(57)【要約】【課題】組合せ論理回路２２の入出力となるフリップフロップＦ１〜Ｆ４をシリアルに接続してスキャンパス回路２３を構成し、テスト結果をそのスキャンパス回路２３を構成するフリップフロップＦ１〜Ｆ４で順次シフトして出力させることで、テストを容易に行えるようにしたスキャンデザインテスト方式の論理回路２１において、故障の有無の判定とともに、故障がある場合には、その位置の特定を、短時間で行えるようにする。【解決手段】前記スキャンパス回路２３を構成する各フリップフロップＦ２〜Ｆ４の入力をスキャン入力Ｄ０に直結するセレクタＳ２〜Ｓ４を設け、全てのフリップフロップＦ１〜Ｆ４を一旦同じ値（全て「１」または「０」）に設定した後、シフト出力させることで、故障箇所の特定を行う。したがって、テスト期間を、最長でも、段数＋１段分のシフト動作に必要なクロック数とすることができる。【選択図】  図１
2004361351.tif 000002
【特許請求の範囲】
【請求項１】
スキャンデザイン方式の論理回路に搭載されるスキャンパス回路において、
スキャンパスを構成する各フリップフロップの入力を相互に等しい値とする入力設定手段を含むことを特徴とするスキャンパス回路。
【請求項２】
前記入力設定手段は、２段目以降のフリップフロップの入力側に介在され、各入力をスキャン入力に直結するセレクタであることを特徴とする請求項１記載のスキャンパス回路。
【請求項３】
前記請求項１記載のスキャンパス回路を搭載することを特徴とする論理回路。
【請求項４】
スキャンデザイン方式の論理回路から成る集積回路のテスト方法において、
２段目以降のフリップフロップの入力側に介在されるセレクタを制御して、全フリップフロップの入力をスキャン入力に直結して、全フリップフロップに全て同じ値を設定し、
前記フリップフロップから成るスキャンパス回路にシフト動作させてデータを出力させ、
出力が遷移することで故障と判定し、かつ遷移が生じたクロックサイクルから、故障箇所を判定することを特徴とする集積回路のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スキャンデザイン方式の論理回路に搭載されるスキャンパス回路およびその論理回路と、その論理回路から成る集積回路のテスト方法に関する。
【０００２】
【従来の技術】
前記集積回路の大規模化にともない、製造された回路内部の故障の有無を検出するテストは、ますます困難になっている。この問題を解決するために、スキャンデザイン（テスト）方式を採用して設計が行われている。集積回路における論理回路は、大略的に、順序回路と組合せ回路とで構成されるが、前記スキャンデザイン方式とは、前記順序回路を構成する全てのフリップフロップの入出力をそれぞれ組合せ回路に接続し、かつ全てシリアルに接続して、スキャンパスを構成するものである。そして、この構成において、各フリップフロップに、或る１つのデータパターンを設定した後、クロックを入力して、組合せ回路から出力されるデータを更に前記フリップフロップに取込み、その値をシリアルに取出すことで、回路としての機能がテストされ、これを非常に多くのパターンに対して行われる。こうして、外部入出力からスキャンパスを通して、回路内部のフリップフロップの値を設定・観測することで、前記順序回路を構成するフリップフロップを外部入出力のように扱うことができ、組合せ回路と同等のテストを行うことができるようになっている。
【０００３】
図３は、典型的な従来技術のスキャンデザインテスト方式を採用した論理回路１の電気的構成を示すブロック図である。この論理回路１は、大略的に、組合せ論理回路２と、スキャンパス回路３とを備えて構成される。スキャンパス回路３は、テストしようとする該論理回路１の内部にある全てのフリップフロップｆ１〜ｆｎ（図３ではｎ＝４、以下同じ）を備えて構成されており、組合せ論理回路２は、該論理回路１内で、前記フリップフロップｆ１〜ｆｎなどの順序素子を除いた残りの部分の回路で構成されている。なお、ここでは簡単のため、組合せ論理回路２に接続される外部入出力は省略している。
【０００４】
前記フリップフロップｆ１〜ｆｎは、通常動作時には、外部から入力端子ｃｋに入力され、共通に与えられるクロックに応答して、各入力ａ１〜ａｎから入力を取り込み、各出力ｂ１〜ｂｎから出力するパスの行き来を繰り返し、前記組合せ論理回路２で演算処理が行われる。
【０００５】
これに対して、前記テスト時には、入力端子ｄ０から適当な信号列を印加して、各フリップフロップｆ１〜ｆｎをシフトレジスタとして動作させ、各出力ｂ１〜ｂｎから組合せ論理回路２に前記信号列を設定し、組合せ論理回路２に演算処理を行わせる。次に、演算結果を各入力ａ１〜ａｎから取込み、再度、シフトレジスタとして動作させることによって、出力端子ｂ０から組合せ論理回路２のテスト結果を観測する。外部からの入力端子ｃ０は、各フリップフロップｆ１〜ｆｎをシフトレジスタとして動作させるときに使う制御信号である。
【０００６】
また、この組合せ論理回路２のテストに先立って、外部からの入力端子ｃ０により、各フリップフロップｆ１〜ｆｎをシフトレジスタとして動作させ、前記入力端子ｄ０から１段目の入力ｄ１にスキャン入力を与え、該スキャン入力が、出力ｂ１〜ｂｎ−１から次段の入力ｄ２〜ｄｎに順次シフトされ、最終段の出力ｂｎから出力端子ｂ０を経て、順次外部へ出力されるか否かで、スキャンパス上の故障の有無も確認できる。
【０００７】
こうして、各フリップフロップｆ１〜ｆｎは、組合せ論理回路２のテストを行うとともに、それに先立って、各フリップフロップｆ１〜ｆｎ自体のテストを行い、フリップフロップｆ１〜ｆｎが正常である場合に、前記組合せ論理回路２のテストが行われる。
【０００８】
しかしながら、上述のような構成では、出力端子ｂ０からのスキャン出力から、スキャンパス上の故障の有無を確認できても、故障の位置を特定することができないという問題がある。すなわち、たとえばフリップフロップｆ２の出力ｂ２の１縮退故障も、フリップフロップｆ３の出力ｂ３の１縮退故障も、出力端子ｂ０からのスキャン出力には、同じ論理値「１」が出力され、区別することができない。
【０００９】
ここで、テストで単に良品・不良品を判定するだけでなく、その不良箇所を特定することで、結果を不良解析にも活用することができる。具体的には、特定した不良箇所から、故障解析を早急に行い、その結果を設計・プロセスに迅速にフィードバックすることで、チップの歩留りや信頼性の向上などに著しい効果を得ることができる。
【００１０】
また、故障モードとしては、信号線が、ハイに縮退（固定）してしまう前記１縮退故障や、ローに縮退してしまう０縮退故障が代表として挙げられる。しかしながら、これらの縮退以外のほかの故障モデルも、縮退故障でカバー（説明）できるケースが多く、縮退故障は論理回路の中で、最も一般的によく扱われる故障モデルである。
【００１１】
そこで、故障の位置を特定することができる他の従来技術として、特開平２−１０１７８号が提案された。図４はその従来技術による論理回路１１の電気的構成を示すブロック図である。この論理回路１１は、前述の論理回路１と同様に、組合せ論理回路２と、スキャンパス回路３とを備えるとともに、パリティ回路１２が新たに設けられて構成されており、論理回路１に対応する部分には、同一の参照符号を付して、その説明を省略する。
【００１２】
前記パリティ回路１２は、スキャンパスを構成するフリップフロップｆ１〜ｆｎの各出力ｂ１〜ｂｎの排他的論理和を取る排他的論理和ゲートｇ１〜ｇｎ−１を縦続接続して構成されている。そして、最終段の排他的論理和ゲートｇｎ−１からのパリティ出力ｇ０の変化するタイミングから、スキャンパス上の故障の位置を特定する。
【００１３】
図５には、フリップフロップｆ３の出力ｂ３に１縮退故障が生じている場合の故障検出動作を示す。先ず論理値「０」のみからなるテストパターンを入力端子ｄ０に印加する。すると、シフトレジスタが正常に動作しないので、出力端子ｂ０には、サイクル４で論理値「１」が観測される。次に、第１パターンが論理値「１」、第２パターン以降が論理値「０」であるテストパターンを入力端子ｄ０に印加し、第１パターンが印加されてからパリティ出力ｇ０の論理値が反転するまでのクロック数から、故障を起こしたフリップフロップｆ３の位置を特定することができる。
【００１４】
この図５では、ハイレベルを論理値「１」、ローレベルを論理値「０」としており、斜線部分は不定の論理値を表している。このように、ｎ＝４では、クロックのサイクル０〜４が、スキャンパス上の故障の有無をチェックするまでのテストで、サイクル５〜９が、故障位置を特定するためのテストである。そして、前記のようにフリップフロップｆ３が故障を起こしているので、サイクル８で正常時と異なる論理値が検出されている。
【００１５】
【特許文献１】
特開平２−１０１７８号公報（公開日：平成２年１月１２日）
【００１６】
【発明が解決しようとする課題】
上述のような従来技術では、何処に故障が起こったのかを特定することができるけれども、その特定のためのテストに、多くのテストサイクルが必要になるという問題がある。すなわち、前記ｎ＝４とすると、故障の有無の判定のみでは５サイクルで終了できるのに対して、故障箇所を判定すると、最低でも９サイクルの時間が必要であり、テスト期間は略倍になってしまう。このテスト期間は、１本のスキャンパスの段数が大きいデバイスの場合、長くなることは避けられない。
【００１７】
本発明の目的は、故障位置の特定を可能にするにあたって、短時間で行うことができるスキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明のスキャンパス回路は、スキャンデザイン方式の論理回路に搭載されるスキャンパス回路において、スキャンパスを構成する各フリップフロップの入力を相互に等しい値とする入力設定手段を含むことを特徴とする。
【００１９】
上記の構成によれば、論理回路内の組合せ論理回路の入出力となるフリップフロップをシリアルに接続してスキャンパス回路を構成し、テスト結果をそのスキャンパス回路を構成するフリップフロップに順次シフトして出力させることで、テストを容易に行えるようにしたスキャンデザインテスト方式の論理回路に搭載されるスキャンパス回路において、テスト時に前記各フリップフロップの入力を相互に等しい値とする入力設定手段を設け、全てのフリップフロップを一旦同じ値（全て「１」または「０」）に設定した後、シフト出力させることで、故障箇所の特定を行う。
【００２０】
したがって、テスト期間を、最長でも、スキャンパス回路を構成するシフトレジスタの段数＋１段分のシフト動作に必要なクロックサイクル数とすることができ、入力設定を行う僅かな端子の追加だけで、故障箇所の特定までを行うことができるとともに、故障検出に要するサイクル数を少なくすることができる。これによって、不良解析を容易に行うことができる。特に、フリップフロップの値が固定されてしまう縮退故障の場合には、本発明の方式は威力を発揮する。
【００２１】
また、本発明のスキャンパス回路では、前記入力設定手段は、２段目以降のフリップフロップの入力側に介在され、各入力をスキャン入力に直結するセレクタであることを特徴とする。
【００２２】
上記の構成によれば、セレクタは、テスト時に前記各フリップフロップの入力をスキャン入力に直結し、相互に等しい値を設定する。
【００２３】
したがって、スキャン入力への任意の値でテストを行うことができる。
【００２４】
さらにまた、本発明の論理回路は、前記のスキャンパス回路を搭載することを特徴とする。
【００２５】
上記の構成によれば、僅かな端子の追加だけで、故障箇所の特定までを行うことができるとともに、故障検出に要するサイクル数を少なくすることができる論理回路を実現することができる。
【００２６】
また、本発明の集積回路のテスト方法は、スキャンデザイン方式の論理回路から成る集積回路のテスト方法において、２段目以降のフリップフロップの入力側に介在されるセレクタを制御して、全フリップフロップの入力をスキャン入力に直結して、全フリップフロップに全て同じ値を設定し、前記フリップフロップから成るスキャンパス回路にシフト動作させてデータを出力させ、出力が遷移することで故障と判定し、かつ遷移が生じたクロックサイクルから、故障箇所を判定することを特徴とする。
【００２７】
上記の構成によれば、テストを容易に行えるようにしたスキャンデザインテスト方式の論理回路から成る集積回路のテストを行うにあたって、前記論理回路には、テスト時に２段目以降の各フリップフロップの入力をスキャン入力に直結するセレクタを搭載しておき、テスト時には、前記セレクタを制御して、全てのフリップフロップを一旦同じ値に設定した後、シフト出力させる。この時、出力が遷移することで故障と判定することができ、同時に、遷移が生じたクロックサイクルから、故障箇所を判定することができる。
【００２８】
したがって、テスト期間を、最長でも、スキャンパス回路を構成するシフトレジスタの段数＋１段分のシフト動作に必要なクロックサイクル数とすることができ、セレクタを制御する僅かな端子の追加だけで、故障箇所の特定までを行うことができるとともに、故障検出に要するサイクル数を少なくすることができる。
【００２９】
【発明の実施の形態】
本発明の実施の一形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００３０】
図１は、本発明の実施の一形態のスキャンデザインテスト方式を採用した論理回路２１の電気的構成を示すブロック図である。この論理回路２１は、大略的に、組合せ論理回路２２と、スキャンパス回路２３とを備えて構成される。スキャンパス回路２３は、テストしようとする該論理回路２１の内部にある全てのフリップフロップＦ１〜Ｆｎ（図１ではｎ＝４、以下同じ）を備えて構成されるとともに、注目すべきは、本発明では、２段目以降のフリップフロップＦ２〜Ｆｎの入力側に、それぞれセレクタＳ２〜Ｓｎが介在されていることである。
【００３１】
前記フリップフロップＦ１〜Ｆｎは、通常動作時には、外部から入力端子ＣＫに入力され、共通に与えられるクロックに応答して、各入力Ａ１〜Ａｎから入力を取り込み、各出力Ｂ１〜Ｂｎから出力するパスの行き来を繰り返し、前記組合せ論理回路２２で演算処理が行われる。
【００３２】
これに対して、前記テスト時には、入力端子Ｄ０から適当な信号列を印加して、各フリップフロップＦ１〜Ｆｎをシフトレジスタとして動作させ、各出力Ｂ１〜Ｂｎから組合せ論理回路２２に前記信号列を設定し、組合せ論理回路２２に演算処理を行わせる。次に、演算結果を各入力Ａ１〜Ａｎから取込み、再度、シフトレジスタとして動作させることによって、出力端子Ｂ０から組合せ論理回路２２のテスト結果を観測する。
【００３３】
また、この組合せ論理回路２のテストに先立って、外部からの入力端子Ｃ０により、各フリップフロップＦ１〜Ｆｎをシフトレジスタとして動作させ、前記入力端子Ｄ０から１段目の入力Ｄ１にスキャン入力を与え、該スキャン入力が、出力Ｂ１〜Ｂｎ−１から次段の入力Ｄ２〜Ｄｎに順次シフトされ、最終段の出力Ｂｎから出力端子Ｂ０を経て、順次外部へ出力されるか否かで、スキャンパス上の故障の有無も確認できる。
【００３４】
こうして、各フリップフロップＦ１〜Ｆｎは、組合せ論理回路２２のテストを行うとともに、それに先立って、各フリップフロップＦ１〜Ｆｎ自体のテストを行い、フリップフロップＦ１〜Ｆｎが正常である場合に、前記組合せ論理回路２２のテストが行われる。以上の構成は、前記図３で示す論理回路１や、図４で示す論理回路１１と同様である。
【００３５】
しかしながら、本発明では、もう１つの入力端子Ｃ１が設けられ、外部から入力される制御信号によって、前記スキャン入力のシフト動作を行う前に、セレクタＳ２〜Ｓｎを切換え、２段目以降のフリップフロップＦ２〜Ｆｎの入力Ｄ２〜Ｄｎを、１段目の入力Ｄ１と等しく入力端子Ｄ０に直結し、全フリップフロップＦ１〜Ｆｎに、「０」または「１」を一斉設定するようになっている。
【００３６】
したがって、この同一値を設定した後、シフト動作を用いて、フリップフロップＦ１〜Ｆｎの値を順次出力端子Ｂ０から外部に取出した場合、スキャンパスが正常であれば、スキャンパス上のフリップフロップの個数＋１のサイクル数分、同じ値が出力され続ける。これに対して、スキャンパス上に故障があれば、その位置に対応するフリップフロップの値が出てくるサイクルの時点で期待値が出力されないことになる。こうして、スキャンパス上に故障がある場合、最大、スキャンフリップフロップの個数＋１までのサイクル数で、対応するフリップフロップの故障の位置を特定することができるようになる。
【００３７】
図２は、上述のように構成される論理回路２１において、３段目のフリップフロップＦ３の出力Ｂ３の信号線の１縮退故障を例として、故障検出動作を説明するための波形図である。先ず、制御入力Ｃ０を論理値「１」に設定することによって、スキャン入力Ｄ０から全フリップフロップＦ１〜Ｆｎに、論理値「０」が一斉に設定される。次に、制御入力Ｃ０を論理値「０」に戻し、シフト動作によって、各フリップフロップＦ１〜Ｆｎの値をスキャン出力Ｂ０から観測する。スキャン出力Ｂ０からは、スキャンパスが正常な場合、論理値「０」が出力され続けるが、上述のようにフリップフロップＦ３が故障していると、サイクル０のフリップフロップＦｎの出力Ｂｎでは「０」であったものの、サイクル１で論理値「１」が出力されてしまう。この時点で、故障を起こしているフリップフロップは、３段目のＦ３であることが特定できる。
【００３８】
この例からも明らかなように、本発明は、スキャンパスの故障の有無と、その位置の特定のテストとを同時に行うことができる。さらにテスト時間は、最大でも、スキャンパス上のフリップフロップの個数＋１サイクル数までの間に行うことができ、１本のスキャンパスの段数が大きいデバイス程、好適である。
【００３９】
表１に、本発明の論理回路２１と、図４で示す論理回路１１とにおいて、スキャンパス回路内の故障位置の特定にかかる時間（サイクル数）の比較結果を示す。
【００４０】
【表１】
2004361351.tif 000003
【００４１】
また、以下には、従来法と本発明との完全良品をテストするのにかかるテスト時間の具体的な比較結果を示す。
2004361351.tif 000004
とする。
【００４２】
先ず、スキャンパス回路２３のテスト時間は、前記比較表１中の最大時間を想定とした場合、
従来法：２×（５０００＋１）×２×１００ｎｓｅｃ＝２ｍｓｅｃ
本発明：（５０００＋１）×２×１００ｎｓｅｃ＝１ｍｓｅｃ
となる。ただし、それぞれ表１中の式から２倍しているのは、スキャンパス上の信号線の０縮退と１縮退との両方をテストするためである。本発明では、スキャンパス回路２３のテスト時間は、従来法より半減している。
【００４３】
この比較結果からも明らかなように、本発明は、縮退故障検出を扱うスキャンパステストにおいて、そのテスト時間を約半分のサイクル数とすることができ、テストコストの削減に効果のあることが理解される。
【００４４】
本発明は、スキャンデザインテスト方式の論理回路を搭載した集積回路のテストに広く実施することができ、特にフリップフロップＦ１〜Ｆｎの値が固定されてしまう縮退故障の場合には、本発明の方式は威力を発揮することができる。
【００４５】
なお、本発明の入力設定手段としては、スキャン入力を並列に入力する前記セレクタＳ２〜Ｓｎに限らず、全てのフリップフロップＦ１〜Ｆｎに同じ値を設定できる構成であればよい。たとえば、内部電源にプルアップしたり、ＧＮＤにプルダウンする構成なども用いることができる。
【００４６】
【発明の効果】
本発明のスキャンパス回路は、以上のように、順序論理回路内のフリップフロップをシリアルに接続してスキャンパス回路を構成し、テスト結果をそのスキャンパス回路を構成するフリップフロップに順次シフトして出力させることで、テストを容易に行えるようにしたスキャンデザインテスト方式の論理回路に搭載されるスキャンパス回路において、テスト時に前記各フリップフロップの入力を相互に等しい値とする入力設定手段を設け、全てのフリップフロップを一旦同じ値に設定した後、シフト出力させることで、故障箇所の特定を行う。
【００４７】
それゆえ、テスト期間を、最長でも、スキャンパス回路を構成するシフトレジスタの段数＋１段分のシフト動作に必要なクロックサイクル数とすることができ、入力設定を行う僅かな端子の追加だけで、故障箇所の特定までを行うことができるとともに、故障検出に要するサイクル数を少なくすることができる。これによって、不良解析を容易に行うことができる。特に、フリップフロップの値が固定されてしまう縮退故障の場合には、本発明の方式は威力を発揮する。
【００４８】
また、本発明のスキャンパス回路は、以上のように、前記入力設定手段を、２段目以降のフリップフロップの入力側に介在され、各入力をスキャン入力に直結するセレクタとする。
【００４９】
それゆえ、スキャン入力への任意の値でテストを行うことができる。
【００５０】
さらにまた、本発明の論理回路は、以上のように、前記のスキャンパス回路を搭載する。
【００５１】
それゆえ、僅かな端子の追加だけで、故障箇所の特定までを行うことができるとともに、故障検出に要するサイクル数を少なくすることができる論理回路を実現することができる。
【００５２】
また、本発明の集積回路のテスト方法は、以上のように、スキャンデザイン方式の論理回路から成る集積回路のテスト方法において、前記論理回路には、テスト時に２段目以降の各フリップフロップの入力をスキャン入力に直結するセレクタを搭載しておき、テスト時には、前記セレクタを制御して、全てのフリップフロップを一旦同じ値に設定した後、シフト出力させる。この時、出力が遷移することで故障と判定することができ、同時に、遷移が生じたクロックサイクルから、故障箇所を判定することができる。
【００５３】
それゆえ、テスト期間を、最長でも、スキャンパス回路を構成するシフトレジスタの段数＋１段分のシフト動作に必要なクロックサイクル数とすることができ、セレクタを制御する僅かな端子の追加だけで、故障箇所の特定までを行うことができるとともに、故障検出に要するサイクル数を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のスキャンデザインテスト方式を採用した論理回路の電気的構成を示すブロック図である。
【図２】図１で示す論理回路において、３段目のフリップフロップの出力信号線の１縮退故障を例として、故障検出動作を説明するための波形図である。
【図３】典型的な従来技術のスキャンデザインテスト方式を採用した論理回路の電気的構成を示すブロック図である。
【図４】他の従来技術の論理回路の電気的構成を示すブロック図である。
【図５】図４で示す論理回路において、３段目のフリップフロップの出力信号線の１縮退故障を例として、故障検出動作を説明するための波形図である。
【符号の説明】
２１    論理回路
２２    組合せ論理回路
２３    スキャンパス回路
Ａ１〜Ａｎ    入力
Ｂ０    出力端子
Ｂ１〜Ｂｎ    出力
ＣＫ    入力端子
Ｄ０    入力端子
Ｄ１〜Ｄｎ    入力
Ｆ１〜Ｆｎ    フリップフロップ
Ｓ２〜Ｓｎ    セレクタ
【図１】
2004361351.tif 000005
【図２】
2004361351.tif 000006
【図３】
2004361351.tif 000007
【図４】
2004361351.tif 000008
【図５】
2004361351.tif 000009