(57)【要約】【課題】通常の素子に対するコンタクトホールには充分な埋め込み性を有するタングステンプラグを備えると共に、ヒューズ素子の破壊短絡を可能とし、かつ、高い初期歩留りを得ることができる半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置は、接合への流動性金属の進入によってプログラム可能な第１の素子と、第２の素子とが同一半導体基板上に形成され、第１および第２の素子が形成された半導体基板上に形成された絶縁膜に開口され、第１および第２の素子のそれぞれに電極を接続するための第１および第２のコンタクト孔を埋め込む、高融点金属からなるプラグと、第１のコンタクト孔を埋め込むプラグを貫通し、第１のコンタクト孔の寸法に比較して小さな寸法を有する接触孔内に形成され、接触孔の底部において第１の素子に接触する、流動性金属を主成分とする膜からなる電極とを有する。【選択図】図１
2004235187.tif 000002
【特許請求の範囲】
【請求項１】
接合への流動性金属の侵入によってプログラム可能な第１の素子と、第２の素子とが同一半導体基板上に形成された半導体装置の製造方法であって、
前記第１および第２の素子が形成された半導体基板上に形成された絶縁膜に、該第１および第２の素子のそれぞれに電極を接続するための第１および第２のコンタクト孔を開口し、
前記第１および第２のコンタクト孔を埋め込む高融点金属からなるプラグを形成し、
前記プラグが形成された第１のコンタクト孔上に、該第１のコンタクト孔の寸法に比較して小さな寸法の開口を有するマスクを形成し、
前記マスクを利用して、前記第１のコンタクト孔を埋め込むプラグを貫通し、その底部に前記第１の素子の一部を露出する接触孔を開口し、
前記接触孔を開口した第１のコンタクト孔内に、前記流動性金属を主成分とする膜からなる電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１および第２のコンタクト孔を埋め込むプラグを形成した後に、前記絶縁膜上ならびに前記第１および第２のコンタクト孔を埋め込むプラグ上に、下地金属膜を形成し、
前記第１のコンタクト孔上に開口を有するマスクを利用したエッチングによって、前記開口部の前記下地金属膜をエッチングした後に、前記接触孔を開口し、
前記第１のコンタクト孔内に前記流動性金属を主成分とする膜からなる電極を形成すると同時に、前記絶縁膜上に、該流動性金属を主成分とする膜および前記下地金属膜からなる、前記第２の素子に前記第２のコンタクト孔を埋め込むプラグを介して接続する第２の電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接触孔の底部に露出される第１の素子の一部が、前記半導体基板の表面に形成された不純物拡散領域であり、
前記接触孔の開口において、前記不純物拡散領域内に、底面と側面とを有する凹部を形成し、
前記凹部の側面上および底面上に、前記流動性金属の侵入を抑制する絶縁層を、前記側面上に比較して底面上に厚く形成し、
前記第１のコンタクト孔内に、該絶縁層を介して前記不純物拡散領域に接触するように前記流動性金属を主成分とする膜からなる電極を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
接合への流動性金属の侵入によってプログラム可能な第１の素子と、第２の素子とが同一半導体基板上に形成された半導体装置であって、
前記第１および第２の素子が形成された半導体基板上に形成された絶縁膜に開口され、前記第１および第２の素子のそれぞれに電極を接続するための第１および第２のコンタクト孔を埋め込む、高融点金属からなるプラグと、
前記第１のコンタクト孔を埋め込むプラグを貫通し、該第１のコンタクト孔の寸法に比較して小さな寸法を有する接触孔内に形成され、該接触孔の底部において前記第１の素子に接触する、前記流動性金属を主成分とする膜からなる電極とを有することを特徴とする半導体装置。
【請求項５】
前記接触孔が、略垂直な側壁を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体基板の表面に形成された不純物拡散領域内に、前記接触孔の下側に連続して底面および側面を有する凹部が形成され、
前記凹部の側面に第１の膜厚で、前記流動性金属の侵入を抑制する絶縁層が形成され、前記底面に前記第１の膜厚よりも大きな第２の膜厚で前記絶縁層が形成され、
前記絶縁層を介して、前記不純物拡散領域に前記流動性金属を主成分とする膜からなる電極が接触することによって、前記第１の素子への接触がなされることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記凹部の側面からの流動性金属の侵入によって前記第１の素子のプログラムを行うことを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＮ接合破壊型のヒューズ素子を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置において、抵抗値等の回路定数を調整する１つの方法として、製造工程終了後の初期状態においては非導通状態にあり、破壊電圧の印加によって恒久的な導通状態に遷移させることができるヒューズ素子を利用する方法が知られている。このヒューズ素子の一種として、ＰＮ接合破壊型のヒューズ素子がある。これは、半導体（シリコン）基板内、もしくは、半導体基板上に形成した多結晶シリコン層内にＰＮ接合を形成し、電極から、電界もしくは熱によってこの半導体基板内もしくは多結晶シリコン層内に金属を侵入させ、この金属と接合部のシリコンとの反応によって接合を破壊し、導通状態にいたらしめるものである。
【０００３】
図４は、このようなヒューズ素子の一種であるツェナーザップダイオードを利用して抵抗値を調整するトリミング回路の一例の概略図である。同図に示すトリミング回路６０は、端子Ａと端子Ｂとの間に直列に接続された複数の抵抗素子Ｒ１〜Ｒｎと、それぞれの抵抗素子Ｒ１〜Ｒｎに対して個別に並列に接続されたツェナーザップダイオードＤ１〜Ｄｎと、それぞれの抵抗素子Ｒ１〜Ｒｎの両端に接続されたパッド（電極）Ｐ１〜Ｐｎ＋１とを備えている。
【０００４】
このトリミング回路６０において、抵抗値の調整を行う場合、パッドＰ１〜Ｐｎ＋１のうちの特定のパッド間にツェナーザップダイオードの逆方向耐圧を超える過大な逆方向電圧（逆バイアス）が印加される。これにより、逆バイアスが印加された特定のパッド間に配置されたツェナーザップダイオードＤ１〜Ｄｎの接合が破壊短絡され、これらのパッド間が低抵抗化される。このようにして、端子Ａと端子Ｂとの間の全抵抗値の調整が行われる。
【０００５】
例えば、パッドＰ２とパッドＰ３との間に逆バイアスを印加すると、ツェナーザップダイオードＤ２において、カソード電極に対して負の電圧が印加されるアノード電極中のアルミニウム（Ａｌ）が流動してツェナーザップダイオードを構成する半導体領域内に侵入し、この侵入したＡｌと半導体領域内のシリコンとが反応してこれらの合金からなるフィラメントが形成されることによって、接合が破壊短絡される。これにより、ツェナーザップダイオードＤ２の逆方向抵抗値はギガΩレベルから１５Ω以下に低下する。すなわち、ヒューズ素子であるツェナーザップダイオードＤ２が非導通状態から導通状態へとプログラムされる。このようにして、回路定数（抵抗値）のトリミングが行われる。なお、このようにヒューズ素子を構成する半導体領域内に流動して接合を破壊する金属を、本発明では、流動性金属と表現する。
【０００６】
ところで、半導体装置では、高集積化の要求から、加工寸法の微細化が進められている。しかし、微細化が進むに従って、コンタクト形成技術に変更が必要となっている。すなわち、従来は、ヒューズ素子の電極を、接合に侵入して破壊させることができるＡｌを主成分とし、これに１ｗｔ％（重量パーセント）程度のＳｉを添加したＡｌＳｉ合金の膜を使って形成することが一般的であった。そして、ヒューズ素子や、その他のトランジスタ等の素子を形成した半導体基板上に層間絶縁膜を形成し、この層間絶縁膜の必要な位置にコンタクトホールを開口し、このコンタクトホール内から層間絶縁膜上にかけてＡｌＳｉ膜を堆積し、パターニングすることによって、それぞれの素子の電極を形成するとともに、複数の素子を相互に接続する配線を形成する方法が一般的であった。
【０００７】
ところが、コンタクトホールが微細になるとその中にＡｌＳｉ膜を堆積することが困難であるため、コンタクトホール内にはタングステンプラグを埋め込む方法が一般的になった。また、ＡｌＳｉでは、電極形成後の製造工程中において行われる熱工程において、含有されたＳｉが析出してノジュールが発生し、微細な配線の信頼性が低下する。このため、電極、配線を形成する材料としては、Ｓｉを含まず、Ｃｕを０．５ｗｔ％程度含むＡｌ合金であるＡｌＣｕを利用することが一般的になった。
【０００８】
ところが、コンタクトホール内部にタングステンプラグがあると、ツェナーザップダイオードを破壊短絡させるべく逆バイアスを印加した際に、アノード電極から半導体領域内へのアルミニウムの移動が阻害されてしまう。このため、接合の破壊短絡を行うことができないという問題がある。
【０００９】
ヒューズ素子以外の通常の素子に対しては、タングステンプラグを利用して微細化を可能にする一方で、ヒューズ素子のみに対しては、コンタクトホールの寸法を大きくすることにより、タングステンプラグの埋め込みを不要にすることも可能である。しかし、ＡｌＣｕ膜からなる電極をヒューズ素子を構成する半導体領域に直接接触させると、製造工程終了時の、逆バイアス印加による破壊短絡を行う以前に既にヒューズが導通状態にあるという、初期不良が発生する。この不良発生は、電極形成後の製造工程中の熱工程の際に、ＡｌＣｕ電極と半導体領域とが接触した界面から、半導体領域のシリコンがＡｌＣｕ電極中に吸い上げられ、それによって形成された半導体領域内の空孔に、ＡｌＣｕ電極中のＡｌが侵入することによって発生するスパイクに起因する。ＡｌＳｉを電極の材料として使用した場合には、電極形成のために利用されるＡｌＳｉ膜中に、電極形成後の製造工程における熱処理の最高温度（４００℃程度）においてＡｌ中にとけ込むことができる最大のＳｉ量である固溶度を超える量のＳｉが予め添加されているため、スパイクは発生しない。しかし、Ｓｉを含まないＡｌＣｕで電極を形成した場合にはスパイクが発生し、高い初期歩留りを得ることができないという問題がある。
【００１０】
このような相反する問題に対し、従来技術として、例えば特許文献１，２が提案されている。
【００１１】
特許文献１は、ツェナーザップダイオードに対するコンタクトホール（第２のコンタクトホール）を通常の素子に対するコンタクトホール（第１のコンタクトホール）よりも大きな幅に形成し、タングステン膜を第２のコンタクトホールの幅の１／２よりも薄く形成した後、タングステン膜をエッチバックして第１のコンタクトホールにタングステンプラグを形成するとともに、第２のコンタクトホールの底部にシリコン基板の表面を露出させ、第２のコンタクトホール内に、露出されたシリコン基板表面に導通するアルミニウムまたはアルミニウム合金からなるアノード電極を形成するようにしたものである。
【００１２】
しかし、特許文献１の手法では、第２のコンタクトホールの底部を露出させるのに充分なエッチバック量を確保しようとすると、第１のコンタクトホール部分のタングステンプラグの上部がエッチングされ、埋め込み性が劣化する。また、電極をＳｉを含まないアルミニウムもしくはアルミニウム合金で形成した場合の、スパイク発生による初期歩留り低下の問題については考慮されていない。
【００１３】
特許文献２には、ＭＯＳＦＥＴをヒューズ素子として利用し、ドレイン領域とソース領域との間に耐圧以上のプログラミング電圧を印加して、電極材料として形成したチタン・シリサイドを流動させ、ドレイン領域とソース領域との間をつなぐ導電性フィラメントを形成する方法が開示されている。
【００１４】
しかし、タングステンプラグをコンタクトホールに埋め込んだ場合の問題については考慮されていない。
【００１５】
【特許文献１】
特開２０００−３４０７５０号公報
【特許文献２】
特許第３２０４４５４号公報
【００１６】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、通常の素子に対するコンタクトホールには充分な埋め込み性を有するタングステンプラグを備えると共に、ヒューズ素子の破壊短絡を可能とし、かつ、高い初期歩留りを得ることができる半導体装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、接合への流動性金属の侵入によってプログラム可能な第１の素子と、第２の素子とが同一半導体基板上に形成された半導体装置の製造方法であって、
前記第１および第２の素子が形成された半導体基板上に形成された絶縁膜に、該第１および第２の素子のそれぞれに電極を接続するための第１および第２のコンタクト孔を開口し、
前記第１および第２のコンタクト孔を埋め込む高融点金属からなるプラグを形成し、
前記プラグが形成された第１のコンタクト孔上に、該第１のコンタクト孔の寸法に比較して小さな寸法の開口を有するマスクを形成し、
前記マスクを利用して、前記第１のコンタクト孔を埋め込むプラグを貫通し、その底部に前記第１の素子の一部を露出する接触孔を開口し、
前記接触孔を開口した第１のコンタクト孔内に、前記流動性金属を主成分とする膜からなる電極を形成することを特徴とする半導体装置の製造方法を提供するものである。
【００１８】
ここで、前記プラグを、前記第１および第２のコンタクト孔内および前記絶縁膜上に前記高融点金属の膜を堆積し、該絶縁膜上の高融点金属を化学機械研磨法によって除去することによって形成するのが好ましい。
【００１９】
また、前記第１および第２のコンタクト孔を埋め込むプラグを形成した後に、前記絶縁膜上ならびに前記第１および第２のコンタクト孔を埋め込むプラグ上に、下地金属膜を形成し、
前記第１のコンタクト孔上に開口を有するマスクを利用したエッチングによって、前記開口部の前記下地金属膜をエッチングした後に、前記接触孔を開口し、
前記第１のコンタクト孔内に前記流動性金属を主成分とする膜からなる電極を形成すると同時に、前記絶縁膜上に、該流動性金属を主成分とする膜および前記下地金属膜からなる、前記第２の素子に前記第２のコンタクト孔を埋め込むプラグを介して接続する第２の電極を形成するのが好ましい。
【００２０】
また、前記接触孔の底部に露出される第１の素子の一部が、前記半導体基板の表面に形成された不純物拡散領域であり、
前記接触孔の開口において、前記不純物拡散領域内に、底面と側面とを有する凹部を形成し、
前記凹部の側面上および底面上に、前記流動性金属の侵入を抑制する絶縁層の形成を、前記側面上に比較して底面上に厚く形成し、
前記第１のコンタクト孔内に、該絶縁層を介して前記不純物拡散領域に接触するように前記流動性金属を主成分とする膜からなる電極を形成するのが好ましい。
【００２１】
また、前記流動性金属を主成分とする膜が実質的にシリコンを含まないアルミニウムもしくはアルミニウム合金膜であるのが好ましい。
【００２２】
また、本発明は、接合への流動性金属の侵入によってプログラム可能な第１の素子と、第２の素子とが同一半導体基板上に形成された半導体装置であって、
前記第１および第２の素子が形成された半導体基板上に形成された絶縁膜に開口され、前記第１および第２の素子のそれぞれに電極を接続するための第１および第２のコンタクト孔を埋め込む、高融点金属からなるプラグと、
前記第１のコンタクト孔を埋め込むプラグを貫通し、該第１のコンタクト孔の寸法に比較して小さな寸法を有する接触孔内に形成され、該接触孔の底部において前記第１の素子に接触する、前記流動性金属を主成分とする膜からなる電極とを有することを特徴とする半導体装置を提供する。
【００２３】
ここで、前記接触孔が、略垂直な側壁を有するのが好ましい。
【００２４】
また、前記半導体基板の表面に形成された不純物拡散領域内に、前記接触孔の下側に連続して底面および側面を有する凹部が形成され、
前記凹部の側面に第１の膜厚で、前記流動性金属の侵入を抑制する絶縁層が形成され、前記底面に前記第１の膜厚よりも大きな第２の膜厚で前記絶縁層が形成され、
前記絶縁層を介して、前記不純物拡散領域に前記流動性金属を主成分とする膜からなる電極が接触することによって、前記第１の素子への接触がなされるのが好ましい。
【００２５】
また、前記凹部の側面からの流動性金属の侵入によって前記第１の素子のプログラムを行うのが好ましい。
【００２６】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置およびその製造方法を詳細に説明する。
【００２７】
図１は、本発明の半導体装置の一実施形態のレイアウト断面概略図である。同図に示す半導体装置１０において、右側は、通常のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１２であり、左側は、ヒューズ素子として用いられるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１４である。なお、ＰＭＯＳ１２は、ヒューズ用のＮＭＯＳ１２以外の半導体素子の一例として示したものである。
【００２８】
半導体基板１６の表面上には、ＰＭＯＳ１２用およびＮＭＯＳ１４用の各素子形成領域がＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって形成されたフィールド絶縁膜１８によって互いに分離されて配置されている。ヒューズ素子として用いられるＮＭＯＳ１４は、Ｐ型半導体基板１６の表面層内の、もしくは、半導体基板表面層内に形成されたＰウェル領域内の、ＬＯＣＯＳ酸化膜１８によって囲まれた素子形成領域内に、チャネル領域２０を挟んでソース・ドレイン領域（Ｎ＋  型拡散領域）２２が形成されている。また、チャネル領域２０の上には、ゲート酸化膜２４を介してゲート電極２６が形成されている。
【００２９】
半導体基板１６の素子形成領域が配置された表面の上全面には層間絶縁膜３８が形成され、この層間絶縁膜３８の、ＮＭＯＳ１４のソース・ドレイン領域２２に対応する個所にはコンタクトホール（コンタクト孔）４０が開口されている。コンタクトホール４０の内部を含む層間絶縁膜３８の上の所定箇所にはバリアメタル層４４が形成され、バリアメタル層４４が形成されたコンタクトホール４０の内部には高融点金属からなるプラグ４８が埋め込まれている。
【００３０】
また、コンタクトホール４０の内部に埋め込まれたプラグ４８には、その中央部に、コンタクトホール４０のサイズ（寸法）よりも小さいサイズの接触孔５１が開口されている。この接触孔５１は、ほぼ垂直な側壁を有しており、コンタクトホール４０の底部に形成されたバリアメタル層４４を貫通して、さらにＮＭＯＳ１４のソース・ドレイン領域２２の内部にまで掘り込まれた凹部５２が形成されている。
【００３１】
凹部５２の側面および底面には、電極材料がＮＭＯＳ１４のソース・ドレイン領域２２へ侵入するのを抑制するための絶縁層５６が形成されている。なお、本実施形態では、凹部５２の側面に形成された絶縁層５６の膜厚よりも、その底面に形成された絶縁層５６の膜厚の方が厚く形成されている。従って、側面に形成された絶縁層の図示を省略してある。
【００３２】
そして、接触孔５１の内部、接触孔５１が開口されたプラグ４８の上およびバリアメタル層４４の上には、ＡｌＣｕ膜からなる電極５８が形成されている。この電極５８は、凹部５２の側面および底面に絶縁層５６を介して接触することによって、ＮＭＯＳ１４のソース・ドレイン領域２２に接続されている。
【００３３】
ＮＭＯＳ１４は、逆方向バイアスを印加してプログラムを行う以前の初期状態では、ゲート電極をソース領域と同電位にして、ドレイン−ソース間の抵抗を測定すると、ＧΩレベルの極めて高い抵抗を示し、非導通状態にある。このＮＭＯＳ１４のプログラムを行う際には、必要ならばゲート電極に適切な電圧を与えた状態で、ソース領域に対して正の高電圧をドレイン領域に印加し、ドレイン領域とチャンネル領域との間の接合を逆バイアスして降伏させる。従って、従来の技術の説明の部分で述べたツェナーザップダイオードの場合と対応させれば、ドレイン電極がカソード電極であり、ソース電極がアノード電極である。
【００３４】
上記の逆バイアスによる降伏によって、ＮＭＯＳ１４のドレイン領域からソース領域に向けて大きな逆方向電流が流れる。この逆方向電流によって発生する電子流からの力を受けて、ソース電極の流動性金属、本実施形態の場合にはＡｌが流動し、ソース領域２２側から半導体領域内に侵入し、ソース領域２２、チャンネル領域２０を通過して、ドレイン領域２２とチャンネル領域２０との間の接合に侵入する。この侵入した流動性金属と接合部分のシリコンとが反応して、接合の恒久的な破壊が行われる。これによって、ＮＭＯＳ１４は、接合が短絡破壊され、非導通状態から導通状態へプログラムされる。また、さらに電圧印加を継続することにより、流動性金属とシリコンとが反応して形成された導電性のフィラメント５３が、ソース電極とドレイン電極との間を短絡する状態になり、極めて低い抵抗を有する導通状態に至る。
【００３５】
図１に示されたように、本実施形態の半導体装置１０においては、Ｓｉを含まないＡｌ合金であるＡｌＣｕからなる電極５８を、ＮＭＯＳ１４を構成する半導体領域であるソース・ドレイン領域２２に接触させている。この、Ｓｉを含まないＡｌ合金と半導体領域との接触部において、電極形成後の製造過程において行われる熱工程時に、接触面直下の半導体領域中にＡｌが進入してスパイクが発生し、初期不良になる可能性がある。このようなスパイクの発生は、電極と半導体領域との間の接触面積を小さくすることによって抑制することが可能である。
【００３６】
図１の半導体装置１０において、電極５８とソース・ドレイン領域２２との接触は、コンタクトホール４０の底面全体においてではなく、プラグ４８を貫通して形成された接触孔５１の底部においてのみ行われる。このように接触面積を制限することにより、ＡｌＣｕのようなＳｉを含まないＡｌ合金膜で電極５８を形成した場合においても、アルミスパイク発生の頻度を低減し、初期歩留りを高めることが可能である。さらに、図１の半導体装置１０において、接触孔５１の底部に露出したソース・ドレイン領域２２の表面には絶縁層５６が形成されており、電極５８とソース・ドレイン領域２２との接触は、この絶縁層５６を介して行われる。この絶縁層５６によって、さらに、アルミスパイク発生が抑制される。
【００３７】
また、図１の半導体装置１０においては、接触孔５１の底部がソース・ドレイン領域２２の内部にまで堀り込まれて凹部５２が形成され、そして、この凹部の底面には、側面に比較して厚く絶縁層５６が形成されている。従って、逆方向バイアスを印加して破壊を行う場合にも、アノード電極からの流動性金属の侵入は、主として凹部５２の側面の、絶縁層５６が薄い部分から開始される。従って、上記のようにソース電極とドレイン電極との間を短絡する導電性フィラメント５３を、チャンネル領域２０をはさんで向かい合って形成された、ソース・ドレイン領域２２の凹部５２の側壁間を、最短距離で結ぶように、直線的に形成することができる。これによって、破壊短絡後のＮＭＯＳ１４の抵抗をより低くできるとともに、短絡後に流される電流による抵抗値の変動を抑制することができる。
【００３８】
一方、通常の半導体素子として用いられるＰＭＯＳ１２は、Ｐ型シリコン基板１６の表面層内に形成されたＮウエル領域２８内の素子形成領域に、チャネル領域３０を挟んでソース・ドレイン領域（Ｐ＋型拡散領域）３２が形成されている。同様に、チャネル領域３０の上には、ゲート酸化膜３４を介してゲート電極３６が形成されている。
【００３９】
半導体基板１６の表面上の全面に形成された層間絶縁膜３８の、ＰＭＯＳ１２のソース・ドレイン領域３２に対応する箇所にはコンタクトホール４２が開口されている。コンタクトホール４２の内部および層間絶縁膜３８の上の所定箇所にはバリアメタル層４４が形成され、バリアメタル層４４が形成されたコンタクトホール４２の内部には高融点金属からなるプラグ４８が埋め込まれている。また、コンタクトホール４２に埋め込まれたプラグ４８上およびバリアメタル層４４の上には、ＡｌＣｕ膜からなる電極５８が形成され、プラグ４８を介してＰＭＯＳ１２のソース・ドレイン領域３２に接続されている。
【００４０】
次に、図２および図３に示す工程図を参照しながら、本発明の半導体装置の製造方法を説明する。
【００４１】
図２（ａ）に示すレイアウト断面概略図において、右側は、通常のＰＭＯＳ１２が形成される素子形成領域であり、左側は、ヒューズ素子として用いられるＮＭＯＳ１４が形成される素子形成領域である。Ｐ型のシリコン基板１６の表面層において、ＰＭＯＳ１２用およびＮＭＯＳ１４用の各素子形成領域はＬＯＣＯＳ酸化膜１８によって素子分離されている。
【００４２】
ヒューズ素子であるＮＭＯＳ１４用の素子形成領域には、チャネル領域２０を挟んでソース・ドレイン領域（Ｎ＋  型拡散領域）２２が形成されている。ソース・ドレイン領域２２は、Ｐ（リン）、Ａｓ（ヒ素）等のＮ型不純物をイオン注入することによって形成される。チャネル領域２０の上には、ゲート酸化膜２４を介してゲート電極２６が形成されている。ゲート電極２６はポリシリコンによって形成され、ソース・ドレイン領域２２と共にＮＭＯＳ１４を構成する。
【００４３】
ＰＭＯＳ１２用の素子形成領域には、チャネル領域３０を挟んでソース・ドレイン領域（Ｐ＋  型拡散領域）３２が形成されている。同様に、チャネル領域３０の上には、ゲート酸化膜３４を介してゲート電極３６が形成されている。ここまでは、通常のＣＭＯＳ型半導体集積回路製造プロセスを用いて製造される。
【００４４】
図２（ｂ）に示すように、ＢＰＳＧ（ホウ素リンケイ酸ガラス）／ＮＳＧ（ノンドープトケイ酸ガラス）膜等のシリコン酸化膜をシリコン基板１６の表面上全面に１．２μｍ程度の膜厚に堆積し、層間絶縁膜３８を形成する。なお、公知の酸化膜ＣＭＰ法や熱リフロー法により、絶縁膜３８の表面を平坦化処理しておくのが好ましい。続いて、公知のリソグラフィー技術、エッチング技術を用いて、ヒューズ素子であるＮＭＯＳ１４用の第１のコンタクトホール４０およびヒューズ素子以外の半導体素子であるＰＭＯＳ１２用の第２のコンタクトホール４２を絶縁膜３８の対応する個所に開口する。本実施形態の場合、第１のコンタクトホール４０のサイズを約１．４μｍとし、第２のコンタクトホール４２のサイズを約０．４μｍとする。
【００４５】
第１および第２のコンタクトホール４０，４２の開口後、図２（ｃ）に示すように、シリコン基板１６の表面上全面に、例えば１５ｎｍの膜厚のＴｉ膜と１５０ｎｍの膜厚のＴｉＮ膜とをこの順番にスパッタ成膜して、層間絶縁膜３８の表面上全面と第１および第２のコンタクトホール４０，４２の内壁にバリアメタル層４４を形成する。続いて、ＷＦ６  −Ｈ２  系の反応ガスを用いたＣＶＤ法により、タングステン膜４６を約６００〜８００ｎｍの膜厚で成膜し、第１および第２のコンタクトホール４０，４２の内部を含むバリアメタル層４４上の全面に堆積する。
【００４６】
続いて、図２（ｄ）に示すように、メタルＣＭＰ法により、層間絶縁膜３８表面上のタングステン膜４６を研磨除去する。この時、公知のエンドポイント検出機能を用いてバリアメタル層４４を選択的に残す。これにより、第１および第２のコンタクトホール４０，４２内にタングステンプラグ４８が形成される。
【００４７】
続いて、第１のコンタクトホール４０上に、そのサイズの約１／５〜４／５倍だけタングステンプラグ４８の表面が露出するような寸法の開口を有するレジストパターン５０を形成する。この時、第１のコンタクトホール４０の部分を除いて、第２のコンタクトホール４２を含む全面がレジストパターン５０で覆われる。レジストパターン５０の、第１のコンタクトホール４０の部分に設けられた開口の寸法により、次の工程で形成する接触孔５１の寸法、すなわち、さらに後の工程で形成する電極５８とソース・ドレイン領域２２とが接触する領域の面積が決定される。従って、前述のように、接触面積を制限してアルミスパイク発生の頻度を低減するため、開口の寸法を、第１のコンタクトホール４０のサイズよりも小さい範囲で適切に決定する。アルミスパイクの発生頻度を低減するためには、開口寸法が小さい方が好ましいが、あまり小さすぎると、接触孔の開口や電極の形成が困難になるので、適切な寸法を設定する必要がある。適切な寸法の範囲は、例えば、電極５８形成後の製造工程中に加えられる熱処理の条件によっても異なるので、実験的に決定することが好ましい。
【００４８】
続いて、図３（ｅ）に示すように、ＳＦ６  、Ｃｌ等のハロゲン系のガス雰囲気を利用したＲＩＥ（リアクティブイオンエッチング）処理により、レジストパターン５０をマスクとして、第１のコンタクトホール４０内部のタングステンプラグ４８およびバリアメタル層４４を異方性エッチングし、接触孔５１を開口する。この時のオーバーエッチングにより、第１のコンタクトホール４０底部ではソース・ドレイン領域２２の表面部分まで掘り込まれて凹部５２が形成される。凹部５２の掘り込み量は、例えば５〜２５ｎｍに調整する。またこのとき、接触孔５１底部に露出したソース・ドレイン領域２２の表面には加工ダメージ層５６が形成される。
【００４９】
続いて、図３（ｆ）に示すように、例えば１：２００のＢＨＦ（バッファードフッ酸）溶液に浸して、図３（ｅ）に示す接触孔５１底部の加工ダメージ層５４を除去した後、酸素プラズマによってレジストパターン５０を除去する。
【００５０】
続いて、本実施形態では、ヒューズ素子であるＮＭＯＳ１４の初期歩留り安定化のために、凹部５２の内部に絶縁層５６を形成する。例えば、レジストパターン５０を除去するための酸素プラズマ処理で凹部５２内面が必然的に酸化される。さらに酸素と窒素の混合雰囲気でＲＴＡ（ラピッドサーマルアニール）処理を行い、約１０ｎｍのシリコン酸化膜を絶縁層５６として凹部５２内部に形成してもよい。
【００５１】
また、必要に応じて、プラズマＣＶＤ法により、シリコン酸化膜（Ｐ−ＳｉＯＮ）を凹部５２内部に約５〜１０ｎｍの膜厚に形成してもよい。この時、イオン性を高めた条件を利用することにより、凹部５２の底面に形成されるシリコン酸窒化膜の膜厚を凹部５２の側面に形成されるシリコン酸窒化膜の膜厚よりも厚くすることができる。これによって、凹部５２の側面においてよりも、凹部５２の底面においてより厚く、絶縁層５６を形成することができる。
【００５２】
続いて、図３（ｇ）に示すように、必要ならば、Ａｒイオンによる逆スパッタ処理を行い、接触孔５１底部の酸化物層５６の膜厚を調整してから、ＡｌＣｕ膜をスパッタ成膜し、公知のパターニング工程を経て電極５８を形成する。この時、バリア層４４も同様にパターニングされ、層間絶縁膜３８表面上においては、ＡｌＣｕ膜５８とバリア層４４とが積層された配線が形成される。このように、ＴｉＮ膜等からなるバリア層４４を下地金属膜とした積層構造を持つＡｌＣｕ配線は、エレクトロマイグレーション等に対して高い信頼性を持つ。
【００５３】
なお、ＣＭＰの条件によっては、タングステンプラグ４８を形成する時に、層間絶縁膜３８の上のバリアメタル層４４を選択的に残すことが困難な場合もある。この場合には、タングステンプラグ４８を形成した後、層間絶縁膜３８上ならびに第１および第２のコンタクトホール４０，４２内部に埋め込まれたタングステンプラグ４８の上に例えばＴｉＮ膜を下地金属膜として形成し、第１のコンタクトホール４０上に開口を有するマスクを利用したエッチングよって、開口部の下地金属膜をエッチングした後に、続けて、タングステンプラグ４８のエッチングを行うことにより、接触孔５１を開口するようにしてもよい。
【００５４】
この後、形成された接触孔５１内および残された下地金属膜上にＡｌＣｕを堆積し、下地金属膜とともにパターニングすることにより、第１のコンタクトホール４０においては接触孔５１の底部においてＮＭＯＳ１４のソース・ドレイン領域２２に接触するＡｌＣｕ膜からなる電極５８を形成し、第２のコンタクトホール４２においては、タングステンプラグ４８を介してＰＭＯＳ１２に接続する、下地金属膜およびＡｌＣｕ膜からなる電極を形成することができる。さらに、層間絶縁膜３８表面上においては、ＡｌＣｕ膜５８と下地金属膜とが積層された信頼性の高い配線を形成することができる。
【００５５】
以上説明したように、本実施形態では、ヒューズ素子に対する第１のコンタクトホール４０と、通常の素子に対する第２のコンタクトホール４２との両方に、一旦、これらのコンタクトホールを埋め込むタングステンプラグ４８を形成する。従って、特許文献１のように、通常の素子に対するコンタクトホールにタングステンプラグを形成するためのエッチバック工程を、ヒューズ素子に対するコンタクトホールにおいて底部を露出するという別の目的を兼ねて行う必要が無い。従って、埋め込み不良が発生することなく、第２のコンタクトホールを十分に埋め込むタングステンプラグを形成することができる。また、タングステンプラグ形成のために、プラズマによるエッチバックに比較して歩留りを高めることが可能なＣＭＰ法を利用して実施することができる。
【００５６】
また、本実施形態では、ヒューズ素子に対する第１のコンタクトホールにおいて、一旦形成したタングステンプラグ４８上に、コンタクトホールに比較して小さな寸法の開口を有するレジストパターン５０を形成し、これをマスクとした異方性のエッチングを行うことにより、タングステンプラグ４８を貫通して、第１のコンタクトホールの寸法に比較して小さな接触孔を形成する。そして、この接触孔の底部の、制限された面積の部分のみで、流動性金属を主成分とする膜であるＡｌＣｕ膜による電極を、ソース・ドレイン領域に接触させる。このように接触面積を制限することにより、電極形成後の製造工程における熱工程によって、アルミスパイクが発生し、初期歩留りが低下することを防止できる。
【００５７】
特許文献１の方法においても、ヒューズ素子用のコンタクトホールの側壁にはタングステン膜によるサイドウォールが形成され、露出されるシリコン基板表面の寸法は、コンタクトホールの寸法に比較して小さくなる。しかし現実には、ＣＶＤ法によって成膜されるタングステン膜の表面に大きな凹凸が存在することもあって、シリコン基板表面が露出される部分の寸法を正確に制御することは困難である。特に、接触面積を小さくするために、タングステン膜の堆積膜厚をコンタクトホールの幅の１／２に近づけると、タングステン膜表面の凹凸に加えて膜厚のばらつきによっても、大きな寸法ばらつきが発生する。これに対して本実施形態では、接触孔の寸法を、レジストパターン５０の開口寸法によって任意に、かつ正確に制御することができる。
【００５８】
本実施形態では、このように電極５８の接触面積を制限することに加えて、接触孔５１の底部に露出したソース・ドレイン領域上に絶縁層を形成し、この絶縁層によってもアルミスパイク発生を抑制した。しかし、接触面積の制限のみによって十分にアルミスパイク発生を抑制することができる場合には、絶縁層の形成は必須ではない。
【００５９】
さらに本実施形態では、接触孔５１の底部がソース・ドレイン領域２２の内部にまで堀り込まれて凹部５２が形成され、そして、この凹部の底面には、側面に比較して厚く絶縁層５６が形成されている。これによって、ソース電極とドレイン電極との間を短絡する導電性フィラメント５３を直線的な形状に形成し、プログラムのヒューズ素子の抵抗をより低くできるとともに、プログラム後に流される電流による抵抗値の変動を抑制することができる。しかし、用途により、比較的高いプログラム後の抵抗値が許容される場合や、プログラム後に流される電流が小さい場合には、このような凹部の形成は必須ではない。
【００６０】
本発明の半導体装置では、シリコン基板に限らず、従来公知の半導体基板を用いることができる。また、高抵抗状態と導通状態をプログラム可能なヒューズ素子は、上記実施形態のように、ＮＭＯＳやＰＭＯＳ等のＭＯＳＦＥＴで構成してもよいし、ダイオードで構成してもよい。すなわち、ヒューズ素子は、流動性金属の侵入によって破壊短絡可能なＰＮ接合を有するものであればよく、例えば半導体基板上の絶縁膜上のポリシリコン層に形成されたダイオード等でヒューズ素子を構成してもよい。また、ヒューズ素子の他にどのような半導体素子が同一半導体基板上に形成されていてもよい。
【００６１】
また、コンタクトホールの内部に埋め込まれるプラグは、上記実施形態のように、コンタクトホール内部および絶縁膜上に高融点金属の膜を堆積し、これをＣＭＰ法によって研磨除去して形成するのが好ましいが、高融点金属の膜をプラズマでエッチバックして形成するなど、他の公知の手法で形成してもよい。
【００６２】
電極材料は、ＡｌＣｕに限定されるわけではない。流動性金属としてアルミニウムを利用する場合であっても、純Ａｌおよびその他様々なＡｌ合金の膜を利用して形成することができる。しかし、前記のように配線の信頼性を高めるためには、Ｓｉを全く含まない、もしくは、含むとしても含有量が低く、微細配線内でＳｉノジュールを発生することのないという意味で実施的に含まないと見なせる範囲のアルミニウムもしくはアルミニウム合金膜で形成することが好ましい。流動性金属としては、アルミニウム以外にも、例えば特許文献２に開示されたように、チタンなどのシリサイドを形成する金属や、金、銅、銀などを利用することができる。
【００６３】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置およびその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６４】
【発明の効果】
以上詳細に説明した様に、本発明によれば、通常の素子に対するコンタクトホールには、コンタクトホールを十分に埋め込むタングステンプラグを形成することができる。一方、ヒューズ素子に対するコンタクトホールにおいては、半導体領域に対して流動性金属を主成分とする膜による電極が接触する面積を、レジストマスクによって寸法が規定された接触孔によって制限することができるため、スパイクの発生を防止し、初期歩留りを高めることができる。
スパイクの発生は、接触孔５１の底部に露出した半導体領域上に絶縁層を形成し、電極との接触をこの絶縁層を介して行うことによってさらに抑制することができる。
またさらに、接触孔底部の半導体領域表面に凹部を形成し、この凹部の底面に、側面に比較して厚く絶縁層を形成することによって、プログラム時の流動性金属の侵入をこの側面において行わせ、プログラム後のヒューズ素子の抵抗をより低くできるとともに、プログラム後に流される電流による抵抗値の変動を抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態のレイアウト断面概略図である。
【図２】（ａ）、（ｂ）、（ｃ）および（ｄ）は、本発明の半導体装置の製造方法の各工程を説明する一実施形態のレイアウト断面概念図である。
【図３】（ｅ）、（ｆ）および（ｇ）は、図２（ｄ）に続く本発明の半導体装置の製造方法の各工程を説明するレイアウト断面概念図である。
【図４】抵抗値を調整するトリミング回路の一例の概略図である。
【符号の説明】
１０  半導体装置
１２  Ｐ型ＭＯＳトランジスタ
１４  Ｎ型ＭＯＳトランジスタ
１６  半導体基板（シリコン基板）
１８  ＬＯＣＯＳ酸化膜
２０，３０  チャネル領域
２２，３２  ソース・ドレイン領域
２４，３４  ゲート酸化膜
２６，３６  ゲート電極
３８  層間絶縁膜
４０，４２  コンタクトホール
４４  バリアメタル層
４６  タングステン膜
４８  タングステンプラグ
５０  レジストパターン
５１  接触孔
５２  凹部
５３  フィラメント
５４  加工ダメージ層
５６  絶縁層
５８  電極（ＡｌＣｕ膜）
６０  トリミング回路
Ｒ１〜Ｒｎ  抵抗素子
Ｄ１〜Ｄｎ  ツェナーザップダイオード
Ｐ１〜Ｐｎ＋１  パッド
【図１】
2004235187.tif 000003
【図２】
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【図３】
2004235187.tif 000005
【図４】
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