(57)【要約】【課題】消去或いは書き込みしきい値のばらつき低減を図った不揮発性半導体メモリ装置を提供する。【解決手段】複数個直列接続された電気的書き換え可能な不揮発性メモリセルと、この直列接続されたメモリセルに直列接続された選択ゲートトランジスタとを有する不揮発性半導体メモリ装置において、選択ゲートトランジスタに隣接するメモリセルは、データ記憶には用いられないダミーセルであって、データ消去時に他のメモリセルと同じバイアス電圧が印加される。【選択図】　図２
2004127346.tif 000002
【特許請求の範囲】
【請求項１】
複数個直列接続された電気的書き換え可能な不揮発性メモリセルと、この直列接続されたメモリセルに直列接続された選択ゲートトランジスタとを有する不揮発性半導体メモリ装置において、
前記選択ゲートトランジスタに隣接するメモリセルは、データ記憶には用いられないダミーセルである
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記ダミーセルは、データ消去時に他のメモリセルと同じバイアス電圧が印加される
ことを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項３】
データ読み出し及び書き込み時に、前記ダミーセルに、非選択のメモリセルと同じバイアス電圧が印加される
ことを特徴とする請求項１又は２記載の不揮発性半導体メモリ装置。
【請求項４】
複数個直列接続された電気的書き換え可能な不揮発性メモリセルと、この直列接続されたメモリセルに直列接続された選択ゲートトランジスタとを有する不揮発性半導体メモリ装置において、
前記選択ゲートトランジスタに隣接するメモリセルは、データ消去時に他のメモリセルと異なるバイアス電圧が印加される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項５】
データ消去は、ウェル内に形成された全メモリセルについて、その制御ゲートを低レベルに保持し、前記ウェルに高レベルの消去電圧を印加して一括消去するものであって、前記選択ゲートトランジスタに隣接するメモリセルの制御ゲートに与えられる低レベル電圧が、他のメモリセルの制御ゲートに与えられるそれより低く設定される
ことを特徴とする請求項４記載の不揮発性半導体メモリ装置。
【請求項６】
選択されたメモリセルにステップ的に電圧値が高くなる書き込みパルス電圧を与えるデータ書き込み時、前記選択ゲートトランジスタに隣接するメモリセルが選択された時の書き込みパルス電圧初期値が、他のメモリセルが選択されたときのそれと異なる値に設定される
ことを特徴とする請求項４又は５記載の不揮発性半導体メモリ装置。
【請求項７】
前記データ書き込み時、前記選択ゲートトランジスタに隣接するメモリセルが選択された時の書き込みパルス電圧初期値が、他のメモリセルが選択されたときのそれより高く設定される
ことを特徴とする請求項６記載の不揮発性半導体メモリ装置。
【請求項８】
複数個直列接続された電気的書き換え可能な不揮発性メモリセルと、この直列接続されたメモリセルの一端とビット線の間に挿入された第１の選択ゲートトランジスタ及び他端とソース線の間に挿入された第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットが複数個配列された不揮発性半導体メモリ装置において、
前記各ＮＡＮＤセルユニット内で第１及び第２の選択ゲートトランジスタに隣接するメモリセルは、データ記憶には用いられないダミーセルであって、データ消去時に他のメモリセルと同じバイアス電圧が印加され、データ読み出し及び書き込み時には、非選択のメモリセルと同じバイアス電圧が印加される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項９】
複数個直列接続された電気的書き換え可能な不揮発性メモリセルと、この直列接続されたメモリセルの一端とビット線の間に挿入された第１の選択ゲートトランジスタ及び他端とソース線の間に挿入された第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットが複数個配列された不揮発性半導体メモリ装置において、
ウェル内に形成された全メモリセルについて、その制御ゲートを低レベルに保持し、前記ウェルに高レベルの消去電圧を印加して一括消去するデータ消去モードと、選択されたメモリセルにステップ的に電圧値が高くなる書き込みパルス電圧を与えるデータ書き込みモードとを有し、
前記データ消去モードでは、前記第１及び第２の選択ゲートトランジスタに隣接するメモリセルの制御ゲートに与えられる低レベル電圧が、他のメモリセルの制御ゲートに与えられるそれより低く設定され、
前記データ書き込みモードでは、前記第１及び第２の選択ゲートトランジスタに隣接するメモリセルが選択された時の書き込みパルス電圧初期値が、他のメモリセルが選択されたときのそれより高く設定される
ことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置に係り、特にＮＡＮＤ型ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリでは通常、浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造のメモリセルが用いられる。ＮＡＮＤ型ＥＥＰＲＯＭでは、この様なメモリセルが複数個直列接続されてＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタを介してビット線に、他端は同様に選択ゲートトランジスタを介してソース線に接続される。
【０００３】
メモリセルの微細化に伴い、ＮＡＮＤセルユニット内の隣接メモリセル間の距離が短くなってきている。このため、メモリセルの浮遊ゲートは、そのメモリセルのチャネルや制御ゲートとの容量結合のみならず、隣接メモリセルの浮遊ゲートや制御ゲートとの間の容量結合も無視できない大きさとなってきている。
【０００４】
ＮＡＮＤ型ＥＥＰＲＯＭの場合、データ書き込みや消去は、制御ゲートとチャネル（ｐ型ウェル）間に電圧を与えて、トンネル電流によりチャネルから浮遊ゲートに電子を注入したり、浮遊ゲートの電子をチャネルに放出したりする。この場合原理的には、制御ゲートと浮遊ゲート間の容量と、浮遊ゲートとチャネル間の容量により決まる容量カップリング比によって、浮遊ゲートの電位が決まる。
【０００５】
しかし、メモリセル間の距離が短くなると、隣接メモリセル間の容量が上述したカップリング比に影響する。直列に接続されたＮＡＮＤセルユニット内のメモリセルは同一構造であり、その中でのカップリング比のバラツキ要因は形状パラメータであるが、選択ゲートトランジスタの隣りのメモリセルに着目すると、その片側はメモリセルであるがもう一方は選択ゲートトランジスタである。そして選択ゲートトランジスタは、構造および動作電圧がメモリセルのそれと異なる。このため、選択ゲートトランジスタに隣接するメモリセルでは、それ以外のメモリセルとは、書き込み／消去特性が異なることになる。
【０００６】
具体的に、データ消去の場合について、図１３を用いて説明する。図１３では、ＮＡＮＤセルユニット内のビット線ＢＬ側の選択ゲートトランジスタとそれに続く２つのメモリセルの範囲について、データ消去時のバイアス関係を示している。データ消去は、ブロック単位で一括消去が行われるが、全てのワード線ＷＬに０Ｖ、ｐ型ウェルに消去電圧Ｖｅｒａ＝１８Ｖを印加し、選択ゲートＳＧ及びビット線ＢＬは、フローティングとする。図では示していないが、ソース線及びソース線側の選択ゲート線も同様にフローティングとする。
【０００７】
これによりメモリセルでは、浮遊ゲートＦＧの電子がチャネルに放出される。このとき、選択ゲート線ＳＧＤに隣接するワード線ＷＬ０のメモリセルでは、その浮遊ゲートＦＧと選択ゲートＳＧとの間の容量Ｃ３により、浮遊ゲートＦＧの電位が影響を受ける。即ち、選択ゲートＳＧをフローティングにすると、その電位はｐ型ウェルの消去電圧Ｖｅｒａにほぼ等しくなる。この結果、ワード線ＷＬ０のメモリセルの浮遊ゲートＦＧの電位は、制御ゲートＳＧとの間の容量Ｃ３を介した結合によって、他のメモリセルの浮遊ゲートの電位よりも高くなり、消去されにくくなる。ソース線側の選択ゲート線に隣接するワード線により選択されるメモリセルでも同様である。
【０００８】
図１４は、１６個のメモリセルによりＮＡＮＤセルユニットを構成した場合について、テストストラクチャーを用いてデータ消去後のしきい値（Ｅｒａｓｅ　Ｖｔｈ）を１６本のワード線ＷＬ毎に示している。選択ゲート脇のワード線ＷＬ１，ＷＬ１６で消去しきい値が他のメモリセル（ワード線ＷＬ２−ＷＬ１５に接続されたメモリセル）よりも約０．８Ｖ高くなっている。
【０００９】
データ書き込みに際しても、似たような問題が生じる。データ書き込みは、ｐ型ウェルを０Ｖとし、ＮＡＮＤセルユニットのチャネルを書き込みデータに応じてプリチャージした後、選択ワード線に書き込み電圧Ｖｐｇｍを与える。これにより、チャネルをＶｓｓに設定した“０”データが与えられたメモリセルでは、浮遊ゲートに電子が注入される。チャネルをＶｃｃにプリチャージしてフローティングにした“１”データが与えられたメモリセル（即ち書き込み禁止のメモリセル）では、チャネルが容量カップリングにより電位上昇して電子注入が生じない。この書き込み方式は、セルフブースト方式と呼ばれる。非選択ワード線には中間電圧を印加することで、保持データが破壊されないようにする。
【００１０】
図１５は、ＮＡＮＤセルユニット内の１６本の全ワード線に順次書き込みパルスを印加して書き込みを行った場合の書き込み後のしきい値（Ｐｒｏｇｒａｍ　Ｖｔｈ）のワード線依存性を示している。選択ゲート線に隣接するワード線ＷＬ１，ＷＬ１６については、選択ワード線からの容量結合により、他のワード線とは書き込み時の動作条件が異なる。このため、書き込みが他のメモリセルの書き込みよりも遅く、しきい値電圧が約０．５Ｖ低くなっている。
【００１１】
なお、セルフブースト方式の改良として、選択ワード線に隣接するワード線に他の非選択ワード線より低い電圧を与えて、選択ワード線に沿ったメモリセルのチャネルのみを効率的に昇圧制御する方式は、ローカルセルフブースト方式として知られている（例えば、特許文献１参照）。特許文献１には、データ消去時に選択ゲート線をフローティングではなく、０Ｖに設定する例も示されている（特許文献１，ＦＩＧ．３参照）。
【００１２】
データ書き込み時、選択ゲート線に与える電圧が書き込み特性に影響を与えることを考慮して、選択ゲートトランジスタのしきい値を動作条件に応じて設定するという提案はなされている（例えば、特許文献２参照）。これは、選択ゲートトランジスタによってビット線からＮＡＮＤセルチャネルに転送される電圧を問題としている。
【００１３】
【特許文献１】
米国特許第６，０１１，２８７号明細書
【特許文献２】
特開平１１−８６５７１号公報
【００１４】
【発明が解決しようとする課題】
上述のように、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、微細化が進むにつれて、選択ゲートトランジスタから隣接メモリセルへの容量結合が無視できなくなり、ＮＡＮＤセルユニット内のメモリセルの消去しきい値や書き込みしきい値のばらつきが大きくなるという問題があった。
【００１５】
この発明は、消去或いは書き込みしきい値のばらつき低減を図った不揮発性半導体メモリ装置を提供することを目的としている。
【００１６】
【課題を解決するための手段】
この発明は、複数個直列接続された電気的書き換え可能な不揮発性メモリセルと、この直列接続されたメモリセルに直列接続された選択ゲートトランジスタとを有する不揮発性半導体メモリ装置において、前記選択ゲートトランジスタに隣接するメモリセルは、データ記憶には用いられないダミーセルであることを特徴とする。
このダミーセルには例えば、データ消去時に他のメモリセルと同じバイアス電圧が印加される。
【００１７】
この発明によると、選択ゲートトランジスタに隣接して、データ消去時に他のメモリセルと同じバイアス電圧が与えられるダミーセルを配置することによって、メモリセルの消去しきい値のばらつきを低減することができる。
データ読み出し及び書き込み時には、上述したダミーセルには、非選択のメモリセルと同じバイアス電圧が印加されるようにする。これにより、読み出しは従来と同様に行われ、また書き込みしきい値のばらつきが低減される。
【００１８】
この発明はまた、複数個直列接続された電気的書き換え可能な不揮発性メモリセルと、この直列接続されたメモリセルに直列接続された選択ゲートトランジスタとを有する不揮発性半導体メモリ装置において、前記選択ゲートトランジスタに隣接するメモリセルは、データ消去時に他のメモリセルと異なるバイアス電圧が印加されることを特徴とする。
【００１９】
この発明によると、ダミーセルを用いることなく、データ消去時のメモリセルのバイアス電圧を、選択ゲートトランジスタに隣接するものとその以外とで異ならせることによって、消去しきい値のばらつきを低減することができる。具体的にデータ消去は、ウェル内に形成された全メモリセルについて、その制御ゲートを低レベルに保持し、ウェルに高レベルの消去電圧を印加して一括消去するものであって、選択ゲートトランジスタに隣接するメモリセルの制御ゲートに与えられる低レベル電圧が、他のメモリセルの制御ゲートに与えられるそれより低く設定される。また、データ書き込みは、選択されたメモリセルにステップ的に電圧値が高くなる書き込みパルス電圧を与えるものとし、このとき選択ゲートトランジスタに隣接するメモリセルが選択された時の書き込みパルス電圧初期値は、他のメモリセルが選択されたときのそれと異なる値（具体的は高い値）に設定されるようにする。これにより、書き込みしきい値のばらつきが低減される。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、一実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１は後述のように、電気的書き換え可能な不揮発性メモリセルによるＮＡＮＤセルユニットを配列して構成される。センスアンプ／データラッチ２は、メモリセルアレイ１のビット線データをセンスするセンスアンプ兼書き込みデータを保持するデータラッチである。
【００２１】
メモリセルアレイ１のビット線はカラムデコーダ２により選択され、ワード線はロウデコーダ／ワード線ドライバ５により選択されて駆動される。ロウデコーダ／ワード線ドライバ５及びカラムデコーダ３には、Ｉ／Ｏバッファ４を介し、アドレスレジスタ６を介して、ロウアドレス及びカラムアドレスが供給される。ビット線と外部Ｉ／Ｏ端子の間は、Ｉ／Ｏバッファ４を介してデータの授受が行われる。
【００２２】
データ書き込みや消去のシーケンス制御は、制御回路７により行われる。書き込み及び消去に必要な高電圧は、制御回路７により制御される高電圧発生回路８により、動作モードに応じて発生される。
【００２３】
図２は、メモリセルアレイ１の等価回路である。メモリセルＭＣ（ＭＣ０〜ＭＣ１５）は、浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有する。この様なメモリセルＭＣが複数個（図の例では１６個）直列接続されてＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端とビット線ＢＬの間には選択ゲートトランジスタＳＧ１が挿入され、他端とソース線ＳＬの間にも同様に選択ゲートトランジスタＳＧ２が挿入される。
【００２４】
この実施の形態においては、ＮＡＮＤセルユニット内に更に、ビット線側の選択ゲートトランジスタＳＧ１とメモリセルＭＣ０の間にダミーセルＤＣ０が、同様にソース線側の選択ゲートトランジスタＳＧ２とメモリセルＭＣ１５の間にもダミーセルＤＣ１が挿入されている。これらのダミーセルＤＣ０，ＤＣ１は、メモリセルＭＣと同じ構造を有するが、これらではデータの書き込みや読み出しは行われない。即ちダミーセルＤＣ０，ＤＣ１は、データ記憶素子としては用いられない。
【００２５】
ＮＡＮＤセルユニット内の各メモリセルＭＣの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ１５）に接続される。ワード線ＷＬは、その方向に並ぶ複数のメモリセルの制御ゲートに共通接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳとして配設される。ダミーセルＤＣ０，ＤＣ１の制御ゲートは同様に、ワード線ＷＬと並行するダミーワード線ＤＷＬ０，ＤＷＬ１として連続的に配設される。
【００２６】
図３は、一つのＮＡＮＤセルユニットに着目した平面図を示し、図４はそのＩ−Ｉ’断面図を示している。ｎ型シリコン基板１０にｐ型ウェル１１が形成され、このｐ型ウェル１１内にワード線方向の複数のＮＡＮＤセルユニットが形成される。このｐ型ウェル１１内に形成される複数のＮＡＮＤセルユニットの範囲がデータの一括消去の単位であるブロックとなる。
【００２７】
メモリセルＭＣは、ｐ型ウェル１１にトンネル絶縁膜１２を介して形成された第１層多結晶シリコン膜による浮遊ゲート１３とこの上に絶縁膜を介して形成された第２層多結晶シリコン膜による制御ゲート１５を有する。制御ゲート１５は、一方向に連続的に形成されてワード線ＷＬとなる。ダミーセルＤＣ０，ＤＣ１は、メモリセルＭＣと同じ構造を有し、それらの制御ゲート１５はやはり連続的に形成されてダミーワード線ＤＷＬ０，ＤＷＬ１となる。
【００２８】
選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極は、メモリセルの浮遊ゲート１３と同じ第１層多結晶シリコン膜と制御ゲート１４と同じ第２層多結晶シリコン膜を適当な位置で短絡して、制御ゲート線ＳＧＤ，ＳＧＳとしてパターン形成される。これら選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極１５ｄ，１５ｓは、メモリセルＭＣ及びダミーセルＤＣの制御ゲート１５より幅広に形成される。これらのワード線ＷＬ、選択ゲート線をパターン形成した後、ソース、ドレインとなるｎ型拡散層１６が形成される。
メモリセルアレイの上は層間絶縁膜２０で覆われ、この上にソース線（ＳＬ）２１が形成される。更に層間絶縁膜２２を介して、ビット線（ＢＬ）２３が形成される。
【００２９】
この実施の形態のＥＥＰＲＯＭでのデータ読み出し、消去及び書き込みのバイアス条件を、図５に示す。
選択されたブロック内のデータ消去は、ビット線ＢＬ及び選択ゲート線ＳＧＤ，ＳＧＳをフローティングとし、全ワード線ＷＬを０Ｖとし、ｐ型ウェルに消去電圧Ｖｅｒａ＝１８Ｖを印加する。このとき、ダミーワード線ＤＷＬ０，ＤＷＬ１も０Ｖとする。
【００３０】
これにより、選択ブロック内のメモリセルの浮遊ゲートから電子が放出されて、データが消去される。浮遊ゲートに電子が蓄積されたしきい値の高い書き込み状態をデータ“０”として、消去状態は、これよりしきい値が低いデータ“１”状態である。
【００３１】
以上の消去モードでは、２個のダミーセルＤＣにも１６個のメモリセルＭＣと同じ電圧を印加している。従って、実際にデータ記憶に用いられる１６個のメモリセルＭＣ０〜ＭＣ１５のうち、ビット線ＢＬに最も近いメモリセルＭＣ０、ソース線ＳＬに最も近いメモリセルＭＣ１５についても、他のメモリセルＭＣ１〜ＭＣ１４と全く同じ消去動作条件となる。即ち、これらのメモリセルＭＣ０，ＭＣ１５について、従来のように選択ゲート線ＳＧＤ，ＳＧＳからの容量結合の影響がなくなり、それらの浮遊ゲートには、他のメモリセルにおけると同じ電圧がかかる。言い換えれば、消去速度が全メモリセルＭＣについて一定になり、ＮＡＮＤセル内の消去しきい値のばらつきが低減される。
【００３２】
データ読み出し時は、ビット線ＢＬを例えばＶｂｌ＝０．５Ｖにプリチャージした後、１６個のワード線のうち選択ワード線に、図１０に示すデータ“０”，“１”のしきい値分布を判別できる読み出し電圧Ｖｒを印加し、残りの非選択ワード線及びダミーワード線ＤＷＬには、データ“０”，“１”に拘わらずオンとなるパス電圧Ｖｒｅａｄを与える。選択ゲート線ＳＧＤ，ＳＧＳには例えば、電源電圧Ｖｃｃ（或いはＶｃｃより高い適当な中間電圧）を与える。これにより、選択メモリセルがオンしている場合はビット線電圧が下がり、オフの場合はビット線電圧が維持されるので、選択メモリセルのオンオフをビット線で検出することができ、データ判定ができる。
【００３３】
データ書き込み時には、選択ワード線に書き込み電圧Ｖｐｇｍを与え、残りの非選択ワード線及びダミーワード線ＤＷＬには、電源電圧Ｖｃｃより高い適当な中間電圧Ｖｐａｓｓを与える。但し、この書き込み電圧印加に先立って、ビット線側の選択ゲート線ＳＧＤをＶｃｃ、ソース線側の選択ゲート線ＳＧＳを０Ｖとした状態で、ビット線ＢＬに書き込みデータ“０”，“１”に応じてＶｓｓ，Ｖｃｃを与えて、ＮＡＮＤセルチャネルをプリチャージする。“０”データが与えられたチャネルは、Ｖｓｓになり、“１”データが与えられたチャネルはＶｃｃ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値）のフローティングになる。この状態で上述した書き込み電圧Ｖｐｇｍを与えることによって、“０”データが与えられたメモリセルでは、チャネルから浮遊ゲートに電子が注入される。“１”データが与えられたメモリセルでは、チャネルが容量カップリングにより電位上昇して、浮遊ゲートに電子が注入されない。こうして選択ワード線に沿って、“０”データが与えられたメモリセルは、図１０に示すしきい値の高い“０”書き込み状態になる。
【００３４】
このデータ書き込みモードにおいても、非選択ワード線と同じ中間電圧Ｖｐａｓｓが与えられるダミーセルＤＣ０，ＤＣ１を設けたことによって、１６個のメモリセルのどれが選択された場合にも、同じ書き込み条件となる。従って、書き込みデータのＮＡＮＤセルユニット内のばらつきが低減され、書き込みしきい値の均一性が良好になる。
またこの実施の形態の場合、消去／書き込み／読み出し動作に関して、従来と異なる複雑な動作は必要がなく、従来と変わらない動作条件での動作が可能である。
【００３５】
更にこの実施の形態では、ＮＡＮＤセルユニットの製造上の素子特性のばらつきの影響が低減されるという効果も得られる。この点を具体的に説明する。一般に半導体メモリでは、メモリセルの微細化に伴い、周期性の乱れるセルアレイ端部でのパターン形成が難しくなっている。ＮＡＮＤ型ＥＥＰＲＯＭでは、ＮＡＮＤセルユニットの一端がソース線ＳＬ、他端がビット線ＢＬに接続される。このソース線及びビット線とセルアレイの間には選択ゲートトランジスタが挿入されている。選択ゲートトランジスタは、ＮＡＮＤセルユニットをソース線及びビット線から必要に応じて電気的に完全に切り離すために、十分にカットオフできるように設計する必要がある。このため通常はセルのゲート長より長いゲート長のトランジスタが用いられる。この結果、ビット線及びソース線のコンタクト部を挟む２つの選択ゲート線の間隔が、ワード線の間隔とは異なり、更に選択ゲート線幅がワード線幅とも異なるため、ここでセルアレイの周期性が乱れる。このように、メモリセルアレイ端部では周期性がなくなるため、露光や加工が所望の寸法にできない事態が発生する。
【００３６】
この実施の形態では、選択ゲートトランジスタとメモリセルの間にダミーセルを配置しているために、実際にデータ記憶に用いられるメモリセルアレイの範囲で周期性が良好になり、加工寸法が一定になって素子特性が揃う。ダミーセルは寸法が所望のサイズから多少ずれても、情報を記憶させるメモリセルとしては動作させないため、問題にならない。
即ちダミーセルを配置しない場合は、セルのワード線幅を一定に保つために、選択ゲート線とワード線間の距離やワード線幅に工夫をする必要がある。例えば、選択ゲート線とこれに隣接するワード線との間の距離は、その他のワード線間の距離よりも大きくする。これに対してこの発明では、選択ゲート線脇にダミーセルを配置することにより、セルアレイ内の周期性の乱れがなくなり、ダミーセルの線幅は多少ずれても問題ないため、最小寸法でのパターン配置が可能となる。このとき、ダミーセル配置による面積ロスは実際には小さいものとなる。
【００３７】
［実施の形態２］
実施の形態２によるＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ等価回路を図６に、平面図とそのＩ−Ｉ’断面図を図７及び図８に示す。先の実施の形態１と対応する部分には同じ符号を付して詳細な説明を省く。
【００３８】
この実施の形態では、ＮＡＮＤセルユニットが１６個のメモリセルＭＣ０〜ＭＣ１５を有し、そのセルアレイ構成及び構造は、従来と変わらない。実施の形態１におけるようなダミーセルを用いない。このようなセルアレイでは、従来と同じ消去、書き込み方法をとった場合には、先に説明したように、消去しきい値や書き込みしきい値にワード線依存性が生じる。
そこでこの実施の形態では、選択ゲートトランジスタに隣接するメモリセルについて、他のメモリセルとは異なるバイアス電圧条件を適用することによって、上述したワード線依存性をなくす。
【００３９】
具体的に、図９は、この実施の形態での各動作モードでのバイアス関係を示している。データ消去時は、通常ＮＡＮＤセル内の全ワード線に同じ０Ｖを印加するのに対して、この実施の形態では、選択ゲート線ＳＧＤ，ＳＧＳに隣接するワード線ＷＬ０，ＷＬ１５に０Ｖを印加し、残りのワード線ＷＬ１〜ＷＬ１４には、これより高い０．７Ｖを印加する。ここで、０．７Ｖは、図１４に示した消去しきい値のワード線依存性から、ＷＬ１，ＷＬ１６とＷＬ２−ＷＬ１５のしきい値の差に相当する。他の条件は従来と同じであり、選択ゲート線ＳＧＤ，ＳＧＳ、ソース線ＳＬ、ビット線ＢＬはフローティング、消去ブロックのｐ型ウェルには、消去電圧Ｖｅｒａ＝１８Ｖを印加する。
【００４０】
このように、選択ゲート脇のメモリセルの制御ゲートに与える低レベル電圧を、それ以外のメモリセルに与えるそれより低く設定することにより、消去後のしきい値分布を揃えることが可能になる。更に、各ワード線の電圧を０Ｖにして消去後に各ワード線毎のしきい値の平均値を比較して、それぞれのワード線のしきい値のズレに対応した電圧を消去時のワード線電圧とすることにより、より消去後のしきい値分布を狭くすることが可能となる。このとき、最も消去しきい値の高い（従って消去されにくい）メモリセルのしきい値を基準にし、そのしきい値の差に応じた電圧を消去時にワード線に印加する。
【００４１】
データ書き込みについては、選択ゲート線ＳＧＤ，ＳＧＳに隣接するワード線ＷＬ０又はＷＬ１５が選択されたときと、他のワード線ＷＬ１〜ＷＬ１４のなかの一つが選択されたときとで、書き込みパルス電圧のステップアップ条件を異ならせる。先の実施の形態では、ステップ書き込みを説明しなかったが、通常のＮＡＮＤ型ＥＥＰＲＯＭでは、１ワード線に沿った複数メモリセル分（１ページ分）の書き込みデータを、ビット毎に書き込み状態を確認しながら、ワード線電圧をステップ的に変化させる方法が用いられる。
【００４２】
即ち図１２に示すように、書き込みデータをセットし（Ｓ１）、全ビットの書き込みが終了していないことを確認して（Ｓ２）、書き込みパルス電圧Ｖｐｇｍの初期値を設定する（Ｓ３）。そして、書き込みパルスを印加し（Ｓ４）、その後ビット毎に書き込み状態を確認するベリファイ読み出し判定を行う（Ｓ５）。判定がＮＯであれば、書き込みパルス電圧をステップアップして、同様の書き込みとベリファイ読み出しを繰り返す。ベリファイ判定でＰａｓｓになると、保持されている書き込みデータの対応ビットを反転させて、以後そのビットは書き込みを行わないようにする。そして、１ページ分の全ビットが書き込み終了したことを判定して（Ｓ２）、書き込みサイクルを終了する。
【００４３】
図１１は、この様な書き込みサイクル制御を行うに際して、ワード線ＷＬ１〜ＷＬ１４の一つが選択された場合と、ワード線ＷＬ０，ＷＬ１５が選択された場合のステップアップ電圧を示している。即ち、ワード線ＷＬ１〜ＷＬ１４の一つが選択された場合には、書き込みパルス電圧の初期値をＶｐｇｍ０とし、ワード線ＷＬ０，ＷＬ１５が選択された場合には、それより僅かに高い初期値Ｖｐｇｍ０＋ΔＶを用いる。図１５に示したように、同じ書き込み条件では、選択ゲートトランジスタ脇のメモリセルは、他のメモリセルに比べて書き込みが遅れる。これに対して、上述のように書き込みパルスの初期値を設定することにより、書き込みループ回数を、ワード線によらずほぼ一定にして、均一な書き込みしきい値分布を得ることができる。
【００４４】
【発明の効果】
以上述べたようにこの発明によれば、消去或いは書き込みしきい値のばらつき低減を図った不揮発性半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示す図である。
【図２】同実施の形態１のメモリセルアレイの等価回路である。
【図３】同メモリセルアレイの平面図である。
【図４】図３のＩ−Ｉ’断面図である。
【図５】同実施の形態１の各動作モードのバイアス関係を示す図である。
【図６】実施の形態２のメモリセルアレイの等価回路である。
【図７】同メモリセルアレイの平面図である。
【図８】図７のＩ−Ｉ’断面図である。
【図９】同実施の形態２の各動作モードのバイアス関係を示す図である。
【図１０】データのしきい値分布を示す図である。
【図１１】同実施の形態２の書き込みパルス印加の様子を示す図である。
【図１２】同実施の形態２の書き込みシーケンスを示す図である。
【図１３】従来のＮＡＮＤ型ＥＥＰＲＯＭの問題点を説明するための図である。
【図１４】従来のＮＡＮＤ型ＥＥＰＲＯＭの消去しきい値のワード線依存性を示す図である。
【図１５】従来のＮＡＮＤ型ＥＥＰＲＯＭの書き込みしきい値のワード線依存性を示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ兼データラッチ、３…カラムデコーダ、４…Ｉ／Ｏバッファ、５…ロウデコーダ／ワード線ドライバ、６…アドレスレジスタ、７…制御回路、８…高電圧発生回路、ＭＣ０〜ＭＣ１５…メモリセル、ＤＣ０，ＤＣ１…ダミーセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ０〜ＷＬ１５…ワード線、ＤＷＬ０，ＤＷＬ１…ダミーワード線、ＳＧＤ，ＳＧＳ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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