(57)【要約】【課題】入力電源電圧の低下時にも出力電圧の維持が可能であり、小型化と低消費電力化が可能となるレギュレータ回路及び半導体集積回路を得る。【解決手段】基準電圧生成部１と、基準電圧生成部１の出力側に接続されたゲインアンプ１２と、ソース端子を入力電源ＶＣＣに、ゲート端子をゲインアンプ１２の出力端子にそれぞれ接続する第１のトランジスタＰ１及び第２のトランジスタＰ２と、第１のトランジスタＰ１及び第２のトランジスタＰ２のドレイン端子にそれぞれ接続される電圧設定部５と、第１のトランジスタＰ１のドレイン端子に接続された第１のバッファアンプ１３と、第２のトランジスタＰ２のドレイン端子に接続された第２のバッファアンプ１４とを備える。【選択図】　　　図１
2004110750.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を生成する基準電圧生成部と、
前記基準電圧生成部の出力側に接続されたゲインアンプと、
ソース端子を入力電源に、ゲート端子を前記ゲインアンプの出力端子にそれぞれ接続する第１及び第２のトランジスタと、
前記第１及び第２のトランジスタのドレイン端子にそれぞれ接続される電圧設定部と、
前記第１のトランジスタのドレイン端子に接続された第１のバッファアンプと、
前記第２のトランジスタのドレイン端子に接続された第２のバッファアンプ
とを備え、前記第１及び第２のバッファアンプの出力側をそれぞれ第１及び第２の出力端子とすることを特徴とするレギュレータ回路。
【請求項２】
前記電圧設定部は、
前記第１のトランジスタのドレイン端子に接続された第１の抵抗と、
前記第２のトランジスタのドレイン端子に接続された第２の抵抗と、
一端を前記第１の抵抗及び前記第２の抵抗の接続点に、他端を前記入力電源の電圧より低い電圧の配線に接続した第３の抵抗
とを備えることを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記電圧設定部は、前記第１の抵抗及び前記第２の抵抗の接続点と前記第３の抵抗との間に第４の抵抗を設けることを特徴とする請求項２に記載のレギュレータ回路。
【請求項４】
半導体チップと、
前記半導体チップ上に集積化され、基準電圧を生成する基準電圧生成部と、
前記半導体チップ上に集積化され、前記基準電圧生成部の出力側に接続されたゲインアンプと、
前記半導体チップ上に集積化され、ソース端子を入力電源に、ゲート端子を前記ゲインアンプの出力端子にそれぞれ接続する第１及び第２のトランジスタと、前記半導体チップ上に集積化され、前記第１及び第２のトランジスタのドレイン端子にそれぞれ接続される電圧設定部と、
前記半導体チップ上に集積化され、前記第１のトランジスタのドレイン端子に接続された第１のバッファアンプと、
前記半導体チップ上に集積化され、前記第２のトランジスタのドレイン端子に接続された第２のバッファアンプと、
前記第１及び第２のバッファアンプの出力側にそれぞれ接続された第１及び第２の出力端子
とを備えることを特徴とする半導体集積回路。
【請求項５】
前記電圧設定部は、
前記第１のトランジスタのドレイン端子に接続された第１の抵抗と、
前記第２のトランジスタのドレイン端子に接続された第２の抵抗と、
一端を前記第１の抵抗及び前記第２の抵抗の接続点に、他端を前記入力電源の電圧より低い電圧の配線に接続した第３の抵抗
とを備えることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記電圧設定部は、前記第１の抵抗及び前記第２の抵抗の接続点と前記第３の抵抗との間に第４の抵抗を設けることを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レギュレータ回路に係り、特に多出力レギュレータ回路及びこれを集積化した半導体集積回路に関する。
【０００２】
【従来の技術】
レギュレータ回路は、電源電圧の入力変動に対し安定した出力電圧を出力する回路であり、携帯情報機器に内蔵されるマイクロプロセッサ、水晶発振回路などの発振回路の電源や表示回路の昇圧基準電圧源に用いられる。通常、携帯情報機器等に内蔵されるレギュレータ回路は、発振回路と表示回路の電源電圧として、それぞれ異なる２つの出力電圧を必要とする。発振回路は電源電圧が高精度であれば、電源の入力変動による周波数変動を抑制することができ、低消費電力化を実現できる。また、表示回路は電源電圧が高精度であれば、液晶パネルの表示品位を向上させることができる。
【０００３】
従来のレギュレータ回路は、図７に示すように、電源ＶＣＣとグランドＧＮＤ間に接続された基準電圧生成部２０１と、基準電圧生成部２０１の出力側に接続された出力設定部２０２と、出力設定部２０２の出力側に接続されたバッファアンプ２１３及びバッファアンプ２１４とにより構成される。出力設定部２０２は、ゲインアンプ２１１とゲインアンプ２１１の出力端子に接続されたゲイン調整部２１２とにより構成される。ゲイン調整部２１２は、ソース端子及びバックゲート端子を電源ＶＣＣに、ゲート端子をゲインアンプ２１１の出力端子にそれぞれ接続するｐＭＯＳトランジスタＰ２０１と、ｐＭＯＳトランジスタＰ２０１のドレイン端子とグランドＧＮＤとの間に順に直列に接続された抵抗Ｒ２０１、抵抗Ｒ２０２、抵抗Ｒ２０３とにより構成される（以下において「第１の従来技術」という）。
【０００４】
第１の従来技術に係るレギュレータ回路において、先ずゲインアンプ２１１は、基準電圧生成部２０１から出力される電圧と、ゲイン調整部２１２から帰還される電圧をもとに、基準電圧Ｖｒｅｆを増幅した電圧を出力する。ｐＭＯＳトランジスタＰ２０１は、基準電圧Ｖｒｅｆを増幅した電圧をゲート端子に入力し、ドレイン端子から基準電流を出力する。直列に接続された抵抗Ｒ２０１、Ｒ２０２、Ｒ２０３は、その両端に基準電流と各抵抗の抵抗値との積によって求められる電圧を発生する。ゲイン調整部２１２は、ｐＭＯＳトランジスタＰ２０１のドレイン端子と、抵抗Ｒ２０１と抵抗Ｒ２０２との接続点からそれぞれ異なる電圧値に設定された電圧を出力する。バッファアンプ２１３とバッファアンプ２１４は、この２つの設定電圧をインピーダンス変換し、出力端子２２０から出力電圧Ｖ２０１を、出力端子２２１から出力電圧Ｖ２０２をそれぞれ出力する。
【０００５】
また、図７に示す基準電圧生成部２０１の出力側には、出力設定部２０２が１つしか接続されていないのに対し、基準電圧生成部２０１の出力側に２つの出力部設定部を有するレギュレータ回路も用いられている（以下において「第２の従来技術」という）。第２の従来技術に係るレギュレータ回路は、それぞれ個別に設けられたゲイン調整部のｐＭＯＳトランジスタのドレイン端子から２つの設定電圧を出力する。
【０００６】
【発明が解決しようとする課題】
しかし、図７に示す第１の従来技術のレギュレータ回路は、低く設定された側の設定電圧よりも入力電源電圧ＶＣＣの方が降下すると、出力端子２２１から出力される電圧が基準電流と抵抗Ｒ２０１の積により求められる電圧分降下してしまうという問題があった。入力電源電圧ＶＣＣの低下の要因としては、電源にバッテリーを用いる場合の電力消耗による電圧降下や、充放電による電源電圧特性の劣化等が考えられる。
【０００７】
一方、第２の従来技術に示すレギュレータ回路は、第１の従来技術における問題点を改善するものであるが、図７に示す出力回路を１つ追加しているため、部品点数が増加し消費電力と部品占有面積が増加してしまうという問題がある。
【０００８】
本発明の目的は、入力電源電圧の低下時にも出力電圧の維持が可能であり、小型化と低消費電力化が可能なレギュレータ回路及び半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、基準電圧を生成する基準電圧生成部と、基準電圧生成部の出力側に接続されたゲインアンプと、ソース端子を入力電源に、ゲート端子をゲインアンプの出力端子にそれぞれ接続する第１及び第２のトランジスタと、第１及び第２のトランジスタのドレイン端子にそれぞれ接続される電圧設定部と、第１のトランジスタのドレイン端子に接続された第１のバッファアンプと、第２のトランジスタのドレイン端子に接続された第２のバッファアンプとを備え、第１及び第２のバッファアンプの出力側をそれぞれ第１及び第２の出力端子とすることを要旨とする。
【００１０】
本発明の第１の特徴によれば、入力電源電圧の低下時にも出力電圧の維持が可能であり、小型化と低消費電力化が可能なレギュレータ回路及び半導体集積回路を提供できる。
【００１１】
上記目的を達成するために、本発明の第２の特徴は、半導体チップと、半導体チップ上に集積化され、基準電圧を生成する基準電圧生成部と、半導体チップ上に集積化され、基準電圧生成部の出力側に接続されたゲインアンプと、半導体チップ上に集積化され、ソース端子を入力電源に、ゲート端子をゲインアンプの出力端子にそれぞれ接続する第１及び第２のトランジスタと、半導体チップ上に集積化され、第１及び第２のトランジスタのドレイン端子にそれぞれ接続される電圧設定部と、半導体チップ上に集積化され、第１のトランジスタのドレイン端子に接続された第１のバッファアンプと、半導体チップ上に集積化され、第２のトランジスタのドレイン端子に接続された第２のバッファアンプと、第１及び第２のバッファアンプの出力側にそれぞれ接続された第１及び第２の出力端子とを備えることを要旨とする。
【００１２】
本発明の第２の特徴によれば、入力電源電圧の低下時にも出力電圧の維持が可能であり、小型化と低消費電力化が可能なレギュレータ回路及び半導体集積回路を提供できる。
【００１３】
【発明の実施の形態】
次に、図面を参照して本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態に係るレギュレータ回路１０ａは、図１に示すように、基準電圧Ｖｒｅｆを生成する基準電圧生成部１と、基準電圧生成部１の第１の出力側に接続されたゲインアンプ１２と、ソース端子を入力電源電圧（高位電源）ＶＣＣに、ゲート端子をゲインアンプ１２の出力端子にそれぞれ接続する第１のトランジスタＰ１及び第２のトランジスタＰ２と、第１のトランジスタＰ１及び第２のトランジスタＰ２のドレイン端子にそれぞれ接続される電圧設定部５と、第１のトランジスタＰ１のドレイン端子に接続された第１のバッファアンプ１３と、第２のトランジスタＰ２のドレイン端子に接続された第２のバッファアンプ１４とを備え、第１のバッファアンプ１３及び第２のバッファアンプ１４の出力側をそれぞれ第１の出力端子２０及び第２の出力端子２１とする。
【００１５】
電圧設定部５は、第１のトランジスタＰ１のドレイン端子に接続された第１の抵抗Ｒ１と、第２のトランジスタＰ２のドレイン端子に接続された第２の抵抗Ｒ２と、一端を第１の抵抗Ｒ１及び第２の抵抗Ｒ２の接続点に、他端を低位電源ＶＳＳに接続した第３の抵抗Ｒ３とを備える。
【００１６】
基準電圧生成部１は、入力電源電圧ＶＣＣと低位電源ＶＳＳとの間に接続される。また、ゲインアンプ１２、第１のバッファアンプ１３、及び第２のバッファアンプ１４は、入力電源電圧ＶＣＣと基準電圧生成部１の第２の出力側にそれぞれ接続される。ゲインアンプ１２の負入力端子は、基準電圧生成部１から出力される基準電圧Ｖｒｅｆを入力する。ゲインアンプ１２と第１のトランジスタＰ１と電圧設定部は帰還ループ回路を形成している。ゲインアンプ１２の正入力端子は、電圧設定部５の第１の抵抗Ｒ１と第３の抵抗Ｒ３との接続点より帰還される帰還電圧が入力される。
【００１７】
本発明の第１の実施の形態に係るレギュレータ回路１０ａの動作を説明する：
（イ）先ず、基準電圧生成部１は、基準電圧Ｖｒｅｆを第１の出力側から出力する。ゲインアンプ１２は、負入力端子に基準電圧Ｖｒｅｆが入力されると、基準電圧Ｖｅｆと帰還電圧が等しくなるようにゲインアンプ１２の出力端子から電圧を出力する。具体的には、出力電圧をＶｏｕｔ、第１の抵抗Ｒ１の抵抗値をＲ１、第２の抵抗の抵抗値をＲ２とすると、
Ｖｏｕｔ＝−（１＋Ｒ１／Ｒ３）Ｖｒｅｆ　・・・・・（１）
で表される。
【００１８】
（ロ）次に、第１のトランジスタＰ１は、ゲート端子にゲインアンプ１２から出力される電圧を入力し、ドレイン端子から第１の定電流Ｉ１を出力する。また、第２のトランジスタＰ２は、ゲート端子にゲインアンプ１２から出力される電圧を入力し、ドレイン端子から第２の定電流Ｉ２を出力する。
【００１９】
（ハ）次に、電圧設定部５は、第１の定電流Ｉ１を電圧に変換し、第１のトランジスタＰ１のドレイン端子と第１の抵抗Ｒ１の接続点から第１の設定電圧ＳＶ１を、第２のトランジスタＰ２のドレイン端子と第２の抵抗Ｒ２との接続点から第２の設定電圧ＳＶ２を出力する。
【００２０】
（ニ）次に、第１のバッファアンプ１３は、正入力端子から第１の設定電圧ＳＶ１を入力し、インピーダンス変換後に第１の出力端子２０から第１の出力電圧Ｖ１を出力する。第２のバッファアンプ１４は、正入力端子から第２の設定電圧ＳＶ２を入力し、インピーダンス変換後に第２の出力端子２１から第２の出力電圧Ｖ２を出力する。
【００２１】
次に、入力電源電圧ＶＣＣが徐々に低下する場合のレギュレータ回路１０ａの動作を、図２を用いて説明する。入力電源電圧ＶＣＣが徐々に低下する電源の具体例としては、例えばバッテリー等を用いる場合が考えられる。バッテリーの出力電圧がより低電圧となっても最低動作電圧Ｖｍｉｎを出力することができる。また、バッテリーは充放電を繰り返すうちに劣化し、出力電圧が徐々に低くなっていくこともある。図１に示すレギュレータ回路１０ａは、入力電源電圧ＶＣＣを第２のトランジスタＰ２を介して直接出力する。このため、図２（ａ）に示すように、第２の出力電圧Ｖ２より入力電源電圧ＶＣＣが降下しても、第２の出力端子２１から入力電源電圧ＶＣＣとほぼ同等の電圧を出力することができる。一方、図７に示す第１の従来技術のレギュレータ回路は、図２（ｂ）に示すように、出力電圧Ｖ２０２より入力電源電圧ＶＣＣが降下すると、出力端子２２１は入力電源電圧ＶＣＣから抵抗Ｒ２０１と抵抗Ｒ２０１に流れる電流の積により求められる電圧分だけ降下した電圧を出力する。
【００２２】
ここで、第２の出力電圧Ｖ２及び出力電圧Ｖ２０２として出力しなければならない電圧を仮に最低動作電圧Ｖｍｉｎとする。図２（ａ）に示す「Ｖａ」は、入力電源電圧ＶＣＣを徐々に降下させた場合の第２の出力電圧Ｖ２が最低動作電圧Ｖｍｉｎと一致する電圧を表す。また、図２（ｂ）に示す「Ｖｂ」は、入力電源電圧ＶＣＣを徐々に降下させた場合の出力電圧Ｖ２０２が最低動作電圧Ｖｍｉｎと一致する電圧を表す。レギュレータ回路から出力される出力電圧Ｖ２０２は、レギュレータ回路１０ａから出力される第２の出力電圧Ｖ２に対して抵抗Ｒ２０１により発生する電圧分だけ降下していることからＶａ＜Ｖｂであることがわかる。すなわち、レギュレータ回路１０ａは、図７に示す第１の従来技術のレギュレータ回路と比べ、入力電源電圧ＶＣＣが低電圧であっても最低動作電圧Ｖｍｉｎを出力することができる。
【００２３】
次に、図１に示すレギュレータ回路１０ａに電源が投入された直後の電流の立ち上がり特性を図３を用いて説明する。図３に示す電流特性ＰＬ１は、第１のトランジスタＰ１のドレイン端子の電源投入時に流れる電流立ち上がり特性である。図３に示す電流特性ＰＬ２は、第２のトランジスタＰ２のドレイン端子の電源投入時に流れる電流立ち上がり特性である。電流特性ＰＬ１と電流特性ＰＬ２とを比較してわかるように、第１のトランジスタＰ１と第２のトランジスタＰ２は、異なる起動特性を示す。電流特性ＰＬ１と電流特性ＰＬ２は、ぞれぞれ第１のトランジスタＰ１と第２のトランジスタＰ２のゲート容量に起因する。電流特性ＰＬ１と電流特性ＰＬ２が異なることにより、第２のトランジスタＰ２のドレイン端子から出力される電圧波形は実際にはオーバーシュートする波形となる。この電源投入時のオーバーシュートを抑制するためには、第１のトランジスタＰ１と第２のトランジスタＰ２の変換コンダクタンスｇｍを調整することが好適である。具体的には、第１のトランジスタＰ１と第２のトランジスタＰ２のチャネル幅を修正すればよい。すなわち、電流特性ＰＬ１と電流特性ＰＬ２とが示す電源投入時の起動電流のバラツキを、補正電流特性ＰＬ３に示すような立ち上がり波形に補正することが望ましい。
【００２４】
本発明の第１の実施の形態に係るレギュレータ回路１０ａによれば、入力電源電圧ＶＣＣの低下時にも出力電圧の維持が可能であり、小型化と低消費電力化が可能となる。
【００２５】
（第２の実施の形態）
本発明の第２の実施の形態に係るレギュレータ回路１０ｂは、図４に示すように、図１に示すレギュレータ回路１０ａの第１の抵抗Ｒ１及び第２の抵抗Ｒ２の接続点と第３の抵抗Ｒ３との間に第４の抵抗Ｒ４を設けている。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００２６】
本発明の第２の実施の形態に係るレギュレータ回路１０ｂにおいて、ゲインアンプ１２は、基準電圧生成部１から出力される基準電圧Ｖｒｅｆを入力し、基準電圧Ｖｒｅｆと電圧設定部５の第３の抵抗と第４の抵抗との接続点より帰還される帰還電圧とが等しくなるように電圧を出力する。次に、第１のトランジスタＰ１及び第２のトランジスタＰ２は、ドレイン端子からそれぞれ第１の定電流Ｉ１と第２の定電流Ｉ２を出力する。次に、電圧設定部５は、第１のトランジスタＰ１のドレイン端子と第１の抵抗の接続点から第１の設定電圧ＳＶ１を、第２のトランジスタＰ２のドレイン端子と第２の抵抗Ｒ２との接続点から第２の設定電圧ＳＶ２を出力する。次に、第１のバッファアンプ１３は、正入力端子から第１の設定電圧ＳＶ１を入力し、インピーダンス変換後に第１の出力端子２０から第１の出力電圧Ｖ１を出力する。第２のバッファアンプ１４は、正入力端子から第２の設定電圧ＳＶ２を入力し、インピーダンス変換後に第２の出力端子２１から第２の出力電圧Ｖ２を出力する。
【００２７】
本発明の第２の実施の形態に係るレギュレータ回路１０ｂによれば、入力電源電圧ＶＣＣの低下時にも出力電圧の維持が可能であり、小型化と低消費電力化が可能となる。更に、第４の抵抗Ｒ４を設けることにより、第１の抵抗Ｒ１と、第３の抵抗Ｒ３の値を小さくすることができ、半導体集積回路として用いた場合にも高集積化が可能となる。
【００２８】
（第３の実施の形態）
本発明の第３の実施の形態に係るレギュレータ回路１０ｃは、図４に示すように、図３に示すレギュレータ回路１０ｂの第２の抵抗Ｒ２を削除している。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００２９】
次に、本発明の第３の実施の形態に係るレギュレータ回路１０ｃにおいて、ゲインアンプ１２は、基準電圧生成部１から出力される基準電圧Ｖｒｅｆを入力し、基準電圧Ｖｒｅｆと電圧設定部５の第３の抵抗と第４の抵抗との接続点より帰還される帰還電圧とが等しくなるように電圧を出力する。次に、第１のトランジスタＰ１及び第２のトランジスタＰ２は、ドレイン端子からそれぞれ第１の定電流Ｉ１と第２の定電流Ｉ２を出力する。次に、電圧設定部５は、第１のトランジスタＰ１のドレイン端子と第１の抵抗の接続点から第１の設定電圧ＳＶ１を、第２のトランジスタＰ２のドレイン端子と第４の抵抗Ｒ４との接続点から第２の設定電圧ＳＶ２を出力する。次に、第１のバッファアンプ１３は、正入力端子から第１の設定電圧ＳＶ１を入力し、インピーダンス変換後に第１の出力端子２０から第１の出力電圧Ｖ１を出力する。第２のバッファアンプ１４は、正入力端子から第２の設定電圧ＳＶ２を入力し、インピーダンス変換後に第２の出力端子２１から第２の出力電圧Ｖ２を出力する。
【００３０】
本発明の第３の実施の形態に係るレギュレータ回路１０ｃによれば、入力電源電圧ＶＣＣの低下時にも出力電圧の維持が可能であり、小型化と低消費電力化が可能となる。更に、第４の抵抗Ｒ４を設けることにより、第１の抵抗Ｒ１の値を小さくすることができ、半導体集積回路として用いた場合にも高集積化が可能となる。
【００３１】
（半導体集積回路）
本発明の第１〜第３の実施の形態に係るレギュレータ回路１０ａ，１０ｂ，１０ｃは、図６に示すように、基準電圧生成部１、第１のトランジスタＰ１、第２のトランジスタＰ２、電圧設定部５、ゲインアンプ１２、第１のバッファアンプ１３、第２のバッファアンプ１４を同一の半導体チップ１０１上にモノリシックに集積化し、形成することが可能である。
【００３２】
半導体チップ１０１のボンディングパッド９０ａは、入力電源ＶＣＣに接続するための半導体チップ１０１上に形成された内部端子であり、基準電圧生成部１、ゲインアンプ１２、第１のトランジスタＰ１のソース端子、第２のトランジスタＰ２のソース端子、第１のバッファアンプ１３、第２のバッファアンプ１４に電気的に接続される。
【００３３】
半導体チップ１０１のボンディングパッド９０ｂは、低位電源ＶＳＳに接続するための半導体チップ１０１上に形成された内部端子であり、基準電圧生成部１、電圧設定部５に電気的に接続される。
【００３４】
半導体チップ１０１のボンディングパッド９０ｃは、第１の出力電圧Ｖ１を出力するための半導体チップ１０１上に形成された内部端子であり、第１のバッファアンプ１３の出力端子及び負入力端子に電気的に接続される。
【００３５】
半導体チップ１０１のボンディングパッド９０ｄは、第２の出力電圧Ｖ２を出力するための半導体チップ１０１上に形成された内部端子であり、第２のバッファアンプ１４の出力端子及び負入力端子に電気的に接続される。
【００３６】
一方、同様に基準電圧生成部１の第１の出力側とゲインアンプ１２の負入力端子は電気的に接続されている。基準電圧生成部１の第２の出力側とゲインアンプ１２、第１のバッファアンプ１３、第２のバッファアンプ１４はそれぞれ電気的に接続されている。ゲインアンプ１２の出力端子と第１のトランジスタＰ１及び第２のトランジスタＰ２のゲート端子は電気的に接続されている。第１のトランジスタＰ１及び第２のトランジスタＰ２のドレイン端子は電圧設定部にそれぞれ電気的に接続されている。電圧設定部５とゲインアンプ１２の正入力端子は電気的に接続されている。
【００３７】
図６においては、デジタルＣＭＯＳプロセスを用いて形成できる範囲で半導体チップ１０１を構成している。具体的には、ボンディングパッド９０ａ、９０ｂ、９０ｃ、９０ｄは、例えば半導体チップ１０１の素子形成表面に形成された１×１０１８〜１×１０２１ｃｍ−３程度のドナーもしくはアクセプターがドープされた複数の高不純物密度領域（ソース領域／ドレイン領域等）にそれぞれ接続されている。そして、この複数の高不純物密度領域にオーミック接触するように、アルミニウム（Ａｌ）、もしくはアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）等の金属からなる複数の電極層が形成されている。そしてこの複数の電極層の上部には、酸化膜（ＳｉＯ２）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ３Ｎ４）、あるいは、ポリイミド膜等からなるパッシベーション膜が形成されている。そして、パッシベーション膜の一部に複数の電極層を露出するように複数の開口部（窓口）を設け、ボンディングパッド９０ａ、９０ｂ、９０ｃ、９０ｄを構成している。あるいは、複数の電極層と金属配線で接続された他の金属パターンとして、ボンディングパッド９０ａ、９０ｂ、９０ｃ、９０ｄを形成しても構わない。又、ポリシリコンゲート電極にアルミニウム（Ａｌ）、もしくはアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）等の金属からなるボンディングパッド９０ａ、９０ｂ、９０ｃ、９０ｄを形成することが可能である。あるいは、複数のポリシリコンゲート電極に接続されたゲート配線等の複数の信号線を介して、他の複数のボンディングパッドを設けてもよい。ポリシリコンから成るゲート電極の替わりにタングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ２、ＴｉＳｉ２、ＭｏＳｉ２）等、あるいはこれらのシリサイドを用いたポリサイド等から成るゲート電極でも構わない。
【００３８】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３９】
既に述べた第１〜第３の実施の形態の説明においては、２出力のレギュレータ回路１０ａ，１０ｂ，１０ｃで説明したが、更にトランジスタを追加し多出力電源とすることが可能である。
【００４０】
また、レギュレータ回路１０ａ，１０ｂ，１０ｃで用いられる第１の抵抗Ｒ１、第２の抵抗Ｒ２、第３の抵抗Ｒ３、第４の抵抗Ｒ４については、固定抵抗として説明しているが、可変抵抗とすることが可能である。
【００４１】
半導体集積回路の説明においては、レギュレータ回路１０ａ，１０ｂ，１０ｃのみを半導体チップ１０１上にモノリシックに高集積化すると説明しているが、電源用ＩＣとしてだけではなく、他の部品、回路等と同一の半導体基板上に配置することも可能である。
【００４２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００４３】
【発明の効果】
本発明によれば、入力電源電圧の低下時にも出力電圧の維持が可能であり、小型化と低消費電力化が可能なレギュレータ回路及び半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るレギュレータ回路を説明する図である。
【図２】図２（ａ）は、本発明の第１の実施の形態に係るレギュレータ回路の動作を説明する図である。図２（ｂ）は、従来のレギュレータ回路の動作を説明する図である。
【図３】本発明の第１の実施の形態に係るレギュレータ回路の電源投入時の出力特性を説明する図である。
【図４】本発明の第２の実施の形態に係るレギュレータ回路を説明する図である。
【図５】本発明の第３の実施の形態に係るレギュレータ回路を説明する図である。
【図６】本発明の第１〜第３の実施の形態に係る半導体集積回路を説明する図である。
【図７】従来のレギュレータ回路を説明する図である。
【符号の説明】
１，２０１…基準電圧生成部
５…電圧設定部
１０ａ，１０ｂ，１０ｃ…レギュレータ回路
１２…ゲインアンプ
１３…第１のバッファアンプ
１４…第２のバッファアンプ
９０ａ〜９０ｄ…ボンディングパッド
１０１…半導体チップ
２０２…出力設定部
２１１…アンプ
２１２…ゲイン調整部
２１３，２１４…バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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