(57)【要約】【課題】高速化および量子化数の増加に対する要求を集積回路のプロセス性能に制限のある中で満たすことが可能な高速Ａ／Ｄ変換回路を得ること。【解決手段】本発明の高速Ａ／Ｄ変換回路は、複数のしきい値を含むしきい値信号とクロック信号とを用いて、所定のビットレートのアナログ信号をディジタル信号に変換する複数のＡ／Ｄ変換回路（５−１，５−２，…，５−ｎ）で構成された高速Ａ／Ｄ変換手段、を備え、前記各Ａ／Ｄ変換回路（５−１，５−２，…，５−ｎ）が、他のしきい値信号とは相関がなく個別に値を設定可能な前記しきい値信号と、互いに異なる位相を持つ前記クロック信号と、を用いて、同一の前記アナログ信号をディジタル信号に変換する。【選択図】      図１
2004235853.tif 000002
【特許請求の範囲】
【請求項１】
複数のしきい値を含むしきい値信号とクロック信号とを用いて、所定のビットレートのアナログ信号をディジタル信号に変換する複数のＡ／Ｄ変換回路で構成された高速Ａ／Ｄ変換手段、
を備え、
前記各Ａ／Ｄ変換回路が、他のしきい値信号とは相関がなく個別に値を設定可能な前記しきい値信号と、互いに異なる位相を持つ前記クロック信号と、を用いて、同一の前記アナログ信号をディジタル信号に変換することを特徴とする高速Ａ／Ｄ変換回路。
【請求項２】
複数個の前記高速Ａ／Ｄ変換手段を並列に配置し、
前記各高速Ａ／Ｄ変換手段が、他の高速Ａ／Ｄ変換手段に入力されるしきい値信号とは相関がないしきい値信号を集めたしきい値信号群と、前記互いに異なる位相を持つクロック信号を集めたクロック信号群と、を用いて、同一の前記アナログ信号をディジタル信号に変換することを特徴とする請求項１に記載の高速Ａ／Ｄ変換回路。
【請求項３】
前記各高速Ａ／Ｄ変換手段における各サンプルタイミングの１ビット内の相対的な位相を、同一位相とすることを特徴とする請求項２に記載の高速Ａ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信したアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路に関するものであり、特に、超高速光通信システムにおける信号の波形劣化を電気的に補償する波形等化システムに適用可能な高速Ａ／Ｄ変換回路に関するものである。
【０００２】
【従来の技術】
以下、従来の高速Ａ／Ｄ変換回路について説明する。通信において、波形歪みを補償する技術として適応等化がある。適応等化のアルゴリズムに関しては、基本的に離散時間系で検討される場合が多い。すなわち、近年の適応等化の基本技術はディジタル信号処理に基づいている。さらに言えば、この離散時間系の信号は、アナログ値よりディジタル値である方が高精度な信号処理を実現するために有利である。通常、アナログ信号のディジタル化は、Ａ／Ｄ変換により実施されるが、ディジタル信号処理の性能を高めるためには、高精度なＡ／Ｄ変換回路が必要となる。
【０００３】
ここで、波形等化システムにおける集積回路内の従来のＡ／Ｄ変換回路（第１の従来例）の動作について説明する（非特許文献１参照）。たとえば、量子化数ｑのＡ／Ｄ変換を行うＡ／Ｄ変換回路には、ビットレートｆ［ｂｉｔ／ｓｅｃ］のアナログ信号と、（ｑ−１）個のしきい値を含むしきい値信号と、サンプルタイミングを決めるクロック信号、が入力され、上記アナログ信号に対してＡ／Ｄ変換を行った結果であるディジタル信号を出力する。なお、上記ｑは任意の正の整数であり、ｆは任意の正の実数である。
【０００４】
また、上記Ａ／Ｄ変換回路は、たとえば、（ｑ−１）個のサンプルホールド回路が並列に配置されたサンプルホールド回路群と、各サンプルホールド回路の出力と上記しきい値信号とを比較する（ｑ−１）個の比較器が配置された比較器群と、各比較器の出力の結果を２進数ディジタル信号に変換／合成するデータ合成回路から構成される。
【０００５】
つぎに、しきい値数を３、すなわち、量子化数ｑを４とし、また、上記クロック信号の周波数をビットレートの２倍の２ｆ［Ｈｚ］とした場合を一例として、上記Ａ／Ｄ変換回路の動作を説明する。このＡ／Ｄ変換回路では、上記アナログ信号の１ビット内に、２つのサンプリングタイミング（ＳＴ１，ＳＴ２）と、振幅値に対して３つのしきい値（ＴＨ１，ＴＨ２，ＴＨ３）を有する。すなわち、上記アナログ信号の１ビット内に、タイミングＳＴ１で３箇所、タイミングＳＴ２で３箇所、の合計６箇所の識別点を持つこととなる。したがって、上記Ａ／Ｄ変換回路では、上記アナログ信号の振幅値を各サンプリングタイミングの３箇所の識別点で識別し、その結果をディジタル信号として出力する。なお、出力ディジタル信号の時間軸上の精度はサンプリング周波数で決まり、出力ディジタル信号の振幅値の精度は量子化数ｑで決まる。
【０００６】
続いて、従来の高速Ａ／Ｄ変換回路（第２の従来例）について説明する（特許文献１参照）。たとえば、並列に配置された第１〜第ｎのＡ／Ｄ変換回路には、ｎ本に分岐された、ビットレートｆ［ｂｉｔ／ｓｅｃ］のアナログ信号および（ｑ−１）個のしきい値を含むしきい値信号と、それぞれ異なる位相を持つ第１〜第ｎのクロック信号が入力され、それぞれが、上記各アナログ信号の変換結果であるディジタル信号を出力する。なお、ｎは任意の正の整数である。
【０００７】
たとえば、上記Ａ／Ｄ変換回路の並列数ｎを２とし、しきい値数を３とし、上記クロック信号の周波数を２ｆ［Ｈｚ］とした場合、第１のＡ／Ｄ変換回路では、第１のクロック信号のタイミングでディジタル信号を出力し、第２のＡ／Ｄ変換回路では、第２のクロック信号のタイミングでディジタル信号を出力する。このように、２つのＡ／Ｄ変換回路を用いた場合には、サンプリングされた順番にディジタル信号を出力するため、サンプリング周波数４ｆ［Ｈｚ］のＡ／Ｄ変換を実現できる。
【０００８】
また、上記クロック信号の周波数をｆ［Ｈｚ］とした場合には、クロック周波数が１／２でありながら、先に説明したＡ／Ｄ変換回路と同様の、サンプリング周波数２ｆ［Ｈｚ］，量子化数４のＡ／Ｄ変換を実現できる。なお、Ａ／Ｄ変換回路の直後で合成することが回路の動作速度上難しい場合には、出力されたディジタル信号に対して時分割処理を施した後に合成することとしてもよい。
【０００９】
【非特許文献１】
Ｋ．  Ａｚａｄｅｔ他、「Ｅｑｕａｌｉｚａｔｉｏｎ  ａｎｄ  ＦＥＣ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｏｐｔｉｃａｌ  Ｔｒａｎｓｃｅｉｖｅｒｓ」（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ３７  （２００２），  ｐ３１７−３２７）
【特許文献１】
特開昭６０−２９０２８号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上記、従来の高速Ａ／Ｄ変換回路においては、以下に示す問題があった。
【００１１】
たとえば、入力アナログ信号を正確にサンプリングするためには、サンプリング定理により、少なくとも入力アナログ信号のビットレートの２倍のサンプリング周波数が必要となる。したがって、たとえば、先に説明した従来のＡ／Ｄ変換回路（第１の従来例）を、ビットレートが４０Ｇｂ／ｓｅｃの光通信システムにおける波形等化システムに適用する場合には、最低８０［ＧＨｚ］のクロック信号が必要となる。さらに、時間軸上の精度を上げるためには、より高周波のサンプリング周波数を必要とする。また、振幅値の精度を上げるための量子化数ｑの増加は、４０Ｇｂ／ｓｅｃの入力アナログ信号と８０［ＧＨｚ］のクロック信号を（ｑ−１）本に分岐する必要がある。
【００１２】
すなわち、従来のＡ／Ｄ変換回路（第１の従来例）では、集積回路のプロセス性能に制限のある中で、上記のようなサンプリング周波数および量子化数の増加に対する要求を満たすことが非常に困難であり、また、光通信分野においてビットレートはさらに高速化を続けており、今後さらに高速化していくことを考慮すると、上記要求を満たすことがさらに困難となる。
【００１３】
また、上記第２の従来例の高速Ａ／Ｄ変換回路を用いた場合は、クロック信号の高速化に対応することは可能であるが、Ａ／Ｄ変換回路をｎ個に並べるために、入力アナログ信号を分岐する必要がある。しかしながら、たとえば、４０Ｇｂ／ｓｅｃの入力アナログ信号を、帯域を落とさずに多数分岐することは、上記同様、半導体プロセスの性能上実現が困難である。
【００１４】
本発明は、上記に鑑みてなされたものであって、高速化および量子化数の増加に対する要求を、集積回路のプロセス性能に制限のある中で実現可能な高速Ａ／Ｄ変換回路を得ることを目的とする。
【００１５】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる高速Ａ／Ｄ変換回路にあっては、複数のしきい値を含むしきい値信号とクロック信号とを用いて、所定のビットレートのアナログ信号をディジタル信号に変換する複数のＡ／Ｄ変換回路で構成された高速Ａ／Ｄ変換手段、を備え、前記各Ａ／Ｄ変換回路が、他のしきい値信号とは相関がなく個別に値を設定可能な前記しきい値信号と、互いに異なる位相を持つ前記クロック信号と、を用いて、同一の前記アナログ信号をディジタル信号に変換することを特徴とする。
【００１６】
この発明によれば、たとえば、ｎ個のＡ／Ｄ変換回路が、それぞれ、互いに位相の異なるクロック信号と、互いに相関がなく個別に設定可能な複数のしきい値と、を用いてＡ／Ｄ変換処理を行い、それらの結果を合成することにより、クロック信号周波数のｎ倍のサンプリング周波数およびｎ倍の擬似的量子化数を持つ高速Ａ／Ｄ変換処理を実現する。
【００１７】
【発明の実施の形態】
以下に、本発明にかかる高速Ａ／Ｄ変換回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１８】
実施の形態１．
図１は、本発明にかかる高速Ａ／Ｄ変換回路の実施の形態１の構成を示す図である。たとえば、並列に配置されたＡ／Ｄ変換回路５−１，５−２，…，５−ｎには、それぞれ、ｎ本に分岐されたビットレートｆ［ｂｉｔ／ｓｅｃ］のアナログ信号１と、（ｑ−１）個のしきい値を含むしきい値信号２−１，２−２，…，２−ｎと、異なる位相を持つクロック信号３−１，３−２，…，３−ｎが入力され、上記各アナログ信号１の変換結果であるディジタル信号４−１，４−２，…，４−ｎを出力する。なお、ｎ，ｑは任意の正の整数である。また、上記しきい値信号２−１〜２−ｎは、他のしきい値信号とは相関がなく、個別に値を設定することができる。
【００１９】
ここで、たとえば、上記Ａ／Ｄ変換回路の並列数ｎを２とし、しきい値数を３とし、上記クロック信号の周波数をｆ［Ｈｚ］とした場合を一例として、上記高速Ａ／Ｄ変換回路の動作を説明する。
【００２０】
図２は、実施の形態１の高速Ａ／Ｄ変換処理を示す図である。太線に囲まれた部分は、上記アナログ信号のデータの１ビットのアイパターンを表す。この高速Ａ／Ｄ変換回路は、図２に示すように、上記アナログ信号の１ビット内に、２つのサンプリングタイミング（ＳＴ１，ＳＴ２）と、振幅値に対して６つのしきい値（ＴＨ１−１，ＴＨ２−１，ＴＨ３−１，ＴＨ１−２，ＴＨ２−２，ＴＨ３−２）を有する。すなわち、サンプリングタイミングＳＴ１のときには、しきい値信号２−１としてＴＨ１−１，ＴＨ２−１，ＴＨ３−１の３箇所の識別点を持ち、また、サンプリングタイミングＳＴ２のときには、しきい値信号２−２として、上記とは異なるＴＨ１−２，ＴＨ２−２，ＴＨ３−２の３箇所の識別点を持ち、合計６箇所の識別点を持つこととなる。
【００２１】
このようにサンプリングタイミングによって異なるしきい値を持たせれば、アナログ入力信号系列をディジタル変換する際に発生する量子化誤差を小さくすることができ、擬似的にしきい値を６個持っていることと等しい。すなわち、従来技術の構成（第２の従来例）よりもしきい値の並列数を増やすことにより、サンプリング周波数２ｆ［Ｈｚ］，擬似的量子化数８のＡ／Ｄ変換を実現する。なお、各Ａ／Ｄ変換回路の出力信号４−１，４−２は合成する必要がある。
【００２２】
このように、本実施の形態においては、ｎ個のＡ／Ｄ変換回路が、それぞれ、互いに位相の異なるクロック信号と、互いに相関がなく個別に設定可能な複数のしきい値と、を用いてＡ／Ｄ変換処理を行い、それらの結果を合成することにより、クロック信号周波数のｎ倍のサンプリング周波数およびｎ倍の擬似的量子化数を持つ高速Ａ／Ｄ変換処理を実現する。これにより、集積回路のプロセス性能に制限のある中であっても、光通信分野等におけるビットレートの高速化および量子化数の増加に対する要求を満たすことができる。
【００２３】
実施の形態２．
図３は、本発明にかかる高速Ａ／Ｄ変換回路の実施の形態２の構成を示す図である。なお、図１と共通する部分については同一の符号を付してその説明を省略する。
【００２４】
本実施の形態の高速Ａ／Ｄ変換回路は、ｎ個のＡ／Ｄ変換回路（５−１〜５−ｎ）を並列に並べたＡ／Ｄ変換回路群５ａ−１，５ａ−２，…，５ａ−ｍ、すなわち、複数の実施の形態１の高速Ａ／Ｄ変換回路（Ａ／Ｄｓ）、から構成される。
【００２５】
たとえば、Ａ／Ｄ変換回路群５ａ−１には、ビットレートｆ［ｂｉｔ／ｓｅｃ］のアナログ信号１と、それぞれ（ｑ−１）個のしきい値を含むしきい値信号２−１−１〜２−ｎ−１（ｎ本のしきい値信号は互いに相関がなく個別に設定可能）と、異なる位相を持つクロック信号３−１−１〜３−ｎ−１が入力され、ディジタル信号４−１−１〜４−ｎ−１を出力する。
【００２６】
また、Ａ／Ｄ変換回路群５ａ−２には、ビットレートｆ［ｂｉｔ／ｓｅｃ］のアナログ信号１と、それぞれ（ｑ−１）個のしきい値を含むしきい値信号２−１−２〜２−ｎ−２（ｎ本のしきい値信号は互いに相関がなく個別に設定可能）と、上記クロック信号３−１−１〜３−ｎ−１の位相をそれぞれ（（２π／ｍ）・１）［ｒａｄ］だけずらしたクロック信号３−１−２〜３−ｎ−２が入力され、ディジタル信号４−１−２〜４−ｎ−２を出力する。
【００２７】
最終的に、Ａ／Ｄ変換回路群５ａ−ｍには、ビットレートｆ［ｂｉｔ／ｓｅｃ］のアナログ信号１と、それぞれ（ｑ−１）個のしきい値を含むしきい値信号２−１−ｍ〜２−ｎ−ｍ（ｎ本のしきい値信号は互いに相関がなく個別に設定可能）と、上記クロック信号３−１−１〜３−ｎ−１の位相をそれぞれ（（２π／ｍ）・（ｍ−１））［ｒａｄ］だけずらしたクロック信号３−１−ｍ〜３−ｎ−ｍが入力され、ディジタル信号４−１−ｍ〜４−ｎ−ｍを出力する。
【００２８】
なお、上記しきい値信号２−１−１〜２−ｎ−ｍは、他のしきい値信号とは相関がなく個別に値を設定することができる。また、ｍは任意の正の整数である。
【００２９】
ここで、たとえば、上記Ａ／Ｄ変換回路群の並列数ｍを２とし、先に説明したＡ／Ｄ変換回路の並列数ｎを２とし、しきい値数を３とし、上記クロック信号の周波数をｆ／ｍ＝ｆ／２［Ｈｚ］とした場合を一例として、本実施の形態の高速Ａ／Ｄ変換回路の動作を説明する。
【００３０】
図４は、実施の形態２の高速Ａ／Ｄ変換処理を示す図である。本実施の形態の高速Ａ／Ｄ変換回路では、クロック信号３−１−１〜３−ｎ−１とクロック信号３−１−２〜３−ｎ−２の周波数がｆ／２［Ｈｚ］であるため、図４に示すように、サンプリングタイミングがアナログ信号１の２ビットにわたって４箇所存在することになる。そして、サンプリングタイミングＳＴ１−１のときには、しきい値信号２−１−１としてＴＨ１−１，ＴＨ２−１，ＴＨ３−１の３箇所の識別点を持ち、サンプリングタイミングＳＴ２−１のときには、しきい値信号２−２−１としてＴＨ１−２，ＴＨ２−２，ＴＨ３−２の３箇所の識別点を持ち、サンプリングタイミングＳＴ１−２のときには、しきい値信号２−１−２としてＴＨ１−３，ＴＨ２−３，ＴＨ３−３の３箇所の識別点を持ち、サンプリングタイミングＳＴ２−２のときには、しきい値信号２−２−２としてＴＨ１−４，ＴＨ２−４，ＴＨ３−４の３箇所の識別点を持ち、合計１２箇所の識別点を持つこととなる。
【００３１】
このとき、しきい値信号２−１−１〜２−２−２はすべて異なる値を持ち、さらに、サンプリングタイミングＳＴ１−１とサンプリングタイミングＳＴ１−２、サンプリングタイミングＳＴ２−１とサンプリングタイミングＳＴ２−２が、それぞれ、１ビット内の相対的な位相としては同一位相となる。
【００３２】
また、各クロック信号の周波数がｆ／２［Ｈｚ］であるため、変換後のディジタル信号は、時分割された状態で出力されることとなる。したがって、各Ａ／Ｄ変換回路群の直後で合成処理を行うか、または、さらに時分割処理を行った後に合成処理を行うことによって、擬似的量子化数１６，サンプリング周波数２ｆ［Ｈｚ］の高速Ａ／Ｄ変換処理を実現することができる。
【００３３】
このように、本実施の形態においては、実施の形態１の構成を複数個用いて、クロック信号周波数の（ｎ×ｍ）倍のサンプリング周波数および（ｎ×ｍ）倍の擬似的量子化数を持つ高速Ａ／Ｄ変換処理を実現する。これにより、光通信分野等におけるビットレートの高速化および量子化数の増加に対する要求を十分に満たすことができる。
【００３４】
【発明の効果】
以上、説明したとおり、本発明によれば、たとえば、ｎ個のＡ／Ｄ変換回路が、それぞれ、互いに位相の異なるクロック信号と、互いに相関がなく個別に設定可能な複数のしきい値と、を用いてＡ／Ｄ変換処理を行い、それらの結果を合成することにより、ｎ倍の擬似的量子化数を持つ高速Ａ／Ｄ変換処理を実現する構成とした。これにより、光通信分野等におけるビットレートの高速化および量子化数の増加に対する要求を十分に満たすことができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる高速Ａ／Ｄ変換回路の実施の形態１の構成を示す図である。
【図２】実施の形態１の高速Ａ／Ｄ変換処理を示す図である。
【図３】本発明にかかる高速Ａ／Ｄ変換回路の実施の形態２の構成を示す図である。
【図４】実施の形態２の高速Ａ／Ｄ変換処理を示す図である。
【符号の説明】
１  アナログ信号、２−１，２−２，２−ｎ，２−１−１，２−ｎ−１，２−１−２，２−ｎ−２，２−１−ｍ，２−ｎ−ｍ  しきい値信号、３−１，３−２，３−ｎ，３−１−１，３−ｎ−１，３−１−２，３−ｎ−２，３−１−ｍ，３−ｎ−ｍ  クロック信号、４−１，４−２，４−ｎ，４−１−１，４−ｎ−１，４−１−２，４−ｎ−２，４−１−ｍ，４−ｎ−ｍ  ディジタル信号、５−１，５−２，…，５−ｎ  Ａ／Ｄ変換回路、５ａ−１，５ａ−２，５ａ−ｍ  Ａ／Ｄ変換回路群。
【図１】
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【図２】
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【図３】
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【図４】
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