(57)【要約】【課題】２重構造をしたサイドウォールを簡略化した工程で形成することができる半導体装置の製造方法を提供する。【解決手段】半導体基板１のｐ型ウェル３およびｎ型ウェル４上にゲート絶縁膜５、ゲート電極７ａ、７ｂを形成する。そして、ゲート電極７ａ、７ｂ上に窒化シリコン膜を堆積した後、この膜を異方性エッチングすることにより、ゲート電極７ａ、７ｂの側壁に第１サイドウォール１３を形成する。続いて、ＩＳＳＧ酸化法を使用して、第２サイドウォール１４ａおよび酸化シリコン膜１４を形成する。【選択図】    図１０
2004349527.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｄ）前記ゲート電極の側壁に形成された第１サイドウォールと、
（ｅ）前記第１サイドウォールの一部および前記ゲート電極上に形成された絶縁膜とを備え、
前記絶縁膜は、大気圧より圧力を減少させた状態で水素ガスと酸素ガスとを前記半導体基板上で反応させることにより形成されたことを特徴とする半導体装置。
【請求項２】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記ゲート電極の側壁に第１サイドウォールを形成する工程と、
（ｄ）前記第１サイドウォール上に、大気圧より圧力を減少させた状態で水素ガスと酸素ガスとを前記半導体基板上で反応させることにより第２サイドウォールを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記ゲート電極の側壁に第１サイドウォールを形成する工程と、
（ｄ）前記半導体基板、前記ゲート電極および前記第１サイドウォール上に、大気圧より圧力を減少させた状態で水素ガスと酸素ガスとを前記半導体基板上で反応させることにより絶縁膜を形成する工程と、
（ｅ）イオン注入法により、前記半導体基板上に形成された前記絶縁膜を介して、前記半導体基板内に導電型不純物を導入する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記ゲート電極の側壁に窒化シリコン膜よりなる第１サイドウォールを形成する工程と、
（ｄ）前記半導体基板、前記ゲート電極および前記第１サイドウォール上に、大気圧より圧力を減少させた状態で水素ガスと酸素ガスとを反応させることにより酸化シリコン膜を形成する工程と、
（ｅ）イオン注入法により、前記半導体基板上に形成された前記酸化シリコン膜を介して、前記半導体基板内に導電型不純物を導入する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）凹凸のある半導体基板と、
（ｂ）前記半導体基板の凹凸を有する面上に形成された絶縁膜とを備え、前記絶縁膜は、大気圧より圧力を減少させた状態で水素ガスと酸素ガスとを前記半導体基板上で反応させることにより形成されたものであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特にＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年のＭＩＳトランジスタは、ゲート電極のエッジ端部下における電界集中を緩和するため、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造をしている。ＬＤＤ構造をしているＭＩＳトランジスタのソース領域およびドレイン領域は相対的に低濃度に導電型不純物が導入された領域と導電型不純物が相対的に高濃度に導入された領域から形成されている。そして、相対的に低濃度の不純物拡散領域と相対的に高濃度の不純物拡散領域とを形成するため、ＭＩＳトランジスタのゲート電極の側壁にサイドウォールが形成されている。
【０００３】
また、ＭＩＳトランジスタは微細化のため、ゲート電極とコンタクトホールとの間の距離を縮小することが行われている。ところが、ゲート電極に近づけてコンタクトホールを形成した場合、ゲート電極の側壁に形成されたサイドウォールを削ってしまう。この場合、コンタクトホールは、半導体基板内に形成された相対的に高濃度の不純物拡散領域だけを露出するのではなく、半導体基板内に形成された相対的に低濃度の不純物拡散領域の一部も露出してしまう。したがって、コンタクトホールを埋め込むことによって形成されるプラグは、相対的に低濃度の不純物拡散領域とも直接導通されることとなり、ＭＩＳトランジスタ駆動時の電流値が減少してしまう問題点がある。このため、ＭＩＳトランジスタの側壁に、まず窒化シリコン膜よりなる第１サイドウォールを形成し、この第１サイドウォールの外側に酸化シリコン膜よりなる第２サイドウォールを形成してサイドウォールを二重構造にしたものがある（例えば、特許文献１参照）。このようにすることにより、コンタクトホールを形成する場合、外側の第２サイドウォールがエッチングストッパ膜となり、内側の第１サイドウォールが削れてしまうことを防止できる。したがって、内側の第１サイドウォール下にある相対的に低濃度の不純物拡散領域が露出されることを防止できる。
【０００４】
【特許文献１】
特開平９−２９３８６５号公報（第５頁〜第６頁、図４）
【０００５】
【発明が解決しようとする課題】
ところが、上記した特許文献１には、２重構造をしたサイドウォールの具体的な製造方法は記載されていない。通常のサイドウォールは、例えば窒化シリコン膜をゲート電極が形成された半導体基板上に形成した後、異方性エッチングを使用することにより形成される。したがって、２重構造をしたサイドウォールも同様の工程を２度経ることによって形成することができると考えられる。例えば、ゲート電極を形成した半導体基板上に窒化シリコン膜を形成した後、異方性エッチングにより第１サイドウォールを形成する。そして、今度は酸化シリコン膜を半導体基板上に形成した後、再び異方性エッチングにより第２サイドウォールを形成する。
【０００６】
しかし、上記した工程で２重構造をしたサイドウォールを形成する場合、工程が複雑化する問題点がある。
【０００７】
本発明の目的は、２重構造をしたサイドウォールを簡略化した工程で形成することができる半導体装置の製造方法を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１０】
本発明の半導体装置は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｄ）前記ゲート電極の側壁に形成された第１サイドウォールと、（ｅ）前記第１サイドウォールの一部および前記ゲート電極上に形成された絶縁膜とを備え、前記絶縁膜は、大気圧より減圧した状態で水素ガスと酸素ガスとを前記半導体基板上で反応させることにより形成されたことを特徴とするものである。
【００１１】
また、本発明の半導体装置の製造方法は、（ａ）半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｃ）前記ゲート電極の側壁に第１サイドウォールを形成する工程と、（ｄ）前記第１サイドウォール上に、大気圧より減圧した状態で水素ガスと酸素ガスとを前記半導体基板上で反応させることにより第２サイドウォールを形成する工程とを備えるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
本実施の形態は、ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタおよびその製造工程に本発明を適用したものである。
【００１４】
まず、本実施の形態におけるＣＭＩＳトランジスタの構成を、図面を参照しながら説明する。
【００１５】
図１は、半導体基板１上に形成されたＭＩＳトランジスタＱ１、ＭＩＳトランジスタＱ２およびこれらを電気接続する配線の断面を示している。図１において、半導体基板１には、活性領域を分離するための素子分離領域２が形成されており、この素子分離領域２で分離された活性領域には、ｐ型ウェル３、ｎ型ウェル４が形成されている。
【００１６】
ｐ型ウェル３上には、ＭＩＳトランジスタＱ１が形成されており、ｎ型ウェル４上にはＭＩＳトランジスタＱ２が形成されている。
【００１７】
次に、ＭＩＳトランジスタＱ１およびＭＩＳトランジスタＱ２の構成について説明する。
【００１８】
ＭＩＳトランジスタＱ１は、ｐ型ウェル３上に形成されたゲート絶縁膜５を有しており、このゲート絶縁膜５上にゲート電極７ａが形成されている。ゲート電極７ａの側壁には、ＭＩＳトランジスタＱ１をＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とするために窒化シリコン膜よりなる第１サイドウォール１３が形成されており、このサイドウォール１３下のｐ型ウェル３内には半導体領域である低濃度ｎ型不純物拡散領域８、９が形成されている。
【００１９】
低濃度ｎ型不純物拡散領域８、９の外側には、半導体領域である高濃度ｎ型不純物拡散領域１５、１６が形成されており、高濃度ｎ型不純物拡散領域１５、１６には、低濃度ｎ型不純物拡散領域８、９より例えばリンや砒素などのｎ型不純物が多く導入されている。なお、低濃度ｎ型不純物拡散領域８および高濃度ｎ型不純物拡散領域１５によってソース領域が形成され、低濃度ｎ型不純物拡散領域９および高濃度ｎ型不純物拡散領域１６によってドレイン領域が形成される。
【００２０】
続いて、第１サイドウォール１３の側壁の一部（上部）およびゲート電極７ａ上などには、酸化シリコン膜（絶縁膜）１４が形成されており、この酸化シリコン膜１４上には、窒化シリコン膜１９が形成されている。第１サイドウォール１３の側壁の下部においては酸化シリコン膜１４および窒化シリコン膜１９が除去され、接続孔２１が第１サイドウォール１３の一部に乗り上げて形成されている。このように接続孔２１が第１サイドウォール１３の一部に乗り上げるように形成されているのは、ＭＩＳトランジスタを小型化し、素子の高集積化を図るためである。
【００２１】
接続孔２１は、まず第１サイドウォール１３の側壁下部に形成された酸化シリコン膜１４上の窒化シリコン膜１９を除去した後、第１サイドウォール１３の側壁下部に形成された酸化シリコン膜１４を除去して形成されている。したがって、酸化シリコン膜１４の形成が不充分であると、第１サイドウォール１３は窒化シリコン膜で形成されているため、窒化シリコン膜１９を除去する際、第１サイドウォール１３もエッチングされてしまう。すなわち、酸化シリコン膜１４は、窒化シリコン膜１９を除去する際のストッパ膜の機能を有している。
【００２２】
酸化シリコン膜１４の形成が不充分で第１サイドウォール１３がエッチングされてしまうと、接続孔２１が低濃度ｎ型不純物拡散領域８、９の一部にも接続されることになる。すると、ＭＩＳトランジスタＱ１の駆動時における電流値の減少をもたらし、ＭＩＳトランジスタＱ１の信頼性低下を引き起こす。したがって、第１サイドウォール１３の側壁に形成される酸化シリコン膜１４は、信頼性の高い方法で形成する必要がある。
【００２３】
ここで、ＩＳＳＧ酸化（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｅｄ  Ｏｘｉｄａｔｉｏｎ）法というものがある。ＩＳＳＧ酸化法は、簡単にいうと、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを下地（半導体基板１）上で反応させて酸化膜を形成する方法である。この方法によれば、酸化膜を信頼性高く形成することができる。したがって、図１のゲート電極７ａ上および第１サイドウォール１３の側壁の一部（上部）に形成されている酸化シリコン膜１４がＩＳＳＧ酸化法で形成されている場合、現在は、接続孔２１が形成されているため除去されているが、後述する製造方法で述べるように第１サイドウォール１３の側壁の下部にもＩＳＳＧ酸化法で形成された信頼性の高い酸化シリコン膜１４が形成されていた。このため、接続孔２１が低濃度ｎ型不純物拡散領域８、９の一部に接続されていることはなく、信頼性の高いＭＩＳトランジスタＱ１を形成できている。つまり、上記した構成を有するＭＩＳトランジスタＱ１によれば信頼性向上を図ることができる。
【００２４】
次に、ＭＩＳトランジスタＱ２の構成について説明する。ＭＩＳトランジスタＱ２は、図１に示すようにｎ型ウェル４上に形成されたゲート絶縁膜５を有しており、このゲート絶縁膜５上にゲート電極７ｂが形成されている。ゲート電極７ｂの側壁には、窒化シリコン膜よりなる第１サイドウォール１３が形成されている。第１サイドウォール１３下のｎ型ウェル４内には半導体領域である低濃度ｐ型不純物拡散領域１０、１１が形成されており、この低濃度ｐ型不純物拡散領域１０、１１の外側には半導体領域である高濃度ｐ型不純物拡散領域１７、１８が形成されている。低濃度ｐ型不純物拡散領域１０および高濃度ｐ型不純物拡散領域１７によりソース領域が形成され、低濃度ｐ型不純物拡散領域１１および高濃度ｐ型不純物拡散領域１８によりドレイン領域が形成されている。
【００２５】
第１サイドウォール１３の側壁の一部（上部）およびゲート電極７ｂ上などには、酸化シリコン膜（絶縁膜）１４が形成されており、この酸化シリコン膜１４上には、窒化シリコン膜１９が形成されている。第１サイドウォール１３の側壁下部においては酸化シリコン膜１４および窒化シリコン膜１９が除去され、接続孔２１が第１サイドウォール１３の一部に乗り上げて形成されている。
【００２６】
ここで、酸化シリコン膜１４は、上記したＩＳＳＧ酸化法を使用して形成されている。この場合、今は接続孔２１が形成されて除去されているが、後述する製造方法で述べるように、第１サイドウォール１３の側壁下部にもＩＳＳＧ酸化法で形成された信頼性の高い酸化シリコン膜１４が形成されていた。したがって、接続孔２１が低濃度ｐ型不純物拡散領域１０、１１の一部に接続されていることはなく、信頼性の高いＭＩＳトランジスタＱ２を形成できる。つまり、上記した構成を有するＭＩＳトランジスタＱ２によれば信頼性向上を図ることができる。
【００２７】
次に、上記した構成を有するＭＩＳトランジスタＱ１、Ｑ２の製造方法について説明する。
【００２８】
まず、図２に示すように例えば単結晶シリコンにｐ型不純物を導入した半導体基板１を用意する。ｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。次に、この半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は、各素子が互いに干渉などの悪影響を及ぼしあわないように電気的に分離するために設けられる。素子分離領域２は、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって形成することができる。図２では、半導体基板１の主面に浅い溝を掘り、この溝に例えば酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２を示している。ＳＴＩ法によれば、ＬＯＣＯＳ法に比べて分離幅を狭くできるとともに素子分離領域２の深さを深くできるので、素子の高集積化を図ることができる。
【００２９】
次に、図３に示すように素子分離領域２で分離された半導体基板１の活性領域にｐ型ウェル３およびｎ型ウェル４を形成する。ｐ型ウェル３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、半導体基板１の活性領域にｐ型不純物であるボロンやフッ化ボロンなどを導入することによって形成される。なお、導入したボロンやフッ化ボロンを活性化するため、導入後には熱処理が行われる。同様に、ｎ型ウェル４は、ｎ型不純物であるリンや砒素を半導体基板１の活性領域に導入することによって形成される。
【００３０】
続いて、図４に示すように半導体基板１の主面上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。従来、ゲート絶縁膜５としては、絶縁耐性が高くリーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。
【００３１】
しかし、素子の微細化に伴い、ゲート絶縁膜５の膜厚の薄膜化が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＯＳ素子のチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。したがって、ゲート絶縁膜５として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
【００３２】
続いて、ゲート絶縁膜５上に導体膜であるポリシリコン膜６を形成する。ポリシリコン膜６は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜６を堆積させるＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。なお、後述するゲート電極の低抵抗化のため、ポリシリコン膜６の堆積時にはリンなどの導電型不純物が添加される。また、導電型不純物は、ポリシリコン膜６の形成後に添加するようにしてもよい。また、ポリシリコン膜６を形成後、イオン注入法を使用して、ｎ型ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極形成領域にｎ型不純物を導入し、ｐ型ＭＩＳトランジスタのゲート電極形成領域にｐ型不純物を導入して、いわゆるデュアルゲートを形成してもよい。デュアルゲートを形成することによって、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの両方でしきい値電圧を低くすることができる。
【００３３】
次に、ポリシリコン膜６上に感光性を有するレジスト膜を塗布する。レジスト膜を塗布するには、例えばスピン塗布法などを使用することができる。そして、露光装置を使用して、レジスト膜へマスクパターンを転写する。その後、マスクパターンを転写したレジスト膜を現像することにより、パターニングしたレジスト膜を形成する。パターニングは、例えばゲート電極を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図５に示すようなゲート電極７ａ、７ｂを形成する。
【００３４】
続いて、図６に示すようにｐ型のＭＩＳトランジスタＱ２形成領域をレジスト膜で覆った後、ゲート電極７ａをマスクにしたイオン注入法により、半導体領域である低濃度ｎ型不純物拡散領域８、９を形成する。低濃度ｎ型不純物拡散領域８、９には、例えばリンや砒素などが導入されている。同様に、ｎ型ＭＩＳトランジスタ形成領域をレジスト膜で覆った後、ゲート電極７ｂをマスクにしたイオン注入により、半導体領域である低濃度ｐ型不純物拡散領域１０、１１を形成する。低濃度ｐ型不純物拡散領域１０、１１には、例えばボロンやフッ化ボロンなどが導入されている。
【００３５】
次に、図７に示すように半導体基板１の素子形成面（主面）上に窒化シリコン膜１２を形成する。窒化シリコン膜１２は、例えばＣＶＤ法を使用して形成することができる。続いて、この窒化シリコン膜１２を異方性エッチングすることにより、ゲート電極７ａ、７ｂの側壁に図８に示すような第１サイドウォール１３を形成する。
【００３６】
ゲート電極７ａ、７ｂの側壁にサイドウォール１３を形成した半導体基板１は、ＩＳＳＧ酸化法を実施するため、図９に示すような加熱装置の処理室１００に搬入される。図９は、加熱装置の処理室１００の概略構成を示した部分断面図である。図９において、加熱装置の処理室１００は、ステージ１０１、ランプアセンブリ１０２、ガスを導入する導入口１０３ａおよびガスを排気する排気口１０３ｂを有している。
【００３７】
ステージ１０１は、外部から搬入した半導体基板１を配置するためのものである。また、ランプアセンブリ１０２は、ステージ１０１上に配置された半導体基板１を加熱できるように構成され、複数のランプ１０２ａより構成されている。
【００３８】
導入口１０３ａは、水素ガスおよび酸素ガスを処理室１００内に導入するためのものであり、排気口１０３ｂは、反応ガスなどを排気するためのものである。
【００３９】
以下に上記した処理室１００において半導体基板１に酸化膜を形成する工程について説明する。
【００４０】
上記のように構成された処理室１００へ、ゲート電極７ａ、７ｂの側壁に第１サイドウォール１３を形成した半導体基板１が搬入され、ステージ１０１上に配置される。半導体基板１の温度は、複数のランプ１０２ａによって約１０００℃〜１１００℃に加熱されるとともに、処理室１００の圧力は、約１０×１３３．３Ｐａに設定される。続いて、導入口１０３ａより水素ガスと酸素ガスとを処理室１００内へ導入する。導入された水素ガスと酸素ガスは、半導体基板１上で反応し図１０に示すように半導体基板１上に酸化シリコン膜１４を形成する。形成される酸化シリコン膜の膜厚は、例えば１０ｎｍ〜５０ｎｍである。
【００４１】
また、処理室１００へ導入される水素ガスと酸素ガスとの混合比は、例えば水素ガスの割合が２％〜３３％に対して酸素ガスの割合が９８％〜６７％である。
【００４２】
このようにＩＳＳＧ酸化法によって、図１０に示すように、半導体基板１の素子形成面上に酸化シリコン膜１４が形成される。すなわち、素子分離領域２、低濃度ｎ型不純物拡散領域８、９、低濃度ｐ型不純物拡散領域１０、１１、ゲート電極７ａ、７ｂおよび第１サイドウォール１３上に信頼性の高い酸化シリコン膜１４が形成される。ここで、第１サイドウォール１３上に形成された酸化シリコン膜１４を第２サイドウォール１４ａとする。
【００４３】
上記したＩＳＳＧ酸化法を使用することにより、簡略化した工程で第１サイドウォール上に第２サイドウォールを形成することができる。すなわち、従来、ゲート電極７ａ、７ｂの側壁に二重構造をしたサイドウォールを形成する場合、まず、第１サイドウォール１３を形成したゲート電極７ａ、７ｂ上に例えば酸化シリコン膜を堆積した後、堆積した酸化シリコン膜に対して異方性エッチングを行い、第２サイドウォール１４ａを形成していた。つまり、従来の方法で第２サイドウォール１４ａを形成する場合、酸化シリコン膜を堆積する工程と堆積した酸化シリコン膜に対して異方性エッチングを行う工程の２工程を要していた。
【００４４】
しかし、本実施の形態における半導体装置の製造方法によれば、ＩＳＳＧ酸化法を使用した１工程で第１サイドウォール１３上に第２サイドウォール１４ａを形成することができる。このようなことが可能なのは、ＩＳＳＧ酸化法によれば、耐酸化性を有する窒化シリコン膜上にも酸化シリコン膜を形成することができるからである。
【００４５】
また、上記したＩＳＳＧ酸化法によれば、第１サイドウォール１３上に第２サイドウォール１４ａを形成するとともに、低濃度ｎ型不純物拡散領域８、９および低濃度ｐ型不純物拡散領域１０、１１上にも酸化シリコン膜１４を形成することができる。したがって、後述するような高濃度ｎ型不純物拡散領域１５、１６や高濃度ｐ型不純物拡散領域１７、１８を形成する際に行なわれるイオン注入のスルー酸化膜も形成することができる。このスルー酸化膜は、半導体領域に異物の混入を抑制する機能などを有する。
【００４６】
以上より、本実施の形態における半導体装置の製造方法によれば、従来３工程を要していたものを１工程で行うことができ、工程の簡略化を図ることができる。つまり、酸化シリコン膜の堆積、堆積した酸化シリコン膜に対する異方性エッチング、スルー酸化膜の形成をＩＳＳＧ酸化法による信頼性の高い良質な酸化シリコン膜の形成で代用することができる。
【００４７】
また、工程の簡略化を図ることができるため、製品のコスト削減を図ることができる。
【００４８】
次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域１５、１６を形成する。この高濃度ｎ型不純物拡散領域１５、１６には、リンや砒素などのｎ型不純物が、上述した低濃度ｎ型不純物拡散領域８、９よりも高濃度に導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｐ型不純物拡散領域１７、１８を形成する。この高濃度ｎ型不純物拡散領域１７、１８には、ボロンやフッ化ボロンなどのｐ型不純物が、上述した低濃度ｐ型不純物拡散領域１０、１１よりも高濃度に導入されている。
【００４９】
このようにして、半導体基板１上にｎ型のＭＩＳトランジスタＱ１およびｐ型のＭＩＳトランジスタＱ２を形成することができる。続いて、配線工程について説明する。
【００５０】
まず、図１２に示すように半導体基板１の素子形成面（主面）上に窒化シリコン膜１９を形成する。窒化シリコン膜１９は、例えばＣＶＤ法を使用して形成することができる。
【００５１】
続いて、窒化シリコン膜１９上に酸化シリコン膜２０を、例えばＣＶＤ法を使用して形成した後、酸化シリコン膜２０の表面を平坦化する。表面の平坦化には、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により表面を研磨することにより行う。
【００５２】
次に、図１に示すように、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜２０に孔を形成する。エッチングは、窒化シリコン膜１９をほとんどエッチングしない条件で行われるため、酸化シリコン膜２０に形成した孔の底部に窒化シリコン膜１９が露出した時点でエッチングは終了する。続いて、孔の底部に露出した窒化シリコン膜１９をエッチングする。エッチングは、酸化シリコン膜をほとんどエッチングしない条件で行われ、底部に酸化シリコン膜１４および第２サイドウォール１４ａが露出した時点でエッチングは終了する。
【００５３】
ここで、第２サイドウォール１４ａは、上記したようにＩＳＳＧ酸化法を使用した信頼性の高い酸化シリコン膜で形成されている。したがって、確実に窒化シリコン膜１９のエッチングにおけるストッパ膜として機能する。すなわち、窒化シリコン膜１９のエッチングの際、窒化シリコン膜よりなる第１サイドウォールがエッチングされることを防止できる。このため、後述するように孔の底面に低濃度ｎ型不純物拡散領域８、９あるいは低濃度ｐ型不純物拡散領域１０、１１が露出することを防止でき、ＭＩＳトランジスタＱ１、Ｑ２の信頼性向上を図ることができる。
【００５４】
次に、孔の底部に露出した酸化シリコン膜１４および孔の底部に露出した第２サイドウォール１４ａをエッチングにより除去し、半導体領域に接続する接続孔２１を形成する。エッチングは、窒化シリコン膜をほとんどエッチングしない条件で行われる。
【００５５】
続いて、半導体基板１の素子形成面（主面）の全面にチタン／窒化チタン膜２２ａを形成する。チタン／窒化チタン膜２２ａは、例えばスパッタリング法を使用して形成することができ、接続孔２１の内壁および底面にも形成される。
【００５６】
次に、チタン／窒化チタン膜２２ａ上に接続孔２１を埋め込むようにタングステン膜２２ｂを形成する。タングステン膜２２ｂは、例えばＣＶＤ法を使用して形成することができる。そして、例えばＣＭＰ法を使用して、接続孔２１の内部以外に形成された不要なチタン／窒化チタン膜２２ａおよびタングステン膜２２ｂを除去して、プラグ２２を形成する。
【００５７】
続いて、チタン／窒化チタン膜２３ａ、アルミニウム膜２３ｂおよびチタン／窒化チタン膜２３ｃを順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用して、上記した膜のパターニングを行い、配線２３を形成する。
【００５８】
このようにして、第１層配線を形成することができる。これ以降も同様にして多層配線が形成されるが、本明細書ではその記述は省略する。
【００５９】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
前記実施の形態では、半導体基板上にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタを形成する場合、すなわちＣＭＩＳトランジスタを形成する場合を例にとって説明したが、これに限らず、例えば半導体基板上にｎ型ＭＩＳトランジスタだけ形成する場合や半導体基板上にｐ型ＭＩＳトランジスタだけ形成する場合に、本実施の形態における半導体装置の製造方法を適用してもよい。
【００６１】
また、前記実施の形態では、ＭＩＳトランジスタを形成して凹凸のある状態の半導体基板（下地）に絶縁膜を形成する例を示したが、これに限らず広く凹凸のある下地に信頼性の高い絶縁膜を形成する工程に適用することができる。
【００６２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６３】
２重構造をしたサイドウォールを有する半導体装置を簡略化した工程で形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体装置の断面図である。
【図２】本発明の実施の形態である半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】ＩＳＳＧ酸化法を使用するための処理室を示した部分断面図である。
【図１０】図８に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  ポリシリコン膜
７ａ  ゲート電極
７ｂ  ゲート電極
８  低濃度ｎ型不純物拡散領域
９  低濃度ｎ型不純物拡散領域
１０  低濃度ｐ型不純物拡散領域
１１  低濃度ｐ型不純物拡散領域
１２  窒化シリコン膜
１３  第１サイドウォール
１４  酸化シリコン膜（絶縁膜）
１４ａ  第２サイドウォール
１５  高濃度ｎ型不純物拡散領域
１６  高濃度ｎ型不純物拡散領域
１７  高濃度ｐ型不純物拡散領域
１８  高濃度ｐ型不純物拡散領域
１９  窒化シリコン膜
２０  酸化シリコン膜
２１  接続孔
２２  プラグ
２２ａ  チタン／窒化チタン膜
２２ｂ  タングステン膜
２３  配線
２３ａ  チタン／窒化チタン膜
２３ｂ  アルミニウム膜
２３ｃ  チタン／窒化チタン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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