(57)【要約】【課題】容量下部電極及び配線の側方に容量上部電極となる導電膜の膜残りが発生する事態を防止することを目的とする。【解決手段】半導体装置は、半導体基板１００上に形成された第１の絶縁膜１１０の上に同一の工程により形成された容量下部電極１１１ａ及び引き出し配線１１１ｂと、容量下部電極１１１ａの上であって容量下部電極１１１ａが形成されている領域よりも内側の領域に形成された容量絶縁膜１１２ａと、容量絶縁膜１１２ａの上であって容量絶縁膜１１２ａが形成されている領域よりも内側の領域に形成された容量上部電極１１３ａとを備えている。【選択図】  図１
2004235200.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の層間絶縁膜の上に同一の工程により形成された容量下部電極及び配線と、
前記容量下部電極の上であって該容量下部電極が形成されている領域よりも内側の領域に形成された容量絶縁膜と、
前記容量絶縁膜の上であって該容量絶縁膜が形成されている領域よりも内側の領域に形成された容量上部電極とを備えていることを特徴とする半導体装置。
【請求項２】
前記容量下部電極、前記配線、前記容量絶縁膜及び前記容量上部電極を覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記容量上部電極の上面と連通する第１のスルーホールと、
前記第２の層間絶縁膜に形成され、前記配線の上面と連通する第２のスルーホールとを備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板上に形成された能動素子を覆うように形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成された導電膜と、
前記導電膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上であって前記能動素子の上方に形成された容量下部電極と、
前記容量下部電極の上であって該容量下部電極が形成されている領域よりも内側の領域に形成された容量絶縁膜と、
前記容量絶縁膜の上であって該容量絶縁膜が形成されている領域よりも内側の領域に形成された容量上部電極とを備えていることを特徴とする半導体装置。
【請求項４】
前記容量下部電極、前記配線、前記容量絶縁膜及び前記容量上部電極を覆うように形成された第３の層間絶縁膜と、
前記第３の層間絶縁膜に形成され、前記容量上部電極の上面と連通する第１のスルーホールと、
前記第３の層間絶縁膜に形成され、前記配線の上面と連通する第２のスルーホールとを備えていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のスルーホールと前記第２のスルーホールとは異なる工程により形成されることを特徴とする請求項２又は４に記載の半導体装置の製造方法。
【請求項６】
前記第１のスルーホールの径は前記第２のスルーホールの径よりも大きいことを特徴とする請求項２又は４に記載の半導体装置。
【請求項７】
基板上に形成された第１の層間絶縁膜の上に第１の導電膜を形成する工程と、
前記第１の導電膜の上に絶縁膜を形成する工程と、
前記絶縁膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングして容量上部電極を形成する工程と、
前記絶縁膜をパターニングして容量絶縁膜を形成する工程と、
前記第１の導電膜をパターニングして容量下部電極及び配線を形成する工程とを備え、
前記容量絶縁膜は、前記容量下部電極が形成される領域よりも内側の領域に形成され、
前記容量上部電極は、前記容量絶縁膜が形成される領域よりも内側の領域に形成されることを特徴とする半導体装置の製造方法。
【請求項８】
前記容量下部電極及び配線を形成する工程よりも後に、
前記容量下部電極、前記配線、前記容量絶縁膜及び前記容量上部電極を覆うように第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に前記容量上部電極の上面と連通する第１のスルーホールを形成する工程と、
前記第２の層間絶縁膜に前記配線の上面と連通する第２のスルーホールを形成する工程とを備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の導電膜をパターニングする工程、前記絶縁膜をパターニングする工程及び前記第１の導電膜をパターニングする工程は、いずれもレジストパターンをマスクにして行われることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
基板上に形成された能動素子を覆うように第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の上に第１の導電膜を形成する工程と、
前記第１の導電膜の上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜の上に絶縁膜を形成する工程と、
前記絶縁膜の上に第３の導電膜を形成する工程と、
前記第３の導電膜をパターニングして容量上部電極を形成する工程と、
前記絶縁膜をパターニングして容量絶縁膜を形成する工程と、
前記第２の導電膜をパターニングして容量下部電極及び配線を形成する工程とを備え、
前記容量下部電極は、前記能動素子の上方に形成され、
前記容量絶縁膜は、前記容量下部電極が形成される領域よりも内側の領域に形成され、
前記容量上部電極は、前記容量絶縁膜が形成される領域よりも内側の領域に形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
前記容量下部電極及び配線を形成する工程よりも後に、
前記容量下部電極、前記配線、前記容量絶縁膜及び前記容量上部電極を覆うように第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜に前記容量上部電極の上面と連通する第１のスルーホールを形成する工程と、
前記第３の層間絶縁膜に前記配線の上面と連通する第２のスルーホールを形成する工程とを備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第３の導電膜をパターニングする工程、前記絶縁膜をパターニングする工程及び前記第２の導電膜をパターニングする工程は、いずれもレジストパターンをマスクにして行われることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記容量下部電極はアルミ合金を含み、
前記容量下部電極及び前記配線を形成する工程の後に、
前記容量上部電極及び前記容量下部電極に対して熱処理を行う工程を備えていることを特徴とする請求項７又は１０に記載の半導体装置の製造方法。
【請求項１４】
前記第１のスルーホールと前記第２のスルーホールとは異なる工程によって形成されることを特徴とする請求項８又は１１に記載の半導体装置の製造方法。
【請求項１５】
前記第１のスルーホールの径は前記第２のスルーホールの径よりも大きいことを特徴とする請求項８又は１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の高性能化の進展により、デジタル論理回路のみならずアナログ信号処理回路又は電源供給系回路等の半導体集積回路中に大容量の静電容量素子を組み込む必要性が高まってきている。
【０００３】
一般に用いられている静電容量素子としては、半導体基板中のｐｎ接合容量を利用するもの、金属若しくは導電性多結晶シリコン等よりなる電極と結晶性半導体基板との間に膜厚が薄いシリコン酸化膜等を介在させたＭＯＳ型容量素子、又は２層の導電性多結晶シリコン膜間に膜厚が薄いシリコン酸化膜等を介在させた２層ポリシリコン型容量素子等が知られている。これらは、電極の一方又は双方として半導体基板中の不純物拡散層又は導電性の多結晶シリコン膜を用いているので電気抵抗が高く、また、半導体基板中の空乏層の厚さ又は形状が印加される電界の強度によって変化するので容量値が電圧に対して一定ではない等の問題があった。
【０００４】
このような観点から、上下電極が金属膜で形成された平行平板型の金属−絶縁膜−金属（ＭＩＭ）型容量素子が求められるようになった。ＭＩＭ型容量素子は、トランジスタ等の半導体素子を作った後に半導体集積回路の上下配線層に配設することが容易であり、通常の多層配線プロセスに対して工程をわずかに付加することによって実現できるため、設計の自由度が大きく、製造コストが低い等のメリットが多い。
【０００５】
以下、ＭＩＭ型容量素子を有する従来の半導体装置について図４（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）を参照しながら説明する。
【０００６】
図４（ａ）に示すように、半導体基板１１の上に絶縁膜１２を堆積した後、該絶縁膜１２の上に下部電極用の第１の金属膜１３を堆積する。次に、該第１の金属膜１３に対してフォトエッチングを行って容量下部電極１３ａを形成すると同時に、容量下部電極の第１の引き出し配線１３ｂを形成する。
【０００７】
次に、図４（ｂ）に示すように、プラズマＣＶＤ法により、絶縁膜１２の上に容量下部電極１３ａ及び第１の引き出し配線１３ｂを覆うように、シリコン酸化膜よりなる容量絶縁膜１４を堆積した後、図４（ｃ）に示すように、容量絶縁膜１４の上にＡｌ／Ｔｉ膜よりなる上部電極用の第２の金属膜１５としてＡｌ／Ｔｉ膜を堆積する。次に、図４（ｄ）に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに第２の金属膜１５に対して反応性イオンエッチング（以下、ＲＩＥという）を行って容量上部電極１５ａを形成する。
【０００８】
次に、図５（ａ）に示すように、容量絶縁膜１４及び容量上部電極１５ａの上にシリコン酸化膜よりなる層間絶縁膜１６を形成した後、図５（ｂ）に示すように、層間絶縁膜１６に対してレジストパターンをマスクにエッチングを行って第１のスルーホール１７ａ及び第２のスルーホール１７ｂを形成する。
【０００９】
次に、図５（ｃ）に示すように、スパッタ法により、容量上部電極１５ａ、第１の引き出し配線１３ｂ及び層間絶縁膜１６の上に、アルミニウム合金膜よりなる第３の金属膜を堆積した後、該第３の金属膜をＲＩＥによりパターニングして容量上部電極１５ａの第２の引き出し配線１８ａ及び第１の引き出し配線１３ｂと接続する第３の引き出し配線１８ｂを形成する。このようにすると、ＭＩＭ型容量素子を有する従来の半導体装置が完成する（例えば特許文献１）。
【００１０】
【特許文献１】
特開平８−３０６８６２号公報（第５−６頁、図１、図２）
【００１１】
【発明が解決しようとする課題】
ところで、従来の半導体装置の製造方法においては、容量下部電極１３ａを形成した後に容量上部電極用の第２の金属膜１５を堆積するため、第２の金属膜１５に対してＲＩＥを行った際に、容量下部電極１３ａ及び第１の引き出し配線１３ｂの側方に容量の絶縁膜１４を介して第２の金属膜１５の膜残りが生じる。その結果、容量下部電極１３ａと容量上部電極１５ａとの間に寄生容量が発生するため、ＭＩＭ型容量素子の容量精度が低下する。また、第１の引き出し配線１３ｂの側方に第２の金属膜１５の膜残りが生じると、第１の引き出し配線１３ｂと隣り合う他の配線とがショートする可能性もある。
【００１２】
前記に鑑み、本発明は、容量下部電極及び配線の側方に、容量上部電極となる導電膜の膜残りが発生する事態を防止することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る第１の半導体装置は、基板上に形成された第１の層間絶縁膜の上に同一の工程により形成された容量下部電極及び配線と、容量下部電極の上であって該容量下部電極が形成されている領域よりも内側の領域に形成された容量絶縁膜と、容量絶縁膜の上であって該容量絶縁膜が形成されている領域よりも内側の領域に形成された容量上部電極とを備えている。
【００１４】
本発明に係る第１の半導体装置によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。
【００１５】
本発明に係る第１の半導体装置は、容量下部電極、配線、容量絶縁膜及び容量上部電極を覆うように形成された第２の層間絶縁膜と、第２の層間絶縁膜に形成され、容量上部電極の上面と連通する第１のスルーホールと、第２の層間絶縁膜に形成され、配線の上面と連通する第２のスルーホールとを備えていてもよい。
【００１６】
この場合、第１のスルーホールと第２のスルーホールとは、同一の工程により形成されてもよいし、異なる工程により形成されてもよい。
【００１７】
また、本発明に係る第２の半導体装置は、基板上に形成された能動素子を覆うように形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に形成された導電膜と、導電膜の上に形成された第２の層間絶縁膜と、第２の層間絶縁膜の上であって能動素子の上方に形成された容量下部電極と、容量下部電極の上であって該容量下部電極が形成されている領域よりも内側の領域に形成された容量絶縁膜と、容量絶縁膜の上であって該容量絶縁膜が形成されている領域よりも内側の領域に形成された容量上部電極とを備えている。
【００１８】
本発明に係る第２の半導体装置によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。また、容量素子と能動素子との間に導電膜が介在していることにより、能動素子に電圧を印加してもその電圧の影響が容量素子に及ばないため、能動素子の上方に容量素子を形成しても寄生容量等は変化しないので、容量素子の上方に容量素子を配置することが可能になる。従って、半導体装置のレイアウト上の自由度が向上するので、半導体装置の微細化が可能になる。
【００１９】
本発明に係る第２の半導体装置において、容量下部電極、配線、容量絶縁膜及び容量上部電極を覆うように形成された第３の層間絶縁膜と、第３の層間絶縁膜に形成され、容量上部電極の上面と連通する第１のスルーホールと、第３の層間絶縁膜に形成され、配線の上面と連通する第２のスルーホールとを備えていてもよい。
【００２０】
この場合、第１のスルーホールと第２のスルーホールとは、同一の工程により形成されてもよいし、異なる工程により形成されてもよい。
【００２１】
本発明に係る第１又は第２の半導体装置が第１のスルーホール及び第２のスルーホールを備えている場合、第１のスルーホールと第２のスルーホールとは異なる工程により形成されることが好ましい。
【００２２】
このようにすると、層間絶縁膜における容量上部電極の上側部分の膜厚及び配線の上側部分の膜厚に応じて適切なエッチングを行うことができるため、相対的に膜厚が薄い層間絶縁膜における容量上部電極の上側部分に対するエッチングが過度に行われて容量上部電極が膜減りする事態が防止される。従来においては容量上部電極及び容量絶縁膜に突き抜けが発生するおそれがあったが、これを防ぐことができる。また、上部電極及び配線のそれぞれのデザインルールに適した開口径でスルーホールを形成することができるので、回路設計の自由度が増加する。
【００２３】
本発明に係る第１又は第２の半導体装置において、第１のスルーホールの径は第２のスルーホールの径よりも大きいことが好ましい。
【００２４】
このようにすると、第１のスルーホールのアスペクト比が小さくなるので、スルーホール形成の際に容量上部電極に溜まる電子が減少して上部電極に対するダメージを抑制できると共に、第２のスルーホールの径は小さいので配線との位置ずれが生じる事態を防止することができる。
【００２５】
また、上記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、基板上に形成された第１の層間絶縁膜の上に第１の導電膜を形成する工程と、第１の導電膜の上に絶縁膜を形成する工程と、絶縁膜の上に第２の導電膜を形成する工程と、第２の導電膜をパターニングして容量上部電極を形成する工程と、絶縁膜をパターニングして容量絶縁膜を形成する工程と、第１の導電膜をパターニングして容量下部電極及び配線を形成する工程とを備え、容量絶縁膜は、容量下部電極が形成される領域よりも内側の領域に形成され、容量上部電極は、容量絶縁膜が形成される領域よりも内側の領域に形成されるものである。
【００２６】
本発明に係る第１の半導体装置の製造方法によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。
【００２７】
本発明に係る第１の半導体装置の製造方法は、容量下部電極及び配線を形成する工程よりも後に、容量下部電極、配線、容量絶縁膜及び容量上部電極を覆うように第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に容量上部電極の上面と連通する第１のスルーホールを形成する工程と、第２の層間絶縁膜に配線の上面と連通する第２のスルーホールを形成する工程とを備えていてもよい。
【００２８】
この場合、第１のスルーホールと第２のスルーホールとは、同一の工程により形成されてもよいし、異なる工程により形成されてもよい。
【００２９】
本発明に係る第１の半導体装置の製造方法において、第２の導電膜をパターニングする工程、絶縁膜をパターニングする工程及び第１の導電膜をパターニングする工程は、いずれもレジストパターンをマスクにして行われることが好ましい。
【００３０】
このようにすると、各工程においてレジストパターンをマスクにしてパターニングする際に、該レジストパターンはすでにパターンニングされた領域を覆っているため、該パターニングされた領域にダメージを与えることを防止することができる。
【００３１】
また、本発明に係る第２の半導体装置の製造方法は、基板上に形成された能動素子を覆うように第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜の上に第１の導電膜を形成する工程と、第１の導電膜の上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜の上に第２の導電膜を形成する工程と、第２の導電膜の上に絶縁膜を形成する工程と、絶縁膜の上に第３の導電膜を形成する工程と、第３の導電膜をパターニングして容量上部電極を形成する工程と、絶縁膜をパターニングして容量絶縁膜を形成する工程と、第２の導電膜をパターニングして容量下部電極及び配線を形成する工程とを備え、容量下部電極は、前記能動素子の上方に形成され、容量絶縁膜は、容量下部電極が形成される領域よりも内側の領域に形成され、容量上部電極は、容量絶縁膜が形成される領域よりも内側の領域に形成されるものである。
【００３２】
本発明に係る第２の半導体装置の製造方法によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。また、容量素子と能動素子との間に導電膜が介在していることにより、能動素子に電圧を印加してもその電圧の影響が容量素子に及ばないため、能動素子の上方に容量素子を形成しても寄生容量等は変化しないので、容量素子の上方に容量素子を配置することが可能になる。従って、半導体装置のレイアウト上の自由度が向上するので、半導体装置の微細化が可能になる。
【００３３】
本発明に係る第２の半導体装置の製造方法は、容量下部電極及び配線を形成する工程よりも後に、容量下部電極、配線、容量絶縁膜及び容量上部電極を覆うように第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜に容量上部電極の上面と連通する第１のスルーホールを形成する工程と、第３の層間絶縁膜に配線の上面と連通する第２のスルーホールを形成する工程とを備えていてもよい。
【００３４】
この場合、第１のスルーホールと第２のスルーホールとは、同一の工程により形成されてもよいし、異なる工程により形成されてもよい。
【００３５】
本発明に係る第２の半導体装置の製造方法において、第３の導電膜をパターニングする工程、絶縁膜をパターニングする工程及び第２の導電膜をパターニングする工程は、いずれもレジストパターンをマスクにして行われることが好ましい。
【００３６】
このようにすると、各工程においてレジストパターンをマスクにしてパターニングする際、該レジストパターンはすでにパターンニングされた領域を覆っているため、該パターニングされた領域にダメージを与えることを防止することができる。
【００３７】
本発明に係る第１又は第２の半導体装置の製造方法は、容量下部電極はアルミ合金を含み、容量下部電極及び配線を形成する工程の後に、容量上部電極及び容量下部電極に対して熱処理を行う工程を備えることが好ましい。
【００３８】
このようにすると、下部電極及び配線となる第１の導電膜をパターニングをした後に上部電極及び下部電極に対して熱処理を行うため、下部電極をパターニングする前に熱処理が行われている場合に下部電極表面に析出する金属が原因となるパターニング後の膜残りが発生する事態を防止することができる。
【００３９】
本発明に係る第１又は第２の半導体装置の製造方法において、第１のスルーホールと第２のスルーホールとは異なる工程によって形成されることが好ましい。
【００４０】
このようにすると、層間絶縁膜における容量上部電極の上側部分の膜厚及び配線の上側部分の膜厚に応じて適切なエッチングを行うことができるため、相対的に膜厚が薄い層間絶縁膜における容量上部電極の上側部分に対するエッチングが過度に行われて容量上部電極が膜減りする自体が防止される。従来においては容量上部電極及び容量絶縁膜に突き抜けが発生するおそれがあったが、これを防ぐことができる。また、上部電極及び配線のそれぞれのデザインルールに適した開口径でスルーホールを形成することができるので、回路設計の自由度が増加する。
【００４１】
本発明に係る第１又は第２の半導体装置の製造方法において、第１のスルーホールの径は第２のスルーホールの径よりも大きいことが好ましい。
【００４２】
このようにすると、第１のスルーホールのアスペクト比が小さくなるので、スルーホール形成の際に容量上部電極に溜まる電子が減少して上部電極に対するダメージを抑制できると共に、第２のスルーホールの径は小さいので配線との位置ずれが生じる事態を防止することができる。
【００４３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を参照しながら説明する。
【００４４】
図１（ａ）に示すように、スパッタ法により、半導体基板１００上に堆積された第１の絶縁膜１１０の上に、Ｔｉ／ＴｉＮ／ＡｌＣｕ／ＴｉＮ／Ｔｉよりなり、膜厚が約６００ｎｍであって容量下部電極及び配線となる第１の金属膜１１１を堆積した後、ＳｉＨ４、Ｎ２Ｏ及びＡｒよりなる反応ガスを用いるプラズマＣＶＤ法により、該第１の金属膜１１１の上にシリコン酸化膜よりなる容量用の第２の絶縁膜１１２を２０〜１００ｎｍの厚さに堆積する。次に、スパッタ法により、第２の絶縁膜１１２の上に、Ｔｉ／ＴｉＮ／ＡｌＣｕよりなり、膜厚が約２００ｎｍであって容量上部電極となる金属膜１１３を堆積する。
【００４５】
次に、図１（ｂ）に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに第２の金属膜１１３に対して反応性イオンエッチング（以下、ＲＩＥという）を行って容量上部電極１１３ａを形成する。尚、容量上部電極１１３ａを形成した際には、該容量上部電極１１３ａに対して熱処理は行わず、後述する容量下部電極１１１ａを形成した後に一括して行う。
【００４６】
次に、図１（ｃ）に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに第２の絶縁膜１１２に対してＲＩＥを行って容量絶縁膜１１２ａを形成する。このとき、容量絶縁膜１１２ａは、該容量絶縁膜１１２ａが形成される領域よりも内側の領域に容量上部電極１１３ａが収まるように形成される。このようにして、容量絶縁膜１１２ａに対してレジストパターンをマスクにエッチングを行って容量絶縁膜１１２ａを形成するので、そのエッチングの際には容量上部電極１１３ａはレジストパターンに覆われるため、エッチングの際のイオン、ラジカルの影響を直接受けることがなくなってダメージを受けることがない。
【００４７】
次に、図１（ｄ）に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに第１の金属膜１１１に対してＲＩＥを行って容量下部電極１１１ａと容量下部電極用の第１の引き出し配線１１１ｂとを同時に形成する。このとき、容量下部電極１１１ａは、該容量下部電極１１１ａが形成される領域よりも内側の領域に容量絶縁膜１１２ａが収まるように形成される。このようにして、レジストパターンをマスクに第１の金属膜１１１に対してエッチングを行って容量下部電極１１１ａを形成するので、そのエッチングの際には容量絶縁膜１１２ａはレジストパターンに覆われるため、エッチングの際のイオン、ラジカルの影響を直接受けることがなくなって下部容量絶縁膜１１２ａがダメージを受けることがない。
【００４８】
その後、水素雰囲気において、４００℃で約５分間の熱処理を行って水分を蒸発させることにより、水分を起因として発生する容量上部電極１１３ａ及び容量下部電極１１１ａの腐食を防ぐと共に、容量上部電極１１３ａ及び容量下部電極１１１ａの上に膜を堆積した場合にかかる応力を緩和する。このように、容量下部電極１１１ａ及び第１の引き出し配線１１１ｂとなる第１の金属膜１１１に対してパターニングした後に容量上部電極１１３ａ及び容量下部電極１１１ａに対して熱処理を行う。これにより、第１の金属膜１１１がアルミ合金よりなる場合は、容量下部電極１１１ａ及び第１の引き出し配線１１１ｂをパターニングする前に第１の金属膜１１１に対して熱処理が行われると、第１の金属膜の表面に析出する金属が原因となって発生するパターニング後の膜残りを防止することができる。ここで、アルミ合金とはアルミニウムと他の金属との合金のことであり、第１の金属膜１１１が例えばアルミニウムと銅との合金である場合には、容量下部電極１１１ａ及び第１の引き出し配線１１１ｂがパターニングされた後に熱処理が行われるので、パターニング前に第１の金属膜１１１に対して熱処理が行われると第１の金属膜１１１の表面に析出するＣｕが原因となって発生するエッチングの際の膜残りを防止することができる。
【００４９】
このように、図１（ａ）〜（ｄ）に示したように、容量下部電極１１１ａ及び第１の引き出し配線１１１ｂとなる第１の金属膜１１１、容量絶縁膜１１２ａとなる第２の絶縁膜１１２並びに容量上部電極１１３ａとなる第２の金属膜１１３を堆積した後に、順次パターニングを行って容量上部電極１１３ａ、容量絶縁膜１１２ａ並びに容量下部電極１１１ａ及び第１の引き出し配線１１１ｂとをそれぞれ形成するので、容量下部電極１１１ａ及び第１の引き出し配線１１１ｂの側方に、第２の金属膜１１３の膜残りが発生する事態を防止することができる。その結果、容量下部電極１１１ａと容量上部電極１１３ａとの間に第２の金属膜１１３の膜残りにより寄生容量は発生しないので、ＭＩＭ型容量素子の容量精度の低下を防止することができる。また、第１の引き出し配線１１１ｂの側方に発生する膜残りが原因となって第１の引き出し配線１１１ｂとその隣合う配線とがショートする事態を防止することができる。
【００５０】
次に、図２（ａ）に示すように、プラズマＣＶＤ法により、第１の絶縁膜１１０の上に、容量下部電極１１１ａ及び第１の引き出し配線１１１ｂ、容量絶縁膜１１２ａ並びに容量上部電極１１３ａを覆うように、シリコン酸化膜を例えば２０００ｎｍの厚さに堆積した後、ＣＭＰ法によりシリコン酸化膜を平坦化して層間絶縁膜１１４を形成する。
【００５１】
次に、図２（ｂ）に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに層間絶縁膜１１４に対してＲＩＥを行って、容量上部電極１１３ａの上面と連通する第１のスルーホール１１１５ａを形成する。
【００５２】
次に、図２（ｃ）に示すように、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに層間絶縁膜１１４に対してＲＩＥを行って、第１の引き出し配線１１１ｂの上面と連通する第２のスルーホール１１５ｂを形成する。
【００５３】
ところで、層間絶縁膜１１４における容量上部電極１１３ａの上側部分の膜厚は、第１の引き出し配線１１１ｂの上側部分の膜厚に比べて、おおよそ容量絶縁膜１１２ａ及び容量上部電極１１３ａの膜厚の合計分の厚さだけ薄くなる。従って、第１のスルーホール１１５ａ及び第２のスルーホール１１５ｂを同時に形成する場合は、第１のスルーホール１１５ａを形成する際のエッチングが過度になってしまうので、容量上部電極１１３ａが膜減りする事態が発生する。従来においては、容量上部電極１１３ａ及び容量絶縁膜１１２ａに突き抜けが発生してＭＩＭ型容量素子の形成ができなくなる可能性もあった。
【００５４】
しかしながら、本実施形態では、上記のように、第１のスルーホール１１５ａと第２のスルーホール１１５ｂとは異なる工程で形成されるため、層間絶縁膜１１４における容量上部電極１１３ａ及び第１の引き出し配線１１１ｂのそれぞれの上側部分の膜厚に応じて適切なエッチングを行うことができるので、容量上部電極１１３ａが膜減りすることを防止すると共に、ＭＩＭ型容量素子の形成ができなくなることを防ぐことができる。また、容量上部電極１１３ａ及び第１の引き出し配線１１１ｂのそれぞれのデザインルールに適した開口径でスルーホールを形成することができるので、回路設計の自由度が増加する。
【００５５】
また、第１のスルーホール１１５ａは、その径が第２のスルーホール１１５ｂの径よりも大きくなるように形成される。これにより、容量上部電極１１３ａの上面に対する第１のスルーホール１１５ａのアスペクト比は小さくなるので、スルーホールを形成する際に容量上部電極１１３ａに溜まる電子が減少して容量上部電極１１３ａに対するダメージを小さくできると共に、第２のスルーホール１１５ｂの径は小さいので、第１の引き出し配線１１１ｂとの位置ずれを防止することができる。また、第１の引き出し配線１１１ｂの上面に対する第２のスルーホール１１５ｂのアスペクト比は大きくなるが、配線の性質上、電子が溜まっても第１の引き出し配線１１１ｂに与えるダメージは少ない。尚、ここでいう径とは、第１のスルーホール１１５ａ又は第２のスルーホール１１５ｂの平面形状が方形である場合には対角線の長さを示し、第１のスルーホール１１５ａ又は第２のスルーホール１１５ｂの平面形状が円形である場合には直径を示す。
【００５６】
次に、図２（ｄ）に示すように、メタルＣＶＤ法により、層間絶縁膜１１４、第１のスルーホール１１５ａ及び第２のスルーホール１１５ｂの上にＴｉＮ膜とＷ膜とを順次堆積した後、ＣＭＰ法により層間絶縁膜１１４の上に堆積されたＴｉＮ膜及びＷ膜を除去すると、ＴｉＮ／Ｗよりなる第１のコンタクト１１６ａ及び第２のコンタクト１１６ｂが形成される。次に、スパッタ法により、層間絶縁膜１１４、第１のコンタクト１１６ａ及び第２のコンタクト１１６ｂの上にＴｉ／ＴｉＮ／ＡｌＣｕ／ＴｉＮ／Ｔｉよりなり、膜厚が約８００ｎｍである金属膜を堆積する。次に、フォトリソグラフィーによりレジストパターンを形成した後、該レジストパターンをマスクに上記金属膜に対してＲＩＥを行って第２の引き出し配線１１７ａ及び第３の引き出し配線１１７ｂを形成する。このようにすると、本発明の第１の実施形態に係るＭＩＭ型容量素子を有する半導体装置が完成する。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図３（ａ）〜（ｃ）を参照しながら説明する。
【００５８】
図３（ａ）に示すように、半導体基板２００の上にリソグラフィー技術及びエッチング技術とを用いて分離２０１を形成する。次に、高密度プラズマＣＶＤ法により、半導体基板２００及び分離２０１の上にシリコン酸化膜を堆積した後、ＣＭＰ法により、該シリコン酸化膜を平坦化する。次に、半導体基板２００の上にゲート絶縁膜とポリシリコン膜とメタルシリサイド膜とを形成した後、リソグラフィー技術及びエッチング技術を用いてゲート電極２０２を形成する。
【００５９】
次に、図３（ｂ）に示すように、ＣＶＤ法により、半導体基板２００の上に、分離２０１及びゲート電極２０２を覆うようにボロンリンガラス膜２０３を堆積した後、ＣＭＰ法により、ボロンリンガラス膜２０３を平坦化する。次に、スパッタ法により、ボロンリンガラス膜２０３の上に全面に渡ってＴｉ／ＴｉＮ／ＡｌＣｕ／ＴｉＮ／Ｔｉよりなり、膜厚が約６００ｎｍである金属膜２０４を堆積する。このように、金属膜２０４をボロンリンガラス膜２０３の上に全面に渡って堆積することにより、半導体基板２００又はゲート電極２０２からの電気的な影響は金属膜２０４によって遮断される。
【００６０】
次に、第１の実施形態と同様にして、図３（ｃ）に示すように、第１の絶縁膜２１０、容量下部電極２１１ａ、第１の引き出し配線２１１ｂ、容量絶縁膜２１２ａ、容量上部電極２１３ａ、層間絶縁膜２１４、第１のコンタクト２１６ａ、第２のコンタクト２１６ｂ、第２の引き出し配線２１７ａ及び第３の引き出し配線２１７ｂを形成する。このようにすると、本発明の第３の実施形態に係るＭＩＭ型容量素子を有する半導体装置が完成する。
【００６１】
このように、ＭＩＭ型容量素子とゲート電極２０２との間に金属膜２０４が介在していることにより、ゲート電極２０２に電圧を印加してもその電圧の影響がＭＩＭ型容量素子に及ばないため、ゲート電極２０２の上方にＭＩＭ型容量素子を形成しても寄生容量は発生しているが変化しないので、ゲート電極の上方に容量素子を配置することが可能になる。従って、半導体装置のレイアウト上の自由度が向上するため、半導体基板２００の面積を有効活用できるので、半導体装置の微細化が可能になる。
【００６２】
尚、上記第１の実施形態では、ＭＩＭ型容量素子及び引き出し配線に寄生容量が発生することを懸念してＭＩＭ型容量素子の下方には、他のゲート電極又は引き出し配線等の能動素子を形成していなかったが、本実施形態のように、ＭＩＭ型容量素子及び引き出し配線層に発生する寄生容量が一定となるように半導体装置を製造するので、ゲート電極２０２等の能動素子の上方にＭＩＭ型容量素子を配置することが可能になる。従って、半導体装置のレイアウト上の自由度が向上するので、半導体装置の微細化が可能になる。
【００６３】
また、以上の第１及び第２の実施形態において、第１の絶縁膜１１０及び２１０はシリコン酸化膜又はシリコン酸窒化膜でもよい。また、層間絶縁膜１１４及び２１４はシリコン酸窒化膜でもよい。
【００６４】
【発明の効果】
上述の通り、本発明に係る半導体装置によると、容量下部電極及び配線となる下層導電膜、容量絶縁膜となる絶縁膜並びに容量上部電極となる上層導電膜を堆積した後に、順次パターニングを行って容量上部電極、容量絶縁膜及び容量下部電極をそれぞれ形成することが容易になるので、容量下部電極及び配線の側方に上層導電膜の膜残りが発生する事態を防止することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１００、２００  半導体基板
１１０、２１０  第１の絶縁膜
１１１  第１の金属膜
１１１ａ、２１１ａ  容量下部電極
１１１ｂ  第１の引き出し配線
１１２  第２の絶縁膜
１１２ａ、２１２ａ  容量絶縁膜
１１３  第２の金属膜
１１３ａ、２１３ａ  容量上部電極
１１４、２１４  層間絶縁膜
１１５ａ  第１のスルーホール
１１５ｂ  第２のスルーホール
１１６ａ、２１６ａ  第１のコンタクト
１１６ｂ、２１６ｂ  第２のコンタクト
１１７ａ、２１７ａ  第２の引き出し配線
１１７ｂ、２１７ａ  第３の引き出し配線
２０１  分離
２０２  ゲート電極
２０３  ボロンリンガラス膜
２０４  金属膜
【図１】
2004235200.tif 000003
【図２】
2004235200.tif 000004
【図３】
2004235200.tif 000005
【図４】
2004235200.tif 000006
【図５】
2004235200.tif 000007