(57)【要約】【課題】回路素子のばらつきによる電源電圧の検出精度の低下を抑制し得る電源電圧検出回路を提供する。【解決手段】電源Ｖ１の電圧レベルに基づく電流を出力する電流源回路Ｔｎ２，Ｔｎ３と、電流源回路Ｔｎ２，Ｔｎ３と電源Ｖ２との間に接続された抵抗Ｒ４と、電流源回路Ｔｎ２，Ｔｎ３の出力電流に基づいて動作するカレントミラー回路Ｔｐ２，Ｔｐ３と、カレントミラー回路Ｔｐ２，Ｔｐ３と電流源回路Ｔｎ２，Ｔｎ３との接続ノードＮ２の論理を判別する論理ゲート１とを備えた。【選択図】        図１
2004286607.tif 000002
【特許請求の範囲】
【請求項１】
電源の電圧レベルに基づく電流を出力する電流源回路と、
前記電流源回路と電源との間に接続された抵抗と、
前記電流源回路の出力電流に基づいて動作するカレントミラー回路と、
前記カレントミラー回路と前記電流源回路との接続ノードの論理を判別する論理ゲートと
を備えたことを特徴とする電源電圧検出回路。
【請求項２】
高電位側電源と低電位側電源との電位差を分圧した分圧電圧を生成する分圧回路と、
前記分圧電圧がゲートに入力される一対のＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタのソースと低電位側電源との間に接続される抵抗と、
前記ＮチャネルＭＯＳトランジスタのドレインと高電位側電源との間に接続され、一方のＮチャネルＭＯＳトランジスタのドレイン電流に基づいてカレントミラー動作する一対のＰチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの接続ノードの論理を判別する論理ゲートと
を備えたことを特徴とする電源電圧検出回路。
【請求項３】
前記ＮチャネルＭＯＳトランジスタのソースは、共通の抵抗を介して低電位側電源に接続したことを特徴とする請求項２記載の電源電圧検出回路。
【請求項４】
前記接続ノードと、前記ＰチャネルＭＯＳトランジスタのドレインとの間には、該接続ノードの電位を低電位側にシフトするレベルシフト回路を設けたことを特徴とする請求項２または３記載の電源電圧検出回路。
【請求項５】
前記分圧回路と、高電位側電源及び低電位側電源の少なくともいずれかとの間には、動作不要時に不導通となるスイッチ回路を設けたことを特徴とする請求項２乃至４のいずれかに記載の電源電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に供給される電源電圧を検出して、パワーオンリセット信号等を生成する電源電圧検出回路に関するものである。
【０００２】
バッテリーを電源として動作する携帯用電子機器では、電源の投入時に正常な電源電圧の投入に基づいてパワーオンリセット信号を生成する電源電圧検出回路が搭載される。このような電源電圧検出回路では、電源電圧の変動に関わらず、電圧検出動作の精度を確保することが必要となっている。
【０００３】
【従来の技術】
図６は、従来の電源電圧検出回路の一例を示す。高電位側電源Ｖ１はダイオードＤのアノードに供給され、ダイオードＤのカソードは抵抗Ｒ１を介して低電位側電源Ｖ２に接続される。
【０００４】
ダイオードＤのカソードは、ＰチャネルＭＯＳトランジスタＴｐ１及びＮチャネルＭＯＳトランジスタＴｎ１に接続される。トランジスタＴｐ１のソースには高電位側電源Ｖ１が供給され、トランジスタＴｎ１のソースには低電位側電源Ｖ２が供給される。
【０００５】
そして、トランジスタＴｐ１，Ｔｎ１のドレインから出力信号ＯＵＴが出力される。
このように構成された電源電圧検出回路では、トランジスタＴｐ１，Ｔｎ１のゲートには、高電位側電源Ｖ１からダイオードＤのしきい値分低下した電圧が供給される。
【０００６】
そして、電源投入時には、高電位側電源Ｖ１の電圧上昇にともなって、トランジスタＴｐ１，Ｔｎ１のゲートには高電位側電源Ｖ１からダイオードＤのしきい値分低下した電圧が供給される。
【０００７】
従って、電源投入直後は、トランジスタＴｐ１がオンされて、出力信号ＯＵＴは高電位側電源Ｖ１の電圧上昇にともなってその電圧が上昇し、やがてトランジスタＴｎ１のオン動作により、出力信号ＯＵＴが低電位側電源Ｖ２の電圧レベルまで立ち下がる。
【０００８】
このような出力信号ＯＵＴが、例えばパワーオンリセット信号として供給される。
上記のような電源電圧検出回路は、特許文献１に開示されている。
【０００９】
【特許文献１】
特開平１１−２７２８１３
【００１０】
【発明が解決しようとする課題】
上記のような電源電圧検出回路では、ダイオードＤのカソード電位がトランジスタＴｎ１をオンさせる電位となるまで高電位側電源Ｖ１の電圧が上昇すると、出力信号ＯＵＴが立下がる。
【００１１】
従って、出力信号ＯＵＴが立下がるときの高電位側電源電圧は、ダイオードＤのしきい値により決定されることになるため、そのしきい値のばらつきが出力信号ＯＵＴの立下りタイミングに大きく影響を及ぼす。
【００１２】
この結果、電源電圧の検出精度を十分に確保することができないという問題点がある。
また、トランジスタＴｎ１のゲートには、高電位側電源Ｖ１の電圧値からダイオードＤのしきい値分低下した電圧が入力されるため、高電位側電源Ｖ１がダイオードＤのしきい値に相当する電圧まで上昇した後、程なくトランジスタＴｎ１がオン動作して、出力信号ＯＵＴが反転する。
【００１３】
従って、出力信号ＯＵＴが立下がるときの高電位側電源電圧を、ダイオードＤ１のしきい値より十分高い電圧に設定することができないという問題点がある。
また、高電位側電源Ｖ１からダイオードＤ及び抵抗Ｒ１を介して低電位側電源Ｖ２に常時電流が流れるため、消費電流が増大するという問題点もある。
【００１４】
一方、シュミットトリガ回路を用いてパワーオンリセット信号を生成する場合には、そのヒステリシス特性により、電源電圧が上昇する場合と、下降する場合とで出力信号が反転する電圧が異なり、電源電圧の検出精度を十分に確保することができないという問題点がある。
【００１５】
この発明の目的は、回路素子のばらつきによる電源電圧の検出精度の低下を抑制し得る電源電圧検出回路を提供することにある。
【００１６】
【課題を解決するための手段】
電源の電圧レベルに基づく電流を出力する電流源回路と電源との間に抵抗を接続し、前記電流源回路の出力電流に基づいて動作するカレントミラー回路を設ける。前記カレントミラー回路と前記電流源回路との接続ノードの論理を論理ゲートで判別する。
【００１７】
高電位側電源と低電位側電源との電位差を分圧回路で分圧し、その分圧電圧を一対のＮチャネルＭＯＳトランジスタのゲートに入力する。前記ＮチャネルＭＯＳトランジスタのソースと低電位側電源との間に抵抗を接続し、前記ＮチャネルＭＯＳトランジスタのドレインと高電位側電源との間に、一方のＮチャネルＭＯＳトランジスタのドレイン電流に基づいてカレントミラー動作する一対のＰチャネルＭＯＳトランジスタを接続する。前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの接続ノードの論理を論理ゲートで判別する。
【００１８】
【発明の実施の形態】
（第一の実施の形態）
図１は、この発明を具体化した電源電圧検出回路の第一の実施の形態を示す。高電位側電源Ｖ１と低電位側電源Ｖ２との間には、抵抗Ｒ２，Ｒ３が直列に接続されて分圧回路が構成され、その抵抗Ｒ２，Ｒ３の接続点であるノードＮ１では、高電位側電源Ｖ１と低電位側電源Ｖ２との電位差を抵抗Ｒ２，Ｒ３の抵抗値により分圧した分圧電圧が生成される。
【００１９】
前記ノードＮ１は、ＮチャネルＭＯＳトランジスタＴｎ２，Ｔｎ３のゲートに接続され、同トランジスタＴｎ２，Ｔｎ３のソースは抵抗Ｒ４を介して低電位側電源Ｖ２に接続される。ＮチャネルＭＯＳトランジスタＴｎ２，Ｔｎ３は、ノードＮ１の電位に基づいて電流源回路として動作する。
【００２０】
前記トランジスタＴｎ２のドレインは、ＰチャネルＭＯＳトランジスタＴｐ２を介して高電位側電源Ｖ１に接続され、前記トランジスタＴｎ３のドレインは、ＰチャネルＭＯＳトランジスタＴｐ３を介して高電位側電源Ｖ１に接続される。
【００２１】
前記トランジスタＴｐ２，Ｔｐ３のゲートは、互いに接続されるとともに、同トランジスタＴｐ２のドレインに接続される。従って、トランジスタＴｐ２，Ｔｐ３はカレントミラー回路として動作する。
【００２２】
前記トランジスタＴｐ３，Ｔｎ３のドレインであるノードＮ２は、バッファ回路１の入力端子に接続される。前記バッファ回路１には、高電位側電源Ｖ１及び低電位側電源Ｖ２が供給される。そして、バッファ回路１は、ノードＮ２の電位があらかじめ設定された所定電圧未満であれば、低電位側電源Ｖ２の電圧値を出力信号ＯＵＴとして出力し、所定電圧以上であれば、高電位側電源Ｖ１の電圧値を出力信号ＯＵＴとして出力する論理ゲートとして動作する。
【００２３】
次に、上記のように構成された電源電圧検出回路の動作を説明する。電源の投入により、高電位側電源Ｖ１が上昇すると、ノードＮ１の電位が上昇する。
ノードＮ１と低電位側電源Ｖ２との電位差が、トランジスタＴｎ２，Ｔｎ３のしきい値以上となると、トランジスタＴｎ２，Ｔｎ３がオンされる。この時点では、トランジスタＴｐ２，Ｔｐ３は未だオンされず、ノードＮ２の電位は上昇しない。従って、バッファ回路１の出力信号ＯＵＴは低電位側電源Ｖ２の電圧値となる。
【００２４】
次いで、トランジスタＴｎ２のオン動作に基づいてトランジスタＴｐ２のドレイン電位が低下すると、トランジスタＴｐ２，Ｔｐ３のゲート電位が低下する。そして、高電位側電源Ｖ１とトランジスタＴｐ２，Ｔｐ３のゲート電位との電位差がトランジスタＴｐ２，Ｔｐ３のしきい値より大きくなると、同トランジスタＴｐ２，Ｔｐ３がオンされる。すると、トランジスタＴｐ２，Ｔｐ３のカレントミラー動作により、トランジスタＴｐ２，Ｔｎ２と、トランジスタＴｐ３，Ｔｎ３には同一のドレイン電流Ｉが出力電流として流れる。
【００２５】
このとき、ノードＮ２の電位は、トランジスタＴｎ２，Ｔｎ３のオン抵抗をＲｎ、トランジスタＴｐ２，Ｔｐ３のオン抵抗をＲｐとしたとき、次式で表される。
【００２６】
Ｖ（Ｎ２）＝Ｒｎ／（Ｒｎ＋Ｒｐ）Ｉ＋２Ｉ・Ｒ４
このとき、トランジスタＴｎ２，Ｔｎ３のしきい値をＶｔｎとし、ゲート・ソース間電圧をＶｇｓとしたとき、前記ドレイン電流Ｉは（Ｖｇｓ−Ｖｔｎ）２に比例する。
【００２７】
このような動作により、高電位側電源Ｖ１の電位が上昇してノードＮ１の電位が上昇すると、前記ドレイン電流Ｉが増大し、ノードＮ２の電位が上昇する。
そして、ノードＮ２の電位がバッファ回路１に設定されているしきい値ＶＢを越えると、図５に示すように、バッファ回路１から高電位側電源Ｖ１の電圧値が出力信号ＯＵＴとして出力される。
【００２８】
上記のように構成された電源電圧検出回路では、次に示す作用効果を得ることができる。
（１）高電位側電源Ｖ１が所定電圧まで上昇したとき、その高電位側電源Ｖ１の電圧値を出力信号ＯＵＴとして出力することができる。
（２）ノードＮ２の電位は、トランジスタＴｐ３，Ｔｎ３のオン抵抗と、抵抗Ｒ４とに基づいて決定される。従って、ノードＮ２の電位は、トランジスタＴｐ３，Ｔｎ３のオン抵抗のみ、あるいは抵抗Ｒ４のみで決定されることはないので、各素子のばらつきによるノードＮ２の電位への影響が緩和される。
（３）図４に示すように、抵抗Ｒ４の抵抗値を変化させることにより、ノードＮ２の電位の変化の傾きを変更することができる。抵抗Ｒ４の抵抗値を大きくして、ノードＮ２の電位の変化を急峻にすることにより、バッファ回路１の出力信号ＯＵＴが反転する電圧領域Ｖｃａ１を同Ｖｃａ２に比して縮小することができる。従って、出力信号ＯＵＴが反転する高電位側電源Ｖ１の電圧値の精度を向上させることができるとともに、トランジスタＴｐ２，Ｔｐ３の特性のばらつきによる影響を軽減することができる。
（４）トランジスタＴｐ２，Ｔｐ３がカレントミラー動作するので、トランジスタＴｎ２，Ｔｎ３の特性のばらつきによる影響を軽減することができる。
（５）ノードＮ１の電位は、抵抗Ｒ２，Ｒ３による分圧比で高電位側電源Ｖ１を分圧して生成され、ノードＮ２の電位はトランジスタＴｐ３，Ｔｎ３のオン動作に基づいて上記のように生成される。そして、高電位側電源Ｖ１に対するノードＮ２の電位は、抵抗Ｒ２，Ｒ３の抵抗値と、トランジスタＴｐ３，Ｔｎ３のオン抵抗及び抵抗Ｒ４の抵抗値とに基づいて設定可能である。従って、ノードＮ２の電位を適宜にレベルシフトすることにより、出力信号ＯＵＴが反転する高電位側電源Ｖ１の電圧値を適宜に設定することができる。
（第二の実施の形態）
図２は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のトランジスタＴｐ３とノードＮ２との間に、ＰチャネルＭＯＳトランジスタＴｐ４，Ｔｐ５を直列に接続したものであり、その他の構成は第一の実施の形態と同様である。
【００２９】
前記トランジスタＴｐ４，Ｔｐ５のゲートは、それぞれドレインに接続されてダイオード接続されている。
このように構成された電源電圧検出回路では、トランジスタＴｐ４，Ｔｐ５がレベルシフト回路として動作して、第一の実施の形態に比して、ノードＮ２の電位がトランジスタＴｐ４，Ｔｐ５のしきい値分低下する。
【００３０】
従って、バッファ回路１の出力信号ＯＵＴが反転する高電位側電源電圧を、第一の実施の形態より高い電圧値に設定することができる。
（第三の実施の形態）
図３は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の抵抗Ｒ２と高電位側電源Ｖ１との間にスイッチ回路ＳＷ１を介在させ、抵抗Ｒ４と低電位側電源Ｖ２との間にスイッチ回路ＳＷ２を介在させ、ノードＮ２と高電位側電源Ｖ１との間にスイッチ回路ＳＷ３を介在させたものである。その他の構成は、前記第一の実施の形態と同様である。
【００３１】
前記スイッチ回路ＳＷ１，ＳＷ２は、この電源電圧検出回路の動作を必要としないとき不導通となり、スイッチ回路ＳＷ３はこの電源電圧検出回路の動作を必要としないとき導通するように制御される。
【００３２】
このような構成により、スイッチ回路ＳＷ１が不導通となると、高電位側電源Ｖ１から抵抗Ｒ２，Ｒ３を介して低電位側電源Ｖ２に流れる電流を遮断することができる。
【００３３】
また、スイッチ回路ＳＷ２が不導通となると、高電位側電源Ｖ１からトランジスタＴｐ２，Ｔｎ２あるいはＴｐ３，Ｔｎ３から抵抗Ｒ４を介して低電位側電源Ｖ２に流れる洩れ電流を遮断することができる。
【００３４】
また、スイッチ回路ＳＷ３が導通すると、ノードＮ２は高電位側電源Ｖ１レベルにクランプされる。
このような動作により、この電源電圧検出回路の動作を必要としないとき、消費電力を低減することができるとともに、ノードＮ２が不定状態となることを防止することができる。
【００３５】
上記実施の形態は、次に示すように変更することもできる。
・第二の実施の形態および第三の実施の形態の構成を組み合わせてもよい。
（付記１）電源の電圧レベルに基づく電流を出力する電流源回路と、
前記電流源回路と電源との間に接続された抵抗と、
前記電流源回路の出力電流に基づいて動作するカレントミラー回路と、
前記カレントミラー回路と前記電流源回路との接続ノードの論理を判別する論理ゲートと
を備えたことを特徴とする電源電圧検出回路。（１）
（付記２）高電位側電源と低電位側電源との電位差を分圧した分圧電圧を生成する分圧回路と、
前記分圧電圧がゲートに入力される一対のＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタのソースと低電位側電源との間に接続される抵抗と、
前記ＮチャネルＭＯＳトランジスタのドレインと高電位側電源との間に接続され、一方のＮチャネルＭＯＳトランジスタのドレイン電流に基づいてカレントミラー動作する一対のＰチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの接続ノードの論理を判別する論理ゲートと
を備えたことを特徴とする電源電圧検出回路。（２）
（付記３）前記ＮチャネルＭＯＳトランジスタのソースは、共通の抵抗を介して低電位側電源に接続したことを特徴とする付記２記載の電源電圧検出回路。（３）
（付記４）前記接続ノードと、前記ＰチャネルＭＯＳトランジスタのドレインとの間には、該接続ノードの電位を低電位側にシフトするレベルシフト回路を設けたことを特徴とする付記２または３記載の電源電圧検出回路。（４）
（付記５）前記分圧回路と、高電位側電源及び低電位側電源の少なくともいずれかとの間には、動作不要時に不導通となるスイッチ回路を設けたことを特徴とする付記２乃至４のいずれかに記載の電源電圧検出回路。（５）
（付記６）前記接続ノードと、高電位側電源または低電位側電源との間には、動作不要時に導通するスイッチ回路を設けたことを特徴とする付記２乃至５のいずれかに記載の電源電圧検出回路。
（付記７）前記レベルシフト回路は、ダイオード接続したＰチャネルＭＯＳトランジスタで構成したことを特徴とする付記４乃至６のいずれかに記載の電源電圧検出回路。
【００３６】
【発明の効果】
以上詳述したように、この発明は回路素子のばらつきによる電源電圧の検出精度の低下を抑制し得る電源電圧検出回路を提供することができる。
【図面の簡単な説明】
【図１】第一の実施の形態を示す回路図である。
【図２】第二の実施の形態を示す回路図である。
【図３】第三の実施の形態を示す回路図である。
【図４】第一の実施の形態の動作を示す説明図である。
【図５】第一の実施の形態の動作を示す説明図である。
【図６】従来例を示す回路図である。
【符号の説明】
１          論理ゲート（バッファ回路）
Ｔｎ２，Ｔｎ３          電流源回路（ＮチャネルＭＯＳトランジスタ）
Ｒ４          抵抗
Ｔｐ２，Ｔｐ３          カレントミラー回路
【図１】
2004286607.tif 000003
【図２】
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【図３】
2004286607.tif 000005
【図４】
2004286607.tif 000006
【図５】
2004286607.tif 000007
【図６】
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