(57)【要約】【課題】本発明は不揮発性強誘電体メモリを利用したテストモード制御装置に関し、特にメモリセルのテストのため調整されるレファレンス電圧及びタイミングを別途のプロセスなくソフトウェア的に再変更し、メモリセルアレイの特性を正確にテストするようにする技術を開示する。【解決手段】このため、本発明は不揮発性強誘電体メモリを利用してテストモード及びデータピンの配置をプログラムし、プログラムされたコードに従いソフトウェア的にアドレス、制御信号及びデータピンの配置状態を再調整することにより、別途のプロセスなくセルアレイの特性を正確にテストすることができるようになる。【選択図】図１
2004227762.tif 000002
【特許請求の範囲】
【請求項１】
レファレンス入力信号に応答し、一定レベルの電圧を有するレファレンス電圧制御信号を発生する第１のレファレンス電圧制御部、
レファレンス電圧を制御するためのコードを不揮発性強誘電体メモリにプログラムし、プログラムされたコードに従いテストモード又は正常動作モードに関する情報を含むレジスタ制御信号を出力するレファレンスレジスタ部、
前記レジスタ制御信号に応答し、前記テストモードでは外部から入力される外部制御信号を選択して出力し、前記正常動作モードでは前記レファレンス電圧制御信号を選択して出力する経路制御手段、及び
前記経路制御手段の出力信号に応答し、セルアレイブロックと同一条件でレファレンス電圧の電圧レベルを制御する第２のレファレンス電圧制御部を備えることを特徴とする不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項２】
前記第１のレファレンス電圧制御部は、前記レファレンス入力信号の活性化時に前記セルアレイブロックのサブビットラインと対応する第１のノードを初期化させる第１の駆動素子、及び
プレート基準電圧制御信号印加端と前記第１のノードとの間に連結された不揮発性強誘電体キャパシタを備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項３】
前記経路制御手段は、前記正常動作モード時に活性化される第１のレジスタ制御信号に応答し、前記第１のレファレンス電圧制御部の出力信号を選択して出力する第１の経路制御部、及び
前記テストモード時に活性化される第２のレジスタ制御信号に応答し、前記外部制御信号を選択して出力する第２の経路制御部を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項４】
前記レファレンスレジスタ部は、ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号に応答してプログラム命令をコーディングするための命令信号を出力するプログラム命令処理部、
入力データ、パワーアップ検出信号及び前記命令信号の論理演算を行ってライト制御信号及びセルプレート信号を出力するプログラムレジスタ制御部、
不揮発性強誘電体メモリ素子を備え、プルアップイネーブル信号、プルダウンイネーブル信号、前記ライト制御信号及び前記セルプレート信号に応答し、前記プログラムされたコードを出力するプログラムレジスタアレイ、及び
パワーアップ時に前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項５】
前記プログラム命令処理は前記ライトイネーブル信号、前記チップイネーブル信号、前記出力イネーブル信号及び前記リセット信号の論理演算を行う論理部、
前記論理部の出力信号に対応し、前記出力イネーブル信号のトグルを順次フリップフロップさせて前記命令信号を出力するフリップフロップ部、及び
前記出力イネーブル信号のオーバートグルを感知するオーバートグル感知部を備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項６】
前記論理部は、前記ライトイネーブル信号と前記チップイネーブル信号のＮＯＲ演算を行う第１のＮＯＲゲート、
前記第１のＮＯＲゲートの出力信号と前記出力イネーブル信号のＡＮＤ演算を行う第１のＡＮＤゲート、
前記第１のＮＯＲゲートの出力信号、反転された前記リセット信号及び前記オーバートグル感知部の出力信号のＡＮＤ演算を行う第２のＡＮＤゲートを備えることを特徴とする請求項５に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項７】
前記フリップフロップ部は複数のフリップフロップを備え、
前記複数のフリップフロップはデータ入力ノードと出力ノードが互いに直列連結され出力端を介して前記命令信号が出力され、前記論理部から印加される活性化同期信号に応答して前記出力イネーブル信号をフリップフロップさせることを特徴とする請求項５に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項８】
前記プログラムレジスタ制御部は、前記命令信号及び前記入力データのＡＮＤ演算を行う第３のＡＮＤゲート、
前記第３のＡＮＤゲートの出力を非反転・遅延する第１の遅延部、
前記第３のＡＮＤゲートの出力信号と前記第１の遅延部の出力信号のＮＯＲ演算を行う第２のＮＯＲゲート、
前記第２のＮＯＲゲートの出力を遅延して前記ライト制御信号を出力する第２の遅延部、
前記第２のＮＯＲゲートの出力信号と前記パワーアップ検出信号のＮＯＲ演算を行う第３のＮＯＲゲート、及び
前記第３のＮＯＲゲートの出力信号を反転・遅延して前記セルプレート信号を出力する第３の遅延部を備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項９】
前記プログラムレジスタアレイは、前記プルアップイネーブル信号のイネーブル時に電源電圧をプルアップさせるプルアップ駆動素子、
プログラムレジスタの両端にクロスカップルド構造で連結されて前記プルアップ駆動素子から印加される電圧を駆動する第１の駆動部、
前記ライト制御信号に応答して前記リセット信号及びセット信号を前記プログラムレジスタの両端に出力するライトイネーブル制御部、
前記セルプレート信号に応答して前記プログラムレジスタの両端に電圧差を発生させる強誘電体キャパシタ部、
前記プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウン駆動素子、及び
前記プログラムレジスタの両端にクロスカップルド構造で連結され、前記プルダウン駆動素子から印加される電圧を駆動する第２の駆動部を備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１０】
前記第２のレファレンス電圧制御部は、前記経路制御手段から印加される出力信号の活性化時に前記セルアレイブロックのメインビットラインと対応する第２のノードにグラウンド電圧を提供する第３の駆動部、
前記セルアレイブロックのメインビットラインロード制御部と対応して前記第２のノードに電源電圧を提供する第２の駆動素子、
前記セルアレイブロックのカラム選択制御部と対応して前記第２のノードの電圧を選択的に出力する第４の駆動部、
前記第２のノードのディレイ成分と対応するキャパシタ、及び
前記セルアレイブロックのメインビットラインプルアップ制御部と対応し、メインビットラインプルアップ制御信号に応答して前記第２のノードに電源電圧を提供する第３の駆動素子を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１１】
アドレス遷移検出信号のタイミングを制御して出力する第１のタイミング制御部、
セルアレイブロック駆動制御信号のタイミングを制御するためのコードを不揮発性強誘電体メモリにプログラムし、プログラムされたコードに従いテストモード又は正常動作モードに関する情報を含むレジスタ制御信号を出力するタイミング制御レジスタ部、
前記レジスタ制御信号に応答し、前記テストモードでは外部から入力される外部制御信号を選択して出力し、前記正常動作モードでは前記第１のタイミング制御部の出力信号を選択して出力する経路制御手段、及び
前記経路制御手段の出力信号に応答して前記セルアレイブロック駆動制御信号のタイミングを制御する第２のタイミング制御部を備えることを特徴とする不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１２】
前記第１のタイミング制御部は、前記アドレス遷移検出信号を一定時間遅延するインバータチェーン、
前記インバータチェーンの各ノードに連結されたキャパシタを備えることを特徴とする請求項１１に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１３】
前記経路制御手段は、前記正常動作モード時に活性化される第１のレジスタ制御信号に応答し前記第１のタイミング制御部の出力信号を選択して出力する第３の経路制御部、及び
前記テストモード時に活性化される第２のレジスタ制御信号に応答し、前記外部制御信号を選択して出力する第４の経路制御部を備えることを特徴とする請求項１１に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１４】
前記タイミング制御レジスタ部はライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号に応答してプログラム命令をコーディングするための命令信号を出力するプログラム命令処理部、
入力データ、パワーアップ検出信号及び前記命令信号の論理演算を行ってライト制御信号及びセルプレート信号を出力するプログラムレジスタ制御部、
不揮発性強誘電体メモリ素子を備え、プルアップイネーブル信号、プルダウンイネーブル信号、前記ライト制御信号及び前記セルプレート信号に応答し、前記プログラムされたコードを出力するプログラムレジスタアレイ、及び
パワーアップ時に前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項１１に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１５】
前記第２のタイミング制御部は、前記アドレス遷移検出信号と前記経路制御手段の出力信号のＯＲ演算を行い、前記セルアレイブロック駆動制御信号を出力するＯＲゲートを備えることを特徴とする請求項１１に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１６】
制御信号及びアドレスが入力される複数のパッド部、
前記複数のパッド部から入力された制御信号及びアドレスをバッファリングする複数のバッファ部、
前記パッド部に入力される制御信号及びアドレスの割当てのためのコードを不揮発性強誘電体メモリにプログラムし、プログラムされたコードに従い前記複数のパッド部と前記複数のバッファ部との間の連結経路を変更するためのレジスタ制御信号を出力するパッドレジスタ部、及び
前記レジスタ制御信号に応答して前記複数のパッド部と前記複数のバッファ部との間の連結状態を制御する経路制御手段を備えることを特徴とする不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１７】
前記経路制御手段は、第１のレジスタ制御信号の活性化時に制御パッドと制御バッファを連結し、アドレスパッドとアドレスバッファを連結する第１の経路制御部、及び
前記第１のレジスタ制御信号と位相が逆の第２のレジスタ制御信号の活性化時に前記制御パッドとアドレスバッファを連結し、アドレスパッドと制御バッファを連結する第２の経路制御部を備えることを特徴とする請求項１６に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１８】
前記第１の経路制御部は、前記制御パッドと前記制御バッファとの間に連結されて前記第１のレジスタ制御信号によりスイッチングされる第１のスイッチング素子、及び
前記アドレスパッドと前記アドレスバッファとの間に連結され、前記第１のレジスタ制御信号によりスイッチングされる第２のスイッチング素子を備えることを特徴とする請求項１７に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項１９】
前記第２の経路制御部は、前記アドレスパッドと前記制御バッファとの間に連結されて前記第２のレジスタ制御信号によりスイッチングされる第３のスイッチング素子、及び
前記制御パッドと前記アドレスバッファとの間に連結され、前記第２のレジスタ制御信号によりスイッチングされる第４のスイッチング素子を備えることを特徴とする請求項１７に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【請求項２０】
前記パッドレジスタ部はライトイネーブル信号、チップイネーブル信号、出力イネーブル信号及びリセット信号に応答してプログラム命令をコーディングするための命令信号を出力するプログラム命令処理部、
入力データ、パワーアップ検出信号及び前記命令信号の論理演算を行ってライト制御信号及びセルプレート信号を出力するプログラムレジスタ制御部、
不揮発性強誘電体メモリ素子を備え、プルアップイネーブル信号、プルダウンイネーブル信号、前記ライト制御信号及び前記セルプレート信号に応答し、前記プログラムされたコードを出力するプログラムレジスタアレイ、及び
パワーアップ時に前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項１６に記載の不揮発性強誘電体メモリを利用したテストモード制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性強誘電体メモリを利用したテストモード制御装置に関し、特に、メモリセルのテストのため調整されるレファレンス電圧及びタイミングをソフトウェア的に変更することができるようにする技術である。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
このようなＦｅＲＡＭは、ディラムと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された出願番号第2002-85533号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
【０００５】
このような従来の不揮発性強誘電体メモリの特性を多様な領域でテストするためには、別途のテストモード設定方法を導入しなければならない。すなわち、セルアレイの特性だけを集中的にテストするためには、チップ外部でセンシングレファレンス電圧のレベルを直接手動で調整してセル特性を評価するのが必ず必要である。さらに、セルアレイの特性を定量的に分析するためにはセンシングレファレンス電圧のレベルを適正なレベルに設けなければならない。
【０００６】
したがって、従来は不揮発性強誘電体メモリのセンシングレファレンス電圧レベルを適正に設けるため、別途のマスクを利用してそれぞれ該当するチップの特性を評価する。そして、チップの特性評価の結果をフィードバックして再び該当レイヤーのマスクを変更することによりチップ完製品を具現する。
【０００７】
ところが、このような場合テストモードを設けるためには別途のマスクと別途のウェーハプロセスが必要であるため、費用及び時間的な面で多大な損失をもたらすことになる。
【０００８】
一方、不揮発性強誘電体メモリのテスト時に多様なパッケージタイプを具現するためには、多様な形態のパッド配置構造が求められる。すなわち、メモリのテストモード設定時にパッドの配置構造を変更するため、別途の物理的なマスクと別途のウェーハ工程が必要である。
【０００９】
このようなパッケージ要求条件では、それぞれのパッケージタイプ別に別途のマスクセットが用意されなければならない。このような場合、費用及び時間面で多大な損失をもたらすことになり、量産性を低下させることになるという問題点がある。
【特許文献１】USP 6,314,016
【特許文献２】USP 6,301,145
【特許文献３】USP 6,067,244
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、前述のような問題点を解決するためなされたもので、メモリセルのテストのため調整されるレファレンス電圧及びタイミングを別途のプロセスなくソフトウェア的に再変更し、メモリセルアレイの特性を正確にテストするようにすることに目的がある。
【課題を解決するための手段】
【００１１】
本発明に係る不揮発性強誘電体メモリを利用したテストモード制御装置は、レファレンス入力信号に応答し一定レベルの電圧を有するレファレンス電圧制御信号を発生する第１のレファレンス電圧制御部、レファレンス電圧を制御するためのコードを不揮発性強誘電体メモリにプログラムし、プログラムされたコードに従いテストモード又は正常動作モードに関する情報を含むレジスタ制御信号を出力するレファレンスレジスタ部、レジスタ制御信号に応答しテストモードでは外部から入力される外部制御信号を選択して出力し、正常動作モードではレファレンス電圧制御信号を選択して出力する経路制御手段、及び経路制御手段の出力信号に応答し、セルアレイブロックと同一条件でレファレンス電圧の電圧レベルを制御する第２のレファレンス電圧制御部を備えることを特徴とする。
【００１２】
本発明に係る他の実施の形態は、アドレス遷移検出信号のタイミングを制御して出力する第１のタイミング制御部、セルアレイブロック駆動制御信号のタイミングを制御するためのコードを不揮発性強誘電体メモリにプログラムし、プログラムされたコードに従いテストモード又は正常動作モードに関する情報を含むレジスタ制御信号を出力するタイミング制御レジスタ部、レジスタ制御信号に応答しテストモードでは外部から入力される外部制御信号を選択して出力し、正常動作モードでは第１のタイミング制御部の出力信号を選択して出力する経路制御手段、及び経路制御手段の出力信号に応答してセルアレイブロック駆動制御信号のタイミングを制御する第２のタイミング制御部を備えることを特徴とする。
【００１３】
さらに、本発明に係るさらに他の実施の形態は、制御信号及びアドレスが入力される複数のパッド部、複数のパッド部から入力された制御信号及びアドレスをバッファリングする複数のバッファ部、パッド部に入力される制御信号及びアドレスの割当てのためのコードを不揮発性強誘電体メモリにプログラムし、プログラムされたコードに従い複数のパッド部と複数のバッファ部との間の連結経路を変更するためのレジスタ制御信号を出力するパッドレジスタ部、及びレジスタ制御信号に応答して複数のパッド部と複数のバッファ部との間の連結状態を制御する経路制御手段を備えることを特徴とする。
【発明の効果】
【００１４】
本発明は、命令信号によるプログラム的な方法を利用してメモリのテスト時に追加的なマスクにより発生する費用を節減することができ、速やかな時間内に正確なチップの特性評価を行うことができるようにする。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明に係る不揮発性強誘電体メモリを利用したテストモード制御装置の構成を示す図である。
【００１６】
本発明は複数のセルアレイブロック１０、データバス部２０、レファレンス電圧制御部８０、タイミング制御部１４０、共通センスアンプアレイ部１５０、スイッチ制御部１６０及びデータ入／出力バッファ部１７０を備える。
【００１７】
ここで、レファレンス電圧制御部８０は第１のレファレンス電圧制御部３０、第１の経路制御部４０、第２のレファレンス電圧制御部５０、レファレンスレジスタ部６０及び第２の経路制御部７０を備える。
【００１８】
複数のセルアレイブロック１０はデータバス部２０を共有し、データバス部２０は共通センスアンプアレイ部１５０と連結される。共通センスアンプアレイ部１５０はスイッチ制御部１６０と連結され、スイッチ制御部１６０はデータ入／出力バッファ部１７０と連結される。
【００１９】
レファレンスレジスタ部６０はライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ及びリセット信号ＲＥＳＥＴに応答しレジスタ制御信号ＲＥ＿ｍ、ＲＥＢ＿ｍを出力する。
【００２０】
第１のレファレンス電圧制御部３０は、内部で生成されるレファレンス入力信号ＲＥＦ＿ＥＱに応答し、レファレンス電圧を制御して第１の経路制御部４０に出力する。第１の経路制御部４０は、レファレンス制御信号ＲＥ＿ｍに応答してレファレンス電圧制御信号ＲＥＦＳＮを第２のレファレンス電圧制御部５０に出力する。第２の経路制御部７０は、レファレンス制御信号ＲＥＢ＿ｍに応答してパッドから入力される外部制御信号ＥＸＴ＿ＰＡＤを第２のレファレンス電圧制御部５０に出力する。
【００２１】
第２のレファレンス電圧制御部５０は、レファレンス電圧制御信号ＲＥＦＳＮをセルアレイブロック１０と同一の条件の電圧で制御し、共通センスアンプアレイ部１５０を制御するためのレファレンス電圧ＲＥＦ（ｎ）を出力する。
【００２２】
このとき、第１の経路制御部４０と第２の経路制御部７０は逆の位相を有する。すなわち、第１の経路制御部４０が活性化状態である場合、第２の経路制御部７０は非活性化状態である。そして、第２の経路制御部７０が活性化状態である場合、第１の経路制御部４０は非活性化状態である。
【００２３】
一方、タイミング制御部１４０は第１のタイミング制御部９０、第３の経路制御部１００、第２のタイミング制御部１１０、タイミング制御レジスタ部１２０及び第４の経路制御部１３０を備える。
【００２４】
ここで、タイミング制御レジスタ部１２０はライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ及びリセット信号ＲＥＳＥＴに応答してレジスタ制御信号ＲＥ＿ｎ、ＲＥＢ＿ｎを出力する。
【００２５】
第１のタイミング制御部９０は、内部で生成されるアドレス遷移検出信号ＡＴＤに応答し、動作タイミングを制御して第３の経路制御部１００に出力する。第３の経路制御部１００は、レファレンス制御信号ＲＥ＿ｎに応答してタイミング制御信号Ｔ＿ＩＮを第２のタイミング制御部１１０に出力する。第４の経路制御部１３０は、レファレンス制御信号ＲＥＢ＿ｎに応答してパッドから入力される外部制御信号ＥＸＴ＿ＰＡＤを第２のタイミング制御部１１０に出力する。
【００２６】
第２のタイミング制御部１１０は、アドレス遷移検出信号ＡＴＤに応答して動作タイミングを制御し、第３の経路制御部１００又は第４の経路制御部１３０の出力信号を選択してタイミング制御信号Ｔ＿ＯＵＴを共通センスアンプアレイ部１５０に出力する。
【００２７】
このとき、第３の経路制御部１００と第４の経路制御部１３０は逆の位相を有する。すなわち、第３の経路制御部１００が活性化状態である場合、第４の経路制御部１３０は非活性化状態である。そして、第４の経路制御部１３０が活性化状態である場合、第３の経路制御部１００は非活性化状態である。
【００２８】
図２は、図１に示すセルアレイブロック１０に関する詳細な構成を示す図である。
【００２９】
セルアレイブロック１０はＭＢＬ（Main Bitline：メインビットライン）プルアップ制御部１１、ＭＢＬロード制御部１２、複数のサブセルアレイ１３及びカラム選択制御部１４を備える。
【００３０】
図３は、図２に示すＭＢＬプルアップ制御部１１に関する詳細な回路図である。
【００３１】
ＭＢＬプルアップ制御部１１は、プリチャージ時にメインビットラインＭＢＬをプルアップさせるＰＭＯＳトランジスタＰ１を備える。ＰＭＯＳトランジスタＰ１は、ドレイン端子がメインビットラインＭＢＬに連結され、ソース端子が電源電圧ＶＰＰ（ＶＣＣ）印加端に連結され、ゲート端子を介しメインビットラインプルアップ制御信号ＭＢＬＰＵＣが印加される。
【００３２】
図４は、図２に示すＭＢＬロード制御部１２に関する詳細な回路図である。
【００３３】
ＭＢＬロード制御部１２は、メモリセルのデータセンシング時にメインビットラインＭＢＬに電流を供給するＰＭＯＳトランジスタＰ２を備える。ＰＭＯＳトランジスタＰ２は、ドレイン端子がメインビットラインＭＢＬに連結され、ソース端子は電源電圧ＶＰＰ（ＶＣＣ）印加端に連結され、ゲート端子を介しメインビットラインロード制御信号ＭＢＬＣが印加される。
【００３４】
図５は、図２に示すカラム選択制御部１４に関する詳細な回路図である。
【００３５】
カラム選択制御部１４は、メインビットラインＭＢＬとデータバス部２０との間に連結されたＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ３を備える。ここで、ＮＭＯＳトランジスタＮ１のゲート端子にはカラム選択信号ＣＳＮが印加され、ＰＭＯＳトランジスタＰ３のゲート端子にはカラム選択信号ＣＳＰが印加される。カラム選択信号ＣＳＮとカラム選択信号ＣＳＰは位相が逆の信号である。
【００３６】
図６は、図２に示すサブセルアレイ１３に関する詳細な回路図である。
【００３７】
サブセルアレイ１３のそれぞれのメインビットラインＭＢＬは、複数のサブビットラインＳＢＬのうち１つのサブビットラインＳＢＬと選択的に連結される。すなわち、サブビットライン選択信号ＳＢＳＷ１の活性化時にＮＭＯＳトランジスタＮ６がターンオンされ、１つのサブビットラインＳＢＬを活性化させる。さらに、１つのサブビットラインＳＢＬには複数のセルＣが連結される。
【００３８】
サブビットラインＳＢＬは、サブビットラインプルダウン信号ＳＢＰＤの活性化時にＮＭＯＳトランジスタＮ４のターンオンに伴いグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号ＳＢＰＵはサブビットラインＳＢＬに供給される電源を制御するための信号である。すなわち、低電圧では電源電圧ＶＣＣより高い電圧を生成してサブビットラインＳＢＬに供給する。
【００３９】
そして、サブビットライン選択信号ＳＢＳＷ２はＮＭＯＳトランジスタＮ５のスイッチングに従い、サブビットラインプルアップ信号ＳＢＰＵ印加端とサブビットラインＳＢＬとの間の連結を制御する。
【００４０】
さらに、ＮＭＯＳトランジスタＮ３はＮＭＯＳトランジスタＮ２とメインビットラインＭＢＬとの間に連結され、ゲート端子がサブビットラインＳＢＬと連結される。ＮＭＯＳトランジスタＮ２は、接地電圧端とＮＭＯＳトランジスタＮ２との間に連結され、ゲートを介しメインビットラインプルダウン信号ＭＢＰＤが印加されてメインビットラインＭＢＬのセンシング電圧を調整する。
【００４１】
一方、図７は前述の図１に示すレファレンス電圧制御部８０において第１のレファレンス電圧制御部３０、第１の経路制御部４０及び第２の経路制御部７０に関する詳細な回路図である。
【００４２】
先ず、第１のレファレンス電圧制御部３０はＮＭＯＳトランジスタＮ７と、不揮発性強誘電体キャパシタＦＣ１を備える。
【００４３】
ここで、ＮＭＯＳトランジスタＮ７はサブビットラインＳＢＬと対応するノードＤと接地電圧ＶＳＳ印加端との間に連結され、ゲート端子を介しレファレンス入力信号ＲＥＦ＿ＥＱが印加される。ＮＭＯＳトランジスタＮ７は、レファレンス入力信号ＲＥＦ＿ＥＱの活性化時に、図６に示すサブビットラインＳＢＬと対応するノードＤをグラウンドレベルに初期化させる。
【００４４】
そして、不揮発性強誘電体キャパシタＦＣ１はプレート基準電圧制御信号ＲＥＦ＿ＰＬ印加端とノードＤとの間に連結される。不揮発性強誘電体キャパシタＦＣ１は図６に示すセルＣのセルキャパシタと対応し、プレート基準電圧制御信号ＲＥＦ＿ＰＬに応答してキャパシタに貯蔵されたリニアチャージ成分を有する電圧をノードＤに出力する。
【００４５】
さらに、第１の経路制御部４０はノードＤと第２のレファレンス電圧制御部５０との間に連結され、ゲート端子を介しレジスタ制御信号ＲＥ＿ｍが印加されるＮＭＯＳトランジスタＮ８を備える。
【００４６】
第２の経路制御部７０は、外部制御信号ＥＸＴ＿ＰＡＤ印加端と第２のレファレンス電圧制御部５０との間に連結され、ゲート端子を介しレジスタ制御信号ＲＥＢ＿ｍが印加されるＮＭＯＳトランジスタＮ９を備える。
【００４７】
ここで、レジスタ制御信号ＲＥ＿ｍとレジスタ制御信号ＲＥＢ＿ｍは互いに逆の位相を有する信号であり、第１の経路制御部４０及び第２の経路制御部７０のうち１つのみ活性化させるように制御する。
【００４８】
したがって、第１の経路制御部４０が活性化される場合、第１のレファレンス電圧制御部３０から発生した信号がレファレンス電圧制御信号ＲＥＦＳＮとなる。一方、第２の経路制御部７０が活性化される場合、外部制御信号ＥＸＴ＿ＰＡＤがレファレンス電圧制御信号ＲＥＦＳＮとなる。
【００４９】
したがって、レファレンスレジスタ部６０はメモリセルアレイテスト中に第２の経路制御部７０を活性化させ、外部制御信号ＥＸＴ＿ＰＡＤの電圧レベルを変更させながらメモリセルアレイのデータ特性をテストする。一方、レファレンスレジスタ部６０は正常動作中に第１の経路制御部４０を活性化させ、内部で発生する第１のレファレンス電圧制御部３０の出力電圧をチップ駆動に用いる。
【００５０】
図８は、前述の図１に示すレファレンス電圧制御部８０において第２のレファレンス電圧制御部５０に関する詳細な回路図である。
【００５１】
第２のレファレンス電圧制御部５０は、図３〜図６に示すセルアレイブロック１０の構成要素にそれぞれ対応する素子等を備える。
【００５２】
すなわち、レファレンス電圧制御信号ＲＥＦＳＮの入力ノードはサブビットラインＳＢＬと対応する。そして、ノードＥはメインビットラインＭＢＬと対応する。
【００５３】
ＮＭＯＳトランジスタＮ１０はノードＥとＮＭＯＳトランジスタＮ１１との間に連結され、ゲート端子を介しレファレンス電圧制御信号ＲＥＦＳＮが印加される。ここで、ＮＭＯＳトランジスタＮ１０は図６に示すサブセルアレイ１３でＮＭＯＳトランジスタＮ３と対応する素子である。
【００５４】
ＰＭＯＳトランジスタＰ４は電源電圧端とノードＥとの間に連結され、ゲート端子に接地電圧が印加されて常にターンオン状態を維持する。ここで、ＰＭＯＳトランジスタＰ４は図４に示すＭＢＬロード制御部１２でＰＭＯＳトランジスタＰ２と対応する素子である。
【００５５】
ＮＭＯＳトランジスタＮ１１は、ＮＭＯＳトランジスタＮ１０と接地電圧端との間に連結され、ゲート端子に電源電圧が印加されて常にターンオン状態を維持する。ＮＭＯＳトランジスタＮ１１は、図６に示すサブセルアレイ１３でＮＭＯＳトランジスタＮ２と対応する素子である。
【００５６】
ゲート端子を介し電源電圧が印加されるＮＭＯＳトランジスタＮ１２、及びゲート端子を介し接地電圧が印加されるＰＭＯＳＴトランジスタＰ５はノードＥと出力端との間に連結される。ここで、ＮＭＯＳトランジスタＮ１２及びＰＭＯＳトランジスタＰ５は、図５に示すカラム選択制御部１４でＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ３と対応する素子である。
【００５７】
キャパシタＣＡＰ１は、データバス部２０のＲＣディレイ要素と対応する。ＰＭＯＳトランジスタＰ６は電源電圧端と出力端との間に連結され、ゲート端子を介しメインビットラインプルアップ制御信号ＭＢＬＰＵＣが印加される。ＰＭＯＳトランジスタＰ６は、図３に示すＭＢＬプルアップ制御部１１でＰＭＯＳトランジスタＰ１と対応する素子である。
【００５８】
前述の第２のレファレンス電圧制御部５０から出力されるレファレンス電圧ＲＥＦ（ｎ）と、データバス部２０から出力される信号が共通センスアンプアレイ部１５０の入力に用いられる。
【００５９】
以上のように、第２のレファレンス電圧制御部５０はセルアレイブロック１０と同一の条件でテストを行い、正確且つ迅速にチップの特性を評価することができるようにする。
【００６０】
図９は、本発明に係るレファレンス電圧制御部８０に関する動作タイミング図である。
【００６１】
先ず、ｔ１区間からアクティブ区間に進入すればアドレスが入力され、ｔ１の区間のあいだプレート基準電圧制御信号ＲＥＦ＿ＰＬがローレベルにディスエーブルされる。
【００６２】
以後、ｔ２区間でレファレンス入力信号ＲＥＦ＿ＥＱがローにディスエーブルされると、不揮発性強誘電体キャパシタＦＣ１にレファレンスチャージが充電されてｎ個のレファレンス電圧ＲＥＦ（ｎ）を発生する。
【００６３】
このとき、第１の経路制御部４０が活性化状態である場合、第１のレファレンス電圧制御部３０の出力電圧がレファレンス電圧制御信号ＲＥＦＳＮの電圧レベルとなる。すなわち、不揮発性強誘電体キャパシタＦＣ１のサイズにより１つのレファレンス電圧制御信号ＲＥＦＳＮの電圧レベルが決められる。さらに、決められたレファレンス電圧制御信号ＲＥＦＳＮの電圧レベルに従いレファレンス電圧ＲＥＦ（ｎ）のレベルが決められる。
【００６４】
一方、セルアレイブロック１０のテスト実施時にレファレンス電圧レベルの変更を望む場合は第２の経路制御部７０が活性化される。したがって、外部制御信号ＥＸＴ＿ＰＡＤの電圧レベルがレファレンス電圧制御信号ＲＥＦＳＮの電圧レベルとなる。
【００６５】
このとき、外部条件による外部制御信号ＥＸＴ＿ＰＡＤの電圧レベルを複数に生成し、レファレンス電圧制御信号ＲＥＦＳＮの電圧レベルを複数に生成する。これに従い、レファレンス電圧ＲＥＦ（ｎ）の電圧レベルが決められる。
【００６６】
一方、図１０は図１に示すタイミング制御部１４０に関する詳細な回路図である。
【００６７】
先ず、第１のタイミング制御部９０はアドレス遷移検出信号ＡＴＤを遅延する複数のインバータＩＶ１、ＩＶ２と、遅延キャパシタＣＡＰ２を備える。
【００６８】
さらに、第３の経路制御部１００は第１のタイミング制御部９０と第２のタイミング制御部１１０との間に連結され、ゲート端子を介しレジスタ制御信号ＲＥ＿ｎが印加されるＮＭＯＳトランジスタＮ１３を備える。
【００６９】
第４の経路制御部１３０は、外部制御信号ＥＸＴ＿ＰＡＤ印加端と第２のタイミング制御部１１０との間に連結され、ゲート端子を介しレジスタ制御信号ＲＥＢ＿ｎが印加されるＮＭＯＳトランジスタＮ１４を備える。
【００７０】
ここで、レジスタ制御信号ＲＥ＿ｎとレジスタ制御信号ＲＥＢ＿ｎは互いに逆の位相を有する信号であり、第３の経路制御部１００及び第４の経路制御部１３０のうち１つのみ活性化させるように制御する。
【００７１】
したがって、第３の経路制御部１００が活性化される場合、第１のタイミング制御部９０で発生した信号がタイミング制御信号Ｔ＿ＩＮとなる。一方、第４の経路制御部１３０が活性化される場合、外部制御信号ＥＸＴ＿ＰＡＤがタイミング制御信号Ｔ＿ＩＮとなる。
【００７２】
第２のタイミング制御部１１０は、第３の経路制御部１００及び第４の経路制御部１３０の出力信号のうち何れか１つを選択し、タイミング制御信号Ｔ＿ＯＵＴ（ｎ）を共通センスアンプアレイ部１５０に出力するＯＲゲートＯＲ１を備える。
【００７３】
したがって、タイミング制御レジスタ部１２０はメモリセルアレイテスト中に第４の経路制御部１３０を活性化させ、外部制御信号ＥＸＴ＿ＰＡＤを変更させながらメモリセルアレイのデータ特性を直接テストする。一方、タイミング制御レジスタ部１２０は正常動作中に第３の経路制御部１００を活性化させ、内部で発生する第１のタイミング制御部９０の出力信号をチップ駆動に用いる。
【００７４】
一方、図１１は本発明に係る不揮発性強誘電体メモリを利用したテストモード制御装置の他の実施の形態である。
【００７５】
本発明は制御パッド１８０、アドレスパッド１８１、第５〜第８の経路制御部１８２〜１８５、制御バッファ１８６、アドレスバッファ１８７及びパッドレジスタ部１９０を備える。
【００７６】
ここで、パッドレジスタ部１９０はライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ及びリセット信号ＲＥＳＥＴに応答してレジスタ制御信号ＲＥ＿ｏ、ＲＥＢ＿ｏを出力する。
【００７７】
第５の経路制御部１８２は、制御パッド１８０と制御バッファ１８６との間に連結され、ゲート端子を介しレジスタ制御信号ＲＥ＿ｏが印加されるＮＭＯＳトランジスタＮ１５を備える。第６の経路制御部１８３は、アドレスパッド１８１と制御バッファ１８６との間に連結され、ゲート端子を介しレジスタ制御信号ＲＥＢ＿ｏが印加されるＮＭＯＳトランジスタＮ１６を備える。
【００７８】
第７の経路制御部１８４は、制御パッド１８０とアドレスバッファ１８７との間に連結され、ゲート端子を介しレジスタ制御信号ＲＥＢ＿ｏが印加されるＮＭＯＳトランジスタＮ１７を備える。第８の経路制御部１８５は、アドレスパッド１８１とアドレスバッファ１８７との間に連結され、ゲート端子を介しレジスタ制御信号ＲＥ＿ｏが印加されるＮＭＯＳトランジスタＮ１８を備える。
【００７９】
ここで、第５の経路制御部１８２と第６の経路制御部１８３は２つのうち何れか１つが選択的に活性化される。そして、第７の経路制御部１８４と第８の経路制御部１８５は２つのうち何れか１つが選択的に活性化される。
【００８０】
もし、第５の経路制御部１８２と第８の経路制御部８１５が活性化される場合、制御パッド１８０は制御バッファ１８６に割り当てられアドレスパッド１８１はアドレスバッファ１８７に割り当てられる。
【００８１】
一方、第６の経路制御部１８３と第７の経路制御部１８４が活性化される場合、元の制御パッド１８０はアドレスバッファ１８７に割り当てられ、元のアドレスパッド１８１は制御バッファ１８６に割り当てられる。
【００８２】
このような本発明は、複数の制御パッド１８０と複数のアドレスパッド１８１でパッドのピン役割を相違するよう変更する場合に用いることになる。
【００８３】
例えば、制御パッド１８０とアドレスパッド１８１のピン割当てを変更しようとする場合、制御パッド１８０をアドレスバッファ１８７に割り当てアドレスパッド１８１を制御バッファ１８６に割り当てて連結する。これに従い、元の制御パッド１８０がアドレスパッド１８１となり、元のアドレスパッド１８１は制御パッド１８０になってパッドのピン割当てが変更される。
【００８４】
さらに、本発明はテストモードだけでなく一般的なチップのパッドを再配置する場合に用いられ、プログラムされた命令信号だけでチップのパッド用途を再配置して用いることもできる。
【００８５】
一方、図１２は図１及び図１１に示す実施の形態でレファレンスレジスタ部６０と、タイミング制御レジスタ部１２０及びパッドレジスタ部１９０に関する詳細な構成を示す図である。
【００８６】
ここで、レファレンスレジスタ部６０と、タイミング制御レジスタ部１２０及びパッドレジスタ部１９０はその詳細な構成が同一であり、以下ではレファレンスレジスタ部６０の構成を例に挙げて説明する。
【００８７】
レファレンスレジスタ部６０はプログラム命令処理部２００、プログラムレジスタ制御部２１０、リセット回路部２２０及びプログラムレジスタアレイ２３０を備える。
【００８８】
ここで、プログラム命令処理部２００はライトイネーブル信号ＷＥＢと、チップイネーブル信号ＣＥＢと、出力イネーブル信号ＯＥＢ及びリセット信号ＲＥＳＥＴに応答し、プログラム命令をコーディングして命令信号ＣＭＤを出力する。
【００８９】
プログラムレジスタ制御部２１０は命令信号ＣＭＤ、パワーアップ検出信号ＰＵＰ及び入力データＤＱ＿ｎの論理演算を行い、ライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬを出力する。
【００９０】
プログラムレジスタアレイ２３０はプルアップイネーブル信号ＥＮＰ、プルダウンイネーブル信号ＥＮＮ、ライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬに応答してレファレンス制御信号ＲＥ＿ｍ、ＲＥＢ＿ｍを出力する。
【００９１】
リセット回路部２２０は、パワーアップ時にレジスタを初期化させるためのリセット信号ＲＥＳＥＴをプログラムレジスタ制御部２１０に出力する。
【００９２】
このような構成を有する本発明は、プログラム命令処理部２００で命令信号ＣＭＤが発生すれば、プログラムレジスタ制御部２１０はプログラムレジスタアレイ２３０のコンフィギュアデータを変更又は設定することになる。
【００９３】
一方、リセット回路部２２０はパワーアップ時にリセット信号ＲＥＳＥＴを発生してプログラムレジスタ制御部２１０を活性化させる。このとき、プログラムレジスタ制御部２１０から出力された制御信号等はプログラムレジスタアレイ２３０の不揮発性データを初期化する。
【００９４】
図１３は、図１２に示すプログラム命令処理部２００に関する詳細な回路図である。
【００９５】
プログラム命令処理部２００は論理部２０１、フリップフロップ部２０２及びオーバートグル感知部２０３を備える。
【００９６】
ここで、論理部２０１はＮＯＲゲートＮＯＲ１と、ＡＮＤゲートＡＤ１、ＡＤ２及びインバータＩＶ３を備える。ＮＯＲゲートＮＯＲ１は、ライトイネーブル信号ＷＥＢとチップイネーブル信号ＣＥＢのＮＯＲ演算を行う。ＡＮＤゲートＡＤ１は、ＮＯＲゲートＮＯＲ１の出力信号と出力イネーブル信号ＯＥＢのＡＮＤ演算を行う。ＡＮＤゲートＡＤ２はＮＯＲゲートＮＯＲ１の出力信号と、インバータＩＶ３により反転されたリセット信号ＲＥＳＥＴ及びオーバートグル感知部２０３の出力信号のＡＮＤ演算を行う。
【００９７】
そして、フリップフロップ部２０２は複数のフリップフロップＦＦを備える。複数のフリップフロップＦＦは、ＮＯＲゲートＮＯＲ１の出力信号が入力されるデータ入力ノードｄと出力ノードｑが互いに直列連結され、出力端を介し命令信号ＣＭＤを出力する。フリップフロップＦＦは、ＡＮＤゲートＡＤ１からの活性化同期信号が入力されるノードｃｐと、ＡＮＤゲートＡＤ２からのリセット信号が入力されるリセットノードＲを備える。
【００９８】
ここで、フリップフロップＦＦのノードｃｐにはチップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢがローの状態で出力イネーブル信号ＯＥＢが入力される。そして、フリップフロップＦＦのリセットノードＲはチップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢのうち何れか１つがハイになれば、ロー信号が入力されてリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイの区間でフリップフロップＦＦがリセットされる。
【００９９】
さらに、オーバートグル感知部２０３は命令信号ＣＭＤと出力イネーブル信号ＯＥＢのＮＡＮＤ演算を行うＮＡＮＤゲートＮＤ１を備える。オーバートグル感知部２０３は、出力イネーブル信号ＯＥＢがｎ回のトグル回数を超過してオーバートグルが発生する場合、フリップフロップ部２０２をリセットさせる。したがって、それぞれのプログラム命令処理部２００のトグル回数は互いに異なる値になるように設ける。
【０１００】
図１４は、図１３に示すフリップフロップＦＦに関する詳細な回路図である。
【０１０１】
フリップフロップＦＦは伝送ゲートＴ１〜Ｔ４と、ＮＡＮＤゲートＮＤ２、ＮＤ３と、インバータＩＶ４〜ＩＶ９を備える。ここで、インバータＩＶ４はノードｃｐの出力を反転して制御信号Ａを出力し、インバータＩＶ５はインバータＩＶ４の出力信号を反転して制御信号Ｂを出力する。
【０１０２】
伝送ゲートＴ１は、制御信号Ａ、Ｂの状態に従ってインバータＩＶ６の出力信号を選択的に出力する。ＮＡＮＤゲートＮＤ２は、インバータＩＶ７の出力信号とリセットノードＲの出力信号のＮＡＮＤ演算を行って伝送ゲートＴ２に出力する。伝送ゲートＴ２は、制御信号Ａ、Ｂの状態に従ってＮＡＮＤゲートＮＤ２の出力信号を選択的に出力する。
【０１０３】
伝送ゲートＴ３は、制御信号Ａ、Ｂの状態に従ってインバータＩＶ７の出力信号を選択的に出力する。ＮＡＮＤゲートＮＤ３は、伝送ゲートＴ３の出力信号とリセットノードＲの出力信号のＮＡＮＤ演算を行う。インバータＩＶ８は、ＮＡＮＤゲートＮＤ３の出力信号を反転して伝送ゲートＴ４に出力する。
【０１０４】
伝送ゲートＴ４は、制御信号Ａ、Ｂの状態に従ってインバータＩＶ８の出力信号を選択的に出力する。インバータＩＶ９は、ＮＡＮＤゲートＮＤ３の出力信号を反転して出力ノードｑに出力する。
【０１０５】
したがって、入力ノードｄから入力されるデータはノードｃｐを介し入力される制御信号が１回トグルされる度に右側に移動することになる。このとき、リセットノードＲにロー信号が入力される場合、出力ノードｑにはロー信号が出力されてフリップフロップＦＦがリセット状態となる。
【０１０６】
図１５は、図１に示すレファレンスレジスタ部６０でプログラム命令処理部２００の動作過程を説明するための図である。
【０１０７】
先ず、命令処理区間ではチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢがロー状態を維持する。そして、出力イネーブル信号ＯＥＢがｍ回トグルする間には命令信号ＣＭＤがディスエーブル状態を維持する。
【０１０８】
以後、プログラマブル活性化区間に進入して出力イネーブル信号ＯＥＢがｍ回トグルすると、命令信号ＣＭＤがハイにイネーブルされる。ここで、出力イネーブル信号ＯＥＢのトグル回数を調整する場合は、直列連結されたフリップフロップＦＦの個数を調整することになる。次に、プログラマブル活性化区間で出力イネーブル信号ＯＥＢがｍ回以上トグルする場合は、再び命令信号ＣＭＤがディスエーブルされる。
【０１０９】
図１６は、図１に示すタイミング制御レジスタ部１２０においてプログラム命令処理部２００の動作過程を説明するための図である。
【０１１０】
先ず、命令処理区間ではチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢがロー状態を維持する。そして、出力イネーブル信号ＯＥＢがｎ回トグルする間には命令信号ＣＭＤがディスエーブル状態を維持する。
【０１１１】
以後、プログラマブル活性化区間に進入して出力イネーブル信号ＯＥＢがｎ回トグルすると、命令信号ＣＭＤがハイにイネーブルされる。ここで、出力イネーブル信号ＯＥＢのトグル回数を調整する場合は、直列連結されたフリップフロップＦＦの個数を調整することになる。次に、プログラマブル活性化区間で出力イネーブル信号ＯＥＢがｎ回以上トグルする場合は、再び命令信号ＣＭＤがディスエーブルされる。
【０１１２】
図１７は、図１１に示すパッドレジスタ部１９０においてプログラム命令処理部２００の動作過程を説明するための図である。
【０１１３】
先ず、命令処理区間ではチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢがロー状態を維持する。そして、出力イネーブル信号ＯＥＢがｏ回トグルする間には命令信号ＣＭＤがディスエーブル状態を維持する。
【０１１４】
以後、プログラマブル活性化区間に進入して出力イネーブル信号ＯＥＢがｏ回トグルすると、命令信号ＣＭＤがハイにイネーブルされる。ここで、出力イネーブル信号ＯＥＢのトグル回数を調整する場合は、直列連結されたフリップフロップＦＦの個数を調整することになる。次に、プログラマブル活性化区間で出力イネーブル信号ＯＥＢがｏ回以上トグルする場合は、再び命令信号ＣＭＤがディスエーブルされる。
【０１１５】
図１８は、図１２に示すプログラムレジスタ制御部２１０の詳細な回路図である。
【０１１６】
プログラムレジスタ制御部２１０はＡＮＤゲートＡＤ４、インバータＩＶ１０〜ＩＶ１７、ＮＯＲゲートＮＯＲ２、ＮＯＲ３を備える。
【０１１７】
ここで、ＡＮＤゲートＡＤ４はｎ番目の命令信号ＣＭＤと入力データＤＱ＿ｎのＡＮＤ演算を行う。インバータＩＶ１０〜ＩＶ１２はＡＮＤゲートＡＤ４の出力信号を反転・遅延する。ＮＯＲゲートＮＯＲ２は、ＡＮＤゲートＡＤ４の出力信号とインバータＩＶ１２の出力信号のＮＯＲ演算を行う。インバータＩＶ１３、ＩＶ１４は、ＮＯＲゲートＮＯＲ２の出力信号を遅延してライト制御信号ＥＮＷを出力する。
【０１１８】
ＮＯＲゲートＮＯＲ３は、ＮＯＲゲートＮＯＲ２の出力信号とパワーアップ検出信号ＰＵＰのＮＯＲ演算を行って出力する。インバータＩＶ１５〜ＩＶ１７は、ＮＯＲゲートＮＯＲ３の出力信号を反転・遅延してセルプレート信号ＣＰＬを出力する。ここで、パワーアップ検出信号ＰＵＰは初期のリセット動作でレジスタに格納されたデータをリードした以後に再びレジスタをセットさせるための制御信号である。
【０１１９】
ｎ番目の命令信号ＣＭＤがハイに活性化された以後、入力パッドを利用して入力データＤＱ＿ｎをトグルさせると、遅延部２１１の遅延時間ほどのパルス幅を有するライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬが発生する。
【０１２０】
図１９は、図１２に示すプログラムレジスタアレイ２３０に関する詳細な回路図である。
【０１２１】
プログラムレジスタアレイ２３０はプルアップ駆動素子（ＰＭＯＳトランジスタＰ７）、駆動部２３１、ライトイネーブル制御部２３２、強誘電体キャパシタ部２３３、駆動部２３４及びプルダウン駆動素子（ＮＭＯＳトランジスタＮ２３）を備える。
【０１２２】
ここで、プルアップ駆動素子のＰＭＯＳトランジスタＰ７は電源電圧ＶＣＣ印加端と駆動部２３１との間に連結され、ゲート端子を介しプルアップイネーブル信号ＥＮＰが印加される。
【０１２３】
駆動部２３１は、ラッチ構造のＰＭＯＳトランジスタＰ８、Ｐ９を備える。ＰＭＯＳトランジスタＰ８のゲート端子はＰＭＯＳトランジスタＰ９のドレイン端子と連結され、ＰＭＯＳトランジスタＰ９のゲート端子はＰＭＯＳトランジスタＰ８のドレイン端子と連結される。
【０１２４】
ライトイネーブル制御部２３２は、ＮＭＯＳトランジスタＮ１９、Ｎ２０を備える。ＮＭＯＳトランジスタＮ１９はリセット信号ＲＥＳＥＴ入力端とノードＣＮ１との間に連結され、ゲート端子を介しライト制御信号ＥＮＷが印加される。ＮＭＯＳトランジスタＮ２０はセット信号ＳＥＴ入力端とノードＣＮ２との間に連結され、ゲート端子を介しライト制御信号ＥＮＷが印加される。
【０１２５】
強誘電体キャパシタ部２３３は、強誘電体キャパシタＦＣ２〜ＦＣ５を備える。強誘電体キャパシタＦＣ２は一端がノードＣＮ１と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。強誘電体キャパシタＦＣ３は一端がノードＣＮ２と連結され、他の一端を介しセルプレート信号ＣＰＬが印加される。
【０１２６】
そして、強誘電体キャパシタＦＣ４はノードＣＮ１と接地電圧端との間に連結され、強誘電体キャパシタＦＣ５はノードＣＮ２と接地電圧端との間に連結される。ここで、強誘電体キャパシタＦＣ４、ＦＣ５はセル両端のローディングレベル制御に従い選択的に追加して用いることもできる。
【０１２７】
さらに、駆動部２３４はラッチ構造のＮＭＯＳトランジスタＮ２１、Ｎ２２を備える。ＮＭＯＳトランジスタＮ２１は、ゲート端子がＮＭＯＳトランジスタＮ２２のドレイン端子と連結される。そして、ＮＭＯＳトランジスタＮ２２はゲート端子がＮＭＯＳトランジスタＮ２１のドレイン端子と連結される。
【０１２８】
プルダウン駆動素子Ｎ２３は、駆動部２３４と接地電圧ＶＳＳ印加端との間に連結され、ゲート端子を介しプルダウンイネーブル信号ＥＮＮが印加される。さらに、プログラムレジスタアレイ２３０は出力端を介し制御信号ＲＥ＿ｍ、ＲＥ＿ｍを出力する。
【０１２９】
一方、図２０は電源投入時にプログラムセルに格納されたデータをセンシングしてリードする動作タイミング図である。
【０１３０】
先ず、パワーアップ以後Ｔ１区間で電源が安定した電源電圧ＶＣＣレベルに達するとリセット信号ＲＥＳＥＴがディスエーブルされ、パワーアップ検出信号ＰＵＰがイネーブルされる。
【０１３１】
以後、パワーアップ検出信号ＰＵＰのイネーブルに従いセルプレート信号ＣＰＬがハイに遷移する。このとき、プログラムレジスタアレイ２３０の強誘電体キャパシタＦＣ２、ＦＣ３に貯蔵された電荷が強誘電体キャパシタＦＣ４、ＦＣ５のキャパシタンスロードによりセル両端ノード、即ちＣＮ１とＣＮ２に電圧差を発生させる。
【０１３２】
セル両端ノードに充分電圧差が発生するＴ２区間に進入すればプルダウンイネーブル信号ＥＮＮがハイにイネーブルされ、プルアップイネーブル信号ＥＮＰがローにディスエーブルされてセル両端のデータを増幅することになる。
【０１３３】
以後、Ｔ３区間に進入してセル両端のデータ増幅が完了すると、パワーアップ検出信号ＰＵＰ及びセルプレート信号ＣＰＬを再びローに遷移させる。したがって、破壊されていた強誘電体キャパシタＦＣ２又は強誘電体キャパシタＦＣ３のハイデータを再び復旧することになる。このとき、ライト制御信号ＥＮＷはロー状態を維持して外部データが再びライトされることを防ぐ。
【０１３４】
図２１は、本発明に係るプログラムの動作時にｎ番目の命令信号ＣＭＤがハイに活性化された以後、プログラムレジスタに新たなデータをセットするための動作タイミング図である。
【０１３５】
先ず、ｎ番目の命令信号ＣＭＤがハイにイネーブルされた後一定時間が経過すると、セット信号ＳＥＴ、リセット信号ＲＥＳＥＴが入力される。そして、データ入／出力パッドから印加される入力データＤＱ＿ｎがハイからローにディスエーブルされると、プログラムサイクルが始まりレジスタに新たなデータをライトするためのライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬがハイに遷移する。
【０１３６】
このとき、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰはロー状態を維持する。したがって、プログラムレジスタ制御部２１０にｎ番目の命令信号ＣＭＤがハイで入力される場合、プログラム命令処理部２００からの信号の流入が遮断され、これ以上制御命令が入力されない状態でプログラム動作を行うことができるようになる。
【０１３７】
このような本発明は、メモリセルのテスト時に共通センスアンプアレイ部１５０に提供されるレファレンス電圧とタイミングを制御し、入力パッドのデータピンの役割を変更することをその実施の形態で説明した。しかし、本発明はこれに限定されず、ワードライン、プレートライン又はラッチを制御するためのテストモード変更に利用することもできる。
【図面の簡単な説明】
【０１３８】
【図１】本発明に係る不揮発性強誘電体メモリを利用したテストモード制御装置の構成を示す図である。
【図２】図１に示すセルアレイブロックに関する詳細な構成を示す図である。
【図３】図２に示すＭＢＬプルアップ制御部に関する詳細な回路図である。
【図４】図２に示すＭＢＬロード制御部に関する詳細な回路図である。
【図５】図２に示すカラム選択制御部に関する詳細な回路図である。
【図６】図２に示すサブセルアレイに関する詳細な回路図である。
【図７】図１に示すレファレンス電圧制御部に関する詳細な回路図である。
【図８】図１に示す第２のレファレンス電圧制御部に関する詳細な回路図である。
【図９】図１に示すレファレンス電圧制御部に関する動作タイミング図である。
【図１０】図１に示すタイミング制御部に関する詳細な回路図である。
【図１１】本発明に係る不揮発性強誘電体メモリを利用したテストモード制御装置の他の実施の形態である。
【図１２】本発明に係るレファレンスレジスタ部、タイミング制御レジスタ部及びパッドレジスタ部に関する詳細な構成を示す図である。
【図１３】図１２に示すプログラム命令処理部の詳細な構成を示す図である。
【図１４】図１３に示すフリップフロップに関する詳細な回路図である。
【図１５】本発明に係るレファレンスレジスタ部においてプログラム命令処理部の動作タイミング図である。
【図１６】本発明に係るタイミング制御レジスタ部においてプログラム命令処理部の動作タイミング図である。
【図１７】本発明に係るパッドレジスタ部においてプログラム命令処理部の動作タイミング図である。
【図１８】図１２に示すプログラムレジスタ制御部に関する詳細な回路図である。
【図１９】図１２に示すプログラムレジスタアレイに関する詳細な回路図である。
【図２０】本発明に係るパワーアップモード時の動作タイミング図である。
【図２１】本発明に係るプログラム時の動作タイミング図である。
【符号の説明】
【０１３９】
１０   セルアレイブロック
１１   メインビットラインプルアップ制御部
１２   メインビットラインロード制御部
１３   サブセルアレイ
１４   カラム選択制御部
２０   データバス部
３０   第１のレファレンス電圧制御部
４０   第１の経路制御部
５０   第２のレファレンス電圧制御部
６０   レファレンスレジスタ部
７０   第２の経路制御部
８０   レファレンス電圧制御部
９０   第１のタイミング制御部
１００   第３の経路制御部
１１０   第２のタイミング制御部
１２０   タイミング制御レジスタ部
１３０   第４の経路制御部
１４０   タイミング制御部
１５０   共通センスアンプアレイ部
１６０   スイッチ制御部
１７０   データ入／出力バッファ部
１８０   制御パッド
１８１   アドレスパッド
１８２〜１８５   第５〜第８の経路制御部
１８６   制御バッファ
１８７   アドレスバッファ
１９０   パッドレジスタ部
２００   プログラム命令処理部
２０１   論理部
２０２   フリップフロップ部
２０３   オーバートグル感知部
２１０   プログラムレジスタ制御部
２１１   遅延部
２２０   リセット回路部
２３０   プログラムレジスタアレイ
２３１、２３４   駆動部
２３２   ライトイネーブル制御部
２３３   強誘電体キャパシタ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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