(57)【要約】【課題】多層プリント回路基板における、ビアを流れる電流により誘起される電源供給系で発生する並列共振を抑制できる設計方法を提供する。【解決手段】本発明の設計方法は、第１の配線パターンを設計する第１工程Ｐ１、電源配線層とグランド配線層との間にキャパシタを配置する第２工程Ｐ２、第１信号配線及び電源層貫通ビアの位置を抽出する第３工程Ｐ３、第１入力インピーダンスを算出する第４工程Ｐ４、第１並列共振周波数ｆ１を抽出する第５工程Ｐ５、第２入力インピーダンスを算出する第６工程Ｐ６、第２並列共振周波数ｆ２を抽出する第７工程Ｐ７、共振周波数偏差を求める第８工程Ｐ８、共振周波数偏差を基準値δと比較する第９工程Ｐ９、プリント回路基板の構成変更処理及びフラグセット処理を行う第１０工程Ｐ１０、いずれもフラグ情報に基づく処理を行う第１１工程Ｐ１１乃至第１３工程Ｐ１３を含み構成される。【選択図】　　　図１
2004134500.tif 000002
【特許請求の範囲】
【請求項１】
電源配線層、グランド配線層及び複数の信号配線層を有すると共に前記信号配線層に形成された複数の信号配線の中の少なくとも一つの第１信号配線が前記電源配線層及び前記グランド配線層の少なくとも一方を貫く電源層貫通ビアを含み、
更に前記電源配線層と前記グランド配線層との間に所定の容量値のキャパシタを備え、
前記電源層貫通ビアを流れる電流により誘起される前記電源配線層，前記グランド配線層及び前記キャパシタからなる電源供給系の並列共振振幅電圧が所定の基準値未満であることを特徴とする多層プリント回路基板の設計方法。
【請求項２】
電源配線層、グランド配線層及び複数の信号配線層を有する多層プリント回路基板において、
接続情報に基づいて第１の配線パターンを設計する第１工程と、
前記第１の配線パターンに含まれる信号配線の中から前記電源配線層及び前記グランド配線層の少なくとも一方を貫く電源層貫通ビアを含む第１信号配線及び当該第１信号配線に含まれ前記電源層貫通ビアの位置を抽出する第３工程と、
前記電源層貫通ビアの位置で前記電源配線層、及び前記グランド配線層からなる電源供給系の第１入力インピーダンスを算出する第４工程と、
前記第１入力インピーダンスの周波数特性に基づいて前記電源供給系の第１並列共振周波数ｆ１を抽出する第５工程と、
前記第１信号配線の信号入力端から見込んだ、当該第１信号配線における前記電源層貫通ビアを除いた部分と前記電源配線層又は前記グランド配線層からなる信号系の第２入力インピーダンスを算出する第６工程と、
前記第２入力インピーダンスの周波数特性に基づいて前記信号系の第２並列共振周波数ｆ２を抽出する第７工程と、
前記第１並列共振周波数ｆ１と第２並列共振周波数ｆ２との差が最小となる共振周波数偏差を求める第８工程と、
前記共振周波数偏差を予め設定された基準値δと比較し、前記共振周波数偏差が前記基準値δ以上のとき当該プリント回路基板の設計を完了する第９工程と、
前記共振周波数偏差が前記基準値δ未満であるとき、当該プリント回路基板の構成変更処理を行い、必要に応じて第１フラグ乃至第３フラグをオンにセットする第１０工程と、
前記第１フラグがオンになっているか確認する第１１工程と、
前記第１フラグがオフのとき更に第２フラグがオンになっているか確認し、この第２フラグがオンのとき前記第４工程に戻り、オフのとき第４工程及び第６工程の双方に戻る第１２工程と、
前記第１フラグがオンのとき、更に前記第３フラグがオンにセットされているか確認し、オフであれば前記第６工程に戻る第１３工程と、
前記第３フラグがオンのとき、当該プリント回路基板の前記共振周波数偏差は前記基準値δ未満であるアラームを出力する第１４工程と、を含むことを特徴とする多層プリント回路基板の設計方法。
【請求項３】
前記電源配線層と前記グランド配線層との間に所定の容量値のキャパシタを配置する第２工程を更に含み、
前記第４工程が前記電源層貫通ビアの位置で前記電源配線層、前記グランド配線層、及び前記キャパシタからなる電源供給系の第１入力インピーダンスを算出するものである請求項２記載の多層プリント回路基板の設計方法。
【請求項４】
前記第１０工程が、
前記共振周波数偏差が前記基準値δ未満であるとき、前記電源供給系の構成変更の可否を確認する第１１０工程と、
前記第１１０工程の結果が可のとき、前記電源供給系の構成変更処理を施し、当該第１０工程を終了する第１２０工程と、
前記第１１０工程の結果が不可のとき、第１フラグをオンにセットする第１３０工程と、
前記信号系の構成変更の可否を確認する第１４０工程と、
前記第１４０工程の結果が可のとき、前記信号系の構成変更処理を施し、当該第１０工程を終了する第１５０工程と、
前記第１４０工程の結果が不可のとき、第３フラグをオンにセットした後、当該第１０工程を終了する第１６０工程と、を有する請求項３記載の多層プリント回路基板の設計方法。
【請求項５】
前記第１１０工程が、
前記キャパシタの容量値の変更の可否を確認する第１１１工程と、
前記第１１１工程の結果が可のとき、前記キャパシタの新しい容量値を設定した後、第１１工程へ進む第１１２工程と、
前記第１１１工程の結果が不可のとき、前記キャパシタの実装位置変更の可否を確認する第１１３工程と、
前記第１１３工程の結果が可のとき、前記キャパシタの新しい実装位置を指定した後、前記第１２０工程へ進む第１１４工程と、
前記第１１３工程の結果が不可のとき、新たなキャパシタの追加実装の可否を確認する第１１５工程と、
前記第１１５工程の結果が可のとき、追加キャパシタの容量値及び実装位置を指定した後、前記第１２０工程へ進む第１１６工程と、
前記第１１５工程の結果が不可のとき、前記電源配線層と前記グランド配線層との間の第１絶縁層の比誘電率変更の可否を確認し、変更が不可のとき前記第１３０工程へ進む第１１７工程と、
前記第１１７工程の結果が可のとき、前記第１絶縁層の新しい比誘電率を設定した後、前記第１２０工程へ進む第１１８工程と、を含む請求項４記載の多層プリント回路基板の設計方法。
【請求項６】
前記第１４０工程が、
前記第１信号配線の配線長の変更の可否を確認する第１４１工程と、
前記第１４１工程の結果が可のとき、前記第１信号配線の新しい配線長を設定した後、前記第１５０工程へ進む第１４２工程と、
前記第１４１工程の結果が不可のとき、前記信号系の終端条件変更の可否を確認する第１４３工程と、
前記第１４３工程の結果が可のとき、前記信号系の新しい終端条件を設定した後、前記第１５０工程へ進む第１４４工程と、
前記第１４３工程の結果が不可のとき、前記第１信号配線と前記電源配線層又は前記グランド配線層との間の第２絶縁層の比誘電率変更の可否を確認し、変更が不可のとき前記第１６０工程へ進む第１４５工程と、
前記第１４５工程の結果が可のとき、前記第２絶縁層の新しい比誘電率を設定した後、前記第１５０工程へ進む第１４６工程と、を含む請求項４又は５に記載の多層プリント回路基板の設計方法。
【請求項７】
前記第１４０工程が、
前記第１信号配線の現配線パターンの変更の可否を確認する第１４１ａ工程と、前記第１４１ａ工程の結果が可のとき、前記現配線パターンを変更し修正配線パターンを生成する第１４２ａ工程と、
前記修正配線パターンに含まれる電源層貫通ビアの位置が前記現配線パターンに含まれる電源層貫通ビアの位置と変わっているか確認する第１４２ｂ工程と、
前記修正配線パターンに含まれる電源層貫通ビアの位置が前記現配線パターンに含まれる電源層貫通ビアの位置と変わっていれば第２フラグをオンにセットする第１４２ｃ工程と、
前記修正配線パターンの配線長と前記現配線パターンの配線長との間に配線長差があるか確認し、この配線長差があれば前記第１５０工程に進む第１４２ｄ工程と、
前記第１４１ａ工程の結果が不可であるか又は前記第１４２ｄ工程の結果が配線長差無しのいずれかのとき、前記信号系の終端条件変更の可否を確認する第１４３ａ工程と、
前記第１４３ａ工程の結果が可のとき、前記信号系の新しい終端条件を設定した後、前記第１５０工程へ進む第１４４ａ工程と、
前記第１４３ａ工程の結果が不可のとき、前記第１信号配線と前記電源配線層又は前記グランド配線層との間の第２絶縁層の比誘電率変更の可否を確認し、変更が不可のとき前記第１６０工程へ進む第１４５ａ工程と、
前記第１４５ａ工程の結果が可のとき、前記第２絶縁層の新しい比誘電率を設定した後、前記第１５０工程へ進む第１４６ａ工程と、を含む請求項４又は５に記載の多層プリント回路基板の設計方法。
【請求項８】
電源配線層、グランド配線層及び複数の信号配線層を有すると共に前記信号配線層に形成された複数の信号配線の中の少なくとも一つの第１信号配線が前記電源配線層又は前記グランド配線層の少なくとも一方を貫く電源層貫通ビアを含み且つこの電源層貫通ビアの中に前記電源配線層及び前記グランド配線層を貫く第１ビアを少なくとも一つ含み、
前記電源配線層、前記グランド配線層、及び前記電源配線層と前記グランド配線層との間の第１絶縁層からなる電源供給系の第１並列共振周波数ｆ１と前記第１信号配線における前記電源層貫通ビアを除いた部分と前記電源配線層或いは前記グランド配線層からなる信号系の第２並列共振周波数ｆ２との差が予め設定した基準値δよりも大きいことを特徴とする多層プリント回路基板。
【請求項９】
電源配線層、グランド配線層及び複数の信号配線層を有し且つ少なくとも一つの前記信号配線層は前記電源配線層と前記グランド配線層との間に配置された第１信号配線層であり、
前記信号配線層に形成された複数の信号配線の中の少なくとも一つの第１信号配線が前記電源配線層又は前記グランド配線層の少なくとも一方を貫く電源層貫通ビア及び前記第１信号配線層の一部を含み且つ前記電源層貫通ビアの中に前記電源配線層又は前記グランド配線層のいずれか一方のみを貫いて前記第１信号配線層に接続する第２ビアを少なくとも一つ含み、
前記電源配線層、前記グランド配線層、及び前記電源配線層と前記グランド配線層との間の第１絶縁層からなる電源供給系の第１並列共振周波数ｆ１と前記第１信号配線における前記電源層貫通ビアを除いた部分と前記電源配線層又は前記グランド配線層からなる信号系の第２並列共振周波数ｆ２との差が予め設定した基準値δよりも大きいことを特徴とする多層プリント回路基板。
【請求項１０】
前記第１信号配線の終端素子としてキャパシタ或いは抵抗を更に備えた請求項８又は９に記載の多層プリント回路基板。
【請求項１１】
前記電源配線層と前記グランド配線層との間に所定の容量値の容量素子を更に備えた請求項８又は９に記載の多層プリント回路基板。
【請求項１２】
複数の前記信号配線層は前記電源配線層と前記グランド配線層との間に挟まれず且ついずれか一方と第２絶縁層を介して形成された第２信号配線層を少なくとも一つ有すると共に前記第１信号配線は前記第２信号配線層を一部に含み、
前記電源配線層と前記グランド配線層とは前記第１絶縁層を介して形成され、
前記第１絶縁層の比誘電率と前記第２絶縁層の比誘電率とが異なる請求項８又は９に記載の多層プリント回路基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源供給系における並列共振、その結果として生じるＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ　ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）を抑制することができる多層プリント回路基板及びその設計方法に関するものである。
【０００２】
【従来の技術】
図１２及び図１３は、従来から存在する多層プリント回路基板の例を示す模式的な断面図である。図１２を参照すると、多層プリント回路基板１００は、基板表面に実装されている送信用ＩＣ１０２ａと受信用ＩＣ１０２ｂ、これらを接続するための信号配線１０３ａ，１０３ｂ或いは１０３ｃ、異なる層の信号配線を接続するためのビア１０４ａ，１０４ｂ、グランド配線層１１１、電源配線層１１２、両配線層間に接続されるデカップリングキャパシタ１０１、異なる配線層間の絶縁層となる誘電体１１６，１１７ａ，１１７ｂから構成されている。
【０００３】
又、図１３を参照すると、多層プリント回路基板２００は、基板表面に実装されている送信用ＩＣ２０２ａと受信用ＩＣ２０２ｂ、これらを接続するための信号配線２０３ａ，２０３ｂ或いは２０３ｃ、異なる層の信号配線を接続するためのビア２０４ａ，２０４ｂ、グランド配線層２１１、電源配線層２１２、両配線層間に接続されるデカップリングキャパシタ２０１、異なる配線層間の絶縁層となる誘電体２１６，２１７ａ，２１７ｂから構成されている。尚、多層プリント回路基板２００の場合は、信号配線２０３ｂがグランド配線層２１１と電源配線層２１２との間に形成されており、ビア２０４ａ，２０４ｂがグランド配線層２１１のみを貫通している点が多層プリント回路基板１００の場合と異なっている。
【０００４】
従来から多層プリント回路基板においては、高密度に実装された電子部品間の結線、又デジタル信号伝送に対する基板の高パフォーマンス化のため、一般的に、信号配線が図１２に示したように基板の一表面のみでなく表裏の二表面に形成されたり、もしくは図１３に示したように表面のみならず内層にも形成され、層間接続のためにビアが形成されている。また、外部からの直流電圧を受け当該多層プリント回路基板に実装されている電子部品に供給するための電源供給系は、図１２、図１３に示したように一般的に内層且つ隣接する二枚の平面導体と、これらにつながるように表面に実装されたデカップリングキャパシタからなる。従って、多層プリント回路基板の構造として、図１２のように信号配線がビア１０４ａ，１０４ｂにより電源供給系を貫くような構造となることも多く、場合によっては図１３のように信号配線がビア２０３ａ，２０３ｂによりグランド配線層２１１を貫き、信号配線の一部がグランド配線層２１１と電源配線層２１２に挟まれる配線２０３ｂのような構造となることもある。
【０００５】
しかし、このような構造の多層プリント回路基板１００或いは２００においては、グランド配線層１１１及び電源配線層１１２からなる或いはグランド配線層２１１及び電源配線層２１２からなる電源供給系を貫くビア１０４ａ，１０４ｂ或いはビア２０４ａ，２０４ｂに高周波電流が流れると、これらの電源供給系で共振が発生することが知られている。
【０００６】
図１４は、グランド配線層３１１と電源配線層３１２を含む電源供給系を貫くビアに高周波電流が流れ、当該ビアが励振源となって多層プリント回路基板の電源供給系に定在波が発生する様子を模式的に示したものである。図１４（ａ）を参照すると、例えば送信用ＩＣ３０２ａの出力端に接続した信号配線３０３ａと終端素子３０５に接続した信号配線３０３ｂが電源供給系を貫くビア３０４ａにより接続されている場合、送信用ＩＣ３０２ａからデジタル信号が出力されたとき、ビア３０４ａが励振源となって電源供給系に過渡的な電流・電圧波が発生し、図１４（ｂ）に示したように波は電源供給系のエッジで反射を繰り返す結果、定常状態において図１４（ｃ）のように電源供給系の大きさ、形状に固有の電圧分布が生じる。これは定在波、すなわち並列共振の発生を意味する。信号配線がビアによりグランド配線層或いは電源配線層を貫き、信号配線の一部が電源配線層とグランド配線層に挟まれる場合についても同様に記述できる。この電源供給系における並列共振の発生が、次の二つの問題を生じさせる。
【０００７】
第１の問題は、並列共振の発生は電源供給系における大きな電圧変動の発生を意味し、これがＩＣ／ＬＳＩを誤動作させる原因となる。
【０００８】
第２の問題は、並列共振の発生が電源供給系を高いレベルの放射電磁ノイズを出すアンテナ要素とすることである。
【０００９】
従って、ビアを流れる高周波電流により誘起される電源供給系の並列共振をできるだけ抑制することが重要である。本願発明者等は、多層プリント回路基板における電源供給系の並列共振問題を解決すべく鋭意研究を進めた結果、非特許文献１或いは非特許文献２に示すように、電源供給系を貫くビアをその一部として有する信号配線の終端条件が変わると、電源供給系における平行平板共振の強度が変化することを実験により見出した。又、電源供給系を構成する平行平板の入力インピーダンスにおける並列共振周波数と電源供給系を貫くビアをその一部として有する信号配線においてビアを除いた伝送線路の並列共振周波数をずらすことが望ましいことを提案した。
【００１０】
尚、本発明に関連する放射ノイズを低減した多層プリント回路基板或いはその設計方法に関する先行技術として、特許文献１乃至特許文献３がある。
【００１１】
【特許文献１】
特開２００１−２４４５８２号公報（ｐ．２−３、図１）
【特許文献２】
特開２００１−２７４５５８号公報（ｐ．２−３、図１〜図８）
【特許文献３】
特開平６−２０３１０２号公報
【非特許文献１】
岩波瑞樹、星野茂樹、“多層プリント基板におけるビアにより誘起された平行平板共振に関する研究”、エレクトロニクス実装学会・超高速高周波エレクトロニクス実装研究会、第２回公開研究会論文集、２００１年１０月５日、ｐ．１１−１４
【非特許文献２】
プロシーディングズ　オブ　アイイーイーイー　テンス　トピカルミーティング　オン　エレクトリカル　パフォーマンス　オブ　エレクトロニックパッケージング、２００１年１０月ｐ．６５−６８（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＩＥＥＥ　１０ｔｈ　Ｔｏｐｉｃａｌ　Ｍｅｅｔｉｎｇ　ｏｎ　Ｅｌｅｃｔｒｉｃａｌ　Ｐｅｒｆｏｒｍａｎｃｅ　ｏｆ　Ｅｌｅｃｔｒｏｎｉｃ　Ｐａｃｋａｇｉｎｇ，　Ｏｃｔ．　２００１，　ｐ．６５−６８）
【００１２】
【発明が解決しようとする課題】
上記特許文献１乃至特許文献３では、電源供給系を貫くビアをその一部として有する信号配線が原因となって生じる電源供給系からの放射ノイズに関しては何も考慮されておらず、又非特許文献１或いは非特許文献２でも、多層プリント回路基板を具体的にどのように設計するかについては示されていなかった。
【００１３】
本発明は、本願発明者等のその後の研究結果に基づき、信号配線が電源供給系を貫く電源層貫通ビアにより接続されている多層プリント回路基板の電源供給系で発生する並列共振を抑制し、電源供給系から発生する放射電磁ノイズを減少させることができる多層プリント回路基板及びその設計方法を提供することを目的とする。又、このとき電源供給系における電圧変動が抑制されるので、ＩＣ／ＬＳＩを誤動作させる可能性が減少することも期待できる。
【００１４】
【課題を解決するための手段】
そのため、本発明による多層プリント回路基板の設計方法は、
電源配線層、グランド配線層及び複数の信号配線層を有すると共に前記信号配線層に形成された複数の信号配線の中の少なくとも一つの第１信号配線が前記電源配線層及び前記グランド配線層の少なくとも一方を貫く電源層貫通ビアを含み、更に前記電源配線層と前記グランド配線層との間に所定の容量値のキャパシタを備え、
前記電源層貫通ビアを流れる電流により誘起される前記電源配線層，前記グランド配線層及び前記キャパシタからなる電源供給系の並列共振振幅電圧が所定の基準値未満であることを特徴とする。
【００１５】
より具体的には、電源配線層、グランド配線層及び複数の信号配線層を有する多層プリント回路基板において、
接続情報に基づいて第１の配線パターンを設計する第１工程と、
前記第１の配線パターンに含まれる信号配線の中から前記電源配線層及び前記グランド配線層の少なくとも一方を貫く電源層貫通ビアを含む第１信号配線及び当該第１信号配線に含まれ前記電源層貫通ビアの位置を抽出する第３工程と、
前記電源層貫通ビアの位置で前記電源配線層、及び前記グランド配線層からなる電源供給系の第１入力インピーダンスを算出する第４工程と、
前記第１入力インピーダンスの周波数特性に基づいて前記電源供給系の第１並列共振周波数ｆ１を抽出する第５工程と、
前記第１信号配線の信号入力端から見込んだ、当該第１信号配線における前記電源層貫通ビアを除いた部分と前記電源配線層又は前記グランド配線層からなる信号系の第２入力インピーダンスを算出する第６工程と、
前記第２入力インピーダンスの周波数特性に基づいて前記信号系の第２並列共振周波数ｆ２を抽出する第７工程と、
前記第１並列共振周波数ｆ１と第２並列共振周波数ｆ２との差が最小となる共振周波数偏差を求める第８工程と、
前記共振周波数偏差を予め設定された基準値δと比較し、前記共振周波数偏差が前記基準値δ以上のとき当該プリント回路基板の設計を完了する第９工程と、
前記共振周波数偏差が前記基準値δ未満であるとき、当該プリント回路基板の構成変更処理を行い、必要に応じて第１フラグ乃至第３フラグをオンにセットする第１０工程と、
前記第１フラグがオンになっているか確認する第１１工程と、
前記第１フラグがオフのとき更に第２フラグがオンになっているか確認し、この第２フラグがオンのとき前記第４工程に戻り、オフのとき第４工程及び第６工程の双方に戻る第１２工程と、
前記第１フラグがオンのとき、更に前記第３フラグがオンにセットされているか確認し、オフであれば前記第６工程に戻る第１３工程と、
前記第３フラグがオンのとき、当該プリント回路基板の前記共振周波数偏差は前記基準値δ未満であるアラームを出力する第１４工程と、を含むことを特徴とする。このとき、前記電源配線層と前記グランド配線層との間に所定の容量値のキャパシタを配置する第２工程を更に含み、
前記第４工程が前記電源層貫通ビアの位置で前記電源配線層、前記グランド配線層、及び前記キャパシタからなる電源供給系の第１入力インピーダンスを算出するようにしてもよい。
【００１６】
又、前記第１０工程は、
前記共振周波数偏差が前記基準値δ未満であるとき、前記電源供給系の構成変更の可否を確認する第１１０工程と、
前記第１１０工程の結果が可のとき、前記電源供給系の構成変更処理を施し、当該第１０工程を終了する第１２０工程と、
前記第１１０工程の結果が不可のとき、第１フラグをオンにセットする第１３０工程と、
前記信号系の構成変更の可否を確認する第１４０工程と、
前記第１４０工程の結果が可のとき、前記信号系の構成変更処理を施し、当該第１０工程を終了する第１５０工程と、
前記第１４０工程の結果が不可のとき、第３フラグをオンにセットした後、当該第１０工程を終了する第１６０工程と、を有する構成とすることができる。
【００１７】
又、前記第１１０工程は、
前記キャパシタの容量値の変更の可否を確認する第１１１工程と、
前記第１１１工程の結果が可のとき、前記キャパシタの新しい容量値を設定した後、第１１工程へ進む第１１２工程と、
前記第１１１工程の結果が不可のとき、前記キャパシタの実装位置変更の可否を確認する第１１３工程と、
前記第１１３工程の結果が可のとき、前記キャパシタの新しい実装位置を指定した後、前記第１２０工程へ進む第１１４工程と、
前記第１１３工程の結果が不可のとき、新たなキャパシタの追加実装の可否を確認する第１１５工程と、
前記第１１５工程の結果が可のとき、追加キャパシタの容量値及び実装位置を指定した後、前記第１２０工程へ進む第１１６工程と、
前記第１１５工程の結果が不可のとき、前記電源配線層と前記グランド配線層との間の第１絶縁層の比誘電率変更の可否を確認し、変更が不可のとき前記第１３０工程へ進む第１１７工程と、
前記第１１７工程の結果が可のとき、前記第１絶縁層の新しい比誘電率を設定した後、前記第１２０工程へ進む第１１８工程と、を含む構成としてもよい。
【００１８】
又、前記第１４０工程は、
前記第１信号配線の配線長の変更の可否を確認する第１４１工程と、
前記第１４１工程の結果が可のとき、前記第１信号配線の新しい配線長を設定した後、前記第１５０工程へ進む第１４２工程と、
前記第１４１工程の結果が不可のとき、前記信号系の終端条件変更の可否を確認する第１４３工程と、
前記第１４３工程の結果が可のとき、前記信号系の新しい終端条件を設定した後、前記第１５０工程へ進む第１４４工程と、
前記第１４３工程の結果が不可のとき、前記第１信号配線と前記電源配線層又は前記グランド配線層との間の第２絶縁層の比誘電率変更の可否を確認し、変更が不可のとき前記第１６０工程へ進む第１４５工程と、
前記第１４５工程の結果が可のとき、前記第２絶縁層の新しい比誘電率を設定した後、前記第１５０工程へ進む第１４６工程と、を含む構成としてもよい。
【００１９】
或いは、前記第１４０工程を、
前記第１信号配線の現配線パターンの変更の可否を確認する第１４１ａ工程と、前記第１４１ａ工程の結果が可のとき、前記現配線パターンを変更し修正配線パターンを生成する第１４２ａ工程と、
前記修正配線パターンに含まれる電源層貫通ビアの位置が前記現配線パターンに含まれる電源層貫通ビアの位置と変わっているか確認する第１４２ｂ工程と、
前記修正配線パターンに含まれる電源層貫通ビアの位置が前記現配線パターンに含まれる電源層貫通ビアの位置と変わっていれば第２フラグをオンにセットする第１４２ｃ工程と、
前記修正配線パターンの配線長と前記現配線パターンの配線長との間に配線長差があるか確認し、この配線長差があれば前記第１５０工程に進む第１４２ｄ工程と、
前記第１４１ａ工程の結果が不可であるか又は前記第１４２ｄ工程の結果が配線長差無しのいずれかのとき、前記信号系の終端条件変更の可否を確認する第１４３ａ工程と、
前記第１４３ａ工程の結果が可のとき、前記信号系の新しい終端条件を設定した後、前記第１５０工程へ進む第１４４ａ工程と、
前記第１４３ａ工程の結果が不可のとき、前記第１信号配線と前記電源配線層又は前記グランド配線層との間の第２絶縁層の比誘電率変更の可否を確認し、変更が不可のとき前記第１６０工程へ進む第１４５ａ工程と、
前記第１４５ａ工程の結果が可のとき、前記第２絶縁層の新しい比誘電率を設定した後、前記第１５０工程へ進む第１４６ａ工程と、を含む構成とすることもできる。
【００２０】
又、本発明の多層プリント回路基板は、電源配線層、グランド配線層及び複数の信号配線層を有すると共に前記信号配線層に形成された複数の信号配線の中の少なくとも一つの第１信号配線が前記電源配線層又は前記グランド配線層の少なくとも一方を貫く電源層貫通ビアを含み且つこの電源層貫通ビアの中に前記電源配線層及び前記グランド配線層を貫く第１ビアを少なくとも一つ含み、
前記電源配線層、前記グランド配線層、及び前記電源配線層と前記グランド配線層との間の第１絶縁層からなる電源供給系の第１並列共振周波数ｆ１と前記第１信号配線における前記電源層貫通ビアを除いた部分と前記電源配線層或いは前記グランド配線層からなる信号系の第２並列共振周波数ｆ２との差が予め設定した基準値δよりも大きいことを特徴とする。
【００２１】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
図１は本発明の多層プリント回路基板の設計方法の一実施形態のフローチャートであり、図２は図１における第１０工程の詳細フローチャートの一例である。又、図３及び図４は、それぞれ図２における第１１０工程及び第１４０工程の詳細フローチャートの例である。
【００２２】
図１を参照すると、本実施形態の多層プリント回路基板の設計方法は、電源配線層、グランド配線層及び複数の信号配線層を有する多層プリント回路基板において、
接続情報に基づいて第１の配線パターンを設計する第１工程Ｐ１と、
電源配線層とグランド配線層との間に所定の容量値のキャパシタを配置する第２工程Ｐ２と、
第１の配線パターンに含まれる信号配線の中からビアにより電源配線層及びグランド配線層の少なくとも一方を貫く構造を含む第１信号配線及び当該第１信号配線に含まれ電源配線層及びグランド配線層の少なくとも一方を貫く電源層貫通ビアの位置を抽出する第３工程Ｐ３と、
電源層貫通ビアの位置で電源配線層、グランド配線層、及びキャパシタからなる電源供給系の第１入力インピーダンスを算出する第４工程Ｐ４と、
第１入力インピーダンスの周波数特性に基づいて電源供給系の第１並列共振周波数ｆ１を抽出する第５工程Ｐ５と、
第１信号配線の信号入力端から見込んだ、当該第１信号配線における電源層貫通ビアを除いた部分と電源配線層又はグランド配線層からなる信号系の第２入力インピーダンスを算出する第６工程Ｐ６と、
第２入力インピーダンスの周波数特性に基づいて信号系の第２並列共振周波数ｆ２を抽出する第７工程Ｐ７と、
第１並列共振周波数ｆ１と第２並列共振周波数ｆ２との差が最小となる共振周波数偏差を求める第８工程Ｐ８と、
共振周波数偏差を予め設定された基準値δと比較し、共振周波数偏差が基準値δ以上のとき当該プリント回路基板の設計を完了する第９工程Ｐ９と、
共振周波数偏差が基準値δ未満であるとき、当該プリント回路基板の構成変更処理を行い、必要に応じて第１フラグ又は第２フラグをオンにセットする第１０工程Ｐ１０と、
第１フラグがオンになっているか確認し、オフのとき第４工程に戻る第１１工程Ｐ１１と、
第１フラグがオンのとき、更に第２フラグがオンにセットされているか確認し、オフであれば第６工程の戻る第１２工程Ｐ１２と、
第２フラグがオンのとき、当該プリント回路基板の共振周波数偏差は基準値δ未満であるアラームを出力する第１３工程Ｐ１３と、を含み構成されている。
【００２３】
又、第１０工程Ｐ１０は、
共振周波数偏差が基準値δ未満であるとき、電源供給系の構成変更の可否を確認する第１１０工程Ｐ１１０と、
第１１０工程Ｐ１１０の結果が可のとき、電源供給系の構成変更処理を施し、第１０工程Ｐ１１０を終了する第１２０工程Ｐ１２０と、
第１１０工程Ｐ１１０の結果が不可のとき、第１フラグをオンにセットする第１３０工程Ｐ１３０と、
信号系の構成変更の可否を確認する第１４０工程Ｐ１４０と、
第１４０工程Ｐ１４０の結果が可のとき、信号系の構成変更処理を施し、第１０工程Ｐ１０を終了する第１５０工程Ｐ１５０と、
第１４０工程Ｐ１４０の結果が不可のとき、第２フラグをオンにセットした後、第１０工程Ｐ１０を終了する第１６０工程Ｐ１６０と、を含み構成されている。
【００２４】
又、第１１０工程Ｐ１１０は、
キャパシタの容量値の変更の可否を確認する第１１１工程Ｐ１１１と、
第１１１工程Ｐ１１１の結果が可のとき、キャパシタの新しい容量値を設定した後、第１１工程Ｐ１１へ進む第１１２工程Ｐ１１２と、
第１１１工程Ｐ１１１の結果が不可のとき、キャパシタの実装位置変更の可否を確認する第１１３工程Ｐ１１３と、
第１１３工程Ｐ１１３の結果が可のとき、キャパシタの新しい実装位置を指定した後、第１１０工程Ｐ１１０を終了して第１２０工程Ｐ１２０へ進む第１１４工程Ｐ１１４と、
第１１３工程Ｐ１１３の結果が不可のとき、新たなキャパシタの追加実装の可否を確認する第１１５工程Ｐ１１５と、
第１１５工程Ｐ１１５の結果が可のとき、追加キャパシタの容量値及び実装位置を指定した後、第１１０工程Ｐ１１０を終了して第１２０工程Ｐ１２０へ進む第１１６工程Ｐ１１６と、
第１１５工程Ｐ１１５の結果が不可のとき、電源配線層とグランド配線層との間の第１絶縁層の比誘電率変更の可否を確認し、変更が不可のとき第１１０工程Ｐ１１０を終了して第１３０工程Ｐ１３０へ進む第１１７工程Ｐ１１７と、
第１１７工程Ｐ１１７の結果が可のとき、第１絶縁層の新しい比誘電率を設定した後、第１１０工程Ｐ１１０を終了して第１２０工程Ｐ１２０へ進む第１１８工程Ｐ１１８と、を含み構成されている。
【００２５】
又、第１４０工程Ｐ１４０は、
第１信号配線の配線長の変更の可否を確認する第１４１工程Ｐ１４１と、
第１４１工程Ｐ１４１の結果が可のとき、第１信号配線の新しい配線長を設定した後、第１４０工程Ｐ１４０を終了して第１５０工程Ｐ１５０へ進む第１４２工程Ｐ１４２と、
第１４１工程Ｐ１４１の結果が不可のとき、信号系の終端条件変更の可否を確認する第１４３工程Ｐ１４３と、
第１４３工程Ｐ１４３の結果が可のとき、信号系の新しい終端条件を設定した後、第１４０工程Ｐ１４０を終了して第１５０工程Ｐ１５０へ進む第１４４工程Ｐ１４４と、
第１４３工程Ｐ１４３の結果が不可のとき、第１信号配線と電源配線層又はグランド配線層との間の第２絶縁層の比誘電率変更の可否を確認し、変更が不可のとき第１４０工程Ｐ１４０を終了して第１６０工程Ｐ１６０へ進む第１４５工程Ｐ１４５と、
第１４５工程Ｐ１４５の結果が可のとき、第２絶縁層の新しい比誘電率を設定した後、第１４０工程Ｐ１４０を終了して第１５０工程Ｐ１５０へ進む第１４６工程Ｐ１４６と、を含み構成されている。
【００２６】
次に、本実施形態の多層プリント回路基板の設計方法の動作について説明する。まず、本実施形態の設計方法の基本的な概念を説明する。図５はこの基本概念を説明するための図で、（ａ）は多層プリント回路基板１０の模式的な断面図、（ｂ）及び（ｃ）はそれぞれ（ａ）に示した基板の電源供給系の模式的な断面図及びこの電源供給系の入力インピーダンスの周波数特性の模式図であり、（ｄ）及び（ｅ）はそれぞれ（ａ）に示した基板の信号系のビアを除いた模式的な断面図及びこの信号系の入力インピーダンスの周波数特性の模式図である。以下、図５を参照して説明する。
【００２７】
この多層プリント回路基板１０は、第１層に形成され送信用ＩＣ２ａの出力端に接続した信号配線１３ａと、第２層に形成されたプレーン状のグランド配線層１１と、第３層に形成されたやはりプレーン状の電源配線層１２と、第４層に形成され終端抵抗５に接続した信号配線１３ｂと、グランド配線層１１及び電源配線層１２を貫通して信号配線１３ａと信号配線１３ｂとを接続する電源層貫通ビアであるビア１４ａと、グランド配線層１１／電源配線層１２間に接続したデカップリングキャパシタ１を備えている。又、第１層と第２層の間、第２層と第３層の間及び第３層と第４層の間にはそれぞれ第２絶縁層である誘電体１７ａ、第１絶縁層である誘電体１６及び第２絶縁層である誘電体１７ｂが存在している。
【００２８】
電源層貫通ビア１４ａの位置からみた電源供給系の入力インピーダンスの周波数特性に基づき抽出された第１並列共振周波数ｆ１は、デカップリングキャパシタ１の位置、個数、或いは容量値を変えることにより変化する。又、ビア１４ａの位置、誘電体１６の比誘電率を変えることによっても変化する。一方、信号系の並列共振周波数である第２並列共振周波数ｆ２は、第１信号配線の終端素子である終端抵抗５の抵抗値、第１信号配線を構成する信号配線１３ａ、１３ｂの長さ、信号配線１３ａとグランド配線層５の間に存在する第２絶縁層である誘電体１７ａ或いは信号配線１３ｂと電源配線層６の間に存在する第２絶縁層である誘電体１７ｂの比誘電率のいずれか、もしくは複数項目を変えることにより変化する。従って、上記した各項目の幾つかを調整することにより、第１並列共振周波数ｆ１と第２並列共振周波数ｆ２との差が所定の値δより大きくなるようにすることは可能である。尚、図５は、分かりやすくするため電源層貫通ビアが、グランド配線層１１及び電源配線層１２を同時に貫く第１ビアであるビア１４ａ一つしかない多層プリント回路基板１０を示しているが、電源層貫通ビアが複数存在する基板についても、各電源層貫通ビアの位置においてそれぞれ電源供給系の入力インピーダンスを計算し、全ての第１並列共振周波数ｆ１を求めて信号系の各第２並列共振周波数ｆ２と比較し、第１並列共振周波数ｆ１と第２並列共振周波数ｆ２との全ての組み合わせの差が所定の値δより大きくなるようにすればよい。
【００２９】
次に、本実施形態の設計方法の具体的な動作を図１〜図４に示したフローチャートに従って説明する。尚、以下では図１２に示す多層プリント回路基板１００を例として説明するが、図１３に示すプリント回路基板２００に対しても適用可能である。
【００３０】
送信用ＩＣ１０２ａから出力された信号は、信号配線１０３ａ、ビア１０４ａ、信号配線１０３ｂ、ビア１０４ｂ、信号配線１０３ｃからなる第１信号配線を通って受信用ＩＣ１０２ｂに入力されるが、ビア１０４ａ、１０４ｂを通過したとき、ビアが励振源となってグランド配線層１１１，電源配線層１１２，デカップリングキャパシタ１０１及び第１絶縁層である誘電体１１６からなる電源供給系に過渡的な電流・電圧波が発生する。この電流・電圧波は電源供給系のエッジで反射を繰り返す結果、定常状態において電源供給系の大きさ、形状、又デカップリングキャパシタ１０１の条件に依存した並列共振が生じる。一方、信号配線１０３ａ，１０３ｂ及び１０３ｃ、いずれも第２絶縁層である誘電体１１７ａ及び１１７ｂ、グランド配線層１１１又は電源配線層１１２からなる伝送線路の特性インピーダンスと受信用ＩＣ１０２ｂ中の伝送線路の負荷のインピーダンスは一般的に整合がとれないため、前記信号系を想定した場合、負荷インピーダンス、信号配線長に依存した並列共振が生じる。これらの並列共振の周波数を前記設計内容に基づいて所定量以上離間させるにすることにより電源供給系で発生する並列共振を抑制することができる。
【００３１】
すなわち、図１２のような送信用ＩＣ１０２ａ、受信用ＩＣ１０２ｂ、グランド配線層１１１と電源配線層１１２につながるデカップリングキャパシタ１０１が実装されており、第１信号配線がグランド配線層１１１、電源配線層１１２を貫くビア１０４ａ及びビア１０４ｂを介して第１層の信号配線１０３ａ，１０３ｃと第４層の信号配線１０３ｂにより形成されている４層構成のプリント回路基板を本実施形態の多層プリン回路基板の設計方法を用いて設計することにより、グランド配線層１１１，電源配線層１１２，誘電体１１６及びデカップリングキャパシタ１０１からなる電源供給系にビア１０４ａ及びビア１０４ｂを流れる電流により誘起される並列共振の周波数ｆ１と、第１層の信号配線１０３ａ及び１０３ｃ，誘電体１１７ａ並びにグランド配線層１１１からなる伝送線路、第４層の信号配線１０３ｂ，誘電体１１７ｂ及び電源配線層１１２からなる伝送線路並びに受信用ＩＣ１０２ｂ中の伝送線路の負荷により構成される信号系の並列共振の周波数ｆ２との差が所定量δ以上になっている。これによりビア１０４ａ及びビア１０４ｂを流れる電流により誘起されるグランド配線層１１１，電源配線層１１２，誘電体１０６及びデカップリングキャパシタ１０１からなる電源供給系の並列共振の振幅電圧が所定の基準値未満になり、この電源供給系からの放射電磁ノイズを抑制することができる。
【００３２】
尚、δとしては、例えば第１並列共振周波数ｆ１と第２並列共振周波数ｆ２との差が、いずれか小さい方の１０％以上になるように、すなわち、ｍｉｎ（ｆ１，ｆ２）＝ｆ０として、｜ｆ１−ｆ２｜≧δ（＝０．１×ｆ０）程度に定めればよい。
【００３３】
又、例えば図１３に示したプリント回路基板２００のように第１信号配線がグランド配線層２１１のみを貫く第２ビアであるビア２０４ａ，２０４ｂを介して第１層の信号配線２０３ａとグランド配線層２１１／電源配線層２１２間の第１信号配線層で形成された信号配線２０３ｂを含む場合も、同様にして本実施形態の多層プリン回路基板の設計方法を用いて設計することにより、グランド配線層２１１，電源配線層２１２，誘電体２１６及びデカップリングキャパシタ２０１からなる電源供給系にいずれも第２ビアであるビア２０４ａ及びビア２０４ｂを流れる電流により誘起される並列共振の周波数ｆ１と第１層の信号配線２０３ａ及び２０３ｃ，誘電体２１７ａ，グランド配線層２１１からなる伝送線路及び第１信号配線層で形成された信号配線２０３ｂ，誘電体２１６，グランド配線層２１１及び電源配線層２１２からなる伝送線路並びに受信用ＩＣ２０２ｂ中の伝送線路の負荷により構成される信号系の並列共振の周波数ｆ２との差が所定量δ以上にすることができる。
【００３４】
次に、具体的な４層プリント回路基板を用いて、第１信号配線の終端素子のインピーダンス値を変えることで信号系の第２並列共振周波数ｆ２を変化させ、この第１信号配線に含まれる電源層貫通ビアを流れる電流により誘起される電源供給系の並列共振の振幅電圧を抑制した例を説明する。
【００３５】
図６は、この４層プリント回路基板２０を示す図で、（ａ）はプリント回路基板２０の平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＡ−Ａ’線及びＢ１−Ｂ１’線に沿った矢視断面を模式的に示す断面図である。プリント回路基板２０の平面サイズは１００ｍｍ×１００ｍｍで、表面第１層にそれぞれ幅１ｍｍ、長さが３０ｍｍの信号配線２３ａ及び信号配線２３ｃが形成され、裏面第４層に幅１ｍｍ、長さが４０ｍｍの信号配線２３ｂが形成されている。第２層、第３層は、それぞれグランド配線層２１、電源配線層２２である。信号配線２３ａと信号配線２３ｂは０．３ｍｍφのビア２４ａにより、又信号配線２３ｃと信号配線２３ｂは０．３ｍｍφのビア２４ｂによりそれぞれ接続されている。信号配線２３ａ，２３ｂ，２３ｃ、グランド配線層２１、電源配線層２２の厚みは全て３５μｍであり、導体間に存在する誘電体２６，２７ａ，２７ｂの厚みは全て０．６ｍｍである。ＳＭＡコネクタやチップ抵抗、チップキャパシタ等の部品を半田付けできるよう、基板端部にグランド配線層２１につながるパッド２８及び電源配線層２２につながるパッド２９が設けられている。又、信号配線の一方の端部２５ａには、伝送線路の終端素子としてチップ部品７が実装されている。
【００３６】
図７は、図６における第１信号配線の他方の端部２５ｂ並びにグランドパッド２８ｂ及び電源パッド２９ｂが存在する基板端部２０ａにそれぞれＳＭＡコネクタを半田付けし、ネットワークアナライザ（図示せず）を用いてプリント回路基板２０の透過特性を測定した結果である。すなわち、図７は、図６に示す基板端部２０ａと基板端部２０ｂの間を透過する波の周波数特性を表しており、終端素子となるチップ部品７が抵抗値１ＭΩの抵抗の場合（以下、チップ部品７Ｒとする）と容量値０．１μＦのキャパシタの場合（以下、チップ部品７Ｃとする）について示したものである。図７において、ピークが７４０ＭＨｚ、１４１０ＭＨｚ、１６５０ＭＨｚ付近に存在するが、これらのピークはビア２４ａ、２４ｂにより誘起されたグランド配線層２１と電源配線層２２からなる平行平板における並列共振に起因している。７４０ＭＨｚ、１４１０ＭＨｚにおいては、チップ部品７Ｒの場合の方がピーク強度が大きい。これは、図６におけるグランド配線層２１と電源配線層２２からなる平行平板の各電源層貫通ビアの位置からみた入力インピーダンスの周波数特性に基づき抽出された第１並列共振周波数と、第１層の信号配線２３ａ，誘電体２７ａ及びグランド配線層２１からなる伝送線路，第４層の信号配線２３ｂ，誘電体２７ｂ及び電源配線層２２からなる伝送線路並びに第１層の信号配線２３ｃ，誘電体２７ａ及びグランド配線層２１からなる伝送線路並びにチップ部品１２Ｒにより構成される信号系の第２並列共振周波数が近接しているためである。一方、１６５０ＭＨｚにおいては、チップ部品１２Ｃの場合の方がピーク強度が大きい。これは、図６におけるグランド配線層２１と電源配線層２２からなる平行平板の第１並列共振周波数と、第１層の信号配線２３ａ，誘電体２７ａ及びグランド配線層２１からなる伝送線路，第４層の信号配線２３ｂ，誘電体２７ｂ及び電源配線層２２からなる伝送線路並びに第１層の信号配線２３ｃ，誘電体２７ａ及びグランド配線層２１からなる伝送線路並びにチップ部品Ｃにより構成される信号系の第２並列共振周波数が近接しているためである。
【００３７】
従って図７は、第１信号配線の終端素子のインピーダンスを変更して信号系の第２並列共振周波数を変化させることで、電源供給系の第１並列共振周波数との差を大きくし、電源供給系で発生する並列共振を抑制できることを示している。
【００３８】
次に、具体的な４層プリント回路基板を用いて、デカップリングキャパシタの数と実装位置を変化させて電源供給系の第１並列共振周波数ｆ１を変化させ、第１信号配線に含まれる電源層貫通ビアを流れる電流により誘起される電源供給系の並列共振の振幅電圧を抑制した例を説明する。
【００３９】
図８は、第１の配置のデカップリングキャパシタを備えた４層プリント回路基板を示す図で、（ａ）は４層プリント回路基板３０の平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＢ２−Ｂ２’線及びＣ−Ｃ’線に沿った矢視断面を模式的に示す断面図である。又、図９は、第２の配置のデカップリングキャパシタを備えた４層プリント回路基板を示す図で、（ａ）はプリント回路基板３０の平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＢ３−Ｂ３’線及びＤ−Ｄ’線に沿った矢視断面を模式的に示す断面図である。図８の第１の配置では、１２個のデカップリングキャパシタ４をプリント回路基板３０の互いに対向する両端部に配置しており、図９の第２の配置では８個のデカップリングキャパシタ４をプリント回路基板３０の４隅近傍及びプリント回路基板３０を十字状に略均等に分割した各領域の略中央部に配置している。又、いずれの場合も、デカップリングキャパシタ４は容量値が０．１μＦで表面第一層に実装されている。
【００４０】
この４層プリント回路基板３０も、平面サイズは１００ｍｍ×１００ｍｍで、表面第１層にそれぞれ幅０．５ｍｍ、長さが３０ｍｍの信号配線３３ａ及び信号配線３３ｃが形成され、裏面第４層に幅１ｍｍ、長さが４０ｍｍの信号配線３３ｂが形成されている。第２層、第３層は、それぞれグランド配線層３１、電源配線層３２である。信号配線３３ａと信号配線３３ｂは０．３ｍｍφのビア３４ａにより、又信号配線３３ｃと信号配線３３ｂは０．３ｍｍφのビア３４ｂによりそれぞれ接続されている。信号配線３３ａ，３３ｂ，３３ｃ、グランド配線層３１、電源配線層３２の厚みは全て３５μｍであり、グランド配線層３１と電源配線層３２の間に存在する誘電体３６の厚みは０．５ｍｍであり、信号配線３３ａ，３３ｃとグランド配線層３１の間に存在する誘電体３７ａ及び信号配線３３ｂと電源配線層３２の間に存在する誘電体３７ｂの厚みはいずれも０．３ｍｍである。ＳＭＡコネクタやチップ抵抗、チップキャパシタ等の部品を半田付けできるよう、基板端部にグランド配線層３１につながるパッド３８及び電源配線層３２につながるパッド３９が設けられている。又、信号配線の一方の端部３５ａには、伝送線路の終端素子としてチップ部品７が実装されている。
【００４１】
図１０は、図８及び図９それぞれにおける第１信号配線の他方の端部３５ｂ並びにグランドパッド３８ｂ及び電源パッド３９ｂが存在する基板端部３０ａにＳＭＡコネクタを半田付けし、ネットワークアナライザを用いてプリント回路基板の透過特性を測定した結果である。すなわち、図１０は、図８及び図９に示すプリント回路基板３０における基板端部３０ａと基板端部３０ｂの間を透過する波の周波数特性を表しており、デカップリングキャパシタが第１の配置の場合と第２の配置の場合について示したもので、チップ部品７Ｃのときの結果である。図１０において、ピークが７５０ＭＨｚ〜１１００ＭＨｚの周波数帯に存在するが、これらのピークはビア３４ａ、３４ｂにより誘起されたグランド配線層３１と電源配線層３２からなる平行平板における並列共振に起因している。この周波数帯のピーク強度を比較すると、デカップリングキャパシタを第１の配置とした場合の方がピーク強度が大きい。
【００４２】
これは、図８、図９おけるグランド配線層３１と電源配線層３２からなる平行平板の各電源層貫通ビアの位置からみた入力インピーダンスの周波数特性に基づき抽出されたそれぞれの第１並列共振周波数と、第１層の信号配線３３ａ，誘電体３７ａ及びグランド配線層３１からなる伝送線路，第４層の信号配線３３ｂ，誘電体３７ｂ及び電源配線層３２からなる伝送線路並びに第１層の信号配線３３ｃ，誘電体３７ａ及びグランド配線層２１からなる伝送線路並びにチップ部品１２Ｃにより構成される信号系の第２並列共振周波数とを比較したとき、図８に示す第１の配置の場合の第１並列共振周波数の方がより第２並列共振周波数に近接しているためである。
【００４３】
従って図１０は、４層プリント回路基板のデカップリングキャパシタの配置を図８の第１の配置から図９の第２の配置に変更して電源供給系の第１並列共振周波数を変化させることにより信号系の第２並列共振周波数との差を大きくして、電源供給系で発生する並列共振を抑制できることを示している。
【００４４】
以上説明したように、本発明の多層プリント回路基板の設計方法を用いて多層プリント回路基板を設計することにより、第１信号配線の電源層貫通ビアを流れる電流により誘起される電源供給系における並列共振を抑制することができるので、電源供給系から発生する放射電磁ノイズが減少し、更に電源供給系における電圧変動も抑制されてＩＣ／ＬＳＩが誤動作する可能性も減少させることができる。
【００４５】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能である。例えば、第１４０工程の詳細フローは、図１１のフローチャートに示すように、
第１信号配線の現配線パターンの変更の可否を確認する第１４１ａ工程Ｐ１４１ａと、
第１４１ａ工程Ｐ１４１ａの結果が可のとき、現配線パターンを変更し修正配線パターンを生成する第１４２ａ工程Ｐ１４２ａと、
修正配線パターンに含まれる電源層貫通ビアの位置が現配線パターンに含まれる電源層貫通ビアの位置と変わっているか確認する第１４２ｂ工程Ｐ１４２ｂと、
修正配線パターンに含まれる電源層貫通ビアの位置が現配線パターンに含まれる電源層貫通ビアの位置と変わっていれば第２フラグをオンにセットする第１４２ｃ工程Ｐ１４２ｃと、
修正配線パターンの配線長と現配線パターンの配線長との間に配線長差があるか確認し、この配線長差があれば第１５０工程Ｐ１５０に進む第１４２ｄ工程Ｐ１４２ｄと、
第１４１ａ工程Ｐ１４２ａの結果が不可であるか又は第１４２ｄ工程Ｐ１４２ｄの結果が配線長差無しのいずれかのとき、信号系の終端条件変更の可否を確認する第１４３ａ工程Ｐ１４３ａと、
第１４３ａ工程Ｐ１４３ａの結果が可のとき、信号系の新しい終端条件を設定した後、第１５０工程Ｐ１５０へ進む第１４４ａ工程Ｐ１４４ａと、
第１４３ａ工程Ｐ１４３ａの結果が不可のとき、第１信号配線と電源配線層又はグランド配線層との間の第２絶縁層の比誘電率変更の可否を確認し、変更が不可のとき第１６０工程Ｐ１６０へ進む第１４５ａ工程Ｐ１４５ａと、
第１４５ａ工程Ｐ１４５ａの結果が可のとき、第２絶縁層の新しい比誘電率を設定した後、第１５０工程Ｐ１５０へ進む第１４６ａ工程Ｐ１４６ａと、を含む構成とすることができる。これにより、信号系の構成変更を施す際に、電源層貫通ビアの位置も変更できるので、設計の自由度をより高めることができる。
【００４６】
又、いずれのプリント回路基板においても当該プリント回路基板を構成する各誘電体は同一材料であり、従って比誘電率も同一であるのが一般的であるが、例えばプリント回路基板１０において、グランド配線層１１と電源配線層１２の間に存在する誘電体１６の比誘電率が、信号配線１３ａとグランド配線層１１の間に存在する誘電体１７ａ或いは信号配線１３ｂと電源配線層１２の間に存在する誘電体１７ｂの比誘電率と異なる構成としてもよい。これにより、電源供給系の第１並列共振周波数や信号系の第２並列共振周波数の変更自由度が更に大きくなるのでプリント回路基板の設計自由度をより高くすることができる。
【００４７】
又、図１２、図１３の例では、伝送線路の終端として受信用ＩＣ１０２ｂや、受信用ＩＣ２０２ｂを用いているが、終端がＩＣである必要はなく、チップ抵抗、チップキャパシタなどの終端用部品であってもよい。
【００４８】
更に、上記実施形態は４層プリント回路基板を用いて説明したが、多層プリント回路基板の層数がこれに制限されるものではなく、いずれもプレーン状の電源配線層及びグランド配線層と、これらの少なくともいずれかを貫通する電源層貫通ビアで接続された信号配線を含む多層プリント回路基板のであれば本発明を適用できる。
【００４９】
【発明の効果】
本発明の多層プリント回路基板の設計方法を用いて多層プリント回路基板を設計することで、ビアを流れる電流により誘起される電源供給系における並列共振を抑制することができるので、電源供給系から発生する放射電磁ノイズが減少し、更に電源供給系における電圧変動が抑制されてＩＣ／ＬＳＩを誤動作させる可能性が減少する等の効果が得られる。
【図面の簡単な説明】
【図１】本発明の多層プリント回路基板の設計方法の一実施形態のフローチャートである。
【図２】図１における第１０工程の詳細フローチャートの一例である。
【図３】図２における第１１０工程の詳細フローチャートの例である。
【図４】図２における第１４０工程の詳細フローチャートの例である
【図５】本発明の多層プリント回路基板の設計方法の基本概念を説明するための図で、（ａ）は多層プリント回路基板１０の模式的な断面図、（ｂ）及び（ｃ）はそれぞれ（ａ）に示した基板の電源供給系の模式的な断面図及びこの電源供給系の入力インピーダンスの周波数特性の模式図であり、（ｄ）及び（ｅ）はそれぞれ（ａ）に示した基板の信号系のビアを除いた模式的な断面図及びこの信号系の入力インピーダンスの周波数特性の模式図である。
【図６】４層プリント回路基板の一例を示す図で、（ａ）はプリント回路基板２０の平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＡ−Ａ’線及びＢ１−Ｂ１’線に沿った矢視断面を模式的に示す断面図である。
【図７】図６の多層プリント回路基板の透過特性を測定した結果である。
【図８】第１の配置のデカップリングキャパシタを備えた４層プリント回路基板を示す図で、（ａ）はプリント回路基板３０の平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＢ２−Ｂ２’線及びＣ−Ｃ’線に沿った矢視断面を模式的に示す断面図である。
【図９】第２の配置のデカップリングキャパシタを備えた４層プリント回路基板を示す図で、（ａ）はプリント回路基板３０の平面図であり、（ｂ）及び（ｃ）はそれぞれ（ａ）のＢ３−Ｂ３’線及びＤ−Ｄ’線に沿った矢視断面を模式的に示す断面図である。
【図１０】図８及び図９の各４層プリント回路基板の透過特性を測定した結果である。
【図１１】本発明の１実施例を説明するための多層プリント回路基板の断面図である。
【図１２】従来の多層プリント回路基板の一例を示す模式的な断面図である。
【図１３】従来の多層プリント回路基板の他の例を示す模式的な断面図である。
【図１４】ビアが励振源となって多層プリント回路基板の電源供給系に定在波が発生する様子を模式的に示した図である。
【符号の説明】
１，４，１０１　　デカップリングキャパシタ
２ａ，１０２ａ，２０２ａ　　送信用ＩＣ
５　　終端抵抗
７，７Ｃ，７Ｒ　　チップ部品
１０，１００，２００　　多層プリント回路基板
１１，２１，３１，１１１，２１１　　グランド配線層
１２，２２，３２，１１２，２１２　　電源配線層
１３ａ，１３ｂ，１３ｃ，２３ａ，２３ｂ，２３ｃ，３３ａ，３３ｂ，３３ｃ，１０３ａ，１０３ｂ，２０３ａ，２０３ｂ　　信号配線
１４ａ，２４ａ，２４ｂ，３４ａ，３４ｂ，１０４ａ，１０４ｂ，２０４ａ，２０４ｂ　　ビア１６，１７ａ，１７ｂ，２６，２７ａ，２７ｂ，３６，３７ａ，３７ｂ，１１６，１１７ａ，１１７ｂ，２１６，２１７ａ，２１７ｂ　　誘電体
２０，３０　　４層プリント回路基板
２０ａ，２０ｂ，３０ａ，３０ｂ　　基板端部
２５ａ，３５ａ　　一方の端部
２５ｂ，３５ｂ　　他方の端部
２８，２９，３８，３９　　パッド
１０２ｂ，２０２ｂ　　受信用ＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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