(57)【要約】【課題】比較的高い周波数領域においても利得の減少が少なく、故障検出を簡易に行えるテスト機能を具備した反転増幅回路を提供する。【解決手段】多段に接続されたインバータ回路１０−１〜１０−ｎと、インバータ回路１０−１の出力Ｖａをインバータ回路１０−１の入力Ａに帰還するフィードバック抵抗Ｒｆと、インバータ回路１０−１の出力Ｖａとフィードバック抵抗Ｒｆとの間に設けたスイッチ回路１３と、トライステートインバータ回路１１と、インバータ回路１２と、ＴＥＳＴ＿ＯＮ信号入力と、ＴＥＳＴ＿ＩＮ入力とを備え、スイッチ回路１３が開の時、フィードバック抵抗Ｒｆとスイッチ回路１３の間にいるロジック回路のテスト用信号（ＴＥＳＴ＿ＩＮ信号）を出力するようにした反転増幅回路１。【選択図】　　　　図１
2004134828.tif 000002
【特許請求の範囲】
【請求項１】
出力信号を入力信号に負帰還をかけるフィードバック抵抗を備える反転増幅回路において、該フィードバック抵抗と該反転増幅回路の出力端子との間を開閉するスイッチ手段と、該スイッチ手段が開の時、該フィードバック抵抗と該スイッチ手段の間に信号を出力する信号制御手段を備えたことを特徴とする反転増幅回路。
【請求項２】
出力信号を入力信号に負帰還をかけるフィードバック抵抗を備える反転増幅回路はインバータ回路で構成され、該フィードバック抵抗と該インバータ回路の出力端子との間を開閉するスイッチ手段と、該スイッチ手段が開の時、該フィードバック抵抗と該スイッチ手段の間に信号を出力する信号制御手段を備えたことを特徴とする反転増幅回路。
【請求項３】
該スイッチ手段が開の時、該信号制御手段を介して出力する信号は、別途接続されているロジック回路のテスト用信号であることを特徴とする請求項１または請求項２に記載の反転増幅回路。
【請求項４】
請求項１から請求項３のいずれか１項に記載の反転増幅回路を含んで構成されたことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微弱な電圧振幅を持つアナログ信号を増幅し、ロジック回路で用いる信号の電圧振幅にするための増幅回路に関し、比較的高い周波数信号をロジック回路内に入力させる増幅回路、特にＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）中のプリスケーラの入力部に関する。
【０００２】
【従来の技術】
微弱なアナログ信号をロジック回路で用いる電圧振幅にまで増幅する回路としては、図８に示すようなインバータ回路１０−１と入力キャパシタＣとフィードバック抵抗Ｒｆとを組み合わせた回路を初段とし、後段に、波形整形手段としてのインバータ回路１０−２〜１０−ｎがｎ−１段直列接続されているものが、従来から用いられている。（例えば、特許文献１参照）
【０００３】
微弱なアナログ入力電圧Ｖｉが、入力キャパシタＣにより、直流電圧成分を除去されて、インバータ回路１０−１の入力に供給される。このインバータ回路１０−１の出力はフィードバック抵抗Ｒｆを介して再びインバータ回路１０−１の入力に接続される。ここで、微弱なアナログ入力電圧は、増幅されるのであるが、その様子を、図９を用いて示す。
【０００４】
尚、図８、図９ではインバータ回路は簡単な回路構成で実現できるＣＭＯＳタイプのインバータ回路を一例として説明している。
【０００５】
ＣＭＯＳインバータ回路１０−１の入力にフィードバック抵抗Ｒｆを介して出力信号にフィードバックをかけることによって、ＣＭＯＳインバータ回路１０−１の入出力特性と、Ｖｉｎ＝Ｖｏｕｔの直線との交点がこの回路のバイアス点となり、微小なアナログ入力電圧Ｖｉを増幅する。この時、アナログ入力電圧Ｖｉの有する位相は反転され、周波数は保持されたまま、振幅が増幅されてアナログ出力電圧Ｖａとなる。
【０００６】
そして、波形整形用のＣＭＯＳインバータ回路１０−２〜１０−ｎを介することで、ＣＭＯＳインバータ回路１０−ｎの出力は、振幅がロジック回路で用いられるハイレベルＶＤＤ、ロウレベルＧＮＤの矩形波となって、ディジタルの出力電圧Ｖｏとなる。
【０００７】
【特許文献１】
特開平　４−３７１０１７号公報（図５）
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の増幅回路は、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）のプリスケーラ回路への入力のように、比較的高い周波数に最適化して設計されている場合は、動作試験を行う為に、ＳＧ（シグナル・ジェネレータ）等の高周波アナログ信号発生器を用意しなければならず、試験が複雑になってしまっていた。
【０００９】
例えば、比較的高い周波数に最適化された回路であれば、入力段の直流成分カット用のキャパシタＣの容量値は小さい値に設定されているため、低周波のテスト用信号を入力しても信号が減衰してしまい正しく入力されない恐れがある。
【００１０】
これを避けて、ロジックテストができる様にするために、キャパシタＣとインバータ回路１０の入力段の間のノード［図７ａ）のａに相当。図７ａ）は入力端子から信号を入力させる例］にテスト用信号を入力すると、ノードａに図示していないテスト用信号線の浮遊容量Ｃｐが付加されるため、フィードバック抵抗Ｒｆとインバータ入力段の先述の浮遊容量Ｃｐの時定数の関係で、実動作時に入力信号が減衰してしまい、目的の増幅動作ができなくなってしまう。
【００１１】
さらに、図１０にあるようなＰＬＬ回路を集積回路チップ（ＩＣ）内に構成した場合、発振器３１の出力を直接入力信号Ｖｉとするしかなく、また、プリスケーラの入力部は、外部端子を取らないため、ＳＧによるテスト用信号入力ができず、図１０の回路が正常動作しない場合、ロジック回路部分が誤っているのか、高周波回路部分が誤っているのかの切り分けが難しいこと、一般に高周波回路チップは実装状態で目標性能を出すように設計されるため、実装前のオンウエハテストでは、仮にＳＧによる信号入力ができたとしても、機能テストの保障ができないこと、といった問題があった。
【００１２】
〔発明の目的〕
本発明は、上述した従来技術の課題の解決のためになされたものであり、増幅回路にテスト機能を付加しても比較的高い周波数領域においても利得の減少の少ない、かつ、故障検出等が、ロジックテスター等を用いることにより、簡易に行える様にすることが可能となるような増幅回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明にかかる増幅回路は、上記の目的を達成させるため、直列接続されたインバータ回路１０−１〜１０−ｎと、インバータ回路１０−１の入力側に設けられた直流電圧成分を除去する入力キャパシタＣと、インバータ回路１０−１の出力を、インバータ回路１０−１の入力側にフィードバックさせるフィードバック抵抗Ｒｆを備える反転増幅回路に、テスト動作を可能にするＴＥＳＴ＿ＯＮ信号により、フィードバックループを切断、導通するためのスイッチ回路１３と、インバータ回路１２と、テスト用ロジック低周波信号を入力させるＴＥＳＴ＿ＩＮ信号を、テストモード時にのみ入力させるためのトライステートインバータ回路１１を、フィードバック抵抗Ｒｆの後に並列接続させて構成したことを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。本発明の実施される回路例の一例として、ＰＬＬ回路（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）における実施の例で説明する。
【００１５】
ＰＬＬ回路の一般的回路構成を、図２を用いて説明する。ＰＬＬ回路は、発振器３１と、リファレンス・ディバイダ回路３２と、位相比較器３３と、チャージポンプ回路３４と、ローパスフィルタ回路３５と、電圧制御発振器３６と、反転増幅回路１と、プリスケーラ回路３７と、プログラマブル・ディバイダ回路３８とを有して構成される。
【００１６】
発振器３１の出力ｆｓはリファレンス・ディバイダ回路３２で１／Ｒの周波数ｆｒに分周された後、位相比較器３３でプログラマブル・ディバイダ回路３８からの帰還信号ｆｐと比較され、差分Δｆ信号がチャージポンプ回路３４、ローパスフィルタ回路３５を介して電圧制御発振器３６に入力され、出力周波数ｆｏｕｔが出力される。
【００１７】
電圧制御発振器３６のアナログ出力周波数ｆｖｃｏは、反転増幅回路１、プリスケーラ回路３７、プログラマブル・ディバイダ回路３８を介して帰還信号ｆｐとして位相比較器３３へ帰還される。
【００１８】
このＰＬＬ回路は、基準周波数ｆｓに対して、プログラマブル・ディバイダ回路３８での設定に基づき、出力周波数ｆｏｕｔを得る回路であり、本発明にかかる反転増幅回路１以外は既知の回路であるため、特に詳細な説明は省略し、本発明に係る部分のみ説明する。
【００１９】
図中の位相比較器３３、チャージポンプ回路３４、ローパスフィルタ回路３５、電圧制御発振器３６、プリスケーラ回路３７、プログラマブル・ディバイダ回路３８のループにおいて、電圧制御発振器３６と、プリスケーラ回路３７との間の反転増幅回路部に、本発明を効果的に用いることができる。
【００２０】
ローパスフィルタ回路３５からの制御電圧により発振する電圧制御発振器３６からは、出力周波数ｆｏｕｔとは別にフィードバック用に微弱なアナログ信号である周波数ｆｖｃｏ信号が出力される。
【００２１】
ここで、プリスケーラ回路３７は、周波数を１／Ｐ分周するディジタル回路であるため、ロジック回路で用いる矩形波の信号レベルに増幅して変換する必要がある。
【００２２】
図２中の本発明にかかる反転増幅回路（増幅回路および波形整形回路部）１の具体的な構成を、図１を用いて説明する。反転増幅回路１は、ＣＭＯＳインバータ回路１０−１と入力キャパシタＣとフィードバック抵抗Ｒｆとを組み合わせた回路を初段とし、後段に、波形整形手段としてのＣＭＯＳインバータ回路１０−２〜１０−ｎがｎ−１段直列接続されて構成される。初段は、フィードバック回路として、ＴＥＳＴ＿ＩＮ信号が入力されるトライステートインバータ回路１１と、ＴＥＳＴ＿ＯＮ信号が入力されるＣＭＯＳインバータ回路１２と、ＣＭＯＳスイッチ回路１３と、フィードバック抵抗Ｒｆを、図示のように接続して構成される。
【００２３】
すなわち、トライステートインバータ回路１１は、ＴＥＳＴ＿ＩＮ信号が入力され、第１の反転出力がＣＭＯＳインバータ回路１２の反転出力とＣＭＯＳスイッチ回路１３の第２のゲートとの接続点に接続され、第２の反転出力がＣＭＯＳスイッチ回路１３の出力とフィードバック抵抗Ｒｆとの接続点に接続される。
【００２４】
ＣＭＯＳインバータ回路１２は、ＴＥＳＴ＿ＯＮ信号が入力され、反転出力がＣＭＯＳスイッチ回路１３の第２のゲートに出力される。
【００２５】
ＣＭＯＳスイッチ回路１３は、入力端子ＡがＣＭＯＳインバータ回路１０−１の出力に、出力端子Ｂがフィードバック抵抗Ｒｆに接続され、第１のゲートにＴＥＳＴ＿ＯＮ信号が、第２のゲートにＴＥＳＴ＿ＯＮ信号の反転信号が入力される。
【００２６】
ＣＭＯＳインバータ回路１０−１，１０−２，…，１０−ｎ，ＣＭＯＳインバータ回路１２は、例えば図３に示す構成を有している。ＣＭＯＳインバータ回路１０、ＣＭＯＳインバータ回路１２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続するとともに、ＰＭＯＳトランジスタのソースを電圧供給源ＶＤＤに接続し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートを共通に接続して入力端子Ａとし、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインを共通に接続して出力端子Ｂとし、ＮＭＯＳトランジスタのソースを接地して構成される。
【００２７】
ＣＭＯＳスイッチ回路１３は、例えば、図４に示す構成を有しており、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続するとともに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソースを共通接続して入力端子Ａとし、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレインを共通接続して出力端子Ｂとする。ＣＭＯＳスイッチ回路１３は、ＰＭＯＳトランジスタのゲートＳ＊にＴＥＳＴ＿ＩＮ信号が入力され、ＮＭＯＳトランジスタのゲートＳにＣＭＯＳインバータ回路１２の出力であるＴＥＳＴ＿ＩＮの反転信号が入力される。
【００２８】
トライステートインバータ回路１１は、図５に示すように、ＣＭＯＳインバータ回路１１１と、ＣＭＯＳインバータ回路１１２と、ＣＭＯＳインバータ回路１１３と、ＣＭＯＳスイッチ回路１１４とを、図示のように接続して構成され、第１の出力端子Ｓと第２の出力端子Ｂを有している。
【００２９】
ＣＭＯＳインバータ回路１１１のＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレインが共通に接続されてトライステートインバータ回路１１の第１の出力Ｓとされ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートが共通に接続された入力は、ＣＭＯＳインバータ回路１１２のＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレインを共通に接続した出力に接続される。
【００３０】
ＣＭＯＳインバータ回路１１２のＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレインを共通に接続して出力とされてＣＭＯＳインバータ回路１１１の入力とＣＭＯＳスイッチ回路１１４のＮＭＯＳトランジスタのゲートに接続される。また、ＣＭＯＳインバータ回路１１２のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートはＣＭＯＳスイッチ回路１１４のＰＭＯＳトランジスタのゲートに接続される。
【００３１】
ＣＭＯＳインバータ回路１１３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレインが共通に接続されて出力とされてＣＭＯＳスイッチ回路１１４のＰＭＯＳトランジスタとＮＭＯＳトランジスタのソースに接続される。ＣＭＯＳインバータ回路１１３のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートは、共通に接続され、ロジックテスト信号を入力するＴＥＳＴ＿ＩＮ信号に接続される。
【００３２】
反転増幅回路１を構成するＣＭＯＳインバータ回路１２、ＣＭＯＳインバータ回路１１１、ＣＭＯＳインバータ回路１１２、ＣＭＯＳインバータ回路１１３のＰＭＯＳトランジスタのソースは、電圧供給源ＶＤＤに接続され、ＮＭＯＳトランジスタのソースは接地される。
【００３３】
ＣＭＯＳスイッチ回路１１４は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続するとともに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソースを共通接続して入力とし、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレインを共通接続してトライステートインバータ回路１１の第２の出力Ｂとして、フィードバック抵抗ＲｆとＣＭＯＳスイッチ回路１３の出力Ｂに接続される。
【００３４】
このような構成を有する反転増幅回路１において、ＣＭＯＳインバータ回路１０−１のＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートが共通接続された入力端子Ａに、入力信号Ｖｉ（図２の電圧制御発振器３６の出力周波数ｆｏｕｔ＝ｆｖｃｏに相当）が、入力キャパシタＣを通過して、直流電圧成分を除去されて入力される。
【００３５】
ＣＭＯＳインバータ回路１０の出力は、ＣＭＯＳスイッチ回路１３の入力Ａに入力され、その出力がフィードバック抵抗Ｒｆを介してＣＭＯＳインバータ回路１０の入力Ａに帰還される。
【００３６】
この、反転増幅回路１の動作を説明する。モード切替信号であるＴＥＳＴ＿ＯＮ入力信号がＨ（ＶＤＤレベル）であれば、ロジックテストモードとなり、ＣＭＯＳスイッチ回路１３はオフし、ハイインピーダンス状態になることから信号は導通しない。一方、ＴＥＳＴ＿ＯＮ入力信号がＬ（ＧＮＤレベル）であれば、通常動作モードとなり、ＣＭＯＳスイッチ回路１３はオンし、信号は導通する。
【００３７】
ここで、トライステートインバータ回路１１中のＣＭＯＳインバータ回路１１１のＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインに入力される信号（ＣＭＯＳインバータ回路１２の反転出力）ＳがＬの時、ＣＭＯＳスイッチ回路１１４がオンし、ＴＥＳＴ＿ＩＮ信号はフィードバック抵抗Ｒｆに導通し、ＣＭＯＳインバータ回路１１１のＰＭＯＳトランジスタのドレインと、ＮＭＯＳトランジスタのドレインに入力される信号がＨの時、ＣＭＯＳスイッチ回路１１４がオフし、ハイインピーダンス状態となり、ＴＥＳＴ＿ＩＮ信号はフィードバック抵抗Ｒｆに導通せず、かつフィードバックにおける、バイアス点の決定に影響を与えない。
【００３８】
次いで、ロジックテストモードと通常動作モードについて、図１と図６を基にさらに説明する。
１）ロジックテストモード
【００３９】
ロジックテスト動作を可能にする信号は、モード切替信号であるＴＥＳＴ＿ＯＮ信号が、Ｈの時、ＣＭＯＳスイッチ回路１３がオフとなり、一方、トライステートインバータ回路１１は、オンする。
【００４０】
そしてロジックテスト用低周波信号であるディジタル入力信号ＴＥＳＴ＿ＩＮが、フィードバック抵抗Ｒｆを通じてＣＭＯＳインバータ回路１０に入力され、そのディジタル入力信号ＴＥＳＴ＿ＩＮによる出力結果はプリスケーラ回路３７、もしくはプログラマブル・ディバイダ回路３８の出力信号をモニタすることで、この回路のロジックテストができる。
【００４１】
フィードバックのパスが切断されているため、インバータ回路１０−１は反転動作のみを行うことから、ロジック回路で用いるＨ信号レベル、Ｌ信号レベルが確立できるので、ロジック機能の故障検出が可能となる。
【００４２】
尚、図２でのテスト可能なロジック回路部はプリスケーラ回路３７、プログラマブル・ディバイダ回路３８、位相比較器３３等である。
２）通常動作モード
【００４３】
次にロジックテスト動作を可能にするモード切替信号ＴＥＳＴ＿ＯＮ信号がＬの時、スイッチ回路１３がオンして導通し、一方、トライステートインバータ回路１１は、オフして、ハイインピーダンス状態となる。
【００４４】
これにより、従来の増幅回路及び波形整形回路（図８を参照）と等価な回路状態となり、微弱なアナログ信号の入力信号ＶｉはＣＭＯＳインバータ回路１０−１で増幅されて、波形整形回路であるＣＭＯＳインバータ回路１０−２〜１０−ｎで波形整形され矩形波（パルス状）でロジック回路で用いられる信号レベルとなり、ＣＭＯＳインバータ回路１０−ｎから出力される。
【００４５】
次いで、上記動作を図６のタイミングチャートを用いて、ロジックテストモードと、通常動作モードとの、入力及び出力信号の動作を説明する。
【００４６】
ロジックテスト動作を可能にするモード切替信号ＴＥＳＴ＿ＯＮがＨの時、テストモードとなり、ＴＥＳＴ＿ＩＮ信号が端子Ｖａに出力される。フィードバックのパスがカットされているため、入力信号Ｖｉは不定となる。
【００４７】
ロジックテスト動作を可能にする信号ＴＥＳＴ＿ＯＮ信号がＬの時、通常動作モードとなり、入力信号ＶｉがＣＭＯＳインバータ回路１０−１により位相反転されると共に増幅されて出力される。トライステートインバータ回路１１がオフして、ハイインピーダンス状態になっているため、テスト信号ＴＥＳＴ＿ＩＮは導通されない。
【００４８】
そして、波形整形回路であるインバータ回路１０−２〜１０−ｎを介して波形整形される。
【００４９】
本発明によるテストモード切替機能付き増幅回路では、図７ｂ）に示すようにスイッチ回路１３やトライステートインバータ回路１１の接続による寄生容量Ｃｐが生じてしまうが、特に高周波の領域における、寄生容量による利得の減少の割合は大きく減少する。
【００５０】
本発明にかかる反転増幅回路は、寄生容量による利得の減少を小さくすることに、考慮された回路形式になっている。
【００５１】
図７において、上記の寄生容量をまとめてＣｐとする。ＧＮＤまでのインピーダンスを考える起点であるａ点から見た、ＧＮＤまでのインピーダンスは、ａ）に関しては、Ｚ＝１／ｊωＣｐになり、ｂ）に関してはＺ＝Ｒｆ＋１／ｊωＣｐとなる。
【００５２】
例えば、説明の簡単化のため寄生容量で発生するインピーダンスＺ＝１／ｊωＣｐの角周波数（ω＝２πｆ）が０となる程の高周波の入力信号Ｖｉとなったとする。
【００５３】
ＣＭＯＳインバータ回路１０に入力される電圧が、ａ）に関しては、ωが０となってしまうと、入力信号Ｖｉも０となって入力されない。ｂ）に関しては、ωが０となってしまったとしても、内部抵抗Ｒｓと、フィードバック抵抗Ｒｆとの比によって、入力信号Ｖｉが抵抗分割されて決まるため、ａ）に比べ、ｂ）は高周波の入力に対して、利得の減少が小さくなることが分かる。
【００５４】
尚、上記説明は、最も簡単に反転増幅回路を構成できるＣＭＯＳインバータ回路で説明したが、基本的には出力信号を入力に負帰還をかけるアナログの増幅回路であれば、本発明の適用は可能である。
【００５５】
また、本実施例では最も簡単な波形整形回路であるＣＭＯＳインバータ回路１０−２〜１０−ｎの接続で構成しているが、例えば、コンパレータ回路で波形整形しても良い。
【００５６】
また、入力段の直流成分カットも最も簡単な構成であるキャパシタＣを用いた例であるが、特にこれに限定するものではなく、ＤＣレベルを別途発生させて重ね合わせ調整しても良い。
【００５７】
また、ここではＰＬＬ回路での適用例で説明したが、比較的高い周波数領域（数１００ＭＨｚ〜数ＧＨｚ）のアナログ入力を増幅する回路と周辺にロジック回路を含んで構成された回路でロジック回路部をテストする場合、効果を奏すものである。
【００５８】
【発明の効果】
以上説明した如く、本発明に係るロジックテスト機能付き反転増幅回路では、ロジックテスト機能を取り付けたことにより、簡易にオンウエハで、ＳＧを用いることなく故障検出ができるようになる。また、比較的高い周波数領域のアナログ入力を増幅する時にも、従来の回路のフィードバックループ中のフィードバック抵抗Ｒｆの後に、ロジックテストの機能を持つ回路を並列接続したことにより、寄生容量を起因とする利得の減少を抑えた状態でロジックテストが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる反転増幅回路の原理を説明する構成図。
【図２】本発明にかかるＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路の構成を示すブロック図。
【図３】ＣＭＯＳインバータ回路の構成図。
【図４】ＣＭＯＳスイッチ回路の構成図。
【図５】トライステートインバータ回路の構成図。
【図６】ロジックテスト時、通常時のタイミングチャート。
【図７】反転増幅回路のインバータに、寄生容量を生じた時の回路図。
【図８】従来の反転増幅回路の構成を説明する構成図。
【図９】図８に示した従来の反転増幅回路の入出力電圧特性図。
【図１０】従来のＰＬＬ回路の構成を示すブロック図。
【符号の説明】
１　反転増幅回路
１０−１〜１０−ｎ、１２、１１１、１１２、１１３　ＣＭＯＳインバータ回路
１１　トライステートインバータ回路
１３、１１４　ＣＭＯＳスイッチ回路
３１　発振器
３２　リファレンス・ディバイダ回路
３３　位相比較器
３４　チャージポンプ回路
３５　ローパスフィルタ回路
３６　電圧制御発振器
３７　プリスケーラ回路
３８　プログラマブル・ディバイダ
Ｃ　コンデンサ
Ｃｐ　寄生容量
Ｒｆ　フィードバック抵抗
Ｒｓ　内部抵抗
Ｖｉ　入力信号
Ｖｏ　出力信号
Ｖａ　インバータ１０−１から出力される電圧
Ａ　ＧＮＤまでのインピーダンスを考える起点
【図１】
2004134828.tif 000003
【図２】
2004134828.tif 000004
【図３】
2004134828.tif 000005
【図４】
2004134828.tif 000006
【図５】
2004134828.tif 000007
【図６】
2004134828.tif 000008
【図７】
2004134828.tif 000009
【図８】
2004134828.tif 000010
【図９】
2004134828.tif 000011
【図１０】
2004134828.tif 000012