(57)【要約】【課題】本発明は、メモリセルアレイがブロックに分割された構成において、メモリセルの位置に関わらず各メモリセルに対して所定の書き込み電圧を供給する不揮発性半導体記憶装置を提供することを目的とする。【解決手段】不揮発性半導体記憶装置は、各々が不揮発性メモリセルアレイを含む複数のブロックと、複数のブロックの不揮発性メモリセルアレイにプログラム電圧を供給するプログラム電圧生成回路を含み、複数のブロックのうち一のブロックを特定する第１のアドレス信号及び一のブロック内における書き込みメモリセル位置を指し示す第２のアドレス信号に応じてプログラム電圧生成回路においてプログラム電圧を調整することを特徴とする。【選択図】　　　　図１
2004110871.tif 000002
【特許請求の範囲】
【請求項１】
各々が不揮発性メモリセルアレイを含む複数のブロックと、
該複数のブロックの該不揮発性メモリセルアレイにプログラム電圧を供給するプログラム電圧生成回路
を含み、該複数のブロックのうち一のブロックを特定する第１のアドレス信号及び該一のブロック内における書き込みメモリセル位置を指し示す第２のアドレス信号に応じて該プログラム電圧生成回路において該プログラム電圧を調整することを特徴とする不揮発性半導体記憶装置。
【請求項２】
該プログラム電圧生成回路は、
昇圧電圧を生成する昇圧回路と、
該昇圧電圧及び参照電圧に基づいて該プログラム電圧を生成するレギュレータを含み、該第１のアドレス信号及び該第２のアドレス信号に応じて該レギュレータが生成する該プログラム電圧を調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
該レギュレータは、
該プログラム電圧を容量分割して比較対象電圧を生成する容量回路と、
該比較対象電圧と該参照電圧との比較に基づいて該昇圧電圧から該プログラム電圧を生成する差動増幅回路と、
該第１のアドレス信号及び該第２のアドレス信号に応じて該容量回路の容量を調整する回路
を含むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
該第１のアドレス信号及び該第２のアドレス信号に基づいてプログラム電圧調整信号を生成するプログラム電圧調整回路を更に含み、該プログラム電圧生成回路は該プログラム電圧調整信号に基づいて該プログラム電圧を調整することを特徴請求項１記載の不揮発性半導体記憶装置。
【請求項５】
該プログラム電圧調整回路は該第１のアドレス信号に応じて該第２のアドレス信号を反転／非反転するよう制御し、該反転／非反転制御された該第２のアドレス信号を該プログラム電圧調整信号として該プログラム電圧生成回路に供給することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
該複数のブロックのうちの２つのブロックはブロック内部での該第２のアドレス配置が該プログラム電圧生成回路からの距離との関連において互いに逆であり、該第１のアドレスに応じて該２つのブロックの何れであるかを特定することにより該プログラム電圧生成回路から該書き込みメモリセル位置までの実際の配線距離を反映するように該第２のアドレスに応じて該プログラム電圧を調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
該複数のブロックのうちの２つのブロックは該プログラム電圧生成回路からの距離が互いに異なっており、該第１のアドレスに応じて該２つのブロックの何れであるかを特定することにより該プログラム電圧生成回路から該書き込みメモリセル位置までの実際の配線距離を反映するように該第２のアドレスに応じて該プログラム電圧を調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に不揮発性半導体記憶装置に関し、詳しくはメモリセルアレイが複数のブロックに分割された不揮発性半導体記憶装置に関する。
【従来の技術】
フラッシュメモリにおいてデータを書き込む際には、メモリセルのゲート及びドレインに高電圧を印加することで、フローティングゲートにチャネルホットエレクトロンを注入する。このときメモリセルのドレインに印加する電圧は、高速な書き込みを実行するためには成るべく高い電圧であることが好ましいが、高すぎると非選択のメモリセルでドレインディスターブが発生してしまう。これはフローティングゲート中の電子が抜けるチャージロスの原因となるので、ドレインへの印加電圧は所定の範囲内に設定される必要がある。
【０００２】
従来のフラッシュメモリではこのドレイン電圧は昇圧回路とレギュレーション回路とにより所定の値に設定されている。しかしフラッシュメモリが大容量化しビット線長が長くなるに伴い、書き込み時にビット線に電流が流れると、ビット線の終端近くではビット線抵抗による電圧降下が無視できない大きさになる。このために、書き込み動作におけるドレイン電圧を全てのメモリセルについて所定の範囲に収めることが困難になっている。
【０００３】
この問題を解決するために、本出願と同一出願人による特願２００１−３０３７０９号（未公開）においては、選択されるメモリセルの物理位置を決めるアドレス信号に応じて、レギュレーション回路でレギュレーションする電圧値を調整することにより、ドレイン電圧を所定の範囲内に設定している。レギュレーション回路では、昇圧回路により発生された昇圧電位をコンデンサの直列接続により分圧し、分圧電位と参照電位との比較結果に応じて出力電圧（ドレイン電圧）を調整している。この分圧する際のコンデンサの値をアドレス信号に応じて変化させることで、ビット線上の位置（アドレス位置）に応じて出力電圧を調整している。
【０００４】
また従来技術として、書き込み電圧を調整するものがある（特許文献１参照）。
【０００５】
【特許文献１】
特開平１１−２９７０８６
【０００６】
【発明が解決しようとする課題】
フラッシュメモリ等の半導体記憶装置においては、メモリセルアレイを複数のブロックに分割する構成がある。このようにブロックに分割することにより、例えばビット線やワード線の負荷を小さくして高速なデータアクセスを可能にする等の利点が得られる。複数ブロック構成においても、昇圧回路及びレギュレーション回路は１つだけ設けられるのが通常であり、このレギュレーション回路の出力電圧を各ブロック内の各メモリセル位置まで供給する。このような場合、レギュレーション回路から各メモリセルまでの距離は、単純にアドレスに応じた距離ではなくなるので、上記先行出願の技術においては、ブロック分割された場合のメモリセルアレイに対応することが出来ない。
【０００７】
以上を鑑みて本発明は、メモリセルアレイがブロックに分割された構成において、メモリセルの位置に関わらず各メモリセルに対して所定の書き込み電圧を供給することを目的とする。
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、各々が不揮発性メモリセルアレイを含む複数のブロックと、該複数のブロックの該不揮発性メモリセルアレイにプログラム電圧を供給するプログラム電圧生成回路を含み、該複数のブロックのうち一のブロックを特定する第１のアドレス信号及び該一のブロック内における書き込みメモリセル位置を指し示す第２のアドレス信号に応じて該プログラム電圧生成回路において該プログラム電圧を調整することを特徴とする。
【０００８】
上記不揮発性半導体記憶装置においては、ブロックを特定する第１のアドレス信号とブロック内の書き込みメモリセル位置を指し示す第２のアドレス信号との双方に応じてプログラム電圧を調整するので、プログラム電圧生成回路から各メモリブロックまでの距離及び各メモリブロックにおけるアドレス構成などを考慮してプログラム電圧を調整することが可能となり、各メモリブロック内の各メモリセル位置に対して適切なプログラム電圧を生成することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００９】
図１は、本発明による不揮発性半導体記憶装置の構成を示す図である。
【００１０】
図１の不揮発性半導体記憶装置１０は、状態制御回路１１、入出力バッファ１２、アドレスラッチ１３、Ｘデコーダ１４、Ｙデコーダ１５、セルアレイ１６、Ｙゲート１７、データラッチ１８、プログラム電圧生成回路１９、消去電圧生成回路２０、チップイネーブル／出力イネーブル回路２１、セクタ消去回路２２、及びプログラム電圧調整回路２３を含む。
【００１１】
状態制御回路１１は、ライトイネーブル信号ＷＥ、チップイネーブル信号ＣＥ、データ信号ＤＱ０乃至ＤＱ１５等を制御信号として外部から受け取り、これら制御信号に基づいてステートマシンとして動作し、不揮発性半導体記憶装置１０の各部の動作を制御する。
【００１２】
入出力バッファ１２は、外部からデータＤＱ０乃至ＤＱ１５を受け取り、受け取ったデータを状態制御回路１１及びデータラッチ１８に供給する。アドレスラッチ１３は、外部から供給されるアドレス信号ＡＤＤを受け取りラッチすると共に、受け取ったアドレス信号をＸデコーダ１４及びＹデコーダ１５に供給する。Ｘデコーダ１４は、アドレスラッチ１３から供給されたアドレスをデコードして、セルアレイ１６に設けられたワード線をデコード結果に応じて活性化させる。Ｙデコーダ１５は、アドレスラッチ１３から供給されたアドレスをデコードし、デコード結果に基づいてＹゲート１７を制御することで、セルアレイ１６のビット線のデータを選択的に読み出してデータラッチ１８に供給する。
【００１３】
セルアレイ１６は、メモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。図１においては図示を省略するが、本発明においてセルアレイ１６は複数のブロックから構成されており、Ｘデコーダ１４及びＹデコーダ１５等の周辺回路も各ブロック毎に設けられる。
【００１４】
データラッチ１８は、Ｙデコーダ１５及びＸデコーダ１４によって指定されセルアレイ１６から供給されるデータの電流を、リファレンスセルからのリファレンス電流と比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１２に供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作は、Ｙデコーダ１５及びＸデコーダ１４によって指定されセルアレイ１６から供給されたデータの電流を、プログラムベリファイ用及びイレーズベリファイ用リファレンスセルの示すリファレンス電流と比較することで行われる。
【００１５】
プログラム電圧生成回路１９は、状態制御回路１１の制御の下に動作し、プログラム電圧（プログラム用の昇圧電圧）を生成する。このプログラム電圧を使用してＸデコーダ１４及びＹデコーダ１５を駆動することにより、データラッチ１８に入出力バッファ１２から供給される書き込みデータに応じてセルアレイ１６に対するデータ書き込み動作を実行する。消去電圧生成回路２０は、イレーズ動作時にワード線及びビット線に印加する消去電圧を生成して、この電圧をセクタ消去回路２２に供給する。セクタ消去回路２２は、セルアレイ１６に対するセクタ単位の消去動作を実行する。
【００１６】
チップイネーブル／出力イネーブル回路２１は、装置外部から制御信号としてチップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥを受け取り、入出力バッファ１２及びセルアレイ１６の動作／非動作を制御する。
【００１７】
プログラム電圧調整回路２３は、本発明に特有の回路であり、アドレス信号ＡＤＤに基づいてプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪを生成しプログラム電圧生成回路１９に供給する。プログラム電圧生成回路１９は、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪに応じて、プログラム電圧を調整する。
【００１８】
図２は、本発明によるプログラム電圧調整回路２３及びプログラム電圧生成回路１９の実施例を示す図である。
【００１９】
図２の例においては、セルアレイ１６がセルアレイ１６Ａとセルアレイ１６Ｂとの２つのブロックに分割されている。セルアレイ１６Ａは、メモリセル群１６Ａ−０乃至メモリセル群１６Ａ−３、及びセクタ冗長メモリセル群１６Ａ−Ｒを含む。またセルアレイ１６Ａは、メモリセル群１６Ｂ−０乃至メモリセル群１６Ｂ−３、及びセクタ冗長メモリセル群１６Ｂ−Ｒを含む。
【００２０】
セルアレイ１６Ａ及び１６Ｂのビット線は、それぞれゲート３８及び３９を介して、レギュレータ３１に接続される。ゲート３８及び３９は、アドレス信号の最上位ビットＡ２３により制御される。即ち、ゲート３８はビットＡ２３がＨＩＧＨのときに導通し、ゲート３９はビットＡ２３がＬＯＷのときにインバータ３７により導通される。
【００２１】
レギュレータ３１は、プログラム電圧生成回路１９の一部分であり、プログラム電圧生成回路１９内の昇圧回路（昇圧電圧発生回路）１９Ａにより発生された昇圧電圧ＤＰＵＭＰを、所定の電圧に調整するよう動作する。このレギュレータ３１による電圧調整動作は、２ビットのプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）により制御される。
【００２２】
図２の例において、プログラム電圧調整回路２３は、プログラム電圧調整ユニット３２及び３３、ゲート３５及び３６、及びインバータ３４を含む。プログラム電圧調整ユニット３２及び３３の各々は、２ビットのプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）を生成し、アドレス信号の最上位ビットＡ２３により何れか一方のプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）が選択される。選択されたプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は、レギュレータ３１に供給される。
【００２３】
図３は、レギュレータ３１の回路構成の一例を示す図である。
【００２４】
図３のレギュレータ３１は、差動増幅器４１、トランジスタ４２、コンデンサ４３、トランジスタ４４乃至４７、コンデンサ（ＭＯＳ容量）４８乃至５１、インバータ５２乃至５５、ＮＡＮＤ回路５６乃至５９、インバータ６０を含む。差動増幅器４１は、昇圧回路１９Ａにより生成された昇圧電圧ＤＰＵＭＰを電源として、ノードＮ１の電位と基準電圧ＶＲＥＦＤとの差に応じ、プログラム電圧ＶＰＲＯＧを生成する。具体的には、ノードＮ１の電位が基準電圧ＶＲＥＦＤより低いときにはプログラム電圧ＶＰＲＯＧを上昇させ、ノードＮ１の電位が基準電圧ＶＲＥＦＤより高いときにはプログラム電圧ＶＰＲＯＧを下降させる。ノードＮ１の電位は、プログラム電圧ＶＰＲＯＧをコンデンサ４３により容量分割した値であるので、上記制御によってプログラム電圧ＶＰＲＯＧを所定の電位に設定することが可能となる。
【００２５】
ノードＮ１の電位は、コンデンサ４３とコンデンサ４８乃至５１の選択された１つとの容量比により決定されるので、コンデンサ４８乃至５１の何れを選択するかに応じて、プログラム電圧ＶＰＲＯＧの設定電位を制御することが可能となる。
【００２６】
この例では、アドレス信号の最上位アドレスＡ２３に応じて、コンデンサ４８及び４９或いはコンデンサ５０及び５１の何れかを選択する。例えばアドレスビットＡ２３がＨＩＧＨの場合には、コンデンサ４８及び４９が選択される。図２で説明したように、アドレスビットＡ２３がＨＩＧＨの場合にはセルアレイ１６Ａがレギュレータ３１に接続されるので、セルアレイ１６Ａに対してコンデンサ４８及び４９が選択されることになる。
【００２７】
更に２ビットのプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）により、トランジスタ４４及び４５の導通／非導通を制御して、コンデンサ４８及び４９各々の選択／非選択を制御する。プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は、メモリセル群１６Ａ−０乃至１６Ａ−３に対応する２ビットのアドレス信号に対応し、メモリセル群１６Ａ−０が書き込み選択されるときは（０，０）、メモリセル群１６Ａ−１が書き込み選択されるときは（０，１）、メモリセル群１６Ａ−２が書き込み選択されるときは（１，０）、メモリセル群１６Ａ−３が書き込み選択されるときは（１，１）となる。またセクタ冗長メモリセル群１６Ａ−Ｒを選択するときにも、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は（１，１）となる。このようにして、コンデンサ４３の容量と直列接続される容量の大きさを変化させて、ノードＮ１の電位を制御し、プログラム電圧ＶＰＲＯＧを調整している。
【００２８】
図２において、距離Ｌ１及びＬ２として示されるように、レギュレータ３１から各メモリセルアレイ１６Ａ及び１６Ｂへの距離が異なるので、レギュレータ３１が供給するプログラム電圧も距離の違いに応じて異なる必要がある。この目的のために、アドレスビットＡ２３がＨＩＧＨの場合にはセルアレイ１６Ａに対してコンデンサ４８及び４９を選択し、アドレスビットＡ２３がＬＯＷの場合にはセルアレイ１６Ａに対してコンデンサ５０及び５１を選択するようにしている。
【００２９】
また図２の例では、メモリセルアレイ１６Ａ及び１６Ｂに対応してプログラム電圧調整ユニット３２及び３３が設けられているが、これはメモリセルアレイ１６Ａと１６Ｂとでアドレス構成が異なる場合等に対処するためである。例えば、メモリセルアレイ１６Ａでは最近のメモリセル群１６Ａ−０にアドレス（０，０）が割当てられているのに対して、メモリセルアレイ１６Ｂでは最遠のメモリセル群１６Ｂ−３にアドレス（０，０）が割当てられている場合等があり得る。このような場合であっても、メモリセルアレイ１６Ｂに対応するプログラム電圧調整ユニット３３において対応アドレスビットを適宜論理操作することで、メモリセルアレイ１６Ｂのアドレス構成に即したプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）を生成することが出来る。
【００３０】
図４は、メモリセルアレイが４つのブロックに分割された場合の構成を示す図である。
【００３１】
図４において、メモリセルアレイはセルアレイ１６Ａ乃至１６Ｄの４つのブロックに分割され、４つのブロックの中心部分にプログラム電圧生成回路１９が配置される。プログラム電圧生成回路１９が生成するプログラム電圧ＶＰＲＯＧは、各ブロックのＹゲート１７Ａ乃至１７Ｄに供給される。図４に示されるように、セルアレイ１６Ａのメモリセル群１６Ａ−０乃至１６Ａ−３は、アドレス信号の対応する２ビットＡ２１及びＡ２０が（０，０）、（０，１）、（１，０）、（１，１）の場合にそれぞれ選択される。またセルアレイ１６Ｂのメモリセル群１６Ｂ−０乃至１６Ｂ−３は、アドレス信号の対応する２ビットＡ２１及びＡ２０が（１，１）、（１，０）、（０，１）、（０，０）の場合にそれぞれ選択される。このようにセルアレイ１６Ａとセルアレイ１６Ｂとでアドレス構造が異なるので、プログラム電圧調整回路２３は、それぞれのセルアレイに対して異なるプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）を供給する必要がある。
【００３２】
図５は、図４の構成に用いられるプログラム電圧調整回路２３の一例を示す回路図である。プログラム電圧調整回路２３は、図２に示すようにプログラム電圧調整ユニット３２及び３３によりセルアレイ１６Ａ及び１６Ｂに対して別々にプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）を生成しても良いが、図５の構成では、冗長選択の場合も含めて必要な全ての論理演算を１つの回路で実現している。
【００３３】
図５のプログラム電圧調整回路２３は、ＮＡＮＤ回路７１、インバータ７２乃至７８、ＰＭＯＳトランジスタ７９乃至９０、及びＮＭＯＳトランジスタ９１乃至１０３を含む。プログラム電圧調整回路２３は、アドレス信号の２つのビットＡ２０及びＡ２１を入力とし、２ビットのプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）を出力する。インバータ７７の出力が、アドレスＡ２１に対応するプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１）であり、インバータ７８の出力が、アドレスＡ２０に対応するプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（０）である。プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１）とプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（０）とを纏めて、２ビットのＶＰＲＯＧ＿ＡＤＪ（１：０）と表記している。
【００３４】
図６は、図５の回路の入出力の論理値テーブルを示す。
【００３５】
図５及び図６に示されるように、アドレス信号Ａ２０及びＡ２１以外に回路入力として、プログラム指示信号ＰＧＭ、冗長指示信号ＨＩＴ、及び最上位アドレスＡ２３が入力される。プログラム指示信号ＰＧＭはプログラム動作時にＨＩＧＨになる信号であり、冗長指示信号ＨＩＴは冗長を行うときにＨＩＧＨになる信号である。また回路出力は、２ビットのプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）である。
【００３６】
図６に示されるように、プログラム動作でない場合即ちプログラム指示信号ＰＧＭがＬＯＷの場合、他の入力信号値に関わらず、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は（Ｌ，Ｌ）である。プログラム動作である場合即ちプログラム指示信号ＰＧＭがＨＩＧＨの場合、冗長指示信号ＨＩＴ及びアドレス信号Ａ２３の値によって出力が異なってくる。まず冗長指示信号ＨＩＴがＨＩＧＨの場合には、アドレス信号Ａ２３の値に関わらず、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は（Ｈ，Ｈ）である。これにより、図４に示されるようにビット線の総延長のうちでＹゲートから最も遠い位置にあるスペアセクタ１６Ａ−Ｒ或いは１６Ｂ−Ｒに対して、図３のレギュレータ３１により適切なプログラム電圧ＶＰＲＯＧを生成して供給することが出来る。
【００３７】
冗長指示信号ＨＩＴがＬＯＷの場合には、アドレス信号Ａ２３の値に応じて、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）が変わる。図６に示されるように、アドレス信号Ａ２３がＨＩＧＨの場合には、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）はＡ２１及びＡ２０そのものとなる。図４に示されるようにＡ２３がＨＩＧＨで選択されるセルアレイ１６Ａにおいて、メモリセル群１６Ａ−０乃至１６Ａ−３はＡ２１及びＡ２０が（０，０）、（０，１）、（１，０）、（１，１）の場合にそれぞれ選択される。従って、Ａ２１及びＡ２０そのものであるプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）に基づいて、レギュレータ３１によりプログラム電圧を調整することで、各メモリセル群に適したプログラム電圧を供給することが出来る。
【００３８】
例えば、最もＹゲート１７Ａに近いメモリセル群１６Ａ−０は、Ａ２１及びＡ２０が（０，０）の時に書き込み選択される。このとき、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は（０，０）であるので、レギュレータ３１により最も近い距離に対するプログラム電圧ＶＰＲＯＧが選択される。またＹゲート１７Ａに２番目に近いメモリセル群１６Ａ−１は、Ａ２１及びＡ２０が（０，１）の時に書き込み選択される。このとき、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は（０，１）であるので、レギュレータ３１により２番目の距離に対するプログラム電圧ＶＰＲＯＧが選択される。
【００３９】
冗長指示信号ＨＩＴがＬＯＷでアドレス信号Ａ２３がＬＯＷの場合には、図６に示されるように、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）はＡ２１及びＡ２０の反転信号Ａ２１Ｂ及びＡ２０Ｂとなる。図４に示されるようにＡ２３がＬＯＷで選択されるセルアレイ１６Ｂにおいて、メモリセル群１６Ｂ−０乃至１６Ｂ−３はＡ２１及びＡ２０が（１，１）、（１，０）、（０，１）、（０，０）の場合にそれぞれ選択される。従って、Ａ２１及びＡ２０の反転信号であるプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）によりプログラム電圧を調整することで、各メモリセル群に適したプログラム電圧を供給することが出来る。
【００４０】
例えば、最もＹゲート１７Ｂに近いメモリセル群１６Ｂ−０は、Ａ２１及びＡ２０が（１，１）の時に書き込み選択される。このとき、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は（０，０）であるので、レギュレータ３１により最も近い距離に対するプログラム電圧ＶＰＲＯＧが選択される。またＹゲート１７Ｂに２番目に近いメモリセル群１６Ｂ−１は、Ａ２１及びＡ２０が（１，０）の時に書き込み選択される。このとき、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪ（１：０）は（０，１）であるので、レギュレータ３１により２番目の距離に対するプログラム電圧ＶＰＲＯＧが選択される。
【００４１】
なおセルアレイ１６Ｃ及び１６Ｄに対しても同様であり、セルアレイ１６Ｃについてはセルアレイ１６Ａと同様にしてプログラム電圧が生成され、セルアレイ１６Ｄについてはセルアレイ１６Ｂと同様にしてプログラム電圧が生成される。また図４の構成の場合、レギュレータ３１からセルアレイ１６Ａ及び１６Ｂまでの距離が同一であれば、レギュレータ３１においてコンデンサ４８及び４９とコンデンサ５０及び５１とをアドレス信号Ａ２３により使い分ける必要は無く、一方のセットのコンデンサ（例えばコンデンサ４８及び４９）が設けられているだけでよい。
【００４２】
このように本発明においては、レギュレータから各メモリブロックまでの距離及び各メモリブロックにおけるアドレス構成などを考慮して、アドレス信号に応じてプログラム電圧を調整するので、各メモリブロック内の各メモリセル位置に対して適切なプログラム電圧を生成することが出来る。
【００４３】
なお上記実施例において、ブロック数が２つ或いは４つの場合について説明したが、メモリセルブロックの数はこの数に限られるものではない。また各メモリセルブロック内のメモリセル群の数は４つ（冗長メモリセル群を含めると５つ）の場合について説明したが、メモリセル群の数は４以外であってよく、例えば５或いはそれ以上であってもよい。この場合、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪのビット数は、電圧調整の所望のステップ幅に応じて決定すればよい。例えば、メモリセル群の数が１６個であったとしても、広いステップ幅を用いて総数４ステップの電圧調整で充分であれば、上記実施例と同様にプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪは２ビットでよい。またメモリセル群の数が１６個の場合に、細かいステップ幅を用いて総数１６ステップの電圧調整を望むのであれば、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪは４ビットとすればよい。
【００４４】
また上記実施例では、レギュレータ３１においてプログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪをｎビットとして２ｎ段階のプログラム電圧調整を行うようにしているが、プログラム電圧調整信号ＶＰＲＯＧ＿ＡＤＪのｎビットの各々に対応してコンデンサを１つずつ選択するようにして、ｎ段階のプログラム電圧調整を行うようにしても良い。
【００４５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による不揮発性半導体記憶装置においては、ブロックを特定する第１のアドレス信号とブロック内の書き込みメモリセル位置を指し示す第２のアドレス信号との双方に応じてプログラム電圧を調整するので、プログラム電圧生成回路から各メモリブロックまでの距離及び各メモリブロックにおけるアドレス構成などを考慮してプログラム電圧を調整することが可能となり、各メモリブロック内の各メモリセル位置に対して適切なプログラム電圧を生成することが出来る。
【図面の簡単な説明】
【図１】本発明による不揮発性半導体記憶装置の構成を示す図である。
【図２】本発明によるプログラム電圧調整回路及びプログラム電圧生成回路の実施例を示す図である。
【図３】レギュレータの回路構成の一例を示す図である。
【図４】メモリセルアレイが４つのブロックに分割された場合の構成を示す図である。
【図５】図４の構成に用いられるプログラム電圧調整回路の一例を示す回路図である。
【図６】図５の回路における入出力の論理値テーブルを示す図である。
【符号の説明】
１１　状態制御回路
１２　入出力バッファ
１３　アドレスラッチ
１４　Ｘデコーダ
１５　Ｙデコーダ
１６　セルアレイ
１７　Ｙゲート
１８　データラッチ
１９　プログラム電圧生成回路
２０　消去電圧生成回路
２１　チップイネーブル／出力イネーブル回路
２２　セクタ消去回路
２３　プログラム電圧調整回路
【図１】
2004110871.tif 000003
【図２】
2004110871.tif 000004
【図３】
2004110871.tif 000005
【図４】
2004110871.tif 000006
【図５】
2004110871.tif 000007
【図６】
2004110871.tif 000008