(57)【要約】【課題】データ書き込み時間の短縮化や省電力化に適した電子回路、電子装置及び電子機器を提供する。【解決手段】互いに等しい利得係数を有する５個の駆動用トランジスタＱｓをシリアル接続することで駆動電流生成回路部３０を形成した。また、互いに等しい利得係数を有する５個の電流供給用トランジスタＱｐをパラレル接続することで電流供給回路部４０を形成した。そして、前記駆動用トランジスタＱｓの各ゲートを前記電流供給用トランジスタＱｐの各ゲートと接続した。そして、前記電流供給回路部４０をデータ電流Ｉｄａｔａｍを供給するデータ線Ｘｍに電気的に接続した。また、前記駆動電流生成回路部３０にて生成された駆動電流Ｉｅｌが有機ＥＬ素子２１に供給されるようにした。【選択図】　　　図３
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【特許請求の範囲】
【請求項１】
第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第１の回路部及び前記第２の回路部のうち少なくともいずれかは直列または並列に接続された単位素子を含むことを特徴とする電子回路。
【請求項２】
第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第１の回路部は並列に接続された複数の単位素子を含むことを特徴とする電子回路。
【請求項３】
第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第２の回路部は直列に接続された複数の単位素子を含むことを特徴とする電子回路。
【請求項４】
第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第１の回路部は並列に接続された複数の単位素子を含み、
前記第２の回路部は直列に接続された複数の単位素子を含むこと、を特徴とする電子回路。
【請求項５】
第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第１の回路部及び前記第２の回路部の少なくともいずれかは電気的に直列または並列に接続された複数の単位素子を含み、
前記複数の単位素子の電気的接続は制御用素子により制御されることを特徴とする電子回路。
【請求項６】
請求項１乃至４のいずれか１つに記載の電子回路において、前記複数の単位素子のうち、前記第１の回路部と前記第２の回路部に共通な単位素子が少なくとも１つあることを特徴とする電子回路。
【請求項７】
請求項１乃至６のいずれか１つに記載の電子回路において、前記複数の単位素子は同一の駆動能力を有していることを特徴とする電子回路。
【請求項８】
請求項１乃至７のいずれか１つに記載の電子回路において、
前記複数の単位素子は一括して形成されることを特徴とする電子回路。
【請求項９】
請求項１乃至８のいずれか１つに記載の電子回路において、前記第１の電流レベルは前記第２の電流レベルより大きいことを特徴とする電子回路。
【請求項１０】
請求項１乃至８のいずれか１つに記載の電子回路において、
前記第２の電流レベルは前記第１の電流レベルより大きいことを特徴とする電子回路。
【請求項１１】
請求項１乃至１０のいずれか１つに記載の電子回路において、
前記第２の電流が供給される電子素子を含むことを特徴とする電子回路。
【請求項１２】
請求項１１に記載の電子回路において、
前記電子素子は電気光学素子または電流駆動素子であることを特徴とする電子回路。
【請求項１３】
請求項１２に記載の電子回路において、
前記電子素子は有機ＥＬ素子であることを特徴とする電子回路。
【請求項１４】
第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、
前記複数の単位回路の各々は、
前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、
前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第１の回路部及び前記第２の回路部のうち少なくともいずれかは直列または並列に接続された単位素子を含むことを特徴とする電子装置。
【請求項１５】
第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、
前記複数の単位回路の各々は、
前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、
前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第１の回路部は並列に接続された複数の単位素子を含むことを特徴とする電子装置。
【請求項１６】
第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、
前記複数の単位回路の各々は、
前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、
前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第２の回路部は直列に接続された複数の単位素子を含むことを特徴とする電子装置。
【請求項１７】
第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、
前記複数の単位回路の各々は、
前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、
前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第１の回路部は並列に接続された複数の単位素子を含み、
前記第２の回路部は直列に接続された複数の単位素子を含むこと、を特徴とする電子装置。
【請求項１８】
第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、
前記複数の単位回路の各々は、
前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、
前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、
前記第１の電流レベルに応じた電荷量を保持する容量素子と、
前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第１の回路部及び前記第２の回路部の少なくともいずれかは電気的に直列または並列に接続された複数の単位素子を含み、
前記複数の単位素子の電気的接続は制御用素子により制御されることを特徴とする電子装置。
【請求項１９】
請求項１４乃至１８のいずれか１つに記載の電子装置において、
前記複数の単位素子のうち、前記第１の回路部と前記第２の回路部に共通な単位素子が少なくとも１つあることを特徴とする電子装置。
【請求項２０】
請求項１４乃至１９のいずれか１つに記載の電子装置において、
前記複数の単位素子は同一の駆動能力を有していることを特徴とする電子装置。
【請求項２１】
請求項１４乃至２０のいずれか１つに記載の電子装置において、
前記複数の単位素子は一括して形成されることを特徴とする電子装置。
【請求項２２】
請求項１４乃至２１のいずれか１つに記載の電子装置において、
前記第１の電流レベルは前記第２の電流レベルより大きいことを特徴とする電子装置。
【請求項２３】
請求項１４乃至２１のいずれか１つに記載の電子装置において、
前記第２の電流レベルは前記第１の電流レベルより大きいことを特徴とする電子装置。
【請求項２４】
請求項１４乃至２３のいずれか１つに記載の電子装置において、
前記第２の電流が供給される電子素子を含むことを特徴とする電子装置。
【請求項２５】
請求項２４に記載の電子装置において、
前記電子素子は電気光学素子または電流駆動素子であることを特徴とする電子装置。
【請求項２６】
請求項２５に記載の電子装置において、
前記電子素子は有機ＥＬ素子であることを特徴とする電子装置。
【請求項２７】
請求項１乃至１３のいずれか１つに記載の電子回路を実装したことを特徴とする電子機器。
【請求項２８】
請求項１４乃至２５のいずれか１つに記載の電子装置を実装したことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路、電子装置及び電子機器に関するものである。
【０００２】
【従来の技術】
近年、有機ＥＬ素子といった電気光学素子を用いた電気光学装置が注目されている。有機ＥＬ素子は自発光素子なのでバックライトが不要となるので、低消費電力、高視野角、高コントラスト比の電気光学装置を実現できるものと期待されている。
【０００３】
この種の電気光学装置のうち、アクティブマトリクス型と呼ばれる方式のものでは、その表示パネル部に有機ＥＬ素子に供給される駆動電流を制御するための画素回路が配設されている。
【０００４】
画素回路は、その内部にデータ信号に相対した電荷量を保持するためのコンデンサと、前記電荷量に応じて前記駆動電流を制御するトランジスタとを備えている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
国際公開第ＷＯ９８／３６４０６号パンフレット
【０００６】
【発明が解決しようとする課題】
しかしながら、特に電気光学素子として有機ＥＬ素子といった電流駆動素子を備えた画素回路においては、前記トランジスタの特性ばらつきが電気光学素子の輝度に直接反映されてしまう場合があるので、前記トランジスタの特性ばらつきを抑制する必要がある。
【０００７】
そこで、本発明の一つの目的は、トランジスタの特性ばらつきを抑制することができる電子回路、電子装置及び電子機器を提供することにある。
また、たとえば、前記データ信号を電流信号として使用した場合は、特に、画素回路へのデータ書き込み時間が長くなったり、消費電力が大きくなったりしてしまう。そこで、本発明の一つの目的は、電流信号をデータ信号として使用した場合のデータ書き込み時間の短縮化や省電力化に適した電子回路、電子装置及び電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
本発明における電子回路は、第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第１の回路部及び前記第２の回路部のうち少なくともいずれかは直列または並列に接続された単位素子を含む。
【０００９】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、単位素子を直列または並列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子回路を提供することができる。
【００１０】
本発明における電子回路は、第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第１の回路部は並列に接続された複数の単位素子を含む。
【００１１】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、第１の回路部の単位素子を並列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子回路を提供することができる。
【００１２】
本発明における電子回路は、第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、
前記第２の回路部は直列に接続された複数の単位素子を含む。
【００１３】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、第１の回路部の単位素子を直列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子回路を提供することができる。
【００１４】
本発明における電子回路は、第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第１の回路部は並列に接続された複数の単位素子を含み、前記第２の回路部は直列に接続された複数の単位素子を含む。
【００１５】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、第１の回路部の単位素子を並列に接続し、第２の回路部の単位素子を直列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子回路を提供することができる。
【００１６】
本発明における電子回路は、第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第１の回路部及び前記第２の回路部の少なくともいずれかは電気的に直列または並列に接続された複数の単位素子を含み、前記複数の単位素子の電気的接続は制御用素子により制御される。
【００１７】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、第１の回路部及び第２の回路部を構成する単位素子数を併用することで、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子回路を提供することができる。
【００１８】
この電子回路において、前記複数の単位素子のうち、前記第１の回路部と前記第２の回路部に共通な単位素子が少なくとも１つである。
これによれば、第１の回路部と第２の回路部とをカレントミラー回路で構成することができる。
【００１９】
この電子回路において、前記複数の単位素子は同一の駆動能力を有している。
これによれば、カレントミラー回路のミラー特性を向上させることができる。
この電子回路において、前記複数の単位素子は一括して形成されることが好ましい。
【００２０】
これによれば、第１の回路部及び第２の回路部を備えた電子回路を容易に構成することができる。
この電子回路において、前記第１の電流レベルは前記第２の電流レベルより大きい。
【００２１】
これによれば、第１の電流を容量素子へ高速で書き込むことができる。
この電子回路において、前記第２の電流レベルは前記第１の電流レベルより大きい。
【００２２】
これによれば、第１の電流の電流レベルを増幅することができる。
この電子回路において、前記第２の電流が供給される電子素子を含む。
これによれば、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルに基づいて駆動する電子素子を有した電子回路を提供することができる。
【００２３】
この電子回路において、前記電子素子は電気光学素子または電流駆動素子であってもよい。
これによれば、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルに基づいて駆動する電気光学素子または電流駆動素子を有した電子回路を提供することができる。
【００２４】
この電子回路において、前記電子素子は有機ＥＬ素子であってもよい。
これによれば、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルに基づいて駆動する有機ＥＬ素子を有した電子回路を提供することができる。
【００２５】
本発明における電子装置は、第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、前記複数の単位回路の各々は、前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第１の回路部及び前記第２の回路部のうち少なくともいずれかは直列または並列に接続された単位素子を含む。
【００２６】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、単位素子を直列または並列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子装置を提供することができる。
【００２７】
本発明における電子装置は、第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、前記複数の単位回路の各々は、前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第１の回路部は並列に接続された複数の単位素子を含む。
【００２８】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、第１の回路部の単位素子を並列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子装置を提供することができる。
【００２９】
本発明における電子装置は、第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、前記複数の単位回路の各々は、前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第２の回路部は直列に接続された複数の単位素子を含む。
【００３０】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、第１の回路部の単位素子を直列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子装置を提供することができる。
【００３１】
本発明における電子装置は、第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、前記複数の単位回路の各々は、前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第１の回路部は並列に接続された複数の単位素子を含み、前記第２の回路部は直列に接続された複数の単位素子を含む。
【００３２】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、第１の回路部の単位素子を並列に接続し、第２の回路部の単位素子を直列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子装置を提供することができる。
【００３３】
本発明における電子装置は、第１の信号線と、第２の信号線と、複数の単位回路を含む電子装置であって、前記複数の単位回路の各々は、前記第１の信号線と接続し、前記第１の信号線から供給されるスイッチング信号によりオン状態またはオフ状態に制御されるスイッチング素子と、前記第２の信号線と接続し、前記スイッチング素子がオン状態となることにより前記第２の信号線から供給される第１の電流レベルを有する第１の電流が通過する第１の回路部と、前記第１の電流レベルに応じた電荷量を保持する容量素子と、前記容量素子に保持された前記電荷量に基づいて、前記第１の電流レベルとは異なる第２の電流レベルを有する第２の電流を生成する第２の回路部と、を含み、前記第１の回路部及び前記第２の回路部の少なくともいずれかは電気的に直列または並列に接続された複数の単位素子を含み、前記複数の単位素子の電気的接続は制御用素子により制御される。
【００３４】
これによれば、容量素子へのデータ信号の書き込みは電流信号で行うので単位素子の特性ばらつきを抑制することができる。また、第１の回路部及び第２の回路部を構成する単位素子数を併用することで、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子装置を提供することができる。
【００３５】
この電子装置において、前記複数の単位素子のうち、前記第１の回路部と前記第２の回路部に共通な単位素子が少なくとも１つ設けてもよい。
これによれば、第１の回路部と第２の回路部とをカレントミラー回路で構成することができる。
【００３６】
この電子装置において、前記複数の単位素子は同一の駆動能力を有している。
これによれば、カレントミラー回路のミラー特性を向上させることができる。
この電子装置において、前記複数の単位素子は一括して形成されてもよい。
【００３７】
これによれば、第１の回路部及び第２の回路部を備えた電子装置を容易に構成することができる。
この電子装置において、前記第１の電流レベルは前記第２の電流レベルより大きい。
【００３８】
これによれば、第１の電流を容量素子へ高速で書き込むことができる。
この電子装置において、前記第２の電流レベルは前記第１の電流レベルより大きい。
【００３９】
これによれば、第１の電流の電流レベルを増幅することができる。
この電子装置において、前記第２の電流が供給される電子素子を含む。
これによれば、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルに基づいて駆動する電子素子を有した電子装置を提供することができる。
【００４０】
この電子装置において、前記電子素子は電気光学素子または電流駆動素子であってもよい。
これによれば、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルに基づいて駆動する電気光学素子または電流駆動素子を有した電子装置を提供することができる。
【００４１】
この電子装置において、前記電子素子は有機ＥＬ素子であってもよい。
これによれば、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルに基づいて駆動する有機ＥＬ素子を有した電子装置を提供することができる。
【００４２】
本発明における電子機器は、上記の電子回路を実装した。
これによれば、トランジスタの特性ばらつきを抑制した電子機器を提供することができる。また、単位素子を直列または並列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子回路を備えた電子機器を提供することができる。
【００４３】
本発明における電子機器は、上記の電子装置を実装した。
これによれば、トランジスタの特性ばらつきを抑制した電子機器を提供することができる。また、単位素子を直列または並列に接続することによって、構成するトランジスタの占有面積が大きくなるのを抑制しつつ、入力した電流の電流レベルとは異なった電流レベルを有する電流を生成する電子装置を備えた電子機器を提供することができる。
【００４４】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図４に従って説明する。図１は、電子装置としての有機ＥＬディスプレイの回路構成を示すブロック回路図である。図２は、表示パネル部及びデータ線駆動回路の内部構成を示すブロック回路図である。図３は、画素回路の回路図である。図４は、画素回路の動作を示すタイミングチャートである。
【００４５】
有機ＥＬディスプレイ１０は、図１に示すように、制御回路１１、表示パネル部１２、走査線駆動回路１３及びデータ線駆動回路１４を備えている。
有機ＥＬディスプレイ１０の制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４は、それぞれが独立した電子部品によって構成されていてもよい。
例えば、制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４が、各々１チップの半導体集積回路装置によって構成されていてもよい。
【００４６】
又、制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４の全部若しくは一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウェア的に実現されてもよい。
【００４７】
制御回路１１は、図示しない外部装置から出力される画像データに基づいて表示パネル部１２に所望の画像を表示するための走査制御信号及びデータ制御信号をそれぞれ作成する。又、制御回路１１は、走査制御信号を走査線駆動回路１３に出力するとともに、データ制御信号をデータ線駆動回路１４に出力する。
【００４８】
表示パネル部１２は、図２に示すように、発光層が有機材料で構成された電子素子又は電流駆動素子としての有機ＥＬ素子２１を有する複数の電子回路又は単位回路としての画素回路２０がマトリクス状に配設されている。つまり、画素回路２０は、列方向に沿って延びるＭ本のデータ線Ｘｍ（ｍ＝１〜Ｍ；ｍは整数）と、行方向に沿って延びるＮ本の走査線Ｙｎ（ｎ＝１〜Ｎ；ｎは整数）との交差部に対応する位置に配設されている。また、本実施形態では、有機ＥＬ素子２１は、前記データ線駆動回路１４にて生成される第１の電流としてのデータ電流Ｉｄａｔａの大きさに対して１／２５程度の大きさの第２の電流としての駆動電流Ｉｅｌで適宜発光する有機ＥＬ素子である。尚、画素回路２０内に配置形成される後記するトランジスタは、通常はＴＦＴ（薄膜トランジスタ）で構成されている。
【００４９】
走査線駆動回路１３は、前記制御回路１１から出力される前記走査制御信号に基づいて、表示パネル部１２に設けられたＮ本の走査線Ｙｎのうち、１本の走査線を選択し、その選択された走査線に走査信号を供給する。
【００５０】
データ線駆動回路１４は、複数の単一ラインドライバ２３を備えている。各単一ラインドライバ２３は、表示パネル部１２に設けられたデータ線Ｘｍと接続されている。各単一ラインドライバ２３は、制御回路１１から出力されるデータ制御信号に基づいて、データ電流Ｉｄａｔａ１〜Ｉｄａｔａｍをそれぞれ生成する。又、各単一ラインドライバ２３は、その生成されたデータ電流Ｉｄａｔａ１〜Ｉｄａｔａｍを対応するデータ線Ｘ１〜Ｘｍを介して対応する各画素回路２０にそれぞれ供給する。各画素回路２０は、それぞれ、このデータ電流Ｉｄａｔａ１〜Ｉｄａｔａｍに応じて同画素回路２０の内部状態を設定することで、各有機ＥＬ素子２１に流れる駆動電流Ｉｅｌを制御して同有機ＥＬ素子２１の輝度階調を制御するようになっている。
【００５１】
このように構成された有機ＥＬディスプレイ１０の画素回路２０について図３に従って以下に説明する。尚、各画素回路２０の回路構成はすべて同じであるので、説明の便宜上、ｍ番目のデータ線Ｘｍとｎ番目の走査線Ｙｎとの交差部に配設された画素回路２０について説明する。
【００５２】
画素回路２０は、５個の駆動用トランジスタＱｓ、５個の電流供給用トランジスタＱｐと、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２と、保持キャパシタＣｎとを含む。そして、前記駆動用トランジスタＱｓ及び電流供給用トランジスタＱｐ、第１のスイッチング用トランジスタＱ１、保持キャパシタＣｎは、それぞれ、特許請求の範囲に記載された単位素子、スイッチング素子、容量素子に対応している。尚、駆動用トランジスタＱｓ及び電流供給用トランジスタＱｐの導電型は、それぞれ、ｐ型（ｐチャネル）である。また、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２の導電型は、それぞれ、ｎ型（ｎチャネル）である。
【００５３】
各駆動用トランジスタＱｓは、その駆動能力としての利得係数がβｓとなるように設定された駆動用トランジスタとして機能するトランジスタである。各電流供給用トランジスタＱｐは、その駆動能力としての利得係数がβｐとなるように設定されたスイッチング素子として機能するトランジスタである。また、本実施形態では、前記駆動用トランジスタＱｓの利得係数βｓは、前記電流供給用トランジスタＱｐの利得係数βｐと等しくなるように設定されている。
【００５４】
第１及び第２のスイッチング用トランジスタＱ１，Ｑ２は、それぞれ、前記走査線駆動回路１３から供給される走査信号に応じてオン・オフ制御されるスイッチング素子として機能するトランジスタである。
【００５５】
５個の駆動用トランジスタＱｓは、互いにシリアル接続されている。つまり、駆動用トランジスタＱｓのドレインと、その駆動用トランジスタＱｓに隣接して配設された駆動用トランジスタＱｓのソースとが互いに接続されている。そして、前記５個の駆動用トランジスタＱｓのうち、そのソースが隣接する駆動用トランジスタＱｓのドレインと接続されていない駆動用トランジスタＱｓは、そのソースが駆動電圧Ｖｄｄを供給する電源線ＶＬと接続されている。また、前記５個の駆動用トランジスタＱｓのうち、そのドレインが隣接する駆動用トランジスタＱｓのソースと接続されていない駆動用トランジスタＱｓは、そのドレインが有機ＥＬ素子２１の陽極と接続されている。有機ＥＬ素子２１の陰極は接地されている。
【００５６】
また、シリアル接続された前記５個の駆動用トランジスタＱｓの各ゲートは電流供給用トランジスタＱｐの各ゲートに共通して互いに接続されている。そして、前記したように互いにシリアル接続された５個の駆動用トランジスタＱｓで第２の回路部としての駆動電流生成回路部３０を構成している。
【００５７】
また、前記駆動電流生成回路部３０を構成している５個の駆動用トランジスタＱｓの互いに接続されたゲートと、前記電源線ＶＬとの間には、保持キャパシタＣｎが接続されている。
【００５８】
５個の電流供給用トランジスタＱｐは互いにパラレル接続されている。つまり、５個の電流供給用トランジスタＱｐの各ソース、各ゲート及び各ドレインは、それぞれ、互いに接続されている。そして、電流供給用トランジスタＱｐの各ドレインは互いに接続されて前記電源線ＶＬに接続されている。電流供給用トランジスタＱｐの各ゲートは、互いに接続されて駆動電流生成回路部３０を構成する５個の駆動用トランジスタＱｓの各ゲートに接続されている。
【００５９】
更に、電流供給用トランジスタＱｐの各ドレインは互いに接続されて、第１のスイッチング用トランジスタＱ１に接続されている。第１のスイッチング用トランジスタＱ１のソースは、前記データ線Ｘｍと接続されてデータ線駆動回路１４に電気的に接続されている。第１のスイッチング用トランジスタＱ１のゲートは、第１の信号線としての第１の副走査線Ｙｎ１が接続され、前記走査線駆動回路１３に接続されている。そして、前記したように互いにパラレル接続された５個の電流供給用トランジスタＱｐで第１の回路部としての電流供給回路部４０を構成している。この駆動電流生成回路部３０と電流供給回路部４０とで電流値変換手段が構成されている。
【００６０】
また、電流供給回路部４０を構成する５個の電流供給用トランジスタＱｐの各ドレインと、同電流供給用トランジスタＱｐの各ゲートとの間には、第２のスイッチング用トランジスタＱ２が接続されている。第２のスイッチング用トランジスタＱ２のゲートは、第２の信号線としての第２の副走査線Ｙｎ２が接続され、前記走査線駆動回路１３に電気的に接続されている。つまり、第２のスイッチング用トランジスタＱ２はオン状態になることで、電流供給回路部４０を構成する５個の電流供給用トランジスタＱｐがそれぞれダイオード接続される。そして、各電流供給用トランジスタＱｐがダイオード接続されることで、各電流供給用トランジスタＱｐと駆動電流生成回路部３０を構成している５個の駆動用トランジスタＱｓとが前記保持キャパシタＣｎを介してカレントミラー回路を構成する。
また、前記第１及び第２の副走査線Ｙｎ１，Ｙｎ２で走査線Ｙｎを構成している。
【００６１】
このように構成された駆動電流生成回路部３０及び電流供給回路部４０の作用について以下に説明する。
一般に、等しい利得係数を有する複数のトランジスタを互いにシリアル接続した場合、互いにシリアル接続されたトランジスタの合成利得係数は、各トランジスタの利得係数をその接続されたトランジスタの数で割った値となることが知られている。つまり、シリアル接続されたトランジスタの数をｎ、各トランジスタの利得係数をβで表すと、互いにシリアル接続されたトランジスタの合成利得係数βｓｏは、以下のようになる。
【００６２】
βｓｏ＝β／ｎ
従って、本実施形態の利得係数βｓを有する５個の駆動用トランジスタＱｓから構成される駆動電流生成回路部３０の合成利得係数βｓｏは以下のようになる。
【００６３】
βｓｏ＝βｓ／５
また、等しい利得係数を有する複数のトランジスタを互いにパラレル接続した場合、互いにパラレル接続されたトランジスタの合成利得係数は、各トランジスタの利得係数をその接続されたトランジスタの数で掛けた値となることが知られている。つまり、パラレル接続されたトランジスタの数をｎ、各トランジスタの利得係数をβｐで表すと、パラレル接続されたトランジスタの合成利得係数βｐｏは、以下のようになる。
【００６４】
βｐｏ＝βｐ・ｎ
従って、本実施形態の利得係数βｐを有する５個の電流供給用トランジスタＱｐから構成される電流供給回路部４０の合成利得係数βｐｏは以下のようになる。
【００６５】
βｐｏ＝５βｐ
ここで、データ電流Ｉｄａｔａと駆動電流Ｉｅｌとの相対比率を前記駆動電流生成回路部３０及び電流供給回路部４０のそれぞれの合成利得係数βｓｏ，βｐｏで表すと以下の式のようになる。
【００６６】
Ｉｄａｔａ：Ｉｅｌ＝βｐｏ：βｓｏ
ここで、駆動電流生成回路部３０の合成利得係数βｓｏはβｓ／５であって、電流供給回路部４０の合成利得係数βｐｏは５βｐであるので、データ電流Ｉｄａｔａと駆動電流Ｉｅｌとの相対比率は以下のようになる。
【００６７】
Ｉｄａｔａ：Ｉｅｌ＝５βｐ：βｓ／５
前記電流供給用トランジスタＱｐの利得係数βｐは、前記したように、前記駆動用トランジスタＱｓの利得係数βｓと等しくなるように設定されているので、上式は以下のように表される。
【００６８】
2004117820.tif 000003
従って、データ電流Ｉｄａｔａは以下の式で表される。
【００６９】
Ｉｄａｔａ＝２５Ｉｅｌ
従って、本発明の画素回路２０は、駆動電流Ｉｅｌの２５倍の電流レベルを有するデータ電流Ｉｄａｔａを供給させることができるので、その分だけデータ電流Ｉｄａｔａｍに対する前記第１の電流レベルを高速で保持キャパシタＣｎに書き込むことができる。また、保持キャパシタＣｎへのデータの書き込みは電流信号であるデータ電流Ｉｄａｔａであるので、画素回路２０毎の前記駆動用トランジスタＱｓの閾値電圧等の特性のばらつきを抑制することができる。
【００７０】
さらに、前記駆動用トランジスタＱｓ及び電流供給用トランジスタＱｐは、それぞれ、同じ利得係数を有するように形成されているので、異なった利得係数でカレントミラー回路するようにしたときと比べてそのミラー特性の精度を向上させることができる。
【００７１】
次に、駆動電流生成回路部３０及び電流供給回路部４０を備えた画素回路２０に配設された全トランジスタの占有面積を算出する。
まず、駆動電流生成回路部３０を構成する５個の駆動用トランジスタＱｓの占有面積Ｓ１を算出する。一般に、トランジスタの占有面積は、そのトランジスタのチャネル長が等しい場合、利得係数に比例することが知られている。前記各駆動用トランジスタＱｓは、その利得係数βｓがそれぞれ等しいので、駆動電流生成回路部３０の占有面積Ｓ１は各駆動用トランジスタＱｓの占有面積をＳＱｓで表すと以下のようになる。
【００７２】
Ｓ１＝５ＳＱｓ
次に、電流供給回路部４０を構成する５個の電流供給用トランジスタＱｐの占有面積Ｓ２を算出する。前記各電流供給用トランジスタＱｐは、その利得係数βｐがそれぞれ等しいので、５個の電流供給用トランジスタＱｐの占有面積Ｓ２は各電流供給用トランジスタＱｐの占有面積をＳＱｐで表すと以下のようになる。
【００７３】
Ｓ２＝５ＳＱｐ
従って、前記画素回路２０に配設された全トランジスタの占有面積Ｓｔは、前記第１及び第２のスイッチング用トランジスタＱ１，Ｑ２の占有面積を、それぞれ、ＳＱ１、ＳＱ２で表すと、以下のようになる。
【００７４】
Ｓｔ＝５ＳＱｓ＋５ＳＱｐ＋ＳＱ１＋ＳＱ２
ここで、前記したように、前記駆動用トランジスタＱｓの利得係数βｓと前記電流供給用トランジスタＱｐの利得係数βｐとは、等しくなるように設定されているので、駆動用トランジスタＱｓの占有面積ＳＱｓと電流供給用トランジスタＱｐの占有面積ＳＱｐとは等しい値となる。また、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２は、前記したようにそれぞれスイッチング素子として機能するトランジスタである。従って、第１のスイッチング用トランジスタＱ１の占有面積ＳＱ１及び第２のスイッチング用トランジスタＱ２の占有面積ＳＱ２が互いに等しいと仮定し、それらの占有面積ＳＱ１，ＳＱ２が、前記駆動用トランジスタＱｓ及び電流供給用トランジスタＱｐの前記占有面積ＳＱと等しいと仮定する。すると、画素回路２０の全トランジスタの占有面積Ｓｔは、駆動用トランジスタＱｓの占有面積をＳＱｓで表すと以下のようになる。
【００７５】
2004117820.tif 000004
次に、前記駆動電流生成回路部３０を１個の駆動用トランジスタＱｓで構成するとともに前記電流供給回路部４０を１個の電流供給用トランジスタＱｐで構成し、他の第１及び第２のスイッチング用トランジスタＱ１，Ｑ２は前記画素回路２０と同じように配設された画素回路の全トランジスタの占有面積Ａｏを算出する。また、このとき、前記電流供給用トランジスタＱｐの利得係数は、前記駆動用トランジスタＱｓの利得係数より２５倍大きいと仮定する。このように仮定することで、前記画素回路２０と同じ電流レベルのデータ電流Ｉｄａｔａを保持キャパシタＣｎに供給することができる。
【００７６】
すると、前記したように、トランジスタの占有面積は利得係数に対応して大きくなるので、前記電流供給用トランジスタＱｐの占有面積ＳＱｐと駆動用トランジスタＱｓの占有面積ＳＱｓとの関係は以下のように表わされる。
【００７７】
ＳＱｐ＝２５ＳＱｓ
従って、前記占有面積Ａｏは以下のように表わされる。
2004117820.tif 000005
ここで、前記画素回路２０に配設された全トランジスタの占有面積Ｓｔの場合と同様に、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２のそれぞれの占有面積ＳＱ１及びＳＱ２が互いに等しいと仮定する。そして、その第１及び第２のスイッチング用トランジスタＱ１，Ｑ２のそれぞれの占有面積ＳＱ１及びＳＱ２が駆動用トランジスタＱｓの占有面積ＳＱｓと等しいと仮定すると、前記占有面積Ａｏは、以下のようになる。
【００７８】
2004117820.tif 000006
以上の結果から、駆動電流生成回路部３０を１個の駆動用トランジスタＱｓで構成するとともに電流供給回路部４０を１個の電流供給用トランジスタＱｐで構成した画素回路と比べて、図３に示した画素回路２０は駆動電流Ｉｅｌに対して同じだけのデータ電流Ｉｄａｔａの電流量を供給させることができるとともに、トランジスタの占有面積を約６０％削減させることができる。このトランジスタの占有面積Ｓｏの削減比率は前記データ電流Ｉｄａｔａと駆動電流Ｉｅｌとの相対比率が大きくなるほど大きくなる。そのため、画素回路の開口率においては、駆動電流生成回路部３０を複数の駆動用トランジスタＱｓで構成するとともに電流供給回路部４０を複数の電流供給用トランジスタＱｐで構成した画素回路の方が開口率をより大きくすることができるという効果が得られる。
【００７９】
次に、前記駆動電流生成回路部３０及び電流供給回路部４０を備えた画素回路２０の駆動方法について図４に従って説明する。図４は、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２に供給されるスイッチング信号としての第１の走査信号ＳＣ１及び第２の走査信号ＳＣ２と、有機ＥＬ素子２１に流れる駆動電流Ｉｅｌとのタイミングチャートである。
【００８０】
また、図４において、Ｔｃ、Ｔ１及びＴ２は、それぞれ、駆動周期、データ書き込み期間及び発光期間を表している。駆動周期Ｔｃは、データ書き込み期間Ｔ１と発光期間Ｔ２とから成っている。駆動周期Ｔｃは、前記有機ＥＬ素子２１の輝度階調が１回ずつ更新される周期を意味しており、所謂、フレーム周期と同じものである。
【００８１】
まず、前記走査線駆動回路１３から所定のデータ書き込み期間Ｔ１に第１及び第２の副走査線Ｙｎ１，Ｙｎ２を介して第１及び第２のスイッチング用トランジスタＱ１，Ｑ２をオン状態にする第１及び第２の走査信号ＳＣ１，ＳＣ２がそれぞれ供給される。第１及び第２のスイッチング用トランジスタＱ１，Ｑ２をオン状態にする第１及び第２の走査信号が供給されると、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２が、それぞれ、データ書き込み期間Ｔ１でオン状態になる。このことによって、画素回路２０にデータ電流Ｉｄａｔａｍが供給されるとともに、電流供給回路部４０を構成する５個の電流供給用トランジスタＱｐがダイオード接続される。そして、前記電流供給用トランジスタＱｐと駆動電流生成回路部３０を構成している５個の駆動用トランジスタＱｓとが電気的に接続されてカレントミラー回路を構成する。すると、前記データ電流Ｉｄａｔａｍが前記電流供給回路部４０を通過して、第１の電流レベルとしてのデータ電流Ｉｄａｔａｍの電流レベルに相対した電荷量が前記保持キャパシタＣｎに保持される。その結果、前記保持キャパシタＣｎに保持された電荷量に応じた電圧が前記駆動電流生成回路部３０を構成する５個の駆動用トランジスタＱｓの各ゲート／ソース間に印加される。
【００８２】
次に、前記データ書き込み期間Ｔ１後、所定の発光期間Ｔ２に前記走査線駆動回路１３から第１及び第２の副走査線Ｙｎ１，Ｙｎ２を介して第１及び第２のスイッチング用トランジスタＱ１，Ｑ２をオフ状態にする第１及び第２の走査信号ＳＣ１，ＳＣ２が供給される。第１及び第２のスイッチング用トランジスタＱ１，Ｑ２をオフ状態にする第１及び第２の走査信号が供給されると、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２が、それぞれ、発光期間Ｔ２でオフ状態になる。このことによって、前記保持キャパシタＣｎに保持された電荷量に応じた電圧が前記駆動電流生成回路部３０を構成する５個の駆動用トランジスタＱｓの各ゲート／ソース間に印加される。そして、各駆動用トランジスタＱｓは、前記保持キャパシタＣｎに保持された電荷量に応じた電圧に基づいた大きさの駆動電流Ｉｅｌを生成する。このとき、前記駆動電流生成回路部３０にて生成される前記駆動電流Ｉｅｌの電流レベルは、前記データ電流Ｉｄａｔａの１／２５倍の値となる。
【００８３】
尚、第１及び第２スイッチング用トランジスタＱｓ１，Ｑｓ２は、データ書き込み期間Ｔ１にてオン状態となり、発光期間Ｔ２でオフ状態となるように設定されていることが好ましいが、特にこれには限定されない。
【００８４】
（１）このように本実施形態では、互いに等しい利得係数βｓを有する５個の駆動用トランジスタＱｓをシリアル接続することで駆動電流生成回路部３０を形成した。また、互いに等しい利得係数βｐを有する５個の電流供給用トランジスタＱｐをパラレル接続することで電流供給回路部４０を形成した。そして、駆動電流生成回路部３０を構成する駆動用トランジスタＱｓの各ゲートを電流供給回路部４０を構成する電流供給用トランジスタＱｐの各ゲートと接続することで、駆動用トランジスタＱｓと電流供給用トランジスタＱｐとがカレントミラー回路を構成するようにした。そして、前記駆動用トランジスタＱｓの各ゲートにはデータ電流Ｉｄａｔａに相対した電荷量を保持する保持キャパシタＣｎを接続した。また、前記電流供給回路部４０をデータ電流Ｉｄａｔａを供給するデータ線Ｘｍに電気的に接続した。そして、前記駆動電流生成回路部３０にて生成された駆動電流Ｉｅｌが有機ＥＬ素子２１に供給されるようにした。
【００８５】
このことによって、データ電流Ｉｄａｔａの電流レベルを駆動電流Ｉｅｌの２５倍に設定することができる。従って、その分だけデータ電流Ｉｄａｔａを高速で保持キャパシタＣｎに書き込むことができる。また、前記保持キャパシタＣｎへのデータの書き込みは電流信号であるデータ電流Ｉｄａｔａで行うので、画素回路２０毎の前記駆動用トランジスタＱｓの閾値電圧等の特性のばらつきを抑制することができる。
【００８６】
（２）また、本実施形態では、所定の利得係数を有するトランジスタのパラレル接続、及び、シリアル接続といった方法、すなわち単位素子の組み合わせを利用してカレントミラー回路を構成した。こうすることにより、異なる利得係数を持つトランジスタでカレントミラー回路を構成する場合に比べて、ミラー特性の精度を向上させることができる。
【００８７】
（３）更に、本実施形態では、互いに等しい利得係数βｓを有する５個の駆動用トランジスタＱｓをシリアル接続することで駆動電流生成回路部３０を形成した。また、互いに等しい利得係数βｐを有する５個の電流供給用トランジスタＱｐをパラレル接続することで電流供給回路部４０を形成した。このことによって、駆動電流Ｉｅｌの２５倍の電流レベルを有するデータ電流Ｉｄａｔａを供給しつつ開口率の低下を抑制することができる画素回路を提供することができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図５〜図８に従って説明する。尚、本実施形態において、前記第１実施形態と同じ構成部材については符号を等しくし、その詳細な説明を省略する。
【００８８】
図５は、有機ＥＬディスプレイ１０の表示パネル部１２に配設される画素回路５０の回路図である。図６は、画素回路の動作を示すタイミングチャートである。図７及び図８は、それぞれ、画素回路５０の等価回路である。
【００８９】
画素回路５０は、前記第１実施形態で記載した駆動電流生成回路部３０と電流供給回路部４０との作用を兼ねる電流制御回路部６０を含む。詳述すると、画素回路５０は、駆動用トランジスタとして機能する５個のトランジスタＱｄ１〜Ｑｄ５と、スイッチング素子として機能する第１〜第７のスイッチング用トランジスタＱ１〜Ｑ７と、保持キャパシタＣｎと、有機ＥＬ素子２１とを含む。そして、前記第１〜第７のスイッチング用トランジスタＱ１〜Ｑ７のうち、第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７が特許請求の範囲に記載された制御用素子に対応している。
【００９０】
前記５個の第１〜第５のトランジスタＱｄ１〜Ｑｄ５の導電型は全てｐ型（ｐチャネル）である。また、前記７個の第１〜第７のスイッチング用トランジスタＱ１〜Ｑ７の導電型はｎ型（ｎチャネル）である。第１〜第５のトランジスタＱｄ１〜Ｑｄ５は、その利得係数βｄが全て等しくなるように設定されている。第１〜第７のスイッチング用トランジスタＱ１〜Ｑ７は、それぞれ、前記走査線駆動回路１３から供給される走査信号に応じてオン・オフ制御されるようになっている。
【００９１】
第１〜第５のトランジスタＱｄ１〜Ｑｄ５のうち、第１のトランジスタＱｄ１のソースは、駆動電圧Ｖｄｄを供給する電源線ＶＬに接続されている。第１のトランジスタＱｄ１のドレインは、第２のトランジスタＱｄ２のソース又はドレインのうちの一方の電極と接続されている。第１のトランジスタＱｄ１のソースは、前記第２のトランジスタＱｄ２の同第１のトランジスタＱｄ１のドレインと接続されていない方の電極に、第４のスイッチング用トランジスタＱ４を介して接続されている。
【００９２】
第２のトランジスタＱｄ２の第４のスイッチング用トランジスタＱ４と接続されたソース又はドレインは、第３のトランジスタＱｄ３のドレイン又はソースと接続されている。第２のトランジスタＱｄ２の第３のトランジスタＱｄ３のドレインまたはソースと接続されていない方の電極は、第６のスイッチング用トランジスタＱ６のソース又はドレインに接続されている。第６のスイッチング用トランジスタＱ６の第２のトランジスタＱｄ２のソース又はドレインと接続されていない方の電極は第３のトランジスタＱｄ３の第２のトランジスタＱｄ２と接続されていない方の電極に接続されている。
【００９３】
第３のトランジスタＱｄ３の第６のスイッチング用トランジスタＱ６のソース又はドレインと接続された方の電極は、第４のトランジスタＱｄ４のドレイン又はソースと接続されている。第３のトランジスタＱｄ３の第４のトランジスタＱｄ４のドレインまたはソースと接続されていない方の電極は、第５のスイッチング用トランジスタＱ５のソース又はドレインに接続されている。第５のスイッチング用トランジスタＱ５の第３のトランジスタＱｄ３のソース又はドレインと接続されていない方の電極は、第４のトランジスタＱｄ４の第３のトランジスタＱｄ３と接続されていない方の電極に接続されている。
【００９４】
第４のトランジスタＱｄ４の第５のスイッチング用トランジスタＱ５のソース又はドレインと接続されたソース又はドレインは、第５のトランジスタＱｄ５のソースに接続されている。第４のトランジスタＱｄ４の第５のスイッチング用トランジスタＱ５のドレイン又はソースと接続されていない方の電極は、第７のスイッチング用トランジスタＱ７のソース又はドレインに接続されている。第７のスイッチング用トランジスタＱ７の第４のトランジスタＱｄ４と接続されていない方の電極は、第５のトランジスタＱｄ５のドレインに接続されている。第５のトランジスタＱｄ５のドレインは、第１のスイッチング用トランジスタＱ１のドレインに接続されている。第１のスイッチング用トランジスタＱ１のソースはデータ線Ｘｍに接続され、データ線駆動回路１４に電気的に接続されている。
【００９５】
また、前記第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７の各ゲートは互いに接続して第３の副走査線Ｙｎ３に共通して接続されている。
そして、このように配設された前記第１〜第５のトランジスタＱｄ１〜Ｑｄ５と、第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７とで電流制御回路部６０を構成している。
【００９６】
また、電流制御回路部６０を構成する前記第１〜第５のトランジスタＱｄ１〜Ｑｄ５のそれぞれのゲートは、互いに共通して接続され、保持キャパシタＣｎと第２のスイッチング用トランジスタＱ２のドレインに接続されている。保持キャパシタＣｎの前記第１〜第５のトランジスタＱｄ１〜Ｑｄ５のそれぞれのゲートと接続されていない方の電極は前記電源線ＶＬに接続されている。また、第２のスイッチング用トランジスタＱ２のソースは、前記第１のスイッチング用トランジスタＱ１のドレインと第３のスイッチング用トランジスタＱ３のドレインにそれぞれ接続されている。第２のスイッチング用トランジスタＱ２のゲートは第１のスイッチング用トランジスタＱ１のゲートと共通して接続され、第１の副走査線Ｙｎ１に接続されている。第３のスイッチング用トランジスタＱ３のゲートは第２の副走査線Ｙｎ２に接続されている。第３のスイッチング用トランジスタＱ３のソースは、有機ＥＬ素子２１の陽極に接続されている。有機ＥＬ素子２１の陰極は接地されている。
【００９７】
次に、前記電流制御回路部６０を備えた画素回路５０の作用について説明する。
画素回路５０を構成する電流制御回路部６０は、走査線駆動回路１３から供給される第３の走査信号ＳＣ３に応じて前記第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７がそれぞれオン・オフ制御されることで、その合成利得係数βｏが変化するように設定されている。詳述すると、電流制御回路部６０は、画素回路５０にデータ電流Ｉｄａｔａを供給するとき、走査線駆動回路１３から第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７をオン状態にする第３の走査信号ＳＣ３が第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７の各ゲートに供給される。すると、第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７がそれぞれオン状態になる。
【００９８】
このとき、前記電流制御回路部６０を構成する５個の第１〜第５のトランジスタＱｄ１〜Ｑｄ５は、互いにパラレル接続される。第１〜第５のトランジスタＱｄ１〜Ｑｄ５が互いにパラレル接続された電流制御回路部６０の合成利得係数βｐｏは、各第１〜第５のトランジスタＱ１〜Ｑ５の利得係数βｄを用いると、以下のようになる。
【００９９】
βｐｏ＝５βｄ
また、電流制御回路部６０は駆動電流Ｉｅｌを生成するとき、走査線駆動回路１３から第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７をそれぞれオフ状態にする第３の走査信号ＳＣ３が第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７の各ゲートに供給される。すると、第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７がそれぞれオフ状態になる。
【０１００】
このとき、前記電流制御回路部６０を構成する５個の第１〜第５のトランジスタＱｄ１〜Ｑｄ５は、互いにシリアル接続される。第１〜第５のトランジスタＱｄ１〜Ｑｄ５が互いにシリアル接続された電流制御回路部６０の合成利得係数βｓｏは各第１〜第５のトランジスタＱ１〜Ｑ５の利得係数βｄを用いると、以下のようになる。
【０１０１】
βｓｏ＝βｄ／５
従って、データ電流Ｉｄａｔａと駆動電流Ｉｅｌとの比を、前記第１〜第５のトランジスタＱｄ１〜Ｑｄ５が互いにパラレル接続されたときの合成利得係数βｐｏと、シリアル接続されたときの合成利得係数βｓｏとで表すと以下の式のようになる。
【０１０２】
2004117820.tif 000007
従って、データ電流Ｉｄａｔａは以下の式で表される。
【０１０３】
Ｉｄａｔａ＝２５Ｉｅｌ
従って、本実施形態の画素回路５０は、駆動電流Ｉｅｌの２５倍の電流レベルを有するデータ電流Ｉｄａｔａを供給させることができる。つまり、前記データ電流Ｉｄａｔａの電流レベルは、駆動電流Ｉｅｌの電流レベルより２５倍大きいので、その分だけデータ電流Ｉｄａｔａｍを高速で保持キャパシタＣｎに書き込むことができる。また、前記保持キャパシタＣｎへのデータの書き込みは電流信号であるデータ電流Ｉｄａｔａであるので、画素回路５０毎の前記第１〜第５のトランジスタＱｄ１〜Ｑｄ５の閾値電圧等の特性のばらつきを抑制することができる。
【０１０４】
次に、前記電流制御回路部６０を備えた画素回路５０に配設された全トランジスタの占有面積を算出する。
第１〜第５のトランジスタＱｄ１〜Ｑｄ５の各占有面積を、それぞれ、ＳＱｄ１〜ＳＱｄ５、第１〜第７のスイッチング用トランジスタＱ１〜Ｑ７の各占有面積を、それぞれ、ＳＱ１〜ＳＱ７で表すと、画素回路５０の全トランジスタの占有面積Ｓｔは以下のようになる。
【０１０５】
Ｓｔ＝ＳＱｄ１＋ＳＱｄ２＋ＳＱｄ３＋ＳＱｄ４＋ＳＱｄ５＋ＳＱ１＋ＳＱ１＋ＳＱ２＋ＳＱ３＋ＳＱ４＋ＳＱ５＋ＳＱ６＋ＳＱ７
ここで、前記第１〜第５のトランジスタＱｄ１〜Ｑｄ５の利得係数βｄは全て等しい値であるので、各第１〜第５のトランジスタＱｄ１〜Ｑｄ５の占有面積ＳＱｄ１〜ＳＱｄ５は等しい値となる。また、第１〜第７のスイッチング用トランジスタＱ１〜Ｑ７はそれぞれスイッチング素子として機能するトランジスタであるので、その占有面積は等しいと仮定する。
【０１０６】
従って、前記画素回路５０に配設された全トランジスタの占有面積Ｓｔは、各第１〜第５のトランジスタＱｄ１〜Ｑｄ５の占有面積を、ＳＱｄで、また、各第１〜第７のスイッチング用トランジスタＱ１〜Ｑ７の占有面積をＳＱｏでそれぞれ表すと、以下のようになる。
Ｓｔ＝ＳＱｄ１＋ＳＱｄ２＋ＳＱｄ３＋ＳＱｄ４＋ＳＱｄ５＋ＳＱ１＋ＳＱ１＋ＳＱ２＋ＳＱ３＋ＳＱ４＋ＳＱ５＋ＳＱ６＋ＳＱ７
＝５ＳＱｄ＋７ＳＱｏ
ここで、第１〜第７のスイッチング用トランジスタＱ１〜Ｑ７の占有面積ＳＱｔが、前記第１〜第５のトランジスタＱｄ１〜Ｑｄ５の占有面積ＳＱｄと等しいと仮定する。すると、画素回路５０の全トランジスタの占有面積Ｓｔは、第１〜第５のトランジスタＱｄ１〜Ｑｄ５の占有面積をＳＱｏで表すと以下のようになる。
【０１０７】
2004117820.tif 000008
従って前記電流制御回路部６０を備えた画素回路５０においても前記第１実施形態と同様な効果を得ることができる。
【０１０８】
次に、前記電流制御回路部６０を備えた画素回路５０の駆動方法について図６〜図８に従って説明する。図６は、第１、第２及び第３のスイッチング用トランジスタＱ１，Ｑ２，Ｑ３に供給される第１、第２及び第３の走査信号ＳＣ１，ＳＣ２，ＳＣ３と、有機ＥＬ素子２１に流れる駆動電流Ｉｅｌとのタイミングチャートである。
【０１０９】
まず、前記走査線駆動回路１３から所定のデータ書き込み期間Ｔ１に第１の副走査線Ｙｎ１を介して第１及び第２のスイッチング用トランジスタＱ１，Ｑ２をオン状態にする第１の走査信号ＳＣ１が供給される。また、このとき、走査線駆動回路１３から第２の副走査線Ｙｎ２を介して第３のスイッチング用トランジスタＱ３をオフ状態にする第３の走査信号ＳＣ３が供給される。更に、走査線駆動回路１３から第３の副走査線Ｙｎ３を介して第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７をオン状態にする第３の走査信号ＳＣ３が供給される。
【０１１０】
第１及び第２のスイッチング用トランジスタＱ１，Ｑ２をオン状態にする第１の走査信号ＳＣ１が供給されると、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２が、それぞれオン状態になる。また、第３のスイッチング用トランジスタＱ３をオフ状態にする第３の走査信号ＳＣ３が供給されると、第３のスイッチング用トランジスタＱ３がオフ状態になる。更に、第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７をオン状態にする第３の走査信号ＳＣ３が供給されると、第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７がオン状態になる。
【０１１１】
図７は、前記データ書き込み期間Ｔ１での画素回路５０の等価回路である。データ書き込み期間Ｔ１では、前記データ線駆動回路１４から供給されるデータ電流Ｉｄａｔａがデータ線Ｘｍを介して画素回路５０に供給される。そして、前記データ電流Ｉｄａｔａに相対した電荷量が保持キャパシタＣｎに保持される。このとき、画素回路５０の電流制御回路部６０を構成する５個の第１〜第５のトランジスタＱｄ１〜Ｑｄ５は、図７に示すように、互いにパラレル接続されている。第１〜第５のトランジスタＱｄ１〜Ｑｄ５が互いにパラレル接続された電流制御回路部６０の合成利得係数βｐｏは５βｄとなる。保持キャパシタＣｎには、この状態を保存するような電荷が蓄えられる。
【０１１２】
次に、前記走査線駆動回路１３から所定の発光期間Ｔ２に第１の副走査線Ｙｎ１を介して第１及び第２のスイッチング用トランジスタＱ１，Ｑ２をオフ状態にする第１の走査信号ＳＣ１が供給される。また、このとき、走査線駆動回路１３から第２の副走査線Ｙｎ２を介して第３のスイッチング用トランジスタＱ３をオン状態にする第３の走査信号ＳＣ３が供給される。更に、走査線駆動回路１３から第３の副走査線Ｙｎ３を介して第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７をオフ状態にする第３の走査信号ＳＣ３が供給される。
【０１１３】
第１及び第２のスイッチング用トランジスタＱ１，Ｑ２をオフ状態にする第１の走査信号ＳＣ１が供給されると、第１及び第２のスイッチング用トランジスタＱ１，Ｑ２が、それぞれオフ状態になる。また、第３のスイッチング用トランジスタＱ３をオン状態にする第３の走査信号ＳＣ３が供給されると、第３のスイッチング用トランジスタＱ３がオン状態になる。更に、第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７をオフ状態にする第３の走査信号ＳＣ３が供給されると、第４〜第７のスイッチング用トランジスタＱ４〜Ｑ７がオフ状態になる。
【０１１４】
図８は、前記発光期間Ｔ２での画素回路５０の等価回路である。発光期間Ｔ２での電流制御回路部６０は、図８に示すように、同電流制御回路部６０を構成する５個の第１〜第５のトランジスタＱｄ１〜Ｑｄ５が互いにシリアル接続されている。第１〜第５のトランジスタＱｄ１〜Ｑｄ５が互いにシリアル接続された電流制御回路部６０の合成利得係数βｓｏはβｄ／５となる。
【０１１５】
そして、画素回路５０は、前記保持キャパシタＣｎに保持されたデータ電流Ｉｄａｔａに相対した電荷量に応じた前記電圧に基づいて互いにシリアル接続された第１〜第５のトランジスタＱｄ１〜Ｑｄ５にて駆動電流Ｉｅｌを生成する。そして、前記駆動電流Ｉｅｌが有機ＥＬ素子２１に供給されることで、同有機ＥＬ素子２１が駆動電流Ｉｅｌの電流レベルに応じて発光する。
【０１１６】
この結果、電流制御回路部６０を有する画素回路５０においても、前記第１実施形態と同様な効果を得ることができる。
（第３実施形態）
次に、第１及び第２実施形態で説明した電気光学装置としての有機ＥＬディスプレイ１０の電子機器の適用について図９及び図１０に従って説明する。有機ＥＬディスプレイ１０は、モバイル型のパーソナルコンピュータ、携帯電話、デジタルカメラ等種々の電子機器に適用できる。
【０１１７】
図９は、モバイル型パーソナルコンピュータの構成を示す斜視図を示す。図９において、パーソナルコンピュータ７０は、キーボード７１を備えた本体部７２と、前記有機ＥＬディスプレイ１０を用いた表示ユニット７３とを備えている。この場合においても、有機ＥＬディスプレイ１０を用いた表示ユニット７３は前記実施形態と同様な効果を発揮する。
【０１１８】
図１０は、携帯電話の構成を示す斜視図を示す。図１０において、携帯電話８０は、複数の操作ボタン８１、受話口８２、送話口８３、前記有機ＥＬディスプレイ１０を用いた表示ユニット８４を備えている。この場合においても、有機ＥＬディスプレイ１０を用いた表示ユニット８４は前記実施形態と同様な効果を発揮する。
【０１１９】
尚、発明の実施形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
○上記実施形態では、駆動電流生成回路部３０を構成する５個の駆動用トランジスタＱｓを互いに直列に接続するとともに、電流供給回路部４０を構成する５個の電流供給用トランジスタＱｐを互いに並列に接続した。その結果、駆動電流Ｉｅｌより大きな電流レベルを有したデータ電流Ｉｄａｔａを画素回路２０に供給することで、保持キャパシタＣｎへの書き込み時間を短縮化した。これを、駆動電流生成回路部３０を構成する５個の駆動用トランジスタＱｓを互いに並列に接続するとともに、電流供給回路部４０を構成する５個の電流供給用トランジスタＱｐを互いに直列に接続してもよい。このようにすることで、小さな電流レベルを有したデータ電流Ｉｄａｔａに基づいて大きな電流レベルを有した駆動電流Ｉｅｌを生成する増幅機能を備えた電子装置を実現することができる。これは、例えば、ことできより大きな電流レベルを有したデータ電流Ｉｄａｔａを画素回路２０に供給するようにした。その結果、上記有機ＥＬディスプレイ１０以外にもＭＲＡＭ（磁気抵抗素子）などのメモリ、光検出素子などの検出装置などに適用することができる。
【０１２０】
○上記実施形態では、駆動電流生成回路部３０は、５個の駆動用トランジスタＱｓで構成した。また、電流供給回路部４０は、５個の電流供給用トランジスタＱｐで構成した。これを、５個以上または５個以下の駆動用トランジスタＱｓで駆動電流生成回路部３０を構成してもよい。また、５個以上または５個以下の電流供給用トランジスタＱｐで電流供給回路部４０を構成してもよい。このようにすることによって、従来の画素回路と比べて開口率を削減させることなく、駆動電流Ｉｅｌの電流量と比較して大きな電流量を有するデータ電流Ｉｄａｔａを画素回路２０に供給させることができる。
【０１２１】
○上記第１及び第２実施形態における各トランジスタの極性を変更した構成についても、同様の効果を得ることが可能である。
○上記実施形態では、電子素子として有機ＥＬ素子２１を用いたが、これを他の電子素子に適応してもよい。例えば、ＬＥＤやＦＥＤ等の発光素子のような電気光学素子に適応してもよい。
【０１２２】
○上記実施形態では、電子装置として、有機ＥＬ素子２１を有する画素回路２０を用いた有機ＥＬディスプレイ１０に適応したが、これを、発光層が無機材料で構成された無機ＥＬ素子を有する画素回路を用いたディスプレイに適応してもよい。
【０１２３】
○前記実施形態では、１色からなる有機ＥＬ素子２１の画素回路２０，５０を設けた有機ＥＬディスプレイ１０であったが、赤色、緑色及び青色の３色の有機ＥＬ素子２１に対して各色用の画素回路２０，５０を設けたＥＬディスプレイに応用しても良い。
【図面の簡単な説明】
【図１】本実施形態の有機ＥＬディスプレイの回路構成を示すブロック回路図である。
【図２】表示パネル部及びデータ線駆動回路の内部構成を示すブロック回路図である。
【図３】第１実施形態を説明するための画素回路の回路図である。
【図４】第１実施形態の画素回路の動作を説明するためのタイミングチャートである。
【図５】第２実施形態を説明するための画素回路の回路図である。
【図６】第２実施形態の画素回路の動作を説明するためのタイミングチャートである。
【図７】第２実施形態を説明するための画素回路の等価回路図である。
【図８】第２実施形態を説明するための画素回路の等価回路図である。
【図９】第３実施形態を説明するためのモバイル型パーソナルコンピュータの構成を示す斜視図である。
【図１０】第３実施形態を説明するための携帯電話の構成を示す斜視図である。
【符号の説明】
βｓ，βｐ　駆動能力としての利得係数
Ｃｎ　容量素子としての保持キャパシタ
Ｉｅｌ　第２の電流としての駆動電流
Ｉｄａｔａ　第１の電流としてのデータ電流
１０　電子装置としての有機ＥＬディスプレイ
２０　電子回路としての画素回路
２１　電子素子としての有機ＥＬ素子
３０　第２の回路部としての駆動電流生成回路部
４０　第１の回路部としての電流供給回路部
７０　電子機器としてのモバイル型パーソナルコンピュータ
８０　電子機器としての携帯電
【図１】
2004117820.tif 000009
【図２】
2004117820.tif 000010
【図３】
2004117820.tif 000011
【図４】
2004117820.tif 000012
【図５】
2004117820.tif 000013
【図６】
2004117820.tif 000014
【図７】
2004117820.tif 000015
【図８】
2004117820.tif 000016
【図９】
2004117820.tif 000017
【図１０】
2004117820.tif 000018