(57)【要約】【課題】ＦＥＴの製造方法において、ＧａＡｓをエッチングした合わせマークに全てのフォトリソグラフィ工程のマスクを合わせてソース領域、ドレイン領域およびソース電極、ドレイン電極、ゲート電極を形成していた。【解決手段】ＦＥＴのマスク合わせに、ソースドレイン領域上に設けた酸化膜を用い、マスク合わせ精度を向上する。ゲート幅を縮小してもＦＥＴの基本性能が向上しており、従来同等の特性で、ゲート幅をシュリンクし、ＦＥＴ間の離間距離を低減できるので、アイソレーションが向上した５ＧＨｚスイッチを実現できる。【選択図】図２
2004134588.tif 000002
【特許請求の範囲】
【請求項１】
基板上にイオン注入による不純物領域を形成する工程と、
前記不純物領域上に絶縁膜を形成する工程と、
前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は、前記不純物領域のイオン注入後絶縁膜を堆積し、前記イオン注入のマスクとなったレジストをリフトオフにより除去して前記不純物領域上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
チャネル領域上のソース領域およびドレイン領域上に絶縁膜を形成する工程と、
前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程によりソース電極およびドレイン電極およびゲート電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項４】
基板表面に動作層を形成する工程と、
前記動作層に接して一導電型不純物を注入・拡散してソース領域およびドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域上に絶縁膜を形成する工程と、
前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、
前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層にゲート金属層を付着しゲート電極を形成する工程と、
前記第１ソースおよび第１ドレイン電極上にパッド金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
基板表面に動作層を形成する工程と、
前記基板表面に一導電型不純物を注入・拡散して、前記動作層に接してソースおよびドレイン領域を形成し、同時に基板とショットキー接合を形成するゲート金属層が設けられる領域の近傍に高濃度不純物領域を形成する工程と、
前記ソース領域、ドレイン領域および高濃度不純物領域上に絶縁膜を形成する工程と、
前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、
前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層および前記基板表面とショットキー接合を形成するゲート金属層を付着しゲート電極および第１電極パッドおよび配線を形成する工程と、
前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上に、パッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記高濃度不純物領域は、前記ゲート金属層が形成される領域の端から数μｍ離間して形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜は、前記一導電型不純物を注入・拡散後、フォトレジストを残したまま全面に堆積され、リフトオフにより前記一導電型不純物領域上に形成されることを特徴とする請求項３から請求項５のいずれかに記載の半導体装置の製造方法。
【請求項８】
第１ソースおよび第１ドレイン電極は、該電極上に形成された絶縁膜の一部を除去して前記ソース領域およびドレイン領域を露出し、前記オーミック金属層を付着して形成することを特徴とする請求項３から請求項５のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極は、最下層がＰｔである多層のゲート金属層を順次蒸着し、熱処理によりＰｔ層を前記基板表面に埋め込んで形成することを特徴とする請求項３から請求項５のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜は酸化膜であることを特徴とする請求項１または請求項３または請求項４または請求項５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にフォトリソグラフィ工程におけるマスク合わせ精度を向上する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
以下に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、非特許文献１参照。）。
【０００４】
図１０（Ａ）は、ＧａＡｓ　ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｄｏｕｂｌｅ　Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ−１、ＯＵＴ−２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
図１０（Ｂ）は上記の化合物半導スイッチ回路装置を集積化した平面図である。
【０００７】
図に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅６００μｍ）を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１０では、パッド金属層と重なるために図示されていない。
【０００８】
各電極パッドおよび配線が隣接する部分では、電極パッド及び配線の下全面（または周辺部）に当接して不純物領域６０、６１が設けられる。不純物領域６０、６１は、電極パッドまたは配線の基板当接部よりはみ出して設けられ、所定のアイソレーションを確保している。
【０００９】
図１１には、図１０のスイッチ回路装置のＦＥＴの一部の断面図を示す。尚、スイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成である。
【００１０】
図１１の如く、基板５１にはｎ型イオン注入層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の不純物領域が設けられ、動作層５２にはゲート電極６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００１１】
図１２〜図１５を参照して、かかる化合物半導体スイッチ回路装置のＦＥＴ、各端子となるパッドおよび配線の製造方法の一例を示す。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子に接続する電極パッドはすべて同様の構造である。
【００１２】
第１の工程：ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。次に、予定の動作層５２上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層５４をマスクとして予定の動作層５２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される（図１２（Ａ））。
【００１３】
第２の工程：前工程で用いたレジスト層５４を除去し、新たに予定のソース領域５６、ドレイン領域５７、予定の配線６２および電極パッド７０上のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線６２および電極パッド７０の下の基板表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に予定の電極パッド７０および配線６２の下の基板表面に周辺ｎ＋型領域６０、６１を形成する（図１２（Ｂ））。
【００１４】
これにより配線６２および電極パッド７０と基板５１は分離され、電極パッド７０、配線６２への空乏層が伸びないので、隣接する電極パッド７０、配線６２はお互いの離間距離を大幅に近接して設けることが可能となる。具体的には、離間距離を４μｍにすれば、２０ｄＢ以上のアイソレーションを確保するには十分であると割り出された。また、電磁界シミュレーションにおいても４μｍ程度の離間距離を設ければ２．４ＧＨｚにおいて４０ｄＢ程度もアイソレーションを得られることがわかっている。次にアニール用のシリコン窒化膜５３を約５００Åデポし、イオン注入されたｐ−型領域、ｎ型動作層およびｎ＋型領域の活性化アニールを行う。
【００１５】
第３の工程：まず、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるシリコン窒化膜５３をＣＦ４プラズマにより除去し、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する（図１３）。
【００１６】
第４の工程：図１４（Ａ）では、予定のゲート電極６９、電極パッド７０および配線６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、電極パッド７０および配線６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線６２および予定の電極パッド７０部分の基板５１を露出する。
【００１７】
予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。このとき、第２の工程で説明したように従来では、アイソレーションを確保するために必要であった電極パッド７０下の窒化膜が、周辺ｎ＋型領域６０、６１を設けたことにより除去できるので、ボンディングワイヤの圧着時の衝撃により、窒化膜および基板が割れることが無くなる。
【００１８】
次に、図１４（Ｂ）の如く、ゲート金属層６８としてＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。その後リフトオフにより、ゲート電極６９、第１電極パッド７０および配線６２を形成する（図１４（Ｃ））。
【００１９】
第５の工程：ゲート電極６９、配線６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される（図１５（Ａ））。
【００２０】
次に、基板５１全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される（図１５（Ｂ））。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図１５（Ｃ））。
【００２１】
【非特許文献１】
特願２００１−１８２６８７号明細書
【００２２】
【発明が解決しようとする課題】
従来は、第１の工程においてＧａＡｓをエッチングして合わせマークを形成し、その合わせマークにすべての工程のマスクを合わせていた。この場合、マスクアライナーの合わせ精度が０．１μｍのため、ソース領域およびドレイン領域となるｎ＋型領域とゲート電極の合わせ誤差は最大０．２μｍとなる。このｎ＋領域とゲート電極間は最低０．４μｍの距離が無いと所定の耐圧が得られないので、マスク合わせ誤差による生産バラツキを考慮して、ｎ＋型領域とゲート電極の距離は０．６μｍの設計となっていた。同様にｎ＋型領域端部とオーミック接合を形成するソース電極端およびドレイン電極端間距離は最低０．２μｍ必要であるため、マスク合わせ誤差最大０．２μｍを見込んで、０．４μｍの設計となっていた。そのため基本素子の性能として、飽和電流値が上がらず、ＯＮ抵抗値が下がらないという問題があった。
【００２３】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、基板上にイオン注入による不純物領域を形成する工程と、前記不純物領域上に絶縁膜を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程とを具備することにより解決するものである。
【００２４】
また、前記絶縁膜は、前記不純物領域のイオン注入後絶縁膜を堆積し、前記イオン注入のマスクとなったレジストをリフトオフにより除去して前記不純物領域上に形成することを特徴とするものである。
【００２５】
第２に、チャネル領域上のソース領域およびドレイン領域上に絶縁膜を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程によりソース電極およびドレイン電極およびゲート電極を形成する工程とを具備することにより解決するものである。
【００２６】
第３に、基板表面に動作層を形成する工程と、前記動作層に接して一導電型不純物を注入・拡散してソース領域およびドレイン領域を形成する工程と、前記ソース領域およびドレイン領域上に絶縁膜を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層にゲート金属層を付着しゲート電極を形成する工程と、前記第１ソースおよび第１ドレイン電極上にパッド金属層を付着し第２ソースおよび第２ドレイン電極を形成する工程とを具備することにより解決するものである。
【００２７】
第４に、基板表面に動作層を形成する工程と、前記基板表面に一導電型不純物を注入・拡散して、前記動作層に接してソースおよびドレイン領域を形成し、同時に基板とショットキー接合を形成するゲート金属層が設けられる領域の近傍に高濃度不純物領域を形成する工程と、前記ソース領域、ドレイン領域および高濃度不純物領域上に絶縁膜を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層および前記基板表面とショットキー接合を形成するゲート金属層を付着しゲート電極および第１電極パッドおよび配線を形成する工程と、前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上に、パッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とを具備することにより解決するものである。
【００２８】
また、前記高濃度不純物領域は、前記ゲート金属層が形成される領域の端から数μｍ離間して形成されることを特徴とするものである。
【００２９】
また、前記絶縁膜は、前記一導電型不純物を注入・拡散後、フォトレジストを残したまま全面に堆積され、リフトオフにより前記一導電型不純物領域上に形成されることを特徴とするものである。
【００３０】
また、第１ソースおよび第１ドレイン電極は、該電極上に形成された絶縁膜の一部を除去して前記ソース領域およびドレイン領域を露出し、前記オーミック金属層を付着して形成することを特徴とするものである。
【００３１】
また、前記ゲート電極は、最下層がＰｔである多層のゲート金属層を順次蒸着し、熱処理によりＰｔ層を前記基板表面に埋め込んで形成することを特徴とするものである。
【００３２】
また、前記絶縁膜は酸化膜であることを特徴とするものである。
【００３３】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図９を参照して説明する。
【００３４】
図１は、本実施形態のスイッチ回路装置を説明する回路図であり、図１（Ａ）は等価回路図、図１（Ｂ）はチップパターンに沿った回路概要図である。
【００３５】
この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ−１とＯＵＴ−２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ−２、Ｃｔｌ−１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【００３６】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ−１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ−２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ−２への入力信号の漏れは接地された外付けのコンデンサＣを介して接地に逃げ、シャントＦＥＴが無かった従来例に比べアイソレーションが向上できる。
【００３７】
図２は、図１のスイッチ回路装置を集積化した化合物半導体スイッチ回路装置の一例を示す平面図である。
【００３８】
基板は、化合物半導体基板（例えばＧａＡｓ）であり、この基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅６００μｍ）を左右の中央部に配置し、その下方にシャントＦＥＴ３およびシャントＦＥＴ４（いずれもゲート幅３００μｍ）を配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２、接地端子ＧＮＤに対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇが基板の周辺に設けられている。スイッチを行うＦＥＴ１およびＦＥＴ２を設け、更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地端子ＧＮＤに接続されている。尚、ここでの図示は省略するが接地のためのコンデンサＣが外付けで接地端子ＧＮＤに接続する。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層６８（Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層７７（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図２では、パッド金属層と重なるために図示されていない。
【００３９】
図２で、ＦＥＴ１（ＦＥＴ２も同様）は、下側から伸びる６本の櫛歯状の第３層目のパッド金属層７７が出力端子ＯＵＴ−１に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の６本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９が櫛歯形状に配置され、ＦＥＴのチャネル領域を構成している。
【００４０】
また、シャントＦＥＴであるＦＥＴ３（ＦＥＴ４も同様）は、下側から伸びる櫛歯状の４本の第３層目のパッド金属層７７が接地端子ＧＮＤに接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の４本の第３層目のパッド金属層７７が出力端子ＯＵＴ−１に接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９が櫛歯形状に配置されて、チャネル領域を構成している。
【００４１】
更に、各ＦＥＴのゲート電極６９近傍の基板表面に、ｎ＋型の高濃度不純物領域１００ａを設ける。具体的には、ＦＥＴ１の櫛歯状のゲート電極６９の先端部分６９ａおよびＦＥＴ２の櫛歯状のゲート電極６９の先端部分６９ａが、対向配置されるＦＥＴ３およびＦＥＴ４と少なくとも隣接する部分である。ここでゲート電極の先端部分６９ａとは、櫛歯状のゲート電極６９を束ねた側と逆側をいい、また、ゲート電極６９がチャネル領域から延在され、基板とショットキー接合を形成している領域である。高濃度不純物領域１００ａは、各ゲート電極先端部分６９ａから約４μｍの離間距離で配置される。
【００４２】
また、高濃度不純物領域１００ａは、ＦＥＴ１およびＦＥＴ２と対向配置されるＦＥＴ３のゲート電極先端部分６９ａとＦＥＴ４のゲート電極先端部分６９ａからも４μｍの離間距離で配置されている。すなわち、本実施形態のパターンにおいては高濃度不純物領域１００ａはスイッチの動作を行うＦＥＴ１、ＦＥＴ２と、対向配置されるシャントＦＥＴであるＦＥＴ３、ＦＥＴ４間に設けられる。
【００４３】
この高濃度不純物領域１００ａにより、基板とショットキー接合を形成するゲート電極６９から前記基板に延びる空乏層の広がりを抑制することができる。基板とショットキー接合を形成する金属層においては、その金属層を伝わる高周波信号に応じて、基板に広がる空乏層の電界が変動することにより、空乏層が到達する隣接した電極などに高周波信号が漏れる場合がある。
【００４４】
しかし、ゲート電極６９が隣接するように配置されたＦＥＴ１とＦＥＴ３およびＥＦＴ２とＦＥＴ４の間の基板５１表面にｎ＋型の高濃度不純物領域１００ａが設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７〜１×１０８Ω・ｃｍ）表面と異なり、不純物濃度が高くなる（イオン種　２９Ｓｉ＋で濃度は１〜５×１０８ｃｍ−３）。これにより各ＦＥＴのゲート電極６９は分離され、隣接するＦＥＴ（ソース領域、ドレイン領域、チャネル領域の不純物領域やゲート電極）への空乏層が伸びないので、隣接するＦＥＴはお互いの離間距離を大幅に近接して設けることが可能となる。
【００４５】
前述の如く、ゲート電極６９は微細なパターンで形成されるため、本実施形態においては、ゲート電極６９から数μｍ離間して高濃度不純物領域１００ａを配置することとした。このように高濃度不純物領域１００ａを設けることにより、ＦＥＴ１およびＦＥＴ２のゲート電極から基板に広がる空乏層が、隣接して対向配置されたＦＥＴ３およびＦＥＴ４のゲート電極、ソース領域およびドレイン領域、チャネル領域に到達することを防ぎ、高周波信号の漏出を抑制できる。
【００４６】
具体的には、ゲート電極６９の先端部分６９ａから高濃度不純物領域１００ａまでの離間距離を４μｍにすれば、所定のアイソレーションを確保するには十分である。
【００４７】
ここで、高濃度不純物領域１００ａについて説明する。高濃度不純物領域１００ａの不純物濃度は１×１０１７ｃｍ−３以上である。また、その一部が金属電極２００と接続し、ＤＣ電位、ＧＮＤ電位または高周波ＧＮＤ電位が印加されると、アイソレーションの向上により効果的である。
【００４８】
また、基板とショットキー接合を形成するゲート金属層６８からなる電極パッド７０および配線６２の近傍にも高濃度不純物領域１００ｂを配置する。更には１つのＦＥＴのゲート電極が、ゲート金属層６８からなる電極パッドおよび配線６２と隣接する領域にも高濃度不純物領域１００ｃを設ける。これにより、基板とショットキー接合を形成するゲート電極６８、電極パッド７０および配線６２から基板に広がる空乏層により高周波信号が漏出することを抑制できる。
【００４９】
図３には、図２のスイッチ回路装置のＦＥＴの一部の断面図を示す。尚、スイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成である。
【００５０】
図３の如く、基板５１にはｎ型イオン注入層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の不純物領域が設けられ、動作層５２にはゲート電極６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。従来のＦＥＴがＴｉでチャネル領域とショットキ接合を形成しているのに対し、本実施形態のゲート電極６９はＰｔを埋め込んだゲート電極６９とし、ＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げている点にある。次にドレイン電極６６およびソース電極６５の周囲を覆う窒化膜の上に、ドレイン電極６６およびソース電極６５に沿って酸化膜１２０が設けられることにある。
【００５１】
この酸化膜１２０は、後に詳述するが、本実施形態のＦＥＴを製造する工程において必要となるものであり、ゲート電極６９のマスク合わせ精度を向上させるため、ＦＥＴのソース領域５６、ドレイン領域５７を形成するｎ＋型領域上に設けられるものである。その製法上、ソース電極６５およびドレイン電極６６に沿って２本ずつ形成される各酸化膜１２０は、１つの側面がソース領域５６またはドレイン領域５７の端部とほぼ一致しており、他の側面がソース電極６５またはドレイン電極６６の端部とほぼ一致している。この酸化膜１２０を設けることによりマスク合わせ精度が向上し、ｄ２１およびｄ２２が従来よりも縮小する。つまりソースードレイン領域間の距離およびソース−ドレイン電極間の距離を縮め、さらにＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げている。
【００５２】
ここで、ゲート長Ｌｇは、ソース領域５６とドレイン領域５７間のチャネル領域４４（動作層５２）にあるゲート電極６９の長さをいい、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは、ソース領域５６およびドレイン領域５７に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の幅（櫛歯の総和）をいい、従来では、スイッチ動作を行うＦＥＴのゲート幅Ｗｇが従来６００μｍであったところを５００μｍにシュリンクし、シャントＦＥＴのゲート幅Ｗｇは３００μｍである。
【００５３】
このように、ＦＥＴ自身のゲート幅Ｗｇを小さくすることにより、ＦＥＴのＯＦＦ容量を減らすこともアイソレーションを向上させるのに大きな効果がある。しかし、一般的にはＦＥＴのゲート幅Ｗｇを従来の６００μｍから５００μｍに小さくすると飽和電流値が下がり、ＯＮ抵抗値が上がってしまう。そこで、ゲート幅Ｗｇを縮小しても従来どおりの飽和電流値、ＯＮ抵抗値を保つため、基本素子としてのＦＥＴの能力を向上させる必要がある。本実施形態では、従来Ｔｉのショットキー接合によるゲート電極であったものを、Ｐｔを埋め込んだゲート電極のＦＥＴとする。
【００５４】
ゲート電極６９は、最下層から、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの多層蒸着金属層であり、Ｐｔ層の一部を動作層に埋め込んだ電極構造である。埋め込みのための熱処理後、もともと最下層にＰｔのあった部分は主にＰｔＧａとなり、ＧａＡｓにＰｔが拡散した部分は主にＰｔＡｓ２となる。
【００５５】
ＧａＡｓＦＥＴの動作領域とショットキ接合を形成する金属として、ＰｔはＴｉに比べＧａＡｓに対するバリアハイトが高いため、Ｔｉでショットキ接合を形成する従来のＦＥＴに比べＰｔ埋め込みゲートＦＥＴは高い飽和電流値と低いＯＮ抵抗値が得られる。さらにＰｔ埋め込みゲートＦＥＴはゲート電極の一部をチャネル領域に埋め込むことにより、ゲート電極直下の電流の流れる部分がチャネル領域表面から下がる。すなわち動作領域は予め所望のＦＥＴ特性が得られるようにゲート電極の埋設分を考慮して深く形成されているため、表面自然空乏層領域から離れ、結晶が良好な低抵抗領域を電流が流れるような動作領域の設計となっている。以上の理由によってもＴｉゲートＦＥＴに比べＰｔ埋め込みゲートＦＥＴは飽和電流値、ＯＮ抵抗値や高周波歪み特性が大幅に改善される。
【００５６】
さらに、本実施形態のＦＥＴは、従来に比べ、ゲート電極形成のマスク合わせ精度を向上させ、製造プロセスを工夫することにより、ソースードレイン間の距離を縮め、基本素子としての特性をますます向上させている。しかし、そのために、製造工程においてソース領域５６およびドレイン領域５７となるｎ＋型領域上にマスク合わせ用の酸化膜１２０を同時に形成し、且つゲート電極６９をＰｔ層の埋め込みで形成している。このため、後に詳述するが、従来例で示した電極パッド７０および配線６２と当接する周辺ｎ＋型領域６０、６１が形成できないことになる。
【００５７】
そのため、チップ上の１つの電極パッド７０および配線６２となるゲート金属層６８から基板に延びる空乏層の拡がりを抑制するため、当該ゲート金属層６８と、ＦＥＴや他のゲート金属層６８（他の配線６２および他の電極パッド７０）、不純物拡散領域からなる抵抗Ｒ１〜Ｒ４のいずれかとが少なくとも隣接する部分、または１つのＦＥＴのゲート電極と、ゲート金属層６８、抵抗Ｒ１〜Ｒ４とが少なくとも隣接する部分に、高濃度不純物領域１００ｂ、１００ｃを設けるものである。
【００５８】
尚、高濃度不純物領域１００ａ〜１００ｃは、その配置される場所を明確にするために符号を変えているだけであり、本実施形態においてアイソレーションを向上させる効果としては全く同一の構成要素である。すなわち、高濃度不純物領域１００ｂ、１００ｃの不純物濃度は、高濃度不純物領域１００ａと同様１×１０１７ｃｍ−３以上である。また、図示は省略するが、この高濃度不純物領域１００ｂ、１００ｃに金属電極を接続し、金属電極をＧＮＤに接続すると、アイソレーション向上に効果的である。
【００５９】
本実施形態では、近接するＦＥＴ間に高濃度領域１００ａを設けることで、アイソレーションを向上させ、各ＦＥＴ間の離間距離を大幅に低減できる。
【００６０】
また、ＦＥＴを形成するためにマスク合わせ用の酸化膜１２０を設けることにより、ゲート電極６９とソース領域５６またはドレイン領域５７とのマスク合わせずれに最大で０．１μｍ確保すればよく、従来０．２μｍ確保しなければならなかったので、その差０．１μｍ分、ゲート電極６９とソース領域５６またはドレイン領域５７間距離（ｄ２２）をシュリンクできる。具体的には、ソース領域５６およびドレイン領域５７とゲート電極６９間距離を０．６μｍから０．５μｍに縮小でき、さらに同様の理由によりソース領域５６端―ソース電極６５端距離およびドレイン領域５７端―ドレイン電極６６端距離（ｄ２１）を０．４μｍから０．３μｍに縮小できる。
【００６１】
つまり、ソース領域５６、ドレイン領域５７とゲート電極６９のマスク合わせ精度を向上し、ソース領域５６、ドレイン領域５７とゲート電極６９の距離をそれぞれ０．１μｍ縮め、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせ精度を向上し、ソース領域５６端―ソース電極６５端距離およびドレイン領域５７端―ドレイン電極６６端距離をそれぞれ０．１μｍ縮め、トータルとしてソース電極―ドレイン電極間距離を０．４μｍ縮めることができるので、飽和電流値の向上および、ＯＮ抵抗値の低減が実現できる。この効果と前述のＴｉショットキゲートＦＥＴからＰｔ埋め込みゲートＦＥＴへの変更の効果を合わせて、スイッチ動作を行うＦＥＴのゲート幅Ｗｇを５００μｍに低減しても、従来どおりの飽和電流値およびＯＮ抵抗値を確保できることになり、ゲート幅Ｗｇ低減によるアイソレーション向上に大きく寄与している。
【００６２】
更に、ＦＥＴの基本素子としての性能を向上するために、その製造プロセス上電極パッド７０および配線６２の下に設けていた周辺ｎ＋型領域６０、６１が形成できなくなるが、電極パッド７０および配線６２の近傍に高濃度不純物領域１００ｂ、１００ｃを設けることで、従来どおりの所定のアイソレーションを確保することができる。
【００６３】
具体的には、高濃度不純物領域１００ａと各ＦＥＴのゲート電極６９は４μｍ程度あれば空乏層の拡がりを抑制することができ、高濃度不純物領域１００ａは２μｍあれば十分効果を発揮できるので、高濃度不純物領域１００ａを挟んだ場合１０μｍ程度まで近接できる。従来では、２０μｍ以上離間する必要があった隣接するＦＥＴ間の離間距離を大幅に縮小することができる。
【００６４】
次に、本発明の半導体装置の製造方法を、上記のスイッチ回路装置を例に図４から図９を参照して説明する。
【００６５】
尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、図２に示すスイッチ回路装置を製造する場合、共通入力端子用の電極パッド、第１および第２制御端子用の電極パッド、第１および第２出力端子用の電極パッドはすべて同様に形成される。尚、高濃度不純物領域１００ａ〜１００ｃは同一構成要素であり、その配置も様々であるので、以下高濃度不純物領域１００として説明する。
【００６６】
本発明の製造方法は、基板表面に動作層を形成する工程と、前記基板表面に一導電型不純物を注入・拡散して、前記動作層に接してソースおよびドレイン領域を形成し、同時に基板とショットキー接合を形成するゲート金属層が設けられる領域の近傍に高濃度不純物領域を形成する工程と、前記ソース領域、ドレイン領域および高濃度不純物領域上に絶縁膜を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層および前記基板表面とショットキー接合を形成するゲート金属層を付着しゲート電極および第１電極パッドおよび配線を形成する工程と、前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上に、パッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とから構成される。
【００６７】
第１工程：まず、図４に示す如く、基板５１表面に動作層５２を形成する。
【００６８】
すなわち、ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。次に、チップの最外周又は、マスクの所定の領域のＧａＡｓをエッチングして合わせマーク（不図示）を形成し、予定の動作層５２上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層５４をマスクとして予定の動作層５２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される。次にアニール用シリコン窒化膜を約５００Åをデポする。
【００６９】
第２工程：次に図５に示す如く、前記基板表面に一導電型不純物を注入・拡散して、前記動作層に接してソースおよびドレイン領域を形成し、同時に基板とショットキー接合を形成するゲート金属層が設けられる領域の近傍に高濃度不純物領域を形成する。
【００７０】
前工程で用いたレジスト層５４を除去し、新たに予定のソース領域５６、ドレイン領域５７、予定のショットキー金属層が設けられる近傍のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。ショットキー金属層とは、半絶縁基板とショットキー接合を形成するゲート電極および配線、電極パッドの最下層となる金属層（以下ゲート金属層と称する）であるので、予定の配線６２および予定の電極パッド７０部分の近傍が露出することになる。
【００７１】
続いて、このレジスト層５８をマスクとして予定のソース領域５６およびドレイン領域５７、予定の高濃度不純物領域１００の基板表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に高濃度不純物領域１００を形成する。高濃度不純物領域１００は、所定のアイソレーションを確保するため、ゲート金属層が、他のゲート金属層または不純物領域と隣接する領域に、少なくとも設けられる。また、高濃度不純物領域１００は、ゲート金属層の端部から４μｍ程度離間した基板表面に設けられる。チップの最外周又は、マスクの所定の領域に後の工程においてマスク合わせをするためのあわせマーク用にレジスト５８が除去されている。
【００７２】
図５の断面図では、高濃度不純物領域１００がＦＥＴのチャネル領域４４、予定の配線６２、予定の電極パッド層７０の近傍でそれぞれを分離するように設けられる図を示している。しかし実際には図２の如く、１つのＦＥＴのゲート電極６９が他のＦＥＴと隣接する領域（高濃度不純物１００ａ）や、電極パッド７０および配線６２となるゲート金属層が、ＦＥＴ、他の電極パッド７０および配線６２、不純物領域からなる抵抗Ｒ１〜Ｒ４のいずれかと少なくとも隣接する領域（高濃度不純物１００ｂ）のゲート金属層の近傍に形成される。
【００７３】
ＧａＡｓ基板上にショットキー接合を形成する金属層（本実施形態においてはゲート金属層）を直接設けると、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する他のゲート金属層、ＦＥＴ、抵抗（不純物領域）まで到達する場合そこで高周波信号の漏れを発生することが考えられる。
【００７４】
しかし、ゲート金属層の近傍の基板５１表面にｎ＋型の高濃度不純物領域１００が設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７〜１×１０８Ω・ｃｍ）表面と異なり、不純物濃度が高くなる（イオン種　２９Ｓｉ＋で濃度は１〜５×１０８ｃｍ−３）。これによりゲート金属層と基板５１は分離され、空乏層が伸びないので、隣接する他のゲート金属層、ＦＥＴ、抵抗とはお互いの離間距離を大幅に近接して設けることが可能となる。
【００７５】
第３工程：次に図６の如く、前記ソース領域、ドレイン領域および高濃度不純物領域上に絶縁膜を形成する。高濃度不純物領域１００を形成したレジスト５８を残したまま、全面に酸化膜１２０を堆積する（図６（Ａ））。その後リフトオフによりレジスト５８を除去することで、ソース領域５６およびドレイン領域５７と高濃度不純物領域１００上に酸化膜１２０が残される（図６（Ｂ））。あわせマーク用にレジスト５４を除去した部分にも酸化膜１２０が残され、これらの酸化膜１２０を以降の工程において合わせマーク１３０として利用する。次にイオン注入されたｐ−型領域、ｎ型動作層、およびソース領域、ドレイン領域、高濃度不純物領域となるｎ＋型領域の活性化アニールを行う。
【００７６】
第４工程：更に、図７の如く、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する。
【００７７】
まず、新たなレジスト６３を設け、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う（図７（Ａ））。露出した酸化膜１２０とその下層のシリコン窒化膜５３をＣＦ４プラズマにより除去して、ソース領域５６およびドレイン領域５７を露出し（図７（Ｂ））、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する（図７（Ｃ））。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する（図７Ｄ））。
【００７８】
従来はＧａＡｓをエッチングした合わせマークを用いて、動作層５２形成、ソースドレイン領域５６、５７形成、ソースドレイン電極６５、６６形成工程を行っており、マスクアライナーの合わせ精度が０．１μｍであるので、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせの誤差が最大で０．２μｍの誤差となっていた。ソース領域５６端―ソース電極６５端間距離およびドレイン領域５７端―ドレイン電極６６端間距離（図１１ｄ１１参照）は０．２μｍが耐圧の限界であるので、合わせずれを考慮して設計中心で０．４μｍの離間距離を確保しなければならなかった。しかし、本実施形態のごとく、合わせマーク１３０形成と同時にソース領域５６およびドレイン領域５７上に酸化膜１２０を残すことで、ソース領域及びドレイン領域とソース電極及びドレイン電極を直接マスク合わせできるので、ソース領域５６端―ソース電極６５端間距離およびドレイン領域５７端―ドレイン電極６６端間距離（図３　ｄ２１参照）を縮小できる。つまりソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせずれは最大でも０．１μｍに抑えることができるので、設計中心で０．３μｍの離間距離を確保すればよいことになる。
【００７９】
第５工程：更に図８の如く、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層および前記基板表面とショットキー接合を形成するゲート金属層を付着しゲート電極および第１電極パッドおよび配線を形成する。
【００８０】
まず図８（Ａ）では、予定のゲート電極６９、電極パッド７０および配線６２部分を選択的に窓開けするフォトリソグラフィプロセスを行い、予定のゲート電極６９、電極パッド７０および配線６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線６２および予定の電極パッド７０部分の基板５１を露出する。予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【００８１】
次に、図８（Ｂ）では、動作層５２および露出した基板５１に第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線６２および第１電極パッド７０を形成する。すなわち、基板５１に第２層目の電極としてのゲート金属層６８となるＰｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの５層を順次真空蒸着して積層する。
【００８２】
その後図８（Ｃ）の如くレジスト層６７を除去してリフトオフにより動作層５２にコンタクトするゲート長０．５μｍのゲート電極６９と、第１電極パッド７０および配線６２を形成し、Ｐｔを埋め込む熱処理を施す。これにより、ゲート電極６９は基板とのショットキー接合を保ったまま動作層５２に一部が埋設される。ここで、この場合の動作層５２の深さは第１の工程で動作層５２を形成する場合に、このゲート電極６９の埋め込み分を考慮して、所望のＦＥＴ特性を得られるように深く形成しておく。
【００８３】
動作層５２表面（例えば表面から５００Å程度）は、自然空乏層が発生したり、結晶が不均一な領域であるなどで電流が流れず、チャネルとしては有効でない。ゲート電極６９の一部をチャネル領域５２に埋め込むことにより、ゲート電極６９直下の電流の流れる部分がチャネル領域５２表面から下がる。チャネル領域５２は予め所望のＦＥＴ特性が得られるようにゲート電極６９の埋設分を考慮して深く形成されているため、チャネルとして有効活用できる。具体的には電流密度、チャネル抵抗や高周波歪み特性が大幅に改善される利点を有する。
【００８４】
ここで、ゲート電極６９形成のマスクも、合わせマーク１３０を用いる。すなわち、ソース、ドレイン領域とゲート電極を直接マスク合わせする。これにより、ゲート電極６９とソース領域５６またはドレイン領域５７との合わせずれは、つまりマスクアライナーの合わせ精度と同等となり、最大で０．１μｍに抑えることができる。従来では、別にＧａＡｓをエッチングすることにより設けた合わせマークを介して間接的にゲート電極６９とソース領域５６またはドレイン領域５７をマスク合わせしていたため、ゲート電極６９とソース領域５６またはドレイン領域５７の合わせずれは、マスクアライナーの合わせ精度が０．１μｍのため、最大で０．２μｍとなる。ソース領域５６及びドレイン領域５７とゲート電極６９間は、最低０．４μｍ離間しないと所定の耐圧が確保できないため、マスク合わせ誤差による生産バラツキを考慮して設計中心で０．６μｍの離間距離を確保する必要があった（図１１　ｄ１２参照）が、本実施形態によれば設計中心で０．５μｍ確保すればよいことになる（図３　ｄ２２参照）。
【００８５】
ここで、酸化膜１２０は、ソース領域５６、ドレイン領域５７と同時に形成される高濃度不純物領域１００上にも設けられるものである。つまり従来の如く電極パッド７０や配線６２下の全面（または周辺部）にアイソレーションの向上のための高濃度不純物領域１００を形成すると、ゲート金属層６８は酸化膜１２０の上に堆積することになる。特に、本実施形態ではＦＥＴの基本性能を向上させるため、Ｐｔの埋め込みによってゲート電極６９を形成している。すなわち、酸化膜１２０上にＰｔを配置することになるが、酸化膜１２０とＰｔは接着強度が弱く、ゲート金属層６８が酸化膜１２０からはがれる問題が発生する。
【００８６】
そこで、図２および図８（Ｃ）の如く、電極パッド７０や配線６２とは当接させず、隣接する他のゲート金属層、ＦＥＴ、不純物領域との間に高濃度不純物領域１００を配置することとした。これにより、ゲート金属層から基板に広がる空乏層が、隣接する他のゲート金属層、ＦＥＴ、不純物領域へ到達することを抑制できる。
【００８７】
つまり、ＦＥＴとしての基本性能を向上できる製造方法であり尚且つ、電極パッド７０および配線６２を構成するゲート金属層からの空乏層の広がりを、近傍に設けた高濃度不純物領域１００により抑制することができ、高周波信号の漏れを防げるものである。
【００８８】
第７工程：更に、第１ソースおよび第１ドレイン電極と前記第１電極パッド上に第３層目の電極としてのパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する。
【００８９】
ゲート電極６９、配線６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される（図９（Ａ））。
【００９０】
更に、基板５１全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される（図９（Ｂ））。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図９（Ｃ））。
【００９１】
尚、高濃度不純物領域１００の配置例は一例であり、基板とショットキー接合を形成するゲート金属層６８に印可される高周波信号を基板５１を介して他のゲート金属層６８に伝達することを防止する配置であればよい。
【００９２】
以上、ショットキー接合を形成する基板として化合物半導体基板を例に説明したが、半絶縁基板とはこれに限らず、不純物濃度が１×１０１４ｃｍ−３以下であり、抵抗率は１×１０６Ω・ｃｍ以上であれば、どのような基板であっても同様の効果が得られる。更に、半絶縁基板以外でも、例えばシリコン半導体基板にイオン注入することにより絶縁化した絶縁化層でもよい。この場合絶縁化層の抵抗率は１×１０３Ω・ｃｍ以上とする。
【００９３】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【００９４】
ゲート電極と隣接するＦＥＴ間に高濃度不純物領域を設けることにより、アイソレーションを向上させることができる。ゲート金属層の下に周辺ｎ＋型領域を設ける従来の方法では、微細なゲート電極下に設けることができなかった。しかし本発明によれば、ゲート電極の近傍で、少なくとも他のＦＥＴ、ゲート金属層、不純物領域と隣接する部分に高濃度不純物領域を配置することで、基板に広がる空乏層による高周波信号の漏出を防止できる。
【００９５】
また、ゲート金属層となるパッドおよび配線の近傍に設けることにより、パッドおよび配線からの空乏層の広がりも抑制できる。
【００９６】
更に、ｎ＋型領域とゲートマスクを直接マスク合わせすることにより、ｎ＋工程とゲートの合わせ誤差は最大でも０．１μｍとなる。すなわちマスク合わせ誤差による生産バラツキを考慮してもｎ＋型領域とゲート電極の距離は０．６μｍから０．５μｍに縮めることができ、その分ＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げることができる。ｎ＋型領域端とオーミック電極（ソース電極やドレイン電極）の距離も全く同じ理由により設計値を０．４μｍから０．３μｍに縮めることができ、その分ＦＥＴの飽和電流値を上げ、ＯＮ抵抗値をげることができる。
【００９７】
また、上記に加えゲートを埋め込むことでＦＥＴの基本性能をより向上できるので、従来と同等の特性でゲート幅Ｗｇを５００μｍにすることができ、容量低減によるアイソレーション向上の利点も有する。
【００９８】
このとき、ｎ＋領域上には酸化膜が残るため、特にゲート埋め込みをする場合に同時に設けられる配線や電極パッドの最下層のＰｔとの接着強度が弱くなる恐れがあるが、本実施形態では、パッドおよび配線と高濃度不純物は当接せず、近傍して配置するので、空乏層の広がりを抑制できる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】従来例を説明するための（Ａ）回路図、（Ｂ）平面図である。
【図１１】従来例を説明するための断面図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための断面図である。
【図１４】従来例を説明するための断面図である。
【図１５】従来例を説明するための断面図である。
【符号の説明】
４４　チャネル領域
５１　ＧａＡｓ基板
５２　動作層
５３　窒化膜
５４　レジスト
５６　ソース領域
５７　ドレイン領域
５８　レジスト
６０　周辺ｎ＋型領域
６１　周辺ｎ＋型領域
６２　配線
６３　レジスト
６４　オーミック金属層
６５　第１ソース電極
６６　第１ドレイン電極
６７　レジスト
６８　ゲート金属層
６９　ゲート電極
７０　第１電極パッド
７１　レジスト
７２　窒化膜
７４　パッド金属層
７５　第２ソース電極
７６　第２ドレイン電極
７７　第２電極パッド
１００　高濃度不純物領域
１００ａ　高濃度不純物領域
１００ｂ　高濃度不純物領域
１２０　酸化膜
１３０　合わせマーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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