(57)【要約】【課題】従来のＤＲＡＭ混載システムＬＳＩチップでは、チップ上に複数のＤＲＡＭ部が搭載されている場合であっても、全てのＤＲＡＭ部が同一構造のセルキャパシタにより構成されているため、高速にアクセスする必要のあるＤＲＡＭ部と、十分な信号保持特性を必要とするＤＲＡＭ部とを両立することが困難であるという問題点がある。【解決手段】高速な信号処理が要求される第１のＤＲＡＭ部１０２を構成するメモリセルの持つ容量を、十分な信号保持が要求される第２のＤＲＡＭ部１０３を構成するメモリセルの持つ容量よりも小さくすることにより、メモリセルの電荷蓄積特性を最適化する。また、ＤＲＡＭ部の容量素子と半導体基板とをプラグで接続することにより生じる抵抗を最適化する。【選択図】      図１
2004235513.tif 000002
【特許請求の範囲】
【請求項１】
第１の容量を持つ第１のメモリセルからなる第１のＤＲＡＭ部と、前記第１の容量と異なる第２の容量を持つ第２のメモリセルからなる第２のＤＲＡＭ部とが同一の半導体基板上に設けられていることを特徴とする半導体装置。
【請求項２】
前記第１のＤＲＡＭ部の動作電圧は前記第２のＤＲＡＭ部よりも高いと共に、前記第１の容量は前記第２の容量よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のメモリセルの容量下部電極は前記半導体基板中に設けられていると共に、前記第２のメモリセルの容量上部電極及び容量下部電極はいずれも前記半導体基板中に設けられていないことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のメモリセルの容量下部電極はシリコンからなり且つその表面が粗面化されていないと共に、前記第２のメモリセルの容量下部電極はシリコンからなり且つその表面が粗面化されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のメモリセルの容量絶縁膜と前記第２のメモリセルの容量絶縁膜とは互いに異なる材料から構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１の容量素子を持つ第１のメモリセルからなる第１のＤＲＡＭ部と、第２の容量素子を持つ第２のメモリセルからなる第２のＤＲＡＭ部とが同一の半導体基板上に設けられ、
前記半導体基板と前記第１の容量素子とは第１のプラグにより接続されていると共に、前記半導体基板と前記第２の容量素子とは第２のプラグにより接続されており、
前記第１のプラグと前記第２のプラグとは互いに異なる材料から構成されていることを特徴とする半導体装置。
【請求項７】
前記第１のプラグと前記半導体基板との接触抵抗と、前記第２のプラグと前記半導体基板との接触抵抗とは異なっていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板における第１のメモリ領域の上に第１の容量絶縁膜及び第１の容量上部電極を順次形成することにより、第１の容量素子を形成する工程と、
前記第１の容量素子が形成された前記半導体基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜における第２のメモリ領域に、前記半導体基板と接続するプラグを形成する工程と、
前記層間絶縁膜における前記第２のメモリ領域の上に、前記プラグと接続する第２の容量下部電極、第２の容量絶縁膜及び第２の容量上部電極を順次形成することにより、第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜における第１のメモリ領域及び第２のメモリ領域に、それぞれ前記半導体基板と接続する第１のプラグ及び第２のプラグを形成する工程と、
前記層間絶縁膜における前記第１のメモリ領域の上に、シリコンからなり且つ前記第１のプラグと接続する第１の容量下部電極を形成すると共に、前記層間絶縁膜における前記第２のメモリ領域の上に、シリコンからなり且つ前記第２のプラグと接続する第２の容量下部電極を形成する工程と、
前記第２の容量下部電極の表面のみを選択的に粗面化する工程と、
前記第１の容量下部電極の上に第１の容量絶縁膜を介して第１の容量上部電極を形成することにより、第１の容量素子を形成すると共に、粗面化された前記第２の容量下部電極の上に第２の容量絶縁膜を介して第２の容量上部電極を形成することにより、第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１及び第２の容量下部電極を形成する工程と前記第２の容量下部電極の表面を粗面化する工程との間に、前記第２の容量下部電極の表面を覆う自然酸化膜をフッ化水素酸を用いて除去する工程を備え、
前記第２の容量下部電極の表面を粗面化する工程は、シリコン含有ガス雰囲気中で前記半導体基板に対して熱処理を行なう工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜における第１のメモリ領域及び第２のメモリ領域に、それぞれ前記半導体基板と接続する第１のプラグ及び第２のプラグを形成する工程と、
前記層間絶縁膜における前記第１のメモリ領域の上に、シリコンからなり且つ前記第１のプラグと接続する第１の容量下部電極を形成すると共に、前記層間絶縁膜における前記第２のメモリ領域の上に、シリコンからなり且つ前記第２のプラグと接続する第２の容量下部電極を形成する工程と、
前記第１の容量下部電極の上に、第１の材料からなる第１の容量絶縁膜を形成すると共に、前記第２の容量下部電極の上に、前記第１の材料と異なる第２の材料からなる第２の容量絶縁膜を形成する工程と、
前記第１の容量絶縁膜の上に第１の容量上部電極を形成することにより、第１の容量素子を形成すると共に、前記第２の容量絶縁膜の上に第２の容量上部電極を形成することにより、第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜における第１のメモリ領域に、前記半導体基板に達する第１のホールを形成する工程と、
前記第１のホールに、金属膜からなる第１のプラグを形成する工程と、
前記層間絶縁膜における第２のメモリ領域に、前記半導体基板に達する第２のホールを形成する工程と、
前記第２のホールに、シリコン膜からなる第２のプラグを形成する工程と、
前記層間絶縁膜における前記第１のメモリ領域の上に、前記第１のプラグと接続する第１の容量下部電極、第１の容量絶縁膜及び第１の容量上部電極を順次形成することにより、第１の容量素子を形成すると共に、前記層間絶縁膜における前記第２のメモリ領域の上に、前記第２のプラグと接続する第２の容量下部電極、第２の容量絶縁膜及び第２の容量上部電極を順次形成することにより、第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一半導体基板上にＣＭＯＳロジック部と互いに用途の異なる複数のＤＲＡＭ部とを混載した半導体装置、具体的には、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満足するＤＲＡＭ混載システムＬＳＩに関するものである。
【０００２】
【従来の技術】
近年、多様化する半導体装置への要求を満足するために、従来別々のチップに搭載されていたＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジック部と記憶装置としての汎用ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓ  ｍｅｍｏｒｙ）部とを同一のチップに混載するＤＲＡＭ混載システムＬＳＩチップが注目されるようになった。
【０００３】
ＤＲＡＭ混載システムＬＳＩチップとは、例えば、画像処理等を行なうことを目的とする場合においては、画像情報としての信号を蓄積する記憶装置となるＤＲＡＭ部と、ＤＲＡＭ部から必要な情報を取り出して、その情報をもとに演算処理を行なうＣＭＯＳロジック部とを同一のチップに混載したもののことである。
【０００４】
以上のようなＤＲＡＭ混載システムＬＳＩチップによると、ＣＭＯＳロジック部とＤＲＡＭ部とを互いに異なるチップに搭載することによりデータあるいは情報のやり取りを行なっていた従来と比べて、通信速度が速くなるといったメリットがある。尚、ＣＭＯＳロジック部と複数のＤＲＡＭ部とを混載する半導体装置は、例えばシリコン基板上に形成されたＣＭＯＳロジック部と、特定した一種類のセルキャパシタ（メモリセルのキャパシタ）をシリコン基板中に形成したいわゆるトレンチ型キャパシタ、あるいはシリコン基板上に形成したいわゆるスタック型キャパシタを有するＤＲＡＭ部とから構成される。
【０００５】
また、従来は、ＣＭＯＳロジック部及びＤＲＡＭ部の占める面積が大きかったため、ＣＭＯＳロジック部とＤＲＡＭ部とを同一チップに混載することは技術的に困難であった。ところが、近年の微細化技術の進歩により、ＤＲＡＭ混載システムＬＳＩチップであっても１００ｍｍ２  以下のチップサイズが実現されている。このため、従来は同一チップにＣＭＯＳロジック部と用途に応じたＤＲＡＭ部とがそれぞれ単体で搭載されていたが、同一チップにＣＭＯＳロジック部と用途に応じたＤＲＡＭ部とがそれぞれ複数搭載される時代になった。
【０００６】
【特許文献１】
特開２０００−２３２０７６号公報
【０００７】
【発明が解決しようとする課題】
ところが、従来のＤＲＡＭ混載システムＬＳＩチップでは、チップ上に複数のＤＲＡＭ部が搭載されている場合であっても、全てのＤＲＡＭ部が同一構造のセルキャパシタにより構成されているため、高速にアクセスする必要のあるＤＲＡＭ部と、十分な信号保持特性を必要とするＤＲＡＭ部とを両立することが困難であるという問題点がある。以下、具体的に説明する。
【０００８】
図１２（ａ）は、従来のＤＲＡＭ混載システムＬＳＩチップの概略構成を示す平面図である。
【０００９】
図１２（ａ）に示すように、チップ１０上に、ＣＭＯＳロジック部１１が搭載されていると共に、互いに同一のセルキャパシタ構造を有する第１のＤＲＡＭ部１２及び第２のＤＲＡＭ部１３が搭載されている。第１のＤＲＡＭ部１２は、ＣＭＯＳロジック部１１に付属しているため、高速に動作することを目的とする。
一方、第２のＤＲＡＭ部１３は、信号を十分保持しながら低消費電力で動作することを目的とする。
【００１０】
ところで、ＤＲＡＭの個々のメモリセルに記憶された信号は、メモリセルのキャパシタに蓄積された電荷によって判定される。図１２（ｂ）は、図１２（ａ）に示す第１のＤＲＡＭ部１２及び第２のＤＲＡＭ部１３のセルキャパシタに蓄積された電荷と基準電荷との関係を示す図である。図１２（ｂ）に示すように、判定の基準となる基準電荷をＱｓに設定したとすると、第１のＤＲＡＭ部１２及び第２のＤＲＡＭ部１３の個々のメモリセルに記憶された信号は、セルキャパシタに基準電荷Ｑｓよりも大きい電荷Ｑｈが蓄積されている場合はｈｉｇｈと、基準電荷Ｑｓよりも小さい電荷Ｑｌが蓄積されている場合はｌｏｗと判定される。
【００１１】
しかしながら、メモリセルに記憶された信号がｈｉｇｈと判定される電荷Ｑｈが蓄積されていたとしても、例えば、セルキャパシタを構成する容量絶縁膜でのリーク電流、トランスファーゲートのオフリーク電流又は基板コンタクト部（セルキャパシタと半導体基板との接続部）から半導体基板へのリーク電流などにより、信号保持状態が変わってしまうことがある。その結果、ＤＲＡＭ部のセルキャパシタにｈｉｇｈと判定される電荷が蓄積されていた場合であっても、時間の経過と共にセルキャパシタに蓄積されていた電荷が流出することにより、セルキャパシタの有する信号がｈｉｇｈと判定されなくなってしまうことがある。ここで、最初にセルキャパシタに蓄積される電荷をＱｈ、最初に電荷Ｑｈが蓄積されてから経過した電荷保持時間をｔ、電荷保持時間ｔ後にセルキャパシタに蓄積されている電荷をＱ’、及び、セルキャパシタに蓄積された電荷を流失させるリーク電流をＩｌｅａｋとしたとき、Ｑ’は次式（１）で表すことができる。ただし、リーク電流は便宜的に時間に対して一定とした。
【００１２】
Ｑ’＝Ｑｈ−Ｉｌｅａｋ×ｔ  …（１）
上式（１）に示すようにＤＲＡＭ部のセルキャパシタに蓄積されている電荷は時間と共に減少する。このため、十分な信号保持特性を優先する場合、すなわち、電荷Ｑ’が電荷Ｑｓ以下になるまでの電荷保持時間ｔを長くすることを目的とする場合には、最初にセルキャパシタに蓄積される電荷Ｑｈを大きくする必要がある。すなわち、セルキャパシタ容量を３０ｆＦといった大きな容量にする必要がある。
【００１３】
図１２（ｃ）は、図１２（ａ）に示す第２のＤＲＡＭ部１３（書き込まれた信号を十分保持することを目的とするＤＲＡＭ部）のメモリセルを示す等価回路図である。セルキャパシタにはＣ、トランスファーゲートにはＴを付す。このとき、セルキャパシタＣの容量を前記のように３０ｆＦに設定した場合、印加される電圧ＶＤ  を１．０Ｖにすると、セルキャパシタＣに蓄積される電荷は３０ｆＣになる。
【００１４】
一方、第１のＤＲＡＭ部１２（信号が高速に書き込まれるＤＲＡＭ部）では、メモリセルに書き込まれた信号を、ｌｏｗからｈｉｇｈへ、及び、ｈｉｇｈからｌｏｗへ高速に変化させる必要があるために、セルキャパシタに蓄積される電荷の移動を高速で行なう必要がある。このため、セルキャパシタに多くの電荷が蓄積されていると、高速で移動させる電荷が多量になる。よって、セルキャパシタ容量を大きくすると、多量の電荷を移動させる必要があるため、低消費電力及び高速性能を満足することができない。
【００１５】
また、携帯端末等を対象としたデバイスでは、同一半導体基板に搭載された複数のＤＲＡＭ部に互いに異なる動作電圧が設定されている。例えば、高速処理が必要なＤＲＡＭ部には２．５Ｖ又は３．３Ｖ、低消費電力が要求されるＤＲＡＭ部には１．５Ｖ又は１．２Ｖの動作電圧が設定されている。このため、それぞれのＤＲＡＭ部のセルキャパシタは２．５Ｖ又は３．３Ｖ及び１．５Ｖ又は１．２Ｖの動作電圧で制御される。このとき、メモリセルが同一構造のセルキャパシタから構成されている場合には、動作電圧の低いＤＲＡＭ部のセルキャパシタに蓄積される電荷の方が小さくなる。このため、動作電圧の低いＤＲＡＭ部のセルキャパシタに蓄積される電荷が基準電荷よりも大きくなるようにセルキャパシタ容量を設定する必要がある。よって、動作電圧の高い他のＤＲＡＭ部のメモリセルを構成するセルキャパシタの容量も等しく設定される。したがって、高い動作電圧で制御されているＤＲＡＭ部のセルキャパシタには、必要以上の電荷が蓄積されるため、結果として動作速度の低下及び消費電力の増加を招いてしまうことになる。
【００１６】
前記に鑑み、本発明は、同一半導体基板上にＣＭＯＳロジック部と、用途の異なる複数のＤＲＡＭ部とを混載するＤＲＡＭ混載デバイスにおいて、十分な信号保持特性を確保しながら、低消費電力及び高速性能を同時に満足できるようにすることを目的とする。
【００１７】
【課題を解決するための手段】
本発明に係る第１の半導体装置は、第１の容量を持つ第１のメモリセルからなる第１のＤＲＡＭ部と、第１の容量と異なる第２の容量を持つ第２のメモリセルからなる第２のＤＲＡＭ部とが同一の半導体基板上に設けられていることを特徴とする半導体装置である。
【００１８】
第１の半導体装置によると、同一の半導体基板上に第１のＤＲＡＭ部及び第２のＤＲＡＭ部が設けられていると共に、第１のＤＲＡＭ部を構成する第１のメモリセルに設定された第１の容量と、第２のＤＲＡＭ部を構成する第２のメモリセルに設定された第２の容量とが互いに異なっている。このとき、仮に第１の容量が第２の容量よりも小さく設定されているとすると、第１のメモリセルのキャパシタに蓄積される電荷が、第２のメモリセルのキャパシタに蓄積される電荷よりも小さくなる。このため、第１のＤＲＡＭ部では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速な信号処理を行なうことができる。一方、第２のＤＲＡＭ部では、多量の電荷が蓄積されるため、十分な信号保持特性を満足することができる。
【００１９】
すなわち、第１の半導体装置によると、互いに異なる容量を持つ複数種類のメモリセルを用いて複数のＤＲＡＭ部が構成されているため、各ＤＲＡＭ部の用途に応じてメモリセルの持つ容量を最適化することができる。このため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすことができる。
【００２０】
第１の半導体装置において、第１のＤＲＡＭ部の動作電圧は第２のＤＲＡＭ部よりも高いと共に、第１の容量は第２の容量よりも小さいことが好ましい。
【００２１】
このようにすると、動作電圧の高い第１のＤＲＡＭ部を構成する第１のメモリセルの第１の容量が小さく設定されると共に、動作電圧の小さい第２のＤＲＡＭ部を構成する第２のメモリセルの第２の容量が大きく設定される。このため、第１の半導体装置により得られる効果が確実に得られる。以下、その理由を説明する。同一の半導体基板上に動作電圧の異なるＤＲＡＭ部が複数設けられており、且つ、全てのＤＲＡＭ部を構成するメモリセルの容量がいずれも等しく設定されていたとすると、動作電圧の高いＤＲＡＭ部を構成するメモリセルの容量素子には、動作電圧の低いＤＲＡＭ部を構成するメモリセルの容量素子に蓄積される電荷よりも多くの電荷が蓄積される。ところが、動作電圧の低いＤＲＡＭ部を構成するメモリセルの容量は、容量素子に基準電荷以上の電荷が蓄積されるように設定される必要がある。このような場合、動作電圧の高いＤＲＡＭ部を構成するメモリセルの容量素子には、必要以上の電荷が蓄積されることになる。その結果、信号処理を行なう際に、必要以上に蓄積された電荷を移動させなければならないため、動作速度の劣化及び消費電力の増加を招くことになる。したがって、以上の理由により、動作電圧が互いに異なるＤＲＡＭ部が搭載されている場合であっても、動作電圧の高い第１のＤＲＡＭ部を構成する第１のメモリセルが持つ第１の容量を小さく設定すると共に動作電圧の低い第２のＤＲＡＭ部を構成する第２のメモリセルが持つ第２の容量を大きく設定することにより、容量素子が持つ容量を個々のＤＲＡＭ部の用途に応じて最適化すれば、第１の半導体装置により得られる効果が確実に得られる。
【００２２】
第１の半導体装置において、第１のメモリセルの容量下部電極は半導体基板中に設けられていると共に、第２のメモリセルの容量上部電極及び容量下部電極はいずれも半導体基板中に設けられていないことが好ましい。
【００２３】
このようにすると、第１のメモリセルの容量下部電極は半導体基板中に設けられているのに対して、第２のメモリセルの容量下部電極及び容量上部電極は半導体基板中に設けられていないため、第２のメモリセルの容量素子を形成する領域を第１のメモリセルの容量素子を形成する領域よりも広くすることができる。その結果、第１のメモリセルが持つ第１の容量を、第２のメモリセルが持つ第２の容量よりも小さくすることにより、第１の半導体装置により得られる効果が確実に得られる。
【００２４】
また、第１のメモリセルの容量下部電極が半導体基板中に設けられていることにより、第１のメモリセルの容量素子と半導体基板とを接続するためのプラグが存在しない。このため、プラグと半導体基板との接触部に生じる抵抗（接触抵抗）及びプラグの抵抗もまた存在しない。その結果、第１のメモリセルから構成される第１のＤＲＡＭ部では、信号処理を行なう際に生じる電荷移動に対する抵抗が低くなるため、高速処理を行なうことができる。これに対して、第２のメモリセルの容量下部電極及び容量上部電極は半導体基板中には設けられていないため、第２のメモリセルの容量素子と半導体基板とを接続するためのプラグを設ける必要がある。このため、プラグと半導体基板との接触抵抗及びプラグの抵抗が存在する。その結果、第２のメモリセルの容量素子に蓄積された電荷がプラグを介して半導体基板へと流失するリーク電流が低減される。これにより、第２のメモリセルから構成される第２のＤＲＡＭ部では、容量素子に蓄積された電荷が流失しにくくなっているため、記憶した信号を十分保持することができると共に電荷を補充するための消費電力を低減することができる。
【００２５】
すなわち、以上のように、メモリセルの容量素子と半導体基板とを接続することにより生じる抵抗を、ＤＲＡＭ部の個々の用途に応じて最適化すれば、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすことができる。
【００２６】
また、第１のメモリセルの容量下部電極は半導体基板中に設けられているため、第１のメモリセルの容量素子と半導体基板との間を電荷が移動する距離を省くことができる。このため、電荷の移動を素早く完了させることができるので、第１のメモリセルには信号を高速に記憶させることができる。したがって、第１のメモリセルから構成される第１のＤＲＡＭ部では、高速な信号処理を行なうことができる。
【００２７】
第１の半導体装置において、第１のメモリセルの容量下部電極はシリコンからなり且つその表面が粗面化されていないと共に、第２のメモリセルの容量下部電極はシリコンからなり且つその表面が粗面化されていることが好ましい。
【００２８】
このようにすると、第２のメモリセルの容量下部電極が選択的に粗面化されているため、第２のメモリセルの容量下部電極の表面積が、第１のメモリセルの容量下部電極の表面積よりも広くなる。すなわち、第２のメモリセルが持つ第２の容量を、第１のメモリセルが持つ第１の容量よりも大きくすることができる。したがって、第１の半導体装置により得られる効果が確実に得られる。
【００２９】
また、第２のメモリセルの容量下部電極の表面を粗面化しさえすれば、第１のメモリセル及び第２のメモリセルの構成及び材料を互いに同一にしながら前記の効果が確実に得られる。
【００３０】
第１の半導体装置において、第１のメモリセルの容量絶縁膜と第２のメモリセルの容量絶縁膜とは互いに異なる材料から構成されていることが好ましい。
【００３１】
このようにすると、第１のメモリセルの容量絶縁膜と第２のメモリセルの容量絶縁膜とが互いに異なる材料から構成されるため、それぞれの材料の誘電率の違いにより、例えば第２のメモリセルの第２の容量を第１のメモリセルの第１の容量よりも大きくすることができる。したがって、第１の半導体装置により得られる効果が確実に得られる。
【００３２】
本発明に係る第２の半導体装置は、第１の容量素子を持つ第１のメモリセルからなる第１のＤＲＡＭ部と、第２の容量素子を持つ第２のメモリセルからなる第２のＤＲＡＭ部とが同一の半導体基板上に設けられ、半導体基板と第１の容量素子とは第１のプラグにより接続されていると共に、半導体基板と第２の容量素子とは第２のプラグにより接続されており、第１のプラグと第２のプラグとは互いに異なる材料から構成されていることを特徴とする半導体装置である。
【００３３】
第２の半導体装置によると、同一の半導体基板上に互いに異なる第１のＤＲＡＭ部及び第２のＤＲＡＭ部が設けられていると共に、第１のＤＲＡＭ部における第１の容量素子と半導体基板とを接続する第１のプラグと、第２のＤＲＡＭ部における第２の容量素子と半導体基板とを接続する第２のプラグとが互いに異なる材料から構成されている。このため、第１のプラグ及び第２のプラグと半導体基板との接触部に生じるそれぞれの抵抗（接触抵抗）、並びに、第１のプラグ及び第２のプラグのそれぞれの抵抗を、第１のＤＲＡＭ部及び第２のＤＲＡＭ部の用途に応じて最適化することができる。ここで仮に、第１のプラグと半導体基板との接触抵抗と、第１のプラグの抵抗とを合わせた抵抗を、第２のプラグと半導体基板との接触抵抗と、第２のプラグの抵抗とを合わせた抵抗よりも小さくした場合を考える。この場合、第１のプラグを有する第１のメモリセルからなる第１のＤＲＡＭ部では、信号処理を行なう際に生じる電荷移動に対する抵抗が低いため、高速な信号処理を行なうことができる。これに対して、第２のプラグを有する第２のメモリセルからなる第２のＤＲＡＭ部では、前記の抵抗が高いため、第２の容量素子に蓄積された電荷が第２のプラグを介して半導体基板へと流失するリーク電流が低減される。よって、第２のＤＲＡＭ部では、記憶された信号を十分保持することができると共に電荷を補充するための消費電力を低減することができる。
【００３４】
すなわち、第２の半導体装置によると、容量素子と半導体基板とを接続するプラグが互いに異なるメモリセルを用いて複数のＤＲＡＭ部が構成されているため、容量素子と半導体基板とを接続することにより生じる抵抗を、各ＤＲＡＭ部の用途に応じて最適化することができる。このため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすことができる。
【００３５】
第２の半導体装置において、第１のプラグと半導体基板との接触抵抗と、第２のプラグと半導体基板との接触抵抗とは異なっていることが好ましい。
【００３６】
このようにすると、第１のプラグ及び第２のプラグと半導体基板との接触抵抗をそれぞれ最適化することができる。例えば、第１のプラグ又は第２のプラグの一方と接続する半導体基板にシリサイド層が形成されている場合、接触抵抗を低くすることができる。したがって、第２の半導体装置により得られる効果が確実に得られる。
【００３７】
本発明に係る第１の半導体装置の製造方法は、半導体基板における第１のメモリ領域の上に第１の容量絶縁膜及び第１の容量上部電極を順次形成することにより、第１の容量素子を形成する工程と、第１の容量素子が形成された半導体基板の上に層間絶縁膜を形成する工程と、層間絶縁膜における第２のメモリ領域に、半導体基板と接続するプラグを形成する工程と、層間絶縁膜における第２のメモリ領域の上に、プラグと接続する第２の容量下部電極、第２の容量絶縁膜及び第２の容量上部電極を順次形成することにより、第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法である。
【００３８】
第１の半導体装置の製造方法によると、同一の半導体基板における第１のメモリ領域及び第２のメモリ領域に、互いに構成の異なる第１の容量素子及び第２の容量素子をそれぞれ形成する。このとき、第１のメモリ領域では、第１の容量素子を半導体基板に直接形成する。これに対して、第２のメモリ領域では、第２の容量素子を半導体基板上に形成した層間絶縁膜の上にプラグを介して形成するため、第２の容量素子を形成する領域を、第１のメモリ領域に第１の容量素子を形成する領域よりも広くすることができる。すなわち、第１のメモリ領域の第１の容量素子の容量を、第２のメモリ領域の第２の容量素子の容量よりも小さくすることができる。このため、第１の容量素子を有するメモリセルからなるＤＲＡＭ部を第１のメモリ領域に形成した場合、そのＤＲＡＭ部では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速な信号処理を行なうことができる。一方、第２の容量素子を有するメモリセルからなるＤＲＡＭ部を第２のメモリ領域に形成した場合、そのＤＲＡＭ部では、多量の電荷が蓄積されるため、十分な信号保持特性を満足することができる。
【００３９】
すなわち、第１の半導体装置の製造方法によると、互いに異なる容量を持つ複数種類の容量素子を用いて複数のＤＲＡＭ部が構成されているため、各ＤＲＡＭ部の用途に応じて容量素子の容量を最適化することができる。このため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすことができる。
【００４０】
また、第１のメモリ領域では、第１の容量素子を半導体基板に直接形成するため、第１の容量素子と半導体基板とを接続するためのプラグを形成する必要がない。このため、プラグと半導体基板との接触抵抗及びプラグの抵抗が存在しない。その結果、第１の容量素子を有するメモリセルからなるＤＲＡＭ部を第１のメモリ領域に形成した場合、そのＤＲＡＭ部では、信号処理を行なう際に生じる電荷移動に対する抵抗が低いため、高速処理を行なうことができる。これに対して、第２のメモリ領域では、第２の容量素子を半導体基板上に形成した層間絶縁膜の上にプラグを介して形成するため、プラグと半導体基板との接触抵抗及びプラグの抵抗が存在する。その結果、第１の容量素子に蓄積された電荷がプラグを介して半導体基板へ流失するリーク電流が低減される。これにより、第２の容量素子を有するメモリセルからなるＤＲＡＭ部を第２のメモリ領域に形成した場合、そのＤＲＡＭ部では、第２の容量素子から電荷が流失しにくくなっているため、記憶された信号を十分保持することができると共に電荷を補充するための消費電力を低減することができる。
【００４１】
すなわち、第１の半導体装置の製造方法によると、半導体基板と容量素子とを接続することにより生じる抵抗を、各ＤＲＡＭ部の用途に応じて最適化することができるため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすことができる。
【００４２】
また、第１のメモリ領域では、第１の容量素子を半導体基板に直接形成するため、第１の容量素子と半導体基板との間を電荷が移動する距離を省くことができる。このため、電荷の移動を素早く完了させることができるので、第１の容量素子には信号を高速に記憶させることができる。したがって、第１の容量素子を有するメモリセルからなるＤＲＡＭ部では、高速な信号処理を行なうことができる。
【００４３】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜における第１のメモリ領域及び第２のメモリ領域に、それぞれ半導体基板と接続する第１のプラグ及び第２のプラグを形成する工程と、層間絶縁膜における第１のメモリ領域の上に、シリコンからなり且つ第１のプラグと接続する第１の容量下部電極を形成すると共に、層間絶縁膜における第２のメモリ領域の上に、シリコンからなり且つ第２のプラグと接続する第２の容量下部電極を形成する工程と、第２の容量下部電極の表面のみを選択的に粗面化する工程と、第１の容量下部電極の上に第１の容量絶縁膜を介して第１の容量上部電極を形成することにより、第１の容量素子を形成すると共に、粗面化された第２の容量下部電極の上に第２の容量絶縁膜を介して第２の容量上部電極を形成することにより、第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法である。
【００４４】
第２の半導体装置の製造方法によると、同一の半導体基板における第１のメモリ領域及び第２のメモリ領域に、互いに異なる第１の容量素子及び第２の容量素子をそれぞれ形成する。このとき、第２のメモリ領域の第２の容量下部電極の表面のみを選択的に粗面化する。このため、第２のメモリ領域の第２の容量下部電極の表面積が、第１のメモリ領域の第１の容量下部電極の表面積よりも広くなる。すなわち、第２の容量素子の容量が第１の容量素子の容量よりも大きくなる。
その結果、第１の容量素子を有するメモリセルからなるＤＲＡＭ部を第１のメモリ領域に形成した場合、そのＤＲＡＭ部では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速な信号処理を行なうことができる。一方、第２の容量素子を有するメモリセルからなるＤＲＡＭ部を第２のメモリ領域に形成した場合、そのＤＲＡＭ部では、多量の電荷が蓄積されるため、十分な信号保持特性を満足することができる。
【００４５】
すなわち、第２の半導体装置の製造方法によると、互いに異なる容量を持つ複数種類の容量素子を用いて複数のＤＲＡＭ部が構成されるため、各ＤＲＡＭ部の用途に応じて容量素子の容量を最適化することができる。このため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすことができる。
【００４６】
また、第２のメモリ領域の第２の容量下部電極の表面を粗面化しさえすれば、第１の容量素子及び第２の容量素子を有するメモリセルの構成及び材料が互いに同一であったとしても、前記の効果が確実に得られる。
【００４７】
第２の半導体装置の製造方法において、第１及び第２の容量下部電極を形成する工程と第２の容量下部電極の表面を粗面化する工程との間に、第２の容量下部電極の表面を覆う自然酸化膜をフッ化水素酸を用いて除去する工程を備え、第２の容量下部電極の表面を粗面化する工程は、シリコン含有ガス雰囲気中で半導体基板に対して熱処理を行なう工程を含むことが好ましい。
【００４８】
このようにすると、第２の容量下部電極を粗面化する前に、第２の容量下部電極の表面を覆う自然酸化膜をフッ化水素酸を用いて除去することができる。このため、その後に行なう半導体基板に対するシリコン含有ガス雰囲気中での熱処理により、第２の下部電極の表面にシリコン含有ガスを構成する粒子を確実に付着させることができる。その結果、第２の容量下部電極の表面に半球状の凹凸面が確実に形成されるため、第２の容量下部電極の表面積が、第１の容量下部電極の表面積よりも確実に広くなる。したがって、第２の半導体装置の製造方法により得られる効果が確実に得られる。
【００４９】
本発明に係る第３の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜における第１のメモリ領域及び第２のメモリ領域に、それぞれ半導体基板と接続する第１のプラグ及び第２のプラグを形成する工程と、層間絶縁膜における第１のメモリ領域の上に、シリコンからなり且つ第１のプラグと接続する第１の容量下部電極を形成すると共に、層間絶縁膜における第２のメモリ領域の上に、シリコンからなり且つ第２のプラグと接続する第２の容量下部電極を形成する工程と、第１の容量下部電極の上に、第１の材料からなる第１の容量絶縁膜を形成すると共に、第２の容量下部電極の上に、第１の材料と異なる第２の材料からなる第２の容量絶縁膜を形成する工程と、第１の容量絶縁膜の上に第１の容量上部電極を形成することにより、第１の容量素子を形成すると共に、第２の容量絶縁膜の上に第２の容量上部電極を形成することにより、第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法である。
【００５０】
第３の半導体装置の製造方法によると、同一の半導体基板における第１のメモリ領域及び第２のメモリ領域に、互いに異なる第１の容量素子及び第２の容量素子をそれぞれ形成する。このとき、第１の容量素子を構成する第１の容量絶縁膜及び第２の容量素子を構成する第２の容量絶縁膜をそれぞれ互いに異なる第１の材料及び第２の材料から形成する。このため、第１の容量素子の容量を第２の容量素子の容量と異なるように設定することができる。仮に第１の容量素子の容量が第２の容量素子の容量よりも小さいとすると、第１の容量素子を有するメモリセルからなるＤＲＡＭ部を第１のメモリ領域に形成した場合、そのＤＲＡＭ部では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速な信号処理を行なうことができる。一方、第２の容量素子を有するメモリセルからなるＤＲＡＭ部を第２のメモリ領域に形成した場合、そのＤＲＡＭ部では、多量の電荷が蓄積されるため、十分な信号保持特性を満足することができる。
【００５１】
すなわち、第３の半導体装置の製造方法によると、互いに異なる容量を持つ複数種類の容量素子を用いて複数のＤＲＡＭ部が構成されるため、各ＤＲＡＭ部の用途に応じて容量素子の容量を最適化することができる。このため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすことができる。
【００５２】
本発明に係る第４の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜における第１のメモリ領域に、半導体基板に達する第１のホールを形成する工程と、第１のホールに、金属膜からなる第１のプラグを形成する工程と、層間絶縁膜における第２のメモリ領域に、半導体基板に達する第２のホールを形成する工程と、第２のホールに、シリコン膜からなる第２のプラグを形成する工程と、層間絶縁膜における第１のメモリ領域の上に、第１のプラグと接続する第１の容量下部電極、第１の容量絶縁膜及び第１の容量上部電極を順次形成することにより、第１の容量素子を形成すると共に、層間絶縁膜における第２のメモリ領域の上に、第２のプラグと接続する第２の容量下部電極、第２の容量絶縁膜及び第２の容量上部電極を順次形成することにより、第２の容量素子を形成する工程とを備えていることを特徴とする半導体装置の製造方法である。
【００５３】
第４の半導体装置の製造方法によると、同一の半導体基板における第１のメモリ領域及び第２のメモリ領域に、第１の容量素子及び第２の容量素子をそれぞれ形成する。このとき、第１のメモリ領域の第１の容量素子と半導体基板とを接続させる金属膜からなる第１のプラグを形成すると共に、第２のメモリ領域の第２の容量素子と半導体基板とを接続させるシリコン膜からなる第２のプラグを形成する。このため、第１のプラグの抵抗を第２のプラグの抵抗よりも低くすることができる。また、第１のプラグと半導体基板との接触抵抗を、第２のプラグと半導体基板との接触抵抗よりも低くすることができる。その結果、第１の容量素子を有するメモリセルからなるＤＲＡＭ部を第１のメモリ領域に形成した場合、そのＤＲＡＭ部では、信号処理を行なう際に生じる電荷移動に対する抵抗が低いため、高速な信号処理を行なうことができる。これに対して、第２の容量素子を有するメモリセルからなるＤＲＡＭ部を第２のメモリ領域に形成した場合、そのＤＲＡＭ部では、第２の容量素子と半導体基板との間に生じる抵抗が高いため、第２の容量素子に蓄積された電荷が第２のプラグを介して半導体基板へ流失するリーク電流が低減される。その結果、第２の容量素子に蓄積された電荷が流失しにくくなるため、記憶された信号を十分保持することができると共に消費電力を低減することができる。
【００５４】
すなわち、第４の半導体装置の製造方法によると、容量素子と半導体基板とをプラグにより接続することにより生じる抵抗を、各ＤＲＡＭ部の用途に応じて最適化することができる。このため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすことができる。
【００５５】
尚、第４の半導体装置の製造方法において、第１のプラグを形成する前に半導体基板に予めシリサイド層を形成してもよい。このようにすれば、第１のプラグと半導体基板との接触抵抗が低くなるため、第４の半導体装置の製造方法により得られる効果が確実に得られる。
【００５６】
また、第４の半導体装置の製造方法において、第１のホールを形成する工程と第１のプラグを形成する工程との間に、第１のホールにバリアメタル膜を形成する工程を含んでいてもよい。
【００５７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００５８】
図１（ａ）は、第１の実施形態に係る半導体装置の概略構成を示す平面図である。
【００５９】
図１（ａ）に示すように、チップ１００上に、ＣＭＯＳロジック部１０１、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されている。第１のＤＲＡＭ部１０２は、高速処理されるデータの一時蓄積、すなわち高速移動する電荷を蓄積することを目的とする。これに対して、第２のＤＲＡＭ部１０３は、書き込まれた信号を十分保持することを目的とする。
【００６０】
本実施形態の特徴は、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３を構成するメモリセルの容量を、それぞれの用途に応じて設定しているところにある。
【００６１】
図１（ｂ）及び（ｃ）は、図１（ａ）に示す第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３を構成するそれぞれのメモリセルを示す等価回路図である。
【００６２】
図１（ｂ）に示すように、第１のＤＲＡＭ部１０２を構成するメモリセルは、第１のトランスファーゲート１０４Ａと第１のキャパシタ１０５Ａとからなる。また、図１（ｃ）に示すように、第２のＤＲＡＭ部１０３を構成するメモリセルは、第２のトランスファーゲート１０４Ｂと第２のキャパシタ１０５Ｂとからなる。
【００６３】
ここで、第１のキャパシタ１０５Ａの容量をＣａ  と、第１のキャパシタ１０５Ａの電源電圧をＶＤＤａ  と、第１のキャパシタ１０５Ａのプレート電圧をＶＰａと、第１のキャパシタ１０５Ａに蓄積される電荷をＱａ  とする。また、第２のキャパシタ１０５Ｂの容量をＣｂ  と、第２のキャパシタ１０５Ｂの電源電圧をＶＤＤｂ  と、第２のキャパシタ１０５Ｂのプレート電圧をＶＰｂと、第２のキャパシタ１０５Ｂに蓄積される電荷をＱｂ  として、キャパシタの電荷蓄積特性について説明する。
【００６４】
図１（ｄ）は、図１（ｂ）に示す第１のキャパシタ１０５Ａの容量Ｃａ  と、第１のキャパシタ１０５Ａの電極間に印加される動作電圧（ＶＤＤａ  −ＶＰａ）との関係を示すグラフである。また、図１（ｅ）は、図１（ｃ）に示す第２のキャパシタ１０５Ｂの容量Ｃｂ  と、第２のキャパシタ１０５Ｂの電極間に印加される動作電圧（ＶＤＤｂ  −ＶＰｂ）との関係を示すグラフである。具体的には、例えば第１のＤＲＡＭ部１０２の第１のキャパシタ１０５Ａにおいては、Ｃａ  ＝６ｆＦ及び（ＶＤＤａ  −ＶＰａ）＝１．２Ｖと設定されているのに対して、第２のＤＲＡＭ部１０３の第２のキャパシタ１０５Ｂにおいては、Ｃｂ  ＝２０ｆＦ及び（ＶＤＤｂ  −ＶＰｂ）＝０．７５Ｖと設定されている。このとき、キャパシタに蓄積される電荷は、図１（ｄ）及び（ｅ）に示す斜線領域の面積を値として持つ物理量として表すことができる。したがって、第１のキャパシタ１０５Ａに蓄積される電荷は、次式（２）により７．２ｆＣになる。
【００６５】
Ｑａ  ＝Ｃａ  ×（ＶＤＤａ  −ＶＰａ）＝６ｆＦ×１．２Ｖ＝７．２ｆＣ  …（２）
一方、第２のキャパシタ１０５Ｂに蓄積される電荷は、次式（３）により１５ｆＣになる。
【００６６】
Ｑｂ  ＝Ｃｂ  ×（ＶＤＤｂ  −ＶＰｂ）＝２０ｆＦ×０．７５Ｖ＝１５ｆＣ…（３）
これにより、第１のキャパシタ１０５Ａに蓄積される電荷が、第２のキャパシタ１０５Ｂに蓄積される電荷よりも７．８ｆＣ小さくなる。このため、本実施形態によると、動作電圧の高い第１のＤＲＡＭ部１０２では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速な信号処理を行なうことができる。一方、第２のＤＲＡＭ部１０３では、多量の電荷が蓄積されるため、十分な信号保持特性を満足することができる。したがって、以上のように、メモリセルの容量を個々の用途に応じて最適化することにより、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすＤＲＡＭ混載デバイスを実現することができる。尚、本実施形態によると、従来の半導体装置と同様にＣａ  ＝Ｃｂ  ＝２０ｆＦと設定されている場合と比べて、第１のキャパシタ１０５Ａに蓄積される電荷が１６．８ｆＣ小さくなる。このため、必要以上に蓄積される１６．８ｆＣの電荷を移動させるために消費する電力を省くことができると共に、必要以上に蓄積される電荷を移動させずに済むので、高速な信号処理を行なうことができる。
【００６７】
尚、第１の実施形態において、第１のキャパシタ１０５Ａ及び第２のキャパシタ１０５Ｂのそれぞれの容量及びそれぞれに印加される電圧は、目的に応じた範囲内で任意に設定される。ただし、第１のキャパシタ１０５Ａに蓄積される電荷Ｑａ  が第２のキャパシタ１０５Ｂに蓄積される電荷Ｑｂ  よりも小さくなるようにする必要がある。
【００６８】
また、第１の実施形態において、第１のＤＲＡＭ部１０２と第２のＤＲＡＭ部１０３との動作電圧が互いに異なっていたが、動作電圧が同じ場合であっても、第１のキャパシタ１０５Ａの容量が第２のキャパシタ１０５Ｂの容量よりも小さく設定されていれば、同様の効果が確実に得られる。
【００６９】
（第２の実施形態）
以下、第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、図１（ａ）は、本実施形態においても、本実施形態に係る半導体装置の概略構成を示す平面図である。
【００７０】
図２は、第２の実施形態に係る半導体装置を示す断面図、具体的には、図１（ａ）に示すチップ１００上に搭載された第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれを構成するメモリセルを示す断面図である。尚、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されているそれぞれの領域を第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  とする。
【００７１】
図２に示すように、半導体基板２００における第１のメモリ領域ＲＡ  の上に、第１のゲート絶縁膜２０２Ａを介して第１のゲート電極２０３Ａが形成されている。これにより、第１のメモリ領域ＲＡ  にトランスファーゲートが設けられる。
半導体基板２００における第１のメモリ領域ＲＡ  の上に第１の容量絶縁膜２０４を介して第１の容量上部電極２０５が形成されている。半導体基板２００における第２のメモリ領域ＲＢ  の上に、第２のゲート絶縁膜２０２Ｂを介して第２のゲート電極２０３Ｂが形成されている。これにより、第２のメモリ領域ＲＢ  にトランスファーゲートが設けられる。半導体基板２００における第１のゲート電極２０３Ａの両側に位置する領域には、第１の拡散層２０６Ａが形成されている。第１の拡散層２０６Ａに接続されている拡散層２０１（第１の容量下部電極）上に第１の容量絶縁膜２０４を介して第１の容量上部電極２０５が形成されている。
これにより、第１のメモリ領域ＲＡ  に第１のＤＲＡＭ部１０２のセルキャパシタが設けられる。半導体基板２００における第２のゲート電極２０３Ｂの両側に位置する領域には、第２の拡散層２０６Ｂが形成されている。半導体基板２００、第１のゲート電極２０３Ａ、第１の容量上部電極２０５及び第２のゲート電極２０３Ｂのそれぞれの上には、第１の層間絶縁膜２０７が形成されている。第１の層間絶縁膜２０７における第２のメモリ領域ＲＢ  には、第２の拡散層２０６Ｂと接続するコンタクトプラグ２０８が形成されている。第１の層間絶縁膜２０７における第２のメモリ領域ＲＢ  の上に、円筒部分に底の部分を付けた形を有し且つコンタクトプラグ２０８と接続する第２の容量下部電極２０９が形成されている。第２の容量下部電極２０９を覆うように第２の容量絶縁膜２１０が形成されていると共に、第２の容量絶縁膜２１０を覆うように第２の容量上部電極２１１が形成されている。これにより、第２のメモリ領域ＲＢ  に第２のＤＲＡＭ部１０３のセルキャパシタが設けられる。第１の層間絶縁膜２０７及び第２の容量上部電極２１１のそれぞれの上に、第２の層間絶縁膜２１２が形成されている。第２の層間絶縁膜２１２の上には配線層２１３が形成されている。配線層２１３の一部は、第２の層間絶縁膜２１２に形成されたコンタクトホールを通じて第１の容量上部電極２０５及び第２の容量上部電極２１１のそれぞれと接続するように形成されている。
【００７２】
次に、第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００７３】
図３（ａ）〜（ｄ）及び図４（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図３（ａ）〜（ｄ）及び図４（ａ）、（ｂ）において、図２に示す第２の実施形態に係る半導体装置と同一の部材には同一の符号を付す。
【００７４】
まず、図３（ａ）に示すように、半導体基板２００における第１のメモリ領域ＲＡ  のセルキャパシタ形成領域に不純物を注入することにより、第１の容量下部電極となる拡散層２０１を形成する。その後、半導体基板２００の上に全面に亘って、例えば主成分がシリコン酸化膜からなる絶縁膜２０２、及び、例えばシリコン膜又はシリコンと金属との積層膜からなる電極膜２０３を順次形成する。
【００７５】
次に、図３（ｂ）に示すように、フォトリソグラフィ法及びエッチングにより電極膜２０３及び絶縁膜２０２をパターニングすることにより、半導体基板２００における第１のメモリ領域ＲＡ  に第１のゲート絶縁膜２０２Ａを介して第１のゲート電極２０３Ａを形成すると共に、第１の容量絶縁膜２０４を介して第１の容量上部電極２０５を形成する。これと同時に、半導体基板２００における第２のメモリ領域ＲＢ  に第２のゲート絶縁膜２０２Ｂを介して第２のゲート電極２０３Ｂを形成する。これにより、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  のそれぞれにトランスファーゲートが設けられると共に、第１のメモリ領域ＲＡ  に第１のＤＲＡＭ部１０２のセルキャパシタが設けられる。
【００７６】
次に、図３（ｃ）に示すように、半導体基板２００における第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に不純物を注入することにより、それぞれ第１の拡散層２０６Ａ及び第２の拡散層２０６Ｂを形成する。このとき、拡散層２０１に第１の拡散層２０６Ａが接続される。
【００７７】
次に、図３（ｄ）に示すように、半導体基板２００の上に全面に亘って、第１の層間絶縁膜２０７形成する。その後、第１の層間絶縁膜２０７における第２のメモリ領域ＲＢ  に、第２の拡散層２０６Ｂに達するコンタクトホールを、フォトリソグラフィ法及びエッチングにより形成する。その後、半導体基板２００の上に全面に亘って、導電膜を、コンタクトホールが完全に埋まるように形成する。
その後、第１の層間絶縁膜２０７上の不要な導電膜を除去することにより、コンタクトホール内に第２の拡散層２０６Ｂと接続するコンタクトプラグ２０８を形成する。
【００７８】
次に、図４（ａ）に示すように、第１の層間絶縁膜２０７における第２のメモリ領域ＲＢ  の上に、円筒部分に底の部分を付けた形を有し且つコンタクトプラグ２０８と接続する第２の容量下部電極２０９を形成する。第２の容量下部電極２０９は、例えばリン含有シリコンからなる。その後、第２の容量下部電極２０９を覆うように、例えばシリコン酸化膜とシリコン窒化膜との積層膜（ＯＮ膜）からなる第２の容量絶縁膜２１０を形成すると共に、第２の容量絶縁膜２１０を覆うように、例えばリン含有シリコンからなる第２の容量上部電極２１１を形成する。これにより、第２のメモリ領域ＲＢ  に第２のＤＲＡＭ部１０３のセルキャパシタが設けられる。
【００７９】
次に、図４（ｂ）に示すように、半導体基板２００の上に全面に亘って、第２の層間絶縁膜２１２を形成する。その後、第２の層間絶縁膜２１２に、第１の容量上部電極２０５及び第２の容量上部電極２１１に到達するコンタクトホールを形成する。その後、第２の容量絶縁膜２１２の上に配線層２１３を形成する。このとき、配線層２１３の一部が第１の容量上部電極２０５及び第２の容量上部電極２１１のそれぞれと接続するように配線層２１３を形成する。以上により、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３をそれぞれ第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成する。
【００８０】
第２の実施形態によると、第１のメモリ領域ＲＡ  に形成されたセルキャパシタは、第１の拡散層２０６Ａに接続されている拡散層２０１からなる第１の容量下部電極と、第１の容量絶縁膜２０４と、第１の容量上部電極２０５とから構成されているため、半導体基板２００に直接形成されたプレーナ型キャパシタという構造を有する。これに対して、第２のメモリ領域ＲＢ  に形成されたセルキャパシタは、第１の層間絶縁膜２０７上にコンタクトプラグ２０８を介して形成されたスタック型キャパシタという構造を有するため、第１のメモリ領域ＲＡ  に形成されたプレーナ型キャパシタに比べて、第２のメモリ領域ＲＢ  ではセルキャパシタを形成するために広い領域を利用することができる。更に、第２のメモリ領域ＲＢ  に形成された第２の容量下部電極２０９は円筒構造を有しているため、第２の容量下部電極２０９の表面積が広くなっている。すなわち、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量が、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量よりも大きくなっている。したがって、第１のメモリ領域ＲＡ  に形成されたセルキャパシタを容量素子とする第１のＤＲＡＭ部１０２では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速な処理を行なうことができる。一方、第２のメモリ領域ＲＢ  に形成されたセルキャパシタを容量素子とする第２のＤＲＡＭ部１０３では、多量の電荷を蓄積することができるため、十分な信号保持特性を満足することができる。
【００８１】
すなわち、本実施形態のように、セルキャパシタの容量を各ＤＲＡＭ部の用途に応じて最適化すると、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすＤＲＡＭ混載デバイスを実現することができる。
【００８２】
また、第２の実施形態によると、第１のメモリ領域ＲＡ  に形成されたセルキャパシタが、半導体基板２００に直接形成されているため、セルキャパシタと第１の拡散層２０６Ａとを接続するためのコンタクトプラグが存在しない。このため、コンタクトプラグと第１の拡散層２０６Ａとの接触抵抗及びコンタクトプラグの抵抗もまた存在しない。すなわち、第１のメモリ領域ＲＡ  では、トランスファーゲートからセルキャパシタの第１の容量下部電極（拡散層２０１）までの抵抗が第１の拡散層２０６Ａ内の拡散抵抗のみになる。具体的にその拡散抵抗は５Ω程度の低い抵抗になる。その結果、第１のメモリ領域ＲＡ  に形成されたセルキャパシタを容量素子とする第１のＤＲＡＭ部１０２では、信号処理を行なう際に生じる電荷移動に対する抵抗が低くなっているため、高速処理を行なうことができる。これに対して、第２のメモリ領域ＲＢ  に形成されたセルキャパシタは、第１の層間絶縁膜２０７の上にコンタクトプラグ２０８を介して形成されているため、コンタクトプラグ２０８と第２の拡散層２０６Ｂとの接触抵抗とコンタクトプラグ２０８の抵抗とを合わせた抵抗、具体的には１０ｋΩ程度の高い抵抗が存在する。このため、第２のメモリ領域ＲＢ  に形成されたセルキャパシタに蓄積された電荷がコンタクトプラグ２０８を介して第２の拡散層２０６Ｂから半導体基板２００へ流失することにより生じるリーク電流が、具体的には１ｆＡ以下まで低減される。これにより、第２のメモリ領域ＲＢ  に形成されセルキャパシタを容量素子とする第２のＤＲＡＭ部１０３では、セルキャパシタに蓄積された電荷が流失しにくくなっているため、記憶された信号を十分に保持することができると共に電荷を補充するために消費する電力を低減することができる。
【００８３】
すなわち、本実施形態のように、セルキャパシタと半導体基板２００とを接続することにより生じる抵抗を、各ＤＲＡＭ部の用途に応じて最適化すれば、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすＤＲＡＭ混載デバイスを実現することができる。
【００８４】
また、第２の実施形態によると、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量下部電極が、第１の拡散層２０６Ａに接続されている拡散層２０１で代用されているため、第１のメモリ領域ＲＡ  では、セルキャパシタと半導体基板２００との間を電荷が移動する距離を省くことができる。このため、電荷の移動を素早く完了させることができるので、第１のメモリ領域ＲＡ  に形成されたセルキャパシタを容量素子とする第１のＤＲＡＭ部１０２では、セルキャパシタに信号を高速に記憶させることができるため、高速な信号処理を行なうことができる。
【００８５】
尚、第２の実施形態において、第２のメモリ領域ＲＢ  に円筒構造を有するように形成された第２の容量下部電極２０９の両面をセルキャパシタとして利用したが、内面のみをセルキャパシタとして利用してもよい。
【００８６】
また、第２の実施形態において、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの構造として円筒構造を用いたが、これに代えて、円柱構造あるいはその他の構造を用いてもよい。
【００８７】
また、第２の実施形態において、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの構造としてプレーナ型キャパシタを用いたが、半導体基板２００中に形成されたホール内に形成されるいわゆるトレンチ型キャパシタを用いてもよい。
【００８８】
また、第２の実施形態に係る半導体装置の製造方法おいて、絶縁膜２０２として、主成分をシリコン酸化膜とする絶縁膜を用いたが、これに代えて、他の絶縁膜を用いてもよい。
【００８９】
また、第２の実施形態に係る半導体装置の製造方法において、電極膜２０３としてシリコン膜又はシリコンと金属との積層膜を用いたが、これに代えて、他の導電膜を用いてもよい。
【００９０】
また、第２の実施形態に係る半導体装置の製造方法において、第２のメモリ領域ＲＢ  では第２の容量下部電極２０９及び第２の容量上部電極２１１としてリン含有シリコンを用いたが、これに代えて、他の不純物を含有したシリコン、あるいは他の金属を用いてもよい。
【００９１】
また、第２の実施形態に係る半導体装置の製造方法において、第２のメモリ領域ＲＢ  では第２の容量絶縁膜２１０としてＯＮ膜を用いたが、これに代えて、他の容量絶縁膜を用いてもよい。
【００９２】
（第３の実施形態）
以下、第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、図１（ａ）は、本実施形態においても、本実施形態に係る半導体装置の概略構成を示す平面図である。
【００９３】
図５は、第３の実施形態に係る半導体装置を示す断面図、具体的には、図１（ａ）に示すチップ１００上に搭載された第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれを構成するメモリセルを示す断面図である。尚、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されているそれぞれの領域を第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  とする。
【００９４】
図５に示すように、半導体基板３００における第１のメモリ領域ＲＡ  の上に、第１のゲート絶縁膜３０１Ａを介して第１のゲート電極３０２Ａが形成されている。これにより、第１のメモリ領域ＲＡ  にトランスファーゲートが設けられる。
半導体基板３００における第２のメモリ領域ＲＢ  の上に、第２のゲート絶縁膜３０１Ｂを介して第２のゲート電極３０２Ｂが形成されている。これにより、第２のメモリ領域ＲＢ  にトランスファーゲートが設けられる。半導体基板３００における第１のゲート電極３０２Ａの両側に位置する領域には第１の拡散層３０３Ａが形成されている。半導体基板３００における第２のゲート電極３０２Ｂの両側に位置する領域には第２の拡散層３０３Ｂが形成されている。半導体基板３００、第１のゲート電極３０２Ａ及び第２のゲート電極３０２Ｂのそれぞれの上には、第１の層間絶縁膜３０４が形成されている。第１の層間絶縁膜３０４における第１のメモリ領域ＲＡ  には、第１の拡散層３０３Ａと接続する例えばシリコンからなる第１のコンタクトプラグ３０５Ａが形成されている。第１の層間絶縁膜３０４における第２のメモリ領域ＲＢ  に、第２の拡散層３０３Ｂと接続する例えばシリコンからなる第２のコンタクトプラグ３０５Ｂが形成されている。第１の層間絶縁膜３０４における第１のメモリ領域ＲＡ  の上に、円筒部分に底の部分を付けた形を有し、第１のコンタクトプラグ３０５Ａと接続し、且つシリコンからなる第１の容量下部電極３０６Ａが形成されている。第１の層間絶縁膜３０４における第２のメモリ領域ＲＢ  の上に、円筒部分に底の部分を付けた形を有し、第２のコンタクトプラグ３０５Ｂと接続し、且つシリコンからなる第２の容量下部電極３０６Ｂが形成されている。第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面は、半球状の凹凸を有する粗面３０８になっている。第１の容量下部電極３０６Ａを覆うように、例えばＯＮ膜あるいは高誘電率を有する金属酸化膜からなる第１の容量絶縁膜３０９Ａが形成されていると共に、第１の容量絶縁膜３０９Ａを覆うように、例えばシリコンからなる第１の容量上部電極３１０Ａが形成されている。これにより、第１のメモリ領域ＲＡ  に第１のＤＲＡＭ部１０２のセルキャパシタが設けられる。粗面３０８を含む第２の容量下部電極３０６Ｂを覆うように、例えばＯＮ膜あるいは高誘電率を有する金属酸化膜からなる第２の容量絶縁膜３０９Ｂが形成されていると共に、第２の容量絶縁膜３０９Ｂを覆うように、例えばシリコンからなる第２の容量上部電極３１０Ｂが形成されている。これにより、第２のメモリ領域ＲＢ  に第２のＤＲＡＭ部１０３のセルキャパシタが設けられる。第１の層間絶縁膜３０４、第１の容量上部電極３１０Ａ及び第２の容量上部電極３１０Ｂのそれぞれの上に、第２の層間絶縁膜３１１が形成されている。第２の層間絶縁膜３１１上には配線層３１２が形成されている。配線層３１２の一部は、第１の容量上部電極３１０Ａ及び第２の容量上部電極３１０Ｂのそれぞれと接続するように形成されている。
【００９５】
第３の実施形態に係る半導体装置の特徴は、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面が粗面３０８になっているところにある。したがって、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面積が、第１のメモリ領域ＲＡ  の第１の容量下部電極３０６Ａの表面積よりも広くなっている。すなわち、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量が、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量よりも大きくなっている。具体的には、第２の容量下部電極３０６Ｂの表面がＨＳＧ（ｈｅｍｉ  ｓｐｈｅｒｉｃａｌ  ｇｒａｉｎｅｄ）化技術により粗面３０８になっているとすると、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量が１０ｆＦ程度であるのに対して第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量は２０ｆＦ程度になる。
【００９６】
次に、第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００９７】
図６（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図６（ａ）〜（ｄ）において、図５に示す、第３の実施形態に係る半導体装置と同一の部材には同一の符号を付す。
【００９８】
図６（ａ）に示すように、半導体基板３００における第１のメモリ領域ＲＡ  の上に第１のゲート絶縁膜３０１Ａを介して第１のゲート電極３０２Ａを形成すると共に半導体基板３００における第２のメモリ領域ＲＢ  の上に第２のゲート絶縁膜３０１Ｂを介して第２のゲート電極３０２Ｂを形成する。これにより、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  のそれぞれにトランスファーゲートが設けられる。その後、半導体基板３００における第１のゲート電極３０２Ａの両側に位置する領域に第１の拡散層３０３Ａを形成すると共に、半導体基板３００における第２のゲート電極３０２Ｂの両側に位置する領域に第２の拡散層３０３Ｂを形成する。その後、半導体基板３００の上に全面に亘って、第１の層間絶縁膜３０４を形成する。その後、第１の層間絶縁膜３０４における第１のメモリ領域ＲＡ  に、第１の拡散層３０３Ａと接続する例えばシリコンからなる第１のコンタクトプラグ３０５Ａを形成する。これと同時に、第１の層間絶縁膜３０４における第２のメモリ領域ＲＢ  に、第２の拡散層３０３Ｂと接続する例えばシリコンからなる第２のコンタクトプラグ３０５Ｂを形成する。その後、第１の層間絶縁膜３０４における第１のメモリ領域ＲＡ  の上に、円筒部分に底の部分を付けた形を有し且つ第１のコンタクトプラグ３０５Ａと接続する第１の容量下部電極３０６Ａを形成する。これと同時に、第１の層間絶縁膜３０４における第２のメモリ領域ＲＢ  の上に、円筒部分に底の部分を付けた形を有し且つ第２のコンタクトプラグ３０５Ｂと接続する第２の容量下部電極３０６Ｂを形成する。第１の容量下部電極３０６Ａ及び第２の容量下部電極３０６Ｂは、例えばアモルファスシリコンからなる。
【００９９】
次に、図６（ｂ）に示すように、第１の層間絶縁３０４における第１のメモリ領域ＲＡ  の上に、フォトレジスト３０７を、第１の容量下部電極３０６Ａが完全にマスクされるように形成する。その後、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂを、例えばフッ化水素酸を含む薬液にさらすことにより、第２の容量下部電極３０６Ｂの表面を覆う自然酸化により形成されたシリコン酸化膜（図示省略）を除去する。
【０１００】
次に、図６（ｃ）に示すように、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面を、例えばＨＳＧ化技術を用いることにより、具体的には、例えばシランあるいはジシランを含むシリコン含有ガス雰囲気中で半導体基板３００に対して６２０℃近辺の熱処理を行なうことにより、半球状の凹凸を有する粗面３０８にする。その後、第１のメモリ領域ＲＡ  に形成されたフォトレジスト３０７を除去する。
【０１０１】
次に、図６（ｄ）に示すように、半導体基板３００の上に全面に亘って、例えばＯＮ膜あるいは高誘電率を有する金属酸化膜からなる絶縁膜、及び、例えばシリコンからなる電極膜を順次形成する。その後、該絶縁膜及び該電極膜をパターニングすることにより、第１の容量下部電極３０６Ａを覆うように第１の容量絶縁膜３０９Ａを形成すると共に、第１の容量絶縁膜３０９Ａを覆うように第１の容量上部電極３１０Ａを形成する。これと同時に、第２の容量下部電極３０６Ｂを覆うように第２の容量絶縁膜３０９Ｂを形成すると共に、第２の容量絶縁膜３０９Ｂを覆うように第２の容量上部電極３１０Ｂを形成する。これにより、第１のメモリ領域ＲＡ  に第１のＤＲＡＭ部１０２のセルキャパシタが設けられると共に、第２のメモリ領域ＲＢ  に第２のＤＲＡＭ部１０３のセルキャパシタが設けられる。その後、半導体基板３００の上に全面に亘って、第２の層間絶縁膜３１１を形成する。その後、第２の層間絶縁膜３１１上に配線層３１２を形成する。このとき、配線層３１２の一部が、第２の層間絶縁膜３１１に形成されたコンタクトホールを通じて第１の容量上部電極３１０Ａ及び第２の容量上部電極３１０Ｂのそれぞれと接続するように配線層３１２を形成する。以上により、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３をそれぞれ第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成する。
【０１０２】
第３の実施形態によると、第１のメモリ領域ＲＡ  の第１の容量下部電極３０６Ａの表面が平坦であるのに対して、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面は粗面３０８になっている。このため、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面積が、第１のメモリ領域ＲＡ  の第１の容量下部電極３０６Ａの表面積よりも広くなっている。すなわち、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量が第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量よりも大きくなっている。具体的には、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量を１０ｆＦと、一方、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量を２０ｆＦと設定することができる。このようにすると、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成されたセルキャパシタに印加される動作電圧が互いに等しいとすると、第１のメモリ領域ＲＡ  に形成されたセルキャパシタに蓄積される電荷が、第２のメモリ領域ＲＢ  に形成されたセルキャパシタに蓄積される電荷の半分程度になる。したがって、第１のメモリ領域ＲＡ  に形成されたセルキャパシタを容量素子とする第１のＤＲＡＭ部１０２では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速処理を行なうことができる。一方、第２のメモリ領域ＲＢ  に形成されたセルキャパシタを容量素子とする第２のＤＲＡＭ部１０３では、多量の電荷を蓄積することができるため、十分な信号保持特性を満足することができる。
【０１０３】
すなわち、本実施形態のように、セルキャパシタの容量を各ＤＲＡＭ部の用途に応じて最適化すると、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすＤＲＡＭ混載デバイスを実現することができる。
【０１０４】
また、第１のＤＲＡＭ部１０２のセルキャパシタ及び第２のＤＲＡＭ部１０３のセルキャパシタの構成及び材料を互いに共通なものにしながら前記の効果が確実に得られる。
【０１０５】
尚、第３の実施形態において、第１のメモリセルＲＡ  に形成されたセルキャパシタの容量を５〜２０ｆＦ程度と、また第２のメモリセルＲＢ  に形成されたセルキャパシタの容量を８〜５０ｆＦと設定し、且つ、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量を第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量よりも小さくすれば、同様の効果が得られる。
【０１０６】
また、第３の実施形態において、第１のコンタクトプラグ３０５Ａ、第２のコンタクトプラグ３０５Ｂ、第１の容量上部電極３１０Ａ及び第２の容量上部電極３１０Ｂとしてそれぞれシリコンを用いたが、これに代えて、それぞれ他の金属を用いてもよい。
【０１０７】
また、第３の実施形態において、第１の容量絶縁膜３０９Ａ及び第２の容量絶縁膜３０９ＢとしてＯＮ膜あるいは高誘電率を有する金属酸化膜を用いたが、これに代えて、他の容量絶縁膜を用いてもよい。
【０１０８】
また、第３の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に円筒構造を有するように形成された第１の容量下部電極３０６Ａ及び第２の容量下部電極３０６Ｂの両面をセルキャパシタとして利用したが、内面のみをセルキャパシタとして利用してもよい。
【０１０９】
また、第３の実施形態において、第２のメモリ領域ＲＢ  に円筒構造を有するように形成された第２の容量下部電極３０６Ｂの両面を粗面化したが、これに代えて、円筒の内面のみを粗面化してもよい。
【０１１０】
また、第３の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成されたセルキャパシタの構造として円筒構造を用いたが、これに代えて、円柱構造あるいはその他の構造を用いてもよい。
【０１１１】
また、第３の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成されたセルキャパシタは第１の層間絶縁膜３０４の上に形成されていたが、第１の層間絶縁膜３０４中に形成されるようにしてもよい。この場合、第１の容量下部電極３０６Ａ及び第２の容量下部電極３０６Ｂの構造である円筒部分の内面をセルキャパシタとして用いればよい。
【０１１２】
また、第３の実施形態に係る半導体装置の製造方法において、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面を覆うシリコン酸化膜をフッ化水素酸により除去したが、これに代えて、他の方法を用いて該シリコン酸化膜を除去してもよい。
【０１１３】
また、第３の実施形態に係る半導体装置の製造方法において、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面が自然酸化膜により覆われる雰囲気中で第２の容量下部電極３０６Ｂを形成していた。しかし、これに代えて、第２の容量下部電極３０６Ｂの表面が酸化されない雰囲気中で第２の容量下部電極３０６Ｂを形成してもよい。この場合、第２の容量下部電極３０６Ｂの表面に形成されたシリコン酸化膜を除去する工程は必要ない。
【０１１４】
また、第３の実施形態に係る半導体装置の製造方法において、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂの表面を粗面化するシリコン含有ガスとして、シラン若しくはジシランを含むシリコン含有ガスを用いたが、これに代えて、他のシリコン含有ガスを用いてもよい。
【０１１５】
また、第３の実施形態に係る半導体装置の製造方法において、第２のメモリ領域ＲＢ  の第２の容量下部電極３０６Ｂを粗面化する方法としてシリコン含有ガス雰囲気中で６２０℃近辺の熱処理を行なったが、これに代えて、第２の容量下部電極３０６Ｂを粗面化する他の方法を用いてもよい。
【０１１６】
（第４の実施形態）
以下、第４の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、図１（ａ）は、本実施形態においても、本実施形態に係る半導体装置の概略構成を示す平面図である。
【０１１７】
図７は、第４の実施形態に係る半導体装置を示す断面図、具体的には、図１（ａ）に示すチップ１００上に搭載された第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれを構成するメモリセルを示す断面図である。尚、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されているそれぞれの領域を第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  とする。
【０１１８】
図７に示すように、半導体基板４００における第１のメモリ領域ＲＡ  の上に、第１のゲート絶縁膜４０１Ａを介して第１のゲート電極４０２Ａが形成されている。これにより、第１のメモリ領域ＲＡ  にトランスファーゲートが設けられる。半導体基板４００における第２のメモリ領域ＲＢ  の上に、第２のゲート絶縁膜４０１Ｂを介して第２のゲート電極４０２Ｂが形成されている。これにより第２のメモリ領域ＲＢ  にトランスファーゲートが設けられる。半導体基板４００における第１のゲート電極４０２Ａの両側に位置する領域には第１の拡散層４０３Ａが形成されている。半導体基板４００における第２のゲート電極４０２Ｂの両側に位置する領域には第２の拡散層４０３Ｂが形成されている。半導体基板４００、第１のゲート電極４０２Ａ及び第２のゲート電極４０２Ｂのそれぞれの上に、第１の層間絶縁膜４０４が形成されている。第１の層間絶縁膜４０４における第１のメモリ領域ＲＡ  に、第１の拡散層４０３Ａと接続する第１のコンタクトプラグ４０５Ａが形成されている。第１の層間絶縁膜４０４における第２のメモリ領域ＲＢ  に、第２の拡散層４０３Ｂと接続する第２のコンタクトプラグ４０５Ｂが形成されている。第１の層間絶縁膜４０４における第１のメモリ領域ＲＡ  の上に、円筒部分に底の部分を付けた形を有し且つ第１のコンタクトプラグ４０５Ａと接続する第１の容量下部電極４０６Ａが形成されている。第１の層間絶縁膜４０４における第２のメモリ領域ＲＢ  の上に、円筒部分に底の部分を付けた形を有し且つ第２のコンタクトプラグ４０５Ｂと接続する第２の容量下部電極４０６Ｂが形成されている。第１の容量下部電極４０６Ａを覆うように、例えばＯＮ膜からなる第１の低誘電率膜４０７Ａが形成されていると共に、第１の低誘電率膜４０７Ａを覆うように第１の容量上部電極４１０Ａが形成されている。これにより第１のメモリ領域ＲＡ  に第１のＤＲＡＭ部１０２のセルキャパシタが設けられる。第２の容量下部電極を覆うように、例えば高誘電率を有する酸化タンタル（Ｔａ２  Ｏ５  ）膜からなる第２の高誘電率膜４０８Ｂが形成されていると共に、第２の高誘電率膜４０８Ｂを覆うように第２の容量上部電極４１０Ｂが形成されている。
これにより、第２のメモリ領域ＲＢ  に第２のＤＲＡＭ部１０３のセルキャパシタが設けられる。第１の層間絶縁膜４０４、第１の容量上部電極４１０Ａ及び第２の容量上部電極４１０Ｂのそれぞれの上に、第２の層間絶縁膜４１１が形成されている。第２の層間絶縁膜４１１上には配線層４１２が形成されている。配線層４１２の一部は、第２の層間絶縁膜４１１に形成されたコンタクトホールを通じて第１の容量上部電極４１０Ａ及び第２の容量上部電極４１０Ｂのそれぞれと接続するように形成されている。ただし、本実施形態において用いる低誘電率膜及び高誘電率膜とは、互いの誘電率に差があることを意味する。
【０１１９】
第４の実施形態に係る半導体装置の特徴は、第１のメモリ領域ＲＡ  の第１の低誘電率膜４０７Ａの材料と第２のメモリ領域ＲＢ  の第２の高誘電率膜４０８Ｂの材料とが互いに異なるところにある。第１のメモリ領域ＲＡ  の第１の低誘電率膜４０７Ａとして用いたＯＮ膜の比誘電率及び酸化膜換算膜厚が、それぞれ３．９及び４．７ｎｍに、第２のメモリ領域ＲＢ  の第２の高誘電率膜４０８Ｂとして用いたＴａ２  Ｏ５  膜の比誘電率及び酸化膜換算膜厚が、それぞれ２０及び３．２ｎｍになるようにした場合を考える。この場合、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量が１０ｆＦであれば、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量は、次式（４）により１４．７ｆＦとなる。
【０１２０】
１０ｆＦ×４．７ｎｍ÷３．２ｎｍ＝１４．７ｆＦ    …（４）
したがって、本実施形態によると、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量を、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量よりも小さくすることができる。
【０１２１】
次に、第４の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【０１２２】
図８（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図８（ａ）〜（ｄ）において、図７に示す、第４の実施形態に係る半導体装置と同一の部材には同一の符号を付す。
【０１２３】
図８（ａ）に示すように、半導体基板４００における第１のメモリ領域ＲＡ  の上に第１のゲート絶縁膜４０１Ａを介して第１のゲート電極４０２Ａを形成すると共に、半導体基板４００における第２のメモリ領域ＲＢ  の上に第２のゲート絶縁膜４０１Ｂを介して第２のゲート電極４０２Ｂを形成する。これにより、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  にそれぞれトランスファーゲートが設けられる。その後、半導体基板４００における第１のゲート電極４０２Ａの両側に位置する領域に第１の拡散層４０３Ａを形成すると共に、半導体基板４００における第２のゲート電極４０２Ｂの両側に位置する領域に第２の拡散層４０３Ｂを形成する。その後、半導体基板４００の上に全面に亘って、第１の層間絶縁膜４０４を形成する。その後、第１の層間絶縁膜４０４における第１のメモリ領域ＲＡ  に、第１の拡散層４０３Ａと接続する第１のコンタクトプラグ４０５Ａを形成すると共に、第１の層間絶縁膜４０４における第２のメモリ領域ＲＢ  に、第２の拡散層４０３Ｂと接続する第２のコンタクトプラグ４０５Ｂを形成する。その後、第１の層間絶縁膜４０４における第１のメモリ領域ＲＡ  の上に、円筒部分に底の部分を付けた形を有し且つ第１のコンタクトプラグ４０５Ａと接続する第１の容量下部電極４０６Ａを形成すると共に、第１の層間絶縁膜４０４における第２のメモリ領域ＲＢ  の上に、円筒部分に底の部分を付けた形を有し且つ第２のコンタクトプラグ４０５Ｂと接続する第２の容量下部電極４０６Ｂを形成する。
その後、半導体基板４００の上に全面に亘って、例えばシリコン窒化膜からなる低誘電率膜、及び、例えばＴａ２  Ｏ５  膜からなる高誘電率膜を形成する。その後、該低誘電率膜及び該高誘電率膜をパターニングすることにより、第１の容量下部電極４０６Ａを覆うように第１の低誘電率膜４０７Ａを形成すると共に、第１の低誘電率膜４０７Ａを覆うように第１の高誘電率膜４０８Ａを形成する。これと同時に、第２の容量下部電極４０６Ｂを覆うように第２の低誘電率膜４０７Ｂを形成すると共に、第２の低誘電率膜４０７Ｂを覆うように第２の高誘電率膜４０８Ｂを形成する。
【０１２４】
次に、図８（ｂ）に示すように、第２のメモリ領域ＲＢ  の第２の高誘電率膜４０８Ｂ上に、第２の高誘電率膜４０８Ｂが完全にマスクされるように、レジストマスク４０９を形成する。
【０１２５】
次に、図８（ｃ）に示すように、第１のメモリ領域ＲＡ  の第１の高誘電率膜４０８Ａを、例えばフッ化水素酸を含む薬液を用いてウエットエッチングすることにより選択的に除去する。その後、例えば酸素を含む雰囲気中で、半導体基板４００に対して熱処理を行なうことにより、第１のメモリ領域ＲＡ  の第１の低誘電率膜４０７Ａを酸化によりシリコン窒化膜とシリコン酸化膜との積層膜（ＯＮ膜）にすると共に、第２のメモリ領域ＲＢ  の第２の高誘電率膜４０８Ｂに酸素を添加しつつ該第２の高誘電率膜４０８Ｂを結晶化させる。
【０１２６】
次に、図８（ｄ）に示すように、半導体基板４００の上に全面に亘って、金属膜を形成する。その後、フォトリソグラフィ法及びドライエッチングにより該金属膜をパターニングすることにより、第１の低誘電率膜４０７Ａを覆うように第１の容量上部電極４１０Ａを形成すると共に、第２の高誘電率膜４０８Ｂを覆うように第２の容量上部電極４１０Ｂを形成する。これにより、第１のメモリ領域ＲＡ  に第１のＤＲＡＭ部１０２のセルキャパシタが設けられると共に、第２のメモリ領域ＲＢ  に第２のＤＲＡＭ部１０３のセルキャパシタが設けられる。その後、半導体基板４００の上に全面に亘って、第２の層間絶縁膜４１１を形成する。
その後、第２の層間絶縁膜４１１上に配線層４１２を形成する。このとき、配線層４１２の一部が、第２の層間絶縁膜４１１に形成されたコンタクトホールを通じて第１の容量上部電極４１０Ａ及び第２の容量上部電極４１０Ｂのそれぞれと接続するように配線層４１２を形成する。以上により、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３をそれぞれ第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成する。
【０１２７】
第４の実施形態によると、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量絶縁膜はＯＮ膜により構成されている。一方、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量絶縁膜はシリコン窒化膜と高誘電率を有するＴａ２Ｏ５膜とから構成されている（ただし、本実施形態に係る半導体装置においては、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量絶縁膜はＴａ２  Ｏ５  膜のみで構成されている）。このため、第１のメモリ領域ＲＡ  のセルキャパシタの容量が第２のメモリ領域ＲＢ  のセルキャパシタの容量よりも小さくなっている。具体的に、第１の低誘電率膜４０７Ａを構成するＯＮ膜を比誘電率が５に、一方第２の高誘電率膜４０８Ｂを構成するＴａ２Ｏ５膜を比誘電率が１０になるようにすると、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量は例えば１０ｆＦに、一方、第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量は例えば２０ｆＦにすることができる。このため、第１のメモリ領域ＲＡ  に形成されたセルキャパシタの容量が第２のメモリ領域ＲＢ  に形成されたセルキャパシタの容量の半分程度になる。すなわち、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成されたそれぞれのセルキャパシタに印加される電圧が互いに等しい場合、第１のメモリ領域ＲＡ  に形成されたセルキャパシタに蓄積される電荷が、第２のメモリ領域ＲＢ  に形成されたセルキャパシタに蓄積される電荷の半分程度になる。これにより、第１のメモリ領域ＲＡ  に形成されたセルキャパシタを容量素子とする第１のＤＲＡＭ部１０２では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速処理を行なうことができる。一方、第２のメモリ領域ＲＢ  に形成されたセルキャパシタを容量素子とする第２のＤＲＡＭ部１０３では、多量の電荷を蓄積することができるため、十分な信号保持特性を満足することができる。
【０１２８】
すなわち、本実施形態のように、セルキャパシタの容量を各ＤＲＡＭ部の用途に応じて最適化すると、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすＤＲＡＭ混載デバイスを実現することができる。
【０１２９】
尚、第４の実施形態において、第１の低誘電率膜４０７ＡはＯＮ膜から、第２の低誘電率膜４０７Ｂはシリコン窒化膜から、また第２の高誘電率膜４０８ＢはＴａ２  Ｏ５  膜から構成されていたが、これに代えて、他の容量絶縁膜を用いてもよい。具体的には、第２の高誘電率膜４０８Ｂとして、例えばアルミニウム酸化膜あるいはＢＳＴ（バリウムストロンチウムチタネイトオキサイド）などの高誘電率を有する膜を用いることが好ましい。ただし、第１のメモリ領域ＲＡ  に形成するセルキャパシタの容量を、第２のメモリ領域ＲＢ  に形成するセルキャパシタの容量よりも小さくする必要がある。
【０１３０】
また、第４の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に円筒構造を有するように形成された第１の容量下部電極４０６Ａ及び第２の容量下部電極４０６Ｂの両面をセルキャパシタとして利用したが、内面のみをセルキャパシタとして利用してもよい。
【０１３１】
また、第４の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成されたセルキャパシタの構造として円筒構造を用いたが、これに代えて、円柱構造あるいはその他の構造を用いてもよい。
【０１３２】
また、第４の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成されたセルキャパシタの構造として円筒部分に底の部分を付けたスタック型キャパシタを用いたが、これに代えて、単純スタック型キャパシタを用いてもよい。
【０１３３】
また、第４の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成されたセルキャパシタは第１の層間絶縁膜４０４の上に形成されていたが、第１の層間絶縁膜４０４中に形成されるようにしてもよい。この場合、第１の容量下部電極４０６Ａ及び第２の容量下部電極４０６Ｂの構造である円筒部分の内面をセルキャパシタとして用いればよい。
【０１３４】
また、第４の実施形態に係る半導体装置の製造方法において、第２のＤＲＡＭ部１０３のセルキャパシタを構成する容量絶縁膜を、第２の低誘電率膜４０７Ｂと第２の高誘電率膜４０８Ｂとから構成した。しかし、第２のＤＲＡＭ部１０３のセルキャパシタを構成する容量絶縁膜を第２の高誘電率膜４０８Ｂのみから構成してもよい。この場合、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  にそれぞれ第１の低誘電率膜４０７Ａ及び第２の高誘電率膜４０８Ｂを別々に形成すればよい。
【０１３５】
（第５の実施形態）
以下、第５の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。尚、図１（ａ）は、本実施形態においても、本実施形態に係る半導体装置の概略構成を示す平面図である。
【０１３６】
図９は、第５の実施形態に係る半導体装置を示す断面図、具体的には、図１（ａ）に示すチップ１００上に搭載された第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３のそれぞれを構成するメモリセルを示す断面図である。尚、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３が搭載されているそれぞれの領域を第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  とする。
【０１３７】
図９に示すように、例えばシリコンからなる半導体基板５００における第１のメモリ領域ＲＡ  の上に、第１のゲート絶縁膜５０１Ａを介して第１のゲート電極５０２Ａが形成されている。これにより、第１のメモリ領域ＲＡ  にトランスファーゲートが設けられる。半導体基板５００における第２のメモリ領域ＲＢ  の上に、第２のゲート絶縁膜５０１Ｂを介して第２のゲート電極５０２Ｂが形成されている。これにより、第２のメモリ領域ＲＢ  にトランスファーゲートが設けられる。半導体基板５００における第１のゲート電極５０２Ａの両側に位置する領域には第１の拡散層５０３Ａが形成されている。また、第１のゲート電極５０２Ａ及び第１の拡散層５０３Ａの上にはシリサイド層５１６が形成されている。半導体基板５００における第２のゲート電極５０２Ｂの両側に位置する領域には第２の拡散層５０３Ｂが形成されている。半導体基板５００、第１のゲート電極５０２Ａ及び第２のゲート電極５０２Ｂのそれぞれの上に、第１の層間絶縁膜５０４が形成されている。第１の層間絶縁膜５０４における第１のメモリ領域ＲＡ  には、第１の拡散層５０３Ａと接続する例えばタングステンからなる第１のコンタクトプラグ５１０が形成されている。第１の層間絶縁膜５０４における第２のメモリ領域ＲＢ  に、第２の拡散層５０３Ｂと接続する例えばシリコンからなる第２のコンタクトプラグ５０７が形成されている。第１の層間絶縁膜５０４における第１のメモリ領域ＲＡ  の上に、円筒部分に底の部分を付けた形を有し且つ第１のコンタクトプラグ５１０と接続する第１の容量下部電極５１１Ａが形成されている。
第１の層間絶縁膜５０４における第２のメモリ領域ＲＢ  の上に、円筒部分に底の部分を付けた形を有し且つ第２のコンタクトプラグ５０７と接続する第２の容量下部電極５１１Ｂが形成されている。第１の容量下部電極５１１Ａを覆うように第１の容量絶縁膜５１２Ａが形成されていると共に、第１の容量絶縁膜５１２Ａを覆うように第１の容量上部電極５１３Ａが形成されている。これにより、第１のメモリ領域ＲＡ  に第１のＤＲＡＭ部１０２のセルキャパシタが設けられる。第２の容量下部電極５１１Ｂを覆うように第２の容量絶縁膜５１２Ｂが形成されていると共に、第２の容量絶縁膜５１２Ｂを覆うように第２の容量上部電極５１３Ｂが形成されている。これにより、第２のメモリ領域ＲＢ  に第２のＤＲＡＭ部１０３のセルキャパシタが設けられる。第１の層間絶縁膜５０４、第１の容量上部電極５１３Ａ及び第２の容量上部電極５１３Ｂのそれぞれの上に、第２の層間絶縁膜５１４が形成されている。第２の層間絶縁膜５１４上には配線層５１５が形成されている。配線層５１５の一部は、第２の層間絶縁膜５１４に形成されたコンタクトホールを通じて第１の容量上部電極５１３Ａ及び第２の容量上部電極５１３Ｂのそれぞれと接続するように形成されている。
【０１３８】
第５の実施形態に係る半導体装置の特徴は、第１のメモリ領域ＲＡ  の第１の拡散層５０３Ａに接続された第１のコンタクトプラグ５１０の材料と、第２のメモリ領域ＲＢ  の第２の拡散層５０３Ｂに接続された第２のコンタクトプラグ５０７の材料とが互いに異なるところにある。具体的には、第１のコンタクトプラグ５１０の材料はタングステンであるのに対して、第２のコンタクトプラグ５０７の材料はシリコンである。
【０１３９】
次に、第５の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【０１４０】
図１０（ａ）〜（ｅ）及び図１１（ａ）、（ｂ）は、第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１０（ａ）〜（ｅ）及び図１１（ａ）、（ｂ）において、図９に示す、第５の実施形態に係る半導体装置と同一の部材には同一の符号を付す。
【０１４１】
図１０（ａ）に示すように、例えばシリコンからなる半導体基板５００における第１のメモリ領域ＲＡ  の上に第１のゲート絶縁膜５０１Ａを介して第１のゲート電極５０２Ａを形成すると共に、半導体基板５００における第２のメモリ領域ＲＢ  の上に第２のゲート絶縁膜５０１Ｂを介して第２のゲート電極５０２Ｂを形成する。これにより、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  のそれぞれにトランスファーゲートが設けられる。その後、半導体基板５００における第１のゲート電極５０２Ａの両側に位置する領域に第１の拡散層５０３Ａを形成すると共に、半導体基板５００における第２のゲート電極５０２Ｂの両側に位置する領域に第２の拡散層５０３Ｂを形成する。（尚、前記の第５の実施形態に係る半導体装置を製造するためには、続いて、サリサイド技術を用いて第１の拡散層５０３Ａ及び第１のゲート電極５０２Ａの上にシリサイド層５１６を選択的に形成すればよい。）その後、半導体基板５００の上に全面に亘って、例えばホウ素あるいはリンを不純物として含むシリコン酸化膜からなる第１の層間絶縁膜５０４を形成する。その後、第１の層間絶縁膜５０４における第２のメモリ領域ＲＢ  に、第２の拡散層５０３Ｂに達する第２のコンタクトホール５０５を、フォトリソグラフィ法及びエッチングにより形成する。
【０１４２】
次に、図１０（ｂ）に示すように、半導体基板５００の上に全面に亘って、例えばリン含有シリコンからなるシリコン膜５０６を、第２のコンタクトホール５０５が完全に埋まるように形成する。
【０１４３】
次に、図１０（ｃ）に示すように、第１の層間絶縁膜５０４上の不要なシリコン膜５０６を、例えば化学的機械研磨法により除去することにより、第２のコンタクトホール５０５内に第２のコンタクトプラグ５０７を形成する。
【０１４４】
次に、図１０（ｄ）に示すように、第１の層間絶縁膜５０４における第１のメモリ領域ＲＡ  に、第１の拡散層５０３Ａに達する第１のコンタクトホール５０８を、フォトリソグラフィ法及びエッチングにより形成する。
【０１４５】
次に、図１０（ｅ）に示すように、半導体基板５００の上に全面に亘って、例えばタングステンからなる金属膜５０９を、第１のコンタクトホール５０８が完全に埋まるように形成する。
【０１４６】
次に、図１１（ａ）に示すように、第１の層間絶縁膜５０４上の不要な金属膜５０９を、例えば化学的機械研磨法により除去することにより、第１のコンタクトホール内に第１のコンタクトプラグ５１０を形成する。
【０１４７】
次に、図１１（ｂ）に示すように、第１の層間絶縁膜５０４における第１のメモリ領域ＲＡ  の上に、円筒部分に底の部分を付けた形を有し且つ第１のコンタクトプラグ５１０と接続する第１の容量下部電極５１１Ａを形成する。これと同時に、第１の層間絶縁膜５０４における第２のメモリ領域ＲＢ  の上に、円筒部分に底の部分を付けた形を有し且つ第２のコンタクトプラグ５０７と接続する第２の容量下部電極５１１Ｂを形成する。その後、第１の容量下部電極５１１Ａを覆うように第１の容量絶縁膜５１２Ａを形成すると共に、第１の容量絶縁膜５１２Ａを覆うように第１の容量上部電極５１３Ａを形成する。これと同時に、第２の容量下部電極５１１Ｂを覆うように第２の容量絶縁膜５１２Ｂを形成すると共に第２の容量絶縁膜５１２Ｂを覆うように第２の容量上部電極５１３Ｂを形成する。これにより、第１のメモリ領域ＲＡ  に第１のＤＲＡＭ部１０２のセルキャパシタが設けられると共に、第２のメモリ領域ＲＢ  に第２のＤＲＡＭ部１０３のセルキャパシタが設けられる。その後、半導体基板５００の上に全面に亘って、第２の層間絶縁膜５１４を形成する。その後、第２の層間絶縁膜５１４上に配線層５１５を形成する。このとき、配線層５１５の一部が第１の容量上部電極５１３Ａ及び第２の容量上部電極５１３Ｂのそれぞれと接続するように配線層５１５を形成する。以上により、第１のＤＲＡＭ部１０２及び第２のＤＲＡＭ部１０３をそれぞれ第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成する。
【０１４８】
第５の実施形態によると、第１のメモリ領域ＲＡ  の第１のコンタクトプラグ５１０がタングステンからなっているのに対し、第２のメモリ領域ＲＢ  の第２のコンタクトプラグ５０７はリン含有シリコンからなっている。このため、第１のメモリ領域ＲＡ  では、第１のコンタクトプラグ５１０と第１の拡散層５０３Ａとの接触抵抗が、タングステンとシリコンとの接触になるため低くなる。これに加えて、タングステンの抵抗が低いので、両抵抗を合わせても、具体的には数Ω程度の低い抵抗にしかならない。その結果、第１のコンタクトプラグ５１０を用いて第１のメモリ領域ＲＡ  に形成された第１のＤＲＡＭ部１０２では、信号処理を行なう際に生じる電荷移動に対する抵抗を低く抑えることができるため、高速処理を行なうことができる。これに対して、第２のメモリ領域ＲＢ  では、第２のコンタクトプラグ５０７と第２の拡散層５０３Ｂとの接触抵抗が、シリコンとシリコンとの接触になるため高くなる。これに加えて、シリコンの抵抗が高いので、両抵抗を合わせると、具体的には数１０ｋΩ程度の高い抵抗になる。このため、第２のメモリ領域ＲＢ  に形成されたセルキャパシタに蓄積された電荷が、第２のコンタクトプラグ５０７を介して第２の拡散層５０３Ｂから半導体基板５００へ流失するリーク電流が低減される。これにより、第２のコンタクトプラグ５０７を用いて第２のメモリ領域ＲＢ  に形成された第２のＤＲＡＭ部１０３では、セルキャパシタに蓄積される電荷が流失しにくくなるため、記憶された信号を十分に保持することができると共に電荷を補充するための消費電力を低減することができる。
【０１４９】
すなわち、本実施形態のように、セルキャパシタと半導体基板とをプラグにより接続することにより生じる抵抗を各ＤＲＡＭ部の用途に応じて最適化すると、十分な信号保持特性を確保しながら低消費電力化と高速性能化とを同時に満たすＤＲＡＭ混載デバイスを実現することができる。
【０１５０】
更に、本実施形態に係る半導体装置によると、第１のコンタクトプラグ５１０と接続する第１の拡散層５０３Ａにシリサイド層５１６が形成されているため、第１の拡散層５０３Ａと第１のコンタクトプラグ５１０との接触抵抗を低くすることができる。このため、前記の効果が確実に得られる。
【０１５１】
尚、第５の実施形態において、第１のコンタクトプラグ５１０の材料としてタングステンを用いたが、これに代えて、抵抗の低い他の金属を用いてもよい。
【０１５２】
また、第５の実施形態において、半導体基板５００としてシリコン基板を用いたが、これに代えて、他の半導体基板を用いてもよい。ただし、この場合、該半導体基板に形成された拡散層とコンタクトプラグとの接触抵抗及びコンタクトプラグの抵抗に着目してコンタクトプラグの材料を選択する必要がある。
【０１５３】
また、第５の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に円筒構造を有するように形成された第１の容量下部電極５１１Ａ及び第２の容量下部電極５１１Ｂの両面をセルキャパシタとして利用したが、内面のみをセルキャパシタとして利用してもよい。
【０１５４】
また、第５の実施形態において、第１のメモリ領域ＲＡ  及び第２のメモリ領域ＲＢ  に形成されたセルキャパシタの構造として円筒構造を用いたが、これに代えて、円柱構造あるいはその他の構造を用いてもよい。
【０１５５】
また、第５の実施形態において、金属膜５０９を形成する工程と第１のコンタクトホール５０８を形成する工程の間に、第１のコンタクトホール５０８の表面に、例えばＴｉＮあるいはＴｉからなるバリアメタルを形成してもよい。
【０１５６】
【発明の効果】
本発明によると、同一の半導体基板上に第１のＤＲＡＭ部及び第２のＤＲＡＭ部が搭載されていると共に、第１のＤＲＡＭ部を構成する第１のメモリセルの第１の容量と、第２のＤＲＡＭ部を構成する第２のメモリセルの第２の容量が互いに異なるように設定されている。このとき、仮に第１の容量が第２の容量よりも小さく設定されているとすると、第１のメモリセルの容量素子に蓄積される電荷が、第２のＤＲＡＭ部に蓄積される電荷よりも小さくなる。このため、第１のＤＲＡＭ部では、信号処理を行なう際に多量の電荷を移動させずに済むため、消費電力を低減することができると共に電荷を迅速に移動させることができるので、高速な信号処理を行なうことができる。一方、第２のＤＲＡＭ部では、多量の電荷が蓄積されるため、十分な信号保持特性を満足することができる。
【０１５７】
すなわち、本発明によると、互いに異なる容量を持つ複数種類のメモリセルを用いて複数のＤＲＡＭ部が構成されているため、各ＤＲＡＭ部の用途に応じてメモリセルの持つ容量を最適化することができる。このため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、低消費電力化と高速性能化とを同時に満たすことができる。
【０１５８】
また、本発明によると、同一の半導体基板上に第１のＤＲＡＭ部及び第２のＤＲＡＭ部が搭載されていると共に、第１のＤＲＡＭ部の第１の容量素子と半導体基板とを接続する第１のプラグと、第２のＤＲＡＭ部の第２の容量素子と半導体基板とを接続する第２のプラグとが互いに異なる材料から構成されている。このため、第１のプラグ及び第２のプラグのそれぞれと半導体基板との接触部に生じる抵抗（接触抵抗）、及び、第１のプラグ及び第２のプラグのそれぞれの抵抗を、第１のＤＲＡＭ部及び第２のＤＲＡＭ部のそれぞれの用途に応じて最適化することができる。ここで仮に、第１のプラグと半導体基板との接触抵抗と第１のプラグの抵抗とを合わせた抵抗を、第２のプラグと半導体基板との接触抵抗と第２のプラグの抵抗とを合わせた抵抗よりも小さくした場合を考える。この場合、第１のプラグを有する第１のメモリセルからなる第１のＤＲＡＭ部では、信号処理を行なう際に生じる電荷移動に対する抵抗が低いため、高速な信号処理を行なうことができる。これに対して、第２のプラグを有する第２のメモリセルからなる第２のＤＲＡＭ部では、前記の抵抗が高いため、第２の容量素子に蓄積された電荷が第２のプラグを介して半導体基板へと流出するリーク電流を低減することができる。すなわち、第２のＤＲＡＭ部では、記憶された信号を十分保持することができると共に電荷を補充するための消費電力を低減することができる。
【０１５９】
すなわち、本発明によると、容量素子と半導体基板とを接続するプラグが互いに異なるメモリセルを用いて複数のＤＲＡＭ部が構成されているため、容量素子と半導体基板とを接続するプラグと半導体基板との接触抵抗及びプラグの抵抗を、各ＤＲＡＭ部の用途に応じて最適化することができる。このため、同一チップ上にＣＭＯＳロジック部と共に複数のＤＲＡＭ部が搭載されたＤＲＡＭ混載デバイスにおいても、低消費電力化と高速性能化とを同時に満たすことができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１〜第５の実施形態に係る半導体装置の概略構成を示す平面図である、（ｂ）及び（ｃ）は、（ａ）に示す第１のＤＲＡＭ部及び第２のＤＲＡＭ部のそれぞれを構成するメモリセルを示す等価回路図である、（ｄ）及び（ｅ）は、（ａ）に示す第１のＤＲＡＭ部及び第２のＤＲＡＭ部のそれぞれのセルキャパシタの電荷蓄積特性を示すグラフである。
【図２】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図６】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】本発明の第５の実施形態に係る半導体装置を示す断面図である。
【図１０】（ａ）〜（ｅ）は、本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】（ａ）は、従来のＤＲＡＭ混載システムＬＳＩチップの概略構成を示す平面図である、（ｂ）は、（ａ）に示す第１のＤＲＡＭ部及び第２のＤＲＡＭ部のセルキャパシタに蓄積される電荷と基準電荷との関係を示す図である、（ｃ）は、（ａ）に示す第２のＤＲＡＭ部のメモリセルを示す等価回路図である。
【符号の説明】
１００    チップ
１０１    ＣＭＯＳロジック部
１０２    第１のＤＲＡＭ部
１０３    第２のＤＲＡＭ部
１０４Ａ  第１のトランスファーゲート
１０４Ｂ  第２のトランスファーゲート
１０５Ａ  第１のセルキャパシタ
１０５Ｂ  第２のセルキャパシタ
２００    半導体基板
２０１    拡散層
２０２    絶縁膜
２０２Ａ  第１のゲート絶縁膜
２０２Ｂ  第２のゲート絶縁膜
２０３    導電膜
２０３Ａ  第１のゲート電極
２０３Ｂ  第２のゲート電極
２０４    第１の容量絶縁膜
２０５    第１の容量上部電極
２０６Ａ  第１の拡散層
２０６Ｂ  第２の拡散層
２０７    第１の層間絶縁膜
２０８    コンタクトプラグ
２０９    第２の容量下部電極
２１０    第２の容量絶縁膜
２１１    第２の容量上部電極
２１２    第２の層間絶縁膜
２１３    配線層
３００    半導体基板
３０１Ａ  第１のゲート絶縁膜
３０１Ｂ  第２のゲート絶縁膜
３０２Ａ  第１のゲート電極
３０２Ｂ  第２のゲート電極
３０３Ａ  第１の拡散層
３０３Ｂ  第２の拡散層
３０４    第１の層間絶縁膜
３０５Ａ  第１のコンタクトプラグ
３０５Ｂ  第２のコンタクトプラグ
３０６Ａ  第１の容量下部電極
３０６Ｂ  第２の容量下部電極
３０７    フォトレジスト
３０８    粗面
３０９Ａ  第１の容量絶縁膜
３０９Ｂ  第２の容量絶縁膜
３１０Ａ  第１の容量上部電極
３１０Ｂ  第２の容量上部電極
３１１    第２の層間絶縁膜
３１２    配線層
４００    半導体基板
４０１Ａ  第１のゲート絶縁膜
４０１Ｂ  第２のゲート絶縁膜
４０２Ａ  第１のゲート電極
４０２Ｂ  第２のゲート電極
４０３Ａ  第１の拡散層
４０３Ｂ  第２の拡散層
４０４    第１の層間絶縁膜
４０５Ａ  第１のコンタクトプラグ
４０５Ｂ  第２のコンタクトプラグ
４０６Ａ  第１の容量下部電極
４０６Ｂ  第２の容量下部電極
４０７Ａ  第１の低誘電率膜
４０７Ｂ  第１の低誘電率膜
４０８Ａ  第２の高誘電率膜
４０８Ｂ  第２の高誘電率膜
４０９    レジストマスク
４１０Ａ  第１の容量上部電極
４１０Ｂ  第２の容量上部電極
４１１    第２の層間絶縁膜
４１２    配線層
５００    半導体基板
５０１Ａ  第１のゲート絶縁膜
５０１Ｂ  第２のゲート絶縁膜
５０２Ａ  第１のゲート電極
５０２Ｂ  第２のゲート電極
５０３Ａ  第１の拡散層
５０３Ｂ  第２の拡散層
５０４    第１の層間絶縁膜
５０５    第２のコンタクトホール
５０６    シリコン膜
５０７    第２のコンタクトプラグ
５０８    第１のコンタクトホール
５０９    金属膜
５１０    第１のコンタクトプラグ
５１１Ａ  第１の容量下部電極
５１１Ｂ  第２の容量下部電極
５１２Ａ  第１の容量絶縁膜
５１２Ｂ  第２の容量絶縁膜
５１３Ａ  第１の容量上部電極
５１３Ｂ  第２の容量上部電極
５１４    第２の層間絶縁膜
５１５    配線層
５１６    シリサイド層
ＲＡ        第１のメモリ領域
ＲＢ        第２のメモリ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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