(57)【要約】【課題】位置合わせマーク（ターゲット）の認識精度を向上させ、ヒューズの切断精度を向上させる。【解決手段】ヒューズＦが形成された半導体基板１の上部に、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃからなる第３層配線Ｍ３を形成し、その上部にパッシベーション膜４１およびポリイミド樹脂膜４３を形成し、シード層４５を形成した後、メッキ法でＣｕ膜４９ａおよびＮｉ膜４９ｂを形成し、不要となったシード層４５をエッチングすることにより、再配線４９およびターゲットＴを形成し、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂにアルカリ脱脂処理等の前処理を施し、Ａｕ膜５３を形成した後、レーザ光ＲＢによりターゲットＴの位置を認識し、かかる位置からヒューズＦの位置を決定し、ヒューズＦを切断する。その結果、前記エッチング液や前処理液によるターゲットＴの腐食を防止できる。【選択図】　　図９
2004134640.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）チップ領域およびスクライブ領域を有する半導体ウエハのチップ領域に第１導電性膜を形成する工程と、
（ｂ）前記チップ領域に第２導電性膜を形成する工程と、
（ｃ）前記第２導電性膜上に、第１絶縁膜を形成する工程と、
（ｄ）前記第２導電性膜上の前記第１絶縁膜を除去することにより第１パッド領域を露出させる工程と、
（ｅ）前記第２導電性膜上の前記第１パッド領域から第２パッド領域まで延在する第３導電性膜を形成する工程であって、
前記スクライブ領域上に、前記第３導電性膜と同層の第４導電性膜を形成する工程と、
（ｆ）前記第３導電性膜および第４導電性膜上に、第２絶縁膜を形成する工程と、
（ｇ）前記第３導電性膜の前記第２パッド領域上の第２絶縁膜を除去する工程と、
（ｈ）前記（ｇ）工程の後、前記第４導電性膜の位置を基準に前記第１導電性膜を切断する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ａ）チップ領域およびスクライブ領域を有する半導体ウエハのチップ領域に第１導電性膜を形成する工程と、
（ｂ）前記チップ領域に第２導電性膜を形成する工程であって、前記スクライブ領域上に、前記第２導電性膜と同層の第３導電性膜を形成する工程と、
（ｃ）前記第２および第３導電性膜上に第１絶縁膜を形成する工程と、
（ｄ）前記第２および第３導電性膜上の前記第１絶縁膜を除去することにより前記第３導電性膜の少なくとも一部を露出させ、前記第２導電性膜の第１パッド領域を露出させる工程と、
（ｅ）前記第２および第３導電性膜上に、第２絶縁膜を形成する工程と、
（ｆ）前記第２導電性膜上の前記第２絶縁膜を除去することにより前記第１パッド領域を露出させる工程であって、前記第３導電性膜の前記露出領域を覆うように前記第２絶縁膜を残存させる工程と、
（ｇ）前記第２導電性膜上の前記第１パッド領域から第２パッド領域まで延在する第４導電性膜を形成する工程と、
（ｈ）前記（ｇ）工程の後、前記第３導電性膜の前記露出領域の位置を前記第２絶縁膜を介して確認し、前記位置を基準に前記第１導電性膜を切断する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
（ａ）チップ領域およびスクライブ領域を有する半導体ウエハのチップ領域に第１導電性膜を形成する工程と、
（ｂ）前記チップ領域に第２導電性膜とその上部の第３導電性膜とを有する第１配線を形成し、前記スクライブ領域に前記第２導電性膜とその上部の第３導電性膜とを有するパターンを形成する工程と、
（ｃ）前記第１配線およびパターン上に、第１絶縁膜を形成する工程と、
（ｄ）前記第１配線およびパターン上の前記第１絶縁膜を除去することにより前記第１配線を構成する前記第３導電性膜の第１パッド領域を露出させ、前記パターンを構成する前記第３導電性膜の少なくとも一部を露出させる工程と、
（ｅ）前記第１配線上の第１パッド領域から第２パッド領域まで延在する第２配線を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記パターンの露出領域の位置を基準に前記第１導電性膜を切断する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）チップ領域およびスクライブ領域を有する半導体ウエハのチップ領域に第１導電性膜を形成する工程と、
（ｂ）前記チップ領域およびスクライブ領域に溝を形成する工程と、
（ｃ）前記溝内に第２導電性膜を形成する工程と、
（ｄ）前記第２導電性膜上に、第１絶縁膜を形成する工程と、
（ｅ）前記チップ領域の前記第２導電性膜上の前記第１絶縁膜を除去することにより前記第２導電性膜上の第１パッド領域を露出させる工程と、
（ｆ）前記第２導電性膜上の前記第１パッド領域から第２パッド領域まで延在する第３導電性膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記スクライブ領域の前記第２導電性膜の位置を前記第１絶縁膜を介して確認し、前記位置を基準に前記第１導電性膜を切断する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
（ａ）半導体基板のチップ領域に形成された第１導電性膜と、
（ｂ）前記チップ領域に形成された第２導電性膜と、
（ｃ）前記第２導電性膜上に形成され、前記第２導電性膜の第１パッド領域を露出させる第１絶縁膜と、
（ｄ）前記第２導電性膜上の前記第１パッド領域から第２パッド領域まで延在する第３導電性膜と、
（ｅ）前記チップ領域の外周部上に形成され、前記第３導電性膜と同じ構成の膜よりなる第４導電性膜と、
（ｆ）前記第３導電性膜の前記第２パッド領域上に形成されたバンプ電極と、
を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ヒューズを切断する際に用いられる位置合わせマークに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップの表面のボンディングパッド部とパッケージの外部端子とを金線などで電気的に接続するワイヤーボンディング（ｗｉｒｅ　ｂｏｎｄｉｎｇ）に比べ、小型・薄型化を実現できるパッケージとして、ＣＳＰ（チップサイズパッケージ）等、パッド部に形成した突起（バンプ）電極を外部端子との接続に利用する実装形態が提案されている。
【０００３】
このＣＳＰは、半導体チップのサイズと同等または、わずかに大きいパッケージの総称であり、１）多ピン化が容易になる、２）バンプ電極同士のスペースを広く取れ、また、バンプ電極の直径を大きくできる等の理由から、バンプ電極をチップの表面にエリア配置する（いわゆるエリアアレイ構造）ものがある。
【０００４】
このエリアアレイ構造のＩＣを製造するには、例えば、チップの周辺部に沿って配置されるパッド部とチップ全面にエリア配置されるバンプ電極とを接続するための配線、いわゆる再配線が必要となる。
【０００５】
【発明が解決しようとする課題】
一方、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）や電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等のメモリＬＳＩは、製造工程で生じた欠陥を救済するための冗長機能を備えることによって、製造歩留まりの向上を図っている。
【０００６】
これは、半導体集積回路装置内にあらかじめ冗長救済用のメモリセル列やメモリセル行を用意しておき、メモリアレイ内に欠陥メモリセル列が生じた場合には、かかる欠陥メモリセルに入るアドレス信号を、冗長救済用のメモリセル列（行）に入力することによって所望のメモリ動作を行わせるという不良救済機能である。
【０００７】
前記欠陥メモリセルと冗長救済用のメモリセルとの切り換えは、アドレス切り換え回路に接続されたヒューズを切断することによって行なわれる。このヒューズの切断には、レーザ溶断方式などが採用されている。
【０００８】
本発明者らは、半導体集積回路装置（半導体装置）の研究・開発に従事しており、半導体集積回路装置のレーザによるヒューズの切断の際、ヒューズの位置を精度良く決定するため、Ａｌ（アルミニウム）より成る配線層を用いターゲット（位置合わせマーク）を形成していた。
【０００９】
即ち、このターゲットの位置を認識した後、ターゲットとヒューズの位置との関係からヒューズの位置を再認識し、ヒューズの切断を行うのである。
【００１０】
特に、素子の微細化に伴い、ヒューズは、例えば、その幅１μｍ程度、その間隔５μｍ程度と、微細に、また、短ピッチで形成されている。このような場合には、所望のヒューズを正確に切断し、また、隣接するヒューズに影響を与えないようヒューズの切断を行うためには、前記ターゲットの位置決め精度が重要となってくる。
【００１１】
ところが、本発明者らが、前述の再配線を用いた半導体集積回路装置について、ヒューズの切断を試みたところターゲットの認識不良が生じた。
【００１２】
さらに、本発明者らが、この原因を探究した結果、認識不良の原因は、ターゲットの腐食（浸食）であることが判明した。
【００１３】
即ち、追って詳細に説明するように、再配線を用いた装置においては、ターゲットとなるＡｌのパターン形成後に、再配線の形成工程やバンプ電極の形成工程が存在する。
【００１４】
例えば、再配線を電解メッキ法で形成した場合には、シード層のエッチング工程が行われ、また、バンプ電極としてハンダバンプを用いた場合には、下地膜としてＡｕ（金）膜が形成され、この金膜形成の前処理として酸やアルカリ系の液を用いた洗浄が行われる。
【００１５】
このような処理の際、エッチング液や洗浄液によりターゲットの表面が腐食し、認識不良が生じたのである。
【００１６】
本発明の目的は、位置合わせマークの認識精度を向上させ、ヒューズの切断精度を向上させるものである。
【００１７】
また、本発明の他の目的は、半導体集積回路装置の歩留まりを向上させ、また、その特性を向上させることにある。
【００１８】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
（１）本発明の半導体集積回路装置の製造方法は、（ａ）チップ領域およびスクライブ領域を有する半導体ウエハのチップ領域に第１導電性膜を形成する工程と、（ｂ）前記チップ領域に第２導電性膜を形成する工程と、（ｃ）前記第２導電性膜上に、第１絶縁膜を形成する工程と、（ｄ）前記第２導電性膜上の前記第１絶縁膜を除去することにより第１パッド領域を露出させる工程と、（ｅ）前記第２導電性膜上の前記第１パッド領域から第２パッド領域まで延在する第３導電性膜を形成する工程であって、前記スクライブ領域上に、前記第３導電性膜と同層の第４導電性膜を形成する工程と、（ｆ）前記第３導電性膜および第４導電性膜上に、第２絶縁膜を形成する工程と、（ｇ）前記第３導電性膜の前記第２パッド領域上の第２絶縁膜を除去する工程と、（ｈ）前記（ｇ）工程の後、前記第４導電性膜の位置を基準に前記第１導電性膜を切断する工程と、を有するものである。
【００２１】
前記第１導電性膜は、例えば、ヒューズであり、前記（ｈ）工程によりヒューズを切断することにより例えばメモリセルの冗長救済を行う。前記第２導電性膜は、例えば、Ａｌ膜を有する膜である。前記第１絶縁膜は、無機膜であり、前記第２導電性膜の反射光強度を減衰させる膜である。前記第３および第４導電性膜は、例えば、Ｃｕ膜を有する膜である。前記第２絶縁膜は、例えば、ポリイミド樹脂膜である。
【００２２】
（２）本発明の半導体集積回路装置の製造方法は、（ａ）チップ領域およびスクライブ領域を有する半導体ウエハのチップ領域に第１導電性膜を形成する工程と、（ｂ）前記チップ領域に第２導電性膜を形成する工程であって、前記スクライブ領域上に、前記第２導電性膜と同層の第３導電性膜を形成する工程と、（ｃ）前記第２および第３導電性膜上に第１絶縁膜を形成する工程と、（ｄ）前記第２および第３導電性膜上の前記第１絶縁膜を除去することにより前記第３導電性膜の少なくとも一部を露出させ、前記第２導電性膜の第１パッド領域を露出させる工程と、（ｅ）前記第２および第３導電性膜上に、第２絶縁膜を形成する工程と、（ｆ）前記第２導電性膜上の前記第２絶縁膜を除去することにより前記第１パッド領域を露出させる工程であって、前記第３導電性膜の前記露出領域を覆うように前記第２絶縁膜を残存させる工程と、（ｇ）前記第２導電性膜上の前記第１パッド領域から第２パッド領域まで延在する第４導電性膜を形成する工程と、（ｈ）前記（ｇ）工程の後、前記第３導電性膜の前記露出領域の位置を前記第２絶縁膜を介して確認し、前記位置を基準に前記第１導電性膜を切断する工程と、を有するものである。
【００２３】
前記第１導電性膜は、例えば、ヒューズであり、前記（ｈ）工程によりヒューズを切断することにより例えばメモリセルの冗長救済を行う。前記第２および第３導電性膜は、例えば、Ａｌ膜を有する膜である。前記第１絶縁膜は、無機膜であり、前記第２、第３導電性膜の反射光強度を減衰させる膜である。前記第４導電性膜は、例えば、Ｃｕ膜を有する膜である。前記第２絶縁膜は、例えば、ポリイミド樹脂膜である。
【００２４】
（３）本発明の半導体集積回路装置の製造方法は、（ａ）チップ領域およびスクライブ領域を有する半導体ウエハのチップ領域に第１導電性膜を形成する工程と、（ｂ）前記チップ領域に第２導電性膜とその上部の第３導電性膜とを有する第１配線を形成し、前記スクライブ領域に前記第２導電性膜とその上部の第３導電性膜とを有するパターンを形成する工程と、（ｃ）前記第１配線およびパターン上に、第１絶縁膜を形成する工程と、（ｄ）前記第１配線およびパターン上の前記第１絶縁膜を除去することにより前記第１配線を構成する前記第３導電性膜の第１パッド領域を露出させ、前記パターンを構成する前記第３導電性膜の少なくとも一部を露出させる工程と、（ｅ）前記第１配線上の第１パッド領域から第２パッド領域まで延在する第２配線を形成する工程と、（ｆ）前記（ｅ）工程の後、前記パターンの露出領域の位置を基準に前記第１導電性膜を切断する工程と、を有するものである。
【００２５】
前記第１導電性膜は、例えば、ヒューズであり、前記（ｆ）工程によりヒューズを切断することにより例えばメモリセルの冗長救済を行う。前記第１配線および前記パターンは、例えばＡｌを主成分とする第２導電性膜と、その上部のＴｉＮ膜よりなる第３導電性膜を有する。前記第１絶縁膜は、無機膜であり、前記第２、第３導電性膜の反射光強度を減衰させる膜である。前記第２配線は、例えば、Ｃｕ膜を有する配線である。
【００２６】
（４）本発明の半導体集積回路装置の製造方法は、（ａ）チップ領域およびスクライブ領域を有する半導体ウエハのチップ領域に第１導電性膜を形成する工程と、（ｂ）前記チップ領域およびスクライブ領域に溝を形成する工程と、（ｃ）前記溝内に第２導電性膜を形成する工程と、（ｄ）前記第２導電性膜上に、第１絶縁膜を形成する工程と、（ｅ）前記チップ領域の前記第２導電性膜上の前記第１絶縁膜を除去することにより前記第２導電性膜上の第１パッド領域を露出させる工程と、（ｆ）前記第２導電性膜上の前記第１パッド領域から第２パッド領域まで延在する第３導電性膜を形成する工程と、（ｇ）前記（ｆ）工程の後、前記スクライブ領域の前記第２導電性膜の位置を前記第１絶縁膜を介して確認し、前記位置を基準に前記第１導電性膜を切断する工程と、を有するものである。
【００２７】
前記第１導電性膜は、例えば、ヒューズであり、前記（ｇ）工程によりヒューズを切断することにより例えばメモリセルの冗長救済を行う。前記第２導電性膜は、例えば、Ｃｕを主成分とする膜である。前記第１絶縁膜は、無機膜であり、前記第２導電性膜の反射光を透過させる。前記第３導電性膜は、例えば、Ｃｕ膜を有する膜である。
【００２８】
（５）本発明の半導体集積回路装置は、（ａ）半導体基板のチップ領域に形成された第１導電性膜と、（ｂ）前記チップ領域に形成された第２導電性膜と、（ｃ）前記第２導電性膜上に形成され、前記第２導電性膜の第１パッド領域を露出させる第１絶縁膜と、（ｄ）前記第２導電性膜上の前記第１パッド領域から第２パッド領域まで延在する第３導電性膜と、（ｅ）前記チップ領域の外周部上に形成され、前記第３導電性膜と同じ構成の膜よりなる第４導電性膜と、（ｆ）前記第３導電性膜の前記第２パッド領域上に形成されたバンプ電極と、を有するものである。
【００２９】
前記第１導電性膜は、例えば、ヒューズであり、このヒューズを切断することにより例えばメモリセルの冗長救済を行う。前記第２導電性膜は、例えば、Ａｌ膜を有する膜である。前記第１絶縁膜は、無機膜であり、前記第２導電性膜の反射光強度を減衰させる膜である。前記第３および第４導電性膜は、例えば、Ｃｕ膜を有する膜である。前記チップ領域の外周部は、例えば、ウエハ状態の基板をスクライブラインに沿って切断した場合、チップ領域の外周部に残存するスクライブ領域をいう。前記バンプ電極は、例えば半田よりなる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
図１は、本実施の形態の半導体集積回路装置が形成される半導体ウエハＷ（半導体基板１）を示す平面図である。
【００３２】
図示するように、半導体ウエハＷは、略矩形状のチップ領域ＣＡを複数有し、複数のチップ領域ＣＡは、スクライブ領域ＳＡによって区画される。このスクライブ領域上には、追って詳細に説明するターゲットＴが形成されている。
【００３３】
次いで、本発明の実施の形態である半導体集積回路装置をその製造方法に従って説明する。
【００３４】
まず、半導体基板１上に、半導体素子を形成する。半導体素子は、種々の構成のものがあり、ここでは、その詳細な説明を省略するが、例えば、ＤＲＡＭメモリセルの構成の一例を図２に示す。
【００３５】
図２に示すように、半導体基板１中には、酸化シリコン膜等の絶縁膜が埋め込まれた素子分離３やｐ型ウエル５が形成され、このｐ型ウエル５の主表面には、情報転送用ＭＩＳＦＥＴＱｔが形成されている。
【００３６】
情報転送用ＭＩＳＦＥＴＱｔは、半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極Ｇを有し、ゲート電極Ｇの両側の半導体基板１中に形成されたソース、ドレイン領域９、１１を有している。また、ゲート電極Ｇは、多結晶シリコン膜１３ａ、ＷＮ（窒化タングステン）膜１３ｂおよびＷ（タングステン）膜１３ｃの積層膜よりなり、その上部には、窒化シリコン膜１５が形成されている。また、ゲート電極Ｇ等の側壁等には、窒化シリコン膜１７が形成されており、ソース、ドレイン領域９、１１の上部にはプラグＰ１ｂ、Ｐ１ａが形成され、プラグＰ１ａ上にはプラグＰ２ａを介してビット線ＢＬが形成されている。また、プラグＰ１ｂ上には、プラグＰ２ｂを介して情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、例えば、ＴｉＮ（窒化チタン）膜からなる上部電極２１、酸化タンタル膜からなる容量絶縁膜２３および多結晶シリコン膜からなる下部電極２５で構成される。
【００３７】
なお、２７ａ〜２７ｅは、例えば、酸化シリコン膜等よりなる層間絶縁膜である。
【００３８】
また、このようなメモリ素子の他、例えば、周辺回路を構成するＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等、種々の素子が、図１を用いて説明したチップ領域ＣＡ中に形成される。
【００３９】
図３は、図１のチップ領域ＣＡ部近傍の拡大図である。図示するように、チップ領域ＣＡ内には、複数のメモリ領域ＭＡがあり、この領域の端部には、冗長メモリ領域ＲＡがある。また、メモリ領域ＭＡ間は、周辺回路領域ＰＡであり、周辺回路を構成するＭＩＳＦＥＴ等が形成される。
【００４０】
例えば、この周辺回路領域ＰＡに、ヒューズ領域ＦＡが配置され、例えば、ライン状の導電性パターン（例えば、幅約１μｍ）が狭ピッチ（約５μｍ）で複数形成される。
【００４１】
このヒューズを適宜切断することにより、例えば欠陥メモリセルに入るアドレス信号を、冗長救済用のメモリセル列に入力することによって冗長救済を行う。
【００４２】
このヒューズは、メモリセルや配線を構成する導電性膜と同じ膜で形成することができる。
【００４３】
例えば、図４に示すヒューズＦを、図２に示すＤＲＡＭメモリセルを構成するゲート電極Ｇと同じ膜で形成することができる。なお、図４中においては、メモリセルや他の半導体素子、およびこれらと配線を接続するプラグ等の記載は省略されている（以下の図において同じ）。図４〜図１３は、チップ領域ＣＡおよびスクライブ領域ＳＡの基板の要部断面図、その部分拡大図もしくは要部平面図である。
【００４４】
図４に示すように、ヒューズＦ上には、絶縁膜として例えば酸化シリコン膜３１が形成され、さらに、その上部には第１層配線Ｍ１が形成されている。この第１層配線Ｍ１とヒューズＦとは、プラグＰ１を介して接続されている。前述したように、ヒューズＦをメモリセルを構成するゲート電極Ｇと同じ膜で形成した場合には、酸化シリコン膜３１は、例えば図２の酸化シリコン膜２７ａ、２７ｂ等と対応する。さらに、第１層配線Ｍ１は、例えば図２のビット線ＢＬと対応する。
【００４５】
第１層配線Ｍ１上には、絶縁膜として例えば酸化シリコン膜３２が形成され、さらに、その上部には第２層配線Ｍ２が形成されている。この第２層配線Ｍ２と第１層配線Ｍ１とは、プラグＰ２を介して接続されている。例えば、酸化シリコン膜３２は、図２の酸化シリコン膜２７ｃ〜２７ｅ等と対応する。
【００４６】
第２層配線Ｍ２上には、絶縁膜として例えば酸化シリコン膜３３が形成され、この酸化シリコン膜３３中には、プラグＰ３が形成されている。このプラグＰ３は、第２層配線Ｍ２と後述する第３層配線Ｍ３との接続部となる。
【００４７】
次いで、図５に示すように、酸化シリコン膜３３およびプラグＰ３上に、例えばＴｉＮ膜Ｍ３ａ、Ａｌ（アルミニウム）合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃを順次堆積し、所望の形状にパターニングすることにより第３層配線Ｍ３を形成する。
【００４８】
次いで、第３層配線Ｍ３等の上部に、保護膜としてＴＥＯＳ膜等の酸化シリコン膜（下層）および窒化シリコン膜（上層）を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で順次堆積し、これらの積層膜よりなるパッシベーション膜４１を形成する。なお、パッシベーション膜４１を、単層で構成してもよい。
【００４９】
次いで、第３層配線Ｍ３上のパッシベーション膜４１をドライエッチングにより除去し、第１パッド部ＰＡＤ１を露出させる。
【００５０】
なお、このパッシベーション膜４１のドライエッチングの際、第１パッド部ＰＡＤ１のＴｉＮ膜Ｍ３ｃを除去する。
【００５１】
また、この際、ヒューズＦ上の絶縁膜（３１〜３３等）を除去しても良い。これは、ヒューズＦ上の絶縁膜を薄くすることによって、ヒューズＦをレーザで切断し易くするためである。
【００５２】
次いで、パッシベーション膜４１上に、感光性ポリイミド樹脂膜４３をスピン塗布し、熱処理（プリベーク）を施す。次いで、ポリイミド樹脂膜を露光、現像して、第１パッド部ＰＡＤ１および溝４２を露出させ、また、スクライブ領域ＳＡを露出させる。次いで、３５０℃程度の熱処理（ポストベーク）を施し、ポリイミド樹脂膜を硬化（キュア）させる。
【００５３】
次いで、図６に示すように、第１パッド部ＰＡＤ１上を含むポリイミド樹脂膜４３の上部にシード層（給電層）４５を形成する。このシード層４５は、例えば、Ｃｒ（クロム）膜とＣｕ（銅）膜との積層膜よりなる。シード層４５を、例えば、ＴｉＮ膜とＣｕ膜との積層膜で構成してもよい。
【００５４】
次に、シード層４５の上部にフォトリソグラフィー技術を用いて、第１パッド部ＰＡＤ１の上部から後述する第２パッド部ＰＡＤ２形成領域まで延在する長溝４７を有するレジスト膜Ｒを形成する。
【００５５】
ここで、スクライブ領域ＳＡ上にも、ターゲットＴを形成するための、幅約１０μｍの略Ｌ（エル）字形状の溝４７ｔを形成する（図１３参照）。
【００５６】
次に、溝４７、４７ｔの内部に電解メッキ法でＣｕ膜４９ａを形成する。Ｃｕ膜４９ａを形成するには、基板１をＣｕ用のメッキ液に浸漬してシード層４５をマイナス（−）電極に固定し、レジスト膜Ｒで覆われていない溝４７、４７ｔの底部のシード層４５の表面にＣｕ膜４９ａを析出させる。
【００５７】
さらに、この後、溝４７、４７ｔの内部のＣｕ膜４９ａ上にＮｉ（ニッケル）膜４９ｂを電解メッキ法で形成する。Ｎｉ膜４９ｂを形成するには、基板１をＮｉ用のメッキ液に浸漬してシード層４５をマイナス（−）電極に固定し、レジスト膜Ｒで覆われていない溝４７、４７ｔの底部のＣｕ膜４９ａの表面にＮｉ膜４９ｂを析出させる。
【００５８】
その後、図７に示すように、レジスト膜Ｒを除去した後、Ｃｕ膜４９ａおよびＮｉ膜４９ｂをマスクにしたウェットエッチングで不要となったシード層４５を除去する。Ｃｕ膜のエッチング液としては、例えば硫酸過水を、Ｃｒ膜のエッチング液としては、例えば過マンガン酸カリウムとメタ珪酸ナトリウムの混合液を用いる。
【００５９】
その結果、Ｃｕ膜４９ａ、Ｎｉ膜４９ｂおよびシード層４５よりなる再配線４９およびターゲットＴが形成される。図１２に図７のターゲットＴ部の部分拡大図を示す。また、図１３に、ターゲットＴ部の要部平面図を示す。なお、Ｃｕ膜４９ａおよびＮｉ膜４９ｂの代わりに、Ｃｒ膜、Ｃｕ膜およびＣｒ膜の積層膜を例えばスパッタ法により形成しても良い。
【００６０】
この再配線は、例えば、チップ領域ＣＡの周りや中央部に密に形成された第１パッド部ＰＡＤ１上にバンプ電極を形成するのは困難であるため、チップ領域ＣＡの全面に渡りバンプ電極を第１パッド部ＰＡＤ１より広い間隔で配置する際、第１パッド部ＰＡＤ１とバンプ電極（後述する第２パッド部ＰＡＤ２）とを接続する役割を果たす。また、再配線は、間隔の狭い第１パッド部ＰＡＤ１をより間隔の広い第２パッド部ＰＡＤ２に再配置するための配線とも言える。もしくは、パッド部間の間隔を変えるための配線と言える。
【００６１】
なお、再配線４９の下部のシード層４５は、Ｃｕ膜４９ａとその下部のポリイミド樹脂膜４３との接着強度を向上させる役割、また、Ｃｕがポリイミド樹脂膜４３中に拡散するのを防ぐ役割を果たす。
【００６２】
また、Ｃｕ膜４９ａ上にＮｉ膜４９ｂを積層するのは、後述する半田バンプ電極５５とＣｕ膜４９ａが接触することにより不所望な生成物が形成されることを防止するためである。また、Ｎｉ膜は、この後形成されるポリイミド樹脂膜に対する接着性が良いからである。なお、Ｎｉの他、Ｃｒ、Ｔｉ、ＴｉＮ、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、ＷＮ（窒化タングステン）などを用いてもよい。
【００６３】
次に、図８に示すように、再配線４９上の第２パッド部ＰＡＤ２、溝４２およびスクライブ領域ＳＡを開口したポリイミド樹脂膜５１を形成する。このポリイミ樹脂膜５１は、ポリイミド樹脂膜４３と同様に形成することができる。即ち、感光性ポリイミド樹脂膜をスピン塗布し、熱処理を施す。次いで、ポリイミド樹脂膜を露光、現像して第２パッド部ＰＡＤ２およびスクライブ領域ＳＡ等を開口した後、３５０℃程度の熱処理（ポストベーク）を施し、ポリイミド樹脂膜を硬化（キュア）させる。
【００６４】
次に、ポリイミド樹脂膜５１の開口部（第２パッド部ＰＡＤ２）に露出したＮｉ膜４９ｂ上に、無電解メッキ法でＡｕ膜５３を形成するのであるが、まず、アッシング（灰化）処理、アルカリ脱脂処理および酸洗浄等の処理を行う。
【００６５】
即ち、第２パッド部ＰＡＤ２のＮｉ膜４９ｂ上には、酸化膜や、ポリイミド樹脂膜の残さ等の有機汚染層が形成されているため、まず、酸素を用いたアッシング処理により、有機汚染層を除去する。
【００６６】
次に、酸化膜の除去およびＮｉ膜４９ｂの表面の活性化のためにアルカリ脱脂および酸洗浄を行う。アルカリ脱脂処理は、例えば、メタ珪酸ナトリウム溶液を用いる。また、酸洗浄は、塩酸（ＨＣｌ）を用いて行う。
【００６７】
次いで、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂ上に、無電解メッキ法でＡｕ膜５３を析出させる。Ａｕ用のメッキ液として、例えば、亜硫酸金ナトリウム系のメッキ液を用いる。このメッキ法は、ＮｉとＡｕのイオン化傾向の差を利用し、これらを置換させることによりＡｕ膜５３を形成するもので、無電解メッキ法の中でも置換メッキ法と呼ばれる。この際、ターゲットＴ上にもＡｕ膜５３が形成される。
【００６８】
このように、第２パッド部ＰＡＤ２のＮｉ膜４９ｂ上にＡｕ膜５３を形成するのは、第２パッド部ＰＡＤ２上に形成される半田バンプ電極５５の濡れ性を向上させるためである。この「濡れ性」とは、例えば、Ｓｎ（スズ）とＰｂ（鉛）の合金半田を第２パッド部ＰＡＤ２上に搭載する際、合金半田とＡｕ膜との馴染みの程度をいう。なお、Ａｕ膜５３の代わりにＮｉ膜とＡｕ膜の積層膜、ＮｉＣｕ（ニッケル銅）膜とＡｕ膜の積層膜を用いる等、Ａｕ膜との間にバリアメタル膜を形成してもよい。
【００６９】
次いで、例えば、第２パッド部ＰＡＤ２上のＡｕ膜５３上に、プローブ針を当接し検査（Ｐ検査）を行い、第２パッド部ＰＡＤ２に電気的に接続されるメモリセルの良、不良を判定する。この判定結果から、冗長救済すべきメモリセルを判定し、切断すべきヒューズＦを特定する。なお、このＰ検査は、第１パッド部ＰＡＤ１を用いて行ってもよい。
【００７０】
次いで、レーザ救済機に半導体ウエハＷを設置し、図９に示すように、ターゲットＴにレーザ光ＲＢを照射しターゲットＴの位置を認識した後、このターゲットＴの位置からヒューズＦの位置を決定する。
【００７１】
例えば、ターゲットＴの位置を認識するには、図１３に示すように、レーザをＸ方向およびＹ方向に走査し、レーザの反射強度の変化を測定する。Ｘ方向およびＹ方向における反射強度がスレッショルドを超えた領域の中心線の交点（座標）が基準点ＲＰとなる。このターゲットＴの認識を、チップ領域ＣＡ毎に２回ずつ行う。なお、ショット毎に２回ずつ行ってもよい。ショットとは、半導体素子を構成する各パターンを転写する際の１回の転写領域をいう。
【００７２】
次いで、Ｐ検査により切断すべきと判断されたヒューズＦの位置（座標）に、レーザ光を照射し、ヒューズＦを切断する（図９）。
【００７３】
この後、図１０に示すように、このＡｕ膜５３の上にＳｎ（錫）とＰｂ（鉛）の合金半田で構成されたバンプ電極５５を形成する。バンプ電極５５は、例えば印刷法もしくはボール転写法で形成する。なお、図１０には、説明を分かり易くするため、Ａｕ膜５３を表記してあるが、半田搭載後、Ａｕ膜５３は半田中に吸収される。
【００７４】
その後、この半導体ウエハＷをスクライブ領域ＳＡに沿って、ダイシングし、複数個のチップ（ＣＡ）に分割する。次いで、例えば、個々のチップ（ＣＡ）を実装基板６０上にフェイスダウンボンディングし、バンプ電極５５を加熱リフローした後、チップ（ＣＡ）と実装基板６０との隙間にアンダフィル樹脂６２を充填することによりＣＳＰが完成する（図１１）。
【００７５】
このように、本実施の形態によれば、ターゲットＴを再配線４９と同じ層で構成したので、例えば、シード層４５のエッチング液やＡｕ膜５３の形成時の前処理液によるターゲットの腐食を防止でき、ターゲットＴの位置認識を的確に行える。
【００７６】
従って、ヒューズの切断を的確に行える。その結果、メモリセルの冗長救済によって製品歩留まりが向上する。また、ヒューズの誤切断を防止でき製品歩留まりを向上させることができる。また、隣接するヒューズへの影響を低減でき、製品性能を向上させることができる。
【００７７】
例えば、図１４に示すように、ターゲットＴを第３層配線Ｍ３と同じ層で構成した場合、パッシベーション膜４１等の無機膜を介してはＡｌ合金膜Ｍ３ｂ（ターゲットＴや第３層配線Ｍ３）のレーザ反射光を確認できない。すなわち、このような無機膜は、Ａｌ合金膜Ｍ３ｂの反射光強度を減衰させる膜と言える。従って、ターゲットＴの上部のパッシベーション膜４１を除去し、開口部ＯＡを形成する必要がある。さらに、第１パッド部ＰＡＤ１と同様に、開口部ＯＡから露出したＴｉＮ膜Ｍ３ｃを除去し、Ａｌ合金膜Ｍ３ｂを露出させた場合には、図１５〜図１８に示す工程により、Ａｌ合金膜Ｍ３ｂの表面が、シード層４５の除去の際のエッチング液に晒されることとなり、Ａｌ合金膜Ｍ３ｂが腐食する。
【００７８】
また、図１９および図２０に示すように、第２パッド部ＰＡＤ２の表面に、Ａｕ膜５３を形成する前の前処理液により、Ａｌ合金膜Ｍ３ｂが腐食する。
【００７９】
なお、図２１は、図１４のターゲットＴ部近傍の部分拡大図であり、図２２は、ターゲットＴ部近傍の要部平面図である。
【００８０】
その結果、ターゲットＴの位置認識を行えず、ヒューズＦの切断が的確に行えない。なお、図１５〜図２０は、本実施の形態の効果を説明するための半導体集積回路装置の製造工程を示す基板の要部断面図もしくは要部平面図である（図２３〜図２８についても同じ）。
【００８１】
また、これに対し、図２３〜図２５に示す工程により、第１パッド部ＰＡＤ１にプローブ針Ｐを当接しＰ検査を行い（図２３）、レーザ光ＲＢによりターゲットＴの位置を認識し（図２４）、シード層４５の除去やＡｕ膜５３形成時の前処理工程の前に、ヒューズＦを切断（図２５）することも可能であるが、この場合、Ｐ検査後に再配線４９、ポリイミド樹脂膜５１やＡｕ膜５３等の形成工程が存在し、これらの形成工程中の熱負荷（例えば、ポリイミド樹脂膜５１のポストベーク）等によるダメージがＰ検査に反映されず、冗長救済が不完全となる。その結果、歩留まりが低下してしまう。熱負荷によるダメージとしては、ＤＲＡＭメモリの場合には、例えば、リフレッシュマージンの低下等が挙げられる。
【００８２】
また、図２６〜図２８に示す工程により、例えば、ターゲットＴをパッシベーション膜４１によって覆っておき（図２６）、シード層４５の除去やＡｕ膜５３形成時の前処理工程（図２７）の後、ヒューズＦの切断前に、ターゲットＴ上のパッシベーション膜４１を除去し、開口部ＯＡを形成する（図２８）方法も考え得るが、この場合、パッシベーション膜４１の除去工程が増えてしまう。
【００８３】
これに対し、本実施の形態においては、これらの問題を回避しつつ、前記効果を得ることができる。
【００８４】
（実施の形態２）
実施の形態１においては、スクライブ領域ＳＡのパッシベーション膜４１上にターゲットＴを形成したが、スクライブ領域ＳＡのパッシベーション膜４１やさらにその下層の絶縁膜をエッチングし、溝を形成した後、この溝内に導電性膜を埋め込むことによりターゲットＴを形成しても良い。
【００８５】
なお、第３層配線Ｍ３の形成工程までは、図４および図５を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００８６】
図２９に示すように、第３層配線Ｍ３上に、実施の形態１と同様に、パッシベーション膜４１を形成し、次いで、第３層配線Ｍ３上のパッシベーション膜４１をドライエッチングにより除去し、第３層配線Ｍ３上の第１パッド部ＰＡＤ１を露出させる。
【００８７】
この際、ヒューズＦ上のパッシベーション膜４１およびその下層の絶縁膜（３３等）を除去し、溝４２を形成し、さらに、スクライブ領域ＳＡ上に溝６３を形成する。この溝６３のパターンは、略Ｌ字状であり、その幅は約１０μｍである（図３４参照）。
【００８８】
次いで、実施の形態１と同様に、スクライブ領域ＳＡ、第１パッド部ＰＡＤ１および溝４２上に開口部を有するポリイミド樹脂膜４３を形成し、さらに、その上部にシード層４５を形成する。
【００８９】
次いで、実施の形態１と同様に、長溝４７および略Ｌ字形状の溝４７ｔを有するレジスト膜Ｒを形成し（図３０）、その内部に、Ｃｕ膜４９ａおよびＮｉ膜４９ｂを電解メッキ法により形成し、レジスト膜Ｒを除去した後、Ｃｕ膜４９ａ等をマスクにシード層４５を除去する。その結果、Ｃｕ膜４９ａ、Ｎｉ膜４９ｂおよびシード層４５よりなる再配線４９およびターゲットＴが形成される（図３１）。このターゲットＴは、溝６３内に形成される。図３３に図３１のターゲットＴ部の部分拡大図を示す。また、図３４に、ターゲットＴ部の要部平面図を示す。
【００９０】
次いで、図３２に示すように、実施の形態１と同様に、再配線４９上の第２パッド部ＰＡＤ２およびスクライブ領域ＳＡ等を開口したポリイミド樹脂膜５１を形成し、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂの表面処理（アッシング処理、アルカリ脱脂処理および酸洗浄等）を行った後、その表面にＡｕ膜５３を形成する。この際、ターゲットＴ上にもＡｕ膜５３が形成される。
【００９１】
この後、実施の形態１と同様に、第２パッド部ＰＡＤ２上のＡｕ膜５３を用いてＰ検査を行い、さらに、レーザ救済機により、ターゲットＴを認識した後、ヒューズＦを切断する。
【００９２】
次いで、Ａｕ膜５３の上に実施の形態１と同様に、バンプ電極５５を形成し、さらに、実装基板６０等の上部に実装する。
【００９３】
このように、本実施の形態によれば、ターゲットＴを再配線と同じ層で構成し、さらに、溝の内部に形成したので、例えば、シード層のエッチング液やＡｕ膜の形成時の前処理液によるターゲットの腐食を防止でき、ターゲットＴの位置認識を的確に行える。
【００９４】
（実施の形態３）
実施の形態２の溝６３内にメッキ膜を成長させず、溝６３のパターン幅を小さくすることにより、溝６３の内部にシード層４５を残存させ、かかる膜をターゲットとしても良い。
【００９５】
即ち、実施の形態２において図２９を参照しながら説明したように、スクライブ領域ＳＡに溝６３を形成する。但し、この溝６３のパターンは、略Ｌ字状であり、その幅は約１〜５μｍとする（図３８参照）。
【００９６】
次いで、実施の形態２と同様に、ポリイミド樹脂膜４３およびシード層４５を形成し、長溝４７を有するレジスト膜Ｒを形成するが、この際、図３５に示すように、溝６３上をレジスト膜Ｒで覆い、メッキ膜（Ｃｕ膜４９ａおよびＮｉ膜４９ｂ）を形成しない。
【００９７】
次いで、実施の形態２と同様に、溝４７内にメッキ膜を形成した後、レジスト膜Ｒを除去し、Ｃｕ膜４９ａ等をマスクにシード層４５を除去し、再配線４９を形成する（図３６）。
【００９８】
この際、溝６３のパターンの幅が小さいため、その底部にはシード層４５が厚く堆積されており、また、エッチングが進み難いため、図３６に示すように、溝６３の側壁および底部にシード層４５（ターゲットＴ）が残存する。図３７に図３６のターゲットＴ部の部分拡大図を示す。また、図３６に、ターゲットＴ部の要部平面図を示す。
【００９９】
次いで、実施の形態２と同様に、ポリイミド樹脂膜５１を形成し、Ｎｉ膜４９ｂの表面処理を行った後、その表面にＡｕ膜５３を形成する。
【０１００】
この後、実施の形態２と同様に、第２パッド部ＰＡＤ２上のＡｕ膜５３を用いてＰ検査を行い、さらに、レーザ救済機により、ターゲットＴを認識した後、ヒューズＦを切断する。
【０１０１】
次いで、Ａｕ膜５３の上に実施の形態２と同様に、バンプ電極５５を形成し、さらに、実装基板６０等の上部に実装する。
【０１０２】
このように、本実施の形態によれば、ターゲットＴをシード層４５で構成したので、ターゲットの腐食を防止でき、ターゲットＴの位置認識を的確に行える。
【０１０３】
また、本実施の形態においては、図３７に示すように、ターゲットＴの表面をパッシベーション膜４１の表面高さより低くでき、レジスト膜の形成に用いられる露光機の位置精度によらず、パッシベーション膜４１の位置精度が得られる。
【０１０４】
（実施の形態４）
本実施の形態は、実施の形態２のターゲットの上部にポリイミド樹脂膜５１を残存させたものである。
【０１０５】
図３９に示すように、実施の形態２と同様に、再配線４９およびターゲットＴを形成する。
【０１０６】
次いで、図４０に示すように、実施の形態１と同様に、再配線４９上の第２パッド部ＰＡＤ２等を開口したポリイミド樹脂膜５１を形成するが、この際、ターゲットＴ上を覆うようポリイミド樹脂膜５１を残存させる。図４２に図４０のターゲットＴ部の部分拡大図を示す。また、図４３に、ターゲットＴ部の要部平面図を示す。
【０１０７】
この後、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂに、表面処理を施し、その表面にＡｕ膜５３を形成する（図４１）。
【０１０８】
この後、実施の形態１と同様に、第２パッド部ＰＡＤ２上のＡｕ膜５３を用いてＰ検査を行い、さらに、レーザ救済機により、ターゲットＴを認識した後、ヒューズＦを切断する。この際、ポリイミド樹脂膜５１等の有機膜は、ターゲットＴの反射光を透過させるため、その下層のターゲットＴを認識することができる。
【０１０９】
このように、本実施の形態によっても、実施の形態２等と同様に、ターゲットの腐食を防止でき、ターゲットＴの位置認識を的確に行える。
【０１１０】
（実施の形態５）
本実施の形態は、ターゲットＴを第３層配線Ｍ３と同じ層で構成し、ターゲットの上部にポリイミド樹脂膜４３を残存させたものである。
【０１１１】
なお、第２層配線Ｍ２およびプラグＰ３の形成工程までは、図４を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１１２】
図４４に示すように、酸化シリコン膜３３およびプラグＰ３上に、例えばＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃを順次堆積し、所望の形状にパターニングすることにより第３層配線Ｍ３を形成する。この際、第３層配線Ｍ３を構成する膜と同層の膜でターゲットＴをスクライブ領域ＳＡに形成する。即ち、ターゲットＴは、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成される。このターゲットＴのパターンは、略Ｌ字状であり、その幅は約１０μｍである（図４８参照）。
【０１１３】
次いで、実施の形態１と同様に、パッシベーション膜４１を形成し、次いで、第３層配線Ｍ３上のパッシベーション膜４１をドライエッチングにより除去し、第１パッド部ＰＡＤ１を露出させる。この際、ターゲットＴ上を覆うパッシベーション膜４１も除去し、開口部ＯＡを形成する。次いで、第１パッド部ＰＡＤ１および開口部ＯＡから露出したＴｉＮ膜Ｍ３ｃを除去する。なお、ターゲットＴ上の全てのパッシベーション膜４１等を除去する必要はなく、例えば、図４８に示すように、開口部ＯＡのパターンを逆Ｌ字状としてもよい。
【０１１４】
次いで、図４５に示すように、実施の形態１と同様に、第１パッド部ＰＡＤ１および溝４２上に開口部を有するポリイミド樹脂膜４３を形成する。この際、ターゲットＴ上を覆うようポリイミド樹脂膜４３を残存させる。図４７に図４５のターゲットＴ部の部分拡大図を示す。また、図４８に、ターゲットＴ部の要部平面図を示す。
【０１１５】
次いで、図４６に示すように、実施の形態１と同様に、溝４７を有するレジスト膜Ｒを形成し、その内部に、メッキ膜を形成した後、レジスト膜Ｒを除去し、Ｃｕ膜４９ａ等をマスクにシード層４５を除去し、再配線４９を形成する。
【０１１６】
次いで、実施の形態１と同様に、ポリイミド樹脂膜５１を形成し、Ｎｉ膜４９ｂの表面処理を行った後、その表面にＡｕ膜５３を形成する。
【０１１７】
この後、実施の形態１と同様に、第２パッド部ＰＡＤ２上のＡｕ膜５３を用いてＰ検査を行い、さらに、レーザ救済機により、ターゲットＴを認識した後、ヒューズＦを切断する。この際、ポリイミド樹脂膜４３は、ターゲットＴの反射光を透過させるため、その下層のターゲットＴを認識することができる。
【０１１８】
このように、本実施の形態によれば、Ａｌ合金膜等よりなるターゲットＴ上にポリイミド膜を残存させたので、例えば、シード層のエッチング液やＡｕ膜の形成時の前処理液によるターゲットの腐食を防止でき、ターゲットＴの位置認識を的確に行える。
【０１１９】
（実施の形態６）
本実施の形態は、ターゲットＴを第３層配線Ｍ３と同じ層で構成し、その最上層のＴｉＮ膜Ｍ３ｃを残存させたものである。
【０１２０】
実施の形態５においては、図４４を参照しながら説明したように、パッシベーション膜４１を形成し、次いで、第３層配線Ｍ３上の第１パッド部ＰＡＤ１を露出させ、ターゲットＴ上を覆うパッシベーション膜４１を除去し、開口部ＯＡを形成した後、さらに、露出したＴｉＮ膜Ｍ３ｃを除去したが、本実施の形態においては、図４９に示すように、ＴｉＮ膜Ｍ３ｃを残存させる。このＴｉＮ膜は、シード層４５のエッチング液やＡｕ膜５３の形成時の前処理液に対する耐性が強い。
【０１２１】
図４９は、ターゲットＴ部の部分拡大図であり、また、図５０は、ターゲットＴ部の要部平面図を示す。
【０１２２】
このように、本実施の形態においては、ターゲットＴ上のＴｉＮ膜Ｍ３ｃを残存させたので、例えば、シード層のエッチング液やＡｕ膜の形成時の前処理液によるターゲットＴを構成するＡｌ合金膜Ｍ３ｂの腐食を防止でき、ターゲットＴの位置認識を的確に行える。
【０１２３】
なお、本実施の形態の半導体装置の製造工程は、ターゲットＴ上のＴｉＮ膜Ｍ３ｃを残存させ、ターゲットＴ上のポリイミド樹脂膜４３を形成しない点を除いては、実施の形態５と同様であるためその詳細な説明を省略する。
【０１２４】
もちろん、図５１および図５２に示すように、ＴｉＮ膜Ｍ３ｃを残存させたターゲットＴ上に、さらに、実施の形態５で説明したように、ポリイミド樹脂膜４３を残存させても良い。図５１は、ターゲットＴ部の部分拡大図であり、また、図５２は、ターゲットＴ部の要部平面図を示す。
【０１２５】
（実施の形態７）
実施の形態５や６においては、ターゲットＴを第３層配線Ｍ３と同じ層で構成し、その上部のＴｉＮ膜Ｍ３ｃやポリイミド樹脂膜４３を残存させたが、以下に示すように、第３層配線Ｍ３を銅膜を用いて形成してもよい。
【０１２６】
なお、第２層配線Ｍ２およびプラグＰ３の形成工程までは、図４を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１２７】
図５３に示すように、酸化シリコン膜３３およびプラグＰ３上に、例えば窒化シリコン膜３５ａおよび酸化シリコン膜３５ｂを順次堆積した後、プラグＰ３上の絶縁膜を除去し、配線溝３７ａを形成する。この際、スクライブ領域ＳＡ上にもターゲット用の溝３７ｂを形成する。この溝のパターンは、略Ｌ字状であり、その幅は約１０μｍである（図５９参照）。
【０１２８】
次いで、図５４に示すように、溝３７ａ、３７ｂ内を含む酸化シリコン膜３５ｂ上に銅膜３９を、例えば、メッキ法、ＣＶＤ法もしくはスパッタ法などを用いて堆積する。
【０１２９】
次いで、図５５に示すように、溝３７ａ、３７ｂ外部の銅膜３９を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により除去し、ターゲットＴおよび第３層配線Ｍ３を形成する。
【０１３０】
次いで、実施の形態１と同様に、第３層配線Ｍ３等の上部にパッシベーション膜４１を形成し、第３層配線Ｍ３上の第１パッド部ＰＡＤ１等を露出させた後、スクライブ領域ＳＡ、第１パッド部ＰＡＤ１および溝４２上に開口部を有するポリイミド樹脂膜４３を形成する（図５６）。この際、ターゲットＴ上には、パッシベーション膜４１が残存している。図５８は、ターゲットＴ部の部分拡大図であり、また、図５９は、ターゲットＴ部の要部平面図を示す。
【０１３１】
さらに、実施の形態１と同様に、Ｃｕ膜４９ａおよびＮｉ膜４９ｂを形成した後、これらの膜をマスクにシード層４５をエッチングし、再配線４９を形成する。次いで、再配線４９上の第２パッド部ＰＡＤ２およびスクライブ領域ＳＡ等を開口したポリイミド樹脂膜５１を形成し、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂの表面処理（アッシング処理、アルカリ脱脂処理および酸洗浄等）を行い、その表面にＡｕ膜５３を形成する（図５７）。
【０１３２】
この後、実施の形態１と同様に、第２パッド部ＰＡＤ２上のＡｕ膜５３を用いてＰ検査を行い、さらに、レーザ救済機により、ターゲットＴを認識した後、ヒューズＦを切断する。この際、ターゲットＴを構成する銅膜の反射光は、パッシベーション膜４１を介しても検出可能である。従って、ターゲットＴの位置を認識することができる。
【０１３３】
次いで、Ａｕ膜５３の上に実施の形態１と同様に、バンプ電極５５を形成し、さらに、実装基板６０等の上部に実装する。
【０１３４】
このように、本実施の形態によれば、ターゲットＴを銅配線で構成し、ターゲットＴ上にパッシベーション膜４１を残存させたので、例えば、シード層のエッチング液やＡｕ膜の形成時の前処理液によるターゲットの腐食を防止でき、ターゲットＴの位置認識を的確に行える。
【０１３５】
（実施の形態８）
実施の形態１等においては、ターゲットＴを略Ｌ字状としたが、ターゲットのパターン形状は、かかる形状に限定されるものではなく、例えば、図６０に示すように、２つの独立した略矩形状（長方形状）のパターンであってもよい。
【０１３６】
この場合も、レーザをＸ方向およびＹ方向に走査し、レーザの反射強度の変化を測定することによって、基準点ＲＰを決定することができる。
【０１３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３８】
特に、本実施の形態１等においては、メモリセルとしてＤＲＡＭメモリセルを例に説明したが、この他、ＳＲＡＭや不揮発性メモリ等、メモリセルの冗長救済を行う半導体集積回路装置に広く適用可能である。なお、ヒューズは、メモリセルの冗長救済用のものに限られない。
【０１３９】
また、実施の形態１においては、ヒューズＦをゲート電極Ｇと同じ膜で構成したが、この他、ヒューズを配線やプラグと同じ層で構成しても良い。
【０１４０】
また、実施の形態１等においては、スクライブ領域ＳＡにターゲットを形成したが、ターゲットの形成位置は、チップ領域ＣＡ内であっても良い。但し、素子の高集積化の観点からは、スクライブ領域ＳＡに形成することが望ましい。
【０１４１】
また、チップ領域ＣＡ内に形成された配線や再配線等をターゲットとして用いてもよい。
【０１４２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１４３】
第１パッド領域から第２パッド領域まで延在する再配線と同層の膜でターゲット（位置合わせマーク）を構成する等、ターゲットおよびその近傍の構成を工夫し、その位置を基準にヒューズを切断したので、ターゲットの認識精度を向上させ、ヒューズの切断精度を向上させることができる。
【０１４４】
また、半導体集積回路装置の歩留まりを向上させ、また、その特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置が形成される半導体ウエハを示す平面図である。
【図２】本発明の実施の形態１である半導体集積回路装置のメモリセル部を示す基板の要部断面図である。
【図３】図１のチップ領域部近傍の拡大図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図１４】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１５】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１６】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１７】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１８】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図１９】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２０】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２１】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２２】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図２３】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２４】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２５】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２６】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２７】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２８】本発明の実施の形態１の効果を示すための半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図２９】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３０】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３１】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３２】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３３】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３４】本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図３５】本発明の実施の形態３である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図３９】本発明の実施の形態４である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４０】本発明の実施の形態４である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４１】本発明の実施の形態４である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４２】本発明の実施の形態４である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４３】本発明の実施の形態４である半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図４４】本発明の実施の形態５である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４５】本発明の実施の形態５である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４６】本発明の実施の形態５である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４７】本発明の実施の形態５である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図４８】本発明の実施の形態５である半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図４９】本発明の実施の形態６である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５０】本発明の実施の形態６である半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図５１】本発明の実施の形態６である他の半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５２】本発明の実施の形態６である他の半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図５３】本発明の実施の形態７である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５４】本発明の実施の形態７である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５５】本発明の実施の形態７である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５６】本発明の実施の形態７である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５７】本発明の実施の形態７である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５８】本発明の実施の形態７である半導体集積回路装置の製造工程を示す基板の要部断面図である。
【図５９】本発明の実施の形態７である半導体集積回路装置の製造工程を示す基板の要部平面図である。
【図６０】本発明の実施の形態８である半導体集積回路装置のターゲット部を示す基板の要部平面図である。
【符号の説明】
１　　半導体基板（基板）
３　　素子分離
５　　ｐ型ウエル
７　　ゲート絶縁膜
９、１１　　ソース、ドレイン領域
１３ａ　　多結晶シリコン膜
１３ｂ　　ＷＮ膜
１３ｃ　　Ｗ膜
１５　　窒化シリコン膜
１７　　窒化シリコン膜
２１　　上部電極
２３　　容量絶縁膜
２５　　下部電極
２７ａ〜２７ｅ　　酸化シリコン膜
３１　　酸化シリコン膜
３２　　酸化シリコン膜
３３　　酸化シリコン膜
３５ａ　　窒化シリコン膜
３５ｂ　　酸化シリコン膜
３７ａ、３７ｂ　　溝
３９　　銅膜
４１　　パッシベーション膜
４１ａ　窒化シリコン膜
４１ｂ　酸化シリコン膜
４２　　溝
４３　　ポリイミド樹脂膜
４５　　シード層
４７、４７ｔ　　溝
４９　　再配線
４９ａ　　Ｃｕ膜
４９ｂ　　Ｎｉ膜
５１　　ポリイミド樹脂膜
５３　　Ａｕ膜
５５　　バンプ電極
６０　　実装基板
６２　　アンダフィル樹脂
６３　　溝
ＢＬ　　ビット線
Ｃ　　情報蓄積用容量素子
ＣＡ　　チップ領域
Ｆ　　ヒューズ
ＦＡ　　ヒューズ領域
Ｇ　　ゲート電極
Ｍ１　　第１層配線
Ｍ２　　第２層配線
Ｍ３　　第３層配線
Ｍ３ａ　　ＴｉＮ膜
Ｍ３ｂ　　Ａｌ合金膜
Ｍ３ｃ　　ＴｉＮ膜
ＭＡ　　メモリ領域
ＯＡ　　開口部
Ｐ　　プローブ針
Ｐ１　　プラグ
Ｐ１ａ　　プラグ
Ｐ１ｂ　　プラグ
Ｐ２　　プラグ
Ｐ２ａ　　プラグ
Ｐ２ｂ　　プラグ
Ｐ３　　プラグ
ＰＡ　　周辺回路領域
ＰＡＤ１　　第１パッド部
ＰＡＤ２　　第２パッド部
Ｑｔ　　情報転送用ＭＩＳＦＥＴ
Ｒ　　レジスト膜
ＲＢ　　レーザ光
ＲＡ　　冗長メモリ領域
ＲＰ　　基準点
ＳＡ　　スクライブ領域
Ｔ　　ターゲット
Ｗ　　半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004134640.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2004134640.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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