(57)【要約】【課題】簡単なハードウェア構成によって不正受け付けを適切に回避し得るマルチプロセッサシステムを得る。【解決手段】優先順位判定部２３と出力部２４１，２４２との間に、比較器３０及びマスクレジスタ３１が追加されている。プロセッサ２１が割り込み信号Ｔ１を受け付けると、プロセッサ２１は、割り込み処理ルーチンの実行を開始するとともに、マスクレジスタ３１の値を最大値（優先順位が最も高い値）に変更する。これにより、割り込み信号Ｕがキャンセルされる。即ち、割り込みフラグ信号Ｕａ及び割り込みレベル信号Ｕｂがクリアされる。これに伴って、割り込み信号Ｔ１，Ｔ２もクリアされる。【選択図】　　　　図４
2004127163.tif 000002
【特許請求の範囲】
【請求項１】
複数のプロセッサと、
前記複数のプロセッサに接続された割り込みコントローラと
を備え、
前記割り込みコントローラに割り込み要求が入力された場合、前記割り込みコントローラは、前記複数のプロセッサに割り込み信号を入力し、
前記複数のプロセッサのいずれかによって前記割り込み要求が受け付けられると、前記割り込み要求を受け付けた前記プロセッサは、前記割り込みコントローラに前記割り込み信号をキャンセルさせる、マルチプロセッサシステム。
【請求項２】
前記割り込みコントローラは、
いずれも前記複数のプロセッサによって共有された、
優先度が設定されたマスクレジスタと、
前記割り込み信号の優先度と、前記マスクレジスタに設定された優先度とを比較する比較器と
を有し、
前記比較器による比較の結果、前記割り込み信号の優先度が前記マスクレジスタに設定された優先度よりも高い場合に、前記割り込みコントローラは前記複数のプロセッサに前記割り込み信号を入力し、
前記複数のプロセッサのいずれかによって前記割り込み要求が受け付けられると、前記割り込み要求を受け付けた前記プロセッサは、前記マスクレジスタに設定されている優先度を最大値に変更する、請求項１に記載のマルチプロセッサシステム。
【請求項３】
前記割り込み要求を受け付けた前記プロセッサは、割り込み処理を終了すると、前記マスクレジスタに設定されている優先度を最小値に変更する、請求項２に記載のマルチプロセッサシステム。
【請求項４】
前記割り込みコントローラは、外部からの前記割り込み要求の受け付けの許可又は不許可を設定するレジスタを有し、
前記レジスタが「許可」に設定されていることを条件として、前記割り込みコントローラは前記複数のプロセッサに前記割り込み信号を入力し、
前記複数のプロセッサのいずれかによって前記割り込み要求が受け付けられると、前記割り込み要求を受け付けたプロセッサからの信号に基づき、前記割り込みコントローラは、前記レジスタを「不許可」に設定する、請求項１に記載のマルチプロセッサシステム。
【請求項５】
前記割り込み要求を受け付けた前記プロセッサは、割り込み処理を終了すると、前記レジスタを「許可」に設定する、請求項４に記載のマルチプロセッサシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マルチプロセッサシステムに関し、特に、割り込みコントローラを備えるマルチプロセッサシステムに関するものである。
【０００２】
【従来の技術】
図７は、従来のマルチプロセッサシステムの構成を示すブロック図である。マルチプロセッサシステムは、複数のプロセッサ１０１１〜１０１ｎ（ｎは２以上の整数）と、ＣＰＵバス１０５と、割り込みバス１０６と、割り込みコントローラ１０４とを備えている。プロセッサ１０１１〜１０１ｎはそれぞれ、ＣＰＵコア１０２１〜１０２ｎと、割り込みコントローラ１０３１〜１０３ｎとを備えている。
【０００３】
周辺のＩ／Ｏ装置（図示しない）が発生した割り込み要求Ｓ１〜Ｓｍ（ｍは２以上の整数）は、割り込みコントローラ１０４に入力される。割り込みコントローラ１０４は、割り込み優先順位の判定やパケット生成等の処理を行った後、パケット化された割り込み要求Ｓ１〜Ｓｍを割り込みバス１０６に送出する。割り込みコントローラ１０３１〜１０３ｎは、割り込みバス１０６上を流れているパケットを監視し、自己宛のパケットが存在すれば、割り込みバス１０６からそのパケットを取り込む。その後、ＣＰＵコア１０２１〜１０２ｎによって割り込み処理が実行される。
【０００４】
また、プロセッサ１０１１〜１０１ｎ同士でのデータ通信等のために任意のＣＰＵコア１０２１〜１０２ｎが割り込み要求を発生すると、対応する割り込みコントローラ１０３１〜１０３ｎは、パケットを生成して割り込みバス１０６に送出する。その後は上記と同様に、いずれかの割り込みコントローラ１０３１〜１０３ｎによってパケットが取り込まれた後、ＣＰＵコア１０２１〜１０２ｎによって割り込み処理が実行される。
【０００５】
なお、割り込みコントローラを備えるマルチプロセッサシステムに関する技術が、特許文献１に記載されている。
【０００６】
【特許文献１】
特開平８−５５０３８号公報
【０００７】
【発明が解決しようとする課題】
マルチプロセッサシステムにおける割り込み処理では、あるプロセッサによって割り込み要求が受け付けられた後に、同じ割り込み要求が他のプロセッサによって受け付けられてしまうという弊害、即ち不正受け付けの弊害がある。かかる弊害を回避すべく、従来のマルチプロセッサシステムでは、不正期間をマスクするためのプログラマブルなタイマを追加するといった方式が採用されており（特開平８−５５０３８号公報参照）、システムの構成及び動作が複雑になるという問題がある。
【０００８】
本発明はかかる問題を解決するために成されたものであり、ソフトウェアの複雑な介在を伴うことなく、簡単なハードウェア構成によって不正受け付けを適切に回避し得るマルチプロセッサシステムを得ることを目的とするものである。
【０００９】
【課題を解決するための手段】
この発明のうち請求項１に記載のマルチプロセッサシステムは、複数のプロセッサと、複数のプロセッサに接続された割り込みコントローラとを備え、割り込みコントローラに割り込み要求が入力された場合、割り込みコントローラは、複数のプロセッサに割り込み信号を入力し、複数のプロセッサのいずれかによって割り込み要求が受け付けられると、割り込み要求を受け付けたプロセッサは、割り込みコントローラに割り込み信号をキャンセルさせるものである。
【００１０】
また、この発明のうち請求項２に記載のマルチプロセッサシステムは、請求項１に記載のマルチプロセッサシステムであって、割り込みコントローラは、いずれも複数のプロセッサによって共有された、優先度が設定されたマスクレジスタと、割り込み信号の優先度と、マスクレジスタに設定された優先度とを比較する比較器とを有し、比較器による比較の結果、割り込み信号の優先度がマスクレジスタに設定された優先度よりも高い場合に、割り込みコントローラは複数のプロセッサに割り込み信号を入力し、複数のプロセッサのいずれかによって割り込み要求が受け付けられると、割り込み要求を受け付けたプロセッサは、マスクレジスタに設定されている優先度を最大値に変更することを特徴とするものである。
【００１１】
また、この発明のうち請求項３に記載のマルチプロセッサシステムは、請求項２に記載のマルチプロセッサシステムであって、割り込み要求を受け付けたプロセッサは、割り込み処理を終了すると、マスクレジスタに設定されている優先度を最小値に変更することを特徴とするものである。
【００１２】
また、この発明のうち請求項４に記載のマルチプロセッサシステムは、請求項１に記載のマルチプロセッサシステムであって、割り込みコントローラは、外部からの割り込み要求の受け付けの許可又は不許可を設定するレジスタを有し、レジスタが「許可」に設定されていることを条件として、割り込みコントローラは複数のプロセッサに割り込み信号を入力し、複数のプロセッサのいずれかによって割り込み要求が受け付けられると、割り込み要求を受け付けたプロセッサからの信号に基づき、割り込みコントローラは、レジスタを「不許可」に設定することを特徴とするものである。
【００１３】
また、この発明のうち請求項５に記載のマルチプロセッサシステムは、請求項４に記載のマルチプロセッサシステムであって、割り込み要求を受け付けたプロセッサは、割り込み処理を終了すると、レジスタを「許可」に設定することを特徴とするものである。
【００１４】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係るマルチプロセッサシステムの構成を示すブロック図である。ＬＳＩ１は、複数のプロセッサ２１〜２ｎと、バスインタフェースユニット（ＢＩＵ）４と、割り込みコントローラ５と、タイマやシリアルＩ／Ｏ等のＩ／Ｏ装置６と、ＣＰＵバス７と、メモリ等のデバイス（図示しない）が接続された外部バス８と、Ｉ／Ｏバス９とを備えている。プロセッサ２１〜２ｎはそれぞれ、ＣＰＵコア３１〜３ｎと、キャッシュメモリ（図示しない）とを有している。
【００１５】
プロセッサ２１〜２ｎ及びＢＩＵ４は、ＣＰＵバス７に接続されている。ＢＩＵ４、割り込みコントローラ５、及びＩ／Ｏ装置６は、Ｉ／Ｏバス９に接続されている。ＢＩＵ４は、外部バス８に接続されている。割り込みコントローラ５は、図７に示した割り込みバス１０６を介することなく、プロセッサ２１〜２ｎの各々に直接に接続されている。
【００１６】
ＢＩＵ４は、ＣＰＵバス７上を流れる命令やデータ等の調停や、外部バス８及びＩ／Ｏバス９の制御を行う。プロセッサ２１〜２ｎは、必要とする命令やデータが自己のキャッシュメモリ内に存在しない場合に、その命令やデータのリクエストをＣＰＵバス７に送出する。ＢＩＵ４は、プロセッサ２１〜２ｎからＣＰＵバス７を介して送られてくる上記リクエストの調停を行う。プロセッサ２１〜２ｎから割り込みコントローラ５及びＩ／Ｏ装置６へのアクセス要求は、ＢＩＵ４によって調停された後、Ｉ／Ｏバス９を介して割り込みコントローラ５及びＩ／Ｏ装置６に入力される。
【００１７】
ＬＳＩ１に内蔵されたＩ／Ｏ装置６又はＬＳＩ１の外部に接続されたＩ／Ｏ装置（図示しない）が発生した割り込み要求Ｓ１〜Ｓｍは、割り込みコントローラ５に入力される。割り込みコントローラ５は、各プロセッサ２１〜２ｎに対応する割り込み信号Ｔ１〜Ｔｎを生成する。割り込み信号Ｔ１〜Ｔｎは、図７に示した割り込みバス１０６を介することなく、プロセッサ２１〜２ｎの各々に直接に入力される。
【００１８】
本発明は特に割り込みコントローラ５の構成に関するものであるが、本発明に係る割り込みコントローラ５を説明する前に、まず、本発明の前提となる割り込みコントローラの構成について説明する。
【００１９】
図２は、本発明の前提となる割り込みコントローラの具体的な構成を示すブロック図である。但し、図面の簡略化のため、図２では、２個のプロセッサ２１，２２のみを備えるマルチプロセッサシステムを想定して、割り込みコントローラの構成を示している。割り込みコントローラは、割り込みリクエストレジスタ２１と、割り込みの優先順位（優先度）に基づく優先順位判定部２２と、固定されたハードウェハ構成に基づく優先順位判定部２３と、プロセッサ２１，２２にそれぞれ対応する出力部２４１，２４２と、プロセッサ間割り込み制御レジスタ２９とを備えている。出力部２４１は、比較器２５１，２６１と、マスクレジスタ２７１と、ステータスレジスタ２８１とを備えている。同様に出力部２４２は、比較器２５２，２６２と、マスクレジスタ２７２と、ステータスレジスタ２８２とを備えている。割り込みリクエストレジスタ２１、マスクレジスタ２７１，２７２、ステータスレジスタ２８１，２８２、及びプロセッサ間割り込み制御レジスタ２９は、図１に示したＩ／Ｏバス９に接続されており、プロセッサ２１〜２ｎによって各レジスタの記憶内容の読み出し及び書き込みが可能である。
【００２０】
図３は、図２に示した割り込みコントローラの動作を説明するためのタイミングチャートである。以下、図１〜３を参照しつつ、本発明の前提となる割り込みコントローラの動作について説明する。
【００２１】
ＬＳＩ１に内蔵されたＩ／Ｏ装置６又はＬＳＩ１の外部に接続されたＩ／Ｏ装置が発生した割り込み要求Ｓ１〜Ｓｍ（図３の「Ｓ」）は、時刻ｔ１において、割り込みリクエストレジスタ２１に入力される。割り込みリクエストレジスタ２１は、割り込み要因ごとに存在しており、割り込み要求Ｓ１〜Ｓｍの受け付けの許可又は不許可の設定（即ち許可ビットの設定）、割り込みセンスモードの設定、各割り込み要求Ｓ１〜Ｓｍの優先順位の設定等を行う。許可ビットが「許可」に設定されていれば、割り込みリクエストレジスタ２１は、割り込みセンスモードに従って割り込み要求Ｓ１〜Ｓｍを検出する。一方、許可ビットが「不許可」に設定されていれば、割り込みリクエストレジスタ２１は割り込み要求Ｓ１〜Ｓｍを検出しない。ここでは、「許可」に設定されているものとする。
【００２２】
割り込みリクエストレジスタ２１によって検出された割り込み要求Ｓ１〜Ｓｍは、優先順位判定部２２に入力される。優先順位判定部２２は、各割り込み要求Ｓ１〜Ｓｍの優先順位同士を比較し、最も優先順位が高い一又は複数の割り込み要求Ｓ１〜Ｓｍを特定する。
【００２３】
優先順位判定部２２によって特定された一又は複数の割り込み要求Ｓ１〜Ｓｍは、優先順位判定部２３に入力される。優先順位判定部２３は、固定されたハードウェハ構成に基づいて、優先順位が同一レベルの割り込み要求Ｓ１〜Ｓｍの中から一の割り込み要求を選択する。時刻ｔ２において、優先順位判定部２３からは、選択された割り込み要求Ｓ１〜Ｓｍに関する割り込み信号Ｕ、具体的には割り込みフラグ信号（図３の「Ｕａ」）と割り込みレベル信号（図３の「Ｕｂ」）とが出力される。
【００２４】
割り込み信号Ｕは、割り込みコントローラ内の全ての出力部２４１，２４２に入力される。ステータスレジスタ２８１，２８２は、入力された割り込み信号Ｕの割り込み要因番号や優先順位を保持する。また、比較器２５１，２５２は、割り込みレベル信号Ｕｂで記述されている優先順位と、マスクレジスタ２７１，２７２に設定されている優先順位とを比較する。割り込みレベル信号Ｕｂで記述されている優先順位が、マスクレジスタ２７１，２７２に設定されている優先順位よりも高い場合、割り込み信号Ｕはマスクされずに、後段の比較器２６１，２６２に入力される。ここでは、割り込み信号Ｕはマスクされないものとする。
【００２５】
プロセッサ間割り込み制御レジスタ２９は、プロセッサ２１，２２間の割り込みを制御するレジスタである。プロセッサ間割り込み制御レジスタ２９に書き込みを行うことにより、任意のプロセッサ２１，２２に対してプロセッサ間割り込み要求Ｖ１，Ｖ２が入力される。
【００２６】
プロセッサ間割り込み制御レジスタ２９からプロセッサ間割り込み要求Ｖ１，Ｖ２が入力されている場合、比較器２６１，２６２は、無条件でプロセッサ間割り込み要求Ｖ１，Ｖ２を出力する。一方、プロセッサ間割り込み制御レジスタ２９からプロセッサ間割り込み要求Ｖ１，Ｖ２が入力されていない場合、比較器２６１，２６２は、比較器２５１，２５２から入力された割り込み信号Ｕを割り込み信号Ｔ１，Ｔ２として出力する。ここでは、時刻ｔ３において、比較器２６１，２６２から割り込み信号Ｔ１，Ｔ２がそれぞれ出力されるものとする。
【００２７】
割り込み信号Ｔ１，Ｔ２は、プロセッサ２１，２２にそれぞれ入力される。ここでは、時刻ｔ４において、プロセッサ２１が最も早く割り込み信号Ｔ１を受け付けたものとする。プロセッサ２１によって割り込み処理ルーチンが実行され、割り込み処理ルーチンを実行する過程において（時刻ｔ５）、プロセッサ２１は割り込み要求Ｓをクリアする。割り込み要求Ｓがクリアされたことを受けて、時刻ｔ６において割り込みフラグ信号Ｕａ及び割り込みレベル信号Ｕｂがクリアされ、時刻ｔ７において割り込み信号Ｔ１，Ｔ２がクリアされる。
【００２８】
ところが、以上説明した本発明の前提となる割り込みコントローラによると、時刻ｔ４でプロセッサ２１によって割り込み信号Ｔ１が受け付けられてから、時刻ｔ７で割り込み信号Ｔ２がクリアされるまでの間に、プロセッサ２２が割り込み信号Ｔ２を受け付けてしまう可能性がある。この場合、一つの割り込み信号Ｕに対して複数のプロセッサ２１，２２が割り込み処理を実行してしまうという問題が生じる。以下、かかる問題が解決された、本発明に係る割り込みコントローラ５について説明する。
【００２９】
図４は、図２に対応させて、本発明の実施の形態１に係る割り込みコントローラ５の具体的な構成を示すブロック図である。優先順位判定部２３と出力部２４１，２４２との間に、比較器３０及びマスクレジスタ３１が追加されている。マスクレジスタ３１には、割り込みの優先順位が設定されている。マスクレジスタ３１に設定されている優先順位は、プロセッサ２１〜２ｎによって変更可能である。
【００３０】
図５は、割り込みコントローラ５の動作を説明するためのタイミングチャートである。以下、図１，４，５を参照しつつ、割り込みコントローラ５の動作について説明する。
【００３１】
上記と同様に、時刻ｔ１において、割り込み要求Ｓが割り込みリクエストレジスタ２１に入力される。そして、優先順位判定部２２，２３によって優先順位の判定が行われた後、時刻ｔ２において、優先順位判定部２３から割り込み信号Ｕが出力される。割り込み信号Ｕは比較器３０に入力され、比較器３０は、割り込みレベル信号Ｕｂで記述されている優先順位と、マスクレジスタ３１に設定されている優先順位とを比較する。割り込みレベル信号Ｕｂで記述されている優先順位が、マスクレジスタ３１に設定されている優先順位よりも高い場合、割り込み信号Ｕはマスクされずに、後段の出力部２４１，２４２に入力される。このとき、マスクレジスタ３１の値は最小値（優先順位が最も低い値）に設定されており、従って、割り込み信号Ｕはマスクされない。その後、出力部２４１，２４２において上記と同様の処理が行われ、時刻ｔ３において、比較器２６１，２６２から割り込み信号Ｔ１，Ｔ２がそれぞれ出力される。
【００３２】
上記と同様に、時刻ｔ４においてプロセッサ２１が割り込み信号Ｔ１を受け付けたものとする。すると、プロセッサ２１は、割り込み処理ルーチンの実行を開始するとともに、マスクレジスタ３１の値を最大値（優先順位が最も高い値）に変更する。これにより、割り込み信号Ｕがキャンセルされる。即ち、時刻ｔ４において割り込みフラグ信号Ｕａ及び割り込みレベル信号Ｕｂがクリアされる。これに伴って、割り込み信号Ｔ１，Ｔ２もクリアされる。プロセッサ２１は、割り込み処理ルーチンを終了する際に、マスクレジスタ３１の値を最小値に戻す。これにより、割り込み信号Ｕのキャンセルが適切に解除される。なお、時刻ｔ５において、プロセッサ２１は割り込み要求Ｓをクリアする。
【００３３】
このように本実施の形態１に係るマルチプロセッサシステムによれば、割り込みコントローラ５に割り込み要求Ｓが入力された場合、割り込みコントローラ５は、全てのプロセッサ２１〜２ｎに対して割り込み信号Ｔを入力する。そして、プロセッサ２１〜２ｎのいずれかによって割り込み要求Ｓが受け付けられると、割り込みコントローラ５は、マスクレジスタ３１の値を最大値に変更することによって、割り込み信号Ｔをキャンセルする。その結果、一のプロセッサ２１〜２ｎによって割り込み要求Ｓが受け付けられた後に、他のプロセッサ２１〜２ｎによって同じ割り込み要求Ｓが受け付けられるという事態を回避することができる。
【００３４】
実施の形態２．
上記実施の形態１に係るマルチプロセッサシステムでは、一つの割り込み信号Ｕに対して複数のプロセッサ２１，２２が割り込み処理を実行してしまうという問題を、比較器３０及びマスクレジスタ３１を追加することによって解決した。本実施の形態２では、この問題を他の方法によって解決するマルチプロセッサシステムについて説明する。
【００３５】
本実施の形態２に係る割り込みコントローラの構成は、図２に示した構成と同様である。図６は、本実施の形態２に係る割り込みコントローラの動作を説明するためのタイミングチャートである。以下、図１，２，６を参照しつつ、本実施の形態２に係る割り込みコントローラの動作について説明する。
【００３６】
上記と同様に、時刻ｔ１において、割り込み要求Ｓが割り込みリクエストレジスタ２１に入力される。このとき、割り込みリクエストレジスタ２１の許可ビット（図６の「Ｘ」）は、「許可」（＝「Ｈ」）に設定されている。そして、優先順位判定部２２，２３によって優先順位の判定が行われた後、時刻ｔ２において、優先順位判定部２３から割り込み信号Ｕが出力される。その後、出力部２４１，２４２において上記と同様の処理が行われ、時刻ｔ３において、比較器２６１，２６２から割り込み信号Ｔ１，Ｔ２がそれぞれ出力される。
【００３７】
上記と同様に、時刻ｔ４においてプロセッサ２１が割り込み信号Ｔ１を受け付けたものとする。すると、プロセッサ２１は、割り込み処理ルーチンの実行を開始する。また、割り込み要因を解析するために、プロセッサ２１は、割り込みコントローラ５にアクセスして、割り込みコントローラ５内のレジスタ等の内容を読み出す。割り込みコントローラ５は、そのアクセスのためにプロセッサ２１から入力された信号に応答して、許可ビットＸを「不許可」（＝「Ｌ」）に変更する。これにより、割り込み信号Ｕがキャンセルされる。即ち、時刻ｔ４において割り込みフラグ信号Ｕａ及び割り込みレベル信号Ｕｂがクリアされる。これに伴って、割り込み信号Ｔ１，Ｔ２もクリアされる。時刻ｔ６において、プロセッサ２１は、割り込み処理ルーチンを終了する際に、許可ビットＸを「許可」に戻す。これにより、割り込み信号Ｕのキャンセルが適切に解除される。なお、時刻ｔ５において、プロセッサ２１は割り込み要求Ｓをクリアする。
【００３８】
このように本実施の形態２に係るマルチプロセッサシステムによれば、割り込みコントローラ５に割り込み要求Ｓが入力された場合、割り込みコントローラ５は、全てのプロセッサ２１〜２ｎに対して割り込み信号Ｔを入力する。そして、プロセッサ２１〜２ｎのいずれかによって割り込み要求Ｓが受け付けられると、割り込みコントローラ５は、許可ビットＸを「不許可」に設定することによって、割り込み信号Ｔをキャンセルする。その結果、一のプロセッサ２１〜２ｎによって割り込み要求Ｓが受け付けられた後に、他のプロセッサ２１〜２ｎによって同じ割り込み要求Ｓが受け付けられるという事態を回避することができる。
【００３９】
しかも、比較器３０及びマスクレジスタ３１の追加が不要であるため、上記実施の形態１に係るマルチプロセッサシステムと比較すると、装置構成の簡略化を図ることができる。
【００４０】
【発明の効果】
この発明のうち請求項１に係るものによれば、一のプロセッサによって割り込み要求が受け付けられた後に、他のプロセッサによって同じ割り込み要求が受け付けられるという事態を回避することができる。
【００４１】
また、この発明のうち請求項２に係るものによれば、マスクレジスタと比較器とを用いた簡単な構成によって、いずれかのプロセッサによって割り込み要求が受け付けられた場合に割り込み信号をキャンセルすることができる。
【００４２】
また、この発明のうち請求項３に係るものによれば、割り込み信号のキャンセルを適切に解除することができる。
【００４３】
また、この発明のうち請求項４に係るものによれば、マスクレジスタや比較器等のハードウェアを追加することなく、いずれかのプロセッサによって割り込み要求が受け付けられた場合に割り込み信号をキャンセルすることができる。
【００４４】
また、この発明のうち請求項５に係るものによれば、割り込み信号のキャンセルを適切に解除することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るマルチプロセッサシステムの構成を示すブロック図である。
【図２】本発明の前提となる割り込みコントローラの具体的な構成を示すブロック図である。
【図３】図２に示した割り込みコントローラの動作を説明するためのタイミングチャートである。
【図４】本発明の実施の形態１に係る割り込みコントローラの具体的な構成を示すブロック図である。
【図５】本発明の実施の形態１に係る割り込みコントローラの動作を説明するためのタイミングチャートである。
【図６】本発明の実施の形態２に係る割り込みコントローラの動作を説明するためのタイミングチャートである。
【図７】従来のマルチプロセッサシステムの構成を示すブロック図である。
【符号の説明】
２１〜２ｎ　プロセッサ、５　割り込みコントローラ、３０　比較器、３１　マスクレジスタ。
【図１】
2004127163.tif 000003
【図２】
2004127163.tif 000004
【図３】
2004127163.tif 000005
【図４】
2004127163.tif 000006
【図５】
2004127163.tif 000007
【図６】
2004127163.tif 000008
【図７】
2004127163.tif 000009