(57)【要約】【課題】　デジタル演算回路の動作速度を向上させる。【解決手段】　複数の演算ブロック４１は、多入力のデジタル入力信号Ｄinに基づいて、それぞれ異なる演算動作を並列に行う。制御信号生成回路４２は、デジタル入力信号Ｄinに基づいて制御信号ＣＴＬを生成して出力する。セレクタ回路２７は、制御信号ＣＴＬに基づいて、演算ブロック４１の出力信号のいずれか一つを選択して出力する。【選択図】　　　図１
2004127508.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号が入力されるアナログフィルタと、
　前記アナログフィルタの出力信号をＡ／Ｄ変換するＡ／Ｄ変換部と、
　前記Ａ／Ｄ変換部の出力信号が入力されるデジタルフィルタと、
　前記デジタルフィルタの出力信号に基づいて前記Ａ／Ｄ変換部に入力する第１周波数信号を生成するＰＬＬ回路と、
　前記デジタルフィルタの出力信号を演算処理するデジタル演算回路と、
を備えた半導体集積回路であって、
　前記デジタルフィルタから前記デジタル演算回路に入力される信号に相当する信号を疑似的に生成して該デジタル演算回路に出力する伝送路特性生成回路を備えたことを特徴とする半導体集積回路。
【請求項２】
アナログ信号が入力されるアナログフィルタと、
　前記アナログフィルタの出力信号をＡ／Ｄ変換するＡ／Ｄ変換部と、
　前記Ａ／Ｄ変換部の出力信号が入力されるデジタルフィルタと、
　前記デジタルフィルタの出力信号に基づいて前記Ａ／Ｄ変換部に入力する第１周波数信号を生成するとともに、低周波数のクロック信号に基づいて第２周波数信号を生成するＰＬＬ回路と、
　前記第１周波数信号又は前記第２周波数信号に基づいて、前記デジタルフィルタの出力信号を演算処理するデジタル演算回路と、
　制御信号に基づいて、前記デジタル演算回路に信号を供給する伝送路特性生成回路と
を備えたことを特徴とする半導体集積回路。
【請求項３】
前記デジタル演算回路は、
　前記デジタルフィルタの出力信号を最尤復号法に基づいて復号する最尤復号回路であること
を特徴とする請求項１又は請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、磁気ディスク等の記録媒体から読みだされた信号を復号するための復号回路の一種類である最尤復号回路に関するものである。
【背景技術】
【０００２】
　磁気ディスクから読みだされるデータ等のデジタル信号を処理するデジタル信号処理装置では、その動作速度の高速化が益々要請されている。このため、デジタル信号処理装置で使用する最尤復号回路の動作速度を高速化する必要がある。
【０００３】
　磁気ディスクの信号処理系あるいは他の通信システムでは、受信信号を復号する復号手段の一種類として、受信信号系列を最尤復号法（Maximum Liklihood Decoding）による復号規則に基づいて復号する最尤復号回路が使用される。
【０００４】
　最尤復号法の概要を説明すると、種々の通信系では、長さが有限の記号系列により情報伝送を行っている。すると、ある受信記号系列を受信したとき、送信された可能性のある送信記号系列が複数存在することになる。
【０００５】
　このとき、受信側では何らかの評価基準に基づいて、最も適当と思われる送信信号を決める必要がある。これを復号（Decoding）と呼ぶ。また、受信信号から送信記号系列への対応付けを復号規則という。
【０００６】
　復号の際に、誤りが発生するのは、復号規則で定められている送信記号以外の送信記号が送られた場合である。つまり、受信された受信記号系列をyiとし、復号規則でそのyiに対応する送信記号系列をｘ(yi)とすると、実際に送信記号系列ｘ(yi)が送られて、yiが受信信号系列として受信されれば、復号による誤りは生じていない。
【０００７】
　このような事象の起こる確率をＰ（ｘ(yi)，yi）とすると、誤った復号が行われる確率ＰE は、次式で表される。
【０００８】
【数１】
2004127508.tif 000003
　送信記号系列の生起確率がすべて等しいとすれば、復号規則をどのように決めても、Ｐ（ｘ(yi)）は一定であるから、確率ＰE を最小にするには、yiに対してＰ（yi｜ｘ(yi)）が最大となるｘ(yi)を送信記号系列とすればよい。このような処理を行う復号法を最尤復号法という。
【０００９】
　最尤復号回路は、この最尤復号法に基づく復号動作を行う回路である。最尤復号回路を構成するメトリック演算部では、送信記号系列ｘ(yi)を演算し、その演算結果に基づいて、パスメモリに書き込まれている送信データの期待値の中から送信記号系列ｘ(yi)に対応する送信データを選択することにより、復号を行っている。
【００１０】
　従来の最尤復号回路を構成するメトリック演算部の一例を図９に示す。二入力の第一〜第四の演算回路１ａ〜１ｄには、それぞれデジタル信号Ａ１，Ａ２〜Ｄ１，Ｄ２が入力される。各第一〜第四の演算回路１ａ〜１ｄは、各デジタル信号Ａ１，Ａ２〜Ｄ１，Ｄ２の加減算を行って、その演算値を出力する。
【００１１】
　前記第一の演算回路１ａの演算値と、前記第二〜第四の演算回路１ｂ〜１ｄのいずれかの演算値とで加減算を行うために、第一の演算回路１ａの演算値は第五の演算回路１ｅに出力され、第二〜第四の演算回路１ｂ〜１ｄの演算値はセレクタ回路２を介して第五の演算回路１ｅに出力される。
【００１２】
　前記セレクタ回路２には、第二の演算回路１ｂの演算値の最上位ビットの値であるコントロール信号ＣＬ１と、第三の演算回路１ｃの演算値の最上位ビットの値であるコントロール信号ＣＬ２とが入力される。
【００１３】
　そして、セレクタ回路２は２ビットのコントロール信号ＣＬ１，ＣＬ２に基づいて、第二〜第四の演算回路１ｂ〜１ｄの演算値のいずれかを選択して、前記第五の演算回路１ｅに出力する。
【００１４】
　前記第五の演算回路１ｅは、第一の演算回路１ａの演算値と、セレクタ回路２から出力される第二〜第四の演算回路１ｂ〜１ｄの演算値のいずれかとの加減算を行って出力する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
　上記のようなメトリック演算部では、コントロール信号ＣＬ１，ＣＬ２は第二及び第三の演算回路１ｂ，１ｃの演算結果に基づいて生成され、そのコントロール信号ＣＬ１，ＣＬ２に基づいて、セレクタ回路２が動作する。
【００１６】
　そして、第二及び第三の演算回路１ｂ，１ｃの演算結果が出力された後に、セレクタ回路２が動作し、その後第一の演算回路１ａの演算結果と、第二〜第四の演算回路１ｂ〜１ｄの演算結果のいずれかとの演算が第五の演算回路１ｅで行われる。
【００１７】
　従って、デジタル信号Ａ１，Ａ２〜Ｄ１，Ｄ２の入力に基づいて、第五の演算回路１ｅから演算結果が出力されるまでに、二段の演算回路の動作時間と、セレクタ回路２の動作時間が必要となる。
【００１８】
　また、第二及び第三の演算回路１ｂ，１ｃのいずれかの演算速度が最も遅い場合には、コントロール信号ＣＬ１，ＣＬ２が生成されるまでの時間は、最も遅い演算に依存して長くなる。
【００１９】
　この結果、メトリック演算部の演算速度が低下し、このようなメトリック演算部を多数段使用する最尤復号回路の動作速度が低下する。最尤復号回路の動作速度を十分に高速化することができないと、磁気ディスクからデータを読みだすための信号処理系において、その信号処理速度が最尤復号回路の動作速度に依存して低下するため、磁気ディスクに対する記録密度を向上させることもできないという問題点がある。
【００２０】
　また、最尤復号回路の動作試験を行う場合には、その最尤復号回路の前段のデジタルフィルタに試験装置からシリアル信号を入力してその信号を最尤復号回路で復号し、その復号データと入力されたシリアル信号とを比較することにより、最尤復号回路が正常に動作しているか否かが判定される。
【００２１】
　動作速度が高速化された最尤復号回路の動作試験を高速で行うためには、試験装置から高速で信号を供給する必要があるため、試験装置の動作速度を向上させる必要がある。
　ところが、試験装置の動作速度は容易には向上させることができないという問題点がある。
【００２２】
　この発明の目的は、最尤復号回路の動作速度を向上させる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００２３】
　図１は原理説明図である。すなわち、複数の演算ブロック４１は、多入力のデジタル入力信号Ｄinに基づいて、それぞれ異なる演算動作を並列に行う。制御信号生成回路４２は、前記デジタル入力信号Ｄinに基づいて制御信号ＣＴＬを生成して出力する。セレクタ回路２７は、前記制御信号ＣＴＬに基づいて、前記演算ブロック４１の出力信号のいずれか一つを選択して出力する。
【００２４】
　請求項１では、半導体集積回路には、アナログ信号が入力されるアナログフィルタと、前記アナログフィルタの出力信号をＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部の出力信号が入力されるデジタルフィルタと、前記デジタルフィルタの出力信号に基づいて前記Ａ／Ｄ変換部に入力する第１周波数信号を生成するＰＬＬ回路と、前記デジタルフィルタの出力信号を演算処理するデジタル演算回路と、伝送路特性生成回路とが備えられる。前記伝送路特性生成回路は、前記デジタルフィルタから前記デジタル演算回路に入力される信号に相当する信号を疑似的に生成して該デジタル演算回路に出力する。
【００２５】
　請求項２では、半導体集積回路には、アナログ信号が入力されるアナログフィルタと、前記アナログフィルタの出力信号をＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部の出力信号が入力されるデジタルフィルタと、前記デジタルフィルタの出力信号に基づいて前記Ａ／Ｄ変換部に入力する第１周波数信号を生成するとともに、低周波数のクロック信号に基づいて第２周波数信号を生成するＰＬＬ回路と、前記第１周波数信号又は前記第２周波数信号に基づいて、前記デジタルフィルタの出力信号を演算処理するデジタル演算回路と、制御信号に基づいて、前記デジタル演算回路に信号を供給する伝送路特性生成回路とが備えられる。
【００２６】
　請求項３では、前記デジタル演算回路は、前記デジタルフィルタの出力信号を最尤復号法に基づいて復号する最尤復号回路である。
　（作用）
　請求項１では、伝送路特性生成回路では通常動作時にデジタルフィルタからデジタル演算回路に入力される信号に相当する信号が疑似的に生成され、その信号がデジタル演算回路に出力される。デジタル演算回路は入力信号を復号して出力する。
【００２７】
　請求項２では、ＰＬＬ回路により、デジタルフィルタの出力信号に基づいてＡ／Ｄ変換部に入力する第１周波数信号が生成されるとともに、低周波数のクロック信号に基づいて第２周波数信号が生成される。デジタル演算回路において、第１周波数信号又は第２周波数信号に基づいてデジタルフィルタの出力信号が演算処理される。伝送路特性生成回路により、制御信号に基づいてデジタル演算回路に信号が供給される。
【００２８】
　請求項３では、デジタル演算回路は最尤復号回路であり、該最尤復号回路によりデジタルフィルタの出力信号が最尤復号法に基づいて復号される。
【発明の効果】
【００２９】
　この発明は、最尤復号回路の動作速度を向上させることができる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００３０】
　図２は、磁気ディスク装置におけるデータ読み出し回路の概要を示す。
　磁気ディスク駆動装置内に設けられる読み取りヘッド１１は、磁気ディスクに書き込まれているデータを読みだして増幅器１２に出力する。前記増幅器１２は、読み取りヘッド１１から読みだされたアナログデータを増幅して、リードチャネルＩＣ１３内の利得制御増幅器１４に出力する。
【００３１】
　前記利得制御増幅器１４は、外部から入力される利得補正信号ｇｃに基づいて利得が制御され、前記増幅器１２から入力される信号を、所定の振幅の出力信号としてアナログイコライザフィルタ１５に出力する。
【００３２】
　前記アナログイコライザフィルタ１５は、利得制御増幅器１４の出力信号の周波数特性を所定レベルに揃えて、Ａ／Ｄ変換部１６に出力する。
　前記Ａ／Ｄ変換部１６は、アナログイコライザフィルタ１５から出力されるアナログ信号をデジタル信号に変換して、デジタルフィルタ１７に出力する。
【００３３】
　前記デジタルフィルタ１７は、Ａ／Ｄ変換部１６から出力されるデジタル信号から不要なデジタル成分を除去し、最尤復号回路１８に出力する。そして、最尤復号回路１８は、最尤復号法に基づく復号動作を行い、復号された読み出しデータをシリアル−パラレル変換器４０に出力する。
【００３４】
　シリアル−パラレル変換器４０は、入力されたシリアル信号をパラレル信号に変換して、リードチャネルＩＣ１３の外部へ出力する。デジタルフィルタ１７の出力信号はＰＬＬシンセサイザ回路１９に出力され、ＰＬＬシンセサイザ回路１９はデジタルフィルタ１７の出力信号に基づいてＡ／Ｄ変換部のサンプリング周波数（第１周波数）を生成して出力する。
【００３５】
　前記最尤復号回路１８の具体的構成を図３〜図６に示す。図３〜図５は、メトリック演算部を示し、各メトリック演算部は、減算回路１９と、レジスタ２０と、多入力の第一〜第五の演算ブロック２１〜２５と、加算回路２６と、セレクタ回路２７と、インバータ回路２８とから構成される。
【００３６】
　前記減算回路１９、レジスタ２０、第一〜第五の演算ブロック２１〜２５及び加算回路２６は、前記ＰＬＬシンセサイザ回路１９で生成されるクロック信号に基づいて動作する。
【００３７】
　前記第一の演算ブロック２１は、４つの端子に入力される信号をＡ，Ｂ，Ｃ，Ｄとし、出力端子から出力される出力信号をＦとすれば、
　Ｆ＝Ａ−Ｂ−Ｃ＋Ｄ
を演算する。
【００３８】
　前記第二の演算ブロック２２は、３つの端子に入力される信号をＡ，Ｂ，Ｃとし、出力端子から出力される出力信号をＦとすれば、
　Ｆ＝Ａ−Ｂ−Ｃ
を演算する。
【００３９】
　前記第三の演算ブロック２３は、３つの端子に入力される信号をＡ，Ｂ，Ｃとし、出力端子から出力される出力信号をＦとすれば、
　Ｆ＝Ａ−Ｂ＋Ｃ
を演算する。
【００４０】
　前記第四の演算ブロック２４は、４つの端子に入力される信号をＡ，Ｂ，Ｃ，Ｄとし、出力端子から出力される出力信号をＦとすれば、
　Ｆ＝Ａ−Ｂ＋Ｃ＋Ｄ
を演算する。
【００４１】
　前記第五の演算ブロック２５は、４つの端子に入力される信号をＡ，Ｂ，Ｃ，Ｄとし、出力端子から出力される出力信号をＦとすれば、
　Ｆ＝Ａ−Ｂ−Ｃ−Ｄ
を演算する。
【００４２】
　前記第一〜第五の演算ブロック２１〜２５は、公知のキャリーセーブ方式の多入力演算ブロックである。キャリーセーブ方式は、加算器をアレイ状に配列し、各加算段の加算器で発生したキャリーアウト（桁上がり）は、同一の加算段の上位ビットの加算器ではなく、次段の上位ビットの加算器に出力される。
【００４３】
　二入力の加算器で、多入力の加算を行う場合には、各加算器のキャリーアウトは上位ビットの加算器に順次出力される。このため、すべての演算が終了するまでの時間は、各加算器の動作遅延時間の総和となる。
【００４４】
　前記キャリーセーブ方式では、上記のような動作によりすべての演算が終了するまでの時間は、各加算器の動作遅延時間の総和とはならないため、演算時間を短縮可能である。
　図３は、第一のメトリック演算部を示す。レジスタ２０ａは、前記デジタルフィルタ１７から入力される受信記号系列yiを格納して出力する。減算回路１９ａは、受信記号系列yiから基準信号Ｒｅｆの減算を行う。基準信号Ｒｅｆは、一定の基準電圧である。レジスタ２０ｂは、前記減算回路１９ａの出力信号を格納して出力する。
【００４５】
　減算回路１９ｂは、後記信号Ｓ１と、前記レジスタ２０ａの出力信号との減算を行い、その減算結果Ｆ１をセレクタ回路２７ａに出力する。
　第一の演算ブロック２１ａは、信号Ｓ１と、前記レジスタ２０ａの出力信号と、前記基準信号Ｒｅｆと、後記信号Ｔ０が入力され、その演算結果Ｆ２をセレクタ回路２７ａに出力する。
【００４６】
　第一の演算ブロック２１ｂは、信号Ｓ１と、前記レジスタ２０ａの出力信号と、後記信号Ｔ２と、前記基準信号Ｒｅｆとが入力され、その演算結果Ｆ３をセレクタ回路２７ａに出力する。
【００４７】
　第一の演算ブロック２１ｃは、信号Ｓ１と、前記レジスタ２０ａの出力信号と、信号Ｔ２と、信号Ｔ０とが入力され、その演算結果Ｆ４をセレクタ回路２７ａに出力する。前記信号Ｓ１，Ｔ０，Ｔ２は８ビットの信号である。
【００４８】
　前記セレクタ回路２７ａには、制御信号ＣＴＬ１，ＣＴＬ３が入力される。そして、セレクタ回路２７ａは、制御信号ＣＴＬ１，ＣＴＬ３に基づいて、前記演算結果Ｆ１〜Ｆ４のいずれかを選択して出力する。
【００４９】
　レジスタ２０ｃは、前記セレクタ回路２７ａの出力信号を格納して、８ビットの信号Ｔ０として出力する。
　減算回路１９ｃは、信号Ｓ１と、前記レジスタ２０ｂの出力信号との減算を行い、その減算結果Ｆ５をセレクタ回路２７ｂに出力する。
【００５０】
　第二の演算ブロック２２ａは、信号Ｓ１と、前記レジスタ２０ｂの出力信号と、信号Ｔ０が入力され、その演算結果Ｆ６をセレクタ回路２７ｂに出力する。
　第三の演算ブロック２３ａは、信号Ｓ１と、前記レジスタ２０ｂの出力信号と、信号Ｔ２とが入力され、その演算結果Ｆ７をセレクタ回路２７ｂに出力する。
【００５１】
　第一の演算ブロック２１ｄは、信号Ｓ１と、前記レジスタ２０ｂの出力信号と、信号Ｔ２と、信号Ｔ０とが入力され、その演算結果Ｆ８をセレクタ回路２７ｂに出力する。
　前記セレクタ回路２７ｂには、２ビットの制御信号ＣＴＬ２，ＣＴＬ４が入力される。そして、セレクタ回路２７ｂは、制御信号ＣＴＬ２，ＣＴＬ４に基づいて、前記演算結果Ｆ５〜Ｆ８のいずれかを選択して出力する。
【００５２】
　レジスタ２０ｄは、前記セレクタ回路２７ｂの出力信号を格納して、８ビットの信号Ｔ１として出力する。
　図４は、第二のメトリック演算部を示す。減算回路１９ｄは、後記信号Ｓ２と、前記レジスタ２０ａの出力信号ｘｘとの減算を行い、その減算結果Ｆ９をセレクタ回路２７ｃに出力する。
【００５３】
　第二の演算ブロック２２ｂは、信号Ｓ２と、前記レジスタ２０ａの出力信号ｘｘと、信号Ｔ１が入力され、その演算結果Ｆ１０をセレクタ回路２７ｃに出力する。
　第二の演算ブロック２２ｃは、信号Ｓ２と、前記レジスタ２０ａの出力信号ｘｘと、信号Ｔ３とが入力され、その演算結果Ｆ１１をセレクタ回路２７ｃに出力する。
【００５４】
　第一の演算ブロック２１ｅは、信号Ｓ２と、前記レジスタ２０ａの出力信号ｘｘと、信号Ｔ３と、信号Ｔ１とが入力され、その演算結果Ｆ１２をセレクタ回路２７ｃに出力する。
【００５５】
　前記セレクタ回路２７ｃには、制御信号ＣＴＬ６，ＣＴＬ８が入力される。そして、セレクタ回路２７ｃは、制御信号ＣＴＬ６，ＣＴＬ８に基づいて、前記演算結果Ｆ９〜Ｆ１２のいずれかを選択して出力する。
【００５６】
　レジスタ２０ｅは、前記セレクタ回路２７ｃの出力信号を格納して、前記信号Ｔ２として出力する。
　減算回路１９ｅは、信号Ｓ２と、前記レジスタ２０ｂの出力信号ｘｘ１との減算を行い、その減算結果Ｆ１３をセレクタ回路２７ｄに出力する。
【００５７】
　第五の演算ブロック２５は、信号Ｓ２と、前記レジスタ２０ｂの出力信号ｘｘ１と、信号Ｔ１と、信号Ｒｅｆが入力され、その演算結果Ｆ１４をセレクタ回路２７ｄに出力する。
【００５８】
　第四の演算ブロック２４ａは、信号Ｓ２と、前記レジスタ２０ｂの出力信号ｘｘ１と、信号Ｔ３と、信号Ｒｅｆが入力され、その演算結果Ｆ１５をセレクタ回路２７ｄに出力する。
【００５９】
　第一の演算ブロック２１ｆは、信号Ｓ２と、前記レジスタ２０ｂの出力信号ｘｘ１と、信号Ｔ３と、信号Ｔ１とが入力され、その演算結果Ｆ１６をセレクタ回路２７ｄに出力する。
【００６０】
　前記セレクタ回路２７ｄには、制御信号ＣＴＬ５，ＣＴＬ７が入力される。そして、セレクタ回路２７ｄは、制御信号ＣＴＬ５，ＣＴＬ７に基づいて、前記演算結果Ｆ１３〜Ｆ１６のいずれかを選択して出力する。
【００６１】
　レジスタ２０ｆは、前記セレクタ回路２７ｄの出力信号を格納して、前記信号Ｔ３として出力する。
　図５は、第三のメトリック演算部を示す。第三の演算ブロック２３ｂは、信号Ｒｅｆと、信号Ｔ０と、前記レジスタ２０ｂの出力信号ｘｘ１とが入力され、その演算結果Ｆ１８をセレクタ回路２７ｅに出力する。
【００６２】
　加算回路２６ａは、レジスタ２０ｂの出力信号ｘｘ１と、信号Ｔ０とを加算し、その演算結果Ｆ１９をセレクタ回路２７ｅに出力する。加算回路２６ｂは、レジスタ２０ｂの出力信号ｘｘ１と、信号Ｒｅｆとを加算し、その演算結果Ｆ２０をセレクタ回路２７ｅに出力する。
【００６３】
　また、セレクタ回路２７ｅには前記レジスタ２０ｂの出力信号ｘｘ１が演算結果Ｆ１７として入力される。
　前記セレクタ回路２７ｅには、制御信号ＣＴＬ１，ＣＴＬ２が入力される。そして、セレクタ回路２７ｅは、制御信号ＣＴＬ１，ＣＴＬ２に基づいて、前記演算結果Ｆ１７〜Ｆ２０のいずれかを選択して出力する。レジスタ２０ｇは、前記セレクタ回路２７ｅの出力信号を格納して、出力する。
【００６４】
　加算回路２６ｃは、前記レジスタ２０ｇの出力信号と、信号Ｔ１とを加算して、その演算結果Ｆ２１をセレクタ回路２７ｆに出力する。
　第四の演算ブロック２４ｂは、信号Ｒｅｆと、信号Ｔ０と、前記レジスタ２０ｇの出力信号と、信号Ｔ１とが入力され、その演算結果Ｆ２２をセレクタ回路２７ｆに出力する。また、前記セレクタ回路２７ｆには前記レジスタ２０ｇの出力信号が演算結果Ｆ２３として入力される。
【００６５】
　前記セレクタ回路２７ｆには、制御信号ＣＴＬ１が入力されるとともに、制御信号ＣＴＬ６がインバータ回路２８ａを介して入力される。そして、セレクタ回路２７ｆは、前記演算結果Ｆ２１〜Ｆ２３のいずれかを選択して出力する。レジスタ２０ｈは、前記セレクタ回路２７ｆの出力信号を格納して、信号Ｓ１として出力する。
【００６６】
　第三の演算ブロック２３ｃは、前記レジスタ２０ｇの出力信号と、信号Ｔ０と、信号Ｔ１とが入力され、その演算結果Ｆ２４をセレクタ回路２７ｇに出力する。
　減算回路１９ｆは、前記レジスタ２０ｇの出力信号と、信号Ｒｅｆとが入力され、その演算結果Ｆ２５をセレクタ回路２７ｇに出力する。また、セレクタ回路２７ｇには前記加算回路２６ｃの演算結果Ｆ２１が入力される。
【００６７】
　前記セレクタ回路２７ｇには、制御信号ＣＴＬ２が入力されるとともに、制御信号ＣＴＬ５がインバータ回路２８ｂを介して入力される。そして、セレクタ回路２７ｇは、制御信号ＣＴＬ５の反転信号に基づいて、前記演算結果Ｆ２４〜Ｆ２６のいずれかを選択して出力する。レジスタ２０ｉは、前記セレクタ回路２７ｇの出力信号を格納して、前記信号Ｓ２として出力する。
【００６８】
　図６は、前記制御信号ＣＴＬ１〜ＣＴＬ８を生成する制御信号生成回路を示す。この制御信号生成回路は、第一の制御信号生成回路２９ａ，２９ｂと、第二の制御信号生成回路３０ａ，３０ｂと、最上位ビット出力回路３１ａ〜３１ｄとから構成される。
【００６９】
　第一及び第二の制御信号生成回路２９ａ〜２９ｄは、キャリー・ルック・アヘッド方式の加算器で構成され、８ビットの入力信号Ａ，Ｂの入力に基づいて、Ａ−Ｂの演算を行い、最上位ビットの信号を出力する。
【００７０】
　キャリー・ルック・アヘッド方式は、多ビットの演算において、下位ビットの桁上がりに基づいて上位ビットの演算値を決定する方式をとらず、入力信号Ａ，Ｂから直接に最上位ビットの値を演算する公知の方式であり、下位ビットの演算結果に依存することなく、最上位ビットの値を速やかに演算することが可能である。
【００７１】
　前記第一の制御信号生成回路２９ａは、基準信号Ｒｅｆと、前記信号Ｔ０が入力され、その演算結果の最上位ビットを、前記制御信号ＣＴＬ１として出力する。また、最上位ビット出力回路３１ａにより、信号Ｔ０の最上位ビットが制御信号ＣＴＬ２として出力される。
【００７２】
　前記第一の制御信号生成回路２９ｂは、基準信号Ｒｅｆと、前記信号Ｔ２が入力され、その演算結果の最上位ビットを、前記制御信号ＣＴＬ３として出力する。また、最上位ビット出力回路３１ｂにより、信号Ｔ２の最上位ビットが制御信号ＣＴＬ４として出力される。
【００７３】
　前記第二の制御信号生成回路３０ａは、基準信号Ｒｅｆと、前記信号Ｔ１が入力され、その演算結果の最上位ビットを、前記制御信号ＣＴＬ５として出力する。また、最上位ビット出力回路３１ｃにより、信号Ｔ１の最上位ビットが制御信号ＣＴＬ６として出力される。
【００７４】
　前記第二の制御信号生成回路３０ｂは、基準信号Ｒｅｆと、前記信号Ｔ３が入力され、その演算結果の最上位ビットを、前記制御信号ＣＴＬ７として出力する。また、最上位ビット出力回路３１ｄにより、信号Ｔ１の最上位ビットが制御信号ＣＴＬ８として出力される。
【００７５】
　さて、上記のように構成された最尤復号回路では、各メトリック演算部において、複数の演算ブロックで並行して各演算処理が行われ、その演算結果がそれぞれセレクタ回路に出力される。
【００７６】
　各演算ブロックは、それぞれ多入力のキャリーセーブ方式の演算回路で構成され、その演算動作が速やかに行われる。
　各セレクタ回路には、それぞれ第一及び第二の制御信号生成回路２９ａ，２９ｂ，３０ａ，３０ｂで生成された制御信号が入力される。そして、第一及び第二の制御信号生成回路２９ａ，２９ｂ，３０ａ，３０ｂは、キャリー・ルック・アヘッド方式に基づいて制御信号が生成されるので、各演算ブロックからセレクタ回路に演算結果が出力される以前に、各制御信号が各セレクタ回路に入力されている。
【００７７】
　そして、各演算ブロックの演算結果がセレクタ回路に出力されると、セレクタ回路では、その演算結果のいずれか一つを直ちに選択して出力する。
　このような動作により、各メトリック演算部では、各演算ブロックが直列に接続されることなく、すべて並列に動作し、セレクタ回路で選択すべき演算ブロックが選択されると、当該演算ブロックの演算結果がセレクタ回路に出力された時点で、その演算結果がセレクタ回路から直ちに出力される。
【００７８】
　従って、各メトリック演算部では、演算速度の最も遅い演算ブロックの動作に依存することなく、選択された演算ブロックの演算結果を速やかに出力することができる。この結果、複数のメトリック演算部で構成される最尤復号回路の動作速度を向上させることができ、このような最尤復号回路を使用したリードチャネルＩＣの信号処理速度を向上させることができる。
【００７９】
　次に、上記最尤復号回路の動作試験を行うために、前記リードチャネルＩＣに搭載される試験回路を、図７に従って説明する。
　最尤復号回路１８の動作試験時には、試験装置からインターフェース回路ＩＦを介して磁気ディスクへの書き込みデータに相当する入力信号ＷＳが伝送路特性生成回路３２に入力される。
【００８０】
　前記伝送路特性生成回路３２は、磁気ディスクに書き込む書き込みデータに基づいて、前記最尤復号回路１８に入力される信号を疑似的に生成する回路であり、動作試験時にその出力信号が最尤復号回路１８に入力される。なお、動作試験時には試験装置から出力される試験信号に基づいて動作するセレクタにより、最尤復号回路１８には前記デジタルフィルタ１７の出力信号に換えて、伝送路特性生成回路３２の出力信号が入力されるように設定される。
【００８１】
　前記伝送路特性生成回路３２の具体的構成を図８に示す。試験装置から書き込みデータとして入力されるパラレルデータＷＳは、パラレル−シリアル変換器３３に入力される。パラレル−シリアル変換器３３は、入力されたパラレルデータをシリアルデータに変換して出力する。
【００８２】
　前記パラレル−シリアル変換器３３の出力信号は、第一の特性生成回路３４ａに入力される。第一及び第二の特性生成回路３４ａ，３４ｂは、書き込み回路の伝送路特性を疑似的に生成するものである。
【００８３】
　第一の特性生成回路３４ａは、フリップフロップ回路３５ａ〜３５ｃと、ＥＯＲ回路３６ａとから構成され、このような構成により、各シリアルデータを「１」とし、所定の遅延時間をＤとしたとき、１／（１＋Ｄ）の演算を行うことが知られている。
【００８４】
　前記第二の特性生成回路３４ｂは、フリップフロップ回路３５ｄ，３５ｅと、ＥＯＲ回路３６ｂとから構成され、このような構成により１／（１−Ｄ）の演算を行うことが知られている。
【００８５】
　前記第二の特性生成回路３４ｂの出力信号は、レベル変換回路３７に入力される。前記レベル変換回路３７は、前記第二の特性生成回路３４ｂから出力される２値データの各値を、それぞれ所定のレベルのＬレベル及びＨレベルに変換して出力する。
【００８６】
　前記レベル変換回路３７の出力信号は、第三の特性生成回路３４ｃに入力される。前記第三の特性生成回路３４ｃは、前記読み取りヘッド１１による磁気ディスクからのデータ読み出し動作の特性を疑似的に生成するものである。
【００８７】
　そして、第三の特性生成回路３４ｃは、フリップフロップ回路３５ｆ，３５ｇと、減算回路３８とから構成され、このような構成により（１−Ｄ）の演算を行うことが知られている。
【００８８】
　前記第三の特性生成回路３４ｃの出力信号は、第四の特性生成回路３４ｄに入力される。前記第四の特性生成回路３４ｄは、前記アナログフィルタ１５の伝送路特性を疑似的に生成するものである。
【００８９】
　そして、第四の特性生成回路３４ｄは、フリップフロップ回路３５ｈ，３５ｉと、加算回路３９ａとから構成され、このような構成により、（１＋Ｄ）の演算を行うことが知られている。
【００９０】
　前記第四の特性生成回路３４ｄの出力信号は、第五の特性生成回路３４ｅに入力される。前記第五の特性生成回路３４ｅは、前記デジタルフィルタ１７の伝送路特性を疑似的に生成するものである。
【００９１】
　そして、第五の特性生成回路３４ｅは、フリップフロップ回路３５ｊ，３５ｋ，３５ｍと、加算回路３９ｂとから構成され、このような構成により、（１＋Ｄ）の演算を行う。
　前記第五の特性生成回路３４ｅの出力信号は、前記最尤復号回路１８に入力される。そして、最尤復号回路１８の出力信号は前記シリアル−パラレル変換器４０でパラレル信号に変換され、前記インターフェース回路ＩＦを介して試験装置に復号データＤＳとして出力される。
【００９２】
　動作試験時には、前記ＰＬＬシンセサイザ回路１９には、試験装置から低周波数のクロック信号ＬＣＫが入力される。ＰＬＬシンセサイザ回路１９は、クロック信号ＬＣＫに基づいて、高周波数（第２周波数）のクロック信号ＣＫを生成し、前記伝送路特性生成回路３２、最尤復号回路１８及びシリアル−パラレル変換回路４０に出力する。そして、前記伝送路特性生成回路３２、最尤復号回路１８及びシリアル−パラレル変換回路４０は、そのクロック信号ＣＫに基づいて動作する。
【００９３】
　なお、動作試験時には試験装置から出力される試験信号に基づいて動作するセレクタにより、ＰＬＬシンセサイザ回路１９には前記デジタルフィルタ１７の出力信号に換えて、クロック信号ＬＣＫが入力され、かつＰＬＬシンセサイザ回路１９で生成されたクロック信号ＣＫが伝送路特性生成回路３２、最尤復号回路１８及びシリアル−パラレル変換器４０に出力されるように設定される。
【００９４】
　さて、上記のような試験回路を備えたリードチャネルＩＣ１３では、試験装置から、試験信号とともに、パラレルの書き込み信号ＷＳと、クロック信号ＬＣＫを入力すると、伝送路特性生成回路３２で最尤復号回路１８のシリアル入力信号が疑似的に生成される。
【００９５】
　そして、クロック信号ＣＫに基づいて最尤復号回路１８を高速で動作させて、復号動作を行わせ、その出力信号をシリアル−パラレル変換器４０でパラレル信号に変換して、試験装置に復号信号ＤＳとして出力する。
【００９６】
　試験装置では、書き込み信号ＷＳと、復号信号ＤＳとの比較を行い、両者が一致すれば、最尤復号回路１８が正常に動作していると判定する。
　以上のような動作により、試験装置では、低周波数のクロック信号ＬＣＫと、そのクロック信号ＬＣＫに基づいて、パラレルの書き込み信号ＷＳを出力すれば、クロック信号ＣＫに基づいて最尤復号回路１８で復号動作が高速に演算され、その演算結果がパラレルの復号信号ＤＳとして帰還される。
【００９７】
　従って、パラレルで出力される書き込み信号ＷＳと、パラレルで入力される復号信号ＤＳとを、低周波数のクロック信号ＬＣＫに基づいて低速で比較して、最尤復号回路１８の動作試験を行うことができるので、高速で動作する最尤復号回路１８の動作試験を、低速で動作する試験装置で行うことができる。
【図面の簡単な説明】
【００９８】
【図１】本発明の原理説明図である。
【図２】磁気ディスク装置のデータ読出し回路を示すブロック図である。
【図３】第一のメトリック演算部を示すブロック図である。
【図４】第二のメトリック演算部を示すブロック図である。
【図５】第三のメトリック演算部を示すブロック図である。
【図６】制御信号生成回路を示すブロック図である。
【図７】最尤復号回路の試験回路を示すブロック図である。
【図８】伝送路特性生成回路を示す回路図である。
【図９】メトリック演算部の従来例を示すブロック図である。
【符号の説明】
【００９９】
　２７　　　　セレクタ回路
　４１　　　　演算ブロック
　４２　　　　制御信号生成回路
　Ｄin 　　　デジタル入力信号
　ＣＴＬ　　　制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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