(57)【要約】【課題】素子サイズを小さくするとともに、ゲート領域のコンダクタンスに関わらず利得係数の変調度合いを確保することができる利得係数の変調可能な半導体素子を得ること。【解決手段】ＭＯＳトランジスタのゲート領域１のゲート長方向両端側、つまりソース領域２側とドレイン領域３側とに、ゲート幅方向に沿ってその全幅に渡る制御ゲートチャネル領域６を形成する制御ゲート５が設けられる。制御ゲートチャネル領域６における閾値は前記ゲート幅方向において一方端から他方端に向かう一方向変化特性を持って連続的にまたは階段状に変化する不均一性を有している。【選択図】      図１
2004235334.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタにおけるゲート領域のゲート長方向両端側にまたは片端側に、ゲート幅方向に沿ってその全幅に渡る制御チャネル領域が設けられ、
前記制御チャネル領域における閾値は前記ゲート幅方向において一方端から他方端に向かう一方向変化特性を持って連続的にまたは階段状に変化する不均一性を有している、
ことを特徴とする半導体素子。
【請求項２】
前記制御チャネル領域が前記ゲート長方向両端側に設けられる場合において、
前記閾値の一方向変化特性は、ソース領域側の制御チャネル領域とドレイン領域側の制御チャネル領域とでは、逆順の関係になっている、
ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記制御チャネル領域における閾値の不均一性は、前記制御チャネル領域を構成する制御チャネル拡散領域の不純物濃度を前記ゲート幅方向において一方端から他方端に向かって不均一にすることによって実現されることを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記制御チャネル領域における閾値の不均一性は、前記制御チャネル領域における絶縁膜の厚さを前記ゲート幅方向において一方端から他方端に向かって不均一にすることによって実現されることを特徴とする請求項１または２に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電界効果型トランジスタの利得係数を変調できるようにした半導体素子に係り、特に将来の大規模・高集積の半導体集積回路（ＬＳＩ）デバイスにおいて、ＬＳＩ製造後にチップ個々の最適化によってＬＳＩの高性能化を実現する自己最適化型ＬＳＩや自己適応型ＬＳＩなどの新しいタイプのＬＳＩデバイスを実現するための基本素子となる半導体素子に関するものである。
【０００２】
【従来の技術】
最近のＬＳＩデバイスは、素子微細化の進展に伴い益々大規模高集積化が進み、システムオンチップ化が現実のものとなり、チップ内部に多種多様な機能回路を多数集積することが不可欠となってきた。そのような大規模ＬＳＩデバイスの設計では、集積された多数の機能回路をそれぞれ正しく動作させるために、機能回路間の動作タイミングなどを最適化調整することが特に重要である。
【０００３】
一方、ＬＳＩデバイスは、発明以来約３０年以上に渡り、主に素子の微細化によって性能を高めてきたが、素子微細化において様々な物理的限界が顕在化してきた昨今では、集積回路素子を安定・均質に製造することが極めて困難になりつつある。
【０００４】
その結果、ＬＳＩデバイスの設計では、ＬＳＩの製造過程で避けることのできないプロセス変動をカバーするために動作マージンを確保する措置が必要である。そして、この動作マージンを確保する措置が、ＬＳＩデバイスに集積する機能の多様化・大規模化に伴って、大規模ＬＳＩデバイスの更なる高性能化を阻むようになってきた。
【０００５】
このように、将来のＬＳＩデバイスでは、チップ内素子特性のバラツキ（分布）やプロセス変動による素子特性の中央値変動（シフト）のような、ＬＳＩチップ毎に個性をもった素子特性の不均一性と、それに伴うＬＳＩ物理設計（性能最適化設計）の困難性とが顕在化してきているので、素子の微細化だけに頼ったＬＳＩデバイスの高性能化手法は、限界に近づきつつある。
【０００６】
したがって、今後、ＬＳＩデバイスの高性能化を推進するためには、ある程度大きな素子特性バラツキを前提とした新たなＬＳＩ設計・製造手法の確立が不可欠となる。ある程度大きな素子特性バラツキを前提としたＬＳＩ設計・製造に関する一つのアプローチとして、ＬＳＩチップ自身に自己調整機能を内蔵する方法が考えられる。
【０００７】
具体的には、従来のＬＳＩ設計最終段階（物理設計）で行っていた個々のトランジスタのサイズ（ゲート長とゲート幅）設定に基づく電気特性調整を、ＬＳＩ製造後にチップ毎にチップ自身が自動的に実施できるようにすることにより、ＬＳＩチップ内の個々のトランジスタの電気特性を最適化しチップ性能を高める手法である。
【０００８】
ＬＳＩチップ自身が自己調整機能を実現するためには、プログラムや電気的ダイナミックスによって自動的に電気特性が調整できる仕組みをＬＳＩチップに内蔵する必要がある。したがって、当該手法実現のためには、少なくとも、電気特性を電気的に変調する何らかの手段が必要不可欠であり、その技術開発が自己調整機能実現の鍵となる。
【０００９】
以下、従来技術を用いて実現できる電気特性の電気的変調方法について説明する。従来技術では、電気特性を電気的に変調する場合、主に、回路構成による方法と、素子自体の特性を変調する方法とが採用できる。
【００１０】
（Ｉ）回路構成による方法としては、例えば、（Ｉａ）〜（Ｉｄ）に示すように複数の電界効果型トランジスタ（以下「ＭＯＳトランジスタ」という）を使い、その並列接続数等を電気的スイッチで切り替える回路構成とする方法が考えられる。これによれば、回路全体を一つのトランジスタとみなした場合の実効的電気特性（利得係数）を変調することができる。しかし、この回路的に実現する方法では、以下に説明するように、調整精度と回路規模の点から極めて非効率である。
【００１１】
（Ｉａ）２つのＭＯＳトランジスタを並列に接続し、一方のＭＯＳトランジスタのゲート電極には、通常の信号電圧を与え、他方のＭＯＳトランジスタのゲート電極には、スイッチによって信号電圧とＯＦＦ動作させるＯＦＦ電圧とを切り替えて与える構成を考える。
【００１２】
この構成によれば、スイッチが他方のＭＯＳトランジスタのゲート電極に信号電圧を接続した状態では、この回路は、並列に接続された２つのＭＯＳトランジスタが１つのＭＯＳトランジスタとして働く。また、スイッチが他方のＭＯＳトランジスタのゲート電極にＯＦＦ電圧を接続した状態では、この回路は、一方のＭＯＳトランジスタのみが働く。これによって、ＭＯＳトランジスタの実質的な利得係数を変調することができる。
【００１３】
（Ｉｂ）５つのＭＯＳトランジスタを並列に接続し、１つのＭＯＳトランジスタのゲート電極には、通常の信号電圧を与え、残り４個のＭＯＳトランジスタのゲート電極には、それぞれ、スイッチによって信号電圧とＯＦＦ電圧とを切り替えて与える構成を考える。
【００１４】
この構成によれば、４つのスイッチの状態によって、１６通りのバリエーションを実現することができる。すなわち、４つのＭＯＳトランジスタの利得係数を各々２のベキ乗倍に設定することによって、１６段階の係数値を等間隔にすることができる。
【００１５】
（Ｉｃ）２つのＭＯＳトランジスタを直列に接続し、一方のＭＯＳトランジスタのゲート電極には、通常の信号電圧を与え、他方のＭＯＳトランジスタのゲート電極には、スイッチによって信号電圧とＯＮ動作させるＯＮ電圧とを切り替えて与える構成を考える。
【００１６】
この構成によれば、スイッチが他方のＭＯＳトランジスタのゲート電極に信号電圧を接続した状態では、この回路は、２つのＭＯＳトランジスタが直列に接続され、同一の動作を行うので、通常の１個のＭＯＳトランジスタとして働く。また、スイッチが他方のＭＯＳトランジスタのゲート電極にＯＮ電圧を接続した状態では、この回路は、一方のＭＯＳトランジスタに他方のＭＯＳトランジスタのＯＮ抵抗が直列に接続された回路として働く。
【００１７】
（Ｉｄ）２つのＭＯＳトランジスタを直列に接続し、一方のＭＯＳトランジスタのゲート電極には、通常の信号電圧を与え、他方のＭＯＳトランジスタのゲート電極には、そのＯＮ抵抗値を可変する制御電圧を与える構成を考える。この回路は、一方のＭＯＳトランジスタに直列接続された抵抗値を調整する回路として働く。
【００１８】
ここで、スイッチは、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列接続したＣＭＯＳスイッチと、そのゲート信号を作るインバータと、スイッチの状態を保持するためのラッチ回路とで構成され、合計２４個程度のＭＯＳトランジスタが必要である。
【００１９】
したがって、（Ｉａ）（Ｉｂ）で示した並列接続による回路構成例では、特性調整の精度と回路規模がトレードオフの関係となるので、調整精度を高めるためには回路規模が大きくなるという問題がある。
【００２０】
また、（Ｉｃ）（Ｉｄ）で示した直列接続による回路構成例では、回路規模が大きくなる問題に加え、入力信号に対して非線形な特性を示す抵抗成分が直列に介在しているので、実効的な特性調整範囲が制限されるという問題がある。
【００２１】
このように、回路構成によるトランジスタの電気的特性変調方式には、調整すべき素子数の数倍から数十倍もの素子数を費やす必要があるという本質的な制約があり、高集積化を推進しＬＳＩデバイスの高性能化を目的とする自己調整機能実装には馴染み難い。
【００２２】
（ＩＩ）従来のＭＯＳトランジスタでは、電気特性をＬＳＩ製造後に変更することは容易でないが、バックゲート電圧を操作することによって素子自体の電気特性を変調することができる。まず、ＭＯＳトランジスタの電気特性について概説する。
【００２３】
ＭＯＳトランジスタの電気特性は、ソース・ドレイン電流Ｉｄｓ、ソース・ドレイン電圧Ｖｄｓ、ゲート電圧Ｖｇｓ、閾値電圧Ｖｔ、利得係数βを用いて、
Ｖｄｓ＞Ｖｇｓ−Ｖｔ；Ｉｄｓ≒β（Ｖｇｓ−Ｖｔ）２／２            …（１）
Ｖｄｓ≦Ｖｇｓ−Ｖｔ；Ｉｄｓ≒β（（Ｖｇｓ−Ｖｔ）Ｖｄｓ−Ｖｄｓ２／２）      …（２）
と表すことができる。なお、式（１）（２）では、簡単のために短チャネル効果等がない場合を示している。
【００２４】
また、利得係数βは、ゲート幅Ｗ、ゲート長Ｌ、ゲート絶縁膜厚Ｔｏｘ、キャリア移動度μ、ゲート絶縁膜の誘電率εを用いて、
β≒μεＷ／（Ｌ・Ｔｏｘ）                                    …（３）
と表すことができる。
【００２５】
式（１）（２）から理解できるように、ＭＯＳトランジスタの電気特性は、閾値電圧Ｖｔに依存している。ＬＳＩ製造後においては、この閾値電圧Ｖｔは、バックゲート電圧を操作することで変えることができる。そこで、従来技術によって、ＬＳＩ製造後にＭＯＳトランジスタの電気特性を変更する方法として、バックゲート電圧を変えて閾値電圧Ｖｔを変調することが考えられる。
【００２６】
しかし、バックゲート電圧は、ソース・ドレイン電圧との逆バイアス関係を維持する必要があることに加え、変調する素子毎にバックゲート電圧を電気的に分離する必要があるので、高集積化には不向きである。
【００２７】
しかも、閾値電圧Ｖｔの変化は、ゲート電圧Ｖｇｓとの差でしかソース・ドレイン電流Ｉｄｓに影響を与えることができないので、閾値電圧Ｖｔを変えるだけでは、ＭＯＳトランジスタの電気特性をダイナミックに変調することは困難である。
【００２８】
つまり、従来技術を用いた閾値電圧Ｖｔの変更によるトランジスタ電気特性変調方式は、バックゲート分離に伴う集積度の阻害と変調度合いの脆弱さとによって、高集積化を推進しＬＳＩデバイスの高性能化を目的とする自己調整機能実装には馴染み難いものである。
【００２９】
以上のように、従来の技術では、自己調整機能を高集積に内蔵することや、電気特性をＬＳＩ製造後に変更することは容易でない。そこで、高集積化を阻害せず、かつダイナミックな電気的特性変調を可能にする新しい素子の開発が望まれている。
【００３０】
ここで、式（３）において、一般に、キャリア移動度μ、誘電率εおよびゲート絶縁膜厚Ｔｏｘは一定であるので、利得係数βは、ゲート幅Ｗとゲート長Ｌの比で設定することができる。したがって、ＬＳＩデバイスの物理設計において設定可能なＭＯＳトランジスタの電気特性は、利得係数βである。
【００３１】
この利得係数βを変調することができれば、上記の各式から理解できるように、ゲート電圧Ｖｇｓとの積に比例してソース・ドレイン電流Ｉｄｓに強い影響を与えることができるので、ＭＯＳトランジスタの電気特性をダイナミックに変調することができる。つまり、利得係数βを数倍から数十倍程度、電気的に変調できれば、それに匹敵する素子特性バラツキの補正や負荷変動に対する自動補償等をＬＳＩデバイスの製造後に実施できることになる。
【００３２】
このとき、能動型ＬＳＩ用の基本素子としては、消費電力の増大を招かずに、高集積化を阻害しないコンパクトな素子サイズでもって利得係数βのアナログ的な変調が行えることが重要である。
【００３３】
本発明者は、このような観点から、電界効果型トランジスタの利得係数を電圧変調できるようにした半導体素子を開発し、先に出願した（特許文献１）。ここでは、利得係数可変ＭＯＳトランジスタと称することとし、その概要を説明する。
【００３４】
この利得係数可変ＭＯＳトランジスタの構造上の特徴は、従来のＭＯＳトランジスタにおいて、そのゲート領域（メインゲートと称している）に対して制御ゲートを斜めに追加設置していることである。つまり、この利得係数可変ＭＯＳトランジスタは、制御ゲート下のチャネル領域のうち、メインゲートとの重複を外れたソース領域側およびドレイン領域側に三角形領域を形成し、それらの領域がメインゲートを挟んで平行四辺形を形成するようにしたことを特徴としている。
【００３５】
利得係数βの変調特性は、素子形状パラメータ（メインゲートのゲート幅Ｗとゲート長Ｌ、およびメインゲートと制御ゲートとのなす角度θ）によって設定することができる。
【００３６】
この構成によれば、ゲートチャネルに対する電界の向きを制御ゲートの電圧によって制御できる。つまり、制御ゲートの電圧を調整し、制御ゲートチャネルのコンダクタンスをメインゲートのそれに対して変化させることで、実効的なゲート長Ｌとゲート幅Ｗをアナログ的に変調することができ、利得係数βをアナログ変調することができる。
【００３７】
したがって、この利得係数可変ＭＯＳトランジスタをＬＳＩに組み込むことで、オンチップ自身で素子の特性をダイナミックに調整することを可能にし、ＬＳＩの大規模化に伴う内蔵機能回路間の動作タイミングや、素子の微細化に伴い増大する素子特性バラツキを自動補正する機構を高集積に実現することができる。
【００３８】
【特許文献１】
特開２００２−２２２９４４号公報（００２０〜００３２、図１〜図５）
【００３９】
【発明が解決しようとする課題】
しかしながら、本発明者が先に出願した利得係数可変ＭＯＳトランジスタと呼べる半導体素子では、メインゲートのソース領域側およびドレイン領域側に三角形領域を形成するために、メインゲートに対してある一定の角度をなす制御ゲートを追加設置するようにしているので、素子のサイズが大きくなるという問題がある。
【００４０】
また、上記の半導体素子における利得係数の変調特性は、上記のようにメインゲートと制御ゲートのコンダクタンス比で決まるので、メインゲートのコンダクタンスが小さくなる程、利得係数の変調度合いが小さくなるという問題もある。
【００４１】
この発明は、上記に鑑みてなされたもので、素子サイズを小さくするとともに、ゲート領域のコンダクタンスに関わらず利得係数の変調度合いを確保することができる利得係数の変調可能な半導体素子を得ることを目的とする。
【００４２】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかる半導体素子は、電界効果型トランジスタにおけるゲート領域のゲート長方向両端側または片端側に、ゲート幅方向に沿ってその全幅に渡る制御チャネル領域が設けられ、前記制御チャネル領域における閾値は前記ゲート幅方向において一方端から他方端に向かう一方向変化特性を持って連続的にまたは階段状に変化する不均一性を有していることを特徴とする。
【００４３】
この発明によれば、制御チャネル領域における閾値がゲート幅方向において不均一となるようにしているので、制御チャネル領域に印加する制御電圧の大きさを変化させると、制御チャネル領域において形成されるチャネルの幅が閾値分布に応じて変化する。このとき制御チャネル領域において形成されるチャネルがゲート領域における実効的チャネルとなる。つまり、制御チャネル領域に印加する制御電圧の大きさを調整することにより、ゲート領域における実効的チャネル幅を変調することができ、電界効果型トランジスタの利得係数を変調することができる。
【００４４】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体素子の好適な実施の形態を詳細に説明する。
【００４５】
実施の形態１．
図１〜図３は、この発明の実施の形態１である半導体素子の構成を示す模式図である。なお、図１は、上面図である。図２は、図１に示すＡ−Ａ’断面図である。図３は、図１に示すＢ−Ｂ’断面図である。
【００４６】
図１において、ＭＯＳトランジスタの構造は、よく知られているように、ゲート領域１が、ソース領域２とドレイン領域３との間（中央位置）に、ソース領域２とドレイン領域３との間に形成されるチャネル（以下「ゲートチャネル」という）を横断して配置されている。なお、ゲート領域１とソース領域２とドレイン領域３とには、電極を構成するコンタクト４ａ，４ｂ，４ｃがそれぞれ設けられる。
【００４７】
この実施の形態１である半導体素子は、このようなＭＯＳトランジスタにおいて、ゲート領域１を以降メインゲート１と称すれば、制御ゲート５がメインゲート１の上方を覆い隠すように設けられている。これによってメインゲート１のゲート長方向両端側に、つまりソース領域２側とドレイン領域３とに制御ゲートチャネル領域６がはみ出して形成されるようにしている。
【００４８】
なお、制御ゲート５には、電極を構成するコンタクト４ｄが設けられる。図１では、制御ゲート５におけるコンタクト４ｄの配置領域とメインゲート１におけるコンタクト４ａの配置領域とは、ソース領域２とドレイン領域３とを結ぶ線分に対し、反対側に形成した例が示されている。
【００４９】
ゲートチャネルに平行な断面図である図２に示すように、メインゲート１と制御ゲート５との間は、絶縁膜層７で隔離され、電気的に分離されている。そして、基板（ウエル領域）８の表面側には、メインゲート１のゲート長方向両端側にはみ出して形成される上記の制御ゲートチャネル領域６を構成するチャネル不純物拡散領域９が形成されている。
【００５０】
このチャネル不純物拡散領域９の不純物濃度は、メインゲート１のゲート幅方向において均一ではなく、ゲートチャネルに垂直な制御ゲートチャネル領域６の断面図である図３に示すように、一方端から他方端に向かって連続的に変化する不均一性を示すようになっている。図３では、黒色が濃くなる程、不純物濃度は低くなっていくことが示されている。
【００５１】
これによって、制御ゲートチャネル領域６の閾値（以下「制御ゲート５の閾値」という）は、メインゲート１のゲート幅方向において、つまり、ゲートチャネルを横断する方向において一様ではなく、一方端から他方端に向かう一方向変化特性をもって連続的に変化するようになっている。
【００５２】
図１では、制御ゲート５の閾値は、黒色が濃くなる程、低くなっていくことが示されている。つまり、メインゲート１のコンタクト４ａ側が最も濃い黒色で閾値が最小値であることが示され、制御ゲート５のコンタクト４ｄ側が最も薄くなり、閾値が最大値であることが示されている。
【００５３】
このように、制御ゲート５の閾値不均一性が、チャネル不純物拡散領域９の不純物濃度をメインゲート１のゲート幅方向に空間的に分布させることによって実現される。したがって、制御ゲート５の形状は、任意である。一般にはメインゲート１の形状に依存し、矩形状となる場合が多い。
【００５４】
次に、図１〜図６を参照して、以上のように構成される半導体素子によって実現されるＭＯＳトランジスタの利得係数を変調する動作原理を説明する。なお、図４は、図１に示す制御ゲートによって制御される単位ゲート幅当たりのドレイン電流特性例を示す図である。図５は、図１に示す半導体素子の特性を規定する形状パラメータを説明する図である。図６は、図１に示す半導体素子にて実現されるゲートチャネル幅変調動作を説明する図である。
【００５５】
制御ゲート５の閾値は、メインゲート１のゲート幅方向において、一方端から他方端に向かう一方向変化特性を持って連続的に変化するので、制御ゲート５に印加する制御電圧の大きさを変化させると、制御ゲートチャネル領域６において形成されるチャネルの幅が閾値分布に応じて変化する。このとき制御ゲートチャネル領域６において形成されるチャネルがゲート領域１における実効的チャネルとなる。
【００５６】
図４において、横軸は、制御ゲート５の制御ゲート電圧Ｖｃｇを示す。縦軸は、制御ゲート閾値Ｖｔ毎の単位ゲート幅当たりのドレイン電流Ｉｄを示し、それらの総和が図１に示すＭＯＳトランジスタに流れるドレイン電流となる。Ｌｏｗは、低いを示し、Ｈｉｇｈは、高いを示す。
【００５７】
図４に示すように、単位ゲート幅当たりのドレイン電流Ｉｄは、制御ゲート５の閾値Ｖｔが低くなる程、制御ゲート電圧Ｖｃｇの低値から流れ出し、閾値Ｖｔが高くなる程、制御ゲート電圧Ｖｃｇが高くならないとその部分のドレイン電流Ｉｄは流れない。ドレイン電流Ｉｄは、制御ゲート電圧Ｖｃｇが閾値Ｖｔを超えた部分のみで流れる。
【００５８】
つまり、メインゲート１の実効的チャネル幅は、制御ゲート５に与える制御電圧Ｖｃｇによって変調することができ、ＭＯＳトランジスタの利得係数βを変調することができる。そして、実現されるチャネル変調特性は、制御ゲート５の閾値分布と図５に示す形状パラメータとによって設定することができる。
【００５９】
図５において、形状パラメータとしては、メインゲート１のゲート長Ｌおよびゲート幅Ｗと、制御ゲート５のゲート長Ｌｃとを用いる。それらを調整することで利得係数βの変調特性を設計することができる。一般に、利得係数βの変調度合いは、制御チャネル長である制御ゲート５のゲート長Ｌｃが小さい程、または、制御ゲート５の閾値分布の変化量が大きい程大きくなる。
【００６０】
さて、メインゲート１における実効的なチャネルの幅は、例えば図６に示すように、制御ゲート電圧Ｖｃｇによって変調される。なお、図６では、制御ゲート５の閾値の最大値をＶｔｍａｘ、最小値をＶｔｍｉｎ、それらの中間値をＶｔｍｉｄｄｌｅと表している。
【００６１】
図１にて説明したように、制御ゲート５の閾値は、メインゲート１のコンタクト４ａ側に向かって次第に低くなっていく。そして、メインゲート１のコンダクタンスは、閾値が低い所の方が大きくなる。したがって、図６では、メインゲート１の実効的なチャネルは、メインゲート１のコンタクト４ａ側に形成されるとしている。
【００６２】
図６（ａ）は、制御ゲート電圧Ｖｃｇが比較的高い場合（Ｖｃｇ＞Ｖｔｍａｘ）を示す。この場合には、制御ゲート５における制御ゲートチャネル領域６の殆どの領域でチャネルが形成される。その結果、メインゲート１のコンタクト４ａ側に形成される実効的なチャネル１１の幅は、閾値の高い所に向かって比較的大きく広がり、利得係数βが大きくなる。また、メインゲート１内のドレイン電流は、閾値の低い所に多く流れるが、実効的なチャネル１１の幅が閾値の高い所に向かって大きく広がっているので、その広がりに比例した分布をしている。つまり、ドレイン電流の変化範囲が広くなる。
【００６３】
図６（ｃ）は、制御ゲート電圧Ｖｃｇが比較的低い場合（Ｖｔｍｉｄｄｌｅ＞Ｖｃｇ＞Ｖｔｍｉｎ）を示す。この場合には、制御ゲート５における制御ゲートチャネル領域６のうち、閾値が中間値Ｖｔｍｉｄｄｌｅよりも低い部分にのみチャネルが形成される。つまり、制御ゲートチャネル形成領域６において形成されるチャネルの幅が相当に狭くなる。その結果、メインゲート１のコンタクト４ａ側に形成される実効的なチャネル１２の幅は、閾値の低い所を範囲とするので比較的小さくなり利得係数βは小さくなる。ドレイン電流の変化範囲は、相当に狭くなる。
【００６４】
図６（ｂ）は、制御ゲート電圧Ｖｃｇが中程度の場合（Ｖｔｍａｘ＞Ｖｃｇ＞Ｖｔｍｉｄｄｌｅ）を示す。この場合には、制御ゲートチャネル形成領域６では閾値が中間値Ｖｔｍｉｄｄｌｅの付近までチャネルが形成される。つまり、制御ゲートチャネル形成領域６において形成されるチャネルの幅が図６（ｃ）の場合と図６（ａ）の場合との中間程度に広くなる。その結果、メインゲート１のコンタクト４ａ側に形成される実効的なチャネル１３の幅は、閾値の高い所に向かって図６（ｃ）の場合よりも少し広がるので、利得係数βは、図６（ａ）と図６（ｂ）の中間程度になる。
【００６５】
このように、この発明の半導体素子では、制御ゲート５に与える電圧によって制御ゲートチャネル領域６において形成されるチャネルの幅を変更することができる。これによって、メインゲート１の実効的チャネル幅が変調されるので、基本となるＭＯＳトランジスタの利得係数β、すなわちドレイン電流特性を連続的に変調することができる。
【００６６】
ここで、この発明の半導体素子では、上記のように、本発明者が先に出願した半導体素子の構成方式では必要であった制御ゲートチャネルによる三角形状領域の形成を不要とする構成方式を採用したので、素子サイズを小さくすることができる。
【００６７】
そして、本発明者が先に出願した半導体素子では、ゲートチャネルに掛かる電界の向きを制御ゲート電圧によって変化させることでメインゲートの実効的チャネル幅を変調していたが、この発明の半導体素子では、制御ゲートチャネル領域６において形成されるチャネルの幅を調整することでメインゲート１の実効的チャネル幅を変調しているので、メインゲート１のコンダクタンスに関わらず利得係数βの変調度合いを確保することが可能となり、利得係数βの変調特性がゲート電圧に強く依存しない効果がある。
【００６８】
さらに、この発明の半導体素子では、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタにおいて共に同様の構成で実現することができるので、ＣＭＯＳ回路にも容易に採用することができる。
【００６９】
なお、利得係数βを変調するために消費される電力は、制御ゲート５のリーク電流によるものだけである。これは極めて小さく、実用上問題にならない程度である。
【００７０】
実施の形態２．
図７は、この発明の実施の形態２である半導体素子の構成を示す要部断面図（図１に示すＢ−Ｂ’断面図）である。なお、図７では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００７１】
この実施の形態２では、制御ゲート閾値の空間的な不均一性を実現する他の構成例（その２）が示されている。すなわち、実施の形態２である半導体素子では、図７に示すように、図１に示した制御ゲートチャネル領域６において、基板８の表面を絶縁膜層７ではなく、ゲート絶縁膜２１で被覆し、このゲート絶縁膜２１の厚さを空間的に不均一に形成している。つまり、ゲート絶縁膜２１は、一方端から他方端に向かって次第に厚くなるように形成されている。なお、基板８の表面側に形成されるチャネル不純物拡散領域２２の不純物濃度は、空間的に均一なものとしている。
【００７２】
このような構造によっても、制御ゲート５の閾値は、空間的に不均一となるようにすることが実現できるので、実施の形態１と同様の変調効果が期待できる。加えて、この実施の形態２では、制御ゲートチャネル領域の不純物濃度が一様のままで、閾値分布の空間的不均一性が実現できるので、濃度分布を形成するためのフォトマスクが不要となり、製造コストと製造工程を減らせる効果がある。
【００７３】
実施の形態３．
図８は、この発明の実施の形態３である半導体素子の構成を示す上面図である。なお、図８では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００７４】
この実施の形態３では、制御ゲート閾値の空間的な不均一性を実現する他の構成例（その３）が示されている。すなわち、図８に示すように、この実施の形態３では、図１に示した制御ゲート５に代えて制御ゲート３１が設けられている。
【００７５】
この制御ゲート３１における制御ゲートチャネル領域３２では、閾値の一方向変化特性の空間的な分布が連続して変化するのではなく、階段状に変化するように設定されている。そして、この階段状の変化は、メインゲート１のゲート長方向両端側において同一となっている。
【００７６】
具体的には、制御ゲート３１の閾値は、メインゲート１のゲート長方向両端側において、ゲート幅方向に、例えば図８に示すように、メインゲート１のコンタクト４ａ側では、Ｖｔ＝低であり、制御ゲート３１のコンタクト４ｄ側では、Ｖｔ＝高であり、その間では、Ｖｔ＝中となっている。
【００７７】
このような複数の異なる閾値を有する制御ゲート３１は、それぞれの領域毎に実施の形態１にて説明したようにチャネル不純物の濃度を変える、あるいは、実施の形態２にて説明したようにゲート絶縁膜厚を変えるなどの方法によって実現することができる。
【００７８】
この実施の形態３によれば、実施の形態１と同様の変調効果が得られるのに加えて、制御ゲートの閾値分布を階段状に形成するのに、特別な手段を新たに開発する必要がなく、従来のマスクで作り分ける手法が使える効果がある。
【００７９】
実施の形態４．
図９は、この発明の実施の形態４である半導体素子の構成を示す上面図である。なお、図９では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００８０】
この実施の形態４では、制御ゲート閾値の空間的な不均一性を実現する他の構成例（その４）が示されている。すなわち、図９に示すように、この実施の形態４では、図１に示した制御ゲート５に代えて制御ゲート４１が設けられている。
【００８１】
この制御ゲート４１における制御ゲートチャネル領域４２，４３では、閾値の一方向変化特性の空間的な分布が連続して変化するのではなく、階段状に変化するように設定されている。そして、この階段状な変化は、実施の形態３とは異なり、メインゲート１のゲート長方向両端側において、ゲート幅方向に逆順の関係になっている。
【００８２】
具体的には、制御ゲート３１の閾値は、例えば図９に示すように、制御ゲートチャネル領域４２では、メインゲート１のコンタクト４ａ側では、Ｖｔ＝低であり、制御ゲート４１のコンタクト４ｄ側では、Ｖｔ＝高であり、その間では、Ｖｔ＝中となっている。
【００８３】
これに対し、制御ゲートチャネル領域４２では、メインゲート１のコンタクト４ａ側では、Ｖｔ＝高であり、制御ゲート４１のコンタクト４ｄ側では、Ｖｔ＝低であり、その間では、Ｖｔ＝中となっている。
【００８４】
この実施の形態４によれば、実施の形態１と同様の変調効果が得られるのに加えて、メインゲートのチャネル幅変調の他に、チャネル長の変調も生じるので、利得係数βのよりダイナミックな変調が実現できる効果がある。
【００８５】
なお、実施の形態４では、実施の形態３への適用例を示したが、実施の形態１，２にも同様に適用することができる。また、実施の形態１〜４では、制御ゲートは、メインゲートのゲート長方向両端側に制御ゲートチャネル領域を形成する場合を示したが、この発明は、これに限定されるものではなく、メインゲートのゲート長方向片側に、つまり、ソース領域側またはドレイン領域側のいずれか一方に制御ゲートチャネル領域を形成するようにしてもよい。これによっても、同様の作用効果が得られる。
【００８６】
ここで、この発明による半導体素子は、本発明者が先に出願した半導体素子に比べてコンパクトなサイズと消費電力の増加を伴わない特長とを有するので、オンチップで素子の電気特性を自動調整し特性バラツキを補正する機構回路をあらゆるＬＳＩデバイスに高密度実装することを可能にする。
【００８７】
つまり、将来の大規模ＬＳＩデバイスの高性能化を阻止する素子微細化に伴う特性バラツキや、プロセス変動に伴う素子特性変動などの特性不均一に起因する性能劣化やＬＳＩ物理設計の困難性などを大幅に緩和する効果がある。
【００８８】
したがって、この発明による素子構成技術は、ある程度大きな素子特性バラツキを許容する自己最適化ＬＳＩや自己適応型ＬＳＩなどの全く新しい設計思想に基づく新タイプＬＳＩの実現に貢献することが期待される。
【００８９】
【発明の効果】
以上説明したように、この発明によれば、電界効果型トランジスタにおけるゲート領域のゲート長方向両端側または片端側に、ゲート幅方向に沿ってその全幅に渡る制御チャネル領域を設け、前記制御チャネル領域における閾値が前記ゲート幅方向において一方端から他方端に向かう一方向変化特性を持って連続的にまたは階段状に増加するまたは減少する不均一性を有するようにしたので、制御チャネル領域に印加する制御電圧の大きさを調整することにより、ゲート領域における実効的チャネル幅を変調することができ、電界効果型トランジスタの利得係数を変調することができる。
【００９０】
したがって、この発明によれば、本発明者が先に出願した半導体素子の構成方式では必要であった制御ゲートチャネルによる三角形状領域の形成を不要とする構成方式を採用したので、素子サイズを小さくすることができ、また利得係数変調特性のゲート電圧依存性を小さくすることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体素子の構成を示す上面図である。
【図２】図１に示す半導体素子のＡ−Ａ’線断面図である。
【図３】図１に示す半導体素子のＢ−Ｂ’線断面図である。
【図４】図１に示す半導体素子の制御ゲートによって制御される単位ゲート幅当たりのドレイン電流特性例を示す図である。
【図５】図１に示す半導体素子の特性を規定する形状パラメータを示す図である。
【図６】図１に示す半導体素子にて実現されるゲートチャネル幅変調を説明する図である。
【図７】この発明の実施の形態２である半導体素子の構成を示す要部断面図（図１に示すＢ−Ｂ’断面図）である。
【図８】この発明の実施の形態３である半導体素子の構成を示す上面図である。
【図９】この発明の実施の形態４である半導体素子の構成を示す上面図である。
【符号の説明】
１  ゲート領域（メインゲート）、２  ソース領域、３  ドレイン領域、４ａ，４ｂ，４ｃ，４ｄ  コンタクト、５，３１，４１  制御ゲート、６，３２，４２，４３  制御ゲートチャネル領域、７  絶縁膜層、８  基板（ウェル領域）、９，２２  チャネル不純物拡散領域、２１  ゲート絶縁膜、１２〜１３  メインゲートの実効的チャネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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