(57)【要約】【課題】配線と接続部（プラグ）との間の接続精度を向上する。【解決手段】第１層配線Ｍ１上に、ＳｉＣＮ膜２９ａ、ＳｉＯＦ膜２９ｂおよびＳｉＯ膜２９ｃを堆積し、さらに、配線溝用絶縁膜３１を堆積し、ドライエッチングによりコンタクトホールおよび配線溝ＭＧ２を形成した後、ウエットエッチングにより、コンタクトホールの側壁に露出したＳｉＯＦ膜２９ｂを後退させ、コンタクトホールＣ２の側壁に凹凸を形成し、イオン化スパッタ法を用いて被覆性良くバリア膜３３ａを形成し、さらに、シード層となる銅膜３３ｂを形成し、電解メッキ法により銅膜３３ｃを形成し、アニールした後、銅膜３３ｃ等の上部をＣＭＰ法により除去し、プラグＰ２および第２層配線Ｍ２を形成する。その結果、半導体集積回路の形成後において熱サイクル試験が行われても、銅の吸い上げ現象が起こりにくくなり、プラグＰ２部における断線等を防止することができる。【選択図】　　図１３
2004134498.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上の絶縁膜中に形成された接続孔と、
（ｂ）前記接続孔の上部に形成された配線溝と、
（ｃ）前記接続孔および前記配線溝内部の導電性膜と、
を有する半導体集積回路装置であって、
（ｄ）前記接続孔は、前記絶縁膜が露出した第１側面と、
前記第１側面より下方に位置し、前記第１側面より後退した第２側面と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
（ａ）半導体基板上の第１および第２の絶縁膜中に形成された接続孔と、
（ｂ）前記接続孔の上部に形成された配線溝と、
（ｃ）前記接続孔および前記配線溝内部の導電性膜と、
を有する半導体集積回路装置であって、
（ｄ）前記接続孔は、前記第１の絶縁膜が露出した第１側面と、
前記第１側面より上方に位置し、前記第１側面より突出した第２側面であって、前記第２の絶縁膜が露出した第２側面と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
（ａ）半導体基板上に、第１絶縁膜および第２絶縁膜を下から順に形成する工程と、
（ｂ）前記第１および第２絶縁膜中に、接続孔を形成する工程であって、
（ｂ１）前記第１および第２絶縁膜を選択的に除去し、前記第１絶縁膜よりなる第１側壁および前記第２絶縁膜よりなる第２側壁を露出させる工程と、
（ｂ２）前記第１側壁を前記第２側壁より後退させる工程と、
（ｃ）前記接続孔内に導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）半導体基板上に、第１、第２および第３絶縁膜を下から順に形成する工程と、
（ｂ）前記第１および第２絶縁膜中に、接続孔を形成する工程であって、
（ｂ１）前記第１および第２絶縁膜を選択的に除去し、前記第１絶縁膜よりなる第１側壁および前記第２絶縁膜よりなる第２側壁を露出させる工程と、
（ｂ２）前記第１側壁を前記第２側壁より後退させる工程と、
（ｃ）前記第３絶縁膜を選択的に除去することにより前記接続孔の上部に配線溝を形成する工程と、
（ｄ）前記接続孔および前記配線溝の内部に導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
（ａ）半導体基板上に、第１、第２および第３絶縁膜を下から順に形成する工程と、
（ｂ）前記第２絶縁膜に対する前記第１絶縁膜のエッチング選択比が大きい条件で、前記第１絶縁膜および前記第２絶縁膜をエッチングすることにより接続孔を形成する工程と、
（ｃ）前記第３絶縁膜を選択的に除去することにより前記接続孔の上部に配線溝を形成する工程と、
（ｄ）前記接続孔および前記配線溝の内部に導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、半導体素子と配線間、または配線間の接続部に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体素子と配線間、または配線間は、接続孔内に形成された導電性膜によって接続される。
【０００３】
特に、半導体集積回路装置の微細化に伴い、半導体素子と配線間、または配線間の接続精度は益々重要なものとなってきている。
【０００４】
例えば、下記特許文献１（特開平１１−３１７４０７号公報）には、タングステンプラグが抜けにくい半導体装置についての記載がある。
【０００５】
また、下記特許文献２（特開２００１−１７６８１６号公報）には、接続孔内におけるＡｌ合金配線のコンタクト抵抗の増加を抑制する技術についての記載がある。
【０００６】
また、下記特許文献３（特開２００１−３５９２１号公報）には、銅配線上の微細な開口部に金属電極を埋め込む際、開口部の側壁の銅汚染及び金属電極内に生じる空洞の発生を防止する技術についての記載がある。
【０００７】
また、下記特許文献４（特開２００１−１１８９２４号公報）には、下層配線と上層配線とを接続するプラグを、バリア層を介さず配線に直接接続するように形成し、ビアコンタクトでのエレクトロマイグレーションによるボイドの発生を無くす技術についての記載がある。
【０００８】
【特許技術文献１】
特開平１１−３１７４０７号公報
【０００９】
【特許技術文献２】
特開２００１−１７６８１６号公報
【００１０】
【特許技術文献３】
特開２００１−３５９２１号公報
【００１１】
【特許技術文献４】
特開２００１−１１８９２４号公報
【００１２】
【発明が解決しようとする課題】
本発明者は、半導体集積回路装置の研究・開発に従事しており、絶縁膜中に配線用の溝や接続孔を形成した後、導電性膜をこれらの内部に埋め込むことにより配線等を形成する、いわゆるダマシン技術を採用している。また、導電性膜としては、比較的抵抗値の小さい銅（Ｃｕ）膜を用い、例えば、メッキ法を用いて形成している。
【００１３】
しかしながら、このような配線構造について検討したところ、接続部（ビア部）において断線不良が発生することが分かった。
【００１４】
この不良についてさらに検討した結果、例えば、高温加速試験時に生じ得る、銅の吸い上げ現象が原因であると推測された。なお、銅の吸い上げ現象については、追って詳細に説明する。
【００１５】
本発明の目的は、半導体素子と配線間、または配線間の接続精度を向上することにある。また、配線と接続部との接続抵抗を低減することにある。
【００１６】
また、本発明の他の目的は、配線と接続部の接続抵抗を低減することにより、半導体集積回路装置の特性を向上させることにある。
【００１７】
また、本発明の他の目的は、配線と接続部の接続抵抗を低減することにより、半導体集積回路装置の歩留まりを向上させることにある。
【００１８】
本発明の目的ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
（１）本発明の半導体集積回路装置は、（ａ）半導体基板上の絶縁膜中に形成された接続孔と、（ｂ）前記接続孔の上部に形成された配線溝と、（ｃ）前記接続孔および前記配線溝内部の導電性膜と、を有する半導体集積回路装置であって、（ｄ）前記接続孔は、前記絶縁膜が露出した第１側面と、前記第１側面より下方に位置し、前記第１側面より後退した第２側面と、を有するものである。
【００２１】
（２）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に、第１絶縁膜および第２絶縁膜を下から順に形成する工程と、（ｂ）前記第１および第２絶縁膜中に、接続孔を形成する工程であって、（ｂ１）前記第１および第２絶縁膜を選択的に除去し、前記第１絶縁膜よりなる第１側壁および前記第２絶縁膜よりなる第２側壁を露出させる工程と、（ｂ２）前記第１側壁を前記第２側壁より後退させる工程と、（ｃ）前記接続孔内に導電性膜を形成する工程と、を有するものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
本実施の形態の半導体集積回路装置の製造方法を図１〜図１４を参照しながら説明する。
【００２４】
図１〜図１４は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００２５】
まず、図１に示すように、ｐ型の単結晶シリコンからなる半導体基板（以下、単に「基板」という）１の主表面に半導体素子を形成する。半導体素子は、種々あるが、ここではｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する場合について説明する。なお、これらのＭＩＳＦＥＴは、通常のＭＩＳＦＥＴ形成プロセスにより形成する。
【００２６】
即ち、まず、基板１をエッチングすることにより溝を形成し、溝の内部に絶縁膜として例えば酸化シリコン膜３を埋め込むことにより素子分離５を形成する。
【００２７】
次に、基板１にｐ型不純物およびｎ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル７およびｎ型ウエル９を形成する。次いで、例えば熱酸化によりｐ型ウエル７およびｎ型ウエル９のそれぞれの表面にゲート酸化膜１１を形成する。
【００２８】
次に、ゲート酸化膜１１の上部に不純物をドープした低抵抗多結晶シリコン膜１３をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法で堆積し、多結晶シリコン膜１３をドライエッチングすることにより、ゲート電極Ｇを形成する。
【００２９】
次に、ゲート電極Ｇの両側のｐ型ウエル７にｎ型不純物をイオン打ち込みすることによってｎ−型半導体領域１５を形成し、ｎ型ウエル９にｐ型不純物をイオン打ち込みすることによってｐ−型半導体領域１７を形成する。
【００３０】
次に、基板１上に絶縁膜として例えば窒化シリコン膜をＣＶＤ法で堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１９を形成する。
【００３１】
次に、ｐ型ウエル７にｎ型不純物をイオン打ち込みすることによってｎ＋型半導体領域２１（ソース、ドレイン）を形成し、ｎ型ウエル９にｐ型不純物をイオン打ち込みすることによってｐ＋型半導体領域２３（ソース、ドレイン）を形成する。
【００３２】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３３】
この後、ＭＩＳＦＥＴＱｎおよびＱｐと電気的に接続される銅配線を形成するのであるが、以下、その工程について説明する。
【００３４】
まず、図２に示すようにＭＩＳＦＥＴＱｎおよびＱｐ上に絶縁膜として酸化シリコン膜２５をＣＶＤ法で堆積した後、酸化シリコン膜２５の表面を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で研磨してその表面を平坦化する。
【００３５】
次に、酸化シリコン膜２５上に図示しないフォトレジスト膜（以下、単に「レジスト膜」という）を形成し、このレジスト膜をマスクに酸化シリコン膜２５をエッチングすることによりｎ＋型半導体領域２１およびｐ＋型半導体領域２３上にコンタクトホールＣ１を形成する。
【００３６】
次いで、コンタクトホールＣ１内を含む酸化シリコン膜２５上に、ＣＶＤ法によりタングステン（Ｗ）膜を堆積し、このＷ膜を酸化シリコン膜２５が露出するまでＣＭＰ法により研磨することによってコンタクトホールＣ１内にプラグＰ１を形成する。なお、プラグＰ１を、窒化チタン（ＴｉＮ）膜等からなるバリア膜とＷ膜との積層構造としてもよい。
【００３７】
次いで、図３に示すように、酸化シリコン膜２５およびプラグＰ１上に、窒化シリコン膜２７ａおよび酸化シリコン膜２７ｂをＣＶＤ法により順次堆積し、これらの膜から成る配線溝用絶縁膜２７を形成する。
【００３８】
次いで、第１層配線形成予定領域の配線溝用絶縁膜２７をエッチングすることにより配線溝ＭＧ１を形成する。なお、窒化シリコン膜２７ａは、前記エッチングの際のエッチングストッパーとして利用される。
【００３９】
次に、図４に示すように、配線溝ＭＧ１内を含む配線溝用絶縁膜２７上に窒化チタンからなるバリア膜Ｍ１ａをスパッタ法もしくはＣＶＤ法により堆積し、次いで、バリア膜Ｍ１ａ上に、薄い銅膜Ｍ１ｂを、スパッタ法により堆積する。この銅膜Ｍ１ｂは、後述する電界メッキの際のシード（給電）層となる。
【００４０】
次いで、薄い銅膜Ｍ１ｂ上に、電解メッキ法により配線溝ＭＧ１を埋め込む程度の厚さの銅膜Ｍ１ｃを形成する。次いで、銅膜Ｍ１ｃをアニール（熱処理）することにより、銅の再結晶化を行う。
【００４１】
次いで、図５に示すように、配線溝ＭＧ１外部の銅膜Ｍ１ｂ、Ｍ１ｃおよびバリア膜Ｍ１ａをＣＭＰ法により除去することにより銅膜Ｍ１ｂ、Ｍ１ｃおよびバリア膜Ｍ１ａから成る第１層配線Ｍ１を形成する。
【００４２】
次に、図６に示すように第１層配線Ｍ１上に、第１絶縁膜として例えばシリコン炭窒化膜（ＳｉＣＮ膜）２９ａをＣＶＤ法により堆積する。このＳｉＣＮ膜２９ａは、第１層配線Ｍ１中の銅の拡散を防止する役割を果たす。
【００４３】
次いで、ＳｉＣＮ膜２９ａ上に第２絶縁膜として例えばシリコン酸フッ化膜（ＳｉＯＦ膜）２９ｂを形成する。このＳｉＯＦ膜２９ｂは、低誘電率膜（Ｌｏｗ−ｋ膜）であり、このような膜を配線間に用いることにより配線間容量の低減を図ることができる。
【００４４】
次いで、ＳｉＯＦ膜２９ｂ上に、第３絶縁膜として例えばＳｉＯ膜２９ｃを形成する。このＳｉＯ膜は、モノシラン（ＳｉＨ４）とＮ２Ｏを原料としたＣＶＤ法により形成された酸化シリコン膜である。このＳｉＯ膜２９ｃは、ＳｉＯＦ２９ｂ中のＦ（フッ素）が拡散することを防止し、また、ＳｉＯＦ２９ｂの吸湿性を低減させるために形成する。
【００４５】
前記ＳｉＣＮ膜２９ａ、ＳｉＯＦ膜２９ｂおよびＳｉＯ膜２９ｃは、第１層配線Ｍ１と第２層配線Ｍ２との層間絶縁膜となり、これらの膜中にコンタクトホール（接続孔、ビア）Ｃ２が形成される。
【００４６】
次いで、ＳｉＯ膜２９ｃ上に、窒化シリコン膜３１ａおよび酸化シリコン膜３１ｂをＣＶＤ法により順次堆積し、これらの膜から成る配線溝用絶縁膜３１を形成する。
【００４７】
次いで、図７に示すように、配線溝用絶縁膜３１上に、第２層配線Ｍ２の形成予定領域に開口部を有するハードマスクＨＭを形成し、さらに、その上部に、コンタクトホールＣ２の形成予定領域に開口部を有するレジスト膜Ｒを形成する。
【００４８】
次いで、図８に示すように、レジスト膜Ｒをマスクとして、配線溝用絶縁膜３１、ＳｉＯＦ膜２９ｂおよびＳｉＯ膜２９ｃをドライエッチングすることによりコンタクトホールＣ２を形成する。なお、この時点では、コンタクトホールＣ２の底部には、ＳｉＣＮ膜２９ａが残存している。
【００４９】
次いで、図９に示すように、レジスト膜Ｒを除去し、ハードマスクＨＭをマスクとして配線溝用絶縁膜３１をドライエッチングすることにより配線溝ＭＧ２を形成する。この際、窒化シリコン膜３１ａは、エッチングストッパー膜となる。
【００５０】
次いで、ハードマスクＨＭを除去し、図１０に示すように、コンタクトホールＣ２の底部のＳｉＣＮ膜２９ａをドライエッチングし、第１層配線Ｍ１を露出させる。
【００５１】
次いで、ＳｉＯ膜２９ｃやＳｉＣＮ膜２９ａに対するＳｉＯＦ膜２９ｂのエッチング選択比が大きい条件、即ち、ＳｉＯ膜２９ｃやＳｉＣＮ膜２９ａがエッチングされ難く、ＳｉＯＦ膜２９ｂがエッチングされやすい条件で、等方的にウエットエッチングを行う。また、言い換えれば、ＳｉＯ膜２９ｃやＳｉＣＮ膜２９ａのエッチングレート（エッチング速度）よりＳｉＯＦ膜２９ｂのエッチングレートが大きい条件で、ウエットエッチングを行う。例えば、フッサン系の薬液は、ＳｉＯ膜２９ｃやＳｉＣＮ膜２９ａに対するＳｉＯＦ膜２９ｂのエッチング選択比が大きい。
【００５２】
その結果、図１１に示すように、コンタクトホールＣ２から露出したＳｉＯＦ膜２９ｂの側壁が後退する。言い換えれば、コンタクトホールＣ２の側壁に凹凸（段差）ができる。ＳｉＯＦ膜２９ｂの開口部がオーバーハング状態となっている。
【００５３】
次いで、図１２に示すように、このコンタクトホールＣ２および配線溝ＭＧ２内を含む配線溝用絶縁膜３１上に、窒化チタンからなるバリア膜３３ａをスパッタ法もしくはＣＶＤ法により堆積する。バリア膜３３ａとしては、窒化タンタル（ＴａＮ）膜もしくは窒化タングステン（ＷＮ）等の膜を用いることもできる。
【００５４】
ここで、バリア膜３３ａをイオン化スパッタ法を用いて形成すれば、その側壁に凹凸を有する、コンタクトホールＣ２の側壁に被覆性よくバリア膜３３ａを形成することが可能である。
【００５５】
このイオン化スパッタは、バリア膜を構成する金属等をイオン化し、さらに、基板にバイアスを印加することによって、イオンに指向性を持たせるものであり、微細な孔の内部においても被覆性良く膜を堆積させることができる。また、バイアスを大きくすることによって、コンタクトホール底面にイオンが入射され、既に堆積している膜をスパッタエッチングし、飛散した堆積膜がその側壁に再堆積し、段差被覆性（ステップカバレッジ）を向上させるのである。
【００５６】
次いで、バリア膜３３ａ上に、薄い銅膜３３ｂを、スパッタ法により堆積する。この銅膜３３ｂは、後述する電界メッキの際のシード（給電）層となる。この銅膜３３ｂもイオン化スパッタ法を用いて形成することにより段差被覆性を向上させることができる。
【００５７】
次いで、薄い銅膜３３ｂ上に、電解メッキ法により銅膜３３ｃをコンタクトホールＣ２および配線溝ＭＧ２を埋め込む程度の厚さ形成する。次いで、銅膜３３ｃをアニール（熱処理）することにより、銅の再結晶化を行う。
【００５８】
次いで、図１３に示すように、コンタクトホールＣ２および配線溝ＭＧ２外部の銅膜３３ｂ、３３ｃおよびバリア膜３３ａをＣＭＰ法により除去することにより銅膜３３ｂ、３３ｃおよびバリア膜３３ａから成るプラグＰ２および第２層配線Ｍ２を形成する。
【００５９】
このように、本実施の形態においては、コンタクトホールＣ２の側壁の一部を後退させ、プラグＰ２中にアンカー部（錨部）を形成したので、プラグＰ２部における断線を防止することができる。
【００６０】
例えば、半導体集積回路の形成後においては、装置を高温雰囲気下および低温雰囲気下に繰り返し置いた上で、その特性を試験し、回路寿命等を加速的に試験する（熱サイクル試験）。
【００６１】
この際、銅の熱膨張、収縮および再結晶化等により銅膜に応力が発生し、これを駆動力として銅の移動が起こる。このような銅の移動をストレスマイグレーションという。
【００６２】
この際、コンタクトホールＣ２内の銅は、銅の結晶の表面張力が最小になる方向、即ち、上層の配線（Ｍ２）部の銅と一体となる方向に力が働く。特に、コンタクトホールのパターン領域は、上層の配線のパターン領域と比較し、微小であるためその影響を受けやすい。
【００６３】
従って、コンタクトホールＣ２内部の銅が吸い上がる現象が起こり、例えば、コンタクトホールＣ２２の形状が円柱、直方体、もしくは下方から上方へテーパー状に広がったような形状では、図１５（ａ）および（ｂ）に示すように、銅（３３ｃ）の移動によりコンタクトホールＣ２２の側壁とバリア膜３３ａまたはバリア膜３３ａと銅膜（３３ｂ、３３ｃ）の界面で剥離が生じ、空孔（ボイド）が生じる。なお、図１５は、本実施の形態の効果を説明するための半導体装置のプラグ部の構成を示す基板の要部断面図である。
【００６４】
よって、配線（Ｍ１）とプラグ（Ｐ２）間が電気的に非導通となり、また、非導通とならないまでも高抵抗となる。
【００６５】
これに対し、本実施の形態においては、コンタクトホールＣ２の側壁に露出したＳｉＯＦ膜２９ｂを後退させ、アンカー部（錨部）を形成したので、銅が引っかかり、銅の吸い上げ現象が起こりにくくなる。その結果、配線とプラグ間の接続精度を向上させることができる。即ち、これらの間の断線の発生を低減でき、また、接触抵抗を低減することができる。
【００６６】
また、製品の耐久性や信頼性を向上させることができ、また、製品の歩留まりを向上させることができる。
【００６７】
次いで、第２層配線Ｍ２上に、絶縁膜、プラグおよび配線の形成を繰り返すことによりさらに多層の配線を形成することができるが、以降の工程の説明および図示は省略する。
【００６８】
また、最上層配線上には、保護膜が形成され、ウエハ状態の基板がダイシングされた後、個々のチップが実装され、製品が完成するが、これらの工程の説明および図示は省略する。
【００６９】
また、前述したように、半導体集積回路完成後（ウエハ状態であるか、製品完成後であるかを問わない）に、熱サイクル試験等の加速試験が行われる。
【００７０】
ここで、本実施の形態においては、ウエットエッチングにより、コンタクトホールＣ２の側壁に露出したＳｉＯＦ膜２９ｂを後退させたが、ＳｉＯＦ膜２９ｂおよびＳｉＯ膜２９ｃのドライエッチングの条件を調整することにより、ＳｉＯ膜２９ｃの側壁に対しＳｉＯＦ膜２９ｂの側壁を後退させても良い。即ち、ドライエッチングの条件によりその異方性および等方性の程度を調整することができ、これを利用することによりウエットエッチング工程を省略することができる。この場合、ドライエッチングを、ＳｉＯ膜２９ｃに対するＳｉＯＦ膜２９ｂのエッチング選択比が大きい条件で行う。
【００７１】
また、本実施の形態においては、ＳｉＯＦ膜２９ｂおよびＳｉＯ膜２９ｃのドライエッチング時に、ＳｉＣＮ膜２９ａを残存させたが、ＳｉＣＮ膜２９ａも含め、一度にエッチングしてもよい。
【００７２】
また、本実施の形態においては、第１から第３の絶縁膜として、ＳｉＣＮ膜２９ａ、ＳｉＯＦ膜２９ｂおよびＳｉＯ膜２９ｃを用いたが、これらの膜に限定されず、図１４に示すように、Ｌ１〜Ｌ４で示すエッチング選択比の異なる絶縁膜を下から順に積層し、エッチングレートを「Ｌ１、Ｌ３およびＬ４＜Ｌ２」の関係となるようエッチングの条件を調整することにより、アンカー部を形成することができる。なお、Ｌ４は、配線溝用絶縁膜３１に対応する。
【００７３】
また、本実施の形態においては、コンタクトホールＣ２および配線溝ＭＧ２を同時に銅膜等で埋め込みプラグＰ２および第２層配線Ｍ２を形成する、いわゆるデュアルダマシン構造部を例に説明したが、もちろん、プラグＰ１および第１層配線Ｍ１部のようにこれらをそれぞれ別の工程で埋め込むシングルダマシン構造部に本実施の形態を適用してもよい。
【００７４】
また、コンタクトホールＣ２の側壁に露出したＳｉＯＦ膜２９ｂを後退させるウエットエッチング工程により、第１層配線Ｍ１の表面の清浄化を兼ねてもよい。
【００７５】
（実施の形態２）
実施の形態１においては、コンタクトホールの側壁から露出している第１から第３の３層の絶縁膜のうち、真中の層（第２の絶縁膜）の側壁を後退させたが、第１および第３の絶縁膜の側壁を後退させてもよい。
【００７６】
以下、本実施の形態の半導体集積回路装置の製造方法を図１６〜図２０を参照しながら説明する。なお、第１層配線Ｍ１の形成工程までは、図１〜図５を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００７７】
図１６に示すように第１層配線Ｍ１上に、第１絶縁膜Ｌ１、第２絶縁膜Ｌ２および第３絶縁膜Ｌ３を下から順次形成する。さらに、第３絶縁膜Ｌ３上に第４絶縁膜Ｌ４を形成する。第１から第３絶縁膜中にプラグＰ２が形成され、第４絶縁膜中に第２層配線Ｍ２が形成される。
【００７８】
これらの膜の後述するウエットエッチングのエッチングレートは、「Ｌ２およびＬ４＜Ｌ１およびＬ３」の関係にある。
【００７９】
次いで、実施の形態１と同様にレジスト膜ＲおよびハードマスクＨＭをマスクとしたドライエッチングによってコンタクトホールＣ２および配線溝ＭＧ２を形成する（図１７）。
【００８０】
次いで、図１８に示すように、ウエットエッチングによってコンタクトホールＣ２の側壁から露出した第１絶縁膜および第３絶縁膜を等方的にエッチングし、これらの側壁を後退させる。言い換えれば、第１および第３絶縁膜の側壁より、第２絶縁膜の側壁を相対的に出っ張らせる。この際のエッチング液として、例えば、実施の形態１で説明したフッ酸系の薬液を用いることができる。
【００８１】
次いで、図１９に示すように、実施の形態１と同様に、バリア膜３３ａおよび銅膜３３ｂを例えばスパッタ法により形成し、さらに、メッキ法により銅膜３３ｃを形成する。
【００８２】
実施の形態１で説明したように、バリア膜３３ａや銅膜３３ｂをイオン化スパッタ法で形成すれば、凹凸を有するコンタクトホールＣ２の側壁に被覆性よく膜を形成することが可能である。
【００８３】
次いで、銅膜３３ｃをアニール（熱処理）し、銅の再結晶化を行った後、コンタクトホールＣ２および配線溝ＭＧ２外部の銅膜３３ｂ、３３ｃおよびバリア膜３３ａをＣＭＰ法により除去することにより銅膜３３ｂ、３３ｃおよびバリア膜３３ａから成るプラグＰ２および第２層配線Ｍ２を形成する（図２０）。
【００８４】
このように、本実施の形態においても、コンタクトホールＣ２の側壁に露出した第１および第３絶縁膜を後退させ、アンカー部（錨部）を形成したので、銅の吸い上げ現象が起こりにくくなり、配線とプラグ間の接続精度を向上させることができる。
【００８５】
この後、実施の形態１と同様に、さらに多層の配線を形成することができ、また、熱サイクル試験等の加速試験が行われる。
【００８６】
ここで、本実施の形態においては、ウエットエッチングにより、コンタクトホールＣ２の側壁に露出した第１および第３絶縁膜を後退させたが、第１から第４の絶縁膜をドライエッチングする際、その条件を調整することにより、第１および第３絶縁膜の側壁を後退させても良い（図１８参照）。この場合、ドライエッチングのエッチングレートは、「Ｌ２およびＬ４＜Ｌ１およびＬ３」の関係となる。
【００８７】
（実施の形態３）
実施の形態２においては、第１から第３の３層の絶縁膜中にプラグを形成したが、以下に示すように、２層の絶縁膜中にプラグを形成してもよい。なお、本実施の形態において、実施の形態１や２と同じ工程については、その説明を省略する。
【００８８】
即ち、図２１に示すように第１層配線Ｍ１上に、第１絶縁膜Ｌ１および第２絶縁膜Ｌ２を下から順次形成する。さらに、第２絶縁膜Ｌ２上に第３絶縁膜Ｌ３を形成する。第１および第２絶縁膜中にプラグＰ２が形成され、第３絶縁膜Ｌ３中に第２層配線Ｍ２が形成される。
【００８９】
これらの膜の後述するウエットエッチングのエッチングレートは、「Ｌ２およびＬ３＜Ｌ１」の関係にある。
【００９０】
次いで、実施の形態１と同様にレジスト膜ＲおよびハードマスクＨＭをマスクとしたドライエッチングによって第１および第２絶縁膜中に、コンタクトホールＣ２を形成し、第３絶縁膜中に、配線溝ＭＧ２を形成する（図２２）。
【００９１】
次いで、図２３に示すように、ウエットエッチングによってコンタクトホールＣ２の側壁から露出した第１絶縁膜を等方的にエッチングし、その側壁を後退させる。この際のエッチング液として、例えば、実施の形態１で説明したフッ酸系の薬液を用いることができる。
【００９２】
次いで、図２４実施の形態１と同様に、バリア膜３３ａおよび銅膜３３ｂを例えばスパッタ法により形成し、さらに、メッキ法により銅膜３３ｃを形成する。
【００９３】
実施の形態１で説明したように、バリア膜３３ａおよび銅膜３３ｂをイオン化スパッタ法で形成すれば、凹凸を有するコンタクトホールＣ２の側壁に被覆性よく膜を形成することが可能である。
【００９４】
次いで、銅膜３３ｃをアニール（熱処理）し、銅の再結晶化を行った後、コンタクトホールＣ２および配線溝ＭＧ２外部の銅膜３３ｂ、３３ｃおよびバリア膜３３ａをＣＭＰ法により除去することにより銅膜３３ｂ、３３ｃおよびバリア膜３３ａから成るプラグＰ２および第２層配線Ｍ２を形成する（図２５）。
【００９５】
このように、本実施の形態においても、コンタクトホールＣ２の側壁に露出した第１絶縁膜を後退させ、アンカー部（錨部）を形成したので、銅の吸い上げ現象が起こりにくくなり、配線とプラグ間の接続精度を向上させることができる。
【００９６】
この後、実施の形態１と同様に、さらに多層の配線を形成することができ、また、熱サイクル試験等の加速試験が行われる。
【００９７】
ここで、本実施の形態においては、ウエットエッチングにより、コンタクトホールＣ２の側壁に露出した第１絶縁膜を後退させたが、第１から第３の絶縁膜をドライエッチングする際、その条件を調整することにより、第１絶縁膜の側壁を後退させても良い。この場合、ドライエッチングのエッチングレートは、「Ｌ２およびＬ３＜Ｌ１」の関係となる。
【００９８】
（実施の形態４）
実施の形態１〜３においては、３層もしくは２層の絶縁膜中にコンタクトホールを形成し、その側壁に凹凸を形成したが、以下に示すようにさらに多くの絶縁膜を積層することにより凹凸の箇所を多くしてもよい。なお、本実施の形態において、実施の形態１等と同じ工程については、その説明を省略する。
【００９９】
即ち、図２６に示すようにコンタクトホールＣ２を形成する絶縁膜の層数が奇数の場合、第１層配線Ｍ１上に、第１〜第２ｎ−１絶縁膜（Ｌ１〜Ｌ（２ｎ−１）、ｎ：正の整数）の（２ｎ−１）層の絶縁膜を下から順次形成する。さらに、第（２ｎ−１）絶縁膜Ｌ（２ｎ−１）上に絶縁膜Ｌ（ＴＯＰ）を形成する。第１〜第（２ｎ−１）絶縁膜中にプラグＰ２が形成され、絶縁膜Ｌ（ＴＯＰ）中に第２層配線Ｍ２が形成される。
【０１００】
これらの膜の後述するウエットエッチングのエッチングレートは、「Ｌ（ＴＯＰ）、Ｌ１、Ｌ３…およびＬ（２ｎ−１）＜Ｌ２、Ｌ４…およびＬ（２ｎ）」の関係にある。
【０１０１】
次いで、実施の形態１と同様にレジスト膜ＲおよびハードマスクＨＭをマスクとしたドライエッチングによってコンタクトホールＣ２および配線溝ＭＧ２を形成する（図２７）。
【０１０２】
次いで、図２８に示すように、ウエットエッチングによってコンタクトホールＣ２の側壁から露出した第２、第４絶縁膜…および第（２ｎ−２）絶縁膜を等方的にエッチングし、これらの側壁を後退させる。即ち、下から偶数番目の絶縁膜の側壁を後退させる。この際のエッチング液として、例えば、実施の形態１で説明したフッ酸系の薬液を用いることができる。
【０１０３】
次いで、図２９に示すように、実施の形態１と同様に、バリア膜３３ａおよび銅膜３３ｂを例えばスパッタ法により形成し、さらに、メッキ法により銅膜３３ｃを形成する。
【０１０４】
実施の形態１で説明したように、バリア膜３３ａおよび銅膜３３ｂをイオン化スパッタ法で形成すれば、その側壁に凹凸を有するコンタクトホールＣ２の側壁に被覆性よく膜を形成することが可能である。
【０１０５】
次いで、銅膜３３ｃをアニール（熱処理）し、銅の再結晶化を行った後、コンタクトホールＣ２および配線溝ＭＧ２外部の銅膜３３ｂ、３３ｃおよびバリア膜３３ａをＣＭＰ法により除去することにより銅膜３３ｂ、３３ｃおよびバリア膜３３ａから成るプラグＰ２および第２層配線Ｍ２を形成する。
【０１０６】
このように、本実施の形態においても、コンタクトホールＣ２の側壁に露出した偶数番目絶縁膜を後退させ、アンカー部（錨部）を形成したので、銅の吸い上げ現象が起こりにくくなり、配線とプラグ間の接続精度を向上させることができる。
【０１０７】
この後、実施の形態１と同様に、さらに多層の配線を形成することができ、また、熱サイクル試験等の加速試験が行われる。
【０１０８】
ここで、本実施の形態においては、ウエットエッチングにより、コンタクトホールＣ２の側壁に露出した偶数番目絶縁膜を後退させたが、第１〜第２ｎ絶縁膜中をドライエッチングする際、その条件を調整することにより、偶数番目絶縁膜の側壁を後退させても良い。
【０１０９】
また、積層する複数の絶縁膜のエッチングレートの関係を、「Ｌ（ＴＯＰ）、Ｌ２、Ｌ４およびＬ（２ｎ）＜Ｌ１、Ｌ３およびＬ（２ｎ−１）」とし、コンタクトホールＣ２の側壁に露出した奇数番目の絶縁膜を後退させてもよい。この場合、コンタクトホールＣ２は、図３０に示す形状となる。
【０１１０】
また、コンタクトホールＣ２を形成する絶縁膜の層数を偶数としてもよく、この場合も同様にコンタクトホールＣ２を形成することができる。即ち、第１層配線Ｍ１上に、第１〜第２ｎ絶縁膜（Ｌ１〜Ｌ（２ｎ）、ｎ：正の整数）の２ｎ層の絶縁膜を下から順次形成する。さらに、第２ｎ絶縁膜Ｌ（２ｎ）上に絶縁膜Ｌ（ＴＯＰ）を形成する。コンタクトホールＣ２の側壁に露出した偶数もしくは奇数番目の絶縁膜を後退させ、第１〜第２ｎ絶縁膜中にプラグＰ２を、絶縁膜Ｌ（ＴＯＰ）中に第２層配線Ｍ２を形成する。
【０１１１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１２】
特に、前記実施の形態においては、銅膜を用いて配線およびプラグ部を形成したが、他の導電性膜を用いてもよく、特に、吸い上げ現象が起きやすい膜に本発明を用いて好適である。
【０１１３】
また、前記実施の形態においては、いわゆるデュアルダマシン構造の配線およびプラグ部に本発明を適用したが、シングルダマシン構造のプラグ部に本発明を適用してもよい。但し、シングルダマシン構造であって、プラグと配線との間にバリア膜が存在する場合においては、前述の吸い上げ現象が生じにくく、本発明はデュアルダマシン構造のプラグ部に用いて、特に効果的である。
【０１１４】
なお、前記実施の形態においては、半導体素子の例としてＭＩＳＦＥＴＱｎおよびＱｐを挙げたが、これらの素子に限られず、バイポーラトランジスタ等他の素子を有する半導体集積回路装置に適用可能であることは言うまでもない。
【０１１５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１１６】
配線溝の底部に形成された接続孔を、絶縁膜が露出した第１側面と、前記第１側面より下方に位置し、前記第１側面より後退した第２側面とを有するよう形成したので、配線と接続部との接続精度を向上することができる。また、配線と接続部との接続抵抗を低減することができる。
【０１１７】
また、半導体集積回路装置の特性を向上させることができる。また、半導体集積回路装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１４】本発明の実施の形態１である他の半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１５】本発明の実施の形態１の効果を説明するための半導体装置のプラグ部の構成を示す基板の要部断面図である。
【図１６】本発明の実施の形態２である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１７】本発明の実施の形態２である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２１】本発明の実施の形態３である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２３】本発明の実施の形態３である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２５】本発明の実施の形態３である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図２９】本発明の実施の形態４である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【図３０】本発明の実施の形態４である他の半導体集積回路装置の製造方法を示した基板の要部断面図である。
【符号の説明】
１　　半導体基板（基板）
３　　酸化シリコン膜
５　　素子分離
７　　ｐ型ウエル
９　　ｎ型ウエル
１１　　ゲート酸化膜
１３　　多結晶シリコン膜
１５　　ｎ−型半導体領域
１７　　ｐ−型半導体領域
１９　　サイドウォールスペーサ
２１　　ｎ＋型半導体領域
２３　　ｐ＋型半導体領域
２５　　酸化シリコン膜
２７　　配線溝用絶縁膜
２７ａ　　窒化シリコン膜
２７ｂ　　酸化シリコン膜
２９ａ　　ＳｉＣＮ膜
２９ｂ　　ＳｉＯＦ膜
２９ｃ　　ＳｉＯ膜
３１　　配線溝用絶縁膜
３１ａ　　窒化シリコン膜
３１ｂ　　酸化シリコン膜
３３ａ　　バリア膜
３３ｂ　　銅膜
３３ｃ　　銅膜
Ｃ１　　コンタクトホール
Ｃ２　　コンタクトホール
Ｃ２２　　コンタクトホール
Ｇ　　ゲート電極
ＨＭ　　ハードマスク
Ｌ１　　第１絶縁膜
Ｌ２　　第２絶縁膜
Ｌ３　　第３絶縁膜
Ｌ４　　第４絶縁膜
Ｌ（２ｎ−２）、Ｌ（２ｎ−１）、Ｌ（２ｎ）　　絶縁膜
Ｌ、Ｌ（ＴＯＰ）　絶縁膜
Ｍ１　　第１層配線
Ｍ１ａ　　バリア膜
Ｍ１ｂ　　銅膜
Ｍ１ｃ　　銅膜
Ｍ２　　第２層配線
ＭＧ１　　配線溝
ＭＧ２　　配線溝
Ｐ１　　プラグ
Ｐ２　　プラグ
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ
Ｒ　　レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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