(57)【要約】　　　（修正有）【課題】パーシャルモード移行時におけるツインセルのデータのコピー時間の短縮化を図り、リフレッシュ動作によるアクセスタイムの増大を抑止する半導体記憶装置及びその制御方法の提供。【解決手段】第１、第２ワード線と第１、第２ビット線の交差部に接続の第１、第２セルとを備え、ノーマルモードにおいて、第１及び第２ワード線は別のアドレスとされ、パーシャル（ツインセル）モードでは第１及び第２ワード線は同一のアドレスとされ、前記２つのセルで１ビットデータを相補に記憶し、パーシャルモードに設定されたときに、第１セルのデータを第２セルへ格納するにあたり、リフレッシュタイマ生成のトリガ信号に基づきビット線対のプリチャージ期間に、第２ワード線ＷＬ２を活性化し、続いて、トリガ信号を遅延させた信号に基づき、第１ワード線ＷＬ１、センスアンプを活性化して、第１セルデータの第１、第２セルへの書き戻しを行う。【選択図】　　　　　図２
2004134026.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイが、
第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、
第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、
第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、
を少なくとも備え、
ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、
パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなし、
モードの切り替えを制御する制御信号に基づき、前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうち、コピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、
セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ期間に、前記第２のワード線が活性化され、前記第２のメモリセルにプリチャージ電圧が書き込まれ、
つづいて、前記ビット線対のプリチャージが終了し、前記第１のワード線が活性化され、
そののち、前記センスアンプが活性化され、前記センスアンプが前記ビット線対の差電圧を増幅し、前記第１のメモリセルのセルデータの前記第１及び第２のメモリセルへの書き戻しが行われる、構成とされてなる、ことを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイが、
第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、
第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、
第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、
を少なくとも備え、
ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、
パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなし、
モードの切り替えを制御する制御信号に基づき、前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうち、コピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、
セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ終了後に、前記第１のワード線が活性化され、つづいて前記センスアンプが活性化され、活性化された前記センスアンプは、前記ビット線対に現れた前記第１のメモリセルのセルデータを増幅し、
つづいて、前記第１のワード線及び前記センスアンプが活性化された状態で、前記第２のワード線が活性化され、前記第１のメモリセルのセルデータの前記第２のメモリセルへの書き戻しが行われ、
前記パーシャルモードへ入ってから、前記セルアレイ中においてリフレッシュ動作による、ツインセルをなす２つのメモリセル間でのセルデータのコピーが少なくとも１巡するまでの間は、ツインセルを構成する２つのメモリセルに接続される２つのワード線のうち、コピーの元となる前記第１のメモリセルに接続される前記第１のワード線が活性化される期間は、前記ノーマルモード時におけるワード線の活性化期間と同一とされ、セルデータのコピー先の前記第２のメモリセルに接続される前記第２のワード線が活性化される期間は、前記ノーマルモード時におけるワード線の活性化期間よりも短期間とされる、ことを特徴とする半導体記憶装置。
【請求項３】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイが、
第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、
第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、
第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、
を少なくとも備え、
ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、
パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなし、
モードの切り替えを制御する制御信号に基づき、前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうちコピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、
セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ期間に、まず、前記第２のワード線が活性化され、前記第２のメモリセルにプリチャージ電圧が書き込まれ、
つづいて、次サイクルのトリガ信号に基づき、前記ビット線対のプリチャージが終了し、前記第１及び第２のワード線が活性化され、さらに、前記センスアンプが活性化され、前記センスアンプは、前記ビット線対に現れた前記第１のメモリセルのデータを増幅し、前記第１のメモリセルのデータの前記第１及び第２のメモリセルへの書き戻しが行われる、構成とされてなる、ことを特徴とする半導体記憶装置。
【請求項４】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイが、
第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、
第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、
第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、
を少なくとも備え、
ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、
パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなし、
モードの切り替えを制御する制御信号に基づき、前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうち、コピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、
セルフリフレッシュ動作の間隔を制御するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１のワード線が活性化され、つづいて前記センスアンプが活性化され、
前記第１のワード線及び前記センスアンプが活性化状態とされている期間に、前記第２のワード線が活性化され、前記第１のメモリセルのセルデータの前記第１及び第２のメモリセルへの書き戻しを行う構成とされ、
セルデータのコピーにあたり、コピー元の前記第１のメモリセルに接続する前記第１のワード線は、前記ノーマルモード時におけるワード線の活性化の期間よりも長期間、活性化状態とされ、
コピー先の前記第２のメモリセルに接続する前記第２のワード線は、前記ノーマルモード時と同一期間、活性状態とされ、
前記トリガ信号が出力され前記第１のワード線が活性化されたのち、前記第２のワード線が活性化する前のタイミングで、リード／ライト・アクセスが発生した場合には、前記第１のワード線を前記ノーマルモード時における活性化の期間と同一の期間だけ活性化したのち非活性化し、且つ、前記第２のワード線の活性化を中止して、リード／ライト動作を行うように制御する手段を備えている、ことを特徴とする半導体記憶装置。
【請求項５】
前記第１のワード線が活性化されており、且つ前記第２のワード線が活性化されたのち、リード／ライト・アクセスが発生した場合には、前記第１のワード線を、前記ノーマルモード時における活性化の期間よりも、長期間活性化し、前記第１のワード線を活性化したあとに活性化される前記第２のワード線を、前記ノーマルモード時における活性化の期間と同一の期間、活性化し、前記センスアンプの前記第１のメモリセルのセルデータの読み出しによる、前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行ったのち、リード／ライト動作が行われるように制御する手段を備えている、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記トリガ信号を遅延させる遅延回路を備え、
前記遅延回路で遅延させたトリガ信号に基づきワンショットパルスを生成する第１のパルス生成回路と、
前記リフレッシュタイマからのトリガ信号に基づきワンショットパルスを生成する第２のパルス生成回路と、
を備え、
前記第１のパルス生成回路の出力信号は、前記第１のワード線を駆動する第１のワードドライバに入力され、
前記第１のパルス生成回路の出力信号と前記第２のパルス生成回路の出力信号を入力とし一方を選択する選択回路を備え、
前記選択回路の出力信号は、前記第２のワード線を駆動する第２のワードドライバに入力され、
前記選択回路では、前記パーシャルモードへ入ってから、ツインセルをなす前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行うためのリフレッシュ動作を、前記セルアレイ中のメモリセルについて少なくとも１巡するまでの間（「リフレッシュ１周期」という）、前記第２のパルス生成回路の出力信号を前記第２のワードドライバに供給し、前記リフレッシュ１周期以降、前記第１のパルス生成回路の出力信号を選択して前記第２のワードドライバに供給する、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記トリガ信号の周期は、前記パーシャルモードへ入ってから、ツインセルをなす前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行うためのリフレッシュ動作を、前記セルアレイ中のメモリセルについて少なくとも１巡するまでの間（「リフレッシュ１周期」という）は、前記ノーマルモード時における前記トリガ信号の周期と同一とされ、
前記パーシャルモードにおいて、前記リフレッシュ１周期以降、前記トリガ信号の周期は、前記ノーマルモード時における前記トリガ信号の周期よりも、長周期とされる、ことを特徴とする請求項１、３乃至５のいずれか一に記載の半導体記憶装置。
【請求項８】
前記トリガ信号の周期は、前記パーシャルモードへ入ってから、ツインセルをなす前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行うためのリフレッシュ動作を、前記セルアレイ中のメモリセルについて予め定められた所定回数分巡回するまでの間、前記ノーマルモード時における前記トリガ信号の周期よりも短いか又は同一の周期とされ、
前記パーシャルモードにおいて、前記リフレッシュ動作を前記予め定められた所定回数分巡回した以降、前記トリガ信号の周期は、前記ノーマルモード時における前記トリガ信号の周期よりも、長周期とされる、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
前記ビット線対のプリチャージ期間に、前記ビット線対は、高位側電源電圧と低位側電源電圧の中間電圧にプリチャージされる、ことを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【請求項１０】
前記パーシャルモードにおいて、前記トリガ信号が長周期であるとき、ツインセルをなす前記第１及び第２のメモリセルに接続される前記第１及び第２のワード線を同時に活性化するように制御する手段を備えていることを特徴とする請求項７又は８記載の半導体記憶装置。
【請求項１１】
前記リフレッシュタイマにより生成されるトリガ信号を分周する分周回路を備え、
前記ノーマルモードと前記パーシャルモードのモードの切り替えを制御する制御信号と、チップセレクト信号との論理演算をとる論理ゲートと、
前記論理ゲートの出力信号に基づき、
前記制御信号がパーシャルモードを示している場合であって、前記チップセレクト信号が非活性化状態であるときは、リフレッシュ周期を規定する前記トリガ信号の周期を、前記ノーマルモード時と同じ周期とし、
その後、前記トリガ信号の周期を、前記ノーマルモード時よりも長周期に切り替え、
前記チップセレクト信号が活性化状態であるときには、前記トリガ信号の周期を、前記ノーマルモード時と同一周期とする、リフレッシュ周期判定回路と、
前記リフレッシュ周期判定回路の判定結果に基づき、前記ノーマルモード時と同一周期の場合、前記リフレッシュタイマからの出力信号を選択し、前記ノーマルモード時よりも長周期の場合、前記分周回路からの分周信号を選択して、トリガ信号として出力する選択回路と、
を備えている、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項１２】
前記選択回路から出力されるトリガ信号と、前記リフレッシュ周期判定回路の出力信号と、前記論理ゲートの出力信号とに基づき、前記セルアレイの前記ビット線対のプリチャージと前記センスアンプの活性化を制御する制御信号を生成する回路と、
半導体記憶装置外部から供給されるアドレスの変化の検出、又は、前記トリガ信号に基づき、前記セルアレイの活性化を制御するワンショットパルス（「コア活性化パルス」）を生成するパルス生成器と、
前記コア活性化パルスと、前記プリチャージとセンスアンプの活性化を制御する制御信号との所定の第１の論理演算結果の出力を、前記ビット線対をプリチャージする回路に供給する第１の論理ゲートと、
前記コア活性化パルスと、前記プリチャージとセンスアンプの活性化を制御する信号との所定の第２の論理演算結果の出力をセンスアンプ活性化信号として前記センスアンプに供給する第２の論理ゲートと、
を備えている、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記選択回路から出力されるトリガ信号に基づき、リフレッシュアドレス信号を生成するリフレッシュアドレス発生器と、
前記リフレッシュアドレス発生器から出力されるリフレッシュアドレス信号の所定ビット信号と、前記リフレッシュ周期切替判定回路の出力信号と、前記論理ゲートの出力信号とに基づき、前記所定ビット信号と、前記所定ビット信号の反転信号とを生成する第１の制御回路と、
少なくとも、前記所定ビット信号、及び前記所定ビット信号の反転信号と、前記第１のワード線に対応するアドレス信号と、に基づき、前記第１及び第２のワード線の活性化を制御する第２の制御回路と、
を備えている、ことを特徴とする請求項１１又は１２記載の半導体記憶装置。
【請求項１４】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイが、
第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、
第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、
第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、
を少なくとも備え、
ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、
パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなす半導体記憶装置の制御方法であって、
前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうち、コピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、
セルフリフレッシュ動作の周期を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ期間に、前記第２のワード線を活性化するステップと、
つづいて、前記ビット線のプリチャージを終了し、前記第１のワード線を活性化し、そののち、前記センスアンプを活性化して、前記ビット線対の差電圧を増幅し、前記第１のメモリセルのセルデータの前記第１及び第２のメモリセルへの書き戻しを行うステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。
【請求項１５】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイが、
第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、
第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、
第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、
を少なくとも備え、
ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、
パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなす半導体記憶装置の制御方法であって、
前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうち、コピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、
セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ終了後に、前記第１のワード線を活性化し、つづいて前記センスアンプを活性化し、活性化された前記センスアンプでは、前記ビット線対に現れた前記第１のメモリセルのセルデータを増幅するステップと、
つづいて、前記第１のワード線及び前記センスアンプが活性化された状態で、前記第２のワード線を活性化し、前記第１のメモリセルのセルデータの前記第２のメモリセルへの書き戻しを行うステップと、
を有し、
前記パーシャルモードへ入ってから、前記セルアレイ中においてリフレッシュ動作による、ツインセルをなす２つのメモリセル間でのセルデータのコピーが少なくとも１巡するまでの間は、ツインセルを構成する２つのメモリセルに接続される２つのワード線のうち、コピーの元となる前記第１のメモリセルに接続される前記第１のワード線が活性化される期間は、ノーマルモード時におけるワード線の活性化期間と同一とされ、セルデータのコピー先の前記第２のメモリセルに接続される前記第２のワード線が活性化される期間は、前記ノーマルモード時におけるワード線の活性化期間よりも短期間とされる、ことを特徴とする半導体記憶装置の制御方法。
【請求項１６】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイが、
第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、
第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、
第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、
を少なくとも備え、
ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、
パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなす半導体記憶装置の制御方法であって、
前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうちコピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、
セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ期間に、まず、前記第２のワード線を活性化して、前記第２のメモリセルにプリチャージ電圧を書き込むステップと、
つづいて、次サイクルのトリガ信号に基づき、前記ビット線対のプリチャージを終了し、前記第１及び第２のワード線を活性化し、さらに、前記センスアンプを活性化し、前記センスアンプは、前記ビット線対に現れた前記第１のメモリセルのデータを増幅し、前記第１のメモリセルのセルデータの、前記第１及び第２のメモリセルへの書き戻しを行うステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。
【請求項１７】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイが、
第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、
第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、
第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、
を少なくとも備え、
ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、
パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなす半導体記憶装置の制御方法であって、
前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうち、コピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、
セルフリフレッシュ動作の間隔を制御するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１のワード線を活性化し、つづいて前記センスアンプを活性化するステップと、
前記第１のワード線が活性化状態とされている期間に、前記第２のワード線を活性化し、前記第１のメモリセルのセルデータの前記第１及び第２のメモリセルへの書き戻しを行うステップと、
を有し、
セルデータのコピーにあたり、コピー元の前記第１のメモリセルに接続する前記第１のワード線は、前記ノーマルモード時におけるワード線の活性化期間よりも長期間、活性化状態とされ、コピー先の前記第２のメモリセルに接続する前記第２のワード線は、前記ノーマルモード時におけるワード線の活性化期間と同一期間、活性状態とされ、
前記トリガ信号が出力され、前記第１のワード線が活性化されたのち、前記第２のワード線が活性化する前のタイミングで、リード／ライト・アクセスが発生した場合には、前記第１のワード線を、前記ノーマルモード時における活性化の期間と同一の期間だけ、活性化し、前記第２のワード線の活性化を中止して、リード／ライト動作を行うように制御するステップを含む、ことを特徴とする半導体記憶装置の制御方法。
【請求項１８】
前記第１のワード線が活性化されており、且つ前記第２のワード線が活性化されたのち、リード／ライト・アクセスが発生した場合には、前記第１のワード線を、前記ノーマルモード時における活性化の期間よりも、長期間活性化し、前記第１のワード線を活性化したあとに活性化される前記第２のワード線を、前記ノーマルモード時における活性化の期間と同一の期間、活性化するステップと、
前記センスアンプの前記第１のメモリセルのセルデータの読み出しによる、前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行ったのち、リード／ライト動作を行うように制御するステップと、を含む、ことを特徴とする請求項１７記載の半導体記憶装置の制御方法。
【請求項１９】
前記トリガ信号の周期は、前記パーシャルモードへ入ってから、ツインセルをなす前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行うためのリフレッシュ動作を、前記セルアレイ中のメモリセルについて少なくとも１巡するまでの間（「リフレッシュ１周期」という）は、前記ノーマルモード時における前記トリガ信号の周期と同一とされ、
前記パーシャルモードにおいて、前記リフレッシュ１周期以降、前記トリガ信号の周期は、前記ノーマルモード時における前記トリガ信号の周期よりも長周期とされる、ことを特徴とする請求項１４、１６乃至１８のいずれか一に記載の半導体記憶装置の制御方法。
【請求項２０】
前記トリガ信号の周期は、前記パーシャルモードへ入ってから、ツインセルをなす前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行うためのリフレッシュ動作を、前記セルアレイ中のメモリセルについて予め定められた所定回数分巡回するまでの間、前記ノーマルモード時における前記トリガ信号の周期よりも短いか又は同一の周期とされ、
前記パーシャルモードにおいて、前記リフレッシュ動作を前記予め定められた所定回数分巡回した以降、前記トリガ信号の周期は、前記ノーマルモード時における前記トリガ信号の周期よりも、長周期とされる、ことを特徴とする請求項１５に記載の半導体記憶装置の制御方法。
【請求項２１】
前記ビット線対のプリチャージ期間に、前記ビット線対は、高位側電源電圧と低位側電源電圧の中間電圧にプリチャージされる、ことを特徴とする請求項１４乃至１８のいずれか一に記載の半導体記憶装置の制御方法。
【請求項２２】
前記パーシャルモードにおいて、前記トリガ信号が長周期であるとき、ツインセルをなす前記第１及び第２のメモリセルに接続される前記第１及び第２のワード線を同一のタイミングで活性化するように制御する、ことを特徴とする請求項１４乃至１８のいずれか一に記載の半導体記憶装置の制御方法。
【請求項２３】
１つのセンスアンプに共通に接続される２本のビット線（「ビット線対」という）にそれぞれ接続される２つのメモリセルで１ビットのデータを相補に記憶保持する半導体記憶装置であって、
前記２つのメモリセルのうち一方のメモリセルのセルデータを他方のメモリセルのセルデータへコピーするにあたり、コピー先の前記他方のメモリセルのセルデータをリセットする手段と、
前記他方のメモリセルをリセットしたあと、前記一方のメモリセルに接続するワード線を活性化し、前記ビット線対に出力される前記一方のメモリセルのデータを前記センスアンプで増幅し、前記センスアンプから前記ビット線対を介して前記他方のメモリセルに、前記一方のメモリセルのセルデータを格納する手段と、
を含む、ことを特徴とする、半導体記憶装置。
【請求項２４】
前記他方のメモリセルのセルデータをリセットする手段が、
前記ビット線対を、高位側電源電圧と低位側電源電圧の中間電圧のプリチャージ電圧でプリチャージする期間に、前記他方のメモリセルに接続するワード線を活性化し、前記他方のメモリセルに中間電圧を書き込む、ことを特徴とする、請求項２３記載の半導体記憶装置。
【請求項２５】
前記２つのメモリセルが、２つのワード線にそれぞれ接続されており、
ノーマルモードでは、前記２つのワード線は別のアドレスとされ、
前記２つのメモリセルで１ビットデータを相補で記憶保持するツインセルモードの場合に、前記２つのメモリセルのうち一方のメモリセルのセルデータを他方のメモリセルのセルデータへコピーした後に、前記２つのワード線が同一のアドレスとされ、前記２つのワード線を同一タイミングで活性化するように制御する手段を備えている、ことを特徴とする、請求項２３記載の半導体記憶装置。
【請求項２６】
前記メモリセルのリフレッシュ動作を指示するトリガ信号に基づき、前記２つのメモリセルのうち１方のメモリセルのセルデータの他方のメモリセルへのコピーを行うように制御する手段を備えている、ことを特徴とする、請求項２３記載の半導体記憶装置。
【請求項２７】
１つのセンスアンプに共通に接続される２つのビット線（「ビット線対」という）にそれぞれ接続される２つのメモリセルで１ビットのデータを相補に記憶保持する半導体記憶装置の制御方法であって、
前記２つのメモリセルのうち一方のメモリセルのセルデータを他方のメモリセルのセルデータへコピーするにあたり、前記他方のメモリセルのセルデータをリセットするステップと、
前記他方のメモリセルをリセットしたあと、前記一方のメモリセルに接続するワード線を活性化し、前記ビット線対に出力される前記一方のメモリセルのデータを前記センスアンプで増幅し、前記センスアンプから前記ビット線を介して前記他方のメモリセルに、前記一方のメモリセルのセルデータを格納するステップと、
を含むことを特徴とする、半導体記憶装置の制御方法。
【請求項２８】
前記他方のメモリセルのセルデータをリセットするステップが、
前記ビット線対を、高位側電源電圧と低位側電源電圧の中間電圧のプリチャージ電圧でプリチャージする期間に、前記他方のメモリセルに接続するワード線を活性化することで、前記他方のメモリセルに中間電圧を書き込むステップを含む、ことを特徴とする、請求項２７記載の半導体記憶装置の制御方法。
【請求項２９】
前記２つのメモリセルが、２つのワード線にそれぞれ接続されており、
ノーマルモードでは、前記２つのワード線は別のアドレスとされ、
前記２つのメモリセルで１ビットデータを相補で記憶保持するツインセルモードの場合に、前記２つのメモリセルのうち一方のメモリセルのセルデータを他方のメモリセルのセルデータへコピーした後、前記２つのワード線は同一のアドレスとされ、同一のタイミングで活性化される、ことを特徴とする、請求項２７記載の半導体記憶装置の制御方法。
【請求項３０】
前記２つのメモリセルのうち１方のメモリセルのデータを他方のメモリセルにコピーする動作が、ダイナミック型のメモリセルのリフレッシュ動作を指示するトリガ信号に基づき行われる、ことを特徴とする、請求項２７記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置とその制御方法に関し、特に、２つのメモリセルで１ビットデータを格納するモードを有する半導体記憶装置のリフレッシュ制御に関する。
【０００２】
【従来の技術】
従来のツインセルＤＲＡＭ（ダイナミックランダムアクセスメモリ）について説明する。図１４は、従来のツインセルＤＲＡＭを説明するための図である。図１４を参照すると、セルアレイ１１は、１つのセンスアンプ（ＳＡ）１２に共通に接続されている第１及び第２のビット線Ｂ、／Ｂよりなるビット線対を有し、第１のワード線ＷＬ１と第１のビット線Ｂに接続された第１のメモリセルＭＣ１と、第２のワード線ＷＬ２と第２のビット線／Ｂに接続されている第２のメモリセルＭＣ２とを備えている。１ビット・１セルのノーマルモード（通常動作）時には、第１及び第２のワードドライバＷＤ１、ＷＤ２でそれぞれ駆動される第１及び第２のワード線ＷＬ１、ＷＬ２は別のアドレスとされ、第１、第２のメモリセルには別々のデータが書き込まれ、また別々に読み出しが行われる。一方、低消費電力を図るスタンバイ時等のパーシャルモード（「ツインセルモード」ともいう）においては、第１及び第２のワード線ＷＬ１、ＷＬ２は、同一のアドレスとされ、第１及び第２のワードドライバＷＤ１、ＷＤ２によって同一のタイミングで高電圧で駆動される。ノーマルモードからパーシャルモードに切り替わった時点で、例えば第１のメモリセルＭＣ１のデータを、第２のメモリセルＭＣ２へコピーして保存することで、１ビット情報を、２つのメモリセルで相補で記憶する。かかる構成により、ダイナミック型セルのホールド特性が向上し、周期的に行われるリフレッシュ動作の間隔が、１ビット／１セルの場合と比べて特段に長期化可能とされ、その結果、リフレッシュ動作による消費電流が低減され、スタンバイ時の消費電流の低減を図ることができる。
【０００３】
近時、半導体記憶装置として、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部からみたときにＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）と同じ仕様を持った「擬似ＳＲＡＭ」と呼ばれるものが知られており、ＳＲＡＭとＤＲＡＭの長所をそれぞれとりいれた半導体記憶装置として携帯機器等に好適とされる。擬似ＳＲＡＭは、ＤＲＡＭのように、行アドレス、列アドレスに分けて別々に与える必要はなく、そのためＲＡＳ、ＣＡＳのようなタイミング信号も必要としない。疑似ＳＲＡＭでは汎用ＳＲＡＭと同様アドレスを一度に与えるだけでよく、クロック同期型半導体記憶装置のクロックに相当するチップイネーブル信号をトリガにしてアドレスを内部に取りこんで読み出し（リード）／書き込み（ライト）を行っている。さらに、外部からリフレッシュ制御をしなくても済むようにして、汎用ＳＲＡＭと全く同じ仕様で動作させるようにした、非同期の疑似ＳＲＡＭにおいて、リフレッシュによって通常のアクセスが影響されたり書き込みの連続によってリフレッシュができなくなったりするという問題を生じることが知られている。この問題を解消することを目的の１つとして、入力アドレス信号に応答して生成されるアドレス変化検出信号に応答してリフレッシュアドレス信号に対応するメモリセルのリフレッシュを行ってから、入力アドレス信号に対応するメモリセルにアクセスする構成とした半導体記憶装置を、本願発明者らはすでに提案している（例えば特許文献１参照）。疑似ＳＲＡＭでは、ノーマル動作のすきまに、リフレッシュ時間を設定されており、リフレッシュ動作に必要なパルス幅を広げることはできない。これは、アクセスタイム、サイクル特性の悪化を招くためである。そして、上記特許文献１に記載されているような、リフレッシュしてからリード／ライト動作を行う非同期型ＳＲＡＭ互換のＤＲＡＭにおいても、リフレッシュ動作を広げることは、そのままアクセスタイムの悪化となるため、好ましくない。また、携帯端末、ネットワークのスイッチング機能、ルーチング機能等に組み込まれる高速・同期型ＳＲＡＭのセルアレイをＤＲＡＭで構成した場合においても、性能仕様の点から、リフレッシュ動作の時間を広げることは難しい。
【０００４】
ところで、図１４に示すツインセルＤＲＡＭにおいて、ノーマルモードからパーシャルモードに切り替わったとき、図１５（Ａ）に示すように、第１及び第２のワード線ＷＬ１、ＷＬ２を同時に選択すると、第１のメモリセルのデータを第２のメモリセルへ保存する場合、２つのメモリセルのデータが衝突し、データが破壊されることがある。すなわち、図１４を参照すると、パーシャルモードでは、ツインセルをなす第１のメモリセルＭＣ１と第２のメモリセルＭＣ２で１ビットデータを相補で保持する。ノーマルモード時に、第１及び第２のメモリセルがともにＨＩＧＨデータを記憶している場合、パーシャルモードに入った時点で、第１のメモリセルＭＣ１のセルデータを読み出して第２のメモリセルＭＣ２に書き込む場合、第１及び第２のワード線ＷＬ１、ＷＬ２を同時に選択すると、第１及び第２のメモリセルはともにＨＩＧＨ電圧で相補のビット線対Ｂ、／Ｂを駆動するため、ビット線対Ｂ、／Ｂの差電圧がひらかず、ビット線対の差電圧をセンスアンプ１２で差動増幅して、第１、第２のメモリセルに書き戻すと、第１、第２のメモリセルのデータが壊れる。
【０００５】
また図１５（Ｂ）に示すように、第１のワード線ＷＬ１を選択し（パルス幅ｔ０はノーマルモード時とワード線のパルス幅と同一）、センスアンプ１２による読み出しによる第１のメモリセルＭＣ１のリストア（書き戻し）を行ったあと、第２のワード線ＷＬ２を選択して第２のメモリセルＭＣ２への第１のメモリセルＭＣ１のセルデータの書き込みを行う構成とした場合、リフレッシュ期間が延びる。すなわち、リード／ライト（ＲＥＡＤ／ＷＲＩＴＥ）アクセスは、リフレッシュ動作が終了するまで待ち状態とされる。上記した疑似ＳＲＡＭ等のようにＳＲＡＭインタフェース準拠のメモリにおいて、外部コントローラとの間でリフレッシュ制御信号のやり取りを行う外部端子を具備していない場合、リフレッシュ動作を終了した後に、ＲＥＡＤ／ＷＲＩＴＥ動作を行うように、あらかじめタイミング設計を行っておく必要があり、結果として、アクセスタイムが増大する。
【０００６】
なお、ノーマルモード時に、１ビット／１セルでデータを保持している状態から１ビット／２セルで情報を保持するツインセルモードに移行し、ツインセルモードにおいて、２本のサブワード線を同時に選択状態にして、対をなすビット線とともに、メモリセルの記憶データを読み出してセンス動作を実行する半導体記憶装置が知られている（たとえば特許文献２）。上記特許文献２（第１０図）には、例えば本願添付図面図１６に示すように、サブワード線ＳＷＬＬ＜０＞を選択状態に駆動（活性化）し、サブワード線ＳＷＬＬ＜０＞に接続されるセルのデータが対応ビット線上に読み出され（図１６ではＨＩＧＨレベルデータが読み出されている）、他方のビット線にはメモリセルは接続されていないため、読み出し電圧ΔＶ２＝０であり、プリチャージ電圧レベルを維持している。ついでセンスアンプ活性化信号ＳＯＮ、ＺＳＯＰ（図１４のセンスイネーブル信号ＳＥに対応）を活性化し、１つのメモリセルに格納されたデータをセンスアンプにより検知して増幅し、ラッチする。このセンス動作が完了し、ビット線電位がアレイ電源電圧ＶＣＣＳ及び接地電圧レベルに駆動されたのち、対をなすサブワード線ＳＷＬＲ＜１＞を選択状態に駆動する。このサブワード線ＳＷＬＲ＜１＞に接続するメモリセルは、センスアンプにより増幅されラッチされたデータが格納される。すなわち、サブワード線ＳＷＬＬ＜０＞、ＳＷＬＲ＜１＞に接続されるセル１、セル２には、相補なデータが格納される。所定時間経過後、サブワード線ＳＷＬＬ＜０＞、ＳＷＬＲ＜１＞を非選択状態に駆動し、ついでセンスアンプ活性化信号ＳＯＮ、ＺＳＯＰを非活性化し、これにより、セル１のデータをセル２に移動させ、ツインセルモードの単位セルへのデータの書き込みが完了する。このセルデータの書き込みは、図１５（Ｂ）に示した方法と同様である。
【０００７】
また１ビット／１セル、１ビット／２セルモードを有する半導体記憶装置として例えば２セルが同一ビット線に接続される構成も知られている（例えば特許文献３）。さらに、ツインセルモードの２つのセルのデータが相補の関係をなし、２つのセルが同一のワード線に接続され、１ビット／１データへの切替が行われない半導体記憶装置も知られている（例えば特許文献４）。
【０００８】
また、後述される本発明の実施例で説明されるダイナミック型のメモリセルに中間電圧を書き込む構成に関して、ビット線対を１／２ＶＢＬＨにプリチャージし、ダミーワード線を活性化させることで、通常のメモリセルと同じ構造、容量のダミーセルに１／２ＶＢＬＨを書き込む方式を採用する構成が知られている（例えば特許文献５）。
【０００９】
【特許文献１】
特開２００２−７４９４４号公報（第８頁、第１図参照）
【特許文献２】
特開２００２−１７０３８６号公報（第２０頁、第１０図参照）
【特許文献３】
特開２０００−０５７７６３号公報（第４頁、第４図参照）
【特許文献４】
特開２００１−１４３４６３号公報（第３、第４頁、第１図参照）
【特許文献５】
特開２００１−３０７４７９号公報（第４頁、第１０図参照）
【００１０】
【発明が解決しようとする課題】
したがって、本発明の目的は、パーシャルモード移行時におけるツインセルのデータのコピー時間の短縮化を図り、リフレッシュ動作によるアクセスタイムの増大を抑止する半導体記憶装置及びその制御方法を提供することにある。
【００１１】
また本発明の他の目的は、パーシャルモード移行時におけるツインセルのデータを正しく書き込むことを可能とした半導体記憶装置及びその制御方法を提供することにある。さらに本発明は、通常モードから待機モードに移り、パーシャルモードへの移行中に急に読み出し／書き込み要求があった場合にも、所定のアクセス時間内での読み出し／書き込みを可能とした半導体記憶装置及びその制御方法を提供することもその目的としている。
【００１２】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクト（側面）に係る半導体記憶装置は、１つのセンスアンプに共通に接続される２つのビット線（「ビット線対」という）にそれぞれ接続される２つのメモリセルで１ビットのデータを相補に記憶保持する半導体記憶装置において、前記２つのメモリセルのうち一方のメモリセルのセルデータを他方のメモリセルのセルデータへコピーするにあたり、前記他方のメモリセルのセルデータをリセットし、前記他方のメモリセルをリセットしたあと、前記一方のメモリセルに接続するワード線を活性化し、前記ビット線対に出力される前記一方のメモリセルのデータを前記センスアンプで増幅し、前記センスアンプから前記ビット線を介して前記他方のメモリセルに、前記一方のメモリセルのセルデータを格納する。本発明においては、前記ビット線対を、高位側と低位側の電源電圧の中間電圧値のプリチャージ電圧でプリチャージする期間に、前記他方のメモリセルに接続するワード線を活性化し、前記他方のメモリセルに中間電圧値を書き込むことで、前記他方のメモリセルのセルデータをリセットする。本発明においては、前記２つのメモリセルが、２つのワード線にそれぞれ接続されており、ノーマルモードでは、前記２つのワード線は別のアドレスとされ、前記２つのメモリセルで１ビットデータを相補で記憶保持するツインセルモードの場合に、前記２つのメモリセルのうち一方のメモリセルのセルデータを他方のメモリセルのセルデータへコピーした後に、前記２つのワード線が同一のアドレスとされ、同一タイミングで活性化するように制御する。本発明においては、前記メモリセルのリフレッシュ動作を指示するトリガ信号に基づき、前記２つのメモリセルのうち１方のメモリセルのセルデータの他方のメモリセルへのコピーが行われる。
【００１３】
本発明の他のアスペクト（側面）に係る半導体記憶装置は、複数のメモリセルを有するセルアレイを有し、前記セルアレイが、第１及び第２のビット線よりなり１つのセンスアンプに共通に接続されるビット線対と、第１のワード線にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセルと、第２のワード線にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセルと、を少なくとも備え、ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなし、モードの切り替えを制御する制御信号に基づき、前記ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうち、コピー元の前記第１のメモリセルのセルデータをコピー先の前記第２のメモリセルに格納するにあたり、セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ期間に、前記第２のワード線が活性化され、前記第２のメモリセルにプリチャージ電圧が書き込まれ、つづいて、前記ビット線対のプリチャージが終了し、前記第１のワード線が活性化され、そののち、前記センスアンプが活性化され、前記センスアンプが前記ビット線対の差電圧を増幅し、前記第１のメモリセルのセルデータの前記第１及び第２のメモリセルへの書き戻しが行われる、構成とされている。本発明において、前記パーシャルモードへ入ってから、ツインセルをなす前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行うためのリフレッシュ動作を、前記セルアレイ中のメモリセルについて少なくとも１巡するまでの間（「リフレッシュ１周期」という）は、前記ノーマルモード時における前記トリガ信号の周期と同一とされ、前記パーシャルモードにおいて、前記リフレッシュ１周期以降、前記トリガ信号の周期は、前記ノーマルモード時における前記トリガ信号の周期よりも、長周期とされる。以下の説明からも明らかとされるように、上記目的は、本願特許請求の範囲の各請求項によっても同様にして達成される。
【００１４】
【発明の実施の形態】
本発明の好ましい実施の形態について以下に説明する。本発明に係る半導体記憶装置は、その好ましい一実施の形態において、図３を参照すると、複数のメモリセルを有するセルアレイ（１１）が、少なくとも、第１及び第２のビット線（Ｂ、／Ｂ）よりなりセンスアンプ（ＳＡ）に共通に接続されるビット線対と、第１のワード線（ＷＬ１）にゲートが接続され、第１のビット線（Ｂ）にそれぞれ、ドレインとソースのうちの一方が接続されているメモリセルトランジスタ（ＮＭ１）と、メモリセルトランジスタ（ＭＣ１）のドレインとソースのうちの他方に接続されてなる容量素子（Ｃ１）と、を含む第１のメモリセル（ＭＣ１）と、第２のワード線（ＷＬ２）にゲートが接続され、第２のビット線（／Ｂ）にドレインとソースのうちの一方が接続されているメモリセルトランジスタ（ＮＭ２）と、メモリセルトランジスタ（ＮＭ２）のドレインとソースのうちの他方に接続されてなる容量素子（Ｃ２）と、を含む第２のメモリセル（ＭＣ２）と、を備えている。ノーマルモードにおいて、第１及び第２のワード線（ＷＬ１、ＷＬ２）は、別のアドレスとされ、第１及び第２のメモリセル（ＭＣ１、ＭＣ２）には、別々のデータが書き込まれ、及び別々に読み出しが行われ、パーシャルモード（ツインセルモード）においては、第１及び第２のワード線（ＷＬ１、ＷＬ２）は、同一のアドレスとされ、前記第１及び第２のメモリセルで１ビットデータを相補に記憶する構成とされている。
【００１５】
本実施形態において、ノーマルモードからパーシャルモードに切り替えられたときに、ツインセルをなす２つのメモリセルのうち第１のメモリセル（ＭＣ１）のセルデータを第２のメモリセル（ＭＣ２）へ格納するにあたり、セルフリフレッシュ動作の間隔を制御するリフレッシュタイマ（図３の２３）によって生成されるトリガ信号に基づき、第１及び第２のビット線（Ｂ、／Ｂ）よりなるビット線対のプリチャージ期間に、第２のワード線（ＷＬ２）を活性化し、つづいてプリチャージを終了し、前記トリガ信号を遅延させた信号に基づき、第１のワード線（ＷＬ１）を活性化し、そののち、センスアンプ（ＳＡ）を活性化して、ビット線対の差電圧を増幅し、センスアンプ（ＳＡ）よりビット線対を介して、第１のメモリセル（ＭＣ１）のセルデータの第１及び第２のメモリセル（ＭＣ１、ＭＣ２）への書き戻しを行う構成とされている。
【００１６】
本実施の形態においては、トリガ信号を遅延させる遅延回路（図３の２７）を備え、遅延回路で遅延させたトリガ信号に基づきワンショットパルスを生成する第１のパルス生成回路（２８）と、リフレッシュタイマ（２３）からのトリガ信号に基づきワンショットパルスを生成する第２のパルス生成回路（２９）と、を備え、第１のパルス生成回路（２８）の出力信号は、第１のワード線ＷＬ１を駆動する第１のワードドライバＷＤ１に入力され、第１のパルス生成回路（２８）の出力信号と第２のパルス生成回路（２９）の出力信号を入力とし一方を選択する選択回路（２６）を備え、選択回路（２６）の出力信号は、前記第２のワード線を駆動する第２のワードドライバ（ＷＤ２）に入力される。選択回路（２６）では、パーシャルモードへ入ってから、ツインセルをなす前記第１のメモリセルのセルデータの前記第２のメモリセルへのコピーを行うためのリフレッシュ動作を、前記セルアレイ中のメモリセルについて少なくとも１巡するまでの間（「リフレッシュ１周期」という）、第２のパルス生成回路（２９）の出力信号を前記第２のワードドライバ（ＷＤ２）に供給し、リフレッシュ１周期以降、前記第１のパルス生成回路（２８）の出力信号を第２のワードドライバ（ＷＤ２）に供給するように構成してもよい。
【００１７】
本実施形態において、リフレッシュタイマにより生成される前記トリガ信号の周期は、パーシャルモードへ入ってから、ツインセルをなす第１のメモリセルのセルデータの第２のメモリセルへのコピーを行うためのリフレッシュ動作を、セルアレイ中のメモリセルについて少なくとも１巡するまでの間（「リフレッシュ１周期」という）は、ノーマルモード時の周期と同一の周期（ショート周期）とされ、リフレッシュ１周期以降、リフレッシュタイマにより生成される信号を分周した信号がトリガ信号として用いられ、リフレッシュトリガ周期が、ノーマルモード時の周期（ショート周期）よりも長周期とされる（ロング周期）。
【００１８】
本発明に係る半導体記憶装置は、別の実施の形態において、ノーマルモードからパーシャルモードに切り替えられた場合に、ツインセルをなす第１及び第２のメモリセルのうち、コピー元の第１のメモリセル（ＭＣ１）のセルデータをコピー先の第２のメモリセル（ＭＣ２）に格納するにあたり、図６を参照すると、セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ終了後に、第１のワード線（ＷＬ１）が活性化され、つづいてセンスアンプ活性化信号（センスイネーブル）（ＳＥ）を活性化することで、センスアンプ（ＳＡ）が活性化され、活性化されたセンスアンプ（ＳＡ）は、前記ビット線対に現れた第１のメモリセル（ＭＣ１）のセルデータを増幅し、つづいて、第１のワード線（ＷＬ１）及びセンスアンプ（ＳＡ）が活性化された状態で第２のワード線（ＷＬ２）が活性化され、第１のメモリセル（ＭＣ１）のセルデータの前記第２のメモリセル（ＭＣ２）への書き戻しが行われる。この実施の形態では、リフレッシュタイマにより生成される前記トリガ信号の周期は、パーシャルモードへ入ってから、ツインセルをなす第１のメモリセルのセルデータの第２のメモリセルへのコピーを行うためのリフレッシュ動作を、セルアレイ中のメモリセルについて、予め定められた所定回数巡回する（例えば２又は３巡する）までの間、前記ノーマルモード時の周期よりも短いか又は同一の周期とされ、その後、前記リフレッシュタイマにより生成されるトリガ信号の周期が、前記ノーマルモード時の周期よりも長周期とされる（図５参照）。
【００１９】
本発明に係る半導体記憶装置は、別の実施の形態において、ノーマルモードからパーシャルモードに切り替えられた場合に、ツインセルをなす前記第１及び第２のメモリセルのうちコピー元の第２のメモリセル（ＭＣ２）のセルデータを、コピー先の第１のメモリセル（ＭＣ１）に格納するにあたり、図８を参照すると、セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、第１及び第２のビット線よりなるビット線対のプリチャージ期間に、まず、第１のワード線（ＷＬ１）が活性化され、第１のメモリセル（ＭＣ１）にプリチャージ電圧が書き込まれ、つづいて、次サイクルのトリガ信号に基づき、前記ビット線対のプリチャージが終了し、前記第１及び第２のワード線（ＷＬ１、ＷＬ２）が活性化され、さらに、センスアップ活性化信号（ＳＥ）が活性化されて、センスアンプ（ＳＡ）が活性化され、センスアンプ（ＳＡ）は、ビット線対（Ｂ、／Ｂ）に現れた第１のメモリセル（ＭＣ１）のセルデータを増幅し、第１のメモリセルのセルデータの第１、第２のメモリセルへの書き戻しが行われる。
【００２０】
本発明に係る半導体記憶装置は、別の実施の形態において、ノーマルモードからパーシャルモードに設定されたときに、ツインセルをなす２つのメモリセルのうち第１のメモリセル（ＭＣ１）のデータを第２のメモリセル（ＭＣ２）へ格納するにあたり、図９を参照すると、セルフリフレッシュ動作の間隔を制御するリフレッシュタイマにより生成されるトリガ信号に基づき、第１のワード線（Ｗｏｒｄ１）を活性化し、センスアンプ（ＳＡ）を活性化し、第１のワード線（Ｗｏｒｄ１）を活性化状態としたまま、つづいて第２のワード線（Ｗｏｒｄ２）を活性化し、第１のメモリセル（ＭＣ１）のデータの前記第１及び第２のメモリセルへの書き戻しを行う構成とされ、第１のワード線（Ｗｏｒｄ１）は、ノーマルモード時よりも長期間（ノーマルモード時の２倍程度）、活性化状態とされ、第２のワード線（Ｗｏｒｄ２）は、ノーマルモード時と同一期間、活性化状態とされる。第１のワード線（Ｗｏｒｄ１）の活性化期間が長くなるため、この期間に、リード／ライト・アクセスが生じた場合、リフレッシュ動作を中断するようにしている。
【００２１】
そして、本実施の形態においては、トリガ信号が出力され、第１のワード線（Ｗｏｒｄ１）が活性化されたのち、第２のワード線（Ｗｏｒｄ２）が活性化する前のタイミングで、リード／ライト・アクセスが発生した場合（例えばチップセレクト信号が活性化された場合）、第１のワード線（Ｗｏｒｄ１）を、ノーマルモード時と同一の期間活性化したあと、非活性化させ（例えば図９（Ｃ）の信号Ｗｏｒｄ１の「＊」で示す破線参照）、第２のワード線（Ｗｏｒｄ１）の活性化を中止し（例えば図９（Ｃ）の信号Ｗｏｒｄ２の「＊」で示す破線参照）、選択されたワード線に関するメモリセルのリード／ライト動作が行われる。
【００２２】
また、本実施の形態においては、図１０（Ｂ）に示すように、リフレッシュ用のトリガ信号に基づき、第１のワード線（Ｗｏｒｄ１）が活性化された状態で、第２のワード線（Ｗｏｒｄ２）が活性化したのち、リード／ライト・アクセスが発生した場合（例えばチップセレクト信号が活性化された場合）、第１のワード線（Ｗｏｒｄ１）は、ノーマルモード時よりも長い期間、例えば２倍の期間（２ｔ０）、活性化させ、第２のワード線（Ｗｏｒｄ１）は、ノーマルモード時と同一の期間（ｔ０）活性化されて、書き戻しを行ったのち、選択されたワード線に関するメモリセルのリード／ライト動作が行われる。
【００２３】
上記した本発明の実施の形態において、ビット線対のプリチャージ期間に、ビット線対は、高位側電源電圧ＶＣＣと低位側電源電圧ＧＮＤの中間電圧１／２ＶＣＣにプリチャージされ、プリチャージ期間に活性化されたワード線（例えば第２のワード線の活性化）側のメモリセルには、中間電圧が書き込まれ、セルデータのリセットが行われる。リフレッシュトリガ信号に基づき、ツインセルをなす２つのメモリセルのうち１つのメモリセルから他のメモリセルへのセルデータのコピー動作に、セルアレイ中のツインセルをなすそれぞれのメモリセルについて少なくとも１巡したのち、前述したように、リフレッシュトリガ信号は長周期とされ、且つ、ツインセルをなす２つのメモリセルに接続される第１及び第２のワード線は同時に活性化される。
【００２４】
本発明の一実施の形態においては、リフレッシュ用のトリガ信号を通常周期と長周期とに切り替えるための手段として、図１２を参照すると、カウントアップ時のオーバフロー信号をトリガ信号として出力するリフレッシュタイマ（３１）と、リフレッシュタイマ（３１）からのトリガ信号を分周する分周回路（３２）とを備え、ノーマルモードとパーシャルモードの切り替えを制御するモード信号（ＭＯＤＥ）と、チップセレクト信号（／ＣＳ）との論理演算をとる論理ゲート（３７）と、論理ゲート（３７）の出力に基づき、パーシャルモードであり、且つ、チップセレクト信号が非活性化状態のとき、トリガ信号の周期をノーマルモード時と同じショート周期とし、その後、トリガ信号の周期を長周期に切替を行うための制御を行うリフレッシュ周期判定回路（３８）と、リフレッシュ周期判定回路（３８）の判定結果に基づき、リフレッシュタイマ（３１）からの出力信号と分周回路（３２）の分周信号のいずれかを選択してトリガ信号として出力する選択回路（３３）と、を備えている。
【００２５】
本発明の一実施の形態においては、選択回路（図１２の３３）から出力されるトリガ信号と、リフレッシュ周期判定回路（図１２の３８）の出力信号、及び、論理ゲート（図１２の３７）の出力信号と、リフレッシュアドレスの最下位ビット信号とに基づき、セルアレイのビット線対のプリチャージとセンスアンプ（ＳＡ）の活性化を制御する信号を生成する回路（図１２の４０）と、アドレスの変化又は前記トリガ信号に基づき前記セルアレイの活性化を制御するワンショットパルス（「コア活性化パルス」）を生成するパルス生成器（図１１の３０）と、前記コア活性化パルスと前記プリチャージとセンスアンプの活性化を制御する信号との否定論理積演算結果をプリチャージ回路に供給する第１の論理ゲート（図１１の１７）と、コア活性化パルスと前記プリチャージと前記センスアンプの活性化を制御する信号との論理積演算結果をプリチャージ回路に供給する第２の論理ゲート（図１１の１８）と、を備えている。トリガ信号がアクティブとなった場合に、リフレッシュアドレスの最下位ビット信号Ｘ０’が、例えば”０”のとき、センスアンプ（ＳＡ）は活性化させず、ビット線対のプリチャージのみとし、リフレッシュアドレスの最下位ビット信号が例えば”１”のとき、センスアンプ（ＳＡ）を活性化させる制御を行う。このように、リフレッシュアドレスの最下位ビット信号は、交番の制御に用いられる。例えば図８の「＊１」、「＊２」のタイミングにおいて、タイミング「＊１」では、第１のワード線ＷＬ１が活性化され、ビット線対はプリチャージされ、タイミング「＊２」では、第１及び第２のワード線ＷＬ１、ＷＬ２が活性化され、センスアンプ活性化信号（ＳＥ）が活性化されている。
【００２６】
本発明の一実施の形態においては、リフレッシュアドレス信号の所定のビット信号と、前記リフレッシュ周期切替判定回路の出力と、前記論理ゲートの出力に基づき、前記ビット信号に対応する第１の信号と前記第１の信号の相補信号（例えばＸ０、／Ｘ０）を生成する回路（図１２の４１）、Ｘアドレス信号（Ｘ１）とに基づき、第１及び第２のワード線（ＷＬ１、ＷＬ２）の活性化を制御するデコード回路（図１１の論理ゲート１３、１４、１５、１６）を備えている。
【００２７】
本発明に係る実施の形態の半導体記憶装置の制御方法は、複数のメモリセルを有するセルアレイが、第１及び第２のビット線よりなり１つのセンスアンプ（ＳＡ）に共通に接続されるビット線対と、第１のワード線（ＷＬ１）にゲートが接続され、前記第１のビット線に、ドレインとソースのうちの一方が接続されている第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第１の容量素子と、を含む第１のメモリセル（ＭＣ１）と、第２のワード線（ＷＬ２）にゲートが接続され、前記第２のビット線に、ドレインとソースのうちの一方が接続されている第２のメモリセルトランジスタと、前記第２のメモリセルトランジスタのドレインとソースのうちの他方に接続されてなる第２の容量素子と、を含む第２のメモリセル（ＭＣ２）と、を少なくとも備え、ノーマルモードにおいて、前記第１及び第２のワード線は、互いに別のアドレスとされ、前記第１及び第２のメモリセルでは、別々に、データの書き込み及び読み出しが行われ、パーシャルモードにおいては、前記第１及び第２のワード線は、同一のアドレスとされ、前記第１及び第２のメモリセルは、２つのセルで１ビットデータを相補に記憶保持するツインセルをなし、ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす第１及び第２のメモリセルのうちコピー元の第１のメモリセルのセルデータをコピー先の第２のメモリセルに格納するにあたり、以下のステップを有する。
【００２８】
ステップＡ：ノーマルモードからパーシャルモードへの切り替えの際に、前記第１のメモリセル（ＭＣ１）のセルデータを第２のメモリセル（ＭＣ２）へ格納するにあたり、セルフリフレッシュ動作の間隔を制御するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ期間に第２のワード線（ＷＬ２）を活性化する。
【００２９】
ステップＢ：つづいてプリチャージを終了し、前記トリガ信号を遅延させた信号に基づき、前記第１のワード線（ＷＬ１）を活性化し、そののち、前記センスアンプを活性化して、前記ビット線対の差電圧を増幅し、前記第１のメモリセルのセルデータの前記第１及び第２のメモリセルへの書き戻しを行う。
【００３０】
本発明において、前記リフレッシュタイマにより生成される前記トリガ信号の周期は、パーシャルモードへ入ってから、少なくとも、前記セルアレイ中のメモリセルを１回リフレッシュする間（「リフレッシュ１周期」という）は、前記ノーマルモード時の周期と同一の周期とされ、前記リフレッシュ１周期以降、前記リフレッシュタイマにより生成されるトリガ信号の周期を、前記ノーマルモード時の周期よりも長周期とされる。
【００３１】
本発明に係る実施の形態の半導体記憶装置の制御方法は、ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす第１及び第２のメモリセルのうちコピー元の第１のメモリセルのセルデータをコピー先の第２のメモリセルに格納するにあたり、以下のステップを有する。
【００３２】
ステップＡ：セルフリフレッシュ動作の間隔を規定するリフレッシュタイマにより生成されるトリガ信号に基づき、第１及び第２のビット線よりなる前記ビット線対のプリチャージ終了後に、前記第１のワード線（ＷＬ１）を活性化し、つづいて前記センスアンプを活性化し、活性化された前記センスアンプでは、前記ビット線対に現れた前記第１のメモリセル（ＭＣ１）のセルデータを増幅する。
【００３３】
ステップＢ：つづいて、前記第１のワード線（ＷＬ１）及び前記センスアンプ（ＳＡ）が活性化された状態で、前記第２のワード線（ＷＬ２）を活性化し、前記第１のメモリセル（ＭＣ１）のセルデータの前記第２のメモリセル（ＭＣ２）への書き戻しを行う。
【００３４】
パーシャルモードへ入ってから、前記セルアレイ中においてリフレッシュ動作による、ツインセルをなす２つのメモリセル間でのセルデータのコピーが少なくとも１巡するまでの間は、ツインセルを構成する２つのメモリセルに接続される２つのワード線のうち、コピーの元となる第１のメモリセルに接続される前記第１のワード線が活性化される期間は、ノーマルモード時のワード線の活性化期間（＝ｔ０）と同一とされ、セルデータのコピー先の前記第２のメモリセルに接続される前記第２のワード線が活性化される期間は、前記ノーマルモード時のワード線活性化期間よりも短期間とされる。あるいは、本発明において、前記リフレッシュタイマにより生成される前記トリガ信号の周期は、パーシャルモードへ入ってから、少なくとも、前記セルアレイ中のメモリセルのリフレッシュを、所定回数巡回する（例えば２又は３巡する）までの間は、前記ノーマルモード時の周期よりも短いか、または同一の周期とされ、それ以降、前記リフレッシュタイマにより生成されるトリガ信号の周期は、前記ノーマルモード時の周期よりも長周期とされる。
【００３５】
本発明に係る実施の形態の半導体記憶装置の制御方法は、ノーマルモードから前記パーシャルモードに切り替えられた場合に、ツインセルをなす第１及び第２のメモリセルのうちコピー元の第２のメモリセルのセルデータをコピー先の第１のメモリセルに格納するにあたり、以下のステップを有する。
【００３６】
ステップＡ：ノーマルモードからパーシャルモードに設定されたときに、セルフリフレッシュ動作の間隔を制御するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１及び第２のビット線よりなる前記ビット線対のプリチャージ期間に、前記第１のワード線（ＷＬ１）を活性化して前記第１のメモリセル（ＭＣ１）にプリチャージ電圧を書き込む。
【００３７】
ステップＢ：つづいて、次のトリガ信号に基づき、プリチャージを終了し、前記第１及び第２のワード線を活性化し、さらに、前記センスアンプ（ＳＡ）を活性化し、前記ビット線対に現れた前記第２のメモリセルのデータを、前記第１及び第２のメモリセルへの書き戻す。
【００３８】
本発明において、前記リフレッシュタイマにより生成される前記トリガ信号の周期は、パーシャルモードへ入ってから、少なくとも、前記セルアレイ中のメモリセルのリフレッシュを１巡するまでの間は、前記ノーマルモード時の周期と同一の周期とされ、それ以降、前記リフレッシュタイマにより生成されるトリガ信号の周期は、前記ノーマルモード時の周期よりも長周期とされる。
【００３９】
本発明に係る実施の形態の半導体記憶装置の制御方法は、以下のステップを有する。
【００４０】
ステップＡ：ノーマルモードから前記パーシャルモードに設定されたときに、前記第１のメモリセル（ＭＣ１）のセルデータを前記第２のメモリセル（ＭＣ２）へ格納するにあたり、セルフリフレッシュ動作の間隔を制御するリフレッシュタイマにより生成されるトリガ信号に基づき、前記第１のワード線を活性化し、前記センスアンプ（ＳＡ）を活性化する。
【００４１】
ステップＢ：前記第１のワード線（ＷＬ１）を活性化状態としたまま、つづいて前記第２のワード線（ＷＬ２）を活性化し、前記第１のメモリセル（ＭＣ１）のセルデータを前記第１及び第２のメモリセルへの書き戻しを行う。前記第１のワード線（ＷＬ１）は、ノーマルモード時よりも長期間、例えば２倍の期間、活性化状態とされる。前記第１のワード線（ＷＬ２）は、ノーマルモード時と同一期間、活性化される。
【００４２】
ステップＣ：本実施の形態において、前記トリガ信号が出力され、前記第１のワード線（ＷＬ１）が活性化されたのち、前記第２のワード線（ＷＬ２）が活性化する前のタイミングで、リード／ライト・アクセスが発生した場合、前記第１のワード線（ＷＬ１）をノーマルモード時の期間と同一の期間活性化し、前記第２のワード線（ＷＬ２）の活性化を中止して、リード／ライト動作を行うように制御する。
【００４３】
ステップＤ：本実施の形態において、前記第１のワード線（ＷＬ１）が活性化され、前記第２のワード線（ＷＬ２）が活性化したのち、リード／ライト・アクセスが発生した場合、前記第１のワード線（ＷＬ１）は、ノーマルモード時の２倍の期間、活性化、前記第２のワード線（ＷＬ２）は、ノーマルモード時と同一の期間、活性化して書き戻しを行ったのち、リード／ライト動作を行うように制御する。
【００４４】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００４５】
図１は、本発明の第１の実施例の動作を説明するためのタイミング図であり、ノーマルモード時とパーシャルモード時のリフレッシュトリガ信号のタイミング波形が示されている。本実施例において、セルアレイの構成は、図１４に示した構成とされる。ツインセルをなすメモリセルＭＣ１、ＭＣ２には、センスアンプ（ＳＡ）１２に共通に接続されるビット線対Ｂ、／Ｂがそれぞれ接続されており、第１、第２のワード線ＷＬ１、ＷＬ２が接続されている。図１において、ノーマルモード時には、図１４の第１、第２のワードＷＬ１、ＷＬ２は、別々のアドレスとされ、アクセスの合間に、セルフリフレッシュ動作が行われる。パーシャルモードにおいては、図１４の第１、第２のワードＷＬ１、ＷＬ２は同一アドレスとされ、第１及び第２のメモリセルＭＣ１、ＭＣ２で１ビットデータを相補データとして記憶する。
【００４６】
リフレッシュトリガ信号（単に「トリガ信号」と略記される）のパルス間隔（周期）は、パーシャルモードに入ってから、ツインセルをなす２つのメモリセルのうち、例えば第１のメモリセルＭＣ１のセルデータの第２のメモリセルＭＣ２へのコピーを行うためのリフレッシュ動作を、セルアレイ１１中のメモリセルについて少なくとも１巡するまでの間（「リフレッシュ１周期」という）は、ノーマルモード時におけるトリガ信号の周期と同一とされる。パーシャルモードにおいて、リフレッシュ１周期以降、トリガ信号の周期は、ノーマルモード時におけるトリガ信号の周期よりも、長周期とされる、
【００４７】
図２は、本発明の第１の実施例のパーシャルモードにおけるセルアレイに動作を説明するためのタイミング波形図であり、図１４の第１、第２のワード線ＷＬ１、ＷＬ２、ビット線対Ｂ、／Ｂの信号波形が示されている。なお、ノーマルモードにおいて、第１のメモリセルＭＣ１には、ＬＯＷデータ、第２のメモリセルＭＣ２には、ＬＯＷデータが書き込まれているものとする。
【００４８】
パーシャルモードに切り替わった場合、第１のワード線ＷＬ１が立ち上がる前のプリチャージ期間（ビット線が１／２ＶＣＣにプリチャージされる）に、コピー先の第２のメモリセルＭＣ２に接続される第２のワード線ＷＬ２を、コピー元の第１のメモリセルＭＣ１に接続される第１のワード線ＷＬ１に先行してＨＩＧＨレベルに立ち上げ、コピー先の第２のメモリセルＭＣ２にプリチャージ電圧を書き込むことで、リセットする。
【００４９】
つづいて、ビット線対Ｂ、／Ｂのプリチャージを停止し、第１のワード線ＷＬ１をＨＩＧＨレベルとし、その後、センスイネーブルＳＥ信号をＨＩＧＨレベルとし、センスアンプ（ＳＡ）１２はビット線対Ｂ、／Ｂの差電圧を増幅し、第１のメモリセルＭＣ１に、ＬＯＷデータ、第２のメモリセルＭＣ２にＨＩＧＨデータを、同一のタイミングで書き戻す。
【００５０】
ノーマルモードからパーシャルへ移行した最初のリフレッシュの１サイクルは、第１のメモリセルＭＣ１のセルデータから第２のメモリセルＭＣ２へのコピーに用いられ、リフレッシュタイマの周期は、ノーマルモード時と同一とされ、その後、１ビット・２セル用に、トリガ信号の周期を延ばす制御が行われる。
【００５１】
図３は、本発明の第１の実施例において、ワード線の活性化を制御する回路構成の一例を示す図である。図示されないＣＰＵ、メモリコントローラ等半導体記憶装置外部から半導体記憶装置に供給される外部アドレス（Ｅｘｔ　Ａｄｄ）を入力し、ラッチ出力する回路（入力バッファ／ラッチ回路）２０と、所定の時間計時し、オーバフロー発生時に、トリガ信号を出力するリフレッシュタイマ２３と、リフレッシュタイマ２３からのトリガ信号を受けてリフレッシュアドレスを例えばカウントアップして出力するリフレッシュアドレス発生器２２と、入力バッファ／ラッチ回路２０の出力信号（外部アドレス信号）と、リフレッシュアドレス発生器２２の出力信号（リフレッシュアドレス信号）とを入力し、リフレッシュ動作時には、リフレッシュアドレス発生器２２の出力信号を選択して出力するマルチプレクサ２４と、マルチプレクサ２４の出力（行アドレス）を入力し、行アドレスをデコードするデコーダ２５と、トリガ信号と、タイマ２３の出力を遅延回路２７で遅延させた信号に基づき、それぞれワンショットパルスを生成する第１、第２のワンショットパルス生成器２８、２９と、第１、第２のワンショットパルス生成器２８、２９の出力信号を入力し、一方を、第２のワードドライバＷＤ２に出力するマルチプレクサ２６と、遅延回路２７とを備えている。
【００５２】
第１のワードドライバＷＤ１は、デコーダ２５から出力される第１のデコード信号と、第１のワンショットパルス生成器２８の出力信号を入力し、第１のワード線ＷＬ１を高電圧で駆動する。第２のワードドライバＷＤ２は、デコーダ２５から出力される第２のデコード信号と、マルチプレクサ２６から出力される信号を入力し、第２のワード線ＷＬ２を高電圧で駆動する。
【００５３】
またセルアレイ１において、１つのセンスアンプ（ＳＡ）１２に共通に接続されている第１、第２のビット線Ｂ、／Ｂを有し、第１のワードドライバＷＤ１で駆動される第１のワード線ＷＬ１にゲート端子が接続され、ビット線Ｂにドレインとソースの一方の端子が接続される第１のメモリセルトランジスタＮＭ１と、メモリセルトランジスタＮＭ１のドレインとソースの他方の端子に接続される容量Ｃ１からなる第１のメモリセルＭＣ１と、第２のワードドライバＷＤ２で駆動される第２のワード線ＷＬ２にゲート端子が接続され、ビット線／Ｂにドレインとソースの一方の端子が接続される第２のメモリセルトランジスタＮＭ２と、メモリセルトランジスタＮＭ２のドレインとソースの他方の端子に接続される容量Ｃ２からなる第２のメモリセルＭＣ２と、を備えている。メモリセルの容量素子（Ｃ１、Ｃ２）のメモリセルトランジスタと接続する端子とは別の端子は、接地電位（ＧＮＤ）とされる（あるいは中間電圧１／２ＶＣＣ（ハーフＶＣＣ）とされる）。第１及び第２のビット線Ｂ、／Ｂと、プリチャージ電源ＶＣＣ／２との間に接続され、ゲートにプリチャージ制御信号φが接続されている第１及び第２のＮＭＯＳトランジスタＮＭ４、ＮＭ５を備え、さらにゲートにプリチャージ制御信号φが接続され第１、第２のビット線Ｂ、／Ｂ間に挿入されているイコライズ用の第３のＮＭＯＳトランジスタＮＭ３を備え、これらのＮＭＯＳトランジスタ回路は、プリチャージ回路を構成している。第１及び第２のビット線Ｂ、／Ｂに接続されているセンスアンプ１２は、センスイネーブル信号ＳＥがＨＩＧＨレベルのとき、ビット線Ｂ、／Ｂ間の差電圧を差動増幅する。なお、図３では、あくまで説明の簡単のため、２つのワード線ＷＬ１、ＷＬ２と、１対のビット線対Ｂ、／Ｂのみが模式的に示されているが、本発明はかかる構成に限定されるものでなく、任意の複数のワード線、複数組のビット線対で構成してもよいことは勿論である。
【００５４】
本実施例の回路構成の動作の概要を以下に説明する。デコーダ２５は、ＭＯＤＥ信号がノーマルモードのときは、第１、第２のワード線ＷＬ１とＷＬ２を別のアドレスとして扱い、パーシャルモードに入ったときは、第１、第２のワード線ＷＬ１とＷＬ２を同時に選択する。より詳細には、パーシャルモードに入り、ツインセルをなす２つのメモリセルの間でセルデータのコピーが行われたのち、リフレッシュトリガ信号が長周期に設定されたとき、第１及び第２のワード線ＷＬ１、ＷＬ２を、同時に選択する。
【００５５】
マルチプレクサ２６は、パーシャルモードにおける最初のリフレッシュサイクル（セルアレイ中のメモリセルのリフレッシュを１巡させるサイクル）では、第２のワンショットパルス生成器２９の出力を選択して、第２のワードドライバＷＤ２へ供給する。このとき、遅延回路２７で遅延させたトリガ信号を入力とする第１のワンショットパルス生成器２８から出力されるワンショットパルスは、第１のワードドライバＷＤ１へ供給される。第１、第２のワードドライバＷＤ１、ＷＤ２は、それぞれ、デコーダ２５から出力される選択信号が、ＨＩＧＨレベルである場合、入力されるワンショットパルス信号に基づき、ワード線を高電圧（昇圧電圧）で駆動する。
【００５６】
マルチプレクサ２６では、パーシャルモードに入って、セルアレイ１１中のセルのリフレッシュ動作を１巡した場合（例えばリフレッシュアドレス発生器２２のカウント出力が先頭アドレスから最終アドレスまでカウントアップした場合）、これ以降、切替信号に基づき、第１のワンショットパルス生成器２８の出力を選択して、第２のワードドライバＷＤ２へ供給する。このため、第１、第２のワードドライバＷＤ１、ＷＤ２には、共通のワンショットパルスが供給され、第１及び第２のワード線ＷＬ１、ＷＬ２は、同時に活性化される。
【００５７】
図４（Ａ）は、リフレッシュトリガ信号、図４（Ｂ）は、図４（Ａ）のパーシャルモード時における、図３の第１、第２のワード線ＷＬ１、ＷＬ２の信号波形を示す図である。図４（Ｂ）に示すように、図４（Ａ）のパーシャルモード時のショート周期のリフレッシュトリガにより、第２のワード線ＷＬ２が活性化されて第２のメモリセルＭＣ２がリセットされ、そのあと、第１のワード線ＷＬ１が活性化され、センスアンプ１２が活性化されて、第１のメモリセルＭＣ１のセルデータの第２のメモリセルＭＣ２への書き戻しが行われる。パーシャルモードによるセルデータのコピーが一巡した後、図３のリフレッシュタイマ２３からのトリガ信号の周期は引き伸ばされ、第１、第２のワード線ＷＬ１、ＷＬ２は、同一アドレスとされ（すなわちデコーダ２５は、第１、第２のワードドライバＷＤ１、ＷＤ２へ供給される信号を同時に活性化する）、第１のワンショットパルス生成器２８から出力されるワンショットパルス信号に基づき、第１、第２のワード線ＷＬ１、ＷＬ２は、同時に活性化され、ツインセルを構成する第１、第２のメモリセル（ＭＣ１、ＭＣ２）で保持する相補データのセンスアンプ１２による読み出しと第１、第２のメモリセル（ＭＣ１、ＭＣ２）への書き戻し（リストア）が行われる。
【００５８】
図５及び図６は、本発明の第２の実施例の動作を説明するタイミング波形図である。本発明の第２の実施例において、セルアレイの基本構成は、図１４に示した構成と同様とされ、信号のタイミング制御が相違している。図６を参照すると、本実施例では、パーシャルモードにおいて、図１４の第１のメモリセルＭＣ１に接続する第１のワード線ＷＬ１を、ノーマルモード時と同様のパルス幅（ｔ０）で活性化し、つづいて、センスイネーブル信号ＳＥを活性化し、ビット線対Ｂ、／Ｂの差電圧を増幅し、ビット線対Ｂ、／Ｂの差電圧がひらいた時点で、第２のメモリセルＭＣ２に接続する第２のワード線ＷＬ２をＨＩＧＨレベルとし、第２のワード線ＷＬ２を通常動作時の半分程度のパルス幅の期間、活性化し、第１、第２のワード線ＷＬ１、ＷＬ２を同時に立ち下げる制御が行われる。
【００５９】
本実施例では、第２のワード線ＷＬ２が活性化時、センスアンプ１２が活性化しているため、第２のメモリセルＭＣ２（「セル２」ともいう）への書き込みが発生しても、セルデータの反転は可能である。ただし、ノーマルモードでのリフレッシュ期間と同じ時間Ｔ０内に第１のメモリセルＭＣ１から第２のメモリセルＭＣ２へコピーを行おうとすると、リストアレベル（書き戻しのレベル）が低くなる。特に、図６の「セル２」の「＊＊」に示すように、「セル２」におけるリストアレベル（書き戻しレベル）が低くなる。このため、図５に示すように、ノーマルモードからパーシャルモードに切り替わってから、リフレッシュ動作によるツインセルをなす２つのメモリセルの１方のメモリセルのセルデータの他方のメモリセルへのコピーを、セルアレイ中の全メモリセルについて２〜３巡するまでの間は、リフレッシュトリガ信号の周期を、ノーマルモード時よりも短い周期としてリフレッシュを行い、その後、トリガ信号の周期を延ばしてリフレッシュを行っている。このように、本実施例において、ノーマルモードからパーシャルモードへの移行に際して、はじめに、リフレッシュトリガ信号の周期を、ノーマルモード時における周期よりも短い周期とする理由は、本実施例では、第２のワード線ＷＬ２を第１のワード線ＷＬ１よりも遅らせて立ち上げており、負荷が重くなりセルのリストア電位が下がり、このため、セルのホールド特性（時間）が短くなるためである。その後、リフレッシュトリガ信号の周期をノーマルモード時よりも長くしているのは、２セルへの相補データの書き込みが完了し、ツインセル特有の効果により、ホールド時間が長くなるためである。したがって、本実施例において、ノーマルモードからパーシャルモードへの移行する際の、セルデータのコピーのためのリフレッシュトリガ信号の周期（図５のリフレッシュ２〜３周期の期間でのリフレッシュトリガ信号の周期）は、セル間でのセルデータのコピー時におけるリストア電位と、ツインセルにおけるホールド特性とを考慮して、ノーマルモード時の周期以下の所定の値に決定される。
【００６０】
図７は、本発明の第１、２の実施例において、パーシャルモード時にマルチセルデータを保持する構成の一例を示す図であり、図３のデコーダ２５の構成の一部を例示する図である。
【００６１】
ノーマルモード時、第１及び第２のワード線ＷＬ１、ＷＬ２は、アドレス信号（行アドレス）Ｘ１と、Ｘ２、／Ｘ２の値により、互いに別アドレスとされる。すなわち、ノーマルモードのとき、制御信号ＭＯＤＥはＨＩＧＨレベルとされ、アドレス信号Ｘ２がＬＯＷレベルのとき（／Ｘ２はＨＩＧＨレベル）、２入力ＮＡＮＤ回路からなる論理ゲート１５の出力はＨＩＧＨレベル、２入力ＮＡＮＤ回路からなる論理ゲート１６の出力はＬＯＷレベルとされる。このとき、アドレス信号Ｘ１と論理ゲート１５の出力を入力とする論理ゲート（ＡＮＤ回路）１３の出力信号はＨＩＧＨレベル、アドレス信号Ｘ１と論理ゲート１６の出力を入力とする論理ゲート（ＡＮＤ回路）１４の出力信号はＬＯＷレベルとなり、第１のワード線ＷＬ１が選択される。アドレス信号Ｘ２がＨＩＧＨレベルのとき（／Ｘ２はＬＯＷレベル）、論理ゲート１５の出力信号はＬＯＷレベル、論理ゲート１６の出力信号はＨＩＧＨレベルとされ、行アドレス信号Ｘ１がＨＩＧＨレベルのとき、論理ゲート１３の出力信号はＬＯＷレベル、論理ゲート１４の出力信号はＨＩＧＨレベルとなり、第２のワード線ＷＬ２が選択される。
【００６２】
一方、パーシャルモード時、制御信号ＭＯＤＥはＬＯＷレベルとされ、論理ゲート１５、１６の出力信号はともにＨＩＧＨレベルとされ、行アドレス信号Ｘ１がＨＩＧＨレベルのとき、論理ゲート１３、１４の出力信号はＨＩＧＨレベルとなり、第１、第２のワード線ＷＬ１、ＷＬ２が選択され、図示されないワードドライバで同時に活性化される。
【００６３】
図８は、本発明の第３の実施例の動作を説明するタイミング図である。なお、本発明の第３の実施例においても、セルアレイの基本構成は、図１４に示した構成と同様とされ、信号のタイミング制御が相違している。ノーマルモード時には、リフレッシュタイマのトリガ信号に基づき、第１、第２のワード線ＷＬ１、ＷＬ２でワード線の選択が行われ、センスアンプ（ＳＡ）１２が活性化され、セルごとにデータの書き戻しが行われる。
【００６４】
パーシャルモードにおいては、まず、プリチャージ制御信号φ＝ＨＩＧＨ、センスイネーブル信号ＳＥ＝ＬＯＷで、ビット線Ｂ、／Ｂをプリチャージ状態とし、プリチャージ期間に、トリガ信号に基づき、第１のワード線ＷＬ１を選択し（図８の「＊１」参照）、セル１に、プリチャージ電圧すなわち１／２ＶＣＣを書き込んでリセットする。
【００６５】
つづいて次のサイクルのトリガ信号に基づき、第１、第２のワード線ＷＬ１、ＷＬ２を同時に選択し（図８の「＊２」のタイミング参照）、第２のメモリセルＭＣ２のセルデータをセンスアンプ１２に読み出して第１のメモリセルＭＣ１と第２のメモリセルＭＣ２に、第２のメモリセルＭＣ２のセルデータを相補で書き込む。第１のメモリセルＭＣ１の電位は、図８のタイミング＊１で、ビット線対Ｂ、／Ｂと同電位となっているため、第２のメモリセルＭＣ２のデータを壊すことはない。
【００６６】
図９は、本発明の第４の実施例を説明する図である。この実施例では、図９（Ｂ）に示すように、ノーマル時、３２ＭｂｉｔｓのＤＲＡＭを、パーシャル時１６Ｍｂｉｔｓとし、２セルで１ビットデータを保持する。図９（Ａ）は、ワード線Ｗｏｒｄ１、Ｗｏｒｄ２（図１４のＷＬ１、ＷＬ２に対応する）とリフレッシュトリガ信号のノーマルモード時とパーシャルモード時の信号波形を示すタイミング図である。なお、図９（Ａ）において、パーシャルモードに入った時点における最初のリフレッシュサイクルは、図９（Ａ）において「リライト」で示すように、ツインセルをなす２つのメモリセル間でのセルデータのコピーが行われる。
【００６７】
図９（Ｃ）に示すように、この実施例では、第１のワード線Ｗｏｒｄ１の活性化時間（パルス幅）を長くして（例えばノーマルモード時のパルス幅の２倍）、遅れて、第２のワード線ＷＬ２を立ち上げ（第２のワード線Ｗｏｒｄ２のパルス幅は、ノーマルモード時のパルス幅と同一とされる）、セルデータを第１のメモリセルから第２のメモリセル側に再書き込みする。
【００６８】
パーシャルモードに入ったとき、セルアレイ中のメモリセルのリフレッシュを一巡するサイクル中では、ノーマルモード時と同様、リフレッシュトリガの周期とし、その間に、ツインセルをなす２つのメモリセルの一方のメモリセルから他方のメモリセルへの再書き込みを行う。この場合、第１のワード線Ｗｏｒｄ１の活性化期間が長くなる。このためワード線の活性化期間中に、割り込み等（ＲＥＡＤ／ＷＲＩＴＥアクセス）が入った場合、リフレッシュ動作を中断する制御が行われる。例えば図９（Ｃ）において、第１のワード線Ｗｏｒｄ１の活性化期間（高電圧の間）、セルアレイへのアクセスが入った場合（例えばチップセレクト信号がＬＯＷレベルに設定された場合）、図９（Ｃ）に、記号「＊」と破線で示すように、第１のワード線Ｗｏｒｄ１を活性状態から非活性化とし、第２のワード線Ｗｏｒｄ２を活性状態とせず、センスアンプの活性化を停止させ（ビット線対Ｂ、／Ｂの記号「＊」と破線参照）、当該メモリセルのアクセス動作を行う。
【００６９】
図１０は、本発明の第４の実施例におけるリフレッシュ動作の中断を説明するためのタイミング図である。図１０（Ａ）に示すように、チップセレクト信号／ＣＳ＝ＬＯＷレベルとなるタイミング（チップ選択が活性化され、アクセスサイクルが始まる）が、リフレッシュタイマからのトリガ信号が出力された後であり、第２のワード線Ｗｏｒｄ２の立ち上げ前であるとき、第１のワード線Ｗｏｒｄ１を、ノーマルモード時と同一のショートパルスに戻し、第２のワード線Ｗｏｒｄ２の活性化を停止し（図中破線で示す）、リード（ＲＥＡＤ）動作等に入る。
【００７０】
一方、図１０（Ｂ）に示すように、第２のワード線Ｗｏｒｄの立ち上げ後、／ＣＳ＝ＬＯＷレベルとなると、第１のワード線Ｗｏｒｄ１（パルス幅＝２ｔ０）、第２のワード線Ｗｏｒｄ２（パルス幅＝ｔ０）の動作のリフレッシュ動作を完了し、その後、リード／ライト動作が行われる。
【００７１】
図１０（Ａ）、図１０（Ｂ）のいずれの場合にも、リフレッシュ動作により、アクセスの遅延による性能低下は回避されており、チップセレクト信号／ＣＳが活性化（ＬＯＷレベル）となってから、読み出しデータＤｏｕｔが出力されるまでのアクセス時間ｔＡＡの仕様値以下とされる。
【００７２】
図１１は、本発明の第３の実施例の変形例を示す図である。図１１において、アドレス信号Ｘ０と／Ｘ０は、デコーダ１５、１６の最下位アドレス切替信号である。デコーダ１５、１６の出力は、アドレス信号Ｘ２、／Ｘ２として、一の入力端からアドレス信号Ｘ１を入力とする論理ゲート１３、１４の他の入力端へ供給されている。デコーダ１５、１６において、Ｘ０と／Ｘ０以外の入力は、アドレス信号のＸ０、Ｘ１、Ｘ２以外の任意のアドレス信号とされる。デコーダ１５、１６は、例えば信号Ｘ０がＨＩＧＨレベル（”１”）のとき、信号Ｘ２をＨＩＧＨ、／Ｘ２をＬＯＷとし、信号Ｘ１がＨＩＧＨのとき、第１のワード線ＷＬ１を選択し、信号Ｘ０がＬＯＷ（”０”）のとき、信号Ｘ２をＬＯＷ、信号／Ｘ２をＨＩＧＨとし、第２のワード線ＷＬ２を選択する構成とされる。また、パーシャルモードにおいて、第１、第２のワード線ＷＬ１、ＷＬ２を同一アドレスとして活性化する場合、論理ゲート１５、１６は、信号Ｘ２と、信号／Ｘ２をともにＨＩＧＨとし、信号Ｘ１がＨＩＧＨのとき、第１、第２のワード線ＷＬ１、ＷＬ２が選択される。
【００７３】
さらに、図１１を参照すると、アドレスの遷移検出回路（不図示）からのアドレス遷移検出信号（ＡＴＤ）、及び、リフレッシュタイマからのトリガ信号のいずれかが入力されたときコア活性化パルス（ワンショットパルス）を生成するパルス生成回路３０を備えている。パルス生成回路３０の出力は、否定論理積回路よりなる論理ゲート１７と、論理積回路よりなる論理ゲート１８の各回路の一の入力端に入力される。
【００７４】
論理ゲート１７は、他の入力端に、ＰＳＡ（プリチャージ、センスアンプ活性化信号）を入力し、コア活性化パルスと信号ＰＳＡがともにＨＩＧＨレベルのとき、出力信号φがＬＯＷレベルとされ、出力信号φがＨＩＧＨレベルのとき、ビット線対Ｂ、／Ｂのプリチャージを行う。プリチャージ制御信号φは、図１１のコア活性化パルスがＨＩＧＨレベルのとき、信号ＰＳＡがＨＩＧＨレベルの間、ＬＯＷレベルとされる。信号ＰＳＡを非活性化（ＬＯＷレベル）することで、プリチャージ制御信号φはＨＩＧＨレベルとされ、ビット線対Ｂ、／Ｂは、プリチャージ電圧（１／２ＶＣＣ）にプリチャージされる。
【００７５】
論理ゲート１８は、信号ＰＳＡ（プリチャージ、センスアンプ活性化信号）を他の入力端に入力し、コア活性化パルスと信号ＰＳＡがともにＨＩＧＨレベルのとき、センスイネーブル信号ＳＥをＨＩＧＨレベルとし、センスアンプ（ＳＡ）１２を活性化する。
【００７６】
図１２は、図１１の信号ＰＳＡ、Ｘ０、／Ｘ０を生成する回路の一例を示す図である。図１２を参照すると、リフレッシュタイマ３１と、リフレッシュタイマ３１の出力信号を分周する分周回路３２と、分周回路３２の分周出力と、リフレッシュタイマ３１の出力を入力し、リフレッシュ周期切替判定回路３８からの判定出力に基づき、一方を選択してトリガ信号として出力するするマルチプレクサ３３と、ＬＯＷレベルでアクティブとされるチップセレクト信号／ＣＳと、ノーマルモードとパーシャルモードの切り替えを制御する制御信号ＭＯＤＥとを入力し、チップセレクト信号／ＣＳがＨＩＧＨ、制御信号ＭＯＤＥがＬＯＷのときノードＡをＨＩＧＨレベルとする論理ゲート３７を備えている。
【００７７】
リフレッシュ周期切替判定回路３８は、リフレッシュ周期を判定する回路であって、ノーマルモード時に、出力信号（ノードＢの信号）をＬＯＷレベル、パーシャルモード時、セルアレイのリフレッシュ動作が例えば１巡するまではＬＯＷレベル、セルアレイのリフレッシュが１巡してからＨＩＧＨレベルとするように、論理ゲート３７の出力信号に基づき、ノードＢの信号レベルの切替えを行う。
【００７８】
図１３に示すように、
・ノードＡとノードＢがＬＯＷのときはノーマルモード、
・ノードＡがＨＩＧＨレベルであり、ノードＢがＬＯＷレベルのときは、パーシャルモードのショート周期、
・ノードＡとノードＢがＨＩＧＨのときは、パーシャルモードのロング周期である。
【００７９】
マルチプレクサ３３は、リフレッシュ周期切替判定回路３８の出力信号がＬＯＷレベルのとき、タイマ３１の出力信号を選択し、リフレッシュ周期切替判定回路３８の出力信号がＨＩＧＨレベルのとき、分周回路３２の分周信号（分周信号の周期ｔ１＞タイマ３１の出力信号の周期）を選択出力する。
【００８０】
リフレッシュアドレス発生回路３９の最下位ビットＸ０’と、ノードＡ及びノードＢの信号電圧を入力とし、Ｘ０、／Ｘ０を出力する、Ｘ０、／Ｘ０コントロール回路４１は、ノードＡとノードＢの信号レベルがともにＬＯＷレベルのとき（図１３のＮｏｒｍａｌ参照）、Ｘ０、／Ｘ０信号を出力する。ただし、Ｘ０は、入力されたＸ０’の値、／Ｘ０はＸ０’の反転値である。すなわち、ノーマルモードにおいて、信号Ｘ１、Ｘ０がＨＩＧＨレベルのとき、第１のワード線ＷＬ１が選択され、信号Ｘ１、／Ｘ０がＨＩＧＨレベルのとき、第２のワード線ＷＬ２が選択される。
【００８１】
Ｘ０，／Ｘ０コントロール回路４１は、ノードＡがＨＩＧＨレベル、ノードＢ（リフレッシュ周期切替判定回路３８の出力信号）がＬＯＷレベルのとき、図１１の信号Ｘ０として、Ｘ０’の値によらずＨＩＧＨ（”１”）を出力し、信号／Ｘ０として、Ｘ０’がＬＯＷレベルのとき、ＬＯＷ（”０”）、Ｘ０’がＨＩＧＨレベルのときＨＩＧＨ（”１”）を出力する。このとき、図１１の信号Ｘ１がＨＩＧＨレベルで、第１のワード線ＷＬ１が立ち上がり、遅れて、第２のワード線ＷＬ２が立ち上がる。Ｘ０，／Ｘ０コントロール回路４１は、ノードＡがＨＩＧＨレベルであり、ノードＢがＨＩＧＨレベルのとき、図１１のＸ２として”１”、／Ｘ２として”１”となるような値の信号Ｘ０と信号／Ｘ０を出力する（例えば、Ｘ０＝ＨＩＧＨ、／Ｘ０＝ＨＩＧＨ）。このとき、第１、第２のワード線ＷＬ１、ＷＬ２は同時に立ち上がる。
【００８２】
プリチャージセンスアンプ活性化信号生成回路４０は、マルチプレクサ３３で選択されたトリガ信号、リフレッシュアドレス発生回路３９からのリフレッシュアドレスの最下位ビットＸ０’、ノードＡ（論理ゲート３７の出力）とノードＢ（リフレッシュ周期切替判定回路３８の出力信号）の信号レベルを受け、パーシャルモードにおいては、セルアレイのリフレッシュ動作が例えば１巡するまでの間は（図１３のノードＡがＨＩＧＨレベルであり、ノードＢがＬＯＷレベルの期間）、トリガ信号をうけて、リフレッシュアドレスの最下位ビットＸ０’が例えば論理”０”のとき、プリチャージ制御信号φをＨＩＧＨレベルとし、ビット線対Ｂ、／Ｂのプリチャージ動作を行い（図８の「＊１」に対応する）、次のトリガ信号をうけ、リフレッシュアドレスの最下位ビットＸ０’が論理”１”のとき、センスイネーブル信号ＳＥを活性化し（図８の「＊２」に対応する）、センスアンプ（ＳＡ）１２を活性化する制御を行う。
【００８３】
プリチャージセンスアンプ活性化信号生成回路４０は、パーシャルモードにおいて、セルアレイのリフレッシュが１巡したのちは（図１３のノードＡがＨＩＧＨレベルであり、ノードＢがＨＩＧＨレベルの期間）、トリガ信号をうけたとき、ＰＳＡを活性化し、論理ゲート１８を介して、センスアンプ（ＳＡ）１２を活性化する制御を行う（図８のロング周期）。なお、ノーマルモードにおいては、リフレッシュトリガ信号をうけ、Ｘ０’の値によらずに、信号ＰＳＡをＨＩＧＨレベルとする。
【００８４】
このように、プリチャージセンスアンプ活性化信号生成回路４０は、パーシャルモードのショート周期では、リフレッシュアドレスの最下位ビット信号Ｘ０’の値に基づき、プリチャージとセンスアンプ活性化の制御を順次行い、ロング周期では、センスアンプ活性化用のワンショットパルス信号を生成する。なお、プリチャージセンスアンプ活性化信号生成回路４０において、リフレッシュアドレスの最下位ビット信号Ｘ０’のかわりに、例えばリフレッシュアドレスの第１ビット信号Ｘ１’あるいは第２、第３ビット信号等他のビット信号を用いて、ＰＳＡ信号を生成する構成としてもよい。第１及び第２のワード線ＷＬ１、ＷＬ２が隣接アドレスでなく、例えば４アドレス分の差がある場合、例えばビット信号Ｘ２’をプリチャージセンスアンプ活性化信号生成回路４０に入力し、ビット信号Ｘ２’に基づき、ＰＳＡ信号を生成する。この場合、信号Ｘ２’は、Ｘ０、／ＸＯコントロール回路４１にも入力され、Ｘ０、／ＸＯコントロール回路４１は、Ｘ２、／Ｘ２を生成し、図８の「＊１」と「＊２」の間は、４つのトリガ信号分、離間している。
【００８５】
以上、本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８６】
【発明の効果】
以上説明したように、本発明によれば、２セルで１ビットデータを記憶する場合に、リフレッシュ期間を延ばすことなく、ツインセルをなす一方のセルのデータを他方のセルへ再書き込みすることができ、性能低下を抑止低減することができる、という効果を奏する。
【００８７】
また、本発明によれば、コピー先のセルをリセットしてからツインセルをなすセルデータをリストアする構成としたことにより、コピー時における誤データの書き込みを防止している。
【００８８】
さらに、本発明によれば、１ビットを１セルで記憶する通常動作時と同様のリフレッシュ・トリガ周期で、ツインセルをなす２つのセルのコピーを実行し、セルアレイ中を数サイクル分リフレッシュしたあと、リフレッシュ・トリガ周期を延ばすように構成したことにより、コピーのためのリフレッシュ動作を延ばすことなく、ツインセルによる正しいデータの記憶保持を可能としている。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するタイミング図である。
【図２】本発明の第１の実施例を説明するタイミング図である。
【図３】本発明の第１の実施例の構成を示す図である。
【図４】（Ａ）は、本発明の第１の実施例におけるリフレッシュトリガ信号、（Ｂ）は本発明の第１の実施例におけるパーシャルモード時のワード線ＷＬ１、ＷＬ２のタイミング波形の一例を示す図である。
【図５】本発明の第２の実施例のリフレッシュトリガ信号のタイミング波形を示す図である。
【図６】本発明の第２の実施例の動作を説明するタイミング図である。
【図７】本発明の第３の実施例の構成を示す図である。
【図８】本発明の第３の実施例の動作を説明するタイミング図である。
【図９】（Ａ）は本発明の第４の実施例の動作を説明するタイミング図、（Ｂ）はパーシャルモードへの切替動作の模式図、（Ｃ）はチップセレクト信号がアクティブとなったときの制御動作の一例を示すタイミング波形図である。
【図１０】（Ａ）は本発明の第４の実施例の動作を説明するタイミング図であり、リフレッシュによるセルデータコピーを行う場合、ワード線ＷＬ１が活性化され、ワード線ＷＬ２が活性化される前に、チップセレクト信号がアクティブとなった場合の制御動作の一例を示すタイミング波形図であり、（Ｂ）は、ワード線ＷＬ２が活性化されているときに、チップセレクト信号がアクティブとなった場合の制御動作の一例を示すタイミング波形図である。
【図１１】本発明の第３の実施例の変形例を示す図である。
【図１２】図１１のＰＳＡ信号を生成する制御回路の構成を示す図である。
【図１３】図１２のノードＡ、Ｂの信号波形を示す図である。
【図１４】従来の２セル・１ビットデータの記憶を行う半導体記憶装置の構成を模式的に示す図である。
【図１５】（Ａ）は、ワード線ＷＬ１、ＷＬ２の同時選択によるリフレッシュによるセルデータのコピーと、ＲＥＡＤ／ＷＲＩＴＥ動作のタイミングを示す図、（Ｂ）は、ワード線ＷＬ１、ＷＬ２の異なったタイミングでの選択によるリフレッシュによるセルデータのコピーと、ＲＥＡＤ／ＷＲＩＴＥ動作のタイミングを示す図である。
【図１６】特許文献１の第１０図である。
【符号の説明】
１１　セルアレイ（サブアレイ）
１２　センスアンプ
１３、１４　論理ゲート
１５、１６　論理ゲート（デコーダ）
１７、１８　論理ゲート
２０　外部アドレス入力バッファ／ラッチ
２２　リフレッシュアドレス発生回路
２３　リフレッシュタイマ
２４、２５、２６　マルチプレクサ
２７　遅延回路
２８　第１のワンショットパルス生成回路
２９　第２のワンショットパルス生成回路
３０　パルス生成回路
３１　リフレッシュタイマ（タイマ）
３２　分周回路
３３　マルチプレクサ
３４　インバータ
３５、３６　パストランジスタ
３７　ＮＯＲゲート
３８　リフレッシュ周期判定回路
３９　リフレッシュアドレス発生回路
４０　プリチャージセンスアンプ活性化信号生成回路
４１　Ｘ０，／Ｘ０コントロール回路
Ｃ１，Ｃ２　キャパシタ
ＭＣ１　セル１
ＭＣ２　セル２
ＭＮ１、ＭＮ２　メモリセルトランジスタ
ＭＮ３、ＭＮ４、ＭＮ５　ＮＭＯＳトランジスタ
ＷＤ１、ＷＤ２　ワードドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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