(57)【要約】【課題】  十分な大きさの補助容量を確保することができる液晶表示装置を提供する。【解決手段】  液晶表示装置は、平行に配置された第１信号線の群（…，Ｓｍ−１，Ｓｍ，Ｓｍ＋１，…）と、上記第１信号線の群と交差するように平行に１本ずつ交互に配置された第２信号線の群（…，Ｇｎ−１，Ｇｎ，Ｇｎ＋１，…）および補助容量配線の群（…，Ｃｓｎ−１，Ｃｓｎ，Ｃｓｎ＋１，…）と、画素領域に配置される複数の画素電極１１と、画素電極１１の各々とそれぞれ接続された補助電極１３と、画素電極１１の各々にそれぞれ対応したＴＦＴ素子１０とを備える。補助電極１３は、補助容量配線Ｃｓｎと重なり合うことでコンデンサを形成する部分と、第２信号線Ｇｎ−１と重なり合うことでコンデンサを形成する部分とを有する。【選択図】        図１
2004361930.tif 000002
【特許請求の範囲】
【請求項１】
平行に配置された第１信号線の群と、
前記第１信号線の群と交差するように平行に１本ずつ交互に配置された第２信号線の群および補助容量配線の群と、
前記第１信号線と前記第２信号線の交点に対応して配置された複数のスイッチング素子と、
前記複数のスイッチング素子に接続された複数の補助電極と、
前記補助電極上に形成され、前記補助電極と電気的に接続された画素電極とを備え、
前記補助電極は、前記補助容量配線と重なり合うことでコンデンサを形成する部分と、前記第２信号線と重なり合うことでコンデンサを形成する部分とを有する、液晶表示装置。
【請求項２】
平行に配置された第１信号線の群と、
前記第１信号線の群と交差するように平行に１本ずつ交互に配置された第２信号線の群および補助容量配線の群と、
前記第１信号線の群のうち互いに隣接する２本の前記第１信号線と前記第２信号線の群のうち互いに隣接する２本の前記第２信号線とによって囲まれて規定される各々の領域である画素領域に配置される複数の画素電極と、
前記画素電極の各々とそれぞれ接続された補助電極と、
前記画素電極の各々にそれぞれ対応した薄膜トランジスタとを備え、
前記薄膜トランジスタは、ソースおよびドレインのうち一方の側が前記第１信号線と接続され、他方の側が前記補助電極と接続され、ゲート側が前記第２信号線と接続され、
前記補助電極は、前記補助容量配線と重なり合うことでコンデンサを形成する部分と、前記第２信号線と重なり合うことでコンデンサを形成する部分とを有する、液晶表示装置。
【請求項３】
前記複数の画素電極は、それぞれ対応する前記補助電極および前記薄膜トランジスタを備えており、前記第２信号線の群のうちの一方の側の最も端に位置する１本の前記第２信号線は、前記補助電極と重なり合うことでコンデンサを形成する部分を有し、かつ、いずれの前記薄膜トランジスタにも接続していない、請求項２に記載の液晶表示装置。
【請求項４】
前記画素電極は、それぞれ対応する前記補助電極および前記薄膜トランジスタを備えており、前記第２信号線の群のうちの一方の側の端から１本目と２本目とに挟まれた位置にある前記画素電極には、映像信号が印加されない、請求項２に記載の液晶表示装置。
【請求項５】
請求項１に記載の液晶表示装置において、第２信号線の群を並んでいる順にＧ０，Ｇ１，Ｇ２，…，Ｇｐと表したとき、１垂直期間内にＧ１からＧｐには順次表示すべき映像信号を印加し、かつＧ０には一定の電位を印加する、液晶表示装置の駆動方法。
【請求項６】
請求項１に記載の液晶表示装置において、前記第２信号線の群のうちの一方の側の端から１本目と２本目とに挟まれた位置にある１列の前記画素電極をダミー画素電極列とし、他のすべての前記画素電極をアクティブ画素電極列とすると、アクティブ画素電極列のすべてに渡って、並んでいる順に１列ずつ選択して、選択された１列の前記画素電極には表示すべき映像の内容に応じた電位を与え、それ以外の列の前記画素電極には一定の電位を与えるという工程を行ない、この走査をアクティブ画素電極列の並びの端から端まで行なうことを繰返し、この間、前記ダミー画素電極には常に前記一定の電位を与えたままとする、液晶表示装置の駆動方法。
【請求項７】
前記補助容量配線の幅が１０μｍ以上である、請求項１または２に記載の液晶表示装置。
【請求項８】
画面のインチによるサイズをＳとしたとき、前記補助電極が前記補助容量配線と重なり合うことでコンデンサを形成する部分の容量Ｃｓｃｏｍが
Ｃｓｃｏｍ≧（Ｓ／１５）×４５ｐＦ
を満たす、請求項１または２に記載の液晶表示装置。
【請求項９】
前記補助電極が前記補助容量配線と重なり合うことでコンデンサを形成する際の比誘電率をε２としたとき、前記補助容量配線の幅Ｗｃｓｃｏｍが
Ｗｃｓｃｏｍ≧１０μｍ×６．９／ε２
を満たす、請求項１または２に記載の液晶表示装置。
【請求項１０】
片側駆動であって、前記第２信号線の１本当たりの抵抗値が１ｋΩ以下である、請求項１または２に記載の液晶表示装置。
【請求項１１】
片側駆動であって、引込み緩和電圧ΔＶｃ＝ΔＶ／（Ｒｏｎ・Ｃｐｉｘｌ）・［ｔ＋Ｒｇ・Ｃｇ・ｅｘｐ（−ｔ／（Ｒｇ・Ｃｇ））］0tTFToffが０．０６Ｖ以下となる、請求項１または２に記載の液晶表示装置。
【請求項１２】
両側駆動であって、前記第２信号線の１本当たりの抵抗値が２ｋΩ以下である、請求項１または２に記載の液晶表示装置。
【請求項１３】
両側駆動であって、引込み緩和電圧ΔＶｃ＝ΔＶ／（Ｒｏｎ・Ｃｐｉｘｌ）・［ｔ＋（Ｒｇ・Ｃｇ／４）・ｅｘｐ（−ｔ／（Ｒｇ・Ｃｇ／４））］0tTFToffが０．０６Ｖ以下となる、請求項１または２に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＡ機器やＡＶ機器などに広く用いられるアクティブマトリクス型の液晶表示装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
一般に、液晶表示装置においては、液晶層を対向電極と画素電極とが挟みこむ構造をしている。特に、アクティブマトリクス型の液晶表示装置においては、画素電極は、マトリクス状に多数配列されている。アクティブマトリクス型の液晶表示装置において画像を表示するためには、マトリクス状に２次元配列された多数の画素電極に対して、１列ずつ順に映像信号を与えていくことが行なわれる。この手順を以下、「走査」という。この走査が画素電極のある１列に至ったタイミングでは、この列に属する画素電極のすべてに一斉に映像信号としての電圧が印加されるが、このときこの各画素電極が対向電極に対して有した電位差は、次に走査がこの画素電極の列に巡ってくるまでの間、十分に保持されている必要がある。通常、画素電極と対向電極との間の液晶に起因する電気的容量（「液晶容量」ともいう。一般に「Ｃｌｃ」と表されることが多い。）は十分ではないので、画素電極の電荷保持を助けるために画素電極に補助容量（一般に「Ｃｓ」と表されることが多い。）をもたせる技術が知られている。補助容量をもたせるには、具体的には、画素電極の一部を、誘電体を介して他の配線などと重なり合うように配置することが考えられている。
【０００３】
この補助容量に関する従来技術の例として、特開平１０−２７４７８３号公報（特許文献１）や特開平７−３１１３９０号公報（特許文献２）に開示された技術がある。これらの技術においては、１つの画素領域を複数の画素電極に分割し、そのうちの１つの画素電極は、容量配線と重なり合う部分を有することでいわゆるＣｓ  ｏｎ  Ｃｏｍｍｏｎとしての補助容量を実現し、もう１つの画素電極は、隣の画素のためのゲート信号線と重なり合う部分を有することでいわゆるＣｓ  ｏｎ  Ｇａｔｅとしての補助容量を実現している。これらの分割された画素電極はそれぞれに駆動のためのＴＦＴ（Thin Film Transistor）素子を備えている。特許文献１，２の技術は、１つの画素の内部に補助容量成分の異なる複数の領域を設けることによって、液晶表示装置の視野角特性を改善することを目的としたものである。
【０００４】
ほかに、関連する従来技術としては、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎの例として、特開平７−２１８９３０号公報（特許文献３）や特開平９−１５６２２号公報（特許文献４）を挙げることができ、Ｃｓ  ｏｎ  Ｇａｔｅの例として、特開平８−１４６４６４号公報（特許文献５）と特開２０００−２２７６１１号公報（特許文献６）を挙げることができる。
【０００５】
一般に、補助容量Ｃｓを実現するには、上述のように、Ｃｓ  ｏｎ  Ｇａｔｅ、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎの２方式がある。
【０００６】
Ｃｓ  ｏｎ  Ｇａｔｅの回路図を図１７に示す。Ｃｓ  ｏｎ  Ｇａｔｅとは、画素電極または画素電極と同電位の補助電極と隣接する画素領域のためのゲート信号線Ｇｎ−１との間に補助容量を確保するものである。なお、図１７において点線で囲んだ部分は画素電極または画素電極と同電位の補助電極が占める回路構成上の位置を示している。
【０００７】
Ｃｓ  ｏｎ  Ｃｏｍｍｏｎの回路図を図１８に示す。Ｃｓ  ｏｎ  Ｃｏｍｍｏｎとは、画素電極または画素電極と同電位の補助電極と補助容量配線Ｃｓとの間に補助容量を確保するものである。補助容量配線Ｃｓとは、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎ構造を実現する目的でゲート信号線の間に配置された配線である。したがって、ゲート信号線と補助容量配線とは１本ずつ交互に並んでいる。
【０００８】
Ｃｓ  ｏｎ  Ｇａｔｅ、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎの２方式にはそれぞれメリット、デメリットがあり、ニーズに応じて使い分けられている。Ｃｓ  ｏｎ  Ｇａｔｅのメリットとしては、各画素に隣接する画素のゲート信号線を補助容量実現のための配線として利用するため、新たに別の容量線を設ける必要がないことが挙げられる。さらに、余計な容量線を配置しなくて済むことから、開口率を低下させることもない。しかし、デメリットとして、隣接する画素のゲート信号線に補助容量Ｃｓ分の負荷がかかるため、ゲートオフ時（電圧がＶＧＬである状態）の電源効率が悪いこととなり、消費電流が大きくなってしまうことが挙げられる。一方、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのメリットとしては、消費電流が小さいことが挙げられる。デメリットとしては、補助容量実現のためだけに補助容量配線を別途設ける必要があるために、開口率が低下することが挙げられる。
【特許文献１】特開平１０−２７４７８３号公報
【特許文献２】特開平７−３１１３９０号公報
【特許文献３】特開平７−２１８９３０号公報
【特許文献４】特開平９−１５６２２号公報
【特許文献５】特開平８−１４６４６４号公報
【特許文献６】特開２０００−２２７６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
液晶は誘電率異方性を有するため、液晶容量Ｃｌｃは液晶に対して印加する電圧によって変動する。したがって、画素電極の電位が元々有する直流成分は映像信号によって変化してしまう。その結果、新たに不所望な直流成分が生じる。こうして生じた直流成分によって液晶に直流電圧が印加されると、フリッカ（画面のちらつき、揺れ）が生じる。また、直流成分が生じた場合、配向膜と液晶との界面において電気二重層が形成されることが原因と考えられる残像が生じる。さらに、液晶容量Ｃｌｃが印加電圧によって変化するために、映像のレスポンス特性が悪くなることが知られている。
【００１０】
もし、補助容量Ｃｓが大きければ、液晶容量Ｃｌｃの変動によるこれらの問題点を抑制することができ、液晶表示装置の性能を向上させることができる。しかし、特許文献１〜６のいずれにおいても依然として補助容量の大きさが十分ではない。
【００１１】
そこで、本発明は、十分な大きさの補助容量を確保することができる液晶表示装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明に基づく液晶表示装置の一つの局面では、平行に配置された第１信号線の群と、上記第１信号線の群と交差するように平行に１本ずつ交互に配置された第２信号線の群および補助容量配線の群と、上記第１信号線と上記第２信号線の交点に対応して配置された複数のスイッチング素子と、上記複数のスイッチング素子に接続された複数の補助電極と、上記補助電極上に形成され、上記補助電極と電気的に接続された画素電極とを備え、上記補助電極は、上記補助容量配線と重なり合うことでコンデンサを形成する部分と、上記第２信号線と重なり合うことでコンデンサを形成する部分とを有する。この構成を採用することにより、画素電極と同電位である補助電極がゲート信号線と重なり合うことでＣｓ  ｏｎ  Ｇａｔｅとしての補助容量を形成する部分と、補助電極が補助容量配線と重なり合うことでＣｓ  ｏｎ  Ｃｏｍｍｏｎとしての補助容量を形成する部分との両方が存在するため、補助容量を大きくすることができる。
【００１３】
上記目的を達成するため、本発明に基づく液晶表示装置の他の局面では、平行に配置された第１信号線の群と、上記第１信号線の群と交差するように平行に１本ずつ交互に配置された第２信号線の群および補助容量配線の群と、上記第１信号線の群のうち互いに隣接する２本の上記第１信号線と上記第２信号線の群のうち互いに隣接する２本の上記第２信号線とによって囲まれて規定される各々の領域である画素領域に配置される複数の画素電極と、上記画素電極の各々とそれぞれ接続された補助電極と、上記画素電極の各々にそれぞれ対応した薄膜トランジスタとを備え、上記薄膜トランジスタは、ソースおよびドレインのうち一方の側が上記第１信号線と接続され、他方の側が上記補助電極と接続され、ゲート側が上記第２信号線と接続され、上記補助電極は、上記補助容量配線と重なり合うことでコンデンサを形成する部分と、上記第２信号線と重なり合うことでコンデンサを形成する部分とを有する。この構成を採用することにより、画素電極と同電位である補助電極がゲート信号線と重なり合うことでＣｓ  ｏｎ  Ｇａｔｅとしての補助容量を形成する部分と、補助電極が補助容量配線と重なり合うことでＣｓ  ｏｎ  Ｃｏｍｍｏｎとしての補助容量を形成する部分との両方が存在するため、補助容量を大きくすることができる。
【００１４】
上記発明において好ましくは、上記複数の画素電極は、それぞれ対応する上記補助電極および上記薄膜トランジスタを備えており、上記第２信号線の群のうちの一方の側の最も端に位置する１本の上記第２信号線は、上記補助電極と重なり合うことでコンデンサを形成する部分を有し、かつ、いずれの上記薄膜トランジスタにも接続していない。この構成を採用することにより、たとえば第２信号線の群がゲート信号線の群である場合には、ダミーゲート信号線を有することとなり、表示に供するうちの一番端の画素においても、補助容量を大きくすることができる。
【００１５】
上記発明において好ましくは、上記画素電極は、それぞれ対応する上記補助電極および上記薄膜トランジスタを備えており、上記第２信号線の群のうちの一方の側の端から１本目と２本目とに挟まれた位置にある上記画素電極には、映像信号が印加されない。この構成を採用することにより、ダミーの画素電極を有することとなり、表示に供するうちの一番端の画素においても、補助容量を大きくすることができる。
【００１６】
上記目的を達成するため、本発明に基づく液晶表示装置の駆動方法は、上記液晶表示装置において、第２信号線の群を並んでいる順にＧ０，Ｇ１，Ｇ２，…，Ｇｐと表したとき、１垂直期間内にＧ１からＧｐには順次表示すべき映像信号を印加し、かつＧ０には一定の電位を印加する。この方法を採用することにより、ダミーゲート信号線を備え、補助容量を大きくした構成の液晶表示装置を有効に駆動することができる。
【００１７】
上記目的を達成するため、本発明に基づく液晶表示装置の駆動方法は、上記液晶表示装置において、上記第２信号線の群のうちの一方の側の端から１本目と２本目とに挟まれた位置にある１列の上記画素電極をダミー画素電極列とし、他のすべての上記画素電極をアクティブ画素電極列とすると、アクティブ画素電極列のすべてに渡って、並んでいる順に１列ずつ選択して、選択された１列の上記画素電極には表示すべき映像の内容に応じた電位を与え、それ以外の列の上記画素電極には一定の電位を与えるという工程を行ない、この走査をアクティブ画素電極列の並びの端から端まで行なうことを繰返し、この間、上記ダミー画素電極には常に上記一定の電位を与えたままとする。この方法を採用することにより、ダミー画素電極を備え、補助容量を大きくした構成の液晶表示装置を有効に駆動することができる。
【発明の効果】
【００１８】
本発明によれば、画素電極と常に同電位である補助電極がゲート信号線と重なり合うことでＣｓ  ｏｎ  Ｇａｔｅとしての補助容量を形成する部分と、補助電極が補助容量配線と重なり合うことでＣｓ  ｏｎ  Ｃｏｍｍｏｎとしての補助容量を形成する部分との両方が存在するため、補助容量を大きくすることができる。この場合、従来のＣｓ  ｏｎ  Ｃｏｍｍｏｎのみで構成した場合と同等の高い開口率を維持しつつ、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのみの場合よりも補助容量を大きくすることができる。
【発明を実施するための最良の形態】
【００１９】
先に挙げた特許文献１，２は、複数に分割した画素電極に対してそれぞれＣｓ  ｏｎ  Ｇａｔｅ 、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのいずれかによって補助容量を実現するものであるので、１つの画素電極に対してはＣｓ  ｏｎ  Ｇａｔｅ 、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのいずれか一方しか利用できず、その結果、補助容量が十分大きなものではなかった。もっとも、特許文献１，２の技術は、補助容量を大きくすることを目指したものではなく、視野角特性の向上を目指したものであったので、補助容量を大きくするという観点には全く配慮されていなかった。
【００２０】
これに対して、発明者らは、補助容量を大きくするという、先行技術とは全く異なる目的に着目し、より大きな補助容量を実現するために本発明をするに至った。
【００２１】
（実施の形態１）
（構成）
図１〜図３を参照して、本発明に基づく実施の形態１における液晶表示装置について説明する。この液晶表示装置の１つの画素領域を拡大した平面図を図１に示す。この液晶表示装置は、まず、平行に配置された第１信号線としてのソース信号線の群（…，Ｓｍ−１，Ｓｍ，Ｓｍ＋１，…）を備える。さらに第１信号線の群と交差するように平行に配置された第２信号線としてのゲート信号線の群（…，Ｇｎ−１，Ｇｎ，Ｇｎ＋１，…）および補助容量配線の群（…，Ｃｓｎ−１，Ｃｓｎ，Ｃｓｎ＋１，…）とを備える。ゲート信号線と補助容量配線とは平行に１本ずつ交互に配置されている。
【００２２】
ソース信号線の群のうち互いに隣接する２本、すなわちＳｍ，Ｓｍ＋１と、ゲート信号線の群のうち互いに隣接する２本、すなわちＧｎ−１，Ｇｎとによって囲まれて規定される１つの領域が１つの画素領域である。ソース信号線もゲート信号線もそれぞれ複数配置されているので、この液晶表示装置の表示領域内には複数の画素領域が規定される。各々の画素領域にはそれぞれ画素領域を覆うように配置される画素電極１１が配置されている。図１では１つの画素電極１１のみが示されている。多数存在する画素領域の各々においては同じ構成が繰返されるので、以下、１つの画素領域内の構造に注目して説明する。
【００２３】
画素電極１１は、補助電極１３よりも紙面手前側にある。この液晶表示装置は、常に画素電極１１と同電位になるように接続された補助電極１３と、この画素電極１１に対応して配置された薄膜トランジスタ素子（以下、「ＴＦＴ素子」という。）１０とを備える。ＴＦＴ素子は、一般に、ソース、ドレインおよびゲートの３つの端子を有するが、この液晶表示装置においては、ソースおよびドレインのうち一方の側が第１信号線と接続され、他方の側が補助電極と接続され、ゲート側が第２信号線と接続されている。具体的には、ＴＦＴ素子１０は、ソース側がソース信号線Ｓｍと接続され、ドレイン側が補助電極１３と接続され、ゲート側がゲート信号線Ｇｎと接続されている。１つの補助電極１３は、補助容量配線Ｃｓｎと重なり合うことでコンデンサを形成する部分と、ゲート信号線Ｇｎ−１と重なり合うことでコンデンサを形成する部分とをともに有する。
【００２４】
この構成をソース信号線に平行な断面で切ったところを模式断面図で示すと、図２のようになる。図２は、完全に写実的な断面図ではなく、説明の便宜上、部分的に回路図の表記を交えている。基板２０の上にゲート信号線Ｇｎ−１、補助容量配線Ｃｓｎ、ゲート信号線Ｇｎの切り口が順に並んでいるのが見えている。これらの配線の上は透明絶縁膜１９が覆っている。透明絶縁膜１９の上側に補助電極１３が配置されている。補助電極１３と、ソース信号線から延びる電極（図１参照。図２には表れず。）と、ゲート信号線Ｇｎとによって透明絶縁膜１９の中にＴＦＴ素子１０が形成されている。補助電極１３の上側は透明絶縁膜１８が覆っており、そのさらに上側には画素電極１１が配置されている。画素電極１１と補助電極１３との間は、コンタクトホール１２（図２参照。図１では図示省略。）によって電気的に接続されている。したがって、画素電極１１と補助電極１３とは常に同電位になるようになっている。画素電極１１の上側には配向膜（図示せず）を介して液晶層１７が配置されている。さらに液晶層１７の上側には再び配向膜（図示せず）を介して対向電極１５が配置されている。この対向電極のさらに上側にはブラックマトリックス１６が部分的に配置されている。ブラックマトリックス１６は、平面的に見て、互いに隣接する画素電極同士の切れ目を覆い隠すように格子状の線状に配置されている。あるいは、ゲート信号線やソース信号線での外光の反射光を遮るために、ゲート信号線やソース信号線を覆うように形成されていてもよい。画素電極や対向電極は透明な導電性材料で形成されている。
【００２５】
この構成を回路図で表現すると、図３に示すようになる。点線で囲んだ部分が画素電極１１および補助電極１３が回路構成上占める位置を示す。
【００２６】
（作用・効果）
本実施の形態における液晶表示装置においては、画素電極１１と常に同電位である補助電極１３がゲート信号線Ｇｎ−１と重なり合うことでＣｓ  ｏｎ  Ｇａｔｅとしての補助容量ＣｓＧを形成する部分と、補助電極が補助容量配線Ｃｓｎと重なり合うことでＣｓ  ｏｎ  Ｃｏｍｍｏｎとしての補助容量ＣｓＣを形成する部分との両方が存在するため、補助容量を大きくすることができる。この構成においては、従来のＣｓ  ｏｎ  Ｃｏｍｍｏｎのみで構成した場合と同等の高い開口率を維持しつつ、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのみの場合よりも補助容量を大きくすることができる。
【００２７】
本発明では、補助容量をＣｓ  ｏｎ  ＣｏｍｍｏｎとＣｓ  ｏｎ  Ｇａｔｅとの両方から供給できるので,１画素当たりに割り当てられる補助容量は両者の総和となる。そのため、Ｃｓ  ｏｎ  ＣｏｍｍｏｎとＣｓ  ｏｎ  Ｇａｔｅとのそれぞれの補助容量の大きさをある程度小さくしても、いずれか一方のみの場合以上の補助容量を確保することができる。このことを考慮すれば、本発明では、Ｃｓ  ｏｎ  ＣｏｍｍｏｎとＣｓ  ｏｎ  Ｇａｔｅとのそれぞれの補助容量を小さくすることとして、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎを構成するための補助容量線とＣｓ  ｏｎ  Ｇａｔｅを構成するためのゲート信号線とをそれぞれ細くすることができる。その結果、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのみの構造におけるデメリットとして挙げられていた開口率低下の問題を解消することができ、開口率を十分に大きくすることができる。また、補助容量線とゲート信号線とを細くすることができることから、画素構造そのものを小さく形成することができ、高精細画素構造の実現に有利となる。また、Ｃｓ  ｏｎ  Ｇａｔｅのみの構造に比べて、本発明では、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎによって補助容量を補える分、Ｃｓ  ｏｎ  Ｇａｔｅの負荷が小さくなるので、Ｃｓ  ｏｎ  Ｇａｔｅの構造におけるデメリットとして挙げられていた消費電力増大の問題は緩和することができる。
【００２８】
（実施の形態２）
（構成）
実施の形態１では、開口率を大きくするためにＴＦＴ素子１０が配置される層と画素電極１１との間に補助電極１３および透明絶縁膜１８を介在した、いわゆるＳＨＡ（Super High Aperture）構造の液晶表示装置を前提に説明したが、ＳＨＡ構造でない液晶表示装置においても本発明は適用可能である。そこで、本発明に基づく実施の形態２における液晶表示装置として、非ＳＨＡ構造の液晶表示装置に本発明を適用した例を説明する。本実施の形態における液晶表示装置に関して、実施の形態１の図２と同様に表示した模式断面図は、たとえば図４に示すようになる。基板２０の上にゲート信号線Ｇｎ−１、補助容量配線Ｃｓｎ、ゲート信号線Ｇｎの切り口が順に並んでいる。これらの配線の上は透明絶縁膜１９が覆っている。透明絶縁膜１９の上側に画素電極１１が配置されている。画素電極１１の一部と、ソース信号線から延びる電極（図示せず）と、ゲート信号線Ｇｎとによって透明絶縁膜１９の中にＴＦＴ素子１０が形成されている。画素電極１１より上側の構成は図２に示したものと同様である。
【００２９】
（作用・効果）
本実施の形態においても、実施の形態１と同様の効果を得ることができる。
【００３０】
以下、実施の形態１，２に共通して適用可能なダミーゲート信号線およびダミー画素電極について説明する。
【００３１】
（ダミーゲート信号線を備える構成）
本発明を適用しようとする場合、ｎ列目の画素電極に対してＣｓ  ｏｎ  Ｇａｔｅを形成するためには、（ｎ−１）列目のゲート信号線が必要となる。したがって、１列目の画素電極にＣｓ  ｏｎ  Ｇａｔｅを形成するためには、０列目のゲート信号線が必要となる。この０列目のゲート信号線は、何らかの画素電極を駆動するためのＴＦＴ素子のゲートに信号をもたらす信号線である必要はなく、ただ１列目の画素電極にＣｓ  ｏｎ  Ｇａｔｅを形成するためだけに設けられる信号線である。その位置関係からいわば「ダミーゲート信号線」ともいうことができる。図５にその例を示す。Ｇ０がダミーゲート信号線である。
【００３２】
このようなダミーゲート信号線を備える液晶表示装置においては、複数の画素電極がそれぞれ対応する補助電極およびＴＦＴ素子を備えているが、ゲート信号線の群のうちの一方の側の最も端に位置する１本のゲート信号線（ダミーゲート信号線）は、補助電極と重なり合うことでコンデンサを形成する部分を有し、かつ、いずれのＴＦＴ素子にも接続していないということができる。
【００３３】
（ダミーゲート信号線を備える場合の駆動方法）
このような構成の液晶表示装置を駆動する際には、ゲート信号線の群を並んでいる順にＧ０，Ｇ１，Ｇ２，…，Ｇｐと表したとき、Ｇ１からＧｐまでについてこの順に１本ずつ選択して、この選択された１本には表示すべき映像の内容に応じた電位を一定時間与え、かつ選択されていないものすべてについては一定の電位を与える工程を行ない、Ｇｐまで選択し終えたらＧ１から再び繰返し、この間、Ｇ０には常に上記一定の電位を与えておく。すなわち、Ｇ０以外の一般的なゲート信号線Ｇｎに注目すれば、図６に示すように、一般に「１Ｖ」と呼ばれる一定周期（垂直同期の周期。「垂直期間」ともいう。）で走査のタイミングが巡ってきて、映像の内容に応じた電位が「１Ｈ」と呼ばれる時間（水平同期の周期。「水平期間」ともいう。）の間だけ印加される。図６、図７においては、横軸は時間の経過、縦軸は電圧を表す。ゲート信号線Ｇｎにおける１Ｈの時間が経過した後は、ゲート信号線Ｇｎ＋１に印加対象が移る。この走査の循環の一環として図７に示すようにゲート信号線Ｇ１に対しても一定周期で映像内容に応じた電位が印加される。しかし、ダミーゲート信号線であるＧ０には、電位が映像表示のための印加されることはなく、常に映像非表示に対応する一定の電位が与えられ続ける。
【００３４】
（ダミーの画素電極を備える構成）
上述のようなダミーゲート信号線を設けるだけでなく、「ダミー画素電極」を設けることとしてもよい。その場合、ダミー画素電極近傍の構造を図８に示す。ゲート信号線Ｇ０とＧ（−１）とに挟まれた領域はダミーの画素領域であり、ここには、ダミー画素電極１１ｄが配置されている。ダミー画素電極１１ｄと同電位になるように画素電極１１ｄの下側に配置される補助電極１３ｄもダミーである。実際には、図８から横に連なる１列分の画素電極がすべてダミー画素電極に該当する。すなわち、「ダミー画素電極列」が存在するといえる。
【００３５】
このようなダミー画素電極を備える液晶表示装置においては、画素電極は、それぞれ対応する補助電極およびＴＦＴ素子を備えているが、ゲート信号線の群のうちの一方の側の端から１本目と２本目とに挟まれた位置にある画素電極、すなわちダミー電極は、表示のためのものではないということができる。
【００３６】
（ダミーの画素電極を備える場合の駆動方法）
このような構成の液晶表示装置を駆動する際には、ゲート信号線の群のうちの一方の側の端から１本目と２本目とに挟まれた位置にある１列分の画素電極をダミー画素電極列とし、他のすべての画素電極をアクティブ画素電極列とすると、アクティブ画素電極列のすべてに渡って、並んでいる順に１列ずつ選択して、選択された１列の画素電極には表示すべき映像の内容に応じた電位を与え、それ以外の列の画素電極には一定の電位を与えるという工程を行ない、この走査をアクティブ画素電極列の並びの端から端まで行なうことを繰返し、この間、ダミー画素電極列の画素電極には常に上記一定の電位を与えたままとする。
【００３７】
ここで、ダミー画素電極が表示に影響を与えないように、ダミー画素電極を上述のブラックマトリックスで覆ってもよい。
【００３８】
なお、本発明によって補助容量を大きくした場合のさらなる作用を以下に説明する。
【００３９】
（補助容量と引き込み電圧との関係）
以下、ＣｓＣはＣｓ  ｏｎ  Ｃｏｍｍｏｎによる補助容量、ＣｓＧはＣｓ  ｏｎ  Ｇａｔｅによる補助容量、Ｃｌｃは液晶容量、ＣｇｄはＴＦＴ素子のゲート−ドレイン間の寄生容量とする。Ｖｇp-pはゲート電圧の振幅（peak to peak）とする。
【００４０】
Ｃｇｄが存在することによりゲート信号の影響を受けて画素電極の電位が負側に引き込まれる電位差を以下「引き込み電圧」というものとすると、補助容量Ｃｓには、引き込み電圧ΔＶを最小限に抑える働きがある。一般的に、引き込み電圧ΔＶは次のように表すことができる。
ΔＶ＝Ｖｇp-p×α  ‥‥  式１
ここで
【００４１】
【数１】
2004361930.tif 000003
【００４２】
よって、補助容量Ｃｓが大きければΔＶは小さくなる。
【００４３】
また、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのみの構造、Ｃｓ  ｏｎ  Ｇａｔｅのみの構造、本発明であるＣｓ  ｏｎ  ＣｏｍｍｏｎとＣｓ  ｏｎ  Ｇａｔｅとを１つの画素電極内に併用する構造、のそれぞれにおけるα値を、それぞれα（Ｃｓ  ｏｎ  Ｃｏｍｍｏｎ），α（Ｃｓ  ｏｎ  Ｇａｔｅ），α（Ｃｓ  ｏｎ  Ｃｏｍｍｏｎ  ＆  Ｃｓ  ｏｎ  Ｇａｔｅ）とすると、式２から以下の式を導き出すことができる。
【００４４】
【数２】
2004361930.tif 000004
【００４５】
式２，３，４から
α（Ｃｓ  ｏｎ  Ｃｏｍｍｏｎ  ＆  Ｃｓ  ｏｎ  Ｇａｔｅ）  ＜  α（Ｃｓ  ｏｎ  Ｃｏｍｍｏｎ）  ‥‥  式６
α（Ｃｓ  ｏｎ  Ｃｏｍｍｏｎ  ＆  Ｃｓ  ｏｎ  Ｇａｔｅ）  ＜  α（Ｃｓ  ｏｎ  Ｇａｔｅ）  ‥‥  式７
という関係が成り立つ。１つの画素の中にＣｓ  ｏｎ  ＣｏｍｍｏｎとＣｓ  ｏｎ  Ｇａｔｅとの両方を併用する本発明では、従来のＣｓ  ｏｎ  Ｃｏｍｍｏｎのみの場合やＣｓ  ｏｎ  Ｇａｔｅのみの場合に比べてα値が小さくなる。式１を考慮すれば、本発明は、ΔＶを抑えて画素駆動の性能を向上することができるということがわかる。
【００４６】
なお、上記実施例ではスイッチング素子としてＴＦＴを例示したがこれに限らず、ＭＩＭやダイオードやサイリスタを用いてもよい。
【００４７】
（実施の形態３）
本発明に基づく実施の形態３における液晶表示装置について説明する。上記実施の形態１，２に示したように１つの画素の中にＣｓ  ｏｎ  ＣｏｍｍｏｎとＣｓ  ｏｎ  Ｇａｔｅとの両方を併用するタイプ（以下「併用型」という。）の液晶表示装置においても、ただ単に併用するだけで常に最適な状態が得られるわけではなく、併用型の中でもさらに好ましい構成が存在する。実施の形態３以降では、併用型の中でも最適となる構成について説明する。
【００４８】
（フリッカの発生の原理）
ここでは、製品に生じる不具合のひとつとしてフリッカに注目する。フリッカとは画面がちらつく現象である。液晶表示装置におけるフリッカは、以下のような原理で発生する。
【００４９】
通常、画素電極は、図９に示すように、対向電極の電位すなわち対向電位Ｖ０に対して正となる信号８１と負となる信号８２とが交互に印加されることによって画像を表示している。正負いずれの印加時にも均等に画像を表示するためには対向電極Ｖ０との電位差は等しくなるべきである。ここで、画素電極に発現する電位は、ＴＦＴ素子のソース電位そのままではなく、ソース電位から引込み電圧ΔＶを引いた電位となる。したがって、引込み電圧ΔＶによる電位低下分を考慮して、結果的に正負いずれの印加時にも画素電極と対向電極との電位差の絶対値が等しくなることを狙って、対向電極の電位およびソース電位が設定される。
【００５０】
しかし、実際には、画素電極に発現する電位はソース電位から引込み電圧ΔＶを引いた電位のとおりとならず、引込み緩和電圧ΔＶｃ（詳しくは後述する。）によって上げ戻されることとなる。しかも、引込み緩和電圧ΔＶｃの値はゲートドライバから画素電極までの配線の距離に依存して定まる。図１０に示すようにゲートドライバ８５とソースドライバ８６は画面８７の縦と横の辺の外側にそれぞれ配置されている。図１０に示すようにゲートドライバ８５が画面の左側の辺の外側にのみ配置されているいわゆる片側駆動の場合、ゲートドライバ８５からの配線の距離は画素電極の位置によって大きく異なる。したがって、画素電極が画面のどの辺りに位置するかによって引込み緩和電圧ΔＶｃの値が変化することとなる。
【００５１】
画面上の部位によって引込み緩和電圧ΔＶｃの値はばらつく。そのため、画面上の部位が異なることによって、画素電極の電位が引込み緩和電圧ΔＶｃによって上げ戻される程度も違ってくるので、画面上の部位によっては、図１１に示すように正の印加時と負の印加時とで対向電極との電位差が等しくなくなってくる。このような対向電極に対する電位差のずれを「対向電圧ずれ」という。より正確に定義すれば、画面全体の中での引込み緩和電圧ΔＶｃの最大値と最小値との差が「対向電圧ずれ」である。対向電圧ずれがある程度大きくなると、ユーザにとってはフリッカとして認識されるようになる。
【００５２】
（ＴＦＴ素子のオン・オフ）
ＴＦＴ素子のゲート電極に与えるゲート信号のうちハイ（High）信号の電位をＶｇｈ、ロー（Low）信号の電位をＶｇｌとする。ＴＦＴがオン状態を維持するために必要な電位すなわちＴＦＴ閾値をＶｔｈとする。
【００５３】
ゲート信号の電位をＶｇｈからＶｇｌに切り替えたとき、画素電極の電位は、ゲート・ドレイン間の寄生容量Ｃｇｄの影響で下がる。しかし、理論的にはある程度下がったところで安定することとなる。この下がるときの減り分の電圧が、実施の形態２でも述べた引込み電圧ΔＶである。
【００５４】
ＴＦＴ素子がオンになっている状態からオフに切り替えるときのことを考える。オン状態では、ＴＦＴ素子のゲート電極にはゲート信号として電位Ｖｇｈが印加されている。ＴＦＴ素子をオフに切り替えるためにゲート信号をＶｇｈからＶｇｌに切り替える際には、ゲート電極の電位はＶｇｈから即座にＶｇｌの値に到達するのではなく、実際には図１２に示すようにある程度の時間をかけて曲線を描いてＶｇｌを目指して下がっていく。図１２は横軸は時間の流れであり、縦軸がゲート電極の実際の電位である。
【００５５】
こうしてゲート電極の現実の電位がＶｇｌを目指して下がっていく途中で、ゲート電極とソースとの間の電位差がＴＦＴ閾値Ｖｔｈを下回ったときに初めて実際にＴＦＴ素子がオフに切り替わる。こうして、ＴＦＴ素子に与えるゲート信号をＶｇｌに切り替えた時刻ｔ２と、実際にＴＦＴ素子がオフになる時刻ｔｏｆｆとにはずれがある。このずれ時間の長さをｔＴＦＴｏｆｆとする。
【００５６】
（引込み緩和電圧ΔＶｃ）
時刻ｔ２から時刻ｔｏｆｆまでの期間は、理論的にはＴＦＴ素子はオフになっているべきであるが、実際には依然としてオンの状態であるので充電が行なわれる。時刻ｔ２から時刻ｔｏｆｆまでの期間は、画素電極の電位は下がりつつあるが、一方で充電も行なわれている。画素電極の電位が最終的に安定する値は、理論的には引込み電圧ΔＶだけ下がった値になるはずのところであるが、実際には時刻ｔ２から時刻ｔｏｆｆまでの期間に行なわれていた充電のためにΔＶ−ΔＶｃしか下がらないこととなる。この電位低下を上げ戻す成分ΔＶｃを「引込み緩和電圧」という。
【００５７】
充電が行なわれる時間の長さｔＴＦＴｏｆｆは以下の式８のように表される。
ｔＴＦＴｏｆｆ＝ｔｏｆｆ−ｔ２
＝−Ｒｇ×（Ｃｇ＋Ｎｍ／（１／Ｃｓｇ＋１／Ｃｌｃ＋Ｃｓｃｏｍ）））×ｌｎ（Ｖｏｆｆ／Ｖｇｈ−Ｖｇｌ）  ‥‥‥‥  式８
ここで各記号は、以下の意味である。
Ｎｍ：水平方向の画素数
Ｒｇ：ゲート配線１本分の抵抗
Ｃｇ：ゲート配線１本分の容量（個々の画素電極につながっていない状態を想定したときの容量）
Ｃｓｇ：１画素当りのＣｓ  ｏｎ  Ｇａｔｅの容量
Ｃｓｃｏｍ：１画素当りのＣｓ  ｏｎ  Ｃｏｍｍｏｎの容量
Ｃｌｃ：１画素当りの液晶容量
Ｖｏｆｆ：ＴＦＴ素子のオン／オフが切り替わるときのゲート電極のＶｇｌに対する電位差
Ｖｏｆｆ＝Ｖγ＋Ｖｔｈ−Ｖｇｌ
Ｖγ：階調に依存して定まるソース電位
ある１つの画素におけるＣｓｇ，Ｃｌｃ，ＣｓｃｏｍとＴＦＴ素子との接続関係を図１３に示す。
【００５８】
ＴＦＴ素子をオンにするときの抵抗Ｒｏｎは、以下の式９のように表される。
Ｒｏｎ＝（ｔｏｎ−ｔ２）／Ｃｐｉｘｌ×ｌｎ（（Ｖγ−Ｖｃｈａｒｇｅ）／Ｖγ）  ‥‥‥‥  式９
ｔｏｎ：ＴＦＴ素子が実際にオンし始める時刻
Ｃｐｉｘｌ：１つの画素に関わる容量の合計
Ｃｐｉｘｌ＝Ｃｌｃ＋Ｃｓｃｏｍ＋Ｃｓｇ＋Ｃｇｄ
Ｃｇｄ：１画素当りのゲート・ドレイン間の寄生容量
Ｖｃｈａｒｇｅ：液晶に実際に充電される電圧
ゲート信号をオフにしたときの波形の鈍りに起因して生じる引込み緩和電圧ΔＶｃは、以下の式１０で表すことができる。
ΔＶｃ＝ΔＶ／（Ｒｏｎ・Ｃｐｉｘｌ）・［ｔ＋Ｒｇ・Ｃｇ・ｅｘｐ（−ｔ／（Ｒｇ・Ｃｇ））］0tTFToff  ‥‥‥‥  式１０
式１０の中で［  ］0tTFToffの部分は、ｔに関する０からｔＴＦＴｏｆｆまでの積分を意味する。
ΔＶ＝Ｃｇｄ／Ｃｐｉｘｌ・（Ｖｇｈ−Ｖｇｌ）
フリッカが認識可能となるために必要な対向電圧ずれの最小値について説明する。
【００５９】
今回のシミュレーションの前提条件として、液晶印加電圧は最大４Ｖであり、その範囲内で６４階調の中間調表示を行なうものを想定する。輝度の最大値と最小値との差は２５０ｃｄ／ｍ2であるものとする。実験により判明している、フリッカが認識可能な対向電圧ずれによる輝度差の最小値は４ｃｄ／ｍ2である。
４Ｖ×（４ｃｄ／ｍ2÷２５０ｃｄ／ｍ2）≒０．０６Ｖ
よって、約０．０６Ｖ以上の対向電圧ずれが生じると、フリッカが認識可能となるといえる。
【００６０】
片側駆動の場合は、認識可能なフリッカを生じさせないようにするためには、式１０で求まる引込み緩和電圧ΔＶｃが０．０６Ｖ以下であればよい。
【００６１】
（シミュレーション）
図１４に示すモデルを構築し、対向電圧ずれがどの程度生じるかを調べるシミュレーションを行なった。図１４に示すモデルは、図１３の回路構成に配線の抵抗などを考慮して組み込んだものである。実際のＸＧＡ（eXtended Graphic Array）規格の画面においては、横方向に１０２４個×３色＝３０７２個の画素電極が並ぶこととなるが、シミュレーションにおいては、横方向に並ぶ画素電極の数は現実の約１／３００に相当する１０個のみとした。しかし、この単純化の一方で、横方向に並ぶ１行分の合計の抵抗値および容量値を実際のものに合わせるために、画素１つ当りの抵抗値および容量値は、現実の１つの画素における値の３００倍の値とした。
【００６２】
図１４における小さな長方形はそれぞれ電位の供給源を意味する。図１４における変数の意味は以下のとおりである。
Ｃｓｇ：Ｃｓ  ｏｎ  Ｇａｔｅ容量
Ｃｓｃｏｍ：Ｃｓ  ｏｎ  Ｃｏｍｍｏｎ容量
Ｃｌｃ：液晶容量
Ｒｃｓ１，Ｒｃｓ２：補助容量配線の抵抗
Ｒｇ１，Ｒｇ２：画素１つ当りのゲート配線の左右それぞれの抵抗
Ｒｏｆｆ：ドレイン電極リーク成分
Ｃｇ：ゲート配線の容量のうち個々の画素電極につながっていない容量
Ｃｇｄ：ゲート・ドレイン間の寄生容量
このモデルにおいてシミュレーションを行なった。これは、１５インチのＸＧＡ規格の画面を想定したものである。シミュレーションは、Ｃｓ  ｏｎ  Ｇａｔｅのみの構造、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのみの構造、併用型の構造の３通りについて行なった。図１４に示すようにＣｓｃｏｍは４５ｐＦに固定した。Ｃｓｇは０から９０ｐＦの範囲で変化させ、それぞれシミュレーションを行なった。結果を図１５に示す。図１５においては、フリッカが認識可能となる対向電圧ずれの最小値（以下、「フリッカ認識閾値」という。）を直線で示している。フリッカ認識閾値は０．０６Ｖよりやや大きい値である。
【００６３】
Ｃｓ  ｏｎ  Ｇａｔｅのみでは対向電圧ずれが大きく、Ｃｓｇを９０ｐＦと大きく確保した条件下でもフリッカ認識閾値より大きな値となってしまった。一方、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎのみでも対向電圧ずれがフリッカ認識閾値より大きくなってしまった。すなわち、Ｃｓ  ｏｎ  ＧａｔｅのみおよびＣｓ  ｏｎ  Ｃｏｍｍｏｎのみのいずれにおいてもフリッカが認識される状態となってしまった。
【００６４】
これに対して、併合型においては、対向電圧ずれがフリッカ認識閾値より小さくなった。すなわち、認識可能なフリッカが生じていない状態を作り出すことができた。
【００６５】
（液晶表示装置の構成）
図１５においては、Ｃｓｃｏｍ＝４５ｐＦであったが、Ｃｓｃｏｍが４５ｐＦ以上であれば図１５と同様にフリッカが認識できない液晶表示装置を得ることができる。Ｃｓｃｏｍが４５ｐＦの状態とは、補助容量配線の幅Ｗｃｓｃｏｍが１０μｍの状態を意味する。補助容量配線の幅Ｗｃｓｃｏｍを１０μｍより小さくした場合には対向電圧ずれを確実にフリッカ認識閾値より小さく抑えることはできなかった。したがって、補助容量配線の幅が１０μｍ以上であることがフリッカを生じさせないようにするための好ましい条件である。
【００６６】
よって、本発明に基づく実施の形態３における液晶表示装置は、補助容量配線の幅が１０μｍ以上となった液晶表示装置である。
【００６７】
しかし、補助容量配線の幅を増すことは開口率の低減をもたらすので、開口率を低減させないためには、補助容量配線の幅は１０μｍにしておくことが好ましい。よって、本実施の形態における液晶表示装置は、好ましくは補助容量配線の幅が約１０μｍである。他の構成は、実施の形態１または２で説明したものと同様である。
【００６８】
この条件を満たす液晶表示装置であれば、認識可能なフリッカの発生を防止することができる。
【００６９】
（実施の形態４）
（他の画面サイズ）
図１４に示したモデルでのシミュレーションでは、１５インチの画面でＣｓｃｏｍが４５ｐＦであったが、他の画面サイズを想定した場合、Ｃｓｃｏｍとしてもつべき容量の最小値は変化する。画面サイズがＳインチであるとしたとき、容量Ｃｓｃｏｍは、
Ｃｓｃｏｍ≧（Ｓ／１５）×４５ｐＦ
を満たすことが好ましい。容量Ｃｓｃｏｍは、補助電極が補助容量配線と重なり合うことでコンデンサを形成する部分の容量である。
【００７０】
よって、本発明に基づく実施の形態４における液晶表示装置の第１の例は、
Ｃｓｃｏｍ≧（Ｓ／１５）×４５ｐＦ
を満たす液晶表示装置である。他の構成は、実施の形態１または２で説明したものと同様である。
【００７１】
補助容量配線の幅Ｗｃｓｃｏｍは、
Ｗｃｓｃｏｍ≧１０μｍ×６．９／ε２
を満たすことが好ましい。この式で６．９とあるのは、シミュレーションでＣｓｃｏｍの容量値の計算に用いた比誘電率ε１が６．９であることによる。ε２は各インチサイズの液晶表示装置においてＣｓｃｏｍの容量が形成されるときの比誘電率を意味する。
【００７２】
よって、本発明に基づく実施の形態４における液晶表示装置の第２の例は、
Ｗｃｓｃｏｍ≧１０μｍ×６．９／ε２
を満たす液晶表示装置である。他の構成は、実施の形態１または２で説明したものと同様である。
【００７３】
上記第１または第２の例で示した条件を満たす液晶表示装置であれば、認識可能なフリッカの発生を防止することができる。
【００７４】
（実施の形態５）
（ゲート配線の抵抗）
なお、上記シミュレーションでは、Ｒｇ１，Ｒｇ２をそれぞれ０．０５ｋΩとした。すなわち、画素１つ当りのゲート配線の抵抗はＲｇ１＋Ｒｇ２＝０．１０ｋΩとなる。フリッカを生じさせないようにするためにはＲｇ１＋Ｒｇ２の値をこの値以下にすることが必要である。このシミュレーションでは、画面に画素が横１行に１０個並んでいることになっているのでゲート配線（「ゲートバスライン」ともいう。）すなわち実施の形態１でいうところの第２信号線の１本当たりの抵抗値は、０．１０ｋΩ×１０＝１ｋΩである。したがって、フリッカを生じさせないようにするためには、第２信号線の１本当たりの抵抗値は１ｋΩ以下であることが好ましい。なお、第２信号線としてのゲート配線の１本当たりの抵抗値を１ｋΩ以下にすることは、ゲート配線をアルミニウム、クロム、銅などで形成することで実現可能である。
【００７５】
よって、本発明に基づく実施の形態５における液晶表示装置は、第２信号線の１本当たりの抵抗値が１ｋΩ以下となった液晶表示装置である。他の構成は、実施の形態１または２で説明したものと同様である。
【００７６】
実施の形態３〜５で示した好ましい条件は、それぞれ単独でもある程度の効果があるが、これらの条件のうち２つ以上を同時に満たすようにすれば、フリッカ防止の効果がより確実に得られるため、より一層好ましい。
【００７７】
（実施の形態６）
（両側駆動）
式８、式１０は図１０に示したような片側駆動を前提としている。図１６に示すように両側駆動の場合について検討する。図１６では、画面の左右の辺の外側にゲートドライバ８５ａ，８５ｂが配置され、画面８７内の画素に対して左右両側から配線が延在している。画面８７内に配列された画素電極は、ゲートドライバ８５ａ，８５ｂによって半数ずつ受け持たれて駆動されている。左右に並ぶ画素の数をＮとすると、Ｎ個の画素を両側駆動することは、Ｎ／２個の画素を片側駆動することと等価である。
【００７８】
片側駆動時のＴＦＴ素子がオフに切り替わる際のずれ時間ｔＴＦＴｏｆｆは式８に示したが、これを参考に、両側駆動時の同様のずれ時間ｔＴＦＴｏｆｆｂは片側駆動のズレ時間ｔＴＦＴｏｆｆに対して以下の関係となる。
ｔＴＦＴｏｆｆｂ＝ｔＴＦＴｏｆｆ／４
さらに、両側駆動の場合、Ｒｇ，Ｃｇとも片側駆動のときの半分となるので、引込み緩和電圧ΔＶｃは、式１１で表すことができる。
ΔＶｃ＝ΔＶ／（Ｒｏｎ・Ｃｐｉｘｌ）・［ｔ＋（Ｒｇ・Ｃｇ／４）・ｅｘｐ（−ｔ／（Ｒｇ・Ｃｇ／４））］0tTFToff  ‥‥‥‥  式１１
両側駆動の場合は、認識可能なフリッカを生じさせないようにするためには、式１１で求められる引込み緩和電圧ΔＶｃが０．０６Ｖ以下であればよい。他の構成は、実施の形態１または２で説明したものと同様である。
【００７９】
両側駆動の場合は、ゲート配線の抵抗による負荷も半分で済むので最小値は片側駆動のときの２倍になる。すなわち、ゲート配線すなわち第２信号線の１本当たりの抵抗値は、２ｋΩ以下であることが好ましい。この場合も他の構成は、実施の形態１または２で説明したものと同様である。
【００８０】
これらの条件のいずれかを満たす液晶表示装置であれば、認識可能なフリッカの発生を防止することができる。あるいは本実施の形態で示した好ましい条件の両方を兼ね備える液晶表示装置であれば、認識可能なフリッカの発生をより確実に防止できるため、より一層好ましい。
【００８１】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００８２】
【図１】本発明に基づく実施の形態１における液晶表示装置の１画素分の拡大平面図である。
【図２】本発明に基づく実施の形態１における液晶表示装置の模式断面図である。
【図３】本発明に基づく実施の形態１における液晶表示装置の１画素分の回路図である。
【図４】本発明に基づく実施の形態２における液晶表示装置の模式断面図である。
【図５】本発明に基づく実施の形態１，２における液晶表示装置がダミーゲート信号線を備える場合のダミーゲート信号線近傍の回路図である。
【図６】本発明に基づく実施の形態１，２における液晶表示装置のゲート信号線Ｇｎ，Ｇｎ＋１における信号の印加状態を示すタイムチャートである。
【図７】本発明に基づく実施の形態１，２における液晶表示装置のゲート信号線Ｇ０，Ｇ１における信号の印加状態を示すタイムチャートである。
【図８】本発明に基づく実施の形態１，２における液晶表示装置がダミー画素電極を備える場合のダミー画素電極近傍の回路図である。
【図９】正負の信号が画素電極に対して交互に印加される様子の第１の説明図である。
【図１０】一般的な片側駆動の場合の画面とドライバとの関係の概念図である。
【図１１】正負の信号が画素電極に対して交互に印加される様子の第２の説明図である。
【図１２】本発明に基づく実施の形態３において想定したゲート電極の電位の変化の様子を示す概念図である。
【図１３】本発明に基づく実施の形態３において想定した１つの画素におけるＣｓｇ，Ｃｌｃ，ＣｓｃｏｍとＴＦＴ素子との接続関係の回路図である。
【図１４】本発明に基づく実施の形態３において想定したシミュレーションモデルの回路図である。
【図１５】本発明に基づく実施の形態３において行なったシミュレーションの結果のグラフである。
【図１６】一般的な両側駆動の場合の画面とドライバとの関係の概念図である。
【図１７】従来技術に基づくＣｓ  ｏｎ  Ｇａｔｅ構造を採用する液晶表示装置の１画素分の回路図である。
【図１８】従来技術に基づくＣｓ  ｏｎ  Ｃｏｍｍｏｎ構造を採用する液晶表示装置の１画素分の回路図である。
【符号の説明】
【００８３】
Ｓｍ，Ｓｍ＋１  ソース信号線、Ｇｎ，Ｇｎ＋１  ゲート信号線、１０  ＴＦＴ素子、１１  画素電極、１２  コンタクトホール、１３  補助電極、１５  対向電極、１６  ブラックマトリックス、１７  液晶層、１８，１９  透明絶縁膜、２０  基板、８１，８２  信号、８５  ゲートドライバ、８６  ソースドライバ、８７  画面。
【図１】
2004361930.tif 000005
【図２】
2004361930.tif 000006
【図３】
2004361930.tif 000007
【図４】
2004361930.tif 000008
【図５】
2004361930.tif 000009
【図６】
2004361930.tif 000010
【図７】
2004361930.tif 000011
【図８】
2004361930.tif 000012
【図９】
2004361930.tif 000013
【図１０】
2004361930.tif 000014
【図１１】
2004361930.tif 000015
【図１２】
2004361930.tif 000016
【図１３】
2004361930.tif 000017
【図１４】
2004361930.tif 000018
【図１５】
2004361930.tif 000019
【図１６】
2004361930.tif 000020
【図１７】
2004361930.tif 000021
【図１８】
2004361930.tif 000022