(57)【要約】【課題】サブフィールド駆動と時分割駆動とを併用することにより、表示品質の向上を図る。【解決手段】データ変換回路６は、画素２の階調を規定する階調データＤに応じて、画素２を駆動させるオン電圧または画素を駆動させないオフ電圧をサブフィールド単位で規定するサブフィールドデータＤｓを出力する。ドライバＩＣ４１は、サブフィールドデータＤｓに応じて、複数の画素分の時系列的なデータを出力線ＤＯ１〜ＤＯｉに出力する。時分割回路４３は、時系列的なデータを時分割することによって得られたデータを、出力線ＤＯに対応して設けられた複数のデータ線Ｘのそれぞれに順次出力する。【選択図】  図２
2004361728.tif 000002
【特許請求の範囲】
【請求項１】
所定の期間を分割することにより規定される複数のサブ期間を用いて、画素の階調表示を行う電気光学装置において、
前記画素の階調を規定する階調データに応じて、前記画素を駆動する第１の電圧または前記第１の電圧とは異なる第２の電圧を前記サブフィールド単位で規定するサブフィールドデータを出力するデータ変換回路と、
前記サブフィールドデータに応じて、複数の前記画素分の時系列的なデータを出力線に出力するとともに、当該時系列的なデータを時分割することによって得られたデータを、前記出力線に対応して設けられた複数のデータ線のそれぞれに順次出力するデータ線駆動回路と
を有することを特徴とする電気光学装置。
【請求項２】
前記データ線駆動回路は、
前記時系列的なデータを前記出力線に出力するドライバＩＣと、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記複数のデータ線のそれぞれに順次出力する時分割回路と
を有することを特徴とする請求項１に記載された電気光学装置。
【請求項３】
前記時分割回路は、前記画素がマトリクス状に形成された表示パネルに一体的に形成されていることを特徴とする請求項２に記載された電気光学装置。
【請求項４】
所定の期間を分割することによって複数のサブ期間を規定するとともに、当該サブ期間のそれぞれにおいて、画素を駆動する第１の電圧または前記第１の電圧とは異なる第２の電圧をデータ信号として前記画素に供給することによって、前記画素の階調表示を行う電気光学装置において、
前記データ信号が時系列的に出力される出力線と、
前記出力線に対応して設けられた複数のデータ線と、
前記出力線に出力された時系列的な前記データ信号を時分割し、時分割された前記データ信号を前記複数のデータ線のそれぞれに順次出力する時分割回路と、前記時分割回路の前段に設けられているとともに、前記データ信号の電圧を論理レベルから前記画素を駆動するのに必要な駆動レベルに変換した上で、前記時分割回路に出力するレベル変換部と
を有することを特徴とする電気光学装置。
【請求項５】
前記レベル変換部は、前記出力線の電圧が前記第１の論理レベルの場合、前記第１の電圧を出力し、前記出力線の電圧が前記第１の論理レベルとは異なる第２の論理レベルの場合、前記第２の電圧を出力することを特徴とする請求項４に記載された電気光学装置。
【請求項６】
前記レベル変換部は、前記第１の論理レベルと前記第２の論理レベルとの間の電圧振幅を前記第１の電圧と前記第２の電圧との間の電圧振幅に変換するレベルシフタを含むことを特徴とする請求項５に記載された電気光学装置。
【請求項７】
前記レベル変換部は、アナログスイッチで構成されたアナログマルチプレクサを含むことを特徴とする請求項５に記載された電気光学装置。
【請求項８】
前記アナログマルチプレクサは、前記第１の電圧の極性と前記第２の電圧の極性とを所定の周期で反転させながら出力することを特徴とする請求項７に記載された電気光学装置。
【請求項９】
前記出力線は、前記データ信号を生成するドライバＩＣの出力ピンに接続されていることを特徴とする請求項４から８のいずれかに記載された電気光学装置。
【請求項１０】
前記レベル変換部および前記時分割回路は、前記画素がマトリクス状に形成された表示パネルに一体的に形成されていることを特徴とする請求項９に記載された電気光学装置。
【請求項１１】
請求項１から１０のいずれかに記載された電気光学装置を実装したことを特徴とする電子機器。
【請求項１２】
所定の期間を分割することにより規定される複数のサブ期間を用いて、画素の階調表示を行う電気光学装置の駆動方法において、
前記画素の階調を規定する階調データに応じて、前記画素を駆動する第１の電圧または前記第１の電圧とは異なる第２の電圧を前記サブフィールド単位で規定するサブフィールドデータを出力する第１のステップと、
前記サブフィールドデータに応じて、複数の前記画素分の時系列的なデータを出力線に出力する第２のステップと、
前記時系列的なデータを時分割することによって得られたデータを、前記出力線に対応して設けられた複数のデータ線のそれぞれに順次出力する第３のステップと
を有することを特徴とする電気光学装置の駆動方法。
【請求項１３】
所定の期間を分割することによって複数のサブ期間を規定するとともに、当該サブ期間のそれぞれにおいて、画素を駆動する第１の電圧または前記第１の電圧とは異なる第２の電圧をデータ信号として前記画素に供給することによって、前記画素の階調表示を行う電気光学装置の駆動方法において、
前記データ信号を出力線に時系列的に出力する第１のステップと、
前記時系列的なデータ信号の電圧を論理レベルから前記画素を駆動するのに必要な駆動レベルに変換する第２のステップと、
前記変換された時系列的なデータ信号を時分割し、当該時分割されたデータ信号を、前記出力線に対応して設けられた複数のデータ線のそれぞれに順次出力する第３のステップと
を有することを特徴とする電気光学装置の駆動方法。
【請求項１４】
前記第２のステップは、前記出力線の電圧が前記第１の論理レベルの場合、前記第１の電圧を出力するステップと、前記出力線の電圧が前記第１の論理レベルとは異なる第２の論理レベルの場合、前記第２の電圧を出力するステップとを含むことを特徴とする請求項１３に記載された電気光学装置の駆動方法。
【請求項１５】
前記第２のステップは、レベルシフタによって、前記第１の論理レベルと前記第２の論理レベルとの間の電圧振幅を前記第１の電圧と前記第２の電圧との間の電圧振幅に変換するステップであることを特徴とする請求項１４に記載された電気光学装置の駆動方法。
【請求項１６】
前記第２のステップは、アナログスイッチで構成されたアナログマルチプレクサによって、前記時系列的なデータ信号のレベル変換を行うステップであることを特徴とする請求項１４に記載された電気光学装置の駆動方法。
【請求項１７】
前記第２のステップは、前記第１の電圧の極性と前記第２の電圧の極性とを所定の周期で反転させながら出力するステップを含むことを特徴とする請求項１６に記載された電気光学装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置、電気光学装置の駆動方法および電子機器に係り、特に、サブフィールド駆動と時分割駆動との併用に関する。
【０００２】
【従来の技術】
例えば、特許文献１および特許文献２には、データの電圧レベルをアナログ的（多値的）に設定することによって階調制御を行う電圧階調法に、時分割駆動を併用した技術について開示されている。時分割駆動は、ドライバＩＣ等の上位回路から出力された時系列的なデータを時分割スイッチ群で時分割し、時分割された個々のデータを複数のデータ線に振り分ける技術である。時分割駆動は、ドライバＩＣの出力ピン数を削減し、出力ピン間のピッチを確保する上で有利である。
【０００３】
また、特許文献３には、時間軸変調法の一種であるサブフィールド駆動について開示されている。サブフィールド駆動では、１フレームを分割することによって規定される複数のサブフィールドを用いて、画素の駆動が行われる。表示される階調は、１フレームに占める画素の駆動期間の割合によって決まり、この割合は、画素を駆動する電圧を印加するサブフィールドの組み合わせによって一義的に特定される。サブフィールド駆動では、電圧階調法のように、データの電圧レベルを階調数分だけ用意する必要がなく、基本的に、デジタル的（二値的）な電圧レベルで足りる。そのため、データ線駆動用ドライバの回路規模を縮小できるという利点があるほか、Ｄ／Ａ変換回路やオペアンプ等の特性のばらつき、或いは、各種の配線抵抗の不均一性等に起因した表示品質の低下を抑制できるという利点もある。
【０００４】
【特許文献１】
特開平１１−３２７５１８号公報
【特許文献２】
特開２００１−１３４２４５号公報
【特許文献３】
特開２００２−０８２６５３号公報。
【０００５】
【発明が解決しようとする課題】
しかしながら、電圧階調法に時分割駆動を併用した場合には、表示品質の低下を招き易いという不都合がある。なぜなら、データの書き込み時には、時分割スイッチ群を切り替えながらデータ線を充電する必要があるが、画素の充電の順番や時分割スイッチ群の切替タイミングの影響によって、データ線の充電電位が変動するからである。これにより、データの書き込みにばらつきが生じて、表示ムラが発生する可能性がある。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、サブフィールド駆動と時分割駆動とを併用することにより、表示品質の向上を図ることである。
【０００７】
また、本発明の別の目的は、データ線駆動系の回路面積の低減を図ることである。
【０００８】
さらに、本発明の別の目的は、表示の高精細化への対応を容易にすることである。
【０００９】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、所定の期間を分割することにより規定される複数のサブ期間を用いて、画素の階調表示を行う電気光学装置を提供する。この電気光学装置は、画素の階調を規定する階調データに応じて、画素を駆動する第１の電圧または第１の電圧とは異なる第２の電圧をサブフィールド単位で規定するサブフィールドデータを出力するデータ変換回路と、サブフィールドデータに応じて、複数の画素分の時系列的なデータを出力線に出力するとともに、時系列的なデータを時分割することによって得られたデータを、出力線に対応して設けられた複数のデータ線のそれぞれに順次出力するデータ線駆動回路とを有する。
【００１０】
ここで、第１の発明において、データ線駆動回路は、時系列的なデータを出力線に出力するドライバＩＣと、出力線に出力された時系列的なデータを時分割し、時分割されたデータを複数のデータ線のそれぞれに順次出力する時分割回路とを有することが好ましい。この場合、時分割回路は、画素がマトリクス状に形成された表示パネルに一体的に形成されていることが望ましい。
【００１１】
第２の発明は、所定の期間を分割することによって複数のサブ期間を規定するとともに、それぞれのサブ期間において、画素を駆動する第１の電圧または第１の電圧とは異なる第２の電圧をデータ信号として画素に供給することによって、画素の階調表示を行う電気光学装置を提供する。この電気光学装置は、データ信号が時系列的に出力される出力線と、出力線に対応して設けられた複数のデータ線と、出力線に出力された時系列的なデータ信号を時分割し、時分割されたデータ信号を複数のデータ線のそれぞれに順次出力する時分割回路と、時分割回路の前段に設けられているとともに、データ信号の電圧を論理レベルから画素を駆動するのに必要な駆動レベルに変換した上で、時分割回路に出力するレベル変換部とを有する。
【００１２】
ここで、第２の発明において、レベル変換部は、出力線の電圧が第１の論理レベルの場合、第１の電圧を出力し、出力線の電圧が第１の論理レベルとは異なる第２の論理レベルの場合、第２の電圧を出力することが好ましい。このレベル変換部は、第１の論理レベルと第２の論理レベルとの間の電圧振幅を第１の電圧と第２の電圧との間の電圧振幅に変換するレベルシフタを含んでいてもよい。また、レベル変換部は、アナログスイッチで構成されたアナログマルチプレクサを含んでいてもよい。この場合、アナログマルチプレクサは、コモンＤＣ駆動を実現すべく、第１の電圧の極性と第２の電圧の極性とを所定の周期で反転させながら出力してもよい。
【００１３】
また、第２の発明において、出力線は、データ信号を生成するドライバＩＣの出力ピンに接続されていることが好ましく、レベル変換部および時分割回路は、画素がマトリクス状に形成された表示パネルに一体的に形成されていることが望ましい。
【００１４】
第３の発明は、上述した第１の発明にかかる電気光学装置を実装した電子機器を提供する。
【００１５】
第４の発明は、所定の期間を分割することにより規定される複数のサブ期間を用いて、画素の階調表示を行う電気光学装置の駆動方法を提供する。この駆動方法は、画素の階調を規定する階調データに応じて、画素を駆動する第１の電圧または第１の電圧とは異なる第２の電圧をサブフィールド単位で規定するサブフィールドデータを出力する第１のステップと、複数の画素分のサブフィールドデータを出力線に時系列的に出力する第２のステップと、時系列的なデータを時分割することによって得られたデータを、出力線に対応して設けられた複数のデータ線のそれぞれに順次出力する第３のステップとを有する。
【００１６】
第５の発明は、所定の期間を分割することによって複数のサブ期間を規定するとともに、それぞれのサブ期間において、画素を駆動する第１の電圧または第１の電圧とは異なる第２の電圧をデータ信号として画素に供給することによって、画素の階調表示を行う電気光学装置の駆動方法を提供する。この駆動方法は、データ信号を出力線に時系列的に出力する第１のステップと、時系列的なデータ信号の電圧を論理レベルから画素を駆動するのに必要な駆動レベルに変換する第２のステップと、変換された時系列的なデータ信号を時分割し、これらの時分割されたデータ信号を、出力線に対応して設けられた複数のデータ線のそれぞれに順次出力する第３のステップとを有する。
【００１７】
ここで、第５の発明において、第２のステップは、出力線の電圧が第１の論理レベルの場合、第１の電圧を出力するステップと、出力線の電圧が第１の論理レベルとは異なる第２の論理レベルの場合、第２の電圧を出力するステップとを含むことが好ましい。この場合、第２のステップは、レベルシフタによって、第１の論理レベルと第２の論理レベルとの間の電圧振幅を第１の電圧と第２の電圧との間の電圧振幅に変換するステップであってもよいし、アナログスイッチで構成されたアナログマルチプレクサによって、時系列的なデータ信号のレベル変換を行うステップであってもよい。特に後者の場合には、第２のステップは、第１の電圧の極性と第２の電圧の極性とを所定の周期で反転させながら出力するステップを含んでいてもよい。
【００１８】
【発明の実施の形態】
（第１の実施形態）
本実施形態にかかる電気光学装置の具体的な説明に先立ち、まず、図１を参照しつつ、サブフィールド駆動による階調制御の概要について説明する。画素の階調を規定する階調データＤは、一例として、Ｄ０〜Ｄ３の４ビットで構成される１６階調データである。画像の最小表示単位である１フレームは、４つのサブフィールドＳＦ１〜ＳＦ４に分割されている。表示すべき階調との関係において、サブフィールドＳＦ１〜ＳＦ４は、１：２：４：８の重み付けを与える長さに設定されている。ただし、この重み付けは、例えば、０．９：２．１：３．９：８：１の如く、液晶の特性に応じて調整することもある。
【００１９】
画素の表示階調は、画素をオン状態に設定するサブフィールドＳＦの組み合わせに応じて決定されるが、この組み合わせは、階調データＤの階調値によって一義的に特定される。以下、ある階調表示を行う際に、画素を駆動するオン電圧Ｖｏｎを供給するサブフィールドＳＦを「オン・サブフィールドＳＦｏｎ」という。また、オン電圧Ｖｏｎとは異なるオフ電圧Ｖｏｆｆを供給するサブフィールドＳＦを「オフ・サブフィールドＳＦｏｆｆ」という。例えば、階調値が９の場合、オン・サブフィールドＳＦｏｎは、重み付け１のＳＦ１および重み付け８のＳＦ４であり、オフ・サブフィールドＳＦｏｆｆは、重み付け２のＳＦ２および重み付け４のＳＦ３となる。この場合、２つのサブフィールドＳＦ１，ＳＦ４の重み付けの合計は９となり、この重み付け相当の階調表示が行われる。画素に作用する実効電圧は、１フレームに占めるオン・サブフィールドＳＦｏｎの長さに依存しており、これが長くなるほど実効電圧も高くなる。その結果、例えば、ノーマリブラックモードで動作する液晶の場合には、オン・サブフィールドＳＦｏｎが長くなるにつれて、高輝度（白表示）になっていく。
【００２０】
なお、図１に示した、サブフィールドＳＦの分割数、重み付けの設定、または、階調値に応じた組み合わせ方は一例にすぎず、また、すべてのサブフィールドＳＦの重み付けを同一に設定してもよい（等間隔サブフィールド駆動）。本発明は、所定の期間を分割することによって規定される複数のサブ期間を用いて、画素の階調表示を行う駆動方法に対して広く適用可能である。
【００２１】
図２は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えば、ＴＦＴ（薄膜トランジスタ）等のスイッチング素子によって液晶素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素２がマトリクス状（二次元平面的）に並んでいる。また、表示部１には、それぞれが行方向（Ｘ方向）に延在しているｎ本の走査線Ｙ１〜Ｙｎと、それぞれが列方向（Ｙ方向）に延在しているｍ本のデータ線Ｘ１〜Ｘｍとが設けられており、これらの交差に対応して画素２が配置されている。
【００２２】
図３は、液晶を用いた画素２の等価回路図である。１つの画素２は、スイッチング素子であるＴＦＴ２１、液晶容量２２および蓄積容量２３によって構成されている。ＴＦＴ２１のソースは１本のデータ線Ｘに接続され、そのゲートは１本の走査線Ｙに接続されている。同一列に並んだ画素２に関しては、それぞれのＴＦＴ２１のソースが同じデータ線Ｘに接続されている。また、同一行に並んだ画素２に関しては、それぞれのＴＦＴ２１のゲートが同じ走査線Ｙに接続されている。ＴＦＴ２１のドレインは、並列に設けられた液晶容量２２と蓄積容量２３とに共通接続されている。液晶容量２２は、画素電極２２ａと、対向電極２２ｂと、これらの電極２２ａ，２２ｂ間に挟持された液晶（液晶層）とによって構成されている。蓄積容量２３は、画素電極２２ａと、図示しない共通容量電極との間に形成されており、電圧Ｖｃｓが供給される。この蓄積容量２３によって、液晶に蓄積される電荷のリークが抑制される。画素電極２２ａ側には、ＴＦＴ２１を介して、データ信号に応じた電圧が印加される。各サブフィールドＳＦのデータ書込期間において、画素２にデータが供給されると、液晶容量２２と蓄積容量２３とが充放電される。これにより、画素電極２２ａと対向電極２２ｂとの間の電位差に応じて、液晶層の透過率が設定され、画素２の階調が設定される。
【００２３】
液晶の駆動は、液晶の長寿命化を図るべく、交流化駆動によって行われる。ここで、電圧の極性は、液晶層に作用する電界の向き、換言すれば、液晶層の印加電圧の正逆に基づいて定義される。本実施形態では、液晶の交流化駆動の一方式として、対向電極２２ｂに印加される電圧Ｖｌｃｏｍを可変に設定するコモンＡＣ駆動を採用している。
【００２４】
制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖｓ、水平同期信号Ｈｓ、ドットクロック信号ＤＣＬＫ等の外部信号に基づいて、走査線駆動回路３、データ線駆動回路４、およびデータ変換回路６を同期制御する。この同期制御の下、走査線駆動回路３およびデータ線駆動回路４は、互いに協働して表示部１の表示制御を行う。
【００２５】
走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されている。シフトレジスタは、各サブフィールドＳＦの最初に供給されるスタートパルスＤＹを、クロック信号ＣＬＹにしたがって転送し、１水平走査期間（１Ｈ）毎に、走査線Ｙ１〜Ｙｎを順次選択する。このような線順次走査によって、データの書込対象となる画素行が順番に選択されていく。
【００２６】
データ変換回路６は、入力された階調データＤを変換して、オン電圧Ｖｏｎまたはオフ電圧Ｖｏｆｆをサブフィールド単位で規定するサブフィールドデータＤｓをデータ線駆動回路４に出力する。図４は、データ変換回路６のブロック構成図である。このデータ変換回路６は、フレームメモリ６１、メモリ制御回路６２および変換部６３で構成されている。
【００２７】
フレームメモリ６１は、表示部１の解像度に相当するｍ×ｎビットのメモリ空間を少なくとも有し、上位装置から入力される階調データＤをフレーム単位で格納・保持する。メモリ制御回路６２は、書き込み系の信号Ｖｓ，Ｈｓ，ＤＣＬＫに基づいて、フレームメモリ６１へのデータの書き込みを制御する。２つの同期信号Ｖｓ，Ｈｓによる制御下において、ドットクロック信号ＤＣＬＫがカウントアップされ、そのカウント値に応じたアドレスに階調データＤが順次格納されていく。このカウント値は次の垂直同期信号Ｖｓが入力されるタイミング毎にリセットされ、新たなカウントアップが開始される。また、メモリ制御回路６２は、読み出し系の信号ＤＹ，ＬＰ，ＣＬＸに基づいて、フレームメモリ６１からのデータの読み出しを制御する。２つのパルスＤＹ，ＬＰによる制御下において、クロック信号ＣＬＸがカウントアップされ、そのカウント値に応じたアドレスより、階調データＤが順次読み出されていく。フレームメモリ６１より読み出された階調データＤは、変換部６３にシリアルに転送される。
【００２８】
変換部６３は、例えば図５に示した真理値表が記述されたテーブルを備えており、このテーブルを参照することにより、階調データＤに対応するサブフィールドデータＤｓを決定する。そして、変換部６３は、サブフィールド信号ＳＦによって指示されるサブフィールドＳＦ１〜ＳＦ３の順番で、現在のサブフィールドＳＦに対応するサブフィールドデータＤｓをシリアルに出力する。
【００２９】
データ変換回路６の後段に設けられたデータ線駆動回路４は、走査線駆動回路３と協働して、データの書込対象となる画素行に供給すべきデータをデータ線Ｘ１〜Ｘｍに出力する。図２に示したように、データ線駆動回路４は、ドライバＩＣ４１、レベル変換部４２および時分割回路４３で構成されている。ドライバＩＣ４１は、画素２がマトリクス状に形成された表示パネルの外部に設けられており、ｉ本の出力ピンＰＩＮ１〜ＰＩＮｉには、出力線ＤＯ１〜ＤＯｉが接続されている。また、レベル変換部４２および時分割回路４３は、製造コストの低減等を図るべく、例えば低温ポリシリコンで表示パネルに一体的に形成することが好ましい。
【００３０】
ドライバＩＣ４１は、今回データを書き込む画素行に対するデータの出力と、次回にデータを書き込む画素行に関するデータの点順次的なラッチとを同時に行う。図６は、ドライバＩＣ４１のブロック構成図である。このドライバＩＣ４１には、Ｘシフトレジスタ４１ａ、第１のラッチ回路４１ｂ、第２のラッチ回路４１ｃおよび切替スイッチ群４１ｄといった主要な回路が内蔵されている。Ｘシフトレジスタ４１ａは、１Ｈの最初に供給されるスタート信号ＳＴをクロック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｍのいずれかを高レベル（Ｈレベル）、それ以外を低レベル（Ｌレベル）に設定する。第１のラッチ回路４１ｂは、ラッチ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｍの立ち下がり時において、シリアルデータとして供給されたｍ個のサブフィールドデータＤｓを順次ラッチする。第２のラッチ回路４１ｃは、第１のラッチ回路４１ｂによりラッチされたサブフィールドデータＤｓをラッチパルスＬＰの立ち下がり時において同時にラッチする。ラッチされたｍ個のデータは、次の１Ｈにおいて、論理的な電圧レベルを有するデータ信号ｄ１〜ｄｍとして、第２のラッチ回路４１ｃよりパラレルに出力される。
【００３１】
データ信号ｄ１〜ｄｍは、切替スイッチ群４１ｄによって、所定の個数（本実施形態では６つ）毎にグループ化され、複数の画素分の時系列的なデータとして、対応する出力ピンＰＩＮ１〜ＰＩＮｉより出力される。６個のスイッチで構成された切替スイッチ群４１ｄは、出力ピンＰＩＮの本数分（すなわちｉ個）設けられている。ある切替スイッチ群４１ｄを構成する個々のスイッチは、制御信号ＣＮＴ１〜ＣＮＴ６によって、オン時間が順次オフセットしながら択一的にオンしていく。これによって、第２のラッチ回路４１ｃよりパラレルに出力されたデータセット（例えばｄ１〜ｄ６）は、切替スイッチ群４１ｄによってグループ化され、出力ピン（例えばＰＩＮ１）より時系列的に出力される。例えば、切替スイッチ群４１ｄ中のスイッチが左から右に向かって順次オンする場合、最左の出力ピンＰＩＮ１に関しては、ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６の順序で６画素分のデータ信号が時系列的に出力されるといった如くである。
【００３２】
図２に示したように、ドライバＩＣ４１の出力ピンＰＩＮ１〜ＰＩＮｉには、出力線ＤＯ１〜ＤＯｉのいずれかが接続されている。ドライバＩＣ４１の後段に設けられたレベル変換部４２と時分割回路４３とのセットは、この出力線ＤＯ単位で設けられている。これらのセットは、同様の構成を有しており、また、すべてが同時並行的に動作するので、以下の説明では、出力線ＤＯ１の回路系のみに着目して説明する。
【００３３】
図７は、本実施形態にかかるデータ線駆動回路４の要部回路図であり、ドライバＩＣ４１の後段の回路構成を示している。レベル変換部４２は、インバータ４２ａとレベルシフタ４２ｂとで構成されている。レベルシフタ４２ｂは、その前後の回路系が互いに異なる電源系で駆動できるように電源系を分離し、論理レベルの電圧振幅｜Ｖｄｄ−Ｖｓｓ｜を画素２の駆動レベルの電圧振幅｜Ｖｄｄ２−Ｖｓｓ｜へと変換する。レベルシフタ４２ｂよりも前段の回路系は、論理レベル、すなわち、第１の電源電圧Ｖｄｄ（例えば、１．８Ｖ）で駆動する。また、レベルシフタ４２ｂよりも後段の回路系は、画素２を駆動させるのに必要な駆動レベル、本実施形態では、第１の電源電圧Ｖｄｄよりも高い第２の電源電圧Ｖｄｄ２（例えば、３．０Ｖ）で駆動する。レベルシフタ４２ｂの直前に設けられたインバータ４２ａは、出力ピンＰＩＮ１より出力された信号の電圧レベルを反転させる。そして、レベルシフタ４２ｂのＩ端子（入力端子）には、出力ピンＰＩＮ１からの信号がそのまま供給され、／Ｉ端子（反転入力端子）には、インバータ４２ａによってレベル反転された信号が供給される。
【００３４】
レベルシフタ４２ｂは、一例として、６つのトランジスタで構成されており、第２の電源電圧Ｖｄｄ２と基準電圧Ｖｓｓとの間には、２つのトランジスタ列が並列に設けられている。一方のトランジスタ列は、２つのｐチャネルトランジスタＴｐ１，Ｔｐ２とｎチャネルトランジスタＴｎ１とで構成されており、他方のトランジスタ列は、２つのｐチャネルトランジスタＴｐ３，Ｔｐ４とｎチャネルトランジスタＴｎ２とで構成されている。トランジスタＴｐ１，Ｔｐ３のソースには、第２の電源電圧Ｖｄｄ２が印加されているとともに、トランジスタＴｎ１，Ｔｎ２のソースには基準電圧Ｖｓｓが印加されている。トランジスタＴｐ２のソースはトランジスタＴｐ１のドレインに接続されているとともに、トランジスタＴｐ２のドレインはトランジスタＴｎ１のドレインに接続されている。トランジスタＴｐ４のソースはトランジスタＴｐ３のドレインに接続されているとともに、トランジスタＴｐ４のドレインはトランジスタＴｎ２のドレインに接続されている。２つのトランジスタＴｐ２，Ｔｎ１のゲートは、Ｉ端子に共通接続されているとともに、両者を接続する接続ノードａは、トランジスタＴｐ３のゲートに接続されている。同様に、２つのトランジスタＴｐ４，Ｔｎ２のゲートは、／Ｉ端子に共通接続されているとともに、両者を接続する接続ノードｂは、トランジスタＴｐ１のゲートとＯ端子（出力端子）とに共通接続されている。また、トランジスタＴｐ３のゲートは、接続ノードａに接続されている。
【００３５】
このレベルシフタ４２ｂは、下表に示すように、Ｉ端子より入力した論理レベルの信号を画素２の駆動レベルの信号へと変換し、これをＯ端子を介して、後段の時分割回路４３に出力する。
【００３６】
2004361728.tif 000003
【００３７】
時分割回路４３は、レベル変換部４２において駆動レベルに変換された時系列的なデータ信号ｄ１〜ｄ６を時分割して、６本のデータ線Ｘ１〜Ｘ６のそれぞれに順次出力する。この時分割回路４３は、１つのグループを構成するデータ線Ｘ１〜Ｘ６に対応して、６個の選択スイッチを有しており、それぞれの選択スイッチは、制御回路５からの選択信号ＳＳ１〜ＳＳ６のいずれかによって導通制御される。これらの選択信号ＳＳ１〜ＳＳ６は、同一のグループ内における選択スイッチのオン期間を規定しており、ドライバＩＣ４１からの時系列的な信号出力と同期している。
【００３８】
図８は、時分割駆動のタイミングチャートである。本実施形態では、１本の出力線ＤＯ１の下位に６本のデータ線Ｘ１〜Ｘ６が設けられている。そのため、１Ｈ毎に、１本の出力線ＤＯからの時系列的なデータ信号ｄ１〜ｄ６を時分割して、データ線Ｘ１〜Ｘ６のそれぞれに振り分けられる。まず、最初の１Ｈでは最上の走査線Ｙ１が選択されるため、出力線ＤＯ１に関するデータ書込対象は、画素Ｐ（１，１）〜Ｐ（６，１）、すなわち、最上の走査線Ｙ１と、データ線Ｘ１〜Ｘ６との交差に対応する６つの画素となる。ドライバＩＣ４１は、出力線ＤＯ１に対して、Ｐ（１，１）〜Ｐ（６，１）に関する６ドット分のデータ信号ｄ１〜ｄ６を時系列的に連続出力する。この信号出力と同期して、選択信号ＳＳ１〜ＳＳ６が排他的に順次Ｈレベルになり、時分割回路４３を構成する６つの選択スイッチは、互いにオフセットしたオン時間で択一的にオンしていく。これにより、時系列的な信号ｄ１〜ｄ６は、６つに時分割され、１ドット分のデータ信号ｄとなって対応するデータ線Ｘ１〜Ｘ６に順次割り振られる。そして、割り振られたデータ信号ｄの電圧レベルに応じてデータ線Ｘ１〜Ｘ６が充電されて、画素Ｐ（１，１）〜Ｐ（６，１）へのデータ書き込みが行われる。
【００３９】
次の１Ｈでは、２番目の走査線Ｙ２が選択されるため、出力線ＤＯ１のデータ書込対象は、画素Ｐ（１，１）〜Ｐ（６，１）から画素Ｐ（１，２）〜Ｐ（６，２）へとシフトする。ドライバＩＣ４１は、出力線ＤＯ１に対して、Ｐ（１，２）〜，Ｐ（６，２）に関する６ドット分のデータ信号ｄ１〜ｄ６を時系列的に出力する。出力された時系列的な信号ｄ１〜ｄ６は、６つに時分割された上で、データ線Ｘ１〜Ｘ６のそれぞれに割り振られる。これ以降についても同様であり、最下の走査線Ｙｎが選択されるまで、それぞれの画素行における６ドット分のデータ書き込みが線順次的に行われていく。このような線順次的なデータの書き込みは、１フレームを４つのサブフィールドＳＦ１〜ＳＦ４に分割した関係上、１フレーム中に４回行われることになる。
【００４０】
なお、液晶の交流化駆動をコモンＡＣ駆動によって行う場合、データ線Ｘに出力される駆動レベルの２値的な電圧Ｖｄｄ２，Ｖｓｓのうち、どちらがオン電圧Ｖｏｎになるかは、図３に示した対向電極２２ｂに印加される電圧Ｖｌｃｏｍに依存している。具体的には、電圧ＶｌｃｏｍがＶｓｓ相当の場合、Ｖｄｄ２がオン電圧Ｖｏｎとなり、Ｖｓｓはオフ電圧Ｖｏｆｆとなる。これに対して、電圧ＶｌｃｏｍがＶｄｄ２相当の場合、Ｖｓｓがオン電圧Ｖｏｎとなり、Ｖｄｄ２がオフ電圧Ｖｏｆｆとなる。
【００４１】
本実施形態によれば、サブフィールド駆動と時分割駆動とを併用することにより、表示品質の向上を図ることができる。サブフィールド駆動でのデータ書き込みは、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆというデジタル的な電圧レベルで行われる。したがって、データ線Ｘの充電電位は、画素２の充電の順番や時分割回路４３の切替タイミングの影響を受け難い。したがって、データ線の充電変位の変動に起因した表示ムラの発生を抑制することが可能となる。
【００４２】
また、本実施形態では、時分割回路４３の前段にレベル変換部４２を設けて、データ信号の電圧を論理レベルから駆動レベルに変換した上で、時分割回路４３に出力する。この場合、出力線ＤＯ単位でレベル変換部４２が設けられ、６本のデータ線Ｘで構成されるグループ毎にレベル変換部４２が共有されることになる。これにより、データ線Ｘ単位でレベル変換部４２を設けた場合と比較して、レベル変換部４２の個数をｍ個からｉ個に削減できるので、その占有面積の低減を図ることが可能となる。それとともに、データ線Ｘ単位でレベル変換部４２を設ける必要がなくなった分だけ、隣接したデータ線Ｘ間の間隔（ピッチ）を狭めることができるので、表示の高精細化への対応が容易になる。
【００４３】
（第２の実施形態）
図９は、第２の実施形態にかかるデータ線駆動回路４の要部回路図であり、図７と同様に、ドライバＩＣ４１の後段の回路構成を示している。本実施形態は、上述したレベルシフタ４２ｂに代えて、アナログマルチプレクサ４２ｃを用いて、論理レベルから画素２の駆動レベルへのレベル変換を行う。なお、これ以外の点については上述した第１の実施形態と同様であるから、ここでの説明を省略する。
【００４４】
このレベル変換部４２は、インバータ４２ａとアナログマルチプレクサ４２ｃとで構成されている。アナログマルチプレクサ４２ｃは、２つの固定電圧Ｖａ，Ｖｂの間に２つのアナログスイッチＴＭ１，ＴＭ２を直列接続した構成を有する。これらの電圧Ｖａ，Ｖｂの電圧値は、画素２を駆動させるのに必要な駆動レベルに設定されている。アナログスイッチＴＭ１のｐチャネルトランジスタのゲートおよびアナログスイッチＴＭ２のｎチャネルトランジスタのゲートには、出力線ＤＯ１の信号が供給される。また、アナログスイッチＴＭ１のｎチャネルトランジスタのゲートおよびアナログスイッチＴＭ２のｐチャネルトランジスタのゲートには、インバータ４２ａを介して、出力線ＤＯ１の反転信号が供給される。そして、２つのアナログスイッチＴＭ１，ＴＭ２の接続ノードにおける電圧レベル（ＶａまたはＶｂ）が、アナログマルチプレクサ４２ｃの出力信号として、時分割回路４３に供給される。
【００４５】
アナログマルチプレクサ４２ｃは、下表に示すように、入力端子（ＤＯ１）より入力した論理レベルの信号を画素２の駆動レベルの信号へと変換し、これを出力端子（ＴＭ１，ＴＭ２の接続ノード）より、後段の時分割回路４３に出力する。
【００４６】
2004361728.tif 000004
【００４７】
本実施形態によれば、第１の実施形態と同様、サブフィールド駆動と時分割駆動とを併用することにより、表示品質の向上を図ることができる。それとともに、レベル変換部４２の個数を削減できるので、レベル変換部４２の占有面積の低減でき、表示の高精細化への対応が容易になる。
【００４８】
また、本実施形態では、レベルシフタ４２ｂに代えてアナログマルチプレクサ４２ｃを用いることにより、液晶の交流化駆動の一方式として、図３に示した対向電極２２ｂ側に印加される電圧Ｖｌｃｏｍを一定にするコモンＤＣ駆動が可能になる。この場合、アナログマルチプレクサ４２ｃは、電圧の極性を指示する極性反転信号ＰＯＬに応じて、オン電圧Ｖｏｎの極性（例えば±Ｖａ）とオフ電圧Ｖｏｆｆの極性（例えば±Ｖｂ）とを所定の周期で反転させながら出力する。
【００４９】
なお、上述した各実施形態では、液晶素子を用いた場合を例に説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子に対しても適用可能である。
【００５０】
また、上述した各実施形態に係る電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
【００５１】
【発明の効果】
本発明によれば、時分割駆動とサブフィールド駆動とを併用することにより、データ線の充電変位の変動に起因した表示ムラを抑制でき、表示品質の向上を図ることができる。また、レベル変換部を時分割回路の前段に設けることにより、データ線のグループ単位でレベル変換部を共有することができるので、レベル変換部の占有面積を低減できる。それとともに、隣接したデータ線間のピッチを狭めることができるので、画面の高精細化への対応が容易になる。
【図面の簡単な説明】
【図１】サブフィールド駆動の説明図
【図２】電気光学装置のブロック構成図
【図３】液晶を用いた画素の等価回路図
【図４】データ変換回路のブロック構成図
【図５】変換部の真理値表
【図６】ドライバＩＣのブロック構成図
【図７】第１の実施形態にかかるデータ線駆動回路の要部回路図
【図８】時分割駆動のタイミングチャート
【図９】第２の実施形態にかかるデータ線駆動回路の要部回路図
【符号の説明】
１  表示部
２  画素
３  走査線駆動回路
４  データ線駆動回路
５  制御回路
６  データ変換回路
４１  ドライバＩＣ
４１ａ  Ｘシフトレジスタ
４１ｂ  第１のラッチ回路
４１ｃ  第２のラッチ回路
４１ｄ  切替スイッチ群
４２  レベル変換部
４２ａ  インバータ
４２ｂ  レベルシフタ
４２ｃ  アナログマルチプレクサ
４３  時分割回路
６１  フレームメモリ
６２  メモリ制御回路
６３  変換部
【図１】
2004361728.tif 000005
【図２】
2004361728.tif 000006
【図３】
2004361728.tif 000007
【図４】
2004361728.tif 000008
【図５】
2004361728.tif 000009
【図６】
2004361728.tif 000010
【図７】
2004361728.tif 000011
【図８】
2004361728.tif 000012
【図９】
2004361728.tif 000013