(57)【要約】【課題】レトログレードウェルイオン注入工程においてＤＤＤ構造の深い接合を形成して工程が単純化できる複合ロジック素子の製造方法を提供する。【解決手段】半導体基板１１に高電圧Ｐ型ウェル領域１２を形成した後、ロジック領域にロジックＰ型ウェル領域１４を形成するためのイオン注入とフィールドストップイオン注入を同時に進行させる。さらに高電圧Ｐ型ウェル領域内１２にロジックウェル領域１５を形成し、全面に高電圧ゲート酸化膜を形成してスレッショルド電圧イオン注入を行う。そして前記ロジック領域にロジックゲート酸化膜を形成してロジックゲート電極と高電圧ゲート電極を同時に形成する。さらにロジック領域にロジックＬＤＤ領域１８を形成してゲート電極等の側面にスペーサーを形成し、ロジックソース／ドレーン領域１９、高電圧ソース／ドレーン領域２０とバルクバイアス調節領域２１を形成する。【選択図】図１ｆ
2004235634.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に高電圧Ｐ型ウェル領域を形成する段階と、
ロジック領域にロジックＰ型ウェル領域を形成するためのイオン注入とフィールドストップイオン注入を同時に進行する段階と、
高電圧Ｐ型ウェル領域内にロジックウェル領域を形成する段階と、
全面に高電圧ゲート酸化膜を形成してスレッショルド電圧イオン注入の工程を進行する段階と、
前記ロジック領域にロジックゲート酸化膜を形成してロジックゲート電極と高電圧ゲート電極を同時に形成する段階と、
ロジック領域にロジックＬＤＤ領域を形成してゲート電極等の側面にスペーサーを形成する段階と、
ロジックソース／ドレーン領域、高電圧ソース／ドレーン領域とバルクバイアス調節領域を形成する段階と、
を含むことを特徴とする複合ロジック素子の製造方法。
【請求項２】
請求項１に記載の複合ロジック素子の製造方法において、
ロジックＰ型ウェル領域の形成時にフィールドストップ層を同時に形成して、連続して高電圧素子形成領域の高電圧Ｎ型ウェル領域を形成することを特徴とする複合ロジック素子の製造方法。
【請求項３】
請求項１に記載の複合ロジック素子の製造方法において、
ロジック領域に形成された高電圧ゲート酸化膜をウェットエッチング工程で除去して、ロジックゲート酸化膜を形成することを特徴とする複合ロジック素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複合ロジック素子に関するもので、特に、レトログレードウェル（ｒｅｔｒｏｇｒａｄｅｄ ｗｅｌｌ）イオン注入工程でＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造の深い接合を形成して工程を単純化した複合ロジック素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路により、高電圧を使用する外部システムを直接制御する場合、その集積回路の内部には外部システムからの高電圧が直接印加される高電圧制御用素子を必要とする。また、高いブレークダウン電圧が必要とされる回路においても高電圧用の特殊な素子を必要とする。
【０００３】
このような例としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）、または蛍光表示板（Ｆｌｕｏｒｅｓｃｅｎｃｅ Ｉｎｄｉｃａｔｏｒ Ｐａｎｅｌ、ＦＩＰ）などを駆動する素子などがある。
【０００４】
高電圧が直接印加される外部システムにおいて、駆動トランジスターにより外部システムを円滑に駆動するためには、高電圧が印加されるドレーンと半導体基板との間に印加される高電圧よりブレークダウン電圧が高くなければならない。
【０００５】
そしてブレークダウン電圧を高めるためには、基板における不純物の濃度を低くしなければならない。
【０００６】
したがって、高いブレークダウン電圧を得るために、ソース及びドレーン領域の下部にはソース及びドレーンと同一な導伝型の低濃度領域を有する二重拡散ドレーン構造を形成する。
【０００７】
このような構造は高いブレークダウン電圧を得ることができるだけでなく、ホットキャリア（ｈｏｔ ｃａｒｒｉｅｒ）効果を防止することができる。
【０００８】
ここで、ホットキャリア効果とは、チャンネルの長さが短くなりながらドレーン附近のチャンネル領域に強い電界が形成されることによって、加速した高エネルギーのホットキャリアがゲート方向に捕獲されて漏洩する損失が発生し、ゲート酸化膜が損傷してスレッショルド電圧が低くなることをいう。
【０００９】
従来技術の高電圧素子においては、ソース、ドレーンの接合深さや濃度によって高電圧素子の接合ブレークダウン電圧が決定されるので、ソース／ドレーンをＤＤＤ構造で形成しなければならなかった。
【００１０】
そのために、深い接合と低い濃度のソース／ドレーンを形成させなければならないが、これは長時間に渡る高温での熱工程による具現方法で可能である。
【００１１】
しかし、このような従来技術の高電圧素子の形成工程には次のような問題点がある。
【００１２】
高電圧素子のＤＤＤ構造を具現する従来技術においては、熱工程が反復される。したがって、低電圧で作動する、浅い接合構造有するＣＭＯＳロジック素子と一緒に具現される場合には、その熱工程によりロジック素子の特性が劣化する恐れがある。
【００１３】
一方、できるだけロジック素子に影響を与えない方向に工程を設計すれば、工程数がかなり多く増加する。
【００１４】
これは生産性を低下させ、製造コストを上昇させる問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このような従来技術の問題を解決するためになされた本発明は、高電圧素子の形成時にレトログレードウェルイオン注入工程でＤＤＤ構造の深い接合を形成することによって、工程が単純化できる複合ロジック素子の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１６】
前述の目的を達成するために、本発明に係る複合ロジック素子の製造方法は、半導体基板に高電圧Ｐ型ウェル領域を形成する段階と、ロジック領域にロジックＰ型ウェル領域を形成するためのイオン注入とフィールドストップイオン注入を同時に進行する段階と、高電圧Ｐ型ウェル領域内にロジックウェル領域を形成する段階と、全面に高電圧ゲート酸化膜を形成してスレッショルド電圧イオン注入の工程を進行する段階と、前記ロジック領域にロジックゲート酸化膜を形成してロジックゲート電極と高電圧ゲート電極を同時に形成する段階と、ロジック領域にロジックＬＤＤ領域を形成してゲート電極等の側面にスペーサーを形成する段階と、及びロジックソース／ドレーン領域、高電圧ソース／ドレーン領域とバルクバイアス調節領域を形成する段階と、を含むことを特徴とする。
【００１７】
ここで、ロジックＰ型ウェル領域の形成時にフィールドストップ層を同時に形成して、連続して高電圧素子形成領域の高電圧Ｎ型ウェル領域を形成すると良い。
【００１８】
また、ロジック領域に形成された高電圧ゲート酸化膜をウェットエッチング工程で除去して、ロジックゲート酸化膜を形成することが好ましい。
【発明の効果】
【００１９】
以上で説明した本発明に係る複合ロジック素子の製造方法では次のような効果がある。
【００２０】
第一に、高電圧トランジスターを具現するのに必要とした熱工程（ｄｉｆｆｕｓｉｏn）を大きく減らすことによってロジック素子の安定的特性を確保することができる。
【００２１】
第二に、高電圧トランジスターを具現するのに必要とする工程数を減らすことができるので、工程を単純化して製造コストが低減でき、量産性の側面においても多くの長所を持つ。
【００２２】
第三に、熱工程を短縮して高電圧ソース／ドレーンのサイドへの拡散によるショートチャンネルマージンの不足を改善できる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明を実施するための最良の形態に係る複合ロジック素子の製造方法について詳細に説明する。
【００２４】
図１ａないし図１ｆは本発明に係る複合ロジック素子の製造工程を示す断面図である。
【００２５】
本発明は製造工程の単純化を通じて従来の高電圧製造工程よりはるかに工程数を減らし、またロジック素子の特性劣化を最大限に抑えることができるようにしたものである。
【００２６】
すなわち、従来技術の高電圧素子のソース／ドレーンのＤＤＤ構造において、深い接合を具現するためのヒーティングサイクルをロジック素子のレトログレードウェルイオン注入の工程に取り替えたものである。
【００２７】
レトログレードウェルイオン注入の工程を用いることによって、工程数を減らすことができると共に、量産の側面においても有利になる。
【００２８】
まず、図１ａに示すように、半導体基板１１に素子分離層１３を形成して活性領域を定義し、高電圧素子形成領域の半導体基板１１内に高電圧Ｐ型ウェル領域１２を形成する。
【００２９】
次に、図１ｂに示すように、高エネルギーを使用してロジックＰ型ウェル領域１４を形成するためのイオン注入とフィールドストップイオン注入を同時に進行する。
【００３０】
この時、高電圧素子のソース／ドレーン領域を形成するための高電圧Ｎ型ウェル領域１５を、高電圧Ｐ型ウェル領域１２内に同時に形成する。
【００３１】
このように、ロジックＰ型ウェル領域１４、フィールドストップ層の形成時に高電圧素子形成領域のロジックウェル領域１５を連続的に形成するので、高温の拡散工程なく高電圧素子の基本構造を形成する。
【００３２】
そして、図１ｃに示すように、全面に高電圧ゲート酸化膜１６ａを形成して、ロジック素子のスレッショルド電圧イオン注入と高電圧素子のスレッショルド電圧イオン注入の工程を進行する。
【００３３】
次に、図１ｄに示すように、ウェットエッチング工程でロジック領域の高電圧ゲート酸化膜１６ａを除去してロジックゲート酸化膜１６ｂを形成する。
【００３４】
そして、全面にゲート形成用物質層を形成し、これを選択的にエッチングしてロジックゲート電極１７ａと高電圧ゲート電極１７ｂを形成する。
【００３５】
次に、図１ｅに示すように、ロジック領域に低濃度Ｎ型不純物イオンを注入してロジックＬＤＤ領域１８を形成する。
【００３６】
そして図１ｆに示すように、ロジックゲート電極１７ａと高電圧ゲート電極１７ｂの側面にスペーサーを形成して、ロジックソース／ドレーン領域１９、高電圧ソース／ドレーン領域２０とバルク      バイアス調節領域２１をイオン注入工程により形成する。
【００３７】
以上では本発明の高電圧ＰＭＯＳ製造方法に対する工程を説明したが、このＰＭＯＳ製造方法と同一な方法を通じてＮＭＯＳトランジスターが製造できる。
【００３８】
本発明によれば、最近需要が急増するＴＦＴ ＬＣＤドライバーＩＣ、携帯電話及びディスプレー（カラーＳＴＮ、ＯＬＥＤ）製品などの応用に適用する高電圧素子の製造工程において、基本ＣＭＯＳロジック素子の具現方法を適用して製造コストが低減でき、ロジック素子の特性劣化が防止できる。
【００３９】
一方、本明細書内で本発明をいくつかの好ましい実施例によって記述したが、当業者ならば、添付の特許請求範囲に開示した本発明の範ちゅう及び思想から外れずに、多くの変形及び修正がなされ得ることがわかるはずである。
【図面の簡単な説明】
【００４０】
【図１ａ】本発明に係る複合ロジック素子の製造工程を示す断面図であり、高電圧Ｐ型ウェル領域１２を形成する工程を示す図である。
【図１ｂ】図１ａに示す工程に引き続き、イオン注入とフィールドストップイオン注入を同時に進行させる工程を示す断面図である。
【図１ｃ】図１ｂに示す工程に引き続き、スレッショルド電圧イオン注入工程を示す断面図である。
【図１ｄ】図１ｃに示す工程に引き続き、ロジックゲート酸化膜１６ｂを形成する工程を示す断面図である。
【図１ｅ】図１ｄに示す工程に引き続き、ロジックＬＤＤ領域１８を形成する工程を示す断面図である。
【図１ｆ】図１ｅに示す工程に引き続き、ロジックソース／ドレーン領域１９、高電圧ソース／ドレーン領域２０とバルクバイアス調節領域２１を形成する工程を示す断面図である。
【符号の説明】
【００４１】
１１  半導体基板、１２  高電圧Ｐ型ウェル領域、１３  素子分離層、１４  ロジックＰ型ウェル領域、１５  ロジックウェル領域、１６  高電圧ゲート酸化膜、１７ａ  ロジックゲート電極、１７ｂ  高電圧ゲート電極、１８  ロジックＬＤＤ領域、１９  ロジックソース／ドレーン領域、２０  高電圧ソース／ドレーン領域、２１  バルクバイアス調節領域。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
2004235634.tif 000006
【図１ｅ】
2004235634.tif 000007
【図１ｆ】
2004235634.tif 000008