(57)【要約】【課題】低誘電率膜を用いた多層配線の絶縁耐性や絶縁信頼性評価を正確に行う。【解決手段】半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに複数の並行配線４を互い違いにそれぞれ櫛状に接続した、半導体装置の配線テスト用素子において、複数の並行配線４が、長さ方向に交互にそれぞれ１部重複して配線された複数の上層配線１および下層配線２と、これら上層配線１および下層配線２の重複部の層間を接続する複数のヴィア３とを備える。【選択図】      図１
2004235476.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに複数の並行配線を互い違いにそれぞれ櫛状に接続した、半導体装置の配線テスト用素子において、
前記並行配線が、長さ方向に交互にそれぞれ１部重複して配線された複数の上層配線および下層配線と、これら複数の上層配線および下層配線の重複部の層間をそれぞれ接続する複数のヴィアとを備えることを特徴とする、半導体装置の配線テスト用素子。
【請求項２】
半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに２つの並行配線を複数回折り返し個別に接続した、半導体装置の配線テスト用素子において、
前記並行配線が、長さ方向に交互にそれぞれ１部重複して配線された複数の上層配線および下層配線と、これら複数の上層配線および下層配線の重複部の層間をそれぞれ接続する複数のヴィアとを備えることを特徴とする、半導体装置の配線テスト用素子。
【請求項３】
隣接する並行配線の間で、前記上層配線および前記下層配線が互いに層間斜めに対向して隣接する、請求項１または２記載の、半導体装置の配線テスト用素子。
【請求項４】
前記並行配線が、半導体装置の配線端部の出現頻度に応じて複数のヴィアを前記重複部ごとに備える、請求項１，２または３記載の、半導体装置の配線テスト用素子。
【請求項５】
半導体基板上の多層配線層から形成された配線間の特性をテストするための２つの電極パッドに複数の並行配線を互い違いにそれぞれ櫛状に接続した、半導体装置の配線テスト用素子において、
前記並行配線が、直交接続する複数の枝配線を備え、且つ、これら複数の枝配線が、重複配線された上層配線および下層配線と、これら上層配線および下層配線の端部の層間を接続するヴィアとをそれぞれ備えることを特徴とする、半導体装置の配線テスト用素子。
【請求項６】
半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに２つの並行配線を複数回折返し個別に接続した、半導体装置の配線テスト用素子において、
前記並行配線が、直交接続する複数の枝配線を備え、且つ、これら複数の枝配線が、重複配線された上層配線および下層配線と、これら上層配線および下層配線の端部の層間を接続するヴィアとをそれぞれ備えることを特徴とする、半導体装置の配線テスト用素子。
【請求項７】
隣接する並行配線の一方が、重複配線された上層配線および下層配線と、これら上層配線および下層配線の層間をそれぞれ接続する複数のヴィアとを備える、請求項５または６記載の、半導体装置の配線テスト用素子。
【請求項８】
半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに複数の並行配線を互い違いにそれぞれ櫛状に接続し、前記並行配線が、上層配線および下層配線と、これら上層配線および下層配線の層間をそれぞれ接続する複数のヴィアとを備える、半導体装置の配線テスト用素子において、
前記複数の並行配線がグループ分割され、グループ間の間隔が並行配線の間隔より広いことを特徴とする、半導体装置の配線テスト用素子。
【請求項９】
半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに２つの並行配線を複数回折り返し個別に接続し、前記並行配線が、上層配線および下層配線と、これら上層配線および下層配線の層間をそれぞれ接続する複数のヴィアとを備える、半導体装置の配線テスト用素子において、
前記２つの並行配線の複数回折り返し部がグループ分割され、グループ間の間隔が並行配線間の間隔より広いことを特徴とする、半導体装置の配線テスト用素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の配線テスト用素子に関し、特に、半導体基板上の多層配線層から形成された配線間の特性をテストするための、半導体装置の配線テスト用素子に関する。
【０００２】
【従来の技術】
ＬＳＩの微細化に伴って、ＬＳＩ配線も微細化されている。ＬＳＩ配線が微細化されるに従って、配線間隔の縮小もすすめられている。配線間隔の縮小は、電気的に絶縁された隣接配線間に異なる電圧がかけられた時に、隣接配線との絶縁膜の容量によって、負荷容量（配線容量）が発生し、配線内を信号が伝達される際の遅延の原因となる。配線間隔が縮小されるほど、この配線容量が増加するため、間隔縮小の影響を減らすために、誘電率のより小さな絶縁膜（低誘電率膜）を、配線間の絶縁膜として採用することが求められている。
【０００３】
一方で、従来絶縁膜として用いられてきたシリコン酸化膜（以下、酸化膜と記載する）に比較して、有機ポリマーなどの低誘電率膜は、材料自体の絶縁耐性が低く、それらを配線間の絶縁膜として用いた場合、配線間隔を縮小した時の配線構造間の絶縁耐性劣化によるＬＳＩの信頼性劣化や、品質変動が懸念材料であり、精度の高いテスト方法が求められている。
【０００４】
また、従来の酸化膜を用いた多層配線構造では、十分な絶縁耐性があるため、多層配線構造の絶縁耐性などの信頼性や、リーク電流のテスト手段として、隣接する並行配線が櫛状あるいは、蛇行して一定の配線長だけ対向したテスト構造の配線テスト用素子を用いてテストしている（特許文献１参照）。また、ヴィア間の絶縁耐性やリーク電流特性をテストする場合は、上下配線間を多数のヴィアで接続したテスト構造（そのテスト構造の配線に平行な断面でみた場合、はしご状であることから、ここではラダー構造と呼ぶ）の配線テスト用素子を用いている。
【０００５】
例えば、図６は、この従来の半導体装置の配線テスト用素子の例を示す平面図、断面図、全体平面図である。ここで、並行配線部の拡大図の平面図，断面図を分図（ａ），（ｂ）に示し、全体平面図を分図（ｃ）に示す。
【０００６】
分図（ｃ）を参照すると、最小間隔（例えば０．１５ミクロン）で対向するように、例えば、長さ２５０ミクロンの並行配線４（他に加えて電極線６への引き出し部分として、交互に反対方向に２０ミクロン）が、互い違いの櫛状に、例えば、８０１本平行に並んでいる。引き出された電極線６は、測定装置の端子を接続する電極パッド７に接続され、リーク電流であれば、例えば５Ｖ程度の電圧が電極パッド間に加えられ、同時にリーク電流が測定される。また、配線間絶縁性の信頼性試験であれば、電極パッド間に例えば２０Ｖの電圧をかけた状態で、リーク電流の時間的変化を測定し、ブレークダウン（リーク電流値が規定の値を超える）までの時間を寿命として測定する。
【０００７】
この分図（ｃ）の例では、配線間の総対向長は、２５０×８００＝２０００００ミクロン＝２０ｃｍである。そのうち、配線端部の個数は８００である。また、ヴィアを含む多層配線間のリークテストとして、分図（ａ）に示すように、例えば０．４ミクロン間隔でヴィアが配線方向にそって並んでおり、配線に沿った断面でみると、分図（ｂ）に示すように、ちょうど、はしご（ラダー）のような構造になっている。また、このテスト構造で、テストするヴィアの総個数は８００×（２５０／０．４）＝５０００００個になる。
【０００８】
【特許文献１】
特開平９−６４１３８号公報（段落０００９，図２）
【０００９】
【発明が解決しようとする課題】
従来の技術で述べたように、低誘電率膜が配線間の絶縁膜に用いられる微細ピッチ配線、特に、配線間隔がおおよそ０．２ミクロン以下の配線では、配線間隔の縮小および低誘電率膜と云うサイズおよび材料の相乗作用によって、絶縁耐性や絶縁信頼性の確保が困難になってきており、従来のテスト構造より正確なテストが必要になっている。
【００１０】
ところが、従来の半導体装置の配線テスト用素子における絶縁耐性テスト構造では、配線端部が、折り返しパターンの場合にはテスト構造の折れ曲がり部分、あるいは、櫛状パターンの場合には、櫛の先端部分のみであり、テストパターン全体に占める配線端部の割合が少なく、配線端部での電界集中の影響を含めたテストができない。このため、配線端部の電界集中によるリーク電流の増加や、絶縁信頼性劣化を確率的に小さく見積もってしまう問題がある。
【００１１】
例えば、図６の従来の半導体装置の配線テスト用素子の場合、ヴィアの総個数５０００００個に対して、電界集中効果の含まれる並行配線の端部のヴィア割合は、８００／５０００００＝０．００１６であり、確率的には０．１６％の出現割合であり、テストパターン全体に占める配線端部のヴィア割合が少なく、配線端部での電界集中の影響を含めたテストができない。
【００１２】
また、複数の並行配線が、絶縁耐性などの特性をテストしようとする最小間隔で均一に並んでいるため、絶縁不良の発生した配線位置を光学的に特定することは、実効的に不可能であり、不良原因の解析が困難であるという問題があった。
【００１３】
例えば、図６の従来の半導体装置の配線テスト用素子の場合、最小間隔で対向する等間隔の櫛状に並行配線が８０１本並んでいる。この場合、絶縁不良の発生した配線位置を光学的に特定することは、実効的に不可能である。
【００１４】
従って、本発明の目的は、低誘電率膜を用いた多層配線の絶縁耐性や絶縁信頼性評価を正確に行うことにある。
【００１５】
【課題を解決するための手段】
そのため、本発明は、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに複数の並行配線を互い違いにそれぞれ櫛状に接続した、半導体装置の配線テスト用素子において、
前記並行配線が、長さ方向に交互にそれぞれ１部重複して配線された複数の上層配線および下層配線と、これら複数の上層配線および下層配線の重複部の層間をそれぞれ接続する複数のヴィアとを備えている。
【００１６】
また，本発明は、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに２つの並行配線を複数回折り返し個別に接続した、半導体装置の配線テスト用素子において、
前記並行配線が、長さ方向に交互にそれぞれ１部重複して配線された複数の上層配線および下層配線と、これら複数の上層配線および下層配線の重複部の層間をそれぞれ接続する複数のヴィアとを備えている。
【００１７】
また、隣接する並行配線の間で、前記上層配線および前記下層配線が互いに層間斜めに対向して隣接している。
【００１８】
また、前記並行配線が、半導体装置の配線端部の出現頻度に応じて複数のヴィアを前記重複部ごとに備えている。
【００１９】
また、本発明は、半導体基板上の多層配線層から形成された配線間の特性をテストするための２つの電極パッドに複数の並行配線を互い違いにそれぞれ櫛状に接続した、半導体装置の配線テスト用素子において、
前記並行配線が、直交接続する複数の枝配線を備え、且つ、これら複数の枝配線が、重複配線された上層配線および下層配線と、これら上層配線および下層配線の端部の層間を接続するヴィアとをそれぞれ備えている。
【００２０】
また、本発明は、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに２つの並行配線を複数回折返し個別に接続した、半導体装置の配線テスト用素子において、
前記並行配線が、直交接続する複数の枝配線を備え、且つ、これら複数の枝配線が、重複配線された上層配線および下層配線と、これら上層配線および下層配線の端部の層間を接続するヴィアとをそれぞれ備えている。
【００２１】
また、隣接する並行配線の一方が、重複配線された上層配線および下層配線と、これら上層配線および下層配線の層間をそれぞれ接続する複数のヴィアとを備えている。
【００２２】
また、本発明は、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに複数の並行配線を互い違いにそれぞれ櫛状に接続し、前記並行配線が、上層配線および下層配線と、これら上層配線および下層配線の層間をそれぞれ接続する複数のヴィアとを備える、半導体装置の配線テスト用素子において、
前記複数の並行配線がグループ分割され、グループ間の間隔が並行配線の間隔より広い構成としている。
【００２３】
また、本発明は、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに２つの並行配線を複数回折り返し個別に接続し、前記並行配線が、上層配線および下層配線と、これら上層配線および下層配線の層間をそれぞれ接続する複数のヴィアとを備える、半導体装置の配線テスト用素子において、
前記２つの並行配線の複数回折り返し部がグループ分割され、グループ間の間隔が並行配線間の間隔より広い構成としている。
【００２４】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。図１は、本発明による半導体装置の配線テスト用素子の実施形態１を示す平面図および断面図である。ここで、並行配線部の拡大図の平面図，断面図を分図（ａ），（ｂ）に示す。全体平面図については、図６に示した半導体装置の配線テスト用素子の分図（ｃ）と同様の櫛状パターンである。
【００２５】
本実施形態の半導体装置の配線テスト用素子は、従来と同じく、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッドに複数の並行配線４を互い違いにそれぞれ櫛状に接続し、これら複数の並行配線４が、本実施形態では、図１を参照すると、長さ方向に交互にそれぞれ１部重複して配線された複数の上層配線１および下層配線２と、これら上層配線１および下層配線２の重複部の層間を接続する複数のヴィア３とを備える。例えば、分図（ｂ）に示すように、０．４ミクロン間隔で配線方向に並んだヴィアが配線端部になるように、断面で見た場合、上層配線１，下層配線２およびヴィア３がジグザグ（ヴィアチェーン）になっている。こうすることで、配線端部が隣接して多数ならんだ構造になり、全てのヴィアが配線端部に配置されることになり、配線端部に配置されるヴィアの個数は、ヴィアの総個数と同数の５０００００個になる。従って、例えば、図６の従来例と同様、８０１本の櫛状パターンの場合、配線端部のヴィア割合は５０００００／５０００００＝１であり、１００％の出現割合となる。
【００２６】
なお、本実施形態の配線テスト用素子では、上層配線１および下層配線２の重複部の層間を１つのヴィア３により接続されているとして説明した。しかし、この説明に限定されず、半導体装置の配線端部の出現頻度に応じて、複数のヴィアを重複部ごとに備える変形例が可能である。例えば、長さ方向に交互に１部重複して配線した上層配線および下層配線の重複部にヴィア３個を備えてジグザグにして配線端部を設けた場合、配線端部の出現割合は、２／３（約６６％）となる。このように、上層配線１および下層配線２をジグザグにして配線端部で接続するヴィア割合を任意に設計することが可能である。このことは、製品毎の配線端部のヴィア出現割合にあわせて、配線端部の電界集中効果を正確に見積もれることに繋がる。
【００２７】
図２は、本発明による半導体装置の配線テスト用素子の実施形態２を示す平面図および断面図である。ここで、並行配線部の拡大図の平面図，断面図を分図（ａ），（ｂ）に示す。全体平面図については、図６に示した半導体装置の配線テスト用素子の分図（ｃ）と同様の櫛状パターンである。
【００２８】
本実施形態の半導体装置の配線テスト用素子は、図１に示した実施形態１の半導体装置の配線テスト用素子と同じく、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッド７に複数の並行配線４を互い違いにそれぞれ櫛状に接続し、これら複数の並行配線４が、長さ方向に交互にそれぞれ１部重複して配線された複数の上層配線１および下層配線２と、これら上層配線１および下層配線２の重複部の層間を接続する複数のヴィア３とをそれぞれ備える。且つ、本実施形態では、分図（ａ）を参照すると、隣接する並行配線４の間で、上層配線１および下層配線２が互いに層間斜めに対向して隣接する。
【００２９】
言い換えると、本実施形態の半導体装置の配線テスト用素子は、図１に示した実施形態１の半導体装置の配線テスト用素子と比較すると、隣接する並行配線４の間で、上層配線１および下層配線２のジグザグの位相が同位相でなく逆になっているものである。これにより、本実施形態の半導体装置の配線テスト用素子は、対向する並行配線間の電界の空間分布が異なった場合のテストが可能となる。
【００３０】
さらに、前述の実施形態１の変形例と同様に、半導体装置の配線端部の出現頻度に応じて、複数のヴィアを重複部ごとに備える変形例が可能であり、上層配線１および下層配線２をジグザグにして配線端部で接続するヴィア割合を任意に設計することが可能である。
【００３１】
図３は、本発明による半導体装置の配線テスト用素子の実施形態３を示す平面図および断面図である。ここで、並行配線部の拡大図の平面図，断面図を分図（ａ），（ｂ）に示す。全体平面図については、図６に示した半導体装置の配線テスト用素子の分図（ｃ）と同様の櫛状パターンである。
【００３２】
本実施形態の半導体装置の配線テスト用素子は、従来と同じく、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッド７に複数の並行配線４を互い違いにそれぞれ櫛状に接続し、分図（ａ）を参照すると、本実施形態では、これら複数の並行配線４が、直交接続する複数の枝配線５を備え、且つ、これら複数の枝配線５が、分図（ｂ）に示すように、重なり配線された上層配線１および下層配線２と、これら上層配線１および下層配線２の端部の層間を接続するヴィア３とをそれぞれ備える。
【００３３】
例えば、図３（ａ）（ｂ）に示したように、全体の並行配線の配置は従来例と同様で、２５０ミクロン長さの並行配線４が８０１本繰り返され、その並行配線４のそれぞれに枝配線５が長さ０．４ミクロン飛び出し、枝配線５の先端部にヴィア３が配置されている。また、枝配線５は、並行配線方向にそって０．４ミクロン間隔で配置されている。こうすることで、他の実施形態１，２と同様に、配線端ヴィア間リークを５０００００個についてテストできる。
【００３４】
これにより、本実施形態の半導体装置の配線テスト用素子では、配線端が並行配線方向と直交接続する枝配線５の垂直面で対向し、配線端部で電界集中が生じる原因となる角の個数が、ヴィア１個当たり２個となり、実施形態１，２と比較すると、ヴィア１個当たり２倍の個数となり、配線端部での電界集中効果がより顕著になる。
【００３５】
図４は、本発明による半導体装置の配線テスト用素子の実施形態４を示す平面図および断面図である。ここで、並行配線部の拡大図の平面図，断面図を分図（ａ），（ｂ）に示す。全体平面図については、図６に示した半導体装置の配線テスト用素子の分図（ｃ）と同様の櫛状パターンである。
【００３６】
本実施形態の半導体装置の配線テスト用素子は、従来と同じく、半導体基板上の多層配線層から形成された配線間の特性をテストするため２つの電極パッド７に複数の並行配線４を互い違いにそれぞれ櫛状に接続する。また、本実施形態では、図１を参照すると、隣接する並行配線４の一方が、従来と同じく、重なり配線された上層配線１および下層配線２と、これら上層配線１および下層配線２の層間をそれぞれ接続する複数のヴィア３とを備え、隣接する並行配線４の他方が、図３に示した実施形態３の半導体装置の配線テスト用素子と同じく、直交接続する複数の枝配線５を備え、且つ、これら複数の枝配線５が、重なり配線された上層配線１および下層配線２と、これら上層配線１および下層配線２の端部の層間を接続するヴィア３とをそれぞれ備える。
【００３７】
本実施形態の半導体装置の配線テスト用素子は、隣接する並行配線４の一方が、従来構造のラダー構造であり、枝配線５を有せず、配線端部が無く、他方が枝配線５を有しその配線端部を有し、図３に示した実施形態３の半導体装置の配線テスト用素子に対して、電界集中が起きる配線端部が半減し、電界集中効果が緩和される。
【００３８】
上述したように、各実施形態１〜４の半導体装置の配線テスト用素子では、電気的に絶縁された平面的に隣接する並行配線間で、少なくとも片方の配線端部にヴィアを設けた配線が隣接するように設けられているため、折れ曲がり部や、櫛の先端のみでなく、配線端部が繰り返し配置されることになり、たとえば、ヴィア個数と同数の配線端部が隣接するため、配線端部の電界集中を含んだリーク特性およびその信頼性が確率的に高い割合でテストできる。
【００３９】
また、各実施形態１〜４の半導体装置の配線テスト用素子では、それぞれの特徴的は配置を説明したが、実施形態１と４の組み合わせのように、対向する並行配線４の組み合わせが可能であり、それによって、製品に応じた適切なリーク特性および信頼性テストができる。
【００４０】
なお、我々の実験によれば、電位の異なるヴィア間隔を０．１５ミクロンで一定とした従来構造と本発明の構造を作成し、ブレークダウン電圧を測定した結果、次に示す、表１のような結果を得た。
【００４１】
【表１】
2004235476.tif 000003
【００４２】
表１に示したように、従来構造の３５Ｖに対して、実施形態１の構造で２８Ｖ、実施形態２の構造で２９Ｖと低くなっているのは、電界集中の効果であり、従来の方法では、約２０％、ブレークダウン電圧を高く見積もってしまう結果になり、信頼性保証上、問題が生しるが、本発明のテスト構造を用いれば、そのような問題を回避できる。
【００４３】
なお、以上説明した各実施形態１〜４の半導体装置の配線テスト用素子では、櫛上に配置したパターンで説明したが、この説明に限定されず、対向する並行配線が対になった複数回折り返しパターン（ｓｅｒｐｅｎｔｉｎｅ）であっても良い。
【００４４】
図５は、本発明による半導体装置の配線テスト用素子の実施形態５を示す全体平面図であり、図６の分図（ｃ）に示した従来構造の全体平面図である対応するものである。
【００４５】
図５を参照すると、本実施形態の半導体装置の配線テスト用素子は、図６の分図（ｃ）に示した従来の構造と異なり、複数の並行配線４がグループ分割され、グループ間の間隔が並行配線４の間隔より広い。例えば、最小スペースで対向する４本の並行配線４のグループが、２ミクロンの間隔で繰り返し配置されている。
【００４６】
このように、本実施形態では、並行配線の各グループが、発光分析による空間分解能以上の２ミクロン間隔でそれぞれ分離されているため、グループ間の位置的な区別ができるようになり、故障箇所を含む不良グループの特定を容易にし、効率的に不良解析できる。
【００４７】
それに対して、図６の分図（ｃ）に示した従来の構造では、最小スペースの一定間隔で配線対がならんでいる。従来の構造の場合、配線間リークやブレークダウンによって故障が生じた場合、発光分析法などによって、場所の特定をしようとしても、等間隔で均一なパターンがならんでいるため、区別が付き難く、故障箇所の特定が極めて困難である。
【００４８】
なお、本実施形態の半導体装置の配線テスト用素子は、並行配線４の構造に関しては、従来構造のラダー構造であっても、本発明の各実施形態１〜４または他のあらゆる構造であっても良い。
【００４９】
【発明の効果】
以上説明したように、本発明による半導体装置の配線テスト用素子は、２つの電極パッドに接続された並行配線が、ヴィアにより層間接続された上層配線および下層配線の配線端を多く含み、これら配線端に電界が集中し易く、配線端の影響が強調されるため、配線端部での電界集中効果を含むヴィア間リーク特性、ＴＤＤＢ信頼性等がテスト精度よくテストができる。
【００５０】
また、配線端部の影響を製品に応じた任意の割合で設計でき、リーク特性、信頼性保証を精度良く行なうことができ、微細ＬＳＩ配線の品質が向上する。
【００５１】
さらに、本発明による半導体装置の配線テスト用素子は、複数の並行配線、または、並行配線の複数回折り返し部がグループ分割され、グループ間の間隔が並行配線の間隔より広く、発光分析や顕微鏡などで分解できる間隔以上に離して、繰り替えし配置されているため、発光分析や顕微鏡などの分解能より小さい微細配線の絶縁不良の関わる故障個所の特定が極めて容易になり、品質保証や故障解析の効率が向上するなどの効果がある。
【図面の簡単な説明】
【図１】本発明による半導体装置の配線テスト用素子の実施形態１を示す平面図および断面図である。
【図２】本発明による半導体装置の配線テスト用素子の実施形態２を示す平面図および断面図である。
【図３】本発明による半導体装置の配線テスト用素子の実施形態３を示す平面図および断面図である。
【図４】本発明による半導体装置の配線テスト用素子の実施形態４を示す平面図および断面図である。
【図５】本発明による半導体装置の配線テスト用素子の実施形態５を示す全体平面図である。
【図６】従来の半導体装置の配線テスト用素子の例を示す平面図、断面図、全体平面図である。
【符号の説明】
１    上層配線
２    下層配線
３    ヴィア
４    並行配線
５    枝配線
６    電極線
７    電極パッド
【図１】
2004235476.tif 000004
【図２】
2004235476.tif 000005
【図３】
2004235476.tif 000006
【図４】
2004235476.tif 000007
【図５】
2004235476.tif 000008
【図６】
2004235476.tif 000009