(57)【要約】【課題】ソース／ドレイン領域と隣接し、半導体基板と分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法を提供する。【解決手段】半導体基板３００上に形成されたゲート電極３１５と、半導体基板３００においてゲート電極３１５と隣接して形成されたソース／ドレイン領域３２５，３６５と、ソース／ドレイン領域３２５，３６５と隣接して半導体基板３００から分離されて形成されたパンチスルー防止膜３４０と、を備える。好ましくはソース／ドレイン領域３２５，３６５と隣接してゲート電極３１５と対向する半導体基板３００内に形成されたチャネル領域３２９をさらに備え、パンチスルー防止膜３４０は、半導体基板３００のチャネル領域３２９下においてチャネル領域３２９を狭める方向に形成されている。【選択図】　図３Ｆ
2004134727.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、
前記半導体基板において前記ゲート電極と隣接して形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域と隣接して前記半導体基板から分離されて形成されたパンチスルー防止膜と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記ソース／ドレイン領域と隣接して前記ゲート電極と対向する半導体基板内に形成されたチャネル領域をさらに備え、
前記パンチスルー防止膜は、前記半導体基板のチャネル領域下において前記チャネル領域を狭める方向に形成されていることを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記ソース／ドレイン領域と隣接して前記ゲート電極と対向する半導体基板内に形成されたチャネル領域をさらに備え、
前記パンチスルー防止膜は、前記チャネル領域の反対方向に形成された第１面と、
前記第１面と反対方向であり、前記チャネル領域方向に形成された第２面と、を備えることを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４】
前記パンチスルー防止膜は、不純物がドープされていない膜質であることを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５】
前記トランジスタは、メモリ素子に用いられるＭＯＳトランジスタであることを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項６】
前記パンチスルー防止膜は、電気的絶縁膜であることを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項７】
前記パンチスルー防止膜は、酸化膜を備えることを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項８】
前記パンチスルー防止膜は、膜質全体に対して実質的に均一なパンチスルー防止効果を有することを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項９】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記ゲート電極を自己整列方式にして前記半導体基板をエッチングして形成したトレンチをさらに備え、
前記パンチスルー防止膜は前記トレンチ内部にあることを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１０】
前記トレンチ内部は、前記ソース／ドレイン領域が形成される領域であることを特徴とする請求項９に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１１】
前記パンチスルー防止膜は、前記トレンチ内部の側壁に形成されることを特徴とする請求項９に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１２】
前記パンチスルー防止膜は、酸化膜及び窒化膜を備えることを特徴とする請求項１１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１３】
前記パンチスルー防止膜は、酸化膜及び窒化膜のうち一つ以上を備えることを特徴とする請求項９に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１４】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記トレンチの下部を埋め込む第１半導体材料と、
前記第１半導体材料上において前記トレンチを埋め込み、前記ゲート電極と前記第１半導体材料との間にあり、ソース／ドレイン領域を構成する第２半導体材料と、をさらに備えることを特徴とする請求項９に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１５】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記ソース／ドレイン領域と隣接した半導体基板にわずかにドープされたソース／ドレイン（ＬＤＤ）領域をさらに備えることを特徴とする請求項１４に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１６】
前記トレンチの第１半導体材料の表面は、前記半導体基板においてソース／ドレイン領域と隣接して形成されたＬＤＤ領域の接合下にあることを特徴とする請求項１５に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１７】
前記トレンチの第２半導体材料の表面は、前記トレンチと隣接した前記ＬＤＤ領域の表面と面一であることを特徴とする請求項１５に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１８】
前記パンチスルー防止膜の長さは、全体のトレンチの側壁の長さから隣接する第２半導体材料の長さを引いた長さを有することを特徴とする請求項１４に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項１９】
前記第２半導体材料は、前記側壁に形成されたパンチスルー防止膜の真上にあることを特徴とする請求項１８に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２０】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記ゲート電極上を覆うキャッピング膜をさらに備えることを特徴とする請求項１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２１】
半導体基板上に形成されたゲート電極と、
前記ゲート電極を自己整列方式にして前記半導体基板をエッチングして形成したトレンチと、
前記トレンチに形成されたソース／ドレイン領域と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２２】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記トレンチの内部に形成された第１半導体材料と、
前記トレンチの内部において前記第１半導体材料上に形成され、前記ゲート電極と前記第１半導体材料との間に形成され、ソース／ドレイン領域が形成される第２半導体材料と、をさらに備えることを特徴とする請求項２１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２３】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記トレンチの側壁にパンチスルー防止膜をさらに備えることを特徴とする請求項２１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２４】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記トレンチの側壁に形成されたパンチスルー防止膜をさらに備え、前記パンチスルー防止膜の長さは、前記トレンチの側壁の長さから隣接する前記第２半導体材料の長さを引いた長さを有することを特徴とする請求項２２に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２５】
前記第２半導体材料は、前記側壁に形成されたパンチスルー防止膜の真上にあることを特徴とする請求項２４に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２６】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記半導体基板のソース／ドレイン領域と隣接して形成されたＬＤＤ領域をさらに備えることを特徴とする請求項２１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２７】
前記トレンチの第１半導体材料の表面は、前記半導体基板においてソース／ドレイン領域と隣接して形成されたＬＤＤ領域の接合下にあることを特徴とする請求項２６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２８】
前記トレンチの第２半導体材料の表面は、ＬＤＤ領域の表面と面一であることを特徴とする請求項２６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項２９】
半導体基板上に形成されたゲート電極と、
前記ゲート電極を自己整列方式にして前記半導体基板をエッチングして形成したトレンチと、
前記トレンチに形成されたソース／ドレイン領域と、
前記トレンチの側壁に形成されたパンチスルー防止膜と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３０】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記トレンチの内部にある第１半導体材料と、
前記トレンチの内部において前記第１半導体材料上に形成され、前記ゲート電極と前記第１半導体材料との間に形成され、ソース／ドレイン領域が形成される第２半導体材料と、をさらに備えることを特徴とする請求項２９に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３１】
前記トレンチの第１半導体材料の表面は、前記半導体基板においてソース／ドレイン領域と隣接して形成されたＬＤＤ領域の接合下にあることを特徴とする請求項３０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３２】
前記トレンチの第２半導体材料の表面は、ＬＤＤ領域の表面と面一であることを特徴とする請求項３０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３３】
前記パンチスルー防止膜は、前記トレンチの側壁において酸化膜を備えることを特徴とする請求項３０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３４】
前記パンチスルー防止膜の長さは、前記トレンチの側壁の長さから隣接する前記第２半導体材料の長さを引いた長さを有することを特徴とする請求項２９に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３５】
半導体基板上に形成されたゲート電極と、
前記ゲート電極と隣接して前記半導体基板に形成されたソース／ドレイン領域と、
前記半導体基板において前記ソース／ドレイン領域と隣接して形成され、電気的絶縁性を有するパンチスルー防止膜と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３６】
前記電気的絶縁性を有するパンチスルー防止膜は、酸化膜を備えることを特徴とする請求項３５に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３７】
前記電気的絶縁性を有するパンチスルー防止膜は、窒化膜をさらに備えることを特徴とする請求項３６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３８】
前記電気的絶縁性を有するパンチスルー防止膜は、酸化膜及び窒化膜のうち一つ以上を備えることを特徴とする請求項３５に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項３９】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは前記ゲート電極を自己整列方式にして前記半導体基板をエッチングして形成したトレンチをさらに備え、
前記パンチスルー防止膜は前記トレンチの側壁に形成されていることを特徴とする請求項３５に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４０】
半導体基板上に形成されたゲート電極と、
前記ゲート電極と隣接した前記半導体基板に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域と隣接した前記ゲート電極を自己整列方式にして前記半導体基板をエッチングして形成したパンチスルー防止膜と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４１】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記ゲート電極を自己整列方式にして前記半導体基板をエッチングして形成したトレンチをさらに備え、
前記パンチスルー防止膜は前記トレンチの側壁に形成されていることを特徴とする請求項４０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４２】
半導体基板上に形成されたゲート電極と、
前記ゲート電極と隣接した前記半導体基板に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域と隣接して形成され、膜質全体に対して実質的に均一なパンチスルー防止効果を有するパンチスルー防止膜と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４３】
前記パンチスルー防止膜は、酸化膜を備えることを特徴とする請求項４２に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４４】
前記パンチスルー防止膜は、窒化膜をさらに備えることを特徴とする請求項４３に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４５】
前記パンチスルー防止膜は、酸化膜及び窒化膜のうち一つ以上を備えることを特徴とする請求項４２に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４６】
半導体基板上に形成されたゲート電極と、
前記ゲート電極と隣接した前記半導体基板に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域と隣接して形成され、不純物がドープされていないパンチスルー防止膜と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４７】
前記不純物がドープされていないパンチスルー防止膜は、酸化膜を備えることを特徴とする請求項４６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４８】
前記不純物がドープされていないパンチスルー防止膜は、窒化膜をさらに備えることを特徴とする請求項４７に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項４９】
前記不純物がドープされていないパンチスルー防止膜は、酸化膜及び窒化膜のうち一つ以上を備えることを特徴とする請求項４７に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５０】
半導体基板上に形成されたゲート電極と、
前記半導体基板においてゲート電極に隣接しており、前記半導体基板においてドレイン空乏領域を生じさせるドレイン領域と、
前記半導体基板においてゲート電極に隣接しており、前記半導体基板において前記ドレイン空乏領域と反対方向からドレイン空乏領域方向にソース空乏領域を生じさせるソース領域と、
前記ソース領域を除いたドレイン領域においてドレイン空乏領域がソース空乏領域に達することを防ぐために前記半導体基板に形成されたパンチスルー防止膜と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５１】
前記パンチスルー防止膜は、半導体基板から分離された膜質であることを特徴とする請求項５０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５２】
前記パンチスルー防止膜は、電気的絶縁膜であることを特徴とする請求項５０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５３】
前記パンチスルー防止膜は、不純物がドープされていない膜質であることを特徴とする請求項５０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５４】
前記パンチスルー防止膜は、ゲート電極を自己整列方式にして形成した膜質であることを特徴とする請求項５０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５５】
前記パンチスルー防止膜は、膜質全体に対して実質的に均一なパンチスルー防止効果を有することを特徴とする請求項５０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５６】
半導体基板上に形成されたゲート電極と、
前記ゲート電極を自己整列方式にして形成したトレンチと、
前記ゲート電極と隣接したトレンチに形成されたソース／ドレイン領域と、
前記ゲート電極と反対方向の半導体基板にあるチャネル領域と、
前記チャネル領域下において前記半導体基板と隣接したトレンチ側壁の下部に形成され、前記ソース／ドレイン領域と隣接したトレンチ側壁上には形成されないパンチスルー防止膜と、を備えることを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５７】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記トレンチにある第１半導体材料と、
前記第１半導体材料上にあり、前記第１半導体材料と前記ゲート電極との間にあり、ソース／ドレイン領域が形成される第２半導体材料と、をさらに備えることを特徴とする請求項５６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５８】
前記トレンチの深さは、１，０００〜２，０００Åの範囲であることを特徴とする請求項５６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項５９】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記トレンチの外側において前記ソース／ドレイン領域とゲート電極との間にあるＬＤＤ領域をさらに備え、
前記ソース／ドレイン領域は前記ＬＤＤ領域よりも不純物ドープ濃度がさらに高いことを特徴とする請求項５７に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項６０】
前記分離されたパンチスルー防止膜を有する集積回路トランジスタは、
前記トレンチの外側において前記ソース／ドレイン領域とゲート電極との間にあるドープされたソース／ドレイン領域をさらに備え、
前記ソース／ドレイン領域は前記ドープされたソース／ドレイン領域と不純物ドープ濃度が同じであり、前記第１半導体材料は前記第２半導体材料よりも不純物ドープ濃度がさらに高いことを特徴とする請求項５７に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタ。
【請求項６１】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極と隣接した半導体基板に分離されたパンチスルー防止膜を形成する工程と、
前記ゲート電極と隣接した半導体基板のパンチスルー防止膜上にソース／ドレイン領域を形成する工程と、を含むことを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項６２】
前記パンチスルー防止膜を形成する工程は、
前記ゲート電極を自己整列方式にして半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチの側壁にパンチスルー防止膜を形成する工程と、を含むことを特徴とする請求項６１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項６３】
前記パンチスルー防止膜を形成する工程は、前記トレンチの側壁に薄膜を蒸着または成長させることにより行うことを特徴とする請求項６２に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項６４】
前記パンチスルー防止膜を形成する工程は、前記トレンチの側壁に電気的絶縁膜を形成する工程を含むことを特徴とする請求項６２に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項６５】
前記パンチスルー防止膜を形成する工程は、前記トレンチの側壁に酸化膜を形成する工程を含むことを特徴とする請求項６２に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項６６】
前記パンチスルー防止膜を形成する工程は、前記酸化膜上に窒化膜を形成する工程をさらに含むことを特徴とする請求項６５に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項６７】
前記トレンチにパンチスルー防止膜を形成する工程後に、前記トレンチに第１半導体材料を半導体基板の表面よりも低い第１高さに形成しつつ前記第１高さ上に前記パンチスルー防止膜を露出させる工程と、
前記第１高さ上のトレンチの側壁に前記パンチスルー防止膜が存在しないように前記露出したパンチスルー防止膜を除去する工程と、をさらに含むことを特徴とする請求項６２に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項６８】
前記第１高さ上のトレンチの側壁でパンチスルー防止膜を除去する工程後に、
前記トレンチの第１半導体材料上に前記半導体基板の表面と面一になるように第２半導体材料を形成する工程をさらに含むことを特徴とする請求項６７に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項６９】
前記第１及び第２半導体材料を形成する工程は成長方式により行い、前記第１及び第２半導体材料は別途の選択的シリコンエピタキシャル成長方式により成長させることを特徴とする請求項６８に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７０】
前記ソース／ドレイン領域を形成する工程は、
前記トレンチに第１半導体材料を形成する工程と、
前記トレンチにある第１半導体材料上に第２半導体材料を形成する工程と、
前記ソース／ドレイン領域を形成するためのイオン注入を前記第１半導体材料に対して行う工程と、を含むことを特徴とする請求項６１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７１】
前記第１半導体材料に対してイオン注入を行う工程は、
第１不純物濃度にて前記第１半導体材料に対して１次イオン注入を行う工程と、
前記第１不純物濃度よりも高い第２不純物濃度にて前記第１半導体材料に対して２次イオン注入を行う工程と、を含むことを特徴とする請求項７０に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７２】
前記パンチスルー防止膜は膜質全体に対して実質的に均一なパンチスルー防止効果を有することを特徴とする請求項６１に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７３】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を自己整列方式にして前記半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチにパンチスルー防止膜を形成する工程と、を含むことを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７４】
前記パンチスルー防止膜を形成する工程は、
前記トレンチの側壁に酸化膜を形成する工程と、
前記酸化膜が形成されたトレンチに第１半導体材料を形成する工程と、
前記トレンチの第１半導体材料上に第２半導体材料を形成する工程と、を含むことを特徴とする請求項７３に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７５】
前記第１及び第２半導体材料を形成する工程は、選択的シリコンエピタキシャル成長方式により行うことを特徴とする請求項７４に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７６】
半導体基板上にゲート電極を形成する工程と、
第１ソース／ドレイン領域を形成するために、前記半導体基板に対し前記ゲート電極をイオン注入マスクとして第１不純物濃度にて１次イオン注入を行う工程と、
前記第１ソース／ドレイン領域上及び前記ゲート電極上にキャッピング膜を均一な厚さに形成する工程と、
前記キャッピング膜下にある半導体基板の第１ソース／ドレイン領域を一部残留させつつ前記キャッピング膜が形成されたゲート電極を自己整列方式にして前記半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチ及び前記キャッピング膜の側壁にパンチスルー防止膜を形成する工程と、
前記トレンチの側壁のパンチスルー防止膜の一部が露出するように第１半導体材料を前記トレンチに第１高さに形成する工程と、
前記トレンチの側壁及び前記ゲート電極から露出されたパンチスルー防止膜を除去する工程と、
前記第１半導体材料により露出されたトレンチの側壁が覆われるように前記第１半導体材料上に第２半導体材料を第２高さに形成する工程と、
前記露出された第２半導体材料の表面は露出させつつ前記ゲート電極の側壁にスペーサを形成する工程と、
前記第１ソース／ドレイン領域と隣接する第２半導体材料に第２ソース／ドレイン領域が形成されるように前記第１不純物濃度よりも高い第２不純物濃度にて２次イオン注入を行う工程と、を含むことを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７７】
前記２次イオン注入工程後に、
前記第１半導体材料に対して３次イオン注入工程をさらに行うことを特徴とする請求項７６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７８】
前記トレンチを形成する工程は、トレンチの深さが１，０００〜２，０００Åになるように行うことを特徴とする請求項７６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項７９】
前記第１半導体材料及び前記第２半導体材料を形成する工程は、選択的シリコンエピタキシャル成長方式により行うことを特徴とする請求項７６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項８０】
前記第１半導体材料を第１高さに形成する工程は、前記第１ソース／ドレイン領域下において行い、
前記第２半導体材料を第２高さに形成する工程は、前記半導体基板の表面と面一になるように行う、
ことを特徴とする請求項７６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項８１】
前記パンチスルー防止膜は、酸化膜を備えることを特徴とする請求項７６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項８２】
前記パンチスルー防止膜は、窒化膜を備えることを特徴とする請求項７６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【請求項８３】
前記パンチスルー防止膜は、膜質全体に対して実質的に均一なパンチスルー防止効果を有することを特徴とする請求項７６に記載の分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路分野に係り、より詳細には、トランジスタ及びその形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの小さいトランジスタの性能は、通常パンチスルーと呼ばれる短チャネル効果に影響される。パンチスルーはトランジスタにおいて空乏領域が生じる時に現れるが、例えば、ＭＯＳＦＥＴのドレイン領域がＭＯＳＦＥＴと反対方向にあるソース領域から広がる空乏領域と当接して連結されるか、あるいは極めて近接に連結された状態にある場合を言う。このように空乏領域同士に互いに当接する場合、ゲートから供給される電圧に関係なくソースとドレインとの間の電荷伝送が起こる。このため、パンチスルーに影響されるＭＯＳＦＥＴはターンオフするスイッチ素子としての機能を完全に失ってしまう。
【０００３】
一方、ＭＯＳＦＥＴ用半導体基板に不純物をイオン注入してパンチスルーの影響を補償する方法が広く知られている。図１は、短チャネルＭＯＳＦＥＴ用半導体基板において、イオン注入に関する典型的な効果を示すグラフである。より詳細に説明すれば、図１の（ａ）曲線はＭＯＳＦＥＴのチャネル長が約０．８５μｍに短くなる時、イオン注入がなされなければパンチスルーが生じうるということを示す。これに対し、図１の（ｂ）及び（ｃ）曲線はＭＯＳＦＥＴにおけるチャネル長が約０．５μｍになるまでは半導体基板に対するイオン注入量を各々増やせばパンチスルーの発生を抑えうるということを示す。
【０００４】
図２は、ソース領域において生じて、ドレイン領域によりドレイン領域あるいはドレイン空乏領域に達しようとするソース空乏領域２０５の発生を防げるパンチスルー防止用イオン注入領域２００を有するＭＯＳＦＥＴを示している。
【０００５】
従って、パンチスルー防止用イオン注入領域２００はパンチスルーの発生を抑え、チャネル長がパンチスルーに支配されざるを得ない場合でもＭＯＳＦＥＴが安定的に動作できるようにする。
【０００６】
前記パンチスルーに関する先行技術としては、特許文献１、特許文献２、特許文献３、特許文献４などがある。
【０００７】
さらに、パンチスルー及びパンチスルー防止用イオン注入領域に関しては非特許文献１に関連技術が記述されている。
【０００８】
【特許文献１】
米国特許第５，６１４，４３０号明細書（題目：Ａｎｔｉ−ｐｕｎｃｈｔｈｒｏｕｇｈ　Ｉｏｎ　Ｉｍｐｌａｎｔａｔｉｏｎ　ｆｏｒ　Ｓｕｂ−ｈａｌｆ　Ｍｉｃｒｏｎ　Ｃｈａｎｎｅｌ　Ｌｅｎｇｔｈ　ＭＯＳＦＥＴ　Ｄｅｖｉｃｅ、発明者：Ｌｉａｎｇ　ｅｔ　ａｌ．，）
【特許文献２】
米国特許第５，７６６，９９８号明細書（題目：Ｍｅｔｈｏｄ　ｆｏｒ　Ｆａｂｒｉｃａｔｉｎｇ　Ｎａｒｒｏｗ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒｓ　Ｈａｖｉｎｇ　Ｔｉｔａｎｉｕｍ　Ｓｈａｌｌｏｗ　Ｊｕｎｃｔｉｏｎ，発明者：Ｔｓｅｎｇ）
【特許文献３】
米国特許第６，２６８，２５６号明細書（題目：Ｍｅｔｈｏｄ　ｆｏｒ　Ｒｅｄｕｃｉｎｇ　Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ、発明者：Ｋｕｏ）
【特許文献４】
米国特許第６，２８５，０６１号明細書（題目：Ｓｔｒｕｃｔｕｒｅ　ａｎｄ　Ｍｅｔｈｏｄ　ｆｏｒ　Ｆａｂｒｉｃａｔｉｎｇ　ａ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　ｗｉｔｈ　ａ　ｓｅｌｆ−ａｌｉｇｎｅｄ　Ａｎｔｉ−Ｐｕｎｃｈｔｈｒｏｕｇｈ　Ｉｍｐｌａｎｔ　Ｃｈａｎｎｅｌ、発明者：Ｓｈｅｌｌ　ｅｔ　ａｌ．，）
【非特許文献１】
“Ｗｏｌｆ，Ｓ．”により著作された“Ｓｉｌｉｃｏｎ　Ｐｒｏｃｅｓｓｉｎｇ　ｆｏｒ　ｔｈｅＶＬＳＩ　Ｅｒａ”という本（米国Ｃａｌｉｆｏｒｎｉａ　Ｓｕｎｓｅｔ　ｂｅａｃｈのＬＡＴＴＩＣＥ　ＰＲＥＳＳにより１９９０年発行）の第２巻“Ｐｒｏｃｅｓｓ　Ｉｎｔｅｇｒａｔｉｏｎ”
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、分離されたパンチスルー防止膜を有する集積回路トランジスタを提供するところにある。
本発明が解決しようとする他の技術的課題は、前記分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法を提供するところにある。
【００１０】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明は、半導体基板上に形成されたゲート電極と、前記ゲート電極と隣接した半導体基板に形成されたソース／ドレイン領域と、前記半導体基板から分離されて前記ソース／ドレイン領域と隣接して形成されたパンチスルー防止膜とを備える分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法を提供する。
【００１１】
ここで、前記分離されたパンチスルー防止膜はパンチスルー現象の進展を防止または低減できる。本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、既存に適用された方式、すなわち、イオン注入領域によりパンチスルー現象を制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００１２】
また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、前記ゲート電極と対向する半導体基板のチャネル領域下において前記チャネル領域を狭める方向に形成され、前記チャネル領域の反対方向に形成された第１面と、前記第１面と反対方向であり、前記チャネル領域方向に形成された第２面とを備える。
【００１３】
また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は不純物がドープされていない膜質であることが好適であり、メモリ素子のＭＯＳＦＥＴに適用されることが好適であり、電気的には絶縁膜であり、好ましくは酸化膜である。
【００１４】
また、本発明の好ましい実施形態によれば、前記トレンチはゲート電極を自己整列方式にして形成することが好適であり、前記パンチスルー防止膜は前記トレンチ内部に存在することが好ましい。前記ソース／ドレイン領域もまた前記トレンチ内部に存在することが好ましく、前記パンチスルー防止膜は前記トレンチ側壁に存在することが好適である。
【００１５】
好ましくは、第１半導体材料はトレンチ下部に形成され、第２半導体材料は前記第１半導体材料上においてゲート電極と第１半導体材料との間に形成されることが好適である。前記第２半導体材料は前記トランジスタのソース／ドレイン領域を形成するのに用いられることが好適である。また、前記パンチスルー防止膜の長さは全体のトレンチの側壁の長さから前記第２半導体材料の長さを引いた長さを有することが好適である。
【００１６】
前記他の技術的課題を達成するために、本発明は、半導体基板上にゲート電極を形成する工程と、前記ゲート電極と隣接した半導体基板に分離されたパンチスルー防止膜を形成する工程と、前記ゲート電極と隣接した半導体基板のパンチスルー防止膜上にソース／ドレイン領域を形成する工程とを含むことを特徴とする分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法を提供する。
【００１７】
本発明の好ましい実施形態によれば、前記パンチスルー防止膜は、前記ゲート電極を自己整列方式にして前記半導体基板をエッチングしてトレンチを形成してなることが好適であり、好ましくは、前記パンチスルー防止膜は前記トレンチの側壁に形成されることが好適である。また、本発明の好ましい実施形態によれば、前記パンチスルー防止膜は前記トレンチの側壁において薄膜を蒸着または成長させる方法により形成できる。
【００１８】
好ましくは、前記パンチスルー防止膜を形成する工程後に、前記トレンチに第１半導体材料を半導体基板の表面よりも低い第１高さに形成しつつ前記第１高さ上に前記パンチスルー防止膜を露出させる工程と、前記第１高さ上のトレンチの側壁においては前記パンチスルー防止膜が存在しないように前記露出したパンチスルー防止膜を除去する工程と、をさらに含むことが好適である。また、前記第１高さ上のトレンチの側壁にあるパンチスルー防止膜を除去した後、前記トレンチの第１半導体材料上に前記半導体基板の表面と面一になるように第２半導体材料を形成する工程をさらに行うことが好ましい。
【００１９】
好ましくは、前記第１半導体材料及び第２半導体材料は別途の選択的シリコンエピタキシャル成長（ＳＥＧ：Ｓｅｌｅｃｔｉｖｅ　ｓｉｌｉｃｏｎ　Ｅｐｉｔａｘｉａｌ　Ｇｒｏｗｔｈ）方式により形成することが好適であり、前記ソース／ドレイン領域を形成する工程は、前記トレンチに第１半導体材料を形成し、前記トレンチにある第１半導体材料上に第２半導体材料を形成し、前記第２半導体材料に対してソース／ドレイン領域を形成するためのイオン注入を行うことにより行うことが好適である。また、前記パンチスルー防止膜は膜質全体に対して実質的に均一なパンチスルー防止効果を有するように形成することが好適である。
【００２０】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。しかし、後述する実施形態は本発明を限定しようとする意味ではなく、本発明が属する技術分野における当業者に本発明の開示が実施可能な形態に完全になるように発明の範疇を知らせるために提供されるものである。本明細書におけるＭＯＳＦＥＴは最も広い意味で使用されており、ＰＭＯＳ及びＮＭＯＳなどの特定形態を限定するものではない。後述する好適な実施形態に記載された内容は例示的なものに過ぎず、本発明を限定する意味ではない。
【００２１】
本発明によれば、上にはソース／ドレイン領域があって半導体基板内部に形成された分離されたパンチスルー防止膜は、ＭＯＳＦＥＴにおいて空乏領域間の拡張により生じるパンチスルー効果を抑制または低減できる。また、本発明による分離されたパンチスルー防止膜は、従来の適用された方式、すなわち、イオン注入領域によりパンチスルーを制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００２２】
図３Ａは、半導体基板３００に浅い接合を有する素子分離領域のような素子分離膜３０５が形成された場合の断面図である。前記半導体基板３００及び素子分離膜３０５上には通常の技術による酸化膜３１０が形成されている。本発明の好適な実施形態によれば、前記半導体基板３００としては結晶方向＜１１０＞を有するＰ型単結晶シリコン基板を使用することが好適である。また、本発明の好適な実施形態によれば、前記半導体基板３００として他の形態の半導体基板を使用しても構わない。
【００２３】
図３Ｂを参照すれば、酸化膜３１０を備えるゲート構造を形成するために、前記酸化膜３１０上にフォトリソグラフィ技術を用いてゲート電極３１５及びゲートマスク層３２０を形成する。次に、１次イオン注入３２７を通じて前記半導体基板３００のゲート構造間に第１ソース／ドレイン領域３２５を形成する。前記イオン注入は、第１ソース／ドレイン領域３２５を形成するために、第１不純物濃度にて行う。本発明の好適な実施形態によれば、前記１次イオン注入３２７は、前記第１ソース／ドレイン領域３２５にＮ−にてドープされたソース／ドレイン領域を形成するために、リン（Ｐ）などのＮ型不純物イオンを使用する。トランジスタのチャネル領域３２９は前記ゲート構造と反対方向の半導体基板３００において前記第１ソース／ドレイン領域３２５の間に位置する。
【００２４】
図３Ｃを参照すれば、前記半導体基板３００及び前記ゲート構造上にキャッピング膜３３０を形成する。本発明の好適な実施形態によれば、前記キャッピング膜３３０は酸化膜であることが好適である。また、本発明の好適な実施形態によれば、前記キャッピング膜３３０は窒化膜であっても良い。前記キャッピング膜３３０は低圧化学気相蒸着（ＬＰＣＶＤ：Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を通じて形成するか、あるいは物理的気相蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ　ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）または原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）方式を通じて形成する。
【００２５】
次に、前記キャッピング膜３３０が形成されたゲート構造を自己整列方式にして前記半導体基板３００をエッチングしてトレンチ３３５を形成する。本発明の好適な実施形態によれば、前記トレンチ３３５は異方性エッチングにより形成することが好適である。前記トレンチ３３５の深さは約１，０００〜２，０００Åに形成することが好適である。この時、前記チャネル領域３２９と隣接して前記キャッピング膜３３０下に位置した第１ソース／ドレイン領域の一部３２５は、前記トレンチ３３５を形成するために、ゲート構造間の半導体基板３００をエッチングしたにも拘わらず残留し続ける。
【００２６】
図３Ｄを参照すれば、本発明によるパンチスルー防止膜３４０を前記ゲート構造間に形成されたトレンチ３３５の側壁に形成する。本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は前記半導体基板３００から分離された膜質であることが好適であり、前記パンチスルー防止膜３４０が前記トレンチ３３５側壁に形成される時、前記ゲート構造を自己整列方式にして形成することが好適である。
【００２７】
また、前記パンチスルー防止膜３４０はチャネル領域の反対方向に形成された第１面と、前記第１面と反対方向であり、前記チャネル領域方向に形成された第２面とを備える。さらに、前記パンチスルー防止膜３４０は、前記第１面と第２面とを切断する断面において実質的に均一な厚さを有することが好ましい。前記実質的に均一なパンチスルー防止膜３４０の厚さは、前記パンチスルー防止膜３４０がＭＯＳＦＥＴにおいてパンチスルーを防ぐ作用をする時、実質的に均一な特性を持たせる。より詳しくは、前記パンチスルー防止膜３４０は蒸着される時、パンチスルー防止膜３４０材質の厚さを均一に進める方式により形成することが好ましい。
【００２８】
本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は、前記ソース／ドレイン領域の空乏領域が広がることを防ぐように、電気的絶縁膜であることが好ましく、窒化膜または酸化膜であることが好適である。また、本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０は他の膜質であっても良い。例えば、前記パンチスルー防止膜３４０は前記酸化膜及び窒化膜を備える多層膜であっても良く、酸化膜または窒化膜を備える多層膜であっても良い。また、本発明の好適な実施形態によれば、前記パンチスルー防止膜３４０はＣＶＤ方式により形成しても良く、前記トレンチの側壁において熱成長法により形成しても良い。
【００２９】
前記パンチスルー防止膜３４０は反対側のソース／ドレイン領域によりソース／ドレイン領域において生じる空乏領域の食い入りを遮断または低減させることにより、ＭＯＳＦＥＴ内部におけるパンチスルー効果を低減または抑制できる重要な役割を果たす。また、本発明によるパンチスルー防止膜３４０は、従来のイオン注入領域によりパンチスルー効果を防ぐ方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００３０】
従来の技術による、イオン注入によりパンチスルー防止領域を形成する方式においては、パンチスルー防止領域におけるイオン注入濃度の変化によりパンチスルー防止特性が不均一に変わりうる。一般的に、イオン注入濃度はイオン注入領域において正規分布を示すことは公知である。しかし、本発明によるパンチスルー防止膜３４０はイオン注入により形成されていないため、膜質全体に対して実質的に均一なパンチスルー防止効果を示す。従って、本発明によるパンチスルー防止膜３４０は、不純物がドープされていない膜質である。
【００３１】
たとえ、本発明によるパンチスルー防止膜３４０が不純物がドープされていない膜質であるとはいえ、後続工程では一部のイオン注入が行われうる。例えば、トレンチ３３５内部においてソース／ドレイン領域を形成する工程に際し、イオン注入を行っても良い。しかし、この時、イオン注入の濃度は大きな問題にならず、これにより前記パンチスルー防止膜３４０を不純物がドープされた膜質と見るには無理がある。
【００３２】
図３Ｄを参照すれば、前記トレンチ３３５内部において第１半導体材料３４５を前記第１ソース／ドレイン領域の接合（図中の３５６）よりも低い高さに形成する。本発明の好適な実施形態によれば、前記第１半導体材料３４５はＳＥＧ方式により形成できる。また、他の変形された方法に前記第１半導体材料３４５の形成方法が置き換わっても良い。本発明の好適な実施形態によれば、前記第１半導体材料３４５は、トレンチ３３５内部において後続工程により不純物濃度が高い状態であるＮ＋＋領域となる。
【００３３】
図３Ｅを参照すれば、前記第１ソース／ドレイン領域３２５及び前記キャッピング膜３３０を露出させるために、第１半導体材料３４５上から前記ゲート構造の側壁と前記トレンチの側壁とから露出されたパンチスルー防止膜３４０、例えば、前記第１半導体材料３４５により覆われていない部分のパンチスルー防止膜３４０を除去する。本発明の好適な実施形態によれば、前記第１半導体材料３４５上のパンチスルー防止膜３４０の一部は湿式エッチングにより除去することが好適であるが、他の方式により除去しても構わない。
【００３４】
前記第１ソース／ドレイン領域３２５と隣接した前記トレンチ内部の第１半導体材料３４５上に第２半導体材料３５０を形成する。前記第２半導体材料３５０は前記トレンチを満遍なく埋め込み、前記トレンチを覆い、前記第１ソース／ドレイン領域３２５が形成されている半導体基板３００の表面と面一になるように形成する。本発明の好適な実施形態によれば、前記第２半導体材料３５０はＳＥＧ方式により形成することが好適であるが、その他の方法を用いて形成しても良い。
【００３５】
図３Ｆを参照すれば、前記ゲート構造の側壁にスペーサ３６０を形成する。前記第１ソース／ドレイン領域３２５と隣接した領域に対し、第２不純物濃度を有する第２ソース／ドレイン領域３６５を形成するための２次イオン注入３７０を行う。従って、本発明の好適な実施形態によれば、ＭＯＳＦＥＴのソース／ドレイン領域はトレンチ内部に形成される。また、本発明の好適な実施形態によれば、前記第２ソース／ドレイン領域３６５は前記第１ソース／ドレイン領域３２５よりも高い不純物濃度を有する。
【００３６】
従って、前記第１ソース／ドレイン領域３２５はＭＯＳＦＥＴの僅かにドープされたソース／ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　ｓｏｕｒｃｅ／Ｄｒａｉｎ）領域となる。例えば、前記第１ソース／ドレイン領域３２５の不純物濃度はＮ−であり、前記第２ソース／ドレイン領域３６５の不純物濃度はＮ＋となる。また、本発明の実施形態によれば、前記第１半導体材料３４５は前記第１及び第２ソース／ドレイン領域３２５，３６５よりも高い不純物濃度を有することが好適である。例えば、前記第１半導体材料３４５は前記第２ソース／ドレイン領域３６５下において前記第１及び第２ソース／ドレイン領域３２５，３６５の第１及び第２不純物濃度よりも高い第３不純物濃度、すなわち、Ｎ＋＋の不純物濃度を有する。また、本発明の好適な実施形態によれば、前記第２半導体材料３５０下のソース／ドレイン領域に適したイオン注入深さを有するように、３次イオン注入を行って前記第１半導体材料３４５に不純物をドープする。
【００３７】
たとえ、本発明においては図面のように２つのパンチスルー防止膜３４０を形成しているものの、本発明を変形してトランジスタのソース／ドレイン領域にただ一つだけを形成しても良い。
【００３８】
【発明の効果】
上述したように、本発明によれば、第一に、上にソース／ドレイン領域がある半導体基板内部に形成された分離されたパンチスルー防止膜は、ＭＯＳＦＥＴにおいて反対側のソース／ドレイン領域により向かい合うソース／ドレイン領域において生じる空乏領域の食い入りを遮断または低減することにより、窮極的にパンチスルー効果を抑制または低減できる。
【００３９】
第二に、本発明によるパンチスルー防止膜は、従来に適用された方式、すなわち、イオン注入領域によりパンチスルーを制御し、イオン注入領域の不純物分布が不均一な正規分布を示す方式と比較して、膜質全体に対して実質的に均一なパンチスルー防止効果を有する。
【００４０】
本発明は前述した実施形態に限定されず、本発明が属する技術的な思想内における当業者によりより多くの変形が可能であるということは言うまでもない。
【図面の簡単な説明】
【図１】ＭＯＳＦＥＴにおいてパンチスルーに関するイオン注入効果を説明するために示すグラフである。
【図２】半導体基板にパンチスルー防止のためのイオン注入領域を有する短チャネルＭＯＳＦＥＴの断面図である。
【図３Ａ】本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｂ】本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｃ】本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｄ】本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｅ】本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【図３Ｆ】本発明の好適な実施形態による分離されたパンチスルー防止膜を有するトランジスタ及びその形成方法を説明するために示す断面図である。
【符号の説明】
３００　　　半導体基板
３０５　　　素子分離膜
３１０　　　酸化膜
３１５　　　ゲート電極
３２０　　　ゲートマスク層
３２５　　　第１ソース／ドレイン領域
３２７　　　１次イオン注入
３２９　　　チャネル領域
３３０　　　キャッピング膜
３３５　　　トレンチ
３４０　　　パンチスルー防止膜
３４５　　　第１半導体材料
３５０　　　第２半導体材料
３６０　　　スペーサ
３６５　　　第２ソース／ドレイン領域
３７０　　　２次イオン注入
【図１】
2004134727.tif 000003
【図２】
2004134727.tif 000004
【図３Ａ】
2004134727.tif 000005
【図３Ｂ】
2004134727.tif 000006
【図３Ｃ】
2004134727.tif 000007
【図３Ｄ】
2004134727.tif 000008
【図３Ｅ】
2004134727.tif 000009
【図３Ｆ】
2004134727.tif 000010