(57)【要約】【課題】チョッパ型コンパレータの入力端子に接続されるキャパシタ相互間の電荷分配誤差を極力低減する。【解決手段】コンパレータの初段の差動増幅回路１７において、差動入力トランジスタＭ１１、Ｍ１２をフォールデッドカスコード接続とし、その後段にソースフォロア回路からなるレベルシフト回路２３、２４を接続する。トランジスタＭ１２のゲートには、Ａ／Ｄ変換器において電荷分配に供される複数のキャパシタが接続されたコモンラインが接続されているが、トランジスタＭ１２のドレイン電位が固定されることにより、電荷分配におけるゲート・ドレイン間容量Ｃｇｄの影響を低減できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
キャパシタを介して縦続接続された少なくとも２段の差動増幅回路とこれら差動増幅回路の入力端子をそれぞれ所定の基準電位に設定するためのスイッチ回路とを備え、電荷分配に供される複数のキャパシタが接続されたコモンラインの電圧を入力とするチョッパ型コンパレータにおいて、
少なくとも初段の差動増幅回路における差動入力トランジスタがフォールデッドカスコード接続の回路形態を備えていることを特徴とするチョッパ型コンパレータ。
【請求項２】
前記フォールデッドカスコード接続形態を持つ差動増幅回路の後段にソースフォロア回路が接続されていることを特徴とする請求項１記載のチョッパ型コンパレータ。
【請求項３】
前記差動増幅回路の差動出力端子間を接続する出力短絡スイッチ回路を備えたことを特徴とする請求項１または２記載のチョッパ型コンパレータ。
【請求項４】
コモンラインの電圧と基準電圧とを比較する請求項１ないし３の何れかに記載のチョッパ型コンパレータと、
前記コモンラインに共通側電極が接続された複数のキャパシタからなるキャパシタアレイと当該キャパシタの各非共通側電極への印加電圧を個別に切り替え可能な切替回路とを備えたＤ／Ａ変換器と、
前記チョッパ型コンパレータの出力信号に基づいてＡ／Ｄ変換コードを生成するとともに当該Ａ／Ｄ変換コードに基づいて前記切替回路を制御する制御回路とを備えていることを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷分配に供される複数のキャパシタが接続されたコモンラインの電圧を入力とするチョッパ型コンパレータおよびこれを用いたＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
近年、Ａ／Ｄ変換器の分解能（ビット数）が増加するのに伴って、当該Ａ／Ｄ変換器内で比較する必要があるアナログ電圧の差が微小化する傾向にある。そして、この微小な電位差を精度良く比較するために、例えば特許文献１に記載されたようなチョッパ型コンパレータが用いられている。このチョッパ型コンパレータによれば、自ら有するオフセット電圧に起因する比較誤差を低減することができる。
【０００３】
【特許文献１】
特開平９−６９７６１号公報
【０００４】
【発明が解決しようとする課題】
図５は、Ａ／Ｄ変換器のキャパシタアレイおよびチョッパ型コンパレータの初段回路部分の構成を示している。キャパシタアレイ１は、同一の容量を有するキャパシタＣ０〜Ｃ６３から構成されており、それぞれの共通側電極はコモンライン２に接続され、それぞれの非共通側電極はスイッチＳ０〜Ｓ６３に接続されている。コモンライン２には、スイッチＳ６４を介して基準電圧Ｖｒｅｆ  が与えられるようになっている。
【０００５】
チョッパ型コンパレータ３の初段の差動増幅回路４は、差動入力トランジスタＭ１、Ｍ２、能動負荷を構成するトランジスタＭ３〜Ｍ６および定電流回路を構成するトランジスタＭ７から構成されている。この差動増幅回路４の非反転入力端子であるトランジスタＭ１のゲートには基準電圧Ｖｒｅｆ  が与えられ、反転入力端子であるトランジスタＭ２のゲートはコモンライン２に接続されている。差動増幅回路４の後段にはキャパシタＣ６４、Ｃ６５を介して次段の差動増幅回路５が接続されている。
【０００６】
Ａ／Ｄ変換は、まず、スイッチＳ０〜Ｓ６３を全て入力電圧Ｖｉｎ側（サンプリング側）に切り替えるとともにスイッチＳ６４をオンにして、キャパシタＣ０〜Ｃ６３を初期充電することにより開始される。その後、チョッパ型コンパレータ３の出力論理に応じてスイッチＳ０〜Ｓ６３を切り替えると、キャパシタＣ０〜Ｃ６３相互間で電荷の分配が行われ、それに応じてコモンライン２の電位が変化する。チョッパ型コンパレータ３はコモンライン２の電位と基準電圧Ｖｒｅｆ  との比較を行い、その比較結果に基づいてＡ／Ｄ変換コードが決定される。
【０００７】
ところが、差動増幅回路４のトランジスタＭ１、Ｍ２のゲート・ドレイン間には寄生容量Ｃｇｄ（図５において破線で示す）が存在し、しかも差動増幅回路４の増幅結果に応じてトランジスタＭ１、Ｍ２のドレイン電位が大きく変化する。このため、コモンライン２にミラー容量Ｇ・Ｃｇｄ（Ｇ：ゲイン）が接続されたのと等価となり、上記電荷分配の誤差ひいてはＡ／Ｄ変換コードの誤差を発生させる。また、特許文献１に示されているように動作速度を高める目的で差動増幅回路４の出力端子間を接続する場合、トランジスタＭ１、Ｍ２のドレインの急峻な電位変化が容量Ｃｇｄを介して結合されたコモンライン２の電位を変動させてしまい、却って変換精度を悪化させてしまう場合もある。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、入力端子に接続されるキャパシタ相互間の電荷分配誤差を極力低減できるチョッパ型コンパレータを提供すること、および、当該チョッパ型コンパレータを用いた高精度のＡ／Ｄ変換器を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載したチョッパ型コンパレータによれば、キャパシタを介して縦続接続された少なくとも２段の差動増幅回路のうち少なくとも初段の差動増幅回路において、差動入力トランジスタがフォールデッドカスコード接続の回路形態を備えている。この初段の差動入力トランジスタのゲート（またはベース）は、コモンラインに接続されている。
【００１０】
この接続形態によれば差動入力トランジスタのドレイン（またはコレクタ）の電位が固定されるため、ミラー容量を抑えることができる。これにより、差動入力トランジスタのゲート・ドレイン間容量Ｃｇｄは、コモンラインに接続されたキャパシタ相互間の電荷分配に与える影響が少なくなり、チョッパ型コンパレータを用いたことにより生じる電荷分配の誤差を極力低減できる。
【００１１】
請求項２に記載した手段によれば、フォールデッドカスコード接続形態を持つ差動増幅回路の後段にソースフォロア回路を接続した。これにより、当該差動増幅回路の出力インピーダンスを低減でき、次段の差動増幅回路との間に介在するキャパシタの充放電動作におけるセトリング時間または後述する請求項３記載の差動出力端子の短絡動作時のセトリング時間を短縮でき、より高速動作が可能となる。
【００１２】
請求項３に記載した手段によれば、出力短絡スイッチ回路を用いて差動増幅回路の差動出力端子同士を接続すれば、前回の比較結果である差動出力電位差を強制的に０Ｖにできるので、一層の高速動作が可能となる。また、差動出力端子同士を接続した時でも、差動入力トランジスタのドレインの電位が固定されているため、その接続による過渡的な電位変化がゲート・ドレイン間容量Ｃｇｄを介してコモンラインの電位を変動させることがなく、より高速な動作が可能となる。
【００１３】
請求項４に記載した手段によれば、チョッパ型コンパレータは、コモンラインの電圧と基準電圧とを比較した結果である出力信号を出力し、制御回路は、その出力信号に基づいてＡ／Ｄ変換コードを生成する。また、制御回路は、所定の変換規則に従ってＡ／Ｄ変換コードからＤ／Ａ変換器に対するＤ／Ａ変換コードを生成し、切替回路を制御してキャパシタアレイを構成するキャパシタの各非共通側電極への印加電圧を個別的に切り替える。この切り替えにより、キャパシタ相互間で電荷の再分配が行われ、新たにコモンラインの電位が設定される。これを順次繰り返すことにより、Ａ／Ｄ変換が完了する。本Ａ／Ｄ変換器は上述したチョッパ型コンパレータを用いているので、電荷分配がより正確に行われ、従来構成のものよりも高い変換精度が得られる。
【００１４】
【発明の実施の形態】
以下、本発明を逐次比較型Ａ／Ｄ変換器に適用した一実施形態について図１ないし図４を参照しながら説明する。
図３は、半導体集積回路装置（ＣＭＯＳＩＣ）として製造された逐次比較型Ａ／Ｄ変換器の電気的構成を示すもので、図５と同一構成部分には同一符号を付して示している。この図３に示すＡ／Ｄ変換器１１は、６ビットのキャパシタアレイ１と６ビットの抵抗ラダーＤ／Ａ変換器１２とを備えており、全体として１２ビットの分解能を有している。図示しないが、抵抗ラダーＤ／Ａ変換器１２は、基準電圧Ｖｒｅｆ  （例えば５Ｖ）を６４段階に分圧するための抵抗と、各分圧電圧を選択して出力するためのスイッチ回路とから構成されている。
【００１５】
キャパシタアレイ１を構成するキャパシタＣ０〜Ｃ６３は、２層ポリシリコンを上下電極としてＳｉＯ２を挟んだ構造または多層ＡＬ配線層のうちの隣接する２層を上下電極として層間膜を挟んだ構造を備えている。これらは全て同じレイアウト形状であって、Ｃなる容量値を有している。
【００１６】
キャパシタＣ０〜Ｃ６３の下部電極（共通側電極）は、それぞれコモンライン２に接続されている。これに対し、キャパシタＣ１〜Ｃ６３の上部電極（非共通側電極）は、それぞれスイッチＳ１〜Ｓ６３を介して、Ａ／Ｄ変換器１１の入力端子１３、基準電圧線１４および基準電圧線１５の何れかに選択的に接続されるようになっている。一例として、基準電圧線１４の電位ＶｒｅｆＰは５Ｖ、基準電圧線１５の電位ＶｒｅｆＭは０Ｖに設定されている。また、キャパシタＣ０の上部電極は、スイッチＳ０を介してＡ／Ｄ変換器１１の入力端子１３または抵抗ラダーＤ／Ａ変換器１２の出力端子に接続されるようになっている。スイッチＳ０〜Ｓ６３は、本発明でいう切替回路に相当する。
【００１７】
チョッパ型コンパレータ１６（以下、コンパレータ１６と称す）は、コモンライン２の電圧と基準電圧Ｖｒｅｆ  とを比較するもので、差動増幅回路１７、１８、１９がキャパシタＣ６４、Ｃ６５とキャパシタＣ６６、Ｃ６７を介して縦続に接続された３段構成となっている。初段の差動増幅回路１７は、後述するように図１に示す構成を備えており、２段目の差動増幅回路１８は、図５に示す差動増幅回路４と同様の構成を備えている。また、３段目の差動増幅回路１９は、通常のコンパレータと同様に出力回路を備えている。
【００１８】
初段の差動増幅回路１７の非反転入力端子には基準電圧Ｖｒｅｆ  が与えられており、反転入力端子はコモンライン２に接続されている。コモンライン２には、スイッチＳ６４を介して基準電圧Ｖｒｅｆ  が与えられるようになっている。また、差動増幅回路１８の非反転入力端子と反転入力端子および差動増幅回路１９の非反転入力端子と反転入力端子にも、それぞれスイッチＳ６５とＳ６６およびスイッチＳ６７とＳ６８を介して基準電圧Ｖｒｅｆ  が与えられるようになっている。
【００１９】
差動増幅回路１７の差動出力端子間および差動増幅回路１８の差動出力端子間には、それぞれスイッチＳ６９およびＳ７０（出力短絡スイッチ回路に相当）が接続されている。これらスイッチＳ６９、Ｓ７０は、それぞれ差動増幅回路１７、１８の差動出力電位差を強制的に０Ｖにするために用いられる。
【００２０】
コンパレータ１６の出力端子には、１２ビットの逐次比較レジスタ２０が接続されており、制御回路２１はその逐次比較レジスタ２０の値に応じてスイッチＳ０〜Ｓ６３および抵抗ラダーＤ／Ａ変換器１２内に設けられたスイッチを切り替えるようになっている。ここで、逐次比較レジスタ２０と制御回路２１とにより本発明でいう制御回路が構成されている。また、以上の構成においてスイッチＳ０〜Ｓ６４、キャパシタアレイ１および抵抗ラダーＤ／Ａ変換器１２によりＤ／Ａ変換器が構成されている。
【００２１】
図１は、差動増幅回路１７の電気的構成を示すもので、差動増幅回路１７は、差動増幅部２２の後段にレベルシフト回路２３、２４が付加された構成を備えている。差動増幅部２２（本発明でいう差動増幅回路に相当）は、Ｎチャネル型の差動入力トランジスタＭ１１、Ｍ１２、これらトランジスタＭ１１、Ｍ１２のソースと電源線２６（グランド線）との間に接続されたトランジスタＭ１３、能動負荷としてのＮチャネル型トランジスタＭ１８〜Ｍ２１、およびトランジスタＭ１１、Ｍ１２をフォールデッドカスコード接続したＰチャネル型トランジスタＭ１４〜Ｍ１７から構成されている。ここで、トランジスタＭ１１、Ｍ１２の各ゲートが、それぞれコンパレータ１６の非反転入力端子、反転入力端子となっている。
【００２２】
トランジスタＭ１１側を例に説明すれば、電源線２５とトランジスタＭ１１のドレインとの間にはトランジスタＭ１４が接続されており、そのゲートにはバイアス電圧ＶＰＢＩＡＳ  が印加されている。トランジスタＭ１１、Ｍ１４のドレインと電源線２６との間にはトランジスタＭ１６とＭ１８とが直列に接続されており、そのトランジスタＭ１８にはトランジスタＭ２０が並列に接続されている。トランジスタＭ１６のゲートにはバイアス電圧ＶＰＢＩＡＳ２が印加されている。ここで、差動入力トランジスタであるトランジスタＭ１１とトランジスタＭ１６とが折り返し形式のカスコード接続となっている。トランジスタＭ１２側も同様に構成されており、トランジスタＭ１８とＭ１９のゲート同士およびトランジスタＭ２０とＭ２１のゲート同士がそれぞれ接続されている。
【００２３】
ソースフォロア回路であるレベルシフト回路２３は、電源線２５と２６との間に非反転出力端子を介して直列に接続されたＰチャネル型トランジスタＭ２２とＭ２３とから構成されている。トランジスタＭ２２のゲートにはバイアス電圧ＶＰＢＩＡＳ  が印加されており、トランジスタＭ２３のゲートはトランジスタＭ１６、Ｍ１８、Ｍ２０の共通に接続されたドレインに接続されている。レベルシフト回路２４も同様に構成されている。なお、図１には、トランジスタＭ１１、Ｍ１２のゲート・ドレイン間容量Ｃｇｄが破線により示されている。
【００２４】
図２は、差動増幅回路１７、１８、１９で用いられるバイアス電圧ＶＰＢＩＡＳ  、ＶＰＢＩＡＳ２、ＶＮＢＩＡＳ  を生成するバイアス回路の電気的構成を示している。電源線２５と２６との間には、ゲート・ドレイン間が接続されたＰチャネル型トランジスタＭ２６と抵抗Ｒ１１とが直列に接続されており、その共通接続点からバイアス電圧ＶＰＢＩＡＳ  が出力されるようになっている。トランジスタＭ２６とＭ２７とはカレントミラー回路を構成しており、そのトランジスタＭ２７と電源線２６との間にはＮチャネル型トランジスタＭ２８が接続されている。これらトランジスタＭ２７とＭ２８との共通接続点からはバイアス電圧ＶＮＢＩＡＳ  が出力されるようになっている。さらに、トランジスタＭ２８とＭ２９とはカレントミラー回路を構成しており、そのトランジスタＭ２９と電源線２５との間にはＰチャネル型トランジスタＭ３０が接続されている。これらトランジスタＭ２９とＭ３０との共通接続点からはバイアス電圧ＶＮＢＩＡＳ２が出力されるようになっている。
【００２５】
次に、本実施形態の作用について説明する。
まず、逐次比較型Ａ／Ｄ変換器１１の基本動作について説明する。Ａ／Ｄ変換は、まずキャパシタアレイ１とスイッチＳ０〜Ｓ６３とを用いて上位６ビットの変換を実行し、続いて抵抗ラダーＤ／Ａ変換器１２を用いて下位６ビットの変換を実行する。本発明に特有の効果は、キャパシタＣ０〜Ｃ６３相互間での電荷分配の際に現れるため、ここでは上位６ビットの変換動作について説明する。
【００２６】
図４は、Ａ／Ｄ変換開始直後におけるスイッチＳ０〜Ｓ７０の開閉タイミングを示している。スイッチＳ６５〜Ｓ６８は、図示しない比較制御回路によって同じ開閉状態を保ちつつ同時にオンまたはオフに切り替えられ、スイッチＳ６９、Ｓ７０も、当該比較制御回路によって同じ開閉状態を保ちつつ同時にオンまたはオフに切り替えられる。一方、スイッチＳ０は、初期充電時に入力電圧Ｖｉｎ側（サンプリング側）に切り替えられ、それ以降は抵抗ラダーＤ／Ａ変換器１２の出力側に切り替えられる。また、スイッチＳ１〜Ｓ６３は、以下の逐次比較シーケンスに従って順次切り替えられる。
【００２７】
この逐次比較シーケンスとは、制御回路２１が逐次比較レジスタ２０のレジスタ値（Ａ／Ｄ変換コード）に基づいてスイッチＳ１〜Ｓ６３を切り替えるためのＤ／Ａ変換コードを順次生成するシーケンスである。制御回路２１は初めにＭＳＢを決定するために「０１１１１１」（２．５Ｖに相当）のＤ／Ａ変換コードを出力し、続いてコンパレータ１６の出力論理に応じて「１０１１１１」（３．７５Ｖに相当）または「００１１１１」（１．２５Ｖに相当）に切り替える。以降、入力電圧Ｖｉｎの電圧範囲を１／２ずつ狭めていきながらＡ／Ｄ変換コードを確定していく。ここで、例えばＤ／Ａ変換コードが「０１１１１１」の場合、スイッチＳ１〜Ｓ６３のうち３１個のスイッチが基準電圧線１４側に切り替えられ、残りのスイッチが基準電圧線１５側に切り替えられる。
【００２８】
図４に示すように、時刻ｔ０においてＡ／Ｄ変換が開始されると、スイッチＳ６４〜Ｓ７０が全てオンとなり、スイッチＳ０〜Ｓ６３は全てサンプリング側に切り替えられる。これにより、キャパシタＣ０〜Ｃ６３が入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ  との差電圧によって初期充電され、差動増幅回路１７、１８の差動出力電位差が強制的に０Ｖとされる。
【００２９】
その後、時刻ｔ１においてスイッチＳ６９、Ｓ７０がオフになると、差動増幅回路１７、１８の差動出力端子に現れるオフセット電圧により、キャパシタＣ６４〜Ｃ６７に初期電荷が与えられる。この初期電荷の設定が終了した時刻ｔ２においてスイッチＳ６５〜Ｓ６８がオフとなり、続いてスイッチＳ６４がオフとなる。以上で、コンパレータ１６を用いた第１回目の比較動作の準備が整ったため、上述したようにスイッチＳ０〜Ｓ６３が切り替えられる（時刻ｔ４）。この時、キャパシタＣ０〜Ｃ６３間で電荷の再分配が行われ、入力電圧ＶｉｎとＤ／Ａ変換コードとに基づいてコモンライン２の電位が定まる。コンパレータ１６は、コモンライン２の電圧と基準電圧Ｖｒｅｆ  とを比較し、その結果が逐次比較レジスタ２０に格納されてＡ／Ｄ変換コードを形成する。
【００３０】
ＭＳＢが決まると、次に上位第２ビット目、３ビット目、…を決めるため、スイッチＳ１〜Ｓ６３が上記逐次比較シーケンスに従って切り替えられ、順次コンパレータ１６による比較動作が行われる（時刻ｔ５、ｔ６、…）。この第２回目以降の比較動作においてはスイッチＳ６４〜Ｓ６８はオフのままであるが、スイッチＳ６９、Ｓ７０は一時的にオンとなり差動増幅回路１７、１８の差動出力電位差が強制的に０Ｖとされる。
【００３１】
さて、以上のＡ／Ｄ変換動作において、コンパレータ１６は以下のように作用する。すなわち、コンパレータ１６の初段の差動増幅回路１７において、差動入力トランジスタＭ１１、Ｍ１２のゲート・ドレイン間には容量Ｃｇｄが存在し、しかもトランジスタＭ１２のゲートは直接コモンライン２に接続されていることから、コモンライン２にはキャパシタＣ０〜Ｃ６３の他に本来不要な容量Ｃｇｄが付いてしまうことになる。従来構成では、ミラー効果によりこの付加容量が等価的に大きくなり、キャパシタＣ０〜Ｃ６３間の電荷分配に大きく影響していた。
【００３２】
これに対し、本実施形態では、差動増幅回路１７のトランジスタＭ１１、Ｍ１２はフォールデッドカスコード接続の形態を有しているため、トランジスタＭ１１、Ｍ１２のドレイン電位は固定されている。また、コモンライン２の電位は、上位ビットから順に下位ビットを決定するに従って次第に基準電圧Ｖｒｅｆ  に近い値となり、初期充電時とほぼ同じ電位状態となる。従って、Ａ／Ｄ変換が逐次進行するのに従って、容量Ｃｇｄの電荷は初期充電時に蓄積された電荷と等しくなり、キャパシタＣ０〜Ｃ６３間の電荷分配に対する容量Ｃｇｄの影響は非常に小さくなる。
【００３３】
また、上述したようにＤ／Ａ変換コードの変化時点においてスイッチＳ６９、Ｓ７０を一時的にオンしている。この時、差動増幅回路１７、１８の出力部では過渡的な電圧変化が生じるが、トランジスタＭ１１、Ｍ１２のドレイン電位は固定されているので、この過渡的な変化がトランジスタＭ１２のゲート・ドレイン間容量Ｃｇｄを介してコモンライン２を変動させることがない。
【００３４】
このように、本実施形態のＡ／Ｄ変換器１１に用いたコンパレータ１６は、フォールデッドカスコード接続の回路形態を備えているため、差動入力トランジスタＭ１１、Ｍ１２のドレイン電位が固定される。その結果、トランジスタＭ１２のゲート・ドレイン間容量Ｃｇｄの電荷がほぼ一定となり、コモンライン２に接続されたキャパシタＣ０〜Ｃ６３相互間の電荷分配の誤差を極力低減できる。これにより、オフセット電圧の補償により高精度の比較動作が可能となるチョッパ型コンパレータ１６の利点を十分に活かしつつ、Ａ／Ｄ変換器１１全体としての変換誤差を低減でき、高精度のＡ／Ｄ変換結果を得ることができる。
【００３５】
Ａ／Ｄ変換器１１のビット数が増加すると、キャパシタアレイ１を構成するキャパシタの数が増加するため、キャパシタの容量値Ｃをなるべく低減してチップ内でのキャパシタアレイ１のレイアウト面積を低減する必要が生じる。このような場合、容量値Ｃがゲート・ドレイン間容量Ｃｇｄに近づくことになり、従来構成のコンパレータではミラー効果による電荷分配への影響が一層悪化する。これに対し、本実施形態の場合には原理的に容量Ｃｇｄの影響を排除できるので、分解能（ビット数）の高いＡ／Ｄ変換器を実現する上で有利となる。
【００３６】
また、Ｄ／Ａ変換コードの変化時点においてスイッチＳ６９、Ｓ７０を一時的にオンして、前回の比較結果である差動増幅回路１７、１８の差動出力電位差を強制的に０Ｖにできるので、コンパレータ１６の高速化ひいてはＡ／Ｄ変換器１１の高速化が図られる。この時、コンパレータ１６がコモンライン２の電位を変動させることがないので、セトリングが速まり一層高速な動作が可能となる。
【００３７】
差動増幅回路１７において、差動増幅部２２の後段にソースフォロア回路からなるレベルシフト回路２３、２４が付加されているので、当該差動増幅回路１７の出力インピーダンスを低減でき、キャパシタＣ６４、Ｃ６５の充放電時間（セトリング時間）またはスイッチＳ６９をオンした時のセトリング時間を短縮できる。これにより、コンパレータ１６の高速化ひいてはＡ／Ｄ変換器１１の高速化が図られる。
【００３８】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
コンパレータ１６のうち初段の差動増幅回路１７に対しフォールデッドカスコード接続形態を備えることが、電荷分配の誤差を低減するために最も効果的である。しかし、例えばレイアウトサイズに余裕があれば、２段目、３段目の差動増幅回路１８、１９についても、初段の差動増幅回路１７と同様に、差動入力トランジスタをフォールデッドカスコード接続としても良い。また、コンパレータは、少なくとも２段の差動増幅回路を備えていれば良く、その段数は各差動増幅回路のゲインなどに応じて適宜増減すれば良い。
【００３９】
レベルシフト回路２３、２４は、セトリング時間、Ａ／Ｄ変換時間などとの兼ね合いで必要に応じて付加すれば良い。出力短絡スイッチとしてのスイッチＳ６９、Ｓ７０も同様である。
コンパレータは、ＦＥＴのみならずバイポーラトランジスタで構成してもよい。この場合であっても、同様にして差動入力トランジスタのベース・コレクタ間容量Ｃｂｃの電荷分配に対する影響を低減できる。
コンパレータ１６は、逐次比較型のＡ／Ｄ変換器に限らず他の形式のＡ／Ｄ変換器あるいはＤ／Ａ変換器にも適用可能である。
キャパシタアレイ１は、Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、３２Ｃのように２のべき乗となる容量値に重み付けされたキャパシタから構成しても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すチョッパ型コンパレータにおける初段の差動増幅回路の電気的構成図
【図２】バイアス回路の電気的構成図
【図３】Ａ／Ｄ変換器の電気的構成図
【図４】Ａ／Ｄ変換動作時のスイッチＳ０〜Ｓ７０の開閉タイミングを示す図
【図５】従来技術におけるＡ／Ｄ変換器のキャパシタアレイおよびチョッパ型コンパレータの初段回路部分の電気的構成図
【符号の説明】
１はキャパシタアレイ、２はコモンライン、１１はＡ／Ｄ変換器、１６はチョッパ型コンパレータ、１７、１８、１９は差動増幅回路、２２は差動増幅部（差動増幅回路）、２３、２４はレベルシフト回路（ソースフォロア回路）、Ｓ０〜Ｓ６３はスイッチ（切替回路）、Ｓ６９、Ｓ７０はスイッチ（出力短絡スイッチ回路）、Ｃ０〜Ｃ６７はキャパシタ、Ｍ１１、Ｍ１２は差動入力トランジスタである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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