(57)【要約】【課題】メモリ・セルを選択するための消費電力量を低減する。【解決手段】メモリ・アレイ内のメモリ・セルを選択する方法には、メモリ・セル・アドレスを受信するステップ［７１０］と、前記メモリ・セル・アドレスから列アドレス及び行アドレスを生成するステップ［７２０］と、行選択線及び列選択線のいずれか一方に事前充電するステップ［７３０］と、遅延回路を起動するステップ［７４０］と、  前記遅延回路によって起動され、前記行選択線及び前記列選択線の他方に事前充電するステップと、前記列アドレス及び前記行アドレスに基づいてメモリ・セルを選択するステップ［７５０］とが含まれている。【選択図】図７
2004227757.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・アレイ［３０５］内のメモリ・セルを選択する方法であって、
メモリ・セル・アドレスを受信するステップ［７１０］と、
前記メモリ・セル・アドレスから列アドレス及び行アドレスを生成するステップ［７２０］と、
行選択線及び列選択線のいずれか一方に事前充電するステップ［７３０］と、
遅延回路を起動するステップ［７４０］と、
前記遅延回路によって起動され、前記行選択線及び前記列選択線の他方に事前充電するステップと、
前記列アドレス及び前記行アドレスに基づいてメモリ・セルを選択するステップ［７５０］とを有する、
メモリ・セル選択方法。
【請求項２】
前記遅延回路に、自己タイミング式選択回路［３２０］が含まれることを特徴とする、請求項１に記載のメモリ・セル選択方法。
【請求項３】
前記行選択線に事前充電するステップに、
各行選択線毎に行電荷保持素子［５０５、５５０、５７０］に充電するステップと、
前記行アドレスに関連した行アドレス線のどれかが第１の電位にあれば、各行電荷保持素子［５０５、５５０、５７０］に放電させるステップが含まれることを特徴とする、
請求項１に記載のメモリ・セル選択方法。
【請求項４】
前記行電荷保持素子［５０５、５５０、５７０］に対応する行選択線が選択されない場合、各行電荷保持素子［５０５、５５０、５７０］が放電させられることを特徴とする、請求項３に記載のメモリ・セル選択方法。
【請求項５】
前記第１の電位がしきい値電位未満であることを特徴とする、請求項３に記載のメモリ・セル選択方法。
【請求項６】
前記行電荷保持素子［５０５、５５０、５７０］に充電するための充電トランジスタ［５１０］が、前記メモリ・アレイ［３０５］とは異なる基板上に配置されることと、前記メモリ・アレイ［３０５］を含むメモリ・アレイ基板に、受動回路素子が組み込まれていることを特徴とする、請求項３に記載のメモリ・セル選択方法。
【請求項７】
さらに、前記選択されたメモリ・セルに対応するセンス線のしきい値電圧の検知に基づいて前記メモリ・セルの２状態の一方を検出するステップを有することを特徴とする、請求項１に記載のメモリ・セル選択方法。
【請求項８】
前記行選択線が語線であることを特徴とする、請求項１に記載のメモリ・セル選択方法。
【請求項９】
前記列選択線がビット線であることを特徴とする、請求項１に記載のメモリ・セル選択方法。
【請求項１０】
前記遅延回路のタイミング遅延が、行選択線に関連した最悪時間遅延を見込んだものであることを特徴とする、請求項１に記載のメモリ・セル選択方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子メモリに関するものである。とりわけ、本発明は、メモリ・アレイ内のメモリ・セルを選択するための方法及び装置に関するものである。
【０００２】
本発明は、また、Ａ  Ｌｏｗ  Ｐｏｗｅｒ  Ｌｏｇｉｃ  Ｇａｔｅと題する米国特許出願第１０／３４７，７２３号に関連したものである。
【背景技術】
【０００３】
計算装置は、メモリを必要とする。メモリには、読み取り専用メモリ（ＲＯＭ）またはランダム・アクセス・メモリ（ＲＡＭ）を含むことが可能である。一般に、メモリには、行及び列をなすように配置されたメモリ・セルが含まれている。個々のメモリ・セルへのアクセスは、一般に、語線及びビット線と呼ばれる、行選択線及び列選択線を利用してなされる。
【０００４】
一般に、計算装置は、アドレス線を介して、メモリのメモリ・セルに記憶されたデータにアクセスする。各メモリ・セルは、計算装置が各メモリ・セル内に記憶されたデータにアクセスできるようにする特定のアドレスを備えている。
【０００５】
アドレス・デコーダは、アドレス線を受け入れており、アドレス・デコーダが受信するアドレスに基づいて、適正な語線及びビット線の選択を可能にする。前述のように、語線及びビット線は、メモリ・セルの選択を可能にする。
【０００６】
ＲＯＭデバイスには、一般に、メモリ・セル・アレイが含まれている。メモリ・セルは、一般に、行及び列をなすように構成されている。各行には、一般に、対応する語線が含まれており、各列には、一般に、対応するビット線が含まれている。図１には、ＲＯＭアレイをなすメモリ・セル１１０、１２０、１４０、１５０と、対応する語線（ＷＬ）及びビット線（ＢＬ）が含まれている。ＲＯＭメモリ・セル１１０、１２０、１４０、１５０は、語線とビット線の交差点に配置されており、各ＲＯＭメモリ・セル１１０、１２０、１４０、１５０は、一般に、１ビットの情報を記憶している。
【０００７】
アドレス・デコーダ１６０は、アドレスを受信し、そのアドレスに基づいて、行及び列選択を行う。一般に、行は、語線セレクタ１８０によって選択され、列は、ビット線セレクタ１７０によって選択される。
【０００８】
ＲＯＭメモリ・セル１１０、１２０、１４０、１５０には、ＲＯＭメモリ・セル１１０、１２０、１４０、１５０を少なくとも２つの論理状態の一方にセットする機能が含まれている。各論理状態は、１ビットの情報に相当する。さらに、ＲＯＭメモリ・セル１１０、１２０、１４０、１５０には、ＲＯＭメモリ・セル１１０、１２０、１４０、１５０のそれぞれの論理状態を検知する機能も含まれている。
【０００９】
ＲＯＭセルの論理状態は、ヒューズまたはアンチ・ヒューズＲＯＭテクノロジに従ってセットすることが可能である。ＲＯＭセルの第１の状態には、ＲＯＭセルを選択する、語線とビット線間におけるダイオード接続を含むことが可能である。ＲＯＭセルの第２の状態には、ＲＯＭセルを選択する、語線とビット線間における「開回路」接続（すなわち、
無接続）を含むことが可能である。これらの状態は、両方とも、一般に検出が容易である。
【００１０】
図２には、典型的なアドレス・デコーダ内に含まれる論理ゲートが示されている。アドレス・デコーダには、従来のダイオード・抵抗論理回路（ＤＲＬ）復号化が組み込まれている。デコーダは、アドレス線Ａ［０］、Ａ［１］、Ａ［２］を受け入れており、対応する語線ＷＬ［１］、ＷＬ［２］を選択する。各語線には、電源電位に接続された抵抗器２１０、２１２が含まれている。アドレス線入力のどれかが低電位であれば、対応する語線ＷＬ［１］、ＷＬ［２］は、対応する抵抗器２１２及び対応する直列ダイオードによって低電位にプルダウンされる（選択されない）。対応するアドレス線が、全て、高電位であれば、語線は選択され、対応する直列ダイオードが電流を導通しないので、対応する抵抗器２１０、２１２は、電流を導通しない。
【００１１】
矢印２５０は、非選択語線の論理ゲートを通る電流を表わしている。図２から明らかなように、アドレス・デコーダのプルアップ抵抗器２１０、２１２のうち電流を導通しないのは、選択語線（即ち選択された語線）に対応するプルアップ抵抗器２１０だけである。これは、大規模なメモリ・セル・アレイの場合には、多くの語線が必要になるので、問題になる。選択語線を除く語線（即ち非選択語線）の全てに、電流を導通するプルアップ抵抗器が含まれるので、大量の語線を含むメモリ・セル・アレイは、大量の電力を消費する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、メモリ・セル・アレイ内のメモリ・セルを選択するための消費電力量の少ない装置及び方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明には、メモリ・セル・アレイ内のメモリ・セルを選択するための消費電力量の少ない装置及び方法が含まれる。
【００１４】
本発明の実施態様には、メモリ・アレイ内のメモリ・セルを選択する方法が含まれる。この方法には、メモリ・セル・アドレスを受信するステップが含まれている。メモリ・セル・アドレスから列アドレス及び行アドレスが生成される。行選択線または列選択線が事前充電される。第１の遅延は、行及び列アクセスがオーバラップしないことを保証するように十分長くなければならない。行選択線の充電に十分な時間量を与えることが可能な第２の遅延回路が起動させられる。行選択線及び列選択線のもう一方も、事前充電される。メモリ・セルは、列アドレス及び行アドレスに基づいて選択される。選択メモリ・セル（即ち選択されたメモリ・セル）に対応するセンス線のしきい値電圧を検知することによって、メモリ・セルの２状態の一方を検知することが可能である。
【００１５】
本発明のもう１つの実施態様には、メモリ・アレイ内のメモリ・セルを選択するための装置が含まれる。この装置には、行選択を開始するための行デコーダが含まれている。列デコーダは、列選択を開始する。行選択線に対応する行電荷保持素子が充電される。遅延タイミング・ブロックによって、最も負荷の大きい行選択線の充電に十分な時間が得られる。列選択線に対応する列電荷保持素子は、低電位になるように充電される。選択されない行選択線に対応する行電荷保持素子は、放電させられる。選択されない列選択線に対応する列電荷保持素子は、高電位になるように充電される。
【００１６】
本発明の他の態様及び利点については、例証として、本発明の原理を示した添付の図面と併せて検討すれば、下記の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１７】
以下の説明において、参照符号／番号は装置とその装置に係る信号やデータを識別するために兼用することがある。また、図解して説明する以下の実施例では、本発明は、メモリ・セル・アレイ内のメモリ・セルを選択するための電力消費量の少ない方法及び装置において実施される。
【００１８】
本発明によれば、単一基板外プルアップ・トランジスタ及び電源電圧減結合ダイオードを組み込むことによって、低電力動的列デコーダが得られる。本発明によれば、さらに、自己タイミング（即ちセルフタイミングあるいは自動シャッター）式遅延制御機能を備えた単一基板外プルアップ・トランジスタを組み込むことによって、低電力動的行デコーダも得られる。自己タイミング式遅延制御機能は、選択行の充電が完了すると、選択行の充電を停止できるようにする。減結合ダイオードは、選択行の電荷が放出されないようにする。このメモリ・アクセス・プロトコルは、前述の回路の動作に順序付けを施すことによって、スタティック・メモリ・アクセス回路要素に比べて必要な電力が少ないメモリ・アクセスを可能にする。
【００１９】
処理を容易にするには、ＲＯＭのトランジスタのような能動素子が、抵抗器、ダイオード、コンデンサ、及び、インダクタのようなＲＯＭの受動素子とは別個に処理されるように、読み取り専用メモリ（ＲＯＭ）集積回路を製作することが望ましい可能性がある。これは、能動素子が受動素子集積回路から独立した集積回路として製作される、複数集積回路としてＲＯＭを製作することによって実現可能である。
【００２０】
前述のダイオード・メモリ素子を含むＲＯＭは、ＲＯＭの能動素子から独立した集積回路上にメモリ素子を配置して製作することが可能である。こうした構成の場合、メモリ素子を選択するための語線及びビット線の数が多くなる可能性があるので、アドレス・デコーダはメモリ素子と同じ集積回路上に組み込むのが好都合である可能性がある。従って、アドレス・デコーダには、能動素子ではなくて受動素子を組み込むべきである。ダイオード・抵抗論理回路は、受動素子アドレス・デコーダに組み込むことが可能である。
【００２１】
図３には、本発明の実施態様の１つによるメモリ・アレイ及び選択回路要素が示されている。メモリ・セル・アレイ３０５内のメモリ・セルは、語線（ＷＬ１〜ＷＬＮ）及びビット線（ＢＬ１〜ＢＬＮ）によって選択される。一般に、語線は、メモリ・セル・アレイ３０５内のメモリ・セルの行選択を可能にし、ビット線は、メモリ・セル・アレイ３０５内のメモリ・セルの列選択を可能にする。
【００２２】
語線は、行デコーダ及び事前充電ブロック３１０から生じている。ビット線は、列デコーダ及び事前充電ブロック３１５から生じている。行デコーダ及び事前充電ブロック３１０、及び、列デコーダ及び事前充電ブロック３１５には、ダイオード・抵抗論理回路の受動素子が含まれており、従来のアドレス・デコーダに比べて消費電力が少ない。
【００２３】
図３に示す本発明の実施態様には、事前充電タイミング装置３２０（遅延回路とも呼ばれる）が含まれている。事前充電タイミング装置３２０は、最も大きい負荷（一般に容量負荷）に、適正な充電に十分な時間量が与えられることを保証するため、語線選択中、自己タイミング式（第２の）遅延を与える。後述するように、行デコーダ及び事前充電ブロック３１０、及び、列デコーダ及び事前充電ブロック３１５は、低電力アドレス・デコーダである。メモリ・セルの選択中に消費する電力量は、メモリ・セルの選択時に、静的電流経路を排除することによって、最小限に抑えることが可能である。事前充電タイミング装置３２０は、語線選択中、静的電流が流れる事前充電時間を最短にする。事前充電タイミング装置３２０は、後述するように、ＲＡＳ（行アドレス・ストローブ）を受信する。
【００２４】
本明細書に解説の実施態様には、語線より先に事前充電されるビット線が含まれる。他の実施態様には、ビット線より先に事前充電される語線を含むことも可能である。
【００２５】
アドレス・バッファ３２５が、メモリ・セル・アレイ３０５内で選択されるメモリ・セルのアドレスを受信する。アドレス・バッファは、行デコーダ及び事前充電ブロック３１０のために行アドレスを生成し、列デコーダ及び事前充電ブロック３１５のために列アドレスを生成する。アドレス・バッファは、メモリ回路技術において周知のところである。
【００２６】
選択メモリ・セルの論理状態が、メモリ・セル・アレイ３０５のメモリ・セルに接続されたセンス増幅器３３０によって検知される。これは、標準的なメモリ・アレイ構成である。列及び行の選択によって、センス増幅器３３０からデータが得られる。
【００２７】
図４には、本発明のもう１つの実施態様によるメモリ・アレイ及び選択回路要素が示されている。事前充電タイミング装置３２０、メモリ・セル・アレイ３０５、及び、センス増幅器３３０の実際態様が、さらに詳細に示されている。
【００２８】
図４に示すように、事前充電タイミング装置３２０は、ダミー語線を介して信号を受信する。ダミー語線は、メモリ・セルがアクセスまたは選択される毎に選択される。ダミー語線は、事前充電タイミング装置３２０を起動する。後述するように、本発明の実施態様には、行選択より先に開始される列選択が含まれる。もちろん、代替実施態様には、列選択より先に開始される行選択を含むことが可能である。
【００２９】
事前充電タイミング装置３２０の実施態様には、遅延想定コンデンサＣＬ（ＣＬは、選択されたコンデンサとすることもできるし、ダミー語線の寄生キャパシタンスで代表することも可能である）、バッファ４１０、及び、論理ゲート４２０が含まれている。事前充電タイミング装置３２０の時間遅延は、遅延想定コンデンサＣＬのキャパシタンス値によって左右される。一般に、遅延想定コンデンサＣＬのキャパシタンス値は、語線のキャパシタンスの最大値にもほぼ等しくなるように選択される。
【００３０】
論理ゲートは、標準的なＳＲフリップ・フロップとすることも可能である。論理ゲートのセット（Ｓ）制御部については、後述することにする。論理ゲートのリセット（Ｒ）制御部は、バッファ４１０の出力に接続されている。
【００３１】
バッファ４１０の実施態様には、プリセットしきい値スイッチ・バッファが含まれている。プリセットしきい値スイッチ・バッファには、電子技術において周知の、一般的なシュミット・トリガを含むことが可能である。
【００３２】
事前充電タイミング装置３２０は、行デコーダ及び事前充電ブロック３１０内の回路要素の事前充電を開始する充電（ＣＨＡＲＧＥ）出力を発生する。充電出力には、充電パルスが含まれる。充電パルスによって、最も負荷の大きい語線に対する適正な充電を可能にするのに十分なタイミングがとられるので、センス増幅器が対応するメモリ・セルの論理状態を適正に検知できるようになる。充電パルスでタイミングをとることによって、電力消費が減少することになる。
【００３３】
列デコーダ及び事前充電ブロック３１５も充電（ＣＯＬＵＭＮ  ＣＨＡＲＧＥ）入力を受信する。この入力によって、列デコーダ及び事前充電ブロック３１５内の回路要素の事前充電が開始される。
【００３４】
センス増幅器３３０には、いくつかのコンパレータ３３２、３３４、３３６が含まれている。コンパレータ３３２、３３４、３３６は、選択されたメモリ・セルからの出力を受信する。メモリ・セルの検知されたデータ出力（ＤＡＴＡ  ＯＵＴ）は、メモリ・セルからの検知電圧がコンパレータ３３２、３３４、３３６のしきい値電圧（ＴＨＲＥＳＨＯＬＤ  ＶＯＬＴＡＧＥ）を超えるかまたはそれ未満かによって決まる、２状態の一方である。
【００３５】
もちろん、本明細書に示すセンス増幅器の構成は、可能性のあるセンス増幅器構成の単なる一例にすぎない。より望ましい構成の可能性もあり得る。
【００３６】
ある実施態様には、ＶＣＣ−２ＶＤ＋０．２ボルトの前記しきい値電圧が含まれるが、ここで、ＶＣＣは電源電圧であり、ＶＤは順バイアスのかかったダイオード接合のダイオード電位降下である。０．２ボルトのマージンは、メモリ・アレイのビット線の論理「低」から論理「高」を区別するための一例として選択されている。センス増幅器の感度に応じて、他の電圧マージンを選択することも可能である。
【００３７】
メモリ・セル・アレイ３０５には、メモリ・セルにダイオードが含まれるか否かによって、各メモリ・セルの状態が決まる、メモリ・セルが含まれている。すなわち、各メモリ・セルの第１の状態には、ダイオード接続が含まれている。第２の状態には、ダイオード接続が含まれていない。ＷＬ０及びＢＬ０によって決まるメモリ・セルには、ダイオード４０７が含まれている。ＷＬ３及びＢＬ１によって決まるメモリ・セルには、ダイオード４０８が含まれている。ＷＬ１及びＢＬ２によって決まるメモリ・セルには、ダイオード４０９が含まれている。選択メモリ・セル内にダイオードに存在することは、対応するコンパレータに対する入力がしきい値電圧を超えるか否かに影響することになる。
【００３８】
図５には、本発明の実施態様の１つによるメモリ・アレイ行（語線）デコーダ３１０が示されている。論理ゲートは、対応する各語線ＷＬ１、ＷＬ２、ＷＬ３に関連している。図５には、３つの語線だけしか示されていない。しかし、一般には、さらに多くの語線が含まれている。
【００３９】
第１のアドレス・デコーダ論理ゲート５０２は、第１の語線ＷＬ１の選択を可能にする。アドレス線Ａ［Ａ０］、Ａ［Ａ１］、Ａ［２］の全てが高電位にある場合に、第１の語線ＷＬ１が選択される。
【００４０】
語線の選択は、充電コンデンサ５０５に充電することによって開始される。充電コンデンサ５０５は、ＣＨＡＲＧＥ線を選択する（充電トランジスタ５１０をオンにするのに十分なほど低い電位を印加する）ことによって充電される。ＣＨＡＲＧＥ線を選択すると、電流が、充電トランジスタ５１０、充電抵抗器５２０、及び、充電ダイオード５２５を流れるので、充電コンデンサ５０５が電荷を蓄積する。充電抵抗器５２０は、可能性のある他の実施態様には含まれていない。
【００４１】
充電コンデンサ５０５の充電が済むと、ＣＨＡＲＧＥ線を選択解除して、語線を選択できるようにすることが可能になる。一般に、充電コンデンサ５０５は、ＶＣＣ−ＶＤの電位まで充電されるが、ここで、ＶＣＣは電源電圧であり、ＶＤは充電ダイオード５２５の順バイアス電圧である。
【００４２】
一般に、一度に、１つの語線ＷＬ１、ＷＬ２あるいはＷＬ３だけに、高電位があらわれる。高電位を有する語線は、選択されるメモリ・セルに対応する。他の語線は、全て、低電位となる。充電コンデンサ５０５の事前充電が済むと、充電トランジスタは、もはや電源には接続されない。従って、事前充電後は、電力消費が生じない。
【００４３】
アドレス線Ａ［０］、Ａ［１］、Ａ［２］の全てが、直列入力ダイオード５４０、５４２、５４４のどれもオンにならないほど十分に高い電位にある場合には、第１の語線ＷＬ１が選択される。すなわち、直列入力ダイオード５４０、５４２、５４４のどれにも、電流を導通するものがない。従って、充電コンデンサ５０５は、その電荷の全てを保持し、第１の語線ＷＬ１が選択される。
【００４４】
アドレス線Ａ［０］、Ａ［１］、Ａ［２］のどれかが、充電コンデンサ５０５の電位よりダイオード電圧降下分低い電位を有する場合、対応する直列入力ダイオード５４０、５４２、５４４は、電流を導通し、充電コンデンサ５０５は、対応する直列入力ダイオード５４０、５４２、５４４を介して放電する。これは、語線ＷＬ１が選択されないということに相当する。
【００４５】
第２の語線ＷＬ２には、充電コンデンサ５５０、充電トランジスタ５５２、充電抵抗器５５４、及び、充電ダイオード５５６が含まれている。
【００４６】
アドレス線Ａ［０］が低（すなわち、図示のＡ［０］の反転が高）であり、他のアドレス線Ａ［１］、Ａ［２］の全てが、直列入力ダイオード５５８、５６０、５６２のどれもオンにならないほど十分に高い電位にある場合には、第２の語線ＷＬ２が選択される。すなわち、直列入力ダイオード５５８、５６０、５６２のどれにも、電流を導通するものがない。従って、充電コンデンサ５５０は、その電荷の全てを保持し、第２の語線ＷＬ２が選択される。
【００４７】
アドレス線Ａ［０］（反転）、Ａ［１］、Ａ［２］のどれかが、充電コンデンサ５５０の電位よりダイオード電圧降下分低い電位を有する場合、対応する直列入力ダイオード５５８、５６０、５６２は、電流を導通し、充電コンデンサ５５０は、対応する直列入力ダイオード５５８、５６０、５６２を介して放電する。これは、語線ＷＬ２が選択されないということに相当する。
【００４８】
第３の語線ＷＬ３には、充電コンデンサ５７０、充電トランジスタ５７２、充電抵抗器５７４、及び、充電ダイオード５７６が含まれている。
【００４９】
アドレス線Ａ［１］が低（すなわち、図示のＡ［１］の反転が高）であり、他のアドレス線Ａ［０］、Ａ［２］の全てが、直列入力ダイオード５７８、５８０、５８２のどれもオンにならないほど十分に高い電位にある場合には、第３の語線ＷＬ３が選択される。すなわち、直列入力ダイオード５７８、５８０、５８２のどれにも、電流を導通するものがない。従って、充電コンデンサ５７０は、その電荷の全てを保持し、第３の語線ＷＬ３が選択される。
【００５０】
アドレス線Ａ［１］（反転）、Ａ［０］、Ａ［２］のどれかが、充電コンデンサ５７０の電位よりダイオード電圧降下分低い電位を有する場合、対応する直列入力ダイオード５７８、５８０、５８２は、電流を導通し、充電コンデンサ５７０は、対応する直列入力ダイオード５７８、５８０、５８２を介して放電する。これは、語線ＷＬ３が選択されないということに相当する。
【００５１】
一般に、語線の選択が済むと、語線のそれぞれに関連した充電ダイオードによって、選択語線（選択された語線）と全ての非選択語線（選択されていない語線）との間が分離される。
【００５２】
図５には、充電トランジスタ５１０、５５２、５７２が独立したトランジスタとして示されている。ただし、一般には、充電トランジスタ５１０、５５２、５７２は、同時に充電コンデンサの全てに事前充電を施す単一トランジスタというのが実際のところである。単一の基板外充電トランジスタ（すなわち、基板が関連ＲＯＭから独立している）と充電ダイオード（充電ダイオードは減結合ダイオードとして機能する）を組み合わせることによって、低電力動的列デコーダが得られる。
【００５３】
図６には、本発明の実施態様の１つによるメモリ・アレイ列デコーダが示されている。論理ゲートは、対応する各ビット線ＢＬ１、ＢＬ２、ＢＬ３に関連している。図６には、３つのビット線だけしか示されていない。しかし、一般には、さらに多くのビット線が含まれている。
【００５４】
第１のアドレス・デコーダ論理ゲート６０２は、第１のビット線ＢＬ１の選択を可能にする。アドレス線Ａ［Ａ０］、Ａ［Ａ１］、Ａ［２］の全てが低電位にある場合に、第１のビット線ＢＬ１が選択される。
【００５５】
ビット線の選択は、充電コンデンサ６０５に充電することによって開始される。充電コンデンサ６０５は、ＣＨＡＲＧＥ線を選択する（充電トランジスタ６１０をオンにするのに十分なほど高い電位を印加する）ことによって充電される。ＣＨＡＲＧＥ線を選択すると、充電コンデンサ６０５がＶＤの初期電位に達する。
【００５６】
図６の実施態様には、単一充電ダイオード６２２が含まれている。しかし、云うまでもないが、充電ダイオードの数は、メモリ・アレイ列デコーダの適正な動作に必要とされる任意の数にすることが可能である。すなわち、直列に接続された２つ以上の充電ダイオードを含むことが可能である。充電ダイオードの数は、一般に、電源電圧によって決まる。例えば、図６の実施態様は、一般に、５ボルト電源による動作に適している。３．３、２．５、または、１．８ボルト電源のために、直列に接続された異なる数の充電ダイオードを組み込むことが可能である。ダイオードのタイプが異なると、順バイアス電圧降下が異なる可能性があるため、用いられるダイオードのタイプも、充電ダイオード数に影響する可能性がある。
【００５７】
一般に、ビット線の選択が済むと、ビット線のそれぞれに関連した充電ダイオードによって、選択ビット線と全非選択ビット線との間が分離される。
【００５８】
前述のように、前記複数の充電トランジスタは、ＲＯＭ基板から独立した能動素子基板上に単一充電トランジスタを配置することによって機能的に実現可能である。充電トランジスタは、単一相互接続線を介して、受動回路ＲＯＭ基板に接続することが可能である。単一の基板外充電トランジスタ（すなわち、基板が関連ＲＯＭから独立している）と自己タイミング式遅延制御手段（事前充電タイミング装置によって得られる）を組み合わせることによって、低電力動的行デコーダが得られる。充電ダイオード（減結合ダイオードとして機能する）によって、選択ビット線の充電コンデンサからの放電が阻止される。
【００５９】
充電コンデンサ６０５の充電が済むと、ＣＨＡＲＧＥ線を選択解除して、ビット線を選択できるようにすることが可能になる。一般に、充電コンデンサ５０５は、充電ダイオード６２２の順バイアス電圧であるＶＤである初期電位に達するまで充電または放電される。
【００６０】
一般に、一度に、１つのビット線ＢＬ１、ＢＬ２、ＢＬ３だけしか、低電位とならない。低電位を有するビット線は、選択されるメモリ・セルに対応する。他のビット線は、全て、高電位となる。充電コンデンサ６０５の事前充電が済むと、充電トランジスタ６１０は、もはや電源には接続されない。従って、事前充電後は、電力消費が生じない。
【００６１】
アドレス線Ａ［０］、Ａ［１］、Ａ［２］の全てが、直列入力ダイオード６３０、６３２、６３４のどれもオンにならないほど十分に低い電位にある場合には、第１のビット線ＢＬ１が選択される。すなわち、直列入力ダイオード６３０、６３２、６３４のどれにも、電流を導通するものがない。従って、充電コンデンサ６０５は、ＶＤの電位を保持し、第１のビット線ＢＬ１が選択される。留意すべきは、図６の実施態様のデコーダ構成では、負論理が利用されるという点である。すなわち、低電位は、論理「１」を表わし、高電位は、論理「０」を表わしている。
【００６２】
アドレス線Ａ［０］、Ａ［１］、Ａ［２］のどれかが、充電コンデンサ６０５の電位よりダイオード電圧降下分高い電位を有する場合、対応する直列入力ダイオード６３０、６３２、６３４は、電流を導通し、充電コンデンサ６０５は、対応する直列入力ダイオード６３０、６３２、６３４を介して放電する。これは、ビット線ＢＬ１が選択されないということに相当する。
【００６３】
第２のビット線ＢＬ２には、充電コンデンサ６５０、充電トランジスタ６５２、充電抵抗器６５４、及び、充電ダイオード６５６が含まれている。
【００６４】
アドレス線Ａ［０］が高（すなわち、図示のＡ［０］の反転が低）であり、他のアドレス線Ａ［１］、Ａ［２］の全てが、直列入力ダイオード６６２、６６４、６６６のどれもオンにならないほど十分に低い電位にある場合には、第２のビット線ＢＬ２が選択される。すなわち、直列入力ダイオード６６２、６６４、６６６のどれにも、電流を導通するものがない。従って、充電コンデンサ６５０は、ＶＤの電位を保持し、第２のビット線ＢＬ２が選択される。
【００６５】
アドレス線Ａ［０］（反転）、Ａ［１］、Ａ［２］のどれかが、充電コンデンサ６５０の電位よりダイオード電圧降下分高い電位を有する場合、対応する直列入力ダイオード６６２、６６４、６６６は、電流を導通し、充電コンデンサ６５０は、対応する直列入力ダイオード６６２、６６４、６６６を介して充電される。これは、ビット線ＢＬ２が選択されないということに相当する。
【００６６】
第３のビット線ＢＬ３には、充電コンデンサ６７０、充電トランジスタ６７２、充電抵抗器６７４、及び、充電ダイオード６７６が含まれている。
【００６７】
アドレス線Ａ［１］が高（すなわち、図示のＡ［１］の反転が低）であり、他のアドレス線Ａ［０］、Ａ［２］の全てが、直列入力ダイオード６８２、６８４、６８６のどれもオンにならないほど十分に低い電位にある場合には、第３の語線ＷＬ３が選択される。すなわち、直列入力ダイオード６８２、６８４、６８６のどれにも、電流を導通するものがない。従って、充電コンデンサ６７０は、ＶＤの電位を保持し、第３のビット線ＢＬ３が選択される。
【００６８】
アドレス線Ａ［１］（反転）、Ａ［０］、Ａ［２］のどれかが、充電コンデンサ６７０の電位よりダイオード電圧降下分高い電位を有する場合、対応する直列入力ダイオード６８２、６８４、６８６は、電流を導通し、充電コンデンサ６７０は、対応する直列入力ダイオード６８２、６８４、６８６を介して充電される。これは、ビット線ＢＬ３が選択されないということに相当する。
【００６９】
図６には、充電トランジスタ６１０、６５２、６７２が独立したトランジスタとして示されている。ただし、一般には、充電トランジスタ６１０、６５２、６７２は、同時に充電コンデンサの全てに事前充電を施す単一トランジスタというのが実際的である。
【００７０】
図７は、本発明のもう１つの実施態様に基づく操作を示すフローチャートである。この実施態様によれば、メモリ・アレイ内のメモリ・セルを選択する方法が得られる。
【００７１】
第１の操作７１０には、メモリ・セル・アドレスの受信が含まれる。
【００７２】
第２の操作７２０には、メモリ・セル・アドレスからの列アドレス及び行アドレスの生成が含まれる。
【００７３】
第３の操作７３０には、行選択線及び列選択線の一方の事前充電が含まれる。
【００７４】
第４の操作７４０には、行選択と同時に行われる、自己タイミング式充電回路の起動が含まれる。
【００７５】
第５の操作７５０には、列アドレス及び行アドレスに基づくメモリ・セルの選択が含まれる。
【００７６】
第６の操作７６０には、選択メモリ・セルに対応するビット線のしきい値電圧の検知に基づく、メモリ・セルの２状態の一方の検出が含まれる。
【００７７】
図８には、本発明のもう１つの実施態様によるメモリ・アレイ及び選択回路要素が示されている。この実施態様には、本発明の特定の実施例が含まれているが、本発明の制限を意図したものではない。そうではなく、この実施態様は、本発明の実施例の１つのを提示するために組み込まれたものである。
【００７８】
この実施態様には、前述のメモリ・セル・アレイ３０５、行デコーダ及び事前充電ブロック３１０、列デコーダ及び事前充電ブロック３１５、事前充電タイミング装置３２０、及び、センス増幅器３３０が含まれている。この実施態様には、行アドレス同期装置８１０、及び、列アドレス同期装置８２０も含まれている。
【００７９】
この実施態様のために施さなければならない制御には、行アドレス・ストローブ（ＲＡＳ）信号及び列アドレス・ストローブ（ＣＡＳ）信号が含まれている。
【００８０】
行アドレス同期装置８１０は、外部行アドレス（ＥＸＴ．ＲＯＷ）を受信して、外部行アドレスとＲＡＳ制御信号の同期をとり、行アドレス線信号Ｒ［０］、Ｒ［１］、Ｒ［２］及び反転行アドレス行信号を生成する。
【００８１】
列アドレス同期装置８１０は、外部列アドレス（ＥＸＴ．ＣＯＬＵＭＵＮ）を受信して、外部列アドレスとＣＡＳ制御信号の同期をとり、列アドレス線信号Ｃ［０］、Ｃ［１］、Ｃ［２］及び反転列アドレス線信号を生成する。
【００８２】
図８に示すように、選択語線（例えば、ＷＬ２）の電位は、ＶＣＣ−ＶＤとなる。残りの語線は、選択されず、電位はＶＤである。
【００８３】
選択ビット線（例えば、ＢＬ０）の電位はＶＤに達し、残りのビット線は、選択されず、それらの電位はＶＣＣ−ＶＤとなる。
【００８４】
図９には、図８のメモリ・アレイ及び選択回路要素に関連したタイミング波形が示されている。タイミング波形には、反復時間サイクルＴ０〜Ｔ６が含まれている。
【００８５】
ビット線事前充電制御線（ＢＬＰＣ）によって、メモリ・アクセスが開始される。ＢＬＰＣ制御線が高電位に遷移すると、ＢＬＰＣスイッチング・トランジスタ８０２がオンになり、列デコーダ及び事前充電ブロック３１５が、ビット線の全てに事前充電する。ＢＬＰＣ制御線が遷移して、低電位に戻ると、列デコーダ及び事前充電ブロック３１５は、有効列アドレスの受信準備が整っている。ＢＬＰＣスイッチング・トランジスタ８０２は、ＮＭＯＳトランジスタとして示されているが、他のタイプのトランジスタを利用することも可能である。
【００８６】
列アドレス同期装置８２０が、低電位に遷移するＣＡＳ制御信号を受信すると、適正な列アドレス（例えば、Ｃ［０］）が列アドレス同期装置８２０によって生成される。列アドレス同期装置８２０によって生成された列アドレスに従って、対応するビット線が選択されるか、または、選択されない。この例の場合、ビット線Ｂ［０］が選択され、ビット線Ｂ［１］が選択解除され非選択とされる。
【００８７】
行アドレス同期装置８１０が、低電位に遷移するＲＡＳ制御信号を受信すると、適正な行アドレス（例えば、Ｒ［０］）が行アドレス同期装置８１０によって生成される。
【００８８】
ＲＡＳ制御信号が遷移すると、語線事前充電（ＷＬＰＣ）制御線も起動する。図９の波形図には、事前充電タイミング装置３２０内における点Ａ及び点Ｂの電位波形が含まれている。事前充電タイミング装置３２０の入力（点Ａ）が、遅延想定コンデンサＣＬの充電につれて上昇する。遅延想定コンデンサＣＬが十分に高い電位まで充電されると、バッファ４１０がトリガし、バッファ４１０の出力（点Ｂ）が高に遷移する。遅延想定コンデンサＣＬのキャパシタンス値は、どの語線のキャパシタンスよりも大きくなるように選択されている。遅延が施されると、ＷＬＰＣ線が選択解除され、語線の充電トランジスタがオフになる。非選択線は、Ｄ．Ｃ．電流を導通せず、従って、ＲＯＭデコーダが必要とする電力が減少する。
【００８９】
図９には、２つの語線Ｗ［０］及びＷ［１］の波形が示されている。第１の語線Ｗ［０］は、選択語線であり、第１の語線の電位は、ＶＤの低電位からＶＣＣ−ＶＤの高電位への遷移が可能になる。第２の語線Ｗ［１］は、高電位への遷移が許されない。
【００９０】
センス増幅器３３０のセンス線（ＳＥＮＳＥ・ＥＮ）を起動すると、選択メモリ・セルのデータ（ＤＡＴＡ  ＯＵＴ）を読み取ることが可能になる。センス増幅器への入力がＶＣＣ−２ＶＤ＋０．２ボルトのしきい値電圧を超えると、センス増幅器３３０の単一センス増幅器の出力が高になる。これが生じるのは、選択語線と選択ビット線の間にダイオードが存在する場合である。
【００９１】
図１０には、本発明の実施態様の１つによる計算システムが示されている。一般に、計算システムには、中央演算処理装置（ＣＰＵ）９１０及び関連メモリ・システムが含まれている。メモリ・システムには、図３及び図４の行デコーダ及び事前充電装置３１０、列デコーダ及び事前充電装置３１５、及び、メモリ・アレイ３０５を含むことが可能である。
【００９２】
本発明の特定の実施態様について解説し、例証してきたが、本発明は、こうして解説及び例証された部分の特定の形態または構成に制限されるものではない。本発明は、付属の請求項による制限しか受けない。
【図面の簡単な説明】
【００９３】
【図１】メモリ・セル・アレイの構成を示す図である。
【図２】典型的なメモリ・アレイのアドレス・デコーダ論理回路を示す回路図である。
【図３】本発明の実施態様の１つによるメモリ・アレイ及び選択回路要素を示すブロック図である。
【図４】本発明のもう１つの実施態様によるメモリ・アレイ及び選択回路要素を示すブロック図である。
【図５】本発明の実施態様の１つによるメモリ・アレイ行デコーダを示す回路図である。
【図６】本発明の実施態様の１つによるメモリ・アレイ列デコーダを示す回路図である。
【図７】本発明の実施態様の１つによる操作を示すフローチャートである。
【図８】本発明のもう１つの実施態様によるメモリ・アレイ及び選択回路要素を示すブロック図である。
【図９】図８のメモリ・アレイ及び選択回路要素に関連したタイミング波形を示す波形図である。
【図１０】本発明の実施態様の１つによる計算システムを示すブロック図である。
【符号の説明】
【００９４】
３０５  メモリ・アレイ
３２０  事前充電タイミング装置、遅延回路、自己タイミング式選択回路
５０５、５５０、５７０  充電コンデンサ、行電荷保持素子
５１０  充電トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004227757.tif 000009
【図８】
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【図９】
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【図１０】
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