(57)【要約】【課題】選択横方向成長法を利用した簡易な製造方法によって、ＩＩＩ−Ｖ族化合物結晶から構成され、電流経路を結晶欠陥の少ない結晶で構成した縦型電界効果トランジスタを提供する。【解決手段】基板１１０と、間隙１２１を有するコレクタ電極１２０と、露出している基板１１０表面とコレクタ電極１２０を覆うとともに高欠陥領域１４４と低欠陥領域１４５が分布しているＩＩＩ−Ｖ族化合物結晶の下層１４６と、その下層１４６の高欠陥領域１４４の表面に形成されているゲート電極１３０と、下層１４６とゲート電極１３０を覆っているＩＩＩ−Ｖ族化合物結晶の上層１４７と、その上層１４７の表面に形成されているエミッタ電極１５０とを有する。【選択図】  図１０
2004349509.tif 000002
【特許請求の範囲】
【請求項１】
基板と、基板表面に形成されているとともに分散配置されている間隙から基板表面が露出しているコレクタ電極と、露出している基板表面とコレクタ電極を覆うとともに基板表面に平行な面内で高欠陥領域と低欠陥領域が分布しているＩＩＩ−Ｖ族化合物結晶の下層と、その下層の高欠陥領域の表面に形成されているとともに分散配置されている間隙から前記下層の低欠陥領域の表面が露出しているゲート電極と、露出している前記下層の低欠陥領域の表面とゲート電極を覆っているＩＩＩ−Ｖ族化合物結晶の上層と、その上層の表面に形成されているエミッタ電極とを有する半導体装置。
【請求項２】
前記のＩＩＩ−Ｖ族化合物結晶の下層と上層が、不純物を含有する窒化ガリウムからなる請求項１の半導体装置。
【請求項３】
前記のＩＩＩ−Ｖ族化合物結晶の下層と上層の間に、下層と上層より不純物濃度の低いＩＩＩ−Ｖ族化合物結晶の中間層が形成されている請求項１又は２の半導体装置。
【請求項４】
前記中間層のＩＩＩ族金属の一部が、Ａｌである請求項３の半導体装置。
【請求項５】
間隙が分散配置されているコレクタ電極を基板表面に形成する工程と、その間隙から露出している基板表面とコレクタ電極の表面にＩＩＩ−Ｖ族化合物を結晶成長させて下層を形成する工程と、コレクタ電極に対応する領域に間隙を有して下層表面を露出させるとともにコレクタ電極の間隙に対応する領域の下層表面を覆うゲート電極を形成する工程と、ゲート電極の間隙から露出する下層表面とゲート電極の表面にＩＩＩ−Ｖ族化合物を結晶成長させて上層を形成する工程と、上層の表面にエミッタ電極を形成する工程を有する半導体装置の製造方法。
【請求項６】
前記のゲート電極形成工程の前および／または後に、前記の下層と上層より不純物濃度の低いＩＩＩ−Ｖ族化合物の中間層を形成する工程が付加されている請求項５の半導体装置の製造方法。
【請求項７】
表面に平行な面内で高欠陥領域と低欠陥領域が分布しているＩＩＩ−Ｖ族化合物結晶の下層と、その下層の高欠陥領域の表面に形成されているとともに分散配置されている間隙から前記下層の低欠陥領域の表面が露出しているゲート電極と、露出している前記下層の低欠陥領域の表面とゲート電極を覆っているＩＩＩ−Ｖ族化合物結晶の上層とを有する半導体装置。
【請求項８】
間隙が分散配置されているマスク層を基板表面に形成する工程と、マスク層の間隙から露出している基板表面とマスク層の表面にＩＩＩ−Ｖ族化合物を結晶成長させて下層を形成する工程と、マスク層に対応する領域に間隙を有して下層表面を露出させるとともにマスク層の間隙に対応する領域の下層表面を覆うゲート電極を形成する工程と、ゲート電極の間隙から露出する下層表面とゲート電極の表面にＩＩＩ−Ｖ族化合物を結晶成長させて上層を形成する工程とを有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＩＩ−Ｖ族化合物結晶を利用する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】ＩＩＩ−Ｖ族化合物結晶を利用すると、特性の優れた半導体装置を実現できるものと期待されている。ＩＩＩ−Ｖ族化合物結晶は、シリコン結晶に比して、絶縁破壊電界および飽和電子速度等が大きいことから、高耐圧で大電流を制御できる半導体装置を実現できるものと期待されている。
しかしながら、ＩＩＩ−Ｖ族化合物の単結晶基板を形成することが困難であり、既存の半導体製造技術では、特性の優れた半導体装置を製造することができない。
【０００３】
図１に、半導体装置の一例であるＰＢＴ（パーミアブルベーストランジスタ）の断面構造を示す。ＰＢＴは、半導体結晶層４０と、半導体結晶層４０中に埋込まれたゲート電極３０と、表面に形成されたエミッタ電極５０と、裏面に形成されたコレクタ電極２０を備えており、縦型の電界効果トランジスタの一つである。ゲート電極３０は、間隙３１を隔てた状態で分散配置されている。
ゲート電極３０に電圧が印加されないと、ショットキ障壁によってゲート電極３０から空乏層が広がる。ゲート電極３０間の間隙３１が狭いと、隣接するゲート電極から伸びる空乏層がつながり、間隙３１の全体が空乏化される。このために、ゲート電極３０に電圧を印加しないことによって、高いオフ耐圧を得ることができる。ゲート電極３０に電圧を印加すると、ゲート電極３０から伸びる空乏層が小さくなり、間隙３１にチャネル領域が形成され、コレクタ・エミッタ間が導通する。
【０００４】
ＰＢＴの半導体結晶層４０を、ＩＩＩ−Ｖ族化合物結晶によって構成すると、高耐圧で大電流を制御できるトランジスタを実現し得るものと期待される。
しかしながら、現状ではＩＩＩ−Ｖ族化合物の単結晶基板を形成することが困難であり、特性の優れた半導体装置を製造することができない。
図２〜４を参照して、現状で利用可能な製造方法の一つを説明する。図２に示すように、最初にＳｉ等の単結晶基板１０の表面に有機金属気相成長（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下ＭＯＣＶＤ）法等により、ＩＩＩ−Ｖ族化合物の単結晶をエピタキシャル成長させてバッファ層４１を成膜する。基板１０の単結晶とＩＩＩ−Ｖ族化合物の単結晶の格子定数や熱膨張係数の違いから、バッファ層４１中には多数の結晶欠陥が形成される。特に、膜厚方向に延びてバッファ層４１を貫通する転位が形成されることが避けられない。次に、バッファ層４１の表面にＩＩＩ−Ｖ族化合物結晶を再度エピタキシャル成長させてＩＩＩ−Ｖ族化合物結晶の下層４２を形成する。次に、その下層４２の表面にフォトリソグラフィーによりゲート電極３０を形成する。次に、図３に示すように、ゲート電極３０の間隙から露出している下層４２とゲート電極３０の表面に、ＩＩＩ−Ｖ族化合物結晶を再度エピタキシャル成長させてＩＩＩ−Ｖ族化合物結晶の上層４３を形成する。次に、上層４３の表面にエミッタ電極５０を形成する。次に、図４に示すように、単結晶基板１０を除去し、バッファ層４１の裏面にスパッタ法等によりコレクタ電極２０を形成する。
【０００５】
上記の方法によると、ＩＩＩ−Ｖ族化合物を利用するＰＢＴを製造することができる。しかしながら、製造された半導体装置の特性は期待されたものにならない。バッファ層４１に存在する貫通転位は、下層４２と上層４３の膜圧方向に伝播する。そのため電流経路を形成する下層４２と上層４３を構成するＩＩＩ−Ｖ族化合物結晶に結晶欠陥が多いために、半導体装置の特性が期待されたものにならない。
【０００６】
結晶欠陥の少ないＩＩＩ−Ｖ族化合物結晶を作成するために、選択横方向成長法（ＥＬＯ：Ｅｐｉｔａｘｉａｌ  Ｌａｔｅｒａｌ  Ｏｖｅｒ−ｇｒｏｗｔｈ）が開発されている。これを利用して半導体装置を製造する技術が提案されており、特許文献１に開示されている。
【０００７】
【特許文献１】
特開２００１−２３０４１０号公報
【０００８】
特許文献１に記載の技術では、図５に示すように、Ｓｉあるいはサファイア等の単結晶基板１０の上に、低温堆積緩衝層６０を形成する。次に、ＳｉＯ２等のマスク層７０を形成する。マスク層７０には、間隙が分散配置されており、例えばストライプ状に形成する。次に、マスク層７０の間隙から露出している低温堆積緩衝層６０の表面から、ＩＩＩ−Ｖ族化合物結晶をＭＯＣＶＤ法によってエピタキシャル成長させる。成長条件を適切に選択することによって、間隙から膜厚方向（Ｌ１方向）に結晶が成長すると同時に、マスク層７０に沿った方向（横方向であるＬ２方向）にも結晶が成長していく。そして、それぞれの間隙から横方向へ成長してきた結晶が繋がり、マスク層７０は埋もれ、最終的には上面が平坦な１つの結晶層４０が形成される。この結晶層４０において、マスク層７０の間隙から膜厚方向に伸びる領域１Ａでは、単結晶基板１０とＩＩＩ−Ｖ族化合物結晶の格子定数や熱膨張係数の違いに起因して貫通転位等の結晶欠陥が多い。それに反してマスク層７０に沿って横方向に成長した結晶には、結晶欠陥が少ない。特に、低温堆積緩衝層６０の貫通転位から伸びる転位は、横方向に曲がって成長するために、マスク層７０の上方の領域２Ａの表面近傍では結晶欠陥密度が低い。マスク層７０が、結晶欠陥の伝播阻止層として作用し、そのマスク層７０の上方領域２Ａには結晶欠陥の少ないＩＩＩ−Ｖ族化合物が結晶成長する。
【０００９】
図６に、前記公開公報に記載されているＧａＮ系縦型電界効果型トランジスタの構成例を示す。選択横方向成長法によって形成されたＧａＮ単結晶層４０ａの表面に、ｎ型のＧａＮ結晶層４０ｂと、ｐ型のＧａＮ結晶層４０ｃと、ｎ型のＧａＮ結晶層４０ｄが積層されている。マスク層７０の間隙から露出している低温堆積緩衝層６０から膜厚方向に結晶成長した領域には、結晶欠陥が多く、マスク層７０の表面に沿って横方向に結晶成長した領域には、結晶欠陥が少ない。
図６の半導体装置では、結晶欠陥が多い領域にトレンチが形成され、結晶欠陥が多い領域が除去されている。トレンチにはゲート電極Ｇが埋め込まれている。トレンチゲート電極間のＧａＮ結晶層４０ａ〜４０ｄの結晶欠陥は少ない。その結晶欠陥の少ない領域の表面にソース電極Ｓが形成されている。また、基板１０と低温堆積緩衝層６０とマスク層７０は裏面から除去され、除去された後に、スパッタ法でドレイン電極Ｄが形成されている。
【００１０】
上記方法で製造される半導体装置の場合、電流経路を構成するＧａＮ単結晶層の結晶欠陥密度は低い。ゲート電極Ｇの下方に存在するＧａＮ単結晶層４０ａの結晶欠陥密度は高いが、そこには電流が流れないために、結晶欠陥密度が高い領域が存在していても半導体装置の特性を低下させない。
【００１１】
【発明が解決しようとする課題】特許文献１に記載の技術によって、結晶欠陥の少ないＩＩＩ−Ｖ族化合物結晶によって電流経路を形成する半導体装置を製造することが可能となり、特性の優れた半導体装置を実現することができる。
しかしながら、従来の製造方法では、結晶欠陥の多い領域にトレンチを形成する必要があり、製造工程が多くなってプロセスコストが高くなるという問題がある。
また、基板１０と低温堆積緩衝層６０とマスク層７０を裏面から除去し、除去した後にドレイン電極Ｄを形成する必要がある。裏面加工が必要とされ、プロセスコストが高くなるという問題がある。
【００１２】
本発明の基本的目的は、トレンチ形成工程を要しない製造方法を実現する。またトレンチ形成工程を要しないで製造できる半導体装置を実現する。
トレンチ形成工程が不必要となるだけでなく、裏面加工まで不必要となれば、製造工程が大幅に簡単化される。本発明の更なる目的は、裏面加工を不必要とする製造方法を実現する。また裏面加工を要しないで製造できる半導体装置を実現する。
【００１３】
【課題を解決するための手段及び作用と効果】本発明の１つの態様の半導体装置は、基板と、基板表面に形成されているとともに分散配置されている間隙から基板表面が露出しているコレクタ電極と、露出している基板表面とコレクタ電極を覆うとともに基板表面に平行な面内で高欠陥領域と低欠陥領域が分布しているＩＩＩ−Ｖ族化合物結晶の下層と、その下層の高欠陥領域の表面に形成されているとともに分散配置されている間隙から前記下層の低欠陥領域の表面が露出しているゲート電極と、露出している前記下層の低欠陥領域の表面とゲート電極を覆っているＩＩＩ−Ｖ族化合物結晶の上層と、その上層の表面に形成されているエミッタ電極とを有する。
【００１４】
コレクタ電極の間隙から露出している基板表面から膜厚方向に結晶成長した領域には結晶欠陥が多い。ここでは、その領域を高欠陥領域という。コレクタ電極に沿って横方向に結晶成長した領域には結晶欠陥が少ない。ここでは、その領域を低欠陥領域という。コレクタ電極に、基板表面を露出させる間隙を分散配置されておくことによって、ＩＩＩ−Ｖ族化合物結晶の下層には、基板表面に平行な面内で高欠陥領域と低欠陥領域が分布する。
【００１５】
ＩＩＩ−Ｖ族化合物結晶の下層には、高欠陥領域と低欠陥領域が分布している。その高欠陥領域の表面は、ゲート電極で覆われている。ゲート電極には間隙が分散配置されており、間隙の下方は低欠陥領域となっている。
ＩＩＩ−Ｖ族化合物結晶の上層は、ゲート電極の間隙から露出する低欠陥のＩＩＩ−Ｖ族化合物結晶層から結晶成長しているか、あるいは、選択横方向成長法によってゲート電極に沿って横方向に結晶成長している。いずれにしても、結晶欠陥が少ない。ＩＩＩ−Ｖ族化合物結晶の上層の全体が低欠陥領域となっている。
この半導体装置の電流経路は、ＩＩＩ−Ｖ族化合物結晶の上層と、ゲート電極の間隙と、その間隙の下方に存在するＩＩＩ−Ｖ族化合物結晶の下層で構成される。いずれの部分も低欠陥領域であり、結晶欠陥の少ないＩＩＩ−Ｖ族化合物結晶によって電流経路を構成することができる。
この半導体装置は、トレンチ形成工程も裏面加工も使わないで製造することができ、簡単に安価に製造することができる。
【００１６】
ＩＩＩ−Ｖ族化合物結晶の下層と上層を、不純物を含有する窒化ガリウムで形成することが好ましい。窒化ガリウムは、ＩＩＩ−Ｖ族化合物結晶の中でも、絶縁破壊電界や飽和電子速度が大きい。そのため、半導体装置の耐圧を高くし、オン抵抗を低くすることができる。
【００１７】
ＩＩＩ−Ｖ族化合物結晶の下層と上層の間に、下層と上層よりも不純物濃度の低いＩＩＩ−Ｖ族化合物結晶からなる中間層が形成されていることが好ましい。この場合、ゲート電極の間隙は中間層によって充填されている。
ゲート電極の間隙が、不純物濃度が低い層で充填されていると、ショットキ障壁による空乏層が広がりやすく、ノーマリオフ型が形成しやすくなる。更に、不純物濃度が低い層で電界強度が緩和されるため、耐圧を向上することができる。
【００１８】
中間層のＩＩＩ族金属の一部を、Ａｌで構成することが好ましい。この領域は電界強度が高くなりやすい領域なので、ＩＩＩ族金属の一部がＡｌであるＩＩＩ−Ｖ族化合物結晶によって、ゲート電極の間隙が充填されていると、絶縁破壊耐圧が高くなる分、耐圧特性を向上させることができる。
【００１９】
本発明の１つの態様の半導体装置の製造方法では、間隙が分散配置されているコレクタ電極を基板表面に形成する工程と、その間隙から露出している基板表面とコレクタ電極の表面にＩＩＩ−Ｖ族化合物を結晶成長させて下層を形成する工程と、コレクタ電極に対応する領域に間隙を有して下層表面を露出させるとともにコレクタ電極の間隙に対応する領域の下層表面を覆うゲート電極を形成する工程と、ゲート電極の間隙から露出する下層表面とゲート電極の表面にＩＩＩ−Ｖ族化合物を結晶成長させて上層を形成する工程と、上層の表面にエミッタ電極を形成する工程を実施する。コレクタ電極の間隙に対応する領域にゲート電極を形成し、コレクタ電極に対応する領域にゲート電極の間隙を確保する。
上記の製造方法によると、トレンチ形成工程も裏面加工工程も使わないで請求項１に記載の半導体装置を製造することができる。
【００２０】
上記製造方法において、ゲート電極形成工程の前、ゲート電極形成工程の後、またはゲート電極形成工程の前後に、ＩＩＩ−Ｖ族化合物結晶の下層と上層より不純物濃度の低いＩＩＩ−Ｖ族化合物結晶の中間層を形成することが好ましい。
ゲート電極の間隙に空乏層が広がりやすく、ノーマリオフ型が形成しやすくなる。更に、電界強度の緩和によって、オフ耐圧特性が向上した半導体装置を製造することができる。
【００２１】
本発明の１つの態様の半導体装置は、表面に平行な面内で高欠陥領域と低欠陥領域が分布しているＩＩＩ−Ｖ族化合物結晶の下層と、下層の高欠陥領域の表面に形成されているとともに分散配置されている間隙から下層の低欠陥領域の表面が露出しているゲート電極と、露出している下層の低欠陥領域の表面とゲート電極を覆っているＩＩＩ−Ｖ族化合物結晶の上層とを有する。
【００２２】
この半導体装置では、電流経路となる、ＩＩＩ−Ｖ族化合物結晶の上層と、ゲート電極の間隙と、その間隙の下方に存在するＩＩＩ−Ｖ族化合物結晶の下層は、いずれの低欠陥領域で構成される。この半導体装置は、トレンチ形成工程を使わないで製造することができ、簡単に安価に製造することができる。
【００２３】
本発明の１つの態様の半導体装置の製造方法では、間隙が分散配置されているマスク層を基板表面に形成する工程と、マスク層の間隙から露出している基板表面とマスク層の表面にＩＩＩ−Ｖ族化合物を結晶成長させて下層を形成する工程と、マスク層に対応する領域に間隙を有して下層表面を露出させるとともにマスク層の間隙に対応する領域の下層表面を覆うゲート電極を形成する工程と、ゲート電極の間隙から露出する下層表面とゲート電極の表面にＩＩＩ−Ｖ族化合物を結晶成長させて上層を形成する工程とを実施する。
【００２４】
マスク層をコレクタ電極で構成することもできるが、コレクタ電極と兼用する必要は必ずしもない。裏面加工してからコレクタ電極やドレイン電極等を形成してもよい。
本方法によると、ゲート電極の間隙から結晶欠陥の少ない上層を結晶成長させることができる。またゲート電極によって結晶欠陥の伝播を阻止することができる。結晶欠陥の少ないＩＩＩ−Ｖ族化合物結晶で上層を形成することが可能となる。
【００２５】
【発明の実施の形態】以下本発明の実施の形態について、図面を参照して詳細に説明する。
［第１実施形態］  第１実施形態の半導体装置の製造方法を、図７〜１０を用いて説明する。図７に示すように、サファイアの単結晶基板１１０を用意する。単結晶基板１１０は、シリコンであってもよく、安価な単結晶基板を用いることができる。単結晶基板１１０の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、タングステン等の金属材料からなる電極層を形成する。電極層の形成方法は、ＣＶＤ法に限定されるものではなく、例えば、スパッタ法や電子ビーム蒸着法等であっても良い。また、電極層の材料は、例えばポリシリコン等の材料であっても良い。電極層を形成するに先立って、単結晶基板１１０の表面に図示しない低温堆積緩衝層を所望の厚さで形成し、その表面に電極層を形成しても良い。低温堆積緩衝層は、次の工程で形成するＩＩＩ−Ｖ族化合物結晶と同じ結晶、あるいは格子定数と熱膨張係数が類似する結晶で形成する。
次に、電極層の表面にレジスト膜を形成し、フォトリソグラフィーによりパターニングし、電極層をエッチングしてコレクタ電極１２０を形成する。コレクタ電極１２０には、間隙１２１が分散して形成されるように、例えばストライブ状に形成される。
【００２６】
次に、図８に示すように、ＭＯＣＶＤ法により、コレクタ電極１２０の間隙１２１から露出している単結晶基板１１０の表面から、シリコンをドープしたｎ型のＧａＮ結晶を選択横方向成長法によって結晶成長させる。これがＧａＮ結晶の下層１４６を形成する。ＭＯＣＶＤ法では、水素雰囲気中において、ＩＩＩ族の有機金属とＶ族の水素化物が化学反応して結晶が成長する。図８に示すように、選択横方法成長法により結晶を成長させると、コレクタ電極１２０の間隙１２１から膜厚方向（Ｌ１方向）に結晶成長したＧａＮ結晶は、単結晶基板１１０と格子定数等が一致しないため、結晶欠陥が多く、転位が貫通している高欠陥領域１４４となる。コレクタ電極１２０の上方の領域では、ＧａＮ結晶が横方向に成長し、転位が横に曲がって形成されるために、結晶欠陥の少ない低欠陥領域１４５となる。なお、図示しない低温堆積緩衝層を単結晶基板１１０の上に形成した場合でも、その低温堆積緩衝層には基板１１０から貫通転位が伝播しているため、コレクタ電極１２０の間隙１２１に対応する領域は、結晶欠陥が多い高欠陥領域１４４となってしまう。
【００２７】
次に、図９に示すように、ＣＶＤ法（又は、スパッタ法や電子ビーム蒸着法等）とフォトリソグラフィーとエッチングによって、下層１４６の表面にタングステン等からなるゲート電極１３０を形成する。ゲート電極１３０は、高欠陥領域１４４の表面に形成される。ゲート電極１３０には間隙１３１が分散配置されており、間隙１３１は低欠陥領域１４５の表面を露出させる。コレクタ電極１２０の間隙１２１に対応する領域にゲート電極１３０を形成し、コレクタ電極１２１に対応する領域にゲート電極１３０の間隙１３１を確保する。
【００２８】
コレクタ電極１２０と間隙１２１が周期的に形成されていると、高欠陥領域１４４と低欠陥領域１４５も周期的に形成される。そのため、ゲート電極１３０と間隙１３１も周期的なパターンで形成することができる。ゲート電極１３０と間隙１３１のパターンは、コレクタ電極１２０と間隙１２１のパターンにあわせて形成することができる。なお、間隙１３１の幅が狭すぎると、ゲート電極１３０に電圧を印加しても空乏層が閉ざされたままとなり、チャネルが形成されないことがあるので、間隙１３１は所望の幅に調整する。
【００２９】
次に、図１０に示すように、ゲート電極１３０の間隙１３１に露出している低欠陥領域１４５の表面から、ＭＯＣＶＤ法により、シリコンをドープしたｎ型のＧａＮ結晶を選択横方向成長法により再度成長させる。高欠陥領域１４４の表面はゲート電極１３０で覆われているので、高欠陥領域１４４は表面に露出していない。表面に露出している低欠陥領域１４５からシリコンをドープしたｎ型のＧａＮ結晶を成長させるので、ＧａＮ結晶１４７は結晶欠陥が少ない。ゲート電極１３０の上方を横方向に成長するＧａＮ結晶１４７にも結晶欠陥が少ない。ＧａＮ結晶の上層１４７は、全領域において結晶欠陥が少ない。
ＧａＮ結晶の上層１４７の表面にエミッタ電極１５０を形成する。
【００３０】
以上によって、ＧａＮ結晶の下層１４６と上層１４７を利用するＰＢＴが得られる。電流経路となる、上層１４７、ゲート電極１３０の間隙１３１（正確には間隙１３１を充填する上層１４７）、ゲート電極１３０の間隙１３１の下方に位置する下層１４６の部分領域１４５は、結晶欠陥の少ないＩＩＩ−Ｖ族化合物結晶で構成されている。耐圧に優れ、オン抵抗の低いＰＢＴとなっている。
【００３１】
前記製造方法における第１特徴点は、ゲート電極１３０に、貫通転位の伝播を阻止する層としての役割を具備させた点である。このために、ＧａＮ結晶の上層１４７は、全領域において結晶欠陥が少ない。従来のように、結晶欠陥の多い領域にトレンチを形成する必要がない。
間隙１２１が分散配置されているマスク層１２０（この場合はコレクタ電極を兼用しているが、後で裏面加工してコレクタ電極を形成することが可能であり、マスク層がコレクタ電極を兼用する必要は必ずしもない。マスク層がコレクタ電極を兼用していなくても、ＩＩＩ−Ｖ族化合物結晶の上層１４７にトレンチを形成する必要がないという上記の特徴は得られる）を基板１１０の表面に形成する工程と、マスク層１２０の間隙１２１から露出している基板１１０の表面とマスク層１２０の表面にＩＩＩ−Ｖ族化合物を結晶成長させて下層１４６を形成する工程と、マスク層１２０に対応する領域に間隙１３１を有して下層１４６の表面を露出させるとともにマスク層１２０の間隙１２１に対応する領域の下層１４６の表面を覆うゲート電極１３０を形成する工程と、ゲート電極１３０の間隙１３１から露出する下層表面１４６とゲート電極１３０の表面にＩＩＩ−Ｖ族化合物を結晶成長させて上層１４７を形成する工程を実施することによって半導体装置を製造することができ、トレンチ形成工程が必要とされない。
【００３２】
第２の特徴は、コレクタ電極１２０にも、貫通転位の伝播を阻止するマスク層の役割を具備させた点である。従来の選択横方向成長法では、貫通転位の伝播を阻止するために、ＳｉＯ２のマスク層を利用している。このために、基板とマスク層を除去してコレクタ電極を形成する裏面加工が必要とされた。本方法によると、貫通転位の伝播を阻止する層がコレクタ電極であり、裏面加工が必要とされない。
間隙１２１が分散配置されているコレクタ電極１２０を基板１１０の表面に形成する工程と、その間隙１２１から露出している基板１１０の表面とコレクタ電極１２０の表面にＩＩＩ−Ｖ族化合物を結晶成長させて下層１４６を形成する工程と、コレクタ電極１２０に対応する領域に間隙１３１を有して下層１４６の表面を露出させるとともにコレクタ電極１２０の間隙１２１に対応する領域の下層１４６の表面を覆うゲート電極１３０を形成する工程と、ゲート電極１３０の間隙１３１から露出する下層１４６の表面とゲート電極１３０の表面にＩＩＩ−Ｖ族化合物を結晶成長させて上層１４７を形成する工程と、上層１４７の表面にエミッタ電極１５０を形成する工程を実施して半導体装置を製造すると、裏面加工が必要とされない。
前記製造方法では、ＩＩＩ−Ｖ族化合物結晶の積層を２回実施するだけで足りる。簡易な製造方法であり、プロセスコストを低減でき、安定した品質で製造することができる。
【００３３】
下層１４６は、結晶欠陥密度の多少の差から２つの領域に分けられる。１つはコレクタ電極１２０の間隙１２１の上方領域、即ち、膜厚方向に結晶成長して形成された高欠陥領域１４４であり、もう一方はコレクタ電極１２０の上方領域、即ち、基板１１０の表面に沿って横方向に結晶成長して形成された低欠陥領域１４５である。低欠陥領域１４５は、コレクタ電極１２０が存在する領域にほぼ一致する。高欠陥領域１４４は、コレクタ電極１２０の間隙１２１に対応する領域にほぼ一致する。コレクタ電極１２０と間隙１２１の周期的な配置に対応して高欠陥領域１４４と低欠陥領域１４５が周期的に形成されている。
【００３４】
ゲート電極１３０は高欠陥領域１４４の表面を蓋っている。高欠陥領域１４４は、コレクタ電極１２０の間隙１２１の上方に形成されることから、ゲート電極１３０は、コレクタ電極１２０の間隙１２１に対応する領域に形成されている。一方、ゲート電極１３０の間隙１３１は低欠陥領域１４５の表面を露出させている。低欠陥領域１４５は、コレクタ電極１２０の上方に形成されることから、ゲート電極１３０の間隙１３１は、コレクタ電極１２０に対応する領域に形成されている。
表面に平行な面内で高欠陥領域１４４と低欠陥領域１４５が分布しているＩＩＩ−Ｖ族化合物結晶の下層１４６と、その下層１４６の高欠陥領域１４４の表面に形成されているとともに分散配置されている間隙１３１から下層１４６の低欠陥領域１４５の表面が露出しているゲート電極１３０と、露出している下層１４６の低欠陥領域１４５の表面とゲート電極１３０を覆っているＩＩＩ−Ｖ族化合物結晶の上層１４７を有する半導体装置は、上層１４７にトレンチ加工をしないでも製造することができる。
特に、基板１１０と、基板１１０の表面に形成されているとともに分散配置されている間隙１２１から基板１１０の表面が露出しているコレクタ電極１２０を利用すると、裏面加工をしないでも製造することができる。
【００３５】
図１０に示すＰＢＴのゲート電極１３０に電圧が印加されないと、ショットキ障壁によってゲート電極１３０から空乏層が広がる。ゲート電極１３０間の間隙１３１が狭いと、隣接するゲート電極１３０から伸びる空乏層がつながり、間隙１３１の全体が空乏化される。このために、ゲート電極１３０に電圧を印加しないことによってコレクタ１２０・エミッタ１５０間に電流が流れず、ノーマリオフ型を得ることができる。ゲート電極１３０とコレクタ電極１２０に正電圧を印加し、エミッタ電極１５０に負電圧を印加するか接地すると、ゲート電極１３０から伸びる空乏層が小さくなり、間隙１３１にチャネル領域が形成される。エミッタ電極１５０から供給された電子は、上層１４７と、ゲート電極１３０の間隙１３１に形成されたチェネル領域と、下層１４６の低欠陥領域１４５を経て、コレクタ電極１２０に流れる。コレクタ１２０・エミッタ１５０間が導通する。
電子の流れる領域に結晶欠陥が多いと、低い電界強度で絶縁破壊されるため、耐圧特性は低下する。特に、ゲート電極１３０の間隙１３１に形成されるチャネル領域は、電界強度が高くなりやすい領域なので、この領域に結晶欠陥が多いと耐圧特性が低下する。本実施形態では、上層１４７と、ゲート電極１３０の間隙１３１と、低欠陥領域１４５は、結晶欠陥の少ない結晶で構成されている。よって、トランジスタの耐圧特性を向上することができる。高欠陥領域１４４は、結晶欠陥が多く、貫通転位が伝播した領域である。しかし、ここには電流が流れないたために、ＰＢＴトランジスタの特性に悪影響することはない。
【００３６】
第１実施形態では、ＩＩＩ−Ｖ族化合物結晶の下層１４６と上層１４７がＧａＮ結晶で構成されている。ＧａＮ結晶は、ＩＩＩ−Ｖ族化合物結晶の中でも、絶縁破壊電界と飽和電子速度等が大きいという特徴があるため、第１実施形態のトランジスタは、耐圧特性に優れ、オン時の抵抗が低い。
【００３７】
下層１４６の表面に形成するゲート電極１３０の大きさは、トランジスタ特性に影響する。第１実施形態では、コレクタ電極１２０の間隙１２１よりもわずかに大きなゲート電極１３０を形成することが有利である。電流の流れる通路に結晶欠陥の多い領域が形成されていると、低い電界強度で絶縁破壊される。そのため、電流の流れる通路には多くの結晶欠陥が形成されない構成とするのが好ましい。貫通転位が伝播している高欠陥領域１４４の表面を包含するようにゲート電極１３０を形成すると、その後の結晶成長では、高欠陥領域１４４を下地として結晶が成長しないので、貫通転位が上層１４７に伝播しない。上層１４７の全領域を結晶欠陥の少ない領域とすることができる。
【００３８】
［第２実施形態］  第２実施形態では、第１実施形態でゲート電極１３０を形成（図９参照）した後に、中間層１４８を結晶成長させる（図１１参照）。ゲート電極１３０の間隙１３１から露出している低欠陥領域１４５の表面から、ＩＩＩ−Ｖ族化合物結晶の下層１４６と上層１４７よりも不純物濃度が低いＧａＮ結晶を、ＭＯＣＶＤ法によって成長させて中間層１４８を形成する。ゲート電極１３０の上方には、選択横方向成長法によって中間層１４８が結晶成長する。
ゲート電極１３０の間隙１３１と上方領域を不純物濃度が低い中間層１４８で充填すると、ショットキ障壁によって空乏層が広がりやすくなる。そのため、効果的に間隙１３１が空乏層により閉ざされ、ノーマリオフ型が形成しやすくなる。また、中間層１４８での電界強度が緩和されるため、オフ耐圧を向上することができる。中間層１４８を、ＩＩＩ族金属としてＡｌを含有するＩＩＩ−Ｖ族化合物結晶で構成すると、絶縁破壊耐圧が高くなる。Ａｌは結晶の一部に含有されているだけでもよい。
上記では、ゲート電極１３０を形成してから中間層１４８を形成しているが、中間層１４８を形成してからゲート電極１３０を形成してもよい。この場合、ゲート電極１３０の間隙１３１と下方の領域が中間層１４８で形成される。中間層１４８を形成してからゲート電極１３０を形成し、ゲート電極１３０を形成してから中間層１４８を再度形成してもよい。この場合、ゲート電極１３０が中間層１４８内に完全に埋め込まれた構成のトランジスタを製造することができる。
【００３９】
次に、図１２に示すように、中間層１４８の上にシリコンをドープしたＧａＮの結晶をＭＯＣＶＤ法により成長させ、上層１４７を形成する。この上層１４７の不純物濃度は、中間層１４８よりも高い濃度で形成する。次に、上層１４７の上に、例えばＡｌからなるエミッタ電極１５０を形成する。
こうして製造される半導体装置でも、電流の通路である、上層１４７、中間層１４８、ゲート電極１３０の間隙１３１、下層１４６の間隙１３１の下方の領域１４５は、結晶欠陥の少ない結晶で構成される。
【００４０】
ゲート電極１３０の間隙１３１が実質的に完全空乏化される幅は、間隙１３１の不純物濃度と関係している。ゲート電極１３０の間隙１３１の不純物濃度を低く設定すると、間隙１３１の幅が長くても、その間隙１３１を実質的に完全空乏化することができる。そこで、ゲート電極１３０の近傍で、特に電流の流れるチャネル領域となる間隙１３１のＩＩＩ−Ｖ族化合物結晶の不純物濃度を、下層１４６と上層１４７よりも低い濃度で形成することで、実質的に完全空乏化しやすくすることができ、ノーマリオフ型を形成しやすくなる。また、中間層１４８での電界強度を緩和できるため、耐圧を向上することができる。この中間層１４８を、ＩＩＩ族金属の一部にＡｌを含有したＩＩＩ−Ｖ族化合物結晶で構成すると、この領域での絶縁破壊耐圧が高くなり、さらに耐圧を向上することができる。
【００４１】
中間層１４８において不純物濃度を低く設定することで、キャリア密度が下がり耐圧は向上する。その一方、ゲート電極１３０の間隙１３１のチャネル領域でキャリア密度が下がるためオン抵抗も増加する。オン抵抗と耐圧はトレードオフの関係にあるといえる。所望するトランジスタの特性に合わせて、間隙１３１の幅とチャネル領域の不純物濃度を適時設定することが望ましい。
【００４２】
第１と第２の実施形態に係る半導体装置は、ノーマリオフ型として動作する。ノーマリオフ型とは、ゲート電極に電圧を印加していない場合、実質的に電流が流れないことをいう。ノーマリオフ型の半導体装置は、例えばインバーター回路を構成しやすい。
【００４３】
第１と第２の実施形態に係る半導体装置は、コレクタ電極とエミッタ電極が上下方向に配置された縦型電界効果トランジスタである。前記したように、ゲート電極の間隙の幅と不純物濃度を調整することによって電流の流れるチャネル領域を広く形成することができる。横型電界効果トランジスタ等に比べ、チャネル領域が広くなり、導通面積が広く確保できるので、大電流動作に適用し得る。
【００４４】
また、図６に示した従来の縦型電界効果型トランジスタでは、ゲート電極Ｇと接する結晶層４０を局部的に電流が流れ、電流の流れるチャネル領域の導通面積は狭かった。従来の縦型電界効果型トランジスタと比較しても、本発明の半導体装置はチャネル領域を広く形成することができる。
【００４５】
コレクタ電極の間隙の形状は、ストライプの他に、例えば、矩形、丸形等を周期的に形成した構成であっても良い。間隙から形成される高欠陥領域の表面にゲート電極を形成することで、本発明に係る半導体装置を製造することができる。
【００４６】
ＩＩＩ−Ｖ族化合物結晶がＧａＡｓであっても良い。ＧａＡｓ結晶でパーミアブルベーストランジスタを実現したことが報告されているが、高価なＧａＡｓ単結晶基板から製造していたため、プロセスコストが高くなるといった問題があった。前記製造方法を用いれば、安価なシリコン単結晶基板からＧａＡｓで構成されるトランジスタの製造が可能となり、プロセスコストを低減できる。
【００４７】
また、電極材料としては、タングステンの他にＡｌ等の金属でも構成し得る。ＩＩＩ−Ｖ族化合物結晶と接触特性が良好な金属を選択することで、コレクタ電極とエミッタ電極との接触性が向上し、整流特性等を改善できる。
【００４８】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】従来のパーミアブルベーストランジスタの断面図を示す。
【図２】従来の製造方法におけるゲート電極の形成工程を示す。
【図３】従来の製造方法におけるエミッタ電極の形成工程を示す。
【図４】従来の製造方法におけるコレクタ電極の形成工程を示す。
【図５】選択横方向成長法における結晶成長過程を示す。
【図６】従来のＧａＮからなる縦型電界効果型トランジスタの構造を示す。
【図７】本発明に係る半導体装置のコレクタ電極の形成工程を示す。
【図８】本発明に係る半導体装置の下層の形成工程を示す。
【図９】本発明に係る半導体装置のゲート電極の形成工程を示す。
【図１０】第１実施形態の半導体装置の断面図を示す。
【図１１】第２実施形態の半導体装置における中間層の形成工程を示す。
【図１２】第２実施形態の半導体装置の断面図を示す。
【符号の説明】
１１０：単結晶基板
１２０：コレクタ電極（マスク層）
１２１：コレクタ電極間の間隙
１３０：ゲート電極
１３１：ゲート電極間の間隙
１４４：高欠陥領域
１４５：低欠陥領域
１４６：下層
１４７：上層
１４８：中間層
１５０：エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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