(57)【要約】【課題】　性能の悪いメモリセルが含まれていても、その性能の最悪のメモリセルに影響を受けずに高速アクセスを可能とする。【解決手段】　メモリシステムは、複数のメモリ領域Ｒ１〜Ｒ４を含み、同一の原理に基づいて動作するメモリ２と、メモリ２のアドレス空間ＡＳ１〜ＡＳ４と複数のメモリ領域Ｒ１〜Ｒ４との間の対応関係に基づいて、論理アドレスを物理アドレスに変換するアドレス変換制御回路１とを備え、前記対応関係は、メモリ２の性能に関する固有条件に基づいて規定されている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
　複数のメモリ領域を含み、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＲＯＭおよび強誘電体メモリからなる群の選択された１つのメモリである記憶手段と、
　前記記憶手段のアドレス空間と前記複数のメモリ領域との間の対応関係に基づいて、論理アドレスを物理アドレスに変換するアドレス変換手段と、
　複数のバスであって、前記複数のバスのそれぞれは、前記複数のメモリ領域のうちの対応するメモリ領域と前記アドレス変換手段とを接続し、前記複数のバスのそれぞれは、動作周波数を有する、複数のバスと
を備え、
　前記対応関係は、前記複数のバスのそれぞれの前記動作周波数に関する固有条件に基づいて規定されている、メモリシステム。
【請求項２】
　複数のメモリ領域を含み、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＲＯＭおよび強誘電体メモリからなる群の選択された１つのメモリである記憶手段と、
　前記記憶手段のアドレス空間と前記複数のメモリ領域との間の対応関係に基づいて、論理アドレスを物理アドレスに変換するアドレス変換手段と、
　複数のバスであって、前記複数のバスのそれぞれは、前記複数のメモリ領域のうちの対応するメモリ領域と前記アドレス変換手段とを接続する、複数のバスと
を備え、
　前記アドレス変換手段は、前記複数のバスのそれぞれの動作電圧に適合するように設定されており、
　前記対応関係は、前記複数のバスのそれぞれの前記動作電圧に関する固有条件に基づいて規定されている、メモリシステム。
【請求項３】
　複数のメモリ領域を含み、ＤＲＡＭ、フラッシュメモリ、ＲＯＭおよび強誘電体メモリからなる群の選択された１つのメモリである記憶手段であって、前記複数のメモリ領域のそれぞれは、データ保持時間を有する、記憶手段と、
　前記記憶手段のアドレス空間と前記複数のメモリ領域との間の対応関係に基づいて、論理アドレスを物理アドレスに変換するアドレス変換手段と
を備え、
　前記対応関係は、前記複数のメモリ領域のそれぞれの前記データ保持時間に関する固有条件に基づいて規定されている、メモリシステム。
【請求項４】
　前記対応関係は、前記アドレス空間に含まれる連続した領域が前記複数のメモリ領域のうちの１つに割り当てられることを規定する、請求項１〜３のいずれかに記載のメモリシステム。
【請求項５】
　前記記憶手段は、複数のメモリチップを含み、
　前記複数のメモリ領域は、前記複数のメモリチップによって形成される、請求項１〜３のいずれかに記載のメモリシステム。
【請求項６】
　前記記憶手段は、単一のメモリチップを含み、
　前記複数のメモリ領域は、前記単一のメモリチップによって形成される、請求項１〜３のいずれかに記載のメモリシステム。
【請求項７】
　前記アドレス変換手段は、
　選択情報に応じて、前記アドレス空間と前記複数のメモリ領域との間の複数の前記対応関係のうちの１つを選択する選択手段と、
　前記選択された対応関係に基づいて前記論理アドレスを前記物理アドレスに変換する変換手段と、
　を含む、請求項１〜３のいずれかに記載のメモリシステム。
【請求項８】
　前記選択手段は、
　前記複数の対応関係を蓄積する連想メモリと、
　前記選択情報に応じて前記連想メモリに蓄積された前記複数の対応関係のうちの１つを出力する出力手段と
　を含む、請求項７に記載のメモリシステム。
【請求項９】
　前記アドレス変換手段は、前記対応関係に基づいてアプリケーションプログラムから入力された論理アドレスを物理アドレスに変換するコンパイラを含む、請求項１〜３のいずれかに記載のメモリシステム。
【請求項１０】
　前記アドレス変換手段は、前記データ保持時間に関する固有条件に基づいて、前記論理アドレスを、スタンバイ時に電源が供給される第１のメモリ領域に対応する物理アドレスか、前記スタンバイ時に電源が供給されない第２のメモリ領域に対応する物理アドレスに変換する、請求項３に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アドレス変換制御回路を含むメモリシステムに関し、特に複数のメモリ領域を含んでおり、同一の原理に基づいて動作する記憶部を備えたメモリシステムに関する。
【背景技術】
【０００２】
　通常、ＣＰＵは、同一の原理に基づいて動作するメモリセルからなるメモリにアクセスする場合、メモリのアドレスと、読み出し・書き込み等の動作を指定する制御信号とをメモリに対して送出する。メモリは、ＣＰＵが送出したアドレスを受けて、そのアドレスに対応するメモリセルをアクセスする。このとき、メモリ内のすべてのメモリセルは、同一の性能で動作することを前提として用いられている。
【０００３】
　例えば、６４メガビットの容量を持つダイナミックランダムアクセスメモリ以下、ＤＲＡＭと呼ぶ）では、メモリ内のすべてのメモリセルに対して、同一のアクセス時間でアクセス動作が行われ、同一のデータ保持時間でリフレッシュ動作が行われている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　しかし、メモリ内の個々のメモリセルの性能に注目すると、個々のメモリセルの性能は大きな幅を持っている。このため、メモリ全体のスペックをすべてのメモリセルで満足させるために、メモリ全体のスペックは最悪の性能のメモリセルに合わせて定められている。この結果、メモリ内に性能の高いメモリセルが存在していても、性能の高いメモリセルを有効に活用することができないという課題が生じている。以下具体的に説明する。
【０００５】
　例えば、２５６メガビットＤＲＡＭでは、メモリ内の個々のメモリセルの性能、例えばアクセス速度およびデータ保持時間は大きな幅を持つことが知られている。
【０００６】
　アクセス速度に関しては、信号配線の細線化に伴って配線抵抗や配線長が増大するため、入出力用回路から最も近い位置に配置されたメモリセルと入出力用回路から最も遠い位置に配置されたメモリセルとの間で距離差が生じるので、メモリセル自体のアクセス速度は同一であっても、入出力用回路から最も近い位置に配置されたメモリセルと入出力用回路から最も遠い位置に配置されたメモリセルとの間で距離差を含めたアクセス速度の実力に数ナノ秒の差が生じることが知られている。
【０００７】
　メモリが複数のメモリチップから成る場合は、メモリ制御回路から最も近い位置に実装されたメモリチップと、メモリ制御回路から最も遠い位置に実装されたメモリチップとの間には１０センチメートル以上の距離差が生じるので、メモリセル自体のアクセス速度は同一であっても、メモリ制御回路から最も近い位置に実装されたメモリチップ内のメモリセルとメモリ制御回路から最も遠い位置に実装されたメモリチップ内のメモリセルとの間で距離差を含めたアクセス速度の実力に０．５ナノ秒以上の差が生じることが知られている。
【０００８】
　このように、メモリ内の個々のメモリセルのアクセス速度の実力に差があるときは、メモリ全体のアクセス速度のスペックは最悪のアクセス速度のメモリセルに合わせて定められている。
【０００９】
　データ保持時間に関しては、１９９５年のアイエスエスシーシーの論文（ＩＳＳＣＣ）において２４５ページの図２に示されているように、データ保持時間の短いメモリセルとデータ保持時間の長いメモリセルとの間には、データ保持時間に５０倍程度の差があることが知られている。メモリ内の個々のメモリセルのデータ保持時間に差があるときは、メモリ全体のデータ保持時間のスペックはデータ保持時間の長いメモリセルに合わせて定められている。メモリセルのデータ保持時間が長くなるとメモリセルの消費電力が大きくなる。
【００１０】
　このように、メモリ内の個々のメモリセルのアクセス速度やデータ保持時間の実力は良いものから悪いものまで大きな幅を持つので、最悪の性能のメモリセルでも動作を保証できるように、メモリ全体のスペックは最悪の性能のメモリセルに合わせて定められている。この結果、メモリ内にアクセス速度の速いメモリセルやデータ保持時間の短いメモリセルが存在していても、これらのメモリセルを有効に活用することができないという課題が生じている。
【００１１】
　今後、メモリに対してアクセス速度に関するスペックの要求がさらに高まると、個々のメモリセルにおける距離差の影響を含めたアクセス速度のばらつきの幅とメモリに要求されるアクセス速度との差が小さくなってくる。
【００１２】
　例えば、１ギガヘルツで動作しなければならないメモリを設計しようとする場合を例に挙げて説明する。１ギガヘルツの周波数でメモリが動作する場合に要求されるアクセス時間は１ナノ秒である。前述したように、メモリセル自体のアクセス速度は同一であっても、メモリ制御回路から最も近い位置に実装されたメモリチップ内のメモリセルと最も遠い位置に実装されたメモリチップ内のメモリセルとの間で距離差を含めたアクセス速度の実力に０．５ナノ秒以上の差が生じる。従って、最悪のアクセス速度のメモリセル、即ちメモリ制御回路から最も遠い位置に実装されたメモリチップ内のメモリセルの距離差の影響を含めたアクセス速度が１ナノ秒以下であるためには、メモリセル自体のアクセス速度は１ナノ秒−０．５ナノ秒＝０．５ナノ秒以下でなければならない。メモリセル自体のアクセス速度が０．５ナノ秒以下であるメモリチップを高い歩留まりで製造することは困難であるため、メモリチップのコストが高くなる。
【００１３】
　今後、メモリに対するスペックの要求が高まり、個々のメモリセルが持つ性能の実力のばらつきの幅が要求スペックに対して無視できなくなってくると、メモリ内のすべてのメモリセルで高い要求スペックを満足することが困難になってくると考えられる。
【００１４】
　また、メモリの総容量が大きくなってくると、入出力回路やメモリ制御回路から遠い位置に配置されたメモリセルと入出力回路やメモリ制御回路から近い位置に配置されたメモリセルとの間のアクセス速度の差がより一層大きくなってくるから、要求されるスペックをすべてのメモリセルで満足することが益々困難になってくると考えられる。
【００１５】
　一方、メモリの総容量が大きくなってくると、すべてのメモリセルが同じ用途に使われることは少ないと考えられる。例えば、高速なアクセスが要求されるメモリセルの領域と、低速だが、データ保持時間の長いことが要求されるメモリセルの領域とがメモリ領域の中に混在すると考えられる。さらに、アクセス速度の中でもランダムアクセスが高速であることが要求されるメモリセルの領域や、シリアルアクセスが高速であることが要求されるメモリセルの領域とがメモリ領域の中に混在すると考えられる。
【００１６】
　これらの多種にわたる要求スペックを、メモリ内のすべてのメモリセルが高いレベルで満足することは、益々困難になってくると考えられる。
【００１７】
　本発明は、このような従来技術の課題に鑑みてなされたものである。
【００１８】
　本発明の目的は、最悪の性能のメモリセルによる影響を受けずに、高い要求スペックでの動作を可能とするメモリシステムを提供することにある。
【００１９】
　本発明の他の目的は、最悪のアクセス速度のメモリセルによる影響を受けずに高速アクセスが可能なメモリシステムを提供することにある。
【００２０】
　本発明のさらに他の目的は、消費電力の大きいメモリセルによる影響を受けずにパワー消費を低減できるメモリシステムを提供することにある。
【課題を解決するための手段】
【００２１】
　本発明に係るメモリシステムは、複数のメモリ領域を含み、同一の原理に基づいて動作する記憶手段と、前記記憶手段のアドレス空間と前記複数のメモリ領域との間の対応関係に基づいて、論理アドレスを物理アドレスに変換するアドレス変換手段とを備え、前記対応関係は、前記記憶手段の性能に関する固有条件に基づいて規定されている。このことにより上記目的が達成される。
【００２２】
　前記対応関係は、前記アドレス空間に含まれる連続した領域が前記複数のメモリ領域のうちの１つに割り当てられることを規定してもよい。
【００２３】
　前記記憶手段は、複数のメモリチップを含み、前記複数のメモリ領域は、前記複数のメモリチップによって形成されていてもよい。
【００２４】
　前記記憶手段は、単一のメモリチップを含み、前記複数のメモリ領域は、前記単一のメモリチップによって形成されていてもよい。
【００２５】
　前記アドレス変換手段は、選択情報に応じて、前記アドレス空間と前記複数のメモリ領域との間の複数の前記対応関係のうちの１つを選択する選択手段と、前記選択された対応関係に基づいて前記論理アドレスを前記物理アドレスに変換する変換手段とを含んでいてもよい。
【００２６】
　前記選択手段は、前記複数の対応関係を蓄積する連想メモリと、前記選択情報に応じて前記連想メモリに蓄積された前記複数の対応関係のうちの１つを出力する出力手段とを含んでいてもよい。
【００２７】
　前記アドレス変換手段は、前記対応関係に基づいてアプリケーションプログラムから入力された論理アドレスを物理アドレスに変換するコンパイラを含んでいてもよい。
【００２８】
　前記固有条件は、前記メモリのアクセス速度に関する第１の固有条件と、前記メモリのパワー消費に関する第２の固有条件とを含んでいてもよい。
【００２９】
　前記第１の固有条件は、入出力回路または前記アドレス変換手段とメモリセルとの間の距離差に関する固有条件と、バスの動作周波数の高低に関する固有条件と、前記バスの動作電圧の高低に関する固有条件とを含んでおり、前記第２の固有条件は、トランジスタのしきい値電圧の高低に関する固有条件と、スタンバイ時のデータ保持時間に関する固有条件とを含んでいてもよい。
【００３０】
　本発明に係るメモリシステムによれば、アドレス変換手段は記憶手段のアドレス空間と複数のメモリ領域との間の対応関係に基づいて、論理アドレスを物理アドレスに変換する。対応関係は、記憶手段の性能に関する固有条件に基づいて規定される。
【００３１】
　このため、メモリシステムは最悪の性能のメモリセルによる影響を受けずに、高い要求スペックでの動作が可能となる。
【発明の効果】
【００３２】
　以上のように本発明に係るメモリシステムによれば、性能種別の要求に対応してメモリ空間内で異なる性能を持つことが許されるので、良い性能のメモリセルのアドレス空間と悪い性能のメモリセルのアドレス空間とを指定して動作させることができる。
【００３３】
　このため、最悪の性能のメモリセルによる影響を受けずに高い要求スペックでの動作が可能になるという効果が生ずる。
【発明を実施するための最良の形態】
【００３４】
　以下、本発明のメモリシステムの実施の形態を説明する。
【００３５】
　表１を参照して、本発明の実施の形態に係るメモリシステムにおけるメモリの性能に関する固有条件を説明する。メモリの性能に関する固有条件は、メモリのアクセス速度に関する固有条件とメモリのパワー消費に関する固有条件とを含む。メモリのアクセス速度に関する固有条件は、入出力回路またはメモリ制御回路とメモリセルとの間の距離差に関する固有条件と、バスの動作周波数の高低に関する固有条件と、バスの動作電圧の高低に関する固有条件とを含む。メモリのパワー消費に関する固有条件は、トランジスタのしきい値電圧の高低に関する固有条件と、スタンバイ時のデータ保持時間に関する固有条件とを含む。
【００３６】
　実施の形態１〜６に係るメモリシステムはメモリのアクセス速度に関する固有条件に関し、実施の形態７〜８に係るメモリシステムはメモリのパワー消費に関する固有条件に関する。
【００３７】
【表１】
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【００３８】
　（実施の形態１）
図１（ａ）は、本発明の実施の形態１に係るメモリシステム１００の構成を示す。図１（ｂ）は実施の形態１に係るメモリシステム１００によるアドレス変換の状態を示す。
【００３９】
　図１（ａ）を参照して、メモリシステム１００は、ＣＰＵ３とアドレス変換制御回路１とメモリ２とを備えている。メモリ２は、入出力回路２０１とメモリ領域Ｒ１、Ｒ２、Ｒ３およびＲ４とを含んでいる。メモリ領域Ｒ１およびＲ４内のメモリセルは、メモリ領域Ｒ２およびＲ３内のメモリセルよりも入出力回路２０１から遠い位置に配置されている。
【００４０】
　前述したように入出力用回路２０１から近いメモリ領域Ｒ２、Ｒ３に配置されたメモリセルと入出力用回路２０１から遠いメモリ領域Ｒ１、Ｒ４に配置されたメモリセルとの間で、入出力用回路２０１からの距離差が生じるため、メモリセル自体のアクセス速度は同一であっても、入出力用回路２０１から近いメモリ領域Ｒ２、Ｒ３に配置されたメモリセルと入出力用回路２０１から遠いメモリ領域Ｒ１、Ｒ４に配置されたメモリセルとの間で、距離差を含めたアクセス速度の実力に差が生じる。即ち、メモリ領域Ｒ１およびＲ４に配置されたメモリセルのアクセス速度はメモリ領域Ｒ２およびＲ３に配置されたメモリセルのアクセス速度よりも遅い。
【００４１】
　図１（ｂ）を参照して、メモリ２のアドレス空間６は、連続した領域ＡＳ１、ＡＳ２、ＡＳ３およびＡＳ４を含んでいる。領域ＡＳ１〜ＡＳ４とメモリ領域Ｒ１〜Ｒ４とは、４本の矢印で示す対応関係によって対応づけられている。この対応関係は、入出力回路２０１と各メモリ領域Ｒ１〜Ｒ４に配置されたメモリセルとの間の距離差に起因するアクセス速度に関する固有条件に基づいて規定されている。高速アクセス用途に使用される領域ＡＳ１およびＡＳ２は、入出力回路２０１から近い位置に配置され、アクセス速度の速いメモリセルを含むメモリ領域Ｒ２およびＲ３にそれぞれ割り当てられている。低速アクセス用途に使用される領域ＡＳ３およびＡＳ４は、入出力回路２０１から遠い位置に配置され、アクセス速度の遅いメモリセルを含むメモリ領域Ｒ１およびＲ４にそれぞれ割り当てられている。
【００４２】
　ＣＰＵ３とアドレス変換制御回路１とは両者の間で、アドレス空間６における高速アクセス用途の領域と低速アクセス用途の領域とを事前に決定している。図１（ｂ）に示す例では、高速アクセス用途には領域ＡＳ１（論理アドレス：００００〜４４４４）またはＡＳ２（論理アドレス：４４４５〜８８８８）を使用し、低速アクセス用途には領域ＡＳ３（論理アドレス：８８８９〜ＣＣＣＣ）またはＡＳ４（論理アドレス：ＣＣＣＤ〜ＦＦＦＦ）を使用するように、ＣＰＵ３とアドレス変換制御回路１との間で事前に決定している。
【００４３】
　ＣＰＵ３は高速アクセス用途の要求をするときは、領域ＡＳ１またはＡＳ２に対応する論理アドレス（００００〜８８８８）を読み出し動作・書き込み動作を指定する制御信号とともにアドレス変換回路１へ出力する。ＣＰＵ３は低速アクセス用途の要求をするときは、領域ＡＳ３またはＡＳ４に対応する論理アドレス（８８８９〜ＦＦＦＦ）を、読み出し動作・書き込み動作を指定する制御信号とともにアドレス変換回路１へ出力する。
【００４４】
　アドレス変換制御回路１は、ＣＰＵ３が出力した論理アドレスを図１（ｂ）に示す対応関係に基づいて物理アドレスに変換する。
【００４５】
　アドレス変換制御回路１は、領域ＡＳ１またはＡＳ２に対応する論理アドレス（００００〜４４４４、４４４５〜８８８８）をＣＰＵ３から受け取ると、ＣＰＵ３が高速アクセスを要求していると判断し、ＣＰＵ３から受け取った論理アドレスをアクセス速度の速いメモリセルを含むメモリ領域Ｒ２またはＲ３に対応する物理アドレスにそれぞれ変換する。
【００４６】
　アドレス変換制御回路１は、領域ＡＳ３またはＡＳ４に対応する論理アドレス（８８８９〜ＣＣＣＣ、ＣＣＣＤ〜ＦＦＦＦ）をＣＰＵ３から受け取ると、ＣＰＵ３が低速アクセスを要求していると判断し、ＣＰＵ３から受け取った論理アドレスをアクセス速度の遅いメモリセルを含むメモリ領域Ｒ１またはＲ４に対応する物理アドレスにそれぞれ変換する。
【００４７】
　このアドレス変換は、（数１）に示すアルゴリズムに基づいて実行される。
【００４８】
【数１】
2004110857.tif 000004
【００４９】
　（実施の形態２）
　図２〜図４を参照して、実施の形態２に係るメモリシステム２００を説明する。
【００５０】
　図２（ａ）は、実施の形態２に係るメモリシステム２００の構成を示す。図２（ｂ）は、メモリシステム２００によるアドレス変換の状態を示す。図１で前述した要素と同一の要素には同一の参照符号を付している。これらについての詳細な説明は省略する。
【００５１】
　ＣＰＵ３は、高速アクセス要求と低速アクセス要求との種別を示すモード信号と論理アドレスとをアドレス変換回路２１へ出力する。
【００５２】
　ＣＰＵ３は高速アクセス用途の要求をするときは、高速アクセス要求を示すモード信号（ｍｏｄｅ＝モード１）と任意の論理アドレス（００００〜ＦＦＦＦ）とを読み出し動作・書き込み動作を指定する制御信号とともにアドレス変換回路２１へ出力する。ＣＰＵ３は低速アクセス用途の要求をするときは、低速アクセス要求を示すモード信号（ｍｏｄｅ＝モード２）と任意の論理アドレス（００００〜ＦＦＦＦ）とを読み出し動作・書き込み動作を指定する制御信号とともにアドレス変換回路２１へ出力する。
【００５３】
　アドレス変換制御回路２１は、高速アクセス要求を示すモード信号（ｍｏｄｅ＝モード１）をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスをアクセス速度の速いメモリセルを含むメモリ領域Ｒ２またはＲ３に対応する物理アドレスに変換する。アドレス変換制御回路２１は、低速アクセス要求を示すモード信号（ｍｏｄｅ＝モード２）をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスをアクセス速度の遅いメモリセルを含むメモリ領域Ｒ１またはＲ４に対応する物理アドレスに変換する。
【００５４】
　このアドレス変換は、（数２）に示すアルゴリズムに基づいて実行される。
【００５５】
【数２】
2004110857.tif 000005
【００５６】
　ＣＰＵ３とアドレス変換制御回路２１とは、アドレス空間６における高速アクセス用途の領域と低速アクセス用途の領域とを事前に決定していない。ＣＰＵ３からのアクセス要求が高速アクセス用途であるか低速アクセス用途であるかはＣＰＵ３が出力するモード信号に基づいてアドレス変換制御回路２１が判断する。
【００５７】
　図２（ｂ）は、ＣＰＵ３が低速アクセス要求を領域ＡＳ１内の論理アドレスと領域ＡＳ３内の論理アドレスとに行い、高速アクセス要求を領域ＡＳ２内の論理アドレスと領域ＡＳ４内の論理アドレスとに行った場合を例に挙げて領域ＡＳ１〜ＡＳ４とメモリ領域Ｒ１〜Ｒ４との対応関係を示している。
【００５８】
　図３および図４を参照して、メモリシステム２００におけるアドレス変換制御回路２１の内部を詳細に説明する。図３は、メモリシステム２００のアドレス変換制御回路２１の構成を示す。図４は、アドレス変換回路２１によるアドレス変換の状態を示す。
【００５９】
　アドレス変換制御回路２１は、選択部１７と変換部１３とを備えている。選択部１７は、連想メモリ１０と出力部１１、１２とを備えている。連想メモリ１０は、高速アクセス要求、低速アクセス要求等の性能種別（モード（ｍｏｄｅ）と呼ぶ）を格納するモードテーブル１０Ａと、先頭アドレスＡｈｅａｄを記憶する先頭アドレス記憶メモリ１０Ｂと、末尾アドレスＡｔａｉｌを記憶する末尾アドレス記憶メモリ１０Ｃとを備えている。変換部１３は、差分器１４と物理アドレス演算器１５と末尾領域判定演算器１６とを備えている。
【００６０】
　アドレス変換回路２１は、ＣＰＵ３から出力されたモード信号と論理アドレスＡｌｏｇｉｃとを受け取る。選択部１７は、入力されたモード信号に対応するモードをモードテーブル１０Ａから選択する。選択部１７は、選択されたモードに対応する先頭アドレスＡｈｅａｄを先頭アドレス記憶メモリ１０Ｂから選択する。選択部１７は、選択した先頭アドレスＡｈｅａｄを出力部１１を介して変換部１３へ出力する。
【００６１】
　差分器１４は、ＣＰＵ３から受け取った論理アドレスＡｌｏｇｉｃと出力部１１を介して出力された先頭アドレスＡｈｅａｄとの差分ＳＡＢを求める。物理アドレス演算部１５は、論理アドレスＡｌｏｇｉｃから差分ＳＡＢを減算して物理アドレスＡｄｄに変換し出力する。
【００６２】
　図４を参照して、アドレス変換制御回路２１が高速アクセス要求を示すモード信号（ｍｏｄｅ＝モード１）と論理アドレスＡｌｏｇｉｃ（ＣＣＣＤ）とをＣＰＵ３から受け取った場合を例に挙げて、アドレス変換の内容を具体的に説明する。差分ＳＡＢは、論理アドレスＡｌｏｇｉｃ（ＣＣＣＤ）から先頭アドレスＡｈｅａｄ（８８８８）を減算することにより求められる。即ち、差分ＳＡＢは（数３）により求められる。
（数３）
　差分ＳＡＢ　＝　（Ａｌｏｇｉｃ　−　Ａｈｅａｄ）
　　　　　　　＝　ＣＣＣＤ　−　８８８８
　　　　　　　＝　４４４４
　変換部１３は、論理アドレスＡｌｏｇｉｃ（ＣＣＣＤ）から差分ＳＡＢ（＝４４４４）を減算して物理アドレス（８８８８）に変換する。以降、ＣＰＵ３からアドレス変換制御回路１に入力されるモード信号の内容に変更があるまで、変換部１３はＣＰＵ３から受け取った論理アドレスＡｌｏｇｉｃから差分ＳＡＢ（＝４４４４）を減算して物理アドレスに変換する動作を繰り返す。
【００６３】
　先頭アドレスＡｈｅａｄに対応する末尾アドレスＡｔａｉｌは末尾アドレス記憶メモリ１０Ｃから出力部１２を介して変換部１３へ出力される。末尾アドレス判定演算器１６は、物理アドレス演算器１５が出力する物理アドレスＡｄｄと出力部１２を介して出力される末尾アドレスＡｔａｉｌとに基づいて末尾アドレス判定信号ＳＧを生成して出力する。末尾アドレス判定信号ＳＧは、変換された物理アドレスＡｄｄの値が末尾アドレスＡｔａｉｌの値を超えているかどうか、即ち入力された論理アドレスに対応するメモリ領域が足りなくなったか否かを示す。メモリ領域が足りなくなった場合は（末尾アドレス判定信号ＳＧが０でなくなった場合）、ハードディスクや、他のメモリ（ＤＲＡＭでもよい）にスワップ動作をしなくてはならない。末尾アドレス判定信号ＳＧは、スワップ動作の制御のための情報としてを用いることができる。
【００６４】
　先頭アドレスＡｈｅａｄと末尾アドレスＡｔａｉｌとは、メモリ２のセットアップ時に設定しても良いし、毎回電源投入時に設定しても良い。
【００６５】
　モード信号が追加されたメモリシステム２００は、ＣＰＵ３が多くのプログラムを同時に実行するときに特に有効になってくる。図１に示すメモリシステム１００では、ＣＰＵ３が高速アクセスを要求するときに出力する論理アドレスは領域ＡＳ１、ＡＳ２に対応する論理アドレス（００００〜８８８８）に限定される。ＣＰＵ３が低速アクセスを要求するときに出力する論理アドレスは領域ＡＳ３、ＡＳ４に対応する論理アドレス（８８８９〜ＦＦＦＦ）に限定される。
【００６６】
　モード信号が追加されたメモリシステム２００では、ＣＰＵ３は領域ＡＳ１〜ＡＳ４のいずれの領域においても高速アクセスを要求することができるし、低速アクセスを要求することもできる。アドレス変換制御回路２１は、高速アクセス要求を示すモード信号を受け取ると、論理アドレスの属する領域の如何に拘わらず論理アドレスをアクセス速度の速いメモリセルを含むメモリ領域Ｒ２またはＲ３に対応する物理アドレスに変換する。アドレス変換制御回路２１は、ＣＰＵ３から低速アクセス要求を示すモード信号を受け取ると、論理アドレスの属する領域の如何に拘わらず論理アドレスをアクセス速度の遅いメモリセルを含むメモリ領域Ｒ１またはＲ４に対応する物理アドレスに変換する。
【００６７】
　（実施の形態３）
　図５および図６を参照して、メモリ２の内部を詳細に説明する。メモリ２は、単一のメモリチップから成る。図５は、メモリ２の構成を示す。図６は、メモリ２におけるメモリセルの周辺回路の詳細な構成を示す。
【００６８】
　メモリ２には、短データバス９２と長データバス９３とが設けられている。前述したように、入出力用回路２０１から近いメモリ領域Ｒ２、Ｒ３に配置されたメモリセルと入出力用回路２０１から遠いメモリ領域Ｒ１、Ｒ４に配置されたメモリセルとの間で、入出力用回路２０１からの距離差が生じるため、メモリセル９１自体のアクセス速度は同一であっても、入出力用回路２０１から近いメモリ領域Ｒ２、Ｒ３に配置されたメモリセル９１と入出力用回路２０１から遠いメモリ領域Ｒ１、Ｒ４に配置されたメモリセル９１との間で、距離差を含めたアクセス速度の実力に差が生じる。即ち、メモリ領域Ｒ１およびＲ４に配置されたメモリセル９１のアクセス速度はメモリ領域Ｒ２およびＲ３に配置されたメモリセル９１のアクセス速度よりも遅い。
【００６９】
　短データバス９２は、高速アクセス領域である領域Ｒ２、Ｒ３に配置されたメモリセル９１と接続されている。長データバス９３は、低速アクセス領域である領域Ｒ１、Ｒ４に配置されたメモリセル９１と接続されている。メモリセル９１は、接続される短データバス９２と長データバス９３とにより、高速アクセスグループと低速アクセスグループとに分けられている。
【００７０】
　短データバス９２に接続されているトランジスタスイッチＹ０、Ｙ１の数は少ないため、短データバス９２では配線の長さが短いという以外に、配線に接続されたトランジスタスイッチＹ０、Ｙ１の接合容量も小さく抑えられる。このため、短データバス９２に接続されたメモリセル９１は一層高速アクセスが可能になる。短データバス９２と長データバス９３とを設けることによって、短データバス９２を介して高速アクセスを実行する必要のあるメモリセルと、長データバス９３を介して低速アクセスを実行すれば足りるメモリセルとにグループ分けをすることが可能になる。
【００７１】
　従来は大容量化と高速動作アクセスとを両立させることが困難であるために、その折衷点でしかメモリシステムを設計できなかった。本発明によれば、短データバス９２に接続されるメモリセル９１の数を減らす代わりに長データバス９３に接続されるメモリセル９１の数を増やして大容量化を図ることができる。短データバス９２は配線が短い上に接合容量を削減でき、高速アクセスが可能なメモリのアドレス空間を作り出すことができる。このため、大容量化と高速アクセスとを両立させることができる。
【００７２】
　（実施の形態４）
　図７を参照して、複数のメモリチップを含むメモリ３２を説明する。
【００７３】
　メモリ３２は、メモリチップＤＲＡＭ０、ＤＲＡＭ１、ＤＲＡＭ２およびＤＲＡＭ３を備えている。メモリチップＤＲＡＭ０〜ＤＲＡＭ３のそれぞれは共通のバス３２Ａでアドレス変換制御回路２１と接続されている。メモリチップＤＲＡＭ０は、アドレス変換制御回路２１から最も近い位置に実装されている。メモリチップＤＲＡＭ３は、アドレス変換制御回路２１から最も遠い位置に実装されている。
【００７４】
　メモリ３２が複数のメモリチップＤＲＡＭ０〜ＤＲＡＭ３から成る場合は、アドレス変換制御回路２１から最も近い位置に実装されたメモリチップＤＲＡＭ０と、アドレス変換制御回路２１から最も遠い位置に実装されたメモリチップＤＲＡＭ３との間には距離差が生じるので、メモリセル自体のアクセス速度は同一であっても、アドレス変換制御回路２１から最も近い位置に実装されたメモリチップＤＲＡＭ０内のメモリセルとアドレス変換制御回路２１から最も遠い位置に実装されたメモリチップＤＲＡＭ３内のメモリセルとの間で距離差を含めたアクセス速度の実力に差が生じる。メモリチップＤＲＡＭ０はアクセス速度が最も速い。メモリチップＤＲＡＭ３はアクセス速度が最も遅い。
【００７５】
　アドレス変換制御回路２１から最も近い位置に実装されたメモリチップＤＲＡＭ０に対応するメモリ領域は高速アクセス用途に用いられる。メモリチップＤＲＡＭ１およびＤＲＡＭ２に対応するメモリ領域はデータ保持用途に用いられる。アドレス変換制御回路２１から最も遠い位置に実装されたメモリチップＤＲＡＭ３に対応するメモリ領域は低速アクセス用途に用いられる。
【００７６】
　アドレス変換制御回路２１は、高速アクセス要求を示すモード信号（ｍｏｄｅ＝モード１）をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスをアクセス速度が最も速いメモリチップＤＲＡＭ０のメモリ領域Ｒ１に対応する物理アドレスに変換する。アドレス変換制御回路２１は、低速アクセス要求を示すモード信号（ｍｏｄｅ＝モード２）をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスをアクセス速度の最も遅いメモリチップＤＲＡＭ３のメモリ領域Ｒ４に対応する物理アドレスに変換する。アドレス変換制御回路２１は、データ保持モード要求を示すモード信号（ｍｏｄｅ＝モード０）をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスをデータ保持用途に用いられるメモリチップＤＲＡＭ２、ＤＲＡＭ３のメモリ領域Ｒ２、Ｒ３に対応する物理アドレスに変換する。
【００７７】
　このように高速アクセス要求があったときはアドレス変換制御回路２１から最も近い位置に実装されアクセス速度の最も速いメモリチップＤＲＡＭ０を用いるので、アドレス変換制御回路２１から最も遠い位置に実装されアクセス速度の最も遅いメモリチップＤＲＡＭ３に合わせてメモリ全体のアクセス速度のスペックが定められている場合と比較して、メモリアクセス時間の短縮化が可能となる。
【００７８】
　なお、アドレス変換制御回路２１から最も近い位置に実装されたＤＲＡＭ０の内部において、図５に示すようにメモリ領域を高速アクセス領域と低速アクセス領域とに階層化すると、高速アクセス、低速アクセスという性能の種別化を一層きめ細かく実施することができる。
【００７９】
　（実施の形態５）
　図８を参照して、コンパイラを含むメモリシステム５００を説明する。図１および図２で前述した要素と同一の要素には同一の参照符号を付している。これらについての詳細な説明は省略する。
【００８０】
　メモリシステム５００は、コンパイラ５を含むオペレーティングシステム４とＣＰＵ３とメモリ２とを備えている。コンパイラ５に入力されるプログラム７には高速アクセス要求または低速アクセス要求を示すモード信号の種別と論理アドレスとが記述されている。
【００８１】
　プログラム７には、高速アクセス用途の要求をするときは、高速アクセス要求を示すモード信号（ｍｏｄｅ＝モード１）と任意の論理アドレス（００００〜ＦＦＦＦ）とが記述される。低速アクセス用途の要求をするときは、低速アクセス要求を示すモード信号（ｍｏｄｅ＝モード２）と任意の論理アドレス（００００〜ＦＦＦＦ）とが記述される。プログラム７に記述されたモード信号と論理アドレスとはコンパイラ５に入力される。
【００８２】
　コンパイラ５は、高速アクセス要求を示すモード信号（ｍｏｄｅ＝モード１）をプログラム７からを受け取ると、プログラム７から受け取った論理アドレスをアクセス速度の速いメモリセルを含むメモリ領域Ｒ２またはＲ３に対応する物理アドレスに変換してＣＰＵ３へ出力する。コンパイラ５は、低速アクセス要求を示すモード信号（ｍｏｄｅ＝モード２）をプログラム７から受け取ると、プログラム７から受け取った論理アドレスをアクセス速度の遅いメモリセルを含むメモリ領域Ｒ１またはＲ４に対応する物理アドレスに変換してＣＰＵ３へ出力する。
【００８３】
　ＣＰＵ３は、コンパイラ５によって既に論理アドレスから物理アドレスに変換されたアドレスを受け取るので、論理アドレスから物理アドレスに変換するアドレス変換回路をＣＰＵ３とメモリ２との間に設ける必要がない。このためＣＰＵ３とメモリ２との間の制御が単純化されるので、より一層メモリ２のアクセス速度の高速化を図ることができる。
【００８４】
　ここで、ユーザがプログラム７に記述するのは、高速アクセス要求または低速アクセス要求を示すモード信号の種別と論理アドレスである。ユーザは、どの処理を行うときに最も頻繁にメモリ２にアクセスするのか、または高速にメモリにアクセスしなければならないのかを理解してプログラムを記述するので、プログラム７中に高速アクセス要求または低速アクセス要求を示すモード信号の種別の情報を記述することは極めて容易であり、かつ効果的である。
【００８５】
　例えば、データをキーボードから入力するだけの処理では、低速なアクセスで十分と考えられる。スリープモード時に定期的にメモリ２のリフレッシュを行う処理も極めて低速なアクセスで十分と考えられる。またプログラムを記述するユーザは、データ保持時間が長いメモリセルを用いてレジューム機能用のデータをバッテリーバックアップする必要があることも理解している。さらにユーザは３次元のグラフィック処理を行うときは、高速アクセス要求を示すモード信号の種別の情報を記述する。
【００８６】
　なお、高速アクセス要求または低速アクセス要求等の性能種別に対応した物理アドレスの情報をユーザがデータブック等から入手しておけば、高速アクセス要求または低速アクセス要求等の性能種別に関する要求を物理アドレスの絶対値を計算することにより直接指定することもできる。メモリの物理アドレスの絶対値を計算することが難しい場合であっても、少なくとも高速アクセス要求または低速アクセス要求等の同じ性能種別のメモリのアクセスの処理については、できるだけ隣接したアドレス空間でグループ化し、図１に示すメモリシステム１００または図２に示すメモリシステム２００と組み合わせることにより、比較的簡単なアドレス変換制御回路によってメモリの物理アドレスの絶対値を求めることが可能であると考えられる。
【００８７】
　以上のように実施の形態１〜５によれば、アドレス変換制御回路１、２１は、ＣＰＵ３が高速アクセスを要求したときはＣＰＵ３が出力した論理アドレスをアクセス速度の速いメモリセルを含むメモリ領域Ｒ２またはＲ３に対応する物理アドレスに変換する。
【００８８】
　このため、メモリ領域Ｒ１、Ｒ４内のアクセス速度の遅いメモリセルにメモリ全体のアクセス速度を合わせる必要がなく、ＣＰＵ３からのアクセス要求のレベルに応じて、アクセス速度の速いメモリセルとアクセス速度の遅いメモリセルとを使い分けることができる。
【００８９】
　この結果、最悪のアクセス速度のメモリセルの影響を受けることなくアクセス速度の性能の良いメモリセルの能力を引き出すことができるので高速アクセスが可能となる。
【００９０】
　メモリ２が複数のチップを含む場合にも、同様の効果が得られる。アクセス速度の最も遅いメモリチップにメモリシステム全体のアクセス速度を合わせる必要がなく、アクセス要求のレベルに応じて、アクセス速度の速いメモリチップとアクセス速度の遅いメモリチップとを使い分けることができる。この結果、最悪のアクセス速度のメモリチップの影響を受けることなくアクセス速度の性能の良いメモリチップの能力を引き出すことができるので高速アクセスが可能となる。
【００９１】
　さらに、最悪のアクセス速度のメモリチップは、低速アクセス用途に用いることができるので、不良として扱う必要もなくなる。このため、高いアクセス速度のレベルを保証しながら、メモリチップの歩留りを高くすることができる。
【００９２】
　さらに、本発明は、複数のメモリチップのうちの一つのメモリチップにおける複数のメモリ領域に対しても適用することができる。
【００９３】
　なお、ここでは、アドレス変換制御回路１、２１へのアクセス要求をＣＰＵ３が実行する例を説明したが、これに限定されない。アドレス変換制御回路１、２１へのアクセス要求は、キャッシュメモリ、メインメモリを制御するメモリコントローラが実行してもよく、グラフィック制御ＬＳＩ、信号処理を行うＤＳＰが実行してもよい。
【００９４】
　また、図１および図２はアドレス変換制御回路１、２１とＣＰＵ３とメモリ２とが別チップで構成されている例を示しているが、本発明はこれに限定されない。アドレス変換制御回路１、２１はＣＰＵ３と同一チップであっても良い。アドレス変換制御回路１、２１はメモリ２と同一チップでも良い。
【００９５】
　さらに、（数１）および（数２）に示すアドレス変換アルゴリズムは、ＡＳＩＣやＦＰＧＡを用いて専用ハードウエアで実現しても良いし、汎用ＣＰＵや、フラッシュメモリ、ＲＯＭ等を用いてソフトウエアで実現しても良い。
【００９６】
　（実施の形態６）
　図１〜図８を参照して前述したメモリシステムの例は、アクセス速度に関する固有条件のうち入出力回路（またはアドレス変換制御回路）とメモリセルとの間の距離差についての固有条件に関していた。
【００９７】
　図９〜図１１を参照して、アクセス速度に関する固有条件のうちバスの動作周波数についての固有条件に関するメモリシステムを説明する。図９は、メモリ２が複数のメモリチップを含む場合の例を示す。図１０および図１１は、メモリ２が単一のメモリチップから成る場合の例を示す。
【００９８】
　図９を参照して、メモリ５２は、メモリチップＤＲＡＭ０、ＤＲＡＭ１、ＤＲＡＭ２およびＤＲＡＭ３を備えている。メモリチップＤＲＡＭ０〜ＤＲＡＭ３とアドレス変換制御回路２１とを接続するバス５２Ｂおよび５２Ｃが設けられている。メモリチップＤＲＡＭ０は、バス５２Ｂでアドレス変換制御回路２１と接続されている。メモリチップＤＲＡＭ１〜ＤＲＡＭ３は共通のバス５２Ｃでアドレス変換制御回路２１と接続されている。バス５２Ｂは高い周波数で動作するバスである。バス５２Ｃは低い周波数で動作するバスである。
【００９９】
　メモリチップＤＲＡＭ０〜ＤＲＡＭ３は、高い周波数で動作するバス５２Ａと低い周波数で動作するバス５２Ｂとのいずれに接続されているかによって、用途が定められている。高い周波数で動作するバス５２Ｂに接続されているメモリチップＤＲＡＭ０は高速アクセス用途に用いられる。低い周波数で動作するバス５２Ｃに接続されているメモリチップＤＲＡＭ１〜ＤＲＡＭ３は低速アクセス用途またはデータ保持モードに用いられる。
【０１００】
　図１０および図１１を参照して、メモリ６２は、短データバス選択回路１４１Ａと長データバス選択回路１４１Ｂとを備えている。短データバス選択回路１４１Ａは、バス６２Ｂでアドレス変換制御回路２１と接続されている。長データバス選択回路１４１Ｂは、バス６２Ｃでアドレス変換制御回路２１と接続されている。バス６２Ｂは高い周波数で動作するバスである。バス６２Ｃは低い周波数で動作するバスである。
【０１０１】
　メモリ６２には、短データバス９２と長データバス９３とが設けられている。短データバス９２は、高速アクセス領域である領域Ｒ２、Ｒ３に配置されたメモリセル９１と接続されている。長データバス９３は、低速アクセス領域である領域Ｒ１、Ｒ４に配置されたメモリセル９１と接続されている。メモリセル９１は短データバス９２と長データバス９３とのいずれに接続されているかによって、高速アクセスグループと低速アクセスグループとに分けられている。
【０１０２】
　短データバス選択回路１４１Ａは、高い周波数で動作するバス６２Ｂを短データバス９２に接続されている領域Ｒ２、Ｒ３に配置されたメモリセル９１に接続する。長データバス選択回路１４１Ｂは、低い周波数で動作するバス６２Ｃを長データバス９３に接続されている領域Ｒ１、Ｒ４に配置されたメモリセル９１に接続する。
【０１０３】
　メモリセルは、高い周波数で動作するバス６２Ｂと低い周波数で動作するバス６２Ｃとのいずれに接続されるかによって、用途が定められている。
高い周波数で動作するバス６２Ｂに接続されている領域Ｒ２、Ｒ３に配置されたメモリセル９１は、高速アクセス用途に用いられる。低い周波数で動作するバス６２Ｃに接続されている領域Ｒ１、Ｒ４に配置されたメモリセル９１は、低速アクセス用途に用いられる。
【０１０４】
　図１２を参照して、アクセス速度に関する固有条件のうちバスの動作電圧の高低についての固有条件に関するメモリシステム６９０を説明する。メモリシステム６９０は異なる動作電圧のバスを介して複数の機器と接続されている。
【０１０５】
　アドレス変換制御回路２１は、３Ｖ振幅、２０ＭＨｚのバス１３５を介してプリンタ１３２およびハードディスク１３３と接続されている。メモリ７２はプリンタ１３２およびハードディスク１３３のバッファメモリとして用いられている。プリンタやハードディスクには、比較的世代の古いデバイス技術を使って製造されたＬＳＩが多く残されているため、バスの動作電圧は３Ｖ以上を確保する必要がある。
【０１０６】
　アドレス変換制御回路２１は、１Ｖ振幅、２００ＭＨｚのバス１３４を介してグラフィックアクセラレータ１３１と接続されている。高速なグラフィックアクセラレータやキャッシュメモリ等は先端のデバイス技術を用いて製造されているため、バスの動作電圧は１Ｖ程度の低電圧でないと信頼性を保証できない。
【０１０７】
　メモリ７２のメモリ領域によって接続されているバス１３４、１３５の動作電圧が異なるため、アドレス変換制御回路２１の入出力回路１３６、１３７のインターフェース電圧は異なる必要がある。
【０１０８】
　入出力回路１３６のインターフェース電圧は、バス１３４の動作電圧１Ｖに適合するように設定されている。入出力回路１３７のインターフェース電圧は、バス１３５の動作電圧３Ｖに適合するように設定されている。
【０１０９】
　アドレス変換制御回路２１は、動作電圧１Ｖのバス１３４へのアクセス要求を示すモード信号をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスを動作電圧１Ｖのバス１３４に接続されるメモリセルを含むメモリ領域に対応する物理アドレスに変換する。アドレス変換制御回路２１は、動作電圧３Ｖのバス１３５へのアクセス要求を示すモード信号をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスを動作電圧３Ｖのバス１３５に接続されるメモリセルを含むメモリ領域に対応する物理アドレスに変換する。
【０１１０】
　このため、メモリ７２は、同一チップで構成されていても動作電圧の異なるバス１３４、１３５に別々にまたは同時に接続することができる。
【０１１１】
　（実施の形態７）
　実施の形態７〜８に係るメモリシステムはメモリのパワー消費に関する固有条件に関する。
【０１１２】
　図１３を参照して、パワー消費についての固有条件のうちトランジスタのしきい値電圧の高低についての固有条件に関するメモリシステムを説明する。
【０１１３】
　メモリ８２は、トランジスタのしきい値電圧が低電圧（０．１Ｖ）である領域Ｒ２１、Ｒ３１と、トランジスタのしきい値電圧が高電圧（０．６Ｖ）である領域Ｒ１１、Ｒ４１とを含んでいる。
【０１１４】
　アドレス変換制御回路２１（図示せず）は、高しきい値電圧動作を示すモード信号をＣＰＵ３（図示せず）から受け取ると、ＣＰＵ３から受け取った論理アドレスをトランジスタのしきい値電圧が高電圧（０．６Ｖ）であるメモリ領域Ｒ１１またはＲ４１に対応する物理アドレスに変換する。アドレス変換制御回路２１は、低しきい値電圧動作を示すモード信号をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスをトランジスタのしきい値電圧が低電圧（０．１Ｖ）であるメモリ領域Ｒ２１またはＲ３１に対応する物理アドレスに変換する。
【０１１５】
　省電力を優先するアプリケーションプログラムを実行するときは、メモリアクセスの領域をトランジスタのしきい値電圧が低電圧（０．１Ｖ）である領域に指定することができる。
【０１１６】
　以上のように本実施の形態７によれば、アドレス変換制御回路２１は、ＣＰＵ３が低しきい値電圧動作を要求したときはＣＰＵ３が出力した論理アドレスをしきい値電圧が低いトランジスタが配置されているメモリ領域Ｒ２１またはＲ３１に対応する物理アドレスに変換する。
【０１１７】
　このため、メモリ領域Ｒ１１、Ｒ４１内のしきい値電圧が高いトランジスタにメモリ全体の動作を合わせる必要がなく、ＣＰＵ３からのアクセス要求のレベルに応じて、しきい値電圧が高いトランジスタとしきい値電圧が低いトランジスタとを使い分けることができる。
【０１１８】
　この結果、しきい値電圧が高いトランジスタの影響を受けることなくしきい値電圧が低いトランジスタの能力を引き出すことができるのでメモリのパワー消費を低減すことができる。
【０１１９】
　（実施の形態８）
　図１４を参照して、パワー消費についての固有条件のうちスタンバイ時のデータ保持時間についての固有条件に関するメモリシステムを説明する。
【０１２０】
　図１４（ａ）はスタンバイ時のデータ保持時間についての固有条件に関するメモリシステムに備えられたメモリ９２の構成を示す。図１４（ｂ）はメモリ９２に設けられたスイッチのアクティブ時とスタンバイ時とのオンオフ状態を示す。
【０１２１】
　メモリ９２は、スタンバイ時にメモリセルへの電源供給のスイッチがオフされる領域Ｒ１２１、Ｒ１３１と、スタンバイ時にもメモリセルへ電源が供給される領域Ｒ１１１、Ｒ１４１とを含んでいる。
【０１２２】
　ＤＲＡＭ、ＳＲＡＭは、電源を落とせばデータを失うため、データを保持しておく場合は、スタンバイ時にもメモリセルへ電源を供給する必要がある。ＤＲＡＭの場合はさらに、リフレッシュ動作が必要であり、必然的にスタンバイ時の消費電力が大きくなる。バッテリーで動作する機器に用いるメモリシステムでは、この消費電力を小さくする必要がある。すべてのメモリセルでデータを保持しておく必要がなく、例えば、半分または３分の１程度のメモリセルのデータだけを保持しておけば良い場合には、データを保持しておく必要のないメモリセルが配置されたメモリ領域に対しては電源供給のスイッチをオフすると、その分、スタンバイ時の消費電力を小さくすることができる。
【０１２３】
　アドレス変換制御回路２１（図示せず）は、長いデータ保持時間による動作を示すモード信号をＣＰＵ３（図示せず）から受け取ると、ＣＰＵ３から受け取った論理アドレスをスタンバイ時にも電源が供給されるメモリ領域Ｒ１１１またはＲ１４１に対応する物理アドレスに変換する。アドレス変換制御回路２１は、短いデータ保持時間による動作を示すモード信号をＣＰＵ３から受け取ると、ＣＰＵ３から受け取った論理アドレスをスタンバイ時にはメモリセルへ電源が供給されないメモリ領域Ｒ１２１またはＲ１３１に対応する物理アドレスに変換する。
【０１２４】
　以上のように本実施の形態によれば、アドレス変換制御回路２１は、ＣＰＵ３が短いデータ保持時間による動作を要求したときはＣＰＵ３が出力した論理アドレスを、スタンバイ時にはメモリセルへ電源が供給されないメモリ領域Ｒ１２１またはＲ１３１に対応する物理アドレスに変換する。
【０１２５】
　このため、メモリ領域Ｒ１１１、Ｒ１４１内のスタンバイ時にも電源が供給されるメモリセルにメモリ全体の動作を合わせる必要がなく、ＣＰＵ３からのアクセス要求のレベルに応じて、スタンバイ時には電源が供給されないメモリセルとスタンバイ時にも電源が供給されるメモリセルとを使い分けることができる。
【０１２６】
　この結果、スタンバイ時にも電源が供給されるメモリセルの影響を受けることなくスタンバイ時には電源が供給されないメモリセルを活用することができるのでメモリのパワー消費を低減することができる。
【０１２７】
　この考え方は、図１３に示すトランジスタのしきい値電圧の高低についての固有条件に関するメモリシステムの説明でも前述したが、低閾値電圧を用いる領域と用いない領域との間でトランジスタのリーク電流に伴うスタンバイ電流が異なることにも応用できる。低閾値電圧を用いるメモリ領域において、スタンバイ時に電源供給をストップして、リーク電流の問題を回避する領域と、スタンバイ時にも電源が供給される領域とを設けて性能種別の要求に対応させることもできる。
【０１２８】
　なお、図１３および図１４ではメモリが単一のメモリチップである場合を例に挙げて説明したが、本発明はこれに限定されない。メモリが複数のメモリチップを含む場合にも、同様の効果が得られる。複数のメモリチップは、同一の原理に基づいて動作するものであればよい。例えばＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＲＯＭおよび強誘電性メモリ等のうちから複数のメモリチップを構成することができる。
【図面の簡単な説明】
【０１２９】
【図１】（ａ）本発明の実施の形態１に係るメモリシステム１００の構成図である。　（ｂ）メモリシステム１００によるアドレス変換の状態を示す図である。
【図２】（ａ）実施の形態２に係るメモリシステム２００の構成図である。　（ｂ）メモリシステム２００によるアドレス変換の状態を示す図である。
【図３】実施の形態２に係るメモリシステムのアドレス変換制御回路２１の構成図である。
【図４】図３のアドレス変換制御回路２１によるアドレス変換の状態を示す図である。
【図５】実施の形態３に係るメモリ２の構成図である。
【図６】実施の形態３に係るメモリ２におけるメモリセルの周辺回路の構成図である。
【図７】（ａ）実施の形態４に係る、複数のメモリチップを含むメモリ３２を備えたメモリシステム４００の説明図である。　（ｂ）図７（ａ）のアドレス変換制御回路２１によるアドレス変換の状態を示す図である。
【図８】（ａ）実施の形態５に係るコンパイラを含むメモリシステム５００の構成図である。　（ｂ）メモリシステム５００によるアドレス変換の状態を示す図である。
【図９】（ａ）実施の形態６に係る、バスの動作周波数についての固有条件に関するメモリシステムのうちメモリ２が複数のメモリチップを含むメモリシステム６００の説明図である。　（ｂ）メモリシステム６００によるアドレス変換の状態を示す図である。
【図１０】実施の形態６に係る、バスの動作周波数についての固有条件に関するメモリシステムのうちメモリ２が単一のメモリチップから成るメモリシステム６５０の説明図である。
【図１１】実施の形態６に係る、バスの動作周波数についての固有条件に関するメモリシステムにおけるメモリ６２の説明図である。
【図１２】実施の形態６に係る、バスの動作電圧についての固有条件に関するメモリシステム６９０の説明図である。
【図１３】実施の形態７に係る、トランジスタのしきい値電圧についての固有条件に関するメモリシステムに設けられたメモリ８２の構成図である。
【図１４】（ａ）実施の形態８に係る、スタンバイ時のデータ保持時間についての固有条件に関するメモリシステムに設けられたメモリ９２の構成図である。　（ｂ）図１４（ａ）のメモリ９２に設けられたスイッチのアクティブ時とスタンバイ時とのオンオフ状態を示す図である。
【符号の説明】
【０１３０】
　１、２１　アドレス変換制御回路
　２、３２、５２、６２、７２、８２、９２　メモリ
　３２Ａ、５２Ｂ、５２Ｃ、６２Ｂ、６２Ｃ、１３４、１３５　バス
　３　ＣＰＵ
　４　オペレーティングシステム
　５　コンパイラ
７　プログラム
　１０  連想メモリ
　１０Ａ　モードテーブル
　１０Ｂ　先頭アドレス記憶メモリ
　１０Ｃ　末尾アドレス記憶メモリ
　１１　出力部
　１２　出力部
　１３　変換部
　１７　選択部
【図１】
2004110857.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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