(57)【要約】【課題】ディスターブ最悪ケースの改善【解決手段】非選択のセル（強誘電体キャパシタ）には、互いに異なる方向の電圧として、書込レベル電位のパルス（ＷＰ）と、その反対レベル電位のパルス（ＮＰ）がペアで印加されるようにする。つまり破壊方向のディスターブ電圧が印加されても、直後にその反対方向（回復方向）の電圧がペアで印加されるようにし、ディスターブ電圧が何回も連続して印加されるのを防止する。また、反対レベル電位のパルス（ＮＰ）の印加は、書込データが、選択されたメモリユニット内で直前にアクセスされた強誘電体キャパシタへの書込データと同一であった場合のみに行うことで、反対レベル電位のパルスがディスターブ電圧として作用してしまわないようにする。【選択図】        図２
2004227686.tif 000002
【特許請求の範囲】
【請求項１】
一方電極が共通ノードに接続され、他方電極がそれぞれ異なるプレート線に接続されたＮ個（Ｎは自然数）の強誘電体キャパシタを含み、ビット線に沿った列方向と上記プレート線に沿った行方向とにアレイ状に複数配置された複数のメモリユニットと、ゲートがワード線に接続され各々の上記共通ノードと対応する上記ビット線との間に接続された複数の選択トランジスタと、上記ワード線を選択的に駆動することによりアクセス対象とするメモリユニットを選択するワード線駆動手段と、上記プレート線を選択的に駆動するプレート線駆動手段とを備えた半導体記憶装置であって、
上記ビット線を選択的に駆動することによりアクセス対象とする上記強誘電体キャパシタを選択すると共に、データ書き込みの際には、選択された上記ビット線に対して書き込みレベル電位を有する第１のパルスと、上記書き込みレベル電位と極性が逆の電位を有する第２のパルスとを印加するビット線駆動手段を備え、
上記プレート線駆動手段は、上記第１及び第２のパルスの印加期間において、選択されたメモリユニットにおける非選択のプレート線を上記第１及び第２のパルスの中間電位とすることを特徴とする半導体記憶装置。
【請求項２】
上記第１及び第２のパルスは、略同一のパルス幅とされることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
上記ビット線駆動手段は、書き込みデータが、選択された上記メモリユニット内で直前にアクセスされた上記強誘電体キャパシタへの書き込みデータと同一であった場合のみ上記第２のパルスを印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
一方電極が共通ノードに接続され、他方電極がそれぞれ異なるプレート線に接続されたＮ個（Ｎは自然数）の強誘電体キャパシタを含み、ビット線に沿った列方向と上記プレート線に沿った行方向とにアレイ状に複数配置された複数のメモリユニットと、ゲートがワード線に接続され各々の上記共通ノードと対応する上記ビット線との間に接続された複数の選択トランジスタと、上記ワード線を選択的に駆動することによりアクセス対象とするメモリユニットを選択するワード線駆動手段と、上記プレート線を選択的に駆動するプレート線駆動手段と、上記ビット線を選択的に駆動することによりアクセス対象とする上記強誘電体キャパシタを選択するビット線駆動手段とを備えた半導体記憶装置におけるデータ書き込み方法であって、
データ書き込みの際には、選択された上記ビット線に対して書き込みレベル電位を有する第１のパルスと、上記書き込みレベル電位と極性が逆の電位を有する第２のパルスとを印加すると共に、上記第１及び第２のパルスの印加期間においては、選択された上記メモリユニットにおける非選択の上記プレート線を上記第１及び第２のパルスの中間電位とすることを特徴とするデータ書き込み方法。
【請求項５】
上記第２のパルスは、書き込みデータが、選択された上記メモリユニット内で直前にアクセスされた上記強誘電体キャパシタへ書き込んだデータと同一であった場合にのみ印加することを特徴とする請求項４に記載のデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリを含む半導体記憶装置、及びデータ書込方法に関するものである。
【０００２】
【従来の技術】
半導体記憶装置において、特に強誘電体を用いたＦｅＲＡＭは、高速なアクセスと不揮発性の記憶を併せ持つ使い勝手のよいデバイスとして注目されており、その大容量化が期待されている。
ＦｅＲＡＭは、小型で低消費電力であると共に衝撃にも強く、大容量化に伴うビット単価の低下が進めば音声や画像の記録メディアとしても有望である。
特にその集積度を向上させる手法が、次の文献に記載されている。
【０００３】
【特許文献１】特開２０００−３４９２４８
【特許文献２】特開平９−１２１０３２
【０００４】
これら文献には、クロスポイント型セル構造のＦｅＲＡＭが開示されているが、そのクロスポイント型セル構造のＦｅＲＡＭの回路例を図１５に示す。
図１５においては、例えば４つの強誘電体キャパシタを有するメモリユニットＭＵ１，ＭＵ２、行方向に配されるワード線ＷＬ１、列方向に配される一対のビット線ＢＬ１，ＢＬ２、行方向に配されるプレート線ＰＬ１〜ＰＬ４を示しているが、これらは図面の簡略化のために、形成されるメモリセルアレイの一部のみとして示したものである。
実際には公知のように、行方向に複数のワード線ＷＬ、列方向に複数のビット線ＢＬの対が配され、このワード線とビット線対の各方向に、メモリユニットＭＵが複数個、アレイ状に配置されるものである。
【０００５】
ワード線ＷＬ１及び図示していない各ワード線には、ワードラインデコーダ／ドライバ１によって、アクセスするアドレスに応じた電圧印加が行われる。
ビット線ＢＬ１，ＢＬ２によるビット線対は、センスアンプ３によって電圧印加され、また電位検出される。図示しない他のビット線対に対しても、それぞれセンスアンプが設けられている。
【０００６】
メモリユニットＭＵ１は、それぞれが共通ノード電極１１に接続された複数のキャパシタＣ１１〜Ｃ１４で構成されている。
またメモリユニットＭＵ２は、それぞれが共通ノード電極１２に接続された複数のキャパシタＣ２１〜Ｃ２４で構成されている。
なお説明上、メモリユニットＭＵ１，ＭＵ２には、それぞれ４つの強誘電体キャパシタ（Ｃ１１〜Ｃ１４、Ｃ２１〜Ｃ２４）が設けられているとしているが、通常は、１つのメモリユニットＭＵには、より多数の強誘電体キャパシタが設けられることが多い。
【０００７】
メモリユニットＭＵ１，ＭＵ２は、それぞれ共通ノード電極１１、１２から、ワード線ＷＬ１で制御されるＦＥＴによるアクセストランジスタＴ１，Ｔ２を介してビット線ＢＬ１，ＢＬ２に接続されている  。アクセストランジスタＴ１，Ｔ２は、そのゲート電極がワード線ＷＬ１に接続されている。
【０００８】
１つのメモリユニットＭＵ内の各キャパシタＣはそれぞれ別個のデータを記憶し、独立したプレート線ＰＬ１〜ＰＬ４で制御される。
即ちメモリユニットＭＵ１においては、キャパシタＣ１１〜Ｃ１４のそれぞれは、一端が上記のように共通ノード電極１１に接続され、各他端は、それぞれプレート線ＰＬ１〜ＰＬ４に接続されている。
またメモリユニットＭＵ２においては、キャパシタＣ２１〜Ｃ２４のそれぞれは、一端が上記のように共通ノード電極１２に接続され、各他端は、それぞれプレート線ＰＬ１〜ＰＬ４に接続されている。
各プレート線ＰＬ１〜ＰＬ４には、プレートラインデコーダ／ドライバ２によって所定の電圧印加が行われる。
【０００９】
このようなクロスポイント型のＦｅＲＡＭでは、２つの強誘電体キャパシタを用いて、相補的に１ビットを記憶する。即ち一対のビット線ＢＬ１，ＢＬ２に接続されたメモリユニットＭＵ１，ＭＵ２を構成する各誘電体キャパシタとして、キャパシタＣ１１とＣ２１、Ｃ１２とＣ２２、Ｃ１３とＣ２３、Ｃ１４とＣ２４が、それぞれ対となり、その分極方向により相補的に１ビットづつのデータが記憶される。
例えばキャパシタＣ１１に「１」を書き込む場合、ワード線ＷＬ１を選択し、プレート線ＰＬ１を０Ｖ、プレート線ＰＬ１〜ＰＬ４を中間電位として、ビット線ＢＬ１、ＢＬ２を駆動して、キャパシタＣ１１に「１」の分極方向と成る電圧を印加する。一方、キャパシタＣ２１は「０」の分極方向とされるようにする。また読出の際には、ワード線ＷＬ１を選択し、プレート線ＰＬ２〜ＰＬ４を０Ｖに固定した状態でプレート線ＰＬ３を駆動すると、キャパシタＣ１１，Ｃ２１からビット線対ＢＬ１，ＢＬ２に電荷が放出される。それによって生じた電位差を差動型のセンスアンプ３で検出することでデータを読み出すことができる。
【００１０】
そして、このようなクロスポイント型セルは、ワード線ＷＬに接続される一つのトランジスタ（Ｔ１，Ｔ２・・・）を複数のキャパシタ（メモリユニットＭＵを構成する複数のキャパシタ）が共有することになるため、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
【００１１】
また、さらに微細化に適したクロスポイント型のＦｅＲＡＭの構成として、図１６に示すような構成が提案されている。なお、図１５と同一部分には同一符号を付している。
この場合も、メモリユニットＭＵ１，ＭＵ２は、それぞれ共通ノード電極１１、１２に接続された複数の強誘電体キャパシタ（Ｃ１１〜Ｃ１４、Ｃ２１〜Ｃ２４）で構成されており、各キャパシタＣはそれぞれ別個のデータを記憶し、独立したプレート線ＰＬ１〜ＰＬ４で制御される。
【００１２】
そしてこの図１６の場合は、これらのメモリユニットＭＵ１，ＭＵ２の行に対応するワード線ＷＬとして、書込用のワード線ＷＬ１ｗと、読出用のワード線ＷＬ１ｒが設けられている。
【００１３】
メモリユニットＭＵ１の共通ノード電極１１は、書込用アクセストランジスタ（ＦＥＴ）Ｔ１３を介してビット線ＢＬ１に接続されている。
またメモリユニットＭＵ２の共通ノード電極１２は、書込用アクセストランジスタ（ＦＥＴ）Ｔ２３を介してビット線ＢＬ２に接続されている。
書込用アクセストランジスタＴ１３，Ｔ２３のゲートは書込用のワード線ＷＬ１ｗに接続されている。
そして、メモリユニットＭＵ１，ＭＵ２におけるキャパシタＣに対する書込時には、ワード線ＷＬ１ｗが駆動されることで、各共通ノード電極１１、１２にビット線ＢＬ１，ＢＬ２の電圧が印加される構成とされる。
【００１４】
データ読出のための構成として、さらに読出用アクセストランジスタ（ＦＥＴ）Ｔ１２，Ｔ２２と、センストランジスタＴ１１，Ｔ２１が設けられる。
読出用アクセストランジスタＴ１２，Ｔ２２のゲートは、読出用のワード線ＷＬ１ｒに接続されている。
センストランジスタＴ１１，Ｔ２１は例えばディプリーション型のＮＭＯＳである。このセンストランジスタＴ１１，Ｔ２１のゲートは、それぞれ共通ノード電極１１、１２に接続されている。また、センストランジスタＴ１１，Ｔ２１は、それぞれ読出用アクセストランジスタＴ１２，Ｔ２２を介してビット線ＢＬ１，ＢＬ２に接続される構成をとる。
【００１５】
例えばキャパシタＣ１１、Ｃ２１からのデータ読出の際には、読出用ワード線ＷＬ１ｒを選択し、プレート線ＰＬ２〜ＰＬ４を０Ｖに固定した状態でプレート線ＰＬ１を駆動する。これによってキャパシタＣ１１，Ｃ２１から共通ノード電極１１，１２に電荷が放出されるが、このとき書込用のワード線ＷＬ１ｗは閉じており、共通ノード電極１１、１２はビット線ＢＬ１，ＢＬ２から切断されている。両共通ノード電極１１，１２は直接ビット線ＢＬ１，ＢＬ２を駆動するのではなくセンストランジスタＴ１１，Ｔ２１のゲート電極のみを駆動する。
センストランジスタＴ１１，Ｔ２１は、ゲートへの印加電圧に応じてビット線ＢＬ１，ＢＬ２を駆動する。
【００１６】
この図１６のような構成例では、選択されたキャパシタは、データ読出時にビット線ＢＬを直接駆動する必要が無い。従って小さなキャパシタでも大きな信号を得ることができ、微細化に適している。
【００１７】
【発明が解決しようとする課題】
上述のようなクロスポイント型強誘電体メモリは、同一の電極に接続した複数の強誘電体キャパシタに独立データを記憶させることにより集積度を向上させている。
しかしこの構造をとると、メモリユニットＭＵ内の或る選択キャパシタに書き込みを行うため電圧を印加した際、同一のメモリユニットＭＵ内の非選択キャパシタにも電圧が印加されてしまう現象が生ずる。この場合、非選択キャパシタに接続されている非選択プレート線を中間電位にすることで、データ反転は防止できるが、この電圧印加はディスターブと呼ばれ、データ劣化の要因となる。
【００１８】
例えば図１５の構成において、データ「１」の書き込みの際の各電極への電圧印加状況を図１８に例示する。
この図１８は、ビット線ＢＬ１上のキャパシタＣ１１を選択キャパシタとして、データ「１」を書き込む場合の例である。
この場合、図示するように、ビット線ＢＬ１には電圧Ｖｃｃ、選択プレート線となるプレート線ＰＬ１には０Ｖが印加されている。
一方、データ「０」側のビット線ＢＬ２には（１／３）Ｖｃｃ、非選択プレート線となるプレート線ＰＬ２（及び図示していないＰＬ３，ＰＬ４）には（２／３）Ｖｃｃがそれぞれ印加され、非選択キャパシタの反転を防止している。
【００１９】
この場合、選択キャパシタＣ１１には、ビット線ＢＬ１とプレート線ＰＬ１の電位差として電圧Ｖｃｃが印加され、これによりキャパシタＣ１１はデータ「１」に相当する分極方向となる。
一方、非選択キャパシタＣ１２、Ｃ２１には（１／３）Ｖｃｃが、非選択キャパシタＣ２２には（−１／３）Ｖｃｃがそれぞれ印加される。
このような非選択キャパシタに対するディスターブ電圧の印加は、直ちにデータ反転を発生させることは無いが、印加電圧が保存しているデータの反対方向の電圧であった場合、その値を僅かづつ劣化させる。
【００２０】
図１７にデータ「１」の書き込みの際のタイミング動作例を示す。
選択プレート線ＰＬ１上の各キャパシタＣ１１，Ｃ２１にはあらかじめデータ「０」が書き込まれているとし、ビット線ＢＬ１上のキャパシタＣ１１にはデータ「１」を書き込み、ビット線ＢＬ２上のキャパシタＣ２１のデータ「０」は保存されるようにする場合である。
書込動作の１サイクルをｗ１〜ｗ７の期間で示している。
【００２１】
期間ｗ１：選択メモリユニットＭＵ１，ＭＵ２に対応するワード線ＷＬ１を開き、メモリユニットＭＵ１，ＭＵ２とビット線ＢＬ１，ＢＬ２を接続する。
期間ｗ２：各ビット線ＢＬ１，ＢＬ２に（１／３）Ｖｃｃの電位を印加する。
期間ｗ３：非選択プレート線ＰＬ２〜ＰＬ４の電位を（２／３）Ｖｃｃに上昇させる。一方、選択プレート線ＰＬ１の電位は０Ｖに保たれている。
期間ｗ４：ここでデータ「１」を書き込むビット線ＢＬ１に電圧Ｖｃｃの書き込みパルスＷＰを印加する。これにより、図１８に示したように、データ「１」の書き込み先である選択キャパシタＣ１１にのみ電圧Ｖｃｃが印加され、書き込みが実行される。同時に非選択キャパシタには、その保存データに応じて（１／３）Ｖｃｃのディスターブ電圧が印加される。
期間ｗ５：ビット線ＢＬ１を（１／３）Ｖｃｃに戻す。
期間ｗ６：非選択プレート線ＰＬ２〜ＰＬ４を０Ｖに戻す。
期間ｗ７：ビット線ＢＬ１，ＢＬ２を０Ｖに戻し、最後にワード線ＷＬ１を閉じて書き込みサイクルを完了する。
【００２２】
上記した特許文献１，２には、このようなディスターブ劣化の発生頻度を制限するため、メモリユニットＭＵ内の複数キャパシタを一括連続でアクセスすることを提案している。
強誘電体メモリは破壊読出しのため、読み出し後に必ず再書き込みが行われ、データがリフレッシュされる。メモリユニットＭＵ内のキャパシタを一括連続でアクセスする仕様にすれば、ユニットアクセスの際には、どのキャパシタも必ず一度はアクセスされて、リフレッシュされる。従って一つのメモリユニットＭＵにＮ個のキャパシタが接続されているとすると、リフレッシュとリフレッシュの間にディスターブ電圧は、最悪のケースとして、最大Ｎ回しか印加されない。
【００２３】
このように、ディスターブ発生の最悪ケースを規定することは非常に重要である。ここで、上記のようにディスターブ電圧発生が最大Ｎ回と制限することは有効である一方、接続セル数、即ちメモリユニットＭＵ内におけるキャパシタの数が多くなるほど、最悪ケースとしてのディスターブ発生回数は増加する。
例えば同一のメモリユニットＭＵのうち、一つのセル（キャパシタ）のみにデータ「０」が書き込まれ、他のセル全てにデータ「１」が書き込まれた場合、データ「０」を記憶したセルにディスターブの最悪ケースが発生する。即ちデータ「０」が記憶されたセルは、自らの書き込みサイクル内及び他のセルにデータ「１」が記憶される間ずっと破壊方向にディスターブを受けつづけることになるためである。
【００２４】
メモリの動作マージンは、このような最悪ケースに対応して確保せねばならない。このため、セル数の増加により最悪ケースとしてのディスターブ発生回数が増加すると、それにしたがって十分な動作マージンを採ることが困難になっていき、動作信号量や動作スピードの確保に困難を生じることがある。
換言すれば、より最悪ケースとしてのディスターブ発生回数を低減できるようにすることが求められている。
【００２５】
【課題を解決するための手段】
そこで本発明は、強誘電体キャパシタに対して、最悪ケースとしてのディスターブ発生回数を低減することを目的とする。
【００２６】
本発明の半導体記憶装置は、一方電極が共通ノードに接続され、他方電極がそれぞれ異なるプレート線に接続されたＮ個（Ｎは自然数）の強誘電体キャパシタを含み、ビット線に沿った列方向と上記プレート線に沿った行方向とにアレイ状に複数配置された複数のメモリユニットと、ゲートがワード線に接続され各々の上記共通ノードと対応する上記ビット線との間に接続された複数の選択トランジスタと、上記ワード線を選択的に駆動することによりアクセス対象とするメモリユニットを選択するワード線駆動手段と、上記プレート線を選択的に駆動するプレート線駆動手段とを備えた半導体記憶装置である。そして、上記ビット線を選択的に駆動することによりアクセス対象とする上記強誘電体キャパシタを選択すると共に、データ書き込みの際には、選択された上記ビット線に対して書き込みレベル電位を有する第１のパルスと、上記書き込みレベル電位と極性が逆の電位を有する第２のパルスとを印加するビット線駆動手段を備え、また上記プレート線駆動手段は、上記第１及び第２のパルスの印加期間において、選択されたメモリユニットにおける非選択のプレート線を上記第１及び第２のパルスの中間電位とする。
また上記第１及び第２のパルスは、略同一のパルス幅とされる。
また上記ビット線駆動手段は、書き込みデータが、選択された上記メモリユニット内で直前にアクセスされた上記強誘電体キャパシタへの書き込みデータと同一であった場合のみ上記第２のパルスを印加する。
【００２７】
また本発明は、一方電極が共通ノードに接続され、他方電極がそれぞれ異なるプレート線に接続されたＮ個（Ｎは自然数）の強誘電体キャパシタを含み、ビット線に沿った列方向と上記プレート線に沿った行方向とにアレイ状に複数配置された複数のメモリユニットと、ゲートがワード線に接続され各々の上記共通ノードと対応する上記ビット線との間に接続された複数の選択トランジスタと、上記ワード線を選択的に駆動することによりアクセス対象とするメモリユニットを選択するワード線駆動手段と、上記プレート線を選択的に駆動するプレート線駆動手段と、上記ビット線を選択的に駆動することによりアクセス対象とする上記強誘電体キャパシタを選択するビット線駆動手段とを備えた半導体記憶装置におけるデータ書き込み方法である。そして、データ書き込みの際には、選択された上記ビット線に対して書き込みレベル電位を有する第１のパルスと、上記書き込みレベル電位と極性が逆の電位を有する第２のパルスとを印加すると共に、上記第１及び第２のパルスの印加期間においては、選択された上記メモリユニットにおける非選択の上記プレート線を上記第１及び第２のパルスの中間電位とする。
また上記第２のパルスは、書き込みデータが、選択された上記メモリユニット内で直前にアクセスされた上記強誘電体キャパシタへ書き込んだデータと同一であった場合にのみ印加する。
【００２８】
このような本発明によれば、クロスポイント型強誘電体メモリの書き込みにおいて、ビット線に書き込み電圧パルスと前後してその反対パルスを与え、かつ同一メモリユニット内の非選択キャパシタのプレート電位は両パルスの中間付近に設定される。これにより、非選択のセル（強誘電体キャパシタ）には、互いに異なる方向の電圧として、書込レベル電位のパルスと、その反対レベル電位のパルスがペアで印加されることになる。つまり破壊方向のディスターブ電圧と、その反対方向の電圧がペアで印加される。従って、或るセルが保持するデータと他のセルに対する書込データとの関係において、或るセルに破壊方向のディスターブ電圧が印加されても、その直後に回復方向の電圧が印加されることになる。
【００２９】
【発明の実施の形態】
以下、本発明の半導体記憶装置及びデータ書込方法についての実施の形態を説明する。まず、ディスターブのワーストケース改善のための動作原理を説明し、その後、第１，第２の実施の形態を述べる。
【００３０】
＜ディスターブのワーストケース改善のための動作原理＞
本発明では、強誘電体キャパシタに対しては、ディスターブ方向に電圧が印加された場合、その直後に逆方向に同じ電圧を印加すれば、その状態がヒステリシスカーブ上のマイナーループを介して元に戻る現象に着目した。
【００３１】
図１にその模式図を示す。この図１は、キャパシタに印加される電圧Ｖｒと、それに応じて生じる強誘電体膜の分極量Ｐの関係を示している。
強誘電体膜はその両極間に電源電圧Ｖｃｃのパルスを印加することにより、分極方向が変わり、その状態は、図に示すヒステリシスカーブ上で、（ｈ０）から（ｈ１）を経て、（ｈ２）に推移する。この（ｈ２）の分極量が、記憶されたデータ「１」に相当する。
また、さらに−Ｖｃｃパルスを印加すると（ｈ２）から（ｈ３）を経て元の（ｈ０）に戻る。（ｈ０）の分極量が記憶されたデータ「０」となる。
つまり通常、強誘電体メモリは（ｈ０）と（ｈ２）の状態でそれぞれ異なるデータを記憶している。
【００３２】
ここで当初両極が同電位で、分極状態が（ｈ０）の位置にあるキャパシタに、中間電圧Ｖｍのパルスを印加した場合を考える。
すると、そのキャパシタの状態は（ｈ４）を経て（ｈ５）に推移し、一旦分極量が劣化する。
しかしその直後に−Ｖｍのパルスを印加すると、その状態は（ｈ６）を経て元の（ｈ０）に戻る。
一方、（ｈ５）の状態から、逆に同じＶｍのパルスが連続して印加されると、その状態は（ｈ７）を経てさらに劣化が進行し、（ｈ８）に至る。
【００３３】
以上のことは、ディスターブ電圧がただちにデータを劣化させる訳ではないことを示しており、同一方向に連続してディスターブが印加されることこそがより本質的な問題であることを示している。
従って、その現象を利用すれば、ディスターブ発生のワーストケースを改善することができる。
具体的には、例えば（ｈ０）から（ｈ４）を経て（ｈ５）に至るディスターブ電圧が印加された直後に、（ｈ５）から（ｈ６）を経て（ｈ０）に至るように、ディスターブとは逆方向の電圧（回復パルス）を印加すれば、ディスターブ電圧による劣化は発生しないことになる。これを利用することで、同一方向に連続的となるディスターブ電圧発生を最小限に抑えることができる。
【００３４】
＜第１の実施の形態＞
本実施の形態はクロスポイント型強誘電体メモリとしての半導体記憶装置である。その基本的な構成については図１５，又は図１６に示したとおりである。
【００３５】
即ち、各々独立したデータを記憶するＮ個（図１５，図１６では４個としている）の強誘電体キャパシタＣの各一端が共通ノード電極（１１，１２・・・）に接続されて成るメモリユニットＭＵ（ＭＵ１，ＭＵ２・・・）が、列方向に配されたビット線ＢＬと行方向に配されたワード線ＷＬの各方向に、複数個、アレイ状に配置されてなる。
また、各メモリユニットＭＵの共通ノード電極（１１，１２）は、少なくともワード線ＷＬをゲートに接続した選択トランジスタ（図１５のＴ１，Ｔ２、図１６のＴ１３，Ｔ２３等）を介して、ビット線ＢＬに接続されている。
また、各メモリユニットＭＵにおけるＮ個の強誘電体キャパシタＣの各他端は、それぞれワード線ＷＬと同方向に配されたＮ本のプレート線ＰＬに各々接続されている。
そして、特定のワード線ＷＬへの電圧印加により、特定行のメモリユニットＭＵを選択するワードラインデコーダ／ドライバ１と、上記特定行に対応する各プレート線ＰＬへの電圧印加状態により、上記特定行のメモリユニットＭＵにおける特定の強誘電体キャパシタＣを選択するプレートラインデコーダ／ドライバ２と、ビット線ＢＬにおける特定の一対のビット線（ＢＬ１，ＢＬ２）への電圧印加により、特定の一対のメモリユニット（ＭＵ１，ＭＵ２）を選択することで、ワード線ＷＬ及びプレート線ＰＬへの電圧印加状態とあわせて特定の対となる強誘電体キャパシタにアクセスするセンスアンプ３を備えているものである。
【００３６】
そして本実施の形態においては、このような図１５，図１６と基本構成は同じであるが、センスアンプ３によるビット線ＢＬへの電圧印加方式と、プレートラインデコーダ２によるプレート線ＰＬに対する電圧印加方式に特徴を有する。
つまり、データ書込の際に、センスアンプ３は、一対のビット線ＢＬ１，ＢＬ２に対して、書込レベル電位のパルスと、その反対レベル電位のパルスを前後して与える。またこれらの両パルスの印加期間において、プレートラインデコーダ／ドライバ２は、選択されたメモリユニットＭＵ１，ＭＵ２に対する非選択のプレート線ＰＬを、上記両パルスの中間電位とするものである。
【００３７】
図２に、データ書込時の電圧印加動作を示す。また図３には、上述した図１８と同様に、クロスポイント型強誘電体メモリの一部を示している。
まず、図３を参照しながら、本実施の形態の特徴となる図２の書込動作を説明する。
【００３８】
今、図３（ａ）において、キャパシタＣ１１にデータ「１」を書き込む場合を例とする。
この場合選択プレート線となるプレート線ＰＬ１上の各キャパシタ（Ｃ１１，Ｃ２１・・・）にはあらかじめデータ「０」が書き込まれているとし、その場合に、ビット線ＢＬ１上のキャパシタＣ１１にはデータ「１」を書き込み、ビット線ＢＬ２上のキャパシタＣ２１のデータ「０」は保存されるようにする。
図２においては、書込動作の１サイクルをｗ１〜ｗ９の期間で示している。
【００３９】
図２（ａ）はワード線ＷＬ１に対する電圧印加状態を示す。この電圧印加は図１５に示したワードラインデコーダ／ドライバ１によって実行される。
図２（ｂ）は選択プレート線となるプレート線ＰＬ１に対する電圧印加状態を、また図２（ｃ）は非選択プレート線となるプレート線ＰＬ２（及び図示しないＰＬ３，ＰＬ４）に対する電圧印加状態を示す。これらプレート線ＰＬに対する電圧印加はプレートラインデコーダ／ドライバ２によって実行される。
図２（ｄ）はビット線ＢＬ１に対する電圧印加状態を、また図２（ｅ）はビット線ＢＬ２に対する電圧印加状態を示す。これらのビット線ＢＬ１，ＢＬ２に対する電圧印加はセンスアンプ３によって実行される。
【００４０】
期間ｗ１：選択メモリユニット（ＭＵ１，ＭＵ２）に対応するワード線ＷＬ１を開き、メモリユニットＭＵ１，ＭＵ２とビット線ＢＬ１，ＢＬ２を接続する。
期間ｗ２：各ビット線ＢＬ１，ＢＬ２に（１／３）Ｖｃｃの電位を印加する。
期間ｗ３：非選択プレート線ＰＬ２〜ＰＬ４の電位を（２／３）Ｖｃｃに上昇させる。一方、選択プレート線ＰＬ１の電位は０Ｖに保たれている。
期間ｗ４：ここでデータ「１」を書き込むビット線ＢＬ１に電圧Ｖｃｃの書込パルスＷＰを印加する。ビット線ＢＬ２に対しては、データ「０」を保存するため、書込パルスＷＰは（１／３）Ｖｃｃのままとなる。
これにより、図３（ａ）に示す状態となる。つまり、データ「１」の書き込み先である選択キャパシタＣ１１にのみ電圧Ｖｃｃが印加され、書き込みが実行される。同時に非選択キャパシタ（Ｃ１２，Ｃ２１，Ｃ２２等）には、（１／３）Ｖｃｃもしくは−（１／３）Ｖｃｃの電圧が印加される。各キャパシタの保存データによっては、（１／３）Ｖｃｃもしくは−（１／３）Ｖｃｃは、データを劣化させるディスターブ電圧となる。つまり、（１／３）Ｖｃｃもしくは−（１／３）Ｖｃｃが、保存データからみて逆の分極方向に向かう電圧であった場合、それがディスターブ電圧となる。
【００４１】
期間ｗ５：書込パルスＷＰを終了する。つまりビット線ＢＬ１を（１／３）Ｖｃｃに戻す。またこのとき、選択プレート線ＰＬ１を（２／３）Ｖｃｃに上昇させる。
【００４２】
期間ｗ６：各ビット線ＢＬ１，ＢＬ２に反転パルスＮＰを印加する。即ちデータ「１」を書き込むビット線ＢＬ１は（１／３）Ｖｃｃに保ち、データ「０」を保存するビット線ＢＬ２には電圧Ｖｃｃのパルスを与える。
これにより、図３（ｂ）に示す状態となる。つまり、データ「１」の書き込み先である選択キャパシタＣ１１については−（１／３）Ｖｃｃが印加され、同時に非選択キャパシタ（Ｃ１２，Ｃ２１，Ｃ２２等）には、（１／３）Ｖｃｃもしくは−（１／３）Ｖｃｃの電圧が印加される。
この場合において、図３（ａ）（ｂ）での非選択キャパシタＣ１２に注目してみると、期間ｗ４において（１／３）Ｖｃｃが印加された直後に期間ｗ６で−（１／３）Ｖｃｃが印加されることになる。また非選択キャパシタＣ２２に注目してみると、期間ｗ４において−（１／３）Ｖｃｃが印加された直後に期間ｗ６で（１／３）Ｖｃｃが印加されることになる。つまり、これらキャパシタＣ１２，Ｃ２２については、期間ｗ４での印加電圧が保存データにとって逆の分極方向に向かうディスターブ電圧となってデータ劣化が生じたとしても、期間ｗ６において回復されることになる。
なお、この例の場合は、キャパシタＣ２１については、期間ｗ４，ｗ６のいずれも（１／３）Ｖｃｃが印加される。従って、この例のようにキャパシタＣ２１がデータ「０」を保存するという場合は、連続してディスターブを受けることになる。つまりキャパシタＣ２１では本例で目的としているディスターブによる劣化の回復はなされない。１回の書込サイクルのみにおいて、或るキャパシタにのみ注目すると、このように劣化が回復されないキャパシタも発生するが、全体的且つ時系列的にみれば、期間ｗ６での反転パルスＮＰの印加によりディスターブ最悪ケースは著しく改善されるものである。最悪ケースの改善については後述する。
【００４３】
期間ｗ７：反転パルスＮＰを終了する。つまりビット線ＢＬ２を（１／３）Ｖｃｃに戻す。
期間ｗ８：選択プレート線ＰＬ１及び非選択プレート線ＰＬ２〜ＰＬ４を０Ｖに戻す。
期間ｗ８：ビット線ＢＬ１，ＢＬ２を０Ｖに戻し、最後にワード線ＷＬ１を閉じて書き込みサイクルを完了する。
【００４４】
このように本例での書込サイクルのシーケンスでは、期間ｗ６として書込パルスＷＰの逆となる反転パルスＮＰが各ビット線ＢＬ１，ＢＬ２に印加されるものである。
このような反転パルスＮＰの印加に伴い、多くの非選択キャパシタには書込パルスＷＰの印加時と反対方向の中間電圧が印加される。
書込パルスＷＰの印加時に破壊方向にディスターブを受けていたキャパシタは、その反対方向にパルスを受けると劣化が回復するので、このようなパルス印加がデータ劣化の低減に寄与し得ることは容易に理解できる。
また、期間ｗ４，ｗ６の期間長は等しく、つまり書込パルスＷＰと反転パルスＮＰのパルス幅は同等である。書込パルスＷＰが破壊方向のディスターブ電圧となる場合、同パルス幅の反転パルスＮＰが、劣化回復に適切であることも容易に理解される。
尚、本実施の形態はキャパシタ一対で相補的に１ビットを記憶する場合について述べているが、キャパシタ１個で１ビットを記憶する場合も同様の動作で対応できる。すなわち、各キャパシタに独立したビットを書き込む場合には、ビット線ＢＬ１は選択されたプレート線上の”１”を書きたい任意のキャパシタに接続された選択ビット線の動作に、ビット線ＢＬ２はそれ以外の（即ち「０」を保存したい）キャパシタに接続された非選択ビット線の動作に対応させれば良い。
【００４５】
ところで、次の点には注意する必要がある。即ち書込パルスＷＰの印加時に順方向にパルスを受けていたキャパシタにその逆の反転パルスＮＰが印加されると、むしろその反転パルスＮＰによって新たに劣化が発生するのである。
また上記のキャパシタＣ２１のように、必ずしも反対電位が印加されないキャパシタも存在する。
しかしながら、本例によれば後述するように、書込パターンによる劣化の依存性を平均化し、ワーストケースでの劣化量を緩和できることになり、クロスポイント型強誘電体メモリについての本例を採用する効果は多大なものとなる。
【００４６】
ここで、上記図２の書込サイクルを実現するためのプレートラインデコーダ／ドライバ２，及びセンスアンプ３の構成及び動作を説明する。
つまり図２（ｂ）〜（ｅ）の電圧印加動作を実現する構成例である。
【００４７】
図４にプレートラインデコーダ／ドライバ２の構成例を示す。
図１５，図１６に示したプレートラインデコーダ／ドライバ２は、本実施の形態においては図４のような構成を採ることで、図２（ｂ）（ｃ）に示したように各プレート線ＰＬに対する電圧印加を実現する。
【００４８】
この場合プレートラインデコーダ／ドライバ２は、デコーダ部２１，各プレート線ＰＬに対応して設けられるドライバ部２２−１、２２−２・・・、及び信号発生部２３を備える。
デコーダ部２１は、選択プレート線に対応するドライバ部２２に対して信号Ｄ＝「１」を出力し、非選択プレート線に対応するドライバ部２２に対して信号Ｄ＝「０」を出力する。
上記図２，図３の例のように、プレート線ＰＬ１が選択プレート線となる場合においては、図示するようにプレート線ＰＬ１に対するドライバ部２２−１に対する信号Ｄ１として「１」を出力し、他のプレート線ＰＬ２・・・に対するドライバ部２２−２・・・に対する信号Ｄ２、Ｄ３・・・として「０」を出力する。
【００４９】
各ドライバ部２２（２２−１，２２−２・・・）はそれぞれ同様の構成となり、それぞれインバータ２４（２４−１、２４−２・・・）、ＡＮＤゲート２５（２５−１、２５−２・・・）、ＮＯＲゲート２６（２６−１，２６−２・・・）、デプレッション型（ＮＭＯＳ）トランジスタ（ＱＰ１１、ＱＰ２１・・・）、エンハンスメント型（ＰＭＯＳ）トランジスタ（ＱＰ１２、ＱＰ２２・・・）を有している。
【００５０】
ドライバ部２２−１で説明すると、デコーダ部２１からの信号Ｄ１はインバータ２４−１で反転され、ＡＮＤゲート２５−１に入力されている。ＡＮＤゲート２５−１の他端には信号発生部２３から信号ＳＰ１が入力される。
ＡＮＤゲート２５−１による論理積出力はＮＯＲゲート２６−１に供給される。ＮＯＲゲート２６−１の他端には信号発生部２３から信号ＳＰ２が入力される。そして、ＮＯＲゲート２６−１の出力は、トランジスタＱＰ１１、ＱＰ１２の各ゲートに印加される。
トランジスタＱＰ１１のドレインは、電圧（２／３）Ｖｃｃのラインに接続され、トランジスタＱＰ１１のソースはトランジスタＱＰ１２のドレインに接続されている。トランジスタＱＰ１２のソースは接地される。
そしてトランジスタＱＰ１１のソースとトランジスタＱＰ１２のドレインの接続点がプレート線ＰＬ１に接続される。
他のドライバ部２２−２・・・も同様の構成である。
【００５１】
このようなプレートラインデコーダ／ドライバ２によるプレート線の駆動動作を、図５で説明する。なお、図５（ａ）（ｆ）は図２（ｂ）（ｃ）に示したプレート線ＰＬ１、ＰＬ２に対する印加電圧をそのまま同様に示している。
つまり図２に合わせてプレート線ＰＬ１を選択プレート線とし、プレート線ＰＬ２（及び図示しないＰＬ３，ＰＬ４）を非選択プレート線とする場合の例である。
【００５２】
この書込サイクルでは、プレート線ＰＬ１を選択プレート線とするため、デコーダ部２１から出力される信号Ｄ１は、図５（ｂ）に示すように「１」となる。
一方、プレート線ＰＬ２は非選択プレート線となるため、デコーダ部２１から出力される信号Ｄ２は、図５（ｇ）に示すように「０」となる。
書込サイクルの期間においては、信号発生部２３は、図５（ｃ）（ｄ）に示すシーケンスで信号ＳＰ１、ＳＰ２を発生させる。即ち信号ＳＰ１は、期間ｗ３，ｗ４において「１」となる信号として発生される。一方信号ＳＰ２は、期間ｗ５，ｗ６，ｗ７において「１」となる信号として発生される。
【００５３】
図２で説明したように、図５（ｆ）の非選択プレート線ＰＬ２の印加電圧は、期間ｗ３、ｗ４、ｗ５、ｗ６、ｗ７において（２／３）Ｖｃｃとされる。
期間ｗ３、ｗ４では、信号ＳＰ１が「１」であることで、ＮＯＲゲート２６−２の出力は「０」となる。また期間ｗ５、ｗ６、ｗ７では、信号ＳＰ２が「１」であることで、ＮＯＲゲート２６−２の出力は「０」となる。
これによって、非選択プレート線ＰＬ２の印加電圧は、期間ｗ３、ｗ４、ｗ５、ｗ６、ｗ７において（２／３）Ｖｃｃとなる。
図示していない他の非選択プレート線ＰＬ３，ＰＬ４についても同様である。
【００５４】
一方、図５（ａ）に示す選択プレート線ＰＬ１の印加電圧は、期間ｗ５、ｗ６、ｗ７において（２／３）Ｖｃｃとされる。
期間ｗ３、ｗ４では、信号ＳＰ１は「１」であるが、デコーダ部２１の出力信号Ｄ１が「１」であることで、ＮＯＲゲート２６−２の出力は「１」となる。そして信号ＳＰ２が「１」である期間ｗ５、ｗ６、ｗ７のみ、ＮＯＲゲート２６−２の出力は「０」となる。
これによって、選択プレート線ＰＬ１の印加電圧は、期間ｗ５、ｗ６、ｗ７において（２／３）Ｖｃｃとなる。
【００５５】
次に図６でセンスアンプ３の構成例を説明する。
図１５，図１６に示したセンスアンプ３は、本実施の形態においては図６（ａ）のような構成を採ることで、図２（ｄ）（ｅ）に示したように各ビット線ＢＬ１，ＢＬ２に対する電圧印加を実現する。
【００５６】
図６（ａ）に示すようにセンスアンプ３は、ビット線ＢＬ１に対応してラッチ回路３１−１、エンハンスメント型（ＰＭＯＳ）トランジスタＱＢ１１、ＱＢ１２、スイッチＳＷ１を有している。またビット線ＢＬ２に対応してラッチ回路３１−２、エンハンスメント型（ＰＭＯＳ）トランジスタＱＢ２１、ＱＢ２２、スイッチＳＷ２を有している。
さらに、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ２１、ＱＢ２２を制御する信号ＳＢ１、ＳＢ２を発生する信号発生部３２を備えている。
【００５７】
このようなビット線ＢＬ１，ＢＬ２に対する駆動系回路は、電圧Ｖｃｃ〜（１／３）Ｖｃｃの間で動作する。
そしてスイッチＳＷ１，ＳＷ２は、それぞれビット線ＢＬ１，ＢＬ２の電位を０Ｖとするために設けられている。
つまりスイッチＳＷ１がオンとされている期間は、ビット線ＢＬ１は０Ｖとなる。スイッチＳＷ１がオフの期間では、ビット線ＢＬ１の基準電位は（１／３）Ｖｃｃとなる。スイッチＳＷ２によるビット線ＢＬ２の電位状態も同様となる。
【００５８】
ラッチ回路３１−１、３１−２には書込データＤＴが入力される。
即ちビット線ＢＬ１上のキャパシタに対してデータ「１」を書き込む場合、ラッチ回路３１−１への入力データＤＴ＝「１」となり、一方ラッチ回路３１−２への入力データＤＴ＝「０」となる。
この回路系が電圧Ｖｃｃ〜（１／３）Ｖｃｃの間で動作するため、図６（ｂ）に示すように、データＤＴ＝「１」が入力された場合、ラッチ回路３１−１，３１−２の出力Ｑは電圧Ｖｃｃとなり、反転出力Ｑ￣は（１／３）Ｖｃｃとなる。また、データＤＴ＝「０」が入力された場合、ラッチ回路３１−１，３１−２の出力Ｑは電圧（１／３）Ｖｃｃとなり、反転出力Ｑ￣はＶｃｃとなる。
【００５９】
このようなセンスアンプ３によるビット線ＢＬ１，ＢＬ２の駆動動作を、図７で説明する。なお、図７（ａ）（ｄ）は図２（ｄ）（ｅ）に示したビット線ＢＬ１，ＢＬ２に対する印加電圧をそのまま同様に示している。
【００６０】
即ち図７に示す書込サイクルでは、図２で説明したようにビット線ＢＬ１上のキャパシタＣ１１にデータ「１」を書き込み、ビット線ＢＬ２上のキャパシタＣ２１のデータ「０」をそのまま保持する動作を示している。
従って、ビット線ＢＬ１に対応するラッチ回路３１−１にはデータＤＴとして「１」が入力され、またビット線ＢＬ２に対応するラッチ回路３１−２にはデータＤＴとして「０」が入力される。
【００６１】
この書込サイクルでは、期間ｗ２，ｗ３，ｗ４，ｗ５，ｗ６，ｗ７，ｗ８において、各ビット線ＢＬ１，ＢＬ２に接続されたスイッチＳＷ１，ＳＷ２がオフとされる。
また、信号発生部３２は、図７（ｂ）（ｃ）に示すシーケンスで信号ＳＢ１、ＳＢ２を発生させる。即ち信号ＳＢ１は期間ｗ４において「１」となる信号として発生させ、信号ＳＢ２は期間ｗ６において「１」となる信号として発生させる。
【００６２】
期間ｗ２，ｗ３では、信号ＳＢ１、ＳＢ２は「０」「０」であり、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ２１、ＱＢ２２は全てオフである。そしてスイッチＳＷ１，ＳＷ２がオフであるため、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
期間ｗ４では、信号ＳＢ１、ＳＢ２は「１」「０」であり、トランジスタＱＢ１１、ＱＢ２１がオンとなる。従って、ラッチ回路３１−１、３１−２の各ラッチ出力Ｑがビット線ＢＬ１，ＢＬ２にそれぞれ印加される。ラッチ回路３１−１のラッチ出力ＱはＶｃｃであり、ラッチ回路３１−２のラッチ出力Ｑは（１／３）Ｖｃｃであるため、ビット線ＢＬ１，ＢＬ２の電位は、図３（ａ）に示した状態となる。つまり書込パルスＷＰとして、ビット線ＢＬ１にはＶｃｃが、ビット線ＢＬ２には（１／３）Ｖｃｃが印加される。
期間ｗ５では、信号ＳＢ１、ＳＢ２は「０」「０」であり、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ２１、ＱＢ２２は全てオフとなり、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
期間ｗ６では、信号ＳＢ１、ＳＢ２は「０」「１」であり、今度はトランジスタＱＢ１２、ＱＢ２２がオンとなる。従って、ラッチ回路３１−１、３１−２の各反転出力Ｑ￣がビット線ＢＬ１，ＢＬ２にそれぞれ印加される。ラッチ回路３１−１の反転出力Ｑ￣は（１／３）Ｖｃｃであり、ラッチ回路３１−２の反転出力Ｑ￣ラッチ出力ＱはＶｃｃであるため、ビット線ＢＬ１，ＢＬ２の電位は、図３（ｂ）に示した状態となる。つまり反転パルスＮＰとして、ビット線ＢＬ１には（１／３）Ｖｃｃが、ビット線ＢＬ２にはＶｃｃが印加される。
期間ｗ７，ｗ８では、信号ＳＢ１、ＳＢ２は「０」「０」であり、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ２１、ＱＢ２２は全てオフとなり、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
そして期間ｗ９では、各ビット線ＢＬ１，ＢＬ２に接続されたスイッチＳＷ１，ＳＷ２がオンとされ、各ビット線ＢＬ１，ＢＬ２は０Ｖとなる。
【００６３】
以上のように、プレートラインデコーダ／ドライバ２、センスアンプ３が構成されることにより、図２で説明した書込動作が実現される。つまり、書込パルスＷＰの直後に反転パルスＮＰが印加され、かつ両パルスの印加期間において、非選択のプレート線が、両パルスＷＰ，ＮＰの中間電位となるようにされる。
【００６４】
本実施の形態によるディスターブ発生の最悪ケースを、従来例と比較しながら図８，図９で説明する。
なお、ここでは１つのメモリユニットに８つのセル（強誘電体キャパシタ）が設けられているとして例示する。
【００６５】
図８（ａ）は従来例、つまり図１７で説明した書込動作の場合の「０」データへのディスターブ発生の最悪ケースを示している。
「０」データへのディスターブ発生としては、従来例の場合、まず最初のセル（Ｃ０）に「０」を書き込み、残る全てのセルに「１」を書き込んだとき、最初のセル（Ｃ０）に対して最大のディスターブ劣化が発生する。
即ち図８（ａ）における上段の従来ケースとして示すように、最初のセル（Ｃ０）にアクセスした際は、セル（Ｃ０）への電圧印加状態は図１８のキャパシタ（Ｃ２１）に相当し、劣化方向の＋電圧が印加される。
さらに、残りのセルに「１」を書き込む際は全て、セル（Ｃ０）への電圧印加状態は図１８のキャパシタ（Ｃ１２）に相当し、やはり劣化方向の＋電圧が印加される。
従ってセル（Ｃ０）には合計８回のディスターブが連続して印加されることになる。このように従来例のワーストケースでは一般にメモリユニットＭＵの接続セル数をＮとすると、Ｎ回のディスターブ劣化が発生する。
【００６６】
一方図８（ａ）下段に、本実施の形態の場合において、同様に最初のセル（Ｃ０）に「０」を書き込み、残る全てのセルに「１」を書き込んだ場合を示している。
この場合、最初のセル（Ｃ０）にアクセスした際は、セル（Ｃ０）への電圧印加状態は図３のキャパシタ（Ｃ２１）に相当し、書込パルスＷＰと反転パルスＮＰの両方により劣化方向の＋電圧が印加される。これについては図２，図３での説明中において、反転パルスＮＰの印加があるキャパシタに関しては逆電圧印加とならない場合として述べたとおりである。
ところが、残りのセルにデータ「１」を書き込んでいく際には、最初のセル（Ｃ０）に対しては、破線で囲うように劣化方向の＋電圧と回復方向の−電圧がペアで印加されることになる。つまり、＋電圧印加による劣化が、直後に−電圧印加により回復される。
結果として、実質的なディスターブ劣化は２回に留まる。
【００６７】
ただし、本実施の形態の場合は、そのワーストケースは従来のワーストケースとは異なるパターンで生ずる。これを図８（ｂ）に示す。
図８（ｂ）は各セルに「０」と「１」が交互に書き込まれるケースであり、この場合、上段に示す従来例の場合は、ディスターブ劣化は２回である。
【００６８】
本実施の形態の場合は、下段に示すように、５回のディスターブ劣化が発生する。即ち、まず最初のセル（Ｃ０）への書込時に２回の劣化が生ずる。その後、後続するセルにおいて「１」データ書込時は、書込パルスＷＰによる＋電圧印加による劣化が直後の反転パルスＮＰによる−電圧印加で回復される。
ところが、後続セルにおいて「０」データが書き込まれる際には、最初の書込パルスＷＰによる−電圧は、ディスターブ劣化方向とはならないが、＋電圧となる直後の反転パルスＮＰがディスターブを発生させてしまい、劣化が生ずる。つまり、反転パルスＮＰの印加が、逆にディスターブ発生を引き起こしてしまう場合である。
従ってこの場合、破線で囲っていない５回の＋電圧印加により、５回のディスターブ劣化が発生する。
【００６９】
この図８からわかるように、メモリユニットＭＵに８個のセルが接続されている場合、従来例ではディスターブ劣化は最悪で８回となるところ、本実施の形態の場合は最悪で５回となる。
一般的にいえば、メモリユニットＭＵにＮ個のセルが接続されている場合、従来例ではディスターブ劣化は最悪でＮ回となるところ、本実施の形態の場合は最悪で（Ｎ／２）＋１回であり、これは従来のワーストケースのほぼ半分になっているものである。
【００７０】
次に図９に「１」データへのディスターブ発生の例を同様に示す。
図９（ａ）は従来例において最悪ケースとなる場合である。これは、まず最初のセル（Ｃ０）に「１」を書き込み、残る全てのセルに「０」を書き込んだとき、最初のセル（Ｃ０）に対して最大のディスターブ劣化が発生する。
この場合、最初のアクセス時は、セル（Ｃ０）自らへの書き込みなのでディスターブは無い。しかし他のセルに「０」を書き込む際、セル（Ｃ０）への電圧印加状態は図１８のキャパシタ（Ｃ２２）に相当し、劣化方向の−電圧が印加される。
従ってセル（Ｃ０）には合計７回のディスターブが連続して印加されることになる。このように従来例のワーストケースでは一般にユニットへの接続セル数をＮとすると、（Ｎ−１）回のディスターブ劣化が発生する。
【００７１】
一方、図９（ａ）下段の本実施の形態のケースにおいては、セル（Ｃ０）への電圧印加状態は、最初のアクセスでは、反転パルスＮＰの際に図３（ｂ）のキャパシタ（Ｃ１１）に相当する−電圧が印加され、これがディスターブ劣化となる。ところが、以降の他のセルへの「０」書込時には、最初のセル（Ｃ０）は、図３のキャパシタ（Ｃ２２）に相当ものとなり、つまり書込パルスＷＰ時の−電圧印加の直後に、反転パルスＮＰ時の＋電圧が印加され、直前の劣化を回復させる。従って実質的なディスターブ劣化は１回に留まる。
【００７２】
本実施の形態の場合、「１」データへのディスターブ発生のワーストケースは、図９（ｂ）に示すように、「１」と「０」が交互に書き込まれるケースとなる。
この場合、図９（ｂ）上段に示すように従来例ではディスターブ劣化は１回となるが、下段に示す本実施の形態の場合、未回復のディスターブ劣化は４回となる。即ち、セル（Ｃ０）及びその後の他のセルへの「１」書込の際の反転パルスＮＰによる−電圧印加がディスターブ劣化を発生させることになる。
一般的には（Ｎ／２）回である。
【００７３】
以上、図８，図９からわかるように、従来例の場合、ディスターブ劣化は、最悪ケースにおいてＮ回、或いは（Ｎ−１）回となっていたところ、本実施の形態では最悪ケースにおいて（Ｎ／２）＋１回、或いは（Ｎ／２）回となり、ディスターブ発生回数は約半分に低減できることになる。つまり、最悪ケースとしてのディスターブ発生回数の低減という、所期の目的が十分に達成されているものである。
【００７４】
＜第２の実施の形態＞
以上の第１の実施の形態によれば、ディスターブのワーストケースを大幅に緩和する効果がある。しかしながら、反転パルスＮＰの印加によって余分なディスターブを受けることがあり、この部分を改良すればさらにディスターブ劣化回数を低減することができる。
そこで、第２の実施の形態では、直前のデータと同一のデータを書き込むときにのみ反転パルスＮＰを印加するようにし、これによって余分なディスターブを最小にする。
つまり、上記図８，図９に示した第１の実施の形態のワーストケースからわかるように、「０」「１」が交互に書き込まれる場合において、反転パルスＮＰが回復パルスとして機能せずに、逆にディスターブ劣化を発生させる場合が生ずる。このことから考えると、直前のデータと同一のデータを書き込むときにのみ反転パルスＮＰを印加するようにすれば、反転パルスＮＰによってディスターブが発生するような場合を最小化できるものである。
【００７５】
この第２の実施の形態でも、データ書込時の書込サイクルの動作は、基本的には上述した図２と同様となる。
但し、図２のように反転パルスＮＰを印加するのは、直前のデータと同一のデータを書き込む場合である。
直前のデータと異なるデータを書き込む場合、その書込サイクルの動作は図１０のようになる。つまり、図１０（ｄ）（ｅ）に示すように、期間ｗ６において反転パルスＮＰは印加しない。但し、ここでは電圧Ｖｃｃの反転パルスＮＰの代わりに、電圧（２／３）Ｖｃｃの調整パルスＮＮＰを各ビット線ＢＬ１，ＢＬ２に印加するようにしている。
【００７６】
なお、図１０の例では、期間ｗ６において反転パルスＮＰに代えて調整パルスＮＮＰを印加するようにしているが、この期間ｗ６において調整パルスＮＮＰを印加せずに、各ビット線ＢＬ１，ＢＬ２を（１／３）Ｖｃｃに保つようにしても良い。しかしながらその場合、各セル（キャパシタ）への電圧印加状態を適正化するためプレート線の電位も変更することが必要となる。つまり、直前の書込データと今回の書込データに応じて図２のように反転パルスＮＰを印加する場合と、図１０のように反転パルスＮＰを印加しない場合で、プレート線の駆動方式も変更しなければならないことになる。
この実施の形態では、（２／３）Ｖｃｃの調整パルスＮＮＰを印加することで、プレートラインデコーダ／ドライバ２による各プレート線ＰＬの駆動は図２の場合と同様のままでよいようにするものである。
【００７７】
図１０のように反転パルスＮＰを印加せずに調整パルスＮＮＰを印加する書込サイクルでの電圧印加状態を図１１に示す。
期間ｗ４での書込パルスＷＰの印加時は、図２のサイクルと同様であり、つまり図１１（ａ）の電圧印加状態は図３（ａ）と同様である。
期間ｗ６での調整パルスＮＮＰの印加時（反転パルスＮＰの非印加時）には、電圧印加状態は図１１（ｂ）のようになる。
つまり、ビット線ＢＬ１，ＢＬ２はそれぞれ（２／３）Ｖｃｃとされ、また全プレート線ＰＬも（２／３）Ｖｃｃとなるため、各キャパシタＣ１１、Ｃ１２、Ｃ２１，Ｃ２２にかけられる電位差は０Ｖとなる。
【００７８】
直前の書込データと今回の書込データが同一か否かにより、図２の書込サイクルと図１０の書込サイクルを切り換えて実行するための構成を述べる。
なお、図２，図１０の各サイクルでプレート線ＰＬの駆動方式は同一であるため、プレートラインデコーダ／ドライバ２は、図４、図５で説明した構成及び動作が採られればよい。
この場合、図２，図１０の各書込サイクルを切り換え実行するためには、センスアンプ３が、例えば図１２のように構成されればよい。
【００７９】
図１５，図１６に示したセンスアンプ３は、本実施の形態においては図１２のような構成を採ることで、直前の書込データと同一か否かにより、各ビット線ＢＬ１，ＢＬ２に対して、図２（ｄ）（ｅ）に示した電圧印加、或いは図１０（ｄ）（ｅ）に示した電圧印加を実現する。
【００８０】
即ちこの場合、センスアンプ３は、ビット線ＢＬ１に対応しては、ラッチ回路３１−１、エンハンスメント型（ＰＭＯＳ）トランジスタＱＢ１１、ＱＢ１２、ＱＢ１３、スイッチＳＷ１、ラッチ回路３４−１、ＥＸ−ＯＲゲート３５−１、インバータ３６−１、ＮＯＲゲート３７−１，３８−１を有している。また端子３３−１には（２／３）Ｖｃｃの電圧が供給される。
またセンスアンプ３は、ビット線ＢＬ２に対応しては、ラッチ回路３１−２、エンハンスメント型（ＰＭＯＳ）トランジスタＱＢ２１、ＱＢ２２、ＱＢ２３、スイッチＳＷ２、ラッチ回路３４−２、ＥＸ−ＯＲゲート３５−２、インバータ３６−２、ＮＯＲゲート３７−２，３８−２を有している。また端子３３−２には（２／３）Ｖｃｃの電圧が供給される。
さらに、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ１３、ＱＢ２１、ＱＢ２２、ＱＢ２３を制御する信号ＳＢ１、ＳＢ２を発生する信号発生部３２を備えている。また信号発生部３２から出力される信号ＳＢ２に対してインバータ３９が設けられる。
【００８１】
図６で説明した第１の実施の形態のセンスアンプ３と同様に、この図１２のようなビット線ＢＬ１，ＢＬ２に対する駆動系回路は、電圧Ｖｃｃ〜（１／３）Ｖｃｃの間で動作する。そしてスイッチＳＷ１，ＳＷ２は、それぞれビット線ＢＬ１，ＢＬ２の電位を０Ｖとするために設けられている。つまりスイッチＳＷ１がオンとされている期間は、ビット線ＢＬ１は０Ｖとなる。スイッチＳＷ１がオフの期間では、ビット線ＢＬ１の基準電位は（１／３）Ｖｃｃとなる。スイッチＳＷ２によるビット線ＢＬ２の電位状態も同様となる。
【００８２】
ラッチ回路３１−１、３１−２には書込データＤＴが入力される。
ビット線ＢＬ１上のキャパシタに対してデータ「１」を書き込む場合、ラッチ回路３１−１への入力データＤＴ＝「１」となり、一方ラッチ回路３１−２への入力データＤＴ＝「０」となる。
ラッチ回路３１−１，３１−２の出力Ｑ、反転出力Ｑ￣としての電位は、入力データＤＴの値に応じて図６（ｂ）のようになることは同様である。
【００８３】
ラッチ回路３４−１、３４−２には、それぞれラッチ回路３１−１、３１−２の出力Ｑの値が入力される。つまり、ラッチ回路３４−１、３４−２は、直前の書込サイクルでの書込データの値をラッチ出力する。
ＥＸ−ＯＲゲート３５−１、３５−２は、今回の書込サイクルでラッチ回路３１−１、３１−２に入力され出力Ｑとされる書込データと、ラッチ回路３４−１、３４−２から出力される、直前の書込サイクルでの書込データの値についての排他的論理和を出力する。
【００８４】
トランジスタＱＢ１１、ＱＢ２１は、ゲートに印加される信号ＳＢ１によって制御される。
トランジスタＱＢ１２は、インバータ３９で反転された信号ＳＢ２と、ＥＸ−ＯＲゲート３５−１とを入力するＮＯＲゲート３８−１の出力がゲートに印加されることによって制御される。トランジスタＱＢ２２は、インバータ３９で反転された信号ＳＢ２と、ＥＸ−ＯＲゲート３５−２とを入力するＮＯＲゲート３８−２の出力がゲートに印加されることによって制御される。
トランジスタＱＢ１３は、インバータ３９で反転された信号ＳＢ２と、ＥＸ−ＯＲゲート３５−１の出力がインバータ３６−１で反転された信号とを入力するＮＯＲゲート３７−１の出力がゲートに印加されることによって制御される。
トランジスタＱＢ２３は、インバータ３９で反転された信号ＳＢ２と、ＥＸ−ＯＲゲート３５−２の出力がインバータ３６−２で反転された信号とを入力するＮＯＲゲート３７−２の出力がゲートに印加されることによって制御される。
【００８５】
このようなセンスアンプ３によるビット線ＢＬ１，ＢＬ２の駆動動作は、上述した図７、或いは図１３のようになる。
なお、図１３（ａ）（ｄ）は図１０（ｄ）（ｅ）に示したビット線ＢＬ１，ＢＬ２に対する印加電圧をそのまま同様に示している。
【００８６】
まず、今回の書込サイクルの書込データが、前回の書込サイクルの書込データと同じであった場合を説明する。
例えば前回がビット線ＢＬ１上のキャパシタＣ１１にデータ「１」を書き込み、ビット線ＢＬ２上のキャパシタＣ２１のデータ「０」をそのまま保持する動作を行い、今回は、ビット線ＢＬ１上の次のキャパシタＣ１２にデータ「１」を書き込み、ビット線ＢＬ２上のキャパシタＣ２２のデータ「０」をそのまま保持する動作を行う場合などである。
【００８７】
この場合、ビット線ＢＬ１，ＢＬ２は図７のように駆動される。
ラッチ回路３１−１への入力データＤＴは「１」、ラッチ回路３４−１のラッチデータも「１」である。
またラッチ回路３１−２への入力データＤＴは「０」、ラッチ回路３４−２のラッチデータも「０」である。
従って、この書込サイクルにおいては、ＥＸ−ＯＲゲート３５−１、３５−２の各出力は「０」である。
【００８８】
書込サイクルにおいて、信号発生部３２は、図７（ｂ）（ｃ）（図１３（ｂ）（ｃ））に示すシーケンスで信号ＳＢ１、ＳＢ２を発生させる。即ち信号発生部３２は、期間ｗ４において「１」となる信号として信号ＳＢ１を発生させ、また期間ｗ６において「１」となる信号として信号ＳＢ２を発生させる。
【００８９】
この書込サイクルでは、期間ｗ２，ｗ３，ｗ４，ｗ５，ｗ６，ｗ７，ｗ８において、各ビット線ＢＬ１，ＢＬ２に接続されたスイッチＳＷ１，ＳＷ２がオフとされる。
【００９０】
期間ｗ２，ｗ３では、信号ＳＢ１、ＳＢ２は「０」「０」である。この場合、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ１３、ＱＢ２１、ＱＢ２２、ＱＢ１３は全てオフである。そしてスイッチＳＷ１，ＳＷ２がオフであるため、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
期間ｗ４では、信号ＳＢ１、ＳＢ２は「１」「０」であり、トランジスタＱＢ１１、ＱＢ２１がオンとなる。従って、ラッチ回路３１−１、３１−２の各ラッチ出力Ｑがビット線ＢＬ１，ＢＬ２にそれぞれ印加される。従って、書込パルスＷＰとして、ビット線ＢＬ１にはＶｃｃが、ビット線ＢＬ２には（１／３）Ｖｃｃが印加される。
期間ｗ５では、信号ＳＢ１、ＳＢ２は「０」「０」であり、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ１３、ＱＢ２１、ＱＢ２２、ＱＢ２３は全てオフとなり、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
【００９１】
期間ｗ６では、信号ＳＢ１、ＳＢ２は「０」「１」であり、ＥＸ−ＯＲゲート３５−１、３５−２の各出力は「０」であることで、トランジスタＱＢ１２、ＱＢ２２がオンとなる。従って、ラッチ回路３１−１、３１−２の各反転出力Ｑ￣がビット線ＢＬ１，ＢＬ２にそれぞれ印加される。つまり反転パルスＮＰとして、ビット線ＢＬ１には（１／３）Ｖｃｃが、ビット線ＢＬ２にはＶｃｃが印加される。
期間ｗ７，ｗ８では、信号ＳＢ１、ＳＢ２は「０」「０」であり、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ１３、ＱＢ２１、ＱＢ２２、ＱＢ２３は全てオフとなり、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
そして期間ｗ９では、各ビット線ＢＬ１，ＢＬ２に接続されたスイッチＳＷ１，ＳＷ２がオンとされ、各ビット線ＢＬ１，ＢＬ２は０Ｖとなる。
【００９２】
次に、今回の書込サイクルの書込データが、前回の書込サイクルの書込データと異なる場合を説明する。
例えば前回がビット線ＢＬ１上のキャパシタＣ１１においてデータ「０」を保持させ、ビット線ＢＬ２上のキャパシタＣ２１にデータ「１」を書き込ませる動作を行い、今回は、ビット線ＢＬ１上の次のキャパシタＣ１２にデータ「１」を書き込み、ビット線ＢＬ２上のキャパシタＣ２２のデータ「０」をそのまま保持する動作を行う場合などである。
【００９３】
この場合、ビット線ＢＬ１，ＢＬ２は図１３のように駆動される。
ラッチ回路３１−１への入力データＤＴは「０」、ラッチ回路３４−１のラッチデータは「１」である。
またラッチ回路３１−２への入力データＤＴは「１」、ラッチ回路３４−２のラッチデータは「０」である。
従って、この書込サイクルにおいては、ＥＸ−ＯＲゲート３５−１、３５−２の各出力は「１」である。
書込サイクルにおいて、信号発生部３２は、上記同様のシーケンスで信号ＳＢ１、ＳＢ２を発生させる。
【００９４】
この書込サイクルでも、期間ｗ２，ｗ３，ｗ４，ｗ５，ｗ６，ｗ７，ｗ８において、各ビット線ＢＬ１，ＢＬ２に接続されたスイッチＳＷ１，ＳＷ２がオフとされる。
【００９５】
期間ｗ２，ｗ３では、信号ＳＢ１、ＳＢ２は「０」「０」である。この場合、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ１３、ＱＢ２１、ＱＢ２２、ＱＢ１３は全てオフである。そしてスイッチＳＷ１，ＳＷ２がオフであるため、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
期間ｗ４では、信号ＳＢ１、ＳＢ２は「１」「０」であり、トランジスタＱＢ１１、ＱＢ２１がオンとなる。従って、ラッチ回路３１−１、３１−２の各ラッチ出力Ｑがビット線ＢＬ１，ＢＬ２にそれぞれ印加される。従って、書込パルスＷＰとして、ビット線ＢＬ１には（１／３）Ｖｃｃが、ビット線ＢＬ２にはＶｃｃが印加される。
期間ｗ５では、信号ＳＢ１、ＳＢ２は「０」「０」であり、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ１３、ＱＢ２１、ＱＢ２２、ＱＢ２３は全てオフとなり、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
【００９６】
期間ｗ６では、信号ＳＢ１、ＳＢ２は「０」「１」であり、ＥＸ−ＯＲゲート３５−１、３５−２の各出力は「１」であることで、トランジスタＱＢ１３、ＱＢ２３がオンとなる。従って、端子３３−１，３３−２に与えられている電圧（２／３）Ｖｃｃが、ビット線ＢＬ１，ＢＬ２に印加される。つまり調整パルスＮＮＰが印加されることになる。
期間ｗ７，ｗ８では、信号ＳＢ１、ＳＢ２は「０」「０」であり、各トランジスタＱＢ１１、ＱＢ１２、ＱＢ１３、ＱＢ２１、ＱＢ２２、ＱＢ２３は全てオフとなり、ビット線ＢＬ１，ＢＬ２はいずれも（１／３）Ｖｃｃとなる。
そして期間ｗ９では、各ビット線ＢＬ１，ＢＬ２に接続されたスイッチＳＷ１，ＳＷ２がオンとされ、各ビット線ＢＬ１，ＢＬ２は０Ｖとなる。
【００９７】
以上のようにセンスアンプ３が構成されることにより、直前の書込データと同一か否かにより、図２又は図１０の書込動作が実現される。
つまり、同じ書込データが連続する場合は、書込パルスＷＰの直後に反転パルスＮＰが印加され、かつ両パルスの印加期間において、非選択のプレート線が、両パルスＷＰ，ＮＰの中間電位となるようにされる。一方、前回と異なる書込データの場合は、書込パルスＷＰの直後に反転パルスＮＰは印加されず、代わって調整パルスＮＮＰが印加される。
【００９８】
このようにすることで、反転パルスＮＰが原因となって発生する余分なディスターブを最小にすることが可能である。これを図１４で説明する。
図８（ｂ）で説明したように、第１の実施の形態の場合の「０」ディスターブの最悪ケースは、「０」「１」が交互に書き込まれる場合であり、セル数を８とした場合、５回のディスターブ劣化が発生した。セル数Ｎとして（Ｎ／２）−１回である。
ところが第２の実施の形態の場合、図１４（ａ）に示すように、ディスターブ劣化の発生は３回となる。
つまり、書込データが直前値と異なる場合、反転パルスＮＰは印加されないため、図示するようにディスターブ劣化は初期２回の＋電圧印加時と末尾１回の＋電圧印加時の３回のみである。
これはユニットへの接続セル数Ｎを増加させても変わる事無く、常に３回となる。
【００９９】
一方、この第２の実施の形態の最悪ケースは、図１４（ｂ）（ｃ）の場合となる。
図１４（ｂ）は「０」ディスターブの最悪ケースであり、書込データが図示するように順次進行した場合である。
しかしながら、この場合も実質的なディスターブ劣化発生は書き込みの初期の３回の＋電圧印加時と末尾の１回の＋電圧印加時のみであり、メモリユニット接続セル数Ｎに関らず４回である。
図１４（ｃ）は「１」ディスターブの最悪ケースであり、書込データが図示するように順次進行した場合である。
この場合も実質的なディスターブ劣化発生は書き込みの初期の１回の−電圧印加時と末尾の１回の−電圧印加時のみであり、メモリユニット接続セル数Ｎに関らず僅か２回である。
【０１００】
以上のことからわかるように、第２の実施の形態によれば、ディスターブの最悪ケースがさらに緩和される。
その上、この場合、メモリユニットへの接続セル数Ｎを増加しても実質的なディスターブ劣化は増加しないという顕著なメリットが発生する。
従って動作マージンの向上のみならず、メモリユニットの接続セル数を増加させて、メモリユニットＭＵごとに設けられるトランジスタやコンタクト部等による占有面積のオーバーヘッドを低減することが可能ともなる。
【０１０１】
以上、実施の形態を説明してきたが、センスアンプ３やプレートラインデコーダ／ドライバ２の構成、或いは書込サイクルとしての電圧印加動作などは、上記例に限定されず、本発明の要旨の範囲で各種変形例が考えられる。
【０１０２】
【発明の効果】
以上の説明からわかるように本発明によれば、非選択のセル（強誘電体キャパシタ）には、互いに異なる方向の電圧として、書込レベル電位の第１のパルスと、その反対レベル電位の第２のパルスがペアで印加される。つまり破壊方向のディスターブ電圧が印加されても、直後に回復方向の電圧がペアで印加されるため、ディスターブ電圧が何回も連続して印加されるのを防止できる。そしてそれによってディスターブ発生の最悪ケースを大幅に緩和できるという効果がある。またその効果は、メモリユニットにおけるセル数（強誘電体キャパシタ数）が増加するほど顕著となるという利点も有する。
第１のパルスと、第２のパルスは、略同一のパルス幅とすることで、ディスターブによる劣化とその回復に適切となる。
【０１０３】
また、第２のパルスの印加は、書込データが、選択されたメモリユニット内で直前にアクセスされた強誘電体キャパシタへの書込データと同一であった場合のみに行うことで、第２のパルスがディスターブ電圧として作用してしまうことを防止でき、それによってディスターブ発生の最悪ケースを、さらに緩和できるものとなる。
そして最悪ケースが緩和されることにより、必要な動作マージンを得るための設計も容易となり、動作信号量や動作スピードなどの点での高性能化や、更なる高集積化にも有利である。
【図面の簡単な説明】
【図１】本発明の実施の形態の動作原理の説明図である。
【図２】第１の実施の形態のデータ書込時の動作波形の説明図である。
【図３】第１の実施の形態のデータ書込時における書込パルス及び反転パルスの印加状態の説明図である。
【図４】実施の形態のプレートラインデコーダ／ドライバのブロック図である。
【図５】実施の形態のプレートラインデコーダ／ドライバの動作波形の説明図である。
【図６】第１の実施の形態のセンスアンプの構成のブロック図である。
【図７】第１の実施の形態のセンスアンプの動作波形の説明図である。
【図８】第１の実施の形態の「０」ディスターブの最悪ケースの説明図である。
【図９】第１の実施の形態の「１」ディスターブの最悪ケースの説明図である。
【図１０】第２の実施の形態のデータ書込時の動作波形の説明図である。
【図１１】第２の実施の形態のデータ書込時における書込パルスのオンか状態及び反転パルスの非印加状態の説明図である。
【図１２】第２の実施の形態のセンスアンプの構成のブロック図である。
【図１３】第２の実施の形態のセンスアンプの動作波形の説明図である。
【図１４】第２の実施の形態の最悪ディスターブ改善の説明図である。
【図１５】クロスポイント型強誘電体メモリの構成の説明図である。
【図１６】クロスポイント型強誘電体メモリの構成の説明図である。
【図１７】クロスポイント型強誘電体メモリに対するデータ書込時の動作波形の説明図である。
【図１８】クロスポイント型強誘電体メモリに対するデータ書込時の電圧印加状態の説明図である。
【符号の説明】
１  ワードラインデコーダ／ドライバ、２  プレートラインデコーダ／ドライバ、３  センスアンプ、ＭＵ，ＭＵ１，ＭＵ２  メモリユニット、ＷＬ、ＷＬ１ワード線、ＢＬ，ＢＬ１，ＢＬ２  ビット線、ＰＬ，ＰＬ１，ＰＬ２  プレート線
【図１】
2004227686.tif 000003
【図２】
2004227686.tif 000004
【図３】
2004227686.tif 000005
【図４】
2004227686.tif 000006
【図５】
2004227686.tif 000007
【図６】
2004227686.tif 000008
【図７】
2004227686.tif 000009
【図８】
2004227686.tif 000010
【図９】
2004227686.tif 000011
【図１０】
2004227686.tif 000012
【図１１】
2004227686.tif 000013
【図１２】
2004227686.tif 000014
【図１３】
2004227686.tif 000015
【図１４】
2004227686.tif 000016
【図１５】
2004227686.tif 000017
【図１６】
2004227686.tif 000018
【図１７】
2004227686.tif 000019
【図１８】
2004227686.tif 000020