(57)【要約】【課題】ブリッジ装置に接続された端末（ＰＣ等）のアドレスを学習する際に、ブリッジ装置の負荷を軽減する。【解決手段】ネットワーク上で異なる装置間に接続され、異なる装置ををブリッジさせるブリッジ装置において、フレーム信号のアドレスを蓄積するメモリと、受信フレーム信号のアドレスとメモリに蓄積されたアドレスとを比較し、受信フレーム信号のアドレスがメモリに蓄積されていない場合は、メモリに蓄積されているアドレスに続く領域に受信フレーム信号のアドレスを蓄積し、受信フレーム信号のアドレスと一致するアドレスがメモリに蓄積されている場合は、一致するアドレスに続くアドレスをシフトすると共にこのシフトしたアドレスに続く領域に一致するアドレスと同一のアドレスをメモリに蓄積する制御手段とを有する。【選択図】　　　図１
2004134973.tif 000002
【特許請求の範囲】
【請求項１】
ネットワーク上で異なる装置間に接続され、前記異なる装置ををブリッジさせるブリッジ装置において、
フレーム信号のアドレスを蓄積するメモリと、
受信フレーム信号のアドレスと前記メモリに蓄積されたアドレスとを比較し、前記受信フレーム信号のアドレスが前記メモリに蓄積されていない場合は、前記メモリに蓄積されているアドレスに続く領域に前記受信フレーム信号のアドレスを蓄積し、前記受信フレーム信号のアドレスと一致するアドレスが前記メモリに蓄積されている場合は、前記一致するアドレスに続くアドレスをシフトすると共にこのシフトしたアドレスに続く領域に前記一致するアドレスと同一のアドレスを前記メモリに蓄積する制御手段とを有することを特徴とするブリッジ装置。
【請求項２】
前記制御手段は、フレーム信号受信時に、このフレーム信号のアドレスを前記メモリに新たに書き込みができない場合は、最も古く蓄積されたアドレスを削除し、前記削除したアドレスに続くアドレスをシフトすると共に、シフトに伴い書き込み可能となった領域に前記受信フレーム信号のアドレスを蓄積することを特徴とする請求項１記載のブリッジ装置。
【請求項３】
前記制御手段は、さらに、受信フレーム信号のアドレスが前記メモリに蓄積されているアドレスと一致すると共に、前回の前記メモリへの書き込みから一定時間経過している場合は前記アドレスの端末は配下にいないものとみなし、前記メモリに蓄積されているアドレスを削除することを特徴とする請求項１記載のブリッジ装置。
【請求項４】
ネットワーク上で異なる装置間に接続され、前記異なる装置をブリッジさせるブリッジ装置のアドレス学習方法において、
フレーム信号のアドレスをメモリに蓄積し、
制御手段において、受信フレーム信号のアドレスと前記メモリに蓄積されたアドレスとを比較し、前記受信フレーム信号のアドレスが前記メモリに蓄積されていない場合は、前記メモリに蓄積されているアドレスに続く領域に前記受信フレーム信号のアドレスを蓄積し、前記受信フレーム信号のアドレスと一致するアドレスが前記メモリに蓄積されている場合は、前記一致するアドレスに続くアドレスをシフトすると共にこのシフトしたアドレスに続く領域に前記一致するアドレスと同一のアドレスを前記メモリに蓄積することを特徴とするアドレス学習方法。
【請求項５】
前記制御手段において、フレーム信号受信時に、このフレーム信号のアドレスを前記メモリに新たに書き込みができない場合は、最も古く蓄積されたアドレスを削除し、前記削除したアドレスに続くアドレスをシフトすると共に、シフトに伴い書き込み可能となった領域に前記受信フレーム信号のアドレスを蓄積することを特徴とする請求項４記載のアドレス学習方法。
【請求項６】
前記制御手段において、さらに、受信フレーム信号のアドレスが前記メモリに蓄積されているアドレスと一致すると共に、前回の前記メモリへの書き込みから一定時間経過している場合は前記アドレスの端末は配下にいないものとみなし、前記メモリに蓄積されているアドレスを削除することを特徴とする請求項４記載のアドレス学習方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イーサネット（Ｒ）を介して通信を行う端末が複数接続されるシステムブリッジ装置およびＭＡＣアドレスの学習方法に関するものである。
【０００２】
【従来の技術】
従来、この種のブリッジ装置のＭＡＣアドレスの学習方法として、例えば、特開平１１−１２２３０３号公報の記載が参照される。同公報のブリッジ装置は、ＭＡＣフレームを受信した時、受信したＭＡＣフレームから抽出したＳＡ（送信元アドレス）から学習テーブルを検索し、このＳＡが学習されている場合はこれを廃棄する手段を備えていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のブリッジ装置では、受信したＭＡＣフレームから抽出したＳＡが未登録の場合、単純にＭＡＣアドレス学習テーブルに追加しているため、メモリの増大、負荷の増大につながる。
【０００４】
ＡＴＭ通信等の場合は、あらかじめ設定されたアドレスが通過できるようにすれば良いが、イーサネット（Ｒ）を介して通信を行う場合、ブリッジ装置に固定的にアドレスを蓄積するのではなく、端末が自由に移動ができるようにするための制御が必要となる。ブリッジ装置に接続された端末（ＰＣ等）のアドレスを学習する際に、単純にアドレスを追加した場合、メモリ量および制御時間の増大を招くことになる。
【０００５】
本発明は、接続される端末の最大値を上限に随時アドレスの廃棄処理を行うことにより、ブリッジ装置の負荷を軽減しようとするものである。
【０００６】
【課題を解決するための手段】
かかる課題を解決するため、本発明は、ネットワーク上で異なる装置間に接続され、異なる装置ををブリッジさせるブリッジ装置において、フレーム信号のアドレスを蓄積するメモリと、受信フレーム信号のアドレスとメモリに蓄積されたアドレスとを比較し、受信フレーム信号のアドレスがメモリに蓄積されていない場合は、メモリに蓄積されているアドレスに続く領域に受信フレーム信号のアドレスを蓄積し、受信フレーム信号のアドレスと一致するアドレスがメモリに蓄積されている場合は、一致するアドレスに続くアドレスをシフトすると共にこのシフトしたアドレスに続く領域に一致するアドレスと同一のアドレスをメモリに蓄積する制御手段とを有することとした。また、制御手段は、フレーム信号受信時に、このフレーム信号のアドレスをメモリに新たに書き込みができない場合は、最も古く蓄積されたアドレスを削除し、削除したアドレスに続くアドレスをシフトすると共に、シフトに伴い書き込み可能となった領域に受信フレーム信号のアドレスを蓄積することとした。さらに、制御手段は、受信フレーム信号のアドレスがメモリに蓄積されているアドレスと一致すると共に、前記メモリへの書き込みから一定時間経過している場合はアドレスの端末は配下にいないものとみなし、メモリに蓄積されているアドレスを削除することとした。
【０００７】
【発明の実施の形態】
（１）第１の実施形態
以下、本発明による第１の実施形態を図面を参照しながら詳述する。
（１−１）第１の実施形態の構成
図９はこの発明のブリッジ装置が適用されるネットワークの構成例を示す。ＥＮＴ（Ｅｔｈｅｒｎｅｔ（Ｒ）　Ｎｅｔｗｏｒｋ　Ｔｅｒｍｉｎａｌ）がブリッジ装置に該当し、センタ側装置（ＥＬＴ：Ｅｔｈｅｒｎｅｔ（Ｒ）　Ｌｉｎｅ　Ｔｅｒｍｉｎａｌ）と端末（ＰＣ等）との間をブリッジさせる。
【０００８】
図１はこの発明の実施例を示すブロック図である。
デュアルポートＲＡＭ１は、データ線およびアドレス／リード（ライト）信号線を介してメモリ制御部２に接続される。下りＭＡＣ学習制御部３は、下りＭＡＣフレーム信号（ＳＡ）が入力され、アドレス／データ線およびデータ／データ制御信号線を介してメモリ制御部２に接続され、また、ウエイト信号線を介して上りＭＡＣ学習制御部４に接続される。上りＭＡＣ学習制御部４は、上りＭＡＣフレーム信号（ＳＡ）が入力され、アドレス／データ線およびデータ／制御信号線を介してメモリ制御部２に接続され、また、ウエイト信号線を介して下りＭＡＣ学習制御部３に接続される。
【０００９】
デュアルポートＲＡＭ１は、２つの書込み用／読出し用のアクセスポートを有し、各ポートに同時にアクセスが可能な　ＲＡＭ　である。本実施の形態では、デュアルポートＲＡＭ１に、下りＭＡＣ学習制御部３または上りＭＡＣ学習制御部４の指示により、下りＭＡＣ学習制御部３または上りＭＡＣ学習制御部４にてＭＡＣフレーム信号より抽出したＭＡＣアドレスを、メモリ制御部２より送出されるアドレス／リード信号により書き込み、また、蓄積したＭＡＣアドレスデータをアドレス／ライト信号により読み出す。この書き込み／読み出し動作は個別に行うことができる。
【００１０】
メモリ制御部２は、図２に示すように、ＵＰカウンタ部、有効アドレス保持レジスタ部、アドレスシフト制御部およびメモリアクセス部から構成され、下りＭＡＣ学習制御部３または上りＭＡＣ学習制御部４から送出されたＭＡＣアドレスを、データ／データ制御信号に従ってデュアルポートＲＡＭ１へ書き込み制御を行い、また、デュアルポートＲＡＭ１から蓄積されたＭＡＣアドレス情報を、下りＭＡＣ学習制御部３または上りＭＡＣ学習制御部４へ読み出し制御を行う。
【００１１】
ＵＰカウンタ部は、上りＭＡＣ学習制御部４からの制御信号である上りＭＡＣフレーム受信イネーブルにより、デュアルポートＲＡＭ１の０番地から有効アドレスの番地までデータとして蓄積されているＭＡＣアドレスを読み出すためにアドレスを順次カウントＵＰする。有効アドレス保持レジスタ部は、最上位の有効アドレスの番地を保持しておき、アドレスのシフトが行なわれた場合には、それに従いカウントダウンする。アドレスシフト制御部は、デュアルポートＲＡＭ１に蓄積されているデータをシフトする際に、書込みアドレス＝読み出しアドレス−１の制御を行い、デュアルポートＲＡＭ１内のデータのシフトを行う。メモリアクセス部は、上りＭＡＣ学習制御部４あるいは、下りＭＡＣ学習制御部３からの制御信号であるイネーブル信号により、デュアルポートＲＡＭ１への読み書きを行う。
【００１２】
上りＭＡＣ学習制御部４は、図３に示すように、ＳＡ／ＤＡ抽出部、制御信号生成部および比較部から構成され、上りＭＡＣフレームのアドレスがデュアルポートＲＡＭ１に蓄積されているＭＡＣアドレスデータと一致した場合に、このアドレスデータをデュアルポートＲＡＭ１の最後尾のアドレスに移すことで、常にアクセスの無い時間が一番長いＭＡＣアドレスデータが先頭のアドレスに蓄積されるようにする。
【００１３】
ＳＡ（送信元アドレス）／ＤＡ（送信先アドレス）抽出部は、受信した上りＭＡＣフレームの１〜６バイト目（計６バイト）のＤＡおよび、７〜１２バイト目（計６バイト）のＳＡを抽出し保持する。ＭＡＣフレームの構成は図８に示す。制御信号生成部は、上りＭＡＣフレーム受信後にメモリ制御部２へ制御信号である受信イネーブルを送信すると同時に、下りＭＡＣ学習制御部４からデュアルポートＲＡＭ１へのアクセスと競合しないように、ウエイト信号を送出する。逆に、下りＭＡＣ学習制御部４からウエイト信号を受信した場合は、処理完了まで待つ。また、ＳＡ／ＤＡ比較部において生成された比較結果を、ＳＡが一致の場合はメモリ制御部２へ送出し、ＤＡが一致の場合はそのフレームを廃棄する。これは、送信先アドレスがメモリに学習されている場合、上位にその余計なデータ（ＥＮＴ配下で閉じたデータ）を流さないためである。ＳＡ／ＤＡ比較部は、ＳＡ／ＤＡ抽出部で保持しているデータとデュアルポートＲＡＭ１から読み出されたデータを比較し、比較結果を制御信号生成部に送る。
【００１４】
まず、入力された上りＭＡＣ　フレーム信号から送信元ＭＡＣアドレス（ＳＡ）を抽出し、メモリ制御２を介してデュアルポートＲＡＭ１にそのＭＡＣアドレスの有無を確認する。ＭＡＣアドレスの確認は、データ／制御信号を用いる。確認方法としては、例えば、上りＭＡＣ学習制御部４よりメモリ制御２に対して、データ／制御信号を用いてデュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを読み出すよう指示する。読み出し指示を受けたメモリ制御部２は、デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを読み出し、アドレス／データ線を介して上りＭＡＣ学習制御部４に送出する。ＭＡＣアドレスの送出に際しては、デュアルポートＲＡＭ１の読み出しアドレスを指定して特定のＭＡＣアドレスを送出することも可能である。
【００１５】
次に、上りＭＡＣ学習制御部４は、メモリ制御部２より受信したＭＡＣアドレスと上りＭＡＣフレームより抽出したＭＡＣアドレスを比較する。比較に際しては、ＭＡＣアドレスの全てを比較するこも可能であるが、接続先に応じてアドレスの範囲を限定し、必要なアドレスビットのみを比較することも可能である。
【００１６】
比較の結果、ＭＡＣフレームより抽出したＭＡＣアドレスが、デュアルポートＲＡＭ１に蓄積されていない新しいアドレスの場合は、ＭＡＣアドレスをデュアルポートＲＡＭ１に蓄積されているデータの最後尾に蓄積する。これにより、ＭＡＣアドレスの学習が行われる。詳しくは、上りＭＡＣ学習制御部４は、メモリ制御部２にデータ／制御信号線を介して新しいＭＡＣアドレスを送出すると共に、このＭＡＣアドレスをデュアルポートＲＡＭ１に蓄積されている最後尾のアドレスデータに続けて蓄積する旨指示する。ＭＡＣアドレスおよび書き込み指示を受けたメモリ制御部２は、アドレス／ライト信号によりデュアルポートＲＡＭ１の最後尾のメモリアドレスに続くメモリアドレスを指定して新しいＭＡＣアドレスを蓄積する。
【００１７】
一方、デュアルポートＲＡＭ１にすでに同じアドレスデータが存在する場合、一致したＭＡＣアドレスをデュアルポートＲＡＭ１より削除し、この削除したＭＡＣアドレスより後のＭＡＣアドレスを、削除したＭＡＣアドレスのメモリアドレスの方向にシフトした後、一致したＭＡＣアドレスを最後尾のメモリアドレスに続くメモリアドレスに蓄積する。
【００１８】
また、蓄積できるＭＡＣアドレスの最大数を超えて新しいＭＡＣアドレスを認識した場合は、古いＭＡＣアドレスを削除し、この削除したＭＡＣアドレスより後のＭＡＣアドレスを、削除したＭＡＣアドレスのメモリアドレスの方向にシフトした後、新たに受信したＭＡＣアドレスを最後尾のメモリアドレスに続くメモリアドレスに蓄積する。
【００１９】
下りＭＡＣ学習制御部３は、図４に示すように、ＳＡ抽出部、制御信号生成部およびＳＡ比較部から構成される。
【００２０】
ＳＡ抽出部は、受信した下りＭＡＣフレームの７〜１２バイト目（計６バイト）のＳＡを抽出し保持する。制御信号生成部は、下りＭＡＣフレーム受信後にメモリ制御部２へ受信イネーブルを送信すると同時に、上りＭＡＣ学習制御部４からデュアルポートＲＡＭ１へのアクセスと競合しないように、ウエイト信号を送出する。
【００２１】
（１−２）第１の実施形態の動作
以下、第１の実施形態の動作を、図５〜７を用いて、受信した上りＭＡＣフレーム信号より抽出したＭＡＣアドレスがデュアルポートＲＡＭ１に蓄積されているＭＡＣアドレスと一致しない場合、一致する場合および蓄積容量を越えたことにより蓄積できない場合についてそれぞれ説明する。
【００２２】
まず、受信した上りＭＡＣフレーム信号より抽出したＭＡＣアドレスがデュアルポートＲＡＭ１に蓄積されているＭＡＣアドレスと一致しない場合について図５を用いて説明する。
【００２３】
上りＭＡＣフレーム信号を受信した上りＭＡＣ学習制御部４は、ＳＡ／ＤＡ抽出部にて、入力された上りＭＡＣ　フレーム信号の１〜６バイト目のＤＡおよび７〜１２バイト目の送信元ＭＡＣアドレス（ＳＡ＝００：００：００：０５）を抽出して保持し、メモリ制御２に対して、制御信号である受信イネーブル信号を用いてデュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを読み出すよう指示する。同時に、下りＭＡＣ学習制御部３からデュアルポートＲＡＭ１へのアクセスが競合しないように、ウエイト信号を送出する。下りＭＡＣ学習制御部３からウエイト信号を受信した場合は、下りＭＡＣ学習制御部３の処理が完了するまで処理を待つことになる。また、ＳＡ／ＤＡ比較部において生成された比較結果をＳＡが一致の場合はメモリ制御部へ送信し、ＤＡが一致の場合はそのフレームを廃棄する。
【００２４】
読み出し指示を受けたメモリ制御部２は、ＵＰカウンタ部にてデュアルポートＲＡＭ１の０番地から有効アドレスの番地までデータを読み出すために順次カウントＵＰし、デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを読み出し、アドレス／データ線を介して上りＭＡＣ学習制御部４に送出する。さらに、有効アドレス保持レジスタ部にて最上位の有効アドレスの番地を保持しておく。本実施の形態では、０３番地が最上位の有効アドレスとなる。
【００２５】
デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを受信した上りＭＡＣ学習制御部４は、ＳＡ／ＤＡ比較部において各ＭＡＣアドレスと上りＳＡ／ＤＡ抽出部にてＭＡＣフレームより抽出して保持しておいたＭＡＣアドレスとを比較する。本実施の形態では、デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスは、００：００：００：０１、００：００：００：０２、００：００：００：０３および００：００：００：０４で、ＭＡＣフレームより抽出されたＭＡＣアドレスは、００：００：００：０５であり、何れのＭＡＣアドレスとも一致しない。
【００２６】
よって、ＭＡＣフレームより抽出したＭＡＣアドレスは、デュアルポートＲＡＭ１に蓄積されていない新しいアドレスであり、ＳＡ／ＤＡ比較部は、この比較結果を制御信号成生部に送出する。比較結果を受信した制御信号成生部は、新しいＭＡＣアドレス（００：００：００：０５）をデュアルポートＲＡＭ１に蓄積されている最後尾のアドレスデータ（００：００：００：０４）に続けて蓄積するため、メモリ制御部２にデータ／制御信号線を介してイネーブル信号および新しいＭＡＣアドレスを送出する。
【００２７】
イネーブル信号および新しいＭＡＣアドレスを受信したメモリ制御部２は、アドレス／ライト信号によりデュアルポートＲＡＭ１の最後尾のメモリアドレス（０３）に続くメモリアドレスを指定して新しいＭＡＣアドレス（００：００：００：０５）を蓄積する。
【００２８】
次に、受信した上りＭＡＣフレーム信号より抽出したＭＡＣアドレスがデュアルポートＲＡＭ１に蓄積されているＭＡＣアドレスと一致する場合について図６を用いて説明する。
【００２９】
上りＭＡＣフレーム信号を受信した上りＭＡＣ学習制御部４は、ＳＡ／ＤＡ抽出部にて、入力された上りＭＡＣ　フレーム信号から送信元ＭＡＣアドレス（ＳＡ＝００：００：００：０３）を抽出して保持し、メモリ制御２に対して、制御信号である受信イネーブル信号を用いてデュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを読み出すよう指示する。同時に、下りＭＡＣ学習制御部３からデュアルポートＲＡＭ１へのアクセスが競合しないように、ウエイト信号を送出する。下りＭＡＣ学習制御部３からウエイト信号を受信した場合は、下りＭＡＣ学習制御部３の処理が完了するまで処理を待つことになる。また、ＳＡ／ＤＡ比較部において生成された比較結果をＳＡが一致の場合はメモリ制御部へ送信し、ＤＡが一致の場合はそのフレームを廃棄する。
【００３０】
読み出し指示を受けたメモリ制御部２は、ＵＰカウンタ部にてデュアルポートＲＡＭ１の０番地から有効アドレスの番地までデータを読み出すために順次カウントＵＰし、デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを読み出し、アドレス／データ線を介して上りＭＡＣ学習制御部４に送出する。さらに、有効アドレス保持レジスタ部にて最上位の有効アドレスの番地を保持しておく。本実施の形態では、０３番地が最上位の有効アドレスとなる。
【００３１】
デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを受信した上りＭＡＣ学習制御部４は、ＳＡ／ＤＡ比較部において各ＭＡＣアドレスと上りＳＡ／ＤＡ抽出部にてＭＡＣフレームより抽出して保持しておいたＭＡＣアドレスとを比較する。本実施の形態では、デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスは、００：００：００：０１、００：００：００：０２、００：００：００：０３および００：００：００：０４で、ＭＡＣフレームより抽出されたＭＡＣアドレスは、００：００：００：０３であり、デュアルポートＲＡＭ１のアドレス０２番地のＭＡＣアドレスと一致する。
【００３２】
よって、ＭＡＣフレームより抽出したＭＡＣアドレスは、デュアルポートＲＡＭ１にすでに蓄積されているＭＡＣアドレスであることから、上りＭＡＣ学習制御部４は、メモリ制御部２に制御信号であるイネーブル信号を用いて一致したアドレス０２番地のＭＡＣアドレス（００：００：００：０３）をデュアルポートＲＡＭ１より削除し、０３番地のＭＡＣアドレス（００：００：００：０４）を０２番地にシフトして、ＭＡＣアドレス（００：００：００：０３）を０３番地に蓄積する旨指示する。
【００３３】
上りＭＡＣ学習制御部４より指示を受けたメモリ制御部２は、有効アドレス保持レジスタ部にて、０４番地を最上位の有効アドレスの番地として保持しておく。次に、アドレスシフト部により、書き込みアドレスを読み出しアドレスより１引いたアドレスとするアドレスのシフト処理を行う。具体的には、読み出しアドレスは０３番地で、この番地より１引いた番地である０２番地にＭＡＣアドレス（００：００：００：０４）を書き込む。この処理により、ＭＡＣアドレスのシフトが完了する。次に、アドレスシフトが行われたことにより、有効アドレス保持レジスタ部の最上位の有効アドレス番地をカウントダウンする。そして、このカウントダウンされた最上位の番地（０３番地）にＭＡＣアドレス（００：００：００：０３）を書き込む。
【００３４】
最後に、受信した上りＭＡＣフレーム信号より抽出したＭＡＣアドレスがデュアルポートＲＡＭ１の蓄積容量を越えたことにより蓄積できない場合について図７を用いて説明する。
【００３５】
上りＭＡＣフレーム信号を受信した上りＭＡＣ学習制御部４は、ＳＡ／ＤＡ抽出部にて、入力された上りＭＡＣ　フレーム信号から送信元ＭＡＣアドレス（ＳＡ＝００：００：００：００）を抽出して保持し、メモリ制御２に対して、制御信号である受信イネーブル信号を用いてデュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを読み出すよう指示する。同時に、下りＭＡＣ学習制御部３からデュアルポートＲＡＭ１へのアクセスが競合しないように、ウエイト信号を送出する。下りＭＡＣ学習制御部３からウエイト信号を受信した場合は、下りＭＡＣ学習制御部３の処理が完了するまで処理を待つことになる。また、ＳＡ／ＤＡ比較部において生成された比較結果をＳＡが一致の場合はメモリ制御部へ送信し、ＤＡが一致の場合はそのフレームを廃棄する。
【００３６】
読み出し指示を受けたメモリ制御部２は、ＵＰカウンタ部にてデュアルポートＲＡＭ１の０番地から有効アドレスの番地までデータを読み出すために順次カウントＵＰし、デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを読み出し、アドレス／データ線を介して上りＭＡＣ学習制御部４に送出する。さらに、有効アドレス保持レジスタ部にて最上位の有効アドレスの番地を保持しておく。
【００３７】
デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスを受信した上りＭＡＣ学習制御部４は、ＳＡ／ＤＡ比較部において各ＭＡＣアドレスと上りＳＡ／ＤＡ抽出部にてＭＡＣフレームより抽出して保持しておいたＭＡＣアドレスとを比較する。本実施の形態では、デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスは、００：００：００：０１、００：００：００：０２、００：００：００：０３、００：００：００：０４　・・・　ＦＦ：ＦＦ：ＦＦ：ＦＦで、ＭＡＣフレームより抽出されたＭＡＣアドレスは、００：００：００：００であり、デュアルポートＲＡＭ１に蓄積されたＭＡＣアドレスの何れとも一致しない。また、デュアルポートＲＡＭ１には空き容量がなく、このＭＡＣアドレス（００：００：００：００）を蓄積することができない。
【００３８】
よって、上りＭＡＣ学習制御部４は、メモリ制御部２にデータ／制御信号線を介して一番アクセスの少なかった古い００番地のＭＡＣアドレス（００：００：００：０１）をデュアルポートＲＡＭ１より削除し、０１番地以降のＭＡＣアドレス（００：００：００：０２　〜　ＦＦ：ＦＦ：ＦＦ：ＦＦ）を１番地ずつシフトして、ＭＡＣアドレス（００：００：００：００）を最上位の番地に蓄積する旨指示する。
【００３９】
上りＭＡＣ学習制御部４より指示を受けたメモリ制御部２は、有効アドレス保持レジスタ部にて、ＭＡＣアドレス　ＦＦ：ＦＦ：ＦＦ：ＦＦ　の蓄積された番地を最上位の有効アドレスの番地として保持しておく。次に、アドレスシフト部により、書き込みアドレスを読み出しアドレスより１引いたアドレスとするアドレスのシフト処理を行う。具体的には、読み出しアドレスは０１番地以降の各番地で、この番地より１引いた番地である００番地以降の番地に各ＭＡＣアドレス（００：００：００：０２　〜ＦＦ：ＦＦ：ＦＦ：ＦＦ）を書き込む。この処理により、ＭＡＣアドレスのシフトが完了する。次に、アドレスシフトが行われたことにより、有効アドレス保持レジスタ部の最上位の有効アドレス番地をカウントダウンする。そして、このカウントダウンされた最上位の番地にＭＡＣアドレス（００：００：００：００）を書き込む。
【００４０】
（１−３）第１の実施形態の効果
以上説明した第１の実施形態によれば、上りＭＡＣフレームのアドレスがデュアルポートＲＡＭ１に保持されているデータと一致した場合には最後尾に回すことで、常にアクセスの無い時間が一番長いアドレスが先頭にくるため、学習できるアドレスの最大数を超えた場合に、簡単に古いアドレスを削除でき、メモリの削減および情報検索の高速化が可能となる。
【００４１】
（２）第２の実施形態
次に、本発明による第２の実施形態を図面を参照しながら詳述する。
（２−１）第２の実施形態の構成
図１０は、第２の実施形態の構成を示すブロック図であり、第１の実施形態に係る図１との同一、対応部分には同一符号を付して示している。
【００４２】
第２の実施形態のブリッジ装置は、第１の実施形態のブリッジ装置に比較すると、ＭＡＣ学習制御装置５およびタイマ６が付加されている。すなわち、第２の実施形態のブリッジ装置は、デュアルポートＲＡＭ１、メモリ制御部２、下りＭＡＣ学習制御部３、上りＭＡＣ学習制御部４、ＭＡＣ学習制御装置５およびタイマ６から構成される。
【００４３】
デュアルポートＲＡＭ１、メモリ制御部２および上りＭＡＣ学習制御部４については、第１の実施形態と同様の構成を有するので、説明は省略する。
【００４４】
下りＭＡＣ学習制御部３は、第１の実施形態同様、ＳＡ抽出部、制御信号生成部およびＳＡ比較部からなる。
【００４５】
第２の実施形態では、さらに、制御信号生成部において、ＳＡ比較部において生成された結果をＳＡが一致の場合で、かつ３００ｓ以上（ＭＡＣ学習制御部５より）であれば、該当データを削除するための信号をメモリ制御部２へ送信する。これは、端末が別のＥＮＴ配下に移動したと認識するための作業である。また、３００ｓ未満の場合は、そのフレームをループが発生したものと見なして廃棄する。ＳＡ比較部は、ＳＡ抽出部で保持しているデータとデュアルポートＲＡＭ１から読み出されたデータを比較し、比較結果を制御信号生成部に送る。
【００４６】
ＭＡＣ学習制御装置５は、図１１に示すように、レジスタ部、アドレスシフト制御部および制御信号生成部から構成される。
【００４７】
レジスタ部は、デュアルポートメモリに対応したアドレスに、学習したアドレス毎の３００ｓタイマの時間を保持する。アドレスシフト制御部は、デュアルポートＲＡＭ１に学習してるＭＡＣアドレスのシフトを行った場合に、タイマ６も同じようにシフトさせる。制御信号生成部は、レジスタ部で保持されているそれぞれのタイマ時間と現在の時間により、３００ｓ経過したかどうかのイネーブル信号を下りＭＡＣ学習制御部３へ送信する。
【００４８】
タイマ６は、レジスタ部で保持されるそれぞれのタイマ時間をカウントする。
【００４９】
（Ｂ−２）第２の実施形態の動作
次に、第２の実施形態のブリッジ装置の動作を、図１２を用いて説明する。
まず、ＭＡＣ学習制御３で、下りＭＡＣフレーム中の送信元アドレス（ＳＡ＝００：００：００：０２）を抽出し、メモリ制御部２を介してデュアルポートＲＡＭ１に上りＭＡＣアドレス学習制御部４で抽出したＳＡのＭＡＣアドレスの有無を確認する。ここまでの動作は第１の実施形態と同様である。
【００５０】
以下、図１２を用いて、下りＭＡＣフレーム中のＳＡ（送信元アドレス）とデュアルポートＲＡＭ１にあるアドレスとが一致し、ＭＡＣアドレス学習後、タイマ６により３００秒以上経過している場合について説明する。本実施の形態では、３００秒以上経過をＭＡＣアドレス削除の条件としたが、これは、ＩＥＥＥ８０２．１Ｄ推奨値を採用したもので、この値に特に限定するものではない。
【００５１】
第１の実施形態では、下りＭＡＣフレームから抽出したＭＡＣアドレス（００：００：００：０２）は、デュアルポートＲＡＭ１の０１番地のアドレスに蓄積されたＭＡＣアドレスと一致することから、０２および０３番地のＭＡＣアドレス（００：００：００：０３　および　００：００：００：０４）を０１および０２番地シフトした後、最上位アドレス番地である０３番地に蓄積された。
【００５２】
本実施の形態では、ＭＡＣ学習制御部５は、レジスタ部のデュアルポートＲＡＭ１に対応したアドレスに、学習したアドレス毎のタイマ６の時間を保持する。また、アドレスシフト制御部で、デュアルポートメモリに学習の後、アドレスのシフトを行ったことに伴い、タイマ６も同様にシフトさせる。そして、制御信号生成部で、レジスタ部で保持されているそれぞれのタイマ時間と現在の時間により、３００ｓ経過したか否かのイネーブル信号を下りＭＡＣ学習制御部へ送信する。
【００５３】
ＭＡＣ学習制御部５よりイネーブル信号により３００ｓ経過したことが下りＭＡＣ学習制御３に伝わると、ＭＡＣアドレス（００：００：００：０２）の端末は配下にいないものとみなされ、デュアルポートＲＡＭ１から該当ＭＡＣアドレス（００：００：００：０２）は、０３番地のアドレスに蓄積されることなく消去される。
【００５４】
（２−３）第２の実施形態の効果
以上説明した第２の実施形態によれば、下りＭＡＣフレームのアドレスがデュアルポートＲＡＭ１に保持されているデータと一致し、かつ３００ｓ以上経過していた場合には該当ＭＡＣアドレスの端末は配下にいないものとみなし、デュアルポートＲＡＭ１に保持されているアドレスデータを削除する。これにより、デュアルポートＲＡＭ１に余分なアドレスデータが残らないようにでき、メモリの削減および情報検索の高速化が可能となる。
【００５５】
（Ｃ）他の実施形態
上記各実施形態の説明においても、種々の変形実施形態について言及したが、以下に例示するような変形実施形態を挙げることができる。
【００５６】
上記第１の実施形態においては、受信した上りＭＡＣフレーム信号がデュアルポートＲＡＭ１に蓄積されているＭＡＣアドレスと一致するか否かを確認するに際して、デュアルポートＲＡＭ１より蓄積されているＭＡＣアドレスをメモリ制御部２により読み出して、上りＭＡＣ学習制御部４に転送し比較しているが、メモリ制御部２で比較を行い、比較結果を上りＭＡＣ学習制御部４に通知するようにしても良い。
【００５７】
【発明の効果】
以上のように、本発明によれば、ネットワーク上で異なる装置間に接続され、異なる装置ををブリッジさせるブリッジ装置において、フレーム信号のアドレスを蓄積するメモリと、受信フレーム信号のアドレスとメモリに蓄積されたアドレスとを比較し、受信フレーム信号のアドレスがメモリに蓄積されていない場合は、メモリに蓄積されているアドレスに続く領域に受信フレーム信号のアドレスを蓄積し、受信フレーム信号のアドレスと一致するアドレスがメモリに蓄積されている場合は、一致するアドレスに続くアドレスをシフトすると共にこのシフトしたアドレスに続く領域に一致するアドレスと同一のアドレスをメモリに蓄積する制御手段とを有することとした。また、制御手段は、フレーム信号受信時に、このフレーム信号のアドレスをメモリに新たに書き込みができない場合は、最も古く蓄積されたアドレスを削除し、削除したアドレスに続くアドレスをシフトすると共に、シフトに伴い書き込み可能となった領域に受信フレーム信号のアドレスを蓄積することとしたので、ブリッジ装置の負荷を軽減が可能となる。
【図面の簡単な説明】
【図１】第１の実施形態のブリッジ装置の構成を示すブロック図である。
【図２】第１の実施形態のメモリ制御部２の構成を示すブロック図である。
【図３】第１の実施形態の上りＭＡＣ学習制御部４の構成を示すブロック図である。
【図４】第１の実施形態の下りＭＡＣ学習制御部３の構成を示すブロック図である。
【図５】第１の実施形態の受信した上りＭＡＣフレーム信号より抽出したＭＡＣアドレスがデュアルポートＲＡＭ１に蓄積されているＭＡＣアドレスと一致しない場合の学習動作を示す図である。
【図６】第１の実施形態の受信した上りＭＡＣフレーム信号より抽出したＭＡＣアドレスがデュアルポートＲＡＭ１に蓄積されているＭＡＣアドレスと一致する場合の学習動作を示す図である。
【図７】第１の実施形態の受信した上りＭＡＣフレーム信号より抽出したＭＡＣアドレスがデュアルポートＲＡＭ１の蓄積容量を越えたことにより蓄積できない場合の学習動作を示す図である。
【図８】第１の実施形態のＭＡＣフレームのフォーマットを示す図である。
【図９】第１の実施形態の本願発明を適用するネットワーク構成例である。
【図１０】第２の実施形態のブリッジ装置の構成を示すブロック図である。
【図１１】第２の実施形態のＭＡＣ学習制御部５の構成を示すブロック図である。
【図１２】第２の実施形態の学習動作を示す図である。
【符号の説明】
１…デュアルポートＲＡＭ、２…メモリ制御部、３…下りＭＡＣ学習制御部、４…上りＭＡＣ学習制御部、５…ＭＡＣ学習制御部、６…タイマ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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