(57)【要約】【課題】高周波のアナログ信号が入力される場合であっても、低消費電力で、誤差の少ない高精度な比較結果を得ることができるコンパレータを提供する。【解決手段】本発明のコンパレータにおいて、第１および第２のコンパレータ容量は同一の容量値である。また、複数のスイッチは、サンプリング期間には、アナログ信号とグランドとの間に第１のコンパレータ容量を接続し、基準信号とグランドとの間に第２のコンパレータ容量を接続し、インバータの入力端子と出力端子とをショートしてその出力端子とグランドとの間に第３のコンパレータ容量を接続するように設定され、コンペア期間には、第１および第２のコンパレータ容量を逆極性に並列に接続し、その一方の端子とグランドとの間に第３のコンパレータ容量を接続し、その他方の端子をインバータの入力端子に接続するように設定される。【選択図】図１
2004235832.tif 000002
【特許請求の範囲】
【請求項１】
同一容量値の第１および第２のコンパレータ容量と、任意の容量値の第３のコンパレータ容量と、アナログ信号と基準信号との比較結果を出力するインバータと、これら第１、第２および第３のコンパレータ容量ならびにインバータの間を接続する複数のスイッチとを備え、
前記複数のスイッチは、サンプリング期間には、前記アナログ信号とグランドとの間に前記第１のコンパレータ容量を接続し、前記基準信号とグランドとの間に前記第２のコンパレータ容量を接続し、前記インバータの入力端子と出力端子とをショートして当該インバータの出力端子とグランドとの間に前記第３のコンパレータ容量を接続するように設定され、コンペア期間には、前記第１および第２のコンパレータ容量を逆極性に並列に接続し、当該並列に接続された第１および第２のコンパレータ容量の一方の端子とグランドとの間に前記第３のコンパレータ容量を接続し、前記並列に接続された第１および第２のコンパレータ容量の他方の端子を前記インバータの入力端子に接続するように設定されることを特徴とするコンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号の電圧と基準信号の電圧とを比較して、その比較結果を出力するコンパレータに関するものである。
【０００２】
【従来の技術】
図４は、従来のコンパレータの一例の構成回路図である。同図に示すコンパレータ４２は、アナログ信号ＶＩＮの電圧と基準信号ＶＲＥＦの電圧とを比較し、その比較結果ＶＯＵＴを出力するチョッパ型のものであり、コンパレータ容量４４と、３つのスイッチ４６，４８，５０と、インバータ５２とを備えている。
【０００３】
ここで、スイッチ４６は、アナログ信号ＶＩＮの入力端子と内部ノードＡとの間に接続され、スイッチ４８は、基準信号ＶＲＥＦの入力端子と内部ノードＡとの間に接続されている。また、コンパレータ容量４４は、内部ノードＡと内部ノードＢとの間に接続されている。インバータ５２は、内部ノードＢと比較結果ＶＯＵＴの出力端子との間に接続され、スイッチ５０はインバータ５２の入力端子と出力端子との間に接続されている。
【０００４】
チョッパ型のコンパレータには、アナログ信号ＶＩＮの電圧をコンパレータ容量にサンプリングする期間と、コンパレータ容量にサンプリングされたアナログ信号ＶＩＮの電圧と基準信号ＶＲＥＦの電圧とを比較（コンペア）する期間がある。
【０００５】
チョッパ型コンパレータ４２では、まず、サンプリング期間において、スイッチ４６，５０がオン、スイッチ４８がオフする。この時、インバータ５２の両端はスイッチ５０を介してショートされるので、その両端の電圧は、インバータ５２の論理閾値電圧Ｖｓｗとなる。また、コンパレータ容量４４には、その両端にアナログ信号ＶＩＮの電圧とインバータ５２の閾値電圧Ｖｓｗが印加されるので、コンパレータ容量４４の内部ノードＡ側の電圧はＶＩＮ−Ｖｓｗとなる。
【０００６】
次に、コンペア期間になると、スイッチ４６，５０がオフ、スイッチ４８がオンする。この時、コンパレータ容量４４の内部ノードＡ側の端子には基準信号ＶＲＥＦの電圧が印加され、アナログ信号ＶＩＮの電圧から基準信号ＶＲＥＦの電圧への印加電圧の変化量ＶＩＮ−ＶＲＥＦに応じて、コンパレータ容量４４の内部ノードＢ側の端子すなわちインバータ５２の入力端子の電圧は、ＶＩＮ−ＶＲＥＦ＋Ｖｓｗとなる。
【０００７】
この電圧は、インバータ５２により反転増幅され、比較結果ＶＯＵＴとして出力される。すなわち、アナログ信号ＶＩＮの電圧が基準信号ＶＲＥＦの電圧よりも高い場合（ＶＲＥＦ＜ＶＩＮ）、コンパレータ容量４４の他方の端子の電圧は、インバータ５２の論理閾値値電圧Ｖｓｗよりも低くなる。この電圧はインバータ５２により反転され、比較結果ＶＯＵＴはローレベルとなる。これとは逆に低い（ＶＲＥＦ＞ＶＩＮ）場合、比較結果ＶＯＵＴはハイレベルとなる。
【０００８】
ところで、チョッパ型のコンパレータでは、図５に示すように、アナログ信号ＶＩＮが高速で変化する時、コンパレータ容量４４、スイッチ５０およびインバータ５２を介して変位電流Ｉ＝Ｃ＊ｄＶ／ｄｔが流れる。この変位電流が流れると、インバータ５２の入力端子の電圧が閾値電圧ＶｓｗからΔＶだけ上昇する。この変化は、アナログ信号ＶＩＮの遷移速度によって変わるので、それが比較結果ＶＯＵＴに誤差として検出されることになる。
【０００９】
チョッパ型のコンパレータ４２をＡＤコンバータ（アナログデジタル変換器）等に用いる場合、高精度を維持するために、ΔＶを数ｍＶ程度以下に抑える必要がある。これを達成するためには、インバータ５２の駆動能力を大きくして、ΔＶが小さくてもインバータ５２が大きな電流を流すことができるようにしなければならない。しかし、この場合、インバータ５２を介して大きな貫通電流が流れ、消費電力が増加するという問題があった。
【００１０】
このような問題点を解決するための１つの手段として、特許文献１に記載の電圧比較器が提案されている。
【００１１】
図６は、特許文献１に開示の電圧比較器の構成回路図である。同図に示す電圧比較器５４の詳細は特許文献１に詳細に説明されているので、ここではその繰り返しの説明は省略する。以下、簡単に説明すると、電圧比較器５４では、サンプリング期間において、スイッチ６０，６６，６８，７４がオン、その他のスイッチがオフする。この時、コンパレー容量５６，５８には、アナログ信号ＶＩＮとグランド、基準信号ＶＲＥＦとグランドとの間でそれぞれ電荷が蓄えられる。
【００１２】
また、コンペア期間には、スイッチ６２，６４，７０，７２がオン、その他のスイッチがオフし、参照用のインバータ７６と出力用のインバータ７８との間に２つのコンパレータ容量５６，５８が互いに逆極性で並列に接続される。これにより、参照用のインバータ７６の閾値電圧を基準として、２つのコンパレータ容量５６，５８に蓄積された電荷に基づく差電圧が算出され、両者の比較結果ＶＯＵＴが出力用のインバータ７８から出力される。
【００１３】
特許文献１の電圧比較器５４では、図４および図５に示すコンパレータ４２の場合と同様に、図７に示すように、サンプリング期間にコンパレータ容量５６に変位電流Ｉ＝Ｃ＊ｄＶ／ｄｔが流れる。しかし、特許文献１の電圧比較器５４は、図４および図５に示すコンパレータ４２の場合とは異なり、変位電流が流れるパスにインバータが存在しないため、精度を上げるためにインバータの駆動能力を大きくする必要がないという利点がある。
【００１４】
しかしながら、特許文献１の電圧比較器５４には、出力用のインバータ７８の閾値電圧を設定するための参照用のインバータ７６が必要である。従って、参照用のインバータ７６の閾値電圧は、出力用のインバータ７８の閾値電圧と高精度に整合性がとれている必要がある。このため、両者の閾値電圧が少しでもずれているとそれがコンパレータの比較結果ＶＯＵＴの誤差として現れるが、両者の閾値電圧を精度よく合わせることは非常に難しいという問題がある。
【００１５】
また、特許文献１の電圧比較器５４では、出力用のインバータ７８に流れる電流に加えて、参照用のインバータ７６においても常に貫通電流が流れているため、消費電力が増加するという問題もある。
【００１６】
【特許文献１】
特開平６−２７３４５７号公報
【００１７】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、高周波のアナログ信号が入力される場合であっても、低消費電力で、誤差の少ない高精度な比較結果を得ることができるコンパレータを提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、同一容量値の第１および第２のコンパレータ容量と、任意の容量値の第３のコンパレータ容量と、アナログ信号と基準信号との比較結果を出力するインバータと、これら第１、第２および第３のコンパレータ容量ならびにインバータの間を接続する複数のスイッチとを備え、
前記複数のスイッチは、サンプリング期間には、前記アナログ信号とグランドとの間に前記第１のコンパレータ容量を接続し、前記基準信号とグランドとの間に前記第２のコンパレータ容量を接続し、前記インバータの入力端子と出力端子とをショートして当該インバータの出力端子とグランドとの間に前記第３のコンパレータ容量を接続するように設定され、コンペア期間には、前記第１および第２のコンパレータ容量を逆極性に並列に接続し、当該並列に接続された第１および第２のコンパレータ容量の一方の端子とグランドとの間に前記第３のコンパレータ容量を接続し、前記並列に接続された第１および第２のコンパレータ容量の他方の端子を前記インバータの入力端子に接続するように設定されることを特徴とするコンパレータを提供するものである。
【００１９】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のコンパレータを詳細に説明する。
【００２０】
図１は、本発明のコンパレータの一実施形態の構成回路図である。同図に示すコンパレータ１０は、入力されるアナログ信号ＶＩＮの電圧と基準信号ＶＲＥＦの電圧とを比較して、その比較結果ＶＯＵＴを出力するものであり、同一の容量値を持つ２つのコンパレータ容量１２，１４と、任意の容量値を持つコンパレータ容量１６と、１１個のスイッチ１８，２０，２２，２４，２６，２８，３０，３２，３４，３６，３８と、出力用のインバータ４０とを備えている。
【００２１】
ここで、スイッチ１８は、基準信号ＶＲＥＦが入力される入力端子と内部ノードＣとの間に接続され、スイッチ２０は、内部ノードＣと内部ノードＡとの間に接続されている。また、スイッチ２２は、グランドと内部ノードＤとの間に接続され、スイッチ２４は、内部ノードＤと内部ノードＢとの間に接続されている。コンパレータ容量１２は、内部ノードＣと内部ノードＤとの間に接続されている。
【００２２】
同様に、スイッチ３０は、アナログ信号ＶＩＮが入力される入力端子と内部ノードＦとの間に接続され、スイッチ３２は、内部ノードＦと内部ノードＢとの間に接続されている。また、スイッチ２６は、グランドと内部ノードＥとの間に接続され、スイッチ２８は、内部ノードＥと内部ノードＡとの間に接続されている。コンパレータ容量１４は、内部ノードＦと内部ノードＥとの間に接続されている。
【００２３】
また、インバータ４０は、内部ノードＡと比較結果ＶＯＵＴが出力される出力端子との間に接続され、スイッチ３８は、インバータ４０の入力端子と出力端子との間に接続されている。スイッチ３４は、内部ノードＡと内部ノードＧとの間に接続され、スイッチ３６は、内部ノードＢと内部ノードＧとの間に接続されている。コンパレータ容量１６は、内部ノードＧとグランドとの間に接続されている。
【００２４】
コンパレータ１０では、サンプリング期間において、図２に示すように、スイッチ１８，２２，２６，３０，３４，３８がオン、その他のスイッチ２０，２４，２８，３２，３６がオフする。
【００２５】
この時、コンパレータ容量１２は、スイッチ１８，２２を介して基準信号ＶＲＥＦとグランドとの間に接続される。従って、基準信号ＶＲＥＦの電圧をＶｒｅｆ、コンパレータ容量１２の容量値をＣとすると、コンパレータ容量１２には、Ｑ１＝Ｃ＊Ｖｒｅｆの電荷が充電される。
【００２６】
同様に、コンパレータ容量１４は、スイッチ３０，２６を介してアナログ信号ＶＩＮとグランドとの間に接続される。従って、アナログ信号ＶＩＮの電圧をＶｉｎ、コンパレータ容量１４の容量値を同様にＣとすると、コンパレータ容量１４には、Ｑ２＝Ｃ＊Ｖｉｎの電荷が充電される。
【００２７】
コンパレータ容量１６は、スイッチ３４を介してインバータ４０の入力端子とグランドとの間に接続される。また、インバータ４０の入力端子と出力端子との間はスイッチ３８を介してショートされるため、その両端の電圧は、インバータ４０の論理閾値電圧Ｖｓｗとなる。従って、コンパレータ容量１６の容量値をＣｓｗとすると、コンパレータ容量１６には、Ｑ３＝Ｃｓｗ＊Ｖｓｗの電荷が充電される。
【００２８】
なお、図２の枠内には、サンプリング期間のコンパレータ１０の状態が概念的に示されている。
【００２９】
次に、コンペア期間になると、コンパレータ１０では、図３に示すように、スイッチ２０，２４，２８，３２，３６がオン、その他のスイッチ１８，２２，２６，３０，３４，３８がオフする。
【００３０】
この時、コンパレータ容量１２は、スイッチ２０，２４を介して内部ノードＡと内部ノードＢとの間に接続され、コンパレータ容量１４は、スイッチ３２，２８を介して内部ノードＢと内部ノードＡとの間に接続される。すなわち、コンパレータ容量１２とコンパレータ容量１４とは、内部ノードＡと内部ノードＢとの間に逆極性に並列に接続される。
【００３１】
コンパレータ容量１６は、スイッチ３６を介して内部ノードＢとグランドとの間に接続される。また、スイッチ３８がオフし、インバータ４０によって内部ノードＡの状態が反転出力される。
【００３２】
なお、図３の枠内には、コンペア期間のコンパレータ１０の状態が概念的に示されている。
【００３３】
サンプリング期間が終了した後、コンペア期間に入る時、図３に示す内部ノードＡ、Ｂは共にフローティング状態である。すなわち、これらの内部ノードＡ、Ｂへの電荷の出入りはないため、コンパレータ容量１２，１４およびコンパレータ容量１６に蓄えられている電荷量は保存される。
【００３４】
従って、内部ノードＢの電圧Ｖｂは、Ｖｂ＝Ｖｓｗとなる。また、内部ノードＡの電圧Ｖａは以下のようにして求めることができる。すなわち、コンパレータ容量１２，１４に充電された電荷の差分は、Ｑ１−Ｑ２＝Ｃ＊（Ｖｒｅｆ−Ｖｉｎ）＝２Ｃ＊（Ｖａ−Ｖｂ）となる。従って、Ｖａ＝（１／２）＊（Ｖｒｅｆ−Ｖｉｎ）＋Ｖｂ＝（１／２）＊（Ｖｒｅｆ−Ｖｉｎ）＋Ｖｓｗとなる。
【００３５】
内部ノードＡの電圧Ｖａは、インバータ４０により反転増幅され、比較結果ＶＯＵＴとして出力される。すなわち、アナログ信号ＶＩＮの電圧が基準信号ＶＲＥＦの電圧よりも高い場合（ＶＲＥＦ＜ＶＩＮ）、内部ノードＡの電圧Ｖａは、その論理閾値値電圧Ｖｓｗよりも低くなる。従って、比較結果ＶＯＵＴはハイレベルとなる。これとは逆に低い（ＶＲＥＦ＞ＶＩＮ）場合、比較結果ＶＯＵＴはローレベルとなる。
【００３６】
コンパレータ１０では、サンプリング期間に変位電流が流れてインバータ４０の入力端子の電圧が変動するということがないので、アナログ信号に高周波が入力される場合であっても、高精度にアナログ信号と基準信号との比較を行うことができ、入力信号帯域を増大させることができる。また、精度を維持するためにインバータ４０の駆動能力を上げる必要もないため、その分、低消費電力化を実現することができる。
【００３７】
また、図６に示す特許文献１の電圧比較器５４と比べて参照用のインバータ７６が不要であるため、その分の貫通電流がなく、電圧比較器５４よりもさらに低消費電力化を実現することができる。また、参照用インバータ７６と出力用インバータ７８の閾値のずれによる影響もないため、電圧比較器５４よりも比較結果の精度を向上させることができる。
【００３８】
なお、ＶＩＮとＶＲＥＦを入れ換えて、ＶＩＮをコンパレータ容量１２側、ＶＲＥＦをコンパレータ容量１４側に接続してもよい。この場合、比較結果の極性は反転される。
【００３９】
本発明は、基本的に以上のようなものである。
以上、本発明のコンパレータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４０】
【発明の効果】
以上詳細に説明した様に、本発明のコンパレータによれば、サンプリング期間に変位電流が流れないので、アナログ信号に高周波が入力される場合であっても、高精度にアナログ信号と基準信号との比較を行うことができ、入力信号帯域を増大させることができる。また、精度を維持するためにインバータの駆動能力を上げる必要もないため、その分、低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】本発明のコンパレータの一実施形態の構成回路図である。
【図２】図１に示すコンパレータのサンプリング期間の状態を表す構成回路図である。
【図３】図１に示すコンパレータのコンペア期間の状態を表す構成回路図である。
【図４】従来のコンパレータの一例の構成回路図である。
【図５】図４に示すコンパレータのサンプリング期間の状態を表す構成回路図である。
【図６】従来のコンパレータの別の例の構成回路図である。
【図７】図６に示すコンパレータのサンプリング期間の状態を表す構成回路図である。
【符号の説明】
１０，４２  コンパレータ
１２，１４，１６，４４，５６，５８  コンパレータ容量
１８，２０，２２，２４，２６，２８，３０，３２，３４，３６，３８，４６，４８，５０，６０，６２，６４，６６，６８，７０，７２，７４  スイッチ
４０，５２，７６，７８  インバータ
５４  電圧比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004235832.tif 000008
【図７】
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