(57)【要約】【課題】初期化ＴＦＴを用いることなく自由に走査線数を設定でき、またその表示データの重みに比例した表示期間を得ることのできる時間分割階調駆動方法用のコントロール回路構成、ドライバ回路構成を示すことを目的とする。【解決手段】入力されたＣビット（ＣはＡ以下の整数）の階調データを、Ａ個の指示データＢ１〜Ｂａへ変換し、その指示データが１選択期間毎に同一種類の指示データとなるようデータを組み替え、１選択期間毎に異なる種類の指示データをデータドライバ回路２に供給し、同時に走査ラインに上記指示データの表示位置に対応するアドレス信号を供給する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数の走査ラインと少なくとも１つのデータラインを持ち、その交点に対応して電気光学素子を配置し、その電気光学素子の表示状態を１フレーム期間にＡ回（Ａは２以上の整数）、各Ｒ個（Ｒは２以上の整数）の表示状態の何れかとすることで、入力されたＣビットの階調データに基づきＢ（＝ＲＣ）階調表示を行う表示装置であって、
１フレーム期間を互いに時間の等しい選択期間に分け、フレーム期間の頭から順に選択期間Ａ個ずつを単位時間と称し、その単位時間の各選択期間に、時刻の早い順に単位期間内の位置を示す番号を振った時間を占有期間と称するとき、
ＡをＣより大きく設定し、入力されたＣビットの階調データを、Ｒ通りの値をとるＡ個の指示データＢ１〜Ｂａの組み合わせへとそれぞれ変換するルックアップテーブルを格納したルックアップテーブル回路と、
上記ルックアップテーブル回路にて変換されたデータを格納するフレームメモリと、
上記フレームメモリから上記データを読み出して各データラインに印加するデータドライバ回路と、
各電気光学素子を選択するために該当走査ラインに走査信号を印加する走査ドライバ回路と、
各走査ラインに上記走査ドライバ回路により走査信号を印加するタイミングとして、各占有期間の指示データに対応して、各占有期間が、一つの単位時間内に一回ずつ、決まった順序で選択されるように、走査ドライバ回路において各指示データが選択される時間の比である重みを制御するデータ制御回路とを備えたことを特徴とする表示装置。
【請求項２】
上記データ制御回路が、Ａ個の指示データの中に、重み０の指示データである初期化データを入れることによって、１個の階調データ分選択されるごとに１選択期間以上指示データが選択されない非発光時間が存在するようにすることを特徴とする請求項１に記載の表示装置。
【請求項３】
上記データ制御回路が、Ａ個の指示データの重み比率を
Ｒ０  ：Ｒ１  ：…：（Ｒｍ  −ｎ）：…
（ｍは２以上の整数、ｎは１以上の整数）
となるよう、少なくとも一部の重みをＲｍから減らすことを特徴とする請求項１に記載の表示装置。
【請求項４】
変換された上記指示データを、同一種類の指示データが１つのアドレスに対応するように組み替えて上記フレームメモリに供給する指示データ組み替え回路と、
上記フレームメモリ内の指示データを、１選択期間毎に異なる種類の指示データとなるようにして上記データドライバ回路に供給する指示データ再組み替え回路とを備えたことを特徴とする請求項１に記載の表示装置。
【請求項５】
上記データ制御回路が、
上記フレームメモリへ指示データを書き込むためのアドレスを、外部から入力される同期信号により同期を取って供給する第１カウンタと、
上記フレームメモリから指示データを読み出すためのアドレスを、上記入力された同期信号とは同期を取らずに供給する第２カウンタとを備えたことを特徴とする請求項４に記載の表示装置。
【請求項６】
上記データ制御回路が、
上記フレームメモリへの指示データ書き込みが、一つ前のフレームの分の指示データの上記フレームメモリからの読み出し後に行われるように制御することを特徴とする請求項４に記載の表示装置。
【請求項７】
上記データ制御回路が、
上記フレームメモリから指示データを読み出すときの走査アドレスを決める走査カウンタを上記指示データ毎に備え、走査カウンタ毎に異なるタイミングで同期を取ることを特徴とする請求項４に記載の表示装置。
【請求項８】
上記走査ドライバ回路が、
上記走査ラインに、上記指示データの、表示位置に対応する走査アドレス信号の供給を受け、その走査アドレス信号をデコードし、走査アドレス信号に対応する走査ラインへ選択信号を供給するデコーダを備えたことを特徴とする請求項１に記載の表示装置。
【請求項９】
上記走査アドレス信号をシリアルに上記走査ドライバ回路へ供給する走査アドレス供給回路を備えたことを特徴とする請求項８に記載の表示装置。
【請求項１０】
上記データドライバ回路に供給する指示データと、走査ドライバ回路に供給する走査アドレス信号とが、同一の配線を通して供給されることを特徴とする請求項８に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｒ階調（Ｒは２以上の整数）表示可能な電気光学素子の表示状態を１フレーム期間に複数回切り替えることでＢ階調表示を行う時間分割階調表示方式の表示装置に関するものである。
【０００２】
【従来の技術】
電気光学素子として強誘電性液晶やプラズマディスプレイを用いたマトリックス型表示装置では、各電気光学素子の作成条件等のバラツキにより、同一の電圧・パルス幅を与えても得られる輝度状態が異なる場合が多い。このため、１フレーム期間に１回表示状態を設定する階調表示方法では、このような電気光学素子において必要な階調表示品位を得ることが困難となる。
【０００３】
そこで、これら電気光学素子を用いたマトリックス型表示装置では、電気光学素子について、１フレーム期間に複数回、この有限な階調状態を切り替えることで、必要な階調数を得る時間分割階調表示方法をとる場合が多い。
【０００４】
図３５は特許文献１で開示されたアクティブマトリックス表示装置の構成図である。図３５においては、１００はアクティブマトリクス表示パネルであり、信号線Ｓ１〜Ｓｎと、これと直交する走査線Ｇ１〜Ｇｍの引き出し線と、その交点近傍にあるスイッチング素子からなる。１１１は複数のフリップフロップから構成される信号側のシフトレジスタであり、外部からのＣＫＨ信号とＳＴＨ信号によって順次データがシフトされ、映像信号をサンプリングするタイミングを形成する。図３５の例ではデジタル映像信号の例を示し、シフトレジスタ１１１の出力信号により複数ビットの映像信号がラッチ１１２に保持され、それをデコーダ／アナログスイッチ１１４で２値の固定電圧ＶＨ，ＶＬのいずれかに変換して信号線Ｓ１〜Ｓｎへ出力する。また、１２３は走査制御回路であり、外部からの選択走査線信号ＡＤＶにより走査線を所定の順序で選択し、バッファ１２２を介して走査線Ｇ１〜Ｇｍをパルス駆動する。このように、選択走査線信号ＡＤＶと走査制御回路１２３により図３８の書き込み期間のタイミングを構成することで、時間分割多階調表示が可能となる。
【０００５】
この走査制御回路としてデコーダを用いれば、簡単な回路構成で、選択する走査線アドレス情報により、任意の順序で選択走査を可能であることが、上記特許文献１に開示されている。
【０００６】
このアクティブマトリックス表示パネルの電気光学素子は図３６に示す液晶あるいは図３７に示すエレクトロルミネッセンスを用いることができる。
【０００７】
図３６は電気光学素子が液晶の場合であり、Ｓｊはある信号線、Ｇｉはある走査線、１０１はそれらの交点近傍にあるスイッチング素子、１０２は液晶素子であり、トランジスタ１０１と対峙する側に対向電極Ｖｃｏｍが形成される。１０３は蓄積容量であり液晶素子１０２の容量成分を補佐し、画質の劣化を防止している。その逆側の電極は別途Ｖｓｔとして共通接続される場合が多い。これらのトランジスタ側の交点１０４が画素電極に相当する。動作を簡単に説明すると、走査線Ｇｉが１フレーム期間に一度高電位となり、トランジスタ１０１を導通させ、この時の信号線Ｓｊの電位まで画素電極１０４、つまり液晶容量１０２と蓄積容量１０３を対向電極Ｖｃｏｍに対して充電する。その後走査線Ｇｉが低電位となってトランジスタ１０１が非導通となって、この充電された電位を１フレーム期間保持する。また、液晶は交流駆動するのが普通であるが、対向電極Ｖｃｏｍと蓄積容量の共通電極Ｖｓｔを信号線Ｓｊに同期して反転したパルス状波形を加え、信号線Ｓｊの振幅を減少することも一般的に行われる。
【０００８】
図３７は電気光学素子としてエレクトロルミネッセンスを用いた場合であり、表示パネルの発光素子１０６は電流駆動型の素子であるため、電流駆動用の第２のスイッチング素子１０５を追加することで、第１のスイッチング素子の１０４の端子をサブフレーム駆動することができ、これにより所望の階調表示が可能となる。
【０００９】
この表示装置の表示ライン数Ｌが１６、サブフレーム数Ｎが４（ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４）、サブフレームの保持期間が１：２：４：８の比に時間的に重み付けされた場合の各走査線の選択タイミングが図３８に示されている。図３８において「黒丸」は書き込み期間、数字はサブフレーム順序を示している。まず、１行目の走査線では、最初の水平走査期間（１Ｈ）でＳＦ１の情報を書き込み、２Ｈから５Ｈまではその状態（ＳＦ１）を保持し、６ＨでＳＦ２の情報を書き込み、７Ｈから１４Ｈまではその状態（ＳＦ２）を保持し、１５ＨでＳＦ３の情報を書き込み、１６Ｈから３１Ｈまではその状態（ＳＦ３）を保持し、３２ＨでＳＦ４の情報を書き込み、３３Ｈから６４Ｈまではその状態（ＳＦ４）を保持する。
【００１０】
この特許文献１の走査方法は、図３８に「黒丸」で示される書き込み時間を除けば、各サブフレームの期間比率が１：２：４：８となるが、同一表示状態を続けるような場合、図３８に「黒丸」で示される書き込み時間も表示状態となるので、その場合のサブフレームの期間比率は５：９：１７：３３となる。
【００１１】
また、特許文献１の走査方法は走査ライン数が１６の倍数の時は成り立つが、１７〜３１本等、１６の倍数でない場合は成り立たない。
【００１２】
そこで、任意の走査ライン数に対応できる駆動方法として、特許文献２に、図３９に示すブランキング期間を用いた駆動方法が開示されている。
【００１３】
図３９では、縦軸が走査ラインであり、Ｌ１〜Ｌ１６で示されている。横軸は時間であり、選択期間１〜６４で示されている。
【００１４】
この走査ラインＬ１〜Ｌ１６を縦軸とし、選択時間１〜６４を横軸とするマトリックスの各升目に示される数字１〜４はビットデータの番号であり、１はビット１を、２はビット２を、３はビット３を、４はビット４を示す。またＢはブランキング走査を示す。
【００１５】
図３９の走査タイミングは、選択期間１で走査ライン１に対応した画素にビット１のデータを書き込み、選択期間６で走査ライン１に対応した画素にビット２のデータを書き込み、選択期間１５で走査ライン１に対応した画素にビット３のデータを書き込み、選択期間３２で走査ライン１に対応した画素にビット４のデータを書き込むこと等が示されている。また、各走査ラインに対応した画素にビットデータを書き込む１選択期間前にはブランキング走査Ｂを行っている。
【００１６】
このブランキング走査は各ビット書き込みとは独立した走査であり、例えば選択期間５に示すように走査ライン２にビット１のデータを書き込むのと同時に走査ライン１をブランキング走査できる。また、ブランキング走査期間の長さを調整することで、走査ライン数が１６の倍数以外の場合にも対応可能となる。
【００１７】
【特許文献１】
特許２００２−１０８２６４号公報（公開日平成１４年４月１０日）
【００１８】
【特許文献２】
特開平９−１２７９０６号公報（公開日平成９年５月１６日）
【００１９】
【発明が解決しようとする課題】
しかし、特許文献２の駆動方法を実現するためのブランキング走査には、データラインに供給する信号とは無関係に画素の表示状態を初期化する手段が必要である。
【００２０】
特許文献２では電気光学素子として強誘電性液晶を用いる場合を例に説明しているので、走査ラインに負極性の電圧を印加することでこの初期化走査（ブランキング走査）が実現できる。しかし、電気光学素子として他の液晶（例えばＴＮ液晶）や有機ＥＬを用いる場合、図３６や図３７の画素回路構成では、走査選択動作と非同期で初期化することはできない。
【００２１】
そこで、このような電気光学素子でも走査選択動作と非同期で画素を初期化する為の手段として、図４０に示すように、各電気光学素子毎に初期化用ＴＦＴ１００を配置する方法がある。
【００２２】
即ち、図４０は電気光学素子として有機ＥＬを用いた場合の例であり、図４０においてデータ配線Ｓｊに供給された電圧はゲート配線Ｇｉにより選択されたスイッチＴＦＴ８を通してコンデンサ１０へ保持される。このコンデンサ１０の電位により駆動ＴＦＴ１１のソース・ドレイン抵抗が変化し、電気光学素子１２を流れる電流が設定される。そして、このコンデンサ１０の電位は初期化配線Ｗｉにより選択された初期化ＴＦＴ１００を通して初期化される。
【００２３】
このように、特許文献２の駆動方法をアクティブ駆動電気光学素子で実現するためには、初期化ＴＦＴ１００と初期化配線Ｗｉが必要になる。
【００２４】
しかし、この初期化ＴＦＴと初期化配線Ｗｉを画素に配置すれば、画素の開口率が減少する。このことにより、電気光学素子として液晶を用いる場合は透過率の低下が起こる。また、有機ＥＬを用いる場合は表示画面の輝度低下が起こる。
【００２５】
本発明は、上記問題点に鑑みなされたものであり、その目的は、初期化ＴＦＴを用いることなく自由に走査線数を設定でき、またその表示データの重みに比例した表示期間を得ることのできる時間分割階調駆動方法用のコントロール回路構成、ドライバ回路構成を有する表示装置を提供することにある。
【００２６】
【課題を解決するための手段】
本発明の表示装置は、複数の走査ラインと少なくとも１つのデータラインを持ち、その交点に対応して電気光学素子を配置し、その電気光学素子の表示状態を１フレーム期間にＡ回（Ａは２以上の整数）、各Ｒ個（Ｒは２以上の整数）の表示状態の何れかとすることで、入力されたＣビットの階調データに基づきＢ（＝ＲＣ）階調表示を行う表示装置であって、１フレーム期間を互いに時間の等しい選択期間に分け、フレーム期間の頭から順に選択期間Ａ個ずつを単位時間と称し、その単位時間の各選択期間に、時刻の早い順に単位期間内の位置を示す番号を振った時間を占有期間と称するとき、ＡをＣより大きく設定し、入力されたＣビットの階調データを、Ｒ通りの値をとるＡ個の指示データＢ１〜Ｂａの組み合わせへとそれぞれ変換するルックアップテーブルを格納したルックアップテーブル回路と、上記ルックアップテーブル回路にて変換されたデータを格納するフレームメモリと、上記フレームメモリから上記データを読み出して各データラインに印加するデータドライバ回路と、各電気光学素子を選択するために該当走査ラインに走査信号を印加する走査ドライバ回路と、各走査ラインに上記走査ドライバ回路により走査信号を印加するタイミングとして、各占有期間の指示データに対応して、各占有期間が、一つの単位時間内に一回ずつ、決まった順序で選択されるように、走査ドライバ回路において各指示データが選択される時間の比である重みを制御するデータ制御回路とを備えたことを特徴としている。
【００２７】
上記の構成により、指示データの個数を表示データのビット数より大きく設定し、各走査ラインに上記走査ドライバ回路により走査信号を印加するタイミングとして、各占有期間の指示データに対応して、各占有期間が一つの単位時間内に一回ずつ、決まった順序で選択される。
【００２８】
それゆえ、初期化ＴＦＴを用いることなく画素へ上記指示データを上記指示データの重みに対応する期間表示させることができ、また自由に走査線数を設定でき、時間分割階調駆動にて良好に階調表示を行うことができる。
【００２９】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、Ａ個の指示データの中に、重み０の指示データである初期化データを入れることによって、１個の階調データ分選択されるごとに１選択期間以上指示データが選択されない非発光時間が存在するようにすることを特徴としている。
【００３０】
上記の構成により、Ａ個の指示データの中に、重み０の指示データである初期化データが存在する。
【００３１】
それゆえ、上記の構成による効果に加えて、初期化データの表示期間の長さを調整することで、走査線数を自由に設定できる。
【００３２】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、Ａ個の指示データの重み比率を
Ｒ０  ：Ｒ１  ：…：（Ｒｍ  −ｎ）：…
（ｍは２以上の整数、ｎは１以上の整数）
となるよう、少なくとも一部の重みをＲｍから減らすことを特徴としている。
【００３３】
上記の構成により、Ａ個の指示データの少なくとも一部の重みを、Ｒｍから減らす。
【００３４】
それゆえ、上記の構成による効果に加えて、フレーム期間の長さを走査線数に合わせて調整することができる。
【００３５】
また、本発明の表示装置は、上記の構成に加えて、変換された上記指示データを、同一種類の指示データが１つのアドレスに対応するように組み替えて上記フレームメモリに供給する指示データ組み替え回路と、上記フレームメモリ内の指示データを、１選択期間毎に異なる種類の指示データとなるようにして上記データドライバ回路に供給する指示データ再組み替え回路とを備えたことを特徴としている。
【００３６】
入力されたＣビットのデータからＡ個の指示データを上記のように作成する場合、入力されたＣビットのデータ総てが揃わないと指示データを作成することができない。
【００３７】
従来例で示した駆動方法は入力されたＣビットのデータをそのまま表示データとして用いているので上記のような心配はないが、上記駆動方法ではＣビットのデータを加工し、表示データとしている。
【００３８】
このため、フレームメモリから読み出した後に指示データに変換するには、入力されたＣビット総てのデータをフレームメモリから読み出す必要がでてくる。
【００３９】
この場合、１つの指示データをデータドライバ回路へ出力する毎に、そのＣ倍のデータをフレームメモリから読み出すことになり、フレームメモリからの読み出し周波数が高くなる。
【００４０】
そこで、上記の構成のように、フレームメモリへ書き込む前に予めＣビットのデータからＡ個の指示データＢ１〜Ｂａを作成し、複数の画素の同一種類の指示データを１つのアドレスにまとめて（例えば、画素Ａｉ１〜Ａｉ８の指示データＢ１が同一のアドレスに入るよう）データ同士を組み替え、フレームメモリに記録する。
【００４１】
その結果、１つの指示データをデータドライバ回路へ出力するために、１つのデータをフレームメモリから読み出せば良くなり、フレームメモリからの出力周波数が高くなるのを抑えながら、上記駆動を実現できる。
【００４２】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、上記フレームメモリへ指示データを書き込むためのアドレスを、外部から入力される同期信号により同期を取って供給する第１カウンタと、上記フレームメモリから指示データを読み出すためのアドレスを、上記入力された同期信号とは同期を取らずに供給する第２カウンタとを備えたことを特徴としている。
【００４３】
上記駆動では、Ａ選択期間単位でタイミングが決められているので、Ａ選択期間の途中でリセット等を入れるのが難しい。そこで、上記の構成においては、１フレーム期間の長さは、Ａ選択期間の倍数の長さに固定する。
【００４４】
そこで、上記の構成では、フレームメモリから指示データを読み出すときに、Ａ選択期間の長さを決めるカウンタは入力された同期信号による同期を取らないようにする。
【００４５】
一方、フレームメモリへ指示データを書き込むためのアドレスは入力された同期信号で同期を取る。これは、入力されたデータが表示装置のどの位置に表示されるべきかは、そのデータと同期信号とのタイミング関係で決まるからである。
【００４６】
上記のように、上記駆動方法用のコントロール回路のアドレスカウンタを構成することで、入力信号の１フレーム期間がＡ選択期間の倍数とならない場合にも対応でき、比較的広い範囲の入力信号仕様に対応できる。
【００４７】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、上記フレームメモリへの指示データ書き込みが、一つ前のフレームの分の指示データの上記フレームメモリからの読み出し後に行われるように制御することを特徴としている。
【００４８】
フレームメモリから指示データを読み出すときは、入力された同期信号と全く同期を取らなければ、同一のフレーム期間に表示する指示データのつもりで読み出した指示データが、異なるフレームの指示データである可能性がでる。このように異なるフレームの指示データを同一のフレーム期間で表示すると、動画像表示時に２重像や画像の一部が欠ける等の表示品位の低下が起きる。
【００４９】
このため、上記の構成においては、フレームメモリから指示データを読み出すカウンタも１フレームに１回、入力された同期信号で同期を取る。そして、フレームメモリへ指示データを書き込むタイミングを前回書き込んだフレームの指示データが総て読み出された後に行うよう、タイミングを調整する。
【００５０】
但し、上記のように、Ａ選択期間の長さを決めるカウンタには同期を掛けられないので、読み出し側の１フレーム期間の長さはＡ選択期間単位で変動する。その場合でも、見た目の画質に影響を与えることはない。
【００５１】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、上記フレームメモリから指示データを読み出すときの走査アドレスを決める走査カウンタを上記指示データ毎に備え、走査カウンタ毎に異なるタイミングで同期を取ることを特徴としている。
【００５２】
本発明においては、フレームメモリに指示データを書き込む際の１フレーム期間の長さと、フレームメモリから指示データを読み出す際の１フレーム期間の長さが異なる場合、フレームメモリへ入力されるデータの１フレーム期間の長さがＡ選択期間の長さの倍数となっていないなら、読み出し側の１フレーム期間の長さがＡ選択期間単位で変動することになる。
【００５３】
この場合、第１の走査ラインでＡ個の指示データの読み出しが完了しても、最終走査ラインでは初めの方の指示データを読み出している状態となり、これらＡ個の指示データをフレームメモリから読み出すためのＡ個のカウンタをある特定のタイミングで同時を取ることができなくなる。
【００５４】
もし、特定のタイミングで同期を取ると、そのタイミングで表示されたデータの表示期間の長さが変動する可能性がある。この結果、表示期間と階調重みの間に不整合が生じる。
【００５５】
そこで、上記の構成においては、各指示データ毎にアドレスを作成するカウンタを変え、各カウンタの同期タイミングを第１の走査ラインに各指示データが表示されるタイミングとなるよう同期を取る。
【００５６】
このことにより、総ての走査ラインにおいて各指示データの表示期間の長さがその指示データの重みと整合するので、入力された表示データのフレーム期間長が異なっても各指示データ間の表示タイミングが保証され、比較的広い範囲の入力信号仕様に対応できる。
【００５７】
このような場合、電気光学素子へ表示する指示データの中に表示重み０の初期化データを入れておき、その初期化データの表示期間の長さをＡ選択期間単位で変動させ、入力されたデータの１フレーム期間と電気光学素子へ表示する指示データの１フレーム期間の間で同期を取ることが好ましい。
【００５８】
特に、上記初期化データを用いる場合を含めて、フレームメモリから指示データを読み出すタイミングを、入力されたデータの同期信号で同期を取る場合、第１の走査ラインに対応するＡ個の指示データの各々が読み出されるタイミングで、各指示データ読み出し用アドレスカウンタの同期を取ることが好ましい。
【００５９】
また、本発明の表示装置は、上記の構成に加えて、上記走査ドライバ回路が、上記走査ラインに、上記指示データの、表示位置に対応する走査アドレス信号の供給を受け、その走査アドレス信号をデコードし、走査アドレス信号に対応する走査ラインへ選択信号を供給するデコーダを備えたことを特徴としている。
【００６０】
本発明のようにＡ選択期間内で選択される走査ラインの番号が連続していない場合、走査ドライバ回路をシフトレジスタ回路で構成するためにはＡ個のシフトレジスタ回路が必要となり、回路規模が大きくなる。
【００６１】
これは、特に低温ポリシリコンＴＦＴ等でドライバ回路を作り込むときに問題となる。これに対して、走査ドライバ回路をアドレスデコーダ回路で構成すれば、必要な回路規模は少なくて済む。
【００６２】
特に本発明では、同時に複数の走査ラインが選択されることがなく、走査ラインに与える状態が選択状態と非選択状態の２つしかないので、アドレスデコーダ回路を用いることで対応でき、その結果、必要な回路規模を小さくできる。
【００６３】
このように、走査ドライバ回路をアドレスデコーダ回路で構成することで、回路規模を大きくすることなく、本発明の走査ドライバ回路を実現することができる。
【００６４】
また、本発明の表示装置は、上記の構成に加えて、上記走査アドレス信号をシリアルに上記走査ドライバ回路へ供給する走査アドレス供給回路を備えたことを特徴としている。
【００６５】
走査ドライバ回路に供給するアドレスデータをパラレルに供給する場合、そのアドレスデータの周波数は１選択期間の周波数となる。一方、データドライバ回路に供給する指示データの周波数はその１選択周期のｋ倍（ｋはｋ＞（データドライバ回路から出力するデータラインＳｊの数）／（データドライバ回路へ入力するデータ配線の数）なる整数）となる。
【００６６】
この走査ドライバ回路を構成するトランジスタ（ＦＥＴ，ＴＦＴ）もデータドライバ回路を構成するトランジスタ（ＦＥＴ，ＴＦＴ）も同一のプロセスで構成できるので、本来アドレスデータの周波数はｋ倍まで対応できる。
【００６７】
そこで、上記の構成においては、必要なアドレスデータを１選択期間にｋ個以上シリアルにデータ転送することで、必要なアドレスラインの数を１／ｋ以下にでき、その配線に必要な面積を節約できる。
【００６８】
また、本発明の表示装置は、上記の構成に加えて、上記データドライバ回路に供給する指示データと、走査ドライバ回路に供給する走査アドレス信号とが、同一の配線を通して供給されることを特徴としている。
【００６９】
上記の構成により、上記データドライバ回路に供給する指示データと、走査ドライバ回路に供給するアドレス信号が、同一の配線を通して供給されると、データドライバ回路に供給する指示データの周波数が高くなるが、必要な配線数を増やさずにアドレス信号をパラレルに転送できるので、前記アドレスをシリアルに転送する場合に比べ、パラレル／シリアル変換処理をしなくて済む分、コントロール回路の構成が簡単になる。
【００７０】
また、上記駆動方法用のデータドライバ回路の構成は、１選択期間毎にコントロール回路から与えられた指示データを１選択期間毎に保持し、その指示データに対応した電圧または電流を対応するデータラインに出力する構成を取る。
【００７１】
このとき、電気光学素子が電流駆動素子であれば、データドライバ回路の出力も電流出力であった方が好ましい。
【００７２】
これは、電流駆動素子を定電圧駆動すると、電流光学素子の印加電圧−電流特性の劣化により電流値が変化してしまい、輝度劣化がより激しくなるためである。
【００７３】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図３４に基づいて説明すれば、以下の通りである。
【００７４】
本発明が対象とする駆動方法はマトリックス型表示装置に適用でき、マトリックス型表示装置はアクティブ駆動表示装置とパッシブ駆動表示装置に大別できる。
【００７５】
アクティブ駆動表示装置は、ソース配線（信号線）とゲート配線（走査線）が交差するポイントに対応してメモリ性を持たない液晶素子や有機ＥＬ素子の電気光学素子と、その電気光学素子へメモリ性を与えるためのＴＦＴ素子が配置された構成である。
【００７６】
パッシブ駆動表示装置は、データ電極と走査電極が交差する領域に電気光学素子自体がメモリ性を持つ強誘電性液晶やプラズマ素子等の電気光学素子を配置した構成である。
【００７７】
このように、本発明の手段は各種の電気光学素子へ適用できるが、本実施の形態では前者のアクティブ駆動表示装置を念頭に説明を行う。
【００７８】
なお、本実施の形態で用いるアクティブ駆動電気光学素子の構成は、図１や図２に示すようにソース配線Ｓｊとゲート配線Ｇｉの交点付近に電気光学素子１２を配置し、そのゲート配線Ｇｉにゲート端子を接続させたスイッチ用ＴＦＴ８，９をソース配線Ｓｊとコンデンサ１０の間に配置し、そのコンデンサ１０にゲート端子を接続させた駆動用ＴＦＴ１１（またはＴＦＴ１３）を電源配線Ｖｐと電気光学素子１２との間に配置した構成を取る。なお、特に断りのない限り、ｉ、ｊは１以上の整数であり、ｉはゲート配線の番号を示し、ｊはソース配線の番号を示す。
【００７９】
本表示装置は、電気光学素子について、１フレーム期間に複数回、有限な階調状態を切り替えることで、必要な階調数を得る時間分割階調表示方法をとるものである。
【００８０】
なお、図１では駆動用ＴＦＴとしてｐ型ＴＦＴ１１を用いているが、本発明の手段が適用されるようなデジタル階調表示（Ｒ階調表示）を用いる場合、駆動用ＴＦＴのゲート電圧振幅を十分大きくすれば、駆動用ＴＦＴとして図２のようにｎ型ＴＦＴ１３を用いることもできる。
【００８１】
また、図３６の画素回路構成を用いれば電気光学素子として液晶素子を用いることもできる。
【００８２】
この液晶素子ＬＣＤの構成に関しては特開平６−１４８６１６号公報等などで詳しく述べられているので、ここではその詳細な説明は省略する。
【００８３】
また、有機ＥＬ（ＬＥＤ）の構成に関しては特開平１１−１７６５８０号公報等などで詳しく述べられているので、ここではその詳細な説明は省略する。
【００８４】
また、アクティブ素子の構成に関しては、例えば特開平１０−３０１５３６号公報などで詳しく述べられているので、ここではその詳細な説明は省略する。
【００８５】
まず、本発明の手段が実現しようとする駆動方法について説明する。
【００８６】
本表示装置は、走査ラインとデータラインとの交点に対応して配置された電気光学素子の表示状態を１フレーム期間にＡ回（Ａは２以上の整数）、各Ｒ個（Ｒは２以上の整数）の表示状態の何れかとすることで、Ｂ階調表示（Ｂ＜ＲＡ）を行う表示装置であって、入力されたＣビット（ＣはＡ以下の整数）の階調データを、Ａ個の指示データＢ１〜Ｂａへ変換する。本実施の形態では、特に断りのない限り、Ａ＝８、Ｒ＝２、したがってＲＡ＝２５６、Ｃ＝６（ビット）、Ｂ＝ＲＣ＝６４（階調）である。なお、Ｒが３以上であっても本発明を適用可能である。
【００８７】
図３は本発明の手段を適用する表示装置の構成図であり、表示装置は図１に示した画素Ａｉｊをマトリックス状に配置し、ゲート配線Ｇｉ（ｉ＝１〜ｍ）に対応してゲートドライバ回路３を、ソース配線Ｓｊ（ｊ＝１〜ｎ）に対応してソースドライバ回路（データドライバ回路）２を配置し、その入力信号線に沿って電圧変換回路５を配置した表示パネル６、及びその表示パネルに表示データやコントロール信号を供給するコントロール回路１（走査アドレス供給回路）、その表示パネルに必要な電源を供給する電源回路４から構成されている。
【００８８】
まずここでは、この表示装置を用いて、このマトリックス状に配置された画素Ａｉｊの表示状態を１フレーム期間で８回、各々のサブフレーム期間で２つの状態を表示することで、６４階調表示を実現する本発明が実現しようとする時間分割階調駆動方法の説明をする。
【００８９】
この駆動方法では、各指示データ（ビット番号）の重み（それぞれが選択される時間の比）を、１：２：４：７：１４：１４：２１：０とした８個の指示データを用いる。そして、各画素Ａｉｊに表示するビット番号の順番を７，６，１，２，３，４，５，Ｂ（Ｂは重み０のビット）とする。このような設定において、走査線（ゲートライン数）が８本（Ａ＝８）の場合の例を図４に示す。
【００９０】
図４は各走査ライン毎の選択タイミングを示したタイミングチャートであり、その見方は横軸が時間であり、その時間を１フレーム期間通して示すのが１）選択時間であり、８選択期間（Ａ選択期間）を１単位時間として示すのが２）単位時間であり、その８選択時間を構成する８選択期間を個別に示すのが３）占有期間である。また、４）〜１１）が走査ラインＬ１〜８に対応し、４）〜１１）の走査ラインＬ１〜８の欄にビット番号１〜７，Ｂで示されているのが各走査ラインの選択タイミングである。この選択タイミングでビット番号が示されたタイミングで、各走査ラインＬｉに対応した画素Ａｉｊを選択し、ビット番号に対応した表示に書き換えている。
【００９１】
即ち、４）走査ラインＬ１に着目すると、選択期間１でビット番号７を表示し、選択期間２２でビット番号６を表示し、選択期間３６でビット番号１を表示し、選択期間３７でビット番号２を表示し、選択期間３９でビット番号３を表示し、選択期間４３でビット番号４を表示し、選択期間５０でビット番号５を表示し、選択期間６４でビット番号Ｂを表示している。また、５）走査ラインＬ２以降は、上記４）走査ラインＬ１のタイミングを８選択期間ずつ遅らせて表示している。
【００９２】
この結果、各ビット番号の表示順番は７，６，１，２，３，４，５，Ｂの順番となり、その表示期間の長さは２１，１４，１，２，４，７，１４，１となる。但し最後のビット番号Ｂの表示期間は必ず非発光状態となるので、各ビット番号の重みは２１，１４，１，２，４，７，１４，０となる。
【００９３】
このように、表示ビット数が８個の場合、走査線数が８個であれば、走査線数×表示ビット数＝８×８＝６４より１フレーム期間は６４選択期間となり、ビット番号Ｂが表示されるブランキング（非発光）に使われる時間が１選択時間で済む駆動タイミングが作れる。また、図４の４）〜１１）を見れば判るとおり、このようにして作られた走査タイミングは、総ての選択期間が選択のために使われている。即ち、何れかの走査ラインの何れかのビット番号が必ず選択され、かつ総ての選択期間が使われるよう駆動できる。
【００９４】
以上の情報をビット番号とそのビットの重み、各ビット番号が出現する占有期間の位置、その表示に必要な選択期間の数（合計、発光期間）、表示パネルの走査線数、ビット数、１フレーム期間の選択期間数（走査期間）として示すのが図５の表である。
【００９５】
この表の見方は、最初に表示するビット番号７を占有期間０に配置し、そのビット７の重み２１をビット数８で割り余りを求め（２１＝８×２＋５）次のビット６がどの占有期間に配置されるかチェックし示し、ビット７の重み２１に次のビット６の重み１４を足した重み合計３５をビット数８で割り余りを求め（３５＝８×４＋３）次のビット１がどの占有期間に配置されるかチェックし示し、・・・と数え、占有期間を計算している。
【００９６】
そして、指示データが８個（ビット番号１〜７，Ｂに対応）のとき、占有期間は０〜７迄の総てが各１回ずつ使われるようにビット番号の出現順番、ビットの重みを決めていけば、本発明の手段が実現しようとする駆動方法のタイミングが作成できる。
【００９７】
この場合、最小ビット（ビット番号１）の表示期間（ビットの重み）を１選択期間とすることで、発光期間を（最小ビットを表示する選択期間数×（階調数−１）＝）１×６３＝６３選択期間とし、１フレーム期間（走査線数×表示ビット数＝８×８＝６４選択期間）に占める発光期間の比率を（６３／６４×１００＝）９８．４４％とすることができる。ビット番号Ｂに対応する期間が非発光期間（１．５６％）である。
【００９８】
このフォーマットに従い、走査線数が２２０本の場合に６４階調表示を行うタイミングを図６に示す。先の例と比べると、走査線数の比は２２０／８＝２７．５である。
【００９９】
この場合、最小ビット（ビット番号１）の表示期間（ビットの重み）を２７（上記走査線数の比の小数点以下を切り捨てた値）選択期間とすることで、発光期間を（最小ビットを表示する選択期間数×（階調数−１）＝）２７×６３＝１７０１選択期間とし、１フレーム期間（走査線数×表示ビット数＝２２０×８＝１７６０選択期間）に占める発光期間の比率を（１７０１／１７６０×１００＝）９６．６５％とすることができる。ビット番号Ｂに対応する期間が非発光期間（３．３５％）である。
【０１００】
なお、本駆動方法では上位ビットの重みが１４とか２１とかとなり、２の累乗で各ビット重みを増やしていく場合に比べ、表示できる階調数が小さくなっている。しかしこの点は時間分割階調表示では問題とならない。現実にＰＤＰ（プラズマディスプレイパネル）等で用いられている時間分割階調表示方法では上位２〜３ビットの重みを同等もしくは余り差がない程度にし動画偽輪郭を目立たせなくする工夫をしている。このため、本駆動方法ように上位ビットの重みを小さく取る駆動方法は、動画偽輪郭を抑制する観点で特に問題とはならない。
【０１０１】
ところで、上記駆動方法を図７に示すように、初期化ＴＦＴを駆動用ＴＦＴ１１と電気光学素子１２との間に配置する画素回路を用いて、非同期の初期化を実現した場合に応用してみる。指示データは６個（Ａ＝６）（ビット番号１〜６）である。
【０１０２】
まず、図８は、各ビットの重み比率をＲ０  ：Ｒ１  ：…：Ｒｍ：…（ｍは２以上の整数）とする例であり、具体的には、Ｒ＝２であり、１：２：４：８：１６：３２とし、これら６ビットの表示タイミングが互いに重なり合わないよう各画素に表示するビット番号の順番を２，４，１，３，５，６とし選択する例である。
【０１０３】
このとき、最後のビット番号６を表示し終わるタイミングが占有期間０に戻らないので、初期化ＴＦＴを用いない図１のような画素回路構成では問題となる。しかし、この最後のビット番号６を表示し終わるタイミングを非同期で初期化できる図７のような画素回路構成であれば、このタイミングを用いて６４階調表示を行うことができる。
【０１０４】
ただし、このような非同期の初期化を実現しなくても、図９に示すように、最後のビット番号６の表示期間を３２から２９に狭める（３２−３＝２９）ことで、最後のビット番号６を表示し終わるタイミングが占有期間０に戻るよう設定できるので、初期化ＴＦＴを用いた効果は図９の６０階調表示が図８の６４階調表示になる程度でしかない。
【０１０５】
現実に６０階調表示と６４階調表示の違いが判る人間は少ないので、このように初期化ＴＦＴを用いる効果は限定的である。
【０１０６】
すなわち、図９の例は、Ａ個の指示データの重み比率をＲ０  ：Ｒ１  ：…：（Ｒｍ  −ｎ）：…：ＲＭ（Ｍ、ｍは２以上の整数、ｎは１以上の整数）とする例であり、具体的にはＲ＝２であり、ｍ＝Ｍ＝５、ｎ＝３である（２５−３＝２９）。ｍとｎとをいくつにするかは、得たい階調品質に応じて設定すればよい。
【０１０７】
また、現実にＰＤＰ等では動画偽輪郭対策として１フレーム期間のうちの発光期間が占める割合を短くすることが行われている。
【０１０８】
図６に示した本駆動方法では初期化ビット（ビット番号Ｂ）を用いているが、最小ビットの重み（先の例では２７）を例えば１９にすれば、発光期間が１９×６３＝１１９７選択期間となり、１フレーム期間（２２０×８＝１７６０選択期間）に占める発光期間の比率を６８．０１％とできる。このように初期化ビットを用いれば、残りの期間（１７６０−１１９７＝５６３選択期間）を初期化ビット（ビット番号Ｂ）の表示期間に用いて、動画偽輪郭を低減する等の効果がある。
【０１０９】
また、上記駆動方法では、画素回路構成が図１や図２の画素回路で済むので、従来技術に示された図４０の画素回路にみられた初期化用ＴＦＴ１００や初期化用配線Ｗｉが不要となり、その分開口率が高く維持できる効果がある。
【０１１０】
本発明のコントロール回路１は、図１０に示すように、入力されたＣビットを（図６の駆動条件では６ビット）の階調データを８個の指示データ（ビット番号１〜７，Ｂ）に変換するためのルックアップテーブル回路１５と、同一種類の指示データが同一のアドレスに対応するようデータ同士を組み替えるビット処理回路１６（指示データ組み替え回路）と、フレームメモリ１７と、そのフレームメモリから読み出された指示データを出力するための出力回路１８（指示データ再組み替え回路）と、それらの回路を制御するデータ制御回路１４から成り立っている。なお、Ｃは、１フレーム期間に存在する電気光学素子の表示状態の個数Ａより小さい。
【０１１１】
そして、ルックアップテーブル回路１５では、入力された６４階調のデータを、予め定めておいたルックアップテーブル（以下ＬＵＴと省略して示す）を用いて８個の指示データ（ビット番号１〜７，Ｂ）に変換する。
【０１１２】
図１１にこのＬＵＴの一例を示す。図中、「○」が１、空白が０に相当する。左２列は階調（左は１６進数表記、右は１０進数表記）である。図１１のＬＵＴでは４２階調から４３階調の遷移においてビット６からビット７へ発光期間の遷移を行わせている。これは、各階調遷移において動画偽輪郭を少しでも小さくしようとする工夫であるが、このようにＬＵＴを用いることで、各種階調遷移を試し、最適な階調繰り上がりパターンを作れるので好ましい。
【０１１３】
なお、このようなＬＵＴは不揮発メモリや論理回路を用いて作成することができるので、それほどの回路規模を必要とせず実現できる。
【０１１４】
そして、このようにして作成された指示データを、同一種類の指示データが１つのアドレスに対応するようデータ同士を組み替えてフレームメモリへ記録し、読み出す。
【０１１５】
この動作を説明するためのタイミングが図１２である。
【０１１６】
図１２の１）〜３）は入力された同期信号ＨＤ，ＶＤとクロックｃｌｋである。そして、４）入力されたＣビットの信号ＤｉｎはＬＵＴにより５）指示データＤｉ１〜Ｄｉ８に変換され、ビット処理回路１６にて８ビットのシフトレジスタを通してパラレル化され、１３）ロード信号ＬＥにて８ｃｌｋ周期で８個のパラレル／シリアル化回路に取り込まれ、データ組み替えが行われる。
【０１１７】
即ち、５）〜１２）の画素毎に対応するデータの組み合わせＤｉ１〜Ｄｉ８が１４）〜２１）の指示データ毎に対応するデータの組み合わせＤｏ１〜Ｄｏ８に組み替えられる。
【０１１８】
これは、例えばＤｏ１が画素Ａｉ８〜ＡｉＦのビット番号１の指示データであり、Ｄｏ２が画素Ａｉ８〜ＡｉＦのビット番号２の指示データである等、理解すればいい。
【０１１９】
例えば、Ｄｉｎとして、Ａｉ８〜ＡｉＦの階調データが
３２、８、４０、６、９、５２、２０、４
であったとすると、ＬＵＴにより、Ｄｉ１として、ビット番号８〜１の順に
「００１１０１００」、
「００００１００１」、
「００１１１１０１」、
「０００００１１０」、
「００００１０１０」、
「０１１１００１１」、
「００１００１１０」、
「０００００１００」
にそれぞれ変換される。したがって、データ組み替えにより、
Ｄｏ８は「００００００００」、
Ｄｏ７は「０００００１００」、
Ｄｏ６は「１０１００１１０」、
Ｄｏ５は「１０１００１００」、
Ｄｏ４は「０１１０１０００」、
Ｄｏ３は「１０１１００１１」、
Ｄｏ２は「０００１１１１０」、
Ｄｏ１は「０１１００１００」
となる。
【０１２０】
そして、このＤｏ８〜Ｄｏ１を順番にデータ２２）Ｗｉ１として２３）Ｗａｄで示されるフレームメモリのアドレスに書き込むことで、フレームメモリの各アドレスには１アドレス当たり（８個の画素に対応する）１種類の指示データが書き込まれる。すなわち、あるアドレスにＤｏ８が格納され、その次のアドレスにＤｏ７が格納され、その次のアドレスにＤｏ６が格納され、というように、連続したアドレスにＤｏ８〜Ｄｏ１がこの順にそれぞれ格納される。したがって、フレームメモリから指示データを読み出すとき、２５）Ｒａｄにあるように読み出しアドレスを８単位で増加させることで、２６）Ｒｉ１のように、１選択期間毎に異なる種類の指示データをフレームメモリから読み出し、２７）ｓｏｄのように出力回路１８を通して、データドライバ回路へ供給することができる。
【０１２１】
なお、２４）はフレームメモリへ書き込みを許すタイミングを示すライトイネーブル信号ＷＥＮ、２８）はソースドライバに供給するスタートパルスｓｐ、２９）はソースドライバに供給するラッチパルスｌｐ、３０）は２７）の出力ｓｏｄに重畳されたアドレス信号を取り出すための制御信号ｇｌｐ、３１）はその取り出されて走査ドライバに供給されるアドレス信号ｇａ、３２）は走査ドライバに供給されるゲート選択期間を示す信号ｇｅｎである。
【０１２２】
このフレームメモリ１７の読み書きタイミングとアドレス制御を行うデータ制御回路１４では、図１３に示されるように、入力された同期信号ＨＤ，ＶＤで同期を取ったカウンタ３６（第１データカウンタ）によりフレームメモリ１７への書き込みアドレスが決定される。
【０１２３】
一方、フレームメモリ１７からの読み出しは単位時間（８選択期間）単位で固定する必要がある。そこで、そのアドレスを決めるカウンタ３８（第２データカウンタ）には外部から同期を掛けない。この結果、本発明の手段が実現しようとする駆動方法の１フレーム期間は単位時間（８選択期間）単位で固定される。そして、このようなデータ制御回路１４の構成を取ることで、フレームメモリ１７から読み出される指示データの１フレーム期間の長さ、すなわち、１フレーム期間中に読み出される指示データの長さが、単位時間（８選択期間）の倍数となることを保証している。
【０１２４】
なお、このような動作をさせる場合、フレームメモリ１７から読み出すデータの走査ラインのアドレスを指定する方法には２つある。
【０１２５】
１つの方法は、単位時間（８選択期間）を決めるカウンタ３８と同様に、外部から同期を取らない方法である。
【０１２６】
もう１つの方法は、図１３に示すように、入力された同期信号ＶＤによる同期を単位時間（８選択期間）毎に認める方法である。
【０１２７】
後者の場合、フレームメモリ１７へのデータ書き込みが、１フレーム分のデータ読み出し完了後に行われることが好ましい。
【０１２８】
このことを図式的に示すため、図１４にそのタイミングを示す。
【０１２９】
図１４は図４のタイミングチャートと同様の意味を持つが、１単位時間を８選択期間に分けて表示する手間を省いている。これは限られた図面で２２０本の走査ラインの各選択タイミングを示すことが極めて困難だからである。この図１４は、図６で示した走査ライン数２２０本のパネルで６４階調表示する場合のタイミングを模式的に示すタイミングチャートとなる。
【０１３０】
図１４でフレームメモリ１７へデータを書き込むタイミングはＩＮの記号で示した。このタイミングは前のフレームのビット番号７，６，１，２，３，４，５の指示データをフレームメモリから読み出した後、次のフレームの指示データを読み出すまでの間に存在することが好ましい。
【０１３１】
なお、指示データの中に初期化データであるビット番号Ｂのデータを含める場合、その値は「０」と決めているので、その読み出しタイミングは特に気にしなくて良い。
【０１３２】
この結果、入力された１フレーム期間に各指示データが１回ずつ出力されるので、動画像表示時にも映像乱れが起こらないとう効果を生む。
【０１３３】
そこで、本実施の形態の説明では後者の方法を用いることとし、図１３に示すように、入力されたＶＤを、クロックを単位時間（８選択期間）分用いてラッチ３９に保持し、反転信号とＡＮＤをとるなどして走査カウンタ８１に同期を掛けている。なお、この走査カウンタ８１は、フレームメモリからデータを読み出す場合に走査アドレスを決める第１の走査カウンタ８１である。Ａ個の走査カウンタがあり、それぞれ、第１ないし第Ａの走査カウンタである。なお、便宜上、図１３では、走査カウンタ８１と走査カウンタ８ａのみを図示している。
【０１３４】
ところで、より正確な階調表示を行うためには、このフレームメモリからデータを読み出す際に用いる走査カウンタ８１〜８ａに同期を掛ける場合、これら走査カウンタ総てに一度に同期を掛けることは好ましくない。
【０１３５】
これは、図１４のタイミングを見れば判るように、ビット番号Ｂ以外の表示期間の長さが固定されているからである。そして、上記のように読み出し側のカウンタ３８は単位時間（８選択期間）単位で同期を取るので、読み出し側の１フレーム期間が単位時間（８選択期間）単位で変動するからである。
【０１３６】
このため、あるタイミングで総ての走査カウンタ８１〜８ａに同期をとると、図１４の１フレーム期間が例えばタイミングＡのポイントで単位時間（８選択期間）延びてしまい、正確な階調表示を行うことができない。
【０１３７】
そこで、図１３に示すように単位時間（８選択期間単位）クロックを用いてビット番号７に対応する走査カウンタ８１に入力側同期信号ＶＤと同期を掛ける場合でも、第１の走査カウンタ８１がある特定の値になったとき次の第２の走査カウンタ（図示せず）に同期を掛ける等、各走査カウンタの同期タイミングをずらすことが好ましい。
【０１３８】
このことにより、各ビット番号に対応した表示時間の長さが保たれ、正確な階調表示を行うことができる。
【０１３９】
なお、上記各指示データ（各ビット番号のデータ）に対応したカウンタ３８に同期を取るタイミングは、図１４の走査ラインＬ１に各ビット番号の表示が行われるタイミングの直前とする。
【０１４０】
そして、図１３に示すように、このようにして作った８個のビット番号に対応する読み出し用走査アドレスを、スイッチ５０を用いて８選択期間周期で切り替えて、読み出し用走査アドレスとしてスイッチ３７に入力し、書き込み用アドレスと切り替え、フレームメモリからの読み出し用走査アドレスとする。
【０１４１】
このようなコントロール回路１は、低温ポリシリコンＴＦＴで作ることも可能であるが、外付けＩＣを用いることも可能である。
【０１４２】
このＩＣを用いる場合、コントロールＩＣとドライバ回路の間で必要とするロジック信号の振幅電圧が異なることがある。
【０１４３】
そこで、図３に示す電圧変換回路５を用いる必要がある。なお、図１５にこの電圧変換回路５に入出力される信号を記載する。
【０１４４】
本発明の手段である上記駆動方法を実現するための走査ドライバ回路３の構成は、図１６に示すように、４ビット１６ラインデコーダ３２，３３により、入力された８ｂｉｔの走査アドレス信号をデコードし、両者のＡＮＤを取って対応する走査ラインｇ１〜ｇｍを選び、ゲート信号ｇｅｎにより許容された期間にバッファ回路３４を通して選択電圧を出力する構成を取る。
【０１４５】
この構成を取ることで、図４に示すような時間的に離散的に見える走査アドレスを選択することができる。なお、この走査アドレス信号は、コントロール回路１を構成するデータ制御回路１４の読み出し用走査アドレスから（遅延されて）構成される。
【０１４６】
このことにより、ランダムな走査アドレスを選択していっても、表示データと走査アドレスの関係に狂いが発生しなくて良い。
【０１４７】
なお、上記駆動方法を実現するための走査ドライバ回路３は、８本のシフトレジスタとセレクタ回路から構成することもできる。
【０１４８】
ただしこの場合、８本のシフトレジスタを構成するので、必要な回路規模が、上記アドレスデコーダを用いる場合に比べ増えてしまう。
【０１４９】
このため、走査ドライバ回路３を低温ポリシリコンＴＦＴ等で構成する場合、上記アドレスデコーダを用いる構成の方が、回路を配置するための面積を小さくでき、表示画面周辺の幅を狭く（狭額縁化）できる効果がある。
【０１５０】
なお、この走査アドレスｇａは直接コントロール回路１からパラレルに配線しても良いが、図１７に示すように、走査アドレスを一旦パラレル／シリアル変換してコントロール回路１から出力し、電圧変換回路７の前後でシリアル／パラレル変換回路４０で再度シリアル／パラレル変換しても良い。
【０１５１】
この場合、コントロール回路１からの配線本数を減らし、その分、コントロール回路１から出力する端子数を減らせるので効果がある。
【０１５２】
すなわち、
ｋ＞（データドライバ回路２から出力するデータラインＳｊの数）／（データドライバ回路へ入力するデータ配線の数）
を条件を満たす整数ｋを用いて、データドライバ回路２に供給する指示データの周波数がその１選択周期のｋ倍以上であるとすると、コントロール回路１からの出力においては、必要なアドレスデータを１選択期間にｋ個以上シリアルにデータ転送するように構成することができる。これにより、コントロール回路１からの出力における必要なアドレスラインの数を１／ｋ以下にでき、その配線に必要な面積を節約できる。
【０１５３】
またこの走査アドレスｇａは、図１８に示すように、データドライバ回路２に向かう指示データｓｏｄに時間的に重畳し、タイミング信号ｇｌｐでラッチ２０に保持し、走査ドライバ回路３に向けて出力するよう配線しても良い。すなわち、データドライバ回路２に供給する指示データと、走査ドライバ回路３に供給する走査アドレス信号とが、同一の配線を通して供給される。
【０１５４】
この場合も、コントロール回路１からの配線本数を減らし、その分、コントロール回路１から出力する端子数を減らせるので効果がある。
【０１５５】
なお、データドライバ回路２の構成は図１９のようになる。
【０１５６】
即ち、図１２に示したスタートパルスｓｐをシフトレジスタ１９内をｃｌｋに同期して転送し、対応するタイミングでデータ信号ｓｄａをフリップフロップ２１〜２ｎに保持し、ラッチパルスｌｐによりラッチ３０に転送し、アナログスイッチ回路３１により電圧ＶｏｎまたはＶｏｆｆを選び、データラインに出力する構成である。
【０１５７】
また、これらデータドライバ回路２や走査ドライバ回路３を低温ポリシリコンＴＦＴ等で形成する場合、動作チェック用の端子７１〜７ａ，７ｂ，７ｃ等をインバータ回路６１〜６ａ，６ｂ，６ｃを通して内部回路に接続することが好ましい。
【０１５８】
このように構成することで、ＴＦＴガラス基板の段階でドライバ回路の動作チェック可能となり、動作に問題のある基板は電気光学素子を形成しないようにでき、その分の手間とコストが省けるので好ましい。
【０１５９】
また、これらドライバ回路からコントローラ回路に向かうリターン配線も設けておけば、表示デバイス化した後でも、ドライバ回路の動作チェックができるので、出荷後の不良解析等ができて好ましい。
【０１６０】
次に、上記表示装置を用いた別の駆動方法の例を示す。すなわち、図２０は、走査ライン２２０本に対し仮想的に走査ラインを追加する例であり、指示データが８ビットで６４階調表示である。図２１、図２２は、ＱＶＧＡ即ち走査ライン２４０本に対する例であり、指示データが１０ビットで２５６階調表示である。図２３ないし図２５は、初期化ビットを含まない例であり指示データが８ビットで６４階調表示である。図２６は、同じく初期化ビットを含まない例であり、指示データが１０ビットで２５６階調表示である。
【０１６１】
まず、図２０に示すタイミングは、走査ライン数２２０本に６４階調で表示する場合に、発光期間が走査期間に占める割合を最大とする駆動タイミングである。指示データは８ビットである。
【０１６２】
このタイミングでは、まず発光期間の長さが（走査期間＝走査線数×表示ビット数＝）２２０×８＝１７６０選択時間より長くなるよう、最小ビットの重みを２９に取る。その結果、発光期間が２９×６３＝１８２７選択期間となるので、走査線数を仮想的に２２９本へ増やし走査期間を２２９×８＝１８３２選択期間としている。この結果、発光期間の比率は９９．７３％とできる。
【０１６３】
このように仮想的な走査ラインを追加することで、走査周波数が若干上昇するが、発光期間の比率を大きくできるので、平均発光輝度を高輝度化でき、相対的に明るい表示が得られる効果がある。
【０１６４】
図２１に示すタイミングは２５６階調表示のためのタイミングであり、指示データとして１０ビットのデータを用い、各ビット番号１〜９，Ｂの重み比率を１：２：４：８：１６：３２：６４：６４：６４：０とし、各画素に表示するビット番号の順番を９，６，２，３，１，５，４，７，８，Ｂ（Ｂは重み０のビット）とする。
【０１６５】
この場合、走査ライン数を２４０本とすると走査期間は２４０×１０＝２４００選択期間となる。このとき、最小ビットの表示期間（ビットの重み）を９選択期間とし、発光期間を（最小ビットを表示する選択期間数×（階調数−１）＝）９×２５５＝２２９５選択期間とすることで、発光期間の比率を９５．６３％とすることができる。
【０１６６】
このタイミングチャートを図２２に模式的に示す。
【０１６７】
このように、本駆動方法を用いれば２５６階調表示も可能である。
【０１６８】
また、指示データとして初期化ビットを含まない例を図２３に示す。同図に示すようにここでは指示データは８ビットである。
【０１６９】
このタイミングは、表示すべき走査ライン数２２０本で６４階調表示を行う場合の例であり、指示データのビット数＝８なので、
最小ビットの表示期間×（発光期間＋α）＝走査ライン数×指示データのビット数                                                    ・・・（１）
（ただしαは１以上の整数）により、
最小ビットの表示期間×（６３＋α）＝走査ライン数×８
の条件を満たすよう、最小ビットの表示期間を２９選択期間とし、αを１とし、走査ライン数を２３２としている。
【０１７０】
この条件で走査タイミングを求めた結果を図２３に示す。図２３では各ビット番号１〜８の重み比率を１：２：４：７：７：１４：１４：１５とし、各画素に表示するビット番号の順番を７，６，１，２，３，４，５，８とすれば良いという一例が示されている。
【０１７１】
このタイミングチャートを図２４に模式的に示す。なお、図２４では走査ライン２２１〜２３２は仮想的に存在するだけなので、その部分を斜線で示す。
【０１７２】
この駆動タイミングは本来、表示期間の１００％を発光期間とすることが可能な駆動タイミングである。但し、入力階調数が６４階調（０〜６３）から６５階調（０〜６４）に増えているので、図２５にこの表示装置のＬＵＴを示すように、６５階調目に対応する入力データが存在しない。そのため、図２３では発光期間の比率を６３／６４＝９８．４４％として示している。この６５階調目に対応する期間が非発光期間（１．５６％）である。
【０１７３】
図２６は同様に指示データとして初期化ビットを含まない例であり、２５６階調表示に対応したタイミングである。同図に示すようにここでは指示データは１０ビットである。
【０１７４】
このタイミングは、表示すべき走査ライン数２２０本で２５６階調表示を行う場合の例であり、指示データのビット数＝１０なので、上記式（１）により、
最小ビットの表示期間×（２５５＋α）＝走査ライン数×１０
の条件を満たすよう、最小ビットの表示期間を９選択期間とし、αを５とし、走査ライン数を２３４としている。
【０１７５】
この条件で走査タイミングを求めた結果を図２６に示す。図２６では各ビット番号１〜１０の重み比率を１：２：４：８：１６：３１：４５：４７：５２：５４とし、各画素に表示するビット番号の順番を９，７，４，５，２，１，３，６，８，１０とすれば良いという一例が示されている。
【０１７６】
この場合も入力階調数が２５６階調（０〜２５５）から２６１階調（０〜２６０）に増えているので、発光期間の比率を２５５／２６０＝９８．０８％として示している。
【０１７７】
次に、上記駆動方法用の表示装置の別の構成について例を示す。
【０１７８】
実施の形態中でこれまでに説明した表示装置は、図１もしくは図２に示す電圧制御駆動回路構成を画素回路構成として用いている。
【０１７９】
ここで、画素が電圧制御駆動回路構成であるということは、例えば図１において、駆動用ＴＦＴ１１のゲート電圧が図１９のソースドライバ回路２の出力で決まることを意味する。即ち、図１の画素回路構成では、駆動用ＴＦＴ１１のゲート電圧は、ソース配線Ｓｊを通して、ソースドライバ回路２のアナログスイッチ回路３１に供給される電圧Ｖｏｎ，Ｖｏｆｆと一致するよう決定される。
【０１８０】
このアナログスイッチ回路３１の構成は、図２７に示すように、ＴＦＴ９０，９２とＴＦＴ９１，９３を並列に接続してアナログスイッチを構成し、インバータ回路８０を用いて、そのＴＦＴ９０，９２とＴＦＴ９１，９３に反転極性の電圧を印加し、そのインバータ回路８０へ供給する電圧によりソース配線Ｓｊへ電圧Ｖｏｎを供給するか、電圧Ｖｏｆｆを供給するか決める構成である。
【０１８１】
そして、電気光学素子１２（図１参照）へ電流を流す場合、図１の駆動用ＴＦＴ１１が充分電流を流す状態となるようにオン電圧Ｖｏｎの値を設定する。また、電気光学素子１２へ電流を流さない場合、駆動用ＴＦＴ１１が電流を流さない状態となるようにオフ電圧Ｖｏｆｆの値を設定する。
【０１８２】
このため、オン状態では駆動用ＴＦＴ１１の導通抵抗に比べて電気光学素子１２の導通抵抗が高くなり、その電流値は電気光学素子１２の印加電圧−電流特性で決まる。また、オフ状態では電気光学素子１２の導通抵抗に比べて駆動用ＴＦＴ１１の導通抵抗が高くなるので、その電流値は駆動用ＴＦＴ１１のゲート電圧−電流特性で決まる。
【０１８３】
ところで、電気光学素子として有機ＥＬを用いる場合、オン状態の輝度が有機ＥＬの印加電圧−電流特性の劣化とともに減少するという問題が発生する。
【０１８４】
この問題は将来、有機ＥＬの印加電圧−電流特性劣化が改善するとともに解決していくが、現状の劣化特性を考えると、画素回路構成として電流制御画素回路構成を用いるのが好ましい。図２８に示すのは、そのような電流駆動画素回路構成の一例である。図２８の画素回路構成は、図１の駆動用ＴＦＴ１１と電気光学素子１２の間にＴＦＴ１３０を配置し、その駆動用ＴＦＴ１１とＴＦＴ１３０の間にＴＦＴ６０のソース端子を配置し、ＴＦＴ６０のドレイン端子をソース配線Ｓｊに、ＴＦＴ１３０とＴＦＴ６０のゲート端子を制御配線Ｗｉに配置している。
【０１８５】
また、ソースドライバ回路２には、図２９に示すように、図１９のアナログスイッチ回路３１の代わりに定電流回路７０が配置されている。この定電流回路７０の各ソース配線Ｓｊへの出力段の構成は図３０に示すようになる。
【０１８６】
即ち、定電流出力用ＴＦＴ９７のゲート端子にコンデンサ９６を配置し、コンデンサ９６と定電流配線Ｉｏｎの間に制御配線Ｒｊにより制御されるスイッチ用ＴＦＴ９４を配置し、定電流出力用ＴＦＴ９７のソース端子と定電流配線Ｉｏｎの間に制御配線Ｌｊにより制御されるスイッチ用ＴＦＴ９５を配置し、定電流出力用ＴＦＴ９７のソース端子とソース配線Ｓｊの間に制御配線Ｄｊにより制御されるスイッチ用ＴＦＴ９８を配置し、オフ電圧配線Ｖｏｆｆとソース配線Ｓｊの間に制御配線Ｅｊにより制御されるスイッチ用ＴＦＴ９９を配置した構成である。
【０１８７】
また、ゲートドライバ回路３からは、図３１に示すように、ゲート配線Ｇｉと制御配線Ｗｉを制御する為の端子が出力されている。
【０１８８】
そして、図３２に示すように、画素Ａｉｊのゲート配線Ｇｉと制御配線Ｗｉを選択状態として、定電流回路７０（図２９参照）の制御配線Ｄｊを選択状態（制御配線ＲｊとＬｊは非選択状態）とし、画素Ａｉｊの電源配線Ｖｐ（図２８参照）から駆動用ＴＦＴ１１、スイッチ用ＴＦＴ６０、ソース配線Ｓｊ、定電流回路７０のスイッチ用ＴＦＴ９８（図３０参照），定電流出力用ＴＦＴ９７を通して、一定電流を流す。このとき、画素Ａｉｊの選択用ＴＦＴ８，９（図２８参照）も導通状態となるので、このときのソース配線Ｓｊの電位がコンデンサ１０に保持される。
【０１８９】
この後、制御配線Ｄｊ，Ｗｉを非選択状態とする。このとき、点灯状態とする画素Ａｉｊに対応するソース配線Ｓｊの電位はそのままとする。また、非点灯状態とする画素Ａｉｊに対応するソース配線Ｓｊにはスイッチ用ＴＦＴ９９を通してオフ電圧Ｖｏｆｆを供給する。
【０１９０】
その後、選択用ＴＦＴ８，９を非導通状態とすることで、点灯状態とする画素Ａｉｊの駆動用ＴＦＴ１１のゲート電位を、駆動用ＴＦＴ１１が定電流Ｉｏｎを流す状態とできる。また、非点灯状態とする画素Ａｉｊの駆動用ＴＦＴ１１のゲート電位をＶｏｆｆ電位とできる。
【０１９１】
なお、定電流回路７０の定電流出力用ＴＦＴ９７のゲート端子電圧は、ＴＦＴ９４，９５がＯＮ状態で、ＴＦＴ９８がＯＦＦ状態のとき、定電流配線Ｉｏｎにより定められた電流を流すよう（定電流出力用ＴＦＴ９７が電流Ｉｏｎを流す電位）に設定される。
【０１９２】
この結果、画素Ａｉｊの駆動用ＴＦＴ１１のゲート電位は、有機ＥＬ素子１２の印加電圧−電流特性が劣化しても（時間とともに、同一電圧印加時の電流値が減少する）、同一の電流が流れるよう補正でき、発光する有機ＥＬに流れる電流値を一定とする効果がある。
【０１９３】
このような電流駆動画素回路構成を用いる場合でも、図２０および図２１に示したように仮想的な走査ラインを追加する駆動方法や、図２３ないし図２６に示したような初期化ビットを含まない駆動方法が適用できる。そして、このような場合でも、本発明の手段であるコントローラ回路構成やドライバ回路構成が適用できる。
【０１９４】
図３３には本発明の表示装置に使われた画素回路構成のレイアウトを示す。図３３は図１の画素回路構成を実際にレイアウトした例であり、スイッチＴＦＴ８，９とコンデンサ１０と駆動用ＴＦＴ１１と有機ＥＬ１２が表示されている。
【０１９５】
このように、画素に配置するＴＦＴはそれなりの面積を取るので、このレイアウトに初期化用ＴＦＴや制御配線Ｗｉを追加すれば、有機ＥＬ１２用に割り当てる面積が一層狭くなることは明白である。
【０１９６】
そこで、本発明の表示装置を用いれば、初期化ＴＦＴが不要なので、有機ＥＬの表示面積を維持することができる。
【０１９７】
また、図３４に、インクジェット方式で有機ＥＬを形成する場合のバンク２０６とＩＴＯ２０４の関係を示す。なお、有機ＥＬ２０２はバンク２０６で囲われた穴の中に形成される。図３４ではＩＴＯ２０４を電源配線Ｖｐやソース配線Ｓｊ，ＴＦＴエリア２０１，ゲート配線Ｇｉの上にまで形成する。このようなことが可能となるのは、前記配線（電源配線Ｖｐ、ソース配線Ｓｊ、ゲート配線Ｇｉ）やＴＦＴの上に充分な厚さを持った透明絶縁膜を形成するからである。そして、その透明絶縁膜の上にＩＴＯ２０４を形成し、駆動用ＴＦＴ１１との間に、図３３に示すようにコンタクトホール２０５を形成する。
【０１９８】
このような構成を取ることで、ＩＴＯ２０４のエッジをＳｉＯ２のような絶縁膜２０３で覆っても、実際に表示に使われる発光面積を狭くすることのない表示装置が実現できる。なお、有機ＥＬ２０２はこの絶縁膜２０３で覆っていないＩＴＯ２０４の上が発光する。
【０１９９】
更に、図３３のコンタクトホール２０５の位置を、図３４のＴＦＴエリア２０１の真ん中当たり、バンク２０６の下に隠れる位置に形成すると、このコンタクトホール２０５による表面段差が、有機ＥＬ２０２の発光部分やバンク２０６内の有機ＥＬ形成領域（図３４の２０６で示す楕円の内側）に影響を与えないので、インクジェットプロセスへの影響がなくなるので、液滴条件等を設定しやすくなり好ましい。
【０２００】
更に、コンタクトホール２０５と有機ＥＬ発光エリア２０２の間のＩＴＯ２０４を高抵抗化（線幅を狭くする、蛇行させて長さを長くする等）すると、有機ＥＬの発光エリア内の電圧が均一化され、発光が均一になるので好ましい。
【０２０１】
なお、本発明に係る表示装置は、複数の走査ラインと少なくとも１つのデータラインを持ち、その交点に対応して電気光学素子を配置し、その電気光学素子の表示状態を１フレーム期間にＡ回（Ａは２以上の整数）、各Ｒ個（Ｒは２以上の整数）の表示状態の何れかとすることで、Ｂ階調表示（Ｂ＜ＲＡ）を行う表示装置であって、入力されたＣビット（ＣはＡ以下の整数）の階調データを、Ａ個の指示データＢ１〜Ｂａへ変換し、連続してデータラインに供給されるＡ選択期間の指示データが選択期間毎に異なる種類の指示データとなるよう制御した構成とすることができる。
【０２０２】
なお、上記Ａ個の指示データを用いてＢ階調表示を行う手段は、Ａ個の指示データの中に重み０の指示データ（初期化データ）を入れる方法と、Ａ個の指示データの重み比率をＲ０  ：Ｒ１  ：…：（Ｒｍ  −ｎ）：…（ｍは２以上の整数、ｎは１以上の整数）となるよう、少なくとも一部の重みをＲｍから減らす方法とがある。
【０２０３】
そして、本発明に係る表示装置は、複数の走査ラインと少なくとも１つのデータラインを持ち、その交点に対応して電気光学素子を配置し、その電気光学素子の表示状態を１フレーム期間にＡ回（Ａは２以上の整数）、各Ｒ個（Ｒは２以上の整数）の表示状態の何れかとすることで、Ｂ階調表示（Ｂ＜ＲＡ）を行う表示装置であって、入力されたＣビット（ＣはＡ以下の整数）の階調データを、Ａ個の指示データＢ１〜Ｂａへ変換し、その後同一種類の指示データが１つのアドレスに対応するようデータ同士を組み替えフレームメモリへ記録し、前記フレームメモリから指示データを読み出すとき、１選択期間毎に異なる種類の指示データを読み出すよう制御し、その指示データをデータドライバ回路に供給するように構成してもよい。
【０２０４】
また、本発明に係る表示装置は、上記構成において、上記指示データ書き替え時にフレームメモリへ供給するアドレスが、入力された同期信号により同期を取られたカウンタから供給され、上記指示データ読み出し時にフレームメモリへ供給するアドレスが、上記入力された同期信号とは同期を取らないカウンタから供給されるように構成してもよい。すなわち、フレームメモリへ指示データを書き込むためのアドレスを、入力された同期信号により同期を取ったカウンタから供給し、上記フレームメモリから指示データを読み出すためのアドレスを、上記入力された同期信号とは同期が取られていないカウンタから供給する構成である。
【０２０５】
また、本発明に係る表示装置は、上記構成において、上記フレームメモリへの指示データ書き替えが、上記１フレーム分の指示データ読み出し後に行われるように構成してもよい。
【０２０６】
また、本発明に係る表示装置は、上記構成において、上記指示データ読み出し時にフレームメモリへ供給されるアドレスが、上記指示データ毎に異なるカウンタから供給され、上記カウンタ毎に異なるタイミングで同期を取るように構成してもよい。
【０２０７】
上記のコントロール回路構成を用いれば、初期化ＴＦＴを用いることなく走査期間に占める発光期間の比率の高い時間分割階調駆動方法が実現でき、画素の高開口率化による表示輝度の向上が図れる。
【０２０８】
特に、本発明のコントロール回路の好ましい構成を用いれば、動画表示時等に見られる画質劣化を防止できる。
【０２０９】
また、本発明に係る表示装置は、上記構成において、複数の走査ラインと少なくとも１つのデータラインを持ち、その交点に対応して電気光学素子を配置し、その電気光学素子の表示状態を１フレーム期間にＡ回（Ａは２以上の整数）、各Ｒ個（Ｒは２以上の整数）の表示状態の何れかとすることで、Ｂ階調表示（Ｂ＜ＲＡ）を行う表示装置であって、入力されたＣビット（ＣはＡ以下の整数）の階調データを、Ａ個の指示データＢ１〜Ｂａへ変換し、その指示データが１選択期間毎に同一種類の指示データとなるようデータを組み替え、１選択期間毎に異なる種類の指示データをデータドライバ回路に供給し、同時に、走査ラインに上記指示データの表示位置に対応するアドレス信号を供給し、そのアドレス信号を走査ドライバ回路でデコードし、アドレス信号に対応する走査ラインへ選択信号を供給するように構成してもよい。
【０２１０】
また、本発明に係る表示装置は、上記構成において、上記指示データの表示位置に対応するアドレス信号がシリアルに走査ドライバ回路へ供給されるように構成してもよい。
【０２１１】
また、本発明に係る表示装置は、上記構成において、上記データドライバ回路に供給する指示データと、走査ドライバ回路に供給するアドレス信号が、同一の配線を通して供給されるように構成してもよい。
【０２１２】
上記のドライバ回路を用いれば、複数のシフトレジスタを用いることなく走査期間に占める発光期間の比率の高い時間分割階調駆動方法が実現でき、必要なドライバ回路面積を縮小し狭額縁化が図れる。
【０２１３】
特に、本発明のドライバ回路の好ましい構成を用いれば、コントローラ回路からの配線本数を減らし、その分、コントロール回路１から出力する端子数を減らせる。
【０２１４】
【発明の効果】
以上のように、本発明の表示装置は、１フレーム期間を互いに時間の等しい選択期間に分け、フレーム期間の頭から順に選択期間Ａ個ずつを単位時間と称し、その単位時間の各選択期間に、時刻の早い順に単位期間内の位置を示す番号を振った時間を占有期間と称するとき、ＡをＣより大きく設定し、入力されたＣビットの階調データを、Ｒ通りの値をとるＡ個の指示データＢ１〜Ｂａの組み合わせへとそれぞれ変換するルックアップテーブルを格納したルックアップテーブル回路と、上記ルックアップテーブル回路にて変換されたデータを格納するフレームメモリと、上記フレームメモリから上記データを読み出して各データラインに印加するデータドライバ回路と、各電気光学素子を選択するために該当走査ラインに走査信号を印加する走査ドライバ回路と、各走査ラインに上記走査ドライバ回路により走査信号を印加するタイミングとして、各占有期間の指示データに対応して、各占有期間が、一つの単位時間内に一回ずつ、決まった順序で選択されるように、走査ドライバ回路において各指示データが選択される時間の比である重みを制御するデータ制御回路とを備えた構成である。
【０２１５】
これにより、初期化ＴＦＴを用いることなく画素へ上記指示データを上記指示データの重みに対応する期間表示させることができ、また自由に走査線数を設定でき、時間分割階調駆動にて良好に階調表示を行うことができるという効果を奏する。
【０２１６】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、Ａ個の指示データの中に、重み０の指示データである初期化データを入れることによって、１個の階調データ分選択されるごとに１選択期間以上指示データが選択されない非発光時間が存在するようにする構成である。
【０２１７】
これにより、上記の構成による効果に加えて、初期化データの表示期間の長さを調整することで、走査線数を自由に設定できるという効果を奏する。
【０２１８】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、Ａ個の指示データの重み比率を
Ｒ０  ：Ｒ１  ：…：（Ｒｍ  −ｎ）：…
（ｍは２以上の整数、ｎは１以上の整数）
となるよう、少なくとも一部の重みをＲｍから減らす構成である。
【０２１９】
これにより、上記の構成による効果に加えて、フレーム期間の長さを走査線数に合わせて調整することができるという効果を奏する。
【０２２０】
また、本発明の表示装置は、上記の構成に加えて、変換された上記指示データを、同一種類の指示データが１つのアドレスに対応するように組み替えて上記フレームメモリに供給する指示データ組み替え回路と、上記フレームメモリ内の指示データを、１選択期間毎に異なる種類の指示データとなるようにして上記データドライバ回路に供給する指示データ再組み替え回路とを備えた構成である。
【０２２１】
これにより、上記の構成による効果に加えて、１つの指示データをデータドライバ回路へ出力するために、１つのデータをフレームメモリから読み出せば良くなり、フレームメモリからの出力周波数が高くなるのを抑えながら、上記駆動を実現できるという効果を奏する。
【０２２２】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、上記フレームメモリへ指示データを書き込むためのアドレスを、外部から入力される同期信号により同期を取って供給する第１カウンタと、上記フレームメモリから指示データを読み出すためのアドレスを、上記入力された同期信号とは同期を取らずに供給する第２カウンタとを備えた構成である。
【０２２３】
これにより、フレームメモリから指示データを読み出すときに、Ａ選択期間の長さを決めるカウンタは入力された同期信号による同期を取らないようにし、一方、フレームメモリへ指示データを書き込むためのアドレスは入力された同期信号で同期を取る。それゆえ、上記の構成による効果に加えて、上記駆動方法用のコントロール回路のアドレスカウンタを構成することで、入力信号の１フレーム期間がＡ選択期間の倍数とならない場合にも対応でき、比較的広い範囲の入力信号仕様に対応できるという効果を奏する。
【０２２４】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、上記フレームメモリへの指示データ書き込みが、一つ前のフレームの分の指示データの上記フレームメモリからの読み出し後に行われるように制御する構成である。
【０２２５】
これにより、フレームメモリから指示データを読み出すカウンタも１フレームに１回、入力された同期信号で同期を取る。そして、フレームメモリへ指示データを書き込むタイミングを前回書き込んだフレームの指示データが総て読み出された後に行うよう、タイミングを調整する。それゆえ、上記の構成による効果に加えて、動画像表示時に２重像や画像の一部が欠ける等の表示品位の低下が起きるのを抑えることができるという効果を奏する。
【０２２６】
また、本発明の表示装置は、上記の構成に加えて、上記データ制御回路が、上記フレームメモリから指示データを読み出すときの走査アドレスを決める走査カウンタを上記指示データ毎に備え、走査カウンタ毎に異なるタイミングで同期を取る構成である。
【０２２７】
これにより、各指示データ毎にアドレスを作成するカウンタを変え、各カウンタの同期タイミングを第１の走査ラインに各指示データが表示されるタイミングとなるよう同期を取る。それゆえ、上記の構成による効果に加えて、総ての走査ラインにおいて各指示データの表示期間の長さがその指示データの重みと整合するので、入力された表示データのフレーム期間長が異なっても各指示データ間の表示タイミングが保証され、比較的広い範囲の入力信号仕様に対応できるという効果を奏する。
【０２２８】
また、本発明の表示装置は、上記の構成に加えて、上記走査ドライバ回路が、上記走査ラインに、上記指示データの、表示位置に対応する走査アドレス信号の供給を受け、その走査アドレス信号をデコードし、走査アドレス信号に対応する走査ラインへ選択信号を供給するデコーダを備えた構成である。
【０２２９】
これにより、走査ドライバ回路をアドレスデコーダ回路で構成すれば、必要な回路規模は少なくて済む。それゆえ、上記の構成による効果に加えて、回路規模を大きくすることなく、本発明の走査ドライバ回路を実現することができるという効果を奏する。
【０２３０】
また、本発明の表示装置は、上記の構成に加えて、上記走査アドレス信号をシリアルに上記走査ドライバ回路へ供給する走査アドレス供給回路を備えた構成である。
【０２３１】
これにより、上記の構成による効果に加えて、必要なアドレスデータを１選択期間にｋ個シリアルにデータ転送することで、必要なアドレスラインの数を１／ｋにでき、その配線に必要な面積を節約できるという効果を奏する。
【０２３２】
また、本発明の表示装置は、上記の構成に加えて、上記データドライバ回路に供給する指示データと、走査ドライバ回路に供給する走査アドレス信号とが、同一の配線を通して供給される構成である。
【０２３３】
これにより、上記データドライバ回路に供給する指示データと、走査ドライバ回路に供給するアドレス信号が、同一の配線を通して供給されると、データドライバ回路に供給する指示データの周波数が高くなるが、必要な配線数を増やさずにアドレス信号をパラレルに転送できる。それゆえ、上記の構成による効果に加えて、前記アドレスをシリアルに転送する場合に比べ、パラレル／シリアル変換処理をしなくて済む分、コントロール回路の構成が簡単になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明における画素回路構成の例を示す回路図である。
【図２】本発明における画素回路構成の例を示す回路図である。
【図３】本発明における表示装置の構成の例を示すブロック図である。
【図４】本発明の表示装置で実現する駆動方法の一例のタイミングを示す図である。
【図５】本発明の表示装置で実現する駆動方法のタイミング設定条件を示す図である。
【図６】本発明の表示装置で実現する駆動方法のタイミング設定条件を示す図である。
【図７】の時間分割階調走査方法用の画素回路構成の例を示す回路図である。
【図８】本発明の表示装置で実現する駆動方法の比較となるタイミング設定条件を示す図である。
【図９】本発明の表示装置で実現する駆動方法の別のタイミング設定条件を示す図である。
【図１０】本発明の表示装置を構成するコントロール回路の構成の例を示す回路図である。
【図１１】本発明のコントロール回路１のルックアップテーブルの例を示す図である。
【図１２】本発明の表示装置の制御動作を説明するためのタイミングを示す図である。
【図１３】本発明のコントロール回路のデータ制御回路の構成の例を示す回路図である。
【図１４】本発明の表示装置で実現する走査方法の一例のタイミングを示す図である。
【図１５】本発明の表示装置を構成する電圧変換回路の構成の例を示すブロック図である。
【図１６】本発明の表示装置を構成するゲートドライバ回路（走査ドライバ回路）の構成の例を示すブロック図である。
【図１７】本発明の表示装置を構成する電圧変換回路の別の構成の例を示すブロック図である。
【図１８】本発明の表示装置を構成する電圧変換回路の別の構成の例を示すブロック図である。
【図１９】本発明の表示装置を構成するソースドライバ回路の構成の例を示すブロック図である。
【図２０】本発明の表示装置で実現する駆動方法の別のタイミング設定条件を示す図である。
【図２１】本発明の表示装置で実現する駆動方法の別のタイミング設定条件を示す図である。
【図２２】本発明の表示装置で実現する走査方法の一例のタイミングを示す図である。
【図２３】本発明の表示装置で実現する駆動方法の別のタイミング設定条件を示す図である。
【図２４】本発明の表示装置で実現する走査方法の一例のタイミングを示す図である。
【図２５】本発明のコントロール回路１の別のルックアップテーブルの例を示す図である。
【図２６】本発明の表示装置で実現する駆動方法の別のタイミング設定条件を示す図である。
【図２７】本発明で用いるソースドライバ回路のアナログスイッチ回路の構成の例を示す回路図である。
【図２８】本発明で用いる画素回路構成の例を示す回路図である。
【図２９】本発明で用いるソースドライバ回路の構成の例を示すブロック図である。
【図３０】本発明で用いるソースドライバ回路の定電流回路の構成の例を示す回路図である。
【図３１】本発明で用いるゲートドライバ回路（走査ドライバ回路）の構成の例を示すブロック図である。
【図３２】本発明の画素回路、定電流回路の動作説明用のタイミングを示す図である。
【図３３】図１の画素回路のレイアウトを示す図である。
【図３４】画素のレイアウトとＩＴＯやバンクの関係を示すレイアウトを示す図である。
【図３５】従来の時間分割階調走査方法用の表示装置の構成の例を示すブロック図である。
【図３６】従来の時間分割階調走査方法用の画素回路構成の例を示す回路図である。
【図３７】従来の時間分割階調走査方法用の画素回路構成の例を示す回路図である。
【図３８】従来の時間分割階調走査方法のタイミングを示す図である。
【図３９】従来の時間分割階調走査方法のタイミングを示す図である。
【図４０】従来の時間分割階調走査方法用の画素回路構成の例を示す回路図である。
【符号の説明】
１    コントロール回路（走査アドレス供給回路）
２    ソースドライバ回路（データドライバ回路）
３    ゲートドライバ回路（走査ドライバ回路）
４    電源回路
５，７    電圧変換回路
６    表示パネル
８，９，１３，３５，６０，９１，９３〜９５，９７〜１００    ｎ型ＴＦＴ
１０    コンデンサ、
１１，９０，９２，１３０    ｐ型ＴＦＴ
１２    電気光学素子（有機ＥＬ素子）
１４    データ制御回路
１５    ルックアップテーブル回路（ＬＵＴ）
１６    ビット処理回路（指示データ組み替え回路）
１７    フレームメモリ
１８    出力回路（指示データ再組み替え回路）
１９    シフトレジスタ
２０    ラッチ
２１〜２ｎ，２ａ    フリップフロップ
３０    ラッチ
３１    アナログスイッチ回路
３２，３３    ４ビットデコーダ
３４    バッファ
３６    カウンタ（第１データカウンタ）
３８    カウンタ（第２データカウンタ）
３７，５０    セレクタ
３９    ラッチ
４０    シリアル／パラレル変換回路
４１〜４ａ    ＮＡＮＤ回路
５１〜５ａ    ＯＲ回路（負論理のＡＮＤ回路）
６１〜６ａ，６ｂ，６ｃ    インバータ
７１〜７ａ，７ｂ，７ｃ    チェック用端子
８０    インバータ回路
８１〜８ａ    走査カウンタ
１００    表示パネル
１０１，１０５    ｎ型ＴＦＴ
１０２    液晶
１０３    コンデンサ
１０４    ＩＴＯ配線
１０６    有機ＥＬ
１１１    シフトレジスタ
１１２    ラッチ
１１４    デコーダ／アナログスイッチ
１２２    バッファ
１２３    走査線制御回路
２０１    ＴＦＴエリア
２０２    有機ＥＬ
２０３    絶縁膜
２０４    ＩＴＯ
２０５    コンタクトホール
２０６    バンク
【図１】
2004271899.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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