(57)【要約】【課題】ア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板であ、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む、多層配線基板を提供する。また、このような配線基板に用いられるコア基板とその製造方法を提供する。【解決手段】充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、且つ、充填スルホール部は、半導体パッケージにおける信号線の一部となり、めっきスルホール部は、半導体パッケージにおける電源線ないしグランド線の一部となるものである。そして、充填スルホール部は、内径が０．　０５ｍｍ〜０．　１５ｍｍ、ピッチが０．　１５ｍｍ〜０．　３ｍｍの範囲である。【選択図】　図１
2004134679.tif 000002
【特許請求の範囲】
【請求項１】
コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板に使用する、コア基板であって、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、且つ、充填スルホール部は、半導体パッケージにおける信号線の一部となり、めっきスルホール部は、半導体パッケージにおける電源線ないしグランド線の一部となるものであることを特徴とするコア基板。
【請求項２】
請求項１において、充填スルホール部は、内径が０．　０５ｍｍ〜０．　１５ｍｍ、ピッチが０．　１５ｍｍ〜０．　３ｍｍの範囲であることを特徴とするコア基板。
【請求項３】
請求項１ないし２において、導電性ペーストは、銀を表面にコートした銅粒子からなる導電材を含有することを特徴とするコア基板。
【請求項４】
請求項１ないし３記載のコア基板の製造方法であって、順に、（ａ）絶縁基板の両面に金属層を配設した積層基材に充填スルホール部形成用およびめっきスルホール部形成用の貫通孔（スルホール）を形成する孔開け工程と、（ｂ）前記充填スルホール部形成用の貫通孔内に導電性ペーストを充填し、硬化させる導電性ペーストの充填硬化工程と、（ｃ）表面部を物理研磨して、導電性ペースト硬化部と金属層を略平坦状にする研磨工程と、（ｄ）無電解めっきにより、全面に下地給電層を形成する無電解めっき工程と、（ｅ）所望の形状に合せて、レジストパターンをめっきマスクとして形成し、電解めっきにより、めっきスルホール部形成用の貫通孔内にスルホールめっきを施す電解めっき工程と、（ｆ）レジストパターンを除去し、フラッシュエッチングにて、露出した無電解めっき部および金属層を除去するフラッシュエッチング工程とを、行なうことを特徴とするコア基板の製造方法。
【請求項５】
請求項４において、研磨工程の後、更に、金属層を薄化するエッチング処理と金属層と導電性ペースト硬化部とを平坦化する物理研磨とを行なう薄化工程を施すことを特徴とするコア基板の製造方法。
【請求項６】
請求項１ないし３記載のコア基板の製造方法であって、順に、（ａ１）絶縁基板の両面に金属層を配設した積層基材に充填スルホール部形成用およびめっきスルホール部形成用の貫通孔（スルホール）を形成する孔開け工程と、（ｂ１）前記充填スルホール部形成用の貫通孔内に導電性ペーストを充填し、硬化させる導電性ペーストの充填硬化工程と、（ｃ１）表面部を物理研磨して、導電性ペースト硬化部と金属層を略平坦状にする研磨工程と、（ｄ１）無電解めっきにより、全面に下地給電層を形成する無電解めっき工程と、（ｅ１）電解めっきにより、下地給電層上全面に導電材層を形成して、めっきスルホール部を形成する電解めっき工程と、（ｆ１）所望の形状に合せて、レジストパターンを耐エッチング性のマスクとして形成し、レジストパターンの開口から露出した導電材層、下地給電層をエッチングして除去するエッチング工程と、（ｇ１）レジストパターンを除去するレジストパターン除去工程とを、行なうことを特徴とするコア基板の製造方法。
【請求項７】
請求項４ないし６において、孔開け工程における、充填スルホール部形成用の貫通孔（スルホール）の形成を、レーザを照射して行なうものであることを特徴とするコア基板の製造方法。
【請求項８】
一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有する半導体パッケージ用の多層配線基板であって、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、充填スルホール部を信号線の一部とし、めっきスルホール部を電源線ないしグランド線の一部としていることを特徴とする多層配線基板。
【請求項９】
請求項８において、多層配線基板が、コア基板の両面に複数のビルドアップ層を備えたビルドアップ型の多層配線基板で、半導体チップ搭載用の接続パッドと充填スルホール部とは、充填スルホール部の領域に設けられたスタックドビアにより接続されていることを特徴とする多層配線基板。
【請求項１０】
請求項８ないし９において、充填スルホール部は、内径が０．　０５ｍｍ〜０．　１５ｍｍ、ピッチが０．　１５ｍｍ〜０．　３ｍｍの範囲であることを特徴とする多層配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線基板に関し、特に、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板と、該多層配線基板に用いられるコア基板とその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の益々の小型化や軽量化に対応する為、多層のプリント基板（以下、多層配線基板とも言う）においては、従来の貼り合わせ型のプリント基板に比べて、微細な配線パターンを高密度に収容できるものとして、コア基板に絶縁層、配線層を順に積層形成していくビルドアップ方式のプリント基板であるビルドアップ型の多層配線基板（以下ビルドアップ基板とも言う）が、各種開発されており、その作製法も種々である。
尚、ここでは、１つの配線層を形成するための、絶縁層と配線層の組みをビルドアップ層と言う。
配線部の形成については、配線部をエッチング形成するサブトラックティブ法、配線部をめっき形成するアディティブ法（フルアディティブ法、セミアディティブ法を含む）等があり、また、ビア部の形成については、感光性絶縁樹脂をフォトプロセスにより孔開けして形成するフォトビアプロセス法、レーザにより孔開けして形成するレーザビアプロセス法等がある。
このようなビルドアップ基板によれば、従来の貼り合わせ型基板の配線が、通常、配線／間隙＝５０μｍ／５０μｍ　程度であったのに対し、２５μｍ／２５μｍ　程度に微細化することが可能となった。
また、ビルドアップ基板は、配線の微細化だけでなく、従来の貼り合わせ型基板で用いられていた貫通スルーホール（Ｔ／Ｈ）を不要とする貫通Ｔ／Ｈレスを可能としている。
技術の進歩により、１層当りの厚さは薄くなっているが、積層数が数十層になる例もあり、数ｃｍ以上の総厚になることがある。
【０００３】
一方、最近の半導体デバイスの性能向上に伴なう要求として、半導体チップをフェースダウン構造にてマザーボード等の配線回路基板に実装するフリップチップ方式が注目されており、インターポーザとして用いられる半導体パッケージ用の配線基板に半導体チップをフリップチップ方式で実装することも行われるようになってきた。
例えば、図９に示すように、多層配線基板１０のソルダーレジスト１２上にフェースダウンで半導体チップ２０をフリップチップ方式にて半田バンプ２１にて接合して搭載し、半導体チップ２０と多層配線基板１０のソルダーレジスト１２間の空隙にアンダーフィル３０を充填し、更に封止用樹脂４０で半導体チップ２０、半田バンプ２１と配線部材１１との接続部を封止したものである。
尚、フリップチップとはベアチップにＡｕや半田のバンプという接続突起をつけたもので、多ピンで高周波特性や小型化から端子は、一般に、エリアアレイ状で、実装性も狭ピッチが採用されている。
フリップチップ法はＩＢＭにより１９６３年に実用化された方法で、フリップチップのバンプを介して回路基板の配線電極と接続するもので、チップマウウントと電気的接続とを一度に行なうため、チップのピン数が増えても組み立てに要する時間が増えず、多ピン対応に優れた接続方式と言える。
【０００４】
ここで、１例として、従来のビルドアップ基板におけるコア基板の製造方法を、図７に基づいて簡単に説明しておく。
先ず、コア材７１１の両面に銅箔７１２を配設した銅張積層板７１０に、ドリルマシンを用いて機械的にスルホール７１５を形成する。（図７（ａ））
次に、スルホール７１５内を洗浄し、無電解めっきにより全面に所定の厚みで銅めっき層７２０を形成して、スルホール（図７（ａ）の７１５）内を導電化し、その後、電解銅めっきにより全面に所定の厚みで銅めっき銅めっき層７３０を形成して、スルホール内を電気的に接続させる。（図７（ｂ））
次いで、スルホール内に導電性金属材料あるいは非導電性ペーストからなる充填材料７４０を充填し、物理的研磨による表面平滑処理を行なう。（図７（ｃ））
その後、ドライフィルムレジストあるいは液状レジストにより成膜処理を行ない、所定のパターン露光、現像を行なってレジストパターンを形成し、このレジストパターンをマスクとして銅めっき層７３０、無電解銅７２０、銅箔７１２をパターンエッチングすることにより、めっきスルホール部７５０、所望の回路配線（図示せず）を形成して、コア基板７６０が形成される。　（図７（ｄ））
【０００５】
図８は、上記のようにして、製造されたコア基板（図７（ｄ）の７６０）の両面にビルドアップ法により高密度配線を形成して製造された多層配線基板の１例を示す概略断面図である。
図８に示される多層配線基板８１０は、以下のように製造することができる。即ち、コア基板（図７（ｄ）の７６０に相当）の両面にガラスクロスエポキシ樹脂（プリプレグ）のないし樹脂の絶縁層８５１、８５１ａを形成し、炭酸ガスレーザ、もしくは、ＵＶ−ＹＡＧレーザを用いてコア基板上のめっきスルホール（図７（ｄ）の７５０に相当）や回路配線の所望箇所が露出するように小径の孔部を各絶縁層８５１、８５１ａの所定位置に形成する。
そして、洗浄後、孔部内に無電解めっきにより導電層を形成し、ドライフィルムレジストをラミネートして所定のパターンをマスクとして、上記の孔部を含む露出部に電解めっきによりビア８７１を形成して１層目のビルドアップ層を形成する。
この操作を繰り返して複数のビルドアップ層（図示例では両面に各２層）を形成して多層配線基板８１０が製造される。
そして、半導体チップ搭載側のビルドアップ層には、必要な配線とともに、半導体チップ搭載用の接続パッド８６５が形成されている。
次いで、接続用パッド部８６５、８５５を開口して、ソレダーレジスト８８５を配設しておく。
このような多層配線基板８１０では、半導体チップ搭載用の接続パッド８６５に半田等の金属バンプ８９１を介して半導体チップ８９０を搭載することができる。
また、多層配線基板８１０の裏面側外部接続端子８８０が設けられており、プリント配線板（マザーボード等）に搭載することができる。
尚、図８は、多層配線基板の一部を、簡略化して示したものである。
【０００６】
しかし、めっきスルホールを備えた従来のコア基板はめっきスルホールの径、ピッチが大きいため、半導体チップの端子数増加に伴なう高密度化への対応が困難であるという問題がある。
即ち、めっきスルホール形成におけるめっき工程で発生する、図７においてコア材７１１中へのめっき液の染み出しに起因するスルホール間でのマイグレーション現象の発生の点から、めっきスルホールの狭ピッチ化には限界があり、半導体チップ搭載用の接続端子ピッチとめっきスルホールのピッチの間には大きな開きを生じることが避けられない。
従来の、めっきにて導通させためっきスルホールは、ピッチを狭めた場合に、スルホール間でのマイグレーション現象による絶縁信頼性の低下が問題となっていた。
このため、半導体ピッチ搭載用の接続パッド部からコア基板の各めっきスルホールへ接続するため、微細配線を引き回すためのビルドアップ層の積層数を多くする必要があった。
尚、図８に示す多層配線基板８１０の例では、チップ搭載用の各接続用パッド８６５からコア基板（図７（ｄ）の７６０に相当）の各めっきスルホール（図７（ｄ）の７５０に相当）への接続用の引き回しのために、チップ搭載部側に２層のビルドアップ層が必要であるが、コア基板（図７（ｄ）の７６０に相当）の裏面の２層のビルドアップ層は配線の引き回しが不要で、外部接続端子８８０への接続のためビアが形成されている。
【０００７】
【特許文献１】
特開２００２−２６１２０４号公報（図１、図２）
【０００８】
【発明が解決しようとする課題】
上記のように、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化により、コア基材に絶縁層と配線層とが交互に積層され、表面にソルダーレジストが配設されたビルドアップ型等の多層配線基板が、半導体チップをマザーボードに搭載する際のインターポーザとしての半導体パッケージ用の配線基板として用いられ、半導体チップをフェースダウン構造にてフリップチップ方式で搭載するようになってきたが、従来のめっきスルホールのみを配設した多層配線基板の場合には、微細配線を引き回すためのビルドアップ層の積層数が多くなるという問題がり、この対応が求められていた。
本発明は、これに対応するもので、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板であって、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む、多層配線基板を提供しようとするもので、このような配線基板に用いられるコア基板を提供しようとするものである。
同時に、そのようなコア基板の製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明のコア基板は、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板に使用する、コア基板であって、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、且つ、充填スルホール部は、半導体パッケージにおける信号線の一部となり、めっきスルホール部は、半導体パッケージにおける電源線ないしグランド線の一部となるものであることを特徴とするものである。
そして、上記において、充填スルホール部は、内径が０．　０５ｍｍ〜０．　１５ｍｍ、ピッチが０．　１５ｍｍ〜０．　３ｍｍの範囲であることを特徴とするものである。
そしてまた、上記において、導電性ペーストは、銀を表面にコートした銅粒子からなる導電材を含有することを特徴とするものである。
【００１０】
本発明のコア基板の製造方法は、上記本発明のコア基板の製造方法であって、順に、（ａ）絶縁基板の両面に金属層を配設した積層基材に充填スルホール部形成用およびめっきスルホール部形成用の貫通孔（スルホール）を形成する孔開け工程と、（ｂ）前記充填スルホール部形成用の貫通孔内に導電性ペーストを充填し、硬化させる導電性ペーストの充填硬化工程と、（ｃ）表面部を物理研磨して、導電性ペースト硬化部と金属層を略平坦状にする研磨工程と、（ｄ）無電解めっきにより、全面に下地給電層を形成する無電解めっき工程と、（ｅ）所望の形状に合せて、レジストパターンをめっきマスクとして形成し、電解めっきにより、めっきスルホール部形成用の貫通孔内にスルホールめっきを施す電解めっき工程と、（ｆ）レジストパターンを除去し、フラッシュエッチングにて、露出した無電解めっき部および金属層を除去するフラッシュエッチング工程とを、行なうことを特徴とするものである。
そして、上記において、研磨工程の後、更に、金属層を薄化するエッチング処理と金属層と導電性ペースト硬化部とを平坦化する物理研磨とを行なう薄化工程を施すことを特徴とするものである。
あるいは、本発明のコア基板の製造方法は、上記本発明のコア基板の製造方法であって、順に、（ａ１）絶縁基板の両面に金属層を配設した積層基材に充填スルホール部形成用およびめっきスルホール部形成用の貫通孔（スルホール）を形成する孔開け工程と、（ｂ１）前記充填スルホール部形成用の貫通孔内に導電性ペーストを充填し、硬化させる導電性ペーストの充填硬化工程と、（ｃ１）表面部を物理研磨して、導電性ペースト硬化部と金属層を略平坦状にする研磨工程と、（ｄ１）無電解めっきにより、全面に下地給電層を形成する無電解めっき工程と、（ｅ１）電解めっきにより、下地給電層上全面に導電材層を形成して、めっきスルホール部を形成する電解めっき工程と、（ｆ１）所望の形状に合せて、レジストパターンを耐エッチング性のマスクとして形成し、レジストパターンの開口から露出した導電材層、下地給電層をエッチングして除去するエッチング工程と、（ｇ１）レジストパターンを除去するレジストパターン除去工程とを、行なうことを特徴とするものである。
【００１１】
そして、上記において、孔開け工程における、充填スルホール部形成用の貫通孔（スルホール）の形成を、レーザを照射して行なうものであることを特徴とするものである。
尚、使用するレーザとしては、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザ、エキシマレーザ等を挙げることができ、この中で、特に炭酸ガスレーザが好ましい。
【００１２】
本発明の多層配線基板は、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有する半導体パッケージ用の多層配線基板であって、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、充填スルホール部を信号線の一部とし、めっきスルホール部を電源線ないしグランド線の一部としていることを特徴とするものである。
そして、上記において、多層配線基板が、コア基板の両面に複数のビルドアップ層を備えたビルドアップ型の多層配線基板で、半導体チップ搭載用の接続パッドと充填スルホール部とは、充填スルホール部の領域に設けられたスタックドビアにより接続されていることを特徴とするものである。
そして、上記において、充填スルホール部は、内径が０．　０５ｍｍ〜０．　１５ｍｍ、ピッチが０．　１５ｍｍ〜０．　３ｍｍの範囲であることを特徴とするものである。
【００１３】
【作用】
本発明のコア基板は、このような構成にすることにより、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板で、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む、多層配線基板の作製を可能としている。
具体的には、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、且つ、充填スルホール部は、半導体パッケージにおける信号線の一部となり、めっきスルホール部は、半導体パッケージにおける電源線ないしグランド線の一部となるものであることにより、これを達成している。
詳しくは、充填スルホール部を半導体パッケージにおける信号線の一部となるように配設し、めっきスルホール部を半導体パッケージにおける電源線ないしグランド線の一部となるように配設していることにより、配設していることにより、信号線用のスルホールの狭ピッチ化を可能とし、且つ、電源線ないしグランド線用のスルホールの低抵抗を維持できるものとしている。
充填スルホール部については、従来の、めっきスルホールを配設したコア基板のように、めっきスルホール形成におけるめっき工程で発生するマイグレーション（図７においてコア材７１１中へのめっき液の染み出し）の点からの、めっきスルホールの狭ピッチ化に対する限界はなく、内径が０．　０５ｍｍ〜０．　１５ｍｍ、ピッチが０．　１５ｍｍ〜０．　３ｍｍの範囲にすることができるものとし、こののような場合、特に、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済むことを可能にしている。
尚、充填スルホールを形成するためのコア基材に形成する貫通孔の内径ｄ１が０．　１５ｍｍ未満であると孔明け加工が困難になるとともに、導電性ペーストの充填も難しくなり、一方、内径ｄ１が０．　１５ｍｍを超えると、スルホールの開口部を覆うランド部が大きくなり、各充填スルホールの電気的独立を確保しながらスルホールのピッチを０．　１５ｍｍ〜０．　３ｍｍの範囲とすることが困難となる。
また、導電性ペーストを用いた充填スルホールは、耐マイグレーション性に優れるものの、直流で高抵抗であり、抵抗ばらつきを抑えることが困難であるが、信号線用のスルホールとして使用する場合には、特に問題とはならない。
また、導電性ペーストとしては、銀を表面にコートした銅粒子からなる導電材を含有するものが好適なものとして挙げられる。
【００１４】
本発明のコア基板の製造方法は、このような構成にすることにより、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有する半導体パッケージ用の多層配線基板で、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む多層配線基板に用いられるコア基板の製造を、実用レベルで可能としている。
【００１５】
本発明の多層配線基板は、このような構成にすることにより、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有する半導体パッケージ用の多層配線基板で、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板の配線の積層数に比べ、積層数を少なくて済む、多層配線基板の提供を可能としている。
【００１６】
【発明の実施の形態】
本発明の実施の形態例を挙げ、図を参照にしながらに説明する。
図１（ａ）は本発明のコア基板の実施の形態の１例の概略断面図で、図１（ｂ）は図１（ａ）のＡ１部を拡大して示した図で、図２は本発明の多層配線基板の概略断面を半導体チップと関連付けて示した概略断面図で、図３は本発明のコア基板の製造方法の実施の形態の第１の例の工程の一部を示した工程断面図で、図４は図３に続く工程を示した工程断面図で、図５は本発明のコア基板の製造方法の実施の形態の第２の例の工程の一部を示した工程断面図で、図６は図５に続く工程を示した工程断面図である。
図１〜図６中、１１０はコア基板、１１２は金属層、１１５はめっきスルホール、１１６は充填スルホール、１２０は導電性ペースト硬化物、１２１はランドパッド部とも言う）、１３０は無電解めっき層、１５０は電解めっき層、１５１はスルホール導通部、１５２はランド（パッド部とも言う）、２１０は多層配線基板、２１１はコア基材、２２１、２２１ａ、２２２、２２２ａは絶縁性層、２３１、２３２はスタックドビア、２３３はビア、２４０、２４１は配線、２６０は充填スルホール、２７０はめっきスルホール、２７１は絶縁材、２７２はめっき層、２８０は外部接続用端子、２８５はソルダーレジスト、２９０は半導体チップ、２９１は半田バンプ、３１１はコア基材（絶縁基材、絶縁性基板とも言う）、３１２、３１２ａは金属層、３１５、３１６は貫通孔、３２０、３２０ａは導電性ペースト硬化物、３２１はランドパッド部とも言う）、３３０は無電解めっき層、３４０はレジストパターン（単にレジストとも言う）、３４５は開口、３５０は電解めっき層、３５１はスルホール導通部、３５２はランド（パッド部とも言う）、３８１はめっきスルホール、３８２は充填スルホール、５１１はコア基材（絶縁基材、絶縁性基板とも言う）、５１２は金属層、５１５、５１６は貫通孔、５２０は導電性ペースト硬化物、５２１はランドパッド部とも言う）、５３０は無電解めっき層、５４０は電解めっき層、５４１はスルホール導通部、５４２はランド（パッド部とも言う）、５５０はレジストパターン（単にレジストとも言う）、５５５は開口、５８１はめっきスルホール、５８２は充填スルホールである。
【００１７】
先ず、本発明のコア基材の実施の形態例の１例を図１に基づいて説明する。
本例のコア基材は、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板に使用する、コア基板である。
そして、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部１１６と、スルホールめっきにより表裏の導通をとるめっきスルホール部１１５とを設け、且つ、充填スルホール部１１６は、半導体パッケージにおける信号線の一部とし、めっきスルホール部１１５は、半導体パッケージにおける電源線ないしグランド線の一部とするものである。
ランド１２１、スルホール導通部１５１、ランド１５２は、それぞれ、金属層１１２、無電解めっき層１３０、電解めっき層１５０を順に積層した構造となっている。
本例は、スルホールランド部のランド１２１、１５１以外には配線部を持たない構造のものである。
【００１８】
コア基材１１１としては、エポキシ系絶縁樹脂、ポリイミド系絶縁樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂、ビスマレイド・トリアジン、シアネート、ベンゾシクロブテン等をガラスクロスやアラミド繊維等で強化したもの等が用いられる。
金属層１１２は、本例では、後述する図３〜図４に示すその製造方法においてフラッシュエッチングができる程度の薄い銅箔等の金属層である。
無電解めっき層１３０としては、無電解ニッケル層、無電解銅めっき層等が挙げられる。
電解めっき層１５０としては、銅めっき層、銅めっき層とニッケルめっき層、金めっき層等を２層以上を積層したもの等が挙げられるが、これらに限定はされない。
金属層１１２、無電解めっき層１３０、電解めっき層１５０の各層の厚さについては、これらを積層した状態で電気的に十分な低抵抗が得られる厚さであれば良い。
導電性ペースト硬化物１２０としては、粒子形状の導電材をペースト中に含有した導電性ペーストを硬化したものである。
導電材としては、金、銀、銅等の金属粒子、好ましくは銀を表面にコートした銅粒子等を使用することができる。
このような導電材の粒径は、２μｍ〜８μｍ程度とすることが好ましい。
また、ペーストとしては、エポキシ樹脂、ビスフェノール樹脂等を使用することができる。
導電性ペースト中の導電材の含有量は、８０〜９０重量％、好ましくは、８５〜９０重量％の範囲である。
【００１９】
本例のコア基板においては、　充填スルホール部１１６としては、内径を０．　０５ｍｍ〜０．　１５ｍｍとし、ピッチを０．　１５ｍｍ〜０．　３ｍｍの範囲としており、これにより、特に、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済むことを可能にしている。
尚、めっきスルホール部１１５は、ピッチ間のマイグレーションの点から、一般には、スルホール同志の隔りを０．　３ｍｍ〜０．　８ｍｍ程度とすることが要求され、スルホール内径は、通常、０．　２ｍｍ〜０．　５ｍｍ程度である。
【００２０】
ランド１２１は充填スルホール１１６を覆うととともに、接続パッドとなるものである。
ランド１５１も接続パッドとなるものである。
【００２１】
本例の変形例としては、本例のスルホール部のランド１２１、１５１以外にも配線部を持つ構造のものも挙げられる。
また、本例の薄化した金属層１１２に代え、　銅箔等の金属層を薄化せずに形成したものも挙げられる。
【００２２】
次いで、本例のコア基板の製造方法を図３、図４に基づいて説明する。
尚、これを以って、本発明のコア基板の製造方法の実施の形態の第１の例の説明に代える。
本例は、図１（ａ）に示すコア基板の製造工程である。
先ず、コア基材となる板状の絶縁基材３１１両面に金属箔からなる金属層３１２を配設した積層基材（図３（ａ））に、充填スルホール部形成用の貫通孔３１５およびめっきスルホール部形成用の貫通孔３１６を形成する孔開け加工を行なう。（図３（ｂ））
孔開け加工における、充填スルホール部形成用の貫通孔３１５の形成は、通常、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザ、エキシマレーザ等を用い、レーザを照射して行なう。
炭酸ガスレーザによる加工がガラスクロス加工の点から好ましい。
スルホール部形成用の貫通孔３１６は、ドリルによる孔明けでもよいし、レーザを用いても良い。
次いで、充填スルホール部形成用の貫通孔３１５内に導電性ペーストを充填し、硬化させた後、表面部を物　理研磨して、導電性ペースト硬化部３２０と金属層３１２を略平坦状にする。（図３（ｃ））
導電性ペーストとしては、エポキシ樹脂、ビスフェノール樹脂等をペーストとし、粒径は、２μｍ〜７μｍ程度の、金、銀、銅等の金属粒子、好ましくは銀を表面にコートした銅粒子等の導電材をペースト中に含有したものを用いる。
導電性ペースト中の導電材の含有量は、８０〜９０重量％、好ましくは、８５〜９０重量％の範囲である。
【００２３】
次いで、金属層３１２を貫通させずに全面エッチングを行ない薄化し、これにより突出した導電性ペースト硬化部３２０を、先と同様に物理研磨する工程を、必要に応じて複数回行ない、金属層をフラッシュエッチングにて除去できる程度まで薄化するとともに金属層３１２と導電性ペースト硬化部３２０とを略平坦状にする。（図３（ｄ））
【００２４】
次いで、無電解めっきを全面に施し、下地給電層として、全面に無電解めっき層３３０を形成する。（図３（ｅ））
無電解めっきとしては、無電解ニッケルめっき、無電解銅めっき等が挙げられる。
【００２５】
次いで、無電解めっき層３３０上に、所望の形状に合せて、レジストパターン３４０をめっきマスクとして形成する。（図４（ｆ）））
レジストパターン３４０を形成するためのレジスト材としては、耐めっき性があり、処理性の良いものが好ましく。
通常、ドライエッチングレジスト等が用いられる。
次いで、電解めっきにより、レジストパターン３４０の開口３４５から露出した無電解めっき層３３０上に、形成しようとするめっきスルホール部の導通部およびランドと、充填スルホール部のランドのベースを形成する。（図４（ｇ）））
電解めっきとしては、銅めっき、銅めっきとニッケルめっき、金めっき等の組み合わせが挙げられるが、これらに限定はされない。
次いで、レジストパターン３４０を除去（図４（ｆ））した後、フラッシュエッチングにて、露出した無電解めっき層３３０および薄化されている金属層３１２を除去する。（図４（ｈ）））
これにより、図１（ａ）に示すコア基板が形成される。
【００２６】
尚、図３に示す金属層３１２を予め薄く形成しておくことにより、図３（ｃ）〜図３（ｄ）に至る金属層３１２の薄化工程をせずに、図３（ｅ）〜図４（ｉ）と同様の処理を行ない、図１（ａ）に示すコア基板を得ることができる。
【００２７】
次に、本発明のコア基板の製造方法の実施の形態の第２の例を、図５、図６に基づいて説明する。
本例は、図１（ａ）に示すコア基板において、金属層１１２をエッチングにより薄化せずに用いたコア基板を製造するものである。
尚、各処理、各部材は、第１の例と同様なものが適用でき、ここでは、これらについての説明は省き、処理のフローの説明のみを行なう。
先ず、第１の例のコア基板の製造方法と同様にして、充填スルホール部形成用の貫通孔５１５内に導電性ペーストを充填し、硬化させた後、表面部を物　理研磨して、導電性ペースト硬化部５２０と金属層５１２を略平坦状にする。（図５（ｃ））
この状態で、次いで、無電解めっきにより、全面に下地給電層として無電解めっき層５３０を形成し、更に、電解めっきにより、無電解めっき層５３０上全面に電解めっき層（導電材層）５４０を形成する。（図５（ｄ））
これにより、無電解めっき層５３０上に、形成しようとするめっきスルホール部の導通部およびランドと、充填スルホール部のランドのベースが形成される。（図６（ｅ））
次いで、電解めっき層５４０上に、所望の形状に合せて、レジストパターン５５００を耐エッチング性のマスクとして形成した（図６（ｆ））後、レジストパターン５５０の開口５５５から露出した電解めっき層５４０上導、無電解めっき層５３０、導電層５１２をエッチングして除去する。
この後、レジストパターン５５０を除去し（図６（ｇ））、所望のコア基材を得る。（図６（ｈ））
【００２８】
次に、本発明の多層配線基板の１例を、図２に基づいて、簡単に説明する。
尚、図２には、接続関係を分かり易くするため、半導体チップ２９０とそのパッド（半田バンプ２９１）を図示している。
本例は、図１（ａ）に示すコア基板を使用したもので、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッド（図１の１５２に相当）を有し、他方の面には外部回路と接続するための外部接続端子２８０を有するビルドアップ型の半導体パッケージ用の多層配線基板２１０である。
そして、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部２６０と、スルホールめっきにより表裏の導通をとるめっきスルホール部２７０とを設け、充填スルホール部２６０を信号線の一部とし、めっきスルホール部２７０を電源線ないしグランド線の一部としているものである。
本例の多層配線基板においては、多層配線基板が、コア基板の両面に各２層のビルドアップ層（配線層と絶縁性層との組み）を備えたビルドアップ型の多層配線基板で、半導体チップ搭載用の接続パッド（図１の１５２に相当）と充填スルホール部２６０とは、充填スルホール部の領域に設けられたスタックドビア２３１により接続されている。
本例の多層配線基板は、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板の配線の積層数に比べ、積層数を少なくて済む、多層配線基板の提供を可能としている。
尚、基材２１１の半導体チップ搭載側とは反対側のビルドアップ層も配線の引き回しに利用されており、この点でも図８に示す従来のビルドアップ型の多層配線基板とは異なる。
コア基板（図１（ａ）の１１０）の各部については、ここでは説明を省く。
絶縁性層２２１、２２１ａ、２２２、２２２ａとしては、優れた電気絶縁性とともに適度の強度を有するものが好ましく、例えば、エポキシ系絶縁樹脂、ポリイミド系絶縁樹脂、アクリル系絶縁樹脂、ポリフェニレンエーテル、ベンゾシクロブテン、シアネート系、ビスマレイド・トリアジン（ＢＴ）、フッ素樹脂、アラミド等の材料が用いられる。
絶縁性層２２１、２２１ａ、２２２、２２２ａの厚みは、この層の下層の内層パターン（内層配線パターンとも言う）を完全に被膜できる厚さであればよく、通常は、２５μｍ〜７０μｍの範囲である。
配線部２４０は、通常、銅箔をエッチングして形成された、あるいは銅めっきにより形成された金属層で、最表層のものは、半導体チップ２９０の半田バンプ２９１と接続するためのパッド部（明示していない）を形成するためのベース基材でもあり、パッド部は、該ベース基材上に、半田との間のバリア層となるバリア性のめっき層を配設して形成される。
【００２９】
本例のビルドアップ基板の製造方法については、先に述べた図８に示される多層配線基板８１０の作製と同様の方法、あるいはこれ以外の公知の方法により製造することができ、ここでは説明を省く。
【００３０】
勿論、本例の変形例としては、図５、図６に示す製造方法により作製されたコア基板を用いた多層配線基板も挙げられる。
また、本発明の多層配線基板の実施の形態は、ビルドアップ型の多層配線基板に限定されない。
例えば、一括積層方式で多層配線を形成した多層配線基板で、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、充填スルホール部を信号線の一部とし、めっきスルホール部を電源線ないしグランド線の一部としているものも挙げられる。
【００３１】
【発明の効果】
本発明は、上記のように、コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板で、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む、多層配線基板と、それに用いられるコア基板の提供を可能にした。
同時に、そのようなコア基板の製造方法の提供を可能にした。
【図面の簡単な説明】
【図１】図１（ａ）は本発明のコア基板の実施の形態の１例の概略断面図で、図１（ｂ）は図１（ａ）のＡ１部を拡大して示した図である。
【図２】本発明の多層配線基板の概略断面を半導体チップと関連付けて示した概略断面図である。
【図３】本発明のコア基板の製造方法の実施の形態の第１の例の工程の一部を示した工程断面図である。
【図４】図３に続く工程を示した工程断面図である。
【図５】本発明のコア基板の製造方法の実施の形態の第２の例の工程の一部を示した工程断面図である。
【図６】図５に続く工程を示した工程断面図である。
【図７】従来のコア基板の製造方法の工程断面図である。
【図８】従来の多層配線基板の概略断面図である。
【図９】多層配線基板を使用した半導体パッケージを示した概略断面図である。
【符号の説明】
１０　　　　　　　　多層配線基板
１１　　　　　　　　配線部材
１２　　　　　　　　ソルダーレジスト
１５　　　　　　　　外部接続用端子（半田ボール）
２０　　　　　　　　半導体チップ
２１　　　　　　　　半田バンプ
３０　　　　　　　　アンダーフィル
４０　　　　　　　　封止用樹脂
１１０　　　　　　　コア基板
１１２　　　　　　　金属層
１１５　　　　　　　めっきスルホール
１１６　　　　　　　充填スルホール
１２０　　　　　　　導電性ペースト硬化物
１２１　　　　　　　ランド（パッド部とも言う）
１３０　　　　　　　無電解めっき層
１５０　　　　　　　電解めっき層
１５１　　　　　　　スルホール導通部
１５２　　　　　　　ランド（パッド部とも言う）、
２１０　　　　　　　多層配線基板
２１１　　　　　　　コア基材
２２１、２２１ａ、２２２、２２２ａ　　絶縁性層
２３１、２３２　　　スタックドビアビア
２３３　　　　　　　ビア
２４０、２４１　　　配線
２６０　　　　　　　充填スルホール
２７０　　　　　　　めっきスルホール
２７１　　　　　　　絶縁材
２７２　　　　　　　めっき層
２８０　　　　　　　外部接続用端子
２８５　　　　　　　ソルダーレジスト
２９０　　　　　　　半導体チップ
２９１　　　　　　　半田バンプ
３１１　　　　　　　コア基材（絶縁基材、絶縁性基板とも言う）
３１２、３１２ａ　　金属層
３１５、３１６　　　貫通孔
３２０、３２０ａ　　導電性ペースト硬化物
３２１　　　　　　　ランド（パッド部とも言う）
３３０　　　　　　　無電解めっき層
３４０　　　　　　　レジストパターン（単にレジストとも言う）
３４５　　　　　　　開口
３５０　　　　　　　電解めっき層
３５１　　　　　　　スルホール導通部
３５２　　　　　　　ランド（パッド部とも言う）
３８１　　　　　　　めっきスルホール
３８２　　　　　　　充填スルホール
５１１　　　　　　　コア基材（絶縁基材、絶縁性基板とも言う）
５１２　　　　　　　金属層
５１５、５１６　　　貫通孔
５２０　　　　　　　導電性ペースト硬化物
５２１　　　　　　　ランド（パッド部とも言う）
５３０　　　　　　　無電解めっき層
５４０　　　　　　　電解めっき層
５４１　　　　　　　スルホール導通部
５４２　　　　　　　ランド（パッド部とも言う）
５５０　　　　　　　レジストパターン（単にレジストとも言う）
５５５　　　　　　　開口
５８１　　　　　　　めっきスルホール
５８２　　　　　　　充填スルホール
８１０　　　　　　　多層配線基板
８１１　　　　　　　コア基材
８２０　　　　　　　無電解めっき層
８３０　　　　　　　電解めっき層
８４０　　　　　　　充填材
８５１、８５１ａ　　絶縁層
８５２、８５２ａ　　絶縁層
８５５　　　　　　　接続用パッド
８６１、８６２　　　配線部
８６５　　　　　　　接続パッド
８７１、８７２　　　ビア
８８０　　　　　　　外部接続端子
８８５　　　　　　　ソルダーレジスト
８９０　　　　　　　半導体チップ
８９１　　　　　　　金属バンプ
【図１】
2004134679.tif 000003
【図２】
2004134679.tif 000004
【図３】
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【図４】
2004134679.tif 000006
【図５】
2004134679.tif 000007
【図６】
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【図７】
2004134679.tif 000009
【図８】
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【図９】
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