(57)【要約】【課題】複数ビットのデジタル信号に応じた階調表示を行なう表示装置において、デジタル／アナログ変換のための階調電圧発生回路の構成を小型化する。【解決手段】階調電圧発生回路１００は、選択された画素回路２５が接続された出力ノードＮｏに、データビットＤ０〜Ｄ３に応じた階調電圧を発生する。階調電圧発生回路１００は、ノード１２１に連続的に供給されるパルスＣＰをデータビットＤ０〜Ｄ３に応じた個数だけノードＮ１へ伝達するパルス数制御回路１２０と、ノードＮ１にパルスＣＰが伝達されるごとに出力ノードＮｏの電圧を段階的に変化させるチャージポンプ回路１３０とを含む。チャージポンプ動作によって、データビット数分のキャパシタを設けることなく、階調電圧を段階的に設定することが可能となる。【選択図】        図２
2004361841.tif 000002
【特許請求の範囲】
【請求項１】
重み付けされたｎビット（ｎ：２以上の整数）で構成された表示データに基づいた階調表示を行なう表示装置であって、
各々が、供給された電圧に応じた輝度を発する複数の画素回路と、
前記複数の画素回路を選択するための選択線と、
前記複数の画素回路と接続されたデータ線と、
前記表示データに応じたアナログ電圧である階調電圧を前記データ線へ供給するための階調電圧発生回路とを備え、
前記階調電圧発生回路は、
第１のレベルから第２のレベルへ変化する第１の遷移エッジおよび前記第２のレベルから前記第１のレベルへ変化する第２の遷移エッジを含むパルスを、前記表示データに応じた個数だけ第１のノードへ与えるパルス数制御回路と、
前記第１のノードへ前記パルスが与えられるたびに、前記データ線と接続された出力ノードの電圧を段階的に変化させるチャージポンプ回路とを含み、
前記チャージポンプ回路は、
第２のノードおよび前記第１のノード間に接続された第１のポンプ容量と、
前記第２のノードおよび前記出力ノード間に電気的に接続され、前記第１のノードへ前記パルスの第１の遷移エッジが伝達されるタイミングでオンする一方で第２の遷移エッジが伝達されるタイミングでオフされる第１のスイッチ素子と、
所定の電圧ノードと前記第２のノードとの間に電気的に接続され、前記第１のノードへ前記パルスの第２の遷移エッジが伝達された後に次の前記パルスの第１の遷移エッジが伝達されるまでの期間の少なくとも一部にオンする第２のスイッチ素子とを有する、表示装置。
【請求項２】
前記パルス数制御回路は、前記パルスが連続的に供給されるパルスノードと前記第１のノードとの間に設けられ、導通時に前記パルスノードから前記第１のノードへ前記パルスを伝達するスイッチ回路と、
前記表示データに応じた期間前記スイッチ回路を導通させるスイッチ制御回路とを含む、請求項１記載の表示装置。
【請求項３】
前記階調電圧の出力動作前において、前記第１および第２のノードならびに前記出力ノードの各々を所定のプリチャージ電圧に設定するためのプリチャージ回路をさらに備える、請求項１記載の表示装置。
【請求項４】
前記プリチャージ電圧は、前記階調電圧の制御範囲の最低レベルに相当し、
前記第１のチャージポンプ回路は、前記第１のノードへ前記パルスが伝達されるごとに、前記出力ノードの電圧を段階的に上昇させる、請求項３記載の表示装置。
【請求項５】
前記プリチャージ電圧は、前記階調電圧の制御範囲の最高レベルに相当し、
前記チャージポンプ回路は、前記第１のノードへ前記パルスが伝達されるごとに、前記出力ノードの電圧を段階的に降下させる、請求項３記載の表示装置。
【請求項６】
前記階調電圧発生回路は、前記第１のノードへ前記パルスが与えられるたびに、前記電圧ノードの電圧を前記出力ノードと同じ極性で段階的に変化させるバイアス回路をさらに含む、請求項１記載の表示装置。
【請求項７】
前記バイアス回路は、
第３のノードおよび前記第１のノード間に接続された第２のポンプ容量と、
前記第３のノードおよび前記電圧ノード間に電気的に接続され、前記第１のスイッチ素子と同様のタイミングでオンおよびオフする第３のスイッチ素子と、
所定電圧を供給する電源ノードと前記電圧ノードとの間に電気的に接続され、前記第２のスイッチ素子と同様のタイミングでオンおよびオフする第４のスイッチ素子と、
前記電圧ノードに接続されたバイアス容量とを有する、請求項６記載の表示装置。
【請求項８】
前記第１のポンプ容量は、前記第１および第２のノード間に並列に接続された複数の第１の調整ユニットを有し、
前記階調電圧発生回路は、前記出力ノードに対して並列に接続された複数の第２の調整ユニットをさらに含み、
前記複数の第１および第２の調整ユニットの各々は、直列に接続された、単位キャパシタおよびリンク素子を有し、
前記リンク素子は、対応の前記単位キャパシタを含む電気経路の形成および非形成を、前記第１および第２の調整ユニットの外部からの入力に応じて選択可能である、請求項１記載の表示装置。
【請求項９】
前記第１のポンプ容量は、前記データ線の寄生容量と同様の構造を有するように形成される、請求項１記載の表示装置。
【請求項１０】
前記画素回路の各々は、前記選択線の状態に応じて前記データ線に接続される画素ノードと共通電極との間に接続された液晶素子を含み、
前記データ線が設けられる第１の金属配線層と前記共通電極が形成される層との間には、第１の絶縁層と前記液晶素子が形成される液晶層とが積層されて設けられ、
前記選択線が設けられる第２の金属配線層と前記第１の金属配線層との間には、第２の絶縁層が存在し、
前記第１のポンプ容量は、
前記第１の金属配線層に設けられた第１および第２の電極と、
前記共通電極と同一層において、前記液晶層および前記第１の絶縁層を挟んで前記第１の電極の少なくとも一部と対向するように形成された第１のダミー電極と、
前記第２の金属配線層において、前記第２の絶縁層を挟んで前記第１の電極の少なくとも一部と対向するように形成された第２のダミー電極と、
前記液晶層および前記第１の絶縁層に設けられたスルーホールに形成された、前記第１のダミー電極および前記第２の電極間を電気的に接続するための第１のコンタクト部と、
前記第２の絶縁層に設けられたスルーホールに形成された、前記第２のダミー電極および前記第２の電極間を電気的に接続するための第２のコンタクト部とを含み、
前記第１のポンプ容量の容量値は、前記第１および第２の電極間の合成容量値で与えられる、請求項９記載の表示装置。
【請求項１１】
前記画素回路の各々は、前記選択線の状態に応じて前記データ線に接続される画素ノードと共通電極との間に接続された液晶素子を含み、
前記データ線が設けられる第１の金属配線層と前記共通電極が形成される層との間には、第１の絶縁層と前記液晶素子が形成される液晶層とが積層されて設けられ、
前記選択線が設けられる第２の金属配線層と前記第１の金属配線層との間には、第２の絶縁層が存在し、
前記ポンプ容量は、
前記第１の金属配線層に設けられた第１および第２の電極と、
前記共通電極と同一層において、前記液晶層および前記第１の絶縁層を挟んで前記第１および第２の電極の両方と対向するように形成された第１のダミー電極と、
前記第２の金属配線層において、前記第２の絶縁層を挟んで前記第１の電極の少なくとも一部と対向するように形成された第２のダミー電極と、
前記第２のダミー電極を電気的にフローティング状態にするための絶縁膜と、
前記第２の絶縁層に設けられたスルーホールに形成された、前記第２のダミー電極および前記第２の電極間を電気的に接続するためのコンタクト部とを含み、
前記第１のポンプ容量の容量値は、前記第１および第２の電極間の合成容量値で与えられる、請求項９記載の表示装置。
【請求項１２】
前記画素回路は、
供給された電流に応じた輝度を発する電流駆動型発光素子と、
前記データ線を介して供給された前記階調電圧に応じた電流を前記電流駆動型発光素子へ供給する電流駆動部とを含む、請求項１記載の表示装置。
【請求項１３】
重み付けされたｎビット（ｎ：２以上の整数）で構成された表示データに基づいた階調表示を行なう表示装置であって、
各々が、供給された電圧に応じた輝度を発する複数の画素回路と、
前記複数の画素回路と接続されたデータ線と、
前記表示データに応じたアナログ電圧である階調電圧を前記データ線へ供給するための階調電圧発生回路とを備え、
前記階調電圧発生回路は、
第１のレベルから第２のレベルへ変化する第１の遷移エッジおよび前記第２のレベルから前記第１のレベルへ変化する第２の遷移エッジを含むパルスを連続的に受けて、前記ｎビットのうちの特定ビットに応じて、前記パルスおよび前記パルスのレベルを反転した反転パルスの一方を出力するパルス制御部と、
前記パルス制御から出力された、前記パルスおよび前記反転パルスの前記一方を連続的に受けて、前記表示データに応じた個数だけ第１のノードへ伝達するパルス数制御回路と、
前記特定ビットに応じて前記データ線と接続される第１の出力ノードの電圧を、前記第１のノードへ伝達された前記パルスの各々に応答して段階的に上昇させる第１のチャージポンプ回路と、
前記特定ビットに応じて前記第１の出力ノードと相補的に前記データ線と接続される第２の出力ノードの電圧を、前記第１のノードへ伝達された前記反転パルスの各々に応答して段階的に降下させる第２のチャージポンプ回路とを含み、
前記第１のチャージポンプ回路は、
第２のノードおよび前記第１のノード間に接続された第１のポンプ容量と、
前記第２のノードおよび前記第１の出力ノード間に電気的に接続され、前記第１のノードへ前記パルスの第１の遷移エッジが伝達されるタイミングでオンする一方で、第２の遷移エッジが伝達されるタイミングでオフする第１のスイッチ素子と、
第１の電圧ノードと前記第２のノードとの間に電気的に接続され、前記第１のノードへ前記パルスの第２の遷移エッジが伝達された後に次の前記パルスの第１の遷移エッジが伝達されるまでの期間の少なくとも一部にオンする第２のスイッチ素子とを有し、
前記第２のチャージポンプ回路は、
第３のノードおよび前記第１のノード間に接続された第２のポンプ容量と、
前記第３のノードおよび前記第２の出力ノード間に電気的に接続され、前記第１のノードへ前記反転パルスの第２の遷移エッジが伝達されるタイミングでオンする一方で第１の遷移エッジが伝達されるタイミングでオフされる第３のスイッチ素子と、
第２の電圧ノードと前記第３のノードとの間に電気的に接続され、前記第１のノードへ前記反転パルスの前記第１の遷移エッジが伝達された後に次の前記反転パルスの第２の遷移エッジが伝達されるまでの期間の少なくとも一部にオンする第４のスイッチ素子とを有する、表示装置。
【請求項１４】
前記第１のチャージポンプ回路は、前記第１のノードへ前記パルスが与えられるたびに、前記第１の電圧ノードの電圧を段階的に上昇させる第１のバイアス回路をさらに含み、
前記第２のチャージポンプ回路は、前記第１のノードへ前記反転パルスが与えられるたびに、前記第２の電圧ノードの電圧を段階的に降下させる第２のバイアス回路をさらに含む、請求項１３記載の表示装置。
【請求項１５】
前記階調電圧の生成前に、前記階調電圧の最高レベルおよび最低レベルの中間電圧へ前記データ線をプリチャージするプリチャージ回路をさらに備える、請求項１３記載の表示装置。
【請求項１６】
前記階調電圧の生成前に、前記特定ビットに応じて、前記前記階調電圧の最高レベルおよび最低レベルのいずれか一方へ前記データ線をプリチャージするプリチャージ回路をさらに備える、請求項１３記載の表示装置。
【発明の詳細な説明】
【０００１】
【従来の技術】
この発明は、文字や画像等の表示装置に関し、より特定的には、デジタル信号に基づいた階調表示を実行可能な表示装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、テレビジョン受像機、携帯電話機および携帯情報端末機器などのディスプレイパネルとして、各画素が電圧駆動型表示素子で構成された液晶ディスプレイ（ＬＣＤ）や、各画素が電流駆動型発光素子で構成されたエレクトロルミネッセンス（ＥＬ）表示装置などのフラットパネルタイプの表示装置が用いられている。このような表示装置は、従来タイプのものと比較して、低消費電力化や小型軽量化の面でメリットが大きい。
【０００３】
液晶素子に代表される電圧駆動型表示素子は、印加された電圧に応じてその表示輝度が変化する。したがって、最大輝度および最小輝度にそれぞれ対応する電圧の中間レベルの電圧を供給することによって、各画素で階調表示を行なうことができる。一方、各画素での表示輝度を示す表示データはデジタルデータとして供給される構成が一般的であるので、階調表示可能な表示装置においては、表示データをデジタル／アナログ変換して、階調表示対応のアナログ電圧（以下、「階調電圧」とも称する）を発生する階調電圧発生回路が必要である。
【０００４】
また、ＥＬ素子に代表される電流駆動型発光素子は、印加された電流に応じてその表示輝度が変化する。したがって、最大輝度および最小輝度にそれぞれ対応する電流の中間レベルの電流を供給することによって、各画素で階調表示を行なうことができる。すなわち、上述の階調電圧発生回路からの階調電圧に応じた電流を電流駆動型発光素子へ供給することによって階調表示が実現される。
【０００５】
このような階調電圧発生回路の一例として、液晶ディスプレイに備えられた、デジタルデータを構成する複数ビットにそれぞれ対応して設けられた複数のキャパシタを含むデジタルデータドライバの構成が開示されている。当該デジタルデータドライバは、共通のデータ線と当該複数のキャパシタとの間にそれぞれ設けられた複数のスイッチ素子をさらに含み、当該複数のスイッチ素子のオン・オフは、対応のビットに応じて制御される。このデジタルデータドライバでは、それぞれの容量値が２の累乗比に従って設定された当該複数のキャパシタの各々を充電した後に、当該複数のキャパシタと当該データ線との間をデジタルデータに応じて選択的に接続することにより、デジタルデータに応じたアナログ電圧（すなわち、階調電圧）をデータ線に発生させることができる（非特許文献１および２）。
【０００６】
【非特許文献１】
Ｙ．Ｍａｔｓｕｅｄａ  ｅｔ  ａｌ．，「集積された６ビットデジタルデータドライバを備える低温ポリシリコン薄膜トランジスタ−液晶表示装置（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ  ＴＦＴ−ＬＣＤ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  ６−ｂｉｔ  Ｄｉｇｉｔａｌ  Ｄａｔａ  Ｄｒｉｖｅｒｓ）」，エスアイディー９６・ダイジェスト（ＳＩＤ  ９６  ＤＩＧＥＳＴ），１９９６年５月，ｐ．２１〜２４
【０００７】
【非特許文献２】
Ｙ．Ｍａｔｓｕｅｄａ  ｅｔ  ａｌ．，「集積されたデジタルデータドライバを備える６ビットカラーＶＧＡ低温ポリシリコン薄膜トランジスタ−液晶表示装置（Ａ  ６−ｂｉｔ−Ｃｏｌｏｕｒ  ＶＧＡ  Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ  ＴＦＴ−ＬＣＤ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｄｉｇｉｔａｌ  Ｄａｔａ  Ｄｒｉｖｅｒｓ）」，エスアイディー９８・ダイジェスト（ＳＩＤ  ９８  ＤＩＧＥＳＴ），１９９８年５月，ｐ．８７９〜８８２
【０００８】
【発明が解決しようとする課題】
しかしながら、上述のデジタルデータドライバによって階調電圧を発生する構成では、表示データのビット数の増加に応じて必要なキャパシタ数が増大して、回路が大型化するという問題点が生じる。
【０００９】
特に、表示パネルの画素数や動作周波数の関係から、データ線ごとにデジタル／アナログ変換のための階調電圧発生回路を配置する構成とした場合には、この問題点が顕著になって表示装置全体の面積が増大してしまう。
【００１０】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、複数ビットのデジタル信号に応じた階調表示を行なう表示装置において、デジタル／アナログ変換のための階調電圧発生回路の構成を小型化して、表示装置の形状を小型化することである。
【００１１】
【課題を解決するための手段】
この発明に従う表示装置は、重み付けされたｎビット（ｎ：２以上の整数）で構成された表示データに基づいた階調表示を行なう表示装置であって、各々が供給された電圧に応じた輝度を発する複数の画素回路と、複数の画素回路を選択するための選択線と、複数の画素回路と接続されたデータ線と、表示データに応じたアナログ電圧である階調電圧をデータ線へ供給するための階調電圧発生回路とを備え、階調電圧発生回路は、第１のレベルから第２のレベルへ変化する第１の遷移エッジおよび第２のレベルから第１のレベルへ変化する第２の遷移エッジを含むパルスを、表示データに応じた個数だけ第１のノードへ与えるパルス数制御回路と、第１のノードへパルスが与えられるたびに、データ線と接続された出力ノードの電圧を段階的に変化させるチャージポンプ回路とを含み、チャージポンプ回路は、第２のノードおよび第１のノード間に接続された第１のポンプ容量と、第２のノードおよび出力ノード間に電気的に接続され、第１のノードへパルスの第１の遷移エッジが伝達されるタイミングでオンする一方で第２の遷移エッジが伝達されるタイミングでオフされる第１のスイッチ素子と、所定の電圧ノードと第２のノードとの間に電気的に接続され、第１のノードへパルスの第２の遷移エッジが伝達された後に次のパルスの第１の遷移エッジが伝達されるまでの期間の少なくとも一部にオンする第２のスイッチ素子とを有する。
【００１２】
この発明の他の構成に従う表示装置は、重み付けされたｎビット（ｎ：２以上の整数）で構成された表示データに基づいた階調表示を行なう表示装置であって、各々が供給された電圧に応じた輝度を発する複数の画素回路と、複数の画素回路と接続されたデータ線と、表示データに応じたアナログ電圧である階調電圧をデータ線へ供給するための階調電圧発生回路とを備え、階調電圧発生回路は、第１のレベルから第２のレベルへ変化する第１の遷移エッジおよび第２のレベルから第１のレベルへ変化する第２の遷移エッジを含むパルスを連続的に受けて、ｎビットのうちの特定ビットに応じて、パルスおよびパルスのレベルを反転した反転パルスの一方を出力するパルス制御部と、パルス制御から出力された、パルスおよび反転パルスの一方を連続的に受けて、表示データに応じた個数だけ第１のノードへ伝達するパルス数制御回路と、特定ビットに応じてデータ線と接続される第１の出力ノードの電圧を、第１のノードへ伝達されたパルスの各々に応答して段階的に上昇させる第１のチャージポンプ回路と、特定ビットに応じて第１の出力ノードと相補的にデータ線と接続される第２の出力ノードの電圧を、第１のノードへ伝達された反転パルスの各々に応答して段階的に降下させる第２のチャージポンプ回路とを含み、第１のチャージポンプ回路は、第２のノードおよび第１のノード間に接続された第１のポンプ容量と、第２のノードおよび第１の出力ノード間に電気的に接続され、第１のノードへパルスの第１の遷移エッジが伝達されるタイミングでオンする一方で、第２の遷移エッジが伝達されるタイミングでオフする第１のスイッチ素子と、第１の電圧ノードと第２のノードとの間に電気的に接続され、第１のノードへパルスの第２の遷移エッジが伝達された後に次のパルスの第１の遷移エッジが伝達されるまでの期間の少なくとも一部にオンする第２のスイッチ素子とを有し、第２のチャージポンプ回路は、第３のノードおよび第１のノード間に接続された第２のポンプ容量と、第３のノードおよび第２の出力ノード間に電気的に接続され、第１のノードへ反転パルスの第２の遷移エッジが伝達されるタイミングでオンする一方で第１の遷移エッジが伝達されるタイミングでオフされる第３のスイッチ素子と、第２の電圧ノードと第３のノードとの間に電気的に接続され、第１のノードへ反転パルスの第１の遷移エッジが伝達された後に次の反転パルスの第２の遷移エッジが伝達されるまでの期間の少なくとも一部にオンする第４のスイッチ素子とを有する。
【００１３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下において同一符号は同一または相当部分を示すものとする。
【００１４】
［実施の形態１］
図１は、本発明の実施の形態１に従う表示装置１０の全体構成を示すブロック図である。
【００１５】
図１を参照して、実施の形態１に従う表示装置１０は、表示パネル部２０と、ゲートドライバ３０と、ソースドライバ４０とを備える。なお、図１には、ゲートドライバ３０およびソースドライバ４０が表示パネル部２０と一体的に形成された表示装置の構成を例示したが、これらの回路部分については、表示パネル部２０の外部回路として設けることも可能である。
【００１６】
表示パネル部２０は、行列状に配置された複数の画素回路２５を含む。画素回路の行（「画素行」とも以下称する）にそれぞれ対応してゲート線ＧＬが配置され、画素回路の列（「画素列」とも以下称する）にそれぞれ対応して、データ線ＤＬが設けられる。図１には、第１行の第１列および第２列の画素回路ならびにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
【００１７】
各画素回路２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられるスイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続される保持容量２７および液晶表示素子２８とを有する。画素ノードＮｐおよび共通電極ノードＮＣの電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよびスイッチ素子２６を介して画素ノードＮｐへ書込まれる階調電圧に応じて、各画素回路の輝度をコントロールすることが可能となる。スイッチ素子２６は、たとえば、ｎ型の薄膜トランジスタ（ＴＦＴ）で構成される。
【００１８】
ゲートドライバ３０は、所定の周期に基づいて、ゲート線ＧＬを順に選択状態に設定する。各ゲート線ＧＬは、選択状態において論理ハイレベル（以下、単に「Ｈレベル」と称する）に設定され、非選択状態において論理ローレベル（以下、単に「Ｌレベル」と称する）に設定される。
【００１９】
スイッチ素子２６のゲートは対応するゲート線ＧＬと接続される。したがって、対応するゲート線ＧＬの選択状態期間において、画素ノードＮｐは、スイッチ素子２６のオンにより、対応するデータ線ＤＬと接続される。一方、対応するゲート線ＧＬの非選択状態期間において、画素ノードＮｐは、スイッチ素子２６のオフにより対応するデータ線ＤＬと切離される。スイッチ素子２６として設けられるＴＦＴ素子は、一般的には、液晶表示素子２８と同一の絶縁体基板（ガラス基板・樹脂基板等）上に形成される。画素ノードＮｐへ伝達された階調電圧は、対応のゲート線ＧＬの非選択期間においても、保持容量２７によって保持される。なお、液晶表示素子２８のみによって階調電圧を保持可能である場合には、付加的な容量として保持容量２７を設けることなく、液晶表示素子２８の容量成分によって保持容量２７を構成することも可能である。すなわち、保持容量２７は、液晶表示素子２８の容量成分および必要に応じて付加された容量の和に相当する。
【００２０】
ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧発生回路１００とを含む。
【００２１】
ソースドライバ４０は、ｎビット（ｎ：２以上の整数）の表示データＳＩＧによって段階的に設定される階調電圧をデータ線ＤＬへ出力する。実施の形態１においては、ｎ＝４の場合、すなわち表示データＳＩＧがデータビットＤ０〜Ｄ３から構成される場合について代表的に説明する。なお、データビットＤ０が最下位桁（ＬＳＢ）であり、データビットＤ３が最上位桁（ＭＳＢ）であるものとする。したがって、実施の形態１に従う表示装置１０では、４ビットの表示データＳＩＧに基づいて、各画素回路において２４＝１６段階の階調表示が可能である。
【００２２】
なお、入力デジタルデータのビット数は、このような場合に限定されず、以下の説明で明らかになるように、任意のビット数のデジタルデータに応じた階調表示を行なう表示装置について、本発明を適用することが可能である。
【００２３】
表示データＳＩＧは、画素回路２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおけるデータビットＤ０〜Ｄ３は、表示パネル部２０中の１つの画素回路２５における表示輝度を示している。シフトレジスタ５０は、表示データＳＩＧの設定が切換えられる所定周期に同期したタイミングで、データラッチ回路５２に対して、データビットＤ０〜Ｄ３の取込みを指示する。データラッチ回路５２は、シリアルに生成される１つの画素行分の表示データＳＩＧを順に取込んで保持する。
【００２４】
１つの画素行分の表示データＳＩＧがデータラッチ回路５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路５２にラッチされた表示データ群は、データラッチ回路５４へ伝達される。
【００２５】
階調電圧発生回路１００は、各データ線ＤＬに対応して設けられ、データラッチ回路５４に保持された対応のデータビットＤ０〜Ｄ３をデジタル−アナログ変換して得られた階調電圧を出力ノードＮｏに出力する。すなわち、階調電圧発生回路１００の各出力ノードＮｏは、対応のデータ線ＤＬと接続されている。たとえば、図１に例示された階調電圧発生回路１００の出力ノードＮｏ１およびＮｏ２は、データ線ＤＬ１およびＤＬ２と接続されている。
【００２６】
図２は、実施の形態１に従う階調電圧発生回路１００の構成を示す回路図である。
【００２７】
図２を参照して、実施の形態１に従う階調電圧発生回路１００は、パルス数制御回路１２０と、チャージポンプ回路１３０と、スイッチ制御回路１４０と、プリチャージ回路として機能するプリチャージスイッチ１５１〜１５３とを含む。スイッチ制御回路１４０は、チャージポンプ回路１３０内のスイッチ素子１３４および１３６のオン・オフを制御する。
【００２８】
出力ノードＮｏには、データ線寄生容量１０５が接続される。さらに、図１で説明したように、データ線ＤＬに対しては、階調電圧の供給先となる画素回路２５中の画素ノードＮｐが対応のゲート線ＧＬの活性化（Ｈレベル）に応答して接続される。画素ノードＮｐの容量値Ｃｘは、図１で説明した保持容量２７の容量値に相当する。以下では、データ線寄生容量１０５および画素ノードＮｐの容量の和を出力容量（容量値：Ｃｏ）と称することとする。
【００２９】
パルス数制御回路１２０は、スイッチ素子１２２〜１２５と、スイッチ素子１２２〜１２５のオン・オフを制御するスイッチ制御回路１２７とを含む。スイッチ素子１２２〜１２５は、パルスＣＰが連続的に供給されるノード１２１とノードＮ１との間に並列に接続される。
【００３０】
スイッチ制御回路１２７は、データビットＤ０〜Ｄ３に応じて、スイッチ素子１２２〜１２５のオン期間をそれぞれ制御する制御信号Ｄ０Ｃ〜Ｄ３Ｃを生成する。
【００３１】
スイッチ素子１２２は、制御信号Ｄ０ＣがＨレベルのときにオンし、制御信号Ｄ０ＣがＬレベルのときにオフする。同様に、スイッチ素子１２３〜１２５は、制御信号Ｄ１Ｃ〜Ｄ３Ｃにそれぞれ応答してオンまたはオフする。スイッチ素子１２２〜１２５の各々は、オン時に、ノード１２１からノードＮ１へパルスＣＰを伝達する。
【００３２】
チャージポンプ回路１３０は、ノードＮ１およびＮ２の間に接続されたポンプ容量１３２と、ノードＮ２および出力ノードＮｏの間に接続されたスイッチ素子１３４と、電圧ノードＮＲおよびノードＮ２の間に接続されたスイッチ素子１３６とを含む。実施の形態１に従う構成では、電圧ノードＮＲへは一定の所定電圧ＶＲが供給される。
【００３３】
ポンプ容量１３２の容量値はＣｐで示される。スイッチ素子１３４は、制御信号φ１に応答してオン・オフし、スイッチ素子１３６は、制御信号φ２に応答してオン・オフする。制御信号φ１およびφ２は、スイッチ制御回路１４０によって生成される。
【００３４】
プリチャージスイッチ１５１および１５２は、ノードＮ１およびＮ２と所定の低電圧ＶＤＬが供給される電源ノードＮＬの間にそれぞれ接続され、プリチャージスイッチ１５３は、出力ノードＮｏおよび電源ノードＮＬの間に接続される。プリチャージスイッチ１５１〜１５３の各々は、プリチャージ信号φｐに応答してオン・オフする。ここで、低電圧ＶＤＬは、たとえば、表示データに応じた階調電圧ＶＮｏの制御範囲の最低レベルに相当するものとする。所定電圧ＶＲは、低電圧ＶＤＬと同じ、あるいはそれよりも高い電圧である。
【００３５】
スイッチ素子１２２〜１２５，１３４，１３６，１５１〜１５３の各々は、たとえば、ｐ型トランジスタ（ＴＦＴ）、ｎ型トランジスタ（ＴＦＴ）または、並列接続された両者の組によって構成される。
【００３６】
まず、スイッチ制御回路１２７，１４０の構成および動作について説明する。図３は、図２に示されたスイッチ制御回路１２７の構成を示す回路図である。
【００３７】
図３を参照して、スイッチ制御回路１２７は、制御信号Ｄ０Ｃ〜Ｄ３Ｃをそれぞれ生成する論理ゲート１２８ａ〜１２８ｄを有する。論理ゲート１２８ａは、制御信号Ｃ０およびデータビットＤ０のＡＮＤ論理演算結果を制御信号Ｄ０Ｃとして生成し、論理ゲート１２８ｂは、制御信号Ｃ１およびデータビットＤ１のＡＮＤ論理演算結果を制御信号Ｄ１Ｃとして生成する。同様に、論理ゲート１２８ｃは、制御信号Ｃ２およびデータビットＤ２のＡＮＤ論理演算結果を制御信号Ｄ２Ｃとして生成し、論理ゲート１２８ｄは、制御信号Ｃ３およびデータビットＤ３のＡＮＤ論理演算結果を制御信号Ｄ３Ｃとして生成する。
【００３８】
図４は、パルス数制御回路１２０の動作を説明する波形図である。
図４を参照して、図２に示したノード１２１へは、ＬレベルからＨレベルへの遷移エッジ（立上がりエッジ）および、ＨレベルからＬレベルへの遷移エッジ（立下がりエッジ）を含むパルスＣＰが連続的に供給される。一例として、１周期Ｔには、デジタル信号のビット数ｎに対応して（２ｎ−１）個（図４では１５個）のパルスＣＰが含まれる。
【００３９】
各周期Ｔにおいて、最下位桁のデータビットＤ０に対応する制御信号Ｃ０は、１個のパルスＣＰを含む時刻ｔａ〜ｔｂの間Ｈレベルに設定され、それ以外の期間ではＬレベルに設定される。同様に、制御信号Ｃ１は、Ｈレベル期間に２個のパルスＣＰを含むように、時刻ｔｂ〜ｔｃの間Ｈレベルに設定され、その他の期間Ｌレベルに設定され、制御信号Ｃ２は、Ｈレベル期間に４個のパルスＣＰを含むように、時刻ｔｃ〜ｔｄの間Ｈレベルに設定される。また、最上位桁のデータビットＤ３に対応する制御信号Ｃ３は、Ｈレベル期間に８個のパルスＣＰを含むように、時刻ｔｄ〜ｔｅの間Ｈレベルに設定される。
【００４０】
このように、１周期Ｔの間、各パルスＣＰがノード１２１に伝達されるタイミングにおいて、制御信号Ｃ０〜Ｃ３のうち１つがＨレベルに設定され、残りはＬレベルに設定されている。また、制御信号Ｃ０〜Ｃ３のＨレベル期間は、ビット重み付けに従った２の累乗比、すなわち、１：２：４：８に設定される。
【００４１】
したがって、図２に示したパルス数制御回路１２０は、時刻ｔａ〜ｔｂ間、ｔｂ〜ｔｃ間、ｔｃ〜ｔｄ間およびｔｄ〜ｔｅ間のそれぞれにおいて、データビットＤ０〜Ｄ３が“０”である場合には、パルスＣＰをノードＮ１へ伝達しない一方で、対応のデータビットＤ０〜Ｄ３が“１”である場合には、制御信号Ｃ０〜Ｃ３のＨレベル期間にそれぞれ応じた個数のパルスＣＰをノードＮ１に伝達する。  この結果、１周期Ｔにおいて、パルス数制御回路１２０によって、ノード１２１からノードＮ１へ伝達されるパルスＣＰの数は、“Ｄ０＋２・Ｄ１＋４・Ｄ２＋８・Ｄ３”に設定される。
【００４２】
次に、チャージポンプ回路１３０の動作を制御するスイッチ制御回路１４０の構成および動作を説明する。
【００４３】
図５は、スイッチ制御回路１４０の構成を示す回路図である。
図５を参照して、スイッチ制御回路１４０は、論理ゲート１４２、１４４および１４６を有する。論理ゲート１４２は、制御信号Ｄ０Ｃ〜Ｄ３ＣのＯＲ演算結果を信号１４３として出力する。論理ゲート１４４は、パルス信号φ１♯および信号１４３のＡＮＤ論理演算結果を制御信号φ１として出力する。論理ゲート１４６は、パルス信号φ２♯および信号１４３のＡＮＤ論理演算結果を制御信号φ２として出力する。
【００４４】
図６は、図５に示したスイッチ制御回路１４０の動作を示す波形図である。
図６を参照して、パルス信号φ１♯およびφ２♯は、各パルスＣＰの発生に対応して生成される。なお、パルス信号φ１♯およびφ２♯は、同時に生成されない。パルス信号φ１♯のＨレベル期間は、対応のパルスＣＰの立上がりエッジを含み、かつ立下りエッジを含まないように設定される。一方、パルス信号φ２♯のＨレベル期間は、対応のパルスＣＰの立下りエッジ後、次のパルスＣＰの立上がりエッジまでの期間の少なくとも一部に設けられる。
【００４５】
制御信号Ｄ０Ｃ〜Ｄ３ＣのＯＲ演算結果を示す信号１４３のＨレベル期間は、パルスＣＰがノードＮ１へ伝達される期間に相当する。制御信号φ１およびφ２は、信号１４３のＨレベル期間において、パルス信号φ１♯およびφ２♯と同様のタイミングでＨレベルへ設定される。したがって、スイッチ制御回路１４０は、ノードＮ１へ伝達されるパルスＣＰの各々に対応して、図２に示したスイッチ素子１３４および１３６をオンするために、制御信号φ１およびφ２をＨレベルへ設定する。
【００４６】
次に図７を用いて、階調電圧発生回路１００の動作を説明する。
図７を参照して、階調電圧ＶＮｏの出力動作前において、プリチャージ信号φｐが所定期間（時刻ｔ０〜ｔ１間）Ｈレベルに設定されて、ノードＮ１，Ｎ２および出力ノードＮｏの各々は、低電圧ＶＤＬにプリチャージされる。この結果、ノードＮ１の電圧ＶＮ１、ノードＮ２の電圧ＶＮ２および出力ノードＮｏの階調電圧ＶＮｏは、ＶＮ１＝ＶＮ２＝ＶＮｏ＝ＶＤＬに設定される。以下、各ノード等の電圧は、低電圧ＶＤＬに対する電圧（すなわち、ＶＤＬ＝０（Ｖ））として示すものとする。
【００４７】
１つ目のパルスＣＰの伝達により、ノードＮ１の電圧ＶＮ１は、時刻ｔ３〜ｔ５の間低電圧ＶＤＬからＶ１上昇する。一方、既に説明したように、スイッチ素子１３４がノードＮ１へパルスＣＰの立上がりエッジが伝達されたタイミング（時刻ｔ３）でオンし、かつ、立下がりエッジが伝達されたタイミング（時刻ｔ５）でオフするように、時刻ｔ２〜ｔ４の期間において制御信号φ１がＨレベルに設定される。スイッチ素子１３４は、制御信号φ１のＨレベル期間にオンし、Ｌレベル期間にオフする。
【００４８】
時刻ｔ３において、電圧ＶＮ１の上昇分Ｖ１は、ポンプ容量１３２を介した容量結合によって、スイッチ素子１３４によって接続されたノードＮ２および出力ノードＮｏに伝達される。この結果、電圧ＶＮ２およびＶＮｏは各々Ｖ２だけ上昇する。ここで、電圧上昇分Ｖ２は、ポンプ容量値Ｃｐおよび出力容量値Ｃｏによって、（１）式で示される。
【００４９】
Ｖ２＝Ｖ１・Ｃｐ／（Ｃｐ＋Ｃｏ）…（１）
時刻ｔ４に制御信号φ１がＬレベルに変化してスイッチ素子１３４がオフされる。さらに、時刻ｔ５においてパルスＣＰの立下がりエッジがノードＮ１に伝達されることにより、電圧ＶＮ１はＶ１低下する。これに応じて、電圧ＶＮ２は容量結合によってＶ１下降するが、スイッチ素子１３４がオフされているので、階調電圧ＶＮｏはＶ２に維持される。
【００５０】
次のパルスＣＰが伝達されるまでに、制御信号φ２に応答して、スイッチ素子１３６が、時刻ｔａ１〜ｔｂ１の間オンする。これにより、ノードＮ２の電圧ＶＮ２が所定電圧ＶＲに復帰する。図７では、代表的にＶＲ＝０（Ｖ）としている。この期間においても、スイッチ素子１３４がオフされているので、階調電圧ＶＮｏはＶ２に維持される。
【００５１】
時刻ｔ７〜ｔ９に次のパルスＣＰがノードＮ１へ伝達される。制御信号φ１は、立上がりエッジ（時刻ｔ７）を含み、かつ、立下がりエッジ（時刻ｔ９）を含まない、時刻ｔ６〜ｔ８間において再びＨレベルへ設定される。
【００５２】
時刻ｔ６以前では、ノードＮ２の電圧ＶＮ２＝ＶＲ（＝０（Ｖ））であり、かつ、階調電圧ＶＮｏ＝Ｖ２であるので、時刻ｔ６でのスイッチ素子１３４のターンオンに応答して、電位の高い出力ノードＮｏからノードＮ２側にＡＣ電流が流れる。この結果、電圧ＶＮ２がＶＡだけ上昇する一方で、階調電圧ＶＮｏがＶＢだけ下降して、ＶＮ２＝ＶＮｏ＝ＶＸとなる。スイッチ素子１３４のターンオン前後で、他の部分との電荷授受は発生しないので電荷保存則が成立し、電圧ＶＸは下記（２）式で示される。
【００５３】
Ｃｐ・ＶＲ＋Ｃｏ・Ｖ２＝（Ｃｐ＋Ｃｏ）・ＶＸ…（２）
したがって、電圧ＶＸは下記（３）式で与えられる。
【００５４】
ＶＸ＝（Ｃｏ・Ｖ２＋Ｃｐ・ＶＲ）／（Ｃｐ＋Ｃｏ）  …（３）
これより、出力ノードＮｏの電圧降下量ＶＢは下記（４）式で示される。
【００５５】
ＶＢ＝Ｖ２−ＶＸ＝Ｃｐ・（Ｖ２−ＶＲ）／（Ｃｐ＋Ｃｏ）…（４）
なお、ＶＲ＝０（Ｖ）のときは、ＶＢ＝Ｃｐ・Ｖ２／（Ｃｐ＋Ｃｏ）となる。
【００５６】
時刻ｔ７〜ｔ９での次のパルスＣＰの伝達に応答して同様のチャージポンプが実行されることにより、第２回目のチャージポンプ動作終了時における階調電圧ＶＮｏ＝２・Ｖ２−ＶＢとなる。さらに、時刻ｔ１１〜ｔ１３に、３つ目のパルスＣＰがノードＮ１に伝達されると、同様のチャージポンプ動作によって、第３回目のチャージポンプ動作終了時には、階調電圧ＶＮｏ＝３・Ｖ２−２・ＶＢとなる。
【００５７】
このように、階調電圧ＶＮｏは、パルス数制御回路１２０によってノードＮ１へ伝達されたパルスＣＰの個数ｍ（ｍ：自然数）に応答して、下記（５）式に設定される。
【００５８】
ＶＮｏ＝ｍ・Ｖ２−（ｍ−１）・ＶＢ…（５）
すなわち、パルスＣＰ１個当りの出力ノードＮｏの電圧変化量ΔＶは、ΔＶ＝Ｖ２−ＶＢで示され、階調電圧ＶＮｏは、パルスＣＰの個数ｍに応じてΔＶずつ段階的に上昇する。
【００５９】
以上説明したように、実施の形態１に従う表示装置では、表示データ（デジタルデータ）に応じて設定されるチャージポンプ回路１３０への伝達パルス数に応じて、階調電圧ＶＮｏを段階的に設定することができる。この結果、表示データＳＩＧのビット数分のキャパシタを設けることなく、階調電圧を発生することができる。したがって、表示データのビット数が増大しても階調電圧発生回路１００の回路面積の増大を回避して、表示装置の小型化を図ることができる。
【００６０】
なお、実施の形態１に従う表示装置１０において、図１に示された液晶表示素子を備えた画素回路２５を、図８に示される、電流駆動型発光素子を含む画素回路２５♯によって置換することも可能である。
【００６１】
図８を参照して、画素回路２５♯は、スイッチ素子２６と、保持容量２７♯と、電流駆動型発光素子の代表例として示されるＥＬ（Ｅｌｅｃｔｒｏ−ｌｕｍｉｎｅｓｃｅｎｃｅ）素子２８♯と、電流駆動トランジスタ２９とを含む。スイッチ素子２６は、画素回路２５と同様に、対応するデータ線ＤＬ（図８ではＤＬ１）と画素ノードＮｐとの間に設けられ、そのゲートは、対応するゲート線ＧＬ（図８ではＧＬ１）と接続される。保持容量２７♯は、画素ノードＮｐおよび電圧Ｖｄｄの間に接続される。ＥＬ素子２８♯および電流駆動トランジスタ２９は、電圧Ｖｄｄおよび電圧Ｖｓｓの間に直列に接続される。電流駆動トランジスタ２９は、たとえば、ｐ型ＴＦＴで構成される。スイッチ素子２２６および電流駆動トランジスタ２９は、一般的には、ＥＬ素子２８♯と同一の絶縁体基板上に形成される。
【００６２】
スイッチ素子２６は、対応するゲート線ＧＬの選択期間（Ｈレベル）中において、画素ノードＮｐをデータ線ＤＬと接続する。これにより、画素ノードＮｐには、データ線ＤＬ上の階調電圧が伝達される。画素ノードＮｐの電圧は、保持容量２７♯によって保持される。
【００６３】
電流駆動トランジスタ２９は、画素ノードＮｐと接続されたゲートを有し、画素ノードＮｐの電圧、すなわちデータ線から伝達された階調電圧に応じた電流ＩｅｌをＥＬ素子２８♯へ供給する。ＥＬ素子２８♯の表示輝度は、供給された通過電流Ｉｅｌに応じて変化する。したがって、画素回路２５♯においても、画素回路へ印加される階調電圧を段階的に設定することによって、ＥＬ素子の輝度を階調的に設定できる。
【００６４】
すなわち、本発明は各画素回路へ供給されるべき階調電圧を発生する周辺回路に向けられているので、当該階調電圧に応じた輝度を表示する画素回路を有する表示装置において、画素回路の構成を特に限定することなく、本発明を適用することができる。
【００６５】
［実施の形態２］
以下の実施の形態では、図１および図２に示した階調電圧発生回路の他の構成例について説明する。すなわち、以下の各実施の形態に従う表示装置では、図１に示した構成において、各階調電圧発生回路１００に代えて、それぞれの実施の形態に従う階調電圧発生回路が配置される点が異なる。表示装置のその他の部分の構成は、実施の形態１と同様であるので、詳細な説明は繰り返さない。
【００６６】
図９は、実施の形態２に従う階調電圧発生回路１０１の構成を示す回路図である。
【００６７】
図９を参照して、実施の形態２に従う階調電圧発生回路１０１は、図２に示した実施の形態１に従う階調電圧発生回路１００と比較して、パルス数制御回路１２０に代えてパルス数制御回路１２０♯を含む点で異なる。その他の部分の構成は実施の形態１に従う階調電圧発生回路１００と同様であるので詳細な説明は繰返さない。
【００６８】
パルス数制御回路１２０♯は、図２に示したパルス数制御回路１２０と比較して、スイッチ制御回路１２７に代えてスイッチ制御回路１２７♯を含む点と、ノード１２１およびノードＮ１の間に、スイッチ素子１２２〜１２５とそれぞれ直列に接続されるスイッチ素子１２２♯〜１２５♯をさらに含む点とで異なる。
【００６９】
スイッチ制御回路１２７♯は、図４に示した制御信号Ｃ０〜Ｃ３をスイッチ素子１２２〜１２５へそれぞれ伝達し、スイッチ素子１２２〜１２５は、制御信号Ｃ０〜Ｃ３にそれぞれ応答してオン・オフする。
【００７０】
スイッチ素子１２２♯〜１２５♯は、データビットＤ０〜Ｄ３のレベルに応答してオンオフする。具体的には、スイッチ素子１２２♯〜１２５♯の各々は、対応のデータビットＤ０〜Ｄ３が“１”のときにオンし、“０”のときにオフする。したがって、図９に示したパルス数制御回路１２０♯の構成によっても、パルス数制御回路１２０と同様に、データビットＤ０〜Ｄ３に応じたｍ個のパルスＣＰをノード１２１からノードＮ１へ伝達して、チャージポンプ回路１３０へ入力することができる。
【００７１】
この結果、実施の形態１に従う構成と同様に、表示データのビット数分のキャパシタを設けることなく階調電圧を発生することができるので、表示データのビット数が増大しても階調電圧発生回路１０１の回路面積の増大を回避して、表示装置の小型化を図ることができる。
【００７２】
［実施の形態３］
実施の形態１および２に従う階調電圧発生回路では、伝達されたパルスＣＰ１個当りの出力ノードＮｏの電圧変化量（上昇量）ΔＶは、ΔＶ＝Ｖ２−ＶＢで示される。従って、高いレベルの階調電圧までの到達時間には、上記“−ＶＢ”の項が影響する。
【００７３】
上記（４）式から理解されるように、“−ＶＢ”の項は、１回のチャージポンプ動作ごとに、スイッチ素子１３６のターンオンに応答して、ノードＮ２が所定電圧ＶＲに強制的に設定されるために生じる。実施の形態３では、この点を改善して、階調電圧を速やかに上昇させることが可能な階調電圧発生回路の構成について説明する。
【００７４】
図１０は、実施の形態３に従う階調電圧発生回路の構成を示す回路図である。図１０を参照して、実施の形態３に従う階調電圧発生回路１０２は、実施の形態１および２に従う階調電圧発生回路１００，１０１の構成に加えて、バイアス回路１６０をさらに含む。
【００７５】
バイアス回路１６０は、階調電圧発生回路１００，１０１と類似の構成を有し、チャージポンプ回路１３１、プリチャージスイッチ１５２♯，１５３♯およびバイアス容量１６２を含む。
【００７６】
チャージポンプ回路１３１は、ノードＮ１およびＮ２♯の間に接続されたポンプ容量１３２♯と、ノードＮ２♯および電圧ノードＮＲの間に接続されたスイッチ素子１３４♯と、所定電圧ＶＲを供給する電源ノードおよびノードＮ２♯の間に接続されたスイッチ素子１３６♯とを含む。スイッチ素子１３４♯および１３６♯は、スイッチ素子１３４および１３６と共通に、制御信号φ１およびφ２にそれぞれ応答してオン・オフする。
【００７７】
プリチャージスイッチ１５２♯および１５３♯は、ノードＮ２♯および電圧ノードＮＲと、電源ノードＮＬの間にそれぞれ接続される。プリチャージスイッチ１５２♯および１５３♯の各々は、プリチャージスイッチ１５１〜１５３と共通のプリチャージ信号φｐに応答してオン・オフする。
【００７８】
チャージポンプ回路１３１のチャージポンプ動作により、電圧ノードＮＲの電圧は、ノードＮ１へのパルスＣＰの伝達に応答して、出力ノードＮｏの電圧と同様に段階的に上昇する。具体的には、電圧ノードＮＲの電圧ＶＮＲは、ポンプ容量１３２♯およびバイアス容量１６２の容量値ＣｑおよびＣｒと、伝達されたパルスＣＰの数ｍを用いて、下記（６）〜（８）式で示される。
【００７９】
ＶＮＲ＝ｍ・Ｖ２♯−（ｍ−１）・ＶＢ♯…（６）
Ｖ２♯＝Ｖ１・Ｃｑ／（Ｃｑ＋Ｃｒ）…（７）
ＶＢ♯＝Ｃｑ・（Ｖ２♯−ＶＲ）／（Ｃｑ＋Ｃｒ）…（８）
なお、ＶＲ＝０（Ｖ）のときは、ＶＢ♯＝Ｃｑ・Ｖ２♯／（Ｃｑ＋Ｃｒ）となる。
【００８０】
チャージポンプ回路１３０内のスイッチ素子１３６は、バイアス回路１６０によって電圧が設定される電圧ノードＮＲとノードＮ２との間に接続される。これにより、各チャージポンプ動作における、スイッチ素子１３６のターンオンに応答したノードＮ２の設定電圧が所定電圧ＶＲよりも高くなる。この結果、実施の形態３に従う構成においては、上記（５）式における“−ＶＢ”の項は、実施の形態１および２に従う構成よりも絶対値が小さくなる。この結果、同一数のパルスＣＰを伝達された場合での階調電圧ＶＮｏをより高く設定することが可能となる。
【００８１】
図１１には、実施の形態３に従う階調電圧発生回路の動作シミュレーション結果が、実施の形態１，２に従う階調電圧発生回路の動作シミュレーション結果と比較して示される。図１１の横軸は、ノードＮ１へ伝達されるパルスＣＰの数を示し、縦軸は、階調電圧ＶＮｏのレベルを示している。
【００８２】
図１１において、実線１７１は、実施の形態１，２に従う階調電圧発生回路のパルス数−階調電圧特性を示し、実線１７２は、実施の形態３に従う階調電圧発生回路のパルス数−階調電圧特性を示している。なお、図１１のシミュレーション例では、ポンプ容量値Ｃｐ＝０．２（ｐＦ），Ｃｑ＝０．２８（ｐＦ）、バイアス容量値Ｃｒ＝１．０（ｐＦ）、出力容量値Ｃｏ＝１０（ｐＦ）とした。
【００８３】
図１１での実線１７１および１７２の比較からも理解されるように、実施の形態３に従う構成では、実施の形態１および２での効果に加えて、階調電圧をより速やかに上昇させることが可能となる。
【００８４】
［実施の形態４］
実施の形態４においては、実施の形態１〜３に従う階調電圧発生回路とは逆極性の、すなわち各パルスＣＰの入力に応答して階調電圧ＶＮｏが段階的に下降する階調電圧発生回路の構成について説明する。
【００８５】
図１２は、実施の形態４の第１の構成例に従う階調電圧発生回路の構成を示す回路図である。
【００８６】
図１２を参照して、実施の形態４の第１の構成例に従う階調電圧発生回路１００♯は、図２および図９にそれぞれ示した階調電圧発生回路１００および１０１に対応した構成を有し、かつ、階調電圧ＶＮｏについて逆極性を有する。
【００８７】
階調電圧発生回路１００♯は、パルス数制御回路１２０（または１２０♯）と、チャージポンプ回路１３０と、プリチャージスイッチ１５１〜１５３とを有する。
【００８８】
階調電圧発生回路１００♯においては、プリチャージスイッチ１５１〜１５３は、高電圧ＶＤＨが供給される電源ノードＮＨと、ノードＮ１，Ｎ２および出力ノードＮｏとの間にそれぞれ接続される。また、チャージポンプ回路１３０において、スイッチ素子１３６は、電圧ノードＮＲ♯およびノードＮ２の間に接続される。高電圧ＶＤＨは、たとえば、入力デジタルデータに応じて生成される階調電圧ＶＮｏの制御範囲の最高レベルに相当し、電圧ノードＮＲ♯には、高電圧ＶＤＨと同じ、またはそれよりも低い所定電圧ＶＲ♯が供給される。階調電圧発生回路１００♯のその他の部分の構成は、階調電圧発生回路１００，１０１と同様であるので詳細な説明は繰返さない。
【００８９】
したがって、階調電圧発生回路１００♯では、チャージポンプ回路１３０は、図７に示した動作波形とは逆特性で動作し、ノードＮ１に１個のパルスＣＰが伝達されるたびに、パルスＣＰの立下がりエッジに応答して、階調電圧ＶＮｏをΔＶずつ段階的に下降させる。
【００９０】
したがって、実施の形態４に従う階調電圧発生回路１００♯は、図２および図９にそれぞれ示した階調電圧発生回路１００および１０１と同様の効果を享受して、表示データのビット数が増大しても階調電圧発生回路１００♯の回路面積の増大を回避して、表示装置の小型化を図ることができる。
【００９１】
図１３は、実施の形態４の第２の構成例に従う階調電圧発生回路の構成を示す回路図である。
【００９２】
図１３を参照して、実施の形態４の第２の構成例に従う階調電圧発生回路１０２♯は、図１０に示した階調電圧発生回路１０２に対応した構成を有し、かつ、階調電圧ＶＮｏについて逆極性を有する。
【００９３】
階調電圧発生回路１０２♯は、パルス数制御回路１２０（または１２０♯）と、チャージポンプ回路１３０と、プリチャージスイッチ１５１〜１５３と、バイアス回路１６０を有する。
【００９４】
階調電圧発生回路１０２♯においては、プリチャージスイッチ１５１〜１５３は、電源ノードＮＨと、ノードＮ１，Ｎ２および出力ノードＮｏとの間にそれぞれ接続される。また、チャージポンプ回路１３０において、スイッチ素子１３６は、電圧ノードＮＲ♯およびノードＮ２の間に接続され、バイアス回路１６０内のチャージポンプ回路１３１において、スイッチ素子１３６♯は、所定電圧ＶＲ♯を供給する電源ノードおよびノードＮ２♯の間に接続される。階調電圧発生回路１０２♯のその他の部分の構成は、階調電圧発生回路１０２と同様であるので詳細な説明は繰返さない。
【００９５】
したがって、階調電圧発生回路１０２♯では、チャージポンプ回路１３０および１３１は、階調電圧発生回路１０２とは逆特性で動作する。したがって、ノードＮ１に１個のパルスＣＰが伝達されるたびに、パルスＣＰの立下がりエッジに応答して、電圧ノードＮＲ♯の電圧が段階的に下降するとともに、階調電圧ＶＮｏがΔＶずつ段階的に下降する。
【００９６】
この結果、実施の形態４に従う階調電圧発生回路１０２♯は、図１２に示した階調電圧発生回路１００♯での効果に加えて、階調電圧をより速やかに下降させることが可能となる。
【００９７】
［実施の形態５］
実施の形態１〜４に従う階調電圧発生回路では、階調電圧ＶＮｏのレベルは、ポンプ容量の容量値Ｃｐおよび出力容量の容量値Ｃｏに依存する。したがって、階調電圧ＶＮｏを精密に設定するには、これらの容量値ＣｐおよびＣｏを調整可能であることが好ましい。
【００９８】
図１４は、実施の形態５に従う階調電圧発生回路の構成を示す回路図である。図１４を参照して、実施の形態５に従う階調電圧発生回路１０４は、パルス数制御回路１２０（または１２０♯）と、ポンプ容量１３２と、回路ブロック１３５と、調整用容量１０６とを含む。回路ブロック１３５は、これまで説明した実施の形態１〜４に従う階調電圧発生回路における、パルス数制御回路１２０（または１２０♯）およびポンプ容量１３２を除く、他の回路部分を総括的に示すものである。調整用容量１０６は、出力容量値Ｃｏの調整のために出力ノードＮｏへ接続される。
【００９９】
実施の形態５に従う構成においては、ポンプ容量１３２は、ノードＮ１およびＮ２の間に並列に接続された複数の調整ユニット１３７を含む。各調整ユニット１３７は、ノードＮ１およびＮ２の間に直列に接続された、単位キャパシタＳＣａおよびリンク素子ＬＫａを有する。
【０１００】
同様に、調整用容量１０６は、所定電圧Ｖｓｓおよび出力ノードＮｏの間に並列に接続された複数の調整ユニット１０７を含む。各調整ユニット１０７は、所定電圧Ｖｓｓおよび出力ノードＮｏの間に直列に接続された、単位キャパシタＳＣｂおよびリンク素子ＬＫｂを有する。
【０１０１】
各リンク素子ＬＫａは、互いに独立に、調整ユニット１３７の外からのプロラム入力に応答して、ノードＮ１およびＮ２間での対応の単位キャパシタＳＣａを含む電気経路の形成および非形成を選択的に設定可能である。同様に、各リンク素子ＬＫｂは、互いに独立に、調整ユニット１０７の外からのプログラム入力に応答して、出力ノードＮｏおよび所定電圧Ｖｓｓ間での対応の単位キャパシタＳＣｂを含む電気経路の形成および非形成を選択的に設定可能である。
【０１０２】
リンク素子ＬＫａ，ＬＫｂとしては、レーザ光照射をプログラム入力としてブローされるレーザヒューズや、高電圧印加をプログラム入力として溶断される電気ヒューズ等の適用が可能である。あるいは、絶縁膜破壊のための高電圧印加をプログラム入力として、非導通状態から導通状態へ変化するアンチヒューズ素子によって、当該リンク素子を構成することも可能である。
【０１０３】
このような構成とすることにより、実施の形態５に従う階調電圧発生回路においては、ポンプ容量１３２の容量値Ｃｐおよび出力容量値Ｃｏを外部からのプログラム入力によって段階的に調整できる。この結果、階調電圧ＶＮｏのレベルを精密に設定することが可能である。
【０１０４】
［実施の形態６］
液晶表示素子を各画素回路に備えた表示装置（以下、「液晶表示装置」とも称する）においては、チャージポンプ回路の出力容量に相当するデータ線ＤＬの寄生容量が温度依存性を有する。したがって、液晶表示装置に本発明を適用する場合には、階調電圧の温度依存性について考慮することが望ましい。
【０１０５】
図１５は、液晶表示装置におけるデータ線の寄生容量を説明する断面図である。
【０１０６】
図１５を参照して、液晶表示装置は、絶縁体基板の代表例として示されるガラス基板３００上に形成される。ガラス基板３００上には、絶縁層３４０、金属配線層３２０、絶縁層３５０、および液晶層３６０が順に積層され、液晶層３６０の上面には、共通電極３３０が設けられる。金属配線層３２０は、図１に示したデータ線ＤＬが配置される。データ線ＤＬは、代表的にはアルミニウム配線で形成される。共通電極３３０は、図１に示した共通電極ノードＮＣに相当する。
【０１０７】
さらに、図１に示したゲート線ＧＬは、ガラス基板３００上に形成されたＴＦＴ素子（図示せず）のゲート電極として用いられるため、絶縁層３４０の中間に設けられた金属配線層３１０に形成される。ゲート線ＧＬは、代表的にはアルミ―クロム配線で形成される。
【０１０８】
この結果、データ線ＤＬおよびゲート線ＧＬ間の寄生容量に相当する容量Ｃａ、データ線ＤＬおよび共通電極３３０間における、絶縁層３５０部分および液晶層３６０部分のそれぞれでの寄生容量に相当する容量ＣｂおよびＣｃを用いて、データ線ＤＬの寄生容量、すなわちチャージポンプ回路の出力容量Ｃｏは、直列接続された容量ＣｂおよびＣｃと、容量Ｃａとの和で表現される。
【０１０９】
絶縁層部分に生じる容量ＣａおよびＣｂは、ほとんど温度依存性を持たないが、液晶層部分の容量Ｃｃは、温度に依存して変化する。この結果、チャージポンプ回路の出力容量（Ｃｏ）が温度依存性を有することとなる。
【０１１０】
この結果、上記（１）式および（４）式等から理解されるように、チャージポンプ回路の出力電圧、すなわち画素回路へ供給される階調電圧ＶＮｏも温度に依存して変動することになってしまう。
【０１１１】
したがって、実施の形態６に従う液晶表示装置においては、チャージポンプ回路内のポンプ容量、たとえば、実施の形態１〜５に従う階調電圧発生回路内のポンプ容量１３２を、以下に説明するように、データ線ＤＬ周辺と同様の構造に従って形成することにより、階調電圧の変動を抑制する。
【０１１２】
図１６は、実施の形態６に従うポンプ容量の形成を説明する概念図である。
図１６を参照して、実施の形態６に従う構成においては、チャージポンプ回路内のポンプ容量１３２は、ノードＮ１およびＮ２に形成された容量Ｃａ♯と、ノードＮ１およびＮ２に直列接続された容量Ｃｂ♯およびＣｃ♯との並列接続で実現される。さらに、これらの容量Ｃａ♯〜Ｃｃ♯は、図１５に示した容量Ｃａ〜Ｃｃとそれぞれ同様の構造で形成される。
【０１１３】
図１７は、実施の形態６に従うポンプ容量の第１の構造例を示す図である。
図１７を参照して、ポンプ容量１３２が形成される領域においても、データ線ＤＬの配置領域（図１の表示パネル部２０）と同様に、絶縁層３４０，３５０および液晶層３６０が形成される。さらに、データ線ＤＬと同一の金属配線層３２０に形成された、ノードＮ１およびＮ２にそれぞれ相当する電極３８０および３８２の間にポンプ容量１３２が形成される。電極３８０および３８２の各々は、好ましくはデータ線ＤＬと同一素材で作製される。
【０１１４】
ポンプ容量１３２は、出力容量を構成する容量Ｃａ〜Ｃｃと同様の構造を有する、容量Ｃａ♯〜Ｃｃ♯の合成容量として形成される。容量Ｃａ♯を形成するために、ダミー電極３１５は、ゲート線ＧＬと同一の金属配線層３１０に、絶縁層３４０挟んで電極３８０の少なくとも一部と対向するように形成される。さらに、ダミー電極３１５は、絶縁層３４０に設けられたスルーホールに形成されたコンタクト３８３によって、電極３８２と電気的に接続される。
【０１１５】
共通電極３３０と同一層には、ダミー電極３３２が、絶縁層３５０および液晶層３６０を挟んで、電極３８０の少なくとも一部と対向するように形成される。したがって、ダミー電極３３２および電極３８０の間には、絶縁層３５０部分および液晶層３６０部分のそれぞれでの寄生容量に相当する容量Ｃｂ♯およびＣｃ♯が直列接続されて存在する。
【０１１６】
さらに、電極３８２は、絶縁層３５０および液晶層３６０に設けられたスルーホールに形成されたコンタクト部を構成する、コンタクト電極３８４および導電性樹脂３８６によって、ダミー電極３３２と接続される。コンタクト電極３８４は、アルミニウムまたはＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜により形成される。ダミー電極３３２およびコンタクト電極３８４は、導電性樹脂３８６によって圧着により接続される。また、ダミー電極３３２は、絶縁膜３７０によって、少なくとも共通電極３３０とは電気的に切離される。
【０１１７】
このような構造とすることにより、電極３８０および３８２の間には、容量Ｃａ♯〜Ｃｃ♯の直並列接続によって、データ線ＤＬの寄生容量（すなわち、チャージポンプ回路の出力容量）と同様の構造で、ポンプ容量１３２が形成される。ダミー電極３１５，３３２および電極３８０および３８２の面積は、容量成分Ｃａ♯〜Ｃｃ♯の合成容量である“Ｃａ♯＋Ｃｂ♯・Ｃｃ♯／（Ｃｂ♯＋Ｃｃ♯）”がＣｐとなるように設計される。
【０１１８】
上述の実施の形態１〜５に従う階調電圧発生回路においてこのような構造でポンプ容量を設けることにより、ポンプ容量の容量値Ｃｐと、出力容量値Ｃｏとの温度依存性が同様となる。このため、上記（１）、（４）式等において、容量値Ｃｐ，Ｃｏに温度依存性が発生しても両者の比によって相殺されるため、電圧Ｖ２，ＶＢは大きな温度依存性を持たないようになる。この結果、温度依存性を解消して、階調電圧を高精度に生成することができる。
【０１１９】
図１８は、実施の形態６に従うポンプ容量の第２の構造例を示す図である。
図１８を図１７と比較して、第２の構造例においては、ダミー電極３３２は、絶縁層３５０および液晶層３６０を挟んで、電極３８０および３８２の両方と対向するように、共通電極３３０と同一層に形成される。さらに、ダミー電極３３２および電極３８２の間の電気的なコンタクト、すなわち図１７におけるコンタクト電極３８４および導電性樹脂３８６の配置が省略される。さらに、ダミー電極３３２を電気的にフローティング状態とする必要があるので、必要に応じて、ダミー電極３３２を他のノード・配線等から電気的に切離すための絶縁膜３７２が設けられる。
【０１２０】
これにより、電極３８０および３８２の各々とダミー電極３３２との間には、絶縁層３５０での寄生容量である容量２Ｃｂ♯と、液晶層３６０での寄生容量である容量２Ｃｃ♯とが直列に接続され、これらの容量が直列接続される構成となっている。なお、容量２Ｃｂ♯および２Ｃｃ♯は、図１７に示した容量Ｃｂ♯およびＣｃ♯のそれぞれ２倍である。
【０１２１】
電極３８０およびダミー電極３１５の間には、図１７と同様の構造により、容量Ｃａ♯が形成されている。
【０１２２】
この結果、電極３８０および３８２間、すなわちノードＮ１およびＮ２間の容量値は、図１７の構造例と同様に、Ｃａ♯＋Ｃｂ♯・Ｃｃ♯／（Ｃｂ♯＋Ｃｃ♯）となる。したがって、チャージポンプ回路のポンプ容量および出力容量を同様の構造とすることによって、温度依存性を解消して階調電圧を高精度に生成することができる。さらに、図１８の構造例では、寸法精度が低い導電性樹脂による圧着が不要となるので、製造が容易になり歩留まり向上が期待できる。
【０１２３】
なお、実施の形態３および４に従う階調電圧発生回路１０２，１０２♯においては、ポンプ容量１３２♯についても、ポンプ容量１３２と同様の構造で設けることが望ましい。
【０１２４】
［実施の形態７］
実施の形態７においては、階調電圧をデータ線ＤＬへ速やかに発生することが可能な階調電圧発生回路の構成について説明する。なお、実施の形態７に従う階調電圧発生回路は、実施の形態１〜５と同様に、液晶表示装置のみならず、各画素回路が階調電圧に応じた輝度を発する表示装置へ共通に適用可能である。
【０１２５】
図１９は、実施の形態７に従う階調電圧の発生構成例を示すブロック図である。
【０１２６】
図１９を参照して、実施の形態７に従う階調電圧発生回路４００は、パルス制御部４０５と、パルス数制御回路２９２と、スイッチ部４１０および４２０と、上昇型のチャージポンプ回路２９５Ｕと、降下型のチャージポンプ回路２９５Ｄとを備える。
【０１２７】
パルス制御部４０５は、パルスＣＰを反転して反転パルス／ＣＰを出力するインバータ４０６と、最上位桁のデータビットＤ３に応答して相補的にオン・オフするスイッチ素子４０７および４０８を有する。
【０１２８】
パルス数制御回路２９２は、パルス制御部４０５によってノードＮ４へ連続的に伝達されたパルスＣＰまたは反転パルス／ＣＰを受けて、データビットＤ０〜Ｄ３に応じた個数のパルスＣＰまたは反転パルス／ＣＰをノードＮ５に出力する。
【０１２９】
スイッチ部４１０は、ノードＮ５および上昇型のチャージポンプ回路２９５Ｕの間に設けられたスイッチ素子４１２と、ノードＮ５および降下型のチャージポンプ回路２９５Ｄの間に設けられたスイッチ素子４１４とを有する。スイッチ部４２０は、上昇型のチャージポンプ回路２９５Ｕの出力ノードとデータ線ＤＬとの間に設けられたスイッチ素子４２２と、降下型のチャージポンプ回路２９５Ｄの出力ノードおよびデータ線ＤＬの間に設けられたスイッチ素子４２４とを有する。
【０１３０】
階調電圧の発生動作時において、スイッチ素子４１２および４２２は、データビットＤ３が“１”のときにオンし、“０”のときにオフする。スイッチ素子４１４および４２４は、データビットＤ３に応じて、スイッチ素子４１２および４２２と相補的にオンまたはオフする。
【０１３１】
上昇型のチャージポンプ回路２９５Ｕは、パルスＣＰが１個入力されるごとに、出力ノードの電圧をΔＶずつ段階的に上昇させる。すなわち、上昇型のチャージポンプ回路２９５Ｕとしては、実施の形態１〜３で説明した階調電圧発生回路１００，１０１におけるチャージポンプ回路１３０または、階調電圧発生回路１０２におけるチャージポンプ回路１３０およびバイアス回路１６０の組合せを用いることができる。
【０１３２】
降下型のチャージポンプ回路２９５Ｄは、反転パルス／ＣＰが１個入力されるごとに、出力ノードの電圧をΔＶずつ段階的に降下させる。すなわち、降下型のチャージポンプ回路２９５Ｄとしては、実施の形態４で説明した階調電圧発生回路１００♯におけるチャージポンプ回路１３０または、階調電圧発生回路１０２♯におけるチャージポンプ回路１３０およびバイアス回路１６０の組合せを用いることができる。また、上昇型のチャージポンプ回路２９５Ｕおよび降下型のチャージポンプ回路２９５Ｄに、実施の形態５，６の構成をさらに適用してもよい。
【０１３３】
データ線ＤＬに対しては、図２等でも説明したように、選択されたゲート線ＧＬに対応する画素回路２５（または画素回路２５♯）が接続されている。
【０１３４】
さらに、データ線ＤＬに対して、中間電圧発生回路４４０と、中間電圧発生回路４４０およびデータ線ＤＬ間をプリチャージ信号ＰＥに応答して接続するプリチャージスイッチ４４５とが設けられている。
【０１３５】
中間電圧発生回路４４０は、階調電圧の最高レベルおよび最低レベルにそれぞれ対応する高電圧ＶＤＨおよび低電圧ＶＤＬの中間電圧Ｖｍを発生する。すなわち、高電圧ＶＤＨを（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，１，１，１）に対応する階調電圧とし、低電圧ＶＤＬを（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，０，０）に対応する階調電圧とすると、中間電圧Ｖｍは、中間レベルである（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（１，０，０，０）に対応する階調電圧に設定される。
【０１３６】
プリチャージスイッチ４４５は、プリチャージ信号ＰＥに応答して階調電圧の発生動作前にターンオンすることにより、データ線ＤＬを中間電圧Ｖｍにプリチャージする。一方、プリチャージスイッチ４４５は、階調電圧の発生動作時、すなわち、チャージポンプ回路２９５Ｕまたは２９５Ｄがスイッチ部４２０によってデータ線ＤＬと接続されるタイミングにおいて、オフされる。
【０１３７】
図２０は、図１９に示されたパルス数制御回路２９２の構成を示す回路図である。
【０１３８】
図２０を参照して、パルス数制御回路２９２は、図９に示したパルス数制御回路１２０♯と比較して、スイッチ制御回路１２７♯に代えてスイッチ制御回路２９７を含む点が異なる。また、スイッチ素子１２２〜１２５，１２２♯〜１２５♯は、ノードＮ４およびＮ５の間の接続を制御するために設けられている。スイッチ素子１２２♯〜１２５♯は、スイッチ制御回路２９７からの制御信号Ｄ０♯〜Ｄ３♯にそれぞれ応答して、オン・オフする。また、スイッチ素子１２２〜１２４は、制御信号Ｃ０〜Ｃ２にそれぞれ応答してオン・オフし、スイッチ素子１２５は、制御信号Ｃ０に応答してオン・オフする。
【０１３９】
スイッチ制御回路２９７は、制御信号Ｄ０♯〜Ｄ２♯を出力するマルチプレクサ２９３と、制御信号Ｄ３♯を出力するインバータ２９４とを含む。マルチプレクサ２９３は、データビットＤ０〜Ｄ２および、インバータによって反転されたデータビット／Ｄ０〜／Ｄ２を受けて、データビットＤ３＝“１”のときにはデータビットＤ０〜Ｄ２を制御信号Ｄ０♯〜Ｄ２♯として出力する一方で、データビットＤ３＝“０”のときには反転されたデータビット／Ｄ０〜／Ｄ２を制御信号Ｄ０♯〜Ｄ２♯として出力する。インバータ２９４は、反転されたデータビット／Ｄ３を制御信号Ｄ３♯として出力する。
【０１４０】
再び図１９を参照して、データビットＤ３＝“１”のときには、パルス制御部４０５からパルスＣＰがノードＮ４へ出力される。パルス数制御回路２９２は、発生されるべき階調電圧と中間電圧Ｖｍとの差に対応する個数のパルスＣＰをノードＮ５へ伝達する。
【０１４１】
ノードＮ５へ伝達されたパルスＣＰは、スイッチ素子４１２を介してチャージポンプ回路２９５Ｕへ入力される。チャージポンプ回路２９５Ｕの出力ノードは、スイッチ素子４２２によってデータ線ＤＬと接続される。一方、チャージポンプ回路２９５Ｄへは反転パルス／ＣＰが入力されず、その出力ノードもデータ線ＤＬからは切離される。この結果、データ線ＤＬの電圧、すなわち階調電圧は、チャージポンプ回路２９５Ｕへ入力されたパルスＣＰの数に対応して、中間電圧ＶｍからデータビットＤ０〜Ｄ３に対応する電圧まで上昇する。
【０１４２】
これに対して、データビットＤ３＝“０”のときには、パルス制御部４０５から反転パルス／ＣＰがノードＮ４へ出力される。パルス数制御回路２９２は、発生されるべき階調電圧と中間電圧Ｖｍとの差に対応する個数の反転パルス／ＣＰをノードＮ５へ伝達する。
【０１４３】
ノードＮ５へ伝達された反転パルス／ＣＰは、スイッチ素子４１４を介してチャージポンプ回路２９５Ｄへ入力される。チャージポンプ回路２９５Ｄの出力ノードは、スイッチ素子４２４によってデータ線ＤＬと接続される。一方、チャージポンプ回路２９５ＵへはパルスＣＰが入力されず、その出力ノードもデータ線ＤＬからは切離される。この結果、データ線ＤＬの電圧（階調電圧）は、チャージポンプ回路２９５Ｄへ入力された反転パルス／ＣＰの数に対応して、中間電圧ＶｍからデータビットＤ０〜Ｄ３に対応する電圧まで下降する。
【０１４４】
このように、実施の形態７に従う構成においては、データ線ＤＬを中間電圧Ｖｍにプリチャージした後に、上昇型チャージポンプ回路と降下型チャージポンプ回路を選択的に動作させて階調電圧を発生する。これにより、実施の形態１〜６に従う階調電圧発生回路と同様の構成を有する上昇型チャージポンプ回路および降下型チャージポンプ回路の一方のみを用いる構成と比較して、階調電圧の生成を高速化することができる。
【０１４５】
［実施の形態７の変形例］
図２１は、実施の形態７の変形例に従う階調電圧の発生構成例を示す回路図である。
【０１４６】
図２１を参照して、実施の形態７の変形例に従う構成においては、図１９に示した実施の形態７に従う構成と比較して、階調電圧発生回路４００に代えて階調電圧発生回路４００♯が設けられる点、ならびに、中間電圧発生回路４４０およびプリチャージスイッチ４４５に代えて、プリチャージ回路４５０が配置される点で異なる。
【０１４７】
プリチャージ回路４５０は、高電圧ＶＤＨおよびデータ線ＤＬの間に配置されたスイッチ素子４５２と、データ線ＤＬおよび低電圧ＶＤＬの間に設けられたスイッチ素子４５４とを有する。スイッチ素子４５２および４５４は、信号ＰＥ３および／ＰＥ３にそれぞれ応答して、図１９でのプリチャージスイッチ４４５のターンオン期間にデータビットＤ３に応じて相補的にオンおよびオフする。
【０１４８】
階調電圧発生回路４００♯は、図１９に示した階調電圧発生回路４００と比較して、パルス数制御回路２９２に代えてパルス数制御回路２９６を含む点で異なる。さらに、スイッチ素子４０７，４１２，４２２およびスイッチ素子４０８，４１４，４２４のオン・オフが、階調電圧発生回路４００と反対に制御される。すなわち、データビットＤ３＝“１”のときには、スイッチ素子４０７，４１２，４２２の各々がオフしスイッチ素子４０８，４１４，４２４の各々がオンする一方で、データビットＤ３＝“０”のときには、スイッチ素子４０７，４１２，４２２の各々がオンしスイッチ素子４０８，４１４，４２４の各々がオフする。
【０１４９】
図２２は、図２１に示されたパルス数制御回路２９６の構成を示す回路図である。
【０１５０】
図２２を参照して、パルス数制御回路２９６は、図２０に示したパルス数制御回路２９２と比較して、データビットＤ３に対応するスイッチ１２５，１２５♯の配置が不要である点と、スイッチ制御回路２９７に代えてスイッチ制御回路２９７♯を含む点とが異なる。
【０１５１】
スイッチ制御回路２９７♯は、制御信号Ｄ０♯〜Ｄ２♯を生成するマルチプレクサ２９３を含む。マルチプレクサ２９３は、図２０の場合とは反対に、データビットＤ３＝“１”のときには反転されたデータビット／Ｄ０〜／Ｄ２を制御信号Ｄ０♯〜Ｄ２♯として出力する一方で、データビットＤ３＝“０”のときにはデータビットＤ０〜Ｄ２を制御信号Ｄ０♯〜Ｄ２♯として出力する。
【０１５２】
スイッチ素子１２２♯〜１２４♯は、スイッチ制御回路２９７からの制御信号Ｄ０♯〜Ｄ２♯にそれぞれ応答してオン・オフし、スイッチ素子１２２〜１２４は、制御信号Ｃ０〜Ｃ２にそれぞれ応答してオン・オフする。
【０１５３】
再び図２１を参照して、データビットＤ３＝“１”のときには、プリチャージ回路４５０によって、階調電圧の発生前にデータ線ＤＬが高電圧ＶＤＨにプリチャージされる。この状態から、パルス制御部４０５は、反転パルス／ＣＰをノードＮ４へ出力する。パルス数制御回路２９６は、発生されるべき階調電圧と高電圧ＶＤＨとの差に対応する個数の反転パルス／ＣＰをノードＮ５へ伝達する。
【０１５４】
ノードＮ５へ伝達された反転パルス／ＣＰは、スイッチ素子４１４を介してチャージポンプ回路２９５Ｄへ入力される。チャージポンプ回路２９５Ｄの出力ノードは、スイッチ素子４２４によってデータ線ＤＬと接続される。一方、チャージポンプ回路２９５ＵへはパルスＣＰが入力されず、その出力ノードもデータ線ＤＬからは切離される。この結果、データ線ＤＬの電圧（階調電圧）は、チャージポンプ回路２９５Ｄへ入力された反転パルス／ＣＰの数に対応して、高電圧ＶＤＨからデータビットＤ０〜Ｄ３に対応する電圧まで下降する。
【０１５５】
一方、データビットＤ３＝“０”のときには、プリチャージ回路４５０によって、階調電圧の発生前にデータ線ＤＬが低電圧ＶＤＬにプリチャージされる。この状態から、パルス制御部４０５はパルスＣＰをノードＮ４へ出力する。パルス数制御回路２９６は、発生されるべき階調電圧と低電圧ＶＤＬとの差に対応する個数のパルスＣＰをノードＮ５へ伝達する。
【０１５６】
ノードＮ５へ伝達されたパルスＣＰは、スイッチ素子４１２を介してチャージポンプ回路２９５Ｕへ入力される。チャージポンプ回路２９５Ｕの出力ノードは、スイッチ素子４２２によってデータ線ＤＬと接続される。一方、チャージポンプ回路２９５Ｄへは反転パルス／ＣＰが入力されず、その出力ノードもデータ線ＤＬからは切離される。この結果、データ線ＤＬの電圧（階調電圧）は、チャージポンプ回路２９５Ｕへ入力されたパルスＣＰの数に対応して、低電圧ＶＤＬからデータビットＤ０〜Ｄ３に対応する電圧まで上昇する。
【０１５７】
このように、実施の形態７の変形例に従う構成では、実施の形態１〜６に従う階調電圧発生回路と同様の構成を有する上昇型チャージポンプ回路および降下型チャージポンプ回路の組合せによって階調電圧を発生させるとともに、表示データの特定ビットに応じてデータ線のプリチャージ電圧を切換えることにより、実施の形態７に従う構成と比較して、階調電圧の生成をさらに高速化することができる。
【０１５８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５９】
【発明の効果】
以上説明したように、本発明の表示装置は、比較的単純な構成のチャージポンプ回路によって、重み付けされた複数ビットの表示データに応じた階調電圧を、ビット数分のキャパシタを設けることなく発生することができる。したがって、表示データのビット数が増大しても階調電圧発生回路の回路面積の増大を回避して、表示装置の小型化を図ることができる。
【０１６０】
また、表示装置において、上昇型チャージポンプ回路および降下型チャージポンプ回路を選択的に動作させて、階調表示のためのアナログ電圧を発生するので、上昇型のチャージポンプ回路および降下型のチャージポンプ回路の一方のみを用いる構成と比較して、階調電圧の生成を高速化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う表示装置の全体構成を示すブロック図である。
【図２】実施の形態１に従う階調電圧発生回路の構成を示す回路図である。
【図３】図２に示されたパルス数制御回路内のスイッチ制御回路の構成を示す回路図である。
【図４】図２に示されたパルス数制御回路の動作を示す波形図である。
【図５】図２に示されたチャージポンプ回路動作を制御するスイッチ制御回路の構成を示す回路図である。
【図６】図５に示されたスイッチ制御回路の動作を示す波形図である。
【図７】階調電圧発生回路１００の動作を説明する波形図である。
【図８】ＥＬ素子を含む画素回路の構成例を示す回路図である。
【図９】実施の形態２に従う階調電圧発生回路の構成を示す回路図である。
【図１０】実施の形態３に従う階調電圧発生回路の構成を示す回路図である。
【図１１】実施の形態３に従う階調電圧発生回路の動作シミュレーション例を示す波形図である。
【図１２】実施の形態４の第１の構成例に従う階調電圧発生回路の構成を示す回路図である。
【図１３】実施の形態４の第２の構成例に従う階調電圧発生回路の構成を示す回路図である。
【図１４】実施の形態５に従う階調電圧発生回路の構成を示す回路図である。
【図１５】液晶表示装置におけるデータ線の寄生容量を説明する断面図である。
【図１６】実施の形態６に従うポンプ容量の形成を説明する概念図である。
【図１７】実施の形態６に従うポンプ容量の第１の構造例を示す図である。
【図１８】実施の形態６に従うポンプ容量の第２の構造例を示す図である。
【図１９】実施の形態７に従う階調電圧の発生構成例を示すブロック図である。
【図２０】図１９に示されたパルス数制御回路の構成を示す回路図である。
【図２１】実施の形態７の変形例に従う階調電圧の発生構成例を示す回路図である。
【図２２】図２１に示されたパルス数制御回路の構成を示す回路図である。
【符号の説明】
１０  表示装置、２０  表示パネル部、２５，２５♯  画素回路、２８  液晶表示素子、２８♯  電流駆動型発光素子、２９  電流駆動トランジスタ、３０  ゲートドライバ、４０  ソースドライバ、１００，１０１，１０２，１０４，２９５Ｕ  チャージポンプ回路（上昇型）、１００♯，１０２♯，２９５Ｄ  チャージポンプ回路（降下型）、１０５  データ線寄生容量、１０６  調整用容量、１０７，１３７  調整ユニット、１２０，１２０♯，２９２，２９２♯  パルス数制御回路、１２７，１２７♯，１４０  スイッチ制御回路、１３０  チャージポンプ回路、１３０♯  バイアス回路、１３２，１３２♯  ポンプ容量、１３４，１３６，１３４♯，１３６♯  スイッチ素子（チャージポンプ回路内）、１５１〜１５３，１５２♯，１５３♯，  プリチャージスイッチ（チャージポンプ回路内）、４０５  パルス制御部、４４０  中間電圧発生回路、４４５  プリチャージスイッチ（データ線）、４５０  プリチャージ回路、Ｄ０〜Ｄ３  データビット、ＣＰ  パルス、ＤＬ  データ線、ＧＬ  ゲート線、ＬＫａ，ＬＫｂ  リンク素子、Ｎ１〜Ｎ５  ノード、ＮＣ  共通電極ノード、ＮＨ，ＮＬ  電源ノード、ＮＲ，ＮＲ♯  電圧ノード、Ｎｏ  出力ノード、ＳＣａ，ＳＣｂ  単位キャパシタ、ＳＬ  走査線、ＶＤＨ  高電圧、ＶＤＬ  低電圧、ＶＮｏ  出力電圧、ＶＲ  所定電圧、Ｖｓｓ  所定電圧。
【図１】
2004361841.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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