(57)【要約】【課題】送受信される複数のデータチャネルの信号とスキュー除去用の基準信号とを入出力する通信用半導体集積回路において、スキュー除去や基準信号の生成を行う回路ブロックで基準信号処理部と各データチャネルの信号処理部との間の配線遅延の差を小さくし、チャネル間で構成を異ならせることなくスキュー除去や基準信号の生成を可能とすることにある。【解決手段】スキューの除去や基準信号の生成を行う回路ブロック（３）において、基準信号（ＤＳＣ）が入出力される基準信号処理部（Ｂ）を、複数のデータチャネルの信号（ＴＸＩＮ００〜ＴＸＩＮ１５）がそれぞれ伝送される複数の伝送路（Ａ００〜Ａ１５）を２分する中央の経路上に配置する。【選択図】        図３
2004235940.tif 000002
【特許請求の範囲】
【請求項１】
送受信される複数チャネルの信号と当該複数チャネルの信号のタイミングのバラツキを調整するための基準信号とを受けて信号処理を行う通信用半導体集積回路であって、
上記基準信号に基づき上記複数チャネルの信号のタイミングのずれが小さくなるように当該複数チャネルの信号のタイミング調整を行うタイミング調整回路を備え、
該タイミング調整回路において、上記複数チャネルの信号がそれぞれ伝送される複数の伝送路を二分した第１の伝送路群と第２の伝送路群に挟まれる箇所に、上記基準信号を受ける基準信号処理部が配置されていることを特徴とする通信用半導体集積回路。
【請求項２】
送受信される複数チャネルの信号と当該複数チャネルの信号のタイミングのバラツキを調整するための基準信号とを出力可能な通信用半導体集積回路であって、
上記複数チャネルの信号に基づいて上記基準信号を生成する基準信号生成回路を備え、
該基準信号生成回路において、上記複数チャネルの信号がそれぞれ伝送される複数の伝送路を二分した第１の伝送路群と第２の伝送路群とに挟まれる箇所に、上記基準信号を出力する基準信号処理部が配置されていることを特徴とする通信用半導体集積回路。
【請求項３】
上記基準信号処理部は上記複数チャネルの信号がそれぞれ伝送される複数の伝送路のうち両端の伝送路からほぼ等距離の位置に配置されていることを特徴とする請求項１又は２に記載の通信用半導体集積回路。
【請求項４】
上記基準信号を入力又は出力する外部端子が、上記複数チャネルの信号を入力又は出力する複数の外部端子のうち中央の端子の近傍に配置されていることを特徴とする請求項１〜３の何れかに記載の通信用半導体集積回路。
【請求項５】
上記基準信号は、送受信される上記複数チャネルの信号に含まれるデータをそれぞれ複写したデータを含む信号であることを特徴とする請求項１〜４の何れかに記載の通信用半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数チャネルの信号を送受信するための通信用半導体集積回路に関し、例えば光通信用の信号を生成する光通信用ＭＵＸ（マルチプレクサ）モジュールや光通信用の信号を複数チャネルに分割する光通信用ＤＥＭＵＸ（デマルチプレクサ）モジュールに利用して有用な技術に関する。
【０００２】
【従来の技術】
２．５Ｇｂｐｓ×１６チャネルの信号を多重化して光通信で用いられる４０Ｇｂｐｓの電気信号を生成する光通信用ＭＵＸモジュールや、逆に光通信で用いられる４０Ｇｂｐｓの電気信号を２．５Ｇｂｐｓ×１６チャネルの信号に分割化する光通信用ＤＥＭＵＸモジュールには、複数チャネルの信号を入出力するインターフェースが必要とされる。
【０００３】
かかる複数チャネルの信号を入出力するインターフェースにおいては、信号間の入出力タイミングのずれすなわちチャネル間スキューの発生が問題となる。特に上述のような高速な信号を取り扱う場合にはスキューの発生は大きな問題となる。そこで、現在、スキューを調整するために基準信号を設け、この基準信号を複数のデータチャネルの信号と並走させるようにしたＳＦＩ−５（ＳｅｒＤｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ  ５）と云う規格の策定が進められている。
【０００４】
この規格においては、図２に示すように基準信号ＤＳＣに、各データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５から一部分のデータをそれぞれコピーしそれらをシリアルに結合させたデータを含ませる。そして、各データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５と基準信号ＤＳＣ中にコピーした信号とを比較することで基準信号ＤＳＣと各チャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５とのスキュー量を検出し、それに基づき複数チャネル間のスキューを除去するように考えられている。
【０００５】
【発明が解決しようとする課題】
本発明者らがＳＦＩ−５の規格に従ってデータチャネル間のスキューを取り除く回路を検討した結果、次のような困難性があることが明らかになった。
すなわち、図９（ａ）、（ｂ）に示すように、基準信号ＤＳＣを受けて比較用の信号を各データチャネルの伝送路ＬＡＮＥ００〜ＬＡＮＥ１５の箇所まで分配する基準信号処理部Ｂを、例えば複数の伝送路ＬＡＮＥ００〜ＬＡＮＥ１５の一側方に配置した場合、基準信号処理部Ｂと各伝送路ＬＡＮＥ００〜ＬＡＮＥ１５間の距離の違いにより、比較用の信号を一番近い伝送路へ送るのにかかる配線遅延と一番遠い伝送路へ送るのにかかる配線遅延とで差異が生じてしまい、この差異が信号のスピードと比較して無視できないレベルになってしまう。
【０００６】
また、この時間差による影響を除去するために回路構成を追加すると、複数のデータチャネル間で回路構成が異なってしまい、すなわち、複数のデータチャネル間で非対称な構成となってしまう。光通信に用いられるような高速な信号処理を行う回路では各部の動作マージンを余計に確保することが難しいため、上記のような非対称な構成がデータチャネル間の同期をとる上で新たな問題を生じさせたり、それにより回路設計にかかる負担の増加や歩留の低下を招くことになる。従って、上記のような回路構成の追加は余り好ましくない。
【０００７】
また、図１０（ａ），（ｂ）に示すように、基準信号処理部Ｂを複数の伝送路ＬＡＮＥ００〜ＬＡＮＥ１５と離れた位置に配置させると、基準信号処理部Ｂと複数の伝送路ＬＡＮＥ００〜ＬＡＮＥ１５とを結ぶ配線の占める面積が大きくなって回路規模の増大および製造コストの高騰を招いてしまう。
【０００８】
上述のような問題は、複数のデータチャネルの信号と基準信号とを入力する入力側だけに生じるものではなく、複数のデータチャネルの信号と基準信号とを出力する出力側においても、例えば、複数のデータチャネルの信号から基準信号を生成する場合などに同様に生じるものである。
【０００９】
この発明の目的は、ＳＦＩ−５規格のように複数チャネルの信号とチャネル間のスキューを除去するための基準信号とを入力または出力する通信用半導体集積回路において、スキューの除去や基準信号の生成を行う回路ブロックで、基準信号処理部と各チャネルの信号処理部との間でやりとりされる信号の配線遅延の差異を無視できる程度に小さくして、この部分の回路設計にかかる負担の削減や歩留の向上を図ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、複数チャネルの信号と並行してチャネル間のスキューを調整するための基準信号を入力または出力する通信用半導体集積回路において、スキューの除去や基準信号の生成を行う回路ブロック中で基準信号が入出力される基準信号処理部を、上記複数チャネルの信号がそれぞれ伝送される複数の伝送路を二分した第１の伝送路群と第２の伝送路群に挟まれた箇所に配置するようにしたものである。第１の伝送路群と第２の伝送路群に含まれる伝送路の数は同数に限られず、例えば１６チャネルの信号を扱うものであれば第１の伝送路群と第２の伝送路群に含まれる伝送路の数に２チャネル分や４チャネル分の差があっても良い。
このような手段により、基準信号が入出力される基準信号処理部と各伝送路間の配線遅延の差を小さくすることができる。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施例を図１〜図８の図面に基づいて説明する。
＜第１実施例＞
図１は、本発明の第１実施例であるマルチプレクサＬＳＩ（大規模集積回路）の全体構成を示すブロック図である。
このマルチプレクサＬＳＩ１は、例えばＳＦＩ−５規格に準ずる２．５〜２．７Ｇｂｐｓ×１６個のデータチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５と、１個のデスキューチャネルの信号（基準信号）ＤＳＣとを入力し、上記の１６個のデータチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５を多重化して光通信で用いられる４０〜４３Ｇｂｐｓの出力信号ＯＵＴを生成するものである。このマルチプレクサＬＳＩ１には、上記の（１６＋１）チャネルの信号を入力する入力回路２と、基準信号ＤＳＣに基づき１６個のデータチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５のスキューを取り除くタイミング調整回路としてのデスキューブロック３と、スキューの除去された１６個のデータチャネルの信号ＴＸＤＡＴＡ００〜ＴＸＤＡＴＡ１５を多重化するマルチプレクサ（ＭＵＸ）４等が設けられている。
【００１２】
図２には、図１のマルチプレクサＬＳＩ１に入力される複数のデータチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５、および基準信号ＤＳＣをそれぞれ表わしたデータチャートを示す。
送受信されるデータチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５はそれぞれ任意のシリアル・デジタル信号である。
【００１３】
基準信号ＤＳＣは、例えば６４ビットのヘッダパターンと各データチャネルから一部分のデータを切り出したものをシリアルに結合したものを１フレーム（＝１０８８ビット）の信号としたシリアル・デジタル信号である。具体的には、図２に示されるように、各データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５がチャネル間のスキューが無いようにそろえられた状態で、各信号ＴＸＩＮ００〜ＴＸＩＮ１５から連続する６４ビットのデータをそれぞれビット位置が重ならないように６４ビット分ずつずらしたビット位置から切り出し、基準信号ＤＳＣの同じビット位置に複写したものである。
【００１４】
図３にはデスキューブロック３の概略構成を説明する図を、図４にはデスキューブロック３の機能説明図を示す。
デスキューブロック３は、各データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５をそれぞれ入力して入力した信号ＴＸＩＮ００〜ＴＸＩＮ１５のスキュー調整を行うデータチャネル処理部Ａ００〜Ａ１５と、基準信号ＤＳＣを入力して比較用のデータを対応するデータチャネル処理部Ａ００〜Ａ１５へ供給する基準信号処理部Ｂとから構成される。
【００１５】
データチャネル処理部Ａ００〜Ａ１５は、対応する入力信号ＴＸＩＮ００〜ＴＸＩＮ１５が伝送される伝送路に沿ったレイアウトで形成されている。各々の内部構成は同一のものであり、入力信号を伝送するシフトレジスタや、基準信号処理部Ｂから供給された比較用の信号を格納する第１レジスタ、並びに、この第１レジスタの内容とシフトレジスタの一部分のビットとを比較してその比較結果に基づきシフトレジスタを信号が通過する時間を変化させるデコーダなどがそれぞれ設けられている。また、このデコーダは上記比較結果が修正可能なスキューの量を超えていてスキュー除去ができない場合にその通知信号を基準信号処理部Ｂの処理結果監視部Ｂ２に出力する機能も備えている。
【００１６】
基準信号処理部Ｂは、入力された基準信号ＤＳＣのヘッダパターンを検出してその次のビットから６４ビットずつデータを分離して比較用の信号として対応するデータチャネル処理部Ａ００〜Ａ１５へ出力するデータ分離分配部Ｂ１や、スキュー除去ができないことを示す通知信号を受けて外部に警告信号ＡＬＡＲＭを出力する処理結果監視部Ｂ２などを備えている。なお、処理結果監視部Ｂ２は基準信号処理部Ｂでなく余所に設けるようにしても良い。
【００１７】
上記のデータチャネル処理部Ａ００〜Ａ１５や基準信号処理部Ｂは、基準信号ＤＳＣのヘッダ検出に基づいて生成される基準信号ＤＳＣに同期した動作クロックに基づいて動作するように構成されている。
【００１８】
図３に示されるように、このようなデスキューブロック３において、複数のデータチャネル処理部Ａ００〜Ａ１５と基準信号処理部Ｂとは、互いに隣接するように並列に配置されるとともに、基準信号処理部Ｂは複数のデータチャネル処理部Ａ００〜Ａ１５を半数ずつ分けるように真中の経路上に配置されている。そして、このような配置により、基準信号処理部Ｂに一番近いデータチャネル処理部Ａ１４，Ａ０１と一番遠いデータチャネル処理部Ａ００，Ａ１５との距離の差が、図９（ａ），（ｂ）の基準信号処理部Ｂを一側方に配置した場合に比べて小さくなり、基準信号処理部Ｂから各データチャネル処理部Ａ００〜Ａ１５へ比較用の信号を送る配線遅延の差を無視できるレベルまで小さくすることが出来る。
【００１９】
上記構成のデスキューブロック３によれば、基準信号ＤＳＣや各データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５が入力されると、基準信号処理部Ｂにおいて入力された基準信号ＤＳＣから各データチャネルの比較用の信号が順次分離されていくとともに、これら分離された比較用の信号が対応するデータチャネル処理部Ａ００〜Ａ１５へ順次出力される。そして、各データチャネル処理部において各入力信号ＴＸＩＮ００〜ＴＸＩＮ１５の一部分と比較用の信号との比較が行われて、一致したタイミングに応じて各入力信号ＴＸＩＮ００〜ＴＸＩＮ１５が通過する時間長が変化される。そして、それにより図４に示すように、入力されたデータチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５にスキューがあった場合でも、基準信号ＤＳＣに対する各入力信号ＴＸＩＮ００〜ＴＸＩＮ１５のスキュー量が揃えられ、結果としてデータチャネル間のスキューが除去されてスキューのないデータチャネルの信号ＴＸＤＡＴＡ００〜ＴＸＤＡＴＡ１５が出力される。
【００２０】
ちなみに、本実施例のデスキューブロック３では±１０ビット程度までのスキューを除去することを想定している。また、基準信号ＤＳＣはデスキューブロック３において消尽されそれより後段には出力されない。
【００２１】
このようなスキュー除去の処理において、基準信号ＤＳＣはシリアルに入力されるので、基準信号ＤＳＣから比較用の信号を分離し出力するタイミングは、データチャネルごとに６４ビット分ずつずれたタイミングとなる。さらに、各入力信号ＴＸＩＮ００〜ＴＸＩＮ１５に対して比較を行うビット位置も同じ順番で６４ビットずつずれている（図２参照）。従って、各データチャネル処理部Ａ００〜Ａ１５において入力信号ＴＸＩＮ００〜ＴＸＩＮ１５と比較用の信号とを比較するタイミングも同じ順番でデータチャネルごとに６４ビットずつずれたタイミングとなる。言い換えれば、基準信号処理部Ｂで比較用信号が分離出力されてから入力信号と比較用の信号が比較されるまでのインターバル、ならびに、入力信号と比較用信号との比較からその比較結果を入力信号の通過時間の制御に反映させるまでのインターバルは、それぞれ全てのデータチャネルにおいて同一の時間長となる。
【００２２】
従って、基準信号処理部Ｂから比較用の信号を各データチャネル処理部Ａ００〜Ａ１５へ送るのにかかる配線遅延の差が大きくなり、この配線遅延の差が比較用の信号を受け取る入力レジスタの動作マージンの範囲内に収まらないと、この配線遅延のばらつきが比較タイミングのずれとなって出力信号ＴＸＤＡＴＡ００〜ＴＸＤＡＴＡ１５に１ビット分のスキューを生じさせてしまう。しかしながら、この実施例のデスキューブロック３においては、上述の基準信号処理部Ｂのレイアウトにより、基準信号処理部Ｂから各データチャネル処理部Ａ００〜Ａ１５へ比較用の信号を送るのにかかる配線遅延のバラツキが、比較用信号を入力するレジスタの動作マージンの範囲に収めることが出来るので、この配線遅延のバラツキを修正する回路を追加することなく上述のスキュー除去の処理が正常に遂行されるようになっている。
【００２３】
また、図１に示したように、この実施例において、入力回路２に入力される１７チャネルの信号の並び順、ならびに、１６チャネルのデータ信号ＴＸＩＮ００〜ＴＸＩＮ１５と基準信号ＤＳＣとを入力する外部端子としての外部接続ピン１０Ｄ，１０Ｒの並び順は、デスキューブロック３の入力信号の並び順と同様とされる。すなわち、基準信号ＤＳＣを入力する外部接続ピン１０Ｒは、データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５を入力する１６個の外部接続ピン１０Ｄを半数ずつ上下に分ける中央に配置されている。このようなピン配置により入力からデスキューブロック３まで各信号を交差させることなく送ることが出来る。
【００２４】
以上のように、この実施例のマルチプレクサＬＳＩ１によれば、デスキューブロック３において基準信号処理部Ｂが中央に配置されていることで、基準信号処理部Ｂから比較用の信号を各データチャネル処理部Ａ００〜Ａ１５に送るのにかかる配線遅延の差異を、比較用の信号が入力される入力レジスタの動作マージンの範囲に収まるように小さくすることが出来る。従って、各データチャネル処理部Ａ００〜Ａ１５を同一の論理構成とすることが出来る。そして、このように各チャネル間の構成を対照的にすることで設計コストの低減や歩留の向上を図ることが出来る。
【００２５】
＜第２実施例＞
図５には、本発明の第２実施例であるデマルチプレクサＬＳＩの全体構成図の一例を示す。
このデマルチプレクサＬＳＩ６は、光通信で用いられる４０〜４３Ｇｂｐｓの電気信号ＩＮを入力して、この信号を分離化するとともに分離化した信号に基づき基準信号ＤＳＣを生成して、例えばＳＦＩ−５規格に準ずる２．５〜２．７Ｇｂｐｓ×１６個のデータチャネルの信号ＲＸＯＵＴ００〜ＲＸＯＵＴ１５と１個のデスキューチャネルの信号（基準信号）ＤＳＣとを出力するものである。このデマルチプレクサＬＳＩ６は、入力信号ＩＮを１６個のデータチャネルの信号ＲＸＤＡＴＡ００〜ＲＸＤＡＴＡ１５に分離化するデマルチプレクサ（ＤＥＭＵＸ）９と、分離化された１６チャネルのデータ信号ＲＸＤＡＴＡ００〜ＲＸＤＡＴＡ１５に基づき基準信号ＤＳＣを生成して１６チャネルのデータ信号とパラレルに出力する基準信号生成回路としてのＤＳＣ生成ブロック８と、例えばＳＦＩ−５規格に準ずる１６チャネルのデータ信号ＲＸＯＵＴ００〜ＲＸＯＵＴ１５と基準信号ＤＳＣとを出力する出力回路７とを備えている。
【００２６】
入力信号ＩＮは任意のシリアル・デジタル信号であり、各データチャネルの信号ＲＸＯＵＴ００〜ＲＸＯＵＴ１５はその入力信号ＩＮを１６チャネルに分離化したシリアル・デジタル信号である。
基準信号ＤＳＣは、図２の１６個のデータチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５を出力用の信号ＲＸＯＵＴ００〜ＲＸＯＵＴ１５に読み替えたもので、信号の内容は第１実施例で説明したものと同様である。
【００２７】
図６には上記ＤＳＣ生成ブロック８の概略構成図を、図７にはこのＤＳＣ生成ブロック８の機能説明図をそれぞれ示す。
ＤＳＣ生成ブロック８は、各データチャネルの信号ＲＸＤＡＴＡ００〜ＲＸＤＡＴＡ１５をそれぞれ伝送して出力すると共にこの伝送の間に所定の６４ビットのデータをそれぞれ切り出して基準信号処理部Ｄへ出力するデータチャネル処理部Ｃ００〜Ｃ１５と、所定のヘッダパターンのあとに各データチャネル処理部Ｃ００〜Ｃ１５から順次送られてくる６４ビットのデータをシリアルにつないで出力する基準信号処理部Ｄとを備えている。
【００２８】
データチャネル処理部Ｃ００〜Ｃ１５は、それぞれ対応するデータ信号ＲＸＤＡＴＡ００〜ＲＸＤＡＴＡ１５の伝送路に沿ったレイアウトで形成される。その内部構成は全データチャネルにおいて同一であり、例えば、入力信号を伝送するシフトレジスタや、データの切出しタイミングを計数するカウンタ、ならびに所定の切出しタイミングでシフトレジスタの一部のビットのデータを複写して基準信号処理部Ｄへ出力する信号処理回路などが設けられている。
【００２９】
基準信号処理部Ｄは、フレーム期間を計数するカウンタや、所定のヘッダパターンを保持するレジスタ、並びに、このヘッダパターンおよび各データチャネル処理部Ｃ００〜Ｃ１５から送られてくるデータを受けて動作クロックに同期させてシリアルに出力していく出力用のシフトレジスタなどを備えている。
上記のデータチャネル処理部Ｃ００〜Ｃ１５および基準信号処理部Ｄは、入力信号ＩＮの速度に合わせて生成される動作クロックに基づいて動作するように構成されている。
【００３０】
このようなＤＳＣ生成ブロック８において、複数のデータチャネル処理部Ｃ００〜Ｃ１５と基準信号処理部Ｄとは、図６に示されるように、互いに隣接するように並列に配置されるとともに、基準信号処理部Ｄは複数のデータチャネル処理部Ｃ００〜Ｃ１５を半数ずつ分けるように真中に配置されている。このような配置により、基準信号処理部Ｄに一番近いデータチャネル処理部Ｃ１４，Ｃ０１と一番遠いデータチャネル処理部Ｃ００，Ｃ１５との距離の差が、図９（ａ），（ｂ）のように基準信号処理部Ｂを一側方に配置した場合に比べて小さくなり、各データチャネル処理部Ｃ００〜Ｃ１５から基準信号処理部Ｄへ切出しデータを送る配線遅延の差異を小さくすることができる。
【００３１】
このような構成のＤＳＣ生成ブロック８によれば、図７に示されるように、デマルチプレクサ９からスキューの無い状態で１６チャネルの信号ＲＸＤＡＴＡ００〜ＲＸＤＡＴＡ１５が送られると、これらの信号ＲＸＤＡＴＡ００〜ＲＸＤＡＴＡ１５がスキューを生じることなく伝送されて後段の出力回路へ出力されていく。
【００３２】
同時に、各信号ＲＸＤＡＴＡ００〜ＲＸＤＡＴＡ１５がデータチャネル処理部Ｃ００〜Ｃ１５を伝送される間、データチャネル処理部Ｃ１５からデータチャネル処理部Ｃ００にかけて順番に、所定のビット位置の６４ビットのデータが複写（切出し）されて、基準信号処理部Ｄへと順次出力されていく。データを伝送するシフトレジスタからデータを切り出す位置は全てのデータチャネル処理部Ｃ００〜Ｃ１５において同じビット位置であり、データの切出しタイミングはチャネルごとに６４ビット分ずつずれたタイミングとされる。また、データの切出し周期は、基準信号ＤＳＣの１フレーム（１０８８ビット）の長さに対応するようにそれぞれ設定される。
【００３３】
基準信号処理部Ｄでは、１フレームのデータ長に対応した周期でヘッダパターンが生成されるとともに、各データチャネル処理部Ｃ００〜Ｃ１５から６４ビット分のタイミングをずらしながら送られてくる６４ビットのデータが順次シリアルに連結されて出力されていく。それにより、図７に示すように、各データチャネルの信号ＲＸＤＡＴＡ００〜ＲＸＤＡＴＡ１５とタイミングが合わされてＤＳＣ生成ブロック８から基準信号ＤＳＣが出力されていく。
【００３４】
この基準信号ＤＳＣの生成処理において、各データチャネル処理部Ｃ００〜Ｃ１５でデータの切出しが行われるタイミングは上述のように６４ビット分ずつずれたタイミングであるが、データの切出しから切り出されたデータが基準信号処理部Ｄでシリアルに結合されるまでのインターバルは、全てのデータチャネルにおいて同一のものとなる。従って、各データチャネル処理部Ｃ００〜Ｃ１５から切り出したデータを基準信号処理部Ｄへ送るのにかかる配線遅延の差異が、切出しデータを受ける入力レジスタの動作マージンの範囲内にないと動作エラーが生じてしまうが、上述の基準信号処理部Ｄのレイアウトにより、上記配線遅延の差異が上記入力レジスタの動作マージンに収まる程度に小さくなるので、上述の基準信号ＤＳＣの生成処理が正常に遂行されるようになっている。
【００３５】
また、この実施例において、出力回路７に入力される１７チャネルの信号の並び順、ならびに、１６チャネルのデータ信号ＲＸＯＵＴ００〜ＲＸＯＵＴ１５と１チャネルの基準信号ＤＳＣとを出力する外部端子としての外部接続ピン２０Ｄ，２０Ｒの並び順は、ＤＳＣ生成ブロック８の出力信号の並び順と同様とされる。すなわち、基準信号ＤＳＣを出力する外部接続ピン２０Ｒが、データチャネルの信号を出力する１６個の外部接続ピン２０Ｄを半数ずつ分ける中央に配置される。このようなピン配置によりＤＳＣ生成ブロック８から出力まで各信号を交差させることなく送ることが出来る。
【００３６】
以上のように、この実施例のデマルチプレクサＬＳＩ６によれば、ＤＳＣ生成ブロック８において基準信号処理部Ｄが中央に配置されているので、各データチャネル処理部Ｃ００〜Ｃ１５から基準信号処理部Ｄへ切出しデータを送るのに、チャネル間の配線遅延の差異を切出しデータを受ける回路の動作マージン内に収まるように小さくすることができ、それにより、チャネルごとに異なる処理を行う必要なく基準信号ＤＳＣの生成を遂行することが出来る。すなわち、チャネル間の構成を対称にすることができ、それにより設計コストの低減および歩留の向上を図ることが出来る。
【００３７】
図８には、第１実施例のマルチプレクサＬＳＩ１の具体的な回路レイアウト図の一例を示す。
マルチプレクサＬＳＩ１とデマルチプレクサＬＳＩ６とでは、入力回路２と出力回路７、デスキューブロック３とＤＳＣ生成ブロック８、マルチプレクサ４とデマルチプレクサ９と回路構成はそれぞれ異なるものの各ブロックのレイアウトは同様である。以下、マルチプレクサＬＳＩ１の場合について説明するが、デマルチプレクサＬＳＩ６の場合についても同様のレイアウトを適用できる。
【００３８】
マルチプレクサＬＳＩ１の左辺部には、データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５および基準信号ＤＳＣを入力する１７組の入力回路２と、ＬＳＩを動作させるための同期クロックＴＸＣＫや参照クロックＴＸＲＥＦＣＫを入力する入力回路５Ａ，５Ｃ、ならびに、ＬＳＩ動作を監視するためのモニタ用クロックＴＸＣＫＳＲＣを出力する出力回路５Ｂなどが設けられている。
【００３９】
各入出力回路２，５Ａ〜５Ｃには、図８に示すように外部端子として３個の外部接続パッドＰＡＤがそれぞれ設けられており、その中央が信号を入出力する入出力パッド、残りの２個が入出力回路へ電源電圧を供給する入力パッドとなっている。なお、同期クロックＴＸＣＫ、参照クロックＴＸＲＥＦＣＫおよびモニタ用クロックＴＸＣＫＳＲＣを入出力する回路５Ａ〜５Ｃや入出力パッドはＬＳＩの上辺部や下辺部に設けても良い。
【００４０】
基準信号ＤＳＣが入力される入力パッドは、デスキューブロック３や入力回路２のレイアウトに従って、１６個のデータチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５がそれぞれ入力される１６個の入力パッドを半数ずつ二分する中央に設けられている。
【００４１】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、入力回路２や出力回路７、ならびにデスキューブロック３やＤＳＣ生成ブロック８において、各データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５，ＲＸＯＵＴ００〜ＲＸＯＵＴ１５の並び順は、図３や図６に示されるものに限られず、任意の並び順として良い。
【００４２】
また、上記実施例では、デスキューブロック３やＤＳＣ生成ブロック８において、基準信号処理部Ｂ（又はＤ）を１６個のデータチャネル処理部Ａ００〜Ａ１５（又はＣ００〜Ｃ１５）を半数ずつ分ける真中の経路上に設けた例を示したが、例えば１段や２段配置を上下にずらしたとしても、図９（ａ），（ｂ）のレイアウトに比べて、最も近いデータチャネルと最も遠いデータチャネルとの距離の差を小さくして実施例と同様の効果を得ることも可能である。また、このように基準信号処理部Ｂ又はＤの配置をずらした場合には、それに従って入出力回路２，７や外部接続ピン１０Ｄ，１０Ｒ，２０Ｄ，２０Ｒの並び順も同様に変更すると良い。
【００４３】
また、実施例では、入力回路２とデスキューブロック３において各データチャネルの信号ＴＸＩＮ００〜ＴＸＩＮ１５と基準信号ＤＳＣとをそれぞれ１本の伝送路に沿ってシリアルに伝送するように説明したが、例えば、入力回路２の後段で各データチャネルの信号および基準信号ＤＳＣの信号を例えば４分割など複数に分割してパラレルに伝送しつつスキューを除去する処理を行うように構成することも出来る。このような場合でも、各チャネルごとに複数の信号を１組の信号とみなした場合に、１組の基準信号ＤＳＣを取り扱う基準信号処理部Ｂと複数組のデータチャネルの信号をそれぞれ取り扱う複数のデータチャネル処理部Ａ００〜Ａ１５との配置を実施例と同様にすることで同様の効果を得ることが出来る。出力回路７とＤＳＣ生成ブロック８においても同様のことが言える。
【００４４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である光通信用のマルチプレクサＬＳＩとデマルチプレクサＬＳＩについて説明したがこの発明はそれに限定されるものでなく、例えば入力回路２とデスキューブロック３からなる入力インターフェースＩＣ、或いは、出力回路７とＤＳＣ生成ブロック８からなる出力インターフェースＩＣなど、複数のデータチャネルの信号と基準信号とを入出力する半導体集積回路に広く利用することができる。
【００４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、基準信号処理部と複数チャネルの信号が伝送される箇所との間で送られる信号のチャネルごとの配線遅延の差異を小さくすることができる。それにより、基準信号に基づき各チャネルの信号のスキューを除去するタイミング調整回路や、複数チャネルの信号から基準信号を生成する基準信号生成回路において、チャネルごとに異なる処理を行うことなくタイミング調整処理や基準信号の生成処理を行うことが出来る。すなわち、チャネル間の構成を対称にすることができ、それにより設計コストの低減や歩留の向上を図ることが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例であるマルチプレクサＬＳＩの全体構成を示すブロック図である。
【図２】図１のＬＳＩに入力される複数のデータチャネルの信号と基準信号とを表わしたデータチャートである。
【図３】図１のデスキューブロックの概略構成を示す図である。
【図４】同、デスキューブロックの機能を示す説明図である。
【図５】本発明の第２実施例であるデマルチプレクサＬＳＩの全体構成を示すブロック図である。
【図６】図５のＤＳＣ生成ブロックの概略構成を示す図である。
【図７】同、ＤＳＣ生成ブロックの機能を示す説明図である。
【図８】マルチプレクサＬＳＩおよびデマルチプレクサＬＳＩの外部接続端子のレイアウトの一例を示す図である。
【図９】基準信号処理部を複数チャネルの伝送路の一側方に配置した場合を説明する図である。
【図１０】基準信号処理部を複数チャネルの伝送路から離れた配置とした場合を説明する図である。
【符号の説明】
１      光通信用マルチプレクサＬＳＩ
２      入力回路
３      デスキューブロック
４      マルチプレクサ
６      光通信用デマルチプレクサＬＳＩ
７      出力回路
８      ＤＳＣ生成ブロック
９      デマルチプレクサ
１０Ｄ  データチャネル用の外部接続ピン
１０Ｒ  基準信号用の外部接続ピン
２０Ｄ  データチャネル用の外部接続ピン
２０Ｒ  基準信号用の外部接続ピン
Ａ００〜Ａ１５  データチャネル処理部
Ｂ      基準信号処理部
Ｃ００〜Ｃ１５  データチャネル処理部
Ｄ      基準信号処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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