(57)【要約】　　　（修正有）【課題】異なる厚さの窒化酸化膜を１回の酸化工程で形成した後窒化させ、誘電定数の増加したデュアルゲート絶縁膜を形成して高電圧素子及び低電圧素子を同時に製造する方法を提供する。【解決手段】半導体基板を高電圧及び低電圧素子領域に確定した後、全体にスクリーン酸化膜を形成する段階と、前記低電圧素子領域の半導体基板にのみ窒素イオンを注入し、急速熱処理工程を行う段階と、前記スクリーン酸化膜を除去した後、窒素と酸素を含むガス雰囲気中で酸化を行って前記高電圧素子領域及び前記低電圧素子領域の半導体基板上に厚さの異なる第１及び第２窒素酸化膜を形成し、急速窒化させ、第３及び第４窒化酸化膜からなるデュアルゲート絶縁膜を形成する。全体にポリシリコン膜を形成し、ポリシリコン膜及び第３窒化酸化膜と第４窒化酸化膜の所定の領域をそれぞれエッチングして、第１及び第２ゲート電極を形成する。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
半導体基板を高電圧素子領域及び低電圧素子領域に確定した後、全体構造上にスクリーン酸化膜を形成する段階と、
前記低電圧素子領域の半導体基板にのみ窒素イオン注入工程を実施した後、急速熱処理工程を行う段階と、
前記スクリーン酸化膜を除去した後、窒素と酸素を含むガス雰囲気中で酸化工程を行って前記高電圧素子領域の半導体基板上及び前記低電圧素子領域の半導体基板上に厚さの異なる第１及び第２窒化酸化膜をそれぞれ形成する段階と、
前記第１及び第２窒化酸化膜を急速窒化させ、第３及び第４窒化酸化膜からなるデュアルゲート絶縁膜を形成する段階と、
全体構造上にポリシリコン膜を形成する段階と、
前記高電圧素子領域のポリシリコン膜及び第３窒化酸化膜と前記低電圧素子領域のポリシリコン膜及び第４窒化酸化膜の所定の領域をそれぞれエッチングして第１及び第２ゲート電極を形成する段階と、
前記半導体基板上の所定の領域に接合領域を形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記スクリーン酸化膜は、４５Å以上、且つ５５Å以下の厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記窒素イオン注入工程は、５ＫｅＶ以上、且つ３０ＫｅＶ以下のエネルギーと、７Ｅ１３ｉｏｎｓ／ｃｍ２以上、且つ７Ｅ１５ｉｏｎｓ／ｃｍ２以下の量で実施することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記急速熱処理工程は、１０００℃以上、且つ１０５０℃以下の窒素雰囲気中で１０秒以上、且つ３０秒間以下で実施することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記窒素と酸素を含むガスは、Ｎ２ＯガスまたはＮＯガスであることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記ＮＯガス雰囲気中での酸化工程は、ＮＯガスを３００ｓｃｃｍ以上、且つ９００ｓｃｃｍ以下程度流入させて７５０℃以上、且つ９５０℃以下の温度で実施することを特徴とする請求項５記載の半導体素子の製造方法。
【請求項７】
前記ＮＯガス雰囲気中での酸化工程は、Ｎ２ガスを５ｓｌｍ以上、且つ１０ｓｌｍ以下程度さらに流入させて実施することを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
前記Ｎ２Ｏガス雰囲気中での酸化工程は、Ｎ２Ｏガスを３００ｓｃｃｍ以上、且つ９００ｓｃｃｍ以下程度流入させて８００℃以上、且つ１０５０℃以下の温度で実施することを特徴とする請求項５記載の半導体素子の製造方法。
【請求項９】
前記Ｎ２Ｏガス雰囲気中での酸化工程は、Ｎ２ガスを５ｓｌｍ以上、且つ１０ｓｌｍ以下程度さらに流入させて実施することを特徴とする請求項８記載の半導体素子の製造方法。
【請求項１０】
前記第１窒化酸化膜は、前記第２窒化酸化膜よりも厚く形成されることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１１】
前記急速窒化は、遠隔プラズマ窒化工程で実施することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１２】
前記遠隔プラズマ窒化工程は、５００℃以上、且つ９００℃以下の温度と１Ｔｏｒｒ以上、且つ３Ｔｏｒｒ以下の圧力を維持するＮ２またはＮＨ３雰囲気中で１００Ｗ以上、且つ７００Ｗ以下の電力を印加して３分以上、且つ５分間以下で実施することを特徴とする請求項１１記載の半導体素子の製造方法。
【請求項１３】
前記第３及び第４窒化酸化膜は、４．５以上、且つ６．５以下の誘電定数を有することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１４】
前記第１及び第２ゲート電極を形成するためのエッチング工程は、ＨＢｒガスの含まれたエッチングガスを用いた非等方性ドライエッチング工程であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１５】
前記第１及び第２ゲート電極を形成した後、エッチング工程時に発生したダメージを除去するために酸素雰囲気中で熱処理工程を実施することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１６】
前記接合領域を形成した後、前記第１及び第２ゲート電極の上部及び前記接合領域の上部にサリサイド膜を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特にそれぞれ異なる厚さの窒化酸化膜を１回の酸化工程で形成した後窒化させ、誘電定数の増加したデュアルゲート絶縁膜を形成して高電圧素子及び低電圧素子を同時に製造する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
低電力消費及び高性能の半導体素子のために、一つの基板に駆動電圧の異なる２つ以上の素子を同時に製造している。このような半導体素子を製造するために、素子に応じてゲート酸化膜の厚さを異にするデュアルゲート酸化膜を形成しており、これと同時にデュアルゲート酸化膜の厚さを減少させて高性能などを実現している。すなわち、高電圧で動作する高電圧素子のゲート酸化膜は低電圧で動作する低電圧素子のゲート酸化膜に比べて厚く形成される。これは高電圧に対するブレークダウン電圧（ｂｒｅａｋｄｏｗｎ　ｖｏｌｔａｇｅ）特性を向上させるためである。
【０００３】
このような高電圧素子及び低電圧素子を同時に製造する従来の半導体素子の製造方法を図１（ａ）乃至図１（ｃ）を用いて説明すると、次のとおりである。
【０００４】
図１（ａ）を参照すると、半導体基板１０１の所定の領域に素子分離膜１０２を形成して活性領域及び不活性領域を確定すると同時に、高電圧素子領域Ａ及び低電圧素子領域Ｂを確定する。ウェル形成及びしきい値電圧を調節するための不純物イオン注入工程を行った後、全体構造上に第１酸化膜１０３を水素と酸素ガスを用いて形成する。第１酸化膜１０３上に感光膜１０４を形成した後、低電圧素子領域Ｂが露出されるようにパターニングする。パターニングされた感光膜１０４をマスクとして低電圧素子領域Ｂの第１酸化膜１０３をフッ酸溶液で除去して半導体基板１０１を露出させる。
【０００５】
図１（ｂ）を参照すると、感光膜１０４を除去した後、第１酸化膜１０３より薄い厚さに第２酸化膜１０５を成長させる。これにより、それぞれ異なる厚さの第１及び第２酸化膜１０３及び１０５からなるデュアルゲート酸化膜が形成される。デュアルゲート酸化膜を含んだ全体構造上にポリシリコン膜１０６を形成する。ゲートマスクを用いたリソグラフィ工程及びエッチング工程で高電圧素子領域Ａのポリシリコン膜１０６及び第１酸化膜１０３と低電圧素子領域Ｂのポリシリコン膜１０６及び第２酸化膜１０５の所定の領域を選択的にエッチングし、第１及び第２ゲート電極を形成する。第１及び第２ゲート電極をマスクとして低濃度不純物イオン注入工程を行って半導体基板１０１上の所定の領域に低濃度不純物領域１０７を形成する。
【０００６】
図１（ｃ）を参照すると、全体構造上に酸化膜１０８及び窒化膜１０９を形成した後、全面エッチング工程を行って第１及び第２ゲート電極側壁に二重スペーサを形成する。第１及び第２ゲート電極及びその側壁に形成されたスペーサをマスクとして高濃度不純物イオン注入工程を行った後、急速熱処理工程を行って半導体基板１０１上の所定の領域に高濃度不純物領域１１０を形成することにより、接合領域を形成する。全体構造上に金属膜、たとえばコバルト膜を形成した後、熱処理工程を行って金属膜と第１及び第２ゲート電極のポリシリコン膜１０６及び接合領域の半導体基板１０１を反応させてサリサイド膜１１１を形成する。このようなサリサイド膜１１１によって配線工程時の接触抵抗を低める。以後、全体構造上に絶縁膜を形成し平坦化させた後、ゲート電極及び接合領域を露出させるコンタクトホールを形成し、コンタクトホールが埋め込まれるように導電層を形成した後、パターニングして配線を形成する。
【０００７】
上述した従来の高電圧素子及び低電圧素子からなる半導体素子の製造方法は次の問題点がある。
【０００８】
一つ目、高電圧素子領域の第１酸化膜上に形成される感光膜は有機物質であって、低電圧素子領域の第１酸化膜をエッチングした以後の除去工程によっても完全に除去されず、第１酸化膜上に残留するおそれがあるので、ゲート酸化膜の信頼性を劣化させる激しい問題を生じさせ、低電圧素子領域の第１酸化膜のエッチング工程で素子分離膜が損傷して素子間の漏洩電流が増加するという問題点がある。
【０００９】
二つ目、第１及び第２酸化膜を成長させるために２回の熱酸化工程を行うが、このような２回の熱酸化工程によって過度な熱が基板に加えられるという問題点がある。
【００１０】
三つ目、第２酸化膜を成長する以前に洗浄工程を実施するが、これにより第１酸化膜の表面粗さが激しくなって酸化膜の信頼性を低下させるという問題点がある。
【００１１】
四つ目、酸化膜の厚さが薄くなるにつれて、熱酸化膜を適用している従来の技術ではゲート酸化膜から漏洩電流が大きく発生し、熱酸化膜はその厚さを減少させるのに物理的な限界がある。
【００１２】
五つ目、ｐ型半導体素子を製造するためにポリシリコン膜にボロンイオンを注入する場合、熱処理工程でボロンイオンがチャネル領域に浸透し、チャネル領域のドーピング濃度を変化させてしきい値電圧などを変化させる。一方、ｎ型半導体素子の場合、ソースからドレインへ移動する電子及び正孔が電界から半導体基板とゲート酸化膜との界面のエネルギー障壁より高いエネルギーを得てゲート酸化膜内に流入し、しきい値電圧減少などの問題を発生させる。
【００１３】
本発明に関連し、公開された発明に関する特許公報及び／または文献は次のとおりである。
【００１４】
１９９５　ＩＥＥＥ　“Ｋｅｎｎｅｔｈ　Ｋ．　Ｏ．　ｅｔ　ａｌ．，　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ，　ｖｏｌｕｍｅ：　４２Ｉｓｓｕｅ：　１，　Ｊａｎ．　１９９５，　Ｐａｇｅｓ　１９０−１９２”には　“Ｉｎｔｅｇｒａｔｉｏｎ　ｏｆ　Ｔｗｏ　Ｄｉｆｆｅｒｅｎｔ　ＧａｔｅＯｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓｅｓ　ｉｎ　ａ　０．６ｕｍ　Ｄｕａｌ　Ｖｏｌｔａｇｅ　Ｍｉｘｅｄ　ＳｉｇｎａｌＣＭＯＳ　Ｐｒｏｃｅｓｓ”が記載されている。
【００１５】
１９９９　ＩＥＥＥ　“Ｓｅｏｋ−Ｗｏｏ　Ｌｅｅ　ｅｔ　ａｌ．，　ＶＬＳＩ　ａｎｄ　ＣＡＤ，　１９９９．　ＩＣＶＤ　’９９．　６ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ，　１９９９，　Ｐａｇｅｓ　２４９−２５２”　には“Ｇａｔｅ　Ｏｘｉｄｅ　Ｔｈｉｎｎｉｎｇ　Ｅｆｆｅｃｔｓ　ａｔ　ｔｈｅ　Ｅｄｇｅ　ｏｆ　Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　ｉｎ　ｔｈｅ　Ｄｕａｌ　Ｇａｔｅ　ＯｘｉｄｅＰｒｏｃｅｓｓ”　が記載されている。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、所定の領域に窒素イオンを注入した後、１回の酸化工程でデュアルゲート絶縁膜を形成することにより、かかる問題点を解決することが可能な半導体素子の製造方法を提供することにある。
【００１７】
本発明の他の目的は、１回の酸化工程で形成されたデュアルゲート絶縁膜を窒化させて誘電定数を増加させることにより、かかる問題を解決することが可能な半導体素子の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、酸化膜の成長速度を減少させる特性のある窒素イオンを低電圧素子領域にのみ選択的に注入した後、Ｎ２ＯまたはＮＯ雰囲気中で酸化工程を実施して厚い窒化酸化膜と薄い窒化酸化膜を同時に形成し、遠隔プラズマ窒化方法を用いてこれらを窒化させてゲート絶縁膜として適用した。窒化酸化膜の誘電定数を増加させ、物理的な厚さを増加させて電気的なゲート絶縁膜の厚さは減少させることができて、ゲート絶縁膜による漏洩電流を減少させることができる。また、窒化酸化膜は不純物またはホットキャリアの浸透に対する抵抗性に優れており、ｐ型素子のボロンイオンがゲート絶縁膜及びチャネル領域に浸透することを防止することができ、ホットキャリア特性を改善させることができる。
【００１９】
本発明に係る半導体素子の製造方法は、半導体基板を高電圧素子領域及び低電圧素子領域に確定した後、全体構造上にスクリーン酸化膜を形成する段階と、前記低電圧素子領域の半導体基板にのみ窒素イオン注入工程を実施した後、急速熱処理工程を行う段階と、前記スクリーン酸化膜を除去した後、窒素と酸素を含むガス雰囲気中で酸化工程を行って前記高電圧素子領域の半導体基板上及び前記低電圧素子領域の半導体基板上に厚さのそれぞれ異なる第１及び第２窒化酸化膜をそれぞれ形成する段階と、前記第１及び第２窒化酸化膜を急速窒化させて第３及び第４窒化酸化膜からなるデュアルゲート絶縁膜を形成する段階と、全体構造上にポリシリコン膜を形成する段階と、前記高電圧素子領域のポリシリコン膜及び第３窒化酸化膜と前記低電圧素子領域のポリシリコン膜及び第４窒化酸化膜の所定の領域をそれぞれエッチングして第１及び第２ゲート電極を形成する段階と、前記半導体基板上の所定の領域に接合領域を形成する段階とを含んでなることを特徴とする。
【００２０】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々に変形実現することができる。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指す。
【００２１】
図２及び図３は、本発明に係る高電圧素子及び低電圧素子を同時に製造する半導体素子の製造方法を説明するために順次示した素子の断面図である。
【００２２】
図２（ａ）を参照すると、半導体基板２０１の所定の領域に素子分離膜２０２を形成して活性領域及び不活性領域を確定すると同時に、高電圧素子領域Ａ及び低電圧素子領域Ｂを確定する。ウェル形成及びしきい値電圧を調節するための不純物イオン注入工程を行った後、全体構造上にスクリーン酸化膜２０３を４５Å以上、且つ５５Å以下程度の厚さに形成する。全体構造上に感光膜２０４を形成した後、リソグラフィ工程を行って低電圧素子領域Ｂが露出されるようにパターニングする。パターニングされた感光膜２０４をマスクとして窒素イオン注入工程を行った後、急速熱処理工程を施して低電圧素子領域Ｂの半導体基板２０１上に窒素イオン注入領域２０５を形成する。この際、窒素イオン注入工程は５ＫｅＶ以上、且つ３０ＫｅＶ以下のエネルギーと、７Ｅ１３ｉｏｎｓ／ｃｍ２以上、且つ７Ｅ１５ｉｏｎｓ／ｃｍ２以下の量で実施し、急速熱処理工程は１０００℃以上、且つ１０５０℃以下の窒素雰囲気中で１０秒以上、且つ３０秒間以下で実施する。
【００２３】
図２（ｂ）を参照すると、感光膜２０４及びスクリーン酸化膜２０３を除去し、洗浄工程を行った後、窒素と酸素を含むガス雰囲気、例えばＮ２ＯガスまたはＮＯガス雰囲気中で酸化工程を実施する。ここで、ＮＯガス雰囲気における酸化工程はＮＯガスを３００ｓｃｃｍ以上、且つ９００ｓｃｃｍ以下程度流入させて７５０℃以上、且つ９５０℃以下の温度で実施し、工程の安定化のためにＮ２ガスを５ｓｌｍ以上、且つ１０ｓｌｍ以下程度さらに流入させて実施することもできる。また、Ｎ２Ｏガス雰囲気中での酸化工程は、Ｎ２Ｏガスを３００ｓｃｃｍ以上、且つ９００ｓｃｃｍ以下程度流入させて８００℃以上、且つ１０５０℃以下の温度で実施し、工程の安定化のためにＮ２ガスを５ｓｌｍ以上、且つ１０ｓｌｍ以下程度さらに流入させて実施することもできる。これにより、高電圧素子領域Ａの半導体基板２０１上には厚い第１窒化酸化膜２０６が形成され、低電圧素子領域Ｂの半導体基板２０１上には、窒素イオン注入領域２０５の窒素によって酸化膜の成長速度が低下し、高い窒素イオン濃度を有する薄い第２窒化酸化膜２０７が形成される。この際、第１及び第２窒化酸化膜２０６及び２０７は半導体基板２０１との境界面に窒素イオンが蓄積され、表面が一般酸化膜の性質を維持する。
【００２４】
図２（ｃ）を参照すると、第１及び第２窒化酸化膜２０６及び２０７の表面を遠隔プラズマ窒化方法で急速窒化させる。遠隔プラズマ窒化工程は５００℃以上、且つ９００℃以下の温度と、１Ｔｏｒｒ以上、且つ３Ｔｏｒｒ以下の圧力を維持するＮ２またはＮＨ３雰囲気中で１００Ｗ以上、且つ７００Ｗ以下の電力を印加して３分以上、且つ５分間以下で実施する。これにより、第１及び第２窒化酸化膜２０６及び２０７は表面までも完全に窒化され、４．５以上、且つ６．５以下の誘電定数を有する第３及び第４窒化酸化膜２０８及び２０９からなるデュアルゲート絶縁膜が形成される。その後、全体構造上にポリシリコン膜２１０を形成する。
【００２５】
図３（ａ）を参照すると、ゲートマスクを用いたリソグラフィ工程及びエッチング工程によって高電圧素子領域Ａのポリシリコン膜２１０及び第３窒化酸化膜２０８と低電圧素子領域Ｂのポリシリコン膜２１０及び第４窒化酸化膜２０９の所定の領域を選択的にエッチングして第１及び第２ゲート電極を形成する。この際、エッチング工程はＨＢｒガスの含まれたエッチングガスを用いた非等方性ドライエッチング工程で実施する。そして、エッチング工程時に発生したダメージを除去するために、酸素雰囲気中で熱処理工程を実施する。第１及び第２ゲート電極をマスクとして低濃度不純物のイオン注入工程を実施して半導体基板２０１上の所定の領域に低濃度不純物領域２１１を形成する。
【００２６】
図３（ｂ）を参照すると、全体構造上に酸化膜２１２及び窒化膜２１３を形成した後、全面エッチング工程を行って第１及び第２ゲート電極側壁に二重スペーサを形成する。第１及び第２ゲート電極及びその側壁に形成されたスペーサをマスクとして高濃度不純物イオン注入工程を行った後、急速熱処理工程によって半導体基板２０１上の所定の領域に高濃度不純物領域２１４を形成することにより、接合領域を形成する。全体構造上に金属膜、例えばコバルト膜を形成した後、熱処理工程を行って金属膜、第１及び第２ゲート電極のポリシリコン膜２１０及び接合領域上の半導体基板２０１を反応させてサリサイド膜２１５を形成する。このようなサリサイド膜２１５は配線工程時に接触抵抗を低めるために形成する。その後、全体構造上に絶縁膜を形成し平坦化した後、ゲート電極及び接合領域を露出させるコンタクトホールを形成し、コンタクトホールが埋め込まれるように導電層を形成した後、パターニングして配線を形成する。
【００２７】
【発明の効果】
上述したように、本発明によれば、低電圧素子領域に窒素イオンを注入した後、１回の酸化工程で厚さのそれぞれ異なる窒化酸化膜を形成することにより、窒化酸化膜に感光膜が残留しないため、ゲート絶縁膜の信頼性を向上させることができ、デュアルゲート絶縁膜を形成する工程においてエッチング工程を実施しないため、オーバーエッチングによる素子分離膜の損傷による漏洩電流の増加問題を解決することができ、１回の熱工程のみを実施するため、熱工程の数が従来に比べて減少する。
【００２８】
また、デュアルゲート絶縁膜を形成する工程において洗浄工程を実施しないため、ゲート絶縁膜の表面粗さが激しく発生する酸化膜の信頼性問題を改善することができ、窒化酸化膜をゲート絶縁膜として適用して誘電定数が４〜６．５程度に増加するため、ゲート絶縁膜の厚さを既存より約１．５倍以上減らすことができ、ゲート絶縁膜による漏洩電流を減少させることができる。
【００２９】
そして、窒化酸化膜をゲート絶縁膜として適用することにより、ｎ型半導体素子の場合には、ホットキャリア特性を増加させて素子のしきい値電圧の変化を防止することができるため、素子の信頼性を向上させることができ、ｐ型半導体素子の場合には、ゲート電極に注入されたボロンイオンがチャネル領域に浸透することを防止することができるため、ボロン浸透によるしきい値電圧減少などの問題を解決することができ、素子の信頼性を増進することができる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｃ）は従来の高電圧素子及び低電圧素子を同時に製造する半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図２】本発明に係る高電圧素子及び低電圧素子を同時に製造する半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図３】本発明に係る高電圧素子及び低電圧素子を同時に製造する半導体素子の製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
２０１　半導体基板
２０２　素子分離膜
２０３　スクリーン酸化膜
２０４　感光膜
２０５　窒素イオン注入領域
２０６　第１窒化酸化膜
２０７　第２窒化酸化膜
２０８　第３窒化酸化膜
２０９　第４窒化酸化膜
２１０　ポリシリコン膜
２１１　低濃度不純物領域
２１２　酸化膜
２１３　窒化膜
２１４　高濃度不純物領域
２１５　サリサイド膜
【図１】
2004134719.tif 000003
【図２】
2004134719.tif 000004
【図３】
2004134719.tif 000005