(57)【要約】【課題】第１のトランジスタの第２の半導体領域と第１の半導体領域のＰＮ接合が順方向バイアスされてＯＮ状態になることを抑止する。【解決手段】第２導電型の第２の半導体領域に第１の電位ＶＳが供給され、第１導電型の第１の半導体領域に第２の電位ＶＢが供給された第１のトランジスタと、第２の電位ＶＢを発生する電位発生回路とを具備し、前記電位発生回路は、第１の電源から供給された第１の電源電位Ｖｃｃと、第２の電源から供給されるとともに第１の電源電位Ｖｃｃ以上に設定された第２の電源電位Ｖｐｐが供給された二端子を有し、第２の電源電位Ｖｐｐが所定の電位以上の場合は、前記第２の電源電位を出力し、第２の電源電位Ｖｐｐが前記所定の電位よりも低くなると、前記第１の電源電位を出力することによって、前記所定の電位以上となる電位を発生する半導体装置である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と前記第１の半導体領域内に形成された第２導電型の第２の半導体領域を少なくとも有し、前記第２の半導体領域に第１の電位が供給され、前記第１の半導体領域に第２の電位が供給された第１のトランジスタと、前記第２の電位を発生する電位発生回路とを具備し、
前記電位発生回路は、第１の電源から供給された第１の電源電位と、第２の電源から供給されるとともに前記第１の電源電位以上に設定された第２の電源電位が供給された二端子を有し、
前記第２の電源電位が所定の電位以上の場合は、前記第２の電源電位を出力し、前記第２の電源電位が前記所定の電位よりも低くなると、前記第１の電源電位を出力することによって、前記所定の電位以上となる電位を発生することを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタは、Ｐチャネルトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記所定の電位は、ほぼ前記第１の電源電位と同じであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電位発生回路は、
ソースが、前記第２の電源電位が供給された第１の端子に接続し、ドレインが前記第２の電位を出力する出力端子に接続した第２のトランジスタと、
ソース及びゲートが、前記第１の電源電位が供給された第２の端子に接続し、ドレインが前記出力端子に接続した第３のトランジスタと、
入力端子が前記第１の端子に接続し、出力端子が前記第２のトランジスタのゲートに接続したインバータ回路と、
を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記電位発生回路は、前記第２の電源電位が、前記所定の電位以上の場合は、前記第２のトランジスタをオン状態にし、前記所定の電位よりも低くなると、前記第２のトランジスタをオフ状態にして、前記第３のトランジスタをオン状態にすることによって、前記所定の電位以上となる電位を発生することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電位発生回路は、
ソースが、前記第２の電源電位が供給された第１の端子に接続し、ドレインが前記第２の電位を出力する出力端子に接続した第２のトランジスタと、
ソース及びゲートが、前記第１の電源電位が供給された第２の端子に接続し、ドレインが前記出力端子に接続した第３のトランジスタと、
入力端子が前記第１の端子に接続し、出力端子が前記第２のトランジスタのゲートに接続した比較回路とを有し、
前記比較回路は、差動増幅回路を有し、前記差動増幅回路の入力端子には、ソース及びゲートが前記第１の電源電位に接続された、第４のトランジスタのドレインの電位と、第２の電源電位とが供給されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項７】
前記電位発生回路は、前記第２の電源電位が、前記所定の電位以上場合は、前記第２のトランジスタをオン状態にし、前記所定の電位よりも低くなると、前記前記第３のトランジスタをオン状態にすると同時に、前記第２のトランジスタをオフ状態にすることによって、前記所定の電位以上となる電位を発生することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２のトランジスタは、Ｐチャネルトランジスタであり、前記第３及び第４のトランジスタは、Ｎチャネルトランジスタであることを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第３のトランジスタは、前記第２のトランジスタよりも閾値が低いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第４のトランジスタの閾値は、前記第３のトランジスタの閾値とほぼ同じであることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にウェル電圧を印加するＰチャネルトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
半導体記憶装置では、メモリセルを制御する制御回路がメモリセルの周辺に形成されている。この制御回路は、トランジスタやダイオードなどの素子によって構成されており、例えば、図４（ａ）に示すようなＰチャネルトランジスタ４０がある。Ｐチャネルトランジスタ４０は、基板に形成されたウェル内に形成されており、ゲート電圧ＶＧ、ソース電圧ＶＳ、ドレイン電圧ＶＤの他に、ウェル電圧ＶＢが供給されている。ソース電圧ＶＳは、第１の電源から供給されており、電源電位Ｖｃｃである。また、ウェル電圧ＶＢは、半導体記憶装置内のチャージポンプ回路による第２の電源から供給されており、通常、ソース電圧以上に設定された昇圧電位Ｖｐｐに保障されている。すなわち、ＶＢ＝Ｖｐｐ≧ＶＳ＝Ｖｃｃである。
【０００３】
また、Ｐチャネルトランジスタ４０は、図４（ｂ）に示すように、Ｎ型ウェル（または半導体基板）の第１の半導体領域５１と、第１の半導体領域５１内に形成されたＰ型の第２の半導体領域５２，５３と、第１の半導体領域５１上にゲート絶縁膜を介して形成されたゲート電極５４からなる。ゲート電極５４，第２の半導体領域５２，５３，第１の半導体領域５１には、それぞれ、ゲート電圧ＶＧ，ソース電圧ＶＳ，ドレイン電圧ＶＤ，ウェル電圧ＶＢが供給されている。
【０００４】
Ｐ−ｃｈのＭＯＳトランジスタとＮ−ｃｈのＭＯＳトランジスタを直列接続して、両者の接続点を出力端とするＣＭＯＳ回路に関した文献として、出力側からの逆流電流を阻止して非所望の電流が流れない回路について記載した特許文献１がある。
【０００５】
【特許文献１】
特開平７−１３１３３２号公報（図１）
【０００６】
【発明が解決しようとする課題】
このようなＰチャネルトランジスタ４０において、通常、ウェル電圧ＶＢがソース電圧ＶＳ以上となるよう保障した場合でも、動作セル量が多く、大電流が流れると、ウェル電圧を供給している昇圧電位Ｖｐｐの電位が下がり、ウェル電圧ＶＢがソース電圧ＶＳよりも低くなってしまうことがある。また、ノイズが発生した場合にも、ウェル電圧を供給している昇圧電位Ｖｐｐの電位が下がり、ウェル電圧ＶＢがソース電圧ＶＳよりも低くなってしまうことがある。ウェル電圧を供給している昇圧電位Ｖｐｐの電位が下がり、ウェル電圧ＶＢがソース電圧ＶＳよりも、ソースとウェルのＰＮ接合の閾値以上低くなると、順方向バイアスされてＯＮ状態になり、図４（ｂ）内の矢印に示すように、基板に大量のキャリアが発生し、基板、ソース、ウェル等からなる寄生トランジスタがラッチアップしたり、大電流が流れることによって、素子に悪影響を及ぼすという問題があった。
【０００７】
本発明は、上記した問題点を解決すべくなされたもので、ウェル電圧を供給している昇圧電位Ｖｐｐの電位が下がった場合でも、ソースとウェルのＰＮ接合が順方向バイアスされてＯＮ状態になることを抑止し、素子に悪影響を及ぼすことを防ぐことが可能な半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、第１導電型の第１の半導体領域と前記第１の半導体領域内に形成された第２導電型の第２の半導体領域を少なくとも有し、前記第２の半導体領域に第１の電位が供給され、前記第１の半導体領域に第２の電位が供給された第１のトランジスタと、前記第２の電位を発生する電位発生回路とを具備し、
前記電位発生回路は、第１の電源から供給された第１の電源電位と、第２の電源から供給されるとともに前記第１の電源電位以上に設定された第２の電源電位が供給された二端子を有し、
前記第２の電源電位が所定の電位以上の場合は、前記第２の電源電位を出力し、前記第２の電源電位が前記所定の電位よりも低くなると、前記第１の電源電位を出力することによって、前記所定の電位以上となる電位を発生することを特徴としている。
【０００９】
上記した本発明の一形態によれば、第１のトランジスタを構成している第１の半導体領域の電圧を供給している昇圧電位Ｖｐｐの電位が下がった場合でも、第２の半導体領域と第１の半導体領域のＰＮ接合が順方向バイアスされてＯＮ状態になることを抑止し、素子に悪影響を及ぼすことを防ぐことができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１１】
（第１の実施の形態）
図１及び図２に本発明の第１の実施の形態に係る半導体装置を示す。
例えば、半導体記憶装置では、メモリセルを制御する制御回路がメモリセルの周辺に形成されている。この制御回路は、トランジスタやダイオードなどの素子によって構成されており、例えば、図１（ａ）に示すようなＰチャネルトランジスタ１０がある。Ｐチャネルトランジスタ１０は、例えば基板に形成されたウェル内に形成されており、ゲート電圧ＶＧ、ソース電圧ＶＳ、ドレイン電圧ＶＤの他に、ウェル電圧（バックゲート電圧）ＶＢが供給されている。ウェル電圧に限定されず、基板電圧であってもよい。
【００１２】
また、Ｐチャネルトランジスタ１０は、図１（ｂ）に示すように、Ｎ型ウェル（または半導体基板）の第１の半導体領域１１と、第１の半導体領域１１内に形成されたＰ型の第２の半導体領域１２，１３と、第１の半導体領域１１上にゲート絶縁膜を介して形成されたゲート電極１４からなる。ゲート電極１４，第２の半導体領域１２，１３，第１の半導体領域１１には、それぞれ、ゲート電圧ＶＧ，ソース電圧ＶＳ，ドレイン電圧ＶＤ，ウェル電圧ＶＢが供給されている。
【００１３】
図１に示した所定のＰチャネルトランジスタ１０のウェル電圧ＶＢに供給される電位は、図２に示したウェル電圧発生回路によって、調整された昇圧電位Ｖｐｐ’が供給されている。図２に示したウェル電圧発生回路には、半導体記憶装置内のチャージポンプ回路（図示しない）による第２の電源から供給されている昇圧電位Ｖｐｐを供給する端子Ａと、第１の電源から供給されている電源電位Ｖｃｃを供給する端子Ｂが設けられ、調整された昇圧電位Ｖｐｐ’が出力端子から出力されている。
【００１４】
端子Ａと端子Ｂの間には、電位切り替え回路として、Ｐチャネルトランジスタ２１とＮチャネルトランジスタ２２が直列に接続されている。端子Ａ側には、Ｐチャネルトランジスタ２１のソースが接続され、Ｐチャネルトランジスタ２１のゲートは、インバータ回路２３の出力に接続されている。インバータ回路２３の入力は、端子Ａに接続されている。また、Ｐチャネルトランジスタ２１のバックゲートとドレインが接続されている。インバータ回路２３は、ＣＭＯＳ回路で構成され、第１の電源電位Ｖｃｃ及び基準電位Ｖｓｓ（例えば、接地電位）に接続されている。
【００１５】
また、端子Ｂ側には、Ｎチャネルトランジスタ２２のソースが接続されている。Ｎチャネルトランジスタ２２のソースとゲートは接続されており、ダイオード接続されている。Ｎチャネルトランジスタ２２のウェル電圧は、基準電位Ｖｓｓであり、例えば、接地電位となっている。接続されたＰチャネルトランジスタ２１及びＮチャネルトランジスタ２２のドレイン電圧が、所定のＰチャネルトランジスタ１０のウェルに印加されるウェル電圧ＶＢとなる。Ｎチャネルトランジスタ２２の閾値Ｖｔｈｎは、Ｐチャネルトランジスタ２１の閾値Ｖｔｈｐよりも低く、Ｎチャネルトランジスタ２２の閾値Ｖｔｈｎは、例えば、約０．２Ｖ〜０．３Ｖであり、Ｐチャネルトランジスタ２１の閾値Ｖｔｈｐは、例えば、約０．６Ｖである。ウェル電圧発生回路を構成するＰチャネルトランジスタ２１及びＮチャネルトランジスタ２２は、ウェル電圧を発生するために設けられており、電流量が比較的少ないため、低消費型の素子で構成することができる。
【００１６】
続いて、図２に示したウェル電圧発生回路の動作について説明する。端子Ａの電圧Ｖｐｐが、端子Ｂの電圧Ｖｃｃ以上、すなわち、Ｖｐｐ≧Ｖｃｃである場合は、Ｐチャネルトランジスタ２１がＯＮし、Ｎチャネルトランジスタ２２がＯＦＦするため、ウェル電位ＶＢは、端子Ａに印加された昇圧電位Ｖｐｐである。すなわち、ＶＢ＝Ｖｐｐである。例えば、動作セル量が多く、大電流が流れた場合やノイズが発生した場合に、端子Ａに印加されている昇圧電位Ｖｐｐが低くなることがある。端子Ａに印加されている電圧が低くなると、Ｐチャネルトランジスタ２１がＯＦＦする。続いて、閾値が低いＮチャネルトランジスタ２２がＯＮするため、ウェル電圧ＶＢは、ＶＢ＝Ｖｃｃ−Ｖｔｈｎとなり、ほぼ電源電位Ｖｃｃである。Ｎチャネルトランジスタ２２は、閾値の低いトランジスタで構成しているため、ウェルとソースのＰＮ接合が順方向バイアスされてＯＮ状態になる前に、Ｎチャネルトランジスタ２２をＯＮすることができる。
【００１７】
よって、図１に示した所定のＰチャネルトランジスタ１０のウェル電圧ＶＢは、ウェル電圧の昇圧電位Ｖｐｐの電位が下がると、ソース電圧ＶＳの側から電位を供給し、ウェルとソースのＰＮ接合が順方向バイアスされてＯＮ状態にならないよう、所定の電圧以上になるよう保障している。したがって、ウェル電圧を供給している昇圧電位Ｖｐｐの電位が下がった場合でも、ソースとウェルのＰＮ接合が順方向バイアスされてＯＮ状態になることを抑止し、素子に悪影響を及ぼすことを防ぐことができる。
【００１８】
なお、ソースとウェルのＰＮ接合は、ウェル電圧ＶＢがソース電圧ＶＳよりも低い場合、ソースとウェルのＰＮ接合の閾値以下のときであっても、多少の電荷が流れることがあるが、基板に大量のキャリアが発生して、寄生トランジスタがラッチアップしたり、大電流が流れることはないため、素子に悪影響を及ぼすことはない。
【００１９】
また、本実施の形態では、比較的簡易な回路によって実現することができるため、小スペースに設けることができ、有効である。また、所定のトランジスタ一つに対して、本回路を一つ設けてもよいし、所定のトランジスタ複数に対して、本回路を一つ設けてもよい。また、所定のトランジスタの近くに、比較的簡易な回路で設けることができるため、信号の遅延や分配による誤動作を低減することができ、容易に形成することができる。
【００２０】
（第２の実施の形態）
図３に本発明の第２の実施の形態に係る半導体装置を示す。
例えば、半導体記憶装置では、メモリセルを制御する制御回路がメモリセルの周辺に形成されている。この制御回路は、トランジスタやダイオードなどの素子によって構成されており、例えば、前記した第１の実施の形態と同様に、図１（ａ）に示すようなＰチャネルトランジスタ１０がある。Ｐチャネルトランジスタ１０は、例えば基板に形成されたウェル内に形成されており、ゲート電圧ＶＧ、ソース電圧ＶＳ、ドレイン電圧ＶＤの他に、ウェル電圧（バックゲート電圧）ＶＢが供給されている。ウェル電圧に限定されず、基板電圧であってもよい。
【００２１】
また、Ｐチャネルトランジスタ１０は、図１（ｂ）に示すように、Ｎ型ウェル（または半導体基板）の第１の半導体領域１１と、第１の半導体領域１１内に形成されたＰ型の第２の半導体領域１２，１３と、第１の半導体領域１１上にゲート絶縁膜を介して形成されたゲート電極１４からなる。ゲート電極１４，第２の半導体領域１２，１３，第１の半導体領域１１には、それぞれ、ゲート電圧ＶＧ，ソース電圧ＶＳ，ドレイン電圧ＶＤ，ウェル電圧ＶＢが供給されている。
【００２２】
図１に示した所定のＰチャネルトランジスタ１０のウェル電圧ＶＢに供給される電位は、図３に示したウェル電圧発生回路によって、調整された昇圧電位Ｖｐｐ’が供給されている。図３に示したウェル電圧発生回路には、半導体記憶装置内のチャージポンプ回路（図示しない）による第２の電源から供給されている昇圧電位Ｖｐｐを供給する端子Ａと、第１の電源から供給されている電源電位Ｖｃｃを供給する端子Ｂが設けられ、調整された昇圧電位Ｖｐｐ’が出力端子から出力されている。端子Ａと端子Ｂの間には、Ｐチャネルトランジスタ２１とＮチャネルトランジスタ２２が直列に接続されている。
【００２３】
端子Ａ側には、Ｐチャネルトランジスタ２１のソースが接続され、Ｐチャネルトランジスタ２１のゲートは、比較回路２４の出力に接続されている。比較回路２４は、負荷としてカレントミラー部が一部に接続された差動増幅回路２５によって構成される。カレントミラー部は２つのＰチャネルトランジスタによって構成されており、差動増幅回路の入力には、Ｎチャネルトランジスタからなる２つの差動トランジスタが構成されている。差動増幅回路の２入力には、昇圧電位Ｖｐｐ及び電位Ｖｃｃ−Ｖｔｈｎが入力されている。差動増幅回路の１入力は、端子Ａに接続されている。また、Ｖｔｈｎは、差動増幅回路の他の入力に接続された電源電位Ｖｃｃと接続されているＮチャネルトランジスタ２６の閾値であり、電位Ｖｃｃ−Ｖｔｈｎは、ソースとゲートが接続されたＮチャネルトランジスタ２６のソースに、電源電位Ｖｃｃが接続されることによって生成されている。また、Ｐチャネルトランジスタ２１のバックゲートとドレインが接続されている。
【００２４】
また、端子Ｂ側には、Ｎチャネルトランジスタ２２のソースが接続されている。Ｎチャネルトランジスタ２２のソースとゲートは接続されており、ダイオード接続されている。Ｎチャネルトランジスタ２２のウェル電圧は、基準電位Ｖｓｓであり、例えば、接地電位となっている。接続されたＰチャネルトランジスタ２１及びＮチャネルトランジスタ２２のドレイン電圧が、所定のＰチャネルトランジスタ１０のウェルに印加されるウェル電圧ＶＢとなる。Ｎチャネルトランジスタ２２の閾値Ｖｔｈｎは、Ｐチャネルトランジスタ２１の閾値Ｖｔｈｐよりも低く、Ｎチャネルトランジスタ２２の閾値Ｖｔｈｎは、例えば、約０．２Ｖ〜０．３Ｖであり、Ｐチャネルトランジスタ２１の閾値Ｖｔｈｐは、例えば、約０．６Ｖである。Ｎチャネルトランジスタ２２と、差動増幅回路の入力に接続されたＮチャネルトランジスタ２６は、同じタイプのトランジスタで形成されており、閾値はほぼ同じである。ウェル電圧発生回路を構成するＰチャネルトランジスタ２１及びＮチャネルトランジスタ２２は、ウェル電圧を発生するために設けられており、電流量が比較的少ないため、低消費型の素子で構成することができる。
【００２５】
続いて、図３に示したウェル電圧発生回路の動作について説明する。例えば、動作セルが多く、端子Ａに電位を供給している電源に大電流が流れた場合やノイズが発生した場合、端子Ａに印加されている昇圧電位Ｖｐｐが低くなることがある。比較回路２４では、端子Ａに印加されている電圧が低くなるなどして、比較回路２４への入力電圧の差が生じると、両差動トランジスタの電流関係を保持する方向で出力電流が増減する。カレントミラー部を構成するＰチャネルトランジスタの電流を出力側の差動トランジスタと出力電流とで分配することになるため、出力電流は、出力端子に接続されている負荷には関係なく一定電流となる。入力電圧の差が出力電圧となり、その増幅度は、外部からコントロールすることが可能である。
【００２６】
比較回路２４は、昇圧電位Ｖｐｐがある設定レベル以下のときに、‘Ｈ’レベルを出力する。すなわち、Ｖｐｐが電位Ｖｃｃ−Ｖｔｈｎ以下であるときに、‘Ｈ’レベルを出力し、昇圧電位Ｖｐｐが設定レベル以上のときには、‘Ｌ’レベルを出力する。よって、端子Ａに印加されている電圧が低くなり、閾値の低いＮチャネルトランジスタ２２がＯＮすると同時に、Ｐチャネルトランジスタ２１がＯＦＦするよう、設定することが可能である。ウェル電圧ＶＢは、ＶＢ＝Ｖｃｃ−Ｖｔｈｎとなり、ほぼ電源電位Ｖｃｃである。Ｎチャネルトランジスタ２２は、閾値の低いトランジスタで構成しているため、ウェルとソースのＰＮ接合が順方向バイアスされる前に速やかにＯＮすることができる。
【００２７】
よって、図１に示した所定のＰチャネルトランジスタ１０のウェル電圧ＶＢは、ウェル電圧を供給している昇圧電位Ｖｐｐの電位が一定電位よりも下がると、ソース電圧の電源電位Ｖｃｃ側から電位を供給し、ウェルとソースのＰＮ接合が順方向バイアスされてＯＮ状態にならないよう、所定の電圧以上になるよう保障している。したがって、ウェル電圧を供給している昇圧電位Ｖｐｐの電位が下がった場合でも、ソースとウェルのＰＮ接合が順方向バイアスされてＯＮ状態になることを抑止し、素子に悪影響を及ぼすことを防ぐことができる。
【００２８】
なお、ソースとウェルのＰＮ接合は、ウェル電圧ＶＢがソース電圧ＶＳよりも低い場合、ソースとウェルのＰＮ接合の閾値以下のときであっても、多少の電荷が流れることがあるが、基板に大量のキャリアが発生して、寄生トランジスタがラッチアップしたり、大電流が流れることはないため、素子に悪影響を及ぼすことはない。
【００２９】
また、本実施の形態では、ウェル電圧を供給している昇圧電位Ｖｐｐの電位が下がり、Ｎチャネルトランジスタ２２がＯＮすると同時に、Ｐチャネルトランジスタ２１がＯＦＦすることができるため、ウェル電圧を供給している昇圧電位Ｖｐｐの電位が下がり始めたときに、Ｐチャネルトランジスタ２１がＯＦＦし、Ｎチャネルトランジスタ２２が完全にＯＮする間の電位のフローティング状態を防ぐことができる。
【００３０】
【発明の効果】
以上詳述したように、本発明によれば、第１のトランジスタを構成している第１の半導体領域の電圧を供給している昇圧電位Ｖｐｐの電位が下がった場合でも、第２の半導体領域と第１の半導体領域のＰＮ接合が順方向バイアスされてＯＮ状態になることを抑止し、素子に悪影響を及ぼすことを防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１及び第２の実施の形態に係る半導体装置を示す回路図及び要部断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置を示す回路図である。
【図３】本発明の第２の実施の形態に係る半導体装置を示す回路図である。
【図４】従来の半導体装置を示す回路図及び要部断面図である。
【符号の説明】
１０，２１，４０  Ｐチャネルトランジスタ
１１，５１  第１の半導体領域
１２，１３，５２，５３  第２の半導体領域
１４，５４  ゲート電極
２２，２６  Ｎチャネルトランジスタ
２３  インバータ回路
２４  比較回路
２５  差動増幅回路
【図１】
2004235499.tif 000003
【図２】
2004235499.tif 000004
【図３】
2004235499.tif 000005
【図４】
2004235499.tif 000006