(57)【要約】【課題】１層ポリシリコン構造のＥＥＰＲＯＭにおいて、カップリング絶縁膜の絶縁耐圧及び信頼性の低下を抑制することができるとともに、ＢＮ層の濃度制御をより容易に行うことを第１の目的とする。加えて、メモリトランジスタのカップリング絶縁膜及びゲート絶縁膜と、選択トランジスタのゲート絶縁膜とを同時に形成するとき、カップリング絶縁膜の膜厚ばらつきを抑制することを第２の目的とする。【解決手段】表面にＬＯＣＯＳ酸化膜２が形成されている半導体基板１のうち、センストランジスタの形成予定領域にコントロールゲートとしてのＢＮ層５を形成すると共に、トンネル膜の形成予定領域にＢＮ層４を形成する。そして、基板１の表面上に、ＣＶＤ法により、ＯＮＯ膜を形成することで、カップリング絶縁膜７、センストランジスタのゲート絶縁膜８、選択トランジスタのゲート絶縁膜１２を同時に形成する。【選択図】　　　　図２
2004134621.tif 000002
【特許請求の範囲】
【請求項１】
コントロールゲートとしての不純物拡散層（５）と、フローティングゲート（６）と、前記不純物拡散層（５）と前記フローティングゲート（６）との間に形成されたカップリング絶縁膜（７）とを有する１層ポリシリコン構造のＥＥＰＲＯＭ半導体装置の製造方法において、
半導体基板（１）の表層に前記不純物拡散層（５）を形成する工程と、
前記不純物拡散層（５）の表面上に、ＣＶＤ法にて、下層側シリコン酸化膜（２１）、中間シリコン窒化膜（２２）、及び上層側シリコン酸化膜（２３）を順に積層することで、ＯＮＯ膜（２０）により構成されたカップリング絶縁膜（７）を形成する工程とを有することを特徴とするＥＥＰＲＯＭ半導体装置の製造方法。
【請求項２】
コントロールゲートとしての不純物拡散層（５）と、フローティングゲート（６）と、前記不純物拡散層（５）と前記フローティングゲート（６）との間に形成されたカップリング絶縁膜（７）とを有する１層ポリシリコン構造のＥＥＰＲＯＭ半導体装置の製造方法において、
半導体基板（１）の表層に前記不純物拡散層（５）を形成する工程と、
前記不純物拡散層（５）の表面上に、ＣＶＤ法により、オキシナイトライド膜を形成することで、カップリング絶縁膜（７）を形成することを特徴とするＥＥＰＲＯＭ半導体装置の製造方法。
【請求項３】
コントロールゲートとしての不純物拡散層（５）と、フローティングゲート（６）と、前記不純物拡散層（５）とフローティングゲート（６）との間に形成されたカップリング絶縁膜（７）と、前記フローティングゲート（６）の下側に形成されたゲート絶縁膜（８）とを有して構成されたメモリトランジスタと、
ゲート電極（１３）の下側にゲート絶縁膜（１２）を有して構成された選択トランジスタとを備えてなる１層ポリシリコン構造のＥＥＰＲＯＭ半導体装置の製造方法において、
前記半導体基板（１）の表面上に、ＣＶＤ法により、下層側シリコン酸化膜（２１）、中間シリコン窒化膜（２２）、及び上層側シリコン酸化膜（２３）を順に成膜することで、ＯＮＯ膜（２０）により構成された前記カップリング絶縁膜（７）と、前記メモリトランジスタ及び選択トランジスタにおけるゲート絶縁膜（８、１２）とを同時に形成することを特徴とするＥＥＰＲＯＭ半導体装置の製造方法。
【請求項４】
コントロールゲートとしての不純物拡散層（５）と、フローティングゲート（６）と、前記不純物拡散層（５）とフローティングゲート（６）との間に形成されたカップリング絶縁膜（７）と、前記フローティングゲート（６）の下側に形成されたゲート絶縁膜（８）とを有して構成されたメモリトランジスタと、
ゲート電極の下側にゲート絶縁膜（１２）を有して構成された選択トランジスタとを備えてなる１層ポリシリコン構造のＥＥＰＲＯＭ半導体装置の製造方法において、
前記半導体基板（１）の表面上に、ＣＶＤ法により、オキシナイトライド膜を成膜することで、前記カップリング絶縁膜（７）と、前記メモリトランジスタ及び選択トランジスタにおけるゲート絶縁膜（８、１２）とを同時に形成することを特徴とするＥＥＰＲＯＭ半導体装置の製造方法。
【請求項５】
前記カップリング絶縁膜（７）の形成と同時に、前記半導体基板（１）の表面のうち、トンネル絶縁膜の形成予定領域上に、前記カップリング絶縁膜（７）と同じ絶縁膜を形成した後、
前記トンネル絶縁膜の形成予定領域上に形成された前記絶縁膜を、ドライエッチングにより除去する工程と、
前記トンネル絶縁膜の形成予定領域上にトンネル絶縁膜（３）を形成する工程とを有することを特徴とする請求項１ないし４のいずれか１つに記載のＥＥＰＲＯＭ半導体装置の製造方法。
【請求項６】
前記カップリング絶縁膜（７）の形成と同時に、前記半導体基板（１）の表面のうち、トンネル絶縁膜の形成予定領域上に、前記ＯＮＯ膜（２０）を形成しており、
前記トンネル絶縁膜の形成予定領域上に形成された前記上層側シリコン酸化膜（２３）及び前記中間シリコン窒化膜（２２）をドライエッチングにより除去する工程と、
前記メモリトランジスタ及び前記選択トランジスタの形成予定領域上に形成された前記上層側シリコン酸化膜（２３）と、前記トンネル絶縁膜の形成予定領域上に形成された前記下層側シリコン酸化膜（２１）とをウェットエッチングにより除去する工程と、
前記メモリトランジスタ及び選択トランジスタの形成予定領域にて、前記中間シリコン窒化膜（２２）の上に上層側シリコン酸化膜（２３）を新たに形成すると同時に、トンネル酸化膜（３）を形成する工程とを有することを特徴とする請求項１又は３に記載のＥＥＰＲＯＭ半導体装置の製造方法。
【請求項７】
前記トンネル膜を形成する工程では、シリコン酸化膜を形成した後、前記シリコン酸化膜に窒化再酸化処理を行うことで前記トンネル膜を形成することを特徴とする請求項５又は６に記載のＥＥＰＲＯＭ半導体装置の製造方法。
【請求項８】
半導体基板（１）の埋め込み層をコントロールゲートとして使用する１層ポリシリコン構造のＥＥＰＲＯＭ半導体装置において、
電気的な書き込み、消去に使用するトンネル膜（３）が形成されている領域を除く、メモリトランジスタ及び選択トランジスタにおけるゲート絶縁膜（８、１２）が、ＣＶＤ法により形成されたＯＮＯ膜（２０）又はオキシナイトライド膜より構成されていることを特徴とするＥＥＰＲＯＭ半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に電気的にプログラム可能であり、かつ電気的に消去可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＥＥＰＲＯＭの構造として、１層ポリシリコンゲート電極構造がある。このような構造のＥＥＰＲＯＭは、メモリトランジスタと、選択トランジスタとを備えている。メモリトランジスタは、ＢＮ層（埋め込み拡散層）から構成されたコントロールゲートと、コントロールゲート上に形成され、酸化膜により構成されたカップリング絶縁膜と、このカップリング絶縁膜上に形成され、多結晶シリコンにより構成された浮遊ゲートとからなるセンストランジスタ領域と、トンネル膜が形成されているトンネル領域とを有している。
【０００３】
一方、選択トランジスタは、ソース、ドレインとＳｉ基板表面上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを有している（非特許文献１参照）。
【０００４】
このような構造のＥＥＰＲＯＭにおいて、ＢＮ層上にカップング絶縁膜をＯ２雰囲気下での熱酸化、いわゆるドライ酸化にて形成した場合では、以下の問題がある。
【０００５】
ドライ酸化法は、一般的に１０００℃程度の温度にて行うため、この熱酸化により、Ｓｉ基板に注入されていた不純物が、Ｓｉ基板と形成された酸化膜との界面に析出したり、形成された酸化膜に混入してしまう。また、熱酸化にて行うため、熱酸化後のＳｉ基板表面が後退する、いわゆるＳｉ基板表面のくわれが起きる。このため、Ｓｉ基板に注入されていた不純物が形成された酸化膜中に含まれてしまう。これらにより、カップリング絶縁膜の絶縁耐圧及び信頼性が低下する。
【０００６】
また、通常、カップリング絶縁膜の形成は、Ｓｉ基板にＢＮ層を形成した後に行う。具体的には、半導体基板の表層に不純物をイオン注入し、１０００℃程度の温度にて、熱拡散させることでＢＮ層を形成する。その後、上述したように、この熱拡散処理と同じ温度にてドライ酸化することで、カップリング絶縁膜を形成する。このため、ＢＮ層が再度熱拡散されてしまい、ＢＮ層の濃度プロファイル制御が困難となる。
【０００７】
これに対して、ドライ酸化の代わりに、Ｏ２、Ｈ２雰囲気下での熱酸化、いわゆるパイロ酸化法により、カップリング絶縁膜を形成する方法が考えられる。このときの熱処理温度は、８００〜９００℃であり、ドライ酸化法よりも温度が低く、熱拡散処理の温度よりも低い。このことから、パイロ酸化法により、カップリング絶縁膜を形成したときでは、ドライ酸化法にて形成したときと比較して、不純物の析出を抑制することができ、また、ＢＮ層の濃度制御を容易に行うことができる。
【０００８】
【非特許文献１】
竹淵政孝、外５名、「ＡＳＩＣに最適な定電圧・低消費電力ＥＥＰＲＯＭ技術」、電子情報通信学会技術研究報告、電子情報通信学会、ＳＭ
Ｄ９２−６９、ｐ．４３−４８
【０００９】
【発明が解決しようとする課題】
しかしながら、書き換え回数の向上のためには、トンネル膜と同様に、カップリング絶縁膜の膜質の向上が求められている。このため、高温のドライ酸化では、前述のような不純物の析出や、Ｓｉくわれによる不純物の取り込みにより、カップリング絶縁膜の膜質が低下する。このとき、さらに高温の熱処理が加わるため、ＢＮ層の濃度プロファイルの制御が困難となる。
【００１０】
さらに、書き換え性能のばらつきを抑制するためには、このカップリング絶縁膜の膜厚ばらつきを制御する必要がある。通常、カップリング絶縁膜と、センストランジスタのゲート酸化膜と、選択トランジスタのゲート酸化膜は、工程数削減によるコスト低下のため、同時に形成されることが多い。このとき、ＢＮ層は非常に高濃度であるため、ＢＮ層上では、いわゆる増速酸化により、センストランジスタ及び選択トランジスタのゲート酸化膜と比較して、カップリング絶縁膜の膜厚が厚くなってしまう。このため、カップリング絶縁膜の膜厚のばらつきが大きくなってしまう。
【００１１】
本発明は上記点に鑑みて、カップリング絶縁膜の絶縁耐圧及び信頼性の低下を抑制することができるとともに、ＢＮ層の濃度制御をより容易に行うことができるＥＥＰＲＯＭ半導体装置の製造方法を提供することを第１の目的とする。
【００１２】
また、第１の目的に加え、メモリトランジスタのカップリング絶縁膜及びゲート絶縁膜と、選択トランジスタのゲート絶縁膜とを同時に形成するとき、カップリング絶縁膜の膜厚のばらつきを抑えることができるＥＥＰＲＯＭ半導体装置の製造方法を提供することを第２の目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）の表層に不純物拡散層（５）を形成する工程と、不純物拡散層（５）の表面上に、ＣＶＤ法にて、下層側シリコン酸化膜（２１）、中間シリコン窒化膜（２２）、及び上層側シリコン酸化膜（２３）を順に積層することで、ＯＮＯ膜（２０）により構成されたカップリング絶縁膜（７）を形成する工程とを有することを特徴としている。
【００１４】
ＣＶＤ法で酸化膜を形成するとき、ドライ酸化やパイロ酸化での熱酸化法よりも低い加熱温度にて、酸化膜を形成することができる。
【００１５】
このため、本発明によれば、熱酸化法でカップリング絶縁膜を形成した場合と比較して、半導体基板中の不純物による半導体基板表面とカップリング絶縁膜との界面での析出や、半導体基板中の不純物がカップリング絶縁膜中へ混入することを抑制することができる。また、パイロ酸化法よりも加熱温度が低いことから、パイロ酸化によりカップリング絶縁膜を形成したときと比較して、ＢＮ層の濃度制御をより容易に行うことができる。
【００１６】
また、本発明では、半導体基板表面上に酸化膜を堆積させることから、半導体基板表面のくわれを抑制することができる。このため、カップリング絶縁膜中への不純物の混入を抑制することができる。これらの結果、本発明によれば、カップリング絶縁膜を熱酸化法により形成した場合と比較して、カップリング絶縁膜の絶縁耐圧及び信頼性の低下を抑制することができる。
【００１７】
請求項２に記載の発明では、半導体基板（１）の表層に不純物拡散層（５）を形成する工程と、不純物拡散層（５）の表面上に、ＣＶＤ法により、オキシナイトライド膜を形成することで、カップリング絶縁膜（７）を形成することを特徴としている。
【００１８】
ＣＶＤ法でオキシナイトライド膜を形成するとき、ドライ酸化やパイロ酸化の熱酸化法よりも低い加熱温度にて、酸窒化膜を形成することができる。このため、本発明によれば、熱酸化法により、カップリング絶縁膜を形成した場合と比較して、半導体基板中の不純物による半導体基板表面とカップリング絶縁膜との界面での析出や、半導体基板中の不純物がカップリング絶縁膜中へ混入することを抑制することができる。また、パイロ酸化法よりも加熱温度が低いことから、パイロ酸化によりカップリング絶縁膜を形成したときと比較して、ＢＮ層の濃度プロファイル制御をより容易に行うことができる。
【００１９】
また、本発明では、半導体基板表面上にオキシナイトライド膜を堆積させることから、半導体基板表面のくわれを抑制することができる。このため、カップリング絶縁膜中への不純物の混入を抑制することができる。これらの結果、本発明によれば、カップリング絶縁膜を熱酸化法により形成した場合と比較して、カップリング絶縁膜の絶縁耐圧及び信頼性の低下を抑制することができる。
【００２０】
請求項３、４に記載の発明は、カップリング絶縁膜の形成と選択トランジスタのゲート絶縁膜との形成とを同時に行うことを特徴としている。請求項３、４はそれぞれ、請求項１、２と同様の効果があり、さらに以下の効果もある。
【００２１】
半導体基板上に、ＣＶＤ法により請求項３に示すようにＯＮＯ膜、又は請求項４に示すようにオキシナイトライド膜を堆積させていることから、熱酸化法により酸化膜を形成したときのように、膜の成長速度が半導体基板の不純物濃度に影響されることはない。このため、ＢＮ層上のカップリング絶縁膜の膜厚ばらつきを抑制することができる。
【００２２】
請求項５に記載の発明では、カップリング絶縁膜（７）の形成と同時に、半導体基板（１）の表面のうち、トンネル絶縁膜の形成予定領域上に、カップリング絶縁膜（７）と同じ絶縁膜を形成した後、トンネル絶縁膜の形成予定領域上に形成された絶縁膜を、ドライエッチングにより除去する工程と、トンネル絶縁膜の形成予定領域上にトンネル絶縁膜（３）を形成する工程とを有することを特徴としている。
【００２３】
このようにして、トンネル絶縁膜を形成することができる。
【００２４】
請求項６に記載の発明では、トンネル絶縁膜の形成予定領域上に形成された上層側シリコン酸化膜（２３）及び中間シリコン窒化膜（２２）をドライエッチングにより除去する工程と、メモリトランジスタ及び選択トランジスタの形成予定領域上に形成された上層側シリコン酸化膜（２３）と、トンネル絶縁膜の形成予定領域上に形成された下層側シリコン酸化膜（２１）とをウェットエッチングにより除去する工程と、メモリトランジスタ及び選択トランジスタの形成予定領域にて、中間シリコン窒化膜上に上層側シリコン酸化膜（２３）を新たに形成すると同時に、トンネル酸化膜を形成する工程とを有することを特徴としている。
【００２５】
このようにして、トンネル絶縁膜を形成することができる。
【００２６】
なお、請求項５のように、トンネル絶縁膜の形成予定領域にて、カップリング絶縁膜の形成と同時に形成された絶縁膜を全てを除去して、トンネル絶縁膜を形成する場合では、ドライエッチングにより基板表面がダメージを受けてしまう恐れがある。
【００２７】
また、請求項５の発明を実施する際、具体的には、例えば、トンネル絶縁膜の形成予定領域以外をレジストマスクにて覆いながら、絶縁膜をドライエッチングし、その後、レジストマスクを除去する。この場合、基板表面が露出した状態にてレジストマスクを除去するため、基板表面にレジストが付着し汚染されてしまう恐れがある。これらにより、その後に形成されたトンネル絶縁膜の信頼性が低下する恐れがある。
【００２８】
これに対して、請求項６に記載の発明によれば、トンネル絶縁膜の形成予定領域にて、下層側シリコン酸化膜を残した状態にて、トンネル絶縁膜の形成予定領域にレジストを除去した後、下層側酸化膜を除去している。このことから、レジストによる基板表面の汚染を抑制することができる。また、ウェットエッチングにより下層側酸化膜を除去していることから、基板表面に与えられるダメージを低減することができる。これらにより、トンネル絶縁膜の信頼性が低下することを抑制することができる。
【００２９】
請求項７に示すように、トンネル膜を形成する工程では、例えば、シリコン酸化膜を形成した後、このシリコン酸化膜に窒化再酸化処理にてトンネル膜を形成することができる。
【００３０】
請求項８に記載の発明では、電気的な書き込み、消去に使用するトンネル膜（３）が形成されている領域を除く、メモリトランジスタ及び選択トランジスタにおけるゲート絶縁膜（８、１２）が、ＣＶＤ法により形成されたＯＮＯ膜（２０）又はオキシナイトライド膜より構成されていることを特徴と特徴としている。
【００３１】
このＥＥＰＲＯＭ半導体装置は、請求項３又は４に記載の発明により製造されるものである。
【００３２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３３】
【発明の実施の形態】
（第１実施形態）
図１に本発明を適用した第１実施形態における１層ポリシリコン構造のＥＥＰＲＯＭの断面図を示す。
【００３４】
図１に示すように、このＥＥＰＲＯＭはＰ−型半導体基板１を備えている。半導体基板１の表面には素子分離用の絶縁膜としてのＬＯＣＯＳ酸化膜２が形成されている。そして、半導体基板１には、メモリトランジスタとメモリトランジスタを選択するための選択トランジスタとが形成されている。メモリトランジスタは、半導体基板１の表面にトンネル膜３が形成されているトンネル領域と、消去、書き込み後の読み出しにおけるＥＥＰＲＯＭ素子のオン、オフを決めるしきい値を制御するセンストランジスタとを有する構成となっている。
【００３５】
メモリトランジスタでは、半導体基板１の表層のうち、トンネル領域にＢＮ層（埋め込み拡散層）４が形成されており、センストランジスタにＢＮ層５から構成されたコントロールゲートが形成されている。
【００３６】
また、センストランジスタのうち、コントロールゲート上に形成されたカップリング絶縁膜７と、ゲート絶縁膜８と、トンネル膜３との上に、ポリシリコンにより構成されたフローティングゲート６が形成されている。なお、図１では、フローティングゲート６ａ、６ｂ、６ｃに分かれて記載されているが、これらは連続した１つのフローティングゲート６である。
【００３７】
そして、センストランジスタの半導体基板１の表層で、ＬＯＣＯＳ酸化膜２とＢＮ層４との間の領域には、フローティングゲート６ａの両側に、Ｎ−型ドレイン側電界緩和層９と、Ｎ＋型ソース層１０及びＮ−型ソース側電界緩和層１１とが形成されている。
【００３８】
一方、選択トランジスタは、半導体基板１の表面上にゲート絶縁膜１２が形成されており、ゲート絶縁膜１２の上にゲート電極１３が形成されている。そして、半導体基板１の表層のうち、ゲート電極１３の両側にＮ−型ソース側電界緩和層１４、Ｎ型ドレイン層１５、及びＮ−型電界緩和層１６が形成されている。
【００３９】
なお、メモリトランジスタのうち、センストランジスタにおけるカップリング絶縁膜７とは、コントロールゲート５とフローティングゲート６の絶縁性を保つためのものであり、また、適正な書き換えを可能にするために、トンネル膜に高い電界がかかるように設定されている膜である。
【００４０】
本実施形態では、このカップリング絶縁膜７と、ゲート絶縁膜８と、選択トランジスタにおけるゲート絶縁膜１２とがＣＶＤ法により形成されたＯＮＯ（Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ）膜２０により構成されている。なお、ＯＮＯ膜２０は基板側から順にボトム酸化膜２１、中間窒化膜２２、トップ酸化膜２３から構成された膜であり、それぞれの膜厚は、例えば６〜１０ｎｍ、１０〜１４ｎｍ、４〜１０ｎｍである。また、これらの膜が順に、特許請求の範囲に記載の下層側シリコン酸化膜、中間シリコン窒化膜、上層側シリコン酸化膜に相当する。
【００４１】
本実施形態におけるＥＥＰＲＯＭは、例えば、コントロールゲート５に正バイアスを印加することにより発生するファウラー・ノルトハイムトンネル電流により、ＢＮ層４から電子をフローティングゲート６に注入することにより、メモリ情報の消去を行う。
【００４２】
また、ＢＮ層４に正バイアスを印加することにより発生するファウラー・ノルトハイムトンネル電流により、フローティングゲート６から電子をＢＮ層４に引き抜くことによりメモリに情報を書き込む。
【００４３】
次に本実施形態におけるＥＥＰＲＯＭの製造方法を説明する。図２（ａ）〜（ｃ）にこのＥＥＰＲＯＭの製造工程を示す。また、図３（ａ）〜（ｃ）に、図２中の領域Ｃ、領域Ｄの拡大図を示す。なお、図３（ａ）、（ｂ）、（ｃ）は、それぞれ順に図２（ａ）、（ｂ）、（ｃ）に対応している。
【００４４】
〔図２（ａ）に示す工程〕
シリコンにより構成された半導体基板１の表面にフィールド絶縁膜としてのＬＯＣＯＳ酸化膜２を形成する。これにより、形成予定の各素子を絶縁分離する。次に、半導体基板１のうち、コントロールゲートの形成予定領域と、トンネル膜が形成される予定の領域の下側にイオン注入し、熱拡散処理を行う。これにより、不純物拡散層により構成されたコントロールゲート５と、トンネル領域のＢＮ層４とを形成する。このとき、コントロールゲートの濃度は、Ａｓ、又はＰなどで８×１０１８〜１×１０２０ａｔｍ／ｃｍ程度とする。
【００４５】
その後、ＨＴＯ装置などにて、モノシラン、ジクロルシランガスを用いて、半導体基板１の表面上にシリコン酸化膜を成膜する。これにより、メモリトランジスタと選択トランジスタの全領域上にボトム酸化膜２１を形成する。同装置又はＬＰ−ＣＶＤ用装置などにて、シリコン窒化膜を成膜する。これにより、ボトム酸化膜２１の上に、中間窒化膜２２を形成する。そして、ボトム酸化膜２１の形成と同様の処理にて、シリコン酸化膜を成膜することで、トップ酸化膜２３を形成する。このようにして、図２（ａ）、図３（ａ）に示すように、半導体基板１の表面上に、カップリング絶縁膜７、ゲート絶縁膜８、１２としてのＯＮＯ膜２０を形成する。
【００４６】
なお、図示しないが、ボトム酸化膜２１の形成と中間窒化膜２２の形成との間にて、いわゆる酸窒化アニールを行うこともできる。すなわち、ボトム酸化膜２１を形成した後、酸素、及び窒素雰囲気中でのアニール処理、いわゆる酸窒化アニール処理をすることで、ボトム酸化膜２１を酸窒化膜とする。なお、このときの温度条件は、８５０℃とする。これにより、ボトム酸化膜２１よりも膜質を向上させることができる。
【００４７】
〔図２（ｂ）に示す工程〕
ＯＮＯ膜２０の上にフォトレジスト２４を成膜し、フォトリソグラフィ工程により、トンネル膜の形成予定領域に対向する部位を開口するように、フォトレジスト２４をパターニングする。これにより、ＯＮＯ膜２０の上のうち、トンネル膜の形成予定領域以外に、レジストパターンを形成する。
【００４８】
続いて、フォトレジスト２４をマスクとしてたドライエッチングを行うことで、図２（ｂ）、図３（ｂ）に示すように、トンネル膜の形成予定領域におけるＯＮＯ膜２０を全て除去する。
【００４９】
〔図２（ｃ）に示す工程〕
フォトレジスト２４を剥離した後、半導体基板１の表面に対して、８００〜８５０℃でのいわゆるパイロ酸化による熱酸化を行う。これにより、図２（ｃ）、図３（ｃ）に示すように、トンネル膜の形成予定領域にて、シリコン酸化膜により構成されたトンネル膜３を形成する。このとき、トンネル膜の膜厚は７〜１２ｎｍとする。
【００５０】
なお、図示しないが、シリコン酸化膜３を形成した後、さらに８５０℃にて酸窒化アニール処理（窒化再酸化処理）をすることもできる。このようにして、シリコン酸窒化膜より構成されたトンネル膜を形成することもできる。これにより、トンネル膜が酸化膜にて構成されているときよりも、トンネル膜の膜質を向上させることができる。
【００５１】
次に、図示しないが、半導体基板１の上にポリシリコン層を成膜し、パターニングすることで、メモリトランジスタの形成予定領域にフローティングゲート６を形成するとともに、選択トランジスタの形成予定領域にゲート電極１３を形成する。続いて、例えば、フローティングゲート６及びゲート電極１３をマスクとしたイオン注入を行う。これにより、センストランジスタの形成予定領域に、ドレイン側Ｎ−型層９、ソース側Ｎ−型層１１を形成し、選択トランジスタオン形成予定領域にドレイン側Ｎ−型層１６及びソース側Ｎ−型層１４を形成する。このようにトンネル領域とセンストランジスタとの間にＮ−型層９を形成することで、カップリング比を調整する。
【００５２】
その後、Ｎ−型層１１、１６の一部と、Ｎ−型層９、１４と、フローティングゲート６と、ゲート電極１３とをマスクにて覆いながら、センストランジスタのＮ＋型ソース層１０を形成すると共に、選択トランジスタのＮ型ドレイン層１５を形成する。このようにして、図１に示すＥＥＰＲＯＭが形成される。
【００５３】
本実施形態では、図２（ａ）に示す工程にて、半導体基板１の表面上にて、ＣＶＤ法によりボトム酸化膜２１、中間窒化膜２２、トップ酸化膜２３からなるＯＮＯ膜２０を成膜し、センストランジスタにおけるカップリング絶縁膜７、ゲート絶縁膜８、選択トランジスタにおけるゲート絶縁膜１２とを形成している。
【００５４】
ＣＶＤ法による酸化膜の形成では、酸化温度は６５０〜８００℃であり、熱酸化による酸化膜の形成時よりも酸化温度が低い。このため、本実施形態では、カップリング絶縁膜７やゲート絶縁膜８、１２をＣＶＤ法により形成していることから、上記したカップリング絶縁膜７等を熱酸化による酸化膜にて形成したときと比較して、半導体基板１に注入されていた不純物が、半導体基板１と形成されたカップリング絶縁膜７との界面に析出したり、カップリング絶縁膜７に混入してしまうのを抑制することができる。
【００５５】
また、半導体基板１の上にＯＮＯ膜２０を堆積することで、カップリング絶縁膜７等を形成していることから、いわゆる半導体基板１のくわれの発生を抑制することができる。これらにより、カップリング絶縁膜７の絶縁耐圧及び信頼性の低下を抑制することができる。本実施形態によれば、書き換え回数を１０６回以上というように、従来よりも多くすることができる。
【００５６】
また、ＣＶＤ法にて、基板１の表面上にＯＮＯ膜２０を堆積することで、カップリング絶縁膜７等を形成していることから、半導体基板１の表層での不純物濃度よって、酸化速度が異なってしまうのを防ぐことができる。すなわち、増速酸化がされるのを防ぐことができる。したがって、半導体基板１の表層にＢＮ層５が形成されていても、カップリング絶縁膜７の膜厚のばらつきを抑えることができる。
【００５７】
なお、ＣＶＤ法にて形成された酸化膜は、熱酸化にて形成された酸化膜よりも膜質が劣ることが知られている。したがって、カップリング絶縁膜等をＣＶＤ法による酸化膜のみ構成すると、熱酸化による酸化膜にて構成されたときと比較して、カップリング絶縁膜、ゲート絶縁膜等の機能が低下してしまう。
【００５８】
そこで、本実施形態では、ＣＶＤ法によるボトム酸化膜２１の上に、中間窒化膜２２、トップ酸化膜２３を形成し、ＯＮＯ膜を形成している。これにより、カップリング絶縁膜等がＣＶＤ法による酸化膜のみから形成されたときと比較して、カップリング絶縁膜等の膜質を向上させ、カップリング絶縁膜等の膜質を熱酸化による酸化膜から構成されたときと同等以上の膜質とすることができる。
【００５９】
なお、上記したように、ＯＮＯ膜２０のうち、ボトム酸化膜２１を酸窒化膜とすることで、さらに膜質を向上させることができる。
【００６０】
また、図示しないが、ＯＮＯ膜２０を形成する代わりに、ＣＶＤ法によりシリコンオキシナイトライド膜を形成することもできる。このとき、６５０〜８００℃にて行う。これによっても、ＣＶＤ法によりＯＮＯ膜を形成したときと同様の効果を有する。
【００６１】
（第２実施形態）
図４（ａ）〜（ｃ）に第２実施形態におけるＥＥＰＲＯＭの製造工程を示す。また、図５（ａ）〜（ｃ）に図４中の領域Ｃ、Ｄの拡大図を示す。なお、図５（ａ）、（ｂ）、（ｃ）は、それぞれ順に図４（ａ）、（ｂ）、（ｃ）に対応している。本実施形態は、図１に示されるＥＥＰＲＯＭの製造方法において、第１実施形態に対して、トンネル膜の形成方法が異なるものである。以下では、第１実施形態と異なる点のみ説明する。
【００６２】
図２（ａ）に示す工程の後、図２（ｂ）の途中まで行う。すなわち、ＯＮＯ膜２０を形成した後、トンネル膜の形成予定領域を除く領域に、フォトレジスト２４を形成する。その後、図４（ａ）に示す工程にて、フォトレジスト２４をマスクとしたドライエッチングにより、トンネル膜の形成予定領域にて、ＯＮＯ膜２０のうち、トップ酸化膜２３と中間窒化膜２２とを除去する。これにより、図４（ａ）、図５（ａ）に示すように、トンネル膜の形成予定領域にて、ボトム酸化膜２１のみを半導体基板１の表面上に残す。
【００６３】
続いて、図４（ｂ）に示す工程にて、フォトレジスト２４を剥離した後、ウェットエッチングにより、トンネル膜の形成予定領域におけるボトム酸化膜２１と、トンネル膜の形成予定領域を除くセンストランジスタ及び選択トランジスタの形成予定領域上におけるトップ酸化膜２３とを除去する。なお、このときウェットエッチングを行うのは、ドライエッチングはプラズマ処理によりエッチングを行うため、基板表面に与えるダメージが大きく、ウェットエッチングによればこのダメージを抑制することができるからである。このダメージとは、基板表面の荒れや、基板表面への不純物の付着等である。
【００６４】
これにより、図４（ｂ）、図５（ｂ）に示すように、トンネル膜の形成予定領域では半導体基板１の表面を露出させ、他の領域では、ボトム酸化膜２１と中間酸化膜２２とを残した状態とする。
【００６５】
その後、図４（ｃ）に示す工程にて、図２（ｃ）に示す工程と同様に、トンネル膜を形成するための熱酸化を行う。この熱酸化は、トンネル膜を形成する領域と、センストランジスタ及び選択トランジスタの形成予定領域全体に対して行う。これにより、トンネル膜３を形成すると同時に、トンネル領域を除くセンストランジスタと選択トランジスタの形成予定領域において、中間窒化膜２２上にトップ酸化膜２３を再度形成する。
【００６６】
第１実施形態でのトンネル膜の形成予定領域にて、ＯＮＯ膜２０を全て除去する方法では、ドライエッチングにより、半導体基板１の表面はダメージを受けてしまう恐れがある。また、ＯＮＯ膜２０を全て除去した後、フォトレジスト２４を除去していることから、トンネル膜の形成予定領域において、半導体基板１の表面がレジスト除去によって汚染されてしまう恐れがある。このように、ドライエッチングによるダメージやレジスト除去により汚染された半導体基板１の表面上に、トンネル膜３を形成していることから、トンネル膜の信頼性劣化が懸念される。
【００６７】
これに対して、本実施形態では、図４（ａ）に示す工程にて、トンネル膜の形成予定領域にて、ＯＮＯ膜を全て除去しないで、ボトム酸化膜２１を残すようにドライエッチングを行っている。その後、図４（ｂ）に示す工程で、トンネル膜の形成予定領域にて、ボトム酸化膜２１をウェットエッチングにより除去し、半導体基板１の表面を露出させている。これにより、トンネル膜の形成予定領域における半導体基板１の表面上でのドライエッチングによるダメージを防ぐことができる。
【００６８】
また、本実施形態では、図４（ｂ）に示す工程にて、トンネル膜の形成予定領域における半導体基板１の表面上にボトム酸化膜２１が残された状態で、フォトレジスト２４を除去している。このことから、半導体基板１の表面が、フォトレジスト２４の除去時に汚染されるのを防ぐことができる。
【００６９】
なお、トンネル膜を形成するときでは、第１実施形態と同様に、図示しないが、シリコン酸化膜３を形成した後、さらに８５０℃にて酸窒化アニール処理（窒化再酸化処理）をすることもできる。このようにして、シリコン酸窒化膜より構成されたトンネル膜を形成することもできる。これにより、トンネル膜が酸化膜にて構成されているときよりも、トンネル膜の膜質を向上させることができる。
【００７０】
（他の実施形態）
上記した各実施形態では、トンネル領域を除くメモリトランジスタ及び、選択トランジスタにおいて、半導体基板１の上全体にＯＮＯ膜２０又はシリコンオキシナイトライド膜を形成する場合を説明したが、少なくとも、フローティングゲート６やゲート絶縁膜８、１２の下側であって、カップリング絶縁膜７、及びゲート絶縁膜８、１２として機能する領域の絶縁膜をＯＮＯ膜２０又はシリコンオキシナイトライド膜にて形成すればよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＥＥＰＲＯＭの断面図である。
【図２】本発明の第１実施形態におけるＥＥＰＲＯＭの製造工程を説明する為の図であり、図１と同じ方向で切断したときの半導体基板の断面図である。
【図３】図２中のＣ部、Ｄ部における拡大図である。
【図４】本発明の第２実施形態におけるＥＥＰＲＯＭの製造工程を説明する為の図であり、図１と同じ方向で切断したときの半導体基板の断面図である。
【図５】図４中のＣ部、Ｄ部における拡大図である。
【符号の説明】
１…半導体基板、２…ＬＯＣＯＳ酸化膜、３…トンネル膜、
４、５…ＢＮ層、６…フローティングゲート、７…カップリング絶縁膜、
８、１２…ゲート絶縁膜、９、１６…ドレイン側Ｎ−型層、
１０…Ｎ＋型ソース層、１１、１４…ソース側Ｎ−型層、
１５…Ｎ型ドレイン層、２０…ＯＮＯ膜、２１…ボトム酸化膜、
２２…中間窒化膜、２３…トップ酸化膜。
【図１】
2004134621.tif 000003
【図２】
2004134621.tif 000004
【図３】
2004134621.tif 000005
【図４】
2004134621.tif 000006
【図５】
2004134621.tif 000007