(57)【要約】【課題】寄生容量が小さく、かつ、低抵抗なデバイスを提供する。【解決手段】半導体で形成された半導体デバイスであって、第１導電型の半導体基板と、略錐台状の穴部を有し、半導体基板上に、第１導電型と反対導電型の第２導電型の半導体により形成された反対導電型層と、反対導電型層の上に、第１導電型の半導体により形成され、穴部を充填する充填層とを備える。穴部は、略角錐台状であってよい。穴部は、略三角錐台状であってよい。【選択図】　図１
2004134537.tif 000002
【特許請求の範囲】
【請求項１】
半導体で形成された半導体デバイスであって、
第１導電型の半導体基板と、
略錐台状の穴部を有し、前記半導体基板上に、前記第１導電型と反対導電型の第２導電型の半導体により形成された反対導電型層と、
前記反対導電型層の上に、前記第１導電型の半導体により形成され、前記穴部を充填する充填層と
を備えることを特徴とする半導体デバイス。
【請求項２】
前記穴部は、略角錐台状であることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記穴部は、略三角錐台状であることを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記穴部は、前記反対導電型層における、前記半導体基板と対向する面の裏面に開口部を有し、
前記開口部から前記半導体基板に近づく方向に垂直な前記穴部の断面積は、当該方向に対して漸減することを特徴とする請求項１に記載の半導体デバイス。
【請求項５】
前記反対導電型層は、エピタキシャル層であることを特徴とする請求項１に記載の半導体デバイス。
【請求項６】
前記穴部は、異方性エッチングにより形成されたことを特徴とする請求項１に記載の半導体デバイス。
【請求項７】
前記穴部の側面は、予め定められた面方位を有することを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記反対導電型層は、化合物半導体により形成され、
前記反対導電型層における、前記半導体基板と対向する面の裏面は（１１１）Ｂ面であり、
前記穴部は、前記（１１１）Ｂ面からの異方性エッチングにより形成されたことを特徴とする請求項１に記載の半導体デバイス。
【請求項９】
前記穴部は、前記反対導電型層を、前記半導体基板の表面と略垂直な方向に貫通して形成され、
前記穴部の内側において、前記充填層は、前記半導体基板上に形成されたことを特徴とする請求項１に記載の半導体デバイス。
【請求項１０】
前記半導体基板及び前記充填層と、前記反対導電型層との界面のＰＮ接合は、逆バイアス電圧を印加されることを特徴とする請求項９に記載の半導体デバイス。
【請求項１１】
前記ＰＮ接合に逆バイアス電圧が印加されることにより前記充填層に生じる空乏層は、前記半導体基板と前記充填層との界面を略覆い、前記充填層と前記半導体基板との間の電流を遮断することを特徴とする請求項１０に記載の半導体デバイス。
【請求項１２】
前記充填層は、
前記穴部の内側において前記半導体基板上に形成され、前記半導体基板と前記充填層との界面を略覆う空乏層を含む低密度層と、
前記低密度層の上に形成され、前記低密度層よりキャリア密度が高い高密度層と
を有することを特徴とする請求項９に記載の半導体デバイス。
【請求項１３】
前記充填層は、前記穴部の内側において、前記反対導電型層を挟んで前記半導体基板と対向することを特徴とする請求項１に記載の半導体デバイス。
【請求項１４】
互いに電気的に独立な複数の前記反対導電型層と、
前記複数の反対導電型層のそれぞれの上に、互いに電気的に独立にそれぞれ形成された複数の前記充填層と
を備えることを特徴とする請求項１に記載の半導体デバイス。
【請求項１５】
ソース端子、ドレイン端子、及びゲート端子に電気的に接続された電界効果トランジスタであって、
前記ソース端子及び前記ドレイン端子の一方に電気的に接続された、第１導電型の半導体基板と、
前記半導体基板の表面と略垂直な方向に貫通して形成された穴部を有し、前記半導体基板上に、前記第１導電型と反対導電型の第２導電型の半導体により形成され、前記ゲート端子に電気的に接続された反対導電型層と、
前記反対導電型層の上に、前記第１導電型の半導体により形成され、前記穴部を充填し、前記ソース端子及び前記ドレイン端子の他方に電気的に接続された充填層と
を備えることを特徴とする電界効果トランジスタ。
【請求項１６】
前記穴部は、略角錐台状であることを特徴とする請求項１５に記載の電界効果トランジスタ。
【請求項１７】
前記半導体基板は、Ｎ型基板であることを特徴とする請求項１５に記載の電界効果トランジスタ。
【請求項１８】
前記半導体基板、前記反対導電型層、及び前記充填層は、化合物半導体により形成されたことを特徴とする請求項１５に記載の電界効果トランジスタ。
【請求項１９】
前記充填層のキャリア密度は、前記半導体基板のキャリア密度より小さいことを特徴とする請求項１５に記載の電界効果トランジスタ。
【請求項２０】
前記反対導電型層は、複数の前記穴部を有し、
前記充填層は、
前記複数の穴部のそれぞれをそれぞれ充填する複数の充填部と、
前記反対導電型層、及び前記複数の充填部を挟んで前記半導体基板と対向し、前記複数の充填部を互いに電気的に接続する接続部と
を有することを特徴とする請求項１５に記載の電界効果トランジスタ。
【請求項２１】
半導体デバイスを製造する半導体デバイス製造方法であって、
第１導電型の半導体基板を準備する準備工程と、
前記半導体基板上に、前記第１導電型と反対導電型の第２導電型の半導体により、反対導電型層を形成する反対導電型層形成工程と、
前記反対導電型層に、略錐台状の穴部を形成する穴部形成工程と、
前記反対導電型層の上に、前記第１導電型の半導体により、前記穴部を充填する充填層を形成する充填層形成工程と
を備えることを特徴とする半導体デバイス製造方法。
【請求項２２】
ソース端子、ドレイン端子、及びゲート端子に電気的に接続された電界効果トランジスタを製造する電界効果トランジスタ製造方法であって、
第１導電型の半導体基板を準備する準備工程と、
前記半導体基板上に、前記第１導電型と反対導電型の第２導電型の半導体により、反対導電型層を形成する反対導電型層形成工程と、
前記反対導電型層に、前記反対導電型層を前記半導体基板の表面と略垂直な方向に貫通する穴部を形成する穴部形成工程と、
前記反対導電型層の上に、前記第１導電型の半導体により、前記穴部を充填する充填層を形成する充填層形成工程と、
前記半導体基板及び前記充填層の一方を前記ソース端子に電気的に接続し、他方を前記ドレイン端子に電気的に接続し、前記反対導電型層を前記ゲート端子に電気的に接続する端子接続工程と
を備えることを特徴とする電界効果トランジスタ製造方法。
【請求項２３】
前記穴部形成工程は、複数の前記穴部を形成し、
前記充填層形成工程は、前記複数の穴部のそれぞれの内側と、前記反対導電型層の上とに、エピタキシャル成長により一体に形成された前記充填層を形成することを特徴とする請求項２２に記載の電界効果トランジスタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス、電界効果トランジスタ、半導体デバイス製造方法、及び電界効果トランジスタ製造方法に関する。特に本発明は、半導体で形成された半導体デバイスに関する。
【０００２】
【従来の技術】
従来、高速デバイスとして、例えばＨＥＭＴ（Ｈｉｇｈ−Ｅｌｅｃｔｒｏｎ−Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）が知られている。ＨＥＭＴは、例えば高周波信号のスイッチングに用いられる。
【０００３】
【発明が解決しようとする課題】
しかし、ＨＥＭＴは寄生容量と抵抗とがトレードオフになるという問題があった。そのため、従来、寄生容量が小さく、かつ、低抵抗な高速デバイスを提供するのは困難であった。
【０００４】
そこで本発明は、上記の課題を解決することのできる半導体デバイス、電界効果トランジスタ、半導体デバイス製造方法、及び電界効果トランジスタ製造方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、半導体で形成された半導体デバイスであって、第１導電型の半導体基板と、略錐台状の穴部を有し、半導体基板上に、第１導電型と反対導電型の第２導電型の半導体により形成された反対導電型層と、反対導電型層の上に、第１導電型の半導体により形成され、穴部を充填する充填層とを備える。穴部は、略角錐台状であってよい。穴部は、略三角錐台状であってよい。
【０００６】
また、穴部は、反対導電型層における、半導体基板と対向する面の裏面に開口部を有し、当該開口部から半導体基板に近づく方向に垂直な穴部の断面積は、当該方向に対して漸減してよい。反対導電型層は、エピタキシャル層であってよい。穴部は、異方性エッチングにより形成されてよい。穴部の側面は、予め定められた面方位を有してよい。
【０００７】
また、反対導電型層は、化合物半導体により形成され、反対導電型層における、半導体基板と対向する面の裏面は（１１１）Ｂ面であり、穴部は、（１１１）Ｂ面からの異方性エッチングにより形成されてよい。穴部は、反対導電型層を、半導体基板の表面と略垂直な方向に貫通して形成され、穴部の内側において、充填層は、半導体基板上に形成されてよい。
【０００８】
また、半導体基板及び充填層と、反対導電型層との界面のＰＮ接合は、逆バイアス電圧を印加されてよい。当該ＰＮ接合に逆バイアス電圧が印加されることにより充填層に生じる空乏層は、半導体基板と充填層との界面を略覆い、充填層と半導体基板との間の電流を遮断してよい。
【０００９】
また、充填層は、穴部の内側において半導体基板上に形成され、半導体基板と充填層との界面を略覆う空乏層を含む低密度層と、低密度層の上に形成され、低密度層よりキャリア密度が高い高密度層とを有してよい。充填層は、穴部の内側において、反対導電型層を挟んで半導体基板と対向してよい。
【００１０】
また、互いに電気的に独立な複数の反対導電型層と、複数の反対導電型層のそれぞれの上に、互いに電気的に独立にそれぞれ形成された複数の充填層とを備えてよい。
【００１１】
本発明の第２の形態によると、ソース端子、ドレイン端子、及びゲート端子に電気的に接続された電界効果トランジスタであって、ソース端子及びドレイン端子の一方に電気的に接続された、第１導電型の半導体基板と、半導体基板の表面と略垂直な方向に貫通して形成された穴部を有し、半導体基板上に、第１導電型と反対導電型の第２導電型の半導体により形成され、ゲート端子に電気的に接続された反対導電型層と、反対導電型層の上に、第１導電型の半導体により形成され、穴部を充填し、ソース端子及びドレイン端子の他方に電気的に接続された充填層とを備える。
【００１２】
また、穴部は、略角錐台状であってよい。半導体基板は、Ｎ型基板であってよい。半導体基板、反対導電型層、及び充填層は、化合物半導体により形成されてよい。充填層のキャリア密度は、半導体基板のキャリア密度より小さくてよい。
【００１３】
また、反対導電型層は、複数の穴部を有し、充填層は、複数の穴部のそれぞれをそれぞれ充填する複数の充填部と、反対導電型層、及び複数の充填部を挟んで半導体基板と対向し、複数の充填部を互いに電気的に接続する接続部とを有してよい。
【００１４】
本発明の第３の形態によると、半導体デバイスを製造する半導体デバイス製造方法であって、第１導電型の半導体基板を準備する準備工程と、半導体基板上に、第１導電型と反対導電型の第２導電型の半導体により、反対導電型層を形成する反対導電型層形成工程と、反対導電型層に、略錐台状の穴部を形成する穴部形成工程と、反対導電型層の上に、第１導電型の半導体により、穴部を充填する充填層を形成する充填層形成工程とを備える。
【００１５】
本発明の第４の形態によると、ソース端子、ドレイン端子、及びゲート端子に電気的に接続された電界効果トランジスタを製造する電界効果トランジスタ製造方法であって、第１導電型の半導体基板を準備する準備工程と、半導体基板上に、第１導電型と反対導電型の第２導電型の半導体により、反対導電型層を形成する反対導電型層形成工程と、反対導電型層に、反対導電型層を半導体基板の表面と略垂直な方向に貫通する穴部を形成する穴部形成工程と、反対導電型層の上に、第１導電型の半導体により、穴部を充填する充填層を形成する充填層形成工程と、半導体基板及び充填層の一方をソース端子に電気的に接続し、他方をドレイン端子に電気的に接続し、反対導電型層をゲート端子に電気的に接続する端子接続工程とを備える。
【００１６】
また、穴部形成工程は、複数の穴部を形成し、充填層形成工程は、複数の穴部のそれぞれの内側と、反対導電型層の上とに、エピタキシャル成長により一体に形成された充填層を形成してよい。
【００１７】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の第１の実施形態に係る半導体デバイス１００の一例を示す。図１（ａ）は、半導体デバイス１００の上面図を示す。図１（ｂ）は、半導体デバイス１００のＡＡ断面図を示す。
【００２０】
本実施形態の半導体デバイス１００は、寄生容量が小さく、かつ、低抵抗である。半導体デバイス１００は、ソース端子（Ｓ）、ドレイン端子（Ｄ）、及びゲート端子（Ｇ）に電気的に接続された電界効果トランジスタであり、半導体基板１０２、反対導電型層１０４、及び充填層１０６を備える。半導体基板１０２、反対導電型層１０４、及び充填層１０６は、例えば、化合物半導体の一例である、ＧａＡｓ又はＩｎＰにより形成される。
【００２１】
半導体基板１０２は、第１導電型の一例であるＮ型の半導体により形成されたＮ型基板であり、電界効果トランジスタのソース端子（Ｓ）に電気的に接続される。この場合、正孔と比べ移動度が高い電子がキャリアとなるため、電界効果トランジスタを高速動作させることができる。
【００２２】
反対導電型層１０４は、半導体基板１０２上に、Ｎ型と反対導電型のＰ型の半導体により形成され、電界効果トランジスタのゲート端子（Ｇ）に電気的に接続される。本実施形態において、反対導電型層１０４は、エピタキシャル層であり、反対導電型層１０４における、半導体基板１０２と対向する面の裏面は（１１１）Ｂ面である。また、反対導電型層１０４は、複数の穴部２０２を有する。
【００２３】
穴部２０２は、反対導電型層１０４における、半導体基板１０２と対向する面の裏面に開口部を有する略錐台状の穴であり、開口部から半導体基板１０２に近づく方向に垂直な穴部２０２の断面積は、当該方向に対して漸減する。本実施形態において、穴部２０２は、半導体基板１０２の表面と略垂直な方向に、反対導電型層１０４を貫通して形成された略角錐台状の穴である。別の実施例において、穴部２０２は、例えば、略角錐状であってもよい。
【００２４】
穴部２０２は、例えば、異方性エッチングにより形成されてよい。この場合、先端部の断面積が微小な略錐台状の穴部２０２を形成することができる。先端部の断面積の径は、リソグラフィの解像度より小さくてよい。本実施形態によれば、例えば１μｍ程度の低い解像度のリソグラフィにより、先端部の断面積の径が、例えば数１０ｎｍ程度の穴部２０２を形成することができる。
【００２５】
また、異方性エッチングにより形成された穴部２０２の側面は、予め定められた面方位を有する。本実施形態において、穴部２０２は、（１１１）Ｂ面からの異方性エッチングにより形成される。この場合、穴部２０２は略三角錐台状になる。穴部２０２の先端部側の開口部は、反対導電型層１０４における半導体基板１０２と対向する面に形成される。
【００２６】
充填層１０６は、反対導電型層１０４の上に、Ｎ型の半導体により形成され、電界効果トランジスタのドレイン端子（Ｄ）に電気的に接続される。また、穴部２０２の内側において、充填層１０６は、半導体基板１０２上に形成され、穴部２０２を充填する。充填層１０６は、エピタキシャル層であってよい。
【００２７】
ここで、充填層１０６は、複数の充填部２０４、及び接続部２０６を有する。複数の充填部２０４のそれぞれは、複数の穴部２０２のそれぞれをそれぞれ充填する。また、接続部２０６は、反対導電型層１０４、及び複数の充填部２０４を挟んで半導体基板１０２と対向し、複数の充填部２０４を互いに電気的に接続する。
【００２８】
本実施形態によれば、半導体基板１０２、充填層１０６、及び反対導電型層１０４のそれぞれが、ソース端子（Ｓ）、ドレイン端子（Ｄ）、及びゲート端子（Ｇ）のそれぞれに電気的に接続された、微細な電界効果トランジスタを提供することができる。半導体デバイス１００は、チャネル電流が半導体基板１０２の表面と略垂直な方向に流れる縦型の接合電界効果トランジスタである。
【００２９】
尚、別の実施例においては、半導体基板１０２がドレイン端子（Ｄ）に電気的に接続され、充填層１０６がソース端子（Ｓ）に電気的に接続されてもよい。また、半導体基板１０２及び充填層１０６がＰ型半導体により形成され、反対導電型層１０４がＮ型半導体により形成されてもよい。半導体基板１０２、反対導電型層１０４、及び充填層１０６は、例えばシリコンにより形成されてもよい。
【００３０】
図２は、本実施形態に係る半導体デバイス１００の動作の一例を説明する図である。図２（ａ）は、電界効果トランジスタがオン（ＯＮ）状態の半導体デバイス１００を示す。図２（ｂ）は、オフ（ＯＦＦ）状態の半導体デバイス１００を示す。
【００３１】
本実施形態において、ドレイン端子（Ｄ）には２Ｖ、ソース端子（Ｓ）には０Ｖの電圧が印加される。また、ゲート端子（Ｇ）には、オン状態において０Ｖの電圧が印加され、オフ状態において−１Ｖの電圧が印加される。
【００３２】
オン状態においては、充填層１０６と半導体基板１０２とを結ぶチャネルが形成され、充填層１０６に接続されたドレイン端子（Ｄ）から半導体基板１０２に接続されたソース端子（Ｓ）に電流が流れる。一方、オフ状態においては、半導体基板１０２及び充填層１０６と、反対導電型層１０４との界面のＰＮ接合は、逆バイアス電圧を印加される。これにより、充填層１０６に生じる空乏層４０２は、半導体基板１０２と充填層１０６との界面を覆い、充填層１０６と半導体基板１０２との間のチャネル電流を遮断する。尚、別の実施例においては、オフ状態において、空乏層４０２は、半導体基板１０２と充填層１０６との界面を略覆い、チャネル電流を低減させてもよい。
【００３３】
ここで、充填層１０６のキャリア密度は、半導体基板１０２のキャリア密度より小さくてよい。この場合、絶対値の小さなゲート電圧をゲート端子（Ｇ）に印加することにより、で空乏層４０２を形成し、チャネル電流を遮断することができる。半導体基板１０２のキャリア密度は、例えば、１×１０８／ｃｍ３程度であってよい。
【００３４】
本実施形態において、穴部２０２の先端部の径は、数１０ｎｍ程度と小さい。そのため、本実施形態によれば、寄生容量の小さな電界効果トランジスタを提供することができる。また、チャネル電流は、接続部２０６により互いに電気的に接続された複数の充填部２０４を流れる。そのため、本実施形態によれば、低抵抗の電界効果トランジスタを提供することができる。
【００３５】
図３は、本実施形態に係る半導体デバイス１００を製造する半導体デバイス製造方法の一例を説明する図である。本実施形態における半導体デバイス製造方法は、ソース端子（Ｓ）、ドレイン端子（Ｄ）、及びゲート端子（Ｄ）に電気的に接続された電界効果トランジスタを製造する。本実施形態において、半導体デバイス製造方法は、準備工程、反対導電型層形成工程、穴部形成工程、充填層形成工程、及び端子接続工程を備える。
【００３６】
図３（ａ）は、準備工程を説明する図である。準備工程は、Ｎ型の半導体基板１０２を準備する。
【００３７】
図３（ｂ）は、反対導電型層形成工程を説明する図である。反対導電型層形成工程は、半導体基板１０２上に、Ｐ型の半導体により、反対導電型層１０４を、形成する。本実施形態において、反対導電型層形成工程は、エピタキシャル成長により半導体基板１０２上に形成されたＰ型半導体層から、例えばエッチングにより縁部を除去して、反対導電型層１０４を形成する。
【００３８】
図３（ｃ）は、穴部形成工程を説明する図である。穴部形成工程は、反対導電型層１０４に、略三角錐台状の穴部２０２を、異方性エッチングにより形成する。本実施形態において、穴部形成工程は、複数の穴部２０２を形成する。
【００３９】
穴部形成工程は、それぞれが複数の穴部２０２のそれぞれに対応する複数の円形孔を含むパターニングを行って、エッチングを行ってよい。この場合、それぞれの円形孔の開口部は、対応する穴部２０２を形成すべき領域を含む。
【００４０】
図３（ｄ）は、充填層形成工程及び端子接続工程を説明する図である。充填層形成工程は、反対導電型層１０４の上に、Ｎ型半導体により、穴部２０２を充填する充填層１０６を形成する。充填層形成工程は、穴部２０２の内側、及び反対導電型層１０４の上に、エピタキシャル成長により一体に形成された充填層１０６を形成する。充填層形成工程は、半導体基板１０２及び反対導電型層１０４上に形成されたＮ型半導体層から、例えばエッチングにより縁部を除去して、充填層１０６を形成する。
【００４１】
また、端子接続工程は、半導体基板１０２及び充填層１０６のそれぞれをソース端子及びドレイン端子のそれぞれに電気的に接続し、反対導電型層１０４をゲート端子に電気的に接続する。本実施形態によれば、微細な電界効果トランジスタを高い精度で製造することができる。
【００４２】
図４は、充填層１０６の別の例を示す。本例において、充填層１０６が有する充填部２０４は、低密度層３０２及び高密度層３０４を含む。
【００４３】
低密度層３０２は、穴部２０２の内側において半導体基板１０２上に形成された領域である。高密度層３０４は、低密度層３０２の上に形成され、低密度層３０２よりキャリア密度が高い領域である。
【００４４】
本例において、低密度層３０２は、半導体基板１０２と充填層１０６との界面を略覆う空乏層４０２を含む。本例によれば、半導体デバイス１００として、静電誘導トランジスタを形成することができる。尚、接続部２０６は、高密度層３０４と同じキャリア密度を有してよい。
【００４５】
図５は、半導体デバイス１００の別の例を示す。本例において、半導体デバイス１００は、互いに独立なゲート端子（Ｇ）にそれぞれ電気的に接続された複数の電界効果トランジスタを含む。複数の電界効果トランジスタは、互いに独立なドレイン端子（Ｄ）にそれぞれ電気的に接続されてよい。
【００４６】
図５（ａ）は、半導体デバイス１００の上面図を示す。図５（ｂ）は、半導体デバイス１００のＡＡ断面図を示す。半導体デバイス１００は、複数の反対導電型層１０４及び複数の充填層１０６を備える。
【００４７】
複数の反対導電型層１０４は、半導体基板１０２上に、互いに電気的に独立に形成される。複数の反対導電型層１０４のそれぞれは、例えば、半導体基板１０２上に形成された一のＰ型半導体層から、例えばエッチングにより分離されてよい。また、複数の充填層１０６のそれぞれは、複数の反対導電型層１０４のそれぞれの上に、互いに電気的に独立に形成される。複数の充填層１０６のそれぞれは、例えば、半導体基板１０２及び反対導電型層１０４上に形成された一のＮ型半導体層から、例えばエッチングにより分離されてよい。
【００４８】
ここで、図５において、図１と同じ符号を付した構成は、図１における構成と同一又は同様の機能を有してよい。本例によれば、複数の電界効果トランジスタを含む半導体デバイス１００を提供することができる。尚、本例において、複数の電界効果トランジスタは、一のソース端子（Ｓ）に電気的に接続される。
【００４９】
図６は、本発明の第２の実施形態に係る半導体デバイス１００の一例を示す。図６（ａ）は、半導体デバイス１００の上面図を示す。図６（ｂ）は、半導体デバイス１００のＡＡ断面図を示す。本実施形態において、半導体デバイス１００は、バイポーラトランジスタである。また、図６において、図１と同じ符号を付した構成は、図１における構成と同一又は同様の機能を有してよい。
【００５０】
本実施形態において、充填層１０６は、穴部２０２の内側において、反対導電型層１０４を挟んで半導体基板１０２と対向する。そして、反対導電型層１０４は、バイポーラトランジスタのベース端子（Ｂ）に電気的に接続される。また、半導体基板１０２及び充填層１０６のそれぞれは、コレクタ端子（Ｃ）及びエミッタ端子（Ｅ）のそれぞれに電気的に接続される。本実施形態によれば、微細なバイポーラトランジスタを提供することができる。
【００５１】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５２】
【発明の効果】
上記説明から明らかなように、本発明によれば微細な半導体デバイスを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体デバイス１００の一例を示す図である。
図１（ａ）は、半導体デバイス１００の上面図を示す。
図１（ｂ）は、半導体デバイス１００のＡＡ断面図を示す。
【図２】本実施形態に係る半導体デバイス１００の動作の一例を説明する図である。
図２（ａ）は、オン状態の半導体デバイス１００を示す。
図２（ｂ）は、オフ状態の半導体デバイス１００を示す。
【図３】半導体デバイス１００を製造する半導体デバイス製造方法の一例を説明する図である。
図３（ａ）は、準備工程を説明する図である。
図３（ｂ）は、反対導電型層形成工程を説明する図である。
図３（ｃ）は、穴部形成工程を説明する図である。
図３（ｄ）は、充填層形成工程及び端子接続工程を説明する図である。
【図４】充填層１０６の別の例を示す図である。
【図５】半導体デバイス１００の別の例を示す図である。
図５（ａ）は、半導体デバイス１００の上面図を示す。
図５（ｂ）は、半導体デバイス１００のＡＡ断面図を示す。
【図６】本発明の第２の実施形態に係る半導体デバイス１００の一例を示す図である。
図６（ａ）は、半導体デバイス１００の上面図を示す。
図６（ｂ）は、半導体デバイス１００のＡＡ断面図を示す。
【符号の説明】
１００・・・半導体デバイス、１０２・・・半導体基板、１０４・・・反対導電型層、１０６・・・充填層、２０２・・・穴部、２０４・・・充填部、２０６・・・接続部、３０２・・・低密度層、３０４・・・高密度層、４０２・・・空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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