(57)【要約】　　　（修正有）【課題】暗コントラストを向上させることが可能な表示装置及び表示パネルの駆動方法を提供する。【解決手段】放電間隙（ｇ）を介して対向して配置した第１放電セル（Ｃ１）と、光吸収層（１２）を備えたこの行電極対に隣接する行電極対の放電間隙（ｇ）を介して対向して配置した第２放電セル（Ｃ２）とからなる表示パネルの第１放電セル（Ｃ１）までの距離が大なる方の行電極に走査パルスを印加し、第２放電セル（Ｃ２）内においてアドレス放電を生起せしめてて、アドレス放電に伴う紫外線の第１放電セル（Ｃ１）に漏れ込む量を低減させ、暗コントラストの低下を抑制した。【選択図】図５
2004127825.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて画像表示を行う表示装置であって、
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、前記行電極対を為す行電極各々が前記放電空間内において第１放電間隙を介して対向して配置されている部分を含む第１放電セルと、光吸収層が前面基板側に設けられておりかつ前記行電極対における一方の行電極及びこの行電極対に隣接する前記行電極対における一方の行電極各々が互いに前記放電空間内において第２放電間隙を介して対向して配置されている部分を含む第２放電セルとからなる単位発光領域が形成されている表示パネルと、
前記画素データに基づく画素データパルスを前記列電極各々に印加しつつ前記第２放電セル内における前記行電極各々の内の前記第１放電セルまでの距離が大なる方の行電極に走査パルスを印加することにより選択的に前記第２放電セル内においてアドレス放電を生起せしめて前記第２放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス手段と、を有することを特徴とする表示装置。
【請求項２】
前記第２放電セル内における前記行電極各々に交互にプライミングパルスを印加して前記点灯セル状態にある前記第２放電セルのみでプライミング放電を生起せしめることにより前記第１放電セル側に放電を拡張してこの第１放電セルを点灯セル状態に設定するプライミング拡張手段と、
前記第１放電セル内における前記行電極各々に交互にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン手段と、を更に備えたことを特徴とする表示装置。
【請求項３】
前記第２放電間隙は、前記第２放電セル内における前記行電極各々の中間位置よりも前記第１放電セル側に偏倚した位置に形成されていることを特徴とする請求項１記載の表示装置。
【請求項４】
前記行電極対を為す行電極の各々は、前記表示パネルの水平方向に伸張する本体部と、前記単位発光領域毎に前記本体部から前記水平方向とは交叉する方向に夫々突出する突起部とを備え、
前記第１放電セルは、前記行電極対を為す行電極各々の前記突起部が互いに前記放電空間内において前記第１間隙を介して対向する部分を含み、
前記第２放電セルは、前記行電極対における一方の行電極及びこの行電極対に隣接する行電極対における他方の行電極各々の前記突起部が互いに前記放電空間内において前記第２間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項５】
前記表示パネルの水平方向において互いに隣接する前記第２放電セル各々の前記放電空間は閉じられていると共に、前記表示パネルの水平方向において互いに隣接する前記第１放電セル各々の前記放電空間は連通していることを特徴とする請求項１記載の表示装置。
【請求項６】
前記単位発光領域内における前記第１放電セル及び前記第２放電セル間は前記背面基板の内面上に形成されている隔壁によって仕切られており、前記隔壁と前記前面基板との隙間によって前記第１放電セル及び前記第２放電セル各々の前記放電空間が連通していることを特徴とする請求項１記載の表示装置。
【請求項７】
前記第１放電セル内のみに放電によって発光する蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項８】
前記第２放電セル内の前記背面基板側に２次電子放出材料層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項９】
前記アドレス放電に先立って、前記第２放電セル内における前記行電極各々の内の前記第１放電セルまでの距離が大なる方の行電極及び前記列電極間に前記列電極側が低電位となるようにリセットパルスを印加することにより全ての前記単位発光領域の前記第２放電セル内においてリセット放電を生起せしめるリセット手段を更に含むことを特徴とする請求項１記載の表示装置。
【請求項１０】
前記リセット手段は、前記表示パネルにおける奇数表示ラインに属する前記第２放電セル各々内において生起させる前記リセット放電と、前記表示パネルにおける偶数表示ラインに属する前記第２放電セル各々内において生起せしめる前記リセット放電とを時間的に分離して実行することを特徴とする請求項９記載の表示装置。
【請求項１１】
前記アドレス手段は、前記表示パネルにおける奇数表示ラインに属する前記第２放電セル各々内において生起せしめる前記アドレス放電と、前記表示パネルにおける偶数表示ラインに属する前記第２放電セル各々内において生起せしめる前記アドレス放電とを時間的に分離して実行することを特徴とする請求項１記載の表示装置。
【請求項１２】
前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間及び立ち下がり区間でのレベル推移が緩やかな波形を有することを特徴とする請求項２及び９記載の表示装置。
【請求項１３】
前記サスティン放電終了後に前記行電極対各々に対して消去パルスを印加することにより前記第１放電セル内において消去放電を生起せしめる消去手段を更に含むことを特徴とする請求項２記載の表示装置。
【請求項１４】
前記サスティン放電終了後に前記第２放電セル内の前記行電極各々の内の一方の行電極及びこの行電極に隣接する前記行電極対における一方の行電極間に電荷移動パルスを印加して前記サスティン放電の生起された前記第１放電セルとは対になる前記第２放電セルのみを放電せしめることにより、前記第１放電セルから前記第２放電セルに壁電荷を移動させる電荷移動手段を更に含むことを特徴とする請求項２記載の表示装置。
【請求項１５】
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、前記行電極対を為す行電極各々が前記放電空間内において第１放電間隙を介して対向して配置されている部分を含む第１放電セルと、光吸収層が前面基板側に設けられておりかつ前記行電極対における一方の行電極及びこの行電極対に隣接する前記行電極対における一方の行電極各々が互いに前記放電空間内において第２放電間隙を介して対向して配置されている部分を含む第２放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動方法であって、
前記画素データに基づく画素データパルスを前記列電極各々に印加しつつ前記第２放電セル内における前記行電極各々の内の前記第１放電セルまでの距離が大なる方の行電極に走査パルスを印加することにより選択的に前記第２放電セル内においてアドレス放電を生起せしめて前記第２放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、
前記第２放電セル内における前記行電極各々に交互にプライミングパルスを印加して前記点灯セル状態にある前記第２放電セルのみでプライミング放電を生起せしめることにより前記第１放電セル側に放電を拡張してこの第１放電セルを点灯セル状態に設定するプライミング拡張行程と、
前記第１放電セル内における前記行電極各々に交互にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン行程と、を有することを特徴とする表示パネルの駆動方法。
【請求項１６】
前記第２放電間隙は、前記第２放電セル内における前記行電極各々の中間位置よりも前記第１放電セル側に偏倚した位置に形成されていることを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項１７】
前記行電極対を為す行電極の各々は、前記表示パネルの水平方向に伸張する本体部と、前記単位発光領域毎に前記本体部から前記水平方向とは交叉する方向に夫々突出する突起部とを備え、
前記第１放電セルは、前記行電極対を為す行電極各々の前記突起部が互いに前記放電空間内において前記第１間隙を介して対向する部分を含み、
前記第２放電セルは、前記行電極対における一方の行電極及びこの行電極対に隣接する行電極対における他方の行電極各々の前記突起部が互いに前記放電空間内において前記第２間隙を介して対向する部分を含むことを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項１８】
前記表示パネルの水平方向において互いに隣接する前記第２放電セル各々の前記放電空間は閉じられていると共に、前記表示パネルの水平方向において互いに隣接する前記第１放電セル各々の前記放電空間は連通していることを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項１９】
前記単位発光領域内における前記第１放電セル及び前記第２放電セル間は前記背面基板の内面上に形成されている隔壁によって仕切られており、前記隔壁と前記前面基板との隙間によって前記第１放電セル及び前記第２放電セル各々の前記放電空間が連通していることを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項２０】
前記第１放電セル内にのみに放電によって発光する蛍光体層が形成されていることを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項２１】
前記第２放電セル内の前記背面基板側に２次電子放出材料層が形成されていることを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項２２】
前記アドレス行程に先立って、前記第２放電セル内における前記行電極各々の内の前記第１放電セルまでの距離が大なる方の行電極及び前記列電極間に前記列電極側が低電位となるようにリセットパルスを印加することにより全ての前記単位発光領域の前記第２放電セル内においてリセット放電を生起せしめるリセット行程を更に含むことを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項２３】
前記リセット行程は、前記表示パネルにおける奇数表示ラインに属する前記第２放電セル各々内において前記リセット放電を生起せしめる奇数行リセット行程と、前記表示パネルにおける偶数表示ラインに属する前記第２放電セル各々内において前記リセット放電を生起せしめる偶数行リセット行程とを時間的に分離して実行することを特徴とする請求項２２記載の表示パネルの駆動方法。
【請求項２４】
前記アドレス行程は、前記表示パネルにおける奇数表示ラインに属する前記第２放電セル各々内において前記アドレス放電を生起せしめる奇数行アドレス行程と、前記表示パネルにおける偶数表示ラインに属する前記第２放電セル各々内において前記アドレス放電を生起せしめる偶数行アドレス行程とを時間的に分離して実行することを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項２５】
前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間及び立ち下がり区間でのレベル推移が緩やかな波形を有することを特徴とする請求項１５及び２２記載の表示パネルの駆動方法。
【請求項２６】
前記サスティン行程による前記サスティン放電の終了後に前記行電極対各々に対して消去パルスを印加することにより前記第１放電セル内において消去放電を生起せしめる消去行程を更に含むことを特徴とする請求項１５記載の表示パネルの駆動方法。
【請求項２７】
前記サスティン行程による前記サスティン放電の終了後に前記第２放電セル内の前記行電極各々の内の一方の行電極及びこの行電極に隣接する前記行電極対における一方の行電極間に電荷移動パルスを印加して前記サスティン放電の生起された前記第１放電セルとは対になる前記第２放電セルのみを放電せしめることにより、前記第１放電セルから前記第２放電セルに壁電荷を移動させる電荷移動行程を更に含むことを特徴とする請求項１５記載の表示パネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、表示パネルを搭載した表示装置及び表示パネルの駆動方法に関する。
【０００２】
【従来の技術】
最近、２次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル（以下、ＰＤＰという）が注目されている。ＰＤＰは、ディジタル映像信号によって直接駆動され、その表現し得る輝度の階調数は、当該ディジタル映像信号に基づく各画素毎の画素データのビット数によって決まる。
【０００３】
かかるＰＤＰの階調表示方法としては、１フィールドの表示期間を複数のサブフィールドに分割して各セルを駆動するサブフィールド法が知られている。サブフィールド法においては、１フィールドの表示期間を複数のサブフィールドに分割し、各サブフィールド毎にＰＤＰに対する発光駆動を実施する。各サブフィールドは、画素データに応じて各画素を点灯モード、又は消灯モードに設定するアドレス期間と、上記点灯モードにある画素のみをそのサブフィールドの重み付けに対応した期間だけ実際に点灯（発光）させる発光維持期間を含んでいる。すなわち、サブフィールド毎に、そのサブフィールド内において放電セルを発光させるか否かの設定が為され（アドレス期間）、点灯モードに設定された放電セルだけをそのサブフィールドに割り当てられている期間（発光維持期間）だけ発光させるのである。これにより、発光状態となるサブフィールドと、消灯（非発光）状態となるサブフィールドが混在する場合が生じ、１フィールド内の各サブフィールドで実施された発光期間の総和に応じた中間輝度が視覚されるのである。
【０００４】
図１は、ＰＤＰの発光駆動フォーマットの一例を模式的に示している（例えば、特許文献１参照）。
すなわち、映像信号における１フィールドは、１２個のサブフィールドＳＦ１〜ＳＦ１２に分割され、各サブフィールド毎にＰＤＰに対する駆動が実施される。この際、各サブフィールドは、入力映像信号に基づいてＰＤＰの各放電セルを”点灯放電セル状態”（すなわち、動作可能モード）及び”消灯放電セル状態”（すなわち、不動作モード）のいずれか一方に設定するアドレス行程Ｗｃと、”点灯放電セル状態”にある放電セルのみを各サブフィールドの重み付けに対応した期間（回数）だけ発光させるサスティン行程Ｉｃとからなる。ただし、先頭のサブフィールドＳＦ１においてのみで、ＰＤＰの全放電セルを”点灯放電セル状態”に初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１２のみで消去行程Ｅを実行する。
【０００５】
図２は、画素データに後述する変換処理を施すことによって得られる画素駆動データＧＤ、これに対応する階調及び放電セルの発光駆動パターンを示している（例えば、特許文献１参照）。
映像信号をサンプリングすることによって、例えば８ビットの画素データが得られる。得られた画素データは、多階調化処理がなされ、現階調数を維持しつつもそのビット数を４ビットに削減した多階調化処理画素データＰＤＳが生成される。多階調化処理画素データＰＤＳは、図２に示されるが如き変換テーブルに従って第１〜第１２ビットからなる画素駆動データＧＤに変換される。これら第１〜第１２ビットの各々は、上記したサブフィールドＳＦ１〜ＳＦ１２の各々に対応するものである。
【０００６】
図３は、図２に示される発光駆動フォーマットに従って、ＰＤＰの行電極及び列電極に印加される各種駆動パルスの印加タイミングを示す図である（例えば、特許文献１参照）。尚、図３においては、選択消去法（１リセット１選択消去アドレス法）によって駆動がなされる場合を示している。
先ず、サブフィールドＳＦ１の一斉リセット行程Ｒｃでは、負極性のリセットパルスＲＰｘが行電極Ｘ１〜Ｘｎに印加される。かかるリセットパルスＲＰｘの印加と同時に、正極性のリセットパルスＲＰＹが行電極Ｙ１〜Ｙ２に印加される。これらリセットパルスＲＰｘ及びＲＰＹの印加に応じて、ＰＤＰの全放電セルがリセット放電し、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは”点灯放電セル状態”に初期化される。
【０００７】
次に、各サブフィールドのアドレス行程Ｗｃでは、画素駆動データビットＤＢ１〜ＤＢ１２の論理レベルに対応した電圧を有する画素データパルスＤＰを発生する。なお、画素駆動データビットＤＢ１〜ＤＢ１２は、画素駆動データＧＤの第１〜１２ビット目に対応する。例えば、サブフィールドＳＦ１のアドレス行程Ｗｃでは、先ず、画素駆動データビットＤＢ１を、その論理レベルに対応した電圧を有する画素データパルスに変換する。そして、第１行目に対応したｍ個の画素データパルスを画素データパルス群ＤＰ１１、第２行目に対応したｍ個の画素データパルスを画素データパルス群ＤＰ１２、第ｎ行目に対応したｍ個の画素データパルスを画素データパルス群ＤＰ１ｎとして、画素データパルス群ＤＰ１１〜ＤＰ１ｎの各々を順次、列電極Ｄ１〜Ｄｍに印加して行く。
【０００８】
更に、アドレス行程Ｗｃでは、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、負極性の走査パルスＳＰを行電極Ｙ１〜Ｙｎへ順次印加する。この際、走査パルスＳＰが印加された行電極と、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。
【０００９】
かかる選択消去放電により、一斉リセット行程Ｒｃにおいて”点灯放電セル状態”に初期化された放電セルは、”消灯放電セル状態”に移行する。一方、上記選択消去放電の生起されなかった放電セルは、上記一斉リセット行程Ｒｃにて初期化された状態、つまり”点灯放電セル状態”を維持する。
次に、各サブフィールドのサスティン行程Ｉｃにおいては、図３に示すように、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して正極性の維持パルスＩＰＸ及びＩＰＹが交互に印加される。ここで、サスティン行程Ｉｃにおいて、維持パルスＩＰは、各サブフィールドＳＦ１〜ＳＦ１２毎の維持パルスＩＰの回数が所定の比率となるように印加される。例えば、図１に示す如く、各サブフィールド毎の維持パルスＩＰの回数比は、ＳＦ１：ＳＦ２：ＳＦ３：ＳＦ４：ＳＦ５：ＳＦ６：ＳＦ７：ＳＦ８：ＳＦ９：ＳＦ１０：ＳＦ１１：ＳＦ１２＝１：２：４：７：１１：１４：２０：２５：３３：４０：４８：５０となる。
【００１０】
この際、壁電荷が残留したままとなっている放電セル、すなわち上記アドレス行程Ｗｃにおいて”点灯放電セル状態”に設定された放電セルのみが、上記維持パルスＩＰＸ及びＩＰＹが印加される度にサスティン放電する。よって、”点灯放電セル状態”に設定された放電セルは、上述した如くサブフィールド毎に割り当てられた回数分だけ、そのサスティン放電に伴う発光状態を維持する。
【００１１】
そして、最後尾のサブフィールドＳＦ１２のみで消去行程Ｅが実行される。かかる消去行程Ｅでは、正極性の消去パルスＡＰを発生してこれを列電極Ｄ１〜Ｄｍに印加する。更に、かかる消去パルスＡＰの印加タイミングと同時に負極性の消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰにおける全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。かかる消去放電により、ＰＤＰにおける全ての放電セルが”消灯放電セル状態”になるのである。
【００１２】
以上述べた駆動法では、いずれか１のサブフィールドにおいてのみ、直前のサブフィールドで発光状態にある放電セルのみをアドレス行程において選択的に消去放電せしめている。これにより、先頭のサブフィールドから順に点灯させ、Ｎ個（例えば、１２個）のサブフィールドでＮ＋１階調表示（例えば、１３階調表示）を行い、各サブフィールドにおける維持放電の総数によって入力映像信号によって表される輝度に応じた階調表示を実現するようにしている。
【００１３】
ところが、ＰＤＰの駆動では、表示画像を担うサスティン放電の他にも、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を生起させなければならない。よって、画像のコントラスト、特に暗い場面を表す画像表示時の暗コントラストが低下するという問題があった。
【００１４】
【特許文献１】
特開２００１−１５４６３０号公報（図６〜図８）
【００１５】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべく為されたものであり、暗コントラストを向上させることが可能な表示装置及び表示パネルの駆動方法を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
請求項１記載による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、前記行電極対を為す行電極各々が前記放電空間内において第１放電間隙を介して対向して配置されている部分を含む第１放電セルと、光吸収層が前面基板側に設けられておりかつ前記行電極対における一方の行電極及びこの行電極対に隣接する前記行電極対における一方の行電極各々が互いに前記放電空間内において第２放電間隙を介して対向して配置されている部分を含む第２放電セルとからなる単位発光領域が形成されている表示パネルと、前記画素データに基づく画素データパルスを前記列電極各々に印加しつつ前記第２放電セル内における前記行電極各々の内の前記第１放電セルまでの距離が大なる方の行電極に走査パルスを印加することにより選択的に前記第２放電セル内においてアドレス放電を生起せしめて前記第２放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス手段と、を有する。
【００１７】
又、請求項１５記載による表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、前記行電極対を為す行電極各々が前記放電空間内において第１放電間隙を介して対向して配置されている部分を含む第１放電セルと、光吸収層が前面基板側に設けられておりかつ前記行電極対における一方の行電極及びこの行電極対に隣接する前記行電極対における一方の行電極各々が互いに前記放電空間内において第２放電間隙を介して対向して配置されている部分を含む第２放電セルとからなる単位発光領域が形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて駆動する表示パネルの駆動方法であって、前記画素データに基づく画素データパルスを前記列電極各々に印加しつつ前記第２放電セル内における前記行電極各々の内の前記第１放電セルまでの距離が大なる方の行電極に走査パルスを印加することにより選択的に前記第２放電セル内においてアドレス放電を生起せしめて前記第２放電セルを点灯セル状態及び消灯セル状態のいずれか一方に設定するアドレス行程と、前記第２放電セル内における前記行電極各々に交互にプライミングパルスを印加して前記点灯セル状態にある前記第２放電セルのみでプライミング放電を生起せしめることにより前記第１放電セル側に放電を拡張してこの第１放電セルを点灯セル状態に設定するプライミング拡張行程と、前記第１放電セル内における前記行電極各々に交互にサスティンパルスを繰り返し印加して前記点灯セル状態にある前記第１放電セルのみでサスティン放電を生起せしめるサスティン行程と、を有する。
【００１８】
【発明の実施の形態】
図４は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図４に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１９】
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ１〜Ｄｍが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ２〜Ｘｎ及び行電極Ｙ１〜Ｙｎが、図４に示す如く交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対（Ｘ２、Ｙ２）〜行電極対（Ｘｎ、Ｙｎ）各々がＰＤＰ５０における第１表示ライン〜第（ｎ−１）表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との各交叉部（図４中の一点鎖線にて囲まれた領域）に、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ１、１〜ＰＣ１、ｍ、第２表示ラインに属する画素セルＰＣ２、１〜ＰＣ２、ｍ、・・・・、第（ｎ−１）表示ラインに属する画素セルＰＣｎ−１、１〜ＰＣｎ−１、ｍがマトリクス状に配列されているのである。
【００２０】
図５〜図８は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
尚、図５は、表示面側から眺めたＰＤＰ５０の平面図である。又、図６は、図５に示されるＶ１−Ｖ１線から眺めたＰＤＰ５０の断面図である。又、図７は、図５に示されるＶ２−Ｖ２線から眺めたＰＤＰ５０の断面図である。又、図８は、図５に示されるＷ１−Ｗ１線から眺めたＰＤＰ５０の断面図である。
【００２１】
図５に示すように、行電極Ｙは、表示画面の水平方向に伸長する帯状のバス電極Ｙｂ（行電極Ｙの本体部）と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸張しており、その一端及び他端が夫々図５に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の水平方向に伸長する帯状のバス電極Ｘｂ（行電極Ｘの本体部）と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸張しており、その一端及び他端が夫々図５に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図５に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。
【００２２】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図６に示す如く、ＰＤＰ５０の表示面を担う前面ガラス基板１０の裏面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面ガラス基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における制御放電セルＣ２（後述する）各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図５に示す如く表示面の水平方向に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯからなる図示しない保護層によって被覆されている。前面ガラス基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向（垂直方向）に伸張している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ（Ｙｂ）上において等間隙に配置された透明電極Ｘａ（Ｙａ）各々の間の位置において夫々、バス電極Ｘｂ（Ｙｂ）とは直交する方向に伸張して形成されている。又、図６に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域（縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む）には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い（例えば４．２ｅＶ以下）、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ２Ｏ等のアルカリ金属酸化物、ＣａＦ２、ＭｇＦ２等のフッ化物、ＴｉＯ２、Ｙ２Ｏ、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域（縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む）には、図６に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図６及び図８に示す如く嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図６に示すように第２横壁１５Ｂと嵩上げ誘電体層１２との間に���、放電ガスの流通が可能な隙間ｒが存在する。ところが、第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電ガスの流通を防ぐべくこの第１横壁１５Ａに沿った方向に伸張した誘電体層１７が形成されている。又、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図７に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。
【００２３】
ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域（図５中の一点鎖線にて囲まれた領域）が画素を担う画素セルＰＣとなる。又、図５及び図６に示すように、画素セルＰＣは第２横壁１５Ｂによって表示放電セルＣ１及び制御放電セルＣ２に区分けされる。表示放電セルＣ１は、図５及び図６に示されるように、各表示ラインに対応した一対の行電極Ｘ及びＹ各々の透明電極Ｘａ及びＹａと、蛍光体層１６とを含む。一方、制御放電セルＣ２は、嵩上げ誘電体層１２、２次電子放出材料層３０、表示ラインに対応した行電極対の内の行電極Ｘの透明電極Ｘａ、並びに表示面の上方に隣接する表示ラインに対応した行電極対の内の行電極Ｙの透明電極Ｙａを含む。尚、図５に示す如く、透明電極Ｘａの幅広部と透明電極Ｘｂの幅広部との間に設けられた放電ギャップｇは、表示放電セルＣ１内ではバス電極Ｘｂ及びＹｂ間の中間位置に形成されている。一方、制御放電セルＣ２内では、放電ギャップｇはバス電極Ｘｂ及びＹｂ間の中間位置よりも表示放電セルＣ１側に偏倚した位置に形成されている。
【００２４】
又、図６に示す如く、表示面の上下方向（図６では左右方向）において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。ところが、同一の画素セルＰＣに属する表示放電セルＣ１及び制御放電セルＣ２各々の放電空間は、図６に示す如き隙間ｒにて連通している。更に、表示面の左右方向において互いに隣接する制御放電セルＣ２各々の放電空間は、図７に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示放電セルＣ１各々の放電空間は互いに連通している。
【００２５】
このように、ＰＤＰ５０に形成されている画素セルＰＣ１、１〜ＰＣｎ−１、ｍの各々は、互いにその放電空間が連通している表示放電セルＣ１及び制御放電セルＣ２から構成されている。
奇数Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘの内の奇数番号（図４に示す）が付されている行電極Ｘ３、Ｘ５、・・・・、Ｘｎ−２、及びＸｎ各々に、各種駆動パルス（後述する）を印加する。偶数Ｘ電極ドライバ５２は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘの内の偶数番号（図４に示す）が付されている行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−３、及びＸｎ−１各々に各種駆動パルス（後述する）を印加する。奇数Ｙ電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙの内の奇数番号（図４に示す）が付されている行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−２、及びＹｎ各々に各種駆動パルス（後述する）を印加する。偶数Ｙ電極ドライバ５４は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙの内の偶数番号（図４に示す）が付されている行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−３、及びＹｎ−１各々に各種駆動パルス（後述する）を印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ１〜Ｄｍに画素データパルス（後述する）を印加する。
【００２６】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤＳとし、これを図９に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図９に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ毎に、これら画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１ビット目
ＤＢ２：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第２ビット目
ＤＢ３：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第３ビット目
ＤＢ４：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第４ビット目
ＤＢ５：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第５ビット目
ＤＢ６：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第６ビット目
ＤＢ７：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第７ビット目
ＤＢ８：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第８ビット目
ＤＢ９：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００２７】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
更に、駆動制御回路５６は、図１０に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生して、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４に供給する。
【００２８】
図１０に示す発光駆動シーケンスでは、映像信号における各フィールドを１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールド毎に以下に示す如き各駆動行程を実行する。
先頭のサブフィールドＳＦ１では、奇数行リセット行程ＲＯＤ、奇数行アドレス行程ＷＯＯＤ、偶数行リセット行程ＲＥＶ、偶数行アドレス行程ＷＯＥＶ、プライミング拡張行程ＰＩ、サスティン行程Ｉ及び消去行程Ｅを順次実行する。サブフィールドＳＦ２〜ＳＦ１５各々では、アドレス行程ＷＯ、プライミング拡張行程ＰＩ、サスティン行程Ｉ及び消去行程Ｅを順次実行する。
【００２９】
図１１は先頭のサブフィールドＳＦ１、図１２はＳＦ２〜ＳＦ１５各々において、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５がＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを夫々示す図である。
先ず、サブフィールドＳＦ１の奇数行リセット行程ＲＯＤでは、奇数Ｙ電極ドライバ５３が、サスティンパルス（後述する）に比して立ち下がり変化及び立ち上がり変化の緩やかな負極性の第１リセットパルスＲＰＹ１を発生してＰＤＰ５０の奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎの各々に同時に印加する。この間、アドレスドライバ５５は、正極性のリセットパルスＲＰＤを発生して列電極Ｄ１〜Ｄｎの各々に同時に印加する。これら第１リセットパルスＲＰＹ１及びリセットパルスＲＰＤの印加に応じて、奇数表示ラインに属する画素セルＰＣ１、１〜ＰＣ１、ｍ、ＰＣ３、１〜ＰＣ３、ｍ、・・・・、ＰＣｎ−２、１〜ＰＣｎ−２、ｍ各々の制御放電セルＣ２内において第１リセット放電（書込放電）が生起される。つまり、図５及び図６に示す如き制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起され、この第１リセット放電により、上述した如き奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に壁電荷が形成される。又、奇数行リセット行程ＲＯＤでは、上記第１リセットパルスＲＰＹ１の印加後、引き続き奇数Ｙ電極ドライバ５３は、図１１に示す如き正極性の第２リセットパルスＲＰＹ２を奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎの各々に同時に印加する。上記第２リセットパルスＲＰＹ２の印加に応じて、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内において第２リセット放電（消去放電）が生起される。つまり、図５及び図６に示す如き制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ間において第２リセット放電が生起され、この第２リセット放電により、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に形成されていた壁電荷が消滅する。この際、制御放電セルＣ２内の行電極Ｘ及び列電極Ｄ間に誤って放電が生起されないように、上記第２リセットパルスＲＰＹ２と同一の印加タイミングにて、偶数Ｘ電極ドライバ５２は、図１１に示す如き正極性の誤放電防止パルスＧＰＸを偶数の行電極Ｘ２、Ｘ４、Ｘ６、・・・・、Ｘｎ−１各々に印加する。
【００３０】
上記した如く、奇数行リセット行程ＲＯＤでは、ＰＤＰ５０の奇数表示ラインに属する画素セルＰＣ１、１〜ＰＣ１、ｍ、ＰＣ３、１〜ＰＣ３、ｍ、・・・・、ＰＣｎ−２、１〜ＰＣｎ−２、ｍ各々の制御放電セルＣ２内から一斉に壁電荷を消滅させ、これら奇数表示ラインに属する画素セルＰＣを全て消灯セル状態に初期化する。
次に、サブフィールドＳＦ１の奇数行アドレス行程ＷＯＯＤでは、奇数Ｙ電極ドライバ５３が、負極性の走査パルスＳＰをＰＤＰ５０の奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−２各々に順次印加する。この間、アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１の内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、奇数表示ラインに対応した画素駆動データビットＤＢ１１、１〜ＤＢ１１、ｍ、ＤＢ１３、１〜ＤＢ１３、ｍ、・・・・、ＤＢ１ｎ−２、１〜ＤＢ１ｎ−２、ｍを画素データパルスＤＰ１、１〜ＤＰ１、ｍ、ＤＰ３、１〜ＤＰ３、ｍ、・・・・、ＤＰｎ−２、１〜ＤＰｎ−２、ｍに変換し、これらを１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加する。
この際、走査パルスＳＰ及び高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において書込アドレス放電が生起され、この制御放電セルＣ２内に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内では上記の如き書込アドレス放電は生起されないので、この制御放電セルＣ２内には壁電荷は形成されない。尚、この間、偶数番号の付された行電極Ｘ２、Ｘ４、Ｘ６、・・・・、Ｘｎ−１各々のバス電極Ｘｂ及び列電極Ｄ間において誤って放電が生起されないように、偶数Ｘ電極ドライバ５２は、上記画素データパルスＤＰと同極性の電位をこれら偶数の行電極Ｘの各々に印加する。
【００３１】
上記した如く、奇数行アドレス行程ＷＯＯＤでは、画素駆動データビット群ＤＢ１（図９に示す画素駆動データＧＤの第１ビット）に応じて選択的に、ＰＤＰ５０の奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に書込アドレス放電を生起させて壁電荷を形成する。これにより、奇数表示ラインに属する画素セルＰＣ各々を、仮点灯セル状態（制御放電セルＣ２内に壁電荷有り）、又は消灯セル状態（制御放電セルＣ２内に壁電荷無し）の一方に設定する。
【００３２】
次に、サブフィールドＳＦ１の偶数行リセット行程ＲＥＶでは、偶数Ｙ電極ドライバ５４が、サスティンパルス（後述する）に比して立ち下がり変化及び立ち上がり変化の緩やかな負極性の第１リセットパルスＲＰＹ１を発生してＰＤＰ５０の偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１の各々に同時に印加する。この間、アドレスドライバ５５は、正極性のリセットパルスＲＰＤを発生して列電極Ｄ１〜Ｄｎの各々に同時に印加する。これら第１リセットパルスＲＰＹ１及びリセットパルスＲＰＤの印加に応じて、偶数表示ラインに属する画素セルＰＣ２、１〜ＰＣ２、ｍ、ＰＣ４、１〜ＰＣ４、ｍ、・・・・、ＰＣｎ−１、１〜ＰＣｎ−１、ｍ各々の制御放電セルＣ２内において第１リセット放電（書込放電）が生起される。つまり、図５及び図６に示す如き制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起され、この第１リセット放電により、上述した如き偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に壁電荷が形成される。又、偶数行リセット行程ＲＥＶでは、上記第１リセットパルスＲＰＹ１の印加後、引き続き偶数Ｙ電極ドライバ５４は、図１１に示す如き正極性の第２リセットパルスＲＰＹ２を偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１の各々に同時に印加する。上記第２リセットパルスＲＰＹ２の印加に応じて、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内において第２リセット放電（消去放電）が生起される。つまり、図５及び図６に示す如き制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ間において第２リセット放電が生起され、この第２リセット放電により、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に形成されていた壁電荷が消滅する。この際、制御放電セルＣ２内の行電極Ｘ及び列電極Ｄ間に誤って放電が生起されないように、上記第２リセットパルスＲＰＹ２と同一の印加タイミングにて、奇数Ｘ電極ドライバ５１は、図１１に示す如き正極性の誤放電防止パルスＧＰＸを奇数の行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。
【００３３】
上記した如く、偶数行リセット行程ＲＥＶでは、ＰＤＰ５０の偶数表示ラインに属する画素セルＰＣ２、１〜ＰＣ２、ｍ、ＰＣ４、１〜ＰＣ４、ｍ、・・・・、ＰＣｎ−１、１〜ＰＣｎ−１、ｍ各々の制御放電セルＣ２内から一斉に壁電荷を消滅させ、これら偶数表示ラインに属する画素セルＰＣを全て消灯セル状態に初期化する。
次に、サブフィールドＳＦ１の偶数行アドレス行程ＷＯＥＶでは、偶数Ｙ電極ドライバ５４が、負極性の走査パルスＳＰを偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に順次印加する。この間、アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１の内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、偶数表示ラインに対応した画素駆動データビットＤＢ１２、１〜ＤＢ１２、ｍ、ＤＢ１４、１〜ＤＢ１４、ｍ、・・・・、ＤＢ１ｎ−１、１〜ＤＢ１ｎ−１、ｍを画素データパルスＤＰ２、１〜ＤＰ２、ｍ、ＤＰ４、１〜ＤＰ４、ｍ、・・・・、ＤＰｎ−１、１〜ＤＰｎ−１、ｍに変換し、これらを１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加する。この際、走査パルスＳＰ及び高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において書込アドレス放電が生起され、この制御放電セルＣ２内に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内では上記の如き書込アドレス放電は生起されないので、この制御放電セルＣ２には壁電荷は形成されない。尚、この間、奇数番号の付された行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々のバス電極Ｘｂ及び列電極Ｄ間において誤って放電が生起されないように、奇数Ｘ電極ドライバ５１は、上記画素データパルスＤＰと同極性の電位をこれら奇数の行電極Ｘの各々に印加する。
【００３４】
上記した如く、偶数行アドレス行程ＷＯＥＶでは、画素駆動データビット群ＤＢ１（図９に示す画素駆動データＧＤの第１ビット）に応じて選択的に、ＰＤＰ５０の偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に壁電荷を形成させる。これにより、偶数表示ラインに属する画素セルＰＣ各々を、仮点灯セル状態（制御放電セルＣ２内に壁電荷有り）、又は消灯セル状態（制御放電セルＣ２内に壁電荷無し）の一方に設定する。
【００３５】
サブフィールドＳＦ２〜ＳＦ１５各々のアドレス行程ＷＯでは、奇数Ｙ電極ドライバ５３及び偶数Ｘ電極ドライバ５４が、図１２に示す如く負極性の走査パルスＳＰを行電極Ｙ１、Ｙ２、Ｙ３、・・・・、Ｙｎ−１各々に順次印加する。この間、アドレスドライバ５５は、各サブフィールドＳＦ（ｊ）［ｊは２〜１５の自然数］に対応した画素駆動データビット群ＤＢ（ｊ）における各画素駆動データビットを、その論レベルに対応したパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、画素駆動データビットＤＢ（ｊ）１、１〜ＤＢ（ｊ）１、ｍ、ＤＢ（ｊ）２、１〜ＤＢ（ｊ）２、ｍ、・・・・、ＤＢ（ｊ）ｎ−１、１〜ＤＢ（ｊ）ｎ−１、ｍを画素データパルスＤＰ１、１〜ＤＰ１、ｍ、ＤＰ２、１〜ＤＰ２、ｍ、・・・・、ＤＰｎ−１、１〜ＤＰｎ−１、ｍに変換し、これらを１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加する。この際、走査パルスＳＰ及び高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において書込アドレス放電が生起され、この制御放電セルＣ２内に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内には上記の如き書込アドレス放電は生起されないので、この制御放電セルＣ２には壁電荷は形成されない。
【００３６】
上記した如く、アドレス行程ＷＯでは、このアドレス行程ＷＯが属するサブフィールドＳＦ（ｊ）に対応した画素駆動データＧＤ中の第ｊビットの論理レベルに応じて選択的に、画素セルＰＣ各々の制御放電セルＣ２内に壁電荷を形成させる。これにより、ＰＤＰ５０の画素セルＰＣ各々を、仮点灯セル状態（制御放電セルＣ２内に壁電荷有り）、又は消灯セル状態（制御放電セルＣ２内に壁電荷無し）の一方に設定する。
【００３７】
次に、サブフィールドＳＦ１〜ＳＦ１５各々のプライミング拡張行程ＰＩでは、奇数Ｙ電極ドライバ５３が正極性のプライミングパルスＰＰＹＯを図１１又は図１２に示す如く断続的に繰り返し、奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ各々に印加する。又、かかるプライミング拡張行程ＰＩでは、奇数Ｘ電極ドライバ５１が正極性のプライミングパルスＰＰＸＯを図１１又は図１２に示す如く断続的に繰り返し、奇数の行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。又、プライミング拡張行程ＰＩでは偶数Ｘ電極ドライバ５２が、正極性のプライミングパルスＰＰＸＥを図１１又は図１２に示す如く断続的に繰り返し偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。更に、プライミング拡張行程ＰＩでは偶数Ｙ電極ドライバ５４が正極性のプライミングパルスＰＰＹＥを図１１又は図１２に示す如く断続的に繰り返し偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。これらプライミングパルスＰＰＸＯ、ＰＰＸＥ、ＰＰＹＯ、又はＰＰＹＥが印加される度に、仮点灯セル状態に設定されている画素セルＰＣの制御放電セルＣ２内の行電極Ｘ及びＹ間においてプライミング放電が生起される。この際、プライミング放電が生起される度に、図６に示す如き隙間ｒを介して表示放電セルＣ１側に放電が拡張し、表示放電セルＣ１内に壁電荷が形成される。
【００３８】
上記した如く、プライミング拡張行程ＰＩでは、上記奇数行アドレス行程ＷＯＯＤ、偶数行アドレス行程ＷＯＥＶ、又はアドレス行程ＷＯにおいて仮点灯セル状態に設定された制御放電セルＣ２に対して繰り返しプライミング放電を生起させることにより、表示放電セルＣ１側に徐々に放電を拡張する。かかる放電拡張により表示放電セルＣ１内に壁電荷が形成され、この表示放電セルＣ１が属する画素セルＰＣは点灯セル状態に設定される。一方、上記の如き各種アドレス行程において消灯セル状態に設定された制御放電セルＣ２ではプライミング放電は生起されない。よって、この制御放電セルＣ２と連通する表示放電セルＣ１内には壁電荷が形成されないので、画素セルＰＣは消灯セル状態に設定される。
【００３９】
次に、サブフィールドＳＦ１〜ＳＦ１５各々のサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が図１１又は図１２に示す如き正極性のサスティンパルスＩＰＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ各々に印加する。かかるサスティンパルスＩＰＹＯ各々と同一タイミングにて、偶数Ｘ電極ドライバ５２は、正極性のサスティンパルスＩＰＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、サスティン行程Ｉでは、奇数Ｘ電極ドライバ５１が図１１又は図１２に示す如き正極性のサスティンパルスＩＰＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正極性のサスティンパルスＩＰＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。尚、図１１又は図１２に示すように、上記サスティンパルスＩＰＸＥ及びＩＰＹＯと、上記サスティンパルスＩＰＸＯ及びＩＰＹＥとは、その印加タイミングが互いにずれている。上記サスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＯ又はＩＰＹＥが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、図６に示す如く表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００４０】
上記した如く、サスティン行程Ｉでは、点灯セル状態に設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
そして、サブフィールドＳＦ１〜ＳＦ１５各々の消去行程Ｅでは、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５が図１１又は図１２に示す如き正極性の消去パルスを全ての行電極Ｘ及びＹに印加する。消去パルスの印加に応じて、壁電荷の残留している全ての制御放電セルＣ２内で消去放電が生起され、この壁電荷が消去される。
【００４１】
このように、消去行程Ｅでは、壁電荷の残留している制御放電セルＣ２のみで消去放電を生起させることにより、全ての制御放電セルＣ２内の電荷形成状態を均一な状態に初期化する。
ここで、図９に示す１６通りの画素駆動データＧＤに基づき、図１０〜図１２に示す如き駆動を実行すると、各フィールド内において、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々のアドレス行程（ＷＯＯＤ、ＷＯＥＶ、ＷＯ）にて書込アドレス放電（図９中に二重丸にて示す）が生起される。すなわち、画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯セル状態に設定され、これらサブフィールド各々のサスティン行程Ｉにおいてサスティン放電されるのである。この際、１フィールド内において生起されたサスティン放電の総数に対応した輝度が視覚される。すなわち、図９に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、二重丸にて示されるサブフィールドにおいて生起された放電の合計回数に応じた１６階調分の中間輝度が表現されるのである。
【００４２】
ここで、図４に示すプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図５及び図６に示す如く表示放電セルＣ１及び制御放電セルＣ２にて構築するようにしている。そして、表示画像に関与するサスティン放電を表示放電セルＣ１にて生起させる一方、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電は、制御放電セルＣ２にて生起させるようにしている。この際、制御放電セルＣ２には、この制御放電セルＣ２内で生起された上記各種放電に伴う光が前面ガラス基板１０を通過して外部に漏れるのを防ぐべく、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層１２が形成されている。よって、リセット放電、プライミング放電及びアドレス放電に伴う放電光は嵩上げ誘電体層１２によって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。更に、制御放電セルＣ２内には、その背面基板１３側に図６に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０によれば、制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間における放電開始電圧及び放電維持電圧は、表示放電セルＣ１内の列電極Ｄ及び行電極Ｙ間での放電開始電圧及び放電維持電圧よりも低くなる。つまり、表示放電セルＣ１は、制御放電セルＣ２に比して放電開始電圧及び放電維持電圧が高くなるのである。よって、制御放電セルＣ２内において繰り返しプライミング放電を生起させることにより表示放電セルＣ１側に放電を拡張するプライミング拡張行程ＰＩを実行しても、表示放電セルＣ１内で生起される放電は微弱なものとなるので、暗コントラストの低下が抑制される。
【００４３】
更に、図５に示す如く、制御放電セルＣ２内においては、行電極Ｘ及びＹ各々の本体部から突起した透明電極Ｘａ及びＹａにより、バス電極Ｘｂ及びＹｂ間の中間位置よりもこの制御放電セルＣ２と対を為す表示放電セルＣ１側に偏倚した位置に放電ギャップｇを設けるようにしている。従って、図１１又は図１２に示す如き駆動によると、制御放電セルＣ２内における放電ギャップｇに対応した位置、例えば図６に示す位置Ｐにおいて上記プライミング放電が生起される。つまり、制御放電セルＣ２内において、この制御放電セルＣ２と対を為す表示放電セルＣ１側に近い位置でプライミング放電が生起されるので、制御放電セルＣ２から表示放電セルＣ１への放電拡張が容易に為される。一方、リセット放電及び書込アドレス放電は、制御放電セルＣ２内の列電極Ｄ及び透明電極Ｙａ間で生起させるようにしている。つまり、制御放電セルＣ２内において生起されるリセット放電及び書込アドレス放電は、この制御放電セルＣ２と対を為す表示放電セルＣ１までの距離が透明電極Ｘａよりも大となる透明電極Ｙａと、列電極Ｄとの間で生起される。よって、これらリセット放電及びアドレス放電は、図６に示す如きプライミング放電の生起される位置Ｐよりも、この制御放電セルＣ２と対を為す表示放電セルＣ１から遠い位置Ｑにおいて生起されることになる。従って、リセット放電及びアドレス放電に伴う紫外線が表示放電セルＣ１側に漏れ込む量が低減し、暗コントラストの低下が抑制されるのである。
【００４４】
制御放電セルＣ２内における放電ギャップｇを表示放電セルＣ１側に近い位置に形成することにより、図５、図６に示す如く、制御放電セルＣ２内に面する透明電極Ｙａの幅広突出部の面積を制御放電セルＣ２内に面する透明電極Ｘａの幅広突出部の面積よりも大きくできる。これにより、制御放電セルＣ２内における列電極Ｄ及び透明電極Ｙａの幅広突出部間で生起されるリセット放電、アドレス放電の安定性が増し、また、プライミング放電における表示放電セルＣ１の放電の移行などが容易となる。
【００４５】
尚、上記実施例では、アドレス行程において各画素セルＰＣ内に選択的に壁電荷を形成させる、いわゆる選択書込アドレス法を適用した場合について説明したが、各画素セルＰＣに形成されている壁電荷を選択的に消去する選択消去アドレス法を採用しても良い。
選択消去アドレス法に基づく駆動を行うにあたり、駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して前述した如き誤差拡散処理及びディザ処理を施す。駆動制御回路５６は、これら誤差拡散処理及びディザ処理により８ビットの画素データを４ビットの多階調化画素データＰＤＳに変換し、更に、この多階調化画素データＰＤＳを図１３に示す如きデータ変換テーブルに従って１５ビットの画素駆動データＧＤに変換する。尚、図１３に示す変換テーブルに記載されている「＊」マークは、論理レベル１又は０のどちらでも良いことを表す。これにより、８ビットで２５６階調を表現し得る画素データは、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ毎に、これら画素駆動データＧＤ１、１〜ＧＤ（ｎ−１）、ｍ各々を同一ビット桁同士にて分離することにより、画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００４６】
図１４は、選択消去アドレス法を適用してＰＤＰ５０を階調駆動する際の発光駆動フォーマットを示す図である。
図１４に示す発光駆動シーケンスでは、映像信号における各フィールドを１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールド毎に以下に示す如き各駆動行程を実行する。
【００４７】
先頭のサブフィールドＳＦ１では、奇数行リセット行程ＲＯＤ、奇数行アドレス行程ＷＩＯＤ、偶数行リセット行程ＲＥＶ、偶数行アドレス行程ＷＩＥＶ、選択消去補助行程ＣＡ、プライミング拡張行程ＰＩ、サスティン行程Ｉ、及び電荷移動行程ＭＲを順次実行する。又、サブフィールドＳＦ２〜ＳＦ１５各々では、アドレス行程ＷＩ、選択消去補助行程ＣＡ、プライミング拡張行程ＰＩ、サスティン行程Ｉ、及び電荷移動行程ＭＲを順次実行する。尚、最後尾のサブフィールドＳＦ１５においては、電荷移動行程ＭＲの直後に消去行程（図示せぬ）を実行する。
【００４８】
図１５及び図１６は、図１４に示す発光駆動フォーマットに従ってＰＤＰ５０を駆動すべくこのＰＤＰ５０に印加する各種駆動パルスと、その印加タイミングを示す図である。
先ず、サブフィールドＳＦ１の奇数行リセット行程ＲＯＤでは、奇数Ｙ電極ドライバ５３が、サスティンパルス（後述する）に比して立ち下がり変化及び立ち上がり変化の緩やかな負極性の第１リセットパルスＲＰＹ１を発生してＰＤＰ５０の奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎの各々に同時に印加する。この間、アドレスドライバ５５は、正極性のリセットパルスＲＰＤを発生して列電極Ｄ１〜Ｄｎの各々に同時に印加する。これら第１リセットパルスＲＰＹ１及びリセットパルスＲＰＤの印加に応じて、奇数表示ラインに属する画素セルＰＣ１、１〜ＰＣ１、ｍ、ＰＣ３、１〜ＰＣ３、ｍ、・・・・、ＰＣｎ−２、１〜ＰＣｎ−２、ｍ各々の制御放電セルＣ２内において第１リセット放電（書込放電）が生起される。つまり、図５及び図６に示す如き制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。尚、上記第１リセットパルスＲＰＹ１及びリセットパルスＲＰＤが印加されている間、偶数表示ラインに属する画素セルＰＣの制御放電セルＣ２内で誤って放電が生起されないように、偶数Ｙ電極ドライバ５４は、正極性の電位を偶数の行電極Ｙ２、Ｙ４、Ｙ６、・・・・、Ｙｎ−１各々に印加する。更に、上記第１リセットパルスＲＰＹ１の印加後、奇数Ｙ電極ドライバ５３は、引き続き図１５に示す如き正極性の第２リセットパルスＲＰＹ２を奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎの各々に同時に印加する。上記第２リセットパルスＲＰＹ２の印加に応じて、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内において第２リセット放電（書込放電）が生起される。つまり、図５及び図６に示す如き制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ間において第２リセット放電が生起されるのである。上述した如き第１リセット放電及び第２リセット放電により、奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に壁電荷が形成される。
【００４９】
上記した如く、奇数行リセット行程ＲＯＤでは、ＰＤＰ５０の奇数表示ラインに属する全ての画素セルＰＣ各々の制御放電セルＣ２内において第１及び第２リセット放電を生起せしめて、奇数表示ラインに属する制御放電セルＣ２内に壁電荷を形成する。
次に、サブフィールドＳＦ１の奇数行アドレス行程ＷＩＯＤでは、奇数Ｙ電極ドライバ５３が、負極性の走査パルスＳＰをＰＤＰ５０の奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ−２各々に順次印加する。この間、アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１の内の奇数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、奇数表示ラインに対応した画素駆動データビットＤＢ１１、１〜ＤＢ１１、ｍ、ＤＢ１３、１〜ＤＢ１３、ｍ、・・・・、ＤＢ１ｎ−２、１〜ＤＢ１ｎ−２、ｍを画素データパルスＤＰ１、１〜ＤＰ１、ｍ、ＤＰ３、１〜ＤＰ３、ｍ、・・・・、ＤＰｎ−２、１〜ＤＰｎ−２、ｍに変換し、これらを１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加する。
この際、走査パルスＳＰ及び高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起され、この制御放電セルＣ２内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内では上記の如き消去アドレス放電は生起されないので、制御放電セルＣ２内には壁電荷が残留する。
【００５０】
上記した如く、奇数行アドレス行程ＷＩＯＤでは、画素駆動データビット群ＤＢ１（図１３に示す画素駆動データＧＤの第１ビット）に応じて選択的に、ＰＤＰ５０の奇数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に消去アドレス放電を生起させて壁電荷を消滅させる。これにより、奇数表示ラインに属する画素セルＰＣ各々を、仮点灯セル状態（制御放電セルＣ２内に壁電荷有り）、又は消灯セル状態（制御放電セルＣ２内に壁電荷無し）の一方に設定する。
【００５１】
次に、サブフィールドＳＦ１の偶数行リセット行程ＲＥＶでは、偶数Ｙ電極ドライバ５４が、サスティンパルス（後述する）に比して立ち下がり変化及び立ち上がり変化の緩やかな負極性の第１リセットパルスＲＰＹ１を発生してＰＤＰ５０の偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１の各々に同時に印加する。この間、アドレスドライバ５５は、正極性のリセットパルスＲＰＤを発生して列電極Ｄ１〜Ｄｎの各々に同時に印加する。これら第１リセットパルスＲＰＹ１及びリセットパルスＲＰＤの印加に応じて、偶数表示ラインに属する画素セルＰＣ２、１〜ＰＣ２、ｍ、ＰＣ４、１〜ＰＣ４、ｍ、・・・・、ＰＣｎ−１、１〜ＰＣｎ−１、ｍ各々の制御放電セルＣ２内において第１リセット放電（書込放電）が生起される。つまり、図５及び図６に示す如き制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起されるのである。尚、上記第１リセットパルスＲＰＹ１及びリセットパルスＲＰＤが印加されている間、奇数表示ラインに属する画素セルＰＣの制御放電セルＣ２内で誤って放電が生起されないように、奇数Ｙ電極ドライバ５３は、正極性の電位を奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ各々に印加する。更に、上記第１リセットパルスＲＰＹ１の印加後、偶数Ｙ電極ドライバ５４は、引き続き図１５に示す如き正極性の第２リセットパルスＲＰＹ２を偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１の各々に同時に印加する。上記第２リセットパルスＲＰＹ２の印加に応じて、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内において第２リセット放電（書込放電）が生起される。つまり、図５及び図６に示す如き制御放電セルＣ２内の行電極Ｙ及び列電極Ｄ間において第２リセット放電が生起されるのである。上述した如き第１リセット放電及び第２リセット放電により、偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に壁電荷が形成される。
【００５２】
上記した如く、偶数行リセット行程ＲＥＶでは、ＰＤＰ５０の偶数表示ラインに属する全ての画素セルＰＣ各々の制御放電セルＣ２内において第１及び第２リセット放電を生起せしめて、偶数表示ラインに属する制御放電セルＣ２の各々内に壁電荷を形成する。
次に、サブフィールドＳＦ１の偶数行アドレス行程ＷＩＥＶでは、偶数Ｙ電極ドライバ５４が、負極性の走査パルスＳＰを偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に順次印加する。この間、アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１の内の偶数表示ラインに対応したものを、その論レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、偶数表示ラインに対応した画素駆動データビットＤＢ１２、１〜ＤＢ１２、ｍ、ＤＢ１４、１〜ＤＢ１４、ｍ、・・・・、ＤＢ１ｎ−１、１〜ＤＢ１ｎ−１、ｍを画素データパルスＤＰ２、１〜ＤＰ２、ｍ、ＤＰ４、１〜ＤＰ４、ｍ、・・・・、ＤＰｎ−１、１〜ＤＰｎ−１、ｍに変換し、これらを１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加する。この際、走査パルスＳＰ及び高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起され、この制御放電セルＣ２内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内では上記の如き消去アドレス放電は生起されないので、この制御放電セルＣ２内には壁電荷が残留する。
【００５３】
上記した如く、偶数行アドレス行程ＷＩＥＶでは、画素駆動データビット群ＤＢ１（図１３に示す画素駆動データＧＤの第１ビット）に応じて選択的に、ＰＤＰ５０の偶数表示ラインに属する画素セルＰＣ各々の制御放電セルＣ２内に消去アドレス放電を生起せしめて壁電荷を消滅させる。これにより、偶数表示ラインに属する画素セルＰＣ各々を、仮点灯セル状態（制御放電セルＣ２内に壁電荷有り）、又は消灯セル状態（制御放電セルＣ２内に壁電荷無し）の一方に設定する。
【００５４】
又、サブフィールドＳＦ２〜ＳＦ１５各々のアドレス行程ＷＩでは、奇数Ｙ電極ドライバ５３及び偶数Ｘ電極ドライバ５４が、図１６に示す如く負極性の走査パルスＳＰを行電極Ｙ１、Ｙ２、Ｙ３、・・・・、Ｙｎ−１各々に順次印加する。この間、アドレスドライバ５５は、各サブフィールドＳＦ（ｊ）［ｊは２〜１５の自然数］に対応した画素駆動データビット群ＤＢ（ｊ）における各画素駆動データビットを、その論レベルに対応したパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル０の画素駆動データビットを低電圧（０ボルト）の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分（ｍ個）ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、画素駆動データビットＤＢ（ｊ）１、１〜ＤＢ（ｊ）１、ｍ、ＤＢ（ｊ）２、１〜ＤＢ（ｊ）２、ｍ、・・・・、ＤＢ（ｊ）ｎ−１、１〜ＤＢ（ｊ）ｎ−１、ｍを画素データパルスＤＰ１、１〜ＤＰ１、ｍ、ＤＰ２、１〜ＤＰ２、ｍ、・・・・、ＤＰｎ−１、１〜ＤＰｎ−１、ｍに変換し、これらを１表示ライン分ずつ列電極Ｄ１〜Ｄｍに印加する。この際、走査パルスＳＰ及び高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起され、この制御放電セルＣ２内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加されなかった画素セルＰＣの制御放電セルＣ２内には上記の如き消去アドレス放電は生起されない。よって、壁電荷が形成されていた制御放電セルＣ２はその壁電荷形成状態を維持し、一方、壁電荷が存在しない制御放電セルＣ２は壁電荷の存在しない状態を維持する。
【００５５】
上記した如く、サブフィールドＳＦ２〜ＳＦ１５各々のアドレス行程ＷＩでは、このアドレス行程ＷＩが属するサブフィールドＳＦ（ｊ）に対応した画素駆動データＧＤ中の第ｊビットの論理レベルに応じて選択的に、画素セルＰＣ各々の制御放電セルＣ２内に存在する壁電荷を消滅させる。これにより、ＰＤＰ５０の画素セルＰＣ各々を、仮点灯セル状態（制御放電セルＣ２内に壁電荷有り）、又は消灯セル状態（制御放電セルＣ２内に壁電荷無し）の一方に設定する。
【００５６】
次に、サブフィールドＳＦ１〜ＳＦ１５各々の選択消去補助行程ＣＡでは、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、及び偶数Ｙ電極ドライバ５４が、図１５又は図１６に示す如き正極性のキャンセルパルスＣＰを行電極Ｘ２〜Ｘｎ及びＹ１〜Ｙｎ各々に一斉に印加する。かかるキャンセルパルスＣＰの印加により、アドレス行程（ＷＩＯＤ、ＷＩＥＶ、ＷＩ）において正しく消去アドレス放電を生起させることが出来なかった制御放電セルＣ２のみに消去放電を生起させ、壁電荷を確実に消去させる。つまり、消去アドレス放電が正しく生起された場合には、制御放電セルＣ２内には図１７（ａ）に示すように、行電極Ｘ及びＹ各々の近傍に負極性の電荷が形成される。この際、例え、行電極Ｘ又はＹの一方に正極性の電圧が印加されても放電は生起されないので、このセルは消灯セル状態である。ところが、正しく消去アドレス放電が生起されないと、図１７（ｂ）に示す如く行電極Ｘ及びＹ各々の近傍に正極性の電荷が形成される場合がある。この際、行電極Ｘ又はＹの一方に正極性の電圧が印加されるとこのセルは放電してしまう。つまり、アドレス行程において消灯セル状態に設定したつもりが、誤って仮点灯セル状態に設定されてしまうのである。
【００５７】
そこで、選択消去補助行程ＣＡでは、行電極Ｘ及びＹの双方に正極性のキャンセルパルスＣＰを印加することにより、図１７（ｂ）に示す如き誤った電荷形成状態にある制御放電セルＣ２のみに消去放電を生起させて、これを図１７（ａ）に示す如き正しい電荷形成状態、つまり消灯セル状態に推移させるのである。
次に、サブフィールドＳＦ２〜ＳＦ１５各々のプライミング拡張行程ＰＩでは、偶数Ｘ電極ドライバ５２が、図１５又は図１６に示す如き正極性のプライミングパルスＰＰＸＥを偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、かかるプライミング拡張行程ＰＩでは、偶数Ｙ電極ドライバ５４が正極性のプライミングパルスＰＰＹＥを断続的に繰り返し偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−２及びＹｎ各々に印加する。又、プライミング拡張行程ＰＩでは、奇数Ｙ電極ドライバ５３が正極性のプライミングパルスＰＰＹＯを奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ各々に印加する。更に、上記プライミングパルスＰＰＹＯと同一タイミングにて、奇数Ｘ電極ドライバ５１が正極性のプライミングパルスＰＰＸＯを奇数の行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。尚、図１５又は図１６に示すように、奇数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰＸＯ及びＰＰＹＯの印加タイミングと、偶数の行電極Ｘ及びＹに印加されるプライミングパルスＰＰＸＥ及びＰＰＹＥの印加タイミングとは互いにずれている。ここで、上記プライミングパルスＰＰＸＯ、ＰＰＸＥ、ＰＰＹＯ、又はＰＰＹＥが印加される度に、上述した如き仮点灯セル状態に設定されている画素セルＰＣの制御放電セルＣ２内における行電極Ｘ及びＹ間においてプライミング放電が生起される。この際、プライミング放電が生起される度に、図６に示す如き隙間ｒを介して表示放電セルＣ１側に放電が拡張し、表示放電セルＣ１内に壁電荷が形成される。
【００５８】
上記した如く、プライミング拡張行程ＰＩでは、アドレス行程（ＷＩＯＤ、ＷＩＥＶ、ＷＩ）において仮点灯セル状態に設定された制御放電セルＣ２に対して繰り返しプライミング放電を生起させることにより、隙間ｒを介して表示放電セルＣ１側に徐々に放電を拡張する。かかる放電の拡張により表示放電セルＣ１内に壁電荷が形成され、この表示放電セルＣ１が属する画素セルＰＣは点灯セル状態に設定される。一方、このプライミング放電が生起されなかった制御放電セルＣ２に連通している表示放電セルＣ１内には壁電荷の形成が為されないので、この画素セルＰＣは消灯セル状態を維持する。
【００５９】
次に、サブフィールドＳＦ２〜ＳＦ１５各々のサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３が図１５又は図１６に示す如き正極性のサスティンパルスＩＰＹＯを、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙｎ各々に印加する。かかるサスティンパルスＩＰＹＯ各々と同一タイミングにて、偶数Ｘ電極ドライバ５２は、正極性のサスティンパルスＩＰＸＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加する。又、サスティン行程Ｉでは、奇数Ｘ電極ドライバ５１が図１５又は図１６に示す如き正極性のサスティンパルスＩＰＸＯをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、奇数の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。更に、かかるサスティン行程Ｉでは、偶数Ｙ電極ドライバ５４が、正極性のサスティンパルスＩＰＹＥをこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけ繰り返し、偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。尚、図１５又は図１６に示すように、上記サスティンパルスＩＰＸＥ及びＩＰＹＯと、上記サスティンパルスＩＰＸＯ及びＩＰＹＥとは、その印加タイミングが互いにずれている。上記サスティンパルスＩＰＸＯ、ＩＰＸＥ、ＩＰＹＯ又はＩＰＹＥが印加される度に、点灯セル状態に設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａ及びＹａ間においてサスティン放電が生起される。この際、かかるサスティン放電にて発生した紫外線により、図６に示す如く表示放電セルＣ１に形成されている蛍光体層１６（赤色蛍光層、緑色蛍光層、青色蛍光層）が励起し、その蛍光色に対応した光が前面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００６０】
上記した如く、サスティン行程Ｉでは、直前のアドレス行程（ＷＩＯＤ、ＷＩＥＶ、ＷＩ）において点灯セル状態に設定された画素セルＰＣのみを、サブフィールドに割り当てられている回数分だけ繰り返し発光させる。
次に、サブフィールドＳＦ１〜ＳＦ１５各々の電荷移動行程ＭＲでは、奇数Ｙ電極ドライバ５３が正極性の電荷移動パルスＭＰＹＯを断続的に繰り返し奇数の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ各々に印加する。又、電荷移動行程ＭＲでは、奇数Ｘ電極ドライバ５１が上記電荷移動パルスＭＰＹＯと同一タイミングにて正極性の電荷移動パルスＭＰＸＯを断続的に繰り返し奇数の行電極Ｘ３、Ｘ５、・・・・、Ｘｎ各々に印加する。更に、電荷移動行程ＭＲでは、偶数Ｘ電極ドライバ５２が正極性の電荷移動パルスＭＰＸＥを偶数の行電極Ｘ２、Ｘ４、・・・・、Ｘｎ−１各々に印加すると共に、偶数Ｙ電極ドライバ５４が上記電荷移動パルスＭＰＸＥと同一タイミングにて正極性の電荷移動パルスＭＰＹＥを偶数の行電極Ｙ２、Ｙ４、・・・・、Ｙｎ−１各々に印加する。これら電荷移動パルスＭＰＸＯ、ＭＰＹＯ、ＭＰＸＥ又はＭＰＹＥが印加される度に、直前のサスティン行程Ｉにおいてサスティン放電の生起された画素セルＰＣの制御放電セルＣ２内において放電が生起される。かかる放電により、この制御放電セルＣ２と対を為す表示放電セルＣ１に形成されていた壁電荷が図６に示す如き隙間ｒを介して制御放電セルＣ２に移動する。
【００６１】
このように、電荷移動行程ＭＲでは、直前のサスティン行程Ｉにおいてサスティン放電の生起された画素セルＰＣの制御放電セルＣ２を放電させることにより、表示放電セルＣ１内に形成されていた壁電荷を制御放電セルＣ２に移動させる。
そして、最後尾のサブフィールドＳＦ１５の消去行程Ｅでは、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４及びアドレスドライバ５５が正極性の消去パルスを全ての行電極Ｘ及びＹに印加する（図示せず）。消去パルスの印加に応じて、壁電荷の残留している全ての制御放電セルＣ２内で消去放電が生起され、この壁電荷が消去される。
【００６２】
ここで、図１３〜図１６に示す如き選択消去アドレス法を適用した駆動によれば、サブフィールドＳＦ１〜ＳＦ１５の内で、画素セルＰＣを消灯セル状態から点灯セル状態に推移させることが可能な機会は、サブフィールドＳＦ１の奇数行リセット行程ＲＯＤ及び偶数行リセット行程ＲＥＶだけである。つまり、サブフィールドＳＦ１〜ＳＦ１５の内の１のサブフィールドで消去アドレス放電が生起され、一旦、画素セルＰＣが消灯セル状態に設定されると、それ以降のサブフィールドにてこの画素セルＰＣが点灯セル状態に復帰することはない。従って、図１３に示す如き１６通りの画素駆動データＧＤに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールド各々において各画素セルＰＣが点灯セル状態に設定される。そして、消去アドレス放電（黒丸にて示す）が生起されるまでの間、各サブフィールドのサスティン行程Ｉにおいて連続してサスティン放電発光（白丸に示す）が為されるのである。
【００６３】
上述した如き駆動により、１フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図１３に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００６４】
この際、上述した如き選択消去アドレス法を適用した駆動時においても、表示画像に関与するサスティン放電を表示放電セルＣ１にて生起させ、表示画像には関与しない発光を伴うリセット放電、プライミング放電及びアドレス放電を制御放電セルＣ２にて生起させている。よって、リセット放電、プライミング放電及びアドレス放電に伴う放電光は制御放電セルＣ２のみに形成されている嵩上げ誘電体層１２にて遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。
【００６５】
更に、選択消去アドレス法を適用した駆動時においても、プライミング放電を制御放電セルＣ２内の透明電極Ｘａ及びＹａ間で生起させ、リセット放電及びアドレス放電を列電極Ｄ及び透明電極Ｙａ間で生起させるようにしている。よって、プライミング放電は、制御放電セルＣ２と対を為す表示放電セルＣ１側に近い位置で生起されるので、この制御放電セルＣ２から表示放電セルＣ１への放電拡張が容易に為される。一方、リセット放電及びアドレス放電は、プライミング放電の生起される場所よりも制御放電セルＣ２と対を為す表示放電セルＣ１から離れた位置で生起されるので、これらリセット放電及びアドレス放電に伴う紫外線が表示放電セルＣ１側に漏れ込む量が低減し、暗コントラストの低下が抑制される。
【図面の簡単な説明】
【図１】サブフィールド法に基づくＰＤＰの発光駆動フォーマットの一例を示す図である。
【図２】従来の画素データの変換テーブルによって得られる画素駆動データＧＤと、画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図３】図１に示される発光駆動フォーマットに従って、ＰＤＰの行電極及び列電極に印加される各種駆動パルスの印加タイミングを示す図である。
【図４】プラズマディスプレイ装置の概略構成を示す図である。
【図５】ＰＤＰ５０の構造の一部を表示面側から眺めた平面図である。
【図６】図５に示されるＶ１−Ｖ１線上でのＰＤＰ５０の断面を示す図である。
【図７】図５に示されるＶ２−Ｖ２線上でのＰＤＰ５０の断面を示す図である。
【図８】図５に示されるＷ１−Ｗ１線上でのＰＤＰ５０の断面を示す図である。
【図９】図４に示されるプラズマディスプレイ装置における画素データ変換テーブルによって得られる画素駆動データＧＤと、画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図１０】図４に示されるプラズマディスプレイ装置における発光駆動フォーマットの一例を示す図である。
【図１１】図１０に示す発光駆動フォーマットに従って先頭のサブフィールドＳＦ１にてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【図１２】図１０に示す発光駆動フォーマットに従ってサブフィールドＳＦ２〜ＳＦ１５各々にてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【図１３】図４に示されるプラズマディスプレイ装置における画素データ変換テーブルによって得られる画素駆動データＧＤと、画素駆動データＧＤに基づく発光駆動パターンの他の一例を示す図である。
【図１４】図４に示されるプラズマディスプレイ装置における発光駆動フォーマットの他の一例を示す図である。
【図１５】図１４に示す発光駆動フォーマットに従って先頭のサブフィールドＳＦ１にてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【図１６】図１４に示す発光駆動フォーマットに従ってサブフィールドＳＦ２〜ＳＦ１５各々にてＰＤＰ５０に印加する各種駆動パルスとその印加タイミングを示す図である。
【図１７】消去アドレス放電が正しく生起された場合、正しく生起されなかった場合各々での電荷形成状態を模式的に表す図である。
【符号の説明】
５０　ＰＤＰ
５１　奇数Ｘ電極ドライバ
５２　偶数Ｘ電極ドライバ
５３　奇数Ｙ電極ドライバ
５４　偶数Ｙ電極ドライバ
５５　アドレスドライバ
５６　駆動制御回路
Ｃ１　表示放電セル
Ｃ２　制御放電セル
ＰＣ　画素セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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