(57)【要約】【課題】内蔵ＲＯＭテストを、出力バッファの駆動能力やテスト速度を変える事なく、高速に行うとともに、テスト時間を短縮することにある。【解決手段】ＣＴＬ８，ＣＬＫ９及びバッファを含んだＯＵＴ１０を備え、ＲＯＭ４の読み出しデータをデータラッチ部６及びテスト用回路部５を介してＯＵＴ１０に出力するとき、ＣＴＬ信号，ＣＬＫにより、テスト用回路部５で出力タイミングを調整する。このため、ＲＯＭデータにおける変化量の大きい箇所（ＯＵＴ１０にとって負荷の大きい箇所）だけ、同一データを複数クロック分出力でき、バッファの変化時間を確保できる。【選択図】      図１
2004150823.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置のＲＯＭを試験するにあたり、前記半導体集積回路装置に、前記ＲＯＭのアドレスを指定するためのコントロール信号入力端子およびクロック端子と、前記ＲＯＭの読み出しデータを出力するためのバッファを含んだデータ出力端子と、前記コントロール信号入力端子およびクロック端子からのコントロール信号およびクロックに基づいて前記ＲＯＭのアドレスを作成するアドレス生成部と、前記ＲＯＭの読み出しデータを保持するデータラッチ部と、前記データラッチ部のデータを前記出力端子に出力するとき、前記コントロール信号およびクロックに基づいて、出力タイミングを調整するテスト用回路部とを有し、前記ＲＯＭのデータにおける変化量の大きい箇所および前記出力端子のバッファにとって負荷の大きい箇所だけ、同一データを複数クロック分出力し、前記バッファの変化時間を確保することを特徴とする半導体集積回路装置のテスト方法。
【請求項２】
前記テスト用回路部は、前記データラッチ部内に一体に形成したことを特徴とする請求項１記載の半導体集積回路装置のテスト方法。
【請求項３】
前記コントロール信号入力端子を設ける代りに、コントロール信号生成部を前記半導体集積回路装置内に設け、前記ＲＯＭからの読み出しデータを前のデータと比較することにより、前記コントロール信号を供給することを特徴とする請求項１記載の半導体集積回路装置のテスト方法。
【請求項４】
前記テスト用回路部は、前記コントロール信号を入力するとともに、従属接続した第１および第２のフリップフロップと、前記第２のフリップフロップの反転出力および前記クロックの論理積をとるＡＮＤゲートと、前記ＡＮＤゲートの出力をクロック入力とし且つ前記データラッチ部の出力を保持する第３のフリップフロップとで構成し、前記コントロール信号がアクティブのときに、前記出力端子のバッファに対する出力データのマスク期間を保証することを特徴とする請求項１記載の半導体集積回路装置のテスト方法。
【請求項５】
前記コントロール信号を供給するためのテストパターンの作成は、前記ＲＯＭの内容が書かれているファイルより、最初のパターンを読み込んで第１のレジスタに格納する第１のステップと、次のパターンを読み込んで第２のレジスタに格納する第２のステップと、前記第１，第２のレジスタに格納した値を比較する第３のステップと、前記第３のステップにおいて所定のビット数が変化したか否かを判定する第４のステップと、前記第４のステップにおいて所定のビット数が変化していたときには、前記最初のパターンおよび前記コントロール信号のアクティブを書き出す第５のステップと、前記次のパターンをマスク設定したものおよび前記コントロール信号のノンアクティブを書き出す第６のステップと、前記第４のステップにおいて所定のビット数が変化していないときには、前記最初のパターンおよび前記コントロール信号のノンアクティブを書き出す第６のステップと、前記第６のステップもしくは前記第７のステップの後に、前記第２のレジスタに格納した前記次のパターンを読み込んで前記第１のレジスタに格納する第８のステップと、前記第８のステップの後に、前記ファイルに書かれているパターンを最終行まで読み込んだか否かを判定し、最終業まで読み込んでいないときには、前記第２のステップに戻って同様の処理を繰返す第９のステップと、前記第９のステップにおいて最終業まで読み込んでいたときには、前記次のパターンおよび前記コントロール信号のノンアクティブを書き出す第１０のステップとを含んで構成されることを特徴とする請求項１記載の半導体集積回路装置のテスト方法。
【請求項６】
前記コントロール信号を供給するためのテストパターンの作成は、前記ＲＯＭの内容が書かれているファイルより、最初のパターンを読み込んで前記第１のレジスタに格納する前記第１のステップに先だって、データの変化量の指定を任意のビット数に設定する第１１のステップを設けるとともに、前記第３のステップにおいて所定のビット数が変化したか否かを判定する前記第４のステップに代えて、前記第１１のステップで設定した任意のビット数が変化したか否かを判定する第１２のステップを設けたことを特徴とする請求項５記載の半導体集積回路装置のテスト方法。
【請求項７】
前記コントロール信号のアクティブの幅は、複数クロック分とすることにより、出力データのマスクされる幅も複数クロック分とすることを特徴とする請求項６記載の半導体集積回路装置のテスト方法。
【請求項８】
半導体集積回路装置のＲＯＭを試験するにあたり、前記半導体集積回路装置に、前記ＲＯＭのアドレスを指定するためのコントロール信号入力端子およびクロック端子と、前記ＲＯＭのアドレスデータを入力するＲＯＭアドレス入力端子と、前記ＲＯＭの読み出しデータを出力するためのバッファを含んだデータ出力端子と、前記ＲＯＭの読み出しデータを保持するデータラッチ部と、前記データラッチ部のデータを前記出力端子に出力するとき、前記コントロール信号およびクロックに基づいて、出力タイミングを調整するテスト用回路部とを有し、前記ＲＯＭのデータにおける変化量の大きい箇所および前記出力端子のバッファにとって負荷の大きい箇所だけ、同一データを複数クロック分出力し、前記バッファの変化時間を確保することを特徴とする半導体集積回路装置のテスト方法。
【請求項９】
前記テスト用回路部は、前記データラッチ部内に一体に形成するとともに、前記コントロール信号入力端子を設けないで前記ＲＯＭテストを任意のアドレス順に行うことを特徴とする請求項８記載の半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置のテスト方法に関し、特にＬＳＩ装置に内蔵したＲＯＭのテスト方法に関する。例えば、高速製品のＬＳＩ分野において、チップサイズを小さくすることや実速度でのテストを可能とするテスト方法を提供するものである。
【０００２】
【従来の技術】
近年の半導体集積回路装置は、微細化や集積化と共に高機能化が進み、より一層の端子数の増加や動作周波数の高速化が必要とされている。かかる技術の向上と同時に、チップサイズの縮小とコスト削減の要求は、製品開発に必要不可欠なものとなっており、さらに高機能化が進むにつれ、大容量のＲＯＭが必要となってきている。
【０００３】
一般的に、ＲＯＭにはプログラムが書かれており、そのプログラムにより半導体集積回路装置及びその他周辺回路を動作させている。この動作の高速化の為に、内部にＲＯＭを搭載した半導体集積回路装置（ＬＳＩ）が存在するが、このＲＯＭを内蔵ＲＯＭと称している。
【０００４】
このＬＳＩ、特にＲＯＭの検証は、ソフトウェアを用いてシミュレーションを行うが、実際に市場に出荷する場合には、そのシュミレーション結果に基づいて作成したテストパターンを用い、ＬＳＩテスターでテストを行うことにより出荷されている。かかるテストにおける項目の１つに内蔵ＲＯＭテストがある。この内蔵ＲＯＭテストは、ＲＯＭに意図するデータが書かれているか否かを検査するものである。
【０００５】
以下、このようなＬＳＩの内蔵ＲＯＭを検査する方法について、具体的に説明する。
【０００６】
図２０は従来の一例を説明するためのＬＳＩ回路のブロック図である（例えば、特許文献１参照）。図２０に示すように、従来のＬＳＩ３３は、データラッチ部６とアドレス生成部３５を備えたＣＰＵ３４と、検査対象のＲＯＭ４とを有し、外部より動作のためのクロックを供給するクロック（ＣＬＫ）用の入力端子９およびＲＯＭ４のデータを出力する出力（ＯＵＴ）用のデータ端子１０を設けている。ここで、説明を簡略化するため、ＲＯＭ４は４ビットデータのメモリとするる。従って、ＲＯＭ４から出力されるＲＯＭ  ＤＡＴＡ及びＣＰＵ３４から出力されるＤＡＴＡも４ビットの信号とする。
【０００７】
かかるＬＳＩ３３の動作については、まず入力端子９からクロック信号ＣＬＫが入力されると、このＣＬＫはそれぞれデータラッチ部６とアドレス生成部３５に供給される。アドレス生成部３５はクロック信号ＣＬＫに同期してＲＯＭアドレス（ＲＯＭ  ＡＤＤＲ）を生成し、順次カウントＵＰする。その結果、ＲＯＭ４はＲＯＭ  ＡＤＤＲに対するＲＯＭ４の内容、すなわちＲＯＭ  ＤＡＴＡをデータラッチ部６へ出力する。また、データラッチ部６はＲＯＭ４からのＲＯＭ  ＤＡＴＡをラッチし、所定時間後にそのラッチした出力ＤＡＴＡを出力端子（ＯＵＴ）１０へ出力する。さらに、外部の試験装置は、この出力データをチェックすることにより、ＲＯＭ４のデータが意図した通り、書き込まれているか否かを判定する。
【０００８】
また、図２１は図２０における各種信号・データのタイミング図である。図２１に示すように、ここでのＯＵＴ［１］〜ＯＵＴ［４］は出力端子（ＯＵＴ）１０に出力されるデータＤＡＴＡの各ビットの出力波形を表わしている。例えば、ＯＵＴ［１］は、ＯＵＴ（０００１，００００，１１１１，０１１０）の各１ビット目を表わしている。同様に、ＯＵＴ［２］〜ＯＵＴ［４］は、各出力データの２ビット〜４ビット目を表わしている。
【０００９】
まず、図２１に示すＴ００のタイミング（初期状態）において、上述したアドレス生成部３５は、先頭アドレス（ＲＯＭ  ＡＤＤＲ：０）を１クロック期間だけ出力する。この結果、ＲＯＭ４は先頭アドレス（ＲＯＭ  ＡＤＤＲ：０）のデータ内容をＲＯＭ  ＤＡＴＡとして出力する（ＲＯＭ  ＤＡＴＡ：０００１）。
【００１０】
ついで、Ｔ０１のタイミングにおいて、データラッチ部６はＲＯＭ４からの読み出し内容をラッチ（ＤＡＴＡ：０００１）し、出力端子（ＯＵＴ）１０へＤＡＴＡ（０００１）を出力する。
【００１１】
さらに、Ｔ０２のタイミングにおいて、アドレス生成部３５はクロック（ＣＬＫ）に基づいてアドレスをカウントＵＰする（ＲＯＭ  ＡＤＤＲ：１）。これに伴って、ＲＯＭ４はアドレス（ＲＯＭ  ＡＤＤＲ：１）のデータ内容を１クロック期間だけ出力する（ＲＯＭ  ＤＡＴＡ：００００）。
【００１２】
次に、Ｔ０３のタイミングにおいて、データラッチ部６はＲＯＭ４の内容をラッチ（ＤＡＴＡ：００００）し、それを出力端子（ＯＵＴ）１０へ出力する。
【００１３】
このように、上述した図２０のＬＳＩ回路３３は、クロックＣＬＫを入力すると、ＲＯＭ  ＡＤＤＲを作成し、そのアドレスに該当したＲＯＭ４の内容を１ＣＬＫ毎に出力する。しかも、Ｔ０２−Ｔ０３のタイミング動作を最終アドレスまで繰り返すことにより、ＲＯＭ４の内容をすべて読み出す事が可能となる。
【００１４】
図２２は図２０におけるテストパターンを表わす図である。図２２に示すように、このテストパターン３６は、内蔵ＲＯＭ４を試験するためのテストパターンであり、ＬＳＩ３３の外部に保持されているものである。すなわち、このテストパターン３６は、ＲＯＭ４の内容を期待値３７として外部に持つテストパターンであり、ＬＳＩ回路３３の出力端子１０より出力されるＲＯＭデータ出力をＬＳＩテスター（図示省略）で期待値３７と比較する事により、ＲＯＭ４の内容が正しいか否かをテストする事が出来る。
【００１５】
しかし、従来のこのようなテスト技術においては、ＬＳＩチップの高速化に伴い、出力遅延の差が問題になってきた。
【００１６】
例えば、図２１において、Ｔ０２−Ｔ０４のタイミング間では、ＤＡＴＡは１ビットしか変化しない。それに対して、Ｔ０４−Ｔ０６のタイミング間はＤＡＴＡが４ビット（全ビット）変化している。ここで、ＤＡＴＡが１ビット変化するＴ０３のタイミングと、４ビット変化するＴ０５のタイミングでの出力端子（ＯＵＴ）１０における波形を見ると、出力端子ＯＵＴが確定するまでの時間（出力遅延）に差が生じている。また、次のＤＡＴＡによってＤＡＴＡが出力されている時間も異なる（図中ＡとＢ）。この期間Ａと期間Ｂとの差、つまり遅延差は低速動作の場合には、遅延時間に対して十分な周期があるため、問題にはならなかった。しかし、高速動作を必要とする場合には、ＰＡＳＳ（許容）範囲が異なってしまう為、ＲＯＭ４の内容が正常にも関わらず、テストではＮＧ（不良）となっつてしまい、良品を不良品と判断していることで、歩留まりが低下してしまう。
【００１７】
図２３は図２１のタイミングにおける期待値に対するＰＡＳＳ範囲を表わす図である。図２３に示すように、このＰＡＳＳ範囲は、例えばＴＴ０のタイミングでテストを行う場合、期待値“０００１”、“００００”、“０１１０”に対してはＰＡＳＳするが、期待値“１１１１”はＮＧとなってします。また、ＴＴ１のタイミングでテストを行う場合は期待値“１１１１”はＰＡＳＳするが、今度は“０００１”がＮＧとなってしまう。
【００１８】
【特許文献１】
特開平４−１４０８６２号公報（第２〜３頁、第１図）
【００１９】
【発明が解決しようとする課題】
上述した従来の半導体集積回路装置のテスト方法は、ＬＳＩが高速動作を必要とする場合には、ＰＡＳＳ範囲が異なってしまう為、ＲＯＭの内容が正常にも関わらず、テストではＮＧとなり、歩留まりが低下するという問題がある。この問題が生ずる理由としては、出力端子（ＯＵＴ）を形成するバッファへの電源の電流を供給する能力不足が挙げられる。このため、従来のテスト方法においては、かかる出力端子を形成するバッファへの電源数を増やして電流供給能力を上げることにより歩留まり低下を解消する方法が考えられる。
【００２０】
しかし、このようなテスト方法では、チップサイズが大きくなるという欠点がある。
【００２１】
また、現状の出力バッファへの電源数はスピード、負荷の大きさ、電流値、レイアウト面積等の観点から設計されている為、ユーザーの使用条件では問題が無いにも関わらず、テストの為だけに必要以上に電源を増やすことになるという欠点があり、このような事はきわめて無駄である。
【００２２】
さらに、出力バッファの負荷の大きい箇所は低速でテストするという対処法も考えられるが、このような方法の場合は、実際の速度でテストしている事にはならないという欠点がある。
【００２３】
本発明の主な目的は、出力端子における出力バッファへの電源増やテスト速度を変えたりする事なく、高速な内蔵ＲＯＭのテストを実現する半導体集積回路装置のテスト方法を提供することにある。
【００２４】
また、本発明の他の目的は、ＲＯＭアドレスを外部より供給してＣＰＵを小型化し、任意の順番で内蔵ＲＯＭテストを行うことを可能にするとともに、データを２回出力させる回数を低減してテスト時間を短縮することのできる半導体集積回路装置のテスト方法を提供することにある。
【００２５】
【課題を解決するための手段】
本発明の半導体集積回路装置のテスト方法は、半導体集積回路装置のＲＯＭを試験するにあたり、前記半導体集積回路装置に、前記ＲＯＭのアドレスを指定するためのコントロール信号入力端子およびクロック端子と、前記ＲＯＭの読み出しデータを出力するためのバッファを含んだデータ出力端子と、前記コントロール信号入力端子およびクロック端子からのコントロール信号およびクロックに基づいて前記ＲＯＭのアドレスを作成するアドレス生成部と、前記ＲＯＭの読み出しデータを保持するデータラッチ部と、前記データラッチ部のデータを前記出力端子に出力するとき、前記コントロール信号およびクロックに基づいて、出力タイミングを調整するテスト用回路部とを有し、前記ＲＯＭのデータにおける変化量の大きい箇所および前記出力端子のバッファにとって負荷の大きい箇所だけ、同一データを複数クロック分出力し、前記バッファの変化時間を確保するように構成される。
【００２６】
また、本発明における前記テスト用回路部は、前記データラッチ部内に一体に形成して構成することができる。
【００２７】
また、本発明における前記コントロール信号入力端子を設ける代りに、コントロール信号生成部を前記半導体集積回路装置内に設け、前記ＲＯＭからの読み出しデータを前のデータと比較することにより、前記コントロール信号を供給するように形成して構成することができる。
【００２８】
また、本発明における前記テスト用回路部は、前記コントロール信号を入力するとともに、従属接続した第１および第２のフリップフロップと、前記第２のフリップフロップの反転出力および前記クロックの論理積をとるＡＮＤゲートと、前記ＡＮＤゲートの出力をクロック入力とし且つ前記データラッチ部の出力を保持する第３のフリップフロップとで構成し、前記コントロール信号がアクティブのときに、前記出力端子のバッファに対する出力データのマスク期間を保証するように構成することができる。
【００２９】
また、本発明における前記コントロール信号を供給するためのテストパターンの作成は、前記ＲＯＭの内容が書かれているファイルより、最初のパターンを読み込んで第１のレジスタに格納する第１のステップと、次のパターンを読み込んで第２のレジスタに格納する第２のステップと、前記第１，第２のレジスタに格納した値を比較する第３のステップと、前記第３のステップにおいて所定のビット数が変化したか否かを判定する第４のステップと、前記第４のステップにおいて所定のビット数が変化していたときには、前記最初のパターンおよび前記コントロール信号のアクティブを書き出す第５のステップと、前記次のパターンをマスク設定したものおよび前記コントロール信号のノンアクティブを書き出す第６のステップと、前記第４のステップにおいて所定のビット数が変化していないときには、前記最初のパターンおよび前記コントロール信号のノンアクティブを書き出す第６のステップと、前記第６のステップもしくは前記第７のステップの後に、前記第２のレジスタに格納した前記次のパターンを読み込んで前記第１のレジスタに格納する第８のステップと、前記第８のステップの後に、前記ファイルに書かれているパターンを最終行まで読み込んだか否かを判定し、最終業まで読み込んでいないときには、前記第２のステップに戻って同様の処理を繰返す第９のステップと、前記第９のステップにおいて最終業まで読み込んでいたときには、前記次のパターンおよび前記コントロール信号のノンアクティブを書き出す第１０のステップとを含んで構成される。
【００３０】
また、本発明における前記コントロール信号を供給するためのテストパターンの作成は、前記ＲＯＭの内容が書かれているファイルより、最初のパターンを読み込んで前記第１のレジスタに格納する前記第１のステップに先だって、データの変化量の指定を任意のビット数に設定する第１１のステップを設けるとともに、前記第３のステップにおいて所定のビット数が変化したか否かを判定する前記第４のステップに代えて、前記第１１のステップで設定した任意のビット数が変化したか否かを判定する第１２のステップを設けて構成することができる。
【００３１】
また、本発明における前記コントロール信号のアクティブの幅は、複数クロック分とすることにより、出力データのマスクされる幅も複数クロック分とすることができる。
【００３２】
さらに、本発明は、半導体集積回路装置のＲＯＭを試験するにあたり、前記半導体集積回路装置に、前記ＲＯＭのアドレスを指定するためのコントロール信号入力端子およびクロック端子と、前記ＲＯＭのアドレスデータを入力するＲＯＭアドレス入力端子と、前記ＲＯＭの読み出しデータを出力するためのバッファを含んだデータ出力端子と、前記ＲＯＭの読み出しデータを保持するデータラッチ部と、前記データラッチ部のデータを前記出力端子に出力するとき、前記コントロール信号およびクロックに基づいて、出力タイミングを調整するテスト用回路部とを有し、前記ＲＯＭのデータにおける変化量の大きい箇所および前記出力端子のバッファにとって負荷の大きい箇所だけ、同一データを複数クロック分出力し、前記バッファの変化時間を確保するように構成される。
【００３３】
また、本発明における前記テスト用回路部は、前記データラッチ部内に一体に形成するとともに、前記コントロール信号入力端子を設けないで前記ＲＯＭテストを任意のアドレス順に行うように構成することができる。
【００３４】
【発明の実施の形態】
本発明は、出力端子を形成する出力バッファに対して負荷の大きい箇所のみ、データを２回出力することによって、出力バッファへの電源の電流供給能力を上げる事なく、また内部スピードを変える事なく、高速な内蔵ＲＯＭテストを可能にすることにある。
【００３５】
また、本発明は、ＲＯＭアドレスを外部より供給してＣＰＵを小型化し、任意の順番で内蔵ＲＯＭテストを行うことを可能にするとともに、データを２回出力させる回数を低減してテスト時間を短縮することにある。
【００３６】
図１は本発明の第１の実施の形態を説明するためのＬＳＩ回路のブロック図である。図１に示すように、本実施の形態におけるＬＳＩ回路１は、テスト用回路部５を備えたテスト用回路２と、データラッチ部６およびアドレス生成部７を備えたＣＰＵ３と、検査対象のＲＯＭ４とを有し、データ変化の大きい箇所、すなわち負荷の大きい箇所を表わすためのコントロール信号（ＣＴＬ）をテスト用回路２およびＣＰＵ３に供給する制御端子８と，外部よりクロック（ＣＬＫ）を供給されるクロック（ＣＬＫ）用の入力端子９と，ＲＯＭ４のデータをＣＰＵ３，テスト用回路２を介して出力するデータ出力（ＯＵＴ）端子１０とを設けている。ここでも、説明を簡略化するため、前述した図２０の従来例と同様、ＲＯＭ４は４ビットデータのメモリとする。従って、ＲＯＭ４から出力されるＲＯＭ  ＤＡＴＡ及びＣＰＵ３から出力されるＤＡＴＡ１とテスト用回路２から出力されるＤＡＴＡ２は４ビットの信号とする。このＬＳＩ回路１は、前述した図２０の従来例と比べて、コントロール信号（ＣＴＬ）を入力する制御端子８とテスト用回路２とを付加した構成になっている。
【００３７】
かかるＬＳＩ回路１において、ＣＴＬ信号がアクティブになると、ＣＰＵ３のアドレス生成部７はクロック（ＣＬＫ）に基づいて作成した同じアドレスを出力する一方、テスト用回路２は前のデータを保持する。これにより、ＣＴＬ信号がアクティブ時には、テスト用回路２が「同じデータを２ＣＬＫ分出力する」という動作を実行する。また、クロック（ＣＬＫ）は負荷の大きい箇所（変化量が大きい箇所）のみでアクティブにする。すなわち、この保持動作は負荷の大きい箇所のみで実行される。
【００３８】
従って、負荷の大きい箇所のデータを２回出力する事により、出力端子１０を形成する出力バッファの変化時間を充分に確保できる為、周知のバッファを使用しても、ＬＳＩ内蔵のＲＯＭテストを高速に実現することができる。
【００３９】
まず、ＣＰＵ３のアドレス生成部７は、クロック信号ＣＬＫとコントロール信号ＣＴＬを供給され、ＣＴＬがノンアクティブ時には、クロックＣＬＫに同期して順次ＲＯＭ  ＡＤＤＲ（アドレス）を出力する。また、ＣＴＬがアクティブ時には、前の出力ＲＯＭ  ＡＤＤＲを保持する。このアドレス生成部７から出力されたＲＯＭ  ＡＤＤＲはＲＯＭ４に供給され、ＲＯＭ４はＲＯＭ  ＡＤＤＲに対するＲＯＭの内容、つまりＲＯＭ  ＤＡＴＡをＣＰＵ３に出力する。
【００４０】
ついで、ＣＰＵ３のデータラッチ部５は、ＲＯＭ４からＲＯＭ  ＤＡＴＡを供給されると、クロック信号ＣＬＫによりＲＯＭの内容をラッチし、ＤＡＴＡ１を出力する。
【００４１】
さらに、この出力ＤＡＴＡ１は、クロック信号ＣＬＫ及びコントロール信号ＣＴＬとともに、テスト用回路２のテスト用回路部５に供給される。テスト用回路部５は、ＣＴＬ信号がノンアクティブ時には、ＤＡＴＡ１をクロックＣＬＫによりラッチし、またＣＴＬ信号がアクティブ時には、前のデータを保持する。
【００４２】
このように、テスト用回路部５の出力ＤＡＴＡ２は、出力（ＯＵＴ）端子１０に出力される。
【００４３】
図２は図１に示すテスト用回路部の一例を表わす回路図である。図２に示すように、このテスト用回路部５は、ＣＴＬ信号を入力するとともに、従属接続した１ビットＦＦ（フリップ・フロップ）回路１１，１２と、ＦＦ１２の反転出力とクロックＣＬＫの論理積をとるＡＮＤ回路１３と、ＡＮＤ回路１３の出力をクロック入力とし、データラッチ部６の出力を保持する４ビットＦＦ回路１４とにより構成され、クロック信号ＣＬＫがＦＦ回路１１，１２およびＡＮＤ回路１３の一方の入力に供給される。また、ＦＦ１１はコントロール信号ＣＴＬをＣＬＫの立ち下がりでラッチする。このＦＦ１１の出力ＣＴＬ０はＦＦ１２に供給され、ＦＦ１２はこのＣＴＬ０をクロックの立ち下がりでラッチし、Ｑ反転出力ＣＴＬ１反転を出力する。この出力ＣＴＬ１反転とクロック信号ＣＬＫは、ＡＮＤ回路１３によりＦＦＸ１４用クロック信号ＣＬＫ１を生成する。さらに、ＦＦＸ１４は、ＣＰＵ３から入力されるＤＡＴＡ１をＣＬＫ１の立ち上がりでラッチし、ＤＡＴＡ２として出力端子１０に出力する。
【００４４】
要するに、ＣＴＬ信号がアクティブになると、ＦＦ回路１１，１２で保持され、ＣＴＬ１反転をアクティブにするので、ＣＬＫ１を２クロック分（次のクロックまで）アクティブにする。従って、テスト用回路部５は、入力されたＤＡＴＡ１を続けてＤＡＴＡ２に出力することになる。
【００４５】
以下、かかるテスト回路の動作とＣＴＬ信号を作成するテストパターンについて、図３および図４を参照して説明する。
【００４６】
図３は図１における各種信号・データのタイミング図である。図３に示すように、アドレス生成部７はＣＬＫの立ち下がり同期、データラッチ部６とテスト用回路部５はＣＬＫの立ち上がり同期、ＣＴＬ信号が“Ｈ”（アクティブ）となる場合のタイミングを表わしている。また、ＲＯＭ４の内容は、図中ＲＯＭ  ＤＡＴＡに示す４ビットデータとし、全ビット変化する箇所（００００→１１１１）には外部よりコントロール信号ＣＴＬが入力される。さらに、ＣＴＬ１は、ＤＡＴＡ２の出力制御用のコントロール信号（テスト用内部信号であり、図２参照）である。上述のタイミングからも明らかなように、ＣＴＬのアクティブにより同じＲＯＭ  ＡＤＤＲ（この場合は、“２”）がＲＯＭ４に入力されると、テスト用回路部５からＤＡＴＡ２（１１１１）が２クロック期間続けて出力され、出力端子１０における出力バッファの動作期間を保証している。つまり、Ｔ３−Ｔ５のＭＡＳＫ（許容）期間を設けることができる。
【００４７】
まず、Ｔ０のタイミングにおいて、コントロール信号ＣＴＬは“Ｌ”（ノンアクティブ）である為、アドレス生成部７はこのタイミングでアドレスをカウントＵＰする。すなわち、ＲＯＭ  ＡＤＤＲは１から２にＵＰする。それに伴い、ＲＯＭ４はアドレス（ＲＯＭ  ＡＤＤＲ：２）の内容（ＲＯＭ  ＤＡＴＡ：１１１１）を出力する。
【００４８】
ついで、Ｔ１のタイミングにおいては、データラッチ部６がＲＯＭ４の内容ＲＯＭ  ＤＡＴＡ（ＤＡＴＡ１：１１１１）をラッチする。同時に、テスト用回路部５はＣＴＬ１が“Ｌ”である為、ＤＡＴＡ１をラッチし（ＤＡＴＡ２：００００）、出力端子１０へ出力する。
【００４９】
ついで、Ｔ２のタイミングにおいて、アドレス生成部７はＣＴＬ信号が“Ｈ”である為、前のアドレスを保持する（ＲＯＭ  ＡＤＤＲ：２）。それに伴い、ＲＯＭ４は同一アドレス（ＲＯＭ  ＡＤＤＲ：２）の内容を出力する（ＲＯＭ  ＤＡＴＡ：１１１１）。
【００５０】
ついで、Ｔ３のタイミングにおいて、データラッチ部６は、ＲＯＭの内容ＲＯＭ  ＤＡＴＡをラッチする（ＤＡＴＡ１：１１１１）。同時に、テスト用回路部５はＣＴＬ１が“Ｌ”である為、ＤＡＴＡ１をラッチし、ＤＡＴＡ２（１１１１）を出力端子１０へ出力する。
【００５１】
ついで、Ｔ４のタイミングにおいて、ＣＴＬ信号が“Ｌ”である為、アドレス生成部７はアドレスをカウントＵＰする（ＲＯＭ  ＡＤＤＲ：２→３）。それに伴い、ＲＯＭ４はアドレス（ＲＯＭ  ＡＤＤＲ：３）の内容を出力する（ＲＯＭ
ＤＡＴＡ：０１１０）。
【００５２】
さらに、Ｔ５のタイミングにおいて、データラッチ部６はＲＯＭ４の内容ＲＯＭ  ＤＡＴＡをラッチする（ＤＡＴＡ１：０１１０）。同時に、テスト用回路部５はＣＴＬ１が“Ｈ”である為、ＤＡＴＡ２をそのまま保持する（ＤＡＴＡ２：１１１１）。
【００５３】
以上のＴ２〜Ｔ５のタイミング動作によって、ＲＯＭ４の内容が全ビット変化した箇所のデータを２ＣＬＫ分出力端子１０へ出力する事ができる。
【００５４】
図４は図１におけるＣＴＬ信号を供給するためのテストパターンを作成する方法を説明するための動作フロー図である。図４に示すように、テスト用回路２を上述した図３のタイミングで動作させるためのテストパターンの作成は、かかるフローに従って実行される。すなわち、上述した図３のタイミングにおいて、コントロール信号ＣＴＬ及びクロックＣＬＫは、テストパターンにより生成しており、また図３のＤＡＴＡ２がテストパターンでの期待値となる。尚、ここで、変数Ａは前のパターンを格納するレジスタ（図示省略）、変数Ｂは今のパターンを格納するレジスタ（図示省略）である。
【００５５】
まず、テストパターン作成において、ＲＯＭ４の内容が書かれているファイル（現行パターン）から最初のパターンを１行読み込み、これをレジスタＡに格納しておく（ステップＡ１）。更に、次のパターンを１行読み込み、これをレジスタＢに格納する（ステップＡ２）。
【００５６】
ついで、前のパターンＡと次のパターンＢとを比較し（ステップＡ３）、４ビット全部が変化している場合は、前のパターンＡとＣＴＬ信号“１”とを書き出す（ステップＡ４，Ａ５）。更に、今のパターンＢをＭＡＳＫ設定にしたものと、ＣＴＬ信号“０”を書き出す（ステップＡ６）。ここで、ステップＡ４において、４ビット全部が変化していない場合（１〜３ビットの変化は関係なし）は、前のパターンＡとＣＴＬ信号“０”を書き出す（ステップＡ７）。
【００５７】
ついで、今のパターンＢをレジスタＡに格納し（ステップＡ８）、パターンが最終行まで行ったか否かの判定を行う（ステップＡ９）。もし、パターンが最終行で無ければ、上記手順（ステップＡ２〜Ａ９）を繰り返し、最終行まで行ったときは、今のパターンＢとＣＴＬ信号“０”を書き出す（ステップＡ１０）。以上により、テストパターンに基づくＣＴＬ信号およびクロックＣＬＫの作成、つまりＬＳＩ１に入力されるテストパターンの作成を完了する。
【００５８】
図５は本発明の第２の実施の形態を説明するためのＬＳＩ回路における各種信号・データのタイミング図である。本実施の形態は、前述した図１のＬＳＩ回路において、アクセスするＲＯＭアドレスとそのアドレスに基づいてＬＳＩ回路から出力されるＤＡＴＡ２とを変更したものである。前述したように、図１のアドレス生成部７は、コントロール信号ＣＴＬがアクティブになると、アドレスの保持を行うものであったが、図５に示すように、各種のバリエーションの構成も可能である。
【００５９】
すなわち、図５のタイミング１５を参照すると、アドレス生成部７がコントロール信号ＣＴＬにより次のアドレスの保持を行うことでも、第１の実施の形態と同様の効果が得られる（期間ｔ１）。なお、コントロール信号ＣＴＬがノンアクティブ時は、順次カウントＵＰする。
【００６０】
また、図５のタイミング１６を参照すると、アドレス生成部７がコントロール信号ＣＴＬにより任意のアドレス値に飛ぶ事でも、第１の実施の形態と同様の結果が得られる（期間ｔ２）。これはアドレス生成部７にアドレス格納レジスタを準備し、コントロール信号ＣＴＬによりそのアドレス格納レジスタを参照するようにすることで可能になる。
【００６１】
さらに、図５のタイミング１７を参照すると、アドレス生成部７がコントロール信号ＣＴＬによりアドレスを戻す事でも、同様の結果が得られる（期間ｔ３）。この場合、前述した第１の実施の形態と異なる点は、テスト用回路２が保持動作を２回行う事にある。すなわち、コントロール信号ＣＴＬにより、データを３ＣＬＫ分出力させる事が可能になる。これは、２ＣＬＫ分の出力だと変化時間を確保できないときに効果がある。またテストパターンは、前述した図４のステップＡ６を２回繰り返す事で作成することができる。
【００６２】
なお、その他の動作は、前述した第１の実施の形態と同じであるので、ここでは説明を省略する。
【００６３】
図６は本発明の第３の実施の形態を説明するためのＬＳＩ回路におけるテストパターンの作成フロー図である。図６に示すように、本実施の形態は、前述した図４（第１の実施の形態）のフローチャートにおいて、ＣＴＬ発生基準を４ビット（全ビット）変化に設定した例である。本実施の形態では、判定基準を任意（Ｘビット）に設定する事を可能にしており、フロー開始時点でＸビットの変化量を設定する処理を追加（ステップＢ０）するとともに、前述の４ビット変化したか否かの判定（ステップＡ４）をＸビットの変化判定（ステップＢ４）に変更したことにある。従って、本実施の形態では、判定基準をバッファの能力等により任意に決める事ができる為、不必要なパターンの追加を削除することができ、テスト時間の短縮を実現することができる。なお、その他の動作は、前述した第１の実施の形態と同じであるので、ここでは説明を省略する。
【００６４】
図７は本発明の第４の実施の形態を説明するためのＬＳＩ回路における各種信号・データのタイミング図である。図７に示すように、本実施の形態は、前述した第１の実施の形態に対し、コントロール信号ＣＴＬの幅を２クロック分に変更する事で、ＲＯＭアドレスを３クロック分とし、簡単に出力端子ＯＵＴに３クロック分のデータを出力することを実現したものである。なお、この出力のうち、２クロック分のデータはマスクされる。
【００６５】
図８は図７におけるテストパターンの作成方法を説明するためのパターン作成フロー図である。図８に示すように、この時のテストパターン作成方法は、前述した第３の実施の形態（図６参照）において、レジスタＢのマスクとＣＴＬ信号“１”とを書き出すステップＤ１１の追加した構成になっている。これにより、図７の動作を可能にしている。また、Ｎクロックのデータを出力したい場合には（Ｎ＞＝２）、ステップＤ１１を（Ｎ−２）回繰り返すことにより実現できる（ステップＤ１２）。この場合も、その他の動作は、前述した第１の実施の形態と同じであるので、その説明を省略する。
【００６６】
前述した第１の実施の形態においては、図１および図３を参照すると、ＲＯＭ４はＲＯＭ  ＡＤＤＲを供給されたとき、同じタイミングでＲＯＭ  ＤＡＴＡを出力するようになっている。しかし、高速動作を必要とする場合には、アドレスに対して、半クロックあるいは１クロック遅れたデータを出力する事がある。例えば、図３のタイミングにおいては、アドレスが確定してからデータラッチ部６がデータをラッチするまでには、０．５クロックの時間が必要である。もし、ＬＳＩ回路１が２０ＭＨｚ動作を必要とする場合は、ＲＯＭ４は２５ｎＳ（ナノ秒）以内にデータ出力を確定すれば良い。しかし、５０ＭＨｚ動作を必要とする場合には、１０ｎＳ以内でデータ出力を確定しなければならない。このような場合には、つぎの図９のタイミングによって対処することができる。
【００６７】
図９は本発明の第５の実施の形態を説明するためのＬＳＩ回路における各種信号・データのタイミング図である。図９に示すように、本実施の形態は、Ｔ５０のタイミングで変化したアドレス“０”に対するデータ“０００１”は、Ｔ５２のタイミングで出力されるので、アドレスが確定してからデータラッチ部６がデータをラッチするまでは、１．５クロックの時間がある。この場合、５０ＭＨｚ動作を必要とする場合でも、３０ｎＳのセットアップ時間があることになる。従って、前述した図３と比べると、図９のタイミング１８はコントロール信号ＣＴＬ（▲１▼）を１クロック分早く発生させる必要がある。しかし、前述した第２の実施形態のように、アドレス生成部７が次のアドレスを保持するように動作すれば、図７のタイミング１９（ＣＴＬ▲２▼）となり、第１の実施形態と同じく、図４のフローチャートでパターンを作る事が可能である。従って、本実施形態のように、コントロール信号ＣＴＬの入力タイミングの変更、あるいは出力タイミングの変更があった場合にも、簡単な回路変更及びパターン作成フローの変更により、第１の実施形態と同様の結果が得られる。
【００６８】
図１０は本発明の第６の実施の形態を説明するためのＬＳＩ回路のブロック図である。図１０に示すように、本実施の形態は、ＬＳＩ回路２１がデータラッチ部２３およびアドレス生成部７を備えたＣＰＵ２２と、ＲＯＭ４とで形成され、テスト用回路２（図１）をＣＰＵ２２内のデータラッチ部２３に代用させた構成である。このため、コントロール信号ＣＴＬは、アドレス生成部７とデータラッチ部２３に供給され、このＣＴＬ信号がアクティブになると、データラッチ部２３は出力端子（ＯＵＴ）１０に出力していたＤＡＴＡ１を保持する。
【００６９】
図１１は図１０における各種信号・データのタイミング図である。図１１に示すように、上述のＣＴＬ信号のアクティブ（Ｔ６０〜Ｔ６２）は、すなわちＣＴＬ信号“１”は、ＣＴＬ信号をクロック信号ＣＬＫの立ち下がり（Ｔ６１）でラッチする事で簡単に生成することができる。
【００７０】
図１２は図１０におけるテストパターンの作成方法を説明するためのパターン作成フロー図である。図１２に示すように、図１０のＬＳＩ回路（すなわち、テスト回路）を図１１のタイミングで動作させる為のテストパターンは、つぎのとおりである。
【００７１】
まず、ステップＡ１〜Ａ３，Ａ６，Ａ８〜Ａ１０は、図４のフローにおける同じ記号のステップと同一であり、また、ステップＢ０，Ｂ４は、図６のフローにおける同じ記号のステップと同一である。ここでは、図６のステップＡ１，Ａ２間にＡとＣＴＬ“０”を書き出すステップＣ７を追加するとともに、ステップＡ５，Ａ７を削除したことにある。
【００７２】
本実施の形態では、上述した各実施の形態に比べて、テスト用回路２をデータラッチ部２３に挿入できる為、レイアウト面積を縮小できる利点がある。なお、その他の動作は、前述した第１の実施の形態と同じなので、ここでの説明は省略する。
【００７３】
図１３は本発明の第７の実施の形態を説明するためのＬＳＩ回路のブロック図である。図１３に示すように、本実施の形態は、前述した図１のＬＳＩ回路１に対して、内部にＣＴＬ信号生成部２５を備えた構成となっている。上述した各実施の形態においては、外部からテストパターンを供給し、それによりコントロール信号ＣＴＬを生成したが、本実施の形態は、ＬＳＩ回路２４の内部にＣＴＬ信号生成部２５を備えて実現するものである。このＣＴＬ信号生成部２５は、データラッチ部６と同様に、ＲＯＭ４よりＲＯＭ  ＤＡＴＡを供給され、そのＲＯＭＤＡＴＡを前のデータと比較することにより、変化量の大きい箇所（全ビット変化）のみＣＴＬ信号を発生し、テスト用回路部５とアドレス生成部７に供給する。また、本実施の形態でも、前述した第６の実施の形態と同様に、テスト用回路部５をＣＰＵ３内のデータラッチ部６にて代用する事も可能である。なお、その他の動作は、前述した第１の実施の形態と同じなのでここでは省略する。
【００７４】
以上の各実施の形態においては、ＲＯＭ  ＡＤＤＲをＬＳＩ回路の内部で作成する例について説明したが、以下にはＲＯＭ  ＡＤＤＲを外部より供給する例について説明する。
【００７５】
図１４は本発明の第８の実施の形態を説明するためのＬＳＩ回路のブロック図である。図１４に示すように、本実施の形態は、前述した図２０の従来例において、ＣＰＵ３４からアドレス生成部３５を削除し、そのためのＲＯＭ  ＡＤＤＲを外部から供給するようにしたことにある。すなわち、新たに、ＲＯＭ  ＡＤＤＲ入力端子２８を設け、その入力端子２８よりＲＯＭ  ＡＤＤＲを直接ＲＯＭ４に供給する構成となっている。
【００７６】
このように、ＬＳＩ回路２６のＣＰＵ２７はデータラッチ部６のみを備え、外部からＲＯＭ＿ＡＤＤＲを入力することにより、内蔵ＲＯＭテストを任意のアドレス順に行うことができるようにしている。その他の動作は従来技術と同様である。
【００７７】
図１５は図１４における各種信号・データのタイミング図である。図１５に示すように、本実施の形態では、ＲＯＭ  ＤＡＴＡが４ビット変化する回数がなくなるように、アドレスの順番を入れ替えてテストを行う。すなわち、ＲＯＭ  アドレスの順番は、テストの前に予め決定しておくものとし、ここではＲＯＭ  ＡＤＤＲは、６，５，１４，９，１６，１３・・・のように決めておく。テストの際は、その順番でアドレスデータを図１４のＲＯＭ  ＡＤＤＲ入力端子２８から入力する。
【００７８】
図１６は図１４におけるアドレスの順番を入れ替える方法を説明するためのアドレス・データ対応図である。図１６に示すように、ここではテーブル２９は理想的なデータの並びを表わし、ａは前半データ、ｂは後半データである。４ビットのデータの場合、テーブル２９に示す順番であると、隣り合うデータは全て１ビット違いとなり、理想的な順番と考えられる。これを元に、実際の内蔵ＲＯＭデータの並びを表わすＲＯＭ  ＡＤＤＲ０〜ＲＯＭ  ＡＤＤＲ１９とそのＲＯＭＤＡＴＡの並びテーブル３０を、テスト時の読み出し順テーブル２１に並び替える。これらの並び替えを行う動作フローは、以下の図１７で説明する。
【００７９】
図１７は図１６におけるアドレス並び替えの動作フロー図である。図１７に示すように、まず５つの変数Ｊ，Ｋ，Ｌ，Ｍ，Ｎを準備し、それぞれに初期値を設定する（ステップＥ１）。ここで、変数ＮはＲＯＭ  ＤＡＴＡのビット数、変数Ｊは現在処理中のアドレス、変数Ｋは現在比較中のビット、変数Ｌ，Ｍは前述した図１６におけるテーブル２９の何番目のデータかを示すものである。
【００８０】
次に、ステップＥ２では、ＡＤＤＲ０のデータの下位側から４ビット目が０か１かを判定する。その４ビット目が０であれば、図１６のテーブル２９の前半（ａ側）に存在するデータであり、１であれば後半（ｂ側）のデータであることが判別できる。４ビット目が０の場合、ステップＥ３により、次の検索範囲をテーブル２９の前半に設定し、次のビットの比較へ移る（ステップＥ４）。ついで、次のビットが存在するかどうか（Ｋ＝０）を判断し（ステップＥ５）、存在していればステップＥ２に戻る。
【００８１】
一方、ステップＥ２でＫビット目が１の場合、ステップＥ７により、次の検索範囲を現在の範囲の後半に設定する。以降、ステップＥ８、ステップＥ９、ステップＥ６、ステップＥ７により、ＲＯＭ  ＤＡＴＡの最下位ビットまで（Ｋ＝０となるまで）同様の操作を繰り返す。
【００８２】
さらに、ステップＥ５およびステップＥ９において、最下位ビットまでの比較が終了すると、Ｌ＝Ｍとなっている。すなわち、図１６のテーブル３０の場合で考えると、Ｌ＝Ｍ＝１０で、ＡＤＤＲ０の値はテーブル２９の１０番目のデータと一致しており、ステップＥ１０でファイル［１０］にＡＤＤＲ０を書き加える。
【００８３】
次に、ステップＥ１１で最終アドレスに達したか否かを判断し、最終アドレスでなければ、ステップＥ１４で次のアドレスへ処理を移す。また、以上のフローを繰り返し、内部ＲＯＭの最終アドレスまで到達すると、テーブル２９のデータ毎にまとめられたＡＤＤＲデータを順番に結合（ステップＥ１２）し、処理を終了する。
【００８４】
上述したフローにより、ＲＯＭ  ＤＡＴＡが４ビットの場合、（００００）から（１１１１）までの１６通りのデータが全て存在していれば、図１４のデータ出力端子１０に２ビット以上が同時に変化することのないパタン（テーブル３１）を作成して出力することができる。
【００８５】
上述した第１乃至第８の実施の形態においては、便宜的にＲＯＭ  ＤＡＴＡを４ビットとして説明したが、実際のＲＯＭ  ＤＡＴＡは、もっと多くのビット数を有している場合も多い。そのとき、ＲＯＭ  ＤＡＴＡが２ｎ通り（ｎビットの場合）全て存在しているとは限らず、どのようにアドレスの順番を入れ替えても、数ビット同時に変化することが避けられないことが考えられる。その場合は、第１の実施の形態と同様に、ＲＯＭ  ＤＡＴＡを２回出力することにより、出力バッファへの電源の電流供給能力不足による出力遅延の問題を回避する。
【００８６】
図１８は本発明の第９の実施の形態を説明するためのＬＳＩ回路のブロック図である。図１８に示すように、本実施の形態は、テスト用回路２とデータラッチ部６を備えたＣＰＵ２７とＲＯＭ４とを有するＬＳＩ回路３２をテストするにあたり、前述した第１の実施の形態（図１）におけるＣＰＵからアドレス生成部を削除し、ＲＯＭ  ＡＤＤＲ入力端子２８を設け、外部よりＲＯＭ  アドレスを供給するようにしたものである。このときのテストパタンは、前述した第８の実施の形態で用いた図１７のフローチャートをＮビットの場合に拡張した図１９のフローチャートと、前述した第３の実施の形態で用いた図６のフローとで作成する。
【００８７】
図１９は図１８におけるテストパターンの作成方法を説明するためのパターン作成フロー図である。図１９に示すように、本実施の形態において、前述した図６のフローのステップＡ１およびステップＡ２の操作は、図１７のフローで作成したアドレスの順番に従って行う。要するに、外部よりアドレスデータを入力する事以外は、前述した第１の実施の形態と動作は同じである。
【００８８】
なお、内部ＲＯＭをテストするアドレスの順番を入れ替え、外部からアドレスデータを入力する方法は、第６の実施の形態や第７の実施の形態と組み合わせて構成しても良い。
【００８９】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置のテスト方法は、バッファへの電流供給を増やさずに、テストによる歩留まり低下を防ぐ事を可能としているので、チップサイズの縮小とコスト削減を実現できるという効果がある。
【００９０】
要するに、テストスピードに見合ったバッファの電源を採用する場合、現行電源数よりも多くの電源が必要になる。これに伴って、チップサイズは大きくなり、コストもかかってしまうが、本発明によれば、これらを低減することができる。
【００９１】
また、本発明によれば、内部スピードを変えずにテストする事ができるという効果がある。例えば、負荷の大きい箇所のクロックを２倍の周期に伸ばしても、同様の結果が得られるが、この場合には、クロック幅を伸ばしている為、内部スピードを遅らせるか、もしくは変更することになる。
【００９２】
さらに、本発明によれば、ＬＳＩ回路のＣＰＵにおけるアドレス生成部だけでなく、テスト用回路もコントロール信号で制御している為、ＲＯＭのセットＵＰ不良を正確に排除する事を実現できるという効果がある。例えば、ＲＯＭＥ  ＤＡＴＡよりＤＡＴＡ１を出力させる際、負荷の大きい箇所を２回出力することにより、同様の結果が得られるが、ＲＯＭのセットＵＰが間に合わなかった場合には、タイミング（図３等）Ｔ１〜Ｔ３のＤＡＴＡ１が“１１１１”とはならず、従来は不良品と判定されていた。これに対し、本発明では、所定期間だけＭＡＳＫされている為に、次のタイミングＴ３−Ｔ５で間に合えば、ＬＳＩを良品と判断することができ、ＲＯＭのセットＵＰ不良によるＬＳＩの不良品判定を正確に排除することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのＬＳＩ回路のブロック図である。
【図２】図１に示すテスト用回路部の一例を表わす回路図である。
【図３】図１における各種信号・データのタイミング図である。
【図４】図１におけるＣＴＬ信号を供給するためのテストパターンを作成する方法を説明するための動作フロー図である。
【図５】本発明の第２の実施の形態を説明するためのＬＳＩ回路における各種信号・データのタイミング図である。
【図６】本発明の第３の実施の形態を説明するためのＬＳＩ回路におけるテストパターンの作成フロー図である。
【図７】本発明の第４の実施の形態を説明するためのＬＳＩ回路における各種信号・データのタイミング図である。
【図８】図７におけるテストパターンの作成方法を説明するためのパターン作成フロー図である。
【図９】本発明の第５の実施の形態を説明するためのＬＳＩ回路における各種信号・データのタイミング図である。
【図１０】本発明の第６の実施の形態を説明するためのＬＳＩ回路のブロック図である。
【図１１】図１０における各種信号・データのタイミング図である。
【図１２】図１０におけるテストパターンの作成方法を説明するためのパターン作成フロー図である。
【図１３】本発明の第７の実施の形態を説明するためのＬＳＩ回路のブロック図である。
【図１４】本発明の第８の実施の形態を説明するためのＬＳＩ回路のブロック図である。
【図１５】図１４における各種信号・データのタイミング図である。
【図１６】図１４におけるアドレスの順番を入れ替える方法を説明するためのアドレス・データ対応図である。
【図１７】図１６におけるアドレス並び変えの動作フロー図である。
【図１８】本発明の第９の実施の形態を説明するためのＬＳＩ回路のブロック図である。
【図１９】図１８におけるテストパターンの作成方法を説明するためのパターン作成フロー図である。
【図２０】従来の一例を説明するためのＬＳＩ回路のブロック図である。
【図２１】図２０における各種信号・データのタイミング図である。
【図２２】図２０におけるテストパターンを表わす図である。
【図２３】図２１のタイミングにおける期待値に対するＰＡＳＳ範囲を表わす図である。
【符号の説明】
１，２１，２６，３２    ＬＳＩ
２    テスト用回路
３，２２，２７    ＣＰＵ
４    ＲＯＭ
５    テスト用回路部
６，２３    データラッチ部
７    アドレス生成部
８    制御（ＣＴＬ）端子
９    クロック（ＣＬＫ）端子
１０    出力（ＯＵＴ）端子
１１，１２，１４    ＦＦ
２５    ＣＴＬ信号生成部
２８    ＲＯＭアドレス端子
２９〜３０    テーブル
【図１】
2004150823.tif 000003
【図２】
2004150823.tif 000004
【図３】
2004150823.tif 000005
【図４】
2004150823.tif 000006
【図５】
2004150823.tif 000007
【図６】
2004150823.tif 000008
【図７】
2004150823.tif 000009
【図８】
2004150823.tif 000010
【図９】
2004150823.tif 000011
【図１０】
2004150823.tif 000012
【図１１】
2004150823.tif 000013
【図１２】
2004150823.tif 000014
【図１３】
2004150823.tif 000015
【図１４】
2004150823.tif 000016
【図１５】
2004150823.tif 000017
【図１６】
2004150823.tif 000018
【図１７】
2004150823.tif 000019
【図１８】
2004150823.tif 000020
【図１９】
2004150823.tif 000021
【図２０】
2004150823.tif 000022
【図２１】
2004150823.tif 000023
【図２２】
2004150823.tif 000024
【図２３】
2004150823.tif 000025