(57)【要約】【課題】一般的な半導体集積回路検査装置によるパラレルシリアル変換回路等の高速動作回路の検査が可能な半導体集積回路装置を提供すること。【解決手段】パラレルデータ列で構成される低速信号を入力する低速信号入力端子２と、低速信号入力端子２から入力されるパラレルデータ列をシリアルデータに変換して出力するパラレルシリアル変換回路１１と、パラレルシリアル変換回路１１の出力である高速信号を外部に出力する高速信号出力端子１と、パラレルシリアル変換回路１１の出力である高速信号にシリアルパラレル変換を施す検査用のシリアルパラレル変換回路２１と、低周波クロック入力端子４と、高周波クロック信号を供給する発振回路１２と、ワード同期回路２２と、ワード同期回路２２の出力を低速信号として外部に出力する低速信号出力端子３とを有する半導体集積回路装置を構成する。【選択図】    図１
2004286443.tif 000002
【特許請求の範囲】
【請求項１】
入力信号であるパラレルデータ列をシリアルデータに変換して出力するパラレルシリアル変換回路と、前記シリアルデータを外部に出力する高速信号出力端子と、前記シリアルデータをパラレルデータに変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記入力信号であるパラレルデータ列を再生して出力するワード同期回路と、前記パラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、低速信号を外部に出力する低速信号出力端子と、低周波クロック信号を入力する低周波クロック入力端子とを有する半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、低速信号入力端子を有し、上記入力信号であるパラレルデータ列が前記低速信号入力端子から上記シリアルパラレル変換回路に直接入力され、上記ワード同期回路の出力が上記低速信号出力端子から外部に出力される構成を有し、上記発振回路から上記パラレルシリアル変換回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、上記発振回路から上記検査用のシリアルパラレル変換回路もしくは上記ワード同期回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有することを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、特定の時系列パターンを有するパラレルデータ列を生成し入力信号として上記パラレルシリアル変換回路に供給する検査用のパターン生成回路と、上記ワード同期回路が出力するパラレルデータ列が前記検査用のパターン生成回路が生成するパラレルデータ列と一致しているか否かの照合を行い照合結果を上記低速信号出力端子より外部に出力する検査用のパターン照合回路と、上記パラレルシリアル変換回路の入力切り替えを行うための制御信号、前記検査用のパターン生成回路の設定を行うための制御信号及び前記検査用のパターン照合回路の設定を行うための制御信号を入力する制御信号入力端子とを有し、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を有することを特徴とする半導体集積回路装置。
【請求項４】
低速信号入力端子から入力されるパラレルデータ列をシリアルデータに変換して出力するパラレルシリアル変換回路と、前記シリアルデータを高速信号処理し高速信号処理後のシリアルデータとして出力する高速信号処理回路と、前記高速信号処理後のシリアルデータを外部に出力する高速信号出力端子と、前記高速信号処理後のシリアルデータに前記高速信号処理とは逆の高速信号処理を施し検査用のシリアルデータとして出力する検査用の高速信号処理回路と、前記検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたパラレルデータ列を再生して出力するワード同期回路と、前記ワード同期回路の出力を低速信号として外部に出力する低速信号出力端子と、前記パラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、低周波クロック信号を入力する低周波クロック入力端子とを有し、前記発振回路から前記パラレルシリアル変換回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、前記発振回路から前記検査用のシリアルパラレル変換回路もしくはワード同期回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有する半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、低速信号入力端子と、前記低速信号入力端子から入力されるパラレルデータ列に信号処理を施し入力信号として上記パラレルシリアル変換回路に供給する信号処理回路と、上記ワード同期回路の出力に前記信号処理とは逆の処理を施し出力用のパラレルデータ列として出力する検査用の信号処理回路とを有し、前記出力用のパラレルデータ列を上記低速信号出力端子から外部に出力する構成を有し、上記発振回路から上記パラレルシリアル変換回路もしくは信号処理回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用の信号処理回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有することを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、特定の時系列パターンを有するパラレルデータ列を生成し出力する検査用のパターン生成回路と、前記検査用のパターン生成回路が出力するパラレルデータ列に信号処理を施し入力信号として上記パラレルシリアル変換回路に供給する信号処理回路と、上記ワード同期回路の出力に前記信号処理とは逆の処理を施して出力する検査用の信号処理回路と、前記検査用の信号処理回路が出力するパラレルデータ列が前記検査用のパターン生成回路が出力するパラレルデータ列と一致しているか否かの照合を行い照合結果を上記低速信号出力端子より外部に出力する検査用のパターン照合回路と、上記パラレルシリアル変換回路の入力切り替えを行うための制御信号、前記検査用のパターン生成回路の設定を行うための制御信号及び前記検査用のパターン照合回路の設定を行うための制御信号を入力する制御信号入力端子とを有し、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路、検査用の信号処理回路もしくは検査用のパターン照合回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を有することを特徴とする半導体集積回路装置。
【請求項７】
入力信号であるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路と、前記Ｎ個のシリアルデータを外部に出力するＮ個の高速信号出力端子と、前記Ｎ個のシリアルデータを入力とし前記シリアルデータを選択して出力する信号選択回路と、前記信号選択回路の出力をパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記入力信号であるパラレルデータ列を再生して出力するワード同期回路と、前記Ｎ個のパラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記信号選択回路の設定を行うための制御信号を入力する制御信号入力端子と、低速信号を外部に出力する低速信号出力端子と、低周波クロック信号を入力する低周波クロック入力端子とを有する半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、低速信号入力端子を有し、上記入力信号であるパラレルデータ列が前記低速信号入力端子から上記Ｎ個のパラレルシリアル変換回路に直接入力され、上記ワード同期回路の出力が上記低速信号出力端子から外部に出力される構成を有し、上記発振回路から上記パラレルシリアル変換回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、上記発振回路から上記検査用のシリアルパラレル変換回路もしくはワード同期回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有することを特徴とする半導体集積回路装置。
【請求項９】
請求項７記載の半導体集積回路装置において、特定の時系列パターンを有するパラレルデータ列を生成し入力信号として上記Ｎ個のパラレルシリアル変換回路に供給する検査用のパターン生成回路と、上記ワード同期回路が出力するパラレルデータ列が、前記検査用のパターン生成回路が生成するパラレルデータ列と一致しているか否かの照合を行い照合結果を上記低速信号出力端子より外部に出力する検査用のパターン照合回路と、上記Ｎ個のパラレルシリアル変換回路の入力切り替えを行うための制御信号、前記検査用のパターン生成回路の設定を行うための制御信号、前記検査用のパターン照合回路の設定を行うための制御信号及び上記信号選択回路の設定を行うための制御信号を入力する制御信号入力端子とを有し、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を有することを特徴とする半導体集積回路装置。
【請求項１０】
低速信号入力端子から入力されるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路と、前記Ｎ個のシリアルデータに高速信号処理を施しＮ個の高速信号処理後のシリアルデータとして出力するＮ個の高速信号処理回路と、前記Ｎ個の高速信号処理後のシリアルデータを外部に出力するＮ個の高速信号出力端子と、前記Ｎ個の高速信号処理後のシリアルデータを入力とし前記高速信号処理後のシリアルデータを選択して出力する信号選択回路と、前記信号選択回路の出力に前記高速信号処理とは逆の高速信号処理を施し検査用のシリアルデータとして出力する検査用の高速信号処理回路と、前記検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたパラレルデータ列を再生して出力するワード同期回路と、前記ワード同期回路の出力を低速信号として外部に出力する低速信号出力端子と、前記Ｎ個のパラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記信号選択回路の設定を行うための制御信号を入力する制御信号入力端子と、低周波クロック信号を入力する低周波クロック入力端子とを有し、前記発振回路から前記パラレルシリアル変換回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、前記発振回路から前記検査用のシリアルパラレル変換回路もしくはワード同期回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有する半導体集積回路装置。
【請求項１１】
低速信号入力端子から入力されるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路と、前記Ｎ個のシリアルデータに高速信号処理を施しＭ（ここに、Ｍは１以上の整数とする）個の高速信号処理後のデータとして出力する高速信号処理回路と、前記Ｍ個の高速信号処理後のデータを外部に出力する高速信号出力端子と、前記Ｍ個の高速信号処理後のデータに前記高速信号処理とは逆の高速信号処理を施しＮ個の検査用のシリアルデータとして出力する検査用の高速信号処理回路と、前記Ｎ個の検査用のシリアルデータを入力とし前記検査用のシリアルデータを選択して出力する信号選択回路と、前記信号選択回路によって選択された検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたパラレルデータ列を再生して出力するワード同期回路と、前記ワード同期回路の出力を低速信号として外部に出力する低速信号出力端子と、前記Ｎ個のパラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記信号選択回路の設定を行うための制御信号を入力する制御信号を入力する制御信号入力端子と、低周波クロック信号を入力する低周波クロック入力端子とを有し、前記発振回路から前記パラレルシリアル変換回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、前記発振回路から前記検査用のシリアルパラレル変換回路もしくはワード同期回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有する半導体集積回路装置。
【請求項１２】
請求項７記載の半導体集積回路装置において、低速信号入力端子と、前記低速信号入力端子から入力される入力パラレルデータ列に信号処理を施しＮ個の入力信号として上記Ｎ個のパラレルシリアル変換回路に供給するＮ個の信号処理回路と、上記ワード同期回路の出力に前記信号処理とは逆の処理を施しパラレルデータ列として出力する検査用の信号処理回路とを有し、前記検査用の信号処理回路が出力するパラレルデータ列を上記低速信号出力端子から外部に出力する構成を有し、上記発振回路から上記パラレルシリアル変換回路もしくは信号処理回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用の信号処理回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有することを特徴とする半導体集積回路装置。
【請求項１３】
請求項７記載の半導体集積回路装置において、特定の時系列パターンを有するパラレルデータ列を生成し出力する検査用のパターン生成回路と、前記検査用のパターン生成回路が出力するパラレルデータ列に信号処理を施しＮ個の入力信号として上記Ｎ個のパラレルシリアル変換回路に供給するＮ個の信号処理回路と、上記ワード同期回路の出力に前記信号処理とは逆の処理を施して出力する検査用の信号処理回路と、前記検査用の信号処理回路が出力するパラレルデータ列が前記検査用のパターン生成回路が出力するパラレルデータ列と一致しているか否かの照合を行い照合結果を上記低速信号出力端子より外部に出力する検査用のパターン照合回路と、上記パラレルシリアル変換回路の入力切り替えを行うための制御信号、前記検査用のパターン生成回路の設定を行うための制御信号、前記検査用のパターン照合回路の設定を行うための制御信号及び上記信号選択回路の設定を行うための制御信号を入力する制御信号入力端子とを有し、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路、検査用の信号処理回路もしくは検査用のパターン照合回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を有することを特徴とする半導体集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光通信用モジュール等に使用される半導体集積回路装置に関する。
【０００２】
【従来の技術】
【非特許文献１】「”ＸＦＰ  （１０  Ｇｉｇａｂｉｔ  Ｓｍａｌｌ  Ｆｏｒｍ  Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｍｏｄｕｌｅ）  Ｒｅｖｉｓｉｏｎ  ０．９２”ＸＦＰ  ＭＳＡ  Ｊｕｌｙ  １９，  ２００２」
【非特許文献２】「”Ｓｅｒｉａｌ  ＯＣ−１９２  １３１０ｎｍ  Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  Ｉｎｔｅｒｆａｃｅ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｎｏｖｅｍｂｅｒ  １６，  ２０００」。
【０００３】
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュール及び通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。
【０００４】
【発明が解決しようとする課題】
図１２は、光トランシーバと呼ばれる一般的な光通信モジュールのブロック図である（上記非特許文献１参照）。図において、入力電気信号３０１は電気−光変換手段（ＥＯ変換手段）３０２によって出力光信号３０３に変換されて外部に出力され、外部からの入力光信号３０４は光電変換手段（ＯＥ変換手段）３０５によって電気信号３０６に変換され、信号再生回路３０７を経由して出力電気信号３０８として外部に出力される。このようなモジュールの信号再生回路等を半導体集積回路で構成する場合、光信号のデータレートが高くなると、半導体集積回路の入出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置（ＬＳＩテスタ）による半導体集積回路の検査ができなくなる（一般的な半導体集積回路検査装置による信号入力及び出力確認ができなくなる）という問題がある。
【０００５】
図１３は、図１２の光通信モジュールにパラレルシリアル変換回路３０９及びシリアルパラレル変換回路３１０を適用した光通信モジュールである（上記非特許文献２参照）。この場合に、シリアルパラレル変換回路３１０は図１２における信号再生回路３０７に相当する。入力光信号３０４を電気信号３０６に変換した後にシリアルパラレル変換回路３１０によって並列電気信号とし、それを出力電気信号３０８として外部に出力し、また並列電気信号である入力電気信号３０１をパラレルシリアル変換回路３０９によってシリアル電気信号３１１に変換し、そのシリアル電気信号３１１を電気−光変換手段３０２によって出力光信号３０３に変換する。このようにして、モジュールの電気信号入力及び電気信号出力のデータレートを光信号のデータレートより低くすることができる。ただし、パラレルシリアル変換回路を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００６】
以上に説明したような、一般的な半導体集積回路検査装置による信号入力もしくは出力確認ができない高速信号入力端子もしくは高速信号出力端子を有する半導体集積回路装置の検査（正常動作の確認）は、一般的な半導体集積回路検査装置ではなく、高速信号に対応する特別な検査装置により行う必要があり、そのために検査コストが高くなる（検査の準備に必要な時間等を含めると、通常、検査に必要な時間が長くなる。また、検査装置の購入費用、保守費用及び労務費等が増加する等）という問題がある。
【０００７】
従来技術による場合、以上に説明した様に、パラレルシリアル変換回路等の高速動作回路を内蔵した半導体集積回路装置を一般的な半導体集積回路検査装置で検査することができないために半導体集積回路装置の検査コストが高くなるという問題がある。
【０００８】
本発明は、上記問題に鑑みてなされたものであり、本発明の目的は、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路等の高速動作回路の検査が可能な半導体集積回路装置を提供することを主な目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、請求項１に記載したように、入力信号であるパラレルデータ列をシリアルデータに変換して出力するパラレルシリアル変換回路と、前記シリアルデータを外部に出力する高速信号出力端子と、前記シリアルデータをパラレルデータに変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記入力信号であるパラレルデータ列を再生して出力するワード同期回路と、前記パラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、低速信号を外部に出力する低速信号出力端子と、低周波クロック信号を入力する低周波クロック入力端子とを有する半導体集積回路装置を構成する。
【００１０】
また、本発明においては、請求項２に記載したように、
請求項１記載の半導体集積回路装置において、低速信号入力端子を有し、上記入力信号であるパラレルデータ列が前記低速信号入力端子から上記シリアルパラレル変換回路に直接入力され、上記ワード同期回路の出力が上記低速信号出力端子から外部に出力される構成を有し、上記発振回路から上記パラレルシリアル変換回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、上記発振回路から上記検査用のシリアルパラレル変換回路もしくは上記ワード同期回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有することを特徴とする半導体集積回路装置を構成する。
【００１１】
また、本発明においては、請求項３に記載したように、
請求項１記載の半導体集積回路装置において、特定の時系列パターンを有するパラレルデータ列を生成し入力信号として上記パラレルシリアル変換回路に供給する検査用のパターン生成回路と、上記ワード同期回路が出力するパラレルデータ列が前記検査用のパターン生成回路が生成するパラレルデータ列と一致しているか否かの照合を行い照合結果を上記低速信号出力端子より外部に出力する検査用のパターン照合回路と、上記パラレルシリアル変換回路の入力切り替えを行うための制御信号、前記検査用のパターン生成回路の設定を行うための制御信号及び前記検査用のパターン照合回路の設定を行うための制御信号を入力する制御信号入力端子とを有し、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を有することを特徴とする半導体集積回路装置を構成する。
【００１２】
また、本発明においては、請求項４に記載したように、
低速信号入力端子から入力されるパラレルデータ列をシリアルデータに変換して出力するパラレルシリアル変換回路と、前記シリアルデータを高速信号処理し高速信号処理後のシリアルデータとして出力する高速信号処理回路と、前記高速信号処理後のシリアルデータを外部に出力する高速信号出力端子と、前記高速信号処理後のシリアルデータに前記高速信号処理とは逆の高速信号処理を施し検査用のシリアルデータとして出力する検査用の高速信号処理回路と、前記検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたパラレルデータ列を再生して出力するワード同期回路と、前記ワード同期回路の出力を低速信号として外部に出力する低速信号出力端子と、前記パラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、低周波クロック信号を入力する低周波クロック入力端子とを有し、前記発振回路から前記パラレルシリアル変換回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、前記発振回路から前記検査用のシリアルパラレル変換回路もしくはワード同期回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有する半導体集積回路装置を構成する。
【００１３】
また、本発明においては、請求項５に記載したように、
請求項１記載の半導体集積回路装置において、低速信号入力端子と、前記低速信号入力端子から入力されるパラレルデータ列に信号処理を施し入力信号として上記パラレルシリアル変換回路に供給する信号処理回路と、上記ワード同期回路の出力に前記信号処理とは逆の処理を施し出力用のパラレルデータ列として出力する検査用の信号処理回路とを有し、前記出力用のパラレルデータ列を上記低速信号出力端子から外部に出力する構成を有し、上記発振回路から上記パラレルシリアル変換回路もしくは信号処理回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用の信号処理回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有することを特徴とする半導体集積回路装置を構成する。
【００１４】
また、本発明においては、請求項６に記載したように、
請求項１記載の半導体集積回路装置において、特定の時系列パターンを有するパラレルデータ列を生成し出力する検査用のパターン生成回路と、前記検査用のパターン生成回路が出力するパラレルデータ列に信号処理を施し入力信号として上記パラレルシリアル変換回路に供給する信号処理回路と、上記ワード同期回路の出力に前記信号処理とは逆の処理を施して出力する検査用の信号処理回路と、前記検査用の信号処理回路が出力するパラレルデータ列が前記検査用のパターン生成回路が出力するパラレルデータ列と一致しているか否かの照合を行い照合結果を上記低速信号出力端子より外部に出力する検査用のパターン照合回路と、上記パラレルシリアル変換回路の入力切り替えを行うための制御信号、前記検査用のパターン生成回路の設定を行うための制御信号及び前記検査用のパターン照合回路の設定を行うための制御信号を入力する制御信号入力端子とを有し、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路、検査用の信号処理回路もしくは検査用のパターン照合回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を有することを特徴とする半導体集積回路装置を構成する。
【００１５】
また、本発明においては、請求項７に記載したように、
入力信号であるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路と、前記Ｎ個のシリアルデータを外部に出力するＮ個の高速信号出力端子と、前記Ｎ個のシリアルデータを入力とし前記シリアルデータを選択して出力する信号選択回路と、前記信号選択回路の出力をパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記入力信号であるパラレルデータ列を再生して出力するワード同期回路と、前記Ｎ個のパラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記信号選択回路の設定を行うための制御信号を入力する制御信号入力端子と、低速信号を外部に出力する低速信号出力端子と、低周波クロック信号を入力する低周波クロック入力端子とを有する半導体集積回路装置を構成する。
【００１６】
また、本発明においては、請求項８に記載したように、
請求項７記載の半導体集積回路装置において、低速信号入力端子を有し、上記入力信号であるパラレルデータ列が前記低速信号入力端子から上記Ｎ個のパラレルシリアル変換回路に直接入力され、上記ワード同期回路の出力が上記低速信号出力端子から外部に出力される構成を有し、上記発振回路から上記パラレルシリアル変換回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、上記発振回路から上記検査用のシリアルパラレル変換回路もしくはワード同期回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有することを特徴とする半導体集積回路装置を構成する。
【００１７】
また、本発明においては、請求項９に記載したように、
請求項７記載の半導体集積回路装置において、特定の時系列パターンを有するパラレルデータ列を生成し入力信号として上記Ｎ個のパラレルシリアル変換回路に供給する検査用のパターン生成回路と、上記ワード同期回路が出力するパラレルデータ列が、前記検査用のパターン生成回路が生成するパラレルデータ列と一致しているか否かの照合を行い照合結果を上記低速信号出力端子より外部に出力する検査用のパターン照合回路と、上記Ｎ個のパラレルシリアル変換回路の入力切り替えを行うための制御信号、前記検査用のパターン生成回路の設定を行うための制御信号、前記検査用のパターン照合回路の設定を行うための制御信号及び上記信号選択回路の設定を行うための制御信号を入力する制御信号入力端子とを有し、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を有することを特徴とする半導体集積回路装置を構成する。
【００１８】
また、本発明においては、請求項１０に記載したように、
低速信号入力端子から入力されるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路と、前記Ｎ個のシリアルデータに高速信号処理を施しＮ個の高速信号処理後のシリアルデータとして出力するＮ個の高速信号処理回路と、前記Ｎ個の高速信号処理後のシリアルデータを外部に出力するＮ個の高速信号出力端子と、前記Ｎ個の高速信号処理後のシリアルデータを入力とし前記高速信号処理後のシリアルデータを選択して出力する信号選択回路と、前記信号選択回路の出力に前記高速信号処理とは逆の高速信号処理を施し検査用のシリアルデータとして出力する検査用の高速信号処理回路と、前記検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたパラレルデータ列を再生して出力するワード同期回路と、前記ワード同期回路の出力を低速信号として外部に出力する低速信号出力端子と、前記Ｎ個のパラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記信号選択回路の設定を行うための制御信号を入力する制御信号入力端子と、低周波クロック信号を入力する低周波クロック入力端子とを有し、前記発振回路から前記パラレルシリアル変換回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、前記発振回路から前記検査用のシリアルパラレル変換回路もしくはワード同期回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有する半導体集積回路装置を構成する。
【００１９】
また、本発明においては、請求項１１に記載したように、
低速信号入力端子から入力されるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路と、前記Ｎ個のシリアルデータに高速信号処理を施しＭ（ここに、Ｍは１以上の整数とする）個の高速信号処理後のデータとして出力する高速信号処理回路と、前記Ｍ個の高速信号処理後のデータを外部に出力する高速信号出力端子と、前記Ｍ個の高速信号処理後のデータに前記高速信号処理とは逆の高速信号処理を施しＮ個の検査用のシリアルデータとして出力する検査用の高速信号処理回路と、前記Ｎ個の検査用のシリアルデータを入力とし前記検査用のシリアルデータを選択して出力する信号選択回路と、前記信号選択回路によって選択された検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたパラレルデータ列を再生して出力するワード同期回路と、前記ワード同期回路の出力を低速信号として外部に出力する低速信号出力端子と、前記Ｎ個のパラレルシリアル変換回路及び前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記信号選択回路の設定を行うための制御信号を入力する制御信号を入力する制御信号入力端子と、低周波クロック信号を入力する低周波クロック入力端子とを有し、前記発振回路から前記パラレルシリアル変換回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、前記発振回路から前記検査用のシリアルパラレル変換回路もしくはワード同期回路に供給される前記高周波クロック信号と前記低周波クロック入力端子から入力される前記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有する半導体集積回路装置を構成する。
【００２０】
また、本発明においては、請求項１２に記載したように、
請求項７記載の半導体集積回路装置において、低速信号入力端子と、前記低速信号入力端子から入力される入力パラレルデータ列に信号処理を施しＮ個の入力信号として上記Ｎ個のパラレルシリアル変換回路に供給するＮ個の信号処理回路と、上記ワード同期回路の出力に前記信号処理とは逆の処理を施しパラレルデータ列として出力する検査用の信号処理回路とを有し、前記検査用の信号処理回路が出力するパラレルデータ列を上記低速信号出力端子から外部に出力する構成を有し、上記発振回路から上記パラレルシリアル変換回路もしくは信号処理回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段と、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用の信号処理回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段とを有することを特徴とする半導体集積回路装置を構成する。
【００２１】
また、本発明においては、請求項１３に記載したように、
請求項７記載の半導体集積回路装置において、特定の時系列パターンを有するパラレルデータ列を生成し出力する検査用のパターン生成回路と、前記検査用のパターン生成回路が出力するパラレルデータ列に信号処理を施しＮ個の入力信号として上記Ｎ個のパラレルシリアル変換回路に供給するＮ個の信号処理回路と、上記ワード同期回路の出力に前記信号処理とは逆の処理を施して出力する検査用の信号処理回路と、前記検査用の信号処理回路が出力するパラレルデータ列が前記検査用のパターン生成回路が出力するパラレルデータ列と一致しているか否かの照合を行い照合結果を上記低速信号出力端子より外部に出力する検査用のパターン照合回路と、上記パラレルシリアル変換回路の入力切り替えを行うための制御信号、前記検査用のパターン生成回路の設定を行うための制御信号、前記検査用のパターン照合回路の設定を行うための制御信号及び上記信号選択回路の設定を行うための制御信号を入力する制御信号入力端子とを有し、上記発振回路から上記検査用のシリアルパラレル変換回路、ワード同期回路、検査用の信号処理回路もしくは検査用のパターン照合回路に供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を有することを特徴とする半導体集積回路装置を構成する。
【００２２】
また、本発明においては、請求項１４に記載したように、
請求項１乃至１３のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される上記高周波クロック信号と上記低周波クロック入力端子から入力される上記低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とする半導体集積回路装置を構成する。
【００２３】
【発明の実施の形態】
以下、図面をもとに本発明の実施形態を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【００２４】
（実施の形態１）
図１は、実施の形態１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、入力信号であるパラレルデータ列をシリアルデータに変換して出力するパラレルシリアル変換回路１１と、前記シリアルデータを外部に出力する高速信号出力端子１と、前記シリアルデータをパラレルデータに変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路２１と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記入力信号であるパラレルデータ列を再生して出力するワード同期回路２２と、パラレルシリアル変換回路１１及び検査用のシリアルパラレル変換回路２１に高周波クロック信号を供給する発振回路１２と、パラレルデータ列で構成される低速信号を入力する低速信号入力端子２と、低速信号を外部に出力する低速信号出力端子３と、低周波クロック信号を入力する低周波クロック入力端子４とを有する。ここで、低速信号（低周波信号）とは、一般的な半導体集積回路装置により入力可能な速度の信号、具体的には、数Ｍｂｉｔ／ｓ〜数十Ｍｂｉｔ／ｓ（数ＭＨｚ〜数十ＭＨｚ）程度もしくはそれより低速な信号を、高速信号（高周波信号）とは、それよりも高速のものを意味する。
【００２５】
パラレルシリアル変換回路１１は低速信号入力端子２から入力されるパラレルデータ列をシリアルデータに変換して検査用のシリアルパラレル変換回路２１に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。
【００２６】
検査用のシリアルパラレル変換回路２１は、パラレルシリアル変換回路１１から入力されるシリアルデータをパラレルデータ列に変換してワード同期回路２２に対して出力する。
【００２７】
発振回路１２は、パラレルシリアル変換回路１１と検査用のシリアルパラレル変換回路２１に対して高周波クロック信号を供給する。
【００２８】
ワード同期回路２２は、検査用のシリアルパラレル変換回路２１の出力を入力とし、検査用のシリアルパラレル変換回路２１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２から入力されたデータ列を再生して、低速信号出力端子３より半導体集積回路装置の外部に出力する。
【００２９】
低周波クロック入力端子４は、ワード同期回路２２の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路１１と検査用のシリアルパラレル変換回路２１に内蔵させる構成と、パラレルシリアル変換回路１１とワード同期回路２２に内蔵させる構成と、発振回路１２に内蔵させる構成の３通りの構成等がある。
【００３０】
発振回路１２を、低周波クロック入力端子４から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００３１】
発振回路１２が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路１１と検査用のシリアルパラレル変換回路２１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用のシリアルパラレル変換回路２１ではなく、ワード同期回路２２にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００３２】
また、周波数比の調整手段を発振回路１２に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路１１と検査用のシリアルパラレル変換回路２１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００３３】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路１１の出力を検査用のシリアルパラレル変換回路２１により低速並列信号に変換するとともに、ワード同期回路２２により検査用のシリアルパラレル変換回路２１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２よりパラレルシリアル変換回路１１に入力されたデータ列を再生して低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１１の検査を可能としている。
【００３４】
（実施の形態２）
図２は、実施の形態２である半導体集積回路装置を示す図である。この半導体集積回路装置は、パラレルシリアル変換回路１３と、検査用のシリアルパラレル変換回路２１と、ワード同期回路２３と、発振回路１２とを構成要素とする、実施の形態１における回路構成と同様の回路構成に加えて、検査用のパターン生成回路２４と検査用のパターン照合回路２５と、パラレルシリアル変換回路１３の入力切り替えを行うための制御信号、検査用のパターン生成回路２４の設定を行うための制御信号、及び検査用のパターン照合回路２５の設定を行うための制御信号を入力する制御信号入力端子５とを有し、実施の形態１と同様に、高速信号出力端子１と、低速信号出力端子３と、低周波クロック入力端子４とを有する。
【００３５】
検査用のパターン生成回路２４は、制御信号入力端子５による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをパラレルシリアル変換回路１３に対して出力する。
【００３６】
パラレルシリアル変換回路１３は、検査用のパターン生成回路２４から入力されるパラレルデータ列をシリアルデータに変換して検査用のシリアルパラレル変換回路２１に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。また、パラレルシリアル変換回路１３は、検査時以外は、検査用のパターン生成回路２４以外の半導体集積回路装置内部の回路の出力もしくは別途設けられる低速信号入力端子からの信号等が入力されるので、その切替等も制御信号入力端子５からの制御信号により行う。
【００３７】
ワード同期回路２３は、検査用のシリアルパラレル変換回路２１の出力を入力とし、検査用のシリアルパラレル変換回路２１のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路１３に入力されたデータ列を再生して、検査用のパターン照合回路２５に対して出力する。
【００３８】
検査用のパターン照合回路２５は、ワード同期回路２３の出力を入力とし、入力されたデータ列が検査用のパターン生成回路２４の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子３より半導体集積回路装置の外部に出力する。
【００３９】
制御信号入力端子５は、パターン生成回路２４の設定等、パラレルシリアル変換回路１３の入力切替等の他、パターン照合回路２５の設定等を行うために使用する。
【００４０】
低周波クロック入力端子４は、パターン照合回路２５の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用のシリアルパラレル変換回路２１に内蔵させる構成と、ワード同期回路２３に内蔵させる構成と、検査用のパターン照合回路２５に内蔵させる構成と、発振回路１２に内蔵させる構成の４通りの構成等がある。
【００４１】
発振回路１２を、低周波クロック入力端子４から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００４２】
発振回路１２が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用のシリアルパラレル変換回路２１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用のシリアルパラレル変換回路２１ではなく、ワード同期回路２３もしくは検査用のパターン照合回路２５にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００４３】
また、周波数比の調整手段を発振回路１２に内蔵し、位相補償用のＦＩＦＯ等を検査用のシリアルパラレル変換回路２１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００４４】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置の低速信号入力端子２の代わりに検査用のパターン生成回路２４よりパラレルシリアル変換回路１３にデータ列を入力し、検査用のパターン照合回路２５によりワード同期回路２３の出力が検査用のパターン生成回路２４の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１３の検査を可能としている。
【００４５】
また、実施の形態１の半導体集積回路装置の場合は、低周波クロック入力端子４より入力する低周波クロック信号の周波数は、パラレルシリアル変換回路１１に入力されるパラレルデータ列の各データのデータレートと同じ周波数か、もしくはより高い周波数が必要となるのに対して、本実施の形態では、パラレルシリアル変換回路１３に入力されるパラレルデータ列の各データのデータレートより低い周波数とすることが可能となる。すなわち、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合、実施の形態１の場合は、パラレルデータ列入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査はできないことになるが、本実施の形態では、以下のような構成とすることにより、パラレルデータ列入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００４６】
例えば、パラレルシリアル変換回路１３がＫ（Ｋは２以上の整数）並列のパラレルデータ列入力をもち、各データのデータレートが１００Ｍｂｉｔ／ｓだとした場合、発振回路１２は１００×ＫＭＨｚの高周波クロック信号を出力する必要があるが、１００ＭＨｚのクロック信号も発振回路１２より出力するような構成とする。パターン生成回路２４をこの１００ＭＨｚクロックで動作させることにより、パラレルシリアル変換回路１３への１００Ｍｂｉｔ／ｓデータの入力が可能となる。ワード同期回路２３も１００Ｍｂｉｔ／ｓクロックで動作させることにより正常動作が可能である。パターン照合回路２５は、照合を行う回路本体を１００Ｍｂｉｔ／ｓクロックで動作させ、照合結果を出力する回路のみを低周波クロック入力端子４からの低周波クロック（この例では１０ＭＨｚ）で動作させる。このような構成とすることにより、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合でも、パラレルデータ列入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００４７】
（実施の形態３）
図３は、実施の形態３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、低速信号入力端子２から入力されるパラレルデータ列をシリアルデータに変換して出力するパラレルシリアル変換回路１４と、前記シリアルデータを高速信号処理し高速信号処理後のシリアルデータとして出力する高速信号処理回路１５と、前記高速信号処理後のシリアルデータを外部に出力する高速信号出力端子１と、前記高速信号処理後のシリアルデータに前記高速信号処理とは逆の高速信号処理を施し検査用のシリアルデータとして出力する検査用の高速信号処理回路２７と、前記検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路２６と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて低速信号入力端子２から入力されたパラレルデータ列を再生して出力するワード同期回路２２と、ワード同期回路２２の出力を低速信号として外部に出力する低速信号出力端子３と、パラレルシリアル変換回路１４及び検査用のシリアルパラレル変換回路２６に高周波クロック信号を供給する発振回路１２と、低周波クロック信号を入力する低周波クロック入力端子４とを有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵している。
【００４８】
パラレルシリアル変換回路１４は、低速信号入力端子２から入力されるパラレルデータ列をシリアルデータに変換して高速信号処理回路１５に対して出力する。
【００４９】
高速信号処理回路１５は、パラレルシリアル変換回路１４の出力を入力とし、信号処理を行い、処理後の信号を検査用の高速信号処理回路２７に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。
【００５０】
検査用の高速信号処理回路２７は、高速信号処理回路１５の出力を入力とし、高速信号処理回路１５の逆処理を行って、検査用のシリアルパラレル変換回路２６に対して出力する。検査用のシリアルパラレル変換回路２６は、検査用の高速信号処理回路２７から入力されるシリアルデータをパラレルデータ列に変換してワード同期回路２２に対して出力する。
【００５１】
本実施の形態の半導体集積回路装置は、高速信号処理回路１５の出力を検査用の高速信号処理回路２７により逆処理を行い、検査用の高速信号処理回路２７の出力を検査用のシリアルパラレル変換回路２６により低速並列信号に変換するとともに、ワード同期回路２２により検査用のシリアルパラレル変換回路２６のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２よりパラレルシリアル変換回路１４に入力されたデータ列を再生して低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１４と高速信号処理回路１５の検査を可能としている。
【００５２】
なお、検査用の高速信号処理回路２７を削除して高速信号処理回路１５の出力を直接検査用のシリアルパラレル変換回路２６に直結し、高速信号処理回路１５の出力のワード同期が可能となる信号を低速信号入力端子２から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１４と高速信号処理回路１５の検査が可能となる。
【００５３】
（実施の形態４）
図４は、実施の形態４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、パラレルシリアル変換回路１６と、検査用のシリアルパラレル変換回路２１と、ワード同期回路２８と、発振回路１２とを構成要素とする、実施の形態１における回路構成と同様の回路構成に加えて、低速信号入力端子２から入力されるパラレルデータ列に信号処理を施し入力信号としてパラレルシリアル変換回路１６に供給する信号処理回路１７と、ワード同期回路２８の出力に前記信号処理とは逆の処理を施し出力用のパラレルデータ列として出力する検査用の信号処理回路２９とを有し、実施の形態１と同様に、高速信号出力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４とを有する。
【００５４】
信号処理回路１７は低速信号入力端子２からの信号を入力とし、入力信号に処理を施した後、パラレルシリアル変換回路１６に対して出力する。
【００５５】
パラレルシリアル変換回路１６は信号処理回路１７から入力されるパラレルデータ列をシリアルデータに変換して検査用のシリアルパラレル変換回路２１に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。
【００５６】
ワード同期回路２８は、検査用のシリアルパラレル変換回路２１の出力を入力とし、検査用のシリアルパラレル変換回路２１のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２から入力されたデータ列を再生して、検査用の信号処理回路２９に対して出力する。
【００５７】
検査用の信号処理回路２９は、ワード同期回路２８の出力を入力とし、信号処理回路１７の逆処理を行って出力用のパラレルデータ列とし、低速信号出力端子３より半導体集積回路装置の外部に出力する。
【００５８】
低周波クロック入力端子４は、検査用の信号処理回路２９の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路１６と検査用のシリアルパラレル変換回路２１に内蔵させる構成と、パラレルシリアル変換回路１６とワード同期回路２８に内蔵させる構成と、パラレルシリアル変換回路１６と検査用の信号処理回路２９に内蔵させる構成と、信号処理回路１７と検査用のシリアルパラレル変換回路２１に内蔵させる構成と、信号処理回路１７とワード同期回路２８に内蔵させる構成と、信号処理回路１７と検査用の信号処理回路２９に内蔵させる構成と、発振回路１２に内蔵させる構成の７通りの構成等がある。
【００５９】
発振回路１２を、低周波クロック入力端子４から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００６０】
発振回路１２が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路１６と検査用のシリアルパラレル変換回路２１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用のシリアルパラレル変換回路２１ではなく、ワード同期回路２８にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００６１】
また、周波数比の調整手段を発振回路１２に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路１６と検査用のシリアルパラレル変換回路２１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００６２】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路１６の出力を検査用のシリアルパラレル変換回路２１により低速並列信号に変換するとともに、ワード同期回路２８により検査用のシリアルパラレル変換回路２１のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路１６に入力されたデータ列を再生し、検査用の信号処理回路２９により信号処理回路１７の逆処理を行って低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１６と信号処理回路１７の検査を可能としている。
【００６３】
なお、検査用の信号処理回路２９を削除してワード同期回路２８の出力を直接低速信号出力端子３から出力することによっても、一般的な半導体集積回路検査装置による信号処理回路１７とパラレルシリアル変換回路１６の検査が可能となる。
【００６４】
（実施の形態５）
図５は、実施の形態５である半導体集積回路装置を示す図である。この半導体集積回路装置は、パラレルシリアル変換回路１６と、検査用のシリアルパラレル変換回路２１と、ワード同期回路２８と、発振回路１２とを構成要素とする、実施の形態１における回路構成と同様の回路構成に加えて、必要に応じて特定の時系列パターンを有するパラレルデータ列を生成し出力する検査用のパターン生成回路２０２と、検査用のパターン生成回路２０２が出力するパラレルデータ列に信号処理を施し入力信号としてパラレルシリアル変換回路１６に供給する信号処理回路１８と、ワード同期回路２８の出力に前記信号処理とは逆の処理を施して出力する検査用の信号処理回路２０１と、検査用の信号処理回路２０１が出力するパラレルデータ列が検査用のパターン生成回路２０２が出力するパラレルデータ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より外部に出力する検査用のパターン照合回路２０３と、パラレルシリアル変換回路１６の入力切り替えを行うための制御信号、検査用のパターン生成回路２０２の設定を行うための制御信号及び検査用のパターン照合回路２０３の設定を行うための制御信号を入力する制御信号入力端子５とを有し、実施の形態１と同様に、高速信号出力端子１と、低速信号出力端子３と、低周波クロック入力端子４とを有する。
【００６５】
検査用のパターン生成回路２０２は、制御信号入力端子５による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを信号処理回路１８に対して出力する。
【００６６】
信号処理回路１８は、検査用のパターン生成回路２０２からの信号を入力とし、パラレルシリアル変換回路１６に対して出力する。また、信号処理回路１８は、検査時以外は、検査用のパターン生成回路２０２以外の半導体集積回路装置内部の回路の出力もしくは別途設けられる低速信号入力端子からの信号等が入力されるので、その切替等も制御信号入力端子５により行う。
【００６７】
検査用の信号処理回路２０１は、ワード同期回路２８の出力を入力とし、信号処理回路１８の逆処理を行って、検査用のパターン照合回路２０３に対して出力する。
【００６８】
検査用のパターン照合回路２０３は、ワード同期回路２８の出力を入力とし、入力されたデータ列が検査用のパターン生成回路２０２の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子３より半導体集積回路装置の外部に出力する。
【００６９】
制御信号入力端子５は、パターン生成回路２０２の設定等、信号処理回路１８の入力切替等の他、パターン照合回路２０３の設定等を行うために使用する。
【００７０】
低周波クロック入力端子４は、パターン照合回路２０３の出力タイミングを決定するため等に使用するが、低周波クロック入力端子４から入力される低周波クロック信号と発振回路１２が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用のシリアルパラレル変換回路２１に内蔵させる構成と、ワード同期回路２８に内蔵させる構成と、検査用の信号処理回路２０１に内蔵させる構成と、検査用のパターン照合回路２０３に内蔵させる構成と、発振回路１２に内蔵させる構成の５通りの構成等がある。
【００７１】
発振回路１２を、低周波クロック入力端子４から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００７２】
発振回路１２が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用のシリアルパラレル変換回路２１にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用のシリアルパラレル変換回路２１ではなく、ワード同期回路２８、検査用の信号処理回路２０１、もしくは、検査用のパターン照合回路２０３にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００７３】
また、周波数比の調整手段を発振回路１２に内蔵し、位相補償用のＦＩＦＯ等を検査用のシリアルパラレル変換回路２１に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００７４】
本実施の形態の半導体集積回路装置は、実施の形態４の半導体集積回路装置の低速信号入力端子２の代わりに検査用のパターン生成回路２０２より信号処理回路１８にデータ列を入力し、検査用のパターン照合回路２０３により検査用の信号処理回路２０１の出力が検査用のパターン生成回路２０２の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１６と信号処理回路１８の検査を可能としている。
【００７５】
また、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子４より入力する低周波クロック信号の周波数をパラレルシリアル変換回路１６に入力されるパラレルデータ列の各データのデータレートより低い周波数とすることが可能となる。
【００７６】
（実施の形態６）
図６は、実施の形態６である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、入力信号であるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路１９と、前記Ｎ個のシリアルデータを外部に出力するＮ個の高速信号出力端子１と、前記Ｎ個のシリアルデータを入力とし前記シリアルデータを選択して出力する信号選択回路２０５と、信号選択回路２０５の出力をパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路２０４と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記入力信号であるパラレルデータ列を再生して出力するワード同期回路２２と、Ｎ個のパラレルシリアル変換回路１９及び検査用のシリアルパラレル変換回路２０４に高周波クロック信号を供給する発振回路１２と、信号選択回路２０５の設定を行うための制御信号を入力する制御信号入力端子５と、パラレルデータ列で構成される低速信号を入力する低速信号入力端子２と、低速信号を外部に出力する低速信号出力端子３と、低周波クロック信号を入力する低周波クロック入力端子４とを有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵している。
【００７７】
パラレルシリアル変換回路１９は低速信号入力端子２から入力されるパラレルデータ列をシリアルデータに変換して信号選択回路２０５に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。
【００７８】
信号選択回路２０５は、Ｎ個のパラレルシリアル変換回路１９の出力を入力とし、制御信号入力端子５からの入力による設定により、そのうちの１つを選択して検査用のシリアルパラレル変換回路２０４に対して出力する。
【００７９】
検査用のシリアルパラレル変換回路２０４は、信号選択回路２０５から入力されるシリアルデータをパラレルデータ列に変換してワード同期回路２２に対して出力する。
【００８０】
本実施の形態の半導体集積回路装置は、信号選択回路２０５によりＮ個のパラレルシリアル変換回路１９の出力のうちの１つを選択して検査用のシリアルパラレル変換回路２０４に対して出力し、信号選択回路２０５の出力を検査用のシリアルパラレル変調回路２０４により低速並列信号に変換するとともに、ワード同期回路２２により検査用のシリアルパラレル変換回路２０４のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２よりパラレルシリアル変換回路１９に入力されたデータ列を再生して低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１９の検査を可能としている。
【００８１】
（実施の形態７）
図７は、実施の形態７である半導体集積回路装置を示す図である。この半導体集積回路装置は、Ｎ（Ｎは２以上の整数）個のパラレルシリアル変換回路１０１と、信号選択回路２０５と、検査用のシリアルパラレル変換回路２０４と、ワード同期回路２３と、発振回路１２とを構成要素とする、実施の形態６における回路構成と同様の回路構成に加えて、検査用のパターン生成回路２０６と検査用のパターン照合回路２５と、パラレルシリアル変換回路１０１の入力切り替えを行うための制御信号、検査用のパターン生成回路２０６の設定を行うための制御信号、検査用のパターン照合回路２５の設定を行うための制御信号及び信号選択回路２０５の設定を行うための制御信号を入力する制御信号入力端子５とを有し、実施の形態６と同様に、Ｎ個の高速信号出力端子１と、低速信号出力端子３と、低周波クロック入力端子４とを有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵している。なお、制御信号入力端子５は、実施の形態６における制御信号入力端子５に上記の信号入力の役割を兼ねさせたものであればよい。
【００８２】
検査用のパターン生成回路２０６は、制御信号入力端子５による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをパラレルシリアル変換回路１０１に対して出力する。
【００８３】
パラレルシリアル変換回路１０１は、検査用のパターン生成回路２０６から入力されるパラレルデータ列をシリアルデータに変換して信号選択回路２０５に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。また、パラレルシリアル変換回路１０１は、検査時以外は、検査用のパターン生成回路２０６以外の半導体集積回路装置内部の回路の出力もしくは別途設けられる低速信号入力端子からの信号等が入力されるので、その切替等も制御信号入力端子５により行う。
【００８４】
制御信号入力端子５は、パターン生成回路２０６の設定等、パラレルシリアル変換回路１０１の入力切替等の他、パターン照合回路２５の設定等、信号選択回路の設定等を行うために使用する。
【００８５】
本実施の形態の半導体集積回路装置は、実施の形態６の半導体集積回路装置の低速信号入力端子２の代わりに検査用のパターン生成回路２０６よりパラレルシリアル変換回路１０１にデータ列を入力し、信号選択回路２０５によりＮ個のパラレルシリアル変換回路１０１の出力のうちの１つを選択して検査用のシリアルパラレル変換回路２０４に対して出力し、信号選択回路２０５の出力を検査用のシリアルパラレル変換回路２０４により低速並列信号に変換するとともに、ワード同期回路２３により検査用のシリアルパラレル変換回路２０４のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路１０１に入力されたデータ列を再生して検査用のパターン照合回路２５に対して出力し、検査用のパターン照合回路２５によりワード同期回路２３の出力が検査用のパターン生成回路２０６の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１０１の検査を可能としている。
【００８６】
また、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子４より入力する低周波クロック信号の周波数をパラレルシリアル変換回路１０１に入力されるパラレルデータ列の各データのデータレートより低い周波数とすることが可能となる。
【００８７】
（実施の形態８）
図８は、実施の形態８である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、低速信号入力端子から入力されるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路１４と、前記Ｎ個のシリアルデータに高速信号処理を施しＮ個の高速信号処理後のシリアルデータとして出力するＮ個の高速信号処理回路１０２と、前記Ｎ個の高速信号処理後のシリアルデータを外部に出力するＮ個の高速信号出力端子１と、前記Ｎ個の高速信号処理後のシリアルデータを入力とし前記高速信号処理後のシリアルデータを選択して出力する信号選択回路２０８と、信号選択回路２０８の出力に前記高速信号処理とは逆の高速信号処理を施し検査用のシリアルデータとして出力する検査用の高速信号処理回路２０９と、前記検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路２６と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたパラレルデータ列を再生して出力するワード同期回路２２と、ワード同期回路２２の出力を低速信号として外部に出力する低速信号出力端子３と、Ｎ個のパラレルシリアル変換回路１４及び検査用のシリアルパラレル変換回路２６に高周波クロック信号を供給する発振回路１２と、信号選択回路２０８の設定を行うための制御信号を入力する制御信号入力端子５と、低周波クロック信号を入力する低周波クロック入力端子４とを有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵している。
【００８８】
高速信号処理回路１０２は、パラレルシリアル変換回路１４の出力を入力とし、信号選択回路２０８に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。
【００８９】
信号選択回路２０８は、Ｎ個の高速信号処理回路１０２の出力を入力とし、制御信号入力端子５からの入力による設定により、そのうちの１つを選択して検査用の高速信号処理回路２０９に対して出力する。
【００９０】
検査用の高速信号処理回路２０９は、信号選択回路２０８の出力を入力とし、高速信号処理回路１０２の逆処理を行って、検査用のシリアルパラレル変換回路２６に対して出力する。
【００９１】
本実施の形態の半導体集積回路装置は、信号選択回路２０８によりＮ個の高速信号処理回路１０２の出力のうちの１つを選択して検査用の高速信号処理回路２０９に対して出力し、検査用の高速信号処理回路２０９により信号選択回路２０８の出力に対して高速信号処理回路１０２の逆処理を行って検査用のシリアルパラレル変換回路２６に対して出力し、検査用のシリアルパラレル変換回路２６により検査用の高速信号処理回路２０９から入力されたシリアルデータを低速並列信号に変換するとともに、ワード同期回路２２により検査用のシリアルパラレル変換回路２６のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２よりパラレルシリアル変換回路１４に入力されたデータ列を再生して低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１４と高速信号処理回路１０２の検査を可能としている。
【００９２】
なお、検査用の高速信号処理回路２０９を削除して信号選択回路２０８の出力を直接検査用のシリアルパラレル変換回路２６に直結し、高速信号処理回路１０２の出力のワード同期が可能となる信号を低速信号入力端子２から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１４と高速信号処理回路１０２の検査が可能となる。
【００９３】
（実施の形態９）
図９は、実施の形態９である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、低速信号入力端子２から入力されるパラレルデータ列をＮ（ここに、Ｎは２以上の整数とする）個のシリアルデータに変換して出力するＮ個のパラレルシリアル変換回路１０３と、前記Ｎ個のシリアルデータに高速信号処理を施しＭ（ここに、Ｍは１以上の整数とする）個の高速信号処理後のデータとして出力する高速信号処理回路１０４と、前記Ｍ個の高速信号処理後のシリアルデータを外部に出力する高速信号出力端子１と、前記Ｍ個の高速信号処理後のデータに前記高速信号処理とは逆の高速信号処理を施しＮ個の検査用のシリアルデータとして出力する検査用の高速信号処理回路２１１と、前記Ｎ個の検査用のシリアルデータを入力とし前記検査用のシリアルデータを選択して出力する信号選択回路２１０と、信号選択回路２１０によって選択された検査用のシリアルデータをパラレルデータ列に変換して検査用のパラレルデータ列として出力する検査用のシリアルパラレル変換回路２０４と、前記検査用のパラレルデータ列を必要に応じて自動的に並び替えて低速信号入力端子２から入力されたパラレルデータ列を再生して出力するワード同期回路２２と、ワード同期回路２２の出力を低速信号として出力する低速信号出力端子３と、Ｎ個のパラレルシリアル変換回路１０３及び検査用のシリアルパラレル変換回路２０４に高周波クロック信号を供給する発振回路１２と、信号選択回路２１０の設定を行うための制御信号を入力する制御信号入力端子５と、低周波クロック信号を入力する低周波クロック入力端子とを有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵している。
【００９４】
パラレルシリアル変換回路１０３は、低速信号入力端子２から入力されるパラレルデータ列をシリアルデータに変換して高速信号処理回路１０４に対して出力する。
【００９５】
高速信号処理回路１０４は、Ｎ個のパラレルシリアル変換回路１０３の出力を入力とし、検査用の高速信号処理回路２１１に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。
【００９６】
検査用の高速信号処理回路２１１は、高速信号処理回路１０４の出力を入力とし、高速信号処理回路１０４の逆処理を行って、信号選択回路２１０に対して出力する。
【００９７】
信号選択回路２１０は、検査用の高速信号処理回路２１１のＮ個の出力を入力とし、制御信号入力端子５からの入力による設定により、そのうちの１つを選択して検査用の検査用のシリアルパラレル変換回路２０４に対して出力する。
【００９８】
本実施の形態の半導体集積回路装置は、検査用の高速信号処理回路２１１により高速信号処理回路１０４の出力に対して高速信号処理回路１０４の逆処理を行って信号選択回路２１０に対して出力し、信号選択回路２１０により検査用の高速信号処理回路２１１のＮ個の出力のうちの１つを選択して検査用のシリアルパラレル変換回路２０４に対して出力し、検査用のシリアルパラレル変換回路２０４により信号選択回路２１０から入力されたシリアルデータを低速並列信号に変換するとともに、ワード同期回路２２により検査用のシリアルパラレル変換回路２０４のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子２よりパラレルシリアル変換回路１０３に入力されたデータ列を再生して低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１０３と高速信号処理回路１０４の検査を可能としている。
【００９９】
なお、高速信号処理回路１０４の仕様によっては、検査用の高速信号処理回路２１１を削除して高速信号処理回路１０４の出力を信号選択回路２１０に直結した場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１０３と高速信号処理回路１０４の検査が可能となる場合がある。
【０１００】
（実施の形態１０）
図１０は、実施の形態１０である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、Ｎ（Ｎは２以上の整数）個のパラレルシリアル変換回路１０５と、信号選択回路２０５と、検査用のシリアルパラレル変換回路２０４と、ワード同期回路２８と、発振回路１２とを構成要素とする、実施の形態６における回路構成と同様の回路構成に加えて、低速信号入力端子２から入力される入力パラレルデータ列に信号処理を施しＮ個の入力信号としてＮ個のパラレルシリアル変換回路に１０５供給するＮ個の信号処理回路１７と、ワード同期回路２８の出力に前記信号処理とは逆の処理を施しパラレルデータ列として出力する検査用の信号処理回路２９とを有し、実施の形態６と同様に、Ｎ個の高速信号出力端子１と、低速信号入力端子２と、低速信号出力端子３と、低周波クロック入力端子４と、信号選択回路２０５の設定を行うための制御信号を入力する制御信号入力端子５とを有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵している。
【０１０１】
パラレルシリアル変換回路１０５は信号処理回路１７から入力されるパラレルデータ列をシリアルデータに変換して信号選択回路２０５に対して出力するとともに高速信号出力端子１より半導体集積回路装置の外部に出力する。
【０１０２】
本実施の形態の半導体集積回路装置は、信号選択回路２０５によりＮ個のパラレルシリアル変換回路１０５の出力のうちの１つを選択して検査用のシリアルパラレル変換回路２０４に対して出力し、信号選択回路２０５の出力を検査用のシリアルパラレル変換回路２０４により低速並列信号に変換するとともに、ワード同期回路２８により検査用のシリアルパラレル変換回路２０４のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路１０５に入力されたデータ列を再生し、検査用の信号処理回路２９により信号処理回路１７の逆処理を行って低速信号出力端子３より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１０５と信号処理回路１７の検査を可能としている。
【０１０３】
なお、検査用の信号処理回路２９を削除してワード同期回路２８の出力を直接低速信号出力端子３から出力することによっても、一般的な半導体集積回路検査装置による信号処理回路１７とパラレルシリアル変換回路１０５の検査が可能となる。
【０１０４】
（実施の形態１１）
図１１は、実施の形態１１である半導体集積回路装置を示す図である。この半導体集積回路装置は、Ｎ（Ｎは２以上の整数）個のパラレルシリアル変換回路１０５と、信号選択回路２０５と、検査用のシリアルパラレル変換回路２０４と、ワード同期回路２８と、発振回路１２とを構成要素とする、実施の形態６における回路構成と同様の回路構成に加えて、必要に応じて特定の時系列パターンを有するパラレルデータ列を生成し出力する検査用のパターン生成回路２１２と、検査用のパターン生成回路２１２が出力するパラレルデータ列に信号処理を施し入力信号としてＮ個のパラレルシリアル変換回路１０５に供給する信号処理回路１８と、ワード同期回路２８の出力に前記信号処理とは逆の処理を施して出力する検査用の信号処理回路２０１と、検査用の信号処理回路２０１が出力するパラレルデータ列が検査用のパターン生成回路２１２が出力するパラレルデータ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より外部に出力する検査用のパターン照合回路２０３と、パラレルシリアル変換回路１０５の入力切り替えを行うための制御信号、検査用のパターン生成回路２１２の設定を行うための制御信号、検査用のパターン照合回路２０３の設定を行うための制御信号及び信号選択回路２０５の設定を行うための制御信号を入力する制御信号入力端子５とを有し、実施の形態１と同様に、高速信号出力端子１と、低速信号出力端子３と、低周波クロック入力端子４とを有し、実施の形態５と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵している。なお、制御信号入力端子５は、実施の形態６における制御信号入力端子５に上記の信号入力の役割を兼ねさせたものであればよい。
【０１０５】
検査用のパターン生成回路２１２は、制御信号入力端子５による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを信号処理回路１８に対して出力する。
【０１０６】
本実施の形態の半導体集積回路装置は、実施の形態１０の半導体集積回路装置の低速信号入力端子２の代わりに検査用のパターン生成回路２１２より信号処理回路１８にデータ列を入力し、検査用のパターン照合回路２０３により検査用の信号処理回路２０１の出力が検査用のパターン生成回路２１２の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子３より外部に出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路１０５と信号処理回路１８の検査を可能としている。
【０１０７】
また、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子４より入力する低周波クロック信号の周波数をパラレルシリアル変換回路１０５に入力されるパラレルデータ列の各データのデータレートより低い周波数とすることが可能となる。
【０１０８】
なお、上記の実施の形態において、発振回路１２から供給される高周波クロック信号と低周波クロック入力端子４から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路１２に持たせることができる。
【０１０９】
【発明の効果】
本発明の実施により、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路等の高速動作回路の検査が可能な半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態２の半導体集積回路装置の構成を示す図である。
【図３】本発明の実施の形態３の半導体集積回路装置の構成を示す図である。
【図４】本発明の実施の形態４の半導体集積回路装置の構成を示す図である。
【図５】本発明の実施の形態５の半導体集積回路装置の構成を示す図である。
【図６】本発明の実施の形態６の半導体集積回路装置の構成を示す図である。
【図７】本発明の実施の形態７の半導体集積回路装置の構成を示す図ある。
【図８】本発明の実施の形態８の半導体集積回路装置の構成を示す図である。
【図９】本発明の実施の形態９の半導体集積回路装置の構成を示す図である。
【図１０】本発明の実施の形態１０の半導体集積回路装置の構成を示す図である。
【図１１】本発明の実施の形態１１の半導体集積回路装置の構成を示す図である。
【図１２】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１３】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【符号の説明】
１…高速信号出力端子、２…低速信号入力端子、３…低速信号出力端子、４…低周波クロック入力端子、５…制御信号入力端子、１１…パラレルシリアル変換回路、１２…発振回路、１３、１４…パラレルシリアル変換回路、１５…高速信号処理回路、１６…パラレルシリアル変換回路、１７、１８…信号処理回路、１９…パラレルシリアル変換回路、２１…検査用のシリアルパラレル変換回路、２２、２３…ワード同期回路、２４…検査用のパターン生成回路、２５…検査用のパターン照合回路、２６…検査用のシリアルパラレル変換回路、２７…検査用の高速信号処理回路、２８…ワード同期回路、２９…検査用の信号処理回路、１０１…パラレルシリアル変換回路、１０２…高速信号処理回路、１０３…パラレルシリアル変換回路、１０４…高速信号処理回路、１０５…パラレルシリアル変換回路、２０１…検査用の信号処理回路、２０２…検査用のパターン生成回路、２０３…検査用のパターン照合回路、２０４…検査用のシリアルパラレル変換回路、２０５…信号選択回路、２０６…検査用のパターン生成回路、２０８…信号選択回路、２０９…検査用の高速信号処理回路、２１０…信号選択回路、２１１…検査用の高速信号処理回路、２１２…検査用のパターン生成回路、３０１…入力電気信号、３０２…電気−光変換手段、３０３…出力光信号、３０４…入力光信号、３０５…光電変換手段、３０６…電気信号、３０７…信号再生回路、３０８…出力電気信号、３０９…パラレルシリアル変換回路、３１０…シリアルパラレル変換回路、３１１…シリアル電気信号。
【図１】
2004286443.tif 000003
【図２】
2004286443.tif 000004
【図３】
2004286443.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004286443.tif 000009
【図８】
2004286443.tif 000010
【図９】
2004286443.tif 000011
【図１０】
2004286443.tif 000012
【図１１】
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【図１２】
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【図１３】
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