(57)【要約】【課題】ス煩雑な制御を必要とせず、システム負荷を軽減することができ、ステータスストアレジスタの更新を効率的に行うことができるシリアルＥＥＰＲＯＭインターフェイスを提供する。【解決手段】前記ホストＣＰＵからアクセス可能なステータスストアレジスタ１４０９と、コマンド発行間隔設定レジスタ１４１０と、コマンド発行間隔設定レジスタ１４１０と、任意クロックをカウントするタイマ１４１１と、前記タイマのタイマ値とコマンド発行間隔設定レジスタ値が等しくなったときに、ステータスリードコマンドを自動発行しシリアルＥＥＰＲＯＭのアクセス開始時にスタートし、前記ステータスストアレジスタのビジービットがネゲートされたときにタイマのカウントを停止する。【選択図】　　　　図１
2004110407.tif 000002
【特許請求の範囲】
【請求項１】
ホストＣＰＵからの命令により、シリアルＥＥＰＲＯＭアクセスを行う機能を持つシリアルＥＥＰＲＯＭインターフェイスであって、
前記ホストＣＰＵからアクセス可能なステータスストアレジスタと、
前記ホストＣＰＵからアクセス可能なコマンド発行間隔設定レジスタと、
任意クロックをカウントするタイマと、
前記タイマのタイマ値とコマンド発行間隔設定レジスタ値が等しくなったときに、ステータスリードコマンドを自動発行するステータスリードコマンド自動発行手段と、
前記シリアルＥＥＰＲＯＭのアクセス開始時にスタートし、前記ステータスストアレジスタのビジービットがネゲートされたときに前記タイマのカウントを停止するタイマ停止手段と、
を持つことを特徴とするシリアルＥＥＰＲＯＭインターフェイス。
【請求項２】
前記シリアルＥＥＰＲＯＭのメモリライト開始時に、前記タイマのカウントを開始するタイマ開始手段を持つことを特徴とする請求項１に記載のシリアルＥＥＰＲＯＭインターフェイス。
【請求項３】
前記シリアルＥＥＰＲＯＭのステータスレジスタライト開始時に、前記タイマのカウントを開始するタイマ開始手段を持つことを特徴とする請求項１に記載のシリアルＥＥＰＲＯＭインターフェイス。
【請求項４】
さらに、前記ステータスストアレジスタのビジービットがアサートされている間に、シリアルＥＥＰＲＯＭのアクセスが発生したときに、割込みを発生する割込み発生手段を備えたことを特徴とする請求項１から３の何れかに記載のシリアルＥＥＰＲＯＭインターフェイス。
【請求項５】
前記シリアルＥＥＰＲＯＭのアクセスが、シリアルＥＥＰＲＯＭのメモリライトであることを特徴とする請求項４に記載のシリアルＥＥＰＲＯＭインターフェイス。
【請求項６】
前記シリアルＥＥＰＲＯＭのアクセスが、シリアルＥＥＰＲＯＭのステータスレジスタライトであることを特徴とする請求項４に記載のシリアルＥＥＰＲＯＭインターフェイス。
【請求項７】
前記シリアルＥＥＰＲＯＭのアクセスが、シリアルＥＥＰＲＯＭのメモリリードであることを特徴とする請求項４に記載のシリアルＥＥＰＲＯＭインターフェイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
マイクロプロセッサシステム内のシリアルＥＥＰＲＯＭの書込み技術に関し、シリアルＥＥＰＲＯＭを有するマイクロプロセッサシステムに関する。
【０００２】
【従来の技術】
特許文献１に記載の技術では、フラッシュメモリの書込み速度に対する制御技術は数多く存在するが、本発明のようにシリアルＥＥＰＲＯＭに関するものはない。
【０００３】
【特許文献１】
特開平０８−１３７７３６号公報
【０００４】
電気的にデータのリードライト可能な不揮発性メモリであるＥＥＰＲＯＭをメモリ空間内に持つマイクロプロセッサシステムにおいては、特にＳＰＩ（Ｓｉｒｉａｌ　Ｐｅｒｉｐｈｅｒａｉ　Ｉｎｔｅｒｆａｃｅ）の方式のシリアルインターフェイス有するＥＥＰＲＯＭのメモリおよびステータスレジスタのライトアクセスは、通常のメモリアクセスとは異なり上記ライトサイクルが完了するのに数ｍｓ〜数十ｍｓの時間を必要とする。
【０００５】
システムプログラムは、上記ライトサイクルが完了したことを知るためにＥＥＰＲＯＭのステータスレジスタをポーリングする必要がある。上記ステータスレジスタをポーリングには、改めてステータスレジスタリードコマンドを発行する必要があり煩雑な制御を必要とする。
【０００６】
本発明は、ホストＣＰＵからの命令により、シリアルＥＥＰＲＯＭアクセスを行う機能を持つシリアルＥＥＰＲＯＭインターフェイスにおいて、ステータスリードコマンドを定期的に自動発行することで、煩雑な制御を必要とせず、システム負荷を軽減することができ、ステータスストアレジスタの更新を効率的に行うことができるシリアルＥＥＰＲＯＭインターフェイスを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のシリアルＥＥＰＲＯＭインターフェイスは、ホストＣＰＵからの命令により、シリアルＥＥＰＲＯＭのアクセスを行う機能を持つものであって、前記ホストＣＰＵからアクセス可能なステータスストアレジスタと、前記ホストＣＰＵからアクセス可能なコマンド発行間隔設定レジスタと、任意クロックをカウントするタイマと、前記タイマのタイマ値とコマンド発行間隔設定レジスタ値が等しくなったときに、ステータスリードコマンドを自動発行するステータスリードコマンド自動発行手段と、前記シリアルＥＥＰＲＯＭのアクセス開始時にスタートし、前記ステータスストアレジスタのビジービットがネゲートされたときに前記タイマのカウントを停止するタイマ停止手段とを持つことを特徴とする。上記構成により、ステータスリードコマンドを定期的に自動発行するので、煩雑な制御を必要とせず、システム負荷を軽減することができるし、また、ステータスリードコマンドの自動発行の開始と、終了を自動に行うためステータスストアレジスタの更新を効率的に行うことができるようになる。
【０００８】
本発明のシリアルＥＥＰＲＯＭインターフェイスは、前記シリアルＥＥＰＲＯＭのメモリライト開始時に、前記タイマのカウントを開始するタイマ開始手段を持つことができる。この場合には、シリアルＥＥＰＲＯＭのメモリライト完了時間がデバイスごとに異なっていても、デバイスに応じライトサイクルの完了を高速に知ることかでき、システム負荷を軽減することができる。また、前記シリアルＥＥＰＲＯＭのステータスレジスタライト開始時に、前記タイマのカウントを開始するタイマ開始手段を持つことができる。これにより、シリアルＥＥＰＲＯＭのステータスレジスタライト完了時間がデバイスごとに異なっていても、デバイスに応じライトサイクルの完了を高速に知ることかできシステム負荷を軽減することができるようになる。
【０００９】
以上に述べたシリアルＥＥＰＲＯＭインターフェイスでは、ビジービットがアサートされている間に、システムプログラムが誤ってシリアルＥＥＰＲＯＭにアクセスした場合、そのアクセスは無効になるが、無効アクセスが発生したことをシステムプログラムが認識できないことがある。
【００１０】
このような状況を想定し、本発明のシリアルＥＥＰＲＯＭインターフェイスでは、上記した構成要素に加え、さらに、前記ステータスストアレジスタのビジービットがアサートされている間に、シリアルＥＥＰＲＯＭのアクセスが発生したときに、割込みを発生する割込み発生手段を備えることができる。これにより、システムプログラムは、無効アクセスの発生を割込みにより認識することができるようになる。
【００１１】
また、割込み発生手段を設けた本発明のシリアルＥＥＰＲＯＭインターフェイスでは、シリアルＥＥＰＲＯＭインターフェイスのアクセスを、シリアルＥＥＰＲＯＭのメモリライトとすることができる。この場合には、システムプログラムは、シリアルＥＥＰＲＯＭのメモリライト時に無効アクセスが発生したことを、割込みにより知ることができる。
【００１２】
さらに、割込み発生手段を設けた本発明のシリアルＥＥＰＲＯＭインターフェイスでは、前記シリアルＥＥＰＲＯＭのアクセスが、シリアルＥＥＰＲＯＭのステータスレジスタライトとすることができる。この場合には、システムプログラムは、シリアルＥＥＰＲＯＭのステータスレジスタライト時に無効アクセスが発生したことを、割込みにより知ることができる。
【００１３】
さらにまた、割込み発生手段を設けた本発明のシリアルＥＥＰＲＯＭインターフェイスでは、シリアルＥＥＰＲＯＭのアクセスが、シリアルＥＥＰＲＯＭのメモリリードとすることができる。この場合には、システムプログラムは、シリアルＥＥＰＲＯＭのメモリリード時に無効アクセスが発生したことを、割込みにより知ることができる。
【００１４】
【発明の実施の形態】
本発明のシリアルＥＥＰＲＯＭインターフェイスが適用されるシステムを図１により説明する。図１において、ＣＰＵを含む制御部１１はメモリ１２に記憶されているシステムプログラムに従い装置全体を制御する。メモリＡ（１２）は、ランダムアクセスメモリであり、装置全体を制御するシステムプログラムが記憶されている。メモリＢ（１３）は、ランダムアクセスメモリでプログラムのワークエリア等に使用される。シリアルＥＥＰＲＯＭインターフェイス１４は、シリアルＥＥＰＲＯＭ１５との間でデータ転送を行う。シリアルＥＥＰＲＯＭ１５は電気的にリードライト可能な不揮発性メモリで、バックアップが必要なデータを格納する。システムバス１６を通して各部のデータ転送が行われる。
【００１５】
一般に、ＥＥＰＲＯＭインターフェイスには、Ｉ２Ｃ（ＩＩＣ：Ｉｎｔｅｒ　ＩＣ　Ｂｕｓ）、Ｍｉｃｒｏｗｉｒｅ　Ｂｕｓ、ＳＰＩ（Ｓｉｒｉａｌ　Ｐｅｒｉｐｈｅｒａｉ　Ｉｎｔｅｒｆａｃｅ）の方式が知られており、インターフェイスの用途は、シリアルＥＥＰＲＯＭに止まらず広く活用される。本発明のインターフェイスは、ＳＰＩ（Ｓｉｒｉａｌ　Ｐｅｒｉｐｈｅｒａｉ　Ｉｎｔｅｒｆａｃｅ）方式のシリアルＥＥＰＲＯＭ１５に適用される。
【００１６】
ＳＰＩ方式のシリアルＥＥＰＲＯＭ１５のメモリデータのリードライトは、インストラクション、アドレスを順次送信し、続いてデータを送受信する。
ＥＥＰＲＯＭインターフェイス１４は、上記したメモリデータのリードライトとは別に、シリアルＥＥＰＲＯＭ１５のステータスレジスタをリードライトすることが可能であり、この場合は、インストラクションを送信し、続いてデータを送受信する。
また、ＥＥＰＲＯＭ１５は、メモリおよびステータスレジスタのライトコマンドを発行した後、実際にライトサイクルが完了するまでに、数ｍｓから数十ｍｓのライトタイムを必要とする。
【００１７】
ＥＥＰＲＯＭ１５はデータライトおよび、ステータスレジスタライトが完了したことをシステムに通知する（具体的には、制御部１１に通知する）手段として、ステータスレジスタにビジービットを有する。シリアルＥＥＰＲＯＭインターフェイス１４の回路構成例を図２に示す。図２のシリアルＥＥＰＲＯＭインターフェイス１４は、第１〜第３実施形態の実施に使用される。
【００１８】
図２において、シリアルＥＥＰＲＯＭインターフェイス１４は、ホストインターフェイス１４０１と、インストラクション生成部１４０２と、送信アドレス生成部１４０３と、送信データ生成部１４０４と、受信データバッファ部１４０５と、クロック生成部１４０６と、送信データ制御部１４０７と、受信データ制御部１４０８と、ステータスストアレジスタ１４０９と、コマンド発行間隔設定レジスタ１４１０と、タイマ部１４１１とからなる。
【００１９】
ホストインターフェイス１４０１は、制御部１１からのメモリライト要求がある場合、アドレスを送信アドレス生成部１４０３に渡し、データを送信データ生成部１４０４に渡す。制御部１１からのメモリリード要求がある場合、アドレスを送信アドレス生成部１４０３にセットし、受信データバッファ部１４０５のデータを制御部１１に渡す。制御部１１からのステータスレジスタライト要求がある場合、データを送信データ生成部１４０４に渡す。制御部１１からのステータスレジスタリード要求がある場合、受信データバッファ部１４０５のデータを制御部１１に渡す。制御部１１からのコマンド発行間隔設定レジスタのライト要求に応じ、データをコマンド発行間隔設定レジスタ１４１０に渡す。
【００２０】
インストラクション生成部１４０２は、制御部１１からのメモリリードライト要求およびステータスレジスタリードライト要求に応じ、インストラクションコードを生成し、シリアルデータ転送を開始する。また、タイマ部１４１１のカウンタがカウントアップすると、ステータスレジスタリードのインストラクションコードを自動生成し、シリアルデータ転送を開始する。
【００２１】
第１実施形態では、シリアルデータ転送を開始するとタイマ部１４１１にスタート要求を発行する。
送信アドレス生成部１４０３は、ホストインターフェイス部１４０１からのアドレスを格納する。送信データ生成部１４０４は、ホストインターフェイス部１４０１からのデータを格納する。
【００２２】
受信データバッファ部１４０５は、受信データ制御部１４０８からのデータを格納する。
クロック生成部１４０６は、インストラクション生成部１４０２がシリアルデータ転送を開始すると、チップセレクトをアサートしシリアルデータクロックを送信する。送信データ制御部１４０７は、インストラクション生成部１４０２がシリアルデータ転送を開始すると、インストラクション生成部１４０２からのインストラクション、送信アドレス生成部１４０３からの送信アドレス、ライト要求の場合は、送信データ生成部１４０４からの送信データを順次、パラレル−シリアル変換し送信する。
【００２３】
受信データ制御部１４０８は、受信データをシリアルーパラレル変換し、受信データバッファ部１４０５に渡す。ステータスストアレジスタ１４０９は、ステータスレジスタリード動作完了後、受信データバッファ１４０５のデータを格納する。
【００２４】
第１実施形態では、ステータスストアレジスタのビジービットがネゲートされると、タイマ部１４１１にストップ要求を発行することができる。コマンド発行間隔設定レジスタ１４１０は、ホストインターフェイス部１４０１を介し制御部１１からアクセスされステータスレジスタリードコマンドの発行間隔を保持する。
【００２５】
タイマ部１４１１は、コマンド発行間隔設定レジスタ１４１０の設定値に応じたタイマ値のカウントアップが完了すると、ステータスレジスタリード起動要求を生成する。本実施形態では、インストラクション生成部からのスタート要求でタイマをスタートし、ステータスストアレジスタからのタイマストップ要求でタイマをストップする。
【００２６】
本発明の第２実施形態では、インストラクション生成部１４０２は、特にメモリライトのシリアルデータ転送を開始するとタイマ部１１４１にスタート要求を発行する。その他は、第１実施形態と同じである。
【００２７】
本発明の第３実施形態では、インストラクション生成部１４０２は、特にステータスレジスタライトのシリアルデータ転送を開始するとタイマ部１１４１にスタート要求を発行する。その他は第１実施形態と同じである。
【００２８】
シリアルＥＥＰＲＯＭインターフェイス１４の他の回路構成例を図３に示す。図３のシリアルＥＥＰＲＯＭインターフェイス１４は、第４〜第７実施形態の実施に使用される。図３では、図２の回路に割込み生成部１４１２が追加されている。
本発明の第４実施形態では、インストラクション生成部１４０２は、シリアルデータ転送を開始すると割込み生成部１４１２にアクセス開始を通知する。
【００２９】
第４実施形態では、割込み生成部１４１２は、インストラクション生成部１４０２からのアクセス開始通知がアサートされたときに、ステータスストアレジスタ１４０９のビジービットがアサートされていると制御部１１に対し、割込み要求を発行する。
その他は第１実施形態と同じである。
【００３０】
第５実施形態では、インストラクション生成部１４０２は、特にメモリライトのシリアルデータ転送を開始すると割込み生成部１４１２にアクセス開始を通知する。その他は第４実施形態と同じである。
【００３１】
第６実施形態では、インストラクション生成部１４０２は、特にステータスレジスタライトのシリアルデータ転送を開始すると割込み生成部１４１２にアクセス開始を通知する。その他は第４実施形態と同じである。
【００３２】
第７実施形態では、インストラクション生成部１４０２は、特にメモリリードのシリアルデータ転送を開始すると割込み生成部１４１２にアクセス開始を通知する。その他は第４実施形態と同じである。
【００３３】
【発明の効果】
本発明では、ステータスリードコマンドを定期的に自動発行するため、煩雑な制御を必要とせず、システム負荷を軽減することができる。また、ステータスリードコマンドの自動発行の開始と、終了を自動に行うためステータスストアレジスタの更新を効率的に行うことができる。
【００３４】
シリアルＥＥＰＲＯＭのメモリライト開始時に、タイマのカウントを開始するタイマ開始手段を持たせたときは、シリアルＥＥＰＲＯＭのメモリライト完了時間がデバイスごとに異なっていても、デバイスに応じライトサイクルの完了を高速に知ることかできシステム負荷を軽減することができる。
【００３５】
シリアルＥＥＰＲＯＭのステータスレジスタライト開始時に、タイマのカウントを開始するタイマ開始手段を持たせることで、シリアルＥＥＰＲＯＭのステータスレジスタライト完了時間がデバイスごとに異なっていても、デバイスに応じライトサイクルの完了を高速に知ることかできシステム負荷を軽減することができる。
【００３６】
ステータスストアレジスタのビジービットがアサートされている間に、シリアルＥＥＰＲＯＭのアクセスが発生したときに、割込みを発生する割込み発生手段を設けることで、システムプログラムは、無効アクセスの発生を割込みにより認識することができる。
【００３７】
シリアルＥＥＰＲＯＭのアクセスが、シリアルＥＥＰＲＯＭのメモリライトとしたときは、システムプログラムは、シリアルＥＥＰＲＯＭのメモリライト時に無効アクセスが発生したことを、割込みにより知ることができる。
シリアルＥＥＰＲＯＭのアクセスが、シリアルＥＥＰＲＯＭのステータスレジスタライトであるときは、システムプログラムは、シリアルＥＥＰＲＯＭのステータスレジスタライト時に無効アクセスが発生したことを、割込みにより知ることができる。
【００３８】
シリアルＥＥＰＲＯＭのアクセスが、シリアルＥＥＰＲＯＭのメモリリードであるときは、システムプログラムは、シリアルＥＥＰＲＯＭのメモリリード時に無効アクセスが発生したことを、割込みにより知ることができる。
【図面の簡単な説明】
【図１】本発明のシリアルＥＥＰＲＯＭインターフェイスが適用されるシステムにより説明する。
【図２】本発明のシリアルＥＥＰＲＯＭインターフェイスの回路構成例を示す図である。
【図３】本発明のシリアルＥＥＰＲＯＭインターフェイスの他の回路構成例を示す図である。
【符号の説明】
１１　制御部
１２　メモリ
１３　メモリ
１４　シリアルＥＥＰＲＯＭインターフェイス
１５　シリアルＥＥＰＲＯＭ
１６　システムバス
１４　シリアルＥＥＰＲＯＭインターフェイス
１４０１　ホストインターフェイス
１４０２　インストラクション生成部
１４０３　送信アドレス生成部
１４０４　送信データ生成部
１４０５　受信データバッファ部
１４０６　クロック生成部
１４０７　送信データ制御部
１４０８　受信データ制御部
１４０９　ステータスストアレジスタ
１４１０　コマンド発行間隔設定レジスタ
１４１１　タイマ部
１４１２　割込み生成部
【図１】
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【図２】
2004110407.tif 000004
【図３】
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