(57)【要約】【課題】“１”の連続信号が投入された場合にも変調信号劣化を発生せず、さらに、シンボルレートが高い場合においても基準信号の周波数を低く保ち、位相比較器およびデルタシグマ回路のサンプリング周波数を低く保持できるループ帯域可変の位相同期回路を提供する。【解決手段】位相同期回路において、入力される送信信号列ＴＸ＿ＤＡＴＡを、分周数を設定する整数信号に変換してプログラマブル分周器５の制御端子へ入力する第１の変調手段ＭＤ１と、入力される送信信号列を所定の信号波形に整形して電圧制御発振器４に入力する第２の変調手段ＭＤ２と、切替信号ＣＵＲに応じて位相同期回路のループ帯域を切替える可変電流チャージポンプ１１を設ける。【選択図】図４
2004235842.tif 000002
【特許請求の範囲】
【請求項１】
一方の入力端子に入力される基準信号と他方の入力端子に入力される入力信号との位相差を検出して位相差に応じた出力パルスを生成する位相比較器と、該位相比較器の出力信号に応じた電流を出力するチャージポンプと、該チャージポンプの出力を平滑化するループフィルタと、該ループフィルタの出力電圧に応じて出力信号の周波数が制御される電圧制御発振器と、入力される分周数データにしたがって前記電圧制御発振器の出力信号を分周して前記位相比較器の他方の入力端子に帰還するプログラマブル分周器とから構成される位相同期回路において、
入力される送信信号列を、分周数を設定する整数信号に変換して前記プログラマブル分周器の制御端子へ入力する第１の変調手段と、
入力される送信信号列を所定の信号波形に整形して前記電圧制御発振器に入力する第２の変調手段と、
切替信号に応じてループ帯域を切替えるループ帯域切替え手段とを有することを特徴とする位相同期回路。
【請求項２】
請求項１に記載の位相同期回路において、
前記第１及び第２の変調手段の間の出力遅延差を調整する調整手段を更に有することを特徴とする位相同期回路。
【請求項３】
請求項１または請求項２に記載の位相同期回路において、
前記ループ帯域切替え手段は、位相同期回路を起動する信号が投入された時にループ帯域を広く設定され、キャリア周波数を示す定数値にしたがった周波数に収束を行い、所定時間経過した後ループ帯域を狭くするように、ループ帯域を切替えることを特徴とする位相同期回路。
【請求項４】
請求項１〜３のいずれかに記載の位相同期回路において、
前記ループ帯域切替え手段は、前記切替信号により少なくとも２値の出力電流値を切替える電流可変チャージポンプ回路で構成されることを特徴とする位相同期回路。
【請求項５】
請求項１〜４のいずれかに記載の位相同期回路において、
前記第１の変調手段は、前記送信信号列に定数を乗じる乗算器と、該乗算器の出力に対してデルタシグマ変調を行うをデルタシグマ回路と、該デルタシグマ回路の出力とキャリア周波数を示す定数とを加算する加算回路とから構成されることを特徴とする位相同期回路。
【請求項６】
請求項１〜４のいずれかに記載の位相同期回路において、
前記第１の変調手段は、前記送信信号列を所定の信号波形に変換するディジタルフィルタと、ディジタルフィルタの出力に対してデルタシグマ変調を行うをデルタシグマ回路と、該デルタシグマ回路の出力とキャリア周波数を示す定数とを加算する加算回路とから構成されることを特徴とする位相同期回路。
【請求項７】
請求項５記載の位相同期回路において、
前記デルタシグマ回路は、１次または２次のデルタシグマ回路であることを特徴とする位相同期回路。
【請求項８】
請求項５記載の位相同期回路において、
前記デルタシグマ回路は、複数段縦続して接続されたデルタシグマ回路であることを特徴とする位相同期回路。
【請求項９】
請求項１〜４のいずれかに記載の位相同期回路において、
前記第１の変調手段は、前記送信信号列に定数を乗じる乗算器と、該乗算器の出力に対してデルタ変調を行うをデルタ変調回路と、該デルタ変調回路の出力とキャリア周波数を示す定数とを加算する加算回路とから構成されることを特徴とする位相同期回路。
【請求項１０】
請求項１〜４のいずれかに記載の位相同期回路において、
前記第１の変調手段は、前記送信信号列を所定の信号波形に変換するディジタルフィルタと、該ディジタルフィルタの出力に対してデルタ変調を行うデルタ変調回路と、該デルタ変調回路の出力とキャリア周波数を示す定数とを加算する加算回路とから構成されることを特徴とする位相同期回路。
【請求項１１】
請求項１〜１０のいずれか記載の位相同期回路において、
前記第２の変調手段は、前記送信信号列を所定の信号波形に整形するための、ディジタルフィルタとデジタル／アナログ変換器とからなる波形整形回路で構成されることを特徴とする位相同期回路。
【請求項１２】
請求項１〜１１のいずれか記載の位相同期回路と、
前記位相同期回路の電圧制御発振器出力に接続される増幅回路と、
前記位相同期回路のループ切替えのためのループ切替信号と前記増幅回路の動作状態を制御するオン・オフ信号と前記位相同期回路への基準信号と送信信号系列とを供給する制御回路とから構成され、入力される送信信号系列を増幅して出力することを特徴とするデータ送信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号送信を行う位相同期回路（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  ｃｉｒｃｕｉｔ）に係り、特に切替え信号によりループ帯域を変更できる同期回路に関する。
【０００２】
【従来の技術】
信号送信を行う位相同期回路の第１の従来例を図１に示す。この位相同期回路は、２つの入力信号ＲＥＦ、ＯＳＣの位相差を検出して位相差に応じた出力パルスを生成する位相比較器１（ＰＦＤ：Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ）と、位相比較器１の出力信号に応じた電流を出力するチャージポンプ２（ＣＰ：Ｃｈａｒｇｅ  Ｐｕｍｐ）と、チャージポンプ２の出力信号を平滑化するループフィルタ３（ＬＦ：Ｌｏｏｐ  Ｆｉｌｔｅｒ）と、ループフィルタ３の出力電圧Ｖｃｔｒｌ１が第１の制御端子に供給されて周波数が制御される電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）４と、この電圧制御発振器４の出力信号ｆｏｕｔを分周して位相比較器１に帰還するプログラマブル分周器（ＰＤＶ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｄｉｖｉｄｅｒ）５と、入力される送信パルス列ＴＸ＿ＤＡＴＡを所定の送信波形電圧Ｖｃｔｒｌ２に変換して電圧制御発振器４の第２の制御端子に入力するパルスの波形整形回路（ＰＳＣ：Ｐｕｌｓｅ  Ｓｈａｐｉｎｇ  Ｃｉｒｃｕｉｔ）６と、送信チャネルを表す定数値、すなわちキャリア周波数を示す定数値ＣＳにデルタシグマ変調をかけてプログラマブル分周器５の分周数設定信号を出力するデルタシグマ回路（ΔΣ）７とから構成される（例えば、特許文献１参照）。
【０００３】
第１の従来例の位相同期回路の動作について説明する。位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振器４、プログラマブル分周器５、デルタシグマ回路７により構成される部分は、分数分周方式の位相同期回路を構成する。デルタシグマ回路７は、Ｎ以上、Ｎ＋１以下の定数値ＣＳが入力されると、出力信号の平均値がＣＳと等しくなるようランダムにＮまたはＮ＋１を出力する。これにより、プログラマブル分周器５の平均分周数がＮとＮ＋１の間の分数値、すなわち定数値ＣＳとなるため、分数分周数を有する位相同期回路を実現できる。このような分数分周方式の位相同期回路については、例えば、非特許文献２に記載されている。
【０００４】
次に、波形整形回路６について説明する。波形整形回路６は送信パルス列Ｔｘ＿ＤＡＴＡとして入力されるバイナリパルス列を、所定の送信波形に整形して電圧制御発振器４の第２の制御端子に送信波形電圧Ｖｃｔｒｌ２を供給する。例えば、周波数伝達特性がガウス分布の低域通過フィルタにより帯域制限した周波数偏移変調、すなわちＧＦＳＫ（Ｇａｕｓｓｉａｎ  Ｆｉｌｔｅｒｅｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調を行うためには、波形整形回路６を、ガウスフィルタと、デジタル／アナログ（Ｄ／Ａ）変換器を用いて構成する。
【０００５】
第１の従来例において、送信波形電圧Ｖｃｔｒｌ２から電圧制御発振器４の出力信号ｆｏｕｔまでの伝達関数は、ハイパス特性を有する。すなわち、位相同期回路のループ帯域が広く、シンボル周波数がハイパスフィルタの阻止域または遷移域にある場合、送信波形電圧Ｖｃｔｒｌ２から入力される変調信号は出力信号ｆｏｕｔにおいて劣化する。
【０００６】
位相同期回路のループ帯域は温度やデバイス変動により変動するため、劣化の割合もそれに応じて変化する。この対策としてループ帯域を低く設定し、シンボル周波数をハイパスフィルタの通過域に設定する手法が挙げられる。しかし、この手法では位相同期回路の収束時間が長くなるため、位相同期回路の起動時間を満たすことができない難点がある。このため、第１の従来例では、収束時はループ帯域を広く、送信時は信号ｂａｎｄによりチャージポンプＣＰのチャージポンプ電流とループフィルタＬＦの時定数を切替え、ループ帯域を狭くするループ帯域切替方式をとり、収束時間と送信特性の双方を満たすようにしている。
【０００７】
次に、第２の従来例を図３に示す。この位相同期回路は、位相比較器１と、チャージポンプ２と、ループフィルタ３と、電圧制御発振器４と、プログラマブル分周器５と、送信パルス列ＴＸ＿ＤＡＴＡをＧＭＳＫ信号に変換するガウスフィルタ８と、ガウスフィルタ８の出力と分周数設定信号を加算する加算回路９とに接続されるデルタシグマ回路７と、位相同期回路のループ特性と逆特性を有するディジタルフィルタ（ＤＦ：Ｄｉｇｉｔａｌ  Ｆｉｌｔｅｒ）１０とから構成される（例えば、非特許文献３参照）。
【０００８】
第２の従来例による位相同期回路の動作について説明する。位相同期回路の定常状態において、電圧制御発振器４の中心周波数は分周数を指定する定数ＣＳと基準信号ＲＥＦの周波数ｆｒｅｆの積ＣＳ×ｆｒｅｆである。送信時において送信パルス列Ｔｘ＿ＤＡＴＡはガウスフィルタ（ＧＦ：Ｇａｕｓｓｉａｎ  Ｆｉｌｔｅｒ）８に入力されて波形整形を受けた後、ディジタルフィルタ１０により位相同期回路のループ特性による劣化を補正した信号に変換される。ディジタルフィルタ１０の出力は、キャリア周波数を表す信号ＣＳと加算された後、デルタシグマ回路７に入力される。デルタシグマ回路７の出力は、プログラマブル分周器７に入力され分周数設定値が更新される。
【０００９】
ここで、分かりやすく説明するため、まず、ディジタルフィルタ１０が無く、ガウスフィルタ８の出力とデルタシグマ回路７の出力が接続されている場合を考える。なお、送信パルス列ＴＸ＿ＤＡＴＡの周波数は位相同期回路のループ帯域よりも十分高いものとする（例えば１０倍の周波数）。
【００１０】
デルタシグマ回路７の出力信号は、送信変調信号をディジタル値で表現した信号である。この信号がプログラマブル分周器５に入力されると、プログラマブル分周器５の出力信号の位相が変化する。この位相の変化が、位相比較器１、チャージポンプ２、ループフィルタ３を介して電圧制御発振器４の出力に伝達し、中心周波数がＣＳ×ｆｒｅｆの変調信号を生成する。ここで、デルタシグマ回路７の出力信号が電圧制御発振器４の出力に伝達する際の伝達関数はローパス特性を示す。したがって、電圧制御発振器４からの出力はデルタシグマ回路７から出力された信号に位相同期回路のローパス特性を乗算した信号となる。
【００１１】
このように、ディジタルフィルタ１０が無い場合でも変調信号を出力することは可能であるが、位相同期回路のローパス特性により変調波形が減衰するため、特に位相同期回路のループ帯域に対し、送信パルス列ＴＸ＿ＤＡＴＡの周波数が十分高い場合において動作が困難となる。第２の従来例では、この変調波形の減衰を防止するため、ディジタルフィルタ１０を設けている。ディジタルフィルタ１０は位相同期回路のローパス特性の逆特性を有し、送信信号をプログラマブル分周器５に入力する前に位相同期回路のローパス特性による劣化分を考慮した信号増幅を行う。この操作により、ループ帯域に依存せずシンボルレートの高速化を図ることができる。
【００１２】
【非特許文献１】
ＳｅｏｎｇＨｗａｎ  Ｃｈｏ他、”Ａ  ６．５ＧＨｚ  ＣＭＯＳ  ＦＳＫＭｏｄｕｌａｔｏｒ  ｆｏｒ  Ｗｉｒｅｌｅｓｓ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ１８２−１８５，  ２００２．
【非特許文献２】
Ｒａｚａｖｉ著、「ＲＦ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，  １９９８年、Ｐｒｅｎｔｉｃｅ  Ｈａｌｌ社」、ｐ２７９−２８３
【非特許文献３】
Ｍｉｃｈａｅｌ  Ｈ．  Ｐｅｒｒｏｔｔ他、”Ａ  ２７−ｍＷ  ＣＭＯＳＦｒａｃｔｉｏｎａｌ−Ｎ  Ｓｙｎｔｈｅｓｉｚｅｒ  Ｕｓｉｎｇ  Ｄｉｇｉｔａｌ  Ｃｏｍｐｅｎｓａｔｉｏｎ  ｆｏｒ  ２．５−Ｍｂ／ｓ  ＧＦＳＫ  Ｍｏｄｕｌａｔｉｏｎ，”  ＩＥＥＥ  ＪＳＳＣ  Ｖｏｌ．３２，  Ｎｏ．１２，ｐｐ２０４８−２０６０，  Ｄｅｃ．  ２００２
【００１３】
【発明が解決しようとする課題】
前述した第１の従来例の問題点について図２を用いて説明する。図２において、縦軸に周波数ｆ、横軸に時間ｔをとり、ｆｃはキャリア周波数、Δｆは変調周波数、ｔｓは変調開始時点を表わしている。ディジタル送信信号が“１１１１１１１１”の連続の場合、理想的な変調波形は実線Ａのようにキャリア周波数ｆｃに対しΔｆ離れた変調を受けている波形である。しかし、ループ帯域がパケット長に対して広い場合、１点鎖線Ｂのように変調波形が劣化する。したがって、位相同期回路は、送信シンボルの最大パケット長が送信された場合においても、信号劣化を起こさないように十分低いループ帯域に設定されなくてはならない。
【００１４】
一方、位相同期回路を構成する電圧制御発振器４はループフィルタＬＦのリークなどの外乱により、例えば図２の２点鎖線Ｃのような周波数ドリフトを発生する。このドリフトを位相同期回路により補正するためには、１パケット内で発生する電圧制御発振器４の周波数ドリフトに対して追随できるように、ループ帯域は広く設定されなくてはならない。
【００１５】
第１の従来例では、特に“１１１１１１１１”と、“１”が連続するような偏りのあるディジタル信号が送信される用途において、送信特性とドリフトの補正特性を両立することは困難であり、電圧制御発振器４のドリフトを低減するための別の手段が必要となる。
【００１６】
第２の従来例では、デルタシグマ回路７やディジタルフィルタ１０には、変調波形の波形の精度が必要となるため高いクロックレートが必要となる。したがって、基準信号ＲＥＦの周波数ｆｒｅｆも高く設定する必要があるため、位相比較器１やデルタシグマ回路７、ディジタルフィルタ１０などのディジタル回路を高速で動作させる必要がある。これにより動作限界周波数や電力消費の面で難点がある。
【００１７】
まとめると、第１の従来例では、“１１１１１１１１”などの“１”の連続信号が送信された場合、ＰＬＬの引き込み動作により変調信号が劣化することに問題があり、第２の従来例では、送信信号誤差を小さくするためにシンボルレートに対し十分高いサンプリング周波数で動作する必要があるので、ｆｒｅｆがシンボルレートに対して高い周波数に設定され、位相比較などディジタル回路の動作が困難になることに問題がある。
【００１８】
本発明の目的は、“１１１１１１１１”などの“１”の連続信号が投入された場合にも変調信号劣化を発生せず、さらに、シンボルレートが高い場合においても基準信号の周波数を低く保ち、位相比較器およびデルタシグマ回路のサンプリング周波数を低く保持できるループ帯域可変の位相同期回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の代表的手段の一例を示せば次の通りである。すなわち、本発明に係る位相同期回路は、一方の入力端子に入力される基準信号と他方の入力端子に入力される入力信号の位相差を検出して位相差に応じた出力パルスを生成する位相比較器と、位相比較器の出力信号に応じた電流を出力するチャージポンプと、チャージポンプの出力を平滑化するループフィルタと、ループフィルタの出力電圧に応じて出力信号の周波数が制御される電圧制御発振器と、入力される分周数データにしたがって前記電圧制御発振器の出力信号を分周して前記位相比較器の前記他方の入力端子に帰還するプログラマブル分周器とから構成される位相同期回路において、入力される送信信号列を、分周数を設定する整数信号に変換して前記プログラマブル分周器の制御端子へ入力する第１の変調手段と、入力される送信信号列を所定の信号波形に整形して前記電圧制御発振器に入力する第２の変調手段と、切替信号に応じて位相同期回路のループ帯域を切替えるループ帯域切替え手段とを有することを特徴とするものである。
【００２０】
本発明の上記以外の目的、構成、並びに、それによって得られる作用・効果については、以下の実施の形態で例を挙げての詳細な説明の中で順次明らかにされよう。
【００２１】
【発明の実施の形態】
以下、本発明に係る位相同期回路の好適な実施形態について、添付図面を参照しながら詳細に説明する。
【００２２】
＜実施形態１＞
図４は、本発明に係る位相同期回路の第１の実施形態を示す回路ブロック図である。なお、従来例の図１及び図２に示した構成部分と同じ構成部分には、同じ参照符号を付してある。この位相同期回路は、位相比較器１と、可変電流チャージポンプ１１と、ループフィルタ３と、電圧制御発振器４と、プログラマブル分周器５から構成され、さらに、基準信号ＲＥＦ、送信シンボルＴＸ＿ＤＡＴＡ、可変電流チャージポンプ１１の電流値切替信号ＣＵＲの送出タイミングを制御する制御回路（ＣＴＬ）１６と、送信パルス列ＴＸ＿ＤＡＴＡを所定の整数値パルス列に変換してプログラマブル分周器５の分周数設定端子へ入力する第１の変調手段ＭＤ１と、送信パルス列ＴＸ＿ＤＡＴＡに所定の信号波形に整形して前記電圧制御発振器４に入力する第２の変調手段ＭＤ２とから構成される。
【００２３】
本実施形態では、一例として第１の変調手段ＭＤ１は、送信パルス列に１つの定数ｍを乗じる乗算器１３と、乗算器１３の出力を所定のパルス列に変換するデルタシグマ回路７と、デルタシグマ回路７の出力にキャリア周波数を示す定数を加算する加算回路１４とから構成する回路を示し、第２の変調手段ＭＤ２は、送信パルス列ＴＸ＿ＤＡＴＡを所定の信号形状に変換して電圧制御発振器４に入力する波形整形回路６とから構成する回路を示している。また、第１の変調手段ＭＤ１の出力と、第２の変調手段ＭＤ２の出力との間の出力遅延差を調整する遅延回路（ＤＬＹ）１５を、第１の変調手段ＭＤ１のデルタシグマ回路７と加算回路１４の間に設けている。
【００２４】
ここで、特に波形整形回路６とデルタシグマ回路７の出力位相差を調整する遅延回路１５が設けられている点、電流可変チャージポンプ１１によりループ帯域を切替えることができる点、送信パルス列ＴＸ＿ＤＡＴＡとデルタシグマ回路７の間に、定数を乗算する１つの乗算器１３を備えている点を特徴とする。
【００２５】
このように構成される本発明に係る位相同期回路は、送信パルス列ＴＸ＿ＤＡＴＡが入力されると、電圧制御発振器４の出力から変調信号を出力する。まず、位相同期回路の送信起動手順を、図５を用いて説明する。図５において、縦軸は電圧制御発振器４の発振周波数ｆｏｓｃを示し、横軸は時間ｔを示している。
【００２６】
Ｅ時点において、制御回路１６から基準信号ＲＥＦが投入され位相同期回路が起動されると、制御回路１６は電流値切替信号ＣＵＲにより電流可変チャージポンプ１１の電流値を高くすることによりループ帯域を広く設定し、キャリア周波数を示す定数であるＣＳ信号にしたがった周波数に収束を開始する。図中に示したＷＲ期間は、ループ帯域が広く設定される。
【００２７】
次に、Ｆ時点において、電流値切替信号ＣＵＲの状態を変化させ電流可変チャージポンプ１１の電流を低減してループ帯域を狭く切替える。図中に示したＮＲ期間はループ帯域が狭く設定される。
【００２８】
次に、切替時に生じた位相周波数差の再引込みを行った後、Ｇ時点において送信パルス列ＴＸ＿ＤＡＴＡが投入され、送信が開始される。
【００２９】
本実施形態の位相同期回路の個別構成要素の動作について、以下説明する。
波形整形回路６は、送信信号ＴＸ＿ＤＡＴＡを所定のパルス形状に整形して電圧制御発振器４の周波数を制御する第２の制御端子に入力し、変調を行う。
【００３０】
この構成では、電圧制御発振器４の第１の制御端子がループフィルタ１２の出力端子に接続され、第２の制御端子が波形整形回路６に接続される。このように構成すると、第１の制御端子で中心周波数が決定され、第２の制御端子に入力される変調信号が前記中心周波数に加算されることによって変調が可能となる。この電圧制御発振器４の構成としては、例えば、第１の従来例中に記載されている電圧制御発振器を用いることができる（非特許文献１、ｐ．１８４、図４参照）。また、波形整形回路６は、例えば、ディジタルフィルタとＤ／Ａ変換器により構成すればよい。
【００３１】
送信パルス列ＴＸ＿ＤＡＴＡは、乗算回路１３により定数ｍの乗算を受けたのちデルタシグマ回路７に入力される。デルタシグマ回路７は、入力された信号をデルタシグマ変調したのち、加算回路１４でキャリア周波数を表す定数ＣＳの加算を受ける。加算回路１４の出力は、プログラマブル分周器５に入力され分周数が更新される。これにより生じるプログラマブル分周器５の出力の位相変化が、位相比較器１、可変電流チャージポンプ１１、ループフィルタ１２を介して電圧制御発振器４に伝達されることによって変調が可能となる。
【００３２】
本実施形態で用いるデルタシグマ回路７の構成は特に限定されず、例えば、図６に示す１次デルタシグマ回路が適用できる。ここで、ｘ（ｎ）は入力信号（乗算器１３の出力）、ｙ（ｎ）は出力信号（加算器１４の入力）であり、１７は加算器、１８は入力された値に最も近い整数値を出力する整数化回路（ＩＮＴ：Ｉｎｔｅｇｅｒ）、１９は１遅延回路である。
【００３３】
定数ｍは、基準信号ＲＥＦの周波数ｆｒｅｆ、送信パルス列ＴＸ＿ＤＡＴＡのシンボルレート、キャリア周波数ｆｃ、分周数ｋ、変調周波数ｆｍｏｄを元に決定される。ｆｒｅｆ＝１ＭＨｚ、ｆｃ＝１ＧＨｚ、ｋ＝１０００、ｆｍｏｄ＝１００ｋＨｚとし、シンボルを１Ｍｂｐｓの、“１１１−１−１１１−１−１−１”のような信号系列の場合を例に取り、定数ｍの決定手段について説明する。
【００３４】
位相同期回路の定常状態、すなわち電圧制御発振器４の出力周波数が１ＧＨｚであるとする。このとき、送信シンボルに“−１”が入力されると、波形整形回路６から出力される変調信号により電圧制御発振器４の周波数は１ＧＨｚから９９９．９ＭＨｚに変調される。変調前において位相同期回路が１ＧＨｚに収束しているため、この９９９．９ＭＨｚの信号が位相比較器１に帰還されたとき、位相差を生じるため位相同期回路が引込み動作を開始し変調信号が劣化する。
【００３５】
この引込み動作を発生させないためには、分周数が９９９．９であればよい。したがって、シンボル“−１”が入力された場合、分周数を−０．１分周し、同様にシンボル“１”が入力された場合、分周数を＋０．１分周することにより位相同期回路の引き込みによる信号劣化を防止することができる。しかし、実際にはプログラマブル分周器５の分周数は少数値を取る事ができない。そこで、±０．１信号をデルタシグマ回路７に入力してデルタシグマ変調を行い出力の±１系列を、プログラマブル分周器５に入力する。すなわち、乗算器１３において、入力されてくる送信シンボル“＋１”、“−１”に対し定数ｍをかけてそれぞれ“＋０．１”、“−０．１”に変換してからデルタシグマ回路７へ入力すればよい。従って、この場合はｍ＝１／１０と決定される。ここで、ディジタル信号では小数点以下の桁数に制限があるため、定数ｍを表現できない場合がある。その場合には、１／１０である必要は無く、ディジタル信号で表現できる１／１０に近い数字を選択することで対応できる。
【００３６】
また、例えばｆｒｅｆ＝２ＭＨｚ、送信シンボルを１Ｍｂｐｓのようにシンボルレートに対して基準信号ＲＥＦの周波数が高い場合は、送信シンボル“１”を基準信号ＲＥＦの周波数と同じ周波数の信号“１１”のように、同じシンボルの繰り返しにより表現して乗算器１３に入力することで動作できる。
【００３７】
更に、シンボルレートに対して基準信号ＲＥＦの周波数が低い場合は、第１の変調手段ＭＤ１として図７に示す変調手段ＭＤ１ａを用いればよい。ここで図７において、変調手段ＭＤ１ａは、送信パルス列に１つの定数ｍを乗じる乗算器１３と、乗算器１３の出力を所定のパルス列に変換するデルタシグマ回路７と、デルタシグマ回路７の出力の所定区間における平均値を出力する平均化回路（ＡＶＧ）２０と、平均化回路２０の出力にキャリア周波数を示す定数ＣＳを加算する加算回路１４とから構成する回路である。
【００３８】
例えばｆｒｅｆ＝０．５ＭＨｚ、送信シンボルを１Ｍｂｐｓとし、送信シンボル“１−１１１”に対応するデルタシグマ回路７の出力を“１−１１１”とすると、平均化回路２０は、２つの送信シンボルの平均をとり周波数０．５ＭＨｚで“０１”の信号を出力する。
【００３９】
このように、本実施形態では、基準信号ＲＥＦをシンボルレート以下に設定した場合でも動作できるため、基準信号ＲＥＦの周波数を低くすることができる。
【００４０】
なお、１次デルタシグマ回路の代わりに、図８に示す２次デルタシグマ回路を用いてもよい。図８において、ｘ（ｎ）は入力信号（乗算器１３の出力）、ｙ（ｎ）は出力信号（加算器１４の入力）、１７は加算器、１８は入力された値に最も近い整数値を出力する整数化回路（ＩＮＴ）、１９は１遅延回路、２１は定数２と乗算する乗算器である。２次デルタシグマ回路は、出力ｙ（ｎ）に出現するパタンが１次デルタシグマ回路と比較してランダム性を有するため、より出力スペクトルの特性を改善することができる。
【００４１】
さらに、図９に示す多段接続型デルタシグマ回路や、図１０に示すデルタ変調回路を１次デルタシグマ回路の代わりに用いることもできる。
【００４２】
図９においてｘ（ｎ）は入力信号（加算器１３の出力）、ｙ（ｎ）は出力信号（加算器１４の入力）であり、１７は加算器、１８は入力された値に最も近い整数値を出力する整数化回路、１９は１遅延回路である。また、ＤＳ１は１段目の１次デルタシグマ回路、ＤＳ２は２段目の１次デルタシグマ回路、ＤＳ３は３段目の１次デルタシグマ回路である。多段接続型デルタシグマ回路は、安定な２次以下のデルタシグマ回路を複数個使用して２次以上のデルタシグマ回路を構成するため、安定な動作が得られる。図９に示した多段接続型デルタシグマ回路は、１次デルタシグマ回路や２次デルタシグマ回路よりも出力ｙ（ｎ）に出現するパタンが１次デルタシグマ回路と比較してランダム性を有するため、より出力スペクトルの特性を改善することができる。
【００４３】
図１０においてｘ（ｎ）は入力信号（加算器１３の出力）、ｙ（ｎ）は出力信号（加算器１４の入力）であり、１７は加算器、１８は入力された値に最も近い整数値を出力する整数化回路、１９は１遅延回路である。デルタシグマ回路では出力信号に含まれる雑音が低周波で小さく高周波で大きくなるのに対し、デルタ変調回路の出力ｙ（ｎ）に出現する信号は全帯域で平坦な周波数特性を得ることができる。
【００４４】
また、第１の変調手段ＭＤ１は、定数ｍと乗算器１３で構成される部分を、送信信号ＴＸ＿ＤＡＴＡを所定の波形に減衰させるディジタルフィルタ２２に置き換えた、図１１に示す変調手段ＭＤ１ｂを用いても構成できる。或いは、送信信号ＴＸ＿ＤＡＴＡに応じ送信波形をデータテーブルから読み出してデルタシグマ回路７へ入力するように構成しても同様の動作ができる。
【００４５】
さて、前述した第１の変調手段ＭＤ１の加算回路１４の出力と、第２の変調手段ＭＤ２の波形整形回路６の出力では、回路構成が異なるため位相差を有する。この位相差を考慮せずに信号を送信した場合、波形整形回路６により生成される変調信号と加算回路１４から出力される分周数更新信号に遅延差を生じるため、変調波形が崩れてしまう。
【００４６】
そこで、遅延回路１５によりこれらの間の位相差を調整することにより、波形整形回路６の出力と加算回路１４の出力の位相差を無くすことができる。ここで、遅延回路１５の挿入位置は図４に示す位置に限定されず、デルタシグマ回路７と乗算回路１３の間や、加算回路１４とプログラマブル分周器５の間や、波形整形回路６内に挿入することができる。また、挿入箇所は１つに限定されず複数個の遅延回路を用いてもよい。
【００４７】
以上により、“１１１１１１１１”などの連続信号が送信された場合においても乗算回路１３、デルタシグマ回路７、遅延回路１５、加算回路１４により変調周波数を保つ動作が行われるため、第１の従来例の問題点である送信波形の劣化を防止することができる。
【００４８】
本実施形態では、波形整形回路６から投入される信号は、例えばディジタルフィルタなどにより波形整形が行われて入力されるため精度の高い変調波形が得られる。一方、乗算回路１３では所定の定数ｍを乗算して出力するため、波形整形されない信号が出力される。これにより、第１の変調手段ＭＤ１の加算回路１４からプログラマブル分周器５へ入力される信号は、所望の送信波形に対し誤差を多く含む。したがって、本実施形態では出力される変調信号を生成する際の、波形整形回路６の変調経路すなわち第２の変調手段ＭＤ２の寄与率を、加算回路１４の変調経路すなわち第１の変調手段ＭＤ１に対し大きくなるように設定することにより精度の高い変調を行う。
【００４９】
位相同期回路のループ帯域が３０ｋＨｚ、シンボルレートが１ＭＨｚの場合を例に取り、具体的な手法を説明する。位相同期回路は、第２の変調手段ＭＤ２から入力される信号に対しカットオフ周波数３０ｋＨｚのハイパス特性を有し、第１の変調手段ＭＤ１から入力される変調信号に対しカットオフ周波数３０ｋＨｚのローパス特性を有する。これらのハイパス特性とローパス特性を合成すると平坦なオールパス特性が得られる。
【００５０】
シンボルレート１ＭＨｚの送信シンボルは０Ｈｚから１ＭＨｚまでの帯域を有する。このようなシンボルが送信されるとき電圧制御発振器４から出力される変調信号において、０Ｈｚから３０ｋＨｚまでは第２の変調手段ＭＤ２によって生成され、３０ｋＨｚから１ＭＨｚまでは第１の変調手段ＭＤ１によって生成される。
【００５１】
本発明では、このような位相同期回路の特性を利用するため、送信時のループ帯域を狭く設定する。例えば、送信時のループ帯域を５ｋＨｚとすると、０Ｈｚから５ｋＨｚまでは第２の変調手段ＭＤ２によって生成され、５ｋＨｚから１ＭＨｚまでは第１の変調手段ＭＤ１によって生成される。これにより、変調信号の多くは第２の変調手段ＭＤ２から生成され、微少部分が第１の変調手段ＭＤ１から生成されるため、変調誤差を低減することができる。
【００５２】
ここで、位相同期回路のループ帯域を低く固定した場合、位相同期回路の収束時において収束時間がかかる問題がある。そこで、制御回路１６を設けて、電流値切替信号ＣＵＲにより収束時はループ帯域を広く、送信時はループ帯域を狭く切り替えることにより、高速に収束しかつ送信波形の誤差を低減できる構成とする。
【００５３】
具体的には、送信時のチャージポンプ１１の電流を収束時のチャージポンプ電流よりも低くすることによりループ帯域を切替えることができる。ここで、可変電流チャージポンプ１１の回路構成例を述べる。図１２は、２値電流切替型チャージポンプの構成例である。このチャージポンプ回路は、前段の位相比較器１からの信号ＵＰ／ＤＮ信号によりスイッチＳｕｐ／Ｓｄｎをオン／オフし、チャージポンプの出力端子Ｖｃｐに電流を注入／引き抜く動作を行う。このとき、注入または引き抜かれる電流値はスイッチＳｕｐ，Ｓｄｎに接続される電流源２３，２４の電流値の総和で決定される。図１２において、電流源２３，２４はそれぞれ電流値Ｉａ，Ｉｂの電流源であり、電流源２３はスイッチＳＷによりスイッチＳｕｐ，Ｓｄｎへの接続／非接続を切替える。また、スイッチＳＷは電流値切替信号ＣＵＲによりオン／オフ制御される。
【００５４】
したがって、電流値切替信号ＣＵＲによりスイッチＳＷがオフされたとき、スイッチＳｕｐ，Ｓｄｎに接続される電流源の電流値の総和は、Ｉａである。また、電流値切替信号ＣＵＲによりスイッチＳＷがオンされたとき、スイッチＳｕｐ，Ｓｄｎに接続される電流源の電流値の総和は、Ｉａ＋Ｉｂである。これにより、電流をＩａおよびＩａ＋Ｉｂの２値に切替えられるチャージポンプが構成できる。
【００５５】
ここで、図１２において電流値切替信号ＣＵＲは１ビットの信号としたが、これを多ビット化し、さらにスイッチＳＷおよび電流源２４を、電流源２３に並列に複数設けることにより、２値以上の電流値を出力させることもできる。
【００５６】
以上述べたように、本実施形態では連続信号が投入された場合にも変調信号の劣化を発生せず、さらに、シンボルレートが高い場合においても、基準信号の周波数ｆｒｅｆを低く保ち、位相比較器１およびデルタシグマ回路７のサンプリング周波数を低く保持できる位相同期回路が構成できる。
【００５７】
＜実施形態２＞
図１３は、本発明に係る位相同期回路の第２の実施形態を示すブロック回路図である。本実施形態は、第１の実施形態で述べた位相同期回路の適用例を示すデータ送信回路である。図１３において制御回路３０は、位相同期回路ＰＬＬおよび増幅回路ＡＭＰなどから構成される送信回路に、基準信号ＲＥＦ、送信シンボルＴＸ＿ＤＡＴＡ、電流値切替信号ＣＵＲ、増幅回路のオン・オフ制御信号ＰＡＯＮを出力し、送信時の動作状態を制御する。位相同期回路ＰＬＬは、第１の実施形態で述べた位相同期回路であり、図４に示した構成を用いている。なお、第１および第２の変調手段ＭＤ１、ＭＤ２の構成は、第１の実施形態で述べたように、デルタシグマ回路７としては、１次または２次デルタシグマ回路、或はデルタ変調回路などを用いることができ、波形整形回路６としては、ガウスフィルタとＤ／Ａ変換器で構成すればよい。
【００５８】
送信時の動作は、次のようになる。
まず、電流値切替信号ＣＵＲにより位相同期回路ＰＬＬ内のチャージポンプ電流値が設定される。このとき、チャージポンプの電流値は位相同期回路のループ帯域を広くする状態に設定される。
【００５９】
次に、位相同期回路が基準信号ＲＥＦと位相同期回路の分周数に応じた周波数に収束するまで待機時間を設けた後、制御回路３０から信号ＰＡＯＮが投入されて増幅回路ＡＭＰが起動される。
【００６０】
増幅回路ＡＭＰが起動されるとき、電源変動などにより位相同期回路の出力周波数が変動するため、その周波数変動を吸収する待機時間を設けた後、制御回路３０は電流値切替信号ＣＵＲによりループ帯域を狭く切替える。
【００６１】
ループ帯域切替時、電流変動などにより生じる位相周波数差を吸収するため位相同期回路ＰＬＬが再引き込みを行う。
【００６２】
この引き込みを完了する待機時間を設けた後、制御回路３０は、送信パルス列ＴＸ＿ＤＡＴＡを位相同期回路に投入する。
位相同期回路は、第１及び第２の変調手段を用いて送信パルス列ＴＸ＿ＤＡＴＡを変調信号ｐ０に変換し、増幅回路ＡＭＰに出力する。増幅回路ＡＭＰは、位相同期回路の出力信号ｐ０を増幅した信号ＴＸ＿ＯＵＴを出力する。出力信号ＴＸ＿ＯＵＴは、例えば無線通信の場合、フィルタやアンテナなどを介して電波として空間に放出され、他の受信回路に伝達される。
【００６３】
本実施形態では、データ送信回路の位相同期回路に、前述した第１の実施形態の位相同期回路を用いたことにより、“１１１１１１１１”などの“１”が連続したデータ信号が制御回路３０から投入された場合にも、変調信号の劣化が発生せず、したがってデータ送信回路から出力される送信信号は誤差のない良好なデータ送信を行える。
【００６４】
【発明の効果】
前述した実施形態例から明らかなように、本発明によれば、位相同期回路を構成する第１変調手段によりプログラマブル分周器への分周数変更を低い周波数で行えるため、従来の同期回路で問題となった、“１１１１１１１１”などの連続信号送信時の変調信号劣化や、高速クロック周波数による位相比較器動作不良をなくすことができる。
【図面の簡単な説明】
【図１】第１の従来例を示す位相同期回路の構成図、
【図２】第１の従来例の位相同期回路の送信特性を示す図、
【図３】第２の従来例を示す位相同期回路の構成図、
【図４】本発明に係る同期回路の第１の実施形態を示す回路ブロック図、
【図５】本発明に係る位相同期回路の送信起動手順を説明するための電圧発振器の発振周波数の時間変化を示す図、
【図６】第１の実施形態で用いるデルタシグマ回路の構成例を示す図、
【図７】第１の実施形態で用いる変調回路の別の構成例を示す図、
【図８】第１の実施形態で用いるデルタシグマ回路の別の構成例を示す図、
【図９】第１の実施形態で用いる多段接続型デルタシグマ回路の構成例を示す図、
【図１０】第１の実施形態で用いるデルタ変調回路の構成例を示す図、
【図１１】第１の実施形態で用いる変調回路の別の構成例を示す図、
【図１２】第１の実施形態で用いる電流可変チャージポンプの回路構成例を示す図、
【図１３】本発明に係る同期回路の第２の実施形態を示す図。
【符号の説明】
１…位相比較器（ＰＦＤ）、２…チャージポンプ（ＣＰ）、３，１２…ループフィルタ（ＬＦ）、４…電圧制御発振器（ＶＣＯ）、５…プログラマブル分周器（ＰＤＶ）、６…波形整形回路（ＰＳＣ）、７…デルタシグマ回路（ΔΣ）、８…ガウスフィルタ（ＧＦ）、９，１４，１７…加算回路、１０，２２…ディジタルフィルタ（ＤＦ）、１１…電流可変チャージポンプ、１３，２１…乗算器、１５…遅延回路（ＤＬＹ）、１６，３０…制御回路（ＣＴＬ）、１８…整数化回路（ＩＮＴ）、１９…１遅延回路、２０…平均化回路（ＡＶＧ）２３，２４…電流源、ＡＭＰ…増幅回路、ＣＵＲ…電流値切替信号、ＤＳ１〜ＤＳ３…デルタシグマ回路、ＲＥＦ…基準信号、ＭＤ１…第１の変調手段、ＭＤ２…第２の変調手段、ＭＤ１ａ，ＭＤ１ｂ…変調手段、ＮＲ…ループ帯域が狭く設定された期間、ＰＡＯＮ…オン・オフ制御信号、ＴＸ＿ＤＡＴＡ…送信パルス列、ＴＸ＿ＯＵＴ…出力信号、ＷＲ…ループ帯域が広く設定された期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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