(57)【要約】　【課題】本発明はアドレス期間のジッタ値を減らすようにしたプラズマディスプレイパネルの保護膜及びその製造方法を提供する。【解決手段】　本発明プラズマディスプレイパネルの保護膜及びその製造方法は酸化マグネシウム（ＭｇＯ）を主成分にしてシリコン（Ｓｉ）が５００ｐｐｍ以下添加された保護膜をプラズマディスプレイパネルに形成する。【選択図】図５
2004134407.tif 000002
【特許請求の範囲】
【請求項１】
　酸化マグネシウム（ＭｇＯ）を主成分として、シリコン（Ｓｉ）が５００ｐｐｍ以下添加されたことを特徴とするプラズマディスプレイパネルの保護膜。
【請求項２】
　前記シリコン（Ｓｉ）が大略２０ｐｐｍ〜３００ｐｐｍ程度添加されることを特徴とする請求項１記載のプラズマディスプレイパネルの保護膜。
【請求項３】
　５０ｐｐｍ以下のカルシウム（Ｃａ）、５０ｐｐｍ以下の鉄（Ｆｅ）、２５０ｐｐｍ以下のアルミニウム（Ａｌ）、５ｐｐｍ以下のニッケル（Ｎｉ）、５ｐｐｍ以下のナトリウム（Ｎａ）、５ｐｐｍ以下のカリウム（Ｋ）がさらに添加されることを特徴とする請求項１記載のプラズマディスプレイパネルの保護膜。
【請求項４】
　前記プラズマディスプレイパネルには５％以上のキセノン（Ｘｅ）を含む放電ガスが封入されることを特徴とする請求項１記載のプラズマディスプレイパネルの保護膜。
【請求項５】
　酸化マグネシウム（ＭｇＯ）を主成分としてシリコン（Ｓｉ）が５００ｐｐｍ以下添加された保護膜を形成する段階を含むことを特徴とするプラズマディスプレイパネルの保護膜製造方法。
【請求項６】
　前記保護膜は真空蒸着工程により前記プラズマディスプレイパネルに形成されることを特徴とする請求項５記載のプラズマディスプレイパネルの保護膜製造方法。
【請求項７】
　前記保護膜は化学的気相蒸着（ＣＶＤ）、イ−ビーム、イオン−プルレイティング、スパッタリングのいずれか一つの工程により前記プラズマディスプレイパネルに形成されることを特徴とする請求項５記載のプラズマディスプレイパネルの保護膜製造方法。
【請求項８】
　前記保護膜には大略２０ｐｐｍ〜３００ｐｐｍ程度のシリコン（Ｓｉ）が添加されることを特徴とする請求項５記載のプラズマディスプレイパネルの保護膜製造方法。
【請求項９】
　前記保護膜には５０ｐｐｍ以下のカルシウム（Ｃａ）、５０ｐｐｍ以下の鉄（Ｆｅ）、２５０ｐｐｍ以下のアルミニウム（Ａｌ）、５ｐｐｍ以下のニッケル（Ｎｉ）、５ｐｐｍ以下のナトリウム（Ｎａ）、５ｐｐｍ以下のカリウム（Ｋ）がさらに添加されることを特徴とする請求項５記載のプラズマディスプレイパネルの保護膜製造方法。
【請求項１０】
　前記プラズマディスプレイパネルに５％以上のキセノン（Ｘｅ）を含む放電ガスを封入する段階をさらに含むことを特徴とする請求項５記載のプラズマディスプレイパネルの保護膜製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明はプラズマディスプレイパネルに関わり、特に、アドレス期間のジッタ値を減らすようにしたプラズマディスプレイパネルの保護膜及びその製造方法に関する。
【背景技術】
【０００２】
　プラズマディスプレイパネル（ＰＤＰ）はヘリウム（Ｈｅ）＋キセノン（Ｘｅ）、ネオン（Ｎｅ）＋キセノン（Ｘｅ）、ヘリウム（Ｈｅ）＋キセノン（Ｘｅ）＋ネオン（Ｎｅ）などの不活性混合ガスが放電する際に発生する紫外線を利用して蛍光体を励起発光させることにより画像を表示している。このようなＰＤＰは薄膜化と大型化が容易であるとともに最近の技術開発に伴って画質が向上している。
【０００３】
　図１を参照すると、３電極交流面放電型ＰＤＰの放電セルは、上部基板（１）に形成されたスキャン電極（Ｙ）及びサステイン電極（Ｚ）を含むサステイン電極対と、サステイン電極対と直交させて下部基板（２）上に形成されたアドレス電極（Ｘ）を具備する。
【０００４】
　スキャン電極（Ｙ）とサステイン電極（Ｚ）のそれぞれは透明電極と、その上に形成された金属バス電極で構成されている。スキャン電極（Ｙ）とサステイン電極（Ｚ）が形成された上部基板（１）には上部誘電体層（６）とＭｇＯ保護膜（７）が積層される。ＭｇＯ保護膜（７）は放電により発生した粒子のスパッタリングから誘電体層（６）と電極（Ｙ、Ｚ）を保護すると同時に二次電子の放出效率を高くする役を果たしている。
【０００５】
　アドレス電極（Ｘ）が形成された下部基板（２）上にはアドレス電極（Ｘ）を覆うように下部誘電体層（４）が形成される。下部誘電体層（４）上にはほぼ垂直に立ち上がる隔壁（３）が形成されている。下部誘電体層（４）と隔壁（３）の表面には蛍光体（５）が形成される。
【０００６】
　上部基板（１）と下部基板（２）は図示しないシーラントにより結合される。上部基板（１）と下部基板（２）及び隔壁（３）の間に形成された放電空間にはＨｅ＋Ｘｅ、Ｎｅ＋Ｘｅ、Ｈｅ＋Ｘｅ＋Ｎｅなどの不活性混合ガスが注入される。
【０００７】
　ＰＤＰは画像の階調を実現するために、１フレームを発光回数が異なる多くのサブフィールドに分けて時分割駆動し、アドレシングと表示を分離する方式（Address and Display Seperated：ＡＤＳ）を採択している。各サブフィールドは全画面を初期化させるためのリセット期間と、走査ラインを選択して、選択された走査ラインでセルを選択するためのアドレス期間と、放電回数によって階調を実現するサステイン期間に分けられる。リセット期間は上昇ランプ（傾斜）波形が供給されるセットアップ期間と下降ランプ波形が供給されるセットダウン期間に分けられている。例えば、２５６階調で画像を表示しようとする場合に、図２のように１／６０秒にあたるフレーム期間（１６．６７ｍｓ）は８個のサブフィールド（ＳＦ１〜ＳＦ８）に分けられる。８個のサブフィールド（ＳＦ１〜ＳＦ８）のそれぞれは前述したように、初期化期間、アドレス期間及びサステイン期間に分けられる。各サブフィールドの初期化期間とアドレス期間は、各サブフィールドごとに同一であるが、サステイン期間と、それに割り当てるサステインパルスの数は各サブフィールドで２n（ｎ＝０，１，２，３，４，５，６，７）の比率で増加する。
【０００８】
　図３及び図４は、図１に図示したＰＤＰの駆動波形を示す。
　図３を参照すると、ＰＤＰはリセット期間、アドレス期間及びサステイン期間に分けて駆動される。
　リセット期間には、すべてのスキャン電極（Ｙ）に上昇ランプ波形（Ｒａｍｐ−ｕｐ）が同時に印加される。この上昇ランプ波形（Ｒａｍｐ−ｕｐ）により全画面のセル内に放電が起きる。このセットアップ放電により、アドレス電極（Ｘ）とサステイン電極（Ｚ）上には正極性の壁電荷が蓄積され、スキャン電極（Ｙ）上には負極性の壁電荷が蓄積される。セットアップ放電に引き継いて、上昇ランプ波形（Ｒａｍｐ−ｕｐ）のピーク電圧より低い正極性の電圧か低下する下降ランプ波形（Ｒａｍｐ−ｄｏｗｎ）がスキャン電極（Ｙ）に同時に印加される。下降ランプ波形（Ｒａｍｐ−ｄｏｗｎ）はセル内に微弱な消去放電を起こさせることで過度に形成された壁電荷を一部消去させる。このセットダウン放電によりアドレス放電が安定して起きることができる程度の壁電荷がセル内に均一に残留する。
【０００９】
　アドレス期間には負極性スキャンパルス（ｓｃａｎ）がスキャン電極（Ｙ）に順次印加されると同時にスキャンパルス（ｓｃａｎ）に同期してアドレス電極（Ｘ）に正極性のデータパルス（ｄａｔａ）が印加される。このスキャンパルス（ｓｃａｎ）とデータパルス（ｄａｔａ）の電圧差と初期化期間に生成された壁電圧とによってデータパルス（ｄａｔａ）が印加されたセル内にアドレス放電が発生する。アドレス放電により選択されたセル内にはサステイン電圧が印加されたときに放電を起こさせる程度の壁電荷が形成される。
【００１０】
　サステイン電極（Ｚ）にはセットダウン期間とアドレス期間の間に正極性の直流電圧（Ｚｄｃ）が供給される。この直流電圧（Ｚｄｃ）は、セットダウン期間にサステイン電極（Ｚ）とスキャン電極（Ｙ）の間にセットダウン放電を起こさせると同時に、アドレス期間にスキャン電極（Ｙ）とサステイン電極（Ｚ）の間の放電が大きくならないようにサステイン電極（Ｚ）とスキャン電極（Ｙ）の間、またはサステイン電極（Ｚ）とアドレス電極（Ｘ）の間の電圧差を設定する。
　サステイン期間にはスキャン電極（Ｙ）とサステイン電極（Ｚ）に交番的にサステインパルス（ｓｕｓ）が印加される。アドレス放電により選択されたセルは、セル内の壁電圧にサステインパルス（ｓｕｓ）が加わってサステインパルス（ｓｕｓ）が印加されるたびに、スキャン電極（Ｙ）とサステイン電極（Ｚ）の間にサステイン放電、すなわち、表示放電が起こる。
【００１１】
　サステイン放電が完了した後には、セル内の電荷を消去するための消去信号としてパルス幅が小さい矩形波（ｅｒｓ１、ｅｒｓ２）と電圧レベルが小さいランプ波形（ｅｒｓ３）がサステイン電極（Ｚ）に供給される。このような消去信号（ｅｒｓ１、ｅｒｓ２、ｅｒｓ３）がセル内に供給されると消去放電が起き、サステイン放電により生成されて残流した壁電荷が消去される。
【００１２】
　図４に示された駆動波形は図３に示された駆動波形に比べてリセット期間に供給される初期化波形が、スキャン電極（Ｙ）とサステイン電極（Ｚ）に交番的に供給される矩形波（ｒｓｔ１、ｒｓｔ２、ｒｓｔ３）と上昇ランプ波形（Ｒａｍｐ−ｕｐ）とに変わる。そしてアドレス期間とサステイン期間の間、各電極（Ｘ、Ｙ、Ｚ）に供給される信号は図３に図示されたそれらと実質的に同一である。
【００１３】
　このようなＰＤＰにおいて、高品位の画質を実現するためには高精細、高輝度、高明暗比、低いカンターノイズ（Contour noise）などが要求される。またＰＤＰで高品位の画質を実現するためにはＡＤＳ駆動方式において適切なアドレス期間が確保されなければならない。ＰＤＰが高精細／高解像度に発展すればするほどスキャンするラインの数が増加するのでアドレス期間が長くなり、サステイン期間の確保が難しくなる。例えば、４８０のスキャンラインが存在し、各ライン当たり３μｓのスキャン時間が必要で、最初のスキャンラインから最後のスキャンラインまで一度にスキャンするシングルスキャン方式を採択して１フレームを８個のサブフィールドに分けて駆動するとすると、１フレーム内で必要なアドレス期間は４８０×３μｓ×８＝１３ｍｓ以上である。したがって、１フレーム内でサステイン期間に割り当てられる時間は１６．６７ｍｓ−１３ｍｓとなり、絶対的に不足する。このような不足するサステイン期間をたくさん割当るためには、スキャン時間を減らさなければならない。しかし、アドレス放電の際のジッタを考慮してスキャンパルスの幅を長くするので、アドレス期間を減らしにくい。ジッタはアドレス放電の際に発生する放電遅延時間であり、サブフィールドごとに多少の差があり、駆動の際にある範囲を持つ。スキャンパルスにはこのようなジッタ値が含まれるのでそのパルス幅が長くなる。したがって、ジッタ値が大きいほどアドレス期間が長くなるので高品位の画質実現が困難になる。
【００１４】
　ジッタ値はＰＤＰの温度や周囲温度が低いほど増加する傾向がある。このためにＰＤＰは低温でアドレス放電が不安定になり、セル選択ができない、すなわち、ミスライティングが発生して表示画像で黒点が現われるので環境対応力が劣る。
【００１５】
　一方、日本公開特許公報２００１−１３５２３８号はＰＤＰ内に封入された放電ガスでキセノン（Ｘｅ）の含量を５％以上に高めることで従来の低密度Ｘｅパネルに比べて駆動電圧が高いが、輝度をさらに高めることができるＰＤＰを提案した事がある。ところが高密度ＸｅパネルはＸｅの量が増加するほどアドレス期間のジッタ値が増加する。したがって、アドレス期間のジッタ値により高密度Ｘｅパネルの実現が難しいというのが実情である。
【００１６】
　アドレス期間のジッタ値に一番大きい影響を及ぼす因子としては保護膜（７）の２次電子放出特性である。保護膜（７）の二次電子放出效率が高ければ高いほどジッタが減少して、減少した分スキャンパルスのパルス幅が減るのでアドレス期間を短縮することができる。
【特許文献１】日本公開特許公報２００１−１３５２３８号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
　従って、本発明の目的は、アドレス期間のジッタ値を減らすようにしたＰＤＰの保護膜及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
　前記目的を果たすために、本発明の実施態様に係るＰＤＰの保護膜は酸化マグネシウム（ＭｇＯ）を主成分としてシリコン（Ｓｉ）を５００ｐｐｍ以下添加する。
【００１９】
　本ＰＤＰの保護膜にはシリコン（Ｓｉ）が大略２０ｐｐｍ〜３００ｐｐｍ程度添加される。
【００２０】
　本ＰＤＰの保護膜には５０ｐｐｍ以下のカルシウム（Ｃａ）、５０ｐｐｍ以下の鉄（Ｆｅ）、２５０ｐｐｍ以下のアルミニウム（Ａｌ）、５ｐｐｍ以下のニッケル（Ｎｉ）、５ｐｐｍ以下のナトリウム（Ｎａ）、５ｐｐｍ以下のカリウム（Ｋ）がさらに添加される。
【００２１】
　本ＰＤＰは、５％以上のキセノン（Ｘｅ）を含む放電ガスが封入されることを特徴とする。
【００２２】
　本ＰＤＰの保護膜製造方法は酸化マグネシウム（ＭｇＯ）を主成分にしてシリコン（Ｓｉ）が５００ｐｐｍ以下添加された保護膜を形成する段階を含む。
【００２３】
　本ＰＤＰの保護膜製造方法は保護膜を真空蒸着工程を利用してＰＤＰに形成する。
　本ＰＤＰの保護膜製造方法は保護膜を化学的気相蒸着（ＣＶＤ）、イ−ビーム、イオン−プレイティング、スパッタリングのいずれか一つの工程を利用してＰＤＰに形成する。
【００２４】
　本ＰＤＰの保護膜製造方法は保護膜に大略２０ｐｐｍ〜３００ｐｐｍ程度のシリコン（Ｓｉ）を添加する。
【００２５】
　本ＰＤＰの保護膜製造方法は保護膜に５０ｐｐｍ以下のカルシウム（Ｃａ）、５０ｐｐｍ以下の鉄（Ｆｅ）、２５０ｐｐｍ以下のアルミニウム（Ａｌ）、５ｐｐｍ以下のニッケル（Ｎｉ）、５ｐｐｍ以下のナトリウム（Ｎａ）、５ｐｐｍ以下のカリウム（Ｋ）をさらに添加する。
【００２６】
　本ＰＤＰの保護膜製造方法はＰＤＰに５％以上のキセノン（Ｘｅ）を含む放電ガスを封入する段階をさらに含む。
【発明の効果】
【００２７】
　上述したように、本発明に係るＰＤＰの保護膜及びその製造方法は保護膜にシリコンを添加したので、保護膜の二次電子放出特性を向上させることができ、アドレス期間のジッタを減らすことができる。その結果、本発明に係る保護膜を使用した及びその保護膜の製造方法を利用したＰＤＰは、アドレス放電が短い時間で安定して起きるので、低温環境でもアドレス動作が安定し、発光效率が高くなる。さらに、本発明に係る保護膜を使用した及びその保護膜の製造方法を利用したＰＤＰは、アドレス期間が減るだけサステイン期間が充分に確保されるので、カンターノイズを減らすことができ、サブフィールドの数を増加させることができ、ＰＤＰで高品位の画質を得ることができる。
【発明を実施するための最良の形態】
【００２８】
　前記目的以外の本発明の他の目的及び利点は、添付した図面を参照した本発明の好ましい実施形態についての詳細な説明を通して明らかになるであろう。
　以下、発明の実施形態を、添付した図５〜図６を参照して詳しく説明する。
【００２９】
　図５を参照すると、本発明の実施形態に係るＰＤＰの保護膜は酸化マグネシウム（ＭｇＯ）を主成分とし、シリコン（Ｓｉ）を微量含む。シリコンはジッタが最小となる範囲内の濃度とする。図５において、垂直軸はアドレス期間のジッタμｓで、水平軸はシリコン（Ｓｉ）の含有量ｗｔ．ｐｐｍを示す。
【００３０】
　本発明に係る保護膜は化学的気相蒸着（ＣＶＤ）、イ−ビーム、イオン−プレイティング、スパッタリングなどの真空蒸着法でＰＤＰの上板に形成される。
【００３１】
　真空蒸着法を利用して本発明に係る保護膜を形成する際、シリコン（Ｓｉ）を微量添加する方法は様々な方法がある。真空蒸着に使われる原材料（Ｓｏｕｒｃｅ　ｍａｔｒｉａｌ、ｔａｒｇｅｔなど：以下“ソース物質”という）にシリコン（Ｓｉ）を微量添加して単一ソースとして保護膜を蒸着することもでき、既存の酸化マグネシウム（ＭｇＯ）とシリコン（Ｓｉ）を一緒に同時にソースとして用いて保護膜にシリコン（Ｓｉ）を添加させることもできる。その場合、シリコン（Ｓｉ）の含量はシリコンソースに印加されるパワーを調整して調節することができる。ここで、ソース物質は酸化マグネシウム（ＭｇＯ）が９９．５ｗｔ％以上の海水やマグネシウム原石を精製して製作する。この時、３００ｐｐｍ以下のカルシウム（Ｃａ）、５０ｐｐｍ以下の鉄（Ｆｅ）、２５０ｐｐｍ以下のアルミニウム（Ａｌ）、５ｐｐｍ以下のニッケル（Ｎｉ）、５ｐｐｍ以下のナトリウム（Ｎａ）、５ｐｐｍ以下のカリウム（Ｋ）が不純物として含まれることがあり、表１のように５０００ｐｐｍ以下のシリコン（Ｓｉ）が添加される。言いかえれば、ソース物質には下の表１のように保護膜の二次電子放出特性を改善するためのシリコン（Ｓｉ）が微量含まれる。
【表１】
2004134407.tif 000003
【００３２】
　このような保護膜蒸着方法を利用してサステイン電極対（Ｙ、Ｚ）と誘電体層が形成されたＰＤＰの上部基板上にＭｇＯ保護膜を蒸着する。このような蒸着工程によりＰＤＰの上部基板上に形成され、シリコン（Ｓｉ）が微量添加された保護膜は表２のように１００ｗｔ％に近い酸化マグネシウム（ＭｇＯ）と保護膜の二次電子放出特性を改善するためのシリコン（Ｓｉ）が５００ｐｐｍ以下に微量含まれることになる。
【表２】
2004134407.tif 000004
【００３３】
　また、ＰＤＰに形成された保護膜には５０ｐｐｍ以下のカルシウム（Ｃａ）、５０ｐｐｍ以下の鉄（Ｆｅ）、２５０ｐｐｍ以下のアルミニウム（Ａｌ）、５ｐｐｍ以下のニッケル（Ｎｉ）、５ｐｐｍ以下のナトリウム（Ｎａ）、５ｐｐｍ以下のカリウム（Ｋ）が含まれてもよい。
【００３４】
　表１及び表２において、ソース物質と実際にＰＤＰ上に形成された保護膜とではシリコン（Ｓｉ）の含量が減っているが、これは蒸着工程の際、工程変数を調節することに起因する。例えば、蒸着装備内の圧力を高めたりＰＤＰの基板とソース物質の間の距離を増加させると、ソース物質内のシリコン含量よりＰＤＰの基板上に形成された保護膜のシリコン含量が減少する。
【００３５】
　シリコン（Ｓｉ）は酸化マグネシウム（ＭｇＯ）に微量添加されることで酸化マグネシウム（ＭｇＯ）の結晶中の酸素（Ｏ）欠乏（Oxygen vacancy）を補償すると共に不純物により低下する保護膜の二次電子放出效率を補償する役目をする。言いかえれば、真空蒸着により保護膜が形成されるときの工程の中で、不可避的に伴う結晶欠陥とソース物質から流入される不純物、すなわち、カルシウム（Ｃａ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）などが電子放出特性を劣化させる要因として作用するが、シリコン（Ｓｉ）は結晶欠陥と不純物により劣化される二次電子放出特性を相殺することでアドレス期間のジッタ値を減らすことができる。
【００３６】
　このシリコン（Ｓｉ）が添加されることで図５で分かるようにアドレス期間のジッタ値が減少するが、シリコン（Ｓｉ）の含有量が一定値以上に大きくなるとジッタが増加する傾向がある。したがって、シリコン（Ｓｉ）はジッタが最小となる範囲内の量で保護膜に添加されることが好ましい。このために、シリコン（Ｓｉ）は他の不純物の量と蒸着条件などにより変わるがが、最適な量としては保護膜内に２０ｐｐｍ〜３００ｐｐｍ程度添加されることである。
【００３７】
　図５に示したジッタ特性はＰＤＰに駆動波形を印加して一つのセル内でアドレスの際に発生する光波型を測定して求めた。この実験で使われた測定パターンはプライミング效果を最小化するために低階調のラインパターンが利用された。
【００３８】
　ＰＤＰ内に封入される放電ガスの種類を変えながら、それぞれ数十回実験をした結果によると、シリコン（Ｓｉ）が添加された保護膜は放電ガスの種類にかかわらず二次電子放出特性が向上した。
【００３９】
　図６は５％以上のキセノン（Ｘｅ）を含む高密度Ｘｅ放電ガスが封入されたＰＤＰでシリコン（Ｓｉ）が添加された保護膜に対するジッタ特性の実験結果を示す。
【００４０】
　図６で分かるように高密度のＸｅ放電ガスが封入されたＰＤＰの保護膜が表２のように酸化マグネシウム（ＭｇＯ）を主成分にしてシリコン（Ｓｉ）が３００ｐｐｍ以下に添加されると、アドレス期間のジッタが大略０．６μｓ以内となり、非常に小さいレベルで現れた。
【００４１】
　したがって、本発明に係る保護膜を高密度Ｘｅパネルに適用すると高輝度と高速駆動が可能になることは勿論で、高解像度実現が可能で外部温度対応力を高めることもできる。
【００４２】
　以上説明した内容を通して当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能である。
【図面の簡単な説明】
【００４３】
【図１】従来の３電極交流面放電型ＰＤＰの放電セル構造を示す斜視図。
【図２】２５６階調を実現するための８ビットデフォルトコードのフレーム構成を示す図。
【図３】従来のＰＤＰを駆動するための駆動波形を示す波形図。
【図４】従来のＰＤＰを駆動するための他の駆動波形を示す波形図。
【図５】本発明の実施形態に係るＰＤＰの保護膜においてシリコン（Ｓｉ）の含量によるジッタ値の変化を示すグラフ。
【図６】本発明の実施形態に係るＰＤＰの保護膜においてキセノン（Ｘｅ）とシリコン（Ｓｉ）の含量によるジッタ値の変化を示すグラフ。
【符号の説明】
【００４４】
１：上部基板、２：下部基板、３：隔壁、４、６：誘電体層、５：蛍光体、７：保護膜、Ｘ：アドレス電極、Ｙ：スキャン電極、Ｚ：サステイン電極。
【図１】
2004134407.tif 000005
【図２】
2004134407.tif 000006
【図３】
2004134407.tif 000007
【図４】
2004134407.tif 000008
【図５】
2004134407.tif 000009
【図６】
2004134407.tif 000010