(57)【要約】【課題】半導体集積回路装置の歩留まりを向上させる。【解決手段】ウエハ１Ｗの絶縁膜７ｂ上にフォトレジスト膜を塗布した後、これ露光処理を施すことにより所望のパターンを転写する。続いて、露光処理後のウエハ１Ｗに対して現像処理を施してフォトレジストパターン１１ａを形成した後、ウエハ１Ｗに対して現像液の洗浄処理およびスピン乾燥処理を順に施す。その後、フォトレジストパターン１１ａの開口部１２の底に付着したフォトレジスト残渣１４を軽いアッシング処理により除去した後、フォトレジストパターン１１ａをエッチングマスクとして、Ｃ５Ｆ８、Ｏ２およびＡｒガスを有するエッチングガス等を用いたドライエッチング処理により絶縁膜７ｂにスルーホールを穿孔する。これにより、フォトレジスト残渣１４によるスルーホール開口不良を防止できる。【選択図】    図１２
2004235409.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）ウエハの主面に集積回路素子を形成する工程、
（ｂ）前記ウエハの主面上に絶縁膜を堆積する工程、
（ｃ）前記絶縁膜上にフォトレジスト膜を堆積する工程、
（ｄ）前記フォトレジスト膜に露光処理を施すことにより所望のパターンを転写する工程、
（ｅ）前記露光処理後のフォトレジスト膜に対して現像処理を施すことにより、前記ウエハの主面上にフォトレジストパターンを形成する工程、
（ｆ）前記現像処理で用いた現像液を洗浄する工程、
（ｇ）前記現像液の洗浄処理後、前記ウエハを回転させながら乾燥させる工程、
（ｈ）前記（ｇ）工程後のウエハに対して、前記フォトレジストパターンの開口底部に付着したフォトレジスト残渣が除去されるようにアッシング処理を施す工程、
（ｉ）前記（ｈ）工程後のウエハに対してフルオロカーボン系のガス、酸素および希釈ガスを有するエッチングガスを用いたドライエッチング処理を施すことにより、前記フォトレジストパターンから露出する絶縁膜を除去して前記絶縁膜に配線開口部を形成する工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記フルオロカーボン系のガスの炭素の数が４以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記フルオロカーボン系のガスの炭素の数が５以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記フルオロカーボン系のガスの炭素の数をＣ、フッ素の数をＦとすると、前記フルオロカーボン系のガスのＦ／Ｃは２以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記フルオロカーボン系のガスの炭素の数をＣ、フッ素の数をＦとすると、前記フルオロカーボン系のガスのＦ／Ｃは２未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法において、前記フルオロカーボン系のガスは、Ｃ５Ｆ８またはＣ４Ｆ６であることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）ウエハの主面に集積回路素子を形成する工程、
（ｂ）前記ウエハの主面上に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜上に配線を形成する工程、
（ｄ）前記第１絶縁膜上に前記配線を覆うように第２絶縁膜を堆積する工程、
（ｅ）前記第２絶縁膜上にフォトレジスト膜を堆積する工程、
（ｆ）前記フォトレジスト膜に露光処理を施すことにより所望のパターンを転写する工程、
（ｇ）前記露光処理後のフォトレジスト膜に対して現像処理を施すことにより、前記ウエハの主面上にフォトレジストパターンを形成する工程、
（ｈ）前記現像処理で用いた現像液を洗浄する工程、
（ｉ）前記現像液の洗浄処理後、前記ウエハを回転させながら乾燥させる工程、
（ｊ）前記（ｈ）工程後のウエハに対して、前記フォトレジストパターンの開口底部に付着したフォトレジスト残渣が除去されるようにアッシング処理を施す工程、
（ｋ）前記（ｊ）工程後のウエハに対してフルオロカーボン系のガス、酸素および希釈ガスを有するエッチングガスを用いたドライエッチング処理を施すことにより、前記フォトレジストパターンから露出する第２絶縁膜を除去して前記第２絶縁膜に前記配線に達する配線開口部を形成する工程。
【請求項８】
請求項７記載の半導体集積回路装置の製造方法において、前記フルオロカーボン系のガスの炭素の数が５以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項７記載の半導体集積回路装置の製造方法において、前記フルオロカーボン系のガスの炭素の数をＣ、フッ素の数をＦとすると、前記フルオロカーボン系のガスのＦ／Ｃは２未満であることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項７記載の半導体集積回路装置の製造方法において、前記フルオロカーボン系のガスは、Ｃ５Ｆ８またはＣ４Ｆ６であることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項７記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程の配線を形成する工程は、
（ｃ１）前記第１絶縁膜上に第１窒化チタン膜を堆積する工程、
（ｃ２）前記第１窒化チタン膜上にアルミニウム系メタル膜を堆積する工程、
（ｃ３）前記アルミニウム系メタル膜上に第２窒化チタン膜を堆積する工程、
（ｃ４）前記第１窒化チタン膜、前記アルミニウム系メタル膜および前記第２窒化チタン膜の積層膜をエッチング処理によりパターニングすることで前記配線を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ドライエッチング技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したドライエッチング技術は、例えば以下の通りである。まず、半導体ウエハ上の絶縁膜上にフォトレジスト膜を塗布した後、これに対して露光処理を施すことにより所望の孔パターンを転写する。続いて、現像処理を施してフォトレジストパターンを形成し、現像液を洗浄した後、スピン乾燥処理を施す。その後、フォトレジストパターンをエッチングマスクとして、そのマスクから露出する上記絶縁膜をフルオロカーボン系のガスを用いたドライエッチング法により除去することにより、上記絶縁膜に孔を形成する。
【０００３】
なお、例えば特開２０００−３０７１８４号公報には、レジスト膜に開口を形成した後、その開口内に付着したレジスト残渣を除去すべく酸素を用いたライトアッシングする方法が開示されている（例えば特許文献１）。
【０００４】
【特許文献１】
特開２０００−３０７１８４号公報
【０００５】
【発明が解決しようとする課題】
ところが、フルオロカーボン系のガスを用いたドライエッチング法により絶縁膜に孔を形成する技術においては、以下の課題があることを本発明者が初めて見出した。
【０００６】
すなわち、半導体ウエハの中央領域において孔の形成不良が多発し、その孔部分で導通不良が発生した結果、半導体集積回路装置の歩留まりが低下する問題である。本発明者の検討によれば、導通不良の発生箇所が半導体ウエハの主面内でエッチングレートが最も早い中央領域のみであること、非導通の孔に隣接する同条件の他の孔は正常に開口していること、エッチング条件におけるエッチング時間の設定は充分であり、エッチング不足とは考え難いこと等から、エッチング単体による原因ではないと考察される。
【０００７】
本発明の目的は、半導体集積回路装置の歩留まりを向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、フォトレジストパターン形成後のウエハに対して酸素と希釈ガスとを有する混合ガスを用いたアッシング処理を施すことによりフォトレジストパターンの開口部のフォトレジスト残渣を除去した後、前記フォトレジストパターンをエッチングマスクとして、前記ウエハに対してフルオロカーボン系のガスと酸素と希釈ガスとの混合ガスを用いたドライエッチング処理を施すことにより前記フォトレジストパターンから露出する絶縁膜をエッチングして前記絶縁膜に配線開口部を形成するものである。
【００１１】
【発明の実施の形態】
本願の実施の形態を説明する前に、本願における用語の意味を説明すると次の通りである。
【００１２】
１．デバイス面とは、ウエハの主面であって、その面にフォトリソグラフィーにより、複数のチップ領域に対応する集積回路パターンが形成される面をいう。すなわち、「裏面」に対して、その反対側の主面をいう。
【００１３】
２．ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板（半導体集積回路ウエハまたは半導体ウエハ：一般にほぼ円形）、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板などならびにそれらの複合的基板をいう。また、「半導体集積回路装置」（あるいは「電子装置」、「電子回路装置」など）というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）液晶製造用基板、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）  液晶製造用基板などといった他の基板上に作られるものを含むものとする。
【００１４】
３．エッチングガスは、反応ガスと、希釈ガスと、その他のガスとを有している。反応ガスは、主としてエッチングと堆積との両方の反応に寄与するガスであり、さらに、主反応ガスと、添加反応ガスとに分類できる。主反応ガスとしては、フルオロカーボン系のガスがあり、添加反応ガスとしては酸素（Ｏ２）を含むガスがある。そのフルオロカーボン系のガスは、飽和型と不飽和型に分類できる。飽和型は、炭素（Ｃ）原子が全て単結合のものであり、エッチングガスとして、例えばＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ、Ｃ２Ｆ６、Ｃ４Ｆ８がある。また、不飽和型は、炭素（Ｃ）原子が二重もしくは三重結合を有するものであり、エッチングガスとして、例えばＣ５Ｆ８またはＣ４Ｆ６がある。
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
まず、本発明者が初めて見出した課題について説明する。本発明者が検討したのは、半導体集積回路装置の製造工程において、フォトレジスト（以下、単にレジストという）パターンをエッチングマスクとして、フルオロカーボン系のガスを有するエッチングガスを用いたドライエッチング法により絶縁膜に孔を形成する技術についてである。近年、半導体集積回路装置においては、小型、高性能化に伴い、半導体集積回路装置を構成する素子や配線の微細化が進められている。このため、配線等を形成するための孔においても微細化が進み、孔の加工に高度な精度が要求されている。例えば最小加工寸法が０．３５μｍ程度の製品で現像寸法が０．５５μｍであったのが、最小加工寸法が０．２５μｍ程度の製品では現像寸法が０．３５μｍ程度、最小加工寸法が０．１８μｍ程度の製品では現像寸法が０．２８μｍ程度と劇的に小さくなっている。このような微細化の流れの中にあって最小加工寸法が０．１８μｍ程度の製品の量産品において、例えばフルオロカーボン系ガス（Ｃ５Ｆ８等）、酸素（Ｏ２）およびアルゴン（Ａｒ）をエッチングガスとして用いたドライエッチング法によりウエハの絶縁膜にスルーホールを形成する処理を施したところ、ウエハの中央領域のスルーホールで導通不良が多発した。図１は、そのウエハ５０の主面（デバイス面）の不良分布を模式的に示している。不良が発生した半導体チップに斜線のハッチングが付されている。ウエハ５０の主面の中央領域では、その中央領域の外周の外周領域よりも不良が多発している。また、そのウエハ５０のＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）の外観解析結果から非導通部が確認された。図２は、その外観解析結果のウエハ５０の要部断面図である。絶縁膜５１には２つのスルーホール５２ａ，５２ｂが示されている。図２の左側のスルーホール５２ａは正常で、スルーホール５２ａ内の導体膜５３ａは下層の配線５４ａと良好に接触し電気的に接続されている。これに対して図２の右側のスルーホール５２ｂは異常で、スルーホール５２ｂは下層の配線５４ｂまで達せず、スルーホール５２ｂ内の導体膜５３ｂと配線５４ｂとの間には絶縁膜５１が介在され、導体膜５３ｂと配線５４ｂとは絶縁されている。
【００１７】
そこで、本発明者は、ドライエッチング条件を再検討したが、（１）導通不良の発生箇所がウエハ５０の主面内で最もエッチングレートの速い中央領域で多発していること、（２）導通不良が発生したスルーホール５２ｂに隣接する同条件のスルーホール５２ａは正常に開口していること、（３）エッチング条件におけるエッチング時間の設定は充分であり、エッチング不足とは考え難いこと等から、エッチング単体による原因ではないと考察した。そして、本発明者は、その原因として、レジストパターン形成後の開口部底部にレジスト残渣が付着し、下層の絶縁膜のエッチング時にエッチング時間の大半が上記レジスト残渣の除去に費やされてしまい導通不良が発生したものと推定した。図３は現像処理後の現像液を洗浄するためのリンス５５に浸された状態のウエハ５０の要部断面図を模式的に示している。絶縁膜５１上には、レジストパターン５６が形成されている。ここにはスルーホールを形成するための２つの開口部５７ａ，５７ｂが示されている。図３の左側の開口部５７ａはウエハ５０の中央領域のスルーホール形成用の開口部を示し、図３の右側の開口部５７ｂはウエハ５０の外周領域のスルーホール形成用の開口部を示している。この洗浄処理時に、リンス５５中に浮遊しているレジスト残渣５８が開口部５７ａ，５７ｂの底部に再付着する。図４は図３の洗浄処理後のスピン乾燥処理後のウエハ５０の要部断面図を模式的に示している。スピン乾燥処理ではウエハ５０を回転させながら乾燥させるが、ウエハ５０の主面の中央領域はその外周領域に比べて回転速度が遅く遠心力が小さいため、ウエハ５０の中央領域の開口部５７ａでは外周領域に比べてレジスト残渣５８が残留し易いと想定できる。図５および図６は図４の状態のままドライエッチング処理を施した場合のウエハ５０の要部断面図を模式的に示している。図５、図６の順にエッチングが進んでいる状態を示している。ここでは、例えばＣ５Ｆ８、酸素（Ｏ２）およびアルゴン（Ａｒ）を有するエッチングガスを用いたドライエッチング処理を所望の時間施した。最終的にはウエハ５０の主面の外周領域では図６に示すようにスルーホール５２ａが下層の配線５４ａに達している。これに対して、ウエハ５０の主面の中央領域の開口部５７ａの底部にはレジスト残渣５８が付着しているため、エッチング時間がレジスト残渣５８の除去に費やされてしまい、図６に示すようにスルーホール５２ｂが下層の配線５４ｂまで達していない。このため、ウエハ５０の主面の中央領域のスルーホール５２ｂでは導通不良が発生してしまう。このような問題は、エッチングガスの主反応ガスとしてＣ５Ｆ８を用いることで特に顕著となった。これは、ドライエッチング処理時にレジストパターン５６の目減りを抑えるためにレジスト膜に対するエッチング選択比の高いガスを使用する傾向にあるからで、特にＣ５Ｆ８はレジスト膜に対するエッチング選択比が高く、エッチング処理時に開口部５７ａ底部に残留したレジスト残渣５８が除去され難いからである。Ｃ４Ｆ８等のような他の主反応ガスを選択した場合、現状の径やアスペクト比のスルーホールでは上記導通不良の問題が顕在化していないが、上記の問題発生のメカニズムが生じていると思料でき、スルーホールの径の縮小やアスペクト比の増大等に伴い顕在化してくることが予想される。
【００１８】
そこで、本実施の形態においては、レジストパターンを現像処理により形成した後、ウエハに対して軽くアッシング処理を施すことにより、レジストパターン開口部の底のレジスト残渣を除去し、その後、フルオロカーボン系のガスを有するエッチングガスを用いたドライエッチング法により絶縁膜に孔等のような配線開口部を形成する。これにより、配線開口部の形成不良を低減または防止できるので、配線開口部での導通不良の発生を低減または防止することができる。したがって、半導体集積回路装置の歩留まりを向上させることができる。また、上記レジスト残渣除去工程と、配線開口部形成のためのドライエッチング工程とを別々に分けて行うことにより、各々の処理目的に適した制御および処理ができる。このため、配線開口部の形状の安定性を向上させることができる。また、下層の配線上部（露出部）の過剰なエッチングを防ぐことができるので、配線の電気的特性（抵抗）の変動を抑制することができる。また、他に大きな悪影響を与えることなくレジスト残渣を良好に除去できる。これらにより、半導体集積回路装置の歩留まりを向上できる上、再現性の高いドライエッチング処理が可能となる。
【００１９】
次に、本実施の形態の半導体集積回路装置の製造方法の具体例を図７のフロー図に沿って、図８〜図１８により説明する。
【００２０】
まず、ウエハを用意する（図７の工程１００）。図８はそのウエハ１Ｗの要部断面図を示している。平面略円形状のウエハ１Ｗを構成する半導体基板（以下、単に基板という）１Ｓは、例えばシリコン（Ｓｉ）単結晶からなり、その主面（デバイス面）の溝型の分離部２に囲まれる活性領域にはＭＩＳ・ＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、単にＭＩＳと略す）Ｑ等のような集積回路素子が形成されている。ＭＩＳＱは、ソースおよびドレイン用の半導体領域３，３と、ゲート絶縁膜４と、ゲート電極５とを有している。半導体領域３，３は、基板１Ｓの主面に所望の不純物が導入されることで形成されている。所望の不純物はＭＩＳのチャネルの導電型で決まり、ｎチャネル型のＭＩＳの場合は、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入され、ｐチャネル型のＭＩＳの場合は、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）が導入される。基板１Ｓの主面上に形成された上記ゲート絶縁膜４は、例えば熱酸化法で形成された酸化シリコン膜（ＳｉＯ２等）からなるが、酸窒化シリコン膜（ＳｉＯＮ）にしても良いし、窒化シリコン膜（Ｓｉ３Ｎ４等）の単体膜や酸化シリコン膜上に窒化シリコン膜を設けた積層膜にしても良い。ゲート絶縁膜４上に形成された上記ゲート電極５は、例えば低抵抗多結晶シリコン膜の単体膜からなるが、低抵抗多結晶シリコン膜上にシリサイド層を設けた積層膜または低抵抗多結晶シリコン膜上にバリアメタル膜を介してメタル膜を設けた積層構造としても良い。上記シリサイド層としては、例えばタングステンシリサイドやコバルトシリサイドがある。また、上記バリアメタル膜としては、例えば窒化タングステン膜があり、上記メタル膜としては、例えばタングステンがある。ゲート電極５の側面には、例えば酸化シリコン膜からなるサイドウォール６が形成されている。このようなウエハ１Ｗの主面上には絶縁膜（第１絶縁膜）７ａが堆積されている。絶縁膜７ａは、例えば酸化シリコン膜からなる。絶縁膜７ａ上には第１層配線８ａが形成されている。第１層配線８ａは、例えば窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）および窒化チタンが下層から順に堆積されてなる。アルミニウムに代えて、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅（Ｃｕ）合金等のようなアルミニウム系メタルを用いても良いし、第１層配線８ａをタングステン膜の単体膜で形成しても良い。ここでは第１層配線８ａが、絶縁膜７ａに形成されたコンタクトホール９内のプラグ１０ａを通じて半導体領域３と電気的に接続されている。プラグ１０ａは、例えばタングステンからなる。また、絶縁膜７ａ上には、絶縁膜（第２絶縁膜）７ｂが上記第１層配線８ａを覆うように堆積されている。絶縁膜７ｂは、例えば酸化シリコン膜からなる。
【００２１】
続いて、ベーキング処理等によるウエハ１Ｗの主面上の吸着水分の除去、有機溶剤による表面の脱脂、洗浄、水洗による汚染の除去および回転ブラシやジェット水流等による塵埃の物理的除去等のようなレジスト塗布前処理を施した後、図９に示すように、上記のようなウエハ１Ｗの主面上、すなわち、絶縁膜７ｂ上に、例えばポジ型のレジスト膜１１をスピン塗布法等により堆積する（図７の工程１０１）。すなわち、ウエハ１Ｗを回転塗布機（Ｓｐｉｎ  Ｃｏａｔｅｒ）にセットし、ウエハ１Ｗの主面上にレジスト膜を滴下しつつ、所望の回転速度でウエハ１Ｗの主面内全面にレジスト膜を広げた後、回転速度を速くして余分なレジスト膜を遠心力で飛散させ、ウエハ１Ｗの主面上のレジスト膜の厚さが均一になるようにする。レジスト膜１１の厚さは、例えば７７０ｎｍ程度である。続いて、プレベーク処理を施す。プレベーク処理は、レジスト膜１１中の残留溶剤を蒸発させ、後の露光処理時の露光光による光化学反応の効率を高め、安定化させる目的や後の現像処理時のレジスト膜１１の膨潤（Ｓｗｅｌｌｉｎｇ）や膜剥がれを抑え、レジスト膜１１と下地の絶縁膜７ｂとの接着性を高める目的を有している。続いて、半導体集積回路装置の製造工程で用いられている通常の縮小投影露光処理を施した後（図７の工程１０２）、現像液（Ｄｅｖｅｌｏｐｅｒ）によって現像処理を施すことにより（図７の工程１０３）、図１０に示すように、ウエハ１Ｗの主面上に、レジストパターン１１ａを形成する。このレジストパターン１１ａは、スルーホール形成領域が露出され、それ以外を覆うような形状で形成されている。レジストパターン１１ａが除去された開口部１２はスルーホール形成領域であり、その平面形状はほぼ円形状とされている。続いて、例えばブチルアセテート等のようなリンス液により現像液を洗浄する（図７の工程１０４）。図１１はリンス液１３による洗浄処理時のウエハ１Ｗの要部拡大断面図を示している。ここにはリンス液１３中に浮遊するレジスト残渣１４がレジストパターン１１ａの開口部１２の底部に残留している様子が示されている。続いて、ウエハ１Ｗに対してスピン乾燥処理を施す。すなわち、ウエハ１Ｗをその主面内に平行になるように回転させながら乾燥させる（図７の工程１０５）。図１２はスピン乾燥処理後のウエハ１Ｗの要部拡大断面図を示している。図１２に示すように、レジストパターン１１ａの開口部１２の底にレジスト残渣１４が残されたままとなってしまう場合がある。上記のようにウエハ１Ｗの主面の中央領域の開口部１２等では、上記のように特にこのようなレジスト残渣１４の問題が生じ易い。続いて、ウエハ１Ｗに対してポストベーク処理を施す。ポストベーク処理は、レジストパターン１１ａまたはエッチング面に残留した現像液、リンス液、洗浄液等を揮発、除去し、後続のドライエッチング処理時での耐性や下地の絶縁膜７ｂとの接着性を強化することを目的として有している。続いて、ウエハ１Ｗは、レジストパターン１１ａの寸法精度、合わせ精度、欠陥、塵埃等の外観検査が行われた後、次のドライエッチング工程に送られる。
【００２２】
次に、ドライエッチング工程について説明する。ドライエッチング装置は、例えば平行平板型の二周波励起ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置を用いた。まず、上記検査工程が終了したウエハ１Ｗをドライエッチング装置のチャンバ内にセットする。このドライエッチング装置は枚葉式なので１枚のウエハ１Ｗを収容する。続いて、ドライエッチング装置の回転ポンプ等によりチャンバ内を減圧する。ここで、本実施の形態では、最初から絶縁膜７ｂのエッチング処理を施さないで、ウエハ１Ｗに対して軽くアッシング処理を施した後（図７のライトアッシング工程１０６）、絶縁膜７ｂのエッチング処理を施す（図７のメインエッチング工程１０７）。このようにメインエッチング処理の前にライトアッシング処理を施すことにより、レジストパターン１１ａの開口部１２の底部のレジスト残渣１４を図１３に示すように除去することができる。そして、レジストパターン１１ａの開口部１２底部のレジスト残渣１４を除去した状態で、レジストパターン１１ａをエッチングマスクとして、プラズマドライエッチング処理を施すことにより、図１４に示すように、レジストパターン１１ａから露出する絶縁膜７ｂ部分を除去してスルーホール（配線開口部）１５を形成する。これにより、スルーホール１５を第１層配線８ａの上面に確実に達した状態で形成することができる。このように、本実施の形態ではスルーホール１５の形成不良の発生を低減または防止できるので、スルーホール１５での導通不良の発生を低減または防止できる。したがって、半導体集積回路装置の歩留まりを向上させることができる。また、ライトアッシング処理をドライエッチング装置内でドライエッチング処理と一貫して行うので、ライトアッシング処理を追加したからといって、半導体集積回路装置の製造時間が増大することもないし、新たな製造装置を追加する訳でもないので半導体集積回路装置のコストが増大することもない。上記スルーホール１５の深さ（絶縁膜７ｂの上面から第１層配線８ａの上面までの距離）は、例えば８００ｎｍ程度である。また、スルーホール１５は平面略円形状をしており、その直径は、例えば０．２８μｍ程度である。したがって、スルーホール１５のアスペクト比は、例えば約３である。
【００２３】
図１５は、上記ライトアッシング工程およびメインエッチング工程のチャンバ内圧力、上部電極、下部電極、フルオロカーボン系ガス（Ｃ５Ｆ８）、酸素（Ｏ２）およびアルゴン（Ａｒ）ガスのシーケンスの一例を示している。
【００２４】
まず、ライトアッシングについて説明する。時刻ｔ０〜ｔ１は、ライトアッシング処理前のチャンバ内の安定化のための調整時間であり、例えば１分程度である。この時刻ｔ０〜ｔ１では、ドライエッチング装置の上部電極および下部電極には電力を印加せず、チャンバ内にプラズマを形成しない。続く時刻ｔ１〜ｔ２は、ライトアッシング処理時間である。この時刻ｔ１〜ｔ２では、ドライエッチング装置の上部電極および下部電極に高周波電力を印加し、チャンバ内にプラズマを形成してレジスト残渣１４を除去する。ここでは、例えば５０ｎｍ程度の厚さのレジスト残渣を除去できるような条件でライトアッシング処理を施す。このため、レジストパターン１１ａの上部も厚さ５０ｎｍ程度除去されるので、ライトアッシング処理後のレジストパターン１１ａの厚さは、例えば７２０ｎｍ程度となる。また、時刻ｔ０〜ｔ２では、チャンバ内に酸素およびアルゴンガスのみを流し、Ｃ５Ｆ８ガスは流さない。
【００２５】
次に、メインエッチングについて説明する。時刻ｔ２〜ｔ３は、メインエッチング処理前のチャンバ内の安定化のための調整時間であり、例えば１分程度である。この時刻ｔ２〜ｔ３では、ドライエッチング装置の上部電極および下部電極には電力を印加せず、チャンバ内にプラズマを形成しない。続く時刻ｔ３〜ｔ４は、メインエッチング処理時間であり、例えば２〜３分程度である。この時刻ｔ３〜ｔ４では、ドライエッチング装置の上部電極および下部電極に高周波電力を印加し、チャンバ内にプラズマを形成して、レジストパターン１１ａから露出する絶縁膜７ｂを選択的にエッチングする。ここでは、例えば厚さ８００ｎｍ程度の厚さの絶縁膜７ｂを除去できるような条件でエッチング処理を施す。また、時刻ｔ２〜ｔ４では、チャンバ内に、Ｃ５Ｆ８、酸素およびアルゴンの混合ガスを流す。上記メインエッチング処理時のエッチングガス中のＣ５Ｆ８は主反応ガスである。主反応ガスとしてＣ５Ｆ８を採用したのは、例えば（１）炭素の数が多いほど、堆積物（ＣｘＦｙ）のデポ性を良好にでき、対レジスト選択比を向上させることができる、（２）スルーホール１５の内壁の保護性を堆積膜（ＣｘＦｙ）により向上でき、また、エッチング反応と堆積反応とのバランスが良いので、スルーホール１５の垂直形状を向上させることができる、（３）レジスト膜上に堆積膜（ＣｘＦｙ）が被着することでレジスト膜の保護性を向上させることができるので、スルーホール１５の加工寸法を向上させることができる、（４）Ｃ５Ｆ８ガスは地球温暖化ポテンシャル（ＧＷＰ）（９０〜１００）、大気中での寿命（１年）が、ＣＦ４（ＧＷＰ；６５００，寿命；５００００年）、Ｃ４Ｆ８（ＧＷＰ；８７０，寿命；３２００年）等と比べて極めて低い、（５）可燃性、爆発性、毒性の面でも特に問題とはならない等の理由からである。ただし、Ｃ５Ｆ８単独で用いずに、上記エッチングガスにさらにＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ４Ｆ８を添加しても良い。すなわち、フッ素（Ｆ）を有するガスを添加することで、上記した堆積物（ＣｘＦｙ）を除去し、デポ性を抑えることが可能となる。また、Ｃ５Ｆ８に代えて、Ｃ４Ｆ８を用いても良い。本発明者の検討によれば、主反応ガスとしてＣ５Ｆ８等のように炭素の数が５以上のフルオロカーボン系のガスを用いる場合に本実施の形態を適用することが最も好ましいが、炭素数が５以上でなくてもフルオロカーボン系のガス中の炭素数が相対的に多くなる程（すなわち、炭素とフッ素との比（Ｆ／Ｃ）が小さい程）、対レジスト選択比が高くなり、問題が生じ易くなるので、主反応ガスとしてＣ４Ｆ８を用いる場合にも本実施の形態を適用することが好ましい。Ｃ４Ｆ８については、現状は問題が顕在化していないが、問題発生のメカニズムは生じていることが予想できるので、今後、スルーホール１５の寸法縮小やアスペクト比の増大等に応じて問題が顕在化する恐れがあり、本実施の形態を適用することが好ましい。本発明者の検討によれば、フルオロカーボン系のガスの炭素（Ｃ）とフッ素（Ｆ）との比（Ｆ／Ｃ）が、例えば２または２よりも小さいものを使用する場合に本実施の形態を適用することが好ましい。また、上記メインエッチング処理時のエッチングガス中の酸素（Ｏ２）は、上記添加反応ガスである。酸素は、被エッチング膜表面上の堆積膜の生成を抑制する機能を有しているため、酸化膜（ＳｉＯ２）の開口性の向上、スルーホール１５の垂直形状の実現に寄与するが、レジストパターン１１ａの表面上の上記堆積膜をも除去してしまうので、酸素の量が多すぎると対レジスト選択比の低下につながる。酸素の流量比が小さすぎる（Ｏ２ガス流量が相対的に少ない）場合、上記堆積膜の生成の抑制の効果が少なくなり、酸化膜上でも堆積膜が厚くなり、エッチングが進行しなくなる。また、スルーホール１５の内壁の堆積膜も除去され難くなるため、形状が劣化する。一方、酸素ガス流量比が大きすぎる場合（Ｏ２ガス流量が相対的に多い）、レジストパターン１１ａの表面上の上記堆積膜が薄くなってしまいレジストパターン１１ａのエッチングが進行する（対レジスト選択比が低下する）。さらに、メインエッチング処理時のエッチングガス中のアルゴンガスは上記希釈ガスである。希釈ガスは、プラズマ中で電離してイオンとなりエッチャント（ｅｔｃｈｉｎｇ  ｓｐｅｃｉｅｓ）と被エッチング膜との反応を促進させることに加えて、エッチングガス中の反応ガス濃度を希釈して過剰なエッチングおよび堆積反応が生じないようにする機能を有している。希釈ガスとしてアルゴンガスを使用したのは、不活性ガスであるため化学反応によって他のガスとの反応生成物を生じないためである。また、アルゴンガスにヘリウム（Ｈｅ）ガス等を添加することで反応を制御することも可能である。また、アルゴンガスに代えてヘリウムガス等の不活性ガスを用いることもできる。
【００２６】
上記のように本実施の形態においては、ライトアッシング処理とメインエッチング処理とをそれぞれ独立させ分けて行うことにより、各々の処理目的に適した制御および処理ができる。例えばライトアッシング処理およびメインエッチング処理での酸素量を各々の処理に最適な値に容易にかつ的確に設定できる。このため、ライトアッシング処理では他に大きな悪影響を与えない範囲で、かつ、レジスト残渣１４の残留量に応じたアッシング条件の設定ができるので、レジスト残渣１４を良好に除去できる。一方、メインエッチング処理では、酸素の流量が多いとボーイングと称するスルーホール１５の形状不良が発生する場合があるが、ボーイング等の形状不良が発生しないように酸素流量を設定できるので、スルーホール１５の形状の安定性を向上できる。また、例えばメインエッチング処理では、酸素の流量が多いと、スルーホール１５の底部から露出する第１層配線８ａの窒化チタン層のエッチング選択比が低下し、上記窒化チタン層のけずれ量が増大する結果、第１層配線８ａ自体の抵抗および第１層配線８ａとスルーホール１５内のプラグとの接触抵抗が変動する場合がある。そして、スルーホール１５の直径は微細化される傾向にあり、また、スルーホール１５内に埋め込まれる導体膜としてタングステン等のようなアルミニウムよりも抵抗値の高い導体膜が使用されることもあるので、上記窒化チタン層のけずれ量の増大は抵抗値増大に大きく影響することが予想される。本実施の形態では上記のようにメインエッチング処理での酸素量を最適な値に容易にかつ的確に設定できるので、第１配線８ａの窒化チタン層が過剰にエッチングされないように窒化チタン層でエッチングをストップさせることができ、第１層配線８ａ自体の抵抗および第１層配線８ａとスルーホール１５内のプラグとの接触抵抗の変動を抑制することができる。これらにより、半導体集積回路装置の歩留まりを向上できる上、再現性の高いドライエッチング処理が可能となる。
【００２７】
上記のようなドライエッチング工程後、ウエハ１Ｗ上のレジストパターン１１ａを図１６に示すようにアッシング法により全て除去する（図７の工程１０８）。続いて、ウエハ１Ｗの主面上に、例えばタングステン等からなる導体膜をスパッタリング法またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積した後、その導体膜をスルーホール１５内のみに残されるように化学機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により研磨することにより、図１７に示すように、スルーホール１５内にプラグ１０ｂを形成する。プラグ１０ｂは、第１層配線８ａと電気的に接続されている。プラグ１０ｂの形成工程でタングステン等からなる導体膜を堆積する前に、窒化チタン等のような導体膜を堆積することにより、プラグ１０ｂを相対的に薄い窒化チタン層と、相対的に厚いタングステン層との２層構造としても良い。また、スルーホール１５内に第２層配線の一部をそのまま埋め込む構造としても良い。その後、ウエハ１Ｗの主面上に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスパッタリング法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図１８に示すように、第２層配線８ｂを形成する。第２層配線８ｂはプラグ１０ｂを通じて第１層配線８ａと電気的に接続されている。第２層配線８ｂでも、アルミニウムに代えて、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅（Ｃｕ）合金を用いても良い。これ以降は、通常の半導体集積回路装置の製造方法を経て半導体集積回路装置の製造を完了する。
【００２８】
図１９はライトアッシング処理追加後のウエハ１Ｗの主面の不良分布を模式的に示している。不良が発生した半導体チップに斜線のハッチングが付されている。図１と比較して、ウエハ１Ｗの中央領域の不良発生率が低下したことが分かる。また、図２０は対策前後の半導体集積回路装置の歩留まりの推移を示している。Ｂが対策前、Ａが対策後を示している。また、Ｃ１〜Ｃ１７は製品の推移を示している。本実施の形態によれば、平均歩留まりを約１５％程度向上させることができた。
【００２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３０】
例えば上記ＭＩＳＱの形成工程後のウエハ１Ｗの主面上に、例えば窒化シリコン膜からなる薄い絶縁膜をＣＶＤ法等によって堆積した後、その上に絶縁膜７ａを堆積する工程を有する半導体集積回路装置の製造方法において、その絶縁膜７ａおよび窒化シリコン膜からなる薄い絶縁膜に、基板の上面に達するようなコンタクトホール（配線開口部）を形成する場合に本実施の形態を適用することもできる。
【００３１】
また、ダマシン配線構造の配線溝（配線開口部）やスルーホール（配線開口部）の形成時に本実施の形態を用いることもできる。また、基板に達する前記コンタクトホール９の形成工程にも適用できる。
【００３２】
また、基板にＭＩＳが形成されているものに限定されるものではなく、例えばバイポーラトランジスタ、ダイオードまたは抵抗等が形成されているものにも適用できる。
【００３３】
また、前記実施の形態ではポジ型のレジスト膜を使用した半導体集積回路装置の製造方法に本実施の形態を適用した場合ついて説明したが、これに限定されずネガ型のレジスト膜を使用した場合にも本実施の形態を適用できる。
【００３４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体集積回路装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えば液晶パネルやマイクロマシンの製造方法にも適用できる。
【００３５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００３６】
すなわち、フォトレジストパターン形成後のウエハに対して酸素を有する混合ガスを用いたプラズマアッシング処理を施すことによりフォトレジストパターンの開口部のフォトレジスト残渣を除去した後、前記フォトレジストパターンをエッチングマスクとして、前記ウエハに対してフルオロカーボン系のガスと酸素と希釈ガスとの混合ガスを用いたドライエッチング処理を施すことにより前記フォトレジストパターンから露出する絶縁膜をエッチングして前記絶縁膜に配線開口部を形成することにより、前記配線開口部での前記フォトレジスト残渣に起因する開口不良の発生を低減または防止でき、前記配線開口部での導通不良の発生を低減または防止できるので、半導体集積回路装置の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図１】ウエハの主面の不良分布を模式的に示すウエハの全体平面図である。
【図２】図１のウエハの外観解析結果を示すウエハの要部断面図である。
【図３】現像処理後の現像液を洗浄するためのリンスに浸された状態のウエハを模式的に示す要部断面図である。
【図４】図３の洗浄処理後のスピン乾燥処理後のウエハを模式的に示す要部断面図である。
【図５】ドライエッチング処理中のウエハを模式的に示す要部断面図である。
【図６】図５に続くドライエッチング処理中のウエハを模式的に示す要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例のフロー図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１５】図１３および図１４の半導体集積回路装置の製造工程におけるチャンバ内圧力、上部電極、下部電極、フルオロカーボン系ガス、酸素およびアルゴンガスのシーケンスの一例の説明図である。
【図１６】図１４に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法で製造されたウエハの不良分布を模式的に示すウエハの全体平面図である。
【図２０】本実施の形態の適用前後の半導体集積回路装置の歩留まりの様子を示すグラフ図である。
【符号の説明】
１Ｗ  ウエハ
１Ｓ  半導体基板
２  分離部
３  半導体領域
４  ゲート絶縁膜
５  ゲート電極
６  サイドウォール
７ａ  絶縁膜（第１絶縁膜）
７ｂ  絶縁膜（第２絶縁膜）
８ａ  第１層配線
８ｂ  第２層配線
９  コンタクトホール
１０ａ，１０ｂ  プラグ
１１  フォトレジスト膜
１１ａ  フォトレジストパターン
１２  開口部
１３  リンス液
１４  フォトレジスト残渣
１５  スルーホール（配線開口部）
５０  ウエハ
５１  絶縁膜
５２ａ，５２ｂ  スルーホール
５３ａ，５３ｂ  導体膜
５４ａ，５４ｂ  配線
５５  リンス
５６  フォトレジストパターン
５７ａ，５７ｂ  開口部
５８  フォトレジスト残渣
【図１】
2004235409.tif 000003
【図２】
2004235409.tif 000004
【図３】
2004235409.tif 000005
【図４】
2004235409.tif 000006
【図５】
2004235409.tif 000007
【図６】
2004235409.tif 000008
【図７】
2004235409.tif 000009
【図８】
2004235409.tif 000010
【図９】
2004235409.tif 000011
【図１０】
2004235409.tif 000012
【図１１】
2004235409.tif 000013
【図１２】
2004235409.tif 000014
【図１３】
2004235409.tif 000015
【図１４】
2004235409.tif 000016
【図１５】
2004235409.tif 000017
【図１６】
2004235409.tif 000018
【図１７】
2004235409.tif 000019
【図１８】
2004235409.tif 000020
【図１９】
2004235409.tif 000021
【図２０】
2004235409.tif 000022