(57)【要約】【課題】非同期入力を有する電子回路システムの検証において、すべての入力タイミングによる動作検証を効率的に行う。【解決手段】検証対象システムの最速クロックにより入力される非同期入力信号をサンプリングするサンプリング回路１１６と、非同期入力信号の１周期分のサンプリング値を格納するラインメモリ１１３と、最速クロックをカウントする１１７カウンタと、遅延時間カウンタのカウント上限値を設定するレジスタ１１８と、カウンタがカウント上限値までカウントしたことを検出してラインメモリ読み出しタイミング信号を生成する読み出し制御回路１１９と、ラインメモリ読み出しタイミング信号に応答してラインメモリに格納されたサンプリング値を読み出し非同期入力信号を再現する非同期入力信号整形回路１２０とを備える。【選択図】　図１
2004127011.tif 000002
【特許請求の範囲】
【請求項１】
非同期入力信号が入力される検証対象システムの検証を行うシステム検証装置であって、
前記検証対象システムの最速クロックにより前記非同期入力信号をサンプリングするサンプリング手段と、
前記非同期入力信号の１周期分のサンプリング値を格納するメモリと、
前記最速クロックをカウントする遅延時間カウンタと、
前記カウンタのカウント上限値を設定する遅延時間設定レジスタと、
前記遅延時間カウンタが前記カウント上限値までカウントしたことを検出してメモリ読み出しタイミング信号を生成する読み出し制御手段と、
前記メモリ読み出しタイミング信号に応答して前記メモリに格納されたサンプリング値を読み出し前記非同期入力信号の波形を再現する信号整形手段と、
を具備することを特徴とするシステム検証装置。
【請求項２】
同一遅延時間を有する非同期入力信号の検証対象システムへの入力回数を設定する入力回数設定レジスタを具備し、前記遅延時間カウンタでカウント上限値までカウントしたことを検出してメモリ読み出しタイミング信号を生成する動作を前記入力回数だけ繰り返すことを特徴とする請求項１記載のシステム検証装置。
【請求項３】
前記非同期入力信号の１周期内において遅延時間の累積回数をカウントする遅延時間累積回数カウンタを具備し、前記メモリ読み出しタイミング信号を生成した後に前記遅延時間累積回数をカウントした上で一連の検証動作を繰り返すものであり、前記メモリ読み出しタイミング信号を、前記遅延時間カウンタが前記カウント上限値までカウントした後に、さらに前記遅延時間累積回数カウンタが示す回数だけ前記カウント上限値まで繰り返しカウントしたことを検出して生成することを特徴とする請求項１記載のシステム検証装置。
【請求項４】
前記非同期入力信号の１周期内において遅延時間の累積回数をカウントする遅延時間累積回数カウンタを具備し、前記メモリ読み出しタイミング信号を生成する動作を前記入力回数だけ繰り返した後に前記遅延時間累積回数をカウントした上で一連の検証動作を繰り返すものであり、前記メモリ読み出しタイミング信号を、前記遅延時間カウンタが前記カウント上限値までカウントした後に、さらに前記遅延時間累積回数カウンタが示す回数だけ前記カウント上限値まで繰り返しカウントしたことを検出して生成することを特徴とする請求項２記載のシステム検証装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路システムのシステム検証装置に関し、特に、非同期入力を有する電子回路システムを効率的に検証する技術に関する。
【０００２】
【従来の技術】
従来の非同期入力を有する電子回路システムの検証技術は、例えば特許文献１に記載されている。
【０００３】
【特許文献１】
特許第３１６２３１６号公報
【０００４】
図４は特許文献１に記載された電子回路システムの検証装置の構成を示すブロック図である。図４において、４０１はプログラム可能なデバイス、４０２は入力タイミング調整部、４０３は検証対象回路との接続部、４０４は基本タイミング生成部、４０５は出力ストローブ信号生成部、４０６は表示部、４０７は手動調整インタフェース部、４０８は制御部である。
【０００５】
基本タイミング生成部４０４は、プログラム可能なデバイス４０１、入力タイミング調整部４０２、出力ストローブ信号生成部４０５のそれぞれに対して、動作の基準となる複数のタイミング信号を供給する。ＨＤＬ記述と等価な回路を構築することができるプログラム可能なデバイス４０１はテストパタンを生成し、入力タイミング調整部４０２でタイミングを制御した後、このテストパタンを検証対象回路との接続部４０３を介して検証対象回路へ入力する。検証対象回路の出力は検証対象回路との接続部４０３を介してプログラム可能なデバイス４０１に入力され、その際に出力ストローブ信号生成部４０５のストローブ信号が使用される。
【０００６】
このように、ＨＤＬ記述の時間情報および制御情報を抽出し、プログラム可能なデバイスを用いて等価な回路を構築し、ＨＤＬ記述と同様のテストを実行することにより、非同期タイミングにおける入力値印加や出力期待値比較を実施することができ、ＨＤＬ記述と等価な実環境を実現することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の方法においては、検証対象回路へ非同期信号を入力して検証を行う際にテスト効率について特別な配慮が行われていないため、時間的な観点からすべての入力タイミングによる動作検証を行うことは困難であるという問題がある。
【０００８】
本発明はかかる点に鑑みてなされたものであり、非同期入力を有する電子回路システムの検証において、すべての入力タイミングによる動作検証を効率的に行うことができるシステム検証装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るシステム検証装置は、非同期入力信号が入力される検証対象システムの検証を行うシステム検証装置であって、前記検証対象システムの最速クロックにより前記非同期入力信号をサンプリングするサンプリング手段（サンプリング回路１１６）と、前記非同期入力信号の１周期分のサンプリング値を格納するメモリ（ラインメモリ１１３）と、前記最速クロックをカウントする遅延時間カウンタ（カウンタ１１７）と、前記カウンタのカウント上限値を設定する遅延時間設定レジスタ（レジスタ１１８）と、前記遅延時間カウンタが前記カウント上限値までカウントしたことを検出してメモリ読み出しタイミング信号を生成する読み出し制御手段（読み出し制御回路１１９）と、前記メモリ読み出しタイミング信号に応答して前記メモリに格納されたサンプリング値を読み出し前記非同期入力信号の波形を再現する信号整形手段（非同期入力信号整形回路１２０）とを備えるものである。
【００１０】
上記構成によれば、遅延時間設定レジスタの設定値に従って遅延されたタイミングでメモリ読み出しタイミング信号が生成され、メモリに保持された非同期入力信号が読み出されて検証対象システムに入力されるため、検証対象システムに入力される非同期入力信号に対して任意の遅延時間を設定して検証対象システムの検証を行うことができる。これにより、すべての入力タイミングで非同期信号を入力することができるため、検証精度の向上と検証期間の短縮を図ることができる。
【００１１】
本発明の請求項２に係るシステム検証装置は、請求項１記載のシステム検証装置において、同一遅延時間を有する非同期入力信号の検証対象システムへの入力回数を設定する入力回数設定レジスタを具備し、前記遅延時間カウンタでカウント上限値までカウントしたことを検出してメモリ読み出しタイミング信号を生成する動作を前記入力回数だけ繰り返すものである。
【００１２】
上記構成によれば、同一遅延時間を有する非同期入力信号の検証対象システムへの入力が任意に設定された入力回数だけ繰り返されるため、検証対象システムやシステム検証装置のさまざまな変動要因がある中で繰り返して検証対象システムの検証を行うことができ、検証の信頼性を向上させることができる。
【００１３】
本発明の請求項３に係るシステム検証装置は、請求項１記載のシステム検証装置において、非同期入力信号の１周期内において遅延時間の累積回数をカウントする遅延時間累積回数カウンタを具備し、メモリ読み出しタイミング信号を生成した後に前記遅延時間累積回数をカウントした上で一連の検証動作を繰り返すものであり、前記メモリ読み出しタイミング信号を、遅延時間カウンタがカウント上限値までカウントした後に、さらに前記遅延時間累積回数カウンタが示す回数だけカウント上限値まで繰り返しカウントしたことを検出して生成するものである。
【００１４】
本発明の請求項４に係るシステム検証装置は、請求項２記載のシステム検証装置において、非同期入力信号の１周期内において遅延時間の累積回数をカウントする遅延時間累積回数カウンタを具備し、メモリ読み出しタイミング信号を生成する動作を入力回数だけ繰り返した後に前記遅延時間累積回数をカウントした上で一連の検証動作を繰り返すものであり、前記メモリ読み出しタイミング信号を、遅延時間カウンタがカウント上限値までカウントした後に、さらに前記遅延時間累積回数カウンタが示す回数だけカウント上限値まで繰り返しカウントしたことを検出して生成するものである。
【００１５】
上記構成によれば、一連の検証動作の繰り返しにおいて、メモリ読み出しタイミング信号の生成タイミングを、遅延時間設定レジスタに任意に設定された遅延時間単位で増加させていくことができるため、例えば、非同期入力信号を最速クロックの１周期ずつ遅延させれば、すべての入力タイミングで検証を行うことができ、検証精度を向上させることができる。一方、最速クロック毎に非同期入力信号を入力して検証を行う必要がないことが明らかな場合は、非同期入力信号を最速クロックの複数周期ずつ遅延させることで検証時間を短縮させることができる。このように自由に検証精度を設定できるため、検証効率を向上させることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係るシステム検証装置の構成を示すブロック図である。システム検証装置１０１は非同期入力信号１１１をもとにテスト用非同期入力信号１２１を生成し、これを検証対象システム１０２に供給する。
【００１７】
システム検証装置１０１において、１１２は非同期入力信号１１１の入力ポート、１１３は非同期入力信号１１１を一時格納するためのラインメモリ、１１４は検証対象システム１０２内の最速クロック、１１５は最速クロック１１４を生成する発信器、１１６は非同期入力信号１１１を最速クロック１１４でサンプリングするサンプリング回路、１１７は最速クロック１１４をカウントするカウンタ、１１８はカウンタ１１７のカウント上限値を設定するレジスタ、１１９はカウンタ１１７がカウント上限値までカウントしたことの検出しラインメモリ読み出しタイミング信号とラインメモリのアドレスを生成する読み出し制御回路、１２０はラインメモリからサンプリング値を読み出して非同期入力信号の波形を再現する非同期入力信号整形回路、１２２は出力ポートである。
【００１８】
このように構成されたシステム検証装置１０１において、１周期分の非同期入力信号１１１はラインメモリ１１３にサンプリング値として保存され、カウンタ１１７がレジスタ１１８のカウント上限値までカウントすると読み出し制御回路１１９がこれを検出し、読み出し制御回路１１９がラインメモリ読み出しタイミング信号を出力すると、ラインメモリ１１３に保存された１周期分のサンプリング値が読み出される。読み出された１周期分のサンプリング値から非同期入力信号整形回路１２０により非同期入力信号が再現され、テスト用非同期入力信号１２１として出力ポート１２２を介して検証対象システム１０２へ出力される。
【００１９】
図２は、本実施の形態のシステム検証装置において、検証対象システムへの非同期入力信号を遅延させる方法を説明する図である。図２において、非同期入力信号１１１は、サンプリング回路１１６にて最速クロック１１４を用いてサンプリングされた後、ラインメモリ１１３に格納される。
【００２０】
レジスタ１１８にはＮｉｎとＮｓｙｓの２値が設定でき、この２値によりラインメモリ１１３の読み出しタイミングが制御される。Ｎｉｎは同一遅延時間を有する非同期入力信号の検証対象システムへの入力回数である。Ｎｓｙｓはカウンタ１１７に対するカウント上限値であり、単位遅延時間を最速クロック数で表したものである。カウンタ１１７がカウント上限値までカウントしたことを読み出し制御回路１１９が検出することにより、ラインメモリ１１３の読み出しタイミングにおける単位遅延時間分の時間遅延が得られる。
【００２１】
読み出し制御回路１１９がカウンタ１１７を監視し、同一遅延時間のラインメモリ読み出しタイミング信号を生成する動作をＮｉｎ回繰り返すことにより、検証対象システム１０２へのテスト用非同期入力信号１２１として同一遅延時間の入力がＮｉｎ回繰り返される。
【００２２】
一方、遅延時間を制御するために、単位遅延時間分の時間遅延の累積回数をカウントする遅延時間累積回数カウンタを読み出し制御回路１１９の内部に備え、初期値は０とし、上記同一遅延時間のラインメモリ読み出しタイミング信号をＮｉｎ回生成し終えると、この遅延時間累積回数カウンタをカウントアップする。
【００２３】
遅延時間の制御は、カウンタ１１７がカウント上限値までカウントした後に、さらに遅延時間累積回数カウンタが示す回数だけカウント上限値まで繰り返しカウントしたことを検出したときにラインメモリ読み出しタイミング信号を生成するようにする。遅延時間累積回数カウンタの働きにより、ラインメモリ１１３の読み出しタイミングにおける遅延時間は、時刻推移につれて最速クロックの周期ＴｓｙｓをＮｓｙｓ倍した単位遅延時間ずつ増加する。図２ではＮｓｙｓが１の場合を図示している。
【００２４】
ここで、非同期入力信号１１１の周期をＴｉｎとする。累積回数カウンタがＴｉｎ／（Ｔｓｙｓ・Ｎｓｙｓ）回の累積回数をカウントすると、遅延時間が非同期入力信号の１周期に達するので、遅延時間累積回数カウンタを０に戻す。
【００２５】
以上のことから、本実施の形態のシステム検証装置において、非同期入力信号のすべての入力タイミングでの動作検証を実施するために要する時間ｔは、ｔ＝（Ｔｉｎ／（Ｎｓｙｓ・Ｔｓｙｓ））×Ｎｉｎ×Ｔｉｎで示される。この式に示すように、設定値Ｎｉｎを大きく設定することにより、検証精度を向上させることができるが検証時間は長くなる。また、設定値Ｎｓｙｓを大きく設定することにより、検証時間を短縮することができるが検証精度は低くなる。以上のように、レジスタ１１７への設定値を自由に変更することにより、検証者は検証時間と検証精度を自由に設定することができる。
【００２６】
図３は、本実施の形態のシステム検証時において、レジスタ１１７への設定値に従い非同期入力信号１１１が時刻推移につれて遅延される様子を説明する図である。図３において、テスト用非同期入力信号１２１は、検証対象システムへＮｉｎ回入力された後、最速クロックの周期ＴｓｙｓをＮｓｙｓ倍した単位遅延時間分だけ遅延時間が増加され、再度、検証対象システムへＮｉｎ回入力される。この手順を繰り返し、遅延時間が非同期入力信号の１周期Ｔｉｎ分に達すると、非同期入力信号のすべての入力タイミングにおいて検証を実施したことになる。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、検証対象システムに入力される非同期入力信号に対して任意の遅延時間を設定した検証対象システムの検証を可能にすることにより、すべての入力タイミングで非同期信号を入力することができるため、検証精度の向上と検証期間の短縮を図ることができる。
【００２８】
さらに本発明によれば、同一遅延時間を有する非同期入力信号の検証対象システムへの入力が任意に設定された入力回数だけ繰り返されるため、検証対象システムやシステム検証装置のさまざまな変動要因がある中で繰り返して検証対象システムの検証を行うことができ、検証の信頼性を向上させることができる。
【００２９】
さらに本発明によれば、検証対象システムに入力される非同期入力信号の遅延時間を任意に設定された遅延時間単位で増加させていくことを可能にすることで、検証精度の向上と検証時間の短縮との間で自由に検証精度を設定できるため、検証効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るシステム検証装置の構成を示すブロック図。
【図２】本発明の一実施の形態に係るシステム検証装置において、検証対象システムへの非同期入力信号を遅延させる方法を説明する図。
【図３】本発明の一実施の形態に係るシステム検証装置において、非同期入力信号が時刻推移につれて遅延される様子を説明する図。
【図４】従来の電子回路システムのシステム検証装置の構成例を示すブロック図。
【符号の説明】
１０１　システム検証装置
１０２　検証対象システム
１１１　非同期入力信号
１１２　入力ポート
１１３　ラインメモリ
１１４　検証対象システム内の最速クロック
１１５　発信器
１１６　サンプリング回路
１１７　カウンタ
１１８　レジスタ
１１９　読み出し制御回路
１２０　非同期入力信号整形回路
１２１　テスト用非同期入力信号
１２２　出力ポート
４０１　プログラム可能なデバイス
４０２　入力タイミング調整部
４０３　検証対象回路との接続部
４０４　基本タイミング生成部
４０５　出力ストローブ信号生成部
４０６　表示部
４０７　手動調整インタフェース部
４０８　制御部
【図１】
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【図２】
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【図３】
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【図４】
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