(57)【要約】【課題】焼成しても、全体として反ることの少ない積層セラミックコンデンサを提供する。【解決手段】焼成時における内部電極５６，５８の収縮のタイミングが、セラミック層５２，５４，６０の収縮のタイミングよりも早くなるように、設定すると共に、端子側の外部セラミック層５２の厚さｔ１が、背面側の外部セラミック層５４の厚さｔ２よりも厚くなる（ｔ１＞ｔ２）ように、外部セラミック層５２，５４を構成する。【選択図】　　　　図１
2004134551.tif 000002
【特許請求の範囲】
【請求項１】
セラミック積層体を焼成して成る積層セラミックコンデンサであって、
前記セラミック積層体は、第１の外部セラミック層と第２の外部セラミック層との間に、第１の内部電極と第２の内部電極とを、内部セラミック層を間に介して、複数交互に積層し、前記第１の外部セラミック層の上に複数配置される第１及び第２の端子のうち、前記第１の端子と前記第１の内部電極とを、積層方向に前記第１の外部セラミック層及び内部セラミック層を貫いて電気的に接続する第１のビア電極と、前記第２の端子と前記第２の内部電極とを、前記第１の外部セラミック層及び内部セラミック層を貫いて電気的に接続する第２のビア電極と、を複数形成して成り、
前記焼成時における前記内部電極の収縮のタイミングは、前記セラミック層の収縮のタイミングよりも早くなるように、設定されていると共に、
前記第１の外部セラミック層の厚さは、前記第２の外部セラミック層の厚さよりも厚いことを特徴とする積層セラミックコンデンサ。
【請求項２】
請求項１に記載の積層セラミックコンデンサであって、
前記焼成時における前記ビア電極の収縮率は、前記セラミック層の収縮率よりも小さくなるように、設定されていることを特徴とする積層セラミックコンデンサ。
【請求項３】
請求項２に記載の積層セラミックコンデンサであって、
前記焼成時における前記ビア電極の線収縮率と前記セラミック層の線収縮率との差は、０％以上、１０％以下に設定されていることを特徴とする積層セラミックコンデンサ。
【請求項４】
請求項１ないし請求項３のうちの任意の１つに記載の積層セラミックコンデンサであって、
前記焼成後において、前記第１の外部セラミック層の厚さは、３０μｍ以上、２５０μｍ以下であり、前記第１の外部セラミック層の厚さと前記第２の外部セラミック層の厚さとの差は、０μｍより大きく、５０μｍ以下であることを特徴とする積層セラミックコンデンサ。
【請求項５】
請求項４に記載の積層セラミックコンデンサであって、
前記複数のビア電極のうち、最も近接するビア電極間の距離は、１００μｍ以上、１０００μｍ以下であることを特徴とする積層セラミックコンデンサ。
【請求項６】
積層セラミックコンデンサを製造するための積層セラミックコンデンサ製造方法であって、
（ａ）第１の外部セラミック層と第２の外部セラミック層との間に、第１の内部電極と第２の内部電極とを、内部セラミック層を間に介して、複数交互に積層し、前記第１の外部セラミック層の上に複数配置される第１及び第２の端子のうち、前記第１の端子と前記第１の内部電極とを、積層方向に前記第１の外部セラミック層及び内部セラミック層を貫いて電気的に接続する第１のビア電極と、前記第２の端子と前記第２の内部電極とを、前記第１の外部セラミック層及び内部セラミック層を貫いて電気的に接続する第２のビア電極と、を複数形成して成るセラミック積層体を用意する工程と、
（ｂ）前記セラミック積層体を焼成して、前記積層セラミックコンデンサを得る工程と、
を備え、
前記工程（ａ）は、
（ａ−１）前記内部電極及び前記セラミック層として、前記焼成時における前記内部電極の収縮のタイミングが、前記セラミック層の収縮のタイミングよりも早くなるような電極材料とセラミック材料を用いて、前記内部電極と前記セラミック層を生成する工程と、
（ａ−２）前記第１の外部セラミック層の厚さが、前記第２の外部セラミック層の厚さよりも厚くなるように、前記第１及び第２のセラミック層を生成する工程と、
を含むことを特徴とする積層セラミックコンデンサ製造方法。
【請求項７】
請求項６に記載の積層セラミックコンデンサ製造方法であって、
（ａ−３）前記ビア電極及び前記セラミック層として、前記焼成時における前記ビア電極の収縮率が、前記セラミック層の収縮率よりも小さくなるような電極材料とセラミック材料を用いて、前記ビア電極と前記セラミック層を生成する工程、
を含む積層セラミックコンデンサ製造方法。
【請求項８】
請求項７に記載の積層セラミックコンデンサ製造方法であって、
前記焼成時における前記ビア電極の線収縮率と前記セラミック層の線収縮率との差は、０％以上、１０％以下であることを特徴とする積層セラミックコンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、エリアアレイタイプ（ビアアレイタイプ）の積層セラミックコンデンサに関するものである。
【０００２】
【従来の技術】
エリアアレイタイプの積層セラミックコンデンサは、内部構造として、平面状の内部電極をセラミック層を間に介して複数交互に積層して成り、積層方向にセラミック層を貫くビア電極を多数形成し、そのビア電極によって端子と上記の内部電極とを接続する構造を有している。このような構造を有するエリアアレイタイプの積層セラミックコンデンサは、インダクタンスが小さいため、高周波用の電子部品として用いるのに適している。
【０００３】
このようなエリアアレイタイプの積層セラミックコンデンサとして、従来においては、例えば、下記の特許文献１に記載のものが知られている。
【０００４】
【特許文献１】
特開平１１−２０４３７２号公報
【０００５】
図５は従来におけるエリアアレイタイプの積層セラミックコンデンサを積層方向に切断した場合の断面を示す断面図である。図５に示すように、積層セラミックコンデンサ１０は、２つの外部セラミック層１２，１４との間に、互いにパターンの異なる第１及び第２の内部電極１６，１８を、内部セラミック層２０を間に介して、複数交互に積層すると共に、これらセラミック層を積層方向に貫いて、端子２２と第１の内部電極１６とを電気的に接続する第１のビア電極２４と、端子２６と第２の内部電極１８とを電気的に接続する第２のビア電極２８と、を形成することによって、構成されている。しかも、第１のビア電極２４を流れる電流の向きと端子２６を流れる電流の向きとを異なる向きとしてインダクタンスの低減を図るために、図５に示す積層セラミックコンデンサ１０では、各端子２２，２６をそれぞれ外部セラミック層１２の側のみに配置するようにしている。
【０００６】
このような積層セラミックコンデンサ１０は、セラミック層となるべき複数のセラミックグリーンシートを用意し、特定のセラミックグリーンシート上に内部電極を形成し、これらセラミックグリーンシートを積み重ねてプレスし、ついで切断することによって、個々のコンデンサ本体となるべき寸法の生のチップを得た後、焼成することによって、製造されている。
【０００７】
【発明が解決しようとする課題】
このようなエリアアレイタイプの積層セラミックコンデンサ１０では、一般に、ビア電極は、内部電極と、ビア電極の外周わずか数百μｍでしか接続していないため、ビア電極と内部電極との接続部がしっかりと接続されていないと、インダクタンスが増大してしまう。しかし、焼成時において、例えば、ビア電極の収縮量が、セラミック層の収縮量よりも大きいと、ビア電極と内部電極との間にクラックが入るなどして、ビア電極と内部電極との接続部で十分な接続性が得られず、インダクタンスの増大をもたらす恐れがあった。従って、ビア電極と内部電極との間の接続部において、十分な接続性を得るためには、焼成時におけるビア電極の収縮率を、セラミックス層の収縮率よりも小さくなるように設定することが望ましい。
【０００８】
一方、図５に示す従来の積層セラミックコンデンサ１０では、前述したとおり、各端子２２，２６を外部セラミック層１２の側のみに配置しており、外部セラミック層１４の側には配置していない。そのため、端子側の外部セラミック層１２では、端子２２，２６と内部電極１６，１８との接続を図るために、第１及び第２のビア電極２４，２８がそれぞれ貫通しているのに対し、背面側の外部セラミック層１４では、何れのビア電極も貫通していない。
【０００９】
従って、図５に示す従来の積層セラミックコンデンサ１０において、焼成時におけるビア電極２４，２８の収縮率を、セラミックス層１２，１４，２０の収縮率よりも小さくなるように設定したとすると、端子側の外部セラミック層１２は、貫通するビア電極が多数存在するため、焼成時において、端子側の外部セラミック層１２の収縮量は、貫通するビア電極が存在しない背面側の外部セラミック層１４の収縮量に比べて、小さくなる。
【００１０】
この結果、従来の積層セラミックコンデンサ１０では、焼成後において、図５に点線で示すように、全体として端子側に凸となるように反ってしまうという問題があった。
【００１１】
従って、本発明の目的は、上記した従来技術の問題点を解決し、焼成しても、全体として反ることの少ない積層セラミックコンデンサを提供することにある。
【００１２】
【課題を解決するための手段およびその作用・効果】
上記した目的の少なくとも一部を達成するために、本発明の積層セラミックコンデンサは、セラミック積層体を焼成して成る積層セラミックコンデンサであって、
前記セラミック積層体は、第１の外部セラミック層と第２の外部セラミック層との間に、第１の内部電極と第２の内部電極とを、内部セラミック層を間に介して、複数交互に積層し、前記第１の外部セラミック層の上に複数配置される第１及び第２の端子のうち、前記第１の端子と前記第１の内部電極とを、積層方向に前記第１の外部セラミック層及び内部セラミック層を貫いて電気的に接続する第１のビア電極と、前記第２の端子と前記第２の内部電極とを、前記第１の外部セラミック層及び内部セラミック層を貫いて電気的に接続する第２のビア電極と、を複数形成して成り、
前記焼成時における前記内部電極の収縮のタイミングは、前記セラミック層の収縮のタイミングよりも早くなるように、設定されていると共に、
前記第１の外部セラミック層の厚さは、前記第２の外部セラミック層の厚さよりも厚いことを要旨とする。
【００１３】
本発明においては、第１の外部セラミック層の上に複数の端子が配置されており、第１の外部セラミック層が端子側の外部セラミック層となるため、第１の外部セラミック層は、貫通するビア電極が多数存在する。このため、焼成時におけるビア電極の収縮率を、セラミックス層の収縮率よりも小さくなるように設定したとすると、焼成時において、第１の外部セラミック層の収縮量は、背面側の外部セラミック層である第２のセラミック層の収縮量に比べて、小さくなるため、全体として端子側に凸となるように反る応力が発生する。
【００１４】
一方、本発明においては、上述したように、焼成時における内部電極の収縮のタイミングが、セラミック層の収縮のタイミングよりも早くなるように、設定されている。従って、セラミック積層体を焼成する際には、焼成により、まず、内部電極が収縮し始めようとするが、まだ、収縮しようとしないセラミックス層によって、内部電極は拘束されるため、積層面方向に収縮できずに、積層方向（厚み方向）に収縮する。その後、内部電極がある程度収縮すると、セラミック層が収縮し始めようとするが、既に収縮した内部電極によって、セラミック層は積層面方向において収縮を抑制されてしまう。従って、セラミック積層体において、内部電極の少ない部分では、内部電極の多い部分に比較して、積層面方向の収縮量が大きくなる。また、本発明においては、端子側の外部セラミック層である第１の外部セラミック層の厚さが、背面側の外部セラミック層である第２の外部セラミック層の厚さに比較して、厚くなっている。そのため、セラミック積層体において、端子側の部分は内部電極の少ない部分となり、背面側の部分は内部電極の多い部分となる。従って、焼成時には、端子側の部分が、背面側の部分に比較して、積層面方向の収縮量が大きくなるため、全体として背面側に凸となるように反る応力が発生することになり、その応力は、前述した端子側に凸となるように反る応力と相殺される。
【００１５】
この結果、本発明では、焼成後において、全体として反りの少ない積層セラミックコンデンサを得ることができる。
【００１６】
本発明の積層セラミックコンデンサであって、前記焼成時における前記ビア電極の収縮率は、前記セラミック層の収縮率よりも小さくなるように、設定されていることが好ましい。
【００１７】
このように設定されることによって、ビア電極と内部電極との間の接続部において、十分な接続性を得ることができるため、インダクタンスを低減することができる。
【００１８】
本発明の積層セラミックコンデンサであって、前記焼成時における前記ビア電極の線収縮率と前記セラミック層の線収縮率との差は、０％以上、１０％以下に設定されていることが好ましい。
【００１９】
本発明の積層セラミックコンデンサであって、前記焼成後において、前記第１の外部セラミック層の厚さは、３０μｍ以上、２５０μｍ以下であり、前記第１の外部セラミック層の厚さと前記第２の外部セラミック層の厚さとの差は、０μｍより大きく、５０μｍ以下であることが好ましい。
【００２０】
本発明の積層セラミックコンデンサであって、前記複数のビア電極のうち、最も近接するビア電極間の距離は、１００μｍ以上、１０００μｍ以下であることが好ましい。
【００２１】
焼成時におけるビア電極の線収縮率とセラミック層の線収縮率との差や、第１の外部セラミック層の厚さや、第１及び第２の外部セラミック層の厚さの差や、ビア電極間の距離などを、上記値の範囲に設定することにより、上記効果をより一層高めることができる。
【００２２】
なお、ビア電極の貫通する第１の外部セラミック層の厚さを厚くすると、ビア電極は、その分長くなるが、第１の外部セラミック層の厚さと第２の外部セラミック層の厚さとの差は、５０μｍ以下であるので、インダクタンス特性への影響はほとんどない。
【００２３】
本発明の製造方法は、積層セラミックコンデンサを製造するための積層セラミックコンデンサ製造方法であって、
（ａ）第１の外部セラミック層と第２の外部セラミック層との間に、第１の内部電極と第２の内部電極とを、内部セラミック層を間に介して、複数交互に積層し、前記第１の外部セラミック層の上に複数配置される第１及び第２の端子のうち、前記第１の端子と前記第１の内部電極とを、積層方向に前記第１の外部セラミック層及び内部セラミック層を貫いて電気的に接続する第１のビア電極と、前記第２の端子と前記第２の内部電極とを、前記第１の外部セラミック層及び内部セラミック層を貫いて電気的に接続する第２のビア電極と、を複数形成して成るセラミック積層体を用意する工程と、
（ｂ）前記セラミック積層体を焼成して、前記積層セラミックコンデンサを得る工程と、
を備え、
前記工程（ａ）は、
（ａ−１）前記内部電極及び前記セラミック層として、前記焼成時における前記内部電極の収縮のタイミングが、前記セラミック層の収縮のタイミングよりも早くなるような電極材料とセラミック材料を用いて、前記内部電極と前記セラミック層を生成する工程と、
（ａ−２）前記第１の外部セラミック層の厚さが、前記第２の外部セラミック層の厚さよりも厚くなるように、前記第１及び第２のセラミック層を生成する工程と、
を含むことを要旨とする。
【００２４】
本発明においても、第１の外部セラミック層は、端子側の外部セラミック層となり、貫通するビア電極が多数存在する。このため、焼成時におけるビア電極の収縮率を、セラミックス層の収縮率よりも小さくなるように設定したとすると、焼成時において、第１の外部セラミック層の収縮量は、背面側の外部セラミック層である第２のセラミック層の収縮量に比べて、小さくなるため、全体として端子側に凸となるように反る応力が発生する。
【００２５】
また、本発明においては、上述したように、内部電極及びセラミック層として、焼成時における内部電極の収縮のタイミングが、セラミック層の収縮のタイミングよりも早くなるような電極材料とセラミック材料を用いて、内部電極とセラミック層を生成している。従って、前述したのと同様に、焼成時においては、セラミック積層体において、内部電極の少ない部分では、内部電極の多い部分に比較して、積層面方向の収縮量が大きくなる。また、本発明においては、第１の外部セラミック層の厚さが、第２の外部セラミック層の厚さよりも厚くなるように、第１及び第２のセラミック層を生成している。そのため、セラミック積層体において、端子側の部分は内部電極の少ない部分となり、背面側の部分は内部電極の多い部分となる。よって、焼成時には、端子側の部分が、背面側の部分に比較して、積層面方向の収縮量が大きくなるため、全体として背面側に凸となるように反る応力が発生することになり、その応力は、前述した端子側に凸となるように反る応力と相殺される。
【００２６】
この結果、本発明においては、焼成後において、全体として反りの少ない積層セラミックコンデンサを製造することができる。
【００２７】
本発明の積層セラミックコンデンサ製造方法であって、（ａ−３）前記ビア電極及び前記セラミック層として、前記焼成時における前記ビア電極の収縮率が、前記セラミック層の収縮率よりも小さくなるような電極材料とセラミック材料を用いて、前記ビア電極と前記セラミック層を生成する工程を含むことが好ましい。
【００２８】
このような電極材料とセラミック材料を用いて、ビア電極とセラミック層を生成することによって、ビア電極と内部電極との間の接続部において、十分な接続性を得ることができるため、インダクタンスを低減することができる。
【００２９】
本発明の積層セラミックコンデンサ製造方法であって、前記焼成時における前記ビア電極の線収縮率と前記セラミック層の線収縮率との差は、０％以上、１０％以下であることが好ましい。
【００３０】
焼成時におけるビア電極の線収縮率とセラミック層の線収縮率との差を、上記値の範囲に設定することにより、上記効果をより一層高めることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．積層セラミックコンデンサの構成：
Ｂ．積層セラミックコンデンサの製造方法の概略
Ｃ．実施例の効果：
Ｄ．変形例：
【００３２】
Ａ．積層セラミックコンデンサの構成：
図１は本発明の一実施例としてのエリアアレイタイプの積層セラミックコンデンサを積層方向に切断した場合の断面を示す断面図である。
【００３３】
本実施例における積層セラミックコンデンサ５０は、図１に示すように、２つの外部セラミック層５２，５４の間に、互いにパターンの異なる第１及び第２の内部電極５６，５８を、内部セラミック層６０を間に介して、複数交互に積層して構成されている。
【００３４】
図２は図１の積層セラミックコンデンサ５０に用いられる第１及び第２の内部電極のパターンを示す説明図である。図２に示すように、第１及び第２の内部電極５６，５８のパターンとしては、各々の内部電極５６，５８に、千鳥状に配置された複数の円形窓７０が開けられているが、それら円形窓７０の配置が第１の内部電極５６と第２の内部電極５８とで異なっている。
【００３５】
図３は図１の積層セラミックコンデンサ５０を電極面に沿って切断した場合の断面を示す断面図である。図３において、（ａ）は第１の内部電極５６の面に沿って切断した場合を、（ｂ）は第２の内部電極５８の面に沿って切断した場合を、それぞれ示している。
【００３６】
図２に示すようなパターンを成す第１及び第２の内部電極５６，５８を、上記したとおり、交互に積層することによって、それらの電極面に沿った切断面を上方から見た場合に、図３に示すように、上に位置する内部電極に開けられた円形窓７０同士の間の中間点に、それぞれ、下に位置する内部電極に開けられた円形窓７０が来るように配置されることになる。
【００３７】
積層セラミックコンデンサ５０には、さらに、図１に示すように、各セラミック層を積層方向に貫くように、第１及び第２のビア電極６４，６８がそれぞれ複数形成されており、このうち、第１のビア電極６４は端子６２に電気的に接続され、第２のビア電極６８は端子６６に電気的に接続されている。
【００３８】
また、これら第１及び第２のビア電極６４，６８は、図３に示すように、第１及び第２の内部電極５６，５８に開けられた円形窓７０の中心部をそれぞれ通るように配置されている。この結果、第１のビア電極６４は、図３（ａ）に示すように、第１の内部電極５６を貫くため、第１の内部電極５６と電気的に接続されることになるが、図３（ｂ）に示すように、第２の内部電極５８とは、第１のビア電極６４の周囲に、第２の内部電極５８に開けられた円形窓７０が来るため、電気的に絶縁されることになる。反対に、第２のビア電極６８は、図３（ｂ）に示すように、第２の内部電極５８を貫くため、第２の内部電極５８と電気的に接続されることになるが、図３（ａ）に示すように、第１の内部電極５６とは、第２のビア電極６８の周囲に、第１の内部電極５６に開けられた円形窓７０が来るため、電気的に絶縁されることになる。
【００３９】
従って、図１に示すように、第１のビア電極６４は、外側にある端子６２と、内部にある複数の第１の内部電極５６と、をそれぞれ電気的に接続するが、複数の第２の内部電極５８とは電気的に絶縁されることになる。反対に、第２のビア電極６８は、外側にある端子６６と、内部にある複数の第２の内部電極５８と、をそれぞれ電気的に接続することになるが、複数の第１の内部電極５６とは電気的に絶縁されることになる。
【００４０】
本実施例では、ビア電極と内部電極との間の接続部において、十分な接続性を得るために、焼成時におけるビア電極６４，６８の収縮率を、セラミックス層５２，５４，６０の収縮率よりも小さくなるように設定している。
【００４１】
また、各端子６２，６６は、図１に示すように、２つの外部セラミック層５２，５４のうち、外部セラミック層５２の側にのみ配置されている。従って、端子側の外部セラミック層５２では、端子６２，６６と内部電極５６，５８との接続を図るために、第１及び第２のビア電極６４，６８がそれぞれ貫通しているのに対し、背面側の外部セラミック層５４では、何れのビア電極も貫通していない。
【００４２】
本実施例において、焼成時における内部電極５６，５８の収縮のタイミングは、セラミック層５２，５４，６０の収縮のタイミングよりも早くなるように、設定されていると共に、端子側の外部セラミック層５２は、図１に示すように、その厚さｔ１が、背面側の外部セラミック層５４の厚さｔ２よりも厚くなる（ｔ１＞ｔ２）ように、構成されている。
【００４３】
Ｂ．積層セラミックコンデンサの製造方法の概略
以上のような積層セラミックコンデンサ５０は、次のような手順にて製造される。
【００４４】
まず、何も印刷されていないセラミックグリーンシートの上に、第１の内部電極５６のパターンの印刷されたセラミックグリーンシートを積層し、その上に、第２の内部電極５８のパターンの印刷されたセラミックグリーンシートを積層する。以下、第１の内部電極５６のパターンの印刷されたセラミックグリーンシートと第２の内部電極５８のパターンの印刷されたセラミックグリーンシートを交互に積層することによって、積層体を生成する。
【００４５】
なお、セラミックグリーンシートは、ＰＥＴ（ポリエチレンテレフタレート）フィルム等のキャリアフィルム上に、チタン酸バリウム（ＢａＴｉＯ３）などから成るセラミックスラリを均一に薄く塗布し、乾燥させることによって形成されている。また、内部電極のパターンは、セラミックグリーンシートの表面に、スクリーン印刷などによってＡｇ−Ｐｄなどを印刷することによって形成されている。
【００４６】
次に、この積層体に、各内部電極５６，５８に開けられた円形窓７０の中心部を通って貫通するように、レーザによって複数のスルーホールを開け、続いて、それらのスルーホールにＡｇ−Ｐｄなどを含む電極ペーストを充填して第１及び第２のビア電極６４，６８を形成する。
【００４７】
なお、最も近接するビア電極間の距離（ビアピッチ）を１００μｍ以上、１０００μｍ以下に設定している。
【００４８】
次に、その積層体の背面側に何も印刷されていないセラミックグリーンシートを積層し、続いて、その積層体をプレスによって圧着する。そして、その積層体に対し、ブレーク用の溝入れを行い、さらに、樹脂分を除去するための脱脂を行う。その後、その積層体を焼成し、ブレーク溝でブレークして、各製品を得る。
【００４９】
本実施例においては、ビア電極６４，６８の電極材料及びセラミックグリーンシートのセラミック材料として、焼成時におけるビア電極の収縮率が、セラミック層の収縮率よりも小さくなるような電極材料及びセラミック材料を用いる。
【００５０】
このとき、焼成時におけるビア電極の線収縮率とセラミック層の線収縮率との差が、０％以上、１０％以下となるような材料をそれぞれ選定する。
【００５１】
また、本実施例においては、内部電極５６，５８の電極材料及びセラミックグリーンシートのセラミック材料として、焼成時における内部電極の収縮のタイミングが、セラミック層の収縮のタイミングよりも早くなるような電極材料及びセラミック材料を用いる。
【００５２】
図４は本実施例における内部電極とセラミック層の、焼成時における収縮タイミングを示す特性図である。図４において、横軸は焼成時における温度を示し、縦軸は、内部電極及びセラミック層の変位量を示している。
【００５３】
一般的には、焼成時における内部電極とセラミック層の収縮のタイミングは、反りやデラミネーションが生じないようにするために、互いに一致させている。従って、焼成時における内部電極とセラミック層の収縮のタイミングの不一致は、一般的には好まれざる問題であったが、しかしながら、本実施例においては、このような不一致を積極的に利用して、後述するような効果を得ている。
【００５４】
図４に示すように、本実施例においては、焼成時において、温度が徐々に上昇してきた場合に、内部電極５６，５８の方が早く収縮し始め、その後、セラミック層が収縮し始めるようになっており、内部電極５６，５８の収縮のタイミングが、セラミック層の収縮のタイミングよりも早くなっている。
【００５５】
また、本実施例においては、焼成後において、端子側の外部セラミック層５２の厚さｔ１が、背面側の外部セラミック層５４の厚さｔ２よりも厚くなる（ｔ１＞ｔ２）ように、外部セラミック層５２，５４を構成する部分のセラミックグリーンシートの厚さを予め調整しておく。
【００５６】
また、本実施例においては、焼成後において、端子側の外部セラミック層５２の厚さｔ１が、３０μｍ以上、２５０μｍ以下となり、端子側の外部セラミック層５２の厚さｔ１と背面側の外部セラミック層５４の厚さｔ２との差が、０μｍより大きく、５０μｍ以下となるように、上記セラミックグリーンシートの厚さを予め調整しておく。
【００５７】
Ｃ．実施例の効果：
本実施例においては、上記したように、焼成時における内部電極５６，５８の収縮のタイミングが、セラミック層５２，５４，６０の収縮のタイミングよりも早くなるように、設定すると共に、端子側の外部セラミック層５２の厚さｔ１が、背面側の外部セラミック層５４の厚さｔ２よりも厚くなる（ｔ１＞ｔ２）ように、構成することによって、次のような効果を奏し得る。
【００５８】
本実施例においても、上述したとおり、各端子２２，２６は外部セラミック層５２の側のみに配置しており、そのため、端子側の外部セラミック層５２では、第１及び第２のビア電極６４，６８がそれぞれ貫通しているのに対し、背面側の外部セラミック層５４では、何れのビア電極も貫通していない。
【００５９】
また、本実施例においては、ビア電極と内部電極との間の接続部において、十分な接続性を得るために、焼成時におけるビア電極６４，６８の収縮率を、セラミックス層５２，５４，６０の収縮率よりも小さくなるように設定している。従って、焼成時において、端子側の外部セラミック層５２の収縮量は、背面側の外部セラミック層５４の収縮量に比べて、小さくなるため、全体として端子側に凸となるように反る応力が発生する。
【００６０】
しかしながら、本実施例においては、図５に示した従来の積層セラミックコンデンサ１０とは異なり、焼成時における内部電極５６，５８の収縮のタイミングが、セラミック層５２，５４，６０の収縮のタイミングよりも早くなっている。従って、焼成時には、まず、内部電極５６，５８が収縮し始めようとするが、まだ、収縮しようとしないセラミックス層５２，５４，６０によって、内部電極５６，５８は拘束されるため、積層面方向（図１における左右方向）に収縮できずに、積層方向（図１における上下方向）に収縮する。その後、内部電極５６，５８がある程度収縮すると、セラミック層５２，５４，６０が収縮し始めようとするが、既に収縮した内部電極５６，５８によって、セラミック層５２，５４，６０は積層面方向において収縮を抑制されてしまう。従って、積層体において、内部電極の少ない部分では、内部電極の多い部分に比較して、積層面方向の収縮量が大きくなる。
【００６１】
また、本実施例においては、端子側の外部セラミック層５２の厚さｔ１が、背面側の外部セラミック層５４の厚さｔ２よりも厚くなっている（ｔ２＞ｔ１）。従って、積層体において、端子側の部分は、上記した内部電極の少ない部分となり、背面側の部分は、上記した内部電極の多い部分となる。よって、積層体を焼成する際において、端子側の部分が、背面側の部分に比較して、積層面方向の収縮量が大きくなるため、全体として背面側に凸となるように反る応力が発生することになり、その応力は、前述した端子側に凸となるように反る応力と相殺される。
【００６２】
この結果、本実施例においては、焼成後において、全体として反りの少ない積層セラミックコンデンサを製造することができる。
【００６３】
なお、本実施例では、焼成時におけるビア電極の線収縮率とセラミック層の線収縮率との差を、０％以上、１０％以下となるようしたが、上記効果を一層高めるためには、０％以上、５％以下となるようにすることが好ましい。また、焼成後において、端子側の外部セラミック層５２の厚さｔ１を３０μｍ以上、２５０μｍ以下となるようにしたが、上記効果を一層高めるためには、５０μｍ以上、２００μｍ以下となるようにすることが好ましく、さらに、５０μｍ以上、１５０μｍ以下となるようにすることがより好ましい。また、ビアピッチも、１００μｍ以上、１０００μｍ以下としたが、１００μｍ以上、６００μｍ以下とすることが好ましく、さらに、１５０μｍ以上、４５０μｍ以下とすることがより好ましい。
【００６４】
Ｄ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【００６５】
上記した実施例では、セラミックグリーンシート、すなわち、セラミック層を構成するセラミック材料として、ＢａＴｉＯ３を主成分とする高誘電体セラミックを用いたが、本発明はこれに限定されるものではなく、例えば、ＰｂＴｉＯ３，ＰｂＺｒＯ３，ＴｉＯ２，ＳｒＴｉＯ３，ＣａＴｉＯ３，ＭｇＴｉＯ３，ＫＮｂＯ３，ＮａＴｉＯ３，ＫＴａＯ３，ＲｂＴａＯ３，（Ｎａ１／２Ｂｉ１／２）ＴｉＯ３，Ｐｂ（Ｍｇ１／２Ｗ１／２）Ｏ３，（Ｋ１／２Ｂｉ１／２）ＴｉＯ３　などの何れかを成分とするセラミックを用いるようにしてもよい。何れを用いるかは、要求されるコンデンサの静電容量その他に応じて適宜決定すればよい。
【００６６】
また、上記した実施例では、内部電極５６，５８やビア電極６４，６８を構成する導電材料として、Ａｇ−Ｐｄなどを用いたが、本発明はこれに限定されるものではなく、例えば、Ｐｔ，Ｐｄ，Ａｇ−Ｐｔ，Ａｇ，Ｃｕ，Ａｕ，Ｎｉなどを用いるようにしてもよい。何れの材料を用いるかは、セラミック層の材質等との適合性を考慮して決定すればよい。
【図面の簡単な説明】
【図１】本発明の一実施例としてのエリアアレイタイプの積層セラミックコンデンサを積層方向に切断した場合の断面を示す断面図である。
【図２】図１の積層セラミックコンデンサ５０に用いられる第１及び第２の内部電極のパターンを示す説明図である。
【図３】図１の積層セラミックコンデンサ５０を電極面に沿って切断した場合の断面を示す断面図である。
【図４】図１における内部電極とセラミック層の、焼成時における収縮タイミングを示す特性図である。
【図５】従来におけるエリアアレイタイプの積層セラミックコンデンサを積層方向に切断した場合の断面を示す断面図である。
【符号の説明】
１０…積層セラミックコンデンサ
１２，１４…外部セラミック層
１６…第１の内部電極
１８…第２の内部電極
２０…内部セラミック層
２２，２６…端子
２４…第１のビア電極
２８…第２のビア電極
５０…積層セラミックコンデンサ
５２，５４…外部セラミック層
５６…第１の内部電極
５８…第２の内部電極
６０…内部セラミック層
６２，６６…端子
６４…第１のビア電極
６８…第２のビア電極
７０…円形窓
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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