(57)【要約】【課題】　事象をタイムスタンピングするための、極めて低い非線形性を有する時間間隔・電圧変換器を提供する。【解決手段】　該変換器は、基準クロックに関連する２つのクロックのうちの１つを自動的に選択し、事象エッジとクロックエッジとの間の時間が、スイッチ（１６ｂ）を適切に動作させ、かつ極めて線形である時間・電圧変換を生じさせるのに十分な程に大きくなることを保証する。本発明の別の態様においては、事象をタイムスタンピングする方法が提供される。事象エッジが第１クロック信号のクロック周期の第１部分の間に発生した場合には該第１クロック信号に対して、該事象エッジが第１クロック信号のクロック周期の第２部分の間に発生した場合には該第１クロック信号とは異なる第２クロック信号に対して事象エッジを関連付ける。【選択図】　　　図４
2004117356.tif 000002
【特許請求の範囲】
【請求項１】
経過時間を電圧に変換するための装置であって、
　事象エッジを、該事象エッジが第１クロック信号のクロック周期の第１部分の間に発生した場合には前記第１クロック信号に対して、或いは、該事象エッジが前記第１クロック信号のクロック周期の第２部分の間に発生した場合には前記第１のクロック信号とは異なる第２クロック信号に対してのいずれかに関連付けるための手段（２４）を含み、前記第１クロック信号のクロック周期の前記第１及び第２部分が、交互インタルードであることを特徴とする装置。
【請求項２】
前記関連付ける手段が、前記第１及び第２クロック信号をそれぞれ受信するための第１及び第２入力とクロック選択制御信号を受信するための第３入力とを有するマルチプレクサ（２４）を含み、前記クロック選択制御信号の発生により、前記交互インタルード間の時間的境界を求めることを特徴とする、請求項１に記載の装置。
【請求項３】
前記第１及び第２クロック信号が、位相のみが互いにオフセットされていることを特徴とする、請求項１に記載の装置。
【請求項４】
前記関連付ける手段が、クロック選択制御信号を送出するためのデジタルロジックを含み、前記クロック選択制御信号の発生により、前記交互インタルード間の時間的境界を求めることを特徴とする、請求項１に記載の装置。
【請求項５】
前記関連付ける手段が、前記マルチプレクサの前記第３入力に対して前記クロック選択制御信号を出力するためのデジタルロジックを更に含むことを特徴とする、請求項２に記載の装置。
【請求項６】
事象をタイムスタンピングする方法であって、
　関心事象が発生したときに事象エッジを生成する段階と、
　前記事象エッジの受信からの経過時間に比例する電圧を発生させる段階と、
　前記事象エッジを、該事象エッジが第１クロック信号のクロック周期の第１部分の間に発生した場合には前記第１クロック信号に対して、或いは、該事象エッジが前記第１クロック信号のクロック周期の第２部分の間に発生した場合には前記第１クロック信号とは異なる第２クロック信号に対して関連付ける段階と、
を含み、前記第１クロック信号のクロック周期の前記第１及び第２部分が、交互インタルードであり、該方法は更に、
　前記第１及び第２クロック信号のうちの前記関連付けられた信号の立ち上がりエッジが発生したとき、前記発生された電圧を一定値に維持する段階と、
　前記一定電圧値をデジタル化してタイムスタンプを形成する段階と、
を含むことを特徴とする方法。
【請求項７】
前記第１及び第２クロック信号が、位相のみが互いにオフセットされることを特徴とする、請求項６に記載の方法。
【請求項８】
前記第１及び第２クロック信号が、高周波数で動作する単一源クロックから引き出されることを特徴とする、請求項６に記載の方法。
【請求項９】
関心事象が発生したときに該事象のエッジを生成するための事象検出器（１０２、１０４、１０６、１０８）と、
　前記事象をタイムスタンピングするためのシステムと、
を含む画像形成システムであって、該タイムスタンピングするためのシステムが、
　電流源（１０）と、積分コンデンサ（１２ｂ）と、前記電流源によって電流が供給されている限り経過時間に比例する電圧を出力するように接続された増幅器（２０ｂ）とを含む、前記事象エッジの受信からの経過時間に比例する電圧を発生するための回路と、
　クロック選択制御信号を出力するためのデジタルロジックと、
　互いに異なる第１及び第２クロック信号をそれぞれ受信するための第１及び第２入力と、前記クロック選択制御信号を受信するための第３入力とを有する第１マルチプレクサ（２４）と、
を含み、前記クロック選択制御信号は、前記第１マルチプレクサが、前記事象エッジが前記第１クロック信号のクロック周期の第１部分の間に発生した場合には前記第１クロック信号を出力し、また、前記事象エッジが前記クロック信号のクロック周期の第２部分の間に発生した場合には前記第２クロック信号を出力するように、タイミング調整されており、前記第１クロック信号のクロック周期の前記第１及び第２部分が、交互インタルードであり、
　該タイムスタンピングするためのシステムが更に、
　前記第１マルチプレクサが前記第１及び第２クロック信号のうちの１つ信号の立ち上がりエッジを出力したときに、前記電流源から前記増幅器への電流を遮断するためのスイッチ（１６ｂ）と、
　前記増幅器による前記電圧出力をデジタル化するためのアナログ・デジタル変換器（１４）と、を含む、
ことを特徴とする画像形成システム。
【請求項１０】
前記事象検出器が、入射放射線を検出する検出器（１０２）を含むことを特徴とする、請求項９に記載の画像形成システム。
【請求項１１】
前記放射線がガンマ線であることを特徴とする、請求項１０に記載の画像形成システム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、コンピュータ化システムにおける事象（イベント）のタイムスタンピングに関する。具体的には、本発明は、医療診断において使用される画像形成システムにおける事象のタイムスタンピングに関する。
【背景技術】
【０００２】
　最新の医療診断画像形成システムは、一般的に画像データを取得するための、かつそのデータを使用可能な形式へ変換し、次いでその形式を処理して患者内の関心特徴部の再構成画像を形成するための回路を含む。画像データ取得及び処理回路は、画像形成処理の一部として物理的又は電子的走査が行われる場合には、その様式に関係なく、「スキャナ」と称される。勿論、システム及び関連回路の特定構成部品は、それらの異なった物理的現象及びデータ処理要件に起因して、様式間で大きく異なる。
【０００３】
　陽電子放射断層撮影法（ＰＥＴ）は、放射性トレーサを患者が摂取した結果として人体内での陽電子及び電子の消滅によって生成されたガンマ線対を検出することに基づく画像形成様式である。患者内での生成の後、ガンマ線は対向する方向へ移動する。ＰＥＴシステムは、全体として図１に示される。患者の周りに置かれた円形リング１０２の検出器が、ガンマ線を検出する。それぞれの時間ピックオフ比較器１０４及びそれぞれのゲート発生器１０６を含むそれぞれのＡＳＩＣ（アプリケーション固有の集積回路）が、各検出器からの信号を処理して、事象の位置と、該事象が発生した時間と、該事象のエネルギとを求める。一致プロセッサ１０８は、検出器に隣接して置かれた全てのＡＳＩＣから情報を受信する。該一致プロセッサは次に、同一時間に発生した事象を一組にし、患者上に、ガンマ線が生じていたにちがいなかった点を再構成する。各検出されたフォトン対についてのエネルギ、位置及び時間が処理されて、有効な事象が求められ、かつ画像が再構成されなければならない。
【０００４】
　タイムスタンプ動作を実行する２つの方法がある。一つの方法は、高速度ＰＬＬを使用し、他の方法は、時間・電圧変換器、次いでデジタイザを使用する。
【０００５】
　時間・電圧変換器は、事象からシステムクロックの立ち上がりエッジまでの経過時間に比例する電圧を発生する。この動作の結果として、電圧の観点から時間を計測することが可能であり、また、本質的に、その事象に対応するタイムスタンプを生成することが可能である。このタイムスタンプは、後ほど画像を再構成するときに使用され、また、ＰＥＴスキャナ自体の適正動作にとって必要なツールである。
【０００６】
　ＰＥＴシステムにおいて事象をタイムスタンピングする際の精度は、鍵となるＣＴＱ（品質に不可欠の）パラメータである。各事象は、＋／−１ナノ秒の精度でタイムスタンピングされなければならない。このことは一般的に、高速度ＰＬＬのような複雑な回路を必要とする。高速度ＰＬＬは、高速度クロックに対して事象をタイムスタンピングする。これと対照的に、時間・電圧変換器は、コンデンサ上で電流を積分して、事象とシステムクロックの立ち上がりエッジとの間の時間に比例する電圧を作り出す。
【０００７】
　従来構成を有する時間・電圧変換器が、図２に示されている。この時間・電圧変換器は一般的に、電流源１０と、コンデンサ１２と、アナログ・デジタル変換器（ＡＤＣ）１４とで構成される。事象は、電流源１０をターンオンし、基準クロック（図示せず）の次の立ち上がりエッジまで、すなわち該次の立ち上がりエッジが電流源をターンオフするまで、コンデンサ１２を充電する。従って、事象と基準クロックとの間の時間は、コンデンサ１２上の電圧として表される。
【０００８】
　より具体的には、時間・電圧変換器は、事象からシステムクロックの立ち上がりエッジまでの時間経過に比例する電圧を発生する。時間ピックオフ比較器の出力により、開始（ＳＴＡＲＴ）スイッチが閉じられる。電流Ｉrefは、システムクロックの次の立ち上がりエッジまで、すなわち該次の立ち上がりエッジが停止（ＳＴＯＰ）スイッチを閉じ基準電流を大地へそらすまで、帰還コンデンサ１２（Ｃintと呼ばれる）上で積分される。このＳＴＡＲＴ／ＳＴＯＰスイッチは、単極双投スイッチ１６として具現化される。時間・電圧増幅器２０の出力における電圧は、
Ｖ＝Ｉref（ΔＴ）／Ｃint
であり、ΔＴ（ｄｅｌｔａ　Ｔ）は、事象の開始と次の立ち上がりエッジとの間の経過時間である。４ＭＨｚのシステムクロックを使用して１ナノ秒の解画像度で事象をタイムスタンピングしたい場合には、少なくとも８ビットのＡＤＣが必要である。増幅器２０の出力における最大電圧が２Ｖであると仮定すると、クロックの立ち上がりエッジ前１ナノ秒において事象によって発生される最小電圧は、２Ｖ／２５６＝７．８ｍＶである。７．８マイクロアンペアの電流Ｉrefと１ｐＦの容量Ｃintとにより、７．８ｍＶの電圧ステップを達成することができる。Ｉref及びＣintにおけるプロセス変動は、較正することができる。比較器及びスイッチの伝播遅延でさえも較正することができる。事象の一般的な継続時間は、４００ナノ秒である。事象がクロックの立ち上がりエッジ直前に発生した場合、システムは、次の事象に対して準備が完了できているように４００ナノ秒以内で時間・電圧増幅器２０の転換とリセットとを終了しなければならない。設計を簡単にするために、２５０ナノ秒（４ＭＨｚの１クロック周期）以内で時間・電圧変換器を転換しリセットするように選択することもできる。８ＭＨｚのＡＤＣを想定する場合には、このことは、１２５ナノ秒（２５０ナノ秒〜１２５ナノ秒）を与え、その間において、時間・電圧増幅器をリセットすることになる。時間・電圧増幅器をリセットするために５つの時定数が必要であると仮定すると、このことは、時間・電圧増幅器のＧＢＷが４０ＭＨｚでなければならないことを意味する。
【０００９】
　実施される事象が長時間にわたり全くない場合には、積分器が飽和する可能性は殆どない。一つの選択肢は、実施される事象が全くない場合であっても、ＡＤＣの出力を定期的に監視することである。ＡＤＣ計数におけるドリフトに基づいて、時間・電圧増幅器に、リセットを行わせることが生じる場合がある。これが起こる確率は、各チャネル上に秒あたり２００Ｋの事象が存在するという事実のために、極めて低い。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　上述の時間・電圧変換器における問題の１つは、ΔＴが小さくなると、不完全なスイッチ過渡に起因して回路が一層非線形になることである。ΔＴが、ＳＴＡＲＴスイッチを完全に閉じるのに要する時間より小さい場合には、電流Ｉrefは、ＳＴＡＲＴスイッチとＳＴＯＰスイッチとの間で分割される。このことは、非線形の時間・電圧伝達関数をもたらす。同じ結論に到達する直感的な方法は、有限の立ち上がり時間と立ち下がり時間とを有するパルス幅の収縮を想像することである。最終的には、このパルスは三角形になることになり、また、この三角形が更に収縮すれば、一層高さが低い三角形を生じることになり、以下同様である。
【００１１】
　同様の問題が、事象がクロックの立ち上がりエッジ直後に生じた場合に、発生する。このケースにおけるパルス幅が立ち上がり及び立下り時間よりも相当に大きいとしても、デジタル回路におけるクロックの過渡は、スイッチの正常動作に支障をきたす。一般に、パルス幅が立ち上がり及び立ち下がり時間よりも著しく大きく、また事象エッジがクロックの立ち上がりエッジに接近しすぎていない限り、時間・電圧変換器は極めて線形である。
【００１２】
　図３に示す従来型の時間・電圧変換器のタイミング図から分かるように、システムに対してランダムな事象が入力されたとき、このことが発生しないように防止する方法はない。その結果、このシステムの固有の非線形性を克服するためには、上記条件が乱されないことを保証する方法が必要である。
【課題を解決するための手段】
【００１３】
　本発明は、事象をタイムスタンピングするために、非線形性が極めて低い状態で経過時間を電圧に変換するための方法及び装置に関する。
【００１４】
　本発明の１つの態様は、経過時間を電圧に変換するための装置であり、該装置は、事象エッジを、該事象エッジが第１クロック信号のクロック周期の第１部分の間に発生した場合には該第１クロック信号に対して、或いは、該事象エッジが第１クロック信号のクロック周期の第２部分の間に発生した場合には該第１のクロック信号とは異なる第２クロック信号に対してのいずれかに関連付けるための手段を含む。第１クロック信号のクロック周期の第１及び第２部分は、交互インタルードである。
【００１５】
　本発明の別の態様は、事象をタイムスタンピングする方法であり、該方法は以下の段階、すなわち、関心事象が発生したときに事象エッジを生成する段階と、事象エッジの受信からの経過時間に比例する電圧を発生させる段階と、事象エッジを、該事象エッジが第１クロック信号のクロック周期の第１部分の間に発生した場合には該第１クロック信号に対して、或いは、該事象エッジが第１クロック信号のクロック周期の第２部分の間に発生した場合には該第１クロック信号とは異なる第２クロック信号に対して関連付ける段階とを含み、第１クロック信号のクロック周期の第１及び第２部分は、交互インタルードであり、該方法は更に、第１及び第２クロック信号のうちの関連付けられた信号の立ち上がりエッジが発生したとき、発生された電圧を一定値に維持する段階と、該一定電圧値をデジタル化してタイムスタンプを形成する段階とを含む。
【００１６】
　本発明の更に別の態様は、事象をタイムスタンピングするためのシステムであり、該システムは、事象エッジの受信からの経過時間に比例する電圧を発生させるための手段と、事象エッジを、該事象エッジが第１クロック信号のクロック周期の第１部分の間に発生した場合には該第１クロック信号に対して、或いは、該事象エッジが第１クロック信号のクロック周期の第２部分の間に発生した場合には該第１クロック信号とは異なる第２クロック信号に対して関連付けるための手段とを含み、第１クロック信号のクロック周期の第１及び第２部分は、交互インタルードであり、該システムは更に、第１及び第２クロック信号のうちの関連付けられた信号の立ち上がりエッジが発生したとき、発生された電圧を一定値に維持するための手段と、該一定電圧値をデジタル化してタイムスタンプを形成するためのアナログ・デジタル変換器とを含む。
【００１７】
　本発明の更に別の態様は、事象をタイムスタンピングするためのシステムであり、該システムは、電流源と積分コンデンサと該電流源によって電流が供給されている限り経過時間に比例する電圧を出力するように接続された増幅器とを含む、事象エッジの受信からの経過時間に比例する電圧を発生するための回路と、クロック選択制御信号を出力するためのデジタルロジックと、互いに異なる第１及び第２クロック信号をそれぞれ受信するための第１及び第２入力とクロック選択制御信号を受信するための第３入力とを有する第１マルチプレクサとを含み、クロック選択制御信号は、第１マルチプレクサが、事象エッジが第１クロック信号のクロック周期の第１部分の間に発生した場合には該第１クロック信号を出力し、また、該事象エッジがクロック信号のクロック周期の第２部分の間に発生した場合には該第２クロック信号を出力するように、タイミング調整されており、第１クロック信号のクロック周期の第１及び第２部分は、交互インタルードであり、該システムは更に、第１マルチプレクサが第１及び第２クロック信号のうちの１つ信号の立ち上がりエッジを出力したときに、電流源から増幅器への電流を遮断するためのスイッチと、増幅器による電圧出力をデジタル化するためのアナログ・デジタル変換器とを含む。
【００１８】
　本発明の更に別の態様は、時間・電圧変換器であり、該時間・電圧変換器は、電流源と積分コンデンサと該電流源によって電流が供給されている限り経過時間に比例する電圧を出力するように接続された増幅器とを含む、事象エッジの受信からの経過時間に比例する電圧を発生するための回路と、互いに異なる第１及び第２クロック信号を交互に出力するためのマルチプレクサと、該マルチプレクサが第１及び第２クロック信号のうちの１つ信号の立ち上がりエッジを出力したときに、電流源から増幅器への電流を遮断するためのスイッチとを含む。
【００１９】
　本発明の別の態様は、画像形成システムであり、該画像形成システムは、関心事象が発生したときに該事象のエッジを生成するための事象検出器と、前のパラグラフに記載した形式のうちの１つのタイムスタンピングのためのシステムとを含む。
【００２０】
　本発明のその他の態様は、以下に開示し、特許請求の範囲に請求している。
【発明を実施するための最良の形態】
【００２１】
　入力事象により電流制御スイッチを閉じて、積分コンデンサを充電し対応する電圧を発生させるようにするときの時間・電圧変換器の正常動作モードについて考察する。以下に開示する実施形態においては、位相のみが互いにオフセットされた２つのクロックは、クロックエッジが事象エッジに接近しすぎる場合を回避することができるように使用される。これは、２相時間・電圧変換器の原理である。
【００２２】
　極めて線形である時間・電圧変換を得るために上述の一般ルールに従った、２相時間・電圧変換器回路のそれぞれのシステムレベルを表したものが、図４及び図５に示されている。図６は、これら回路の動作についてのタイミング図を示す。
【００２３】
　図４を参照すると、チャネル（Ｃｈａｎｎｅｌ）Ａは、電流源１０ａと、積分コンデンサ１２ａと、単極双投ＳＴＡＲＴ／ＳＴＯＰスイッチ１６ａと、時間・電圧増幅器２０ａとを含み、一方、チャネルＢは、電流源１０ｂと、積分コンデンサ１２ｂと、単極双投ＳＴＡＲＴ／ＳＴＯＰスイッチ１６ｂと、時間・電圧増幅器２０ｂとを含む。チャネルＡは、事象信号とクロック（Ｃｌｏｃｋ）Ａ（図示せず）からのクロック信号ＣＬＫＡとを受信するためのそれぞれの入力を有し、一方、チャネルＢは、同じ事象信号とクロックＢ（図示せず）からのクロック信号ＣＬＫＢを受信するためのそれぞれの入力を有する。チャネルＡ及びＢのそれぞれの出力は、マルチプレクサ２４に入力され、マルチプレクサの出力は次にＡＤＣ１４に入力される。ブロック２２ａは、クロック信号ＣＬＫＡの立ち上がりエッジを表し、一方、ブロック２２ｂは、クロック信号ＣＬＫＢの立ち上がりエッジを表す。
【００２４】
　図６を参照すると、事象が時間Ａと時間Ｂとの間で発生する場合、その事象は図４におけるチャネルＡによって処理される。同様に、事象が時間Ｂと時間Ｃとの間で発生する場合、その事象は図４におけるチャネルＢによって処理される。境界Ａ及びＣは、１つであり、また同じエッジである。それら境界Ａ及びＣは名目的に、ＫＣＬＡの立ち上がりエッジから６２．５ナノ秒である。境界Ｂは名目的に、ＫＣＬＢの立ち上がりエッジから６２．５ナノ秒である。図４に示す回路においては、電流パルスは、事象の立ち上がりエッジの間に作り出されることができ、また、クロックの立ち上がりエッジによって終了することができ、その逆もまた同様である。また、チャネルをリセットして出力電圧におけるドリフトを回避するのに十分な程度の時間がある。コンデンサと電流源との間の不整合は、簡単に較正することができる。ＣＭＯＳ処理におけるコンデンサと電流ミラーとの間の整合は、ほぼ０．１％であり、それは８ビットの精度よりも優れている。また、クロック周波数とビット数との間はトレードオフできる。例えば、１ナノ秒の解画像度を達成するためには４ＭＨｚクロックを使用して８ビットの精度が必要であるのに対して、同一の解画像度を達成するためには、８ＭＨｚクロックを使用する場合には７ビットの精度を必要とする。
【００２５】
　事象が、チャネル処理のまさに境界で発生した場合、両チャネルが、有効デジタル出力を有することになる。例えば、事象がまさに時間Ｂにおいて発生した場合、チャネルＡは、ＣＬＫＡが２５０ナノ秒であったとしたら６２．５ナノ秒の積分時間を有することになる。ＣＬＫＢもまた２５０ナノ秒であることから、チャネルＢは、１８７．５ナノ秒の積分時間を有することになる。このシステムがデジタル出力を正しいチャネルに対して組み合わせる限り、両方の答えは等しく有効である。換言すると、マルチプレクサ２４を切り替えるための時間は、時間・電圧変換器の線形動作に何ら影響を与えない。ＡＤＣ１４は、それら各クロックの立ち上がりエッジの後に、チャネルの出力電圧を変換する。理論的には、もっと良好な解画像度を得るために、２つのデジタル出力に適合する線形曲線を想定することができる。
【００２６】
　上述の２相２チャネル回路は、付加的なデジタルロジック使用して２相単チャネルに軽減できる。一般ルールは、時間・電圧変換器が極めて線形であるためには、パルス幅が立ち上がり及び立ち下がり時間よりも著しく大きくなければならず、また、事象エッジがクロックの立ち上がりエッジに接近しすぎないことである。入力事象により電流制御スイッチを閉じて、積分コンデンサを充電し対応する電圧を発生させるようにするときの時間・電圧変換器の正常動作モードについて再度考察する。図５に示す実施形態においては、電流を制御するスイッチは、位相のみが互いにオフセットされた２つのクロック信号間を選択するようにプログラムされているデジタルロジックのブロック（図示せず）によって開かれる。このデジタルロジックのブロックは、事象エッジに対してクロックエッジが接近しすぎる場合を回避することができるような方法で形成されることができる。
【００２７】
　図５を参照すると、２相単チャネル回路は、電流源１０と、積分コンデンサ１２と、単極双投ＳＴＡＲＴ／ＳＴＯＰスイッチ１６と、時間・電圧増幅器２０と、該増幅器の出力を受信するＡＤＣ１４とを含む。ＳＴＡＲＴ／ＳＴＯＰスイッチは、事象エッジ及びクロックエッジ２２を受信する。クロックエッジ２２は、それぞれのクロックＡ及びＢからの入力を受信するマルチプレクサ２４によって求められる。これらクロックは、図６に示すように１８０度だけ位相がずれたそれぞれのクロック信号ＣＬＫＡ及びＣＬＫＢを出力する。マスタクロック（このケースではＣＬＫＡとして表されている）の１つの完全周期は、３つの部分に分割できる。このことは、境界標識Ａ、Ｂ及びＣを用いてなされてきた。積分を終了するために使用されるクロックは、どの境界領域内に事象が含まれているかに応じて選択される。このケースの場合は、境界領域は、Ａ〜Ｂ及びＢ〜Ｃである。境界Ａが横切られると直ちに、スイッチをターンオフすることになるクロック信号としてＣＬＫＡが選択される。換言すれば、境界領域Ａ〜Ｂ内でのあらゆる事象の発生では、ＣＬＫＡの立ち上がりエッジを使用して、基準電流の積分を終了させることになる。同様に、境界領域Ｂ〜Ｃ内でのあらゆる事象は、ＣＬＫＢの立ち上がりエッジを使用して、積分を終了させることになる。このクロック選択の決定は、それらのそれぞれの立ち上がりエッジのかなり前になされるので、デジタルブロックを通る伝播遅延が、システムに影響を与えることはない。
【００２８】
　時間・電圧変換器は、事象とマスタクロックの立ち上がりエッジとの間の時間に比例する電圧を発生する。定電流源は、事象によってターンオンされ、マスタクロックの立ち上がりエッジによってターンオフされる。コンデンサ内に蓄積された電荷は、事象とクロックの立ち上がりエッジとの間の時間に比例する。外部電流源及びコンデンサの両方は、プロセス変動により、＋／−１０％変化する可能性がある。４ＭＨｚクロックを使用すると仮定すると、２５０ナノ秒が、デジタルＡＤＣコードの定数中へ内蔵されなければならない。その結果、電流源と、積分コンデンサと、ＡＤＣの基準電圧とは、プロセス変動に対処するように調整されなければならない。
【００２９】
　プロセス変動に対処する１つの方法は、デジタル・アナログ変換器（ＤＡＣ）を使用することである。しかしながら、この方法の主たる欠点は、ＤＡＣが温度変動により、出力電圧の変化を示すことである。その結果、ＤＡＣは、複雑な温度補償回路を使用して電流を正確に制御することを必要とする。
【００３０】
　本発明の実施形態によると、プロセス変動と温度に起因する電流変化との両方を最も良好に補償するために自動較正法が使用される。変換器の自動較正は、図７に見ることができるＴＶＣ＿ＲＥＦと呼ばれる補助時間・電圧変換器を使用することによって実行される。同じ単一電流源１０が、両方の時間・電圧変換器に対して使用される。ＴＶＣ＿ＲＥＦの有限数のクロック周期において、電流源はターンオンされ、該ＴＶＣ＿ＲＥＦに対して電流を供給する。積分された電圧が、サンプル及び保持回路３０によってサンプリングされかつ保持され、次いで、この電圧は、ＡＤＣ１４の基準電圧ＶＲＥＦのための基準を形成するために使用される。ＴＶＣ＿ＲＥＦの出力電圧は、以前の例では２５０ナノ秒であった完全周期のタイムスタンプに対応するように設計されなければならない。これは、積分コンデンサ１２ａの値を適当に選択することで達成されることができる。
【００３１】
　チップ内では、コンデンサ間の整合を、０．１％以内の精度にすることができ、また、内部電流源間の整合を、１％以内の精度にすることができる。従って、ＴＶＣ＿ＲＥＦと正規の事象時間・電圧変換器（図７におけるＴＶＣ）との間の利得不整合は、１％となり、このことにより、性能が６ビットに制限され、従って、大きすぎて高解画像度が得られない。
【００３２】
　電流源における１％の誤差を回避するために、同一電流源は、基準時間・電圧変換器ＴＶＣ＿ＲＥＦと事象時間・電圧変換器ＴＶＣとの間で多重化される。そのシーケンスは次の通りである。つまり、事象は、事象時間・電圧変換器ＴＶＣ内で積分される。事象ＴＶＣの出力は、アナログ・デジタル変換及びその後の積分コンデンサ１２ｂのリセットのための準備を行うことができるようにする。その時間の間、電流源１０は、ＴＶＣ＿ＲＥＦで使用されて、ＡＤＣ１４の更新された基準電圧を発生する。この電圧は、サンプリングされかつ保持され、事象が処理された後ＡＤＣに対して転送される。
【００３３】
　引き続き図７を参照すると、リセットラッチ２６が、時間ピックオフ比較器２８とＴＶＣと表記した時間・電圧変換器との間に置かれる。ラッチ２６のセット（Ｓｅｔ）入力は、比較器２８の出力に対して接続され、一方、ラッチ２６のリセット入力は、デジタルロジック・ブロック（図示せず）からゲートリセット制御信号Ｇ＿ＲＥＳＥＴを受信する。ラッチ２６のセット入力は、事象エッジを受信し、それを出力し、ラッチ２６のリセット入力においてゲートリセット制御信号が受信されるまで、安定出力を維持する。後者の信号はまた、時間・電圧増幅器２０ｂをリセットするために接続される。
【００３４】
　詳細なタイミング図は、図８に見ることができ、そこでは、図７に示す回路についてのタイミング信号は次の通りである。つまり、ＣＬＫＡは４ＭＨｚマスタクロックであり、ＣＬＫＢは反転ＣＬＫＡである。ＣＬＫ＿ＳＥＬは図７におけるマルチプレクサ２４への入力であり、これはＣＬＫＡ及びＣＬＫＢ間で選択されるものである。ＥＶＥＮＴはタイムスタンプされることになるガンマ線事象である。ＴＶＣ＿ＩＮＴＧは事象ＴＶＣに対する積分周期である。ＲＳＴ＿ＴＶＣは事象ＴＶＣについてのリセット周期である。ＴＶＣ＿ＯＵＴは事象ＴＶＣの出力である。ＶＲＥＦ＿ＥＮはＴＶＣ＿ＲＥＦについての積分周期である。ＲＳＴ＿ＶＲＥＦはＴＶＣ＿ＲＥＦにつてのリセット周期である。ＲＥＦＲＥＳＨはＴＶＣ＿ＲＥＦからの更新ＡＤＣ基準電圧である。また、ＶＲＥＦ＿ＩＮＴはＴＶＣ＿ＲＥＦの出力である。
【００３５】
　タイムスタンプを生成するために図７においては２つのクロックが使用されているので、クロック自体に若干の変動があると解画像度の損失を生じる可能性がある。これに対応するために、より高い周波数で動作する単一源クロックからクロックを引き出すことができる。このケースでは、ＡＤＣ１４は、４０ＭＨｚの速度で動作されることになり、従って、時間・電圧変換器（４ＭＨｚ）のためのクロック信号は、該ＡＤＣ１４から引き出されることができる。更に、ＣＬＫＡ及びＣＬＫＢのデューティサイクルに関する情報と、ＣＬＫＡ及びＣＬＫＢ間の遅延に関する情報とを取得することが必要である。この情報は、初期リセットルーチンを実行し、次いで較正ルーチンを行い、その後結果を格納することによって取得することができる。次にこの情報を用いて、デジタル動作後処理ブロックにおける出力を較正することができる。この較正ルーチンは多数回（このケースでは２５６回）行われ、得られたデータは、雑音の影響を軽減するために平均される。全てのタイムスタンプは、ＣＬＫＡに関して報告される。ＣＬＫＡとＣＬＫＢとの間の関係は、較正の間に求められる。このリセット及び較正ルーチンは、図９のタイミング図に示されており、このタイミング図では、前に定義した用語を使用している。例えば、ＤＣＬＢは、ＣＬＫＢの立ち下がりエッジで積分を開始し、ＣＬＫＢの立ち上がりエッジで積分を終了することによって測定される。
【００３６】
　得られたタイムスタンプは、２つのクロックのうちの１つを使用することによって、このケースではＣＬＫＡであるマスタクロックに対して関連付けられる。そのようにする方法は、図１０のタイミング図に見ることができる。３つの事象が、事象１、事象２及び事象３とそれぞれ表記された垂直矢印によって示されている。事象１についてのＣＬＫＡに対するデジタルコードは、ＤＣ＿ＯＵＴ＝ＤＣＨＡ−ＤＣであり、事象２についてのＣＬＫＢに対するデジタルコードは、ＤＣ＿ＯＵＴ＝ＤＣＨＡ−ＤＣ＋ＤＣＬＢであり、また事象３についてのＣＬＫＢに対するデジタルコードは、ＤＣ＿ＯＵＴ＝ＤＣＨＡ−ＤＣであり、式中、ＤＣは、時間のデジタルコード表現である。ＤＣＨＡは、ＣＬＫＡの幅のデジタルコード表現である。それは、ＣＬＫＡの立ち上がりエッジにおいて積分を開始し、ＣＬＫＡの立ち下がりエッジにおいて積分を終了することによって測定される。ＤＣＬＢは、ＣＬＫＢの低い部分を表しているデジタルコードである。それは、ＣＬＫＢの立ち下がりエッジにおいて積分を開始し、ＣＬＫＢの立ち上がりエッジで積分を終了することによって測定される。これらの測定は、図９に図示す較正周期の一部である。ＤＣ＿ＯＵＴは、ＣＬＫＡがシステムクロックであるので常にＣＬＫＡに対するものである。上述の方程式が実行された後、得られた結果の数ＤＣ＿ＯＵＴは、ＣＬＫＡの立ち上がりエッジと言われる。事象１及び事象２についてのＤＣ＿ＯＵＴは、ＣＬＫＡの立ち上がりエッジ「０」に対するものであり、事象３は、ＣＬＫＡの立ち上がりエッジ「１」に対するものである。
【００３７】
　本明細書に開示した時間・電圧変換器は、ＰＥＴスキャナにおいて事象をタイムスタンピングするための極めて低い非線形性を有する。開示した方法は、クロックエッジに極めて接近して発生する事象エッジに関連する、従来型の非線形性の問題（電流源スイッチの不適切動作）を排除する。これは、基準クロックに関連する２つクロックのうちの１つを自動的に選択することによって、また、事象エッジとクロックエッジとの間の時間が、スイッチを適切に動作させ、かつ極めて線形である時間・電圧変換を生じさせるのに十分な程に大きくなることを保証することによってなされる。回路の設計は、信号５Ｖと０．５ミクロンＣＭＯＳとの組合せ技術でなされ、シミュレーションでは、この時間・電圧変換器が、４ＭＨｚの基準クロックを使用した場合には、全てのプロセス面及び環境変動全体にわたって、単に３２．６ピコ秒の非線形性しかもたないことを示している。
【００３８】
　本明細書に開示した方法及び装置は、事象エッジを、２つの使用可能なクロックのうちの１つに対して自動的に関連付ける。これら２つのクロックは、互いにかつ全体的なシステムクロックに対して関連付けられる。このことは、事象エッジがクロックエッジに対して十分に接近して発生して非線形の結果を生じることが決してしないということを保証する。上で開示した実施形態においては、マルチプレクサを使用して、図に示していないデジタルロジックの制御下で１つのクロック信号から他のクロック信号へと自動的に切り替える。図５においては、マルチプレクサ２４に対するクロック選択制御信号入力は、ＳＥＬと表記され、一方、図７においては、ＣＬＫ＿ＳＥＬと表記されている。同じように、図４に示されるマルチプレクサ２４は、適当なデジタルロジックからチャネル選択制御信号（図示せず）を受信する。本明細書及び特許請求の範囲において使用される場合、用語「デジタルロジック」は、ハードウエア、ソフトウエア、又はファームウエアで実行されようが、周期的２値信号を出力できるようなあらゆる装置又は回路を意味し、また、用語「マルチプレクサ」は、ハードウエア、ソフトウエア、又はファームウエアで実行されようが、第１の状態においては、ライン又はチャネルに対して第１の信号を通過させることができが第２の信号は通過させない、また、第２の状態においては同じライン又はチャネルに対して第２の信号を通過させることができるが第１の信号は通過させないようなあらゆる装置又は回路を意味する。
【００３９】
　本発明を、好ましい実施形態を参照して説明してきたが、本発明の技術的範囲を逸脱することなく様々な変更を行うことができ、またその要素を等価なものと置き換えることができることは、当業者には明らかであろう。更に、本発明の教示に対して特定の状態に適合させるために、その本質的範囲から逸脱することなく、多くの修正をなすことができる。従って、本発明は、本発明を実行するために考えられた最良の形態として開示した特定の実施形態に限定されるものではなく、本発明は、特許請求の範囲の技術的範囲内に入る全ての実施形態を含むことになることを意図している。
【００４０】
　特許請求の範囲において用いる場合、用語「時間・電圧変換器」は、同一請求項において用語「アナログ・デジタル変換器」と共に現れる場合には、アナログ・デジタル変換器を含まない回路を意味する。特許請求の範囲において使用される場合、用語「放射線」は、広く解釈されるべきであり、波或いは粒子を含む。従って、用語「放射線」は、特許請求の範囲において使用される場合には、ガンマ線に限定されるものではない。
【図面の簡単な説明】
【００４１】
【図１】ＰＥＴスキャナにおける一致処理を示すブロック図。
【図２】従来構成の時間・電圧変換器を示す回路図。
【図３】図２に示す時間・電圧変換器についてのタイミング図。
【図４】本発明の１つの実施形態による２相時間・電圧変換器を示す回路図。
【図５】本発明の別の実施形態による２相時間・電圧変換器を示す回路図。
【図６】図５に示す２相時間・電圧変換器についてのタイミング図。
【図７】本発明の更に別の実施形態による自動較正を備える２相時間・電圧変換器を示す回路図。
【図８】図７に示す時間・電圧変換器の正常動作についてのタイミング図。
【図９】初期リセット及び較正についてのタイミング図。
【図１０】デジタルコード関連付けについてのタイミング図。
【符号の説明】
【００４２】
　１０ａ、１０ｂ　電流源
　１２ａ、１２ｂ　積分コンデンサ
　１４　アナログ・デジタル変換器
　１６ａ、１６ｂ　スイッチ
　２０ａ、２０ｂ　時間・電圧増幅器
　２２ａ、２２ｂ　クロック信号ＣＬＫＡの立ち上がりエッジを表すブロック
　２４　マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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