(57)【要約】【課題】ＭＩＮ値及びＭＡＸ値のテストデータ線により、適切なドライブ能力及びスルーレートに変更する遅延調整機能を備えた集積回路を提供すること。【解決手段】集積回路Ａにて入力されるクロックに同期してデータパターンを受信レジスタに格納し、期待値＝受信データを判断する。＝でない場合、集積回路Ａ、Ｂのスルーレート値、ドライブ電流値の組合を一巡していれば、ＥＲＲ端子にエラー信号を出力し（Ｓ１０９）、していなければ、スルーレート値、ドライブ電流値を変更し、集積回路Ａ及びＢの最小配線長ＤＡＴＡｍｉｎと最大配線長ＤＡＴＡｍａｘへの値を変更しバッファ切り替えを行なう（Ｓ１１０）。一方、＝の時、集積回路Ｂのレジスタに設定されているタイミング検証用のデータパターンをクロックに同期してＸとＹ端子に出力し（Ｓ１１１）、集積回路Ａにて入力されるクロックに同期してデータパターンをレジスタに格納する（Ｓ１１２）。【選択図】　　　図４
2004117014.tif 000002
【特許請求の範囲】
【請求項１】
送信側の出力信号に対するドライブ能力及びスルーレートを変更する変更手段を備えた集積回路であって、
送信側から出力されるクロックに同期して送信されるデータ線に最小配線長及び最大配線長のタイミング検証用のテストデータ線を設け、
リセット時や一定期間間隔毎に送信側から出力されるクロックに同期して出力されるテストデータ線にテストパターン（テストパルス）を送信する送信手段を備え、
通常の動作開始前に、前記テストデータ線を用いて前記変更手段が適切なドライブ能力及びスルーレートに変更することを特徴とする集積回路。
【請求項２】
送信側から出力されるテストパターン（テストパルス）に応じて受信側から応答する応答手段を備え、
受信側から応答手段により応答された出力信号を受信した送信側では、テストパターンに対する期待値と受信側から応答された出力信号のデータを比較する比較手段手段をさらに備えたことを特徴とする請求項１記載の集積回路。
【請求項３】
送信側でテストパターンに対する期待値と受信側から応答された出力信号のデータを前記比較手段で比較し、
この比較手段における比較結果に応じて、前記変更手段が送信側の出力信号に対するドライブ能力及びスルーレートを変更する集積回路であって、
前記変更手段による変更値を格納する格納手段と、
前記変更手段により各ドライブ能力及びスルーレートを変更しても、期待値と受信側から応答された出力信号のデータが一致しない場合には、エラー信号を出力するエラー信号出力手段を備えたことを特徴とする請求項２記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延調整機能を備えた集積回路に関する。
【０００２】
【従来の技術】
近年、プリント基板内でのデジタル信号の伝送速度が高速になってきており、回路やボード設計を行なう上で、デジタル信号のタイミングにおけるセットアップ時間やホールド時間の規格値に対してのマージン（余裕）が少なくなってきている。回路設計者やボード設計者はこのデバイスの規格値に対して、マージンを極力持たせながら、タイミング設計を行なっている。
この分野の先行技術として、以下の文献を挙げることができる。
【特許文献１】
特開２０００−５５９８９号公報
【特許文献２】
特開２０００−２５９６８６号公報
【特許文献３】
特開２０００−２６８０６５号公報
【特許文献４】
特開２００１−６７３８８号公報
【特許文献５】
特開２００１−３３１４３９号公報
【特許文献６】
特開平５−１２８２０６号公報
【特許文献７】
特開平９−２１１０７７号公報
【特許文献８】
特許第３１５３２０１号公報
【０００３】
【発明が解決しようとする課題】
ところで、各デバイスの規格値を満足したタイミング設計を行なっても、環境条件（温度、電圧等）や各デバイスの送信側における送信信号のドライブ電流のバラツキや送信信号の出力遅延のバラツキや受信側でのセットアップ時間やホールド時間の閾値のバラツキ及びプリント基板を構成している部材のバラツキによる伝送線路のインピーダンスのバラツキ等の要因が重なり、場合によっては、デジタル信号のタイミングにおけるセットアップ時間やホールド時間おける基板を満足しないことがある。
このように、デバイスや部材の特性のバラツキと外的要因とによって、タイミング上最悪条件になりうる方向にバラツキが偏ってしまった場合に、受信側のデバイスが正常なデータを認識できないことが考えられる。
そこで、本発明の目的は、伝送速度が高速な信号間において、タイミングに密接に関係する送信側のデバイスのドライブ能力及びスルーレートを変更する手段を設け、信号線の遅延つまりタイミングに密接に関与する信号線長のＭＩＮ値とＭＡＸ値になるような配線を予め設けておき、通常動作が開始する前にＭＩＮ値及びＭＡＸ値のテストデータ線を用いて、適切なドライブ能力及びスルーレートに変更させる遅延調整機能を備えた集積回路を提供することである。
【０００４】
【課題を解決するための手段】
請求項１記載の発明では、送信側の出力信号に対するドライブ能力及びスルーレートを変更する変更手段を備えた集積回路であって、送信側から出力されるクロックに同期して送信されるデータ線に最小配線長及び最大配線長のタイミング検証用のテストデータ線を設け、リセット時や一定期間間隔毎に送信側から出力されるクロックに同期して出力されるテストデータ線にテストパターン（テストパルス）を送信する送信手段を備え、通常の動作開始前に、前記テストデータ線を用いて前記変更手段が適切なドライブ能力及びスルーレートに変更することにより、前記目的を達成する。
【０００５】
請求項２記載の発明では、請求項１記載の発明において、送信側から出力されるテストパターン（テストパルス）に応じて受信側から応答する応答手段を備え、受信側から応答手段により応答された出力信号を受信した送信側では、テストパターンに対する期待値と受信側から応答された出力信号のデータを比較する比較手段手段をさらに備えたことを特徴とする。
請求項３記載の発明では、請求項２記載の発明において、送信側でテストパターンに対する期待値と受信側から応答された出力信号のデータを前記比較手段で比較し、この比較手段における比較結果に応じて、前記変更手段が送信側の出力信号に対するドライブ能力及びスルーレートを変更する集積回路であって、前記変更手段による変更値を格納する格納手段と、前記変更手段により各ドライブ能力及びスルーレートを変更しても、期待値と受信側から応答された出力信号のデータが一致しない場合には、エラー信号を出力するエラー信号出力手段を備えたことを特徴とする。
【０００６】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図１ないし図４を参照して詳細に説明する。
図１は、本実施の形態に係る集積回路のブロック図である。
集積回路Ａと集積回路Ｂ間では、ＡからＢへの制御線、ＢからＡへの制御線、Ａ、Ｂ間双方向の制御線、双方向のクロック信号（ＣＬＫ）及びデータバス等により高速伝送が行なわれる。集積回路ＡはバスＡ、集積回路ＢはバスＢに接続されている。また、集積回路Ａ、Ｂは外部バスで接続されている。
まず、リセット解除後、通常動作に先立って、クロックと予め設けている最小配線長のデータ線ＤＡＴＡｍｉｎ（Ｘ端子）及び最大配線長ＤＡＴＡｍａｘ（Ｙ端子）のタイミング検証用のテストデータ線にドライブされる手順を以下に示す。
【０００７】
リセット解除後、まず、集積回路Ａ、Ｂのスルーレートのレジスタ（図２、▲１▼）とドライブ電流のレジスタ（図２、▲２▼）に対して、外部バスに接続されている格納部から初期値又は電源ＯＦＦ動作（リセット動作）直前の設定値を読みだし、前出▲１▼、▲２▼のレジスタに設定される。
まず、集積回路Ａが送信側になりクロック信号（ＣＬＫ）を出力する。また、タイミング検証用のテストデータ線のＸ端子とＹ端子にデータパターンが出力される。テストデータ線Ｘ端子とＹ端子には集積回路Ａのレジスタに格納されているスルーレートとドライブ電流の前出の設定値を用いて出力される。
【０００８】
レジスタ図を図２に示してある。レジスタのビットは参考までに１６ビットとしているが、何ビット（１６ビット以上でも１６ビット以下）でも構わないものとする。クロックは周期的に“Ｈ”、“Ｌ”を繰り返し出力し、タイミング検証用のテストデータ線ＸとＹからデータパターンがこのクロックに同期して（つまり、“Ｈ”から“Ｌ”の立下りエッジ、“Ｌ”から“Ｈ”の立上がりエッジに同期して）出力される。
そして、送信側の出力時のクロックエッジに対するテストデータ線のセットアップ時間Ｔｄｓａとホールド時間Ｔｄｈａを保ちながら出力される。タイミング検証用のテストデータ線Ｘ端子とＹ端子に出力されるデータは、［検証用のデータ線に出力される送信側のデータパターン（期待値）］（図２、▲３▼）のレジスタに格納されている。参考までにＸ端子に出力されるデータパターンを上位８ビット、Ｙ端子に出力されるデータパターンを下位８ビットとしている。
【０００９】
そして、タイミング検証用のテストデータ線ＸとＹに出力されるデータのパルス幅は［検証用のデータ線に出力される送信側のデータパターンのパルス幅］（図２、▲４▼）のレジスタに格納されている。また、検証用のデータ線に出力される送信側のデータパターンのパルス数は［検証用のデータ線に出力される送信側のデータパターンのパルス数］（図２、▲５▼）のレジスタに格納されている。
図２及び図３に示しているように、［検証用のデータ線に出力される送信側のデータパターン（期待値）］が「１０１０１０１０」と、各８個のデータパターンがクロックに同期して集積回路ＡからＸ端子及びＹ端子に出力される。
【００１０】
また、［検証用のデータ線に出力される送信側のデータパターンのパルス数］（図２、▲５▼）のレジスタには、この各８個のデータパターン数を示す「１１１１１１１１１１１１１１１１」が設定されている。
図４のｚに示すように、８個のクロックエッジと各８個のデータパターンを出力した後、クロックとデータは破線に示されたようにハイインピーダンス状態となり集積回路Ａ、Ｂ内蔵のプルアップ抵抗値により“Ｈ”を維持する。
集積回路Ｂでは、クロックとデータパターンが入力され、クロックのエッジ（“Ｈ”から“Ｌ”の立下りエッジ、“Ｌ”から“Ｈ”の立上がりエッジの順）で「１０１０１０１０」の各８個のデータパターンが取り込まれる。
【００１１】
読み込まれたデータパターンは集積回路Ｂの検証用データ線受信レジスタに格納される。次に、集積回路Ｂが出力側となり、図４のｔ後に、先程集積回路Ａ側から入力されたクロックと同じ周期、同じ個数のエッジを出力し、クロックに同期して各８個のデータパターン（「＊＊＊＊＊＊＊＊」）が出力される。
ここで、出力されるデータパターン「＊＊＊＊＊＊＊＊」は、集積回路Ｂの検証用データ線受信レジスタに格納されたデータが出力される。そして、集積回路Ｂで取り込まれたデータパターン「１０１０１０１０」がクロックとのタイミング規格を守れずに、間違ってデータパターンを「０１０１０１０１」と認識してしまった場合、集積回路Ｂの検証用データ線受信レジスタにはこの「０１０１０１０１」のデータパターンが格納され、集積回路Ｂから出力されるデータパターン「＊＊＊＊＊＊＊＊」は「０１０１０１０１」となる。
【００１２】
図４のｚ’に示すように、８個のクロックエッジと各８個のデータパターンを出力した後、クロックとデータは破線に示されたようにハイインピーダンス状態となり集積回路Ａ、Ｂ内蔵のプルアップ抵抗値により“Ｈ”を維持する。また、集積回路Ａでは受信側になり、集積回路Ｂから出力されるデータパターン「＊＊＊＊＊＊＊＊」、つまり、「０１０１０１０１」とクロックが入力される。
読み込まれたデータパターンは集積回路Ａの検証用データ線受信レジスタ（図２、▲６▼）に格納され、Ｘ端子を通して入力されたものは上位８ビットへ、Ｙ端子を通して入力されたものは下位８ビットへ格納される。
比較結果レジスタ（図２、▲７▼）には、送信時のデータパターンである期待値（図２、▲３▼）と検証用データ線受信レジスタ内のデータを比較した結果が格納される。例えば、期待値と受信データのＡＮＤを取った場合、一致しているビットは“１”となる。
【００１３】
今回は、期待値「１０１０１０１０１０１０１０１０」に対し、受信データが「０１０１０１０１０１０１０１０１」なので、比較結果レジスタは「００００００００００００００００」となる。ここで、集積回路Ａでは期待値通りデータパターンを受信しなかったことで、「集積回路Ｂ側で取り込まれたデータパターンにタイミング上の問題がある」と判断して、データスルーレート値とデータドライブ値の設定を変更して、前述のリセット解除後と同じシーケンスで集積回路Ａが送信側になりクロックを出力する。また、タイミング検証用のテストデータ線のＸ端子とＹ端子にデータパターンが出力される。
同様に、集積回路Ｂで受信した後、集積回路Ｂが送信側になり、クロックと認識したデータパターンを送信する。
【００１４】
前述同様に、集積回路Ａでは期待値と受信データを比較して、一致しているかどうかを判断する。ここで一致しない場合、繰り返しデータスルーレート値とデータドライブ値の設定を変更し、全ての組合わせにおいて期待値と受信データが一致しない場合には、エラー信号としてＥＲＲ端子に出力される。一致すれば、次に、集積回路Ｂが送信側となり、前述同様の一連の動作（前述の集積回路ＡとＢが逆の動作）が行なわれ、集積回路Ａでは期待値と受信データを比較して、一致しているかどうかを判断する。
ここで一致しない場合、繰り返しデータスルーレート値とデータドライブ値の設定を変更し、全ての組合わせにおいて期待値と受信データが一致しない場合には、エラー信号としてＥＲＲ端子に出力される。
【００１５】
一致すれば、外部バスに接続されている格納部にレジスタ▲１▼、レジスタ▲２▼の設定値を格納すると共に、ＤＡＴＡバスのＩ／Ｏバッファとして、レジスタ▲１▼、レジスタ▲２▼に設定されているデータスルーレート値とデータドライブ値が適用され、通常動作が開始される。一致しない場合、繰り返しデータスルーレート値とデータドライブ値の設定を変更し、全ての組合わせにおいて期待値と受信データが一致しない場合には、エラー信号としてＥＲＲ端子に出力される。
また、外部バスに接続されているタイマー部からのテスト割り込み信号が一定期間毎に集積回路Ａ、Ｂに入力され、テスト割り込みが受け付け可能な状態になると、集積回路Ａ、ＢのバスＡ、バスＢを開放し、これまで説明してきたリセット解除後と同様の動作が行なわれる。
【００１６】
次に、図３のフローチャートを参照して、上記の処理手順を説明する。
まず、リセット解除又はテスト割り込み受け付け可能となると（ステップ１０１）、外部バスに接続されている格納部から初期値又は電源ＯＦＦ動作（リセット動作）直前の設定値を読みだし、集積回路Ａ、Ｂの最小配線長ＤＡＴＡｍｉｎ（Ｘ端子）と最大配線長ＤＡＴＡｍａｘ（Ｙ端子）のレジスタに設定し、スルーレート値及びドライブ電流値をＸ端子とＹ端子のバッファに適用する（ステップ１０２）。
そして、集積回路Ａのレジスタ▲３▼に設定されているタイミング検証用のデータパターンをクロックに同期してＸ端子とＹ端子に出力する（ステップ１０３）。続いて、集積回路Ｂにて入力されるクロックに同期してデータパターンを受信し、受信レジスタに格納し（ステップ１０４）、集積回路Ｂからクロックと受信レジスタに格納されているデータを送出する（ステップ１０５）。
【００１７】
集積回路Ａにて入力されるクロックに同期してデータパターンを受信し、受信レジスタ（図２，▲６▼）に格納し（ステップ１０６）、期待値（図２，▲３▼）＝受信データ（図２，▲６▼）であるか否かを判断する（ステップ１０７）。その結果、イコールでない場合（ステップ１０７；Ｎ）、集積回路Ａ、Ｂのスルーレート値、ドライブ電流値の組合わせ一巡したかを判断する（ステップ１０８）。一巡していれば、（ステップ１０８；Ｎ）、ＥＲＲ端子にエラー信号を出力する（ステップ１０９）。一方、一巡していれば、（ステップ１０８；Ｙ）、スルーレート値（図２，▲１▼）、ドライブ電流値（図２，▲２▼）を変更し、集積回路Ａ及びＢの最小配線長ＤＡＴＡｍｉｎ（Ｘ端子）と最大配線長ＤＡＴＡｍａｘ（Ｙ端子）への値を変更しバッファ切り替えを行なう（ステップ１１０）。
【００１８】
一方、ステップ１０７の判断で、イコールと判断された場合（ステップ１０７；Ｙ）、集積回路Ｂのレジスタ▲３▼に設定されているタイミング検証用のデータパターンをクロックに同期してＸ端子とＹ端子に出力し（ステップ１１１）、集積回路Ａにて入力されるクロックに同期してデータパターンを受信し、受信レジスタに格納し（ステップ１１２）、集積回路Ａからクロックと受信レジスタに格納されているデータを送出する（ステップ１１３）。
そして、集積回路Ｂにて入力されるクロックに同期してデータパターンを受信し、受信レジスタ（図２，▲６▼）に格納し（ステップ１１４）、ステップ１０７と同様に、期待値（図２，▲３▼）＝受信データ（図２，▲６▼）であるか否かを判断する（ステップ１１５）。
その結果、イコールでない場合（ステップ１１５；Ｎ）、ステップ１０８からステップ１１０への流れと同様の処理を行なう（ステップ１１９、ステップ１２０、ステップ１２１）。
【００１９】
一方、ステップ１１５の判断で、イコールと判断された場合（ステップ１１５；Ｙ）、現在レジスタに設定されているスルーレート値及びドライブ電流値を外部ハ゛スを介して外部格納部に格納し（ステップ１１６）、現在レジスタに設定されているスルーレート値及びドライブ電流値を本来使用されるＤＡＴＡバスに適用する（ステップ１１７）。その後、通常動作を開始する（ステップ１１８）。
【００２０】
【発明の効果】
請求項１記載の発明では、タイミングに密接に関係する送信側のデバイスのドライブ能力及びスルーレートを変更する手段を備え、かつ、送信側から出力されるクロックに同期して送信されるデータ線に最小配線長及び最大配線長のタイミング検証用のテストデータ線を設け、リセット時や一定期間間隔毎に送信側から出力されるクロックに同期して出力されるテストデータ線にテストパターン（テストパルス）を送信させることができる。
請求項２記載の発明では、送信側から出力されるテストパターン（テストパルス）に応じて受信側から応答する手段を備え、受信側から応答された出力信号を受信した送信側ではテストパターンに対する期待値と受信側から応答された出力信号のデータを比較させる手段を備えることで、ドライブ能力及びスルーレートが適切であるかを判断することができる。
【００２１】
請求項３記載の発明では、送信側でテストパターンに対する期待値と受信側から応答された出力信号のデータを比較する手段を備え、比較結果に応じて送信側の出力信号に対するドライブ能力及びスルーレートを変更させる手段とその変更値を格納する手段を備えることで、比較判断結果に応じて適切なドライブ能力及びスルーレートに変更できる。
【図面の簡単な説明】
【図１】本実施の形態に係る集積回路のブロック図である。
【図２】レジスタ図である。
【図３】本実施の形態の処理手順を示したフローチャートである。
【図４】本実施の形態の動作を示したタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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