(57)【要約】【課題】大きな電流消費を伴わずに高速切替えを行うことが可能な、ヒステリシスを持つ比較器を提供する。【解決手段】この比較器は入力を形成するゲートをそれぞれ持つ第１のトランジスタ（Ｍ１）と第２のトランジスタ（Ｍ２）とを備える。両トランジスタの主電流経路は一端で互いに接続する。更に第３のトランジスタ（Ｍ３）と第４のトランジスタ（Ｍ４）とを備える。第３のトランジスタ（Ｍ３）のゲートは第１のトランジスタ（Ｍ１）のゲートに接続し、その主電流経路は第１および第２のトランジスタ（Ｍ１，Ｍ２）の主電流経路の一端から第４のトランジスタ（Ｍ４）の主電流経路を介して第２のトランジスタ（Ｍ２）の主電流経路の他端に接続する。第４のトランジスタ（Ｍ４）のゲートは比較器の出力信号または反転出力信号に接続する。この比較器は例えばトランスポンダのＡＳＫ復調器に用いられる。【選択図】図２
2004135306.tif 000002
【特許請求の範囲】
【請求項１】
　ヒステリシスを持つ比較器であって、そのゲートが前記比較器の一方の入力を形成する第１のトランジスタ（Ｍ１）とそのゲートが前記比較器の他方の入力を形成する第２トランジスタ（Ｍ２）とを備え、両トランジスタ（Ｍ１，Ｍ２）の主電流経路は一端で互いに接続しており、その特徴は、第３のトランジスタ（Ｍ３）と第４のトランジスタ（Ｍ４）とを備え、前記第３のトランジスタ（Ｍ３）のゲートは前記第１のトランジスタ（Ｍ１）のゲートに接続し、その主電流経路は前記第１および第２のトランジスタ（Ｍ１，Ｍ２）の主電流経路の一端から前記第４のトランジスタ（Ｍ４）の主電流経路を介して前記第２のトランジスタ（Ｍ２）の前記主電流経路の他端に接続して形成し、前記第４のトランジスタ（Ｍ４）のゲートは前記比較器の出力信号または反転出力信号に接続することである、ヒステリシスを持つ比較器。
【請求項２】
　前記トランジスタ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）はバイポーラ・トランジスタである、請求項１記載のヒステリシスを持つ比較器。
【請求項３】
　前記トランジスタ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）はＭＯＳ−ＦＥＴである、請求項１記載のヒステリシスを持つ比較器。
【請求項４】
　前記第１のトランジスタ（Ｍ１）の幅／長さ比は前記第３のトランジスタ（Ｍ３）の幅／長さ比より大きい、請求項３記載のヒステリシスを持つ比較器。
【請求項５】
　第５のトランジスタ（Ｍ１１）と第６のトランジスタ（Ｍ１２）とを更に備え、前記第５のトランジスタ（Ｍ１１）のゲートは前記第２のトランジスタ（Ｍ２）のゲートに接続し、その主電流経路は前記第１および第２のトランジスタ（Ｍ１，Ｍ２）の主電流経路の一端から前記第６のトランジスタ（Ｍ１２）の主電流経路を介して前記第１のトランジスタ（Ｍ１）の主電流経路の他端に接続して形成し、前記第６のトランジスタ（Ｍ１２）のゲートは前記第４のトランジスタ（Ｍ４）のゲートが前記比較器の反転出力信号に接続するとき前記比較器の出力信号に接続し、前記第６のトランジスタ（Ｍ１２）のゲートは前記第４のトランジスタ（Ｍ４）のゲートが前記比較器の出力信号に接続するとき前記比較器の反転出力信号に接続する、前記請求項１−４のどれか１項に記載のヒステリシスを持つ比較器。
【請求項６】
　前記比較器の一方および／または他方の入力の電圧レベルが消えたときでも前記比較器の出力信号の前記状態を固定する部分回路を更に備える、前記請求項１−５のどれか１項に記載のヒステリシスを持つ比較器。
【請求項７】
　前記第１のトランジスタと前記第２のトランジスタの前記主電流経路の一端は電流源に接続する、前記請求項１−６のどれか１項に記載のヒステリシスを持つ比較器。
【請求項８】
　前記第１のトランジスタの前記主電流経路と前記第２のトランジスタの前記主電流経路の一端はそれぞれ他方のトランジスタの主電流経路を介して供給電圧に接続する、前記請求項１−７のどれか１項に記載のヒステリシスを持つ比較器。
【請求項９】
　前記請求項１−８のどれか１項に記載の比較器（８）を含むＡＳＫ復調器。
【請求項１０】
　ＡＳＫ復調器であって整流器（２，Ｃ１）を更に備え、その出力（５）は第１のコンデンサ（Ｃ２）に接続する出力を持つ第１の電圧フォロア（６）に接続しまた第２のコンデンサ（Ｃ３）に接続する出力を持つ第２の電圧フォロア（７）に接続し、前記第２のコンデンサ（Ｃ３）のキャパシタンスは前記第１のコンデンサ（Ｃ２）のキャパシタンスより小さく、前記第１のコンデンサ（Ｃ２）は前記比較器（８）の一方の入力に接続し前記第２のコンデンサ（Ｃ３）は他方の入力に接続する、請求項９記載のＡＳＫ復調器。
【請求項１１】
　前記２つの各電圧フォロア（６，７）は逆のオフセット電圧を含む、請求項１０記載のＡＳＫ復調器。
【請求項１２】
　前記比較器（８）はオフセット電圧を含む、請求項１０または１１記載のＡＳＫ復調器。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、そのゲートが比較器の一方の入力を形成する第１のトランジスタとそのゲートが比較器の他方の入力を形成する第２のトランジスタとを備え、両トランジスタの主電流経路は一端で互いに接続する、ヒステリシスを持つ比較器に関するものである。
【背景技術】
【０００２】
　比較器は多くの電子回路に用いられている。比較器の入力信号が雑音に埋もれているときは、通常、ヒステリシスを持つ比較器が必要である。ヒステリシスを持つ比較器は外部または内部の正帰還により実現することができる。従来技術として知られているのは内部の正帰還を用いるＣＭＯＳ比較器であって、例えば、 Phillip E. Allen および Douglas R. Holberg のテキストブック「ＣＭＯＳアナログ回路設計」、第２版、オックスフォード・ユニバーシティ・プレス２００２（Oxford University Press 2002）、ページ４７１−４７５に説明されている。
【０００３】
　同書に示されているヒステリシスを持つ比較器の回路図を図１に示す。この従来技術の比較器は、そのゲートが比較器の第１の入力に接続する第１のＮＭＯＳ−ＦＥＴ　Ｍ１０と、そのゲートが比較器の第２の入力に接続する第２のＮＭＯＳ−ＦＥＴ　Ｍ２０とを備える。２個のＭＯＳ−ＦＥＴのソースは電流源Ｉに接続する。２個のＭＯＳ−ＦＥＴのドレンは、ＰＭＯＳ−ＦＥＴ　Ｍ３０およびＭ４０の主電流経路を介して供給電圧Ｖｃｃに接続する。ヒステリシスは別のＰＭＯＳ−ＦＥＴ　Ｍ５０およびＭ６０により形成する。ＰＭＯＳ−ＦＥＴ　Ｍ５０はＰＭＯＳ−ＦＥＴ　Ｍ３０と共に電流ミラーを形成し、ＰＭＯＳ−ＦＥＴ　Ｍ６０はＰＭＯＳ−ＦＥＴ　Ｍ４０と共に別の電流ミラーを形成する。ＰＭＯＳ−ＦＥＴ　Ｍ５０の主電流経路はＮＭＯＳ−ＦＥＴ　Ｍ２０の主電流経路に接続し、ＰＭＯＳ−ＦＥＴ　Ｍ６０の主電流経路はＮＭＯＳ−ＦＥＴ　Ｍ１０の主電流経路に接続する。
【０００４】
　例えば入力１の入力電圧が入力２の入力電圧より高いときは、ＮＭＯＳ−ＦＥＴ　Ｍ１０のソース・ドレン回路を介して流れる電流はＮＭＯＳ−ＦＥＴ　Ｍ２０のソース・ドレン回路を介して流れる電流より大きい。このとき、電流源Ｉの電流の大部分はＶｃｃ、Ｍ３０、Ｍ１０、電流源Ｉを介して接地に流れ、他方でＭ２０を介して流れる電流は少量またはゼロである。この場合、比較器の出力７０の出力信号はＨＩである。２個の電流ミラー・トランジスタＭ４０およびＭ６０のゲート電圧もＨＩである。
　入力１（すなわち、ＮＭＯＳ−ＦＥＴ　Ｍ１０のゲート）の電圧が入力２（すなわち、ＮＭＯＳ−ＦＥＴ　Ｍ２０のゲート）の電圧より小さくなると、供給電圧Ｖｃｃ，Ｍ５０、Ｍ２０、Ｉを介して流れる電流は次第に増加し、Ｍ５０とＭ２０を介して流れる電流がＭ４０とＭ２０を介して流れる電流に等しくなると比較器は切り替わろうとする。この切替えを起こすには、前にＨＩであったトランジスタＭ４０とＭ６０のゲート・キャパシタンスを接地電圧レベルまで放電する必要がある。これには或る時間Δｔがかかる。比較器の入力の信号レベルが高い周波数で変わると、電流ミラー・トランジスタＭ３０、Ｍ５０、Ｍ６０、Ｍ４０のゲート・キャパシタンスを継続的に速く再充電するには比較的大きな電流Ｉが必要である。従来技術のＣＭＯＳ比較器を高い切替え速度で用いるときに大きな電流消費が必要なのはこのためである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　したがって本発明の目的は、高速切替えの場合でも電流消費が小さい、ヒステリシスを持つ改善された比較器を提供することである。
【課題を解決するための手段】
【０００６】
　本発明の目的は上に述べたようなヒステリシスを持つ比較器により達成される。この比較器の別の特徴は、第３および第４のトランジスタを備え、第３のトランジスタのゲートは第１のトランジスタのゲートに接続し、その主電流経路は第１および第２のトランジスタの主電流経路の一端から第４のトランジスタの主電流経路を介して第２のトランジスタの主電流経路の他端に接続して形成し、第４のトランジスタのゲートは比較器の出力信号または反転出力信号に接続することである。
【発明の効果】
【０００７】
　本発明に係る比較器は従来技術で用いられている電流ミラーを含まないので、かかる電流ミラーのゲート・キャパシタンスを継続的に再充電する必要がなく、したがって高い切替え周波数でも電流消費を小さくすることができる。
　本発明の優れた別の実施の形態の特徴をサブクレームに示す。
【実施例１】
【０００８】
　図１は、背景の説明で述べた従来のヒステリシスを持つ比較器を示す。
　図２は、本発明に係るヒステリシスを持つ比較器の第１の実施の形態の回路図を示す。
【０００９】
　図２に示すヒステリシスを持つ比較器の構成について以下に詳細に説明する。
　図２は本発明に係るヒステリシスを持つ比較器であって、そのゲートが比較器の第１の入力を形成する第１の入力ＭＯＳ−ＦＥＴ　Ｍ１（Ｎ型）とそのゲートが比較器の第２の入力を形成する第２の入力ＭＯＳ−ＦＥＴ　Ｍ２（Ｎ型）とを備える。第１のＭＯＳ−ＦＥＴ　Ｍ１と第２の入力ＭＯＳ−ＦＥＴ　Ｍ２のソースは互いに接続し、その接続点は、接地に接続する電流源Ｉに接続する。
【００１０】
　また第３のＭＯＳ−ＦＥＴ　Ｍ３（Ｎ型）を備え、そのソースは第１のＭＯＳ−ＦＥＴ　Ｍ１のソースに接続し、そのゲートは第１のＭＯＳ−ＦＥＴ　Ｍ１のゲートに接続する。第３のＭＯＳ−ＦＥＴ　Ｍ３の幅／長さ比は第１のＭＯＳ−ＦＥＴ　Ｍ１の幅／長さ比より小さい。
　第３のＭＯＳ−ＦＥＴ　Ｍ３のドレンは第４のＭＯＳ−ＦＥＴ　Ｍ４（Ｎ型）のソースに接続する。第４のＭＯＳ−ＦＥＴ　Ｍ４のドレンは第２のＭＯＳ−ＦＥＴ　Ｍ２のドレンに接続し、そのゲートは比較器の出力信号の反転に回路点１０で接続する。
【００１１】
　また第５のＭＯＳ−ＦＥＴ　Ｍ５（Ｐ型）を備え、そのドレンは第１のＭＯＳ−ＦＥＴ　Ｍ１のドレンに接続し、そのソースは供給電圧Ｖｃｃに接続し、そのゲートはそのドレンと第６のＭＯＳ−ＦＥＴ　Ｍ６（Ｐ型）のゲートとに接続する。第６のＭＯＳ−ＦＥＴ　Ｍ６のソースは供給電圧Ｖｃｃに接続して、第５のＭＯＳ−ＦＥＴ　Ｍ５と共に電流ミラーを形成する。
【００１２】
　また第７のＭＯＳ−ＦＥＴ　Ｍ７（Ｐ型）を備え、そのドレンは第２のＭＯＳ−ＦＥＴ　Ｍ２のドレンに接続し、そのソースは供給電圧Ｖｃｃに接続し、そのゲートはそのドレンと第８のＭＯＳ−ＦＥＴ　Ｍ８（Ｐ型）のゲートとに接続する。第８のＭＯＳ−ＦＥＴ　Ｍ８のソースは供給電圧Ｖｃｃに接続して、第７のＭＯＳ−ＦＥＴ　Ｍ７と共に電流ミラーを形成する。第８のＭＯＳ−ＦＥＴ　Ｍ８のドレンは第９のＭＯＳ−ＦＥＴ　Ｍ９（Ｎ型）のドレンに接続し、第９のＭＯＳ−ＦＥＴ　Ｍ９（Ｎ型）のソースは接地に接続し、そのゲートはそのドレンと第１０のＭＯＳ−ＦＥＴ　Ｍ１０（Ｎ型）のゲートとに接続する。第１０のＭＯＳ−ＦＥＴ　Ｍ１０のソースは接地に接続し、そのドレンは第６のＭＯＳ−ＦＥＴ　Ｍ６のドレンに回路点１１で接続する。
　回路点１１は第１のインバータ１２と第２のインバータ１３とを介して比較器の出力１４に接続する。
【００１３】
　本発明に係る図２に示すヒステリシスを持つ比較器の動作について以下に説明する。
　まず、図２に示す比較器の出力がＬＯ（すなわち、低い電圧レベルであって回路点１４に現れる）とすると、第２のインバータ１３の上流の回路点１０はＨＩであり、第１のインバータ１２の上流の回路点１１はＬＯである。比較器がこの状態にあるとき第１０のＭＯＳ−ＦＥＴ　Ｍ１０はオンであり、第６のＭＯＳ−ＦＥＴ　Ｍ６はオフである。また第５のＭＯＳ−ＦＥＴ　Ｍ５と第１のＭＯＳ−ＦＥＴ　Ｍ１と第３のＭＯＳ−ＦＥＴ　Ｍ３もオフである。これは回路分岐Ｍ５、Ｍ１、Ｉを介して流れる電流がゼロかまたは非常に小さいことを意味する。回路点１０の電圧レベルはＨＩなので第４のＭＯＳ−ＦＥＴ　Ｍ４はオンであるが、第３のＭＯＳ−ＦＥＴ　Ｍ３がオフなので電流は全く流れない。また比較器がこの状態にあるとき第１のＭＯＳ−ＦＥＴ　Ｍ１のゲートの電圧レベルは第２のＭＯＳ−ＦＥＴ　Ｍ２のゲートの電圧レベルに比べて相対的に小さい。ＭＯＳ−ＦＥＴ　Ｍ２、Ｍ７、Ｍ８、Ｍ９、Ｍ１０は全てオンなので、電流は電流経路Ｍ７、Ｍ２、Ｉを介して接地に流れる。
【００１４】
　次に、出力１４での比較器の出力信号がＬＯからＨＩに変化する場合を考えると、この変化はＭＯＳ−ＦＥＴ　Ｍ５のソース・ドレン回路を通って流れる電流（ｉＭ５）と第７のＭＯＳ−ＦＥＴ　Ｍ７のソース・ドレン回路を通って流れる電流（ｉＭ７）とが全く等しくなる時点で起こる。第２のＭＯＳ−ＦＥＴ　Ｍ２のゲートの電圧が次第に減少し第１のＭＯＳ−ＦＥＴ　Ｍ１のゲートの電圧が次第に増加すると、回路分岐Ｍ５、Ｍ１、Ｉを通って流れる電流は次第に増加する。第１のＭＯＳ−ＦＥＴ　Ｍ１のゲートの電圧が増加すると第１のＭＯＳ−ＦＥＴ　Ｍ１と共に第３のＭＯＳ−ＦＥＴ　Ｍ３もオンになるので、ｉＭ７から分岐して回路分岐Ｍ４、Ｍ３、Ｉを介して流れる電流も増加する。このため比較器の出力１４の出力信号は、第３のＭＯＳ−ＦＥＴ　Ｍ３と第４のＭＯＳ−ＦＥＴ　Ｍ４を含まない回路の場合に比べて一層低い第２のＭＯＳ−ＦＥＴ　Ｍ２のゲートの電圧でＬＯからＨＩに変化する。Ｍ２のゲートが一層低い電圧になるまで電流ｉＭ５と電流ｉＭ７は等しくならないので、比較器の電圧ヒステリシスが生じる。
【００１５】
　図１に示す従来技術のヒステリシスを持つ比較器とは異なり、Ｍ７とＭ８のゲート・キャパシタンスは放電しない。なぜなら、或る電流ｉＭ５またはｉＭ７が常に流れるので、小さい電流でも比較器を非常に高速で切り替えることができるからである。トランジスタＭ５のゲート・キャパシタンスは浮遊する、すなわち少なくとも従来技術のように逆電圧レベルまで充電しないので、この点からも比較器を高速で切り替えることができる。
【００１６】
　以下の説明では、比較器は非常に低い一定電流Ｉで動作し、また全てのＭＯＳ−ＦＥＴは弱い反転で動作すると仮定する。
　第２のＭＯＳ−ＦＥＴ　Ｍ２のゲートにかかる電圧が或る限界値まで低下すると出力はＬＯからＨＩに変化するので、大部分の電流はＭＯＳ−ＦＥＴ　Ｍ５、Ｍ１、Ｉを介して接地に流れる。回路点１０はＬＯなので第４のＭＯＳ−ＦＥＴ　Ｍ４はオフであり、電流経路Ｍ７、Ｍ４、Ｍ３、Ｉを介する電流は流れない。
　トランジスタＭ６はオンでありトランジスタＭ１０はオフなので、同様にＭＯＳ−ＦＥＴ　Ｍ２、Ｍ７、Ｍ８、Ｍ９、Ｍ１０を流れる電流は非常に小さいかまたはゼロである。
【００１７】
　比較器の出力が再びＨＩからＬＯに切り替わる場合を考えると、電流ｉＭ５とｉＭ７が再び等しくなるまで第２のＭＯＳ−ＦＥＴ　Ｍ２のゲートの電圧を高くする必要がある。この場合はＭ４はオフなので、第３のＭＯＳ−ＦＥＴ　Ｍ３と第４のＭＯＳ−ＦＥＴ　Ｍ４とを含まない回路との違いはない。切替え点におけるＭＯＳ−ＦＥＴ　Ｍ２のゲートの電圧が、図２からＭ３とＭ４とを除いた回路の場合の電圧と同じであるのはこのためである。
【００１８】
　全てのトランジスタが弱い反転で動作しまたは長さが同じであると仮定すると、ヒステリシス電圧は次式で与えられる。
【数１】
2004135306.tif 000003
ただし、ｎは例えば K. Hoffmann の著書「ＶＬＳＩ設計」、第４版、R Oldenburg Verlag Munich-Vienna 1998 のページ２６９に示されているキャパシタンス比、ｋはボルツマン定数、Ｔは絶対温度、ｑは基本電荷、Ｗ１，Ｗ２，Ｗ３はそれぞれトランジスタＭ１，Ｍ２，Ｍ３の幅、ただし、全てのトランジスタの長さは等しいと仮定する。
【００１９】
　（ｎ・ｋ・Ｔ）／ｑ＝４０ｍＶ、Ｗ１＝Ｗ２、Ｗ３＝１/２・Ｗ１とすると、例えば、
　　ＶHysteresis＝４０ｍＶ・ｌｎ２＝２７．７ｍＶ　　　　　　　　　（２）
である。
　このように、トランジスタの幅比を設定することにより望ましいレベルのヒステリシスを得ることができる。
【実施例２】
【００２０】
　図３は本発明に係る比較器の別の実施の形態の回路図を示す。図２の要素と同じ要素は同じ番号で示す。
　図３に示す比較器と図２に示す比較器の主な違いは、図３に示す比較器のヒステリシスが対称的であることである。このため、ＭＯＳ−ＦＥＴ　Ｍ３およびＭ４に対してミラー反転配置に更に２個のＭＯＳ−ＦＥＴ、すなわち第１１のＭＯＳ−ＦＥＴ　Ｍ１１と第１２のＭＯＳ−ＦＥＴ　Ｍ１２とを備える。またこれにより、従来の技術（図１参照）に比べても図２に示す本発明の実施の形態に比べても、より高速に切替えを行うことができる。なぜなら、この状態ではどのトランジスタも回路から外れることがないので、トランジスタＭ５、Ｍ６、Ｍ７、Ｍ８のゲート・キャパシタンスの再充電を行わないからである。これにより、小さな電流における比較器の高速切替えと、計算通りの良い結果が得られる。
【００２１】
　この装置では、第１１のＭＯＳ−ＦＥＴ　Ｍ１１のソースは第２のＭＯＳ−ＦＥＴ　Ｍ２のソースに接続し、そのゲートは第２のＭＯＳ−ＦＥＴ　Ｍ２のゲートに接続する。第１１のＭＯＳ−ＦＥＴ　Ｍ１１のドレンは第１２のＭＯＳ−ＦＥＴ　Ｍ１２のソースに接続し、第１２のＭＯＳ−ＦＥＴ　Ｍ１２のドレンは第１のＭＯＳ−ＦＥＴ　Ｍ１のドレンに接続する。第１２のＭＯＳ−ＦＥＴ　Ｍ１２のゲートは比較器の出力１４に接続する。更に、図３に示す装置の回路では第２のコンバータ１２（図２参照）の代わりに２個のＦＥＴ　Ｍ１３およびＭ１４を用いる。
【００２２】
　図３に示すヒステリシスを持つ比較器の２つの切替え点は次式で与えられる。
　切替え点１：
【数２】
2004135306.tif 000004
　切替え点２：
【数３】
2004135306.tif 000005
　この場合も、（ｎ・ｋ・Ｔ）／ｑ＝４０ｍＶ、Ｗ１，Ｗ２，Ｗ３，Ｗ１１はそれぞれトランジスタＭ１，Ｍ２，Ｍ３，Ｍ１１の幅、ただし、全てのトランジスタの長さは等しいと仮定する。また、トランジスタは弱い反転で動作すると仮定する。
【００２３】
　図３は更に、比較器の入力１と２の電圧が消えた場合に比較器の出力信号の状態ＨＩまたはＬＯを固定するための部分回路を備える。比較器の状態を固定するための部分回路はＭＯＳ−ＦＥＴ　Ｍ１５（Ｎ型）、Ｍ１６（Ｐ型）、Ｍ１７（Ｐ型）と、図３にＩ/１０で示す２つの電流源とを含む。Ｉ/１０は、これらの比較器を流れる電流が電流源の電流の１/１０に過ぎないことを示す。比較器の状態を固定するための部分回路は、上に説明したヒステリシス式（３）と（４）の展開では考慮していない。
　図３に示す実施の形態からトランジスタＭ３およびＭ４を除くと、また本発明の別の実施の形態が実現される。
【００２４】
　図４は本発明に係る比較器の応用例を示す。
　図４に示すのは、例えばトランスポンダで用いる振幅偏移（ＡＳＫ）復調器の回路図である。トランスポンダはＡＳＫ入力信号を受け、これを変換してディジタル復調信号を出力する。
　受信した変調信号の電圧の振れが実質的に一定になるようにするために、図４に示す復調器の入力の上流に自動利得制御（ＡＧＣ）を設けてよい。
【００２５】
　図５は、図４に示す復調器回路の種々の回路点で発生する種々の電圧信号を示す。図４に示す回路をよりよく理解できるように以下に説明する。
　図４に示す復調器は入力にＡＳＫ変調信号を受ける。搬送波の振動の振幅は２進コード信号により２つの状態に切り替えられている。搬送波の振動の周波数は例えば１３４ｋＨｚである。図５ａは復調器の入力に受信した信号を図示する。入力信号の搬送波の振動の振幅は時点ｔ１まで高い電圧レベルを有し、時点ｔ１で第２の低電圧レベルに切り替わる。これは例えば信号のディジタル状態が０から１に変わることを表す。時点ｔ２で入力信号の振幅は高いレベルに戻る。
【００２６】
　復調器の入力に入る信号は第１の電圧フォロア１と整流器ダイオード２とを介して第１のコンデンサＣ１にかかる。第１のコンデンサＣ１は入力信号の振幅の状態に従って異なる充電／放電を行う。また電流源３を備えており、これを介してコンデンサＣ１は所定の電流で継続的に放電する。電流源は例えば３０ｎＡの電流に設定してよい。整流装置（１，２，３，５，Ｃ１）により、変調ビット・レートを超える周波数を濾波する。
【００２７】
　トランスポンダのアンテナと図４に示す復調器回路の入力との間に信号調整回路を挿入して入力信号の最大電圧の振れを実質的に一定に保つが、電圧スパイクが入力に現れることがある。なぜなら、トランスポンダの入力のリーダが受信する信号の電圧レベルは、リーダとトランスポンダとの距離が変わるなどにより非常に強く変動することがあるからである。図４に示す復調器の入力に接続する信号調整回路の応答遅れを最小にするため、クランビング・ダイオード４をコンデンサＣ１に接続して回路点５に現れる整流器の出力電圧をクランプし、限界電圧値を超えないようにする。クランピング・ダイオード４には例えばダイオードとして回路構成されたＮＭＯＳ−ＦＥＴを用いてよい。
【００２８】
　図５ｂは、回路点５に発生してコンデンサＣ１に与えられる整流電圧信号を示す。時点ｔ１でＡＳＫ入力信号の振幅が高レベルから低レベルに落ちると、コンデンサＣ１にかかる電圧が低下し、コンデンサＣ１は電流源３を介して次第に放電する。時点ｔ２で入力信号の振幅が再び増加すると、コンデンサＣ１は元のレベルまで再充電される。
【００２９】
　回路点５に入る信号は第２の電圧フォロア６の入力と第３の電圧フォロア７の入力とに接続する。第２の電圧フォロア６の出力はキャパシタンスが比較的大きな（５０ｐＦ）第２のコンデンサＣ２に接続する。第３の電圧フォロア７の出力はキャパシタンスが比較的小さな（１ｐＦ）、すなわち第２のコンデンサＣ２のキャパシタンスより小さな、第３のコンデンサＣ３に接続する。
【００３０】
　第２のコンデンサＣ２のキャパシタンスは第３のコンデンサＣ３のキャパシタンスよりかなり大きいので、回路点５に現れる電圧の変化に対して、第２の電圧フォロア６が駆動する第２のコンデンサＣ２の追従は第３の電圧フォロア７が駆動する第３のコンデンサＣ３の追従よりかなり遅い。
　第２の電圧フォロア６の出力は本発明に係る比較器８の第１の入力に接続し、第３の電圧フォロア７の出力は比較器の第２の入力に接続する。
【００３１】
　信号雑音を考慮に入れて、比較器のヒステリシスは十分大きく設定しなければならない。上の式（１）−（４）で計算するとヒステリシスは例えば５０ｍＶあればよい。また比較器の２つの入力の間には例えば−７５ｍＶのオフセット電圧が存在する。第２の電圧フォロア６の「遅い出力信号」と第３の電圧フォロア７の「速い出力信号」とのオフセットを更に大きくするため、比較器のオフセットの他に２つの電圧フォロアにそれぞれ、例えば第２の電圧フォロアに−２５ｍＶ、第３の電圧フォロアに＋２５ｍＶのオフセットを追加してよい。本発明に係る比較器では限界最大許容値を超えるオフセットは決して実現しないので、「速い出力信号」と「遅い出力信号」との間に十分な出力電圧間隔（図５ｃ参照）を与えるために、必要に応じて２つの電圧フォロア６と７に或る比率でオフセットを配分する必要がある。
【００３２】
　次に図５ｃは、本発明に係る比較器８の入力に与えられる電圧を示す。この装置では、コンデンサＣ３にかかる電圧は「速い」と呼ぶ。なぜなら、このコンデンサは比較的小さなキャパシタンスを有するので第３の電圧フォロア７による充電および放電が比較的速く、ＡＳＫ入力信号のレベルの変化に対する追従が速いからである。第２のコンデンサＣ２にかかる出力信号は「遅い」と呼ぶ。なぜなら、このコンデンサは比較的大きなキャパシタンスを有するので第２の電圧フォロア６による充電および放電が比較的遅く、ＡＳＫ入力信号のレベルの変化に対する追従が遅いからである。
　また、２つの電圧フォロアは５０ｍＶのオフセットを有するので、時点ｔ０でＣ３とＣ２の信号に５０ｍＶの差が存在するように比較器８に「見える」。
【００３３】
　時点ｔ１でコンデンサＣ１の電圧が低下すると、比較器８の「速い」入力にかかる電圧（「遅い」入力より電圧レベルが５０ｍＶ高い）は比較的速く低下する。なぜなら、コンデンサＣ３は第３の電圧フォロア７を介して比較的速く放電するからである。コンデンサＣ２の電圧（したがって、比較器８の「遅い」入力にかかる電圧）は図５ｃから明らかなように比較的ゆっくり低下する。或る時点（ｔ１１）で、比較器８の「速い」入力にかかる電圧は比較器の「遅い」入力にかかる電圧より低くなると（比較器の−７５ｍＶオフセットのために、更に時間が経過して時点ｔ１２になるまで起こらないが）、比較器８の（したがって復調器の）出力の出力信号はＬＯからＨＩに変わる。
【００３４】
　次に時点ｔ２で、復調器の入力のＡＳＫ信号のレベルが再び増加すると、コンデンサＣ３は速く充電され、コンデンサＣ２はゆっくり充電される。時点ｔ２１で本発明に係る比較器８の「速い」入力にかかる電圧が比較器８の「遅い」入力の電圧の２５ｍＶ以内に近づくと、比較器は再び切り替わる。−２５ｍＶという値は、比較器のオフセット（−７５ｍＶ）とヒステリシス（５０ｍＶ）との和である。
【００３５】
　理解されるように、ここに述べたＡＳＫ復調器は、もちろん本発明に係る比較器の多くの可能な（特に回路の動作電圧と電流消費が低く、しかも高速切替え比較器を必要とするときの）応用例の一つに過ぎない。
　本発明に係る比較器は他の型のトランジスタを用いて実現してよいことは言うまでもない。例えばバイポーラ・トランジスタを用いてよい。この場合は、図２−３に示す実施の形態の主電流回路はトランジスタのソース・ドレン回路ではなく、エミッタ・コレクタ回路である。
【図面の簡単な説明】
【００３６】
【図１】内部正帰還を用いた、ヒステリシスを持つ従来の比較器の回路図である。
【図２】本発明に係る、ヒステリシスを持つ比較器の第１の実施の形態の回路図である。（実施例１）
【図３】本発明に係る、ヒステリシスを持つ比較器の第２の実施の形態の回路図である。（実施例２）
【図４】本発明に係る比較器を用いたＡＳＫ復調器の回路図である。（応用例）
【図５】図４に示すＡＳＫ復調器の種々の回路点の信号プロフィールを示す種々のグラフである。
【符号の説明】
【００３７】
　Ｍ１，Ｍ２，Ｍ３，Ｍ４　トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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