(57)【要約】【課題】　光リソグラフィ方法を使用せずに、導電性ゲート構造物が浅いトレンチ分離（ＳＴＩ）領域に対して自己整合で形成されるＣＭＯＳデバイスの製造方法を提供する。【解決手段】　この方法は、ダミーゲート構造物によって、またはこのダミーゲート構造物の側面に位置する酸化ケイ素スペーサーによって被覆されない半導体基板の領域中に浅いトレンチ開口（11）を形成することを特徴とする。この浅いトレンチ開口を酸化ケイ素で充填し、そして前記ダミーゲート構造物を除去すると、ＳＴＩ領域が生成し、これは、充填された浅いトレンチ開口、上にある酸化ケイ素造形物、および上記上にある酸化ケイ素造形物の側面の酸化ケイ素側壁スペーサーから構成される。上記ＳＴＩ領域の側面に窒化ケイ素スペーサーを形成した後、高いｋのゲート絶縁体層および導電性ゲート構造物を堆積すると、この導電性ゲート構造物は上記ＳＴＩ領域に対して自己整合で形成される。【選択図】　図１５
2004134757.tif 000002
【特許請求の範囲】
【請求項１】
　金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイスを半導体基板上に作製する方法であって、
　前記半導体基板の第１部分の上面に複合絶縁体構造物を形成し、
　前記複合絶縁体構造物によって被覆されない前記半導体基板の第２部分の中に高濃度にドープされたソース／ドレイン領域を形成し、
　前記複合絶縁体構造物の側面に第１絶縁体スペーサーを形成し、このとき前記第１絶縁体スペーサーのそれぞれが、高濃度にドープされたソース／ドレイン領域の一部の上にあってそしてこれを被覆し、
　前記複合絶縁体構造物または前記第１絶縁体スペーサーによって被覆されていない前記半導体基板の一部の中に浅いトレンチ開口を形成し、
　前記浅いトレンチ開口を充填し、また前記複合絶縁体構造物の間の空間を第１絶縁体層で充填して、それによって浅いトレンチ分離（ＳＴＩ）領域を生成させ、このとき各ＳＴＩ領域は、下にある絶縁体で充填された浅いトレンチ開口から構成され、そして複合絶縁体構造物間に位置する上にある第１絶縁体造形物から構成され、前記第１絶縁体スペーサーは、前記複合絶縁体構造物の側面に位置し、そして前記上にある第１絶縁体造形物の一要素になっていて、
　前記複合絶縁体構造物を選択的に除去し、
　前記ＳＴＩ領域の側面に第２絶縁体スペーサーを形成し、
　前記ＳＴＩ領域または前記第２絶縁体スペーサーによって被覆されていない前記半導体基板の一部の上にゲート絶縁体層を形成し、
　導電性ゲート構造物を前記ゲート絶縁体層の上に形成し、このとき前記導電性ゲート構造物は前記ＳＴＩ領域に対して自己整合され、
　前記第２絶縁体スペーサーを除去し、
　前記第２絶縁体スペーサーを除去することによって露出した前記半導体基板の一部に低濃度にドープされたソース／ドレイン領域を形成し、このとき前記低濃度にドープされたソース／ドレイン領域のそれぞれは、高濃度にドープされたソース／ドレイン領域に隣接していて、そして接合して、ＳＴＩ領域の下に位置し、
　前記ＳＴＩ領域と前記導電性ゲート構造物の間の空間に複合絶縁体層を形成し、このとき前記複合絶縁体層は前記低濃度にドープされたソース／ドレイン領域の上にあり、
　第２絶縁体層を堆積し、
　前記第２絶縁体層および前記ＳＴＩ領域の中に開口を形成して、それによって前記高濃度にドープされたソース／ドレイン領域の一部を露出させ、
　前記高濃度にドープされたソース／ドレイン領域の露出部分の上に金属ケイ化物層を形成し、そして
　前記開口中に金属構造物を形成し、このとき前記金属構造物は前記金属ケイ化物層の上に位置する、
以上の工程を含む方法。
【請求項２】
　前記複合絶縁体構造物は約５０〜２０００オングストロームの厚さの上にある窒化ケイ素造形物から構成され、また約３０〜１０００オングストロームの厚さの下にある二酸化ケイ素造形物から構成される、請求項１記載の方法。
【請求項３】
　前記高濃度にドープされたソース／ドレイン領域は、約１〜１００ＫｅＶのエネルギーおよび約１Ｅ１５〜５Ｅ１５原子/ｃｍ２の線量で注入されるヒ素イオンまたはリンイオンを用いて得られたＮ型の高濃度にドープされたソース／ドレイン領域である、請求項１記載の方法。
【請求項４】
　前記高濃度にドープされたソース／ドレイン領域は、約０.１〜３０ＫｅＶのエネルギーおよび約１Ｅ１５〜５Ｅ１５原子/ｃｍ２の線量で注入されるホウ素イオンまたはＢＦ２イオンの注入によって得られたＰ型の高濃度にドープされたのソース／ドレイン領域である、請求項１記載の方法。
【請求項５】
　前記第１絶縁体スペーサーは、酸化ケイ素層をＬＰＣＶＤまたはＰＥＣＶＤ法によって約５０〜１０００オングストロームの厚さに堆積し、次いでエッチング剤としてＣＨＦ３を使用する異方性ＲＩＥ法によって範囲を限定することにより得られた酸化ケイ素スペーサーである、請求項１記載の方法。
【請求項６】
　前記浅いトレンチ開口はケイ素用の選択的エッチング剤としてＳＦ６を使用するＲＩＥ法によって形成されたものであり、前記半導体基板の中に約１５００〜７０００オングストロームの深さに形成され、約７５〜９０°のテーパーを有する、請求項１記載の方法。
【請求項７】
　前記浅いトレンチ開口を充填するために使用される前記第１絶縁体層は、テトラエチルオルトシリケート（ＴＥＯＳ）を源として使用してＬＰＣＶＤ法またはＰＥＣＶＤ法によって得られた約３０〜５００オングストロームの厚さの酸化ケイ素層である、請求項１記載の方法。
【請求項８】
　前記複合絶縁体スペーサーは、窒化ケイ素用のエッチング剤としてＣＦ４またはＣｌ２を使用し、また、二酸化ケイ素用のエッチング剤としてＣＨＦ３を使用してＲＩＥ法によって除去される、請求項１記載の方法。
【請求項９】
　前記複合絶縁体スペーサーの窒化ケイ素造形物は、高温のリン酸溶液を用いるウエットエッチング法によって選択的に除去される、請求項１記載の方法。
【請求項１０】
　前記第２絶縁体スペーサーは、ＬＰＣＶＤ法またはＰＥＣＶＤ法によって約３０〜１０００オングストロームの厚さに窒化ケイ素層を堆積し、次いでエッチング剤としてＣＦ４またはＣｌ２を使用する異方性ＲＩＥ法によって範囲を限定することにより得られた窒化ケイ素スペーサーである、請求項１記載の方法。
【請求項１１】
　前記ゲート絶縁体層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）または酸化ハフニウム（ＨｆＯ２）から成る高いｋの誘電体層であって、有機金属化学気相成長（ＭＯＣＶＤ）法または原子層化学気相成長（ＡＬＣＶＤ）法によって約１５〜３００オングストロームの厚さで得られたものである、請求項１記載の方法。
【請求項１２】
　前記ゲート絶縁体層は約７〜１００の誘電率を有する、請求項１記載の方法。
【請求項１３】
　前記導電性ゲート構造物は約５０〜１０００オングストロームの厚さで形成され、そしてアルミニウム、アルミニウム‐銅、銅、タングステン、ケイ化タングステン、またはドープトポリシリコンを含む群から選択される物質から構成される、請求項１記載の方法。
【請求項１４】
　前記第２絶縁体スペーサは、窒化ケイ素用のエッチング剤として高温のリン酸溶液を用いるウエットエッチング法によって選択的に除去される、請求項１記載の方法。
【請求項１５】
　前記高濃度にドープされたソース／ドレイン領域は、約１〜１００ＫｅＶのエネルギーおよび約２Ｅ１３〜５Ｅ１４原子/ｃｍ２の線量でイオン注入されるヒ素イオンまたはリンイオンを用いて得られたＮ型の高濃度にドープされたソース／ドレイン領域である、請求項１記載の方法。
【請求項１６】
　前記高濃度にドープされたソース／ドレイン領域は、約２Ｅ１３〜５Ｅ１４原子/ｃｍ２の線量で注入されるホウ素イオンまたはＢＦ２イオンの注入によって得られたＰ型の高濃度にドープされたソース／ドレイン領域である、請求項１記載の方法。
【請求項１７】
　前記ＳＴＩ領域と前記導電性ゲート構造物との間の空間に位置する前記複合絶縁体層は、ＬＰＣＶＤ法またはＰＥＣＶＤ法によって約３０〜１０００オングストロームの厚さで得られた下にある酸化ケイ素層から構成され、そしてＬＰＣＶＤ法またはＰＥＣＶＤ法によって約５０〜１０００オングストロームの厚さで得られた上にある窒化ケイ素層から構成される、請求項１記載の方法。
【請求項１８】
　相補型金属酸化物半導体（ＣＭＯＳ）デバイスを半導体基板上に作製する方法であって、この方法においては、ゲート構造物が、フォトリソグラフィ処理を使用することなく分離領域に対して自己整合で範囲が限定され、この方法は、
　前記ＣＭＯＳデバイスのＮチャンネル金属酸化物半導体（ＮＭＯＳ）デバイスに適応させるために使用される前記半導体基板の第１部分の中にＰウエル領域を形成し、
　前記ＣＭＯＳデバイスのＰチャンネル金属酸化物半導体（ＰＭＯＳ）デバイスに適応させるために使用される前記半導体基板の第２部分の中にＮウエル領域を形成し、
　前記半導体基板の上面に複合絶縁体構造物を形成し、このとき各構造物は上にある窒化ケイ素造形物と下にある二酸化ケイ素造形物から構成され、
　前記複合絶縁体構造物によって被覆されていない前記Ｐウエル領域の一部にＮ型の高濃度にドープされたソース／ドレイン領域を形成し、
　前記複合絶縁体構造物によって被覆されていない前記Ｎウエル領域の一部にＰ型の高濃度にドープされたソース／ドレイン領域を形成し、
　前記複合絶縁体構造物の側面に酸化ケイ素スペーサーを形成し、このとき前記酸化ケイ素スペーサーのそれぞれが、高濃度にドープされたソース／ドレイン領域の一部の上にあってそしてこれを被覆し、
　前記複合絶縁体構造物または前記酸化ケイ素スペーサーによって被覆されていない前記半導体基板の一部の中に浅いトレンチ開口を形成し、
　前記浅いトレンチ開口を酸化ケイ素層で充填して浅いトレンチ分離（ＳＴＩ）領域を生成させ、このとき各ＳＴＩ領域は酸化ケイ素が充填された浅いトレンチ開口から構成され、そして複合絶縁体スペーサー間に位置する上にある酸化ケイ素造形物から構成され、そして先に複合絶縁体構造物の側面に位置していた前記酸化ケイ素スペーサーは、前記上にある酸化ケイ素造形物の側面に位置し、そしてこの酸化ケイ素造形物の一要素になっていて、
　前記複合絶縁体構造物を選択的に除去し、
　前記ＳＴＩ領域の側面に窒化ケイ素スペーサーを形成し、
　前記ＳＴＩ領域または前記窒化ケイ素スペーサーによって被覆されていない前記半導体基板の一部の上に高い誘電率（高いｋ）のゲート絶縁体層を形成し、
　前記高いｋのゲート絶縁体層のそれぞれの上に導電性ゲート構造物を形成し、前記導電性ゲート構造物は前記ＳＴＩ領域に対して自己整合され、
　前記窒化ケイ素スペーサーを除去し、
　前記窒化ケイ素スペーサーを除去することによって露出した前記Ｐウエル領域の一部にＮ型の低濃度にドープされたソース／ドレイン領域を形成し、このとき前記Ｎ型の低濃度にドープされたソース／ドレイン領域のそれぞれは、Ｎ型の高濃度にドープされたソース／ドレイン領域に隣接し、そして接合していて、ＳＴＩ領域の下に位置し、
　前記窒化ケイ素スペーサーを除去することによって露出した前記Ｎウエル領域の一部にＰ型の低濃度にドープされたソース／ドレイン領域を形成し、このとき前記Ｐ型の低濃度にドープされたソース／ドレイン領域のそれぞれは、Ｐ型の高濃度にドープされたソース／ドレイン領域に隣接し、そして接合していて、ＳＴＩ領域の下に位置し、
　前記ＳＴＩ領域と前記導電性ゲート構造物の間の空間に上にある酸化ケイ素層と下にある窒化ケイ素層とから成る複合絶縁体層を形成し、このとき前記複合絶縁体層は前記低濃度にドープされたソース／ドレイン領域の上にあり、
　中間誘電体（ＩＬＤ）層を堆積し、
　前記ＩＬＤ層および前記ＳＴＩ領域の中に開口を形成して、それによって前記Ｎ型の高濃度にドープされたソース／ドレイン領域の一部を露出させ、そして前記Ｐ型の高濃度にドープされたソース／ドレイン領域の一部を露出させ、
　前記高濃度にドープされたソース／ドレイン領域の露出部分の上にケイ化コバルト層を形成し、そして
　前記開口中に金属構造物を形成し、このとき前記金属構造物は前記ケイ化コバルト層の上にあってこれに接触する、
以上の工程を含む方法。
【請求項１９】
　前記複合絶縁体層の前記上にある窒化ケイ素造形物の厚さは約５０〜２０００オングストロームである、請求項１８記載の方法。
【請求項２０】
　前記Ｎ型の高濃度にドープされたソース／ドレイン領域は、約１〜１００ＫｅＶのエネルギーおよび約１Ｅ１５〜５Ｅ１５原子/ｃｍ２の線量で注入されるヒ素またはリンの注入によって得られる、請求項１８記載の方法。
【請求項２１】
　前記Ｐ型の高濃度にドープされたソース／ドレイン領域は、約０.１〜３０ＫｅＶのエネルギーおよび約１Ｅ１５〜５Ｅ１５原子/ｃｍ２の線量で注入されたホウ素イオンまたはＢＦ２イオンの注入によって得られる、請求項１８記載の方法。
【請求項２２】
　前記酸化ケイ素スペーサーは、酸化ケイ素層をＬＰＣＶＤ法またはＰＥＣＶＤ法によって約５０〜１０００オングストロームの厚さに堆積し、次いでエッチング剤としてＣＨＦ３を使用する異方性ＲＩＥ法によって範囲を限定することにより得られる、請求項１８記載の方法。
【請求項２３】
　前記浅いトレンチ開口は、ケイ素用の選択的エッチング剤としてＳＦ６を使用するＲＩＥ法によって、前記半導体基板の中に約１５００〜７０００オングストロームの深さに形成され、約７５〜９０°のテーパーを有する、請求項１８記載の方法。
【請求項２４】
　前記浅いトレンチ開口を充填するために使用される前記酸化ケイ素層は、テトラエチルオルトシリケート（ＴＥＯＳ）を源として使用して、約３０〜５００オングストロームの厚さにＬＰＣＶＤまたはＰＥＣＶＤ法によって得られる、請求項１８記載の方法。
【請求項２５】
　前記複合絶縁体スペーサーは、窒化ケイ素用のエッチング剤としてＣＦ４またはＣｌ２を使用し、また、二酸化ケイ素用のエッチング剤としてＣＨＦ３を使用して、ＲＩＥ法によって除去される、請求項１８記載の方法。
【請求項２６】
　前記複合絶縁体スペーサーの窒化ケイ素造形物は、高温のリン酸溶液を用いるウエットエッチング法によって選択的に除去される、請求項１８記載の方法。
【請求項２７】
　前記窒化ケイ素スペーサーは、窒化ケイ素層をＬＰＣＶＤまたはＰＥＣＶＤ法によって約３０〜１０００オングストロームの厚さに堆積し、次いで窒化ケイ素用のエッチング剤としてＣＦ４またはＣｌ２を使用する異方性ＲＩＥ法によって範囲を限定することにより得られる、請求項１８記載の方法。
【請求項２８】
　前記高いｋのゲート絶縁体層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）または酸化ハフニウム（ＨｆＯ２）から構成され、有機金属化学気相成長（ＭＯＣＶＤ）法または原子層化学気相成長（ＡＬＣＶＤ）法によって約１５〜３００オングストロームの厚さで得られる、請求項１８記載の方法。
【請求項２９】
　前記高いｋのゲート絶縁体層は約７〜１００の誘電率を有する、請求項１８記載の方法。
【請求項３０】
　前記導電性ゲート構造物は約５０〜１０００オングストロームの厚さで形成され、そしてアルミニウム、アルミニウム‐銅、銅、タングステン、ケイ化タングステン、またはドープトポリシリコンを含む群から選択される物質から構成される、請求項１８記載の方法。
【請求項３１】
　前記窒化ケイ素スペーサーは、窒化ケイ素用のエッチング剤として高温のリン酸溶液を用いるウエットエッチング法によって選択的に除去される、請求項１８記載の方法。
【請求項３２】
　前記Ｎ型の低濃度にドープされたソース／ドレイン領域は、約１〜１００ＫｅＶのエネルギーおよび約２Ｅ１３〜５Ｅ１４原子/ｃｍ２の線量でイオン注入されるヒ素イオンまたはリンイオンの注入によって得られる、請求項１８記載の方法。
【請求項３３】
　前記Ｐ型の低濃度にドープされたソース／ドレイン領域は、約２Ｅ１３〜５Ｅ１４原子/ｃｍ２の線量で注入されるホウ素イオンまたはＢＦ２イオンの注入によって得られる、請求項１８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置を作製するために使用する方法、特に、ダマシン形式のゲート構造物を分離領域に自己整合させるために使用する方法に関する。
【背景技術】
【０００２】
　ミクロ微細化、即ちサブミクロン形態の半導体デバイスを作製する能力は、光リソグラフィの進歩に直接に関係している。より高性能な露光カメラを使用し、またより進歩した感光材料を使用すると、所望のサブミクロン像をフォトレジスト層中に形成できる。サブミクロンの像を有する同一のフォトレジスト層をエッチマスクとして使用して、異方性ドライエッチング法により、このサブミクロンの像または形態を半導体デバイスに使用される材料に転写できる。しかしながら、上方のサブミクロンの形態を下方のサブミクロンの形態に正確に並べるかまたは重ねる能力はまだ問題がある。
【０００３】
　本発明は、ゲート構造物および下にあるゲート絶縁体層が既存の分離領域に対して自己整合で形成される新規な方法を開示する。この新規な方法は、単一の光リソグラフィ処理および単一の光リソグラフィマスクまたはレチクルのみを使用して、分離領域とそれに続く自己整合ゲート絶縁体層およびゲート構造物を形成する。このゲート構造物および下にあるゲート絶縁体層はダマシン法によって形成され、このゲート絶縁体層は高誘電率（高ｋ）のゲート絶縁体層を含む。米国特許番号６,２５８,６７７Ｂ１（Ang他）、米国特許番号６,２６１,８８７Ｂ１（Rodder）、米国特許番号６,２４８,６３４（Hsieh他）、および米国特許番号５,７８９,７９２（Tsutsumi）のような従来技術は、既に形成された分離領域を有するゲート構造物を集積する方法を開示する。しかしながら、これらの従来技術は、ダマシン形式のゲート構造物およびゲート絶縁体層が分離領域に対して自己整合で形成される本発明の新規な方法を全く開示していない。
【特許文献１】米国特許番号６,２５８,６７７（Ｂ１）
【特許文献２】米国特許番号６,２６１,８８７（Ｂ１）
【特許文献３】米国特許番号６,２４８,６３４
【特許文献４】米国特許番号５,７８９,７９２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明の目的は、ゲート構造物および下にあるゲート絶縁体層が分離領域に対して自己整合する半導体デバイスを作製することである。
　本発明の別の目的は、分離領域に対して自己整合するダマシン形式のゲート構造物およびゲート絶縁体層を、ゲート構造物の範囲を限定するための光リソグラフィ法を使用することなく形成することである。
【課題を解決するための手段】
【０００５】
　本発明によれば、分離領域に対して自己整合するゲート構造物および下にあるゲート絶縁体造形物を形成する方法が開示される。半導体基板の上部に位置するＰウエル（well）領域とＮウエルの領域の上面に窒化ケイ素造形物を形成する。窒化ケイ素造形物で被覆されないＰウエルおよびＮウエル領域の一部の中に高濃度にドープされたソース／ドレイン領域を形成した後に、この高濃度にドープされたソース／ドレイン領域の一部の上にある窒化ケイ素造形物の側面に酸化ケイ素スペーサーを形成する。次いで、光リソグラフィおよびドライエッチング法を用いて、窒化ケイ素造形物間に位置する半導体基板の一部の中に、酸化ケイ素スペーサーで内張りされた浅いトレンチ造形物を形成する。この浅いトレンチ造形物に酸化ケイ素を充填した後、緻密化および平坦化を実施すると、浅いトレンチ分離（ＳＴＩ）構造物が生成し、このＳＴＩ構造物の底部は半導体基板のＰウエルおよびＮウエル領域内に位置し、一方、このＳＴＩ構造物の上方部分は窒化ケイ素造形物の間に位置する。この窒化ケイ素造形物を選択的に除去すると、残存する酸化ケイ素スペーサーの追加によって広げられたＳＴＩ構造物が生成する。窒化ケイ素スペーサーをＳＴＩ構造物の側面に形成した後、高誘電率（高ｋ）層および導電性層が堆積され、次いでエッチバック方法により、ダマシン形式の導電性ゲート構造物および前記窒化ケイ素スペーサー間に位置する高ｋの絶縁体層が生成し、これらは、露出したＳＴＩ構造物の側面に位置する。窒化ケイ素スペーサーを選択的に除去すると、低濃度にドープされたソース／ドレイン（ＬＤＤ）領域が開けられた空間内に形成され、このＬＤＤ領域は前記ＳＴＩ領域の下に位置する高濃度にドープされたソース／ドレイン領域に接合する。窒化ケイ素スペーサーの除去によって生じた空間に窒化ケイ素‐酸化ケイ素の複合層を再充填した後、中間誘電体（ＩＬＤ）層を堆積する。次いで、側壁エッチストップ層として、前記複合層の窒化ケイ素部分を使用した選択的ドライエッチング方法によって、ＰウエルおよびＮウエル領域内の高濃度にドープされたソース／ドレイン領域への開口を、ＩＬＤ層中およびＳＴＩ構造物の上部に形成する。金属層を堆積し、前記開口を充填した後、パターニング処理して、所望の金属接触および配線構造物を形成する。
【発明を実施するための最良の形態】
【０００６】
　Ｎチャンネル金属酸化物半導体（ＮＭＯＳ）デバイスおよびＰチャンネル金属酸化物半導体（ＰＭＯＳ）デバイスを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスを形成する方法であって、ゲート構造体および下にあるゲート絶縁体層を素子分離領域に自己整合させる製造方法を詳細に説明する。図１に概略的に示されるように、＜１００＞の結晶方位を有するＰ型単結晶シリコン基板から成る半導体基板１が使用される。ＮＭＯＳデバイスに対応するために使用されるＰウエル領域２を半導体基板１の第１領域中に形成する。半導体基板の前記第１領域中にホウ素イオンまたはＢＦ２イオン注入を実施して、Ｐウエル領域２を形成するために、フォトレジスト造形物（図示せず）が遮断マスクとして使用される。プラズマ酸素アッシング法を用いてフォトレジスト遮断造形物（図示せず）を除去した後、半導体基板１の第２領域中にＮウエル領域３を形成するために使用される注入処理からＰウエル領域２を保護するために、別のフォトレジスト造形物を使用する。注入処理は、ヒ素またはリンのイオン注入によって実施される。このフォトレジスト遮断造形物はプラズマ酸素アッシング法を用いて同様に除去される。このウエル形成過程を通じて、別のイオン注入方法を実施して、両方のウエル領域の上部に突抜け現象（punch through）およびしきい値電圧の調整領域を形成する。これらの領域は図示されない。
【０００７】
　Ｐウエル領域２中のＮＭＯＳデバイスに高濃度にドープされたソース／ドレイン領域を形成し、そしてＮウエル領域３中のＰＭＯＳデバイスに高濃度にドープされたソース／ドレイン領域を形成するために、ダミーのゲートマスク造形物を形成する方法を、次に図２および図３を用いて説明する。先ず、半導体基板１の上面にパッド酸化物層として使用される二酸化ケイ素層４を、熱酸化法、または低圧化学気相成長法（ＬＰＣＶＤ）、またはプラズマ強化された化学気相成長法（ＰＥＣＶＤ）によって、約３０〜１０００オングストロームの厚さに形成する。次に、上の窒化ケイ素層５を、ＬＰＣＶＤまたはＰＥＣＶＤ法によって約５０〜２０００オングストロームの厚さに堆積する。次に、フォトレジスト造形物（図示せず）をエッチマスクとして使用して、二酸化ケイ素層４上の窒化ケイ素層５から成るダミーマスクゲート造形物の範囲を限定する。このダミーゲートマスク造形物の範囲の限定は、窒化ケイ素用のエッチング剤としてＣＦ４またはＣｌ２を使用し、また二酸化ケイ素層４用の選択的エッチング剤としてＣＨＦ３を使用した、異方性の反応性イオンエッチング（ＲＩＥ）法を実施して達成され、このＲＩＥ法を半導体基板１の上面が露出した時点で選択的に終了させる。ダミーゲートマスク造形物の範囲の限定に使用されたフォトレジスト造形物はプラズマ酸素アッシング（plasma oxygen ashing）の方法によって除去される。
【０００８】
　次に、フォトレジスト造形物６が形成され、これは、Ｐウエル領域２中に高濃度にドープされたＮ型ソース／ドレイン領域７を形成するのに使用される注入処理から半導体基板１のＰＭＯＳ領域中に設けられたＮウエル領域３を保護するために使用される。注入処理は、約１〜１００ＫｅＶのエネルギーおよび約１Ｅ１５〜５Ｅ１５原子/ｃｍ２の線量で注入されるヒ素イオンまたはリンイオンを用いて達成される。この処理の結果を図４に概略的に示す。プラズマ酸素アッシングの方法によってフォトレジスト造形物６を除去した後、フォトレジスト造形物８が形成され、これは、半導体基板１のＰＭＯＳ領域中に配置されたＮウエル領域３中に高濃度にドープされたＰ型ソース／ドレイン領域９を形成するのに使用される注入処理から半導体基板１のＮＭＯＳ領域を遮断するために使用される。これは、約０.１〜３０ＫｅＶのエネルギーおよび約１Ｅ１５〜５Ｅ１５原子/ｃｍ２の線量で注入されるＢＦ２のホウ素を用いて達成される。この処理の結果を図５に概略的に示す。高濃度にドープされたＰ型ソース／ドレイン領域９を形成するのに使用された注入処理が終了したら、フォトレジスト造形物８をプラズマ酸素アッシングの方法を用いて除去する。
【０００９】
　次に、酸化ケイ素層を、テトラエチルオルトシリケート（ＴＥＯＳ）を用いたＬＰＣＶＤまたはＰＥＣＶＤ法によって約５０〜１０００オングストロームの厚さに堆積する。両方のウエル領域上に位置するダミーゲートマスク造形物間の狭い隙間は、前記酸化ケイ素層で完全に充填されるが、一方、ウエル領域上のダミーゲートマスク造形物とウエル領域の外側に位置するダミーゲートマスク造形物との間の幅広いスペーサーは前記酸化ケイ素層で充填されない。次に、酸化ケイ素用のエッチング剤としてＣＨＦ３を使用したブランケット異方性ＲＩＥ法を採用して、幅広いスペーサー中に露出したダミーゲートマスク造形物の側面に酸化ケイ素スペーサー１０ａを形成し、一方、ダミーゲートマスク造形物間の狭い空間を酸化ケイ素造形物１０ｂで充填する。これらの処理の結果を図６に概略的に示す。
【００１０】
　浅いトレンチ造形物１１の形成を図７を用いて概略的に示す。選択的ＲＩＥ方法を採用して、酸化ケイ素スペーサー１０ａで裏打ちされたダミーゲートマスク造形物の間の広い空間内に露出した半導体基板１の領域を除去する。この選択的ＲＩＥ方法は、ケイ素用のエッチング剤としてＳＦ６を使用し、窒化ケイ素または酸化ケイ素に対するケイ素のエッチング速度比を高くして実施されて、浅いトレンチ造形物１１の範囲が、ダミーゲートマスク造形物の窒化ケイ素および酸化ケイ素スペーサー１０ａをエッチマスクとして使用して、限定される。ダミーゲートマスク造形物間の狭い隙間に位置する酸化ケイ素造形物１０ｂは、下にあるウエル領域をこのドライエッチ処理から保護する。半導体基板１中に約１５００〜７０００オングストロームの深さまで形成された浅いトレンチ造形物１１が、Ｐウエル領域２とＮウエル領域３との間の界面ならびにこれらウエル領域と半導体基板１の非ウエル領域との界面に配置される。浅いトレンチ造形物１１は、後のＣＶＤ方法によるこれらの造形物の充填を最適化するために、約７５〜９０°のテーパーを有して形成される。
【００１１】
　浅いトレンチ造形物１１に絶縁体を充填する前に、薄い裏地の二酸化ケイ素層を浅いトレンチ造形物の露出面上に熱成長させる。この裏地層（図示せず）は、約３０〜５００オングストロームの厚さで形成され、そして浅いトレンチ造形物を完全に充填するために後に使用されるＣＶＤ酸化ケイ素層に比較して、改良された誘電保全性を与える。次に、ＴＥＯＳを源として使用したＬＰＣＶＤまたはＰＥＣＶＤ法によって、酸化ケイ素層１２を約３０〜１０００オングストロームの厚さに堆積して、浅いトレンチ造形物１１を完全に充填する。酸化ケイ素層１２の一部は、ダミーゲートマスク造形物の窒化ケイ素層５の上面、並びに酸化ケイ素造形物１０ｂの上にも堆積する。次に、化学的機械研磨（ＣＭＰ）方法を平坦化処理のために採用して、窒化ケイ素層５の上面から酸化ケイ素層１２の一部を選択的に除去し、その結果、絶縁体、即ち酸化ケイ素が充填された浅いトレンチ造形物が生成する。これは図８に概略的に示される。
【００１２】
　次に、化学気相成長した酸化ケイ素層１２を緻密化するために、熱処理（アニール）を不活性雰囲気中で約５００〜１２００℃の温度で実施する。この緻密化処理により、ＳＴＩ領域１３ａが生成し、これは、浅いトレンチ造形物１１中の酸化ケイ素層１２から構成され、また以前にダミーゲートマスク造形物の側面に位置した酸化ケイ素スペーサー１０ａから構成される。更に、ＳＴＩ領域１３ｂがダミーゲートマスク造形物の間に位置する狭い空間内に形成され、このＳＴＩ領域１３ｂは底部の酸化ケイ素造形物１０ｂと上部の酸化ケイ素層１２から構成される。この熱処理の結果を図９に概略的に示す。
【００１３】
　次に、ダミーゲートマスク造形物の除去が図１０を使用して概略的に示される。熱リン酸溶液を使用して窒化ケイ素層５を選択的に除去して、ＳＴＩ領域間に位置するパッド二酸化ケイ素層４の上部を露出させる。所望により、窒化ケイ素用の選択的エッチング剤としてＣｌ２を使用したＲＩＥ法によって、窒化ケイ素層５を除去できる。次に、エッチング剤としてＣＨＦ３を使用したＲＩＥ法によってパッド二酸化ケイ素層４を選択的に除去する。この方法によって酸化ケイ素の一部がＳＴＩ領域の上部からも除去される。両方のウエル領域内の高濃度にドープされたソース／ドレイン領域の全ての部分が、ＳＴＩ領域１３ａおよびＳＴＩ領域１３ｂの下に完全に横たわって位置する。
【００１４】
　次いで、ＬＰＣＶＤまたはＰＥＣＶＤ法によって、窒化ケイ素層を約３０〜１０００オングストロームの厚さに堆積する。この窒化ケイ素層の厚さは、低濃度にドープされるソース／ドレイン（ＬＤＤ）領域の幅を後に決定するであろう。次いで、窒化ケイ素用のエッチング剤としてＣＦ４またはＣｌ２を使用する異方性のＲＩＥ法を使用して、ＳＴＩ領域１３ａの側面およびＳＴＩ領域１３ｂの側面に窒化ケイ素スペーサー１４を形成する。これらの方法の結果を図１１に概略的に示す。
【００１５】
　次に、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）または酸化ハフニウム（ＨｆＯ２）のような高誘電率（高ｋ）の金属酸化物層を、有機金属化学気相成長（ＭＯＣＶＤ）法によって、または原子層化学気相成長（ＡＬＣＶＤ）法によって約１５〜３００オングストロームの厚さに堆積する。高ｋ層１５はＣＭＯＳデバイス用のゲート絶縁体層として使用されるであろう。高いｋの金属酸化物層１５は約７〜５００の高い誘電率を有するため、厚い層の使用を可能にする。この高い誘電率の層は、もっと薄くて低いｋの誘電体対応物に等しい見掛けの酸化物厚さ（ＥＯＴ）を実現化する。その後、タングステン、アルミニウム、アルミニウム‐銅、銅、ケイ化タングステンのような金属から成る導電性層を、プラズマ気相成長（ＰＶＤ）またはＣＶＤの方法によって、約５０〜１０００オングストロームの厚さで堆積する。所望により、この導電性層はその場でドープされたポリシリコン層から構成されてもよい。ＳＴＩ領域間のスペースにある導電性層の厚さはＳＴＩ領域の上面の導電性層の厚さよりも大きいため、ブランケットエッチバックまたは化学的機械研磨（ＣＭＰ）の方法によって、所望の導電性ゲート構造物をフォトリソグラフィ法を使用しないでＳＴＩ領域に対して自己整合的に形成できる。導電性層の薄い部分および高ｋ層の薄い部分を全てのＳＴＩ領域の上面から除去するために使用されるエッチバックの工程は、エッチング剤としてＣｌ２を使用する異方性のＲＩＥ法を使用して達成される。これは図１２に概略的に示される。所望により、ＣＭＰの方法も、ＳＴＩ領域の上面から導電性層の薄い部分を除去するために使用可能であり、この場合も先と同様に、導電性ゲート構造物がＳＴＩ構造物に対して自己整合的に形成され、この導電性ゲート構造物の形成は、フォトリソグラフィ法を使用しないで達成される。
【００１６】
　窒化ケイ素スペーサー１４が、ＳＴＩ領域１３ａの側面から、そしてＳＴＩ領域１３ｂの側面から熱リン酸溶液を使用して選択的に除去される。所望により、窒化ケイ素スペーサー１４の除去は、窒化ケイ素用の選択的エッチング剤としてＣｌ２またはＣＦ４を使用するＲＩＥ法によって達成できる。窒化ケイ素スペーサー１４の除去によってＰウエル領域２およびＮウエル領域３の部分を露出させる空間１７はイオン注入処理に曝されて、Ｐウエル領域２の露出部分にＮ型ＬＤＤ領域１８が形成され、そしてＮウエル領域３にＰ型ＬＤＤ領域１９が形成される。他の特定のウエル領域に対して実施される注入工程を通じて各特定ウエル領域を保護するために、フォトレジスト遮断造形物が使用される。N型ＬＤＤ領域１８は約１〜１００ＫｅＶのエネルギーおよび約２Ｅ１３〜５Ｅ１４原子/ｃｍ２の線量でヒ素イオンまたはリンイオンを注入することによって得られ、一方、Ｐ型ＬＤＤ領域１９は約０.１〜３０ＫｅＶのエネルギーおよび約２Ｅ１３〜５Ｅ１４原子/ｃｍ２の線量でホウ素またはＢＦ２イオンを注入することによって得られる。これらのＬＤＤ領域は導電性ゲート構造物１６に対して自己整合して形成され、高濃度にドープされたソース／ドレインの対応物に接合し、前記ＳＴＩ領域の下に位置する。これらの方法の結果を図１３に概略的に示す。
【００１７】
　次に、窒化ケイ素スペーサー１４の除去により形成された空間１７の再充填を図１４で概略的に示す。先ず、酸化ケイ素層２０をＬＰＣＶＤまたはＰＥＣＶＤ法によって、約３０〜１０００オングストロームの厚さに堆積する。酸化ケイ素層２０は、導電性ゲート構造物１６の側面ならびにＳＴＩ領域１３ａおよび１３ｂの側面を被覆するが、空間１７を完全には充填しない。次に、窒化ケイ素層２１をＬＰＣＶＤまたはＰＥＣＶＤ法によって、約５０〜１０００オングストロームの厚さに堆積し、その結果、窒化ケイ素層２１と酸化ケイ素層２０の複合物は完全に空間１７を充填する。次いで、フォトレジスト造形物（図示せず）をエッチマスクとして使用して、窒化ケイ素層２１の一部をＳＴＩ領域１３ａおよび１３ｂの上面から除去して、窒化ケイ素層２１と酸化ケイ素層２０とから成る複合絶縁体層を導電性ゲート構造物１６の上に残留させ、同様に空間１７を充填する。これを達成するために使用するエッチング方法は、窒化ケイ素用の選択的エッチング剤としてＣＦ４またはＣｌ２を使用するＲＩＥ法である。次いで、窒化ケイ素の除去工程を通じて特定領域を保護するために使用されたフォトレジスト造形物は、プラズマ酸素アッシングの方法を用いて除去される。所望により、窒化ケイ素層２１の一部をＳＴＩ領域の上面から除去するためにＣＭＰ方法を使用できるが、短い導電性ゲート構造物上に位置する窒化ケイ素層２１の他の部分はそのまま残される。
【００１８】
　次に、酸化ケイ素またはボロ‐ホスホシリケートガラス（ＢＰＳＧ）から成る中間誘電体（ＩＬＤ）層２２をＬＰＣＶＤまたはＰＥＣＶＤ法によって、約５０〜１０００オングストロームの厚さに堆積する。平坦化の目的のためにＣＭＰ法を使用すると、ＩＬＤ層２２のための平坦な上面の層厚パターン（topography）が生じる。フォトレジスト造形物（図示せず）をエッチマスクとして使用して、開口２３をＩＬＤ層２２の中およびＳＴＩ領域１３ａおよび１３ｂの部分の中に形成し、Ｐウエル領域２およびＮウエル領域３の中の高濃度にドープされたソース／ドレイン領域の上面の部分を露出させる。酸化ケイ素またはＢＰＳＧ用の選択的エッチング剤としてＣＨＦ３を使用したＲＩＥ方法によって、開口２３を形成する。従って、開口２３は空間１７内に位置する複合絶縁体充填物の窒化ケイ素成分２１と接合する。窒化ケイ素成分２１の存在によって、開口２３の形成を通じて、また後の金属ケイ化物の形成工程を通じて、導電性ゲート構造物および下にある高ｋのゲート絶縁体層に対する保護が与えられる。これらの工程の結果は図１５に概略的に示される。
【００１９】
　プラズマ酸素アッシングの方法によって、開口２３の形成に使用したフォトレジスト造形物を除去した後、コバルト、ニッケル、チタン、またはタンタルのような金属の層をＰＶＤ法によって、約３０〜１０００オングストロームの厚さに堆積する。慣用の炉を用いる方法または急速熱処理（アニール）（ＲＴＡ）の方法を使用してアニール工程を実施すると、開口２３内に露出した高濃度にドープされたソース／ドレイン領域の部分の上に金属ケイ化物が生成する。この金属ケイ化物層は図示されていない。ＩＬＤ層２２の上面または開口２３の内壁面に位置する金属層の部分は、反応しないで残留し、そしてウエットエッチング法によって選択的に除去される。次いで、タングステンのような金属層をＰＶＤまたはＣＶＤの方法によって、約５００〜５０００オングストロームの厚さで堆積して、開口２３を完全に充填する。次いで、この金属層の一部をＣＭＰ法によってＩＬＤ層２２の上面から除去すると、開口２３内にメタルコンタクトおよび配線構造物２４が生成し、これは、ＮＭＯＳデバイスのＰウエル領域２内に位置するＮ型の高濃度にドープされたソース／ドレイン領域７の上にあってこれに接触し、またＰＭＯＳデバイスのＮウエル領域３内に位置するＰ型の高濃度にドープされたソース／ドレイン領域９の上にあってこれに接触する。
【００２０】
　本発明を好ましい態様を参照して説明したが、種々の変更が本発明の精神および範囲を逸脱することなく実施できることは当業者にとって明らかであろう。
【図面の簡単な説明】
【００２１】
【図１】本発明の方法において、半導体基板１の中にＰウエル領域２とＮウエル領域３を形成する工程を示す概略断面図である。
【図２】半導体基板１の上面に二酸化ケイ素層４と窒化ケイ素層５を堆積する工程を示す概略断面図である。
【図３】二酸化ケイ素層４とその上の窒化ケイ素層５からなるダミーマスクゲート造形物の範囲を限定する工程を示す概略断面図である。
【図４】Ｎウエル領域３を保護するためにフォトレジスト造形物６を形成し、Ｐウエル領域２中に高濃度にドープされたＮ型ソース／ドレイン領域７を注入処理によって形成する工程を示す概略断面図である。
【図５】Ｐウエル領域２を保護するためにフォトレジスト造形物８を形成し、Ｎウエル領域３中に高濃度にドープされたＰ型ソース／ドレイン領域９を注入処理によって形成する工程を示す概略断面図である。
【図６】ダミーゲートマスク造形物の側面に酸化ケイ素スペーサー１０ａを形成し、一方、ダミーゲートマスク造形物間の狭い空間を酸化ケイ素造形物１０ｂで充填する工程を示す概略断面図である。
【図７】浅いトレンチ造形物１１を形成する工程を示す概略断面図である。
【図８】浅いトレンチ造形物１１に酸化ケイ素層１２を充填する工程を示す概略断面図である。
【図９】熱処理によってＳＴＩ領域１３ａと１３ｂを形成する工程を示す概略断面図である。
【図１０】窒化ケイ素層５と二酸化ケイ素層４を除去する工程を示す概略断面図である。
【図１１】ＳＴＩ領域１３ａと１３ｂの側面に窒化ケイ素スペーサー１４を形成する工程を示す概略断面図である。
【図１２】高いｋの金属酸化物層１５と金属の導電性層を堆積する工程を示す概略断面図である。
【図１３】窒化ケイ素スペーサー１４を除去してできた空間にイオン注入を行ってＰウエル領域２の露出部分にＮ型ＬＤＤ領域１８を形成し、そしてＮウエル領域３にＰ型ＬＤＤ領域１９を形成する工程を示す概略断面図である。
【図１４】窒化ケイ素層２１と酸化ケイ素層２０とから成る複合絶縁体層を導電性ゲート構造物１６の上と空間１７に充填する工程を示す概略断面図である。
【図１５】中間誘電体層２２と配線構造物２４を形成する工程を示す概略断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【外国語明細書】
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