(57)【要約】  【課題】本発明は不揮発性強誘電体メモリを利用した直列バス制御装置に関し、特に不揮発性強誘電体レジスタを用いたメモリコントローラ構造を具現し、直列バスを介したデータ交換時にアドレス別にアクセス時間を相違するように制御させる技術を開示する。  【解決手段】このため、本発明は不揮発性強誘電体レジスタを利用してアドレス別にアクセス待ち時間をプログラムし、直列バスを介したマスタとＦＲＡＭチップとの間のデータ交換時にプログラムされたアクセス待ち時間に従いアドレスアクセス時間を相違するよう制御することにより、システム性能を向上させることができるようにする。【選択図】図４
2004227565.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルアレイブロックから印加されるデータを増幅及び格納するセンスアンプバッファ部、
前記複数のセルアレイブロックと前記センスアンプバッファ部との間で互いにデータを交換するためのデータバス部、
前記データバス部に入／出力されるデータをバッファリングするデータ入／出力バッファ部、
前記データ入／出力バッファ部から印加される並列データと、直列クロック信号に対応して入力される直列データを互いに変換する並列／直列送受信制御部、及び
書込み保護命令の設定時に前記複数のセルアレイブロックの該当セクタにデータが書込まれることを遮断する書込み保護制御部を備えることを特徴とする不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項２】
前記並列／直列送受信制御部は、バーストモードで連続的なアドレス／データが送受信されるとき該当アドレスをカウントして増加させるカウンタ、及び
前記直列データと前記並列データを互いに変換する並列／直列変換部を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項３】
直列クロック信号に対応して直列データ／アドレスを直列バスに出力するマスタ、
前記直列バスを介し受信される前記直列クロック信号及び直列データ／アドレスに応答してメモリの読出し／書込み動作を制御するＦＲＡＭチップ、及び
不揮発性強誘電体メモリにプログラムされたコードに従って前記直列クロック信号の応答サイクルを制御し、前記マスタと前記ＦＲＡＭチップとの間でアドレス別のアクセス待ち時間を制御するメモリコントローラを備えることを特徴とする不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項４】
前記メモリコントローラは、前記不揮発性強誘電体メモリを利用して前記コードをプログラムする不揮発性待ち時間プログラムレジスタ、及び
前記不揮発性待ち時間プログラムレジスタにプログラムされたコードに従い、前記直列バスとのインタフェースを実施するとき前記応答サイクルを制御するための制御信号を出力する待ち時間制御部を備えることを特徴とする請求項３に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項５】
前記不揮発性待ち時間プログラムレジスタは、ライトイネーブル信号と、チップイネーブル信号と、出力イネーブル信号及びリセット信号に応答し、プログラム命令をコーディングするための命令信号を出力するプログラム命令処理部、
入力データ、パワーアップ検出信号及び前記命令信号の論理演算を行い書込み制御信号及びセルプレート信号を出力するプログラムレジスタ制御部、
プルアップイネーブル信号、プルダウンイネーブル信号、前記書込み制御信号及び前記セルプレート信号に応答し、不揮発性強誘電体メモリ素子にプログラムされたコード信号を出力するプログラムレジスタアレイ、及び
パワーアップ時に前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項６】
前記プログラム命令処理部は、前記ライトイネーブル信号、前記チップイネーブル信号、前記出力イネーブル信号及び前記リセット信号の論理演算を行う論理部、
前記論理部の出力信号に対応し、前記出力イネーブル信号を順次フリップフロップさせて前記命令信号を出力するフリップフロップ部、及び
前記出力イネーブル信号のオーバートグルを感知するオーバートグル感知部を備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項７】
前記論理部は、前記チップイネーブル信号及び前記書込みイネーブル信号がローの状態で前記出力イネーブル信号が出力され、前記チップイネーブル信号及び前記書込みイネーブル信号のうち少なくとも何れか１つがハイに遷移すると、前記リセット信号がイネーブルされることを特徴とする請求項６に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項８】
前記論理部は、前記書込みイネーブル信号と前記チップイネーブル信号のＮＯＲ演算を行う第１のＮＯＲゲート、
前記第１のＮＯＲゲートの出力信号と前記出力イネーブル信号のＡＮＤ演算を行う第１のＡＮＤゲート、
前記第１のＮＯＲゲートの出力信号、反転された前記リセット信号及び前記オーバートグル感知部の出力信号のＡＮＤ演算を行う第２のＡＮＤゲートを備えることを特徴とする請求項７に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項９】
前記フリップフロップ部は複数のフリップフロップを備え、
前記複数のフリップフロップはデータ入力ノードと出力ノードが互いに直列連結され出力端を介して前記命令信号が出力され、前記論理部から印加される活性化同期信号に応答して前記出力イネーブル信号をフリップフロップさせることを特徴とする請求項６に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１０】
前記複数のフリップフロップは、前記活性化同期信号の状態に従い入力信号を選択的に出力する第１の伝送ゲート、
前記第１の伝送ゲートの出力信号及び前記リセット信号のＮＡＮＤ演算を行う第１のＮＡＮＤゲート、
前記活性化同期信号の状態に従い第１のＮＡＮＤゲートの出力信号を選択的に出力する第２の伝送ゲート、
前記活性化同期信号の状態に従い反転された前記第１の伝送ゲートの出力信号を選択的に出力する第３の伝送ゲート、
前記第３の伝送ゲートの出力信号と前記リセット信号のＮＡＮＤ演算を行う第２のＮＡＮＤゲート、
前記活性化同期信号の状態に従い、前記第２のＮＡＮＤゲートの出力信号を選択的に出力する第４の伝送ゲートを備えることを特徴とする請求項９に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１１】
前記オーバートグル感知部は、前記命令信号及び前記出力イネーブル信号のＮＡＮＤ演算を行う第３のＮＡＮＤゲートを備えることを特徴とする請求項６に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１２】
前記プログラムレジスタ制御部は、前記命令信号及び前記入力データのＡＮＤ演算を行う第３のＡＮＤゲート、
前記第３のＡＮＤゲートの出力を非反転・遅延する第１の遅延部、
前記第３のＡＮＤゲートの出力信号と前記第１の遅延部の出力信号のＮＯＲ演算を行う第２のＮＯＲゲート、
前記第２のＮＯＲゲートの出力を遅延して前記書込み制御信号を出力する第２の遅延部、
前記第２のＮＯＲゲートの出力信号と前記パワーアップ検出信号のＮＯＲ演算を行う第３のＮＯＲゲート、及び
前記第３のＮＯＲゲートの出力信号を反転・遅延して前記セルプレート信号を出力する第３の遅延部を備えることを特徴とする請求項５に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１３】
前記プログラムレジスタアレイは、前記プルアップイネーブル信号のイネーブル時に電源電圧をプルアップさせるプルアップ駆動素子、
プログラムレジスタの両端に交差結合構造で連結されて前記プルアップ駆動素子から印加される電圧を駆動する第１の駆動部、
前記書込み制御信号に応答して前記リセット信号及びセット信号を前記プログラムレジスタの両端に出力する書込みイネーブル制御部、
前記セルプレート信号に応答して前記プログラムレジスタの両端に電圧の差を発生させる強誘電体キャパシタ部、
前記プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウン駆動素子、及び
前記プログラムレジスタの両端に交差結合構造で連結され、前記プルダウン駆動素子から印加される電圧を駆動する第２の駆動部を備えることを特徴とする請求項５に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１４】
前記メモリコントローラは、前記メモリコントローラにカラムアドレス及びローアドレスを提供するシステム制御部、
前記メモリコントローラと前記システム制御部との間で互いにデータ、制御信号及びアドレスを交換するためのバス、及び
前記システム制御部を制御するための中央制御装置をさらに備えることを特徴とする請求項３に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１５】
前記ＦＲＡＭチップは、複数のセルアレイブロックから印加されるデータを増幅及び格納するセンスアンプバッファ部、
前記複数のセルアレイブロックと前記センスアンプバッファ部との間で互いにデータを交換するためのデータバス部、
前記データバス部に入／出力されるデータをバッファリングするデータ入／出力バッファ部、
前記データ入／出力バッファ部から印加される並列データと、直列クロック信号に対応して入力される直列データを互いに変換する並列／直列送受信制御部、及び
書込み保護命令の設定時に前記複数のセルアレイブロックの該当セクタにデータが書込まれることを遮断する書込み保護制御部を備えることを特徴とする請求項３に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１６】
前記並列／直列送受信制御部は、バーストモードで連続的なアドレス／データが送受信されるとき該当アドレスをカウントして増加させるカウンタ、及び
前記直列データ及び前記並列データを互いに変換する並列／直列変換部を備えることを特徴とする請求項１５に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１７】
アドレス別のアクセス待ち持間を制御するためのコードを不揮発性強誘電体メモリにプログラムし、直列バスを介して受信される直列クロック信号に応答し、直列データ／アドレスの送受信時に前記直列データ／アドレスの送受信完了を確認する応答信号を出力するメモリコントローラ、及び
前記応答信号のパルス区間の間にメモリの読出し／書込み動作を行うＦＲＡＭチップを備え、
前記メモリコントローラは、ローアドレスの送受信時に前記応答信号のパルス区間を第１のサイクルに制御し、カラムアドレスの送受信時に前記応答信号のパルス区間を前記第１のサイクルより短い第２のサイクルに制御することを特徴とする不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１８】
前記メモリコントローラは、前記ＦＲＡＭチップの再格納区間では前記応答信号のパルス区間を第１のサイクルに制御することを特徴とする請求項１７に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項１９】
前記ＦＲＡＭチップは、複数のセルアレイブロックから印加されるデータを増幅及び格納するセンスアンプバッファ部、
前記複数のセルアレイブロックと前記センスアンプバッファ部との間で互いにデータを交換するためのデータバス部、
前記データバス部に入／出力されるデータをバッファリングするデータ入／出力バッファ部、
前記データ入／出力バッファ部から印加される並列データと、直列クロック信号に対応して入力される直列データを互いに変換する並列／直列送受信制御部、及び
書込み保護命令の設定時に前記複数のセルアレイブロックの該当セクタにデータが書込まれることを遮断する書込み保護制御部を備えることを特徴とする請求項１７に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【請求項２０】
前記並列／直列送受信制御部は、バーストモードで連続的なアドレス／データが送受信されるとき該当アドレスをカウントして増加させるカウンタ、及び
前記直列データ及び前記並列データを互いに変換する並列／直列変換部を備えることを特徴とする請求項１９に記載の不揮発性強誘電体メモリを利用した直列バス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性強誘電体メモリを利用した直列バス制御装置に関し、特に不揮発性強誘電体レジスタを用いたメモリコントローラ構造を具現し、直列バスを介したデータ交換時にアドレス別にアクセス時間が相違するように制御させる技術である。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ（Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
このようなＦｅＲＡＭは、ＤＲＡＭと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された韓国特許出願番号 第2002-85533号に開示されている。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
【０００５】
このような従来の不揮発性強誘電体メモリにおいて、カラムアドレスはページアドレスとしてデータアクセス時に別途のセンシング過程が不要であるため、センスアンプページバッファに格納されたデータが直ちに出力される。
【０００６】
ところが、ローアドレスはカラムアドレスに比べてデータアクセス時にセルに格納されたデータをセンシングして増幅する過程と、センスアンプでデータを一定時間維持する過程をさらに行うことになる。また、ローアドレスとローアドレスとの間のアクセス時にはローアクセス時間以外にも再格納時間（プリチャージ時間）が追加され、より多くのアクセス時間が必要である。
【０００７】
したがって、ローアドレスはカラムアドレスに比べて相対的にデータアクセス時間がより多くかかるという問題点がある。すなわち、従来の不揮発性強誘電体メモリはデータのアクセス時にアドレスの種類と係わりなくアクセス時間を非効率的に制御することになり、メモリチップの信頼性を低下させることになるという問題点がある。
【０００８】
したがって、前述の不揮発性強誘電体メモリを利用して直列バスとのインタフェースを制御することにより不要なデータアクセス時間を短縮し、電源のオフ時にもメモリに格納されたプログラムデータを保存することができるようにする装置の必要性が大きくなった。
【特許文献１】USP 6,314,016
【特許文献２】USP 6,301,145
【特許文献３】USP 6,067,244
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記の問題点を解決するため、本発明の目的は、不揮発性強誘電体レジスタを用いたメモリコントローラ構造を具現し、直列バスを介したデータ交換時にアドレス別にアクセス時間を相違するよう制御してシステムパフォーマンスを向上させることができるようにすることにある。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性強誘電体メモリを利用した直列バス制御装置は、複数のセルアレイブロックから印加されるデータを増幅及び格納するセンスアンプバッファ部、複数のセルアレイブロックとセンスアンプバッファ部との間で互いにデータを交換するためのデータバス部、データバス部に入／出力されるデータをバッファリングするデータ入／出力バッファ部、データ入／出力バッファ部から印加される並列データと、直列クロック信号に対応して入力される直列データを互いに変換する並列／直列送受信制御部、及びライト保護命令の設定時に複数のセルアレイブロックの該当セクタにデータが書込まれることを遮断するライト保護制御部を備えることを特徴とする。
【００１１】
なお、本発明は直列クロック信号に対応して直列データ／アドレスを直列バスに出力するマスタ、直列バスを介し受信される直列クロック信号及び直列データ／アドレスに応答してメモリの読出し／書込み動作を制御するＦＲＡＭチップ、及び不揮発性強誘電体メモリにプログラムされたコードに従って直列クロック信号の応答サイクルを制御し、マスタとＦＲＡＭチップとの間でアドレス別のアクセス待ち時間を制御するメモリコントローラを備えることを特徴とする。
【００１２】
さらに、本発明はアドレス別のアクセス待ち時間を制御するためのコードを不揮発性強誘電体メモリにプログラムし、直列バスを介して受信される直列クロック信号に応答し、直列データ／アドレスの送受信時に前記直列データ／アドレスの送受信完了を確認する応答信号を出力するメモリコントローラ、及び応答信号のパルス区間の間にメモリの読出し／書込み動作を行うＦＲＡＭチップを備え、メモリコントローラはローアドレスの送受信時に応答信号のパルス区間を第１のサイクルに制御し、カラムアドレスの送受信時に応答信号のパルス区間を前記第１のサイクルより短い第２のサイクルに制御することを特徴とする。
【発明の効果】
【００１３】
本発明は直列バスを介したデータ交換時にアドレス別にアクセス時間を相違するよう制御してシステム性能を向上させることができるようにする効果を有する。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明に係る不揮発性強誘電体メモリを利用した直列バス制御装置の構成を示す図である。
【００１５】
本発明は、ＦＲＡＭチップ１００とマスタ（ＣＰＵ：Central Processing Unit）２００を備える。
【００１６】
ここで、ＦＲＡＭチップ１００は複数のメモリブロック１０、データバス部２０、書込み保護制御部３０、並列／直列送受信制御部４０、センスアンプバッファ部５０及びデータ入／出力バッファ部６０を備える。それぞれのメモリブロック１０はＭＢＬ（Main Bitline）プルアップ制御部１１、セルアレイブロック１２及びカラム選択制御部１３を備える。
【００１７】
複数のメモリブロック１０はデータバス部２０を共有し、データバス部２０はセンスアンプバッファ部５０と連結される。センスアンプバッファ部５０は、データ入／出力バッファ部６０と連結される。データ入／出力バッファ部６０は、並列／直列送受信制御部４０及び書込み保護制御部３０と連結される。並列／直列送受信制御部４０は、書込み保護制御部３０と連結される。ここで、書込み保護制御部３０はメモリブロック１０にデータがライトされることを防ぐ。
【００１８】
並列／直列送受信制御部４０は、クロック及びデータ入／出力ピンを介して直列バスに連結され、マスタ２００から直列クロック信号ＳＣＬ（Serial Clock）及び直列データ／アドレスＳＤＡ（Serial Data／Address）を受信する。
【００１９】
図２は、図１に示したＦＲＡＭチップ１００の詳細な構成を示す図である。
【００２０】
ＦＲＡＭチップ１００はアドレスバッファ１、ロー選択部２、カラム選択部３、メモリブロック１０、データバス部２０、書込み保護制御部３０、並列／直列送受信制御部４０、センスアンプバッファ部５０及びデータ入／出力バッファ部６０を備える。
【００２１】
ロー選択部２は、アドレスバッファ１から印加されるローアドレスのうち該当ローアドレスを選択してメモリブロック１０に出力する。メモリブロック１０は、ロー選択部２から印加される該当ローアドレスにより１つのローが活性化される。選択されたローアドレスは、センスアンプバッファ部５０に出力されて増幅及び格納される。カラム選択部３は、アドレスバッファ１から印加されるカラムアドレスのうち１つを選択してセンスアンプバッファ部５０に出力する。
【００２２】
なお、センスアンプバッファ部５０は選択されたカラムアドレスが印加される共通センスアンプアレイ部５１とスイッチ制御部５２を備える。共通センスアンプアレイ部５１は、該当カラムアドレスの活性化時に格納されたデータのうちビット幅又はワード幅等のデータを、スイッチ制御部５２を介してデータ入／出力バッファ部６０に出力する。
【００２３】
さらに、並列／直列送受信制御部４０はカウンタ４１と並列／直列変換部４２を備える。ここで、カウンタ４１はバーストモードで連続的なアドレス／データが送受信されるとき、該当アドレスをカウンタして自動に増加させる。並列／直列変換部４２は、マスタ２００から受信される直列データを並列データに変換して書込み保護制御部３０及びデータ入／出力バッファ部６０に出力する。
【００２４】
一方、書込み保護命令が付与されると書込み保護制御部３０によりメモリブロック１０の該当セクタにデータが書込まれるのが遮断され、読出し動作のみ可能となる。
【００２５】
図３は、本発明においてアドレス種類に伴うアドレスアクセス時間を示す図である。
【００２６】
先ず、カラムアドレスだけをアクセスする場合は、センスアンプバッファ部５０に格納されたデータが直ちに出力されるためカラムアクセス時間が最も短くかかる。一方、ローアドレスをアクセスする場合は、メモリセルのデータをセンシング及び増幅する動作が伴われるためカラムアクセス時間よりさらに長い時間（ローアクセス待ち時間）がかかる。
【００２７】
さらに、メモリアクセスの動作サイクルを終了するためにはメモリセルセンシング過程で失われたセルデータを書込んで復旧しなければならない。このような時間をプリチャージ時間とも言う。したがって、メモリアクセス時にはセルデータを再格納するための再格納待ち時間が追加的にかかる。
【００２８】
以上のように、１つのアドレスアクセスサイクルを構成するのに、前記のような場合の数によって全体のアクセス時間が決められる。
【００２９】
先ず、初めてローアドレスをアクセスするためにはローアクセス時間が必要である。なお、入力されるローアドレスが同一でカラムアドレスのみ変更される場合、カラムアクセス時間が追加的に必要である。さらに、初めてのアドレスアクセスサイクル以後に入力されるローアドレスが変更される場合、再格納待ち時間と新たなローアクセス時間が必要である。したがって、全てのアドレスに対するアクセスを行うため全体のアクセスサイクル時間が必要である。
【００３０】
したがって、本発明においては、前述のアドレスの種類に鑑み、マスタ２００とＦＲＡＭチップ１００との間の直列データインタフェースを制御することにより、システム性能を向上させることができるようにする。
【００３１】
図４は、本発明に係る不揮発性強誘電体メモリを利用した直列バス制御装置のシステム構成を示す図である。
【００３２】
本発明はＦＲＡＭチップ１００、複数のスレーブ１１０、マスタ２００及びメモリコントローラ３００を備える。
【００３３】
メモリコントローラ３００は、ＦＲＡＭチップ１００とマスタ２００との間で直列クロック信号ＳＣＬ及び直列データ／アドレスＳＤＡを互いに交換するため直列バスを制御する。
【００３４】
図５は、図４に示したメモリコントローラ３００の詳細な構成を示す図である。
【００３５】
メモリコントローラ３００は、不揮発性待ち時間プログラムレジスタ３１０と待ち時間制御部３２０を備える。
【００３６】
ここで、不揮発性待ち時間プログラムレジスタ３１０は不揮発性強誘電体レジスタを備え、ロー／カラムアドレスの待ち時間を設けるためのプログラムデータを格納する。さらに、待ち時間制御部３２０は不揮発性プログラムレジスタ３１０に格納された待ち時間プログラムデータと、アクセスされた該当アドレスを比べて待ち時間応答制御信号を発生する。
【００３７】
図６は、本発明に係る不揮発性強誘電体メモリを利用した直列バス制御装置の他の実施の形態である。
【００３８】
この直列バス制御装置は、ＦＲＡＭチップ１００、複数のスレーブ１１０、マスタ２００、メモリコントローラ３００、ＣＰＵ４００、システム制御部４１０及びＰＣＩ
（Peripheral Component Interface）バス４２０を備える。
【００３９】
ここで、メモリコントローラ３００はＦＲＡＭチップ１００とマスタ２００との間で直列クロック信号ＳＣＬ及び直列データ／アドレスＳＤＡを互いに交換するため直列バスを制御する。さらに、メモリコントローラ３００はＰＣＩバス４２０を介してＣＰＵ（Central Processing Unit）４００及びシステム制御部４１０と互いに連結される。ＰＣＩバス４２０は、システム制御部４１０により制御される。
【００４０】
図７は、図６に示したメモリコントローラ３００の詳細な構成を示す図である。
【００４１】
メモリコントローラ３００は、不揮発性待ち時間プログラムレジスタ３１０と待ち時間制御部３２０を備える。
【００４２】
ここで、不揮発性待ち時間プログラムレジスタ３１０は不揮発性強誘電体レジスタを備え、ロー／カラムアドレスの待ち時間を設けるためのプログラムデータを格納する。
【００４３】
さらに、待ち時間制御部３２０は不揮発性プログラムレジスタ３１０に格納された待ち時間プログラムデータと、アクセスされた該当アドレスを比べて待ち時間応答制御信号を発生する。
【００４４】
なお、メモリコントローラ３００はデータバス４２１、制御バス４２２を介しシステム制御部４１０と互いにデータ／制御信号を送受信する。さらに、メモリコントローラ３００はアドレスバス４２３を介しシステム制御部４１０からロー／カラムアドレスを受信する。
【００４５】
図８は、図７に示したメモリコントローラ３００の詳細な構成を示す図である。
【００４６】
先ず、不揮発性待ち時間プログラムレジスタ３１０はカラムプログラムレジスタ３１１、ロープログラムレジスタ３１２及び再格納プログラムレジスタ３１３を備える。さらに、待ち時間制御部３２０はカラムカウンタ３２１、ローカウンタ３２２、カラム制御部３２３、ロー制御部３２４、再格納制御部３２５及びＳＣＬ制御部３２６を備える。
【００４７】
ここで、カラムカウンタ３２１はシステム制御部４１０から受信されるカラムアドレスをカウントする。ローカウンタ３２２は、システム制御部４１０から受信されるローアドレスをカウントする。
【００４８】
カラム制御部３２３は、カラムカウンタ３２１を介し受信されるカラムアドレスとカラムプログラムレジスタ３１１を介し受信されるカラムアドレスを比べて待ち時間を制御する。ロー制御部３２４は、ローカウンタ３２２を介し受信されるローアドレスとロープログラムレジスタ３１２を介し受信されるローアドレスを比べて待ち時間を制御する。再格納制御部３２５は、再格納プログラムレジスタ３１３から受信される再格納データを受信して待ち時間を制御する。
【００４９】
ＳＣＬ制御部３２６はカラム制御部３２３、ロー制御部３２４及び再格納制御部３２５から受信される制御信号に応答して、直列バスに直列クロック信号ＳＣＬを出力する。
【００５０】
図９及び図１０は、本発明に係るメモリコントローラ３００においてアドレスのアクセス時の直列データ伝送プロトコルを説明するための図である。
【００５１】
先ず、マスタ２００から直列バスを介し直列クロック信号ＳＣＬが伝送される。このとき、直列データ／アドレスＳＤＡに応答しｎ個の直列データビットがメモリコントローラ３００に受信される。メモリコントローラ３００は、データビット等の伝送時にデータ送受信完了を確認する応答信号ＡＣＫをＦＲＡＭチップ１００に伝送する。
【００５２】
このとき、図９に示されているように、メモリコントローラ３００は受信されたアドレスがローアドレスであれば、拡張された応答サイクルを有する応答信号ＡＣＫをＦＲＡＭチップ１００に伝送する。ＦＲＡＭチップ１００はメモリコントローラ３００の制御に従いｎ個の直列データビットを受信する。なお、並列／直列送受信制御部４０は受信されたｎ個の直列データビットを並列データに変換してセルアレイブロック１２に出力する。これに伴い、セルアレイブロック１２はビット幅又はワード幅単位で読出し／書込み動作を行うことになる。
【００５３】
ここで、ＦＲＡＭチップ１００はメモリコントローラ３００から受信される直列クロック信号ＳＣＬの拡張された応答サイクル区間の間に読出し／書込み動作を行うことになる。すなわち、ＦＲＡＭチップ１００は相対的に長いアクセス時間を有するローアドレスのアクセス時又は再格納区間では、拡張された応答サイクル区間を適用して読出し／書込み動作を行う。
【００５４】
一方、図１０に示されているように、メモリコントローラ３００は受信されたアドレスがカラムアドレスであれば、短い応答サイクルを有する応答信号ＡＣＫをＦＲＡＭチップ１００に伝送する。ＦＲＡＭチップ１００は、メモリコントローラ３００の制御に従いｎ個の直列データビットを受信する。なお、並列／直列送受信制御部４０は受信されたｎ個の直列データビットを並列データに変換してセルアレイブロック１２に出力する。これに伴い、セルアレイブロック１２はビット幅又はワード幅単位で読出し／書込み動作を行うことになる。
【００５５】
ここで、ＦＲＡＭチップ１００はメモリコントローラ３００から受信される直列クロック信号ＳＣＬの短い応答サイクル区間の間に読出し／書込み動作を行うことになる。すなわち、相対的に短いアクセス時間を有するカラムアドレスのアクセス時には、短い応答サイクル区間を適用して読出し／書込み動作を行う。
【００５６】
図１１は、本発明に係るＦＲＡＭチップ１００の読出し時の動作タイミング図である。
【００５７】
先ず、応答サイクルが始まるｔ１区間で直列クロック信号ＳＣＬがイネーブルされると、一定時間後にｔ２区間でワードラインＷＬ及びプレートラインＰＬがイネーブルされ、ビットラインＢＬの電荷が配分される。
【００５８】
以後、ｔ３区間でセンスアンプイネーブル信号ＳＥＮに応答してセンスアンプがイネーブルされると、一定時間後にセルアレイブロック１２からセンスアンプバッファ部５０にデータが出力される。なお、センスアンプバッファ部５０からビット幅及びワード幅単位のデータが並列／直列変換部４２に出力される。
【００５９】
次に、ｔ４区間で応答サイクル区間が完了し、ｔ５区間の間にセルアレイブロック１２のセンシング及び増幅動作が完了する。以後、アドレス／データ区間のｔ６区間ではセンスアンプバッファ部５０に１つのローデータが格納される。
【００６０】
以後、ｔ６区間では直列クロック信号ＳＣＬのハイパルス区間の間に並列／直列変換部４２に格納された直列データ／アドレスＳＤＡが１ビットずつ直列バスに出力される。このとき、メモリコントローラ３００で制御される応答信号ＡＣＫのサイクルに従いＦＲＡＭチップ１００でデータを読出す時間が決められる。
【００６１】
図１２は、本発明に係るＦＲＡＭチップ１００の書込み時の動作タイミング図である。
【００６２】
先ず、ｔ０の区間の間に直列クロック信号ＳＣＬがイネーブルされると、直列バスを介し並列／直列変換部４２に書込むデータが１ビットずつ伝送される。
【００６３】
以後、ｔ２の応答サイクル区間が始まると直列クロック信号ＳＣＬがイネーブルされる。なお、ｔ３区間でワードラインＷＬ、プレートラインＰＬがイネーブルされ、ｔ４区間でセンスアンプイネーブル信号ＳＥＮがイネーブルされると、ビットラインＢＬの電荷が配分される。
【００６４】
次に、ｔ４〜ｔ６区間の間に並列／直列変換部４２のデータがセンスアンプバッファ部５０に出力される。なお、センスアンプバッファ部５０のデータがビットラインＢＬを介しセルアレイブロック１２に書込まれる。このとき、メモリコントローラ３００で制御される応答信号ＡＣＫのサイクルに従いＦＲＡＭチップ１００にデータを書込む時間が決められる。
【００６５】
図１３は本発明に係る実施の形態等における不揮発性待ち時間プログラムレジスタ３１０の詳細な構成を示す図である。
【００６６】
不揮発性待ち時間プログラムレジスタ３１０はプログラム命令処理部３３０、プログラムレジスタ制御部３４０、リセット回路部３５０及びプログラムレジスタアレイ３６０を備える。ここで、プログラム命令処理部３３０はライトイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ及びリセット信号ＲＥＳＥＴに応答し、プログラム命令をコーディングして命令信号ＣＭＤを出力する。
【００６７】
プログラムレジスタ制御部３４０は命令信号ＣＭＤ、パワーアップ検出信号ＰＵＰ及び入力データＤＱ＿ｎの論理演算を行って書込み制御信号ＥＮＷ及びセルプレート信号ＣＰＬを出力する。
【００６８】
プログラムレジスタアレイ３６０はプルアップイネーブル信号ＥＮＰ、プルダウンイネーブル信号ＥＮＮ、書込み制御信号ＥＮＷ及びセルプレート信号ＣＰＬに応答して制御信号ＲＥ＿ｍ、ＲＥＢ＿ｍを出力する。リセット回路部３５０は、パワーアップ時にレジスタを初期化させるためのリセット信号ＲＥＳＥＴをプログラムレジスタ制御部３４０に出力する。
【００６９】
このような構成を有する本発明においては、プログラム命令処理部３３０で命令信号ＣＭＤが発生すると、プログラムレジスタ制御部３４０はプログラムレジスタアレイ３６０のコンフィギュアデータを変更又は設定することになる。
【００７０】
一方、リセット回路部３５０はパワーアップ時にリセット信号ＲＥＳＥＴを発生してプログラムレジスタ制御部３４０を活性化させる。このとき、プログラムレジスタ制御部３４０から出力された制御信号等はプログラムレジスタアレイ３６０の不揮発性データを初期化する。
【００７１】
図１４は、図１３に示したプログラム命令処理部３３０の詳細な回路図である。
【００７２】
プログラム命令処理部３３０は論理部３３１、フリップフロップ部３３２及びオーバートグル感知部３３３を備える。
【００７３】
ここで、論理部３３１はＮＯＲゲートＮＯＲ１と、ＡＮＤゲートＡＤ１、ＡＤ２及びインバータＩＶ１を備える。ＮＯＲゲートＮＯＲ１は、ライトイネーブル信号ＷＥＢとチップイネーブル信号ＣＥＢのＮＯＲ演算を行う。ＡＮＤゲートＡＤ１は、ＮＯＲゲートＮＯＲ１の出力信号と出力イネーブル信号ＯＥＢのＡＮＤ演算を行う。ＡＮＤゲートＡＤ２はＮＯＲゲートＮＯＲ１の出力信号と、インバータＩＶ１により反転されたリセット信号ＲＥＳＥＴ及びオーバートグル感知部３３３の出力信号のＡＮＤ演算を行う。
【００７４】
そして、フリップフロップ部３３２は複数のフリップフロップＦＦを備える。複数のフリップフロップＦＦは、ＮＯＲゲートＮＯＲ１の出力信号が入力されるデータ入力ノードｄと出力ノードｑが互いに直列連結され、出力端を介し命令信号ＣＭＤを出力する。フリップフロップＦＦは、ＡＮＤゲートＡＤ１からの活性化同期信号が入力されるノードｃｐと、ＡＮＤゲートＡＤ２からのリセット信号が入力されるリセットノードＲを備える。
【００７５】
ここで、フリップフロップＦＦのノードｃｐにはチップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢがローの状態で出力イネーブル信号ＯＥＢが入力される。そして、フリップフロップＦＦのリセットノードＲはチップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢのうち何れか１つがハイになれば、ロー信号が入力されてリセットされる。さらに、パワーアップ時にリセット信号ＲＥＳＥＴがハイの区間でフリップフロップＦＦがリセットされる。
【００７６】
さらに、オーバートグル感知部３３３は命令信号ＣＭＤと出力イネーブル信号ＯＥＢのＮＡＮＤ演算を行うＮＡＮＤゲートＮＤ１を備える。オーバートグル感知部３３３は、出力イネーブル信号ＯＥＢがｎ回のトグル回数を超過してオーバートグルが発生する場合、フリップフロップ部３３２をリセットさせる。したがって、それぞれのプログラム命令処理部３３０のトグル回数は互いに異なる値になるように設ける。
【００７７】
図１５は、図１４に示したフリップフロップＦＦの詳細な回路図である。
【００７８】
フリップフロップＦＦは伝送ゲートＴ１〜Ｔ４と、ＮＡＮＤゲートＮＤ２、ＮＤ３と、インバータＩＶ２〜ＩＶ７を備える。ここで、インバータＩＶ２はノードｃｐの出力を反転して制御信号Ａを出力し、インバータＩＶ３はインバータＩＶ２の出力信号を反転して制御信号Ｂを出力する。
【００７９】
伝送ゲートＴ１は、制御信号Ａ、Ｂの状態に従ってインバータＩＶ４により反転された入力ノードｄの出力信号を選択的に出力する。ＮＡＮＤゲートＮＤ２は、インバータＩＶ５の出力信号とリセットノードＲの出力信号のＮＡＮＤ演算を行って伝送ゲートＴ２に出力する。伝送ゲートＴ２は、制御信号Ａ、Ｂの状態に従ってＮＡＮＤゲートＮＤ２の出力信号を選択的に出力する。
【００８０】
伝送ゲートＴ３は、制御信号Ａ、Ｂの状態に従ってインバータＩＶ５の出力信号を選択的に出力する。ＮＡＮＤゲートＮＤ３は、伝送ゲートＴ３の出力信号とリセットノードＲの出力信号のＮＡＮＤ演算を行う。インバータＩＶ６は、ＮＡＮＤゲートＮＤ３の出力信号を反転して伝送ゲートＴ４に出力する。
【００８１】
伝送ゲートＴ４は、制御信号Ａ、Ｂの状態に従ってインバータＩＶ６の出力信号を選択的に出力する。インバータＩＶ７は、ＮＡＮＤゲートＮＤ３の出力信号を反転して出力ノードｑに出力する。
【００８２】
したがって、入力ノードｄから入力されるデータはノードｃｐを介し入力される制御信号が１回トグルされる度に右側に移動することになる。このとき、リセットノードＲにロー信号が入力される場合、出力ノードｑにはロー信号が出力されてフリップフロップＦＦがリセット状態となる。
【００８３】
図１６は、プログラム命令処理部３３０の動作過程を説明するための図である。
【００８４】
先ず、命令処理区間ではチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢがロー状態を維持する。そして、出力イネーブル信号ＯＥＢがｎ回トグルする間には命令信号ＣＭＤがディスエーブル状態を維持する。
【００８５】
以後、プログラマブル活性化区間に進入して出力イネーブル信号ＯＥＢがｎ回トグルすると、命令信号ＣＭＤがハイにイネーブルされる。ここで、出力イネーブル信号ＯＥＢのトグル個数を調整する場合は、直列連結されたフリップフロップＦＦの個数を調整することになる。次に、プログラマブル活性化区間で出力イネーブル信号ＯＥＢがｎ回以上トグルする場合は、再び命令信号ＣＭＤがディスエーブルされる。
【００８６】
図１７は、図１３に示したプログラムレジスタ制御部３４０の詳細な回路図である。
【００８７】
プログラムレジスタ制御部３４０はＡＮＤゲートＡＤ４、インバータＩＶ８〜ＩＶ１５、ＮＯＲゲートＮＯＲ２、ＮＯＲ３を備える。
【００８８】
ここで、ＡＮＤゲートＡＤ４はｎ番目の命令信号ｎ＿ＣＭＤと入力データＤＱ＿ｎのＡＮＤ演算を行う。インバータＩＶ８〜ＩＶ１０は、ＡＮＤゲートＡＤ４の出力信号を反転・遅延する。ＮＯＲゲートＮＯＲ２は、ＡＮＤゲートＡＤ４の出力信号とインバータＩＶ１０の出力信号のＮＯＲ演算を行う。インバータＩＶ１１、ＩＶ１２は、ＮＯＲゲートＮＯＲ２の出力信号を遅延してライト制御信号ＥＮＷを出力する。
【００８９】
ＮＯＲゲートＮＯＲ３は、ＮＯＲゲートＮＯＲ２の出力信号とパワーアップ検出信号ＰＵＰのＮＯＲ演算を行って出力する。インバータＩＶ１３〜ＩＶ１５は、ＮＯＲゲートＮＯＲ３の出力信号を反転・遅延してセルプレート信号ＣＰＬを出力する。ここで、パワーアップ検出信号ＰＵＰは初期のリセット時にレジスタに格納されたデータを読出した後に再びレジスタをセットするための制御信号である。
【００９０】
ｎ番目の命令信号ｎ＿ＣＭＤがハイに活性化された後に入力パッドを利用して入力データＤＱ＿ｎをトグルさせると、遅延部３４１の遅延時間ほどのパルス幅を有する書込み制御信号ＥＮＷ及びセルプレート信号ＣＰＬが発生する。
【００９１】
図１８は、図１３に示したプログラムレジスタアレイ３６０の詳細な回路図である。
【００９２】
プログラムレジスタアレイ３６０はプルアップ駆動素子（ＰＭＯＳトランジスタＰ１）、駆動部３６１、ライトイネーブル制御部３６２、強誘電体キャパシタ部３６３、駆動部３６４及びプルダウン駆動素子（ＮＭＯＳトランジスタＮ５）を備える。
【００９３】
ここで、プルアップ駆動素子のＰＭＯＳトランジスタＰ１は電源電圧ＶＣＣ印加端と駆動部３６１との間に連結され、ゲート端子を介してプルアップイネーブル信号ＥＮＰが印加される。駆動部３６１は、ラッチ構造のＰＭＯＳトランジスタＰ２、Ｐ３を備える。ＰＭＯＳトランジスタＰ２のゲートはＰＭＯＳトランジスタＰ３のドレイン端子と連結され、ＰＭＯＳトランジスタＰ３のゲートはＰＭＯＳトランジスタＰ２のドレイン端子と連結される。
【００９４】
ライトイネーブル制御部３６２は、ＮＭＯＳトランジスタＮ１、Ｎ２を備える。ＮＭＯＳトランジスタＮ１はリセット信号ＲＥＳＥＴ入力端とノードＣＮ１との間に連結され、ゲート端子を介してライト制御信号ＥＮＷが印加される。ＮＭＯＳトランジスタＮ２はセット信号ＳＥＴ入力端とノードＣＮ２との間に連結され、ゲート端子を介してライト制御信号ＥＮＷが印加される。
【００９５】
強誘電体キャパシタ部３６３は、強誘電体キャパシタＦＣ１〜ＦＣ４を備える。強誘電体キャパシタＦＣ１は一端がノードＣＮ１と連結され、他の一端を介してセルプレート信号ＣＰＬが印加される。強誘電体キャパシタＦＣ２は一端がノードＣＮ２と連結され、他の一端を介してセルプレート信号ＣＰＬが印加される。
【００９６】
なお、強誘電体キャパシタＦＣ３はノードＣＮ１と接地電圧端との間に連結され、強誘電体キャパシタＦＣ４はノードＣＮ２と接地電圧端との間に連結される。ここで、強誘電体キャパシタＦＣ３、ＦＣ４はセル両端のローディングレベル制御に従い選択的に追加して用いることもできる。
【００９７】
さらに、駆動部３６４はラッチ構造のＮＭＯＳトランジスタＮ３、Ｎ４を備える。ＮＭＯＳトランジスタＮ３は、ゲート端子がＮＭＯＳトランジスタＮ４のドレイン端子と連結される。そして、ＮＭＯＳトランジスタＮ４はゲート端子がＮＭＯＳトランジスタＮ３のドレイン端子と連結される。
【００９８】
プルダウン駆動素子Ｎ５は駆動部３６４と接地電圧ＶＳＳ印加端との間に連結され、ゲート端子を介してプルダウンイネーブル信号ＥＮＮが印加される。さらに、プログラムレジスタアレイ３６０は出力端を介して制御信号ＲＥ＿ｍ、ＲＥ＿ｍを出力する。
【００９９】
一方、図１９は上記の実施形態において電源投入の際にプログラムセルに格納されたデータをセンシングして読出す動作タイミング図である。
【０１００】
先ず、パワーアップ以後Ｔ１区間で電源が安定した電源電圧ＶＣＣレベルに達するとリセット信号ＲＥＳＥＴがディスエーブルされ、パワーアップ検出信号ＰＵＰがイネーブルされる。
【０１０１】
以後、パワーアップ検出信号ＰＵＰのイネーブルに従いセルプレート信号ＣＰＬがハイに遷移する。このとき、プログラムレジスタアレイ３６０の強誘電体キャパシタＦＣ１、ＦＣ２に格納された電荷が強誘電体キャパシタＦＣ３、ＦＣ４のキャパシタンスロードによりセル両端ノード、即ちＣＮ１とＣＮ２に電圧差を発生させる。
【０１０２】
セル両端ノードに充分電圧差が発生するＴ２区間に進入するとプルダウンイネーブル信号ＥＮＮがハイにイネーブルされ、プルアップイネーブル信号ＥＮＰがローにディスエーブルされてセル両端のデータを増幅することになる。
【０１０３】
以後、Ｔ３区間に進入してセル両端のデータ増幅が完了すれば、パワーアップ検出信号ＰＵＰ及びセルプレート信号ＣＰＬを再びローに遷移させる。したがって、破壊されていた強誘電体キャパシタＦＣ１又は強誘電体キャパシタＦＣ２のハイデータを再び復旧することになる。このとき、書込み制御信号ＥＮＷはロー状態を維持して外部データが再び書込まれることを防ぐ。
【０１０４】
図２０は、上記の実施形態においてプログラム動作の際にｎ番目の命令信号ｎ＿ＣＭＤがハイに活性化された後、プログラムレジスタに新たなデータをセットするための動作タイミング図である。
【０１０５】
先ず、ｎ番目の命令信号ｎ＿ＣＭＤがハイにイネーブルされた後一定時間が経過すると、セット信号ＳＥＴ、リセット信号ＲＥＳＥＴが入力される。そして、データ入／出力パッドから印加される入力データＤＱ＿ｎがハイからローにディスエーブルされると、プログラムサイクルか始まってレジスタに新たなデータをライトするためのライト制御信号ＥＮＷ及びセルプレート信号ＣＰＬがハイに遷移する。
【０１０６】
このとき、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰはロー状態を維持する。したがって、プログラムレジスタ制御部３４０にｎ番目の命令信号ｎ＿ＣＭＤがハイで入力される場合、プログラム命令処理部３３０からの信号流入が遮断され、これ以上制御命令が入力されない状態でプログラム動作を行うことができるようになる。
【図面の簡単な説明】
【０１０７】
【図１】本発明に係る不揮発性強誘電体メモリを利用した直列バス制御装置の構成を示す図である。
【図２】図１に示したＦＲＡＭチップの詳細な構成を示す図である。
【図３】本発明に係る不揮発性強誘電体メモリを利用した直列バス制御装置のアクセス時間を説明するための図である。
【図４】本発明に係る不揮発性強誘電体メモリを利用した直列バス制御装置の他の実施の形態である。
【図５】図４に示したメモリコントローラの詳細な構成を示す図である。
【図６】本発明に係る不揮発性強誘電体メモリを利用した直列バス制御装置のさらに他の実施の形態である。
【図７】図６に示したメモリコントローラの詳細な構成を示す図である。
【図８】図７に示したメモリコントローラの詳細な構成を示す図である。
【図９】本発明に係るローアクセス時のデータ伝送プロトコルを説明するための図である。
【図１０】本発明に係るカラムアクセス時のデータ伝送プロトコルを説明するための図である。
【図１１】本発明に係るメモリコントローラの読出し時の動作タイミング図である。
【図１２】本発明に係るメモリコントローラの書込み時の動作タイミング図である。
【図１３】本発明に係る不揮発性レイテンシプログラムレジスタに関する詳細な構成を示す図である。
【図１４】図１３に示したプログラム命令処理部の詳細な構成を示す図である。
【図１５】図１４に示したフリップフロップの詳細な回路図である。
【図１６】図１３に示した不揮発性待ち時間プログラムレジスタに関する動作タイミング図である。
【図１７】図１３に示したプログラムレジスタ制御部の詳細な回路図である。
【図１８】図１３に示したプログラムレジスタアレイの詳細な回路図である。
【図１９】本発明に係るパワーアップモード時の動作タイミング図である。
【図２０】本発明に係るプログラム時の動作タイミング図である。
【符号の説明】
【０１０８】
１   アドレスバッファ
２   ロー選択部
３   カラム選択部
１０   メモリブロック
１１   メインビットラインプルアップ制御部
１２   セルアレイブロック
１３   カラム選択制御部
２０   データバス部
３０   書込み保護制御部
４０   並列／直列送受信制御部
４１   カウンタ
４２   並列／直列変換部
５０   センスアンプバッファ部
５１   共通センスアンプアレイ部
５２   スイッチ制御部
６０   データ入／出力バッファ部
１００   ＦＲＡＭチップ
１１０   スレーブ
２００   マスタ
３００   メモリコントローラ
３１０   不揮発性待ち時間プログラムレジスタ
３１１   カラムプログラムレジスタ
３１２   ロープログラムレジスタ
３１３   再格納プログラムレジスタ
３２０   待ち時間制御部
３２１   カラムカウンタ
３２２   ローカウンタ
３２３   カラム制御部
３２４   ロー制御部
３２５   再格納制御部
３２６   ＳＣＬ制御部
３３０   プログラム命令処理部
３３１   論理部
３３２   フリップフロップ部
３３３   オーバートグル感知部
３４０   プログラムレジスタ制御部
３４１   遅延部
３５０   リセット回路部
３６０   プログラムレジスタアレイ
３６１、３６４   駆動部
３６２   ライトイネーブル制御部
３６３   強誘電体キャパシタ部
４００   ＣＰＵ
４１０   システム制御部
４２０   ＰＣＩバス
４２１   データバス
４２２   制御バス
４２３   アドレスバス
【図１】
2004227565.tif 000003
【図２】
2004227565.tif 000004
【図３】
2004227565.tif 000005
【図４】
2004227565.tif 000006
【図５】
2004227565.tif 000007
【図６】
2004227565.tif 000008
【図７】
2004227565.tif 000009
【図８】
2004227565.tif 000010
【図９】
2004227565.tif 000011
【図１０】
2004227565.tif 000012
【図１１】
2004227565.tif 000013
【図１２】
2004227565.tif 000014
【図１３】
2004227565.tif 000015
【図１４】
2004227565.tif 000016
【図１５】
2004227565.tif 000017
【図１６】
2004227565.tif 000018
【図１７】
2004227565.tif 000019
【図１８】
2004227565.tif 000020
【図１９】
2004227565.tif 000021
【図２０】
2004227565.tif 000022