(57)【要約】【課題】データ伝送速度が低下せず、サイズも大型化しない発光ダイオードアレイ装置を提供する。【解決手段】入力側データバスライン１１から入力されたデータのうち上位ビットのデータと下位ビットのデータとを、ラインセレクタ２０によりクロックライン６からのクロックに同期して半数ずつ選択し、出力側データバスライン２１に出力すると共に、駆動回路４−１〜４−ｎに入力されるクロックの周波数を逓倍回路２２により２倍に逓倍することにより、各駆動回路４−１〜４−ｎの処理速度が２倍になるので、前段装置からのデータをラインセレクタ２０で半分ずつ選択して処理してもデータ伝送速度が低下しない。また、ＬＥＤアレイ５−１〜５−ｎには樹脂モールドの両側に電極を有するものを用いる必要がないので、駆動回路をＬＥＤアレイ５−１〜５−ｎの両側に配置する必要がない。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に配列された複数のＬＥＤ素子からなる複数のＬＥＤアレイと、各ＬＥＤアレイをクロックに同期してデータにより駆動する複数の駆動回路とを有する発光ダイオードアレイ装置において、上記クロックに同期して入力側データバスラインから入力されたデータのうち上位ビットのデータと下位ビットのデータとを半分ずつ選択し、上記入力側データバスラインの半分の数の出力側データバスラインに交互に出力するラインセレクタと、該ラインセレクタに入力されるクロックを２倍の周波数に逓倍したクロックに上記駆動回路を同期させる逓倍回路とを備えたことを特徴とする発光ダイオードアレイ装置。
【請求項２】
上記逓倍回路は、入力端子にクロックが入力されるディレイラインと、一方の入力端子に該ディレイラインの出力端子が接続され、他方の入力端子に上記クロックが入力されるエクスクルーシブＯＲゲートとを有する請求項１に記載の発光ダイオードアレイ装置。
【請求項３】
上記ラインセレクタに入力されるデータのビット数が１６であり、上記ラインセレクタで上記ラインセレクタに入力されるデータが上位８ビット及び下位８ビットに分割選択される請求項１または２に記載の発光ダイオードアレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発光ダイオードアレイ装置に関し、特にＬＥＤプリンタ用の発光ダイオードアレイ装置に関する。
【０００２】
【従来の技術】
図４は発光ダイオードアレイ装置の従来例を示すブロック図である。
【０００３】
この発光ダイオードアレイ装置１は、入力側（図では下側）が図示しない前段装置の８ビットのデータバスライン２に接続され、出力側（この場合上側）が８ビットの出力信号線３に接続された複数の駆動回路としてのドライバＩＣ４−１、４−２、…４−ｎと、入力側が各ドライバＩＣ４−１〜４−ｎに接続され複数のＬＥＤ素子が配列された複数のＬＥＤアレイ５−１、５−２、…、５−ｎとを有しており、各ドライバＩＣ４−１〜４−ｎにはクロックライン６が接続されている。
【０００４】
ここで、各ドライバＩＣ４−１〜４−ｎには同じデータと同じクロックとが入力され、各ＬＥＤアレイ５−１〜５−ｎが同じ動作をするように見えるが、各ドライバＩＣ４−１〜４−ｎは、デコーダ、双方向シフトレジスタ、データ用フリップフロップ（いずれも図示せず。）等で構成され、ＬＳＴＢ（ラッチストローブ入力端子）信号やＤＳＴＢ（ドライバストローブ入力端子）信号等の信号が図示しない信号線より入力され、前段装置からの画像データ等に応じて、各ＬＥＤアレイ５−１〜５−ｎのＬＥＤ素子がそれぞれ個別に発光できるようになっている（例えば特許文献１参照。）。
【０００５】
図５は発光ダイオードアレイ装置の他の従来例を示すブロック図である。
【０００６】
この発光ダイオードアレイ装置１０は、図示しない前段装置からのデータが入力される１６ビットのデータバスライン１１と、図４に示したＬＥＤアレイ５−１〜５−ｎの２倍の数のＬＥＤ素子が配列され樹脂モールドの両側に電極が設けられた複数のＬＥＤアレイ１２−１、１２−２、…、１２−ｎと、各ＬＥＤアレイ１２−１〜１２−ｎの両側の電極側に配置され各ＬＥＤアレイ１２−１〜１２−ｎを駆動する複数のドライバＩＣ１３−１、１３−２、…、１３−ｎ、１３−（ｎ＋１）、…、１３−２ｎと、各ドライバＩＣ１３−１〜１３−２ｎに接続されたクロックライン６とを有している。
【０００７】
前段装置から入力される１６ビットのデータは、８ビットずつ２分割されて配線されており、一方の８ビット（例えば上位８ビット）のデータはデータバスライン１１の上位ビット側のデータバスライン１１−１を介して下段のドライバＩＣ１３−１〜１３−ｎに入力され、他方の８ビット（この場合下位８ビット）のデータは下位ビット側のデータバスライン１１−２を介して上段のドライバＩＣ１３−（ｎ＋１）〜１３−２ｎに入力されるようになっている。
【０００８】
尚、各ドライバＩＣ１３−１〜１３−２ｎには同じデータと同じクロックとが入力され、このままでは各ＬＥＤアレイ１２−１〜１２−ｎが同じ動作をするように見えるが、図４に示した発光ダイオードアレイ装置１と同様に各ＬＥＤ素子は個別に発光できるようになっている（例えば、特許文献２参照。）。
【０００９】
【特許文献１】
特開平５−２５６９２４号公報（第３図）
【特許文献２】
特開平７−２２８００３号公報（第５図）
【００１０】
【発明が解決しようとする課題】
ところで、図４に示す従来例では、前段装置に接続されるデータバスライン２が８ビットであるため、図５に示す従来例における１６ビットのデータバスライン１１に比較して１クロックで入力できるデータ数が１／２になるため、データ伝送速度が１／２になり、処理速度が遅いという問題があった。
【００１１】
一方、図５に示す従来例では、前段装置から入力されるデータバスライン１１が１６ビットであるため、データ伝送速度は図４に示す従来例より低下することはないが、各ＬＥＤアレイ１２−１〜１２−ｎに内蔵されるＬＥＤ素子の数が２倍であり、樹脂モールドの片側に電極を設ける場合には長手方向の長さが２倍になるので、長手方向の長さをそのままの長さにするには樹脂モールドの両側に電極を設ける必要がある。しかしながら樹脂モールドの両側に電極を設けても、図４に示したＬＥＤアレイのＬＥＤ素子のサイズよりも大きくなり、かつ、ドライバＩＣ１３−１〜１３−２ｎを各ＬＥＤアレイ１２−１〜１２−ｎの両側に配置する必要があるため、これらの電子部品を搭載する基板のサイズが大型化するという問題があった。
【００１２】
そこで、本発明の目的は、上記課題を解決し、データ伝送速度が低下せず、サイズも大型化しない発光ダイオードアレイ装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明は、基板上に配列された複数のＬＥＤ素子からなる複数のＬＥＤアレイと、各ＬＥＤアレイをクロックに同期してデータにより駆動する複数の駆動回路とを有する発光ダイオードアレイ装置において、クロックに同期して入力側データバスラインから入力されたデータのうち上位ビットのデータと下位ビットのデータとを半分ずつ選択し、入力側データバスラインの半分の数の出力側データバスラインに交互に出力するラインセレクタと、ラインセレクタに入力されるクロックを２倍の周波数に逓倍したクロックに駆動回路を同期させる逓倍回路とを備えたものである。
【００１４】
請求項２の発明は、請求項１に記載の構成に加え、逓倍回路は、入力端子にクロックが入力されるディレイラインと、一方の入力端子にディレイラインの出力端子が接続され、他方の入力端子にクロックが入力されるエクスクルーシブＯＲゲートとを有するのが好ましい。
【００１５】
請求項３の発明は、請求項１または２に記載の構成に加え、ラインセレクタに入力されるデータのビット数が１６であり、ラインセレクタでラインセレクタに入力されるデータが上位８ビット及び下位８ビットに分割選択されるのが好ましい。
【００１６】
本発明によれば、入力側データバスラインから入力されたデータのうち上位ビットのデータと下位ビットのデータとを、ラインセレクタによりクロックに同期して半数ずつ選択し、入力側データバスラインの半分の数の出力側データバスラインに出力すると共に、駆動回路に入力されるクロックの周波数を逓倍回路により２倍に逓倍することにより、各駆動回路の処理速度が２倍になるので、前段装置からのデータをラインセレクタで半分ずつ選択して処理しても結果的にはデータ伝送速度が低下しない。また、ＬＥＤアレイには樹脂モールドの両側に電極を有するものを用いる必要がなく、片方に電極を有するものでよいので、駆動回路をＬＥＤアレイの両側に配置する必要がなく、装置が大型化することがない。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に基づいて詳述する。
【００１８】
図１は本発明の発光ダイオードアレイ装置の一実施の形態を示すブロック図であり、図２は図１に示した発光ダイオードアレイ装置に用いられる逓倍回路である。尚、図４、５に示した従来例と同様の部材には共通の符号を用いた。
【００１９】
図１に示すラインセレクタ２０は、１６ビットの入力側データバスライン１１、８ビットの出力側データバスライン２１及びクロックライン６に接続され、入力側データバスライン１１からの１６ビットのデータをクロックライン６のクロックに同期して上位８ビットのデータと下位８ビットのデータとを選択して交互に出力側データバスライン２１に出力するようになっている。
【００２０】
ラインセレクタ２１の出力側データバスライン２１は複数の駆動回路としてのドライバＩＣ４−１〜４−ｎの入力端子に並列接続されている。各ドライバＩＣ４−１〜４−ｎの出力端子にはＬＥＤアレイ５−１〜５−ｎがそれぞれ接続されている。各ドライバＩＣ４−１〜４−ｎの出力信号は、出力信号線３を介して各ＬＥＤアレイ５−１〜５−ｎの各ＬＥＤ素子に出力されるようになっている。
【００２１】
２２は逓倍回路であり、入力端子に接続されたクロックライン６のクロックを２倍の周波数に逓倍する機能を有しており、周波数が２倍のクロックをクロックライン２３を介して各ドライバＩＣ４−１〜４−ｎに出力するようになっている。
【００２２】
これらドライバＩＣ４−１〜４−ｎ、ＬＥＤアレイ５−１〜５−ｎ、入力側データバスライン１１、ラインセレクタ２０、出力側データバスライン２１、逓倍回路２２及びクロックライン２３で発光ダイオードアレイ装置２４が構成されている。
【００２３】
尚、各ドライバＩＣ４−１〜４−ｎにはラインセレクタ２０から同じデータが入力され、逓倍回路２２からは同じクロックが入力されており、このままでは各ＬＥＤアレイ５−１〜５−ｎが同じ動作をするように見えるが、図４に示した発光ダイオードアレイ装置１と同様に各ＬＥＤ素子は個別に発光できるようになっている。
【００２４】
図２に示す逓倍回路２２は、入力端子３０にクロックライン２３（図１参照。）からのクロックが入力されるディレイライン３１と、一方の入力端子（図では上側の入力端子）にディレイライン３１の出力端子が接続され、他方の入力端子（この場合下側の入力端子）にクロックライン２３からのクロックが入力されるエクスクルーシブＯＲゲート（以下「ＸＯＲ」という。）３２とで構成されており、入力端子３０に入力されたクロックを２倍の周波数に逓倍して出力端子３３に出力するようになっている。尚、ディレイライン３１の遅延時間は、クロックライン６（図１参照。）のクロックのパルス幅より小さくなるように設定されている。
【００２５】
次に図１に示した発光ダイオードアレイ装置の動作について図２及び図３を参照して説明する。
【００２６】
図３（ａ）は図２に示した逓倍回路に入力されるクロックであり、図３（ｂ）は図２に示した逓倍回路のディレイラインの出力側のクロックであり、図３（ｃ）は図２に示した逓倍回路から出力されるクロックである。図３（ａ）〜（ｃ）において、横軸は時間を示し、縦軸は信号レベルを示す。また、図３（ａ）〜（ｃ）において各時間軸の始点は同時刻であるものとする。
【００２７】
図１に示す発光ダイオードアレイ装置２４において、図示しない前段装置からデータバスライン１１に１６ビットのデータが入力され、クロックライン６からのクロックがセレクト信号としてラインセレクタ２０に入力される。クロックライン６のクロックの信号レベルが「ＨＩＧＨ」のときは、１６ビットのデータのうち上位８ビット、クロックの信号レベルが「ＬＯＷ」のときは、１６ビットのデータのうち下位８ビット、というようにクロックライン６のクロックに同期してラインセレクタ２０からそれぞれ交互に出力側データバスライン２１に出力される。
【００２８】
一方、クロックライン６のクロックは逓倍回路２２に入力され、周波数が２倍のクロックに変換されてクロックライン２３を伝搬する。ラインセレクタ２０で選択された上位８ビット若しくは下位８ビットのデータと、周波数が２倍に逓倍されたクロックとが各ドライバＩＣ４−１〜４−ｎに入力されることにより、点灯データが各ドライバＩＣ４−１〜４−ｎに出力される。
【００２９】
図２に示すように逓倍回路２２に入力されたクロックは２分岐され、一方のクロックはディレイライン３１に入力されて遅延し（図３（ｂ））、ＸＯＲ３２に入力され、他方のクロックはそのままＸＯＲ３２に入力される（図３（ａ））。ＸＯＲ３２は、２入力の論理が同じ場合に出力信号レベルが「ＬＯＷ」となり、２入力の論理値が異なる場合に出力信号レベルが「ＨＩＧＨ」となるので、ディレイライン３１で遅延した時間分だけクロックの論理が異なり、ＸＯＲ３２の出力信号レベルは「ＨＩＧＨ」になり、クロックライン６からのクロックのパルス幅からディレイライン３１の遅延時間を差し引いた残りの時間分だけクロックの論理が同じになり、ＸＯＲ３２の出力信号レベルは「ＬＯＷ」となる。この動作によりクロックライン６からのクロックの周波数を２倍に逓倍することができる（図３（ｃ））。
【００３０】
すなわち、入力側データバスライン１１に入力されたデータのうち上位ビットのデータと下位ビットのデータとが、ラインセレクタ２０によりクロックライン６からのクロックに同期して半数ずつ選択され、入力側データバスライン１１の半分の数の出力側データバスライン２１に出力されると共に、駆動回路４−１〜４−ｎに入力されるクロックの周波数が逓倍回路２２により２倍に逓倍されることにより、各駆動回路４−１〜４−ｎの処理速度が２倍になるので、前段装置からのデータがラインセレクタ２０で半分ずつ選択されてデータ処理されても、結果的にはデータ伝送速度が低下することがない。また、ＬＥＤアレイ５−１〜５−ｎには樹脂モールドの両側に電極を有するものを用いる必要がなく、片方に電極を有するものでよいので、駆動回路４−１〜４−ｎをＬＥＤアレイ５−１〜５−ｎの両側に配置する必要がなく、装置が大型化することがない。
【００３１】
（最適条件についての根拠）
ディレイライン３１の遅延時間をクロックライン６からのクロックのパルス幅の１／２にした場合にそのクロックのデューティが５０％になるため、ディレイライン３１の遅延時間はそのクロックのパルス幅の１／２にすることが望ましい。
【００３２】
以上において、データ伝送速度を低下させることなく、装置サイズの大型化を抑えた発光ダイオードアレイ装置を実現することができる。
【００３３】
【発明の効果】
以上要するに本発明によれば、データ伝送速度が低下せず、サイズも大型化しない発光ダイオードアレイ装置の提供を実現することができる。
【図面の簡単な説明】
【図１】本発明の発光ダイオードアレイ装置の一実施の形態を示すブロック図である。
【図２】図１に示した発光ダイオードアレイ装置に用いられる逓倍回路である。
【図３】（ａ）は図２に示した逓倍回路に入力されるクロックであり、（ｂ）は図２に示した逓倍回路のディレイラインの出力側のクロックであり、（ｃ）は図２に示した逓倍回路から出力されるクロックである。
【図４】発光ダイオードアレイ装置の従来例を示すブロック図である。
【図５】発光ダイオードアレイ装置の他の従来例を示すブロック図である。
【符号の説明】
３  出力信号線
４−１〜４−ｎ  ドライバＩＣ（駆動回路）
５−１〜５−ｎ  ＬＥＤアレイ
６、２３  クロックライン
１１  入力側データバスライン
２０  ラインセレクタ
２１  出力側データバスライン
２２  逓倍回路
２４  発光ダイオードアレイ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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