(57)【要約】【課題】２次元位置の検出処理の高速化及び構成の簡素化を図ることができる光検出装置を提供する。【解決手段】信号処理回路２０は、スイッチ素子２１、シフトレジスタ２２及び積分回路２３を有し、光感応領域１０に入射した光の第２の方向及び第１の方向での輝度プロファイル示す電圧Ｖｏｕｔを出力する。スイッチ素子２１は、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群と、第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群とに対応して設けられる。シフトレジスタ２２は、一方の光感応部分群からの電流出力を第２の方向に順次読み出し、他方の光感応部分群からの電流出力を第１の方向に順次読み出すためのものである。積分回路２３は、シフトレジスタ２２により順次読み出される各一方の光感応部分群及び各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する。【選択図】  図９
2004286576.tif 000002
【特許請求の範囲】
【請求項１】
画素が２次元配列された光感応領域を有する光検出装置であって、
各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成され、
前記２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、
前記２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、
前記第１の方向に配列された前記複数の画素間において電気的に接続された一方の光感応部分群からの電流出力、及び、前記第２の方向に配列された前記複数の画素間において電気的に接続された他方の光感応部分群からの電流出力を読み出し、当該電流出力に基づいて前記２次元配列における第１の方向及び第２の方向での輝度プロファイルを検出するための信号処理回路を備えることを特徴とする光検出装置。
【請求項２】
前記信号処理回路は、
前記一方の光感応部分群からの電流出力を前記第２の方向に順次読み出し、前記他方の光感応部分群からの電流出力を前記第１の方向に順次読み出すためのシフトレジスタと、
前記シフトレジスタにより順次読み出される前記各一方の光感応部分群からの電流出力及び前記各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する積分回路と、を有することを特徴とする請求項１に記載の光検出装置。
【請求項３】
前記信号処理回路は、
前記一方の光感応部分群及び前記他方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力及び前記他方の光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する積分回路と、
前記積分回路に対応して設けられ、対応する積分回路から出力される電圧値の変化量に応じた値の電圧を出力するＣＤＳ回路と、
前記ＣＤＳ回路に対応して設けられ、対応するＣＤＳ回路から出力される電圧出力を保持して出力するサンプルアンドホールド回路と、
前記サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する最大値検出回路と、
前記サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を前記最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力するＡ／Ｄ変換回路と、を有することを特徴とする請求項１に記載の光検出装置。
【請求項４】
光感応領域を有する光検出装置であって、
前記光感応領域は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分と前記第１の方向に交差する第２の方向にわたって互いに電気的に接続される複数の第２光感応部分とを含み、
前記複数の第１光感応部分と前記複数の第２光感応部分とは２次元的に混在した状態で同一面内にて配列されており、
前記第１の方向にわたって互いに電気的に接続された第１光感応部分群からの電流出力、及び、前記第２の方向にわたって互いに電気的に接続された第２光感応部分群からの電流出力を読み出して当該電流出力に基づいて前記２次元配列における第１の方向及び第２の方向での輝度プロファイルを検出するための信号処理回路を備えることを特徴とする光検出装置。
【請求項５】
前記信号処理回路は、
前記第１光感応部分群からの電流出力を前記第２の方向に順次読み出し、前記第２光感応部分群からの電流出力を前記第１の方向に順次読み出すためのシフトレジスタと、
前記シフトレジスタにより順次読み出される前記各第１光感応部分群からの電流出力及び前記第２光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する積分回路と、を有することを特徴とする請求項４に記載の光検出装置。
【請求項６】
前記信号処理回路は、
前記第１光感応部分群及び前記第２光感応部分群に対応して設けられ、対応する第１光感応部分群からの電流出力及び前記第２光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する積分回路と、
前記積分回路に対応して設けられ、対応する積分回路から出力される電圧値の変化量に応じた値の電圧を出力するＣＤＳ回路と、
前記ＣＤＳ回路に対応して設けられ、対応するＣＤＳ回路から出力される電圧出力を保持して出力するサンプルアンドホールド回路と、
前記サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する最大値検出回路と、
前記サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を前記最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力するＡ／Ｄ変換回路と、を有することを特徴とする請求項４に記載の光検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光が入射した２次元位置を検出する光検出装置に関するものである。
【０００２】
【従来の技術】
従来における光検出装置においては、ＭＯＳ型イメージセンサ等の固体撮像素子を用いて、撮像により得られた画像データを画像メモリに取り込み、画像処理して２次元位置を検出するのが一般的である（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特許第２５７３８５５号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術においては、得られた画像データを格納する画像メモリが必要となることから、装置構成が複雑なものになってしまう。また、画像データを画像メモリに格納した後に演算処理を行って２次元位置を検出するため、２次元位置の検出処理に時間がかかってしまう。
【０００５】
本発明は上述の点に鑑みてなされたもので、２次元位置の検出処理の高速化及び構成の簡素化を図ることが可能な光検出装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
本発明に係る光検出装置は、画素が２次元配列された光感応領域を有する光検出装置であって、各々入射した光の強度に応じた電流を出力する複数の光感応部分を同一面内にて隣接して配設することで１画素が構成され、２次元配列における第１の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち一方の光感応部分同士が電気的に接続され、２次元配列における第２の方向に配列された複数の画素にわたって、当該各画素を構成する複数の光感応部分のうち他方の光感応部分同士が電気的に接続されており、第１の方向に配列された複数の画素間において電気的に接続された一方の光感応部分群からの電流出力、及び、第２の方向に配列された複数の画素間において電気的に接続された他方の光感応部分群からの電流出力を読み出し、当該電流出力に基づいて２次元配列における第１の方向及び第２の方向での輝度プロファイルを検出するための信号処理回路を備えることを特徴としている。
【０００７】
本発明に係る光検出装置では、１つの画素に入射した光は当該画素を構成する複数の光感応部分それぞれにおいて検出されて、光強度に応じた電流が光感応部分毎に出力される。そして、一方の光感応部分同士が２次元配列における第１の方向に配列された複数の画素にわたって電気的に接続されているので、一方の光感応部分からの電流出力は第１の方向に送られる。また、他方の光感応部分同士が２次元配列における第２の方向に配列された複数の画素にわたって電気的に接続されているので、他方の光感応部分からの電流出力は第２の方向に送られる。このように、一方の光感応部分からの電流出力は第１の方向に送られるとともに、他方の光感応部分からの電流出力は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分を配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
【０００８】
また、本発明においては、１つの信号処理回路により、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとがそれぞれ検出される。一方の光感応部分群からの電流出力を処理するための回路と他方の光感応部分群からの電流出力を処理するための回路とが共通化されるので、回路面積を縮小することができ、低コスト化を図ることができる。
【０００９】
また、上記信号処理回路は、一方の光感応部分群からの電流出力を第２の方向に順次読み出し、他方の光感応部分群からの電流出力を第１の方向に順次読み出すためのシフトレジスタと、シフトレジスタにより順次読み出される各一方の光感応部分群からの電流出力及び各他方の光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する積分回路と、を有することが好ましい。このように構成した場合、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
【００１０】
また、上記信号処理回路は、一方の光感応部分群及び他方の光感応部分群に対応して設けられ、対応する一方の光感応部分群からの電流出力及び他方の光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する積分回路と、積分回路に対応して設けられ、対応する積分回路から出力される電圧値の変化量に応じた値の電圧を出力するＣＤＳ回路と、ＣＤＳ回路に対応して設けられ、対応するＣＤＳ回路から出力される電圧出力を保持して出力するサンプルアンドホールド回路と、サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する最大値検出回路と、サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力するＡ／Ｄ変換回路と、を有することが好ましい。このように構成した場合、積分回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、ＣＤＳ回路によりノイズ誤差が解消される。また、光感応部分に入射する光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。この結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度にて得ることができる。
【００１１】
本発明に係る光検出装置は、光感応領域を有する光検出装置であって、光感応領域は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分と第１の方向に交差する第２の方向にわたって互いに電気的に接続される複数の第２光感応部分とを含み、複数の第１光感応部分と複数の第２光感応部分とは２次元的に混在した状態で同一面内にて配列されており、第１の方向にわたって互いに電気的に接続された第１光感応部分群からの電流出力、及び、第２の方向にわたって互いに電気的に接続された第２光感応部分群からの電流出力を読み出して当該電流出力に基づいて２次元配列における第１の方向及び第２の方向での輝度プロファイルを検出するための信号処理回路を備えることを特徴としている。
【００１２】
本発明に係る光検出装置では、光感応領域に入射した光はいずれかの第１光感応部分及び第２光感応部分において検出されて、光強度に応じた電流が各光感応部分毎に出力される。そして、第１光感応部分同士が第１の方向にわたって電気的に接続されているので、第１光感応部分からの電流出力は第１の方向に送られる。また、第２光感応部分同士が第２の方向にわたって電気的に接続されているので、第２光感応部分からの電流出力は第２の方向に送られる。このように、第１光感応部分からの電流出力は第１の方向に送られるとともに、第２光感応部分からの電流出力は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、複数の第１光感応部分と複数の第２光感応部分とを２次元的に混在した状態で同一面内にて配列するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
【００１３】
また、本発明においては、１つの信号処理回路により、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとがそれぞれ検出される。第１光感応部分群からの電流出力を処理するための回路と第２光感応部分群からの電流出力を処理するための回路とが共通化されるので、回路面積を縮小することができ、低コスト化を図ることができる。
【００１４】
また、上記信号処理回路は、第１光感応部分群からの電流出力を第２の方向に順次読み出し、第２光感応部分群からの電流出力を第１の方向に順次読み出すためのシフトレジスタと、シフトレジスタにより順次読み出される各第１光感応部分群からの電流出力及び第２光感応部分群からの電流出力を順次入力し、その電流出力を電圧出力に変換する積分回路と、を有することが好ましい。このように構成した場合、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
【００１５】
また、上記信号処理回路は、第１光感応部分群及び第２光感応部分群に対応して設けられ、対応する第１光感応部分群からの電流出力及び第２光感応部分群からの電流出力を電圧出力に変換して、電圧値を出力する積分回路と、積分回路に対応して設けられ、対応する積分回路から出力される電圧値の変化量に応じた値の電圧を出力するＣＤＳ回路と、ＣＤＳ回路に対応して設けられ、対応するＣＤＳ回路から出力される電圧出力を保持して出力するサンプルアンドホールド回路と、サンプルアンドホールド回路それぞれから出力される電圧出力の最大値を検出する最大値検出回路と、サンプルアンドホールド回路それぞれから出力される電圧出力を順次入力し、その電圧出力を最大値検出回路により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力するＡ／Ｄ変換回路と、を有することが好ましい。このように構成した場合、積分回路それぞれが積分動作ごとに異なるノイズばらつきを有していても、ＣＤＳ回路によりノイズ誤差が解消される。また、光感応部分に入射する光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。この結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度にて得ることができる。
【００１６】
【発明の実施の形態】
本発明の実施形態に係る光検出装置について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。以下では、パラメータＭ及びＮそれぞれを２以上の整数とする。また、特に明示しない限りは、パラメータｍを１以上Ｍ以下の任意の整数とし、パラメータｎを１以上Ｎ以下の任意の整数とする。
【００１７】
図１は、本実施形態に係る光検出装置を示す概念構成図である。本実施形態に係る光検出装置１は、図１に示されるように、光感応領域１０と、信号処理回路２０とを有している。
【００１８】
光感応領域１０は、画素１１ｍｎがＭ行Ｎ列に２次元配列されている。１画素は、各々に入射した光の強度に応じた電流を出力する光感応部分１２ｍｎ（第１光感応部分）及び光感応部分１３ｍｎ（第２光感応部分））を同一面内にて隣接して配設することで構成されている。これにより、光感応領域１０において、光感応部分１２ｍｎと光感応部分１３ｍｎとは２次元的に混在した状態で同一面内にて配列されることとなる。
【００１９】
２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって、当該各画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎのうち一方の光感応部分１２ｍｎ同士（たとえば、一方の光感応部分１２１１〜１２１Ｎ）が互いに電気的に接続されている。また、２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって、当該各画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎのうち他方の光感応部分１３ｍｎ同士（たとえば、他方の光感応部分１３１１〜１３Ｍ１）が互いに電気的に接続されている。
【００２０】
ここで、図２及び図３に基づいて、光感応領域１０の構成について説明する。図２は、光検出装置に含まれる光感応領域の一例を示す要部拡大平面図であり、図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。なお、図２においては、保護層４８の図示を省略している。
【００２１】
光感応領域１０は、Ｐ型（第１導電型）の半導体からなる半導体基板４０と、当該半導体基板４０の表層に形成されたＮ型（第２導電型）の半導体領域４１，４２とを含んでいる。これにより、各光感応部分１２ｍｎ，１３ｍｎは半導体基板４０部分と一組の第２導電型半導体領域４１，４２とを含み、フォトダイオードが構成されることとなる。第２導電型半導体領域４１，４２は、図２に示されるように、光入射方向から見て略三角形状を呈しており、１画素において２つの領域４１，４２が互いに一辺が隣接して形成されている。半導体基板４０は、接地電位とされている。なお、光感応領域１０は、Ｎ型の半導体からなる半導体基板と、当該半導体基板の表層に形成されたＰ型の半導体領域とを含んで構成されていてもよい。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、図２から分かるように、第１の方向から見ても、第２の方向から見ても交互に配列されていることになる。また、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第１の方向と第２の方向とに交差する（たとえば、４５°にて交差する）第３の方向から見ても、同じく第１の方向と第２の方向とに交差する（たとえば、４５°にて交差する）第４の方向から見ても交互に配列されていることになる。
【００２２】
半導体基板４０と領域４１，４２の上には第１絶縁層４３が形成され、この第１絶縁層４３に形成されたスルーホールを介して第１配線４４が一方の領域４１に電気的に接続されている。また、第１絶縁層４３に形成されたスルーホールを介して電極４５が他方の領域４２に電気的に接続されている。
【００２３】
第１絶縁層４３の上には第２絶縁層４６が形成され、この第２絶縁層４６に形成されたスルーホールを介して第２配線４７が電極４５に電気的に接続されている。これにより、他方の領域４２は、電極４５を介して第２配線４７に電気的に接続されることになる。
【００２４】
第２絶縁層４６の上には保護層４８が形成されている。第１絶縁層４３、第２絶縁層４６及び保護層４８は、ＳｉＯ２又はＳｉＮ等からなる。第１配線４４、電極４５及び第２配線４７は、Ａｌ等の金属からなる。
【００２５】
第１配線４４は、各画素１１ｍｎにおける一方の領域４１を第１の方向にわたって電気的に接続するものであって、画素１１ｍｎ間を第１の方向に延びて設けられている。このように、各画素１１ｍｎにおける一方の領域４１を第１配線４４で接続することにより、２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって一方の光感応部分１２ｍｎ同士（たとえば、一方の光感応部分１２１１〜１２１Ｎ）が電気的に接続されて、光感応領域１０において第１の方向に長く延びる光感応部が構成される。この第１の方向に長く延びる光感応部はＭ列形成されることになる。
【００２６】
第２配線４７は、各画素１１ｍｎにおける他方の領域４２を第２の方向にわたって電気的に接続するものであって、画素１１ｍｎ間を第２の方向に延びて設けられている。このように、各画素１１ｍｎにおける他方の領域４２を第２配線４７で接続することにより、２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって他方の光感応部分１３ｍｎ同士（たとえば、他方の光感応部分１３１１〜１３Ｍ１）が電気的に接続されて、光感応領域１０において第２の方向に長く延びる光感応部が構成される。この第２の方向に長く延びる光感応部はＮ行形成されることになる。
【００２７】
また、光感応領域１０においては、上述した第１の方向に長く延びるＭ列の光感応部と第２の方向に長く延びるＮ行の光感応部とが同一面上に形成されることになる。
【００２８】
領域４１，４２の形状は、図２に示された略三角形状のものに限られず、図４〜図８に示されるように、他の形状であってもよい。
【００２９】
図４に示された第２導電型半導体領域（光感応部分）は、光入射方向から見て長方形状を呈しており、１画素において２つの領域４１，４２が互いに長辺が隣接して形成されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第２の方向において交互に配列されている。図４に示されるように、１画素あたり第１の方向と第２の方向の第２導電型半導体領域の面積が異なっていても、画素間で夫々の方向ごとに一定であればよい。すなわち、同一の方向に延びる全ての配線で各々に接続されている光感応領域の総面積が同じであればよい。
【００３０】
図５に示された第２導電型半導体領域（光感応部分）は、略三角形状を呈した一方の領域４１が第１の方向に連続して形成されている。他方の領域４２は略三角形状を呈しており、各画素１１ｍｎ間で独立して形成されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第２の方向において交互に配列されている。なお、一方の領域４１を第１の方向に連続して形成した場合、必ずしも第１配線４４を設ける必要はないが、直列抵抗の増加に伴って読み出し速度が低下することが考えられることから、第１配線４４にて各領域４１を電気的に接続するのが好ましい。
【００３１】
図６に示された第２導電型半導体領域（光感応部分）は、１画素あたり４つの領域４１ａ，４１ｂ，４２ａ，４２ｂからなり、対角に位置する領域を対として、第１配線４４あるいは第２配線４７にて電気的に接続されている。領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第１の方向及び第２の方向において交互に配列されている。また、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第３の方向及び第４の方向において交互に配列されている。
【００３２】
図７に示された第２導電型半導体領域（光感応部分）は、２つの櫛状の領域４１，４２がお互い噛み合うように形成されている。
【００３３】
図８に示された第２導電型半導体領域（光感応部分）は、光入射方向から見て４角形以上の多角形状（たとえば８角形状）を呈しており、１画素において１辺が隣接して形成されている。そして、領域４１と領域４２とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されており、光入射方向から見てハニカム状に配列されている。すなわち、領域４１（光感応部分１２ｍｎ）と領域４２（光感応部分１３ｍｎ）とは、第３の方向及び第４の方向において交互に配列されている。
【００３４】
続いて、図９に基づいて、信号処理回路２０の構成について説明する。図９は、信号処理回路を示す概略構成図である。
【００３５】
信号処理回路２０は、光感応領域１０に入射した光の第２の方向での輝度プロファイル及び第１の方向での輝度プロファイルを検出するためのもので、第２の方向及び第１の方向での輝度プロファイル示す電圧Ｖｏｕｔを出力する。
【００３６】
信号処理回路２０は、図９に示されるように、スイッチ素子２１と、シフトレジスタ２２と、積分回路２３とを有している。スイッチ素子２１は、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群（一方の第２導電型半導体領域４１からなり、第１の方向に長く延びるＭ列の光感応部）と、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群（他方の第２導電型半導体領域４２からなり、第２の方向に長く延びるＮ行の光感応部）とに対応して設けられている。シフトレジスタ２２は、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群からの電流出力を第２の方向に順次読み出し、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群からの電流出力を第１の方向に順次読み出すためのものである。積分回路２３は、シフトレジスタ２２により順次読み出される各一方の光感応部分１２ｍｎ群からの電流出力及び各他方の光感応部分１３ｍｎ群からの電流出力を順次入力し、その電流出力を電圧出力に変換する。
【００３７】
スイッチ素子２１は、シフトレジスタ２２から出力される信号ｓｈｉｆｔ（ｍ），ｓｈｉｆｔ（ｍ＋ｎ）により制御されて順次閉じられる。スイッチ素子２１を閉じることにより、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群に蓄積された電荷が電流となって、第１配線４４及びスイッチ素子２１を介して積分回路２３に出力される。また、スイッチ素子２１を閉じることにより、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群に蓄積された電荷が電流となって、第２配線４７及びスイッチ素子２１を介して積分回路２３に出力される。シフトレジスタは、制御回路（図示せず）から出力される信号Φ１，Φ２，Φｓｔによりその動作が制御されて、スイッチ素子２１を順次閉じる。
【００３８】
積分回路２３は、アンプ２４と、容量素子２５と、スイッチ素子２６とを含んでいる。アンプ２４は、第１の方向に配列された複数の１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群からの電流出力、及び、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群からの電流出力を入力し、入力した電流出力の電荷を増幅する。容量素子２５は、アンプ２４の入力端子に一方の端子が接続され、アンプ２４の出力端子に他方の端子が接続されている。スイッチ素子２６は、アンプ２４の入力端子に一方の端子が接続され、アンプ２４の出力端子に他方の端子が接続され、制御回路から出力されるリセット信号Φｒｅｓｅｔが有意の場合には「ＯＮ」状態となり、リセット信号Φｒｅｓｅｔが非有意の場合には「ＯＦＦ」状態となる。
【００３９】
積分回路２３は、スイッチ素子２６が「ＯＮ」状態であるときには、容量素子２５を放電して初期化する。一方、積分回路２３は、スイッチ素子２６が「ＯＦＦ」状態であるときには、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群、及び、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群それぞれから入力端子に入力した電荷を容量素子２５に蓄積して、その蓄積された電荷に応じた電圧Ｖｏｕｔを出力端子から出力する。
【００４０】
続いて、図１０に基づいて、信号処理回路２０の動作について説明する。図１０は、信号処理回路の動作を説明するためのタイミングチャートである。
【００４１】
図１０において、制御回路からシフトレジスタ２２にスタート信号Φｓｔが入力されると、信号Φ２の立ち上がりから信号Φ１の立下りまでの期間に対応したパルス幅を有する信号ｓｈｉｆｔ（ｍ），ｓｈｉｆｔ（ｍ＋ｎ）が順次出力される。シフトレジスタ２２から対応するスイッチ素子２１にｓｈｉｆｔ（ｍ），ｓｈｉｆｔ（ｍ＋ｎ）が出力されると、スイッチ素子２１が順次閉じ、対応する一方の光感応部分１２ｍｎ群及び他方の光感応部分１３ｍｎ群に蓄積された電荷が電流となって積分回路２３に順次出力される。
【００４２】
積分回路２３には、制御回路からリセット信号Φｒｅｓｅｔが入力されており、リセット信号Φｒｅｓｅｔが「ＯＦＦ」状態の期間、対応する一方の光感応部分１２ｍｎ群及び他方の光感応部分１３ｍｎ群に蓄積された電荷が容量素子２５に蓄積されて、蓄積された電荷量に応じた電圧Ｖｏｕｔが積分回路２３から順次出力される。なお、積分回路２３は、リセット信号Φｒｅｓｅｔが「ＯＮ」状態のときにはスイッチ素子２６を閉じて容量素子２５を初期化する。
【００４３】
このように、信号処理回路２０からは、第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群にて蓄積されて電荷（電流出力）、及び、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群にて蓄積されて電荷（電流出力）に対応した電圧Ｖｏｕｔが、対応する一方の光感応部分１２ｍｎ群及び他方の光感応部分１３ｍｎ群毎に順次時系列データとして出力される。この時系列データは、第２の方向での輝度プロファイル及び第１の方向での輝度プロファイルを示すものである。
【００４４】
以上のように、本実施形態の光検出装置１においては、１つの画素１１ｍｎに入射した光は当該画素１１ｍｎを構成する複数の光感応部分１２ｍｎ，１３ｍｎそれぞれに、光強度に応じた電流が光感応部分１２ｍｎ，１３ｍｎ毎に出力される。そして、一方の光感応部分１２ｍｎ同士が２次元配列における第１の方向に配列された複数の画素１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮにわたって電気的に接続されているので、一方の光感応部分１２ｍｎから出力された電流は第１の方向に送られる。また、他方の光感応部分１３ｍｎ同士が２次元配列における第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮにわたって電気的に接続されているので、他方の光感応部分１３ｍｎから出力された電流は第２の方向に送られる。このように、一方の光感応部分１２ｍｎから出力された電流は第１の方向に送られるとともに、他方の光感応部分１３ｍｎから出力された電流は第２の方向に送られることから、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとをそれぞれ独立して得ることが可能となる。この結果、１画素に複数の光感応部分１２ｍｎ，１３ｍｎを配設するという極めて簡素な構成にて、入射した光の２次元位置を高速に検出することができる。
【００４５】
また、本実施形態の光検出装置１において、各光感応部分１２ｍｎ，１３ｍｎは、半導体基板４０部分と第２導電型半導体領域４１，４２とを含み、第２導電型半導体領域４１，４２は、光入射方向から見て略三角形状を呈しており、１画素において互いに一辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎを１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）の面積が減少するのを抑制することができる。
【００４６】
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見て略長方形状を呈しており、１画素において長辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎを１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）の面積が減少するのを抑制することができる。
【００４７】
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２は、光入射方向から見て４角形以上の多角形状を呈しており、１画素において１辺が隣接して形成されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎの面積が減少するのを抑制することができる。また、各光感応部分１２ｍｎ，１３ｍｎの面積に対する周囲長は減ることとなり、単位面積当たりに換算した暗電流が低減される。なお、４角形以上の多角形状として、菱形形状を採用してもよい。
【００４８】
また、本実施形態の光検出装置１において、第２導電型半導体領域４１，４２とは、１画素において第１の方向と第２の方向とに交差する第３の方向に並設されている。これにより、一方の光感応部分１２ｍｎ群及び他方の光感応部分１３ｍｎ群において、各光感応部分１２ｍｎ，１３ｍｎ群の中心部分に対応する光感応部分１２ｍｎ，１３ｍｎが集中することとなり、解像度を向上することができる。
【００４９】
また、第２導電型半導体領域４１，４２は、光入射方向から見てハニカム状に配列されている。これにより、複数の光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を１画素内に配設する際に、各光感応部分１２ｍｎ，１３ｍｎの面積が減少するのをより一層抑制することができる。また、幾何学的対称性が高く、第２導電型半導体領域４１，４２（光感応部分１２ｍｎ，１３ｍｎ）を形成するために用いるマスクが位置ずれしたことによる不均一性が抑制できる。
【００５０】
また、本実施形態の光検出装置１においては、第１配線４４が、画素１１ｍｎ間を第１の方向に延びて設けられており、第２配線４７が、画素１１ｍｎ間を第２の方向に延びて設けられている。これにより、それぞれの配線４４，４７により光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）への光の入射を妨げられることはなく、検出感度の低下を抑制できる。
【００５１】
また、本実施形態の光検出装置１においては、１つの信号処理回路２０により、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとがそれぞれ検出される。一方の光感応部分１２ｍｎ群からの電流出力を処理するための回路と他方の光感応部分１３ｍｎ群からの電流出力を処理するための回路とが共通化されるので、回路面積を縮小することができ、低コスト化を図ることができる。
【００５２】
また、本実施形態の光検出装置１においては、シフトレジスタ２２と、積分回路２３とを有している。これにより、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを極めて簡易な構成にて得ることができる。
【００５３】
次に、図１１に基づいて、信号処理回路の変形例の構成について説明する。図１１は、信号処理回路の変形例を示す概略構成図である。
【００５４】
信号処理回路１００は、図１１に示されるように、積分回路１１０と、ＣＤＳ回路１２０と、サンプルアンドホールド回路（以下、Ｓ／Ｈ回路と称する）１３０と、最大値検出回路１４０と、シフトレジスタ１５０と、スイッチ素子１６０と、Ａ／Ｄ変換回路１７０とを有している。
【００５５】
積分回路１１０は、第１の方向に配列された複数の１１１１〜１１１Ｎ，１１２１〜１１２Ｎ，・・・，１１Ｍ１〜１１ＭＮ間において電気的に接続された一方の光感応部分１２ｍｎ群（一方の第２導電型半導体領域４１からなり、第１の方向に長く延びるＭ列の光感応部）、及び、第２の方向に配列された複数の画素１１１１〜１１Ｍ１，１１１２〜１１Ｍ２，・・・，１１１Ｎ〜１１ＭＮ間において電気的に接続された他方の光感応部分１３ｍｎ群（他方の第２導電型半導体領域４２からなり、第２の方向に長く延びるＮ行の光感応部）に対応して設けられ、対応する一方の光感応部分１２ｍｎ群からの電流出力及び他方の光感応部分１３ｍｎ群からの電流出力を電圧に変換して、当該電圧を出力する。積分回路１１０は、図１２に示されるように、入力端子と出力端子との間に互いに並列にアンプＡ１、容量素子Ｃ１及びスイッチ素子ＳＷ１が接続されている。積分回路１１０は、スイッチ素子ＳＷ１が閉じているときには、容量素子Ｃ１を放電して初期化する。一方、積分回路１１０は、スイッチ素子ＳＷ１が開いているときには、入力端子に入力した電荷を容量素子Ｃ１に蓄積して、その蓄積された電荷に応じた電圧を出力端子から出力する。スイッチ素子ＳＷ１は、制御回路（図示せず）から出力されるＲｅｓｅｔ信号に基づいて開閉する。
【００５６】
ＣＤＳ回路１２０は、積分回路１１０に対応して設けられ、対応する積分回路１１０から出力される電圧の値の変化量に応じた値の電圧を出力する。ＣＤＳ回路１２０は、図１３に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ２１、結合容量素子Ｃ２１及びアンプＡ２を有している。また、アンプＡ２の入出力間にスイッチ素子ＳＷ２２及び積分容量素子Ｃ２２が互いに並列的に接続されている。スイッチ素子ＳＷ２２及びスイッチ素子ＳＷ２１は、積分容量素子Ｃ２２に電荷を蓄積させるためのスイッチ手段として作用する。ＣＤＳ回路１２０は、スイッチ素子ＳＷ２２が閉じているときには、積分容量素子Ｃ２２を放電して初期化する。スイッチ素子ＳＷ２２が開きスイッチ素子ＳＷ２１が閉じているときには、入力端子から結合容量素子Ｃ２１を経て入力した電荷を積分容量素子Ｃ２２に蓄積して、その蓄積された電荷に応じた電圧を出力端子から出力する。スイッチ素子ＳＷ２１は、制御回路から出力されるＣＳＷ２１信号に基づいて開閉する。また、スイッチ素子ＳＷ２２は、制御回路から出力されるＣｌａｍｐ１信号に基づいて開閉する。
【００５７】
Ｓ／Ｈ回路１３０は、ＣＤＳ回路１２０に対応して設けられ、対応するＣＤＳ回路１２０から出力される電圧を保持して出力する。Ｓ／Ｈ回路１３０は、図１４に示されるように、入力端子と出力端子との間に順にスイッチ素子ＳＷ３及びアンプＡ３を有し、スイッチ素子ＳＷ３とアンプＡ３との接続点が容量素子Ｃ３を介して接地されている。Ｓ／Ｈ回路１３０は、スイッチ素子ＳＷ３が閉じているときにＣＤＳ回路１２０から出力された電圧を容量素子Ｃ３に記憶し、スイッチ素子ＳＷ３が開いた後も、容量素子Ｃ３の電圧を保持して、その電圧をアンプＡ３を介して出力する。スイッチ素子ＳＷ３は、制御回路から出力されるＨｏｌｄ信号に基づいて開閉する。スイッチ素子１６０は、シフトレジスタ１５０により制御されて順次に開き、Ｓ／Ｈ回路１３０から出力される電圧をＡ／Ｄ変換回路に順次に入力させる。
【００５８】
最大値検出回路１４０は、Ｓ／Ｈ回路１３０それぞれから出力される電圧の最大値を検出する。最大値検出回路１４０は、図１５に示されるように、ＮＭＯＳトランジスタＴ１〜ＴＭ＋Ｎ、抵抗器Ｒ１〜Ｒ３及び差動アンプＡ４を備える。各トランジスタＴ１〜ＴＭ＋Ｎのソース端子は接地され、各トランジスタＴ１〜ＴＭ＋Ｎのドレイン端子は、抵抗器Ｒ３を介して電源電圧Ｖｄｄに接続されるとともに、抵抗器Ｒ１を介して差動アンプＡ４の反転入力端子に接続されている。各トランジスタＴ１〜ＴＭ＋Ｎのゲート端子は、Ｓ／Ｈ回路１３０の出力端子と接続されており、Ｓ／Ｈ回路１３０から出力される電圧が入力する。また、差動アンプＡ４の反転入力端子と出力端子との間には抵抗器Ｒ２が設けられ、差動アンプＡ４の非反転入力端子は接地されている。この最大値検出回路１４０では、Ｓ／Ｈ回路１３０から出力された電圧が対応するトランジスタＴ１〜ＴＭ＋Ｎのゲート端子に入力され、各電圧のうちの最大値に応じた電位がトランジスタＴ１〜ＴＭ＋Ｎのドレイン端子に現れる。そして、そのドレイン端子の電位は、抵抗器Ｒ１及びＲ２それぞれの抵抗値の比に応じた増幅率で差動アンプＡ４により増幅され、その増幅された電圧の値が最大電圧値Ｖｍａｘとして出力端子からＡ／Ｄ変換回路１７０へ出力される。
【００５９】
Ａ／Ｄ変換回路１７０は、Ｓ／Ｈ回路１３０それぞれから出力される電圧を順次入力し、その電圧を最大値検出回路１４０により検出された最大値に基づいてデジタル値に変換し、そのデジタル値を出力する。Ａ／Ｄ変換回路１７０は、最大値検出回路１４０から出力される最大電圧値Ｖｍａｘを入力し、この最大電圧値ＶｍａｘをＡ／Ｄ変換レンジとする。そして、Ａ／Ｄ変換回路１７０は、Ｓ／Ｈ回路１３０から出力される電圧をスイッチ素子１６０及びアンプ１８０を介して順次に入力し、その電圧出力（アナログ値）をデジタル値に変換して出力する。Ａ／Ｄ変換回路１７０は、図１６に示されるように、可変容量積分回路１７１、比較回路１７２、容量制御部１７３及び読み出し部１７４を備える。
【００６０】
可変容量積分回路１７１は、容量素子Ｃ５１、アンプＡ５、可変容量部Ｃ５２及びスイッチ素子ＳＷ５を備える。アンプＡ５は、Ｓ／Ｈ回路１３０から出力されスイッチ素子１６０を介して順次に到達した電圧出力を、容量素子Ｃ５１を介して反転入力端子に入力する。アンプＡ５の非反転入力端子は接地されている。可変容量部Ｃ５２は、容量が可変であって制御可能であり、アンプＡ５の反転入力端子と出力端子との間に設けられ、入力した電圧に応じて電荷を蓄える。スイッチ素子ＳＷ５は、アンプＡ５の反転入力端子と出力端子との間に設けられ、開いているときには可変容量部Ｃ５２に電荷の蓄積を行わせ、閉じているときには可変容量部Ｃ５２における電荷蓄積をリセットする。そして、可変容量積分回路１７１は、Ｓ／Ｈ回路１３０から順次に出力された電圧を入力し、可変容量部Ｃ５２の容量に応じて積分し、積分した結果である電圧を出力する。
【００６１】
比較回路１７２は、可変容量積分回路１７１からの電圧出力を反転入力端子に入力し、最大値検出回路１４０から出力された最大電圧値Ｖｍａｘを非反転入力端子に入力し、これら２つの入力電圧の値を大小比較して、その大小比較の結果である比較結果信号を出力する。
【００６２】
容量制御部１７３は、比較回路１７２から出力された比較結果信号を入力し、この比較結果信号に基づいて可変容量部Ｃ５２の容量を制御する容量指示信号Ｃを出力するとともに、この比較結果信号に基づいて積分した結果である電圧の値と最大電圧値Ｖｍａｘとが所定の分解能で一致していると判断した場合に可変容量部Ｃ５１の容量値に応じた第１デジタル値を出力する。
【００６３】
読み出し部１７４は、容量制御部１７３から出力された第１デジタル値を入力し、この第１デジタル値に対応する第２デジタル値を出力する。第２デジタル値は、第１デジタル値から可変容量積分回路１７１のオフセット値を除去した値を示すものである。読み出し部１７４は、例えば記憶素子であり、第１デジタル値をアドレスとして入力し、記憶素子のそのアドレスに記憶されているデータを第２デジタル値として出力する。この第２デジタル値は、第２の方向での輝度プロファイル及び第１の方向での輝度プロファイルを表す出力となる。
【００６４】
以上のように、最大値検出回路１４０からそれぞれ出力され比較回路１７２にそれぞれ入力される最大電圧値Ｖｍａｘは、Ａ／Ｄ変換回路１７０が飽和することなくＡ／Ｄ変換することができる電圧の最大値すなわちＡ／Ｄ変換レンジを規定している。しかも、Ａ／Ｄ変換回路１７０に入力する各電圧のうち何れかの値は必ず最大電圧値Ｖｍａｘであるから、上記Ａ／Ｄ変換レンジの全ての範囲を有効に活用することができる。すなわち、本実施形態に係る光検出装置１は、光強度が大きいときのみならず、光強度が小さくてもＡ／Ｄ変換の分解能が優れたものとなる。
【００６５】
また、積分回路１１０それぞれが積分動作ごとに異なるノイズばらつきを有していても、ＣＤＳ回路１２０によりノイズ誤差が解消される。
【００６６】
また、各光感応部分１２ｍｎ，１３ｍｎ群に対応して積分回路１１０が設けられているので、各光感応部分１２ｍｎ，１３ｍｎ群から同じタイミングにて電荷を蓄積でき、それらの電荷量を電圧に変換することができる。
【００６７】
これらの結果、第１の方向での輝度プロファイルと第２の方向での輝度プロファイルとを高精度且つ高速にて得ることができる。なお、上述した積分回路１１０、ＣＤＳ回路１２０、Ｓ／Ｈ回路１３０、最大値検出回路１４０、シフトレジスタ１５０、スイッチ素子１６０、Ａ／Ｄ変換回路１７０等の動作については、本出願人による特開２００１−３６１２８号公報等に示されている。
【００６８】
本発明は、前述した実施形態に限定されるものではない。たとえば、シフトレジスタを用いる代わりに、各光感応部分１２ｍｎ，１３ｍｎ（第２導電型半導体領域４１，４２）を均一な抵抗線で接続して、光の入射に伴って発生した電荷を抵抗線に流れ込んだ位置と当該抵抗線それぞれの端部との距離に反比例するように抵抗分割して抵抗線の端部から取り出し、当該端部からの電流出力に基づいて光の入射位置を求めるようにしてもよい。
【００６９】
また、前述した実施形態においては、１画素を複数の光感応部分で構成しているが、１画素を一つの光感応部分で構成してもよい。たとえば、図１７に示されるように、光感応領域１０は、第１の方向にわたって互いに電気的に接続される複数の第１光感応部分１２ｍｎと第２の方向にわたって互いに電気的に接続される複数の第２光感応部分１３ｍｎとを含み、複数の第１光感応部分１２ｍｎと複数の第２光感応部分１３ｍｎとは２次元的に混在した状態で同一面内にて配列してもよい。この場合、第１光感応部分１２ｍｎと第２光感応部分１３ｍｎとは市松模様状に配列しており、第１光感応部分１２ｍｎと第２光感応部分１３ｍｎとは第１の方向及び第２の方向において交互に配列している。なお、市松模様状に配列する代わりに、図８に示されるようなハニカム状に配列してもよい。
【発明の効果】
以上、詳細に説明したとおり、本発明によれば、２次元位置の検出処理の高速化及び構成の簡素化を図ることができる光検出装置を提供することができる。また、本発明によれば、回路面積を縮小することができ、低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る光検出装置を示す概念構成図である。
【図２】本発明の実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】本発明の実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図５】本発明の実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図６】本発明の実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図７】本発明の実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図８】本発明の実施形態に係る光検出装置に含まれる光感応領域の一例を示す要部拡大平面図である。
【図９】本発明の実施形態に係る光検出装置に含まれる信号処理回路を示す概略構成図である。
【図１０】第１信号処理回路の動作を説明するためのタイミングチャートである。
【図１１】本発明の実施形態に係る光検出装置に含まれる信号処理回路の変形例を示す概略構成図である。
【図１２】信号処理回路の変形例に含まれる積分回路の回路図である。
【図１３】信号処理回路の変形例に含まれるＣＤＳ回路の回路図である。
【図１４】信号処理回路の変形例に含まれるＳ／Ｈ回路の回路図である。
【図１５】信号処理回路の変形例に含まれる最大値検出回路の回路図である。
【図１６】信号処理回路の変形例に含まれるＡ／Ｄ変換回路の回路図である。
【図１７】本発明の実施形態に係る光検出装置の変形例を示す概念構成図である。
【符号の説明】
１…光検出装置、１０…光感応領域、１１ｍｎ…画素、１２ｍｎ，１３ｍｎ…光感応部分、２０…信号処理回路、２１…スイッチ素子、２２…シフトレジスタ、２３…積分回路、４０…半導体基板、４１，４２…第２導電型半導体領域、４４…第１配線、４７…第２配線、１００…信号処理回路、１１０…積分回路、１２０…ＣＤＳ回路、１３０…サンプルアンドホールド回路（Ｓ／Ｈ回路）、１４０…最大値検出回路、１５０…シフトレジスタ、１６０…スイッチ素子、１７０…Ａ／Ｄ変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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