(57)【要約】【課題】低電圧動作が可能である低耐圧ＭＯＳと高電圧動作が可能である高耐圧ＭＯＳを高品質でかつ安価に同一半導体基板上に形成する半導体装置の製造方法を提供することを目的とする。【解決手段】厚いゲート絶縁膜を有する高耐圧ＭＯＳと薄いゲート絶縁膜を有する低耐圧ＭＯＳを集積形成する半導体装置の製造方法において、高耐圧ＭＯＳのゲート絶縁膜となる厚いゲート絶縁膜を形成した後、高耐圧ＭＯＳのゲート電極となる部分とそのゲート電極となる部分の近傍以外の厚いゲート絶縁膜を除去し、次に低耐圧ＭＯＳのゲート絶縁膜となる薄いゲート絶縁膜を形成する半導体装置の製造方法とすることで、高品質でかつ安価である半導体装置を提供することが可能となる。【選択図】　　図３
2004134568.tif 000002
【特許請求の範囲】
【請求項１】
厚いゲート絶縁膜を有する高耐圧ＭＯＳと薄いゲート絶縁膜を有する低耐圧ＭＯＳを集積形成する半導体装置の製造方法において、
半導体基板上に第１の絶縁膜を形成する工程と、
前記半導体基板上の低耐圧ＭＯＳが形成される第１の領域の前記第１の絶縁膜および前記半導体基板上の高耐圧ＭＯＳが形成される第２の領域のゲート電極となる部分と該ゲート電極となる部分近傍を除く前記第１の絶縁膜を除去する工程と、
前記第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、
前記低耐圧ＭＯＳが形成される第１の領域上と前記高耐圧ＭＯＳが形成される第２の領域上にゲート電極を同時形成する工程とからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の領域のゲート電極となる部分近傍とはゲート電極から０．３μｍから１．５μｍの範囲であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜を除去する工程がウェットエッチングであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜形成の前に高耐圧ＭＯＳの低濃度ソースおよびドレインとなる拡散層を前記第２の領域中に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は低電圧動作が可能である低耐圧ＭＯＳと高電圧動作が可能である高耐圧ＭＯＳを高品質でかつ安価に同一半導体基板上に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
低耐圧ＭＯＳと高耐圧ＭＯＳを混載した半導体装置の製造方法として、図１２から図１５に示す。半導体基板１０１上に高耐圧ＭＯＳ用の第一のゲート絶縁膜１０３となる厚いゲート絶縁膜を形成した後、高耐圧用のゲート電極膜を堆積した後、フォトレジスト１０５を所望形状に形成する。そして図１２の様に、エッチングによりパターニングして高耐圧ＭＯＳのゲート電極１０７を形成する。更に、そのゲート電極１０７をマスクとして異方性エッチングと等方性エッチングを併用して厚いゲート絶縁膜１０３を一部残して除去する（図１３）。更に、図１４のように、残りの厚いゲート酸化膜１０３を完全に除去する。その後、低耐圧用の第２のゲート酸化膜１０６を半導体基板１０１上に形成した後、低耐圧用のゲート電極１１６を所望の形状に形成している（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−１６４７２８（図１および図２）
【０００４】
【発明が解決しようとする課題】
上記の従来の製造方法において、高耐圧ＭＯＳのゲート電極エッジ部でのゲート絶縁膜破壊耐圧低下を防止するために、高耐圧ゲート絶縁膜のエッチングは最初に異方性エッチングを行い次に等方性エッチングを行っている。しかし、これら各々のエッチングのエッチ量が適切な範囲内でない場合に所望の形状が得られず酸化膜耐圧の劣化となる。量産においてはこれらの各々のエッチングの管理に労力を必要とすること、また高耐圧素子と低耐圧素子のゲート電極を別々の工程で形成していることにより工程数が多くなりコストの増加となるという問題を有している。
【０００５】
本発明は高品質かつ安価で簡便に低耐圧ＭＯＳと高耐圧ＭＯＳを同一半導体基板上に形成する半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【０００７】
（１）厚いゲート絶縁膜を有する高耐圧ＭＯＳと薄いゲート絶縁膜を有する低耐圧ＭＯＳを集積形成する半導体装置の製造方法において、半導体基板上に第１の絶縁膜を形成する工程と、前記半導体基板上の低耐圧ＭＯＳが形成される第１の領域の前記第１の絶縁膜および前記半導体基板上の高耐圧ＭＯＳが形成される第２の領域のゲート電極となる部分と該ゲート電極となる部分近傍を除く前記第１の絶縁膜を除去する工程と、前記第１の絶縁膜より薄い第２の絶縁膜を形成する工程と、前記低耐圧ＭＯＳが形成される第１の領域上と前記高耐圧ＭＯＳが形成される第２の領域上にゲート電極を同時形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【０００８】
（２）前記第２の領域のゲート電極となる部分近傍とはゲート電極から０．３μｍから１．５μｍの範囲であることを特徴とする半導体装置の製造方法とした。
【０００９】
（３）前記第１の絶縁膜を除去する工程がウェットエッチングであることを特徴とする半導体装置の製造方法とした。
【００１０】
（４）　前記第１の絶縁膜形成の前に高耐圧ＭＯＳの低濃度ソースおよびドレインとなる拡散層を前記第２の領域中に形成することを特徴とする半導体装置の製造方法とした。
【００１１】
【発明の実施の形態】
以下本発明による半導体装置の製造方法の実施例を図面に基づいて説明する。なお、図１から図５は、第１実施例の半導体装置の製造方法を示している。
【００１２】
図１において、半導体基板１０１にいわゆるＬＯＣＯＳ法により素子分離領域であるフィールド絶縁膜１０２を形成し、その後フォトリソグラフィー法とイオン注入法を用いて高耐圧ＭＯＳのソースおよびドレインとなる領域に電界緩和のための低濃度拡散層１０４を選択的に形成し、高耐圧ＭＯＳのゲート絶縁膜となる厚い第１のゲート絶縁膜１０３を例えば電気炉中での熱酸化により形成する。
【００１３】
半導体基板１０１の導電型がＰ型の場合、低濃度拡散層１０４はドーパントとして砒素ないしリンを用いたＮ型であり、また半導体基板１０１がＮ型の場合の低濃度拡散層１０４はドーパントとしてボロンもしくはＢＦ２を用いたＰ型である。低濃度拡散層１０４の濃度は必要とされる高耐圧ＭＯＳの耐圧にもよるが、通常は１×１０１６／ｃｍ３から１×１０１８／ｃｍ３の範囲の濃度である。
【００１４】
また、図ではＭＯＳの片チャネル側しか示していないが、半導体基板中に逆導電型のウェルを形成し同様な工程を経ることにより相補型ＭＯＳ半導体装置とすることも可能である。
【００１５】
第１のゲート絶縁膜１０３の膜材質と膜厚は高耐圧ＭＯＳの動作電圧によるが、一般的に膜材は熱酸化膜を用い、膜厚は動作電圧に対し長期信頼性保証の観点から４ＭＶ／ｃｍ以下の電界となるように形成する。例えば動作電圧が３０Ｖの場合、８０ｎｍ程度とする。
【００１６】
次に、図２に示すようにフォトリソグラフィー法により後に高耐圧ＭＯＳのゲート電極（１０７）となる領域およびその領域近傍以外の部分を開口するようにフォトレジスト１０５をパターニングし、そのフォトレジスト１０５をマスクとして第１のゲート絶縁膜１０３をエッチングする。このエッチングは低耐圧ＭＯＳを形成する領域への損傷を避けるためフッ酸などによるウェットエッチングを用いる。高耐圧ＭＯＳのゲート電極（１０７）は、２つの低濃度拡散層１０４、１０４の間の領域に通常形成されるものである。
【００１７】
ここで、高耐圧ＭＯＳのゲート電極（１０７）となる領域およびその領域近傍以外の部分をエッチングする理由は、後の工程においてソースおよびドレインとなる高濃度拡散層（１０８）を形成するが、その際不純物ドーピングとしてイオン注入法を用いる。通常そのイオン注入工程の装置として高電流イオン注入装置を使用するが、現行の高電流イオン注入装置の最大加速エネルギーは１５０Ｋｅｖ程度であり、例えばドーパントとして砒素を用いる場合その加速エネルギーの時の飛程は約７０ｎｍ程度なので、ゲート絶縁膜が８０ｎｍの場合に不純物が十分半導体基板中に導入されず安定した高濃度拡散層（１０８）の形成が不可能である。そのため高耐圧ＭＯＳのゲート電極（１０７）となる領域およびその領域近傍以外の部分をエッチングするのである。
【００１８】
次に、フォトレジストを除去した後、例えば電気炉中での熱酸化により低耐圧ＭＯＳのゲート絶縁膜となる薄い第２のゲート絶縁膜１０６を形成し、図３に示す構造を得る。本工程により低耐圧ＭＯＳ領域が形成される活性領域全域と高耐圧ＭＯＳの高濃度のソースおよびドレインなる領域上の絶縁膜は薄い第２のゲート絶縁膜１０６となる。第２のゲート絶縁膜１０６の膜厚は第１のゲート絶縁膜１０３同様動作電圧により決定され、例えば絶縁膜が酸化膜であり動作電圧が５Ｖの場合、１５ｎｍ程度である。つまり少なくとも、高耐圧ＭＯＳの第１のゲート絶縁膜１０３の厚さは、低耐圧ＭＯＳの第２のゲート絶縁膜１０６の厚さよりも厚くなっている。
【００１９】
次に、図４に示すように例えばゲート電極材として導電型がＮ型である多結晶シリコンを用い、フォトリソグラフィー法とドライエッチング法により多結晶シリコンをパターニングして高耐圧ＭＯＳと低耐圧ＭＯＳの両方のゲート電極１０７を形成する。この際に高耐圧ＭＯＳのゲート電極１０７は絶縁膜耐圧低下を回避するために厚い第１のゲート絶縁膜１０３上に形成される必要があるので、ゲート電極１０７と図２で示した第１のゲート絶縁膜１０３のエッチング領域とのアライメント誤差や各々のパターン形成における寸法変換差を予め調査し、その値を考慮しレイアウト設計をしておく。通常ゲート電極端１０７から第１のゲート絶縁膜１０３のエッチ領域までの距離は０．３μｍから１．５μｍ程度である。
【００２０】
また、本工程においてゲート電極材としてＮ型の多結晶シリコンを例として示したが、多結晶シリコンと高融点金属シリサイドの積層構造であるポリサイドや高融点金属をゲート電極材として用いても構わない。
【００２１】
次に、フォトリソグラフィー法により高濃度のソースとドレインとなる領域を開口するようにフォトレジスト１０９をパターニングし、イオン注入法により不純物を高濃度にドーピングし図５に示す構造を得る。
【００２２】
高耐圧ＭＯＳ１１１において、逆方向耐圧を確保するため高濃度拡散層１０８とゲート電極間１０７に低濃度拡散層１０４を配しておく必要があるが、そのためフォトレジスト１０９はゲート電極１０７をオーバラップしてパターニングしておく。
【００２３】
ソース・ドレイン領域となる高濃度拡散層１０８の濃度は１×１０１９／ｃｍ３から１×１０２０／ｃｍ３程度であり、導電型がＮ型の場合の不純物は砒素ないしリンを用い、Ｐ型の場合にはボロンないしＢＦ２を用いる。以降は通常の半導体装置の製造方法同様金属配線層を形成して半導体装置が製造される。
【００２４】
以上の工程により高耐圧ＭＯＳのゲート電極エッジ部におけるゲート絶縁膜耐圧低下がなく、簡便に高耐圧ＭＯＳと低耐圧ＭＯＳを集積した半導体装置を提供することが可能となる。
【００２５】
次に、図６を用いて本発明の第２の実施例の半導体装置の製造方法を説明する。図６は、本発明の第１の実施例で示した製造方法の図４の工程までを行った後、第１の実施例の図５で示したフォトレジストパターンと異なるフォトレジストパターンにより高濃度拡散層１０８形成を行う様子を示している。図５で示したパターンとの違いは高耐圧ＭＯＳ１１１のゲート電極１０７をオーバラップするようにフォトレジスト１０９をパターニングしていない点である。
【００２６】
高耐圧ＭＯＳ１１１の厚い第１のゲート絶縁膜１０３と低耐圧ＭＯＳ１１０の薄い第２のゲート絶縁膜１０６の膜厚差がある程度ある場合、高濃度拡散層形成のためのイオン注入において、薄い第２のゲート絶縁膜下の半導体基板には到達し、厚い第１のゲート絶縁膜下の半導体基板には到達しないような加速エネルギーを選択することが可能となる。その場合高耐圧ＭＯＳ１１１において厚い第１のゲート絶縁膜１０３に対し自己整合的に高濃度拡散層を形成でき、高耐圧ＭＯＳ１１１のゲート電極１０７にオーバラップするフォトレジスト１０９は不要とできる。
【００２７】
また、高耐圧ＭＯＳ１１１においてドレイン側は高い逆方向耐圧が必要であるが、ソース側は高い逆方向耐圧は不要である。そのためゲート電極端から第１のゲート絶縁膜エッチ領域までの距離はソース側とドレイン側で必ずしも等しくする必要はなく、ソース側の寄生抵抗を小さくした方がドレイン電流は多くとれるためソース側のゲート電極端から第１のゲート絶縁膜エッチ領域までの距離を短く設計しておくと本方法は一層効果的となる。
【００２８】
次に、図７と図８を用いて本発明の第３の実施例の半導体装置の製造方法を説明する。本発明の第１の実施例では低耐圧ＭＯＳ１１０の構造はいわゆるシングルドレイン構造であったが、その場合ＭＯＳの耐圧は動作電圧以上であってもホットキャリアーによる素子経時劣化の点で問題が生じる場合がある。本発明の第３の実施例は低耐圧ＭＯＳ１１０の素子信頼性を向上させるため、低耐圧ＭＯＳ１１０においても電界緩和ドレイン構造を得るための製造方法を示す。
【００２９】
図７は、本発明の第１の実施例で示した製造方法の図４の工程までを行った後、フォトリソグラフィー法により低耐圧ＭＯＳ１１０となる領域を開口するようにフォトレジストをパターニングし、イオン注入法により低濃度拡散層１１２を形成した様子を示している。
【００３０】
低濃度拡散層１１２はＭＯＳがＮＭＯＳの場合にはドーパントとして砒素ないしリンを用い、ＰＭＯＳの場合には低濃度拡散層はドーパントとしてボロンもしくはＢＦ２を用いる。低濃度拡散層の濃度は通常は１×１０１６／ｃｍ３から１×１０１８／ｃｍ３の範囲の濃度である。
【００３１】
次に、フォトリソグラフィー法により高濃度のソースとドレインとなる領域を開口するようにフォトレジストをパターニングし、イオン注入法により不純物を高濃度にドーピングし図８に示す構造を得る。
【００３２】
高耐圧ＭＯＳ１１１および低耐圧ＭＯＳ１１０ともに高濃度拡散層１０８とゲート電極１０７間に低濃度拡散１１２、１０４を配すためフォトレジスト１１４はゲート電極をオーバラップしてパターニングしておく。以上の工程により高耐圧ＭＯＳ１１１および低耐圧ＭＯＳ１１０ともに信頼性の高い高品質なＭＯＳとすることができる。
【００３３】
次に、図９と図１０を用いて本発明の第４の実施例の半導体装置の製造方法を説明する。本発明の第１の実施例では高耐圧ＭＯＳ１１１の低濃度拡散層１０４は第１のゲート絶縁膜１０３形成の前に形成していたが、第４の実施例においては高耐圧ＭＯＳ１１１の低濃度拡散層１０４をゲート電極１０７後に形成する製造法を示す。
【００３４】
図９は、本発明の第１の実施例で示した製造方法において、低濃度拡散層１０４を形成せずに図４の工程までを行った様子を示す。
【００３５】
次にフォトリソグラフィー法により高耐圧ＭＯＳ１１１の領域を開口するようにフォトレジスト１１５をパターニングし、イオン注入法により不純物を低濃度にドーピングし図１０に示す構造を得る。以降は第１から第３のいずれかの実施例に示した製造方法により、必要に応じ低耐圧ＭＯＳ１１０は低濃度拡散層１１２を形成し、更に高濃度のソースとドレイン領域１０８、１０８を形成する。
【００３６】
高耐圧ＭＯＳ１１１の低濃度拡散層１１２をゲート電極１０７に自己整合的に形成することからＬ長が小さい高耐圧ＭＯＳにおいて有利な製造方法である。ただし第１のゲート絶縁膜１０３が非常に厚い場合、イオン注入時に不純物が十分に半導体基板に達しないという課題は有している。
【００３７】
図１１は、本発明の第５の実施例の半導体装置の製造方法を示している。第４の実施例の場合と同様に高耐圧ＭＯＳ１１１の低濃度拡散層１０４をゲート電極１０７後に形成する製造法を示しているが、本実施例においては高耐圧ＭＯＳ１１１の低濃度拡散層１０４と低耐圧ＭＯＳ１１０の低濃度拡散層１１２を同時に形成する製造法を示している。高耐圧ＭＯＳ１１１の低濃度拡散層１１２と低耐圧ＭＯＳの低濃度拡散層の拡散層深さと濃度が同一でも素子特性がドレイン電流や耐圧などの仕様を満足できる場合、このような製造方法を行うことが可能となる。工程数の点で有利である。
【００３８】
【発明の効果】
上述したように、本発明は厚いゲート絶縁膜を有する高耐圧ＭＯＳと薄いゲート絶縁膜を有する低耐圧ＭＯＳを集積形成する半導体装置の製造方法において、高耐圧ＭＯＳのゲート絶縁膜となる厚いゲート絶縁膜を形成した後、高耐圧ＭＯＳのゲート電極となる部分とそのゲート電極となる部分の近傍以外の厚いゲート絶縁膜を除去し、次に低耐圧ＭＯＳのゲート絶縁膜となる薄いゲート絶縁膜を形成する半導体装置の製造方法とすることで、高品質でかつ安価である半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施例の半導体装置の製造方法を示す断面図である。
【図２】図２は、本発明の第１実施例の半導体装置の製造方法を示す断面図である。
【図３】図３は、本発明の第１実施例の半導体装置の製造方法を示す断面図である。
【図４】図４は、本発明の第１実施例の製造方法を示す断面図である。
【図５】図５は、本発明の第１実施例の製造方法を示す断面図である。
【図６】図６は、本発明の第２実施例の製造方法を示す断面図である。
【図７】図７は、本発明の第３実施例の製造方法を示す断面図である。
【図８】図８は、本発明の第３実施例の製造方法を示す断面図である。
【図９】図９は、本発明の第４実施例の製造方法を示す断面図である。
【図１０】図１０は、本発明の第４実施例の製造方法を示す断面図である。
【図１１】図１１は、本発明の第５実施例の製造方法を示す断面図である。
【図１２】図１２は、従来の製造方法を示す模式的断面図である。
【図１３】図１３は、従来の製造方法を示す模式的断面図である。
【図１４】図１４は、従来の製造方法を示す模式的断面図である。
【図１５】図１５は、従来の製造方法を示す模式的断面図である。
【符号の説明】
１０１　半導体基板
１０２　フィールド絶縁膜
１０３　第１のゲート絶縁膜
１０４　低濃度拡散層
１０５　フォトレジスト
１０６　第２のゲート絶縁膜
１０７　ゲート電極
１０８　高濃度拡散層
１０９　フォトレジスト
１１０　低耐圧ＭＯＳ
１１１　高耐圧ＭＯＳ
１１２　低濃度拡散層
１１３　フォトレジスト
１１４　フォトレジスト
１１５　フォトレジスト
【図１】
2004134568.tif 000003
【図２】
2004134568.tif 000004
【図３】
2004134568.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004134568.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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