(57)【要約】【課題】ドレインディスターブ耐性の向上を図る。【解決手段】複数のワード線（ＷＬ１〜ＷＬｎ）と、それぞれ上記ワード線に交差するように配置された複数のデータ線（ＤＬ１，ＤＬ２）及びソース線（ＳＬ１，ＳＬ２）と、複数の不揮発性メモリセル（ＭＣ１１〜ＭＣ１ｎ，ＭＣ２１〜ＭＣ２ｎ）と、それぞれ互いに隣接するワード線間に配置され、上記不揮発性メモリセルへのデータ書き込みの際に導通されることによって上記データ線と上記ソース線とを短絡可能な複数のディスチャージ用ＭＯＳトランジスタ（Ｑ１０１〜Ｑ１０ｎ−１，Ｑ２０１〜Ｑ２０ｎ−１）を設け、上記データ線とソース線との間の電流を分散させることにより、ドレインディスターブ耐性の向上を達成する。【選択図】　　　　図１
2004110978.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、それぞれ上記半導体基板に設けられた複数のワード線及びそれに結合された不揮発性メモリセルと、を含む不揮発性半導体記憶装置であって、
上記不揮発性メモリセルへのデータ書き込み時の選択ワード線の印加電圧と、上記データ書込み時の非選択ワード線の印加電圧との間の電圧が上記データ書き込み時に供給される電極を含み、
上記電極は、互いに隣接するワード線間に配置された導電層を含み、上記導電層と上記半導体基板との間には、上記導電層をゲート電極とするトランジスタが形成されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のワード線と、
それぞれ上記ワード線に交差するように配置された複数のデータ線及びソース線と、
上記ワード線、上記データ線、及び上記ソース線に結合された複数の不揮発性メモリセルと、
上記データ線の電圧レベルを、書き込みのための第１電圧から書き込み阻止のための第２電圧に切り換える際に上記不揮発性メモリセルを介して上記データ線から上記ソース線に流れる電流を分散可能な分散回路と、を含み、
上記分散回路は、それぞれ互いに隣接するワード線間に配置された導電層をゲート電極として形成され、上記不揮発性メモリセルへのデータ書き込みの際に導通されることによって上記データ線と上記ソース線とを短絡可能な複数のトランジスタを含んで成ることを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上に形成された共通ソース領域及び共通ドレイン領域と、
上記共通ソース領域と上記共通ドレイン領域の間に、各々がそれらに結合するように配置され、且つ、上記共通ソース領域及び上記共通ドレイン領域が延在する方向において、互に交互に形成された複数の半導体記憶素子及び複数のトランジスタと、を含むことを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板上に形成された共通ソース領域及び共通ドレイン領域と、
上記共通ソース領域と上記共通ドレイン領域の間に、各々がそれらに結合するように配置され、且つ、上記共通ソース領域及び上記共通ドレイン領域が延在する方向において、互に交互に形成された複数の半導体記憶素子及び複数のトランジスタと、を有し、
上記複数の半導体記憶素子はそれぞれ、上記半導体基板上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された電荷蓄積膜と、
上記電荷蓄積膜上に形成された第２絶縁膜と、
上記第２絶縁膜上に形成されたゲート電極としての第１導電体膜と、
第１導電体膜の側面に形成された第３絶縁膜とを有し、
上記複数のトランジスタはそれぞれ、上記半導体基板上に形成された第４絶縁膜と、
上記第４絶縁膜上で、且つ、上記共通ソース領域及び上記共通ドレイン領域が延在する方向において、隣接する半導体記憶素子の上記第３絶縁膜間に、ゲート電極としての第２導電体膜と、を有することを特徴とした不揮発性半導体記憶装置。
【請求項５】
上記複数のトランジスタのゲート電極は、上記書き込み動作時に、上記複数の半導体記憶素子間の容量結合の影響を低減するための電圧制御を可能とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板に形成され、且つ、素子形成領域と、上記素子形成領域を複数の素子形成領域に分離する複数の素子分離領域とで区画されるメモリセルを含み、
上記メモリセルは、上記複数の素子形成領域に形成された複数の半導体記憶素子及び複数のトランジスタを含み、
上記複数の半導体記憶素子及び上記複数のトランジスタは、上記素子分離領域が延在する方向に、それぞれ交互に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
上記複数のトランジスタは、上記複数の半導体記憶素子のいずれかの半導体記憶素子への書き込み動作時に、上記書き込み動作を行わない半導体記憶素子に流れる充電電流を分散する動作を行う請求項３乃至６の何れか１項記載の不揮発性半導体記憶装置。
【請求項８】
上記複数の半導体記憶素子はそれぞれ、
上記半導体基板上に形成された第１絶縁膜と、
上記第１絶縁膜上に形成された電荷蓄積膜と、
上記電荷蓄積膜上に形成された第２絶縁膜と、
上記第２絶縁膜上に形成されたゲート電極としての第１導電体膜と、
第１導電体膜の側面に形成された第３絶縁膜とを有し、
上記複数のトランジスタはそれぞれ、上記半導体基板上に形成された第４絶縁膜と、
上記第４絶縁膜上で、且つ、上記素子分離領域が延在する方向において、隣接する半導体記憶素子の上記第３絶縁膜間に、ゲート電極としての第２導電体膜と、を含む請求項６記載の不揮発性半導体記憶装置。
【請求項９】
上記複数の素子分離領域と交差する方向に、上記素子分離領域を介して形成された上記複数の半導体記憶素子のゲート電極は一体に形成され、
上記複数の素子分離領域と交差する方向に、上記素子分離領域を介して形成された上記複数のトランジスタのそれぞれのゲート電極は互に電気的に接続されている請求項６記載の不揮発性半導体記憶装置。
【請求項１０】
上記複数の素子分離領域と交差する方向に、上記素子分離領域を介して形成された上記複数の半導体記憶素子のゲート電極は一体に形成され、
上記複数の素子分離領域と交差する方向に、上記素子分離領域を介して形成された上記複数のトランジスタのそれぞれのゲート電極は上記素子分離領域間に離隔して形成されている請求項６記載の不揮発性半導体記憶装置。
【請求項１１】
上記複数の素子形成領域に、共通ソース領域及び共通ドレイン領域が、上記複数の素子分離領域の延在する方向に形成されている請求項６記載の不揮発性半導体記憶装置。
【請求項１２】
上記第１ゲート電極に電荷を蓄積する書き込み動作と、
上記第１ゲートに蓄積された電荷を読み取る読み出し動作とを含み、
上記書き込み動作時において、上記第２ゲート電極に印加する電圧は上記第３ゲート電極に印加する電圧よりも大きく、
上記読み出し動作時において、上記第２ゲート電極に印加する電圧は上記第３ゲート電極に印加する電圧よりも小さく、
上記書き込み動作時及び上記読み出し動作時において、上記第３ゲート電極に印加する電圧はほぼ同じ値とされる請求項８記載の不揮発性半導体記憶装置。
【請求項１３】
上記ゲート電極を構成する導電層は、ワード線間に、ワード線に対して自己整合的に形成される請求項１又は２記載の不揮発性半導体記憶装置。
【請求項１４】
上記第２導電体膜は、上記第１導電体膜間に上記第１導電体膜に対して自己整合的に形成される請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、さらにはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）の一種であるフラッシュメモリにおけるドレインディスターブ耐性の向上及びデータ書き込み速度の向上を図るための技術に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一例としてフラッシュメモリを挙げることができる。このフラッシュメモリは、電気的な消去・書込みによって情報を書換え可能であって、そのメモリセルを１個のトランジスタで構成することができ、メモリセルの全てを一括して、又はメモリセルのブロックを一括して電気的に消去する機能を持つ。従って、フラッシュメモリは、システムに実装された状態でそれの記憶情報を書換えることができると共に、その一括消去機能により書換え時間の短縮を図ることができ、さらに、チップ占有面積の低減にも寄与する。フラッシュメモリは、内部構造や書込方式により、ＮＡＮＤ型やＮＯＲ型に分類することができる。ＮＯＲ型には、ＡＮＤ型やＤＩＮＯＲ（Ｄｉｖｉｄｅｄ　ｂｉｔ　ｌｉｎｅ　ＮＯＲ）型が含まれる。ＤＩＮＯＲ型は高速動作に有利とされ、ＡＮＤ型は高集積化に有利とされる。
【０００３】
同一方向に配列されたストリングブロックが二次元的に配列されて成る不揮発性メモリセルにおいて、各ストリング選択トランジスタのゲートを連結するストリング選択ラインと、各ストリング選択するセルトランジスタのコントロールゲートをそれぞれ水平単位で連結する複数本のワードラインと、各ストリングのソース選択トランジスタのゲートを連結するソース選択ラインと、セルトランジスタのソース又はドレイン上部、フローティングゲートの側壁及びコントロールゲートの上部及び側壁に、所定の厚さを有する第１絶縁膜により隔離され、多数のワードライン単位で独立したブロックを形成するプログラム補助プレートとを具備することにより、プログラム／消去電圧を低下させ、また、製造工程の単純化を図るための技術が知られている（例えば特許文献１参照）。
【０００４】
また、ビット線とソース線との間にそれぞれ選択トランジスタを介して電気的にデータのプログラムが行われる複数のメモリトランジスタが直列接続されて成るメモリブロックをマトリクス状に複数配置させてメモリアレイが形成されるとき、選択トランジスタとメモリトランジスタの間又はメモリトランジスタ間にそれぞれ配置されている複数のブースト行線と、当該複数のブースト行線の印加電圧を制御するブースと制御回路とを設け、制御電極の対電荷蓄積手段との結合容量、あるいは対基板との容量結合をワード線の側壁部分で強化して制御電極のカップリング比を向上させることでデータの書き込み／消去動作の高速化を図るための技術が知られている（例えば特許文献２参照）。
【０００５】
【特許文献１】
特開平１０−４１４８７号公報
【特許文献２】
特開平１１−４５９８５号公報
【０００６】
【発明が解決しようとする課題】
フラッシュメモリにおいては、消去又は書き込みが繰り返されることにより、非選択ワード線に結合され、且つ、書き込み阻止電圧が印加されているメモリセルにおいて、ドレイン電極からソース電極に充電電流が流れ、それによってフローティングゲートにホットエレクトロンが注入されることにより、チャージゲインによるしきい値の上昇を生ずる。この現象を「ドレインディスターブ」と称する。この現象について以下に詳述する。
【０００７】
図２には、多値ＡＮＤ型フラッシュメモリにおける主要部の基本的な構成が示される。
【０００８】
複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｎと、それに交差するように複数のデータ線ＤＬ１，ＤＬ２、及び複数のソース線ＳＬ１，ＳＬ２が設けられ、上記ワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｎと、複数のデータ線ＤＬ１，ＤＬ２及び複数のソース線ＳＬ１，ＳＬ２とが交差する箇所にフラッシュメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，…ＭＣ１ｎ、及びＭＣ２１，ＭＣ２２，ＭＣ２３，…ＭＣ２ｎが配置される。フラッシュメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，…ＭＣ１ｎは、ゲート電極、ドレイン電極、及びソース電極を有し、それらは次のように結合される。すなわち、ゲート電極は対応するワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｎに結合され、ドレイン電極は対応するデータ線ＤＬ１，ＤＬ２に結合され、ソース電極は対応するソース線ＳＬ１，ＳＬ２に結合される。
【０００９】
上記の構成において、メモリセルＭＣ１１へのデータ書き込みを行う場合、ワード線ＷＬ１が選択レベル（例えば１８．６Ｖ）に駆動され、ｎチャネル型ＭＯＳトランジスタＱ１１を介して、書き込み電圧（例えば０Ｖ）がデータ線ＤＬ１に供給される。これによって、メモリセルＭＣ１１への書き込みが可能とされる。このとき、上記データ線ＤＬ１に隣接されるデータ線ＤＬ２には、書き込み防止のための書き込み阻止電圧（例えば５．８Ｖ）がｎチャネル型ＭＯＳトランジスタＱ２１を介して伝達される。また、同一ブロック上の非選択ワード線ＷＬ２〜ＷＬｎには、書き込み阻止電圧によるチャージロスを低減するため、非選択電圧（例えば４．１Ｖ）が供給される。尚、上記のデータ書き込み動作において、ｎチャネル型ＭＯＳトランジスタＱ１２，Ｑ２２はカットオフされ、ソース線ＳＬ１，ＳＬ２がコモンソース線ＣＳＬから解放されている。
【００１０】
上記の書き込み動作において、書き込み阻止のためにデータ線ＤＬ２に書き込み阻止電圧（例えば５．８Ｖ）が供給されることにより、メモリセルＭＣ２２〜ＭＣ２ｎにおけるドレイン電極及びソース電極を介してデータ線ＤＬ２からソース線ＳＬ２に充電電流ＩＣが流れ、それによってフローティングゲートにホットエレクトロンが注入されることにより、チャージゲインによるしきい値の上昇を生ずる（ドレインディスターブ現象）。
【００１１】
本発明の目的は、ドレインディスターブ耐性の向上を図ることにある。
【００１２】
本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、半導体基板と、それぞれ上記半導体基板に設けられた複数のワード線及びそれに結合された不揮発性メモリセルとを含んで不揮発性半導体記憶装置が構成されるとき、上記不揮発性メモリセルへのデータ書き込み時の選択ワード線の印加電圧と、上記データ書込み時の非選択ワード線の印加電圧との間の電圧が上記データ書き込み時に供給される電極を設ける。この電極は、互いに隣接するワード線間に配置された導電層を含み、上記導電層と上記半導体基板との間には、上記導電層をゲート電極とするトランジスタが形成される。
【００１５】
さらに具体的な態様としては、複数のワード線と、それぞれ上記ワード線に交差するように配置された複数のデータ線及びソース線と、上記ワード線、上記データ線、及び上記ソース線に結合された複数の不揮発性メモリセルと、上記データ線の電圧レベルを、書き込みのための第１電圧から書き込み阻止のための第２電圧に切り換える際に上記不揮発性メモリセルを介して上記データ線から上記ソース線に流れる電流を分散可能な分散回路と、を含んで不揮発性半導体記憶装置が構成されるとき、それぞれ互いに隣接するワード線間に配置され、上記不揮発性メモリセルへのデータ書き込みの際に導通されることによって上記データ線と上記ソース線とを短絡可能な複数のトランジスタを含んで上記分散回路を構成する。
【００１６】
上記の構成において、隣接ワード線間には必ず上記トランジスタが存在する。そして、上記データ線とソース線との間の電流は、上記トランジスタが導通されることによって分散され、それによって特定のメモリセルのソース・ドレイン間に上記充電電流が大量に流れるのを回避することができる。このことが、ドレインディスターブ耐性の向上を達成する。
【００１７】
また、上記トランジスタのゲート電極の電圧制御を行うことで、書込み時の隣接ワード線の容量結合による影響を低減することができ、ワード線選択時の設定電圧到達までの時間を短縮する。このことが、データ書き込みの高速化を達成する。
【００１８】
上記トランジスタは、絶縁膜を介して基板に積層された導電膜をゲート電極として、上記基板との間に形成することができる。
【００１９】
また、上記トランジスタのゲート電極は、上記ワード線の延在方向に沿ってライン状に形成することができる。
【００２０】
さらに、上記トランジスタのゲート電極は、上記ワード線間に設けられたホールに導電体を充填して形成することができる。
【００２１】
上記トランジスタのゲート電極をメモリセル形成領域全体に形成するプレート構造とすると、上記ゲート電極の寄生容量が大きくなるため、そのような上記ゲート容量に電圧を供給するための電源として容量の大きなものを用いなければならない。それを回避するため、上記ゲート電極を形成した後に、例えばエッチバックやＣＭＰ（化学機械研磨）技術を用いて上記ゲート電極の形成領域をメモリセル間のみとすることで、上記ゲート電極の寄生容量を減少させるようにすると良い。このとき、上記ゲート電極の引き出しは、メモリマット端で配線層に繋ぐことで可能とされる。
【００２２】
また、半導体基板上に形成された共通ソース領域及び共通ドレイン領域と、上記共通ソース領域と上記共通ドレイン領域の間に、各々がそれらに結合するように配置され、且つ、上記共通ソース領域及び上記共通ドレイン領域が延在する方向において、互に交互に形成された複数の半導体記憶素子及びそれに流れる電流を分散可能な複数のトランジスタとを含んで不揮発性半導体記憶装置を構成することができる。
【００２３】
このとき、上記複数の半導体記憶素子はそれぞれ、上記半導体基板上に形成された第１絶縁膜と、上記第１絶縁膜上に形成された電荷蓄積膜と、上記電荷蓄積膜上に形成された第２絶縁膜と、上記第２絶縁膜上に形成されたゲート電極としての第１導電体膜と、第１導電体膜の側面に形成された第３絶縁膜とを含んで構成することができ、上記複数のトランジスタはそれぞれ、上記半導体基板上に形成された第４絶縁膜と、上記第４絶縁膜上で、且つ、上記共通ソース領域及び上記共通ドレイン領域が延在する方向において、隣接する半導体記憶素子の上記第３絶縁膜間に、ゲート電極としての第２導電体膜とを含んで構成することができる。
【００２４】
上記複数のトランジスタのゲート電圧を制御することによって、上記書き込み動作時に、上記複数の半導体記憶素子間の容量結合の影響を低減することができる。
【００２５】
半導体基板に形成され、且つ、素子形成領域と、上記素子形成領域を複数の素子形成領域に分離する複数の素子分離領域とで区画されるメモリセルを含むとき、上記メモリセルは、上記複数の素子形成領域に形成された複数の半導体記憶素子及びそれに流れる電流を分散可能な複数のトランジスタを含み、上記複数の半導体記憶素子及び上記複数のトランジスタは、上記素子分離領域が延在する方向に、それぞれ交互に形成することができる。
【００２６】
このとき、上記複数のトランジスタは、上記複数の半導体記憶素子のいずれかの半導体記憶素子への書き込み動作時に、上記書き込み動作を行わない半導体記憶素子に流れる充電電流を分散する動作をさせることで、ドレインディスターブ耐性の向上を達成する。
【００２７】
上記複数の半導体記憶素子はそれぞれ、上記半導体基板上に形成された第１絶縁膜と、上記第１絶縁膜上に形成された電荷蓄積膜と、上記電荷蓄積膜上に形成された第２絶縁膜と、上記第２絶縁膜上に形成されたゲート電極としての第１導電体膜と、第１導電体膜の側面に形成された第３絶縁膜とを含んで構成することができ、上記複数のトランジスタはそれぞれ、上記半導体基板上に形成された第４絶縁膜と、上記第４絶縁膜上で、且つ、上記素子分離領域が延在する方向において、隣接する半導体記憶素子の上記第３絶縁膜間に、ゲート電極としての第２導電体膜とを含んで構成することができる。
【００２８】
そして、上記複数の素子分離領域と交差する方向に、上記素子分離領域を介して形成された上記複数の半導体記憶素子のゲート電極は一体に形成され、上記複数の素子分離領域と交差する方向に、上記素子分離領域を介して形成された上記複数のトランジスタのそれぞれのゲート電極は互に電気的に接続することができる。
【００２９】
上記複数の素子分離領域と交差する方向に、上記素子分離領域を介して形成された上記複数の半導体記憶素子のゲート電極は一体に形成し、上記複数の素子分離領域と交差する方向に上記素子分離領域を介して形成された上記複数のトランジスタのそれぞれのゲート電極は上記素子分離領域間に離隔して形成することができる。
【００３０】
上記複数の素子形成領域に、共通ソース領域及び共通ドレイン領域が、上記複数の素子分離領域の延在する方向に形成することができる。
【００３１】
書き込み動作時において、上記第２ゲート電極に印加する電圧は上記第３ゲート電極に印加する電圧よりも大きく、読み出し動作時において、上記第２ゲート電極に印加する電圧は上記第３ゲート電極に印加する電圧よりも小さく、上記書き込み動作時及び上記読み出し動作時において、上記第３電極に印加する電圧はほぼ同じ値とすることができる。
【００３２】
【発明の実施の形態】
（実施の形態１）
図１には、本発明にかかる半導体集積回路の一例である多値ＡＮＤ型フラッシュメモリにおける主要部が示される。
【００３３】
複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｎと、それに交差するように複数のデータ線ＤＬ１，ＤＬ２、及び複数のソース線ＳＬ１，ＳＬ２が設けられ、上記ワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｎと、複数のデータ線ＤＬ１，ＤＬ２及び複数のソース線ＳＬ１，ＳＬ２とが交差する箇所にフラッシュメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，…ＭＣ１ｎ、及びＭＣ２１，ＭＣ２２，ＭＣ２３，…ＭＣ２ｎが配置される。フラッシュメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，…ＭＣ１ｎは、ゲート電極、ドレイン電極、及びソース電極を有し、それらは次のように結合される。すなわち、ゲート電極は対応するワード線ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬｎに結合され、ドレイン電極は対応するデータ線ＤＬ１，ＤＬ２に結合され、ソース電極は対応するソース線ＳＬ１，ＳＬ２に結合される。
【００３４】
上記ワード線ＷＬ１〜ＷＬｎは、ワードドライバ１０によって選択的に駆動される。また、上記データ線ＤＬ１，ＤＬ２の電圧レベルを、書き込みのための第１電圧（例えば０Ｖ）から書き込み阻止のための第２電圧（例えば５．８Ｖ）に切り換える際の上記データ線ＤＬ１，ＤＬ２とソース線ＳＬ１，ＳＬ２との間の充電電流を分散させるための分散回路３０１，３０２，３０３，…，３０ｎ−１を含む。この分散回路３０１，３０２，３０３，…，３０ｎ−１は、特に制限されないが、それぞれ互いに隣接するワード線間に配置され、制御信号に応じて上記データ線と上記ソース線とを短絡可能な複数のディスチャージ用ＭＯＳトランジスタを含んで成る。例えば分散回路３０１は、互いに隣接するワード線ＷＬ１，ＷＬ２間に配置され、電圧ＶＵＧに応じて上記データ線ＤＬ１，ＤＬ２と、上記ソース線ＳＬ１，ＳＬ２とを短絡可能な２個のディスチャージ用ＭＯＳトランジスタＱ１０１，Ｑ２０１を含んで成る。上記電圧ＶＵＧのレベルや印加タイミングは、コントローラ１１によって制御される。分散回路３０２は、互いに隣接するワード線ＷＬ２，ＷＬ３間に配置され、制御信号ＵＧＳに応じて上記データ線ＤＬ１，ＤＬ２と、上記ソース線ＳＬ１，ＳＬ２とを短絡可能な２個のディスチャージ用ＭＯＳトランジスタＱ１０２，Ｑ２０２を含んで成る。
【００３５】
図７には、上記多値ＡＮＤ型フラッシュメモリの動作時における主要部の電圧一覧が示される。
【００３６】
次にＭＣ１３を用いて、フラッシュメモリの書き込み動作、読み出し動作および消去動作を、例えば図１、図６および図７を参照しながら説明する。
【００３７】
データ書き込み時においては、例えば次のような電圧印加が行われる。
【００３８】
すなわち、選択ワード線ＷＬ３には電圧ＶＷＬ＝１８．６Ｖが供給され、ＷＬ３以外の非選択ワード線ＷＬ１，ＷＬ２，ＷＬ４，・・・、ＷＬｎ（以降ＷＬｎと省略して記す）には書き込み阻止のための電圧ＶＷＬ＝４Ｖが供給される。また、選択ローカルデータ線ＤＬ１には電圧ＶＤ＝０Ｖが供給され、非選択ローカルデータ線ＤＬ２には書き込み防止のための電圧ＶＤ＝６Ｖが供給される。ローカルソース線ＳＬ１は解放（ＯＰＥＮ）とされる。そして、全てのディスチャージ用ＭＯＳトランジスタのゲート電極にＶＵＧ＝１８Ｖが供給される。
【００３９】
図８には、上記多値ＡＮＤ型フラッシュメモリにおけるデータ書き込み時の動作タイミングが示される。
【００４０】
初期段階ではＶＷＬ＝０Ｖ、ＶＤ＝０Ｖ、ＶＵＧ＝０Ｖとされる。そして、時刻Ｔ１において、選択ローカルデータ線ＤＬ１にＶＤ＝６Ｖが供給される。非選択ローカルデータ線ＤＬ２はＶＤ＝０Ｖのままである。時刻Ｔ３において、全てのディスチャージ用ＭＯＳトランジスタのゲート電極にＶＵＧ＝１８Ｖが供給される。これにより、全てのディスチャージ用ＭＯＳトランジスタが導通される。さらに、時刻Ｔ５において、選択ワード線ＷＬ３にＶＷＬ＝１８．６Ｖが供給され、非選択ワード線ＷＬｎには、ＶＷＬ＝４Ｖが供給される。これにより所定のメモリセルＭＣ１３へのデータ書き込みが可能とされる。
【００４１】
上記のように時刻Ｔ３において全てのディスチャージ用ＭＯＳトランジスタのゲート電極にＶＵＧ＝１８Ｖが供給されることによって、当該ディスチャージ用ＭＯＳトランジスタが導通されると、ローカルデータ線ＤＬ１，ＤＬ２と、ローカルソース線ＳＬ１，ＳＬ２とが短絡されるため、書き込み電圧（０Ｖ）から書き込み阻止電圧（５．８Ｖ）に切り換える際のメモリセルにおけるソース・ドレイン間の充電電流を、ディスチャージ用ＭＯＳトランジスタを介して分散させることができるため、特定のメモリセルのソース・ドレイン間に上記充電電流が大量に流れるのを回避することができる。そのような充電電流の低減により、特定メモリセルでのフローティングゲートＦＧへのホットエレクトロン注入が回避されるため、ドレインディスターブ耐性の向上を図ることができる。それにより書き込み・消去に関する信頼度の向上を図ることができる。
【００４２】
また、ディスチャージ用ＭＯＳトランジスタのゲート電極に供給される電圧の適正化を図ることにより、高電圧が供給される選択ワード線ＷＬ３と非選択ワード線ＷＬ２およびＷＬ４との間の大きな電位差（１０Ｖ以上）による容量接続の影響を抑制することができるため、ワード選択時において、選択ワード線ＷＬ３が、所定の設定電圧レベルに到達するまでの時間を短縮することができる。これにより、メモリセルＭＣ１３へのデータ書き込みの高速化を図ることができる。
【００４３】
メモリセルＭＣ１３からのデータ読み出し時には、例えば次のような電圧印加が行われる。
【００４４】
すなわち、データ読出し時には、選択ワード線ＷＬ３にＶＷＬ＝１．７〜４．７Ｖが供給され、ローカルデータ線ＤＬ１にＶＤ＝１Ｖが供給され、ローカルソース線ＳＬ１にＶＳ＝０Ｖが供給される。そして、データ読み出し時には、ディスチャージ用ＭＯＳトランジスタを介してメモリセルにおけるソース・ドレイン間の充電電流を分散させる必要が無いため、アッパーゲートはＶＵＧ＝０Ｖとされる。
【００４５】
メモリセルＭＣ１３の消去動作においては、次のような電圧供給が行われる。
【００４６】
すなわち、選択ワード線にＶＷＬ＝−１６Ｖが印加され、ローカルデータ線ＤＬ１にＶＤ＝０Ｖが印加され、ローカルソース線ＳＬ１にＶＳ＝０Ｖが印加され、アッパーゲートにＶＵＧ＝０Ｖが印加される。
【００４７】
ここで、本願発明にかかる回路の比較対象となる回路について説明する。
【００４８】
図３には、本願発明にかかる回路の比較対象となる回路が示される。
【００４９】
上記ドレインディスターブ現象を緩和するため、ローカルソース線及びローカルデータ線毎に、それらを短絡可能なディスチャージ用ＭＯＳトランジスタを設けることが考えられる。例えば図３に示されるように、ソース線ＳＬ１とデータ線ＤＬ１とを短絡可能なディスチャージ用ＭＯＳトランジスタＱ１３と、ソース線ＳＬ２とデータ線ＤＬ２とを短絡可能なディスチャージ用ＭＯＳトランジスタＱ１４とを設け、このディスチャージ用ＭＯＳトランジスタＱ１３，Ｑ１４を導通させることにより、図２に示される充電電流Ｉｃの分散させることが考えられる。ディスチャージ用ＭＯＳトランジスタＱ１３，Ｑ１４は、このフラッシュメモリにおける残ゲートを用いて形成される。
【００５０】
しかしながら、本願発明者の検討によれば、図３に示される回路構成においては、ディスチャージ用ＭＯＳトランジスタＱ１３，Ｑ１４を導通させたにもかかわらず、このＭＯＳトランジスタＱ１３，Ｑ１４の駆動能力が十分でない場合には、データ線ＤＬ２からソース線ＳＬ２への充電電流Ｉｃを十分に分散させることができない。すなわち、フラッシュメモリの残ゲートを用いた上記ディスチャージ用ＭＯＳトランジスタＱ１３，Ｑ１４は、駆動能力不足により、データ線ＤＬ２からソース線ＳＬ２への充電電流Ｉｃを十分に分散させることができない。
【００５１】
これに対して図１に示される構成では、それぞれ互いに隣接するワード線間に分散回路３０１，３０２，３０３，…，３０ｎ−１が配置されているため、隣接ワード線間には必ずディスチャージ用ＭＯＳトランジスタが存在する。このため、充電電流の分散が可能とされ、特定のメモリセルのソース・ドレイン間に充電電流が大量に流れるのを回避することができるので、ドレインディスターブ耐性を向上させることができる。
【００５２】
図４には、図１に示される多値ＡＮＤ型フラッシュメモリにおける主要部のレイアウト構成が示され、図５には、図４に示される多値ＡＮＤ型フラッシュメモリにおけるＡ−Ａ’線切断断面が示され、図６には、図４に示される多値ＡＮＤ型フラッシュメモリにおけるＢ−Ｂ’線切断断面が示される。
【００５３】
ｐｓｕｂはｐ型半導体基板であり、このｐ型半導体基板ｐｓｕｂに、ｎ型導電体の不純物を拡散させることによりｎ型半導体領域であるｎ型ウェルＮｉＳＯを形成し、その後、ｐ型導電体の不純物を拡散させることによりｐ型半導体領域であるｐ型ウェルＤＰＷＬが形成されている。説明を簡単にするため、このようにしてｐ型半導体基板ｐｓｕｂに形成されているｎ型ウェルＮｉＳＯおよびＰ型ウェルＤＰＷＬを含めて、以後、単に半導体基板と記す。
【００５４】
１２８本のワード線ＷＬ１〜ＷＬ１２８が、所定のピッチで互いに並行と成るように形成される。上記ワード線ＷＬ１〜ＷＬ１２８と交差するようにローカルソース線ＳＬ１〜ＳＬ５、ローカルデータ線ＤＬ１〜ＤＬ５が配置される。図４において、Ｌで示される領域は、不揮発性メモリセルが形成されるアクティブ部分（素子形成領域）である。このアクティブ部分Ｌは、絶縁膜である素子分離領域ＳＧｉによって複数の領域に分離される。分離された個々のアクティブ領域に不揮発性メモリセルが形成される。上記不揮発性メモリセルＭＣ１１〜１ｎ，ＭＣ２１〜ＭＣ２ｎ及びディスチャージ用ＭＯＳトランジスタＱ１０１〜Ｑ１０ｎ−１，Ｑ２０１〜Ｑ２０ｎ−１は、上記素子分離領域が延在する方向にそれぞれ交互に形成される。
【００５５】
上記不揮発性メモリセルＭＣ１１〜１ｎ，ＭＣ２１〜ＭＣ２ｎは、それぞれ１２８本のワード線ＷＬ１〜ＷＬ１２８が形成されている。また、上記ワード線ＷＬは、例えば上記不揮発性メモリセルＭＣのコントロールゲート電極と一体に構成され、例えば多結晶シリコン膜などの導電体膜で形成されている。
【００５６】
上記ワード線ＷＬ１〜ＷＬ１２８は、所定のピッチで互いに並行と成るように形成されている。上記ワード線ＷＬ１〜ＷＬ１２８の下側には、例えば酸化シリコン膜、窒化シリコン膜の積層膜で形成された絶縁膜であるＯＮＯ絶縁膜５３を介してフローティングゲートＦＧ，ＦＬが配置される。フローティングゲートＦＧ，ＦＬは、第１フローティングゲートＦＧと、それに積層された第２フローティングゲートＦＬとを含む。また、電荷を蓄える電荷蓄積膜としての機能を有する上記フローティングゲートＦＧ，ＦＬは、例えば多結晶シリコン膜などの導電体膜で形成されている。上記第１フローティングゲートＦＧは、例えば半導体基板を熱酸化することで形成されたゲート絶縁膜５０を介して半導体基板上に形成されている。このように、不揮発性メモリセルＭＣは主に、ゲート絶縁膜５０、電荷蓄積膜ＦＧ，ＦＬ、ＯＮＯ絶縁膜５３、コントロールゲート電極（ＷＬ）、ソース領域５１およびドレイン領域５２で構成される。
【００５７】
また、ワード線ＷＬ上にはキャップ膜として絶縁膜５４が形成されている。この絶縁膜５４は、後のエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによる研磨・平坦化工程において、ワード線ＷＬへの削りこみを防止するためのエッチングストッパ膜として機能する。なお、絶縁膜５４、ワード線ＷＬ及び電荷蓄積膜ＦＧ，ＦＬの側壁には絶縁膜からなるサイドウォールスペーサ５５がワード線ＷＬの延在方向に連続して形成される。サイドウォールスペーサ５５は、例えばＣＶＤ法で堆積した絶縁膜を異方性エッチングすることにより、絶縁膜５４及びワード線ＷＬに対して自己整合的に形成される。
【００５８】
また、図４に示すように、ローカルソース線ＳＬ１〜ＳＬ５およびローカルデータ線ＤＬ１〜ＤＬ５が、上記ワード線ＷＬ１〜ＷＬ１２８と交差するように配置される。上記ローカルソース線ＳＬ１〜ＳＬ５および上記ローカルデータ線ＤＬ１〜ＤＬ５は、それぞれソース領域５１およびドレイン領域５２と一体に形成される。すなわち、ソース領域５１およびドレイン領域５２は、それぞれ半導体基板にｎ型導電体の不純物を導入することで形成されたｎ型半導体領域で構成され、それぞれ上記ワード線ＷＬ１〜ＷＬ１２８の延在方向に交差する方向に延在して形成されたローカルソース線ＳＬ１〜ＳＬ５（共通ソース領域）およびローカルデータ線ＤＬ１〜ＤＬ５（共通ドレイン領域）を構成している。このソース領域５１およびドレイン領域５２は、素子分離領域ＳＧＩが延在する方向に沿って形成され、例えばＭＣ１１・・・ＭＣ１ｎの各ワード線ＷＬ１〜ＷＬ１２８の下に延在するようにそれぞれ形成されている。このように、メモリセルＭＣ１１・・・ＭＣ１ｎのソース領域５１はメモリセルＭＣ１１・・・ＭＣ１ｎの共通ソース領域であってローカルソース線ＳＬ１で示され、メモリセルＭＣ２１・・・ＭＣ２ｎのドレイン領域５２はメモリセルＭＣ１１・・・ＭＣ１ｎの共通ドレイン領域であってローカルデータ線ＤＬ１で示されている。なお、ワード線ＷＬの延在方向に隣接して配置される不揮発性メモリセルＭＣのソース・ドレイン間は素子分離領域ＳＧＩにより電気的に分離されている。
【００５９】
また、前述したメモリセルの書き込み動作は、ソース領域５１とドレイン領域５２間に形成されるチャネル領域を流れる電子のうち、ドレイン領域５２近傍で発生するホットエレクトロンを、ゲート絶縁膜５０を介して第１フローティングゲートＦＧに注入することにより行われている。
【００６０】
さらに、前述したメモリセルの消去動作は、図７に示されるようにワード線ＷＬ３に負電位を与え、基板に接地電位を与えることによってＦＧに蓄積された電子を半導体基板へ引き抜くことによって行われている。
【００６１】
そして、互いに隣接する上記ワード線ＷＬ１〜ＷＬ１２８間には、上記不揮発性メモリセルへのデータ書き込みの際に導通されることによって上記ローカルデータ線ＤＬと上記ローカルソース線ＳＬとを短絡可能な複数のディスチャージ用ＭＯＳトランジスタＱ１０１・・・Ｑ１０ｎ及びＱ２０１・・・Ｑ２０ｎのゲート電極（アッパーゲート）ＵＧが形成される。このディスチャージ用ＭＯＳトランジスタのゲート電極ＵＧは、図５及び図６に示されるように、各ワード線ＷＬ１〜ＷＬ１２８間にサイドウォール５５を介して導体膜が埋め込まれ、且つ、メモリセル形成領域上全体に形成するプレート構造とされる。図４においては図を見易くするため及び説明の便宜上、このプレート構造が省略され、各ワード線ＷＬ１〜ＷＬ１２８間にサイドウォール５５を介して形成された導体膜ＵＧのみを示している。また、各ワード線ＷＬ１〜ＷＬ１２８間にサイドウォール５５を介して埋め込まれたＵＧと半導体基板の間にはディスチャージ用ＭＯＳトランジスタのゲート絶縁膜となる絶縁膜５６が形成されている。共通ソース領域５１および共通ドレイン領域５２がそれぞれソース領域およびドレイン領域を構成し、ソース領域およびドレイン領域間の基板上にゲート絶縁膜５６を介して形成された導体膜ＵＧがゲート電極を構成することでディスチャージ用ＭＯＳトランジスタが構成される。
【００６２】
すなわち、半導体基板に形成された素子分離領域ＳＧＩ、共通ソース領域５１および共通ドレイン領域５２の延在する方向に、メモリセルとディスチャージ用ＭＯＳトランジスタが交互に形成されている。
【００６３】
また、導体膜ＵＧが、ワード線ＷＬ１〜ＷＬ１２８のサイドウォール５５間に、サイドウォール５５に対して自己整合的に埋め込まれて形成される。これにより、マスク合わせを必要とせずにワード線ＷＬ間にディスチャージ用ＭＯＳトランジスタを形成することができ、ドレインディスターブ耐性の向上とメモリセルアレイの面積低減とを図ることができる。
【００６４】
尚、メモリセルＭＣ１１・・・ＭＣ１ｎおよびＭＣ２１・・・ＭＣ２ｎの周辺にはワード線ＷＬ１〜ＷＬ１２８を挟むようにダミーゲート４１，４２が設けられる。このダミーゲート４１，４２は、ダミーセルに結合されたワード線と考えることができる。従って、このダミーゲート４１，４２とそれに隣接するワード線ＷＬ１，ＷＬ１２８との間にもディスチャージ用ＭＯＳトランジスタを形成するためのゲート電極（アッパーゲートＵＧ）が形成されている。
【００６５】
また、図５におけるＳＷ１，ＳＷ２は、図１におけるＭＯＳトランジスタＱ１１（又はＱ２１）、Ｑ１２（又はＱ２２）に相当する。
【００６６】
上記の例によれば、以下の作用効果を得ることができる。
【００６７】
（１）全てのディスチャージ用ＭＯＳトランジスタのゲート電極にＶＵＧ＝１８Ｖが供給されることによって、当該ディスチャージ用ＭＯＳトランジスタが導通されると、ローカルデータ線ＤＬ１，ＤＬ２と、ローカルソース線ＳＬ１，ＳＬ２とが短絡されるため、書き込み電圧（０Ｖ）から書き込み阻止電圧（５．８Ｖ）に切り換える際のメモリセルにおけるソース・ドレイン間の充電電流を、ディスチャージ用ＭＯＳトランジスタを介して分散させることができるため、特定の不揮発性メモリセルのソース・ドレイン間に上記充電電流が大量に流れるのを回避することができる。そのような充電電流の低減により、特定メモリセルでのフローティングゲートへのホットエレクトロン注入が回避されるため、ドレインディスターブ耐性の向上を図ることができる。それにより書き込み・消去に関する信頼度の向上を図ることができる。
【００６８】
（２）ディスチャージ用ＭＯＳトランジスタのゲート電極に供給される電圧の適正化を図ることにより、高電圧が供給される選択ワード線と非選択ワード線との間の大きな電位差（１０Ｖ以上）による容量接続の影響を抑制することができるため、ワード選択時において、選択ワード線が、所定の設定電圧レベルに到達するまでの時間を短縮することができ、それによって、メモリセルへのデータ書き込みの高速化を図ることができる。
【００６９】
（３）隣接ワード線間の空きスペースを利用してアッパーゲートＵＧを形成することができるので、メモリセルが形成される領域以外の領域に、新たにディスチャージ用ＭＯＳトランジスタを形成する必要が無く、メモリセルアレイ部の面積増大を抑えることができる。また、ディスチャージ用ＭＯＳトランジスタのゲート電極である導体膜ＵＧが、ワード線ＷＬ１〜ＷＬ１２８のサイドウォール５５間に、サイドウォール５５に対して自己整合的に埋め込まれて形成されるので、ドレインディスターブ耐性の向上とメモリセルアレイの面積低減とを図ることができる。
【００７０】
次に、アッパーゲートＵＧの別の構成例について説明する。
【００７１】
この構成例においては、ディスチャージ用ＭＯＳトランジスタのゲート電極はライン状に形成する必要はなく、例えば断続的に形成することができる。図１０にはこの場合の構成例が平面図で示される。この場合のアッパーゲートＵＧは、それを形成すべき位置に形成されたホールに、導電体ＵＧを充填することで形成される。なお、ホールは、ワード線ＷＬ間の基板及び共通ソース・ドレイン領域上に形成されたホール内に形成され、例えば窒化シリコン膜からなるサイドウォール５５に対して自己整合的に形成され、ホールにアッパーゲートＵＧである導電体ＵＧが埋め込まれる。すなわち、アッパーゲートＵＧは、ワード線ＷＬの延在する方向に、各メモリセルが形成されているアクティブ領域を分離する素子分離領域ＳＧＩ上を通過して形成されていたが、これをアクティブ領域上のみに形成したものである。また、図１０に示されるＡ−Ａ’およびＢ−Ｂ’線切断断面は、図５および図６に示す断面図と同様となる。
【００７２】
また、全てのアッパーゲートＵＧは、メモリセル形成領域全体を覆うように形成されるプレートに結合される。ただし、図１０においては説明の便宜上、このプレートが省略されている。
【００７３】
アッパーゲートＵＧの機能は、ドレインディスターブ耐性の向上と書き込みの高速化にあるが、後者のみを目的とした使い方もできる。その場合には、アッパーゲートＵＧに供給される電圧は、容量シールドのみに効果があれば良いから、比較的低めで良い。以下、アッパーゲートＵＧへの印加電圧のシミュレーション結果について説明する。
【００７４】
図１２に示されるように、隣接ワード線間の距離をＬｓｐとしたとき、このＬｓｐが無限大の理想状態に対して、Ｌｐｓが狭くなると、隣接ワード線間の容量干渉により、書き込み遅延によるしきい値Ｖｔｈ劣化が増大する。図１３にはこの関係が示される。すなわち、隣接ワード線間の距離Ｌｓｐが狭くなるほど、理想しきい値Ｖｔｈからの差分（Ｖ）が大きくなる。
【００７５】
これに対して、アッパーゲートＵＧを設け、このアッパーゲートＵＧに電圧を印加した場合には図１５に示されるように特性が変化する。尚、Ｔｏｘは、アッパーゲートとそれに隣接するワード線間の絶縁膜厚である。絶縁膜厚Ｔｏｘが厚くなるほど、理想しきい値Ｖｔｈに近づく。ここで、隣接ワード線間の距離がＬｓｐμｍ、アッパーゲートとそれに隣接するワード線間の絶縁膜厚Ｔｏｘを３０ｎｍに設定すると、アッパーゲートＵＧに８Ｖを印加した状態で、しきい値劣化量１Ｖを実現することができる。
【００７６】
書き込みの高速化のみを目的としてアッパーゲートＵＧを使用する場合、図９に示されるような電圧供給を行うことができる。基本的には、図７に示される場合と同様であるが、書き込み時のアッパーゲートＵＧの電圧ＶＵＧ＝８Ｖとされ、読み出し時（書き込みベリファイ時）のアッパーゲートＵＧの電圧ＶＵＧ＝８Ｖとすることができる。つまり、書き込み後の読み出し時にアッパーゲートＵＧの電圧ＶＵＧをいちいち０Ｖ（Ｖｓｓレベル）にまで下げる必要がないから書き込み高速化に有利とされる。
【００７７】
（実施の形態２）
実施の形態１においては、アッパーゲートＵＧが例えば図５に示されるようにメモリセル形成領域全体を覆うように形成されるプレート構造とされたが、アッパーゲートＵＧの寄生容量を低減にするには、図１１に示されるように、各ワード線ＷＬ間を埋め込むようにアッパーゲートＵＧを堆積した後に、エッチバック又はＣＭＰ研磨で上記プレート部分を取り除くことによって、アッパーゲートＵＧをワード線間にのみ形成するようにすると良い。このとき、ワード線ＷＬ上に形成されたキャップ絶縁膜５４がエッチングストッパ膜として機能するので、アッパーゲートＵＧは各ワード線ＷＬ間に埋め込まれた部分残すことができる。
【００７８】
また、アッパーゲートＵＧの引き出しは、メモリマット端で所定の配線層に結合することで可能とされる。
【００７９】
尚、エッチバック又はＣＭＰ研磨で上記プレート部分が取り除かれた部分には後の工程で絶縁膜１１１が形成されている。
【００８０】
このように、本実施の形態においては、メモリセル形成領域上全体にアッパーゲートＵＧが形成されたプレート構造を、エッチバック又はＣＭＰ法によって除去しているので、アッパーゲートＵＧは各ワード線ＷＬ間にのみ埋め込まれている。その結果、アッパーゲートＵＧの寄生容量を低減できるので、各ワード線ＷＬ間の容量結合によるカップリング比の上昇を防止することが可能となる。
【００８１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である多値ＡＮＤ型フラッシュメモリに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種不揮発性記憶装置に広く適用することができる。
【００８３】
また、実施の形態１および２においては、電荷を蓄積する電荷蓄積膜であるフローティングゲートＦＧ，ＦＬに例えば多結晶シリコン膜を用いているが、これに限られるものではなく、例えば離散的電荷トラップ手段で構成してもよい。離散的電荷トラップ手段は、例えば離散的電荷トラップ絶縁膜である窒化シリコン膜又は数ｎｍの径を有するシリコン球からなるＳｉナノドットで形成される。連続した導電膜である多結晶シリコン膜に電荷蓄積を行う場合と比較すると、離散的電荷トラップ手段の電子トラップが非連続で離散的であるため、ゲート膜５０の一部にピンホール等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失されることがなく、ゲート絶縁膜５０の欠陥に起因した電荷リークに対する耐性を向上することができ、素子特性を向上できる。
【００８４】
本発明は、少なくとも不揮発性メモリセルを含むことを条件に適用することができる。
【００８５】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８６】
すなわち、データ線の電圧レベルを、書き込みのための第１電圧から書き込み阻止のための第２電圧に切り換える際に不揮発性メモリセルを介してデータ線からソース線に流れる電流は、隣接ワード線間にそれぞれ形成されたトランジスタが導通されることによって分散され、それによって特定の不揮発性メモリセルのソース・ドレイン間に充電電流が大量に流れるのを回避することができるので、ドレインディスターブ耐性の向上を図ることができる。
【００８７】
また、上記隣接ワード線間のトランジスタのゲート電極の電圧制御を行うことで、書込み時の隣接ワード線の容量結合による影響を低減することができ、ワード線選択時の設定電圧到達までの時間を短縮することができるので、データ書き込みの高速化を図ることができる。
【００８８】
ディスチャージ用ＭＯＳトランジスタのゲート電極ＵＧを、ワード線ＷＬ間に、サイドウォール５５に対して自己整合的に形成するので、ドレインディスターブ耐性の向上とメモリセルアレイの面積低減とを図ることができる。
【００８９】
また、各ワード線ＷＬ上に形成されたプレート構造を除去することで、アッパーゲートＵＧを各ワード線ＷＬ間のみに形成することができるので、アッパーゲートＵＧの寄生容量を低減することができる。
【００９０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００９１】
すなわち、フラッシュメモリのドレインディスターブ耐性を向上できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例である多値ＡＮＤ型フラッシュメモリにおける主要部の構成例回路図である。
【図２】多値ＡＮＤ型フラッシュメモリにおける主要部の基本的な構成例回路図である。
【図３】図１に示される回路の比較対象とされる回路の構成例回路図である。
【図４】図１に示される多値ＡＮＤ型フラッシュメモリにおける主要部のレイアウト説明図である。
【図５】図４に示される多値ＡＮＤ型フラッシュメモリにおけるＡ−Ａ’線切断断面図である。
【図６】図４に示される多値ＡＮＤ型フラッシュメモリにおけるＢ−Ｂ’線切断断面図である。
【図７】図１に示される多値ＡＮＤ型フラッシュメモリの動作時における主要部の印加電圧説明図である。
【図８】図１に示される多値ＡＮＤ型フラッシュメモリにおけるデータ書き込み時の動作タイミング図である。
【図９】図１に示される多値ＡＮＤ型フラッシュメモリの動作時における主要部の別の印加電圧説明図である。
【図１０】図１に示される多値ＡＮＤ型フラッシュメモリの別の構成例を示すレイアウト説明図である。
【図１１】図１に示される多値ＡＮＤ型フラッシュメモリの別の構成例を示す断面図である。
【図１２】多値ＡＮＤ型フラッシュメモリにおけるアッパーゲートへの印加電圧のシミュレーション結果を説明するための主要部の断面図である。
【図１３】多値ＡＮＤ型フラッシュメモリにおけるアッパーゲートへの印加電圧のシミュレーション結果を説明するための特性図である。
【図１４】多値ＡＮＤ型フラッシュメモリにおけるアッパーゲートへの印加電圧のシミュレーション結果を説明するための主要部の断面図である。
【図１５】多値ＡＮＤ型フラッシュメモリにおけるアッパーゲートへの印加電圧のシミュレーション結果を説明するための特性図である。
【符号の説明】
１０　ワードドライバ
３０１，３０２，３０３，３０ｎ−１　分散回路
ＭＣ１１〜１ｎ，ＭＣ２１〜ＭＣ２ｎ　不揮発性メモリセル
Ｑ１０１〜Ｑ１０ｎ−１，Ｑ２０１〜Ｑ２０ｎ−１　ディスチャージ用ＭＯＳトランジスタ
ＵＧ　アッパーゲート
ＦＧ　第１フローティングゲート
ＦＬ　第２フローティングゲート
ＷＬ１〜ＷＬ１２８　ワード線
ＤＬ１〜ＤＬ５　ローカルデータ線
ＳＬ１〜ＳＬ５　ローカルソース線
４１、４２　ダミーゲート電極
５０　ゲート絶縁膜
５１　ソース領域
５２　ドレイン領域
５３　ＯＮＯ絶縁膜
５４　キャップ絶縁膜
５５　サイドウォール
５６　ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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