(57)【要約】【課題】相互変調歪特性を改善した内部整合型トランジスタを提供する。【解決手段】半導体素子と内部整合用回路とを備えた内部整合型トランジスタ１であって、異なる２周波数の信号の差周波数をショートするための共振回路４を内部回路として備える。これにより、内部整合型トランジスタ１の内部で相互変調歪特性を改善することができる。従って、半導体装置の外部に共振回路を接続して調整を行うなどの煩雑な作業が不要となり、相互変調歪特性が改善された内部整合型トランジスタ１を単体の部品として提供することが可能となる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体素子と内部整合用回路とを備えた半導体装置であって、
２つの異なる周波数の信号の差周波数をショートするための共振回路を内部回路として備えたことを特徴とする半導体装置。
【請求項２】
前記共振回路は、前記信号の一方の１／４波長に相当する線路長の分布定数線路と、キャパシタとを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記共振回路は、基本波に対して無限大のインピーダンスを有するインダクタと、キャパシタとを含むことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に内部整合用回路を備えた半導体装置に適用して好適である。
【０００２】
【従来の技術】
図１１は、高調波処理用の回路を有する従来の内部整合型トランジスタ１０１とその周辺を示す模式図である。図１１に示すように、内部整合型トランジスタ１０１は集中常数回路１０２、ＦＥＴ１０３、などの回路を内部回路として備えている。
【０００３】
このような内部整合型トランジスタ１０１においては、信号の純度を高めるため、相互変調歪（ＩＭＤ　：　Ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ　Ｄｉｓｔｏｒｔｉｏｎ）を改善する必要が生じる。相互変調歪とは、複数の信号が内部整合型トランジスタ１０１に入力したときに、高次の非線形特性により相互に変調し合い、同じような帯域に混合された信号が現れることをいい、例えば３次の非線形性によるものを３次混変調歪特性（ＩＭ３）、５次の非線形性によるものを５次混変調歪特性（ＩＭ５）と呼んでいる。
【０００４】
このため、図１１に示すように、内部整合型トランジスタ１０１には、その外部に相互変調歪特性改善回路１０４が接続される。相互変調歪特性改善回路１０４は、基本波ｆ０の１／４λ線路長の分布定数線路１０５と、インピーダンスがショート（０．１Ω以下）のキャパシタ１０６とから構成され、２つのＲＦ周波数の差周波数Δｆをショートするものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、内部整合型トランジスタ１０１の外部に相互変調歪特性改善回路１０４を単に接続するのみでは、相互変調歪特性を十分に改善することができず、所望の機能を得ることはできない。このため、内部整合型トランジスタ１０１と相互変調歪特性改善回路１０４を互いに調整して、所望の機能を発揮させる必要が生じる。従って、装置を使用するユーザ側で、内部整合型トランジスタ１０１と相互変調歪特性改善回路１０４を接続し、更に調整を行うという煩雑な作業が発生していた。
【０００６】
また、内部整合型トランジスタ１０１の外部に相互変調歪特性改善回路１０４を接続することで、装置全体としての構成が大型化するという問題が生じていた。更に、内部整合型トランジスタ１０１と相互変調歪特性改善回路１０４を個別に製造し、品質管理する必要があるため、製造工程、管理工程が煩雑となり、製造コスト増大の要因となっていた。
【０００７】
この発明は上述のような問題を解決するために成されたもので、相互変調歪特性を改善した内部整合型トランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明の半導体装置は、半導体素子と内部整合用回路とを備えた半導体装置であって、２つの異なる周波数の信号の差周波数をショートするための共振回路を内部回路として備えたものである。
【０００９】
また、前記共振回路は、前記２信号の一方の１／４波長に相当する線路長の分布定数線路と、キャパシタとを含むものである。
【００１０】
また、前記共振回路は、基本波に対して無限大のインピーダンスを有するインダクタと、キャパシタとを含むものである。
【００１１】
【発明の実施の形態】
以下、この発明のいくつかの実施の形態について図面に基づいて詳細に説明する。なお、以下の実施の形態によりこの発明が限定されるものではない。また、以下の各実施の形態において、共通する構成要素については同一の符号を付して説明を一部省略する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１にかかる半導体装置を示す模式図である。図１に示す半導体装置は、高調波処理用の回路を有する内部整合型トランジスタ１であり、その内部に集中常数回路２、ＦＥＴ３、などの内部回路を備えている。
【００１３】
図１に示すように、集中常数回路２とＦＥＴ３の間には、相互変調歪特性を改善するため、相互変調歪特性改善回路４が設けられている。相互歪特性改善回路４は２波のＲＦ周波数の差周波数Δｆに対しての共振回路であって、基本波ｆ０の波長（λ）に対して１／４λに相当する線路長の分布定数線路（マイクロストリップライン）４ａと、インピーダンスがショートのキャパシタ４ｂとから構成されている。
【００１４】
図２は、内部整合型トランジスタ１の他の態様を示す模式図である。図２において、相互変調歪特性改善回路５以外の構成は図１と同様である。相互変調歪特性改善回路５もΔｆに対しての共振回路であって、基本波ｆ０に対して無限大のインピーダンスを持つインダクタ５ａと、キャパシタ５ｂとから構成されている。
【００１５】
このように、２波入力の場合に２つの周波数の差周波数（Δｆ）をショート（相殺）することで、主として３次混変調歪特性（ＩＭ３）を改善することができ、相互変調歪特性を改善することができる。また、３次混変調歪特性（ＩＭ３）を改善することで、結果として５次混変調歪特性（ＩＭ５）も改善することが可能となる。共振回路に用いるインダクタ及びキャパシタは下式によって導出することができる。
Ｆ（Ｈｚ）＝１／（２π√（ＬＣ））
ここで、共振回路で用いるＬは、基本波ｆ０に対して無限大のインピーダンスとなることが必要である。
【００１６】
なお、図１及び図２においては、集中常数回路２とＦＥＴ３の間に相互変調歪特性改善回路４，５を接続しているが、接続箇所はこれに限定されるものではなく、外部端子の近傍など他の部位に接続しても所望の効果を得ることができる。
【００１７】
実施の形態１によれば、内部整合トランジスタ１の内部に相互変調歪特性改善回路４，５を設けたため、相互変調歪特性を改善した内部整合型トランジスタ１を単体の部品として構成できる。従って、内部整合型トランジスタと相互変調歪特性改善回路を接続して調整する必要がなくなり、ユーザ側は既に相互変調歪特性が改善された内部整合型トランジスタ１を購入することができる。更に、内部整合型トランジスタに相互変調歪特性改善回路を接続するという煩雑な作業を不要とすることができる。
【００１８】
また、内部整合型トランジスタ１と相互変調歪特性改善回路４，５を一体化したことにより、装置全体の小型化を達成することができる。更に、内部整合型トランジスタと相互変調歪特性改善回路を一括して製造し、品質管理することができるため、製造工程を簡略化することができ、製造コストを低減することができる。
【００１９】
実施の形態２．
図３はこの発明の実施の形態２にかかる内部整合型トランジスタ１を示す模式図である。以下の各実施の形態は、図１及び図２に示した回路構成を内部整合型トランジスタ１のパッケージに具体的に実現したものである。
【００２０】
図３に示す内部整合型トランジスタ１では、集中常数回路２などの内部整合用回路が設けられた内部回路基板（ＭＩＣ基板）６と、ＦＥＴ３とがワイヤによって電気的に接続されている。内部回路基板６には、基本波ｆ０の波長（λ）の１／４λに相当する線路長の分布定数線路４ａと、キャパシタ４ｂが設けられている。そして、キャパシタ４ｂと内部整合型トランジスタ１のパッケージ７（ＧＮＤ）をワイヤ８で接続することにより、キャパシタ４ｂでΔｆをショートしている。
【００２１】
このように、内部回路基板６に分布定数線路４ａを挿入し、内部回路基板６上にキャパシタ４ｂを配置することで、図１に示す回路構成を実現することができる。
【００２２】
実施の形態２によれば、内部回路基板６に分布定数線路４ａとキャパシタ４ｂを設けることで、内部回路と分布定数線路４ａ及びキャパシタ４ｂを１つの基板上に設けることができる。従って、内部回路基板６上のスペースを有効に活用して、内部整合用回路と共振回路を一体化することができ、パッケージ７の小型化を達成できる。
【００２３】
実施の形態３．
図４はこの発明の実施の形態３を示す模式図であって、内部整合型トランジスタ１に用いる内部回路基板９の構成を示す図である。実施の形態３の内部整合型トランジスタ１は、多層の内部回路基板（多層ＭＩＣ基板）９を用い、内部回路基板９内に共振回路を設けたものである。
【００２４】
内部回路基板９は複数の回路基板９ａ〜９ｃから構成された積層基板である。ここで、図４では、説明のため各回路基板９ａ〜９ｃを離間させて示している。回路基板９ａには集中常数回路２などの内部整合回路が設けられている。また、図４に示すように、回路基板９ｂには分布定数線路４ａが設けられている。そして、回路基板９ｃにはキャパシタ４ｂとして機能するキャパシタ層が設けられている。回路基板９ａと回路基板９ｂはスルーホール１０ａによって電気的に接続されており、回路基板９ｂと回路基板９ｃはスルーホール１０ｂによって電気的に接続されている。
【００２５】
このように、多層の内部回路基板９を用いることで、内部回路基板９に分布定数線路４ａ、キャパシタ４ｂを設けることができ、図１に示す回路構成を実現することができる。
【００２６】
実施の形態３によれば、多層の内部回路基板９を用いることによって、内部整合回路、分布定数線路４ａ及びキャパシタ４ｂを内部回路基板９内にまとめて配置することが可能となる。従って、内部回路基板９上のスペースを有効に活用して、内部整合トランジスタ１内に共振回路を設けることができ、パッケージ７の小型化を達成できる。
【００２７】
実施の形態４．
図５はこの発明の実施の形態４を示す模式図であって、内部整合型トランジスタ１に用いる内部回路基板１１の構成を示す図である。実施の形態４の内部整合型トランジスタ１は、実施の形態３と同様に多層の内部回路基板（多層ＭＩＣ基板）１１を用い、無限大のインピーダンスを有するインダクタ５ａを共振回路に用いたものである。
【００２８】
内部回路基板１１は回路基板１１ａ，１１ｂから構成された積層基板である。図５においても、図４と同様に各回路基板１１ａ，１１ｂを離間させて示している。回路基板１１ａには集中常数回路２などの内部整合回路が設けられている。また、回路基板１１ａ上にはインダクタ５ａが設けられており、内部整合回路とインダクタ５ａは電気的に接続されている。
【００２９】
図５に示すように、回路基板１１ｂにはキャパシタ５ｂとして機能するキャパシタ層が設けられている。そして、回路基板１１ａと回路基板１１ｂはスルーホール１２によって電気的に接続されている。
【００３０】
このように、多層の内部回路基板１１を用いることで、内部回路基板１１にインダクタ５ａ、キャパシタ５ｂを設けることができ、図２に示す回路構成を実現することができる。
【００３１】
実施の形態４によれば、多層の内部回路基板１１を用いることによって、内部整合回路、インダクタ５ａ及びキャパシタ５ｂを内部回路基板１１にまとめて配置することが可能となり、パッケージ７の小型化を達成できる。
【００３２】
実施の形態５．
図６は、この発明の実施の形態５を示す模式図である。ここで、図６（ａ）は内部整合型トランジスタ１の平面図、図６（ｂ）は側断面図である。実施の形態５は、パッケージ７のキャップ（蓋）７ｃにキャパシタ５ｂを設けたものである。
【００３３】
図６（ａ）及び図６（ｂ）に示すように、内部整合型トランジスタ１のパッケージ７は、ベース７ａ、フレーム７ｂ、キャップ７ｃから構成されている。この構成において、ベース７ａ上には枠状のフレーム７ｂが載置され、フレーム７ｂ上にキャップ７ｃが被せられている。そして、ベース７ａとキャップ７ｃの間に所定の空間が形成されている。
【００３４】
パッケージ７内にはＦＥＴ３、内部回路基板１５ａ，１５ｂが配置されており、ＦＥＴ３と内部回路基板１５ａ、ＦＥＴ３と内部回路基板１５ｂは、それぞれワイヤ８によって電気的に接続されている。
【００３５】
内部回路基板１５ａ上にはインダクタ５ａが配置されている。また、パッケージ７のキャップ７ｃにはキャパシタ５ｂが設けられている。キャパシタ５ｂは、誘電体１７、電極１８及びグランド電極１９から構成されている。そして、内部回路基板１５ａと電極１８とはコンタクト線２０によって電気的に接続されている。また、グランド電極１９は所定の配線パターン、スルーホールによってベース７ａ上のグランド配線に接続されている。
【００３６】
図６（ａ）に示すように、フレーム７ｂの所定箇所にはセラミック１３ｂが挿入され、セラミック１３ｂ上に導電パターン１３ｃが形成されている。導電パターン１３ｃ上にはリード端子１３ａが固着されており、導電パターン１３ｃとリード端子１３ａは電気的に接続されている。そして、内部回路基板１５ａ，１５ｂとセラミック１３ｂは、ワイヤ８によって電気的に接続されている。
【００３７】
このように、内部回路基板１５ａ上にインダクタ５ａを配置し、キャップ７ｃにキャパシタ５ｂを配置することで、図２に示す回路構成を実現することができる。
【００３８】
実施の形態５によれば、パッケージ７のキャップ７ｃにキャパシタ５ｂを設けたため、パッケージ７内の上方向のスペースを有効に活用してキャパシタ５ｂを配置することが可能となり、パッケージ７の小型化を達成できる。
【００３９】
実施の形態６．
図７はこの発明の実施の形態６を示す模式図であって、リード端子１３ａの近傍を示す平面図である。
【００４０】
実施の形態５と同様に、フレーム７ｂの所定箇所にはセラミック１３ｂが挿入され、セラミック１３ｂ上の導電パターン１３ｃ上にリード端子１３ａが固着されている。実施の形態６では、セラミック１３ｂ上に、導電パターン１３ｃと同様のパターンから成るグランド端子１４を設けている。グランド端子１４は、ベース７ａ上のグランド配線と接続される。そして、導電パターン１３ｃとグランド端子１４の間に、インダクタ５ａ及びキャパシタ５ｂを配置している。リード端子１３とインダクタ５ａ、インダクタ５ａとキャパシタ５ｂ、キャパシタ５ｂとグランド端子１４、はそれぞれ電気的に接続されている。
【００４１】
このように、セラミック１３ｂにグランド端子１４を設け、リード端子１３ａとグランド端子１４の間にインダクタ５ａ及びキャパシタ５ｂを配置することで、図２に示す回路構成を実現することができる。なお、リード端子１３ａの両側にインダクタ５ａ、キャパシタ５ｂ及びグランド端子１４を対称配置したが、片側のみに配置しても良い。
【００４２】
実施の形態６によれば、リード端子１３ａが固着されたセラミック１３ｂにインダクタ５ａ、キャパシタ５ｂを装着したため、パッケージ７内部のスペースを用いることなく、内部整合型トランジスタ１にインダクタ５ａ及びキャパシタ５ｂを配置できる。これにより、パッケージ７の小型化を達成することが可能となる。
【００４３】
実施の形態７．
図８は、この発明の実施の形態７を示す模式図である。ここで、図８（ａ）は内部整合型トランジスタ１の平面図、図８（ｂ）は側断面図である。実施の形態７は、パッケージ７のキャップ７ｃにキャパシタ５ｂを設け、リード端子１３ａのフィードスルー部にインダクタ５ａを配置したものである。
【００４４】
実施の形態５，６と同様に、リード端子１３ａは導電パターン１３ｃ上に固着されており、導電パターン１３ｃによってパッケージ７内部へのフィードスルー部が構成されている。実施の形態７では、フィードスルー部の導電パターン１３ｃ上にインダクタ５ａを固着して、リード端子１３ａとインダクタ５ａを電気的に接続している。そして、キャップ７ｃに設けたスルーホール２１を介して、キャパシタ５ｂの電極１８とインダクタ５ａとを電気的に接続している。また、キャップ７ｃに設けたスルーホール２２を介して、キャパシタ５ｂのグランド電極１９とベース７ａ上のグランド配線とを電気的に接続している。
【００４５】
また、図８（ｂ）に示すように、パッケージ７内にはＦＥＴ３、内部回路基板１５が配置されている。導電パターン１３ｃにはワイヤ８が接続されており、リード端子１３と内部回路基板１５はワイヤ８を介して電気的に接続されている。また、ＦＥＴ３と内部回路基板１５もワイヤ８によって電気的に接続されている。
【００４６】
このように、リード端子１３ａのフィードスルー部にインダクタ５ａを配置し、スルーホール２１によってインダクタ５ａとキャパシタ５ｂを接続することで、図２に示す回路構成を実現することができる。
【００４７】
実施の形態７によれば、パッケージ７のキャップ部７ｃにキャパシタ５ｂを設けたため、パッケージ７の上方向のスペースを有効に活用してキャパシタ５ｂを配置することが可能となる。また、フィードスルー部の近傍にインダクタ５ａを配置したことにより、パッケージ７内のスペース占有を最小限に抑えた状態でインダクタ５ａを配置することができる。これにより、パッケージ７の小型化を達成することが可能となる。
【００４８】
実施の形態８．
図９は、この発明の実施の形態８を示す模式図であって、内部整合型トランジスタ１のパッケージ７の断面を示す概略断面図である。実施の形態８はパッケージ７の側壁部にキャパシタ５ｂを設けたものである。なお、図６（ｂ）及び図８（ｂ）では、２つのリード端子１３ａの長手方向に沿った断面を示したが、図９では、リード端子１３ａの長手方向と直交方向の断面を示している。
【００４９】
図９に示すように、パッケージ７の側壁部にキャパシタ５ｂが構成されている。実施の形態５と同様に、キャパシタ５ｂは、誘電体１７、電極１８及びグランド電極１９から構成されており、電極１８がパッケージ７の内側に、グランド電極１９がパッケージ７の外側に位置するように配置されている。
【００５０】
実施の形態５，６，７と同様に、パッケージ７のベース７ａ上にはリード端子１３ａが固着されたセラミック１３ｂが設けられている。また、パッケージ７内にはインダクタ５ｂを備えた内部回路基板１５が配置されている。インダクタ５ａと電極１８はワイヤ８によって電気的に接続されている。また、グランド電極１９とベース７ａ上のグランド配線、リード端子１３ａと内部回路基板１５、はそれぞれ電気的に接続されている。
【００５１】
このように、パッケージ７の側壁部にキャパシタ５ｂを設け、内部回路基板１５上のインダクタ５ａと接続することによって、図２に示す回路構成を実現することができる。
【００５２】
実施の形態８によれば、パッケージ７の側壁とキャパシタ５ｂを一体化したことにより、パッケージ７内のスペース占有を最小限に抑えた状態でキャパシタ５ｂを配置することができる。これにより、パッケージ７の小型化を達成することができる。
【００５３】
実施の形態９．
図１０は、この発明の実施の形態９を示す模式図であって、内部整合型トランジスタ１のパッケージ７の断面を示す概略断面図である。図１０においても、図９と同様にリード端子１３ａの長手方向と直交方向の断面を示す。実施の形態９は、パッケージ７のキャップ７ｃにキャパシタ４ｂを設け、パッケージ７の側壁部に分布定数線路４ａを設けたものである。
【００５４】
図１０に示すように、パッケージ７のキャップ７ｃにキャパシタ４ｂが構成されている。キャパシタ４ｂは、誘電体１７及びグランド電極１９から構成されており、グランド電極１９がパッケージ７の外側となるように配置されている。
【００５５】
実施の形態８と同様に、パッケージ７のベース７ａ上にはリード端子１３ａが固着されたセラミック１３ｂが設けられ、セラミック１３ｂの両側に内部回路基板１５が配置されている。リード端子１３ａと内部回路基板１５は電気的に接続されている。
【００５６】
パッケージ７の側壁部には分布定数線路４ａが配置されている。分布定数線路４ａと内部回路基板１５の一方は、ワイヤ８によって電気的に接続されている。また、分布定数線路４ａ上にキャパシタ４ｂの誘電体１７を直接接触させることにより、分布定数線路４ａとキャパシタ４ｂが電気的に接続されている。また、グランド電極１９は、ベース７ａ上のグランド配線と電気的に接続されている。
【００５７】
このように、パッケージ７の側壁部に分布定数線路４ａを設けてキャパシタ４ｂと接続し、また、分布定数線路４ａと内部回路基板１５をワイヤ８で接続することによって、図１に示す回路構成を実現することができる。
【００５８】
実施の形態９によれば、パッケージ７の側壁と分布定数線路４ａを一体化したことにより、パッケージ７内のスペース占有を最小限に抑えた状態で分布定数線路４ａを配置することができる。これにより、パッケージ７の小型化を達成することができる。
【００５９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００６０】
差周波数をショートするための共振回路を内部回路に設けたため、半導体装置の内部で相互変調歪特性を改善することができる。従って、半導体装置の外部に共振回路を接続して調整を行うなどの煩雑な作業が不要となり、相互変調歪特性が改善された半導体装置を単体の部品として提供することが可能となる。
【００６１】
２つの信号の一方の１／４波長に相当する線路長の分布定数線路と、キャパシタとを用いて共振回路を構成することで、相互変調歪特性を確実に改善することができる。
【００６２】
基本波に対して無限大のインピーダンスを有するインダクタと、キャパシタとを用いて共振回路を構成することで、相互変調歪特性を確実に改善することができる。
【図面の簡単な説明】
【図１】実施の形態１にかかる半導体装置を示す模式図である。
【図２】実施の形態１にかかる半導体装置の他の態様を示す模式図である。
【図３】実施の形態２にかかる内部整合型トランジスタを示す模式図である。
【図４】実施の形態３にかかる内部回路基板の構成を示す模式図である。
【図５】実施の形態４にかかる内部回路基板の構成を示す模式図である。
【図６】実施の形態５にかかる内部整合型トランジスタを示す模式図である。
【図７】実施の形態６にかかる内部整合型トランジスタの主要部を示す概略断面図である。
【図８】実施の形態７にかかる内部整合型トランジスタを示す模式図である。
【図９】実施の形態８にかかる内部整合型トランジスタを示す概略断面図である。
【図１０】実施の形態９にかかる内部整合型トランジスタを示す概略断面図である。
【図１１】従来の内部整合型トランジスタを示す模式図である。
【符号の説明】
１　内部整合型トランジスタ、　２　集中常数回路、　３　ＦＥＴ、　４，５相互変調歪特性改善回路、　４ａ　分布定数線路、　４ｂ，５ｂ　キャパシタ、　５ａ　インダクタ、　６，９，１１，１５，１５ａ，１５ｂ　内部回路基板（ＭＩＣ基板）、　７　パッケージ、　７ａ　ベース、　７ｂ　フレーム、　７ｃ　キャップ、　８　ワイヤ、　９ａ，９ｂ，９ｃ，１１ａ，１１ｂ　回路基板、　１０ａ，１０ｂ，１２，２１，２２　スルーホール、　１３　リード端子、１３ａ　リード線、　１４　グランド端子、　１７　誘電体、　１８　電極、
１９　グランド電極、　２０　コンタクト線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004127999.tif 000008
【図７】
2004127999.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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