(57)【要約】【課題】マイクロコントローラを内蔵した半導体集積回路では、内蔵するプログラムの評価やデバッグを容易にするため、もしくは半導体集積回路の出荷検査を容易に行うために、マイクロコントローラの入出力信号を外部端子に接続する必要があり半導体集積回路の外部端子数の増加を招くという課題を有していた。【解決手段】半導体集積回路のチップ上に、マイクロコントローラから内蔵ＲＯＭに至るアドレス信号と命令データ信号のボンディングパッドを用意し、評価用パッケージではすべて外部端子に接続するものの、量産用パッケージではデータ信号のみ外部端子に接続し、アドレス信号は接続しないことによって外部端子数の大幅な削減を図る。【選択図】　図１
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【特許請求の範囲】
【請求項１】
命令データを格納するメモリと、
外部から命令データを入力する外部端子と、
前記メモリからの出力データと前記外部端子からのデータのいずれかを選択して出力する選択回路と、
前記選択回路の出力データに従って動作する論理回路を備え、前記論理回路が出力するアドレスを外部端子に接続するか否かを当該半導体集積回路のパッケージの種類に応じて決定することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
外部端子数の多いパッケージでは前記論理回路が出力するアドレスを外部端子に接続し、外部端子数が少ないパッケージでは前記論理回路が出力するアドレスを外部端子に接続しないことを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
量産用のパッケージでは前記論理回路が出力するアドレスを外部端子に接続し、機能評価用のパッケージでは前記論理回路が出力するアドレスを外部端子に接続しないことを特徴とする半導体集積回路。
【請求項４】
命令データを格納するメモリと、
外部から命令データを入力する第１の外部端子と、
前記メモリからの出力データと前記第１の外部端子からのデータのいずれかを選択して出力する選択回路と、
前記選択回路の選択信号を入力する第２の外部端子と、
前記選択回路の出力データに従って動作する論理回路と
を備えた半導体集積回路において、前記第１の外部端子から入力する命令データおよび前記第２の外部端子から入力する選択回路の選択信号は、当該半導体集積回路の出荷検査の際に半導体検査装置より供給されることを特徴とする半導体集積回路の検査方法。
【請求項５】
請求項４記載の半導体集積回路の検査方法において、
前記選択回路が外部からのデータを選択している場合に、半導体検査装置は出荷検査に必要な命令コードを当該半導体集積回路に供給することを特徴とする半導体集積回路の検査方法。
【請求項６】
命令データを格納するメモリと、
外部から命令データを入力する第１の外部端子と、前記メモリからの出力データと前記第１の外部端子からのデータのいずれかを選択して出力する第１選択回路と、
前記第１の選択回路の出力データに従って動作する論理回路と、
クロック信号を発生する内部発振回路と、
外部からのクロック信号を入力する第２の外部端子と、
前記内部発振回路のクロック信号と前記第２の外部端子からのクロック信号のいずれかを選択して出力する第２選択回路と、
前記第１の選択回路が前記第１の外部端子からのデータを選択しているときにのみ有効となる第２の選択回路の選択信号入力端子と、
前期選択信号入力端子に接続されたプルアップ抵抗を備え、前記第２の選択回路の選択信号入力端子を外部端子に接続するか否かを当該半導体集積回路のパッケージの種類に応じて決定することを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、外部端子数の多いパッケージでは前記第２の選択回路の選択信号を外部端子に接続し、外部端子数が少ないパッケージでは前記第２の選択回路の選択信号を外部端子に接続しないことを特徴とする半導体集積回路。
【請求項８】
請求項６記載の半導体集積回路において、量産用のパッケージでは前記第２の選択回路の選択信号を外部端子に接続し、機能評価用のパッケージでは前記第２の選択回路の選択信号を外部端子に接続しないことを特徴とする半導体集積回路。
【請求項９】
クロック信号を発生する内部発振回路と、
外部からのクロック信号を入力する外部端子と、
前記内部発振回路のクロック信号と前記外部端子からのクロック信号のいずれかを選択して出力する選択回路と、
前記外部端子からのクロック信号の有無を検出して前記選択回路の選択信号を生成するクロック検出回路を備えたことを特徴とする半導体集積回路。
【請求項１０】
請求項９記載の半導体集積回路において、前記クロック検出回路は、論理和回路とＤフリップフロップにより構成されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコントローラを内蔵した半導体集積回路、特にこの半導体集積回路のテスト回路構成およびそのテスト手法に関するものである。
【０００２】
【従来の技術】
近年、主に情報機器に搭載される半導体集積回路にはマイクロコントローラを内蔵したものが多く、これらの集積回路ではハードウェアよりもむしろファームウェアの複雑化が顕著であり、このファームウェアの完成度をいかに向上させるかが、最終的な半導体集積回路の成否の決め手となる。
【０００３】
ファームウェアの完成度を向上させるために、従来は半導体集積回路の内部に命令データ格納用のＲＡＭを搭載して、外部の不揮発性メモリから命令データをダウンロードする回路を搭載または、半導体集積回路そのものに不揮発性メモリを搭載した評価用ＬＳＩを製造し、その上で十分にファームウェアの評価・デバッグを行った後に、命令データをＲＯＭに格納した量産用ＬＳＩを製造するという手法が取られてきた。
【０００４】
それに対し、そのような評価用ＬＳＩを製造せずに、当初より命令データをＲＯＭに格納した量産用ＬＳＩでファームウェアの評価・デバッグを行える半導体集積回路および製造手法が提案されている（例えば、特許文献１参照）。
【０００５】
図７は、従来の半導体集積回路を示したブロック図である。図７において、１０１は半導体集積回路本体（パッケージ含む）である。１０２は命令データを格納する外部メモリであり、評価・デバッグ用または修正されたファームウェアを格納する。１０３ａ〜１０３ｄ，１０３ｆは半導体集積回路の外部端子である。１０５は内部ＲＯＭであり、半導体集積回路１０１製造当初のファームウェアが格納されている。１０７は外部端子１０３ｃからの信号に応じて、内部ＲＯＭにからの命令データもしくは外部端子１０３ｂを経由して入力される外部メモリからの命令データを選択して出力するセレクタである。１０６はセレクタ１０７が選択した命令データに従って動作するマイクロコントローラ（周辺回路を含む）である。
【０００６】
以上のように構成されたこの従来の半導体集積回路において、以下にその動作を説明する。
【０００７】
図７において、外部端子１０３ｃに“１”が入力されると、セレクタ１０７は内部ＲＯＭ１０５側を選択し、マイクロコントローラ１０６の出力するアドレスに沿って、内部ＲＯＭ１０５より順次命令データがマイクロコントローラ１０６に読み込まれる。すなわち、半導体集積回路１０１は内部ＲＯＭ１０５に格納された製造当初のファームウェアに従って動作する。この動作において特に問題が無ければ、半導体集積回路１０１はそのまま量産用ＬＳＩとなる。
【０００８】
一方、前記の状態で動作させた場合に何らかの問題がある場合、内部ＲＯＭ１０５に格納した当初のファームウェアには修正が必要となる。その場合、外部端子１０３ｃに“０”を入力することによって、セレクタ１０７は外部端子１０３ｂ側を選択し、マイクロコントローラ１０６は外部メモリ１０２に格納したファームウェアに従って動作するモードとなる。このモードにおいて、外部メモリ１０２に評価・デバッグ用または修正したファームウェアを格納して半導体集積回路１０１を動作させることにより、修正したファームウェアの検証を十分に行う。次に、内部ＲＯＭ１０５に修正したファームウェアデータを再形成して、半導体集積回路を再製造する。この際、修正箇所は内部ＲＯＭ１０５のデータのみであるため、再レイアウトやタイミング検証は行う必要が無い。
【０００９】
以上のように、この従来の半導体集積回路を用いれば、評価用ＬＳＩから量産用ＬＳＩに移行する際に、レイアウトやタイミング検証など、半導体集積回路を製造する上での最初のステップからやり直す必要が無い。
【００１０】
【特許文献１】
特開２０００−２５２４２３号公報（第３−４頁、第一図）
【００１１】
【発明が解決しようとする課題】
しかしながら前記のような構成の従来の半導体集積回路では、半導体集積回路の通常動作に必要な外部端子以外に、外部メモリと接続するアドレスバスやデータバスを確保するための余分な外部端子が必要となる。一般に、ＬＳＩとして外部端子数の増加は、パッケージのコストアップや信頼性の低下、小型機器では実装面積の増大など、様々な不利な条件が存在する。従って、従来の半導体集積回路では、外部端子の増加に伴うこれらの課題を有していた。
【００１２】
本発明は、前記のような問題に鑑みてなされたものであり、ファームウェアの評価・デバッグの容易性や半導体集積回路の出荷検査の容易性を損なうことなく、量産ＬＳＩとして外部端子数を大幅に削減できる半導体集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１記載の本発明は、命令データを格納するメモリと、外部から命令データを入力する外部端子と、前記メモリからの出力データと前記外部端子からのデータのいずれかを選択して出力する選択回路と、前記選択回路の出力データに従って動作する論理回路を備え、前記論理回路が出力するアドレスを外部端子に接続するか否かを当該半導体集積回路のパッケージの種類に応じて決定することを特徴とする半導体集積回路であって、外部端子数の少ない量産用パッケージでは前記論理回路が出力するアドレスを外部端子に接続しないことによって外部端子数を大幅に削減することができる。
【００１４】
請求項４記載の発明は、命令データを格納するメモリと、外部から命令データを入力する第１の外部端子と、前記メモリからの出力データと前記第１の外部端子からのデータのいずれかを選択して出力する選択回路と、前記選択回路の選択信号を入力する第２の外部端子と、前記選択回路の出力データに従って動作する論理回路を備えた半導体集積回路において、前記第１の外部端子から入力する命令データおよび前記第２の外部端子から入力する選択回路の選択信号を、当該半導体集積回路の出荷検査の際に半導体検査装置より供給することによって、半導体の出荷検査に特有の命令コードのみを外部から供給することで検査を行うことができ、検査プログラム開発工数を削減することができる。
【００１５】
請求項６記載の発明は、命令データを格納するメモリと、外部から命令データを入力する第１の外部端子と、前記メモリからの出力データと前記第１の外部端子からのデータのいずれかを選択して出力する第１選択回路と、前記第１の選択回路の出力データに従って動作する論理回路と、クロック信号を発生する内部発振回路と、外部からのクロック信号を入力する第２の外部端子と、前記内部発振回路のクロック信号と前記第２の外部端子からのクロック信号のいずれかを選択して出力する第２選択回路と、前記第１の選択回路が前記第１の外部端子からのデータを選択しているときにのみ有効となる第２の選択回路の選択信号入力端子と、前期選択信号入力端子に接続されたプルアップ抵抗を備え、前記第２の選択回路の選択信号入力を外部端子に接続するか否かを当該半導体集積回路のパッケージの種類に応じて決定することを特徴とする半導体集積回路であって、外部端子数の少ない量産用パッケージでは前記第２の選択回路の選択信号を外部端子に接続しないことによって、外部端子数をさらに削減することができる。
【００１６】
請求項９記載の発明は、クロック信号を発生する内部発振回路と、外部からのクロック信号を入力する外部端子と、前記内部発振回路のクロック信号と前記外部端子からのクロック信号のいずれかを選択して出力する選択回路と、前記外部端子からのクロック信号の有無を検出して前記選択回路の選択信号を生成するクロック検出回路を備えたことを特徴とする半導体集積回路であって、前記選択回路の切り換えを内部で自動的に検出して制御するために外部端子を別途設ける必要が無く、外部端子数をさらに削減することができる。
【００１７】
【発明の実施の形態】
（実施の形態１）
図１は、請求項１記載の発明に対応する、実施の形態１による半導体集積回路を示したブロック図である。図１（ａ），（ｂ）はそれぞれ量産用ＬＳＩパッケージに実装した状態，評価用ＬＳＩパッケージに実装した状態を示している。図１において、１ａは量産用ＬＳＩパッケージ、１ｂは評価用ＬＳＩパッケージ、２は半導体集積回路チップ本体、３ａ〜３ｆはＬＳＩパッケージの外部端子、４ａ〜４ｆは半導体集積回路チップ上のボンディングパッド、５は通常動作プログラムを格納した内部ＲＯＭ、６はマイクロコントローラ、７はマイクロコントローラによって制御される周辺回路、８ａはＬＳＩテスター、８ｂは修正プログラムを格納するための外部メモリ、９，１０はセレクタ、１１は内部クロックを生成する内部ＶＣＯ発振回路である。
【００１８】
以上のように構成されたこの本実施の形態１による半導体集積回路において、以下にその動作を説明する。まずは、評価用ＬＳＩパッケージに実装した状態の図１（ｂ）について述べる。
【００１９】
図１（ｂ）において、外部端子３ｅには“０”が入力され、セレクタ１０はクロックソースとして内部ＶＣＯ発振回路１１を選択し、半導体集積回路２は内部ＶＣＯ発振回路１１が生成するクロックによって動作する。これは通常動作状態と同じである。外部端子３ｃに“１”が入力されると、セレクタ９は内部ＲＯＭ５側を選択し、マイクロコントローラ６の出力するアドレスに沿って、内部ＲＯＭ５より順次命令データがマイクロコントローラ６に読み込まれる。すなわち、半導体集積回路２は内部ＲＯＭ５に格納された製造当初のファームウェアに従って動作する。この動作において特に問題が無ければ、半導体集積回路２はそのまま量産用ＬＳＩパッケージに実装されて量産用ＬＳＩとなる。
【００２０】
一方、前記のような状態で動作させた場合に何らかの問題がある場合、内部ＲＯＭ５に格納した当初のファームウェアは修正が必要となる。その場合、外部端子３ｃに“０”を入力することによって、セレクタ９は外部端子３ｂ側を選択し、マイクロコントローラ６は外部メモリ８ｂに格納したファームウェアに従って動作するモードとなる。このモードにおいて、外部メモリ８ｂに評価・デバッグ用または修正したファームウェアを格納して半導体集積回路２を動作させることにより、修正したファームウェアの検証を十分に行う。次に、内部ＲＯＭ５に修正したファームウェアデータを再形成して、半導体集積回路２を再製造する。この際、修正箇所は内部ＲＯＭ５のデータのみであるため、再レイアウトやタイミング検証は行う必要が無い。
【００２１】
次に、半導体集積回路２を量産用ＬＳＩパッケージに実装した状態の図１（ａ）について述べる。
【００２２】
図１（ａ）において、外部端子３ｅには“１”入力され、セレクタ１０はクロックソースとして、ＬＳＩテスター８ａから外部端子３ｄを経て入力される外部クロック信号を選択する。すなわち、半導体集積回路２はＬＳＩテスター８ａが生成するクロックによって駆動され、これはＬＳＩの出荷検査を行う状態と同じである。外部端子３ｃに“０”が入力されると、セレクタ９は外部端子３ｂ側を選択し、ＬＳＩテスター８ａが出力する命令データに従ってマイクロコントローラ６は動作し、半導体集積回路２内の各部の動作・診断を実行する。このとき、半導体集積回路２にはＬＳＩテスター８ａより外部クロックを供給するので、ＬＳＩテスター８ａが外部端子３ｂを経由して供給する命令データのタイミングや順番はテスター側で一意に決定できる。これは、マイクロコントローラ６が発生するアドレスが、ＬＳＩテスター８ａ側で必ずしも必要とはならないことを意味している。従って、量産用ＬＳＩパッケージ１ａに半導体集積回路２を実装する段階では、評価用ＬＳＩパッケージ１ｂにおいて存在したボンディングパッド４ａから外部端子３ａ至る接続をしないことで、外部端子３ａを削除することができる。一般に、マイクロコントローラが出力するアドレスバスのビット幅は多いので、外部端子３ａの削減効果は非常に大きい。
このような本実施の形態１の半導体集積回路では、内部ＲＯＭを有してかつ外部メモリとも接続できるマイクロコントローラ内蔵した半導体集積回路において、量産用パッケージではマイクロコントローラが出力するアドレスを外部端子に接続しないことによって、外部端子数を大幅に削減することができる。
【００２３】
（実施の形態２）
図２は、請求項４記載の発明に対応する、実施の形態２による半導体集積回路の検査方法を示したブロック図である。図３は同検査方法の手順の一例を示すタイムチャートである。図２において、すべての構成要素は実施の形態１の図１（ａ）における同番号を付したものと同じであり、セレクタ９の選択信号を入力する外部端子３ｃがＬＳＩテスター８ａに接続されている部分のみが異なる。また新たに、セレクタ９の選択信号をＩＥＳＥＬ、ＬＳＩテスター８ａが供給する外部命令データをＤＴ、内部ＲＯＭ５が供給する内部命令データをＤＲ、セレクタ９の出力をＤＩと記している。
【００２４】
以上のように構成されたこの本実施の形態２による半導体集積回路の検査方法において、以下にその動作を説明する。各部の動作は実施の形態１の図１（ａ）と同様であり、セレクタ９の切り換えがＬＳＩテスター８ａによって制御されるところのみが異なる。以下、図３を用いて動作の一例を説明する。半導体集積回路に電源を投入したとき、ＬＳＩテスター８ａは外部端子３ｃに“１”を与え、信号ＩＥＳＥＬを“１”の状態におく。この状態では、セレクタ９は内部ＲＯＭからの命令データＤＲを選択してマイクロコントローラ６に供給する。電源投入直後では通常、内部ＲＯＭに格納されたファームウェアはマイクロコントローラ内部レジスタの初期設定などを行う。続いて、内部ＲＯＭに格納されたファームウェアはマイクロコントローラ６によって制御される周辺回路７の各構成要素（例えばレジスタやバッファなど）の初期化処理を試みるが、このときには既に、マイクロコントローラ６が通常動作として周辺回路７を制御するステップになっており、半導体集積回路の検査としては冗長となる。そこで、内部ＲＯＭ５からの命令データＤＲがマイクロコントローラ６の初期設定を終えた段階で、ＬＳＩテスター８ａは選択信号ＩＥＳＥＬを“０”の状態にし、以降はマイクロコントローラ６がテスター８ａからの命令データＤＴに従って動作するモードにする。ここでＬＳＩテスター８ａはＬＳＩの出荷検査に必要な処理（例えば、周辺回路７内部のレジスタやバッファのＲｅａｄ／Ｗｒｉｔｅ／Ｖｅｒｉｆｙ）を行わせるための命令データＤＴをマイクロコントローラに供給する。
このような本実施の形態２における半導体集積回路の検査方法では、大きく二つの利点がある。ひとつは、セレクタ９が外部命令データ側に固定されていた実施の形態１に比べ、マイクロコントローラ６と内部ＲＯＭ５の間の論理パス（アドレス、データ）を同一の検査パターンで検査できるということである。もうひとつは、内部ＲＯＭ５を動作させている期間の命令コードは、検査プログラムに盛り込まなくて済むということである。したがって、少ない検査工数で効率の良い半導体集積回路の検査を行うことができる。
【００２５】
（実施の形態３）
図４は、請求項６記載の発明に対応する、実施の形態３による半導体集積回路を示したブロック図である。図４（ａ），（ｂ）はそれぞれ量産用ＬＳＩパッケージに実装した状態，評価用ＬＳＩパッケージに実装した状態を示している。図４において、１ａ，１ｂ〜１１は実施の形態１の図１における同番号を付したものと同じである。１２は半導体集積回路に内蔵されたプルアップ抵抗、１３は論理積回路である。
【００２６】
以上のように構成されたこの本実施の形態３による半導体集積回路において、以下にその動作を説明する。まずは、評価用ＬＳＩパッケージに実装した状態の図４（ｂ）について述べる。
【００２７】
図４（ｂ）において、各部の動作は実施の形態１の図１（ｂ）と同様であるが、セレクタ１０の選択信号がセレクタ９の選択信号の逆論理とボンディンパッド４ｅからの入力信号（図１（ｂ）ではセレクタ１０の選択信号）の論理積となっている部分と、ボンディングパッド４ｅからの入力信号にプルアップ抵抗１２が接続されているところが異なる。外部端子３ｃに“０”を入力することによって、セレクタ９は外部端子３ｂ側を選択し、マイクロコントローラ６は外部メモリ８ｂに格納したファームウェアに従って動作するモードとなる。このとき、論理積回路１３のＡ入力は“１”となるので、セレクタ１０の選択信号は外部端子３ｅに入力される論理によって決まる。このモードにおいては、外部メモリ８ｂに修正したファームウェアを格納して半導体集積回路２を通常の動作モードで動作させる必要があるので、外部端子３ｅは“０”固定にして内部ＶＣＯ発振回路のクロックを有効にする。半導体集積回路２の動作状態としては、実施の形態１の図１（ｂ）の場合となんら異なるところはない。
【００２８】
次に、半導体集積回路２を量産用ＬＳＩパッケージに実装した状態の図４（ａ）について述べる。
【００２９】
図４（ａ）において、各部の動作は実施の形態１の図１（ａ）と同様であるが、セレクタ１０の選択信号がセレクタ９の選択信号の逆論理とボンディングパッド４ｅからの入力信号（図１（ａ）ではセレクタ１０の選択信号）の論理積となっている部分と、ボンディングパッド４ｅからの入力信号にプルアップ抵抗１２が接続されているところが異なる。外部端子３ｃに“０”が入力されると、セレクタ９は外部端子３ｂ側を選択し、ＬＳＩテスター８ａが出力する命令データに従ってマイクロコントローラ６は動作し、半導体集積回路２内の各部の動作・診断を実行する。このとき、論理積回路１３のＡ入力は“１”となるので、セレクタ１０の選択信号はボンディングパッド４ｅに入力される論理によって決定される。しかしながら、量産用ＬＳＩパッケージ１ａにおいて外部端子３ｃに“０”が入力された状態は、ＬＳＩテスター８ａによる検査状態であり、その場合内部ＶＣＯ発振回路１１のクロックで回路を動作させることはなく、常にＬＳＩテスター８ａからの外部供給クロックで回路を動作させることになる。したがって、量産用パッケージにおいて論理積回路１３のＢ入力は常に“１”であれば良いので、半導体集積回路２の内部で論理積回路１３のＢ入力をプルアップ抵抗１２に接続することによって、外部端子３ｅからボンディングパッド４ｅへの接続が不要となり、量産用ＬＳＩパッケージ１ａにおける外部端子３ｅが削減できる。ちなみに、量産用ＬＳＩパッケージ１ａを通常動作モードで動作させる場合は、外部端子３ｃに“１”を入力することによって、内部ＲＯＭ５と内部ＶＣＯ発振回路１１が有効となる。
このような本実施の形態３の半導体集積回路では、駆動クロックとして内部ＶＣＯクロックと外部入力クロックのどちらを有効にするかを切り換えるための入力信号を、量産用パッケージでは外部端子に接続しないことによって、外部端子数を削減することができる。
【００３０】
（実施の形態４）
図５は、請求項９記載の発明に対応する、実施の形態４による半導体集積回路を示したブロック図である。図５において、１ａ〜１１は実施の形態２の図２における同番号を付したものと同じである。１４は外部端子３ｄに外部からのクロックが供給されたことを検出するクロック検出回路、１４１は論理和回路、１４２はＤフリップフロップである。
【００３１】
以上のように構成されたこの本実施の形態４による半導体集積回路において、以下にその動作を説明する。
【００３２】
図５において、各部の動作は実施の形態２の図２と同様であるが、セレクタ１０の選択信号が外部端子３ｅから入力値で設定されるのではなく、クロック検出回路１４の出力で設定されるところが異なる。以下、図６を用いてクロック検出回路１４の動作を説明する。Ｄフリップフロップ１４２は電源投入時の初期値として“０”を保持している。ここで信号ＲＥＳＥＴは電源投入時にＤフリップフロップ１４２を“０”に初期化するためのもので、半導体集積回路２の内外、いずれから供給してもよい。Ｄフリップフロップ１４２が“０”を出力している状態で、入力端子３ｄから入力される外部クロック信号ＥＣＬＫが“１”の状態であれば、論理和回路１４１の出力は“０”となり、内部ＶＣＯクロック信号ＩＣＬＫが供給されて以降も、Ｄフリップフロップ１４２は“０”を保持し続ける。その結果、セレクタ１０の選択信号ＣＫＳＥＬは“０”に固定され、回路全体としては内部ＶＣＯクロックＩＣＬＫで動作する。すなわち、外部端子３ｄの入力を“１”に固定しておくことで、回路は通常動作状態で動作する。
【００３３】
一方、本ＬＳＩをテスター８ａにて出荷検査する場合には、ＬＳＩテスター８ａから外部クロックを供給して動作させる必要がある。Ｄフリップフロップ１４２が“０”を保持しており、内部ＶＣＯ発振回路１１が動作している状態において、外部端子３ｄから外部クロックＥＣＬＫを供給したとすると、図６に示すようにＥＣＬＫが“０”となったレベルを検出した時点より、クロック検出回路１４の出力ＣＫＳＥＬは“１”になる。クロック検出回路１４の内部の動作を詳細に説明する。外部クロック信号ＥＣＬＫが“０”になると、論理和回路１４１の出力は“１”となる。次にＤフリップフロップ１４２に内部クロック信号ＩＣＬＫが供給された時点で、Ｄフリップフロップ１４２の値は“１”に更新される。Ｄフリップフロップ１４２の値が“１”になると、論理和回路１４１では外部クロック信号ＥＣＬＫの値に関係なく常に“１”を出力するので、Ｄフリップフロップ１４２はそのまま“１”を保持し続ける。その結果、セレクタ１０の選択信号ＣＫＳＥＬは“１”に固定され、回路全体としては外部端子３ｄから供給される外部クロックＥＣＬＫで動作する。すなわち、外部端子３ｄに外部クロックを供給することで、クロック検出回路１４がそれを検出し、回路全体を外部クロックで動作するモードに自動的に設定する。
【００３４】
このような本実施の形態４の半導体集積回路では、外部端子から入力される外部クロック信号を検出し、クロック信号が検出された場合には回路全体を自動的に外部クロック駆動モードに切り換えることによって、外部から設定していたクロック選択信号入力を不要とすることができ、外部端子数を削減することができる。
【００３５】
【発明の効果】
以上説明したように、本発明にかかる半導体集積回路によれば、量産用ＬＳＩパッケージ実装時に外部端子として接続すべき入出力を最小限に抑える回路構成をとることで、ファームウェアの評価・デバッグの容易性や半導体集積回路の出荷検査の容易性を損なうことなく、外部端子数を大幅に削減できることができ、その実用的効果は極めて大きい。
【図面の簡単な説明】
【図１】実施の形態１における半導体集積回路のブロック図
【図２】実施の形態２における半導体集積回路の検査手法を示すブロック図
【図３】実施の形態２における、検査手順の一例を示すタイムチャート
【図４】実施の形態３における半導体集積回路のブロック図
【図５】実施の形態４における半導体集積回路のブロック図
【図６】クロック検出回路の動作を説明するためのタイムチャート
【図７】従来の半導体集積回路およびその検査方法のブロック図
【符号の説明】
１ａ　量産用ＬＳＩパッケージ
１ｂ　評価用ＬＳＩパッケージ
１０１　半導体集積回路（パッケージ含む）
２　半導体集積回路本体チップ
３ａ〜３ｆ，１０３ａ〜１０３ｄ，１０３ｆ　ＬＳＩの外部端子
４ａ〜４ｆ　チップ上のボンディグパッド
５，１０５　内部ＲＯＭ
６，１０６　マイクロコントローラ
７　周辺回路
８ａ　ＬＳＩテスター
８ｂ，１０２　外部メモリ
９，１０，１０７　セレクタ
１１　内部ＶＣＯ発振回路
１２　プルアップ抵抗
１３　論理積回路
１４　クロック検出回路
１４１　論理和回路
１４２　Ｄフリップフロップ
【図１】
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【図２】
2004117168.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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