(57)【要約】【課題】キャパシタの容量を多く確保することができる半導体装置の製造方法を得ることを目的とする。【解決手段】ストレージノード電極１６０と、誘電体膜１７と、セルプレート電極１８とを備えた半導体装置において、ストレージノード電極１６０は、核付けルテニウム層なしに形成され表面に凹凸を有するＣＶＤ−Ｒｕ層２２と、ルテニウム層上に核付けルテニウム層ありにて形成されたＣＶＤ−Ｒｕ膜１６にて成り、誘電体膜１７はストレージノード電極１６０の凹凸を有する面上に形成されている。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜にストレージノード電極形成用の開口部を形成する工程と、上記層間絶縁膜上および上記開口部の壁面上に核付けルテニウム層を形成する工程と、ＣＭＰ法にて上記層間絶縁膜上面の核付けルテニウム層を除去する工程と、上記核付けルテニウム層を核としてＣＶＤ法によりルテニウム膜を積層し、上記ルテニウム膜を含むストレージノード電極と、誘電体膜とセルプレート電極とから成るキャパシタを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
ＣＭＰ法において、オーバーエッチングを行い上記開口部上端側壁部の上記核付けルテニウム層を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記核付けルテニウム層を形成する前に、上記層間絶縁膜上および上記開口部の壁面上にＣＶＤ法により形成され表面に凹凸を有するルテニウム層を積層する工程を備え、上記ＣＭＰ法の工程において、上記核付けルテニウム層を除去する部分の下部に存在する上記ルテニウム層も除去し、上記ストレージノード電極として上記ルテニウム層を含み、上記誘電体膜は上記ストレージノード電極の凹凸を有する面上に形成されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
ストレージノード電極、誘電体膜、セルプレート電極にて成るキャパシタを形成する半導体装置の製造方法において、上記ストレージノード電極は、ＣＶＤ法により形成され表面に凹凸を有するルテニウム層を形成する工程と、上記ルテニウム層上に核付けルテニウム層を形成する工程と、上記核付けルテニウム層を核としてＣＶＤ法によりルテニウム膜を積層する工程とを備え、上記誘電体膜は上記ストレージノード電極の凹凸を有する面上に形成されることを特徴とする半導体装置の製造方法。
【請求項５】
上記核付けルテニウム層は、ＡＬＤ法にて形成して上記ルテニウム層の表面の凹凸を反映して形成し、上記ルテニウム膜は、上記核付けルテニウム層の凹凸を反映して形成され、上記誘電体膜を上記ルテニウム膜の凹凸を有する面上に形成すること特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
上記ルテニウム層を形成する前にバリア層を形成し、上記バリア層上に上記ルテニウム層を形成する工程と、上記バリア層を除去する工程とを備えたことを特徴とする請求項３ないし請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
上記ルテニウム層を形成する前にバリア層を形成し、上記バリア層上に上記ルテニウム層を形成する工程を備えたことを特徴とする請求項３ないし請求項５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ルテニウム膜を用いるキャパシタを備えた半導体装置の製造方法に関し、特にキャパシタの容量を多く確保することができるものである。
【０００２】
【従来の技術】
従来の半導体装置は、層間絶縁膜に形成された開口部に、ストレージノード電極としてルテニウム膜を積層して形成した。しかしながら、このルテニウム膜は開口部の上部で膜厚が厚くなって形成される。
【０００３】
また、他の方法として、層間絶縁膜および開口部上にスパッタ法により形成された核と成るルテニウム膜を形成した後に、その膜を核としてＣＶＤ法によりルテニウム膜を積層するものが形成される。
【０００４】
【特許文献１】
特開２００２−１３４７１５号公報（図１８、段落００３６）
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、開口部上が狭まりストレージ電極上に形成する誘電体膜や上部電極が形成しにくくなり、キャパシタの容量を確保することができないという問題点があった。
【０００６】
また、ストレージノード電極が平坦になりキャパシタの容量を増加することができないという問題点があった。
【０００７】
この発明は上記のような問題点を解消するためになされたもので、キャパシタの容量を確保することできる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、半導体基板上に形成された層間絶縁膜にストレージノード電極形成用の開口部を形成し、層間絶縁膜上および開口部の壁面上に核付けルテニウム層を形成し、ＣＭＰ法にて層間絶縁膜上面の核付けルテニウム層を除去し、核付けルテニウム層を核としてＣＶＤ法によりルテニウム膜を積層し、ルテニウム膜を含むストレージノード電極と、誘電体膜とセルプレート電極とから成るキャパシタを形成するものである。
【０００９】
【発明の実施の形態】
実施の形態１．
図１ないし図３はこの発明の実施の形態１の半導体装置の製造方法を示す断面図である。尚、本願発明の図の説明においては、キャパシタの部分のみの構成を示すものであり他の箇所の記載は省略する。また、このことは以下の実施の形態においても同様である。以下各図に基づいて、実施の形態１の半導体装置の製造方法について説明する。まず、半導体基板（図示せず）上にストレージノード下敷き窒化膜１４、層間絶縁膜１５を順次積層する。次に、ストレージノード形成用の開口部１５０を形成する（図１（ａ））。
【００１０】
次に、ＣＶＤ法を用いてルテニウム（以下、Ｒｕと示す）を積層する。このときの成膜条件としては、Ｒｕの有機化合物（Ｒｕ（ＥｔＣｐ）２）を、半導体基板温度を３００℃〜４００℃、圧力を１〜数Ｔｏｒｒ、酸素流量を１００〜３００ｓｃｃｍ程度の条件にて熱分解することにより積層する。このようにしてＲｕを核付け膜を形成することなく成膜を行うと、粒子と粒子との隙間が空き岩状と成り成膜されることとなり、層間絶縁膜１５上および開口部１５０内壁上全面に、表面に凹凸を有するＣＶＤ−Ｒｕ層２２が形成される（図１（ｂ））。尚、以下の実施の形態においても、核付けルテニウム層を形成することなくＣＶＤ法によりＣＶＤ−Ｒｕ層を形成する場合の成膜条件は、ここで示したものと同一の条件にて行うためその説明は適宜省略する。
【００１１】
次に、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＲｕを積層する。このときの成膜条件としては、金属Ｒｕをターゲットとして用い、Ａｒなどの重原子でスパッタすることにより行う。そして、核となる核付けＲｕ層２３を層間絶縁膜１５上および開口部１５０内壁上の全面、すなわちＣＶＤ−Ｒｕ層２２上全面に形成する（図１（ｃ））。尚、以下の実施の形態においても、ＰＶＤ法により核付けＲｕ層を形成する場合の条件は、ここで示したものと同一の条件にて行うためその説明は適宜省略する。
【００１２】
次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層する。このときの成膜条件としては上記ＣＶＤ法と同様の条件で、Ｒｕの有機化合物（Ｒｕ（ＥｔＣｐ）２）を、半導体基板温度を３００℃〜４００℃、圧力を１〜数Ｔｏｒｒ、酸素流量を１００〜３００ｓｃｃｍ程度の条件にて熱分解することにより積層する。このようにしてＲｕを核付けＲｕ層２３を形成してから成膜を行うと、通常の平坦な表面となるＣＶＤ−Ｒｕ膜１６が形成される。このＣＶＤ法の条件は膜厚の違いはあるものの、核付けＲｕ層を形成しない場合と同様の形成方法にて行われる（図２（ａ））。尚、以下の実施の形態においても、核付けＲｕ層を形成してＣＶＤ法によりＣＶＤ−Ｒｕ膜を形成する場合の成膜条件は、ここで示したものと同一の条件にて行うためその説明は適宜省略する。
【００１３】
次に、開口部１５０内にレジスト膜を埋め込む。次に、ＣＭＰ法を用いて層間絶縁膜１５上面上のＣＶＤ−Ｒｕ膜１６およびＣＶＤ−Ｒｕ層２２を研磨して除去する。次に、レジスト膜を除去する。すると、ＣＶＤ−Ｒｕ膜１６およびＣＶＤ−Ｒｕ層２２は開口部１５０内壁上のみに残存する。そして、これらＣＶＤ−Ｒｕ層２２およびＣＶＤ−Ｒｕ膜１６によりストレージノード電極１６０が形成される（図２（ｂ））。
【００１４】
次に、ストレージノード下敷き窒化膜１４をストッパとして例えばＨＦ系の洗浄液にてウェットエッチングを行い、層間絶縁膜１５を除去する（図２（ｃ））。このストレージノード電極１６０はその外面上に凹凸を有することと成る。尚、層間絶縁膜１５の除去方法は以下の実施の形態においても同様の方法を用いるためその説明は適宜省略する。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１６０の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２上に形成される（図３（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図３（ｂ））。
【００１５】
上記のように構成された実施の形態１の半導体装置は、ストレージノード電極１６０がその外面上に凹凸を有しており、その面上に誘電体膜が形成されているため、キャパシタの表面積が大きくなり、容量を拡大することができる。また、ストレージノード電極１６０は岩状にて成るＣＶＤ−Ｒｕ層２２と核付け後Ｒｕ層形成後のＣＶＤ−Ｒｕ膜１６とにて構成されている。この場合、ＣＶＤ−Ｒｕ層２２は岩状に形成されているため、導電性において不安定に成るかもしれない。しかし、ここではその上面において同一の物質にて構成されるＣＶＤ−Ｒｕ膜１６を覆って形成しているため、ＣＶＤ−Ｒｕ層２２はＣＶＤ−Ｒｕ膜１６にて繋がれ、ストレージノード電極１６０としては導電性において安定した膜と成ることができる。このことは以下の各実施の形態においても同様のことが言えるためこのことが言えるためその説明は適宜省略する。
【００１６】
尚、上記実施の形態１においては、キャパシタの構造として円筒型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することができる。以下に円筒型以外の例について示す。
【００１７】
まず、上記実施の形態１と同様の工程を経て、図１（ｃ）に示すようにＣＶＤ−Ｒｕ層２２上に核付けＲｕ層２３を形成する。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込む程度に積層し、ＣＶＤ−Ｒｕ膜１６１を形成する（図４（ａ））。次に、ＣＭＰ法を用いて層間絶縁膜１５上面上のＣＶＤ−Ｒｕ膜１６１およびＣＶＤ−Ｒｕ層２２を研磨して除去する。そして、ＣＶＤ−Ｒｕ膜１６１およびＣＶＤ−Ｒｕ層２２は開口部１５０内壁上のみに残存する。そして、これらＣＶＤ−Ｒｕ層２２およびＣＶＤ−Ｒｕ膜１６１によりストレージノード電極１６２が形成される。
【００１８】
よって、このストレージノード電極１６２はその外面上に凹凸を有することと成る（図４（ｂ））。次に、層間絶縁膜１５をストレージノード下敷き窒化膜１４をストッパとして例えばＨＦ系の洗浄液にてウェットエッチングを行い除去する（図４（ｃ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１６２の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２上に形成される（図５（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図５（ｂ））。このように形成しても上記実施の形態１と同様の効果を奏することができることは言うまでもない。
【００１９】
実施の形態２．
図６および図７はこの発明の実施の形態２の半導体装置の製造方法を示す断面図である。各図に基づいて、実施の形態２の半導体装置の製造方法について説明する。まず、上記実施の形態１と同様の工程を経て、図１（ｂ）に示すように、層間絶縁膜１５上および開口部１５０内壁上に、表面に凹凸を有するＣＶＤ−Ｒｕ層２２を形成する。次に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて核付けＲｕ層２４を積層する。このときの成膜条件としては、Ｒｕの有機化合物（Ｒｕ（ＥｔＣｐ）２）を表面に吸着させ、その後に、酸素により熱分解して有機成分をとばし、表面にＲｕの単原子層を積層する。そして、核となる核付けＲｕ層２４を層間絶縁膜１５上および開口部１５０内壁上の全面、すなわちＣＶＤ−Ｒｕ層２２上全面に形成する（図６（ａ））。また、図からも明らかなように、ＡＬＤ法を用いてＲｕを積層すると上記実施の形態１にて説明したＰＶＤ法と異なり、下層の凹凸をそのまま反映して成長するため、核付けＲｕ層２４は下層のＣＶＤ−Ｒｕ層２２の上面の凹凸を反映し、上面が凹凸に形成される。
【００２０】
次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層し、ＣＶＤ−Ｒｕ膜１６３を形成する（図６（ｂ））。また、図から明らかなように、ＣＶＤ−Ｒｕ膜１６３は核付けＲｕ層２４の形状を反映して積層されるため、下層の核付けＲｕ層２５の上面の凹凸を反映し、その上面に凹凸を有することと成る。次に、レジスト膜を開口部１５０に埋め込む。次に、ＣＭＰ法を用いて層間絶縁膜１５上面上のＣＶＤ−Ｒｕ膜１６３およびＣＶＤ−Ｒｕ層２２を研磨して除去する。次に、レジスト膜を除去する。すると、ＣＶＤ−Ｒｕ膜１６３およびＣＶＤ−Ｒｕ層２２は開口部１５０内壁上のみに残存する。
【００２１】
そして、これらＣＶＤ−Ｒｕ層２２およびＣＶＤ−Ｒｕ膜１６３によりストレージノード電極１６４が形成される。よって、このストレージノード電極１６４はその外面および内面の両面に凹凸を有することと成る（図６（ｃ））。次に、層間絶縁膜１５を除去する（図７（ａ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１６４の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２上およびＣＶＤ−Ｒｕ膜１６３上に形成される（図３（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図３（ｂ））。
【００２２】
上記のように構成された実施の形態２の半導体装置は、ストレージノード電極１６４がその外面および内面の両面に凹凸を有しており、その面上に誘電体膜が形成されているため、キャパシタの表面積がさらに大きくなり、容量をさらに拡大することができる。
【００２３】
尚、上記実施の形態２においては、キャパシタの構造として円筒型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することできる。以下に円筒型以外の例について示す。
【００２４】
まず、上記実施の形態２と同様の工程を経て、図６（ｃ）に示すようにストレージノード電極１６４が形成される。よって、このストレージノード電極１６４はその下面および上面の両面に凹凸を有することと成る。次に、誘電体膜１７を積層する。すると、誘電体膜１７はストレージノード電極１６４の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ膜１６３上に形成される（図８（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図８（ｂ））。このように形成しても、誘電体膜はストレージノード電極の凹凸を有する面上に形成されるため、キャパシタの表面積が大きくなり、容量を拡大することができることは言うまでもない。
【００２５】
実施の形態３．
図９ないし図１１はこの発明の実施の形態３の半導体装置の製造方法を示す断面図である。各図に基づいて、実施の形態３の半導体装置の製造方法について説明する。まず、上記各実施の形態と同様の工程を経て、図１（ａ）に示すように、ストレージノード形成用の開口部１５０を形成する。
【００２６】
次に、ＣＶＤ法を用いてバリア層としてのＴｉＮ層２５を全面に積層する（図９（ａ））。次に、ＣＶＤ法を用いてＲｕを積層する。このときの成膜条件としては上記各実施の形態と同様に行い、Ｒｕの有機化合物（Ｒｕ（ＥｔＣｐ）２）を、半導体基板温度を３００℃〜４００℃、圧力を１〜数Ｔｏｒｒ、酸素流量を１００〜３００ｓｃｃｍ程度の条件にて熱分解することによりＲｕを積層する。このようにしてＲｕを核付け膜を形成することなく成膜を行うと、粒子と粒子との隙間が空き岩状と成り成膜されることとなり、層間絶縁膜１５上および開口部１５０内壁上全面に、表面に凹凸を有するＣＶＤ−Ｒｕ層２２０が形成される。
【００２７】
さらに、ここでは下層に密着性の優れたバリア層であるＴｉＮ膜２５が存在するため、そのＣＶＤ−Ｒｕ層２２０の表面の凹凸はバリア層が存在しない場合と比較してさらに多く形成されることと成る（図９（ｂ））。尚、以下の実施の形態においても、ＣＶＤ−Ｒｕ層を形成する前にバリア層を形成する場合、ＣＶＤ−Ｒｕ層は同様の条件にて形成され、この場合と同様の現象が発生するためその説明は適宜省略する。
【００２８】
次に、ＰＶＤ法を用いてＲｕを積層し、層間絶縁膜１５上および開口部１５０内壁上の全面、すなわちＣＶＤ−Ｒｕ層２２０上全面に核付けＲｕ層２３０を全面に形成する（図９（ｃ））。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層し、ＣＶＤ−Ｒｕ膜１６５を形成する（図１０（ａ））。
【００２９】
次に、開口部１５０内にレジスト膜を埋め込む。次に、ＣＭＰ法を用いて層間絶縁膜１５上面上のＣＶＤ−Ｒｕ膜１６５およびＣＶＤ−Ｒｕ層２２０を研磨して除去する。次に、レジスト膜を除去する。すると、これらＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１６５は開口部１５０内壁上のみに残存する。そして、これらＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１６５によりストレージノード電極１６６が形成される。よって、このストレージノード電極１６６はその外面上に凹凸を有することと成る（図１０（ｂ））。
【００３０】
次に、ストレージノード下敷き窒化膜１４をストッパとして例えばＨＦ系の洗浄液にてウェットエッチングを行い、層間絶縁膜１５およびストレージノード下敷き窒化膜１４より上層に存在するＴｉＮ膜２５を除去する（図１０（ｃ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１６５の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２０上に形成される（図１１（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図１１（ｂ））。
【００３１】
上記のように構成された実施の形態３の半導体装置は、ストレージノード電極１６６がその外面表面上に多くの凹凸を有しており、その面上に誘電体膜が形成されているため、キャパシタの表面積がさらに大きくなり、容量をさらに拡大することができる。
【００３２】
尚、上記実施の形態３においては、キャパシタの構造として円筒型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することできる。以下に円筒型以外の例について示す。
【００３３】
まず、上記実施の形態３同様の工程を経て、図９（ｃ）に示すように核付けＲｕ層２３０を形成する。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込む程度に積層し、ＣＶＤ−Ｒｕ膜１６７を形成する（図１２（ａ））。次に、ＣＭＰ法を用いて層間絶縁膜１５上面上のＣＶＤ−Ｒｕ膜１６７およびＣＶＤ−Ｒｕ層２２０研磨し除去する。すると、これらＣＶＤ−Ｒｕ膜１６７およびＣＶ−Ｒｕ層２２０は開口部１５０内壁上にのみ残存する。そして、これらＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１６７によりストレージノード電極１６８が形成される。
【００３４】
よって、このストレージノード電極１６８はその外面上に多くの凹凸を有することと成る（図１２（ｂ））。次に、層間絶縁膜１５およびストレージノード下敷き窒化膜１４より上層に存在するＴｉＮ膜２５を除去する（図１２（ｃ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１６８の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２０上に形成される（図１３（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図１３（ｂ））。このように形成しても上記実施の形態３と同様の効果を奏することができることは言うまでもない。
【００３５】
実施の形態４．
図１４および図１５はこの発明の実施の形態４の半導体装置の製造方法を示す断図である。各図に基づいて、実施の形態４の半導体装置の製造方法について説明する。まず、上記実施の形態３と同様の工程を経て、図９（ｃ）に示すように、ＣＶＤ−Ｒｕ層２２０を形成する。
【００３６】
次に、ＡＬＤ法を用いてＲｕを積層し、核付けＲｕ層２４０を全面に形成する（図１４（ａ））。図からも明らかなように、ＡＬＤ法を用いてＲｕを積層すると、下層の凹凸をそのまま反映して成長するため、核付けＲｕ層２４０は下層のＣＶＤ−Ｒｕ層２２０の上面の凹凸を反映し、上面が凹凸に形成される。
【００３７】
次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層し、ＣＶＤ−Ｒｕ膜１６９を形成する（図１４（ｂ））。図から明らかなように、ＣＶＤ−Ｒｕ膜１６９は核付けＲｕ層２４０の形状を反映して積層されるため、その上面に凹凸を有することと成る。次に、レジスト膜を開口部１５０に埋め込む。次に、ＣＭＰ法を用いて層間絶縁膜１５上面上のＣＶＤ−Ｒｕ膜１６９およびＣＶＤ−Ｒｕ層２２０を研磨して除去する。次に、レジスト膜を除去する。すると、ＣＶＤ−Ｒｕ膜１６９およびＣＶＤ−Ｒｕ層２２０は開口部１５０内壁上のみに残存する。
【００３８】
そして、これらＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１６９によりストレージノード電極１７０が形成される。よって、このストレージノード電極１７０はその外面および内面の両面に凹凸を有することと成る（図１４（ｃ））。次に、層間絶縁膜１５およびストレージノード下敷き窒化膜１４より上層に存在するＴｉＮ膜２５を除去する（図１５（ａ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１７０の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２０上およびＣＶＤ−Ｒｕ膜１６９上に形成される（図１５（ｂ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図１５（ｂ））。
【００３９】
上記のように構成された実施の形態４の半導体装置は、ストレージノード電極１７０がその外面および内面の両面に多くの凹凸を有しており、その面上に誘電体膜が形成されているため、キャパシタの表面積がさらに大きくなり、容量をさらに拡大することができる。
【００４０】
尚、上記実施の形態４においては、キャパシタの構造として円筒型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することできる。以下に円筒型以外の例について示す。
【００４１】
まず、上記実施の形態４と同様の工程を経て、図１４（ｃ）に示すようにストレージノード電極１７０を形成する。よって、このストレージノード電極１７０はその外面および内面の両面に凹凸を有することと成る。次に、誘電体膜１７を積層する。すると、誘電体膜１７はストレージノード電極１７０の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ膜１６９上に形成される（図１６（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図１６（ｂ））。このように形成しても、誘電体膜はストレージノード電極の凹凸を有する面上に形成されるため、キャパシタの表面積が大きくなり、容量を拡大することができることは言うまでもない。
【００４２】
実施の形態５．
図１７ないし図１９はこの発明の実施の形態５の半導体装置の製造方法を示す断面図である。各図に基づいて、実施の形態５の半導体装置の製造方法について説明する。まず、上記各実施の形態と同様の工程を経て、図１（ａ）に示すように、ストレージノード形成用の開口部１５０を形成する。
【００４３】
次に、層間絶縁膜１５上および開口部１５０内壁上に、核付けＲｕ層２０を形成する。次に、開口部１５０にレジスト膜２１を埋め込む（図１７（ａ））。次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面上および開口部１５０の上部に存在する核付けＲｕ層２０を除去する。この際、ＣＭＰ法は従来の場合より多目のオーバーエッチングを行うことにより開口部１５０の上部の核付けＲｕ層２０を除去している（図１７（ｂ））。次に、レジスト膜２１を除去する（図１７（ｃ））。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層する。
【００４４】
この際、核付けＲｕ層２０が形成されている箇所には、ＣＶＤ−Ｒｕ膜１７１が形成され、核付けＲｕ層２０が形成されていない箇所である、層間絶縁膜１５上面および開口部１５０内壁の上部には、岩状にて成り表面に凹凸を有するＣＶＤ−Ｒｕ層２２１が形成される。このようにＲｕが積層されると、開口部１５０の上部および近傍には核付けＲｕ層２０が存在しないため、開口部１５０の上部においてＲｕが積層しにくい状態となり、開口部１５０の上部を狭めるような積層状態を取らずにＲｕが積層される（図１８（ａ））。
【００４５】
次に、開口部１５０内にレジスト膜２１０を埋め込む（図１８（ｂ））。次に、ＣＭＰ法を用いて研磨し、層間絶縁膜１５の上面および開口部１５０内壁の上部に形成されたＣＶＤ−Ｒｕ層２２１を除去するとともに、層間絶縁膜１５の上部の一部がエッチングされる（図１８（ｃ））。
【００４６】
次に、レジスト膜２１０を除去する。すると、開口部１５０内にはＣＶＤ−Ｒｕ膜１７１のみが残存することと成り、これらによりストレージノード電極１７２が形成される。よって、このストレージノード電極１７２はその上部において開口部１５０を狭めるような形状を有することがない（図１９（ａ））。次に、誘電体膜１７を積層する（図１９（ｂ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図１９（ｃ））。
【００４７】
上記のように構成された実施の形態５の半導体装置は、ストレージノード電極１７１が、その形成される開口部１５０内において上部を狭めるような形状を有することが無いため、キャパシタ形成時においてストレージノード電極の下部まで誘電体膜およびセルプレート電極が形成できるため、キャパシタの容量を確実に確保することができる。
【００４８】
また、上記実施の形態５においては、ＣＭＰ法において多くのオーバーエッチングを行うことにより、層間絶縁膜１５上面および開口部１５０の上部に存在する核付けＲｕ層２０を除去する（図１７（ｂ）参照）例を示したが、これに限られることは無い。例えば、このＣＭＰ法を通常のオーバーエッチングで行い、層間絶縁膜１５上面のみの核付けＲｕ層２０を除去するようにしても、その後に積層されるＣＶＤ−Ｒｕ膜が開口部１５０を狭めるような形状にて積層されることを防止することができる。また、このことは以下の実施の形態においても同様のことが言えるためその説明は適宜省略する。
【００４９】
尚、上記実施の形態５においては、キャパシタの構造としてコンケーブ型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することできる。以下にコンケーブ型以外の例について示す。
【００５０】
まず、上記実施の形態５と同様の工程を経て、図１９（ａ）に示すように、ストレージノード電極１７２を形成する。次に、層間絶縁膜１５を除去する（図２０（ａ））。次に、誘電体膜１７を積層する（図２０（ｂ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図２０（ｃ））。このように形成しても上記実施の形態５と同様の効果を奏することができることは言うまでもない。
【００５１】
実施の形態６．
図２１および図２２はこの発明の実施の形態６の半導体装置の製造方法を示す断面図である。各図に基づいて、実施の形態６の半導体装置の製造方法について説明する。まず、上記実施の形態５と同様の工程を経て、図１７（ｃ）に示すように、核付けＲｕ層２０を形成する。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込む程度に積層する。
【００５２】
この際、核付けＲｕ層２０が形成されている箇所には、ＣＶＤ−Ｒｕ膜１７３が形成され、核付けＲｕ層２０が形成されていない箇所、層間絶縁膜１５上面および開口部１５０内壁の上部には、岩状にて成り表面に凹凸を有するＣＶＤ−Ｒｕ層２２２が形成される。このようにＲｕが積層されると、開口部１５０の上部には核付けＲｕ層２０が存在しないため、開口部１５０の上部においてＲｕが積層しにくい状態となり、開口部１５０の上部を狭めるような積層状態を取らずにＲｕが開口部１５０の内部まで確実に積層される（図２１（ａ））。
【００５３】
次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面および開口部１５０内壁の上部に形成されたＣＶＤ−Ｒｕ層２２１を除去するとともに、層間絶縁膜１５の上部の一部をエッチングする。よって、開口部１５０内にはＣＶＤ−Ｒｕ膜１７３のみが残存することと成り、ストレージノード電極１７４が形成される（図２１（ｂ））。次に、層間絶縁膜１５を除去する（図２１（ｃ））。次に、誘電体膜１７を積層する（図２２（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図２２（ｂ））。
【００５４】
上記のように構成された実施の形態６の半導体装置は、ストレージノード電極１７４を形成する際、ＣＶＤ−Ｒｕ膜の積層過程において、開口部上の間隔が狭くなるような積層過程を経ないで積層されるため、確実に開口部１５０の内部まで積層され、開口部内部においてＣＶＤ−Ｒｕ膜が“す”などが形成される不具合が防止することができる。
【００５５】
上記各実施の形態において、それぞれの構成を適宜組み合わせて実施し、それぞれの効果を互いに得ることができるように成ることは言うまでもない。以下の実施の形態において、上記各実施の形態の組み合わせの例について説明する。但し、その組み合わせは以下の実施の形態に限られるものではない。
【００５６】
実施の形態７．
図２３ないし図２６はこの発明の実施の形態７の半導体装置の製造方法を示す断面図である。各図に基づいて、実施の形態７の半導体装置の製造方法について説明する。まず、上記実施の形態１と同様の工程を経て、図１（ｃ）に示すように、層間絶縁膜１５上および開口部１５０内壁上に、表面に凹凸を有するＣＶＤ−Ｒｕ層２２および核付けＲｕ層２３を全面に形成する。次に、開口部１５０内にレジスト膜２１１を埋め込む（図２３（ａ））。
【００５７】
次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面および開口部１５０の上部の核付けＲｕ層２３およびＣＶＤ−Ｒｕ層２２を除去する。この際、ＣＭＰ法は従来の場合より多目のオーバーエッチングを行うことにより開口部１５０の上部の核付けＲｕ層２３およびＣＶＤ−Ｒｕ層２２を除去している（図２３（ｂ））。次に、レジスト膜２１１を除去する（図２３（ｃ））。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層する。
【００５８】
この際、核付けＲｕ層２３が形成されている箇所には、ＣＶＤ−Ｒｕ膜１７５が形成され、核付けＲｕ層２３が形成されていない箇所である、層間絶縁膜１５上面および開口部１５０内壁の上部には、岩状にて成り表面に凹凸を有するＣＶＤ−Ｒｕ層２２３が形成される。このようにＲｕが積層されると、開口部１５０の上部には核付けＲｕ層２３が存在しないため、開口部１５０の上部においてＲｕが積層しにくい状態となり、開口部１５０の上部を狭めるような積層状態を取らずにＲｕが積層される（図２４（ａ））。
【００５９】
次に、開口部１５０にレジスト膜２１２を埋め込む（図２３（ｂ））。次に、ＣＭＰ法を用いて研磨し、層間絶縁膜１５の上面および開口部１５０内壁の上部に形成されたＣＶＤ−Ｒｕ層２２３を除去するとともに、層間絶縁膜１５の上部の一部がエッチングされる（図２４（ｃ））。次に、レジスト膜２１２を除去する。すると、開口部１５０内にはＣＶＤ−Ｒｕ層２２およびＣＶＤ−Ｒｕ膜１７５のみが残存することと成り、これらによりストレージノード電極１７６が形成される。よって、このストレージノード電極１７６はその上部において開口部１５０を狭めるような形状を有することがない。また、このストレージノード電極１７６の外面には凹凸を有することと成る（図２５（ａ））。
【００６０】
次に、層間絶縁膜１５を除去する（図２５（ｂ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１７６の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２上に形成される（図２６（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図２６（ｂ））。
【００６１】
上記のように構成された実施の形態７の半導体装置は、ストレージノード電極１７５がその外面に凹凸を有しており、その面上に誘電体膜が形成されるため、キャパシタの表面積が大きくなり、容量を拡大することができる。また、ストレージノード電極１７５がその形成される開口部１５０内において上部を狭めるような形状を有することが無いため、キャパシタ形成時においてストレージノード電極の下部まで誘電体膜およびセルプレート電極が形成できるため、キャパシタの容量を確実に確保することができる。
【００６２】
尚、上記実施の形態７においては、キャパシタの構造として円筒型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することできる。以下に円筒型以外の例について示す。
【００６３】
まず、上記実施の形態７と同様の工程を経て、図２３（ｃ）に示すように、開口部１５０内壁上のみＣＶＤ−Ｒｕ層２２および核付けＲｕ層２３を形成する。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込む程度に積層する。この際、核付けＲｕ層２３が形成されている箇所には、ＣＶＤ−Ｒｕ膜１７７が形成され、核付けＲｕ層２３が形成されていない箇所、すなわち層間絶縁膜１５上面および開口部１５０内壁の上部には、岩状にて成り表面に凹凸を有するＣＶＤ−Ｒｕ層２２４が形成される。このようにＲｕが積層されると、開口部１５０の上部には核付けＲｕ層２３が存在しないため、開口部１５０の上部においてＲｕが積層しにくい状態となり、開口部１５０の上部を狭めるような積層状態を取らずにＲｕが開口部１５０の内部まで確実に積層される（図２７（ａ））。
【００６４】
次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面および開口部１５０内壁の上部に形成されたＣＶＤ−Ｒｕ層２２４を除去するとともに、層間絶縁膜１５の上部の一部がエッチングされる。よって、開口部１５０内にはＣＶＤ−Ｒｕ膜１７７およびＣＶＤ−Ｒｕ層２２のみが残存することとなり、ストレージノード電極１７８が形成される。また、ストレージノード電極１７８の外面には凹凸を有することと成る（図２７（ｂ））。
【００６５】
次に、層間絶縁膜１５を除去する（図２７（ｃ））。次に、誘電体膜１７を積層する。すると、誘電体膜１７はストレージノード電極１７８の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２上に形成される（図２８（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図２８（ｂ））。このように形成しても上記実施の形態７と同様の効果を奏することができることは言うまでもない。
【００６６】
実施の形態８．
図２９ないし図３２はこの発明の実施の形態８の半導体装置の製造方法を示す断面図である。各図に基づいて、実施の形態８の半導体装置の製造方法について説明する。まず、上記実施の形態２と同様の工程を経て、図６（ａ）に示すように、層間絶縁膜１５上および開口部１５０内壁上に、表面に凹凸を有するＣＶＤ−Ｒｕ層２２およびこのＣＶＤ−Ｒｕ層２２の表面の凹凸が反映して形成される核付けＲｕ層２４を形成する。次に、開口部１５０内にレジスト膜２１３を埋め込む（図２９（ａ））。
【００６７】
次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面および開口部１５０の上部の核付けＲｕ層２４およびＣＶＤ−Ｒｕ層２２を除去する。この際、ＣＭＰ法は従来の場合より多目のオーバーエッチングを行うことにより開口部１５０の上部の核付けＲｕ層２４およびＣＶＤ−Ｒｕ層２２を除去している（図２９（ｂ））。次に、レジスト膜２１３を除去する（図２９（ｃ））。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層する。
【００６８】
この際、核付けＲｕ層２４が形成されている箇所には、ＣＶＤ−Ｒｕ膜１７９が形成され、核付けＲｕ層２４が形成されていない箇所である、層間絶縁膜１５上面および開口部１５０内壁の上部には、岩状にて成り表面に凹凸を有するＣＶＤ−Ｒｕ層２２４形成される。このようにＲｕが積層されると、開口部１５０の上部および近傍には核付けＲｕ層２４が存在しないため、開口部１５０の上部においてＲｕが積層しにくい状態となり、開口部１５０の上部を狭めるような積層状態を取らずにＲｕが積層される。また、ＣＶＤ−Ｒｕ膜１７９は核付けＲｕ層２４の凹凸を反映して形成するため、その上面に凹凸を有することと成る（図３０（ａ））。
【００６９】
次に、開口部１５０にレジスト膜２１４を埋め込む（図３０（ｂ））。次に、ＣＭＰ法を用いて研磨し、層間絶縁膜１５の上面および開口部１５０内壁の上部に形成されたＣＶＤ−Ｒｕ層２２４を除去するとともに、層間絶縁膜１５の上部の一部がエッチングされる（図３０（ｃ））。次に、レジスト膜２１４を除去する。すると、開口部１５０内にはＣＶＤ−Ｒｕ層２２およびＣＶＤ−Ｒｕ膜１７９のみが残存することと成り、これらによりストレージノード電極１８０が形成される。よって、このストレージノード電極１８０はその上部において開口部１５０を狭めるような形状を有することがない。また、ストレージノード電極１８０はその外面および内面の両面に凹凸を有することと成る（図３１（ａ））。
【００７０】
次に、層間絶縁膜１５を除去する（図３１（ｂ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１８０の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２上およびＣＶＤ−Ｒｕ膜１７９上に形成される（図３２（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図３２（ｂ））。
【００７１】
上記のように構成された実施の形態８の半導体装置は、ストレージノード電極１８０がその下面および上面の両面に凹凸を有しており、その面上に誘電体膜が形成されるため、キャパシタの表面積がさらに大きくなり、容量をさらに拡大することができる。また、ストレージノード電極１８０がその形成される開口部１５０内において上部を狭めるような形状を有することが無いため、キャパシタ形成時においてストレージノード電極の下部まで誘電体膜およびセルプレート電極が形成できるため、キャパシタの容量を確実に確保することができる。
【００７２】
尚、上記実施の形態８においては、キャパシタの構造として円筒型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することできる。以下に円筒型以外の例について示す。
【００７３】
まず、上記実施の形態８と同様の工程を経て、図３１（ａ）に示すように、開口部１５０内にＣＶＤ−Ｒｕ層２２およびＣＶＤ−Ｒｕ膜１７９が形成する。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１８０の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ膜１７９上に形成される（図３３（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図３３（ｂ））。このように形成しても、誘電体膜はストレージノード電極の凹凸を有する面上に形成されるため、キャパシタの表面積が大きくなり、容量を拡大することができることは言うまでもない。
【００７４】
実施の形態９．
図３４ないし図３７はこの発明の実施の形態９の半導体装置の製造方法を示す断面図である。各図に基づいて、実施の形態９の半導体装置の製造方法について説明する。まず、上記実施の形態５と同様の工程を経て、図９（ｃ）に示すように、層間絶縁膜１５上および開口部１５０内壁上に、ＴｉＮ膜２５、表面に多くの凹凸を有するＣＶＤ−Ｒｕ層２２０、および核付けＲｕ層２３０を全面に形成する。次に、開口部１５０内にレジスト膜２１５を埋め込む（図３４（ａ））。
【００７５】
次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面および開口部１５０の上部の核付けＲｕ層２３０およびＣＶＤ−Ｒｕ層２２０を除去する。この際、ＣＭＰ法は従来の場合より多目のオーバーエッチングを行うことにより開口部１５０の上部の核付けＲｕ層２３０およびＣＶＤ−Ｒｕ層２２０を除去している（図３４（ｂ））。次に、レジスト膜２１５を除去する（図３４（ｃ））。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層する。
【００７６】
この際、核付けＲｕ層２３０が形成されている箇所には、ＣＶＤ−Ｒｕ膜１８１が形成され、核付けＲｕ層２３０が形成されていない箇所である、層間絶縁膜１５上面および開口部１５０内壁の上部には、岩状にて成り表面に凹凸を有するＣＶＤ−Ｒｕ層２２５が形成される。このようにＲｕが積層されると、開口部１５０の上部および近傍には核付けＲｕ層２３０が存在しないため、開口部１５０の上部においてＲｕが積層しにくい状態となり、開口部１５０の上部を狭めるような積層状態を取らずにＲｕが積層される（図３５（ａ））。
【００７７】
次に、開口部１５０内にレジスト膜２１６を埋め込む（図３５（ｂ））。次に、ＣＭＰ法を用いて研磨し、層間絶縁膜１５の上面および開口部１５０内壁の上部に形成されたＣＶＤ−Ｒｕ層２２５を除去するとともに、層間絶縁膜１５の上部の一部がエッチングされる（図３５（ｃ））。次に、レジスト膜２１６を除去する。すると、開口部１５０内にはＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１８１が残存することと成り、これらによりストレージノード電極１８２が形成される。よって、このストレージノード電極１８２はその上部において開口部１５０を狭めるような形状を有することがない。また、ストレージノード電極１８２その外面に多くの凹凸を有することと成る（図３６（ａ））。
【００７８】
次に、層間絶縁膜１５およびストレージノード下敷き窒化膜１４より上層に存在するＴｉＮ膜２５を除去する（図３６（ｂ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１８２の多くの凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２０上に形成される（図３７（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図３７（ｂ））。
【００７９】
上記のように構成された実施の形態９の半導体装置は、ストレージノード電極１８２がその上面の表面に多くの凹凸を有しており、その面上に誘電体膜が形成されるため、キャパシタの表面積がさらに大きくなり、容量をさらに拡大することができる。また、ストレージノード電極１８２がその形成される開口部１５０内において上部を狭めるような形状を有することが無いため、キャパシタ形成時においてストレージノード電極の下部まで誘電体膜およびセルプレート電極が形成できるため、キャパシタの容量を確実に確保することができる。
【００８０】
尚、上記実施の形態９においては、キャパシタの構造として円筒型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することできる。以下に円筒型以外の例について示す。
【００８１】
まず、上記実施の形態９と同様の工程を経て、図３４（ｃ）に示すように、開口部１５０内のＴｉＮ膜２５上にＣＶＤ−Ｒｕ層２２０および核付けＲｕ層２３０を形成する。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込む程度に積層する。
【００８２】
この際、核付けＲｕ層２３０が形成されている箇所には、ＣＶＤ−Ｒｕ膜１８３が形成され、核付けＲｕ層２３０が形成されていない箇所、すなわち層間絶縁膜１５上面および開口部１５０内壁の上部には、岩状にて成る表面に凹凸を有するＣＶＤ−Ｒｕ層２２６が形成される。このようにＲｕが積層されると、開口部１５０の上部および近傍には核付けＲｕ層２３が存在しないため、開口部１５０の上部においてＲｕが積層しにくい状態となり、開口部１５０の上部を狭めるような積層状態を取らずにＲｕが開口部１５０の内部まで確実に積層される（図３８（ａ））。
【００８３】
次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面および開口部１５０内壁の上部に形成されたＣＶＤ−Ｒｕ層２２６を除去するとともに、層間絶縁膜１５の上部の一部がエッチングされる。よって、開口部１５０内にはＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１８３が残存することと成り、ＣＶＤ−Ｒｕ膜１８３およびＣＶＤ−Ｒｕ層２２０から成る、ストレージノード電極１７８が形成される。よって、このストレージノード電極１７８はその上部において、開口部１５０を狭めるような形状を有することがない。また、ストレージノード電極１７８の外面には多くの凹凸を有することと成る（図３８（ｂ））。
【００８４】
次に、層間絶縁膜１５およびストレージノード下敷き窒化膜１４より上層に存在するＴｉＮ膜２５をエッチングする（図３８（ａ））。次に、誘電体膜１７を積層する。すると、誘電体膜１７はストレージノード電極１８４の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２０上に形成される（図３９（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図３９（ｂ））。このように形成しても上記実施の形態９と同様の効果を奏することができることは言うまでもない。
【００８５】
実施の形態１０．
図４０ないし図４３はこの発明の実施の形態１０の半導体装置の製造方法を示す断面図である。各図に基づいて、実施の形態１０の半導体装置の製造方法について説明する。まず、上記実施の形態４と同様の工程を経て、図１４（ａ）に示すように、層間絶縁膜１５上および開口部１５０内壁上にＴｉＮ膜２５を介して、表面に多くの凹凸を有するＣＶＤ−Ｒｕ層２２０およびこのＣＶＤ−Ｒｕ層２２０の多くの凹凸を反映して表面に多くの凹凸を有する核付けＲｕ層２４０を形成する。次に、開口部１５０内にレジスト膜２１７を埋め込む（図４０（ａ））。
【００８６】
次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面および開口部１５０の上部の核付けＲｕ層２４０およびＣＶＤ−Ｒｕ層２２０を除去する。この際、ＣＭＰ法は従来の場合より多目のオーバーエッチングを行うことにより開口部１５０の上部の核付けＲｕ層２４０およびＣＶＤ−Ｒｕ層２２０が除去している（図４０（ｂ））。次に、レジスト膜２１７を除去する（図４０（ｃ））。次に、ＣＶＤ法を用いてＲｕを全面に、開口部１５０を埋め込まない程度に積層する。
【００８７】
この際、核付けＲｕ層２４０が形成されている箇所には、ＣＶＤ−Ｒｕ膜１８５が形成され、核付けＲｕ層２４０が形成されていない箇所である、層間絶縁膜１５上面および開口部１５０内壁の上部には、岩状にて成り表面に凹凸を有するＣＶＤ−Ｒｕ層２２７が形成される。このようにＲｕが積層されると、開口部１５０の上部および近傍には核付けＲｕ層２４０が存在しないため、開口部１５０の上部においてＲｕが積層しにくい状態となり、開口部１５０の上部を狭めるような積層状態を取らずにＲｕが積層される。また、ＣＶＤ−Ｒｕ膜１８５は核付けＲｕ層２４０の多くの凹凸を反映して形成されるため、その上面に多くの凹凸を有することと成る（図４１（ａ））。
【００８８】
次に、開口部１５０にレジスト膜２１８を埋め込む（図４１（ｂ））。次に、ＣＭＰ法を用いて、層間絶縁膜１５の上面および開口部１５０内壁の上部に形成されたＣＶＤ−Ｒｕ層２２７を除去するとともに、層間絶縁膜１５の上部の一部がエッチングされる（図４１（ｃ））。次に、レジスト膜２１８を除去する。すると、開口部１５０内にはＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１８５のみが残存することと成り、これらによりストレージノード電極１８６が形成される。よって、このストレージノード電極１８６はその上部において開口部１５０を狭めるような形状を有することがない。また、また、ストレージノード電極１８６その外面および内面の両面に多くの凹凸を有することと成る（図４２（ａ））。
【００８９】
次に、層間絶縁膜１５およびストレージノード下敷き窒化膜１４より上層に存在するＴｉＮ膜２５を除去する（図４２（ｂ））。次に、誘電体膜１７を積層する。すると、この誘電体膜１７はストレージノード電極１８６の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１８５上に形成される（図４３（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図４３（ｂ））。
【００９０】
上記のように構成された実施の形態１０の半導体装置は、ストレージノード電極１８６がその外面および内面の両面に細かな凹凸を有しており、その面上に誘電体膜が形成されるため、キャパシタの表面積がさらに大きくなり、容量をさらに拡大することができる。また、ストレージノード電極１８６がその形成される開口部１５０内において上部を狭めるような形状を有することが無いため、キャパシタ形成時においてストレージノード電極の下部まで誘電体膜およびセルプレート電極が形成できるため、キャパシタの容量を確実に確保することができる。
【００９１】
尚、上記実施の形態１０においては、キャパシタの構造として円筒型の例を示したがこれに限られることはなく、他の構造にも適用することができることは言うまでも無く、同様の効果を奏することできる。以下に円筒型以外の例について示す。
【００９２】
まず、上記実施の形態１０と同様の工程を経て、図４２（ａ）に示すように、開口部１５０内にＴｉＮ膜２５を介してＣＶＤ−Ｒｕ層２２０およびＣＶＤ−Ｒｕ膜１８５を形成する。次に、誘電体膜１７を積層する。すると、誘電体膜１７はストレージノード電極１８６の凹凸を有する面上、すなわち、ＣＶＤ−Ｒｕ膜１８５上に形成される（図４４（ａ））。次に、セルプレート電極１８を形成し、キャパシタを形成する（図４４（ｂ））。このように形成しても、誘電体膜はストレージノード電極の多くの凹凸を有する面上に形成されるため、キャパシタの表面積が大きくなり、容量を拡大することができることは言うまでもない。
【００９３】
【発明の効果】
以上のようにこの発明によれば、半導体基板上に形成された層間絶縁膜にストレージノード電極形成用の開口部を形成し、層間絶縁膜上および開口部の壁面上に核付けルテニウム層を形成し、ＣＭＰ法にて層間絶縁膜上面の核付けルテニウム層を除去し、核付けルテニウム層を核としてＣＶＤ法によりルテニウム膜を積層し、ルテニウム膜を含むストレージノード電極と、誘電体膜とセルプレート電極とから成るキャパシタを形成するので、キャパシタの容量が大きく確保する可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図２】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図４】この発明の実施の形態１による他の半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態１による他の半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図７】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図８】この発明の実施の形態２による他の半導体装置の製造方法を示す断面図である。
【図９】この発明の実施の形態３による半導体装置の製造方法を示す断面図である。
【図１０】この発明の実施の形態３による半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態３による半導体装置の製造方法を示す断面図である。
【図１２】この発明の実施の形態３による他の半導体装置の製造方法を示す断面図である。
【図１３】この発明の実施の形態３による他の半導体装置の製造方法を示す断面図である。
【図１４】この発明の実施の形態４による半導体装置の製造方法を示す断面図である。
【図１５】この発明の実施の形態４による半導体装置の製造方法を示す断面図である。
【図１６】この発明の実施の形態４による他の半導体装置の製造方法を示す断面図である。
【図１７】この発明の実施の形態５による半導体装置の製造方法を示す断面図である。
【図１８】この発明の実施の形態５による半導体装置の製造方法を示す断面図である。
【図１９】この発明の実施の形態５による半導体装置の製造方法を示す断面図である。
【図２０】この発明の実施の形態５による他の半導体装置の製造方法を示す断面図である。
【図２１】この発明の実施の形態６による他の半導体装置の製造方法を示す断面図である。
【図２２】この発明の実施の形態６による半導体装置の製造方法を示す断面図である。
【図２３】この発明の実施の形態７による半導体装置の製造方法を示す断面図である。
【図２４】この発明の実施の形態７による半導体装置の製造方法を示す断面図である。
【図２５】この発明の実施の形態７による半導体装置の製造方法を示す断面図である。
【図２６】この発明の実施の形態７による半導体装置の製造方法を示す断面図である。
【図２７】この発明の実施の形態７による他の半導体装置の製造方法を示す断面図である。
【図２８】この発明の実施の形態７による他の半導体装置の製造方法を示す断面図である。
【図２９】この発明の実施の形態８による半導体装置の製造方法を示す断面図である。
【図３０】この発明の実施の形態８による半導体装置の製造方法を示す断面図である。
【図３１】この発明の実施の形態８による半導体装置の製造方法を示す断面図である。
【図３２】この発明の実施の形態８による半導体装置の製造方法を示す断面図である。
【図３３】この発明の実施の形態８による他の半導体装置の製造方法を示す断面図である。
【図３４】この発明の実施の形態９による半導体装置の製造方法を示す断面図である。
【図３５】この発明の実施の形態９による半導体装置の製造方法を示す断面図である。
【図３６】この発明の実施の形態９による半導体装置の製造方法を示す断面図である。
【図３７】この発明の実施の形態９による半導体装置の製造方法を示す断面図である。
【図３８】この発明の実施の形態９による他の半導体装置の製造方法を示す断面図である。
【図３９】この発明の実施の形態９による他の半導体装置の製造方法を示す断面図である。
【図４０】この発明の実施の形態１０による半導体装置の製造方法を示す断面図である。
【図４１】この発明の実施の形態１０による半導体装置の製造方法を示す断面図である。
【図４２】この発明の実施の形態１０による半導体装置の製造方法を示す断面図である。
【図４３】この発明の実施の形態１０による半導体装置の製造方法を示す断面図である。
【図４４】この発明の実施の形態１０による他の半導体装置の製造方法を示す断面図である。
【符号の説明】
１４  ストレージノード下敷き窒化膜、１５  層間絶縁膜、
１６，１６１，１６３，１６５，１６７，１６９，１７１，１７３，１７５，１７７，１７９，１８１，１８３，１８５  ＣＶＤ−Ｒｕ膜、
２０，２３，２４，２３０，２４０  核付けＲｕ層、
２１，２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７  レジスト膜、
２２，２２０，２２１，２２２，２２３，２２４，２２５，２２６，２２７  ＣＶＤ−Ｒｕ層、
２５  ＴｉＮ層、１５０  開口部、
１６０，１６１，１６３，１６４，１６８，１７０，１７２，１７４，１７６，１７８，１８０，１８２，１８４  ストレージノード電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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