(57)【要約】【課題】層間切り替え回路７のレイアウト面積が大きく、それを備えるにはＸ方向線状電極の電極間ピッチ、及び、Ｙ方向線状電極の電極間ピッチを大きく取らざるを得なく、メモリセルアレイのレイアウト面積の縮小化を阻害しいていた。【解決手段】層間切り替え回路７、１０をＸ方向線状電極の両端、あるいは、Ｙ方向線状電極の両端により配置し、駆動する層の数を減らすため、そのレイアウト面積を小さく保つことができる。その結果、Ｘ方向線状電極の電極間ピッチ、及び、Ｙ方向線状電極の電極間ピッチを大きく取る必要が無くなる。【効果】層間切り替え回路のレイアウト面積を減らし、メモリセルアレイのレイアウト面積の縮小を図ることが可能である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリ層を積層し、前記各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記Ｘ方向線状電極の内少なくとも１層の前記Ｘ方向線状電極の駆動回路を前記Ｘ方向線状電極の一端子側に配置し、残りの前記メモリ層の前記Ｘ方向線状電極の駆動回路を前記Ｘ方向線状電極の別端子側に配置したことを特徴とする半導体記憶装置。
【請求項２】
メモリ層を積層し、前記各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数の各メモリ層毎の前記Ｙ方向線状電極のうち少なくとも１層の前記Ｙ方向線状電極の駆動回路を前記Ｙ方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Ｙ方向線状電極の駆動回路を前記Ｙ方向線状電極の別端子側に配置したことを特徴とする半導体記憶装置。
【請求項３】
メモリ層を積層し、前記各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記Ｘ方向線状電極の内少なくとも１層の前記Ｘ方向線状電極の駆動回路を前記Ｘ方向線状電極の一端子側に配置し、残りの前記メモリ層の前記Ｘ方向線状電極の駆動回路を前記Ｘ方向線状電極の別端子側に配置し、かつ、前記複数の各メモリ層毎の前記Ｙ方向線状電極のうち少なくとも１層の前記Ｙ方向線状電極の駆動回路を前記Ｙ方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Ｙ方向線状電極の駆動回路を前記Ｙ方向線状電極の別端子側に配置したことを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体集積回路において、隣接する前記Ｘ方向線状電極の駆動回路と前記Ｙ方向線状電極の駆動回路がデコーダー機能を有する回路であり、残りの隣接する前記Ｘ方向線状電極の電位印加回路と前記Ｙ方向線状電極の電位印加回路がデコーダー、及び、リード、及び、ライト機能を有する回路であることを特徴とする半導体記憶装置。
【請求項５】
少なくとも１層のメモリ層からなり、前記メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記Ｘ方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする半導体記憶装置。
【請求項６】
少なくとも１層のメモリ層からなり、前記メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記Ｙ方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は単純マトリックス構成の半導体記憶装置に関するものであって、特に、電極の駆動回路の配置構成に関するものである。
【０００２】
【従来の技術】
図７は従来例の積層された単純マトリックス構成のメモリを示すＸ方向線状電極に沿った断面図である。ここでは４層構成のメモリを説明する。また、簡単のためにＸ方向線状電極、Ｙ方向線状電極を各々各層に対し４本ずつとして説明する。
【０００３】
図７で１〜４はメモリ層、１００〜１０３、２００〜２０３、３００〜３０３、４００〜４０３はＸ方向線状電極、１１０〜１１３、２１０〜２１３、３１０〜３１３、４１０〜４１３はＹ方向線状電極である。また、５はシリコン基板、９はＸ方向線状電極１００〜１０３、２００〜２０３、３００〜３０３、４００〜４０３の駆動回路であり、層間切り替え回路７、Ｘデコーダー回路８からなり、各々シリコン基板５上に形成されている。また、ここでは図示しないがＹ方向線状電極に沿った断面図も図７と同様である。図７でメモリ層をはさむＸ方向線状電極、Ｙ方向線状電極の交差部分が一つのメモリセルを構成する。
【０００４】
図８は従来例の積層された単純マトリックス構成のメモリを示す平面図である。ここで、６はメモリアレイ部であり、９はＸ方向線状電極駆動回路であり層間切り替え回路７、Ｘデコーダー回路８からなり、１５はＹ方向線状電極駆動回路であり層間切り替え回路１３、Ｙデコーダー／リード／ライト回路１４からなる。Ｘデコーダー回路８はＹ方向線状電極方向に配置された４本のＸ方向線状電極の内の１本を選択し、層間切り替え回路７は４層のメモリ層の内の１層を選択する。また、Ｙデコーダー／リード／ライト回路１４はＹ方向線状電極方向に配置された４本のＸ方向線状電極の内の１本を選択すると共に、データのリード、ライトを行う機能を持っている。層間切り替え回路１３は４層のメモリ層の内の１層を選択する。メモリセルの選択はこのＸ方向線状電極駆動回路９、Ｙ方向線状電極駆動回路１５により一本のＸ方向線状電極、一本のＹ方向線状電極が選択されることで行われる。
【０００５】
【特許文献１】
特表２００１−５１５２５６号公報
【０００６】
【発明が解決しようとする課題】
上記従来技術では、層間切り替え回路７、１３のレイアウト面積が大きく、それを備えるにはＸ方向線状電極の電極間ピッチ、及び、Ｙ方向線状電極の電極間ピッチを大きく取らざるを得なく、メモリセルアレイのレイアウト面積の縮小化を阻害しいていた。
【０００７】
本発明はこのような問題を解決するもので、その目的は層間切り替え回路のレイアウト面積を減らし、メモリセルアレイのレイアウト面積の縮小を図ることである。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記Ｘ方向線状電極の内少なくとも１層の前記Ｘ方向線状電極の駆動回路を前記Ｘ方向線状電極の一端子側に配置し、残りの前記メモリ層の前記Ｘ方向線状電極の駆動回路を前記Ｘ方向線状電極の別端子側に配置したことを特徴とする。
【０００９】
また、本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数の各メモリ層毎の前記Ｙ方向線状電極のうち少なくとも１層の前記Ｙ方向線状電極の駆動回路を前記Ｙ方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Ｙ方向線状電極の駆動回路を前記Ｙ方向線状電極の別端子側に配置したことを特徴とする。
【００１０】
また、本発明の半導体記憶装置は、メモリ層を積層し、前記各メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記複数のメモリ層毎の前記Ｘ方向線状電極の内少なくとも１層の前記Ｘ方向線状電極の駆動回路を前記Ｘ方向線状電極の一端子側に配置し、残りの前記メモリ層の前記Ｘ方向線状電極の駆動回路を前記Ｘ方向線状電極の別端子側に配置し、かつ、前記複数の各メモリ層毎の前記Ｙ方向線状電極のうち少なくとも１層の前記Ｙ方向線状電極の駆動回路を前記Ｙ方向線状電極の一端子側に配置し、残りの前記メモリ層層の前記Ｙ方向線状電極の駆動回路を前記Ｙ方向線状電極の別端子側に配置したことを特徴とする。
【００１１】
また、本発明の半導体記憶装置は、隣接する前記Ｘ方向線状電極の駆動回路と前記Ｙ方向線状電極の駆動回路がデコーダー機能を有する回路であり、残りの隣接する前記Ｘ方向線状電極の電位印加回路と前記Ｙ方向線状電極の電位印加回路がデコーダー、及び、リード、及び、ライト機能を有する回路であることを特徴とする。
【００１２】
また、本発明の半導体記憶装置は、少なくとも１層のメモリ層からなり、前記メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記Ｘ方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする。
【００１３】
また、本発明の半導体記憶装置は、少なくとも１層のメモリ層からなり、前記メモリ層はＸ方向線状電極とＹ方向線状電極の交差位置にメモリセルが形成される単純マトリクス構成である半導体記憶装置において、前記Ｙ方向線状電極の駆動回路の一部が、前記メモリセルが形成される単純マトリクス構成部分の下部に形成されることを特徴とする。
【００１４】
【作用】
上記手段によれば、層間切り替え回路により駆動される層の数が減るためそのレイアウト面積を小さくすることが可能である。
【００１５】
【発明の実施の形態】
図１は本発明の第１の実施例を示す半導体記憶装置のＸ方向線状電極に沿った断面図である。ここでは４層構成のメモリを説明する。また、簡単のためにＸ方向線状電極、Ｙ方向線状電極を各々各層に対し４本ずつとして説明する。
【００１６】
図１で１〜４はメモリ層、１００〜１０３、２００〜２０３、３００〜３０３、４００〜４０３はＸ方向線状電極、１１０〜１１３、２１０〜２１３、３１０〜３１３、４１０〜４１３はＹ方向線状電極である。また、５はシリコン基板、９はＸ方向線状電極１００〜１０３、３００〜３０３の駆動回路であり、層間切り替え回路７、Ｘデコーダー回路８からなり、１２はＸ方向線状電極２００〜２０３、４００〜４０３の駆動回路であり、層間切り替え回路１０、Ｘデコーダー回路１１からなり、各々シリコン基板５上に形成されている。従来例を示す図７と異なり、層間切り替え回路７、１０は各々２層分だけのＸ方向線状電極を切り替える構成となっており、そのレイアウト面積を小さくすることができる。また、図２は本発明の第１の実施例を示す半導体記憶装置のＹ方向線状電極に沿った断面図である。ここで、図１と同一記号は同一のものを示すものとする。１５はＹ方向線状電極１１０〜１１３、３１０〜３１３の駆動回路であり、層間切り替え回路１３、Ｙデコーダー／リード／ライト回路１４からなり、１８はＹ方向線状電極２１０〜２１３、４１０〜４１３の駆動回路であり、層間切り替え回路１６、Ｙデコーダー／リード／ライト回路１７からなり、各々シリコン基板５上に形成されている。層間切り替え回路１３、１６は各々２層分だけのＹ方向線状電極を切り替える構成となっており、そのレイアウト面積を小さくすることができる。
【００１７】
図３は本発明の第１の実施例を示す半導体記憶装置の平面図である。ここで、６はメモリアレイ部であり、９、１２はＸ方向線状電極駆動回路であり、各々、層間切り替え回路７、１０、Ｘデコーダー回路８、１１からなる。１５、１８はＹ方向線状電極駆動回路であり、各々、層間切り替え回路１３、１６、Ｙデコーダー／リード／ライト回路１４、１７からなる。Ｘデコーダー回路８、１１は各々Ｙ方向線状電極方向に配置された４本のＸ方向線状電極の内の１本を選択し、層間切り替え回路７、１０は各々２つの積層の内の一つを選択する。また、Ｙデコーダー／リード／ライト回路１４、１７は各々Ｙ方向線状電極方向に配置された４本のＸ方向線状電極の内の１本を選択すると共に、データのリード、ライトを行う機能を持っている。層間切り替え回路１３、１６は各々２つの積層の内の一つを選択する。メモリセルの選択はこのＸ方向線状電極駆動回路９、１２、Ｙ方向線状電極駆動回路１５、１８により一本のＸ方向線状電極、一本のＹ方向線状電極が選択されることで行われる。一般的にはメモリとしてＸ方向線状電極がワードライン、Ｙ方向線状電極がビットラインに相当する。
【００１８】
尚、本実施例１では９はＸ方向線状電極１００〜１０３、３００〜３０３の駆動回路、１２はＸ方向線状電極２００〜２０３、４００〜４０３の駆動回路であるが、これはどの層の電極を駆動しても良い。例えばＸ方向線状電極９は１００〜１０３、２００〜２０３の駆動回路、Ｘ方向線状電極１２は３００〜３０３、４００〜４０３の駆動回路であっても良い。
【００１９】
図４は本発明の第２の実施例を示す半導体記憶装置の平面図である。ここで、図３と同一記号は同一のものを示すものとする。Ｘ方向線状電極駆動回路１２は層間切り替え回路１０、Ｘデコーダー／リード／ライト回路１９からなり、Ｙ方向線状電極駆動回路１８は層間切り替え回路１６、Ｙデコーダー回路２０からなる。
この様な配置、構成にすると、アドレスバス２１、及び、アドレス／データバス２２を各々図４のように２辺にだけ引き回せば良く、その信号伝播遅延時間の短縮を図ることも出来る。
【００２０】
図５は本発明の第３の実施例を示す半導体記憶装置のＹ方向線状電極に沿った断面図である。ここで、図２と同一記号は同一のものを示すものとする。この実施例の場合ではＹデコーダー回路１４、１７がメモリセルアレイ部の下に形成されている。
【００２１】
図６は本発明の第３の実施例を示す半導体記憶装置の平面図である。ここで、図３と同一記号は同一のものを示すものとする。Ｙデコーダー回路１４、１７がメモリセルアレイ部６の下に形成されているため、Ｙデコーダー回路１４、１７のレイアウト面積が見かけ上不要になる。尚、図６で２３、２４はアドレス／データバスの引き出し線を示す。
【００２２】
尚、本発明の第３の実施例では４層構成のメモリで説明したが、これは１層であっても良く、同様の効果がある。
【００２３】
【発明の効果】
以上述べた様に本発明によれば、層間切り替え回路により駆動される層の数が減るためそのレイアウト面積を小さく保つことができる。その結果、Ｘ方向線状電極の電極間ピッチ、及び、Ｙ方向線状電極の電極間ピッチを大きく取る必要が無く、メモリセルアレイのレイアウト面積の縮小を図ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるＸ方向線状電極に沿った断面図。
【図２】本発明の第１の実施例におけるＹ方向線状電極に沿った断面図。
【図３】本発明の第１の実施例における平面図。
【図４】本発明の第２の実施例における平面図。
【図５】本発明の第３の実施例におけるＹ方向線状電極に沿った断面図。
【図６】本発明の第３の実施例における平面図。
【図７】従来例におけるＸ方向線状電極に沿った断面図。
【図８】従来例における平面図。
【符号の説明】
１〜４            メモリ層
１００〜１０３    Ｘ方向線状電極
２００〜２０３    Ｘ方向線状電極
３００〜３０３    Ｘ方向線状電極
４００〜４０３    Ｘ方向線状電極
１１０〜１１３    Ｙ方向線状電極
２１０〜２１３    Ｙ方向線状電極
３１０〜３１３    Ｙ方向線状電極
４１０〜４１３    Ｙ方向線状電極
９、１２          Ｘ方向線状電極駆動回路
７、１０          層間切り替え回路
８、１１          Ｘデコーダー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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