(57)【要約】【課題】複数の基準電流に基づいて階調表示を行う電流出力型ドライバＩＣにおいて、各出力にカレントミラーを用いて基準電流を分配する構成で、ミラーを形成する全てのトランジスタのゲート電極が１本の信号線により接続された場合に、大多数の出力端子の電流が変化した際に、ミラーを形成するゲート信号線の電圧が変化し、所定の電流値とは異なる値を出力する。【解決手段】ゲート信号線の電位変化を抑えるために、基準電流を流すミラー元のトランジスタを大きくするか、もしくはトランジスタの数を多くする。更に、ゲート信号線電位が変化する原因である、トランジスタのドレイン電圧の変化を小さくする機能を設けた。また、ゲート電位の変化に対するドレイン電流の変化の感度を小さくすることで、大多数の出力端子の電流が変化した際でも、所定の電流値が出力できるようにした。【選択図】  図３７
2004271646.tif 000002
【特許請求の範囲】
【請求項１】
入力電流をカレントミラーにより駆動用半導体回路の少なくとも２つ以上の出力に分配するための１つもしくは複数の分配用ミラートランジスタと、
複数の階調表示用トランジスタと、
前記階調表示用トランジスタに流れる電流を外部に出力するかどうかを選択する切り替え部とを具備し、
前記すべての分配用ミラートランジスタのドレイン及びゲート電極と、前記全ての階調表示用トランジスタとが、共通ゲート線により接続された電流駆動型表示装置の駆動用半導体回路において、
前記分配用ミラートランジスタのチャネル面積の総和は、前記分配用ミラートランジスタと前記共通ゲート線により接続された前記階調表示用トランジスタのチャネル面積の総和の０．０１倍以上０．５倍以下である駆動用半導体回路。
【請求項２】
前記複数の階調表示用トランジスタとは、（１）入力映像信号のビット数以上の個数の階調表示用トランジスタ、または（２）表示階調数より一つ少ない個数の階調表示用トランジスタである請求項１記載の駆動用半導体回路。
【請求項３】
前記分配用ミラートランジスタのチャネル面積の総和は、前記分配用ミラートランジスタと前記共通ゲート線により接続された前記階調表示用トランジスタのチャネル面積の総和の０．０５倍以上０．５倍以下である請求項１記載の駆動用半導体回路。
【請求項４】
ゲート電圧値により流れる電流が制御される複数の階調表示用トランジスタと、
前記階調表示用トランジスタに流れる電流を外部に出力するかどうかを選択する入力映像信号のビット数と同数の切り替え部と、
ソースドレイン間が短絡された、少なくとも１つの電流経路形成用トランジスタとを具備し、
前記階調表示用トランジスタは、前記切り替え部を介して外部に電流を出力し、前記１つ電流経路形成用トランジスタに対し、前記切り替え部と状態が反対となる１つの第２の切り替え部が接続され、
前記第２の切り替え部は前記電流経路形成用トランジスタの数に応じて、前記入力映像信号の最上位ビットから用意された数だけ順に、前記切り替え部の前記階調表示用トランジスタと接続される端子と接続されることで、前記階調表示用トランジスタには常にゲート電圧に応じたドレイン電流が流れる駆動用半導体回路。
【請求項５】
前記複数の階調表示用トランジスタとは、（１）入力映像信号のビット数以上の個数の階調表示用トランジスタ、または（２）表示階調数より一つ少ない個数の階調表示用トランジスタである請求項４記載の駆動用半導体回路。
【請求項６】
前記少なくとも１つの電流経路形成用トランジスタとは、入力映像信号のビット数と同じ個数の電流経路形成用トランジスタである請求項４記載の駆動用半導体回路。
【請求項７】
ゲート電圧値により流れる電流が制御される複数の階調表示用トランジスタと、
前記階調表示用トランジスタに流れる電流を外部に出力するかどうかを選択する入力映像信号のビット数と同数の切り替え部と、
一端が正電源と接続された、少なくとも１つの抵抗素子とを具備し、
前記階調表示用トランジスタは、前記切り替え部を介して外部に電流を出力し、前記少なくとも１つの抵抗素子に対し、前記切り替え部と状態が反対となる１つの第２の切り替え部が接続され、
前記第２の切り替え部は前記抵抗素子の数に応じて、前記入力映像信号の最上位ビットから用意された数だけ順に、前記切り替え部の前記階調表示用トランジスタと接続される端子と接続されることで、前記階調表示用トランジスタは常にゲート電圧に応じたドレイン電流が流れる駆動用半導体回路。
【請求項８】
前記複数の階調表示用トランジスタとは、（１）入力映像信号のビット数以上の個数の階調表示用トランジスタ、または（２）表示階調数より一つ少ない個数の階調表示用トランジスタである請求項７記載の駆動用半導体回路。
【請求項９】
前記少なくとも１つの抵抗素子とは、入力映像信号のビット数と同じ個数の抵抗素子である請求項７記載の駆動用半導体回路。
【請求項１０】
入力電流をカレントミラーにより駆動用半導体回路の少なくとも２つ以上の出力に分配するための１つもしくは複数の分配用ミラートランジスタと、
複数の階調表示用トランジスタと、
前記階調表示用トランジスタに流れる電流を外部に出力するかどうかを選択する切り替え部とを具備する駆動用半導体回路において
前記複数の階調表示用トランジスタのチャネル幅／チャネル長の値が０．０１以上０．６以下である駆動用半導体回路。
【請求項１１】
前記複数の階調表示用トランジスタとは、（１）入力映像信号のビット数以上の個数の階調表示用トランジスタ、または（２）表示階調数より一つ少ない個数の階調表示用トランジスタである請求項１０記載の駆動用半導体回路。
【請求項１２】
請求項１記載の駆動用半導体回路を、有機発光素子を用いた表示パネルに用いた駆動用半導体回路を用いた表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機電界発光素子など、電流量により階調表示を行う表示装置に用いる電流出力を行う駆動用半導体回路に関する。
【０００２】
【従来の技術】
有機発光素子は、自発光素子であるため、液晶表示装置で必要とされるバックライトが不要であり、視野角が広いなどの利点から、次世代表示装置として期待されている。
【０００３】
有機発光素子のように、素子の発光強度と素子に印加される電界が比例関係とならず、素子の発光強度と素子を流れる電流密度が比例関係にあるため、素子の膜厚のばらつき及び入力信号値のばらつきに対し、発光強度のばらつきは電流制御により階調表示を行うほうが小さくすることができる（たとえば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−２７６１０８号公報
【０００５】
【発明が解決しようとする課題】
有機発光素子においては、輝度は電流に対して比例し、電圧に対しては比例しない。従って、階調表示を行うには一般的には、階調データに応じた電流を有機発光素子に流す。
【０００６】
有機発光素子などの電流駆動型素子を用いたパッシブマトリクス型の表示装置の例を図２３に示す。
【０００７】
セグメント信号線２３２とコモン信号線２３３の交点となる各画素に有機発光素子２０４を配置し、セグメントドライバ１７およびコモンドライバ２４を制御することで表示がなされる。
【０００８】
線順次走査により表示を行い、選択行ではコモン信号線２３３はローレベルの電圧が印加され、非選択行では電源２３４によりアノード信号線２３２よりもハイレベルの信号が印加される。これにより非選択行の有機発光素子２０４は非点灯状態となり、選択行の有機発光素子２０４はセグメントドライバ１７から出力される電流量に応じた輝度で発光する。図２３の例では２行目が選択された例となっている。コモンドライバ２４により１行目から最終行まで順に行を選択することで１フレームが形成される。
【０００９】
このように有機発光素子を用いた表示装置においてはセグメントドライバ１７は電流出力型のドライバＩＣとする必要がある。
【００１０】
アクティブマトリクス型表示装置の例を図２０、２１に示す。
【００１１】
図２０の例は、画素２０８にカレントコピア回路を形成したもので、行選択時にゲート信号線１（２０５）の操作により、トランジスタ２０２ｃおよび２０２ｄを導通状態とし、ソース信号線２０１に流れる電流を画素２０８に取り込む。２０２ａに流れる電流に応じたゲート電圧を蓄積容量２０３に蓄える。非選択期間にはゲート信号線２０５および２０６を操作し、トランジスタ２０２ｃ及び２０２ｄを非導通状態、２０２ｂを導通状態として、先に蓄積容量２０３に蓄積された電荷に基づいた電流がトランジスタ２０２ａに流れ、導通状態となった２０２ｂを介して有機発光素子２０４に電流を供給する。つまりソース信号線２０１に流れる電流に応じた電流が有機発光素子２０４に流れる。従ってソースドライバ１７は電流出力型のドライバＩＣである必要がある。
【００１２】
図２１の例でも同様に、ゲートドライバ２４の制御によりソース信号線２０１に流れる電流を画素２０８に取り込み、トランジスタ２１２ｅに電流が流れる。２１２ｅとカレントミラーを形成する２１２ａにより有機発光素子２０４に電流が流れる。カレントミラー比×ソース信号線を流れる電流が有機発光素子に流れるため、ソースドライバ１７はやはり電流出力型のＩＣである。
【００１３】
電流出力型のＩＣの場合、１階調あたりに流す電流を決める元となる電流（基準電流）を設ける。
【００１４】
ドライバＩＣ１７は２つの基準電流生成部１０と、電流出力段１４からなっている。
【００１５】
電流出力段１４の例を図３に示す。電流出力段は、基準電流１９及び階調データ３５により決められる電流値を電流出力３４よりドライバＩＣ１７外部に出力する役割を持ち、液晶等で用いられるの電圧出力ドライバにおけるデジタルーアナログ変換部に相当する。
【００１６】
具体的には、基準電流１９をトランジスタ３２及び３３からなるカレントミラー構成により分配を行っている。またトランジスタ３３は階調表示用電流源として、少なくとも階調表示数ー１個のトランジスタが用意される。
【００１７】
階調データ３５に応じてオンオフされるスイッチ３８により、階調表示用電流源３３が電流出力３４に接続される個数を変化させることにより、入力階調データに応じた電流値が電流出力３４に出力される。
【００１８】
図３の例では、階調０の時にはどの電流源３３も出力３４に接続されず、電流０が出力される。階調１の時にはＤ０［０］に接続されたスイッチ３８のみオンとなり電流源１つ分の電流が出力される。階調２〜７においても同様に説明可能である。またこの例では３ビット入力で説明を行ったが、一般のＭビット入力においても同様に実現可能である。
【００１９】
このように構成された電流ドライバＩＣ１７を用いて、図３３に示すような表示を行うと、３３４に示す行は、他の行の白表示に比べ輝度が高くなり、３３５に示す部分は、他の行の白表示に比べ輝度が低くなる現象が、発生しやすい。
【００２０】
本発明では隣接配置されたドライバＩＣ１７間で、基準電流のばらつきを小さくし、電流出力元が異なるＩＣ１７間の隣接画素において、中間調表示時にソース信号線に出力される電流のばらつきが１％以内とするように、基準電流発生部の構成を考えた。
【００２１】
【課題を解決するための手段】
第１の本発明は、入力電流をカレントミラーにより駆動用半導体回路の少なくとも２つ以上の出力に分配するための１つもしくは複数の分配用ミラートランジスタ（図３、３２）と、
複数の階調表示用トランジスタ（図３、３３ａ〜３３ｃ）と、
前記階調表示用トランジスタ（３３ａ〜３３ｃ）に流れる電流を外部に出力するかどうかを選択する切り替え部（図３、３８ａ〜３８ｃ）とを具備し、
前記すべての分配用ミラートランジスタ（３２）のドレイン及びゲート電極と、前記全ての階調表示用トランジスタ（３３ａ〜３３ｃ）とが、共通ゲート線（図３、３７）により接続された電流駆動型表示装置の駆動用半導体回路において、
前記分配用ミラートランジスタ（３２）のチャネル面積の総和は、前記分配用ミラートランジスタ（３２）と前記共通ゲート線（３７）により接続された前記階調表示用トランジスタ（３３ａ〜３３ｃ）のチャネル面積の総和の０．０１倍以上０．５倍以下である駆動用半導体回路である。
【００２２】
第２の本発明は、前記複数の階調表示用トランジスタとは、（１）入力映像信号のビット数以上の個数の階調表示用トランジスタ、または（２）表示階調数より一つ少ない個数の階調表示用トランジスタである第１の本発明の駆動用半導体回路である。
【００２３】
第３の本発明は、前記分配用ミラートランジスタのチャネル面積の総和は、前記分配用ミラートランジスタと前記共通ゲート線により接続された前記階調表示用トランジスタのチャネル面積の総和の０．０５倍以上０．５倍以下である第１の本発明の駆動用半導体回路である。
【００２４】
第４の本発明は、ゲート電圧値により流れる電流が制御される複数の階調表示用トランジスタ（図４０、３３ａ〜３３ｃ）と、
前記階調表示用トランジスタ（３３ａ〜３３ｃ）に流れる電流を外部に出力するかどうかを選択する入力映像信号のビット数と同数の切り替え部（図４０、１１３）と、
ソースドレイン間が短絡された、少なくとも１つの電流経路形成用トランジスタ（図４０、４０１）とを具備し、
前記階調表示用トランジスタ（３３ａ〜３３ｃ）は、前記切り替え部（１１３）を介して外部に電流を出力し、前記１つ電流経路形成用トランジスタ（４０１）に対し、前記切り替え部（１１３）と状態が反対となる１つの第２の切り替え部（図４０、４０３）が接続され、
前記第２の切り替え部（４０３）は前記電流経路形成用トランジスタ（４０１）の数に応じて、前記入力映像信号の最上位ビットから用意された数だけ順に、前記切り替え部（１１３）の前記階調表示用トランジスタ（３３ａ〜３３ｃ）と接続される端子と接続されることで、前記階調表示用トランジスタ（３３ａ〜３３ｃ）には常にゲート電圧に応じたドレイン電流が流れる駆動用半導体回路である。
【００２５】
第５の本発明は、前記複数の階調表示用トランジスタとは、（１）入力映像信号のビット数以上の個数の階調表示用トランジスタ、または（２）表示階調数より一つ少ない個数の階調表示用トランジスタである第４の本発明の駆動用半導体回路である。
【００２６】
第６の本発明は、前記少なくとも１つの電流経路形成用トランジスタとは、入力映像信号のビット数と同じ個数の電流経路形成用トランジスタである第４の本発明の駆動用半導体回路である。
【００２７】
第７の本発明は、ゲート電圧値により流れる電流が制御される複数の階調表示用トランジスタ（図４３、３３ａ〜３３ｃ）と、
前記階調表示用トランジスタ（３３ａ〜３３ｃ）に流れる電流を外部に出力するかどうかを選択する入力映像信号のビット数と同数の切り替え部（図４３、１１３）と、
一端が正電源と接続された、少なくとも１つの抵抗素子（図４３、４３１）とを具備し、
前記階調表示用トランジスタ（３３ａ〜３３ｃ）は、前記切り替え部（１１３）を介して外部に電流を出力し、前記少なくとも１つの抵抗素子（４３１）に対し、前記切り替え部（１１３）と状態が反対となる１つの第２の切り替え部（図４０、４０３）が接続され、
前記第２の切り替え部（４０３）は前記抵抗素子（４３１）の数に応じて、前記入力映像信号の最上位ビットから用意された数だけ順に、前記切り替え部（１１３）の前記階調表示用トランジスタ（３３ａ〜３３ｃ）と接続される端子と接続されることで、前記階調表示用トランジスタ（３３ａ〜３３ｃ）には常にゲート電圧に応じたドレイン電流が流れる駆動用半導体回路である。
【００２８】
第８の本発明は、前記複数の階調表示用トランジスタとは、（１）入力映像信号のビット数以上の個数の階調表示用トランジスタ、または（２）表示階調数より一つ少ない個数の階調表示用トランジスタである第７の本発明の駆動用半導体回路である。
【００２９】
第９の本発明は、前記少なくとも１つの抵抗素子とは、入力映像信号のビット数と同じ個数の抵抗素子である第７の本発明の駆動用半導体回路である。
【００３０】
第１０の本発明は、入力電流をカレントミラーにより駆動用半導体回路の少なくとも２つ以上の出力に分配するための１つもしくは複数の分配用ミラートランジスタ（図３、３２）と、
複数の階調表示用トランジスタ（図３、３３ａ〜３３ｃ）と、
前記階調表示用トランジスタ（３３ａ〜３３ｃ）に流れる電流を外部に出力するかどうかを選択する切り替え部（図３、３８ａ〜３８ｃ）とを具備する駆動用半導体回路において
前記複数の階調表示用トランジスタ（３３ａ〜３３ｃ）のチャネル幅／チャネル長の値が０．０１以上０．６以下である駆動用半導体回路である。
【００３１】
第１１の本発明は、前記複数の階調表示用トランジスタとは、（１）入力映像信号のビット数以上の個数の階調表示用トランジスタ、または（２）表示階調数より一つ少ない個数の階調表示用トランジスタである第１０の本発明の駆動用半導体回路である。
【００３２】
第１２の本発明は、第１の本発明の駆動用半導体回路を、有機発光素子を用いた表示パネルに用いた駆動用半導体回路を用いた表示装置である。
【００３３】
【発明の実施の形態】
ドライバＩＣ１７は２つの基準電流生成部１０と、電流出力段１４からなっている。
【００３４】
電流出力段１４の例を図３に示す。電流出力段は、基準電流１９及び階調データ３５により決められる電流値を電流出力３４よりドライバＩＣ１７外部に出力する役割を持ち、液晶等で用いられるの電圧出力ドライバにおけるデジタルーアナログ変換部に相当する。
【００３５】
具体的には、基準電流１９をトランジスタ３２及び３３からなるカレントミラー構成により分配を行っている。またトランジスタ３３は階調表示用電流源として、少なくとも階調表示数ー１個のトランジスタが用意される。
【００３６】
階調データ３５に応じてオンオフされるスイッチ３８により、階調表示用電流源３３が電流出力３４に接続される個数を変化させることにより、入力階調データに応じた電流値が電流出力３４に出力される。
【００３７】
図３の例では、階調０の時にはどの電流源３３も出力３４に接続されず、電流０が出力される。階調１の時にはＤ０［０］に接続されたスイッチ３８のみオンとなり電流源１つ分の電流が出力される。階調２〜７においても同様に説明可能である。またこの例では３ビット入力で説明を行ったが、一般のＭビット入力においても同様に実現可能である。
【００３８】
またカレントミラーを形成する３２及び３３は必ずしも１対１である必要はなく、任意のミラー比を取ることが可能である。また図３では分配用ミラートランジスタ３２は１つで書いたが、複数のトランジスタで構成してもよい。
【００３９】
図３では３つのデジタルアナログ変換部３６により３出力を行った例で示したが、一般にＭチャンネル出力ドライバＩＣの場合、３６をＭ個並べればよい。
【００４０】
一方基準電流１９を生成する方法として、一般的には図５に示すような定電流回路を用いる。信号線１９に出力される電流値は、電源５１と基準電圧信号線１５の電位差を抵抗素子１１の抵抗値で割った値が出力される。
【００４１】
以上のような構成を用いることで基準電流と入力データに応じた電流値が出力される電流ドライバＩＣ１７ができる。
【００４２】
一般にドライバＩＣは、図２に示すようにパネルの額縁部に配置されることが多い上に、額縁サイズを小さくしたいため、一般的には細長い形状で作成されることが多い。出力パッドが並ぶ辺が長辺となる。従って図３に示したデジタルアナログ変換部３６は横に長く配置することが多い。そのため、分配用ミラートランジスタ３２から離れた場所に、カレントミラーの受けとなるトランジスタが配置される可能性が高くなる。この場合、ミラーを形成する１対のトランジスタの組において、移動度や閾値電圧が異なる可能性があり、実際のミラー比が設計値とは異なる。ドライバＩＣは一般にクリスタルシリコンでできており、トランジスタの特性は、ウエハ面内でなだらかに変化すると考えられる。例えば図２６（ａ）の２６１から２６３のような閾値電圧のチップ内分布があげられる。この分布により図２６（ｂ）に示すように同一デジタルアナログ変換部を並べたとしても出力電流が２６１ｂから２６３ｂに示すように変化する。このときに図１に示すような２つのドライバを並べた構成を考えた場合、図２７に示すようにドライバＩＣ１７の境界で、出力電流におおきなずれが発生し、ブロックむらとして表示に影響を与える。
【００４３】
そこで図１で用いる電流ドライバＩＣ１７は基準電流源１０をチップの両端に用意し、図４に示すようにチップの両端から基準電流を供給し、共通ゲート線３７を２つのトランジスタ３２間の抵抗が数キロオームから数メガオーム程度となるように配線した。
【００４４】
これにより、最も分配用ミラートランジスタ３２ａから離れていたＮ番目の出力（ＩｏｕｔＮ、３４ｃ）の近接にミラートランジスタ３２ｂが配置される。
【００４５】
図２８（ａ）に示したような閾値電圧の分布があった場合、１９ａ及び１９ｂから電流Ｉ１が流れるとき、３２ａ及び３２ｂのゲート電圧はそれぞれ異なり、（３２ａのゲート電圧）＜（３２ｂのゲート電圧）となる。この電圧値をそれぞれＶｇ１、Ｖｇ２とする。共通ゲート線３７の抵抗を高くすることにより、入力基準電流１９ａ及び１９ｂがロスすることなく、共通ゲート線３７の両端の電位差を発生させることができる。図２８（ｂ）に示すようにＩｏｕｔ１に違いゲート線の電圧はＶｇ１に、ＩｏｕｔＮに近いゲート線の電圧はＶｇ２にできる。出力電流値は図２８（ｃ）のようになり、少なくともチップの両端の出力電流値はほぼ等しい値Ｉ１にすることが可能である。
【００４６】
以上のような電流出力段１４の構成を用いることで、図１のように２つのドライバＩＣ１７を並べた場合、基準電流１９ｂ及び１９ｃの入力が同一であればＩｏｕｔＮ及びＩｏｕｔ（Ｎ＋１）の出力電流が全白時にＩ１となるため、ブロックむらがない表示が可能である。
【００４７】
つまりブロックむらの発生を抑えるには、異なるＩＣ間で隣接する基準電流１９のばらつきが小さいことが重要である。
【００４８】
この基準電流１９のばらつきを少なくするために図１及び図１２の構成を考案した。
【００４９】
第１の方法である図１について説明を行う。
【００５０】
図１の方法では、チップ内の２つの基準電流源を形成するために、図５で示した構成要素が２つずつ、チップ内に内蔵されている。また、抵抗素子１１については２パーツに分割し、全部で４パーツ存在する。抵抗値の精度の問題から通常抵抗は外付けとすることが多いが、本発明では内蔵する構成とした。外付け部品を少なくすることが可能であり、コスト及び実装面積が削減可能である。
【００５１】
ドライバＩＣ１７を１つ使いにした場合、もしくは複数チップ使用の場合において、他のドライバＩＣと隣接しない場合、電流源は図１の１０ａに示すような構成とする。
【００５２】
２つのドライバＩＣ１７が接する場合における電流源の構成は図１の中央部に示した２つの電流源の構成のようになる。外部配線１６により２つ必要な抵抗素子１１のうち一方を異なるＩＣ１７から取り込むようにした。ドライバ１７ａの右端の定電流源回路を図９（ａ）に、ドライバ１７ｂの左端の定電流源回路を図９（ｂ）に示す。図９の各構成要素についた番号は図１と対応している。
【００５３】
抵抗素子１１は隣り合うＩＣ１７の両方から１つずつ持ってきている。図９（ａ）では１１ｄはＩＣ１７ａから、１１ｅはＩＣ１７ｂのものである。また図９（ｂ）では１１ｃはＩＣ１７ａから、１１ｆはＩＣ１７ｂのものである。抵抗素子１１の抵抗値を図９のように定義すると、１９ｂに流れる電流（Ｉ１９ｂ）はＶｓｔｄ１／（Ｒ１＋Ｒ２）であり、１９ｃに流れる電流（Ｉ１９ｃ）はＶｓｔｄ２／（Ｒ３＋Ｒ４）となる。１５ａ及び１５ｂの基準電圧信号線はＩＣ１７外部にて接続するので、Ｖｓｔｄ１＝Ｖｓｔｄ２となる。従ってＩ１９ｂとＩ１９ｃが異なる要因になるのは、４つの抵抗素子１１のばらつきによる。ＩＣ１７内部で抵抗を作成するには、拡散抵抗とポリシリコン抵抗がある。よりばらつきの少ない抵抗を作成するには、ポリシリコン抵抗を用いるほうがよく、チップ間及びロット間を含めるとおよそ５％程度のばらつきである。しかし、同一チップ内に近接して２つの抵抗素子１１を作成した場合、抵抗値のばらつきは０．１％程度となる。よって図１及び図９に示す抵抗素子１１ｃと１１ｄ間（Ｒ３とＲ２）、１１ｅと１１ｆ間（Ｒ１とＲ４）のばらつきは０．１％に抑えられる。従って、Ｉ１９ｂとＩ１９ｃ間でのばらつきの要因となる（Ｒ１＋Ｒ２）と（Ｒ３＋Ｒ４）間のばらつきは、０．１の２乗平均である０．１４％となる。
【００５４】
このように、電流値を決める抵抗を隣接する２つのチップから相互にとることで、チップ間及びロット間ばらつきとは無関係となり、５％程度ばらつきのあるポリシリコン抵抗でも実用可能となる。よって、内蔵抵抗、ブロックむらのできないドライバＩＣ１７が実現可能である。
【００５５】
図１では２個のドライバＩＣ１７で説明を行ったが、一般にＭ個のドライバＩＣを並べた場合にも同様に実施が可能である。その例を図２９に示す。
【００５６】
図１３は第２の実施の形態である。
【００５７】
図１と異なる点は、抵抗素子１１の接続方法である。４つの抵抗素子とも、外部接続端と逆の端子は電源と接続されている。
【００５８】
基準電流生成部の回路図を図１５に示す。なおここでは基準電圧信号線１５はＩＣチップ外で接続している。
【００５９】
基準電流１９のばらつきは、第１の実施例と同様に、抵抗値のばらつきにより決まる。Ｒ２１とＲ２２、Ｒ３１とＲ３２は同一チップ内にあるため、この間のばらつきは０．１％程度となる。従って、Ｒ２２とＲ３１の合成抵抗であるＲｂとＲ２１とＲ３２の合成抵抗であるＲｃ間でのばらつきは０．１４％のばらつきとなる。
【００６０】
この場合にもチップ間ばらつきの影響が見かけ上なくなるため、ポリシリコン抵抗で作成しても、ブロックむらのない表示が可能となる。
【００６１】
以上の説明において、基準電圧信号線１５は外部よりアナログ電圧を入力した例で説明を行ったが、図５の構成を図６に示すようにして、アナログ電圧をプログラマブルに変更できるようにしてもよい。図６では、制御データ６３に応じて、スイッチ６２のオンオフ状態が変化し、基準電圧１５の値が変化する。制御データ６３に応じて、基準電流１９の値ひいては表示パネルの輝度を変えることが可能である。第１の実施例では図７のように、第２の実施例では図１４に示すような構成となる。なお図１のように複数のドライバＩＣ１７を用いる場合、図７の回路をＩＣ１７ごとに個別に動作させてもよいが、図１０に示すように複数の基準電流発生回路に供給する基準電圧信号線１５を１つの電圧調節部６５により制御してもよい。このようにＩＣ１７内部において、基準電流１９を調整できるような構成にすることで、例えば図３０に示すような携帯情報端末において、電池のもちをよくするために、ボタン３０２が操作されたときには、通常の輝度で表示を行い、ある一定期間がたった後には輝度を低下させるということが可能となる。具体的には、ボタン３０２において入力が発生したときにＣＰＵ３１２に情報転送する。ＣＰＵはコントローラ３１３に信号を送り、コントローラ３１３により、ドライバＩＣ１７内部の制御データを書き換え、基準電圧１５をあらかじめ定められたデフォルト値に設定する。一方、ＣＰＵ３１２にて、ある一定時間をカウントし、一定時間後にはコントローラ３１３に再び信号を送り、コントローラ３１３はドライバＩＣ１７の制御データを書き換え、基準電圧信号線１５の電圧を低下させることで、輝度を下げる。極端には、基準電流がほとんど流れないような基準電圧１５の設定が電圧調整部６５により行えるようにしてもよい。これにより、ドライバＩＣ１７内部に流れる電流値を下げることが可能であり、さらに、表示素子に流れる電流も下げることで、消費電力を下げることも可能となる。
【００６２】
他にも、図３１のボタンなど３０２に代わって、光センサを用いれば、表示パネルの周辺環境（周りの明るさ）により、輝度を調整できるという利点がある。このドライバＩＣ１７が主に用いられる有機発光素子では、暗闇の中では視認性が高く、明るい外光下（例えば太陽光下）では視認性が低い。そこで、光センサにより、周囲の照度が高いときには、ＣＰＵ、コントローラの制御により、ドライバＩＣ１７の基準電流をたくさん流すようにし、周囲の照度が低いときには、ドライバＩＣ１７の基準電流を少なくするようにするということが可能である。周囲の環境に応じて最も見やすい輝度で表示するという制御が可能になるという利点がある。
【００６３】
このドライバＩＣ１７が複数用いられ、図１に示す第１の形態を実施する場合には、図７のような構成となる。ここでは、定電流源回路は１つしか記載していないが、複数の定電流源回路を１つの電圧調節部６５で制御してもよい。例えば図１０のような構成が考えられる。
【００６４】
低電力化への方法としては、図２５のような構成をとることも可能である。図１の構成に対し、基準電流線１９にスイッチ２５１を設けた。スイッチ２５１を非導通状態とすることで、基準電流を０にすることができ、ＩＣ１７内部で消費する電力を削減することが可能である。
【００６５】
温度特性を持つ表示素子を表示部に用いた表示装置においては、温度特性を補償するための機能が必要となる。例えば、温度によって電流−輝度特性が変化し、同一電流入力に対し、輝度が変化するということが発生する素子もある。
【００６６】
輝度を一定に保つには、温度に応じて基準電流を変化させればよい。例えば図６に示した温度補償素子６１を抵抗１１に並列に接続する方法がある。これにより、合成抵抗値は温度により変化し、基準電流１９も変化する。この変化を温度特性を補償するような方向に変化させることで、温度変化に強い表示装置を実現することが可能となる。
【００６７】
図１の構成において温度特性補償を行う場合には図１２のように温度補償素子１２１をつければよい。温度によって、基準電流を決める抵抗値が変化するため温度特性補償が可能となる。
【００６８】
ポリシリコン抵抗のばらつきはチップ内近接ではおよそ０．１％、チップ間、ロット間では５％程度である。この範囲であれば、本発明を用いることでブロックむらをなくすことができる。しかし、プロセス上の問題等でばらつきが大きくなることもある。ばらつきが大きくなると不良品となり、ドライバＩＣ１７の歩留まりが低下する。そこで、図８に示すように、抵抗素子１１の抵抗値を調整できるような機能を設けることで、ばらつき範囲からはずれたドライバＩＣも、ばらつき範囲内の値にすることで、良品とすることが可能となる。
【００６９】
具体的には抵抗素子１１を複数のパーツに分割する。複数のパーツのうちのいくつかのパーツは配線ショートする。抵抗素子１１ａの抵抗値を大きくするには、短絡した８１の配線をＦＩＢ等でパターンカットすればよい。抵抗値をどれだけ大きくするかは、パターンカットする８１の数で調整可能である。抵抗素子１１ｂについても同様であり、本発明で用いたすべての抵抗素子１１に適応可能である。
【００７０】
このようにより多くのドライバＩＣを良品とできる構成とすることで、歩留まりが上昇し、低コストかつむらの少ない表示装置が実現可能となる。
【００７１】
電流出力段１４が図３及び図４で示す構成である場合、先に述べたとおり、図２６（ａ）に示すようなしきい値特性を持つウエハーを使用したときに、出力電流が端子ごとに傾斜を持って出力される。図４の構成により、左右端の電流値はほぼ同一にすることが可能であるが、全出力端子にわたってそろえることは難しい。一般的には隣接間の出力ばらつきが１％以内であれば、表示に支障はなく、閾値特性の傾きがその範囲内であればよい。しかし、ＩＣ作成時のプロセスばらつき、製膜装置の状態等によっては傾きが急になることがあり、その場合、該当するＩＣは不良品となり歩留まりが悪くなることが考えられる。
【００７２】
そこで、本発明ではさらに、図２６（ａ）のような傾きによらず、均一な表示が実現できる構成を実現し、さらにそのＩＣを複数個使ったときのブロックむらを防ぐ方法を考案した。
【００７３】
均一表示を実現するために、基準電流を各出力に分配し、出力ごとに設けられた基準電流を元に、階調表示を行うことにする。電流分配を行う方法を図１６及び１７に、出力段の構成を図１１に示す。
【００７４】
各出力への基準電流の分配は３段階により行われる。１つの基準電流源１６１（親電流源）からまずＮ個の電流源１６２（子電流源）に電流を分配する。さらに子電流源１６２の電流をＭ個の電流源３２（孫電流源）に分配する。これにより、１つの基準電流から、Ｍ×Ｎ個に電流を分配することが可能となった。
【００７５】
この図では１つの電流源をＭ×Ｎ個に分配するにあたり、２回に分けて電流分配を行っている。分配回数に付いては１回でも、３回以上であっても実現可能であるが、２から３回で分割を行うことが最もよい。
【００７６】
各分配手段における電流ばらつきが、分配回数の増加に伴い出力電流のばらつきとして影響する。各分配段階でのばらつきの２乗平均として、出力に影響を及ぼすため、隣接出力のばらつきを１％以内に収めるためには、分配回数を少なくするか、１回の分配でのばらつきを小さくする必要がある。１回の分配でのばらつきを小さくするには一般的にはトランジスタサイズを大きくするしかなく、トランジスタサイズの増大はチップ面積の増大にもつながり、ＩＣ１７のチップが大きくなるという欠点がでる。また分配回数がおおいとそれだけトランジスタの数も多くなるため、これもまたチップ面積が増大する。それゆえ分配回数は多くても３回程度である。
【００７７】
一方、１回ですべての出力に分配する場合は出力数が３０以内のものでは有効であるが、１００出力を超えるドライバＩＣでは適用しにくい。１回の分配で出力数だけ電流を分配するには少なくとも、出力数＋１個のトランジスタからなるカレントミラーを形成する必要がある。カレントミラーは一般的にはミラーを形成するトランジスタ同士を近接配置することで、近接ではトランジスタ特性がほぼ等しいということを利用して、ミラーを行っている。出力数＋１個のカレントミラーを形成すると、ミラー元のトランジスタと、ミラー先のトランジスタの配置が遠くなるものが発生するため、正確にミラーすることがしにくくなる。１回に分配する個数を多くても３０個程度にすることが望ましい。
【００７８】
図１７に電流分配の方法を示す。基準電流１９に対し、親電流源１６１とトランジスタ１７１によりＮ個の電流に分配する。このとき、トランジスタの組１７４と１６１は近接に配置し、Ｎ個の電流にばらつきがないようにする。次に、分配された各電流をさらにＭ個の電流に分配する。このときもトランジスタ１６２と１７５は近接に配置し、特性ばらつきによる電流ばらつきを抑える。出力ごとに基準電流を分配できた。この分配した電流１１５（孫基準電流）を元に図１１に示すような構成で、入力階調データに応じた電流を出力線１１４から出力する。（この例では６ビットのデータに応じて、適切な電流量を出力する）なおＭ及びＮは２以上３０以下が好ましい。
【００７９】
ドライバＩＣ１７は、長方形型に作成されることが多く、その長辺側に出力パットを並べることが多い。電流出力段１４の各出力はチップ面積の有効利用から、当該出力パッドの近くに置くことが多い。そのため、Ｍ×Ｎ出力のドライバＩＣでは、１番目の出力段と、Ｍ×Ｎ番目の出力段は１０〜２５ｍｍ程度はなれていることが多い。１つの基準電流を、Ｍ×Ｎ個に分配する際には、各出力までの引きまわしも重要になる。図１７の構成では、カレントミラーを形成し、電圧の形で情報を受け渡す部分については、近接に配置し、電流の形で情報が受け渡されるところで、出力段の近傍まで引きまわしを行うようにした。このようにすることで、１０〜２５ｍｍ離れた出力へもばらつき少なく分配が可能となる。
【００８０】
さて、以上のような出力電流段を持つドライバＩＣ１７を複数個用いて表示を行う場合に、ブロックむらを防ぐには、各ＩＣに同一量の基準電流を供給する必要がある。
【００８１】
図１８に２つのドライバＩＣ１７間で基準電流１９のばらつきが小さくなる構成を示す。
【００８２】
基準電流値を決める基準電圧１５は外部で接続することで、同一電圧が供給される。次に抵抗素子１１は第１及び第２の実施の形態と同様に２つに分割し、１つを隣接ＩＣ、１つを当該ＩＣに内蔵されたものを用いることで、１１ｂ、１１ｃの合成抵抗値と１１ａ、１１ｄの合成抵抗値間のばらつきは、内蔵ポリシリコン抵抗のチップ内ばらつきである０．１％の２乗平均である０．１４％程度である。基準電流は０．１４％のばらつきですむ。これは実施例１及び２と同等である。
【００８３】
本発明における電流出力段での電流ばらつきは、基準電流１９のばらつきが０．１４％であることを考慮すると、デジタルアナログ変換部３６に用いられるトランジスタのばらつきは０．５％以下である必要がある。この条件では、チップ内隣接端子間ばらつきが０．５％以下、チップ間隣接端子ばらつきが０．７２％＝（０．１４＾２＋０．５＾２＋０．５＾２）以下となる。全ての隣接端子間でばらつきが１％以下を実現できる。そのためには階調表示用電流源３３のトランジスタサイズは、図１９に示したトランジスタサイズと出力電流ばらつきの関係から３３平方μｍ以上必要である。
【００８４】
このように構成された電流ドライバＩＣ１７を用いて、図３３に示すような表示を行うと、３３４に示す行は、他の行の白表示に比べ輝度が高くなり、３３５に示す部分は、他の行の白表示に比べ輝度が低くなる現象が、発生しやすい。
【００８５】
輝度が高くなる部分３３４（ここでは輝線と呼ぶ）は、ドライバＩＣ１７の端子で黒信号を出力する端子の数が少なくなる行で発生し、輝度が低くなる部分３３５（ここでは黒線と呼ぶ）は、ドライバＩＣ１７の端子で黒信号を出力する端子の数が多くなる行で発生する。
【００８６】
図２０もしくは図２１のような画素構成を持つ表示装置において、ドライバＩＣ１７の出力端子に接続されたソース信号線の電圧は、図３３の３３６に示した信号線及び３３７に示した信号線において、図３４に示すような、電圧波形となる。ここで、Ｖｂは画素が黒を表示するときの電圧で、Ｖｗは画素が白を表示するときの電圧である。
【００８７】
列３３６に対応するソース信号線の電圧波形は、図３４（ａ）に示すように図３３に示した画像に対応して、３４１の期間では黒を示す電圧を、３４２の期間では白を示す電圧を、３４３の期間では黒を示す電圧を出力する。
【００８８】
一方、列３３７に対応するソース信号線の電圧波形は、図３４（ｂ）に示すように、１フレームの全ての期間において、白を示す電圧を出力する。このとき、３３４で示した行の表示期間では電圧が低下する方向にハザードが発生し、より輝度が高くなる。３３５で示した行の表示期間では電圧が上昇する方向にハザードが発生し、より輝度が低くなる。その結果、図３３の３３４では、他の白表示時に比べ輝度が高くなるため輝線が発生し、３３５では、他の白表示時に比べ輝度が低くなるため、黒線が発生する。
【００８９】
このようなソース信号線電圧にハザードが出る要因について説明を行う。
【００９０】
ドライバＩＣ１７の出力段回路と、表示パネル部の画素２０８を接続したときの回路を図３５に示す。この例では、３３６、３３７に対応する２列のみを示す。なお、ここでは階調データが２ビットのときで説明を行うが、一般にＮビットでも同様な説明が可能である。
【００９１】
図３３の３３８に対応する期間では、階調データ３５３ａは黒データを、３５３ｂでは白データを出力数する。これにより、スイッチ３８ａ及び３８ｂは非導通状態となり、３８ｃと３８ｄは導通状態となる。これにより、トランジスタ３３のドレイン電圧は、３５１ａと３５１ｂではドライバＩＣ１７のグランド電位に近い値（図３６に示した電圧Ｖｄｂ）となり、３５１ｃ及び３５１ｄは、ソース信号線２０１ｂの電位Ｖｗと等しくなる。ソース信号線２０１ａの電位はＶｂとなる。画素２０８ａに黒を書きこんでいるとすると、スイッチ３８ａ及び３８ｂが非導通状態であるため、ソース信号線２０１ａはドライバＩＣと切り離された状態にある。一方画素２０８ａ内部においては、ゲート信号線２０５及び２０６の操作によりトランジスタ２０２ｃ及び２０２ｄは導通状態、２０２ｂは非導通状態となる。また、ソース信号線２０１ａにつながる他の全ての画素はゲート信号線の操作により、ソース信号線から電気的に切り離された状態にある。ソース信号線２０１ａは、電源２０７とトランジスタ２０２ａを介して接続された状態にある。トランジスタ２０２ａを介して電流が流れる経路がないため、トランジスタ２０２ａは電流が流れなくなるように、ドレイン電位を上昇させる。従って電圧Ｖｂはほぼ電源電圧２０７に等しくなる。
【００９２】
この状態で階調データ３５３ａのみを図３６に示すように、白信号とする。するとスイッチ３８ａ及び３８ｂは導通状態となる。その瞬間、３５１ａ及び３５１ｂの電位は、ソース信号線２０１ａの電位まで上昇する。この変化がトランジスタ３３に寄生する容量３５２を介して、容量結合として共通ゲート信号線３７に伝播する。その結果、図３６の３６１で示したようにゲート電圧がハザード的に上昇する期間が発生する。全ての出力トランジスタ３３は同一の共通ゲート信号線３７の電圧に基づいて、電流を出力しているため、ゲート信号線のハザードは全てのドライバ出力１８に影響する。データ３５３ｂは変化しないため、スイッチ３８ｃ及び３８ｄの状態は変化しないが、ゲート信号線３７の電圧が３６１のように変化したため、３６２に示すように、出力電流が変化する。所定の電流値Ｉｏｗと異なる電流値が出力される期間３６３が一水平走査期間に比べ長いと、ゲート信号線２０５によりソース信号線から画素回路が切り離されるときに規定される画素２０８に書き込まれる電流値がＩｏｗに比べ大きくなるため、所定輝度に比べ、高い輝度がＥＬ素子２０４より出力される。
【００９３】
同様に、階調データ３５３ａが白から黒に変化した場合においても、スイッチ３８ａ及び３８ｂが閉じたとたんに、３５１ａ及び３５１ｂの電圧がＶｄｗからＶｄｂに変化し、この変化が、浮遊容量３５２を通じて共通ゲート信号線３７に伝播することで、３６４のようにゲート電圧が低下し、１８ｂに流れる電流も低下する。これにより、同様にこのハザードが一水平走査期間以上にわたって発生すると、ハザードがでた期間に対応した画素は所定輝度に比べ低い輝度で表示を行う。
【００９４】
そこで、本発明では、輝線及び黒線をなくす方法として、大きく３つの方法について説明を行う。第１の方法としては、ゲート信号線３７のゆれを抑制する方法。第２の方法としては、黒表示時におけるトランジスタ３３のドレイン電位を高くして、ゲート信号線３７のゆれの原因となるデータ変化時の電圧変化量を小さくする。第３の方法としては、ゲート信号線３７の電圧の変化に対し、出力電流の変化を小さくし、ゲート信号線がゆれても、出力に影響しないようにする。以下、順に図面を交えながら３つの方法について説明を行う。
【００９５】
図３７は第１の方法の実施例である。図４と比較して、ゲート信号線３７の電位を定める分配用ミラートランジスタ３２の数を増やしたことが特徴である。これによりミラー比が変わるため、基準電流入力１９の電流値も対応して増加させる。
【００９６】
図３６のゲート電位のハザード部３６１を拡大したものを図３８に示す。図４の構成においては、３８１に示すようなゲート電圧の変化があり、１水平走査期間内では、所定の電圧に戻らない。ここでミラートランジスタ３２の数を増加させると、３８２、更に数を増やすと３８３に示すような曲線になる。３８３に示す曲線であれば、水平走査期間内に所定電圧値に戻るため、画素には所定の電流値が書き込まれる。
【００９７】
なお、分配用ミラートランジスタ３２の数を増やす代わりに、トランジスタのサイズを大きくしても同様に実現可能である。
【００９８】
分配用ミラートランジスタ３２のサイズは図３９の３９１で示される範囲が望ましい。ゲート電圧の変化率が、許容レベル以下であること。この許容レベルは出力電流の変化量が１％以内であれば、他の行との輝度差が視認できないことを考慮し、出力電流の変化が１％以内に収まる電圧変動レベルを示している。電圧の揺れはトランジスタ３３の浮遊容量を介して発生するため、階調表示用電流源のチャネル面積及び個数により決まる。従って３２の総サイズは３３の総サイズに対する比により定義される。
【００９９】
今回、さまざまな分配用トランジスタサイズ及び個数を作成し、評価を行った結果、（分配用ミラートランジスタ３２のチャネル総面積）／（階調表示用電流源３３のチャネル総面積）とゲート変化率の関係が図３９に示す曲線であらわされた。
【０１００】
このグラフによると分配用ミラートランジスタ３２のチャネル総面積は、階調表示用電流源３３のチャネル総面積の１％以上、好ましくは５％以上あれば、輝線および黒線がなくなる。一方、５０％以上ではゲート電圧の変化率が低減しなくなる。従って５０％以上では、どのような面積で設計しても、ハザードに影響しない。チップ面積を小さく造る観点から、５０％以下にすることが好ましい。よって、分配用ミラートランジスタ３２のチャネル総面積は、３９１のように階調表示用電流源３３のチャネル総面積の１％以上５０％以下、好ましくは５％以上５０％以下になるように、設計するようにすればよい。
【０１０１】
なお、チップ間での、基準電流対ある階調出力電流の比のばらつきをおさえるためには、分配用ミラートランジスタ３２と、階調表示用電流源３３は同一サイズ、同一レイアウトで設計することが望ましい。トランジスタの数の増減により上記の面積比を実現することがよい。これにより、複数のドライバＩＣ１７を並べて使用する表示装置でも、ブロックむらのない表示が実現できる。
【０１０２】
例えば６３階調表示で１６０出力のドライバＩＣの場合、１出力にはトランジスタ３３を６３個並べる。この６３個並んだ出力段を、出力数である１６０個用意する。更に、出力段を１６０出力の両端に９個ずつ用意し、トランジスタのドレインゲート間を短絡することで、６３個のミラートランジスタ３２を形成する。このようにすれば、ほぼ同一レイアウト、同一チャネルサイズで、カレントミラーを形成できるため、チップ間のミラー比のばらつきを小さくできる。この場合の分配用ミラートランジスタのチャネル総面積と、階調表示用電流源のチャネル総面積の比は、１８／１６０＝０．１１であり、輝線黒線は発生しない。
【０１０３】
次に第２の方法について説明を行う。
【０１０４】
第２の方法は、共通ゲート線３７の電圧を揺らす原因となる、階調表示用電流源３３のドレイン電圧の変化量を小さくする方法である。変化量を小さくすることで、容量結合により変化するゲート線３７の変化量も小さくすることが可能になる。
【０１０５】
図４０に１出力分のデジタルアナログ変換部３６及び分配用トランジスタの回路を示す。この例では階調データを６ビットとしている。４０２に示す回路を付加したことが本発明の特徴である。スイッチ１１３ｆと４０３を相補的に動作させることにより節点１１６はソース信号線もしくはトランジスタ４０１に接続され、階調表示用電流源３３に常に電流を流すことが可能となる。
【０１０６】
従来の方法では、スイッチ１１３が非導通状態となると、トランジスタ３３に流れる電流経路がなくなるにもかかわらず、トランジスタ３３は電流を流そうとするため、ドレイン電圧を低くする。その結果、最も低くなる場合で、ドライバＩＣのグランド電位まで１１６の電位が低下する。
【０１０７】
一方本発明の形態においては、スイッチ１１３が非導通であっても、スイッチ４０３が導通状態となり、トランジスタ４０１を介して、電源４０４から３３に電流が供給される。このときの１１６の電圧はトランジスタ４０１のチャネルサイズ及び電源４０４の電圧によるが、図４１に示すようなＶｂ１の電位まで上昇させることが可能である。（従来はＶｄｂ。ここでＶｂ１＞Ｖｄｂ）これにより、スイッチ１１３のオンオフによる節点１１６の電位変化が小さくなることで、浮遊容量を介して変動する共通ゲート線３７の電位変動を小さくすることが可能となる。
【０１０８】
ダイオード接続されたトランジスタ４０１のゲート電圧−ドレイン電流特性を画素２０８に用いられる駆動トランジスタ２０２ａとそろえるか、よりゲート電位が低くなるような、トランジスタサイズとするとより効果がある。
【０１０９】
画素２０８にソースドライバＩＣ１７から電流を供給する場合、ゲート信号線２０５及び２０６の操作により、画素の等価回路は図４２に示されるようになる。ドライバＩＣ１７のドレイン電極にはソース信号線２０１、駆動トランジスタ２０２ａを介して電源２０７に接続される。このとき４０２で示した部分の回路と画素２０８の回路は同一構成であることがわかる。従って電源４０１と２０７、トランジスタ２０２ａと４０１が同一特性で形成できれば、節点１１６の電位はほぼ等しくなることが期待できる。（１１１ａから１１１ｅのスイッチ部が非導通の場合）
ソース信号線の電位は、階調に応じて変化し、最低電圧は、白（最高階調）のときで、最高電圧は階調１の場合で、階調に応じて、その間の電位で変化する。従って、スイッチ１１３ｆが非導通、４０３が導通状態にあるときの１１６の電位は、上記ソース信号線の電圧変化の範囲内にすれば、スイッチ１１３ｆが導通状態になったときの電位変化が小さくできる。４０１のトランジスタサイズは、図４０の場合は階調３２に対応する電流が４０１に流れたときに、１１６の電圧がソース信号線の変化範囲内にあるように設計する。
【０１１０】
図４０では６ビット階調データのときの最上位ビットに付加回路４０２を接続した場合で説明を行ったが、一般に、付加回路４０２にあるトランジスタ４０１のトランジスタサイズは、付加回路４０２が接続された信号線に接続されたトランジスタ数に一致する階調（ここでＫとおく）の電流が、４０１に流れたときに、トランジスタ４０１のゲート電圧が、ソース信号線２０１の取りうる電圧可変範囲に入るように設計すれば、一般にＪビット階調データの階調Ｋを出力するトランジスタのドレイン電圧の変化を抑えることが可能となる。
【０１１１】
従って図４０の場合でも、Ｄ［０］からＤ［４］の信号線にも４０２のような回路を用いてもよい。
【０１１２】
また、図４１に示すように、トランジスタ４０１の代わりに抵抗素子４３１を用いても同様に実現可能である。他にも、スイッチ１１３ｆが非導通状態になっても、トランジスタ３３に常に電流が流れるような回路構成ができれば、抵抗、トランジスタ以外の素子を用いてもかまわない。
【０１１３】
次に第３の方法について説明を行う。
【０１１４】
基準電流を分配するためのミラートランジスタ３２のチャネル幅／チャネル長（以下Ｗ／Ｌとする）を変化させると、ドレイン電流対ゲート電圧の特性が変化する。図４４に示すように、Ｗ／Ｌを小さくすると、ゲート電圧の変化に対するドレイン電流の変化が小さくなる。
【０１１５】
今基準電流１９の値をＩｄ１とする。このとき、階調データの変化点で、共通ゲート線３７（ここでは、トランジスタ３２のゲート電圧に一致）がΔＶｇ変化したとする。ドレイン電流の変化は図４４に示すように、Ｗ／Ｌ＝１に比べ、Ｗ／Ｌ＝０．３のほうが小さくなる。トランジスタ３２とトランジスタ３３はカレントミラーを形成しているため、このドレイン電流の変化は、トランジスタ３３の出力電流の変化に対応する。ドレイン電流の変化が小さければ、たとえ共通ゲート信号線３７の電圧が変化しても、輝線黒線がでないようにできる。
【０１１６】
そこで、図４５に示すように、Ｗ／Ｌの違いに対する出力電流の変化率を測定した。（チャネル面積は一定）その結果、Ｗ／Ｌが０．６以下のときゲート線３７の電圧揺れに対し、出力電流変化が１％以内に収まる。電流変化量が１％以内であれば、輝度変化を視認できない。よって、図３３の３３４に示す部分と、他の部分における白の輝度差がわからなくなるため、輝線が見えない。黒線についても同様である。
【０１１７】
Ｗ／Ｌの値を小さくすると、同一ドレイン電流を得るのに必要なゲート電圧が上昇する。Ｗ／Ｌが０．０１以下になると、ゲート電圧は１．５Ｖを超える。（１つの階調表示用電流源３３に流れる電流が１０ｎＡ〜１００ｎＡ程度のとき）階調表示用電流源３３のドレイン電流対ソースドレイン間電圧の特性を図４６の曲線４６３、４６４に示す。出力の負荷によらず、一定の電流を出力するためには点線部より右の４６２で示した、飽和領域でトランジスタ３３を動作させる必要がある。飽和領域でトランジスタ３３を動作させるためには、トランジスタ３３のゲート電圧より高いドレイン電圧が必要である。従って、図４５においてＷ／Ｌが０．０１以下となり、ゲート電圧が１．５Ｖ以上必要となると、ドレイン電圧も１．５Ｖ必要である。動作マージンを見越すと２Ｖ程度必要。さらにソース信号線電圧（＝３３のドレイン電圧）は階調信号により異なり、白〜黒レベルに必要な振幅は２Ｖ程度必要である。その他、配線抵抗、スイッチのオン抵抗による電圧ロスがある。合計すると必要な電圧は５Ｖ程度となる。ドライバＩＣ１７としては、この程度の電圧レベルの耐圧が必要。
【０１１８】
一方でドライバＩＣ１７のチップサイズを小さくするために、微細プロセスを用いる。携帯電話向けでは、更にドライバＩＣ１７内部にメモリやコントローラの機能を設ける。微細プロセスを用いるため、耐圧も大きくすることができず、現実的には５Ｖ程度までしか上げられない。
【０１１９】
このような観点から、Ｗ／Ｌの下限値はＩＣの耐圧によりきめられ、０．０１よりは小さくすることができない。Ｗ／Ｌのとりうる範囲は図４５の４５１で示すように０．０１以上０．６以下が望ましい。この範囲であれば、輝線黒線が発生せず、また微細ルールによるチップサイズの削減効果が期待できる。
【０１２０】
なお、以上の第１から第３までの方法を組み合わせて実施してもよい。組み合わせることにより、動作マージンが広くなる効果があるし、より、輝線黒線がでにくくなる。
【０１２１】
以上の説明においてはモノクロ出力のドライバとして説明を行ったが、マルチカラー出力のドライバにも適用可能である。表示色数倍同一回路を用意すればよい。例えば、赤、緑、青の３色出力の場合、３つの同一回路を同一ＩＣ内にいれ、それぞれを赤用、緑用、青用として使用すればよい。
【０１２２】
また、以上の説明において、画素に用いられるトランジスタがｐ型トランジスタを用いた場合で説明を行ったが、図２２のようなｎ型トランジスタで画素回路を形成した場合でも同様に本発明を実施できる。ソース信号線２０１に流れる電流の向きが反転している違いだけであるためである。このときの図１に対応した図を図３２に示す。また電流出力段１４に関してはｐ型のトランジスタでカレントミラーを作成すれば、電流の向きを逆にすることが可能である。
【０１２３】
なお、上述の実施の形態においては、発光素子として有機発光素子を利用した。しかし、これに限らず、発光素子として発光ダイオードなど電流に比例して輝度が変化する素子を利用してもよい。
【０１２４】
【発明の効果】
以上のように、基準電流をゲート線を介してすべての出力に分配する電流出力型ドライバＩＣにおいて、カレントミラーにより基準電流を分配する分配元のトランジスタサイズを大きくするか、個数をおおくすることでゲート信号線のゆれを抑制、もしくは黒表示時におけるトランジスタ３３のドレイン電位を高くして、ゲート信号線３７のゆれの原因となるデータ変化時の電圧変化量を小さくする。もしくは、カレントミラーの受け側のトランジスタのチャネル幅／チャネル長の値を小さくして、ゲート信号線電圧の変化に対し、出力電流の変化を小さくすることで、ゲート信号線のゆれによる、横輝線、横黒線の発生をなくした。
【図面の簡単な説明】
【図１】本発明における第１の実施の形態を示した図
【図２】複数のドライバＩＣを用いた表示装置を示した図
【図３】ドライバＩＣの電流出力段の例を示した図
【図４】ドライバＩＣの両側から基準電流を供給した時の電流出力段の例を示した図
【図５】定電流源回路の図
【図６】電子ボリュームにより電流値を可変できるようにし、温度補正も行える定電流源回路を示した図
【図７】図６に示した定電流源回路において、異なるドライバＩＣの抵抗も用いた場合を示した図
【図８】図７に示した定電流回路において、抵抗の値をトリミング操作により変更できるようにした機能を持たせたときの回路を示した図
【図９】図１における、２つの異なるＩＣにした図
【図１０】複数のドライバＩＣを用いた場合における、電子ボリュームを用いた基準電流発生部の接続例を示した図
【図１１】図１６及び図１７の構成における、入力階調データに応じた電流を出力するブロックを示した図
【図１２】図１の構成に、温度補償機能を設ける場合を示した図
【図１３】第２の実施の形態を示した図
【図１４】第２の実施の形態における１つの基準電流生成部の回路を示した図
【図１５】複数のドライバＩＣを用いて第２の実施の形態を実施した場合の２つの基準電流生成部において、２つの基準電流のばらつきが少なくなる回路例を示した図
【図１６】基準電流を各出力に分配する概念を示した図
【図１７】基準電流を分配する回路を示した図
【図１８】基準電流を各出力に分配する実施の形態における、複数のドライバＩＣの接続関係を示した図
【図１９】トランジスタサイズと出力ばらつきの関係を示した図
【図２０】カレントコピアの画素構成を用いたアクティブマトリクス型表示装置を示した図
【図２１】カレントミラーの画素構成を用いたアクティブマトリクス型表示装置を示した図
【図２２】ｎ型トランジスタを用いた場合のカレントコピアを用いた画素回路を示した図
【図２３】有機発光素子を用いた単純マトリクス型表示装置を示した図
【図２４】本発明の実施の形態のうちの少なくとも１つを用いたテレビを示した図
【図２５】本発明の第１の実施の形態から、基準電流を切断することで、消費電力を低減させる方法を示した図
【図２６】分配用ミラートランジスタからの距離によって、トランジスタの特性及びそれに応じて出力電流が変化する例を示した図
【図２７】従来の例におけるドライバＩＣを２つ接続したときの表示装置のソース信号線への出力電流の端子ごとの変化を示した図
【図２８】本発明において、基準電流源をチップ両端に配置することで、出力電流を左右端でほぼ等しい値にできることを示した図
【図２９】本発明の第１の実施の形態における４つ以上のＩＣを接続したときの外部配線の接続を示した図
【図３０】本発明を実施した表示パネルと、アンテナとキー入力を設けた携帯情報端末
【図３１】図３０に示した携帯情報端末のボタン入力により、本発明のドライバＩＣの制御を行うためのブロック図
【図３２】ｎ型トランジスタを画素に適用した表示装置における、本発明のドライバＩＣの概略回路を示した図
【図３３】輝線及び黒線が発生する場所を示すための表示画像例を示した図
【図３４】図３３に示す画像表示を行った場合における３３６、３３７の列のソース信号線電圧波形を示した図
【図３５】ドライバＩＣの出力段と画素回路の接続を示した図
【図３６】入力データに対応したドライバＩＣの出力段の各部の電圧、電流波形を示した図
【図３７】基準電流源を分配するためのミラートランジスタの数を増やした場合の図
【図３８】図３６の３６１部におけるハザードが、ミラートランジスタの数により変化することを示した図
【図３９】分配用ミラートランジスタのチャネル総面積／階調表示用電流源のチャネル総面積とゲート電圧変化率の関係を示した図
【図４０】節点１１６の電位変化量を抑えるために、トランジスタを付加した場合のデジタルアナログ変換部を示した図
【図４１】スイッチ１１３ｆと節点１１６の電位の関係を示した図
【図４２】ソース信号線より電流が画素回路に書き込まれるときの、画素回路の等価回路を示した図
【図４３】図４０において、トランジスタの代わりに抵抗を用いた場合の図
【図４４】ゲートとドレイン電極が接続されたトランジスタ３２の、ゲート電圧対ドレイン電流の関係を示した図
【図４５】トランジスタのチャネル幅／チャネル長に対する出力電流の変化率ならびにゲート信号線電圧の関係を示した図
【図４６】トランジスタ３３のソースドレイン間電圧対ドレイン電流の関係を示した図
【符号の説明】
１１  抵抗素子
１２  演算増幅器
１３  トランジスタ
１４  電流出力段
１５  基準電圧信号線
１６  外部配線
１７  ドライバＩＣ
１８  電流出力
１９  基準電流線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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