(57)【要約】【課題】静電保護用素子を有する半導体装置において、不純物拡散領域の表面近傍における電流集中を回避して静電破壊を起こり難くする。【解決手段】この半導体装置は、外部との間で信号の入力又は出力を行うための信号端子ＯＵＴと、第１の導電型の半導体基板１と、半導体基板上に絶縁膜５を介して形成された第１の電極６と、半導体基板内に形成された、第１の導電型と異なる第２の導電型のウエル２０と、ウエル上に絶縁膜２３を介して形成された第２の電極２４と、第２の電極の周囲の半導体基板内においてウエルに接して形成され、信号端子に電気的に接続された第２の導電型の第１の不純物拡散領域２１と、第１の電極の一方の側の半導体基板内に形成され、複数の電源電位の内の１つが供給される端子に電気的に接続された第２の導電型の第２の不純物拡散領域２２とを具備する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
外部との間で信号の入力又は出力を行うための信号端子と、
第１の導電型の半導体基板と、
前記半導体基板上に絶縁膜を介して形成された第１の電極と、
前記半導体基板内に形成された、第１の導電型と異なる第２の導電型のウエルと、
前記ウエル上に絶縁膜を介して形成された第２の電極と、
前記第２の電極の周囲の前記半導体基板内において前記ウエルに接して形成され、前記信号端子に電気的に接続された第２の導電型の第１の不純物拡散領域と、
前記第１の電極の一方の側の前記半導体基板内に形成され、複数の電源電位の内の１つが供給される端子に電気的に接続された第２の導電型の第２の不純物拡散領域と、
を具備する半導体装置。
【請求項２】
前記第１及び第２の不純物拡散領域上にシリサイドが形成されている、請求項１記載の半導体装置。
【請求項３】
前記第１の導電型がＰ型で前記第２の導電型がＮ型であり、前記第２の不純物拡散領域が、低電位側の電源電位が供給される端子に電気的に接続されている、請求項１又は２記載の半導体装置。
【請求項４】
前記第１の導電型がＮ型で前記第２の導電型がＰ型であり、前記第２の不純物拡散領域が、高電位側の電源電位が供給される端子に電気的に接続されている、請求項１又は２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体装置に関し、特に、入力端子又は出力端子に接続された静電保護用素子を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置において、入力端子又は出力端子に静電気による高電圧が印加されると、内部回路が破壊されることがある。このような静電破壊は、特に、ＣＭＯＳタイプの半導体装置において問題となる。静電破壊を防止するために、入力端子又は出力端子に静電保護用素子を接続することが広く行われている。
【０００３】
このような従来の半導体装置を、図５及び図６に示す。図５は、従来の半導体装置の部分的な平面図であり、図６は、図５のＢ−Ｂ’における断面図である。なお、図５においては、層間絶縁膜及び配線層を省略している。図５に示すように、Ｐ型の半導体基板１において、選択酸化法（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ：ＬＯＣＯＳ法）等により、スリット状の素子分離領域２〜４が形成されている。図６に示すように、半導体基板１上には、ゲート絶縁膜５を介してゲート電極６が形成され、これらの側面を囲むサイドウォール７が形成されている。
【０００４】
ゲート電極６の両側の半導体基板１内には、それぞれソース及びドレインとなるＮ型の不純物拡散領域８及び９が形成され、その上に、不純物拡散領域の抵抗値を下げるために、シリサイド層１０及び１１が形成されている。ゲート電極６と、シリサイド層１０及び１１がそれぞれ形成された不純物拡散領域８及び９とは、静電保護用素子としてのＮチャネルＭＯＳトランジスタを構成する。
【０００５】
シリサイド層１０及び１１が形成された半導体基板１上には、層間絶縁膜１２が形成され、層間絶縁膜１２の所定の部分に開口が設けられる。さらに、開口を介してシリサイド層１０及び１１にそれぞれ接続されるメタル配線１３及び１４をパターン形成することにより、上記トランジスタのドレインが入力端子又は出力端子に接続され、ソースが低電位側の電源端子に接続される。
【０００６】
入力端子又は出力端子に正の高電圧が印加された場合には、上記トランジスタのドレインからソースに電流が流れることにより、電荷が低電位側の電源電位ＶＳＳ用端子に放出される。図５に示すスリット状の素子分離領域２〜４は、その際にドレインの一部の領域に電流が集中するのを避けるために設けられている。しかしながら、図６の断面図において、電流は、不純物拡散領域８及び９の表面近傍と、シリサイド層１０及び１１を流れるので、これらが電流集中により破壊されることがあった。
【０００７】
ところで、下記の特許文献１には、シリサイドを有する半導体装置における異電位電源間において、相対する極性のウエル領域内に形成される拡散領域にシリサイドを形成しない領域を設け、かつシリサイドを有する半導体装置における異電位電源間において相対する極性のウエル領域内に形成されるシリサイドが形成された拡散領域内にコンタクトを形成することが開示されている。これによれば、シリサイドにおける電流集中は回避できるものの、拡散領域の表面近傍における電流集中は回避することができない。
【０００８】
【特許文献１】
特開平１０−３１３０６５号公報（第１頁、図１）
【０００９】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、静電保護用素子を有する半導体装置において、不純物拡散領域の表面近傍における電流集中を回避して静電破壊を起こり難くすることを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、外部との間で信号の入力又は出力を行うための信号端子と、第１の導電型の半導体基板と、半導体基板上に絶縁膜を介して形成された第１の電極と、半導体基板内に形成された、第１の導電型と異なる第２の導電型のウエルと、ウエル上に絶縁膜を介して形成された第２の電極と、第２の電極の周囲の半導体基板内においてウエルに接して形成され、信号端子に電気的に接続された第２の導電型の第１の不純物拡散領域と、第１の電極の一方の側の半導体基板内に形成され、複数の電源電位の内の１つが供給される端子に電気的に接続された第２の導電型の第２の不純物拡散領域とを具備する。
【００１１】
ここで、第１及び第２の不純物拡散領域上にシリサイドが形成されていても良い。また、第１の導電型がＰ型で第２の導電型がＮ型であり、第２の不純物拡散領域が、低電位側の電源電位が供給される端子に電気的に接続されていても良い。あるいは、第１の導電型がＮ型で第２の導電型がＰ型であり、第２の不純物拡散領域が、高電位側の電源電位が供給される端子に電気的に接続されていても良い。
【００１２】
上記のように構成された本発明によれば、第２の電極の下方においては静電保護用素子の不純物拡散領域が存在せず、そのかわりに同じ導電型のウエルが設けられているので、静電保護用素子の不純物拡散領域の表面近傍における電流集中を回避して静電破壊を起こり難くすることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体装置の部分的な平面図であり、図２は、図１のＡ−Ａ’における断面図である。なお、図１においては、層間絶縁膜及び配線層を省略している。
【００１４】
図１に示すように、Ｐ型の半導体基板１には、選択酸化法（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ：ＬＯＣＯＳ法）等により、スリット状の素子分離領域２〜４が形成されている。また、半導体基板１の所定の領域に、Ｎウエル２０が形成されている。図２に示すように、半導体基板１上には、ゲート絶縁膜５を介してゲート電極６が形成され、これらの側面を囲むサイドウォール７が形成されている。また、Ｎウエル２０上には、ゲート絶縁膜２３を介してフローティングゲート電極２４が形成され、これらの側面を囲むサイドウォール２５が形成されている。ここで、ゲート絶縁膜５及び２３は、シリコン酸化膜又はシリコン窒化膜を用いて形成される。また、ゲート電極６及びフローティングゲート電極２４は、ポリシリコンに不純物を含有させて形成される。
【００１５】
フローティングゲート電極２４の周囲の半導体基板１内には、ドレインとなるＮ型の不純物拡散領域２１が形成されている。図１に示すように、フローティングゲート電極２４の長手方向の幅はドレインの幅よりも小さいので、図２に示す左右の不純物拡散領域２１は、フローティングゲート電極２４の長手方向の両側において連続している。ゲート電極６の一方の側の半導体基板１内には、ソースとなるＮ型の不純物拡散領域２２が形成されている。不純物拡散領域２１及び２２上には、これらの抵抗値を下げるために、シリサイド層２６及び２７がそれぞれ形成されている。ゲート電極６と、シリサイド層２６及び２７がそれぞれ形成された不純物拡散領域２１及び２２とは、静電保護用素子としてのＮチャネルＭＯＳトランジスタを構成する。
【００１６】
シリサイド層２６及び２７が形成された半導体基板１上には、層間絶縁膜１２が形成されており、層間絶縁膜１２の所定の部分に開口が設けられる。さらに、開口を介してシリサイド層２６及び２７にそれぞれ接続されるアルミニウム等のメタル配線１３及び１４がパターン形成される。さらに、必要に応じて層間絶縁膜及び配線層が繰り返し設けられることにより、多層配線が実現される。これにより、上記ＮチャネルＭＯＳトランジスタのドレインが入力端子又は出力端子に電気的に接続され、ソースが低電位側の電源端子に電気的に接続される。
【００１７】
図３に、本実施形態に係る半導体装置の一部の回路を示す。図３において、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳとの間に接続されているＰチャネルＭＯＳトランジスタＱ１及びＮチャネルＭＯＳトランジスタＱ２は、この半導体装置に含まれている出力回路のインバータを構成しており、これらのトランジスタのドレインは出力端子ＯＵＴに接続されている。ＮチャネルＭＯＳトランジスタＱ３は、図２に示すゲート電極６とＮ型の不純物拡散領域２１及び２２とによって構成される保護用のトランジスタを表している。また、ダイオードＤ１は、図２に示すＰ型の半導体基板１とＮ型の不純物拡散領域２１又はＮウエル２０とによって構成されるＰＮ接合を表している。
【００１８】
出力端子ＯＵＴに正の高電圧が印加された場合には、ＮチャネルＭＯＳトランジスタＱ３がバイポーラトランジスタのように動作して、ドレインからソースに電流が流れることにより、正の電荷が低電位側の電源電位ＶＳＳ用端子に放出される。ここで、図２に示すように、フローティングゲート電極２４の下方においては不純物拡散領域２１が存在しないので、大部分の電流は、メタル配線１４から、右側のシリサイド層２６及び不純物拡散領域２１、Ｎウエル２０、半導体基板１、不純物拡散領域２２、シリサイド層２７を介して、メタル配線１３へと流れる。従って、ドレインを構成する不純物拡散領域２１の表面近傍及びシリサイド層２６における電流集中を回避することができる。また、図１に示すスリット状の素子分離領域２〜４は、ドレインの一部の領域に電流が集中するのを防止するのに役立つ。
【００１９】
一方、出力端子ＯＵＴに負の高電圧が印加された場合には、ダイオードＤ１が導通してアノードからカソードに電流が流れることにより、負の電荷が低電位側の電源電位ＶＳＳ用端子に放出される。以上のことにより、半導体装置の静電破壊を極めて起こり難くすることができる。
【００２０】
上記の実施形態においては、Ｐ型の半導体基板を用いる場合について説明したが、Ｎ型の半導体基板を用いる場合にも本発明を適用できる。その場合には、図４に示す回路となり、保護用のＰチャネルＭＯＳトランジスタＱ４及びダイオードＤ２が、出力端子ＯＵＴと高電位側の電源電位ＶＤＤ用端子との間に接続されることになる。また、静電保護用素子を入力端子に接続することにより、出力端子と同様に入力端子を保護することもできる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の部分的な平面図である。
【図２】図１のＡ−Ａ’における断面図である。
【図３】本実施形態に係る半導体装置の一部の回路を示す回路図である。
【図４】Ｎ型の半導体基板を使用した場合の回路を示す回路図である。
【図５】従来の半導体装置の部分的な平面図である。
【図６】図５のＢ−Ｂ’における断面図である。
【符号の説明】
１  半導体基板、  ２〜４  素子分離領域、  ５、２３  ゲート絶縁膜、  ６ゲート電極、  ７  サイドウォール、  １２  層間絶縁膜、  １３、１４  メタル配線、  ２０  Ｎウエル、  ２１、２２  Ｎ型不純物拡散領域、  ２４  フローティングゲート電極、  ２５  サイドウォール、  ２６、２７  シリサイド層、  Ｑ１、Ｑ４  Ｐチャネルトランジスタ、  Ｑ２、Ｑ３  Ｎチャネルトランジスタ、  Ｄ１、Ｄ２  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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