(57)【要約】【課題】複数の圧縮率で圧縮された画像をリアルタイムに短時間で取得できる画像処理装置を提供する。【解決手段】カメラ２０１で撮影された画像のラインデータが複数のラインバッファ２０３ｂ〜２０３ｈに画素ごとに取り込まれる。ｎを２以上の整数、ｍを１以上の整数として、それぞれｎ個分のラインに対してｎ番目のラインのｍ個分の画素データがラインバッファに取り込まれるごとに、各ｎ個のラインのそれぞれｍ個分の画素データから圧縮された画素データが順次生成される。取り込むラインの数と各ラインで取り込まれる画素数を変化させることにより、圧縮率の異なる複数の画像データが生成され、カメラからのデータの取込みと連動して所定圧縮率の圧縮画像を生成することができる。【選択図】  図２
2004349988.tif 000002
【特許請求の範囲】
【請求項１】
カメラで撮影された対象物の画像を取り込んで画像処理する画像処理方法であって、
画像の各ラインの画素データを順次取り込み、
ｎを２以上の整数、ｍを１以上の整数として、それぞれｎ個分のラインに対してｎ番目のラインのｍ個分の画素データが取り込まれるごとに、各ｎ個のラインのそれぞれｍ個分の画素データから圧縮された画素データを順次生成し、
前記順次生成される圧縮された画素データから原画像の１／（ｎ×ｍ）に圧縮された画像データを生成することを特徴とする画像処理方法。
【請求項２】
ｎ及び／又はｍを変化させ、圧縮率の異なる複数の画像データを生成することを特徴とする請求項１に記載の画像処理方法。
【請求項３】
カメラで撮影された対象物の画像を取り込んで画像処理する画像処理装置であって、
それぞれ画像の１ライン分の画素データを格納できる直列接続の複数のラインバッファと、
ｎを２以上の整数、ｍを１以上の整数として、それぞれｎ個分のラインに対してｎ番目のラインのｍ個分の画素データがラインバッファに取り込まれるごとに、各ｎ個のラインのそれぞれｍ個分の画素データから圧縮された画素データを順次生成する圧縮手段と、
原画像に対して前記圧縮された画素データを順次生成し、原画像の１／（ｎ×ｍ）に圧縮された画像データを生成する手段と、
を備えたことを特徴とする画像処理装置。
【請求項４】
前記圧縮手段が、ｎ番目のまでの各ラインの同一位置の画素データを加算する加算手段と、加算された画素データを前記ｍ個分累算する累算手段と、累算された画素データの１／（ｎ×ｍ）倍のデータを作成する手段とから構成されることを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記圧縮手段が複数設けられ、各圧縮手段ごとに、ｎ及び／又はｍが異なり、それにより圧縮率の異なる複数の画像データが生成されることを特徴とする請求項３又は４に記載の画像処理装置。
【請求項６】
前記生成された圧縮率の異なる画像データが、圧縮率に対応するメモリにそれぞれ振り分けて格納されることを特徴とする請求項５に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置、更に詳細には、異なる圧縮率の圧縮画像をリアルタイムに生成するための画像処理装置に関するものである。
【０００２】
【従来の技術】
従来、部品実装機においてプリント基板に電子部品を精度良く搭載するために、吸着ノズルにより吸着された電子部品を、ＣＣＤカメラなどの撮像装置により撮像し、その画像を画像処理装置で処理することにより部品中心や部品傾きを求め、これらの吸着ずれを補正して電子部品をプリント基板に搭載している。この場合、画像処理において電子部品などの認識対象物がカメラの画像エリア内のどの位置に存在するのかを特定するにあたり特定時間を短縮するために、撮像された画像から複数の圧縮画像を生成し圧縮率の高い画像を用いて上記位置特定を短時間で行うことが一般に行われている。
【０００３】
このための画像処理装置の構成が、図１に示されており、同図において、１０１は、電子部品を撮影するＣＣＤカメラなどのカメラである。カメラコントローラ１０３は、カメラ１０１を制御して、カメラ１０１により撮影された部品の画像データを、ＣＰＵ１０２の制御の元に動作するメモリコントローラ１０４に入力し、このメモリコントローラ１０４を介して画像データがメモリ１０５に格納される。画像圧縮回路１０６は、カメラ１０１からの１フレーム分のデータを格納し終えた後、メモリ１０５からデータを読み出し面積比で１／４圧縮、１／１６圧縮、１／６４圧縮を順次実施し、その圧縮結果をメモリ１０５の対応する格納領域に順次格納し、圧縮結果を求めていた。その後、ＣＰＵ１０２にて、圧縮率の高い画像を用いて認識対象物がカメラの画像エリア内のどの位置に存在するのかを特定していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の画像処理装置では、カメラ１０１からのデータが１フレーム分メモリ１０５に格納された後、データをメモリ１０５から読み出し画像圧縮回路１０６にて１／４、１／１６、１／６４の圧縮率で圧縮を順次実施していたため、ＣＰＵ１０２が位置特定などの画像演算処理を開始できるまでの時間が多くかかり、例えば部品実装機などの生産設備等に画像処理装置を組み込んだ場合、生産タクトに影響を与えるという問題があった。
【０００５】
従って、本発明は、このような問題点を解決するためになされたもので、複数の圧縮率で圧縮された画像をリアルタイムに短時間で取得できる画像処理装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
本発明は、上記課題を解決するために、
カメラで撮影された対象物の画像を取り込んで画像処理する画像処理方法であって、
画像の各ラインの画素データを順次取り込み、
ｎを２以上の整数、ｍを１以上の整数として、それぞれｎ個分のラインに対してｎ番目のラインのｍ個分の画素データが取り込まれるごとに、各ｎ個のラインのそれぞれｍ個分の画素データから圧縮された画素データを順次生成し、
前記順次生成される圧縮された画素データから原画像の１／（ｎ×ｍ）に圧縮された画像データを生成する構成を採用している。
【０００７】
また、本発明では、
カメラで撮影された対象物の画像を取り込んで画像処理する画像処理装置であって、
それぞれ画像の１ライン分の画素データを格納できる直列接続の複数のラインバッファと、
ｎを２以上の整数、ｍを１以上の整数として、それぞれｎ個分のラインに対してｎ番目のラインのｍ個分の画素データがラインバッファに取り込まれるごとに、各ｎ個のラインのそれぞれｍ個分の画素データから圧縮された画素データを順次生成する圧縮手段と、
原画像に対して前記圧縮された画素データを順次生成し、原画像の１／（ｎ×ｍ）に圧縮された画像データを生成する手段とを備える構成も採用している。
【０００８】
上記圧縮手段は、ｎ番目までの各ラインの同一位置の画素データを加算する加算手段と、加算された画素データを前記ｍ個分累算する累算手段と、累算された画素データの１／（ｎ×ｍ）倍のデータを作成する手段とから構成され、好ましくは、圧縮手段が複数設けられる。複数圧縮手段が設けられる場合、各圧縮手段ごとに、ｎ及び／又はｍが異なり、それにより圧縮率の異なる複数の画像データが生成される。生成された圧縮率の異なる画像データは、作成されるごとに順次圧縮率に対応するメモリにそれぞれ振り分けて格納される。
【０００９】
このような構成では、画像の複数ライン分の各最終ラインの画素データが所定個数分取り込まれるごとに、各複数ラインのそれぞれ所定個数分の画素データから圧縮されたデータが順次作成されるので、カメラからのデータの取込みと連動して所定圧縮率で圧縮された画像データを生成することができる。また、取り込むライン数と、取り込む各ラインでの画素数を変化させることにより、圧縮率の異なる複数の画像データが順次生成されるので、カメラデータ取り込みから短時間にリアルタイムで種々の圧縮率の画像データを生成することが可能となる。
【００１０】
【発明の実施の形態】
以下、図面に示す実施の形態に基づいて本発明を詳細に説明する。
【００１１】
図２は本発明の一実施形態を示す画像処理装置の構成図であり、画像処理装置は、例えば、部品実装機で吸着ノズルで吸着された電子部品の画像を処理するものであるが、このような電子部品に限定されず、他の部品などカメラで撮影された任意の対象物の画像を処理するのに適用できるものである。
【００１２】
図２において、２０１はＣＣＤカメラなどの撮像装置であり、ＣＣＤカメラ２０１で撮影された画像は、ＣＰＵ２０７の制御の元にカメラコントローラ２０２によりラインに沿って画素ごとに順次読み出され、デジタル化されて出力される。カメラクロック２１２は、ＣＣＤカメラ２０１を動作させるための基準クロックであり、このカメラクロック２１２に同期してＣＣＤカメラ２０１より画素データが出力される。ＣＣＤカメラ２０１から出力される第１ラインの有効な原画像データ２０９ａは、メモリコントローラ２０５、画像圧縮回路２０４及びラインバッファ２０３ｂに送出される。
【００１３】
本実施形態では、図示したように、複数のラインバッファ、例えば７個のラインバッファ２０３ｂ〜２０３ｈが設けられる。一般にラインバッファはラインバッファに蓄積可能なデータ個数（画素数）より多い画素データが入力されると最初に入力した画素データが出力されるいわゆるＦＩＦＯ構造となっている。本実施形態で示すラインバッファ２０３ｂ〜２０３ｈはいずれもこのような構造であり、また各ラインバッファの蓄積可能なデータ個数はＣＣＤカメラ２０１の１ラインの画素数に一致しているので、ラインバッファに蓄積可能なデータ個数より多いデータ、すなわち次のラインの最初の画素データが入力されるとそのラインバッファに格納されていたラインの最初の画素データが出力され、次のラインバッファに入力されるようになる。
【００１４】
ＣＣＤカメラ２０１で撮影された対象物の画像の１ライン分に相当するデータをそれぞれ格納できるラインバッファ２０３ｂ〜２０３ｈは直列に接続され、各ラインバッファ２０３ｂ〜２０３ｈにはそれぞれ出力端子が設けられているので、ＣＰＵ２０７の制御によりＣＣＤカメラ２０１からの画像データを各ラインに沿って順次取り込んでいくと、それぞれのラインバッファ２０３ｂ〜２０３ｈの出力データ２０９ｂ〜２０９ｈと、ラインバッファを介さない直接の原画像データ２０９ａとから最大８ライン分の画像データを画素ごとに順次並列に取り出すことが可能となる。
【００１５】
並列に出力されたラインバッファ２０３ｂ〜２０３ｈの出力データ２０９ｂ〜２０９ｈと、原画像データ２０９ａは、画素ごとに順次並列に画像圧縮回路２０４に入力され、画像圧縮回路２０４は、これらの並列に入力される８ライン分の画像データと、水平データ有効信号２１０並びに垂直ライン有効信号２１１に基づいて、１／４圧縮画像データ２０８ｂ、１／１６圧縮画像データ２０８ｃ、１／６４圧縮画像データ２０８ｄを生成する。これらの生成された圧縮画像データ、並びに生の原画像データ２０９ａは、メモリコントローラ２０５によって圧縮率に対応して設けられたメモリ２０６ａ〜２０６ｄに振り分けて格納される。本実施形態では、メモリ２０６ａに原画像データ２０９ａ（圧縮率１／１）が、メモリ２０６ｂに１／４圧縮画像データ２０８ｂが、メモリ２０６ｃに１／１６圧縮画像データ２０８ｃが、メモリ２０６ｄに１／６４圧縮画像データ２０８ｄがそれぞれ格納される。
【００１６】
図３は、画像圧縮回路２０４の一実施形態を示す構成図である。データカウンタ３００は、水平データ有効信号２１０と垂直ライン有効信号２１１とカメラクロック２１２から１ラインのデータ個数（画素データ数）をカウントしそのデータ個数３３１を出力する。ラインカウンタ３０１は、水平データ有効信号２１０及び垂直ライン有効信号２１１を取り込んでライン数３３０を出力する。圧縮コントローラ３０２は、水平データ有効信号２１０、垂直ライン有効信号２１１、ライン数３３０、データ個数３３１から１／４圧縮用累算器３１０用の１／４圧縮用累算器ロード信号３２２と１／４圧縮用累算器データ有効信号３２５を生成し、また、１／１６圧縮用累算器３０７用の１／１６圧縮用累算器ロード信号３２１と１／１６圧縮用累算器データ有効信号３２４を生成し、更に１／６４圧縮用累算器３０４用の１／６４圧縮用累算器ロード信号３２０と１／６４圧縮用累算器データ有効信号３２３を生成する。
【００１７】
１／４圧縮用加算器３０９は、原画像データ２０９ａとラインバッファ２０３ｂの出力データ２０９ｂの計２つのラインデータの同じビット位置（各ラインのラインに沿った同一画素位置）の画素データを加算し、１／１６圧縮用加算器３０６は、原画像データ２０９ａとラインバッファ２０３ｂ〜２０３ｄの出力データ２０９ｂ〜２０９ｄの計４つのラインデータの同じビット位置の画素データを加算し、１／６４圧縮用加算器３０３は、原画像データ２０９ａとラインバッファ２０３ｂ〜２０３ｈの出力データ２０９ｂ〜２０９ｈの計８つのラインデータの同じビット位置の画素データを加算する。
【００１８】
１／４圧縮用累算器３１０、１／１６圧縮用累算器３０７、１／６４圧縮用累算器３０４は、それぞれ１／４圧縮用加算器３０９、１／１６圧縮用加算器３０６、１／６４圧縮用加算器３０３からの加算データを累積して、各ラインデータの所定画素数分のデータを累算する。各累算器３１０、３０７、３０４で得られた累算値は、１／４割算器３１１、１／１６割算器３０８、１／６４割算器３０５に入力され、取り込んだライン数とそのラインの所定画素数分で決まる画素数で割算され、平均化された画素データに圧縮されて各割算器３１１、３０８、３０５からそれぞれ出力される。ここでは、１／６４圧縮用加算器３０３、１／１６圧縮用加算器３０６、１／４圧縮用加算器３０９を個々に用意しているが、１／６４圧縮用加算器３０３から１／１６圧縮用加算結果、１／４圧縮用加算結果を得ることも可能である。この場合には、回路の規模をかなり縮小することができる。
【００１９】
次に、このように構成された画像処理装置により種々の圧縮率で圧縮された画像データを生成する流れを説明する。
【００２０】
ＣＣＤカメラ２０１で撮影された画像は、カメラコントローラ２０２によりラインに沿ってカメラクロック２１２に従って画素ごとに順次読み出されるので、原画像データ２０９ａは、図４の一番下に図示したような画素データから構成される。ここで「１」〜「８」は、それぞれ第１〜第８ラインの画像ラインが読み出されるときの画素データであり、第８ラインに続くラインは、その繰り返しとして出力される。各ラインバッファ２０３ｂ〜２０３ｈの蓄積可能なデータ数は、カメラ２０１が出力する１ラインデータの画素数、すなわち１ライン分の画素数に一致しているので、各ラインバッファに蓄積可能なデータ個数より多い画素データが順次取り込まれると、最初に取り込まれていた画素データが取り込まれた順に次のラインバッファに入力される。例えば、ラインバッファ２０３ｂに第１ライン分のすべての画素データが読み込まれ、続いて次の第２ラインの最初の画素データが入力されると、ラインバッファ２０３ｂからは第１ラインの最初の画素データが出力され、そのデータが次のラインバッファ２０３ｃに入力されるとともに、画像圧縮回路２０４に入力される。このようにして、第１ラインから第８ラインまでのデータを順次画素ごとに取り込んでいくと、原画像データ２０９ａ、ラインバッファ２０３ｂ〜２０３ｈからの出力データ２０９ｂ〜２０９ｈは、それぞれ図４に示されたようなものになり、これらの８ライン分の各画素データが画素ごとに順次並列に画像圧縮回路２０４に入力される。
【００２１】
画像圧縮回路２０４では、図３に示したように、カメラコントローラ２０２からの水平データ有効信号２１０及び垂直ライン有効信号２１１をもとにラインカウンタ３０１でライン数３３０が生成され、また水平データ有効信号２１０と垂直ライン有効信号２１１とカメラクロック２１２からデータカウンタ３００によりデータ個数３３１が生成される。また、圧縮コントローラ３０２ではデータカウンタ３００とラインカウンタ３０１でカウントしたデータ個数３３１とライン数３３０と水平データ有効信号２１０と垂直ライン有効信号２１１をもとに１／４圧縮用累算器３１０のために１／４圧縮用累算器ロード信号３２２及び１／４圧縮用累算器データ有効信号３２５が生成され、１／１６圧縮用累算器３０７のために１／１６圧縮用累算器ロード信号３２１及び１／１６圧縮用累算器データ有効信号３２４が生成され、また１／６４圧縮用累算器３０４のために１／６４圧縮用累算器ロード信号３２０及び１／６４圧縮用累算器データ有効信号３２３がそれぞれ生成される。
【００２２】
各圧縮用累算器ロード信号３２０〜３２２を、各圧縮対象エリアの最初の加算結果が出力された期間「Ｈ」にすることで、この加算結果を各累算器３０４、３０７、３１０の初期データとして保持させる。その後、圧縮用累算器データ有効信号３２３〜３２５を、各圧縮対象エリアの最後の加算結果が出力された期間「Ｈ」にすることで、各圧縮対象エリアの累算結果を各割算器３０５、３０８、３１１に出力する。
【００２３】
水平データ有効信号２１０をＨ＿ＶＡＬ、垂直ライン有効信号２１１をＶ＿ＶＡＬ、データカウンタ３００からのデータ個数３３１の下位１ビット目をＤＣＯＵＮＴ［０］、下位２ビット目をＤＣＯＵＮＴ［１］、下位３ビット目をＤＣＯＵＮＴ［２］、ラインカウンタ３０１からのライン数３３０の下位１ビット目をＬＣＯＵＮＴ［０］、下位２ビット目をＬＣＯＵＮＴ［１］、下位３ビット目をＬＣＯＵＮＴ［２］としたとき、各圧縮用累算器ロード信号３２０〜３２２の生成論理を下記に示す。（！はＮＯＴ  ［否定］を表す）
（１／４圧縮用累算器ロード信号３２２）    ＝  Ｈ＿ＶＡＬ  ＆  Ｖ＿ＶＡＬ  ＆！ＤＣＯＵＮＴ［０］  ＆  ＬＣＯＵＮＴ［０］
（１／１６圧縮用累算器ロード信号３２１）  ＝  Ｈ＿ＶＡＬ  ＆  Ｖ＿ＶＡＬ  ＆！ＤＣＯＵＮＴ［０］  ＆！ＤＣＯＵＮＴ［１］  ＆  ＬＣＯＵＮＴ［０］  ＆  ＬＣＯＵＮＴ［１］
（１／６４圧縮用累算器ロード信号３２０）  ＝  Ｈ＿ＶＡＬ  ＆  Ｖ＿ＶＡＬ  ＆！ＤＣＯＵＮＴ［０］  ＆！ＤＣＯＵＮＴ［１］  ＆！ＤＣＯＵＮＴ［２］  ＆  ＬＣＯＵＮＴ［０］  ＆  ＬＣＯＵＮＴ［１］  ＆  ＬＣＯＵＮＴ［２］
圧縮対象エリアの最後の加算結果の出力タイミングは、圧縮対象エリアの最初の加算結果が出力されたタイミングより圧縮率によって一意的に決まる。１／４の圧縮率では圧縮対象エリアの最初の加算結果を含め２加算結果目である。１／１６の圧縮率では圧縮対象エリアの最初の加算結果を含め４加算結果目である。１／６４の圧縮率では圧縮対象エリアの最初の加算結果を含め８加算結果目である。上記タイミングで圧縮用累算器データ有効信号３２３〜３２５を出力するようにする。
【００２４】
各割算器３０５、３０８、３１１では各累算結果を各圧縮率で平均化する。本実施形態のように圧縮率が１／（２ｎ）の場合、各累算結果を右へシフトすることにより割算を実現できる。例えば、１／４の圧縮率の場合、右へ２ｂｉｔシフトさせ、１／１６の圧縮率の場合、右へ４ｂｉｔシフトさせ、１／６４の圧縮率の場合、右へ６ｂｉｔシフトさせる。なお、精度が要求される場合はシフトではなく固定小数点が扱える精度の良いものを使用しても良い。
【００２５】
上述した１／４、１／１６、１／６４の圧縮率の画像データを生成する状態が図５と図６に図示されている。
【００２６】
図５の上部に示されたラインデータ２０９ａ〜２０９ｈは、図４に図示したものと同様である。垂直ライン有効信号２１１は、第８ラインまでのデータを取り込む段階では、まだ１フレーム分であるので、「Ｈ」レベルであり、水平データ有効信号２１０は、各ラインごとに「Ｌ」から「Ｈ」レベルに変化する。従ってラインカウンタ３０１が計数するライン数３３０は、「０」〜「７」となる。また、データカウンタ３００は、１ラインの画素数を計数するので、１ラインの何個目の画素データを取り込んだかを示すデータを出力する。
【００２７】
例えば、１／４圧縮用累算器ロード信号３２２は、上記論理式で、圧縮対象エリアの最初の加算結果が出力された期間「Ｈ」になるので、この加算結果が１／４圧縮用累算器３１０の初期データとして保持される。図６では、第１ラインの最初の画素データ「ａ１」と第２ラインの最初の画素データ「ａ２」の加算データが、加算器３０９から累算器３１０に入力される。続いて、第２ラインの２番目の画素データが取り込まれると、第１ラインの２番目の画素データ「ｂ１」と第２ラインの２番目の画素データ「ｂ２」の加算データが、加算器３０９から累算器３１０に入力され、累算器３１０は、「ａ１＋ｂ１＋ａ２＋ｂ２」のデータを生成し、このデータが割算器３１１に入力されて１／４とすることにより、１／４圧縮対象エリアでの最初の画素データ「ｑ１」が生成される。このデータ「ｑ１」は、連続する最初の２個分の画像ラインに対して２番目のラインの２番目の画素データが取り込まれたとき、１番目と２番目のラインのそれぞれ連続する２画素分の計４個の画素データから圧縮された画素データであるので、面積比で１／４の圧縮となり最初の１／４に圧縮された画素データとなる。同様に、１／４に圧縮された２番目の画素データは、第２ラインの４番目の画素データ「ｄ２」を取り込んだとき、「ｃ１」、「ｃ２」、「ｄ１」、「ｄ２」の４つの画素データの累算値を４で割ることにより得られる。図６で第２ラインの最後のデータ「ｐ２」を取り込んだときには、８つの１／４圧縮画素データが生成される。以下、同様に、次の２個分のライン（第３、第４ライン；第５、第６ライン；第７、第８ライン；．．．．．）に対して２番目のライン（第４ライン；第６ライン；第８ライン；．．．．．）の２個分の画素データがそれぞれ取り込まれるごとに、順次１／４に圧縮された画素データが生成される。
【００２８】
また、第４ラインの最初の画素データ「ａ４」が取り込まれると、１／１６圧縮用累算器ロード信号３２１が「Ｈ」となり、「ａ１」〜「ａ４」の４つの加算データが加算器３０６から１／１６圧縮用累算器３０７に出力される。更に画素ごとに、４ライン分の加算データが加算器３０６から累算器３０７に順次出力されるので、１／１６圧縮対象エリアの最後である第４ラインの４ビット目の画素データ「ｄ４」が取り込まれると、累算器３０７は、図６の１／１６圧縮対象エリアの１６個の画素データ「ａ１」〜「ｄ４」を累算したデータを作成する。この累算データは、割算器３０８で圧縮対象エリアの総画素数１６で割算され、最初の１／１６圧縮画素データｓ１が生成される。次の１／１６に圧縮された画素データは、「ｅ１」〜「ｈ４」から生成され、図６で第４ラインの最後のデータ「ｐ４」を取り込んだときには、４つの１／１６圧縮画素データが生成される。以下、同様に、次の４個分のライン（第５〜第８ライン；．．．．．）に対して４番目のライン（第８ライン；．．．．．）の４個分の画素データが取り込まれるごとに、順次１／１６に圧縮された画素データが生成される。
【００２９】
また、第８ラインの最初の画素データ「ａ８」が取り込まれると、１／６４圧縮用累算器ロード信号３２０が「Ｈ」となり、「ａ１」〜「ａ８」の８つの加算データが加算器３０３から１／６４圧縮用累算器３０４に出力される。更に画素ごとに、８ライン分の加算データが加算器３０３から累算器３０４に順次出力されるので、１／６４圧縮対象エリアの最後である第８ラインの８ビット目の画素データ「ｈ８」が取り込まれると、累算器３０４は、図６の１／６４圧縮対象エリアの６４個の画素データ「ａ１」〜「ｈ８」を累算したデータを作成する。この累算データは、割算器３０５で圧縮対象エリアの総画素数６４で割算され、最初の１／６４圧縮画素データｕ１が生成される。同様に、次の１／６４圧縮画素データは、第８ラインの最後のデータ「ｐ８」が読み込まれたとき「ｉ１」〜「ｐ８」から生成される。図６の例では、最後のラインの最後のデータ「ｐ１６」を取り込んだときには、４つの１／６４圧縮画素データが生成される。以下、同様に、次の８個分のラインに対して８番目のラインの８個分の画素データが取り込まれるごとに、１／６４に圧縮された画素データが生成される。
【００３０】
このように、圧縮された画素データは、それが作成されるごとにメモリコントローラ２０５により振り分けられて各圧縮率に対応したメモリに格納される。メモリ２０６ｂには、それぞれ連続する２個分のラインに対して２画素分ずつの計４個の画素データから圧縮された画素データが順次格納されて行くので、図６の例では、６４の圧縮画素データからなり原画像に対して１／４に圧縮された画像データが格納される。また、メモリ２０６ｃには、それぞれ連続する４個分のラインに対して４画素分ずつの計１６個の画素データから圧縮された画素データが順次格納されて行くので、１６の圧縮画素データからなり原画像に対して１／１６に圧縮された画像データが格納され、また、メモリ２０６ｄには、それぞれ連続する８個分のラインに対して８画素分ずつの計６４個の画素データから圧縮された画素データが順次格納されて行くので、４つの圧縮画素データからなり原画像に対して１／６４に圧縮された画像データが格納される。
【００３１】
一般に図２、図３に示したようなロジック回路は、クロックに同期した同期回路で設計される。同期回路では、ほとんどの場合入力と出力の間でクロック遅延が発生する。設計時にはクロック遅延が異なる信号の遅延をあわせることを行うが、本実施形態では、クロック遅延が有るにせよ無いにせよ全体の動作に影響を与えないため、クロック遅延は無いものとして考えることができる。クロック遅延による遅れは圧縮画像の結果出力データがカメラからの入力データに対し遅れることを意味するが、その遅れは１フレーム分のデータ出力時間に対して十分小さいため実用上無視でき本発明の効果を損なうものではない。
【００３２】
上述した実施形態では、圧縮率を１／４、１／１６、１／６４として説明したがラインバッファー数や画像圧縮回路内の加算器、累算器、割算器の数を増やすことにより他の圧縮率にも対応させることが可能である。一般的には、ｎを２以上の整数、ｍを１以上あるいは２以上の整数として、それぞれｎ個分のラインに対してｎ番目のラインのｍ個分の画素データがラインバッファに取り込まれるごとに、各ｎ個のラインのそれぞれｍ個分の画素データから圧縮された画素データを順次生成すればよく、上記１／４の圧縮率はｎ＝ｍ＝２としたときに得られ、１／１６の圧縮率はｎ＝ｍ＝４としたときに、また１／６４の圧縮率は、ｎ＝ｍ＝８としたときに得られる。ｎとｍの値が相違するときは、縦と横の圧縮率の異なる画像データが生成される。ｎの上限は、画像の総ライン数以下で、好ましくは、画像の総ライン数の１／２であり、またｍの上限は、１ライン分の画素数以下で、好ましくは、１ライン分の画素数の１／２である。画像の総ライン数、１ライン分の画素数を１／２にしたとき、端数が出る場合は、端数での画素データを切り捨てるか、あるいはそれを他の圧縮エリアに算入するようにする。
【００３３】
また、上述した圧縮画像の生成方式では、圧縮対象エリアの各画素データを累算し、それを圧縮対象エリアに存在する総画素数で割算することにより平均化して圧縮画像を生成しているが、要求される画像処理の精度によっては、画像を間引く方式で画像圧縮回路２０４を簡素化することも可能である。例えば、各圧縮対象エリアのなかの１画素だけを圧縮対象エリアごとに抽出して、例えば１／４の圧縮を行う場合には最初の画素データ（ａ１）あるいは最後の画素データ（ｂ２）だけを順次抽出して圧縮データを作成することもできる。
【００３４】
また、上述した実施形態では、複数のメモリ２０６ａ〜２０６ｄが設けらているが、データ転送が高速なメモリを使用しデータバスの調停回路を付加することによりこれらのメモリを１つのメモリで構成することも可能である。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、画像の複数ライン分の最終ラインの画素データが所定個数分取り込まれるごとに、各複数ラインのそれぞれ所定個数分の画素データから圧縮データが作成されるので、カメラからのデータの取込みと連動してほぼ同時に所定圧縮率の圧縮画像を生成することができる。
【００３６】
また、本発明では、取り込むライン数と、取り込む各ラインでの画素数を変化させることにより、圧縮率の異なる複数の画像データが順次生成されるので、カメラデータ取り込みから短時間にリアルタイムで種々の圧縮率の画像データを生成することが可能となる。
【図面の簡単な説明】
【図１】従来の画像処理装置の構成を示すブロック図である。
【図２】本発明の画像処理装置の構成を示すブロック図である。
【図３】画像圧縮回路の詳細な構成を示すブロック図である。
【図４】カメラで撮影された画像のラインデータの取り込みタイミングを説明したタイミング図である。
【図５】圧縮データを作成する各信号の発生タイミングを示した波形図である。
【図６】圧縮率の異なる画像データの生成の流れを示した説明図である。
【符号の説明】
２０１  カメラ
２０２  カメラコントローラ
２０４  画像圧縮回路
２０５  メモリコントローラ
２０７  ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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