(57)【要約】【課題】セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の精度に依存しないパルス信号を出力するパルス信号出力回路、および、このパルス信号出力回路を採用するパルス信号出力装置を提供する。【解決手段】セット信号の立ち上がりに応じて立ち上がりリセット信号の立ち上がりに応じて立ち下がるパルス信号を出力するセット信号優先のセットリセット型ラッチと、このセットリセット型ラッチから出力されるパルス信号を反転するインバータと、セット信号およびインバータからの出力信号とが入力される、出力がセットリセット型ラッチのセット端子に接続されたアンドゲートとを備えた。【選択図】　　　　図５
2004134869.tif 000002
【特許請求の範囲】
【請求項１】
セット入力端子とリセット入力端子を有する正論理のセット優先セットリセット型ラッチと、
前記セット優先セットリセット型ラッチからの出力パルス信号を反転して出力するか、または当該反転信号を遅延して出力する反転回路と、
外部から入力されるセット信号と前記反転回路の出力信号とが入力され、これら２つの信号の論理積信号を前記セット優先セットリセット型ラッチのセット入力端子に出力する論理積回路とを備えたことを特徴とするパルス信号出力回路。
【請求項２】
セット入力端子とリセット入力端子を有する正論理のリセット優先セットリセット型ラッチと、
外部から入力されるリセット信号と、前記リセット優先セットリセット型ラッチからの出力パルス信号または当該出力信号を遅延した信号とが入力され、これら２つの信号の論理積信号を前記リセット優先セットリセット型ラッチのリセット入力端子に出力する論理積回路とを備えたことを特徴とするパルス信号出力回路。
【請求項３】
セット入力端子とリセット入力端子を有する負論理のセット優先セットリセット型ラッチと、
外部から入力されるセット信号と、前記セット優先セットリセット型ラッチからの出力パルス信号または該出力パルス信号を遅延した信号とが入力され、これら２つの信号の論理和信号を前記セット優先セットリセット型ラッチのセット入力端子に出力する論理和回路とを備えたことを特徴とするパルス信号出力回路。
【請求項４】
セット入力端子とリセット入力端子を有する負論理のリセット優先セットリセット型ラッチと、
前記リセット優先セットリセット型ラッチからの出力パルス信号を出力するか、または該出力パルス信号を遅延して出力する反転回路と、
外部から入力されるリセット信号と前記反転回路の出力信号とが入力され、これら２つの信号の論理和信号を前記リセット優先セットリセット型ラッチのリセット入力端子に出力する論理和回路とを備えたことを特徴とするパルス信号出力回路。
【請求項５】
セット信号を生成するセット信号生成回路と、
リセット信号を生成するリセット信号生成回路と、
前記セット信号生成回路の出力信号を請求項１もしくは請求項３に記載のパルス信号出力回路の外部から入力されるセット信号として用いると共に、前記リセット信号生成回路の出力信号を前記セット優先セットリセット型ラッチのリセット端子に入力することを特徴とするパルス信号出力装置。
【請求項６】
セット信号を生成するセット信号生成回路と、
リセット信号を生成するリセット信号生成回路と、
前記リセット信号生成回路の出力信号を請求項２もしくは請求項４に記載のパルス信号出力回路の外部から入力されるリセット信号として用いると共に、前記セット信号生成回路の出力信号を前記リセット優先セットリセット型ラッチのセット端子に入力することを特徴とするパルス信号出力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セット信号およびリセット信号に応じてパルス信号を出力するパルス信号出力回路、およびこのパルス信号出力回路を採用するパルス信号出力装置に関する。
【０００２】
【従来の技術】
従来より、パルス信号を出力するＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｏｒ）が知られている。
【０００３】
ＰＷＭは、外部からのプログラマブルな設定によって、パルス幅やデューティ比を変調して出力する回路であり、一般にクロック信号をカウンタでカウントし、そのカウント値とレジスタの設定値とを比較し、セットリセット型ラッチに入力するためのセット信号、リセット信号を生成している（例えば、特許文献１参照。）。
【０００４】
図１は、従来のＰＷＭの一例を示すブロック図である。
【０００５】
図１に示されるＰＷＭ１００は、クロック回路２００からのクロック信号に同期してセット信号が生成されるセット信号生成回路１０１と、クロック回路からのクロック信号に同期して、上記セット信号に対し遅れたリセット信号が生成されるリセット信号生成回路１０２と、セット信号が入力されるセット端子１０３ａ、リセット信号が入力されるリセット端子１０３ｂ、および、これらセット信号、リセット信号に応じてパルス信号を出力する出力端子１０３ｃを備えたセットリセット型ラッチ１０３（以下、ＳＲラッチと称する）とで構成されている。
【０００６】
ここで、セット信号およびリセット信号の各生成回路は、クロック信号に同期して動作するカウンタであり、クロック信号の立ち上がりトリガーに対するカウンタを構成するフリップフロップの立ち下がり遅延時間が、当該フリップフロップの立ち上がり遅延時間よりも長く、セット信号およびリセット信号のパルス幅そのものの精度に起因してＰＷＭ出力信号の精度が劣化するという問題がある。この精度劣化はパルス信号幅が最小単位（１クロックサイクル）の場合に顕著であり、更にクロック周波数を高くしてパルス信号の最小単位を短くするとき、ますます精度が劣化するという問題がある。
【０００７】
図２は、正論理のセット信号優先のＳＲラッチの回路図とその真理値表である。
【０００８】
図２には、セット端子１０３ａおよびリセット端子１０３ｂそれぞれに接続されたインバータ１０３１ａおよび１０３１ｂと、これらインバータからの出力それぞれが入力されるＮＡＮＤゲート１０３２ａおよび１０３２ｂとが示されている。
【０００９】
セット端子１０３ａに接続されたインバータ１０３１ａの出力が入力されるＮＡＮＤゲート１０３２ａの他方の入力には、ＮＡＮＤゲート１０３２ｂの出力が入力されており、ＮＡＮＤゲート１０３２ａの出力は、ＮＡＮＤゲート１０３２ｂの他方の入力に入力されていると共に、このＳＲラッチの出力となっている。
【００１０】
図２に示される回路を備えたＳＲラッチ１０３は、セット信号が論理値‘１’であるとリセット信号の論理値が何であれ論理値‘１’が出力されるという特性を有しており、このような特性を持つＳＲラッチのことを正論理のセット信号優先のＳＲラッチと称している。尚、図２には、このＳＲラッチの真理値表も示されている。
【００１１】
図３は、図１に示すＰＷＭ１００から出力される、パルス信号幅が最小単位の場合におけるパルス信号のタイムチャートである。
【００１２】
図３には、上から順に、第１から第５のパルス（Ｐ１からＰ５）で構成されるクロック信号、セット信号、リセット信号、正論理のセット信号優先ＳＲラッチから出力されるパルス信号、および、詳しくは後述する正論理のリセット信号優先ＳＲラッチから出力されるパルス信号の波形が示されている。
【００１３】
ここでは、セット信号生成回路においてセット信号をＳＲラッチのＳ端子に送信する直前のフリップ・フロップとリセット信号生成回路においてリセット信号をＳＲラッチのＲ端子に送信する直前のフリップ・フロップが同一タイプのものであり、尚且つそのフリップフロップはクロックの立ち上がりに同期してＬ→Ｈに変化する時間がＨ→Ｌに変化する時間よりも短い特性を持つ事、つまりＳＬＨ＝ＲＬＨ、ＳＨＬ＝ＲＨＬ、ＳＬＨ＜ＳＨＬである事を前提として以下の説明を進める。
【００１４】
すなわち図３に示されるセット信号は、クロック信号を構成する第１のパルスＰ１の立ち上りから遅延時間ＳＬＨを以って立ち上っており、リセット信号は、第２のパルスＰ２の立ち上がりから遅延時間ＲＬＨを以って立ち上っている。
【００１５】
この時、ＳＬＨとＲＬＨは等しいものとする。
【００１６】
また、図３に示されるセット信号は、第２のパルスＰ２の立ち上がりから、上述したＳＬＨよりも長い遅延時間ＳＨＬを以って立ち下がっており、リセット信号も第３のパルスＰ３の立ち上がりから、上述したＲＬＨよりも長い遅延時間ＲＨＬを以って立ち下がっている。
【００１７】
図３に示されるセット優先パルス信号は、上述のセット信号およびリセット信号を、図２に示される内部回路を有する正論理のセット信号優先のＳＲラッチ１０３に入力した場合に出力されるパルス信号であり、このパルス信号はセット信号の立ち上りで‘Ｈ’（論理値‘１’）とはなるものの、リセット信号の立ち上りによって‘Ｌ’（論理値‘０’）とはならず、セット信号の立ち下りで‘Ｌ’となっている。
【００１８】
つまり、図３に示すＴｃｌｏｃｋ期間、極性がＨとなるパルス信号が必要な場合において、パルス信号をセット信号の立ち上がりエッジ及びリセット信号の立ち上がりエッジで生成するよりもパルス信号幅がＳＨＬとＲＬＨの差分の期間だけ長くなってしまう。
【００１９】
ここで、図３に示されるリセット優先パルス信号は、上述のセット信号およびリセット信号を、正論理のリセット信号優先のＳＲラッチに入力した場合に出力される信号である。ここで、正論理のリセット信号優先のＳＲラッチについて説明する。
【００２０】
図４は、正論理のリセット信号優先のＳＲラッチの回路図とその真理値表である。
図４には、セット端子１０４ａおよびリセット端子１０４ｂそれぞれが入力側に接続されているノアゲート１０４１ａ、１０４１ｂが示されている。
【００２１】
ノアゲート１０４１ａの他方の入力には、ノアゲート１０４１ｂの出力が入力されており、このノアゲート１０４１ｂの他方の入力には、ノアゲート１０４１ａの出力が入力されると共に、このノアゲート１０４１ｂの出力がこのＳＲラッチ１０４の出力となっている。
【００２２】
図４に示される内部回路を有するＳＲラッチ１０４は、リセット信号が論理値‘１’になると、セット信号の論理値が何であれ、論理値‘０’が出力されるリセット信号が優先のラッチである。
【００２３】
このようなリセット信号優先のラッチ１０４から出力されるパルス信号は、第２波以降では、リセット信号の立ち上りで‘Ｌ’とはなるものの、セット信号の立ち上りで‘Ｈ’とはならず、リセット信号の立ち下りで‘Ｈ’となっている。
【００２４】
【特許文献１】
特開平６−５３７９４号公報
【００２５】
【発明が解決しようとする課題】
つまり、上述した、セット信号およびリセット信号を正論理のセット信号優先ラッチに入力すると、このラッチからは、セット信号生成回路で生成されたセット信号に依存したパルス信号が出力されてしまう。一方、これら信号を正論理のリセット信号優先ラッチに入力しても、このラッチからは、リセット信号生成回路で生成されたリセット信号に依存したパルス信号が出力されてしまう。
【００２６】
したがって、セット信号及びリセット信号が、クロックの立ち上がりエッジからの遅延が同一であっても、セット信号及びリセット信号の信号幅そのものに依存して、パルス信号幅が長くあるいは短くなってしまうという問題がある。特にこの問題はパルス信号幅が最小単位（１クロックサイクル：Ｔｃｌｏｃｋ）の場合に顕著である。
【００２７】
尚、このことは、これまで述べてきたセット信号のＳＬＨおよびリセット信号のＲＬＨに比べてセット信号のＳＨＬおよびリセット信号のＲＨＬが大きい場合だけでなく、上記ラッチが、セット信号の立ち上りで立ち上がり、リセット信号の立ち上がりで立ち下がるパルス信号を出力するのではなく、セット信号の立ち下りで立ち上がりリセット信号の立ち下がりで立ち下がるパルス信号を出力するものである場合にも起こりうる問題である。
【００２８】
又パルス信号の出力極性がこれまで述べてきたＨの場合だけではなくＬの場合も同様に起こりうる問題である。
【００２９】
本発明は、上記事情に鑑み、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の精度に依存しないパルス信号を出力するパルス信号出力回路、および、このパルス信号出力回路を採用するパルス信号出力装置を提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成するための本発明のパルス信号出力回路のうちの第１のパルス信号出力回路は、
セット入力端子とリセット入力端子を有する正論理のセット優先セットリセット型ラッチと、
上記セット優先セットリセット型ラッチからの出力パルス信号を反転して出力するか、またはこの反転信号を遅延して出力する反転回路と、
外部から入力されるセット信号と上記反転回路の出力信号とが入力され、これら２つの信号の論理積信号を上記セット優先セットリセット型ラッチのセット入力端子に出力する論理積回路とを備えたことを特徴とする。
【００３１】
本発明の第１のパルス信号出力回路では、上記構成により、リセット信号がＬからＨにアサートする以前に、セット信号がＨからＬにネゲートする。従って、セット信号がＨからＬにネゲートする事により、パルス信号がＨからＬにネゲートするという問題を防止する事ができる。したがって、本発明の第１のパルス信号出力回路によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【００３２】
上記目的を達成するための本発明のパルス信号出力回路のうちの第２のパルス信号出力回路は、
セット入力端子とリセット入力端子を有する正論理のリセット優先セットリセット型ラッチと、
外部から入力されるリセット信号と、上記リセット優先セットリセット型ラッチからの出力パルス信号またはこの出力信号を遅延した信号とが入力され、これら２つの信号の論理積信号を上記リセット優先セットリセット型ラッチのリセット入力端子に出力する論理積回路とを備えたことを特徴とする。
【００３３】
本発明の第２のパルス信号出力回路では、上記構成により、セット信号がＬからＨにアサートする以前に、リセット信号がＨからＬにネゲートする。従って、リセット信号がＨからＬにネゲートする事により、パルス信号がＬからＨにアサートするという問題を防止する事ができる。したがって、本発明の第２のパルス信号出力回路によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【００３４】
上記目的を達成するための本発明のパルス信号出力回路のうちの第３のパルス信号出力回路は、
セット入力端子とリセット入力端子を有する負論理のセット優先セットリセット型ラッチと、
外部から入力されるセット信号と、上記セット優先セットリセット型ラッチからの出力パルス信号またはこの出力パルス信号を遅延した信号とが入力され、これら２つの信号の論理和信号を上記セット優先セットリセット型ラッチのセット入力端子に出力する論理和回路とを備えたことを特徴とする。
【００３５】
本発明の第３のパルス信号出力回路では、上記構成により、リセット信号がＨからＬにネゲートする以前に、セット信号がＬからＨにアサートする。従って、セット信号がＬからＨにアサートする事により、パルス信号がＨからＬにネゲートするという問題を防止する事ができる。したがって、本発明の第３のパルス信号出力回路によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【００３６】
上記目的を達成するための本発明のパルス信号出力回路のうちの第４のパルス信号出力回路は、
セット入力端子とリセット入力端子を有する負論理のリセット優先セットリセット型ラッチと、
上記リセット優先セットリセット型ラッチからの出力パルス信号を出力するか、またはこの出力パルス信号を遅延して出力する反転回路と、
外部から入力されるリセット信号と上記反転回路の出力信号とが入力され、これら２つの信号の論理和信号を上記リセット優先セットリセット型ラッチのリセット入力端子に出力する論理和回路とを備えたことを特徴とする。
【００３７】
本発明の第４のパルス信号出力回路では、上記構成により、セット信号がＨからＬにネゲートする以前に、リセット信号がＬからＨにアサートする。従って、リセット信号がＬからＨにアサートする事により、パルス信号がＬからＨにアサートするという問題を防止する事ができる。したがって、本発明の第４のパルス信号出力回路によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【００３８】
上記目的を達成するための本発明のパルス信号出力装置のうちの第１のパルス信号出力装置は、
セット信号を生成するセット信号生成回路と、
リセット信号を生成するリセット信号生成回路と、
上記セット信号生成回路の出力信号を上記第１のパルス信号出力回路もしくは上記第３のパルス信号出力回路の外部から入力されるセット信号として用いると共に、上記リセット信号生成回路の出力信号を上記第１のパルス信号出力回路もしくは上記第３のパルス信号出力回路のセット優先セットリセット型ラッチのリセット端子に入力することを特徴とする。
【００３９】
上記目的を達成するための本発明のパルス信号出力装置のうちの第２のパルス信号出力装置は、
セット信号を生成するセット信号生成回路と、
リセット信号を生成するリセット信号生成回路と、
上記リセット信号生成回路の出力信号を上記第２のパルス信号出力回路もしくは上記第４のパルス信号出力回路の外部から入力されるリセット信号として用いると共に、上記セット信号生成回路の出力信号を上記第２のパルス信号出力回路もしくは上記第４のパルス信号出力回路のリセット優先セットリセット型ラッチのセット端子に入力することを特徴とする。
【００４０】
【発明の実施の形態】
以下、本発明のパルス信号出力回路およびパルス信号出力装置の実施形態について説明する。
【００４１】
図５は、本発明の第１のパルス信号出力装置の一実施形態を示す図である。
【００４２】
図５に示されるパルス信号出力装置１は、インバータ１１と、バッファ１４ａおよびバッファ１４ｂからなるバッファ部１４と、アンドゲート１２と、正論理のセット信号優先のセットリセット型ラッチ１３と、セット信号生成回路１ａと、リセット信号生成回路１ｂとで構成されている。
【００４３】
ラッチ１３は、セット信号が入力されるセット端子１３ａ、リセット信号が入力されるリセット端子１３ｂ、および、パルス信号が出力される出力端子１３ｃを有する、図２に示されている回路と同じ回路を有するセット信号優先のラッチである。
【００４４】
このパルス信号出力装置１では、このラッチ１３から出力されたパルス信号は、まずインバータ１１に入力されて反転され、バッファ部１４で遅延された後アンドゲート１２に入力される。尚、この遅延は、ラッチ１３のセット端子１３ａに入力されるセット信号にノイズ状の信号が発生し、これによる影響をパルス信号に与えないようにするためのものである。
【００４５】
アンドゲート１２には、セット信号生成回路１ａからのプリセット信号が入力される。
【００４６】
アンドゲート１２から出力されるセット信号、および、リセット信号生成回路１ｂからのリセット信号はラッチ１３に入力される。
【００４７】
図６は、図５に示されるパルス信号出力装置の各部の信号のタイムチャートで、パルス信号が２回出力されており、そのパルス幅はそれぞれ最小単位（１クロックサイクル：Ｔｃｌｏｃｋ）である。
【００４８】
図６には、上から順に、クロック信号、セット信号生成回路からのプリセット信号（Ａ）、リセット信号生成回路からのリセット信号（Ｂ）、ラッチ１３からのパルス信号を反転して遅延させたフィードバック信号（Ｃ）、アンドゲートから出力されたセット信号（Ｄ）、および、ラッチ１３から出力されるパルス信号（Ｅ）の波形が示されている。
【００４９】
プリセット信号（Ａ）、リセット信号（Ｂ）共に従来技術同様の手法で生成されたものとする。
【００５０】
従って図３の説明でも記した様に、セット信号生成回路においてセット信号をＡＮＤゲートの入力端子に送信する直前のフリップフロップとリセット信号生成回路においてリセット信号をＳＲラッチのＲ端子に送信する直前のフリップ・フロップが同一タイプのものであり、尚且つそのフリップフロップはクロックの立ち上がりに同期してＬ→Ｈに変化する時間がＨ→Ｌに変化する時間よりも短い特性を持つ事、つまりＳＬＨ＝ＲＬＨ、ＳＨＬ＝ＲＨＬ、ＳＬＨ＜ＳＨＬである場合を前提とする。
【００５１】
フィードバック信号（Ｃ）は、上述したように、ラッチ１３からのパルス信号（Ｅ）を反転し遅延（ｔ：遅延時間）させた信号である。
【００５２】
セット信号（Ｄ）は、プリセット信号（Ａ）とフィードバック信号（Ｃ）との論理積で表わされる信号である。
【００５３】
このようなセット信号（Ｄ）とリセット信号（Ｂ）をラッチ１３に入力することで出力されたパルス信号（Ｅ）は、図６に示されるようにセット信号（Ｄ）の立ち上りで立ち上がり、リセット信号（Ｂ）の立ち上がりで立ち下がっている。尚、図６には、パルス信号が、セット信号の立ち上がり、および、リセット信号の立ち上がりに対して、同じ遅延時間Ｔを以って反応している様子が示されている。
【００５４】
本実施形態のパルス信号出力装置１では、以下の手順でパルス信号が生成される。
（１）セット信号（Ｄ）がＬからＨにアサートされる。これによりパルス信号がＬからＨにアサートされる。
（２）同セット信号（Ｄ）がＨからＬにネゲートされる。
（３）リセット信号（Ｂ）がＬからＨにアサートされる。これによりパルス信号がＨからＬにネゲートされる。
（４）以上により、図３のセット優先パルス信号に示される様にセット信号がＨからＬにネゲートされる事により、パルス信号がＨからＬにネゲートされる事が無くなり、パルス信号はリセット信号（Ｂ）がＬからＨにアサートされる事によりＨからＬにネゲートされる。したがって、本実施形態のパルス信号出力装置１によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【００５５】
図７は、本発明の第２のパルス信号出力装置の一実施形態を示す図である。
【００５６】
図７に示されるパルス信号出力装置２は、バッファ２４ａ、２４ｂ、２４ｃからなるバッファ部２４、アンドゲート２２と、正論理のリセット信号優先のセットリセット型ラッチ２３と、セット信号生成回路１ａと、リセット信号生成回路１ｂとで構成されている。
【００５７】
ラッチ２３は、セット信号が入力されるセット端子２３ａ、リセット信号が入力されるリセット端子２３ｂ、および、パルス信号が出力される出力端子２３ｃを有する、セット信号およびリセット信号の立ち上がりに応じてパルス信号を出力するものであり、図４に示されている回路と同じ回路を有するリセット信号優先のラッチである。
【００５８】
このパルス信号出力装置２では、このラッチ２３から出力されたパルス信号は、まずバッファ部２４に伝達されて遅延した後、アンドゲート２２に入力される。尚、この遅延は、ラッチ２３のリセット端子２３ｂに入力されるリセット信号にノイズ状の信号が発生し、これによる影響をパルス信号に与えないようにするためのものである。
【００５９】
アンドゲート２２には、リセット信号生成回路２ｂからのプリリセット信号が入力される。
【００６０】
アンドゲート２２から出力されるリセット信号、および、セット信号生成回路２ａからのセット信号がラッチ２３に入力される。
【００６１】
図８は、図７に示されるパルス信号出力装置の各部の信号のタイムチャートで、パルス信号が２回出力されており、そのパルス幅はそれぞれ最小単位（１クロックサイクル：Ｔｃｌｏｃｋ）である。
【００６２】
図８には、上から順に、クロック信号、セット信号生成回路からのセット信号（Ｆ）、リセット信号生成回路からのプリリセット信号（Ｇ）、ラッチ２３からのパルス信号を遅延させたフィードバック信号（Ｈ）、アンドゲートから出力されたリセット信号（Ｉ）、および、ラッチ２３から出力されるパルス信号（Ｊ）が示されている。
【００６３】
セット信号（Ｆ）、プリリセット信号（Ｇ）共に従来技術同様の手法で生成されたものとする。
【００６４】
従って図３の説明でも記した様に、セット信号生成回路においてセット信号をＳＲラッチのＳ端子に送信する直前のフリップ・フロップとリセット信号生成回路においてリセット信号をＡＮＤゲートの入力端子に送信する直前のフリップフロップが同一タイプのものであり、尚且つそのフリップフロップはクロックの立ち上がりに同期してＬ→Ｈに変化する時間がＨ→Ｌに変化する時間よりも短い特性を持つ事、つまりＳＬＨ＝ＲＬＨ、ＳＨＬ＝ＲＨＬ、ＳＬＨ＜ＳＨＬである場合を前提とする。
【００６５】
フィードバック信号（Ｈ）は、上述したように、ラッチ２３からのパルス信号（Ｊ）を遅延（ｔ：遅延時間）させた信号である。
【００６６】
リセット信号（Ｉ）は、プリリセット信号（Ｇ）とフィードバック信号（Ｈ）との論理積で表わされる信号である。
【００６７】
このようなセット信号（Ｆ）とリセット信号（Ｉ）をラッチ２３に入力することで出力されたパルス信号（Ｊ）は、図８に示されるようにセット信号（Ｆ）の立ち上りで立ち上がり、リセット信号（Ｉ）の立ち上がりで立ち下がっている。尚、図８にも、パルス信号が、セット信号の立ち上がり、および、リセット信号の立ち上がりに対して、同じ遅延時間Ｔを以って反応している様子が示されている。
【００６８】
本実施形態のパルス信号出力装置２では、以下の手順でパルス信号が生成される。
（１）リセット信号（Ｉ）がＬからＨにアサートされる。これによりパルス信号がＨからＬにネゲートされる。
（２）同リセット信号（Ｉ）がＨからＬにネゲートされる。
（３）セット信号（Ｆ）がＬからＨにアサートされる。これによりパルス信号がＬからＨにアサートされる。
（４）以上により、図３のリセット優先パルス信号に示される様にリセット信号がＨからＬにネゲートされる事により、パルス信号がＬからＨにアサートされる事が無くなり、パルス信号はセット信号（Ｆ）がＬからＨにアサートされる事によりＬからＨにアサートされる。したがって、本実施形態のパルス信号出力装置２によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【００６９】
図９は、本発明の第１のパルス信号出力装置の他の実施形態を示す図である。
【００７０】
図９に示されるパルス信号出力装置３は、バッファ３４ａ、３４ｂ、３４ｃからなるバッファ部３４と、オアゲート３２と、負論理のセット信号優先のセットリセット型ラッチ３３と、セット信号生成回路１ａと、リセット信号生成回路１ｂとで構成されている。
ラッチ３３は、セット信号が入力されるセット端子３３ａ、リセット信号が入力されるリセット端子３３ｂ、および、パルス信号が出力される出力端子３３ｃを有する、セット信号およびリセット信号の立ち下がりに応じてパルス信号を出力するものである。
【００７１】
図１０は、本実施形態のパルス信号出力装置に用いられる負論理のセット信号優先のＳＲラッチの回路図とその真理値表である。
【００７２】
図１０には、セット端子３３ａおよびリセット端子３３ｂそれぞれに接続されたＮＡＮＤゲート３３１ａ、３３１ｂが示されている。
【００７３】
ＮＡＮＤゲート３３１ａの他方の入力には、ＮＡＮＤゲート３３１ｂの出力が入力されており、ＮＡＮＤゲート３３１ａの出力は、ＮＡＮＤゲート３３１ｂの他方の入力に入力されていると共に、このラッチ３３の出力となっている。
【００７４】
つまり、図１０に示される回路を有するラッチ３３は、図１０に示される真理値表に示されているように、セット信号が論理値‘０’であるとリセット信号の論理値が何であれ論理値‘１’を出力するセット信号優先のＳＲラッチである。
【００７５】
ここで、図９に話を戻すが、このパルス信号出力装置３では、このラッチ３３から出力されたパルス信号は、まずバッファ３４に伝達されて遅延した後オアゲート３２に入力される。この遅延は、ラッチ３３のセット端子３３ａに入力されるセット信号にノイズ状の信号が発生し、これによる影響をパルス信号に与えないようにするためのものである。
【００７６】
オアゲート３２には、セット信号生成回路３ａからのプリセット信号が入力される。
オアゲート３２から出力されるセット信号、および、リセット信号生成回路３ｂからのリセット信号はラッチ３３に入力される。
【００７７】
図１１は、図９に示されるパルス信号出力装置の各部の信号のタイムチャートで、パルス信号が２回出力されており、そのパルス幅はそれぞれ最小単位（１クロックサイクル：Ｔｃｌｏｃｋ）である。
【００７８】
図１１には、上から順に、クロック信号、セット信号生成回路からのプリセット信号（Ｌ）、リセット信号生成回路からのリセット信号（Ｍ）、ラッチ３３からのパルス信号を遅延させたフィードバック信号（Ｎ）、オアゲート３２から出力されたセット信号（Ｏ）、ラッチ３３から出力されるパルス信号（Ｐ）、および、プリセット信号（Ｌ）をラッチ３３のセット端子３３ａに直接入力し、リセット信号（Ｍ）をラッチ３３のリセット信号端子に入力した場合にラッチ３３から出力される不正パルス信号（Ｐ１）が示されている。
【００７９】
プリセット信号（Ｌ）、リセット信号（Ｍ）共に従来技術同様の手法で生成されたものとする。
【００８０】
従って図３の説明でも記した様に、セット信号生成回路においてセット信号をオアゲートの入力端子に送信する直前のフリップフロップとリセット信号生成回路においてリセット信号をＳＲラッチのＲ端子に送信する直前のフリップ・フロップが同一タイプのものであり、尚且つそのフリップフロップはクロックの立ち上がりに同期してＬ→Ｈに変化する時間がＨ→Ｌに変化する時間よりも短い特性を持つ事、つまりＳＬＨ＝ＲＬＨ、ＳＨＬ＝ＲＨＬ、ＳＬＨ＜ＳＨＬである場合を前提とする。
【００８１】
フィードバック信号（Ｎ）は、上述したように、ラッチ３３からのパルス信号（Ｐ）を遅延（ｔ：遅延時間）させた信号である。この遅延は、ラッチ３３のセット端子３３ａに入力されるセット信号にノイズ状の信号が発生し、これによる影響をパルス信号に与えないようにするためのものである。
【００８２】
セット信号（Ｏ）は、プリセット信号（Ｌ）とフィードバック信号（Ｎ）との論理和で表わされた信号である。
【００８３】
このようなセット信号（Ｏ）とリセット信号（Ｍ）をラッチ３３に入力することで出力されたパルス信号（Ｐ）は、図１１に示されるようにセット信号（Ｏ）の立下がりで立ち上がり、リセット信号（Ｍ）の立ち下がりで立ち下がっている。
【００８４】
つまり、従来においては、不正パルス信号（Ｐ１）が示すように、プリセット信号（Ｌ）（従来ではセット信号）の立ち上がりでパルス信号が立ち下がってしまうことから、このパルス信号はプリセット信号（Ｌ）に依存したものとなっていた。これは、リセット信号（Ｍ）（従来においてもリセット信号）の立ち下がりが、従来においてはセット信号だったプリリセット信号（Ｌ）が‘Ｌ’の間に発生するためである。
【００８５】
これに対し、本実施形態のパルス信号出力装置３では、以下の手順でパルス信号が生成される。
（１）セット信号（Ｏ）がＨからＬにネゲートされる。これによりパルス信号がＬからＨにアサートされる。
（２）同セット信号（Ｏ）がＬからＨにアサートされる。
（３）リセット信号（Ｍ）がＨからＬにネゲートされる。これによりパルス信号がＨからＬにネゲートされる。
（４）以上により、図３のセット優先パルス信号に示される様にセット信号がＬからＨにアサートされる事により、パルス信号がＨからＬにネゲートされる事が無くなり、パルス信号はリセット信号（Ｍ）がＨからＬにネゲートされる事によりＨからＬにネゲートされる。したがって、本実施形態のパルス信号出力装置３によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【００８６】
図１２は、本発明の第２のパルス信号出力装置の他の実施形態を示す図である。
【００８７】
図１２に示されるパルス信号出力装置４は、インバータ４１、バッファ４４ａ、４４ｂからなるバッファ部４４、オアゲート４２と、負論理のリセット信号優先のセットリセット型ラッチ４３と、セット信号生成回路１ａと、リセット信号生成回路１ｂとで構成されている。
【００８８】
図１３は、本実施形態のパルス信号出力装置に用いられる負論理のリセット信号優先のＳＲラッチの回路図とその真理値表である。
【００８９】
図１３には、セット端子４３ａおよびリセット端子４３ｂそれぞれに接続されたインバータ４３１ａ、４３１ｂと、これらインバータからの出力がそれぞれ入力されるノアゲート４３２ａ、４３２ｂとが示されている。
【００９０】
ノアゲート４３２ｂの他方の入力には、ノアゲート４３２ａの出力が入力されており、ノアゲート４３２ｂの出力は、ノアゲート４３２ａの他方の入力に入力されていると共に、このＳＲラッチの出力となっている。
つまり、図１３に示される回路を備えたラッチ４３は、図１３に示される論理値表に示されているように、リセット信号が論理値‘０’であるとセット信号が何であれ論理値‘０’が出力されるリセット信号優先のＳＲラッチである。
【００９１】
ここで、図１２に話を戻すが、このパルス信号出力装置４では、このラッチ４３から出力されたパルス信号は、まずインバータ４１に入力されバッファ４４に伝達されて遅延した後オアゲート４２に入力される。
【００９２】
オアゲート４２には、リセット信号生成回路４ｂからのプリリセット信号が入力される。
【００９３】
オアゲート４２から出力されるリセット信号、および、セット信号生成回路からのセット信号はラッチ４３に入力される。
【００９４】
図１４は、図１２に示されるパルス信号出力装置の各部の信号のタイムチャートで、パルス信号が２回出力されており、そのパルス幅はそれぞれ最小単位（１クロックサイクル＝Ｔｃｌｏｃｋ）である。
【００９５】
図１４には、上から順に、クロック信号、セット信号生成回路からのセット信号（Ｑ）、リセット信号生成回路からのプリリセット信号（Ｔ）、ラッチ４３からのパルス信号を反転し遅延させたフィードバック信号（Ｕ）、オアゲート４２から出力されたリセット信号（Ｖ）、ラッチ４３からのパルス信号（Ｗ）、および、セット信号（Ｑ）をラッチ４３のセット端子４３ａに入力し、従来においてはリセット信号であったプリリセット信号（Ｔ）をラッチ４３のリセット端子４３ｂに直接入力した場合にラッチ４３から出力される不正パルス信号（Ｗ１）が示されている。
【００９６】
セット信号（Ｑ）、プリリセット信号（Ｔ）共に従来技術同様の手法で生成されたものとする。
【００９７】
従って図３の説明でも記した様に、セット信号生成回路においてセット信号をＳＲラッチのＳ端子に送信する直前のフリップ・フロップとリセット信号生成回路においてリセット信号をＡＮＤゲートの入力端子に送信する直前のフリップフロップとリセット信号生成回路においてリセット信号をＳＲラッチのＲ端子に送信する直前のフリップ・フロップが同一タイプのものであり、尚且つそのフリップフロップはクロックの立ち上がりに同期してＬ→Ｈに変化する時間がＨ→Ｌに変化する時間よりも短い特性を持つ事、つまりＳＬＨ＝ＲＬＨ、ＳＨＬ＝ＲＨＬ、ＳＬＨ＜ＳＨＬである場合を前提とする。
【００９８】
フィードバック信号（Ｕ）は、上述したように、ラッチ４３からのパルス信号（Ｐ）を反転し遅延（ｔ）させた信号である。この遅延は、ラッチ４３のリセット端子４３ｂに入力されるリセット信号にノイズ状の信号が発生し、これによる影響をパルス信号に与えないようにするためのものである。
【００９９】
リセット信号（Ｖ）は、プリリセット信号（Ｔ）とフィードバック信号（Ｕ）との論理和で表わされた信号である。
【０１００】
このようなセット信号（Ｑ）とリセット信号（Ｖ）をラッチ４３に入力することで出力されたパルス信号（Ｗ）は、図１４に示されるようにセット信号（Ｑ）の立下がりで立ち上がり、リセット信号の立ち下がりで立ち下がっている。
つまり、従来においては、不正パルス信号（Ｗ１）が示すように、プリリセット信号（Ｔ）（従来ではリセット信号）の立ち上がりでパルス信号が立ち上がってしまうことから、このパルス信号はプリリセット信号（Ｔ）に依存したものとなっていた。これは、セット信号（Ｑ）（従来においてもセット信号）の立ち下がりが、従来においてはリセット信号だったプリセット信号（Ｔ）が‘Ｌ’の間に発生するためである。
【０１０１】
これに対し、本実施形態のパルス信号出力装置４では、以下の手順でパルス信号が生成される。
（１）リセット信号（Ｖ）がＨからＬにネゲートされる。これによりパルス信号がＨからＬにネゲートされる。
（２）同リセット信号（Ｖ）がＬからＨにアサートされる。
（３）セット信号（Ｑ）がＨからＬにネゲートされる。これによりパルス信号がＬからＨにアサートされる。
（４）以上により、図３のリセット優先パルス信号に示される様にリセット信号がＬからＨにアサートされる事により、パルス信号がＬからＨにアサートされる事が無くなり、パルス信号はセット信号（Ｑ）がＨからＬにネゲートされる事によりＬからＨにアサートされる。したがって、本実施形態のパルス信号出力装置４によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【０１０２】
以上の実施形態では、クロック信号に同期して、セット信号生成回路およびリセット信号生成回路から出力される信号を採用している場合を例に挙げて説明したが、本発明のパルス信号出力装置は、これに限らず、図１５および図１６に示すような、クロックを使用しない信号生成回路から出力される信号を採用するものであってもよい。
【０１０３】
図１５および図１６は、クロック信号を使用しない信号生成回路の実施形態を示す図である。
【０１０４】
図１５には、図５に示すパルス信号出力装置１に入力するプリセット信号およびリセット信号を出力するセット信号生成回路５００およびリセット信号生成回路５０１が示されている。
図１６には、図７に示すパルス信号出力装置２に入力されるセット信号およびプリリセット信号を、図１５に示すセット信号生成回路５００およびリセット信号生成回路５０１から出力する場合が示されている。
図１５および図１６に示される、セット信号生成回路とリセット信号生成回路は、図に示すように、２つのバッファ５００ｂ、５００ｃとアンドゲート５００ａとで構成された同じ特性を有するものであり、リセット信号生成回路には、セット信号生成回路に入力される原信号よりも遅延された原信号が入力される。
このような、クロック信号をもとにセット信号およびリセット信号を生成するのではないものから出力されるセット信号およびリセット信号についても、本発明のパルス信号出力装置は有効である。
【０１０５】
【発明の効果】
以上説明したように、本発明のパルス信号出力回路によれば、セット信号生成回路およびリセット信号生成回路で生成されるセット信号およびリセット信号の信号幅の精度に依存しないパルス信号を出力することができる。
【図面の簡単な説明】
【図１】従来のＰＷＭの一例を示すブロック図である。
【図２】正論理のセット信号優先のＳＲラッチの回路図とその真理値表である。
【図３】図１に示すＰＷＭから出力される、パルス信号幅が最小単位の場合におけるパルス信号のタイムチャートである。
【図４】正論理のリセット信号優先のＳＲラッチの回路図とその真理値表である。
【図５】本発明の第１のパルス信号出力装置の一実施形態を示す図である。
【図６】図５に示されるパルス信号出力装置の各部信号のタイムチャートである。
【図７】本発明の第２のパルス信号出力装置の一実施形態を示す図である。
【図８】図７に示されるパルス信号出力装置の各部信号のタイムチャートである。
【図９】本発明の第１のパルス信号出力装置の他の実施形態を示す図である。
【図１０】負論理のセット信号優先のＳＲラッチの回路図とその真理値表である。
【図１１】図９に示されるパルス信号出力装置の各部信号のタイムチャートである。
【図１２】本発明の第２のパルス信号出力装置の他の実施形態を示す図である。
【図１３】負論理のリセット信号優先のＳＲラッチの回路図とその真理値表である。
【図１４】図１２に示されるパルス信号出力装置の各部の信号のタイムチャートである。
【図１５】クロック信号を使用しない信号生成回路の実施形態を示す図である。
【図１６】クロック信号を使用しない信号生成回路の実施形態を示す図である。
【符号の説明】
１、２、３、４　パルス信号出力装置
１２、２２、５００ａ　アンドゲート
１００　ＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｏｒ）
１ａ、２ａ、３ａ、４ａ、１０１、５００　セット信号生成回路
１ｂ、２ｂ、３ｂ、４ｂ、１０２、５０１　リセット信号生成回路
１３、２３、３３、４３、１０３　セットリセット型ラッチ
１４、２４、３４、４４　バッファ部
１４ａ、１４ｂ、２４ａ、２４ｂ、２４ｃ、３４ａ、３４ｂ、３４ｃ、４４ａ、４４ｂ，５００ｂ、５００ｃ　バッファ
３３ａ、４３ａ、１０３ａ、１０４ａ　セット端子
３３ａ、４３ｂ、１０３ｂ、１０４ｂ　リセット端子
３３ｃ、３３ｄ、１０３ｃ、１０４ｃ　出力端子
３２、４２、３３１ａ、３３１ｂ、１０３２ａ、１０３２ｂ　ＮＡＮＤゲート１１、４１、４３１ａ、４３１ｂ、１０３１ａ、１０３１ｂ　インバータ
４３２ａ、４３２ｂ、１０４１ａ、１０４１ｂ　ノアゲート
２００　クロック回路
【図１】
2004134869.tif 000003
【図２】
2004134869.tif 000004
【図３】
2004134869.tif 000005
【図４】
2004134869.tif 000006
【図５】
2004134869.tif 000007
【図６】
2004134869.tif 000008
【図７】
2004134869.tif 000009
【図８】
2004134869.tif 000010
【図９】
2004134869.tif 000011
【図１０】
2004134869.tif 000012
【図１１】
2004134869.tif 000013
【図１２】
2004134869.tif 000014
【図１３】
2004134869.tif 000015
【図１４】
2004134869.tif 000016
【図１５】
2004134869.tif 000017
【図１６】
2004134869.tif 000018