(57)【要約】      （修正有）【課題】向上されたマルチチップモジュールを提供する。【解決手段】マルチチップモジュールは複数のＩＣパッケージユニットが実装される電気的な相互接続パッドのアレイを有する主要な回路基板を含む。各ＩＣパッケージユニットは、一対のＩＣパッケージを含む。この一対のＩＣパッケージの双方は、パッケージキャリアの対向する側に実装される。パッケージユニットは、主要な回路基板の一方側または両側上に実装され得る。本発明の第一の主要な実施形態は、一対の主要平面を有する層状のパッケージキャリアを採用する。各表面は、電気的な接触パッドを組み込む。一つのＩＣパッケージは、パッケージのリード線を平面上の接触パッドで相互接続することによって、各主要平面上に表面実装され、ＩＣパッケージユニットを形成する【選択図】  図２３
2004235606.tif 000002
【特許請求の範囲】
【請求項１】
第一および第二のセットのＩＣパッケージであって、各セットは、少なくとも一つのパッケージを含み、各パッケージは、集積回路チップおよび該チップに結合された複数の接続エレメントを含むパッケージ本体を有する、第一および第二のセットのＩＣパッケージと、
該第一のセットのＩＣパッケージの該少なくとも一つのパッケージの該接続エレメントを導電結合するために少なくとも一つの実装位置を有するキャリアを有する少なくとも一つのＩＣパッケージユニットであって、該キャリアは、さらに、該少なくとも一つの実装位置から外側かつ下方に延伸するキャリアリード線のセットを有し、これにより、該第二のセットのＩＣパッケージが入れ子になり得る凹部を形成する、少なくとも一つのＩＣパッケージユニットと、
少なくとも一つの表面実装パッドアレイを有するプリント回路基板であって、該少なくとも一つのパッドアレイは、該少なくとも一つのＩＣパッケージユニットの該キャリアの該リード線および該入れ子にされた第二のセットのＩＣパッケージの該少なくとも一つのパッケージの接続エレメントの両方に導電結合する、プリント回路基板と
を備えている電子モジュール。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、マルチチップ電子モジュールの製造に関し、より詳細には、多重集積回路パッケージをプリント回路基板に実装するための方法および装置に関する。この発明は、さらに、集積回路パッケージの三次元の配列を有する高密度のメモリモジュールに関する。
【０００２】
（発明の背景）
半導体メモリに対する需要は、高度な弾力性である。一方で、このようなメモリがコンピュータシステムの全コストに比べて比較的安価である場合に、ほとんど飽きない需要が結果として生じ、コンピュータ製造者は、平均的なプログラムの使用に要求される量を大きく越えるメインメモリを各システムにインストールする傾向がある。他方で、それが高価である場合、製造者は、通常、平均的なプログラムの要求をほんのわずかに満たす量を各システムにインストールする。このため、コンピュータの販売価格は、低レベルに維持され得るが、エンドユーザは、コンピュータのメインメモリをアップグレードしなければならないことをすぐに見出し得る。
【０００３】
大容量のランダムアクセスコンピュータメモリに対する絶えず増加する需要、および増加するコンパクトなコンピュータの成長する需要は、ビット毎のコストを低減するために半導体製造者の役割についての動機と結びついて、ほぼ３年毎に回路密度を４倍にするだけではなく、回路チップのパッケージングおよび実装の効率的な技術が増加することにつながる。１９８０年代の後期になるまで、半導体メモリチップは、通常、デュアルラインピンパッケージ（ＤＩＰＰ）としてパッケージングされていた。これらのＤＩＰＰパッケージのピンは、一般に、メイン回路基板（例えば、マザーボード）内のスルーホールに直接半田付けされるか、または、そのＤＩＰＰパッケージのピンは、順に、メイン回路基板内のスルーホール内に半田付けされたソケットに挿入されていた。表面実装技術の出現により、従来のプリント回路基板上のメッキされたスルーホールは、導電性の実装パッドに取って代わられている。Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｊ−ｌｅａｄ（ＳＯＪ）パッケージは、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅｓ（ＴＳＯＰｓ）につながっている。隣接表面の実装ピンの中央間のピッチまたは空間は、従来のスルーホールコンポーネントに対する従来の０．１０インチ空間より顕著に小さいため、表面実装チップは、対応する従来のチップよりかなり小さくなる傾向があり、このため、プリント回路基板上の空間を占める空間がより小さくなる。さらに、スルーホールは、もはや必要がないので、表面実装技術は、それ自体で、プリント回路基板の両面上のコンポーネントの実装の役に立つ。表面実装パッケージを両面で利用するメモリモジュールが標準になっている。初期のシングルラインメモリモジュール（ＳＩＭＭ）および現在用いられているデュアルラインメモリモジュール（ＤＩＭＭ）がマザーボード上のソケットに挿入される。
【０００４】
パッケージング密度は、複数の集積回路（ＩＣ）チップ（メモリチップ等）が三次元配列にスタックされるモジュールを組み立てることによって、ある程度劇的に増加され得る。一般的な規則として、チップの三次元スタックは、複雑で非標準のパッケージング方法を要求する。
【０００５】
ＩＣチップの垂直スタックの一例が、Ｆｌｏｙｄ  Ｅｉｄｅへの米国特許第４，９５６，６９４号（名称、ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＣＨＩＰＳＴＡＣＫＩＮＧ）によって提供される。複数の集積回路がパッケージキャリア内にパッケージされ、プリント回路基板上で、他方の頂部上に一方をスタックされる。チップ選択端子を除き、チップ上の全ての他の同様の端子が平行に接続される。
【０００６】
チップスタックの別の例が、Ｆｏｘらへの米国特許第５，１２８，８３１号（名称、ＨＩＧＨ−ＤＥＮＳＩＴＹ  ＥＬＥＣＴＲＯＮＩＣ  ＰＡＣＫＡＧＥ  ＣＯＭＰＲＩＳＩＮＧ  ＳＴＡＣＫＥＤ  ＳＵＢ−ＭＯＤＵＬＥＳ  ＷＨＩＣＨ  ＡＲＥ  ＥＬＥＣＴＲＩＣＡＬＬＹ  ＩＮＴＥＲＣＯＮＮＥＣＴＥＤ  ＢＹ  ＳＯＬＤＥＲ−ＦＩＥＬＤ  ＶＩＡＳ）において与えられる。パッケージは、個々にテスト可能なサブモジュールから組み立てられ、そのサブモジュールのそれぞれは、そこに結合された単一のチップを有する。サブモジュールは、フレーム状のスペーサと交互に配置される。サブモジュールおよびスペーサの双方は、位置合わせ可能なバイアス（ｖｉａｓ）を有し、このバイアスは、相互接続を種々のサブモジュール間に提供する。
【０００７】
Ｆｌｏｙｄ  Ｅｉｄｅにさらに発布され、ＩＣ  ＣＨＩＰ  ＰＡＣＫＡＧＥ  ＨＡＶＩＮＧ  ＣＨＩＰ  ＡＴＴＡＣＨＥＤ  ＴＯ  ＡＮＤ  ＷＩＲＥ  ＢＯＮＤＥＤ  ＷＩＴＨＩＮ  ＡＮ  ＯＶＥＲＬＹＩＮＧ  ＳＵＢＳＴＲＡＴＥと名称が付けられた米国特許第５，３１３，０９６号は別の例である。このようなパッケージは、導電性のトレース（ｔｒａｃｅ）をその上部表面（この上部表面は、その周辺上の導電性パッドに終端する）上に有する下部基板層の下部表面に結合された上部活性表面を有するチップを含む。活性表面およびトレース上の端子間の接続は、下部基板層内の開口を通じたワイヤ結合によってなされる。上部基板層（この上部基板層は下部基板層に結合される）は、下部基板層の開口に一致する開口を有し、ワイヤ結合が発生し得るスペースを提供する。ワイヤ結合が発生された後、開口は、エポキシで充填されて、個々にテスト可能なサブモジュールを形成する。複数のサブモジュールがそれらの縁部に取付けられた金属小片にスタックされ、相互接続され得る。
【０００８】
スタックされたチップのモジュールの最後の例が、Ａ．Ｕ．Ｌｅｖｙらへの、ＭＯＤＵＬＡＲ  ＰＡＮＥＬ  ＳＴＡＣＫＩＮＧ  ＰＲＯＣＥＳＳと名称付けられた米国特許第５，８６９，３５３号に記載されている。開口、開口の底部のチップ実装パッドのアレイ、およびインターフェースをとる導電パッドを有する複数のパネルが組み立てられる。チップ実装パッドおよびインターフェースをとる導電パッドの双方は、半田付けペーストでコーティングされる。プラスチックでカプセル化された表面実装ＩＣチップが、ペーストでカバーされた実装パッド上に配置され、複数のパネルが層状の配列にスタックされ、スタックは、チップリード線を、隣接のパネルの実装パッドおよびインターフェースパッドに一緒に半田付けするために加熱される。個々のチップパッケージスタックは、次いで、切断（ｃｕｔｔｉｎｇ  ａｎｄ  ｃｌｅａｖｉｎｇ）操作によってパネルスタックから分離される。
【０００９】
前述の例によって見られ得るように、増加されたチップ密度が、複雑化されたパッケージングおよびスタック配列の使用を通して達成される。これは、メモリビット毎のより高いコストに必然的に反映されなければならない。
【００１０】
（発明の要旨）
本発明は、プリント回路基板上の増加された回路密度を提供する。本発明は、コンピュータシステムに用いられるメモリモジュール上のメモリチップの密度を増加させるために特に有用である。本発明は、パッケージキャリアを含む。このパッケージキャリアは、第一の集積回路（ＩＣ）パッケージの頂部上のプリント回路基板（ＰＣＢ）上に実装するように設計される。この第一の集積回路（ＩＣ）パッケージは、さらに、ＰＣＢ上に実装される。キャリアは、上部主要表面を有する。この上部主要表面は、第二のＩＣパッケージが実装可能であるパッドアレイを有する。第一のＩＣパッケージの頂部上に実装された場合、キャリアは、キャノピー（ｃａｎｏｐｙ）またはプラットフォームと考えられ得る。このキャノピー上には、第二のＩＣパッケージが実装される。キャリアは、複数のリード線を有し、このリード線によって、キャリアは、ＰＣＢに表面実装される。各キャリアリード線は、さらに、上部表面上のパッドアレイの単一のパッドに電気的に接続される。本発明は、さらに、少なくとも一つのＰＣＢ、少なくとも一つのパッケージキャリアおよび各キャリアと結合された少なくとも二つのＩＣパッケージ（一方がキャリア上に実装され、他方がＰＣＢ上のキャリアの下部に実装される）を用いて構築されたマルチチップモジュールを含む。キャリアの下部のＩＣパッケージが、全てまたは大部分の接続を、実装されたＩＣパッケージと共通に共用するマルチチップモジュールに対して、キャリアの単一のリード線およびキャリアの下部のパッケージの単一のリード線は、ＰＣＢ上の実装／接続パッドを共用し得る。別々の接続が、キャリアおよびキャリア下部のパッケージ上の同様に配置されたリード線によってなされなければならない場合、ＰＣＢ上の対応するパッドは、各リード線が固有の接続を有するように分離され得る。あるいは、下部パッケージ上の電気的に未使用のリード線の下部のパッドは、標準パッケージリード線から未使用のリード線に対応するキャリアリード線への信号を再ルーティングすることによって、上部パッケージに対する固有の信号のために用いられ得る。
【００１１】
第一の実施形態のキャリアは、第一のパッドアレイを有する本体を含む。この第一のパッドアレイは、二つの平行な直線状のパッド行として配列され、上部主要表面に接着される。ＩＣパッケージのリード線は、第一のパッドアレイのパッドに導電結合され得る。本体は、さらに、第二のパッドアレイを有する。この第二のパッドアレイは、長手方向の縁に沿って配置された二つの平行な直線状のパッド行として配列され、下部主要表面に接着される。第一および第二アレイのパッドは、導電性にメッキされたバイアスまたはスルーホールと相互接続される。キャリアリード線は、第二のアレイのパッドに導電結合される。キャリアは、ヒートシンク機能を組み入れる。キャリアの第一の側面上のエンドリード線は、両方とも電力リード線である。これらの二つの電力リード線は、第一の層状のシートによって相互接続される。この第一の層状のシートは、これら二つのリード線に連続し、これら二つのリード線間に延伸する。この二つのリード線は、キャリアの全体の長さを延伸し得る。第一の層状のシートの端部は、キャリアの各端部に露出され、周辺の空気への熱の移動を容易にし得る。キャリアの第二の側面上の端部リード線は、両方ともグラウンドリード線である。これら二つのグラウンドリード線は、第二の直線状の層状シートによって相互接続される。この第二の直線状の層状シートは、これら二つのリード線とともに連続しており、これら二つのリード線間に延伸する。この二つのリード線は、キャリアの全体の長さを延伸し得る。第二の層状シートの端部部分は、キャリアの各端部で露出され、周辺の空気への熱の移動を容易にし得る。各層状シートは、同じ行の介在するリード線から離れて間隔が空けられている。第一および第二の層状シートは、キャリアの中央に沿って互いに離間して間隔があけられている。各ＩＣパッケージは、誘電性の本体、本体内に埋め込まれたＩＣチップ、および複数のリード線を含む。複数のリード線のそれぞれの端部は、さらに、本体内に埋め込まれ、ＩＣチップ上の接続端子に電気的に導電結合される。マルチチップモジュールの好適な実施形態に対して、下部ＩＣパッケージの本体の上部表面は、両層状シートにじかに接触するか、または、熱伝導性の化合物を介して熱的に結合されるか、または、パッケージ本体から層状シートへの熱の移動を容易にするようにそれらに極めて接近するかのいずれかである。
【００１２】
キャリアの第二の実施形態は、変更されたリード線を含む。この変更されたリード線のそれぞれは、ヒートシンクとして機能する。各リード線の中央部分は、キャリア本体の下部表面上で第二のパッドアレイのパッドに結合される。各リード線の外部部分は、ＰＣＢ上の実装／接続パッドへの表面実装に適合される。各リード線の内部部分は、本体の中央の方に延伸する。マルチチップモジュールの好適な実施形態に対して、下部ＩＣパッケージの本体の上部表面は、各リード線の内部部分にじかに接触するか、または、熱伝導性化合物を介して熱的に結合されるか、または、パッケージ本体からリード線への熱の移動を容易にするように極めて近接するかのいずれかである。
【００１３】
キャリアの第四の実施形態は、リード線のセットのみを含む。もともと製造プロセスの間に正確に位置付けるためにリード線フレームに接続されており、上部パッケージは、例えば、半田付けリフロープロセスによって、電気的にかつ物理的に、リード線のセットに接着される。半田付けリフローを流すと、チップ／リード線フレームアセンブリは、トリムおよび形成（ａ  ｔｒｉｍ  ａｎｄ  ｆｏｒｍ）プロセスに任せ、パッケージから外方および下方の両方に延伸するリード線を有するキャリア実装パッケージを生成し、これにより、第一のパッケージがＰＣＢ上に実装され得る下方に空間を生成する。
【００１４】
キャリアの第五の実施形態は、１以上のボールグリッドアレイ型のＩＣパッケージの実装に適合される。モジュールは、キャリア下方のＰＣＢ上に実装された１以上のボールグリッドアレイ型のパッケージを有するように構成され得る。このキャリア上に、１以上の他のボールグリッドアレイ型のパッケージが実装される。
【００１５】
（本発明の詳細な説明）
添付図面から明らかなように、本発明によって、増大された回路密度を有する電子モジュールの製造が可能になる。本発明は、種々の用途に用いられ得る。一つの非常に明らかな使用法は、メモリモジュールの製造にある。メモリモジュールは、通常、厳格に指定された寸法を有するプリント回路基板を組み入れるので、基板の実装可能領域のより効率的な使用の結果、より大きいトータルメモリ容量を有するモジュールが得られる。本発明は、さらに、関連はするが、異なるＩＣパッケージをきっちりと結合するために利用され得る。例えば、高速キャッシュメモリを、マイクロプロセッサチップを含むＩＣパッケージの最上部上に含むＩＣパッケージを実装することが望ましくあり得る。ここで、向上された電子モジュールの種々の実施形態が、添付図面を参照して詳細に記載される。
【００１６】
ここで、図１および２を参照すると、第一の実施形態のパッケージキャリア１００は、誘電性本体１０１を有する。この誘電性本体１００は、それぞれ、上部および下部の平行主要平面１０２Ｕおよび１０２Ｌを有する。本発明の好適な実施形態のために、本体は、プリント回路基板を製造するために一般に用いられる、ファイバーグラスで強化されたプラスチック材料から作製される。誘電性本体１０１は、さらに、前記上部主要平面１０２Ｕに添付された第一の実装パッドアレイ１０３を有する。アレイ１０３の実装パッド１０４は、個々に形成され、そして、第一の集積回路パッケージ（この図面において図示せず）のリード線を受け取るように、集合してアレイとされる。誘電性本体１０１は、さらに、前記底部主要平面１０２Ｌに添付された第二の実装パッドアレイ１０５を含む。第二のアレイ１０５の各パッド１０６は、内部的にメッキされた開口１０によって、前記第一のアレイ１０３のパッド１０４に結合される。開口１０は、上部主要平面１０２Ｕと下部主要平面１０２Ｌとの間に延伸する。パッケージキャリア１００は、さらに、キャリアリード線１０８のセットを含む。このキャリアリード線１０８のセットのそれぞれは、第二の実装パッドアレイ１０５のパッド１０６に導電結合される。キャリアリード線セット１０８の個々のリード線１０８Ａは、プリント回路基板（この図面においてに図示せず）上の表面実装のために分離され、かつ構成される。本体１０１は、切欠（ｃｕｔ  ｏｕｔ）１０９を各端部に有することに留意されたい。
【００１７】
この実施形態のキャリアのために、第一のアレイ１０３のパッド１０４の二つの行間の空間が、第二のアレイのパッド１０６の二つの行間の空間よりも狭いことにも留意されたい。空間におけるこの相違の理由は、パッケージキャリア１００は、プリント回路基板上に実装された第二の集積回路パッケージを覆いかつ架橋するキャノピー（ｃａｎｏｐｙ）またはプラットフォームと考えられ得るからである。このため、キャリアリード線１０８は、それらが上記のようにカバーされたパッケージのリード線の外側に実装するようにより広く間隔が空けられていなければならない。パッケージキャリア１００は、また、一対のキャパシタ実装パッド１１０を各端部に含む。各対のパッドは、表面実装デカップリングキャパシタ１１１を受け取るような大きさにされかつ間隔が空けられる。
【００１８】
ここで、図３を参照すると、第一の実施形態のパッケージキャリア１００のキャリアリード線セット１０８は、複数の関節状（ａｒｔｉｃｕｌｅｔｅｄ）リード線３０１を含む。このリード線３０１のそれぞれは、第二の実装パッドアレイ１０５のパッド１０６に個々に接続される。リード線３０１のそれぞれの外側部分は、必然的にＣ字状である。キャリアリード線セット１０８は、さらに、電力リード線３０２のトリオ（ｔｒｉｏ）を含む。これは、第一の層状シート３０３を介して相互接続される。この層状シート３０３は、さらに、ヒートシンク層として機能する。キャリアリード線セット１０８にさらに含まれるのは、グラウンドリード線３０４のトリオである。これは、第二の層状シート３０５を介して相互接続される。この第二の層状シート３０５も、ヒートシンク層として機能する。第一および第二双方の層状シート３０３および３０５は、それぞれ、一対の延長タブ３０６を組み入れる。この延長タブ３０６は、層状シートからの熱拡散を増大させる。切欠１０９は、第一および第二の層状シート３０３および３０５の部分を露出する。これにより、周辺の空気への熱拡散を助ける。
【００１９】
図４は、すべての関節状リード線３０１を差し引いたキャリアリード線セット１０８を示す。三つの電力リード線３０２および関連して相互接続されたヒートシンク層３０３が左上にあり、三つのグラウンドリード線３０４および関連して相互接続されたヒートシンク層３０５が右上にある。延長タブ３０６もすぐに目に見える。
【００２０】
ここで、図５を参照すると、複数のリード線５０２を有する第一の集積回路パッケージ５０１が表面実装のために、第一の実施形態のパッケージキャリア１００の上部主要表面１０２Ｕ上の第一の実装パッドアレイ１０３に整列されて示される。プリント回路基板５０３は、二つの平行な行５０６Ｌおよび５０６Ｒに整列された個々の実装パッド５０５を有する第三の実装パッドアレイ５０４を含む。複数のリード線５０８を有する第二の集積回路パッケージ５０７が、第三の実装パッドアレイ５０４への表面実装のために整列されて示される。パッケージキャリア１００は、さらに、第三の実装パッドアレイ５０４への表面実装のために整列される。パッケージキャリアは、そのキャリアリードセット１０８を構成するリード線１０８Ｌおよび１０８Ｒのその二つの行が、第二の集積回路パッケージ５０７上のリード線５０８の行より広く間隔が空けられるように設計される。このような整列によって、一つのキュアリアリード線１０９および一つの第二のパッケージリード線５０８がプリント回路基板５０３上の共通の実装パッド５０５を共用する。信号および／または電力入力が共通である場合、パッド５０５は、分離される必要はない。しかしながら、信号が異なる場合（例えば、チップ選択信号）、パッド５０５は、異なる信号または電力要求が正しいリード線に送達され得るように分離され得る。パッド５０５Ｓは、このような分離されたパッドである。第一および第二のパッケージ５０１および５０７の双方が、それぞれ、メモリチップであり、第一のパッケージ５０１がキャリア１００に表面実装され、キャリア１００および第二のパッケージがプリント回路基板５０３に表面実装される場合、各チップは、信号をパッド５０５Ｓの約半分に送ることによって個々に選択され得る。チップ選択信号を二つの同一のチップにルーティングする代わりの方法は、チップ選択信号の一つ用に未使用のリード線（通常、各パッケージ上にいくつか存在する）のためのパッドを利用する工程と、次いで、キャリア本体１０１内の信号を、チップ選択リード線が結合されるパッドに再ルーティングする工程とを包含する。プリント回路基板が一対のキャパシタ実装パッド５０９を第三の実装パッドアレイ５０４の向かい合わせ側のコーナーに含むことが留意される。各対のパッドは、表面実装デカップリングキャパシタ１１１を受け取るような大きさにされ、かつ間隔が空けられる。さらに、二個より多い各チップのためのキャパシタが、採用され得る。一対の同一のメモリチップのために、全ての接続（チップ選択入力を以外）は垂直に重ねられることは明らかであるべきである。このような場合には、内部的にメッキされた開口１０７が、第二の実装パッドアレイ１０５の垂直方向に整列されたパッド１０６と第一の実装パッドアレイ１０３のパッド１０４とを相互接続するために用いられる。異なる第一および第二集積回路パッケージが採用される場合、接続の再ルーティングが必要であり得る。これは、プリント回路基板の設計に用いられるのと同じ方法で達成され得る。このため、キャリア本体１０１の上部１０２Ｕおよび下部１０２Ｌの表面上にそれぞれ配置される第一（１０３）および第二（１０５）の実装パッドアレイ間に、一以上のトレースの介在層が本体１０１の誘電性材料内に埋め込まれる。介在層は、さらに、内部的にメッキされた開口に相互接続され得る。この技術は、プリント回路基板の製造において一般的であるので、このドキュメントにおいてほとんど説明を必要としない。
【００２１】
ここで図６の組み立てられた第一の実施形態の電子モジュール６００を参照すると、第二の集積回路パッケージ５０７がプリント回路基板５０３上の第三の実装パッドアレイ５０４に表面実装され、第一の実施形態のパッケージキャリア１００も第三の実装パッドアレイ５０４に表面実装され、第一の集積回路パッケージ５０１がパッケージキャリア１００の第一の実装パッドアレイ１０３に表面実装される。アセンブリは、さらに、キャパシタ実装パッド１１０および５０９に表面実装された四つのデカップリングキャパシタ１１１を含む。
【００２２】
図７、８および９は、第二の実施形態のパッケージキャリア７００を、両方が組み立てられた形態（図７）およびコンポーネントの形態（図８および９）で示す。第一の実施形態のキャリア１００と第二の実施形態のキャリア７００との間の重要な相違は、リード線７０１の形状である。各リード線は、ヒートシンクとして機能する伸長された部分を有することが留意される。第一の実施形態のキャリア１００の場合のように、電力およびグラウンドリード線のいずれかに結合された層状シートはない。図８は、誘電性キャリア本体１０１の下側を示しており、この場合、第一の実施形態のキャリア１００のものと同一である。
【００２３】
ここで図１０を参照すると、第一または第二のチップキャリアのいずれかの本体の平面図は、デカップリングキャパシタ実装パッド１１０および５０９（図５および６）のためのトレースルーティングに対する一つの構成を示す。トレース（ｔｒａｃｅ）１００１はパッド１１０Ａを、第一の実装パッドアレイ１０３の電力実装パッド１０４Ｐに結合し、トレース１００２は、パッド１１０Ｂを第一の実装パッドアレイ１０３のグラウンド実装パッド１０４Ｇに結合する。同様に、トレース１００３は、パッド５０９Ｃを第一の実装パッドアレイ１０３のグラウンド実装パッド１０４Ｇに結合し、トレース１００４は、パッド５０９Ｄを第一の実装パッドアレイ１０３の電力実装パッド１０４Ｐに結合する。
【００２４】
ここで図１１の分解組み立て図を参照すると、複数のリード線５０２を有する第一の集積回路パッケージ５０１が第二の実施形態のパッケージキャリア７００の上部主要平面１０２Ｕ上の第一の実装パッドアレイ１０３への表面実装のために整列されて示される。プリント回路基板５０３は、二つの平行な行５０６Ｌおよび５０６Ｒに配列された個々の実装パッド５０５を有する第三の実装パッドアレイ５０４を含む。複数のリード線５０８を有する第二の集積回路パッケージ５０７が第三の実装パッドアレイ５０４への表面実装のために整列されて示される。第二の実施形態のパッケージキャリア７００も第三の実装パッドアレイへの表面実装のために整列される。
【００２５】
ここで図１２の組み立てられた第二の実施形態の電子モジュール１２００を参照すると、第二の集積回路パッケージ５０７は、プリント回路基板５０３上の第三の実装パッドアレイ５０４に表面実装され、第二の実施形態のパッケージキャリア７００も第三の実装パッドアレイ５０４に表面実装され、第一の集積回路パッケージ５０１がパッケージキャリア１００の第一の実装パッドアレイ１０３に表面実装される。アセンブリは、さらに、キャパシタ実装パッド１１０および５０９に表面実装された四つのデカップリングキャパシタ１１１を含む。
【００２６】
ここで図１３を参照すると、本体のないキャノピーキャリアの表面実装に用いられたリードフレームセグメント１３００は、一対のフレームレール１３１、一対のレール連結部材１３０２、および右および左のグループに配列された一セットのリード線１３０３Ｌおよび１３０３Ｒを含む。各グループのリード線は、コネクタリンク１３０４によって、互いにおよびレール連結部材１３０２に結合される。全体のリードフレームストリップはこのようなリードフレームセグメント１３００を含み得ることが理解されるべきである。
【００２７】
ここで図１４を参照すると、ガルウィングリード線５０２の二重の行を有するＩＣパッケージ５０１が、リードフレームセグメント１３００の上方に配置される。図中の破線は、リードフレームセグメント１３００上のパッケージ５０１の先の実装位置を示す。
【００２８】
ここで図１５を参照すると、ＩＣパッケージ５０１は、リードフレームセグメント１３００に例えば、半田リフローステップを介して接続される。パッケージ５０１のリード線５０２はコネクタリンク１３０４の内側に配置されることが留意される。
【００２９】
ここで図１６を参照すると、図１５のアセンブリは、トリムおよび形成ステップ（ｔｒｉｍ  ａｎｄ  ｆｏｒｍ  ｓｔｅｐ）に任せられている。このステップの間、リード線を相互接続するコネクタリンク１３０４およびレール連結部材１３０２は、パンチアウトされ、これにより、ＩＣパッケージ５０１およびその接続されたリード線１３０３それぞれを一体にする。リード線１３０３は、事実上、本体のないキャノピー型キャリアを生成するためのステップの間に形成される。熱伝導性かつ電気絶縁性のサーモセッティングテープであり得る、接着フィルムストリップ１６０１は、アセンブリの下側の接着に準備される。特に、フィルムストリップ１６０１は、リード線１３０３の下部表面に接着される。このフィルムストリップ１６０１の存在は、トリムおよび形成／一体化ステップが終了した後であっても、アセンブリの再作業を実現可能にする。
【００３０】
ここで図１７を参照すると、接着フィルムパッチ１６０１は、リード線１３０３の下部表面に接着される。ＩＣパッケージアセンブリ１７０１（ＩＣパッケージ５０１、接着されたキャノピー、またはキャリア、リード線１３０３および接着されたフィルムストリップ１６０１からなる）は、ここで、プリント回路基板上に実装されるように準備される。
【００３１】
ここで図１８を参照すると、図１７のＩＣパッケージアセンブリ１７０１は、別のＩＣパッケージ５０７上に配置されている状態で示される。この別のＩＣパッケージ５０７は、プリント回路基板５０３の部分上に配置される。図５に示される実施の形態の場合のように、ＩＣパッケージアセンブリ５０７およびＩＣパッケージ５０７の両方のリード線は、実装パッドアレ５０４のパッドに表面実装される。この実装パッドアレイ５０４は、二つの平行な行５０５Ｌおよび５０６Ｒに配列される。デカップリングキャパシタ１１１も、さらに、プリント回路基板５０３上の実装のために配置されて示される。
【００３２】
ここで図１９の組み立てられた第三の実施形態の電子モジュール１９００を参照すると、図１８に示される個々のエレメントがプリント回路基板部分５０３上に組み立てられる。図２０は、単一のＤＩＭＭモジュール２００１に組み入れられた八個の図１８のアセンブリ示す。ＤＩＭＭモジュールは、パーソナルコンピュータ用のメモリ拡張基板として一般的に用いられる。
【００３３】
ここで図２１を参照すると、キャノピー型のパッケージキャリアは、さらに、ボールグリッドアレイ型（ｂａｌｌ−ｇｒｉｄ−ａｒｒａｙ  ｔｙｐｅ）のＩＣパッケージを組み込み得る。各ボールグリッドアレイＩＣパッケージ２１００は、複数の接続エレメントを有する。この複数の接続エレメントは、この場合、パッド２１０２である。このパッドのそれぞれの上には、金属（好適には、金）のボール２１０２が結合されるか、または、半田リフローが接着される。
【００３４】
ここで図２２を参照すると、パッケージキャリア２２０１は、一対のボールグリッドアレイＩＣパッケージ２１００Ａおよび２１００Ｂの実装のために適合される。この一対のボールグリッドアレイＩＣパッケージ２１００Ａおよび２１００Ｂは、この図では、それら上の実装のために配置される。ボール２１０２のそれぞれは、物理的および電気的に、キャリア２２０１上の対応するパッド２２０２に結合される。結合は、半田リフローを介するか、振動エネルギー入力を介するか、または任意の他の既知の技術であり得る。同様に、一対のボールグリッドアレイＩＣパッケージ２１００Ｃおよび２１００Ｄが、キャリア２２０１下方のプリント回路基板２２０３の部分上の実装のために配置される。プリント回路基板２２０３は、パッケージキャリア２２０１によって排他的に用いられる実装パッドアレイ２２０４を含むこと留意される。下部ボールグリッドアレイＩＣパッケージ２１００Ｃおよび２１００Ｄのそれぞれは、それら自体の実装パッドアレイ２２０５Ｃおよび２２０５Ｄを通じてプリント回路基板回路（図示せず）にインターフェースがとられる。
【００３５】
ここで図２３の組み立てられた第四の実施形態の電子モジュール２３００を参照すると、図２２に示されるコンポーネントのアセンブリは、結果として、キャリア２２０１によって覆われた二つのボールグリッド型のパッケージ（２１００Ｃおよび２１００Ｄ）を有するプリント回路基板アセンブリになる。キャリア２２０１上には、二つの追加のボールグリッドアレイ型のパッケージ（２１００Ａおよび２１００Ｂ）が実装される。図２４は、単一のＤＩＭＭモジュール２４００に組み込まれた八つの図２３のアセンブリを示す。
【００３６】
ここで図２５を参照すると、組み立てられた第五の実施形態の電子モジュール２５００は、キャリア２５０１が単一のボールグリッドアレイＩＣパッケージ２５０２Ａのみを受け取るように設計される以外は、図２３のものに類似する。追加のボールグリッドアレイＩＣパッケージ２５０２Ｂがキャリア２５０１の下方に配置される。キャリア２５０１およびＩＣパッケージ２５０２Ｂの双方が、プリント回路基板の部分上に実装されたプリント回路（ｃｉｔｈｅ  ｓ）および二つのこのようなパッケージに結合される。
【００３７】
本発明のいくつかの個別の実施形態が本明細書において記載されたが、上掲の特許請求の範囲で主張されるような本発明の範囲および意図から逸脱することなしに変更および改変がなされ得ること当業者にとって明らかである。例えば、二つの基本的な実施形態の多くの変更が可能である。例えば、二つの基本的な実施形態の多くの変形が可能である。例えば、表面実装ＩＣパッケージのリード線が変化し得る。さらに、キャリアリード線の外側の部分の形状が、さらに、本明細書に開示された「Ｃ」形状から変化し得る。現時点では、二つのタイプのリード線が、表面実装コンポーネント用に、ほぼ共通に用いられる。一方のリード線は、「Ｊ」形状であり、他方が「Ｓ」形状になる。「Ｓ」、またはガルウィング形状のリード線は、ますます広範になっている。表面実装コンポーネントのための他のタイプのリード線も開発されている。例えば、バットジョイント（ｂｕｔｔ−ｊｏｉｎｔ）リード線も、最小量のスペースで接続を提供するため、一般的な使用法になってきている。このようなリード線の端部のみがコネクタパッドに半田付けされる。本発明は、構成コンポーネントの任意またはチップキャリア１０１に利用されるリード線のタイプに制限して考えられるべきではない。リード線のタイプは、さらに、モジュールを含むコンポーネント間で混合され得る。このため、多数の異なるリード線の組み合わせを有するアセンブリが可能である。この範囲の一方の端部で、パッケージおよびキャリアの両方が、「Ｃ」形状または「Ｊ」形状のリード線を利用し得る。他方の端部で、全コンポーネントが「Ｓ」形状のリード線を使用する。これら二つの極端な場合の間で、コンポーネントのそれぞれは、表面実装コンポーネントに現行で利用可能な三つのリード線のいずれか、および開発され得るリード線を利用し得る。さらに、コンポーネントの表面実装は、通常、半田リフロープロセスを含む。この場合、リード線および／または実装パッドは、半田エマルジョンでコーティングされる。コンポーネントは、次いで、組み立てられ、そして、アセンブリは、オーブン内でリフローステップに任せられる。リード線は、このため、実装パッドに導電結合される。リード線を実装パッドに結合するための他の既知の技術がある。金属ボール（通常、金）を実装パッドのそれぞれ上に配置すること、リード線を各ボールの最上部上に配置すること、および、各ボールをその関連するパッドおよびリード線の両方に溶着させるために超音波エネルギーを使用することが、別の表面実装のオプションである。
【図面の簡単な説明】
【図１】図１は、第一の実施形態のパッケージキャリアの等角図であり、その最上部を示している。
【図２】図２は、第一の実施形態のパッケージキャリア本体の等角図であり、その下部側を示している。
【図３】図３は、図１のパッケージキャリアのキャリアリード線の等角図である。
【図４】図４は、第一および第二のヒートシンクシートの等角図であり、この第一および第二のヒートシンクは、それぞれ、グラウンドリード線および電力リード線に接続されている。
【図５】図５は、第一および第二の集積回路パッケージに関連して示された第一の実施形態の電子モジュールの分解組み立て図で示した部分の等角図である。
【図６】図６は、第一の実施形態の電子モジュールの組み立てられた部分の等角図である。
【図７】図７は、第二の実施形態のパッケージキャリアの等角図である。
【図８】図８は、第二の実施形態のパッケージキャリア本体の等角図であり、その下部側を示している。
【図９】図９は、図７のパッケージキャリアのキャリアリード線の等角図である。
【図１０】図１０は、第一または第二のいずれかの実施形態のパッケージキャリアのキャリア本体の平面図である。
【図１１】図１１は、第二の実施形態の電子モジュールの分解組み立て図で示した部分の等角図である。
【図１２】図１２は、第二の実施形態の電子モジュールの組み立てられた部分の等角図である。
【図１３】図１３は、本体のないキャノピーキャリアの製造に用いられるリード線フレームセグメントの等角図である。
【図１４】図１４は、図１０のリード線フレームセグメントおよび実装のためのデュアルガルウィングＩＣパッケージの組み立て分解図で示された等角図である。
【図１５】図１５は、組み立てられたリード線フレームのセグメントおよび図１４のＩＣパッケージの等角図である。
【図１６】図１６は、トリムおよび形成操作に続くが、リード線の下部表面上の接着性フィルムパッチの接着より前の、組み立てられたリード線フレームセグメントおよび図１５のＩＣパッケージの等角図である。
【図１７】図１７は、図１６の完全に組み立てられたリード線、ＩＣパッケージおよびフィルムパッチの等角図である。
【図１８】図１８は、図１７のアセンブリおよび追加のＩＣパッケージの分解組み立て図で示された等角図であり、両者は、回路基板の部分上への実装の準備ができている。
【図１９】図１９は、図１８のエレメントの組み立てられた図である。
【図２０】図２０は、複数の図１９のアセンブリを含むＤＩＭＭモジュールの等角図である。
【図２１】図２１は、代表的なボールグリッドアレイＩＣパッケージの等角図である。
【図２２】図２２は、ボールグリッドアレイＩＣパッケージを受け取るするように設計された、四つのボールグリッドアレイＩＣパッケージおよびデュアルパッケージキャリアの分解組み立て図で示された等角図であり、回路基板上への実装の準備ができている。
【図２３】図２３は、図２２に示されたエレメントの組み立てられた図である。
【図２４】図２４は、複数の図２３のアセンブリを含む組み立てられたＤＩＭＭモジュールの等角図である。
【図２５】図２５は、ボールグリッドアレイＩＣパッケージを受け取るように設計された単一のパッケージキャリアおよびプリント回路基板の部分上に実装された二つのこのようなパッケージの等角図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【手続補正書】
【提出日】平成15年7月3日(2003.7.3)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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