(57)【要約】【課題】キャパシタに接続される配線の特性や信頼性を向上させることが可能な半導体装置を提供する。【解決手段】半導体基板１１と、半導体基板の上方に設けられ、下部電極２１と、上部電極２３と、上部電極と下部電極との間に設けられた誘電体膜２２とを含むキャパシタと、キャパシタを含む領域上に設けられた絶縁膜２４と、上部電極に接続された配線であって、絶縁膜内にバリアメタル膜５３ａを介して設けられ上部電極から垂直方向に延伸した第１の導電部５４ａと、絶縁膜内にバリアメタル膜を介さずに設けられ第１の導電部と離間した位置で垂直方向に延伸した第２の導電部５９とを含む第１の配線とを備える。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記上部電極と下部電極との間に設けられた誘電体膜とを含むキャパシタと、
前記キャパシタを含む領域上に設けられた絶縁膜と、
前記上部電極に接続された配線であって、前記絶縁膜内にバリアメタル膜を介して設けられ前記上部電極から垂直方向に延伸した第１の導電部と、前記絶縁膜内にバリアメタル膜を介さずに設けられ前記第１の導電部と離間した位置で垂直方向に延伸した第２の導電部と、を含む第１の配線と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の配線は、前記第１の導電部と第２の導電部との間で水平方向に延伸した第３の導電部をさらに含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜内にバリアメタル膜を介して設けられ前記下部電極から垂直方向に延伸した導電部を含む第２の配線をさらに備えた
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の配線は、半導体基板上に形成されたトランジスタに接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記バリアメタル膜は、ＴｉＮ、ＮｂＮ、ＴａＮ及びＴａＡｌＮの少なくとも一つを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１及び第２の導電部はＡｌを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記上部電極はＰｔ又はＩｒを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
半導体基板の上方に、下部電極と、上部電極と、前記上部電極と下部電極との間に設けられた誘電体膜とを含むキャパシタを形成する工程と、
前記上部電極に接続された第１の配線を形成する工程と、
を備えた半導体装置の製造方法であって、
前記第１の配線を形成する工程は、
前記キャパシタを含む領域上に絶縁膜を形成する工程と、
前記絶縁膜の一部を除去して前記上部電極に達する第１の穴を形成する工程と、
前記第１の穴内にバリアメタル膜を介して第１の導電部を形成する工程と、
前記絶縁膜の一部を除去して第２の穴を形成する工程と、
前記第２の穴内にバリアメタル膜を介さずに第２の導電部を形成する工程と、を含む
ことを特徴とする半導体装置の製造方法。
【請求項９】
前記第２の導電部を形成する工程の際に、前記第１の導電部と第２の導電部との間に介在する第３の導電部を形成する
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の配線を形成する工程は、前記第１の導電部及び第２の導電部を形成した後、前記第１の導電部と第２の導電部との間に介在する第３の導電部を形成する工程をさらに含む
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記第１の穴内に第１の導電部を形成する工程と、前記第２の穴内に第２の導電部を形成する工程とは、同一工程で行われる
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第１の配線を形成する工程は、前記下部電極に接続された第２の配線を形成する工程を含む
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
キャパシタの誘電体膜にＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３　）等の強誘電体を用いた不揮発性のメモリ（ＦｅＲＡＭ）について研究開発が行われている。
【０００３】
以下、従来技術に係る強誘電体メモリの製造工程を、図３（ａ）〜図３（ｄ）を参照して説明する。
【０００４】
まず、図３（ａ）に示すように、半導体基板１１上に、ＭＩＳトランジスタ１２、層間絶縁膜１３、Ｗプラグ１４、シリコン窒化膜１５及びシリコン酸化膜１６を形成する。次に、シリコン酸化膜１６上に、下部電極２１、強誘電体膜２２及び上部電極２３からなる強誘電体キャパシタを形成する。下部電極２１及び上部電極２３には、例えばプラチナ（Ｐｔ）膜、イリジウム（Ｉｒ）膜或いはＩｒＯ２　膜が用いられる。強誘電体膜２２には、例えばＰＺＴ膜（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３　膜）が用いられる。次に、全面に層間絶縁膜２４を形成し、さらに層間絶縁膜２４等をパターニングして、上部電極２３に達する接続孔３１、下部電極２１に達する接続孔３２及びＷプラグ１４に達する接続孔３３を形成する。
【０００５】
次に、図３（ｂ）に示すように、ＴｉＮ等のバリアメタル膜及びＡｌ膜を順次堆積し、さらにＣＭＰ等の処理を行うことで、接続孔３１内にはバリアメタル膜３４ａを介してＡｌ膜３５ａが、接続孔３２内にはバリアメタル膜３４ｂを介してＡｌ膜３５ｂが、接続孔３３内にはバリアメタル膜３４ｃを介してＡｌ膜３５ｃが埋め込まれる。バリアメタル膜は、Ａｌ膜と下部電極２１及び上部電極２３に用いるＰｔ膜やＩｒ膜との合金化を防止するためのものである。
【０００６】
次に、図３（ｃ）に示すように、全面にシリコン酸化膜３６を堆積し、さらにシリコン酸化膜３６をパターニングして溝３７及び３８を形成する。次に、図３（ｄ）に示すように、溝３７内にＡｌ膜３９ａを、溝３８内にＡｌ膜３９ｂを形成する。
【０００７】
このようにして、キャパシタの上部電極２３にはＡｌ膜３５ａ、３９ａ及び３５ｃからなる配線が接続され、キャパシタの下部電極２１にはＡｌ膜３５ｂ及び３９ｂからなる配線が接続される。
【０００８】
しかしながら、上述した従来の製造方法では、接続孔３１及び３２内の他に、接続孔３３内にも、バリアメタル膜を介してＡｌ膜が埋め込まれる。接続孔３３は、接続孔３１及び３２に比べて深く、また接続孔３１及び３２に比べて一般的に径が小さい。したがって、半導体装置が微細化されると、接続孔３３内にバリアメタル膜を介してＡｌ膜を完全に埋め込むことが困難になり、Ａｌ膜内にボイド等が生じやすくなる。その結果、配線の特性や信頼性が著しく悪化するとういう問題が生じる。
【０００９】
公知文献として、特許文献１には、強誘電体メモリおいて、コンタクト孔や配線溝に同時に金属を埋め込むという技術が提案されている。しかしながら、この提案に記載された構造にバリアメタル膜を用いた場合にも、半導体装置が微細化されると、深いコンタクト孔（接続孔）内にバリアメタル膜を介して金属を完全に埋め込むことは困難であり、配線の特性や信頼性が著しく悪化するとういう問題が生じる。
【００１０】
【特許文献１】
特開２００１−１０２５３８号公報
【００１１】
【発明が解決しようとする課題】
このように、従来の強誘電体メモリでは、キャパシタの下部電極や上部電極に直接接していない接続孔内にもバリアメタル膜を介してＡｌ膜を形成するため、Ａｌ膜の埋め込みが困難になり、配線の特性や信頼性が低下するとういう問題があった。
【００１２】
本発明は上記従来の課題に対してなされたものであり、キャパシタに接続される配線の特性や信頼性を向上させることが可能な半導体装置及びその製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記上部電極と下部電極との間に設けられた誘電体膜とを含むキャパシタと、前記キャパシタを含む領域上に設けられた絶縁膜と、前記上部電極に接続された配線であって、前記絶縁膜内にバリアメタル膜を介して設けられ前記上部電極から垂直方向に延伸した第１の導電部と、前記絶縁膜内にバリアメタル膜を介さずに設けられ前記第１の導電部と離間した位置で垂直方向に延伸した第２の導電部と、を含む第１の配線と、を備えたことを特徴とする。
【００１４】
本発明に係る半導体装置の製造方法は、半導体基板の上方に、下部電極と、上部電極と、前記上部電極と下部電極との間に設けられた誘電体膜とを含むキャパシタを形成する工程と、前記上部電極に接続された第１の配線を形成する工程と、を備えた半導体装置の製造方法であって、前記第１の配線を形成する工程は、前記キャパシタを含む領域上に絶縁膜を形成する工程と、前記絶縁膜の一部を除去して前記上部電極に達する第１の穴を形成する工程と、前記第１の穴内にバリアメタル膜を介して第１の導電部を形成する工程と、前記絶縁膜の一部を除去して第２の穴を形成する工程と、前記第２の穴内にバリアメタル膜を介さずに第２の導電部を形成する工程と、を含むことを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１６】
（実施形態１）
図１（ａ）〜図１（ｄ）は、本発明の第１の実施形態に係る半導体装置（強誘電体メモリ）の製造工程を示した断面図である。
【００１７】
まず、図１（ａ）に示すように、シリコン基板等の半導体基板１１上に、ＭＩＳトランジスタ１２を形成する。続いて、シリコン酸化膜（ＳｉＯ２　膜）等の層間絶縁膜１３を全面に形成する。続いて、この層間絶縁膜１３にＭＩＳトランジスタ１２のソース又はドレインに達する接続孔を開け、接続孔内にＷプラグ１４を埋め込む。さらに、全面にシリコン窒化膜（ＳｉＮ膜）１５及びシリコン酸化膜（ＳｉＯ２　膜）１６を形成する。
【００１８】
次に、シリコン酸化膜１６上に、下部電極２１、下部電極２１上の強誘電体膜２２及び強誘電体膜２２上の上部電極２３からなる強誘電体キャパシタを形成する。下部電極２１及び上部電極２３には、例えばプラチナ（Ｐｔ）膜、イリジウム（Ｉｒ）膜或いはＩｒＯ２　膜を用いる。強誘電体膜２２には、例えばＰＺＴ膜（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３　膜）を用いる。
【００１９】
次に、キャパシタを含む領域上にシリコン酸化膜等の層間絶縁膜２４を形成する。続いて、フォトリソグラフィ及びＲＩＥにより層間絶縁膜２４をパターニングし、上部電極２３に達する接続孔５１及び下部電極２１に達する接続孔５２を形成する。
【００２０】
次に、図１（ｂ）に示すように、接続孔５１及び５２を含む全面にバリアメタル膜及び金属膜を順次堆積する。バリアメタル膜には、ＴｉＮ、ＮｂＮ、ＴａＮ、ＴａＡｌＮ、或いはそれらの積層構造を用いる。金属膜にはＡｌ膜を用いる。さらに、ＣＭＰによって余分なバリアメタル膜及び金属膜を除去することで、接続孔５１内にはバリアメタル膜５３ａを介して金属膜５４ａが形成された導電部が、接続孔５２内にはバリアメタル膜５３ｂを介して金属膜５４ｂが形成された導電部が得られる。なお、金属膜５４ａ及び５４ｂをＡｌのリフローによって接続孔５１及び５２内に埋め込み形成する場合には、バリアメタル膜５３ａ及び５３ｂ上に予めライナー膜を形成しておく。このライナー膜は、バリアメタル膜５３ａ及び５３ｂとは異なるものであり、例えばＴｉ膜或いはＮｂ膜が用いられる。
【００２１】
次に、図１（ｃ）に示すように、全面に絶縁膜としてシリコン酸化膜５５を堆積する。続いて、フォトリソグラフィ及びＲＩＥを用いて、シリコン酸化膜５５、層間絶縁膜２４、シリコン酸化膜１６及びシリコン窒化膜１５をパターニングする。これにより、Ｗプラグ１４に達する接続孔５６、金属膜５４ａに達する溝５７及び金属膜５４ｂに達する溝５８が形成される。
【００２２】
次に、図１（ｄ）に示すように、全面に金属膜としてＡｌ膜を形成する。さらに、ＣＭＰによって余分な金属膜を除去することで、接続孔５６内には金属膜５９からなる導電部が、溝５７内には金属膜６０ａからなる導電部が、溝５８内には金属膜６０ｂからなる導電部が形成される。なお、金属膜５９、６０ａ及び６０ｂをＡｌのリフローによって埋め込み形成する場合には、予めライナー膜を形成しておく。このライナー膜はバリアメタル膜５３ａ及び５３ｂとは異なるものであり、例えばＴｉ膜或いはＮｂ膜が用いられる。
【００２３】
このようにして、キャパシタの上部電極２３とＭＩＳトランジスタ１２のソース又はドレインに接続されたＷプラグ１４とは、垂直方向に延伸した導電部５４ａ、水平方向に延伸した導電部６０ａ及び垂直方向に延伸した導電部５９からなる配線を介して接続される。また、キャパシタの下部電極２１には、垂直方向に延伸した導電部５４ｂ及び水平方向に延伸した導電部６０ｂからなる配線が接続される。
【００２４】
以上のように、本実施形態では、まず下部電極２１及び上部電極２３に通じる接続孔５１及び５２を形成し、これらの接続孔５１及び５２にバリアメタル膜及び金属膜（Ａｌ膜）を埋め込んだ後、Ｗプラグ１４に通じる接続孔５６を形成しているため、接続孔５６内にはバリアメタル膜は形成されない。バリアメタル膜は、配線となる金属膜（Ａｌ膜等）と下部電極２１及び上部電極２３に用いる金属膜（Ｐｔ膜、Ｉｒ膜等）との合金化を防止するためのものであり、接続孔５６内にバリアメタル膜を設けなくても不都合は生じない。したがって、本実施形態によれば、配線となる金属膜と下部電極及び上部電極に用いる金属膜との合金化を防止しつつ、接続孔内への金属膜の埋め込みを確実かつ容易に行うことが可能となり、半導体装置が微細化されても、特性や信頼性に優れた配線を得ることが可能となる。
【００２５】
（実施形態２）
図２（ａ）〜図２（ｄ）は、本発明の第２の実施形態に係る半導体装置（強誘電体メモリ）の製造工程を示した断面図である。なお、図１に示した構成要素と対応する構成要素については、同一の参照番号を付し、それらの詳細な説明は省略する。
【００２６】
図２（ａ）に示した基本的な工程は、図１（ａ）に示した工程と同様である。すなわち、下部電極２１、強誘電体膜２２及び上部電極２３からなる強誘電体キャパシタ等を形成した後、強誘電体キャパシタを覆う層間絶縁膜２４を形成する。その後、フォトリソグラフィ及びＲＩＥにより層間絶縁膜２４をパターニングし、上部電極２３に達する接続孔７１及び下部電極２１に達する接続孔７２を形成する。
【００２７】
次に、図２（ｂ）に示すように、接続孔７１及び７２を含む全面にバリアメタル膜を堆積する。バリアメタル膜には、ＴｉＮ、ＮｂＮ、ＴａＮ、ＴａＡｌＮ、或いはそれらの積層構造を用いる。さらに、ＣＭＰによって余分なバリアメタル膜を除去することで、接続孔７１の内面に沿ってバリアメタル膜７３ａを、接続孔７２の内面に沿ってバリアメタル膜７３ｂを残す。
【００２８】
次に、図２（ｃ）に示すように、フォトリソグラフィ及びＲＩＥにより層間絶縁膜２４、シリコン酸化膜１６及びシリコン窒化膜１５をパターニングして、Ｗプラグ１４に達する接続孔を形成する。続いて、全面に金属膜（Ａｌ膜）を堆積し、ＣＭＰによって余分な金属膜を除去することで、接続孔７１、７２及びＷプラグ１４に達する接続孔内にそれぞれ、金属膜７４ａ、７４ｂ及び７４ｃからなる導電部を形成する。なお、金属膜７４ａ、７４ｂ及び７４ｃをＡｌのリフローによって各接続孔内に埋め込み形成する場合には、第１の実施形態で説明したのと同様のライナー膜を予め形成しておく。
【００２９】
次に、図２（ｄ）に示すように、全面に絶縁膜としてシリコン酸化膜７５を堆積する。続いて、フォトリソグラフィ及びＲＩＥを用いてシリコン酸化膜７５をパターニングし、金属膜７４ａ及び７４ｃに達する溝及び金属膜７４ｂに達する溝を形成する。さらに、全面に金属膜としてＡｌ膜を形成する。さらに、ＣＭＰによって余分な金属膜を除去することで、金属膜７６ａからなる導電部及び金属膜７６ｂからなる導電部が、各溝内に形成される。なお、金属膜７６ａ及び７６ｂをＡｌのリフローによって埋め込み形成する場合には、第１の実施形態で説明したのと同様のライナー膜を予め形成しておく。
【００３０】
このようにして、キャパシタの上部電極２３とＭＩＳトランジスタ１２のソース又はドレインに接続されたＷプラグ１４とは、垂直方向に延伸した導電部７４ａ、水平方向に延伸した導電部７６ａ及び垂直方向に延伸した導電部７４ｃからなる配線を介して接続される。また、キャパシタの下部電極２１には、垂直方向に延伸した導電部７４ｂ及び水平方向に延伸した導電部７６ｂからなる配線が接続される。
【００３１】
以上のように、本実施形態でも、第１の実施形態と同様、Ｗプラグ１４に通じる接続孔内にはバリアメタル膜は形成されない。したがって、第１の実施形態と同様、配線となる金属膜と下部電極及び上部電極に用いる金属膜との合金化を防止しつつ、接続孔内への金属膜の埋め込みを確実かつ容易に行うことが可能となり、半導体装置が微細化されても、特性や信頼性に優れた配線を得ることが可能となる。
【００３２】
なお、上述した第２の実施形態では、金属膜７４ａ、７４ｂ及び７４ｃを同一工程で接続孔内に埋め込むようにしたが、図２（ｂ）の工程でバリアメタル膜７３ａ及び７３ｂを形成した後に金属膜７４ａ及び７４ｂを形成し、その後でＷプラグ１４に通じる接続孔を形成して、該接続孔内に金属膜７４ｃを埋め込むようにしてもよい。
【００３３】
また、上述した第２の実施形態では、図２（ｄ）の工程において、シリコン酸化膜７５に形成した溝内に金属膜７６ａ及び７６ｂを埋め込むようにしたが、図２（ｃ）の工程の後、金属膜を全面に形成し、この金属膜をＲＩＥ等でパターニングして金属膜７６ａ及び７６ｂを形成するようにしてもよい。
【００３４】
また、上述した第１及び第２の実施形態では、下部電極２１に接続される導電部を下部電極の上側に設けるようにしたが、該導電部を下部電極の下側に設けた構造（いわゆるＣＯＰ構造）を用いることも可能である。
【００３５】
また、上述した第１及び第２の実施形態では、Ｗプラグ１４を介してＭＩＳトランジスタ１２のソース又はドレインに導電部（図１では導電部５９、図２では導電部７４ｃ）を接続するようにしたが、Ｗプラグ１４を設けずに、当該導電部をソース又はドレインに直接接続するようにしてもよい。
【００３６】
さらに、上述した第１及び第２の実施形態では、接続孔や溝内に形成する金属膜としてＡｌ膜を用いたが、Ａｌ膜の代わりにＣｕ膜やＷ膜を用いることも可能である。
【００３７】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００３８】
【発明の効果】
本発明によれば、半導体装置が微細化されても、接続孔内への導電膜の埋め込みを確実かつ容易に行うことができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示した断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の製造工程を示した断面図である。
【図３】従来技術に係る半導体装置の製造工程を示した断面図である。
【符号の説明】
１１…半導体基板
１２…ＭＩＳトランジスタ
１３、２４…層間絶縁膜
１４…Ｗプラグ
１５…シリコン窒化膜
１６、５５、７５…シリコン酸化膜
２１…下部電極
２２…強誘電体膜
２３…上部電極
５１、５２、５６、７１、７２…接続孔
５３ａ、５３ｂ、７３ａ、７３ｂ…バリアメタル膜
５４ａ、５４ｂ、５９、６０ａ、６０ｂ、７４ａ、７４ｂ、７４ｃ、７６ａ、７６ｂ…金属膜
５７、５８…溝
【図１】
2004134611.tif 000003
【図２】
2004134611.tif 000004
【図３】
2004134611.tif 000005