(57)【要約】【課題】ウエハーから、薄層化されかつトレンチが形成された半導体チップ  を容易に効率よく形成する半導体デバイスの製造方法、及びこの製造方法によ  り製造された半導体デバイスを提供すること。【解決手段】ウエハー１の半導体素子形成側の表面にトレンチを形成するド  ライエッチングと、前記ウエハー１の裏面全面を薄層化するドライエッチング  を、同じ雰囲気中で同時に行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ウエハーの半導体素子形成側の表面にトレンチを形成するドライエッチングと、前記ウエハーの裏面全面を薄層化するドライエッチングが、同じ雰囲気中で同時に行われることを特徴とする半導体デバイスの製造方法。
【請求項２】
トレンチが、チップ分割用トレンチ、配線接続用トレンチ及びキャパシタ形成用トレンチのうちの少なくとも１つである請求項１に記載の半導体デバイスの製造方法。
【請求項３】
配線接続用トレンチは、ドライエッチングによりウエハーを貫通する請求項２に記載の半導体デバイスの製造方法。
【請求項４】
ドライエッチングは、チップ分割用トレンチがウエハーを貫通することにより半導体チップ毎に分割する請求項２又は３に記載の半導体デバイスの製造方法。
【請求項５】
ドライエッチングは、チップ分割用トレンチの形成がウエハーの裏面まで所定厚みを残した時点で終了し、
ドライエッチング後に、ウエハーをチップ分割用トレンチに沿って半導体チップ毎に分割する請求項２又は３に記載の半導体デバイスの製造方法。
【請求項６】
配線接続用トレンチの幅は、チップ分割用トレンチの幅よりも広く設定する請求項５に記載の半導体デバイスの製造方法。
【請求項７】
配線接続用トレンチは、チップ分割用トレンチを挟んで線対称的に形成される請求項５又は６に記載の半導体デバイスの製造方法。
【請求項８】
チップ分割用トレンチは、略同一直線上に配置されてウエハーの端面から端面までパターニングされる請求項５〜７の何れか１つに記載の半導体デバイスの製造方法。
【請求項９】
チップ分割用トレンチは、ウエハーのへき開が容易な方向に沿って形成される請求項５〜８の何れか１つに記載の半導体デバイスの製造方法。
【請求項１０】
ドライエッチングの後に、各半導体チップの裏面又はウエハーの裏面をウエットエッチングする請求項２〜９の何れか１つに記載の半導体デバイスの製造方法。
【請求項１１】
ウエットエッチングは、フッ酸と硝酸の混合液を用いる請求項１０に記載の半導体デバイスの製造方法。
【請求項１２】
ドライエッチングの前に、フォトリソグラフィー技術により、ウエハーの表面にレジスト膜を形成し、かつレジスト膜の表面におけるチップ分割用トレンチを形成する位置、配線接続用トレンチを形成する位置及びキャパシタ形成用トレンチを形成する位置のうちの少なくとも１つにレジスト開口部を形成する請求項１〜１１の何れか１つに記載の半導体デバイスの製造方法。
【請求項１３】
請求項３〜１２の何れか１つに記載の半導体デバイスの製造方法により製造されたことを特徴とする半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス及びその製造方法に関し、特に半導体素子が複数個形成されたウエハーを、所定厚さの個別の半導体チップに分離し、かつ半導体チップに配線接続用トレンチを形成する工程に関する。
【０００２】
【従来の技術】
半導体デバイスは、公知の拡散、フォトリソグラフィー、エッチング、ＣＶＤ、ＰＶＤ等の技術を用い、半導体ウエハーに半導体素子を作り込む工程（通常は前半工程と呼ばれる）と、半導体ウエハー上の半導体素子を個々の半導体チップに切断して分割し、その半導体チップにリードフレームやＴＡＢ等を接続してパッケージ化する工程（通常は後半工程と呼ばれる）に大別できる。
半導体デバイスの製造コストの低減を図るため、前半工程においては、半導体素子の微細化とウエハーの大口径化を行い、一ウエハー当り半導体チップの取れ数の向上を図っている。また、後半工程においては、実装密度の向上やモールドを用いないベアチップ実装を行っている。
【０００３】
また、近年、ロジック系デバイスの高速化や電子機器の小型化に伴い、一つのパッケージに複数の半導体チップを実装する、システム・イン・パッケージ（ＳＩＰ）技術が普及しつつある。特に、高速化に対応するという点では、従来のチップ毎の個別パッケージや、複数のチップ機能を一チップに組み込むシステム・オン・チップ（ＳＯＣ）に比べ有利と言われている。デバイス設計・試作期間短縮や、半導体チップサイズ縮小による前半工程での歩留まり向上などにも有利であり、大変注目されている。
【０００４】
従来の後半工程では、ウエハーの裏面を、砥石により研削し、所定の厚さまで薄層化（機械研磨）する工程と、ダイシングによりに切断して分割する工程によって、個々の半導体チップを得ていた。
しかし、ウエハーの大口径化、半導体チップの薄層化に伴い、上記薄層化・分割方法を用いると、研削面に生じるマイクロクラックによるチッピングや、ダイシングによるチッピングが生じ易く、抗折強度低下につながっていた。また、ダイシングのための半導体チップ間の間隔（スクライブライン幅）も縮小できなかった。
【０００５】
これらの問題を解決するため、ウエハー表面にレジストパターンを設け、ドライエッチングすることにより、チップ分割用やチップ接続用のトレンチを形成する手法（例えば、特許文献１参照）や、機械研磨後、ドライエッチングにより所定の厚さまで薄層化加工する手法（例えば、特許文献２、３、４参照）が知られている。
【０００６】
【特許文献１】
特開２００２−２５９４８号公報
【特許文献２】
特開２００１−２５７１８６号公報
【特許文献３】
特開２００１−２５７２４７号公報
【特許文献４】
特開２００１−２５７２４８号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１の手法では、チップ分割・薄層化のためウエハー裏面を機械研磨することが必要であり、チッピングによる抗折強度低下が依然生じ易い。
また、上記特許文献２、３、４の手法では、機械研磨によるチッピングで抗折強度低下が依然生じ易い。また、機械研磨時はウエハー表面にバックグラインドテープを、ダイシング時にはウエハー裏面にダイシングテープを貼り付ける必要が生じる。また、ドライエッチングと、機械研磨とダイシングの工程間では、真空と大気の間で搬送が必要であり、搬送中ウエハー割れが生じ易い。
【０００８】
本発明の主要な目的の１つは、ウエハーから、薄層化されかつトレンチが形成された半導体チップを容易に効率よく形成する半導体デバイスの製造方法、及びこの製造方法により製造された半導体デバイスを提供することを目的とする。
【０００９】
【課題を解決するための手段】
かくして、本発明によれば、ウエハーの半導体素子形成側の表面にチップ分割用トレンチ及び／又は配線接続用トレンチを形成するドライエッチングと、前記ウエハーの裏面全面を薄層化するドライエッチングが、同じ雰囲気中で同時に行われる半導体デバイスの製造方法が提供される。
【００１０】
ここで、本発明において、半導体デバイスとしては、トランジスタ、ダイオード、キャパシタ、抵抗、配線、インダクタ等の半導体素子、あるいはこれらの半導体素子を組み合わせた回路などが形成されたチップ状半導体デバイスが挙げられる。
また、本発明において、ドライエッチングにて形成されるウエハー表面のトレンチは、チップ分割用トレンチ、配線接続用トレンチ及びキャパシタ形成用トレンチのうちの少なくとも１つであり、これらの各種トレンチを２つ以上同時に形成するようにしてもよい。
【００１１】
本発明によれば、ウエハー表面における分割前の複数のチップ相当領域の間隔（スクライブライン幅）の縮小による一ウエハー当りの半導体チップの取れ数の向上と、機械研磨やダイシングによるチッピング防止を図ることができ、歩留まりを向上させることができる。また、半導体チップの個片化、薄層化と同時に、配線接続用トレンチやキャパシタ形成用トレンチの同時形成が可能となり、半導体デバイスの生産効率を向上させることができる。すなわち、半導体チップの薄層化、積層化による高密度・高機能半導体チップ実装を生産性良く実現することができる。
【００１２】
【発明の実施の形態】
本発明の半導体デバイスの製造方法において、ウエハー表面の複数のチップ相当領域には、公知の半導体前半工程プロセスによって所望の半導体素子や電極等を形成し、電極以外の領域にパッシベーション膜を形成することができる。また、その後のドライエッチングの前に、電極及びパッシベーション膜の表面に、公知のフォトリソグラフィー技術を用いて、レジスト膜を形成し、かつレジスト膜の表面におけるチップ分割用トレンチを形成する位置、配線接続用トレンチを形成する位置及びキャパシタ形成用トレンチを形成する位置のうちの少なくとも１つにレジスト開口部を形成することができる。
【００１３】
本発明において、ドライエッチングにて形成するトレンチとして少なくともチップ分割用トレンチを選択した場合、（１）ドライエッチングは、チップ分割用トレンチがウエハーを貫通することにより半導体チップ毎に分割することができる、あるいは（２）ドライエッチングは、チップ分割用トレンチの形成がウエハーの裏面まで所定厚みを残した時点で完了することができる。
上記（１）の場合、ドライエッチングと同時に、チップ分割工程を行うことができる。一方上記（２）の場合は、ドライエッチング後、必要時にウエハーをチップ分割用トレンチに沿って半導体チップ毎に分割することができる。
また、上記（１）（２）の場合に配線接続用トレンチも同時に形成するに際しては、配線接続用トレンチはウエハーを貫通するようにドライエッチングが行われることが望ましい。つまり、（１）では配線接続用トレンチとチップ分割用トレンチの両方がウエハーを貫通した時点で終了し、（２）では配線接続用トレンチがウエハーを貫通し、かつチップ分割用トレンチがウエハーの裏面まで所定厚みを残した時点で終了するように、チップ分割用トレンチ、配線接続用トレンチ等を形成するための各レジスト開口部の幅の比率や、ドライエッチングの各種設定条件等を最適値に設定することが望ましい。
【００１４】
本発明において、ドライエッチングとしては、プラズマエッチング、気相エッチング、反応性イオンエッチング、スパッタエッチング、イオンビームエッチング等を挙げることができ、特に限定されるものではないが、ウエハーの材質、要求されるトレンチの加工精度等の条件によって好ましいドライエッチングが選択される。例えば、シリコンウエハーでは、Ｆ系ガス、ＣＬ系ガスとしてＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃｌ２等をエッチングガスとして用いるドライエッチングを採用することができる。
【００１５】
本発明において、上記（２）の場合、以下の▲１▼▲２▼▲３▼▲４▼▲５▼のようにすることが好ましい。
▲１▼配線接続用トレンチの幅は、チップ分割用トレンチの幅よりも広く設定することが好ましい。つまり、ドライエッチングでは、シリコン加工に当るイオンがレジスト開口部の狭い間隙に入射することができなくなる問題（マイクロローディング効果）があり、マイクロローディング効果によって接続用トレンチ７を貫通させた時点で、分割用トレンチ６も貫通させてしまうと、ウエハー全体の強度が著しく低下し、ハンドリングに支障を来たしてしまう。そのため、具体的には配線接続用トレンチを形成するためのレジスト開口部の幅を、チップ分割用トレンチを形成するためのレジスト開口部の幅よりも広く設定することにより、接続用トレンチ７を貫通させた時点で、分割用トレンチ６を貫通させないようにすることができ、それによってウエハー全体の強度をある程度維持させ、ハンドリングに支障を来たさないようにすることができる。
【００１６】
▲２▼エッチング完了後のチップ分割用トレンチの中心線の基板断面積が、接続用トレンチの中心線の基板断面積より十分大きく設定する。このようにすれば、接続用トレンチを割らずに、チップ分割用トレンチに沿って確実にかつ容易に割ることができ、分割不良を防止することができる。
【００１７】
▲３▼配線接続用トレンチは、チップ分割用トレンチを挟んで略線対称的に形成されることが好ましい。ここで、配線接続用トレンチ及び／又はチップ分割用トレンチは、略同一直線上に延びる溝状に形成された場合と、有底筒状の孔が略同一直線上にミシン目状に並んで形成された場合の両方を含み、上記「略線対称的」は、配線接続用トレンチ及び／又はチップ分割用トレンチが、上記有底筒状の孔がミシン目状に並んだ状態も線として考えた場合も包含している。
配線接続用トレンチが、チップ分割用トレンチを挟んで略線対称的に形成されていない場合は、チップ分割の際、チップ分割用トレンチに近い方の接続用トレンチに力が加わって割れるおそれがあるため、略線対称的な配置とすることによりチップ分割用トレンチに力を集中させて分割不良を防止することができる。なお、トレンチは、チップ分割用トレンチとしては、一般的なストレート形状（線状）の溝の他にも、有底筒状の孔をミシン目状に複数並列させてもよい。この有底筒状の孔の形状は円形、三角形、方形等でもよく、三角形、方形等の角部を有する形状の場合は、複数の孔のそれぞれの角部を同一直線上に配置することにより分割する際の力を同一直線上に集中させ易くなる。
【００１８】
▲４▼チップ分割用トレンチは、略同一直線上に配置されてウエハーの端面から端面までパターニングされることが好ましい。このようにすることによって、ウエハーの状態からチップ分割を行うに際して、端面から端面まで全部を容易に割ることができ、チップ分割の効率化を図ることができる。
【００１９】
▲５▼チップ分割用トレンチは、ウエハーのへき開が容易な方向に沿って形成されることが好ましい。例えば、シリコンウエハーの場合、へき解容易方向は結晶面方位の  ［１００］方向であるため、チップ分割用トレンチは［１００］方向に沿って形成し、かつ複数のチップ分割用トレンチを［１００］方向に平行に配置することが好ましい。このようにすれば、分割不良を防止してウエハーを容易にチップ毎に分割することができる。
【００２０】
本発明において、上記（１）のドライエッチングの後に、各半導体チップの裏面をウエットエッチングするのも好ましく、あるいは上記（２）のドライエッチングの後に、ウエハーの裏面をウエットエッチングするのも好ましい。このウエットエッチングによって、ドライエッチングの際にウエハー裏面に生じた結晶欠陥層を除去し、実装時の抗折強度を確保することができる。なお、このウエットエッチングに際しては、例えばシリコンウエハーの場合、フッ酸と硝酸の混合液を好適に用いることができる。
【００２１】
本発明は、別の観点によれば、半導体デバイスの製造方法により製造された、高密度・高機能半導体チップ実装に適した半導体デバイスを提供することができる。
以下、本発明の実施の形態を図面に基づいて詳説する。
【００２２】
［実施の形態１］
図１は本発明の実施の形態１の半導体デバイスの製造方法を説明する工程説明図であり、図２は図１（ｃ）の平面図である。
【００２３】
本発明の半導体デバイスの製造に際しては、図１（ａ）に示すように、厚さＴ１が６２５μｍのシリコンウエハー１の表面のチップ相当領域に公知の半導体前半工程プロセスによってトランジスター、ダイオード回路等を形成した能動領域２と、電極としてのＡｌパッド３を形成する。そして、図１（ｂ）に示すように、Ａｌパッド３以外の領域に公知の技術によって膜厚１μｍのパッシベーション膜４を形成する。
【００２４】
次に、図１（ｂ）に示すように、Ａｌパッド３及びパッシベーション膜４の表面に、公知のフォトリソグラフィー技術により、膜厚Ｔ２が２５μｍのレジスト膜５を形成すると共に、チップ分割用トレンチ及び配線接続用トレンチを形成する位置にレジスト開口部５ａ、５ｂを開口させる。このとき、レジスト開口部５ａは、チップ相当領域間に格子状に、かつ開口幅Ｗ１が５μｍとして形成される。また、レジスト開口部５ｂは、チップ相当領域内の外周縁に沿って所定間隔で複数個形成され、その形状は円形であり、開口幅（径）Ｗ２は１０μｍである。
【００２５】
次に、図１（ｃ）に示すように、公知のシリコンドライエッチング技術を用いて、ウエハー１の表面と裏面を同時にエッチングする。ガス圧は０．００１〜１Ｔｏｒｒ、ガス種はＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｏ２、Ｃｌ２が用いられる。シリコンドライエッチングでは、反応性イオン８により、ウエハー１の表面にはチップ分割用トレンチ６及び配線接続用トレンチ７が形成され、それと同時に裏面全面がエッチングされる。
【００２６】
ドライエッチングの進行に伴い、図１（ｃ）（ｄ）に示すように、チップ分割用トレンチ６が貫通して、個別の半導体チップ９に分割され、かつ配線接続用トレンチ７が貫通し、チップ厚さＴ３が１２０μｍとなったところでドライエッチングが完了する。
【００２７】
次に、図１（ｅ）に示すように、公知技術のアッシングを用いて、レジスト膜５を剥離し、ドライエッチングにより生じたチップ９裏面の結晶欠陥層を、ウエットエッチングにより除去する。このウエットエッチングには、フッ酸及び硝酸の混合液が用いられる。
【００２８】
以上の工程により、幅（径）Ｗ２：１０μｍの複数個の配線接続用トレンチ７を備え、厚さＴ３が１２０μｍまで薄層化された個別の半導体チップ９が形成される。
【００２９】
［実施の形態２］
図３は本発明の実施の形態２の半導体デバイスの製造方法を説明する図であって、ドライエッチング終了時のウエハー表面の要部を示す平面図であり、図４は同実施の形態２におけるドライエッチング終了時に形成された各トレンチの形状、寸法、配置を説明する図であり、図５はアスペクト比の定義を説明する図であり、図６はシリコンドライエッチングレートのアスペクト比依存性の例を示すグラフ図であり、図７はウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性の例を示すグラフ図である。なお、図３〜図５において、実施の形態１と同様の要素には同一の符号を付している。
【００３０】
この実施の形態２の半導体デバイスの製造に際しては、ドライエッチングの前工程のレジストパターン形成において、配線接続用トレンチ１７を形成する位置に、円形のレジスト開口部１５ｂを形成するが、チップ分割用トレンチ１６を形成する位置には、複数個の円形のレジスト開口部１５ａをミシン目状に形成する。この場合、略同一線状に配置された複数個のレジスト開口部１５ａを挟んで、線対称的に複数個のレジスト開口部１５ｂを配置する。
【００３１】
また、ドライエッチングは、ウエハー１の表面と裏面を同時にエッチングするが、図４（ａ）に示すように、配線接続用トレンチ１７がウエハー１を貫通し、かつチップ分割用トレンチ１６がウエハー１の裏面まで所定厚みＴ４を残した時点で終了する。なお、この場合のドライエッチングのガス圧、ガス種は、実施の形態１と同様とすることができる。その後、従来公知のアッシングによりレジスト膜１５を除去し、従来公知の方法（例えば、ウエハー端面よりチップ分割用トレンチに沿って力を加える）により、ウエハー１を各チップ単位に分割する。
【００３２】
ところで、図５と図６に示すように、一般的にドライエッチングが進行するとアスペクト比は大きくなり、アスペクト比が大きくなるにつれ、ドライエッチングレートは低下する。これは、シリコン加工に当るイオンがレジスト開口部の狭い間隙に入射することができなくなる問題（マイクロローディング効果）が発生することによる。つまり、トレンチを深く形成していくにつれてエッチング効率が低下する。したがって、チップ分割用トレンチがウエハーを貫通するある程度以前に、配線接続用トレンチがウエハーを貫通できるように、チップ分割用トレンチ形成位置のレジスト開口部の幅よりも、配線接続用トレンチ形成のレジスト開口部の幅よりもある程度大きくする必要がある。
【００３３】
そのため、本実施の形態２では、チップ分割用トレンチ形成位置のレジスト開口部１５ａの幅Ｗ３を５μｍに設定し、これよりも配線接続用トレンチ形成位置のレジスト開口部１５ｂの幅Ｗ４を５０μｍと大きく設定することにより、配線接続用トレンチ１７がウエハー１を貫通し、その時点でチップ分割用トレンチ１６がウエハー１の裏面まで所定厚みＴ４を残した位置まで到達するようにしている（図４参照）。
【００３４】
図７は実施の形態２におけるウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性を示すグラフ図である。図７に示すように、本実施の形態２のドライエッチングに際しては、ウエハー裏面は、全面エッチングするため、エッチングレートは一定である。配線接続用トレンチ１７が裏面まで貫通したとき、エッチングを終了する。ドライエッチング前のシリコンウエハーの厚さは６２５μｍである。ドライエッチング終了後、アッシングによりレジスト膜１５を除去して得られたウエハー１の厚さＴ５は３００μｍ、チップ分割用トレンチ１６の幅Ｗ３は１０μｍ、分割用トレンチ１６の深さＤ１は１８５μｍ、配線接続用トレンチ７の幅Ｗ４は５０μｍである（図４参照）。
【００３５】
このようにして得られるウエハー１の第１の条件として、図４（ｂ）に示すように、チップ分割用トレンチ１６の幅Ｌｓｔと接続用トレンチ１７の幅Ｌｃｔの関係は、上述したように、
Ｌｓｔ＜Ｌｃｔ
である事が必要である。マイクロローディング効果により、接続用トレンチ１７を貫通させた時点で、分割用トレンチ１６を貫通させないためである。これは、チップ分割用トレンチ１６が完全に貫通してしまうと、ウエハー１全体の強度が著しく低下し、ハンドリングに支障を来たすからである。この実施の形態２では、
Ｌｃｔ＝５０  ［μｍ］
Ｌｓｔ  ＝１０［μｍ］
としている。
第２の条件として、エッチング完了後のチップ分割用トレンチ１６の中心線Ｐ１の基板断面積が、接続用トレンチ１７の中心線Ｐ２の基板断面積より十分大きい必要がある。即ち、
ｍ（Ｌｓｔ×Ｔ４＋Ｓｓｔ×Ｔ５）＜＜ｎ（Ｓｃｔ×Ｔ５）
Ｌｓｔ：分割用トレンチ１６の幅
Ｔ４：分割用トレンチ底部残膜
Ｓｓｔ：分割用トレンチ間隔
Ｔ５：ウエハー残厚
Ｓｃｔ：接続用トレンチ間隔
このとき、ｍ、ｎはそれぞれ１チップ１辺当りの分割用トレンチ個数、接続用トレンチ個数である。これは、接続用トレンチ１７を割らずに、チップ分割用トレンチ１６に沿って割らなければならないからである。実施の形態２の場合、
Ｌｓｔ＝１０［μｍ］
Ｔ４＝１１５［μｍ］
Ｓｓｔ＝５［μｍ］
Ｔ５＝３００［μｍ］
Ｓｃｔ＝２５０［μｍ］
ｍ＝１０００、ｎ＝５０（チップ１辺１０ｍｍ）
ｍ（Ｌｓｔ×Ｔ４＋Ｓｓｔ×Ｔ５）＝２６５００００
ｎ（Ｓｃｔ×Ｔ５）＝３７５００００
となる。
第３の条件として、接続用トレンチ１７（中心線Ｐ２）は、チップ分割用トレンチ１６の中心線Ｐ１に対し線対称に配置されていることが必要である。これは、線対称でないと、チップ分割の際、接続用トレンチ１７に力がかからないようにするためである。
第４の条件として、同一直線上（中心線Ｐ１）に並ぶ複数のチップ分割用トレンチ１６は、ウエハー１の端面から端面までパターニングされている事が必要である。これは、ウエハーの状態からチップ分割を行うには、端面から端面まで全部を容易に割る必要があるからである。
第５の条件として、チップ分割用トレンチ１６はウエハー１のへき開が容易な方向に沿って形成されることが必要である。例えば、シリコンウエハーの場合、へき解容易方向は結晶面方位の［１００］方向であるため、チップ分割用トレンチは［１００］方向に沿って形成し、かつ複数のチップ分割用トレンチを［１００］方向に平行に配置することが必要である。
【００３６】
［実施の形態３］
本発明の手法を応用した例を図８に示す。この場合、図１（ａ）の状態にシリコンウエハー１上に、バンプ２０を介して半導体子チップ２９を接続する。次いで、上記実施の形態１、２と同様に、フォトリソグラフィー技術により、レジスト膜２５を形成すると共に、チップ分割用トレンチ及び配線接続用トレンチを形成する位置にそれぞれレジスト開口部２５ａ、２５ｂを開口させる。その後、ウエハー１の表面と裏面を同時にドライエッチングを行い、反応性イオン２８により、ウエハー１の表面にチップ分割用トレンチ２６及び配線接続用トレンチ２７を形成し、それと同時に裏面全面を薄層化する。これにより、ウエハーレベルで半導体子チップ２９を一括接続したウエハーから、個片化、薄層化、積層化した半導体チップを効率よく製造することが可能になる。
【００３７】
［実施の形態４］
本発明の手法を応用した別の例を図９に示す。この場合、レジスト膜３５におけるチップ分割用トレンチ３６及び接続用トレンチ３７を形成する位置レジスト開口部３５ａ、３５ｂを形成すると共に、キャパシタ形成用トレンチ３１を形成する位置にレジスト開口３５ｃを設ける。その後、上記実施の形態１、２と同様に、ウエハー１の表面と裏面を同時にドライエッチングを行い、反応性イオン３８により、ウエハー１の表面にチップ分割用トレンチ２６、配線接続用トレンチ２７及びキャパシタ形成用トレンチ３１を形成し、それと同時に裏面全面を薄層化する。これにより、ウエハーの個片化、薄層化と同時に、キャパシタ形成に用いる深いトレンチを形成することができる。
【００３８】
［他の実施の形態］
上記実施の形態２では、チップ分割用トレンチは、同一直線上に複数個の有底筒状の孔として複数個並んで形成された場合を例示したが、１本の溝状にチップ分割用トレンチを形成してもよい。なお、この場合も、上述した第１〜５の条件を満たすことが、チップ分割不良を生じずに正確かつ容易にチップ分割を行える上で好ましい。
【００３９】
【発明の効果】
本発明によれば、ウエハー表面における分割前の複数のチップ相当領域の間隔（スクライブライン幅）の縮小による一ウエハー当りの半導体チップの取れ数の向上と、機械研磨やダイシングによるチッピング防止を図ることができ、歩留まりを向上させることができる。また、半導体チップの個片化、薄層化と同時に、配線接続用トレンチやキャパシタ形成用トレンチの同時形成が可能となり、半導体デバイスの生産効率を向上させることができる。すなわち、半導体チップの薄層化、積層化による高密度・高機能半導体チップ実装を生産性良く実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体デバイスの製造方法を説明する工程説明図である。
【図２】図１（ｃ）の平面図である。
【図３】本発明の実施の形態２の半導体デバイスの製造方法を説明する図であって、ドライエッチング終了時のウエハー表面の要部を示す平面図である。
【図４】同実施の形態２におけるドライエッチング終了時に形成された各トレンチの形状、寸法、配置を説明する図である。
【図５】アスペクト比の定義を説明する図である。
【図６】シリコンドライエッチングレートのアスペクト比依存性の例を示すグラフ図である。
【図７】ウエハーの表面と裏面を同時にドライエッチングしたときのエッチング量のエッチング時間依存性の例を示すグラフ図である。
【図８】本発明の手法を応用した例を示す断面図である
【図９】本発明の手法を応用した別の例を示す断面図である。
【符号の説明】
１  ウエハー
２  能動領域
３  Ａｌパッド
４  パッシベーション膜
５、１５、２５、３５  レジスト膜
５ａ、１５ａ、２５ａ、３５ａ  レジスト開口部（チップ分割用トレンチの形成位置）
５ｂ、１５ｂ、２５ｂ、３５ｂ  レジスト開口部（配線接続用トレンチの形成位置）
３５ｃ  レジスト開口部（キャパシタ形成用トレンチの形成位置）
６、１６、２６、３６  チップ分活用トレンチ
７、１７、２７、３７  配線接続用トレンチ
３１  キャパシタ形成用トレンチ
【図１】
2004349550.tif 000003
【図２】
2004349550.tif 000004
【図３】
2004349550.tif 000005
【図４】
2004349550.tif 000006
【図５】
2004349550.tif 000007
【図６】
2004349550.tif 000008
【図７】
2004349550.tif 000009
【図８】
2004349550.tif 000010
【図９】
2004349550.tif 000011