(57)【要約】【課題】低コストで精度が高い出力電流を生成できる電流制御回路がない。【解決手段】基準電流Ｉｒｅｆが流れる第１の抵抗Ｒ１と、出力電流Ｉｏが流れる第２の抵抗Ｒ２と、第２の抵抗Ｒ２の一方端と出力端子Ｔｏとの間に接続され、基準電流Ｉｏが流れたときに第１の抵抗Ｒ１の一方端に現出する電位ＶＲ１を基に、第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗値の比によって決まる電流値に出力電流Ｉｏを制御する制御手段４と、を有する。第１の抵抗Ｒ１と第２の抵抗Ｒ２が、制御手段４と同じ基板に形成された同一の導電層をパターンニングして形成され、かつ、互いに隣接した箇所に形成されている。【選択図】　図１
2004102675.tif 000002
【特許請求の範囲】
【請求項１】
基準電流が流れる第１の抵抗と、
出力電流が流れる第２の抵抗と、
前記第２の抵抗の一方端と出力端子との間に接続され、前記基準電流が流れたときに前記第１の抵抗の一方端に現出する電位を基に、前記第１の抵抗と前記第２の抵抗の抵抗値の比によって決まる電流値に前記出力電流を制御する制御手段と、
を有し、
前記第１の抵抗と前記第２の抵抗が、前記制御手段と同じ基板に形成された同一の導電層をパターンニングして形成され、かつ、互いに隣接した箇所に形成されている
電流制御回路。
【請求項２】
前記第１の抵抗と前記第２の抵抗の一方が、入力されるディジタル信号が示すデータの論理に応じて抵抗値が離散的に変化する可変抵抗から構成されている請求項１に記載の電流制御回路。
【請求項３】
互いに並列に接続され異なる抵抗値を有する複数の抵抗体と、
前記抵抗体のそれぞれに直列接続され、入力される前記ディジタル信号によりオンとオフが制御されるスイッチング素子と、をさらに有し、
前記第２の抵抗が、オン状態の前記スイッチング素子のオン抵抗と、オン状態の当該スイッチング素子に対応した前記抵抗体と、の合成抵抗から構成される請求項２に記載の電流制御回路。
【請求項４】
前記基準電流の入力ノードと前記基準電圧線との間に、前記第１の抵抗となるレジスタストリングを有するディジタル−アナログ変換回路が接続されている請求項２に記載の電流制御回路。
【請求項５】
前記第１の抵抗、前記第２の抵抗および前記制御手段をそれぞれ有する複数の電流制御回路部と、
一定電流を生成する定電流源と、
前記定電流源が生成した前記一定電流により内部のキャパシタを充電し、当該キャパシタの蓄積電荷でゲートのバイアス電圧が決まる絶縁ゲート電界効果トランジスタによって前記基準電流の電流値を制御し、当該基準電流を複数の前記電流制御回路部にスイッチングにより供給する電流サンプルホールド回路と、
を有している請求項１に記載の電流制御回路。
【請求項６】
入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、
上記入力データを保持するレジスタアレイと、
一定の基準電流を生成する基準電流源回路と、
前記レジスタアレイの保持データを示すディジタル信号および前記基準電流を入力し、当該基準電流を、前記ディジタル信号に応じた出力電流に変換する電流出力型ディジタル−アナログ変換回路と、
前記出力電流を一定周期で複数回サンプリングし、サンプリングした出力電流値で複数チャネルの出力線を駆動する電流出力回路と、を有し、
前記電流出力型ディジタル−アナログ変換回路が、
前記基準電流が流れる第１の抵抗と、
前記出力電流が流れる第２の抵抗と、
前記第２の抵抗の一方端と出力端子との間に接続され、前記基準電流が流れたときに前記第１の抵抗の一方端に現出する電位を基に、前記第１の抵抗と前記第２の抵抗の抵抗値の比によって決まる電流値に前記出力電流を制御する制御手段と、を有し、
前記第１の抵抗と前記第２の抵抗の一方が、前記ディジタル信号が示す前記保持データの論理に応じて抵抗値が離散的に変化する可変抵抗から構成されている電流出力型駆動回路。
【請求項７】
少なくとも前記電流出力型ディジタル−アナログ変換回路が基板に形成された集積回路であり、
前記第１の抵抗と前記第２の抵抗が、同一の導電層をパターンニングして形成され、かつ、前記基板の隣接した箇所に形成されている
請求項６に記載の電流出力型駆動回路。
【請求項８】
前記第１の抵抗、前記第２の抵抗および前記制御手段をそれぞれ有する複数の電流制御回路部を有し、
前記基準電流源回路が、
一定電流を生成する定電流源と、
前記定電流源が生成した前記一定電流により内部のキャパシタを充電し、当該キャパシタの蓄積電荷でゲートのバイアス電圧が決まる絶縁ゲート電界効果トランジスタによって前記基準電流の電流値を制御し、当該基準電流を複数の前記電流制御回路部にスイッチングにより供給する電流サンプルホールド回路と、
を具備する請求項６に記載の電流出力型駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一定の基準電流を入力し、基準電流から出力電流を生成する電流制御回路と、これを用いて出力線を電流によって駆動する電流出力型駆動回路とに関する。
【０００２】
【従来の技術】
電流値を正確に制御して出力する回路が知られている。
【０００３】
図１１に、バイポーラトランジスタを用いた電流制御回路を示す。
図１１に図解した電流制御回路１００は、定電流源１０１、電流出力型３ビットディジタル−アナログ変換回路（以下、単に３ビットＤＡＣという）１０２、基準トランジスタＴ１、および、基準トランジスタを流れる電流（基準電流Ｉｒｅｆ）を調整するためのバイアス電流補償回路１０３からなる。
３ビットＤＡＣ１０２は、それぞれ下位側から上位側の出力ビットに対応した出力電流が流れる３つのトランジスタＴ２，Ｔ３，Ｔ４を有している。各トランジスタのエミッタが基準トランジスタＴ１のエミッタに接続され、その接続点が基準電圧ＶＳＳの供給線に接続されている。トランジスタＴ２のコレクタと第１のビット出力端子（不図示）との間にスイッチＳＷ１が接続されている。同様に、トランジスタＴ３のコレクタと第２のビット出力端子との間にスイッチＳＷ１が接続され、トランジスタＴ４のコレクタと第３のビット出力端子との間にスイッチＳＷ３が接続されている。
３つのトランジスタＴ２〜Ｔ４のベースは、基準トランジスタＴ１のベースおよびコレクタに接続されている。この共通接続点に、定電流源１０１から基準電流Ｉｒｅｆが供給され、かつ、バイアス電流補償回路１０３が接続されている。
【０００４】
３つのトランジスタＴ２〜Ｔ４は、それぞれ、基準トランジスタＴ１のトランジスタサイズの等倍、２倍、４倍のサイズで形成されている。また、３つのトランジスタＴ２〜Ｔ４のそれぞれが、基準トランジスタＴ１とカレントミラー接続されている。このため、対応するスイッチがオンすることを条件に、トランジスタＴ２〜Ｔ４のそれぞれに、基準電流Ｉｒｅｆの等倍から４倍の規定電流が流れる。つまり、スイッチがオンしたとき「１」、オフしたとき「０」に対応させた最下位ビットをスイッチＳＷ１に印加し、同様に、中間ビットをスイッチＳＷ２に印加し、最上位ビットをスイッチＳＷ３に印加すると、その３ビットの入力ディジタル信号が電流（アナログ信号）に変換され出力される。
【０００５】
図１２は、３ビットＤＡＣを構成するトランジスタをＭＯＳ型トランジスタから構成した電流制御回路を複数のチップ、ここでは２つのチップに搭載した場合の回路図である。
図１２に図解したように、チップＡに搭載された電流制御回路２００Ａ、チップＢに搭載された電流制御回路２００Ｂのそれぞれは、定電流源２０１、３ビットＤＡＣ２０２、および、基準トランジスタＭ１を有している。
このうち３ビットＤＡＣ２０２は、図１１における３ビットＤＡＣ１０２におけるバイポーラトランジスタＴ２〜Ｔ４をＭＯＳトランジスタＭ２〜Ｍ４で置き換えた基本構成を有している。また、基準トランジスタについて、バイポーラ型のＴ１からＭＯＳ型のＭ１に変更されている。
【０００６】
複数のチップから正確に制御された３ビットの電流値を得るには、チップ間のばらつきを如何に抑えるかが重要である。例えば有機ＥＬ（ｅｌｅｃｔｒｏ　ｌｕｍｉｎｅｓｃｅｎｔ）ディスプレイなどの用途においては、有機ＥＬセルの輝度が駆動電流に依存するため精密な電流制御が要求され、また、配線抵抗などの影響を軽減するため複数のチップに駆動回路を分散し、駆動する有機ＥＬセルに対し出来るだけ均等にチップを配置することが行われる。
このような要求から、基準電流Ｉｒｅｆを、ある１つのチップで作り、複製して他のチップに配るアイデアが提案されている（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開２０００−２９３２４５号公報、第４頁〜第５頁、第３図
【０００８】
【発明が解決しようとする課題】
図１１と図１２にそれぞれ図解した従来の電流制御回路は、以下の理由により、それぞれ一長一短があり、簡易な構成で精密な電流値の制御ができないという課題がある。
図１２に図解した電流制御回路２００Ａと２００Ｂにおいて、基準トランジスタＭ１およびＤＡＣ２０２内のトランジスタＭ２〜Ｍ４がＭＯＳ型である。一般的に、ＭＯＳトランジスタの閾値電圧Ｖｔｈはばらつきが大きい。その結果、電流制御回路２００Ａと２００Ｂで出力電流Ｉ，２Ｉ，４Ｉのそれぞれについてばらつきが大きい。
図１１に図解した電流制御回路１００は、相対的に閾値電圧Ｖｔｈのばらつきが小さいバイポーラ型トランジスタを用いているため、その点では、図１２に図解した電流制御回路２００Ａと２００Ｂより優れている。ただし、トランジスタの閾値電圧のばらつきを極めて小さくすることは一般的に難しい。また、バイポーラと相補ＭＯＳの混載プロセス（Ｂｉ−ＣＭＯＳ）が必須となり、プロセスの複雑さおよび歩留りの点で不利となり、コストの面で図１２に図解した電流制御回路２００に劣る。
【０００９】
また、複数のチップごとに電流制御回路を配置した場合に、チップ間で出力電流をできるだけ同じようにするには、前述したように、基準電流Ｉｒｅｆのばらつきを如何に小さくするかが重要である。
このために特許文献１の第３図に記載された基準電流発生回路を用いると、そのトランジスタがすべてＭＯＳ型であるため、やはり閾値電圧Ｖｔｈのばらつきが基準電流Ｉｒｅｆのばらつきを大きくするという不利益がある。
【００１０】
本発明の第１の目的は、複雑なプロセスを用いずに形成でき、精度が高い出力電流を生成できる電流制御回路を低コストで提供することにある。
本発明の第２の目的は、複雑なプロセスを用いずに形成でき、精度が高い出力電流を生成し、これにより出力線を駆動する電流出力型駆動回路を低コストで提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１の観点の電流制御回路は、上述した第１の目的を達成するためのものであり、基準電流が流れる第１の抵抗と、出力電流が流れる第２の抵抗と、前記第２の抵抗の一方端と出力端子との間に接続され、前記基準電流が流れたときに前記第１の抵抗の一方端に現出する電位を基に、前記第１の抵抗と前記第２の抵抗の抵抗値の比によって決まる電流値に前記出力電流を制御する制御手段と、を有し、前記第１の抵抗と前記第２の抵抗が、前記制御手段と同じ基板に形成された同一の導電層をパターンニングして形成され、かつ、互いに隣接した箇所に形成されている。
【００１２】
本発明の第２の観点の電流出力型駆動回路は、上述した第２の目的を達成するためのものであり、入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、上記入力データを保持するレジスタアレイと、一定の基準電流を生成する基準電流源回路と、前記レジスタアレイの保持データを示すディジタル信号および前記基準電流を入力し、当該基準電流を、前記ディジタル信号に応じた出力電流に変換する電流出力型ディジタル−アナログ変換回路と、前記出力電流を一定周期で複数回サンプリングし、サンプリングした出力電流値で複数チャネルの出力線を駆動する電流出力回路と、を有し、前記電流出力型ディジタル−アナログ変換回路が、前記基準電流が流れる第１の抵抗と、前記出力電流が流れる第２の抵抗と、前記第２の抵抗の一方端と出力端子との間に接続され、前記基準電流が流れたときに前記第１の抵抗の一方端に現出する電位を基に、前記第１の抵抗と前記第２の抵抗の抵抗値の比によって決まる電流値に前記出力電流を制御する制御手段と、を有し、前記第１の抵抗と前記第２の抵抗の一方が、前記ディジタル信号が示す前記保持データの論理に応じて抵抗値が離散的に変化する可変抵抗から構成されている。
【００１３】
第１の観点の電流制御回路において、基準電流が第１の抵抗を流れると、その電圧降下により第１の抵抗の一方端に所定の電圧が現出する。この電圧は、基準電流に比例した電圧値を有する。この電圧を基に、制御手段が出力電流を制御する。具体的には、第１の抵抗と第２の抵抗との比で決まる電流値に制御手段が出力電流を制御する。
【００１４】
第２の観点の電流出力型駆動回路は、上述した第１の観点の第１の抵抗と第２の抵抗の一方を可変にして、その制御信号を入力とする電流制御回路を、電流出力型のディジタル−アナログ変換回路として有している。
動作時に、入力データがレジスタアレイに入力されて一旦保持され、複数のビット数が揃ったら、この入力ディジタル信号がディジタル−アナログ変換回路の可変抵抗の制御端子に印加される。ディジタル−アナログ変換回路は、一方の抵抗が可変となるといった限定があるが、基本動作は、第１の観点の電流制御回路と同じである。したがって、第２の観点における電流制御回路（ディジタル−アナログ変換回路）においては、出力電流値を決める抵抗比が入力ディジタル信号の論理に応じて変化し、その結果、入力ディジタル信号に応じた電流値の出力信号（アナログ信号）が出力端子から出力される。
【００１５】
【発明の実施の形態】
［第１の実施形態］
図１は、電流制御回路の第１の実施の形態を示す図である。
図１において、電流制御回路がチップごとに設けられている。本例では、２つのチップ１Ａ，１Ｂの場合を示すが、チップ数に限定はない。チップ１Ａに集積化された電流制御回路と、チップ１Ｂに集積化された電流制御回路は同じ構成を有する。
【００１６】
具体的に、各電流制御回路は、基準電流Ｉｒｅｆが流れる第１の抵抗Ｒ１、出力電流Ｉｏが流れる第２の抵抗Ｒ２、および、制御手段４を有する。
第１の抵抗Ｒ１の一方端から基準電流Ｉｒｅｆが流れ込む。第２の抵抗Ｒ２の一方端と入力端子Ｔｏとの間に制御手段４が接続されている。第１の抵抗Ｒ１の他方端、第２の抵抗の他方端はともに基準電圧ＶＳＳの供給線（以下、ＶＳＳ線という）に接続されている。
制御手段４は、第１の抵抗Ｒ１の一方端に現出する電圧ＶＲ１を基に、出力電流Ｉｏを、第１の抵抗Ｒ１と第２の抵抗Ｒ２との比で決まる電流値、例えば（Ｉｒｅｆ×Ｒ１／Ｒ２）に制御する。このような制御が可能な制御手段４の具体的構成は、後述する他の実施の形態で説明する。
【００１７】
各電流制御回路に基準電流Ｉｒｅｆを供給するために、一定電流Ｉを生成する定電流源２と、一定電流Ｉを用いて所定の基準電流Ｉｒｅｆを生成する電流サンプルホールド回路（図１では、Ｓ／Ｈで表記）３とが設けられている。
【００１８】
図２は、電流サンプルホールド回路３の具体的構成の一例を示す回路図である。
図２に図解した電流サンプルホールド回路３は、ＭＯＳトランジスタＭ１、キャパシタＣ、および、２つのスイッチＳＷｒ１とＳＷｒ２を有する。電源電圧ＶＤＤの供給線にＭＯＳトランジスタＭｒのドレインが接続され、ＭＯＳトランジスタＭｒのゲートと電源電圧ＶＤＤの供給線との間にキャパシタＣｒが接続されている。ＭＯＳトランジスタＭｒのソースとゲートの間にスイッチＳＷｒ２が接続され、同じＭＯＳトランジスタＭｒのソースにスイッチＳＷｒ１が接続されている。スイッチＳＷｒ１は、定電流源２側と、負荷Ｌ側とを切り替え制御される。ここで、負荷Ｌは、さらに図示しないスイッチ等によってチップ１Ａ側の負荷と、チップ１Ｂ側の負荷とに切り替えられる。チップ１Ａまたはチップ１Ｂの抵抗Ｒ１が図示の負荷Ｌに該当する。
【００１９】
電流書き込み時には、スイッチＳＷｒ２がオンした状態で、スイッチＳＷｒ１が定電流源２側に接続されてオンする。このときＭＯＳトランジスタＭｒはダイオード接続した状態になり、それに一定電流Ｉが流れる結果、そのドレイン電圧がスイッチＳＷ２を通してキャパシタＣｒの一方電極に印加される。書き込みからホールドに移る時に、スイッチＳＷｒ２を先にオフさせてキャパシタ電圧（ゲート電圧）をホールドし、それからスイッチＳＷｒ１をオフさせる。電流出力時には、スイッチＳＷｒ２がオフした状態でスイッチＳＷｒ１が負荷Ｌ側に接続されてオンする。このため、ＭＯＳトランジスタＭｒはキャパシタＣｒにホールドされたゲート電圧によって決まる飽和電流を流す。この飽和電流が基準電流Ｉｒｅｆとして、負荷Ｌの電流制御回路に出力される。
【００２０】
前述した特許文献１の第３図に記載された定電流発生回路においては、カレントミラー回路構成であり、各チップに供給する電流が異なるトランジスタを通って生成されるので、チップに供給される電流が相対的にばらつきやすい。
これに対し、図２に図解した電流サンプルホールド回路３においては、ゲートが常に一定の電圧でバイアスされた単一のトランジスタＭｒを流れる電流によって基準電流Ｉｒｅｆが常に規定される。そのため、トランジスタの閾値電圧Ｖｔｈが変化すれば基準電流値も変化するが、閾値電圧Ｖｔｈが経時変化しない限り、チップ１Ａ側に供給される基準電流とチップ１Ｂ側に供給される基準電流が相対的にばらつくことがない。そのため、例えば正確に制御された電流を生成するための回路に必要な基準電圧の生成回路として、より優れている。
【００２１】
第１の実施の形態における電流制御回路は、純粋に抵抗比で決まる出力電流が生成できるため、従来の電流制御回路より精度が高い出力電流が得られるという利点がある。
【００２２】
図１に図解した電流制御回路において、第１の抵抗Ｒ１、第２の抵抗の一方を入力ディジタル信号に応じて抵抗値が変化する構成にすることで、電流出力型のディジタル−アナログ変換回路（ＤＡＣ）を実現できる。
以下の実施形態は、電流制御回路として電流制御型のＤＡＣを具備した場合の実施の形態である。
【００２３】
［第２の実施の形態］
図３は、電流制御回路の第２の実施の形態を示す図である。
図３に図解した電流制御回路において、制御手段４がＭＯＳトランジスタＭｏとコンパレータ（オペアンプ）４ａとからなる。
ＭＯＳトランジスタＭｏのドレインが出力端子Ｔｏに接続され、ソースが第２の抵抗に接続され、ゲートがオペアンプ４ａの出力に接続されている。オペアンプ４ａの非反転入力「＋」が、電圧ＶＲ１が現出するノードに接続され、反転入力「−」がＭＯＳトランジスタＭｏのソースに接続されている。
第２の抵抗Ｒの部分において、３つの抵抗体ＲＡ，ＲＢ，ＲＣがＭＯＳトランジスタＭｏのソースに並列に接続されている。抵抗体ＲＡとＶＳＳ線との間にスイッチＳＷＡが接続され、抵抗体ＲＢとＶＳＳ線との間にスイッチＳＷＢが接続され、抵抗体ＲＣとＶＳＳ線との間にスイッチＳＷＣが接続されている。３つのスイッチに３ビットのディジタル信号が入力される。第２の抵抗Ｒ２は、接続された３つの抵抗体ＲＡ，ＲＢ，ＲＣのうち、対応するスイッチがオンして電流が流れる抵抗体の抵抗値と、当該スイッチのオン抵抗との直列抵抗である。
【００２４】
オペアンプ４ａは、電圧ＶＲ１からＭＯＳトランジスタＭｏのソース電圧を引いた電圧をゲートに印加する。したがって、このゲート電圧はソースの負荷等によって決まる値に自己収束する。このとき、オン状態のスイッチの抵抗（オン抵抗）が、抵抗体ＲＡ〜ＲＣの抵抗値より十分小さいと仮定すると、ＭＯＳトランジスタＭｏを流れる出力電流Ｉｏは、次式（１）で表される。
【数１】
Ｉｏ＝Ｉｒｅｆ×Ｒｒｅｆ／（Ｒａ　ｏｒ　Ｒｂ　ｏｒ　Ｒｃ）…（１）
【００２５】
ここで、符号Ｒｒｅｆは基準となる抵抗Ｒ１の抵抗値（以下、基準抵抗値という）を表し、符号Ｒａ，Ｒｂ，Ｒｃは、それぞれ抵抗体ＲＡ，ＲＢ，ＲＣの抵抗値（以下、第２の抵抗値という）を表す。第２の抵抗値Ｒａ，Ｒｂ，Ｒｃは、ほぼ２倍の比率で順次変化するように設定されている。具体的に、例えば、スイッチＳＷＡ〜ＳＷＣのオン抵抗が十分小さいとしたときに、スイッチＳＷＡがオンした場合の第２の抵抗値Ｒａが基準抵抗値Ｒｒｅｆとほぼ等しく設定され、スイッチＳＷＢがオンした場合の第２の抵抗値Ｒｂが基準抵抗値Ｒｒｅｆのほぼ２倍に設定され、スイッチＳＷＣがオンした場合の第２の抵抗値Ｒｃが基準抵抗値Ｒｒｅｆのほぼ４倍に設定されている。
【００２６】
第２の実施形態においては、スイッチＳＷＡ〜ＳＷＣのオン抵抗を第２の抵抗値の最小値、例えばＲａより十分小さくすることにより、入力した３ビットのディジタル信号に応じた出力電流Ｉｏを得ることができる。スイッチのオン抵抗が無視できない場合は、上記式（１）が成り立つように第２の抵抗体の各抵抗値に、オン状態のスイッチによる電圧降下をキャンセルするオフセットを予め持たせておくことが望ましい。
【００２７】
［第３の実施の形態］
図４は、電流制御回路の第３の実施の形態を示す図である。
図４に図解した電流制御回路において、第３の実施の形態のおける電流制御回路と同様、制御手段４がＭＯＳトランジスタＭｏとコンパレータ（オペアンプ）４ａとからなる。出力端子Ｔｏおよび第２の抵抗Ｒ２に対する、ＭＯＳトランジスタＭｏおよびオペアンプ４ａの接続関係は、第３の実施の形態と同様である。
【００２８】
第３の実施形態においては、第１の抵抗Ｒ１に代えて、３ビット・ディジタル−アナログ変換回路（以下、単に３ビットＤＡＣという）５が、基準電流Ｉｒｅｆの入力端子とＶＳＳ線との間に接続されている。３ビットＤＡＣ５の出力がオペアンプ４ａの非反転入力「＋」に接続されている。３ビットＤＡＣ５として、逐次比較型より高速な、レジスタストリングを有するフラッシュ型のＤＡＣが望ましい。
【００２９】
レジスタストリングの構成を図５（Ａ）に示す。レジスタストリングは、それぞれ等しい抵抗値に設定された８つの単位抵抗体ＲＡ，ＲＢ，ＲＣ，ＲＤ，ＲＥ，ＲＦ，ＲＧ，ＲＨを電気的に接続し、あるいは、１つの細長い抵抗体を折り返し配置したものである。後者の場合、例えば、ある折り返し点から他の折り返し点までの抵抗体部分が単位抵抗体に該当する。いずれにしても、レジスタストリングは全体で抵抗値がＲ１である。単位抵抗体の接続点にそれぞれ、図示を省略したスイッチが設けられている。レジスタストリングに基準電流Ｉｒｅｆを流したとき、３ビットの入力ディジタル信号に応じて、これらのスイッチを制御することにより８通りの電圧Ｖａを生成できる。この８通りの離散的値の電圧Ｖａをもつ擬似アナログ信号を、オペアンプ４ａの非反転入力「＋」に印加する。
【００３０】
オペアンプ４ａは、電圧ＶａからＭＯＳトランジスタＭｏのソース電圧を引いた電圧をゲートに印加する。したがって、このゲート電圧は電圧Ｖａ等によって決まる値に自己収束する。ＭＯＳトランジスタＭｏを流れる出力電流Ｉｏは、次式（２）で表される。
【数２】
Ｉｏ＝Ｉｒｅｆ×Ｒ１×（［Ｂｉｔ２］＋２［Ｂｉｔ１］＋４［Ｂｉｔ０］）／（８×Ｒ２）…（２）
【００３１】
ここで、［Ｂｉｔｘ］（ｘ＝０，１，２）はビットｘの論理に応じた「１」または「０」の数値を表し、ｘが小さいほど上位ビットに対応する。
第２の実施形態においては、スイッチＳＷＡ〜ＳＷＣのオン抵抗が出力電流経路に存在するため、その抵抗値が問題となったが、第３の実施の形態では、スイッチが基準電流Ｉｒｅｆまたは出力電流Ｉｏが流れる経路に存在しないため、スイッチのオン抵抗が問題とならない。
以上より、入力した３ビットのディジタル信号に応じて精度が高い出力電流Ｉｏを得ることができる。
【００３２】
第３の実施の形態では、このように出力電流値がほぼ純粋な抵抗比で決まる。ただし、抵抗体の抵抗値がばらつくと、これがばらつき要因になる。一般に、抵抗体のばらつきは、トランジスタの閾値電圧、オン抵抗のばらつきより桁違いに小さい。
しかし、より望ましくは、半導体プロセスにおいて、全ての抵抗体を同一の導電膜を同一のマスクを用いて同時にエッチングする。このとき、例えば図５（Ｂ）に示すように、抵抗体を出来るだけ近接させ、かつ、応力のかかり方が同じとなるように互いに平行に配置する。また、より望ましくは、図５（Ｂ）に示すように、第２の抵抗Ｒ２に対する他の単位抵抗体からの距離ができるだけ均一または対称になるような配置が望ましい。
このように抵抗体のばらつきを抑制する工夫をすると、さらに精度が高い出力電流が得られるという利益がある。
【００３３】
［第４の実施の形態］
第４の実施の形態は、入力信号のビット数が大きい場合に好適な、第３の実施形態の変更に関する。
例えば図６に示すように入力信号のビット数が６ビットの場合、６ビットＤＡＣ５を図５（Ａ）と同じように構成しようすると、単位抵抗体の数が２６個、すなわち６４個と非常に多くなる。高い抵抗値の精度を得るために単一の導電膜をエッチングして６４個もの抵抗体を形成する場合、その占有面積が大きくなり、コストの面で好ましくない。また、単位抵抗値を均一にするための接続が難しい。抵抗体を多層膜から形成することも可能であるが、異なる膜から形成するとばらつきが大きくなる可能性が高まる。このように、入力ビット数が大きくなると、単純に抵抗比だけで出力電流を規定する方法ではコストの抑制とばらつき抑制との両立が難しくなる。
【００３４】
第４の実施の形態におけるＤＡＣは、下位数ビットを電荷の容量配分により生成し、残りの上位ビットを、レジスタストリングを用いて生成するハイブリッド型である。
【００３５】
図７に、６ビットＤＡＣの回路図を示す。
図７に図解した６ビットＤＡＣ６は、レジスタストリングを構成する８つの単位抵抗体Ｒ（抵抗値もＲで表記）と、上位３ビットの入力信号“φ０，φ１，φ２”に応じて制御される９つの上位入力スイッチＳＷ１〜ＳＷ９と、下位３ビットの入力信号“φ３，φ４，φ５”に応じて制御される６つの下位入力スイッチＳＷφ３，ＳＷφ３Ｘ，ＳＷφ４，ＳＷφ４Ｘ，ＳＷφ５，ＳＷφ５Ｘと、同時に制御される２つのＡ系統スイッチＳＷＡ１およびＳＷＡ２（信号φＡで制御）と、同時に制御される５つのＢ系統スイッチＳＷＢ０〜ＳＷＢ２，ＳＷＢ３およびＳＷＢ４（信号φＢで制御）と、６つのキャパシタＣ０〜Ｃ４およびＣｏｓと、オペアンプからなるコンパレータ６ａと、を有する。
単位容量をＣとした場合、キャパシタＣ０およびオフセット用キャパシタＣｏｓの容量値がそれぞれＣ、キャパシタＣ１の容量値が２Ｃ、キャパシタＣ２の容量値が４Ｃ、キャパシタＣ３とＣ４の容量値が８Ｃに設定されている。以下、上位入力スイッチまたは下位入力スイッチに直接接続されるキャパシタＣ０〜Ｃ２およびＣｏｓを“電荷配分キャパシタ”という。
【００３６】
スイッチＳＷ１がＶＳＳ線に接続され、残りの上位入力スイッチＳＷｉ（ｉ＝２，３，…，９）がＶＳＳ線から単位抵抗Ｒを（ｉ−１）個隔てた単位抵抗の接続中点にそれぞれ接続されている。
オペアンプ６ａの反転入力「−」とスイッチＳＷ４との間にキャパシタＣ０とスイッチＳＷφ５Ｘが直列に接続されている。同様に、オペアンプ６ａの反転入力「−」とスイッチＳＷ６との間にキャパシタＣ１とスイッチＳＷφ４Ｘが直列に接続され、オペアンプ６ａの反転入力「−」とスイッチＳＷ８との間にキャパシタＣ２とスイッチＳＷφ３Ｘが直列に接続されている。
【００３７】
キャパシタＣ０とスイッチＳＷφ５Ｘとの接続中点と、スイッチＳＷ３との間に、スイッチＳＷφ５Ｘと相補的に動作するスイッチＳＷφ５が接続されている。同様に、キャパシタＣ１とスイッチＳＷφ４Ｘとの接続中点と、スイッチＳＷ５との間に、スイッチＳＷφ４Ｘと相補的に動作するスイッチＳＷφ４が接続されている。また、キャパシタＣ２とスイッチＳＷφ３Ｘとの接続中点と、スイッチＳＷ７との間に、スイッチＳＷφ３Ｘと相補的に動作するスイッチＳＷφ３が接続されている。
スイッチＳＷφ５ＸとスイッチＳＷ４との接続中点、スイッチＳＷφ４ＸとスイッチＳＷ６との接続中点、スイッチＳＷφ３ＸとスイッチＳＷ８との接続中点が互いに接続され、その共通接続点とオペアンプの反転入力「−」との間にオフセット用のキャパシタＣｏｓが接続されている。一方、上記スイッチ同士の共通接続点がスイッチＳＷ２に接続されている。
同様に、スイッチＳＷφ５とスイッチＳＷ３との接続中点、スイッチＳＷφ４とスイッチＳＷ５との接続中点、スイッチＳＷφ３とスイッチＳＷ７との接続中点が互いに接続され、その共通接続点がスイッチＳＷ１に接続されている。
【００３８】
オペアンプ６ａの反転入力「−」と出力との間にキャパシタＣ３とスイッチＳＷＡ２とが直列接続され、その接続中点とＶＳＳ線との間にスイッチＳＷＢ４が接続されている。同様に、オペアンプ６ａの反転入力「−」と出力との間にスイッチＳＷＢ３とキャパシタＣ４とが直列接続され、その接続中点とＶＳＳ線との間にスイッチＳＷＡ１が接続されている。
オペアンプ６ａの非反転入力に、基準電圧Ｖｒｅｆが印加される。
【００３９】
以下、６ビットＤＡＣの動作を説明する。
まず、上位３ビットに関する動作を説明する。
図７に図解した６ビットＤＡＣ６は、上位３ビットに対応した電圧値をレジスタストリングによる抵抗分割により生成する。上位３ビットの入力信号によってスイッチＳＷ１〜ＳＷ９のうち隣り合う２つのスイッチがオンする。即ち、上位３ビットの入力信号“φ０，φ１，φ２”に応じて、ＳＷ１とＳＷ２、ＳＷ２とＳＷ３、ＳＷ３とＳＷ４、ＳＷ４とＳＷ５、ＳＷ５とＳＷ６、ＳＷ６とＳＷ７、ＳＷ７とＳＷ８、ＳＷ８とＳＷ９の８通りの対の何れか１つの対がオンし、残りのスイッチがオフする。スイッチＳＷ９とＳＷ８が選択されたとき電圧値が最も大きくて上位３ビットの“１１１”に相当し、スイッチＳＷ８とＳＷ７が選択されたとき次に電圧値が大きくて上位３ビットの“１１０”に相当する。以下、同様に、スイッチの選択と上位３ビット列と電圧値の関係が対応し、スイッチＳＷ２とＳＷ１が選択されたとき電圧値が最も小さく上位３ビットの“０００”に相当する。
このように上位３ビットに対応してスイッチＳＷ１〜ＳＷ９の対が選択されると、その選択された対の一方のスイッチを通して、より高い電圧ＶＨが後段に伝達され、他方のスイッチを通して、電圧ＶＨより一定電圧低い電圧ＶＬ（＝ＶＨ−Ｒ×Ｉｒｅｆ）が後段に伝達される。
【００４０】
図８（Ａ）に、後段部の簡略化された等価回路を示す。ここで、図中の符号Ｃｘは、オン状態の上位入力スイッチＳＷ１〜ＳＷ９のいずれかに接続される電荷配分キャパシタの合成抵抗を示す。
図８（Ｂ）に、動作時のスイッチの制御等を示すタイミングチャートを示す。図８（Ｃ）に制御信号φＡがオフ、制御信号φＢがオン時の簡略化された等価回路を示し、図８（Ｄ）に制御信号φＡがオン、制御信号φＢがオフ時の簡略化された等価回路を示す。
【００４１】
Ａ系統の制御信号φＡがオン、Ｂ系統の制御信号φＢがオフのとき、図８（Ｂ）に示すように、下位ビット入力信号φｋ，Ｘφｋ（ｋ＝３，４または５）がスイッチＳＷφ３Ｘ〜ＳＷφ５に印加されていない。このとき、図８（Ｃ）に示すように、オペアンプ６ａの反転入力「−」と出力との間にキャパシタＣ４（＝８Ｃ）が接続され、オペアンプ６ａの反転入力「−」と基準電圧ＶＳＳとの間にキャパシタＣ３（＝８Ｃ）が接続された状態となる。この入力信号が印加されていない状態において、２つのキャパシタＣ３とＣ４の接続中点をノードＮＤ１、キャパシタＣ３と基準電圧ＶＳＳとの接続中点をノードＮＤ２と表記する。
また、このとき、キャパシタＣ０〜Ｃ２の入力スイッチ側のノードが基準電圧ＶＳＳに接続されて放電されているため、容量値７Ｃのキャパシタがオペアンプ６ａの反転入力「−」と基準電圧ＶＳＳとの間に接続され、その接続点に容量値Ｃのオフセット用キャパシタＣｏｓが接続されている。このキャパシタの他方端はオープン（スイッチＳＷ９がオフの場合）、あるいは、最大電圧（＝Ｉｒｅｆ×８Ｒ＋ＶＳＳ：オフＳＷ９がオンの場合）で保持されている。この入力信号が印加されていない状態のオペアンプの反転入力電圧は重要でない。この電圧はノードＮＤ１に伝達されているが、ノードＮＤ１の電圧は、その後の入力印加時に放電されるからである（図８（Ｄ）参照）。ここで重要なのは、ノードＮＤ２に溜まった電荷が放電されることである。
【００４２】
下位ビット入力信号φｋ，Ｘφｋが印加され、同時に、Ａ系統の制御信号φＡがオンからオフに、Ｂ系統の制御信号φＢがオフからオンに推移すると、図８（Ｄ）に示すように、オペアンプ６ａの反転入力「−」と出力との間にキャパシタＣ３（＝８Ｃ）が接続され、オペアンプ６ａの出力と基準電圧ＶＳＳとの間にキャパシタＣ４（＝８Ｃ）が接続された状態となる。このとき、ノードＮＤ１は、キャパシタＣ４と基準電圧ＶＳＳとの接続点となり、ノードＮＤ２は、キャパシタＣ３とＣ４の接続中点となる。
下位ビット信号の入力時（図８（Ｄ））にキャパシタＣ０〜Ｃ２、Ｃｏｓ、Ｃ３とオペアンプにより反転アンプとして動作し、このときキャパシタＣ４は、ある電位を保持する。次のリセット期間（図８（Ｃ））では、（キャパシタＣ４に保持された電位）＋（基準電圧Ｖｒｅｆ）が出力され、キャパシタＣ３の電荷は放電されることになる。
【００４３】
図９に、入力時（制御信号φＡがオン、制御信号φＢがオフ時）のノードＮＤ２を基準としたキャパシタの接続関係を示す。
図９に示すように、可変合成容量Ｃｘは、高い電圧ＶＨが印加される合成容量Ｃｘｈと、低い電圧ＶＬが印加される合成容量Ｃｘｌとからなる。
いま、固定容量値８ＣのキャパシタＣ３が接続されていないと仮定し、このときの合成容量Ｃｘｈと合成容量Ｃｘｌの接続点の電圧Ｖｃを求める。２つの合成容量Ｃｘｈ，Ｃｘｌにより蓄積される電荷量は等しいことと、ＶＨ＝ＶＬ＋ΔＶ（ΔＶ＝Ｒ×Ｉｒｅｆ＝一定）との関係から、ＶｃをＶＬとΔＶを用いて表すと次式（３）が成り立つ。
【数３】
Ｖｃ＝ＶＬ＋ΔＶ×Ｃｘｈ／（Ｃｘｈ＋Ｃｘｌ）…（３）
【００４４】
固定容量値８Ｃが接続されると、この電圧Ｖｃが変化するが、その場合も電圧の変動分、即ち式（３）の右辺はα（定数）×Ｃｘｈ／（Ｃｘｈ＋Ｃｘｌ）となりＣｘｈ／（Ｃｘｈ＋Ｃｘｌ）に比例する。
【００４５】
ここで、上位入力スイッチＳＷ１〜ＳＷ９の隣り合う対が任意に選択された場合、下位入力ビット（φ３，φ４，φ５）＝（０，０，０）のときに合成容量（Ｃｘｈ，Ｃｘｌ）＝（Ｃ，７Ｃ）となる。同様にして、（φ３，φ４，φ５）＝（０，０，１）のときに（Ｃｘｈ，Ｃｘｌ）＝（２Ｃ，６Ｃ）、（φ３，φ４，φ５）＝（０，１，０）のときに（Ｃｘｈ，Ｃｘｌ）＝（３Ｃ，５Ｃ）、（φ３，φ４，φ５）＝（０，１，１）のときに（Ｃｘｈ，Ｃｘｌ）＝（４Ｃ，４Ｃ）、（φ３，φ４，φ５）＝（１，０，０）のときに（Ｃｘｈ，Ｃｘｌ）＝（５Ｃ，３Ｃ）、（φ３，φ４，φ５）＝（１，０，１）のときに（Ｃｘｈ，Ｃｘｌ）＝（６Ｃ，２Ｃ）、（φ３，φ４，φ５）＝（１，１，０）のときに（Ｃｘｈ，Ｃｘｌ）＝（７Ｃ，Ｃ）、（φ３，φ４，φ５）＝（１，１，１）のときに（Ｃｘｈ，Ｃｘｌ）＝（８Ｃ，０）となる。
【００４６】
合成容量の和（Ｃｘｈ＋Ｃｘｌ）は必ず８Ｃとなり、このとき式（３）より、オペアンプの反転入力電圧Ｖｃは１／８の自然数倍で変化する。このため、各定数および基準電圧Ｖｒｅｆを適当に設定すると、単位抵抗体Ｒをさらに８等分のステップに区切った時に得られるレジスタストリングからの出力電圧と等価な電圧を、オペアンプの出力に生成することができる。
【００４７】
本実施形態における電流制御回路によれば、レジスタストリングの抵抗値Ｒ１（＝８Ｒ）と第２の抵抗値Ｒ２を用いて出力電流Ｉｏを表すと、次式（３−１）のようになる。式（３−１）を変形すると、式（３−２）が得られる。
【数４】
Ｉｏ＝Ｉｒｅｆ×Ｒ１×｛（［Ｂｉｔ２］＋２［Ｂｉｔ１］＋４［Ｂｉｔ０］）＋（［Ｂｉｔ５］＋２［Ｂｉｔ４］＋４［Ｂｉｔ３］＋１）／８｝／（８×Ｒ２）…（３−１）
Ｉｏ＝Ｉｒｅｆ×Ｒ１×｛（［Ｂｉｔ５］＋２［Ｂｉｔ４］＋４［Ｂｉｔ３］＋８［Ｂｉｔ２］＋１６［Ｂｉｔ１］＋３２［Ｂｉｔ０］＋１）／（６４×Ｒ２）｝…（３−２）
【００４８】
式（３−１）を第３の実施の形態の式（２）と比較すると明らかなように、レジスタストリングを８分割したときの分割抵抗を、さらに、８分割したときと同様な、８（上位）×８（下位）＝６４通りに変化する出力電流Ｉｏを、当該６ビットＤＡＣから出力させることができる。式（３−２）のように、この出力電流Ｉｏは６ビットの精度をもち、抵抗値Ｒ１とＲ２の比によって決定される。このとき、本例のように、上位ビットをレジスタストリングにより生成する構成とすることで、抵抗同士の比によって、より影響が大きい上位ビットの電流精度を高くすることが望ましい。もちろん、下位ビットをレジスタストリング構成とする変形も可能である。
また、全てのスイッチが基準電流Ｉｒｅｆおよび出力電流Ｉｏが流れる経路に挿入されていないので、電流値がスイッチのオン抵抗の影響を受けることがなく、より精度が高められている。
【００４９】
［第５の実施の形態］
図１０は、本発明の第５の実施形態に係る有機ＥＬパネル等の電流出力型駆動回路２００の構成の一例を示すブロック図である。
電流出力型駆動回路２００は、書き込み回路３０と、基準電流源回路４０と、シフトレジスタ５０と、レジスタアレイ６０と、電流出力型ＤＡＣ８０−１，８０−２，…，８０−３，８０−４と、電流出力回路９０−１，９０−２，…，９０−３，９０−４とを有する。
【００５０】
書き込み回路３０は、入力されるｍビットの画像データ｛Ｄｉｎ０，Ｄｉｎ１，…，Ｄｉｎ（ｍ−１）｝を保持し、保持した画像データをレジスタアレイ６０に出力する。
【００５１】
基準電流源回路４０は、ＤＡＣ７０−１，７０−２，…，７０−３，７０−４に供給する基準電流を発生する。
【００５２】
シフトレジスタ５０は、端子Ｓｉｎに入力されるフラグ信号を順次シフトして、このシフトしたフラグ信号をレジスタアレイ６０に供給することにより、書き込み回路３０から入力される画像データが書き込まれるレジスタアレイ６０の位置（アドレス）を順次選択する。
【００５３】
レジスタアレイ６０は、書き込み回路３０から入力される画像データを、シフトレジスタ５０から供給されるフラグ信号に応じて選択されたアドレスに保持する。また、駆動信号を電流出力回路（９０−１〜９０−４）に保持させる場合において、それぞれ所定のアドレスに保持した画像データを、ＤＡＣ８０−１，８０−２，…，８０−３，８０−４に出力する。
【００５４】
ＤＡＣ８０−１，８０−２，…，８０−３，８０−４は、レジスタアレイ６０から入力される画像データに対応した電流信号Ｉを発生し、電流出力回路９０−１，９０−２，…，９０−３，９０−４に出力する。ＤＡＣ８０−１，８０−２，…，８０−３，８０−４の具体的構成は、第１〜第４の実施の形態に記述した何れかの構成が採用できる。
【００５５】
電流出力回路９０−１，９０−２，…，９０−３，９０−４は、ＤＡＣ８０−１，８０−２，…，８０−３，８０−４から入力される画像データに対応した電流信号をサンプリングして保持し、保持した電流をｎチャンネルの出力端子ＩＯＵＴ１，ＩＯＵＴ２，…，ＩＯＵＴｎに出力する。
【００５６】
上述した構成を有する電流出力型駆動回路２００では、レジスタアレイ６０に対する画像データの書き込みが行われる場合において、ｍビットの画像データ｛Ｄｉｎ０，Ｄｉｎ１，…，Ｄｉｎ（ｍ−１）｝が書き込み回路３０に順次入力されて保持さるとともに、シフトレジスタ５０の端子Ｓｉｎに入力されるフラグ信号が順次シフトされてレジスタアレイ６０に供給される。これにより、書き込み回路３０に保持された画像データがレジスタアレイ６０の一連のアドレスに順次書き込まれる。
【００５７】
駆動信号の保持が行われる場合には、レジスタアレイ６０の所定のアドレスに書き込まれた画像データが、それぞれ対応するＤＡＣ（８０−１〜８０−４）において電流信号に変換され、電流出力回路（９０−１〜９０−４）へ順次入力される。
この電流信号の入力に伴って、図示しない制御回路からの選択信号により、電流出力回路９０−１〜９０−４内で入力された電流信号のサンプリングが所定の時間行われる。サンプリングの終了後、制御信号に応じて電流保持が行われる。駆動信号の出力が行われる場合には、図示しない制御回路からの制御信号に応じて電流出力回路９０−１〜９０−４に保持された電流が、例えばＥＬ素子アレイの複数チャネルの出力線に出力される。
【００５８】
以上説明したように、図１０に図解した電流出力型駆動回路２００によれば、ＤＡＣから出力される駆動用の電流信号が複数の電流サンプリング回路に保持されて、保持された複数の電流信号により複数チャンネルの出力線が同時に駆動される。したがって、１つのＤＡＣを用いて複数チャンネルの出力線を同時に駆動することが可能になり、駆動回路に必要とされるＤＡＣ回路の数を減らすことができる。これにより、回路規模を縮小化することができ、レイアウト面積を減らすことができる。
また、ＤＡＣの回路として、上述した第１〜第４の実施の形態における電流制御回路の何れかが適用されるので、駆動信号の電流レベルを非常に精度良く設定することが可能になる。
【００５９】
なお、本発明は上述した実施形態に限定されない。
上述した各実施形態において例として示した回路は一例であり、同等な機能を有する別の回路へ任意に改変することが可能である。
【００６０】
【発明の効果】
本発明に係る電流制御回路によれば、出力電流が基準電流のほぼ抵抗比できまる値を有することから、そのばらつきが小さく、電流制御の精度が高い。
また、本発明に係る電流出力型駆動回路によれば、主に抵抗比できまる電流を生成し、これを用いて出力線を駆動するので、出力線に流す電流の精度が高く精密な電流駆動が可能である。
これらの回路では、バイポーラトランジスタの形成が必要ないのでＢｉ−ＣＭＯＳといった複雑なプロセスが不要である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における電流制御回路の構成を示す図である。
【図２】電流サンプルホールド回路の具体的構成の一例を示す回路図である。
【図３】本発明の第２の実施の形態における電流制御回路の構成を示す図である。
【図４】本発明の第３の実施の形態における電流制御回路の構成を示す図である。
【図５】（Ａ）はレジスタストリングの構成を示す図、（Ｂ）はレジスタストリングを構成する抵抗体の配置例を示す平面図である。
【図６】本発明の第４の実施の形態における電流制御回路の構成を示す図である。
【図７】電流制御回路の一例としての６ビットＤＡＣの回路図である。
【図８】（Ａ）は６ビットＤＡＣの後段側部分の簡略化された等価回路、（Ｂ）は動作時のスイッチの制御等を示すタイミングチャート、（Ｃ）は制御信号φＡがオフ、制御信号φＢがオン時の簡略化された等価回路、（Ｄ）は制御信号φＡがオン、制御信号φＢがオフ時の簡略化された等価回路である。
【図９】制御信号φＡがオン、制御信号φＢがオフ時にノードＮＤ２を基準としたキャパシタの接続関係を示す図である。
【図１０】本発明の第５の実施形態に係る有機ＥＬパネル等の電流出力型駆動回路の構成の一例を示すブロック図である。
【図１１】バイポーラトランジスタを用いた従来の電流制御回路の回路図である。
【図１２】３ビットＤＡＣを構成するトランジスタをＭＯＳ型トランジスタから構成した従来の電流制御回路を２つのチップに搭載した場合の回路図である。
【符号の説明】
１Ａ，１Ｂ…チップ、２…定電流源、３…電流サンプルホールド回路、４…制御手段、４ａ…オペアンプ、５…電流出力型３ビットＤＡＣ、６…電流出力型６ビットＤＡＣ、６ａ…オペアンプ、３０…書き込み回路、４０…基準電流源回路、５０…フラグ用双方向シフトレジスタ、６０…画像データ用レジスタアレイ、８０−１〜８０−４…電流出力型ＤＡＣ、９０−１〜９０−４…電流出力回路、２００…電流出力型駆動回路、Ｉｒｅｆ…基準電流、Ｉｏ…出力電流、Ｒ１…第１の抵抗、Ｒ２…第２の抵抗
【図１】
2004102675.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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