(57)【要約】【課題】本発明はＤＲＡＭのバックアップ電源が低下した場合にもバックアップ動作を確実に行え、コストダウンを図れるＤＲＡＭバックアップ装置を提供することを目的とする。【解決手段】本発明のＤＲＡＭバックアップ装置は、通常動作時にＤＲＡＭに供給される第１の電源と、第１の電源の電圧が低下したときに第１の電源に代わってＤＲＡＭに電源を供給する二次電池と、第１の電源と二次電池とからのＤＲＡＭへの電源切換えを制御する電源切換え制御回路と、電源切換え動作と共にＤＲＡＭをセルフリフレッシュモードへの移行又はセルフリフレッシュモードからの回復の制御を行うＤＲＡＭセルフリフレッシュ制御回路とを有している。そして、電源切換え制御回路及びＤＲＡＭセルフリフレッシュ制御回路は第１の電源の電圧が低下したときに一次電池によりバックアップされる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
通常動作時にＤＲＡＭに供給される第１の電源と、第１の電源の電圧が低下したときに前記第１の電源に代わってＤＲＡＭに電源を供給する二次電池と、前記第１の電源と前記二次電池とからのＤＲＡＭへの電源切換えを制御する電源切換え制御回路と、電源切換え動作と共にＤＲＡＭをセルフリフレッシュモードへの移行又はセルフリフレッシュモードからの回復の制御を行うＤＲＡＭセルフリフレッシュ制御回路とを有し、前記電源切換え制御回路及び前記ＤＲＡＭセルフリフレッシュ制御回路は前記第１の電源の電圧が低下したときに前記一次電池によりバックアップされることを特徴とするＤＲＡＭバックアップ装置。
【請求項２】
ＤＲＡＭをバックアップする電圧が低下したとき、前記ＤＲＡＭセルフリフレッシュ制御回路からＤＲＡＭへの出力を遮断する請求項１記載のＤＲＡＭバックアップ装置。
【請求項３】
前記電源切換え制御回路及び前記ＤＲＡＭセルフリフレッシュ制御回路の動作クロックとして時計回路用のクロックを使用する請求項１記載のＤＲＡＭバックアップ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＲＡＭバックアップ装置に関し、詳細にはパソコンやファクシミリ等の情報処理装置のメモリとして用いられるＤＲＡＭのバックアップ装置に関する。
【０００２】
【従来の技術】
【特許文献１】特開平６−３２７１６８号公報
パソコン等の情報処理装置のメモリとして用いられるＤＲＡＭのバックアップ装置に関する従来技術として、上記特許文献１に記載のバックアップ装置が提案されている。この従来のバックアップ装置は、本体電源の電圧が低下した時に特定の負荷であるＤＲＡＭに電源を供給するための第一のバックアップ電源としての二次電池と、この二次電池の電圧が低下した時にＤＲＡＭに電源を供給するための第二のバックアップ電源としての一次電池を有し、本体電源の電圧が低下した時は二次電池に切り替え、二次電池の電圧が低下した時は一次電池に切り替えるようにメモリバックアップ切り替え回路が構成されているものである。このような構成の従来のバックアップ装置によれば、バックアップ電源の過放電を防止してその電源の寿命を長くすることができ、バックアップ電源の低下を正確に検知でき、ユーザに電源をオフする時に注意を促すことができ、かつバックアップ保証時間を延ばすことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記特許文献１では、ＤＲＡＭをバックアップする電池等の電圧が低下したときにはバックアップを停止するため、電圧低下により制御動作の確実性が確保されない恐れがある。
【０００４】
本発明はこの問題点を解決するためのものであり、ＤＲＡＭのバックアップ電源が低下した場合にもバックアップ動作を確実に行え、コストダウンを図れるＤＲＡＭバックアップ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
前記問題点を解決するために、本発明のＤＲＡＭバックアップ装置は、通常動作時にＤＲＡＭに供給される第１の電源と、第１の電源の電圧が低下したときに第１の電源に代わってＤＲＡＭに電源を供給する二次電池と、第１の電源と二次電池とからのＤＲＡＭへの電源切換えを制御する電源切換え制御回路と、電源切換え動作と共にＤＲＡＭをセルフリフレッシュモードへの移行又はセルフリフレッシュモードからの回復の制御を行うＤＲＡＭセルフリフレッシュ制御回路とを有している。そして、電源切換え制御回路及びＤＲＡＭセルフリフレッシュ制御回路は第１の電源の電圧が低下したときに一次電池によりバックアップされる。よって、ＤＲＡＭバックアップ制御回路の電源をＤＲＡＭバックアップ用電源とは別の一次電池でバックアップしているため、変化するＤＲＡＭバックアップ電圧によって動作が影響さないため、安定した動作を行うことができる。
【０００６】
また、ＤＲＡＭをバックアップする電圧が低下したとき、ＤＲＡＭセルフリフレッシュ制御回路からＤＲＡＭへの出力を遮断することにより、バックアップするＳＤＲＡＭの電源電圧低下に伴い、ＳＤＲＡＭ制御信号をハイインピーダンスにしてＳＤＲＡＭとバックアップ制御回路とを切離しているため、ＳＤＲＡＭ制御信号線を通じた一次電池の放電を防ぐことができる。
【０００７】
更に、電源切換え制御回路及びＤＲＡＭセルフリフレッシュ制御回路の動作クロックとして時計回路用のクロックを使用することにより、装置のコストダウンを図れる。
【０００８】
【発明の実施の形態】
本発明のＤＲＡＭバックアップ装置は、通常動作時にＤＲＡＭに供給される第１の電源と、第１の電源の電圧が低下したときに第１の電源に代わってＤＲＡＭに電源を供給する二次電池と、第１の電源と二次電池とからのＤＲＡＭへの電源切換えを制御する電源切換え制御回路と、電源切換え動作と共にＤＲＡＭをセルフリフレッシュモードへの移行又はセルフリフレッシュモードからの回復の制御を行うＤＲＡＭセルフリフレッシュ制御回路とを有している。
【０００９】
【実施例】
図１は本発明の一実施例に係るＤＲＡＭバックアップ装置の構成を示す回路図である。同図において、ＶＣＣ１０は図示していない本体電源より供給される電源であり、通常動作時においては全回路の動作電源となる。バックアップ制御回路１２は、ＳＤＲＡＭ１１のバックアップ制御回路であり、時計回路（以下ＲＴＣと略す）１３、バックアップ対象であるＳＤＲＡＭ１１への電源切換え制御を行うトランジスタＱ４、ＳＤＲＡＭ１１への制御信号を出力するＳＤＲＡＭ制御信号出力回路１４を含む。バックアップ制御回路１２の電源は、一次電池１５によりバックアップされており、通常動作時においてはＶＣＣ１０が一次電池１５の電圧より高いため、ダイオードＤ１，Ｄ２によるスイッチ作用によりＶＣＣ１０が供給され、ＶＣＣ１０が停止しているバックアップ時には一次電池１５より電源が供給される。ＳＤＲＡＭ制御信号出力回路１４はＣＫＥ、ＣＳ，ＷＥ，ＲＡＳ，ＣＡＳの各信号をＳＤＲＡＭ１１に出力するが、ＣＫＥ信号以外のタイミング信号は図示しないＳＤＲＡＭ制御回路より与えられる。ＳＤＲＡＭ制御信号は図示しているように３ステートバッファ１６で駆動され、そのイネーブル信号はＶＤＥＴ信号出力回路１７に接続されている。これによりバックアップ時においてＶＤＤが放電に伴って低下したとき、あるいはＶＤＤ低下により二次電池１８の過放電を防止するためにバックアップを停止したときにこれらＳＤＲＡＭ制御信号線を通じて一次電池１５−バックアップ制御回路１２−３ステートバッファ１６の経路で一次電池１５が短時間で放電してしまうことを防ぐことができる。バックアップ制御回路１２ではＣＫＥ信号及びＳＤＲＡＭ電源切換えを行うトランジスタＱ４の駆動信号を生成するが、その動作クロックは発振回路（以下ＯＳＣと略す）１９よりＲＴＣ１３に供給されるＲＴＣＣＬＫ（一般的には３２．７６８ＫＨｚ）信号を使用する。また、バックアップ制御回路１２にはＶＣＣ電圧の監視回路（以下ＰＤＥＴと略す）２０の出力が供給されており、ＶＣＣ１０の電圧が一定値以下に低下することによりＤＲＡＭバックアップ動作を開始することができるようになっている。なお、ＤＲＡＭバックアップ動作のトリガとして本体電源からのＡＣサイクル監視により生成する停止信号を使用することも考えられる。
【００１０】
また、ＳＤＲＡＭの電源ＶＤＤは二次電池１８によりバックアップされており、通常動作時においてはトランジスタＱ４がオンしているためトランジスタＱ２がオフ、トランジスタＱ１がオフでありダイオードＤ４を通してＶＣＣ１０が供給される。ＤＣ−ＤＣコンバータ（以下ＤＤＣと略す）２１は、ＶＤＤ電圧とＶＣＣ電圧との関係により要／不要が決まる。本体電源が停止してバックアップモードに入るとトランジスタＱ４がオフしてＶＤＤから抵抗Ｒ４を通してトランジスタＱ２にベース電流が供給され、Ｑ１がオンして二次電池１８からトランジスタＱ１及びダイオードＤ５を通じてＶＤＤに電源が供給される。抵抗Ｒ４はＶＤＤに接続されているのでＶＤＤが十分に大きい場合にのみトランジスタＱ２のベース電流を供給でき、ＶＤＤが低下してしまうと本体電源が回復してＶＣＣ１０が立ち上がるまでトランジスタＱ２、したがってトランジスタＱ１はオンしない。二次電池１８は通常動作時に抵抗Ｒ１とダイオードＤ３を通して充電される。ＶＤＤ電圧はＶＤＥＴ１７により監視され、一定の電圧以下になるとバックアップ制御回路１２内のＳＤＲＡＭ制御信号出力回路１４にその旨が通知される。ここで、コンデンサＣ１及びＣ２は電源平滑用である。また、ＳＤＣＬＫ信号はＳＤＲＡＭ１１の動作クロックであり、図示しないＳＤＲＡＭ制御回路から供給される。
【００１１】
次に、図２に示すタイムチャートを参照してＤＲＡＭバックアップ動作を説明する。本体電源が停止して図１のＶＣＣ１０が低下する（時刻ｔ０）とＶＣＣ１０の監視回路であるＰＷＤＥＴ２０の出力信号であるＰＷＤＥＴ信号がＬレベルとなり（時刻ｔ１）、ＤＲＡＭバックアップ動作が開始される。ＰＷＤＥＴ２０の出力信号ＰＷＤＥＴ信号がＬレベルになると次のＲＴＣＣＬＫ信号の立上りに同期してトランジスタＱ４がオフ（ＢＡＣＫＯＮ信号がハイインピーダンス）して二次電池１８からの電源供給が開始される（時刻ｔ２）。ただし実際の電源切換えは図１のダイオードＤ４，Ｄ５によるスイッチ作用によって行われるため、ＶＣＣ１０が十分低下するまで行われない。ＢＡＣＫＯＮ信号がハイインピーダンスになるＲＴＣＣＬＫ信号の同じ立上りでＣＫＥ信号がＬレベルになる。ＣＫＥ信号がＬレベルに変化した直後のＳＤＣＬＫサイクルでＣＳ，ＷＥ，ＲＡＳ，ＣＡＳの各信号の組合わせで構成するセルフリフレッシュモードコマンドがＳＤＲＡＭ制御回路からＳＤＲＡＭ制御信号出力回路１４を通じてＳＤＲＡＭ１１に与えられ、ＳＤＲＡＭ１１はセルフリフレッシュモードに移行する。その後、ＳＤＲＡＭ１１の電力消費により二次電池１８が放電するに伴いＶＤＤが低下する。その値がＳＤＲＡＭ１１の記憶動作を維持できる値より小となったところで二次電池１８の過放電を防止するためにバックアップ動作を停止する。これを可能にするのがＶＤＥＴ１７によるＶＤＤの監視機能である。ＶＤＥＴ信号がＬレベルになった次のＲＴＣＣＬＫ信号の立上りに同期してＢＡＣＫＯＮ信号をＬレベルにし（時刻ｔ３）、また前述したようにＶＤＥＴ信号がＬレベルになったことよりＳＤＲＡＭ制御信号線をハイインピーダンスにして一次電池１５の余分な放電を防ぐ。ただしこの動作は二次電池１８に使用する二次電池自体の特性に左右される。過放電により寿命等特性劣化の心配がないものなら不要である。その後、本体電源がリスタートしてＶＣＣ１０が回復すると先にＶＤＥＴ信号がＨレベルになり（時刻ｔ４）、遅れてＰＷＤＥＴ信号がＨレベルに変化する（時刻ｔ５）。ＰＷＤＥＴ信号がＨレベルになることにより、次のＲＴＣＣＬＫ信号の立上りに同期してＣＫＥ信号がＨレベルになり、電源オン時と同じシーケンスが開始する。なお、本体電源の停止期間がバックアップ可能な範囲以内である場合にはＶＤＥＴ信号をＬレベルとならず、ＣＫＥ信号の立上りの後、セルフリフレッシュモード脱出コマンドが発行されて通常モードに戻る。このいずれの場合であるかはバックアップ制御回路１２内に設けたフラグ等によって判断することができる。
【００１２】
なお、本発明は上記実施例に限定されるものではなく、特許請求の範囲内の記載であれば多種の変形や置換可能であることは言うまでもない。
【００１３】
【発明の効果】
以上説明したように、本発明のＤＲＡＭバックアップ装置は、通常動作時にＤＲＡＭに供給される第１の電源と、第１の電源の電圧が低下したときに第１の電源に代わってＤＲＡＭに電源を供給する二次電池と、第１の電源と二次電池とからのＤＲＡＭへの電源切換えを制御する電源切換え制御回路と、電源切換え動作と共にＤＲＡＭをセルフリフレッシュモードへの移行又はセルフリフレッシュモードからの回復の制御を行うＤＲＡＭセルフリフレッシュ制御回路とを有している。そして、電源切換え制御回路及びＤＲＡＭセルフリフレッシュ制御回路は第１の電源の電圧が低下したときに一次電池によりバックアップされる。よって、ＤＲＡＭバックアップ制御回路の電源をＤＲＡＭバックアップ用電源とは別の一次電池でバックアップしているため、変化するＤＲＡＭバックアップ電圧によって動作が影響さないため、安定した動作を行うことができる。
【００１４】
また、ＤＲＡＭをバックアップする電圧が低下したとき、ＤＲＡＭセルフリフレッシュ制御回路からＤＲＡＭへの出力を遮断することにより、バックアップするＳＤＲＡＭの電源電圧低下に伴い、ＳＤＲＡＭ制御信号をハイインピーダンスにしてＳＤＲＡＭとバックアップ制御回路とを切離しているため、ＳＤＲＡＭ制御信号線を通じた一次電池の放電を防ぐことができる。
【００１５】
更に、電源切換え制御回路及びＤＲＡＭセルフリフレッシュ制御回路の動作クロックとして時計回路用のクロックを使用することにより、装置のコストダウンを図れる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＤＲＡＭバックアップ装置の構成を示す回路図である。
【図２】本実施例のＤＲＡＭバックアップ装置によるＤＲＡＭバックアップ動作を示すタイムチャートである。
【符号の説明】
１０；ＶＣＣ、１１；ＳＤＲＡＭ、１２；バックアップ制御回路、
１３；ＲＴＣ、１４；ＳＤＲＡＭ制御信号出力回路、
１５；一次電池、１６；３ステートバッファ、１７；ＶＤＥＴ信号出力回路、
１８；二次電池、１９；ＯＳＣ、２０；ＰＤＥＴ、
２１；ＤＤＣ。
【図１】
2004127392.tif 000003
【図２】
2004127392.tif 000004