(57)【要約】【課題】本発明は、ダミーセル方式の半導体記憶装置において、アクセス間隔に関わらず安定した読み出し動作を可能とすることを目的とする。【解決手段】半導体記憶装置は、各々が第１のビット線と第２のビット線を含む複数のビット線対と、第１のビット線に接続され容量に電荷を蓄積する複数のメモリセルと、第２のビット線に接続され所定の電位が書き込まれるダミーセルと、第１のビット線と第２のビット線の間の電位差を増幅するセンスアンプと、ダミーセルに一定の期間だけ所定の電位を書き込む制御回路を含むことを特徴とする。【選択図】図４
2004110885.tif 000002
【特許請求の範囲】
【請求項１】
各々が第１のビット線と第２のビット線を含む複数のビット線対と、
該第１のビット線に接続され容量に電荷を蓄積する複数のメモリセルと、
該第２のビット線に接続され所定の電位が書き込まれるダミーセルと、
該第１のビット線と該第２のビット線の間の電位差を増幅するセンスアンプと、
該ダミーセルに一定の期間だけ該所定の電位を書き込む制御回路
を含むことを特徴とする半導体記憶装置。
【請求項２】
該一定の期間は該ビット線対に対するアクセスの間隔に関わらず一定であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
ダミーセルに対する該所定の電位の書き込みを指示する指示信号を第１の所定の間隔で発生する第１のタイマ回路と、
該タイマ回路の発生する該指示信号に応じてアドレスを発生する第１のアドレス発生回路
を更に含み、該制御回路は該指示信号に応じて該アドレスに対応するダミーセルに対して該所定の電位を書き込むことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
該ビット線対に対するアクセスがなされていない間に該指示信号が該第１のタイマ回路により発生される場合には、該制御回路は該指示信号に応答して直ちに該アドレスに対応するダミーセルに対する該所定の電位の書き込みを実行し、該ビット線対に対するアクセスがなされている間に該指示信号が該第１のタイマ回路により発生される場合には、該制御回路は該アクセスが終了してから該アドレスに対応するダミーセルに対する該所定の電位の書き込みを実行することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
メモリセルに対するリフレッシュを指示する指示信号を第２の所定の間隔で発生する第２のタイマ回路と、
該第２のタイマ回路の発生する該指示信号に応じてリフレッシュ対象であるメモリセルのアドレスを発生するアドレス発生回路
を更に含むことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
該第１のタイマ回路はメモリセルのリフレッシュを指示するリフレッシュ指示信号を第２の所定の間隔で発生し、該半導体記憶装置は該第１のタイマ回路の発生する該リフレッシュ指示信号に応じてリフレッシュ対象であるメモリセルのアドレスを発生するアドレス発生回路を更に含むことを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
該制御回路は、該第１のタイマ回路が生成する該所定の電位の書き込みを指示する該指示信号に応じて、該アドレスのメモリセルをリフレッシュすると共に該アドレスに対応するダミーセルに該所定の電位の書き込みを実行することを特徴とする請求項３記載の半導体記憶装置。
【請求項８】
該複数のビット線対は複数のブロックに分割され、該アドレス発生回路は１つのブロック内における全てのワードアドレスを順次生成し終えてから次のブロックに移るようにアドレス生成することを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
該複数のビット線対は複数のブロックに分割され、該アドレス発生回路は１つのワードアドレスについて全てのブロックに対応するアドレスを順次生成し終えてから次のワードアドレスに移るようにアドレス生成することを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、詳しくはダミーセル方式の半導体記憶装置に関する。
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）においては、通常、ビット線対を電源電位と接地電位の中間電位にプリチャージしておき、その後データを一方のビット線に読み出して、一対のビット線間に生じる電位差をセンスアンプにより増幅してデータを読み出す。しかし近年、電源電圧の低電圧化が進むにつれ、電源電位と接地電位の中間電位を安定に発生させることが困難となり、ビット線のプリチャージ電位を接地電位や電源電位とする技術が知られている。その場合にデータを読み出す方法として、ダミーセル方式がある。
【０００２】
図１は、ダミーセル方式のメモリセル周辺の構成を示す図である。
【０００３】
図１の構成において、センスアンプ１１には一対のビット線ＢＬ及び／ＢＬが接続され、センスアンプ１１の増幅機能によりビット線ＢＬ及び／ＢＬに現れる電位差を増幅して保持する。ビット線ＢＬ及び／ＢＬのそれぞれには、複数のメモリセルが接続されており、各メモリセルはワード線電位により駆動されるトランジスタ１２とデータを電荷量として記憶するメモリセル容量１３を含む。ワード線ｗｌ００乃至ｗｌ（ｎ）は各ワードアドレスに対応する。またビット線ＢＬ及び／ＢＬのそれぞれには、１つずつダミーセルが接続されている。ダミーセルは、ダミーワード線により駆動されるトランジスタ１４と、データを電荷量として記憶するダミーセル容量１５と、ダミーセル容量１５をプリチャージするトランジスタ１６を含む。トランジスタ１６がダミーセルプリチャージ線ｄｃｐにより導通されると、電位ｖｄｃがダミーセル容量１５に供給される。
【０００４】
図２は、ダミーセル方式によるデータ読み出しを説明する図である。
【０００５】
ビット線ｂｌ（ビット線ＢＬ及び／ＢＬを纏めて示している）は、例えば電源電位にプリチャージされている。まずｔ１のタイミングでダミーセルプリチャージ線ｄｃｐをＨＩＧＨにしてダミーセル容量１５を電位ｖｄｃから切り離し、ダミーセルのデータ記憶ノードのプリチャージを終了する。次にｔ２のタイミングでダミーワード線ｄｗｌを活性化（ＬＯＷに変化）させることで、ダミーセル容量１５の電位に応じて一方のビット線の電位を変化させる。ｔ３のタイミングでワード線ｗｌを活性化（ＬＯＷに変化）させて、メモリセル容量１３の電位に応じてもう一方のビット線の電位を変化させる。タイミングｔ２とｔ３の前後関係は、逆転しても構わないし同時でも良い。センスアンプ１１により、このビット線間の微小な差電位を増幅して読み出しを行う。
【０００６】
ビット線は電源電位にプリチャージされているので、ＨＩＧＨデータが読み出される場合には、データが読み出されるビット線には電位変化は生じない。このような場合でもデータ読み出しを可能とするために、ダミーセルによりもう一方のビット線の電位を若干ドロップさせ、この差電位を増幅することでデータ読み出しを行う。従って、ダミーセルによるビット線の電位ドロップ量は、ＨＩＧＨデータ読み出しの場合に電源電位との差が充分であり、且つＬＯＷデータ読み出しの場合にＬＯＷデータによる他方のビット線の電位ドロップより充分小さい必要がある。ダミーセル容量はメモリセル容量より小さく設定されており、メモリセルとダミーセル双方に同一電位のデータが書き込まれていた場合でも、差電圧を得ることができる。
【０００７】
ＤＲＡＭにおいては、メモリセル容量に記憶されたデータは時間と共に減衰していくので、記憶データを保持するためには随時再書き込み動作（リフレッシュ動作）を実行する必要がある。ダミーセルについては、ｔ４のタイミングでダミーワード線ｄｗｌを非活性化しダミーセルをビット線から切り離し、その後ｔ５のタイミングでダミーセルプリチャージ線ｄｃｐを活性化（ＬＯＷに変化）させることで、設定電位ｖｄｃの書き込みを実行する。これをダミーセルのプリチャージと呼ぶ。
【０００８】
【特許文献１】
特開平５−２８７６２
【特許文献２】
特開平１１−２３８３８７
【０００９】
【発明が解決しようとする課題】
従来、ダミーセルのプリチャージについては、該当セルブロックにアクセスがされない期間中、常時トランジスタ１６を活性化させて、データ記憶ノードに対する設定電位の書き込みを行っていた。これは、ダミーセル容量が小さく蓄積電荷の減衰する速度が早いので、アクセスがない期間は常に設定電位を印加しておくことが好ましいと考えられたためである。
【００１０】
しかしビット線に対するアクセス間隔が短くなるにつれて、ダミーセルのプリチャージ時間が短くなり、ダミーセルを完全に設定電位に設定することが困難になる。その逆にアクセス間隔が充分に長い場合には、充分なプリチャージ時間がとれるので、ダミーセルのデータ記憶ノードを略設定電位に設定することが出来る。このように、ビット線に対するアクセスの間隔によってダミーセルの実際の電位が異なってしまう結果となる。そのために、アクセス間隔の違いにより読み出し動作時の基準電位が変化してしまい、読み出しマージンが低下するという問題が生じる。
【００１１】
以上を鑑みて、本発明は、ダミーセル方式の半導体記憶装置において、アクセス間隔に関わらず安定した読み出し動作を可能とすることを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、各々が第１のビット線と第２のビット線を含む複数のビット線対と、該第１のビット線に接続され容量に電荷を蓄積する複数のメモリセルと、該第２のビット線に接続され所定の電位が書き込まれるダミーセルと、該第１のビット線と該第２のビット線の間の電位差を増幅するセンスアンプと、該ダミーセルに一定の期間だけ該所定の電位を書き込む制御回路を含むことを特徴とする。
【００１２】
上記半導体記憶装置においては、ダミーセルのプリチャージを所定時間で終了するようにしたので、アクセス間隔の長短によって、ダミーセルのプリチャージ実行時間が変化することはない。従って、アクセス間隔に関わらず安定した読み出し動作を実現することが出来る。
【発明の実施の形態】
以下に、本発明の原理及び実施例を添付の図面を用いて詳細に説明する。
【００１３】
図３は、本発明によるダミーセルのプリチャージの原理について説明するための図である。
【００１４】
図２の従来の読み出し動作のタイミングチャートにおいては、アクセス動作が開始されダミーワード線ｄｗｌが活性化されるｔ２のタイミングの直前のタイミングｔ１まで、ダミーセルプリチャージ線ｄｃｐが活性化されており、ダミーセルのプリチャージが行われている。またダミーワード線ｄｗｌが非活性化されるｔ４のタイミングの直後のタイミングｔ５に、ダミーセルプリチャージ線ｄｃｐが活性化されダミーセルのプリチャージが開始される。その後、次回のアクセスが実行されるまでダミーセルのプリチャージは継続される。
【００１５】
それに対して図３の本発明によるダミープリチャージ動作においては、ダミーセルのプリチャージを開始した後、所定の時間が経過したタイミングｔ７の時点で、ダミーセルプリチャージ線ｄｃｐを非活性化してダミーセルのプリチャージを終了する。このように本発明では、ダミーセルのプリチャージを所定時間で終了するようにしたので、アクセス間隔の長短によって、ダミーセルのプリチャージ実行時間が変化することはない。なお図３の動作タイミングは、読み出し動作の場合及びメモリセルのプリチャージ動作の場合とで同一である。
【００１６】
なお本発明においては、図３に示すようにダミーセルのプリチャージをメモリセルのプリチャージと一緒に行っても、或いはダミーセルのプリチャージとメモリセルのプリチャージとを別個に行っても良い。
【００１７】
図４は、本発明による半導体記憶装置の第１の実施例を示す図である。
【００１８】
図４の半導体記憶装置２０は、コマンドラッチ回路２１、タイミング制御回路２２、メモリコア制御回路２３、アドレスラッチ回路２４、アドレス制御回路２５、アドレス選択回路２６、Ｘデコーダ２７、Ｙデコーダ２８、メモリセルアレイ２９、Ｉ／Ｏ制御回路３０、メモリセルリフレッシュタイマ３１、ダミーセルリフレッシュタイマ３２、メモリセルアドレスカウンタ３３、及びダミーセルアドレスカウンタ３４を含む。
【００１９】
コマンドラッチ回路２１は、外部からコマンドを受け取りラッチする。コマンドラッチ回路２１は更に、ラッチしたコマンドをデコードして、デコード結果に基づいてタイミング制御回路２２及びアドレス制御回路２５を制御する。タイミング制御回路２２は、コマンドラッチ回路２１の制御の下で、種々のタイミング信号を生成しメモリコア制御回路２３に供給する。メモリコア制御回路２３は、受け取ったタイミング信号に基づいて、Ｘデコーダ２７、Ｙデコーダ２８、メモリセルアレイ２９、Ｉ／Ｏ制御回路３０等を制御する。
【００２０】
アドレスラッチ回路２４は、外部からアドレスを受け取りラッチし、アドレス選択回路２６に供給する。アドレス制御回路２５は、コマンドラッチ回路２１の制御の下に、アドレス選択回路２６を制御する。アドレス選択回路２６は、アドレスラッチ回路２４からの外部アドレス、メモリセルアドレスカウンタ３３からのメモリセルリフレッシュアドレス、及びダミーセルアドレスカウンタ３４からのダミーセルリフレッシュアドレスのうちの何れかを選択し、Ｘデコーダ２７及びＹデコーダ２８に供給する。
【００２１】
Ｘデコーダ２７は、アドレス選択回路２６から供給されるＸアドレス（ローアドレス）をデコードして、指定されるワード線を選択活性化する。Ｙデコーダ２８は、アドレス選択回路２６から供給されるＹアドレス（コラムアドレス）をデコードして、指定されるコラム選択線を選択活性化する。これにより、メモリセルアレイ２９の指定されたワード及びコラムのメモリセルに対してアクセスが実行される。
【００２２】
Ｉ／Ｏ制御回路３０は、メモリセルアレイ２９から読み出されたデータを外部に供給すると共に、外部から供給される書き込みデータをメモリセルアレイ２９に供給する。
【００２３】
メモリセルリフレッシュタイマ３１は、メモリセルのリフレッシュタイミングを決定するためのものであり、所定の時間間隔を計時することにより所定間隔でメモリセルのリフレッシュを指示する。メモリセルアドレスカウンタ３３は、メモリセルリフレッシュタイマ３１からのリフレッシュ指示に応じて、リフレッシュアドレスを生成してアドレス選択回路２６に供給する。
【００２４】
ダミーセルリフレッシュタイマ３２は、ダミーセルのリフレッシュタイミングを決定するためのものであり、所定の時間間隔を計時することにより所定間隔でダミーセルのリフレッシュを指示する。ダミーセルアドレスカウンタ３４は、ダミーセルリフレッシュタイマ３２からのリフレッシュ指示に応じて、リフレッシュアドレスを生成してアドレス選択回路２６に供給する。
【００２５】
ダミーセルリフレッシュタイマ３２は、ダミーセルの特性と書き込み電荷量（書き込み電位）とから、安定した動作に要求される再書き込み周期を計時するタイマー回路である。図５に、ダミーセルリフレッシュタイマ３２の一般的な構成を示す。
【００２６】
図５のダミーセルリフレッシュタイマ３２は、複数のインバータ４１と複数のカウンタ回路４２とを含む。複数のインバータ４１は直列に接続され更に終端と始端とを繋げることでリングオシレータを構成する。このリングオシレータが所定の周波数で発振し、発振信号を複数のカウンタ回路４２で分周する。１つのカウンタ回路４２で１／２分周が実現され、カウンタ回路４２の個数を調整することで、ダミーセルリフレッシュタイマ３２の周期を制御することが出来る。或いはリングオシレータの発振周波数を、インバータ４１の個数を調整して制御しても良い。
【００２７】
容量やその他の特性がメモリセルとダミーセルとでは異なるので、メモリセルに対してデータ保持のために要求されるリフレッシュ間隔と、ダミーセルに対して設定電位保持のために要求されるリフレッシュ間隔とは互いに異なる。従って、メモリセルリフレッシュタイマ３１とメモリセルアドレスカウンタ３３とでは、夫々異なった間隔でリフレッシュ周期を指示することがよい。
【００２８】
ダミーセルリフレッシュタイマ３２の出力である信号ＥＮは、コマンドラッチ回路２１及びダミーセルアドレスカウンタ３４に供給される。コマンドラッチ回路２１は信号ＥＮを受け付けると、アドレス制御回路２５を介してアドレス選択回路２６を制御し、アドレス選択回路２６にダミーセルアドレスカウンタ３４からのダミーセルリフレッシュアドレスを選択させる。ダミーセルアドレスカウンタ３４がダミーセルリフレッシュアドレスをインクリメントしていくことで、ダミーセルのリフレッシュが順次指定されたアドレスに対して実行される。
【００２９】
コマンドラッチ回路２１は、ダミーセルリフレッシュタイマ３２からの信号ＥＮの入力部において、半導体記憶装置がアクセス状態である場合には信号ＥＮを受け付けなくする必要がある。図６は、アクセス状態に応じて信号ＥＮを受け付けなくする回路の一例を示す図である。
【００３０】
図６の回路は、インバータ５１及び５２、及びＮＡＮＤ回路５３乃至５７を含む。ＮＡＮＤ回路５３及び５４で第１のラッチを構成し、ＮＡＮＤ回路５６及び５７で第２のラッチを構成する。ＮＡＮＤ回路５５が、信号ＥＮを受け付けるか否かを制御する回路部分であり、一方の入力に第１のラッチを介して信号ＥＮを、他方の入力にメモリのアクセス状況を示す信号ＡＣを入力する。信号ＡＣは、アクセス時にＬＯＷになる信号である。
【００３１】
第１のラッチは、要求信号ＥＮを一時的に保持しておく機能を有する。
【００３２】
信号ＥＮがアサートされた時に、メモリがアクセス状態である場合には、ダミーセルのプリチャージ開始をアクセス終了まで待つ必要がある。アクセス状態である場合には信号ＡＣがＬＯＷとなっているので、信号ＥＮはＮＡＮＤ回路５５を通過することはない。このとき第１のラッチにより信号ＥＮの状態を保持しておく。
【００３３】
メモリへのアクセスが終了すると、ＮＡＮＤ回路５５の入力信号ＡＣがＨＩＧＨへと遷移し、信号ＥＮがＮＡＮＤ回路を介して第２のラッチにラッチされ、更にインバータ５２を介して出力される。これにより、コマンドラッチ回路２１がダミーセルのプリチャージ指示を受け付けることになる。なお信号ＰＲＥは、アクセス動作終了時に一時的にＬＯＷとなることで、第２のラッチをリセットする信号である。
【００３４】
図７は、本発明による半導体記憶装置の第２の実施例を示す図である。図７において、図４と同一の構成要素は同一の符号で参照し、その説明は省略する。
【００３５】
図７の半導体記憶装置２０Ａは、図４に示される第１の実施例の半導体記憶装置２０におけるメモリセルリフレッシュタイマ３１及びダミーセルリフレッシュタイマ３２を共通化して、リフレッシュタイマ３５としたものである。図８は、リフレッシュタイマ３５の一例を示す図である。
【００３６】
図８のリフレッシュタイマ３５は、複数のインバータ５１、ダミーセル用カウンタユニット５３、及びメモリセル用カウンタユニット５４を含む。ダミーセル用カウンタユニット５３及びメモリセル用カウンタユニット５４は、それぞれ複数のカウンタ回路５２を含む。複数のインバータ５１は直列に接続され更に終端と始端とを繋げることでリングオシレータを構成する。このリングオシレータが所定の周波数で発振し、発振信号をダミーセル用カウンタユニット５３及びメモリセル用カウンタユニット５４で分周する。１つのカウンタ回路５２で１／２分周が実現され、カウンタ回路５２の個数を調整することで、メモリセルリフレッシュ周期とダミーセルリフレッシュ周期とを制御することが出来る。具体的には、ダミーセルのリフレッシュ指示信号ＥＮの発生間隔を、メモリセルのリフレッシュ指示信号の発生間隔より短くするために、ダミーセル用カウンタユニット５３のカウンタ回路５２の個数をｎ−ｉとし、メモリセル用カウンタユニット５４のカウンタ回路５２の個数をｎとしてある。
【００３７】
この第２の実施例の構成では、タイマー回路を共有化することにより、チップ面積を縮小し、製造コストを削減することが出来る。
【００３８】
図９は、本発明による半導体記憶装置の第３の実施例を示す図である。図９において、図４と同一の構成要素は同一の符号で参照し、その説明は省略する。
【００３９】
図９の半導体記憶装置２０Ｂは、図４に示される第１の実施例の半導体記憶装置２０におけるメモリセルリフレッシュタイマ３１及びダミーセルリフレッシュタイマ３２を共通化してリフレッシュタイマ３６とし、更にメモリセルアドレスカウンタ３３及びダミーセルアドレスカウンタ３４を共通化してアドレスカウンタ３７としたものである。
【００４０】
このように第３の実施例では、リフレッシュ周期を計測するタイマー回路とアドレスカウント回路とを、ダミーセル用とメモリセル用とで共通化する。このような構成にして、共通化されたアドレスカウンタ３７が指示するアドレスに対してメモリセルのリフレッシュ動作を実行するのと同時に、対応するダミーセルのリフレッシュ動作を実行する。即ち、図３に示される動作タイミングのように、メモリセルに対するリフレッシュ動作が実行されると、これと同一の動作サイクルにおいてダミーセルに対するリフレッシュ動作を実行する。
【００４１】
図１０は、アドレスカウンタ３７の回路構成の一例を示す図である。
【００４２】
図１０のアドレスカウンタ３７は、複数のカウンタ回路６１をカスケード接続し、先頭のカウンタ回路６１の入力にリフレッシュタイマ３６からの指示信号ＥＮを入力し、各カウンタ回路６１の出力をリフレッシュアドレスとして並列に取り出すものである。指示信号ＥＮが入力される度に、並列出力であるリフレッシュアドレスが１つずつカウントアップされていく。この構成では、下位（ｌ＋１）ビットをワード線選択アドレスとし、上位（ｊ−ｌ）ビットをブロック選択アドレスとしてある。即ちこの構成では、ワード線を一本ずつ順番にリフレッシュしていき、１つのブロックの全てのワードアドレスについてリフレッシュ終了すると、次のブロックに移動してワード線を一本ずつ順番にリフレッシュしていく。
【００４３】
図１１は、アドレスカウンタ３７の回路構成の別の一例を示す図である。
【００４４】
図１１のアドレスカウンタ３７は、図１０の構成と同様に複数のカウンタ回路６１をカスケード接続し、各カウンタ回路６１の出力をリフレッシュアドレスとして並列に取り出すものである。但しこの構成では、下位（ｊ−ｌ）ビットをワード線選択アドレスとし、上位（ｌ＋１）ビットをブロック選択アドレスとしてある。即ちこの構成では、あるブロックについてあるワードアドレスをリフレッシュすると、次のブロックに移り同一のワードアドレスをリフレッシュし、これを繰り返して全てのブロックについて当該ワードアドレスのリフレッシュを終了すると、最初のブロックに戻り最初のブロックから最後のブロックまで次のワードアドレスをリフレッシュし、この動作を繰り返す。
【００４５】
なおここで言うブロックとは、センスアンプ（センスアンプブロック）毎の纏まりを意味する。
【００４６】
図１２は、メモリセルアレイのブロック構造を示す図である。
【００４７】
図１２の例においては、半導体記憶装置全体はブロック１乃至ブロックｎのｎ個のブロックより構成される。各ブロックは、センスアンプ（センスアンプブロック）７１、ダミーセル７２、メモリセル７３、ワードデコーダ（Ｘデコーダ）７４、ワード線ＷＬ１乃至ＷＬ（ｉ）、及びビット線ＢＬを含む。図では簡略化して、ビット線ＢＬ、ダミーセル７２、メモリセル７３は１つずつしか示していないが、実際には複数のビット線が設けられ、各ビット線に対して１つのダミーセル７２と複数のメモリセル７３が接続される。図１２に示されるように、１つのブロックは１つのセンスアンプ７１に対応する。センスアンプ７１から延展する各ビット線には１つのダミーセル７２が接続されているので、あるワードアドレスについて一回リフレッシュ動作をする度に、ダミーセル７２が一回リフレッシュされることになる。
【００４８】
図１０のようにワード線選択アドレスが先にカウントアップする構成の場合には、選択されたブロックに存在するｉ本のワード線を順次活性化しリフレッシュした後に、次のブロックに移動する。従って、同一ダミーセルのリフレッシュをｉ回繰り返した後に、次のダミーセル（次のブロックのダミーセル）のリフレッシュを開始することになる。即ち、メモリセルをｉ回リフレッシュする度に、新規ダミーセルをリフレッシュすることになる。
【００４９】
また図１１のようにブロック選択アドレスが先にカウントアップする構成の場合には、第１のブロックにおいて選択アドレスのワード線を活性化しリフレッシュした後、第２のブロックにおいて同一選択アドレスのワード線を活性化し、全ブロックについて当該選択アドレスのワード線の活性化が完了した後、第１のブロックに戻って次の選択アドレスのワード線を活性化する。従って、メモリセルを一回リフレッシュする度に、新規ダミーセルをリフレッシュすることになる。
【００５０】
以上から分かるように、本発明においては、図１１のようにブロック選択アドレスが先にカウントアップする構成とした方が、同一のダミーセルをリフレッシュする間隔が短くなり好ましい。即ちこの構成の場合、ブロック数がｎとすると、メモリセルのリフレッシュをｎ回実行するために要する時間が、同一のダミーセルをリフレッシュする間隔と略等しい。図１０のようにワード線選択アドレスが先にカウントアップする構成とした場合には、ブロック数がｎで各ブロックのワード線がｉとすると、メモリセルのリフレッシュを（ｎ−１）×ｉ回実行するために要する時間が、同一のダミーセルをリフレッシュする間隔と略等しくなる。
【００５１】
図１３は、ワード線、ダミーワード線、ダミーセルプリチャージ線、及びセンスアンプを制御する信号を生成する回路である。図１３の回路は、例えば図９の構成においてメモリコア制御回路２３に設けられる。
【００５２】
図１３の回路は、パルス発生回路８１、遅延回路８２乃至８４、パルス発生回路８５、遅延回路８６乃至８８、及びフリップフロップ８９乃至９３を含む。図１４は、図１３の回路の動作を説明するための信号タイミング図である。
【００５３】
図１４に示される信号φ０は、例えば図９のタイミング制御回路２２により生成される。この信号φ０の立ち上がりに応答して、パルス発生回路８１がパルス信号φ１を生成する。このパルス信号φ１が遅延回路８２乃至８４により順次遅延されて、パルス信号φ２乃至φ４が生成される。また信号φ０の立ち下がりに応答して、パルス発生回路８５がパルス信号φ５を生成する。このパルス信号φ５が遅延回路８６乃至８８により順次遅延されて、パルス信号φ６乃至φ８が生成される。
【００５４】
フリップフロップ８９乃至９３は、パルス信号φ１乃至φ８のうちの所定のパルスでセットされ、別の所定のパルスでリセットされる。これにより、フリップフロップ８９乃至９３はそれぞれ、ビット線プリチャージ制御タイミング信号ｔ＿ｂｕｓ（ＨＩＧＨ期間中プリチャージ解除）、ワード線制御タイミング信号ｔ＿ｗｌ（ＨＩＧＨ期間中ワード線を活性化）、ダミーワード線制御タイミング信号ｔ＿ｄｗｌ（ＨＩＧＨ期間中ダミーワード線を活性化）、ダミーセルプリチャージ制御タイミング信号ｔ＿ｄｃｐ（ＨＩＧＨ期間中ダミーセルをプリチャージ）、及びセンスアンプ制御タイミング信号ｔ＿ｌｅ（ＨＩＧＨ期間中センスアンプを活性化）を生成する。これらの信号に基づいて、図３に示す動作タイミングと同様に、メモリセルプリチャージ動作（或いは読み出し動作）とダミーセルプリチャージ動作とを実行することが可能となる。このようにして本発明においては、ダミーセルのプリチャージが所定時間で終了するように制御することで、アクセス間隔の長短に関わらずダミーセルのプリチャージ実行時間を固定として、安定した読み出し動作を実現することが出来る。
【００５５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による半導体記憶装置は、ダミーセルに一定の期間だけ所定の電位を書き込むよう構成される。この構成においては、アクセス間隔の長短によって、ダミーセルのプリチャージ実行時間が変化することはない。従って、アクセス間隔に関わらず安定した読み出し動作を実現することが出来る。
【図面の簡単な説明】
【図１】ダミーセル方式のメモリセル周辺の構成を示す図である。
【図２】ダミーセル方式によるデータ読み出しを説明する図である。
【図３】本発明によるダミーセルのプリチャージの原理について説明するための図である。
【図４】本発明による半導体記憶装置の第１の実施例を示す図である。
【図５】ダミーセルリフレッシュタイマの一般的な構成を示す図である。
【図６】アクセス状態に応じて信号ＥＮを受け付けなくする回路の一例を示す図である。
【図７】本発明による半導体記憶装置の第２の実施例を示す図である。
【図８】リフレッシュタイマの一例を示す図である。
【図９】本発明による半導体記憶装置の第３の実施例を示す図である。
【図１０】アドレスカウンタの回路構成の一例を示す図である。
【図１１】アドレスカウンタの回路構成の別の一例を示す図である。
【図１２】メモリセルアレイのブロック構造を示す図である。
【図１３】ワード線、ダミーワード線、ダミーセルプリチャージ線、及びセンスアンプを制御する信号を生成する回路を示す図である。
【図１４】図１３の回路の動作を説明するための信号タイミング図である。
【符号の説明】
２１　コマンドラッチ回路
２２　タイミング制御回路
２３　メモリコア制御回路
２４　アドレスラッチ回路
２５　アドレス制御回路
２６　アドレス選択回路
２７　Ｘデコーダ
２８　Ｙデコーダ
２９　メモリセルアレイ
３０　Ｉ／Ｏ制御回路
３１　メモリセルリフレッシュタイマ
３２　ダミーセルリフレッシュタイマ
３３　メモリセルアドレスカウンタ
３４　ダミーセルアドレスカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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