(57)【要約】【課題】データ読出時のデータ出力動作を保証し、かつ、アクティブスタンバイ中の消費電力を低減することができる半導体記憶装置を提供する。【解決手段】ＤＬＬクロック制御回路１２０は、ＤＬＬ回路１００およびＲＥＡＤ制御回路４００から受ける各信号に基づいて、動作周波数が所定の条件を満たした低周波であるか否かを判定する。ＤＬＬクロック制御回路１２０は、動作周波数が低周波であると判定したとき、ＲＥＡＤコマンドに応答して活性化される信号ＲＤＰが活性化されるとＤＬＬ回路１００から受けたＤＬＬクロックを出力し、一方、低周波でないと判定したときは、ＡＣＴコマンドに応答して活性化される信号ＡＣＴＰが活性化されるとＤＬＬ回路１００から受けたＤＬＬクロックを出力する。【選択図】　　　　図２
2004110906.tif 000002
【特許請求の範囲】
【請求項１】
外部クロックの立上がりと立下がりとに同期してデータを入出力する半導体記憶装置であって、
データを記憶するメモリセルアレイと、
前記外部クロックの立上がりおよび立下がりにそれぞれ対応した第１および第２の内部クロックを発生するクロック発生回路と、
前記第１および第２の内部クロックを受け、前記メモリセルアレイから読出されたデータを前記第１および第２の内部クロックに基づいて外部へ出力するデータ出力回路と、
前記第１および第２の内部クロックを受け、前記データ出力回路から外部へ出力される前記データの出力タイミングと一致もしくは同期するデータストローブ信号を発生し、前記第１および第２の内部クロックに基づいて前記データストローブ信号を外部へ出力するデータストローブ信号出力回路と、
前記第１および第２の内部クロックを受け、前記第１および第２の内部クロックに基づいて当該半導体記憶装置の動作周波数を検出し、前記クロック発生回路において発生された前記第１および第２の内部クロックが前記データ出力回路および前記データストローブ信号出力回路に配信される配信期間を前記動作周波数に基づいて制御する内部クロック制御回路とを備える半導体記憶装置。
【請求項２】
前記内部クロック制御回路は、前記動作周波数が所定の周波数よりも低いとき、データ読出指令を受けてから少なくともデータ出力が終わるまでを前記配信期間とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記内部クロック制御回路は、前記動作周波数が所定の周波数よりも高いとき、前記メモリセルアレイに含まれるメモリセルへのアクセスを指示する活性化指令を受けてから少なくともデータ出力が終わるまでを前記配信期間とする、請求項１に記載の半導体記憶装置。
【請求項４】
前記所定の周波数は、データ読出指令を受けてから前記第１および第２の内部クロックが配信されるとき、規定されたＣＡＳレイテンシで前記データストローブ信号出力回路が前記データストローブ信号を出力することができる最大周波数である、請求項２に記載の半導体記憶装置。
【請求項５】
前記内部クロック制御回路は、前記データストローブ信号出力回路が前記第１および第２の内部クロックを受けるタイミングを模擬する第１の信号と、前記データストローブ信号出力回路が活性化されるタイミングを模擬する第２の信号とを生成し、前記第１および第２の信号の位相関係に基づいて前記動作周波数が前記所定の周波数よりも低いか否かを判定する、請求項２に記載の半導体記憶装置。
【請求項６】
前記内部クロック制御回路は、前記メモリセルアレイに含まれるメモリセルへのアクセスが行なわれていないとき、前記動作周波数が前記所定の周波数よりも低いか否かの判定を行なう、請求項２に記載の半導体記憶装置。
【請求項７】
前記内部クロック制御回路は、前記動作周波数に対応する周期よりも長い周期で前記判定を行なう、請求項６に記載の半導体記憶装置。
【請求項８】
前記内部クロック制御回路は、ＣＡＳレイテンシが所定値のとき、前記動作周波数が前記所定の周波数よりも低いか否かを判定する、請求項２に記載の半導体記憶装置。
【請求項９】
前記内部クロック制御回路は、前記クロック発生回路の近傍に配置され、前記クロック発生回路から受けた前記第１および第２の内部クロックを前記配信期間配信する、請求項１に記載の半導体記憶装置。
【請求項１０】
前記内部クロック制御回路は、前記クロック発生回路に含まれ、
前記クロック発生回路は、前記発生した第１および第２の内部クロックを前記配信期間配信する、請求項１に記載の半導体記憶装置。
【請求項１１】
前記内部クロック制御回路は、前記配信期間に活性化される出力イネーブル信号を生成し、
前記クロック発生回路は、前記内部クロック制御回路から前記出力イネーブル信号を受け、前記出力イネーブル信号が活性化されているとき、前記第１および第２の内部クロックを配信する、請求項１に記載の半導体記憶装置。
【請求項１２】
前記第１および第２の内部クロックが配信される信号経路に配置され、信号レベルを回復する信号回復回路をさらに備え、
前記内部クロック制御回路は、前記配信期間に活性化される出力イネーブル信号を生成し、
前記信号回復回路は、前記内部クロック制御回路から前記出力イネーブル信号を受け、前記出力イネーブル信号が活性化されているとき、前記クロック発生回路から受けた前記第１および第２の内部クロックを前記データ出力回路および前記データストローブ信号出力回路に配信する、請求項１に記載の半導体記憶装置。
【請求項１３】
前記内部クロック制御回路は、
前記動作周波数が所定の周波数よりも低いか否かを判定する周波数判定回路と、
前記動作周波数が前記所定の周波数よりも低いとの判定結果を前記周波数判定回路から受けたとき、前記第１および第２の内部クロックの配信を指示する出力イネーブル信号をデータ読出指令に基づいて活性化し、前記動作周波数が前記所定の周波数よりも高いとの判定結果を前記周波数判定回路から受けたとき、前記メモリセルアレイに含まれるメモリセルへのアクセスを指示する活性化指令に基づいて前記出力イネーブル信号を活性化するセレクタとを含む、請求項１に記載の半導体記憶装置。
【請求項１４】
前記周波数判定回路は、
前記データストローブ信号出力回路が前記第１および第２の内部クロックを受けるタイミングを模擬する第１の信号と、前記データストローブ信号出力回路が活性化されるタイミングを模擬する第２の信号とを生成する信号生成回路と、
前記第１および第２の信号の位相関係に基づいて前記動作周波数が前記所定の周波数よりも低いか否かを判定する判定回路とからなる、請求項１３に記載の半導体記憶装置。
【請求項１５】
前記周波数判定回路は、前記第１および第２の内部クロックを分周する分周回路をさらに含み、
前記判定回路は、前記分周回路によって分周された周期で前記動作周波数が前記所定の周波数よりも低いか否かを判定する、請求項１４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、外部クロックの立上がりと立下がりとに同期して動作し、外部クロックに同期した内部クロックを発生するクロック発生回路を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
外部から供給される外部クロックに同期して動作するシンクロナスダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：以下、ＳＤＲＡＭと称する。）においては、ＳＤＲＡＭの内部にクロック発生回路を備え、外部クロックに同期した内部クロックをクロック発生回路によって生成し、この内部クロックを用いてデータの入出力動作が行なわれる。したがって、データの入出力タイミングは、この内部クロックの位相精度の影響を大きく受ける。
【０００３】
近年、半導体記憶装置に対する高周波動作化の要求に伴って、外部クロックの立上がりエッジと立下がりエッジとに同期してデータの入出力が行なわれるダブルデータレートＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　ＳＤＲＡＭ：以下、ＤＤＲ　ＳＤＲＡＭと称する。）が開発され、実用化されている。
【０００４】
このＤＤＲ　ＳＤＲＡＭにおいては、特に、外部クロックのエッジとＤＤＲ　ＳＤＲＡＭに対するデータの入出力タイミングとの位相差を、外部クロックの立上がりエッジのみに同期してデータの入出力が行なわれる一般的なＳＤＲＡＭに比べてさらに小さくすることが要求される。すなわち、ＤＤＲ　ＳＤＲＡＭは、一般的なＳＤＲＡＭと比較して２倍の周波数でデータ入出力を行なうため、外部クロックのエッジとデータ入出力タイミングとの位相のずれが外部クロックの周期に対して相対的に大きくなるからである。
【０００５】
図３９は、いわゆるＤＤＲ−Ｉと呼ばれる第１世代型の従来のＤＤＲ　ＳＤＲＡＭからデータを読出す際の主な信号の動作波形図である。この動作波形図で示されるＤＤＲ　ＳＤＲＡＭは、ＣＡＳレイテンシＣＬが１．５、バースト長ＢＬが４に設定されている。ここで、ＣＡＳレイテンシとは、ＤＤＲ　ＳＤＲＡＭが外部からＲＥＡＤコマンド（データを読出すためのコマンド）を受付けてからデータを外部へ出力し始めるまでのサイクル数（外部クロックＥＸＴＣＬＫの立上がりから次の立上がりまでを１サイクルとする。）を表わす。また、バースト長とは、ＲＥＡＤコマンドに応じて連続して読出されるビット数を表わす。
【０００６】
図３９を参照して、ＤＤＲ　ＳＤＲＡＭは、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫに同期して、データストローブ信号ＤＱＳおよび読出データであるデータＤＱを出力する。ここで、外部クロックＥＸＴ／ＣＬＫは、外部クロックＥＸＴＣＬＫに相補なクロック信号である。また、データストローブ信号ＤＱＳは、外部へ出力されるデータＤＱのタイミングエッジと一致もしくは同期する信号である。
【０００７】
外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫのエッジとデータＤＱの出力とのタイミング差ｔＡＣは、一定範囲内に収まるように規定されており、図３９においてはタイミング差ｔＡＣは０に制御されている。また、データストローブ信号ＤＱＳとデータＤＱとの出力タイミングの差ｔＤＱＳＱも、一定範囲内に収められることが求められる。
【０００８】
さらに、ＤＤＲ−Ｉにおいては、データ読出時のデータストローブ信号ＤＱＳは、データＤＱが出力し始める（ＣＡＳレイテンシＣＬ−１）サイクル前から発生されることと規定されており、この期間は“ｐｒｅａｍｂｌｅ”と呼ばれる。また、データＤＱの最終データが出力し始めてから半サイクルは、データストローブ信号ＤＱＳをＬ（論理ロー）レベルとすることが規定されており、この期間は“ｐｏｓｔａｍｂｌｅ”と呼ばれる。
【０００９】
図３９に示すようなデータ出力タイミングを実現するには、データＤＱを最終的に外部へ出力するデータ出力回路において、外部クロックＥＸＴＣＬＫのエッジのタイミングより少し早いタイミングの内部クロックが必要となる。内部の各回路が有する容量によって、外部クロックが半導体記憶装置に入力されてから実際にデータが出力されるまでには遅延が生じるからである。
【００１０】
すわなち、外部クロックＥＸＴＣＬＫは定周期信号であるから、外部クロックＥＸＴＣＬＫを適当な遅延量Ｔｄｌｌだけ遅らせることによって、外部クロックＥＸＴＣＬＫのエッジに対して適当な時間Ｔａだけ戻された内部クロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを生成し、この内部クロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎをトリガとして動作するデータ出力回路およびデータストローブ信号出力回路からぞれぞれ出力されるデータＤＱおよびデータストローブ信号ＤＱＳが、上述したタイミング差ｔＡＣ，ｔＤＱＳＱを満足するように遅延量Ｔｄｌｌを制御できるクロック発生回路を備える必要がある。このような内部クロックを生成する回路をＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路という。
【００１１】
戻し量Ｔａは、内部クロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎをトリガとしてデータ出力回路において読出データが取込まれ、最終的にデータ出力端子に読出データが読出されるまでの伝搬時間から決定される。そして、図３９に示したように、ＣＡＳレイテンシが１．５の場合は、データＤＱの最初のデータがＥＸＴ／ＣＬＫの立上がりエッジ（ＥＸＴＣＬＫの立下がりエッジ）に同期して出力され、以降、データＤＱの奇数番目のデータは内部クロックＣＬＫ＿Ｎをトリガとして、偶数番目のデータは内部クロックＣＬＫ＿Ｐをトリガとして、順次外部へ出力される。
【００１２】
図４０は、上述したＤＬＬ回路において生成された内部クロックによって動作するＲＥＡＤ系回路を概念的に説明する機能ブロック図である。
【００１３】
図４０を参照して、ＤＬＬ回路１１００は、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫを受け、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫをそれぞれ遅延したＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを生成して出力する。リピータ１１５０は、ＤＬＬ回路１１００から出力されたＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを受け、それぞれに対応するＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを出力する。
【００１４】
データ出力回路１２００は、ＤＤＲ　ＳＤＲＡＭが対応する語構成に基づいて複数備えられる。データ出力回路１２００の各々は、リピータ１１５０から出力されたＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを受け、メモリセルアレイからデータバスに読出されたデータを取込んで外部へ出力する。ＤＤＲ−Ｉの場合、メモリセルアレイから１サイクル毎に行なわれるデータの読出しは、一度の読出しで各データ出力回路に対して２ビットのデータが読出される２ビットプリフェッチの動作が前提となっている。すなわち、各データ出力回路１２００において、１サイクル毎に同時に２ビットのデータがメモリセルアレイから読出され、その２ビットのデータが順序付けされて半サイクル毎に転送され外部へ出力される。
【００１５】
ここで、図に示されるように、ＤＬＬ回路１１００からデータ出力回路１２００までの信号経路はツリー状であるのが一般的であり、複数あるデータ出力回路１２００の各々の間でデータの出力タイミングが大きく異ならないように配慮されて各回路および信号線が配置されている。リピータ１１５０は、８個または４個のデータ出力回路に対して１つ配置されるのが一般的である。
【００１６】
データストローブ信号出力回路１５００は、データ出力回路１２００から外部へデータを出力するタイミングを示すデータストローブ信号ＬＤＱＳ，ＵＤＱＳを生成して外部へ出力する。データストローブ信号出力回路１５００は、リピータ１１５０から出力されたＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを受け、ＲＥＡＤ制御回路１４００から受ける信号ＱＳＯＥを用いて“ｐｒｅａｍｂｌｅ”から“ｐｏｓｔａｍｂｌｅ”までの期間中ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎに同期してデータストローブ信号ＬＤＱＳ，ＵＤＱＳを生成し、生成したデータストローブ信号ＬＤＱＳ，ＵＤＱＳを外部へ出力する。ここで、信号ＱＳＯＥは、バースト長ＢＬに基づいてコラム系の活性化期間を決めるための信号であって、ＲＥＡＤコマンドを受けてから（バースト長ＢＬ／２）サイクルの間Ｈ（論理ハイ）レベルとなる信号である。
【００１７】
ＲＥＡＤ制御回路１４００は、図示されないクロックバッファから受ける内部クロックＣＬＫに同期して動作し、ＲＥＡＤコマンドに応じてデータ読出動作に必要な各種信号を発生してデータ出力回路１２００およびデータストローブ信号出力回路１５００へ出力する。
【００１８】
近年の電子機器の小型化および低消費電力化に伴い、これら電子機器に搭載される半導体記憶装置に対する低消費電力化の要求が厳しくなっている。ＤＤＲ　ＳＤＲＡＭにおいては、低消費電力化を図る技術として、出力位相同期特性を改善することによって消費電力の低減を図る手法が特開２００１−１２６４７４号公報に開示されている。
【００１９】
【特許文献１】
特開２００１−１２６４７４号公報
【００２０】
【発明が解決しようとする課題】
図４０に示したように、ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎは、各所に供給されるため、信号線上の寄生容量の充放電やＤＬＬクロックを受ける各回路の動作などによって消費される電流は、数ｍＡにも達する。データ読出動作中は、ＤＬＬクロックに関連する電流の全電流に占める割合は低いが、ロウ系が活性化しコラム系動作は行なわれていないスタンバイ状態時（この状態は、アクティブスタンバイとも称される。）は、全電流も２０ｍＡ程度であり、ＤＬＬクロックに関連する電流の全電流に対する割合は非常に大きい。
【００２１】
ここで、ＤＬＬ回路１１００の出力段の回路をＲＥＡＤコマンドを受付けたときに活性化するようにし、データ読出動作中以外はＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦが出力されないようにすることによって、上述したＤＬＬクロックに関連する電流を削減することは可能である。
【００２２】
しかしながら、ＲＥＡＤコマンドを受付けてからＤＬＬクロックが各回路に実際に配信されるまでの時間は一定であるため、ＣＡＳレイテンシが小さい場合や動作周波数が高い場合には、外部へのデータ出力が開始されるまでにＤＬＬクロックを安定して各回路に供給することが困難になる。特に、上述したように、データストローブ信号ＤＱＳにおいては、データの出力前１サイクルは“ｐｒｅａｍｂｌｅ”を設ける必要があり、データストローブ信号出力回路１５００には、早い段階からＤＬＬクロックが供給される必要がある。
【００２３】
再び図３９を参照して、ＣＡＳレイテンシＣＬが１．５の場合、ＲＥＡＤコマンドを受付けてから０．５サイクル後の外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫに同期して“ｐｒｅａｍｂｌｅ”が始まるためには、ＲＥＡＤコマンドを受付けた後の最初のＤＬＬクロックＣＬＫ＿Ｎに対応するＤＬＬクロックＣＬＫ＿ＮＦに間に合うように、ＤＬＬ回路１１００の出力段の回路が活性化される必要がある。現実的には、ＲＥＡＤ制御回路１４００からデータストローブ信号出力回路１５００へデータストローブ信号ＤＱＳの原信号となる信号ＱＳＯＥが出力されるまでにＤＬＬ回路１１００の出力段の回路が活性化され、上述したＲＥＡＤコマンド受付け後最初のＤＬＬクロックＣＬＫ＿Ｎに対応するＤＬＬクロックＣＬＫ＿ＮＦがＤＬＬ回路１１００から出力されていることが望ましい。
【００２４】
以下では、この条件を満足するＤＤＲ　ＳＤＲＡＭの動作周波数について考察する。ＤＤＲ　ＳＤＲＡＭ内の回路は、データ入出力タイミングをとるためにＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎが用いられる場合を除いて、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫを内部に取込むクロックバッファから出力される内部クロックＣＬＫに同期して動作する。
【００２５】
ＲＥＡＤ制御回路１４００が内部クロックＣＬＫを受けてから信号ＱＳＯＥを出力するまでの時間をＴｄａ、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫの周期をＴｃｋ、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫに対する内部クロックＣＬＫの遅延をＴｄｃ、およびＤＬＬ回路１１００からデータ出力回路１２００までの信号の伝搬時間をＴｄｐとすると、上記条件を満足するためには次式が成立する必要がある。
【００２６】
Ｔｄｃ＋Ｔｄａ＜Ｔｃｋ／２−（Ｔａ＋Ｔｄｐ）　　…（１）
ここで、時間Ｔａは、上述した外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫに対するＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎの戻し量である。式（１）の左辺は、ＲＥＡＤコマンドが受付けられた外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫから信号ＱＳＯＥが発生されるまでの時間である。一方、右辺は、ＲＥＡＤコマンドが受付けられた外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫから最初のＤＬＬクロックＣＬＫ＿ＮＦが発生されるまでの時間である。この式（１）を周期Ｔｃｋについて整理すると次式のようになる。
【００２７】
Ｔｃｋ＞２×（（Ｔｄｃ＋Ｔｄａ）＋（Ｔａ＋Ｔｄｐ））　　…（２）
すなわち、式（２）は、動作周期が右辺で示される時間以下であるとき、言い替えると、ある動作周波数以上では、ＲＥＡＤコマンドを受付けてからＤＬＬ回路１１００の出力段の回路を活性化してもデータストローブ信号ＤＱＳの“ｐｒｅａｍｂｌｅ”の生成が間に合わず、適切な出力制御ができないということを意味している。
【００２８】
従来のＤＤＲ　ＳＤＲＡＭでは、ＣＡＳレイテンシＣＬが１．５に設定されて用いられる場合、高周波での使用や動作マージンが十分でないときは、ＲＥＡＤコマンドによるＤＬＬクロックの配信制御が行なわれないように予め動作が設定される。そして、このような場合は、ロウ系を活性化するＡＣＴコマンドに基づいてＤＬＬクロックの配信制御が行なわれるのが一般的である。
【００２９】
ＡＣＴコマンドによるＤＬＬクロックの配信制御によれば、データストローブ信号ＤＱＳの“ｐｒｅａｍｂｌｅ”出力は保証されるが、式（１）を満たす周波数での使用時においてもＲＥＡＤコマンドによるＤＬＬクロックの配信制御は行なわれないため、アクティブスタンバイ時の電流を削減することはできない。
【００３０】
また、戻し量Ｔａおよび時間Ｔｄａ，Ｔｄｃは、周囲温度や外部／内部電圧などの動作環境によって変動する。そして、式（１）からわかるように、条件を満足する動作周波数は、ＤＤＲ　ＳＤＲＡＭが実際に使用される環境に応じて変化する。すなわち、事前検討に基づいて、ＡＣＴコマンドによるＤＬＬクロックの配信制御が行なわれるように動作が設定されていたとしても、実際に使用される環境下では式（１）が十分に満たされることもあり得る。しかしながら、従来のＤＤＲ　ＳＤＲＡＭは、そのような動作環境の変動に対して対応することができなかった。
【００３１】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、データ読出時のデータ出力動作を保証し、かつ、アクティブスタンバイ中の消費電力を低減することができる半導体記憶装置を提供することである。
【００３２】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、外部クロックの立上がりと立下がりとに同期してデータを入出力する半導体記憶装置であって、データを記憶するメモリセルアレイと、外部クロックの立上がりおよび立下がりにそれぞれ対応した第１および第２の内部クロックを発生するクロック発生回路と、第１および第２の内部クロックを受け、メモリセルアレイから読出されたデータを第１および第２の内部クロックに基づいて外部へ出力するデータ出力回路と、第１および第２の内部クロックを受け、データ出力回路から外部へ出力されるデータの出力タイミングと一致もしくは同期するデータストローブ信号を発生し、第１および第２の内部クロックに基づいてデータストローブ信号を外部へ出力するデータストローブ信号出力回路と、第１および第２の内部クロックを受け、第１および第２の内部クロックに基づいて当該半導体記憶装置の動作周波数を検出し、クロック発生回路において発生された第１および第２の内部クロックがデータ出力回路およびデータストローブ信号出力回路に配信される配信期間を動作周波数に基づいて制御する内部クロック制御回路とを備える。
【００３３】
好ましくは、内部クロック制御回路は、動作周波数が所定の周波数よりも低いとき、データ読出指令を受けてから少なくともデータ出力が終わるまでを配信期間とする。
【００３４】
好ましくは、内部クロック制御回路は、動作周波数が所定の周波数よりも高いとき、メモリセルアレイに含まれるメモリセルへのアクセスを指示する活性化指令を受けてから少なくともデータ出力が終わるまでを配信期間とする。
【００３５】
好ましくは、所定の周波数は、データ読出指令を受けてから第１および第２の内部クロックが配信されるとき、規定されたＣＡＳレイテンシでデータストローブ信号出力回路がデータストローブ信号を出力することができる最大周波数である。
【００３６】
好ましくは、内部クロック制御回路は、データストローブ信号出力回路が第１および第２の内部クロックを受けるタイミングを模擬する第１の信号と、データストローブ信号出力回路が活性化されるタイミングを模擬する第２の信号とを生成し、第１および第２の信号の位相関係に基づいて動作周波数が所定の周波数よりも低いか否かを判定する。
【００３７】
好ましくは、内部クロック制御回路は、メモリセルアレイに含まれるメモリセルへのアクセスが行なわれていないとき、動作周波数が所定の周波数よりも低いか否かの判定を行なう。
【００３８】
好ましくは、内部クロック制御回路は、動作周波数に対応する周期よりも長い周期で判定を行なう。
【００３９】
好ましくは、内部クロック制御回路は、ＣＡＳレイテンシが所定値のとき、動作周波数が所定の周波数よりも低いか否かを判定する。
【００４０】
好ましくは、内部クロック制御回路は、クロック発生回路の近傍に配置され、クロック発生回路から受けた第１および第２の内部クロックを配信期間配信する。
【００４１】
好ましくは、内部クロック制御回路は、クロック発生回路に含まれ、クロック発生回路は、発生した第１および第２の内部クロックを配信期間配信する。
【００４２】
好ましくは、内部クロック制御回路は、配信期間に活性化される出力イネーブル信号を生成し、クロック発生回路は、内部クロック制御回路から出力イネーブル信号を受け、出力イネーブル信号が活性化されているとき、第１および第２の内部クロックを配信する。
【００４３】
好ましくは、半導体記憶装置は、第１および第２の内部クロックが配信される信号経路に配置され、信号レベルを回復する信号回復回路をさらに備え、内部クロック制御回路は、配信期間に活性化される出力イネーブル信号を生成し、信号回復回路は、内部クロック制御回路から出力イネーブル信号を受け、出力イネーブル信号が活性化されているとき、クロック発生回路から受けた第１および第２の内部クロックをデータ出力回路およびデータストローブ信号出力回路に配信する。
【００４４】
好ましくは、内部クロック制御回路は、動作周波数が所定の周波数よりも低いか否かを判定する周波数判定回路と、動作周波数が所定の周波数よりも低いとの判定結果を周波数判定回路から受けたとき、第１および第２の内部クロックの配信を指示する出力イネーブル信号をデータ読出指令に基づいて活性化し、動作周波数が所定の周波数よりも高いとの判定結果を周波数判定回路から受けたとき、メモリセルアレイに含まれるメモリセルへのアクセスを指示する活性化指令に基づいて出力イネーブル信号を活性化するセレクタとを含む。
【００４５】
好ましくは、周波数判定回路は、データストローブ信号出力回路が第１および第２の内部クロックを受けるタイミングを模擬する第１の信号と、データストローブ信号出力回路が活性化されるタイミングを模擬する第２の信号とを生成する信号生成回路と、第１および第２の信号の位相関係に基づいて動作周波数が所定の周波数よりも低いか否かを判定する判定回路とからなる。
【００４６】
好ましくは、周波数判定回路は、第１および第２の内部クロックを分周する分周回路をさらに含み、判定回路は、分周回路によって分周された周期で動作周波数が所定の周波数よりも低いか否かを判定する。
【００４７】
この発明による半導体記憶装置においては、動作周波数に基づいてＤＬＬクロックとしての第１および第２の内部クロックの配信を制御する内部クロック制御回路を備える。
【００４８】
したがって、この発明によれば、動作周波数が低周波のときは、データ読出指令を受付けてから第１および第２の内部クロックが配信されるので、アクティブスタンバイ中の消費電力が低減され、一方、動作周波数が高周波のときは、データ読出指令を受付ける前から第１および第２の内部クロックが配信されるので、データ出力動作が保証される。
【００４９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００５０】
［実施の形態１］
図１は、この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【００５１】
図１を参照して、半導体記憶装置１０は、クロック端子１２と、制御信号端子１４と、アドレス端子１６と、データ入出力端子１８と、データストローブ信号入出力端子２０とを備える。
【００５２】
また、半導体記憶装置１０は、クロックバッファ２２と、制御信号バッファ２４と、アドレスバッファ２６と、データＤＱ０〜ＤＱ１５に関する入力バッファ２８および出力バッファ３０と、データストローブ信号ＵＤＱＳ，ＬＤＱＳに関する入力バッファ３２および出力バッファ３４とを備える。
【００５３】
さらに、半導体記憶装置１０は、リードアンプ＆Ｐ／Ｓ（パラレル／シリアル）変換回路３６と、Ｓ／Ｐ（シリアル／パラレル）変換回路＆ライトドライバ３８と、ＤＱＳ発生回路４０と、ＤＬＬ回路１００とを備える。
【００５４】
また、さらに、半導体記憶装置１０は、制御回路４２と、ロウデコーダ４４と、コラムデコーダ４６と、プリアンプ＆ライトアンプ４８と、センスアンプ５０と、メモリセルアレイ５２とを備える。
【００５５】
なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示される。
【００５６】
半導体記憶装置１０は、メモリセルアレイ５２からサイクル毎に行なわれるデータの読出しにおいて、一度の読出しで２×ｎビット（ｎは半導体記憶装置におけるビット幅で、半導体記憶装置１０においてはｎ＝１６とする。）のデータが読出される２ビットプリフェッチ構成となっている。すなわち、１サイクル毎にｎ個のデータ出力回路に対して各々２ビットのデータがメモリセルアレイ５２から読出され、各データ出力回路において２ビットのデータが順序付けされて半サイクル毎に転送され、外部へ出力される構成となっている。
【００５７】
また、データ書込時においては、半導体記憶装置１０は、データストローブ信号の立上がりおよび立下がりに同期して半サイクル毎にｎビット（ｎ＝１６）のデータを取込み、半サイクル２回分のデータを１サイクル毎にメモリセルアレイ５２に書込む。
【００５８】
クロック端子１２は、外部クロックＥＸＴＣＬＫ、それに相補な外部クロックＥＸＴ／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。制御信号端子１４は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力ＤＱマスク信号ＵＤＭ，ＬＤＭのコマンド制御信号を受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０，ＢＡ１を受ける。
【００５９】
クロックバッファ２２は、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて内部クロックＣＬＫを発生し、制御信号バッファ２４、アドレスバッファ２６および制御回路４２へ出力する。制御信号バッファ２４は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力ＤＱマスク信号ＵＤＭ，ＬＤＭを取込んでラッチし、コマンド制御信号を制御回路４２へ出力する。アドレスバッファ２６は、クロックバッファ２２から受ける内部クロックＣＬＫに同期して、アドレス信号Ａ０〜Ａ１２とバンクアドレス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部アドレス信号を発生してロウデコーダ４４およびコラムデコーダ４６へ出力する。
【００６０】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱ１５を受け、データ読出時はデータＤＱ０〜ＤＱ１５を外部へ出力する。データストローブ信号入出力端子２０は、データ書込時は外部から入力されるデータＤＱ０〜ＤＱ１５のタイミングエッジと一致もしくは同期するデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外部から受け、データ読出時は外部へ出力されるデータＤＱ０〜ＤＱ１５のタイミングエッジと一致もしくは同期するデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外部へ出力する。
【００６１】
入力バッファ２８は、入力バッファ３２が外部から受けるデータストローブ信号ＵＤＱＳ，ＬＤＱＳに同期して、データＤＱ０〜ＤＱ１５を入力する。
【００６２】
出力バッファ３０は、ＤＬＬ回路１００によって生成されるＤＬＬクロックに同期して動作し、データＤＱ０〜ＤＱ１５をデータ入出力端子１８へ半サイクル毎に出力する。出力バッファ３４は、データＤＱ０〜ＤＱ１５を出力する出力バッファ３０とともにＤＬＬクロックに同期して動作し、ＤＱＳ発生回路４０が発生するデータストローブ信号ＵＤＱＳ，ＬＤＱＳをデータストローブ信号入出力端子２０へ出力する。
【００６３】
リードアンプ＆Ｐ／Ｓ変換回路３６は、データ読出時において、プリアンプ＆ライトアンプ４８から受ける読出データを増幅し、各データＤＱｉ（ｉ：０〜１５）として一度に読出された２ビット分のデータを順序付けして出力バッファ３０へ出力する。Ｓ／Ｐ変換回路＆ライトドライバ３８は、データ書込時において、半サイクル毎に１ビットずつ入力バッファ２８から受ける各データＤＱｉを１サイクル毎に２ビット並列にプリアンプ＆ライトアンプ４８へ出力する。
【００６４】
制御回路４２は、内部クロックＣＬＫに同期してコマンド制御信号を取込み、取込んだコマンド制御信号に基づいてロウデコーダ４４、コラムデコーダ４６およびプリアンプ＆ライトアンプ４８を制御する。これによって、データＤＱ０〜ＤＱ１５のメモリセルアレイ５２に対する読み書きが行なわれる。また、制御回路４２は、取込んだコマンド制御信号に基づいて、ＤＱＳ発生回路４０におけるデータストローブ信号の発生についての制御も行なう。
【００６５】
データを記憶するメモリセルアレイ５２は、各々が独立して動作が可能な４つのバンクからなり、センスアンプ５０を介してデータの読み書きが行なわれる。
【００６６】
ＤＬＬ回路１００は、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫをそれぞれ遅延したＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを生成して出力する。ＤＬＬ回路１００から出力されたＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦは、図１において図示されないＤＬＬクロック制御回路およびリピータを介して、出力バッファ３０，３４、リードアンプ＆Ｐ／Ｓ変換回路３６、ＤＱＳ発生回路４０および制御回路４２に入力される。
【００６７】
図２は、ＤＬＬ回路１００において生成されたＤＬＬクロックによって動作するＲＥＡＤ系回路を概念的に説明する機能ブロック図である。
【００６８】
図２を参照して、ＤＬＬ回路１００は、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫを受け、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫをそれぞれ遅延させた内部クロックＣＬＫ＿ＰＯ，ＣＬＫ＿ＮＯを生成して出力する。
【００６９】
ＤＬＬクロック制御回路１２０は、ＤＬＬ回路１００の近傍に配置される。ＤＬＬクロック制御回路１２０は、ＤＬＬ回路１００から出力される内部クロックＣＬＫ＿ＰＯ，ＣＬＫ＿ＮＯ、ＲＥＡＤ制御回路４００から出力される信号ＡＣＴＰ，ＲＤＰ，ＭＣＬ１５、および内部クロックＣＬＫを受け、これらの信号に基づいてＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦの出力を制御する。なお、信号ＡＣＴＰ，ＲＤＰ，ＭＣＬ１５については、後ほどＤＬＬクロック制御回路１２０の構成を説明する際に説明する。
【００７０】
リピータ１５０は、ＤＬＬクロック制御回路１２０から出力されたＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを受け、それぞれに対応するＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを出力する。
【００７１】
データ出力回路２００は、半導体記憶装置１０が対応する語構成に基づいて複数備えられ、ここでは、データＤＱ０〜ＤＱ１５を出力する１６個のデータ出力回路２００が備えられている。データ出力回路２００の各々は、リピータ１５０から出力されたＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを受け、ＲＥＡＤ制御回路４００から受ける信号ＮＺＰＣＮＴに応じて選択されるＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎのいずれかによって活性化され、メモリセルアレイ５２からデータバスに読出されたデータを取込んで外部へ出力する。
【００７２】
ここで、図２に示されるように、ＤＬＬ回路１００からデータ出力回路２００までの信号経路はツリー状であるのが一般的であり、複数あるデータ出力回路２００の各々の間でデータの出力タイミングが大きく異ならないように配慮されて、各回路および信号線が配置されている。リピータ１５０は、８個または４個のデータ出力回路に対して１つ配置されるのが一般的である。
【００７３】
データストローブ信号出力回路５００は、データ出力回路２００から出力される読出データを外部に出力するタイミングを示すデータストローブ信号ＬＤＱＳ，ＵＤＱＳを生成して外部へ出力する。データストローブ信号出力回路５００は、リピータ１５０から出力されたＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを受け、ＲＥＡＤ制御回路４００から受ける信号ＱＳＯＥを用いて“ｐｒｅａｍｂｌｅ”から“ｐｏｓｔａｍｂｌｅ”までの期間中ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎに基づいてデータストローブ信号ＬＤＱＳ，ＵＤＱＳを生成し、生成したデータストローブ信号ＬＤＱＳ，ＵＤＱＳを外部へ出力する。
【００７４】
ＲＥＡＤ制御回路４００は、内部クロックＣＬＫに同期して動作し、ＲＥＡＤコマンドに応じてデータ読出動作に必要な各種信号を生成してデータ出力回路２００およびデータストローブ信号出力回路５００へ出力する。
【００７５】
なお、信号ＱＳＯＥ，ＤＯＥ，ＭＣＬ，ＥＺＯＲＧ，ＲＤＥＴＧ，ＮＺＰＣＮＴについては、後ほど、これらの信号が使用されるデータ出力回路２００およびデータストローブ信号出力回路５００の構成を説明する際に説明する。
【００７６】
図３は、図２に示したＤＬＬ回路１００を機能的に説明する機能ブロック図である。なお、図３においては、ＤＬＬ回路１００の近傍に配置されるＤＬＬクロック制御回路１２０についても示されている。
【００７７】
図３を参照して、ＤＬＬ回路１００は、入力バッファ１００２，１００４と、可変遅延回路１００６，１００８と、パルス生成回路１０１０，１０１２と、入出力レプリカ回路１０１４と、位相比較器１０１６と、遅延制御回路１０１８とを備える。
【００７８】
入力バッファ１００２は、外部から入力される外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫを受け、外部クロックＥＸＴＣＬＫが立上がる際の電位レベルとその反転信号である外部クロックＥＸＴ／ＣＬＫが立下がる際の電位レベルとの交点を検出し、内部クロックＢＵＦＦＣＬＫ＿ＤＬＬを生成する。入力バッファ１００４は、外部から入力される外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫを受け、外部クロックＥＸＴＣＬＫが立下がる際の電位レベルと外部クロックＥＸＴ／ＣＬＫが立上がる際の電位レベルとの交点を検出し、内部クロックＢＵＦＦ／ＣＬＫ＿ＤＬＬを生成する。
【００７９】
可変遅延回路１００６は、入力バッファ１００２から受ける内部クロックＢＵＦＦＣＬＫ＿ＤＬＬを遅延して、パルス生成回路１０１０へ出力する。可変遅延回路１００６は、遅延を生成する複数の遅延ユニットを含み、遅延制御回路１０１８からの指令に基づいて遅延ユニットの接続／切離しを行なうことによって内部クロックＢＵＦＦＣＬＫ＿ＤＬＬを遅延させる。
【００８０】
パルス生成回路１０１０は、可変遅延回路１００６から出力された信号の立上がりエッジに同期したパルス信号としての内部クロックＣＬＫ＿ＰＯを生成する。
【００８１】
可変遅延回路１００８は、入力バッファ１００４から受ける内部クロックＢＵＦＦ／ＣＬＫ＿ＤＬＬを遅延して、パルス生成回路１０１２へ出力する。可変遅延回路１００８の構成は、可変遅延回路１００６の構成と同じであり、その説明は繰り返さない。
【００８２】
パルス生成回路１０１２は、可変遅延回路１００８から出力された信号の立上がりエッジに同期したパルス信号としての内部クロックＣＬＫ＿ＮＯを生成する。
【００８３】
入出力レプリカ回路１０１４は、入力バッファ１００２と、内部クロックＣＬＫ＿ＰＯ，ＣＬＫ＿ＮＯがＤＬＬ回路１００から出力されてからデータ入出力端子にデータＤＱが出力されるまでの回路特性とを模擬的に再現し、これらの回路によって発生する遅延量を内部クロックＣＬＫ＿ＰＯに対して付与した内部クロックＦＢＣＬＫを生成する。
【００８４】
位相比較器１０１６は、入出力レプリカ回路１０１４から出力される内部クロックＦＢＣＬＫと、１サイクルまたは数サイクル後の内部クロックＢＵＦＦＣＬＫ＿ＤＬＬとの位相を比較し、その位相差に基づいて可変遅延回路１００６，１００８の遅延量を増減するための制御信号ＵＰおよびＤＯＷＮを生成する。
【００８５】
遅延制御回路１０１８は、制御信号ＵＰおよびＤＯＷＮに基づいて遅延制御信号を生成し、可変遅延回路１００６，１００８へ出力して可変遅延回路１００６，１００８における遅延量を調節する。そして、内部クロックＢＵＦＦＣＬＫ＿ＤＬＬと内部クロックＦＢＣＬＫとの位相が一致したときは、位相比較器１０１６からは制御信号ＵＰおよびＤＯＷＮともに出力されず、遅延制御信号はある固定値となり、可変遅延回路１００６，１００８における遅延量は固定される。
【００８６】
これによって、内部クロックＣＬＫ＿ＰＯ，ＣＬＫ＿ＮＯは、外部クロックＥＸＴＣＬＫ，ＥＸＴ／ＣＬＫよりも、ＤＬＬ回路１００からデータ出力回路２００までの遅延量およびデータ出力回路２００におけるデータ出力遅延量の和だけ位相が早い信号となる。したがって、入出力レプリカ回路１０１４で与えられる遅延量が、入力バッファ１００２、リピータ１５０およびデータ出力回路２００における遅延量と一致するときには、上述したタイミング差ｔＡＣは０となる。
【００８７】
一方、内部クロックＢＵＦＦＣＬＫ＿ＤＬＬと内部クロックＦＢＣＬＫとの位相が一致していないときには、位相差に応じて位相比較器１０１６から制御信号ＵＰまたはＤＯＷＮが出力され、可変遅延回路１００６，１００８において遅延ユニットの接続／切離しが行なわれて遅延量が調節される。
【００８８】
図４は、図２に示したＤＬＬクロック制御回路１２０を機能的に説明する機能ブロック図である。図４を参照して、ＤＬＬクロック制御回路１２０は、周波数判定回路１２０２と、セレクタ１２０４と、ＡＮＤゲート１２０６，１２０８とを含む。
【００８９】
周波数判定回路１２０２は、内部クロックＣＬＫ＿ＰＯ，ＣＬＫ＿ＮＯ、内部クロックＣＬＫおよび信号ＭＣＬ１５，ＡＣＴＰを受けて信号ＬＯＷＦを出力する。周波数判定回路１２０２は、動作周波数がデータストローブ信号の“ｐｒｅａｍｂｌｅ”出力を保証できる周波数であるか否かを判定し、その判定結果を信号ＬＯＷＦとして出力する。具体的には、動作周波数が上述した式（１）の条件を満たしているか否かが判定される。周波数判定回路１２０２は、この判定動作をＣＡＳレイテンシが所定値のときに行なう。なお、この実施の形態１では、この値は１．５とし、信号ＭＣＬ１５によってＣＡＳレイテンシが１．５であることがＲＥＡＤ制御回路４００から周波数判定回路１２０２に通知される。
【００９０】
周波数判定回路１２０２は、より具体的には、動作周波数が“ｐｒｅａｍｂｌｅ”を保証できる低周波であると判定したとき（以下、このような場合を単に「低周波時」とも称する。）、信号ＬＯＷＦをＨレベルで出力する。一方、周波数判定回路１２０２は、動作周波数が“ｐｒｅａｍｂｌｅ”を保証できない高周波であると判定したとき（以下、このような場合を単に「高周波時」とも称する。）、信号ＬＯＷＦをＬレベルで出力する。
【００９１】
また、この周波数判定回路１２０２は、ロウ系が不活性の期間のみ周波数の判定動作を行ない、さらに、その期間においては、所定のサンプリング頻度で判定動作を行なう。具体的には、周波数判定回路１２０２は、ロウ系が不活性の期間において、その期間の半分の時間だけ周波数を検出し、上述の判定動作を行なう。このように、所定のサンプリング頻度で判定動作を行なうのは、この周波数判定回路１２０２の消費電力を削減するためである。
【００９２】
セレクタ１２０４は、信号ＡＣＴＰ，ＲＤＰおよび信号ＬＯＷＦを受け、出力イネーブル信号ＤＬＬＥＮＣＬＫを生成して出力する。セレクタ１２０４は、信号ＬＯＷＦがＨレベルであるとき、すなわち低周波時、信号ＲＤＰがＨレベルになったタイミングで出力イネーブル信号ＤＬＬＥＮＣＬＫをＨレベルで出力する。一方、セレクタ１２０４は、信号ＬＯＷＦがＬレベルであるとき、すなわち高周波時、信号ＡＣＴＰがＨレベルになったタイミングで出力イネーブル信号ＤＬＬＥＮＣＬＫをＨレベルで出力する。
【００９３】
ここで、信号ＲＤＰは、ＲＥＡＤコマンドが受付けられたサイクルの内部クロックＣＬＫを起点として、少なくともバースト動作が終了するまでの期間、すなわち、少なくとも（ＣＡＳレイテンシＣＬ＋バースト長ＢＬ／２）サイクル以上、Ｈレベルとなる信号である。また、信号ＡＣＴＰは、ＡＣＴコマンドを受付けてからＰＲＥコマンド（プリチャージ動作を指示するコマンド）を受付けるまでのロウ系の活性化期間、Ｈレベルとなる信号である。
【００９４】
ＡＮＤゲート１２０６は、内部クロックＣＬＫ＿ＰＯおよび出力イネーブル信号ＤＬＬＥＮＣＬＫの論理積を演算し、その演算結果をＤＬＬクロックＣＬＫ＿ＰＦとして出力する。ＡＮＤゲート１２０８は、内部クロックＣＬＫ＿ＮＯおよび出力イネーブル信号ＤＬＬＥＮＣＬＫの論理積を演算し、その演算結果をＤＬＬクロックＣＬＫ＿ＮＦとして出力する。
【００９５】
以上により、ＤＬＬクロック制御回路１２０は、動作周波数が低周波であるか高周波であるかを判定し、言い替えると、動作周波数が式（１）の条件を満たすか否かを判定し、低周波時は、ＲＥＡＤコマンドを受付けた後からＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを出力し、高周波時は、ＡＣＴコマンドに基づいてＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを出力する。
【００９６】
図５は、図２に示したリピータ１５０の構成を示す回路図である。
図５を参照して、リピータ１５０は、内部クロックＣＬＫ＿ＰＦを反転した信号を出力するインバータ１５０２と、インバータ１５０２からの出力信号を反転してＤＬＬクロックＣＬＫ＿Ｐを出力するインバータ１５０４と、内部クロックＣＬＫ＿ＮＦを反転した信号を出力するインバータ１５０６と、インバータ１５０６からの出力信号を反転してＤＬＬクロックＣＬＫ＿Ｎを出力するインバータ１５０４とを含む。
【００９７】
図６は、図２に示したデータ出力回路２００を機能的に説明する機能ブロック図である。
【００９８】
図６を参照して、データ出力回路２００は、増幅回路３６２，３６４と、パラレル／シリアル（Ｐ／Ｓ）変換回路３６６と、出力データラッチ回路３０２と、出力ドライバ３０４と、クロック選択回路２２０とを含む。
【００９９】
増幅回路３６２，３６４は、ＲＥＡＤ制御回路４００から出力された信号ＲＤＥＴＧを受け、信号ＲＤＥＴＧがＨレベルの期間に、増幅回路３６２はデータバス対ＤＢ０，／ＤＢ０と接続され、増幅回路３６４はデータバス対ＤＢ１，／ＤＢ１と接続される。ここで、信号ＲＤＥＴＧは、増幅回路３６２，３６４においてデータバス対からデータを取込むための信号であって、所定のタイミングでＨレベルになるようにＲＥＡＤ制御回路４００において制御される。
【０１００】
そして、増幅回路３６２は、クロック選択回路２２０から出力された増幅回路活性信号ＣＬＫＱに同期して１サイクル毎に動作し、メモリセルアレイ５２からデータバス対ＤＢ０，／ＤＢ０に読出されたデータを読込み、読込んだデータの信号レベルを増幅してパラレル／シリアル変換回路３６６へ出力する。また、増幅回路３６４は、増幅回路３６２と同様に増幅回路活性信号ＣＬＫＱに同期して１サイクル毎に動作し、データバス対ＤＢ０，／ＤＢ０へのデータの読出しと同じタイミングでメモリセルアレイ５２からデータバス対ＤＢ１，／ＤＢ１に読出されたデータを読込み、読込んだデータの信号レベルを増幅してパラレル／シリアル変換回路３６６へ出力する。
【０１０１】
パラレル／シリアル変換回路３６６は、増幅回路３６２，３６４と同様に増幅回路活性信号ＣＬＫＱに同期して１サイクル毎に動作し、増幅回路３６２，３６４からそれぞれ出力されたデータＲＤ０，／ＲＤ０（これらは互いに相補な信号であって、１ビットデータである。）およびデータＲＤ１，／ＲＤ１を受け、ＲＥＡＤ制御回路４００から出力された信号ＥＺＯＲＧに基づいてデータＲＤ０，／ＲＤ０およびデータＲＤ１，／ＲＤ１を順序付けし、出力データラッチ回路３０２へ出力する。ここで、信号ＥＺＯＲＧは、ＲＥＡＤコマンドと同時に与えられるコラムアドレスの最下位ビットＣＡ０の情報を反映した信号であって、最下位ビットＣＡ０に基づいてＲＥＡＤ制御回路４００において生成される。
【０１０２】
出力データラッチ回路３０２は、パラレル／シリアル変換回路３６６から出力されたデータＲＤＤ，／ＲＤＤを受けてラッチし、クロック選択回路２２０から出力された半サイクル毎に活性化される出力トリガ信号ＣＬＫＯ，／ＣＬＫＯに同期して、１ビットデータずつ出力ドライバ３０４に転送する。そして、出力ドライバ３０４は、データ入出力端子１８を介してデータＤＱｉを外部へ出力する。
【０１０３】
クロック選択回路２２０は、ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎに基づいて、増幅回路３６２，３６４およびパラレル／シリアル変換回路３６６を活性化する増幅回路活性信号ＣＬＫＱならびに出力データラッチ回路３０２を活性化する出力トリガ信号ＣＬＫＯ，／ＣＬＫＯを生成する。
【０１０４】
上述したように、この半導体記憶装置１０では、２ビットプリフェッチ構成となっているため、クロック選択回路２２０は、最初のデータ出力タイミングに応じたＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎのいずれかを起点として増幅回路活性信号ＣＬＫＱを発生する必要がある。
【０１０５】
そこで、クロック選択回路２２０は、最初のデータ出力タイミングを規定するＣＡＳレイテンシＣＬを考慮して、ＣＡＳレイテンシＣＬが整数か半整数かで論理レベルが異なる信号ＮＺＰＣＮＴに基づいて内部クロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎのいずれかを選択して増幅回路活性信号ＣＬＫＱを生成し、増幅回路３６２，３６４およびパラレル／シリアル変換回路３６６へ出力してそれらの回路を活性化する。
【０１０６】
また、クロック選択回路２２０は、出力データラッチ回路３０２がパラレル／シリアル変換回路３６６から受けたデータＲＤＤ，／ＲＤＤを半サイクル毎に１ビットずつ出力ドライバ３０４に転送するためのトリガとなる出力トリガ信号ＣＬＫＯ，／ＣＬＫＯを生成する。出力トリガ信号ＣＬＫＯは、ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎの論理和からなるクロック信号であり、出力トリガ信号／ＣＬＫＯは、出力トリガ信号ＣＬＫＯに相補な信号である。
【０１０７】
図７は、図２に示したデータストローブ信号出力回路５００を機能的に説明する機能ブロック図である。ここで、図２においては、出力されるデータＤＱの下位ビットおよび上位ビットにそれぞれ対応する２つのデータストローブ信号ＬＤＱＳ，ＵＤＱＳがデータストローブ信号出力回路５００から出力されており、両信号を出力する回路は別回路であるが、両回路の構成は同じであるため、図７においては、一方の信号に対する回路のみが示される。
【０１０８】
図７を参照して、データストローブ信号出力回路５００は、ＱＳＯＥシフト回路５０２と、出力データ発生回路５０４と、出力データラッチ回路５０６と、出力ドライバ５０８と、クロック発生回路５１０とを含む。
【０１０９】
クロック発生回路５１０は、リピータ１５０から出力されたＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿ＮおよびＲＥＡＤ制御回路４００から出力された信号ＤＯＥを受け、ＱＳＯＥシフト回路５０２および出力データ発生回路５０４を活性化する制御クロックＣＱＰ，ＣＱＮならびに出力データラッチ回路５０６を活性化する出力トリガ信号ＣＬＫＯ，／ＣＬＫＯを生成する。ここで、信号ＤＯＥは、ＲＥＡＤ動作期間中にＨレベルとなる信号である。
【０１１０】
ＱＳＯＥシフト回路５０２は、ＲＥＡＤ制御回路４００から出力された信号ＱＳＯＥを受け、クロック発生回路５１０から出力された制御クロックＣＱＰ，ＣＱＮに同期して、信号ＱＳＯＥを所定量シフトさせた信号ＱＳＯＥ１，ＱＳＯＥ２を生成する。
【０１１１】
ここで、信号ＱＳＯＥは、バースト長ＢＬに基づいてコラム系の活性化期間を決めるための信号であって、ＲＥＡＤコマンドを受けてから（バースト長ＢＬ／２）サイクルの間Ｈレベルとなる信号である。また、生成される信号ＱＳＯＥ１は、“ｐｒｅａｍｂｌｅ”期間を決めるための信号であり、信号ＱＳＯＥ２は、データストローブ信号ＤＱＳがデータＤＱと同期して遷移する期間を決めるための信号である。
【０１１２】
出力データ発生回路５０４は、クロック発生回路５１０から出力された制御クロックＣＱＰ，ＣＱＮに同期して、ＱＳＯＥシフト回路５０２から出力された信号ＱＳＯＥ１，ＱＳＯＥ２に基づいて“ｐｒｅａｍｂｌｅ”期間の開始から“ｐｏｓｔａｍｂｌｅ”期間の終了までデータストローブ信号ＤＱＳを発生するためのデータＲＤＡ，／ＲＤＡを生成する。
【０１１３】
出力データラッチ回路５０６および出力ドライバ５０８は、クロック発生回路５１０から出力された出力トリガ信号ＣＬＫＯ，／ＣＬＫＯに同期して半サイクル毎に動作する。出力データラッチ回路５０６および出力ドライバ５０８は、図６において示したデータ出力回路２００における出力データラッチ回路３０２および出力ドライバ３０４とそれぞれ同じ回路構成からなる。
【０１１４】
上述したように、データＤＱの出力とデータストローブ信号ＤＱＳの出力とは位相差のないことが理想的であり、現実的には、両信号のタイミング差ｔＤＱＳＱが所定時間内に収まるように両信号の出力タイミングが制御される必要がある。そのため、データストローブ信号出力回路５００における出力データラッチ回路５０６においても、データ出力回路２００における出力データラッチ回路３０２と同様にしてＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎから生成される出力トリガ信号ＣＬＫＯ，／ＣＬＫＯをデータストローブ信号ＤＱＳの出力トリガとしている。
【０１１５】
実際には、出力データラッチ回路５０６および出力ドライバ５０８は、データ出力回路２００における出力データラッチ回路３０２および出力ドライバ３０４と回路中のトランジスタのディメンジョンが同じになるように構成され、さらに、構成レイアウトも共通化するなどして、タイミング差ｔＤＱＳＱができる限り小さくなるように設計される。
【０１１６】
図８〜図１０は、図４に示した周波数判定回路１２０２の構成を示す回路図である。周波数判定回路１２０２は、分周回路１２１２と、信号生成回路１２１４と、判定回路１２１６とを含む。
【０１１７】
図８を参照して、周波数判定回路１２０２に含まれる分周回路１２１２は、インバータ７０２〜７２４と、ＮＯＲゲート７２６とからなる。インバータ７０２は、ＤＬＬ回路１００から受ける内部クロックＣＬＫ＿ＰＯを反転してクロック／ＣＫを出力する。インバータ７０４は、クロック／ＣＫを反転してクロックＣＫを出力する。すなわち、クロックＣＫ，／ＣＫは、互いに相補なクロック信号である。
【０１１８】
インバータ７０６は、クロックＣＫがＬレベルのとき（クロック／ＣＫがＨレベルのとき）に活性化され、インバータ７１８からの出力信号を反転した信号を出力する。インバータ７０８，７１０は、インバータ７０６からの出力信号を保持するラッチ回路を構成する。インバータ７１２は、クロックＣＫがＨレベルのとき（クロック／ＣＫがＬレベルのとき）に活性化され、インバータ７０８からの出力信号を反転した信号を出力する。インバータ７１４，７１６は、インバータ７１２からの出力信号を保持するラッチ回路を構成する。インバータ７１８は、インバータ７１４からの出力信号を反転した信号をインバータ７０６へ出力する。
【０１１９】
インバータ７２２は、インバータ７１４からの出力信号を反転した信号を出力し、インバータ７２４は、インバータ７２２からの出力信号を反転して信号ＥＮを出力する。また、ＮＯＲゲート７２６は、インバータ７１０，７１４からの出力信号の論理和を演算し、その演算結果を反転した信号を出力し、インバータ７２０は、ＮＯＲゲート７２６からの出力信号を反転して信号ＥＮ２を出力する。
【０１２０】
内部クロックＣＬＫ＿ＰＯに基づいて生成される信号ＥＮ，ＥＮ２は、この周波数判定回路１２０２が周波数の判定を行なうサンプリング頻度を決めるための信号である。この分周回路１２１２では、信号ＥＮ，ＥＮ２は、いずれも内部クロックＣＬＫ＿ＰＯの発生周期の１／２の周期信号となり、この周期で周波数の判定動作が実行される。また、信号ＥＮ，ＥＮ２は同時に立上がるが、信号ＥＮが内部クロックＣＬＫ＿ＰＯの立上がりで立下がるのに対し、信号ＥＮ２はその内部クロックＣＬＫ＿ＰＯの立下がりで立下がる。このようにした理由については、信号ＥＮ，ＥＮ２が用いられる判定回路１２１６の構成を説明する際に説明する。
【０１２１】
図９を参照して、周波数判定回路１２０２に含まれる信号生成回路１２１４は、遅延回路７３２〜７３６と、ＮＡＮＤゲート７３８〜７５０と、インバータ７５２とを含む。遅延回路７３２は、内部クロックＣＬＫを時間Ｔｄ１遅延した信号を出力する。遅延回路７３４は、内部クロックＣＬＫ＿ＰＯを時間Ｔｄ２遅延した信号を出力する。遅延回路７３６は、内部クロックＣＬＫ＿ＮＯを時間Ｔｄ３遅延した信号を出力する。ＮＡＮＤゲート７３８は、遅延回路７３２からの出力信号および信号ＥＮの論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート７４０は、遅延回路７３４からの出力信号および信号ＥＮの論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート７４２は、遅延回路７３６からの出力信号および信号ＥＮの論理積を演算し、その演算結果を反転した信号を出力する。
【０１２２】
ＮＡＮＤゲート７４４は、ＮＡＮＤゲート７３８，７４６からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート７４６は、ＮＡＮＤゲート７４０，７４４からの出力信号の論理積を演算し、その演算結果を反転して比較信号ＣＯＭＰ１を出力する。ＮＡＮＤゲート７４８は、ＮＡＮＤゲート７４０，７５０からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート７５０は、ＮＡＮＤゲート７４２，７４８からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ７５２は、ＮＡＮＤゲート７４８からの出力信号を反転して比較信号ＣＯＭＰ２を出力する。
【０１２３】
遅延回路７３２が遅延する時間Ｔｄ１は、上述した式（１）における時間Ｔｄａに相当する時間である。すなわち、遅延回路７３２は、ＲＥＡＤ制御回路４００が内部クロックＣＬＫを受けてから信号ＱＳＯＥを出力するまでを時間的に模擬する。遅延回路７３４が遅延する時間Ｔｄ２は、内部クロックＣＬＫ＿ＰＯに基づいて生成される信号ＥＮの状態の確定を待つための時間である。遅延回路７３６が遅延する時間Ｔｄ３は、上述した式（１）における時間Ｔｄｐに相当する時間である。すなわち、遅延回路７３６は、ＤＬＬ回路１００からデータ出力回路２００までの信号の伝搬を時間的に模擬する。
【０１２４】
比較信号ＣＯＭＰ１は、内部クロックＣＬＫ＿ＰＯから時間Ｔｄ２後にＨレベルとなり、内部クロックＣＬＫから時間Ｔｄ１すなわち時間Ｔｄａ後にＬレベルとなる。すなわち、比較信号ＣＯＭＰ１は、式（１）の左辺の時間を模擬する信号である。一方、比較信号ＣＯＭＰ２は、内部クロックＣＬＫ＿ＰＯから時間Ｔｄ２後にＬレベルとなり、内部クロックＣＬＫ＿ＮＯから時間Ｔｄ３すなわち時間Ｔｄｐ後にＬレベルとなる。すなわち、比較信号ＣＯＭＰ２は、式（１）の右辺の時間を模擬する信号である。そして、後述する判定回路１２１６によって比較信号ＣＯＭＰ１，ＣＯＭＰ２の前後関係を検出することにより、式（１）で表わされる条件が満たされているか否かが判定される。
【０１２５】
図１０を参照して、周波数判定回路１２０２に含まれる判定回路１２１６は、ＡＮＤゲート７６２と、ＯＲゲート７６４と、インバータ７６６〜７８４と、ＮＡＮＤゲート７８６と、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ３とからなる。ＡＮＤゲート７６２は、信号ＥＮの反転信号および信号ＭＣＬ１５の論理積を演算して出力する。ＯＲゲート７６４は、ＡＮＤゲート７６２からの出力信号および信号ＡＣＴＰの論理和を演算し、その演算結果を信号ＬＡＴとして出力する。インバータ７６６は、ＯＲゲート７６４からの出力信号を反転して信号／ＬＡＴを出力する。
【０１２６】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、電源ノードとノードＮＤ１との間に並列に接続され、それぞれ信号ＥＮ２，ＭＣＬ１５をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＤ１とＮチャネルＭＯＳトランジスタＮ２との間に接続され、信号ＭＣＬ１５をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ２は、ＮチャネルＭＯＳトランジスタＮ１，Ｎ３の間に接続され、比較信号ＣＯＭＰ１をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ３は、ＮチャネルＭＯＳトランジスタＮ２と接地ノードとの間に接続され、比較信号ＣＯＭＰ２をゲートに受ける。
【０１２７】
インバータ７６８，７７０は、ノードＮＤ１上の信号／ＣＭＰを保持するラッチ回路を構成する。インバータ７７２は、信号ＬＡＴがＬレベルのとき（信号／ＬＡＴがＨレベルのとき）に活性化され、信号／ＣＭＰを反転した信号を出力する。インバータ７７４，７７６は、インバータ７７２からの出力信号を保持するラッチ回路を構成する。インバータ７７８は、信号／ＬＡＴがＬレベルのとき（信号ＬＡＴがＨのとき）に活性化され、インバータ７７４からの出力信号を反転した信号を出力する。
【０１２８】
ＮＡＮＤゲート７８６は、インバータ７８０からの出力信号および信号ＭＣＬ１５の論理積を演算し、その演算結果を反転した信号を出力する。そして、信号ＭＣＬ１５がＨレベルのとき、インバータ７８０およびＮＡＮＤゲート７８６は、インバータ７７８からの出力信号を保持するラッチ回路を構成する。インバータ７８２は、インバータ７８０からの出力信号を反転した信号を出力し、インバータ７８４は、インバータ７８２からの出力信号を反転して信号ＬＯＷＦを出力する。
【０１２９】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１〜Ｎ３で構成される回路によって、比較信号ＣＯＭＰ１，ＣＯＭＰ２の前後関係が検出される。すなわち、信号ＥＮ２がＬレベルの期間にノードＮＤ１が電源電圧レベルにプルアップされており、信号ＥＮ２がＨレベルになった後において、比較信号ＣＯＭＰ１の立下がりが比較信号ＣＯＭＰ２の立上がりよりも早いと、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３は同時にＯＮせず、ノードＮＤ１は電源電圧レベルに維持される。すなわち、信号／ＣＭＰはＨレベルとなる。
【０１３０】
一方、比較信号ＣＯＭＰ１の立下がりが比較信号ＣＯＭＰ２の立上がりよりも遅いと、比較信号ＣＯＭＰ２の立上がりから比較信号ＣＯＭＰ１の立下がりまでの間、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３が同時にＯＮするので、ノードＮＤ１は接地電圧レベルとなる。すなわち、信号／ＣＭＰはＬレベルとなる。
【０１３１】
なお、信号ＭＣＬ１５がＬレベルのとき、すなわち、ＣＡＳレイテンシＣＬが１．５以外のときは、ノードＮＤ１は常時電源電圧レベルにプルアップされ、比較信号ＣＯＭＰ１，ＣＯＭＰ２を用いた式（１）の判定動作は行なわれない。
【０１３２】
このＰチャネルＭＯＳトランジスタＰ１，Ｐ２およびＮチャネルＭＯＳトランジスタＮ１〜Ｎ３で構成される回路による判定動作の結果は、インバータ７７２が活性化されている期間、そのインバータ７７２から出力される。すなわち、判定回路１２１６は、信号ＬＡＴがＬレベルの期間、判定動作を実行する。信号ＬＡＴは、信号ＥＮ，ＡＣＴＰがそれぞれＨレベル，ＬレベルのときにＬレベルとなる信号であるから、判定回路１２１６は、ロウ系が不活性化されている期間の半分の時間だけ動作周波数の判定動作を実行する。
【０１３３】
すなわち、ロウ系が不活性化されている期間において、信号ＥＮがＨレベルになると判定回路１２１６は判定動作を実行し、信号ＥＮがＬレベルになった後信号ＥＮ２がＬレベルになるとノードＮＤ１が電源電圧レベルにプルアップされる。このように、信号ＥＮは、判定回路１２１６をセットするための信号として用いられ、信号ＥＮ２は、判定回路１２１６をリセットするための信号として用いられる。
【０１３４】
図１１，１２は、周波数判定回路１２０２における代表的な信号の動作波形図である。図１１は、低周波時の周波数判定回路１２０２における代表的な信号の動作波形図であり、図１２は、高周波時の周波数判定回路１２０２における代表的な信号の動作波形図である。なお、信号ＭＣＬ１５，ＡＣＴＰは、それぞれＨレベル，Ｌレベルであるとする。すなわち、ＣＡＳレイテンシＣＬは１．５であり、ロウ系は不活性状態であるとする。
【０１３５】
まず、低周波時の動作波形について説明する。図１１を参照して、周波数判定回路１２０２の分周回路１２１２は、時刻Ｔ１における外部クロックＥＸＴＣＬＫの立上がりエッジより時間Ｔａ’戻された内部クロックＣＬＫ＿ＰＯを受けると、信号ＥＮ，ＥＮ２をＨレベルで出力する。信号生成回路１２１４は、その内部クロックＣＬＫ＿ＰＯを受けると、比較信号ＣＯＭＰ１，ＣＯＭＰ２をそれぞれＨレベル，Ｌレベルで出力する。
【０１３６】
一方、信号生成回路１２１４は、時刻Ｔ１における外部クロックＥＸＴＣＬＫの立上がりエッジに対応する内部クロックＣＬＫを受けると、時間Ｔｄ１後に比較信号ＣＯＭＰ１をＬレベルで出力する。また、信号生成回路１２１４は、時刻Ｔ２における外部クロックＥＸＴＣＬＫの立下がりエッジより時間Ｔａ’戻された内部クロックＣＬＫ＿ＮＯを受けると、時間Ｔｄ３後に比較信号ＣＯＭＰ２をＨレベルで出力する。
【０１３７】
ここで、動作周波数が低周波であるので周期Ｔｃｋは長く、比較信号ＣＯＭＰ１の立下がりタイミングは、比較信号ＣＯＭＰ２の立上がりタイミングよりも早く、信号／ＣＭＰはＨレベルのままである。そして、時刻Ｔ３における外部クロックＥＸＴＣＬＫの立上がりエッジより時間Ｔａ’戻された内部クロックＣＬＫ＿ＰＯに応じて信号ＥＮがＬレベルになると、判定回路１２１６は、信号ＬＡＴをＨレベルとし、このときの信号／ＣＭＰのＨレベルの状態をラッチする。これに応じて、判定回路１２１６は、信号ＬＯＷＦをＨレベルで出力する。
【０１３８】
次に、高周波時の動作波形について説明する。図１２を参照して、分周回路１２１２は、時刻Ｔ１における外部クロックＥＸＴＣＬＫの立上がりエッジより時間Ｔａ’戻された内部クロックＣＬＫ＿ＰＯを受けると、信号ＥＮ，ＥＮ２をＨレベルで出力する。信号生成回路１２１４は、その内部クロックＣＬＫ＿ＰＯを受けると、比較信号ＣＯＭＰ１，ＣＯＭＰ２をそれぞれＨレベル，Ｌレベルで出力する。
【０１３９】
一方、信号生成回路１２１４は、時刻Ｔ１における外部クロックＥＸＴＣＬＫの立上がりエッジに対応する内部クロックＣＬＫを受けると、時間Ｔｄ１後に比較信号ＣＯＭＰ１をＬレベルで出力する。また、信号生成回路１２１４は、時刻Ｔ２における外部クロックＥＸＴＣＬＫの立下がりエッジより時間Ｔａ’戻された内部クロックＣＬＫ＿ＮＯを受けると、時間Ｔｄ３後に比較信号ＣＯＭＰ２をＨレベルで出力する。
【０１４０】
ここで、動作周波数が高周波であるので周期Ｔｃｋは短かく、比較信号ＣＯＭＰ１の立下がりタイミングは、比較信号ＣＯＭＰ２の立上がりタイミングよりも遅く、比較信号ＣＯＭＰ２の立上がりに応じて信号／ＣＭＰはＬレベルとなる。そして、時刻Ｔ３における外部クロックＥＸＴＣＬＫの立上がりエッジより時間Ｔａ’戻された内部クロックＣＬＫ＿ＰＯに応じて信号ＥＮがＬレベルになると、判定回路１２１６は、信号ＬＡＴをＨレベルとし、このときの信号／ＣＭＰのＬレベルの状態をラッチする。これに応じて、判定回路１２１６は、信号ＬＯＷＦをＬレベルで出力する。その後、内部クロックＣＬＫ＿ＰＯの立下がりに応じて信号ＥＮ２がＬレベルになると、判定回路１２１６は、信号／ＣＭＰをＨレベルにリセットする。
【０１４１】
図１３は、図４に示したセレクタ１２０４の構成を示す回路図である。
図１３を参照して、セレクタ１２０４は、ＡＮＤゲート７９２，７９４と、ＮＯＲゲート７９６と、インバータ７９８とからなる。ＡＮＤゲート７９２は、信号ＲＤＰ，ＬＯＷＦの論理積を演算して出力する。ＡＮＤゲート７９４は、信号ＬＯＷＦの反転信号および信号ＡＣＴＰの論理積を演算して出力する。ＮＯＲゲート７９６は、ＡＮＤゲート７９２，７９４からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。インバータ７９８は、ＮＯＲゲート７９６からの出力信号を反転して、出力イネーブル信号ＤＬＬＥＮＣＬＫを出力する。
【０１４２】
図１４〜図１８は、図７に示したデータストローブ信号出力回路５００に含まれるクロック発生回路５１０の構成を示す回路図である。
【０１４３】
図１４〜図１８を参照して、クロック発生回路５１０は、／ＣＬＫ＿ＰＥ生成回路５１２と、／ＣＬＫ＿ＮＥ生成回路５１４と、ＣＬＫＯ生成回路５１６と、ＣＱＰ生成回路５１８と、ＣＱＮ生成回路５２０とを含む。
【０１４４】
図１４を参照して、／ＣＬＫ＿ＰＥ生成回路５１２は、ＮＡＮＤゲート５１２１〜５１２３と、遅延回路５１２４〜５１２６と、インバータ５１２７〜５１２９とからなる。ＮＡＮＤゲート５１２１は、ＤＬＬクロックＣＬＫ＿Ｐおよび信号ＤＯＥの論理積を演算し、その演算結果を反転した信号を出力する。遅延回路５１２４は、ＮＡＮＤゲート５１２１からの出力信号を遅延してインバータ５１２７へ出力する。インバータ５１２７は、遅延回路５１２４からの出力信号を反転した信号をノードＮＤ２に出力する。遅延回路５１２５は、ノードＮＤ２上の信号を遅延してインバータ５１２８へ出力する。インバータ５１２８は、遅延回路５１２５からの出力信号を反転した信号を出力する。ＮＡＮＤゲート５１２２は、ノードＮＤ２上の信号およびインバータ５１２８からの出力信号の論理積を演算し、その演算結果を反転して信号／ＣＬＫＦ＿Ｐを出力する。
【０１４５】
また、遅延回路５１２６は、ＮＡＮＤゲート５１２２からの出力信号を遅延してＮＡＮＤゲート５１２３へ出力する。ＮＡＮＤゲート５１２３は、信号／ＣＬＫＦ＿Ｐおよび遅延回路５１２６からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ５１２９は、ＮＡＮＤゲート５１２３からの出力信号を反転して信号／ＣＬＫ＿ＰＥを出力する。
【０１４６】
／ＣＬＫ＿ＰＥ生成回路５１２は、信号ＤＯＥがＨレベルであるとき、ＤＬＬクロックＣＬＫ＿Ｐの立上がりエッジに同期し、遅延回路５１２５による遅延時間の幅を持った立下がりパルス信号／ＣＬＫＦ＿Ｐを生成する。また、／ＣＬＫ＿ＰＥ生成回路５１２は、ＤＬＬクロックＣＬＫ＿Ｐの立上がりエッジに同期し、遅延回路５１２５による遅延時間に遅延回路５１２６による遅延時間がさらに加わった立下がりパルス信号／ＣＬＫ＿ＰＥを生成する。
【０１４７】
以下、／ＣＬＫ＿ＰＥ生成回路５１２の動作について説明する。
信号ＤＯＥがＨレベルであるとき、ＮＡＮＤゲート５１２１はインバータとして作用し、ＤＬＬクロックＣＬＫ＿Ｐは、遅延回路５１２４で遅延され、インバータ５１２７で反転されてノードＮＤ２に出力される。遅延回路５１２５、インバータ５１２８およびＮＡＮＤゲート５１２２で構成される部分は、ノードＮＤ２上の信号の立上がりエッジに同期した、遅延回路５１２５による遅延時間分の立下がりパルスを生成する回路で、これによって信号／ＣＬＫＦ＿Ｐが生成される。そして、ＮＡＮＤゲート５１２３は、信号／ＣＬＫＦ＿Ｐと、信号／ＣＬＫＦ＿Ｐが遅延回路５１２６によって遅延された信号とを受け、信号／ＣＬＫＦ＿Ｐの立下がりエッジから、信号／ＣＬＫＦ＿Ｐが遅延された信号の立上がりエッジまでＨレベルとなる信号を出力する。そして、ＮＡＮＤゲート５１２３から出力された信号は、インバータ５１２９によって反転され、信号／ＣＬＫ＿ＰＥが生成される。
【０１４８】
図１５を参照して、／ＣＬＫ＿ＮＥ生成回路５１４は、ＮＡＮＤゲート５１４１〜５１４３と、遅延回路５１４４〜５１４６と、インバータ５１４７〜５１４９とからなる。／ＣＬＫ＿ＮＥ生成回路５１４は、／ＣＬＫ＿ＰＥ生成回路５１２と同様に、信号ＤＯＥがＨレベルであるとき、ＤＬＬクロックＣＬＫ＿Ｎから立下がりパルス信号／ＣＬＫＦ＿Ｎおよび／ＣＬＫ＿ＮＥを生成する。／ＣＬＫ＿ＮＥ生成回路５１４の構成は、／ＣＬＫ＿ＰＥ生成回路５１２と同じであるので、その説明は繰り返さない。
【０１４９】
図１６を参照して、ＣＬＫＯ生成回路５１６は、ＮＡＮＤゲート５１６１と、インバータ５１６２〜５１６７とからなる。ＮＡＮＤゲート５１６１は、信号／ＣＬＫＦ＿Ｐ，／ＣＬＫＦ＿Ｎの論理積を演算し、その演算結果を反転した信号を出力する。インバータ５１６２は、ＮＡＮＤゲート５１６１からの出力信号を反転した信号を出力する。インバータ５１６３は、インバータ５１６２からの出力信号を反転した信号を出力し、インバータ５１６４は、インバータ５１６３からの出力信号を反転して出力トリガ信号／ＣＬＫＯを出力する。また、インバータ５１６５は、インバータ５１６２からの出力信号を反転した信号を出力し、インバータ５１６６は、インバータ５１６５からの出力信号を反転した信号を出力する。そして、インバータ５１６７は、インバータ５１６６からの出力信号を反転して出力トリガ信号ＣＬＫＯを出力する。
【０１５０】
ＣＬＫＯ生成回路５１６は、／ＣＬＫ＿ＰＥ生成回路５１２および／ＣＬＫ＿ＮＥ生成回路５１４においてそれぞれ生成された立下がりパルス信号／ＣＬＫＦ＿Ｐ，／ＣＬＫＦ＿Ｎに同期する出力トリガ信号ＣＬＫＯおよびそれに相補な出力トリガ信号／ＣＬＫＯを生成する。
【０１５１】
図１７を参照して、ＣＱＰ生成回路５１８は、ＮＡＮＤゲート５１８１〜５１８３と、インバータ５１８４とからなる。ＮＡＮＤゲート５１８１は、信号ＤＯＥ、／ＣＬＫ＿ＮＥ生成回路５１４からの出力信号／ＣＬＫ＿ＮＥおよびＮＡＮＤゲート５１８２からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート５１８２は、／ＣＬＫ＿ＰＥ生成回路５１２からの出力信号／ＣＬＫ＿ＰＥおよびＮＡＮＤゲート５１８１からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート５１８３は、信号／ＣＬＫ＿ＰＥおよびＮＡＮＤゲート５１８２からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ５１８４は、ＮＡＮＤゲート５１８３からの出力信号を反転して制御信号ＣＱＰを出力する。
【０１５２】
ＣＱＰ生成回路５１８は、信号ＤＯＥがＨレベルであるとき、信号／ＣＬＫ＿ＮＥ，／ＣＬＫ＿ＰＥに基づいて制御クロックＣＱＰを生成する。制御クロックＣＱＰは、信号／ＣＬＫ＿ＮＥがＨレベルのときに信号／ＣＬＫ＿ＰＥの立上がりに応じてＨレベルとなり、その後、信号／ＣＬＫ＿ＮＥの立下がりに応じてＬレベルになる信号である。
【０１５３】
以下、ＣＱＰ生成回路５１８の動作について説明する。
以下の説明においては、信号ＤＯＥは常にＨレベルであるとして、まず、信号／ＣＬＫ＿ＮＥ，／ＣＬＫ＿ＰＥがそれぞれＨレベル，Ｌレベルの状態にあるとする。このとき、ＮＡＮＤゲート５１８２の出力ノードはＨレベル、ＮＡＮＤゲート５１８１の出力ノードはＬレベル、ＮＡＮＤゲート５１８３の出力ノードはＨレベルとなっており、したがって、制御クロックＣＱＰはＬレベルである。この状態から信号／ＣＬＫ＿ＰＥがＨレベルになると、ＮＡＮＤゲート５１８３の出力ノードがＬレベルとなり、制御クロックＣＱＰはＨレベルになる。このとき、ＮＡＮＤゲート５１８１，５１８２の出力ノードの状態は、制御信号／ＣＬＫ＿ＰＥの状態変化によって変わらず、制御クロックＣＱＰはＨレベルに保持される。
【０１５４】
次に、この状態で信号／ＣＬＫ＿ＮＥがＬレベルになると、ＮＡＮＤゲート５１８１の出力ノードがＨレベルになり、ＮＡＮＤゲート５１８２の出力ノードはＬレベルになる。そうすると、ＮＡＮＤゲート５１８３の出力ノードがＨレベルに反転し、制御クロックＣＱＰはＬレベルになる。
【０１５５】
そして、この後、信号／ＣＬＫ＿ＮＥが再びＨレベルになっても、各ＮＡＮＤゲートの出力ノードの状態は変わらず、制御クロックＣＱＰはＬレベルに保持される。さらに、その後、信号／ＣＬＫ＿ＰＥがＬレベルになると、ＮＡＮＤゲート５１８２の出力ノードの状態がＨレベルとなり、ＮＡＮＤゲート５１８１の出力ノードの状態はＬレベルとなるが、信号／ＣＬＫ＿ＰＥがＬレベルであるためＮＡＮＤゲート５１８３の出力ノードの状態はＨレベルであり、したがって制御クロックＣＱＰはＬレベルのままとなる。
【０１５６】
図１８を参照して、ＣＱＮ生成回路５２０は、ＮＡＮＤゲート５２０１〜５２０３と、インバータ５２０４とからなる。ＣＱＮ生成回路５２０は、信号ＤＯＥがＨレベルであるとき、信号／ＣＬＫ＿ＰＥ，／ＣＬＫ＿ＮＥに基づいて制御クロックＣＱＮを生成する。制御クロックＣＱＮは、信号／ＣＬＫ＿ＰＥがＨレベルのときに信号／ＣＬＫ＿ＮＥの立上がりに応じてＨレベルとなり、その後、信号／ＣＬＫ＿ＰＥの立下がりに応じてＬレベルになる信号である。ＣＱＮ生成回路５２０の構成は、制御信号／ＣＬＫ＿ＰＥ，／ＣＬＫ＿ＮＥが入れ替わっている以外はＣＱＰ生成回路５１８と同じであるので、その説明は繰り返さない。
【０１５７】
図１９は、このクロック発生回路５１０における代表的な信号の動作波形図である。
【０１５８】
図１９を参照して、ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎは、それぞれ外部クロックＥＸＴＣＬＫの立上がりエッジ／立下がりエッジから時間Ｔａだけ戻されている。クロック発生回路５１０は、ＤＬＬクロックＣＬＫ＿Ｐの立上がりエッジに対応して信号／ＣＬＫ＿ＰＥをＬレベルとし（符号Ａ）、同時に、パルス信号である出力トリガ信号ＣＬＫＯを発生する（符号Ｂ）。そして、クロック発生回路５１０は、信号／ＣＬＫ＿ＰＥの立上がりに対応してＨレベルとなる制御クロックＣＱＰを発生し（符号Ｃ）、信号／ＣＬＫ＿ＮＥの立下がりに応じて制御クロックＣＱＰをＬレベルとする（符号Ｄ）。
【０１５９】
ここで注目すべきは、出力トリガ信号ＣＬＫＯは、信号／ＣＬＫ＿ＰＥがＬレベルの期間に包含されるパルス信号であることであり、さらに、制御クロックＣＱＰは、信号／ＣＬＫ＿ＰＥがＨレベルになることに対応して生成される信号であることである。すなわち、クロック発生回路５１０は、信号ＱＳＯＥをシフトするための制御クロックＣＱＰと、信号ＱＳＯＥがシフトされた信号ＱＳＯＥ１，ＱＳＯＥ２に基づいて生成されるデータストローブ信号ＤＱＳの出力タイミングを決める出力トリガ信号ＣＬＫＯとが重ならないように各信号を生成している。このようにして、クロック発生回路５１０は、内部における信号シフトと外部への信号出力とのタイミングの整合を図っている。制御クロックＣＱＮおよび出力トリガ信号ＣＬＫＯの関係についても同様である。
【０１６０】
なお、時間Ｔａは、データ出力回路２００において読出データが増幅回路３６２，３６４に取込まれてから出力データラッチ回路３０２に到達するまでの伝播時間をＴｂとし、出力データラッチ回路３０２から出力ドライバ３０４を介して外部にデータＤＱが出力されるまでの時間をＴｃとすると、Ｔａ＞Ｔｂ＋Ｔｃを満たす必要がある。
【０１６１】
図２０〜図２３は、図７に示したＱＳＯＥシフト回路５０２の構成を示す回路図である。
【０１６２】
図２０〜図２３を参照して、ＱＳＯＥシフト回路５０２は、ＣＱＮＤ生成回路５３０と、ＣＱＰＤ生成回路５３２と、シフト回路５３４と、信号生成回路５３６とを含む。
【０１６３】
図２０を参照して、ＣＱＮＤ生成回路５３０は、ＮＡＮＤゲート５３０２と、インバータ５３０４とからなる。ＮＡＮＤゲート５３０２は、制御信号ＣＱＮおよび信号ＤＯＥの論理積を演算し、その演算結果を反転して信号／ＣＱＮＤを出力する。インバータ５３０４は、信号／ＣＱＮＤを反転して信号ＣＱＮＤを出力する。
【０１６４】
図２１を参照して、ＣＱＰＤ生成回路５３２は、ＮＡＮＤゲート５３２２と、インバータ５３２４とからなる。ＮＡＮＤゲート５３２２は、制御信号ＣＱＰおよび信号ＤＯＥの論理積を演算し、その演算結果を反転して信号／ＣＱＰＤを出力する。インバータ５３２４は、信号／ＣＱＰＤを反転して信号ＣＱＰＤを出力する。
【０１６５】
信号ＤＯＥがＨレベルであるとき、ＣＱＮＤ生成回路５３０は、制御クロックＣＱＮを取込んで信号ＣＱＮＤ，／ＣＱＮＤを生成し、ＣＱＰＤ生成回路５３２は、制御クロックＣＱＰを取込んで信号ＣＱＰＤ，／ＣＱＰＤを生成する。
【０１６６】
図２２を参照して、シフト回路５３４は、ＲＥＡＤ制御回路４００から受ける信号ＱＳＯＥを反転した信号を出力するインバータ５３４５と、トランスファゲート５３４１〜５３４４とを含む。
【０１６７】
トランスファゲート５３４１は、インバータ５３４６，５３４８およびＮＡＮＤゲート５３４７からなる。インバータ５３４６は、ＣＱＮＤ生成回路５３０によって生成される信号／ＣＱＮＤがＬレベルのとき（信号ＣＱＮＤがＨレベルのとき）活性化され、インバータ５３４５からの出力信号を反転して信号ＱＳＯＥＤ０を出力する。ＮＡＮＤゲート５３４７は、信号ＤＯＥおよびインバータ５３４６からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ５３４８は、信号ＣＱＮＤがＬレベルのとき（信号／ＣＱＮＤがＨレベルのとき）活性化され、ＮＡＮＤゲート５３４７からの出力信号を反転した信号をＮＡＮＤゲート５３４７へ出力する。
【０１６８】
トランスファゲート５３４２は、インバータ５３４９，５３５１およびＮＡＮＤゲート５３５０からなる。インバータ５３４９は、ＣＱＰＤ生成回路５３２によって生成される信号／ＣＱＰＤがＬレベルのとき（信号ＣＱＰＤがＨレベルのとき）活性化され、トランスファゲート５３４１からの出力信号を反転して信号ＱＳＯＥＤ１を出力する。ＮＡＮＤゲート５３５０は、信号ＤＯＥおよびインバータ５３４９からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ５３５１は、信号ＣＱＰＤがＬレベルのとき（信号／ＣＱＰＤがＨレベルのとき）活性化され、ＮＡＮＤゲート５３５０からの出力信号を反転した信号をＮＡＮＤゲート５３５０へ出力する。
【０１６９】
トランスファゲート５３４３は、インバータ５３５２，５３５４およびＮＡＮＤゲート５３５３からなる。また、トランスファゲート５３４４は、インバータ５３５５，５３５７およびＮＡＮＤゲート５３５６からなる。トランスファゲート５３４３，５３４４は、それぞれ信号ＱＳＯＥ２，ＱＳＯＥ３を出力する点でそれぞれトランスファゲート５３４１，５３４２と異なるが、その構成は、トランスファゲート５３４１，５３４２とぞれぞれ同じであるので、説明は繰り返さない。
【０１７０】
シフト回路５３４においては、制御クロックＣＱＮがＨレベルのときに入力ノードの信号を出力ノードに出力するトランスファゲート５３４１，５３４３と、制御クロックＣＱＰがＨレベルのときに入力ノードの信号を出力ノードに出力するトランスファゲート５３４２，５３４４とが交互に配置され、交互に受ける制御クロックＣＱＰ，ＣＱＮに応じて、信号ＱＳＯＥが順次シフトされた信号ＱＳＯＥＤ０〜ＱＳＯＥＤ３が生成される。
【０１７１】
以下、シフト回路５３４の具体的な動作について説明する。
信号ＤＯＥは常にＨレベルであるとする。信号ＱＳＯＥがＲＥＡＤ制御回路４００から出力された後、ＣＱＮＤ回路５３０が制御クロックＣＱＮを受けて信号ＣＱＮＤがＨレベルになると（信号／ＣＱＮＤはＬレベル）、１段目のトランスファゲート５３４１におけるインバータ５３４６が活性化される。そして、インバータ５３４６は、インバータ５３４５によって信号ＱＳＯＥが反転された信号を取込んで反転し、信号ＱＳＯＥＤ０を出力する。また、ＮＡＮＤゲート５３４７の出力ノードには、信号ＱＳＯＥＤ０が反転された信号が出力される。なお、信号ＣＱＮＤがＨレベルの期間は、インバータ５３４８は不活性化されている。
【０１７２】
信号ＣＱＮＤがＬレベルになると（信号／ＣＱＮＤはＨレベル）、インバータ５３４６は不活性化されるが、インバータ５３４８が活性化され、インバータ５３４８とＮＡＮＤゲート５３４７とによってラッチが構成される。したがって、信号ＱＳＯＥＤ０およびＮＡＮＤゲート５３４７の出力ノードの状態は保持される。
【０１７３】
続いて、信号ＣＱＰＤがＨレベルになると（信号／ＣＱＰＤはＬレベル）、２段目のトランスファゲート５３４２において、インバータ５３４９が活性化される。インバータ５３４９は、トランスファゲート５３４１から出力された信号を反転し、信号ＱＳＯＥＤ１を出力する。また、ＮＡＮＤゲート５３５０の出力ノードには、信号ＱＳＯＥＤ１が反転された信号が出力される。なお、信号ＣＱＰＤがＨレベルの期間は、インバータ５３５１は不活性化されている。
【０１７４】
信号ＣＱＰＤがＬレベルになると（信号／ＣＱＰＤはＨレベル）、インバータ５３４９は不活性化されるが、インバータ５３５１が活性化され、インバータ５３５１とＮＡＮＤゲート５３５０とによってラッチが構成される。したがって、信号ＱＳＯＥＤ１およびＮＡＮＤゲート５３５０の出力ノードの状態は保持される。
【０１７５】
以下、トランスファゲート５３４３，５３４４においても同様に、制御クロックＣＱＮ，ＣＱＰに応じて信号の遷移が行なわれ、トランスファゲート５３４３，５３４４からそれぞれ信号ＱＳＯＥＤ２，ＱＳＯＥＤ３が順次出力される。
【０１７６】
このようにして、シフト回路５３４は、制御クロックＣＱＮ，ＣＱＰに同期して、ＲＥＡＤ制御回路４００から出力された信号ＱＳＯＥを順次シフトした信号ＱＳＯＥＤ０〜ＱＳＯＥＤ３を生成する。
【０１７７】
図２３を参照して、信号生成回路５３６は、ＮＯＲゲート５３６１〜５３６６と、ＮＡＮＤゲート５３６７〜５３７２と、ＡＮＤゲート５３７３〜５３７６と、インバータ５３７７〜５３８０とからなる。
【０１７８】
ＮＯＲゲート５３６１は、信号ＱＳＯＥ，ＱＳＯＥＤ０，ＱＳＯＥＤ１の論理和を演算し、その演算結果を反転した信号を出力する。インバータ５３７７は、ＮＯＲゲート５３６１からの出力信号を反転して信号ＯＥＡ１５を出力する。ＮＯＲゲート５３６２は、信号ＱＳＯＥＤ０，ＱＳＯＥＤ１の論理和を演算し、その演算結果を反転した信号を出力する。ＮＯＲゲート５３６３は、信号ＱＳＯＥＤ１，ＱＳＯＥＤ２の論理和を演算し、その演算結果を反転した信号を出力する。ＮＯＲゲート５３６３は、信号ＱＳＯＥＤ２，ＱＳＯＥＤ３の論理和を演算し、その演算結果を反転した信号を出力する。
【０１７９】
インバータ５３７８は、ＮＯＲゲート５３６２からの出力信号を反転して信号ＯＥＢ１５を出力する。ＮＡＮＤゲート５３６７は、ＮＯＲゲート５３６２，５３６３からの出力信号の論理積を演算し、その演算結果を反転して信号ＯＥＡ２０を出力する。インバータ５３７９は、ＮＯＲゲート５３６３からの出力信号を反転して信号ＯＥＢ２０を出力する。ＮＡＮＤゲート５３６８は、ＮＯＲゲート５３６３，５３６４からの出力信号の論理積を演算し、その演算結果を反転して信号ＯＥＡ２５を出力する。インバータ５３８０は、ＮＯＲゲート５３６４からの出力信号を反転して信号ＯＥＢ２５を出力する。
【０１８０】
また、ＮＡＮＤゲート５３６９は、信号ＯＥＡ１５およびＲＥＡＤ制御回路４００から受ける信号ＭＣＬ１５の論理積を演算し、その演算結果を反転した信号を出力する。ＡＮＤゲート５３７３は、信号ＯＥＡ２０およびＲＥＡＤ制御回路４００から受ける信号ＭＣＬ２０の論理積を演算して出力する。ＡＮＤゲート５３７４は、信号ＯＥＡ２５およびＲＥＡＤ制御回路４００から受ける信号ＭＣＬ２５の論理積を演算して出力する。ＮＯＲゲート５３６５は、ＡＮＤゲート５３７３，５３７４からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート５３７０は、ＮＡＮＤゲート５３６９およびＮＯＲゲート５３６５からの出力信号の論理積を演算し、その演算結果を反転して信号ＱＳＯＥ１を出力する。
【０１８１】
ＮＡＮＤゲート５３７１は、信号ＯＥＢ１５，ＭＣＬ１５の論理積を演算し、その演算結果を反転した信号を出力する。ＡＮＤゲート５３７５は、信号ＯＥＢ２０，ＭＣＬ２０の論理積を演算して出力する。ＡＮＤゲート５３７６は、信号ＯＥＢ２５，ＭＣＬ２５の論理積を演算して出力する。ＮＯＲゲート５３６６は、ＡＮＤゲート５３７５，５３７６からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート５３７２は、ＮＡＮＤゲート５３７１およびＮＯＲゲート５３６６からの出力信号の論理積を演算し、その演算結果を反転して信号ＱＳＯＥ２を出力する。
【０１８２】
ここで、信号ＭＣＬ１５，ＭＣＬ２０，ＭＣＬ２５は、ＲＥＡＤ制御回路４００から受ける信号ＭＣＬに含まれる信号であって、それぞれＣＡＳレイテンシＣＬが１．５、２．０および２．５に設定されるときにＨレベルとなる。
【０１８３】
信号生成回路５３６は、信号ＱＳＯＥが順次シフトされた信号ＱＳＯＥＤ０〜ＱＳＯＥＤ３を用い、ＣＡＳレイテンシに応じて（ここでは１．５、２．０および２．５のいずれか）“ｐｒｅａｍｂｌｅ”期間を決めるための信号ＱＳＯＥ１およびデータストローブ信号ＤＱＳがデータＤＱと同期して遷移する期間を決めるための信号ＱＳＯＥ２を生成する。
【０１８４】
以下、信号生成回路５３６における各信号について説明する。
信号ＯＥＡ１５は、ＲＥＡＤ制御回路４００から受ける信号ＱＳＯＥがＨレベルになってから信号ＱＳＯＥＤ１がＬレベルになるまでＨレベルとなる信号である。信号ＯＥＢ１５は、信号ＱＳＯＥＤ０がＨレベルになってから信号ＱＳＯＥＤ１がＬレベルになるまでＨレベルとなる信号である。
【０１８５】
信号ＯＥＡ２０は、信号ＱＳＯＥＤ０がＨレベルになってから信号ＱＳＯＥＤ２がＬレベルになるまでＨレベルとなる信号である。信号ＯＥＢ２０は、信号ＱＳＯＥＤ１がＨレベルになってから信号ＱＳＯＥＤ２がＬレベルになるまでＨレベルとなる信号である。
【０１８６】
信号ＯＥＡ２５は、信号ＱＳＯＥＤ１がＨレベルになってから信号ＱＳＯＥＤ３がＬレベルになるまでＨレベルとなる信号である。信号ＯＥＢ２５は、信号ＱＳＯＥＤ２がＨレベルになってから信号ＱＳＯＥＤ３がＬレベルになるまでＨレベルとなる信号である。
【０１８７】
したがって、ＣＡＳレイテンシＣＬが１．５のときは、信号ＱＳＯＥ１は信号ＯＥＡ１５によって構成され、信号ＱＳＯＥ２は信号ＯＥＢ１５によって構成される。また、ＣＡＳレイテンシが２．０のときは、信号ＱＳＯＥ１は信号ＯＥＡ２０によって構成され、信号ＱＳＯＥ２は信号ＯＥＢ２０によって構成される。さらに、ＣＡＳレイテンシが２．５のときは、信号ＱＳＯＥ１は信号ＯＥＡ２５によって構成され、信号ＱＳＯＥ２は信号ＯＥＢ２５によって構成される。なお、信号ＱＳＯＥに対応する信号ＱＳＯＥ１，２の具体的な信号波形は、後ほど、データストローブ信号出力回路５００における各信号の全体のタイミングチャート（ＣＡＳレイテンシＣＬが１．５の場合）において示される。
【０１８８】
図２４は、図７に示した出力データ発生回路５０４の構成を示す回路図である。
【０１８９】
図２４を参照して、出力データ発生回路５０４は、インバータ５０４１〜５０４５と、ＮＡＮＤゲート５０４６〜５０５５とからなる。インバータ５０４１は、信号ＭＣＬ２０を反転して信号／ＭＣＬ２０を出力する。インバータ５０４２は、制御信号ＣＱＰを反転した信号を出力する。ＮＡＮＤゲート５０４６は、インバータ５０４２およびＮＡＮＤゲート５０４７からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ５０４３は、制御信号ＣＱＮを反転した信号を出力する。ＮＡＮＤゲート５０４７は、インバータ５０４３およびＮＡＮＤゲート５０４６からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。
【０１９０】
ＮＡＮＤゲート５０４８は、信号／ＭＣＬ２０およびＮＡＮＤゲート５０４６からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート５０４９は、信号ＭＣＬ２０およびＮＡＮＤゲート５０４７からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート５０５０は、ＮＡＮＤゲート５０４８，５０４９からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート５０５１は、信号ＱＳＯＥ２およびＮＡＮＤゲート５０５０からの出力信号の論理積を演算し、その演算結果を反転した信号出力する。
【０１９１】
インバータ５０４４は、ＮＡＮＤゲート５０５１からの出力信号を反転した信号を出力する。ＮＡＮＤゲート５０５２は、インバータ５０４４からの出力信号および信号ＱＳＯＥ１の論理積を演算し、その演算結果を反転した信号を出力する。インバータ５０４５は、ＮＡＮＤゲート５０４４からの出力信号を反転して信号ＲＤＡを出力する。
【０１９２】
ＮＡＮＤゲート５０５３は、ＮＡＮＤゲート５０５１からの出力信号および信号ＱＳＯＥ１の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート５０５４は、信号ＱＳＯＥ２の反転信号および信号ＭＣＬ１５，ＱＳＯＥの論理積を演算し、その演算結果を反転して信号／ＱＳＯＥＦを出力する。ＮＡＮＤゲート５０５５は、ＮＡＮＤゲート５０５３，５０５４からの出力信号の論理積を演算し、その演算結果を反転して信号／ＲＤＡを出力する。
【０１９３】
出力データ発生回路５０４は、制御クロックＣＱＰ，ＣＱＮに基づいて、データストローブ信号ＤＱＳの原信号なる信号ＲＤＡ，／ＲＤＡを生成する。
【０１９４】
ここで、データストローブ信号ＤＱＳの発生の起点はＣＡＳレイテンシに応じて決まるため、信号ＲＤＡ，／ＲＤＡの発生の起点とする制御クロックＣＱＰ，ＣＱＮのいずれかをＣＡＳレイテンシＣＬに応じて選択し、選択された制御クロックを起点として信号ＲＤＡ，／ＲＤＡを生成する必要がある。すなわち、ＣＡＳレイテンシＣＬが整数時は、制御クロックＣＱＮが起点とされ、ＣＡＳレイテンシＣＬが半整数時は、制御クロックＣＱＰが起点とされる必要がある。出力データ発生回路５０４において、ＮＡＮＤゲート５０５０までの前段の回路は、ＣＡＳレイテンシＣＬに応じて信号ＲＤＡ，／ＲＤＡの生成トリガを制御クロックＣＱＰ，ＣＱＮのいずれかから選択するための回路である。
【０１９５】
一方、ＮＡＮＤゲート５０５１以降の後段の回路は、前段の回路において選択された制御クロックに応じて、信号ＱＳＯＥ１，２に基づいて信号ＲＤＡ，／ＲＤＡを生成するための回路である。
【０１９６】
以下、出力データ発生回路５０４の動作について説明する。
ＣＡＳレイテンシＣＬは１．５であるとする。すなわち、信号ＭＣＬ２０，／ＭＣＬ２０は、それぞれＬレベル，Ｈレベルである。制御クロックＣＱＰが入力されると、インバータ５０４２の出力ノードはＬレベルとなり、これによってＮＡＮＤゲート５０４６，５０４８，５０５０の出力ノードは、それぞれＨレベル，Ｌレベル，Ｈレベルとなる。また、ＮＡＮＤゲート５０４７の出力ノードはＬレベルであるため、この後、制御クロックＣＱＰがＬレベルとなってもＮＡＮＤゲート５０４６の出力ノードの状態は保持され、したがって、ＮＡＮＤゲート５０４８，５０５０の出力ノードの状態も保持される。
【０１９７】
次に、制御クロックＣＱＮが入力されると、ＮＡＮＤゲート５０４７の出力ノードはＨレベルとなり、ＮＡＮＤゲート５０４６の出力ノードはＬレベル、ＮＡＮＤゲート５０４８の出力ノードはＨレベルとなる。また、信号ＭＣＬ２０はＬレベルであるので、ＮＡＮＤゲート５０４９の出力ノードはＨレベルである。したがって、ＮＡＮＤゲート５０５０の出力ノードは、ＨレベルからＬレベルとなる。
【０１９８】
このように、ＣＡＳレイテンシＣＬが１．５のときは、ＮＡＮＤゲート５０５０の出力ノードの状態は、制御クロックＣＱＰに応じてＨレベルとなり、制御クロックＣＱＮに応じてＬレベルとなる。ＣＡＳレイテンシＣＬが２．５のときも同様である。一方、ＣＡＳレイテンシが２．０のときは、ＮＡＮＤゲート５０５０の出力ノードの状態は、制御クロックＣＱＮに応じてＨレベルとなり、制御クロックＣＱＰに応じてＬレベルとなる。
【０１９９】
次に、後段の回路についてであるが、信号ＱＳＯＥ２がＨレベルのとき、ＮＡＮＤゲート５０５１は、ＮＡＮＤゲート５０５０からの出力信号を反転して出力するインバータとして機能する。また、ＮＡＮＤゲート５０５４の出力信号である信号／ＱＳＯＥＦはＨレベルとなり、ＮＡＮＤゲート５０５５も、ＮＡＮＤゲート５０５３からの信号を反転して出力するインバータとして機能する。したがって、信号ＱＳＯＥ２がＨレベルのとき、信号ＱＳＯＥ１はＨレベルであるので、ＮＡＮＤゲート５０５０から出力された信号は、信号ＲＤＡおよび信号ＲＤＡの反転信号／ＲＤＡとして、出力データ発生回路５０４から出力される。
【０２００】
一方、信号ＱＳＯＥ２がＬレベルのとき、信号ＲＤＡはＬレベルとなる。信号／ＲＤＡについては、ＣＡＳレイテンシが１．５の場合と２．０または２．５の場合とで動作が異なる。ＣＡＳレイテンシが１．５のときは、信号ＱＳＯＥがＨレベルになると、信号／ＱＳＯＥＦがＬレベルとなって、信号／ＲＤＡはＨレベルとなる。ＣＡＳレイテンシが２．０または２．５のときは、信号／ＱＳＯＥＦは常時Ｈレベルとなり、ＮＡＮＤゲート５０５５は、インバータとして機能する。したがって、信号ＱＳＯＥ１がＨレベルになると、信号／ＲＤＡはＨレベルとなる。
【０２０１】
なお、信号ＲＤＡ，／ＲＤＡの信号波形については、後ほど、データストローブ信号出力回路５００における各信号の全体のタイミングチャート（ＣＡＳレイテンシＣＬが１．５の場合）において説明する。
【０２０２】
図２５，図２６は、図７に示した出力データラッチ回路５０６の構成を示す回路図である。
【０２０３】
図２５，図２６を参照して、出力データラッチ回路５０６は、ＲＥＳ生成回路５４０と、出力ラッチ回路５４２とを含む。
【０２０４】
図２５を参照して、ＲＥＳ生成回路５４０は、ＮＯＲゲート５４０２と、インバータ５４０４と、ＮＡＮＤゲート５４０６とからなる。ＮＯＲゲート５４０２は、出力ラッチ回路５４２からの出力信号である信号／ＲＤＨ，／ＲＤＬの論理和を演算し、その演算結果を反転した信号を出力する。インバータ５４０４は、ＮＯＲゲート５４０２からの出力信号を反転した信号を出力する。ＮＡＮＤゲート５４０６は、信号ＤＯＥおよびインバータ５４０４からの出力信号の論理積を演算し、その演算結果を反転して信号ＲＥＳを出力する。
【０２０５】
ＲＥＳ生成回路５４０は、出力ラッチ回路５４２によって生成される信号／ＲＤＨ，／ＲＤＬのいずれかがＨレベルとなったとき、Ｌレベルの信号ＲＥＳを出力する。そして、後述するように、信号ＲＥＳがＬレベルであるとき、出力ラッチ回路５４２において信号／ＲＤＨ，／ＲＤＬがラッチされる。
【０２０６】
図２６を参照して、出力ラッチ回路５４２は、クロックドインバータ５４２２，５４２６，５４４２，５４４６と、ＮＯＲゲート５４２４，５４４４とからなる。クロックドインバータ５４２２は、出力トリガ信号ＣＬＫＯ，／ＣＬＫＯをクロック入力として受けて動作し、信号ＲＤＡを反転して信号／ＲＤＨを出力する。ＮＯＲゲート５４２４は、信号／ＲＤＨ，ＲＥＳの論理和を演算し、その演算結果を反転した信号を出力する。クロックドインバータ５４２６は、出力トリガ信号ＣＬＫＯ，／ＣＬＫＯをクロック入力として受けてクロックドインバータ５４２２，５４４２と逆位相で動作し、ＮＯＲゲート５４２４からの出力信号を反転して信号／ＲＤＨを出力する。
【０２０７】
クロックドインバータ５４４２は、出力トリガ信号ＣＬＫＯ，／ＣＬＫＯをクロック入力として受けて動作し、信号／ＲＤＡを反転して信号／ＲＤＬを出力する。ＮＯＲゲート５４４４は、信号／ＲＤＬ，ＲＥＳの論理和を演算し、その演算結果を反転した信号を出力する。クロックドインバータ５４４６は、出力トリガ信号ＣＬＫＯ，／ＣＬＫＯをクロック入力として受けてクロックドインバータ５４２２，５４４２と逆位相で動作し、ＮＯＲゲート５４４４からの出力信号を反転して信号／ＲＤＬを出力する。
【０２０８】
出力ラッチ回路５４２は、それぞれＨレベル，Ｌレベルの出力トリガ信号ＣＬＫＯ，／ＣＬＫＯを受けると、信号ＲＤＡ，／ＲＤＡをそれぞれ反転して信号／ＲＤＨ，／ＲＤＬを出力ノード上に出力する。そして、出力トリガ信号ＣＬＫＯ，／ＣＬＫＯが反転すると、クロックドインバータ５４２２，５４４２は不活性化されるが、クロックドインバータ５４２６，５４４６が活性化し、また、出力データ発生回路５０４から信号ＲＤＡ，／ＲＤＡが出力されているときは、信号／ＲＤＨ，／ＲＤＬは相補な信号となって信号ＲＥＳはＬレベルとなるので、ＮＡＮＤゲート５４２４およびクロックドインバータ５４２６によって信号／ＲＤＨがラッチされ、ＮＡＮＤゲート５４４４およびクロックドインバータ５４４６によって信号／ＲＤＬがラッチされる。
【０２０９】
このようにして、出力データラッチ回路５０６は、出力トリガ信号ＣＬＫＯ，／ＣＬＫＯをトリガとして信号／ＲＤＨ，／ＲＤＬを出力ドライバ５０８へ出力する。
【０２１０】
図２７は、図７に示した出力ドライバ５０８の回路構成を示す回路図である。図２７を参照して、出力ドライバ５０８は、ＰチャネルＭＯＳトランジスタ５０８１と、ＮチャネルＭＯＳトランジスタ５０８２と、インバータ５０８３〜５０８５とからなる。インバータ５０８３は、信号／ＲＤＨを反転した信号を出力し、インバータ５０８４は、インバータ５０８３からの出力信号を反転した信号を出力する。ＰチャネルＭＯＳトランジスタ５０８１は、電源ノード５０８６およびノードＮＤ４に接続され、インバータ５０８４からの出力信号をゲートに受ける。インバータ５０８５は、信号／ＲＤＬを反転した信号を出力する。ＮチャネルＭＯＳトランジスタ５０８２は、ノードＮＤ４および接地ノード５０８７に接続され、インバータ５０８５からの出力信号をゲートに受ける。
【０２１１】
信号／ＲＤＨ，／ＲＤＬがともにＨレベルであるとき、ＰチャネルＭＯＳトランジスタ５０８１およびＮチャネルＭＯＳトランジスタ５０８２の入力ゲートはそれぞれＨレベル，Ｌレベルとなるので、出力ノードはハイインピーダンス状態となる。
【０２１２】
信号／ＲＤＨ，／ＲＤＬがそれぞれＨレベル，Ｌレベルであるときは、ＰチャネルＭＯＳトランジスタ５０８１およびＮチャネルＭＯＳトランジスタ５０８２の入力ゲートはそれぞれＨレベル，Ｈレベルとなるので、出力ノードはＬレベルとなる。
【０２１３】
信号／ＲＤＨ，／ＲＤＬがそれぞれＬレベル，Ｈレベルであるときは、ＰチャネルＭＯＳトランジスタ５０８１およびＮチャネルＭＯＳトランジスタ５０８２の入力ゲートはそれぞれＬレベル，Ｌレベルとなるので、出力ノードはＨレベルとなる。
【０２１４】
図２８は、以上説明してきたデータストローブ信号出力回路５００における代表的な信号の動作波形図である。
【０２１５】
図２８を参照して、この動作波形図においては、時刻Ｔ１においてＲＥＡＤコマンドが読込まれ、その１．５サイクル後の時刻Ｔ４においてデータＤＱの出力が開始される場合が示されている。すなわち、ＣＡＳレイテンシＣＬが１．５の場合が示されている。また、上述した式（１）の条件が満たされる低周波時の動作波形図が示されている。
【０２１６】
ＤＬＬクロックＣＬＫ＿Ｐは、外部クロックＥＸＴＣＬＫの立上がりエッジより時間Ｔａ戻されて生成される。また、ＤＬＬクロックＣＬＫ＿Ｎは、外部クロックＥＸＴＣＬＫの立下がりエッジより時間Ｔａ戻されて生成される。
【０２１７】
信号／ＣＬＫ＿ＰＥは、ＤＬＬクロックＣＬＫ＿Ｐの立上がりに応じて立下がり、所定の立下がり幅を持った信号である。また、信号／ＣＬＫ＿ＮＥは、ＤＬＬクロックＣＬＫ＿Ｎの立上がりに応じて立下がり、所定の立下がり幅を持った信号である。
【０２１８】
制御クロックＣＱＰは、信号／ＣＬＫ＿ＰＥの立上がりに応じて立上がり、信号／ＣＬＫ＿ＮＥの立下がりに応じて立下がる。また、制御クロックＣＱＮは、信号／ＣＬＫ＿ＮＥの立上がりに応じて立上がり、信号／ＣＬＫ＿ＰＥの立下がりに応じて立下がる。
【０２１９】
出力トリガ信号ＣＬＫＯは、ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎの立上がりに応じて立上がり、所定のパルス幅を有する半サイクルのクロック信号である。ここで、出力トリガ信号ＣＬＫＯは、パルス幅が信号／ＣＬＫ＿ＰＥ，／ＣＬＫ＿ＮＥの立下がり区間に包含されるように生成されており、制御クロックＣＱＰ，ＣＱＮと重ならないように生成されていることが特徴的である。
【０２２０】
ＲＥＡＤ制御回路４００から受ける信号ＱＳＯＥは、時刻Ｔ１においてＲＥＡＤコマンドを受付けた後、（バースト長ＢＬ／２）サイクルの期間Ｈレベルとなる信号である。ここでは、バースト長ＢＬは４に設定されており、信号ＱＳＯＥは、時刻Ｔ５，Ｔ６間においてＬレベルとなる。信号ＱＳＯＥ１は、信号ＱＳＯＥに応じてＨレベルとなり、（バースト長ＢＬ／２＋１）サイクル後の制御クロックＣＱＰに応じてＬレベルとなる（時刻Ｔ７近傍）。信号ＱＳＯＥ２は、ＲＥＡＤコマンドを受付けた後の最初のＤＬＬクロックＣＬＫ＿Ｎに基づいて生成される制御クロックＣＱＮに応じてＨレベルとなり（時刻Ｔ２近傍）、信号ＱＳＯＥ１と同時にＬレベルとなる。信号／ＱＳＯＥＦは、信号ＱＳＯＥに応じてＬレベルとなり、信号ＱＳＯＥ２に応じてＨレベルとなる。
【０２２１】
信号ＲＤＡは、信号ＱＳＯＥ１がＨレベルであるときに出力され得る信号であって、信号ＱＳＯＥ２がＬレベルであるときはＬレベルであり、信号ＱＳＯＥ２がＨレベルになると、次の制御クロックＣＱＰから、制御クロックＣＱＰ，ＣＱＮの立上がりエッジに同期して立上がりおよび立下がりを繰返す（時刻Ｔ３近傍〜時刻Ｔ６近傍）。なお、信号ＲＤＡは、信号ＱＳＯＥ１がＬレベルであるときは、Ｌレベルとなる。
【０２２２】
信号／ＲＤＡは、信号／ＱＳＯＥＦがＬレベルになるのに応じてＨレベルとなる。そして、信号ＱＳＯＥ２がＨレベルになると、次の制御クロックＣＱＰから、制御クロックＣＱＰ，ＣＱＮの立上がりエッジに同期して立下がりおよび立上がりを繰返す（時刻Ｔ３近傍〜時刻Ｔ７近傍）。
【０２２３】
信号／ＲＤＨ，／ＲＤＬは、これまで上述した信号が制御クロックＣＱＰ，ＣＱＮに同期して動作していたのに対し、出力トリガ信号ＣＬＫＯに同期して動作する。信号／ＲＤＨは、信号ＲＤＡが反転された信号であり、信号／ＲＤＬは、信号／ＲＤＡが反転された信号であって、ともに出力トリガ信号ＣＬＫＯに同期している。
【０２２４】
そして、最終出力であるデータストローブ信号ＤＱＳは、信号／ＲＤＨ，／ＲＤＬに応じて、図示したように、データＤＱの出力開始前の“ｐｒｅａｍｂｌｅ”期間にＬレベルとなり、外部クロックＥＸＴＣＬＫに同期して（そのようにＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎの戻し量Ｔａが調整される。）反転を繰返し、“ｐｏｓｔａｍｂｌｅ”期間にＬレベルとなる（時刻Ｔ２〜Ｔ８）。
【０２２５】
なお、これまでの説明では、ＤＬＬクロック制御回路１２０は、ＤＬＬ回路１００の近傍に配置されるものとしたが、このＤＬＬクロック制御回路１２０は、ＤＬＬ回路１００の内部に設けてもよい。すなわち、ＤＬＬ回路１００の最終出力段にＤＬＬクロック制御回路１２０を備えてもよく、このような構成にしても、これまで説明してきた構成と実質的には同じである。
【０２２６】
以上のように、この実施の形態１による半導体記憶装置１０は、ＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦの配信を検出した動作周波数に基づいて制御するＤＬＬクロック制御回路１２０を備えるので、動作環境に応じて適切な期間だけＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦが配信され、アクティブスタンバイ電流の削減およびデータ出力動作の安定化が達成される。
【０２２７】
そして、この半導体記憶装置１０によれば、低周波動作時は、ＲＥＡＤコマンドを受付けてからＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦが配信されるのでアクティブスタンバイ中の消費電力が低減され、一方、高周波動作時は、ＡＣＴコマンドを受付けたときからＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦが配信されるのでデータ出力動作が保証される。
【０２２８】
また、この半導体記憶装置１０によれば、ＤＬＬクロック制御回路１２０は、動作周波数を検出してその動作周波数が式（１）の条件を満たすか否かを判断するので、動作環境の変化に適応して動作することができる。
【０２２９】
さらに、この半導体記憶装置１０によれば、ＤＬＬクロック制御回路１２０は、ロウ系回路が不活性状態のときに動作周波数の判定動作を行なうので、コラム系回路の動作タイミングを考慮することなく動作周波数の判定結果に基づいたＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦの配信制御を行なうことができる。
【０２３０】
また、さらに、この半導体記憶装置１０によれば、ＤＬＬクロック制御回路１２０は、ロウ系回路の不活性期間の半分の時間だけ動作周波数の判定動作を行なうので、ＤＬＬクロック制御回路１２０の消費電力を削減することができる。
【０２３１】
また、さらに、この半導体記憶装置１０によれば、ＤＬＬクロック制御回路１２０は、ＣＡＳレイテンシＣＬが１．５に設定されているときのみ動作周波数の判定動作を行なうので、ＣＡＳレイテンシＣＬが大きな値に設定されているなど動作周波数の判定動作が不要なときは動作せず、不必要に電力を消費することがない。
【０２３２】
また、さらに、この半導体記憶装置１０によれば、ＤＬＬクロック制御回路１２０は、ＤＬＬ回路１００の近傍または内部に備えられるので、ＤＬＬクロックを配信しないときは、ＤＬＬクロックの信号経路の全域で消費電力が削減される。
【０２３３】
［実施の形態２］
実施の形態１では、周波数の判定は、周波数判定回路１２０２において信号ＥＮがＨレベルの期間行なわれ、この信号ＥＮは、周波数判定回路１２０２の分周回路１２１２によって内部クロックＣＬＫ＿ＰＯの周期が２分周（内部クロックＣＬＫ＿ＰＯの１／２の周期）された周期の信号であった。この分周数は、周波数判定を行なうサンプリング頻度を決定するものであり、このように内部クロックＣＬＫ＿ＰＯを分周した信号ＥＮを用いたのは、周波数判定回路１２０２の消費電力を削減するためである。実施の形態２では、周波数判定回路１２０２の消費電力をさらに削減するため、分周数がさらに大きくとられる。
【０２３４】
図２９〜図３２は、実施の形態２による半導体記憶装置における周波数判定回路に含まれる分周回路の構成を示す回路図である。この分周回路は、内部クロックＣＬＫ＿ＰＯを８分周（内部クロックＣＬＫ＿ＰＯの１／８の周期）した信号ＥＮを生成する。なお、実施の形態２による半導体記憶装置において、分周回路以外のその他の回路の構成は、実施の形態１による半導体記憶装置１０の構成と同じであるので、その説明は繰返さない。
【０２３５】
図２９〜図３２を参照して、この分周回路は、回路１２１２Ａ〜１２１２Ｃおよび回路１２１８からなる。図２９を参照して、回路１２１２Ａは、インバータ８０２，８０４，８１４〜８３０と、ＮＯＲゲート８３２とからなる。回路１２１２Ａは、信号ＥＮ，ＥＮ２に代えてクロックＣＫ２および信号ＥＮ２Ｆを出力し、クロックＣＫ２に相補なクロック／ＣＫ２をさらに出力する点で図８において示した実施の形態１における分周回路１２１２と異なるが、回路構成は、分周回路１２１２の構成と同じであるので、その説明は繰返さない。
【０２３６】
図３０を参照して、回路１２１２Ｂは、インバータ８３４〜８５０からなる。インバータ８３４は、クロックＣＫ２がＬレベルのとき（クロック／ＣＫ２がＨレベルのとき）に活性化され、インバータ８４６からの出力信号を反転した信号を出力する。インバータ８３６，８３８は、インバータ８３４からの出力信号を保持するラッチ回路を構成する。インバータ８４０は、クロックＣＫ２がＨレベルのとき（クロック／ＣＫ２がＬレベルのとき）に活性化され、インバータ８３６からの出力信号を反転した信号を出力する。インバータ８４２，８４４は、インバータ８４０からの出力信号を保持するラッチ回路を構成する。インバータ８４６は、インバータ８４２からの出力信号を反転した信号をインバータ８３４へ出力する。インバータ８４８は、インバータ８４２からの出力信号を反転してクロック／ＣＫ４を出力する。インバータ８５０は、クロック／ＣＫ４を反転してクロックＣＫ４を出力する。
【０２３７】
回路１２１２Ｂは、クロックＣＫ２，／ＣＫ２をさらに２分周したクロックＣＫ４，／ＣＫ４を生成する。すなわち、クロックＣＫ４，／ＣＫ４は、内部クロックＣＬＫ＿ＰＯを４分周したクロック信号である。
【０２３８】
図３１を参照して、回路１２１２Ｃは、インバータ８５２〜８６８からなる。回路１２１２Ｃは、クロックＣＫ２，／ＣＫ２に代えてクロックＣＫ４，／ＣＫ４を入力し、クロックＣＫ４，／ＣＫ４に代えてクロックＣＫ８，／ＣＫ８を出力する点で回路１２１２Ｂと異なるが、回路構成は、回路１２１２Ｂの構成と同じであるので、その説明は繰返さない。
【０２３９】
回路１２１２Ｂは、クロックＣＫ４，／ＣＫ４をさらに２分周したクロックＣＫ８，／ＣＫ８を生成する。すなわち、クロックＣＫ８，／ＣＫ８は、内部クロックＣＬＫ＿ＰＯを８分周したクロック信号である。
【０２４０】
図３２を参照して、回路１２１８は、ＮＡＮＤゲート８０６，８０８と、インバータ８１０，８１２とからなる。ＮＡＮＤゲート８０６は、クロックＣＫ２，ＣＫ４，ＣＫ８の論理積を演算し、その演算結果を反転した信号を出力する。インバータ８１０は、ＮＡＮＤゲート８０６からの出力信号を反転して信号ＥＮを出力する。ＮＡＮＤゲート８０８は、信号ＥＮ２ＦおよびクロックＣＫ４，ＣＫ８の論理積を演算し、その演算結果を反転した信号を出力する。インバータ８１２は、ＮＡＮＤゲート８０８からの出力信号を反転して信号ＥＮ２を出力する。
【０２４１】
図３３は、図２９〜図３２に示した回路１２１２Ａ〜１２１２Ｃおよび回路１２１８からなる分周回路における各信号の動作波形図である。
【０２４２】
図３３を参照して、時刻Ｔ１において、内部クロックＣＬＫ＿ＰＯの立上がりに応じてクロックＣＫ２および信号ＥＮ２Ｆが立上がり、それに応じて順次クロックＣＫ４，ＣＫ８が立上がり、クロックＣＫ８の立上がりに応じて信号ＥＮ，ＥＮ２が立上がる。
【０２４３】
時刻Ｔ２において、内部クロックＣＬＫ＿ＰＯが立上がると、クロックＣＫ２が立下がり、応じて信号ＥＮが立下がる。その後、内部クロックＣＬＫ＿ＰＯが立下がると、信号ＥＮ２Ｆが立下がり、応じて信号ＥＮ２が立下がる。
【０２４４】
時刻Ｔ３においては、内部クロックＣＬＫ＿ＰＯが立上がり、応じてクロックＣＫ２が立上がると、クロックＣＫ４が立下がる。その後、時刻Ｔ４においては、内部クロックＣＬＫ＿ＰＯが立上がり、応じてクロックＣＫ２が立上がると、クロックＣＫ４が立上がる。そして、クロックＣＫ４の立上がりに応じて、クロックＣＫ８が立下がる。
【０２４５】
時刻Ｔ５においては、再び時刻Ｔ１と同じ状態になる。このように、内部クロックＣＬＫ＿ＰＯの１／８の周期を有する信号ＥＮが生成される。
【０２４６】
なお、上述の説明では８分周の例について説明したが、４分周あるいは１６分周以上にすることも、上述した２分周から８分周への変形の場合と同様の考え方により可能である。
【０２４７】
以上のように、実施の形態２による半導体記憶装置によれば、周波数判定の動作頻度が抑えられるので、周波数判定回路１２０の消費電力が削減され、したがってアクティブスタンバイ中の消費電力がさらに削減される。
【０２４８】
［実施の形態３］
実施の形態１では、ＤＬＬクロック制御回路１２０は、ＤＬＬ回路１００の近傍もしくはＤＬＬ回路１００内の最終出力段に設けられた。これによって、ＤＬＬ回路１００以降（ＤＬＬクロック制御回路１２０がＤＬＬ回路１００の近傍に設けられる場合はＤＬＬクロック制御回路１２０以降）の信号をカットすることができ、信号がカットされている期間は、ＤＬＬクロックの信号経路の全域で消費電力を完全に０にすることができる。
【０２４９】
しかしながら、実施の形態１による半導体記憶装置１０の構成では、周波数判定のために必要な信号の配線を数本ＲＥＡＤ制御回路４００からＤＬＬクロック制御回路１２０まで設ける必要がある。また、ＤＬＬ回路１００は、一般に、ＲＥＡＤ制御回路４００やデータ出力回路２００およびデータストローブ信号出力回路５００から離れた場所に配置されるため、その周波数判定のために必要な信号の配線も長くなる。
【０２５０】
そこで、実施の形態３では、周波数判定回路は、ＲＥＡＤ制御回路内部に設けられ、周波数判定回路による判定結果に基づいて生成される出力イネーブル信号ＤＬＬＥＮＣＬＫのみがＤＬＬ回路へ通知される。これによって、長距離になるＲＥＡＤ制御回路からＤＬＬ回路への配線数を１本のみにすることができる。
【０２５１】
図３４は、実施の形態３による半導体記憶装置におけるＲＥＡＤ系回路を概念的に説明する機能ブロック図である。
【０２５２】
図３４を参照して、このＲＥＡＤ系回路は、図２に示した実施の形態１におけるＲＥＡＤ系回路の構成において、ＤＬＬクロック制御回路１２０を備えず、ＤＬＬ回路１００およびＲＥＡＤ制御回路４００に代えてそれぞれＤＬＬ回路１００ＡおよびＲＥＡＤ制御回路４００Ａを備える。
【０２５３】
ＲＥＡＤ制御回路４００Ａは、ＤＬＬクロック制御回路１２０Ａを含み、ＤＬＬクロック制御回路１２０Ａによって生成される出力イネーブル信号ＤＬＬＥＮＣＬＫをＤＬＬ回路１００Ａへ出力する。ＤＬＬ回路１００Ａは、ＲＥＡＤ制御回路４００Ａから受ける出力イネーブル信号ＤＬＬＥＮＣＬＫによって制御されないＤＬＬクロックＣＬＫ＿ＰＦＦ，ＣＬＫ＿ＮＦＦをＲＥＡＤ制御回路４００Ａへ出力し、ＲＥＡＤ制御回路４００Ａから受ける出力イネーブル信号ＤＬＬＥＮＣＬＫに基づいてＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦをリピータ１５０へ出力する。
【０２５４】
なお、このＲＥＡＤ系回路におけるその他の構成は、図２に示した実施の形態１におけるＲＥＡＤ系回路の構成と同じであるので、その説明は繰返さない。
【０２５５】
図３５は、図３４に示したＲＥＡＤ制御回路４００Ａに含まれるＤＬＬクロック制御回路１２０Ａを機能的に説明する機能ブロック図である。
【０２５６】
図３５を参照して、ＤＬＬクロック制御回路１２０Ａは、周波数判定回路１２０２およびセレクタ１２０４からなる。ＤＬＬクロック制御回路１２０Ａは、内部クロックＣＬＫ＿ＰＯ，ＣＬＫ＿ＮＯに代えてＤＬＬクロックＣＬＫ＿ＰＦＦ，ＣＬＫ＿ＮＦＦを受け、ＡＮＤゲート１２０６，１２０８を含まない点で、図４に示した実施の形態１におけるＤＬＬクロック制御回路１２０と異なるが、その構成は、ＤＬＬクロック制御回路１２０の周波数判定回路およびセレクタの部分と同じであるので、その説明は繰返さない。
【０２５７】
ただし、ＤＬＬクロック制御回路１２０Ａが受けるＤＬＬクロックＣＬＫ＿ＰＦＦ，ＣＬＫ＿ＮＦＦは、ＤＬＬ回路１００Ａから配信される信号であるので、ＤＬＬクロック制御回路１２０Ａの周波数判定回路１２０２における遅延量Ｔｄ１〜Ｔｄ３の値は、実施の形態１におけるＤＬＬクロック制御回路１２０の周波数判定回路１２０２における遅延量Ｔｄ１〜Ｔｄ３の値と異なるのが一般的であり、その値は、実施の形態３における半導体記憶装置に適した値に設定される。
【０２５８】
図３６は、図３４に示したＤＬＬ回路１００Ａを機能的に説明する機能ブロック図である。
【０２５９】
図３６を参照して、ＤＬＬ回路１００Ａは、図３に示したＤＬＬ回路１００の構成に加えてＡＮＤゲート１０１８，１０２０をさらに含む。ＡＮＤゲート１０１８は、パルス生成回路１０１０からの出力信号およびＲＥＡＤ制御回路４００Ａから受ける出力イネーブル信号ＤＬＬＥＮＣＬＫの論理積を演算し、その演算結果をＤＬＬクロックＣＬＫ＿ＰＦとして出力する。ＡＮＤゲート１０２０は、パルス生成回路１０１２からの出力信号および出力イネーブル信号ＤＬＬＥＮＣＬＫの論理積を演算し、その演算結果をＤＬＬクロックＣＬＫ＿ＮＦとして出力する。また、ＤＬＬ回路１００Ａは、パルス生成回路１０１０，１０１２からの出力信号をそれぞれＤＬＬクロックＣＬＫ＿ＰＦＦ，ＣＬＫ＿ＮＦＦとして出力する。
【０２６０】
ＤＬＬ回路１００Ａは、出力イネーブル信号ＤＬＬＥＮＣＬＫによって制御されないＤＬＬクロックＣＬＫ＿ＰＦＦ，ＣＬＫ＿ＮＦＦをＲＥＡＤ制御回路４００に含まれるＤＬＬクロック制御回路１２０Ａへ出力する。そして、ＤＬＬ回路１００Ａは、周波数判定結果である出力イネーブル信号ＤＬＬＥＮＣＬＫをＤＬＬクロック制御回路１２０Ａから受け、出力イネーブル信号ＤＬＬＥＮＣＬＫがＨレベルのとき、ＤＬＬクロックＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦをリピータ１５０へ出力する。
【０２６１】
以上のように、この実施の形態３による半導体記憶装置によれば、長距離になるＲＥＡＤ制御回路４００ＡからＤＬＬ回路１００Ａへの配線数を１本にすることができる。
【０２６２】
［実施の形態４］
上述したように、ＲＥＡＤ制御回路とＤＬＬ回路との距離は、一般に長距離であり、実施の形態１〜３では、配線本数に差があるものの、いずれも長距離の配線が必要になる。そこで、実施の形態４では、ＤＬＬクロック制御回路がＲＥＡＤ制御回路内に設けられ、出力イネーブル信号ＤＬＬＥＮＣＬＫは、ＤＬＬ回路とデータ出力回路およびデータストローブ信号出力回路との間に備えられるリピータへ出力される。これによって、ＲＥＡＤ制御回路とＤＬＬ回路との間の長距離の配線が不要になる。
【０２６３】
図３７は、実施の形態４による半導体記憶装置におけるＲＥＡＤ系回路を概念的に説明する機能ブロック図である。
【０２６４】
図３７を参照して、このＲＥＡＤ系回路は、図２に示した実施の形態１におけるＲＥＡＤ系回路の構成において、ＤＬＬクロック制御回路１２０を備えず、ＲＥＡＤ制御回路４００およびリピータ１５０に代えてそれぞれＲＥＡＤ制御回路４００Ａおよびリピータ１７０を備える。
【０２６５】
ＲＥＡＤ制御回路４００Ａは、ＤＬＬクロック制御回路１２０Ａを含み、ＤＬＬクロック制御回路１２０Ａによって生成される出力イネーブル信号ＤＬＬＥＮＣＬＫをリピータ１７０へ出力する。リピータ１７０は、ＲＥＡＤ制御回路４００Ａから受ける出力イネーブル信号ＤＬＬＥＮＣＬＫに基づいてＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを出力する。
【０２６６】
ＲＥＡＤ制御回路４００Ａの構成は、実施の形態３で既に説明したので、その説明は繰返さない。また、リピータ１７０およびＲＥＡＤ制御回路４００Ａを除くこのＲＥＡＤ系回路のその他の構成は、図２に示した実施の形態１におけるＲＥＡＤ系回路の構成と同じであるので、その説明も繰返さない。
【０２６７】
図３８は、図３７に示したリピータ１７０の構成を示す回路図である。
図３８を参照して、リピータ１７０は、ＮＡＮＤゲート１７０２，１７０４と、インバータ１７０６，１７０８とを含む。ＮＡＮＤゲート１７０２は、ＤＬＬ回路１００から出力されたＤＬＬクロックＣＬＫ＿ＰＦおよびＲＥＡＤ制御回路４００Ａから出力された出力イネーブル信号ＤＬＬＥＮＣＬＫの論理積を演算し、その演算結果を反転した信号を出力する。インバータ１７０６は、ＮＡＮＤゲート１７０２からの出力信号を反転してＤＬＬクロックＣＬＫ＿Ｐを出力する。ＮＡＮＤゲート１７０４は、ＤＬＬクロックＣＬＫ＿ＮＦおよび出力イネーブル信号ＤＬＬＥＮＣＬＫの論理積を演算し、その演算結果を反転した信号を出力する。インバータ１７０８は、ＮＡＮＤゲート１７０４からの出力信号を反転してＤＬＬクロックＣＬＫ＿Ｎを出力する。
【０２６８】
リピータ１７０は、ＲＥＡＤ制御回路４００Ａから受ける出力イネーブル信号ＤＬＬＥＮＣＬＫがＨレベルのとき、ＤＬＬクロックＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを出力する。
【０２６９】
以上のように、この実施の形態４による半導体記憶装置によれば、出力イネーブル信号ＤＬＬＥＮＣＬＫを生成するＤＬＬクロック制御回路１００Ａを含むＲＥＡＤ制御回路４００Ａを備え、出力イネーブル信号ＤＬＬＥＮＣＬＫの出力先をリピータ１７０としたので、長距離になるＲＥＡＤ制御回路４００ＡとＤＬＬ回路１００との間の配線が不要になる。
【０２７０】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２７１】
【発明の効果】
この発明による半導体記憶装置は、ＤＬＬクロックとしての第１および第２の内部クロックの配信を検出した動作周波数に基づいて制御する内部クロック制御回路を備えるので、動作環境に応じて適切な期間だけＤＬＬクロックが配信され、アクティブスタンバイ電流の削減およびデータ出力動作の安定化が達成される。
【０２７２】
また、この発明による半導体記憶装置によれば、低周波動作時は、ＲＥＡＤコマンドを受付けてからＤＬＬクロックが配信されるのでアクティブスタンバイ中の消費電力が低減され、一方、高周波動作時は、ＲＥＡＤコマンドを受付ける前からＤＬＬクロックが配信されるのでデータ出力動作が保証される。
【０２７３】
また、この発明による半導体記憶装置によれば、内部クロック制御回路は、ロウ系回路が不活性状態のときに動作周波数の判定動作を行なうので、コラム系回路の動作タイミングを考慮することなく動作周波数の判定結果に基づいたＤＬＬクロックの配信制御を行なうことができる。
【０２７４】
また、この発明による半導体記憶装置によれば、内部クロック制御回路は、動作周波数の判定動作を間欠的に行なうので、内部クロック制御回路の消費電力を削減することができる。
【０２７５】
また、この発明による半導体記憶装置によれば、内部クロック制御回路は、ＣＡＳレイテンシが所定値に設定されているときのみ動作周波数の判定動作を行なうので、ＣＡＳレイテンシが大きな値に設定されているなど動作周波数の判定動作が不要なときは動作せず、不必要に電力を消費することがない。
【０２７６】
また、この発明による半導体記憶装置によれば、内部クロック制御回路は、クロック発生回路の近傍または内部に備えられるので、ＤＬＬクロックの信号経路の全域で消費電力が削減される。
【０２７７】
また、この発明による半導体記憶装置によれば、内部クロック制御回路をたとえばデータ出力回路の近傍に備え、ＤＬＬクロックの配信許可をクロック発生回路に通知することもできるので、その場合は、内部クロック制御回路とクロック発生回路との間の長距離の配線数が削減できる。
【０２７８】
また、この発明による半導体記憶装置によれば、内部クロック制御回路をたとえばデータ出力回路の近傍に備え、ＤＬＬクロックの配信許可の通知先をＤＬＬクロックの信号経路上に設けられる信号回復回路にすることもできるので、その場合は、内部クロック制御回路とクロック発生回路との間の長距離の配線が不要になる。
【図面の簡単な説明】
【図１】この発明による半導体記憶装置の構成を概略的に示す全体ブロック図である。
【図２】ＤＬＬ回路において生成されたＤＬＬクロックによって動作するＲＥＡＤ系回路を概念的に説明する機能ブロック図である。
【図３】図２に示すＤＬＬ回路を機能的に説明する機能ブロック図である。
【図４】図２に示すＤＬＬクロック制御回路を機能的に説明する機能ブロック図である。
【図５】図２に示すリピータの構成を示す回路図である。
【図６】図２に示すデータ出力回路を機能的に説明する機能ブロック図である。
【図７】図２に示すデータストローブ信号出力回路を機能的に説明する機能ブロック図である。
【図８】図４に示す周波数判定回路の構成を示す第１の回路図である。
【図９】図４に示す周波数判定回路の構成を示す第２の回路図である。
【図１０】図４に示す周波数判定回路の構成を示す第３の回路図である。
【図１１】低周波時の周波数判定回路における代表的な信号の動作波形図である。
【図１２】高周波時の周波数判定回路における代表的な信号の動作波形図である。
【図１３】図４に示すセレクタの構成を示す回路図である。
【図１４】図７に示すクロック発生回路の構成を示す第１の回路図である。
【図１５】図７に示すクロック発生回路の構成を示す第２の回路図である。
【図１６】図７に示すクロック発生回路の構成を示す第３の回路図である。
【図１７】図７に示すクロック発生回路の構成を示す第４の回路図である。
【図１８】図７に示すクロック発生回路の構成を示す第５の回路図である。
【図１９】クロック発生回路における代表的な信号の動作波形図である。
【図２０】図７に示すＱＳＯＥシフト回路の構成を示す第１の回路図である。
【図２１】図７に示すＱＳＯＥシフト回路の構成を示す第２の回路図である。
【図２２】図７に示すＱＳＯＥシフト回路の構成を示す第３の回路図である。
【図２３】図７に示すＱＳＯＥシフト回路の構成を示す第４の回路図である。
【図２４】図７に示す出力データ発生回路の構成を示す回路図である。
【図２５】図７に示す出力データラッチ回路の構成を示す第１の回路図である。
【図２６】図７に示す出力データラッチ回路の構成を示す第２の回路図である。
【図２７】図７に示す出力ドライバの回路構成を示す回路図である。
【図２８】データストローブ信号出力回路における代表的な信号の動作波形図である。
【図２９】実施の形態２による半導体記憶装置における周波数判定回路に含まれる分周回路の構成を示す第１の回路図である。
【図３０】実施の形態２による半導体記憶装置における周波数判定回路に含まれる分周回路の構成を示す第２の回路図である。
【図３１】実施の形態２による半導体記憶装置における周波数判定回路に含まれる分周回路の構成を示す第３の回路図である。
【図３２】実施の形態２による半導体記憶装置における周波数判定回路に含まれる分周回路の構成を示す第４の回路図である。
【図３３】図２９〜図３２に示す分周回路における各信号の動作波形図である。
【図３４】実施の形態３による半導体記憶装置におけるＲＥＡＤ系回路を概念的に説明する機能ブロック図である。
【図３５】図３４に示すＲＥＡＤ制御回路に含まれるＤＬＬクロック制御回路を機能的に説明する機能ブロック図である。
【図３６】図３４に示すＤＬＬ回路を機能的に説明する機能ブロック図である。
【図３７】実施の形態４による半導体記憶装置におけるＲＥＡＤ系回路を概念的に説明する機能ブロック図である。
【図３８】図３７に示すリピータの構成を示す回路図である。
【図３９】従来のＤＤＲ　ＳＤＲＡＭからデータを読出す際の主な信号の動作波形図である。
【図４０】従来の半導体記憶装置におけるＤＬＬ回路において生成された内部クロックによって動作するＲＥＡＤ系回路を概念的に説明する機能ブロック図である。
【符号の説明】
１０　半導体記憶装置、１２　クロック端子、１４　制御信号端子、１６　アドレス端子、１８　データ入出力端子、２０　データストローブ信号入出力端子、２２　クロックバッファ、２４　制御信号バッファ、２６　アドレスバッファ、２８，３２，１００２，１００４　入力バッファ、３０，３４　出力バッファ、３６　リードアンプ＆Ｐ／Ｓ変換回路、３８　Ｓ／Ｐ変換回路＆ライトドライバ、４０　ＤＱＳ発生回路、４２　制御回路、４４　ロウデコーダ、４６　コラムデコーダ、４８　プリアンプ＆ライトアンプ、５０　センスアンプ、５２　メモリセルアレイ、１００，１００Ａ，１１００　ＤＬＬ回路、１２０，１２０ＡＤＬＬクロック制御回路、１５０，１７０，１１５０　リピータ、２００，１２００　データ出力回路、２２０　クロック選択回路、３０２，５０６　出力データラッチ回路、３０４，５０８　出力ドライバ、３６２，３６４　増幅回路、３６６　Ｐ／Ｓ変換回路、４００，４００Ａ，１４００　ＲＥＡＤ制御回路、５００，１５００　データストローブ信号出力回路、５０２　ＱＳＯＥシフト回路、５０４　出力データ発生回路、５１０　クロック発生回路、１００６，１００８　可変遅延回路、１０１０，１０１２　パルス生成回路、１０１４　入出力レプリカ回路、１０１６　位相比較器、１０１８　遅延制御回路、１２０２　周波数変換回路、１２０４　セレクタ、７３２〜７３６，５１２４〜５１２６，５１４４〜５１４６　遅延回路、ＮＤ１〜ＮＤ４　ノード。
【図１】
2004110906.tif 000003
【図２】
2004110906.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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