(57)【要約】【課題】スイッチング素子に接続される配線を低抵抗化し、もって高速化を実現した薄膜半導体装置を提供する。【解決手段】本発明の薄膜半導体装置は、基板上にマトリクス状に配列形成された画素電極２３と、各々の画素電極に対応して設けられたＴＦＴ素子２２と、各々のＴＦＴ素子２２に走査信号を供給するための走査線１２とを備え、前記走査線１２が、本線部１２ａ〜１２ｃと、該本線部と一体に形成され、前記ＴＦＴ素子２２の電極として機能する走査電極部１５ａ、１５ｂとを有しており、前記走査線１２の本線部１２ａ〜１２ｃが、前記走査電極部１５ａ、１５ｂよりも太い線幅を有する構成とされている。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
基板上にマトリクス状に配列形成された画素電極と、各々の画素電極に対応して設けられたスイッチング素子と、各々のスイッチング素子に走査信号を供給するための走査線とを備えた薄膜半導体装置であって、
前記走査線が、本線部と、該本線部と一体に形成され、前記スイッチング素子の電極として機能する走査電極部とを有しており、
前記走査線の本線部に、前記走査電極部よりも太い線幅を有する部位が形成されたことを特徴とする薄膜半導体装置。
【請求項２】
前記走査線の本線部の線幅が、前記走査電極部の幅よりも太く形成されたことを特徴とする請求項１に記載の薄膜半導体装置。
【請求項３】
前記基板上に前記走査線と交差する方向に延在するデータ線が形成されており、
前記走査線と前記データ線とが交差する位置の前記走査線に、前記本線部よりも細い線幅を有する狭線部が形成されたことを特徴とする請求項１又は２に記載の薄膜半導体装置。
【請求項４】
前記本線部と前記走査電極部との接続部又は、前記本線部と前記狭線部との接続部において、前記本線部が平面視テーパー状に形成されたことを特徴とする請求項１ないし３のいずれか１項に記載の薄膜半導体装置。
【請求項５】
前記スイッチング素子が形成された半導体層と、前記走査線とが複数箇所で交差していることを特徴とする請求項１ないし４のいずれか１項に記載の薄膜半導体装置。
【請求項６】
請求項１ないし５のいずれか１項に記載の薄膜半導体装置を備えたことを特徴とする電気光学装置。
【請求項７】
請求項６に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体装置、電気光学装置及び電子機器に関するものである。
【０００２】
【従来の技術】
図５は、アクティブマトリクス型の電気光学装置の１ドット領域を示す平面構成図である。この図に示す電気光学装置のドット領域１１０には、互いに交差する向きに延在する複数のデータ線１１１と走査線１１２と、これらデータ線１１１と走査線１１２の交差点近傍に設けられたＴＦＴ（薄膜トランジスタ）素子１２２と、前記ＴＦＴ素子１２２に接続された画素電極１２３と、この画素電極１２３と並列に接続された保持容量１１７とが、図示略の基板上に形成されている。なお、図５では、ダブルゲート型のＴＦＴ素子を用いた場合について図示している。
前記ＴＦＴ素子１２２は、平面視Ｕ形の半導体層１２４に形成されており、この半導体層１２４の２本の腕部を横切る走査線１１２との交差領域が、ＴＦＴ素子１２２のチャネル領域１１５とされている。上記のような構成は、例えば、特許文献１に記載されている。
【０００３】
【特許文献１】
特開２００１−３６０８７号公報（第５頁、図８）
【０００４】
【発明が解決しようとする課題】
上記構成を備えた電気光学装置は、例えば液晶表示装置やＥＬ（エレクトロルミネセンス）表示装置等に適用することができるが、近年、係る電気光学装置においては、表示装置の高精細化、高速化のために、画素電極や、画素電極を駆動するためのＴＦＴ素子、及び配線等が狭小化される傾向にある。そして、このような高密度に形成されたＴＦＴ素子を高速で動作させるためには、信号遅延の発生を抑えるために、配線を低抵抗化する必要があり、走査線やデータ線の配線抵抗の上昇を抑えるためには、これらの配線の断面積をある程度大きくする必要がある。
しかしながら、図５に示す構成の電気光学装置において走査線１１２の線幅を太くすると、走査線１１２と半導体層１２４とが交差する位置にチャネル領域が形成されるためゲート長が大きくなり、オン電流が低下するという問題点が生じる。また、走査線１１２の線幅を狭くし、膜厚を厚くして低抵抗化することも考えられるが、その場合には配線上に形成する層間絶縁膜の段差被覆性が低下し、配線間短絡の原因となるおそれがある。
【０００５】
本発明は、上記事情に鑑みて成されたものであって、スイッチング素子に接続される配線を低抵抗化し、もって高速化を実現した薄膜半導体装置、及びこの薄膜半導体装置を備え、高精細化、高速化を実現した電気光学装置を提供することを目的としている。
また本発明は、上記電気光学装置を備えた電子機器を提供することを目的としている。
【０００６】
【課題を解決するための手段】
本発明の薄膜半導体装置は、上記課題を解決するために、基板上にマトリクス状に配列形成された画素電極と、各々の画素電極に対応して設けられたスイッチング素子と、各々のスイッチング素子に走査信号を供給するための走査線とを備えた薄膜半導体装置であって、前記走査線が、本線部と、該本線部と一体に形成され、前記スイッチング素子の電極として機能する走査電極部とを有しており、前記走査線の本線部に、前記走査電極部よりも太い線幅を有する部位が形成されたことを特徴としている。
前記走査電極部は、例えばスイッチング素子がＴＦＴ素子である場合には、ゲート電極として機能し、その線幅はＴＦＴ素子のゲート長となる。従って、パネルの高精細化に伴うスイッチング素子の小型化により線幅の狭小化は避けられない。
そこで、本発明の薄膜半導体装置は、前記走査線の主体を成す本線部に、前記半導体層と交差してスイッチング素子の電極として機能する走査電極部よりも太い線幅の部位を有する構成とすることで、スイッチング素子の微細化に伴って走査電極部の線幅を細くした場合にも、走査線の配線抵抗の上昇を抑えることを可能にした。これにより、走査線における信号遅延を抑制することができ、装置の高精細化、高速化を実現することができる。
【０００７】
次に、本発明に係る薄膜半導体装置においては、前記走査線の本線部の線幅が、前記走査電極部の幅よりも太く形成されることが好ましい。
すなわち、スイッチング素子の設計により細線化を避けられない走査電極部以外の本線部は、前記ゲート走査電極部の線幅よりも太くすることが好ましく、この構成により、走査線をより低抵抗化することができる。
【０００８】
次に、本発明に係る薄膜半導体装置は、前記基板上に前記走査線と交差する方向に延在するデータ線が形成されており、前記走査線と前記データ線とが交差する位置の前記走査線に、前記本線部よりも細い線幅を有する狭線部が形成された構成とすることもできる。
上記構成によれば、データ線と走査線との交差領域に形成される寄生容量を低減することにより、（信号遅延の時定数ＲＣのＣが減少することによる）信号遅延の低減とデータ線と走査線との間の絶縁膜に欠陥が存在したときのリーク電流が発生する確率を低減することができる。
【０００９】
次に、本発明に係る薄膜半導体装置においては、前記本線部と前記走査電極部との接続部又は、前記本線部と前記狭線部との接続部において、前記本線部が平面視テーパー状に形成された構成とすることが好ましい。
線幅が互い異なる走査電極部と本線部とを有する走査線をエッチングにより形成する場合に、前記走査電極部と本線部との境界部を段差状にパターニングすると、走査電極部と本線部との接続部が鋭角に近い角部となるため、その角部にエッチングガスが滞留し易くなり、走査線を構成する金属材料とエッチングガスの残留成分との反応により走査線が局所的に細くなるコロージョン（配線金属と残留エッチングガスの反応物）が生じる場合があるが、上記構成のように、走査電極部との接続部の本線部をテーパー状にすることで、本線部と走査電極部との接続部におけるエッチングガスの滞留を効果的に防止することができ、上記コロージョンを防止することができる。
【００１０】
次に、本発明に係る薄膜半導体装置は、前記スイッチング素子が形成された半導体層と、前記走査線とが複数箇所で交差している構成とすることもできる。
上記構成によれば、マルチゲート型のＴＦＴ素子を形成することができるので、素子のオフ抵抗が高くなり、リーク電流を低減することができる。
【００１１】
次に、本発明に係る電気光学装置は、先に記載の本発明の薄膜半導体装置を備えたことを特徴としている。係る構成によれば、高精細で高速動作が可能な電気光学装置を提供することができる。
【００１２】
次に、本発明の電子機器は、先に記載の本発明の電気光学装置を備えたことを特徴としている。係る構成によれば、高精細で高速動作が可能な本発明の電気光学装置により高品位の画像表示機能を備えた電子機器を提供することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明に係る電気光学装置の配線構造を示す回路図であり、図２は、本発明に係る電気光学装置の１ドット領域を示す平面構成図である。
【００１４】
図１に示すように、本実施形態の電気光学装置は、複数の走査線１２と、走査線１２に対して交差する方向に延びる複数のデータ線１１と、各走査線１２と並列に延びる容量線１３とがそれぞれ配線された構成を有しており、走査線１２とデータ線１１との各交点付近に、ドット領域１０が設けられている。ドット領域１０の各々には、画素電極２３と、画素スイッチング用のＴＦＴ素子２２とが形成されており、画像信号が供給されるデータ線１１がＴＦＴ素子２２のソース領域に電気的に接続されている。また、ＴＦＴ素子２２のゲート電極には、走査線１２が電気的に接続されている。すなわち、本実施形態の電気光学装置は、マトリクス状に配列された各ドット領域１０に、前記データ線１１と、走査線１２と、ＴＦＴ素子２２と、画素電極２３とにより構成される本発明に係る薄膜半導体装置を有する構成とされている。
また、画素電極２３はＴＦＴ素子２２のドレインに電気的に接続されており、走査線１２から供給される走査信号によりＴＦＴ素子２２をスイッチングすることで、データ線１１から供給される画像信号を所定のタイミングで画素電極２３に書き込むことができるようになっている。また、画素電極２３に書き込まれた画像信号のリークを防止するために、上記画素電極２３と並列に保持容量１７が付加されており、保持容量１７を構成する一方の電極は容量線１３に電気的に接続されている。
【００１５】
上記の構造を有する電気光学装置においては、例えば、データ線１１により画素信号Ｓ１、Ｓ２、…、Ｓｎを供給するとともに、走査線１２から所定のタイミングでパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍをこの順に線順次で印加することで、前記画素信号Ｓ１、Ｓ２、…、Ｓｎを各画素に所定のタイミングで書き込むことができるようになっている。尚、上記画素信号Ｓ２、…、Ｓｎは、この順に線順次で供給してもよく、相隣接する複数のデータ線１１同士に対して、グループ毎に供給するようにしてもよい。
【００１６】
次に、図２を参照して図１に示すドット領域１０の詳細な構成について説明する。
図２に示すように、ドット領域１０において互いに直交する向きに延在する走査線１２とデータ線１１とに囲まれた領域に画素電極２３が形成されており、前記データ線１１と走査線１２との交差点の近傍にＴＦＴ素子２２が形成されている。ＴＦＴ素子２２は、ポリシリコンからなる半導体層の一部を成す平面視略Ｕ形のＴＦＴ形成部２４に形成されており、この略Ｕ形のＴＦＴ形成部２４の一方（図示右側）の先端部には、データ線接続部２８が形成されており、このデータ線接続部２８のほぼ中央部において、データ線１１がコンタクトホール２８ａを介して電気的に接続されている。また、前記ＴＦＴ形成部２４の他方（図示左側）の先端部には画素電極接続部２５が形成されており、この画素電極接続部２５のほぼ中央部において、前記画素電極２３がコンタクトホール２５ａを介して電気的に接続されている。前記画素電極接続部２５からドット領域１０の中央部側に矩形状の容量電極２７が延設されている。
また、ドット領域１０を横切り、前記走査線１２と平行に延在する容量線１３は、ドット領域１０内で前記容量電極２７と対向する電極部２６を有しており、この電極部２６と容量電極２７とがドット領域１０の保持容量１７を構成している。
【００１７】
前記ＴＦＴ素子２２は、略Ｕ形のＴＦＴ形成部２４と走査線１２とが平面視において交差する２箇所にチャネル領域２４ａ、２４ｂが形成された、いわゆるダブルゲート型のＴＦＴ素子とされている。
本実施形態の電気光学装置では、図２に示すように、走査線１２とＴＦＴ形成部２４との交差位置、及び走査線１２とデータ線１１との交差位置において、走査線１２の線幅が他の部分よりも狭く形成されており、走査線１２とＴＦＴ形成部２４との交差部分がそれぞれ走査電極部１５ａ、１５ｂとされ、データ線１１との交差部分が狭線部１４とされている。走査電極部１５ａと図示左側のデータ線１１との間の走査線が本線部１２ａとされ、２つの走査電極部１５ａ、１５ｂ間の走査線が本線部１２ｂとされ、走査電極部１５ｂと図示右側のデータ線１１との間の走査線が本線部１２ｃとされている。これらの本線部１２ａ〜１２ｃは、その両端側に形成されたテーパー部１６において先端に向かって線幅が狭くなっており、走査電極部１５ａ、１５ｂ、及び狭線部１４との接続部においてこれらの線幅と合わされている。
【００１８】
上記構成を備えた電気光学装置においては、走査線１２が上述の形状を備えたことで、走査線の信号遅延を減少させ、装置の高精細化、高速化を実現することができる。図３は、図２に示す走査線１２を示す部分平面図である。この図に示す構成の走査線１２において、本線部１２ａ〜１２ｃの線幅をＷ１、走査電極部１５ａ、１５ｂの線幅をＷ２とし、データ線１１，１１間の走査線１２の長さ（画素ピッチ）をＬｐｉｘ、走査電極部１５ａ、１５ｂの長さ（ゲート幅）をＬｃｈとすると、図３に示すデータ線１１，１１間の走査線１２の配線抵抗ＲＧＬは、下記の（数１）により導出することができる。一方、走査線１２がデータ線１１，１１間で一定の線幅Ｗ２に形成されている場合には、配線抵抗ＲＧＬＮは下記の（数２）により導出される。但し、ρは走査線１２を構成する配線材料の抵抗率であり、ｎはデータ線１１，１１間のゲート数である（図３の場合はｎ＝２）。
【００１９】
【数１】
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【００２０】
【数２】
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【００２１】
図４は、上記（数１）、（数２）に基づいた計算により、ゲート数による抵抗値の変化を求めた結果である。図４に示すグラフの横軸は画素ピッチ（Ｌｐｉｘ）、縦軸はゲート配線幅を変えない場合の抵抗値ＲＧＬＮと、変えた場合の抵抗値ＲＧＬとの比（ＲＧＬ／ＲＧＬＮ）を示している。また、計算の条件として線幅の比Ｗ１／Ｗ２＝２とし、チャネル長は５μｍとした。
図４に示すように、本線部１２ａ〜１２ｃの線幅を、走査電極部１５ａ、１５ｂの線幅の２倍とすれば、走査線１２の配線抵抗をおよそ１／３〜１／２程度にまで低減することが可能である。従って、駆動の時定数は、配線抵抗に比例するので、この低抵抗化により時定数を減少させることができる。
【００２２】
上述した走査線１２の配線抵抗の低減により、本実施形態の電気光学装置は、信号遅延を小さくすることができ、高速動作が可能になっている。（数３）は、ゲート電極電位の時間変化を示す式であり、この式に示すτは走査線１２の信号遅延の時定数、Ｒは走査線の配線抵抗、Ｃは走査線１２に寄与する容量を示しており、時定数τ＝Ｒ×Ｃである。また、（数３）に示すτが大きくなると横クロストーク（表示不良）が発生する。従って、本実施形態の電気光学装置によれば、（数３）において配線抵抗Ｒを低減することができるので、時定数τを小さくして信号遅延を小さくすることができ、高速動作時にも表示不良が発生せず、高品位の表示が可能な表示装置を構成することができる。
【００２３】
【数３】
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【００２４】
高精細化により走査線を細くした場合には、配線の時定数が大きくなるために、場合によっては駆動回路を両側に設ける必要が生じると考えられるが、本実施形態の電気光学装置では、走査線の配線抵抗を低減することができるので、時定数が小さくなり、駆動回路を片側に配置した場合にも信号遅延による表示不良が生じることはない。従って、本実施形態の電気光学装置によれば、駆動回路とその配線に使用していた面積を低減することが可能になり、額縁を狭小化し装置を小型化することが可能である。
【００２５】
本実施形態の電気光学装置のように走査線１２の本線部１２ａ〜１２ｃが太く形成されているならば、加工不良に対するマージンが増加するので、歩留まりの向上や製造容易性の向上に寄与することができる。具体的には、走査線１２の形成工程においては、ドライエッチングによる配線形成時に発生するコロージョンによって配線幅が減少し、配線抵抗が増加することがあるが、本実施形態のように、本線部１２ａ〜１２ｃが比較的太く形成されていれば、配線幅の減少による抵抗の上昇が緩和される。また、本実施形態の電気光学装置を液晶装置等に適用する場合に、対向基板との貼り合わせる工程において、対向基板側のカラーフィルタや遮光膜等との位置ずれに対するマージンを大きくとることができる。
【００２６】
また、図２に示すように、走査線１２の本線部１２ａ〜１２ｃは、その両端に先窄まり状のテーパー部１６，１６を有しており、この形状によっても配線形成工程における加工不良を効果的に防止することが可能になっている。仮に前記走査電極部１５ａと本線部１２ａとの境界部を段差状にパターニングした場合、走査電極部１５ａと本線部１２ａとの接続部が鋭角に近い角部となるため、その角部にエッチングガスが滞留し易くなり、走査線を構成する金属材料とエッチングガスの残留成分との反応により走査線が局所的に細くなるコロージョンが生じる場合があるが、図２に示す構成のように、走査電極部１５ａとの接続部の本線部１２ａを先窄まり状にすることで、本線部１２ａと走査電極部１５ａとの接続部におけるエッチングガスの滞留を効果的に防止することができ、上記コロージョンを防止することができる。
電気光学装置の高精細化が進むと、さらにゲート電極幅が小さくなるため、上記コロージョンに起因する配線抵抗の増加や断線が起こり易くなるが、本実施形態の構成によれば、配線の加工不良に対するマージンを大きくすることができるので、高精細の電気光学装置に特に有効な技術であるといえる。
【００２７】
また、本実施形態の電気光学装置では、図２及び図３に示すように、走査線１２のデータ線１１との交差領域に狭線部１４が設けられている。この構成により、データ線１１と走査線１２との交差領域の面積を小さくすることができるので、前記両者間の寄生容量を減少させることができる。この狭線部１４の両側の本線部１２ａ、１２ｃにもテーパー部１６が設けられているので、配線形成時のコロージョンを効果的に防止することができる。
【００２８】
尚、上記実施の形態では、スイッチング素子として、チャネル領域を２箇所備えたデュアルゲート型のＴＦＴ素子を用いた場合を例として説明したが、本発明の技術範囲はこれに限定されるものではなく、チャネル領域を３箇所以上備えたマルチゲート型のＴＦＴ素子、あるいはチャネル領域が１箇所であるシングルゲート型のＴＦＴ素子を用いる場合にも問題なく適用することができる。
また、上記実施の形態では、スイッチング素子としてポリシリコンの半導体層に形成されたＴＦＴ素子を備えた電気光学装置について説明したが、本発明の技術範囲はこれに限定されるものではなく、アモルファスシリコンの半導体層に形成されたＴＦＴ素子やＴＦＤ素子にも問題なく適用することができる。
【００２９】
（電子機器）
次に、上記実施の形態の電気光学装置を、液晶表示装置やＥＬ表示装置として備えた電子機器の例について説明する。
図６（ａ）は、携帯電話の一例を示した斜視図である。この図において、符号５００は携帯電話本体を示し、符号５０１は上記実施の形態の電気光学装置を備えた表示部を示している。
【００３０】
図６（ｂ）は、腕時計型電子機器の一例を示した斜視図である。この図において、符号６００は時計本体を示し、符号６０１は上記実施の形態の電気光学装置を備えた表示部を示している。
【００３１】
図６（ｃ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。この図において、符号７００は情報処理装置、符号７０１はキーボードなどの入力部、符号７０３は情報処理装置本体、符号７０２は上記実施の形態の電気光学装置を備えた表示部を示している。
【００３２】
図６に示す各電子機器によれば、上記実施の形態の高精細で高速動作が可能な電気光学装置を備えた表示部により高品位の表示を得ることができる。
【００３３】
【発明の効果】
以上、詳細に説明したように、本発明に係る薄膜半導体装置は、前記走査線が、本線部と、該本線部と一体に形成され、前記スイッチング素子の電極として機能する走査電極部とを有しており、前記走査線の本線部に、前記走査電極部よりも太い線幅を有する部位が形成された構成により、スイッチング素子の微細化に伴って走査電極部の線幅を細くした場合にも、走査線の配線抵抗の上昇を抑えることを可能にした。これにより、走査線における信号遅延を抑制することができ、装置の高精細化、高速化を実現することができる。
【図面の簡単な説明】
【図１】図１は、本発明に係る電気光学装置の配線構造を示す回路図である。
【図２】図２は、本発明に係る電気光学装置の１ドット領域を示す平面構成図である。
【図３】図３は、図２に示す走査線１２を示す部分平面図である。
【図４】図４は、計算により、ゲート数による抵抗値の変化を求めた結果を示すグラフである。
【図５】図５は、アクティブマトリクス型の電気光学装置の１ドット領域を示す平面構成図である。
【図６】図６（ａ）〜（ｃ）は、本発明に係る電子機器の例を示す斜視構成図である。
【符号の説明】
１０　ドット領域、１１　データ線、１２　走査線、１２ａ〜１２ｃ　本線部、１３　容量線、１４　狭線部、１５ａ、１５ｂ　走査電極部、１６　テーパー部、１７　保持容量、２２　ＴＦＴ素子（スイッチング素子）、２４　ＴＦＴ形成部（半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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