(57)【要約】　　【課題】　リアルタイムでサブサンプリングを行うことができるアドレスサブサンプリング方法、その装置及びイメージセンサを提供すること。　　【解決手段】　本装置は、Nビットの2進アドレスを出力するカウント手段10と、2進アドレスをサブサンプリングして出力するアドレス変換手段12とを含み、アドレス変換手段12が、2進アドレスを、第3、第1及び第2ビット群が、最上位ビットから順に配列されたアドレスに変換し、第1ビット群が、スキップされるアドレスの個数に対応するアドレスの桁数の組み合わせに相当し、「0」にセットされ、第2ビット群が、最下位ビットを含み、カウント手段10から伝送されたビットに相当し、第3ビット群が、最上位ビットを含み、カウント手段10から伝送されたアドレスのうち、最上位ビットから第1ビット群のビット数に相当する個数を差し引いた残りのアドレスがシフトされるものである。【選択図】　　図1
2004135344.tif 000002
【特許請求の範囲】
【請求項１】
　N(Nは、２より大きい自然数)ビットの2進アドレスを出力するカウント手段と、
　前記2進アドレスをサブサンプリングして、サブサンプリングされたアドレスを出力するアドレス変換手段とを含み、
　該アドレス変換手段が、前記2進アドレスを、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列されているサブサンプリングされたアドレスに変換するものであり、
　前記第1ビット群が、スキップされるアドレスの個数に対応するサブサンプリング変換されたアドレスの桁数の組み合わせに相当し、「0」にセットされ、
　前記第2ビット群が、最下位ビットを含み、前記カウント手段から伝送されたビットに相当し、
　前記第3ビット群が、前記最上位ビットを含み、前記カウント手段から伝送されたアドレスのうち、前記最上位ビットから前記第1ビット群のビット数に相当する個数を差し引いた残りのアドレスがシフトされるものであることを特徴とするアドレスサブサンプリング装置。
【請求項２】
　前記Nビットのアドレスから、予め設定されている出力可能なサブサンプリングモードのうち、出力する一つのモードを選択する多重化手段をさらに含み、
　前記アドレス変換手段が、前記多重化手段により選択されたモードに対応するサブサンプリングを行なうものであることを特徴とする請求項1に記載のアドレスサブサンプリング装置。
【請求項３】
　前記予め設定されている出力可能なサブサンプリングモードが、２N−１個であることを特徴とする請求項2に記載のアドレスサブサンプリング装置。
【請求項４】
　前記スキップされるアドレスの個数と前記出力されるアドレスの個数が偶数であることを特徴とする請求項1に記載のアドレスサブサンプリング装置。
【請求項５】
　ラインスキャン方式のイメージセンサにおいて、
　データクロックに同期して動作し、X(Xは、２より大きい自然数)ビットの2進アドレスを出力する第1カウント手段と、
　該第1カウント手段からの2進アドレスをサブサンプリングして、サブサンプリングされたアドレスを出力する第1アドレス変換手段と、
　ラインクロックに同期して動作し、Y(Yは、２より大きい自然数)ビットの2進アドレスを出力する第2カウント手段と、
　該第2カウント手段からの2進アドレスをサブサンプリングして、サブサンプリングされたアドレスを出力する第2アドレス変換手段とを含み、
　前記第1及び第2アドレス変換手段が、前記2進アドレスを、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列されているサブサンプリングされたアドレスに変換するものであり、
　前記第1ビット群が、スキップされるアドレスの個数に対応するサブサンプリング変換されたアドレスの桁数の組み合わせに相当し、「0」にセットされ、
　前記第2ビット群が、最下位ビットを含み、前記カウント手段から伝送されたビットに相当し、
　前記第3ビット群が、前記最上位ビットを含み、前記カウント手段から伝送されたアドレスのうち、前記最上位ビットから前記第1ビット群のビット数に相当する個数を差し引いた残りのアドレスがシフトされるものであることを特徴とするイメージセンサ。
【請求項６】
　前記第1アドレス変換手段が、サブサンプリングされたカラムアドレスを生成し、前記第2アドレス変換手段が、サブサンプリングされたローアドレスを生成するものであることを特徴とする請求項5に記載のイメージセンサ。
【請求項７】
　前記Xビットのアドレスから、予め設定されている出力可能な第1サブサンプリングモードのうち、出力する一つのモードを選択する第1多重化手段と、
　前記Yビットのアドレスから、予め設定されている出力可能な第2サブサンプリングモードのうち、出力する一つのモードを選択する第2多重化手段とを含み、
　前記第1及び第2アドレス変換手段が、各々前記第1及び第2多重化手段による選択により、前記選択されたモードに対応するサブサンプリングを行なうものであることを特徴とする請求項5に記載のイメージセンサ。
【請求項８】
　前記予め設定されている出力可能な第1サブサンプリングモードが２X−１個、前記予め設定されている出力可能な第2サブサンプリングモードが２Y−１個であることを特徴とする請求項7に記載のイメージセンサ。
【請求項９】
　前記スキップされるアドレスの個数と前記出力されるアドレスの個数が、偶数であることを特徴とする請求項5に記載のイメージセンサ。
【請求項１０】
　前記ラインクロックが、画素配列部のカラムの幅と前記データクロックとを乗じた値に、ラインとラインとの間の時間を合算した周期を有することを特徴とする請求項5〜請求項9のいずれか項に記載のイメージセンサ。
【請求項１１】
　Nビットの2進アドレスを出力するステップと、
　前記2進アドレスをサブサンプリングして、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列されているサブサンプリングされたアドレスを出力するステップとを含むアドレスのサブサンプリング方法において、
　スキップされるアドレスの個数に対応するサブサンプリング変換されるアドレスの桁数の組み合わせに相当する前記第1ビット群を、「0」にセットし、
　最下位ビットを含む前記第2ビット群を、前記2進アドレスのビットに一致させ、
　前記最上位ビットを含む第3ビット群を、前記2進アドレスのうち、前記最上位ビットから前記第1ビット群のビット数に相当する個数を差し引いた残りのアドレスをシフトさせることを特徴とするアドレスサブサンプリング方法。
【請求項１２】
　データクロックに同期したXビットの2進アドレスとラインクロックに同期したYビットの2進アドレスを出力するステップと、
　前記2進アドレスを各々サブサンプリングして、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列されている第1及び第2のサブサンプリングされたアドレスを出力するステップとを含むラインスキャン方式のイメージセンサのアドレスサブサンプリング方法において、
　スキップされるアドレスの個数に対応するサブサンプリング変換されたアドレスの桁数の組み合わせに相当する前記第1ビット群を、「0」にセットし、
　最下位ビットを含む前記第2ビット群を、前記2進アドレスのビットに一致させ、
　前記最上位ビットを含む第3ビット群を、前記2進アドレスのうち前記最上位ビットから前記第1ビット群のビット数に相当する個数を差し引いた残りのアドレスをシフトさせることを特徴とするイメージセンサのアドレスサブサンプリング方法。
【請求項１３】
　前記第1のサブサンプリングされたアドレスがカラムアドレスであり、前記第2のサブサンプリングされたアドレスがローアドレスであることを特徴とする請求項12に記載のイメージセンサのアドレスサブサンプリング方法。
【請求項１４】
　前記ラインクロックが、画素配列部のカラムの幅と前記データクロックとを乗じた値に、ラインとラインとの間の時間を合算した周期を有することを特徴とする請求項12又は13に記載のイメージセンサのアドレスサブサンプリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、サブサンプリング技術に関し、特に、アドレスのサブサンプリング方法及びその装置並びにこれらを適用したラインスキャン方式のイメージセンサ及びイメージセンサのアドレスサブサンプリング方法に関する。
【背景技術】
【０００２】
　サブサンプリングは、サンプリング縮小、またはMUSE(Multiple UB-nyquist Sampling Encoding)システムと呼ばれている。
【０００３】
　通常のTVなどの画像を見ると、運動部と静止部とに分けられるが、動きのある部分は物体の境界部分が鮮明ではなく、ぼけ現象(Blurring）が発生する。また、人間の目の特性上、動く物体は解像度を低下させても、解像度が低下したことは目にはよく見えない。このような点を利用してMUSE方式では、TVの各画面を静止領域と動く領域とに分けて、各々異なるサブサンプリング方式を用いている。本来のMUSE信号の帯域幅は32μｍであり、各領域において1/4に減らして8μｍにした後、これを27μｍの衛星伝送帯域にFM(Frequency Modulation)変調して伝送するようになっている。すなわち、動く領域では水平軸サブサンプリングとラインずれサブサンプリングを用いて、サンプルを1/4に圧縮し、静止領域ではフィールドずれサブサンプリングを行なって画素を半分に減らした後、隣接したフレームで画面の変化がないという点に着眼して、時間軸上で再度フレーム外れサブサンプリングを行う。このような帯域幅の縮小により、運動領域と静止領域の全てで1/4に画素を圧縮できる。このように1/4に圧縮されたアナログサンプルがFMに変調されて、27MH2帯域である人工衛星チャネルを介して地上へ放送される。
【０００４】
　一方、イメージセンサにおけるサブサンプリングは、ビューファインダー(View finder)やクイックビュー(Quick view)に適用する機能であって、広い画面のイメージの解像度の低下を伴うが、フレーム率(Frame rate）を増加させるために用いられる。
【０００５】
　このようなサブサンプリングには、仕様の決定の際、様々なモードを与えることができる。しかし、基本的なRGB(Red、Green、Blue：赤、緑、青)バイヤーパターン(Bayer pattern）を備える画素配列(Pixel array)構造では、4個の画素が基本ユニットで構成され、サブサンプリングも、通常この基本ユニットに合せて、m×n(m、nは偶数)に合せて表示される。なお、mは出力されるアドレスの個数、nはスキップされるアドレスの個数を意味する。
【０００６】
　例えば、2×4のサブサンプリングの場合、スタートアドレスが「0」であると仮定すると、出力されるアドレスは、順に、0、1、6、7、12、13..になる。したがって、2、3、4、5、8、9、10、11はスキップされるアドレスである。この場合、1から6へスキップする時、時間的ロスなしに、すぐ次のアドレスに移るべきである。
【０００７】
　しかし、従来の方法にはスキップする機能がなかったので、スキップするアドレスがある場合には、出力データをマスキングする方法で、サブサンプリングを行っていた。したがって、サブサンプリングの長所である時間的な利点を活用することができなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明は、上述した従来の問題点を解決するためになされたものであって、その目的は、時間的なロスなしに、リアルタイムでのサブサンプリングを、様々な形態で支援できるアドレスサブサンプリング方法及びその装置を提供することにある。
【０００９】
　また、本発明は、ラインスキャン方式のイメージセンサのカラム及びローアドレスサブサンプリングの際、リアルタイムでのサブサンプリングを支援できるイメージセンサのアドレスサブサンプリング方法と、このアドレスサブサンプリング機能を有するイメージセンサを提供することを目的としている。
【課題を解決するための手段】
【００１０】
　前記目的を達成するための本発明に係るアドレスサブサンプリング装置は、N(Nは、２より大きい自然数)ビットの2進アドレスを出力するカウント手段と、前記2進アドレスをサブサンプリングして、サブサンプリングされたアドレスを出力するアドレス変換手段とを含み、該アドレス変換手段が、前記2進アドレスを、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列されているサブサンプリングされたアドレスに変換するものであり、前記第1ビット群が、スキップされるアドレスの個数に対応するサブサンプリング変換されたアドレスの桁数の組み合わせに相当し、「0」にセットされ、前記第2ビット群が、最下位ビットを含み、前記カウント手段から伝送されたビットに相当し、前記第3ビット群が、最上位ビットを含み、前記カウント手段から伝送されたアドレスのうち、最上位ビットから前記第1ビット群のビット数に相当する個数を差し引いた残りのアドレスがシフトされるものであることを特徴としている。
【００１１】
　また、前記目的を達成するための本発明に係るイメージセンサは、ラインスキャン方式のイメージセンサにおいて、データクロックに同期して動作し、X(Xは、２より大きい自然数)ビットの2進アドレスを出力する第1カウント手段と、該第1カウント手段からの2進アドレスをサブサンプリングして、サブサンプリングされたアドレスを出力する第1アドレス変換手段と、ラインクロックに同期して動作し、Y(Yは、２より大きい自然数)ビットの2進アドレスを出力する第2カウント手段と、該第2カウント手段からの2進アドレスをサブサンプリングして、サブサンプリングされたアドレスを出力する第2アドレス変換手段とを含み、前記第1及び第2アドレス変換手段が、前記2進アドレスを、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列されているサブサンプリングされたアドレスに変換するものであり、前記第1ビット群が、スキップされるアドレスの個数に対応するサブサンプリング変換されたアドレスの桁数の組み合わせに相当し、「0」にセットされ、前記第2ビット群が、最下位ビットを含み、前記カウント手段から伝送されたビットに相当し、前記第3ビット群が、最上位ビットを含み、前記カウント手段から伝送されたアドレスのうち、最上位ビットから前記第1ビット群のビット数に相当する個数を差し引いた残りのアドレスがシフトされるものであることを特徴としている。
【００１２】
　また、前記目的を達成するための本発明に係るアドレスサブサンプリング方法は、Nビットの2進アドレスを出力するステップと、前記2進アドレスをサブサンプリングして、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列されているサブサンプリングされたアドレスを出力するステップとを含むアドレスのサブサンプリング方法において、スキップされるアドレスの個数に対応するサブサンプリング変換されるアドレスの桁数の組み合わせに相当する前記第1ビット群を、「0」にセットし、最下位ビットを含む前記第2ビット群を、前記2進アドレスのビットに一致させ、前記最上位ビットを含む第3ビット群を、前記2進アドレスのうち、前記最上位ビットから前記第1ビット群のビット数に相当する個数を差し引いた残りのアドレスをシフトさせることを特徴としている。
【００１３】
　また、前記目的を達成するための本発明イメージセンサのアドレスサブサンプリング方法は、データクロックに同期したXビットの2進アドレスと、ラインクロックに同期したYビットの2進アドレスを出力するステップと、前記2進アドレスを各々サブサンプリングして、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列された第1及び第2のサブサンプリングされているアドレスを出力するステップとを含むラインスキャン方式のイメージセンサのアドレスサブサンプリング方法において、スキップされるアドレスの個数に対応するサブサンプリング変換されたアドレスの桁数の組み合わせに相当する前記第1ビット群を、「0」にセットし、最下位ビットを含む前記第2ビット群を、前記2進アドレスのビットに対応させ、前記最上位ビットを含む第3ビット群を、前記2進アドレスのうち前記最上位ビットから前記第1ビット群のビット数に相当する個数を差し引いた残りのアドレスをシフトさせることを特徴としている。
【００１４】
　本発明は、カウント部から出力されたNビットの2進アドレス(2N個)を、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列された形態のサブサンプリングされたアドレスに変換するサブサンプリングを実施することにおいて、スキップされるアドレスの個数と一致するサブサンプリング変換されているアドレスの桁数の組み合わせに相当する第1ビット群を、「0」にセットする。そして、最下位ビットを含む第2ビット群を、カウント部から伝送されたアドレスのビットと一致させ、最上位ビットを含む第3ビット群を、カウント部から伝送されたアドレスのうち、最上位ビットから、第1ビット群のビット数に相当する個数を差し引いた残りのアドレスをシフトさせる。
【００１５】
　すなわち、ビットシフトと特定ビットに「0」を挿入する方法により、小サイズのデジタル論理回路を用いてアドレス変換部を設計し、これによりサブサンプリングモードをリアルタイムで行なうことができるようにする。
【発明の効果】
【００１６】
　上述の本発明に係るサブサンプリング方法又はその装置によれば、リアルタイムでサブサンプリングモードを行なえるので、サブサンプリングの長所を最大限に生かした効果を期待することができる。
【００１７】
　また、サブサンプリング機能を必要とする製品へ応用範囲を広げることにより、製品の競争力を向上させ、特に、イメージセンサの性能を著しく向上させられるという効果を期待できる。
【発明を実施するための最良の形態】
【００１８】
　以下、本発明に係る最も好ましい実施の形態を、添付する図面を参照し、具体的に説明する。
【００１９】
　図1は、本発明の一実施の形態に係るアドレスサブサンプリング装置を示すブロック図である。図1に示したように、アドレスサブサンプリング装置は、N(Nは２より大きい自然数)ビットの2進アドレス(２0〜２N-1)を出力するカウント部10と、2進アドレス(２0〜２N-1)をサブサンプリングして、サブサンプリングし
たアドレス([N-1:0])を出力するためのアドレス変換部12とを含んで構成されている。
【００２０】
　また、Nビットのアドレス(２0〜２N-1)から出力可能な予め設定されているサブサンプリングモードのうち、出力する一つのモードを選択するための多重化部11をさらに含むことが望ましく、図1には、多重化部11を含む構成が示されている。図１に示した構成の場合には、アドレス変換部12は、多重化部11により選択されたモードに該当するサブサンプリングを行なうことになる。
【００２１】
　ここで、Nビットの2進アドレスは２0〜２N-1を含んでいるので、m(出力されるアドレスの個数)×n(スキップされるアドレスの個数)回だけサブサンプリングすると仮定すると、m+nはN-1よりは小さいか、または同じであり、mとnは全て偶数でなければならない。
【００２２】
　したがって、設定可能なモードは0×0(1個)、２1×２1、２1×２2、・・・・・・、２×２N-２1（２N-1個）、２2×モード（２N-2個）、・・・・・・・、２N-2×モード（２2個）、２N-1×モード（２1個）になるので、これらを全て合算すると、等比数列による計算により選択可能なモードは２N−１個となる。
【００２３】
　アドレス変換部１２は、２進アドレス（２0〜２N-1）を、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列された形で設定されているサブサンプリングされたアドレスに変換する。すなわち、第1ビット群は、スキップされるアドレスの個数に従ってサブサンプリングされたアドレスの桁数の組み合わせに相当し、「0」にセットされる。最下位ビットを含む第2ビット群は、カウント部10から伝送されたアドレスのビットとしてセットされ、最上位ビットを含む第3ビット群は、カウント部10から伝送されたアドレスの内、最上位ビットから、第1ビット群のビット数に相当する個数を差し引いた残りのアドレスをシフトさせる。
【００２４】
　以下、上述したサブサンプリングをより具体的に説明する。以下に、verilogコードを用いることにより、10ビットアドレスのアルゴリズムを示す。
wire[N-1 : 0] 0by0 = Counter [N-1 : 0]; 
wire[N-1 : 0] 2by2 = [Counter [N-2 : 2]、 1'b0、 Counter[0]]; 
wire[N-1 : 0] 4by4 = [Counter [N-2 : 2]、 1'b0、 Counter[1 : 0]]; 
wire[N-1 : 0] 8by8 = [Counter [N-2 : 3]、 1'b0、 Counter[2 : 0]]; 
wire[N-1 : 0] 16by16 = [Counter [N-2 : 4]、 1'b0、 Counter[3 : 0]]; 
wire[N-1 : 0] 2by6 = [Counter [N-3 : 1]、 2'b00、 Counter[0]]; 
wire[N-1 : 0] 2by14 = [Counter [N-4 : 1]、 3'b000、 Counter[0]]; 
wire[N-1 : 0] 2by30 = [Counter [N-5 : 1]、 4'b0000、 Counter[0]]; 
case(subsamp)                            //<=8×1 Mux
'Zero Address=0by0;                      //0×0 Sub-sampling mode
'One Address=2by2;　                     //2×2 Sub-sampling mode
'Two Address=4by4;　　　　　　　　　　　 //4×4 Sub-sampling mode
'Three Address=8by8;                  　 //8×8 Sub-sampling mode
'Four Address=16by16;                    //16×16 Sub-sampling mode
'Five Address=2by6;                      //2×6 Sub-sampling mode
'Six Address=2by14;                      //2×14 Sub-sampling mode
'Seven Address=2by30;                    //2×30 Sub-sampling mode
　上記のアルゴリズムは、前述のサブサンプリングを行なうためのverilogコードを用いた表記であり、デジタル論理回路の合成を可能にするものである。
【００２５】
　アドレス変換部12は、カウント部10から出力されるNビットの出力信号を受信し、ビット演算を行なって、各々のサブサンプリングアドレスを生成し、これらのアドレスを「Zero」〜「Seven」までの予め設定されているサブサンプリングモードに従って、それぞれに対応するサブサンプリングアドレスを出力する。
【００２６】
　verilogコードは、ワイヤ(wire)構文とケース(case)構文に分けられており、ワイヤ構文は、カウント部10からの出力信号を受信してビット演算を行なう部分である。
【００２７】
　例えば、2by2(2×2)モード(One）のサブサンプリングの場合、ワイヤ構文の2×2は、カウント部10からの上位[N-2:1]までのビットが、2by2の[N-1:1]までのビットに対応するようにセットされる。すなわち、カウント部10からの出力の最上位ビットから「0」にセットされる第1ビット群のビット数に相当する個数を差し引いた残りのアドレスをシフトさせる。
【００２８】
　2by2の[1]ビット、すなわち、スキップされるアドレスの個数2と一致するサブサンプリングされるアドレスの桁数の組み合わせ(21)に相当する第1ビット群は、「0」にセットされる(1'b0)。
【００２９】
　カウント部10から出力される下位[0]ビットは、2by2の[0](Counter[0])に対応する形に設定される。すなわち、最下位ビットを含む第2ビット群は、カウント部10に伝送されたビットに一致させる。
【００３０】
　2by30のサブサンプリングの場合には、ワイヤ構文の2by30は、カウンタの上位[N-5:1]までのビットを2by30の[N-1:5]に対応させ、2by30の[4:1]のビットを「0」に固定する。カウント部10の下位[0]ビットは、2by2の[0]に対応させる。このようにして得られた0by0〜2by30までのモード信号のうちの１つが、ケース構文により与えられたサブサンプリングに基づいて多重化部11から、選択的に出力される。
【００３１】
　上記の実施の形態では、verilog言語を用いてデザインする例を示したが、この他にも、VHDL(Very-High speed integrated Description Language)などの他の言語を用いてデザインすることもできる。
【００３２】
　図2A〜図2Eは、本発明に係るサブサンプリングの一実施の形態を示すブロック図である。以下、図2A〜図2Eを参照し、予め設定されているいくつのサブサンプリングモードにより、10ビットの2進アドレスを、サブサンプリング変換する過程を説明する。
【００３３】
　図2Aに示したように、10ビットのカウント部10から、[9:0]のアドレスが出力される。さらに、図2Bに示したように、2×2のサブサンプリングモードに設定されたアドレス変換部12で、サブサンプリングされる。
【００３４】
　ここで、第1ビット群<1>は、スキップされるアドレスの個数である「2」に等しいサブサンプリング変換されるアドレスの桁数の組み合わせに相当し、「0」にセットされる。また、第2ビット群<2>は、最下位ビットを含み、カウント部10から伝送された第1ビット群<1>の下位ビットに相当し、[0]にセットされる。
【００３５】
　第3ビット群<3>は、第1ビット群<1>の上位ビットであり、最上位ビットを含み、カウント部10から伝送されたアドレスのうち、最上位ビットから第1ビット群<1>のビット数に相当する個数(1)を差し引いた残りのアドレス[8:1]が、上位ビットにシフトされる。
【００３６】
　図2Aに示した10ビットのカウント部10から出力された[9:0]のアドレスは、図2Cに示した2×14のサブサンプリングモードに設定されたアドレス変換部12で、サブサンプリングされる。
【００３７】
　ここで、第1ビット群<1>は、スキップされるアドレスの個数である「14」に等しいサブサンプリング変換されるアドレスの桁数の組み合わせに相当し、「0」にセットされる。また、第2ビット群<2>は、最下位ビットを含む第1ビット群<1>の下位ビットであり、カウント部10から伝送されるビット[0]にセットされる。
【００３８】
　最上位ビットを含む第3ビット群<3>は、第1ビット群<1>の上位ビットであり、カウント部10から伝送されるアドレスのうち、最上位ビットから第1ビット群<1>のビット数に相当する個数(3)を引いた残りのアドレス[6:1]を上位ビットにシフトさせて対応させる。
【００３９】
　図2Aに示した10ビットのカウント部10から出力された[9:0]のアドレスは、図2Dに示した2×30のサブサンプリングモードに設定されたアドレス変換部12で、サブサンプリングされる。
【００４０】
　ここで、第1ビット群<1>は、スキップされるアドレスの個数である「30」に等しいサブサンプリング変換されるアドレスの桁数の組み合わせに相当し、「0」にセットされる。また、第2ビット群<2>は、最下位ビットを含む第1ビット群<1>の下位ビットであり、カウント部10から伝送されるビット[0]にセットされる。
【００４１】
　最上位ビットを含む第3ビット群<3>は、第1ビット群<1>の上位ビットであり、カウント部10から伝送されるアドレスのうち、最上位ビットから第1ビット群<1>のビット数に相当する個数(4)を差し引いた残りのアドレス[5:1]が、上位ビットにシフトしてセットされる。
【００４２】
　図2Aに示した10ビットのカウント部10から出力された[9:0]のアドレスは、図2Eに示した4×4のサブサンプリングモードに設定されたアドレス変換部12でサブサンプリングされる。
【００４３】
　ここで、第1ビット群<1>は、スキップされるアドレスの個数である「4」に等しいサブサンプリング変換されるアドレスの桁数の組み合わせであり、「0」にセットされる。また、第2ビット群<2>は、最下位ビットを含む第1ビット群<1>の下位ビットであるカウント部10から伝送されたビット[1:0]にセットされる。
【００４４】
　最上位ビットを含む第3ビット群<3>は、第1ビット群<1>の上位ビットであり、カウント部10から伝送されたアドレスのうち、最上位ビットから、第1ビット群<1>のビット数に相当する個数(1)を差し引いた残りのアドレス[8:1]が、上位ビットにシフトされる。
【００４５】
　また、図3A〜図3Cは、本発明の実施の形態に係る10ビットのサブサンプリング結果を示すサブサンプリングテーブルである。
【００４６】
　図3A〜図3Cに示したテーブルは、カウント部10からクロックClkに同期して出力された値がアドレス変換部12を介して生成されたアドレス値、すなわち、サブサンプリングされたアドレス値を示している。
【００４７】
　カウント部10の出力値が、テーブルの左側に10進数で表されており、支援しようとするサブサンプリングモードと、そのアドレスが、上段に、10進数と2進数とで表されている。
【００４８】
　また、このテーブルは、上述したサブサンプリング変換されたアドレスの第1〜第3ビット群(<1>〜<3>)の規則に従うことが確認できる。例えば、各モードにおいて斜体文字で示された第1ビット群<1>の列が、全て「0」にセットされていることが分かる。
【００４９】
　次に別の実施の形態により、上述の実施の形態で説明したサブサンプリング方法を用いて、イメージセンサのカラム及びローアドレスをサブサンプリングする方法と、このサブサンプリング方法が適用されたイメージセンサを説明する。
【００５０】
　図4は、本発明の別の実施の形態に係るイメージセンサを示すブロック図である。図4に示したように、イメージセンサは、第1カウント部40aと、第1アドレス変換部42aと、第2カウント部40bと、第2アドレス変換部42bとを含んで構成されている。第1カウント部40aは、一つのライン、すなわち、カラムをラインクロックに同期させてスキャンし、一度に伝送する方式であるラインスキャン方式により、データクロックClk dに同期して動作し、X(Xは、２より大きい自然数)ビットの2進アドレスを出力する。第1アドレス変換部42aは、第1カウント部40aの2進アドレス２0〜２X-1をサブサンプリングして、サブサンプリングされたアドレス[X-1:0]、すなわち、カラムアドレスを出力する。また、第2カウント部40bは、ラインクロックClk lに同期して動作し、Y(Yは、２より大きい自然数)ビットの2進アドレス２0〜２Y-1を出力する。第2アドレス変換部42bは、第2カウント部40bの2進アドレス２0〜２Y-1をサブサンプリングして、サブサンプリングされたアドレス[Y-1:0]、すなわち、ローアドレスを出力する。
【００５１】
　また、図４に示したように、イメージセンサは、第1多重化部41aと第2多重化部41bとをさらに含んでいてもよい。第1多重化部41aは、Xビットのアドレス２0〜２X-1から、予め設定されている出力可能なサブサンプリングモードのうちの一つを選択するためのものである。また、第2多重化部41bは、Yビットのアドレス２0〜２Y-1から、予め設定されている出力可能なサブサンプリングモードのうちの一つを選択するためのものである。したがって、アドレス変換部42a、42bは、それぞれ多重化部41a、41bで選択されたモードに該当するサブサンプリングを行なうことになる。
【００５２】
　ここで、Nビットの2進アドレスは、カラムとローに各々２0〜２X-1と２0〜２Y-1とを含んでいるので、これらのサブサンプリングが、m(出力されるアドレスの個数)×n(スキップされるアドレスの個数)回だけ行われると仮定すると、m＋nはX-1とY-1よりは小さいか、または同じであり、mとnは全て偶数でなければならない。
【００５３】
　したがって、設定可能なモードは、上記の実施の形態で示した等比数列による計算により、各々２X−１個と２Y−１個の選択可能なモードとなることが分かる。
【００５４】
　第１及び第２アドレス変換部４０ａ、４０ｂは、２0〜２X-1と２0〜２Y-1の２進アドレスを、サブサンプリングされたアドレス、すなわち、カラムアドレス及びローアドレスに変換する。これらのアドレスは、第3ビット群、第1ビット群及び第2ビット群が、最上位ビットから順に配列されるように形成される。ここで、第1ビット群は、スキップされるアドレスの個数と一致するサブサンプリング変換されたアドレスの桁数の組み合わせに相当し、「0」にセットされる。最下位ビットを含む第2ビット群は、カウント部10から伝送されたビットと相当する。また、最上位ビットを含む第3ビット群は、カウント部10から伝送されたアドレスのうち、最上位ビットから第1ビット群のビット数に相当する個数を差し引いた残りのアドレスが、上位ビットへシフトされる。
【００５５】
　一般に、イメージセンサは、ラインスキャン方式の動作を支援するので、上述したように、カラムアドレスを生成するための第1カウント部40a、第1多重化部41a及び第1アドレス変換部42aを必要とし、さらに、ローアドレスを生成するための第2カウント部40b、第2多重化部41b及び第2アドレス変換部42bを必要とする。この場合、カラムアドレス[X-1:0]を生成するための回路である第1カウント部40aは、データの出力速度、すなわち、データクロックClk dに同期して動作する。ローアドレス[Y-1:0]を生成するための回路である第2カウント部40bは、データの出力速度、すなわち、ラインクロックClk lに同期して動作する。
【００５６】
　ここで、ラインクロックClk lとデータクロックClk dとは、下記の（１）式に示す関係を有する。
【００５７】
　　　　Clk l=tblank+(WC×Clk d)　　　　　　　（１）式
　ここで、「tblank」はラインとラインとの間の時間間隔であり、ユーザの要求に応じて定義されるもので、一つのラインに対するスキャンが完了し、その次のラインに対するスキャン用にラインクロックClk lが発生するまでの時間である。例えば、ここには、CDS(Correlated Double Sampling)などに用いられる時間も含まれる。
【００５８】
　（１）式から明らかなように、ラインクロックClk lは、画素配列部のカラムの幅WCとデータクロックClk dとを乗じた値に、ラインとラインとの間の時間「tblank■
値がラインクロックClk lとなるので、ラインクロックClk lがデータクロックClk dに比べてかなり長い周期を有することが分かる。
【００５９】
　そして、第1アドレス変換部42aと第2アドレス変換部42bには、アドレスのビット数が相互に異なることを除くと、同じコンセプトを有する回路が用いられる。
【００６０】
　なお、このようなイメージセンサにおけるサブサンプリング方法は、上記の実施の形態で説明した通常のサブサンプリング方法と同様に実施することができるので、その説明を省略する。
【００６１】
　上述の本発明に係る実施の形態によれば、ビットシフトと特定ビットに「0」を挿入する方法により、小サイズのデジタル論理回路を用いてアドレス変換部を設計する。それにより、サブサンプリングモードをリアルタイムで行なうことができる。また、使用者により製品の応用範囲を広げることができるので、イメージ信号プロセス、画像圧縮、ソフトウェアプロセスなどのバックエンド(Back-end)プロセシングの支援を容易に行うことができる。
【００６２】
　なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で、多くの改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施の形態に係るアドレスサブサンプリング装置を示すブロック図である。
【図２Ａ】本発明に係るサブサンプリングの一実施の形態を示すブロック図である。
【図２Ｂ】本発明に係るサブサンプリングの一実施の形態を示すブロック図である。
【図２Ｃ】本発明に係るサブサンプリングの一実施の形態を示すブロック図である。
【図２Ｄ】本発明に係るサブサンプリングの一実施の形態を示すブロック図である。
【図２Ｅ】本発明に係るサブサンプリングの一実施の形態を示すブロック図である。
【図３Ａ】本発明の実施の形態に係る10ビットのサブサンプリング結果を示すサブサンプリングテーブルである。
【図３Ｂ】本発明の実施の形態に係る10ビットのサブサンプリング結果を示すサブサンプリングテーブルである。
【図３Ｃ】本発明の実施の形態に係る10ビットのサブサンプリング結果を示すサブサンプリングテーブルである。
【図４】本発明の別の実施の形態に係るイメージセンサを示すブロック図である。
【符号の説明】
【００６４】
10　　　カウント部
11　　　多重化部
12　　　アドレス変換部
【図１】
2004135344.tif 000003
【図２Ａ】
2004135344.tif 000004
【図２Ｂ】
2004135344.tif 000005
【図２Ｃ】
2004135344.tif 000006
【図２Ｄ】
2004135344.tif 000007
【図２Ｅ】
2004135344.tif 000008
【図３Ａ】
2004135344.tif 000009
【図３Ｂ】
2004135344.tif 000010
【図３Ｃ】
2004135344.tif 000011
【図４】
2004135344.tif 000012