(57)【要約】【課題】外付け抵抗器の短絡時に電源電圧が変動しても安定的に短絡電流に制限を加えることのできる回路を備えた定電流回路を得ること。【解決手段】外付け抵抗器５の両端が短絡するなどして短絡状態になると、レギュレータ端子４から接地に向けて短絡電流ＩＳが流れるが、この短絡電流ＩＳは、電流制限回路１０における基準電圧、ＮＭＯＳトランジスタ１１のゲート・ソース間電圧および電流制限用抵抗素子１２の抵抗値とレギュレータ回路２におけるＮＭＯＳトランジスタ２１のソース・ドレイン間電圧とによって決定される。すなわち、短絡電流の大きさは、電流制限回路１０における基準電圧と電流制限用抵抗素子１２の抵抗値とを調整することによって小さい値に制限することができる。しかも、短絡電流ＩＳの大きさは、カレントミラー回路１の電源端子３に印加される電源電圧に関係しないようになる。【選択図】      図２
2004227102.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極が共通に接続され、ソース電極がそれぞれ電源に接続される複数のＰＭＯＳトランジスタで構成され、ゲート電極とドレイン電極とが接続されるＰＭＯＳトランジスタのそのドレイン電極を一方の端子とし、残りのＰＭＯＳトランジスタのドレイン電極を他方の端子とするカレントミラー回路と、
第１基準電圧源と、ドレイン電極が前記カレントミラー回路の一方の端子に接続され、ゲート電極に前記第１基準電圧源が出力する第１基準電圧が印加される第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのソース電極に一端が接続される電流制限用抵抗素子とを備える電流制限回路と、
ドレイン電極が前記電流制限用抵抗素子の他方の端子に接続され、ソース電極が外付け抵抗器を介して接地に接続される第２ＮＭＯＳトランジスタと、第２基準電圧源と、前記外付け抵抗器の端子電圧が前記第２基準電圧源が出力する第２基準電圧と等しくなるように前記第２ＮＭＯＳトランジスタのゲート電圧を制御するアンプ回路とで構成されるレギュレータ回路と、
を備えたことを特徴とする定電流回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳトランジスタで構成される定電流回路に関するものである。
【０００２】
【従来の技術】
定電流回路としては、ゲート電極が共通に接続され、ソース電極がそれぞれ電源に接続される複数のＰＭＯＳトランジスタで構成され、ゲート電極とドレイン電極とが接続されるＰＭＯＳトランジスタのそのドレイン電極を一方の端子とし、残りのＰＭＯＳトランジスタのドレイン電極を他方の端子とするカレントミラー回路と、このカレントミラー回路を前記一方の端子から定電流を引き込んでオン動作させ、カレントミラー回路の前記他方の端子から定電流を出力させるレギュレータ回路とを備えたものが知られている（例えば特許文献１）。
【０００３】
前記レギュレータ回路は、レギュレータ出力端子と接地との間に外付け抵抗器が接続されるとともに、前記カレントミラー回路の一方の端子にドレイン電極が接続され、ソース電極が前記外付け抵抗器を介して接地に接続されるＮＭＯＳトランジスタと、基準電圧源と、この基準電圧源の基準電圧と前記外付け抵抗器の端子電圧との誤差が少なくなるように、つまり外付け抵抗器に流れる電流が定電流（基準電流）となるように前記ＮＭＯＳトランジスタのゲート電圧を制御するアンプ回路とで構成される。
【０００４】
【特許文献１】
特開２０００−１８３７１７号公報（図１、符号１１）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のようにカレントミラー回路とレギュレータ回路とで構成される定電流回路では、外付け抵抗器の両端が短絡するなどの短絡事故が発生すると、レギュレータ出力端子から接地に向けて短絡電流が流れ、カレントミラー回路の一方の端子が過大電流で引き込まれるので、その一方の端子を構成するＰＭＯＳトランジスタのゲート電圧がゲート耐圧を超えることが起こり、素子破壊に至る場合がある。
【０００６】
特に、近年では、ウェハプロセスの微細化に伴いＭＯＳトランジスタのゲート酸化膜が薄くなる傾向にあり、その結果、ＭＯＳトランジスタのゲート耐圧が低くなってきている。そのため、上記のようにカレントミラー回路とレギュレータ回路とで構成される定電流回路では、カレントミラー回路を構成するＰＭＯＳトランジスタにそのゲート耐圧が電源電圧よりも低いものが用いられる場合があることから、上記の短絡事故による素子破壊が起こり易い状況になっている。
【０００７】
したがって、外付け抵抗器の短絡事故に備えて、短絡電流に制限を加える措置が必要であるが、短絡時には電源電圧の変動も起こるので、どのように構成するかが問題である。
【０００８】
この発明は、上記に鑑みてなされたもので、外付け抵抗器の短絡時に電源電圧が変動しても安定的に短絡電流に制限を加えることのできる回路を備えた定電流回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる定電流回路は、ゲート電極が共通に接続され、ソース電極がそれぞれ電源に接続される複数のＰＭＯＳトランジスタで構成され、ゲート電極とドレイン電極とが接続されるＰＭＯＳトランジスタのそのドレイン電極を一方の端子とし、残りのＰＭＯＳトランジスタのドレイン電極を他方の端子とするカレントミラー回路と、第１基準電圧源と、ドレイン電極が前記カレントミラー回路の一方の端子に接続され、ゲート電極に前記第１基準電圧源から第１基準電圧が印加される第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのソース電極に一端が接続される電流制限用抵抗素子とを備える電流制限回路と、ドレイン電極が前記電流制限用抵抗素子の他方の端子に接続され、ソース電極が外付け抵抗器を介して接地に接続される第２ＮＭＯＳトランジスタと、第２基準電圧源と、前記外付け抵抗器の端子電圧が前記第２基準電圧源が出力する第２基準電圧と等しくなるように前記第２ＮＭＯＳトランジスタのゲート電圧を制御するアンプ回路とで構成されるレギュレータ回路とを備えたことを特徴とする。
【００１０】
この発明によれば、外付け抵抗器の両端が短絡するなどして、外付け抵抗器が短絡状態になると、レギュレータ回路の出力端子から接地に向けて短絡電流が流れるが、この短絡電流は、第１基準電圧と第１ＮＭＯＳトランジスタのゲート・ソース間電圧と電流制限用抵抗素子の抵抗値と第２ＮＭＯＳトランジスタのソース・ドレイン間電圧とによって決定される。すなわち、短絡電流の大きさは、第１基準電圧と電流制限用抵抗素子の抵抗値とを調整することによって小さい値に制限することができる。しかも、短絡電流の大きさは、カレントミラー回路の電源端子に印加される電源電圧に関係しないようになる。したがって、電流制限回路では、電源電圧の変動に対して安定した制限電流値を設定することができるので、外付け抵抗器の短絡事故が発生しても、カレントミラー回路の一方の端子を構成するＰＭＯＳトランジスタのゲート・ソース間電圧をそのゲート耐圧以下に安定的に制限することができる。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる定電流回路の好適な実施の形態を詳細に説明する。
【００１２】
図１は、この発明の一実施の形態である定電流回路の構成を示す回路図である。まず、図３を参照して、定電流回路の一般的な構成と動作について説明する。なお、図３は、この発明が対象とする定電流回路の構成例を示す回路図である。
【００１３】
図３に示す定電流回路は、カレントミラー回路１とレギュレータ回路２とを備えている。カレントミラー回路１は、ゲート電極が共通に接続され、ソース電極がそれぞれ電源端子３に接続される複数のＰＭＯＳトランジスタ１−１〜１−ｎで構成されている。
【００１４】
このカレントミラー回路１では、ゲート電極とドレイン電極とが接続されるＰＭＯＳトランジスタ１−１のそのドレイン電極が一方の端子となり、残りのＰＭＯＳトランジスタ１−２〜１−ｎのドレイン電極が他方の端子となっている。そして、ＰＭＯＳトランジスタ１−１〜１−ｎは、ゲート耐圧が電源端子３に印加される電源電圧よりも低い素子となっている。
【００１５】
レギュレータ回路２は、レギュレータ端子４と接地との間に外付け抵抗器５が接続されるとともに、ＮＭＯＳトランジスタ２１と基準電圧源２２とアンプ回路２３とを備え、このカレントミラー回路１をその一方の端子から定電流を引き込んでオン動作させ、カレントミラー回路１の他方の端子から定電流を出力させるように構成されている。
【００１６】
すなわち、レギュレータ回路２では、ＮＭＯＳトランジスタ２１のドレイン電極がカレントミラー回路１の前記一方の端子に接続され、ソース電極がレギュレータ端子４とアンプ回路２３の一方の入力端とに接続され、ゲート電極がアンプ回路２３の出力端に接続されている。そして、アンプ回路２３の他方の入力端には、基準電圧源２２から基準電圧が入力される。
【００１７】
以上の構成において、レギュレータ回路２では、アンプ回路２３は、電源が投入されるとＮＭＯＳトランジスタ２１をオン動作させる。その結果、カレントミラー回路１では、ＰＭＯＳトランジスタ１−１がオン動作を行い、ＰＭＯＳトランジスタ１−２〜１−ｎのドレイン電極からミラー電流が出力される。
【００１８】
この状態でアンプ回路２３は、外付け抵抗器５の端子電圧（つまりレギュレータ端子４の電圧）が基準電圧源２２の基準電圧と等しくなるようにＮＭＯＳトランジスタ２１のゲート電圧を制御する。その結果、ＰＭＯＳトランジスタ１−１のドレイン電流が外付け抵抗器５に流れる定電流（基準電流）によって引き込まれ、ＰＭＯＳトランジスタ１−２〜１−ｎのドレイン電極から定電流が出力される。
【００１９】
そして、外付け抵抗器５の両端が短絡線７で接続されるなどして、外付け抵抗器５が短絡状態になると、レギュレータ端子４から接地に向けて短絡電流Ｉｓが流れ、ＰＭＯＳトランジスタ１−１が過大電流で引き込まれる。このとき、ＰＭＯＳトランジスタ１−１は、ゲート耐圧が電源端子３に印加される電源電圧よりも低いので、ゲート電圧がゲート耐圧を超えることが起こり、素子破壊に至る。
【００２０】
この外付け抵抗器の短絡事故に備えて、ＰＭＯＳトランジスタ１−１のゲート電圧を制御する方法として、次の（１）〜（３）の方法が考えられる。すなわち、（１）ＮＭＯＳトランジスタ２１のソース電極とレギュレータ端子４との間に抵抗素子を介在させて短絡時の電流を制限し、ＰＭＯＳトランジスタ１−１のゲート・ソース間電圧が一定値以上開かないようにする。（２）ＮＭＯＳトランジスタ２１のドレイン電極とＰＭＯＳトランジスタ１−１のドレイン電極との間に抵抗素子を介在させて短絡時の電流を制限し、ＰＭＯＳトランジスタ１−１のゲート・ソース間電圧が一定値以上開かないようにする。（３）さらにＰＭＯＳトランジスタ１−１のゲート・ソース間にツェナーダイオードを接続し、短絡時にＰＭＯＳトランジスタ１−１のゲート・ソース間電圧がツェナー電圧で制限されるようにする。
【００２１】
しかし、（１）の方法では、通常の動作時においてアンプ回路２３の電源電圧が低い場合、ＮＭＯＳトランジスタ２１のゲート電圧が介在させた抵抗素子の両端電圧の分だけ上昇しレギュレータ回路２の出力電圧（レギュレータ端子４の電圧）とアンプ回路２３の電源電圧との電圧差が狭くなるので、アンプ回路２３の電源電圧を低電圧化するのが困難になる。
【００２２】
また、（２）の方法では、短絡時の制限電流値が電源端子３に印加される電源電圧の変動に応じて変動するので、短絡電流に応じてＰＭＯＳトランジスタ１−１のサイズを調整することになり、短絡電流が大きい場合には、ＰＭＯＳトランジスタ１−１のサイズを大きくする必要がある。同様に、（３）の方法では、短絡電流が大きい場合は、ツェナーダイオードのサイズを大きくする必要がある。
【００２３】
そこで、この実施の形態では、通常の動作時においてアンプ回路２３の電源電圧を低電圧化することの妨げとならず、かつ少ない素子数で外付け抵抗器５の短絡時に電源電圧が変動しても安定的に短絡電流に制限を加えることのできる回路を備えた定電流回路を実現するようにしている。
【００２４】
以下、図１を参照して説明する。なお、図１では、図３に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態に関わる部分を中心に説明する。
【００２５】
図１に示すように、この実施の形態による定電流回路では、カレントミラー回路１とレギュレータ回路２との間に、電流制限回路１０が設けられている。電流制限回路１０は、ドレイン電極がカレントミラー回路１の前記一方の端子に接続されるＮＭＯＳトランジスタ１１と、ＮＭＯＳトランジスタ１１のソース電極に一端が接続される電流制限用抵抗素子１２と、基準電圧源１３とを備えている。ＮＭＯＳトランジスタ１１のゲート電極には基準電圧源１３から基準電圧が印加される。また、電流制限用抵抗素子１２の他端は、レギュレータ回路２におけるＮＭＯＳトランジスタ２１のドレイン電極に接続されている。
【００２６】
次に、図１と図２を参照して、図１に示す定電流回路の動作を説明する。なお、図２は、図１に示す定電流回路の外付け抵抗器短絡時の動作を説明する図である。図１において、通常動作時において外付け抵抗器５を流れる基準電流ＩＲＥＦは、上記したように、基準電圧源２２が出力する基準電圧ＶＲＥＦ１と、外付け抵抗器５の抵抗値Ｒ１とで決定される。すなわち、ＩＲＥＦ＝ＶＲＥＦ１／Ｒ１である。
【００２７】
このとき、ＮＭＯＳトランジスタ２１のドレイン電圧は、上記基準電流ＩＲＥＦによって決定されるＮＭＯＳトランジスタ１１のゲート・ソース間電圧ＶＧＳと電流制限用抵抗素子１２の端子電圧との和であるが、基準電圧源１３が出力する基準電圧ＶＲＥＦ２と電流制限用抵抗素子１２の抵抗値Ｒ２とは、ＮＭＯＳトランジスタ１１のソース・ドレイン間電圧ＶＤＳが飽和領域（５極菅領域）における値となるように定められている。
【００２８】
そして、図２に示すように、外付け抵抗器５の両端が短絡線１５で接続されるなどして、外付け抵抗器５が短絡状態になると、レギュレータ端子４から接地に向けて短絡電流ＩＳが流れる。この短絡電流ＩＳは、式（１）に示されるように、基準電圧ＶＲＥＦ２とＮＭＯＳトランジスタ１１のゲート・ソース間電圧ＶＧＳと電流制限用抵抗素子１２の抵抗値Ｒ２とＮＭＯＳトランジスタ１１のソース・ドレイン間電圧ＶＤＳとによって決定される。
ＩＳ＝（ＶＲＥＦ２−ＶＧＳ−ＶＤＳ）÷Ｒ２      …（１）
【００２９】
式（１）から明らかなように、短絡電流ＩＳの大きさは、基準電圧ＶＲＥＦ２と電流制限用抵抗素子１２の抵抗値Ｒ２とを調整することによって小さい値に制限することができる。すなわち、基準電圧ＶＲＥＦ２と電流制限用抵抗素子１２の抵抗値Ｒ２とを、カレントミラー回路１のＰＭＯＳトランジスタ１−１のゲート・ソース間電圧がそのゲート耐圧以下となるように設定する。これによって、外付け抵抗器５の短絡時において、この電流制限回路１０では、ＰＭＯＳトランジスタ１−１のゲート・ソース間電圧がそのゲート耐圧以下となるように短絡電流ＩＳを制限することができるので、ＰＭＯＳトランジスタ１−１のゲート破壊を防止することができる。
【００３０】
また、式（１）から明らかなように、短絡電流ＩＳの大きさは、電源端子３に印加される電源電圧に関係しない。したがって、この電流制限回路１０では、電源電圧の変動に対して安定した制限電流値を設定することができるので、外付け抵抗器５の短絡時におけるＰＭＯＳトランジスタ１−１のゲート・ソース間電圧をそのゲート耐圧以下に安定的に制限することができる。
【００３１】
【発明の効果】
以上説明したように、この発明によれば、ゲート電極が共通に接続され、ソース電極が共通に電源に接続される複数のＰＭＯＳトランジスタで構成され、ゲート電極とドレイン電極とが接続されるＰＭＯＳトランジスタのそのドレイン電極を一方の端子とするカレントミラー回路と、前記カレントミラー回路の一方の端子から定電流を引き込むＮＭＯＳトランジスタのゲート電極を前記ＮＭＯＳトランジスタのソース電極と接地との間に設けられる外付け抵抗器の端子電圧が基準電圧と等しくなるように制御するレギュレータ回路とを備える定電流回路において、前記カレントミラー回路と前記レギュレータ回路との間に、ドレイン電極が前記カレントミラー回路の一方の端子に接続され、ゲート電極に基準電圧が印加されるＮＭＯＳトランジスタと、ＮＭＯＳトランジスタのソース電極に一端が接続され、他端が前記レギュレータ回路におけるＮＭＯＳトランジスタのドレイン電極に接続される電流制限用抵抗素子とを備える電流制限回路を設けたので、外付け抵抗器の両端が短絡するなどして発生するレギュレータ回路の出力端子から接地に向けて流れる短絡電流は、電流制限回路における基準電圧、ＮＭＯＳトランジスタのゲート・ソース間電圧および電流制限用抵抗素子の抵抗値とレギュレータ回路におけるＮＭＯＳトランジスタのソース・ドレイン間電圧とによって決定されるようになる。すなわち、短絡電流の大きさは、電流制限回路における基準電圧と電流制限用抵抗素子の抵抗値とを調整することによって小さい値に制限することができる。しかも、短絡電流の大きさは、カレントミラー回路の電源端子に印加される電源電圧に関係しないようになる。したがって、電流制限回路では、電源電圧の変動に対して安定した制限電流値を設定することができるので、外付け抵抗器の短絡事故が発生しても、カレントミラー回路の一方の端子を構成するＰＭＯＳトランジスタのゲート・ソース間電圧をそのゲート耐圧以下に安定的に制限することができ、素子破壊が防止できる。
【図面の簡単な説明】
【図１】この発明の一実施の形態である定電流回路の構成を示す回路図である。
【図２】図１に示す定電流回路の外付け抵抗器短絡時の動作を説明する図である。
【図３】この発明が対象とする定電流回路の構成例を示す回路図である。
【符号の説明】
１  カレントミラー回路、１−１〜１−ｎ  ＰＭＯＳトランジスタ、２  レギュレータ回路、３  電源端子、４  レギュレータ端子、５  外付け抵抗器、１０電流制限回路、１１  ＮＭＯＳトランジスタ、１２  電流制限用抵抗素子、１３  基準電圧源、１５  短絡線、２１  ＮＭＯＳトランジスタ、２２  基準電圧源、２３  アンプ回路。
【図１】
2004227102.tif 000003
【図２】
2004227102.tif 000004
【図３】
2004227102.tif 000005