(57)【要約】【課題】高速プログラミングが可能であって大容量のメモリを具現できる非揮発性ＳＯＮＳＮＯＳメモリを提供する。【解決手段】基板のチャンネル上に積層される第１及び第２絶縁膜と、第１絶縁膜の上部と第２絶縁膜の下部に形成される第１及び第２誘電膜、並びに第１及び第２誘電膜間に介設されるIV族半導体膜、シリコン量子ドット、または金属量子ドットを含む非揮発性ＳＯＮＳＮＯＳメモリ。【選択図】　　図３
2004134796.tif 000002
【特許請求の範囲】
【請求項１】
　所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、
　前記半導体基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、
　前記第１絶縁膜の上部と第２絶縁膜の下部に形成される第１誘電膜及び第２誘電膜と、
　前記第１誘電膜と第２誘電膜の間に介設されるIV族半導体膜とを含むことを特徴とするシリコン・オキシド・ナイトライド・シリコン・ナイトライド・オキシド・シリコン（ＳＯＮＳＮＯＳ）メモリ。
【請求項２】
　所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルとを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、
　前記半導体基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、
　前記第１絶縁膜の上部と第２絶縁膜の下部に形成される第１誘電膜及び第２誘電膜と、
　前記第１誘電膜と第２誘電膜の間に介設されるIV族半導体物質または金属から形成されたナノ量子ドットとを含むことを特徴とするＳＯＮＳＮＯＳメモリ。
【請求項３】
　所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、
　前記半導体基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、
　前記第１絶縁膜の上部と第２絶縁膜の下部に形成される第１誘電膜及び第２誘電膜と、
　前記第１誘電膜と第２誘電膜の間に介設される金属から形成されたナノ量子ドットとを含むことを特徴とするＳＯＮＳＮＯＳメモリ。
【請求項４】
　前記第１絶縁膜及び第２絶縁膜は、それぞれＳｉＯ2、Ａｌ2Ｏ3、ＴａＯ2及びＴｉＯ2で構成されるグループから選択されるいずれか一つの物質から形成されることを特徴とする請求項１ないし請求項３のいずれか１項に記載のＳＯＮＳＮＯＳメモリ。
【請求項５】
　前記第１誘電膜及び第２誘電膜は、それぞれＳｉ3Ｎ4およびＰＺＴのうちの少なくとも一つで形成されることを特徴とする請求項１ないし請求項３のいずれか１項に記載のＳＯＮＳＮＯＳメモリ。
【請求項６】
　前記IV族半導体膜は、ＳｉおよびＧｅのうちの少なくとも一つで形成されることを特徴とする請求項１に記載のＳＯＮＳＮＯＳメモリ。
【請求項７】
　前記IV族半導体物質は、ＳｉおよびＧｅのうちの少なくとも一つであることを特徴とする請求項２に記載のＳＯＮＳＮＯＳメモリ。
【請求項８】
　前記金属はＡｕおよびＡｌのうちの少なくとも一つであることを特徴とする請求項３に記載のＳＯＮＳＮＯＳメモリ。
【請求項９】
　前記ナノ量子ドットは、ＬＰＣＶＤ法またはスパッタリング法を利用して形成することを特徴とする請求項２または３に記載のＳＯＮＳＮＯＳメモリ。
【請求項１０】
　所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、
　前記半導体基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、
　前記第１絶縁膜の上部と第２絶縁膜の下部とに形成される複数の誘電膜と、
　前記複数の誘電膜の間ごとに介設される複数のIV族半導体膜とを含むことを特徴とする多層ＳＯＮＳＮＯＳメモリ。
【請求項１１】
　所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、
　前記半導体基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、
　前記第１絶縁膜の上部と第２絶縁膜の下部とに形成される複数の誘電膜と、
　前記複数の誘電膜の間ごとに介設されるIV族半導体物質から形成されたナノ量子ドットとを含むことを特徴とする多層ＳＯＮＳＮＯＳメモリ。
【請求項１２】
　所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、
　前記半導体基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、
　前記第１絶縁膜の上部と第２絶縁膜の下部とに形成される複数の誘電膜と、
　前記複数の誘電膜の間ごとに介設される金属から形成されたナノ量子ドットとを含むことを特徴とするマルチＳＯＮＳＮＯＳメモリ。
【請求項１３】
　前記第１及び第２絶縁膜は、それぞれＳｉＯ2、Ａｌ2Ｏ3、ＴａＯ2及びＴｉＯ2から構成されるグループから選択された少なくとも一つの物質から形成されることを特徴とする請求項１０ないし請求項１２のいずれか１項に記載の多層ＳＯＮＳＮＯＳメモリ。
【請求項１４】
　前記第１及び第２誘電膜は、それぞれＳｉ3Ｎ4およびＰＺＴのうちの少なくとも一つから形成されることを特徴とする請求項１０ないし請求項１２のいずれか１項に記載の多層ＳＯＮＳＮＯＳメモリ。
【請求項１５】
　前記IV族半導体膜は、ＳｉおよびＧｅのうちの少なくとも一つから形成されることを特徴とする請求項１０に記載の多層ＳＯＮＳＮＯＳメモリ。
【請求項１６】
　前記IV族半導体物質は、ＳｉおよびＧｅのうちの少なくとも一つであることを特徴とする請求項１１に記載の多層ＳＯＮＳＮＯＳメモリ。
【請求項１７】
　前記金属は、ＡｕおよびＡｌのうちの少なくとも一つであることを特徴とする請求項１１に記載の多層ＳＯＮＳＮＯＳメモリ。
【請求項１８】
　前記ナノ量子ドットは、ＬＰＣＶＤ法またはスパッタリング法を利用して形成されることを特徴とする請求項１１または１２に記載の多層ＳＯＮＳＮＯＳメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は非揮発性メモリに係り、より一層詳細には容量を拡張させたＳＯＮＳＮＯＳ（Ｓｉｌｉｃｏｎ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｓｉｌｉｃｏｎ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ）メモリに関する。
【背景技術】
【０００２】
　図１は、従来の一般的なフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）の断面を示した図面である。フラッシュＥＥＰＲＯＭは、電源をオフ状態としてもデータを貯蔵する非揮発性メモリである。
【０００３】
　図１を参照すれば、ソース（Ｓ）電極１３及びドレーン（Ｄ）電極１５が形成された基板１１上にゲート（Ｇ）電極１７が位置し、ゲート電極１７と基板１１の間にゲート酸化膜（ｇａｔｅ　ｏｘｉｄｅ）２１、フローティングゲート２３及び絶縁層２５が順に積層されている。
【０００４】
　一般的に、フラッシュメモリは基板１１の一部、特にソース電極１３とドレーン電極１５の間に形成される電子のチャンネルから注入される熱電子によりプログラムされる。熱電子注入メカニズムは、まずフローティングゲート２３に負電荷を輸送する電子を熱電子に変化させる段階を含む。ソース電極１３及び基板１１の相当部を接地させてゲート電極１７に相対的に正の高電圧を印加して電子を引き寄せる電場を誘導し、ドレーン電極１５に適切な正電圧を印加して熱電子を生成する。生成された熱電子は、ゲート電極１７の電場によりフローティングゲート２３に注入される。フローティングゲート２３に十分に負電荷が蓄積されれば、フローティングゲートの負電位は電界効果トランジスタ（ＦＥＴ）のしきい値電圧まで上昇してチャンネルに電子が流れることを妨害する。読み込み電流の量はフラッシュメモリがプログラムされたか否かを決定するのに使われる。フローティングゲートの放電は消去と呼ばれる。消去機能は一般的にフローティングゲートと基板の間のトンネリング機構によりなされる。フラッシュメモリからのデータの消去作業は、各メモリセルのドレーン電極をフローティングさせる間にソース電極に正の高電圧を印加してゲート電極と基板とを接地させることによりなされる。
【０００５】
　しかし、フラッシュメモリは情報保有力が低い短所を有するので、情報容量を拡大し、かつプロセス処理性（ｐｒｏｃｅｓｓ　ｐｅｒｆｏｍａｎｃｅ）を向上させるためにＳＯＮＯＳ（Ｓｉｌｉｃｏｎ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ）メモリ素子が提案されている（例えば、非特許文献１参照）
【０００６】
　図２は一般的なＳＯＮＯＳメモリの断面図である。
　図２を参照すれば、ソース電極３３とドレーン電極３５とが形成された基板３１の上部にゲート電極３７が位置し、基板３１とゲート電極３７の間に絶縁膜として酸化シリコン（ｓｉｌｉｃｏｎ　ｏｘｉｄｅ）膜４１，４５が形成され、酸化シリコン膜４１，４５の間に電子をトラップする非伝導性誘電膜４３が介設される。
【０００７】
　セル当たり２ビットのＳＯＮＯＳメモリの動作を述べれば、２ビットはいずれも従来の熱電子を使用したプログラミング法を使用するが、各ビットは相対的に低いゲート電圧で異なる方向にデータがリードされる。例えば、ＳＯＮＯＳメモリの右側ビットは、ソース電極を接地させたり低電圧を印加する間、ゲート電極及びドレーン電極にプログラミング電圧を印加してプログラムされる。熱電子は十分に加速されてドレーン電極に近い非伝導性誘電膜の領域に注入される。しかし、ＳＯＮＯＳメモリでは、ドレーン電極を接地またはドレーン電極に低電圧を印加した状態でゲート電極及びソース電極にリード電圧を反対方向に印加することによってリードされる。左側ビットはソース及びドレーン電極の電圧を交換することによりプログラムされてリードされる。ビットのうち一つをプログラミングすれば、他のビットの情報はそのまま維持される。
【０００８】
　ＳＯＮＯＳメモリは、相対的に低いゲート電圧を使用して逆方向にリードすることによりチャンネルを横切る電位降下が顕著に減る。これにより、局所的なトラッピング領域にトラップされる電荷の影響が増幅されてＳＯＮＯＳメモリの高速プログラミングが可能となる。また、ＳＯＮＯＳメモリは、右側ビットのゲート及びドレーン電極と左側ビットのソース電極とに適切な消去電圧を印加することによって消去メカニズムが改善される。また、ＳＯＮＯＳメモリは、繰返し動作での劣化減少させることにより素子の寿命を向上させられる。
【０００９】
　しかし、ＳＯＮＯＳメモリの前述の長所にもかかわらず既存のＳＯＮＯＳメモリの性能を凌駕する大容量及び高速プログラミングの可能なメモリが求められている。
【非特許文献１】Ｃｈａｎ　ｅｔ　ａｌ，ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，Ｖｏｌ．８，Ｎｏ．３，ＰＰ９３，１９８７
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　従って、本発明がなそうとする技術的課題は前述の従来技術の問題点を改善するためのものであり、ＳＯＮＯＳの長所を利用した高速及び大容量のメモリを提供することである。
【課題を解決するための手段】
【００１１】
　前記技術的課題を達成するために、本発明は、所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルとを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、前記半導体基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、前記第１絶縁膜の上部と第２絶縁膜の下部とに形成される第１誘電膜及び第２誘電膜と、前記第１誘電膜と第２誘電膜の間に介設されるIV族半導体膜とを含むことを特徴とするＳＯＮＳＮＯＳメモリを提供する。
【００１２】
　前記技術的課題を達成するために本発明はまた、所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルとを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、前記基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、前記第１絶縁膜の上部と第２絶縁膜の下部とに形成される第１誘電膜及び第２誘電膜と、前記第１誘電膜と第２誘電膜の間に介設されるIV族半導体物質または金属から形成されたナノ量子ドットとを含むことを特徴とするＳＯＮＳＮＯＳメモリを提供する。
【００１３】
　ここで、前記第１絶縁膜及び第２絶縁膜は、それぞれＳｉＯ2、Ａｌ2Ｏ3、ＴａＯ2及びＴｉＯ2で構成されるグループから選択されるいずれか一つの物質から形成されることが望ましい。
　前記第１誘電膜及び第２誘電膜はＳｉ3Ｎ4およびＰＺＴのうちの少なくとも一つで形成されることが望ましい。
【００１４】
　前記IV族半導体膜はＳｉおよびＧｅのうちの少なくとも一つで形成されることが望ましく、前記IV族半導体物質はＳｉおよびＧｅのうちの少なくとも一つであることが望ましい。
　前記金属はＡｕおよびＡｌのうちの少なくとも一つであることが望ましい。
【００１５】
　前記ナノ量子ドットはＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法を利用して形成することが望ましい。
【００１６】
　前記技術的課題を達成するために本発明はまた、所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルを含む半導体基板と、前記半導体基板の上部に前記チャンネルからの電子の流入を制御するゲート電極とを備えるメモリにおいて、前記基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、前記第１絶縁膜の上部と第２絶縁膜の下部とに形成される複数の誘電膜と、前記複数の誘電膜の間ごとに介設される複数のIV族半導体膜とを含むことを特徴とする多層ＳＯＮＳＮＯＳメモリを提供する。
【００１７】
　前記技術的課題を達成するために本発明はまた、所定間隔離隔されたソース及びドレーン電極並びに前記ソース及びドレーン電極間に電子が移動するチャンネルを含む半導体基板と、前記半導体基板の上部に前記チャンネルから電子の流入を制御するゲート電極とを備えるメモリにおいて、前記基板のチャンネル上に積層される第１絶縁膜及び第２絶縁膜と、前記第１絶縁膜の上部と第２絶縁膜の下部とに形成される複数の誘電膜と、前記複数の誘電膜の間ごとに介設されるIV半導体物質または金属から形成されたナノ量子ドットとを含むことを特徴とする多層ＳＯＮＳＮＯＳメモリを提供する。
【００１８】
　ここで、前記第１絶縁膜及び第２絶縁膜はＳｉＯ2、Ａｌ2Ｏ3、ＴａＯ2及びＴｉＯ2から構成されるグループから選択された少なくとも一つの物質から形成されることが望ましい。
　前記第１誘電膜及び第２誘電膜はＳｉ3Ｎ4およびＰＺＴのうちの少なくとも一つから形成されることが望ましい。
【００１９】
　前記IV族半導体膜はＳｉおよびＧｅのうちの少なくとも一つから形成されることが望ましい。
　前記IV族半導体物質はＳｉおよびＧｅのうちの少なくとも一つであることが望ましい。
　前記金属はＡｕおよびＡｌのうちの少なくとも一つであることが望ましい。
【００２０】
　前記ナノ量子ドットはＬＰＣＶＤ法またはスパッタリング法を利用して形成されることが望ましい。
　本発明はＳＯＮＯＳメモリの一般的な構造にシリコン膜を挿入して新しい構造のメモリを製造することにより電子のトラップサイトを増加させて高速及び大容量の新しいメモリを具現できる。
【発明の効果】
【００２１】
　本発明のＳＯＮＳＮＯＳメモリは、従来のＳＯＮＯＳメモリの構造を改善してナイトライド膜とシリコン膜とを多層に形成し、またはシリコン量子ドットあるいは金属量子ドットを有し、電子を貯蔵できるトラップサイトが増加する。そのため、本発明のＳＯＮＳＮＯＳメモリは、高速プログラミングが可能となり、情報記録容量が向上する。
【発明を実施するための最良の形態】
【００２２】
　以下、本発明の実施形態に係るＳＯＮＳＯＮＳメモリを図面を参照して詳細に説明する。図面にて各層の厚さと幅とは説明のために誇張されるように図示されたことに留意しなければならない。
【００２３】
　図３は本発明の第１実施形態によるＳＯＮＳＮＯＳメモリの斜視図である。
　図３を参照すれば、本発明の第１実施形態によるＳＯＮＳＮＯＳメモリでは、ソース電極１０３及びドレーン電極１０５が形成されている基板１０１の上部にゲート電極１０７が配置され、基板１０１とゲート電極１０７間に電子をトラップするための多層のＯＮＳＮＯ（Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｓｉｌｉｃｏｎ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ）膜が介設される。ソース１０３とドレーン電極１０５の間には電子のチャンネルが形成され、ゲート電極１０７はＳｉなどの半導体または金属を使用して形成できる。
【００２４】
　ＯＮＳＮＯ膜は、基板１０１の上面とゲート電極１０７の底面とに位置する第１オキシド膜及び第２オキシド膜１１１ａ，１１１ｂと、第１オキシド膜１１１ａの上面と第２オキシド膜１１１ｂの底面とに配列される第１ナイトライド膜１１３ａ及び第２ナイトライド膜１１３ｂと、第１ナイトライド膜１１３ａと第２ナイトライド膜１１３ｂの間に介設されるシリコン膜１１５とを含む。
【００２５】
　第１オキシド膜１１１ａ及び第２オキシド膜１１１ｂは、酸化シリコン（ＳｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化タンタル（ＴａＯ2）、酸化チタン（ＴｉＯ2）などの絶縁性物質から形成され、第１ナイトライド膜１１３ａ及び第２ナイトライド膜１１３ｂは、Ｓｉ3Ｎ4またはＰＺＴなどのトラップサイトが１０12／ｃｍ2以上存在する金属で形成される。また、シリコン膜１１５はＧｅ膜に替えることができる。
【００２６】
　本発明の第１実施形態によるＳＯＮＳＮＯＳメモリを製造するためには、基板１０１に低濃度イオンドーピングをしてチャンネル領域を形成した後、そのチャンネル領域の上部にＯＮＳＮＯ膜を形成する。次に、そのＯＮＳＮＯ膜の上部にゲート電極１０７を形成する半導体層を蒸着した後、フォトリソグラフィ工程によってパターニングして図示されたようにゲート電極１０７をエッチングする。ゲート電極１０７をマスクとして低濃度及び高濃度イオンドーピングを行い、ソース及びドレーン電極１０３，１０５を形成してゲート電極１０７を完成する。
【００２７】
　ＳＯＮＳＮＯＳメモリに情報を貯蔵するためには、ソース電極１０３を接地させるか低電圧を印加した状態でドレーン電極１０５に第１正電圧を印加し、ゲート電極１０７に第１正電圧より高い第２正電圧を印加する。この状態でソース電極１０３からドレーン電極１０５に電子のチャンネルが形成され、ドレーン電極１０５に移動する電子はゲート電極１０７に形成された電場によって第１オキシド膜１１１ａをトンネリングして、第１ナイトライド膜１１３ａとシリコン膜１１５との界面にトラップされるか、シリコン膜１１５の欠陥にトラップされるか、シリコン膜１１５と第２ナイトライド膜１１３ｂとの界面にトラップされる。本発明の第１実施形態によるＳＯＮＳＮＯＳメモリは、既存のＳＯＮＯＳメモリに比べて電子がトラップされるサイトが多くなるため、大容量の情報を記録できる。
【００２８】
　このメモリから情報をリードするためには、ドレーン電極１０５に第１正電圧より低い第３正電圧を先印加した後、ゲート電極１０７の電圧を第３電圧より低い第４電圧に設定する。メモリセルのしきい値電圧の極性によりソース電極１０３とドレーン電極１０５の間に基準電流以上の電流が流れれば「１」とし、基準電流未満の電流が流れれば「０」のデータを割り当てて記録された情報をリードできる。
【００２９】
　メモリセル内の情報を消去するためには、ゲート電極１０７の電圧を０にしてソース領域１０３に高電圧を印加してドレーン電極１０５を開放する。これによって、電子がソース領域１３に抜け出してメモリセル内の情報が消去される。
【００３０】
　図４Ａは、本発明の第２実施形態によるＳＯＮＳＮＯＳメモリの斜視図である。
　参照符号１２１は基板、１２３はソース電極、１２５はドレーン電極、１２７はゲート電極、１３１ａは第１オキシド膜、１３１ｂは第２オキシド膜、１３３ａは第１ナイトライド膜、１３３ｂは第２ナイトライド膜、１３５はシリコン量子ドットを示す。本発明の第２実施形態によるＳＯＮＳＮＯＳメモリは本発明の第１実施形態によるＳＯＮＳＮＯＳメモリと類似した構造を有するが、シリコン膜１１５の代わりにシリコン量子ドット１３５を備える点が相違する。ここで、シリコン量子ドット１３５の代わりにＡｕまたはＡｌからなる金属量子ドットであってもよい。
【００３１】
　図４Ｂは図４Ａのシリコン量子ドットの円Ａを拡大した図面である。
　シリコン量子ドット１３５は金属量子ドットに替えることができ、シリコン量子ドット１３５または金属量子ドットは物理的または化学的方法で製造できる。
【００３２】
　シリコン量子ドット１３５または金属量子ドットを製造する物理的な方法には、スパッタリング、真空合成、ガス相合成、凝縮相合成、イオン化されたクラスタビームによる高速蒸着、コンソリーデーション法（consolidation method）、高速製粉、合金処理、蒸着法及びゾルゲル法などがある。シリコン量子ドットまたは金属量子ドットを製造する化学的な方法としてはＬＰＣＶＤ法がある。
【００３３】
　再び図４Ａを参照すれば、本発明の第２実施形態によるＳＯＮＳＮＯＳメモリを製造するためには、基板１２１に低濃度イオンドーピングしてチャンネル領域を形成する。第１オキシド膜１３１ａと第１ナイトライド膜１３３ａとを積層した後、第１ナイトライド膜１３３ａの上に物理的または化学的方法を利用してシリコン量子ドット１３５を形成する。さらに、そのシリコン量子ドット１３５の上に、第２ナイトライド膜１３３ｂ、第２オキシド膜１３１ｂ、及びゲート電極１２７を形成するための半導体層を蒸着した後、図４Ａに示すように、パターニングしてエッチングが行われる。ゲート電極１２７のための半導体層をマスクとして高濃度イオンドーピングを行えば、ソース及びドレーン電極１２３，１２５が形成されてゲート電極１２７が形成される。
【００３４】
　本発明の第２実施形態によるＳＯＮＳＮＯＳメモリのリード、記録及び消去動作は、本発明の第１実施形態によるＳＯＮＳＮＯＳメモリの動作と同一である。ただし、本発明の第２実施形態によるＳＯＮＳＮＯＳメモリは、シリコン量子ドット１３５または金属量子ドットを形成することにより電子を貯蔵するトラップサイトを拡張して容量をさらに増加させた特徴を有する。
【００３５】
　本発明の第３及び第４実施形態によるＳＯＮＳＮＯＳメモリは、本発明の第１及び第２実施形態によるＳＯＮＳＮＯＳメモリにおけるＯＮＳＮＯＳ膜を多層に形成して容量を一層増加させた構造を有する。
【００３６】
　図５は本発明の第３実施形態による多層ＳＯＮＳＮＯＳメモリを示した断面図である。
　図５を参照すれば、基板２０１とゲート電極２０７間にＯＮＳＮＳＮＯ膜が介設されている。基板２０１上には、ソース及びドレーン電極２０３，２０５が形成されている。ＯＮＳＮＳＮＯ膜は、基板２０１の上面とゲート電極２０７の底面とにそれぞれ配置された第１オキシド膜２１１ａと第２オキシド膜２１１ｂ、第１オキシド膜２１１ａの上面と第２オキシド膜２１１ｂの底面とにそれぞれ配列された第１ナイトライド膜２１３ａと第２ナイトライド膜２１３ｂ、第１ナイトライド膜２１３ａの上面と第２ナイトライド膜２１３ｂの底面とにそれぞれ形成された第１シリコン膜２１５ａと第２シリコン膜２１５ｂ及び第１シリコン膜２１５ａと第２シリコン膜２１５ｂの間に介設された第３ナイトライド膜２１３ｃを備える。
【００３７】
　図６は本発明の第４実施形態による多層ＳＯＮＳＮＯＳメモリを示した断面図である。
　図６を参照すれば、本発明の第４実施形態による多層ＳＯＮＳＮＯＳメモリは、本発明の第３実施形態によるマルチＳＯＮＳＮＯＳメモリと類似した構造を有し、ただし第１及び第２シリコン膜２１５ａ，２１５ｂの代わりに第１及び第２シリコン量子ドット２３５ａ，２３５ｂを備えることが相違する。ここで、第１及び第２シリコン量子ドット２３５ａ，２３５ｂの代わりに第１及び第２金属量子ドットを形成できる。金属量子ドットはＡｕまたはＡｌからなる。
【００３８】
　図５及び図６に示された本発明の第３及び第４実施形態による多層ＳＯＮＳＮＯＳメモリは、図３及び図４Ａに示された本発明の第１及び第２実施形態によるＳＯＮＳＮＯＳメモリに比べて電子を貯蔵する多層構造のトラップサイトを有し、容量が増加する。
【００３９】
　図７は、従来のＳＯＮＯＳメモリと本発明の第１実施形態によるＳＯＮＳＮＯＳメモリの記録及び消去のためのゲート電圧の変化によるフラットバンド電圧の変化を示したグラフである。
【００４０】
　図７を参照すれば、従来のＳＯＮＯＳメモリの記録のためのゲート電圧の変化によるフラットバンド電圧ＶFBの変化はｆ1、消去のためのゲート電圧の変化によるフラットバンドＶFBの変化はｆ2、ＳＯＮＳＮＯＳメモリの記録のためのゲート電圧の変化によるフラットバンド電圧 ＶFBの変化はｇ1、消去のためのゲート電圧の変化によるフラットバンド電圧ＶFBの変化はｇ2と示される。１２Ｖ以下のゲート電圧ＶGにてｆ1とｆ2とのフラットバンド電圧ＶFBの差はｇ1とｇ2とのフラットバンド電圧ＶFBの差より小さいので、低いゲート電圧ＶGで本発明の第１実施形態によるＳＯＮＳＮＯＳメモリの性能がさらに優秀であることが分かる。
【００４１】
　前記の説明にて多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものと見るより、望ましい実施形態の例示として解釈されねばならない。
　例えば、本発明が属する技術分野で当業者ならば、本発明の技術的思想によりナノ量子ドットを形成するナノ粒子をあらかじめ多様な方法で製造して単電子トランジスタに利用できる。ゆえに、本発明の範囲は説明された実施形態により定められるのではなくして特許請求範囲に記載された技術的思想により定められるのである。
【産業上の利用可能性】
【００４２】
　本発明のＳＯＮＯＳメモリは、一般にフラッシュメモリを用いるデジタルテレビジョン、デジタルレコーダ、携帯電話、デジタルカメラ、個人携帯端末機、ゲーム機、ＭＰ３プレーヤのような電子機器に広く用いられ得る。
【図面の簡単な説明】
【００４３】
【図１】従来のフラッシュメモリを簡略に示した断面図である。
【図２】従来のＳＯＮＯＳメモリを簡略に示した断面図である。
【図３】本発明の第１実施形態によるＳＯＮＳＮＯＳメモリを簡略に示した斜視図である。
【図４Ａ】本発明の第２実施形態によるＳＯＮＳＮＯＳメモリを簡略に示した斜視図である。
【図４Ｂ】図４に示す円Ａの拡大図である。
【図５】本発明の第３実施形態による多層ＳＯＮＳＮＯＳメモリを簡略に示した断面図である。
【図６】本発明の第４実施形態による多層ＳＯＮＳＮＯＳメモリを簡略に示した断面図である。
【図７】本発明の第１実施形態による多層ＳＯＮＳＮＯＳメモリと従来のＳＯＮＯＳメモリの記録及び消去のためのゲート電圧の変化によるフラットバンド電圧の変化を示したグラフである。
【符号の説明】
【００４４】
　１０１　　　基板
　１０３　　　ソース電極
　１０５　　　ドレイン電極
　１０７　　　ゲート電極
　１１１ａ　　第１オキサイド膜
　１１１ｂ　　第２オキサイド膜
　１１３ａ　　第１ナイトライド膜
　１１３ｂ　　第２ナイトライド膜
　１１５　　　シリコン膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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