(57)【要約】【課題】内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードでの消費電流を低減し、かつパワーダウンモードから通常待機モードへの移行時においてリフレッシュ動作を的確に再開することができる半導体記憶装置を提供すること。【解決手段】ＤＲＡＭ１０は、内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードを備える。パワーダウン制御回路１２は、Ｎａｐモードのエントリ信号ｎａｐｅを生成する。セルフリフレッシュ制御回路１１は、ＯＳＣ制御回路１６、発振回路１７、周期カウンタ１８、リクエスト発生回路１９とを備え、発振回路１７の発振信号に基づいてリフレッシュの周期を制御する。発振回路１７は、パワーダウン制御回路１２から入力されるエントリ信号ｎａｐｅに基づいて発振動作を停止する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードを備えた半導体記憶装置であって、
前記パワーダウンモードのエントリ信号を生成するパワーダウン制御回路と、
発振回路を有し、該発振回路の発振信号に基づいて前記リフレッシュの要求信号を生成するセルフリフレッシュ制御回路と
を備え、前記発振回路は、前記パワーダウン制御回路から入力されるエントリ信号に基づいて発振動作を停止することを特徴とする半導体記憶装置。
【請求項２】
前記セルフリフレッシュ制御回路は、前記発振回路に加えて、前記発振信号の周波数を制御するための発振周波数制御信号を生成するＯＳＣ制御回路を備え、
前記ＯＳＣ制御回路は、その電源経路にトランジスタが設けられ、前記パワーダウン制御回路から入力されるエントリ信号に基づいて前記トランジスタがオフすることで前記発振周波数制御信号の出力を停止することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＯＳＣ制御回路は、定電流もしくは定電圧を発生させる回路であり、該ＯＳＣ制御回路と前記発振回路とにより、定電流制御型もしくは定電圧制御型の発振器を構成するものであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
発振器を有し、該発振器の発振信号により前記内部電源を発生する内部電源発生回路を備え、
前記パワーダウン制御回路は、前記内部電源を非活性にする第１パワーダウンモードのエントリ信号と、前記内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止する第２パワーダウンモードのエントリ信号を生成し、
前記内部電源発生回路における発振器に前記第１パワーダウンモードのエントリ信号を入力し、前記セルフリフレッシュ制御回路における発振回路に前記第２パワーダウンモードのエントリ信号を入力するようにしたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記セルフリフレッシュ制御回路は、前記発振回路及びＯＳＣ制御回路に加えて、前記発振周波数制御信号の電圧レベルを検出するレベル検出回路を備え、該レベル検出回路は、その検出結果に応じて前記発振回路を制御するための検出信号を出力することを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記セルフリフレッシュ制御回路は、
前記リフレッシュの周期を判定すべく、前記発振回路の発振信号を取り込みカウントする周期カウンタと、
前記発振回路と前記カウンタとの間に設けられ、前記レベル検出回路の検出信号により制御されるスイッチ回路と
を備えたことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記セルフリフレッシュ制御回路は、前記発振回路及びＯＳＣ制御回路に加えて、プリセット部を備え、該プリセット部は、前記パワーダウンモードにて活性化される内部電源と前記ＯＳＣ制御回路との間に設けられ、前記エントリ信号の入力により導通して所定電圧の制御信号を前記ＯＳＣ制御回路の出力に供給することを特徴とする請求項２に記載の半導体記憶装置。
【請求項８】
内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードを備えた半導体記憶装置の制御方法において、
前記リフレッシュを定期的に実施する通常モードから前記パワーダウンモードにエントリするステップと、
前記パワーダウンモードにエントリした場合、前記内部電源を発生する内部電源発生回路を活性化させた状態で、前記リフレッシュの要求信号を生成するためのセルフリフレッシュ制御回路の発振動作を停止させることによりメモリセルへのリフレッシュ動作を停止するステップと、
前記パワーダウンモードから前記通常モードにエントリするステップと、
前記通常モードにエントリした場合、前記セルフリフレッシュ制御回路の発振動作を行うことで該制御回路を活性化することによりメモリセルへのリフレッシュ動作を再開するステップと
を備えたことを特徴とする半導体記憶装置の制御方法。
【請求項９】
前記リフレッシュ動作を停止するステップでは、前記内部電源発生回路における発振器の発振動作により内部電源を発生することを特徴とする請求項８に記載の半導体記憶装置の制御方法。
【請求項１０】
前記リフレッシュ動作を停止するステップでは、前記セルフリフレッシュ制御回路における発振回路の発振動作を停止することを特徴とする請求項８に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードを備えた半導体記憶装置に関するものである。
【０００２】
近年、ＤＲＡＭは、ＳＲＡＭ等の代替品として携帯電話等の携帯用電子機器にも広く使用されている。ＤＲＡＭは、スタンバイ時に記憶保持動作（セルフリフレッシュ動作）が必要であり、その記憶保持動作に電力を消費する。携帯用電子機器では、低消費電力化が必要となっているため、ＤＲＡＭにおいても、記憶保持動作による消費電力を低減することが必要となっている。
【０００３】
【従来の技術】
一般に、ＤＲＡＭを含むシステムにおいて、その待機状態にはデータの記憶保持のためにＤＲＡＭにおけるメモリセルのリフレッシュが定期的に実施されている。近年のシステムでは、ＤＲＡＭのデータ保持を必要とする待機状態に加え、ＤＲＡＭのデータ保持を必要としない待機状態が存在する場合がある。このシステムでは、データ保持を必要としない待機状態にてＤＲＡＭのリフレッシュ動作を行うことは電流を無駄に消費することになる。
【０００４】
そのため、ＤＲＡＭにおいて、データ保持を必要としない待機状態で、リフレッシュ動作に必要な回路を停止させたり、内部電源の供給を止めたりすることにより、消費電流を低減するといった動作モードを備えたものが実用化されている（例えば、特許文献１参照）。そのような動作モードは、パワーダウンモードと呼ばれ、具体的には「スリープモード」、「リフレッシュ停止モード（Ｎａｐモード）」等がある。
【０００５】
図１３には、低消費電流のためのパワーダウンモードを備えた従来のＤＲＡＭ６０の概略構成を示している。ＤＲＡＭ６０は、セルフリフレッシュ制御回路６１、パワーダウン制御回路６２、内部電源発生回路６３、リフレッシュ制御回路６４、メイン回路６５等を含む。
【０００６】
セルフリフレッシュ制御回路６１は、所定の周期を持つリフレッシュ要求信号（リクエスト信号）ｒｅｑを生成するための回路であって、ＯＳＣ制御回路６６と、発振回路６７と、周期カウンタ６８と、リクエスト発生回路６９とにより構成されている。
【０００７】
ＯＳＣ制御回路６６において、電源、グランド間にＰＭＯＳトランジスタＴＰ１及び抵抗Ｒ１が直列に接続されている。ＰＭＯＳトランジスタＴＰ１のゲート端子とドレイン端子とが接続されており、同ドレイン端子から発振周波数制御信号ＶＲが出力される。該制御信号ＶＲは、ＰＭＯＳトランジスタＴＰ１及び抵抗Ｒ１に流れる電流（定電流）Ｉにより設定される。この電流Ｉは、低消費電流動作の要請から小電流値となるよう設定されることが望ましい。例えば、抵抗Ｒ１の抵抗値を１０ＭΩとし、電流Ｉが数マイクロアンペア程度に設定される。
【０００８】
また、発振回路６７は、奇数段（図１３では３段）のインバータ回路７１，７２，７３がループ状に接続されており、リングオシレータを構成している。各インバータ回路７１〜７３の電源端子は、ＰＭＯＳトランジスタＴＰ２，ＴＰ３，ＴＰ４を介して電源に接続されている。ＰＭＯＳトランジスタＴＰ２〜ＴＰ４のゲート端子には発振周波数制御信号ＶＲが入力され、同制御信号ＶＲに応じた制御電流がトランジスタＴＰ２〜ＴＰ４を介して各インバータ回路７１〜７３に供給される。これにより、各インバータ回路７１，７３からなるリングオシレータが動作して発振信号ＯＳＣが出力される。
【０００９】
周期カウンタ６８は、発振回路６７の発振信号ＯＳＣを取り込み、該発振信号のパルス数をカウントすることで所定のリフレッシュ周期を決定する。リクエスト発生回路６９は、周期カウンタ６８にて決定されたリフレッシュ周期毎にリクエスト信号ｒｅｑを出力する。
【００１０】
パワーダウン制御回路６２は、図示しない外部信号に基づいてパワーダウンモードを判定して、判定結果に応じてＮａｐモードのエントリ信号ｎａｐｅ、スリープモードのエントリ信号ｓｌｅｅｐｅ等を生成して出力する。
【００１１】
セルフリフレッシュ制御回路６１とリフレッシュ制御回路６４との間にはノア回路７０が設けられており、同ノア回路７０の一方の入力端子にはリクエスト発生回路６９からのリクエスト信号ｒｅｑが入力され、他方の入力端子にはパワーダウン制御回路６２からのＮａｐモードのエントリ信号ｎａｐｅが入力される。
【００１２】
リフレッシュ制御回路６４は、リクエスト信号ｒｅｑを検出すると、同リクエスト信号ｒｅｑをトリガーとしてセルフリフレッシュのための制御を実施する。メイン回路６５はＤＲＡＭコア６５ａを備え、該ＤＲＡＭコア６５ａはメモリセル、ロウデコーダ、コラムデコーダ、センスアンプからなる。リフレッシュ制御回路６４の制御により、メイン回路６５におけるＤＲＡＭコア６５ａの各ワード線が活性化されて、ワード線に接続されたメモリセルの情報がリフレッシュされる。
【００１３】
内部電源発生回路６３は、ＤＲＡＭ６０を動作させるための内部電源を生成する回路であって、パワーダウン制御回路６２から入力されるスリープモードのエントリ信号ｓｌｅｅｐｅに応答して、活性化／非活性化する。活性化した内部電源発生回路６３はＤＲＡＭコア６５ａやその周辺回路に供給する電源電圧や、基板に供給する負電位や昇圧電位等を生成する。つまり、セルフリフレッシュ制御回路６１、メイン回路６５、及びリフレッシュ制御回路６４を動作させるための電源電圧が内部電源発生回路６３で発生される。また、非活性化した内部電源発生回路６３は、電源電圧の発生を停止する。これにより、メモリセルのリフレッシュ動作は停止される。なお、パワーダウン制御回路１２を動作させるための電源電圧は、図示しない別の内部電源発生回路で生成される。
【００１４】
ここで、Ｎａｐモード時の動作を説明する。
パワーダウン制御回路６２からＨレベルのエントリ信号ｎａｐｅが出力されている期間（図１４において時刻ｔ１１〜時刻ｔ１２のＮａｐ期間）では、ノア回路７０の出力がＬレベルに維持されるため、リフレッシュ制御回路６４にはリクエスト信号ｒｅｑが入力されなくなる。これにより、メモリセルのリフレッシュ動作が停止され、消費電流が低減される。
【００１５】
Ｎａｐモード時では、図１５に示すように、内部電源発生回路６３が活性化されており、リフレッシュ制御回路６４、メイン回路６５、セルフリフレッシュ制御回路６１には電源が供給されている。その状態にてパワーダウン制御回路６２のエントリ信号ｎａｐｅにより、セルフリフレッシュ制御回路６１からリフレッシュ制御回路６４へのリクエスト信号ｒｅｑが遮断され、リフレッシュ動作が停止される。
【００１６】
これに対し、スリープモード時では、図１６に示すように、パワーダウン制御回路６２からのエントリ信号ｓｌｅｅｐｅにより内部電源発生回路６３における電源の発生が停止される。またこのとき、パワーダウン制御回路６２は、内部電源発生回路６３と外部電源とを接続する電源ラインと、内部電源発生回路６３から各回路６１，６４，６５へ内部電源を供給するための電源ラインとを切断している。
【００１７】
図１７には、各動作モード（通常待機モード、Ｎａｐモード、スリープモード）における消費電流の内訳を示している。
Ｎａｐモードの場合、リフレッシュ動作を実施する通常待機モードの消費電流に対して、リフレッシュ動作に関するＡＣ電流が低減される。また、スリープモードの場合、Ｎａｐモードの消費電流に対して、セルフリフレッシュ制御回路（ｓｅｌｆ制御回路）６１における発振動作のためのＡＣ電流と内部電源発生回路６３等におけるＤＣ電流が低減される。つまり、スリープモードの場合、パワーダウン制御回路（ＰＤ制御回路）６２等の回路、すなわち、モード判定等のために動作させる必要がある回路以外は電源から切り離して動作を停止させることで、消費電流をより低減することができる。
【００１８】
ところが、図１８（ａ）に示すようにスリープモードで動作する期間（時刻ｔ１１〜時刻ｔ１２のｓｌｅｅｐ期間）は、内部電源発生回路６３は非活性となるため内部電源は接地電圧となるまで低下する。そのため、同スリープモードから通常待機モード（Ｓｔａｎｄｂｙモード）に復帰する場合、内部電源発生回路６３を活性化して内部電源が安定するまでに数百μｓの復帰時間（時刻ｔ１２〜ｔ１３）がかかってしまう。
【００１９】
一方、図１８（ｂ）に示すように、Ｎａｐモードで動作する期間（時刻ｔ１１〜ｔ１２のＮａｐ期間）は、内部電源発生回路６３は活性化しているので、同Ｎａｐモードから通常待機モード（Ｓｔａｎｄｂｙモード）に復帰するのにほとんど時間がかからない。よって、Ｎａｐモードは、データ保証が必要な動作モードとデータ保証が不要な動作モードとの切り替えが頻繁に実施されるシステムで使用される。
【００２０】
ところで、Ｎａｐモードでの動作時には、リフレッシュ動作を停止させるために、リクエスト信号ｒｅｑのみを停止させ、セルフリフレッシュ制御回路６１における発振回路６７やＯＳＣ制御回路６６を動作させるようにしている。これは、下記の理由による。
【００２１】
発振回路６７は、内部電源発生回路６３が活性化状態である場合に常に非同期で発振動作を行うため、その発振動作を途中で止めたり、動かしたりすると、所定の発振周期とは異なった周期の信号が発生してリフレッシュ制御回路６４等が誤動作する可能性がある。具体的には、発振回路６７の後段に設けられている周期カウンタ６８が、所定周期とは異なる周期の信号でカウント動作を実施することにより、リクエスト信号ｒｅｑの周期が所望のリフレッシュ周期からずれてしまう。
【００２２】
また、ＯＳＣ制御回路６６への電源供給を遮断した場合、ＯＳＣ制御回路６６にて電流経路を構成する抵抗Ｒ１は高抵抗値であるため、再び電源供給が開始されるときには、発振周波数制御信号ＶＲが所定値に達するまでに所定時間を要する。この場合、発振周波数制御信号ＶＲが所定値に達するまでの過渡的な期間（不安定期間）では、リフレッシュ期間に応じた所定周波数とは異なる発振周波数で発振動作が行われてしまう。
【００２３】
【特許文献１】
特開２００２−１７０３８３号公報
【００２４】
【発明が解決しようとする課題】
上記のように、従来のＮａｐモードでは、リフレッシュ動作を停止させるために、リクエスト信号ｒｅｑの発生のみを停止させ、セルフリフレッシュ制御回路６１におけるＯＳＣ制御回路６６や発振回路６７を動作させている。しかし、Ｎａｐモードではリフレッシュ動作が不要であるため、セルフリフレッシュ制御回路６１におけるＯＳＣ制御回路６６や発振回路６７を動作させることは、無駄な電流を消費することとなっていた。
【００２５】
本発明は上記問題点を解決するためになされたものであって、その目的は、パワーダウンモードでの消費電流を低減し、通常モードでのリフレッシュ動作を的確に行うことができる半導体記憶装置及びその制御方法を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、半導体装置がパワーダウンモードで動作する際には、パワーダウン制御回路にて該パワーダウンモードのエントリ信号が生成されてセルフリフレッシュ制御回路の発振回路に入力される。このエントリ信号の入力により発振回路の発振動作が停止され、その発振動作に伴う消費電流が低減される。またこの場合、通常モードにおいてリフレッシュ周期に応じた的確な発振信号を出力することが可能であるため、該発振信号に基づきリフレッシュが的確に行われる。
【００２７】
請求項２に記載の発明によれば、セルフリフレッシュ制御回路のＯＳＣ制御回路は、その電源経路にトランジスタが設けられ、パワーダウン制御回路からのエントリ信号に基づいてトランジスタがオフされて発振周波数制御信号の出力が停止される。これにより、セルフリフレッシュ制御回路における消費電流をより低減することが可能となる。
【００２８】
請求項３に記載の発明によれば、ＯＳＣ制御回路により定電流もしくは定電圧が発生され、該ＯＳＣ制御回路と発振回路とによって定電流制御型もしくは定電圧制御型の発振器が構成される。
【００２９】
請求項４に記載の発明によれば、パワーダウン制御回路において、内部電源を非活性にする第１パワーダウンモードのエントリ信号と、内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止する第２パワーダウンモードのエントリ信号が生成される。第１パワーダウンモードのエントリ信号は内部電源発生回路における発振器に入力され、第２パワーダウンモードのエントリ信号はセルフリフレッシュ制御回路における発振回路に入力される。
【００３０】
請求項５に記載の発明によれば、ＯＳＣ制御回路から発振回路に入力される発振周波数制御信号の電圧レベルがレベル検出回路により検出される。その検出結果に応じて、発振回路を制御するための検出信号がレベル検出回路から出力される。これにより、レベル検出回路の検出結果に応じた所定の発振周波数で発振動作を行わせることが可能となる。よって、ＯＳＣ制御回路にて生成される発振周波数制御信号が安定しない過渡期間において不安定な発振動作が防止される。
【００３１】
請求項６に記載の発明によれば、周期カウンタは、リフレッシュの周期を判定すべく発振回路の発振信号を取り込みカウントする。その周期カウンタと発振回路との間にスイッチ回路が設けられる。スイッチ回路は、レベル検出回路の検出信号により制御される。このスイッチの制御により、発振信号がリフレッシュ周期に応じた所定の発振周期と異なる場合にその出力が防止される。
【００３２】
請求項７に記載の発明によれば、パワーダウンモードにて活性化される内部電源とＯＳＣ制御回路との間にプリセット部が設けられ、エントリ信号の入力によりプリセット部が導通して所定電圧の制御信号がＯＳＣ制御回路に供給される。この場合、内部電源から供給する制御信号を、ＯＳＣ制御回路にて生成する発振周波数制御信号の電圧値とほぼ等しくすることにより、パワーダウンモードから通常待機モードに復帰する際に、発振周波数制御信号が所定電圧に落ち着くまでの期間にて、発振周期が通常状態と大きく変わることが防止される。
【００３３】
請求項８に記載の発明によれば、リフレッシュを定期的に実施する通常モードからパワーダウンモードにエントリされる。該パワーダウンモードでは、内部電源を発生する内部電源発生回路を活性化させた状態で、リフレッシュの周期を制御するためのセルフリフレッシュ制御回路の発振動作が停止される。これにより、メモリセルへのリフレッシュ動作が停止される。その後、パワーダウンモードから通常モードにエントリされると、リフレッシュ制御回路の発振動作が行われて該回路が活性化することによりメモリセルへのリフレッシュ動作が再開される。このようにすれば、内部電源の活性化を行いつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードにて、セルフリフレッシュ制御回路における発振動作が停止されるので、その発振動作に伴う消費電流が低減される。またこの場合、通常モードにおいて、リフレッシュ周期に応じた的確な発振信号を出力することが可能であるため、該発振信号に基づきメモリセルのリフレッシュが的確に実施される。
【００３４】
請求項９に記載の発明によれば、リフレッシュ動作を停止するステップでは、内部電源発生回路における発振器の発振動作により内部電源が発生（活性化）される。
【００３５】
請求項１０に記載の発明によれば、リフレッシュ動作を停止するステップでは、セルフリフレッシュ制御回路における発振回路の発振動作が停止される。
【００３６】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００３７】
図１は、本実施形態の原理説明図である。
半導体記憶装置１０は、セルフリフレッシュ制御回路１１、パワーダウン制御回路１２、内部電源発生回路１３、リフレッシュ制御回路１４、メイン回路１５等を備える。セルフリフレッシュ制御回路１１は、ＯＳＣ制御回路１６と、発振回路１７と、周期カウンタ１８と、リクエスト発生回路１９とにより構成されている。セルフリフレッシュ制御回路１１において、ＯＳＣ制御回路１６により発振回路１７の発振信号ＯＳＣが所定周波数に制御される。周期カウンタ１８は、その発振信号ＯＳＣをカウントし、リクエスト発生回路１９は、周期カウンタ１８のカウント値に基づく所定周期毎にリフレッシュのリクエスト信号ｒｅｑを出力する。
【００３８】
セルフリフレッシュ制御回路１１のリクエスト信号ｒｅｑは、スイッチ回路２０を介してリフレッシュ制御回路１４に入力される。パワーダウン制御回路１２から出力されるＮａｐモードのエントリ信号ｎａｐｅは、スイッチ回路２０に入力されるとともに、セルフリフレッシュ制御回路１１における発振回路１７に入力される。発振回路１７へのエントリ信号ｎａｐｅの入力により、図２に示すように、時刻ｔ１〜時刻ｔ２のＮａｐ期間において、発振回路１７の発振信号ＯＳＣの出力が停止され、消費電流の低減が図られる。なお、このＮａｐ期間には、スイッチ回路２０がオフされてリクエスト信号ｒｅｑの出力も停止され、メモリセルのリフレッシュ動作が停止される。
【００３９】
図３は、本実施形態の具体的構成を示す回路図である。
本実施形態の半導体記憶装置（ＤＲＡＭ）１０において、パワーダウン制御回路１２、内部電源発生回路１３、リフレッシュ制御回路１４、メイン回路１５、ＯＳＣ制御回路１６、周期カウンタ１８、リクエスト発生回路１９は、図１３に示す従来の各回路６２〜６９と同一構成である。つまり、ＤＲＡＭ１０は、セルフリフレッシュ制御回路１１における発振回路１７が従来の構成と異なり、以下にはその相違点を中心に説明する。
【００４０】
発振回路１７は、インバータ回路２１，２２，２３とノア回路２５，２６とを備える。発振回路１７において、２つのインバータ回路２１，２２と１つのノア回路２５とがループ状に接続されている。つまり、２つのインバータ回路２１，２２と１つのノア回路２５とが直列に接続されており、ノア回路２５の出力がインバータ回路２１の入力に接続されている。パワーダウン制御回路１２はインバータ回路２３を介してノア回路２６の一方の入力に接続され、同ノア回路２６の他方の入力とインバータ回路２１の入力とが接続されている。また、ノア回路２６の出力は、同ノア回路２５の一方の入力に接続され、同ノア回路２５の他方の入力には、インバータ回路２２が接続されている。
【００４１】
インバータ回路２１，２２及びノア回路２５の電源端子は、ＰＭＯＳトランジスタＴＰ２，ＴＰ３，ＴＰ４を介して電源に接続されている。ＰＭＯＳトランジスタＴＰ２〜ＴＰ４のゲート端子には、ＯＳＣ制御回路１６からの発振周波数制御信号ＶＲが入力され、制御信号ＶＲに応じた制御電流が各トランジスタＴＰ２〜ＴＰ４を介してインバータ回路２１，２２及びノア回路２５に供給される。
【００４２】
図４は、発振回路１７の動作波形図である。図４において、パワーダウン制御回路１２から入力されるエントリ信号ｎａｐｅ、インバータ回路２３の出力信号ｎａｐｘ、発振信号ＯＳＣ、インバータ回路２２の出力信号ＯＳＣＸ及びノア回路２６の出力信号ｅｎの各信号が示されている。
【００４３】
すなわち、通常待機時（Ｓｔａｎｄｂｙ時）には、エントリ信号ｎａｐｅはＬレベルであり、インバータ回路２３の出力信号ｎａｐｘはＨレベルとなる。この場合、ノア回路２６の出力信号ｅｎはＬレベルとなるため、ノア回路２５は論理反転回路として機能し、インバータ回路２１，２２及びノア回路２５がリングオシレータとして動作する。これにより、発振回路１７は発振信号ＯＳＣを出力する。発振信号ＯＳＣの周期は、ＯＳＣ制御回路からの発振周波数制御信号ＶＲにより決定される。具体的に、リングオシレータを構成する各回路２１，２２，２５には、発振周波数制御信号ＶＲに応じた制御電流が各トランジスタＴＰ２〜ＴＰ４を介して供給されている。リングオシレータにおいて、各段の入力容量の充放電時間に基づく伝搬遅延時間は、その制御電流により決定されるため、その伝搬遅延時間をリングオシレータの１周について加算した時間が発振信号ＯＳＣの周期となる。
【００４４】
Ｎａｐモードにエントリする時刻ｔ１において、パワーダウン制御回路１２からＨレベルのエントリ信号ｎａｐｅが入力されると、インバータ回路２３の出力信号ｎａｐｘはＬレベルとなる。なおこのとき、Ｈレベルのエントリ信号ｎａｐｅがノア回路２０に入力されるため、同ノア回路２０からリフレッシュ制御回路１４へのリクエスト信号ｒｅｑの出力が停止される。また、インバータ回路２３の出力信号ｎａｐｘがＬレベルとなった後、発振信号ＯＳＣがＬレベルになると、ノア回路２６の出力信号ｅｎがＨレベルとなり、発振回路１７における発振動作が停止される。ここで、出力信号ｎａｐｘがどの位置でＬレベルとなったとしても、発振信号ＯＳＣはリングオシレータの動作により所定時間ＴＨ１が経過するまではＨレベルに維持され、その時間ＴＨ１の経過後に発振信号ＯＳＣがＬレベルにならないと、出力信号ｅｎがＨレベルになることはない。よって、通常待機モードからＮａｐモードに移行して発振回路１７が発振動作を止めるときに、異常な幅の発振信号ＯＳＣを出力することがない。
【００４５】
また、Ｎａｐモードを終了させる時刻ｔ２において、Ｌレベルのエントリ信号ｎａｐｅが入力されると、インバータ回路２３の出力信号ｎａｐｘはＨレベルとなり、ノア回路２６の出力信号ｅｎはＬレベルとなる。つまり、出力信号ｅｎはエントリ信号ｎａｐｅに同期してＬレベルになり、発振信号ＯＳＣはＨレベルになる。この場合にも、発振信号ＯＳＣは、所定時間ＴＨ１においてＨレベルを保つ。つまり、Ｎａｐモードから通常の待機モードに復帰する場合にも、発振回路１７は、異常な幅の発振信号ＯＳＣを出力することがない。
【００４６】
以上の構成により、Ｎａｐモード時にてセルフリフレッシュ制御回路１１における発振回路１７の発振動作が的確に停止される。また、通常待機モードにおいても、発振回路１７の発振信号ＯＳＣに基づいて周期カウンタ１８におけるカウント動作が正確に実施され、所望のリフレッシュ周期毎にリクエスト信号ｒｅｑがリクエスト発生回路１９から出力される。そして、そのリクエスト信号ｒｅｑをトリガーとしてリフレッシュ制御回路１４においてセルフリフレッシュのための制御が実施される。これにより、メイン回路１５のＤＲＡＭコア１５ａにおけるメモリセルがリフレッシュされる。
【００４７】
なお、ＯＳＣ制御回路１６と発振回路１７は、図５に示す回路にも適用できる。また、図６には、周期カウンタ１８とリクエスト発生回路１９の代表的な回路を開示する。
【００４８】
これらＯＳＣ制御回路１６と発振回路１７と周期カウンタ１８とリクエスト発生回路１９は、図５及び図６に示すように、カウンタ部１１ａと、オシレータ部１１ｂと、オシレータ電流制限回路１１ｃとからなる。カウンタ部１１ａは、発振信号（オシレート信号）ＯＳＣに応答して一定時間毎にリクエスト信号（リフレッシュパルス）ｒｅｑを発生する。オシレータ部１１ｂは、カウンタ部１１ａにオシレート信号ＯＳＣを供給する。オシレータ電流制限回路１１ｃは、オシレータ部１１ｂのオシレータ回路１７ａに供給する駆動電流を制御する。カウンタ部１１ａにおける周期カウンタ（カウンタ回路）１８は、標準的なカウンタとして非同期式のカウンタを例示している。
【００４９】
オシレータ部１１ｂのオシレータ回路１７ａの出力信号は、２段のインバータ回路１０２，１０４を介することにより波形整形、駆動能力の調整等を施した上で、オシレート信号ＯＳＣとしてカウンタ回路１８に入力される。カウンタ回路１８は、そのオシレート信号ＯＳＣをカウントする。カウンタ回路１８がオシレート信号ＯＳＣを２（Ｎ−１）回カウントすると、カウンタ回路１８の出力信号Ｑｎがリクエスト発生回路（パルス発生回路）１９に入力される。カウンタ回路１８はリセット信号ＲＳＴによりリセットされる。出力信号Ｑｎは、ナンド回路１９ｂの一方の入力端子に直接入力されるとともに、奇数段のインバータ列等からなる遅延素子１９ａにより反転され、反転信号がナンド回路１９ｂの他方の入力端子に入力される。そして、カウンタ回路１８が所定のカウントを完了してハイレベルの出力信号Ｑｎを出力すると、ナンド回路１９ｂは遅延素子１９ａの遅延時間に応じた負のパルスを出力する。このパルスは、インバータ回路１９ｃで反転されて正のリフレッシュパルスｒｅｑとして出力される。
【００５０】
なお、図６に示す具体例では、標準的なカウンタとして非同期式のカウンタ回路１８で構成したが、同様の機能を奏する回路であれば、同期式のカウンタ回路等の他のカウンタ回路や、アナログ的なタイマも使用できることはいうまでもない。また、パルス発生回路１９もナンド回路１９ｂに代えてノア回路を使用すれば、本具体例とは反対の信号遷移を捉えてパルスを生成できることもいうまでもなく、回路の組み合わせを適当に選べば様々な構成の形態が考えられる。
【００５１】
オシレータ部１１ｂのオシレータ回路１７ａは、奇数（Ｎ）段のインバータ回路２（ｎ）（ｎ≦Ｎ）を含む。最終のインバータ回路２（Ｎ）は、インバータ機能を有し、かつ図３のノア回路２５と同じノア回路が用いられる。最終のインバータ回路２（Ｎ）の出力端子が初段のインバータ回路２（１）の入力端子に接続されている。ノア回路２（Ｎ）の第２の入力端子にはノア回路２６の出力信号ｅｎが供給される。また、ノア回路２６の第１の入力端子は初段のインバータ回路２（１）の入力端子に接続され、ノア回路２６の第２の入力端子にはエントリ信号ｎａｐｅがインバータ回路２３を介して供給される。
【００５２】
奇数段のインバータ回路２（ｎ）の電源端子には、奇数（Ｎ）個のＰＭＯＳトランジスタＴＰ１ｎ（ｎ≦Ｎ）のドレインが接続され、同トランジスタのソースが電源電圧ＶＤＤに接続される。また、奇数段のインバータ回路２（ｎ）の接地端子には、奇数（Ｎ）個のＮＭＯＳトランジスタＴＮ１ｎ（ｎ≦Ｎ）のドレインが接続され、同トランジスタのソースが接地電位に接続される。
【００５３】
各ＰＭＯＳトランジスタＴＰ１ｎのゲートは、ノードＶＰとして共通に接続され、オシレータ電流制限回路１１ｃのＰＭＯＳトランジスタＴ１４のドレインに接続されるとともにゲートにも接続されており、ＰＭＯＳトランジスタＴ１４のソースが電源電圧ＶＤＤに接続されている。これらのＰＭＯＳトランジスタはカレントミラー回路を構成している。同様に、各ＮＭＯＳトランジスタＴＮ１ｎのゲートは、ノードＶＮとして共通に接続され、オシレータ電流制限回路１１ｃのＮＭＯＳトランジスタＴ１５のドレインに接続されるとともにゲートにも接続されており、ＮＭＯＳトランジスタＴ１５のソースが接地電位に接続されている。これらＮＭＯＳトランジスタはカレントミラー回路を構成している。
【００５４】
また、各ＰＭＯＳトランジスタＴＰ１ｎの共通ゲートノードＶＰは、オシレータ電流制限回路１１ｃにおいて抵抗Ｒ１２に接続され、抵抗Ｒ１２の他端は抵抗Ｒ１３に接続されるとともに、ＮＭＯＳトランジスタＴ１５のドレインに接続されている。そして、抵抗Ｒ１３の他端とＮＭＯＳトランジスタＴ１５のドレインは共に、オシレータ部１１ｂの各ＮＭＯＳトランジスタＴＮ１ｎの共通ゲートノードＶＮに接続されている。
【００５５】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）パワーダウン制御回路１２においてＮａｐモードのエントリ信号ｎａｐｅが生成されてセルフリフレッシュ制御回路１１の発振回路１７に入力される。このエントリ信号ｎａｐｅの入力により、発振回路１７における発振動作が停止され、該発振回路１７の発振動作に伴う消費電流を低減できる。
【００５６】
（２）通常待機モードからＮａｐモードへのエントリ時及びＮａｐモードから通常待機モードへの復帰時においても、異常な信号幅の発振信号ＯＳＣが出力されることが防止されるので、リフレッシュ動作を的確に実施することができる。
【００５７】
（第２実施形態）
次に、本発明における第２実施形態を図７及び図８を用いて説明する。本実施形態のＤＲＡＭ３１において、セルフリフレッシュ制御回路３２以外の構成は前記第１実施形態と同様であり、以下には第１実施形態との相違点を中心に説明する。
【００５８】
図７に示すように、本実施形態のセルフリフレッシュ制御回路３２には、レベル検出回路３３が追加されている。また、セルフリフレッシュ制御回路３２におけるＯＳＣ制御回路３４及び発振回路３５の構成が前記第１実施形態と異なる。
【００５９】
詳しくは、ＯＳＣ制御回路３４において、電源、グランド間にＰＭＯＳトランジスタＴＰ５、ＰＭＯＳトランジスタＴＰ１及び抵抗Ｒ１が直列に接続されている。ＰＭＯＳトランジスタＴＰ５のゲート端子はパワーダウン制御回路１２に接続され、同ゲート端子にはエントリ信号ｎａｐｅが入力される。また、ＰＭＯＳトランジスタＴＰ１のゲート端子とドレイン端子とが接続されており、同ドレイン端子から発振周波数制御信号ＶＲが出力される。
【００６０】
レベル検出回路３３は、インバータ回路３６，３７、ＰＭＯＳトランジスタＴＰ６及びＮＭＯＳトランジスタＴＮ１を備え、発振周波数制御信号ＶＲが所定電圧に達したこと検出して検出信号ｍｏｎを活性化する。
【００６１】
詳しくは、レベル検出回路３３において、電源とグランド間にＰＭＯＳトランジスタＴＰ６とＮＭＯＳトランジスタＴＮ１とが直列に接続されており、ＮＭＯＳトランジスタＴＮ１のゲート端子に、発振周波数制御信号ＶＲが入力される。また、ＰＭＯＳトランジスタＴＰ６のゲート端子はグランドに接地されている。ＰＭＯＳトランジスタＴＰ６とＮＭＯＳトランジスタＴＮ１とにより論理反転回路が構成され、ＰＭＯＳトランジスタＴＰ６とＮＭＯＳトランジスタＴＮ１との接続部が論理反転回路の出力端子となる。その出力端子には、直列接続された２つのインバータ回路３６，３７が接続され、それらインバータ回路３６，３７を介して検出信号ｍｏｎが発振回路３５に出力される。
【００６２】
ＰＭＯＳトランジスタＴＰ６とＮＭＯＳトランジスタＴＮ１とからなる論理反転回路のしきい値電圧は、ＰＭＯＳトランジスタＴＰ６のコンダクタンスとＮＭＯＳトランジスタＴＮ１のコンダクタンスとのバランスにより設定される。具体的には、発振回路３５が所定周波数で発振動作を行うための発振周波数制御信号ＶＲの電圧値に対して論理反転するようにしきい値電圧が設定されている。つまり、ＯＳＣ制御回路３４の起動時には、発振周波数制御信号ＶＲは接地電圧から所定周波数に応じた所定電圧に上昇していくので、その所定電圧に至るまでの一定の電圧値がしきい値電圧として設定されている。これにより、発振周波数制御信号ＶＲの電圧値に対して確実に論理反転させて検出信号ｍｏｎを活性化させることができる。また、ＰＭＯＳトランジスタＴＰ６とＮＭＯＳトランジスタＴＮ１とからなる論理反転回路の出力は、２段のインバータ回路３６，３７により波形整形、駆動能力の確保、及び論理の整合等を行った上で検出信号ｍｏｎとして発振回路３５に出力される。
【００６３】
発振回路３５は、インバータ回路２１，２２とノア回路２５とＰＭＯＳトランジスタＴＰ２〜ＴＰ４，ＴＰ７とＮＭＯＳトランジスタＴＮ２とを備える。発振回路３５において、２つのインバータ回路２１，２２と１つのノア回路２５とがループ状に接続されている。インバータ回路２１，２２及びノア回路２５の電源端子は、ＰＭＯＳトランジスタＴＰ２〜ＴＰ４を介して電源に接続されている。ＰＭＯＳトランジスタＴＰ２〜ＴＰ４のゲート端子には発振周波数制御信号ＶＲが入力され、同制御信号ＶＲに応じた制御電流がトランジスタＴＰ２〜ＴＰ４を介して各回路２１，２２，２５に供給される。
【００６４】
また、パワーダウン制御回路１２はノア回路２５に直接接続されている。ノア回路２５にエントリ信号ｎａｐｅが入力され、同信号ｎａｐｅにより発振回路３５における発振動作が制御される。つまり、上記第１実施形態では、ノア回路２６の出力信号ｅｎが発振動作を制御する制御信号となるのに対し、本実施形態では、エントリ信号ｎａｐｅが発振動作を制御する制御信号となっている。具体的には、Ｎａｐモード時にエントリ信号ｎａｐｅがＨレベルとなると、ノア回路２５の出力はＬレベルとなるため、発振回路３５における発振動作が停止される。一方、エントリ信号ｎａｐｅがＬレベルとなる発振許可状態では、ノア回路２５は論理反転回路として機能してリングオシレータが構成され、発振回路３５で発振動作が行われる。
【００６５】
ノア回路２５はＰＭＯＳトランジスタＴＰ７を介して周期カウンタ１８に接続されている。さらに、トランジスタＴＰ７と周期カウンタ１８間はＮＭＯＳトランジスタＴＮ２を介してグランドに接続されている。ＰＭＯＳトランジスタＴＰ７及びＮＭＯＳトランジスタＴＮ２の各ゲート端子はレベル検出回路３３に接続され、各ゲート端子にはレベル検出回路３３の検出信号ｍｏｎが入力される。検出信号ｍｏｎがＬレベルである場合、ＰＭＯＳトランジスタＴＰ７がオンし、ＮＭＯＳトランジスタＴＮ２がオフするため、ノア回路２５の出力がＰＭＯＳトランジスタＴＰ７を介して発振信号ＯＳＣとして周期カウンタ１８に出力される。検出信号ｍｏｎがＨレベルである場合、ＰＭＯＳトランジスタＴＰ７がオフし、ＮＭＯＳトランジスタＴＮ２がオンするため、発振信号ＯＳＣは周期カウンタ１８へ出力されない。つまり、本実施形態において、発振回路３５の出力段に設けられるＰＭＯＳトランジスタＴＰ７は、発振信号ＯＳＣの出力を許可・禁止するためのスイッチ回路として機能する。
【００６６】
図８は、発振回路３５の動作波形図である。図８において、エントリ信号ｎａｐｅ、ノア回路２５の出力信号ｎ１、発振信号ＯＳＣ、発振周波数制御信号ＶＲ、検出信号ｍｏｎの各信号が示されている。
【００６７】
すなわち、時刻ｔ１以前の通常待機時（Ｓｔａｎｄｂｙ時）には、ＯＳＣ制御回路３４は、Ｌレベルのエントリ信号ｎａｐｅによりＰＭＯＳトランジスタＴＰ５がオンして電源が供給されるため、所定電圧の発振周波数制御信号ＶＲを出力している。このとき、レベル検出回路３３の検出信号ｍｏｎはＬレベルとなるためＰＭＯＳトランジスタＴＰ７はオンする。また、ノア回路２５は、Ｌレベルのエントリ信号ｎａｐｅが入力されることにより論理反転回路として機能する。よって、インバータ回路２１，２２及びノア回路２５がリングオシレータとして動作するため、ノア回路２５の出力信号ｎ１がＰＭＯＳトランジスタＴＰ７を介して発振信号ＯＳＣとして出力される。
【００６８】
Ｎａｐモードにエントリする時刻ｔ１において、パワーダウン制御回路１２からＨレベルのエントリ信号ｎａｐｅが入力されると、ノア回路２５の出力信号ｎ１はＬレベルになり、発振回路３５の発振動作が停止される。また、ＯＳＣ制御回路３４におけるＰＭＯＳトランジスタＴＰ５がオフすることで電源の供給が遮断され、ＯＳＣ制御回路３４が停止される。よって、発振周波数制御信号ＶＲの電圧値が徐々に低下して接地電圧Ｖｓｓとなる。また、発振周波数制御信号ＶＲの電圧値の低下に伴い、検出信号ｍｏｎはＨレベルになる。これにより、ＰＭＯＳトランジスタＴＰ７がオフし、ＮＭＯＳトランジスタＴＮ２がオンする。
【００６９】
その後、Ｎａｐモードを終了させる時刻ｔ２において、パワーダウン制御回路１２からＬレベルのエントリ信号ｎａｐｅが入力されると、インバータ回路２１，２２及びノア回路２５からなるリングオシレータは発振動作を再開する。またこのとき、ＯＳＣ制御回路３４において、ＰＭＯＳトランジスタＴＰ５がオンして電源が供給されるため、発振周波数制御信号ＶＲの電圧値が徐々に上昇していく。時刻ｔ２の直後（図８の期間Ｘ１）では、発振周波数制御信号ＶＲが所定電圧よりも低いため、ノア回路の出力信号ｎ１の発振周波数はリフレッシュ周期に応じた通常の発振周波数よりも速くなっている。
【００７０】
レベル検出回路３３は、発振周波数制御信号ＶＲが所定電圧（発振周波数が正常となる電圧値）になるまでＨレベルの検出信号を出力する。これにより、発振周波数制御信号ＶＲの電圧値が上昇している過渡期間Ｘ１では、発振信号ＯＳＣの出力が禁止される。
【００７１】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）エントリ信号ｎａｐｅにより発振回路３５の発振動作が停止される。また、ＯＳＣ制御回路３４の電源経路にＰＭＯＳトランジスタＴＰ５が設けられ、エントリ信号ｎａｐｅにより該トランジスタＴＰ５がオフされて発振周波数制御信号ＶＲの出力が停止される。このようにすれば、セルフリフレッシュ制御回路３２の消費電流をより低減することができる。
【００７２】
（２）レベル検出回路３３の検出結果である検出信号ｍｏｎにより、発振周波数制御信号ＶＲで設定される所望の周波数で発振動作を行わせることができる。具体的には、ＯＳＣ制御回路３４の活性化後、発振周波数制御信号ＶＲの電圧値が安定しない過渡期間Ｘ１において、不安定な発振動作を防止することができる。
【００７３】
（３）発振回路３５において、周期カウンタ１８との間となる位置にスイッチ回路としてのＰＭＯＳトランジスタＴＰ７が設けられ、レベル検出回路３３の検出信号ｍｏｎによりＰＭＯＳトランジスタＴＰ７が制御される。この場合、過渡期間Ｘ１において、リフレッシュ周期に応じた所定の発振周期と異なる発振信号ＯＳＣの出力を確実に防止することができる。
【００７４】
（第３実施形態）
次に、本発明における第３実施形態を図９及び図１０を用いて説明する。以下には第１実施形態との相違点を中心に説明する。
【００７５】
図９に示すように、本実施形態のＤＲＡＭ４１のセルフリフレッシュ制御回路４２には、プリセット部４３が追加されている。また、セルフリフレッシュ制御回路４２におけるＯＳＣ制御回路４４及び発振回路４５の構成が前記第１実施形態と異なる。
【００７６】
詳しくは、ＯＳＣ制御回路４４において、電源、グランド間にＰＭＯＳトランジスタＴＰ５、ＰＭＯＳトランジスタＴＰ１、抵抗Ｒ１、及びＮＭＯＳトランジスタＴＮ３が直列に接続されている。ＰＭＯＳトランジスタＴＰ５のゲート端子はパワーダウン制御回路１２に接続され、同ゲート端子にはエントリ信号ｎａｐｅが入力される。また、パワーダウン制御回路１２とＮＭＯＳトランジスタＴＮ３のゲート端子とはインバータ回路４６を介して接続され、同ゲート端子にはエントリ信号ｎａｐｅに対して論理反転された信号が入力される。
【００７７】
発振回路４５において、２つのインバータ回路２１，２２と１つのノア回路２５とがループ状に接続されている。インバータ回路２１，２２及びノア回路２５の電源端子は、ＰＭＯＳトランジスタＴＰ２〜ＴＰ４を介して電源に接続されている。ＰＭＯＳトランジスタＴＰ２〜ＴＰ４のゲート端子には発振周波数制御信号ＶＲが入力され、同制御信号ＶＲに応じた制御電流がトランジスタＴＰ２〜ＴＰ４を介して各回路２１，２２，２５に供給される。
【００７８】
また、パワーダウン制御回路１２はノア回路２５に接続されている。ノア回路にはエントリ信号ｎａｐｅが入力され、同信号ｎａｐｅにより発振回路４５における発振動作が制御される。具体的には、Ｎａｐモード時にエントリ信号ｎａｐｅがＨレベルとなると、ノア回路２５の出力はＬレベルになるため、発振回路４５における発振動作が停止される。一方、エントリ信号ｎａｐｅがＬレベルとなる発振許可状態では、ノア回路２５は論理反転回路として機能してリングオシレータが構成されるため、発振回路４５で発振動作が行われる。
【００７９】
プリセット部４３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのソース端子間およびドレイン端子間を各々接続してなるトランスファゲート４８と、ＮＭＯＳトランジスタのゲート端子とＰＭＯＳトランジスタのゲート端子との間に設けられるインバータ回路４９とを含む。トランスファゲート４８のＮＭＯＳトランジスタのゲート端子にはパワーダウン制御回路１２からのエントリ信号ｎａｐｅが直接入力され、ＰＭＯＳトランジスタのゲート端子にはインバータ回路４９を介して論理反転されて入力される。従って、トランスファゲート４８は、Ｈレベルのエントリ信号ｎａｐｅに応答してオンし、Ｌレベルのエントリ信号ｎａｐｅに応答してオフする。
【００８０】
プリセット部４３は、内部電源発生回路１３に接続され、制御信号ＶＲを伝達するためにＯＳＣ制御回路４４と発振回路とを結ぶ制御線に接続されている。トランスファゲート４８がオンしている間、内部電源発生回路１３にて生成された制御信号ＶＲ２がＯＳＣ制御回路４４の出力に伝達される。一方、トランスファゲート４８がオフすると制御信号ＶＲ２の伝達が遮断される。
【００８１】
内部電源発生回路１３は、発振器１３ａと、電圧生成回路１３ｂとを備える。電圧生成回路１３ｂは発振器１３ａの発振信号に基づいて負電位や昇圧電位等の電源電圧を生成する。発振器１３ａは、例えば電流制御型発振器であり、制御信号ＶＲ２を出力するＯＳＣ制御回路と同制御信号ＶＲ２に応じた発振信号を出力する発振回路とにより構成されている。
【００８２】
発振器１３ａは、Ｎａｐモード時においても活性化しており、制御信号ＶＲ２を生成し、制御信号ＶＲ２に応じた発振信号を電圧生成回路１３ｂに出力する。発振器１３ａにて生成される制御信号ＶＲ２がセルフリフレッシュ制御回路４２に入力されており、同セルフリフレッシュ制御回路４２においてプリセット部４３を介して発振回路４５に供給される。なお、制御信号ＶＲ２は、セルフリフレッシュ制御回路４２のＯＳＣ制御回路４４で生成される発振周波数制御信号ＶＲとほぼ等しい電圧値である。
【００８３】
なお、内部電源発生回路１３は、Ｎａｐモード時においても活性化している、例えばメイン回路１５やコア１５ａ内の各種イコライズ電圧を供給する電圧生成回路１３ｂであってもよい。具体的には、ビット線のイコライズ電圧やデータバスのイコライズ電圧や、情報１／０を差動増幅器などで判定する判定基準電位などがある。また、コア１５ａに低電圧を供給する電圧生成回路１３ｂであってもよい。具体的には、メモリセルプレートの電圧などがある。
【００８４】
ＤＲＡＭ４１のスリープモード時において、パワーダウン制御回路１２からＨレベルのエントリ信号ｓｌｅｅｐｅが内部電源発生回路１３に入力されると、内部電源発生回路１３は非活性となる。つまり、エントリ信号ｓｌｅｅｐｅがスイッチ回路２５０，２５１に供給されると、スイッチ回路２５０，２５２がオフされ、発振器１３ａ及び電圧生成回路１３ｂへの電源ラインが切断され、各電源電圧の発生が停止される。
【００８５】
図１０は、発振回路４５の動作波形図である。図１０において、エントリ信号ｎａｐｅ、発振信号ＯＳＣ、発振周波数制御信号ＶＲの各信号が示されている。
すなわち、時刻ｔ１以前の通常待機時（Ｓｔａｎｄｂｙ時）には、ＯＳＣ制御回路３４は、Ｌレベルのエントリ信号ｎａｐｅにより、ＰＭＯＳトランジスタＴＰ５及びＮＭＯＳトランジスタＴＮ３がオンして電源が供給されるため、所定電圧の発振周波数制御信号ＶＲを出力している。発振回路４５は、発振周波数制御信号ＶＲに応じて発振動作を行い所定周波数の発振信号ＯＳＣを出力する。なおこのとき、Ｌレベルのエントリ信号ｎａｐｅによりプリセット部４３のトランスファゲート４８はオフしており、内部電源発生回路１３からの制御信号ＶＲ２はプリセット部４３にて遮断される。
【００８６】
Ｎａｐモードにエントリする時刻ｔ１において、パワーダウン制御回路１２からＨレベルのエントリ信号ｎａｐｅが出力されると、ノア回路２５の出力はＬレベルになり、発振回路４５の発振動作が停止される。また、ＯＳＣ制御回路４４において、電源経路に設けられたＰＭＯＳトランジスタＴＰ５とＮＭＯＳトランジスタＴＮ３とがオフすることで電源の供給が遮断され、発振周波数制御信号ＶＲの出力は停止される。このとき、Ｈレベルのエントリ信号ｎａｐｅによりプリセット部４３のトランスファゲート４８がオンするため、内部電源発生回路１３の制御信号ＶＲ２がＯＳＣ制御回路４４の出力に供給される。従って、エントリ信号ｎａｐｅがＨレベルであるＮａｐ期間において、発振回路４５に入力される発振周波数制御信号ＶＲは、制御信号ＶＲ２の電圧値に維持されることとなる。
【００８７】
Ｎａｐモードを終了させる時刻ｔ２において、パワーダウン制御回路１２からＬレベルのエントリ信号ｎａｐｅが出力されると、内部電源発生回路１３からの制御信号ＶＲ２はトランスファゲート４８にて遮断され、再びＯＳＣ制御回路４４が活性化されて所定電圧の発振周波数制御信号ＶＲが生成される。またこのとき、発振回路４５は、Ｌレベルのエントリ信号ｎａｐｅによりノア回路２５が論理反転回路として機能して発振動作を再開する。ここで、ＯＳＣ制御回路４４で生成される発振周波数制御信号ＶＲと内部電源発生回路１３で生成される制御信号ＶＲ２は、ほぼ等しい電圧レベルであるので、時刻ｔ２の直後において発振周波数制御信号ＶＲが所定電圧に落ち着くまでの期間でも、発振周期が通常状態と大きく変わることが防止される。つまり、発振信号ＯＳＣにおいて、時刻ｔ２直後の信号幅ＴＨ２は、通常動作時の信号幅ＴＨ１とほぼ等しくなる。
【００８８】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）エントリ信号ｎａｐｅにより、発振回路４５の発振動作が停止され、ＯＳＣ制御回路４４での発振周波数制御信号ＶＲの出力が停止されるので、セルフリフレッシュ制御回路４２の消費電流をより低減することができる。
【００８９】
（２）エントリ信号ｎａｐｅの入力によりプリセット部４３が導通することで、内部電源発生回路１３で生成される所定電圧の制御信号ＶＲ２がＯＳＣ制御回路４４の出力に供給される。この制御信号ＶＲ２を、セルフリフレッシュ制御回路４２の発振周波数制御信号ＶＲの電圧値とほぼ等しくすることにより、通常待機モードへの復帰後、発振周波数制御信号ＶＲが所定電圧に落ち着くまでの期間において、発振周期が通常状態と大きく変わることを防止できる。
【００９０】
上記実施の形態は、次に示すように変更することもできる。
・上記第１〜第３実施形態では、ＯＳＣ制御回路１６，３４，４４と発振回路１７，３５，４５とを備え、ＯＳＣ制御回路１６，３４，４４により発振回路１７，３５，４５の駆動電流を制御する定電流制御型の発振器に具体化していたが、定電圧制御型の発振器に具体化してもよい。
【００９１】
図１１は、定電圧制御型の発振器の具体例を示す回路図である。同定電圧制御型発振器においては、ＯＳＣ制御回路５１により発振回路４５の駆動電圧が制御されて発振周波数が設定される。ＯＳＣ制御回路５１は、抵抗素子列５２とバッファ回路５３とを備え、抵抗素子列５２の所定位置の電圧をバッファ回路５３で駆動能力を付加した上で、駆動電源としての発振周波数制御信号ＶＲを発振回路４５に供給している。ＯＳＣ制御回路５１の抵抗素子列５２及びバッファ回路５３には、ＮＭＯＳトランジスタＴＮ４，ＴＮ５が、各々、抵抗素子列５２及びバッファ回路５３の電流経路に設けられている。ＮＭＯＳトランジスタＴＮ４，ＴＮ５のゲート端子には、Ｎａｐモードのエントリ信号ｎａｐｅがインバータ回路５４を介して論理反転されて入力される。従って、通常待機時においてエントリ信号ｎａｐｅがＬレベルである場合、ＮＭＯＳトランジスタＴＮ４がオンして電流経路が導通されるため、発振周波数制御信号ＶＲが発振回路４５に供給されて発振動作が行われる。一方、Ｎａｐモード時においてエントリ信号ｎａｐｅがＨレベルである場合、ＮＭＯＳトランジスタＴＮ４，ＴＮ５がオフして電流経路が遮断されるため、ＯＳＣ制御回路５１から発振回路４５への駆動電源の供給が遮断される。また、Ｈレベルのエントリ信号ｎａｐｅにより、発振回路４５を構成するノア回路２５の出力がＬレベルとなり発振動作が停止する。
【００９２】
この電圧制御型発振器において、上記第３実施形態と同様にプリセット部４３を備える。これにより、第３実施形態と同様の作用・効果を奏することができる。
【００９３】
・上記第２実施形態の発振回路３５では、該発振回路３５と周期カウンタ１８との間にＰＭＯＳトランジスタＴＰ７を設け、レベル検出回路３３の検出信号ｍｏｎでＰＭＯＳトランジスタＴＰ７を制御することで、不安定な発振信号ＯＳＣの出力を防止するものであったが、これに限定されるものではない。
【００９４】
すなわち、レベル検出回路３３の検出信号ｍｏｎを、発振回路を構成する複数の論理ゲートのうちのいずれかの論理ゲートに入力し該論理ゲートを制御することで、不安定な発振信号ＯＳＣの出力を防止するものであればよい。
【００９５】
図１２には、別例のセルフリフレッシュ制御回路５５の回路図を示している。同セルフリフレッシュ制御回路５５は、ＯＳＣ制御回路３４、発振回路５６、レベル検出回路３３、周期カウンタ１８、及びリクエスト発生回路１９を備える。なお、ＯＳＣ制御回路３４、レベル検出回路３３、周期カウンタ１８、及びリクエスト発生回路１９は上記第２実施形態と同一構成であり、発振回路５６の構成が異なる。
【００９６】
すなわち、発振回路５６は、リングオシレータを構成するインバータ回路２１，２２及びノア回路２５に加えて、インバータ回路５７及びノア回路５８を備える。ノア回路５８の一方の入力にエントリ信号ｎａｐｅが入力され、ノア回路５８の他方の入力にレベル検出回路３３の検出信号ｍｏｎが入力されている。
【００９７】
通常待機時においてエントリ信号ｎａｐｅがＬレベルである場合、ＯＳＣ制御回路３４に電源が供給されて所定電圧の発振周波数制御信号ＶＲが出力される。このとき、レベル検出回路３３からＬレベルの検出信号ｍｏｎが出力される。そのため、ノア回路５８の出力がＨレベルとなり、インバータ回路５７を介してＬレベルの信号がノア回路５８に入力される、この場合、ノア回路５８は論理反転回路として機能するため、インバータ回路２１，２２及びノア回路２５がリングオシレータとして動作する。その動作に伴う発振信号ＯＳＣが発振回路５６から周期カウンタ１８に出力される。
【００９８】
一方、Ｎａｐモード時においてエントリ信号ｎａｐｅがＨレベルである場合、ノア回路５８の出力がＬレベルとなり、インバータ回路５７を介してＨレベルの信号がノア回路２５に入力されると、発振信号ＯＳＣの出力が停止される。またこのとき、ＯＳＣ制御回路３４の電源が遮断されて発振周波数制御信号ＶＲは接地電圧Ｖｓｓまで低下していく。ここで、発振周波数制御信号ＶＲが所定電圧以下になるとレベル検出回路３３からＨレベルの検出信号ｍｏｎが出力される。
【００９９】
そして、Ｎａｐモードから通常モードへの復帰時には、Ｌレベルのエントリ信号ｎａｐｅにより、ＯＳＣ制御回路３４に電源が供給されて発振周波数制御信号ＶＲは所定電圧まで上昇していく。発振周波数制御信号ＶＲが安定しない過渡期間においてレベル検出回路３３の検出信号ｍｏｎはＨレベルに維持され、該検出信号ｍｏｎにより、発振信号ＯＳＣの出力が停止される。その後、発振周波数制御信号ＶＲが所定電圧に達したときに検出信号ｍｏｎがＬレベルになり、発振信号ＯＳＣの出力が再開される。
【０１００】
このようにしても、発振周波数制御信号ＶＲが安定しない過渡期間にいても、不安定な発振動作をすることがなく、安定した発振周波数の発振信号ＯＳＣを出力することができる。
【０１０１】
・上記各実施形態では、発振回路１７，３５，４５，５６を用いたが、これらの回路構成に限定されるものではない。つまり、発振回路は、複数の論理ゲートを用い、いずれかの論理ゲートにエントリ信号ｎａｐｅを入力することにより、該発振回路の発振動作を停止するよう構成するものであればよい。
【０１０２】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードを備えた半導体記憶装置であって、
前記パワーダウンモードのエントリ信号を生成するパワーダウン制御回路と、
発振回路を有し、該発振回路の発振信号に基づいて前記リフレッシュの要求信号を生成するセルフリフレッシュ制御回路と
を備え、前記発振回路は、前記パワーダウン制御回路から入力されるエントリ信号に基づいて発振動作を停止することを特徴とする半導体記憶装置。
（付記２）前記セルフリフレッシュ制御回路は、前記発振回路に加えて、前記発振信号の周波数を制御するための発振周波数制御信号を生成するＯＳＣ制御回路を備え、
前記ＯＳＣ制御回路は、その電源経路にトランジスタが設けられ、前記パワーダウン制御回路から入力されるエントリ信号に基づいて前記トランジスタがオフすることで前記発振周波数制御信号の出力を停止することを特徴とする付記１に記載の半導体記憶装置。
（付記３）前記ＯＳＣ制御回路は、定電流もしくは定電圧を発生させる回路であり、該ＯＳＣ制御回路と前記発振回路とにより、定電流制御型もしくは定電圧制御型発振器を構成するものであることを特徴とする付記２に記載の半導体記憶装置。
（付記４）発振器を有し、該発振器の発振信号により前記内部電源を発生する内部電源発生回路を備え、
前記パワーダウン制御回路は、前記内部電源を非活性にする第１パワーダウンモードのエントリ信号と、前記内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止する第２パワーダウンモードのエントリ信号を生成し、
前記内部電源発生回路における発振器に前記第１パワーダウンモードのエントリ信号を入力し、前記セルフリフレッシュ制御回路における発振回路に前記第２パワーダウンモードのエントリ信号を入力するようにしたことを特徴とする付記１に記載の半導体記憶装置。
（付記５）前記セルフリフレッシュ制御回路は、前記発振回路及びＯＳＣ制御回路に加えて、前記発振周波数制御信号の電圧レベルを検出するレベル検出回路を備え、該レベル検出回路は、その検出結果に応じて前記発振回路を制御するための検出信号を出力することを特徴とする付記２に記載の半導体記憶装置。
（付記６）前記セルフリフレッシュ制御回路は、
前記リフレッシュの周期を判定すべく、前記発振回路の発振信号を取り込みカウントする周期カウンタと、
前記発振回路と前記カウンタとの間に設けられ、前記レベル検出回路の検出信号により制御されるスイッチ回路と
を備えたことを特徴とする付記５記載の半導体記憶装置。
（付記７）前記レベル検出回路の検出信号は、前記発振回路を構成する複数の論理ゲートのうちのいずれかに入力されることを特徴とする付記５に記載の半導体記憶装置。
（付記８）前記検出信号が入力される論理ゲートに、前記パワーダウン制御回路からのエントリ信号が入力されることを特徴とする付記７に記載の半導体記憶装置。
（付記９）前記セルフリフレッシュ制御回路は、前記発振回路及びＯＳＣ制御回路に加えて、プリセット部を備え、該プリセット部は、前記パワーダウンモードにて活性化される内部電源と前記ＯＳＣ制御回路との間に設けられ、前記エントリ信号の入力により導通して所定電圧の制御信号を前記ＯＳＣ制御回路の出力に供給することを特徴とする付記２に記載の半導体記憶装置。
（付記１０）前記発振回路を構成する複数の論理ゲートのうちのいずれかに、前記パワーダウン制御回路にて生成されたエントリ信号が入力されることを特徴とする付記８に記載の半導体記憶装置。
（付記１１）内部電源を活性化しつつ、記憶保持のためのリフレッシュを停止するパワーダウンモードを備えた半導体記憶装置の制御方法において、
前記リフレッシュを定期的に実施する通常モードから前記パワーダウンモードにエントリするステップと、
前記パワーダウンモードにエントリした場合、前記内部電源を発生する内部電源発生回路を活性化させた状態で、前記リフレッシュの要求信号を生成するためのセルフリフレッシュ制御回路の発振動作を停止させることによりメモリセルへのリフレッシュ動作を停止するステップと、
前記パワーダウンモードから前記通常モードにエントリするステップと、
前記通常モードにエントリした場合、前記セルフリフレッシュ制御回路の発振動作を行うことで該制御回路を活性化することによりメモリセルへのリフレッシュ動作を再開するステップと
を備えたことを特徴とする半導体記憶装置の制御方法。
（付記１２）前記リフレッシュ動作を停止するステップでは、前記内部電源発生回路における発振器の発振動作により内部電源を発生することを特徴とする付記１１に記載の半導体記憶装置の制御方法。
（付記１３）前記リフレッシュ動作を停止するステップでは、前記セルフリフレッシュ制御回路における発振回路の発振動作を停止することを特徴とする付記１１に記載の半導体記憶装置の制御方法。
（付記１４）前記リフレッシュ動作を停止するステップでは、前記発振回路の発振周波数を制御するＯＳＣ制御回路を停止することを特徴とする付記１１に記載の半導体記憶装置の制御方法。
（付記１５）前記ＯＳＣ制御回路から出力される発振周波数制御信号の電圧レベルを検出して、その検出結果に応じて発振回路を制御するステップを備えることを特徴とする付記１４に記載の半導体記憶装置の制御方法。
（付記１６）前記セルフリフレッシュ制御回路は、発振回路と、該発振回路の発振周波数を制御するためのＯＳＣ制御回路とを備えるものであり、
前記リフレッシュ動作を停止するステップにて、前記内部電源発生回路にて生成した所定電圧の制御信号をＯＳＣ制御回路の出力に供給するようにしたことを特徴とする付記１１に記載の半導体記憶装置の制御方法。
【０１０３】
【発明の効果】
以上詳述したように、本発明によれば、内部電源を活性化しつつ記憶保持のためのリフレッシュを停止するパワーダウンモードでの消費電流を低減することができる。また、通常モードにおけるリフレッシュ動作を的確に行うことができる。
【図面の簡単な説明】
【図１】第１実施形態の原理説明図である。
【図２】第１実施形態の動作波形図である。
【図３】第１実施形態の具体的構成を示す回路図である。
【図４】第１実施形態の発振回路の動作波形図である。
【図５】ＯＳＣ制御回路と発振回路の別の回路図である。
【図６】周期カウンタとリクエスト発生回路の代表的な回路図である。
【図７】第２実施形態の具体的構成を示す回路図である。
【図８】第２実施形態の発振回路の動作波形図である。
【図９】第３実施形態の具体的構成を示す回路図である。
【図１０】第３実施形態の発振回路の動作波形図である。
【図１１】電圧制御型発振回路の具体例を示す回路図である。
【図１２】別例のセルフリフレッシュ制御回路を示す回路図である。
【図１３】従来のＤＲＡＭの概略構成図である。
【図１４】従来のＤＲＡＭの動作波形図である。
【図１５】Ｎａｐモードを説明する説明図である。
【図１６】スリープモードを説明する説明図である。
【図１７】消費電流の内訳を示す説明図である。
【図１８】パワーダウンモードからの復帰時間の説明図である。
【符号の説明】
１０，３１，４１　半導体記憶装置としてのＤＲＡＭ
１１，３２，４２，５５　セルフリフレッシュ制御回路
１２　パワーダウン制御回路
１３　内部電源発生回路
１３ａ　発振器
１６，３４，４４，５１　ＯＳＣ制御回路
１７，３５，４５，５６　発振回路
１８　周期カウンタ
３３　レベル検出回路
４３　プリセット部
ｍｏｎ　検出信号
ｎａｐｅ　第２パワーダウンモードのエントリ信号
ｓｌｅｅｐｅ　第１パワーダウンモードのエントリ信号
ＶＲ　発振周波数制御信号
ＶＲ２　制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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