(57)【要約】【課題】スイッチ回路装置を５ＧＨｚにするためには、シャントＦＥＴを設ける必要があるが、ゲート電極が隣接するＦＥＴ間は、アイソレーションを向上するために２０μｍ程度の離間距離を確保する必要があった。【解決手段】ＦＥＴのゲート電極および電極パッド、配線が隣接する他のＦＥＴ、ゲート金属層、不純物領域との間に高濃度不純物領域を設けて空乏層の広がりを抑制する。ＦＥＴのマスク合わせに、ソースドレイン領域上に設けた酸化膜を用い、マスク合わせ精度を向上する。ゲート幅を縮小してもＦＥＴの基本性能が向上しており、従来同等の特性で、ゲート幅をシュリンクし、ＦＥＴ間の離間距離を低減できるので、アイソレーションが向上した５ＧＨｚスイッチを実現できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半絶縁基板上、又は半導体基板の絶縁化層上に有り、該半絶縁基板、又は半導体基板の絶縁化層とショットキ接合を形成する金属層および不純物拡散領域とを複数集積化した半導体装置において、
１つの前記金属層が、他の金属層または不純物拡散領域と少なくとも隣接する領域の近傍に高濃度不純物領域を設け、前記１つの金属層から前記基板に延びる空乏層の広がりを抑制することを特徴とする半導体装置。
【請求項２】
半絶縁基板、又は半導体基板上に設けたチャネル領域と、該チャネル領域表面とオーミック接合を形成するソース電極およびドレイン電極と、前記チャネル領域および前記半絶縁基板又は半導体基板の絶縁化層とショットキ接合を形成するゲート電極とからなるＦＥＴを複数集積化した半導体装置において、
１つの前記ＦＥＴのゲート電極が、他の前記ＦＥＴと少なくとも隣接する領域の近傍に高濃度不純物領域を設け、前記１つのＦＥＴのゲート電極から前記半絶縁基板又は半導体基板の絶縁化層に延びる空乏層の広がりを抑制することを特徴とする半導体装置。
【請求項３】
前記１つのＦＥＴと前記他のＦＥＴの離間距離を所定のアイソレーションが確保できる限界まで近接して配置することを特徴とする請求項２に記載の半導体装置。
【請求項４】
半絶縁基板、又は半導体基板上に設けたチャネル領域と、該チャネル領域表面とオーミック接合を形成するソース電極およびドレイン電極と、前記チャネル領域および前記半絶縁基板又は半導体基板の絶縁化層とショットキ接合を形成するゲート電極とからなる複数のＦＥＴと、前記半絶縁基板又は半導体基板の絶縁化層とショットキー接合を形成する金属層からなる配線および各電極パッドと、不純物拡散領域からなる接続手段とを集積化した半導体装置において、
１つの前記ＦＥＴのゲート電極が、前記金属層、前記接続手段のいずれかと少なくとも隣接する領域の近傍に高濃度不純物領域を設け、前記１つのＦＥＴのゲート電極から前記半絶縁基板、又は半導体基板の絶縁化層に延びる空乏層の広がりを抑制することを特徴とする半導体装置。
【請求項５】
前記１つのＦＥＴゲート電極と、前記金属層および前記接続手段のいずれかとの離間距離を所定のアイソレーションが確保できる限界まで近接して配置することを特徴とする請求項４に記載の半導体装置。
【請求項６】
半絶縁基板、又は半導体基板上に設けたチャネル領域と、該チャネル領域表面とオーミック接合を形成するソース電極およびドレイン電極と、前記チャネル領域および前記半絶縁基板又は半導体基板の絶縁化層とショットキ接合を形成するゲート電極とからなる複数のＦＥＴと、前記半絶縁基板、又は半導体基板の絶縁化層とショットキー接合を形成する金属層からなる配線および各電極パッドと、不純物拡散領域からなる接続手段とを集積化した半導体装置において、
１つの前記金属層が、前記ＦＥＴ、前記他の金属層、前記接続手段のいずれかと少なくとも隣接する領域の近傍に高濃度不純物領域を設け、前記１つの金属層から前記半絶縁基板又は半導体基板の絶縁化層に延びる空乏層の広がりを抑制することを特徴とする半導体装置。
【請求項７】
前記１つの金属層と、前記ＦＥＴ、前記他の金属層、前記接続手段のいずれかとの離間距離を所定のアイソレーションが確保できる限界まで近接して配置することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ソース電極および前記ドレイン電極は、その周囲を第１の絶縁膜で覆われその上に第２の絶縁膜が前記両電極に沿って配置されることを特徴とする請求項２または請求項４または請求項６に記載の半導体装置。
【請求項９】
前記第２の絶縁膜の１つの側面は前記ソース領域または前記ドレイン領域の端部とほぼ一致しており前記第２の絶縁膜の他の側面は前記ソース電極および前記ドレイン電極の端部とほぼ一致することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記絶縁化層はイオン注入により絶縁化した領域であることを特徴とする請求項１または請求項２または請求項４または請求項６のいずれかに記載の半導体装置。
【請求項１１】
前記絶縁化層の抵抗率は１×１０３Ω・ｃｍ以上であることを特徴とする請求項項１または請求項２または請求項４または請求項６のいずれかに記載の半導体装置。
【請求項１２】
前記半絶縁基板の不純物濃度は１×１０１４ｃｍ−３以下であることを特徴とする請求項１または請求項２または請求項４または請求項６のいずれかに記載の半導体装置。
【請求項１３】
前記半絶縁基板の抵抗率は１×１０６Ω・ｃｍ以上であることを特徴とする請求項１または請求項２または請求項４または請求項６のいずれかに記載の半導体装置。
【請求項１４】
前記半絶縁基板は化合物半導体基板であることを特徴とする請求項１または請求項２または請求項４または請求項６のいずれかに記載の半導体装置。
【請求項１５】
前記高濃度不純物領域の不純物濃度は１×１０１７ｃｍ−３以上であることを特徴とする請求項１または請求項２または請求項４または請求項６のいずれかに記載の半導体装置。
【請求項１６】
前記高濃度不純物領域はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位の電極パッドに接続されることを特徴とする請求項１または請求項２または請求項４または請求項６のいずれかに記載の半導体装置。
【請求項１７】
前記高濃度不純物領域は金属電極とオーミック接続し、金属電極はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位の電極パッドに接続されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記高濃度不純物領域は少なくとも１部が金属電極とショットキ接続し、金属電極はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位の電極パッドに接続されることを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
高濃度不純物領域は、前記半絶縁基板を挟んで前記金属電極と接続し、該金属電極が前記半絶縁基板、又は半導体基板の絶縁化層とショットキ接合し、金属電極はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位の電極パッドに接続されることを特徴とする請求項１６に記載の半導体装置。
【請求項２０】
前記高濃度不純物領域と前記金属電極との離間距離は、０μｍ〜１０μｍであることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記高濃度不純物領域は金属電極を有し、該金属電極はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位が印加されるボンディングパッドの一部であることを特徴とする請求１６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にＦＥＴの基本素子としての特性向上とアイソレーションの向上を実現する半導体装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
以下に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、非特許文献１参照。）。
【０００４】
図１３（Ａ）は、ＧａＡｓ　ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｄｏｕｂｌｅ　Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ−１、ＯＵＴ−２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
図１３（Ｂ）は上記の化合物半導スイッチ回路装置を集積化した平面図である。
【０００７】
図に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１３では、パッド金属層と重なるために図示されていない。
【０００８】
各電極パッドおよび配線が隣接する部分では、電極パッド及び配線の下全面（または周辺部）に当接して不純物領域６０、６１が設けられる。不純物領域６０、６１は、電極パッドまたは配線の基板当接部よりはみ出して設けられ、所定のアイソレーションを確保している。
【０００９】
図１４〜図１７を参照して、かかる化合物半導体スイッチ回路装置のＦＥＴ、各端子となるパッドおよび配線の製造方法の一例を示す。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子に接続する電極パッドはすべて同様の構造である。
【００１０】
第１の工程：ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。次に、予定の動作層５２上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層５４をマスクとして予定の動作層５２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される（図１４（Ａ））。
【００１１】
第２の工程：前工程で用いたレジスト層５４を除去し、新たに予定のソース領域５６、ドレイン領域５７、予定の配線６２および電極パッド７０上のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線６２および電極パッド７０の下の基板表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に予定の電極パッド７０および配線６２の下の基板表面に周辺ｎ＋型領域６０、６１を形成する（図１４（Ｂ））。
【００１２】
これにより配線６２および電極パッド７０と基板５１は分離され、電極パッド７０、配線６２への空乏層が伸びないので、隣接する電極パッド７０、配線６２はお互いの離間距離を大幅に近接して設けることが可能となる。具体的には、離間距離を４μｍにすれば、２０ｄＢ以上のアイソレーションを確保するには十分であると割り出された。また、電磁界シミュレーションにおいても４μｍ程度の離間距離を設ければ２．４ＧＨｚにおいて４０ｄＢ程度もアイソレーションを得られることがわかっている。その後アニール用のシリコン窒化膜５３を約５００Åデポし、イオン注入されたＰ−型領域、ｎ型動作層及びｎ＋型領域の活性化アニールを行う。
【００１３】
第３の工程：まず、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるシリコン窒化膜５３をＣＦ４プラズマにより除去し、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する（図１５）。
【００１４】
第４の工程：図１６（Ａ）では、予定のゲート電極６９、電極パッド７０および配線６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、電極パッド７０および配線６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線６２および予定の電極パッド７０部分の基板５１を露出する。
【００１５】
予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。このとき、第２の工程で説明したように従来では、アイソレーションを確保するために必要であった電極パッド７０下の窒化膜が、周辺ｎ＋型領域６０、６１を設けたことにより除去できるので、ボンディングワイヤの圧着時の衝撃により、窒化膜および基板が割れることが無くなる。
【００１６】
次に、図１６（Ｂ）の如く、ゲート金属層６８としてＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。その後リフトオフにより、ゲート電極６９、第１電極パッド７０および配線６２を形成する（図１６（Ｃ））。
【００１７】
第５の工程：ゲート電極６９、配線６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される（図１７（Ａ））。
【００１８】
次に、基板５１全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される（図１７（Ｂ））。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図１７（Ｃ））。
【００１９】
更に、図１８および図１９には、アイソレーション向上の手段として、シャントＦＥＴを設けたスイッチ回路装置を示す（例えば特許文献１参照。）。図１８は回路図であり、図１９はチップ平面図である。
【００２０】
この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ−１とＯＵＴ−２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ−２、Ｃｔｌ−１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【００２１】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ−１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ−２の信号経路がオフした場合は，シャントＦＥＴ４がオンしているので出力端子ＯＵＴ−２への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。
【００２２】
図１９は、かかる化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【００２３】
ＧａＡｓ基板１１にスイッチを行うＦＥＴ１およびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ３およびシャントＦＥＴ４を左右の下コーナー付近に配置し、各ＦＥＴのゲート電極１７に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２、接地端子ＧＮＤに対応するパッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇが基板の周辺に設けられている。スイッチを行うＦＥＴ１およびＦＥＴ２を設け、更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地のためのコンデンサＣを介して接地端子ＧＮＤに接続されている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層２０（Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層３０（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図１９では、パッド金属層と重なるために図示されていない。
【００２４】
【特許文献１】
特開２００１−３２６５０１号公報　（第２−３頁、第８、９図）
【００２５】
【非特許文献１】
特願２００１−１８２６８７号明細書
【００２６】
【発明が解決しようとする課題】
近年ホットスポットの急増に象徴されるように２．４ＧＨｚ帯による無線ブロードバンドが大きな広がりを見せてきている。その伝送レートは１１Ｍｂｐｓと携帯電話の伝送レートよりはるかに大きく、電話線によるＡＤＳＬを家庭内で無線化して各部屋での使用する、コードレス液晶テレビへ信号を無線で配信する、など一般家庭にも浸透し始めてきている。最近、次世代無線ブロードバンドとして、市場が立ちあがろうとしている５ＧＨｚ帯が脚光を浴びており、さらに法改正により戸外でもまもなく使用が認められ使用範囲が大きく広がると予想されている。２．４ＧＨｚ帯に比べ伝送レート５４Ｍｂｐｓとさらに大量の情報をやりとりできるため、高精細な動画を無圧縮で送れるなどの期待が大きく、そのための機器の開発、ネットワークの構築が急がれている。
【００２７】
５ＧＨｚ帯ブロードバンド用機器には、２．４ＧＨｚ帯同様、入出力切り替えや、アンテナ切り替えにＧａＡｓスイッチＩＣが使用される。２．４ＧＨｚに比べ２倍の周波数となるため、寄生容量がアイソレーションの悪化に大きく影響してくる。その対策として、２．４ＧＨｚ帯スイッチＩＣでは使用しなかったシャントＦＥＴを用いた回路で、ＯＦＦ側ＦＥＴに漏れた信号をＧＮＤに逃がすという、アイソレーションを向上するための手段が必要不可欠となった。
【００２８】
つまり、５ＧＨｚのスイッチでは、アイソレーション向上の手段として、図１８、図１９の如くシャントＦＥＴを設けること必須であるが、これを設けることによりチップサイズが大幅に増加してしまう。特に、例えば図１３（Ｂ）のスイッチ回路装置のＦＥＴ１およびＦＥＴ２の下方にシャントＦＥＴとしてＦＥＴ３およびＦＥＴ４を配置すると考えた場合、アイソレーションを確保するためにはスイッチ動作を行うＦＥＴ１およびＦＥＴ２と、シャントＦＥＴのＦＥＴ３およびＦＥＴ４とは、２０μｍ以上の離間距離をとる必要がある。これは、ＦＥＴの動作層上に配置されたゲート電極６９の先端部分と、隣接する他のＦＥＴ、配線および電極パッド、不純物領域である抵抗とのアイソレーションを確保しなければならないためである。ここでゲート電極の先端部分６９ａとは、櫛歯状のゲート電極６９を束ねた側と逆側をいい、また、ゲート電極６９がチャネル領域から延在され、基板とショットキー接合を形成している領域である。
【００２９】
基板とショットキー接合を形成する金属層からなる配線や電極パッドに高周波信号が印加されると、その高周波信号に応じて基板に広がる空乏層の電界が変動する。この空乏層が到達する隣接した電極や配線などに高周波信号が漏れることを防止するため、例えば、電極パッド７０部や配線６２のように、ゲート電極６９と同時に形成し、基板とショットキー接合を形成するゲート金属層６８の下に当接し、かつゲート金属層６８から露出して周辺ｎ＋型領域６０、６１を配置していた。これにより、ゲート金属層６８とショットキ接合する周辺ｎ＋型領域６０、６１で空乏層の広がりを押さえ、高周波信号の漏出を防止することができる。
【００３０】
しかし、ＦＥＴの動作層上に配置されたゲート電極６９の先端部分６９ａにおいては、隣接する他のＦＥＴや、他のゲート金属層６８、および抵抗や他のＦＥＴを構成する不純物領域とのアイソレーションの向上には、この手法が使用できない。ゲート電極６９の先端部分６９ａは半絶縁基板上に配置されているが、この下に周辺ｎ＋型領域６０、６１を配置しようとすると、ゲート電極６９と周辺ｎ＋型領域６０、６１とのマスク合わせ誤差や、周辺ｎ＋型領域６０、６１が微細なフォトリソグラフィ工程により形成されていないという理由により、周辺ｎ＋型領域６０、６１のパターンの大きさが数μｍ以上必要となる。このため、隣り合うゲート電極先端部分６９ａの下に配置する周辺ｎ＋型領域６０、６１同士が接触してしまい、その周辺ｎ＋型領域６０、６１と、近接するＦＥＴのチャネル領域上のソース電極やドレイン電極との間で寄生容量が発生する。これにより、高周波信号が周辺ｎ＋型領域６０、６１を介してソース−ドレイン領域間で漏れ、例えばそのＦＥＴがスイッチ回路装置で使用されている場合、ＯＦＦ時に入出力端子間で信号が漏れる結果となり、スイッチ回路装置のアイソレーションを悪化させてしまう問題があった。
【００３１】
例えば図１９においてＦＥＴ１のゲート電極の先端部分６９ａとＯＵＴ−１パッドとの距離や、ＦＥＴ２のゲート電極の先端部分６９ａとＯＵＴ−２パッドとの距離も２０μｍ以上離す必要があった。
【００３２】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、半絶縁基板上、又は半導体基板の絶縁化層上に有り、該半絶縁基板、又は半導体基板の絶縁化層とショットキ接合を形成する金属層および不純物拡散領域とを複数集積化した半導体装置において、１つの前記金属層が、他の金属層または不純物拡散領域と少なくとも隣接する領域の近傍に高濃度不純物領域を設け、前記１つの金属層から前記基板に延びる空乏層の広がりを抑制することにより解決するものである。
【００３３】
第２に、半絶縁基板、又は半導体基板上に設けたチャネル領域と、該チャネル領域表面とオーミック接合を形成するソース電極およびドレイン電極と、前記チャネル領域および前記半絶縁基板又は半導体基板の絶縁化層とショットキ接合を形成するゲート電極とからなるＦＥＴを複数集積化した半導体装置において、１つの前記ＦＥＴのゲート電極が、他の前記ＦＥＴと少なくとも隣接する領域の近傍に高濃度不純物領域を設け、前記１つのＦＥＴのゲート電極から前記半絶縁基板又は半導体基板の絶縁化層に延びる空乏層の広がりを抑制することにより解決するものである。
【００３４】
また、前記１つのＦＥＴと前記他のＦＥＴの離間距離を所定のアイソレーションが確保できる限界まで近接して配置することを特徴とするものである。
【００３５】
第３に、半絶縁基板、又は半導体基板上に設けたチャネル領域と、該チャネル領域表面とオーミック接合を形成するソース電極およびドレイン電極と、前記チャネル領域および前記半絶縁基板又は半導体基板の絶縁化層とショットキ接合を形成するゲート電極とからなる複数のＦＥＴと、前記半絶縁基板又は半導体基板の絶縁化層とショットキー接合を形成する金属層からなる配線および各電極パッドと、不純物拡散領域からなる接続手段とを集積化した半導体装置において、１つの前記ＦＥＴのゲート電極が、前記金属層、前記接続手段のいずれかと少なくとも隣接する領域の近傍に高濃度不純物領域を設け、前記１つのＦＥＴのゲート電極から前記半絶縁基板、又は半導体基板の絶縁化層に延びる空乏層の広がりを抑制することにより解決するものである。
【００３６】
また、前記１つのＦＥＴゲート電極と、前記金属層および前記接続手段のいずれかとの離間距離を所定のアイソレーションが確保できる限界まで近接して配置することを特徴とするものである。
【００３７】
第４に、半絶縁基板、又は半導体基板上に設けたチャネル領域と、該チャネル領域表面とオーミック接合を形成するソース電極およびドレイン電極と、前記チャネル領域および前記半絶縁基板又は半導体基板の絶縁化層とショットキ接合を形成するゲート電極とからなる複数のＦＥＴと、前記半絶縁基板、又は半導体基板の絶縁化層とショットキー接合を形成する金属層からなる配線および各電極パッドと、不純物拡散領域からなる接続手段とを集積化した半導体装置において、１つの前記金属層が、前記ＦＥＴ、前記他の金属層、前記接続手段のいずれかと少なくとも隣接する領域の近傍に高濃度不純物領域を設け、前記１つの金属層から前記半絶縁基板又は半導体基板の絶縁化層に延びる空乏層の広がりを抑制することにより解決するものである。
【００３８】
また、前記１つの金属層と、前記ＦＥＴ、前記他の金属層、前記接続手段のいずれかとの離間距離を所定のアイソレーションが確保できる限界まで近接して配置することを特徴とするものである。
【００３９】
また、前記ソース電極および前記ドレイン電極は、その周囲を第１の絶縁膜で覆われその上に第２の絶縁膜が前記両電極に沿って配置されることを特徴とするものである。
【００４０】
また、前記第２の絶縁膜の１つの側面は前記ソース領域または前記ドレイン領域の端部とほぼ一致しており前記第２の絶縁膜の他の側面は前記ソース電極および前記ドレイン電極の端部とほぼ一致することを特徴とするものである。
【００４１】
また、前記絶縁化層はイオン注入により絶縁化した領域であることを特徴とするものである。
【００４２】
また、前記絶縁化層の抵抗率は１×１０３Ω・ｃｍ以上であることを特徴とするものである。
【００４３】
また、前記半絶縁基板の不純物濃度は１×１０１４ｃｍ−３以下であることを特徴とするものである。
【００４４】
また、前記半絶縁基板の抵抗率は１×１０６Ω・ｃｍ以上であることを特徴とするものである。
【００４５】
また、前記半絶縁基板は化合物半導体基板であることを特徴とするものである。
【００４６】
また、前記高濃度不純物領域の不純物濃度は１×１０１７ｃｍ−３以上であることを特徴とするものである。
【００４７】
また、前記高濃度不純物領域はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位の電極パッドに接続されることを特徴とするものである。
【００４８】
また、前記高濃度不純物領域は金属電極とオーミック接続し、金属電極はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位の電極パッドに接続されることを特徴とするものである。
【００４９】
また、前記高濃度不純物領域は少なくとも１部が金属電極とショットキ接続し、金属電極はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位の電極パッドに接続されることを特徴とするものである。
【００５０】
また、高濃度不純物領域は、前記半絶縁基板を挟んで前記金属電極と接続し、該金属電極が前記半絶縁基板、又は半導体基板の絶縁化層とショットキ接合し、金属電極はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位の電極パッドに接続されることを特徴とするものである。
【００５１】
また、前記高濃度不純物領域と前記金属電極との離間距離は、０μｍ〜１０μｍであることを特徴とするものである。
【００５２】
また、前記高濃度不純物領域は金属電極を有し、該金属電極はＤＣ電位、又はＧＮＤ電位、又は高周波ＧＮＤ電位が印加されるボンディングパッドの一部であることを特徴とするものである。
【００５３】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図１２を参照して説明する。
【００５４】
まず、本発明の第１の実施の形態を説明する。図１は、本実施形態のスイッチ回路装置を説明する回路図であり、図１（Ａ）は等価回路図、図１（Ｂ）はチップパターンに沿った回路概要図である。
【００５５】
この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ−１とＯＵＴ−２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ−２、Ｃｔｌ−１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【００５６】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ−１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ−２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ−２への入力信号の漏れは接地された外付けのコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。
【００５７】
図２は、図１のスイッチ回路装置を集積化した化合物半導体スイッチ回路装置の一例を示す平面図である。
【００５８】
基板は、化合物半導体基板（例えばＧａＡｓ）であり、この基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅６００μｍ）を左右の中央部に配置し、その下方にシャントＦＥＴ３およびシャントＦＥＴ４（いずれもゲート幅３００μｍ）を配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２、接地端子ＧＮＤに対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇが基板の周辺に設けられている。スイッチを行うＦＥＴ１およびＦＥＴ２を設け、更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地端子ＧＮＤに接続されている。尚、ここでの図示は省略するが接地のためのコンデンサＣが外付けで接地端子ＧＮＤに接続する。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層６８（Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層７７（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図２では、パッド金属層と重なるために図示されていない。
【００５９】
図２で、ＦＥＴ１（ＦＥＴ２も同様）は、下側から伸びる６本の櫛歯状の第３層目のパッド金属層７７が出力端子ＯＵＴ−１に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の６本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９が櫛歯形状に配置され、ＦＥＴのチャネル領域を構成している。
【００６０】
また、シャントＦＥＴであるＦＥＴ３（ＦＥＴ４も同様）は、下側から伸びる櫛歯状の４本の第３層目のパッド金属層７７が接地端子ＧＮＤに接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の４本の第３層目のパッド金属層７７が出力端子ＯＵＴ−１に接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９が櫛歯形状に配置されて、チャネル領域を構成している。
【００６１】
更に、各ＦＥＴのゲート電極６９近傍の基板表面に、ｎ＋型の高濃度不純物領域１００ａを設ける。具体的には、ＦＥＴ１の櫛歯状のゲート電極６９の先端部分６９ａおよびＦＥＴ２の櫛歯状のゲート電極６９の先端部分６９ａが、対向配置されるＦＥＴ３およびＦＥＴ４と少なくとも隣接する部分である。ここでゲート電極の先端部分６９ａとは、櫛歯状のゲート電極６９を束ねた側と逆側をいい、また、ゲート電極６９がチャネル領域から延在され、基板とショットキー接合を形成している領域である。高濃度不純物領域１００ａは、各ゲート電極先端部分６９ａから約４μｍの離間距離で配置される。
【００６２】
また、高濃度不純物領域１００ａは、ＦＥＴ１およびＦＥＴ２と対向配置されるＦＥＴ３のゲート電極先端部分６９ａとＦＥＴ４のゲート電極先端部分６９ａからも４μｍの離間距離で配置されている。すなわち、本実施形態のパターンにおいては高濃度不純物領域１００ａはスイッチの動作を行うＦＥＴ１、ＦＥＴ２と、対向配置されるシャントＦＥＴであるＦＥＴ３、ＦＥＴ４間に設けられる。
【００６３】
この高濃度不純物領域１００ａにより、基板とショットキー接合を形成するゲート電極６９から前記基板に延びる空乏層の広がりを抑制することができる。基板とショットキー接合を形成する金属層においては、その金属層を伝わる高周波信号に応じて、基板に広がる空乏層の電界が変動することにより、空乏層が到達する隣接した電極などに高周波信号が漏れる場合がある。
【００６４】
しかし、ゲート電極６９が隣接するように配置されたＦＥＴ１とＦＥＴ３およびＥＦＴ２とＦＥＴ４の間の基板５１表面にｎ＋型の高濃度不純物領域１００ａが設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７〜１×１０８Ω・ｃｍ）表面と異なり、不純物濃度が高くなる（イオン種　２９Ｓｉ＋で濃度は１〜５×１０８ｃｍ−３）。これにより各ＦＥＴのゲート電極６９は分離され、隣接するＦＥＴ（ソース領域、ドレイン領域、チャネル領域の不純物領域やゲート電極）への空乏層が伸びないので、隣接するＦＥＴはお互いの離間距離を大幅に近接して設けることが可能となる。
【００６５】
前述の如く、ゲート電極６９は微細なパターンで形成されるため、本実施形態においては、基板とショットキー接合を形成するゲート電極６９から数μｍ離間して高濃度不純物領域１００ａを配置することとした。このように高濃度不純物領域１００ａを設けることにより、ＦＥＴ１およびＦＥＴ２のゲート電極から基板に広がる空乏層が、隣接して対向配置されたＦＥＴ３およびＦＥＴ４のゲート電極、ソース領域およびドレイン領域、チャネル領域に到達することを防ぎ、高周波信号の漏出を抑制できる。
【００６６】
具体的には、ゲート電極６９の先端部分６９ａから高濃度不純物領域１００ａまでの離間距離を４μｍにすれば、所定のアイソレーションを確保するには十分である。
【００６７】
図３には、図１のスイッチ回路装置のＦＥＴの一部の断面図を示す。尚、スイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成である。
【００６８】
図３の如く、基板５１にはｎ型イオン注入層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の不純物領域が設けられ、動作層５２にはゲート電極６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００６９】
ここで、高濃度不純物領域１００ａについて説明する。高濃度不純物領域１００ａの不純物濃度は１×１０１７ｃｍ−３以上である。また、その一部が金属電極２００と接続し、金属電極２００が高周波ＧＮＤ電位の電極パッド７０に接続されると、アイソレーションの向上により効果的である。
【００７０】
図４に高濃度不純物領域１００ａと金属電極２００の関係を示す。
【００７１】
まず、図４（Ａ）は高濃度不純物領域１００ａが金属電極２００とオーミック接続し、金属電極２００が高周波ＧＮＤパッド７０に接続されているものであり、高濃度不純物領域１００ａに漏れた信号を高周波ＧＮＤパッド７０に吸い出す効果においてはこのパターンが最も大きく、アイソレーション向上効果も最も大きい。しかしオーミック接合は、金属電極が深く基板内部まで拡散することが多く、高濃度不純物領域の深さ以上にオーミック接合の金属電極が達すると、基板の半絶縁領域と金属電極が接触することになり、このときは逆にアイソレーションが悪化するので使用できない。
【００７２】
尚、図２に示すパターンはこのオーミック接続する金属電極２００を設けたものである。
【００７３】
図４（Ｂ）（Ｃ）は、半絶縁基板５１を挟んで金属電極２００と接続し、金属電極２００が半絶縁基板５１とショットキ接合を形成し、金属電極２００が高周波ＧＮＤパッド７０に接続するものである。図４（Ｂ）では、金属電極２００は、基板５１表面に設けられる。マスク合わせ精度を考慮し、高濃度不純物領域１００ａ端部から０〜１０μｍ離間して設けられる。１０μｍ以上離間するとシリーズ抵抗が大きくなり高濃度不純物領域１００ａに漏れた信号を高周波ＧＮＤパッド７０に吸い出しにくくなる。図４（Ｃ）は高濃度不純物領域１００ａのパターンを変形し高周波ＧＮＤパッド７０付近に配置したものである。図４（Ｃ）では金属電極２００は電極パッド７０の一部である。高周波ＧＮＤパッド７０周辺に他の配線などが配置され、図４（Ｂ）のように高周波ＧＮＤパッド７０から金属電極を延ばすことができない場合などに有効なパターンであるが、図４（Ｂ）よりシリーズ抵抗が大きく、アイソレーション効果は若干低い。
【００７４】
更に、図４（Ｄ）（Ｅ）は金属電極２００が高濃度不純物領域１００ａの少なくとも一部と当接してショットキー接合を形成し、金属電極２００が高周波ＧＮＤパッド７０に接続するものであり、図４（Ｂ）（Ｃ）よりシリーズ抵抗が小さくアイソレーション効果が大きい。図４（Ｄ）の如く金属電極２００を延在して電極パッド７０に接続しても良いし、図４（Ｅ）の如く高濃度不純物領域１００ａのパターンを変形して、電極パッド７０の一部を金属電極２００としてもよい。
【００７５】
高周波ＧＮＤパッドとは高周波として接地という意味であり、高周波ＧＮＤパッドから外付け容量を介して接地されている場合などを言う。高周波ＧＮＤパッドのかわりにＧＮＤ電位のパッドやＤＣ電位のパッドでも効果は同じである。
【００７６】
本発明の特徴は、基板とショットキー接合を形成するＦＥＴ１およびＥＦＴ２のゲート電極６９が、対向配置されるシャントＦＥＴであるＦＥＴ３およびＦＥＴ４と少なくとも隣接する領域において、ゲート電極先端部分６９ａの近傍に高濃度不純物領域１００ａを設けることにある。これにより、ＦＥＴ１およびＦＥＴ２のゲート電極６９から前記基板に延びる空乏層の広がりを抑制することができるので、ＦＥＴ１およびＦＥＴ２と、ＦＥＴ３およびＦＥＴ４とを、所定のアイソレーションが確保できる距離まで近接して配置することができる。具体的には、高濃度不純物領域１００ａと各ＦＥＴのゲート電極６９との距離は４μｍ程度とすると、高周波ＧＮＤとなる不純物領域１００ａそのものと干渉を起こすことにより必要な信号をＧＮＤに漏らすことなく、有効に空乏層の拡がりを抑制することができ、高濃度不純物領域１００ａの幅は２μｍあれば十分効果を発揮できるので、高濃度不純物領域１００ａを挟んだ場合、ＦＥＴ−ＦＥＴ間の距離を１０μｍ程度まで近接できる。従来では、２０μｍ以上離間する必要があった隣接するＦＥＴ間の離間距離を大幅に縮小することができる。
【００７７】
次に、図５から図１２を用いて本発明の第２の実施形態を示す。第２の実施形態は、スイッチ動作を行うＦＥＴ１およびＦＥＴ２と、隣接して対向配置されるシャントＦＥＴであるＦＥＴ３およびＦＥＴ４の間に高濃度不純物領域１００ａを配置して各ＦＥＴ間のアイソレーションを向上させ、更に、基板とショットキー接合を形成するゲート金属層６８からなる電極パッド７０および配線６２の近傍にも高濃度不純物領域１００ｂを配置し、また１つのＦＥＴのゲート電極が、ゲート金属層６８からなる電極パッドおよび配線６２と隣接する領域にも高濃度不純物領域１００ｃを設ける。これにより、基板とショットキー接合を形成するゲート電極６９、電極パッド７０および配線６２から基板に広がる空乏層により高周波信号が漏出することを抑制できる。平面図においてはゲート金属層６８近傍に設けた高濃度不純物領域１００ｂ、１００ｃ以外の他の構成要素は、図２に示すものと同様である。また、回路図も図１と同様であるので、これらの説明は省略する。
【００７８】
図６には、図５のスイッチ回路装置のＦＥＴの一部の断面図を示す。尚、スイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成である。
【００７９】
図６の如く、基板５１にはｎ型イオン注入層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の不純物領域が設けられ、動作層５２にはゲート電極６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。図３に示す第１の実施形態のＦＥＴと異なる点は、まず第１の実施形態のＦＥＴがＴｉでチャネル領域とショットキ接合を形成しているのに対し、Ｐｔ埋め込みゲートとし、ＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げている点にある。次にドレイン電極６６およびソース電極６５の周囲を覆う窒化膜の上に、ドレイン電極６６およびソース電極６５に沿って酸化膜１２０が設けられることにある。
【００８０】
この酸化膜１２０は、後に詳述するが、本実施形態のＦＥＴを製造する工程において必要となるものであり、ゲート電極６９のマスク合わせ精度を向上させるため、ＦＥＴのソース領域５６、ドレイン領域５７を形成するｎ＋型領域上に設けられる。その製法上、ソース電極６５およびドレイン電極６６に沿って２本ずつ形成される各酸化膜１２０は、１つの側面がソース領域５６またはドレイン領域５７の端部とほぼ一致しており、他の側面がソース電極６５またはドレイン電極６６の端部とほぼ一致している。この酸化膜１２０を設けることによりマスク合わせ精度が向上し、ｄ２１およびｄ２２が従来よりも縮小する。つまりソースードレイン領域間の距離およびソース−ドレイン電極間の距離を縮め、さらにＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げている。
【００８１】
ここで、ゲート長Ｌｇは、ソース領域５６とドレイン領域５７間のチャネル領域４４（動作層５２）にあるゲート電極６９の長さをいい、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは、ソース領域５６およびドレイン領域５７に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の幅（櫛歯の総和）をいい、本実施形態においては、スイッチ動作を行うＦＥＴのゲート幅Ｗｇが第１の実施例が６００μｍであったところを５００μｍにシュリンクし、シャントＦＥＴのゲート幅Ｗｇは第１の実施例と同じ３００μｍである。
【００８２】
このように、ＦＥＴ自身のゲート幅Ｗｇを小さくすることにより、ＦＥＴのＯＦＦ容量を減らすこともアイソレーションを向上させるのに大きな効果がある。しかし、一般的にはＦＥＴのゲート幅Ｗｇを６００μｍから５００μｍに小さくすると飽和電流値が下がり、ＯＮ抵抗値が上がってしまう。そこで、ゲート幅Ｗｇを縮小しても従来どおりの飽和電流値、ＯＮ抵抗値を保つため、基本素子としてのＦＥＴの能力を向上させる必要がある。本実施形態では、従来Ｔｉのショットキー接合によるゲート電極であったものを、Ｐｔを埋め込んだゲート電極のＦＥＴとする。
【００８３】
ゲート電極６９は、最下層から、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの多層蒸着金属層であり、Ｐｔ層の一部を動作層に埋め込んだ電極構造である。埋め込みのための熱処理後、もともと最下層にＰｔのあった部分は主にＰｔＧａとなり、ＧａＡｓにＰｔが拡散した部分は主にＰｔＡｓ２となる。
【００８４】
ＧａＡｓＦＥＴの動作領域とショットキ接合を形成する金属として、ＰｔはＴｉに比べＧａＡｓに対するバリアハイトが高いため、Ｔｉでショットキ接合を形成する従来のＦＥＴに比べＰｔ埋め込みゲートＦＥＴは高い飽和電流値と低いＯＮ抵抗値が得られる。さらにＰｔ埋め込みゲートＦＥＴはゲート電極の一部をチャネル領域に埋め込むことにより、ゲート電極直下の電流の流れる部分がチャネル領域表面から下がる。すなわち動作領域は予め所望のＦＥＴ特性が得られるようにゲート電極の埋設分を考慮して深く形成されているため、表面自然空乏層領域から離れ、結晶が良好な低抵抗領域を電流が流れるような動作領域の設計となっている。以上の理由によってもＴｉゲートＦＥＴに比べＰｔ埋め込みゲートＦＥＴは飽和電流値、ＯＮ抵抗値や高周波歪み特性が大幅に改善される。
【００８５】
さらに、本実施形態のＦＥＴは、第１の実施形態に比べ、ゲート電極形成のマスク合わせ精度を向上させ、製造プロセスを工夫することにより、ソースードレイン間の距離を縮め、基本素子としての特性をますます向上させている。しかし、そのために、製造工程においてソース領域５６およびドレイン領域５７となるｎ＋型領域上にマスク合わせ用の酸化膜１２０を同時に形成し、且つゲート電極６９をＰｔ層の埋め込みで形成している。このため、後に詳述するが、第１の実施形態で示した電極パッド７０および配線６２と当接する周辺ｎ＋型領域６０、６１が形成できないことになる。
【００８６】
そのため、チップ上の１つの電極パッド７０および配線６２となるゲート金属層６８から基板に延びる空乏層の拡がりを抑制するため、当該ゲート金属層６８と、ＦＥＴや他のゲート金属層６８（他の配線６２および他の電極パッド７０）、不純物拡散領域からなる抵抗Ｒ１〜Ｒ４のいずれかとが少なくとも隣接する部分、または１つのＦＥＴのゲート電極と、ゲート金属層６８、抵抗Ｒ１〜Ｒ４とが少なくとも隣接する部分に、高濃度不純物領域１００ｂ、１００ｃを設けるものである。ゲート金属層６８との離間距離は４μｍ程度である。
【００８７】
尚、高濃度不純物領域１００ａ〜１００ｃは、その配置される場所を明確にするために符号を変えているだけであり、本実施形態においてアイソレーションを向上させる効果としては全く同一の構成要素である。すなわち、高濃度不純物領域１００ｂ、１００ｃの不純物濃度は、高濃度不純物領域１００ａと同様１×１０１７ｃｍ−３以上である。また、図示は省略するが、この高濃度不純物領域１００ｂ、１００ｃに金属電極を接続し、金属電極をＧＮＤに接続すると、アイソレーション向上に効果的である。
【００８８】
その場合高濃度不純物領域１００ｂ、１００ｃと、金属電極の接続方法は、図４に示すものと同様であり、説明は省略する。また、チップ上の配置が可能であれば、この金属電極２００にＧＮＤ電位またはＤＣ電位が印加される電極パッドを接続するか、その一部を金属電極として利用すればよりアイソレーションを向上させることができる。
【００８９】
本実施形態でも、近接するＦＥＴ間に高濃度領域１００ａを設けることで、アイソレーションを向上させ、各ＦＥＴ間の離間距離を大幅に低減できる。
【００９０】
また、ＦＥＴを形成するためにマスク合わせ用の酸化膜１２０を設けることにより、ゲート電極６９とソース領域５６またはドレイン領域５７とのマスク合わせずれに最大で０．１μｍ確保すればよく、従来０．２μｍ確保しなければならなかったので、その差０．１μｍ分、ゲート電極６９とソース領域５６またはドレイン領域５７間距離（ｄ２２）をシュリンクできる。具体的には、ソース領域５６およびドレイン領域５７とゲート電極６９間距離を０．６μｍから０．５μｍに縮小でき、さらに同様の理由によりソース領域５６端―ソース電極６５端距離およびドレイン領域５７端―ドレイン電極６６端距離（ｄ２１）を０．４μｍから０．３μｍに縮小できる。
【００９１】
つまり、ソース領域５６、ドレイン領域５７とゲート電極６９のマスク合わせ精度を向上し、ソース領域５６、ドレイン領域５７とゲート電極６９の距離をそれぞれ０．１μｍ縮め、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせ精度を向上し、ソース領域５６端―ソース電極６５端距離およびドレイン領域５７端―ドレイン電極６６端距離をそれぞれ０．１μｍ縮め、トータルとしてソース電極―ドレイン電極間距離を０．４μｍ縮めることができるので、飽和電流値の向上および、ＯＮ抵抗値の低減が実現できる。この効果と前述のＴｉショットキゲートＦＥＴからＰｔ埋め込みゲートＦＥＴへの変更の効果を合わせて、スイッチ動作を行うＦＥＴのゲート幅Ｗｇを５００μｍに低減しても、従来どおりの飽和電流値およびＯＮ抵抗値を確保できることになり、ゲート幅Ｗｇ低減によるアイソレーション向上に大きく寄与している。
【００９２】
更に、ＦＥＴの基本素子としての性能を向上するために、その製造プロセス上電極パッド７０および配線６２の下に設けていた周辺ｎ＋型領域６０、６１が形成できなくなるが、電極パッド７０および配線６２の近傍に高濃度不純物領域１００ｂを設けることで、従来どおりの所定のアイソレーションを確保することができる。
【００９３】
次に、第２の実施形態に示したスイッチ回路装置の製造方法を、図７から図１２を参照して説明する。
【００９４】
尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、図１に示すスイッチ回路装置を製造する場合、共通入力端子用の電極パッド、第１および第２制御端子用の電極パッド、第１および第２出力端子用の電極パッドはすべて同様に形成される。尚、高濃度不純物領域１００ａ〜１００ｃは同一構成要素であり、その配置も様々であるので、以下高濃度不純物領域１００として説明する。
【００９５】
本発明は、基板５１表面に動作層５２を形成する工程と、前記動作層５２に接してソースおよびドレイン領域５６、５７を形成し、同時に基板とショットキー接合を形成するゲート金属層６８が設けられる領域の近傍に高濃度不純物領域１００を形成する工程と、前記ソース領域５６およびドレイン領域５７と前記高濃度不純物領域１００上に酸化膜１２０を形成する工程と、前記酸化膜１２０にマスクを合わせて前記ソースおよびドレイン領域５６、５７に第１層目の電極としてのオーミック金属層６４を付着し第１ソースおよび第１ドレイン電極６５、６６を形成する工程と、前記酸化膜１２０にマスクをあわせて前記基板表面に第２層目の電極としてのゲート金属層６８を付着しゲート電極６９および第１電極パッド７０および配線６２を形成する工程と、前記第１ソースおよび第１ドレイン電極６５、６６と前記第１電極パッド７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２電極パッド７７を形成する工程とから構成される。
【００９６】
第１工程：まず、図７に示す如く、基板５１表面に動作層５２を形成する。
【００９７】
すなわち、ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。次に、チップの最外周又は、マスクの所定の領域のＧａＡｓをエッチングして合わせマーク（不図示）を形成し、予定の動作層５２上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層５４をマスクとして予定の動作層５２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される。次にアニール用シリコン窒化膜を約５００Åをデポする。
【００９８】
第２工程：次に図８に示す如く、前記動作層５２に接してソースおよびドレイン領域５６、５７を形成し、同時に基板とショットキー接合を形成するショットキー金属層の近傍に高濃度不純物領域１００を形成する。
【００９９】
前工程で用いたレジスト層５４を除去し、新たに予定のソース領域５６、ドレイン領域５７、予定のショットキー金属層が設けられる近傍のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。ショットキー金属層とは、半絶縁基板とショットキー接合を形成するゲート電極および配線、電極パッドの最下層となる金属層（以下ゲート金属層と称する）であるので、予定の配線６２および予定の電極パッド７０部分の近傍が露出することになる。
【０１００】
続いて、このレジスト層５８をマスクとして予定のソース領域５６およびドレイン領域５７、予定の高濃度不純物領域１００の基板表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に高濃度不純物領域１００を形成する。高濃度不純物領域１００は、所定のアイソレーションを確保するため、ゲート金属層が、他のゲート金属層または不純物領域と隣接する領域に、少なくとも設けられる。また、高濃度不純物領域１００は、ゲート金属層の端部から４μｍ程度離間した基板表面に設けられる。チップの最外周又は、マスクの所定の領域に後の工程においてマスク合わせをするための合わせマーク用にレジスト５８が除去されている。
【０１０１】
図８の断面図では、高濃度不純物領域１００がＦＥＴのチャネル領域４４、予定の配線６２、予定の電極パッド層７０の近傍でそれぞれを分離するように設けられる図を示している。しかし実際には図５の如く、１つのＦＥＴのゲート電極６９が他のＦＥＴと隣接する領域（高濃度不純物１００ａ）や、電極パッド７０および配線６２となるゲート金属層が、ＦＥＴ、他の電極パッド７０および配線６２、不純物領域からなる抵抗Ｒ１〜Ｒ４のいずれかと少なくとも隣接する領域（高濃度不純物１００ｂ）のゲート金属層の近傍に形成される。
【０１０２】
ＧａＡｓ基板上にショットキー接合を形成する金属層（本実施形態においてはゲート金属層）を直接設けると、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する他のゲート金属層、ＦＥＴ、抵抗（不純物領域）まで到達する場合そこで高周波信号の漏れを発生することが考えられる。
【０１０３】
しかし、ゲート金属層の近傍の基板５１表面にｎ＋型の高濃度不純物領域１００が設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７〜１×１０８Ω・ｃｍ）表面と異なり、不純物濃度が高くなる（イオン種　２９Ｓｉ＋で濃度は１〜５×１０８ｃｍ−３）。これによりゲート金属層と基板５１は分離され、空乏層が伸びないので、隣接する他のゲート金属層、ＦＥＴ、抵抗とはお互いの離間距離を大幅に近接して設けることが可能となる。
【０１０４】
第３工程：次に図９の如く、前記ソース領域５６およびドレイン領域５７と前記高濃度不純物領域１００上に酸化膜１２０を形成する。高濃度不純物領域１００を形成したレジスト５８を残したまま、全面に酸化膜１２０を堆積する（図９（Ａ））。その後リフトオフによりレジスト５８を除去することで、ソース領域５６およびドレイン領域５７と高濃度不純物領域１００上に酸化膜１２０が残される（図９（Ｂ））。合わせマーク用にレジスト５４を除去した部分にも酸化膜１２０が残され、これらの酸化膜１２０を以降の工程において合わせマーク１３０として利用する。次にイオン注入されたｐ−領域、ｎ型動作層、ソース領域、ドレイン領域および高濃度不純物領域となるｎ＋型領域の活性化アニールを行う。
【０１０５】
第４工程：更に、図１０の如く、酸化膜１２０にマスクを合わせて前記ソースおよびドレイン領域５６、５７に第１層目の電極としてのオーミック金属層６４を付着し第１ソースおよび第１ドレイン電極６５、６６を形成する。
【０１０６】
まず、新たなレジスト６３を設け、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う（図１０（Ａ））。露出した酸化膜１２０とその下層のシリコン窒化膜５３をＣＦ４プラズマにより除去して、ソース領域５６およびドレイン領域５７を露出し（図１０（Ｂ））、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する（図１０（Ｃ））。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する（図１０Ｄ））。
【０１０７】
従来はＧａＡｓをエッチングした合わせマークを用いて、動作層５２形成、ソースドレイン領域５６、５７形成、ソースドレイン電極６５、６６形成工程を行っており、マスクアライナーの合わせ精度が０．１μｍであるので、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせの誤差が最大で０．２μｍの誤差となっていた。ソース領域５６端―ソース電極６５端間距離およびドレイン領域５７端―ドレイン電極６６端間距離（図３　ｄ１１参照）は０．２μｍが耐圧の限界であるので、合わせずれを考慮して設計中心で０．４μｍの離間距離を確保しなければならなかった。しかし、本実施形態のごとく、合わせマーク１３０形成と同時にソース領域５６およびドレイン領域５７上に酸化膜１２０を残すことで、ソース領域及びドレイン領域とソース電極及びドレイン電極を直接マスク合わせできるので、ソース領域５６端―ソース電極６５端間距離およびドレイン領域５７端―ドレイン電極６６端間距離（図６ｄ２１参照）を縮小できる。つまりソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせずれは最大でも０．１μｍに抑えることができるので、設計中心で０．３μｍの離間距離を確保すればよいことになる。
【０１０８】
第５工程：更に図１１の如く、酸化膜１２０にマスクをあわせて前記基板表面に第２層目の電極としてのゲート金属層６８を付着しゲート電極６９および第１電極パッド７０および配線６２を形成する。まず図１１（Ａ）では、予定のゲート電極６９、電極パッド７０および配線６２部分を選択的に窓開けするフォトリソグラフィプロセスを行い、予定のゲート電極６９、電極パッド７０および配線６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線６２および予定の電極パッド７０部分の基板５１を露出する。予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【０１０９】
次に、図１１（Ｂ）では、動作層５２および露出した基板５１に第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線６２および第１電極パッド７０を形成する。すなわち、基板５１に第２層目の電極としてのゲート金属層６８となるＰｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの５層を順次真空蒸着して積層する。
【０１１０】
その後図１１（Ｃ）の如くレジスト層６７を除去してリフトオフにより動作層５２にコンタクトするゲート長０．５μｍのゲート電極６９と、第１電極パッド７０および配線６２を形成し、Ｐｔを埋め込む熱処理を施す。これにより、ゲート電極６９は基板とのショットキー接合を保ったまま動作層５２に一部が埋設される。ここで、この場合の動作層５２の深さは第１の工程で動作層５２を形成する場合に、このゲート電極６９の埋め込み分を考慮して、所望のＦＥＴ特性を得られるように深く形成しておく。
【０１１１】
動作層５２表面（例えば表面から５００Å程度）は、自然空乏層が発生したり、結晶が不均一な領域であるなどで電流が流れず、チャネルとしては有効でない。ゲート電極６９の一部をチャネル領域５２に埋め込むことにより、ゲート電極６９直下の電流の流れる部分がチャネル領域５２表面から下がる。チャネル領域５２は予め所望のＦＥＴ特性が得られるようにゲート電極６９の埋設分を考慮して深く形成されているため、チャネルとして有効活用できる。具体的には電流密度、チャネル抵抗や高周波歪み特性が大幅に改善される利点を有する。
【０１１２】
ここで、ゲート電極６９形成のマスクも、合わせマーク１３０を用いる。すなわち、ソース、ドレイン領域とゲート電極を直接マスク合わせする。これにより、ゲート電極６９とソース領域５６またはドレイン領域５７との合わせずれは、つまりマスクアライナーの合わせ精度と同等となり、最大で０．１μｍに抑えることができる。従来では、別にＧａＡｓをエッチングすることにより設けた合わせマークを介して間接的にゲート電極６９とソース領域５６またはドレイン領域５７をマスク合わせしていたため、ゲート電極６９とソース領域５６またはドレイン領域５７の合わせずれは、マスクアライナーの合わせ精度が０．１μｍのため、最大で０．２μｍとなる。ソース領域５６及びドレイン領域５７とゲート電極６９間は、最低０．４μｍ離間しないと所定の耐圧が確保できないため、マスク合わせ誤差による生産バラツキを考慮して設計中心で０．６μｍの離間距離を確保する必要があったが、本実施形態によれば設計中心で０．５μｍ確保すればよいことになる（図３、図６参照）。
【０１１３】
ここで、酸化膜１２０は、ソース領域５６、ドレイン領域５７と同時に形成される高濃度不純物領域１００上にも設けられるものである。つまり従来の如く電極パッド７０や配線６２下の全面（または周辺部）にアイソレーションの向上のための高濃度不純物領域１００を形成すると、ゲート金属層６８は酸化膜１２０の上に堆積することになる。特に、本実施形態ではＦＥＴの基本性能を向上させるため、Ｐｔの埋め込みによってゲート電極６９を形成している。すなわち、酸化膜１２０上にＰｔを配置することになるが、酸化膜１２０とＰｔは接着強度が弱く、ゲート金属層６８が酸化膜１２０からはがれる問題が発生する。
【０１１４】
そこで、図５および図１１（Ｃ）の如く、電極パッド７０や配線６２とは当接させず、隣接する他のゲート金属層、ＦＥＴ、不純物領域との間に高濃度不純物領域１００を配置することとした。これにより、ゲート金属層から基板に広がる空乏層が、隣接する他のゲート金属層、ＦＥＴ、不純物領域へ到達することを抑制できる。
【０１１５】
つまり、ＦＥＴとしての基本性能を向上できる製造方法であり尚且つ、電極パッド７０および配線６２を構成するゲート金属層からの空乏層の広がりを、近傍に設けた高濃度不純物領域１００により抑制することができ、高周波信号の漏れを防げるものである。
【０１１６】
第７工程：更に、第１ソースおよび第１ドレイン電極６５、６６と前記第１電極パッド７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２電極パッド７７を形成する。
【０１１７】
ゲート電極６９、配線６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される（図１２（Ａ））。
【０１１８】
更に、基板５１全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される（図１２（Ｂ））。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図１２（Ｃ））。
【０１１９】
これらの配置例は一例であり、電極パッド７０に印可される高周波信号を基板５１を介して配線６２に伝達することを防止する配置であればよい。
【０１２０】
以上、本明細書においてはゲート電極６９が、化合物半導体基板に設けたチャネル領域（動作層５２）および、チャネル領域から延在されて化合物半導体基板表面とショットキー接合を形成している場合もしくはゲート金属層６８が化合物半導体基板にショットキー接合を形成する場合を例に説明した。しかしこれに限らず、半絶縁基板と金属層がショットキー接合を形成する場合や、例えばシリコン半導体基板に設けた絶縁化層と金属層がショットキー接合を形成する場合も同様の効果が得られる。半絶縁基板の場合、不純物濃度が１×１０１４ｃｍ−３以下であり、抵抗率は１×１０６Ω・ｃｍ以上であれば、どのような基板であってもよく、半導体基板にイオン注入することにより絶縁化した絶縁化層の場合絶縁化層の抵抗率は１×１０３Ω・ｃｍ以上とする。
【０１２１】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【０１２２】
ゲート電極と隣接するＦＥＴ間に高濃度不純物領域を設けることにより、アイソレーションを向上させることができる。ゲート金属層の下に周辺ｎ＋型領域を設ける従来の方法では、櫛状のゲート電極のうち、束ねた側と反対のチャンネル領域からはみ出した先の部分の下に設けることができなかった。しかし本発明によれば、ゲート電極の近傍で、少なくとも他のＦＥＴ、ゲート金属層、不純物領域と隣接する部分に高濃度不純物領域を配置することで、基板に広がる空乏層による高周波信号の漏出を防止できる。
【０１２３】
また、ゲート金属層となるパッドおよび配線の近傍に設けることにより、パッドおよび配線からの空乏層の広がりも抑制できる。
【０１２４】
更に、ソース領域およびドレイン領域としてのｎ＋型領域とゲートマスクを直接マスク合わせすることにより、ｎ＋領域とゲートの合わせ誤差は最大でも０．１μｍとなる。すなわちマスク合わせ誤差による生産バラツキを考慮してもｎ＋型領域とゲート電極の距離は０．６μｍから０．５μｍに縮めることができ、その分ＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げることができる。ｎ＋型領域端とオーミック電極（ソース電極やドレイン電極）端の距離も全く同じ理由により設計値を０．４μｍから０．３μｍに縮めることができ、その分ＦＥＴの飽和電流値を上げ、ＯＮ抵抗値をげることができる。
【０１２５】
また、上記に加えゲート電極金属をチャンネルに埋め込むことでＦＥＴの基本性能をより向上できるので、従来と同等の特性でゲート幅Ｗｇを５００μｍにすることができ、容量低減によるアイソレーション向上の利点も有する。
【０１２６】
ソースおよびドレイン領域や高濃度不純物領域形成工程と連続して酸化膜による合わマーク形成工程を行うと、ｎ＋領域上には酸化膜が残るため、従来のようにゲート電極と同時に設けられる配線や電極パッドをｎ＋領域上に設けると、Ｐｔ埋め込みゲートの場合、配線や電極パッドの最下層のＰｔと、ｎ＋領域上の酸化膜の接着強度が弱くなる恐れがあるが、本実施形態では、パッドおよび配線と高濃度不純物は当接せず、近傍に配置するので、接着強度が弱くなる問題は発生せずに空乏層の広がりを抑制できる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための平面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための断面図である。
【図１２】本発明を説明するための断面図である。
【図１３】従来例を説明するための（Ａ）回路図、（Ｂ）平面図である。
【図１４】従来例を説明するための断面図である。
【図１５】従来例を説明するための断面図である。
【図１６】従来例を説明するための断面図である。
【図１７】従来例を説明するための断面図である。
【図１８】従来例を説明するための回路図である。
【図１９】従来例を説明するための平面図である。
【符号の説明】
４４　チャネル領域
５１　ＧａＡｓ基板
５２　動作層
５３　窒化膜
５４　レジスト
５６　ソース領域
５７　ドレイン領域
５８　レジスト
６０　周辺ｎ＋型領域
６１　周辺ｎ＋型領域
６２　配線
６３　レジスト
６４　オーミック金属層
６５　第１ソース電極
６６　第１ドレイン電極
６７　レジスト
６８　ゲート金属層
６９　ゲート電極
７０　第１電極パッド
７１　レジスト
７２　窒化膜
７４　パッド金属層
７５　第２ソース電極
７６　第２ドレイン電極
７７　第２電極パッド
１００　高濃度不純物領域
１００ａ　高濃度不純物領域
１００ｂ　高濃度不純物領域
１００ｃ　高濃度不純物領域
１２０　酸化膜
１３０　合わせマーク
２００　金属電極
【図１】
2004134589.tif 000003
【図２】
2004134589.tif 000004
【図３】
2004134589.tif 000005
【図４】
2004134589.tif 000006
【図５】
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【図６】
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【図７】
2004134589.tif 000009
【図８】
2004134589.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2004134589.tif 000015
【図１４】
2004134589.tif 000016
【図１５】
2004134589.tif 000017
【図１６】
2004134589.tif 000018
【図１７】
2004134589.tif 000019
【図１８】
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【図１９】
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