(57)【要約】【課題】半導体装置の回路セルや配線のレイアウト後の検証工程でタイミング違反が検出された場合に目的のパスのディレイを調整してパスのタイミングを収束させる際、回路最適化と再レイアウトの実行回数を可及的に少なくする。【解決手段】レイアウト後の回路セルのユーティリティ（セル占有度）およびネット周辺のユーティリティ（配線密度）に応じて、回路セルおよびネットのディレイにマージンを付加してタイミング検証を行うことにより、再レイアウト後に発生するタイミング違反を事前に予測することを特徴とする。【選択図】　　図１
2004110522.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路を形成する回路セルやネットのレイアウトパターンを自動的に設計する配置配線自動設計装置に付加される半導体装置設計用のタイミング検証装置であって、
回路セルやネットのレイアウトを行った後の検証工程でタイミング違反の有無を検出する検出手段と、
前記検出手段によりタイミング違反が検出された場合に、前記回路セルの占有度を表わすユーティリティおよびネット周辺の配線密度を表わすユーティリティに応じて回路セルおよびネットのディレイにマージンを与えて再レイアウトを行う再レイアウト手段と、
前記再レイアウト手段により再レイアウトを行った後、前記マージンを加味した２回目以降の検証を行い、前記再レイアウト後のタイミング違反を予測する再検証手段
とを具備することを特徴とする半導体装置設計用のタイミング検証装置。
【請求項２】
前記再検証手段による検証結果に基づいて前記再レイアウト手段により２回目以降の再レイアウトを行う際に、前記セルおよびネットが属するパスの回路変更を抑制するための情報を抽出して２回目以降の再レイアウトに制約を与えるように反映させる回路変更抑制制御手段
をさらに具備することを特徴とする請求項１記載の半導体装置設計用のタイミング検証装置。
【請求項３】
前記再レイアウト手段は、前記ユーティリティが大きいほどディレイマージンの幅を大きく、ユーティリティが小さいほどディレイマージンの幅を小さく設定することを特徴とする請求項１または２記載の半導体装置設計用のタイミング検証装置。
【請求項４】
半導体回路を形成する回路セルやネットのレイアウトパターンを配置配線自動設計装置を用いて自動的に設計する際、
回路セルやネットのレイアウトを行った後の検証工程でタイミング違反が検出された場合には、前記回路セルの占有度を表わすユーティリティおよびネット周辺の配線密度を表わすユーティリティが大きいほど大きなマージンをディレイに与えて再レイアウトを行う第１のステップと、
前記第１のステップにより再レイアウトを行った後、前記マージンを加味した２回目以降の検証を行い、前記再レイアウト後のタイミング違反を予測する第２のステップ
とを具備することを特徴とするタイミング検証方法。
【請求項５】
前記第２のステップによる検証結果に基づいて前記第１のステップに戻り２回目以降の再レイアウトを行う際、前記セルおよびネットが属するパスの回路変更を抑制するための情報を抽出して２回目以降の再レイアウトに制約を与えるように反映させる第３のステップ
をさらに具備することを特徴とするタイミング検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置設計用のタイミング検証装置およびタイミング検証方法に係り、特に回路セルや配線を含むパスのタイミング違反がなくなるようにパスのディレイを調整する装置および方法に関するもので、配置配線自動設計装置を用いた半導体装置の設計に際して回路セルや配線のレイアウト後の検証工程に使用されるものである。
【０００２】
【従来の技術】
半導体装置の設計に際して、配置配線自動設計装置を用いて回路セルや配線のレイアウトを行った後の検証工程でタイミング違反が検出された場合、回路最適化と再レイアウトにより、目的のクリティカルパスの回路セルのディレイを調整し、タイミングを収束させる。
【０００３】
しかし、上記再レイアウトでは、タイミングを修正するパス上のネット（接続情報）および回路セルの再配置配線を優先するために、近接する他のパス上のネットや回路セルが再配置配線される場合がある。その結果、目的の回路セルが属するクリティカルパス以外のパスのディレイが変化し、新たなタイミング違反が発生することが多い。
【０００４】
前記したようなディレイが変化する回路セルの発生は、レイアウトの段階では予測できないので、タイミング検証後でなければディレイが変化する回路セルを特定することができない。さらに、ある回路セルへのパスの配置配線の変更が、他の回路セルへ与えるタイミングの変化量も予測できない。
【０００５】
図８は、従来のタイミング検証方法を示すフローチャートである。
【０００６】
１回目のタイミング検証のフローでは、ネットリスト１に基づいてレイアウトを行い、レイアウト情報を抽出し、このレイアウト情報に基づいてタイミング検証を行い、タイミング違反が有るか否かを検出する。この結果、タイミング違反が検出されなかった場合（Ｎｏ）には処理を終了（ＥＮＤ）　し、タイミング違反が検出された場合（Ｙｅｓ）　には、回路の再最適化（ＩＰＯ）　を行う。
【０００７】
２回目以降のタイミング検証のフローでは、前記１回目のタイミング検証の結果により回路の再最適化（ＩＰＯ）　を行った結果が反映されたネットリスト２に基づいて再レイアウト（ＥＣＯ　）を行い、レイアウト情報を抽出し、このレイアウト情報に基づいてタイミング検証を行い、タイミング違反が有るか否かを検出する。この結果、タイミング違反が検出されなかった場合（Ｎｏ）には処理を終了（ＥＮＤ）　し、タイミング違反が検出された場合（Ｙｅｓ）　には、再び回路の再最適化（ＩＰＯ）　を行う。このような回路の再最適化（ＩＰＯ）　からタイミング検証までのループ処理を、タイミング違反が検出されなくなるまで繰り返し行う。
【０００８】
図９は、従来のタイミング検証方法におけるＥＣＯ　前、ＥＣＯ　後におけるタイミング違反の例を示している。
【０００９】
即ち、図９には、ＥＣＯ　前において目的の回路セルが属するクリティカルパスにタイミング違反があり（本例では、タイミング余裕ｓｌａｃｋ　が−１の場合を示している）、そのパスに近接する他のパスはタイミング違反がない（許容範囲内、本例ではｓｌａｃｋ　が＋０．５の場合を示している）状態を示している。
【００１０】
また、図９には、ＥＣＯ　によりクリティカルパスにディレイセル（例えばバッファ回路）を挿入してタイミング違反をなくした（許容範囲内、本例ではｓｌａｃｋ　が＋１の場合を示している）結果、そのパスに近接する他のパスでタイミング違反が発生した（許容範囲外、本例ではｓｌａｃｋ　が−０．５の場合を示している）状態を示している。
【００１１】
しかし、前述したようなＩＰＯ　やＥＣＯ　の後のタイミング検証で、予期しない回路セルで新たなタイミング違反が発生することが多い。
【００１２】
そこで、全ての回路セルのタイミングを収束させるために、図８中に示した２回目以降のタイミング検証フローでは、ＩＰＯ　やＥＣＯ　およびタイミング解析を繰り返し行っている。その結果、設計期間が増大し、開発スケジュールに遅れを出してしまう。
【００１３】
なお、本発明に類似する技術として、集積回路レイアウト装置において、レイアウト後にタイミングエラーが発生した場合に、セルを置き換えることにより発生したタイミングエラーを容易に解消し、さらに、セルの置き換えとにより発生する他のセルおよび配線に対するレイアウト変更を最小限に抑えるものがある（特許文献１参照）。
【００１４】
【特許文献１】
特開平１０−２２３９２号公報
【００１５】
【発明が解決しようとする課題】
上記したように従来の半導体装置の設計において、回路セルや配線のレイアウト後の検証工程でタイミング違反が検出された場合に回路最適化と再レイアウトにより目的のパスのディレイを調整する際、全てのパスのタイミングを収束させるためには回路最適化・再レイアウトおよびタイミング解析を繰り返し行わなければならず、設計期間が増大し、開発スケジュールに遅れが発生してしまうという問題があった。
【００１６】
本発明は上記の問題点を解決すべくなされたもので、半導体装置の回路セルや配線のレイアウト後の検証工程でタイミング違反が検出された場合に目的のパスのディレイを調整してパスのタイミングを収束させる際、回路最適化と再レイアウトの実行回数を可及的に少なくすることが可能になる半導体装置設計用のタイミング検証装置およびタイミング検証方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置設計用のタイミング検証装置は、半導体回路を形成する回路セルやネットのレイアウトパターンを自動的に設計する配置配線自動設計装置に付加される半導体装置設計用のタイミング検証装置であって、回路セルやネットのレイアウトを行った後の検証工程でタイミング違反の有無を検出する検出手段と、前記検出手段によりタイミング違反が検出された場合に前記回路セルの占有度を表わすユーティリティおよびネット周辺の配線密度を表わすユーティリティに応じて回路セルおよびネットのディレイにマージンを与えて再レイアウトを行う再レイアウト手段と、前記再レイアウト手段により再レイアウトを行った後、前記マージンを加味した２回目以降の検証を行い、前記再レイアウト後のタイミング違反を予測する再検証手段とを具備することを特徴とする。
【００１８】
本発明の半導体装置設計用のタイミング検証方法は、半導体回路を形成する回路セルやネットのレイアウトパターンを配置配線自動設計装置を用いて自動的に設計する際、回路セルやネットのレイアウトを行った後の検証工程でタイミング違反が検出された場合には、前記回路セルの占有度を表わすユーティリティおよびネット周辺の配線密度を表わすユーティリティが大きいほど大きなマージンをディレイに与えて再レイアウトを行う第１のステップと、前記第１のステップにより再レイアウトを行った後、前記マージンを加味した２回目以降の検証を行い、前記再レイアウト後のタイミング違反を予測する第２のステップとを具備することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２０】
まず、本発明の概要を説明する。
【００２１】
半導体装置の設計においては、配置配線自動設計装置を用いて回路セルや配線のレイアウトを行った後の検証工程でタイミング違反が検出された場合、回路最適化と再レイアウトにより、目的のクリティカルパスの回路セル（例えばレジスタ回路）のディレイを調整し、タイミングを収束させる。
【００２２】
上記配置配線自動設計装置は、回路接続情報（ネットリスト）に基づいて、半導体回路を形成する回路セルの配置および配線のレイアウトパターンを自動的に設計するものである。
【００２３】
しかし、前記した再レイアウト時に、目的のパス以外のパスにも影響し、その再配置配線が行われ、新たなタイミング違反が発生する場合がある。その結果、全てのパスのタイミングを収束させるためには、再レイアウトとタイミング解析を繰り返さなければならず、設計期間が増大し、開発スケジュールに遅れが発生してしまう。
【００２４】
その対策として、本発明では、まず、半導体チップ上の回路・配線パターンをエリア分割し、各エリア毎の回路セルのユーティリティ（全ゲートに対するセル配置済みゲートの割合、セル占有度）情報およびネットのユーティリティ（全配線領域に対する配線済み領域の割合、ネット周辺の配線密度）情報を抽出し、各エリアのユーティリティとエリアに属するネットおよび回路セルのテーブルを作成しておく。
【００２５】
そして、各エリア毎の回路セルのユーティリティおよびネットのユーティリティに対応するディレイマージンを事前にテーブル化しておく。この場合、ユーティリティが大きいほど配置配線の自由度が小さくなるので、再レイアウトの対象ではない回路セルまたはネットの配置配線が変更される確率が高くなる。よって、ユーティリティが大きいほどディレイマージンの幅を大きく、ユーティリティが小さいほどディレイマージンの幅を小さくする。なお、再レイアウト後のディレイは、再レイアウト前のディレイよりも大きくなる場合と小さくなる場合があるので、マージンは正値と負値を持つ。
【００２６】
再レイアウト後のタイミング検証に際しては、再レイアウト後の回路セルおよびネット周辺のユーティリティに応じて、前記テーブルを参照してマージンを取得し、再レイアウト後の回路セルおよびネットのディレイにマージンを付加（ディレイ幅を増減）してタイミング検証を行う。
【００２７】
これにより、再レイアウト後に発生するタイミング違反を事前に予測し、それらの回路変更（タイミング違反を検出したネットおよびセルの配置配線の変更）を抑制することが可能になる。
【００２８】
その結果、目的のクリティカルパスのみタイミング調整し、新たなタイミング違反の発生を抑制でき、タイミングを収束するまでの再レイアウトの実行回数を可及的に少なく（最も望ましくは１回）することができ、設計期間を短縮することができる。
【００２９】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置設計用のタイミング検証装置を備えたＣＡＤ（コンピュータによる設計支援）装置を設計手順の流れに着目して機能を示すブロック図である。
【００３０】
このＣＡＤ装置は、回路配置および配線配置を行うレイアウトツールおよびレイアウト変更ツールを搭載している。
【００３１】
１１は回路接続情報を含むｎｅｔリストに基づいてレイアウトツールにより回路配置および配線配置を行う配置・配線部、１２は配置・配線部１２による処理結果から回路接続情報を抽出する回路情報抽出部、１３は回路情報抽出部１２による処理結果を用いて回路特性の物理検証を行うためにシミュレーション部（タイミング検証装置を含む）である。
【００３２】
上記シミュレーション部１３によるシミュレーションの結果、ＯＫであれば、前記配置・配線部１２による回路配置および配線配置後の設計データをデータベースとして格納しておく。そして、回路変更の必要が生じた場合には、その変更情報を含む変更ｎｅｔリストに基づいて配置・配線変更部１４により前記データベースの内容を修正する。
【００３３】
図２は、図１のＣＡＤ装置に内蔵されたタイミング検証装置を使用してタイミング検証を行う方法の全体的な流れの一例を示すフローチャートである。
【００３４】
図３は、図２のタイミング検証方法中の２回目以降のタイミング検証におけるディレイマージンの設定とタイミング検証の一例を詳細に示すフローチャートである。
【００３５】
次に、図２および図３を参照しながら、本発明におけるタイミング検証のフローについて説明する。
【００３６】
図２に示すタイミング検証に先立ち、予め、図４に示すように、半導体チップ上の回路・配線配置領域（パターン領域）をエリア分割し、各エリア毎の回路セルのユーティリティ（全ゲートに対するセル配置済みゲートの割合、セル占有度）情報およびネットのユーティリティ（全配線領域に対する配線済み領域の割合、配線密度）情報を抽出する。
【００３７】
図４は、図２のタイミング検証方法中の２回目以降のタイミング検証で使用されるネットおよび回路セルのユーティリティ情報の抽出方法の一例を説明するために示す。
【００３８】
半導体チップ上の回路・配線配置領域の全体を複数のエリア、本例ではＡｒｅａ１〜Ａｒｅａ６　に分割し、各エリア毎の回路セル（例えばレジスタ）のユーティリティ（全ゲートに対するセル配置済みゲートの割合、セル占有度）情報およびネットのユーティリティ（全配線領域に対する配線済み領域の割合、配線密度）情報を抽出する。
【００３９】
そして、各エリア毎に、ユーティリティとネットのテーブル（ネットのユーティリティとエリア内のネットの一覧とを対応させたテーブル）と、ユーティリティと回路セルのテーブル（回路セルのユーティリティとエリア内の回路セルの一覧とを対応させたテーブル）を作成しておく。
【００４０】
図４中のユーティリティとネットのテーブルにおいて、ｎｅｔ１〜ｎｅｔ５はそれぞれ異なるネットを示しており、ユーティリティと回路セルのテーブルにおいて、ｉｎｓｔ１　〜ｉｎｓｔ４　はそれぞれ異なるディレイセルを示している。
【００４１】
さらに、本発明では、前記したように抽出したユーティリティとディレイマージンの対応テーブルを作成しておく。
【００４２】
図５は、図２のタイミング検証方法中の２回目以降のタイミング検証で使用されるユーティリティとディレイマージンの対応テーブルの一例を示す。
【００４３】
再レイアウト後のディレイは、再レイアウト前のディレイよりも大きくなる場合と小さくなる場合があるので、マージンは正値と負値を持つ。また、ユーティリティが大きいほど配置配線の自由度が小さくなるので、再レイアウトの対象ではない回路セルまたはネットの配置配線が変更される確率が高くなる。よって、ユーティリティが大きいほどディレイマージンの幅を大きく、ユーティリティが小さいほどディレイマージンの幅を小さくする。
【００４４】
図６は、図５のテーブルの内容を説明するために、再レイアウトの前後における再レイアウト対象のパスと隣接する再レイアウト対象ではないパスを示す。
【００４５】
即ち、ユーティリティが大きい場合は、再レイアウト対象のパスに対して例えばディレイセルを挿入するように再レイアウトした後における再レイアウト対象ではないパスの配線変更は大きく、それによるディレイの増加が大きくなる。
【００４６】
また、ユーティリティが小さい場合は、再レイアウト対象のパスに対して例えばディレイセルを挿入するように再レイアウトした後における再レイアウト対象ではないパスの配線変更は小さく、それによるディレイの増加は小さい。
【００４７】
図２に示す全体的な流れを示すフローチャートにおいて、１回目のタイミング検証に関するフローでは、ネットリスト１に基づいてレイアウトを行い、レイアウト情報を抽出し、このレイアウト情報に基づいたタイミング検証を行い、タイミング違反が有るか否かを検出する。この結果、タイミング違反が検出されなかった場合（Ｎｏ）には処理を終了（ＥＮＤ）　し、タイミング違反が検出された場合（Ｙｅｓ）には、回路の再最適化（ＩＰＯ）　を行う。
【００４８】
次に、２回目以降のタイミング検証に関するフローでは、前記１回目のタイミング検証の結果により回路の再最適化を行った結果が反映されたネットリスト２に基づいて再レイアウト（ＥＣＯ）　を行い、レイアウト情報を抽出する。
【００４９】
次に、前記したように抽出した再レイアウト後のレイアウト情報に基づいてタイミング検証を行う。この際、再レイアウト（ＥＣＯ）　の結果から抽出されたユーティリティ情報とレイアウト情報中のディレイ情報に基づいて、図５を参照して前述したように予め作成されているユーティリティとディレイマージンの対応テーブルから再レイアウトの対象となるパスの回路セルのユーティリティに対するセルディレイのマージン（変化量）および上記ネットのユーティリティに対するネットディレイのマージンを取得する。そして、再レイアウトの対象となるパスの回路セルおよびネットのディレイに対するマージンの割り付けを例えば図７に示すように行う。
【００５０】
図７は、図５のテーブルの内容に基づいて再レイアウトの対象となるパスに対してディレイマージンの割り付けを行う方法の一例を説明するために示す。
【００５１】
ここでは、ネット再レイアウトの対象となるレジスタ間のパスとして順に形成されているｎｅｔ５、ｉｎｓｔ２　、ｎｅｔ４、ｉｎｓｔ１　、ｎｅｔ３は、それぞれ対応して図中に示すようなユーティリティを有し、それぞれ対応して図中に示すようなディレイマージンを割り付けることにより、それぞれ対応して図中に示すような補正後のディレイをタイミング解析に使用する。
【００５２】
即ち、図３に示すように、前記したようにユーティリティとディレイマージンの対応テーブルに基づいて取得したディレイマージンを元のディレイ値に付加したマージン付きのディレイ（マージンが付加されたディレイ）を用いてタイミング解析を行い、タイミング違反レポートを作成する。
【００５３】
そして、タイミング違反レポートにＥＣＯ　前の違反レジスタ（Ａ）　が含まれているか否かを検出し、含まれていなかった場合（Ｎｏ）は、タイミングが収束したとみなせるので、処理を終了（ＥＮＤ）　する。
【００５４】
これに対して、タイミング違反レポートにＥＣＯ　前の違反レジスタ（Ａ）　が含まれていた場合（Ｙｅｓ）　には、前記違反レジスタ（Ａ）　以外のレジスタが含まれているか否かを検出する。この結果、違反レジスタ（Ａ）　以外のレジスタが含まれていなかった場合（Ｎｏ）は再びＥＣＯ　を行い、違反レジスタ（Ａ）　以外のレジスタが含まれていた場合（Ｎｏ）（Ｙｅｓ）　は、違反レジスタ（Ａ）　以外のレジスタを含むパスに属する回路セルおよびネットを抽出し、２回目以降のＥＣＯ　における再配置配線を抑制する（例えば、タイミング違反が検出されたパスに属する回路セルおよびネットに対するディレイに制約を与える）ための指示情報を作成した後、この情報に基づいて２回目以降のＥＣＯ　を行う処理に戻る。
【００５５】
なお、上記したようにディレイマージンを元のディレイ値に付加してタイミング検証を行う際、正方向のディレイマージンと、負方向のディレイマージンの両方についてそれぞれ行う。
【００５６】
そして、２回目以降の再レイアウトでは、図２に示すように、再配置配線の変更抑制の指示情報を使用し、ＥＣＯ　の対象外の回路セルおよびネットの配置配線の変更を抑制してＥＣＯ　を行い、その結果から、図３に示したように、再びレイアウト情報およびユーティリティ情報を抽出し、ディレイマージンを取得する。
【００５７】
そして、上記２回目以降の再レイアウト後のレイアウト情報に基づいた（３回目以降の）タイミング検証に際して、上記したように取得したディレイマージンを元のディレイ値に付加し、このように設定したマージン付きのディレイ（マージンが付加されたディレイ）を用いてタイミング検証を行う。
【００５８】
【発明の効果】
上述したように本発明の半導体装置設計用のタイミング検証装置およびタイミング検証方法によれば、半導体装置の回路セルや配線のレイアウト後の検証工程でタイミング違反が検出された場合に目的のパスのディレイを調整してパスのタイミングを収束させる際、回路最適化と再レイアウトの実行回数を可及的に少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置設計用のタイミング検証装置を備えたＣＡＤ装置を設計手順の流れに着目して機能を示すブロック図。
【図２】図１のＣＡＤ装置に内蔵されたタイミング検証装置を使用してタイミング検証を行う方法の全体的な流れの一例を示すフローチャート。
【図３】図２のタイミング検証方法中の２回目以降のタイミング検証におけるディレイマージンの設定とタイミング検証の一例を詳細に示すフローチャート。
【図４】図２のタイミング検証方法中の２回目以降のタイミング検証で使用されるネットおよび回路セルのユーティリティ情報の抽出方法の一例を示す。
【図５】図２のタイミング検証方法中の２回目以降のタイミング検証で使用されるユーティリティとディレイマージンの対応テーブルの一例を示す図。
【図６】図５のテーブルの内容を説明するために、再レイアウトの前後における再レイアウト対象のパスと隣接する再レイアウト対象ではないパスを示す図。
【図７】図５のテーブルの内容に基づいて再レイアウトの対象となるパスに対してディレイマージンの割り付けを行う方法の一例を説明するために示す図。
【図８】従来のタイミング検証方法を示すフローチャート。
【図９】従来のタイミング検証方法における再レイアウトの前後でのタイミング違反の例を示す回路図。
【符号の説明】
１１…配置・配線部、
１２…回路情報抽出部、
１３…シミュレーション部、
１４…配置・配線変更部。
【図１】
2004110522.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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