(57)【要約】【課題】再配線の短絡を効果的に解決することが可能な半導体装置を提供すること。【解決手段】本発明にかかる半導体装置は、半導体チップ１０の外縁部に沿って設けられた周辺電極パッド１と、半導体チップ１０の全域に亘って設けられ、ランド端子３ａとランド端子３ｂとを有するランド端子３と、当該半導体チップ１０に形成された回路を備えている。ここで、周辺電極パッド１は、内部配線４ａにより内部回路と接続されている。また、ランド端子３ａは、再配線２により周辺電極パッド１と接続されている。これに対して、ランド端子３ｂは、周辺電極パッド１を介さずに内部電極パッド５及び内部配線４ａにより内部回路と接続されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体チップの外縁部に沿って設けられた周辺電極と、
半導体チップの前記周辺電極より内側に設けられた内部電極と、
当該半導体チップに形成された回路を備えた半導体装置であって、
前記周辺電極は、内部配線により前記回路と接続され、
前記内部電極は、内部配線により前記回路および前記周辺電極と接続されていることを特徴とする半導体装置。
【請求項２】
前記内部電極が前記周辺電極よりも小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記内部電極は、電源端子、接地端子、クロック端子の少なくともいずれか一つであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記内部電極と接続されていない周辺電極を高周波信号端子とすることを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体チップの外縁部に沿って設けられた周辺電極と、
半導体チップの前記周辺電極より内側に設けられた内部電極と、
当該半導体チップに形成された回路を備えた半導体装置であって、
前記周辺電極は、内部配線により前記回路と接続され、
前記内部電極は、内部配線により前記回路および前記周辺電極と接続されるとともに、
前記内部電極は、絶縁層を介して形成される再配線と接続され、再配線の端にはエリアアレイ電極が形成されることを特徴とする半導体装置。
【請求項６】
半導体チップの外縁部に沿って設けられた周辺電極と、
半導体チップの前記周辺電極より内側に設けられた内部電極と、
前記周辺電極または前記内部電極と接続され当該半導体チップの全域に亘って設けられたエリアアレイ電極と、
当該半導体チップに形成された回路を備えた半導体装置であって、
前記周辺電極は、内部配線により前記回路と接続され、
前記内部電極は、内部配線により前記回路および前記周辺電極と接続され、
前記エリアアレイ電極は、再配線により前記内部電極と接続される第１のエリアアレイ電極と、再配線により前記周辺電極と接続される第２のエリアアレイ電極から構成されることを特徴とする半導体装置。
【請求項７】
前記第１のエリアアレイ電極は、電源端子、接地端子、クロック端子の少なくともいずれか一つであることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第２のエリアアレイ電極は、高周波信号端子であることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、より詳しくは、半導体チップに形成される周辺電極、内部電極、内部配線等の配列に関する。
【０００２】
【従来の技術】
携帯電話、デジタルカメラ、ノートパソコンの例に代表される電子機器においては、小型化、薄型化、軽量化に対する要求が強く、それに用いられる半導体部品をいかに小型化、薄型化、軽量化し、かつ製造コストを抑えるかが研究開発上の１つの重要な課題となっている。
【０００３】
このため、パッケージＩＣ（ＴＯＦＰ、ＴＳＯＰ等）実装に代わる、より小型のＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ  ）、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ或いはＣｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）の開発が進められ、一部では既に実用化されている。また、より小型の半導体高密度実装を考えた場合には、ベアチップ実装で、しかもフリップチップ方式による実装技術（接続技術）の普及も強く望まれている。
【０００４】
従来のフリップチップ方式によるベアチップ実装では、半導体チップの電極パッド面上にバンプを形成していたが、最近では、ＢＧＡ、ＣＳＰと同様に半導体チップ上に再配線を行ってバンプ形成用のランド端子を設け、そのランド端子間のピッチを広げて、実装の簡易化を図ろうとする技術も一般化している。
【０００５】
図９に、従来よりこの種の半導体装置の製造に適用されている半導体チップの一例を示す。図９に示される半導体チップ１０では、複数の周辺電極パッド１がチップ外縁部に沿って配置されている。このように周辺電極パッド１をチップ外縁部に沿って配置するために、半導体チップ１０内に設けられた内部回路（図示せず）から各周辺電極パッド１へ内部配線（図示せず）が設けられている。また、これらの各周辺電極パッド１からは、再配線２が行われ、バンプ形成用のランド端子３、つまり半導体ボール搭載のためのパッドが半導体チップ１０上に一様に配置されている。
【０００６】
しかしながら、さらに高密度化が要求される場合には、ランド端子３間に配置する再配線２の数が増加し、再配線２同士や再配線２とランド端子３間で短絡が生じる可能性が高まる。例えば、図９のＰ部分、Ｑ部分やＲ部分において、再配線２とランド端子３との間で短絡が生じている。
【０００７】
このような再配線２のショートの問題を解決する技術が特許文献１に開示されている。この特許文献１では、共通の機能を有する電極に対しては、共用する１の再配線を形成することにより、再配線の数を減らす技術が開示されている。
【０００８】
他方、ランド端子３と内部回路とは、半導体チップ１０の外縁部に位置する周辺電極パッド１を介して接続されているので配線長が長くなる。このとき、配線長が長くなると、信号の遅延、線間の干渉或いは雑音の増加等を引き起こしやすいという不都合があった。かかる不都合は、現在普及しつつある高周波用の半導体チップにおいては特に顕著になり、クロストークノイズや共振ずれの原因になる。
【０００９】
【特許文献１】
特開２０００−２０８５１２号公報
【００１０】
【発明が解決しようとする課題】
上述の特許文献１に開示された従来技術は、再配線の短絡を解決できるか否かは、共通の機能を有する電極がどの程度あるかに依存しており、全ての半導体装置において再配線の短絡等を解決できるものではない。また、配線長自体を短くできるものでなく、上述した信号の遅延等の問題は解決できない。
【００１１】
本発明は、このような課題を解決するためになされたものであり、ワイヤボンディングによるパッケージ化及び再配線によるＣＳＰ化の両方に対応可能で、再配線の短絡等の問題を効果的に解決することが可能な半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明にかかる半導体装置は、半導体チップの外縁部に沿って設けられた周辺電極（例えば、本実施の形態における周辺電極パッド１）と、半導体チップの前記周辺電極より内側に設けられた内部電極（例えば、本実施の形態における内部電極パッド５）と、当該半導体チップに形成された回路（例えば、本実施の形態におけるメタル配線４ｂ）を備えた半導体装置であって、前記周辺電極は、内部配線（例えば、本実施の形態におけるメタル配線４ａ）により前記回路と接続され、前記内部電極は、内部配線により前記回路および前記周辺電極と接続されているものである。このような構成によれば、ワイヤボンディングによるパッケージ化及び再配線によるＣＳＰ化の両方に対応可能である。また、このような構成において、内部電極に再配線を介してエリアアレイ電極（例えば、本実施の形態におけるランド端子３）を接続すると、このエリアアレイ電極に関しては、周辺電極を経由せずに回路と接続されているため、配線長を短くすることができる。そのため、再配線同士又は再配線とエリアアレイ電極間の短絡を防止できる。さらには、信号の遅延、線間の干渉或いは雑音の増加等の発生も抑制できる。
【００１３】
ここで、前記内部電極は、前記周辺電極よりも小さいことが望ましい。これにより、内部電極の内部配線に対する電気的な干渉を減らすことができ、かつ内部配線の設計マージンを向上させることができる。また、周辺電極に対するワイヤボンディングを行いやすくすることができる。
【００１４】
他方、内部電極は、電源端子、接地端子、クロック端子の少なくともいずれか一つであることが好ましい。ここで、内部電極は、内部配線により回路と接続されているため、配線長を短くすることができる。従って、信号の電圧降下の影響が大きい、電源端子、設置端子やクロック端子に用いるとよい。
【００１５】
また、内部電極と接続されていない周辺電極を高周波信号端子とすることが望ましい。ここで、内部電極は、内部配線によって周辺電極とも接続されているため、周辺電極と接続するための内部配線が冗長配線となる。従って、この冗長配線が不要な容量成分を保有することになる。特に高周波信号に対しては、このような容量成分の影響を受けやすいため、内部電極ではなく、内部電極と接続されていない周辺電極に割り当てることが望ましい。
【００１６】
本発明にかかる他の半導体装置は、半導体チップの外縁部に沿って設けられた周辺電極と、半導体チップの前記周辺電極より内側に設けられた内部電極と、当該半導体チップに形成された回路を備えた半導体装置であって、前記周辺電極は、内部配線により前記回路と接続され、前記内部電極は、内部配線により前記回路および前記周辺電極と接続されるとともに、前記内部電極は、絶縁層を介して形成される再配線と接続され、再配線の端にはエリアアレイ電極が形成されることを特徴とするものである。このように、内部電極に接続されたエリアアレイ電極は周辺電極を経由せずに回路と接続されているため、配線長を短くすることができる。そのため、再配線同士又は再配線とエリアアレイ電極間の短絡を防止できる。さらには、信号の遅延、線間の干渉或いは雑音の増加等の発生も抑制できる。
【００１７】
また、本発明にかかる他の半導体装置は、半導体チップの外縁部に沿って設けられた周辺電極と、半導体チップの前記周辺電極より内側に設けられた内部電極と、前記周辺電極または前記内部電極と接続され当該半導体チップの全域に亘って設けられたエリアアレイ電極と、当該半導体チップに形成された回路を備えた半導体装置であって、前記周辺電極は、内部配線により前記回路と接続され、前記内部電極は、内部配線により前記回路および前記周辺電極と接続され、前記エリアアレイ電極は、再配線により前記内部電極と接続される第１のエリアアレイ電極と、再配線により前記周辺電極と接続される第２のエリアアレイ電極から構成されるものである。このように、第１エリアアレイ電極は周辺電極を経由せずに回路と接続されているため、配線長を短くすることができる。そのため、再配線同士又は再配線とエリアアレイ電極間の短絡を防止できる。さらには、信号の遅延、線間の干渉或いは雑音の増加等の発生も抑制できる。
【００１８】
ここで、第１のエリアアレイ電極は、電源端子、接地端子、クロック端子の少なくともいずれか一つとするとよい。第１のエリアアレイ電極は、内部電極を介して回路と接続されているため、配線長を短くすることができる。従って、信号の電圧降下の影響が大きい、電源端子、設置端子やクロック端子に用いるとよい。
【００１９】
また、第２のエリアアレイ電極は、高周波信号端子とするとよい。第１のエリアアレイ電極は、内部配線によって周辺電極とも接続されているため、この内部配線が冗長配線となる。従って、この冗長配線が不要な容量成分を保有することになる。特に高周波信号に対しては、このような容量成分の影響を受けやすいため、第１のエリアアレイ電極ではなく、内部電極と接続されていない第２のエリアアレイ電極に割り当てることが望ましい。
【００２０】
【発明の実施の形態】
本発明の実施の形態にかかる半導体チップについて図面を用いて説明する。図１は、再配線及びランド端子を形成する前の当該半導体チップ１０の配線例を示す図である。図１では、ウエハ上の２つの半導体チップが示されており、これらの半導体チップ１０の間がダイシングエリアとなる。この半導体チップ１０は、例えば、複数の回路ブロックを備えたものである。ここで、回路ブロックには、ＣＰＵコア、ＤＳＰコア、アナログ回路、アナログ・デジタル変換回路、メモリ（ＲＯＭ／ＲＡＭ）、ロジック回路が含まれる。
【００２１】
図１に示されるように、半導体チップ１０では、周辺電極である複数の周辺電極パッド１がチップ外縁部に沿って配置されている。周辺電極パッド１をチップ外縁部に沿って配置するために、半導体チップ１０内に設けられた各種の内部回路（図示せず）から各周辺電極パッド１へ内部配線（図示せず）が設けられている。周辺電極パッド１は、半導体チップ１０内の内部回路を検査する際には、検査装置のプローブ端子が接触され、検査のための信号の入出力端子としても利用される。
【００２２】
他方、半導体チップ１０の周辺電極パッド１より内側には、内部電極パッド５が設けられている。この内部電極パッド５は、内部配線により内部回路及び周辺電極パッド１と接続されている。ここで、図１では、この内部電極パッド５と周辺電極パッド１とを接続する内部配線４のみ点線で示す。内部電極パッド５は、主面の面積を大きくすると内部配線に対する電気的な干渉が増え、また、内部配線の配線マージンを低下させるため、出来るだけ小さい方がよい。他方、周辺電極パッド１は、ワイヤボンディング装置の精度の制限からある程度の面積を確保しなければならない。このような観点から、内部電極パッド５は、周辺電極パッド１よりも主面の面積において小さくなることが好ましい。
【００２３】
図２は、本発明の実施の形態にかかる半導体チップ１０の一部断面を示す図であり、再配線及びランド端子を形成する前の段階を示す。図２は、図１のＡ−Ａ’断面を示す。この例では、シリコン７の内部にメタル層４ａ、４ｂが別の層にそれぞれにおいて配線されている。そして、これらメタル層４ａとメタル層４ｂの間は、ビア４ｃにより接続されている。このうち、メタル層４ａ及びビア４ｃは、チップ内部に形成された内部回路と、周辺電極パッド１及び内部電極パッド５のそれぞれを接続するための内部配線である。メタル層４ｂは、チップ内部に形成された内部回路上の配線である。メタル層４は、例えば、Ａｌ（アルミニウム）により形成される。
【００２４】
シリコン７の上面には、絶縁層６が形成されている。この絶縁層６の直下には通常パッシベーション層（図示せず）が設けられる。絶縁層６は、例えば、ポリイミドにより形成される。絶縁層６には、半導体チップ１０の外縁部に相当する位置に、開口部が設けられている。絶縁層６の開口部からは、メタル層４ａの一部が露出することになる。この露出したメタル層４ａの一部が周辺電極パッド１として機能する。
【００２５】
絶縁層６は、周辺電極パッド１を構成するための開口部に加えて、半導体チップ１０の内側領域において、図示しないランド端子と接続するための開口部を有する。この開口部では、メタル層４ａの一部が露出している。この露出したメタル層４ａの一部が内部電極パッド５として機能する。
【００２６】
このような状態における半導体チップ１０は、再配線及びランド端子を形成せずに周辺電極パッド１を介してワイヤボンディングにより外部端子と接続することもできるし、再配線及びランド端子を形成した後、ランド端子３を介して外部端子と接続することもできる。即ち、従来再配線によるウエハレベルでのＣＳＰ化が困難であった多ピンの半導体に対するＣＳＰ加工が実現できるとともに、ワイヤボンディングによる従来のパッケージ化へも対応できる。
【００２７】
図３は、再配線及びランド端子を形成した後の半導体チップ１０の配線例を示す図である。
【００２８】
半導体チップ１の内部全域には、周辺電極パッド１及び内部電極パッド５に加えて、さらに再配線２及びエリアアレイ電極であるランド端子３が設けられている。再配線２は、例えば銅皮膜やアルミニウム皮膜をスパッタリング法により形成し、この皮膜をエッチングし、所定のパターンに形成することにより形成される。ランド端子３は、例えば、メッキにより製造されたメッキ膜である。この例では、ランド端子３には、ランド端子３ａと、ランド端子３ｂの２種類のランド端子がある。
【００２９】
ランド端子３ａは、再配線２により周辺電極パッド１ａと接続されている。ここで、周辺電極パッド１ａは、内部配線４を介して内部回路と接続されているから、ランド端子３ａと内部回路とは、再配線２、周辺電極パッド１ａ及び内部配線４を介して接続されている。このため、ランド端子３ａと内部回路間の配線長は長くなる。
【００３０】
ランド端子３ｂは、周辺電極パッド１を介さずに、内部回路と接続されている。即ち、ランド端子３ｂと内部回路とは、再配線２、内部電極パッド５及び内部配線４を介して接続されている。このため、ランド端子３ｂと内部回路間の配線長は、ランド端子３ａと内部回路間の配線長に比べて短くなる。そのため、再配線同士又は再配線とエリアアレイ電極間の短絡を防止できる。さらには、信号の遅延、線間の干渉或いは雑音の増加等の発生も抑制できる。
【００３１】
尚、この例にかかる半導体チップ１０において、チップの外形は、３．７５ｍｍ×３．７５ｍｍであり、ピン数は４９である。また、再配線２の配線幅は９０μｍであり、ランド端子３の直径は３００μｍである。
【００３２】
図４は、本発明の実施の形態にかかる半導体チップ１０の一部断面を示す図であり、再配線及びランド端子を形成した後の段階を示す。図４は、図３のＡ−Ａ’断面を示す。図に示されるように、内部電極パッド５は、再配線２と接続されている。この再配線２は、図示しないランド端子３ｂと接続されている。また、周辺電極パッド１ａ（図示せず）と接続されたランド端子３ａの一部も示されている。
【００３３】
図４では、図示されていないが、さらに保護膜として絶縁皮膜（絶縁層）が形成される。この絶縁皮膜は、ランド端子３の設けられた領域上に開口部を有する。
【００３４】
ランド端子３を介して外部端子と接続する場合には、ランド端子３上に半田ボールが搭載されてリフローして接合される。この場合の半導体チップ１０の断面図を図５に示す。図に示されるように、半導体チップ１０内には内部配線４が設けられている。シリコン７上には、開口部を有する絶縁層６が設けられている。そして、ランド端子３が開口部において内部配線４と接続されている。ランド端子３の一部領域において開口した開口部を有する絶縁層８がさらに形成されている。このランド端子３上の開口部に半田ボール９が搭載されている。
【００３５】
図６に、図５にかかる半導体チップ１０を基板に実装した状態における断面図を示す。基板２０には、配線２４が設けられ、絶縁膜２６に設けられた開口部を介して端子２３ｂが設けられている。これらの端子２３ｂは、搭載される半導体チップ１０の半田ボール９に対応する位置に設けられている。そのため、半導体チップ１０の半田ボール９を設けた側と、基板２０の当該端子２３ｂを設けた側とが対向する状態において、溶融状態の半田ボール９により半導体チップ１０と基板２０の各端子の電気的接続が達成される。
【００３６】
次に、図７を用いて、図３の様に再配線によるＣＳＰ加工をせずに周辺電極パッド１を介してワイヤボンディングにより外部端子と接続した場合の構成について説明する。半導体チップ１０は、周辺電極パッド１を上にして基板３０上に搭載される。周辺電極パッド１は、基板３０上の端子とボンディングワイヤ３２により接続される。ワイヤボンディングされた後は、樹脂３３により封入される。尚、基板３０の底面には、配線上に半田ボール３１が設けられている。
【００３７】
半導体装置を検査する際には、検査装置のプローブ端子を半導体装置上の電極に接触させ、信号の入出力を行う。このとき、半導体チップ１０の内部に設けられたランド端子３に対しては、プローブ端子を用いた検査を行うことは好ましくない。検査時に、プローブ端子の接触圧により、ランド端子３の下方にある回路が破壊される可能性があるからである。本発明の実施の形態にかかる半導体チップ１０は、ランド端子３により外部端子と接続する場合であっても、チップの外縁部にある周辺電極パッド１を検査用の端子として用いることができるため、回路破壊の問題を解決することができる。尚、ランド端子３の下方に回路を形成しなければ、このような問題は発生しないが、その場合には、回路の設計効率が低下し、高集積化の要請に反することになる。
【００３８】
本発明の実施の形態では、図３に示されるように、複数の周辺電極パッド１のうち、一部の周辺電極パッド１のみランド端子３ｂと内部電極５を介して接続する構成、即ち配線長が短くなるような接続構成を採用している。ここで電圧降下の影響が大きい信号を入出力する端子は、配線長が短い方が好ましいため、内部電極パッド５を介して内部回路と接続されるランド端子３ｂに優先的に割り当てることが望ましい。電圧降下の影響が大きい信号を入出力する端子には、例えば、電源端子、グランド端子、クロック端子がある。
【００３９】
その一方で、図３で示されるような内部電極５を介して内部回路と接続するランド端子３ｂを、ＲＦ信号等の高周波信号端子の入出力端子とすることは、望ましくない。ランド端子３ｂを外部端子と接続した際に、内部回路と周辺電極パッド１を接続するための内部配線４ａが冗長配線となり、不適当な容量成分が生じ、信号波形を変形させるためである。
【００４０】
尚、上述の例では、チップ状に切断された後の半導体チップについて説明したが、図８に示されるような、切断前の半導体ウエハ１００において、図１、図２、図３及び図４に示す構成は形成される。即ち、図１、図２、図３及び図４に示す構成が形成された半導体ウエハ１００を切断することにより、半導体チップ１０を形成する。
【００４１】
ここで、半導体チップ１０の製造方法の一例について簡単に説明する。まず、半導体ウエハ１００に内部配線４を形成する。半導体ウエハ１００の表面には、周辺電極パッド１を露出形成するための開口部と、ランド端子形成用の開口部を有するパッシベーション層及び絶縁層６が形成される。絶縁層６は、例えば、感光性レジストを塗布した後、感光性レジストの仮焼をすると共に、フォトリソグラフィー工程により、露光、現像を行い、焼成することにより形成する。次に銅のスパッタリングを行い、絶縁層６上、周辺電極パッド１上に銅皮膜を形成する。
【００４２】
銅皮膜上に感光性レジストを塗布し、露光、現像、焼成してレジストパターンを形成し、このレジストパターンをマスクとしてエッチングして再配線２を形成する。その後レジストパターンは剥離する。次に、絶縁層６上および再配線２上に感光性レジストを塗布し、露光、現像して開口部を形成する。この開口部内に半田ボール９を配置し、リフローして半田ボール９を外部接続端子に接合する。
【００４３】
尚、上述の例では、エリアアレイ電極であるランド端子３は、半導体チップ１の全面に亘って略均一に配置されていたが、これに限られず、不均一な領域があってもよい。例えば、半導体チップ１の中央領域には、ランド端子３が配置されていない場合である。
【００４４】
【発明の効果】
本発明によれば、ワイヤボンディングによるパッケージ化及び再配線によるＣＳＰ化の両方に対応可能で、再配線の短絡を効果的に解決することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】再配線及びランド端子を形成する前の本発明にかかる半導体チップの配線例を示す図である。
【図２】本発明にかかる半導体チップの一部断面図である。
【図３】再配線及びランド端子を形成した後の本発明にかかる半導体チップの配線例を示す図である。
【図４】本発明にかかる半導体チップの一部断面図である。
【図５】本発明にかかる半導体チップの断面図である。
【図６】本発明にかかる半導体チップを実装した状態の断面図である。
【図７】本発明にかかる半導体チップをワイヤボンディングして実装した状態の断面図である。
【図８】本発明にかかる半導体チップを有する半導体ウエハを示す図である。
【図９】従来の半導体チップの配線例を示す図である。
【符号の説明】
１  周辺電極パッド
２  再配線
３  ランド端子
４  内部配線
５  内部電極パッド
１０  半導体チップ
１００  半導体ウエハ
【図１】
2004235351.tif 000003
【図２】
2004235351.tif 000004
【図３】
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【図４】
2004235351.tif 000006
【図５】
2004235351.tif 000007
【図６】
2004235351.tif 000008
【図７】
2004235351.tif 000009
【図８】
2004235351.tif 000010
【図９】
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