(57)【要約】【課題】超音波診断装置における送信部において、簡易な構成で高精度の遅延処理を行えるようにする。【解決手段】送信回路１４は、遅延波形信号生成器３２、Ｄ／Ａ変換器３４、ＬＰＦ３６、リニアアンプ３８などによって構成される。遅延データ１１４は整数部１１４Ａ及び小数部１１４Ｂに区分され、整数部によって送信クロック１００を単位とした遅延時間が付与される。具体的には、その遅延時間に相当するタイミングで波形メモリ４６から波形データ１２２が出力される。移相回路４８は、小数部１１４Ｂにしたがってクロック内における遅延処理を遂行し、入力される粗遅延波形データ１２２に対して移相処理を実行して精細遅延波形データ１２４を生成する。移相回路４８は例えば補間回路の構成を有する。レート処理を用いて、送信周波数を変更することもできる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
超音波を送受波する送受波器と、
基本クロックが供給され、前記送受波器に対して、遅延処理された送信駆動信号を供給する送信部と、
を含む超音波診断装置において、
前記送信部は、
原波形信号を生成する原波形信号生成器と、
整数遅延値に基づいて読み出し開始を判定する判定器と、
前記読み出し開始が判定された場合に、前記原波形信号生成器に対して読み出しアドレス信号を出力する読み出しアドレス信号生成器と、
前記原波形信号生成器から読み出された原波形信号を入力し、その原波形信号に対して、小数遅延値に基づいて移相処理を施す移相器と、
前記移相器から出力された移相処理後の波形信号に基づいて前記送信駆動信号を生成する信号処理回路と、
を含むことを特徴とする超音波診断装置。
【請求項２】
請求項１記載の装置において、
前記整数遅延値に基づく読み出し開始の判定は、クロック単位遅延処理に相当し、
前記小数遅延値に基づく移相処理は、前記基本クロックの１周期内の遅延処理としてのクロック内遅延処理に相当することを特徴とする超音波診断装置。
【請求項３】
請求項２記載の装置において、
前記判定器は、前記基本クロックのカウント値が前記整数遅延値に一致した場合に前記読み出し開始を判定することを特徴とする超音波診断装置。
【請求項４】
請求項３記載の装置において、
整数部及び小数部からなる遅延データを出力する遅延データ出力器を含み、
前記遅延データの整数部が前記整数遅延値として前記判定器へ出力されることを特徴とする超音波診断装置。
【請求項５】
請求項４記載の装置において、
前記遅延データの小数部が前記小数遅延値として前記移相器へ出力されることを特徴とする超音波診断装置。
【請求項６】
請求項４記載の装置において、
送信周波数可変用のレート値を出力するレート値出力器と、
前記基本クロックに同期して、前記遅延データの小数部に対する前記レート値の加算を繰り返し行い、各加算ごとに整数部及び小数部からなる加算結果データを出力する累積加算器と、
を含み、
前記読み出しアドレス信号は前記加算結果データの整数部に基づいて生成され、
前記小数遅延値は前記加算結果データの小数部に基づいて生成されることを特徴とする超音波診断装置。
【請求項７】
請求項２記載の装置において、
前記基本クロックの周波数を可変することにより送信周波数を可変する周波数可変制御手段を含むことを特徴とする超音波診断装置。
【請求項８】
請求項１記載の装置において、
前記移相器は、前記原波形信号生成器から出力された前記原波形信号を構成する複数のデータに対して重み付け加算処理を行うことにより前記移相処理後の波形信号を生成することを特徴とする超音波診断装置。
【請求項９】
請求項８記載の装置において、
前記移相器は、
前記原波形信号生成器から出力された前記原波形信号を構成する複数のデータを記憶する複数の記憶回路と、
前記複数の記憶回路から出力された複数のデータと、前記小数遅延値に基づく補間係数列を構成する複数の補間係数と、の間で乗算を行う複数の乗算回路と、
前記複数の乗算回路から出力された信号を加算することにより、前記移相処理後の波形信号を出力する加算回路と、
を含むことを特徴とする超音波診断装置。
【請求項１０】
請求項１記載の装置において、
前記原波形信号生成器は複数の原波形信号の中から選択された原波形信号を生成することを特徴とする超音波診断装置。
【請求項１１】
請求項１０記載の装置において、
前記複数の原波形信号には波形の最初と最後とが連続する連続波生成用の原波形信号が含まれることを特徴とする超音波診断装置。
【請求項１２】
請求項１１記載の装置において、
前記連続波生成用の原波形信号が前記原波形生成器から繰り返し読み出されることを特徴とする超音波診断装置。
【請求項１３】
超音波を送受波する複数の振動素子を有するアレイ振動子と、
前記複数の振動素子に対して複数の送信駆動信号を供給する送信ビームフォーマーと、
を含む超音波診断装置において、
前記送信ビームフォーマーは、複数の送信器及びそれらを制御する送信制御回路を含み、
前記各送信器は、
原波形信号を生成する原波形信号生成器と、
整数遅延値に基づいて読み出し開始を判定する判定器と、
前記読み出し開始が判定された場合に、前記原波形信号生成器に対して読み出しアドレス信号を出力する読み出しアドレス信号生成器と、
前記原波形信号生成器から読み出された原波形信号を入力し、その原波形信号に対して、小数遅延値に基づいて移相処理を施す移相器と、
前記移相器から出力された移相処理後の波形信号に基づいて前記送信駆動信号を生成する信号処理回路と、
を含むことを特徴とする超音波診断装置。
【請求項１４】
請求項１３記載の装置において、
前記送信制御回路は、ゲインデータを格納したゲイン記憶部を含み、
前記各送信器は、前記ゲインデータに従って、前記送信駆動信号に対して重み付けを行うゲイン調整回路を含むことを特徴とする超音波診断装置。
【請求項１５】
超音波を送受波する送受波器と、
基本クロックが供給され、前記送受波器に対して、遅延処理された送信駆動信号を供給する送信部と、
を含む超音波診断装置において、
前記送信部は、
原波形信号を生成する原波形信号生成器と、
整数遅延値に基づいて読み出し開始を判定する判定器と、
前記読み出し開始が判定された場合に、前記原波形信号生成器に対して読み出しアドレス信号を出力する読み出しアドレス信号生成器と、
前記原波形信号生成器から読み出された原波形信号を入力し、その原波形信号に対して、小数遅延値に基づいて移相処理を施す移相器と、
前記移相器から出力された移相処理後の波形信号に基づいて前記送信駆動信号を生成する信号処理回路と、
を含み、
前記読み出しアドレス信号及び前記小数遅延値を変更することにより、送信周波数を可変する手段を含むことを特徴とする超音波診断装置。
【請求項１６】
請求項１５記載の装置において、
前記送信周波数を可変する手段はレートマルチプライヤによって構成されることを特徴とする超音波診断装置。
【請求項１７】
請求項１６記載の装置において、
前記レートマルチプライヤは、初期値に対するレート値の加算を繰り返し行い、これによって各加算ごとに整数部及び小数部からなる加算結果データを出力する累積加算器を含み、
前記加算結果データの整数部に基づいて前記読み出しアドレス信号が生成され、
前記加算結果データの小数部に基づいて前記小数遅延値が生成されることを特徴とする超音波診断装置。
【請求項１８】
請求項１７記載の装置において、
前記レート値を可変設定する手段を含むことを特徴とする超音波診断装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超音波診断装置に関し、特に、超音波診断装置における送信部の構成に関する。
【０００２】
【従来の技術】
超音波診断装置は、超音波探触子、送信部（送信ビームフォーマー）、受信部（受信ビームフォーマー）などを有する。超音波探触子は、各種の超音波画像を形成するための一次元又は二次元配列された複数の振動素子からなるアレイ振動子を有する。送信部は、複数の振動素子に対して所定の遅延関係をもって複数の送信信号を供給する。これにより送信ビームが形成される。受信部は、複数の振動素子からの複数の受信信号に対して整相加算処理を行う。これにより受信ビームが形成される。
【０００３】
送信部は、複数の送信器を有し、各送信器により所定の遅延時間が付与された送信信号が生成される。近時においては、任意波形の送信を行えるように、各送信器が波形メモリを有する（例えば、特許文献１及び特許文献２など参照）。その波形メモリによって原波形信号が生成され、各送信器ごとに、原波形信号に対する読み出し開始タイミングを調整することによって遅延時間が設定される。読み出された原送信波形信号はＤ／Ａ変換器によってアナログ信号に変換され、それを増幅することによって、振動素子に供給される送信信号が生成される。
【０００４】
所望の超音波ビームを高精度に形成するために、各送信チャンネルごとに遅延精度を高める必要がある。
【０００５】
そのための第１の手法としては、各波形メモリに、様々な遅延時間を考慮して、多様な送信波形をあらかじめ格納しておき、その中から必要な原波形信号を選択することが考えられる。しかし、超音波ビームを様々な方位（あるいは位置）において様々な送信フォーカス深さで形成するためには、極めて多数の波形データを格納しておく必要があり、そのための波形メモリとしても大きな記憶容量をもった素子が必要となる。
【０００６】
第２の手法としては、波形データ読み出し用のクロックの周波数を高くして最小遅延時間を小さくすることが考えられる。しかし、所望の遅延精度を得るためにはクロックの周波数を非常に高くしなければならず、それは困難を伴う。例えば、送信周波数の１６倍以上のクロック周波数が必要となる。
【０００７】
第３の手法としては、クロック周波数の数倍の周波数でサンプリングされた波形データを波形メモリ内に格納しておき、波形データに対する読み出し要素を選択することにより、遅延を行うことも考えられる。しかし、その場合でも大きな記憶容量が必要となる。なお、特許文献３には、受信部としてのデジタル移相装置を備えた超音波診断装置が示されている。
【０００８】
【特許文献１】
特開平８−６２８号公報
【特許文献２】
特開２００１−８９３４号公報
【特許文献３】
特許第３２８３０５３号
【０００９】
【発明が解決しようとする課題】
そこで、本発明の目的は、簡易な構成で各送信チャンネルごとに遅延精度を高められるようにすることを目的とする。
【００１０】
本発明の他の目的は、基本クロックの１周期内における細かい遅延制御を行えるようにすることにある。
【００１１】
本発明の他の目的は、送信周波数の可変を行えるようにすることにある。
【００１２】
【課題を解決するための手段】
（１）本発明は、超音波を送受波する送受波器と、基本クロックが供給され、前記送受波器に対して、遅延処理された送信駆動信号を供給する送信部と、を含む超音波診断装置において、前記送信部は、原波形信号を生成する原波形信号生成器と、整数遅延値に基づいて読み出し開始を判定する判定器と、前記読み出し開始が判定された場合に、前記原波形信号生成器に対して読み出しアドレス信号を出力する読み出しアドレス信号生成器と、前記原波形信号生成器から読み出された原波形信号を入力し、その原波形信号に対して、小数遅延値に基づいて移相処理を施す移相器と、前記移相器から出力された移相処理後の波形信号に基づいて前記送信駆動信号を生成する信号処理回路と、を含むことを特徴とする。
【００１３】
上記構成によれば、整数遅延値（粗遅延量に相当）によって読み出し開始タイミングが定められ、その読み出し開始タイミングから読み出しアドレス信号が順次出力される。これにより、原波形信号生成器から原波形信号が出力される。一方、移相器においては、入力される原波形信号に対して、小数遅延値（精細遅延量に相当）に従った移相処理が実行され、これにより移相処理後の波形信号が出力される。その波形信号のトータル遅延量は、整数遅延値及び小数遅延値の両者を合わせたものに相当する。このように、読み出し開始タイミングの調整による粗遅延処理と移相調整による精細遅延処理との組合せによって、精度の良い遅延処理を実現できる。また、例えば原波形信号生成器がメモリによって構成される場合において、メモリ上に格納する原波形を時間軸上の極めて多数のデータで構成する必要がなくなる。
【００１４】
望ましい態様では、整数部及び小数部からなる遅延データが送信部に供給される。その場合に、整数部については上記の整数遅延値としてそのまま利用することが可能である。一方、小数部については、上記の小数遅延値としてそのまま利用することも可能であるし、その小数部を基礎としてレート処理のための演算を実行することにより、読み出しアドレス及び小数遅延値を生成するようにしてもよい。
【００１５】
望ましくは、前記整数遅延値に基づく読み出し開始の判定は、クロック単位遅延処理に相当し、前記小数遅延値に基づく移相処理は、前記基本クロックの１周期内の遅延処理としてのクロック内遅延処理に相当する。このように、クロック単位遅延処理（粗遅延処理）及びクロック内遅延処理（精細遅延処理）とを併用することにより、装置構成をあまり複雑にすることなく、遅延精度を高められる。
【００１６】
望ましくは、前記判定器は、前記基本クロックのカウント値が前記整数遅延値に一致した場合に前記読み出し開始を判定する。この構成において、判定器はカウンタの機能を具備し、送信時の基準タイミングから基本クロックのカウントを実行し、そのカウント値が整数遅延値に一致した時点をもって、原波形信号の出力開始が判断される。
【００１７】
望ましくは、整数部及び小数部からなる遅延データを出力する遅延データ出力器を含み、前記遅延データの整数部が前記整数遅延値として前記判定器へ出力される。ここで、遅延データが多数のビットで構成される場合に、上位の数ビットが整数部に相当し、下位の数ビットが小数部に相当する。
【００１８】
望ましくは、前記遅延データの小数部が前記小数遅延値として前記移相器へ出力される。この構成によれば、設定した通りの精細遅延処理を移相器において遂行させることができる。
【００１９】
望ましくは、送信周波数可変用のレート値を出力するレート値出力器と、前記基本クロックに同期して、前記遅延データの小数部に対する前記レート値の加算を繰り返し行い、各加算ごとに整数部及び小数部からなる加算結果データを出力する累積加算器と、を含み、前記読み出しアドレス信号は前記加算結果データの整数部に基づいて生成され、前記小数遅延値は前記加算結果データの小数部に基づいて生成される。
【００２０】
上記構成によれば、レート値の大きさによらず、原波形信号の読み出し開始タイミングつまり粗遅延量は不変であるが、そのレート値の大きさに連動して、読み出しアドレス及び小数遅延値が修正される。これにより、送信周波数を変更できる。この場合、レート値を連続的に可変して、周波数変調処理を行うこともできる。つまり、チャープパルス波形などを自在に生成することができるし、コード送信などでも活用できる。
【００２１】
望ましくは、前記基本クロックの周波数を可変することにより送信周波数を可変する周波数可変制御手段を含む。原波形信号の読み出し速度（つまり出力された原波形信号の周波数）は基本クロックの周波数に依存する。この構成において、基本クロックの周波数の可変に連動させて、設定通りの遅延量が得られるように、整数遅延値及び小数遅延値を変更するのが望ましい。
【００２２】
望ましくは、前記移相器は、前記原波形信号生成器から出力された前記原波形信号を構成する複数のデータに対して重み付け加算処理を行うことにより前記移相処理後の波形信号を生成する。この重み付け加算処理は、補間処理に相当するものである。補間関数としては、スプライン関数などの各種の公知の関数を利用することができ、補間用データの個数は４個であるのが望ましいが、３個あるいは５個以上であってもよい。
【００２３】
望ましくは、前記移相器は、前記原波形信号生成器から出力された前記原波形信号を構成する複数のデータを記憶する複数の記憶回路と、前記複数の記憶回路から出力された複数のデータと、前記小数遅延値に基づく補間係数列を構成する複数の補間係数と、の間で乗算を行う複数の乗算回路と、前記複数の乗算回路から出力された信号を加算することにより、前記移相処理後の波形信号を出力する加算回路と、を含む。
【００２４】
望ましくは、前記原波形信号生成器は複数の原波形信号の中から選択された原波形信号を生成する。原波形信号生成器はメモリによって構成してもよく、そのメモリに複数の原波形信号を格納し、動作モードや送受信条件などに応じて送信波形を切り換えるのが望ましい。
【００２５】
望ましくは、前記複数の原波形信号には波形の最初と最後とが連続する連続波生成用の原波形信号が含まれる。望ましくは、前記連続波生成用の原波形信号が前記原波形生成器から繰り返し読み出される。
【００２６】
（２）本発明は、超音波を送受波する複数の振動素子を有するアレイ振動子と、前記複数の振動素子に対して複数の送信駆動信号を供給する送信ビームフォーマーと、を含む超音波診断装置において、前記送信ビームフォーマーは、複数の送信器及びそれらを制御する送信制御回路を含み、前記各送信器は、原波形信号を生成する原波形信号生成器と、整数遅延値に基づいて読み出し開始を判定する判定器と、前記読み出し開始が判定された場合に、前記原波形信号生成器に対して読み出しアドレス信号を出力する読み出しアドレス信号生成器と、前記原波形信号生成器から読み出された原波形信号を入力し、その原波形信号に対して、小数遅延値に基づいて移相処理を施す移相器と、前記移相器から出力された移相処理後の波形信号に基づいて前記送信駆動信号を生成する信号処理回路と、を含むことを特徴とする。
【００２７】
望ましくは、前記送信制御回路は、ゲインデータを格納したゲイン記憶部を含み、前記各送信器は、前記ゲインデータに従って、前記送信駆動信号に対して重み付けを行うゲイン調整回路を含む。この構成によれば、各送信チャンネルごとに利得調整を行うことができる。例えば、送信開口内での重み付けを実現できる。
【００２８】
（３）また、本発明は、超音波を送受波する送受波器と、基本クロックが供給され、前記送受波器に対して、遅延処理された送信駆動信号を供給する送信部と、を含む超音波診断装置において、前記送信部は、原波形信号を生成する原波形信号生成器と、整数遅延値に基づいて読み出し開始を判定する判定器と、読み出し開始が判定された場合に、前記原波形信号生成器に対して読み出しアドレス信号を出力する読み出しアドレス信号生成器と、前記原波形信号生成器から読み出された原波形信号を入力し、その原波形信号に対して、小数遅延値に基づいて移相処理を施す移相器と、前記移相器から出力された移相処理後の波形信号に基づいて前記送信駆動信号を生成する信号処理回路と、を含み、前記読み出しアドレス信号及び前記小数遅延値を変更することにより、送信周波数を可変する手段を含む。
【００２９】
上記構成によれば、基本クロックに同期して出力される読み出しアドレス相互間の刻みあるいはピッチを変更し、これによって、原波形信号の読み出し速度を変更することができる。レート値が変更されても、整数遅延値は影響を受けないが、小数遅延値は読み出しアドレスの修正に連動して修正される。
【００３０】
望ましくは、前記送信周波数を可変する手段はレートマルチプライヤによって構成される。望ましくは、前記レートマルチプライヤは、初期値に対するレート値の加算を繰り返し行い、これによって各加算ごとに整数部及び小数部からなる加算結果データを出力する累積加算器を含み、前記加算結果データの整数部に基づいて前記読み出しアドレス信号が生成され、前記加算結果データの小数部に基づいて前記小数遅延値が生成される。望ましくは、前記レート値を可変設定する手段を含む。
【００３１】
（４）ところで、超音波を送波し、生体内で反射してきたエコーを受波し、これにより得られた受信信号に基づいて超音波画像を形成する場合、超音波の送信周波数に依存して、距離分解能及びペネトレーション（あるいは深さ方向の感度特性）が変化する。送信周波数を高くすると、距離分解能は向上するが、ペネトレーションが低下して、深い部位の観察が十分に行えなくなる。他方、送信周波数を下げると、深い部位まで超音波が行き届いてペネトレーションが向上するが、距離分解能が低下する。そこで、従来から、診断目的や診断条件などに応じて、送信周波数を変更することが行われており、その手法として、クロック周波数を変更することが行われていた。
【００３２】
超音波診断装置では、送信処理及び受信処理の都合上、クロックの周波数が極めて安定している必要があり、原発として通常は水晶発振器を用いている。このため、クロック周波数の変更は段階的にしかできない。例えば、１２０ＭＨｚのクロックを分周して新しいクロック周波数を得る場合、６０，４０，３０，２４，１７，１５，１２、・・・のようになる。また、複数の水晶発振器を用いても周波数選択の自由度が小さくできるのは上記と同様である。
【００３３】
その一方、上記のような読み出しアドレス及び小数遅延値の修正によれば、高精度の遅延量を実現しつつ、送信周波数を自在に可変することが容易である。例えば、レート値が１．０の場合には原波形信号がそのまま読み出されるが、レート値が１．０よりも小さい場合には原波形信号の時間軸が伸びて周波数が低くなり、レート値が１．０よりも大きい場合には原波形信号の時間軸が縮んで周波数が高くなる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３５】
図１には、本発明に係る超音波診断装置の全体構成がブロック図として示されている。
【００３６】
図１において、アレイ振動子１０は複数の振動素子１１によって構成される。このアレイ振動子１０は図示されていない超音波探触子内に配置されるものである。その超音波探触子は生体表面上に当接して用いられ、あるいは体腔内に挿入して用いられる。アレイ振動子１０にて超音波ビームが形成され、その超音波ビームを電子走査することにより走査面が構成される。その走査面上において取り込まれたエコーデータに基づき、後述する信号処理によって超音波画像が構成され、その超音波画像が表示される。電子走査方式としては、例えば電子リニア走査や電子セクタ走査などをあげることができる。なお、アレイ振動子１０は本実施形態において複数の振動素子１１を一次元配列したものであるが、もちろんそのアレイ振動子１０が二次元アレイ振動子などであってもよい。そのような二次元アレイ振動子を用いれば、三次元超音波画像を構成することができる。
【００３７】
送信部１２は送信ビームフォーマーとして機能し、複数の振動素子１１に対して所定の遅延関係をもって複数の送信信号（送信駆動信号）を供給する。これによって複数の振動素子から超音波が生体内へ放射される。送信部１２については後に詳述するが、この送信部１２は、本実施形態において、複数の送信チャンネルを構成する複数の送信回路１４と、それらを制御する送信制御回路１６とによって構成されている。
【００３８】
受信部２０は受信ビームフォーマーとして機能する。具体的には、生体内からの反射波が複数の振動素子１１にて受波されると、それらの振動素子から複数の受信信号が出力される。それらの受信信号は受信部２０へ入力され、複数の受信信号に対する整相加算処理を実行することにより整相加算後の受信信号が得られる。
【００３９】
信号処理部２２は、整相加算後の受信信号に対して超音波画像形成のための所定の信号処理を実行する回路であり、例えばＢモード画像を形成する場合には、受信信号に対する検波や対数圧縮処理などが実行される。もちろん信号処理部２２内にドプラ信号抽出回路やドプラ情報処理回路などを設けるようにしてもよい。
【００４０】
デジタルスキャンコンバータ（ＤＳＣ）２４は、信号処理部２２から出力される信号（データ）に対して座標変換処理や補間処理などを実行することにより、超音波画像を構成する回路である。これにより得られた画像データは、表示処理部２６を介して表示部２８へ出力され、その表示部２８には超音波画像が表示される。その超音波画像としてはＢモード画像、Ｍモード画像、ドプラ波形画像、カラーフローマッピング画像などをあげることができ、さらに上述したように三次元超音波画像が表示されてもよい。
【００４１】
制御部１８は、超音波診断装置内の各構成に対する動作制御を行っており、制御部１８は例えばＣＰＵや動作プログラムなどによって構成される。その制御部１８には操作パネル３０が接続されている。操作パネル３０はキーボードやトラックボールなどの入力装置として機能し、ユーザーはその操作パネル３０を利用して装置の動作モードや動作条件などを適宜設定することができる。
【００４２】
次に、図１に示した送信部１２の具体的な構成例について図２を用いて説明する。図２には図１に示した送信部１２の構成例がブロック図として示されている。上述したように送信部１２は複数の送信回路１４と送信制御回路１６とによって構成される。図２においては、複数の送信回路１４のうちで１つの送信回路についてその内部構成が詳細に示されている。送信部１２は、クロック発生器から供給される送信クロック１００に同期して動作する。
【００４３】
送信回路１４は、遅延波形信号生成器３２、Ｄ／Ａ変換器３４、ローパスフィルタ（ＬＰＦ）３６及びリニアアンプ３８などによって構成される。遅延波形信号生成器３２から所定の遅延時間が付与された遅延波形信号１２６が出力されると、その遅延波形信号１２６はＤ／Ａ変換器３４においてアナログ信号に変換され、そのアナログ信号に変換された波形信号がローパスフィルタ３６を介してリニアアンプ３８へ入力され、そのリニアアンプにて増幅された遅延波形信号が送信駆動信号として図１に示した振動素子へ出力される。
【００４４】
送信制御回路１６は、上述したように各送信回路１４の動作制御を行っており、具体的には、制御部１８から入力される制御データ１０２及び送信開始信号１３０に基づいて各送信回路１４の動作制御を行っている。
【００４５】
送信制御回路１６は、図示されるようにゲインデータメモリ４０及び遅延データメモリ４２を有している。さらに、各種の制御回路を有しているがそれらについては図示省略されている。ゲインデータメモリ（遅延データ出力器）４０には各送信回路１４へ与えるゲインデータが格納される。これと同様に、遅延データメモリ（遅延データ出力器）４２には各送信回路１４へ与える遅延データが格納される。ここで、ゲインデータは各送信チャンネルごとの重み付け量を規定するデータであり、遅延データは各送信チャンネルごとの遅延量を規定するデータである。すなわち、この遅延データを各送信チャンネルごとに適宜設定することにより、電子的に送信ビームを形成することができる。
【００４６】
図２においては、符号１０４によってゲインデータメモリ４０に格納されるゲインデータが示されており、符号１０６によって遅延データメモリ４２に格納される遅延データが示されている。また、符号１０８はゲインデータメモリ４０から出力されるゲインデータを示しており、符号１１０は遅延データメモリ４２から出力される遅延データを示している。
【００４７】
なお、送信制御回路１６及び各送信回路１４は、上記のように、クロック発生器から出力される送信クロック１００に同期してその動作を行っている。なお、クロック発生器にて発生する送信クロック１００の周波数を変更することにより、送信周波数を変更することが可能である。その場合、必要に応じて、遅延データの値を修正すべきである。その一方、後に詳述するレート処理によって送信周波数を変更することも可能である。
【００４８】
遅延波形信号生成器３２について詳述すると、その遅延波形信号生成器３２内には２つのラッチ回路５２，５４が設けられている。ラッチ回路５４はゲインデータメモリ４０から出力されるゲインデータ１０８を一時的に格納する記憶部として機能し、ラッチ回路５４は遅延データメモリ４２から出力される遅延データ１１０を一時的に格納する記憶部として機能する。ラッチ回路５２から出力されるゲインデータ１１２は後述する乗算器５０へ出力される。
【００４９】
遅延データ１１４は、大別して上位の数ビットからなる整数部と下位の数ビットからなる小数部とに区分される。ラッチ回路５４から出力される遅延データ１１４のうちで、整数部１１４Ａが遅延カウンタ（読み出し開始判定器）５６へ出力され、遅延データ１１４のうちで小数部１１４Ｂが移相回路４８へ出力されている。
【００５０】
遅延カウンタ５６には、上記の整数部１１４Ａで表されるカウント値がセットされる。そして、送信開始信号１３０が入力されると、送信クロック１１０のカウントを開始し、そのカウント値が、設定されたカウント値に一致した時点で出力パルス（読み出し開始タイミングを表すスタートパルス）をアドレス発生器５８へ与えている。アドレス発生器（アドレス生成器）５８は、上記の出力パルスが得られると、送信クロック１００に同期したタイミングでアドレス信号を波形メモリ４６順次出力する。
【００５１】
波形メモリ４６上には少なくとも１つの原波形が格納されており、アドレス発生器５８からのアドレス信号が入力されると、そのアドレス信号にしたがって原波形を構成する要素データ列が波形メモリ４６から順次出力される。その出力された要素データ列が符号１２２によって表されている。
【００５２】
なお、波形メモリ４６上に複数の原波形を格納し、例えば送信制御回路１６から選択信号１２０を与えて、いずれかの原波形を選択するようにしてもよい。例えば、動作モードや動作条件に応じて送信波形を切り替えるような場合に有利である。また、波形メモリ４６上に、波形の最初と最後が連続する原波形を格納しておき、その原波形を繰り返し連続的に読み出すことにより連続波としての送信信号を生成することも可能である。
【００５３】
以上の説明から理解されるように、遅延カウンタ５６及びアドレス発生器５８の作用によって、波形メモリ４６から、基本クロックを単位とする遅延時間が設定された原波形データが出力されることになる。すなわち、これによってクロック単位遅延処理が実現されている。つまり、波形メモリ４６から出力される原波形データは粗遅延波形データ１２２である。
【００５４】
移相回路４８はクロック内遅延処理を遂行するものであり、本実施形態において、移相回路４８は補間回路の構成を有している。その具体的な構成例については後に図３を用いて説明するが、移相回路４８は、入力される粗遅延波形データ１２２に対して、小数部１１４Ｂに相当するクロック内の遅延時間分だけ移相をずらす処理を実行し、その処理後の精細遅延波形データ１２４を出力する。その精細遅延波形データ１２４に対しては乗算器５０によって重み付け処理がなされ、具体的には、ラッチ回路５２から出力されるゲインデータ１１２に基づいて利得の調整がなされる。これによって上述したように遅延波形信号１２６が生成される。
【００５５】
以上のように、図２に示す回路構成によれば、クロックの１周期を単位とした遅延処理とクロック内の遅延処理とを組み合わせることにより、波形メモリ４６上に時間軸上多くのデータを揃えておく必要がなくなり、しかも、粗い遅延がなされた後に精細遅延を行うことができるので、電子フォーカスを高精度に実現できるという利点がある。また、上述したように、波形メモリ４６から連続波としての波形データが出力される場合には、そのような連続波に対しても遅延処理すなわち移相処理を行えるという利点があり、さらに、送信クロック１００を変更すれば、各回路の動作の周期がその送信クロックに依存して変更されるため、上述した動作がそのまま遅くなったりあるいは早くなったりして送信周波数を自在に変更できるという利点がある。但し、周波数変更量に相当する分だけ、遅延データの値を修正して、設定通りの遅延時間が実現されるようにする。もちろん、後述するレート処理を用いた方式によって簡便に送信周波数を可変することも可能である。
【００５６】
図３には、図２に示した移相回路４８の具体的な構成例が示されている。波形メモリ４６から出力される粗遅延波形データ１２２は直列接続された複数の（本実施形態においては４つのフリップフロップ）記憶回路６０に順番に入力される。すなわち、この４つのフリップフロップ６０によって時間軸上における４つの要素データが並列的に揃えられることになる。そして、各フリップフロップ６０からの出力データが４つの乗算器６２の一方の入力端子へ出力されている。ちなみに、４つのフリップフロップ６０のうちで先頭のフリップフロップ６０を省略することも可能である。
【００５７】
一方、係数テーブル６４には、上述した小数部１１４Ｂが入力されている。すなわち、クロック内において補間処理により移相シフトを実現するため、この係数テーブル６４は、補間処理のための４つの係数ω１〜ω４を発生させている。ここで、係数テーブル６４は所定の補間関数にしたがって各係数を発生させており、例えばその係数テーブル６４はＲＯＭあるいはＲＡＭなどによって構成することができる。
【００５８】
係数テーブル６４から出力される４つの係数ω１〜ω４はそれぞれ４つの乗算器６２の他方の入力端子に入力されている。
【００５９】
各乗算器６２においては、入力された波形データと入力された係数とを乗算し、その乗算結果を加算器６６へ出力している。その加算器６６によって４つの乗算データが加算され、その結果として精細遅延波形データ１２４が生成されている。
【００６０】
すなわち、図３に示される構成は補間処理によって所望の移相調整を実現するものであり、その回路構成としては図３に示したもの以外にも各種の構成を採用することが可能である。
【００６１】
図４には、図２に示した移相回路４８の作用が示されている。（Ａ）には波形メモリ４６から出力される粗遅延波形データが示されており、（Ｂ）には移相回路４８から出力される精細遅延波形データが示されている。例えば、データＬはデータＡ〜Ｄの４つのデータの補間処理によって生成することができ、これと同様に、データＭはデータＢ〜データＥの４つのデータによって生成することができる。このような補間処理を適用することにより、原波形に対して移相シフトを実行することができ、それは図４に示す通りである。もちろん、補間処理において参照するデータ個数は４つには限られず３つあるいは５つ以上であってもよい。一般には、回路構成上は４点の補間を行うのが望ましいが、より補間精度を高めるためには５点以上の補間を行うようにしてもよい。
【００６２】
図５には、図２に示した回路構成の動作例が示されている。
【００６３】
（ａ）は送信クロック１００を示している。（ｂ）は送信制御信号１０２を示している。（ｃ）は送信開始信号１３０を示している。
【００６４】
（ｄ）は遅延データ１１４を示しており、ここで、遅延量ｘは整数部１１４Ａに相当する係数をａとし、小数部１１４Ｂに相当する係数をｂとした場合に、ｘ＝ａ×２ｎ＋ｂによって表される。
【００６５】
（ｅ）は遅延カウンタ１６の遅延カウント値を表しており、上述したように、ａがセットされると送信クロック１００をカウントし、そのカウント値がａに一致した時点で出力パルス（スタートパルス）が生成される。
【００６６】
（ｆ）はアドレス発生部５８から出力される読み出しアドレス信号を示しており、上述した出力パルスが出力されると、そのタイミングからアドレス発生器５８にて読み出しアドレス信号が順次出力される。
【００６７】
（ｇ）は波形メモリ４６から出力される粗遅延波形データを示しており、これはアドレス発生部５８から出力される読み出しアドレス信号にしたがって順番に出力される。
【００６８】
（ｈ）〜（ｋ）は図３に示した各フリップフロップ６０の動作を示しており、原波形を構成する時系列順の要素データが順番にシフトされて４つのデータが揃えられる状態が示されている。（ｌ）は係数テーブル６４から出力される係数ｂに対応した補間係数を示している。
【００６９】
（ｍ）は移相回路４８から出力される精細遅延波形データを示しており、上述したように、各波形データと係数との乗算結果として精細遅延波形データが順番に生成されている。これによって、図４の（Ｂ）で示したような精細遅延波形データが得られることになる。
【００７０】
なお、ゲインデータ及び遅延データは送信制御回路１６において計算するようにしてもよい。その場合においては、制御部１８から送信ビームの角度及び位置を示すビーム番号や送受信モード（波形パターン、波数、送信周波数など）を示すモード信号などを送信制御回路１６へ出力し、それらの情報に基づいてゲインデータや遅延データの演算を行えばよい。
【００７１】
次に、図６には、図１に示した送信部１２の他の実施形態が示されている。なお、図１と同様の構成には同一符号を付し、その説明を省略する。
【００７２】
図６において、送信制御回路１６内には、レート値メモリ（レート値出力器）７０が設けられている。このレート値メモリ７０に書き込まれるレート値１３０は、制御データ１０２の１つである。レート値は、送信周波数を可変するためのパラメータ値であり、例えば、その値は１．０を基準として上下に可変することが可能である。所望の送信周波数が得られるように、レート値が設定される。なお、そのレート値を動的に変化させて、チャープパルスを生成することもできるし、コード送信を行うこともできる。
【００７３】
遅延波形信号生成器３２内には、レートマルチプライヤとしての構成を有するレート処理部７２が設けられている。レート処理部７２には、上記のレート値１３２、遅延カウンタ５６から出力される出力パルス（スタートパルス）、及び、遅延データ１１４の内の小数部１１４Ｂが入力されている。後に詳述するように、その小数部１１４Ｂを初期値として、その初期値に対して送信クロック１００に同期して累積的にレート値１３２が加算される。そして、各加算結果の整数部からアドレスが生成され、各加算結果の小数部が位相回路４８へ出力される。
【００７４】
以上のように、レート処理部７２は、アドレス発生器としての機能を具備し、送信クロック１００に同期して、順次出力されるアドレスの刻みあるいはピッチは、入力されるレート値１３２によって決定される。これにより、波形メモリ４６からの要素データ列１２２の周波数を可変することができる。また、新しく生成された小数部によって、必要な移相量が新しく設定される。
【００７５】
上記のレート処理部７２によれば、基本クロック１００の周波数を可変しなくても、送信周波数を変更できる。その送信周波数の変更のために、整数部の値を変更する必要はないし、移相量についても簡単に設定し直すことができる。
【００７６】
図７には、図６に示したレート処理部７２の構成例が示されている。図７に示す各構成は送信クロックに同期してその動作を行っている。最初の段階では、セレクタ７６は、遅延データの小数部１１４Ｂを選択しており、その小数部１１４Ｂがそのまま初期値としてセレクタ７６を介してレジスタ７８へ格納される。整数部１１４Ａに相当する粗遅延時間の経過によって出力パルス１３４が発生すると、レジスタ７８に格納されたデータ（最初の段階では初期値）が加算結果データ１３６として出力される。また、出力パルスの発生によって、セレクタ７６は後述する加算器７４の出力側を選択する。
【００７７】
制御データ１３６は、多数ビットによって構成され、その上位の数ビットが整数部１３６Ａを構成し、その下位の数ビットが小数部１３６Ｂを構成する。図７に示す例では、整数部１３６Ａはそのままアドレス信号として波形メモリ４６（図１）へ出力され、小数部１３６Ｂはそのまま移相量（小数遅延時間）として移相器４８（図１）へ出力されている。勿論、整数部１３６Ａに基づいて演算を行ってアドレス信号を生成してもよいし、同様に、小数部１３６Ｂに基づいて演算を行って移相量を生成してもよい。
【００７８】
加算器７４の一方の入力には、上記の制御データ１３６が入力され、その他方の入力には、レート値１３２が入力されている。加算器７４は、制御データ１３６に対してレート値１３２を加算する。つまり、加算器７４は、送信クロックに同期して、初期値（小数部１１４Ｂ）に対してレート値１３２を累積的に加算する。セレクタ７６が加算器７４の出力側を選択している状態で、加算器７４の出力値つまり累積加算値は、セレクタ７６を介してレジスタ７８へ格納される。
【００７９】
以上の各工程が送信クロックに同期して繰り返し実行されることになる。なお、レジスタ７８（及び、その後段に演算器が設けられる場合にはその演算器）は、アドレス発生器あるいはアドレス出力器に相当するものである。
【００８０】
図８には、図６及び図７に示した各構成の動作がタイミングチャートとして示されている。（ａ）は送信クロックを示し、（ｂ）は送信制御信号を示す。
【００８１】
（ｃ）に示されるように、送信開始信号が出されると、遅延カウンタ（図６）が送信クロックのカウントを開始し、そのカウント値が整数部に一致した時点でスタートパルスを出力する。なお、（ｄ）には遅延データが示されている。
【００８２】
スタートパルス（図８の（ｅ）ではパルス波形の立ち上がりとして示されている）が出されると、送信クロックに同期して、最初に、アドレスとして０が出力され、移相量として初期値ｂが出力される。なお、（ｆ）はレート値を示し、（ｇ）は累積加算結果としての加算値を示す。
【００８３】
次のクロックタイミングでは、アドレスとして例えば２が出力され、移相量としてその時点での小数部に相当する値が出力される。同様に、次のクロックタイミングでは、アドレスとして例えば３が出力され、移相量としてその時点での小数部に相当する値が出力される。そして、この工程が繰り返される。
【００８４】
図９には、レート処理の具体例が示されている。ここでは、送信クロック周波数を２０ＭＨｚとし、波形データについての設計周波数（レート値が１．０の場合）を２．５ＭＨｚ（１クロック当たり８ポイント）としている。
【００８５】
（Ａ）はレート値が０．８の場合を示し、（Ｂ）はレート値が１．０の場合を示し、（Ｃ）はレート値が１．２の場合を示している。（Ｂ）に示す場合では、レート値は制御条件として格別利用されていない。つまり、送信周波数は変化していない。一方、（Ａ）の場合においては、初期値を０．８としてそれに０．８が繰り返し加算されており、その結果、図示のようにアドレスの値及び移相値（移相量）が変化する。その結果、送信周波数として２．０ＭＨｚを得ている。他方、（Ｃ）の場合においては、初期値を０．８としてそれに１．２が繰り返し加算されており、その結果、図示のようにアドレスの値及び移相値（移相量）が変化する。その結果、送信周波数として３．０ＭＨｚを得ている。
【００８６】
このように、レートマルチプライヤの構成を有するレート処理部によれば、比較的簡単な構成で、送信周波数を自在に変更することができるという利点がある。また、その場合に遅延データ自体を再計算する必要はない。
【００８７】
【発明の効果】
以上説明したように、本発明によれば、簡易な構成で各送信チャンネルごとに高精度の遅延処理を実現できる。
【図面の簡単な説明】
【図１】本発明に係る超音波診断装置の好適な実施形態を示すブロック図である。
【図２】図１に示す送信回路の具体的な構成例を示すブロック図である。
【図３】図２に示す移相回路の具体的な構成例を示すブロック図である。
【図４】移相処理を説明するための図である。
【図５】図２に示す回路の動作例を示すタイミングチャートである。
【図６】送信部の他の実施形態を示すブロック図である。
【図７】レート処理部の構成例を示すブロック図である。
【図８】図６及び図７に示す構成の動作例を示すタイミングチャートである。
【図９】図６に示した実施形態の作用及び効果を説明するための図である。
【符号の説明】
１０  アレイ振動子、１２  送信部、１４  送信回路、１６  送信制御回路、２０  受信部、２２  信号処理部、３２  遅延波形信号生成器、４０  ゲインデータメモリ、４２  遅延データメモリ、４６  波形メモリ、４８  移相回路、５０  乗算器、５２，５４  ラッチ回路、５６  遅延カウンタ、５８  アドレス発生器、７０  レート値メモリ、７２  レート処理部。
【図１】
2004275635.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004275635.tif 000008
【図７】
2004275635.tif 000009
【図８】
2004275635.tif 000010
【図９】
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