(57)【要約】【課題】キャパシタの電荷貯蔵容量を増加させることができる半導体メモリ素子を提供する。【解決手段】基板上に形成された第１層間絶縁膜上に形成され配置された複数のプラグと、前記構造物上に形成された第２層間絶縁膜と、第２層間絶縁膜を貫通して複数のプラグの第１グループのプラグに電気的に接続されるよう形成された第１導電膜と、第２層間絶縁膜を貫通して複数のプラグの第１グループのプラグに隣接する第２グループのプラグ上に形成され、第２層間絶縁膜と第１導電膜とを同一平面レベルに平坦化させる第１キャパシタと、前記構造物上に形成された第３層間絶縁膜と、第１導電膜を含む構造物上に第３層間絶縁膜を貫通して第１導電膜と電気的に接続されるよう形成された第２キャパシタと、第３層間絶縁膜を貫通して第１キャパシタに電気的に接続され、第２キャパシタと前記第３層間絶縁膜とを同一平面レベルに平坦化させる第２導電膜とを含む。【選択図】図５
2004235616.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１層間絶縁膜上に形成され配置された複数のプラグと、
前記複数のプラグを含む構造物上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜を貫通して前記複数のプラグの内の第１グループのプラグに電気的に接続されるよう形成された第１導電膜と、
前記第２層間絶縁膜を貫通して前記複数のプラグの内の前記第１グループのプラグに隣接する第２グループのプラグ上に形成され、前記第２層間絶縁膜と前記第１導電膜とを同一平面レベルに平坦化させる第１キャパシタと、
前記第１キャパシタ及び前記第１導電膜を含む構造物上に形成された第３層間絶縁膜と、
前記第１導電膜を含む構造物上に前記第３層間絶縁膜を貫通して前記第１導電膜と電気的に接続されるよう形成された第２キャパシタと、
前記第３層間絶縁膜を貫通して前記第１キャパシタに電気的に接続され、前記第２キャパシタと前記第３層間絶縁膜とを同一平面レベルに平坦化させる第２導電膜とを含むことを特徴とする半導体メモリ素子。
【請求項２】
前記第１キャパシタの幅は、前記第１導電膜の幅に比べて相対的に広く、前記第２キャパシタの幅は、前記第２導電膜の幅に比べて相対的に広いことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１キャパシタは、前記第１グループのプラグ上に形成された第１電極、前記第１電極上に形成された第１誘電体膜、及び前記第１誘電体膜上に形成された第２電極とを備え、
前記第１導電膜は前記第１電極と同じ材質の膜からなることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記第２キャパシタは、前記第１導電膜上に形成された第３電極、前記第３電極上に形成された第２誘電体膜、及び前記第２誘電体膜上に形成された第４電極とを備え、
前記第２導電膜は前記第３電極と同じ材質の膜からなることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記第１キャパシタ及び前記第２キャパシタは、その上面形状が円形または多角形であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記第１導電膜及び前記第２導電膜は、その上面形状が円形または多角形であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
基板上に形成された第１層間絶縁膜上に複数のプラグを形成するステップと、
前記複数のプラグ含む構造物上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜を貫通して前記複数のプラグの内の第１グループのプラグに電気的に接続された第１導電膜を形成するステップと、
前記第２層間絶縁膜を貫通して前記複数のプラグの内の前記第１グループのプラグに隣接する第２グループのプラグ上に形成し、前記第２層間絶縁膜と前記第１導電膜とを同一平面レベルに平坦化させる第１キャパシタを形成するステップと、
前記第１キャパシタ及び前記第１導電膜を含む構造物上に第３層間絶縁膜を形成するステップと、
前記第１導電膜を含む構造物上に前記第３層間絶縁膜を貫通して前記第１導電膜と電気的に接続されるように第２キャパシタを形成するステップと、
前記第３層間絶縁膜を貫通して前記第１キャパシタに電気的に接続され、前記第２キャパシタと前記第３層間絶縁膜とを同一平面レベルに平坦化させる第２導電膜を形成するステップとを含むことを特徴とする半導体メモリ素子の製造方法。
【請求項８】
前記第１キャパシタの幅は、前記第１導電膜の幅に比べて相対的に広く、前記第２キャパシタの幅は、前記第２導電膜の幅に比べて相対的に広いことを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項９】
前記第１導電膜と前記第１キャパシタを形成するステップは、
前記第１導電膜が形成される第１グループの開口部の幅に比べて前記第１キャパシタが形成される前記第１グループの開口部の幅が広くなるように、前記第２層間絶縁膜を選択的にエッチングして前記第１グループのプラグ及び第２グループのプラグをそれぞれ露出させる複数の第１グループの開口部を形成するステップと、
前記第１導電膜が形成される前記第１グループの開口部を十分に埋め込むと同時に、前記第１キャパシタが形成される前記第１グループの開口部のプロファイル（ｐｒｏｆｉｌｅ）に沿って、前記第１キャパシタの第１電極及び前記第１導電膜を形成するための第１物質膜を蒸着するステップと、
前記第１物質膜上に第１誘電体膜を蒸着するステップと、
前記第１誘電体膜上に前記第１キャパシタの第２電極を形成するための第２物質膜を蒸着するステップと、
前記第２層間絶縁膜が露出するように前記第２物質膜、前記第１誘電体膜、及び前記第１物質膜を除去して平坦化させるステップとを含むことを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記第２導電膜と前記第２キャパシタを形成するステップは、
前記第２導電膜が形成される第２グループの開口部の幅に比べて前記第２キャパシタが形成される前記第２グループの開口部の幅が広くなるように、前記第３層間絶縁膜を選択的にエッチングして前記第１導電膜及び第１キャパシタをそれぞれ露出させる複数の第２グループの開口部を形成するステップと、
前記第２導電膜が形成される前記第２グループの開口部を十分に埋め込むと同時に、前記第２キャパシタが形成される前記第２グループの開口部のプロファイル（ｐｒｏｆｉｌｅ）に沿って、前記第２キャパシタの第３電極及び前記第２導電膜を形成するための第３物質膜を蒸着するステップと、
前記第３物質膜上に第２誘電体膜を蒸着するステップと、
前記第２誘電体膜上に前記第２キャパシタの第４電極を形成するための第４物質膜を蒸着するステップと、
前記第３層間絶縁膜が露出するように前記第４物質膜、前記第２誘電体膜、及び前記第３物質膜を除去して平坦化させるステップとを含むことを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記複数の第１グループの開口部を形成するための第１マスクパターンと前記複数の第２グループの開口部を形成するための第２マスクパターンとは互いに逆配置（ｉｎｖｅｒｓｅｄ  ｄｉｓｐｏｓｉｔｉｏｎ）であることを特徴とする請求項９または請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記平坦化させるステップは、エッチバック工程または化学機械的研磨（ＣＭＰ）工程で行なうことを特徴とする請求項９または請求項１０に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記第１キャパシタ及び前記第２キャパシタは、その上面形状が円形または多角形であることを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記第１導電膜及び前記第２導電膜は、その上面形状が円形または多角形であることを特徴とする請求項７に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、半導体メモリ素子のキャパシタとその形成方法に関する。
【背景技術】
【０００２】
半導体素子のセルサイズの微細化に伴い、必要な電荷貯蔵容量を確保するために、多様な方向に技術開発がなされている。その１つの方法がキャパシタの形状を３次元構造として形成する方法であり、こうした３次元形状のキャパシタの代表例にコンケーブ（Ｃｏｎｃａｖｅ）構造のキャパシタがある（例えば、特許文献１参照）。
【０００３】
また、キャパシタの幅はデザインルールによるキャパシタ形成の減少に従い狭くなるのに対して、限定された幅内で最大限の電荷貯蔵容量を確保するために、キャパシタの垂直高さは次第に増加する傾向にあり、こうした高さの増大により様々な問題が発生する。
【０００４】
図１乃至図４は、従来技術に係る半導体素子のキャパシタの形成工程を説明するための工程図であって、これを参照して従来のキャパシタの形成工程を説明する。
図１乃至図４の工程図において、各図の（Ａ）は上面図を示しており、各図の（Ｂ）は各図の（Ａ）のそれぞれＡ−Ａ’線に沿った断面図である。
【０００５】
まず、図１に示すように、トランジスタなどの半導体素子をなすための複数の要素が形成された基板１に第１層間絶縁膜上１０を形成し、そしてそれをエッチングして複数のプラグ１１を形成する。
【０００６】
ここで、各々のプラグ１１は、基板１に形成されたソース／ドレインといった不純物接合層、またはコンタクトパッドなどとコンタクトされ、キャパシタの下部電極と電気的に接続されるコンタクトプラグであって、通常ポリシリコン膜にて形成される。
【０００７】
次に、プラグ１１を含む構造体全面に第２層間絶縁膜１２を形成する。第２層間絶縁膜１２はＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜またはＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜などの通常のシリコン酸化膜ベースの物質膜を用いる。
【０００８】
図１の（Ａ）において、上面上円形の４つのプラグ１１が格子状に配列され、その上部に層間絶縁膜１２が形成されている。
ここで、プラグ１１は示された円形に限らず、四角形や多角形または楕円形など様々な形態に形成され得る。
【０００９】
次に、図２に示すように、第２層間絶縁膜１２上にキャパシタの下部電極が形成されるためのキャパシタコンタクト孔を定義（ｄｅｆｉｎｅ）するためのフォトレジストパターン１３を形成する。
フォトレジストパターン１３は、図２の（Ａ）に示すように、円形の４つのプラグ１１の上部にそれぞれプラグ１１より幅が広く第２層間絶縁膜１２を開口させるように形成する。ここではフォトレジストパターン１３が第２層間絶縁膜１２を楕円形に開口させる形状を有している。
【００１０】
次に、図３に示すように、フォトレジストパターン１３をエッチングマスクとして第２層間絶縁膜１２をエッチングしてプラグ１１を露出させる開口部、すなわち、キャパシタコンタクト孔１４を形成する。
この場合、エッチングされた第２層間絶縁膜１２のプロファイル（ｐｒｏｆｉｌｅ）は第２層間絶縁膜１２の厚さが薄いとき、ある程度垂直に形成し得るが、半導体素子が集積化されるにつれ、コンタクト孔１４の大きさは小さくなるため、第２層間絶縁膜１２の高さはさらに高くなる。
【００１１】
従って、第２層間絶縁膜１２のエッチングプロファイルは、一定の勾配を持つようになり、特にコンタクト孔の下部１４ｂに行くほどより大きい勾配を形成するようになる。結局、初期にコンタクト孔の大きさとして予想した容量よりも小さな容量を持つようになり、よって第２層間絶縁膜１２の厚さをさらに厚くして、難易度のより高い工程でコンタクト孔を形成しなければならない。また、第２層間絶縁膜１２を厚く形成し続ける場合、基本的に持っている勾配のため、コンタクト孔の上部１４Ａはある程度形成されても下部１４Ｂが狭くなって、プラグ１１と接続できない場合も発生する。
【００１２】
図３の（Ａ）を参照すると、コンタクト孔の上部では図面符号１４Ａのように、プラグ１１より大きい幅で第２層間絶縁膜１２がエッチングされて開口され、コンタクト孔の下部では勾配を持つエッチングプロファイルによって図面符号１４Ｂのようにプラグ１１より小さい幅で第２層間絶縁膜１２がエッチングされて開口されている。
【００１３】
次に、図４に示すように、キャパシタコンタクト孔１４が形成された構造体全面に下部電極用導電膜１５と誘電体膜１６及び上部電極用導電膜１７を順次に蒸着する。
一方、図に示していないが、後続する工程で下部電極用導電膜１５と誘電体膜１６及び上部電極用導電膜１７をパターンニングして上部電極／誘電体膜／下部電極構造のキャパシタを形成する。
【００１４】
プラグ１１と下部電極用導電膜１５との間にはオーミックコンタクトと下部電極物質の基板１への拡散を防止するための拡散バリヤ膜を含むが、図面を簡略化するために省略しており、バリヤ膜は通常Ｔｉ／ＴｉＳｉ２／ＴｉＮ構造を持ったものを用いる。
上述したように、キャパシタコンタクト孔の上部に比べて狭くなった下部によってキャパシタの電荷貯蔵容量は意図したよりも減少する。
【００１５】
一方、こうした容量の減少を防止するために、キャパシタコンタクト孔の大きさをさらに大きくして第２層間絶縁膜の厚さを相対的に減らすこともできる。しかし、この場合、コンタクト孔同士の距離が短くなるため、各コンタクト孔の大きさをさらに拡張するスペースがなくなる。また、無理してより大きいコンタクト孔を形成しようとすると、図４に示す隣接するコンタクト孔間の絶縁膜の厚さＤが薄くなり、一部では絶縁膜が貫通されるか、リーケージ（Ｌｅａｋａｇｅ）が大きくなるという問題が発生する。
【００１６】
【特許文献１】特開２００２−１４１４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、本発明は上記従来の半導体メモリ素子及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、キャパシタの電荷貯蔵容量を増加させることができる半導体メモリ素子を提供することにある。
【００１８】
また、本発明の他の目的は、キャパシタ絶縁膜の厚さを増加させず、キャパシタコンタクト孔の大きさを向上させて電荷貯蔵容量を増加させることができる半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するためになされた本発明による半導体メモリ素子は、基板上に形成された第１層間絶縁膜上に形成され配置された複数のプラグと、前記複数のプラグを含む構造物上に形成された第２層間絶縁膜と、前記第２層間絶縁膜を貫通して前記複数のプラグの内の第１グループのプラグに電気的に接続されるよう形成された第１導電膜と、前記第２層間絶縁膜を貫通して前記複数のプラグの内の前記第１グループのプラグに隣接する第２グループのプラグ上に形成され、前記第２層間絶縁膜と前記第１導電膜とを同一平面レベルに平坦化させる第１キャパシタと、前記第１キャパシタ及び前記第１導電膜を含む構造物上に形成された第３層間絶縁膜と、前記第１導電膜を含む構造物上に前記第３層間絶縁膜を貫通して前記第１導電膜と電気的に接続されるよう形成された第２キャパシタと、前記第３層間絶縁膜を貫通して前記第１キャパシタに電気的に接続され、前記第２キャパシタと前記第３層間絶縁膜とを同一平面レベルに平坦化させる第２導電膜とを含むことを特徴とする。
【００２０】
また、上記目的を達成するためになされた本発明による半導体メモリ素子の製造方法は、基板上に形成された第１層間絶縁膜上に複数のプラグを形成するステップと、前記複数のプラグ含む構造物上に第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜を貫通して前記複数のプラグの内の第１グループのプラグに電気的に接続された第１導電膜を形成するステップと、前記第２層間絶縁膜を貫通して前記複数のプラグの内の前記第１グループのプラグに隣接する第２グループのプラグ上に形成し、前記第２層間絶縁膜と前記第１導電膜とを同一平面レベルに平坦化させる第１キャパシタを形成するステップと、前記第１キャパシタ及び前記第１導電膜を含む構造物上に第３層間絶縁膜を形成するステップと、前記第１導電膜を含む構造物上に前記第３層間絶縁膜を貫通して前記第１導電膜と電気的に接続されるように第２キャパシタを形成するステップと、前記第３層間絶縁膜を貫通して前記第１キャパシタに電気的に接続され、前記第２キャパシタと前記第３層間絶縁膜とを同一平面レベルに平坦化させる第２導電膜を形成するステップとを含むことを特徴とする。
【００２１】
本発明は上述したように、キャパシタの電荷貯蔵容量を増加させるために、キャパシタ絶縁膜の垂直厚さを増加させることによって発生する問題点を解決するために下記の３つの観点から接近した。
第１に、キャパシタ絶縁膜の厚さが薄ければ、キャパシタコンタクト孔を形成のためのエッチング過程において従来の急な勾配の増加をある程度解決し、勾配が緩やかでほぼ垂直に近いエッチングプロファイルを得ることができる。
第２に、キャパシタコンタクト孔間の距離が近い構造において１つのコンタクト孔を小さくすると、隣接するキャパシタコンタクト孔の大きさを増加させることができる。
第３に、下部電極や上部電極の蒸着によってコンタクト孔の大きさと蒸着厚さなどを調節すると、そのコンタクト孔をギャップ−フィル（Ｇａｐ−ｆｉｌｌ）特性での問題なしに埋め込むことができる。
【００２２】
以上３つの観点を総合して実際の工程に適用する。すなわち、１つのキャパシタコンタクト孔を小さくし、隣接するキャパシタコンタクト孔は大きく作る。この場合、大きく形成されたキャパシタコンタクト孔では第１キャパシタを大きく形成する。こうすることで、隣接するキャパシタコンタクト孔を大きくすることができ、第１キャパシタ絶縁膜の厚さを薄くすることができるので、電荷貯蔵容量を増加させることができる。
また、１つのキャパシタコンタクト孔は下部電極物質で埋め込まれているが、薄い蒸着厚さを有する第２キャパシタ絶縁膜を蒸着し、第１キャパシタの上部はギャップ−フィルの特性に問題が発生しない程度に非常に小さく開口させ、他のキャパシタコンタクト孔に下部電極物質が埋め込まれた部分では大きいキャパシタコンタクト孔を形成した後、第２キャパシタを形成する。
【００２３】
このように、隣接する２つのキャパシタを形成するにあたって、２階構造に形成し、この場合、これらの各キャパシタコンタクト孔を大きくし、絶縁膜の厚さを薄くすることができるため、電荷貯蔵容量を増加させると同時に絶縁膜の厚さの増加による諸問題を解決できる。
さらに、上述した２階構造のみならず、３階以上の多層構造も形成可能である。
【発明の効果】
【００２４】
集積度が増加すると、キャパシタの下部面積を確保できないため、絶縁膜の厚さを厚くしなければならないが、こうした工程は絶縁膜の厚さを厚くするほどエッチング工程の難易度は増加し、収率も低くなる。本発明のように、２重または３重以上のキャパシタ構造を形成して絶縁膜の厚さを減少させることができ、各キャパシタの大きさを増加させることができるため、絶縁膜の厚さが薄くても所望のキャパシタの電荷貯蔵容量を得ることができるという効果がある。
【００２５】
通常、低い電荷貯蔵容量を補償するためには、フォトエッチング工程で確保できる最大限の大きさにキャパシタコンタクト孔を形成するが、この場合にはキャパシタコンタクト孔間の距離が短くなり、電流漏洩及び所望しない寄生容量が増加する。しかし、本発明を適用する場合、キャパシタとキャパシタとの間の距離を広くとれ、また、互いに上下に分布しているので、寄生容量を大きく減らすことができるという効果がある。
【００２６】
例えば、本実施例の２階構造のキャパシタ構造を形成する場合、各キャパシタコンタクト孔を形成するためのマスク工程に用いられるレティクルの模様は逆位置に配置されており、それ以外の大きさは同じであるため、別途のレティクルを作る必要がなく、追加費用が発生しないという効果がある。
【００２７】
よって、追加費用なしに寄生容量（Ｐａｒａｓｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）を減少させ、電荷貯蔵容量を増加させることができるため、窮極には半導体メモリ素子の収率及び生産性を向上させることができるという優れた効果が期待できる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明に係る半導体メモリ素子及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例】
【００２９】
図５は本発明の一実施例に係る半導体メモリ素子を示す上面図及び断面図である。
より詳細には、図５の（Ａ）は上面図であり、図２の（Ｂ）は図２の（Ａ）のＢ−Ｂ’線に沿った断面図である。
【００３０】
図５を参照すると、トランジスタなどの半導体素子をなすための複数の要素が形成された基板２上に形成された第１層間絶縁膜２０上にキャパシタコンタクトのための複数のプラグ２１が一定間隔でエッチングにより形成配置され、その上部に第２層間絶縁膜２２が形成されている。第２層間絶縁膜２２を貫通して複数のプラグ２１の内の第１グループのプラグ２１Ａに電気的に接続された第１導電膜２６Ｃが形成され、第２層間絶縁膜２２を貫通して複数のプラグ２１のうちの第１グループのプラグ２１Ａに隣接する第２グループのプラグ２１Ｂに電気的に接続するように第１キャパシタＣＡＰ１が形成されている。第２層間絶縁膜２２と第１導電膜２６Ｃ及び第１キャパシタＣＡＰ１はその上面部が同一平面レベルに平坦化されている。
【００３１】
第１導電膜２６Ｃと第１キャパシタＣＡＰ１を含む全体構造の上部に第３層間絶縁膜２９が形成され、第３層間絶縁膜２９を貫通して第１導電膜２６Ｃ上に第１導電膜２６Ｃと電気的に接続するように第２キャパシタＣＡＰ２が形成され、第３層間絶縁膜２９を貫通して第１キャパシタＣＡＰ１に電気的に接続する第２導電膜３３Ｃが形成される。第３層間絶縁膜２９と第２導電膜３３Ｃ及び第２キャパシタＣＡＰ２はその上面部が同一平面レベルに平坦化されている。
【００３２】
ここで、第１キャパシタＣＡＰ１は第２層間絶縁膜２２がエッチングされて形成された開口部を介して第２プラグ２１Ｂと接続された第１電極２６Ｂ、第１電極２６Ｂ上に形成された第１誘電体膜２７Ｂ、及び第１誘電体膜２７Ｂ上に形成された第２電極２８Ｂからなり、第２キャパシタＣＡＰ２は第３層間絶縁膜２９がエッチングされて形成された開口部を介して第１導電膜２６Ｃと接続された第３電極３３Ｂ、第３電極３３Ｂ上に形成された第２誘電体膜３４Ｂ、及び第２誘電体膜３４Ｂ上に形成された第４電極３５Ｂとからなる。
好ましくは、第１電極２６Ｂと第１導電膜２６Ｃは同じ材質の膜からなり、第３電極３３Ｂと第２導電膜３３Ｃは同じ材質の膜からなる。
【００３３】
第１導電膜２６Ｃの幅は第１キャパシタＣＡＰ１の幅に比べて相対的に狭く、ギャップ−フィル不良が発生しないように下部の第１プラグ２１Ａと電気的に接続できる程度の幅を維持すればよい。従って、隣接する第１キャパシタＣＡＰ１の幅は相対的に広くすることができる。
また、第２導電膜３３Ｃの幅は第２キャパシタＣＡＰ２の幅に比べて相対的に狭く、ギャップ−フィル不良が発生しないように下部の第１キャパシタＣＡＰ１と電気的に接続できる程度の幅を維持すればよい。従って、隣接する第２キャパシタＣＡＰ２の幅は相対的に広くすることができる。
【００３４】
ここで、２キャパシタ間の距離「Ｄ」は非常に狭くなるが、実際の工程では勾配プロファイルの発生を予測した場合、これに対するスペースが「Ｅ」となるため、実際に２つのキャパシタの間には「Ｄ＋Ｅ」の距離を維持できる。
このように、狭いスペースで隣接する２つのキャパシタＣＡＰ１、ＣＡＰ２の大きさを最大に確保できるため、第２層間絶縁膜２２の蒸着厚さを薄くすると同時に所望の電荷貯蔵容量を確保できる。さらに、第２層間絶縁膜２２の厚さが薄いため、第１キャパシタＣＡＰ１を形成する間にエッチングプロファイルによる傾斜が発生する現象をある程度は防止することができる。
【００３５】
また、図５の（Ａ）では第１キャパシタＣＡＰ１と第２キャパシタＣＡＰ２と第１導電膜２６Ｃ及び第２導電膜３３Ｃの上面形状がいずれも円型または楕円型に記載されているが、これらの上面形状はこうした円形以外に四角形または八角形などの多角形でも形成することは可能である。
【００３６】
ここで、第１及び第２キャパシタＣＡＰ１、ＣＡＰ２の第１〜第４電極２６Ｂ、２８Ｂ、３３Ｂ、３５Ｂと、第１及び第２導電膜２６Ｃ、３３Ｃは、いずれもＰｔ、Ｒｈ、Ｒｕ、Ｉｒ、Ｏｓ、Ｐｄ、ＰｔＯｘ、ＲｈＯｘ、ＲｕＯｘ、ＩｒＯｘ、ＯｓＯｘ、ＰｄＯｘ、ＣａＲｕＯ３、ＳｒＲｕＯ３、ＢａＲｕＯ３、ＢａＳｒＲｕＯ３、ＣａＩｒＯ３、ＳｒＩｒＯ３、ＢａＩｒＯ３、（Ｌａ、Ｓｒ）ＣｏＯ３、Ｃｕ、Ａｌ、Ｔａ、Ｍｏ、Ｗ、Ａｕ、Ａｇ、ＷＳｉｘ、ＴｉＳｉｘ、ＭｏＳｉｘ、ＣｏＳｉｘ、ＮｏＳｉｘ、ＴａＳｉｘ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＴａＳｉＮ及びＴａＡｌＮからなる群から選択されるいずれか１つの物質または上記した物質の混合物からなる。
【００３７】
また、第１及び第２誘電体膜２７Ｂ、３４Ｂは、ＢＳＴ（Ｂａｒｉｕｍ  Ｓｔｒｏｎｔｉｕｍ  Ｔｉｔａｎａｔｅ）またはＴａ２Ｏ５などの高誘電体、またはＰＺＴ（Ｌｅａｄ  Ｚｉｒｃｏｎａｔｅ  Ｔｉｔａｎａｔｅ）、ＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂｉｓｍｕｔｈ  Ｔａｎｔａｌａｔｅ）、ＳＢＴＮ（Ｓｔｒｏｎｔｉｕｍ  Ｂｉｓｍｕｔｈ  Ｔａｎｔａｌｕｍ  Ｎｉｏｂａｔｅ）またはＢＬＴ（Ｂｉｓｍｕｔｈ  Ｌａｎｔｈａｕｍ  Ｔｉｔａｎａｔｅ）などの強誘電体物質から形成することができる。
【００３８】
以下、上述した図５の半導体メモリ素子の製造工程をより詳細に説明する。
図６乃至図１４は、本発明の実施例に係る半導体素子のキャパシタ形成工程を説明するための工程図であって、これらを参照してキャパシタの形成工程を説明する。
ここで、図６乃至図１４の工程図において、各図の（Ａ）は上面図を示しており、各図の（Ｂ）は各図の（Ａ）をそれぞれＢ−Ｂ’線に沿った断面図である。
【００３９】
まず、図６に示すように、トランジスタなどの半導体素子をなすための複数の要素が形成された基板２上に第１層間絶縁膜上２０を形成し、第１層間絶縁膜上２０上に一定間隔を有する複数のプラグ２１を形成する。
ここで、プラグ２１は、基板２に形成されたソース／ドレインなどの不純物接合層またはコンタクトパッドなどとコンタクトされ、キャパシタの下部電極と電気的に接続するコンタクトプラグであって、通常ポリシリコン膜を用いる。
【００４０】
次に、複数のプラグ２１が形成された構造体全面に層間絶縁用の第２層間絶縁膜２２を形成する。第２層間絶縁膜２２はＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜またはＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜などの通常のシリコン酸化膜ベースの物質膜を用いることが好ましい。
図６の（Ａ）において、上面上円形の４つのプラグ２１が格子状に配列され、その上部に第２層間絶縁膜２２が形成される。
ここで、プラグ２１は示した円形または楕円形のみならず、四角形や八角形といった、多角形などの多様な形態で形成することが可能である。
【００４１】
次に、図７に示すように、第２層間絶縁膜２２上にキャパシタコンタクト孔を定義するためのフォトレジストパターン２３を形成する。
フォトレジストパターン２３は、図７の（Ａ）に示すように、円形の狭い幅（下部のプラグ２１Ａより小さいか、ほぼ同じ大きさ）を有し、対角線方向に位置して後述する第１導電膜を形成するための「Ｄ１」の領域を定義する部分と、「Ｄ１」より広い幅（下部のプラグ２１Ｂより広い大きさ）を有し、対角線方向に位置して後述する第１キャパシタを形成するための「Ｃ１」の領域を定義する部分とを有する。
ここでは、フォトレジストパターン２３は第２層間絶縁膜２２を円形又は楕円状に開口する形状を有する。
【００４２】
次に、図８に示すように、フォトレジストパターン２３をエッチングマスクにより第２層間絶縁膜２２をエッチングしてプラグ２１を露出させる開口部、すなわち、第１キャパシタコンタクト孔２４と第１導電膜形成用の開口部２５を同時に形成する。
この場合、第１キャパシタコンタクト孔２４の幅を広くすることができ、第２層間絶縁膜２２の蒸着厚さを従来のように厚くする必要がないので、エッチングされた第２層間絶縁膜２２のプロファイルは比較的垂直に近い形状を有する。
【００４３】
すなわち、図８の（Ａ）を参照すると、第１キャパシタコンタクト孔２４の上部２４Ａと下部２４Ｂの大きさにほとんど差がなく、また上部２４Ａと下部２４Ｂのいずれもプラグ２１より大きいため、コンタクトオープンの欠陥を最小化できる。
また、第１キャパシタコンタクト孔２４の幅を広くしても隣接する所ではキャパシタコンタクト孔が形成されず、第１キャパシタコンタクト孔２４よりその幅が狭い開口部２５が形成されるため、隣接する領域に大きく影響しない。
ここで、開口部２５の幅は、第２層間絶縁膜２２の厚さを考慮して、後述する伝導性物質を蒸着するとき、ギャップ−フィル（Ｇａｐ−ｆｉｌｌ）特性での問題で不良が発生しない程度の大きさを維持すればよい。
【００４４】
次に、図９を参照すると、第１キャパシタの第１電極（例えば、下部電極）及び第１導電膜をなす第１物質膜２６Ａを蒸着して開口部２５を十分に埋め込み、また、第１キャパシタコンタクト孔２４のプロファイルに沿って蒸着形成する。次に、第１物質膜２６Ａ上に第１誘電体膜２７Ａを蒸着した後、誘電体膜２７Ａ上に第１キャパシタの第２電極（例えば、上部電極）をなす第２物質膜２８Ａを蒸着する。
図９は第１キャパシタの第２電極用の第２物質膜２８Ａが全面に蒸着された状態の工程断面及び上面を示している。これらの膜の材質は図５で記載した物質の中から選択する。
【００４５】
次に、図１０に示すように、第２層間絶縁膜２２の上面が露出するように第２物質膜２８Ａ、第１誘電体膜２７Ａ、及び第１物質膜２６Ａを除去して平坦化工程を行ない、第２層間絶縁膜２２を貫通してそれぞれ下部のプラグ２１に電気的に接続され、互いに同一平面に平坦化された第１導電膜２６Ｃと第１キャパシタＣＡＰ１を形成する。平坦化工程にはＣＭＰ工程またはエッチバック工程を適用することができる。
ここで、図面符号２６Ｂは第１キャパシタＣＡＰ１の第１電極を、２７Ｂは第１誘電体膜を、２８Ｂは第２電極をそれぞれ示す。
【００４６】
次に、図１１に示すように、平坦化された第１キャパシタＣＡＰ１と第１導電膜２６Ｃが平坦化され形成された後、その上面全面に層間絶縁用の第３層間絶縁膜２９を蒸着する。第３層間絶縁膜２９は、第２層間絶縁膜２２と同様のＴＥＯＳ膜またはＨＤＰ酸化膜などの通常のシリコン酸化膜ベースの物質膜を用いることが好ましい。
【００４７】
次に、図１２に示すように、第３層間絶縁膜２９上に第２キャパシタが形成されるキャパシタコンタクト孔を定義するためのフォトレジストパターン３０を形成する。
フォトレジストパターン３０は、図１２の（Ａ）に示すように、円形の狭い幅（下部のプラグ２１Ｂより小さいか、ほぼ同じ大きさ）を有し、対角線方向に位置して第１キャパシタＣＡＰ１の第２電極２８Ｂと電気的に接続される第２導電膜を形成するための「Ｄ２」の領域を定義する部分と、それより広い幅（下部のプラグ２１Ａより広い大きさ）を有し、対角線方向に位置して後述する第２キャパシタを形成するための「Ｃ２」の領域を定義する部分とを有する。
ここでは、フォトレジストパターン３０は第３層間絶縁膜２９を円形又は楕円状に開口する形状を有する。
【００４８】
次に、図１３に示すように、フォトレジストパターン３０をエッチングマスクとして第３層間絶縁膜２９をエッチングして第１導電膜２６Ｃと第１キャパシタＣＡＰ１の第２電極２８Ｂをそれぞれ露出させる開口部、すなわち、第２キャパシタコンタクト孔３２と第２導電膜形成用の開口部３１を同時に形成する。
このとき、第２キャパシタコンタクト孔３２の幅を広くすることができ、第３層間絶縁膜２９の蒸着厚さを従来のように厚くする必要がないので、エッチングされた第３層間絶縁膜２９のプロファイルは比較的垂直に近い形状を有する。
【００４９】
すなわち、図１３の（Ａ）を参照すると、第２キャパシタコンタクト孔３２の上部３２Ａと下部３２Ｂの大きさにほとんど差がなく、また上部３２Ａと下部３２Ｂのいずれも下部の第１導電膜２６Ｃよりその幅が大きいため、コンタクトオープンの欠陥は発生しない。
また、第２キャパシタコンタクト孔３２の幅を広くしても隣接する所ではキャパシタコンタクト孔が形成されず、第２キャパシタコンタクト孔３２よりその幅が狭い開口部３１が形成されるので、隣接する領域に大きく影響しない。
ここで、開口部３１の幅は、第３層間絶縁膜２９の厚さを考慮して後述する伝導性物質を蒸着するとき、ギャップ−フィル特性での問題で不良が発生しない程度の大きさを維持すればよい。
【００５０】
次に、図１４を参照すると、第２キャパシタの第３電極（例えば、下部電極）及び第２導電膜をなす第３物質膜３３Ａを蒸着して開口部３１を十分に埋め込み、また、第２キャパシタコンタクト孔３２のプロファイルに沿って蒸着形成する。次に、第３物質膜３３Ａ上に第２誘電体膜３４Ａを蒸着した後、第２誘電体膜３４Ａ上に第２キャパシタの第４電極（例えば、上部電極）をなす第４物質膜３５Ａを蒸着する。
図１４は第２キャパシタの第４電極用の第４物質膜３５Ａが全面に蒸着された状態の工程断面及び上面を示している。これらの膜の材質は図５で記載した物質の中から選択する。
【００５１】
次に、第３層間絶縁膜２９の上面が露出するように第４物質膜３５Ａ、第２誘電体膜３４Ａ、及び第３物質膜３３Ａを除去して平坦化工程を行ない、第３層間絶縁膜２９を貫通してそれぞれ第１キャパシタＣＡＰ１の第２電極２８Ｂと第１導電膜２６Ｃに電気的に接続され、互いに同一平面に平坦化された第２導電膜３３Ｃと第２キャパシタＣＡＰ２を形成する。平坦化工程にはＣＭＰ工程またはエッチバック工程を適用することができる。
【００５２】
上述した図２はこうした第１及び第２キャパシタＣＡＰ１、ＣＡＰ２が形成された工程図を示しており、ここにおける図面符号３３Ｂは第２キャパシタＣＡＰ２の第３電極を、３４Ｂは第２誘電体膜を、３５Ｂは第４電極をそれぞれ示す。
【００５３】
図１５は、第１キャパシタ及び第１導電膜形成の領域を定義するためのレティクルを示す平面図である。すなわち、上述した図７のフォトレジストパターン２３を形成するための露光工程時に図１５の（Ａ）のようなレティクルを用いることができる。そして、上述した図１２のフォトレジストパターン３０を形成するための露光工程時に図１５の（Ｂ）のようなレティクルを用いることができ、図１５の（Ｂ）と図４の（Ａ）とは互いに逆配置（ｉｎｖｅｒｓｅｄ  ｄｉｓｐｏｓｉｔｉｏｎ）されたものであって、別途のレティクルを作らず図７の工程で用いたレティクルを逆にして用いることが可能である。
【図面の簡単な説明】
【００５４】
【図１】従来技術に係る半導体素子のキャパシタ形成工程を説明するための工程図である。
【図２】従来技術に係る半導体素子のキャパシタ形成工程を説明するための工程図である。
【図３】従来技術に係る半導体素子のキャパシタ形成工程を説明するための工程図である。
【図４】従来技術に係る半導体素子のキャパシタ形成工程を説明するための工程図である。
【図５】本発明の実施例に係る半導体メモリ素子を示す上面及び断面図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図６】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図７】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図８】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図９】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図１０】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図１１】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図１２】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図１３】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図１４】本発明の実施例に係る半導体メモリ素子のキャパシタ形成工程を説明するための工程図である。（Ａ）は上面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面図である。
【図１５】第１キャパシタ及び第１導電膜の形成領域を定義するためのレティクルを示す平面図である。
【符号の説明】
【００５５】
２          基板
２０        第１層間絶縁膜
２１        プラグ
２１Ａ      第１グループのプラグ
２１Ｂ      第２グループのプラグ
２２        第２層間絶縁膜
２６Ｂ（２６Ａ）    第１電極（第１物質膜）
２６Ｃ（２６Ａ）    第１導電膜（第１物質膜）
２７Ｂ（２７Ａ）    第１誘電体膜
２８Ｂ（２８Ａ）    第２電極（第２物質膜）
ＣＡＰ１    第１キャパシタ
２９        第３層間絶縁膜
３３Ｂ（３３Ａ）    第３電極（第３物質膜）
３３Ｃ（３３Ａ）    第２導電膜（第３物質膜）
３４Ｂ（３４Ａ）    第２誘電体膜
３５Ｂ（３５Ａ）    第４電極（第４物質膜）
ＣＡＰ２    第２キャパシタ
【図１】
2004235616.tif 000003
【図２】
2004235616.tif 000004
【図３】
2004235616.tif 000005
【図４】
2004235616.tif 000006
【図５】
2004235616.tif 000007
【図６】
2004235616.tif 000008
【図７】
2004235616.tif 000009
【図８】
2004235616.tif 000010
【図９】
2004235616.tif 000011
【図１０】
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【図１１】
2004235616.tif 000013
【図１２】
2004235616.tif 000014
【図１３】
2004235616.tif 000015
【図１４】
2004235616.tif 000016
【図１５】
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