(57)【要約】【課題】スイッチ回路装置またはスイッチ回路装置に用いるＦＥＴの製造方法においては、ゲート抵抗を低減するためゲート金属層は厚く設けられており、特に最上層のＡｕは、蒸着後、ＧａＡｓ基板まで達する場合があった。このためゲート電極を埋めこむ熱処理でＡｕ層が基板に拡散して動作層の電流経路を狭め、ＯＮ抵抗値が高くなる問題があった。【解決手段】ゲート金属層の最上層となるＡｕ層の膜厚をゲート金属層の総膜厚の５０％以下となるように蒸着する。これにより、下層のゲート金属層の側面にＡｕ層の一部が付着せず、ＧａＡｓ基板に達することがなくなるので、熱処理による特性の劣化を防げる。【選択図】図２
2004134434.tif 000002
【特許請求の範囲】
【請求項１】
基板表面に設けたチャネル領域にソース電極、ゲート電極およびドレイン電極を設けた少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子用電極パッドと、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子用電極パッドと、前記ＦＥＴにＤＣ電位を印加する端子用電極パッドとからなるスイッチ回路装置において、
前記ゲート電極を形成するゲート金属層はＡｕ層を含む多層金属層であり、前記ゲート金属層の膜厚に対する前記Ａｕ層の膜厚比を５０％以下にすることを特徴とするスイッチ回路装置。
【請求項２】
前記ゲート金属層は、蒸着金属層であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項３】
前記ゲート金属層の最下層はＰｔ層であり、前記ゲート電極の一部が前記チャネル領域表面に埋め込まれることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項４】
前記ＦＥＴは化合物半導体ＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項５】
化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成する工程と、
前記ソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する工程と、
前記動作層上に形成されるＡｕ層を含む多層のゲート金属層の総膜厚に対する前記Ａｕ層の膜厚比を５０％以下に形成してゲート電極および第１電極パッドを形成する工程と、
前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上にパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とを具備することを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記ゲート金属層を付着後、熱処理により前記ゲート電極の一部を前記動作層に埋め込むことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記ゲート金属層は蒸着により形成することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項８】
前記ゲート金属層はリフトオフにより形成することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチ回路装置および化合物半導体装置の製造方法に係り、特にピンチオフ電圧の低減を抑制し、歩留まりを向上できるスイッチ回路装置および化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
以下に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、非特許文献１参照。）。
【０００４】
図９（Ａ）は、ＧａＡｓ　ＦＥＴの概略を示す断面図である。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００５】
図９（Ｂ）は、ＧａＡｓ　ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｄｏｕｂｌｅ　Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００６】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００７】
図１０〜図１３を参照して、かかる化合物半導体スイッチ回路装置のＦＥＴ、各端子となるパッドおよび配線の製造方法の一例を示す。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子に接続する電極パッドはすべて同様の構造である。
【０００８】
図１０に示す如く、ノンドープのＧａＡｓ基板４０上にバッファ層４１と一導電型エピタキシャル層４２を積層して、その後全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。一導電型エピタキシャル層４２による動作層５２に隣接したｎ＋型のソースおよびドレイン領域５６、５７を設けてＦＥＴのチャネル領域４４を形成し、同時に予定のパッド領域下および予定の配線層下にアイソレーション確保のための高濃度領域６０、６１を形成する。図１０では１組のソース、ドレイン領域５６、５７および動作層５２を示しているが実際にはソース領域５６またはドレイン領域５７を共通として複数隣接してＦＥＴのチャネル領域４４を形成している。
【０００９】
更に、基板表面はｎ型エピタキシャル層であるので、チャネル領域４４を他の領域と分離する必要があり、チャネル領域４４以外の基板表面は後の工程で不純物がイオン注入された絶縁化層４５が設けられる。その後、アニール用のシリコン窒化膜を堆積し、絶縁化層４５を活性化させるためのアニールを行う。
【００１０】
次に、図１１に示す如く、レジスト６３のマスクによりソース領域５６およびドレイン領域５７上の窒化膜５３を除去し、前記ソース領域５６およびドレイン領域５７に第１層目の電極としてのオーミック金属層６４を付着し第１ソース電極６５および第１ドレイン電極６６を形成する。
【００１１】
図１２には、ゲート電極９１、第１電極パッド９３および配線層９２を形成する工程を示す。まず図１２（Ａ）では、予定のゲート電極９１、電極パッド９３および配線層９２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極９１、電極パッド９３および配線層９２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極９１部分の動作層５２を露出し、予定の配線層９２および予定の電極パッド９３部分のＧａＡｓを露出する。その後、動作層５２および露出したＧａＡｓに第２層目の電極としてのゲート金属層９０となるＰｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの５層を順次真空蒸着して積層する。
【００１２】
その後リフトオフにより、ゲート電極９１、第１電極パッド９３および配線層９２を形成後、Ｐｔを埋め込む熱処理を施す。これにより、図１２（Ｂ）に示す如く、ゲート電極９１はＧａＡｓとのショットキー接合を保ったまま動作層５２に一部が埋設される。ここで、この場合動作層５２の深さは第１の工程のｎ型エピタキシャル層４２の積層時に、このゲート電極９１の埋め込み分を考慮して、所望のＦＥＴ特性を得られるように深く形成しておく。
【００１３】
更に、図１３（Ａ）（Ｂ）の如く、前記第１ソース電極６５および第１ドレイン電極６６と前記第１電極パッド９３上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２電極パッド７７を形成する。
【００１４】
なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される。
【００１５】
【非特許文献１】
特願２００１−１８２６８７号明細書
【００１６】
【発明が解決しようとする課題】
図１４に、上記スイッチ回路装置のＦＥＴ断面図を示す。図１４（Ａ）は、図１０〜図１３に示すソース電極７５、ドレイン電極７６、ゲート電極９１からなる１組のＦＥＴの断面図であり、図１４（Ｂ）、図１４（Ｃ）はゲート電極９１部分の拡大図である。
【００１７】
従来、ゲート電極９１は、図１４（Ｂ）、（Ｃ）のごとく、例えばＰｔ２００Å／Ｍｏ２００Å／Ｔｉ４００／Ｐｔ８００Å／Ａｕ５０００Åであり、ゲート電極金属９０のトータル膜厚に対するＡｕ層９０ａの蒸着膜厚の比率が５０％を超えていた。これは、主にゲート抵抗を低減するためであり、最上層のＡｕ層９０ａは特に厚く設けられていた。
【００１８】
多層金属層を蒸着で形成する場合、金属蒸着が厚いと、その金属が下層の金属層側面に付着する距離が長くなる。すなわち蒸着膜厚に応じた距離分だけその下層の金属層側面に付着する。そのため、蒸着金属がある一定以上の厚みになると側面に付着した金属がＧａＡｓまで達してしまう。またこの側面に付着する距離は、レジストの厚み、形状、蒸着時に付着した金属の熱によるレジストの変形などの生産バラツキの影響を受けて変動する。
【００１９】
このため、Ａｕ層９０ａ蒸着時に生産バラツキによって下層の金属層側面を覆ってＡｕ層９０ａの一部が付着し、蒸着後にゲート電極金属９０側面のＡｕ層９０ａの一部が動作層５２にまで達する場合があった（図１４（Ｂ））。
【００２０】
後に詳述するが、ゲート電極９１の蒸着金属層の最下層をＰｔとし、このＰｔを基板表面に埋め込むゲート電極９１構造は優れたＲＦ特性を有するため、広くＧａＡｓ　ＭＭＩＣで採用される構造である。しかし、図１４（Ｂ）の状態で、ゲート電極９１を埋め込む熱処理を行うと、図１４（Ｃ）の如く、動作層５２表面に達したＡｕ層９０ａの一部が動作層５２に深く拡散する問題があった。
【００２１】
Ｐｔの場合はある一定時間以上の熱処理を行っても、ＧａＡｓ動作層５２への拡散はある一定以上進まず、製品となった後の経時変化は無いが、Ａｕ拡散領域１００の深さは、蒸着最下層のＰｔ（ＰｔＡｓ２）の拡散深さよりはるかに深くなるため、動作層５２の電流経路を狭め、飽和電流値が低くなり、ＯＮ抵抗値が高くなるという問題があった。
【００２２】
またＡｕはＰｔに比べＧａＡｓに対するバリアハイトが低いため、なおいっそう飽和電流値やＯＮ抵抗値に悪影響を及ぼしていた。さらにＡｕが動作層５２に接触していると、熱が加わるとどこまでも動作層５２に拡散していくため、飽和電流値やＯＮ抵抗値が経時変化を起こすという信頼性上の問題もあった。
【００２３】
一方、図１５の如くゲート電極９１の最下層のＰｔを埋め込まず、Ｔｉで動作層５２表面とショットキー接合を形成するＦＥＴもある。この場合でも、例えばＴｉ４００／Ｐｔ８００Å／Ａｕ５０００Åであり、Ａｕ層９０ａの蒸着膜厚が厚く形成される。このようにゲート電極金属９０トータル膜厚に対するＡｕ層９０ａの蒸着膜厚の比率が５０％を超えていると、生産バラツキによって蒸着後のゲート電極金属９０側面を覆ってＡｕが動作層５２にまで達することがあった。そのため信頼性の問題についてはＰｔ埋め込みによるゲート電極９１を有するＦＥＴと同様に経時変化の問題があった。
【００２４】
例えばＴｉでショットキ接合を形成するゲート電極９１は、埋め込みの工程が無いため生産工程においてはＡｕが拡散することはないが、製品となった後に熱が加わることによりＡｕが拡散され、動作層５２のＡｕ拡散領域１００により信頼性が悪化してしまうような場合である。
【００２５】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、基板表面に設けたチャネル領域にソース電極、ゲート電極およびドレイン電極を設けた少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子用電極パッドと、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子用電極パッドと、前記ＦＥＴにＤＣ電位を印加する端子用電極パッドとからなるスイッチ回路装置において、前記ゲート電極を形成するゲート金属層はＡｕ層を含む多層金属層であり、前記ゲート金属層の膜厚に対する前記Ａｕ層の膜厚比を５０％以下にすることにより解決するものである。
【００２６】
また、前記ゲート金属層は、蒸着金属層であることを特徴とするものである。
【００２７】
また、前記ゲート金属層の最下層はＰｔ層であり、前記ゲート電極の一部が前記チャネル領域表面に埋め込まれることを特徴とするものである。
【００２８】
また、前記ＦＥＴは化合物半導体ＦＥＴであることを特徴とするものである。
【００２９】
第２に、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成する工程と、前記ソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する工程と、前記動作層上に形成されるＡｕ層を含む多層のゲート金属層の総膜厚に対するＡｕ層の膜厚比を５０％以下に形成してゲート電極および第１電極パッドを形成する工程と、前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上にパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とを具備することにより解決するものである。
【００３０】
また、前記ゲート金属層を付着後、熱処理により前記ゲート電極の一部を前記動作層に埋め込むことを特徴とするものである。
【００３１】
また、前記ゲート金属層は蒸着により形成することを特徴とするものである。
【００３２】
また、前記ゲート金属層はリフトオフにより形成することを特徴とするものである。
【００３３】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図８を参照して説明する。
【００３４】
図１は、本発明の化合物半導体装置を示す平面図である。尚、図１の回路図は、図９（Ｂ）に示す回路図と同様であるので、説明は省略する。
【００３５】
図１に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕ）６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１では、パッド金属層と重なるために図示されていない。
【００３６】
各パッド電極および配線層が隣接する部分では、パッド電極及び配線層の下全面または周辺部に不純物領域６０、６１が設けられる。不純物領域６０、６１は、パッド電極または配線層の基板当接部よりはみ出して設けられ、所定のアイソレーションを確保している。
【００３７】
図１で、一点鎖線で囲まれる長方形状の領域が、１つのＦＥＴの基板４０に形成されるチャネル領域４４である。下側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が出力端子ＯＵＴ１に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９がチャネル領域４４上に櫛歯形状に配置されている。
【００３８】
図２には、図１のスイッチ回路装置のＦＥＴの一部の断面図を示す。図２（Ａ）はソース電極７５、ドレイン電極７６、ゲート電極６９を有する１組のＦＥＴの断面図であり、図２（Ｂ）はゲート電極６９部分の拡大断面図である。
【００３９】
図２（Ａ）の如く、基板４０にはｎ型エピタキシャル層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の高濃度領域が設けられ、動作層５２にはゲート電極６９が設けられ、高濃度領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００４０】
ここで、ゲート長Ｌｇは図に示すように、ソース領域とドレイン領域間のチャネル領域４４（動作層５２）にあるゲート電極６９の長さをいい、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは図１に示すように、ソース領域およびドレイン領域に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の長さ（櫛歯の総和）をいい、この場合６００μｍである。
【００４１】
また、図２（Ｂ）の如く、ゲート電極６９は、最下層から、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの多層蒸着金属層であり、Ｐｔ層の一部を動作層に埋め込んだ電極構造である。埋め込みのための熱処理後、もともと最下層にＰｔのあった部分は主にＰｔＧａとなり、ＧａＡｓにＰｔが拡散した部分は主にＰｔＡｓ２となる。ＰｔはＴｉに比べＧａＡｓに対するバリアハイトが高いため、Ｔｉでショットキ接合を形成するＦＥＴに比べＰｔ埋め込みゲートＦＥＴは高い飽和電流値と低いＯＮ抵抗値が得られる。そのためＰｔ埋め込みゲートＦＥＴを用いたスイッチ回路装置は、低いインサーションロス、高いアイソレーション、高い出力電力、低歪み、という優れたＲＦ特性を有する。Ｐｔ埋め込みゲートのゲート電極金属Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕにおいて、Ｍｏは、ゲート工程における熱処理で上層のＰｔがＴｉを通過して最下層のＰｔに到達すると、最下層の埋め込み用のＰｔ厚みに対し、上層のＰｔが供給される結果となり、熱処理後のＰｔ埋め込み深さが、最下層の埋め込み用のＰｔ厚みで設計した深さからさらに深い方向にずれ、その結果動作層が狭まってしまうのを防ぐためのバリアとしての役割を果たす。ここで、ゲート金属層６８とゲート電極６９の厚みは実質同一である。
【００４２】
本発明の特徴は、この図の如く、ゲート金属層６８を構成する最上層のＡｕ層６８ａを、ゲート金属層６８の総膜厚に対して５０％以下の膜厚に設けることにある。
【００４３】
本実施形態におけるゲート金属層６８は、例えば、Ｐｔ２００Å／Ｍｏ２００Å／Ｔｉ１０００／Ｐｔ３００Å／Ａｕ４００Åを順次蒸着したものであり、ゲート金属層６８の総膜厚２１００Åに対するＡｕ層６８ａの膜厚比は１９％となっている。
【００４４】
これにより、生産バラツキがあっても、蒸着後のゲート電極金属６８側面に付着するＡｕ層６８ａの一部が動作層５２に達することがなくなる。これにより、熱処理によるＰｔ埋め込みの工程を行っても、ＡｕがＧａＡｓ動作層５２に拡散することがなく、安定して所定の飽和電流値や、ＯＮ抵抗値が得られるようになる。従って飽和電流値やＯＮ抵抗値のバラツキがなくなり、生産歩留が向上するばかりでなく、製品となった後、特性が経時変化を起こすことも無くなり信頼性が向上する。
【００４５】
また、ゲート金属層６８の膜厚を薄くすることにより、Ａｕなどの材料費を削減できる利点を有する。
【００４６】
スイッチ回路装置に使用するＦＥＴはゲート電極６９とコントロール端子パッドとの間に抵抗１０ＫΩが接続されるため、ゲート電極６９の抵抗は大きくて良く、Ａｕ層６８ａを薄くしても問題は無い。
【００４７】
図３には、本発明の第２の実施形態を示す。図３は、図２（Ｂ）と同様にＦＥＴのゲート電極６９部分の拡大図であり、他の構成要素は、図１および図２と同様であるので説明は省略する。
【００４８】
第２の実施形態は、Ｐｔ埋め込みによるゲート電極６９ではなく、Ｔｉで動作層５２表面とショットキー接合を形成するＦＥＴである。
【００４９】
Ｔｉのゲート電極６９の場合は、ゲート電極金属６８を蒸着した後、熱処理によりＰｔを埋め込む工程が無い。つまり、従来の如くゲート金属層６８側面にＡｕ層６８ａが付着し、その一部がＧａＡｓ動作層５２に達していたとしても、製造工程の中でＡｕがＧａＡｓ動作層５２に拡散することは無い。しかし、製品となった後、熱が加わると動作層５２表面に接触したＡｕはどこまでも動作層５２中に拡散していくため、飽和電流値やＯＮ抵抗値が経時変化を起こす場合がある（図１５参照）。
【００５０】
このような場合でも、本発明の如く、Ａｕ層６８ａをゲート金属層６８の膜厚の５０％以下の膜厚に設けることにより、信頼性について、Ｐｔ埋め込みゲート同様に、経時変化の問題がなくなる。すなわち製品となった後、熱が加わっても、飽和電流値やＯＮ抵抗値が経時変化を起こすことがなくなる。
【００５１】
ゲート金属層６８は、例えばＴｉ１０００／Ｐｔ３００Å／Ａｕ４００Åを順次蒸着したものであり、ゲート金属層６８の総膜厚１７００Åに対するＡｕ層６８ａの膜厚比は２３％程度である。
【００５２】
図４から図８に、本発明の化合物半導体装置の製造方法を説明する。
【００５３】
本発明は、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成する工程と、ソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する工程と、動作層上に形成されるＡｕ層を含む多層のゲート金属層の総膜厚に対するＡｕ層の膜厚比を５０％以下に形成してゲート電極および第１電極パッドを形成する工程と、第１ソースおよび第１ドレイン電極と前記第１電極パッド上にパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とから構成される。
【００５４】
尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、図１に示すスイッチ回路装置を製造する場合、共通入力端子用の電極パッド、第１および第２制御端子用の電極パッド、第１および第２出力端子用の電極パッドはすべて同様に形成される。
【００５５】
本発明の第１の工程は、図４に示す如く、化合物半導体基板上に一導電型の動作層を形成し、該動作層に隣接した一導電型のソースおよびドレイン領域を設けてＦＥＴのチャネル領域を形成することにある。
【００５６】
まず、図４（Ａ）の如く、ＧａＡｓ等で形成されるノンドープの化合物半導体基板４０上に、リークを抑えるためのバッファ層４１を６０００Å程度設ける。このバッファ層４１はノンドープまたは不純物の導入されたエピタキシャル層である。その上にｎ型エピタキシャル層４２（２×１０１７ｃｍ−３、１１００Å）を成長させる。その後全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。
【００５７】
全面にレジスト層５４を設け、予定のソース領域５６、ドレイン領域５７、予定の配線層６２およびパッド領域７０上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５４をマスクとして予定のソース領域５６およびドレイン領域５７、予定の配線層６２および電極パッド７０の下のｎ型エピタキシャル層４２表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に予定のパッド領域７０および配線層６２の下のｎ型エピタキシャル層４２表面に、アイソレーション確保のための高濃度領域６０、６１を形成する。
【００５８】
ソース領域５６およびドレイン領域５７は、ｎ型エピタキシャル層４２による動作層５２に隣接して設けられる。ソース領域５６およびドレイン領域５７、動作層５２をチャネル領域４４と称する。図４では１組のソース、ドレイン領域５６、５７および動作層５２を示しているが実際にはソース領域５６またはドレイン領域５７を共通として複数隣接してＦＥＴのチャネル領域４４を形成している。
【００５９】
また、図４（Ｂ）に示す如く、ＦＥＴ部の動作層５２となるｎ型エピタキシャル層表面にノンドープエピタキシャル層４３を５００Å程度積層してもよい。後に詳述するが、ゲート電極６９形成工程でゲート電極６９を埋め込む場合に、ノンドープエピタキシャル層４３の下端付近までゲート電極６９を埋め込むことにより、寄生容量を抑えたゲート電極６９を形成することができる。ここで、ノンドープエピタキシャル層４３はＧａＡｓでもよいし、ＩｎＧａＰでもよい。
【００６０】
次に、図４（Ｃ）の如く、前記チャネル領域４４および前記高濃度領域６０、６１を除く全面に絶縁化層４５を形成する。基板表面はｎ型エピタキシャル層であるので、チャネル領域４４を他の領域と分離する必要がある。つまり、全面に新たなレジスト層５８を設け、ＦＥＴのチャネル領域４４および配線層下、電極パッド下の高濃度領域６０、６１を除く部分のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとしてＧａＡｓ表面に、ドーズ量１×１０１３ｃｍ−２、加速電圧１００ＫｅＶ程度で不純物（Ｂ＋またはＨ＋）のイオン注入を行う。その後、レジスト層５８を除去して活性化アニールを行う。これにより、ソースおよびドレイン領域５６、５７と高濃度領域６０、６１は活性化され、チャネル領域４４および高濃度領域６０、６１を分離する絶縁化層４５が形成される。
【００６１】
この絶縁化層４５は、電気的に完全な絶縁層ではなく耐圧は有限である。つまり、この上に電極パッドまたは配線層を直接設けると、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する電極または配線層まで到達するとそこで高周波信号の漏れを発生することが考えられる。しかし、電極パッド７０および配線層６２の下のＧａＡｓ表面に、ｎ＋型の高濃度領域６０、６１を設けることにより、配線層６２および電極パッド７０と絶縁化層４５は分離され、絶縁化層４５への空乏層が伸びないので、隣接する電極パッド７０、配線層６２はお互いの離間距離を大幅に近接して設けることが可能となる。
【００６２】
本発明の第２の工程は、図５に示す如く、前記ソース領域５６およびドレイン領域５７に第１層目の電極としてのオーミック金属層６４を付着し第１ソース電極６５および第１ドレイン電極６６を形成することにある。
【００６３】
まず、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定の第１ソース電極６５および第１ドレイン電極６６上にあるシリコン窒化膜５３をＣＦ４プラズマにより除去し、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【００６４】
本発明の第３の工程は、図６から図７に示す如く、動作層５２上に形成されるＡｕ層を含む多層のゲート金属層６８の総膜厚に対するＡｕ層６８ａの膜厚比を５０％以下に形成してゲート電極６９および第１電極パッド７０を形成することにある。
【００６５】
本工程は、本発明の特徴となる工程であり、まず、第１の実施形態を示す。
【００６６】
図６（Ａ）では、予定のゲート電極６９、電極パッド７０および配線層６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、電極パッド７０および配線層６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線層６２および予定の電極パッド７０部分のＧａＡｓを露出する。
【００６７】
予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【００６８】
図６（Ｂ）では、動作層５２および露出したＧａＡｓに第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線層６２および第１電極パッド７０を形成する。
【００６９】
図６（Ｃ）（Ｄ）には、ゲート電極６９部分の拡大図を示す。すなわち、図６（Ｃ）の如く、ＧａＡｓに第２層目の電極としてのゲート金属層６８として、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの５層を順次真空蒸着して積層する。このとき、最上層となるＡｕ層６８ａは、ゲート金属層６８の総膜厚に対して５０％以下の名膜厚となるように蒸着する。尚、ここでゲート金属層６８の膜厚とゲート電極６９の高さは実質同一である。
【００７０】
金属蒸着を厚くすると、その金属が下層の金属層側面に付着する距離が長くなる。すなわち蒸着膜厚に応じた距離分だけその下層の金属層側面に付着する。そのため、蒸着金属がある一定以上の厚みになると側面に付着した金属が動作層５２表面まで達してしまう。またこの側面に付着する距離は、レジストの厚み、形状、蒸着時に付着した金属の熱によるレジストの変形などの生産バラツキの影響を受けて変動する。つまり、ゲート金属層６８のＡｕ層６８ａの厚みを薄くすることで、生産バラツキがあっても動作層５２表面にＡｕが付着することを防ぐものである。
【００７１】
本実施形態では、ゲート金属層６８は例えばＰｔ２００Å／Ｍｏ２００Å／Ｔｉ１０００／Ｐｔ３００Å／Ａｕ４００Åの膜厚となるように、順次蒸着する。ゲート金属層６８の総膜厚２１００Åに対するＡｕ層６８ａの膜厚比は１９％である。
【００７２】
その後リフトオフにより、図６（Ｄ）に示す如ゲート電極６９、第１電極パッド７０および配線層６２を形成後、Ｐｔを埋め込む熱処理を施す。ゲート電極６９はＧａＡｓとのショットキー接合を保ったまま動作層５２に一部が埋設される。ここで、この場合動作層５２の深さは第１の工程のｎ型エピタキシャル層４２の積層時に、このゲート電極６９の埋め込み分を考慮して、所望のＦＥＴ特性を得られるように深く形成しておく。埋め込みのための熱処理後、もともと最下層にＰｔのあった部分は主にＰｔＧａとなり、ＧａＡｓにＰｔが拡散した部分は主にＰｔＡｓ２となる。
【００７３】
動作層５２表面（例えば表面から５００Å程度）は、自然空乏層が発生したり、結晶が不均一な領域であるなどで電流が流れず、チャネルとしては有効でない。ＰｔはＴｉに比べＧａＡｓに対するバリアハイトが高いため、その理由だけでＴｉでショットキ接合を形成するＦＥＴに比べＰｔ埋め込みゲートＦＥＴは高い飽和電流値と低いＯＮ抵抗値が得られるが、それ以外にＰｔ埋め込みゲートＦＥＴの特長としてゲート電極６９の一部を動作層５２に埋め込むことにより、ゲート電極６９直下の電流の流れる部分がチャネル領域４４表面から下がる。すなわち動作層５２は予め所望のＦＥＴ特性が得られるようにゲート電極６９の埋設分を考慮して深く形成されているため、表面自然空乏層領域から離れ、結晶が良好な低抵抗領域を電流が流れるようなチャネル領域４４の設計となっている。具体的には飽和電流値、ＯＮ抵抗値や高周波歪み特性がＴｉゲートＦＥＴに比べ大幅に改善される。
【００７４】
従来では、ゲート抵抗を低減する目的から、最上層のＡｕ層６８ａは厚く設けられていた。このため、Ａｕ層６８ａ蒸着時に生産ばらつきにより、下層の金属層側面に付着したＡｕ層６８ａの一部がＧａＡｓ基板まで達する場合があり、埋め込みのための熱処理において、側面のＡｕがＧａＡｓ動作層に深く拡散する問題があった。
【００７５】
しかし、本実施形態の如く、例えばゲート金属層２１００Åに対してＡｕ層の膜厚を４００Å程度と、ゲート金属層６８の総膜厚に対して５０％以下にＡｕ層６８ａを蒸着することにより、側面を多うＡｕ層６８ａの一部が動作層表面に達することがなくなり、ＧａＡｓ動作層への拡散を防ぐことができる。
【００７６】
ゲート金属層６８の埋め込みにより、図７（Ａ）の如く、ゲート電極６９、配線層６２、第１電極パッド７０もその一部が基板表面に埋め込まれる。
【００７７】
また、本発明の第１の工程でも述べた通り、図７（Ｂ）の如く、ｎ型エピタキシャル層４２の上にＧａＡｓまたはＩｎＧＡＰのノンドープエピタキシャル層４３を積層しても良い。実際にＦＥＴとして動作する部分はゲート電極６９と動作層５２が接触した部分であるので、ゲート電極６９を埋め込んだ場合にその側壁は寄生容量の増加部分となってしまう。そのためノンドープエピタキシャル層４３を設けてその下端付近までゲート電極６９を埋め込むことにより、ゲート電極６９側壁での寄生容量を抑え、ゲート電極６９を埋め込む効果をより発揮することができるものである。
【００７８】
この場合ゲート電極の埋め込み深さはＧａＡｓまたはＩｎＧａＰのノンドープエピタキシャル層の厚みと一致させる。Ｐｔ埋め込み深さは最下層のＰｔの厚みとほぼ同等になる熱処理条件が最も安定していて好ましく、ＧａＡｓまたはＩｎＧＡＰのノンドープエピタキシャル層の厚みが５００Åとすると、最下層のＰｔ厚みも５００Åが望ましい。
【００７９】
本発明の第４の工程は、図８に示す如く、前記第１ソース電極６５および第１ドレイン電極６６と前記第１電極パッド７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソースおよび第２ドレイン電極７５、７６と第２電極パッド７７を形成することにある。
【００８０】
図８（Ａ）では、第１ソース電極６５および第１ドレイン電極６６と第１電極パッド７０上のパッシベーション膜７２にコンタクト孔を形成する。
【００８１】
ゲート電極６９、配線層６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される。
【００８２】
図８（Ｂ）では、第１ソース電極６５および第１ドレイン電極６６と第１電極パッド７０上に第３層目の電極としてのパッド金属層７４を付着し第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７を形成する。
【００８３】
基板５１全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残され、図８（Ｃ）に示す最終構造を得る。
【００８４】
更に、図３および図６を用いて本発明の第２の実施形態の製造方法を説明する。第２の実施形態は、図３の如く、ゲート電極６９を埋め込まないものであり、上記の第３工程が異なるのみで他の工程は同様である。以下に、第３工程のみ説明する。
まず、図６（Ａ）の如く、予定のゲート電極６９、電極パッド７０および配線層６２部分を選択的に窓開けするフォトリソグラフィプロセスを行う。予定のゲート電極６９、電極パッド７０および配線層６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線層６２および予定の電極パッド７０部分のＧａＡｓを露出する。
【００８５】
予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【００８６】
図６（Ｂ）では、動作層５２および露出したＧａＡｓに第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線層６２および第１電極パッド７０を形成する。
【００８７】
このときのゲート電極６９部分の拡大図が図３であり、Ｔｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層する。このとき、最上層となるＡｕ層６８ａは、生産バラツキがあっても動作層５２表面にＡｕ層６８ａの一部が達しない程度の膜厚で蒸着する。本実施形態では、ゲート金属層６８の総膜厚に対するＡｕ層６８ａの膜厚比は５０％以下が好適であり、例えば、Ｔｉ１０００／Ｐｔ３００Å／Ａｕ４００Åの膜厚となるように、順次蒸着する。
【００８８】
その後レジスト層６７を除去してリフトオフにより動作層５２にコンタクトするゲート長０．５μｍのゲート電極６９と、第１電極パッド７０および配線層６２を形成する。
【００８９】
Ｔｉでショットキ接合を形成するゲート電極６９の場合は、ゲート電極金属６８蒸着した後、熱処理によりＰｔを埋め込む工程が無いため、従来の如くゲート金属層６８側面を覆うＡｕが動作層５２表面に達していても、ＧａＡｓ動作層５２中に拡散することは無い。しかし、製品となった後、熱が加わると動作層５２表面に接触したＡｕはどこまでも動作層５２中に拡散していくため、飽和電流値やＯＮ抵抗値が経時変化を起こす場合がある。
【００９０】
このような場合でも、本発明の如く、Ａｕをゲート金属層６８の総膜厚の５０％以下程度の薄い膜厚に設けることにより、信頼性について、Ｐｔ埋め込みゲート同様に、経時変化の問題がなくなる。すなわち製品となった後、熱が加わっても、飽和電流値やＯＮ抵抗値が経時変化を起こすことがなくなる。
【００９１】
以上、エピタキシャル層によるチャネル領域４４を有するＦＥＴを例に説明したが、ノンドープのＧａＡｓ基板に、イオン注入によりチャネル領域４４を形成しても良い。この場合、絶縁化層４５は不要である。
【００９２】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【００９３】
第１に、Ｐｔ埋めこみによるゲート電極の場合、生産バラツキがあっても、Ａｕ層が蒸着後のゲート電極金属側面を覆って動作層５２に達することがなくなる。これにより、熱処理によるＰｔ埋め込みの工程を行っても、ＡｕがＧａＡｓ動作層に拡散することがなく、安定して所定の飽和電流値や、ＯＮ抵抗値が得られるようになる。従って飽和電流値やＯＮ抵抗値のバラツキがなくなり、生産歩留が向上する。
【００９４】
第２に、製品となった後、特性が経時変化を起こすことも無くなり信頼性が向上する。
【００９５】
第３に、ゲート金属層の膜厚を薄くすることにより、Ａｕなどの材料費を削減できる利点を有する。
【００９６】
第４に、ＴｉでＧａＡｓ動作領域とショットキ接合を形成するゲート電極の場合においても、Ａｕが下層の金属層側面を覆って基板表面に付着しない程度に薄く設けることにより、信頼性についてＰｔ埋め込みゲート同様に、経時変化の問題がなくなる。すなわち製品となった後、熱が加わっても、飽和電流値やＯＮ抵抗値が経時変化を起こすことがなくなる。
【００９７】
スイッチ回路装置に使用するＦＥＴはゲート電極とコントロール端子パッドとの間に抵抗１０ＫΩが接続されるため、ゲート電極の抵抗は大きくて良く、Ａｕを薄くしても問題は無い。すなわち、スイッチ回路装置の特性を劣化させずに、信頼性、歩留まりの向上が実現できる。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図１０】従来例を説明するための断面図である。
【図１１】従来例を説明するための断面図である。
【図１２】従来例を説明するための断面図である。
【図１３】従来例を説明するための断面図である。
【図１４】従来例を説明するための断面図である。
【図１５】従来例を説明するための断面図である。
【符号の説明】
４０　ＧａＡｓ基板
４１　バッファ層
４２　Ｎ型エピタキシャル層
４３　ＩｎＧａＰ層
４４　チャネル領域
４５　絶縁化層
５２　動作層
５３　窒化膜
５４　レジスト
５６　ソース領域
５７　ドレイン領域
５８　レジスト
６０　高濃度領域
６１　高濃度領域
６２　配線層
６３　レジスト
６４　オーミック金属層
６５　第１ソース電極
６６　第１ドレイン電極
６７　レジスト
６８　ゲート金属層
６８ａ　Ａｕ層
６９　ゲート電極
７０　第１パッド電極
７１　レジスト
７２　窒化膜
７４　パッド金属層
７５　第２ソース電極
７６　第２ドレイン電極
７７　第２電極パッド
【図１】
2004134434.tif 000003
【図２】
2004134434.tif 000004
【図３】
2004134434.tif 000005
【図４】
2004134434.tif 000006
【図５】
2004134434.tif 000007
【図６】
2004134434.tif 000008
【図７】
2004134434.tif 000009
【図８】
2004134434.tif 000010
【図９】
2004134434.tif 000011
【図１０】
2004134434.tif 000012
【図１１】
2004134434.tif 000013
【図１２】
2004134434.tif 000014
【図１３】
2004134434.tif 000015
【図１４】
2004134434.tif 000016
【図１５】
2004134434.tif 000017