(57)【要約】【課題】水素バリアを用いた強誘電体メモリにおいて、信頼性の高いメモリセルコンタクトを形成し、かつメモリセルの微細化を実現する。【解決手段】半導体基板（１３）上に下方より順に形成された下部電極（６）、容量絶縁膜（７）および上部電極（８）からなる容量素子（１４）を有し、容量素子（１４）は水素バリア膜（９）により少なくともその上部を被覆されており、セル領域内における容量素子（１４）より上層の配線（１２）と容量素子（１４）より下層の半導体基板（１３）または導電層を電気的に接続するメモリセルコンタクト（１１）が、水素バリア膜（９）に接触して形成されている。これにより、水素バリア膜（９）により誘電体メモリの特性劣化を防止と、セルの微細化を実現する。【選択図】  図１
2004235560.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を有する誘電体メモリにおいて、
前記容量素子は水素バリア膜により少なくともその上部を被覆されており、
前記誘電体メモリのセル領域内における前記容量素子より上層の配線と前記容量素子より下層の半導体基板または導電層を電気的に接続するメモリセルコンタクトが、前記水素バリア膜に接触して形成されていることを特徴とする誘電体メモリ。
【請求項２】
前記メモリセルコンタクトが、前記水素バリア膜をＳＡＣのストッパ膜として自己整合的に形成されている請求項１に記載の誘電体メモリ。
【請求項３】
前記メモリセルコンタクトの上面の断面積が、前記誘電体メモリセル領域外におけるコンタクトの上面の断面積より大きい請求項２に記載の誘電体メモリ。
【請求項４】
前記メモリセルコンタクトは、当該メモリセルコンタクトが前記水素バリア膜に対して自己整合的に形成される部分において、前記水素バリア膜の延びる長辺方向よりも前記水素バリア膜の延びる長辺方向と直交する短辺方向により長い形状を有する請求項３に記載の誘電体メモリ。
【請求項５】
前記メモリセルコンタクトは、前記水素バリア膜を貫通して形成されている請求項１記載の誘電体メモリ。
【請求項６】
前記メモリセルコンタクトは、前記容量素子より下層の導電層を介してさらに前記半導体基板に電気的に接続されたスタックコンタクトである請求項１に記載の誘電体メモリ。
【請求項７】
前記水素バリア膜は、金属元素を含む絶縁膜または窒化物である請求項１及至６のいずれかに記載の誘電体メモリ。
【請求項８】
半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を被覆するように水素バリア膜を形成し、
前記半導体基板上の全面に絶縁膜を形成し、
前記容量素子を含む誘電体メモリセル領域内において、前記水素バリア膜がＳＡＣのストッパ膜となるように、前記絶縁膜中に前記半導体基板に達する開口部を設け、
前記開口部内にコンタクトプラグを形成することを特徴とする誘電体メモリの製造方法。
【請求項９】
前記絶縁膜中に開口部を、フッ素元素を少なくとも一部に含むガスを用いたドライエッチ法により形成する請求項８に記載の誘電体メモリの製造方法。
【請求項１０】
半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を被覆するように、前記半導体基板上の全面に水素バリア膜を形成し、
前記半導体基板上の全面に絶縁膜を形成し、
前記容量素子を含む誘電体メモリセル領域内において、前記絶縁膜及び前記水素バリア膜を貫通して前記半導体基板に達する開口部を設け、
前記開口部内にコンタクトプラグを形成することを特徴とする誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、誘電体材料を使用する強誘電体メモリや高誘電体メモリに関し、特に誘電体特性を維持するために誘電体キャパシタを被覆する水素バリア膜を有する構造において、セル微細化が可能な強誘電体メモリや高誘電体メモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
強誘電体メモリの開発は、スタック型構造を使用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のものが開発の中心となってきている。このスタック型の強誘電体メモリを実現するためには、集積度の大幅な向上、即ち微細化が不可欠であり、強誘電体キャパシタを形成する工程とトランジスタを形成する工程及び配線工程を形成する工程とのプロセス上の整合を得ることが重要となる。それは、例えば化学蒸着法によりタングステンを埋め込んでコンタクトを形成とする技術（Ｗ−ＣＶＤ）またはトランジスタの特性回復のために行われる水素シンタなどに代表されるように、一般に還元性雰囲気で処理されることの多い半導体プロセスにおいて、強誘電体キャパシタがいかに還元されずにその分極特性を維持するかということである。
【０００３】
従来の技術では、水素バリア膜を用いて強誘電体キャパシタを被覆する技術が用いられている（例えば、下記特許文献１）。これはＡｌ２Ｏ３に代表される水素バリア膜により強誘電体キャパシタ形成以降の半導体プロセス中に発生する水素の拡散を遮蔽し、強誘電体の分極量の劣化を防止している。水素バリア膜の被覆構造については、強誘電体キャパシタの上下左右を完全に被覆する構造の効果が最も大きい。以上により水素による強誘電体キャパシタの分極特性の劣化を防止し、高集積強誘電体メモリあるいは高誘電体メモリを実現している。
【０００４】
以下、従来の上述した強誘電体メモリの容量素子部の強誘電体キャパシタ構造について、図面を参照しながら説明する。
【０００５】
図９は従来例の強誘電体メモリのビット線方向の要部断面図であり、紙面垂直方向にセルプレートが配置されている。半導体基板１３上に素子分離絶縁膜（ＳＴＩ）領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０が形成され、その上に配線１２が形成されている。
【０００６】
強誘電体キャパシタ１４は下部電極６、強誘電体膜からなる容量絶縁膜７、上部電極８から構成されている。下部電極６は、メモリセルトランジスタが形成されている半導体基板１３に第１のコンタクトプラグ５（ストレージノードコンタクト）を介して接続されている。強誘電体キャパシタ１４は水素バリア膜９で被覆された構造となっており、この場合は２本のセルプレートを１つの単位として被覆されている。またビット線とメモリセルトランジスタを接続する第２のコンタクトプラグ（ビット線コンタクト、またはメモリセルコンタクト）１１が水素バリア膜間のスペースを層間絶縁膜を貫通して形成されている。
【０００７】
本構造では、水素バリア膜９で強誘電体キャパシタ１４を被覆することにより、強誘電体キャパシタ１４形成以降における還元性雰囲気による処理を行っても、水素の強誘電体キャパシタ１４への拡散を防ぐことができ、強誘電体の分極特性の劣化を防止することできる。
【０００８】
【特許文献１】
特開平１１−８３５５号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来例では、水素バリア膜を新たに配置することで、メモリセルサイズの増大を招くことになった。図９を上部から見た平面に、更に水素バリア膜の有無によるメモリセルの大きさがどのように変わるか示したイメージを図１０に示した。このメモリセルはビット線を誘電体キャパシタ上に置く構造であり、誘電体キャパシタ１４間を貫通してトランジスタ（Ｔｒ）のソース、ドレイン領域にビット線コンタクト１１が形成されている。そのため、水素バリア膜９を配置した場合は、水素バリア膜９とキャパシタ１４、及びビット線コンタクト１１と水素バリア膜９とのリソグラフィの双方のマスク合わせ余裕（水素バリアと直交する方向、紙面ス縦方向）を見込んだ分だけセルサイズが大きくなり、微細化に不利である。
【００１０】
本発明は、前記従来の問題を解決するため、誘電体メモリの特性を維持しつつ、高集積可能な強誘電体メモリ、高誘電体メモリを実現するための容量素子及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明の誘電体メモリは、半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を有する誘電体メモリにおいて、
前記容量素子は水素バリア膜により少なくともその上部を被覆されており、
前記誘電体メモリのセル領域内における前記容量素子より上層の配線と前記容量素子より下層の半導体基板または導電層を電気的に接続するメモリセルコンタクトが、前記水素バリア膜に接触して形成されていることを特徴とする。
【００１２】
本発明の第１番目の誘電体メモリの製造方法は、半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を被覆するように水素バリア膜を形成し、
前記半導体基板上の全面に絶縁膜を形成し、
前記容量素子を含む誘電体メモリセル領域内において、前記水素バリア膜がＳＡＣのストッパ膜となるように、前記絶縁膜中に前記半導体基板に達する開口部を設け、
前記開口部内にコンタクトプラグを形成することを特徴とする。
【００１３】
本発明の第２番目の誘電体メモリの製造方法は、半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を被覆するように、前記半導体基板上の全面に水素バリア膜を形成し、
前記半導体基板上の全面に絶縁膜を形成し、
前記容量素子を含む誘電体メモリセル領域内において、前記絶縁膜及び前記水素バリア膜を貫通して前記半導体基板に達する開口部を設け、
前記開口部内にコンタクトプラグを形成することを特徴とする。
【００１４】
【発明の実施の形態】
本発明の誘電体メモリは、容量素子は水素バリア膜により少なくともその上部を被覆されており、誘電体メモリのセル領域内における容量素子より上層の配線と容量素子より下層の半導体基板または導電層を電気的に接続するプラグが充填されたメモリセルコンタクトが、水素バリア膜に接触して形成されている。これにより、水素バリア膜により誘電体メモリの特性劣化を防止するとともに、セルの微細化を実現することができる。
【００１５】
本発明の誘電体メモリにおいて、前記メモリセルコンタクトが、前記水素バリア膜をＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔの略称）のストッパ膜として自己整合的に形成されていることが好ましい。前記ＳＡＣは、自己整合的に形成されたコンタクトであり、一般的にトランジスタにコンタクトを形成する際に、ゲート電極ｐＳｉのサイドウォールをストッパ膜として利用し、サイドウォールと不純物拡散層にまたがるようにコンタクトを形成して、トランジスタ間のピッチを詰める微細化技術として利用される。本発明は、そのストッパ膜を上層の水素バリア膜で使用している。これにより、水素バリア膜により誘電体メモリの特性劣化を防止するとともに、工程数としてより簡単にセルの微細化を実現することができる。
【００１６】
また、本発明の誘電体メモリにおいて、前記メモリセルコンタクトの上面の断面積が、前記誘電体メモリセル領域外におけるコンタクトの上面の断面積より大きいことが好ましい。これにより、上述の効果に加え、メモリセルコンタクトの歩留を向上させることができる。
【００１７】
また、本発明の誘電体メモリにおいて、前記メモリセルコンタクトは、該メモリセルコンタクトが前記水素バリア膜に対して自己整合的に形成される部分において、前記水素バリア膜の延びる長辺方向よりも前記水素バリア膜の延びる長辺方向と直交する短辺方向においてより長い形状を有することが好ましい。これにより、上述の効果に加え、セルサイズの増大を招くことなく、メモリセルコンタクトの歩留を向上させることができる。
【００１８】
また、本発明の誘電体メモリにおいて、前記メモリセルコンタクトは、前記水素バリア膜を貫通して形成されていることが好ましい。これにより水素バリア膜により誘電体メモリの特性劣化を防止するとともに、セルの微細化を実現することができる。
【００１９】
また、本発明の誘電体メモリにおいて、前記メモリセルコンタクトは、前記容量素子より下層の導電層を介してさらに前記半導体基板に電気的に接続されたスタックコンタクトであることが好ましい。これにより、上述の効果に加え、メモリセルコンタクトの歩留を向上させることができる。
【００２０】
また、本発明の誘電体メモリにおいて、前記水素バリア膜は、金属元素を含む絶縁膜または窒化物であることが好ましい。
【００２１】
また、本発明の第１番目の製造方法によれば、水素バリア膜により誘電体メモリの特性劣化を防止するとともに、セルの微細化を実現することができる。また、本発明の誘電体メモリの製造方法において、前記絶縁膜中に開口部を設ける工程は、フッ素元素を少なくとも一部に含むガスを用いたドライエッチ法を用いることが好ましい。これにより水素バリア膜に影響を与えることなく、メモリセルコンタクトを形成することができる。
【００２２】
また、本発明の第２の製造方法によれば、水素バリア膜により誘電体メモリの特性劣化を防止するとともに、セルの微細化を実現することができる。
【００２３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（第１の実施形態）
図１は、水素バリア膜９をＳＡＣのストッパ膜とした誘電体メモリの第１の実施形態における要部断面図である。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜、膜厚：５００ｎｍ）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０（キャパシタ上で膜厚：２５０ｎｍ）が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ＝５００／２０／１０ｎｍ（膜厚））が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ膜厚：１００ｎｍ）、強誘電体膜（例えばＳＢＴ（一例としてＳｒＢｉ２Ｔａ２Ｏ９）膜厚：１００ｎｍ）からなる容量絶縁膜７、上部電極８（例えばＰｔ膜厚：５０ｎｍ）から構成されており、下部電極６は、メモリセルトランジスタ３が形成されている半導体基板１３に第１のコンタクトプラグ（ストレージノードコンタクト）５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタは、水素バリア膜９（例えばＡｌ２Ｏ３膜、膜厚：２０ｎｍ）で被覆された構造となっている。配線１２と半導体基板の不純物拡散層２を接続する第２のコンタクトプラグ（ビット線コンタクト、またはメモリセルコンタクト）１１（例えばＷ膜）は水素バリア膜９をストッパ膜として自己整合的に形成されている。図１では、リソグラフィー（以下「リソ」という。）設備の能力範囲内で重ね合わせがずれた様子を示しており、第２のコンタクトプラグ１１は少なくともどちらか一方の水素バリア膜と接触している。
【００２５】
この構造では、水素バリア膜９を形成する際にはコンタクトプラグ１１が水素バリア９膜間のスペースをリソの重ね合わせ余裕を見込んで踏み外さない程度に最低必要なスペースを空ければよく、従来例よりセルサイズを小さくすることができる。例えば、リソの直接重ね合わせ余裕が０．２μｍの設備があれば、従来例では、少なくとも隣接する水素バリア間が、０．２μｍ＋コンタクトプラグの大きさ（０．３μｍ）＋０．２μｍ＝０．５μｍ必要だったものが、本構造では、水素バリア間が重ね合わせ余裕の０．２μｍのみを見積もればよいことになり、少なくともこの方向に０．３μｍ小さくすることができる。
【００２６】
以上の構造により、水素バリア膜で強誘電体キャパシタを被覆することにより、強誘電体キャパシタ形成以降における還元性雰囲気による処理を行っても、水素の強誘電体キャパシタへの拡散を防ぎ、強誘電体の分極特性の劣化を防止することできる。また、新たに水素バリア膜を配置しても、セルサイズの増大を招くことがなく、高集積な誘電体メモリを実現することができる。
【００２７】
（第２の実施形態）
図２は、水素バリア膜９をＳＡＣのストッパ膜とした誘電体メモリの第２の実施形態の要部断面図である。各層の膜厚は実施形態１と同様であるので省略する。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ）が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ）、強誘電体膜（例えばＳＢＴ）からなる容量絶縁膜７、上部電極８（例えばＰｔ）から構成されており、下部電極６は、メモリセルトランジスタ３が形成されている半導体基板１３に第１のコンタクトプラグ５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタ１４は水素バリア膜９（例えばＡｌ２Ｏ３膜）で被覆された構造となっている。配線１２と半導体基板の不純物拡散層２を接続する第２のコンタクトプラグ１１（例えばＷ膜）は、トップ径を大きくされ、水素バリア膜９をストッパ膜として自己整合的に形成されている。
【００２８】
またメモリセル部と周辺回路部を比較すると、メモリセル部の誘電体キャパシタをＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法によって平坦化しても、グローバル段差が発生するため（図中矢印部）、メモリセル部の基板からの層間絶縁膜がメモリセル外のそれにくらべて厚くなる。この際に隣接する水素バリア間のスペースをメモリセル領域以外の周辺回路部のコンタクトプラグ１５と同じ大きさに設定すると、メモリセルのコンタクトプラグ１１はリソグラフィーのレチクル寸法を大きくすることで、トップのみ大きく、ボトムは周辺コンタクトと同じ面積を持つ構造が可能である。すなわち、基本的には周辺回路部のコンタクトプラグと同様のステップカバレッジあるいは埋め込み形状を得る程度に大きくすれば良いが、全体の歩留に大きく影響するメモリセル部のビット不良を抑制するために、周辺回路部より埋め込み形状を良化させる程度に更に大きくすることも可能である。しかし、周辺回路部が０．２５μｍに対して、メモリセル部０．３５μｍと０．１μｍ程度大きくするのが実用的である。この構造により、上述したセルサイズを小さくする効果に加え、特にアスペクト比が厳しくなるメモリセルコンタクトのトップ径を大きくすることにより、例えばＷの埋め込み特性が向上し、メモリセルコンタクト歩留を向上させることができる。
【００２９】
（第３の実施形態）
図３は、水素バリア膜をＳＡＣのストッパ膜とした誘電体メモリ（図２）を上方から見た場合の平面図を示している。コンタクトプラグ５上に下部電極６及び強誘電体膜、上部電極８から強誘電体キャパシタを被覆して水素バリア膜９が形成されている。配線と半導体基板の不純物拡散層を接続する第２のコンタクトプラグ１１は、トップ径を水素バリアと直行する方向に大きく延長されて、水素バリア膜をストッパ膜として自己整合的に形成されている。この第２のコンタクトプラグを長方形状にしてもセルサイズの増大を招くことなく、メモリセルコンタクトのトップ径のみ大きくすることが容易である。
【００３０】
（第４の実施形態）
図４は、メモリセルコンタクトプラグ１１が水素バリア膜９を貫通する構造の誘電体メモリの実施形態の要部断面図である。各層の膜厚は実施形態１と同様であるので省略する。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタを被覆して第２の層間絶縁膜１０が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ）が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ）、強誘電体膜（例えばＳＢＴ）からなる容量絶縁膜７、上部電極８（例えばＰｔ）から構成されており、下部電極６は、メモリセルトランジスタが形成されている半導体基板に第１のコンタクトプラグ５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタは水素バリア膜９（例えばＡｌ２Ｏ３膜）で被覆された構造となっている。配線１２と半導体基板の不純物拡散層２を接続する第２のコンタクトプラグ１１（例えばＷ膜）は、水素バリア膜９を貫通して形成されている。
【００３１】
この構造では、上述した効果に加え、水素バリア膜９はパターニングされている必要がないか、あるいはメモリセル領域にのみ水素バリア膜９が一面に残される程度にパターニングされていればよいために、工程数を少なくするあるいは精度の高いパターニングが必要とされないなど集積化が容易になる効果がある。
【００３２】
（第５の実施形態）
図５は、メモリセルコンタクトプラグ１１が水素バリア膜９をＳＡＣのストッパ膜とした構造で、かつスタックコンタクトとなっている誘電体メモリの実施形態の要部断面図である。各層の膜厚は実施形態１と同様であるので省略する。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ）が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ）、強誘電体膜（例えばＳＢＴ）からなる容量絶縁膜７、上部電極８（例えばＰｔ）から構成されており、下部電極６は、メモリセルトランジスタが形成されている半導体基板に第１のコンタクトプラグ５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタ１４は水素バリア膜９（例えばＡｌ２Ｏ３膜）で被覆された構造となっている。配線１２と半導体基板の不純物拡散層２を電気的に接続する第２のコンタクトプラグ１１（例えばＷ膜）は、水素バリア膜をＳＡＣのストッパ膜として形成されており、直接半導体基板には接続されずに、下層の導電層（この場合は下部電極６と第１のコンタクトプラグ６を利用）を介して電気的に接続されている。
【００３３】
この構造では、上述した効果に加え、メモリセルコンタクトのアスペクト比を小さくすることができ、コンタクト歩留を向上させる効果をもつ。
【００３４】
（第６の実施形態）
図６は、メモリセルコンタクトプラグ１１が水素バリア膜９を貫通した構造で、かつスタックコンタクトとなっている誘電体メモリの実施形態の要部断面図である。各層の膜厚は実施形態１と同様であるので省略する。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ）が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ）、強誘電体膜（例えばＳＢＴ）からなる容量絶縁膜７、上部電極８（例えばＰｔ）から構成されており、下部電極６は、メモリセルトランジスタ３が形成されている半導体基板１３に第１のコンタクトプラグ５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタ１４は水素バリア膜９（例えばＡｌ２Ｏ３膜）で被覆された構造となっている。配線１２と半導体基板１３の不純物拡散層２を電気的に接続する第２のコンタクトプラグ１１（例えばＷ膜）は、水素バリア膜９を貫通して形成されており、直接半導体基板１３には接続されずに、下層の導電層（この場合は下部電極６と第１のコンタクトプラグ６を利用）を介して電気的に接続されている。
【００３５】
この構造でも、前記した効果に加え、メモリセルコンタクトのアスペクト比を小さくすることができ、コンタクト歩留を向上させる効果をもつ。
【００３６】
以上に示した水素バリア膜は、金属元素を含むか、または窒化物であることが好ましい。例えば、Ａｌ２Ｏ３  ，ＴｉＡｌＯ，ＳｉＮ，ＴａＯ，ＴｉＯ，ＴｉＡｌＮ，ＴａＡｌＮなどを使用することにより、水素による強誘電体キャパシタ特性の劣化を抑制することができる。
【００３７】
（第７の実施形態）
図７（ａ）では、ＳＴＩ領域１で分離された不純物拡散層２を含む半導体基板１３上にメモリセルトランジスタ３が形成されている。各層の膜厚は実施形態１と同様であるので省略する。メモリセルトランジスタ３の上に第１の層間絶縁膜４（例えばＢ，Ｐなどが添加されたＳｉＯ２、通称ＢＰＳＧ）２上に基板と強誘電体キャパシタ１４の下部電極６を電気的に接続する第１のコンタクトプラグ５（Ｗ、Ｐｏｌｙ  Ｓｉ）が形成されている。その上に強誘電体膜の結晶成長を促進する膜（Ｐｔ）と酸素バリア層（ＩｒＯ／Ｉｒ／ＴｉＡｌＮ）からなる導電膜を積層し、所望のマスクを用いて第１のコンタクトプラグ５が被覆されるように下部電極６を形成され、同様に下部電極６が被覆されるようにパターニングして強誘電体膜からなる容量絶縁膜７及び上部電極８を形成され、強誘電体キャパシタを構成している。次に図７（ｂ）に示すように、全面に水素バリア膜９を成膜した後に、所望のマスクを用いて強誘電体キャパシタが被覆されるように水素バリア膜がパターニングされている。ここでの水素バリア膜は、メモリセルのセルプレート間の後に第２のコンタクト（メモリセルコンタクト）が形成される領域を開口していればよい。次に図７（ｃ）に示すように、全面に第２の層間絶縁膜１０を形成した後に、ＣＭＰなどで平坦化され、所望のマスクを用いてメモリセルトランジスタの不純物拡散層に接続される第２のコンタクト（メモリセルコンタクト）１１を形成する。この際にメモリセルコンタクト１１は水素バリア膜間のスペースがリソの重ね合わせ余裕を考慮に入れた分のみに極力狭められているために、一部が水素バリア膜に接触する形で形成される（ＳＡＣ構造）。最後に図７（ｄ）に示すように、配線１２が形成されて誘電体メモリが完成する。
【００３８】
以上の製造方法により、水素バリア膜で強誘電体キャパシタを被覆することにより、強誘電体キャパシタ形成以降における還元性雰囲気による処理を行っても、水素の強誘電体キャパシタへの拡散を防ぎ、強誘電体の分極特性の劣化を防止することできるとともに、新たに水素バリア膜を配置しても、セルサイズの増大を招くことがなく、高集積な誘電体メモリを製造することができる。
【００３９】
前記図７（ｃ）において、メモリセルコンタクトを開口する方法がフッ素元素を少なくとも一部に含むガスを用いたドライエッチであることが好ましい。具体的には、ＣＦ４  ，ＣＨＦ３  ，Ｃ４Ｆ８  ，Ｃ５Ｆ８  ，ＣＨ２Ｆ２などを利用するとよい。
【００４０】
これらのガスを使用することにより、通常層間絶縁膜に使用されるＳｉＯ２膜と緻密な膜である水素バリア膜とのエッチング選択比を大きく設定することができ、水素バリア膜をエッチングするなどの影響が無くＳＡＣ構造が実現できる。
【００４１】
（第８の実施形態）
図８（ａ）では、ＳＴＩ領域１で分離された不純物拡散層２を含む半導体基板上にメモリセルトランジスタ３が形成されている。各層の膜厚は実施形態１と同様であるので省略する。メモリセルトランジスタ３の上に第１の層間絶縁膜４（例えばＢ，Ｐなどが添加されたＳｉＯ２、通称ＢＰＳＧ）２上に基板と強誘電体キャパシタの下部電極６を電気的に接続する第１のコンタクトプラグ５（Ｗ、Ｐｏｌｙ  Ｓｉ）が形成されている。その上に強誘電体膜の結晶成長を促進する膜（Ｐｔ）と酸素バリア層（ＩｒＯ／Ｉｒ／ＴｉＡｌＮ）からなる導電膜を積層し、所望のマスクを用いて第１のコンタクトプラグ５が被覆されるように下部電極６を形成され、同様に下部電極６が被覆されるようにパターニングして強誘電体膜からなる容量絶縁膜７及び上部電極８を形成され、強誘電体キャパシタを構成している。次に図８（ｂ）に示すように、全面に水素バリア膜９を成膜されている。ここでの水素バリア膜は、図示していないがメモリセルアレイ領域を一体としてパターニングされていれば良く、セルプレート間は開口されている必要がない。次に図７（ｃ）に示すように、全面に第２の層間絶縁膜１０を形成した後に、ＣＭＰなどで平坦化され、所望のマスクを用いて第２の層間絶縁膜１０、水素バリア膜９、第１の層間絶縁膜４を貫通してメモリセルトランジスタの不純物拡散層に接続されるビット線コンタクト１１を形成する。最後に図７（ｄ）に示すように、配線１２が形成されて誘電体メモリが完成する。
【００４２】
以上の製造方法により、水素バリア膜で強誘電体キャパシタを被覆することにより、強誘電体キャパシタ形成以降における還元性雰囲気による処理を行っても、水素の強誘電体キャパシタへの拡散を防ぎ、強誘電体の分極特性の劣化を防止することできるとともに、新たに水素バリア膜を配置しても、セルサイズの増大を招くことがなく、高集積な誘電体メモリを製造することができる。
【００４３】
以上の実施形態では、水素バリア膜９が強誘電体キャパシタを直接被覆する構造かつ２本のセルプレートを束ねて被覆する構造としたが、水素バリア膜が強誘電体キャパシタに触れない間接的な構造（例えば強誘電体キャパシタにバファー層を介して水素バリア膜を形成するなど）や１本のセルプレート毎に水素バリア膜で被覆する構造としてもかまわない。
【００４４】
【発明の効果】
以上説明したように、本発明の誘電体メモリ及びその製造方法は、水素バリア膜をＳＡＣのストッパ膜として、あるいは水素バリア膜を貫通してメモリセルコンタクトを形成することにより、リソの合わせ余裕を見込む必要が無いため、水素による強誘電体キャパシタの分極特性の劣化を防止する構造を持ちながら、セルサイズの増大を招くことなく微細化が可能である。更にＳＡＣ構造においては、セルサイズを増加させることなく、メモリセルコンタクトのトップ径を大きくすることが可能であり、コンタクト歩留を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る水素バリア膜ＳＡＣ型誘電体メモリを示す要部断面図。
【図２】本発明の第２の実施形態に係る水素バリア膜ＳＡＣ型誘電体メモリを示す要部断面図。
【図３】本発明の第３の実施形態に係る水素バリア膜ＳＡＣ型誘電体メモリを示す要部平面図。
【図４】本発明の第４の実施形態に係る水素バリア膜貫通型誘電体メモリを示す要部断面図。
【図５】本発明の第５の実施形態に係る水素バリア膜接続型誘電体メモリを示す要部断面図。
【図６】本発明の第６の実施形態に係る水素バリア膜接続型誘電体メモリを示す要部断面図。
【図７】本発明の第７の実施形態に係る水素バリア膜ＳＡＣ型誘電体メモリの製造方法を示す工程断面図。
【図８】本発明の第８の実施形態に係る水素バリア膜貫通型誘電体メモリの製造方法を示す工程断面図。
【図９】従来例の誘電体メモリを示す要部断面図。
【図１０】従来例の誘電体メモリを示す要部平面図。
【符号の説明】
１  素子分離絶縁膜（ＳＴＩ）
２  不純物拡散層
３  メモリセルトランジスタ
４  第１の層間絶縁膜
５  第１のコンタクトプラグ（ストレージノードコンタクト）
６  下部電極
７  容量絶縁膜
８  上部電極
９  水素バリア膜
１０  第２の層間絶縁膜
１１  第２のコンタクトプラグ（ビット線コンタクト）
１２  配線
１３  半導体基板
１４  強誘電体キャパシタ
１５  メモリセル領域外の周辺コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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