(57)【要約】【課題】簡単な構成により効率的で高精度の試験が可能な半導体集積回路装置とテスト方法を提供する。【解決手段】書き込みと読み出しが行われるメモリ回路において、読み出し信号とそれに対応した期待値を第１外部端子から入力して比較回路で比較し、比較結果を第２外部端子から入力された判定ストローブ信号に同期して取り込むラッチ回路からなるテスト回路を設けることにより、内蔵されたテスト回路の簡素化を図りつつ、使用するテスタにより高い精度での動作マージンをも考慮した動作判定を行うことがきる。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
書き込みと読み出しが行われるメモリ回路と、
上記メモリ回路からの読み出し信号とそれに対応した第１外部端子から入力された期待値とを比較する比較回路と、
この比較結果を第２外部端子から入力された判定ストローブ信号に同期して取り込むラッチ回路とを備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記メモリ回路は、上記第１外部端子から入力された書き込み信号を取り込むデータ入力回路と、読み出し信号を上記第１外部端子に出力するデータ出力回路とを備え、
通常動作のときに上記データ出力回路を通して読み出し信号が上記第１外部端子から出力され、
テストモードのときに上記ラッチ回路の保持信号が上記第１外部端子を通し出力されるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第２外部端子はテストモードのときに使用される外部端子であり、上記ラッチ回路をリセットさせる判定クリア信号を入力する入力端子と、上記ラッチ回路の保持信号を上記第１外部端子を通して出力させる制御信号を入力する入力端子とを含むものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
上記メモリ回路は、外部端子から供給されるクロック信号に同期した読み出し動作と書き込み動作とが行われるものであり、
読み出し動作のための入力信号を供給してからそれに対応した読み出し信号が出力されるまでの間に１ないし複数の上記クロック信号に相当した時間遅れを有するものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記メモリ回路は、ダイナミック型メモリセルに記憶情報を保持するものであることを特徴とする半導体集積回路装置。
【請求項６】
書き込みと読み出しが行われるメモリ回路と、
上記メモリ回路からの読み出し信号とそれに対応した第１外部端子から入力された期待値とを比較する比較回路と、
この比較結果を第２外部端子から入力された判定ストローブ信号に同期して取り込むラッチ回路とを備えた半導体集積回路装置に対して、
メモリテスタから上記第１外部端子を通してアドレス入力とデータ入力を伴う一連のテスト書き込み動作を行い、
上記メモリテスタから上記第１外部端子を通してアドレス入力と上記期待値の入力及び上記第２外部端子から記判定ストローブ信号の入力を伴う一連のテスト読み出し動作を行い、
上記一連の読み出し動作の後に、上記メモリテスタにより上記ラッチ回路の判定結果を取り出して当該メモリ回路の良不判定を行うことを特徴とする半導体集積回路装置のテスト方法。
【請求項７】
請求項６において、
上記第２外部端子はテストモードのときに使用される外部端子であり、上記ラッチ回路をリセットさせる判定クリア信号を入力する入力端子と、上記ラッチ回路の保持信号を上記第１外部端子を通して出力させる制御信号を入力する入力端子とを含むものであることを特徴とする半導体集積回路装置のテスト方法。
【請求項８】
請求項６において、
上記メモリ回路は、上記第１外部端子に含まれる外部端子から供給されるクロック信号に同期した読み出し動作と書き込み動作とが行われるものであり、
読み出し動作のための入力信号を供給してからそれに対応した読み出し信号が出力されるまでの間に１ないし複数の上記クロック信号に相当した時間遅れを有するものであることを特徴とする半導体集積回路装置のテスト方法。
【請求項９】
請求項８において、
上記メモリテスタに対して上記複数の半導体集積回路装置の上記第１入力端子と上記第２入力端子の判定ストローブ端子及び判定クリア端子が共通に接続されるものであり、
上記メモリテスタにより上記複数の半導体集積回路装置に対してテスト書き込み動作とテスト読み出し動作とを行い、
上記メモリテスタにより上記複数の半導体集積回路装置の各ラッチが選択されて上記判定結果が時系列的に上記メモリテスタに伝えられるものであることを特徴とする半導体集積回路装置のテスト方法。
【請求項１０】
請求項９において、
上記メモリテスタに対して上記複数の半導体集積回路装置の上記第１入力端子と上記第２入力端子の判定ストローブ端子及び判定クリア端子を共通に接続される配線には、インピーダンス整合を採るための終端抵抗が設けられるものであることを特徴とする半導体集積回路装置のテスト方法。
【請求項１１】
請求項１０において、
上記メモリテスタは、上記複数の半導体装置と上記配線及び終端抵抗を含むテスト治具と、
上記テスト治具の複数に対して上記テストのための入力信号を供給するテストヘッドとを備えてなることを特徴とする半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置とテスト方法に関し、例えば、組み立て工程が完了した半導体集積回路装置のテスト技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
メモリ製品、特にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の大容量化、高速化に伴って選別時のテストタイムがきわめて長時間化し、かつ益々高精度の選別用テスタが必要になってきている。メモリ製品のバス幅も増大傾向にあり被測定メモリ製品のピン数が増加している為に、同じＩ／Ｏ数を持つテスタでは同時測定数が減少してしまう。よって益々Ｉ／Ｏ数の大きい、かつ高精度なテスタが必要になりテスタ価格は益々上昇してしまう。同時測定数で言えば片ステーション６４個取り、あるいは１２８個取りのテスタが開発されてきた。しかしながら、このようなテスタは非常に高価であり、また現実問題として装置寸法などでこれ以上の同時測定数は無理がある。大容量、高速、バス幅の大きいメモリをいかに安く選別テストするかが、半導体製造原価低減のためには重要である。
【０００３】
【特許文献１】
特開昭６２−０６７８００号公報（第２−３頁、第１図、第２図）
【特許文献２】
特開２０００−０９０６９９公報（第９頁、図１０）
【特許文献３】
特開平０１−２８２７９９号公報（第２頁、第１図）
【非特許文献１】
半導体ＬＳＩのできるまで編集委員会著「半導体ＬＳＩのできるまで」日刊工業社、２００１年１２月５日、ｐｐ．１５３〜１６３
【０００４】
上記のように従来の選別テスト技術としては、上記非特許文献１などに代表されるような一般文献に説明されているようにテスタ側からだけのアプローチと、上記特許文献１ないし３に記載のように半導体チップに仕掛け（テスト回路）を搭載して対応するものという２種類に大別できる。
【０００５】
【発明が解決しようとする課題】
前者のテスタからのアプローチで大容量、高速、大バス幅化に対応しようとすると、超多ピンテスタとなるため、テスタのピン数に比例して、テスト治具、ピンエレクトロニクス、コンパレータロジック、ＤＣ（直流）部、タイミング回路が増加してしまう。また高速、高精度が要求されるためＴＧ部、ＰＧ部、ＰＣ部、タイミング補正回路、コンパレータロジック、ピンエレクトロニクス、テスト治具は高速仕様のものが要求される。以上の結果、テスタ価格が益々増大して、結果的にテストコストの上昇、製品製造原価の増加につながるという問題がある。
【０００６】
半導体チップにテスト回路を搭載するというアプローチにおいて、特開昭６２−０６７８００号公報ではテストモード時、例えば入力専用ポートを介して外部端子Ｄｉｎから入力信号（期待値）が、また被試験ＲＯＭからは読み出し信号がそれぞれディジタルコンパレータへ供給され一致／不一致の判定が行われ、出力制御回路を介してテスト結果を専用外部端子から出力する半導体集積回路装置が提案されている。この構成においては、半導体製品に専用の出力ピンが必要となり、例えばＤＲＡＭのような、ピン数ピンアサインが規格化されている一般的な汎用製品には適用が困難である。
【０００７】
特開２０００−０９０６９９公報では外部入力ピンから供給されるデータパターン入力とデータモード入力に基づいてテスト用データを生成するデータ生成回路と、上記テスト用データをＤＲＡＭに一旦書き込んだ後、読み出されたテスト用データと書き込んだ時と同じテスト用データとを比較するデータ比較回路を内蔵する論理回路混在半導体記憶装置が提案されている。この例においては、半導体チップ内にパターン発生回路が必要となり、チップ回路の複雑化、チップ面積の増加という問題点がある。
【０００８】
特開平０１−２８２７９９号公報では期待データを保持する第１記憶回路と、記憶部からの出力データを上記期待値データと比較する比較回路と、その比較回路から出力される比較結果を保持する第２記憶回路とを内蔵する半導体記憶装置が提案されている。例えば、シンクロナスＤＲＡＭのようにメモリセルからの読み出し動作時間はそれほど短くならないのに対して、メモリアクセスのための信号伝達の動作周波数は高くなるために、リードコマンドを入力して対応する読み出しデータが出力されるまで複数クロックを待たされる。
【０００９】
このため、上記公報のような構成では、第１記憶回路には期待値データに対応した出力データが得られるまでの複数クロック分に対応した期待値データを入力しておく必要がある。上記レイテンシィ（クロック遅延数）は、上記リードコマンドを入力してからそれに対応する読み出しデータが出力されるまでの時間と、上記クロックの周波数との相対的関係に対応して変更可能にされるものであるので、その試験のためには上記第１記憶回路の段数をテスト動作でのレイテンシィに対応して変更するなど、内蔵するテスト回路での正しい比較判定を行うための制御が複雑になり、それに対応して回路規模も大きくなる。
【００１０】
この発明の目的は、簡単な構成により効率的で高精度の試験が可能な半導体集積回路装置とテスト方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。書き込みと読み出しが行われるメモリ回路において、読み出し信号とそれに対応した期待値を第１外部端子から入力して比較回路で比較し、比較結果を第２外部端子から入力された判定ストローブ信号に同期して取り込むラッチ回路からなるテスト回路を設ける。
【００１２】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。書き込みと読み出しが行われるメモリ回路に読み出し信号とそれに対応した期待値を第１外部端子から入力して比較回路で比較し、比較結果を第２外部端子から入力された判定ストローブ信号に同期して取り込むラッチ回路からなるテスト回路を設け、メモリテスタから上記第１外部端子を通してアドレス入力とデータ入力を伴う一連のテスト書き込み動作と、上記メモリテスタから上記第１外部端子を通してアドレス入力と上記期待値の入力及び上記第２外部端子から記判定ストローブ信号の入力を伴う一連のテスト読み出し動作とを行い、上記一連の読み出し動作の後に、上記メモリテスタにより上記ラッチ回路の上記判定結果を取り出して当該メモリ回路の良不判定を行う。
【００１３】
【発明の実施の形態】
図１には、この発明に係る半導体記憶装置とそのテスト方法を説明するための一実施例の概略ブロック図が示されている。被測定半導体記憶装置ＤＵＴは、メモリ回路と書き込みデータを入力する入力回路ＩＢ、読み出し信号を出力する出力回路ＯＢを備えている。これらの回路ＩＢ及びＯＢに対応して入出力端子ＤＱが設けられる。この入出力端子ＤＱ及び入力回路ＩＢと出力回路ＯＢは、８ビット、１６ビットあるいは３２ビット等のようなバス幅に対応した複数個設けられるものであるが、同図では１つが代表として例示的に示されている。
【００１４】
メモリ回路は、特に制限されないが、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）であり、メモリアクセスのためのアドレス入力、制御信号（コマンド）入力やクロック入力を備えているが、同図では省略されている。入力端子ＩＮは、上記アドレス入力、制御入力及びクロック入力のための外部端子であり、代表として１つが例示的に示されている。
【００１５】
上記のような半導体記憶装置のテストを高精度でしかも効率よく行うようにするためにテスト回路が搭載される。テスト回路は、スイッチＳＷ１，ＳＷ２、比較回路ＥＸ１、ラッチ回路ＦＦ及びゲート回路Ｇから構成される。スイッチＳＷ１は、出力回路ＯＢの出力端子と上記入出力端子ＤＱとの間に設けられ、テスト信号Ａによってスイッチ制御される。スイッチＳＷ２は、上記ラッチ回路ＦＦの出力Ｑと上記入出力端子ＤＱとの間に設けられ、テスト信号Ｂによってスイッチ制御される。前記のように入出力端子ＤＱは、バス幅に対応して複数個設けられるものであるが、そのうちの１つに対して上記スイッチＳＷ１、ＳＷ２が設けられるものである。
【００１６】
上記入力回路ＩＢを介して入力された入力信号は、排他的論理回路等からなる比較回路ＥＸ１の一方の入力に供給される。この比較回路ＥＸ１の他方の入力には、メモリ回路からの読み出し信号が伝えられる。前記のようにメモリ回路からはバス幅に対応した複数ビットからの読み出し信号が得られるので、比較回路ＥＸ１は、上記バス幅に対応した複数個の排他的論理和回路を含んでおり、複数ビットのうちのいずれか１つ排他的論理和回路において不一致があったときには、不一致出力を形成し、全ての排他的論理和回路において一致しているときに一致出力を形成する。
【００１７】
上記比較回路ＥＸ１からの一致／不一致出力は、ゲート回路Ｇ１を通してラッチ（又はフリップフロップ）回路ＦＦのクロック端子ＣＬＫに入力される。ゲート回路Ｇ１は、テスト信号Ｄ（判定ストローブ信号）によって上記判定結果をラッチ回路ＦＦに伝える。ラッチ回路ＦＦは、入力端子Ｄにハイレベル（Ｈ）の信号が固定的に供給されており、上記クロック信号ＣＬＫの到来によって出力Ｑをハイレベルにセットするという動作を行う。上記ラッチ回路ＦＦは、クリア端子ＣＬＲを備えており、テスト信号Ｃ（判定クリア）により出力Ｑをロウレベルにクリア（リセット）させる。
【００１８】
テスタは、既存のテスタをそのまま用いることができ、上記被測定半導体記憶装置ＤＵＴに対して上記書き込みデータや期待値及びアドレス信号や制御信号及びクロック信号を供給するドライバを備えている。このドライバは、被測定半導体記憶装置ＤＵＴに伝えられる信号のハイレベル（ＶＩＨ）と信号のロウレベル（ＶＩＬ）が調整可能にされる。このドライバの出力部にはスイッチＳＷ３が設けられ、同じ信号線を用いて被測定半導体記憶装置ＤＵＴのラッチ回路ＦＦに保持された判定結果を取り込む際に、上記ドライバが切り離される。
【００１９】
上記テスタは、上記テスト信号Ａ、Ｂ、Ｃ、Ｄを形成して上記被測定半導体記憶装置ＤＵＴのテスト回路に伝える。テスト効率を高くするために、上記テスタに対して被測定半導体記憶装置ＤＵＴは、複数個が並列に接続される。上記のように既存のテスタをそのまま利用することができるが、上記テスト回路に向けた信号ＡないしＤを発生し、それを被測定半導体記憶装置ＤＵＴに伝える信号経路が設けられる。上記信号経路は、既存のものをそのまま流用するか、簡単な回路の変更又は追加によって実現できる。また、上記信号ＡないしＤは、上記テストパターンを生成するソフトウェア（テストプログラム）によって形成される。
【００２０】
テスト信号Ａ（又はテスト端子Ａ）は、テストモードでの読み出し指定信号（ピン）であり、信号Ａは指定の際はスイッチＳＷ１をオフ状態にし、出力回路ＯＢの出力信号が入出力端子に伝えられないようにする。テスト信号Ｂ（又はテスト端子Ｂ）は読み出し指定ピンであり判定結果の読み出し時にスイッチＳＷ２をオン状態にする。テスト信号Ｃ（又はテスト端子Ｃ）は、判定結果クリア信号（ピン）であり、ハイレベル信号でクリアする仕様でも、ローレベル信号でクリアする仕様のいずれであっても良い。テスト信号Ｄ（又はテスト端子Ｄ）は、判定ストローブ信号（ピン）であり、ストローブを立ててゲート回路Ｇ１を制御して比較回路ＥＸ１の比較結果をラッチ回路ＦＦに取り込む。これらの信号（ピン）は、入出力ピンやＧＮＤ以外のピンにて、ファンクションテスト時に直接関係ないピンが適用される。
【００２１】
図２には、この発明に用いられるテスト治具の一実施例のブロック図が示されている。テスト治具は、被測定装置ＤＵＴを並列に接続する信号線と、かかる信号線での信号反射を防止して、高速な信号伝達を行うようにするために終端抵抗が設けられる。つまり、テストヘッドに設けられたドライバから出力されるテスト用の各信号は、上記被測定装置ＤＵＴの対応する外部端子が並列（いわゆる芋蔓式）に接続された信号線を通して伝えられ、かかる信号線とインピーダンス整合が採られた終端抵抗が設けられることによって高速に伝えられる。ただし、図１の信号ＢのようにＤＵＴと一対一に対応して設けられる信号は、各ＤＵＴに対して個別に供給される。
【００２２】
特に制限されないが、この実施例のように１つのドライバにより被測定デバイスＤＵＴを８個芋蔓にした場合、１のドライバで８個のデバイスＤＵＴを扱えるので同時測定数は８倍になり、同時テスト可能なデバイスＤＵＴの数が多くなって効率のよいテストが可能になる。上記ドライバに並列接続されるデバイスＤＵＴの個数８は一例であって、ドライバが駆動できる範囲であれば芋蔓でのＤＵＴの数は変更可能である。
【００２３】
図３には、この発明に係る半導体記憶装置のテスト方法を説明するための概略ブロック図が示されている。この実施例のテスタは、既存のテスタをそのまま用いることができ、例えばテスタ本体、テストヘッド１、２及びハンドラ１と２により構成される。テスタ本体は、コンピュータ、タイミング発生器、パターン発生器及びピンコントロール波形フォーマッタを含んでいる。コンピュータは、テスタのハードウエア制御、テストデータの処理を行う。タイミング発生器は、テストに必要なタイミング信号（ＲＡＴＥ、ＥＤＧＥ）を発生する。パターン発生器は、テストに必要なテストパターン（アドレス、データ，制御信号）を発生する。ピンコントロール波形フォーマッタは、テストピン単位にタイミンとテストパターン波形フォーマットなどを選択する。
【００２４】
テストヘッド１，２は、タイミング補正回路、コンパレータロジック、ＤＣ（直流）部、ピンエレクトロニクス、テスト治具を含んでいる。タイミング補正回路は、タイミング精度を補正する。ピンエレクトロニクスは、被測定デバイスＤＵＴに印加する実際の信号を発生する。テスト治具は、テスタと被測定デバイスＤＵＴとを接続する。コンパレータロジックは、被測定デバイスＤＵＴからの出力を判定する。この判定は、電圧、タイミング、パターンについて比較した結果である。ＤＣ部は、被測定デバイスＤＵＴ用電源、ピンエレクトロニクス用のＶＩＨ／ＶＩＬ（入力ハイレベル／ロウレベル）の供給，ＶＯＨ／ＶＯＬ（出力ハイレベル／ロウレベル）のＤＣ測定をする。
【００２５】
例えば、テスタの１つのテストヘッドあたり６４個同時定可能な能力を持つものであれば、各ヘッドにおいて８個を芋蔓式に接続するものであるので、片ヘッドにおいて、８×６４＝５１２個の被測定デバイスＤＵＴの同時測定が可能になる。同図のように２つのテストヘッドを持つものでは、それぞれのテストヘッドが５１２個の被測定デバイスＤＵＴの同時測定を行うことができるから、全体で１０２４個もの同時測定が可能になる。
【００２６】
前記図１及び図３を参照して、この発明に係るテスト方法を説明する。テストモード設定されて信号ＡとＢにより被測定デバイスＤＵＴのスイッチＳＷ１とＳＷ２がオフ状態にされる。次に、信号Ｃを一時的にハイレベルにしてラッチ回路ＦＦをクリア（初期化）する。そして、テスタからテスト信号が印加される。テスト信号は、メモリ回路に対して書き込みが行われ、次に読み出し動作が行われる。この読み出し動作では、被測定デバイスＤＵＴのスイッチＳＷ１とＳＷ２がオフ状態のままで、上記読み出し動作においてメモリ回路から読み出し信号が得られるタイミングでテスタから期待値が入力され、それが比較回路ＥＸ１で比較される。この比較結果は、判定ストローブにより上記メモリ回路から対応する読み出し信号が出力されているときに正しく合わせられる。この一連のテスト読み出し動作の中で、１回でも比較結果が不一致のものがあれば、ラッチ回路ＦＦがセットされてその状態を保持する。
【００２７】
以上のテスト動作は、前記のように１０２４個の被測定デバイスＤＵＴに対して同時に行われる。つまり、テスタから１０２４個の被測定デバイスＤＵＴに対して同時にテスト用の書き込み動作及び読み出し動作とそれに対応した期待値が入力される。通常の読み出し動作では、メモリ回路に読み出しコマンドとアドレスを入力し、データ端子から読み出し信号を得るものであるが、このテスト用の読み出し動作では、読み出し動作のためのコマンドとアドレス入力するとともに、データバス（データ端子）を利用して期待値が入力される。このとき、前記のようにレイテンシィがあるときは、数クロック前に入力したアドレスに対応した期待値が遅れて入力される。このようにして入力されたアドレス、コマンドに対応したメモリ回路からの読み出し信号は、上記遅れて入力された期待値との比較される。このような動作は、個々の被測定デバイスＤＵＴに設けられたテスト回路のそれぞれにおいて同時並行して行われる。
【００２８】
テスト用の読み出し動作が終了すると、テスト信号ＢによってスイッチＳＷ２がオン状態にされて、上記のような書き込みと読み出しによるファンクションテスト結果がテスタに読み出される。このときには、前記のように１０２４個の被測定デバイスＤＵＴに対して並列的に行われるのではなく、個々の被測定デバイスＤＵＴを順次に選択して遅い速度で読み出される。つまり、個々の被測定デバイスＤＵＴに設けられたテスト回路内で判定結果がラッチされているので、ゆっくり読み出せる。
【００２９】
以上のようにチップにテスト用の読み出し動作のためのアドレス入力とそれに対応した期待値を与えて、これをチップ内で実際の信号と比較しその結果をラッチしてチップ内部に保持させる。テスタはラッチされている一致（ＰＡＳＳ）、不一致（ＦＡＩＬ）の論理信号を読み出すものであるので、その波形測定も不要でありテスタ側の回路も簡単となる。以上のようにして、簡単なテスタ構成にて１０２４個のような超多数個同時測定が可能となる。また被測定デバイスＤＵＴに搭載したテスト回路もパターン発生器などの大掛かりな回路はないので、チップ面積増大などの悪影響は無いに等しい。特に、期待値と判定ストローブを入力する本願発明に係るテスト回路では、回路の簡素化ができるという特徴に加えて、実際の動作速度に則した精度の高い判定結果を得ることができる。
【００３０】
例えば、読み出し動作のためのアドレス入力をしてから、複数クロック遅れてメモリ回路から読み出し信号が出力されるものにおいては、このレイテンシィに対応してテスタから期待値と判定ストローブ信号を発生させればよい。異なる複数通りのクロック周波数を設定したテストでは、それぞれの周波数に対応してレイテンシィによりテスタが上記期待値と判定ストローブを発生させればよいから、テストプログラムによって簡単にしかも柔軟に対応できるものである。
【００３１】
図４には、この発明に係る半導体記憶装置とそのテスト方法を説明するための他の一実施例の概略ブロック図が示されている。この実施例では、出力回路ＯＢの入力側にスイッチＳＷ１とＳＷ２が設けられる。これにより、通常動作ではメモリ回路の読み出し信号がスイッチＳＷ１−出力回路ＯＢを通して入出力端子ＤＱから出力される。ラッチ回路ＦＦの判定結果もスイッチＳＷ２−出力回路ＯＢを通して出力される。これにより、ラッチ回路ＦＦに保持された判定結果を出力させるためのドライバが不要となる。テスト用の読み出し動作のときには、出力回路ＯＢを出力ハイインピーダンス状態にし、上記入出力端子ＤＱから期待値の入力を可能にするものである。
【００３２】
上記のような本発明の適用により、前記従来の問題点を解決し、簡単な構成で効率的で高精度の試験が可能となる。この発明に係るテスト手法は、ファンクションテストに適用できるが、波形や電圧レベルの高い精度での判定が不要であり、テスタ価格を大幅に低減することができる。部品構成からその低減程度を推察するとテスタの価格は約半額（１／２）になるものと推定できる。また同時測定数については１つのドライバで８個芋蔓式で終端抵抗ありにて駆動すると８倍になるので同時測定数を８倍に増加させることができる。よってコストパフォーマンスで言うと、ファンクションテストのコストパフォーマンスが１６倍になる。これにより、ファンクションテストに必要なテスタ新規投資台数が抑制できるので、テストコストの低減、つまりは半導体製品製造原価の低減が可能である。
【００３３】
テスタ側の価格が低減できる理由として，コンパレータを被測定デバイスである半導体チップにいれてテスタからコンパレータを無くすこと、ドライバを出力専用（Ｉ／Ｏ　スイッチ）にしてテスタのハードを軽減することである。以上によりテスタの重要部品数が減少することによりテスタ価格が低減できる。なお信号を芋蔓式、終端抵抗ありにして、１つのドライバで複数（例えば８個程度）駆動するものであるが、とくに特殊なドライバが必要ではなく、既存のテスタのドライバであっても８個程度は問題なく駆動できるので超多数個取りを実施することによりテスタ価格が上昇することはない。また、被測定チップに専用回路（テスト回路）を入れるが、特にパターン発生器をいれるわけではなく簡単な論理判定回路のみなので、特にチップ面積に悪影響を及ぼすものではない。
【００３４】
本発明のテストモードを実行させる場合は、それをパッケージ外部からモード切り替えを行う必要があるが、特に専用端子を必要とする訳ではなく、Ｉ／Ｏ（入出力端子）、電源、ＧＮＤ以外の適当なピン（たとえばクロック、その他のピン）を使うことができる。その為に特殊なピンが無いので汎用規格ピンアサインの半導体記憶装置が可能となる。
【００３５】
図５には、この発明が適用されるダイナミック型ＲＡＭの一実施例の全体構成図が示されている。特に制限されないが、この実施例では、ＳＤＲＡＭ（シンクロナス・ダイナミック型ランダム・アクセス・メモリ）に向けられており、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上に形成される。
【００３６】
この実施例のＳＤＲＡＭは、メモリアレイがチップが全体として８分割される。同図には、そのうちの半分の４つのメモリアレイが代表として例示的に示され、図面の残り半分にはこの発明に関連する部分の拡大図が示されている。上記メモリアレイに一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。上記８個のメモリアレイは、２つが１組とされてＸデコーダＸＤＣを挟んで上下対称的に設けられる。このようにＸデコーダＸＤＣを挟んで設けられる２つのメモリアレイにより１つのメモリバンク（Ｂａｎｋ２）　が構成される。他のメモリバンク（Ｂａｎｋ３）　も上記同様な２つのメモリアレイにより構成される。
【００３７】
１つのメモリアレイは、上記ＸデコーダＸＤＣから同図に縦方向に延びるワード線にそって複数個に分割されたアレイが設けられる。上記アレイの各々に設けられたサブワード線は、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線によりサブワードドライバによって選択されるという階層ワード線方式が採られる。同様に、メモリアレイは、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイを有し、アレイの各々によってビット線が分割される。
【００３８】
上記ビット線は、その両端部に設けられるセンスアンプ列によって分割され、かかるビット線列にそってローカル入出力線ＬＩＯが設けられる。上記ローカル入出力線ＬＩＯは、ロウ系のアドレスにより選択される選択回路を介してメイン入出力線ＭＩＯに接続される。メイン出力線ＭＩＯは、代表として例示的に示されているメモリバンク（Ｂａｎｋ２　）を例にして説明すると、２つに分割されたメモリアレイにおいて１６対（ｐａｉｒｓ）ずつが、上記Ｙ選択線と平行に上記サブワードドライバ列に沿って延長される。それ故、１つのメモリバンク（Ｂａｎｋ２　）では、３２対（ｐａｉｒｓ）のメイン入出力線ＭＩＯが設けられる。これらの３２対のメイン入出力線ＭＩＯに対応して３２個のメインアンプＭＡが設けられる。
【００３９】
上記３２個のメインアンプＭＡの出力信号は、チップの縦方向に延長される３２対（ｐａｉｒｓ）のグローバル入出力線ＧＩＯに供給される。これらのグローバル入出力線ＧＩＯは、図示しないチップの下半分に設けられる２つのメモリバンク（Ｂａｎｋ０　、Ｂａｎｋ２）に対応して設けられるメインアンプＭＡにも接続されるようチップの縦方向を延長するように形成される。
【００４０】
チップの中央部に周辺回路が設けられる。同図には、上記周辺回路のうち出力系回路の一部が代表として例示的に示されている。上記周辺回路には、図示しないアドレス入力端子から供給されたアドレス信号をアドレスマルチプレクス形式で取り込むロウアドレスバッファ回路とカラムアドレスバッファ回路等が設けられる。上記出力系回路は、出力バッファＤＱ０−１５と、その前段に設けられた増幅回路ＡＭＰ２から構成される。出力バッファＤＱ０−１５は、１６ビットの単位でパラレルにデータ出力を行なうものである。上記増幅回路Ａｍｐ２は、上記グローバル入出力線ＧＩＯに対応して３２個設けられ、その出力部に選択回路（ＦＩＦＯ）が設けられて奇数アドレスに対応した１６ビットの信号又は偶数アドレスに対応した１６ビットの信号を上記１６個の出力バッファＤＱ０−１５に伝える。
【００４１】
この実施例に用いられる増幅回路は、同図の拡大図に示すように、異なるメイン入出力線ＭＩＯ線間において早いタイミングの１相目のクロックで動作するアンプＭＡ１を共有する。この発明におけるアンプＭＡ１の役割は、デバイスワースト条件において最も高速に増幅出力するためである。
【００４２】
つまり、データ取り込みタイミングの異なる１対のラッチ回路を用いたアンプＭＡ１とＭＡ２を設け、両者の出力が異なるときにデータを遅く取り込んだアンプ回路の状態を優先して出力させることにより、デバイスバラツキによりラッチタイミングがずれると誤データを増幅してしまうことを防止する。つまり、デバイスベスト条件でタイミングマージンを確保した設計を行うと、過剰タイミングマージンになり、デバイスワースト条件にてアクセス遅延が生じてしまうという問題が生じる。そこで、デバイスワースト条件にて入力信号量が最適となるように１相目のアンプＭＡ１の動作タイミングを決定するものである。
【００４３】
通常モードでは同時に動作しないが、前記のようなテストモードでのパラレルテスト用にアンプが必要な場合、アンプＭＡ１を共有することが可能となる。つまり、パラレルテスはゆっくり動作させれば良いため、上記アンプＭＡ１とＭＡ２とがデバイスベスト条件でも一致するように動作周波数を低く設定すればよい。この場合には、上記メインアンプＭＡ１はいずれか一方のメイン入出力線ＭＩＯに接続させておけばよい。あるいは、動作タイミング信号ＥＮ１の発生を禁止するものであってもよい。
【００４４】
上記１つのメモリバンク（Ｂａｎｋ２）において、２つのメモリアレイにおいてメイン入出力線ＭＩＯに奇数アドレス（Ｏｄｄ　Ａｄｄ）と偶数アドレス（Ｅｖｅｎ　Ａｄｄ）　とに分けておき、通常のリード動作ではカラム系アドレス信号に対応してそれぞれのメモリアレイから８ビットずつを選択し、上記グローバル入出力線ＧＩＯの半分（奇数又は偶数）を用いて１６ビットのデータを出力させる。このときには、３２個のメインアンプＭＡのうち半分の１６個のメンアンプＭＡしか動作を行なわないから１相目のクロックＥＮ１で動作するアンプを上記カラム系アドレス信号を用いて選択することにより、２相目のクロックＥＮ２で動作する２つのアンプに対して共用させることができる。
【００４５】
これに対して、テスト動作時では上記メイン入出力線ＭＩＯを選択するカラム系アドレス信号を無効として、それぞれのメモリアレイから１６ビットずつを選択し、１つのメモリバンクから３２ビットの同時読み出しを行なって図示しないテスト回路に供給して一致／不一致の検出を行なうようにしてテスト時間を短くする。このようなテスト動作では、クロックの周波数を低く設定し、上記２相目のクロックＥＮ２で動作するアンプによっても十分な信号量が確保できるようにすればよいので、上記メインアンプＭＡとして、２つのアンプをタイミングをずらして動作させる必要はない。これにより、メインアンプの省面積化を図ることができる。
【００４６】
この実施例のように出力回路の入力部に増幅回路Ａｍｐ２を設け、それもメインアンプＭＡと同様に２相のクロックで動作させるようにした場合、上記のような選択動作によって、３２個のアンプＡｍｐ２のうち半分の１６個のメンアンプＡｍｐ２しか動作を行なわないので、１相目のクロックＥＮ３で動作するアンプを上記カラム系アドレス信号を用いて選択することにより、２相目のクロックＥＮ４で動作する２つのアンプに対して共用させることができる。
【００４７】
上記のような１相目で動作するアンプを２相目で動作するアンプに共用するという発想は、前記ＳＤＲＡＭのＤＤＲ動作におけるＯｄｄ／Ｅｖｅｎ　間で共有可能となるものである。つまり、クロック信号の立ち上がりに同期して出力されるスタートアドレスの方のメイン入出力線ＭＩＯ線の信号を増幅するメインアンプＭＡにおいて、１相目のクロックＥＮ１で動作するアンプを使って高速に出力し、クロック信号の立ち下がり、つまり半周期遅れて出力させるべきすメイン入出力線ＭＩＯ線の信号を増幅するメインアンプＭＡは、入力信号量を確保するに十分な時間があるために２相目のクロックＥＮ２で動作するアンプのみを用いるようにすることができる。
【００４８】
同様の理由で、バンク間等で１相目のクロックで動作するアンプの共有も可能である。つまり、複数のバンクから次々に読み出し信号を出力させる場合において、クロック信号に同期して先に出力させるべきバンクの信号を増幅するメインアンプＭＡにおいて、上記１相目のクロックＥＮ１で動作するアンプＭＡ１を用いるようにし、次のサイクルで選択されるバンクからの信号を増幅するメインアンプは、２相目のクロックＥＮ２で動作するアンプＭＡ２によりを増幅するようにすればよい。
【００４９】
図６には、この発明が適用されたＳＤＲＡＭのＤＤＲモードを説明するためのタイミング図が示されている。ここでは、ＤＤＲ動作におけるＯｄｄ／Ｅｖｅｎ　間で１相目のアンプＭＡ１を共有するものである。すなわち、メイン入出力線ＭＩＯに割り当てられたＯｄｄ（奇数）とＥｖｅｎ　（偶数）のアドレス内、同図のようにスタートアドレスがＥｖｅｎ　のときは、かかるＥｖｅｎ　のメイン入出力線ＭＩＯに伝えられる方の読み出し信号を速いタイミングで読み出す必要があるため、１相目のクロックＥＮ１で動作するアンプＭＡ１を使用して出力させる。
【００５０】
これにより、２サイクル目に出力する方のアドレスが奇数（Ｏｄｄ）となり、かかる奇数（Ｏｄｄ）のメイン入出力線ＭＩＯに伝えられる方の読み出し信号は、半クロック分アクセス時間に余裕があるため、２相目のクロックＥＮ２で動作するのアンプＭＡ２で遅いタイミングで増幅する。これらの出力信号は、奇数と偶数（ＯｄｄとＥｖｅｎ　）のグローバル入出力線ＧＩＯを通して出力回路に伝えられ上記増幅回路Ａｍｐ２で増幅される。この増幅回路Ａｍｐ２の出力部では、クロック信号ＣＬＫのハイレベルへの変化及びロウレベルへの変化に対応して偶数−奇数（Ｅｖｅｎ　−Ｏｄｄ）の順に交互に選択されてデータ０−１−２−３のようにシリアルに出力される。この時、半クロック分遅れて出力される奇数（Ｏｄｄ）に対応したアンプＭＡ２を動作を制御する制御回路ＣＴＰ回路はオフ状態にされる。従って，アクセス遅延無しに面積増加を最小にすることが可能となる。
【００５１】
図６に示すように、ＤＤＲ　ＳＤＲＡＭでは、リートコマンドＲＥＡＤを入力してから、データ出力ＤＱが得られるまで複数クロックの遅延（レイテンシィ）を有するものである。このようなレイテンシィを有する読み出し動作では、外部端子から期待値と判定ストローブを入力することにより、そのときの動作周波数（クロックＣＬＫの周波数）に適合させて、テスタにより期待値と判定ストローブ信号を入力すればよいから、テスタの持つタイミング補正回路等を効果的に使用して、高い精度での判定ストローブを発生させることができ、上記のようなメインアンプの動作マージンまでも高い精度で検証することができるものとなる。
【００５２】
図７には、この発明が適用されたＳＤＲＡＭのテストモードを説明するための構成図が示されている。この実施例では、パラレルテスト用に設けたメインアンプ間で１相目のクロックＥＮ１で動作するアンプＭＡ１を共有した例を示す。すなわち、通常動作時は、カラム系アドレスＹ８により２つのメイン入出力線ＭＩＯペアのうち片方から信号が出力されるため、それに対応したメインアンプを動作させれば良い。従って、このような通常動作時においては２つのメインアンプは同時に動作することが無いため上記アンプＭＡ１を上記アドレスＹ８により選択された方で使用するようにして共有することが可能である。
【００５３】
一方、パラレルテスト（ＰＡＲＡ＝論理１）時には、ＰＡＲＡのハイレベルによりタイミング信号ＥＮ２とＥＮ３を発生させるようにし、上記アドレスＹ８と／Ｙ８を（無効）にするものである。つまり、ＰＡＲＡのハイレベルによりタイミング信号ＥＮ２とＥＮ３を発生させて２つのメイン入出力線ＭＩＯから読み出し信号を同時に出力させて一致判定等を行なうテスト回路に供給される。パラレルテスト時は、高速に動作させる必要が無いため、両方とも上記２相目のクロックＥＮ２とＥＮ３で動作するアンプＭＡ２のみを動作させて結果を出力することが可能となる。１相目のクロックで動作するアンプＭＡ１のクロックＥＮ１は、上記ＰＡＲＡ＝論理１により発生が停止させられ、アンプＭＡ１は非動作状態とされる。
【００５４】
前記図７に示したテスト回路は、上記一致判定等を行うパラレルテストのためのものであり、前記図１のテスト回路とは異なる。このようなパラレルテストは、テスト時間の短縮化のために有益なものである。前記図１のテスト回路は、上記図７のテスト回路の一致判定出力を読み出し信号として扱うよにするか、あるいは図５のグローバルビット線ＧＩＯの信号を増幅するＡｍｐ２Ｋの出力を受けるように設けられる。
【００５５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリ動作は、クロックに同期式である必要はない。期待値と判定ストローブを外部から入力し、メモリ回路からの読み出し信号と比較判定するものであるので、メモリ回路の読み出し信号が得られる内部タイミングマージンもテスタからの上記判定ストローブ信号により直接的に判定することができる。
【００５６】
メモリ回路からの読み出し信号を出力するメインアンプの構成は、前記のようにデバイスワースト条件にて入力信号量が最適となるようにされた１相目のアンプＭＡ１を用いるものに限定されない。並列に読み出されるそれぞれの信号に対して１個の増幅回路を設けるものであってもよい。前記半導体記憶装置は、論理回路等とともにシステムＬＳＩのような１つの半導体集積回路装置に構成されてもよい。この発明は、書き込みと読み出しが行われるメモリ回路を少なくとも備えた半導体集積回路装置とそのテスト方法に広く利用できる。
【００５７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。書き込みと読み出しが行われるメモリ回路において、読み出し信号とそれに対応した期待値を第１外部端子から入力して比較回路で比較し、比較結果を第２外部端子から入力された判定ストローブ信号に同期して取り込むラッチ回路からなるテスト回路を設けることにより、内蔵されたテスト回路の簡素化を図りつつ、使用するテスタにより高い精度での動作マージンをも考慮した動作判定を行うことができる。
【００５８】
書き込みと読み出しが行われるメモリ回路に読み出し信号とそれに対応した期待値を第１外部端子から入力して比較回路で比較し、比較結果を第２外部端子から入力された判定ストローブ信号に同期して取り込むラッチ回路からなるテスト回路を設け、メモリテスタから上記第１外部端子を通してアドレス入力とデータ入力を伴う一連のテスト書き込み動作と、上記メモリテスタから上記第１外部端子を通してアドレス入力と上記期待値の入力及び上記第２外部端子から記判定ストローブ信号の入力を伴う一連のテスト読み出し動作とを行い、上記一連の読み出し動作の後に、上記メモリテスタにより上記ラッチ回路の上記判定結果を取り出して当該メモリ回路の良不判定を行うことにより、簡単な構成により効率的で高精度の試験が可能となる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置とそのテスト方法を説明するための一実施例を示す概略ブロック図である。
【図２】この発明に用いられるテスト治具の一実施例を示すブロック図である。
【図３】この発明に係る半導体記憶装置のテスト方法を説明するための概略ブロック図である。
【図４】この発明に係る半導体記憶装置とそのテスト方法を説明するための他の一実施例を示す概略ブロック図である。
【図５】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す全体構成図である。
【図６】この発明が適用されたＳＤＲＡＭのＤＤＲモードを説明するためのタイミング図である。
【図７】この発明が適用されたＳＤＲＡＭのテストモードを説明するための構成図である。
【符号の説明】
ＩＢ…入力回路、ＯＢ…出力回路、ＳＷ１〜ＳＷ３…スイッチ、ＦＦ…ラッチ回路、Ｇ１…ゲート回路、ＥＸ１…比較回路、ＤＵＴ…被測定デバイス、ＭＡ…メインアンプ、ＳＥＬ…選択回路（セレクタ）、Ｂａｎｋ…メモリバンク、ＸＤＣ…Ｘデコーダ、ＹＤＣ…Ｙデコーダ、ＬＩＯ…ローカル入出力線、ＭＩＯ…メイン入出力線、ＧＩＯ…グローバル入出力線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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