(57)【要約】【課題】被測定デバイス（ＤＵＴ）の変更に伴う波形フォーマットの変更及び追加の要求が仕様外であるときに、集積回路（ＩＣ）を作り直す必要がなく、時間と費用を節約できるフォーマット回路を提供することにある。【解決手段】被測定デバイスに対するテスト信号の波形フォーマットを指定するフォーマット信号に基づいて、前記被測定デバイスに与えるテスト信号の基礎となる複数のエッジ信号の有効または無効を指定するデコード回路を備えるフォーマット回路において、前記デコード回路は、電気的接続の結線情報を格納するテーブルと、前記結線情報に基づいて、内部回路の前記電気的接続を変更する結線切替手段と、を備えることを特徴とするフォーマット回路。【選択図】　　　図１
2004117251.tif 000002
【特許請求の範囲】
【請求項１】
被測定デバイスに対するテスト信号の波形フォーマットを指定するフォーマット信号に基づいて、前記被測定デバイスに与えるテスト信号の基礎となる複数のエッジ信号の有効または無効を指定するデコード回路を備えるフォーマット回路において、
前記デコード回路は、電気的接続の結線情報を格納するテーブルと、
前記結線情報に基づいて、内部回路の前記電気的接続を変更する結線切替手段と、
を備えることを特徴とするフォーマット回路。
【請求項２】
前記テーブルはプログラマブルロジックアレイデータテーブルからなり、前記結線切替手段はプログラマブルロジックアレイからなることを特徴とする請求項１記載のフォーマット回路。
【請求項３】
前記プログラマブルロジックアレイデータテーブルは、モード切替信号の変更に基づき、その内容を変更することを特徴とする請求項２記載のフォーマット回路。
【請求項４】
前記テーブル及び前記結線切替手段は、少なくとも前記フォーマットデータ信号をアドレスとして入力するメモリからなることを特徴とする請求項１記載のフォーマット回路。
【請求項５】
前記メモリは、モード切替信号の変更に基づき、その内容を変更することを特徴とする請求項４記載のフォーマット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体テスト装置などで使用され、被測定デバイス（ＤＵＴ）のテスト信号の生成に関与するフォーマット回路に関するものである。
【０００２】
【従来の技術】
従来のフォーマット回路（フォーマッタ）は、被測定デバイス（ＤＵＴ）に対するテスト信号の波形フォーマットを指定するフォーマット信号に基づいて、被測定デバイス（ＤＵＴ）に与えるテスト信号の基礎となる複数のエッジ信号の有効または無効を選択するものであって、ディレーライン（遅延部）からのエッジ信号の選択を行うものである（例えば、本出願人の提案に係る特許文献１参照。）。
【０００３】
【特許文献１】
特許第３０３９３１６号明細書
【０００４】
図５に従来のフォーマット回路の一例を示す。同図において、ディレ−ライン１〜１０は、フォーマット回路の前段に配置され、被測定デバイス（ＤＵＴ）のテスト信号の基礎となるタイミング信号の遅延処理をし、エッジ信号を発生する、即ち、タイミング発生器の一部分である。
【０００５】
フォーマット回路は、アンドゲート１２〜２１、オアゲート２２及び２３、セットリセットラッチ２４〜２６、ストローブ／ウィンドウコンパレータ２７並びにデコード回路１１から構成される。
【０００６】
タイミング信号ｅｄｇｅ１　ｅｎａｂｌｅはディレ−ライン１に入力され、タイミング信号ｅｄｇｅ２　ｅｎａｂｌｅはディレ−ライン２に入力され、タイミング信号ｅｄｇｅ３　ｅｎａｂｌｅはディレ−ライン３〜６に入力され、タイミング信号ｅｄｇｅ４　ｅｎａｂｌｅはディレ−ライン７、８に入力され、タイミング信号ｅｄｇｅ５　ｅｎａｂｌｅはディレ−ライン９に入力され、タイミング信号ｅｄｇｅ６　ｅｎａｂｌｅはディレ−ライン１０に入力される。
【０００７】
ディレ−ライン１〜１０は、外部から設定される遅延データ（図示せず）に基づき、タイミング信号ｅｄｇｅ１　ｅｎａｂｌｅ〜ｅｄｇｅ６　ｅｎａｂｌｅを遅延させ、アンドゲート１２〜２１にそれぞれ、被測定デバイス（ＤＵＴ）に与えるテスト信号の基礎となるエッジ信号を生成し出力する。
【０００８】
また、アンドゲート１２〜２１は、デコード回路１１からのゲーティングの信号に基づき、前記被測定デバイスに与えるテスト信号の基礎となるそれぞれのエッジ信号の有効または無効を選択し、それぞれフォーマット用エッジ信号を出力する。
【０００９】
デコード回路１１は、フォーマット信号に基づいて、前記被測定デバイスに与えるテスト信号の基礎となる複数のエッジ信号の有効または無効を指定するものであって、一般的な論理ゲートで構成され、タイミング発生器（図示せず）からのフォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａをモード切替信号ｍｏｄｅに基づきデコードし、アンドゲート１２〜２１へのゲーティングの信号を出力し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかを指定する。
【００１０】
ここで、フォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａは、被測定デバイス（ＤＵＴ）に対するテスト信号の波形フォーマットを指定する信号である。
【００１１】
オアゲート２２は、アンドゲート１２、アンドゲート１４、アンドゲート１８及びアンドゲート２０からのフォーマット用エッジ信号の論理和をセットリセットラッチ２４のセット端子Ｓへ出力する。
【００１２】
オアゲート２３は、アンドゲート１３、アンドゲート１５、アンドゲート１９及びアンドゲート２１からのフォーマット用エッジ信号の論理和をセットリセットラッチ２４のリセット端子Ｒへ出力する。
【００１３】
セットリセットラッチ２４は、ドライバデータ信号ｄｒｉｖｅｒ　ｄａｔａを生成する。そして、後段のピンエレクトロニクス集積回路（図示せず）は、このドライバデータ信号ｄｒｉｖｅｒ　ｄａｔａを受け、被測定デバイス（ＤＵＴ）にテスト信号を出力する。
【００１４】
セットリセットラッチ２５は、アンドゲート１６からのフォーマット用エッジ信号をセット端子Ｓに入力し、アンドゲート１８からのフォーマット用エッジ信号をリセット端子Ｒに入力し、ドライバイネーブル信号ｄｒｉｖｅｒ　ｅｎａｂｌｅを生成する。そして、後段のピンエレクトロニクス集積回路（図示せず）は、このドライバイネーブル信号ｄｒｉｖｅｒ　ｅｎａｂｌｅを受け、被測定デバイス（ＤＵＴ）にテスト信号を出力する。．
【００１５】
セットリセットラッチ２６は、アンドゲート１９からのフォーマット用エッジ信号をセット端子Ｓに入力し、アンドゲート１７からのフォーマット用エッジ信号をリセット端子Ｒに入力し、アクティブロードイネーブル信号ａｃｔｉｖｅ　ｌｏａｄ　ｅｎａｂｌｅを生成する。そして、後段のピンエレクトロニクス集積回路（図示せず）は、このアクティブロードイネーブル信号ａｃｔｉｖｅ　ｌｏａｄ　ｅｎａｂｌｅを受け、被測定デバイス（ＤＵＴ）にテスト信号を出力する。
【００１６】
ストローブ／ウィンドウコンパレータ２７は、アンドゲート２０及びアンドゲート２１のフォーマット用エッジ信号に基づき、コンパレータデータ信号ｃｏｍｐａｒａｔｏｒ　ｄａｔａを取り込む。後段のピンエレクトロニクス集積回路（図示せず）は、被測定デバイス（ＤＵＴ）からの信号を受け、コンパレータデータ信号ｃｏｍｐａｒａｔｏｒ　ｄａｔａを生成する。
【００１７】
以上の構成のフォーマット回路は、電気的特性を確保するため、１個の集積回路（ＩＣ）で形成する。また、デコード回路１１は、一般的な論理ゲートで構成し、ハードウエアとして一意に定める。
【００１８】
このような、フォーマット回路は、予め、メーカーが仕様を綿密に定義し、集積回路（ＩＣ）を形成することが必要であった。
【００１９】
【発明が解決しようとする課題】
しかしながら、このようなフォーマット回路は、被測定デバイス（ＤＵＴ）の変更に伴う波形フォーマットの変更及び追加の要求が仕様外であると、デコード回路１１の集積回路（ＩＣ）を作り直す必要があり、時間と費用を要するという課題がある。
【００２０】
一方、半導体テスト装置の評価及び検査のときであって、ディレ−ライン１〜１０の特性における評価及び検査のときには、タイミング信号ｅｄｇｅ１　ｅｎａｂｌｅ〜ｅｄｇｅ６　ｅｎａｂｌｅ、フォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａ及びモード切替信号ｍｏｄｅを組合せてテストパターンを生成する。
【００２１】
しかしながら、このようなテストパターンの生成において、制約が多く、測定効率のよいテストパターンを生成することが困難という課題がある。半導体テスト装置の評価及び検査において、測定時間を要し、測定精度が低下するという課題がある。
【００２２】
本発明の目的は、以上説明した課題を解決するものであり、被測定デバイス（ＤＵＴ）の変更に伴う波形フォーマットの変更及び追加の要求が仕様外であるときに、集積回路（ＩＣ）を作り直す必要がなく、時間と費用を節約できるフォーマット回路を提供することにある。
また、半導体テスト装置の評価及び検査のときに、測定効率のよいテストパターンを容易に生成できるフォーマット回路を提供することにある。
【００２３】
【課題を解決するための手段】
このような目的を達成する本発明は、次の通りである。
（１）被測定デバイスに対するテスト信号の波形フォーマットを指定するフォーマット信号に基づいて、前記被測定デバイスに与えるテスト信号の基礎となる複数のエッジ信号の有効または無効を指定するデコード回路を備えるフォーマット回路において、前記デコード回路は、電気的接続の結線情報を格納するテーブルと、前記結線情報に基づいて、内部回路の前記電気的接続を変更する結線切替手段と、を備えることを特徴とするフォーマット回路。
（２）前記テーブルはプログラマブルロジックアレイデータテーブルからなり、前記結線切替手段はプログラマブルロジックアレイからなることを特徴とする（１）記載のフォーマット回路。
（３）前記プログラマブルロジックアレイデータテーブルは、モード切替信号の変更に基づき、その内容を変更することを特徴とする（２）記載のフォーマット回路。
（４）前記テーブル及び前記結線切替手段は、少なくとも前記フォーマットデータ信号をアドレスとして入力するメモリからなることを特徴とする（１）記載のフォーマット回路。
（５）前記メモリは、モード切替信号の変更に基づき、その内容を変更することを特徴とする（４）記載のフォーマット回路。
【００２４】
【発明の実施の形態】
以下に、図１に基づいて本発明を詳細に説明する。図１は本発明に係るフォーマット回路の一実施例を示す構成図である。なお、図５の従来例と同じ要素には同一符号を付し、説明を省略する。
【００２５】
図１の実施例の特徴は、デコード回路１１は、電気的接続の結線情報を格納するテーブルであるプログラマブルロジックアレイデータテーブル２８と、結線情報に基づいて内部の電気的接続を変更する結線切替手段であるプログラマブルロジックアレイ（ＰＬＡ）を備え、即ち、デコード回路１１をプログラマブルにする点である。
【００２６】
詳しくは、デコード回路１１は、積和型のプログラマブルロジックアレイ（ＰＬＡ）で形成する。プログラマブルロジックアレイデータテーブル２８の結線情報に基づき、デコード回路１１の内部回路の電気的接続を変更する。
【００２７】
また、図５の従来例と同様に、タイミング発生器（図示せず）からのフォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａをモード切替信号ｍｏｄｅに基づきデコードし、アンドゲート１２〜２１へのゲーティングの信号を出力し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかを指定する。
【００２８】
プログラマブルロジックアレイデータテーブル２８は、中央処理装置ＣＰＵ（図示せず）から入力するテーブル情報を、結線情報のテーブルである、記憶手段（レジスタ）に格納し、デコード回路１１へ結線情報を出力する。
【００２９】
このような、図１の実施例における通常の動作は、図５の従来例の動作と同様になるため、説明を省略する。
【００３０】
被測定デバイス（ＤＵＴ）の変更に伴う波形フォーマットの変更及び追加の要求があるときは、中央処理装置ＣＰＵ（図示せず）からプログラマブルロジックアレイデータテーブル２８へテーブル情報を入力し、結線情報のテーブルの内容を変更し、デコード回路１１への結線情報を変更し、デコード回路１１の内部回路の電気的接続を変更する。
【００３１】
そうして、タイミング発生器（図示せず）からのフォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａに対して、モード切替信号ｍｏｄｅに基づくデコードの機能を変更し、アンドゲート１２〜２１へのゲーティングの信号の出力を変更し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかの選択を変更する。
【００３２】
このようにして、被測定デバイス（ＤＵＴ）の変更に伴う波形フォーマットの変更及び追加の要求が仕様外であっても、プログラマブルロジックアレイデータテーブル２８の内容を変更するだけで対応できる。よって、集積回路（ＩＣ）を作り直す必要がなく、時間と費用を節約できる。
【００３３】
さらにまた、半導体テスト装置の評価及び検査のときであって、ディレ−ライン１〜１０の特性における評価及び検査のときには、タイミング信号ｅｄｇｅ１ｅｎａｂｌｅ〜ｅｄｇｅ６　ｅｎａｂｌｅ、フォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａ、モード切替信号ｍｏｄｅ及びテーブル情報を組合せてテストパターンを生成できる。
【００３４】
したがって、テーブル情報を備えることにより、テストパターンの生成における制約が減少し、測定効率のよいテストパターンを生成することが容易にできるという効果を奏する。半導体テスト装置の評価及び検査において、測定時間を短縮できる。
【００３５】
図２は本発明に係るフォーマット回路における第２の実施例の構成図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【００３６】
図２の実施例の特徴は、デコード回路１１は、モード切替信号ｍｏｄｅの入力がなく、プログラマブルロジックアレイデータテーブル２８は、モード切替信号ｍｏｄｅの変更に基づき、その内容を変更するする点にある。
【００３７】
デコード回路１１は、タイミング発生器（図示せず）からのフォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａを、デコード回路１１の内部回路の電気的接続に基づきデコードし、アンドゲート１２〜２１へのゲーティングの信号を出力し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかを指定する。
【００３８】
次に、図２の実施例の動作を説明する。なお、図１の実施例と同様のものは説明を省略する。
【００３９】
モード切替信号ｍｏｄｅに変更があったときには、中央処理装置ＣＰＵ（図示せず）は、プログラマブルロジックアレイデータテーブル２８へテーブル情報を入力し、結線情報のテーブルの内容を変更し、デコード回路１１への結線情報を変更し、デコード回路１１の内部回路の電気的接続を変更する。
【００４０】
そうして、タイミング発生器（図示せず）からのフォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａに対して、デコード回路１１の内部回路の電気的接続に基づくデコードの機能を変更し、アンドゲート１２〜２１へのゲーティングの信号の出力を変更し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかの選択を変更する。
【００４１】
このようにして、モード切替信号ｍｏｄｅに変更があったときに、プログラマブルロジックアレイデータテーブル２８の内容を変更させると、モード切替信号ｍｏｄｅの配線が簡略化し、構成を簡便で容易にすることができる。
【００４２】
また、以上の構成のフォーマット回路は、１個の集積回路（ＩＣ）で形成されてもよいし、複数個の集積回路（ＩＣ）で形成されてもよい。
【００４３】
さらにまた、上述の例では、デコード回路１１は、積和型のプログラマブルロジックアレイ（ＰＬＡ）で形成したが、これとは別に、ヒューズ型及びＥＥＰＲＯＭ型等のプログラマブルロジックアレイ（ＰＬＡ）で形成しても、同様の効果が得られる。
【００４４】
図３は本発明に係るフォーマット回路における第３の実施例の構成図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【００４５】
図３の実施例の特徴は、テーブル及び結線切替手段を備えるデコード回路１１は、少なくともフォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａをアドレスとして入力するメモリ（例えば、ランダムアクセスメモリ（ＲＡＭ））で構成し、中央処理装置バスＣＰＵ　ＢＵＳを設ける点にある。
【００４６】
詳しくは、デコード回路１１は、ランダムアクセスメモリ（ＲＡＭ）用いたルックアップテーブルで構成する。
【００４７】
また、タイミング発生器（図示せず）からのフォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａ及びモード切替信号ｍｏｄｅをアドレス端子ａｄｄｒｅｓｓに入力し、データ端子ＤＡＴＡからアンドゲート１２〜２１へのゲーティングの信号を出力し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかを指定する。
また、デコード回路１１は、中央処理装置バスＣＰＵ　ＢＵＳと接続する。
【００４８】
このような、図３の実施例における通常の動作は、図１の実施例の動作と同様になるため、説明を省略する。
【００４９】
被測定デバイス（ＤＵＴ）の変更に伴う波形フォーマットの変更及び追加の要求があるときは、中央処理装置バスＣＰＵ　ＢＵＳからデコード回路１１へ情報を入力し、ランダムアクセスメモリ（ＲＡＭ）のルックアップテーブルの内容を変更し、データ端子ＤＡＴＡからアンドゲート１２〜２１へのゲーティングの信号の出力を変更し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかの選択を変更する。
【００５０】
このようにして、被測定デバイス（ＤＵＴ）の変更に伴う波形フォーマットの変更及び追加の要求が仕様外であっても、デコード回路１１のランダムアクセスメモリ（ＲＡＭ）におけるルックアップテーブルの内容を変更するだけで対応できる。よって、集積回路（ＩＣ）を作り直す必要がなく、時間と費用を節約できる。
【００５１】
さらにまた、半導体テスト装置の評価及び検査のときであって、ディレ−ライン１〜１０の特性における評価及び検査のときには、タイミング信号ｅｄｇｅ１ｅｎａｂｌｅ〜ｅｄｇｅ６　ｅｎａｂｌｅ、フォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａ、モード切替信号ｍｏｄｅ及び中央処理装置バスＣＰＵ　ＢＵＳの情報を組合せてテストパターンを生成できる。
【００５２】
したがって、中央処理装置バスＣＰＵ　ＢＵＳの情報により、テストパターンの生成における制約が減少し、測定効率のよいテストパターンを生成することが容易にできるという効果を奏する。半導体テスト装置の評価及び検査において、測定時間を短縮できる。
【００５３】
図４は本発明に係るフォーマット回路における第４の実施例の構成図である。なお、図３の実施例と同じ要素には同一符号を付し、説明を省略する。
【００５４】
図４の実施例の特徴は、デコード回路１１はモード切替信号ｍｏｄｅの入力がなく、ルックアップテーブルは、モード切替信号の変更に基づき、その内容を変更する点にある。
【００５５】
デコード回路１１は、タイミング発生器（図示せず）からのフォーマットデータ信号ｆｏｒｍａｔ　ｄａｔａをアドレス端子ａｄｄｒｅｓｓに入力し、データ端子ＤＡＴＡからアンドゲート１２〜２１へのゲーティングの信号を出力し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかの指定をする。
【００５６】
次に、図４の実施例の動作を説明する。なお、図３の実施例と同様のものは説明を省略する。
【００５７】
モード切替信号ｍｏｄｅに変更があったときには、中央処理装置バスＣＰＵ　ＢＵＳは、デコード回路１１へ情報を入力し、ランダムアクセスメモリ（ＲＡＭ）のルックアップテーブルの内容を変更し、端子ＤＡＴＡからアンドゲート１２〜２１へのゲーティングの信号の出力を変更し、いずれのディレ−ライン１〜１０のエッジ信号を有効または無効にするかの選択を変更する。
【００５８】
このようにして、モード切替信号ｍｏｄｅに変更があったときに、ルックアップテーブルの内容を変更させると、モード切替信号ｍｏｄｅの配線が簡略化し、構成を簡便で容易にすることができる。また、ランダムアクセスメモリ（ＲＡＭ）の容量を小さくすることができる。
【００５９】
【発明の効果】
以上説明したことから明らかなように、本発明によれば、被測定デバイス（ＤＵＴ）の変更に伴う波形フォーマットの変更及び追加の要求が仕様外であっても、集積回路（ＩＣ）を作り直す必要がなく、時間と費用を節約できるフォーマット回路を提供できる。さらに、被測定デバイス（ＤＵＴ）のテスト信号の生成における、波形フォーマットのバリエーションが増し、好適である。
【００６０】
また、半導体テスト装置の評価及び検査のときに、測定効率のよいテストパターンを容易に生成できるという効果を奏する。さらに、テストパターンの最適化により、測定時間が短くなると共に、測定精度が向上し、半導体テスト装置の低コスト化に貢献する。
【図面の簡単な説明】
【図１】本発明に係るフォーマット回路の一実施例を示す構成図である。
【図２】本発明に係るフォーマット回路における第２の実施例の構成図である。
【図３】本発明に係るフォーマット回路における第３の実施例の構成図である。
【図４】本発明に係るフォーマット回路における第４の実施例の構成図である。
【図５】従来のフォーマット回路である。
【符号の説明】
１〜１０　ディレ−ライン
１１　デコード回路
１２〜２１　アンドゲート
２２、２３　オアゲート
２４〜２６　セットリセットラッチ
２７　ストローブ／ウィンドウコンパレータ
２８　プログラマブルロジックアレイデータテーブル
ｅｄｇｅ１　ｅｎａｂｌｅ〜ｅｄｇｅ６　ｅｎａｂｌｅ　タイミング信号
ｆｏｒｍａｔ　ｄａｔａ　フォーマットデータ信号
ｍｏｄｅ　モード切替信号
ＣＰＵ　ＢＵＳ　中央処理装置バス
【図１】
2004117251.tif 000003
【図２】
2004117251.tif 000004
【図３】
2004117251.tif 000005
【図４】
2004117251.tif 000006
【図５】
2004117251.tif 000007