(57)【要約】【課題】待機時において消費電流を低減させることが可能な半導体装置を提供する。【解決手段】待機時にゲート−ソース間リーク電流を削減するためにインバータＩＶ１〜ＩＶ５において丸で囲んだ側のトランジスタのゲート絶縁膜厚を厚く形成する。待機時においては入力信号ＩＮがＬレベルになり、インバータＩＶ１〜ＩＶ５において主電源線３２１および主接地線３２２に接続される丸で囲んだ側のトランジスタが導通状態になる。導通状態であるトランジスタを通常のトランジスタよりもゲート絶縁膜厚を厚くしておくことでゲートリーク電流を低減させ、待機時の消費電流を低減させることができる。【選択図】        図３
2004235470.tif 000002
【特許請求の範囲】
【請求項１】
第１のモードと消費電流が前記第１のモードよりも低減される第２のモードとを動作モードとして有する半導体装置であって、
主電源線と、
副電源線と、
前記第１のモードにおいて前記副電源線を前記主電源線と接続し、前記第２のモードにおいては前記副電源線を前記主電源線から分離する第１のスイッチ回路と、
前記第１のモードにおいて入力信号に応じて動作を行ない、前記第２のモードにおいては待機状態となる内部回路とを備え、
前記内部回路は、
前記第２のモードにおいて非導通状態に維持される所定厚のゲート絶縁膜を有する第１の電界効果型トランジスタと、
前記主電源線に接続され、前記第２のモードにおいて導通状態に維持される、前記所定厚よりも厚いゲート絶縁膜を有する第２の電界効果型トランジスタとを含む、半導体装置。
【請求項２】
前記第１のモードは通常モードであり、
前記第２のモードはパワーダウンモードであり、
前記半導体装置は、動作モードとして消費電流が前記パワーダウンモードよりも低減されるディープパワーダウンモードをさらに有し、
前記主電源線と電源ノードとの間に設けられ前記ディープパワーダウンモードにおいて前記主電源線から前記電源ノードを分離する第２のスイッチ回路をさらに備える、請求項１に記載の半導体装置。
【請求項３】
第１のモードと消費電流が前記第１のモードよりも低減される第２のモードとを動作モードとして有する半導体装置であって、
前記第１、第２のモードにおいて電源電位が与えられる第１の内部回路と、
前記第１のモードで活性化され少なくとも１つの第１のタイプの電界効果型トランジスタを含む第２の内部回路と、
前記第２の内部回路の出力と前記第１の内部回路の入力ノードとを前記第１のモードにおいて接続し、前記第２のモードにおいては分離する、前記第１のタイプの電界効果型トランジスタよりもゲート絶縁膜厚が厚い第２のタイプの電界効果型トランジスタを含むトランスミッションゲートと、
少なくとも１つの前記第２のタイプの電界効果型トランジスタを含み、前記第２のモードで活性化され前記入力ノードを駆動する第３の内部回路とを備える、半導体装置。
【請求項４】
前記第１の内部回路は、第１の電源電位に対応する入力された信号の振幅を第２の電源電位に対応する振幅に変換して出力するレベル変換回路であり、
前記第３の内部回路は、前記第２のモードで活性化され、前記第１のモードで非活性化されるクロックドインバータである、請求項３に記載の半導体装置。
【請求項５】
セルフリフレッシュモードと通常モードとを動作モードとして有する半導体装置であって、
ダイナミック型のメモリアレイと、
少なくとも１つの第１のタイプの電界効果型トランジスタを含み、前記通常モードで活性化され、前記セルフリフレッシュモードで非活性化される第１の内部回路と、
前記第１のタイプの電界効果型トランジスタよりもゲート絶縁膜厚が厚い第２のタイプの電界効果型トランジスタを少なくとも１つ含み、前記セルフリフレッシュモードで活性化される第２の内部回路とを備える、半導体装置。
【請求項６】
前記半導体装置は、ディープパワーダウンモードを動作モードとしてさらに有し、
前記ディープパワーダウンモード時に前記第２の内部回路に対する電源電流を遮断するためのスイッチをさらに備える、請求項５に記載の半導体装置。
【請求項７】
待機時に第１の電位にプリチャージされる信号線と、
前記信号線を前記第１の電位とは異なる第２の電位に結合する第１の電界効果型トランジスタと、
前記信号線を前記待機時に前記第１の電位に結合する前記第１の電界効果型トランジスタよりもゲート絶縁膜厚の厚い第２の電界効果型トランジスタとを備える、半導体装置。
【請求項８】
前記半導体装置は、
メモリアレイをさらに備え、
前記信号線は、前記メモリアレイと外部との間で記憶データの通信を行なうデータ線である、請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、回路ブロックに流れるソース−ドレイン間リーク電流およびゲートリーク電流を削減する技術に関する。より特定的には、リフレッシュ動作が必要なダイナミック型の半導体記憶装置を内蔵する半導体装置における待機時の消費電流削減に関する。
【０００２】
【従来の技術】
近年、情報携帯端末装置等の普及に伴い、半導体記憶装置においても小型化、低消費電力化が要求されている。これに伴って、半導体記憶装置も、マイクロコンピュータや大規模なロジック回路とともにワンチップに集積化されて用いられる場合が増えてきている。このような大規模な種々の回路を搭載し、システムオンチップを実現する集積回路をシステムＬＳＩと呼ぶことにする。
【０００３】
システムＬＳＩにおける消費電源電流の削減について説明する前に、まず、半導体記憶装置の従来構成を説明する。
【０００４】
図３５は、従来の半導体記憶装置１０００の構成を示す概略ブロック図である。
【０００５】
図３５を参照して、半導体記憶装置１０００は、外部から与えられる相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／ＣＬＫを受ける外部クロック信号入力端子１１１６と、外部クロック信号入力端子１１１６に与えられたクロック信号をバッファ処理するクロック入力バッファ１０８４および１０８５と、クロック入力バッファ１０８４および１０８５の出力を受けて、内部クロック信号ｉｎｔ．ＣＬＫを生成する内部制御クロック信号生成回路１１１８と、外部制御信号入力端子１１１０を介して与えられた外部制御信号を、内部クロック信号ｉｎｔ．ＣＬＫに応じて動作する入力バッファ１０１２〜１０２０を介して受けるモードデコーダ１１２０とを備える。
【０００６】
外部制御信号入力端子１１１０には、クロックイネーブル信号ＣＫＥと、チップセレクト信号／ＣＳと、行アドレスストローブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡＳと、書込制御信号／ＷＥとが与えられる。
【０００７】
クロックイネーブル信号ＣＫＥは、チップへの制御信号の入力を可能とすることを指示する信号であり、この信号が活性化されないと、制御信号の入力が許可されず、半導体記憶装置１０００は外部からの信号入力を受付けない。
【０００８】
チップセレクト信号／ＣＳは、コマンド信号が入力されているか否かを識別するための信号であり、この信号が活性化している状態（Ｌレベル）において、クロック信号の立上がりのエッジにおいて、他の制御信号のレベルの組合せに応じてコマンドの識別が行なわれる。
【０００９】
モードデコーダ１１２０は、これら外部制御信号に応じて、半導体記憶装置１０００の内部回路の動作を制御するための内部制御信号を出力する。モードデコーダ１１２０は、たとえば内部制御信号として、信号ＲＯＷＡ、信号ＣＯＬＡ、信号ＡＣＴ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＡＰＣおよび信号ＳＲを出力する。
【００１０】
信号ＲＯＷＡは、ロウ系のアクセスが行なわれることを示す信号であり、信号ＣＯＬＡは、コラム系アクセスが行なわれることを示す信号であり、信号ＡＣＴはワード線の活性化を指示する信号である。
【００１１】
信号ＰＣはプリチャージ動作を指示して、行系の回路動作の終了を指示する信号である。信号ＲＥＡＤは、列系の回路に対して読出動作を指示するための信号であり、信号ＷＲＩＴＥは列系の回路に対して書込動作を指示するための信号である。
【００１２】
信号ＡＰＣは、オートプリチャージ動作を指示する信号であり、オートプリチャージ動作が指定されると、バーストサイクルの終了とともに、プリチャージ動作が自動的に開始される。信号ＳＲはセルフリフレッシュ動作を指示するための信号であり、セルフリフレッシュ動作が開始されると、セルフリフレッシュタイマが動作し、一定時間が経過すると、ワード線が活性化されリフレッシュ動作が開始される。
【００１３】
半導体記憶装置１０００は、さらに、セルフリフレッシュモードが信号ＳＲにより指定されると動作を開始し、一定時間が経過するとワード線の活性化、すなわちリフレッシュ動作の開始を指示するためのセルフリフレッシュタイマ１０５４と、セルフリフレッシュタイマ１０５４からの指示に従って、リフレッシュアドレスを発生するためのリフレッシュアドレスカウンタ１０５６とを含む。
【００１４】
半導体記憶装置は、さらに、入力信号のＨレベルまたはＬレベルの判定の基準となる信号ＶＲＥＦを受ける参照電位入力端子１０２２と、アドレス信号入力端子１１１２を介して与えられるアドレス信号と、上述した外部制御信号の組合せに応じて、所定の動作モードに対する情報、たとえばバースト長に関する情報を保持するモードレジスタ１０４６と、内部クロック信号ｉｎｔ．ＣＬＫ２に応じて動作するアドレス信号入力バッファ１０３２〜１０３８を介してアドレス信号を受けて、行アドレスが入力されるタイミングにおいて、入力された行アドレスを保持するロウアドレスラッチ１２５０と、アドレス信号Ａ０〜Ａ１２を受けて列アドレスが入力されるタイミングにおいてこの列アドレスを保持するコラムアドレスラッチ１５５０と、リフレッシュアドレスカウンタ１０５６からの出力とロウアドレスラッチ１２５０からの出力とを受けて、通常動作においてはロウアドレスラッチ１２５０からの出力を選択し、セルフリフレッシュ動作中はリフレッシュアドレスカウンタ１０５６からの出力を選択して出力するマルチプレクサ１０５８と、マルチプレクサ１０５８からの出力を受けて行アドレスをプリデコードするロウプリデコーダ１１３６とを含む。
【００１５】
半導体記憶装置１０００は、さらに、コラムアドレスラッチ１５５０に保持された列アドレスを基準としてモードレジスタ１０４６からのバースト長のデータに応じて内部列アドレスを生成するバーストアドレスカウンタ１０６０と、バーストアドレスカウンタ１０６０の出力を受けて、対応する列アドレスのプリデコードを行なうコラムプリデコーダ１１３４と、内部クロック信号ｉｎｔ．ＣＬＫに応じて動作する入力バッファ１０４０〜１０４４を介してアドレス入力端子に与えられるバンクアドレスＢＡ０〜ＢＡ２を受け、指定されたバンクアドレス値を保持するバンクアドレスラッチ１０５２と、バンクアドレスラッチ１０５２の出力を受けて、バンクアドレスをデコードするバンクデコーダ１１２２とを備える。
【００１６】
なお、アドレス信号入力端子１１１２に与えられるアドレス信号は、モードレジスタへの動作モード情報の書込を行なう際に、その何ビットかの組合せによって、モードレジスタ中にデータを書込むためにも用いられる。たとえば、バースト長ＢＬや、ＣＡＳレイテンシＣＬの値などの設定が、アドレス信号の所定のビット数の組合せにより指定される。
【００１７】
また、バンクアドレス信号ＢＡ０〜ＢＡ２は、ロウ系のアクセス時およびコラム系のアクセス時のそれぞれにおいてアクセスバンクを指示する。すなわち、ロウ系のアクセス時、およびコラム系のアクセス時のそれぞれにおいて、アドレス信号入力バッファ１０４０〜１０４４に与えられたバンクアドレス信号ＢＡ０〜ＢＡ２は、バンクアドレスラッチ１０５２に取込まれた後、バンクデコーダ１１２２によりデコードされ、そして、各メモリアレイブロック（バンク）に伝達される。
【００１８】
半導体記憶装置１０００は、さらに、それぞれが読出／書込動作を独立に行なうことが可能な単位であるバンク０〜バンク７として動作するメモリアレイブロック１００ａ〜１００ｇと、バンクデコーダ１１２２からの出力およびロウプリデコーダ１１３６からの出力に応じて、対応するバンク中の行（ワード線）を選択するためのロウデコーダ１２４４と、コラムプリデコーダ１１３４からの出力に応じて対応するバンク中の列（ビット線対）を選択するためのコラムデコーダ１２４２と、読出動作においては選択されたバンク中の選択されたメモリセルから読出されたデータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与え、書込動作においては、バスＧ−Ｉ／Ｏにより伝達された書込データを対応するバンクに与えるＩ／Ｏポート１２６６と、書込動作において、外部から与えられた書込データを保持し、バスＧ−Ｉ／Ｏに与え、読出動作において、バスＧ−Ｉ／Ｏにより伝達された読出データを保持するデータ入出力回路１０８６と、データ入出力回路１０８６とデータ入出力端子１０７０との間で入出力データＤＱ０〜ＤＱ３１のやり取りを行なうための双方向入出力バッファ１０７２〜１０８２とを含む。
【００１９】
双方向入出力バッファ１０７２〜１０８２は、モードレジスタ１０４６に保持された動作モードデータに応じて、内部クロック信号に同期して動作する。
【００２０】
図３６は、従来のシステムＬＳＩに外部から供給される電源電位について説明をするための概念図である。
【００２１】
図３５を参照して、システムＬＳＩは、チップＣＨにロジック部ＬＧとＤＲＡＭ部ＭＥＭとを搭載している。ＤＲＡＭ部には、昇圧電位ＶＰＰを発生する電源発生回路ＶＧＥＮ１と、基板電位ＶＢＢを発生する電源発生回路ＶＧＥＮ２とを含んでいる。
【００２２】
ロジック部ＬＧには、外部から端子Ｔ５０を介して３．３Ｖの電源電位ＬＶＤＤＨが与えられ、端子Ｔ５１を介して１．５Ｖの電位ＬＶＤＤＬが与えられる。一方、ＤＲＡＭ部ＭＥＭには、端子Ｔ５２を介して外部から３．３Ｖの電源電位ＤＶＤＤＨが与えられ、端子Ｔ５３を介して１．５Ｖの電源電位ＤＶＤＤＬが与えられる。
【００２３】
なお、待機時における消費電流を低減させる参考となる先行文献として特許文献１（特開平１１−１５０１９３号公報）がある。
【００２４】
【特許文献１】
特開平１１−１５０１９３号公報
【００２５】
【発明が解決しようとする課題】
システムＬＳＩにおいては、ＤＲＡＭ部ＭＥＭのメモリセルに蓄積したデータを保持したまま待機状態において消費電源電流を削減するために、ロジック部ＬＧに供給される電源電位ＬＶＤＤＨ，ＬＶＤＤＬを０Ｖにして電源電流の供給を停止してロジック部ＬＧにおいて消費される待機時の消費電流を削減することがしばしば行なわれている。
【００２６】
しかしながら、携帯端末装置等においては、バッテリによる動作は、なるべく長時間可能であることが好ましい。そのためには、システムＬＳＩにおいてできる限り消費電力を削減する必要がある。
【００２７】
システムＬＳＩが内蔵しているＤＲＡＭ部では、メモリセルに蓄積したデータを保持しておくために、待機時においてもリフレッシュ動作をする必要がある。リフレッシュ動作の実行は、一定期間のインターバルをあけて１サイクルごとにリフレッシュを実施する方法と、すべてのメモリセルを連続的にリフレッシュを行ない、この連続したリフレッシュを一定時間ごとに行なう方法とがある。いずれの方法においても、リフレッシュ動作を実施している期間は、ＤＲＡＭ部における回路動作が行なわれ、トランジスタの活性化に伴うリーク電流が発生する。動作の高速化および電源電位の低電圧化に伴い使用するＭＯＳトランジスタのゲート絶縁膜厚をうすくするほど、動作時および待機時のリーク電流が大きくなり、全体の消費電流が増大されてしまう。
【００２８】
図３７は、図３６に示したＤＲＡＭ部ＭＥＭの周辺回路に供給される電源電位を説明するための概念図である。
【００２９】
図３６、３７を参照して、ＤＲＡＭ部ＭＥＭに供給される電源電位ＤＶＤＤＬは、クロック制御部１４０２，ロウ系コマンド制御部１４０４，コラム系コマンド制御部１４０６，ロウ系アドレス制御部１４０８，バンクアドレス制御部１４１０，コラム系アドレス制御部１４１２，入出力データ系制御部１４１４およびセルフリフレッシュ系制御部１４１６に供給される。図３６に示したようなメモリアレイ部以外の周辺回路においても、従来においては外部から電源電位ＤＶＤＤＬが供給されていたため、リフレッシュ動作に必要でない回路、たとえば入出力データ系制御部１４１４等においては、待機時において無視できないゲートリーク電流、ソース−ドレイン間リーク電流等トランジスタに関わるリーク電流が発生していた。
【００３０】
本発明の目的は、待機時においてＤＲＡＭ部に蓄積した情報を保持したまま消費電源電流を小さく抑えることができるパワーダウンモードを備えた半導体装置を提供することである。
【００３１】
【課題を解決するための手段】
この発明は、要約すると、第１のモードと消費電流が第１のモードよりも低減される第２のモードとを動作モードとして有する半導体装置であって、主電源線と、副電源線と、第１のスイッチ回路と、内部回路とを備える。第１のスイッチ回路は、第１のモードにおいて副電源線を主電源線と接続し、第２のモードにおいては副電源線を主電源線から分離する。内部回路は、第１のモードにおいて入力信号に応じて動作を行ない、第２のモードにおいては待機状態となる。内部回路は、第２のモードにおいて非導通状態に維持される所定厚のゲート絶縁膜を有する第１の電界効果型トランジスタと、主電源線に接続され、第２のモードにおいて導通状態に維持される、所定厚よりも厚いゲート絶縁膜を有する第２の電界効果型トランジスタとを含む。
【００３２】
この発明の他の局面に従う半導体装置は、第１のモードと消費電流が第１のモードよりも低減される第２のモードとを動作モードとして有する半導体装置であって、第１〜第３の内部回路と、トランスミッションゲートとを備える。
第１の内部回路は、第１、第２のモードにおいて電源電位が与えられる。第２の内部回路は、第１のモードで活性化され少なくとも１つの第１のタイプの電界効果型トランジスタを含む。トランスミッションゲートは、第２の内部回路の出力と第１の内部回路の入力ノードとを第１のモードにおいて接続し、第２のモードにおいては分離する、第１のタイプの電界効果型トランジスタよりもゲート絶縁膜厚が厚い第２のタイプの電界効果型トランジスタを含む。第３の内部回路は、少なくとも１つの第２のタイプの電界効果型トランジスタを含み、第２のモードで活性化され入力ノードを駆動する。
【００３３】
この発明のさらに他の局面に従う半導体装置は、セルフリフレッシュモードと通常モードとを動作モードとして有する半導体装置であって、ダイナミック型のメモリアレイと、第１および第２の内部回路とを備える。第１の内部回路は、少なくとも１つの第１のタイプの電界効果型トランジスタを含み、通常モードで活性化され、セルフリフレッシュモードで非活性化される。第２の内部回路は、第１のタイプの電界効果型トランジスタよりもゲート絶縁膜厚が厚い第２のタイプの電界効果型トランジスタを少なくとも１つ含み、セルフリフレッシュモードで活性化される。
【００３４】
この発明のさらに他の局面に従う半導体装置は、待機時に第１の電位にプリチャージされる信号線と、第１および第２の電界効果型トランジスタとを備える。第１の電界効果型トランジスタは、信号線を第１の電位とは異なる第２の電位に結合する。第２の電界効果型トランジスタは、信号線を待機時に第１の電位に結合し、第１の電界効果型トランジスタよりもゲート絶縁膜厚が厚い。
【００３５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
【００３６】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【００３７】
図１を参照して、半導体装置１は、外部ピン端子群ＰＧに結合され、指令された処理を実行する大規模なロジック部２と、ロジック部２に内部配線を介して結合され、ロジック部２が必要とするデータを格納するＤＲＡＭ部４とを含む。ロジック部２は、クロック信号ＣＬＫ，／ＣＬＫ、制御信号ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥと、データ取込みのための参照電位Ｖｒｅｆと、行アドレス信号ＲＡ０〜ＲＡ１２と、列アドレス信号ＣＡ０〜ＣＡ１０と、バンクアドレス信号ＢＡ０〜ＢＡ２とをＤＲＡＭ部４に対して出力する。そして、ロジック部２とＤＲＡＭ部４とはデータ信号ＤＱ０〜ＤＱ３１をやり取りする。
【００３８】
ロジック部２とＤＲＡＭ部４とを１チップに集積化した場合には、授受するための信号配線の本数を個別のチップにしていた場合よりも増やすことが容易であるので、図１に示した構成においては、いわゆるアドレスピンマルチプレクスは行なわれておらず、ロジック部から列アドレスと行アドレスは別々の配線でＤＲＡＭ部に伝達される構成となっている。
【００３９】
ＤＲＡＭ部４は、ロジック部２から与えられる相補なクロック信号ＣＬＫおよび／ＣＬＫをバッファ処理するクロック入力バッファ５０および５２と、クロック入力バッファ５０および５２の出力を受けて内部クロック信号ｉｎｔ．ＣＬＫを出力する内部制御クロック信号生成回路１１８と、制御信号ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳおよび／ＷＥを内部クロック信号ｉｎｔ．ＣＬＫに応じて受ける入力バッファ１２〜２０と、入力バッファ１２〜２０を介して制御信号を受け内部回路の動作を制御するための内部制御信号を出力するモードデコーダ１２０とを含む。
【００４０】
クロックイネーブル信号ＣＫＥは、チップへの制御信号の入力を可能とする指示をするための信号であり、クロックイネーブル信号が活性化されないと、制御信号の入力が許可されず、ＤＲＡＭ部４はロジック部とデータ授受を行なわない。
【００４１】
チップセレクト信号／ＣＳは、コマンド信号が入力されているか否かを識別するための信号であり、この信号が活性化している状態（Ｌレベル）において、クロック信号の立上がりのエッジにおいて、他の制御信号のレベルの組合せに応じてコマンドの識別が行なわれる。
【００４２】
モードデコーダ１２０は、たとえば内部制御信号として、信号ＲＯＷＡ、信号ＣＯＬＡ、信号ＡＣＴ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩＴＥ、信号ＡＰＣおよび信号ＳＲを出力する。
【００４３】
信号ＲＯＷＡは、ロウ系のアクセスが行なわれることを示す信号であり、信号ＣＯＬＡは、コラム系アクセスが行なわれることを示す信号であり、信号ＡＣＴはワード線の活性化を指示する信号である。
【００４４】
信号ＰＣはプリチャージ動作を指示して、行系の回路動作の終了を指示する信号である。信号ＲＥＡＤは、列系の回路に対して読出動作を指示するための信号であり、信号ＷＲＩＴＥは列系の回路に対して書込動作を指示するための信号である。
【００４５】
信号ＡＰＣはオートプリチャージ動作を指示する信号であり、オートプリチャージ動作が指定されると、バーストサイクルの終了とともに、プリチャージ動作が自動的に開始される。信号ＳＲはセルフリフレッシュ動作を指示するための信号であり、たとえば、待機モードにおいてロジック部からセルフリフレッシュモードを指定する制御信号の組合せが入力されると、このセルフリフレッシュ信号ＳＲが発生され、これに応じてセルフリフレッシュ動作が開始され、セルフリフレッシュタイマが動作し、一定時間が経過するとワード線が活性化されリフレッシュ動作が開始される。
【００４６】
ＤＲＡＭ部４は、さらに、入力信号のＨレベルまたはＬレベルの判定の基準となる参照電位ＶＲＥＦを受ける。
【００４７】
ＤＲＡＭ部４は、さらに、ロジック部から与えられるアドレス信号と制御信号との組合せに応じて所定の動作モードに対する情報、たとえばバースト長に関する情報を保持するモードレジスタ１２２と、ロジック部から行アドレス信号ＲＡ０〜ＲＡ１２を受けて保持するロウアドレスラッチ１２４と、ロジック部から与えられる列アドレス信号ＣＡ０〜ＣＡ１０を受けて保持するコラムアドレスラッチ１２６と、ロウアドレスラッチ１２４の出力を受けて行アドレスをプリデコードするためのロウプリデコーダ１４０と、コラムアドレスラッチ１２６に保持された列アドレスを基準としてモードレジスタ１２２からのバースト長のデータに応じて内部列アドレスを生成するバーストアドレスカウンタ１３４と、バーストアドレスカウンタ１３４の出力を受けて、対応する列アドレスのプリデコードを行なうコラムプリデコーダ１４２と、内部クロック信号ｉｎｔ．ＣＬＫに応じて動作する入力バッファ４０〜４４を介してロジック部から与えられるバンクアドレスＢＡ０〜ＢＡ２を受けて指定されたバンクアドレス値を保持するバンクアドレスラッチ１２８と、バンクアドレスラッチ１２８の出力を受けて、バンクアドレスをデコードするバンクデコーダ１３６とを含む。
【００４８】
なお、ロジック部から与えられるアドレス信号は、モードレジスタへの動作モード情報の書込を行なう際に、その何ビットかの組合せによってモードレジスタ中にデータを書込むために用いられる。たとえば、バースト長ＢＬや、ＣＡＳレイテンシＣＬの値などの設定が、アドレス信号の所定のビット数の組合せにより指定される。
【００４９】
また、バンクアドレス信号ＢＡ０〜ＢＡ２は、ロウ系のアクセス時、およびコラム系のアクセス時のそれぞれにおいてアクセスバンクを指示する。すなわち、ロウ系のアクセス時、およびコラム系のアクセス時のそれぞれにおいて、ロジック部２から与えられたバンクアドレス信号ＢＡ０〜ＢＡ２は、バンクアドレスラッチ１２８に取込まれた後、バンクデコーダ１３６によってデコードされて各メモリアレイブロック（バンク）に伝達される。
【００５０】
ＤＲＡＭ部４は、さらに、ロジック部から与えられたアドレス信号およびセルフリフレッシュモードを指示する信号ＳＲを受けてリフレッシュ時の制御を行なうリフレッシュ制御部１３２と、リフレッシュ制御部１３２が出力するロウ系制御信号およびバンク指示信号とロウプリデコーダ１４０およびバンクデコーダ１３６の出力とを信号ＳＲによって切換えるマルチプレクサ１４４とを含む。
【００５１】
ＤＲＡＭ部４は、さらに、それぞれが読出／書込動作を独立に行なうことが可能な単位であるバンク０〜バンク７として動作するメモリアレイブロック１００ａ〜１００ｇと、マルチプレクサ１４４の出力に応じて対応するバンク中の行（ワード線）を選択するためのロウデコーダ２４４と、コラムプリデコーダ１４２からの出力に応じて対応するバンク中の列（ビット線対）を選択するためのコラムプリデコーダ２４２と、読出動作においては選択されたバンク中の選択されたメモリセルから読出されたデータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに与え、書込動作においては、バスＧ−Ｉ／Ｏにより伝達された書込データを対応するバンクに与えるＩ／Ｏポート２６６と、書込動作において、外部から与えられた書込データを保持し、バスＧ−Ｉ／Ｏに与え、読出動作において、バスＧ−Ｉ／Ｏにより伝達された読出データを保持するデータ入出力回路１３０と、データ入出力回路１３０とロジック部２との間で入出力データＤＱ０〜ＤＱ３１のやり取りを行なうためのデータ入出力バッファ７２〜７８とを含む。
【００５２】
ＤＲＡＭ部４は、さらに、外部から３．３Ｖの電源電位ＶＤＤＨを受けてたとえば２．０ボルトの電源電位ＶＤＤ２を出力するＶＤＣ回路１３８を含む。
【００５３】
図２は、図１に示したリフレッシュ制御部１３２の構成を示すブロック図である。
【００５４】
図２を参照して、リフレッシュ制御部１３２は、図１のモードデコーダ１２０からセルフリフレッシュ信号ＳＲを受けてセルフリフレッシュモードに移行する時にリフレッシュのスタンバイ期間を計測するタイマ３０２と、タイマ３０２の出力に応じてトリガパルスＴＲＩＧを出力するトリガパルス発生回路３０４と、トリガパルスＴＲＩＧに応じてリフレッシュにおけるワード線活性のサイクルを決定するサイクル信号ＣＹＣＬＥを出力するサイクリックタイマ３０６と、サイクル信号ＣＹＣＬＥに応じてロウ系の動作基準クロック信号ＲＡＳＣＫを出力するＲＡＳクロック発生回路３０８と、クロック信号ＲＡＳＣＫを基準として所定のタイミングで信号ＥＱ、ＭＷＬ、ＳＯ、ＰＣを出力する制御用遅延回路３１０とを含む。制御用遅延回路３１０は、内部イネーブル信号ＩＥＮが活性化されているときに信号ＥＱ，ＭＷＬ，ＳＯおよびＰＣを出力する。
【００５５】
信号ＥＱはビット線のイコライズ期間を示す信号であり、信号ＭＷＬはメインワード線の活性化期間を示す信号であり、信号ＳＯはセンスアンプの活性化期間を示す信号であり、信号ＰＣはプリチャージ期間を示す信号である。
【００５６】
リフレッシュ制御部１３２は、さらに、電源立上げ時のリセット信号ＰＯＮおよびセルフリフレッシュリセット信号ＳＲＲＳＴに応じてリセットされてロジック部よりスタートアドレスＳＡＤＲ、エンドアドレスＥＡＤＲを受けてクロック信号ＲＡＳＣＫに応じてアドレスをインクリメントするアドレスカウンタ３１２を含む。アドレスカウンタ３１２は、メモリアレイに対してリフレッシュアドレスＲｅＡＤＲを出力し、アドレスのカウントが一巡したらタイマリセット信号ＴＲＳＴをタイマ３０２に対して出力する。
【００５７】
リフレッシュ制御部１３２においてタイマ３０２は高速動作が要求されないため、高いしきい値のトランジスタで構成されており、動作中でもそのリーク電流は小さい。タイマ回路部が時間を検出すると、トリガパルスＴＲＩＧが発生され、このトリガ信号ＴＲＩＧに応じてアドレスカウンタ３１２が動作を開始する。このアドレスカウンタ３１２は、低しきい値で動作するトランジスタによって構成されている。しかし、タイマ３０２が時間を検出する以前においてリーク電流を削減するために、リセット信号によって待機状態とされる。アドレスカウンタ３１２は、後に説明する階層電源構成を採用しており、待機状態においてはリーク電流を削減することができる。
【００５８】
図３は、階層電源構成を説明するための回路図である。
図３においては、内部回路として５段の直列接続されるインバータＩＶ１−ＩＶ５が示される。初段のインバータＩＶ１へ与えられる入力信号ＩＮは、スタンバイサイクル時においては、Ｌレベルである。インバータＩＶ１〜ＩＶ５は、各々がＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴとを含む。これらのＭＯＳトランジスタＰＴおよびＮＴは、しきい値電圧の絶対値が小さな低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタである。
【００５９】
これらのインバータＩＶ１〜ＩＶ５に対し、ＰチャネルＭＯＳトランジスタ３１５を介して電源電位Ｖｃｃを受ける主電源線３２１と、この主電源線３２１にリークカット用のＰチャネルＭＯＳトランジスタＰＱを介して結合されるサブ電源線３２３と、ＮチャネルＭＯＳトランジスタ３１６を介して接地電位Ｖｓｓを受ける主接地線３２２と、主接地線３２２にリークカット用ＮチャネルＭＯＳトランジスタＮＱを介して接続されるサブ接地線３２４とが設けられる。リークカット用ＭＯＳトランジスタＰＱおよびＮＱは、そのしきい値電圧（Ｍ−Ｖｔｈ）の絶対値が、ＭＯＳトランジスタＰＴおよびＮＴのしきい値電圧の絶対値よりも大きく設定されるＭＯＳトランジスタで構成される。
【００６０】
ＭＯＳトランジスタＰＱは、そのゲートに制御信号／φを受け、ＭＯＳトランジスタＮＱは、ゲートに制御信号φを受ける。制御信号φは、内部回路が動作するアクティブサイクル時においてはＨレベルとなる。内部回路が待機状態となるスタンバイサイクル時においてはＬレベルとなる。一方、制御信号／φは、アクティブサイクル時にＬレベルとなり、スタンバイサイクル時にＨレベルとなる。
【００６１】
同様に、ＭＯＳトランジスタ３１５は、そのゲートに制御信号／φｍを受け、ＭＯＳトランジスタ３１６は、ゲートに制御信号φｍを受ける。制御信号φｍは、アクティブサイクル時やスタンバイサイクル時においてはＨレベルとなり、ディープスタンバイサイクルではＬレベルとなる。一方、制御信号／φは、アクティブサイクル時やスタンバイサイクル時においてはＬレベルとなり、ディープスタンバイサイクルではＨレベルとなる。なお、ディープスタンバイサイクルは、ディープパワーダウンモードと呼ぶこともあり、消費電流が非常に少ないことが要求される半導体装置にはしばしば設けられるモードである。
【００６２】
内部回路において奇数段のインバータＩＶ１、ＩＶ３、およびＩＶ５…は、ＰチャネルＭＯＳトランジスタＰＴのソースが主電源線３２１に接続され、ＮチャネルＭＯＳトランジスタＮＴのソースがサブ接地線３２４に接続される。偶数段のインバータＩＶ２、ＩＶ４、…はＰチャネルＭＯＳトランジスタＰＴのソースがサブ電源線３２３に接続され、ＮチャネルＭＯＳトランジスタＮＴのソースが主接地線３２２に接続される。
【００６３】
ここでさらに、待機時にゲート−ソース間リーク電流を削減するためにインバータＩＶ１〜ＩＶ５において丸で囲んだ側のトランジスタのゲート絶縁膜厚を厚く形成する。具体的には、インバータＩＶ１では、主電源線３２１に接続されるＰチャネルＭＯＳトランジスタＰＴのゲート絶縁膜厚を厚く形成する。同様に、インバータＩＶ３，ＩＶ５においても主電源線３２１に接続されるＰチャネルＭＯＳトランジスタのゲート絶縁膜厚を厚く形成する。一方、インバータＩＶ２，ＩＶ３では主接地線３２２に接続されるＮチャネルＭＯＳトランジスタのゲート絶縁膜厚を厚く形成する。
【００６４】
待機時においては入力信号ＩＮがＬレベルになり、インバータＩＶ１〜ＩＶ５において丸で囲んだ側のトランジスタが導通状態になる。このときこれらの導通状態であるトランジスタを通常のトランジスタよりもゲート絶縁膜厚を厚くしておくことでゲートリーク電流を低減させ、待機時の消費電流を低減させることができる。
【００６５】
図４は、図３に示した階層電源構成を有する回路の動作について説明するための波形図である。
【００６６】
図３、図４を参照して、スタンバイサイクル時においては、制御信号φはＬレベルであり、また制御信号／φはＨレベルである。また、入力信号ＩＮは、Ｌレベルである。この状態においては、リークカット用ＭＯＳトランジスタＰＱおよびＮＱがオフ状態となる。
【００６７】
奇数段のインバータＩＶ１、ＩＶ３およびＩＶ５は、その入力信号ＩＮがＬレベルであるため、内部においてＰチャネルＭＯＳトランジスタＰＴがオン状態、ＮチャネルＭＯＳトランジスタＮＴがオフ状態となる。ＰチャネルＭＯＳトランジスタＰＴは、主電源線３２１にそのソースが接続されており、一方ＮチャネルＭＯＳトランジスタＮＴは、サブ接地線３２４にそのソースが接続されている。
【００６８】
ＰチャネルＭＯＳトランジスタＰＴは、導通して対応の出力ノード（ドレイン）へ主電源線３２１上の電源電位Ｖｃｃレベルの電圧を伝達すると、ソースおよびドレイン間電圧が等しくなるので電流が流れない状態となる。
【００６９】
一方、ＮチャネルＭＯＳトランジスタＮＴは、ゲートにＬレベルの信号を受けており非導通状態となっているが、サブ接地線に結合されたソースとドレインとの間に一定値以上の電位差があるときはオフリーク電流が生じている。このサブ接地線３２４は、比較的高いしきい値電圧Ｍ−Ｖｔｈを有するリークカット用ＭＯＳトランジスタＮＱを介して主接地線３２２に接続されている。したがって、インバータＩＶ１、ＩＶ３およびＩＶ５…からのオフリーク電流がサブ接地線３２４に流れても、このリークカット用ＭＯＳトランジスタＮＱはこれらのオフリーク電流をすべて放電することができず、サブ接地線３２４上の電圧レベルＳＶｓｓが接地電位Ｖｓｓよりも高くなる。
【００７０】
このサブ接地線３２４上の電位ＳＶｓｓは、リークカット用ＭＯＳトランジスタＮＱの放電するリーク電流量と、内部回路に含まれるインバータ段からのオフリーク電流の総和との関係により最終的に決定される。サブ接地線３２４上の電位ＳＶｓｓが接地電位Ｖｓｓよりも高くなると、奇数段のインバータＩＶ１、ＩＶ３、ＩＶ５…においてＮチャネルＭＯＳトランジスタＮＴのゲート−ソース間が逆バイアス状態に設定され、オフリーク電流がさらに低減される。
【００７１】
一方、偶数段のインバータＩＶ２、ＩＶ４、…においては、入力信号がＨレベルである。これらの偶数段のインバータＩＶ２、ＩＶ４、…においては、ＰチャネルＭＯＳトランジスタＰＴのソースがサブ電源線３２３に接続され、ＮチャネルＭＯＳトランジスタＮＴのソースが主接地線３２２に接続される。したがって、偶数段のインバータＩＶ２、ＩＶ４、…においては、ＮチャネルＭＯＳトランジスタはソースおよびドレインが等しくなり、接地電位Ｖｓｓレベルとなる。一方で、ＰチャネルＭＯＳトランジスタＰＴでは、非導通状態であってもオフリーク電流が生じている。
【００７２】
主電源線３２１とサブ電源線３２３の間には、比較的しきい値電圧の絶対値（Ｍ−Ｖｔｈ）が大きいリークカット用ＭＯＳトランジスタＰＱが設けられている。したがって、この主電源線３２１からサブ電源線３２３へのリーク電流量がリークカット用ＭＯＳトランジスタＰＱにより決定され、サブ電源線３２３上の電圧ＳＶｃｃは、電源電位Ｖｃｃレベルよりも低下する。このサブ電源線３２３上の電圧ＳＶｃｃの電圧レベルは、最終的にリークカット用ＭＯＳトランジスタＰＱの供給するリーク電流と偶数段のインバータＩＶ２、ＩＶ４、…におけるオフリーク電流の総和との関係により決定される。電圧ＳＶｃｃが電源電位Ｖｃｃよりも低くなると、偶数段のインバータＩＶ２、ＩＶ４、…において、ＰチャネルＭＯＳトランジスタＰＴのゲート−ソース間が逆バイアス状態に設定されオフリーク電流がさらに低減される。
【００７３】
アクティブサイクル時においては、制御信号φがＨレベルとなり、一方、制御信号／φがＬレベルとなり、リークカット用ＭＯＳトランジスタＰＱおよびＮＱがオン状態となり、主電源線３２１がサブ電源線３２３に接続され、主接地線３２２がサブ接地線３２４に接続される。
【００７４】
これにより、サブ電源線３２３上の電圧ＳＶｃｃが電源電位Ｖｃｃレベルとなり、またサブ接地線３２４上の電位ＳＶｓｓが接地電位Ｖｓｓレベルとなる。このアクティブサイクル時において、入力信号ＩＮが動作状態に応じて適当に変化する。内部回路を構成するインバータＩＶ１〜ＩＶ５…のＭＯＳトランジスタは低しきい値電圧のＭＯＳトランジスタであり、高速で動作する。このとき、リークカット用ＭＯＳトランジスタＰＱおよびＮＱの電流供給能力は、この内部回路の動作を十分に保証することができるように大きい値に設定される。
【００７５】
スタンバイ期間においては、さらにリーク電流を低減させるために、電源線に信号φｍ，／φｍで制御されるスイッチを配置し回路ブロック全体の電源をオフさせる。この電源オフ状態をディープスタンバイ状態という。ディープスタンバイ状態ではゲート絶縁膜厚のうすいトランジスタも完全にゲートリーク電流を無くすることができる。
【００７６】
このように、電源線を主電源線およびサブ電源線とし、接地線を主接地線およびサブ接地線とする階層構造にすることにより、スタンバイサイクル時において、電源線／接地線のインピーダンスを高くしてリーク電流を低減し、一方アクティブサイクル時においては、この電源線／接地線のインピーダンスを小さくして内部回路の低しきい値電圧のＭＯＳトランジスタにより高速動作を実現する。図２のアドレスカウンタ３１２をこのような階層電源構成にすることにより、パワーダウンモードにおいてリフレッシュを行なわないスタンバイ期間の消費電流を低減し、かつ、リフレッシュ時には高速動作することができる半導体装置を実現することが可能となる。
【００７７】
さらにディープスタンバイサイクルにおいては、ＤＲＡＭのように動作を行なっている回路以外の回路ブロックは、ＶＣＣ、ＶＳＳを伝達するスイッチを配置して電源を完全に遮断することでゲートリーク電流を無くすることができる。
【００７８】
セルフリフレッシュが行なわれている際のスタンバイ期間には、ＭＯＳトランジスタＰＱ、ＮＱを非導通状態にすることに加えて、基板電位をトランジスタのソース電位に対して低くし、リーク電流のさらに小さい状態にして使用することによりさらにリーク電流が削減できる。また、メモリアレイ中のセンスアンプのコモンソース線に流す電流を小さくすればさらにリーク電流を削減することができる。
【００７９】
図５は、図２におけるアドレスカウンタ３１２の第１の例を示したブロック図である。
【００８０】
図５を参照して、アドレスカウンタ３１２は、ロジック部よりスタートアドレスＳＡＤＲを受けて保持するラッチ回路３３２と、ロジック部から与えられるエンドアドレスＥＡＤＲを受けて保持するラッチ回路３３４と、図２のＲＡＳクロック発生回路３０８からのクロック信号ＲＡＳＣＫに応じてカウントアップ動作を行ない、リフレッシュアドレスＲｅＡＤＲ０を出力し、リフレッシュアドレスが一巡するとタイマリセット信号ＴＲＳＴを出力するカウンタ３３６とを含む。
【００８１】
アドレスカウンタ３１２は、さらに、カウンタ３３６が出力するリフレッシュアドレスＲｅＡＤＲ０とラッチ回路３３２が保持しているスタートアドレスＳＡＤＲとを比較してリフレッシュアドレスＲｅＡＤＲ０がスタートアドレスＳＡＤＲ以上となったときに出力を活性化する比較回路３３８と、リフレッシュアドレスＲｅＡＤＲ０とラッチ回路３３４が保持しているエンドアドレスＥＡＤＲとを比較してリフレッシュアドレスＲｅＡＤＲ０がエンドアドレスＥＡＤＲ以下である場合に出力を活性化させる比較回路３４０と、比較回路３３８および３４０の出力を受けて内部イネーブル信号ＩＥＮを出力するＡＮＤ回路３４２と、リフレッシュアドレスＲｅＡＤＲ０を受け内部イネーブル信号ＩＥＮが活性化されたときにメモリアレイのロウデコーダに向けてリフレッシュアドレスＲｅＡＤＲを出力するバッファ回路３４４とを含む。
【００８２】
図６は、図５に示したアドレスカウンタ３１２の動作を説明するための動作波形図である。
【００８３】
図５、図６を参照して、時刻ｔ１のコマンドが入力される以前にロジック部からパワーダウンモード移行前のリフレッシュの実行指示がＤＲＡＭ部に対してなされている。時刻ｔ１以降は、ロジック部の電源電圧が立下げられることに応じて内部クロック信号ＣＬＫはＬレベルに固定され、ＤＲＡＭ部に入力されるクロック信号が非活性化される。
【００８４】
時刻ｔ１において制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの組合せで定まるコマンドによって、パワーダウンモードが設定される。
【００８５】
ＤＲＡＭを内蔵するシステムＬＳＩでは、外部からアドレスを入力する必要がないので、ロジック部からＤＲＡＭ部にあたえるアドレス信号のビット数が増加しても外部端子が増加することはない。したがって、いわゆるアドレスピンマルチプレクスを使用する必要がなく、ロウアドレスとコラムアドレスとは別の配線で伝達される。
【００８６】
リフレッシュする領域を指定するスタートアドレスとエンドアドレスとはロジック回路から与えられるが、リフレッシュ時には列アドレスは特に指定する必要がないので、ロジック回路は行アドレス信号ＲＡＤＤ０〜ＲＡＤＤｎとしてリフレッシュスタートアドレスを与え、列アドレス信号ＣＡＤＤ０〜ＣＡＤＤｎとしてリフレッシュエンドアドレスを与える。そして、スタートアドレスとエンドアドレスの間はリフレッシュを行ない、それ以外のアドレスの部分に関してはリフレッシュ動作を行なわずスキップさせる。これのアドレスの特定は、たとえばバンクアドレスにしたがって行なわれるようにしてもよい。
【００８７】
このリフレッシュスタートアドレスＳＡＤＲおよびリフレッシュエンドアドレスＥＡＤＲは、ロジック部がＤＲＡＭ部を使用するにあたり、パワーダウンモードに移行するときに情報を保持する必要のあるメモリ領域を認識しこれに応じてパワーダウンモードに先がけてロジック部がＤＲＡＭ部に対して出力するものである。そして、時刻ｔ１においてリフレッシュスタートアドレスおよびリフレッシュエンドアドレスがＤＲＡＭ部のアドレスカウンタ３１２内においてラッチ回路３３２、３３４に保持されると、ロジック部の電源電圧は供給が停止され消費電力の低減が図られる。
【００８８】
図１のモードデコーダ１２０からセルフリフレッシュ信号ＳＲがリフレッシュ制御部１３２に入力されると、図２のタイマ３０２において内蔵するリングオシレータなどによって基準クロックが発生され、通常動作時にリフレッシュがおこなわれてからパワーダウンモードに移行して次のリフレッシュ動作が開始されるまでの間のスタンバイ期間が計測される。
【００８９】
時刻ｔ２において、所定の時間となったためタイマ３０２が所定の出力となり、応じてトリガパルス発生回路３０４がトリガパルスＴＲＩＧを出力する。そして、サイクリックタイマ３０６がリフレッシュサイクルに対応する周期でサイクル信号ＣＹＣＬＥを出力し、応じてクロック信号ＲＡＳＣＫがアドレスカウンタ３１２に入力される。アドレスカウンタ３１２のカウンタ３３６にこのクロック信号ＲＡＳＣＫが入力され、カウンタ３３６が、リフレッシュアドレス信号ＲｅＡＤＲ０を順次出力する。しかし、必要な情報が保持されていないメモリ領域に対してはリフレッシュ動作を行なう必要がない。そこで、消費電力低減のため、現在カウンタ３３６によって発生されているリフレッシュアドレス信号ＲｅＡＤＲ０がスタートアドレスとエンドアドレスの間にあるか否かが比較回路３３８および比較回路３４０によって判定され、応じて内部イネーブル信号ＩＥＮが出力される。
【００９０】
時刻ｔ２〜ｔ３では、リフレッシュアドレス信号がスタートアドレスよりも小さいため、バッファ回路３４４の出力は非活性化され内部イネーブル信号ＩＥＮも非活性化される。
【００９１】
したがって、メモリアレイにはリフレッシュアドレスは伝達されず、また、制御用遅延回路３１０からの制御信号も伝達されない。これらの信号はそのレベルが固定され、これらの信号が信号線を駆動する電流分だけ消費電流が低減される。
【００９２】
時刻ｔ３において、カウンタ３３６が出力するリフレッシュアドレスＲｅＡＤＲ０とラッチ回路３３２が保持するスタートアドレスとが一致すると、比較回路３３８の出力が変化して応じて内部イネーブル信号ＩＥＮが活性化され、リフレッシュの実行が開始される。
【００９３】
そして、時刻ｔ４において、ラッチ回路３３４が保持するエンドアドレスＥＡＤＲとカウンタ３３６がクロック信号ＲＡＳＣＫに応じてカウントアップしていたリフレッシュアドレスＲｅＡＤＲ０とが一致すると、比較回路３４０の出力が変化し、応じて内部イネーブル信号ＩＥＮが非活性化される。すると、必要な領域のリフレッシュが完了したことになり、以降のアドレスに対してはリフレッシュは行なわれない。そして、時刻ｔ５においてカウンタ３３６が発生するアドレスが一巡すると、カウンタ３３６はタイマリセット信号ＴＲＳＴを出力し再びタイマ３０２によってスタンバイ期間が計測される。このスタンバイの期間においてはアドレスカウンタ３１２は先に説明した階層電源構成においてスタンバイ状態に設定される。
【００９４】
時刻ｔ６においてタイマ３０２が再びスタンバイ期間の経過を示すと、応じてトリガパルスＴＲＩＧが活性化され、アドレスカウンタ３１２はアクティブモードに移行してリフレッシュアドレスのカウントアップを開始する。そして、時刻ｔ７においてリフレッシュアドレスがスタートアドレスと一致すると、再び保持すべき情報を蓄積しているメモリセルについてリフレッシュが実行される。
【００９５】
時刻ｔ８において、クロックイネーブル信号ＣＫＥがＨレベルに活性化され、またロジック回路に電源が投入され、ＤＲＡＭ部にクロック信号ＣＬＫが入力されると、パワーダウンモードにおいて途中でリフレッシュが終了してしまった場合を考慮してダミーサイクルの挿入によって全メモリエリアをまずリフレッシュする。そしてその後にロジック回路部とＤＲＡＭ部との間のデータ授受が再開される。
【００９６】
図７は、アドレスカウンタ３１２の変形例であるアドレスカウンタ３１２ａの構成を示したブロック図である。
【００９７】
図７を参照して、アドレスカウンタ３１２ａは、図５に示したアドレスカウンタ３１２の構成において、比較回路３３８，３４０、ＡＮＤ回路３４２およびバッファ回路３４４に代えて、アドレス検出回路３５２および比較回路３５４を含む点がアドレスカウンタ３１２と構成が異なる。他の構成はアドレスカウンタ３１２と同様であり説明は繰返さない。
【００９８】
アドレス検出回路３５２は、ラッチ回路３３２および３３４からスタートアドレスＳＡＤＲおよびエンドアドレスＥＡＤＲを受けると、全部のアドレス領域に対してリフレッシュを行なう必要があるアドレス領域の割合を検出して、応じてリフレッシュ周期を選択するサイクル選択信号ＳＥＬＣを図２のサイクリックタイマ３０６に対して出力する。
【００９９】
サイクリックタイマ３０６においてはこのサイクル選択信号ＳＥＬＣに応じてたとえば内蔵するカウンタ回路の段数が変更されリフレッシュ周期が変更される。この周期に応じてクロック信号ＲＡＳＣＫがカウンタ３３６に入力され、リフレッシュアドレスＲｅＡＤＲがカウントアップされる周期が変更される。たとえば、４０１２のワード線アドレスを３２ｍｓでセルフリフレッシュさせる場合、スタートアドレスとエンドアドレスの選択が、４０１２のワード線のアドレスの４分の１の範囲に限定されるなら、クロック信号ＲＡＳＣＫの周期は４倍にできる。したがってリフレッシュを行なう時間を分散できるため、ピーク電流を減らすことができ待機時の低消費電力化に有利である。
【０１００】
さらに、リフレッシュを行なわずタイマーのみが動作している期間には、ＤＲＡＭのメモリアレイはディープスタンバイ状態に移行することが可能であり、これによりゲートリーク電流等も削減することができる。
【０１０１】
カウンタ３３６が出力するリフレッシュアドレスＲｅＡＤＲがラッチ回路３３４の保持するエンドアドレスＥＡＤＲと一致すると、比較回路３５４が図２のタイマ３０２に対してタイマリセット信号ＴＲＳＴを出力する。
【０１０２】
図８は、図７に示したアドレスカウンタ３１２ａの動作を説明するための動作波形図である。
【０１０３】
図７、図８を参照して、時刻ｔ１においてセルフリフレッシュコマンドが入力されリフレッシュスタートアドレスおよびリフレッシュエンドアドレスが入力され、時刻ｔ２に至るまでの間タイマ３０２によってスタンバイ期間が計測される点は図６で説明した場合と同様である。
【０１０４】
時刻ｔ２においてタイマ３０２の出力の変化に応じてトリガパルスＴＲＩＧが活性化されると、サイクリックタイマ３０６は、アドレス検出回路３５２が選択したリフレッシュサイクルに応じたサイクリックパルスＣＹＣＬＥを発生する。応じてカウンタ３３６は、ラッチ回路３３２から受けたスタートアドレスＳＡＤＲからリフレッシュアドレスＲｅＡＤＲのカウントアップを開始する。したがって、図６の場合と異なり、リフレッシュサイクルは図６の場合にスキップされていたメモリ領域の割合分だけ周期が延長され、リフレッシュがエンドアドレスに至るまで実行される。
【０１０５】
時刻ｔ５において、カウンタ３３６の出力するリフレッシュアドレスがエンドアドレスと一致すると、比較回路３５４からタイマリセット信号ＴＲＳＴが出力され、再びタイマ３０２によるスタンバイ期間の計測が開始されこの間はアドレスカウンタはスタンバイモードに設定される。
【０１０６】
このような構成にすることにより、メモリセルのリフレッシュ間隔が許される範囲で、リフレッシュ周期を延ばすことにより消費電流のピーク値を減らすことができると共に、リフレッシュ動作を行なわない期間にはディープスタンバイ状態に移行することでゲートリーク電流を削減でき、低消費電力化に有利である。
【０１０７】
［実施の形態２］
実施の形態１ではリフレッシュ領域を削減することで消費電力を削減する説明を行なったが、たとえばパワーダウンモードにおいてＤＲＡＭ部の内部回路も必要でない部分については電源をオフさせる構成でも低消費電力化が可能である。
【０１０８】
図９は、実施の形態２の半導体装置に対して外部から電源供給を行なう説明をするための概念図である。
【０１０９】
図９を参照して、半導体装置ＣＨにはロジック部ＬＧとＤＲＡＭ部ＭＥＭが設けられており、ＤＲＡＭ部には昇圧電位ＶＰＰを発生する電圧発生回路ＶＧＥＮ１および基板電位ＶＢＢを発生する電圧発生回路ＶＧＥＮ２が設けられている。
【０１１０】
ロジック部ＬＧは、端子Ｔ１を介して３．３Ｖの電源電位ＬＶＤＤＨを受け、端子Ｔ２を介して１．５Ｖの電源電位ＶＤＤを受ける。この電源電位ＶＤＤは、ＤＲＡＭ部ＭＥＭにも供給される。ＤＲＡＭ部ＭＥＭには、端子Ｔ３を介して３．３Ｖの電源電位ＤＶＤＤＨが供給される。
【０１１１】
この半導体装置においては、パワーダウンモード時には、ロジック部ＬＧに与えられる電源電位ＬＶＤＤＨおよびＶＤＤはオフ状態に設定される。ＤＲＡＭ部ＭＥＭは、パワーダウンモード時において電源電位ＤＶＤＤＨのみによりメモリセルが保持している情報をリフレッシュする動作を行なう。
【０１１２】
さらに、ディープパワーダウン時には、タイマー以外のＤＲＡＭ部の電源ＤＶＤＤＨに接続されるメモリアレイの電源もオフ状態に制御される。
【０１１３】
図１０は、図９に示されたＤＲＡＭ部において内部回路に電源電位を供給する構成を示した概念図である。
【０１１４】
図１０を参照して、ＤＲＡＭ部には、行列状に配列されたデータ保持用のメモリセルを含むメモリアレイＡＲＹ１，ＡＲＹ２に対してこれらの動作を制御するための周辺回路ＰＣＫＴ１，ＰＣＫＴ２が設けられている。
【０１１５】
メモリセルアレイは高い電圧で動作し、周辺回路部は通常動作時には１．５Ｖで動作する。特に、周辺回路部は、同一の電源が供給されていることが多い。しかも、低電圧の外部電源によって動作をさせるためには、周辺回路を構成するトランジスタのしきい値電圧を下げるなどの工夫がされている。この場合に、しきい値電圧を下げることによるリーク電流の増大が問題となる。このリーク電流は、周辺回路の非動作状態においても電源投入中の電力ロスとなる。
【０１１６】
リーク電流を低減させるため、周辺回路ＰＣＫＴ１は、電源線Ｌ１，Ｌ４を介して外部から１．５Ｖの電源電位ＶＤＤを受けて動作しており、パワーダウンモードにおいては電源オフ状態とされリーク電流が削減される。
【０１１７】
一方、周辺回路ＰＣＫＴ２には、パワーダウンモードにおいてもメモリアレイＡＲＹ１，ＡＲＹ２に対してリフレッシュ動作等を行なうために電源電位ＶＤＤ３が与えられ続ける。ＤＲＡＭ部には、図９で説明したように、パワーダウンモード時においては３．３Ｖの電源電位ＤＶＤＤＨしか与えられておらず、このため、ＤＲＡＭ部は、パワーダウンモード時においては電源電位ＤＶＤＤＨから周辺回路ＰＣＫＴ２が動作するための電源電位ＶＤＤ３を作っている。この時、ディープパワーダウン信号／ＤＰＷは、通常動作時およびパワーダウン時にはＬレベルであり電源電位ＤＶＤＤを供給している。
【０１１８】
具体的には、３．３Ｖの電源電位ＤＶＤＤＨを受けて約２．０Ｖの電圧に降下する電圧降下回路ＶＤＣと、電源電位ＶＤＤと電圧降下回路ＶＤＣの出力とを選択的に電源線Ｌ１，Ｌ４にそれぞれ供給する電源選択回路ＳＥ１，ＳＥ２とが設けられる。
【０１１９】
電源選択回路ＳＥ１は、セルフリフレッシュ信号ＳＲによって活性化され電圧降下回路ＶＤＣの出力を電源線Ｌ２に伝達するＮチャネルＭＯＳトランジスタＴｒ２と、セルフリフレッシュ信号の反転信号である信号／ＳＲに応じて導通し通常動作時には電源電位ＶＤＤを電源線Ｌ２に与えるＮチャネルＭＯＳトランジスタＴｒ１とを含む。
【０１２０】
電源選択回路ＳＥ２は、セルフリフレッシュ信号ＳＲに応じて活性化し電圧降下回路ＶＤＣの出力をしきい値電圧分だけ降下させて電源線Ｌ３に供給するためのトランジスタＴｒ３と、信号／ＳＲに応じて導通状態となり外部から与えられる電源電位ＶＤＤを通常動作時に電源線Ｌ３に供給するＮチャネルＭＯＳトランジスタＴｒ４とを含む。
【０１２１】
また、ディープパワーダウン時には、信号／ＤＰＷがＨレベルになり、ＰチャネルＭＯＳトランジスタ３６０がオフ状態になり、電源電位ＤＶＤＤＨの供給が電圧降下回路ＶＤＣに対してなされなくなる。ＭＯＳトランジスタ３６０によって完全に電源電流の供給経路を遮断することでリーク電流が減り、さらに消費電流を削減することができる。このように、セルフリフレッシュモードにおいても、リフレッシュ動作が行なわれない期間はリフレッシュ動作に必要であった周辺回路ＰＣＫＴ２の電源をオフすることでさらに消費電流の低減を図ることができる。なお、タイマ３６１には、この時にも電源電位ＤＶＤＤＨの供給が行なわれている。
【０１２２】
また、パワーダウンモードが不要なユーザのために、電源線Ｌ１とＬ２を接続するスイッチＳＷ１および電源線Ｌ３とＬ４とを接続するためのスイッチＳＷ２が設けられている。たとえば、スイッチＳＷ１、ＳＷ２は、半導体装置の製造工程におけるアルミマスクオプションなどでも実現することができる。
【０１２３】
図１１は、図１０に示した周辺回路ＰＣＫＴ１，ＰＣＫＴ２のグループ分けの第１の例を説明するための概念図である。
【０１２４】
図１１を参照して、ＤＲＡＭ部には、周辺回路として大きく分けてクロック制御部４０２，ロウ系コマンド制御部４０４，コラム系コマンド制御部４０６，ロウ系アドレス制御部４０８，バンクアドレス制御部４１０，コラム系アドレス制御部４１２，入出力データ系制御部４１４およびセルフリフレッシュ系制御部４１６が含まれている。
【０１２５】
クロック制御部４０２には、たとえば、図１で説明したクロック入力バッファ５０，５２および内部制御クロック信号生成回路１１８が含まれる。
【０１２６】
ロウ系コマンド制御部４０４には、たとえば入力バッファ１２〜２０およびモードデコーダ１２０のうち、ロウ系コマンドを発生する部分が含まれる。一方コラム系コマンド制御部４０６には、入力バッファ１２〜２０およびモードデコーダ１２０のうち、コラム系コマンドを発生する回路が含まれる。
【０１２７】
ロウ系アドレス制御部４０８には、たとえばロウアドレスラッチ１２４，ロウプリデコーダ１４０が含まれる。バンクアドレス制御部４１０には、たとえば、入力バッファ４０〜４４およびバンクアドレスラッチ１２８，バンクデコーダ１３６が含まれる。コラム系アドレス制御部４１２にはたとえば、コラムアドレスラッチ１２６，バーストアドレスカウンタ１３４およびコラムプリデコーダ１４２等が含まれる。入出力データ系制御部４１４には、データ入出力バッファ７２〜７８およびデータ入出力回路１３０が含まれる。またセルフリフレッシュ系制御部４１６には、リフレッシュ制御部１３２およびマルチプレクサ１４４などが含まれる。
【０１２８】
図１１に示す第１のグループ分けにおいては、入出力データ系制御部４１４が外部から与えられる電源電位ＶＤＤによって動作し、他の部分は図１０において説明したように電源電位ＤＶＤＤＨに基づきパワーダウンモードにおいて発生される電源電位ＶＤＤ３によって動作する。すなわち、図１１においては、周辺回路ＰＣＫＴ１には入出力データ系制御部４１４が含まれ、周辺回路ＰＣＫＴ２にはクロック制御部４０２，ロウ系コマンド制御部４０４，コラム系コマンド制御部４０６，ロウ系アドレス制御部４０８，バンクアドレス制御部４１０，コラム系アドレス制御部４１２およびセルフリフレッシュ系制御部４１６が含まれることになる。
【０１２９】
図１２は、周辺回路のグループ分けの第２の例を説明するための図である。
図１２を参照して、外部電源電位ＶＤＤは、電源配線４２４を介して入出力データ系制御部４１４，コラム系アドレス制御部４１２，コラム系コマンド制御部４０６およびクロック制御部４０２に供給される。一方、電源電位ＶＤＤ３は、電源配線４２２を介してセルフリフレッシュ系制御部４１６，ロウ系コマンド制御部４０４，ロウ系アドレス制御部４０８，バンクアドレス制御部４１０に供給される。
【０１３０】
図１２に示した構成では、図１０における周辺回路ＰＣＫＴ１にはクロック制御部４０２，コラム系コマンド制御部４０６，コラム系アドレス制御部４１２および入出力データ系制御部４１４が含まれることになる。一方、周辺回路ＰＣＫＴ２にはロウ系コマンド制御部４０４，ロウ系アドレス制御部４０８，バンクアドレス制御部４１０が含まれることになる。
【０１３１】
図１３は、周辺回路のグループ分けの第３の例を説明するための図である。
図１３を参照して、外部電源電位ＶＤＤは、電源配線４２８を介してクロック制御部４０２，コラム系コマンド制御部４０６，ロウ系アドレス制御部４０８，バンクアドレス制御部４１０，コラム系アドレス制御部４１２，入出力データ系制御部４１４に供給される。一方、電源電位ＶＤＤ３は、電源配線４２６を介してセルフリフレッシュ系制御部４１６およびロウ系コマンド制御部４０４に供給される。
【０１３２】
図１３に示したグループ分けでは、図１０における周辺回路ＰＣＫＴ１にはクロック制御部４０２，コラム系コマンド制御部４０６，ロウ系アドレス制御部４０８，バンクアドレス制御部４１０，コラム系アドレス制御部４１２，入出力データ系制御部４１４が含まれることになる。一方、周辺回路ＰＣＫＴ２にはロウ系コマンド制御部４０４およびセルフリフレッシュ系制御部４１６が含まれることになる。
【０１３３】
次に、このように部分的にブロックの電源をオフする場合に問題となる場所について説明する。
【０１３４】
図１４は、メモリアレイの構成を説明するための概略図である。
図１４を参照して、メモリアレイは、４行４列に配列されたメモリマットを有し、各行に対応してメインワードドライバ群１１４２が設けられ、各列に対応してＩ／Ｏセレクタ１１５２が設けられる。各メモリマットには、それぞれ対応するセンスアンプ１１４８と、サブワードドライバ１１５０とが設けられる。
【０１３５】
まず、コラム方向の選択動作を説明すると、ドライバ１１６０によってメインコラム線選択信号ＭＹＳが活性化され、ＳＤＹＳドライバ１１４６によってセグメントデコードＹＳ選択信号ＳＤＹＳが活性化される。これらの信号により、サブＹＳ信号ＳＹＳが活性化され、対応するＩ／Ｏゲート１１６２によりＩ／Ｏ線１１６４が活性化される。
【０１３６】
次に、ロウ系の選択動作を説明する。まず、メインワードドライバ１１５６によりメインワード線ＭＷＬが活性化される。また、ＳＤドライバ１１４４によってセグメントデコード線ＳＤが活性化される。メインワード線ＭＷＬとセグメントデコード線ＳＤとにより対応するサブワードドライバ１１６８が活性化され、応じてサブワード線１１７０が活性化されメモリセルに接続されているアクセストランジスタが導通状態となる。応じてビット線対１１５８によりデータが出力され、センスアンプ１１６６により増幅されたデータがＩ／Ｏ線１１６４を介して外部に対して読出される。Ｉ／Ｏ線１１６４には、リードアンプ１１５４およびライトアンプ１１５３が接続されており、リードアンプ１１５４とライトアンプ１１５３は入出力ラッチ１１７２に接続されている。入出力ラッチ１１７２は、ロジック部とデータを授受するための入力バッファ１１７４および出力バッファ１１７６に接続されている。
【０１３７】
図１１、図１２、図１３に示したいずれのケースにおいても、入出力データ系制御部４１４は、パワーダウンモードにおいて電源がオフ状態とされる電源電位ＶＤＤから動作電源電位の供給を受けている。したがって、パワーダウンモードにおけるセルフリフレッシュ時には、入出力ラッチ１１７２および入力バッファ１１７４、出力バッファ１１７６は電源がオフ状態となる。このような場合にＩ／Ｏ線１１６４が不安定な電位となると、リフレッシュ動作に悪影響を及ぼす可能性がある。
【０１３８】
図１５は、書込に使用するＩ／Ｏ線における電源を立下げる境界部分の構成を説明するための図である。
【０１３９】
図１５を参照して、ラッチ回路１１７２は電源電位ＶＤＤが供給される。ラッチ回路１１７２は、ロジック部から入出力制御部を介して伝達される書込データ信号ＷＤＡＴａ，ＷＤＡＴｂをそれぞれ受けるフリップフロップ１１７２ａ，１１７２ｂを含む。
【０１４０】
フリップフロップ１１７２ａ，１１７２ｂの出力は電源電位ＶＤＤ３によって動作電源電位が供給されるゲート回路５０４に入力される。ゲート回路５０４は、セルフリフレッシュが実行されるときにＬレベルに設定される信号／ＳＲとフリップフロップ１１７２ａの出力とを受けるＡＮＤ回路５０５ａと、信号／ＳＲとフリップフロップ１１７２ｂの出力とを受けるＡＮＤ回路５０５ｂとを含む。ＡＮＤ回路５０５ａの出力は、ライトＩ／Ｏ線ＷＩＯａを駆動するインバータ１１５３ａの入力に与えられ、ＡＮＤ回路５０５ｂの出力は、ライトＩ／Ｏ線ＷＩＯｂを駆動するインバータ１１５３ｂの入力に与えられる。従来の構成に加えてこのようなゲート回路５０４を設けることにより、パワーダウンモードにおいて信号／ＳＲがＬレベルに設定され、応じてＡＮＤ回路５０５ａ，５０５ｂの出力はＬレベルに固定され、したがって、ライトＩ／Ｏ線はＨレベルに固定される。
【０１４１】
インバータ１１５３ａは、電源ノードとライトＩ／Ｏ線ＷＩＯａとの間に接続されゲートにＡＮＤ回路５０５ａの出力を受けるＰチャネルＭＯＳトランジスタ５２１と、接地ノードとライトＩ／Ｏ線ＷＩＯａとの間に接続されゲートにＡＮＤ回路５０５ａの出力を受けるＮチャネルＭＯＳトランジスタ５２２とを含む。
【０１４２】
インバータ１１５３ｂは、電源ノードとライトＩ／Ｏ線ＷＩＯｂとの間に接続されゲートにＡＮＤ回路５０５ｂの出力を受けるＰチャネルＭＯＳトランジスタ５２３と、接地ノードとライトＩ／Ｏ線ＷＩＯｂとの間に接続されゲートにＡＮＤ回路５０５ｂの出力を受けるＮチャネルＭＯＳトランジスタ５２４とを含む。
【０１４３】
図１６は、図１５におけるフリップフロップ１１７２ａの構成を示す回路図である。
【０１４４】
図１６を参照して、フリップフロップ１１７２ａは、入力信号Ｄを受けて反転するクロック信号／ＣＫに応じて活性化するクロックドインバータ５０６と、インバータ５０６の出力を受けて反転するインバータ５０８と、インバータ５０８の出力を受けて反転してインバータ５０８の入力部に与えるクロック信号ＣＫに応じて活性化されるクロックドインバータ５１０と、クロック信号ＣＫに応じて導通しインバータ５０８の出力を次段に伝達するトランスミッションゲート５１２と、トランスミッションゲート５１２によって伝達されたデータを受けて反転するインバータ５１４と、インバータ５１４の出力を受けてインバータ５１４の入力部に与えるクロック信号／ＣＫに応じて活性化されるクロックドインバータ５１６と、インバータ５１４の出力を受けて反転し出力信号Ｑを出力するインバータ５１８とを含む。なお、フリップフロップ１１７２ｂの構成もフリップフロップ１１７２ａと同様であり説明は繰返さない。
【０１４５】
再び図１５を参照して、ラッチ回路１１７２に与えられる電源電位ＶＤＤがパワーダウンリフレッシュモードにおいてオフ状態に設定され、フリップフロップ１１７２ａ，１１７２ｂの出力が不安定な状態になったときであっても、ゲート回路５０４を設けて信号／ＳＲでライトＩ／Ｏ線を固定することにより、再度電源電位ＶＤＤをオン状態にして通常動作に移行する際にもライトＩ／Ｏ線が不安定な状態になることはない。したがって、動作を安定化させることができる。
【０１４６】
さらにインバータ１１５３ａおよび１１５３ｂは、ライトＩ／Ｏ線をＨレベルに固定するために、電源が供給された状態に維持される。このときＰチャネルＭＯＳトランジスタ５２１，５２３を厚いゲート絶縁膜のトランジスタで構成するために、これらのトランジスタにおけるゲートリーク電流が削減される。ライトＩ／Ｏ線は、待機状態においてはＨレベルに保持されており活性状態においてＬレベルに変位する。したがって、ＰチャネルＭＯＳトランジスタ５２１，５２３のゲート絶縁膜を厚くしても、ＮチャネルＭＯＳトランジスタ５２２，５２４を高速動作可能なゲート絶縁膜の薄いトランジスタとしておけばアクセス速度が遅延することはない。
【０１４７】
図１７は、図１４で説明したリードアンプ１１５４の前後において電源が供給される説明をするための図である。
【０１４８】
図１７を参照して、リードＩ／Ｏ線ＲＩＯ，／ＲＩＯにはイコライズ回路５２８が接続されており、読出動作が行なわれる前にＨレベルにリードＩ／Ｏ線がプリチャージされる。このイコライズ回路５２８は、電源電位ＶＤＤ３から動作電源電位の供給を受けている。また、リードＩ／Ｏ線ＲＩＯ，／ＲＩＯに読出されたデータは、リードアンプ１１５４に与えられ、リードアンプ１１５４は読出されたデータを増幅してラッチ１１７２ｃに与える。ラッチ１１７２ｃは、読出されたデータＲＤＡＴを入出力制御部を介してロジック部に対して出力する。リードアンプ１１５４およびラッチ１１７２ｃは、パワーダウンリフレッシュモードにおいてオフ状態とされる電源電位ＶＤＤから動作電源電位の供給を受けている。
【０１４９】
図１８は、図１７に示したリードアンプ１１５４およびイコライズ回路５２８の構成を示した回路図である。
【０１５０】
図１８を参照して、イコライズ回路５２８は、リードＩ／Ｏ線ＲＩＯ，／ＲＩＯをそれぞれ電源電位ＶＤＤ３に結合するためのＰチャネルＭＯＳトランジスタ５３８，５４０を含む。ＰチャネルＭＯＳトランジスタ５３８，５４０のゲートはプリチャージ信号／ＰＣを受ける。トランジスタ５３８，５４０のゲート絶縁膜は厚く形成されており、ゲートリーク電流は削減される。
【０１５１】
プリチャージが終了し、イネーブル信号ＥＮが活性化されると、データ信号ＤＡＴＡに応じてリードＩ／Ｏ線ＲＩＯ，／ＲＩＯのいずれか一方がＬレベルに駆動される。信号ＤＡＴＡががＬレベルである場合は、インバータ５４１の出力がトライステートバッファ５４３によってＮチャネルＭＯＳトランジスタ５４５のゲートに伝達され、ＮチャネルＭＯＳトランジスタ５４５は、リードＩ／Ｏ線／ＲＩＯをＬレベルに駆動する。一方、信号ＤＡＴＡがＨレベルである場合は、信号ＤＡＴＡはトライステートバッファ５４２によってＮチャネルＭＯＳトランジスタ５４４のゲートに伝達され、ＮチャネルＭＯＳトランジスタ５４４は、リードＩ／Ｏ線ＲＩＯをＬレベルに駆動する。
【０１５２】
リードアンプ１１５４は、接地ノードと出力ノードＮＯＵＴ１との間に接続されゲートにリードＩ／Ｏ線／ＲＩＯが接続されるＮチャネルＭＯＳトランジスタ５３４と、出力ノードＮＯＵＴ２と接地ノードとの間に接続されそのゲートにリードＩ／Ｏ線ＲＩＯが接続されるＮチャネルＭＯＳトランジスタ５３６と、電源電位ＶＤＤが与えられるノードとノードＮＯＵＴ２との間に接続されゲートがノードＮＯＵＴ１に接続されるＰチャネルＭＯＳトランジスタ５３２と、電源電位ＶＤＤが与えられるノードとノードＮＯＵＴ１との間に接続されゲートがノードＮＯＵＴ２に接続されるＰチャネルＭＯＳトランジスタ５３０とを含む。
【０１５３】
このようにリードアンプとイコライズ回路に電源電位を供給することで、電源電位ＶＤＤをパワーダウンリフレッシュモードにおいてオフ状態にしてもアレイのデータに影響を及ぼさないようにすることができる。
【０１５４】
図１９は、リフレッシュ制御系の低消費電力化を図るために一部のブロックにしきい値の高いトランジスタ、ゲート絶縁膜の厚いトランジスタを使用する説明をするためのブロック図である。
【０１５５】
図１９を参照して、セルフリフレッシュモードがモードデコーダより設定されるとバッファ６２６によってセルフリフレッシュ信号ＳＲが活性化される。応じてアドレス制御回路６１４、ＳＲタイマ６１６、ＳＲ制御回路６１８が動作を開始する。通常アドレス信号Ａｄｄはバッファ６０６に入力され、バッファ６０６の出力とアドレス制御回路６１４が出力するリフレッシュアドレスＲｅｆ−Ａｄｄはマルチプレクサ６０８に入力される。マルチプレクサ６０８はセルフリフレッシュ信号ＳＲが活性化されるとリフレッシュアドレス信号を出力する。マルチプレクサ６０８の出力はアドレス比較回路６０４および置換指示回路＆プリデコーダ６１０に与えられる。アドレス比較回路６０４はヒューズ６０２によって設定された置換アドレス信号と入力されたアドレス信号とを比較してアドレスが一致した場合には置換指示回路＆プリデコーダ６１０に置換指示を行なう。置換指示回路＆プリデコーダ６１０はバッファ６１２にデコード結果を出力し、バッファ６１２はメモリアレイに対してアレイの選択情報を出力する。
【０１５６】
一方、コマンド信号の伝達経路について説明すると、選択回路６２０は、通常動作時にはバッファ６２２を介してコマンド信号ＣＭＤをモードデコーダより受ける。また他方の入力にはＳＲ制御回路６１８からセルフリフレッシュ時のコマンド信号を受ける。そして、選択回路６２０は、セルフリフレッシュ信号ＳＲに応じていずれかのコマンド信号をバッファ６２４に出力し、バッファ６２４はそのコマンド信号をアレイに対して伝達する。また、ロジック部からのリセット信号を伝達するためにバッファ６２８が設けられている。
【０１５７】
図１９に示した構成例において、高速動作が要求される回路部分についてはゲート絶縁膜が薄くしきい値電圧が低いトランジスタを使用する必要があるが、セルフリフレッシュ時には、通常の回路と異なるゲート絶縁膜が厚くしきい値電圧が高いトランジスタで構成された別回路を活性化させる。すなわちセルフリフレッシュ時には、通常動作時のような高速な読出動作を必要としないからである。また、リフレッシュに必要な信号もイコライズ信号の非活性化、ワード線の活性化、センスアンプの活性化のみでよい。たとえば図１９においては、アドレス制御回路６１４、ＳＲタイマ６１６、ＳＲ制御回路６１８はしきい値電圧の高いトランジスタを使用して構成されている。また、ヒューズ６０２およびアドレス比較回路６０４も、３．３Ｖの電源電圧で動作するゲート酸化膜が厚いしきい値電圧が高いトランジスタで構成される。
【０１５８】
なお、マルチプレクサ６０８，６２０およびバッファ６２６、６２８はゲート酸化膜が厚いトランジスタで構成されているが、１．５Ｖの電源電圧で動作するようになっている。
【０１５９】
図２０は、通常動作時のアドレスとセルフリフレッシュ時のアドレスとをマルチプレクスするための回路構成を示す回路図である。
【０１６０】
図２０を参照して、通常時に入力されるアドレス信号Ａｄｄおよびセルフリフレッシュモードにおいて入力されるリフレッシュアドレス信号Ｒｅｆ−Ａｄｄは図１９におけるマルチプレクサ６０８に入力される。マルチプレクサ６０８は、アドレス信号Ａｄｄおよびリフレッシュアドレス信号Ｒｅｆ−Ａｄｄの各ビットをマルチプレクスするマルチプレクサ６０８ａ〜６０８ｃを含む。これらのマルチプレクサはセルフリフレッシュ信号ＳＲに応じアドレス信号を選択してデコード部５５０に出力する。デコード部５５０は、ノードＮ１と接地ノードとの間に直列に接続されたＮチャネルＭＯＳトランジスタ５５２〜５５６を含む。ＮチャネルＭＯＳトランジスタ５５２〜５５６のゲートには、マルチプレクサ６０８ａ〜６０８ｃの出力がそれぞれ与えられる。また、ノードＮ１は、プリチャージ信号／ＰＣに応じてＰチャネルＭＯＳトランジスタ５６６によって電源電位ＶＤＤ３に結合される。また、ノードＮ１の電位は、インバータ５５８によって反転され出力信号ＯＵＴとして出力される。信号ＯＵＴは、ノードＮ１と電源電位ＶＤＤ３が与えられるノードとの間に接続されるＰチャネルＭＯＳトランジスタ５６４のゲートに与えられる。
【０１６１】
インバータ５５８は、電源電位ＶＤＤ３が与えられるノードと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタ５６０，ＮチャネルＭＯＳトランジスタ５６２を含んでいる。ＰチャネルＭＯＳトランジスタ５６０およびＮチャネルＭＯＳトランジスタ５６２のゲートはともにノードＮ１に接続され、ＰチャネルＭＯＳトランジスタ５６０およびＮチャネルＭＯＳトランジスタ５６２の接続ノードからは出力信号ＯＵＴが出力される。
【０１６２】
図２１は、アドレスをマルチプレクスする第２の構成を示した回路図である。図２１を参照して、第２の構成例である回路６０９は、第１の構成例の回路５４９の構成においてマルチプレクサ６０８およびデコード部５５０に代えてデコード部５６８および５７０を含む。他の構成は、図２０に示した回路構成例５４９と同様であり説明は繰返さない。デコード部５６８は、通常動作におけるアドレス信号Ａｄｄをそれぞれゲートに受けノードＮ１と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ５７２〜５７６を含む。
【０１６３】
デコード部５７０は、リフレッシュ時に用いられるリフレッシュアドレスＲｅｆ−Ａｄｄをそれぞれゲートに受けノードＮ１と接地ノードとの間に接続される直列に接続されたＮチャネルＭＯＳトランジスタ５７８〜５８２を含む。通常動作時においては、リフレッシュアドレスＲｅｆ−Ａｄｄは各ビットがすべてＬレベルに設定され、一方、セルフリフレッシュモードにおいては通常アドレス信号Ａｄｄは各ビットがＬレベルに固定される。このような構成において、デコード部５７０に含まれるＮチャネルＭＯＳトランジスタをゲート絶縁膜が厚くしきい値電圧Ｖｔｈが高いＮチャネルＭＯＳトランジスタにすることにより、パワーダウンモードにおいてセルフリフレッシュ動作をしている場合でもリーク電流を減らすことができる。
【０１６４】
なお、デコード部５６８からデコード部５７０への動作切換のためにデコード部５６８を非動作状態にするための制御は、必ずしもアドレス信号ＡｄｄのアドレスビットをすべてＬレベルにする必要はなく、セルフリフレッシュ時に必ずＬ固定になるアドレスをトランジスタ５７２〜５７６のうちの１つに与えることでも実現できる。同様に、通常動作時にデコード部５７０を動作させないようにする構成もトランジスタ５７８〜５８２のいずれか１つに通常動作時に必ずＬ固定になるアドレスを与えることでも実現することができる。
【０１６５】
次に、図１９で示したような複数の電源電位が存在する場合においてコマンド信号をメモリアレイに伝達するために用いられている回路構成について説明しておく。
【０１６６】
図２２は、レベル変換回路の構成を示した回路図である。
図２２を参照して、このレベル変換回路は、ノードＮ３と接地ノードとの間に接続されゲートにコマンド信号ＣＭＤを受けるＮチャネルＭＯＳトランジスタ６３８と、ノードＮ２とＮチャネルＭＯＳトランジスタ６３８のゲートとの間に接続されゲートに電源電位ＶＤＤが与えられるＮチャネルＭＯＳトランジスタ６３６と、ノードＮ２と電源電位ＶＤＤが与えられるノードとの間に接続されゲートがノードＮ３に接続されるＰチャネルＭＯＳトランジスタ６３２と、電源電位ＶＤＤが与えられるノードとノードＮ３との間に接続されゲートがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ６３４とを含む。ノードＮ３からは出力信号ＯＵＴが出力される。
【０１６７】
このような構成にすれば、コマンド信号ＣＭＤの出力振幅は接地電位から電源電位ＶＤＤの間の振幅に変換される。
【０１６８】
図２３は、図２１における選択回路６２０の構成を示した回路図である。
図２３を参照して、選択回路６２０は、ノードＮ６と接地ノードとの間に接続されゲートにコマンド信号ＣＭＤを受けるＮチャネルＭＯＳトランジスタ６４８と、ノードＮ４とＮチャネルＭＯＳトランジスタ６４８のゲートとの間に接続されゲートにセルフリフレッシュ信号の反転信号／ＳＲが与えられるＮチャネルＭＯＳトランジスタ６４６と、ノードＮ４と電源電位ＶＤＤ３が与えられるノードとの間に接続されゲートがノードＮ６に接続されるＰチャネルＭＯＳトランジスタ６４２と、電源電位ＶＤＤ３が与えられるノードとノードＮ６との間に接続されゲートがノードＮ４に接続されるＰチャネルＭＯＳトランジスタ６４４とを含む。ノードＮ６からは出力信号ＯＵＴが出力され、ノードＮ４からは出力信号／ＯＵＴが出力される。
【０１６９】
選択回路６２０は、さらに、接地ノードとノードＮ６との間に接続されゲートにリフレッシュ時のコマンド信号Ｒｅｆ−ＣＭＤを受けるＮチャネルＭＯＳトランジスタ６５２と、ノードＮ４とＮチャネルＭＯＳトランジスタ６５２のゲートとの間に接続されゲートにセルフリフレッシュ信号ＳＲを受けるＮチャネルＭＯＳトランジスタ６５０を含む。ＮチャネルＭＯＳトランジスタ６５０および６５２は、セルフリフレッシュモードにおいてのみ動作するため、通常動作時よりもスピードは要求されないのでゲート絶縁膜が厚くしきい値電圧が高くリーク電流が少ないＮチャネルＭＯＳトランジスタを使用する。このような構成にすることによってセルフリフレッシュ時におけるリーク電流を減らすことができ、チップの低消費電力化を一層進めることができる。
【０１７０】
次に、複数の電源電位の回路間において信号のレベルを変換して伝達する構成について説明する。
【０１７１】
図２４は、１．５Ｖから３．３Ｖにレベル変換を行なう第１のレベル変換回路６６０の構成を示した回路図である。
【０１７２】
図２４を参照して、レベル変換回路６６０は、モード信号を受けて反転するインバータ６６６と、インバータ６６６の出力に応じて導通して通常時に与えられる信号ＳｉｇをノードＮ１０に伝達するトランスミッションゲート６６２と、モード信号Ｍｏｄｅによって活性化されリフレッシュ時の信号Ｒｅｆを受けて反転するクロックドインバータ６６８と、ノードＮ１０が入力に接続されるインバータ６７０と、３．３Ｖの電源電位が与えられるノードと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタ６７２、ＮチャネルＭＯＳトランジスタ６７６と、３．３Ｖの電源電位が与えられるノードと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタ６７４、ＮチャネルＭＯＳトランジスタ６７８とを含む。ＮチャネルＭＯＳトランジスタ６７６のゲートはノードＮ１０に接続される。ＮチャネルＭＯＳトランジスタ６７８のゲートはインバータ６７０の出力を受ける。ＰチャネルＭＯＳトランジスタ６７２の出力はＰチャネルＭＯＳトランジスタ６７４とＮチャネルＭＯＳトランジスタ６７８の接続ノードに接続されている。またＰチャネルＭＯＳトランジスタ６７４のゲートはＰチャネルＭＯＳトランジスタ６７２とＮチャネルＭＯＳトランジスタ６７６の接続ノードに接続されている。ＰチャネルＭＯＳトランジスタ６７４とＮチャネルＭＯＳトランジスタ６７８の接続ノードから出力信号Ｓｏｕｔが出力される。
【０１７３】
レベル変換回路６６０においては、トランジスタ６７２〜６７８はしきい値電圧の高いＭＯＳトランジスタが使用される。したがって、この部分においてはリフレッシュモードにおけるリーク電流は小さく設定されている。他のトランジスタおよびインバータはしきい値電圧が低いＭＯＳトランジスタが使用される。このような構成が一番トランジスタ数が少なくレベル変換を実現することができる。
【０１７４】
図２５は、レベル変換を行なう第２の回路例であるレベル変換回路６８０の構成を示す回路図である。
【０１７５】
図２５を参照して、レベル変換回路６８０は、信号Ｓｉｇを受けて反転するインバータ６８６と、モード信号Ｍｏｄｅを受けて反転するインバータ６９２と、モード信号Ｍｏｄｅに応じて活性化し信号Ｒｅｆを受ける直列に接続されたクロックドインバータ６９４，６９６を含む。クロックドインバータ６９４の出力はノードＮ１２に接続され、クロックドインバータ６９６の出力はノードＮ１３に接続される。
【０１７６】
レベル変換回路６８０は、さらに、モード信号ＭｏｄｅがＬレベルのときに導通して信号ＳｉｇをノードＮ１２に伝達するトランスミッションゲート６８２と、モード信号ＭｏｄｅがＬレベルのときに導通してインバータ６８６の出力をノードＮ１３に伝達するトランスミッションゲート６８８とを含む。
【０１７７】
レベル変換回路６８０は、さらに、ノードＮ１４と接地ノードとの間に接続されゲートがノードＮ１２に接続されるＮチャネルＭＯＳトランジスタ７０２と、ノードＮ１５と接地ノードとの間に接続されゲートがノードＮ１３に接続されるＮチャネルＭＯＳトランジスタ７０４と、３．３Ｖが与えられる電源ノードとノードＮ１４との間に接続されゲートがノードＮ１５に接続されるＰチャネルＭＯＳトランジスタ６９８と、３．３Ｖの電源電位が与えられるノードとノードＮ１５との間に接続されゲートがノードＮ１４に接続されるＰチャネルＭＯＳトランジスタ７００とを含む。
【０１７８】
レベル変換回路６８０の構成においては、トランスミッションゲートおよび信号Ｒｅｆ側の入力の系をすべて３．３Ｖ制御のゲート絶縁膜が厚く高しきい値電圧のトランジスタによって構成している。したがって、図２４に示したレベル変換回路６６０に比べてトランジスタ数が多くなりかつ速度が少し遅くなるが、トランスミッションゲート６８２，６８８のゲート電位は３．３Ｖで制御されるため、１．５Ｖの振幅で信号を与える必要がなく１．５Ｖの電源電位で動作する回路系の電源をすべて切ることができる。
【０１７９】
つまり、通常時はゲート絶縁膜が薄いトランジスタによって構成される回路から出力される信号Ｓｉｇおよび、ゲート絶縁膜が薄いトランジスタによって構成されるインバータ６８６の出力によってノードＮ１２、Ｎ１３を駆動する。一方、待機時には、ゲート絶縁膜が厚いトランジスタによって構成されるクロックドインバータ６９４，６９６によってノードＮ１２、Ｎ１３を駆動する。このようにすることで、通常時のアクセス速度を維持しながら待機時のゲートリーク電流を削減することができる。
【０１８０】
図２６は、レベル変換をする回路の第３の例であるレベル変換回路７１０の構成を示した回路図である。
【０１８１】
図２６を参照して、レベル変換回路７１０は、信号Ｓｉｇを受けて反転するインバータ７２２と、ノードＮ２３と接地ノードとの間に接続されゲートにモード信号Ｍｏｄｅを受けるＮチャネルＭＯＳトランジスタ７２０と、ノードＮ２０とノードＮ２３との間に接続されゲートに信号Ｓｉｇを受けるＮチャネルＭＯＳトランジスタ７１６と、ノードＮ２１とノードＮ２３との間に接続されゲートにインバータ７２２の出力を受けるＮチャネルＭＯＳトランジスタ７１８と、ノードＮ２０と３．３Ｖが与えられる電源ノードとの間に接続されゲートがノードＮ２１に接続されるＰチャネルＭＯＳトランジスタ７１２と、３．３Ｖが与えられる電源ノードとノードＮ２１との間に接続されゲートがノードＮ２０に接続されるＰチャネルＭＯＳトランジスタ７１４とを含む。
【０１８２】
レベル変換回路７１０は、さらに、モード信号Ｍｏｄｅを受けて反転するインバータ７２８と、モード信号Ｍｏｄｅに応じて活性化して信号Ｒｅｆを受けて反転するクロックドインバータ７３０と、ノードＮ２１とノードＮ２４とをモード信号およびインバータ７２８の出力に応じて結合するトランスミッションゲート７２４とを含む。
【０１８３】
レベル変換回路７１０は、インバータ７２２以外の構成要素はすべてしきい値電圧の高いトランジスタで構成されている。図２５で示したレベル変換回路６８０との違いは、１．５Ｖの振幅で与えられる信号Ｓｉｇをレベル変換した後にリフレッシュ時に与えられる信号Ｒｅｆとマルチプレクスする構成になっている点である。
【０１８４】
レベル変換回路７１０は、レベル変換回路６８０に比べてトランジスタ数を少なくして構成することができる。
【０１８５】
次に、コラム選択線の制御に関する構成を説明する。コラム選択線は１．５Ｖ系の電源をオフ状態にすると、フローティングになってしまうため、その電位を固定する必要がある。
【０１８６】
図２７は、コラム選択線固定回路７３０の構成を示す回路図である。
図２７を参照して、コラム選択線固定回路７３０は、ライトイネーブル信号ＷＥおよびアドレス信号Ｙａｄｄを受けるＮＡＮＤ回路７３２と、セルフリフレッシュモード時にＨレベルとなる信号Ｓｅｌｆを受けて反転するインバータ７３６と、ＮＡＮＤ回路７３２およびインバータ７３６の出力を受けるＮＡＮＤ回路７３４と、ＮＡＮＤ回路７３４の出力を受けて反転してライト用コラム選択線ＣＳＬＷＬに出力が接続されているインバータ７３８と、ＮＡＮＤ回路７３４の出力を受けてその出力がライト用コラム選択線ＣＳＬＷＲに接続されているインバータ７４０とを含む。
【０１８７】
コラム選択線固定回路７３０は、すべて、しきい値電圧が低い１．５Ｖで動作するトランジスタで構成されている。セルフリフレッシュ時には信号ＳｅｌｆがＨレベルとなるため、ＮＡＮＤ回路７３４の出力はＨレベルに固定され、応じてライト用コラム選択線ＣＳＬＷＬ，ＣＳＬＷＲはともにＬレベルに固定される。
【０１８８】
図２８は、コラム選択線を固定する第２の構成例であるコラム選択線固定回路７４０の構成を示す回路図である。
【０１８９】
図２８を参照して、コラム選択線固定回路７４０は、ライトイネーブル信号ＷＥおよびアドレス信号Ｙａｄｄを受けるＮＡＮＤ回路７４２と、ＮＡＮＤ回路７４２の出力を１．５Ｖの振幅から２．５Ｖまたは３．３Ｖの振幅に変換するレベルシフタ７４４と、信号Ｓｅｌｆを受けて反転するインバータ７４６と、インバータ７４６および信号Ｓｅｌｆに応じて導通しレベルシフタ７４４の出力をノードＮ３０に伝達するトランスミッションゲート７４８と、インバータ７４６の出力をゲートに受けノードＮ３０を２．５Ｖあるいは３．３Ｖの電源電位と結合するためのＰチャネルＭＯＳトランジスタ７５２と、ノードＮ３０に入力が接続されその出力がライト用コラム選択線ＣＳＬＷＬに接続されているインバータ７５４と、ノードＮ３０に入力が接続され出力がコラム選択線ＣＳＬＷＲに接続されるインバータ７５６とを含む。
【０１９０】
コラム選択線固定回路７４０は、コラム選択線が２．５Ｖもしくは３．３Ｖで動作する場合に用いられる。トランスミッションゲートはしきい値電圧が高いトランジスタが用いられ、２．５Ｖ／３．３Ｖのプリチャージ動作はしきい値電圧が高いＰチャネルＭＯＳトランジスタ７５２によって行なわれる。セルフリフレッシュモード時には、信号ＳｅｌｆはＨレベルに活性化され、応じてＰチャネルＭＯＳトランジスタ７５２が導通しまたトランスミッションゲート７４８は非導通状態となるため、ノードＮ３０は、Ｈレベルに固定され、応じてライト用コラム選択性ＣＳＬＷＬ，ＣＳＬＷＲはともにＨレベルに固定される。このような構成においては、電源がオフ状態となっているＮＡＮＤ回路７４２およびレベルシフタ７４４がノードＮ３０とトランスミッションゲート７４８によって分離されるため、コラム選択線のノイズを減少させることができる。
【０１９１】
図２９は、コラム選択性を固定するための第３の構成例であるコラム選択線固定回路７５７の構成を示した回路図である。
【０１９２】
図２９を参照して、コラム選択線固定回路７５７は、ライトイネーブル信号ＷＥおよびアドレス信号Ｙａｄｄを受けるＮＡＮＤ回路７５８と、ＮＡＮＤ回路７５８の出力を受けて反転するインバータ７６０と、インバータ７６０の出力を受けて反転するインバータ７６２と、インバータ７６０の出力を受けて反転するインバータ７６８と、セルフリフレッシュ時にＨレベルとなる信号Ｓｅｌｆを受けて反転するインバータ７７０と、インバータ７７０および信号Ｓｅｌｆに応じて導通してインバータ７６２の出力をライト用コラム選択線ＣＳＬＷＬに伝達するトランスミッションゲート７６４と、インバータ７７０の出力および信号Ｓｅｌｆに応じて導通してインバータ７６８の出力をライト用コラム選択線ＣＳＬＷＲに伝達するトランスミッションゲート７７２と、信号Ｓｅｌｆをゲートに受けセルフリフレッシュモードにおいてライト用コラム選択線ＣＳＬＷＬ，ＣＳＬＷＲをそれぞれ接地電位に固定するためのＮチャネルＭＯＳトランジスタ７６６，７７８とを含む。
【０１９３】
コラム選択線固定回路７５７は、図２８に示したコラム選択線固定回路７４０の構成と比べて、コラム選択線を駆動するドライバ回路すなわちインバータ７５４、７５６の微小な貫通電流すなわちリーク電流をさらに減らすことができる。すなわち、ドライバ回路であるインバータ７６２，７６８の電源はオフ状態にすることができ、トランスミッションゲート７６４および７７２によってインバータ７６２、７６８の出力とコラム選択線ＣＳＬＷＬ，ＣＳＬＷＲは分離される。したがって、コラム選択線をＬレベルに固定するにあたりドライバ回路のリーク電流がなくなる。
【０１９４】
以上のようにリーク電流を削減するための種々の構成を採用しているため、システムＬＳＩにおけるＤＲＡＭ部の周辺回路の電源をオフ状態にすることができかつ電源がオン状態にある回路においてもリーク電流を低減させることができる。
【０１９５】
［実施の形態３］
図３０は、実施の形態３の半導体装置８００の構成を示すブロック図である。
【０１９６】
図３０を参照して、半導体装置８００は、外部とデータを授受し種々の演算処理等を行なうロジック部８０２と、ロジック部８０２からコマンド信号やアドレス信号を受けロジック部８０２とデータの授受を行なうＤＲＡＭ部８０４とを含む。ＤＲＡＭ部８０４は、ロジック部から信号ＮＰＤＳＲを受けてパワーダウンモード信号ＰＤＳＲを出力するとともに各種リセット制御を行なうクロック／リセット制御回路８０６と、ロジック部８０２からコマンド信号およびアドレス信号を受ける周辺回路８１２と、周辺回路８１２から内部コマンド信号や内部アドレス信号等を受けてロウ系の処理を行なう周辺回路８１４と、周辺回路８１４に対してセルフリフレッシュモード時にクロック信号ＣＬＫＳを出力するセルフリフレッシュ制御回路８０８と、外部から与えられる３．３Ｖの電源電位ＶＤＤＨおよび１．５Ｖの電源電位ＶＤＤを受けて周辺回路やメモリアレイに１．５Ｖの電源電位ＶＤＤ３および２．０Ｖの電源電位ＶＤＤ２を出力するＤＲＡＭ電源回路８１０と、周辺回路８１４および８１２によってデータの読出制御がされるメモリアレイ８６０とを含む。
【０１９７】
周辺回路８１２は、ロジック部からコマンド信号ＣＭＤを１．５Ｖの振幅で受けるコマンドデコーダ８２２と、ロジック部８０２からロウアドレス信号ＲＡＤ［１４：０］を１．５Ｖの振幅で受けるアドレスバッファ８２４と、ロジック部８０２からコラムアドレス信号ＣＡＤ［７：０］を１．５Ｖの振幅で受けるアドレスバッファ８２６と、アドレスバッファ８２６の出力をプリデコードするコラムプリデコーダ８２８と、ロジック部８０２から出力される１．５Ｖの振幅のクロック信号ＣＬＫを受けてＤＲＡＭ部８０４の回路に供給するクロックバッファ８３４とを含む。
【０１９８】
周辺回路８１２は、さらに、メモリアレイ８６０からデータを読出しまたはメモリアレイ８６０に対してデータを書込むためのプリアンプ／ライトドライバ８５８と、プリアンプ／ライトドライバ８５８とデータを授受しコラムデコーダ８２８の出力に応じて選択的にデータ入出力バッファとを接続するＩ／Ｏセレクタ８３０とを含む。データ入出力バッファ８３２は、ロジック部８０２との間で１．５Ｖの振幅でデータ入力信号ＤＩおよびデータ出力信号ＤＯをやり取りする。
【０１９９】
周辺回路８１４は、コマンドデコーダ８２２からセルフリフレッシュコマンドＲＥＦＳを受け、クロック／リセット制御回路８０６からパワーダウンセルフリフレッシュ信号ＰＤＳＲを受け、いずれかに応じて信号ＲＥＦＳＤを活性化する選択回路８３３と、信号ＲＥＦＳＤおよびコマンドデコーダ８２２から出力されるリフレッシュコマンドＲＥＦＡおよびロウアクティブコマンドＡＣＴを受けてロウ系活性化信号ＮＡＣＴを出力するＡＣＴ発生回路８３８と、信号ＮＡＣＴをリセット信号ＮＲＳＴＲに応じてリセットされた後にクロック信号ＣＬＫＲに同期して受けてラッチするフリップフロップ８４０と、フリップフロップ８４０の出力に応じてワード線およびセンスアンプを活性化するタイミング信号を出力するタイミング発生回路８４４とを含む。
【０２００】
周辺回路８１４は、さらに、リフレッシュコマンドＲＥＦＡおよび信号ＲＥＦＳＤとロウ系活性化信号ＮＡＣＴに応じてリフレッシュアドレスを出力するアドレスカウンタ８３５と、リフレッシュ信号ＲＥＦＡや信号ＲＥＦＳＤに応じて、リフレッシュ時にはアドレスカウンタ８３５の出力をアドレス信号として内部に伝達し、通常動作時にはアドレスバッファ８２４の出力を内部に伝達する選択回路８３６と、冗長置換アドレスが設定されているロウ系ヒューズ８４８と、冗長置換アドレスと選択回路８３６から与えられるアドレスとを比較して冗長置換の判定を行なう冗長判定回路８４６と、冗長判定回路８４６の出力をプリデコードするロウプリデコーダ８５０と、リセット信号ＮＲＳＴＲによってリセットされた後ロウプリデコーダ８５０の出力をクロック信号ＣＬＫＲに同期して取込みロウデコーダ８５４に与えるフリップフロップ８５２とを含む。
【０２０１】
周辺回路８１４は、さらに、メモリアレイ８６０のメモリセルを選択するためにロウ系のデコード処理を行なうロウデコーダ８５４と、コラムプリデコーダ８２８の出力を受けて列系の選択動作を行なうコラムデコーダ８５６とを含む。コラムデコーダ８５６は、パワーダウンモード時には、信号ＰＤＳＲによってリード用およびライト用選択線ＣＳＬＲ／Ｗは電位が固定されるように構成されている。
【０２０２】
リフレッシュ制御回路８０８は、信号ＲＥＦＳＤを受けてレベルシフトするレベルシフト回路８１８と、レベルシフト回路８１８の出力に応じて活性化し、内部に含まれるリングオシレータによってクロック信号を発生してそれを基準としてセルフリフレッシュの基準クロックを出力するセルフタイマ８１６と、セルフタイマ８１６の出力を受けて低レベル振幅に変換するダウンコンバータ８２０とを含む。ダウンコンバータ８２０の出力はクロック信号ＣＬＫＳとしてロウ系活性化パルスを出力するＡＣＴ発生回路８３８に与えられる。
【０２０３】
次に、半導体装置８００に与えられる電源について説明を行なう。ＶＤＤＨは外部から与えられる３．３Ｖの電源電位である。また、電源電位ＶＤＤは外部から与えられる１．５Ｖの電源電位である。ロジック部は電源電位ＶＤＤＨおよび電源電位ＶＤＤを受けて内部動作を行なっている。また、クロックリセット制御回路および周辺回路８１４は、ＤＲＡＭ電源回路８１０が出力する１．５Ｖの電源電位ＶＤＤ３を動作電源電位として受ける。
【０２０４】
周辺回路８１２は、電源電位ＶＤＤをその動作電源電位として受ける。
図３１は、図３０におけるＤＲＡＭ電源回路８１０の構成を示す回路図である。
【０２０５】
図３１を参照して、ＤＲＡＭ電源回路８１０は、パワーダウンセルフリフレッシュ信号を３．３Ｖ系にレベルシフトを行なうレベルシフタ８６２と、３．３Ｖ系の電源によって駆動されレベルシフタ８６２の出力をバッファリングするバッファ回路８６４と、レベルシフタ８６２の出力を２Ｖに電圧変換するダウンコンバータ８６６と、３．３Ｖの電源電位ＶＤＤＨを受けて２．０Ｖの電源電位ＶＤＤ２を出力する電圧降下回路８６８と、通常動作モードにおいて導通し外部から与えられる１．５Ｖの電源電位ＶＤＤを出力ノードＮＶＯに伝達するＮチャネルＭＯＳトランジスタ８７２と、パワーダウンモードにおいて導通し電圧降下回路８６８の出力を出力ノードＮＶＯに伝達するＮチャネルＭＯＳトランジスタ８７０とを含む。出力ノードＮＶＯからは、このＤＲＡＭ電源回路８１０の出力である電源電位ＶＤＤ３が出力される。電圧降下回路８６８の出力である電源電位ＶＤＤ２はメモリアレイに供給される。
【０２０６】
また、ＮチャネルＭＯＳトランジスタ８７０のゲート電位は、パワーダウンモードにおいて２Ｖに設定されるため、ＮチャネルＭＯＳトランジスタ８７０によっておよそしきい値電圧分の電圧効果が生じ、パワーダウンモードにおいて電源電位ＶＤＤ３はおよそ１．５Ｖに設定される。
【０２０７】
また、パワーダウンモードが不要な場合には、外部電源電位ＶＤＤが与えられるノードと出力ノードＮＶＯとを結合させることができるようにスイッチ８７４が設けられる。このスイッチ８７４は、半導体装置の製造工程においてメタルマスクを変更することにより選択的に導通状態にすることができる。
【０２０８】
図３２は、図３０におけるクロック／リセット制御回路８０６の構成を示す回路図である。
【０２０９】
図３２を参照して、クロック／リセット制御回路８０６は、ロジック部よりリセット信号ＮＲＥＳＥＴを受けて内部にリセット信号ＮＲＳＴを供給するバッファ回路８９８と、ロジック部より信号ＮＰＤＳＲを受けるバッファ回路９００と、信号ＮＲＥＳＥＴおよびバッファ回路９００の出力を受けて信号ＮＲＳＴＲを出力するＯＲ回路９０２とを含む。
【０２１０】
クロック／リセット制御回路８０６は、さらに、ロジック部より信号ＮＰＤＳＲを受けてその立下がりに応じてロウアクティブなパルス信号を発生するパルス発生回路８８２と、リセット信号ＮＲＥＳＥＴによってリセットされた後にコマンドデコーダよりリフレッシュコマンド信号ＲＥＦＡを受けてカウントアップし８回の入力があったときに出力を変化させるカウンタ８８６と、カウンタ８８６の出力およびバッファ９００の出力を受けて信号ＮＲＳＴＳを出力するＯＲ回路９０４と、カウンタ８８６の出力に応じてＬアクティブのパルスを発生させるパルス発生回路８８８と、パルス発生回路８８８の出力によってセットされリセット信号ＮＲＳＥＴによってリセットされるラッチ回路８９０とを含む。
【０２１１】
クロック／リセット制御回路８０６は、さらに、ラッチ回路８９０の／Ｑ出力信号である信号ＬＡＴを受けてその立下がりに応じてロウアクティブなパルス信号を発生するパルス発生回路８８３と、パルス発生回路８８２の出力に応じてセットされパルス発生回路８８３の出力に応じてリセットされるラッチ回路８８４とを含む。ラッチ回路８８４のＱ出力からはパワーダウンセルフリフレッシュ信号ＰＤＳＲが出力される。
【０２１２】
クロック／リセット制御回路８０６は、さらに、ロジック部から与えられる１．５Ｖの振幅を有するクロック信号ＣＬＫおよび図３０のセルフタイマ８１６によって発生されるクロック信号ＣＬＫＳを受けて信号ＲＥＦＳＤによっていずれかを選択してクロック信号ＣＬＫＲとして出力するセレクタ８９６を含む。
【０２１３】
図３３は、図３０に示した半導体装置のＤＲＡＭ部のパワーダウンモードを説明するための動作波形図である。
【０２１４】
図３０、図３３を参照して、時刻ｔ１において半導体装置８００に電源が投入されるとＤＲＡＭ部にはロジック部８０２からリセット信号ＮＲＥＳＥＴが与えられ引き続きリフレッシュコマンドＲＥＦＡが数回与えられるパワーオンシーケンスが実行される。時刻ｔ２においてパワーオンシーケンスが終了すると通常の動作が可能となる。
【０２１５】
時刻ｔ３においてパワーダウンモードに移行する前には時刻ｔ３においてオートリフレッシュコマンドがロジック部からＤＲＡＭ部に与えられ全メモリ空間のリフレッシュが行なわれる。続いて時刻ｔ４においてロジック部は信号ＮＰＤＳＲをＬレベルにしＤＲＡＭ部にセルフリフレッシュ動作を開始させる。時刻ｔ４以降は、ＤＲＡＭ部はパワーダウンモードになっている。
【０２１６】
そして、時刻ｔ５においてロジック部に与えられる電源電位ＬＶＤＤＨおよび１．５Ｖの電源電位ＶＣＣ１．５はオフ状態にされパワーダウンモードになる。すなわち、セルフリフレッシュのために供給される電源電位は３．３Ｖの電源電位ＤＶＤＤＨのみである。時刻ｔ６においてパワーダウンモードから動作モードに復帰するときには１．５Ｖの電源電位ＶＣＣ１．５を投入し続いて安定したクロック信号を供給する。
【０２１７】
時刻ｔ７においておよそ２００μ秒の間リセット信号ＮＲＥＳＥＴをＬレベルに固定した後、リセット信号ＮＲＥＳＥＴをＨレベルにしてリセット解除しリフレッシュコマンドＲＥＦＡを８回入力して内部回路の初期化を行なう。その後セルフリフレッシュから抜けるセルフリフレッシュイグジットコマンドＳＲＥＸを入力しそして信号ＮＰＤＳＲをＬレベルからＨレベルに立上げるとｔＳＲＸで示される時間の後にロジック部はオートリフレッシュコマンドをＤＲＡＭ部に与え、ＤＲＡＭ部は全メモリ空間をリフレッシュする。そして、最後のリフレッシュコマンドＲＥＦＡが発行された後に最小リードサイクル時間ｔＲＣ＋１クロックが経過すると全バンク非活性化状態になりコマンド入力可能状態となる。
【０２１８】
図３４は、図３３におけるパワーダウンモードから動作モードに復帰する際の動作を説明するための波形図である。
【０２１９】
図３２、図３４を参照して、時刻ｔ４において信号ＮＰＤＳＲがＬレベルに立下がると、パルス発生回路８８２がＬアクティブのパルス信号ＦＳを発生する。応じてラッチ回路８８４はセットされるため信号ＰＤＳＲはＨレベルに設定される。
【０２２０】
次に時刻ｔ７において、パワーダウン解除後のリセット信号ＮＲＥＳＥＴが入力されるとラッチ回路８９０はリセットされる。そして、リフレッシュコマンドＲＥＦＡが８回入力されると、時刻ｔ８において、カウンタ８８６の出力はパルス信号を発生しラッチ回路８９０をセットする。すると、ラッチ回路８９０の／Ｑ出力である信号ＬＡＴがＨレベルからＬレベルに立下り、パルス発生回路８８３の出力に応じてラッチ回路８８４はリセットされる。したがって、信号ＰＤＳＲはＬレベルになり、その後通常動作が可能な状態となる。
【０２２１】
なお、このパワーダウンモードからの復帰シーケンスは、通常の電源投入シーケンスと同じであり、リセット信号ＮＲＥＳＥＴによるリセット後に、リフレッシュコマンドＲＥＦＡを８回入力することにより、モードレジスタ等に設定された特別なモードをすべてリセットするように行なわれる。
【０２２２】
その後、時刻ｔ９において信号ＮＰＤＳＲはＨレベルに立上るが、信号ＮＰＤＳＲは、パワーダウンモードに移行する際に使用され、通常モードへの復帰後にいつＨレベルに立上っても動作に寄与しない。
【０２２３】
以上説明したように、実施の形態３の半導体装置においてもパワーダウンモードにおいて待機時の消費電流が低減され、復帰後は所定の入力を行なうことによって通常の高速動作が可能となる。
【０２２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２２５】
【発明の効果】
本発明に係る半導体装置は、パワーダウンモード時に活性化されるトランジスタのゲート絶縁膜を厚くするとともに第１の周辺回路の動作をパワーダウンモードにおいて停止させるため、消費電流の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【図２】図１に示したリフレッシュ制御部１３２の構成を示すブロック図である。
【図３】階層電源構成を説明するための回路図である。
【図４】図３に示した階層電源構成を有する回路の動作について説明するための波形図である。
【図５】図２におけるアドレスカウンタ３１２の第１の例を示したブロック図である。
【図６】図５に示したアドレスカウンタ３１２の動作を説明するための動作波形図である。
【図７】アドレスカウンタ３１２の変形例であるアドレスカウンタ３１２ａの構成を示したブロック図である。
【図８】図７に示したアドレスカウンタ３１２ａの動作を説明するための動作波形図である。
【図９】実施の形態２の半導体装置に対して外部から電源供給を行なう説明をするための概念図である。
【図１０】図９に示されたＤＲＡＭ部において内部回路に電源電位を供給する構成を示した概念図である。
【図１１】図１０に示した周辺回路ＰＣＫＴ１，ＰＣＫＴ２のグループ分けの第１の例を説明するための概念図である。
【図１２】周辺回路のグループ分けの第２の例を説明するための図である。
【図１３】周辺回路のグループ分けの第３の例を説明するための図である。
【図１４】メモリアレイの構成を説明するための概略図である。
【図１５】書込に使用するＩ／Ｏ線における電源を立下げる境界部分の構成を説明するための図である。
【図１６】図１５におけるフリップフロップ１１７２ａの構成を示す回路図である。
【図１７】図１４で説明したリードアンプ１１５４の前後において電源が供給される説明をするための図である。
【図１８】図１７に示したリードアンプ１１５４およびイコライズ回路５２８の構成を示した回路図である。
【図１９】リフレッシュ制御系の低消費電力化を図るために一部のブロックにしきい値の高いトランジスタ、ゲート絶縁膜の厚いトランジスタを使用する説明をするためのブロック図である。
【図２０】通常動作時のアドレスとセルフリフレッシュ時のアドレスとをマルチプレクスするための回路構成を示す回路図である。
【図２１】アドレスをマルチプレクスする第２の構成を示した回路図である。
【図２２】レベル変換回路の構成を示した回路図である。
【図２３】図２１における選択回路６２０の構成を示した回路図である。
【図２４】１．５Ｖから３．３Ｖにレベル変換を行なう第１のレベル変換回路６６０の構成を示した回路図である。
【図２５】レベル変換を行なう第２の回路例であるレベル変換回路６８０の構成を示す回路図である。
【図２６】レベル変換をする回路の第３の例であるレベル変換回路７１０の構成を示した回路図である。
【図２７】コラム選択線固定回路７３０の構成を示す回路図である。
【図２８】コラム選択線を固定する第２の構成例であるコラム選択線固定回路７４０の構成を示す回路図である。
【図２９】コラム選択性を固定するための第３の構成例であるコラム選択線固定回路７５７の構成を示した回路図である。
【図３０】実施の形態３の半導体装置８００の構成を示すブロック図である。
【図３１】図３０におけるＤＲＡＭ電源回路８１０の構成を示す回路図である。
【図３２】図３０におけるクロック／リセット制御回路８０６の構成を示す回路図である。
【図３３】図３０に示した半導体装置のＤＲＡＭ部のパワーダウンモードを説明するための動作波形図である。
【図３４】図３３におけるパワーダウンモードから動作モードに復帰する際の動作を説明するための波形図である。
【図３５】従来の半導体記憶装置１０００の構成を示す概略ブロック図である。
【図３６】従来のシステムＬＳＩに外部から供給される電源電位について説明をするための概念図である。
【図３７】図３６に示したＤＲＡＭ部ＭＥＭの周辺回路に供給される電源電位を説明するための概念図である。
【符号の説明】
１  半導体装置、２  ロジック部、４  ＤＲＡＭ部、１００ａ  メモリアレイブロック、１１８  内部制御クロック信号生成回路、１２０  モードデコーダ、１２２  モードレジスタ、１２４  ロウアドレスラッチ、１２６  コラムアドレスラッチ、１２８  バンクアドレスラッチ、１３０  データ入出力回路、１３２リフレッシュ制御部、１３４  バーストアドレスカウンタ、１３６  バンクデコーダ、１３８  ＶＤＣ回路、１４０  ロウプリデコーダ、１４２  コラムプリデコーダ、１４４  マルチプレクサ、２４２  コラムプリデコーダ、２４４  ロウデコーダ、２６６  ポート、３０２，３６１  タイマ、３０６  サイクリックタイマ、３０８  クロック発生回路、３１０  制御用遅延回路、３１２  アドレスカウンタ、３３２，３３４  ラッチ回路、３３６  カウンタ、３３８，３４０，３５４  比較回路、３４４  バッファ回路、３５２  アドレス検出回路、ＡＲＹ１，ＡＲＹ２  メモリアレイ、ＣＨ  半導体装置、Ｌ１〜Ｌ４  電源線、ＬＧロジック部、ＭＥＭ  ＤＲＡＭ部、ＰＣＫＴ，ＰＣＫＴ１，ＰＣＫＴ２  周辺回路、ＰＧ  外部ピン端子群、ＳＥ１，ＳＥ２  電源選択回路、ＳＷ１，ＳＷ２スイッチ、Ｔ１〜Ｔ３，Ｔ５０〜Ｔ５３  端子。
【図１】
2004235470.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004235470.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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