(57)【要約】【課題】ビットライン間の干渉雑音を減少させると共に高密度なＭＴＢＬ方式のＤＲＡＭを提供する。【解決手段】従来のＭＴＢＬ方式におけるセンスアンプ（ＳＡ）とビットスイッチ（ＢＳＷ）の重複を排除し、各セルエリア間に一列ずつセンスアンプとビットスイッチ（ＢＳＷ／ＳＡ）を配置している。すなわち、アレーを横方向にずらして縦積みし、エリアの削減を図っている。横一列に並ぶセンスアンプ（ＳＡ）の一つおきに、接続するビットライン対が上下で交互に入れ替わる。ビットライン対１１は、途中１個所で交差し、その交差を境にビットラインの間隔が広くなっている。また、ビットライン対１６は、互いに交差することなく、途中でビットラインの間隔が広くなっている。新しいＭＴＢＬ方式では、同一のセンスアンプに接続するビットラインと隣接するビットラインのうち異なるセンスアンプに接続するビットラインのいずれの場合も、そのビットラインの間隔が交差点前後で変化（広狭）している。よって、隣接するいずれのビットライン間の干渉雑音も減少する。【選択図】　図５
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【特許請求の範囲】
【請求項１】
一列に並ぶ複数のセンスアンプと、
前記複数のセンスアンプの各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
前記ビットライン対および前記メモリセルは、前記一列に並ぶセンスアンプのＮ個（Ｎ：自然数）ごとに、前記センスアンプの右側（上側）と左側（下側）に交互に配置されることを特徴とする、ＤＲＡＭ回路。
【請求項２】
前記センスアンプの右側（上側）または左側（下側）の一方の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差し、その交差を境に当該２つのビットラインの間隔が広狭する、請求項１記載のＤＲＡＭ回路。
【請求項３】
さらに、前記センスアンプの右側（上側）または左側（下側）の前記一方の側と反対の側に配置されるビットライン対は、各ビットライン対を構成する２つのビットラインが交差することなく途中で間隔が広狭する、請求項２記載のＤＲＡＭ回路。
【請求項４】
前記センスアンプの右側（上側）または左側（下側）の一方の側に配置されるビットライン対はいずれも、ビットスイッチを介して対応するデータラインに接続する、請求項１記載のＤＲＡＭ回路。
【請求項５】
前記一列に並ぶ複数のセンスアンプは、Ｍ個（Ｍ：自然数）ごとに分割され、その分離エリアにセットドライバーが配置される、請求項１記載のＤＲＡＭ回路。
【請求項６】
前記ビットライン対は、マルチプル・ツイステッド・ビット・ライン（ＭＴＢＬ）方式のビットライン構成をからなる、請求項３記載のＤＲＡＭ回路。
【請求項７】
一列にＰ個ずつＱ列にわたって配置される複数のセンスアンプと、
前記複数のセンスアンプの各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
前記ビットライン対および前記メモリセルは、前記Ｑ列の各一列に並ぶセンスアンプのＮ個（Ｎ：自然数）ごとに、センスアンプの右側（上側）と左側（下側）に交互に配置され、Ｐ、Ｑはいずれも３以上の整数、Ｎは１以上（Ｐ／３）以下の任意の整数であることを特徴とする、ＤＲＡＭ回路。
【請求項８】
一列にＰ個ずつＱ列にわたって配置される複数のセンスアンプＳＡ（Ｊ、Ｋ）と、
前記複数のセンスアンプＳＡ（Ｊ、Ｋ）の各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
センスアンプＳＡ（Ｊ、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ、Ｋー１）または他方の隣の列のセンスアンプＳＡ（Ｊ、Ｋ＋１）との間に配置されるビットライン対に接続し、
センスアンプＳＡ（Ｊ＋１、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ＋１、Ｋ＋１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋１、Ｋー１）との間に配置されるビットライン対に接続し、
センスアンプＳＡ（Ｊ＋３、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋー１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋ＋１）との間に配置されるビットライン対に接続し、
Ｐ、Ｑはいずれも３以上の整数、Ｊは１以上Ｐ以下の任意の整数、Ｋは１以上Ｑ以下の任意の整数である、ことを特徴とするＤＲＡＭ回路。
【請求項９】
前記センスアンプＳＡ（Ｊ、Ｋ）とその隣の列のセンスアンプＳＡ（Ｊ、Ｋ＋１）またはＳＡ（Ｊ、Ｋー１）のいずれか一方の間に配置されるビットライン対は、ビットライン対を構成する２つのビットラインが交差し、その交差を境に当該２つのビットラインの間隔が広狭する、請求項８記載のＤＲＡＭ回路。
【請求項１０】
さらに、前記センスアンプＳＡ（Ｊ、Ｋ）とその隣の列のセンスアンプＳＡ（Ｊ、Ｋ＋１）またはＳＡ（Ｊ、Ｋー１）の前記一方の間と反対の間に配置されるビットライン対は、ビットライン対を構成する２つのビットラインが交差することなく途中で間隔が広狭する、請求項９記載のＤＲＡＭ回路。
【請求項１１】
前記センスアンプＳＡ（Ｊ、Ｋ）とその隣の列のセンスアンプＳＡ（Ｊ、Ｋ＋１）またはＳＡ（Ｊ、Ｋー１）のいずれか一方の間に配置されるビットライン対は、いずれもビットスイッチを介して対応するデータラインに接続する、請求項８記載のＤＲＡＭ回路。
【請求項１２】
前記一列にＰ個ずつ配置される複数のセンスアンプは、Ｍ個（Ｍ：自然数）ごとに分割され、その分離エリアにセットドライバーが配置される、請求項８記載のＤＲＡＭ回路。
【請求項１３】
前記ビットライン対は、マルチプル・ツイステッド・ビット・ライン（ＭＴＢＬ）方式のビットライン構成をからなる、請求項１０記載のＤＲＡＭ回路。
【請求項１４】
一列にＰ個ずつＱ列にわたって配置される複数のセンスアンプＳＡ（Ｊ、Ｋ）と、
前記複数のセンスアンプＳＡ（Ｊ、Ｋ）の各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
センスアンプＳＡ（Ｊ、Ｋ）とセンスアンプＳＡ（Ｊ＋１、Ｋ）の各々は、一方の隣の列のセンスアンプＳＡ（Ｊ、Ｋー１）とセンスアンプＳＡ（Ｊ＋１、Ｋ−１）または他方の隣の列のセンスアンプＳＡ（Ｊ、Ｋ＋１）とセンスアンプＳＡ（Ｊ＋１、Ｋ＋１）との間に配置されるビットライン対の各々に接続し、
センスアンプＳＡ（Ｊ＋２、Ｋ）とセンスアンプＳＡ（Ｊ＋３、Ｋ）の各々は、一方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋ＋１）とセンスアンプＳＡ（Ｊ＋３、Ｋ＋１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋー１）とセンスアンプＳＡ（Ｊ＋３、Ｋ−１）との間に配置されるビットライン対に接続し、
センスアンプＳＡ（Ｊ＋４、Ｋ）とセンスアンプＳＡ（Ｊ＋５、Ｋ）の各々は、一方の隣の列のセンスアンプＳＡ（Ｊ＋４、Ｋー１）とセンスアンプＳＡ（Ｊ＋５、Ｋ−１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋４、Ｋ＋１）とセンスアンプＳＡ（Ｊ＋４、Ｋ＋１）との間に配置されるビットライン対の各々に接続し、
Ｐ、Ｑはいずれも６以上の整数、Ｊは１以上Ｐ以下の任意の整数、Ｋは１以上Ｑ以下の任意の整数である、ことを特徴とするＤＲＡＭ回路。
【請求項１５】
一列に並ぶ複数のセンスアンプと、
前記複数のセンスアンプの各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
前記ビットライン対および前記メモリセルは、前記一列に並ぶセンスアンプのＮ個（Ｎ：自然数）ごとに、前記センスアンプの右側（上側）と左側（下側）に交互に配置されるＤＲＡＭ回路の動作方法であって、
データ読み出しの際に、前記センスアンプの右側（上側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプと、前記センスアンプの左側（下側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプは、異なるタイミングで活性化することを特徴とする、ＤＲＡＭ回路の動作方法。
【請求項１６】
一列にＰ個ずつＱ列にわたって配置される複数のセンスアンプと、
前記複数のセンスアンプの各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
前記ビットライン対および前記メモリセルは、前記Ｑ列の各一列に並ぶセンスアンプのＮ個（Ｎ：自然数）ごとに、センスアンプの右側（上側）と左側（下側）に交互に配置され、Ｐ、Ｑはいずれも３以上の整数、Ｎは１以上（Ｐ／３）以下の任意の整数である、ＤＲＡＭ回路の動作方法であって、
データ読み出しの際に、前記センスアンプの右側（上側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプと、前記センスアンプの左側（下側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプは、異なるタイミングで活性化することを特徴とする、ＤＲＡＭ回路の動作方法。
【請求項１７】
一列にＰ個ずつＱ列にわたって配置される複数のセンスアンプＳＡ（Ｊ、Ｋ）と、
前記複数のセンスアンプＳＡ（Ｊ、Ｋ）の各々に接続するビットライン対と、前記ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
センスアンプＳＡ（Ｊ、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ、Ｋー１）または他方の隣の列のセンスアンプＳＡ（Ｊ、Ｋ＋１）との間に配置されるビットライン対の各々に接続し、
センスアンプＳＡ（Ｊ＋１、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ＋１、Ｋ＋１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋１、Ｋー１）との間に配置されるビットライン対に接続し、
センスアンプＳＡ（Ｊ＋３、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋー１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋ＋１）との間に配置されるビットライン対の各々に接続し、
Ｐ、Ｑはいずれも３以上の整数、Ｊは１以上Ｐ以下の任意の整数、Ｋは１以上Ｑ以下の任意の整数である、ＤＲＡＭ回路の動作方法であって、
データ読み出しの際に、前記センスアンプＳＡ（Ｊ、Ｋ）および前記センスアンプＳＡ（Ｊ＋３、Ｋ）と、前記センスアンプＳＡ（Ｊ＋１、Ｋ）は、異なるタイミングで活性化することを特徴とする、ＤＲＡＭ回路の動作方法。
【請求項１８】
一列にＰ個ずつＱ列にわたって配置される複数のセンスアンプＳＡ（Ｊ、Ｋ）と、
前記複数のセンスアンプＳＡ（Ｊ、Ｋ）の各々に接続するビットライン対と、
前記ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
センスアンプＳＡ（Ｊ、Ｋ）とセンスアンプＳＡ（Ｊ＋１、Ｋ）の各々は、一方の隣の列のセンスアンプＳＡ（Ｊ、Ｋー１）とセンスアンプＳＡ（Ｊ＋１、Ｋ−１）または他方の隣の列のセンスアンプＳＡ（Ｊ、Ｋ＋１）とセンスアンプＳＡ（Ｊ＋１、Ｋ＋１）との間に配置されるビットライン対の各々に接続し、
センスアンプＳＡ（Ｊ＋２、Ｋ）とセンスアンプＳＡ（Ｊ＋３、Ｋ）の各々は、一方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋ＋１）とセンスアンプＳＡ（Ｊ＋３、Ｋ＋１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋー１）とセンスアンプＳＡ（Ｊ＋３、Ｋ−１）との間に配置されるビットライン対に接続し、
センスアンプＳＡ（Ｊ＋４、Ｋ）とセンスアンプＳＡ（Ｊ＋５、Ｋ）の各々は、一方の隣の列のセンスアンプＳＡ（Ｊ＋４、Ｋー１）とセンスアンプＳＡ（Ｊ＋５、Ｋ−１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋４、Ｋ＋１）とセンスアンプＳＡ（Ｊ＋４、Ｋ＋１）との間に配置されるビットライン対の各々に接続し、
Ｐ、Ｑはいずれも６以上の整数、Ｊは１以上Ｐ以下の任意の整数、Ｋは１以上Ｑ以下の任意の整数である、ＤＲＡＭ回路の動作方法であって、。
データ読み出しの際に、前記センスアンプＳＡ（Ｊ、Ｋ）と前記センスアンプＳＡ（Ｊ＋１、Ｋ）と前記センスアンプＳＡ（Ｊ＋４、Ｋ）と前記センスアンプＳＡ（Ｊ＋５、Ｋ）は、前記センスアンプＳＡ（Ｊ＋２、Ｋ）および前記センスアンプＳＡ（Ｊ＋３、Ｋ）と、異なるタイミングで活性化することを特徴とする、ＤＲＡＭ回路の動作方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的には、ＤＲＡＭ回路およびその動作方法に関し、より詳細には、ＤＲＡＭアレイにおけるセンスアンプおよびその周辺回路の配置、そのセンスアンプの動作に関する。
【０００２】
【従来の技術】
ＤＲＡＭでは、プロセス・テクノロジーの進歩に伴いビット・ライン間の間隔が狭まり、干渉雑音の増加が問題となっている。ここで言う干渉雑音とはビットライン線間の結合容量に起因する雑音をいう。この干渉雑音には、同一のセンスアンプに接続するビットライン間の干渉雑音と隣接するビットラインのうち異なるセンスアンプに接続するビットライン間の干渉雑音がある。
【０００３】
その干渉雑音の問題を解決するための従来技術としてツイスト・ビット・ライン（Ｔｗｉｓｔｅｄ　Ｂｉｔ　Ｌｉｎｅ）方式（以下、ＴＢＬ方式という。）がある。このＴＢＬ方式に関係する公知文献としては、例えば、日本国の公開特許公報、平２−１８３４８９、平４−９４５６９、平７−９４５９７、２００１−１６８３００がある。図１はＩＢＭ社のエンベデッド（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭ（以下、ｅＤＲＡＭという。）で用いられているＴＢＬ方式の概念図である（公知文献：　ＩＳＳＣＣ　２００２　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｊｎｉｃａｌ　Ｐａｐｅｒｓ　ｐｐ．　１５６−１５７）。図１では、各ビットライン対（ＢＬ０ｔ、ＢＬｔｃ）〜（ＢＬ３ｔ、ＢＬ３ｃ）は途中で交差しながらセンスアンプ（ＳＡ）およびビットスイッチ（ＢＳＷ）に接続している。このビットラインの交差により、隣接するビットラインのうち異なるセンスアンプに接続するビットライン（例えば、ＢＬ０ｃｃとＢＬ１ｔ）間の干渉雑音は減少する。ビットライン（例えば、ＢＬ０ｃｃとＢＬ１ｔ）の間隔が交差を境に変化（広狭）するからである。
【０００４】
しかし、図１の方式では、同一のセンスアンプに接続するビットライン間の干渉雑音は減少しないという問題がある。ビットライン（例えば、ＢＬ０ｔｃとＢＬ０ｃ）の間隔が交差を境に変化しないからである。また、ビットライン交差が縦方向に見て３個所あり、そのエリアが高密度化を妨げるという問題がある。ビットライン交差がある所ではメモリセルの接続ができないからである。そのエリア損失は一交差でおよそ２セル分になる。この３個所のビットライン交差のために、読み出し動作に必要なレファレンス・ワードライン（ＲＦＷＬ０−４）が４本必要になり、このエリアも高密度化を妨げるという問題がある。なお、レファレンス・ワードライン（ＲＦＷＬ０−４）を必要としない例えば（１／２）Ｖｄｄプリチャージ方式のＤＲＡＭでは、このレファレンス・ワードライン（ＲＦＷＬ０−４）に係わる問題は起こらない。
【０００５】
干渉雑音の問題を解決するの他の従来技術としてマルチ・ツイスト・ビット・ライン（Ｍｕｌｔｉｐｌｅ　Ｔｗｉｓｔｅｄ　Ｂｉｔ　Ｌｉｎｅ）方式　（以下、ＭＴＢＬ方式という。）がある。図２にＭＴＢＬ方式の例を示す（公知文献：ＩＥＥＥ　ＪＳＳＣ　ｖｏｌ　３４，　Ｎｏ　６，　ｐｐ．　８５６−８６５　Ｊｕｎｅ　１９９９）。図２の方式では、ビットライン対（ＢＬ１ｔ、ＢＬ１ｃ）は、各々途中１個所で交差し、その交差を境にビットラインの間隔が広くなっている。ビットライン対（ＢＬ３ｔ、ＢＬ３ｃ）も同様である。また、ビットライン対（ＢＬ０ｔ、ＢＬ０ｃ）は、互いに交差することなく、途中でビットラインの間隔が広くなっている。ビットライン対（ＢＬ２ｔ、ＢＬ２ｃ）も同様である。したがって、図２のＭＴＢＬ方式では、同一のセンスアンプに接続するビットライン（例えば、ＢＬ１ｔとＢＬ１ｃ）と隣接するビットラインのうち異なるセンスアンプに接続するビットライン（例えば、ＢＬ０ｃとＢＬ１ｃ）のいずれの場合も、そのビットラインの間隔が交差点前後で変化（広狭）している。よって、隣接するいずれのビットライン間の干渉雑音も減少する。この点、図２のＭＴＢＬ方式は図１のＴＢＬ方式よりも優れている。
【０００６】
また、図２の方式ではビットライン交差は１個所である。さらに、レファレンス・ワードライン（ＲＦＷＬ０，１）は２本で済む。したがって、図２のＭＴＢＬ方式は、図１のＴＢＬ方式に比べて、エリアの改善効果もある。
【０００７】
しかし、図２のＭＴＢＬ方式の場合、センスアンプ（ＳＡ）とビットスイッチ（ＢＳＷ）が、アレーの両サイドに必要であり、それがエリアの損失になる。例えば、ｅＤＲＡＭの場合、図３に示すように、図２の構成をマクロとして積み上げて構成される。したがって、図４に示すように、アレーの上下で、センスアンプ（ＳＡ）とビットスイッチ（ＢＳＷ）の重複が生じ、その分エリアが奪われ、高密度化の妨げになるという問題がある。例えば、図３に示す１ＭｂのＤＲＡＭを１６個積み上げた１６ＭｂのｅＤＲＡＭの場合、センスアンプ（ＳＡ）とビットスイッチ（ＢＳＷ）の高さ３５マイクロメータの１５個分の約５２５マイクロメータのエリアが余計に使われてしまう。
【０００８】
【発明が解決しようとする課題】
本発明は上記した従来技術の問題点を解消するためになされたものであり、その目的はビットライン間の干渉雑音を減少させたＤＲＡＭを提供することである。
【０００９】
さらに、本発明の目的は、ビットライン間の干渉雑音を減少させると共に高密度なＤＲＡＭを適用することである。
【００１０】
さらに、本発明の目的は、ビットライン間の干渉雑音を減少させると共に高密度なＭＴＢＬ方式のＤＲＡＭを提供することである。
【００１１】
【課題を解決するための手段】
本発明によれば、例えば、一列に並ぶ複数のセンスアンプと、その複数のセンスアンプの各々に接続するビットライン対と、そのビットライン対を構成するビットラインの各々に接続するメモリセルを含み、ビットライン対およびメモリセルは、一列に並ぶセンスアンプのＮ個（Ｎ：自然数）ごとに、センスアンプの右側（上側）と左側（下側）に交互に配置されることを特徴とするＤＲＡＭ回路が提供される。
【００１２】
本発明によれば、例えば、　一列にＰ個ずつＱ列にわたって配置される複数のセンスアンプＳＡ（Ｊ、Ｋ）と、複数のセンスアンプＳＡ（Ｊ、Ｋ）の各々に接続するビットライン対と、ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、
センスアンプＳＡ（Ｊ、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ、Ｋー１）または他方の隣の列のセンスアンプＳＡ（Ｊ、Ｋ＋１）との間に配置されるビットライン対の各々に接続し、
センスアンプＳＡ（Ｊ＋１、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ＋１、Ｋ＋１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋１、Ｋー１）との間に配置されるビットライン対に接続し、
センスアンプＳＡ（Ｊ＋３、Ｋ）は、一方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋー１）または他方の隣の列のセンスアンプＳＡ（Ｊ＋２、Ｋ＋１）との間に配置されるビットライン対の各々に接続し、
Ｐ、Ｑはいずれも３以上の整数、Ｊは１以上Ｐ以下の任意の整数、Ｋは１以上Ｑ以下の任意の整数である、ことを特徴とするＤＲＡＭ回路が提供される。
【００１３】
また、本発明によれば、例えば、一列に並ぶ複数のセンスアンプと、複数のセンスアンプの各々に接続するビットライン対と、ビットライン対を構成するビットラインの各々に接続するメモリセルを含み、ビットライン対およびメモリセルは、一列に並ぶセンスアンプのＮ個（Ｎ：自然数）ごとに、センスアンプの右側（上側）と左側（下側）に交互に配置されるＤＲＡＭ回路の動作方法であって、
データ読み出しの際に、センスアンプの右側（上側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプと、センスアンプの左側（下側）に配置されるビットライン対およびメモリセルに接続する複数のセンスアンプは、異なるタイミングで活性化することを特徴とするＤＲＡＭ回路の動作方法が提供される。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態（実施例）について、図面を引用しながら以下に詳細に説明する。なお、以下の説明はＩＢＭ社のエンベデッド（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭ（ｅＤＲＡＭ）をベースとして説明をしているが、本発明は他の汎用的ＤＲＡＭ全てに適用可能であることは言うまでもない。図５は本発明の構成を示す概念図である。図５の構成では、図４の従来の構成（ＭＴＢＬ方式）におけるセンスアンプ（ＳＡ）とビットスイッチ（ＢＳＷ）の重複を排除し、各セルエリア間に一列ずつセンスアンプとビットスイッチ（ＢＳＷ／ＳＡ）を配置している。すなわち、図５の構成では、アレーを横方向にずらして縦積みし、エリアの削減を図っている。なお、この図５の新方式の構成では、上下のアレーでセンスアンプ１個分のずれが生じるが、これは、実際には２０４８個横に並んだセンスアンプの１個分のずれであり、その損失は無視できる。
【００１５】
図５では、横一列に並ぶセンスアンプ（ＳＡ）の一つおきに、接続するビットライン対が上下で交互に入れ替わっている。例えば、センスアンプ（ＳＡ）１０は上側のビットライン対１１に接続し、その右隣のセンスアンプ（ＳＡ）１２は下側のビットライン対１３に接続し、さらにその右隣のセンスアンプ（ＳＡ）１４は上側のビットライン対１５に接続する。他も同様である。なお、センスアンプ（ＳＡ）の一つおきではなく、２つ以上の複数個（Ｎ個）おきに接続するビットライン対を上下で交互に入れ替えてもよい。
【００１６】
図５では、図２と同様なＭＴＢＬ方式を採用している。したがって、例えばビットライン対１１は、途中１個所で交差し、その交差を境にビットラインの間隔が広くなっている。ビットライン対１５も同様である。また、ビットライン対１６は、互いに交差することなく、途中でビットラインの間隔が広くなっている。ビットライン対１７も同様である。図５の新しいＭＴＢＬ方式では、同一のセンスアンプに接続するビットラインと隣接するビットラインのうち異なるセンスアンプに接続するビットラインのいずれの場合も、そのビットラインの間隔が交差点前後で変化（広狭）している。よって、隣接するいずれのビットライン間の干渉雑音は減少する。
【００１７】
図６は本発明の一実施例の構成図である。この構成は、従来技術であるＭＴＢＬ方式のビットライン、センスアンプ（ＳＡ）、ビットスイッチ（ＢＳＷ）、セットドライバー（ＳＥＴ　ＤＲＶ）及び、これらの新たな組み合わせから成る。実際のセンスアンプ（ＳＡ）とビットスイッチ（ＢＳＷ）は、２個（２ビットライン・ペアー分）を一まとまりになった最適化されたレイアウトになっている。これが横方向に、２０４８個並ぶが、その半分が上のアレーのビットラインに、また半分が下のアレーのビットラインにそれぞれ２つおきに繋がる。セットドライバー２０は、ワードラインのステッチ・エリア、または、ローカル・ワードライン・ドライバー・エリアに分散して置かれる。なお、ステッチ・エリアとは、配線用メタルとポリシリコンを接続するエリアを意味する。
【００１８】
図６の構成では、セットドライバー２０は上下アレーの選択に従って動作し、上下に繋がるセンスアンプ（ＳＡ）を、別々に活性化する。すなわち、例えばデータ読み出しの際に、上側のセルエリアに配置されるビットライン対およびメモリセル２１、２２とそれらに接続するセンスアンプ（ＳＡ）２５、２６と、下側のセルエリアに配置されるビットライン対およびメモリセル２３、２４とそれらに接続するセンスアンプ（ＳＡ）２７、２８は、異なるタイミングで活性化される。上下のセルアレイを各々別々に駆動（活性化）する必要があるからである。ビットスイッチ（ＢＳＷ）は、共通の入力信号で動作する。セットドライバー２０とビットスイッチ（ＢＳＷ）への入力信号は、従来方式と同様に、各アレー横のローカル・コントロール・エリアで作成される。
【００１９】
図７は図５の本発明の構成中の一列に並ぶ複数のセンスアンプ列の周りをさらに詳細に示す図である。中央にセンスアンプＳＡ（３０）が並び、その左側にビットスイッチＢＳＷ（３１）がある。ビットスイッチＢＳＷ（３１）はデータラインＤＬｔ、ＤＴｃとビットラインＢＬｔ、ＢＬｃに接続する。セルエリアにおいて、各ビットラインには少なくも一つ以上のメモリセル３２が接続する。セットドライバー３３、３４はセンスアンプＳＡ（３０）列の上下に位置する。なお、ＤＲＡＭ（マクロ）全体では、一列に並ぶ複数のセンスアンプＳＡ（３０）は、複数個（Ｍ個、Ｍは任意の自然数）ごとに分割（分離）され、その分離エリアにセットドライバー３３、３４が配置される。セットドライバー３３、３４は、一つおき（右側と左側）の複数のセンスアンプＳＡ（３０）を別々のタイミングで活性化する。すなわち、セットドライバー３３は、左側（上側）に配置されるビットライン（セル）に接続するセンスアンプＳＡ（３０）を活性化し、セットドライバー３４は、右側（下側）に配置されるビットライン（セル）に接続するセンスアンプＳＡ（３０）を活性化する。左右のセルアレイは各々別々に駆動（活性化）する必要があるからである。
【００２０】
図８にＩＢＭのｅＤＲＡＭを基にした１６Ｍｂの縦積みマクロの場合のサイズ比較を示す。図８の左が本発明の新方式のアレー構成、中央が従来のＴＢＬ方式、右が従来のＭＴＢＬでの値である。１６Ｍｂマクロの高さで比べた場合、本発明のアレー構成は、従来のＴＢＬ方式に比べ、１１２．２マイクロメータ、従来のＭＴＢＬ方式に比べ５２５マイクロメータ（約１０％）のエリア削減が可能である。
【００２１】
【発明の効果】
本発明によれば、高密度を維持しつつビットライン間の干渉雑音を軽減できる。また、本発明は従来のセンスアンプとビットスイッチのレイアウトをそのまま流用でき、一部のレイアウトの変更（例えば、センスアンプとセットドライバーのメタル配線の変更）だけで容易に実現できるというメリットがある。
【図面の簡単な説明】
【図１】従来のＴＢＬ方式の概念図である。
【図２】従来のＭＴＢＬ方式の概念図である。
【図３】図２の従来のＭＴＢＬ方式の１６Ｍｂマクロとしての構成を示す図である。
【図４】図２の従来のＭＴＢＬ方式のマクロとしての構成を示す図である。
【図５】本発明の一実施例を示す図である。
【図６】本発明の一実施例を示す図である。
【図７】図５の本発明の構成中の一列のセンスアンプ周りの詳細図である。
【図８】１６Ｍｂの縦積みマクロの場合のサイズ比較を示す図である。
【符号の説明】
１０、１２、１４、２５、２６、２７、２８、３０：センスアンプ（ＳＡ）
１３、１５、１６、１７　：ビットライン対
２０、３３、３４　：セットドライバー
３１：ビットスイッチ（ＢＳＷ）
３２：メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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