(57)【要約】【課題】　半導体基板上に、様々な厚さと組成を有する絶縁層を形成する方法を提供する。【解決手段】　形成された絶縁層は、ＭＯＳＦＥＴやＣＭＯＳＦＥＴのような、異なる厚さのゲート絶縁膜を必要とする電子デバイスを形成するために用いられ得る。好ましい実施形態では、本発明の方法は、シリコン基板上に、異なる厚さのＳｉＯ２層の２つの基板領域と、酸化膜を有さない第３の基板領域の３つの領域の形成を必要とする。仕上げの高比誘電率（ｈｉｇｈ−ｋ）絶縁膜の薄い層は、前記３つの領域を覆い、これにより、酸化膜を持たない領域は、高比誘電率材料のみからなる最も薄い絶縁層を有し、他の２つの領域は、異なる厚さのＳｉＯ２層上に高比誘電率絶縁材料を有するようにされる。仕上げのゲート電極材料層は、所望の装置構造を形成するように、形成及びパターン付与され得る。【選択図】　　　図７
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【特許請求の範囲】
【請求項１】
様々な厚さ及び組成を有する絶縁層を、半導体基板上に形成する方法において、
　半導体基板を用意する工程と、
　前記半導体基板上に第１の厚さを有する第１の絶縁層を形成する工程と、
　前記第１の絶縁層上に耐エッチング材料の第１の層を形成する工程と、
　前記耐エッチング材料の第１の層の一部を、前記第１の絶縁層の第１の領域を露出するように除去する工程と、
　前記第１の絶縁層の第１の領域をエッチングプロセスにより除去することにより、前記第１の絶縁層の第１の領域の下方の第１の基板表面領域を露出させる工程と、
　前記耐エッチング材料の第１の層の残存部分を除去する工程と、
　前記第１の基板表面領域上に第２の厚さを有する第２の領域を形成する工程と、
　前記第２の絶縁層と前記第１の絶縁層上に、一面を覆う耐エッチング材料の第２の層を形成する工程と、
　前記耐エッチング材料の第２の層の一部を除去し、前記第１の絶縁層の第２の領域を露出する工程と、
　前記第１の絶縁層の第２の領域をエッチングプロセスによって除去することにより、この第１の絶縁層の第２の領域の下方の第２の基板表面領域を露出する工程と、
　前記耐エッチング材料の第２の層の残存部分を除去する工程と、
　前記第２の絶縁層と前記第１の絶縁層の残存部分と前記第２の基板表面領域の上に、第３の厚みを有する一面を覆う第３の絶縁層を形成する工程と、
　を備えた方法。
【請求項２】
前記基板は、シリコン基板である請求項１に記載の方法。
【請求項３】
前記第２及び第２の絶縁層は、ＳｉＯ２の層である請求項２に記載の方法。
【請求項４】
前記耐エッチング材料は、フォトレジストである請求項３に記載の方法。
【請求項５】
前記エッチングは、ＨＦウェットエッチングである請求項３に記載の方法。
【請求項６】
前記第１の厚みは、およそ３０×１０−８ｃｍから６０×１０−８ｃｍの間の厚みである請求項３に記載の方法。
【請求項７】
前記第２の厚みは、およそ１０×１０−８ｃｍから３０×１０−８ｃｍの間の厚みである請求項３に記載の方法。
【請求項８】
前記第３の絶縁層は、高比誘電率絶縁材料の層である請求項３に記載の方法。
【請求項９】
前記高比誘電率絶縁材料は、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｙ２Ｏ３及びＬａ２Ｏ３を含む酸化金属のグループから選択された材料である請求項８に記載の方法。
【請求項１０】
前記第３の厚みは、前記高比誘電率材料がおよそ４×１０−８ｃｍから１５×１０−８ｃｍの間の等価酸化膜厚さを有するように形成される請求項９に記載の方法。
【請求項１１】
前記高比誘電率絶縁材料は、原子層化学蒸着法（ＡＬＣＶＤ）によって形成される請求項１０に記載の方法。
【請求項１２】
前記高比誘電率絶縁材料は、スパッタリングされた金属の熱酸化によって形成される請求項１０に記載の方法。
【請求項１３】
様々な厚さ及び組成のゲート絶縁層を有する半導体基板上にＭＯＳ又はＣＭＯＳ素子を形成する方法であって、
　請求項１に記載の方法に従って形成された様々な厚み及び組成の絶縁層を有する半導体基板を用意する工程と、
　ゲート電極材料の層を前記絶縁層上に形成する工程と、
　前記ゲート電極材料及びその下方の絶縁層にパターンを形成するとともにエッチングを施し、ゲート絶縁層の厚みに対する条件を満たした素子を形成する工程と
　を備えた請求項１に記載の方法。
【請求項１４】
前記基板は、シリコン基板である請求項１３に記載の方法。
【請求項１５】
前記第１及び第２の絶縁層は、ＳｉＯ２の層である請求項１４に記載の方法。
【請求項１６】
前記第１の厚みは、ほぼ３０×１０−８ｃｍから６０×１０−８ｃｍの間の厚みを有する請求項１５に記載の方法。
【請求項１７】
前記第２の厚みは、ほぼ１０×１０−８ｃｍから３０×１０−８ｃｍの間の厚みを有する請求項１５に記載の方法。
【請求項１８】
前記第３の絶縁層は、高比誘電率絶縁材料の層である請求項１５に記載の方法。
【請求項１９】
前記高比誘電率絶縁材料は、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｙ２Ｏ３及びＬａ２Ｏ３を含む金属酸化物のグループから選択された材料である請求項１８に記載の方法。
【請求項２０】
前記第３の厚みは、前記高比誘電率絶縁材料がおよそ４×１０−８ｃｍから１５×１０−８ｃｍの間の等価酸化膜厚さを有するように形成される請求項１８に記載の方法。
【請求項２１】
前記高比誘電率絶縁材料は、原子層化学蒸着法（ＡＬＣＶＤ）によって形成される請求項２０に記載の方法。
【請求項２２】
前記高比誘電率絶縁材料は、スパッタリングされた金属の熱酸化によって形成される請求項２０に記載の方法。
【請求項２３】
ゲート電極材料の層は、ポリシリコンの層である請求項１３に記載の方法。
【請求項２４】
前記ポリシリコンは、減圧化学的気相成長法（ＬＰＣＶＤ）により堆積される請求項１３に記載の方法。
【請求項２５】
前記ゲート電極材料の層は、ＴｉＮ、ＴａＮ及びＭｏからなる金属のグループから選択された金属の層である請求項２３に記載の方法。
【請求項２６】
前記金属は、物理的気相成長法により堆積される請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、広くは、集積回路内の半導体素子の製造に関し、より詳しくは、様々な程度の厚み及び組成を有するゲート酸化層の形成が必要とされる回路の製造に関する。
【背景技術】
【０００２】
　集積回路の製造では、しばしば、ゲート酸化膜層のような絶縁層を、様々な厚み及び組成で形成することが必要となる。様々な厚みが必要となるのは、典型的には、回路が、異なる電圧で動作する半導体素子を含む場合である。例えば、高電圧パワートランジスタや、ＥＥＰＲＯＭ素子をプログラムするために用いられるトランジスタは、ＤＲＡＭ回路内の記憶装置に用いられる低電圧トランジスタと比較して、より厚みのあるゲート電極を必要とする。更に、素子の寸法が小さくなると、ＭＯＳＦＥＴにおける短チャネル効果のような問題を除去するために必要となる超薄型ゲート酸化膜は、また高比誘電率を有する絶縁材料（ｈｉｇｈ−ｋ絶縁材料）から形成されることが望ましくなる。したがって、製造プロセスは、様々な厚みの絶縁体の形成を可能とするものでなければならないのみならず、異なる組成の絶縁体の形成をも可能とするものでなければならない。また、このようなプロセスは、効率的で、欠陥のない良質な絶縁層を製造するものであるべきことは、明らかである。
【０００３】
　ハッタンガディ（Ｈａｔｔａｎｇａｄｙ）等は、米国特許第５９７０３４５号において、高低両電圧のＭＯＳトランジスタを有する集積回路のために、２つの異なる厚さを有する酸化膜層を形成する方法を開示している。この方法は、第１の酸化膜層の形成を含む。犠牲層（後に除去される層）は、この第１の酸化膜層を覆って形成され、第１の酸化膜層を選択的にエッチングできるように、部分的に除去される。その後、第２の酸化膜層が、酸化膜が除去された領域上、及び犠牲層により覆われた第１の酸化膜層上に形成される。これにより、犠牲層は、第２の酸化膜により消費され、残存した第１の酸化膜とその上の第２の酸化膜とが一体で、二重層を形成する。
【０００４】
　チュワ（Ｃｈｗａ）等は、米国特許第６１４４７００８号において、３つの異なる厚さを有する酸化膜層を形成する方法を開示している。第１の層は、所定の最大の厚さに形成される。この層の残されるべき部分には、フォトレジストが被覆される。窒素注入が、第１の層のうちの被覆されていない部分を貫通して、基板上の小さな領域内に実行される。この注入の目的は、基板の結晶構造を部分的に変化させ、第２の酸化膜層の厚さを変更することである。第１の層の被覆されていない部分は、その後、基板から除去され、より薄い第２の層が成長させられる。この第２の層は、窒素イオンが注入された部分に、より薄い部分を備えている。
【０００５】
　また、ソン（Ｓｏｎｇ）は、米国特許第６１９１０４９号において、基板へのイオン注入を用いて、イオン注入がされた領域上において基板の酸化膜成長特性を変更することにより、様々な厚みの部分を有するゲート酸化膜を形成する方法を開示している。この方法は、異なる深さ及び密度で注入される、窒素及びフッ素というイオンの異なる二つの種類を用いる。これにより、この注入に続く酸化膜成長が、異なった厚さで達成される。
【０００６】
　ツォン（Ｚｈｏｎｇ）等は、米国特許第６２６８２５１号において、複数の厚さのゲート酸化膜を製造する方法を開示している。この方法によれば、ゲート酸化膜の第１の層が、第１の厚さへと、堆積される。この第１の厚さは、ゲート酸化膜層群の中で最も厚いものである。ポリシリコンの層は、この第１のゲート酸化膜層の上に形成され、平坦化される。このポリシリコン層は、第２の酸化膜厚さが要求される領域を画するように被覆される。そして、このポリシリコンとその下方の酸化膜層は、基板表面から、エッチングにより除去される。その後、第２の酸化膜層が、中間の厚さである第２の厚さへと、基板の露出された表面上において成長させられる。その後、第２のポリシリコン層が、第２の酸化膜層の上に堆積され、平坦化される。前述したのと同様に、このポリシリコンは、最も薄い第３の厚さが必要とされる領域を画するように、被覆される。その後、前述のステップが繰り返される。
【０００７】
　素子のサイズがだんだん小さくなるにつれて、上述の従来技術に開示されているような、ゲート酸化膜の成長を制御するための選択的なイオン注入の使用は、実現が難しくなってくる。加えて、最小の製造工程しか必要としない、可能な限りコストのかからない方法で、様々な厚さの層を形成することが望ましい。本発明は、イオン注入を用いず、従来技術に比較して、より少なく、より簡単な工程で、この目的を達成するものである。
【特許文献１】米国特許第５９７０３４５号
【特許文献２】米国特許第６１４４７００８号
【特許文献３】米国特許第６１９１０４９号
【特許文献４】米国特許第６２６８２５１号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明の第１の目的は、半導体基板上に様々な厚さの絶縁層を形成するための、簡素で効率的な方法を提供することである。
　本発明の第２の目的は、半導体基板上に様々な組成の絶縁層を形成するための、簡素で効率的な方法を提供することである。
【０００９】
　本発明の第３の目的は、半導体基板上に様々な組成の絶縁層を形成し、この絶縁層において、最も薄い層は、高比誘電率絶縁材料（ｈｉｇｈ−ｋ絶縁材料）の層であり、中間の厚さの層と最も厚い層は、シリコン酸化膜の層を覆う高比誘電率絶縁材料の層を備えた二重層であるようにするための、簡素で効率的な方法を提供することである。
【００１０】
　本発明の第４の目的は、様々な厚さ及び組成のゲート酸化膜層を必要とするＭＯＳ／ＣＭＯＳ素子を形成するための、簡素で効率的な方法を提供することである。
【課題を解決するための手段】
【００１１】
　上記本発明の目的を達成するために提供される、半導体基板上に様々な厚さや組成の絶縁層を形成するための簡素で効率的な方法は、以下の工程を備える。
１）半導体基板上に第１の絶縁層を形成する工程
２）前記絶縁層上の第１の部分を除去し、その下方の半導体基板表面を露出させる工程
３）これにより露出された基板表面上に、薄い第２の絶縁層を形成する工程
４）前記第１の絶縁層の第２の部分を除去し、その下方の半導体基板表面を露出させる工程
５）一面を覆う第３の絶縁層を、第２の絶縁層と、第１の絶縁層の残存部分と、露出された半導体基板上に形成する工程
　本発明の望ましい実施形態では、前記第１及び第２の絶縁層は、シリコン酸化物（ＳｉＯ２）の層であり、一面を覆う第３の層は、高比誘電率絶縁体の層である。さらに、ドープ処理されたポリシリコン等のゲート電極材料の層が、第３の絶縁材料層上に形成され、ＭＯＳ又はＣＭＯＳ素子用のゲート絶縁膜を形成するようにパターン付与され得る。
【００１２】
　本発明の目的、特徴及び効果は、以下の実施形態の内容から理解される。実施形態は、添付図面の内容から理解される。
【発明を実施するための最良の形態】
【００１３】
　本発明の好ましい実施形態では、高比誘電率（ｈｉｇｈ−ｋ）絶縁材料のみから形成された最も薄い部分と、シリコン酸化膜層の上に形成された高比誘電率絶縁材料からなる最も厚い中間部分とを備えたゲート絶縁層を形成する方法が提供される。
【００１４】
　まず、図１には、半導体基板１０（本実施形態では、Ｓｉ基板）の概略的断面図を示す。この半導体基板１０の上には、第１の絶縁層１２（本実施形態では、酸化シリコン（ＳｉＯ２）の層）が形成されている。この酸化膜層の厚みは、およそ３０×１０−８ｃｍから６０×１０−８ｃｍ（３０〜６０オングストローム）である。
【００１５】
　次に図２には、耐エッチング材料の層１４（本実施形態では、フォトレジストの層）により覆われた第１の酸化膜層１２を示す。このフォトレジストの層は、第１の酸化膜層１２の一部を除去して、この第１の酸化膜層１２の下方のＳｉ基板１０の表面１６を露出するように、エッチング用マスクのパターン（模様）をなしている（図示せず）。酸化膜層のエッチングは、希釈ＨＦエッチングその他の公知技術によりなされる。
【００１６】
　次に図３には、図２の構造において、第１の酸化膜層１２の除去により露出された基板１０の表面１６の上に、絶縁材料の第２の層１８（本実施形態では、第２のシリコン酸化物の層）を形成したものを示す。この酸化膜は、およそ１０×１０−８ｃｍから３０×１０−８ｃｍ（１０〜３０オングストローム）の厚みに形成される。残存していたフォトレジスト１４（図２参照）は、公知技術である化学的レジストストリッピングにより除去されてしまっている。
【００１７】
　次に図４には、図３の構造において、耐エッチング材料の第２の層（本実施形態では、フォトレジストの層２０）が、第２の酸化膜層１８及び第１の酸化膜層１２の上に形成された状態を示す。このフォトレジストの層は、第１の酸化膜層の一部を除去して、この第１の酸化膜層の下方の基板１０の表面２２を露出するように、パターンをなしている。
【００１８】
　次に図５には、図４の構造において、残存していたフォトレジスト２０（図４参照）が化学的ストリッピングにより除去されてしまっている状態を示す（符番は図４と全て同じである）。
【００１９】
　次に図６には、図５の構造において、層１２及び１８と基板１０の表面２２の上に、一面を覆う第３の絶縁層２４が形成された状態を示す。この第３の層は、高比誘電率（ｈｉｇｈ−ｋ）絶縁材料の層であり、望ましくは、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｙ２Ｏ３及びＬａ２Ｏ３等の金属酸化物、又はこれらのケイ酸塩ないしはアルミ酸塩からなる層である。この層は、原子層化学蒸着法（ＡＬＣＶＤ）又はスパッタリングされた金属の熱酸化によって堆積されうる。この層の等価酸化膜厚さ（ＥＯＴ）は、４×１０−８ｃｍから１５×１０−８ｃｍ（４〜１５オングストローム）であることが望ましい。ここで、等価酸化膜厚さＥＯＴ＝（εｏｘ／εｈｉｇｈ−ｋ）Ｔｈｉｇｈ−ｋである。εｏｘ、εｈｉｇｈ−ｋはそれぞれ酸化膜及び高比誘電率絶縁膜の誘電率、Ｔは厚さである。図面から分かるように、絶縁層の厚みに関して３つの領域、すなわち、中間の絶縁層厚さを有する領域Ａと、最大の絶縁層厚さを有する領域Ｂと、最少の絶縁層厚さを有する領域Ｃとが形成されている。領域Ｃは、高比誘電率絶縁層２４のみからなっているのに対し、領域Ａ及びＢは、それぞれ酸化膜層１８及び１２を覆う高比誘電率絶縁層２４を有している。
【００２０】
　最後に図７には、適切な絶縁層厚さの領域上にＭＯＳ又はＣＭＯＳ素子を形成する前段階において、パターンをなした３つの領域Ａ、Ｂ及びＣのそれぞれの上にゲート電極３０（望ましくはポリシリコン）を備えた状態を図示する。ポリシリコンがゲート電極材料として用いられる場合には、ゲート電極は、絶縁層上に減圧化学気相成長法（ＬＰＣＶＤ）によって堆積する層として形成され得る。適切なパターン付与とエッチング処理により、図７に示すような最終的な形態が得られる。ゲート電極材料が金属である場合、例えばＴｉＮ、ＴａＮ及びＭｏのような金属が、物理気相成長法（ＰＶＤ）により堆積され、類似のエッチング方法でパターンが付与される。
【００２１】
　当業者であれば分かるように、上記本発明の実施形態は、本発明の例示であって、本発明を限定するものではない。添付の特許請求の範囲に記載された本発明の趣旨及び範囲にしたがって、様々な厚さと組成を有する絶縁層を形成するための方法及びＭＯＳ及びＣＭＯＳ素子の製造へのその使用を提供する限り、修正及び変更が、様々な厚さと組成を有する絶縁層を形成するための本願発明で用いられる方法、材料、構造及び寸法や、ＭＯＳ及びＣＭＯＳ素子の製造へのその使用についてなされうる。
【図面の簡単な説明】
【００２２】
【図１】３つの異なる厚さ及び組成を有する絶縁層を形成するための一連の工程を示す断面図である。
【図２】３つの異なる厚さ及び組成を有する絶縁層を形成するための一連の工程を示す断面図である。
【図３】３つの異なる厚さ及び組成を有する絶縁層を形成するための一連の工程を示す断面図である。
【図４】３つの異なる厚さ及び組成を有する絶縁層を形成するための一連の工程を示す断面図である。
【図５】３つの異なる厚さ及び組成を有する絶縁層を形成するための一連の工程を示す断面図である。
【図６】３つの異なる厚さ及び組成を有する絶縁層を形成するための一連の工程を示す断面図である。
【図７】パターンが付与され、ゲート電極が載置されるように形成された絶縁層を示す断面図である。
【符号の説明】
【００２３】
１０　半導体基板
１２　第１の絶縁層
１３　第１の酸化膜層
１４　耐エッチング材料（フォトレジスト）の層
１６　基板表面
１８　絶縁材料
２０　フォトレジストの層
２４　高比誘電率絶縁層
３０　ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
2004134754000001.pdf