(57)【要約】【課題】従来、例えば、半導体記憶装置の冗長アドレス記憶回路等として使用される不揮発性メモリ回路は、その半導体記憶装置の記憶容量の増大に伴って大型化しており、その占有面積の増大が問題になって来ている。【解決手段】第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセル１０〜１３と、該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路２と、前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタ４０〜４３とを備えるように構成する。【選択図】　　　図３
2004110883.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路。
【請求項２】
請求項１に記載の不揮発性メモリ回路において、前記複数の不揮発性メモリセルは、前記１つのレベルシフト回路に対して４つ設けられていることを特徴とする不揮発性メモリ回路。
【請求項３】
請求項１に記載の不揮発性メモリ回路において、前記レベルシフト回路は、高電位電源線の電圧よりも高い高電圧の電源線と低電位電源線との間に接続されたＣＭＯＳインバータであることを特徴とする不揮発性メモリ回路。
【請求項４】
請求項３に記載の不揮発性メモリ回路において、さらに、
前記高電圧の電源線と前記レベルシフト回路の入力ノードとの間に接続されると共に、制御端子が前記低電位電源線に接続されたＰチャネル型ＭＯＳトランジスタと、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルを一括して消去するための消去イネーブル信号が制御端子に入力された第１のＮチャネル型ＭＯＳトランジスタとを備えることを特徴とする不揮発性メモリ回路。
【請求項５】
請求項４に記載の不揮発性メモリ回路において、さらに、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルをプログラムするためのプログラムイネーブル信号が制御端子に入力された第２のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項６】
請求項５に記載の不揮発性メモリ回路において、前記各スイッチ用トランジスタは、それぞれ対応する不揮発性メモリセルを個別にプログラムするためのプログラムセル選択信号が制御端子に入力された第３のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項７】
請求項１〜６のいずれか１項に記載の不揮発性メモリ回路において、該不揮発性メモリ回路は、連想メモリ回路であることを特徴とする不揮発性メモリ回路。
【請求項８】
請求項７に記載の不揮発性メモリ回路において、前記連想メモリ回路は、半導体記憶装置のメモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路であることを特徴とする不揮発性メモリ回路。
【請求項９】
複数のメモリセルを有するメモリセルアレイと、
外部からのアドレス信号に応じて前記メモリセルアレイの所定のメモリセルをアクセスするデコーダ回路と、
前記メモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路とを備える不揮発性半導体記憶装置であって、
前記冗長アドレス記憶回路は、
第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９に記載の不揮発性半導体記憶装置において、前記冗長アドレス記憶回路の複数の不揮発性メモリセルは、前記メモリセルアレイを構成するメモリセルと同じものであることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ回路および不揮発性半導体記憶装置に関し、特に、不揮発性半導体記憶装置の冗長アドレス記憶回路として使用する不揮発性メモリ回路に関する。
【０００２】
近年、様々な電子機器において、不揮発性半導体記憶装置が幅広く使用され、さらに、これら携帯機器等をはじめとして各種半導体製品においても低電圧および低消費電力が進められて来ている。また、フラッシュメモリ等の不揮発性半導体記憶装置においては、冗長アドレス記憶回路等として連想メモリ（Ｃｏｎｔｅｎｔ　Ａｄｄｒｅｓｓａｂｌｅ　Ｍｅｍｏｒｙ：ＣＡＭ）が使用されているが、このようなＣＡＭ（不揮発性メモリ回路）は、不揮発性半導体記憶装置の記憶容量の増大に伴って大型化して来ており、占有面積の小さい不揮発性メモリ回路の提供が要望されている。
【０００３】
【従来の技術】
近年、不揮発性半導体記憶装置は様々な電子機器に幅広く使用されるようになって来ており、また、それらの電子機器に対する低電圧および低消費電力の要求も大きくなって来ている。ところで、例えば、フラッシュメモリ等の不揮発性半導体記憶装置においては、不揮発性半導体記憶装置のメモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路や、不揮発性半導体記憶装置における内部信号のレベルや遅延等を決定する抵抗・容量等のパラメータの設定値を記憶し、その設定値の内容の変更により内部信号のレベルや遅延等の調整を行うことを目的としたトリミング情報記憶回路や、或いは、書き込みを禁止するアドレス情報を記憶しておく書き込みアドレス禁止情報記憶回路等として、連想メモリ（ＣＡＭ：不揮発性メモリ回路）が使用されている。（冗長アドレス記憶回路を有する不揮発性半導体記憶装置としては、特許文献１を参照）。このような不揮発性メモリ回路は、不揮発性半導体記憶装置の記憶容量の増大に伴って大型化しており、その占有面積の増大が問題になって来ている。
【０００４】
図１は従来の不揮発性メモリ回路（ＣＡＭ：連想メモリ）の一例を示す回路図であり、不揮発性メモリセル（ＣＡＭセル）としてゲート絶縁膜に電荷トラップ層を有するフラッシュメモリ（すなわち、メモリセルが、電荷記憶領域として、ＯＮＯ膜（酸化膜／窒化膜／酸化膜）等のトラップ準位を利用するタイプのフラッシュメモリ）セルを適用したものを示している。ただし、ＣＡＭセルとしては、これに限定されず、例えば、ポリシリコン電極等のフローティングゲートを電荷記憶領域として利用するタイプのメモリセルを適用することも可能である。
【０００５】
図１において、参照符号１１０はＣＡＭセル、１２０はレベルシフト回路、１２１および１３１はＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、１２２，１３２〜１３４および１４０はＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を示している。ここで、ＣＡＭセルは、半導体基板上に設けられたＯＮＯ（酸化膜／窒化膜／酸化膜）構造の電子捕獲層を有し、１個のメモリセル（Ｎチャネル型トランジスタ）に対して２ビットの情報を格納することができるようになっている。ただし、不揮発性メモリ回路（ＣＡＭ）に使用する場合、通常、１個のＣＡＭセルに対して１ビットの情報を格納して使用する。
【０００６】
図１に示されるように、レベルシフト回路１２０はＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２２から成るＣＭＯＳインバータとして構成されており、高電位電源電圧（通常の電源電圧：例えば、３Ｖ）よりも高い高電圧（例えば、５Ｖ）の電源線ＶＰＲＯＧと低電位電源線Ｖｓｓ（例えば、０Ｖ）との間に接続されている。すなわち、レベルシフト回路１２０は、その入力ノードＮ１０の信号レベルを反転すると共にレベルシフトして高電圧（例えば、５Ｖ）または低電位電源電圧（例えば、０Ｖ）をＣＡＭセル１１０の一端に印加する。なお、ＣＡＭセル１１０の他端は、スイッチ用トランジスタ１４０を介して低電位電源線Ｖｓｓに接続されている。
【０００７】
レベルシフト回路１２０の入力ノードＮ１０と高電圧の電源線ＶＰＲＯＧとの間には、ゲートに低電位電源電圧（Ｖｓｓ）が印加されたＰＭＯＳトランジスタ（プルアップトランジスタ）１３１が設けられ、また、ノードＮ１０と低電位電源線Ｖｓｓとの間には、ＮＭＯＳトランジスタ１３２が設けられると共に、直列接続されたＮＭＯＳトランジスタ１３４および１３３が設けられている。ここで、ＰＭＯＳトランジスタ１２１および１３１のバックゲート（基板バイアス電圧、或いは、ウェル電位に対応）には高電圧の電源線ＶＰＲＯＧが接続されている。
【０００８】
トランジスタ１３２のゲートには消去イネーブル信号ＣＡＭＥＲＳが供給され、消去時には、この消去イネーブル信号ＣＡＭＥＲＳが高レベル『Ｈ』になってトランジスタ１３２をオンし、ＣＡＭセル１１０の一端に高電圧（ＶＰＲＯＧ）を印加するようになっている。また、トランジスタ１３３のゲートにはプログラムイネーブル信号ＲＹＳが供給されると共に、トランジスタ１３４のゲートにはプログラムセル選択信号ＳＥＬｎが供給され、プログラム時には、これらプログラムイネーブル信号ＲＹＳおよびプログラムセル選択信号ＳＥＬｎが共に高レベル『Ｈ』になってトランジスタ１３３および１３４をオンし、消去時と同様にＣＡＭセル１１０の一端に高電圧（ＶＰＲＯＧ）を印加するようになっている。トランジスタ１４０のゲートにはプログラム用信号ＲＥＰＨが供給され、プログラム時には、このプログラム用信号ＲＥＰＨが高レベル『Ｈ』になってトランジスタ１４０をオンし、ＣＡＭセル１１０の他端に低電位電源電圧（Ｖｓｓ）を印加するようになっている。
【０００９】
図２は不揮発性メモリセルの一例のプログラムおよび消去動作を説明するための図であり、メモリセルとしてＯＮＯ膜等のトラップ準位を電荷記憶領域として利用するタイプのものを適用した場合の例を説明するものである。ここで、図２（ａ）はメモリセルのプログラム動作を示し、また、図２（ｂ）はメモリセルの消去動作を示すものである。
【００１０】
まず、図２（ａ）に示されるように、ＣＡＭセルをプログラム（データの書き込み）する場合、ＣＡＭセルの一端に対して５Ｖ（レベルシフト回路の出力電圧）を印加すると共に、ＣＡＭセルの他端を０Ｖ（Ｖｓｓに接続：高レベル『Ｈ』のプログラム用信号ＲＥＰＨによりトランジスタ１４０をオン）とし、ＣＡＭセルの制御端子に対して９Ｖ（ゲート電圧ＲＧ）を印加する。すなわち、チャネル熱電子注入を利用してＣＡＭセル（メモリセル）のＯＮＯ構造の電子捕獲層における一端側（５Ｖを印加している側）に電子を注入して書き込み（プログラム）を行う。
【００１１】
次に、図２（ｂ）に示されるように、ＣＡＭセルを消去する場合、ＣＡＭセルの一端に対して５Ｖを印加すると共に、ＣＡＭセルの他端をフローティング（低レベル『Ｌ』のプログラム用信号ＲＥＰＨによりトランジスタ１４０をオフ）とし、ＣＡＭセルの制御端子に対して−６Ｖ（ゲート電圧ＲＧ）を印加する。すなわち、バンド間トンネル効果によって生成した正孔を下部の酸化膜を介して電子捕獲層に注入することで消去を行う。
【００１２】
【特許文献１】
特開２０００−１２３５９１号公報（段落番号［００２３］，［００２４］）
【００１３】
【発明が解決しようとする課題】
前述したように、不揮発性メモリセルを有する不揮発性メモリ回路、例えば、図１に示す連想メモリ（ＣＡＭ）は、各メモリセル（ＣＡＭセル）１１０に対してプログラムおよび消去を行うためのレベルシフト回路１２０が必要となっていた。
【００１４】
ここで、レベルシフト回路１２０を構成するＰＭＯＳトランジスタ１２１は、そのトランジスタ１２１を介して高電圧（ＶＰＲＯＧ）をＣＡＭセル１１０の一端に印加するため、そのゲート幅Ｗを、例えば、３０μｍといった大きな値として製造しなければならず、連想メモリの占有面積が増大することになっていた。
【００１５】
また、消去時にレベルシフト回路１２０の入力ノードＮ１０をプルダウンするトランジスタ１３２やそのプルダウン経路、或いは、トランジスタ１３３および１３４に関しても、各ＣＡＭセル１１０に対して設ける必要があったため、連想メモリの占有面積が増大することになっていた。
【００１６】
さらに、近年、例えば、フラッシュメモリ等の不揮発性半導体記憶装置に内蔵される連想メモリ（不揮発性メモリ回路）は、不揮発性半導体記憶装置の記憶容量の増大に伴って大型化しており、不揮発性メモリ回路の占有面積の増大が不揮発性半導体記憶装置の高集積化の妨げにもなって来ている。なお、本発明に係る不揮発性メモリ回路は、不揮発性半導体記憶装置に内蔵される連想メモリに限定されるものではなく、他の様々な半導体記憶装置、さらに、一般の半導体装置に対して幅広く適用することができる。
【００１７】
本発明は、上述した従来の不揮発性メモリ回路が有する課題に鑑み、占有面積を低減した不揮発性メモリ回路および不揮発性半導体記憶装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の形態によれば、第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセルと、該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路が提供される。
【００１９】
本発明の第２の形態によれば、複数のメモリセルを有するメモリセルアレイと、外部からのアドレス信号に応じて前記メモリセルアレイの所定のメモリセルをアクセスするデコーダ回路と、前記メモリセルアレイにおける不良セルのアドレスがアクセスされるときは代わりに冗長セルをアクセスするために該冗長セルのアドレスを記憶する冗長アドレス記憶回路とを備える不揮発性半導体記憶装置が提供される。ここで、前記冗長アドレス記憶回路は、第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセルと、該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備える。
【００２０】
本発明によれば、占有面積を低減した不揮発性メモリ回路、或いは、占有面積を低減した冗長アドレス記憶回路を備える不揮発性半導体記憶装置を提供することができる。
【００２１】
【発明の実施の形態】
以下、本発明に係る不揮発性メモリ回路および不揮発性半導体記憶装置の実施例を、添付図面を参照して詳述する。
【００２２】
図３は本発明に係る不揮発性メモリ回路（ＣＡＭ：連想メモリ）の一例を示す回路図であり、不揮発性メモリセル（ＣＡＭセル）としてゲート絶縁膜に電荷トラップ層を有するメモリセル（すなわち、ＯＮＯ膜等のトラップ準位を電荷記憶領域として利用するフラッシュメモリセル）を適用したものを示している。ただし、ＣＡＭセルとしては、これに限定されず、例えば、ポリシリコン電極等のフローティングゲートを電荷記憶領域として利用するタイプのメモリセルを適用することも可能である。
【００２３】
図３において、参照符号２はレベルシフト回路、１０〜１３はＣＡＭセル、２１および３１はＰＭＯＳトランジスタ、そして、２２，３２，３３および４０〜４３はＮＭＯＳトランジスタを示している。ここで、ＣＡＭセルは、前に図１および図２を参照して説明したのと同様のものであり、半導体基板上に設けられたＯＮＯ構造の電子捕獲層を有し、１個のメモリセルに対して２ビットの情報を格納することができる。ただし、不揮発性メモリ回路に使用する場合、通常、１個のＣＡＭセルに対して１ビットの情報を格納して使用する。
【００２４】
図３と図１との比較から明らかなように、本実施例の不揮発性メモリ回路においては、１つのレベルシフト回路２並びにトランジスタ３１，３２および３３に対して４つのＣＡＭセル１０〜１３が設けられている。
【００２５】
すなわち、図３に示されるように、レベルシフト回路２はＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２から成るＣＭＯＳインバータとして構成され、高電位電源電圧（通常の電源電圧：例えば、３Ｖ）よりも高い高電圧（例えば、５Ｖ）の電源線ＶＰＲＯＧと低電位電源線Ｖｓｓ（例えば、０Ｖ）との間に接続されている。そして、レベルシフト回路２は、その入力ノードＮ１の信号レベルを反転すると共にレベルシフトして高電圧（例えば、５Ｖ）または低電位電源電圧（例えば、０Ｖ）を４つのＣＡＭセル１０〜１３の一端に対して共通に印加する。なお、各ＣＡＭセル１０〜１３の他端は、それぞれ対応するスイッチ用トランジスタ４０〜４３を介して低電位電源線Ｖｓｓに接続されている。
【００２６】
各スイッチ用トランジスタ４０〜４３のゲートに供給されるプログラムセル選択信号ＲＥＰＨ（０）〜ＲＥＰＨ（３）は、図１におけるプログラムセル選択信号ＳＥＬｎおよびプログラム用信号ＲＥＰＨをデコードした信号とされ、プログラム時には、このプログラムセル選択信号ＲＥＰＨ（０）〜ＲＥＰＨ（３）が高レベル『Ｈ』になってトランジスタ４０〜４３をオンし、対応するＣＡＭセル１０〜１３の他端に低電位電源電圧（Ｖｓｓ）を印加するようになっている。
【００２７】
ここで、例えば、０．３８μｍＣＭＯＳプロセスを適用して同じ記憶容量の不揮発性メモリ回路を製造した場合、図３に示す本実施例を適用した不揮発性メモリ回路は、図１に示す従来例を適用した不揮発性メモリ回路よりも占有面積を約３０％程度低減することができる。
【００２８】
本実施例の不揮発性メモリ回路におけるＰＭＯＳトランジスタ３１並びにＮＭＯＳトランジスタ３２および３３は、前述した図１に示す従来の不揮発性メモリ回路におけるＰＭＯＳトランジスタ１３１並びにＮＭＯＳトランジスタ１３２および１３３と同様であり、また、ＣＡＭセルのプログラム動作および消去動作も、前述した図２（ａ）および図２（ｂ）を参照したのと同様である。
【００２９】
図３に示す本実施例の不揮発性メモリ回路において、消去を行う場合には、消去イネーブル信号ＣＡＭＥＲＳを高レベル『Ｈ』としてＮＭＯＳトランジスタ３２をオンし、レベルシフト回路２の入力ノードＮ１を低電位電源電圧（Ｖｓｓ）にプルダウンする。これにより、レベルシフト回路２の出力が高電圧（ＶＰＲＯＧ）となり、全てのＣＡＭセル１０〜１３の一端に高電圧（ＶＰＲＯＧ）が印加される。さらに、消去時には、全てのプログラムセル選択信号ＲＥＰＨ（０）〜ＲＥＰＨ（３）を低レベル『Ｌ』としてＮＭＯＳトランジスタ４０〜４３をオフし、ＣＡＭセル１０〜１３の他端をフローティングとし、そして、ゲート電圧ＲＧを−６Ｖとして全てのＣＡＭセル１０〜１３を一括して消去する。なお、一括して消去するＣＡＭセルとしては、不揮発性メモリ回路における全てのＣＡＭセルではなく、例えば、ブロック分けしている場合には、ブロック毎にＣＡＭセルの消去を行うこともできる。
【００３０】
次に、プログラムを行う場合には、プログラムイネーブル信号ＲＹＳを高レベル『Ｈ』としてトランジスタ３３をオンし、消去時と同様にレベルシフト回路２の入力ノードＮ１を低電位電源電圧（Ｖｓｓ）にプルダウンする。これにより、レベルシフト回路２の出力が高電圧（ＶＰＲＯＧ）となり、全てのＣＡＭセル１０〜１３の一端に高電圧（ＶＰＲＯＧ）が印加される。さらに、プログラム時には、ＮＭＯＳトランジスタ４０〜４３のゲートに供給するプログラムセル選択信号ＲＥＰＨ（０）〜ＲＥＰＨ（３）を独立に制御することにより、対応するＣＡＭセル１０〜１３の他端を個別に低電位電源電線Ｖｓｓに接続するか否かを制御し、そして、ゲート電圧ＲＧを９Ｖとすることでプログラムセル選択信号ＲＥＰＨ（０）〜ＲＥＰＨ（３）により選択（オン）されたＣＡＭセル１０〜１３だけをプログラム（電子捕獲層に電子を注入して書き込み）を行う。
【００３１】
以上において、図３に示す実施例では、１つのレベルシフト回路２に対して４つのＣＡＭセル１０〜１３を設けるようになっているが、ＣＡＭセルの数は４つに限定されるものではない。ただし、ＣＡＭセルの数を多くすると、レベルシフト回路２におけるＰＭＯＳトランジスタ２１のサイズ（ゲート幅Ｗ）を大きくしなければならないだけでなく、読み出し時のパフォーマンスを確保するためにレベルシフト回路２におけるＮＭＯＳトランジスタ２２のサイズも大きくしなければならなくなる。
【００３２】
図４は本発明の不揮発性メモリ回路が適用される不揮発性半導体記憶装置の一例を示すブロック図であり、フラッシュメモリの構成例を示すものである。図４において、参照符号２０１はコマンドバッファ、２０２はアドレスバッファ、２０３はアドレスデコーダ、２０４はチップイネーブル／アウトプットイネーブル制御回路、２０５はＰＧＭ電圧生成回路、２０６はＥＲＡＳＥ電圧生成回路、２０７はスイッチ回路、２０８はメモリセルアレイ、２０９はセンスアンプ、２１０はデータラッチ回路、２１１は入出力バッファ、２１２は冗長アドレス記憶回路、そして、２１３は一致検出回路を示している。また、参照符号／ＷＥはライトイネーブル信号、／ＣＥはチップイネーブル信号、そして、／ＯＥはアウトプットイネーブル信号を示している。なお、本発明に係る不揮発性メモリ回路は、冗長アドレス記憶回路２１２に対応する。
【００３３】
図４に示す不揮発性半導体記憶装置において、メモリセルアレイ２０８における所定のメモリセルに記憶されているデータを読み出す場合、ライトイネーブル信号／ＷＥを高レベル『Ｈ』として非活性化し、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥを低レベル『Ｌ』として活性化し、さらに、読み出すべき所定のメモリセルに対応するアドレス信号を入力する。この時、アドレスバッファ２０２を介してアドレス信号を受け取ったアドレスデコーダ２０３は、そのアドレス信号をデコードし、そのデコード結果によりメモリセルアレイ２０８における所定のメモリセルがアクセスされる。
【００３４】
メモリセルアレイ２０８における所定のメモリセルからのデータは、センスアンプ２０９により読み出され、その読み出しデータは、順次、データラッチ回路２１０および入出力バッファ２１１を介して外部に出力される。なお、チップイネーブル／アウトプットイネーブル制御回路２０４は、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥを受け取った段階で、入出力バッファ２１１を出力に設定する。
【００３５】
次に、プログラム／消去動作を実行する場合、すなわち、メモリセルアレイ２０８の所定のメモリセルにデータを書き込む場合（または、メモリセルアレイ２０８の所定のブロックに含まれるメモリセルを消去する場合）は、ライトイネーブル信号／ＷＥおよびチップイネーブル信号／ＣＥを低レベル『Ｌ』として活性化し、アウトプットイネーブル信号／ＯＥ／を高レベル『Ｈ』として非活性化し、さらに、書き込むべき所定のメモリセルに対応するアドレス信号を入力する。この時、書き込みデータは、入力バッファ２１１、データラッチ回路２１０を介してセンスアンプ２０９に保持され、同時に、アドレスバッファ２０２を介してアドレス信号を受け取ったアドレスデコーダ２０３は、そのアドレス信号をデコードする。
【００３６】
その後、メモリセルアレイ２０８は、アドレスデコーダ２０３の出力に対応したメモリセルに対してセンスアンプ２０９に保持された書き込みデータを書き込む。なお、チップイネーブル／アウトプットイネーブル制御回路２０４は、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥを受け取った段階で、入出力バッファ２１１を入力に設定する。
【００３７】
ここで、データ書き込み時においては、ＰＧＭ電圧生成回路２０５により、例えば、９Ｖ等の高電圧を生成する。また、データ消去時においては、ＥＲＡＳＥ電圧生成回路２０６により、例えば、−６Ｖ等の電圧を生成し、スイッチ回路２０７により消去の対象となるブロックを選択する。
【００３８】
冗長アドレス記憶回路（不揮発性メモリ回路：ＣＡＭ）２１２は、メモリセルアレイ２０８のメモリセルと同様の複数の不揮発性メモリセルを備え、不揮発性半導体記憶装置の初期情報等を記憶する。この初期情報としては、例えば、製造工程等で生じたメモリセルアレイ２０８における不良のメモリセルの情報等である。すなわち、冗長アドレス記憶回路２１２に記憶されている情報とアクセス対象であるアドレス信号とが一致検出回路２１３で比較され、両者が一致した場合には、アドレスデコーダ２０３によりその不良セルに対するアクセスを冗長セルへ自動的に切り替える動作が行われる。
【００３９】
以上の記載において、本発明に係る不揮発性メモリ回路は、不揮発性半導体記憶装置の冗長アドレス記憶回路として適用される例を説明し、さらに、不揮発性半導体記憶装置のとしてはフラッシュメモリを一例として説明したが、本発明の不揮発性メモリ回路は、これらの適用に限定されるものではなく、様々な半導体装置に対して幅広く適用することができるのはいうまでもない。
【００４０】
（付記１）　第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路。
【００４１】
（付記２）　付記１に記載の不揮発性メモリ回路において、前記複数の不揮発性メモリセルは、前記１つのレベルシフト回路に対して４つ設けられていることを特徴とする不揮発性メモリ回路。
【００４２】
（付記３）　付記１に記載の不揮発性メモリ回路において、前記レベルシフト回路は、高電位電源線の電圧よりも高い高電圧の電源線と低電位電源線との間に接続されたＣＭＯＳインバータであることを特徴とする不揮発性メモリ回路。
【００４３】
（付記４）　付記３に記載の不揮発性メモリ回路において、さらに、
前記高電圧の電源線と前記レベルシフト回路の入力ノードとの間に接続されると共に、制御端子が前記低電位電源線に接続されたＰチャネル型ＭＯＳトランジスタと、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルを一括して消去するための消去イネーブル信号が制御端子に入力された第１のＮチャネル型ＭＯＳトランジスタとを備えることを特徴とする不揮発性メモリ回路。
【００４４】
（付記５）　付記４に記載の不揮発性メモリ回路において、さらに、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルをプログラムするためのプログラムイネーブル信号が制御端子に入力された第２のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性メモリ回路。
【００４５】
（付記６）　付記５に記載の不揮発性メモリ回路において、前記各スイッチ用トランジスタは、それぞれ対応する不揮発性メモリセルを個別にプログラムするためのプログラムセル選択信号が制御端子に入力された第３のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性メモリ回路。
【００４６】
（付記７）　付記１〜６のいずれか１項に記載の不揮発性メモリ回路において、該不揮発性メモリ回路は、連想メモリ回路であることを特徴とする不揮発性メモリ回路。
【００４７】
（付記８）　付記７に記載の不揮発性メモリ回路において、前記連想メモリ回路は、半導体記憶装置のメモリセルアレイにおける冗長アドレスを記憶する冗長アドレス記憶回路であることを特徴とする不揮発性メモリ回路。
【００４８】
（付記９）　付記８に記載の不揮発性メモリ回路において、前記半導体記憶装置は不揮発性半導体記憶装置であり、前記不揮発性メモリ回路の前記不揮発性メモリセルは該不揮発性半導体記憶装置のメモリセルアレイを構成するメモリセルと同じものであることを特徴とする不揮発性メモリ回路。
【００４９】
（付記１０）　付記１に記載の不揮発性メモリ回路において、前記不揮発性メモリセルは、グループ毎に或いは全て一括して消去されることを特徴とする不揮発性メモリ回路。
【００５０】
（付記１１）　付記１に記載の不揮発性メモリ回路において、前記不揮発性メモリセルは、選択的にプログラムされることを特徴とする不揮発性メモリ回路。
【００５１】
（付記１２）　付記１に記載の不揮発性メモリ回路において、前記不揮発性メモリセルは、基板バイアス電圧として高電位電源電圧よりも高い所定の高電圧が印加されて消去およびプログラム動作を行うことを特徴とする不揮発性メモリ回路。
【００５２】
（付記１３）　付記１に記載の不揮発性メモリ回路において、前記不揮発性メモリセルは、ＯＮＯ膜等のトラップ準位を電荷記憶領域として利用するメモリセルであることを特徴とする不揮発性メモリ回路。
【００５３】
（付記１４）　複数のメモリセルを有するメモリセルアレイと、
外部からのアドレス信号に応じて前記メモリセルアレイの所定のメモリセルをアクセスするデコーダ回路と、
前記メモリセルアレイにおける不良セルのアドレスがアクセスされるときは代わりに冗長セルをアクセスするために該冗長セルのアドレスを記憶する冗長アドレス記憶回路とを備える不揮発性半導体記憶装置であって、
前記冗長アドレス記憶回路は、
第１の端子、第２の端子および制御端子を有する複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第１の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第２の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【００５４】
（付記１５）　付記１４に記載の不揮発性半導体記憶装置において、前記複数の不揮発性メモリセルは、前記１つのレベルシフト回路に対して４つ設けられていることを特徴とする不揮発性半導体記憶装置。
【００５５】
（付記１６）　付記１４に記載の不揮発性半導体記憶装置において、前記レベルシフト回路は、高電位電源線の電圧よりも高い高電圧の電源線と低電位電源線との間に接続されたＣＭＯＳインバータであることを特徴とする不揮発性半導体記憶装置。
【００５６】
（付記１７）　付記１６に記載の不揮発性半導体記憶装置において、前記冗長アドレス記憶回路は、さらに、
前記高電圧の電源線と前記レベルシフト回路の入力ノードとの間に接続されると共に、制御端子が前記低電位電源線に接続されたＰチャネル型ＭＯＳトランジスタと、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルを一括して消去するための消去イネーブル信号が制御端子に入力された第１のＮチャネル型ＭＯＳトランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【００５７】
（付記１８）　付記１７に記載の不揮発性半導体記憶装置において、前記冗長アドレス記憶回路は、さらに、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルをプログラムするためのプログラムイネーブル信号が制御端子に入力された第２のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性半導体記憶装置。
【００５８】
（付記１９）　付記１８に記載の不揮発性半導体記憶装置において、前記各スイッチ用トランジスタは、それぞれ対応する不揮発性メモリセルを個別にプログラムするためのプログラムセル選択信号が制御端子に入力された第３のＮチャネル型ＭＯＳトランジスタを備えることを特徴とする不揮発性半導体記憶装置。
【００５９】
（付記２０）　付記１４に記載の不揮発性半導体記憶装置において、前記冗長アドレス記憶回路の不揮発性メモリセルは、選択的にプログラムされることを特徴とする不揮発性半導体記憶装置。
【００６０】
（付記２１）　付記１４に記載の不揮発性半導体記憶装置において、前記冗長アドレス記憶回路の不揮発性メモリセルは、基板バイアス電圧として高電位電源電圧よりも高い所定の高電圧が印加されて消去およびプログラム動作を行うことを特徴とする不揮発性半導体記憶装置。
【００６１】
（付記２２）　付記１４に記載の不揮発性半導体記憶装置において、該不揮発性半導体記憶装置はＯＮＯ膜等のトラップ準位を電荷記憶領域として利用するメモリセルであり、且つ、前記冗長アドレス記憶回路の不揮発性メモリセルはＯＮＯ膜等のトラップ準位を電荷記憶領域として利用するメモリセルであることを特徴とする不揮発性半導体記憶装置。
【００６２】
（付記２３）　付記１４〜２２のいずれか１項に記載の不揮発性半導体記憶装置において、前記冗長アドレス記憶回路の複数の不揮発性メモリセルは、前記メモリセルアレイを構成するメモリセルと同じものであることを特徴とする不揮発性半導体記憶装置。
【００６３】
【発明の効果】
以上、詳述したように、本発明によれば、連想メモリとして使用される不揮発性メモリ回路の占有面積を低減することができる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ回路の一例を示す回路図である。
【図２】不揮発性メモリセルの一例のプログラムおよび消去動作を説明するための図である。
【図３】本発明に係る不揮発性メモリ回路の一例を示す回路図である。
【図４】本発明の不揮発性メモリ回路が適用される不揮発性半導体記憶装置の一例を示すブロック図である。
【符号の説明】
２…レベルシフト回路（ＣＭＯＳインバータ）
１０〜１３…不揮発性メモリセル
３１…Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
３２…第１のＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
３３…第２のＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
４０〜４３…第３のＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
２０１…コマンドバッファ
２０２…アドレスバッファ
２０３…アドレスデコーダ
２０４…チップイネーブル／アウトプットイネーブル制御回路
２０５…ＰＧＭ電圧生成回路
２０６…ＥＲＡＳＥ電圧生成回路
２０７…スイッチ回路
２０８…メモリセルアレイ
２０９…センスアンプ
２１０…データラッチ回路
２１１…入出力バッファ
２１２…冗長アドレス記憶回路
２１３…一致検出回路
【図１】
2004110883.tif 000003
【図２】
2004110883.tif 000004
【図３】
2004110883.tif 000005
【図４】
2004110883.tif 000006