(57)【要約】【課題】ソース線抵抗が低く、スケーラビリティに優れた不揮発性半導体記憶装置を提供すること。【解決手段】コントロールゲート電極に対して自己整合的に形成されたソース線３０を有する不揮発性半導体記憶装置であって、半導体基板１の表面は、ソース線３０の形成領域において、メモリセルの部分が凸部１ａとなり、素子分離絶縁膜が除去された部分が凹部５となっている。ソース線３０は、半導体基板１の表面に沿って不純物が分布した拡散層３０ｂと、拡散層３０ｂよりも深い位置に不純物が分布した埋込拡散層３０ａとを有し、埋込拡散層３０ａが凹部底面５ｂにある拡散層３０ｂ同士を接続している。【選択図】        図４
2004235399.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、フローティングゲート電極とコントロールゲート電極を有するトランジスタから成り、マトリックス状に配列された複数のメモリセルと、各メモリセルを素子分離するための素子分離絶縁膜と、前記コントロールゲート電極に対して自己整合的に形成されたソース線とを有する不揮発性半導体記憶装置であって、
前記半導体基板の表面は、前記ソース線の形成領域において、前記メモリセルの部分が凸部となり、前記素子分離絶縁膜が除去された部分が凹部となる周期的な凹凸形状を有し、
前記ソース線は、前記半導体基板の表面に沿って不純物が分布した拡散層と、前記拡散層よりも深い位置に不純物が分布した埋込拡散層とを有し、前記埋込拡散層が前記凹部底面にある拡散層同士を接続していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記凸部において、前記拡散層と前記埋込拡散層が接続されたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
読出し、書き込み、消去のいずれの動作においても、前記ソース線は接地電位若しくはフローティング状態であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置のうち、２層ゲート構造のメモリセルを有する半導体記憶装置において、素子の微細化を行うために、自己整合によってソース線を形成すること（ＳＡＳ：Ｓｅｌｆ  Ａｌｌｉｇｎｅｄ  Ｓｏｕｒｃｅ）が良く行われている（例えば、特許文献１など）。そのような不揮発性半導体記憶装置では、半導体基板上のある方向に素子分離絶縁膜がストライプ状に形成され、それと垂直な方向にはコントロールゲート電極がストライプ状に形成されている。ソース線は、素子分離絶縁膜をエッチングによって除去した後、コントロールゲート電極をマスクとして不純物イオンを注入することによって自己整合的に形成される。このような方法でソース線を形成することにより、ソース線とコントロールゲート電極との合わせずれを生じることがなく、メモリセルの微細化を図ることができる。
【０００３】
【特許文献１】
特開平８−１０２５３１号公報、段落［０００４］、図５
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の不揮発性半導体記憶装置では、素子分離絶縁膜を除去した後のシリコン基板に不純物を拡散することによってソース線を形成するため、素子分離絶縁膜を除去した後にシリコン基板表面に形成される凹部の影響によりソース線抵抗が大きくなる、という問題がある。即ち、ソース線を流れる電流は、各ソース領域から、素子分離絶縁膜を除去した後の凹部側面、凹部底面、凹部側面、及び隣接セルのソース領域を経由して流れることになるため、見掛けのソース線長に比べて、凹部側面の分だけ実効的なソース線長が長くなる。しかも、凹部側面は、凹部底面に比べて不純物が注入されにくく、高抵抗となり易いため、ソース線の抵抗は一層大きくなる。
【０００５】
この問題は、高集積化のためにメモリセルを縮小すると顕著になり、特に、半導体基板に形成したトレンチ（＝溝）に素子分離絶縁膜を埋め込むトレンチ素子分離を行う場合に一層顕著となる。即ち、トレンチ素子分離を行う場合、シリコン基板表面にトレンチ深さ分に対応した凹部が形成されることになるが、メモリセルのゲート幅（Ｗ）の縮小に比べてトレンチ深さはあまり縮小されない。そのため、メモリセルが縮小されるにつれて、メモリセルのゲート幅（Ｗ）方向の大きさに対する隣接メモリセル間のソース線長の比率が増加していくことになり、単位ビッド当たりのソース線抵抗が上昇する。
【０００６】
本発明は上記問題点に鑑みてなされたものであり、ソース線抵抗が低く、スケーラビリティに優れた不揮発性半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために本発明の不揮発性半導体記憶装置は、半導体基板上に、フローティングゲート電極とコントロールゲート電極を有するトランジスタから成り、マトリックス状に配列された複数のメモリセルと、各メモリセルを素子分離するための素子分離絶縁膜と、前記コントロールゲート電極に対して自己整合的に形成されたソース線とを有する不揮発性半導体記憶装置であって、
前記半導体基板の表面は、前記ソース線の形成領域において、前記メモリセルの部分が凸部となり、前記素子分離絶縁膜が除去された部分が凹部となる周期的な凹凸形状を有し、
前記ソース線は、前記半導体基板の表面に沿って不純物が分布した拡散層と、前記拡散層よりも深い位置に不純物が分布した埋込拡散層とを有し、前記埋込拡散層が前記凹部底面にある拡散層同士を接続していることを特徴とする。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１における不揮発性半導体記憶装置を部分的に拡大して示した平面図である。本実施の形態では、２層ゲート構造を有するトランジスタをメモリセルとした不揮発性半導体記憶装置を例として説明する。本実施の形態に係る不揮発性半導体記憶装置は、半導体基板上にコントロール電極１４がストライプ状に形成されており、コントロール電極１４と垂直な方向に素子分離絶縁膜６がストライプ状に形成されている。コントロール電極１４を挟んで、片側にソース線３０が形成され、逆側にドレイン１８が形成されており、メモリセルとなるトランジスタを構成している。ドレイン１８は素子分離絶縁膜６によってメモリセルごとに分離されており、コンタクトホール２７を介してビット線（図示せず）に接続されている。ソース線３０は、素子分離絶縁膜６を除去し、コントロールゲート電極１４をマスクとして不純物イオンを注入することによって自己整合的に形成されている。
【０００９】
図２は、図１のＢ−Ｂ´断面における断面図である。図２に示すように、素子分離絶縁膜６は、シリコン基板１に形成したトレンチ５に埋込まれており、いわゆるトレンチ素子分離（ＳＴＩ）となっている。素子分離絶縁膜６によって挟まれたシリコン基板１の凸部に２層ゲート構造のトランジスタが形成されている。即ち、シリコン基板１の凸部に接して、熱酸化膜から成るトンネル酸化膜７、ポリシリコンから成るフローティングゲート電極８、酸化膜／窒化膜／酸化膜の３層膜（＝ＯＮＯ膜）１０、ポリシリコン１３ａとシリサイド１３ｂから成るコントロールゲート電極１４、酸化膜１５が形成されている。また、ＢＰＳＧから成る層間絶縁膜２５を介して、コントロールゲート電極１４に直交する方向にビット線２８が形成されている。
【００１０】
各メモリセルを構成するトランジスタの断面を図３に示す。図３は、図１のＡ−Ａ´断面における断面図となっている。図３に示すように、２層ゲートの側面はサイドウォール２３によって覆われており、さらに層間絶縁膜２５によって覆われている。２層ゲートの両側にはドレイン１８とソース線３０が形成されている。ドレイン１８はコンタクトホール２７を介してビット線２８と接続されている。一方、本発明の特徴であるソース線３０は、トランジスタのソース領域を兼ねる拡散層３０ｂと、拡散層３０ｂよりも深い位置に形成された埋込拡散層３０ａによって構成されている。
【００１１】
ソース線３０の長手方向の断面図を図４に示す。図４は、図１のＣ−Ｃ´断面を示す断面図となっている。図４に示すように、ソース線３０の形成領域において、半導体基板１の表面には、メモリセルの部分が凸部１ａとなり、素子分離絶縁膜が除去された後のトレンチの部分が凹部５となる周期的な凹凸形状が形成されている。図４に示す断面において、シリコン基板の凸部１ａは、メモリセルのソース領域に該当する。ソース線３０は、従来と同様の深さに不純物が注入された拡散層３０ｂと、拡散層３０ｂよりも深い位置に不純物が注入された埋込拡散層３０ａの２層から成り、拡散層３０ｂと埋込拡散層３０ａが互いに接続一体化してソース線３０を構成している。埋込拡散層３０ａは、少なくとも、その不純物分布の下端がシリコン基板１の凸部１ａの下方において凹部の底面５ｂよりも深い位置にあり、凹部底面５ｂにある拡散層３０ｂ同士を略直線状に接続している。また、より好ましくは、埋込拡散層３０ａの不純物分布のピークがシリコン基板１の凸部１ａの下方において凹部の底面５ｂよりも深い位置にくるようにする。尚、本発明において、拡散層及び埋込拡散層の不純物分布の境界は、不純物濃度が１０１３ｃｍ−２以上であるか否かによって決めるものとする。よって、拡散層３０ｂと埋込拡散層３０ａは、ここでは不純物濃度が１０１３ｃｍ−２以上の部分である。
【００１２】
ソース線３０がこのような構造を持つことにより、あるメモリセルのソース領域（＝凸部１ａ）から凹部側面５ａの拡散層３０ｂを介して電流が一旦読み出されると、その電流は、凹部底面５ｂの拡散層３０ｂと凸部１ａの埋込拡散層３０ａを交互に経由して、ほぼ直線的な経路を流れることができる。即ち、ソース線３０は、半導体基板の凸部１ａにおいて、凹部５の底面よりも深い位置にも不純物が分布していることにより、凹部５の底面同士を略直線状に接続する電流経路を有する。従って、ソース線３０ｂの実質的な線長が短縮され、ソース線抵抗が低減される。また、拡散層３０ｂへの不純物の注入が不十分となり易い凹部側面５ａを通過する回数が単位ビット当たり１回で済むため、そのことによってもソース線抵抗が低減する。
【００１３】
これに対し、従来のソース線は、図５に示すように、シリコン基板１の表面に沿って不純物が分布した拡散層２０のみによって構成されていた。そのため、あるメモリセルのソース領域（＝凸部１ａ）から凹部側面５ａの拡散層２０を介して読み出された電流は、凹部底面５ｂ、凹部側面５ａ、及び隣接セルのソース領域１ａを繰り返し経由して流れることになる。そのため、見掛けのソース線長に比べて、凹部側面５ｂの分だけ実効的なソース線長が長くなっていた。しかも、凹部側面５ａは、凹部底面５ｂに比べて不純物が注入されにくく、高抵抗となり易いため、ソース線２０の抵抗は一層増大していた。
【００１４】
本発明の効果は、高集積化のためにメモリセルを縮小すると一層顕著になる。特に、半導体基板に形成したトレンチ（＝溝）に素子分離絶縁膜を埋め込むトレンチ素子分離を行う場合、メモリセルのゲート幅（Ｗ）の縮小に比べてトレンチ深さはあまり縮小されないため、極めて顕著な効果がある。即ち、従来のソース線では、メモリセルが縮小されるにつれてソース線長の中で凹部側面の占める比率が相対的に大きくなるため、メモリセルのゲート幅（Ｗ）方向の大きさに対する隣接メモリセル間のソース線長の比率が増加していくことになり、単位ビッド当たりのソース線抵抗が上昇していた。これに対し、本件発明の場合には、メモリセルが縮小されても、メモリセルのゲート幅（Ｗ）方向の大きさに対する隣接メモリセル間のソース線長の比率が殆ど増加しないため、単位ビット当たりのソース線抵抗の上昇が大幅に抑制される。
【００１５】
本件発明では、埋込拡散層を形成してソース線とするため、ソース領域が深い構造となり、ソース・ドレイン間耐圧が従来に比べて低下することも考えられる。しかしながら、書き込み、消去、読出し動作のいずれにおいても、ソースが接地レベル又はオープン（フローティング）状態にあるフラッシュメモリであれば、耐圧低下の考慮は必要ない。従って、ドレインではなくソース領域を深くすることを特徴とする本件発明は、そのような動作を行うフラッシュメモリに特に適している。
【００１６】
尚、本実施の形態においては、凹部底面５ｂにおいて、埋込拡散層３０ａと拡散層３０ｂが上下に接続しているため、凹部底面５ｂでのソース線の断面積が大きくなり、ソース線抵抗が一層低くなっている。特に、本実施の形態では、埋込拡散層３０ａの深さが、凹部５の下方において凸部１ａの下方よりも深くなっているため、凹部底面５ｂでのソース線の断面積拡大効果が一層顕著である。但し、埋込拡散層３０ａの形状は特に限定されず、凹部底面５ｂにある拡散層３０ｂ同士を略直線状に接続できる形状であれば、いかなる形状であっても良い。
【００１７】
また、埋込拡散層３０ａと拡散層３０ｂの形成に用いる不純物は、一般的なｎ型又はｐ型不純物であれば何を用いても良い。例えば、ｎ型不純物であればＡｓ、Ｐ、Ｓｂ等を用いることができ、ｐ型不純物であればＢ、ＢＦ２等を用いることができる。但し、コントロールゲート電極１４の下方への拡散を防止するために、原子量又は分子量の大きな不純物を用いることが有利であり、例えばＡｓやＢＦ２等を用いることが好ましい。また、埋込拡散層３０ａと拡散層３０ｂにおける不純物のドーズ量は、従来のソース線と同様とすることができ、例えば１０１４〜１０１５ｃｍ−２とすることができる。尚、埋込拡散層３０ａと拡散層３０ｂの不純物濃度は、互いに等しくても、異なっていても良い。埋込拡散層３０ａの不純物濃度が、拡散層３０ｂの不純物濃度よりも高い場合は、埋込拡散層３０ａを流れる電流量が増加するのでソース領域の段差の影響をより小さくすることができる。一方、拡散層３０ｂの不純物濃度が、埋込拡散層３０ａの不純物濃度よりも高い場合は、ソース・ドレイン間耐圧を高く保持しつつ、ソース抵抗を低減することができる。
【００１８】
次に、本実施の形態に係る不揮発性半導体発光装置の製造方法について説明する。本実施の形態の不揮発性半導体発光装置の製造方法は、大略、半導体基板上に、素子分離絶縁膜を形成する工程と、コントロールゲート電極、ソース領域及びドレイン領域を有し、前記素子分離絶縁膜によって互いに素子分離されたトランジスタを、マトリックス状に複数個形成する工程と、前記ソース領域を含み前記コントロール電極に平行なソース線形成領域に、前記コントロール電極に対して自己整合的に不純物を注入することにより、前記素子分離絶縁膜の底面よりも深い位置まで不純物が分布した埋込拡散層を形成する工程と、前記ソース線形成領域に、前記コントロール電極に対して自己整合的に不純物を注入することにより、不純物が前記半導体基板の表面に沿って分布し、その分布が前記埋込拡散層に連続した拡散層を形成する工程と、を備える。
【００１９】
尚、前記埋込拡散層の形成後、前記拡散層の形成前に、前記ソース線形成領域の前記素子分離絶縁膜を除去することが好ましい。また、前記拡散層を形成する工程において、前記不純物の注入を、前記半導体基板に対して鉛直方向と斜め方向から行うことが好ましい。
以下、詳述する。
【００２０】
（１）トレンチ素子分離形成
まず、図６（ａ）〜（ｄ）、図７（ｅ）〜（ｇ）に示すように、シリコン基板上にトレンチ素子分離を形成する。図６（ａ）〜（ｄ）及び図７（ｅ）〜（ｇ）は、図１のＢ−Ｂ´断面における断面図を示す工程図である。最初に、図６（ａ）に示すように、シリコン基板１の表面に、２００Å程度の熱酸化膜２を形成し、続いて２０００Å程度の窒化膜３を堆積する。そして、フォトレジスト４を形成し、トレンチを形成する領域のレジスト４をフォトリソグラフィによって除去する。
【００２１】
次に、図６（ｂ）に示すように、フォトレジスト４をマスクとして窒化膜３及び熱酸化膜２をドライエッチし、フォトレジスト４を除去後、パターニングした窒化膜３及び熱酸化膜２をマスクとして、シリコン基板１をドライエッチングすることにより、深さ３０００Å程度のトレンチ５を形成する。尚、トレンチ５の深さの下限は、１０００Å以上、より好ましくは２０００Å以上とすることが望ましく、トレンチ５の深さの上限は、３０００Å以下、より好ましくは５０００Å以下とすることが望ましい。
【００２２】
次に、図６（ｃ）に示すように、トレンチ５を形成するためのエッチングによるプラズマダメージ層の除去、及びトレンチ５のコーナ部での電界集中を抑制するためのトレンチ５のコーナ丸め等を目的として、トレンチ内壁を３００Å程度熱酸化する。その後、素子分離絶縁膜として５０００Å程度の埋込酸化膜６を堆積し、トレンチ５を埋め込む。
【００２３】
次に、図６（ｄ）に示すように、埋込酸化膜６を化学的機械研磨（ＣＭＰ）によって平坦化した後、図７（ｅ）に示すように、埋込酸化膜６を希フッ酸で所定量だけウエットエッチする。そして、図７（ｆ）に示すように、窒化膜３を熱リン酸で除去することにより、トレンチ素子分離（ＳＴＩ）を形成する。そして、図７（ｇ）に示すように、Ｎウェル及びＰウェルを形成するためのイオン注入を行った後、熱酸化膜２を希フッ酸で除去する。
【００２４】
（２）２層ゲート構造の形成
次に、図８（ｈ）〜（ｊ）に示すように、２層ゲート構造を形成する。図８（ｈ）〜（ｊ）は、図１のＢ−Ｂ´断面における断面図を示す工程図である。まず、図８（ｈ）に示すように、メモリセルのトンネル酸化膜となる１００Å程度の熱酸化膜７を形成し、続けてメモリセルのフローティングゲート電極となる１０００Å程度のリン添加ポリシリコン８を堆積する。そして、フォトレジスト９を形成し、フォトリソグラフィによって埋込酸化膜６上のレジスト９をストライプ状に除去する。
【００２５】
次に、図８（ｉ）に示すように、レジスト９をマスクとして、リン添加ポリシリコン８をドライエッチすることにより、フローティングゲート電極のゲート幅（Ｗ）方向のパターニングを行う。レジスト９の除去後、リン添加ポリシリコン８の表面に、５０Å程度の熱酸化膜、続けて窒化膜、酸化膜を堆積して、酸化膜／窒化膜／酸化膜の３層からなるＯＮＯ膜１０を形成する。
【００２６】
この工程の後、周辺回路領域（図示せず）にゲート構造を形成するために必要な処理を行う。即ち、メモリセル領域をフォトレジストで覆った後、周辺回路領域のＯＮＯ膜１０、リン添加ポリシリコン８、トンネル酸化膜７を除去する。メモリ領域を覆うフォトレジストを除去した後、図８（ｊ）に示すように、周辺回路領域のゲート酸化膜となる１５０Å程度の熱酸化膜を形成し、続けてメモリセルのコントロールゲート電極及び周辺回路のゲート電極となる１０００Å程度のリン添加ポリシリコン１３ａ、タングステンシリサイド（ＷＳｉ）１３ｂを堆積し、さらに２０００Å程度の酸化膜１５を堆積する。
【００２７】
次に、レジスト（図示せず）をマスクとして、酸化膜１５を所定のゲート電極形状にドライエッチングする。フォトレジストを除去後、パターニングした酸化膜１５をマスクとして、タングステンシリサイド（ＷＳｉ）１３ｂ及びリン添加ポリシリコン１３ａをドライエッチして、メモリセルのコントロールゲート電極および周辺回路のゲート電極を形成する。コントロールゲート電極は、ストライプ状に形成する。
【００２８】
そして、周辺回路領域をレジストによって覆った後、ストライプ状にパターニングされた酸化膜１５、タングステンシリサイド１３ｂ、ポリシリコン１３ａをマスクとして、メモリセル領域のＯＮＯ膜１０及びリン添加ポリシリコン８をドライエッチすることにより、フローティングゲート電極のゲート長（Ｌ）方向のパターニングを行い、フローティングゲート電極を形成する。
【００２９】
（３）ソース・ドレイン領域とソース線の形成
次に、図９（ｋ）〜（ｎ）及び図１０（ｋ）〜（ｎ）に示すように、メモリセルのソース・ドレイン領域とソース線の形成を行う。図９（ｋ）〜（ｎ）は、図１のＡ−Ａ´断面における断面図を示す工程図であり、図１０（ｋ）〜（ｎ）は図１のＣ−Ｃ´断面における断面図を示す工程図である。図９（ｋ）〜（ｎ）と図１０（ｋ）〜（ｎ）は、同一の工程を異なる断面から見た図である。
【００３０】
まず、図９（ｋ）及び図１０（ｋ）に示すように、周辺回路を覆うレジスト、酸化膜１５、コントロールゲート電極１４、ＯＮＯ膜１０、フローティングゲート電極８をマスクとして不純物のイオン注入を行い、自己整合的にメモリセルのソース・ドレイン領域１８を形成する。この時、ソース・ドレイン領域１８は、図１０（ｋ）に示すようにシリコン基板１の凸部に形成される。
【００３１】
次に、図９（ｌ）及び図１０（ｌ）に示すように、周辺回路領域を覆うレジストを除去した後、周辺回路領域及びメモリセルのドレイン側半分を覆うレジスト１９を形成する。そして、レジスト１９、パターニングした酸化膜１５、コントロールゲート電極１４、ＯＮＯ膜１０、コントロールゲート電極８をマスクとして不純物のイオン注入を行い、自己整合的に埋込拡散層３０ａを形成する。ここで、埋込拡散層３０ａを形成するための不純物注入をソース・ドレイン領域１８への不純物注入よりも高電圧で行うことにより、埋込拡散層３０ａをソース・ドレイン領域１８よりも深い位置に形成する。埋込拡散層３０ａの深さは、少なくともソース領域１８の下方における埋込拡散層３０の不純物分布の下端がトレンチ５の底面よりも深い位置にくるようにする。より好ましくは、ソース領域１８の下方において、埋込拡散層３０ａの不純物分布のピークがトレンチ５の底面よりも深い位置にくるようにする。埋込拡散層３０ａを形成するためには、例えば、Ａｓ（砒素）を５００〜６００ｋｅＶ程度のエネルギーで１０１５ｃｍ−２オーダ注入すれば良い。
【００３２】
また、本実施の形態では、図１０（ｌ）に示すように、埋込拡散層３０ａの深さが、トレンチ５の下方においてソース領域１８の下方よりも深くなっている。これは、埋込酸化膜６の上面にトレンチ５の底面と対向してストライプ状の溝６ａが形成されているためである。即ち、不純物を全体に同じ条件で注入した場合、シリコン基板１の表面から凹んだストライプ溝６ａの部分では不純物をより深く侵入させることができる。そのため、トレンチ５の下方における埋込拡散層３０ａの深さが、他の領域に比べて深くなる。このように、埋込酸化膜６の上面を所定深さにエッチングしておくことにより、埋込拡散層３０ａの形状をある程度制御することができる。
【００３３】
次に、図９（ｍ）及び図１０（ｍ）に示すように、フォトレジスト１９、パターニングした酸化膜１５、コントロールゲート電極１４、ＯＮＯ膜１０、フローティングゲート電極８をマスクとして、埋込酸化膜をドライエッチングによって自己整合的に除去する。
【００３４】
そして、図９（ｎ）及び図１０（ｎ）に示すように、レジスト１９、パターニングした酸化膜１５、コントロールゲート電極１４、ＯＮＯ膜１０、コントロールゲート電極８をマスクとして不純物のイオン注入を行い、自己整合的に拡散層３０ｂを形成する。拡散層３０ｂは、シリコン基板１の表面に沿って不純物が分布するような注入深さとする。拡散層３０ｂを形成するためには、例えば、Ａｓを３０〜４０ｋｅＶ程度のエネルギーで１０１５ｃｍ−２オーダ注入すれば良い
。
【００３５】
こうして形成された埋込拡散層３０ａと拡散層３０ｂは接続一体化してソース線を構成する。即ち、埋込拡散層３０ａは、その不純物分布の下端がトレンチ５の底面よりも深い位置にあるため、トレンチ５の底面にある拡散層３０ｂ同士を略直線状に接続することができる。ソース線３０がこのような構造を持つことにより、あるメモリセルのソース領域からトレンチ側面の拡散層３０ｂを介して電流が一旦読み出されると、その電流は、トレンチ底面の拡散層３０ｂと埋込拡散層３０ａを交互に経由して、ほぼ直線的な経路を流れることができる。
【００３６】
また、埋込拡散層３０ａと拡散層３０ｂを形成する深さは、図１０（ｎ）に示すように、トレンチ５の底面において埋込拡散層３０ａと拡散層３０ｂが上下に接続するような深さとすることが好ましい。これにより、トレンチ５の底面でのソース線３０の断面積が大きくなり、ソース線抵抗が一層低くなる。特に、本実施の形態では、トレンチ５の下方における埋込拡散層３０ａが、ソース領域１８の下方における埋込拡散層３０ａよりも深い位置に形成されているため、トレンチ底面でのソース線３０の断面積拡大効果が一層顕著となる。
【００３７】
尚、本実施の形態では、埋込拡散層３０ａを形成した後、拡散層３０ｂを形成する前に素子分離絶縁膜である埋込酸化膜６をエッチングにより除去した。これには、埋込拡散層３０ａの注入深さや形状の制御が容易になる、という利点がある。即ち、埋込酸化膜６によってトレンチが埋められた状態で埋込拡散層３０ａの形成を行うことにより、トレンチ５の影響を排除して埋込酸化膜６をシリコン基板１の主面に略平行に形成することが可能になる。また、上述の通り、埋込酸化膜６の上面を所定形状にエッチングしてから埋込拡散層３０ａのイオン注入を行えば、埋込拡散層３０ａの形状や注入深さをある程度制御することもできる。
【００３８】
（４）ドレイン・コンタクトホールとビット線の形成
次に、図１１（ｏ）〜（ｑ）及び図１２（ｒ）〜（ｓ）に示すように、ドレイン・コンタクトホールとビット線の形成を行う。まず、図１１（ｏ）に示すように、フォトレジスト１９を除去後、イオン注入を行って、周辺回路領域のＮ／Ｐ拡散層を形成した後、２０００Å程度の酸化膜２２を堆積する。尚、コントロール電極に対して自己整合的にコンタクトホールを形成するＳＡＣ（Ｓｅｌｆ  ＡｌｉｇｎｅｄＣｏｎｔａｃｔ）を用いる場合には、２０００Å程度の酸化膜２２に代えて、１００Å程度の酸化膜と２０００Å程度の窒化膜との積層膜を形成する。
【００３９】
次に、図１１（ｐ）に示すように、酸化膜２２をエッチバックしてサイドウォール２３を形成した後、イオン注入を行って周辺回路領域のＮ＋／Ｐ＋拡散層を形成する。そして、図１１（ｑ）に示すように、層間絶縁膜として１００００Å程度のＢＰＳＧ２５を堆積し、ＣＭＰ等による平坦化を行った後、フォトレジスト２６を形成し、コンタクトホールの形成領域のレジスト２６をフォトリソグラフィによって除去する。
【００４０】
次に、図１２（ｒ）に示すように、フォトレジスト２６をマスクとしてＢＰＳＧ膜２５をドライエッチングすることによりコンタクトホール２７を形成する。そして、図１２（ｓ）に示すように、フォトレジスト２６を除去後、コンタクトホール２７にタングステン（Ｗ）を埋めこんでプラグを形成した後、４０００Å程度のアルミ等の金属膜を堆積し、フォトリソグラフィによってパターニングをしてビット線２８とする。
【００４１】
実施の形態２．
本実施の形態では、実施の形態１の拡散層３０ｂの形成工程において、不純物の注入を、シリコン基板１に対して鉛直方向と斜め方向から行うことにより、トレンチ５の側面におけるソース線３０の抵抗を低減する。図１０（ｎ）に示したように、拡散層３０ｂの形成工程で不純物を鉛直方向のみから注入した場合、トレンチ５の側面部分は底面部分に比べて不純物が注入されにくい傾向がある。特に、トレンチ５の側壁が立っている場合に、その傾向が顕著となる。本発明によれば、読出し電流がトレンチ５の側面を通過するのは単位ビット毎に１回で済むため、トレンチ５側面の影響は比較的小さいが、トレンチ５側面における不純物濃度が極端に小さくなった場合には影響を無視することができない。そこで、本実施の形態では、シリコン基板１に対して斜め方向からも不純物の注入を行うことにより、トレンチ５の側面部分における不純物濃度を高める。これにより、トレンチ５の側壁が立っているような場合であっても、ソース線３０の抵抗を低く抑制することができる。
【００４２】
シリコン基板１に対する斜め方向の不純物注入は、鉛直方向の注入の前後いずれで行っても良く、装置上可能であれば鉛直方向の注入と同時に行っても良い。また、注入の回数も特に制限されず、鉛直方向の注入と斜め方向の注入を各々複数回行っても良い。
【００４３】
実施の形態３．
本実施の形態では、実施の形態１の不揮発性半導体記憶装置において、埋込拡散層３０ａと拡散層３０ｂの間に、第２の拡散層３０ｃを形成することにより、ソース線の抵抗をさらに低減する。その他の点は、実施の形態１と同様である。本実施の形態に係る不揮発性半導体記憶装置の例を、図１３及び図１４に示す。図１３は、図１のＡ−Ａ’断面に対応しており、図１４は、図１のＣ−Ｃ’断面に対応している。好ましくは、図１４に示すように、メモリセルとなる凸部１ａにおいて、埋込拡散層３０ａと拡散層３０ｂが深さ方向に連続するように、埋込拡散層３０ａと拡散層３０ｂの間に第２の拡散層３０ｃが形成する。このように第２の拡散層３０ｃを形成することにより、ソース線の抵抗を一層低減することができる。
【００４４】
尚、第２の拡散層３０ｃを形成するには、例えば、実施の形態１の図９（ｎ）及び１０（ｎ）に示す工程において、拡散層３０ｂの形成前又は形成後に、埋込拡散層３０ａと拡散層３０ｂの間の注入深さとなるように４０〜５００ｋｅＶの間で注入エネルギーを調節してＡｓを注入すれば良い。
【００４５】
上記実施の形態１乃至３では、トレンチ素子分離を行った場合を例に説明したが、本発明はこれに限定されない。例えば、フィ−ルド酸化膜を形成して素子分離を行う選択酸化法（ＬＯＣＯＳ）を行う場合であっても、フィールド酸化膜を除去した後のシリコン基板には凹部が形成されるため、本件発明を適用することによりソース線抵抗低減の効果を得ることができる。
【００４６】
【発明の効果】
以上説明したように本件発明の不揮発性半導体記憶装置では、ソース線が拡散層と埋込拡散層から構成されているため、あるメモリセルのソース領域から読み出された電流は、凹部底面の拡散層と埋込拡散層を交互に経由して、ほぼ直線的な経路を流れることができる。従って、ソース線の実質的な線長が短縮され、ソース線抵抗が低減される。また、メモリセルが縮小されても、メモリセルのゲート幅（Ｗ）方向の大きさに対する隣接メモリセル間のソース線長の比率が殆ど増加しないため、スケーラビリティに優れた不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態１に係る不揮発性半導体記憶装置を示す平面図である。
【図２】図２は、図１のＢ−Ｂ´断面を示す断面図である。
【図３】図３は、図１のＡ−Ａ´断面を示す断面図である。
【図４】図４は、図１のＣ−Ｃ´断面を示す断面図である。
【図５】図５は、埋込拡散層を形成しない場合のソース線の形状を模式的に示す断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の実施の形態２に係る半導体記憶装置の製造方法を示す工程図である。
【図７】図７（ｅ）〜（ｇ）は、図６の続きの工程を示す工程図である。
【図８】図８（ｈ）〜（ｊ）は、図７の続きの工程を示す工程図である。
【図９】図９（ｋ）〜（ｎ）は、図８の続きの工程を示す工程図である。
【図１０】図１０（ｋ）〜（ｎ）は、図９に示す工程を別の断面から示した工程図である。
【図１１】図１１（ｏ）〜（ｑ）は、図９の続きの工程を示す工程図である。
【図１２】図１２（ｒ）〜（ｓ）は、図１１の続きの工程を示す工程図である。
【図１３】図１３は、本発明の実施の形態３に係る不揮発性半導体装置について、図１のＡ−Ａ´断面に対応する断面を示す図である。
【図１４】図１４は、本発明の実施の形態４に係る不揮発性半導体装置について、図１のＣ−Ｃ´断面に対応する断面を示す図である。
【符号の説明】
１  シリコン基板、５  トレンチ、６  素子分離絶縁膜、８  フローティングゲート電極、１４  コントロールゲート電極、１８  ドレイン、２７  コンタクトホール、３０ａ  埋込拡散層、３０ｂ  拡散層、３０  ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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