(57)【要約】【課題】リファレンスセルのストレージノードから電荷を引き抜く動作において、リファレンスセルプレート線に負電圧のノイズが発生し、“０”データが書き込まれている強誘電体キャパシタの分極電荷量が減少し、データ保持特性が悪化するという課題があった。【解決手段】リファレンスセルリセットドライバーを複数個配置することと、ストレージノードから電荷を引き抜く動作を複数回実施することで、電荷引き抜き動作を高速に実施することができるだけでなく、電荷引き抜き時の瞬時電流を低減し、ほぼ一定電流により電荷を引き抜くことができる。その結果、リファレンスセルプレート線への負電圧のノイズ発生を低減することができ、データ保持特性が悪化しない。【選択図】      図１
2004227663.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線に接続された第１のリファレンスセルと、
前記第１のビット線と対になった第２のビット線に接続された第１のメモリセルと、
第３のビット線に接続された第２のリファレンスセルと、
前記第３のビット線と対になった第４のビット線に接続された第２のメモリセルと、
前記第１〜第４のビット線が接続されたセンスアンプと、
出力が第１，第２のリファレンスセルに接続され入力にリファレンスセルリセット信号が入力されるリファレンスセルリセット回路と、
出力が前記第１のビット線と前記第３のビット線の間に接続され入力にリファレンスレベルイコライズ信号が接続されたリファレンスセルイコライズ回路とを設け、
前記第１のリファレンスセルと前記第２のリファレンスセルにリファレンスワード線とリファレンスセルプレート線を接続し、
前記第１のメモリセルと前記第２のメモリセルにワード線とセルプレート線を接続し、
前記リファレンスセルリセット回路にリファレンスセルリセット起動信号を接続してセル群の単位を構成し、前記セル群の単位を複数設け、かつセル群の単位ごとにリファレンスセルリセットドライバーを設けてリファレンスセルの書き込みを実施するように構成した
強誘電体記憶装置。
【請求項２】
セル群の単位ごとに設けた前記リファレンスセルリセットドライバーを、
入力にリファレンスセルリセット回路起動信号が接続され出力が自己の属しているセル群の前記リファレンスセルリセット回路の入力に接続されたリセットドライバーで構成して自己の属しているセル群のリファレンスセルのストレージノードの電荷の引き抜きを実施することを特徴とする
請求項１記載の強誘電体記憶装置。
【請求項３】
リファレンスセルのストレージノードの電荷の引き抜きを複数個のリファレンスセルリセット回路起動信号で複数回実施することを特徴とする
請求項２記載の強誘電体記憶装置。
【請求項４】
メモリセルのストレージノードの電荷の引き抜きを複数個の制御信号で複数回実施することを特徴とする
請求項１記載の強誘電体記憶装置。
【請求項５】
リファレンスセルのストレージノードに電荷を残すことを特徴とする
請求項１記載の強誘電体記憶装置。
【請求項６】
メモリセルのストレージノードに電荷を残すことを特徴とする
請求項１記載の強誘電体記憶装置。
【請求項７】
リファレンスセルの読み出しの際に、リファレンスセルプレート線をリファレンスワード線よりも先に起動することを特徴とする
請求項５記載の強誘電体記憶装置。
【請求項８】
メモリセルの読み出しの際に、セルプレート線をワード線よりも先に起動することを特徴とする請求項６記載の強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はリファレンスセルを有する大容量の強誘電体記憶装置において、リファレンスセルの書き込みを高速・低ノイズ化し、高速・高信頼性を実現する技術に関するものである。
【０００２】
【従来の技術】
近年、強誘電体記憶装置はプロセスの微細化と大容量化に伴って、現状の２トランジスタ２強誘電体キャパシタ型のメモリセルから、メモリセルサイズを縮小することができる「  １トランジスタ１強誘電体キャパシタ型  」のメモリセルが採用されている。
【０００３】
１トランジスタ１強誘電体キャパシタ型は、通常のメモリセルに加えて、リファレンスセルを必要とし、高速・高信頼性を実現するためには、リファレンスセルとその制御回路を高速化するとともに、リファレンスセル及びメモリセルへのノイズを低減することが重要となってきている。
【０００４】
以下、従来の強誘電体記憶装置について、図面を参照しながら説明する（非特許文献１参照）。
図７は従来の強誘電体記憶装置を示す。
【０００５】
図７において、Ｔ０，Ｔ１，Ｔ２，・・・・，Ｔ１９は第１〜第２０のＭＯＳトランジスタ、Ｃ０，Ｃ１，Ｃ２，・・・・，Ｃ７は第１〜第８の強誘電体キャパシタ、ＳＴ０，ＳＴ１，ＳＴ２，・・・・，ＳＴ７は第１〜第８のストレージノード、ＩＮＶ０はリファレンスセルリセットドライバー、ＰＥＲＩは周辺回路、ＢＬ０，ＢＬ１，ＢＬ２，・・・，ＢＬ７は第１〜第８のビット線、ＷＬはワード線、ＣＰはセルプレート線、ＲＭＣ０，ＲＭＣ１，ＲＭＣ２，ＲＭＣ３は第１〜第４のリファレンスセル、ＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３は第１〜第４のメモリセル、ＲＳＴ０は第１のリファレンスセルリセット回路、ＲＳＴ１は第２のリファレンスセルリセット回路、ＳＡはセンスアンプである。ＳＡＥはセンスアンプ起動信号、ＲＷＬはリファレンスワード線、ＲＣＰはリファレンスセルプレート線、ＲＥＱはリファレンスレベルイコライズ起動信号、ＲＳＴはリファレンスセルリセット起動信号、ＸＲＤＩＮはリファレンスセルリセットドライバー起動信号、ＲＤＩＮはリファレンスセルリセットドライバーＩＮＶ０の出力である。
【０００６】
第１のリファレンスセルＲＭＣ０は、第１のＭＯＳトランジスタＴ０と第１の強誘電体キャパシタＣ０とで構成されている。第１のＭＯＳトランジスタＴ０の各電極は、ゲートがリファレンスワード線ＲＷＬに接続され、ドレインが第１のビット線ＢＬ０に接続され、ソースが第１の強誘電体キャパシタＣ０の第１の電極（第１のストレージノード）ＳＴ０に接続されている。第１の強誘電体キャパシタＣ０の第２の電極にリファレンスセルプレート線ＲＣＰが接続されている。
【０００７】
第２のリファレンスセルＲＭＣ１は、第２のＭＯＳトランジスタＴ１と第２の強誘電体キャパシタＣ１とで構成されている。第２のＭＯＳトランジスタＴ１の各電極は、ゲートがリファレンスワード線ＲＷＬに接続され、ドレインが第３のビット線ＢＬ２に接続され、ソースが第２の強誘電体キャパシタＣ１の第１の電極（第２のストレージノード）ＳＴ１に接続されている。第２の強誘電体キャパシタＣ１の第２の電極にリファレンスセルプレート線ＲＣＰが接続されている。
【０００８】
第１のリファレンスセルリセット回路ＲＳＴ０は、第３，第４のＭＯＳトランジスタＴ２，Ｔ３によって構成されている。第３のＭＯＳトランジスタＴ２の各電極は、ゲートがリファレンスセルリセット起動信号ＲＳＴに接続され、ドレインが第１の強誘電体キャパシタＣ０の第１の電極ＳＴ０に接続され、ソースがリファレンスセルリセットドライバーＩＮＶ０の出力ＲＤＩＮに接続されている。第４のＭＯＳトランジスタＴ３の各電極は、ゲートがリファレンスセルリセット起動信号ＲＳＴに接続され、ドレインが第２の強誘電体キャパシタＣ１の第１の電極ＳＴ１に接続され、ソースが接地電位に接続されている。
【０００９】
第１のリファレンスレベルイコライズ回路を構成する第８のＭＯＳトランジスタＴ７の各電極は、ゲートがリファレンスレベルイコライズ起動信号ＲＥＱに接続され、ドレインが第１のビット線ＢＬ０に接続され、ソースが第３のビット線ＢＬ２に接続されている。
【００１０】
第１のメモリセルＭＣ０は、第９のＭＯＳトランジスタＴ８と第３の強誘電体キャパシタＣ２とで構成されている。第９のＭＯＳトランジスタＴ８の各電極は、ゲートがワード線ＷＬに接続され、ドレインが第２のビット線ＢＬ１に接続され、ソースが第３の強誘電体キャパシタＣ２の第１の電極（第３のストレージノード）ＳＴ２に接続され、前記第３の強誘電体キャパシタＣ２の第２の電極にセルプレート線ＣＰが接続されている。
【００１１】
第２のメモリセルＭＣ１は、第１０のＭＯＳトランジスタＴ９と第４の強誘電体キャパシタＣ３とで構成されており、第１０のＭＯＳトランジスタＴ９のゲートがワード線ＷＬに接続され、ドレインが第４のビット線ＢＬ３に接続され、ソースが第４の強誘電体キャパシタＣ３の第１の電極ＳＴ３に接続され、前記第４の強誘電体キャパシタＣ３の第２の電極にセルプレート線ＣＰが接続されている。
【００１２】
第１のビット線ＢＬ０とこの第１のビット線ＢＬ０と対になった第２のビット線ＢＬ１、前記第３のビット線ＢＬ２とこの第３のビット線ＢＬ２と対になった第４のビット線ＢＬ３が、センスアンプＳＡに入力され、ワード線ＷＬ、セルプレート線ＣＰ、センスアンプ起動信号ＳＡＥ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、リファレンスレベルイコライズ信号ＲＥＱ、リファレンスセルリセット起動信号ＲＳＴとリセットドライバー起動信号ＸＲＤＩＮの信号ラインが、周辺回路ＰＥＲＩから供給されている。
【００１３】
第３，第４のリファレンスセルＲＭＣ２，ＲＭＣ３、第２のリファレンスセルリセット回路ＲＳＴ１、第２のリファレンスレベルイコライズ回路を構成する第１８のＭＯＳトランジスタＴ１７、第３，第４のメモリセルＭＣ２，ＭＣ３も同様に構成されている。また、第２のリファレンスセルリセット回路ＲＳＴ１の入力には前記リファレンスセルリセットドライバーＩＮＶ０の出力が接続されている。
【００１４】
この従来の強誘電体記憶装置を、図４に示す強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性図と図８の動作タイミング図を参照しながら説明する。
【００１５】
図４において、横軸は強誘電体キャパシタに印加される電圧、縦軸はその時の電荷を示しており、強誘電体キャパシタでは電圧が０の時でも点Ａ、点Ｇのように残留分極が生じる。これを利用して不揮発性のデータとし、強誘電体記憶装置を実現している。
【００１６】
メモリセルキャパシタは、メモリセルのデータが“１”である場合には図４の点Ａの状態で、メモリセルのデータが“０”である場合には図４の点Ｇの状態である。
【００１７】
ここで、図７における第１のリファレンスセルＲＭＣ０内の第１の強誘電体キャパシタＣ０に“１”を、第２のリファレンスセルＲＭＣ０内の第２の強誘電体キャパシタＣ１に“０”を、第１のメモリセルＭＣ０内の第３の強誘電体キャパシタＣ２に“１”を、第２のメモリセルＭＣ１内の第４の強誘電体キャパシタＣ３に“０”がそれぞれ書き込まれた状態で、第３，第４の強誘電体キャパシタＣ２，Ｃ３のそれぞれからデータを読み出す場合には、図８に示すように、初期状態として、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスレベルイコライズ起動信号ＲＥＱ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、センスアンプ起動信号ＳＡＥ、第１のビット線ＢＬ０、第２のビット線ＢＬ１、第３のビット線ＢＬ２及び第４のビット線ＢＬ３、リファレンスセルリセット起動信号ＲＳＴ、リファレンスセルリセットドライバーの出力信号ＲＤＩＮ、第１のストレージノードＳＴ０、第２のストレージノードＳＴ１をそれぞれ論理電圧“Ｌ”とし、リファレンスセルリセットドライバー起動信号ＸＲＤＩＮを論理電圧“Ｈ”とする。
【００１８】
まず、図８に示すｔ０１のタイミングでは、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”とする。ｔ０２のタイミングでは、ワード線ＷＬとリファレンスワード線ＲＷＬを論理電圧“Ｈ”とする。ｔ０３のタイミングでは、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”とする。
【００１９】
これによって、第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第３のＭＯＳトランジスタＴ２及び第４のＭＯＳトランジスタＴ３がオンし、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２，第４の強誘電体キャパシタＣ３には電圧が印加され、第８のＭＯＳトランジスタＴ７がオンし、第１のビット線ＢＬ０と第３のビット線ＢＬ２が導通される。
【００２０】
このとき、第３の強誘電体キャパシタＣ２には“１”が書き込まれているので、図４の点Ａの状態から点Ｂの状態になり、電荷Ｑ１が第２のビット線ＢＬ１に読み出され、第４の強誘電体キャパシタＣ３には“０”が書き込まれているので、図４の点Ｇの状態から点Ｅの状態になり、電荷Ｑ０が第４のビット線ＢＬ３に読み出される。
【００２１】
一方、第１の強誘電体キャパシタＣ０には“１”が書き込まれているので、図４の点Ａの状態から点Ｃの状態になり、第２の強誘電体キャパシタＣ１には“０”が書き込まれているので、図４の点Ｇの状態から点Ｆの状態になり、電荷ＱＲが第１，第３のビット線ＢＬ０，ＢＬ２に読み出される。
【００２２】
次に、図８に示すｔ０４のタイミングでは、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”とする。このとき、第３の強誘電体キャパシタＣ２は図４の点Ｂの状態から点Ｊの状態に、第４の強誘電体キャパシタＣ３は図４の点Ｅの状態から点Ｇの状態に、第１の強誘電体キャパシタＣ０は図４の点Ｃの状態から点Ｋの状態に、第２の強誘電体キャパシタＣ１は図４の点Ｆの状態から点Ｈの状態になる。
【００２３】
その後、図８に示すｔ０５のタイミングでは、リファレンスワード線ＲＷＬを論理電圧“Ｌ”にする。このとき、第１の強誘電体キャパシタＣ０は図４の点Ｌの状態、第２の強誘電体キャパシタＣ１は図４の点Ｐの状態になる。
【００２４】
次に、図８に示すｔ０８のタイミングでは、センスアンプ起動信号ＳＡＥを論理電圧“Ｈ”とし、第１のビット線ＢＬ０と第２のビット線ＢＬ１に読み出された電位差、すなわち図４に示すＶ１と、第３のビット線ＢＬ２と第４のビット線ＢＬ３に読み出された電位差、すなわち図４に示すＶ０を、それぞれセンスアンプＳＡで増幅し、第３の強誘電体キャパシタＣ２から“１”を、第４の強誘電体キャパシタＣ３から“０”を読み出す。このとき、第３の強誘電体キャパシタＣ２は、図４の点Ｊの状態から点Ｉの状態になる。第４の強誘電体キャパシタＣ３は図４の点Ｇの状態のままである。
【００２５】
一方、図８に示すｔ０６のタイミングでリファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”に、ｔ０７のタイミングでリファレンスセルリセットドライバー起動信号ＸＲＤＩＮを論理電圧“Ｌ”に、リファレンスセルリセットドライバーの出力ＲＤＩＮを論理電圧“Ｈ”になる。ｔ０８のタイミングでリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”とすると、第１の強誘電体キャパシタＣ０は、図４の点Ｌの状態から点Ｋを経由して点Ｉの状態になる。第２の強誘電体キャパシタＣ１は図４の点Ｐの状態のままである。
【００２６】
また、図８に示すｔ０９のタイミングで、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”にすると、第１，第３の強誘電体キャパシタＣ０，Ｃ２は図４の点Ｉの状態から点Ａの状態になる。第２，第４の強誘電体キャパシタＣ１，Ｃ３は点Ｇの状態から点Ｄの状態になる。
【００２７】
その後、図８に示すｔ１０のタイミングでセルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”にすると、第１，第３の強誘電体キャパシタＣ０，Ｃ２は図４の点Ａの状態から点Ｉの状態に、第２，第４の強誘電体キャパシタＣ１，Ｃ３は図４の点Ｄの状態から点Ｇの状態になる。
【００２８】
次に、図８に示すｔ１１のタイミングでセンスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第３の強誘電体キャパシタＣ２は図４の点Ｉの状態から点Ａの状態になる。第４の強誘電体キャパシタＣ３は図４の点Ｇの状態のままである。
【００２９】
そして、図８に示すｔ１２のタイミングで、リファレンスセルリセットドライバー起動信号ＸＲＤＩＮを論理電圧“Ｈ”に、リファレンスセルリセットドライバーの出力ＲＤＩＮを論理電圧“Ｌ”にすると、第１の強誘電体キャパシタＣ０は図４の点Ｉの状態から点Ａの状態になる。第２の強誘電体キャパシタＣ１は図４の点Ｇの状態のままである。
【００３０】
最後に、図８に示すｔ１４のタイミングで、ワード線ＷＬとリファレンスワード線ＲＷＬを論理電圧“Ｌ”にする。このとき、第１，第３の強誘電体キャパシタＣ０，Ｃ２は図４の点Ａの状態、第２，第４の強誘電体キャパシタＣ１，Ｃ３は図４の点Ｇの状態にある。
【００３１】
【非特許文献１】
“Ａ  ３．３−Ｖ  ４−Ｍｂ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ  ｗｉｔｈ  ａ  Ｓｅｌｅｃｔｉｖｅｌｙ−Ｄｒｉｖｅｎ  Ｄｏｕｂｉｅ−Ｐｕｌｓｅｄ  Ｐｌａｔｅ  Ｒｅａｄ／Ｗｒｉｔｅ−Ｂａｃｋ  Ｓｃｈｅｍｅ”，Ｙｅｏｎｂａｅ  Ｃｈｕｎｇ，ｅｔ  ａｌ．，Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．９７−９８，１９９９
【００３２】
【発明が解決しようとする課題】
しかしながら上記従来の強誘電体記憶装置において、大容量化によってビット線対が増加すると、メモリセル及びリファレンスセル、更に負荷となる強誘電体キャパシタの数も増加し、その結果、リファレンスセルリセットドライバーＩＮＶ０のサイズも増加する。
【００３３】
前記従来の強誘電体記憶装置のデータの読み出し動作において、図８に示すｔ１２のタイミングで、リファレンスセルリセットドライバー起動信号ＸＲＤＩＮを論理電圧“Ｈ”に、リファレンスセルリセットドライバーの出力ＲＤＩＮを論理電圧“Ｌ”にし、リファレンスセルリセットドライバーＩＮＶ０により第１のストレージノードＳＴ０から電荷を引き抜く動作において、リファレンスセルリセットドライバーＩＮＶ０のサイズが増加すると、第１の強誘電体キャパシタＣ０によりリファレンスセルプレート線ＲＣＰに、図８のＷ１で示す箇所に負電圧のノイズが発生し、“０”データが書き込まれている第２の強誘電体キャパシタＣ１が図４の点Ｇから点Ｈを経由して点Ｐの状態になり、“０”データの分極電荷量が減少する。
【００３４】
“０”データが書き込まれている第４の強誘電体キャパシタＣ３についても同様で、第３，第４のストレージノードＳＴ２，ＳＴ３から電荷を引き抜く動作において、第３の強誘電体キャパシタＣ２によりセルプレート線ＣＰに図８のＷ２で示す箇所に負電圧のノイズが発生し、“０”データが書き込まれている第４の強誘電体キャパシタＣ３が図４の点Ｇから点Ｈを経由して点Ｐの状態になり、“０”データの分極電荷量が減少する。
【００３５】
その結果、“０”データが書き込まれている第２，第４の強誘電体キャパシタＣ１，Ｃ３の分極電荷量が減少し、データ保持特性が悪化する。
本発明は上記従来の問題点を解決するもので、リファレンスセルの書き込みを高速・低ノイズ化し、高速・高信頼性を実現する強誘電体記憶装置を提供することを目的とする。
【００３６】
【課題を解決するための手段】
この目的を達成するために本発明の強誘電体記憶装置は、第１のビット線に接続された第１のリファレンスセルと、前記第１のビット線と対になった第２のビット線に接続された第１のメモリセルと、第３のビット線に接続された第２のリファレンスセルと、前記第３のビット線と対になった第４のビット線に接続された第２のメモリセルと、前記第１〜第４のビット線が接続されたセンスアンプと、出力が第１，第２のリファレンスセルに接続され入力にリファレンスセルリセット信号が入力されるファレンスセルリセット回路と、出力が前記第１のビット線と前記第３のビット線の間に接続され入力にリファレンスレベルイコライズ信号が接続されたリファレンスセルイコライズ回路とを設け、前記第１のリファレンスセルと前記第２のリファレンスセルにリファレンスワード線とリファレンスセルプレート線を接続し、前記第１のメモリセルと前記第２のメモリセルにワード線とセルプレート線を接続し、前記ファレンスセルリセット回路にリファレンスセルリセット起動信号を接続してセル群の単位を構成し、前記セル群の単位を複数設け、かつセル群の単位ごとにリファレンスセルリセットドライバーを設けてリファレンスセルの書き込みを実施するように構成したことを特徴とする。
【００３７】
この構成によると、セル群の単位ごとにリファレンスセルリセットドライバーを設けて書き込みを実施することによって、リファレンスセルの書き込みを高速・低ノイズ化し、強誘電体記憶装置の高速・高信頼性を実現できる。
【００３８】
【発明の実施の形態】
以下、本発明を各実施の形態を示す図１〜図６に基づいて説明する。
（実施の形態１）
図１〜図４は本発明の（実施の形態１）を示す。
【００３９】
図１は（実施の形態１）の強誘電体記憶装置の回路構成の詳細図、図２は図１の概略図、図３は（実施の形態１）の強誘電体記憶装置の動作タイミング図、図４は強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性を示す。
【００４０】
従来例を示す図７では、第１，第２のリファレンスセルリセット回路ＲＳＴ０，ＲＳＴ１は共通のリファレンスセルリセットドライバーＩＮＶ０で駆動されて、第１のリファレンスセルリセット回路ＲＳＴ０は第１のストレージノードＳＴ０から電荷を引き抜く動作において、リファレンスセルリセットドライバーＩＮＶ０のサイズが増加すると、第１の強誘電体キャパシタＣ０によりリファレンスセルプレート線ＲＣＰに図８の個所Ｗ１に示すように負電圧のノイズが発生し、“０”データが書き込まれている第２の強誘電体キャパシタＣ１が図４の点Ｇから点Ｈを経由して、点Ｐの状態になり、“０”データの分極電荷量が減少した。
【００４１】
これに対して図１においては、第１のリファレンスセルリセット回路ＲＳＴ０はセル群の単位ごとのリファレンスセルリセットドライバーＲＦＤＲ０を設けてリファレンスセルの書き込みを実施し、第２のリファレンスセルリセット回路ＲＳＴ１はセル群の単位ごとのリファレンスセルリセットドライバーＲＦＤＲ１を設けてリファレンスセルの書き込みを実施している。
【００４２】
具体的には、第１のＭＯＳトランジスタＴ０の各電極は、ゲートがリファレンスワード線ＲＷＬに接続され、ドレインが第１のビット線ＢＬ０に接続され、ソースが第１の強誘電体キャパシタＣ０の第１の電極（第１のストレージノード）ＳＴ０に接続されている。第１の強誘電体キャパシタＣ０の第２の電極はリファレンスセルプレート線ＲＣＰに接続されている。
【００４３】
第１のリファレンスセルリセット回路ＲＳＴ０は、第３，第４のＭＯＳトランジスタＴ２，Ｔ３で構成されている。
第３のＭＯＳトランジスタＴ２の各電極は、ゲートがリファレンスセルリセット起動信号ＲＳＴに接続され、ドレインが第１の強誘電体キャパシタＣ０の第１の電極ＳＴ０に接続され、ソースが第１のリファレンスセルリセット回路ＲＳＴ０の出力ＲＦＤ０に接続されている。
【００４４】
第２のＭＯＳトランジスタＴ１の各電極は、ゲートがリファレンスワード線ＲＷＬに接続され、ドレインが第３のビット線ＢＬ２に接続され、ソースが第２の強誘電体キャパシタＣ１の第１の電極（第２のストレージノード）ＳＴ１に接続されている。第２の強誘電体キャパシタＣ１の第２の電極は、リファレンスセルプレート線ＲＣＰに接続されている。
【００４５】
第４のＭＯＳトランジスタＴ３の各電極は、ゲートがリファレンスセルリセット起動信号ＲＳＴに接続され、ドレインが第２の強誘電体キャパシタＣ１の第１の電極ＳＴ１に接続され、ソースが接地電位に接続されている。
【００４６】
第１のリファレンスセルリセットドライバーＲＦＤＲ０は、第５，第６，第７のＭＯＳトランジスタＴ４，Ｔ５，Ｔ６で構成されている。
第５のＭＯＳトランジスタＴ４の各電極は、ゲートが第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３に接続され、ドレインが第１のリファレンスセルリセット回路ＲＳＴ０の出力ＲＦＤ０に接続され、ソースが電源電圧に接続されている。
【００４７】
第６のＭＯＳトランジスタＴ５の各電極は、ゲートが第１のリファレンスセルリセット回路起動信号ＸＲＤＩＮ２に接続され、ドレインが第１のリファレンスセルリセット回路ＲＳＴ０の出力ＲＦＤ０に接続され、ソースが接地電位に接続されている。第７のＭＯＳトランジスタＴ６の各電極は、ゲートが第３のリファレンスセルリセット回路起動信号ＲＤＩＮ４に接続され、ドレインが第１のリファレンスセルリセット回路ＲＳＴ０の出力ＲＦＤ０に接続され、ソースが接地電位に接続されている。
【００４８】
第１のリファレンスレベルイコライズ回路としての第８のＭＯＳトランジスタＴ７の各電極は、従来例を示す図７と同じようにゲートがリファレンスレベルイコライズ起動信号ＲＥＱに接続され、ドレインが第１のビット線ＢＬ０に接続され、ソースが第３のビット線ＢＬ２に接続されている。
【００４９】
第１，第２のメモリセルＭＣ０，ＭＣ１も従来例を示す図７と同じように構成されている。第１のメモリセルＭＣ０は、第９のＭＯＳトランジスタＴ８と第３の強誘電体キャパシタＣ２とで構成されている。第９のＭＯＳトランジスタＴ８の各電極は、ゲートがワード線ＷＬに接続され、ドレインが第２のビット線ＢＬ１に接続され、ソースが第３の強誘電体キャパシタＣ２の第１の電極（第３のストレージノード）ＳＴ２に接続され、第３の強誘電体キャパシタＣ２の第２の電極にセルプレート線ＣＰが接続されている。第２のメモリセルＭＣ１は、第１０のＭＯＳトランジスタＴ９と第４の強誘電体キャパシタＣ３とで構成されている。第１０のＭＯＳトランジスタＴ９の各電極は、ゲートがワード線ＷＬに接続され、ドレインが第４のビット線ＢＬ３に接続され、ソースが第４の強誘電体キャパシタＣ３の第１の電極（第４のストレージノード）ＳＴ３に接続され、第４の強誘電体キャパシタＣ３の第２の電極にセルプレート線ＣＰが接続されている。前記第１のビット線ＢＬ０とこの第１のビット線ＢＬ０と対になった前記第２のビット線ＢＬ１、前記第３のビット線ＢＬ２とこの第３のビット線ＢＬ２と対になった前記第４のビット線ＢＬ３が、それぞれセンスアンプＳＡに入力されている。
【００５０】
ワード線ＷＬ、セルプレート線ＣＰ、センスアンプ起動信号ＳＡＥ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、リファレンスレベルイコライズ信号ＲＥＱ、リファレンスセルリセット起動信号ＲＳＴ、第１のリセットドライバー起動信号ＸＲＤＩＮ２、第２のリセットドライバー起動信号ＸＲＤＩＮ３、第３のリセットドライバー起動信号ＲＤＩＮ４には、この他にも同じ構成の回路が多数接続されている。この多数の回路をそれぞれセル群の単位の単位としている。
【００５１】
このように、第１，第２のリファレンスセルＲＭＣ０，ＲＭＣ１と第１，第２のメモリセルＭＣ０，ＭＣ１と、第１のリファレンスセルリセット回路ＲＳＴ０と、第１のリファレンスレベルイコライズ回路としての第８のＭＯＳトランジスタＴ７などを一つのセル群として、このセル群に第１のリファレンスセルリセットドライバーＲＦＤＲ０を設け、以下同様に設けられた多数のセル群にもそれぞれのリファレンスセルリセットドライバーを設け、第３，第４のリファレンスセルＲＭＣ２，ＲＭＣ３と第３，第４のメモリセルＭＣ２，ＭＣ３と、第２のリファレンスセルリセット回路ＲＳＴ１と、第２のリファレンスレベルイコライズ回路としての第１８のＭＯＳトランジスタＴ１７などを一つのセル群として、このセル群にも第２のリファレンスセルリセットドライバーＲＦＤＲ１を設け、セル群の単位ごとにリファレンスセルリセットドライバーＲＦＤＲ０，・・・，ＲＦＤＲ１を設けてリファレンスセルの書き込みを実施する。
【００５２】
この本発明の第１の強誘電体記憶装置の回路動作について、図３の動作タイミング図と図４の強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性を示す図を参照しながら説明する。
【００５３】
図４において、横軸は強誘電体キャパシタに印加される電圧、縦軸はその時の電荷を示している。図４のように、強誘電キャパシタでは電圧が０の時でも点Ａ、点Ｇのように残留分極が生じる。これを利用して不揮発性のデータとし、強誘電体記憶装置を実現している。メモリセルキャパシタは、メモリセルのデータが“１”である場合には図４の点Ａの状態で、メモリセルのデータが“０”である場合には図４の点Ｇの状態である。
【００５４】
図３において、ＷＬはワード線、ＣＰはセルプレート線、ＲＥＱはリファレンスレベルイコライズ起動信号、ＲＷＬはリファレンスワード線、ＲＣＰはリファレンスセルプレート線、ＳＡＥはセンスアンプ起動信号、ＢＬ０は第１のビット線、ＢＬ１は第２のビット線、ＢＬ２は第３のビット線、ＢＬ３は第４のビット線、ＲＳＴはリファレンスセルリセット起動信号、ＸＲＤＩＮ２は第１のリファレンスセルリセット回路起動信号、ＸＲＤＩＮ３は第２のリファレンスセルリセット回路起動信号、ＲＤＩＮ４は第３のリファレンスセルリセット回路起動信号、ＳＴ０は第１のストレージノードまたは第１の強誘電体キャパシタの第１の電極、ＳＴ１は第２のストレージノードまたは第２の強誘電体キャパシタの第１の電極である。
【００５５】
なお、図３において上から１０番目のＲＤＩＮ１と１１番目のＲＤＩＮ２は、図１内のＰＥＲＩ内の制御信号で、図３内のＸＲＤＩＮ２、ＸＲＤＩＮ３、ＲＤＩＮ４を生成するための制御信号である。
【００５６】
ここで、図１における第１の強誘電体キャパシタＣ０，第２の強誘電体キャパシタＣ１をリファレンスセル内のキャパシタ、第３の強誘電体キャパシタＣ２，第４の強誘電体キャパシタＣ３を通常のメモリセル内のキャパシタとする。第１の強誘電体キャパシタＣ０に“１”を、第２の強誘電体キャパシタＣ１に“０”を、第３の強誘電体キャパシタＣ２に“１”を、第４の強誘電体キャパシタＣ３に“０”が書き込まれた状態で、第３，第４の強誘電体キャパシタそれぞれからデータを読み出す場合、初期状態として、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスレベルイコライズ起動信号ＲＥＱ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、センスアンプ起動信号ＳＡＥ、第１のビット線ＢＬ０、第２のビット線ＢＬ１、第３のビット線ＢＬ２及び第４のビット線ＢＬ３、リファレンスセルリセット起動信号ＲＳＴ、第３のリファレンスセルリセット回路起動信号ＲＤＩＮ４、第１のストレージノードＳＴ０、第２のストレージノードＳＴ１を論理電圧“Ｌ”、第１のリファレンスセルリセット回路起動信号ＸＲＤＩＮ２、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”とする。
【００５７】
まず、図３に示すｔ０１のタイミングで、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”、ｔ０２のタイミングで、ワード線ＷＬ、リファレンスワード線ＲＷＬを論理電圧“Ｈ”、ｔ０３のタイミングで、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”とする。これによって、図１における第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第３のＭＯＳトランジスタＴ２及び第４のＭＯＳトランジスタＴ３がオンし、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３には電圧が印加され、第８のＭＯＳトランジスタＴ７がオンし、第１のビット線ＢＬ０と第３のビット線ＢＬ２が導通される。このとき、第３の強誘電体キャパシタＣ２には“１”が書き込まれているので、図４の点Ａの状態から点Ｂの状態になり、電荷Ｑ１が第２のビット線ＢＬ１に読み出され、第４の強誘電体キャパシタＣ３には、０”が書き込まれているので、図４の点Ｇの状態から点Ｅの状態になり、電荷Ｑ０が第４のビット線ＢＬ３に読み出される。一方、第１の強誘電体キャパシタＣ０には“１”が書き込まれているので、図４の点Ａの状態から点Ｃの状態になり、第２の強誘電体キャパシタＣ１には“０”が書き込まれているので、図４の点Ｇの状態から点Ｆの状態になり、電荷ＱＲが第１及び第３のビット線に読み出される。
【００５８】
次に、図３に示すｔ０４のタイミングで、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”とする。このとき、第３の強誘電体キャパシタＣ２は、図４の点Ｂの状態から点Ｊの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｅの状態から点Ｇの状態に、第１の強誘電体キャパシタＣ０は、図４の点Ｃの状態から点Ｋの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｆの状態から点Ｈの状態になる。
【００５９】
その後、図３に示すｔ０５のタイミングで、リファレンスワード線ＲＷＬを論理電圧“Ｌ”にすると、第１の強誘電体キャパシタＣ０は、図４の点Ｌの状態、第２の強誘電体キャパシタＣ１は、図４の点Ｐの状態になる。次に、図３に示すｔ０８のタイミングで、センスアンプ起動信号ＳＡＥを論理電圧”Ｈ“とし、第１のビット線ＢＬ０と第２のビット線ＢＬ１に読み出された電位差、すなわち図４に示すＶ１と、第３のビット線ＢＬ２と第４のビット線ＢＬ３に読み出された電位差、すなわち図４に示すＶ０をそれぞれセンスアンプＳＡで増幅し、第３の強誘電体キャパシタＣ２から“１”を、第４の強誘電体キャパシタＣ３から“０”を読み出す。このとき、第３の強誘電体キャパシタＣ２は、図４の点Ｊの状態から点Ｉの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｇの状態のままである。
【００６０】
一方、図３に示すｔ０６のタイミングで、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”に、ｔ０８のタイミングで、第１のリファレンスセルリセット回路起動信号ＸＲＤＩＮ２を論理電圧“Ｌ”に、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｌ”に、リファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”とすると、第１の強誘電体キャパシタＣ０は、図４の点Ｌの状態から点Ｋを経由して点Ｉの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｐの状態のままである。
【００６１】
また、図３に示すｔ０９のタイミングで、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”にすると、第１，第３の強誘電体キャパシタＣ０，Ｃ２は、図４の点Ｉの状態から点Ａの状態に、第２，第４の強誘電体キャパシタＣ１，Ｃ３は、点Ｇの状態から点Ｄの状態になる。
【００６２】
その後、図３に示すｔ１０のタイミングでセルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”にすると、第１，第３の強誘電体キャパシタＣ０，Ｃ２は、図４の点Ａの状態から点Ｉの状態に、第２，第４の強誘電体キャパシタＣ１，Ｃ３は、点Ｄの状態から点Ｇの状態になる。
【００６３】
次に、図３に示すｔ１１のタイミングでセンスアンプ起動信号ＳＡＥを論理電圧“Ｌ”にすると、第３の強誘電体キャパシタＣ２は、図４の点Ｉの状態から点Ａの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｇの状態のままである。
【００６４】
そして、図３に示すｔ１２のタイミングで、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”にして第５のＭＯＳトランジスタＴ４をオフし、第３のリファレンスセルリセット回路起動信号ＲＤＩＮ４を論理電圧“Ｈ”にして第７のＭＯＳトランジスタＴ６をオンし、図３に示すｔ１３のタイミングで第１のリファレンスセルリセット回路起動信号ＸＲＦＤＩＮ２を論理電圧“Ｈ”にして第６のＭＯＳトランジスタＴ５をオンし、第３のリファレンスセルリセット回路起動信号ＲＦＤＩＮ４を論理電圧“Ｌ”にして第７のＭＯＳトランジスタＴ６をオフすると、第１の強誘電体キャパシタＣ０は、図４の点Ｉの状態から点Ａの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｇの状態のままである。
【００６５】
最後に、図３に示すｔ１４のタイミングで、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にする。このとき、第１，第３の強誘電体キャパシタＣ０，Ｃ２は、図４の点Ａの状態、第２，第４の強誘電体キャパシタＣ１，Ｃ３は、図４の点Ｇの状態にある。
【００６６】
このように本発明の（実施の形態１）によれば、強誘電体記憶装置のデータの読み出し動作において、図３に示すｔ１２のタイミングで、第３のリファレンスセルリセット回路起動信号ＲＤＩＮ４を論理電圧“Ｈ”にして第７のＭＯＳトランジスタＴ６をオンし、前記ＭＯＳトランジスタＴ６を介して、まず第１のストレージノードＳＴ０から電荷を引き抜き、その後、図３に示すｔ１３のタイミングで、第１のリファレンスセルリセット回路起動信号ＸＲＤＩＮ２を論理電圧“Ｈ”にして第６のＭＯＳトランジスタＴ５をオンし、前記ＭＯＳトランジスタＴ５を介して、第１のストレージノードＳＴ０から電荷を引き抜く動作において、上記のように、セル群の単位ごとにリファレンスセルリセットドライバーＲＦＤＲ０，・・・，ＲＦＤＲ１を設けることと、ストレージノードから電荷を引き抜く動作を複数回実施することで、電荷引き抜き動作を高速に実施することができる。さらに、それだけでなく、電荷引き抜き時の瞬時電流を低減し、ほぼ一定電流により電荷を引き抜くことができ、その結果、大容量化によって、ビット線対が増加し、メモリセル及びリファレンスセル、更に負荷となる強誘電体キャパシタが増加しても、ストレージノードから電荷を引き抜く動作におけるリファレンスセルプレートＲＣＰ及びセルプレート線ＣＰへの負電圧のノイズ発生を低減することができ、データ保持特性が悪化しない。
【００６７】
（実施の形態２）
図５は本発明の（実施の形態２）の強誘電体記憶装置の動作タイミング図を示し、図３に示す（実施の形態１）の動作タイミング図とは第１／第２のビット線ＢＬ０／ＢＬ１，第３／第４のビット線ＢＬ２／ＢＬ３の波形図、リファレンスセルリセット起動信号ＲＳＴならびに第１／第２のストレージノードＳＴ０／ＳＴ１の一部が異なっている。強誘電体記憶装置の回路構成は図１に示す（実施の形態１）と同じである。
【００６８】
図５の動作タイミング図を図４のヒステリシス特性図を参照して説明する。
図４において、横軸は強誘電体キャパシタに印加される電圧、縦軸はその時の電荷を示している。図４のように、強誘電キャパシタでは電圧が０の時でも点Ａ、点Ｇのように残留分極が生じる。これを利用して不揮発性のデータとし、強誘電体記憶装置を実現している。メモリセルキャパシタは、メモリセルのデータが“１”である場合には図４の点Ａの状態で、メモリセルのデータが“０”である場合には図４の点Ｇの状態である。
【００６９】
図５において、ＷＬはワード線、ＣＰはセルプレート線、ＲＥＱはリファレンスレベルイコライズ起動信号、ＲＷＬはリファレンスワード線、ＲＣＰはリファレンスセルプレート線、ＳＡＥはセンスアンプ起動信号、ＢＬ０は第１のビット線、ＢＬ１は第２のビット線、ＢＬ２は第３のビット線、ＢＬ３は第４のビット線、ＲＳＴはリファレンスセルリセット起動信号、ＸＲＤＩＮ２は第１のリファレンスセルリセット回路起動信号、ＸＲＤＩＮ３は第２のリファレンスセルリセット回路起動信号、ＲＤＩＮ４は第３のリファレンスセルリセット回路起動信号、ＳＴ０は第１のストレージノードまたは第１の強誘電体キャパシタの第１の電極、ＳＴ１は第２のストレージノードまたは第２の強誘電体キャパシタの第１の電極である。
【００７０】
ここで、図１における第１，第２の強誘電体キャパシタＣ０，Ｃ１をリファレンスセル内のキャパシタ、第３，第４の強誘電体キャパシタＣ２，Ｃ３を通常のメモリセル内のキャパシタとする。第１の強誘電体キャパシタＣ０に“１”を、第２の強誘電体キャパシタＣ１に“０”を、第３の強誘電体キャパシタＣ２に“１”を、第４の強誘電体キャパシタＣ３に“０”が書き込まれた状態で、第３，第４の強誘電体キャパシタＣ２，Ｃ３のそれぞれからデータを読み出す場合、初期状態として、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスレベルイコライズ起動信号ＲＥＱ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、センスアンプ起動信号ＳＡＥ、第１のビット線ＢＬ０、第２のビット線ＢＬ１、第３のビット線ＢＬ２及び第４のビット線ＢＬ３、リファレンスセルリセット起動信号ＲＳＴ、第３のリファレンスセルリセット回路起動信号ＲＤＩＮ４、第１のストレージノードＳＴ０、第２のストレージノードＳＴ１を論理電圧“Ｌ”、第１のリファレンスセルリセット回路起動信号ＸＲＤＩＮ２、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”とする。
【００７１】
まず、図５に示すｔ０１のタイミングで、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”、ｔ０２のタイミングで、ワード線ＷＬ、リファレンスワード線ＲＷＬを論理電圧“Ｈ”、ｔ０３のタイミングで、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”とする。これによって、図１における第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第３のＭＯＳトランジスタＴ２及び第４のＭＯＳトランジスタＴ３がオンし、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３には電圧が印加され、第８のＭＯＳトランジスタＴ７がオンし、第１のビット線ＢＬ０と第３のビット線ＢＬ２が導通される。このとき、第３の強誘電体キャパシタＣ２には“１”が書き込まれているので、図４の点Ａの状態から点Ｂの状態になり、電荷Ｑ１が第２のビット線ＢＬ１に読み出され、第４の強誘電体キャパシタＣ３には、０”が書き込まれているので、図４の点Ｇの状態から点Ｅの状態になり、電荷Ｑ０が第４のビット線ＢＬ３に読み出される。一方、第１の強誘電体キャパシタＣ０には“１”が書き込まれているので、図４の点Ａの状態から点Ｃの状態になり、第２の強誘電体キャパシタＣ１には“０”が書き込まれているので、図４の点Ｇの状態から点Ｆの状態になり、電荷ＱＲが第１及び第３のビット線に読み出される。また、ｔ０２のタイミングでワード線ＷＬとリファレンスワード線ＲＷＬを論理電圧“Ｈ”にすると、第１，第２のストレージノードＳＴ０，ＳＴ１と第３，第４のストレージノードＳＴ３，ＳＴ４に電荷が残っているため、前記それぞれの電荷と第１から第４のビット線容量に応じた電圧が第１から第４のビット線に現れる。
【００７２】
次に、図５に示すｔ０４のタイミングで、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”とする。このとき、第３の強誘電体キャパシタＣ２は、図４の点Ｂの状態から点Ｊの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｅの状態から点Ｇの状態に、第１の強誘電体キャパシタＣ０は、図４の点Ｃの状態から点Ｋの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｆの状態から点Ｈの状態になる。
【００７３】
その後、図５に示すｔ０５のタイミングで、リファレンスワード線ＲＷＬを論理電圧“Ｌ”にすると、第１の強誘電体キャパシタＣ０は、図４の点Ｌの状態、第２の強誘電体キャパシタＣ１は、図４の点Ｐの状態になる。次に、図５に示すｔ０８のタイミングで、センスアンプ起動信号ＳＡＥを論理電圧”Ｈ“とし、第１のビット線ＢＬ０と第２のビット線ＢＬ１に読み出された電位差、すなわち図４に示すＶ１と、第３のビット線ＢＬ２と第４のビット線ＢＬ３に読み出された電位差、すなわち図４に示すＶ０をそれぞれセンスアンプＳＡで増幅し、第３の強誘電体キャパシタＣ２から“１”を、第４の強誘電体キャパシタＣ３から“０”を読み出す。このとき、第３の強誘電体キャパシタＣ２は、図４の点Ｊの状態から点Ｉの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｇの状態のままである。
【００７４】
一方、図５に示すｔ０６のタイミングで、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”に、ｔ０８のタイミングで、第１のリファレンスセルリセット回路起動信号ＸＲＤＩＮ２を論理電圧“Ｌ”に、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｌ”に、リファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”とすると、第１の強誘電体キャパシタＣ０は、図４の点Ｌの状態から点Ｋを経由して点Ｉの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｐの状態のままである。
【００７５】
また、図５に示すｔ０９のタイミングで、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”にすると、第１，第３の強誘電体キャパシタＣ０，Ｃ２は、図４の点Ｉの状態から点Ａの状態に、第２，第４の強誘電体キャパシタＣ１，Ｃ３は、点Ｇの状態から点Ｄの状態になる。
【００７６】
その後、図５に示すｔ１０のタイミングでセルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”にすると、第１，第３の強誘電体キャパシタＣ０，Ｃ２は、図４の点Ａの状態から点Ｉの状態に、第２，第４の強誘電体キャパシタＣ１，Ｃ３は、点Ｄの状態から点Ｇの状態になる。
【００７７】
次に、図５に示すｔ１１のタイミングでセンスアンプ起動信号ＳＡＥを論理電圧“Ｌ”に、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にすると、第３の強誘電体キャパシタＣ２は、図４の点Ｉの状態から点Ａの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｇの状態のままである。また、第１，第２のストレージノードＳＴ０，ＳＴ１から電荷が引き抜かれず、電荷がそのまま残る。
【００７８】
そして、図５に示すｔ１２のタイミングで、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”にして第５のＭＯＳトランジスタＴ４をオフし、第３のリファレンスセルリセット回路起動信号ＲＤＩＮ４を論理電圧“Ｈ”にして第７のＭＯＳトランジスタＴ６をオンし、図５に示すｔ１３のタイミングで第１のリファレンスセルリセット回路起動信号ＸＲＦＤＩＮ２を論理電圧“Ｈ”にして第６のＭＯＳトランジスタＴ５をオンし、第３のリファレンスセルリセット回路起動信号ＲＦＤＩＮ４を論理電圧“Ｌ”にして第７のＭＯＳトランジスタＴ６をオフすると、第１の強誘電体キャパシタＣ０は、図４の点Ｉの状態から点Ａの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｇの状態のままである。
【００７９】
このように本発明の（実施の形態２）によれば、データの読み出し動作において、図５に示すｔ１１のタイミングで、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にすることで、第１，第２のストレージノードＳＴ０，ＳＴ１と第３，第４のストレージノードＳＴ２，ＳＴ３から電荷が引き抜かれず、電荷がそのまま残る。そのため、ｔ０２のタイミングで、ワード線ＷＬとリファレンスワード線ＲＷＬを論理電圧“Ｈ”にすると、残っている電荷に応じた電圧が第１から第４のビット線に現れる。前記読み出し動作を実施することで、強誘電体キャパシタを使用しない揮発性の読み出し動作を実施することができる。
【００８０】
但し、この（実施の形態２）では図５に示すｔ０２のタイミングで、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰが論理電圧“Ｌ”で、ワード線ＷＬとリファレンスワード線ＲＷＬを論理電圧“Ｈ”とするため、第１から第４のビット線に現れた電圧が第１から第４の強誘電体キャパシタＣ０からＣ３に印加される。そのため、“０”データが書き込まれている第２，第４の強誘電体キャパシタＣ１，Ｃ３には負電圧が印加され、すなわち、図４の点Ｇの状態から点Ｈを経由して点Ｐの状態になり、分極電荷量が減少してデータ保持特性が悪化する。
【００８１】
（実施の形態３）
図６は本発明の（実施の形態３）の強誘電体記憶装置の動作タイミング図を示し、図３に示す（実施の形態１）の動作タイミング図とは、ワード線ＷＬとセルプレート線ＣＰとリファレンスワード線ＲＷＬならびに第１／第２のストレージノードＳＴ０／ＳＴ１の一部が異なっている。強誘電体記憶装置の回路構成は図１に示す（実施の形態１）と同じである。
【００８２】
図６の動作タイミング図を図４のヒステリシス特性図を参照して説明する。
図４において、横軸は強誘電体キャパシタに印加される電圧、縦軸はその時の電荷を示している。図４のように、強誘電キャパシタでは電圧が０の時でも点Ａ、点Ｇのように残留分極が生じる。これを利用して不揮発性のデータとし、強誘電体記憶装置を実現している。メモリセルキャパシタは、メモリセルのデータが“１”である場合には図４の点Ａの状態で、メモリセルのデータが“０”である場合には図４の点Ｇの状態である。
【００８３】
図６において、ＷＬはワード線、ＣＰはセルプレート線、ＲＥＱはリファレンスレベルイコライズ起動信号、ＲＷＬはリファレンスワード線、ＲＣＰはリファレンスセルプレート線、ＳＡＥはセンスアンプ起動信号、ＢＬ０は第１のビット線、ＢＬ１は第２のビット線、ＢＬ２は第３のビット線、ＢＬ３は第４のビット線、ＲＳＴはリファレンスセルリセット起動信号、ＸＲＤＩＮ２は第１のリファレンスセルリセット回路起動信号、ＸＲＤＩＮ３は第２のリファレンスセルリセット回路起動信号、ＲＤＩＮ４は第３のリファレンスセルリセット回路起動信号、ＳＴ０は第１のストレージノードまたは第１の強誘電体キャパシタの第１の電極、ＳＴ１は第２のストレージノードまたは第２の強誘電体キャパシタの第１の電極である。
【００８４】
ここで、図１における第１の強誘電体キャパシタＣ０，第２の強誘電体キャパシタＣ１をリファレンスセル内のキャパシタ、第３の強誘電体キャパシタＣ２，第４の強誘電体キャパシタＣ３を通常のメモリセル内のキャパシタとする。第１の強誘電体キャパシタＣ０に“１”を、第２の強誘電体キャパシタＣ１に“０”を、第３の強誘電体キャパシタＣ２に“１”を、第４の強誘電体キャパシタＣ３に“０”が書き込まれた状態で、第３，第４の強誘電体キャパシタそれぞれからデータを読み出す場合、初期状態として、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスレベルイコライズ起動信号ＲＥＱ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、センスアンプ起動信号ＳＡＥ、第１のビット線ＢＬ０、第２のビット線ＢＬ１、第３のビット線ＢＬ２及び第４のビット線ＢＬ３、リファレンスセルリセット起動信号ＲＳＴ、第３のリファレンスセルリセット回路起動信号ＲＤＩＮ４、第１のストレージノードＳＴ０、第２のストレージノードＳＴ１を論理電圧“Ｌ”、第１のリファレンスセルリセット回路起動信号ＸＲＤＩＮ２、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”とする。
【００８５】
まず、図６に示すｔ０１のタイミングで、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｈ”、ｔ０２のタイミングで、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”、ｔ０３のタイミングで、ワード線ＷＬ、リファレンスワード線ＲＷＬを論理電圧“Ｈ”とする。これによって、図１における第１のＭＯＳトランジスタＴ０、第２のＭＯＳトランジスタＴ１、第３のＭＯＳトランジスタＴ２及び第４のＭＯＳトランジスタＴ３がオンし、第１の強誘電体キャパシタＣ０、第２の強誘電体キャパシタＣ１、第３の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ３には電圧が印加され、第８のＭＯＳトランジスタＴ７がオンし、第１のビット線ＢＬ０と第３のビット線ＢＬ２が導通される。このとき、第３の強誘電体キャパシタＣ２には“１”が書き込まれているので、図４の点Ａの状態から点Ｂの状態になり、電荷Ｑ１が第２のビット線ＢＬ１に読み出され、第４の強誘電体キャパシタＣ３には、０”が書き込まれているので、図４の点Ｇの状態から点Ｅの状態になり、電荷Ｑ０が第４のビット線ＢＬ３に読み出される。一方、第１の強誘電体キャパシタＣ０には“１”が書き込まれているので、図４の点Ａの状態から点Ｃの状態になり、第２の強誘電体キャパシタＣ１には“０”が書き込まれているので、図４の点Ｇの状態から点Ｆの状態になり、電荷ＱＲが第１及び第３のビット線ＢＬ０，ＢＬ２に読み出される。
【００８６】
次に、図６に示すｔ０４のタイミングで、セルプレート線ＣＰ、リファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”とする。このとき、第３の強誘電体キャパシタＣ２は、図４の点Ｂの状態から点Ｊの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｅの状態から点Ｇの状態に、第１の強誘電体キャパシタＣ０は、図４の点Ｃの状態から点Ｋの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｆの状態から点Ｈの状態になる。
【００８７】
その後、図６に示すｔ０５のタイミングで、リファレンスワード線ＲＷＬを論理電圧“Ｌ”にすると、第１の強誘電体キャパシタＣ０は、図４の点Ｌの状態、第２の強誘電体キャパシタＣ１は、図４の点Ｐの状態になる。次に、図６に示すｔ０８のタイミングで、センスアンプ起動信号ＳＡＥを論理電圧”Ｈ“とし、第１のビット線ＢＬ０と第２のビット線ＢＬ１に読み出された電位差、すなわち図４に示すＶ１と、第３のビット線ＢＬ２と第４のビット線ＢＬ３に読み出された電位差、すなわち図４に示すＶ０をそれぞれセンスアンプＳＡで増幅し、第３の強誘電体キャパシタＣ２から“１”を、第４の強誘電体キャパシタＣ３から“０”を読み出す。このとき、第３の強誘電体キャパシタＣ２は、図４の点Ｊの状態から点Ｉの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｇの状態のままである。
【００８８】
一方、図６に示すｔ０６のタイミングで、リファレンスレベルイコライズ起動信号ＲＥＱを論理電圧“Ｌ”に、ｔ０８のタイミングで、第１のリファレンスセルリセット回路起動信号ＸＲＤＩＮ２を論理電圧“Ｌ”に、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｌ”に、リファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｈ”とすると、第１の強誘電体キャパシタＣ０は、図４の点Ｌの状態から点Ｋを経由して点Ｉの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｐの状態のままである。
【００８９】
また、図６に示すｔ０９のタイミングで、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”にすると、第１，第３の強誘電体キャパシタＣ０，Ｃ２は、図４の点Ｉの状態から点Ａの状態に、第２，第４の強誘電体キャパシタＣ１，Ｃ３は、点Ｇの状態から点Ｄの状態になる。
【００９０】
その後、図６に示すｔ１０のタイミングでセルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｌ”にすると、第１，第３の強誘電体キャパシタＣ０，Ｃ２は、図４の点Ａの状態から点Ｉの状態に、第２，第４の強誘電体キャパシタＣ１，Ｃ３は、点Ｄの状態から点Ｇの状態になる。
【００９１】
次に、図６に示すｔ１１のタイミングでセンスアンプ起動信号ＳＡＥを論理電圧“Ｌ”に、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にすると、第３の強誘電体キャパシタＣ２は、図４の点Ｉの状態から点Ａの状態に、第４の強誘電体キャパシタＣ３は、図４の点Ｇの状態のままである。また、第１，第２のストレージノードＳＴ０，ＳＴ１から電荷が引き抜かれず、電荷がそのまま残る。
【００９２】
そして、図６に示すｔ１２のタイミングで、第２のリファレンスセルリセット回路起動信号ＸＲＤＩＮ３を論理電圧“Ｈ”にして第５のＭＯＳトランジスタＴ４をオフし、第３のリファレンスセルリセット回路起動信号ＲＤＩＮ４を論理電圧“Ｈ”にして第７のＭＯＳトランジスタＴ６をオンし、図６に示すｔ１３のタイミングで第１のリファレンスセルリセット回路起動信号ＸＲＦＤＩＮ２を論理電圧“Ｈ”にして第６のＭＯＳトランジスタＴ５をオンし、第３のリファレンスセルリセット回路起動信号ＲＦＤＩＮ４を論理電圧“Ｌ”にして第７のＭＯＳトランジスタＴ６をオフすると、第１の強誘電体キャパシタＣ０は、図４の点Ｉの状態から点Ａの状態に、第２の強誘電体キャパシタＣ１は、図４の点Ｇの状態のままである。
【００９３】
この（実施の形態３）によれば、データの読み出し動作において、図６に示すｔ１１のタイミングで、ワード線ＷＬとリファレンスセルリセット起動信号ＲＳＴを論理電圧“Ｌ”にすることで、第１，第２のストレージノードＳＴ０，ＳＴ１と第３，第４のストレージノードＳＴ２，ＳＴ３から電荷が引き抜かれず、電荷がそのまま残る。そのため、ｔ０２のタイミングで、ワード線ＷＬとリファレンスワード線ＲＷＬを論理電圧“Ｈ”にすると、残っている電荷に応じた電圧が第１から第４のビット線に現れる。前記読み出し動作を実施することで、強誘電体キャパシタを使用しない読み出し動作を実施することができる。
【００９４】
また、（実施の形態３）では、図６に示すｔ０２のタイミングで、セルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを論理電圧“Ｈ”とし、ｔ０３のタイミングでワード線ＷＬとリファレンスワード線ＲＷＬを論理電圧“Ｈ”とするため、“０”データが書き込まれている第２，第４の強誘電体キャパシタＣ１，Ｃ３には負電圧が印加されることはなく、すなわち、分極電荷量が減少してデータ保持特性を悪化させることはない。
【００９５】
なお、上記の各実施の形態を組み合わせて実施することもできる。
【００９６】
【発明の効果】
以上のように本発明によれば、リファレンスセルの書き込みを高速・低ノイズ化し、高速・高信頼性を実現する強誘電体記憶装置を実現できるものである。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）から（実施の形態３）の強誘電体記憶装置の回路構成の詳細図
【図２】本発明の（実施の形態１）から（実施の形態３）の強誘電体記憶装置の回路構成の概略図
【図３】本発明の（実施の形態１）の強誘電体記憶装置の動作タイミング図
【図４】強誘電体記憶装置内のメモリセルキャパシタで使用する強誘電体のヒステリシス特性図
【図５】本発明の（実施の形態２）の強誘電体記憶装置の動作タイミング図
【図６】本発明の（実施の形態３）の強誘電体記憶装置の動作タイミング図
【図７】従来の強誘電体記憶装置の回路構成の詳細図
【図８】同従来例の動作タイミング図
【符号の説明】
ＲＭＣ０    第１のリファレンスセル
ＲＭＣ１    第２のリファレンスセル
ＲＭＣ２    第３のリファレンスセル
ＲＭＣ３    第４のリファレンスセル
ＭＣ０    第１のメモリセル
ＭＣ１    第２のメモリセル
ＭＣ２    第３のメモリセル
ＭＣ３    第４のメモリセル
ＲＳＴ０    第１のリファレンスセルリセット回路
ＲＳＴ１    第２のリファレンスセルリセット回路
Ｔ０    第１のＭＯＳトランジスタ
Ｔ１    第２のＭＯＳトランジスタ
Ｔ２    第３のＭＯＳトランジスタ
Ｔ３    第４のＭＯＳトランジスタ
Ｔ４    第５のＭＯＳトランジスタ
Ｔ５    第６のＭＯＳトランジスタ
Ｔ６    第７のＭＯＳトランジスタ
Ｔ７  第８のＭＯＳトランジスタ（第１のリファレンスレベルイコライズ回路）
Ｔ８    第９のＭＯＳトランジスタ
Ｔ９    第１０のＭＯＳトランジスタ
Ｔ１０    第１１のＭＯＳトランジスタ
Ｔ１１    第１２のＭＯＳトランジスタ
Ｔ１２    第１３のＭＯＳトランジスタ
Ｔ１３    第１４のＭＯＳトランジスタ
Ｔ１４    第１５のＭＯＳトランジスタ
Ｔ１５    第１６のＭＯＳトランジスタ
Ｔ１６    第１７のＭＯＳトランジスタ
Ｔ１７    第１８のＭＯＳトランジスタ（第２のリファレンスレベルイコライズ回路）
Ｔ１８    第１９のＭＯＳトランジスタ
Ｔ１９    第２０のＭＯＳトランジスタ
ＥＱ０    第１のリファレンスレベルイコライズ回路
ＥＱ１    第２のリファレンスレベルイコライズ回路
Ｃ０    第１の強誘電体キャパシタ
Ｃ１    第２の強誘電体キャパシタ
Ｃ２    第３の強誘電体キャパシタ
Ｃ３    第４の強誘電体キャパシタ
Ｃ４    第５の強誘電体キャパシタ
Ｃ５    第６の強誘電体キャパシタ
Ｃ６    第７の強誘電体キャパシタ
Ｃ７    第８の強誘電体キャパシタ
ＳＴ０    第１のストレージノード
ＳＴ１    第２のストレージノード
ＳＴ２    第３のストレージノード
ＳＴ３    第４のストレージノード
ＳＴ４    第５のストレージノード
ＳＴ５    第６のストレージノード
ＳＴ６    第７のストレージノード
ＳＴ７    第８のストレージノード
ＳＡ    センスアンプ
ＲＦＤＲ０    第１のリファレンスセルリセットドライバー
ＲＦＤＲ１    第２のリファレンスセルリセットドライバー
ＰＥＲＩ    周辺回路
ＢＬ０    第１のビット線
ＢＬ１    第２のビット線
ＢＬ２    第３のビット線
ＢＬ３    第４のビット線
ＢＬ４    第５のビット線
ＢＬ５    第６のビット線
ＢＬ６    第７のビット線
ＢＬ７    第８のビット線
ＷＬ    ワード線
ＣＰ    セルプレート線
ＳＡＥ    センスアンプ起動信号
ＲＷＬ    リファレンスワード線
ＲＣＰ    リファレンスセルプレート線
ＲＥＱ    リファレンスレベルイコライズ起動信号
ＲＳＴ    リファレンスセルリセット起動信号
ＲＤＩＮ    リファレンスセルリセットドライバーの出力
ＸＲＤＩＮ    リファレンスセルリセットドライバー起動信号
ＸＲＤＩＮ２    第１のリファレンスセルリセット回路起動信号
ＸＲＤＩＮ３    第２のリファレンスセルリセット回路起動信号
ＲＤＩＮ４    第３のリファレンスセルリセット回路起動信号
ＲＦＤ０    第１のリファレンスセルリセット回路の出力
ＲＦＤ１    第２のリファレンスセルリセット回路の出力
【図１】
2004227663.tif 000003
【図２】
2004227663.tif 000004
【図３】
2004227663.tif 000005
【図４】
2004227663.tif 000006
【図５】
2004227663.tif 000007
【図６】
2004227663.tif 000008
【図７】
2004227663.tif 000009
【図８】
2004227663.tif 000010