(57)【要約】【課題】複数の入力パスと複数の出力パスの間に複数のＦＩＦＯメモリを動的に割り当てることができる半導体装置を提供する。【解決手段】この半導体装置は、受信したデータをそれぞれ格納し、格納した順序でそれぞれ出力する第１〜第３ＦＩＦＯメモリ１１〜１３と、第１〜第３データ入力パス６１〜６３を第１〜第３ＦＩＦＯメモリ１１〜１３に動的に割り当て、第１〜第３ＦＩＦＯメモリ１１〜１３を第１〜第３データ出力パス７１〜７３に動的に割り当てるマッピングユニット２０とを具備する。【選択図】　図１
2004110864.tif 000002
【特許請求の範囲】
【請求項１】
受信したデータをそれぞれ格納し、格納した順序でそれぞれ出力するＫ個（Ｋは、自然数）のＦＩＦＯメモリ部と、
Ｌ個（Ｌは、Ｋ以下の自然数）の入力パスを前記Ｋ個のＦＩＦＯメモリ部に動的に割り当て、前記Ｋ個のＦＩＦＯメモリ部をＬ個の出力パスに動的に割り当てるマッピングユニット部と、
を具備する半導体装置。
【請求項２】
前記マッピングユニット部が、ＬがＫよりも小さいときに、１個の前記入力パスを複数個の前記ＦＩＦＯメモリ部に同時に割り当て、複数個の前記ＦＩＦＯメモリ部を１個の前記出力パスに同時に割り当てることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記マッピングユニット部が、前記Ｌ個の入力パスを前記Ｋ個のＦＩＦＯメモリ部に割り当てる第１信号分配部と、前記Ｋ個のＦＩＦＯメモリ部を前記Ｌ個の出力パスに割り当てる第２信号分配部と、前記Ｌ個の入力パスの前記Ｋ個のＦＩＦＯメモリ部への割り当てを制御するとともに、前記Ｋ個のＦＩＦＯメモリ部の前記Ｌ個の出力パスへの割り当てを制御する制御部とを具備することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記制御部が、ＣＰＵのアドレス空間にマッピングされており、前記ＣＰＵからの指示に応じて、前記第１及び第２の信号分配部を制御することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１信号分配部が、Ｋ個の入力セレクタを具備し、第Ｍ番目（Ｍは、Ｋ以下の自然数）の前記入力セレクタが、前記制御部が出力する制御信号に応じて、前記Ｌ個の入力パスのいずれかを選択して第Ｍ番目の前記ＦＩＦＯメモリ部に割り当てることを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記第２信号分配部が、Ｋ個の入出力セレクタを具備し、第Ｍ番目（Ｍは、Ｋ以下の自然数）の前記入出力セレクタが、前記制御部の指示に応じて、前記Ｌ個の出力パスのいずれかを選択し、第Ｍ番目の前記ＦＩＦＯメモリ部を、選択した出力パスに割り当てることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記Ｌ個の入力パスの各々が、前記ＦＩＦＯメモリ部に格納させるための入力データ、前記入力データがイネーブル状態であることを表すライトイネーブル信号、並びに、前記ＦＩＦＯメモリ部に対して前記入力データ又は前記ライトイネーブル信号を受信するタイミングを指示する入力同期クロック信号を伝送し、前記Ｌ個の出力パスの各々が、前記ＦＩＦＯメモリ部が出力する出力データ、前記ＦＩＦＯメモリ部に対して前記出力データをイネーブル状態とすることを要求するリードイネーブル信号、並びに、前記ＦＩＦＯメモリ部に対して前記出力データを出力するタイミング又は前記リードイネーブル信号を受信するタイミングを指示する出力同期クロック信号を伝送することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
第Ｎ番目（Ｎは、Ｋ以下の自然数）の前記入出力セレクタが、前記制御部の指示に応じて、前記Ｌ個の出力パスのいずれかを選択し、選択した出力パスを介して伝送される前記出力同期クロック信号及び前記リードイネーブル信号を受信して第Ｎ番目の前記ＦＩＦＯメモリ部に出力する第１のセレクタと、前記制御部の指示に応じて、前記Ｌ個の出力パスのいずれかを選択し、第Ｎ番目の前記ＦＩＦＯメモリ部が出力する出力データを受信して、選択した出力パスに出力する出力セレクタとを具備することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記Ｋ個のＦＩＦＯメモリ部が、Ｉビット幅（Ｉは、自然数）をそれぞれ有し、前記Ｌ個の入力パスによって伝送される入力データ及び前記Ｌ個の出力パスによって伝送される出力データが、それぞれＩビット幅であることを特徴とする請求項７又は８記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受信したデータを格納し、格納した順序で出力するＦＩＦＯメモリを有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、種々の装置において、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）メモリが用いられている。図８は、ＦＩＦＯメモリを用いたパーソナルコンピュータの構成を示す図である。図８に示すように、パーソナルコンピュータ８０は、ＣＰＵ８１と、メモリ８２と、ノースブリッジ８３と、グラフィックボード８４と、サウスブリッジ８５と、ＰＣＩボード８６、８７と、ＨＤＤ８８と、ＣＤ−ＲＯＭドライブ８９とを具備する。
サウスブリッジ８５は、ＦＩＦＯメモリ９０、９１、９３、９５、９７と、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）インタフェース部９２と、シリアルインタフェース部９４と、ＰＣＩインタフェース部９６と、ＩＤＥインタフェース部９８とを含む。
【０００３】
ＦＩＦＯメモリ９０は、ノースブリッジ８３から受信したデータを格納し、格納したデータを格納した順序でＦＩＦＯメモリ９１、９３、９５、９７に出力する。また、ＦＩＦＯメモリ９０は、ＦＩＦＯメモリ９１、９３、９５、９７から受信したデータを格納し、格納したデータを格納した順序でノースブリッジ８３に出力する。
ＦＩＦＯメモリ９１は、ＦＩＦＯメモリ９０から受信したデータを格納し、格納したデータを格納した順序でＵＳＢインタフェース部９２を介して外部機器に出力する。また、ＦＩＦＯメモリ９１は、ＵＳＢインタフェース部９２を介して外部機器から受信したデータを格納し、格納したデータを格納した順序でＦＩＦＯメモリ９０に出力する。
【０００４】
ＦＩＦＯメモリ９３は、ＦＩＦＯメモリ９０から受信したデータを格納し、格納したデータを格納した順序でシリアルインタフェース部９４を介して外部機器に出力する。また、ＦＩＦＯメモリ９３は、シリアルインタフェース部９４を介して外部機器から受信したデータを格納し、格納したデータを格納した順序でＦＩＦＯメモリ９０に出力する。
ＦＩＦＯメモリ９５は、ＦＩＦＯメモリ９０から受信したデータを格納し、格納したデータを格納した順序でＰＣＩインタフェース部９６を介してＰＣＩボード８６、８７に出力する。また、ＦＩＦＯメモリ９５は、ＰＣＩインタフェース部９６を介してＰＣＩボード８６、８７から受信したデータを格納し、格納したデータを格納した順序でＦＩＦＯメモリ９０に出力する。
ＦＩＦＯメモリ９７は、ＦＩＦＯメモリ９０から受信したデータを格納し、格納したデータを格納した順序でＩＤＥインタフェース部９８を介してＨＤＤ８８、ＣＤ−ＲＯＭドライブ８９に出力する。また、ＦＩＦＯメモリ９７は、ＩＤＥインタフェース部９８を介してＨＤＤ８８、ＣＤ−ＲＯＭドライブ８９から受信したデータを格納し、格納したデータを格納した順序でＦＩＦＯメモリ９０に出力する。
【０００５】
図８に示すように、５個のＦＩＦＯメモリ９０、９１、９３、９５、９７を用いる場合には、ＦＩＦＯメモリ９０、９１、９３、９５、９７のデータ格納容量を設計段階でそれぞれ決定する必要があった。
しかしながら、パーソナルコンピュータ８０の運用状況によっては、ＦＩＦＯメモリ９０のデータ格納容量が不足する一方、ＦＩＦＯメモリ９１のデータ格納容量が余る場合があった。このような場合であっても、ＦＩＦＯメモリ９０、９１は独立した回路として設計されているため、ＦＩＦＯメモリ９１の余っているデータ格納領域をＦＩＦＯメモリ９０に転用することはできなかった。
【０００６】
ところで、日本国特許出願公開（特開）平７−２８２５７６号公報（以下、「文献１」ともいう）には、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ　ｍｅｍｏｒｙ）であって、シーケンシャルに接続された複数のモジュールを有し、モジュールは、制御部と、データを記憶するメモリ部とを有し、各モジュールの制御部は、セットされているときに、対応するメモリ部へのデータを書き込みを可能とする書き込みポインタを出力する第１のフリップフロップと、セットされているときに、対応するメモリ部よりのデータの読みだしを可能とする読みだしポインタを出力する第２のフリップフロップと、ＦＩＦＯが満杯であることを示す第１のフラグを出力する第３のフリップフロップと、ＦＩＦＯが空であることを示す第２のフラグを出力する第４のフリップフロップとを有し、各モジュールの各第１のフリップフロップは、データが各モジュールのメモリ部にシーケンシャルに書き込まれるよう、各モジュールの書き込みポインタがシーケンシャルにセットされるように、リング状に接続され、各モジュールの各第２のフリップフロップは、データが各モジュールのメモリ部よりシーケンシャルに読みだされるよう、各モジュールの読みだしポインタがシーケンシャルにセットされるように、リング状に接続されていることを特徴とするＦＩＦＯが掲載されている。
【０００７】
文献１に掲載されたＦＩＦＯは、制御部とメモリ部とをそれぞれ有する複数のモジュールをシーケンシャルに接続することにより、任意サイズのＦＩＦＯを形成するものであるが、複数の入力パスと複数の出力パスの間に複数のＦＩＦＯメモリを動的に割り当てるものではない。
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、複数の入力パスと複数の出力パスの間に複数のＦＩＦＯメモリを動的に割り当てることができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、受信したデータをそれぞれ格納し、格納した順序でそれぞれ出力するＫ個（Ｋは、自然数）のＦＩＦＯメモリ部と、Ｌ個（Ｌは、Ｋ以下の自然数）の入力パスをＫ個のＦＩＦＯメモリ部に動的に割り当て、Ｋ個のＦＩＦＯメモリ部をＬ個の出力パスに動的に割り当てるマッピングユニット部とを具備する。
【００１０】
ここで、マッピングユニット部が、ＬがＫよりも小さいときに、１個の入力パスを複数個のＦＩＦＯメモリ部に同時に割り当て、複数個のＦＩＦＯメモリ部を１個の出力パスに同時に割り当てることとしても良い。
【００１１】
また、マッピングユニット部が、Ｌ個の入力パスをＫ個のＦＩＦＯメモリ部に割り当てる第１信号分配部と、Ｋ個のＦＩＦＯメモリ部をＬ個の出力パスに割り当てる第２信号分配部と、Ｌ個の入力パスのＫ個のＦＩＦＯメモリ部への割り当てを制御するとともに、Ｋ個のＦＩＦＯメモリ部のＬ個の出力パスへの割り当てを制御する制御部とを具備することとしても良い。さらに、制御部が、ＣＰＵのアドレス空間にマッピングされており、ＣＰＵからの指示に応じて、第１及び第２の信号分配部を制御することとしても良い。
【００１２】
また、第１信号分配部が、Ｋ個の入力セレクタを具備し、第Ｍ番目（Ｍは、Ｋ以下の自然数）の入力セレクタが、制御部が出力する制御信号に応じて、Ｌ個の入力パスのいずれかを選択して第Ｍ番目のＦＩＦＯメモリ部に割り当てることとしても良いし、第２信号分配部が、Ｋ個の入出力セレクタを具備し、第Ｍ番目（Ｍは、Ｋ以下の自然数）の入出力セレクタが、制御部の指示に応じて、Ｌ個の出力パスのいずれかを選択し、第Ｍ番目のＦＩＦＯメモリ部を、選択した出力パスに割り当てることとしても良い。
【００１３】
また、Ｌ個の入力パスの各々が、ＦＩＦＯメモリ部に格納させるための入力データ、入力データがイネーブル状態であることを表すライトイネーブル信号、並びに、ＦＩＦＯメモリ部に対して入力データ又はライトイネーブル信号を受信するタイミングを指示する入力同期クロック信号を伝送し、Ｌ個の出力パスの各々が、ＦＩＦＯメモリ部が出力する出力データ、ＦＩＦＯメモリ部に対して出力データをイネーブル状態とすることを要求するリードイネーブル信号、並びに、ＦＩＦＯメモリ部に対して出力データを出力するタイミング又はリードイネーブル信号を受信するタイミングを指示する出力同期クロック信号を伝送することとしても良い。
【００１４】
また、第Ｎ番目（Ｎは、Ｋ以下の自然数）の入出力セレクタが、制御部の指示に応じて、Ｌ個の出力パスのいずれかを選択し、選択した出力パスを介して伝送される出力同期クロック信号及びリードイネーブル信号を受信して第Ｎ番目のＦＩＦＯメモリ部に出力する第１のセレクタと、制御部の指示に応じて、Ｌ個の出力パスのいずれかを選択し、第Ｎ番目のＦＩＦＯメモリ部が出力する出力データを受信して、選択した出力パスに出力する出力セレクタとを具備することとしても良い。
【００１５】
Ｋ個のＦＩＦＯメモリ部が、Ｉビット幅（Ｉは、自然数）をそれぞれ有し、Ｌ個の入力パスによって伝送される入力データ及びＬ個の出力パスによって伝送される出力データが、それぞれＩビット幅であることとしても良い。
【００１６】
以上の構成によれば、複数の入力パスと複数の出力パスの間に複数のＦＩＦＯメモリを動的に割り当てることができる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の一実施形態に係る半導体装置の概要を示す図である。図１に示すように、この半導体装置１は、第１〜第３ＦＩＦＯメモリ１１〜１３と、マッピングユニット２０とを具備する。また、マッピングユニット２０は、第１信号分配部２１と、第２信号分配部２２と、制御部２３とを具備する。
【００１８】
第１〜第３ＦＩＦＯメモリ１１〜１３は、８ビット幅のデータを受信し、受信したデータを受信した順序で格納し、格納した８ビット幅のデータを格納した順序で出力するメモリである。なお、第１〜第３ＦＩＦＯメモリ１１〜１３は、８ビット幅のデータをそれぞれ３２個格納することができる。
制御部２３は、レジスタを有しており、このレジスタは、ＣＰＵのアドレス空間にマッピングされている。このレジスタには、ＣＰＵによって値が設定され、制御部２３は、レジスタに設定された値に応じて、第１信号分配部２１及び第２信号分配部２２を制御する。また、制御部２３には、第１〜第３入力同期クロック信号及び第１〜第３ライトイネーブル信号が第１〜第３データ入力パス６１〜６３を介して入力され、第１〜第３出力同期クロック信号及び第１〜第３リードイネーブル信号が第１〜第３データ出力パス７１〜７３を介して入力される。
【００１９】
第１信号分配部２１は、制御部２３から受信する制御信号に応じて、第１〜第３データ入力パス６１〜６３を介して受信する信号を第１〜第３ＦＩＦＯメモリ１１〜１３に分配する。なお、第１〜第３データ入力パス６１〜６３は、８ビット幅の入力データ、入力同期クロック信号、及び、ライトイネーブル信号を、外部回路から第１信号分配部２１に、それぞれ伝送する。
第２信号分配部２２は、制御部２３から受信する制御信号に応じて、第１〜第３データ出力パス７１〜７３を介して受信する信号を第１〜第３ＦＩＦＯメモリ１１〜１３に分配し、第１〜第３ＦＩＦＯメモリ１１〜１３にそれぞれ格納されているデータを第１〜第３データ出力パス７１〜７３を介して送信する。なお、第１〜第３データ出力パス７１〜７３は、出力同期クロック信号及びリードイネーブル信号を外部回路から第２信号分配部２２にそれぞれ伝送し、８ビット幅の出力データを第２信号分配部２２から外部回路にそれぞれ伝送する。
【００２０】
図２は、第１ＦＩＦＯメモリ１１の入出力信号を示す図である。図２に示すように、第１ＦＩＦＯメモリ１１には、第１〜第３データ入力パス６１〜６３の中から第１信号分配部２１によって選択されたデータ入力パスを介して伝送される入力データ、入力同期クロック信号、及び、ライトイネーブル信号が入力される。第１ＦＩＦＯメモリ１１は、入力同期クロック信号に同期してライトイネーブル信号を受信し、ライトイネーブル信号がアクティブになったときに、入力同期クロック信号に同期して入力データを受信し、格納する。
また、第１ＦＩＦＯメモリ１１には、第１〜第３データ出力パス７１〜７３の中から第２信号分配部２２によって選択されたデータ出力パスを介して伝送される出力同期クロック信号及びリードイネーブル信号が入力される。第１ＦＩＦＯメモリ１１は、出力同期クロック信号に同期してリードイネーブル信号を受信し、リードイネーブル信号がアクティブになったときに、出力同期クロック信号に同期して、格納しているデータを格納した順序で第２信号分配部２２に出力する。
【００２１】
第１ＦＩＦＯメモリ１１は、データを１つも格納していないときに、第１ＦＩＦＯメモリエンプティ信号を制御部２３に出力し、データをフルに格納しているときに、第１ＦＩＦＯメモリフル信号を制御部２３に出力する。制御部２３は、図１に示すように、第１ＦＩＦＯメモリエンプティ信号及び第１ＦＩＦＯメモリフル信号を外部回路に出力する。
なお、第２〜第３ＦＩＦＯメモリ１２〜１３の入出力信号も、図２に示す第１ＦＩＦＯメモリ１１の入出力信号と同様である。
【００２２】
図３は、第１信号分配部２１の内部構成を示す図である。図３に示すように、第１信号分配部２１は、第１〜第３入力セレクタ３１〜３３を具備する。第１〜第３入力セレクタ３１〜３３には、第１〜第３データ入力パス６１〜６３を介して、第１〜第３入力データ、第１〜第３入力同期クロック、及び、第１〜第３ライトイネーブル信号がそれぞれ入力される。第１〜第３入力セレクタ３１〜３３は、制御部２３からの制御信号に応じて、第１〜第３データ入力パス６１〜６３の中の１つのデータ入力パスをそれぞれ選択し、選択したデータ入力パスを介して入力される入力データ、入力同期クロック、及び、ライトイネーブル信号を第１〜第３ＦＩＦＯメモリ１１〜１３にそれぞれ出力する。
【００２３】
図４は、第２信号分配部２２の内部構成を示す図である。図４に示すように、第２信号分配部２２は、第１〜第３入出力セレクタ４１〜４３を具備する。第１〜第３入出力セレクタ４１〜４３には、第１〜第３データ出力パス７１〜７３を介して、第１〜第３出力同期クロック及び第１〜第３リードイネーブル信号がそれぞれ入力される。第１〜第３入出力セレクタ４１〜４３は、制御部２３からの制御信号に応じて、第１〜第３データ出力パス７１〜７３の中の１つのデータ入力パスをそれぞれ選択し、選択したデータ入力パスを介して入力される入力同期クロック及びリードイネーブル信号を第１〜第３ＦＩＦＯメモリ１１〜１３にそれぞれ出力する。
また、第１〜第３入出力セレクタ４１〜４３は、第１〜第３ＦＩＦＯメモリ１１〜１３から出力データをそれぞれ受信する。そして、第１〜第３入出力セレクタ４１〜４３は、制御部２３からの制御信号に応じて第１〜第３データ出力パス７１〜７３の中の１つのデータ出力パスを選択し、第１〜第３ＦＩＦＯメモリ１１〜１３から受信したデータを選択したデータ出力パスに出力する。
【００２４】
図５は、第１入出力セレクタ４１の内部構成を示す図である。図５に示すように、第１入出力セレクタ４１は、出力セレクタ５１と、入力セレクタ５２とを具備する。
入力セレクタ５２は、制御部２３からの制御信号に応じて、第１〜第３データ出力パス７１〜７３の中から１つのデータ出力パスを選択し、選択したデータ出力パスを介して受信した出力同期クロック信号及びリードイネーブル信号を第１ＦＩＦＯメモリ１１に出力する。
【００２５】
出力セレクタ５１は、制御部２３からの制御信号に応じて、第１〜第３ＦＩＦＯメモリ１１〜１３がそれぞれ出力する３つの出力データの中から１つの出力データを選択して、第１データ出力パス７１に出力する。
なお、第２〜第３入出力セレクタ４２〜４３の内部構成も、図５に示す第１入出力セレクタ４１の内部構成と同様である。
【００２６】
上記のような構成とした半導体装置１によれば、第１データ入力パス６１を介して入力される入力データを、第１ＦＩＦＯメモリ１１に格納し、第１ＦＩＦＯメモリ１１に格納されているデータを、格納された順序で第１データ出力パス７１に出力し、第２データ入力パス６２を介して入力される入力データを、第２ＦＩＦＯメモリ１２に格納し、第２ＦＩＦＯメモリ１２に格納されているデータを、格納された順序で第２データ出力パス７２に出力し、第３データ入力パス６３を介して入力される入力データを、第３ＦＩＦＯメモリ１３に格納し、第３ＦＩＦＯメモリ１３に格納されているデータを、格納された順序で第３データ出力パス７３に出力することができる。すなわち、３つのデータパスのそれぞれに対し、８ビット幅×３２データの３つのＦＩＦＯメモリを割り当てることができる。
【００２７】
また、図６に示すように、第１データ入力パス６１及び第３データ入力パス６３を介して信号を受信し、第１データ入力パス６１及び第１データ出力パス７１に対して第１、第２ＦＩＦＯメモリ１１、１２を８ビット幅×６４データのＦＩＦＯメモリとして割り当て、第３データ入力パス６３及び第３データ出力パス７３に対して第３ＦＩＦＯメモリ１３を８ビット幅×３２データのＦＩＦＯメモリとして割り当てることもできる。このとき、制御部２３は、第１入力セレクタ３１に対して第１データ入力パス６１を選択するように指示し、第１ＦＩＦＯメモリ１１から第１ＦＩＦＯメモリフル信号を受信すると、第２入力セレクタ３２に対して第１データ入力パス６１を選択するように指示する。また、制御部２３は、第１入出力セレクタ４１に対して第１ＦＩＦＯメモリ１１から受信したデータを選択して第１データ出力パス７１に出力するように指示し、第１ＦＩＦＯメモリ１１から第１ＦＩＦＯメモリエンプティ信号を受信すると、第１入力セレクタ３１に対して第２ＦＩＦＯメモリ１２から受信したデータを選択して第１データ出力パス７１に出力するように指示する。
【００２８】
なお、ＣＰＵが、制御部２３内のレジスタの値を書き換えることにより、図１に示すような３つのデータパスのそれぞれに対する８ビット幅×３２データの３つのＦＩＦＯメモリの割り当てと、図６に示すような１つのデータパスに対する８ビット幅×６４データのＦＩＦＯメモリの割り当て及び１つのデータパスに対する８ビット幅×３２データのＦＩＦＯメモリの割り当てとを、動的に変更することができる。
【００２９】
また、図７に示すように、第１、第２データ入力パス６１、６２を１つのデータ入力パス６４とみなし、第１、第２データ出力パス７１、７２を１つのデータ出力パス７４とみなすことにより、第１、第２ＦＩＦＯメモリ１１、１２を１６ビット幅×３２データのＦＩＦＯメモリとみなすことができる。
【００３０】
【発明の効果】
以上述べた様に、本発明によれば、複数の入力パスと複数の出力パスの間に複数のＦＩＦＯメモリを動的に割り当てることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の概要を示す図である。
【図２】図１の第１ＦＩＦＯメモリの入出力信号を示す図である。
【図３】図１の第１信号分配部の内部構成を示す図である。
【図４】図１の第２信号分配部の内部構成を示す図である。
【図５】図４の第１入出力セレクタの内部構成を示す図である。
【図６】本発明の一実施形態に係る半導体装置のデータパスの割り当てを変更した様子を示す図である。
【図７】本発明の一実施形態に係る半導体装置のデータパスの割り当てを変更した様子を示す図である。
【図８】ＦＩＦＯメモリを用いた従来のパーソナルコンピュータの構成を示す図である。
【符号の説明】
１　半導体装置
１１　第１ＦＩＦＯメモリ
１２　第２ＦＩＦＯメモリ
１３　第３ＦＩＦＯメモリ
２０　マッピングユニット
２１　第１信号分配部
２２　第２信号分配部
３１　第１入力セレクタ
３２　第２入力セレクタ
３３　第３入力セレクタ
４１　第１入出力セレクタ
４２　第２入出力セレクタ
４３　第３入出力セレクタ
５１　出力セレクタ
５２　入力セレクタ
８０　パーソナルコンピュータ
８１　ＣＰＵ
８２　メモリ
８３　ノースブリッジ
８４　グラフィックボード
８５　サウスブリッジ
８６、８７　ＰＣＩボード
８８　ＨＤＤ
８９　ＣＤ−ＲＯＭドライブ
９０、９１、９３、９５、９７　ＦＩＦＯメモリ
【図１】
2004110864.tif 000003
【図２】
2004110864.tif 000004
【図３】
2004110864.tif 000005
【図４】
2004110864.tif 000006
【図５】
2004110864.tif 000007
【図６】
2004110864.tif 000008
【図７】
2004110864.tif 000009
【図８】
2004110864.tif 000010