(57)【要約】【課題】複数のストローブのそれぞれのタイミングが精度よく調整されたマルチストローブを生成する。【解決手段】複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置であって、基準クロックを分周したシフトクロックを、ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成するストローブ発生部と、シフトクロックに基づいて、ストローブ発生部がストローブのそれぞれを生成するタイミングを調整する調整部とを備えることを特徴とするマルチストローブ生成装置を提供する。【選択図】　図３
2004127455.tif 000002
【特許請求の範囲】
【請求項１】
複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置であって、
基準クロックを分周したシフトクロックを、前記ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、
前記基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、前記マルチストローブを生成するストローブ発生部と、
前記シフトクロックに基づいて、前記ストローブ発生部が前記ストローブのそれぞれを生成するタイミングを調整する調整部と
を備えることを特徴とするマルチストローブ生成装置。
【請求項２】
前記調整部は、前記ストローブ発生部が生成する前記マルチストローブのうち、前記シフトクロックの値の変化点を検出した前記マルチストローブの、それぞれの前記ストローブにおける前記シフトクロックの値に基づいて、前記ストローブのそれぞれのタイミングを調整することを特徴とする請求項１に記載のマルチストローブ生成装置。
【請求項３】
前記シフトクロック生成部は、前記複数のストローブが生成されるべき複数のタイミングに応じて順次前記シフトクロックを生成し、
前記調整部は、前記複数のタイミングに応じて生成されたそれぞれの前記シフトクロックに基づいて、前記ストローブ発生部が、対応する前記ストローブを生成するタイミングを調整することを特徴とする請求項２に記載のマルチストローブ生成装置。
【請求項４】
前記ストローブ発生部は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれ前記ストローブとして順次出力する、縦続接続された複数の可変遅延回路を有し、
前記調整部は、それぞれの前記シフトクロックに基づいて、対応する前記可変遅延回路における遅延時間を順次調整することを特徴とする請求項３に記載のマルチストローブ生成装置。
【請求項５】
それぞれが前記可変遅延回路のいずれかに対応して設けられ、対応する前記可変遅延回路が出力した前記ストローブのタイミングと、前記シフトクロックのタイミングとを比較する複数の比較器を更に備え、
前記調整部は、それぞれの前記可変遅延回路における遅延時間を、対応する前記比較器における比較結果に基づいて調整することを特徴とする請求項４に記載のマルチストローブ生成装置。
【請求項６】
前記調整部は、遅延時間を調整するべき前記可変遅延回路における遅延時間を変化させ、調整するべき前記可変遅延回路が出力する前記ストローブのタイミングと、前記シフトクロックのタイミングとが略一致したと前記比較器が判定する遅延時間に、調整するべき前記可変遅延回路の遅延時間を設定することを特徴とする請求項５に記載のマルチストローブ生成装置。
【請求項７】
前記可変遅延回路は、前記調整部が変化させるそれぞれの遅延時間毎に前記ストローブを複数回出力し、
前記シフトクロック生成部は、調整される前記可変遅延回路が前記ストローブを出力するべきタイミングにおいて値が変化する前記シフトクロックを複数回生成し、
前記比較器は、前記複数回出力された前記ストローブを用いて、前記シフトクロックの値を検出し、
前記調整部は、複数回生成された前記シフトクロックの値の変化点をいずれの前記ストローブがそれぞれ検出したかを、前記比較器における比較結果に基づいて判定する変化点検出器を有し、前記変化点検出器における判定結果に基づいて、それぞれの前記可変遅延回路の前記遅延時間を設定することを特徴とする請求項６に記載のマルチストローブ生成装置。
【請求項８】
前記調整部は、前記変化点を検出した前記マルチストローブにおいて、最初の前記ストローブを示す第１のストローブのタイミングを設定する場合に、前記第１のストローブの次の第２のストローブが前記変化点を検出する回数が、前記シフトクロックの発生回数の略半分の回数であって、前記第２のストローブの次の第３のストローブが前記変化点を検出する回数が零となるように、前記第１のストローブを出力する前記可変遅延回路の遅延時間を設定することを特徴とする請求項７に記載のマルチストローブ生成装置。
【請求項９】
前記調整部は、前記変化点を検出した前記マルチストローブにおいて、前記第２のストローブのタイミングを設定する場合に、前記第２のストローブが前記変化点を検出する回数と、前記第３のストローブが前記変化点を検出する回数とが略同一回数となるように、前記第２のストローブを出力する前記可変遅延回路の遅延時間を設定することを特徴とする請求項８に記載のマルチストローブ生成装置。
【請求項１０】
前記変化点検出器は、前記比較器における比較結果をエンコードし、前記マルチストローブにおける前記変化点を検出した前記ストローブの番号を示すエンコードデータを、前記マルチストローブ毎に生成することを特徴とする請求項９に記載のマルチストローブ生成装置。
【請求項１１】
前記変化点検出器は、対応する前記マルチストローブが、前記変化点を検出したか否か更に示す前記エンコードデータを、前記マルチストローブ毎に生成することを特徴とする請求項１０に記載のマルチストローブ生成装置。
【請求項１２】
前記変化点検出器は、対応する前記マルチストローブが、前記シフトクロックのグリッチを検出したか否かを更に示す前記エンコードデータを、前記マルチストローブ毎に生成することを特徴とする請求項１１に記載のマルチストローブ生成装置。
【請求項１３】
前記調整部は、前記変化点検出器が生成した前記エンコードデータを格納するエンコードメモリを更に有することを特徴とする請求項１０から１２のいずれかに記載のマルチストローブ生成装置。
【請求項１４】
前記調整部は、
それぞれの前記エンコードデータが、一の前記ストローブにおいて前記変化点を検出したことを示すか否かを判定する第１の変化点一致比較回路と、
それぞれの前記エンコードデータが、前記一のストローブの次のストローブにおいて前記変化点を検出したことを示すか否かを判定する第２の変化点一致比較回路と
を更に有し、
前記第１の変化点一致比較回路が、前記一のストローブにおいて前記変化点を検出したと判定する回数と、前記第２の変化点一致比較回路が、前記次のストローブにおいて前記変化点を検出したと判定する回数とが、略同一となるように、前記一のストローブを出力する前記可変遅延回路の遅延時間を設定することを特徴とする請求項１０に記載のマルチストローブ生成装置。
【請求項１５】
前記第１の変化点一致比較回路は、
前記マルチストローブのうち、前記一のストローブの番号を示す第１の比較用データを格納する第１の比較用メモリと、
前記エンコードデータのうち、前記変化点を検出した前記ストローブの番号を示すストローブ番号データと、前記第１の比較用データとが一致するか否かを判定する第１の検出位置比較器と
を有し、
前記第２の変化点一致比較回路は、
前記マルチストローブのうち、前記次のストローブの番号を示す第２の比較用データを格納する第２の比較用メモリと、
前記エンコードデータのうち、前記変化点を検出した前記ストローブの番号を示すストローブ番号データと、前記第２の比較用データとが一致するか否かを判定する第２の検出位置比較器と
を有することを特徴とする請求項１４に記載のマルチストローブ生成装置。
【請求項１６】
前記第１の検出位置比較器は、
前記第１の比較用データを構成するそれぞれのビットと、対応する前記ストローブ番号データのビットとが一致する場合に、Ｈ論理を出力する複数の第１の排他的論理和回路と、
前記排他的論理和回路のそれぞれの出力の論理積を出力する第１の論理積回路と、
前記論理積回路がＨ論理を出力する回数を、前記一のストローブが前記変化点を検出した回数として出力する第１のカウンタと
を有し、
前記第２の検出位置比較器は、
前記第２の比較用データのそれぞれのビットと、対応する前記ストローブ番号データのビットとが一致する場合に、Ｈ論理を出力する複数の第２の排他的論理和回路と、
前記排他的論理和回路のそれぞれの出力の論理積を出力する第２の論理積回路と、
前記論理積回路がＨ論理を出力する回数を、前記次のストローブが前記変化点を検出した回数として出力する第２のカウンタと
を有することを特徴とする請求項１５に記載のマルチストローブ生成装置。
【請求項１７】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンを成形し、前記電子デバイスに供給する波形整形器と、
前記試験パターンに応じて、前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定器と
を備え、
前記判定器は、前記出力信号の値を検出するための複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置を有し、
前記マルチストローブ生成装置は、
基準クロックを分周したシフトクロックを、前記ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、
前記基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、前記マルチストローブを生成するストローブ発生部と、
前記シフトクロックに基づいて、前記ストローブ発生部が前記ストローブのそれぞれを生成するタイミングを調整する調整部と
を含むことを特徴とする試験装置。
【請求項１８】
複数のストローブを有するマルチストローブの、それぞれのストローブを生成するタイミングを調整する調整方法であって、
基準クロックを分周したシフトクロックを、前記ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成段階と、
前記基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、前記マルチストローブを生成するストローブ発生段階と、
前記シフトクロックに基づいて、前記ストローブ発生段階において前記ストローブのそれぞれを生成するタイミングを調整する調整段階と
を備えることを特徴とする調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置、電子デバイスを試験する試験装置、及びマルチストローブのそれぞれのストローブの発生タイミングを調整する調整方法に関する。特に本発明は、それぞれのストローブの発生タイミングを制御するマルチストローブ生成装置に関する。
【０００２】
【従来の技術】
従来、被測定信号の値の変化点等を検出する場合、１本のストローブを被測定信号のサイクル毎に遅延させて出力し、それぞれのストローブにおける被測定信号の値を検出し、値の変化点を検出している。この手法は、例えばメモリのセットアップ／ホールド試験等において、データ信号とＤＱＳ信号の値の変化点等を検出するために用いられている。
【０００３】
例えばＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ−ＳＤＲＡＭ）のように、クロック（ＤＱＳ）の立ち上がり又は立ち下がりに同期してデータ信号を出力するダブルデータレート型のデバイスは、所定の出力データ幅毎にクロックを追随させて出力している。これにより、データの受け渡しにおける、セットアップ／ホールドのタイミング条件を緩和している。このようなデバイスは、データのセットアップ／ホールドを誤り無く行うために、データ信号とクロックとの間に、所定のセットアップタイム及びホールドタイムを有する必要がある。
【０００４】
従来は、データ信号の値とクロックの値とを、１本のストローブによりそれぞれ検出し、それぞれの値の変化点を検出している。そして、検出したそれぞれの変化点が、所定のセットアップタイム及びホールドタイムを満たしているか否かにより、被試験デバイスの良否を判定している。
【０００５】
【発明が解決しようとする課題】
しかし、１本のストローブで、データ信号及びＤＱＳの各サイクル毎に値を検出しているため、デバイスの電源変動、熱変動等の様々な要因により、データ信号、ＤＱＳにジッタが生じた場合、精度よく試験を行うことができない。また、１本のストローブでデータ信号及びＤＱＳを走査するため、試験に時間がかかっていた。
【０００６】
そこで本発明は、上記の課題を解決することのできるマルチストローブ生成装置、試験装置、及び調整方法を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置であって、基準クロックを分周したシフトクロックを、ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成するストローブ発生部と、シフトクロックに基づいて、ストローブ発生部がストローブのそれぞれを生成するタイミングを調整する調整部とを備えることを特徴とするマルチストローブ生成装置を提供する。
【０００８】
調整部は、ストローブ発生部が生成するマルチストローブのうち、シフトクロックの値の変化点を検出したマルチストローブの、それぞれのストローブにおけるシフトクロックの値に基づいて、ストローブのそれぞれのタイミングを調整してよい。シフトクロック生成部は、複数のストローブが生成されるべき複数のタイミングに応じて順次シフトクロックを生成し、調整部は、複数のタイミングに応じて生成されたそれぞれのシフトクロックに基づいて、ストローブ発生部が、対応するストローブを生成するタイミングを調整してよい。
【０００９】
ストローブ発生部は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれストローブとして順次出力する、縦続接続された複数の可変遅延回路を有し、調整部は、それぞれのシフトクロックに基づいて、対応する可変遅延回路における遅延時間を順次調整してよい。
【００１０】
それぞれが可変遅延回路のいずれかに対応して設けられ、対応する可変遅延回路が出力したストローブのタイミングと、シフトクロックのタイミングとを比較する複数の比較器を更に備え、調整部は、それぞれの可変遅延回路における遅延時間を、対応する比較器における比較結果に基づいて調整してよい。
【００１１】
調整部は、遅延時間を調整するべき可変遅延回路における遅延時間を変化させ、調整するべき可変遅延回路が出力するストローブのタイミングと、シフトクロックのタイミングとが略一致したと比較器が判定する遅延時間に、調整するべき可変遅延回路の遅延時間を設定してよい。
【００１２】
可変遅延回路は、調整部が変化させるそれぞれの遅延時間毎にストローブを複数回出力し、シフトクロック生成部は、調整される可変遅延回路がストローブを出力するべきタイミングにおいて値が変化するシフトクロックを複数回生成し、比較器は、複数回出力されたストローブを用いて、シフトクロックの値を検出し、調整部は、複数回生成されたシフトクロックの値の変化点をいずれのストローブがそれぞれ検出したかを、比較器における比較結果に基づいて判定する変化点検出器を有し、変化点検出器における判定結果に基づいて、それぞれの可変遅延回路の遅延時間を設定してよい。
【００１３】
調整部は、変化点を検出したマルチストローブにおいて、最初のストローブを示す第１のストローブのタイミングを設定する場合に、第１のストローブの次の第２のストローブが変化点を検出する回数が、シフトクロックの発生回数の略半分の回数であって、第２のストローブの次の第３のストローブが変化点を検出する回数が零となるように、第１のストローブを出力する可変遅延回路の遅延時間を設定してよい。
【００１４】
調整部は、変化点を検出したマルチストローブにおいて、第２のストローブのタイミングを設定する場合に、第２のストローブが変化点を検出する回数と、第３のストローブが変化点を検出する回数とが略同一回数となるように、第２のストローブを出力する可変遅延回路の遅延時間を設定してよい。
【００１５】
変化点検出器は、比較器における比較結果をエンコードし、マルチストローブにおける変化点を検出したストローブの番号を示すエンコードデータを、マルチストローブ毎に生成してよい。変化点検出器は、対応するマルチストローブが、変化点を検出したか否か更に示すエンコードデータを、マルチストローブ毎に生成してよい。また、変化点検出器は、対応するマルチストローブが、シフトクロックのグリッチを検出したか否かを更に示すエンコードデータを、マルチストローブ毎に生成してよい。
調整部は、変化点検出器が生成したエンコードデータを格納するエンコードメモリを更に有してよい。調整部は、それぞれのエンコードデータが、一のストローブにおいて変化点を検出したことを示すか否かを判定する第１の変化点一致比較回路と、それぞれのエンコードデータが、一のストローブの次のストローブにおいて変化点を検出したことを示すか否かを判定する第２の変化点一致比較回路とを更に有し、第１の変化点一致比較回路が、一のストローブにおいて変化点を検出したと判定する回数と、第２の変化点一致比較回路が、次のストローブにおいて変化点を検出したと判定する回数とが、略同一となるように、一のストローブを出力する可変遅延回路の遅延時間を設定してよい。
【００１６】
第１の変化点一致比較回路は、マルチストローブのうち、一のストローブの番号を示す第１の比較用データを格納する第１の比較用メモリと、エンコードデータのうち、変化点を検出したストローブの番号を示すストローブ番号データと、第１の比較用データとが一致するか否かを判定する第１の検出位置比較器とを有し、第２の変化点一致比較回路は、マルチストローブのうち、次のストローブの番号を示す第２の比較用データを格納する第２の比較用メモリと、エンコードデータのうち、変化点を検出したストローブの番号を示すストローブ番号データと、第２の比較用データとが一致するか否かを判定する第２の検出位置比較器とを有してよい。
【００１７】
第１の検出位置比較器は、第１の比較用データを構成するそれぞれのビットと、対応するストローブ番号データのビットとが一致する場合に、Ｈ論理を出力する複数の第１の排他的論理和回路と、排他的論理和回路のそれぞれの出力の論理積を出力する第１の論理積回路と、論理積回路がＨ論理を出力する回数を、一のストローブが変化点を検出した回数として出力する第１のカウンタとを有し、第２の検出位置比較器は、第２の比較用データのそれぞれのビットと、対応するストローブ番号データのビットとが一致する場合に、Ｈ論理を出力する複数の第２の排他的論理和回路と、排他的論理和回路のそれぞれの出力の論理積を出力する第２の論理積回路と、論理積回路がＨ論理を出力する回数を、次のストローブが変化点を検出した回数として出力する第２のカウンタとを有してよい。
【００１８】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを成形し、電子デバイスに供給する波形整形器と、試験パターンに応じて、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定器とを備え、判定器は、出力信号の値を検出するための複数のストローブを有するマルチストローブを生成するマルチストローブ生成装置を有し、マルチストローブ生成装置は、基準クロックを分周したシフトクロックを、ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成部と、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成するストローブ発生部と、シフトクロックに基づいて、ストローブ発生部がストローブのそれぞれを生成するタイミングを調整する調整部とを含むことを特徴とする試験装置を提供する。
【００１９】
本発明の第３の形態においては、複数のストローブを有するマルチストローブの、それぞれのストローブを生成するタイミングを調整する調整方法であって、基準クロックを分周したシフトクロックを、ストローブのそれぞれが生成されるべきタイミングに応じたタイミングで出力可能なシフトクロック生成段階と、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成するストローブ発生段階と、シフトクロックに基づいて、ストローブ発生段階においてストローブのそれぞれを生成するタイミングを調整する調整段階とを備えることを特徴とする調整方法を提供する。
【００２０】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００２１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２２】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、複数のストローブを有するマルチストローブを用いて、電子デバイス２００の出力信号の値を検出することにより、電子デバイス２００を試験する。
【００２３】
試験装置１００は、タイミング発生器１０、パターン発生器１２、波形整形器１４、及び判定器１６を備える。タイミング発生器１０は、試験装置１００を動作させるためのタイミング信号を生成する。例えば、タイミング発生器１０は、パターン発生器１２から、電子デバイス２００に試験パターンを供給するタイミングを示すテストセット信号を受け取り、電子デバイス２００に試験パターンを供給するタイミングを示す信号を、波形整形器１４に供給する。また、試験装置１００の動作を同期させる基準クロックを生成し、試験装置１００の各構成要素に供給する。
【００２４】
パターン発生器１２は、電子デバイス２００を試験するための試験パターンを生成し、波形整形器１４に供給する。波形整形器１４は、受け取った試験パターンを整形し、タイミング発生器１０から受け取った信号に応じて、整形した試験パターンを電子デバイス２００に供給する。
【００２５】
判定器１６は、与えられた試験パターンに応じて電子デバイス２００が出力する出力信号に基づいて、電子デバイス２００の良否を判定する。判定器１６は、複数のストローブを有するマルチストローブを生成し、生成したマルチストローブにより電子デバイス２００の出力信号の値を検出するマルチストローブ生成装置３０と、マルチストローブ生成装置３０が検出した出力信号の値に基づいて、電子デバイス２００の良否を判定する比較回路３４とを有する。比較回路３４には、パターン発生器１２から電子デバイス２００が出力するべき期待値信号が供給され、当該期待値信号と、出力信号の値とを比較することにより、電子デバイス２００の良否を判定する。
【００２６】
また、電子デバイス２００は、例えばＤＤＲ−ＳＤＲＡＭであって、判定器１６は、出力信号としてＤＤＲ−ＳＤＲＡＭのデータ信号、及びデータ信号に同期して出力されるクロック信号であるＤＱＳを受け取ってよい。この場合、判定器１６は、受けとったデータ信号及びＤＱＳに基づいて、電子デバイス２００のセットアップ／ホールド試験を行い、電子デバイス２００の良否を判定してよい。
【００２７】
図２は、ＤＤＲ−ＳＤＲＡＭのセットアップ試験の一例を説明する図である。本例において、試験装置１００は、ＤＱＳの値とデータ信号（ＤＱ）の値とをそれぞれマルチストローブにより検出し、電子デバイス２００のセットアップ試験を行う。ＤＤＲ−ＳＤＲＡＭは、ＤＱとＤＱＳの立ち上がりエッジを略一致させて出力させるが、試験装置１００は、ＤＱの値を検出するマルチストローブの発生タイミングを、ＤＱＳの値を検出するマルチストローブの発生タイミングに対して、予め定められたオフセット量だけずらし、それぞれの値を検出する。例えば、試験装置１００は、ＤＤＲ−ＳＤＲＡＭの実使用時に用いられるメモリコントローラが、ＤＱに対してＤＱＳをずらす量だけＤＱ側のマルチストローブの発生タイミングをずらしてよい。
【００２８】
試験装置１００は、検出したＤＱＳの値の変化点において、ＤＤＲ−ＳＤＲＡＭが所定の値のＤＱを出力しているか否かに基づいて、ＤＤＲ−ＳＤＲＡＭの良否を判定する。図２（ａ）及び図２（ｂ）は、ＤＱ及びＤＱＳのタイミングチャートの一例を示す。図２（ａ）に示した例においては、ＤＱＳの値の変化点において、ＤＱが所定の値を示すため、試験装置１００は、ＤＤＲ−ＳＤＲＡＭを良品と判定する。また、図２（ｂ）に示した例においては、ＤＱＳの値の変化点において、ＤＱが所定の値を示さないため、試験装置１００は、ＤＤＲ−ＳＤＲＡＭを不良品と判定する。
【００２９】
本例における試験装置１００は、マルチストローブのそれぞれのストローブにおいて、ＤＱＳ及びＤＱを所定の値と比較し、比較結果に応じてＤＱＳ及びＤＱをＰａｓｓ／Ｆａｉｌの信号に変換する。それぞれのストローブにおいて、ＤＱＳ及びＤＱがＰａｓｓ／Ｆａｉｌのいずれを示すかにより、図２（ｃ）に示すように、テーブル判定によってＤＤＲ−ＳＤＲＡＭの良否を判定する。
【００３０】
本例における試験装置１００によれば、ＤＱ及びＤＱＳの１サイクルに対して、複数のストローブを有するマルチストローブによって値を検出するため、ＤＱ及びＤＱＳの遅延時間がサイクル毎にばらついた場合であっても、精度よく試験を行うことができる。また、ＤＤＲ−ＳＤＲＡＭのホールド試験についても、同様に行うことができる。
【００３１】
図３は、マルチストローブ生成装置３０の構成の一例を示す。マルチストローブ生成装置３０は、複数のストローブを有するマルチストローブを生成する。マルチストローブ生成装置３０は、シフトクロック生成部２０と、スイッチ４８と、ストローブ発生部４０と、調整部５０とを備える。ストローブ発生部４０には、ストローブを生成するためのストローブ信号が与えられる。当該ストローブ信号は、例えばタイミング発生器１０が生成してよい。
【００３２】
ストローブ発生部４０は、縦続接続された複数の遅延素子４２、複数の比較器４４、及び縦続接続された複数の可変遅延回路４６を有する。複数の可変遅延回路４６は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれストローブとして順次出力し、マルチストローブを生成する。複数の遅延素子４２は、電子デバイス２００の出力信号を比較器４４に供給する。また、複数の比較器４４は、それぞれが可変遅延回路４６のいずれかに対応して設けられ、対応する可変遅延回路４６が出力したストローブと、電子デバイス２００の出力信号とを受け取り、受け取ったストローブにより当該出力信号の値を検出する。
【００３３】
複数の遅延素子４２は、それぞれが複数の可変遅延回路４６のいずれかに対応して設けられ、コンパレータ３２の比較結果を受け取り、受け取った比較結果を所定の時間順次遅延させ、それぞれ対応する比較器４４に供給する。それぞれの遅延素子４２は、受け取った比較結果を対応する可変遅延回路４６のオフセット遅延量だけ遅延させる。
【００３４】
ここで、オフセット遅延量とは、可変遅延回路において最小の遅延量を生成する経路を選択した場合において生じる遅延量である。例えば、オフセット遅延量は、可変遅延回路において信号を遅延させない経路を選択した場合において生じる遅延量を指す。つまり、オフセット遅延量は、可変遅延回路４６における遅延設定値と遅延時間との誤差を示す。遅延素子４２によって、受け取った信号を対応する可変遅延回路４６のオフセット遅延量だけ遅延させて比較器４４に供給することにより、可変遅延回路４６における遅延時間の誤差を低減することができる。
【００３５】
それぞれの遅延素子４２は、対応する可変遅延回路４６と略同一の特性を有し、それぞれのオフセット遅延経路の遅延量が、対応する可変遅延回路４６のオフセット遅延経路の遅延量と略同一である調整用可変遅延回路であって、遅延素子４６は、調整用可変遅延回路のオフセット遅延経路を用いて、受け取った信号を対応する可変遅延回路４６のオフセット遅延量だけ遅延させる。ここで、オフセット遅延経路は、可変遅延回路において最小の遅延を生じる経路を指す。
【００３６】
例えば、遅延素子４２は、対応する可変遅延回路４６と同一の材料及び同一のプロセスにより形成される。遅延素子４２として、対応する可変遅延回路４６と同一の特性を有する調整用可変遅延回路を用いることにより、可変遅延回路４６におけるオフセット遅延量と同一の遅延量を精度よく生成することができる。また、温度変化等により可変遅延回路４６におけるオフセット遅延量が変動した場合であっても、同一の特性を有する遅延素子４２を用いることにより、当該変動を吸収することができる。
【００３７】
比較器４４は、それぞれ対応する可変遅延回路４６から受け取ったストローブのタイミングにおける、遅延素子４２が出力する信号の値を検出し、検出した値を調整部５０を介して比較回路３４（図１参照）に供給する。比較回路３４は、比較器４４から受け取った値と、パターン発生器１２が生成する期待値信号とを比較する。図１に関連して説明した判定器１６は、比較回路３４における比較結果に基づいて、電子デバイス２００の良否を判定する。
【００３８】
以上の動作により、試験装置１００は、電子デバイス２００の出力信号の値を、マルチストローブにより検出し、電子デバイス２００の良否を判定する。また、以上説明したように、マルチストローブ生成装置３０が出力信号の値を検出する場合、スイッチ４８は、ストローブ発生部４０と電子デバイス２００の出力ピンとを接続する。次に、マルチストローブ生成装置３０における、複数のストローブの発生タイミングの調整について説明する。
【００３９】
複数のストローブの発生タイミングの調整を行う場合、スイッチ４８は、シフトクロック生成部２０とストローブ発生部４０とを接続する。シフトクロック生成部２０は、与えられる基準クロックを分周したシフトクロックを出力する。例えば、シフトクロック生成部２０は、基準クロックを分周してシフトクロックを生成する分周器と、シフトクロックを遅延させる可変遅延回路とを有し、シフトクロックを精度よく遅延させて出力する。シフトクロック生成部２０は、マルチストローブ生成装置３０が生成するストローブの基準となるタイミングで、シフトクロックを出力する。そして、ストローブ発生部４０は、当該シフトクロックのタイミングに、ストローブの発生タイミングを合わせることにより調整を行う。当該調整は、シフトクロックの立ち上がりのタイミング、又は立ち下がりのタイミングのいずれを用いて行ってもよい。
【００４０】
また、シフトクロック生成部２０は、基準クロックと非同期なシフトクロックを出力する。試験装置１００は、可変遅延回路４６−１の前段に、ストローブ信号の位相を調整するための可変遅延回路を更に備える。当該可変遅延回路は、ストローブ信号を遅延させることにより、シフトクロック生成部２０が出力したシフトクロックとストローブ信号との位相を合わせる。
【００４１】
そして、シフトクロック生成部２０は、縦続接続された可変遅延回路４６のうち、初段の可変遅延回路４６−１における遅延量を設定するためのシフトクロックを出力する。つまり、可変遅延回路４６−１において設定されるべき遅延量に応じたタイミングで値が変化するシフトクロックを出力する。シフトクロックは、複数の遅延素子４２により、可変遅延回路４６のオフセット遅延量と略同一の遅延量で遅延され、比較器４４に供給される。
【００４２】
それぞれの比較器４４は、対応する可変遅延回路４６が出力するストローブを用いてシフトクロックの値を検出し、検出した結果を調整部５０に供給する。ここで、ストローブ発生部４０には、シフトクロック生成部２０が分周した基準クロックのそれぞれの立ち上がりエッジ又はそれぞれの立ち上がりエッジに応じて、ストローブ信号が与えられ、与えられたストローブ信号に応じてマルチストローブを生成する。例えば、シフトクロック生成部２０が基準クロックを１６分周してシフトクロックを生成する場合、ストローブ発生部４０には、シフトクロックの１周期の間に１６回ストローブ信号が与えられる。これにより、いずれかのマルチストローブによって、シフトクロックの値の変化点を検出することができる。
【００４３】
調整部５０は、シフトクロック生成部２０が生成したシフトクロックに基づいて、ストローブ発生部４０がマルチストローブのそれぞれを生成するタイミングを調整する。本例において、調整部５０は、ストローブ発生部４０が生成するマルチストローブのうち、シフトクロックの値の変化点を検出したマルチストローブの、それぞれのストローブにおけるシフトクロックの値に基づいて、ストローブのそれぞれのタイミングを調整する。つまり、調整するべきストローブのタイミングを、シフトクロックの値の変化点に合わせることにより、ストローブのそれぞれのタイミングを調整する。
【００４４】
シフトクロック生成部２０は、複数のストローブが生成されるべき複数のタイミングで順次シフトクロックを発生する。調整部５０は、複数のタイミングで生成されたそれぞれのシフトクロックに基づいて、同様に全ての可変遅延回路４６の遅延時間を初段側の可変遅延回路４６から順次設定することにより、ストローブ発生部４０が、それぞれのストローブを生成するタイミングを調整する。
【００４５】
調整部５０は、変化点検出器６０、エンコードメモリ５４、及び調整手段５６を有する。変化点検出器６０は、複数の比較器４４の比較結果に基づいて、マルチストローブのいずれのストローブにおいて、シフトクロックの値の変化点が検出されたかを示すエンコードデータを生成する。
【００４６】
エンコードメモリ５４は、変化点検出器６０が生成したエンコードデータを格納する。また、調整手段５６は、エンコードメモリ５４が格納したエンコードデータに基づいて、それぞれの可変遅延回路４６の遅延時間を設定する。遅延時間の設定方法の詳細については後述する。
【００４７】
図４は、変化点検出器６０の構成の一例を示す。図３において説明した比較器４４は、検出したシフトクロックの値がＨレベルである場合１を出力し、Ｌレベルである場合０を出力する。変化点検出器６０は、比較器４４に対応して設けられた複数の排他的論理和回路６２と、グリッチ検出器６６と、エンコーダ６４とを有する。
【００４８】
複数の排他的論理和回路６２は、対応する比較器４４における比較結果と、対応する比較器４４の前段の比較器４４における比較結果とを受け取り、それらの排他的論理和を出力する。つまり、それぞれの排他的論理和回路６２は、対応する比較器４４における比較結果と、対応する比較器４４の前段の比較器４４における比較結果とが異なる場合に、対応するストローブにおいて変化点が検出されたとし、１を出力する。
【００４９】
グリッチ検出器６６は、複数の排他的論理和回路６２の出力に基づいて、一のマルチストローブによって検出された範囲において、電子デバイス２００の出力信号又はシフトクロックにグリッチが有るか否かを検出する。つまり、複数の排他的論理和回路６２が１を出力した場合に、グリッチ検出器６６は、電子デバイス２００の出力信号又はシフトクロックにグリッチが有ると判定する。比較回路３４（図１参照）は、グリッチ検出器６６における検出結果に更に基づいて、電子デバイスの良否を判定してよい。
【００５０】
エンコーダ６４は、複数の排他的論理和回路６２の出力に基づいて、マルチストローブにおいていずれのストローブがシフトクロックの値の変化点を検出したかを示すエンコードデータを生成する。つまり、エンコーダ６４は、いずれの排他的論理和回路６２が１を出力したかに基づいて、エンコードデータを生成する。例えば、２番目の排他的論理和回路６２−２が１を出力した場合、エンコーダ６４は、２を示す２進数をエンコードデータとして出力する。エンコードデータのデータ構成については後述する。
【００５１】
図５は、ストローブの調整方法を説明する図である。前述したように、シフトクロック生成部２０は、基準クロックを分周してシフトクロックを生成する。ストローブ発生部４０は、図５に示すように、基準クロックの立ち上がりエッジのそれぞれ又は立ち下がりエッジのそれぞれに応じて、マルチストローブを生成する。
【００５２】
それぞれのマルチストローブにおいて、比較器４４は対応するストローブにおけるシフトクロックの値を検出する。変化点検出器６０は、比較器４４の比較結果に基づいて、それぞれのマルチストローブに対するエンコードデータを生成する。調整手段５６は、変化点を検出したマルチストローブのエンコードデータに基づいて、可変遅延回路４６の遅延量を設定する。
【００５３】
図６は、ストローブの調整方法を説明する図である。調整部５０は、それぞれのマルチストローブのうち、シフトクロックの値の変化点を検出したマルチストローブに基づいて、それぞれのストローブのタイミングを調整する。つまり、調整部５０は、シフトクロックの値の変化点を検出したマルチストローブのエンコードデータに基づいて、遅延時間を調整するべき可変遅延回路４６における遅延時間を変化させ、調整するべき可変遅延回路４６が出力するストローブのタイミングと、シフトクロックのタイミングとが略一致したと比較器４４が判定する遅延時間に、調整するべき可変遅延回路４６の遅延時間を設定する。
【００５４】
図６（ａ）に示すように、調整部５０は、まず１番目のストローブについてタイミング調整を行い、図６（ｂ）に示すように、以降のストローブについて順にタイミング調整を行う。
【００５５】
例えば、調整部５０は、調整するべき可変遅延回路４６の遅延時間を順に変化させ、調整するべき可変遅延回路４６が出力するストローブのタイミングと、シフトクロックのタイミングとが略一致したと比較器４４が判定する遅延時間に、調整するべき可変遅延回路４６の遅延時間を設定する。例えば、調整手段５６が可変遅延回路４６の遅延時間を順に変化させ、シフトクロック生成部２０は、調整部５０が可変遅延回路４６の遅延時間を変化させる毎に、シフトクロックを出力する。調整部５０は、これらの処理をそれぞれの可変遅延回路４６に対して順に行う。
【００５６】
また、シフトクロック生成部２０は、調整手段５６が調整するべき可変遅延回路４６の遅延時間を変化させる毎に、シフトクロックを複数回出力してもよい。この場合、それぞれの可変遅延回路４６には、シフトクロックに応じて複数回ストローブ信号が与えられ、複数回ストローブを出力する。また、比較器４４は、それぞれのストローブにより対応するシフトクロックの値をそれぞれ検出する。変化点検出器６０は、比較器４４における比較結果に基づいてエンコードデータを生成し、エンコードメモリ５４は、調整するべき可変遅延回路４６の遅延時間に対応付けて、得られたエンコードデータを格納する。
【００５７】
つまり、可変遅延回路４６は、調整部５０が変化させるそれぞれの遅延時間毎にストローブを複数回出力し、シフトクロック生成部２０は、調整される可変遅延回路４６がストローブを出力するべきタイミングにおいて値が変化するシフトクロックを複数回生成し、比較器４４は、複数回出力されたストローブを用いて、シフトクロックの値を検出し、変化点検出器６０は、複数回生成されたシフトクロックの値の変化点をいずれのストローブがそれぞれ検出したかを、比較器４４における比較結果に基づいて判定し、変化点検出器６０における判定結果に基づいて、それぞれの可変遅延回路４６の遅延時間を設定する。
【００５８】
図７は、シフトクロック生成部２０が複数回シフトクロックを出力した場合の、ストローブの調整方法を説明する図である。まず、マルチストローブにおいて、ｋ番目のストローブのタイミングを調整する場合について説明する。
【００５９】
ｋ番目のストローブのタイミングを調整する場合、調整部５０は、比較器４４−（ｋ−１）、比較器４４−ｋ、及び比較器４４−（ｋ＋１）における比較結果に基づいて、可変遅延回路４４−ｋの遅延時間を設定する。本例において、調整部５０は、変化点を検出したマルチストローブにおいて、ｋ番目のストローブ（第２のストローブ）のタイミングを設定する場合に、ｋ番目のストローブが変化点を検出する回数と、ｋ＋１番目のストローブ（第３のストローブ）が変化点を検出する回数とが略同一回数となるように、ｋ番目のストローブを出力する可変遅延回路４６−ｋの遅延時間を設定する。本例において、ｋ番目のストローブが変化点を検出するとは、比較器４４−（ｋ−１）の比較結果と、比較器４４−ｋの比較結果が異なることを指す。
【００６０】
つまり、調整手段５６は、エンコードメモリ５４が可変遅延回路４６の遅延時間毎に対応付けて格納した複数のエンコードデータのうち、ｋ番目のストローブが変化点を検出したことを示すエンコードデータの数Ｐｋと、ｋ＋１番目のストローブが変化点を検出したことを示すエンコードデータの数Ｐｋ＋１とが略一致する遅延時間に、可変遅延回路４６−ｋの遅延時間を設定する。
【００６１】
また、調整部５０は、変化点を検出したマルチストローブにおいて、最初のストローブを示す第１のストローブのタイミングを設定する場合に、第１のストローブの次の第２のストローブが変化点を検出する回数が、シフトクロックの発生回数の略半分の回数であって、第２のストローブの次の第３のストローブが変化点を検出する回数が零となるように、第１のストローブを出力する可変遅延回路４６−１の遅延時間を設定する。
【００６２】
また、調整手段５６は、調整するべき可変遅延回路４６における遅延時間を、例えば昇順又は降順に変化させて、それぞれの遅延時間に対応するエンコードデータに基づいて調整するべき可変遅延回路４６の遅延時間を設定する。また、他の例においては、調整手段５６は、調整するべき可変遅延回路４６における遅延時間を、例えば二分探索法等に基づいて変化させ、最適な遅延時間を検出してもよい。
【００６３】
以上説明した遅延時間の設定を、全ての可変遅延回路４６に対して初段側から順に行うことにより、マルチストローブにおけるそれぞれのストローブ間隔を、所望の間隔に精度よく設定することができる。また、試験装置１００は、電子デバイス２００の試験を行う場合に用いる、遅延素子４２、比較器４４を含む出力信号伝達経路を用いて可変遅延回路４６の遅延時間を調整する。このため、出力信号伝達経路の特性によって生じる、出力信号とマルチストローブとのタイミング誤差の影響をも、電子デバイス２００の試験において低減することができる。例えば、比較器４４における応答特性による影響を低減することができる。
【００６４】
図８は、エンコードデータのデータ構成の一例を示す。図８（ａ）に示すように、変化点検出器６０は、比較器４４における比較結果に基づいてエンコードデータを生成する。図４において説明したように、複数の排他的論理和回路６２は、比較器４４の比較結果に基づいて、変化点を検出したストローブの位置を示す変化点検出データを生成し、エンコーダ６４は、変化点検出データをエンコードし、マルチストローブにおいて変化点を検出したストローブの番号を示すストローブ番号データを、マルチストローブ毎に生成する。本例において、変化点検出器６０は、図８（ｂ）に示すエンコードデータのように、複数ビットによってストローブ番号を示すエンコードデータを生成する。
【００６５】
また、エンコーダ６４は、マルチストローブにおいて変化点を検出したストローブが無い場合、そのマルチストローブに対するエンコードデータとして、ストローブ番号が零を示すエンコードデータを生成する。これにより、調整手段５６は、エンコードデータに対応するマルチストローブが、変化点を検出したか否か、及びいずれのストローブによって変化点を検出したかを容易に判定できる。
【００６６】
また、変化点検出器６０は、対応するマルチストローブが、シフトクロックのグリッチを検出したか否かを更に示すエンコードデータを、マルチストローブ毎に生成する。本例において、変化点検出器６０は、グリッチの有無を示すグリッチ検出ビットを更に含むエンコードデータを生成する。
【００６７】
また、変化点検出器６０は、検出したシフトクロックの値の変化点が、ＬレベルからＨレベルに変化したか、ＨレベルからＬレベルに変化したかを示すポジネガ判定ビットを更に含むエンコードデータを生成する。本例においては、初段の比較器４４−１における比較結果をポジネガ判定ビットとしたエンコードデータを生成する。
【００６８】
以上説明したマルチストローブ生成装置３０によれば、それぞれのストローブのタイミングを精度よく制御することができる。また、シフトクロックとストローブ信号を同期させるための回路が必要でないため、簡略にストローブのタイミングを制御することができる。
【００６９】
図９は、調整部５０の構成の他の例を示す。調整部５０は、変化点検出器６０と、第１の変化点一致比較回路７０−１と、第２の変化点一致比較回路７０−２と、調整手段５６とを有する。図９において図３と同一の符号を付した構成要素は、図３に関連して説明した構成要素と同一又は同様の機能及び構成を有する。
【００７０】
第１の変化点一致比較回路７０−１は、それぞれのエンコードデータが、所定のストローブにおいて変化点を検出したことを示すか否かを判定する。また、第２の変化点一致比較回路７０−２は、それぞれのエンコードデータが、当該所定のストローブの次のストローブにおいて変化点を検出したことを示すか否かを判定する。調整手段５６は、第１の変化点一致比較回路７０−１が、所定のストローブにおいて変化点を検出したと判定する回数と、第２の変化点一致比較回路７０−２が、所定のストローブの次のストローブにおいて変化点を検出したと判定する回数とが、略同一となるように、当該所定のストローブを出力する可変遅延回路４６の遅延時間を設定する。
【００７１】
また、本例においても、可変遅延回路４６−１の遅延時間を設定する場合は、第１の変化点一致比較回路７０−１は、第２のストローブが変化点を検出したかを判定し、第２の変化点一致比較回路７０−２は、第３のストローブが変化点を検出したかを判定する。調整手段５６は、第１の変化点一致比較回路７０−１が第２のストローブにおいて変化点を検出したと判定する回数が、シフトクロックを生成した回数の略半分であって、第２の変化点一致比較回路７０−２が第３のストローブにおいて変化点を検出したと判定する回数が零となるように、可変遅延回路４６−１の遅延時間を設定する。
【００７２】
図１０は、第１の変化点一致比較回路７０−１及び第２の変化点一致比較回路７０−２の構成の一例を示す。第１の変化点一致比較回路７０−１は、マルチストローブのうち、タイミングを調整するべき所定のストローブの番号を示す第１の比較用データを格納する第１の比較用メモリ７２−１と、エンコードデータのうち、変化点を検出したストローブの番号を示すストローブ番号データと、前記第１の比較用データとが一致するか否かを判定する第１の検出位置比較器８０−１と、検出するべき変化点のポジネガ判定ビットの期待値を格納する符号比較用メモリ７４−１と、第１の検出位置比較器８０−１において、ストローブ番号データと、比較用データとが一致する回数を計数する第１のカウンタ７８−１とを有する。
【００７３】
また、第２の変化点一致比較回路７０−２は、マルチストローブのうち、タイミングを調整するべきストローブの次のストローブの番号を示す第２の比較用データを格納する第２の比較用メモリ７２−２と、エンコードデータのうち、変化点を検出したストローブの番号を示すストローブ番号データと、第２の比較用データとが一致するか否かを判定する第２の検出位置比較器８０−２と、検出するべき変化点のポジネガ判定ビットの期待値を格納する符号比較用メモリ７４−２と、第２の検出位置比較器８０−２においてストローブ番号データと比較用データとが一致する回数を計数する第２のカウンタ７８−２とを有する。
【００７４】
第１の検出位置比較器８０−１は、第１の比較用データを構成するそれぞれのビットと、対応するストローブ番号のビットとが一致する場合に、Ｈ論理を出力する複数の第１の排他的論理和回路８２と、排他的論理和回路８２のそれぞれの出力の論理積を出力する第１の論理積回路８６とを有し、第２の検出位置比較器は８０−２は、第２の比較用データのそれぞれのビットと、対応するストローブ番号データのビットとが一致する場合に、Ｈ論理を出力する複数の第２の排他的論理和回路８８と、排他的論理和回路８８のそれぞれの出力の論理積を出力する第２の論理積回路８６−２とを有する。第１のカウンタ７８−１及び第２のカウンタ７８−２は、対応する論理積回路８６がＨ論理を出力する回数を、変化点を検出した回数として計数する。ここで、排他的論理和回路とは、図１０に示すように、排他的論理和の否定論理を出力する回路を含む。
【００７５】
また、本例においては、第１の検出位置比較器８０−１及び第２の検出位置比較器８０−２は、エンコードデータのポジネガ判定ビットと、それぞれの符号比較用メモリ７４が格納した期待値とを比較する排他的論理和回路８４をそれぞれ更に有する。それぞれの論理積回路８６は、排他的論理和回路８４の出力を更に受け取り、論理積を出力する。これにより、シフトクロックの値の変化点のうち、立ち上がりエッジ又は立ち下がりエッジのいずれかを検出した回数を選択することができ、精度よく可変遅延回路４６の遅延時間を設定することができる。
【００７６】
調整手段５６は、第１のカウンタ７８−１が計数した回数と、第２のカウンタ７８−２が計数した回数とが、略同一となるように調整するべき可変遅延回路４６の遅延時間を設定する。本例における調整部５０によれば、全てのエンコードデータをメモリに格納する必要がないため、メモリ容量を大幅に低減することができる。
【００７７】
図１１は、マルチストローブのそれぞれのストローブ発生タイミングの調整方法の一例を示すフローチャートである。まず、シフトクロック生成段階Ｓ３００において、基準クロックを分周したシフトクロックを、タイミング調整するストローブが生成されるべきタイミングに応じたタイミングで出力する。Ｓ３００は、図３に関連して説明したストローブ生成装置２０を用いて行ってよい。
【００７８】
次に、ストローブ発生段階Ｓ３０２で、基準クロックのそれぞれの立ち上がり、又はそれぞれの立ち下がりに応じて、マルチストローブを生成する。Ｓ３０２は、図３に関連して説明したストローブ発生部４０を用いて行ってよい。
【００７９】
次に、Ｓ３０４〜Ｓ３１０に示す調整段階で、シフトクロックに基づいて、ストローブ発生段階３０２においてストローブのそれぞれを生成するタイミングを調整する。まず、Ｓ３０４で、シフトクロックの値の変化点を検出したストローブ番号を算出する。Ｓ３０４は、図３に関連して説明した変化点検出器６０を用いて行ってよい。次に、Ｓ３０６で、算出したストローブ番号に基づいて、ストローブを生成する可変遅延回路の遅延量を設定する。Ｓ３０６は、図３に関連して説明した調整手段５６を用いて行ってよい。
【００８０】
次に、Ｓ３０８で、全ての可変遅延回路の遅延量を設定したかを判定する。全ての可変遅延回路の遅延量を設定した場合、処理を終了する。全ての可変遅延回路の遅延量を設定していない場合、Ｓ３１０で、次に調整するべき可変遅延回路の遅延量に応じて、シフトクロックの遅延量を設定し、全ての可変遅延回路に対して遅延量を設定するまで、Ｓ３００〜Ｓ３１０の処理を繰り返す。
【００８１】
本例における調整方法によれば、マルチストローブのそれぞれのストローブの発生タイミングを精度よく調整することができる。
【００８２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８３】
【発明の効果】
上記説明から明らかなように、本発明によれば、それぞれのストローブの発生タイミングを精度よく制御したマルチストローブを生成することができる。また、これにより、電子デバイスを精度よく試験することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】ＤＤＲ−ＳＤＲＡＭのセットアップ試験の一例を説明する図である。図２（ａ）及び図２（ｂ）は、ＤＱ及びＤＱＳのタイミングチャートの一例を示し、図２（ｃ）は、良否判定テーブルの一例を示す。
【図３】マルチストローブ生成装置３０の構成の一例を示す図である。
【図４】変化点検出器６０の構成の一例を示す図である。
【図５】ストローブの調整方法を説明する図である。
【図６】ストローブの調整方法を説明する図である。図６（ａ）は、１番目のストローブの調整を示し、図６（ｂ）は、２番目のストローブの調整を示す。
【図７】シフトクロック生成部２０が複数回シフトクロックを出力した場合の、ストローブの調整方法を説明する図である。
【図８】エンコードデータのデータ構成の一例を示す図である。図８（ａ）は、比較器４４における比較結果とエンコードデータとの関係を示し、図８（ｂ）は、エンコードデータのデータ構成を示す。
【図９】調整部５０の構成の他の例を示す図である。
【図１０】第１の変化点一致比較回路７０−１及び第２の変化点一致比較回路７０−２の構成の一例を示す図である。
【図１１】本発明に係るマルチストローブのそれぞれのストローブ発生タイミングの調整方法の一例を示すフローチャートである。
【符号の説明】
１０・・・タイミング発生器、１２・・・パターン発生器、１４・・・波形整形器、１６・・・判定器、２０・・・シフトクロック生成部、３０・・・マルチストローブ生成装置、３２・・・コンパレータ、３４・・・比較回路、４０・・・ストローブ発生部、４２・・・遅延素子、４４・・・比較器、４６・・・可変遅延回路、４８・・・スイッチ、５０・・・調整部、５４・・・エンコードメモリ、５６・・・調整手段、６０・・・変化点検出器、６２・・・排他的論理和回路、６４・・・エンコーダ、６６・・・グリッチ検出器、７０・・・変化点一致比較回路、７２・・・比較用メモリ、７４・・・符号比較用メモリ、７８・・・カウンタ、８０・・・検出位置比較器、８２・・・排他的論理和回路、８４・・・排他的論理和回路、８６・・・論理積回路、８８・・・排他的論理和回路、１００・・・試験装置、２００・・・電子デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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