(57)【要約】【課題】ループ・フィルタ・コンデンサの漏出電流を制御するために、ループ・フィルタ・コンデンサに有効に接続されるダイオードを使用するロックループ回路デザインが提供される。【解決手段】ループ・フィルタ・コンデンサと直列にダイオードを配置することにより、ループ・フィルタ・コンデンサにかかる電位が減少し、よってループ・フィルタ・コンデンサの漏出電流を減少させる。更に、ループ・フィルタ・コンデンサの漏出電流は、それがダイオードにかかる電流を上回ることができないように制御される。ループ・フィルタ・コンデンサの漏出電流の制御及び減少により、ロックループ回路の動作は、より信頼的で安定的になる。【選択図】図５
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【特許請求の範囲】
【請求項１】
　第１のクロック信号と第２のクロック信号との間の位相差を検出するように配置される検出器と、
　前記位相差により制御電圧信号を出力するように配置される充電ポンプと、
　前記制御電圧信号に有効に接続されるオンチップ・コンデンサと、
　前記コンデンサと直列に有効に接続されるダイオードと、
　前記制御電圧信号により前記第２のクロック信号を出力するように配置される電圧制御型素子とを備えることを特徴とする集積回路。
【請求項２】
　前記ダイオードは、電位に有効に接続されることを特徴とする請求項１に記載の集積回路。
【請求項３】
　前記電位は、接地であることを特徴とする請求項２に記載の集積回路。
【請求項４】
　前記コンデンサは、ループ・フィルタ・コンデンサであることを特徴とする請求項１に記載の集積回路。
【請求項５】
　前記コンデンサは、トランジスタをもって具現されることを特徴とする請求項１に記載の集積回路。
【請求項６】
　前記ダイオードは、トランジスタ及びＰＮ接合素子のいかなる一つをもって具現されることを特徴とする請求項１に記載の集積回路。
【請求項７】
　前記制御電圧信号により少なくとも一つのバイアス信号を出力するように配置されるバイアス発生器とをさらに備えることを特徴とする請求項１に記載の集積回路。
【請求項８】
　第１のクロック信号と第２のクロック信号との間の位相差を検出する手段と、
　前記位相差により信号を生成する手段と、
　電位を前記信号上に維持するように電荷をチップ上に格納する手段と、
　前記格納手段と直列に配置され、前記電荷を格納する手段の漏出電流を制御するように配置されるダイオードと、
　前記信号により前記第２のクロック信号を生成する手段とを備えることを特徴とする集積回路。
【請求項９】
　前記ダイオードは、電源装置及び接地からなる群から選択されるものに有効に接続されることを特徴とする請求項８に記載の集積回路。
【請求項１０】
　前記ダイオードは、トランジスタ及びＰＮ接合素子のいかなる一つをもって具現されることを特徴とする請求項８に記載の集積回路。
【請求項１１】
　ロックループ回路の動作を実行する方法であって、
　第１のクロック信号と第２のクロック信号との間の位相差を比較する段階と、
　前記比較段階により制御電圧信号を生成する段階と、
　前記制御電圧信号によりオンチップ・コンデンサを使用して電荷を格納する段階と、
　前記コンデンサと直列に配置されるダイオードをもって、前記コンデンサの漏出電流を制御する段階と、
　前記制御電圧信号により前記第２のクロック信号を生成する段階とを含むことを特徴とする方法。
【請求項１２】
　前記ダイオード及びコンデンサは、電位と前記制御電圧信号との間に位置されることを特徴とする請求項１１に記載の方法。
【請求項１３】
　前記コンデンサは、ループ・フィルタ・コンデンサであることを特徴とする請求項１１に記載の方法。
【請求項１４】
　前記コンデンサは、トランジスタをもって具現されることを特徴とする請求項１１に記載の方法。
【請求項１５】
　前記ダイオードは、トランジスタ及びＰＮ接合素子のいかなる一つをもって具現されることを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、ループ・フィルタの静電容量漏出電流を制御するためのダイオードを備えるロックループ回路、及びその動作方法に関する。
【背景技術】
【０００２】
　図１に示すように、典型的なコンピュータ・システム１０は、マイクロプロセッサ１２、一つ以上の形のメモリ１４、特定の機能を有する集積回路１６、及び例えばモニタ、キーボード、ソフトウェア・プログラム等の周辺コンピュータ資源（図示せず）を備える。これらの構成要素は、例えば、導線、バス等の通信経路１９を通じて他の構成要素と通信して、コンピュータ・システム１０の様々な作業を達成する。
【０００３】
　このような作業を適切に達成するために、コンピュータ・システム１０は、時間を基礎としてその様々な動作を調整する。そのために、水晶発振器１８は、システム・クロック信号（「基準クロック」として公知され、図１においてｓｙｓ＿ｃｌｋとして示される。）を生成してコンピュータ・システム１０の様々な部分に送る。しかし、現代のマイクロプロセッサ及び他の集積回路は、概してシステム・クロックよりかなり高い周波数で作動することができ、よってコンピュータ・システム１０のマイクロプロセッサ１２及び他の構成要素に関わる演算が適当で正確な基準時間を使用することを保証することが重要である。
【０００４】
　位相ロックループ回路
　コンピュータ・システム１０内において、システム・クロックとマイクロプロセッサ・クロック、すなわち、「チップ・クロック」の間で適当な基準時間を保証するのに使用される１つの構成要素は、位相ロックループ、即ち「ＰＬＬ」２０として公知された一種のクロック発生器である。ＰＬＬ２０は、発振器が基準信号に対して一定の位相を維持するように、発振器を制御する電子回路である。図１を参照すると、ＰＬＬ２０は、その入力として基準信号であるシステム・クロックを受け入れ、チップ・クロック信号（ｃｈｉｐ＿ｃｌｋとして図１に示される。）をマイクロプロセッサ１２に出力する。システム・クロック及びチップ・クロックは、ＰＬＬ２０によって制御及び維持される特定の位相及び周波数関係を有する。システム・クロック及びチップ・クロックの位相及び周波数間のこのような関係は、マイクロプロセッサ１２内の様々な構成要素が制御及び報告された基準時間を使用することを保証することである。しかし、この関係がＰＬＬ２０によって維持されない場合、コンピュータ・システム１０内の演算は、非決定的であり得ることがある。
【０００５】
　図２は、典型的なＰＬＬ３０の図面を示す。ＰＬＬ３０は、入力クロック信号ｃｌｋ＿ｉｎ３２及びフィードバッククロック信号ｆｂｋ＿ｃｌｋ３４を有効に受信する位相周波数検出器３６を使用する。位相周波数検出器３６は、入力クロック信号３２及びフィードバッククロック信号３４の位相を比較し、その比較結果により、位相周波数検出器３６は、ＵＰ３８及びＤＯＷＮ４０の信号上のパルスを充電ポンプ４２に出力する。ＵＰ３８及びＤＯＷＮ４０の信号上のパルスにより、充電ポンプ４２は、制御電圧信号Ｖｃｔｒｌ４５を経由してループ・フィルタ・コンデンサ４６へ又はから電荷を伝達する。当業者は、ループ・フィルタ・コンデンサ４６がループ・フィルタ・レジスタ４４とともにＰＬＬ３０の「ループ・フィルタ」を形成することを理解する。
【０００６】
　制御電圧信号４５は、少なくとも一つのバイアス信号５１を電圧制御発振器５２に順番に出力するバイアス発生器５０への入力として提供される。電圧制御発振器（ＶＣＯ）５２は、少なくとも一つのバイアス信号５１により、（１）クロック分配網５４（図２においてバッファ５６及び５８としてモデリング）を通じて伝播し、（２）ＰＬＬ３０の出力としての役割をするクロック信号ｃｌｋ＿ｏｕｔ６０を出力する。出力クロック信号６０は、フィードバッククロック信号３４を位相周波数検出器３６に発生させるバッファ６４に順に出力するフィードバック・デバイダ６２によりフィードバックされる。
【０００７】
　遅延ロックループ回路
　現代のコンピュータの周波数が増加し続けるに従って、回路インタフェース間のデータ伝送を急速にする必要が増加する。正確にデータを受信するために、クロック信号は、一部の送信回路によって受信回路に送信されるデータの復旧処理に利用するようにしばしば送られる。クロック信号は、データが受信回路によってサンプルされなければならない時点を決定する。一般に、受信回路がよりよく作動することは、データの有効時期の中盤の際にクロック信号を検出する場合である。このために、遅延ロックループ（ＤＬＬ）は、本来のクロック信号に関して固定位相シフトにおけるクロック信号のコピーを生成するのに普遍的に使われる。
【０００８】
　図３は、ＤＬＬ５３０が使われる典型的なコンピュータ・システムの一部を示す。図３において、データ５３２は、送信回路５３４から受信回路５３６に送信される。受信回路５３６によるデータ５３２の復旧のため、クロック信号５３８は、データ５３２とともに送られる。データ５３２が受信回路５３６によって適切にラッチされることを保証するために、ＤＬＬ５３０（図３において、受信回路５３６の部分として示される。）は、クロック信号５３８を有効な電圧レベルに再生成し、クロック信号５３８の位相シフトバージョンをつくる。したがって、この傾向のＤＬＬ５３０の使用による保証事項は、（１）データ５３２が有効である時点で受信回路５３６をトリガすることにより、データ５３２が適切にラッチされることである。
【０００９】
　図４は、典型的なＤＬＬ ５４０の構成を示す。ＤＬＬ５４０は、入力クロック信号ｃｌｋ＿ｉｎ５４４に対する固定位相シフトをもって出力クロック信号ｃｌｋ＿ｏｕｔ５４５を遅延させるために、いくつかの遅延要素５４３から成る電圧制御型遅延線５４２を使用する。電圧制御型遅延線５４２の遅延は、位相検出器４６、充電ポンプ４７、及びバイアス発生器５４８を備えるフィードバック・システムによって制御される。位相検出器５４６は、入力クロック信号５４４及び出力クロック信号５４５間の位相オフセット（即ち、位相差）を検出し、よって充電ポンプ５４７を制御するＵＰ５４９及びＤＯＷＮ５５１上のパルスを発生させる。ＵＰ５４９及びＤＯＷＮ５５１のパルスにより、充電ポンプ５４７は、制御電圧信号Ｖｃｔｒｌ５５５を経由してループ・フィルタ・コンデンサ５５３に又はから電荷を伝達する。バイアス発生器５４８は、制御電圧信号５５５を受信し、電圧制御型遅延線５４２の遅延要素５４３の遅延を調整するバイアス電圧Ｖｂｎ ５５７及びＶｂｐ ５５９を生成する。ＤＬＬ５４０は、電圧制御型遅延線５４２の遅延によって入力クロック信号５４４及び出力クロック信号５４５間の位相シフトが１８０度を維持するように配置される。
【００１０】
　ＰＬＬ及びＤＬＬの演算及び動作上のより詳細な背景は、非特許文献１を参考する。
【非特許文献１】ジェイ・マネアティス「ロージッタープロセスインデペンデントＤＬＬ　アンド　ＰＬＬベースド　オン　セルフバイアスド　テクニック」（ＩＥＥＥ・ジャーナル　オブ　ソリッドステートサーキット）、第３１巻、１１番、１９９６年１１月。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
　本発明の課題は、ループ・フィルタの静電容量漏出電流を制御するためのダイオードを備えるロックループ回路、及びその動作方法を提供する。
【課題を解決するための手段】
【００１２】
　本発明の一態様によると、集積回路は、第１のクロック信号と第２のクロック信号との間の位相差を検出するように配置される検出器と、位相差により制御電圧信号を出力するように配置される充電ポンプと、制御電圧信号に有効に接続されるオンチップ・コンデンサと、コンデンサと直列に有効に接続されるダイオードと、制御電圧信号により第２のクロック信号を出力するように配置される電圧制御型素子とを備える。
【００１３】
　本発明の一態様によると、集積回路は、第１のクロック信号と第２のクロック信号との間の位相差を検出する手段と、位相差により信号を生成する手段と、電位を信号上に維持するように電荷をチップ上に格納する手段と、格納手段と直列に配置され、電荷を格納する手段の漏出電流を制御するように配置されるダイオードと、信号により第２のクロック信号を生成する手段とを備える。
【００１４】
　本発明の一態様によると、ロックループ回路の動作を実行する方法は、第１のクロック信号と第２のクロック信号との間の位相差を比較する段階と、比較段階により制御電圧信号を生成する段階と、制御電圧信号によりオンチップ・コンデンサを使用して電荷を格納する段階と、コンデンサと直列に配置されるダイオードをもって、コンデンサの漏出電流を制御する段階と、制御電圧信号により第２のクロック信号を生成する段階とを含む。
【００１５】
　本発明の他の態様及び効果は、以下の説明及び添付の特許請求の範囲から明らかである。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１６】
　本発明の効果は、以下の一つ以上を含むことができる。一つ以上の実施形態において、ロックループ回路のループ・フィルタ・コンデンサの漏出電流が制御されることができるので、ロックループ回路のより安定的で信頼性の高い動作が容易に行われることができる。したがって、ロックループ回路の位相シフトは、ドリフトされないか、又はダイオードのないロックループ回路デザインほども多くドリフトされることができない。
【００１７】
　一つ以上の実施形態において、ロックループ回路のループ・フィルタ・コンデンサと直列に配置されるダイオードがロックループ回路のループ・フィルタ・コンデンサの漏出電流を制御するのに役立つので、ロックループ回路のループ・フィルタ・コンデンサによって使われるチップの面積は、ロックループ回路のループ・フィルタ・コンデンサが制御電圧信号上に電位を維持する程大きい必要でなくて減少されることができる。
【発明を実施するための最良の形態】
【００１８】
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
　ロックループ回路（例えば、ＰＬＬ及びＤＬＬ）のような集積回路のコンポーネントを具現するのに使用されるトランジスタ特徴のような素子の特徴がより小さくなっているに従って、これらはより高い漏出電流（即ち、より高いゲート・トンネル電流）を有することがある。これは、より小さい大きさのトランジスタが設計されるので、トランジスタの酸化物層（トランジスタのゲートと半導体基板との間に位置する。）の厚みが減少するという事実による。酸化物層が２，３のオングストロームに減少するので、トランジスタのゲート端子は、トランジスタの他の端子に電荷を漏らし始める。概して静電容量側面から大きく設計され、トランジスタをもって具現されることができる、ロックループ回路のループ・フィルタ・コンデンサの場合、このようなトランジスタ・サイズの減少とこれに伴う漏出電流の増加は、却ってロックループ回路の動作に悪影響を与えることができる。場合によっては、ロックループ回路のループ・フィルタ・コンデンサによる漏出電流の特定の量は、ロックループ回路に誤動作を起こすこともできる。したがって、ロックループ回路のループ・フィルタ・コンデンサの漏出電流を警戒するか又は補償するロックループ回路を設計する必要がある。
【００２０】
　図５は、本発明の実施形態によるＰＬＬ１７０を示す。ＰＬＬ１７０は、入力クロック信号ｃｌｋ＿ｉｎ１７４及びフィードバッククロック信号ｆｂｋ＿ｃｌｋ１７６間の位相差を検出する位相周波数検出器１７２を使用する。位相周波数検出器１７２によって検出される位相差により、位相周波数検出器１７２は、ＵＰ１７８及びＤＯＷＮ１８０の信号上のパルスを充電ポンプ１８２に出力する。充電ポンプ１８２は、ＵＰ１７８及びＤＯＷＮ１８０の信号上のパルスにより、制御電圧信号Ｖｃｔｒｌ１８４を生成する。
【００２１】
　安定性のために、ＰＬＬ１７０は、有効に制御電圧信号１８４に接続されるループ・フィルタ・レジスタ１８７及びループ・フィルタ・コンデンサ１８６によって形成されるループ・フィルタを使用する。ループ・フィルタ・コンデンサ１８６は、制御電圧信号１８４により電荷を格納／放出する。当業者は、ループ・フィルタ・コンデンサ１８６が金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート静電容量を使用して具現され得ることを理解する。ＵＰ１７８及びＤＯＷＮ１８０の信号は、クロックサイクルにつき一度のみパルスされ、よって制御電圧信号１８４は、ループ・フィルタ・コンデンサ１８６の漏出電流により保たれることができない。トランジスタの小規模特性と関連する漏出電流の増加を警戒するため、ダイオード１８８の第１の端子は、ループ・フィルタ・コンデンサ１８６に接続される。換言すれば、ダイオード１８８は、ループ・フィルタ・コンデンサ１８６と直列に配置される。ダイオード１８８の第２の端子は、電位Ｖｄｄ１９０に接続される。当業者は、一つ以上の他の実施形態において、ダイオード１８８の第２の端子が電位Ｖｄｄ１９０の代わりに電位Ｖｓｓ（図示せず）に接続され得ることを理解する。
【００２２】
　ダイオード１８８をループ・フィルタ・コンデンサ１８６と直列に接続することにより、ループ・フィルタ・コンデンサ１８６にかかる電位は、ダイオードのないケースに比べて減少し、ループ・フィルタは、制御電圧信号１８４及び電位Ｖｄｄ １９０全体に接続される。したがって、ループ・フィルタ・コンデンサ８６にかかる電位を減らすことによって、ループ・フィルタ・コンデンサ１８６の漏出電流が減少し、順番に、安定的で信頼性の高いＰＬＬ１７０の動作を促進する。更に、当業者は、ダイオード１８８がループ・フィルタ・コンデンサ１８６の漏出電流より少ない、最大の漏出電流を有しなければならないことを理解する。ダイオード１８８の具現は、図７及び図８を参考として後述する。
【００２３】
　図５を参照すると、制御電圧信号１８４は、少なくとも一つのバイアス信号１９４を電圧制御発振器（ＶＣＯ）１９６に生成するバイアス発生器１９２への入力の役割をする。電圧制御発振器１９６は、バイアス発生器１９２からの少なくとも一つのバイアス信号１９４により、出力クロック信号ｃｌｋ＿ｏｕｔ１９８を生成する。出力クロック信号１９８は、ＰＬＬ１７０の出力としての役割に加えて、クロック分配網１００及びフィードバック・デバイダ１０２を通じて位相周波数検出器１７２の入力にフィードバックされる。当業者の注意事項は、一つ以上の他の実施形態において、電圧制御発振器１９６と制御電圧信号１８４を有効に接続することにより、ＰＬＬ１７０がバイアス発生器１９２なしで具現され得ることである。
【００２４】
　図６は、本発明の実施形態によるＤＬＬ２５０を示す。ＤＬＬ２５０は、入力クロック信号ｃｌｋ＿ｉｎ２５４及び出力クロック信号ｃｌｋ＿ｏｕｔ２５６間の位相差を検出する位相検出器２５２を使用する。位相検出器２５２によって検出される位相差により、位相検出器２５２は、ＵＰ２５８及びＤＯＷＮ２６０の信号上のパルスを充電ポンプ２６２に出力する。充電ポンプ２６２は、ＵＰ２５８及びＤＯＷＮ２６０信号上のパルスにより、制御電圧信号Ｖｃｔｒｌ２６４を生成する。
【００２５】
　安定性のために、ＤＬＬ２５０は、制御電圧信号２６４に有効に接続されるループ・フィルタ・コンデンサ２６６を使用する。ループ・フィルタ・コンデンサ２６６は、制御電圧信号２６４によって電荷を格納／放出する。当業者は、ループ・フィルタ・コンデンサ２６６が金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート静電容量を使用して具現され得ることを理解する。ＵＰ２５８及びＤＯＷＮ２６０信号は、クロックサイクルにつき一度のみパルスされ、よって制御電圧信号２６４は、ループ・フィルタ・コンデンサ２６６の漏出電流により保たれることができない。トランジスタの小規模特性と関連する漏出電流の増加を警戒するため、ダイオード２６８の第１の端子は、ループ・フィルタ・コンデンサ２６６に接続される。換言すれば、ダイオード２６８は、ループ・フィルタ・コンデンサ２６６と直列に配置される。ダイオード２６８の第２の端子は、電位Ｖｄｄ２７０に接続される。当業者の注意事項は、一つ以上の他の実施形態において、ダイオード２６８の第２の端子が電位Ｖｄｄ２７０の代わりに電位Ｖｓｓ（図示せず）に接続され得ることである。
【００２６】
　ダイオード２６８をループ・フィルタ・コンデンサ２６６と直列に接続することにより、ループ・フィルタ・コンデンサ２６６にかかる電位は、ダイオードのないケースに比べて減少し、ループ・フィルタ・コンデンサ２６６は、制御電圧信号２６４及び電位Ｖｄｄ２７０全体に接続される。したがって、ループ・フィルタ・コンデンサ２６６にかかる電位を減らすことにより、ループ・フィルタ・コンデンサ２６６の漏出電流は減少し、順番に、安定的で信頼性の高いＤＬＬ２５０の動作を促進する。更に、当業者は、ダイオード２６８がループ・フィルタ・コンデンサ２６６の漏出電流より少ない、最大の漏出電流を有しなければならないことを理解する。上記のように、ダイオード２６８の具現は、図７及び図８を参考して更に後述する。
【００２７】
　尚図６を参照すると、制御電圧信号２６４は、バイアス信号Ｖｂｎ及びＶｂｐ２７４及び２７６を電圧制御型遅延線２７８に生成するバイアス発生器２７２への入力の役割をする。電圧制御型遅延線２７８は、入力クロック信号２５４を入力し、出力クロック信号２５６を生成するために、バイアス信号２７４及び２７６によって遅延を提供する。ＤＬＬ２５０の出力としての役割に加えて、出力クロック信号２５６は、位相検出器２５２の入力にフィードバックされる。当業者の注意事項は、一つ以上の他の実施形態において、電圧制御型遅延線２７８と制御電圧信号２６４を有効に接続することにより、ＤＬＬ２５０がバイアス発生器２７２なしで具現され得ることである。
【００２８】
　図７は、本発明の実施形態によるダイオード３８８（例えば、各々図５及び図６に示される１８８及び２６８）の具現を示す。図７において、ダイオード３８８は、そのドレイン端子３１４に接続されるそのゲート端子３１２を備えるｐチャネル・トランジスタ３１０をもって具現される。ｐチャネル・トランジスタ３１０のソース端子３１６は、電位Ｖｄｄ ３９０に接続される。したがって、ｐチャネル・トランジスタ３１０は、「ダイオード接続」と言われている。
【００２９】
　このような構成により、ループ・フィルタ・コンデンサ３８６（例えば、各々図５及び図６の８６及び６６）の漏出電流は、ダイオード接続のｐチャネル・トランジスタ３１０のソース・ドレイン間電流より大きくなることができないように制御される。更に、ダイオード接続のｐチャネル・トランジスタ３１０全体の電圧低下により、ループ・フィルタ・コンデンサ３８６にかかる電位が減少し、順番に、ループ・フィルタ・コンデンサ３８６の漏出電流を減少させる。
【００３０】
　当業者の注意事項は、一つ以上の他の実施形態において、ロックループ回路のループ・フィルタ・コンデンサと直列に配置されるダイオード接続トランジスタが電位Ｖｓｓ（即ち、接地電位）に接続されることができ、この場合に、ダイオード接続トランジスタがｎチャネル・トランジスタをもって具現され得ることである。
【００３１】
　図８は、本発明の実施形態により図７に示されるダイオード３８８の他の具現を示す。図８において、ダイオード３８８は、ループ・フィルタ・コンデンサ３８６に接続されるその陰極端子３２０及び電位Ｖｄｄ３０に接続されるその陽極端子３２２を備えるＰＮ接合ダイオード３１８をもって具現される。
【００３２】
　このような構成により、ループ・フィルタ・コンデンサ３８６の漏出電流は、ＰＮ接合ダイオード３１８を通じる電流より大きくなることができないように制御される。更に、ＰＮ接合ダイオード３１８全体の電圧低下により、ループ・フィルタ・コンデンサ３８６にかかる電位が減少し、順番に、ループ・フィルタ・コンデンサ３８６の漏出電流を減少させる。
【００３３】
　当業者の注意事項は、一つ以上の他の実施形態において、ロックループ回路のループ・フィルタ・コンデンサと直列に配置されるＰＮ接合ダイオードは、電位Ｖｓｓ（即ち、接地電位）に接続されることができ、この場合に、ＰＮ接合ダイオードは、ロックループ回路のループ・フィルタ・コンデンサに接続されるその陽極端子及び電位Ｖｓｓに接続されるその陰極端子を備えることである。
【００３４】
　又、当業者の注意事項は、ループ・フィルタ・コンデンサ３８６と直列に配置され得るＰＮ接合素子が、他のタイプの中で、整流器ダイオード、ショットキーダイオード、及びツェナダイオードを含むことである。
【００３５】
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００３６】
　本発明の効果は、以下の一つ以上を含むことができる。一つ以上の実施形態において、ロックループ回路のループ・フィルタ・コンデンサの漏出電流が制御されることができるので、ロックループ回路のより安定的で信頼性の高い動作が容易に行われることができる。したがって、ロックループ回路の位相シフトは、ドリフトされないか、又はダイオードのないロックループ回路デザインほども多くドリフトされることができない。
【００３７】
　一つ以上の実施形態において、ロックループ回路のループ・フィルタ・コンデンサと直列に配置されるダイオードがロックループ回路のループ・フィルタ・コンデンサの漏出電流を制御するのに役立つので、ロックループ回路のループ・フィルタ・コンデンサによって使われるチップの面積は、ロックループ回路のループ・フィルタ・コンデンサが制御電圧信号上に電位を維持する程大きい必要でなくて減少されることができる。
【図面の簡単な説明】
【００３８】
【図１】典型的なコンピュータ・システムを示す。
【図２】典型的な位相ロックループ回路を示す。
【図３】遅延ロックループが使われる典型的なコンピュータ・システムの一部を示す。
【図４】典型的な遅延ロックループを示す。
【図５】本発明の実施形態による位相ロックループ回路を示す。
【図６】本発明の実施形態による遅延ロックループ回路を示す。
【図７】本発明の実施形態によるロックループ回路の一部を示す。
【図８】本発明の実施形態によるロックループ回路の一部を示す。
【符号の説明】
【００３９】
１００：クロック分配網
１０２：フィードバック・デバイダ
１７０：ＰＬＬ
１７４，２５４：入力クロック信号ｃｌｋ＿ｉｎ
１７６：フィードバッククロック信号ｆｂｋ＿ｃｌｋ
１７２：位相周波数検出器
１８２，２６２：充電ポンプ
１８４，２６４：制御電圧信号Ｖｃｔｒｌ
１８６，２６６，３８６：ループ・フィルタ・コンデンサ
１８７：ループ・フィルタ・レジスタ
１８８，２６８，３８８：ダイオード
１９０，２７０：電位Ｖｄｄ
２５０：ＤＬＬ
２５２：位相検出器
３１０：ｐチャネル・トランジスタ
３２０：陰極端子
３２２：陽極端子
【図１】
2004135278.tif 000003
【図２】
2004135278.tif 000004
【図３】
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【図４】
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【図５】
2004135278.tif 000007
【図６】
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【図７】
2004135278.tif 000009
【図８】
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【外国語明細書】
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