(57)【要約】【課題】半導体メモリチップを単独で使用する場合と、複数を単一のシステムに実装する場合とで全く同じに使用できる半導体システムを提供することを目的としている。【解決手段】半導体システムは、仮想メモリ空間ＶＡ中の互いに異なる実メモリ空間ＴＡ，ＴＢ，ＴＣ，ＴＤの位置に指定された複数の半導体メモリチップ１１−１，１１−２，…，１１−ｎを備えている。上記複数の半導体メモリチップには、アドレスがマルチプレクスされ複数サイクルに分けて入力される。また、上記複数の半導体メモリチップは、積み重ねて実装されている。この半導体システムは、半導体メモリチップが複数であることを認識する必要がなく、単独使用の場合と複数使用の場合とで全く同じ入出力関係となる。【選択図】　　　図１
2004110849.tif 000002
【特許請求の範囲】
【請求項１】
　仮想メモリ空間中の互いに異なる実メモリ空間の位置に指定された複数の半導体メモリチップを備え、
　前記複数の半導体メモリチップではアドレスがマルチプレクスされ複数サイクルに分けて入力されるとともに、前記複数の半導体メモリチップが積み重ねて実装されていることを特徴とする半導体システム。
【請求項２】
　複数の半導体メモリチップを備え、
　前記複数の半導体メモリチップのそれぞれに対して、オプションピンに与える電位に応じて前記半導体メモリチップの仮想メモリ空間上の実メモリ空間の位置が指定されることを特徴とする半導体システム。
【請求項３】
　複数の半導体メモリチップを備え、
　フューズが切断されたか否かに応じて前記半導体メモリチップの仮想メモリ空間上の実メモリ空間の位置が指定されることを特徴とする半導体システム。
【請求項４】
　複数の半導体メモリチップを備え、
　ワイヤボンディングにより前記半導体メモリチップの仮想メモリ空間上の実メモリ空間の位置が指定されることを特徴とする半導体システム。
【請求項５】
　複数の半導体メモリチップを備え、
　ワイヤボンディングにより配線層若しくは端子間を結線するか否かに応じて前記半導体メモリチップの仮想メモリ空間上の実メモリ空間の位置が指定されることを特徴とする半導体システム。
【請求項６】
　複数の半導体メモリチップを備え、
　前記半導体メモリチップ内には不揮発性メモリが含まれ、前記不揮発性メモリに記憶された実メモリ空間位置情報に応じて前記半導体メモリチップの仮想メモリ空間上の実メモリ空間の位置が指定されることを特徴とする半導体システム。
【請求項７】
　前記不揮発性メモリには本来のメモリ空間に加えて補助用のメモリ空間が設けられ、前記補助用のメモリ空間に前記実メモリ空間位置情報が記憶されることを特徴とする請求項５記載の半導体システム。
【請求項８】
　前記複数の半導体メモリチップは仮想メモリ空間中の互いに異なる実メモリ空間の位置に指定されていることを特徴とする請求項２乃至７いずれか１つの項に記載の半導体システム。
【請求項９】
　前記複数の半導体メモリチップは積み重ねて実装され、アドレスがマルチプレクスされ複数サイクルに分けて入力されること特徴とする請求項２乃至８いずれか１つの項に記載の半導体システム。
【請求項１０】
　前記半導体メモリチップには、メモリセルアレイの記憶容量に対応し記憶可能な実メモリ空間を指定する第１のアドレス信号と、前記メモリセルアレイに記憶可能な実メモリ空間を含み且つこの実メモリ空間の記憶容量より大きい仮想メモリ空間を指定する第２のアドレス信号が入力され、アドレス入力後に、前記第２のアドレス信号で指定されたアドレスが、前記実メモリ空間の位置と一致しているか否かが前記複数の半導体メモリチップの各々において判別され、一致していると判別された半導体メモリチップがアクセスされることを特徴とする請求項１乃至９いずれか１つの項に記載の半導体システム。
【請求項１１】
　前記複数の半導体メモリチップではアドレスがマルチプレクスされ複数サイクルに分けて入力され、前記複数サイクルのうちの少なくとも１回に前記第２のアドレス信号が含まれることを特徴とする請求項１０に記載の半導体システム。
【請求項１２】
　前記第１のアドレス信号と前記第２のアドレス信号の入力後に、前記第２のアドレス信号で指定されたアドレスが前記実メモリ空間の位置と不一致と判別された半導体メモリチップでは、出力端子が高抵抗状態に制御されることを特徴とする請求項１０又は１１に記載の半導体システム。
【請求項１３】
　前記第１のアドレス信号と前記第２のアドレス信号の入力後に、前記第２のアドレス信号で指定されたアドレスが前記実メモリ空間の位置と不一致と判別された半導体メモリチップ内の全てのメモリセルアレイが非選択となることを特徴とする請求項１０乃至１２いずれか１つの項に記載の半導体システム。
【請求項１４】
　前記第１のアドレス信号と前記第２のアドレス信号の入力後に、前記第２のアドレス信号で指定されたアドレスが前記実メモリ空間の位置と不一致と判別された半導体メモリチップはスタンドバイ状態になることを特徴とする請求項１０乃至１３いずれか１つの項に記載の半導体システム。
【請求項１５】
　前記半導体メモリチップはチップ内部でアドレスを自動的に増加させて動作させる機能を有し、前記仮想メモリ空間の設定上最大のアドレスに到達した場合には、アドレスを自動増加させる命令が入力されても内部アドレスの増加を中止し、最大アドレスの情報を出力し続けることを特徴とする請求項１乃至１４いずれか１つの項に記載の半導体システム。
【請求項１６】
　前記半導体システム内には半導体メモリチップがｎ個実装され、前記仮想メモリ空間は前記実メモリ空間のｎ倍であることを特徴とする請求項１乃至１５いずれか１つの項に記載の半導体システム。
【請求項１７】
　アドレス入力によって、前記複数の半導体メモリチップの内の１つのみが選択されることを特徴とする請求項１乃至１６いずれか１つの項に記載の半導体システム。
【請求項１８】
　前記半導体システム内の複数の半導体メモリチップは、対応する全てのデータ入出力ピンを共通にして並列接続されることを特徴とする請求項１乃至１７いずれか１つの項に記載の半導体システム。
【請求項１９】
　前記半導体システム内の複数の半導体メモリチップは、試験工程では実質的に同一動作することを特徴とする請求項１乃至１８いずれか１つの項に記載の半導体システム。
【請求項２０】
　前記半導体システム内の複数の半導体メモリチップは、実装基板の表と裏に張り合わせて実装されることを特徴とする請求項１乃至１９いずれか１つの項に記載の半導体システム。
【請求項２１】
　前記半導体メモリチップは不揮発性半導体メモリチップであることを特徴とする請求項１乃至２０いずれか１つの項に記載の半導体システム。
【請求項２２】
　前記半導体メモリチップはフラッシュメモリチップであることを特徴とする請求項１乃至２１いずれか１つの項に記載の半導体システム。
【請求項２３】
　前記半導体メモリチップはＮＡＮＤ型フラッシュメモリチップであることを特徴とする請求項１乃至２２いずれか１つの項に記載の半導体システム。
【請求項２４】
　前記半導体システム内にはコントローラチップを含まないことを特徴とする請求項１乃至２３いずれか１つの項に記載の半導体システム。
【請求項２５】
　前記請求項１乃至２４いずれか１つの項に記載の半導体システムをカード状のパッケージに搭載することを特徴とするメモリカード。
【請求項２６】
　前記カード状のパッケージは、切り欠きを有することを特徴とする請求項２５に記載のメモリカード。
【請求項２７】
　複数の半導体メモリチップを備え、
　前記複数の半導体メモリチップのそれぞれに対して、オプションピンに与える電位に応じて前記半導体メモリチップの仮想メモリ空間上の実メモリ空間の位置が指定されることを特徴とする半導体システム。
【請求項２８】
　仮想メモリ空間中の互いに異なる実メモリ空間の位置に指定された複数の半導体メモリチップを備え、
　前記複数の半導体メモリチップが積み重ねて実装されていることを特徴とするメモリカード。
【請求項２９】
　前記半導体メモリチップではアドレスがマルチプレクスされ、複数サイクルに分けて入力されることを特徴とする請求項２８に記載のメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、複数の半導体メモリチップを備える半導体システム、及びこの半導体システムをカード状のパッケージに搭載したメモリカードに関し、特に、半導体メモリチップの張り合わせ実装を行って見かけ上は１チップの半導体記憶装置と全く同じに動作させたい場合や、次世代のシステムを先行して設計するために、前世代の半導体メモリチップを複数個用いて１チップの次世代システムと全く同じインターフェイスで設計を行うのに好適なものである。
【背景技術】
【０００２】
　複数の半導体メモリチップを単一のシステムに実装する場合、各チップの全ての入力信号線、出力信号線及び入出力信号線等をそれぞれ対応する信号線同士で共通接続すると、各チップの出力端子同士が接続されてしまうため、複数のチップが同時に動作すると出力信号が衝突してデータが正常に読み出せない。そこで、従来、このような複数の半導体メモリチップを実装する半導体システムは、図１０に示すように構成している。図１０において、１１−１，１１−２，…，１１−ｎは半導体メモリチップ、１２は入力バス、１３は出力バス、１４は制御バス、１５はチップ選択コントローラ、１６−１，１６−２，…，１６−ｎはチップ選択信号線、／ＣＥ１，／ＣＥ２，…，／ＣＥｎ（符号の前に付した“／”は反転信号、すなわちバーを意味する）はチップ選択信号である。
【０００３】
　上記のような構成において、各チップ１１−１，１１−２，…，１１−ｎのアクセス時には、チップ選択コントローラ１５からチップ選択信号／ＣＥ１，／ＣＥ２，…，／ＣＥｎを出力して所望のチップ１１−ｍ（ｍ＝１，２，…，ｎ）を選択して稼働状態にし、非選択のチップを非稼働状態にするとともに出力端子をそれぞれ高抵抗状態にする。そして、上記選択したチップ１１−ｍに対して読み出し、書き込み及び消去等を行い、チップの選択を順次変えることにより他のチップに対しても同様な操作を行っている。ここで、システムは複数の半導体メモリチップを実装していることを認識している必要があり、それぞれの独立したチップとして動作させることになる。
【０００４】
　このような構成では、非選択チップの出力端子は高抵抗状態に設定されるため、チップ選択信号／ＣＥ１，／ＣＥ２，…，／ＣＥｎ以外の信号には共通の信号線（入力バス１２、出力バス１３及び制御バス１４等）を用いることができ、動作するチップは１つずつであるためシステムの消費電力を節減できる。
【０００５】
　しかしながら、上記のような構成では、チップ選択コントローラ１５が必要となるとともに、チップ選択信号線１６−１，１６−２，…，１６−ｎをそれぞれのチップ１１−１，１１−２，…，１１−ｎ専用に配線する必要があるため、チップの個数分のチップ選択信号線が必要となる。また、各チップ１１−１，１１−２，…，１１−ｎが独立して動作するため、データの連続読み出し等の動作は基本的には異なるチップをまたがって行うことができない。アドレスの入力線とデータの出力線とをチップ毎に分離すれば、入力信号だけ並列に共通信号を入力し、各チップから出力信号を別々に取り出すことが可能であるが、Ｉ／Ｏをマルチプレクスして両方向端子として使用している場合には適用できない。更に、各チップ１１−１，１１−２，…，１１−ｎのアドレス入力ピンを完全に独立させ、Ｉ／Ｏをマルチプレクスしなければチップ選択信号／ＣＥ１，／ＣＥ２，…，／ＣＥｎを最上位のアドレス信号として使用することによりチップ間の連続したアクセスが可能となるが、アドレス入力をマルチプレクスする場合には全く同じように使用することはできない。
【０００６】
　ところで、各種の携帯用電子機器に使用される半導体システム、例えば小型メモリカードでは、図１１（ａ）に示すように半導体メモリチップ１１を入力信号線１７、出力信号線１８、制御信号線１９及びチップ選択信号線２０を介して直接カードの端子２１，２２，２３，２４にそれぞれ接続している。この小型メモリカードには、通常、不揮発性半導体記憶装置が実装されており、コントローラ等の付属回路は全く設けられていない。
【０００７】
　上記小型メモリカードに複数の半導体メモリチップ１１−１，…，１１−ｎを実装するには、図１１（ｂ）に示すように複数のチップ選択信号線２０−１，…，２０−ｎをカードの端子２４−１，…，２４−ｎに接続する必要があり、メモリカードに１個のチップを内蔵したものと同じ規格にすることができない。このため、同一のメモリカードドライバを使用できず、携帯用電子機器そのものの設計を変更しなければならない。
【０００８】
　このように従来の半導体システムでは、半導体メモリチップを１個だけ使用する場合と複数個同時に実装する場合で使用方法や周辺回路を含めて設計を変更しなければならなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　上記のように従来の半導体システムは、複数の半導体メモリチップを単一のシステムに実装し、メモリ容量の大きな半導体システムを構築した場合に、半導体メモリチップを単独で使用する場合とは回路設計や使用方法を変更しなければならず、半導体メモリチップが複数であることを認識し、システムの再構築を行う必要があった。また、半導体メモリチップの単独使用の場合と複数使用の場合とで全く同じシステムの入出力関係を提供するためには、種々の信号線や制御回路等を付加する必要があり、コストが高くなるという問題があった。
【００１０】
　この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、複数の半導体メモリチップを単一のシステムに実装する場合と、１つを単独で実装する場合とで全く同じに使用できる半導体システム、及びこの半導体システムを用いたメモリカードを提供することにある。
【００１１】
　また、この発明の他の目的は、単独での実装と複数個での実装で見かけ上は全く同じに見せることができ、且つ次世代システムを先行して設計するために、前世代の半導体メモリチップを複数個用いて１チップの次世代システムと全く同じインターフェイスで設計を行うことができる半導体システム、及びこの半導体システムを用いたメモリカードを提供することにある。
【課題を解決するための手段】
【００１２】
　この発明の一態様によると、仮想メモリ空間中の互いに異なる実メモリ空間の位置に指定された複数の半導体メモリチップを備え、前記複数の半導体メモリチップではアドレスがマルチプレクスされ複数サイクルに分けて入力されるとともに、前記複数の半導体メモリチップが積み重ねて実装されている半導体システムが提供される。
【００１３】
　また、上記のような半導体システムをカード状のパッケージに搭載したメモリカードが提供される。
【発明の効果】
【００１４】
　この発明によれば、複数の半導体メモリチップを単一のシステムに実装する場合と、１つを単独で実装する場合とで全く同じに使用できる半導体システム、及びこの半導体システムを用いたメモリカードが得られる。
【００１５】
　また、単独での実装と複数個での実装で見かけ上は全く同じに見せることができ、且つ次世代システムを先行して設計するために、前世代の半導体メモリチップを複数個用いて１チップの次世代システムと全く同じインターフェイスで設計を行うことができる半導体システム、及びこの半導体システムを用いたメモリカードが得られる。
【発明を実施するための最良の形態】
【００１６】
　以下、この発明の実施の形態について図面を参照して説明する。　
　図１は、この発明の第１の実施の形態に係る半導体システムの構成例を示すブロック図である。
【００１７】
　各半導体メモリチップ１１−１，１１−２，…，１１−ｎの入出力信号ピンにそれぞれ、入力バス１２、出力バス１３、制御バス１４及びチップ選択信号線１６等が共通に並列接続されて半導体記憶システムが構成されている。上記各チップ１１−１，１１−２，…，１１−ｎは、各々の実メモリ空間の少なくともｎ倍の仮想メモリ空間を指定可能なアドレスの入力回路系とアドレスデコーダ系を備えており、且つ当該チップの実メモリ空間が仮想メモリ空間中のどの位置に相当するかを指示するためのオプションピンが、実アドレス位置設定手段として設けられている。このオプションピンには、電源電位Ｖｃｃと接地電位Ｖｓｓが選択的に与えられ、この例では電源電位Ｖｃｃが与えられるオプションピンの位置に応じて仮想メモリ空間中の実メモリ空間の位置が指定されるようになっている。
【００１８】
　通常、半導体記憶装置のアドレスデコーダ系の回路は、メモリセルアレイの記憶容量に対応する実メモリ空間しか指定することができないが、上記図１に示したシステムにおける各半導体メモリチップ１１−１，１１−２，…，１１−４はそれぞれ、図２に示すように各々が備えている実メモリ空間ＴＡ，ＴＢ，ＴＣ，ＴＤ，…に対して、これらの実メモリ空間ＴＡ，ＴＢ，ＴＣ，ＴＤ，…を全て含むｎ倍以上の仮想メモリ空間ＶＡを指定できるように、アドレスの入力回路系とアドレスデコーダ系が構成されている。
【００１９】
　図３は、上記図１及び図２に示した半導体システムにおける各半導体記憶装置の具体的な構成例について説明するためのもので、アドレスの入力回路系、アドレスデコーダ系及びデータの出力回路系の要部を抽出して概略構成を示しており、ここでは、１メガビットの半導体メモリチップを４個実装して４メガビットの半導体記憶システムを構築する場合の半導体記憶装置の構成例を示している。各チップが８ビット／１バイトの構成であれば、１７本のアドレス信号線で１メガビットのアドレス空間を指定できる。
【００２０】
　この発明の半導体システムには、各チップに対応する１メガビットの実メモリ空間ＴＡ，ＴＢ，ＴＣ，ＴＤを指定するのに必要な１７ビットの第１のアドレス信号Ａｄｄ１に加えて、実メモリ空間の４倍の仮想メモリ空間ＶＡを指定可能にするための２ビットのアドレス信号Ａｄｄ２が入力されるようになっている。すなわち、入力バッファ（第１の入力手段）２５−１〜２５−１７には実メモリ空間を指定するためのアドレス信号Ａｉｎ０〜Ａｉｎ１６が供給され、入力切換回路２６−１，２６−２には仮想メモリ空間を指定するためのアドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２が供給される。上記入力切換回路（第２の入力手段）２６−１，２６−２には、上記オプションピンから仮想メモリ空間ＶＡ中の当該チップの実メモリ空間ＴＡ、ＴＢ、ＴＣまたはＴＤの位置を指定するための第１，第２の電位ＶＳ１，ＶＳ２（ＶｃｃまたはＶｓｓ）が印加されている。これら入力切換回路２６−１，２６−２は、仮想メモリ空間ＶＡ中の実メモリ空間の位置を示す電位ＶＳ１，ＶＳ２に応じて、上記アドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２をそのまま（非反転で）内部アドレス信号としてアドレスデコーダ（アドレスデコード手段）１９に供給するか、反転して供給するかを切り換える。上記各入力バッファ２５−１〜２５−１７の出力信号及び上記入力切換回路２６−１，２６−２から出力される内部アドレス信号はそれぞれ、アドレスデコーダ２７に供給されてデコードされる。
【００２１】
　また、上記入力切換回路２６−１，２６−２から出力される内部アドレス信号は、当該チップが選択されているか否かを判別するためのチップアドレスデコード回路（判別手段）２８に供給され、上記アドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２によって指定されたチップアドレスが予め指定されている仮想アドレス空間中の実アドレス空間の位置と一致しているか否かが判別される。そして、このチップアドレスデコード回路２８の出力により各出力バッファ（出力手段）２９−１〜２９−１７が制御され、一致が検出された時にはこれら出力バッファ２９−１〜２９−１７が出力可能状態に制御され、不一致の時には各出力バッファ２９−１〜２９−１７の出力端子が高抵抗状態に制御される。
【００２２】
　図４は、上記図３に示した構成例における入力切換回路２６−１の一例を示す回路図である。図示する如く、入力切換回路２６−１は排他的論理和回路で構成されており、アドレス信号Ａｉｎｅｘｔ１とオプションピンから与えられた信号ＶＳ１とが一致した時には内部アドレス信号として“Ｌ”レベルの信号を出力し、不一致の時には内部アドレス信号として“Ｈ”レベルの信号を出力する。この入力切換回路２６−１としては、オプションピンに印加された電位ＶＳ１がＶｃｃ（またはＶｄｄ）レベル、換言すれば仮想空間中の実メモリ空間の位置を指定する信号が“Ｈ”レベルであればアドレス信号Ａｉｎｅｘｔ１を反転させ、オプションピンに印加された電位ＶＳ１がＶｓｓレベル、すなわち“Ｌ”レベルであればそのまま（反転せずに）内部に伝えるような回路であれば他の論理構成であっても良い。もちろん、“Ｈ”レベルと“Ｌ”レベルが全て反対の関係であっても同様な機能を実現できる。
【００２３】
　また、前記入力切換回路２６−２も上記入力切換回路２６−１と同様に構成され、アドレス信号Ａｉｎｅｘｔ２とオプションピンから与えられた電位ＶＳ２とが一致した時には“Ｌ”レベルの内部アドレス信号、不一致の時には“Ｈ”レベルの内部アドレス信号がそれぞれ出力されるようになっている。
【００２４】
　一方、上記チップアドレスデコード回路２８は、例えば論理和回路で構成されており、両入力切換回路２６−１，２６−２の出力信号がともに“Ｈ”レベルの時には“Ｈ”レベル、いずれか一方が“Ｌ”レベルの時には“Ｌ”レベルが出力される。このチップアドレスデコード回路２８の出力信号によって、各出力バッファ２９−１〜２９−１７が制御される。これら出力バッファ２９−１〜２９−１７は、例えば３ステートバッファで構成されており、両入力切換回路２６−１，２６−２の出力信号の一致が検出された時には上記アドレスデコーダ２７によってアクセスされたメモリセルアレイから読み出されたデータが出力され、不一致の時には各出力バッファ２９−１〜２９−１７の出力端子が高抵抗状態に設定される。
【００２５】
　上記のような構成において、例えばアドレス信号Ａｉｎ０〜Ａｉｎ１６及びＡｉｎｅｘｔ１，Ａｉｎｅｘｔ２によって３〜４メガビットのメモリアドレスが指定された場合には、チップ１１−４に対してアクセスが行われてデータが読み出され、それ以外のチップ１１−１，１１−２，１１−３は出力端子が高抵抗状態になり、チップ１１−４からのデータ出力を妨害しない。０〜１メガビット、１〜２メガビット、及び２〜４メガビットのメモリアドレスが指定された場合にも同様に、選択されたチップ１１−１，１１−２または１１−３からのデータ読み出しが行われ、非選択のチップは出力端子が高抵抗状態となるので出力データが衝突することはない。従って、半導体記憶システムが０から４メガビットのどのアドレス空間を指定しても自由にアクセスでき、半導体メモリチップが複数個実装されたシステムということを全く意識する必要がない。また、異なるチップ間のアドレスがアクセスされた場合にも、そのチップ間の隔たりを感じることなく連続してデータを読み出すことができる。
【００２６】
　上述したように、この発明の第１の実施の形態に係る半導体システムによれば、専用のチップ選択コントローラ等を用いることなく、複数の半導体メモリチップにおける全ての信号線を共通接続することができるため、１チップの場合と同一のインターフェイスが得られ、複数の半導体メモリチップを単一のシステムに実装する場合と、１つのチップを単独で実装する場合とで全く同様に使用できる。また、見かけ上は単独チップでの実装と複数個での実装とで全く同じであり、且つ次世代システムを先行して設計するために、前世代の半導体メモリチップを複数個用いて１チップの次世代システムと全く同じインターフェイスで設計を行うことができる。なお、システム側には、従来の半導体記憶装置の入出力信号線に仮想メモリ空間を指定するためのアドレス信号線を追加する必要があるが、次世代メモリが開発されるときにはこのアドレス信号線を追加したものと同じ入出力信号線の構成になるはずであるから、システムの先行開発のためには上記アドレス信号線の追加は問題にはならない。
【００２７】
　また、仮想メモリ空間中の実メモリ空間の位置を指定するために、オプションピンを設けているので、従来と全く同一の製造工程で半導体記憶装置を形成でき、特別な製造工程を追加することなく半導体記憶装置を形成できる。しかも、半導体記憶装置をパッケージにアセンブリした後で出荷する場合には、出荷時に仮想メモリ空間中の実メモリ空間の位置は決まってしまうが、半導体記憶装置をチップのまま出荷し、ユーザがパッケージやメモリカード等に直接アセンブリする場合には、ユーザのアセンブリ後に仮想メモリ空間上の実メモリ空間の位置を指定することができるので、生産管理、在庫管理上非常に有効である。この場合、ユーザがワイヤボンディングの先を変更し、内部状態を設定できるようにしても良いし、リードフレームやシステムボード上の接続関係を変更し、内部状態を変更するようにしても良い。更に、ボンディングオプションなどによる実空間アドレスの設定を行う場合には、チップの動作試験を行った後で実アドレス空間の設定を行えばよいので、全てのチップに同じプロセス試験を施すことができるので、複数のチップを実質的に同一動作させつつ試験を行うことができる。
【００２８】
　なお、上記実施の形態ではオプションピンに外部から電位を与えて仮想メモリ空間中の実メモリ空間を指定する場合を例に取って説明したが、オプションピンをメモリチップの内部で抵抗成分を介して電源Ｖｃｃ（またはＶｄｄ）に接続し、このオプションピンに外部から電位が印加されない場合にはアドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２をそのまま内部アドレス信号として用い、オプションピンが外部で接地されたときにはアドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２を反転させて内部アドレス信号として用いるようにしても良い。また、上記入力切換回路２６−１，２６−２に代えて、オプションピンに印加された電位ＶＳ１がＶｃｃ（またはＶｄｄ）レベルのときに仮想メモリ空間の上位アドレスを指定し、オプションピンに印加された電位ＶＳ１がＶｓｓレベルであれば仮想メモリ空間の下位アドレスを指定し、開放状態では仮想メモリ空間を使用しないようにする回路を設けても良い。もちろん、このような場合にも電位関係が逆であっても同様な機能を実現できる。
【００２９】
　更に、不揮発性半導体記憶装置が実装された小型メモリカードでは、メモリカードの実装基板の表と裏の両面に半導体メモリチップを実装し、全ての対応する入出力信号線をそれぞれ共通に接続し、それぞれが上位アドレス側のチップか下位アドレス側のチップかを上述した種々の方法で指定すれば、メモリカードのユーザは２個実装していることを全く意識することなく１個実装しているものと同じ規格にできる。よって、同一のメモリカードドライバを使用でき、携帯用電子機器の設計変更をする必要もなく、記憶容量は２倍となる。
【００３０】
　更にまた、この発明の半導体システムでは、全く同じ信号線を共用して複数の半導体メモリチップを単一のシステムに実装できるため、図５に示すように半導体メモリチップ１１Ａ，１１Ｂをシステムボード３０上に積み重ねて実装することもできる。このような構成では、システムボード３０を全く変更することなく記憶容量の増設を行うことができ、フレキシブルな半導体システムを提供することができる。
【００３１】
　なお、上記第１の実施の形態では、仮想メモリ空間中の実メモリ空間の位置を指定するために、通常動作に必要な入出力ピン以外にオプションピンを設け、このオプションピンに与える電位に応じて位置を指定する場合を例に取って説明したが、仮想メモリ空間中の実メモリ空間の位置は他の種々の方法で指定可能である。例えば、実アドレス位置設定手段として、メモリセルに不良が発生したときに救済を行うために用いられるリダンダンシ救済用のポリシリコンフューズや金属フューズ（電気溶断型のフューズ素子やレーザ溶断型のフューズ素子）を半導体メモリチップ内に設け、このフューズが切断されたか否かに応じて仮想メモリ空間中の実メモリ空間の位置を指定するようにしても良い。リダンダンシ救済用のフューズを用いれば、本来半導体記憶装置に必要な素子を用いるので製造工程が複雑化することはなく、フューズ素子は微細であるのでチップサイズにもほとんど影響がない。また、ワイヤボンディングにより配線層や端子間を結線するか否かに応じて仮想メモリ空間中の実メモリ空間の位置を指定することもできる。更に、不揮発性半導体記憶装置では、製造者だけでなくユーザが指定できるようにするために、不揮発性である特性を生かして、本来のメモリ空間に加えて補助用のメモリ空間を設け、この補助用のメモリ空間に仮想メモリ空間中の実メモリ空間の位置情報を記憶させると良い。
【００３２】
　この他、非選択のチップの出力バッファ２９−１〜２９−１７の出力端子を高抵抗状態にする例について説明したが、入力された仮想メモリ空間とオプションピンで指定された実メモリ空間のアドレスが一致するか否かを比較し、アドレスが一致した場合のみ内部アドレスの選択を行い、一致しない場合には当該チップのアドレスを全て非選択にする制御を行うようにしても良い。このような構成によれば、内部回路を簡素化できる。また、アドレスが一致した場合のみ当該チップをイネーブル状態に設定し、一致しない場合には当該チップをスタンバイ状態に設定するようにしても良い。更に、前述した出力バッファの出力端子の高抵抗化、アドレスの非選択化、及びチップのスタンバイ状態化を必要に応じて選択的に組み合わせても良い。
【００３３】
　次に、ＮＡＮＤタイプのフラッシュメモリに代表されるような、アドレスがマルチプレクスされているデバイスに適用したこの発明の第２の実施の形態に係る半導体システムについて説明する。図６は、８個のＮＡＮＤタイプのフラッシュメモリチップを単一のシステムボード上に実装した半導体記憶システムの構成例を示している。図７は上記図６のシステムにおける実メモリ空間と仮想メモリ空間との関係を模式的に示すものである。各半導体メモリチップ１１−１〜１１−８はそれぞれ、対応する全ての入出力信号ピンが共通に並列接続されてシステムボード３０上に実装されている。各チップ１１−１〜１１−８は、図７に示すように各々が１メガビットの実メモリ空間を有し、アドレスの入力回路系とアドレスデコーダ系は８メガビットの仮想メモリ空間を指定可能に構成されている。一方、データの出力回路系は、上記図３に示した回路と同様に構成されており、特定のチップがアクセスされているときには他のチップの出力端子は高抵抗状態に制御され、複数のチップの出力信号が衝突しないようになっている。
【００３４】
　ＮＡＮＤタイプのフラッシュメモリは、アドレス入力ピンとデータＩ／Ｏピンが共通に使用され、アドレスやデータがシリアルに入出力される。そして、通常、１メガビットの半導体記憶装置では、アドレスを８本の信号線で指定しており、これらの信号線から３回の入力サイクルに分けてアドレスを入力している。図８は、このようなＮＡＮＤタイプのフラッシュメモリにおけるアドレス入力方法を示している。図示するように、アドレス入力ピン（データＩ／Ｏピンでもある）は、Ｐｉｎ０からＰｉｎ７までの８ビットであり、これらのアドレス入力ピンＰｉｎ０〜Ｐｉｎ７にそれぞれ、１回目のサイクルでアドレス信号Ａ０〜Ａ７、２回目のサイクルでアドレス信号Ａ８〜Ａ１５、３回目のサイクルでアドレス信号Ａ１６〜Ａ２０が入力される。従来の１メガビットのＮＡＮＤタイプのフラッシュメモリの場合には、３回目のアドレス入力サイクルでは、アドレス入力ピンＰｉｎ０，Ｐｉｎ１に入力された２ビットのアドレス信号しかアクセスに利用されていなかったが、この発明の第２の実施の形態ではアドレス入力ピンＰｉｎ２，Ｐｉｎ３，Ｐｉｎ４に入力されたアドレス信号Ａ１８，Ａ１９，Ａ２０をそれぞれ、仮想アドレス空間中の実メモリ空間の位置を指定するためのアドレスとして用いている。
【００３５】
　従って、この第２の実施の形態に係る半導体システムでは、新たなピン（アドレス入力ピン）を付加することなく、従来のＮＡＮＤタイプのフラッシュメモリチップと全く同じピン配置で仮想メモリ空間を表現することができる。しかも、従来のＮＡＮＤタイプのフラッシュメモリでは、アドレス信号Ａ１８，Ａ１９，Ａ２０は入力しても無視され、アドレス入力ピンＰｉｎ２，Ｐｉｎ３，Ｐｉｎ４にどのようなアドレス信号が入力されようとも、１メガビットの実メモリ空間のどこかが選択されるため、読み出し動作を行ったときにはその記憶内容が出力され、８個のチップを実装して入出力信号線を全て共通に接続した場合には、全てのチップがそれぞれのデータを出力することになり、出力信号が衝突してしまって正常な読み出しデータが得られなかった。これに対し、この発明を適用したＮＡＮＤタイプのフラッシュメモリでは、予め指定された実メモリ空間以外のアドレスが入力された場合には、出力バッファの出力端子を高抵抗状態、アドレスの非選択状態、及びチップのスタンバイ状態の少なくともいずれか１つの状態にするため、選択された１つのチップだけからデータが出力されるので、正しい読み出しデータが得られる。また、仮想メモリ空間を表現するために付加したアドレス信号Ａ１８，Ａ１９，Ａ２０を有効に解釈するために、予め指定された実メモリ空間以外のアドレスが入力され、プログラムや消去コマンドが入力されたとしても、選択されるブロックが存在しないためにメモリセルはプログラムも消去もされない。
【００３６】
　ところで、ＮＡＮＤタイプのフラッシュメモリのような、チップ内部でアドレスを自動的に増加させて動作させる機能を有する半導体記憶装置では、オプションピンや他の種々の方法により単純に仮想メモリ空間中の実メモリ空間の位置を指定をしても、チップ間をまたがったアクセスはできない。そこで、このような異なるチップ間の連続したアクセスが必要なシステムでは、仮想メモリ空間のアドレス入力は、オプションピンまたはその他の仮想メモリ空間中の実メモリ空間の位置を示す信号がいかなる設定になっていようとそのまま取り込んで内部アドレスカウンタに設定し、内部アドレスカウンタのカウント値をオプションピン、またその他の方法にしたがって判定させるようにすれば良い。
【００３７】
　図９は、このような異なるチップ間の連続したアクセスが要求されるシステムで用いられる半導体記憶装置の具体的な構成例について説明するためのもので、アドレスの入力回路系、アドレスデコーダ系及びデータの出力回路系の要部を抽出して概略構成を示すブロック図である。ここでは、図３と同様に１メガビットの半導体メモリチップを４個実装して４メガビットの半導体システムを構築する場合の半導体記憶装置の構成例を示している。各チップは８ビット／１バイトの構成であり、１７本のアドレス信号線で１メガビットのアドレス空間を指定するようになっている。この発明の半導体記憶システムには、各チップに対応する１メガビットの実メモリ空間ＴＡ，ＴＢ，ＴＣ，ＴＤを指定するのに必要な１７ビットの第１のアドレス信号Ａｄｄ１に加えて、実メモリ空間の４倍の仮想メモリ空間ＶＡを指定可能にするための２ビットのアドレス信号Ａｄｄ２が入力される。すなわち、入力バッファ（第１の入力手段）２５−１〜２５−１７には実メモリ空間を指定するためのアドレス信号Ａｉｎ０〜Ａｉｎ１６が供給され、入力バッファ（第２の入力手段）３１−１，３１−２には実メモリ空間を指定するためのアドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２が供給される。これら入力バッファ２５−１〜２５−１７，３１−１，３１−２の出力信号は、内部アドレスカウンタ３２に供給される。この内部アドレスカウンタ３２は、計数手段として働くもので、バイナリカウンタで構成されている。上記内部アドレスカウンタ３２の計数値は、アドレスデコーダ２７及び入力切換回路２６−１，２６−２に供給される。上記入力切換回路２６−１，２６−２には、上記オプションピンから仮想メモリ空間ＶＡ中の当該チップの実メモリ空間ＴＡ、ＴＢ、ＴＣまたはＴＤの位置を指定するための第１，第２の電位ＶＳ１，ＶＳ２（ＶｃｃまたはＶｓｓ）が印加されている。これら入力切換回路２６−１，２６−２は、仮想メモリ空間ＶＡ中の実メモリ空間の位置を示す電位ＶＳ１，ＶＳ２に応じて、上記内部アドレスカウンタ３２の出力信号をそのまま（非反転で）内部アドレス信号としてアドレスデコーダ（アドレスデコード手段）２７に供給するか、反転して供給するかを切り換える。上記内部アドレスカウンタ３２の出力信号と上記入力切換回路２６−１，２６−２の出力信号（内部アドレス信号）とがそれぞれ、アドレスデコーダ２７に供給されてデコードされる。
【００３８】
　また、上記入力切換回路２６−１，２６−２から出力される内部アドレス信号は、当該チップが選択されているか否かを判別するためのチップアドレスデコード回路（判別手段）２８に供給され、上記アドレス信号Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２によって指定されたチップアドレスが予め指定されている仮想アドレス空間中の実アドレス空間の位置と一致しているか否かが判別される。このチップアドレスデコード回路２８の出力により各出力バッファ（出力手段）２９−１〜２９−１７が制御され、一致が検出された時にはこれら出力バッファ２９−１〜２９−１７が出力可能状態に制御され、不一致の時には各出力バッファ２９−１〜２９−１７の出力端子が高抵抗状態に制御される。
【００３９】
　上記図９に示した構成例における入力切換回路２６−１，２６−２はそれぞれ図４に示したように、排他的論理和回路で構成されており、内部アドレスカウンタ３２の出力信号とオプションピンから与えられた信号ＶＳ１，ＶＳ２とが一致した時には内部アドレス信号として“Ｌ”レベルの信号を出力し、不一致の時には内部アドレス信号として“Ｈ”レベルの信号を出力する。上記入力切換回路２６−１，２６−２としては、オプションピンに印加された電位ＶＳ１，ＶＳ２がＶｃｃ（またはＶｄｄ）レベル、換言すれば仮想空間中の実メモリ空間の位置を指定する信号が“Ｈ”レベルであれば内部アドレスカウンタ３２の出力信号を反転させ、オプションピンに印加された電位ＶＳ１，ＶＳ２がＶｓｓレベル、すなわち“Ｌ”レベルであればそのまま（反転せずに）内部に伝えるような回路であれば他の論理構成であっても良い。
【００４０】
　上記チップアドレスデコード回路２８、及び各出力バッファ２９−１〜２９−１７はそれぞれ、上記図３の回路と同様に構成すれば良い。
【００４１】
　これによって、内部アドレス自動増加機能にも対応でき、単体で使用するときの動作と複数で使用するときの動作を完全に一致させることができる。この結果、ＮＡＮＤタイプのフラッシュメモリに用意されている連続読み出しコマンドが複数のチップ間をまたがっても問題なく実行されるので、ユーザは複数個実装されていることを全く意識することなく単独使用しているのと全く同じに使用することができる。
【００４２】
　その他、半導体記憶装置では設定以上のアドレスまで自動増加させるような命令が入力されると、最大アドレスの情報を出力し続けるという半導体記憶装置もあるので、この機能を実現するためには仮想メモリアドレスが設定上最大のアドレスに到達した場合には、内部アドレスの増加を中止し、最大アドレスの情報を出力し続けるようにすれば良い。
【００４３】
　上述したように、この発明によれば、複数個の半導体メモリチップを同一システムに実装し、メモリ容量を大きくしても、外部からは単独使用したときと全く同一の仕様に見える半導体システムを提供できる。特に、実装基板の表と裏の両面に半導体メモリチップを実装したり、半導体メモリチップを積み重ねて実装することにより、記憶容量が単独実装の２倍のシステムを構成する場合に有効である。また、連続読み出しのようなチップ間をまたがるようなコマンドも、チップ間の隔たりを感じることなく使用することができる。更に、次世代のシステム構成を検討する場合、前世代の半導体メモリチップを使用して次世代の半導体メモリチップと完全コンパチブルにできるので、半導体記憶装置の開発スケジュールと完全に独立したシステム開発を行えるようになる。
【図面の簡単な説明】
【００４４】
【図１】この発明の第１の実施の形態に係る半導体システム及びメモリカードについて説明するためのもので、半導体記憶システムの概略的な構成例を示すブロック図。
【図２】図１に示した各半導体メモリチップにおける実メモリ空間と仮想メモリ空間との関係を模式的に示す図。
【図３】半導体記憶装置の具体的な構成例について説明するためのもので、アドレスの入力回路系、アドレスデコーダ系及びデータの出力回路系の要部を抽出して概略構成を示すブロック図。
【図４】図３に示した構成における入力切換回路の一例を示す回路図。
【図５】半導体メモリチップをシステムボード上に多段に積み重ねて実装する場合の構成について説明するための斜視図。
【図６】この発明の第２の実施の形態に係る半導体システムについて説明するためのもので、８個のＮＡＮＤタイプのフラッシュメモリチップを単一のシステムボード上に実装したシステム構成例を示す図。
【図７】図６のシステムにおける実メモリ空間と仮想メモリ空間との関係を模式的に示す図。
【図８】図６及び図７に示した半導体記憶システムにおけるアドレスの入力方法について説明するための図。
【図９】この発明の第３の実施の形態に係る半導体システム及びメモリカードについて説明するためのもので、半導体記憶装置のアドレスの入力回路系、アドレスデコーダ系及びデータの出力回路系の要部を抽出して概略構成を示すブロック図。
【図１０】複数の半導体メモリチップを実装した従来の半導体システムを示すブロック図。
【図１１】各種の携帯用電子機器に使用される従来の小型メモリカードを示すもので、（ａ）図は単一の半導体メモリチップを実装した場合を示す図、（ｂ）図は複数の半導体メモリチップを実装した場合を示す図。
【符号の説明】
【００４５】
　１１−１〜１１−ｎ…半導体メモリチップ、１２…入力バス、１３…出力バス、１４…制御バス、１６…チップ選択信号線、２５−１〜２５−１７…入力バッファ、２６−１，２６−２…入力切換回路、２７…アドレスデコーダ、２８…チップアドレスデコード回路、２９−１〜２９−１７…出力バッファ、３０…システムボード、３１−１，３１−２…入力バッファ、３２…内部アドレスカウンタ、ＴＡ，ＴＢ，ＴＣ，ＴＤ…実メモリ空間、ＶＡ…仮想メモリ空間、Ａｄｄ１…第１のアドレス信号、Ａｄｄ２…第２のアドレス信号、Ａｉｎ０〜Ａｉｎ１６…実メモリ空間を指定するためのアドレス信号、Ａｉｎｅｘｔ１，Ａｉｎｅｘｔ２…仮想メモリ空間を指定するためのアドレス信号、ＶＳ１，ＶＳ２…仮想メモリ空間中の実メモリ空間の位置を示す電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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