(57)【要約】【課題】不良セルを有する領域が冗長アレイと適切に置換される半導体メモリを提供する【解決手段】複数のメモリセルを有するコアアレイと、コアアレイ内の不良セルを含む置換対象領域と置き換えられる冗長アレイとを有する半導体メモリにおいて、前記不良セルの両側を含む第１の置換対象領域のアドレスが置換対象アドレスとして記憶される置換アドレスメモリと、コアアレイと冗長アレイとの置換を制御する冗長制御部とを有する。更に、冗長制御部は、前記第１の置換対象領域が全てコアアレイ内に位置する時は、前記置換対象アドレスに応じて当該第１の置換対象領域を冗長アレイと置換するよう制御し、前記第１の置換対象領域の一部がコアアレイの外側に位置する時は、不良セルを有しコアアレイの内側にある第２の置換対象領域を冗長アレイと置換するように制御する。【選択図】図７
2004110861.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリにおいて、
複数のメモリセルを有するコアアレイと、
前記コアアレイ内の不良セルを含む置換対象領域と置き換えられる冗長アレイと、
前記不良セルの両側を含む第１の置換対象領域のアドレスが置換対象アドレスとして記憶される置換アドレスメモリと、
前記コアアレイと前記冗長アレイとの置換を制御する冗長制御部とを有し、
更に、前記冗長制御部は、前記第１の置換対象領域が全てコアアレイ内に位置する時は、前記置換対象アドレスに応じて当該第１の置換対象領域を前記冗長アレイと置換するよう制御し、前記第１の置換対象領域の一部が前記コアアレイの外側に位置する時は、前記置換対象アドレスにかかわらず、前記不良セルを有し前記コアアレイの内側にある第２の置換対象領域を前記冗長アレイと置換するように制御することを特徴とする半導体メモリ。
【請求項２】
請求項１において、
前記冗長制御部は、アクセス時に供給されるアクセスアドレスと前記置換対象アドレスとを比較して、その比較結果に応じて、前記第１の置換対象領域を冗長アレイと置換することを特徴とする半導体メモリ。
【請求項３】
請求項１において、
前記コアアレイが複数のブロックを有し、前記置換対象アドレスは、当該ブロックアドレスとブロック内アドレスとを有し、
前記冗長制御部は、前記第１の置換対象領域が隣接する前記ブロックに延びる時は、アクセス時に供給されるアクセスアドレスと前記ブロック内アドレスとの比較結果に応じて、前記隣接するブロックのいずれかのブロックを前記冗長アレイと置換することを特徴とする半導体メモリ。
【請求項４】
請求項１において、
前記コアアレイが複数のブロックを有し、当該複数のブロックがそれぞれ複数のサブブロックを有し、前記置換対象アドレスは、ブロックアドレスと前記サブブロックのアドレスとサブブロック内アドレスとを有し、
前記冗長制御部は、前記第１の置換対象領域が隣接する前記サブブロックに延びる時は、前記アクセスアドレスと前記サブブロック内アドレスとの比較結果に応じて、前記隣接するサブブロックのいずれかのブロックを前記冗長アレイと置換することを特徴とする半導体メモリ。
【請求項５】
半導体メモリにおいて、
複数のメモリセルを含む複数のブロックを有するコアアレイと、
前記コアアレイ内の不良セルを含む置換対象領域と置き換えられる冗長アレイと、
前記不良セルの両側を含む第１の置換対象領域のアドレスが置換対象アドレスとして記憶される置換アドレスメモリと、
当該置換対象アドレスに応じて前記コアアレイと冗長アレイとの置換を制御する冗長制御部とを有し、
前記冗長制御部は、前記第１の置換対象領域が全てコアアレイ内に位置する時であって、隣接するブロックの両方に延びる場合、アクセスアドレスに応じて当該隣接するブロックのいずれかを選択して、当該選択されたブロックと前記冗長アレイとを置換するよう制御し、
前記冗長制御部は、前記第１の置換対象領域の一部がコアアレイの外側に位置する時は、不良セルを有しコアアレイの内側にある第２の置換対象領域を冗長アレイと置換するように制御することを特徴とする半導体メモリ。
【請求項６】
請求項５において、
前記冗長アレイのサイズが、前記ブロックのサイズと同じであり、
前記置換対象アドレスは、前記第１の置換対象領域を示すブロックのブロックアドレスとブロック内アドレスとを有し、
前記冗長制御部は、前記隣接するブロックのいずれかの選択を、前記アクセスアドレスと前記ブロック内アドレスとの比較により行うことを特徴とする半導体メモリ。
【請求項７】
請求項５において、
前記コアアレイの各ブロックは、更に複数のサブブロックを有し、
前記冗長アレイのサイズが前記サブブロックのサイズと同じであり、
前記置換対象アドレスは、前記第１の置換対象領域を示すブロックのブロックアドレスと、前記サブブロックのサブブロックアドレスと、サブブロック内アドレスとを有し、
前記冗長制御部は、隣接するブロックのいずれかの選択を、前記アクセスアドレスと前記サブブロック内アドレスとの比較により行うことを特徴とする半導体メモリ。
【請求項８】
請求項７において、
前記第１の置換対象領域が隣接するサブブロックに延びる場合、前記冗長制御部は、前記アクセスアドレスに応じて当該隣接するサブブロックのいずれかを選択して、当該選択されたサブブロックと冗長アレイとを置換するよう制御することを特徴とする半導体メモリ。
【請求項９】
請求項５において、
前記複数のブロックはそれぞれ出力端子に対応して設けられ、
前記冗長制御部は、前記第１の置換対象領域が全てコアアレイ内に位置する時であって、隣接するブロックの両方に延びる場合、前記アクセスアドレスに応じて当該隣接するブロックのいずれかの出力を前記冗長アレイの出力と置換するよう制御し、
前記冗長制御部は、前記第１の置換対象領域の一部がコアアレイの外側に位置する時は、前記第２の置換対象領域の出力を冗長アレイの出力と置換するように制御することを特徴とする半導体メモリ。
【請求項１０】
請求項５において、
更に、前記ブロックに挟まれたレファレンスアレイを有し、
前記冗長制御部は、前記第１の置換対象領域の一部がコアアレイの外側の前記レファレンスアレイに位置する時は、前記第２の置換対象領域を冗長アレイと置換するように制御することを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冗長セルアレイを有する半導体メモリに関し、特に、コアアレイ内の不良セル領域が冗長セルアレイと正常に置き換えられる半導体メモリに関する。
【０００２】
【従来の技術】
半導体メモリは、大規模化及び微細化に伴って、コアアレイ内に不良セルが発生する。不良セルは、メモリセル自体の不良と共に隣接するビット線間の短絡などによる不良も原因の一つになっている。このような不良セルは、出荷前試験工程で検出され、検出された不良セルの領域を冗長セルアレイと置き換えることで救済される。最も一般的な置き換え方は、コアアレイ内の所定サイズのブロックを、同じ所定サイズの冗長セルアレイと置き換える方法である。この方法では、コアアレイがあらかじめ複数のブロックに固定的に分離されていて、検出された不良セルを有するブロックのアドレスを不良セル情報記憶領域に書き込むことで冗長セルアレイへの置換が行われる。そして、外部からアクセスがあった場合は、この不良セル情報記憶領域内に記憶されているアドレスのブロックに代えて、冗長セルアレイが選択される。
【０００３】
図１は、半導体メモリの一例であるフラッシュメモリの従来の冗長構成を示す図である。このメモリでは、コアアレイＣＯＡに隣接して冗長セルアレイＲＡが設けられている。コアアレイＣＯＡには、一例として、１６個のＩ／ＯブロックＩ／Ｏ０−１５と、レファレンスセルアレイＲｅｆＡとが隣接して設けられる。アクセス時に供給されるアドレスＡ（２３：０）は、アドレスバッファＡＤＤ−Ｂｕｆに入力され、ロウアドレスＡ（２３：７）とコラムアドレスＡ（６：０）とに分けられ、それぞれＸデコーダＸＤＥＣとＹデコーダＹＤＥＣに供給される。コラムアドレスＡ（６：０）は、更に、冗長セルアレイのＹデコーダＹＤＥＣＲにも供給される。上記のメモリでは、各Ｉ／Ｏブロック内には、複数のビット線ＢＬと、隣接するビット線間に設けられた６４個のメモリセルＭＣと、複数のワード線ＷＬとが設けられる。各Ｉ／Ｏブロックは、１本のワード線ＷＬに対して、１２８ビットのデータを記憶することができる。
【０００４】
図１の例では、冗長セルアレイＲＡが、コアアレイ内のＩ／Ｏブロックと同じサイズになっていて、不良セルが含まれるＩ／ＯブロックＩ／Ｏ１２が、冗長セルアレイＲＡと置き換えられている。不良セルアレイＲＡのサイズは、特にＩ／Ｏブロックと同じサイズである必要はなく、それより小さいサイズの場合は、Ｉ／Ｏブロック内の一部の領域が冗長セルアレイと置き換えられる。
【０００５】
尚、図１のフラッシュメモリは、メモリセルがトラップゲートを有する不揮発性メモリであり、トラップゲートの両側に電荷を蓄積するかしないかによって、メモリセルのトランジスタ閾値電圧が異なり、それを利用して記憶データが読み出される。例えば、メモリセルＭＣ０の左側のビットを読み出す場合は、ワード線ＷＬを所定の電圧にし、ビット線ＢＬ０をグランドにし、ビット線ＢＬ１を介してメモリセルにセル電流が流れるか否かを検出する。その時、同じビット線ＢＬ１に接続される反対側のメモリセルＭＣ１の影響をなくすために、ビット線ＢＬ２はプリチャージレベルに駆動される。メモリセルＭＣ０の右側のビットを読み出す場合は、ビット線の関係が左右逆に制御される。このようなメモリセルアレイの構成は、バーチャルビット線構成と呼ばれ、メモリセルの両側にビット線が形成され、いずれか一方のビット線がグランドに接続され、いずれか他方のビット線が読み出し用ビット線として機能する。
【０００６】
図１のメモリセルは、製品として市場に流通しているが、それを具体的に開示した特許文献若しくは非特許文献については、本発明者らは不知である。また、シンクロナスＤＲＡＭの冗長構成について開示するものとして、以下の特許文献がある。
【０００７】
【特許文献】
特開平８−１０２１８６号公報（１９９６年４月１６日公開）
【０００８】
【発明が解決しようとする課題】
バーチャルビット線構成の一つの特徴として、不良セルを中心とする所定の不良セル領域が冗長セルアレイと置き換えられる。例えば、図１において、Ｉ／Ｏブロックの境界領域のメモリセルＭＣ０に不良がある場合や、ビット線ＢＬ０，ＢＬ１間が短絡している場合に、そのＩ／Ｏブロックを冗長セルアレイＲＡと単純に置き換えるだけでは、不良を救済することはできない。その理由は、１つのビット線はそれに接続される１対のメモリセルの状態に依存するので、ビット線ＢＬ０を介してメモリセルＭＣ０のセル電流を読み出す場合、ビット線ＢＬ０の左側の図示しない隣接ビット線の電位を適切に制御して、それに接続されるメモリセルの動作の影響をなくす必要があるからである。従って、コアアレイの置換対象領域の周辺には、不良セルが存在しないようにする必要がある。
【０００９】
そこで、ムービングウインドウ方式により置換対象領域を設定することが提案されている。この方式によれば、コアアレイの置換対象領域をあらかじめ固定的に決めておくのではなく、検出された不良セルを中心とする領域を、その都度置換対象領域に設定する。つまり、置換対象領域が不良セルの位置に応じて移動する。そして具体的には、検出された不良セルが中心に位置するような領域のアドレスを、不良セル情報記憶領域に記録し、その記録されたアドレスの領域に代えて、冗長セルアレイを選択する。
【００１０】
このようなムービングウインドウ方式では、試験工程で不良セルが検出された時、その不良セルが中心に位置するような所定領域の情報、例えばその領域の先頭アドレスが不良セル情報記憶領域に書き込まれる。従って、不良セルがメモリブロックの境界に位置する場合は、コアアレイのメモリブロックの境界の両側を置換対象領域に設定する。その場合は、アクセス時のアドレスに応じて、境界のどちら側のメモリブロックの出力と冗長セルアレイの出力とを切り換えるかをチェックする必要がある。更に、解決すべき問題点としては、コアアレイの端部に不良セルが位置する場合は、コアアレイの端部の境界の両側が置換対象領域に設定される。この場合、コアアレイの端部境界の外側にはメモリブロックが存在しないので、コアアレイの内側のメモリブロックの境界に不良セルが存在する場合と同様の置換チェック機能を利用することができなくなる。
【００１１】
このようなセルアレイの端部境界の問題は、コアアレイに隣接してレファレンスアレイが設けられる場合にも発生する。レファレンスアレイには、読み出しやベリファイ時に、コアアレイ内のメモリセルを選択すると同時に、選択されるレファレンスセルが配置される。従って、不良セルがコアアレイとレファレンスアレイとの境界付近に存在する場合も、置換対象領域がコアアレイの外側のレファレンスアレイを含むことになり、上記と同様の問題が発生する。
【００１２】
そこで、本発明の目的は、不良セルを含む領域を冗長セルアレイと置換する半導体メモリにおいて、不良セルの位置にかかわらず冗長セルアレイとの置換を適切に行うことができる半導体メモリを提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面によれば、複数のメモリセルを有するコアアレイと、コアアレイ内の不良セルを含む置換対象領域と置き換えられる冗長アレイとを有する半導体メモリにおいて、前記不良セルの両側を含む第１の置換対象領域のアドレスが置換対象アドレスとして記憶される置換アドレスメモリと、コアアレイと冗長アレイとの置換を制御する冗長制御部とを有する。更に、冗長制御部は、前記第１の置換対象領域が全てコアアレイ内に位置する時は、前記置換対象アドレスに応じて当該第１の置換対象領域を冗長アレイと置換するよう制御し、前記第１の置換対象領域の一部がコアアレイの外側に位置する時は、不良セルを有しコアアレイの内側にある第２の置換対象領域を冗長アレイと置換するように制御することを特徴とする。
【００１４】
上記の第１の側面によれば、メモリの試験工程において、検出された不良セルの両側が含まれる第１の置換対象領域のアドレスが置換アドレスメモリに記憶される。従って、不良セルがコアアレイの端部に位置する場合に、第１の置換対象領域の一部がコアアレイの外側に位置するという不都合が発生する。そこで、冗長制御部が、第１の置換対象領域ではなく、不良セルを有しコアアレイの外側を含まない第２の置換対象領域を冗長アレイと置換するように自動的に制御する。従って、試験工程において、置換アドレスメモリに記憶する置換対象アドレスを、不良セルの位置にかかわらず、一律同じ論理演算により求めることができ、試験工程を簡単化して製品コストを低下させることができる。その場合に発生する上記不都合は、冗長制御部により自動的に解消される。
【００１５】
上記の目的を達成するために、本発明の第２の側面によれば、複数のメモリセルを有するコアアレイと、コアアレイ内の不良セルを含む置換対象領域と置き換えられる冗長アレイとを有する半導体メモリにおいて、コアアレイが複数のブロックを有し、当該複数のブロックそれぞれからデータが出力される。更に、半導体メモリは、前記不良セルの両側を含む第１の置換対象領域のアドレスが置換対象アドレスとして記憶される置換アドレスメモリと、当該置換対象アドレスに応じてコアアレイと冗長アレイとの置換を制御する冗長制御部とを有する。そして、前記第１の置換対象領域が全てコアアレイ内に位置する時であって、隣接するブロックの両方に延びる場合、冗長制御部は、アクセスアドレスに応じて当該隣接するブロックのいずれかを冗長アレイとを置換するよう制御する。また、前記第１の置換対象領域の一部がコアアレイの外側に位置する時は、前記冗長制御部は、不良セルを有しコアアレイの内側にある第２の置換対象領域を冗長アレイと置換するように制御することを特徴とする。
【００１６】
上記第２の側面における一実施例では、冗長アレイのサイズが、前記ブロックのサイズと同じである。そして、置換対象アドレスは、第１の置換対象領域を示すブロックのブロックアドレスと、第１の置換対象領域を示すブロック内アドレスとを有し、冗長制御部は、上記隣接するブロックのいずれかの選択を、アクセスアドレスとブロック内アドレスとの比較により行うことを特徴とする。
【００１７】
上記第２の側面における別の実施例では、コアアレイの各ブロックは、更に複数のサブブロックを有し、冗長アレイのサイズがサブブロックのサイズと同じである。そして、置換対象アドレスは、第１の置換対象領域を示すブロック及びサブブロックのアドレスと、第１の置換対象領域を示すサブブロック内アドレスとを有し、冗長制御部は、隣接するブロックのいずれかの選択を、アクセスアドレスとサブブロック内アドレスとの比較により行う。
【００１８】
更に、上記の実施例において、第１の置換対象領域が隣接するサブブロックに延びる場合、冗長制御部は、アクセスアドレスに応じて当該隣接するサブブロックのいずれかを選択して、当該選択されたサブブロックと冗長アレイとを置換するよう制御する。従って、第１の置換対象領域が隣接するサブブロックに加えて隣接するブロックにも延びる場合は、アクセスアドレスに応じて当該隣接するサブブロック及び隣接するブロックのいずれかをそれぞれ選択して、置換アレイと置換する。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２０】
本実施の形態では、半導体メモリとして、トラップゲートを有し、トラップゲートに電荷が注入されるか否かにより閾値電圧が異なるセルトランジスタを有するフラッシュメモリを例にして説明する。
【００２１】
本実施の形態における半導体メモリの全体構成は、図１に示した構成に加えて、不良セルの両側を含む第１の置換対象領域のアドレスを置換対象アドレスとして記憶する置換アドレスメモリと、コアアレイの出力と冗長セルアレイの出力との置換を制御する冗長制御部とを有する。これらの構成については、後に詳述する。
【００２２】
図２、図３、図４は、本実施の形態における置換対象領域と冗長セルアレイとの置き換えの原理を示す図である。図２において、コアアレイは、消去単位である複数のセクタを有し、各セクタは、複数のＩ／Ｏブロックを有する。図１に示されたコアアレイＣＯＡは、１つのセクタのみで構成される例であり、そのセクタ内に１６個のＩ／ＯブロックＩ／Ｏ０−Ｉ／Ｏ１５と１個のレファレンスアレイＲｅｆＡとが含まれる。図２には、そのうち、セクタＫ内のＩ／ＯブロックＩ／Ｏｎ、Ｉ／Ｏｎ＋１、Ｉ／Ｏｎ＋２、及びＩ／Ｏ１５が示されている。各Ｉ／Ｏブロックは、仮想的に４つのサブブロックＳｕｂ−ＩＯ−０−Ｓｕｂ−ＩＯ−３に分割され、各サブブロックのアドレスＡ６，Ａ５がそれぞれ示される。また、冗長アレイＲＡは、Ｉ／Ｏブロックと同じサイズであり、同様に４つのサブブロックに分割される。
【００２３】
図２の例では、ｘ印の不良セルが、セクタＫ内のＩ／ＯブロックＩ／Ｏｎのサブブロック（０，１）の領域内に存在する。この場合、冗長アレイＲＡと置換される置換対象領域１０は、スタートアドレスＳＡがＡ６，Ａ５＝０，０でエンドアドレスＬＡがＡ６，Ａ５＝１，１となる。このスタートアドレスＳＡとエンドアドレスＬＡで挟まれた置換対象領域１０が、リペアウインドウであり、冗長アレイＲＡと置き換えられる。また、この置換対象領域１０は、不良セルの両側の領域を含むように設定され、バーチャルビット線構成であっても、リードやプログラム動作に支障がないように置換される。従って、置換対象領域１０のアドレスは、Ｉ／Ｏｎブロックのアドレスと、そのブロック内のサブブロックアドレスとを有し、これらの情報が置換対象領域のスタートアドレスＳＡとして、図示しない置換アドレスメモリに記録される。
【００２４】
上記のように、置換対象領域１０のスタートアドレスＳＡがＩ／Ｏｎ及びＡ６，Ａ５＝０，０の場合は、Ｉ／ＯブロックＩ／Ｏｎ全てが冗長アレイＲＡと一括して置換される。従って、Ｉ／ＯブロックＩ／Ｏｎからの出力を全て冗長アレイＲＡからの出力に置き換えるようにすれば良い。つまり、図示しない冗長制御部は、置換対象アドレスに含まれるＩ／Ｏブロックアドレスｎに応じて、置換アレイＲＡとの置き換えを行うように制御する。
【００２５】
図３の例では、ｘ印の不良セルが、セクタＫ内のＩ／ＯブロックＩ／Ｏｎのサブブロック（１，１）の領域内に存在する。この場合、冗長アレイＲＡと置換される置換対象領域１０は、スタートアドレスＳＡがＡ６，Ａ５＝１，０でエンドアドレスＬＡがＡ６，Ａ５＝０，１となる。このスタートアドレスＳＡとエンドアドレスＬＡで挟まれた置換対象領域１０が、リペアウインドウであり、冗長アレイＲＡと置き換えられる。つまり、置換対象領域１０は、不良セルの両側の領域を含むように設定される。従って、置換対象領域１０は、隣接するＩ／ＯブロックＩ／Ｏｎ、Ｉ／Ｏｎ＋１の両側に延びることになる。
【００２６】
上記のように、置換対象領域１０がＩ／Ｏブロックの境界の両側に延びる場合は、冗長アレイＲＡの上位側のサブブロック（１，０）（１，１）はＩ／ＯブロックＩ／Ｏｎの上位側のサブブロック（１，０）（１，１）と置換され、冗長アレイＲＡの下位側のサブブロック（０，０）（０，１）はＩ／ＯブロックＩ／Ｏｎ＋１の下位側のサブブロック（０，０）（０，１）と置換される必要がある。従って、アクセスアドレス（またはユーザアドレス）ＵＡがスタートアドレスのブロック内アドレスＡ６，Ａ５＝１，０と比較され、その比較結果によって、冗長アレイＲＡと置換されるＩ／ＯブロックＩ／ＯｎまたはＩ／Ｏｎ＋１が選択される。図３に示されるとおり、アクセスアドレスＵＡがスタートアドレスＳＡのブロック内アドレス以上の場合（ＳＡ＝＜ＵＡ）は、冗長アレイＲＡの出力はＩ／ＯブロックＩ／Ｏｎの出力と置換され、アクセスアドレスＵＡがスタートアドレスＳＡのブロック内アドレス未満の場合（ＵＡ＜ＳＡ）は、冗長アドレスＲＡの出力はＩ／ＯブロックＩ／Ｏｎ＋１の出力と置換される。上記の区別をするために、図示しない冗長制御部は、アクセスアドレスＵＡとスタートアドレスＳＡのブロック内アドレスとを比較して、隣接するＩ／Ｏブロックのいずれかを選択し、その選択されたＩ／Ｏブロックの出力を冗長アレイＲＡの出力と置き換える。具体的には、冗長制御部は、ＵＡ＜ＳＡの時に、置換対象アドレスのＩ／Ｏブロックアドレスｎをインクリメントしてｎ＋１にする。
【００２７】
図４の例では、ｘ印の不良セルが、セクタＫ内の最上位のＩ／ＯブロックＩ／Ｏ１５のサブブロック（１，１）の領域内に存在する。この場合、冗長アレイＲＡと置換される置換対象領域のスタートアドレスＳＡがＩ／Ｏ１５及びＡ６，Ａ５＝１，０で、エンドアドレスＬＡ（図示せず）がＩ／Ｏ１６及びＡ６，Ａ５＝０，１となる。しかし、このスタートアドレスＳＡとエンドアドレスＬＡで挟まれた領域１０は、コアアレイの最上位端部の外側の領域まで含むことになる。不良セルがＩ／ＯブロックＩ／Ｏ１５内のサブブロック（１，１）内に存在することが試験工程で検出されると、スタートアドレスＳＡは、自動的にＩ／Ｏ１５及びＡ６，Ａ５＝（１，０）に設定される。これは、試験工程でのスタートアドレス設定ロジックを、不良セルの位置にかかわらず画一的にしていることが原因である。
【００２８】
このようにスタートアドレスＳＡから始まる置換対象領域１０が、コアアレイの外側まで延びてしまうと、図２，３のような冗長アレイＲＡとの置換を正常に行うことができない。そこで、本実施の形態では、図４に示されるとおり、スタートアドレスＳＡにかかわらず、不良セルｘを有しコアアレイ端部の内側にある別の置換対象領域１２の出力を、冗長アレイＲＡの出力と置換する。つまり、スタートアドレスＳＡに基づく第１の置換対象領域１０がコアアレイの外側にはみ出てしまう場合は、スタートアドレスによらない第２の置換対象領域１２の出力を冗長アレイＲＡの出力と置換する。具体的には、図示しない冗長制御部が、置換アドレスメモリの置換対象アドレスをチェックし、不良セルの両側を含む第１の置換対象領域１０がコアアレイの外側に延びているときは、スタートアドレスＳＡとアクセスアドレスＵＡとの比較による隣接Ｉ／Ｏブロックのいずれかの選択結果をディセーブルする。その結果、アクセスアドレスＵＡがスタートアドレスＳＡより小さい（ＵＡ＜ＳＡ）場合であっても、Ｉ／Ｏブロックの番号をインクリメントすることは行わず、Ｉ／ＯブロックＩ／Ｏ１５の出力は全て冗長アレイＲＡの出力と置換される。
【００２９】
図１に示されるレファレンスアレイＲｅｆＡに隣接するＩ／ＯブロックＩ／Ｏ１１においても、図４と同様の状態が発生する。つまり、スタートアドレスから決まる第１の置換対象領域が、Ｉ／ＯブロックＩ／Ｏ１１の端部からレファレンスアレイＲｅｆＡまで延びてしまうと、冗長アレイＲＡとの置換を正常に行うことができない。そこで、この場合も、全てがコアアレイ内に位置する第２の置換対象領域の出力が、冗長アレイＲＡの出力と置き換えられる。
【００３０】
更に、置換対象領域をそのラストアドレスで置換アドレスメモリに記録するようにする場合は、図１のＩ／ＯブロックＩ／Ｏ０の左端に不良セルが存在する時に、ラストアドレスで決まる第１の置換対象領域が、コアアレイの外側に延びてしまうことになる。或いは、Ｉ／ＯブロックＩ／Ｏ４の左端に不良セルが存在する時に、ラストアドレスで決まる第１の置換対象領域が、レファレンスアレイＲｅｆＡに延びてしまうことになる。その場合も、同様に、ラストアドレスによらずに、コアアレイ内の第２の置換対象領域の出力を冗長アレイＲＡの出力と置き換えるように制御される。
【００３１】
図５は、第１の実施の形態における半導体メモリの構成図である。第１の実施の形態では、冗長アレイＲＡがコアアレイＣＯＡ内の１個のＩ／Ｏブロックと同じサイズである。コアアレイＣＯＡの構成は、図１と同じであり、セクタ内に１６個のＩ／Ｏブロックが含まれ、それらのＩ／Ｏブロックは１６個の入出力端子に対応する。そして、各Ｉ／Ｏブロックは、仮想的に４つのサブブロック（Ａ６，Ａ５＝０，０〜１，１）に分けられ、Ｉ／Ｏブロックと同じサイズである冗長アレイＲＡも同様に４つのサブブロックに分けられている。このサブブロックのアドレスを、置換対象領域１０を定義するスタートアドレスＳＡとラストアドレスＬＡに利用する。つまり、置換対象領域１０を示すスタートアドレスＳＡは、どのＩ／Ｏブロックのどのサブブロックかをそれぞれ特定するＣＡＭＩＯ（３：０）とＣＡＭ（６：５）とからなり、置換対象アドレスとして、置換アドレス記憶部２４に記憶される。
【００３２】
各Ｉ／Ｏブロックには、図示しないＹデコーダからの選択信号に応じてＩ／Ｏブロック内のビット線を選択するＹゲートＹｇａｔｅ−ｎ、Ｙｇａｔｅ−ｎ＋１と、その出力を検出するセンスアンプＳ／Ａ−ｎ、Ｓ／Ａｎ＋１とが設けられる。同様に、冗長アレイＲＡにも、冗長アレイ内のビット線を選択するＹゲートＹｇａｔｅ−ＲＥＤと、その出力を検出するセンスアンプＳ／Ａ−ＲＥＤとが設けられる。そして、コアアレイＣＯＡ側の１６個のセンスアンプＳ／Ａ出力と、冗長アレイＲＡ側の１個のセンスアンプＳ／Ａ−ＲＥＤの出力とが、選択回路であるマルチプレクサＭＵＸ−ｎ、ＭＵＸ−ｎ＋１に供給さる。マルチプレクサは、冗長制御部２０からの置換信号ＲＥＤＭＵＸに応じて、コア側の出力か冗長アレイ側の出力かを選択し、入出力バッファＩ／Ｏ−Ｂｕｆに出力する。または、書き込み動作では、マルチプレクサは、入出力バッファＩ／Ｏ−Ｂｕｆからの書き込みデータを、置換信号ＲＥＤＭＵＸに応じて、コア側か冗長アレイ側かに出力する。
【００３３】
アクセス時に外部から供給されるアクセスアドレスＵＡ（６：０）は、コアアレイのＹデコーダに供給されると共に、冗長アレイのＹデコーダにもアドレスＲＡ（６：０）として供給される。また、そのアクセスアドレスＵＡの上位２ビットＵＡ（６：５）が冗長制御部２０に供給される。
【００３４】
テスト工程で不良セルが検出されると、その不良セルの両側を有する置換対象領域１０のスタートアドレスＳＡとして、置換対象領域１０の左端のＩ／ＯブロックのアドレスＣＡＭＩＯ（３：０）と、Ｉ／Ｏブロック内のサブブロックのアドレスＣＡＭ（６：５）とが、置換アドレス記憶部２４に記録される。スタートアドレスＳＡは、不良セルが含まれるサブブロックよりも１つデクリメントされたサブブロックアドレスに自動的に設定される。図５の例では、不良セルｘは、Ｉ／ＯブロックＩ／Ｏｎ内のサブブロックアドレスＡ６，Ａ５＝１，１内に存在するので、スタートアドレスＳＡは、それより１つ少ない、Ｉ／ＯブロックＩ／Ｏｎ内のサブブロックアドレスＡ６，Ａ５＝１，０に設定される。従って、図５の不良セルｘに対しては、置換アドレス記憶部２４には、置換対象領域１０を特定するＩ／ＯブロックアドレスＣＡＭＩＯ（３：０）＝ｎと、Ｉ／Ｏブロック内のサブブロックアドレスＣＡＭ（６：５）＝１，０とがスタートアドレスＳＡとしてそれぞれ記憶される。
【００３５】
図５の例では、不良セルｘがＩ／ＯブロックＩ／Ｏｎ内のサブブロック（１，１）内に位置するので、スタートアドレスＳＡで決まる置換対象領域１０は、隣接するＩ／ＯブロックＩ／Ｏｎ、Ｉ／Ｏｎ＋１の両方を含むことになる。従って、冗長制御部２０は、アクセスアドレスＵＡ（６：５）と置換アドレス記憶部２４内のスタートアドレスＳＡの一部であるサブブロックアドレスＣＡＭ（６：５）とを比較し、アクセスアドレスＵＡ（６：５）がサブブロックアドレスＣＡＭ（６：５）以上（ＳＡ＝＜ＵＡ）であれば、置換アドレス記憶部２４のＩ／ＯブロックアドレスＣＡＭＩＯ（３：０）＝ｎに対応する置換信号ＲＥＤＭＵＸ（ｎ）をＨレベルにして、Ｉ／ＯブロックＩ／Ｏｎの出力を冗長アレイＲＡの出力と置き換えるようにマルチプレクサＭＵＸを制御する。例えば、ケース２のように、図中サブブロック（１，０）内の三角形で示されるセルがアクセスされた時である。この場合は、冗長アレイＲＡ内のサブブロック（１，０）の出力に置換される。
【００３６】
一方、アクセスアドレスＵＡ（６：５）がスタートアドレスＳＡのサブブロックアドレスＣＡＭ（６：５）未満（ＵＡ＜ＳＡ）であれば、置換アドレス記憶部２４のＩ／ＯブロックアドレスＣＡＭＩＯ（３：０）＝ｎを１つインクリメントしたアドレスｎ＋１に対応する置換信号ＲＥＤＭＵＸ（ｎ＋１）をＨレベルにして、Ｉ／ＯブロックＩ／Ｏｎ＋１の出力を冗長アレイＲＡの出力と置き換えるようにマルチプレクサＭＵＸを制御する。例えば、ケース１のように、図中サブブロック（０，１）内の黒丸で示されるセルがアクセスされた時である。
【００３７】
図６は、冗長制御部の動作の論理値表を示す図である。置換対象領域１０のスタートアドレスＳＡは、不良セルｘが存在するサブブロックより１つ少ないサブアドレスであり、図５の例では、ＣＡＭＩＯ（３，２，１，０）＝ｎ（但し１０進法）、ＣＡＭ（６：５）＝（１，０）である。このスタートアドレスのサブアドレスＣＡＭ（６：５）＝（１，０）とアクセスアドレスＵＡ（６：５）との比較から、ＣＡＭ（６：５）＝＜ＵＡ（６：５）、つまりアクセスアドレスＵＡ（６：５）＝（１，０），（１，１）の場合には、アドレスＣＡＭＩＯ（３，２，１，０）＝ｎに対応する置換信号ＲＥＤＭＵＸｎがＨレベルになる。その結果、Ｉ／ＯブロックＩ／Ｏｎの出力が冗長アレイの出力と置き換えられる。一方、ＵＡ（６：５）＜ＣＡＭ（６：５）、つまりアクセスアドレスＵＡ（６：５）＝（０，０），（０，１）の場合には、アドレスＣＡＭＩＯ（３，２，１，０）＝ｎをインクリメントしたｎ＋１に対応する置換信号ＲＥＤＭＵＸｎ＋１がＨレベルになる。そして、Ｉ／ＯブロックＩ／Ｏｎ＋１の出力が冗長アレイの出力と置き換えられる。つまり、この場合は、Ｉ／Ｏブロックアドレスのインクリメントが行われたことになる。
【００３８】
図６中のＩ／Ｏアドレスチェッカー２２は、置換対象アドレスのＩ／ＯブロックのアドレスＣＡＭＩＯ（３：０）がコアアレイの端部のＩ／Ｏ１１またはＩ／Ｏ１５か否か、そして、ブロック内アドレスＣＡＭ（６：５）が（０，１）（１，０）（１，１）のいずれか否かをチェックすることで、置換対象アドレスで示された置換対象領域がコアアレイの端部の外側に延びているか否かをチェックする。もし、外部に延びている場合は、冗長制御部２０によるＩ／Ｏインクリメントをディセーブルするディセーブルインクリメント信号ＤＩＳＩＮＣを出力する。従って、図５の例では、不良セルｘの両側を有する第１の置換対象領域が全てコアアレイ内に存在するので、Ｉ／Ｏアドレスチェッカー２２がディセーブルインクリメント信号を出力することはない。
【００３９】
図７は、第１の実施の形態における半導体メモリの構成図である。このメモリの構成は、図５と同じである。但し、図７の例は、不良セルｘがコアアレイＣＯＡの右端のサブブロックＡ６，Ａ５＝１，１内に存在する。この不良セルの位置から第１の置換対象領域１０を特定するスタートアドレスＳＡは、ＣＡＭＩＯ（３：０）＝Ｉ／Ｏ１５、ＣＡＭ（６：５）＝（１，１）に設定される。従って、このスタートアドレスＳＡで特定される第１の置換対象領域１０は、コアアレイＣＯＡの右端の外側まで延びてしまう。この場合は、冗長制御部２０は、Ｉ／Ｏアドレスチェッカー２２からのディセーブルインクリメント信号ＤＩＳＩＮＣに応答して、スタートアドレスＳＡのサブブロックアドレスＣＡＭ（６：５）とアクセスアドレスＵＡ（６：５）との比較によって隣接するＩ／Ｏブロックのいずれかを選択することを行わない。冗長制御部２０は、上記Ｉ／Ｏインクリメントを行わずに、置換信号ＲＥＤＭＵＸ（１５）を常にＨレベルにして、Ｉ／ＯブロックＩ／Ｏ１５の全ての出力を冗長アレイＲＡの出力と置換するよう制御する。つまり、冗長制御部２０は、置換アドレス記憶部２４内の第１の置換対象領域１０を特定するサブブロックアドレスＣＡＭ（６：５）にかかわらず、全ての領域がコアアレイ内に位置する第２の置換対象領域１２の出力を、置換アレイＲＡの出力と置換する。
【００４０】
図７中では、サブブロック（０，１）内の黒丸のセル（ケース１）であっても、サブブロック（１，０）内の三角のセル（ケース２）であっても、Ｉ／Ｏインクリメントは行われずに、Ｉ／ＯブロックＩ／Ｏ１５の出力と冗長アレイＲＡの出力とが置き換えられる。
【００４１】
図８は、図７の不良セルの場合の冗長制御部の動作の真理値表である。Ｉ／Ｏアドレスチェッカー２２が、不良セルがコアアレイの端部に位置して、スタートアドレスＳＡで特定される第１の置換対象領域１０がコアアレイからはみ出ていることを検出して、ディセーブルインクリメント信号ＤＩＳＩＮＣをＨレベルにする。従って、冗長制御部２０は、スタートアドレスＳＡのサブブロックアドレスＣＡＭ（６：５）とアクセスアドレスＵＡ（６：５）との比較結果によるＩ／Ｏインクリメントを行わずに、置換アドレス記憶部２４内のＩ／ＯアドレスＩ／Ｏ１５に対応する第２置換対象領域１２の出力を冗長アレイＲＡの出力と置き換える。
【００４２】
図９は、第１の実施の形態におけるＩ／Ｏアドレスチェッカーの論理回路図である。Ｉ／Ｏアドレスチェッカー２２は、スタートアドレスＳＡであるＣＡＭＩＯ（３：０）とＣＡＭ（６：５）で特定される第１の置換対象領域１０がコアアレイの外側まで延びているか否かをチェックする。具体的には、ＮＡＮＤゲート２３が、Ｉ／ＯブロックアドレスＣＡＭＩＯ（３）（１）（０）を入力して、Ｉ／Ｏ１１＝１０１１またはＩ／Ｏ１５＝１１１１の時にＬレベルになり、ＮＯＲゲート２４が、サブブロックアドレスＣＡＭ（６）（５）を入力して、サブアドレスが（０，１）（１，０）（１，１）のいずれかの時にＬレベルになり、両ゲート２３，２４が共にＬレベルを出力するときにＮＯＲゲート２５がＨレベルのディセーブルインクリメント信号ＤＩＳＩＮＣを出力する。
【００４３】
図１０は、第２の実施の形態における半導体メモリの構成図である。第２の実施の形態では、コアアレイＣＯＡ内の図示しないセクタが１５個のＩ／ＯブロックＩ／Ｏ０〜Ｉ／Ｏ１５を有し、各Ｉ／Ｏブロックが４つのサブブロックまたはページ０，０〜１，１を有する。そして、冗長アレイＲＡは、ページと同じサイズを有する。従って、不良セルの両側を含む第１の置換対象領域１０を特定するスタートアドレスは、Ｉ／ＯブロックアドレスＣＡＭＩＯ（３：０）と、ページアドレスＣＡＭＰＡ（３：０）と、ページ内アドレスＣＡＭ（４：３）とからなる。尚、ページアドレスＣＡＭＰＡ（３：０）は、２ビットではなく４ビットであり、この４ビットのデータは４つのページに対応する。
【００４４】
また、コアアレイＣＯＡの各ページは、ＹゲートＹＧを介してセンスアンプＳ／Ａに接続され、冗長置換回路ＭＵＸにて、冗長アレイＲＡからの出力と適宜置換される。この置換制御は、冗長制御部２０からの６４本の冗長置換信号ＲＥＤＭＵＸ（６３：０）に基づいて行われる。つまり、冗長置換回路ＭＵＸは、コアアレイＣＯＡ側の６４個のセンスアンプＳ／Ａ出力と、冗長アレイＲＡ側の１個のセンスアンプＳ／Ａ出力とから、１６個の出力を選択して、１６個の入出力バッファＩ／Ｏｂｕｆ−０−Ｉ／Ｏｂｕｆ−１５に出力する。
【００４５】
第２の実施の形態でも、置換対象領域が不良セルの両側を有するように、不良セルの位置に応じて移動するムービングウインドウ方式になっている。冗長アレイＲＡがページと同じサイズであるので、置換対象領域１０が隣接するページにまたがることがある。図１０の例では、置換対象領域１０がＩ／ＯブロックＩ／Ｏ１４内の隣接するページ（０，１）（１，０）の両方に延びている。従って、冗長制御部２０は、置換アドレス記憶部２４内のスタートアドレスのうちの、ページ内アドレスＣＡＭ（４：３）とアクセスアドレスＵＡ（４：３）とを比較して、第１の実施の形態と同様にして、隣接するページのいずれかを選択する。そして、冗長制御部２０は、選択されたページに対応する置換信号ＲＥＤＭＵＸをＨレベルにして、そのページの出力を冗長アレイＲＡの出力と置換するように制御する。つまり、冗長制御部２０は、黒丸のセルがアクセスされた時は、ページアドレスＣＡＭＰＡ（３：０）をインクリメントする。
【００４６】
図１１は、第２の実施の形態における半導体メモリの構成図である。図１１の例では、不良セルｘが、Ｉ／ＯブロックＩ／Ｏ１４のページ（１，１）の上位アドレス領域に位置しているので、その不良セルｘが中心になるように設定された第１の置換対象領域１０は、隣接するＩ／ＯブロックＩ／Ｏ１４、Ｉ／Ｏ１５の両方にまたがり、更に、隣接するＩ／ＯブロックＩ／Ｏ１４内のページ（１，１）とＩ／ＯブロックＩ／Ｏ１５内のページ（０，０）の両方にもまたがる。この場合は、冗長制御部２０が、ページ内アドレスＣＡＭ（４：３）とアクセスアドレスＵＡ（４：３）とを比較して、いずれのページがアクセスされているかを検出し、更に、いずれのＩ／Ｏブロックがアクセスされているかを検出する。例えば、図中黒丸の位置のセルがアクセスされている場合は、冗長制御部２０は、置換アドレス記憶部２４内のページアドレスＣＡＭＰＡ（３）＝（１，１）をページアドレスＣＡＭＰＡ（０）＝（０，０）にインクリメントし、Ｉ／ＯブロックアドレスＣＡＭＩＯ（３：０）＝Ｉ／Ｏ１４をＣＡＭＩＯ（３：０）＝Ｉ／Ｏ１５にインクリメントし、それに対応する冗長置換信号ＲＥＤＭＵＸをＨレベルにする。
【００４７】
図１２は、第２の実施の形態における半導体メモリの構成図である。図１２の例は、不良セルｘがＩ／ＯブロックＩ／Ｏ１５の右端に位置する例である。この場合、スタートアドレスＳＡにより決まる第１の置換対象領域１０の一部が、コアアレイＣＯＡの外側になる。従って、冗長制御部２０は、スタートアドレスＳＡから決まる第１の置換対象領域１０ではなく、不良セルを含むが、全てコアアレイの内側に位置する第２の置換対象領域１２の出力を冗長アレイＲＡの出力に置き換えるように制御する。
【００４８】
そのために、Ｉ／Ｏ・ページアドレスチェッカー２２は、置換アドレス記憶部２４内に記憶されているスタートアドレスをチェックして、スタートアドレスで規定される第１の置換対象領域１０がコアアレイをはみ出しているか否かをチェックする。第１の置換対象領域１０がコアアレイからはみ出していることが検出されると、ディセーブルインクリメント信号ＤＩＳＩＮＣが生成され、冗長制御部２０によるページアドレスのインクリメントやＩ／Ｏブロックアドレスのインクリメントが禁止される。その結果、Ｉ／ＯブロックＩ／Ｏ１５内のページ（１，１）の出力が全て冗長アレイＲＡの出力と置き換えられる。
【００４９】
図１３は、第２の実施の形態におけるＩ／Ｏ・ページアドレスチェッカー回路の論理回路図である。図９のアドレスチェッカーと異なるところは、ページアドレスＣＡＭＰＡ（３）がＮＡＮＤゲート２６に入力され、ページ内アドレスＣＡＭ（４）（３）がＮＯＲゲート２７に入力されている点であり、それ以外は同じである。従って、このアドレスチェッカー２２は、スタートアドレスが、Ｉ／ＯブロックＩ／Ｏ１１またはＩ／Ｏ１５内のページ（１，１）内のアドレスＣＡＭ（４：３）＝（１，１）の時に、第１の置換対象領域１０がコアアレイの外側に延びることを検出し、ディセーブルインクリメント信号ＤＩＳＩＮＣをＨレベルにして、冗長制御部２０にＩ／Ｏブロックのインクリメントとページのインクリメントを禁止する。
【００５０】
上記の実施の形態において、冗長制御部２０は、スタートアドレスとアクセスアドレスとを比較して、置き換え対象ブロックまたはページの判定を行い、アドレスチェッカー２２のディセーブル信号に応答して、その判定を行わないようにしている。冗長制御部２０がこのアドレスチェッカーを内蔵して所定の論理回路で構成されてもよい。その所定の論理回路が、（１）スタートアドレスで特定される第１の置換対象領域がコアアレイ内の隣接ブロックまたは隣接ページに延びる時に、アクセスアドレスに応じて置換対象ブロックまたは置換対象ページを判断して、それに対応する出力を冗長アレイの出力と置換するように制御し、（２）第１の置換対象領域が第１の置換対象領域がコアアレイの外側に延びる時に、不良セルを有し且つコアアレイ内に位置する第２の置換対象領域の出力を冗長アレイの出力と置換するように制御する。
【００５１】
上記の実施の形態では、バーチャルビット線構成のフラッシュメモリを対象にして説明した。しかし、不良セルの両側の領域を置換対象領域として登録する方式の場合であれば、本実施の形態は、フラッシュメモリに限定されず、他のメモリでも適用できる。つまり、本実施の形態では、置換対象領域がコアアレイの外側に延びてしまう場合は、コアアレイの内部に位置する別の置換対象領域が選択されて、冗長アレイとの置き換えがなされる。
【００５２】
また、置換アドレス記憶部には、第１の置換対象領域のスタートアドレスが記憶されているが、第１の置換対象領域のエンドアドレスが記憶されていてもよいし、第１の置換対象領域の中心アドレスが記憶されていてもよい。更に、冗長アレイのサイズは、必ずしもＩ／ＯブロックやサブＩ／Ｏブロック（またはページ）と同じ大きさにする必要もない。
【００５３】
以上、実施の形態例をまとめると以下の付記の通りである。
【００５４】
（付記１）半導体メモリにおいて、
複数のメモリセルを有するコアアレイと、
前記コアアレイ内の不良セルを含む置換対象領域と置き換えられる冗長アレイと、
前記不良セルの両側を含む第１の置換対象領域のアドレスが置換対象アドレスとして記憶される置換アドレスメモリと、
前記コアアレイと前記冗長アレイとの置換を制御する冗長制御部とを有し、
更に、前記冗長制御部は、前記第１の置換対象領域が全てコアアレイ内に位置する時は、前記置換対象アドレスに応じて当該第１の置換対象領域を前記冗長アレイと置換するよう制御し、前記第１の置換対象領域の一部が前記コアアレイの外側に位置する時は、前記置換対象アドレスにかかわらず、前記不良セルを有し前記コアアレイの内側にある第２の置換対象領域を前記冗長アレイと置換するように制御することを特徴とする半導体メモリ。
【００５５】
（付記２）付記１において、
前記冗長制御部は、アクセス時に供給されるアクセスアドレスと前記置換対象アドレスとを比較して、その比較結果に応じて、前記第１の置換対象領域を冗長アレイと置換することを特徴とする半導体メモリ。
【００５６】
（付記３）付記１において、
前記コアアレイが複数のブロックを有し、前記置換対象アドレスは、当該ブロックアドレスとブロック内アドレスとを有し、
前記冗長制御部は、前記第１の置換対象領域が隣接する前記ブロックに延びる時は、アクセス時に供給されるアクセスアドレスと前記ブロック内アドレスとの比較結果に応じて、前記隣接するブロックのいずれかのブロックを前記冗長アレイと置換することを特徴とする半導体メモリ。
【００５７】
（付記４）付記１において、
前記コアアレイが複数のブロックを有し、当該複数のブロックがそれぞれ複数のサブブロックを有し、前記置換対象アドレスは、ブロックアドレスと前記サブブロックのアドレスとサブブロック内アドレスとを有し、
前記冗長制御部は、前記第１の置換対象領域が隣接する前記サブブロックに延びる時は、前記アクセスアドレスと前記サブブロック内アドレスとの比較結果に応じて、前記隣接するサブブロックのいずれかのブロックを前記冗長アレイと置換することを特徴とする半導体メモリ。
【００５８】
（付記５）半導体メモリにおいて、
複数のメモリセルを含む複数のブロックを有するコアアレイと、
前記コアアレイ内の不良セルを含む置換対象領域と置き換えられる冗長アレイと、
前記不良セルの両側を含む第１の置換対象領域のアドレスが置換対象アドレスとして記憶される置換アドレスメモリと、
当該置換対象アドレスに応じて前記コアアレイと冗長アレイとの置換を制御する冗長制御部とを有し、
前記冗長制御部は、前記第１の置換対象領域が全てコアアレイ内に位置する時であって、隣接するブロックの両方に延びる場合、アクセスアドレスに応じて当該隣接するブロックのいずれかを選択して、当該選択されたブロックと前記冗長アレイとを置換するよう制御し、
前記冗長制御部は、前記第１の置換対象領域の一部がコアアレイの外側に位置する時は、不良セルを有しコアアレイの内側にある第２の置換対象領域を冗長アレイと置換するように制御することを特徴とする半導体メモリ。
【００５９】
（付記６）付記５において、
前記冗長アレイのサイズが、前記ブロックのサイズと同じであり、
前記置換対象アドレスは、前記第１の置換対象領域を示すブロックのブロックアドレスとブロック内アドレスとを有し、
前記冗長制御部は、前記隣接するブロックのいずれかの選択を、前記アクセスアドレスと前記ブロック内アドレスとの比較により行うことを特徴とする半導体メモリ。
【００６０】
（付記７）付記５において、
前記コアアレイの各ブロックは、更に複数のサブブロックを有し、
前記冗長アレイのサイズが前記サブブロックのサイズと同じであり、
前記置換対象アドレスは、前記第１の置換対象領域を示すブロックのブロックアドレスと、前記サブブロックのサブブロックアドレスと、サブブロック内アドレスとを有し、
前記冗長制御部は、隣接するブロックのいずれかの選択を、前記アクセスアドレスと前記サブブロック内アドレスとの比較により行うことを特徴とする半導体メモリ。
【００６１】
（付記８）付記７において、
前記第１の置換対象領域が隣接するサブブロックに延びる場合、前記冗長制御部は、前記アクセスアドレスに応じて当該隣接するサブブロックのいずれかを選択して、当該選択されたサブブロックと冗長アレイとを置換するよう制御することを特徴とする半導体メモリ。
【００６２】
（付記９）付記５において、
前記複数のブロックはそれぞれ出力端子に対応して設けられ、
前記冗長制御部は、前記第１の置換対象領域が全てコアアレイ内に位置する時であって、隣接するブロックの両方に延びる場合、前記アクセスアドレスに応じて当該隣接するブロックのいずれかの出力を前記冗長アレイの出力と置換するよう制御し、
前記冗長制御部は、前記第１の置換対象領域の一部がコアアレイの外側に位置する時は、前記第２の置換対象領域の出力を冗長アレイの出力と置換するように制御することを特徴とする半導体メモリ。
【００６３】
（付記１０）付記５において、
前記メモリセルは、電荷を蓄積するトラップゲートを持つセルトランジスタを有し、共通のビット線に隣接する前記セルトランジスタが接続されていることを特徴とする半導体メモリ。
【００６４】
（付記１１）付記５において、
更に、前記ブロックに挟まれたレファレンスアレイを有し、
前記冗長制御部は、前記第１の置換対象領域の一部がコアアレイの外側の前記レファレンスアレイに位置する時は、前記第２の置換対象領域を冗長アレイと置換するように制御することを特徴とする半導体メモリ。
【００６５】
（付記１２）付記５において、
前記置換対象アドレスが、前記第１の置換対象領域の開始アドレスを有し、
前記第１の置換対象領域が前記コアアレイの最上位アドレスよりも外側を含む場合は、前記冗長制御部は、前記第２の置換対象領域を前記冗長アレイと置換するよう制御することを特徴とする半導体メモリ。
【００６６】
（付記１３）付記５において、
前記置換対象アドレスが、前記第１の置換対象領域の終了アドレスを有し、
前記第１の置換対象領域が前記コアアレイの最下位アドレスよりも外側を含む場合は、前記冗長制御部は、前記第２の置換対象領域を前記冗長アレイと置換するよう制御することを特徴とする半導体メモリ。
【００６７】
【発明の効果】
以上、本発明によれば、不良セルを有する領域が冗長アレイと適切に置換される半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】半導体メモリの一例であるフラッシュメモリの従来の冗長構成を示す図である。
【図２】本実施の形態における置換対象領域と冗長セルアレイとの置き換えの原理を示す図である。
【図３】本実施の形態における置換対象領域と冗長セルアレイとの置き換えの原理を示す図である。
【図４】本実施の形態における置換対象領域と冗長セルアレイとの置き換えの原理を示す図である。
【図５】第１の実施の形態における半導体メモリの構成図である。
【図６】冗長制御部の動作の論理値表を示す図である。
【図７】第１の実施の形態における半導体メモリの構成図である。
【図８】冗長制御部の動作の論理値表を示す図である。
【図９】第１の実施の形態におけるＩ／Ｏアドレスチェッカーの論理回路図である。
【図１０】第２の実施の形態における半導体メモリの構成図である。
【図１１】第２の実施の形態における半導体メモリの構成図である。
【図１２】第２の実施の形態における半導体メモリの構成図である。
【図１３】第２の実施の形態におけるＩ／Ｏ・ページアドレスチェッカーの論理回路図である。
【符号の説明】
ＣＯＡ　　　　　　コアアレイ
ＲｅｆＡ　　　レファレンスアレイ
ＲＡ　　　冗長アレイ
１０　　　第１の置換対象領域
１２　　　第２の置換対象領域
２０　　　冗長制御部
２２　　　アドレスチェッカー
２４　　　置換アドレス記憶部
ＳＡ　　　スタートアドレス、置換対象アドレス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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