(57)【要約】【課題】素子の幅を狭くしてチャネル密度を上げ、オン抵抗の低減化が可能な半導体装置を提供する。【構成】同期整流用等に用いられる、裏面にソース電極を持つＭＯＳＦＥＴを含む半導体装置において、トレンチ溝２１内部にゲート電極Ｇ１、金属層２３が埋め込むように形成され、トレンチ溝２１の下部においてＮ＋型ソース領域２２及びＰ＋型ソース２４が形成された構造を有する。これにより、リーチスルー層が不要で素子幅の短縮が可能となり、チャネル密度が増加するので、従来と同じチップ面積の素子に対してオン抵抗を低減することができる。即ち、従来の装置と同じ性能でチップ面積を縮小することができるので、製造コストの低減に寄与する。【選択図】　図１
2004134485.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の一方の面上に形成された第２導電型の半導体層と、
前記半導体層の表面部分に形成された第１導電型のドレイン領域と、
前記ドレイン領域の上部に形成され、前記ドレイン領域表面の少なくとも一部に接続するドレイン電極と、
前記半導体基板の他方の面上に形成されたソース電極と、
前記半導体層の表面から前記半導体基板の表面部分に到達し、前記ドレイン領域を挟むように形成された少なくとも二つのトレンチ溝と、
前記トレンチ溝の下部に接する前記半導体層に形成された第２導電型の第１ソース領域と、
前記トレンチ溝内の下部に形成され、前記半導体基板及び前記第１ソース領域とそれぞれ抵抗性接続する金属層と、
前記トレンチ溝内における前記金属層の上部において、絶縁膜を介して前記半導体基板及び前記ドレイン領域と対向するように形成されたゲート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体基板と前記ゲート電極との間には、前記絶縁膜を介して深さ方向に対向する領域が存在することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記トレンチ溝の下部に接する前記半導体層において、前記第１ソース領域と接続するように形成された第１導電型の第２ソース領域をさらに備え、
前記第２ソース領域と前記ゲート電極との間には、前記絶縁膜を介して対向する領域が存在することを特徴とする請求項１記載の半導体装置。
【請求項４】
第２導電型の半導体基板と、
前記半導体基板の一方の面上に形成された第２導電型の半導体層と、
前記半導体層の表面部分に形成された第１導電型のドレイン領域と、
前記ドレイン領域の上部に形成され、前記ドレイン領域表面の少なくとも一部に接続するドレイン電極と、
前記半導体基板の他方の面上に形成されたソース電極と、
前記半導体層の表面から前記半導体基板の表面部分に到達し、前記ドレイン領域を挟むように形成された少なくとも二つのトレンチ溝と、
前記トレンチ溝の下部に接する前記半導体層に形成された第１導電型の第１ソース領域と、
前記トレンチ溝内の下部に形成され、前記半導体基板及び前記第１ソース領域とそれぞれ抵抗性接続する金属層と、
前記トレンチ溝内における前記金属層の上部において、絶縁膜を介して前記半導体基板及び前記ドレイン領域と対向するように形成されたゲート電極と、
を備えることを特徴とする半導体装置。
【請求項５】
前記第１ソース領域と前記ゲート電極との間には、前記絶縁膜を介して深さ方向に対向する領域が存在することを特徴とする請求項４記載の半導体装置。
【請求項６】
少なくとも二つの前記トレンチ溝の間に形成された前記ドレイン領域は、
前記半導体基板の表面部分において、一方の前記トレンチ溝内の前記ゲート電極と前記絶縁膜を介して接するように形成された第１ＬＤＤ領域と、
前記半導体基板の表面部分において、他方の前記トレンチ溝内の前記ゲート電極と前記絶縁膜を介して接するように形成された第２ＬＤＤ領域と、
前記半導体基板の表面部分において、前記第１及び第２ＬＤＤ領域に接続されるように形成され、前記第１及び第２ＬＤＤ領域より不純物濃度が高い高濃度ドレイン領域と、
を有することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
少なくとも二つの前記トレンチ溝の間に形成された前記ドレイン領域は、
前記半導体基板の表面部分において、二つの前記トレンチ溝の間に渡って形成され所定の不純物濃度を有する高濃度ドレイン領域と、
前記高濃度ドレイン領域の下方において接続し、一方の前記トレンチ溝内の前記ゲート電極と前記絶縁膜を介して対向するように形成され、前記高濃度ドレイン領域より不純物濃度が低い第１ＬＤＤ領域と、
前記高濃度ドレイン領域の下方において接続し、他方の前記トレンチ溝内の前記ゲート電極と前記絶縁膜を介して対向するように形成され、前記高濃度ドレイン領域より不純物濃度が低い第２ＬＤＤ領域と、
を有することを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第２導電型半導体層の表面部分において、前記ドレイン領域に接するように形成された第２導電型のベース領域をさらに備えることを特徴とする請求項１乃至７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、特に同期整流方式による電源回路等に用いられる低抵抗のＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴという）を含む装置に好適なものである。
【０００２】
【従来の技術】
従来、パーソナルコンピュータ等のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に使用される電源には、同期整流方式のＤＣ−ＤＣコンバータが多用されている。このようなＤＣ−ＤＣコンバータでは、効率化を図る必要上、オン抵抗が重要視されてきた。
【０００３】
しかしながら、近年の高周波化に伴い、求める特性として低オン抵抗化と同時にスイッチング損失の低減が必須となってきている。したがって、用いられるＭＯＳＦＥＴの低オン抵抗化、低容量化が重要となってきた。
【０００４】
図６に、従来のＭＯＳＦＥＴの構成を示す。Ｐ＋型基板１００上にエピタキシャル成長によりＰ−型半導体層１０１が形成され、このＰ−型半導体層１０１の表面部分にＰ型ベース層１０３が形成されている。Ｐ型ベース層１０３の表面部分に、Ｎ＋型ソース層１０６、Ｐ＋型ソース層１０７が形成されている。
【０００５】
Ｐ型ベース層１０３内のチャネル領域１０８を挟んだ状態で、Ｎ＋型ソース層１０６と互いに離隔した位置にＮ型ドレイン層１０４及び１０５が形成されている。Ｎ型ドレイン層は、チャネルと接する低濃度領域１０５と、高濃度領域１０４とを有する。
【０００６】
この高濃度領域１０４上には、ドレイン電極Ｄが電気的に接続され、またＮ＋型ソース領域１０６と、Ｐ型ベース層１０３内のＰ＋型ソース領域１０７とに対し、互いをショートするように上部ソース電極１１０がオーミック接続されている。上部ソース電極１１０は金属材料で形成されており、ドレイン電流が流れる際に上部ソース電極１１０とＰ＋型ソース領域１０７との間でキャリア交換が行われる。チャネル領域１０８上には、ゲート絶縁膜を介してゲート電極Ｇが形成されている。
【０００７】
上部ソース電極１１０からＰ＋型基板１００へ向かってＰ＋型リーチスルー層１０２が形成されている。Ｐ型ベース層１０３からＰ＋型リーチスルー層１０２を介してＰ＋型基板１００に高濃度に接続されることで低抵抗化が実現され、Ｐ＋型基板１００の裏面には下部ソース電極Ｓが形成されて電気的に接続されている。このように、裏面に下部ソース電極Ｓを設けたことにより、寄生容量や寄生インダクタンスを小さくすることができ、低抵抗で高周波動作が可能なＭＯＳＦＥＴを得ている。
【０００８】
上述のような従来技術を開示する文献として、例えば以下のようなものがある。
【０００９】
【特許文献１】
特開平２００２−９４０５５号公報
【特許文献２】
特公表２００２−５０４２６７号公報
【００１０】
【発明が解決しようとする課題】
しかし、図６に示された従来のＭＯＳＦＥＴには、Ｐ型リーチスルー層１０２を深く形成する必要があるため、結果的に横方向に素子の幅が広がって素子の微細化が難しいという問題があった。
【００１１】
本発明は上記事情に鑑み、素子の幅を狭くしてチャネル密度を上げ、オン抵抗の低減化が可能な半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の一方の面上に形成された第２導電型の半導体層と、前記半導体層の表面部分に形成された第１導電型のドレイン領域と、前記ドレイン領域の上部に形成され、前記ドレイン領域表面の少なくとも一部に接続するドレイン電極と、前記半導体基板の他方の面上に形成されたソース電極と、前記半導体層の表面から前記半導体基板の表面部分に到達し、前記ドレイン領域を挟むように形成された少なくとも二つのトレンチ溝と、前記トレンチ溝の下部に接する前記半導体層に形成された第２導電型の第１ソース領域と、前記トレンチ溝内の下部に形成され、前記半導体基板及び前記第１ソース領域とそれぞれ抵抗性接続する金属層と、前記トレンチ溝内における前記金属層の上部において、絶縁膜を介して前記半導体基板及び前記ドレイン領域と対向するように形成されたゲート電極とを備えることを特徴とする。
【００１３】
ここで、前記半導体基板と前記ゲート電極との間には、前記絶縁膜を介して深さ方向に対向する領域が存在してもよく、あるいは、前記トレンチ溝の下部に接する前記半導体層において、前記第１ソース領域と接続するように形成された第１導電型の第２ソース領域をさらに備え、前記第２ソース領域と前記ゲート電極との間には、前記絶縁膜を介して対向する領域が存在してもよい。
【００１４】
また本発明の半導体装置は、半導体基板が第２導電型であってもよく、この場合は　トレンチ溝の下部に接する半導体層に形成された第１導電型の第１ソース領域を備え、金属層はトレンチ溝内の下部に形成されて半導体基板及びこの第１ソース領域とそれぞれ抵抗性接続する。
【００１５】
ここで、第１ソース領域とゲート電極との間に、絶縁膜を介して深さ方向に対向する領域が存在してもよい。
【００１６】
また、少なくとも二つの前記トレンチ溝の間に形成された前記ドレイン領域は、前記半導体基板の表面部分において、一方の前記トレンチ溝内の前記ゲート電極と前記絶縁膜を介して接するように形成された第１ＬＤＤ領域と、前記半導体基板の表面部分において、他方の前記トレンチ溝内の前記ゲート電極と前記絶縁膜を介して接するように形成された第２ＬＤＤ領域と、前記半導体基板の表面部分において、前記第１及び第２ＬＤＤ領域に接続されるように形成され、前記第１及び第２ＬＤＤ領域より不純物濃度が高い高濃度ドレイン領域とを有するように構成してもよい。
【００１７】
あるいは、少なくとも二つの前記トレンチ溝の間に形成された前記ドレイン領域は、前記半導体基板の表面部分において、二つの前記トレンチ溝の間に渡って形成され所定の不純物濃度を有する高濃度ドレイン領域と、前記高濃度ドレイン領域の下方において接続し、一方の前記トレンチ溝内の前記ゲート電極と前記絶縁膜を介して対向するように形成され、前記高濃度ドレイン領域より不純物濃度が低い第１ＬＤＤ領域と、前記高濃度ドレイン領域の下方において接続し、他方の前記トレンチ溝内の前記ゲート電極と前記絶縁膜を介して対向するように形成され、前記高濃度ドレイン領域より不純物濃度が低い第２ＬＤＤ領域とを有することもできる。
【００１８】
前記第２導電型半導体層の表面部分において、前記ドレイン領域に接するように形成された第２導電型のベース領域をさらに備えてもよい。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２０】
（１）　第１の実施の形態
本発明の第１の実施の形態による半導体装置について説明する。
【００２１】
図１に示されたように、Ｎ＋型半導体基板１１上に、Ｐ型半導体層１２がエピタキシャル成長又はイオン注入により形成される。このＰ型半導体層１２の表面部分にトレンチ溝２１が形成される。
【００２２】
Ｐ型半導体層１２におけるトレンチ溝２１の下方両側部において、紙面に垂直な方向に円筒状のＮ＋型ソース領域２２が形成され、このＮ＋型ソース領域２２が形成された領域に中央部分が重複し、図中左右方向に貫通するように円筒状のＰ＋型ソース領域２４が形成されている。
【００２３】
この二つのＮ＋型ソース領域２２及びＰ＋型ソース領域２４とＮ＋型半導体基板１１とがオーミック接続するように、タングステン等の高融点金属材料から成る金属層２３がトレンチ溝２１の下部を埋めるように形成されている。ここで、高融点金属材料を用いているのは、この後の工程でゲート酸化膜及びゲート電極を形成するため熱工程が必要であることを考慮したことによる。
【００２４】
そして、トレンチ溝２１内における金属層２３が埋め込まれた上部において、その内壁にシリコン酸化膜等の絶縁膜３０が形成され、その内部にゲート電極材が埋め込まれてゲート電極Ｇ１が形成される。これにより、絶縁膜３０、Ｐ型半導体層１２、金属層２３を介してＮ＋型ソース領域２２と接するように、ゲート電極Ｇ１が形成されることになる。ここで、ゲート電極Ｇ１とＮ＋型ソース領域２２とは、絶縁膜３０を隔てて、深さ方向に対向する部分Ｌ１が存在する。
【００２５】
Ｐ型半導体層１２の表面部分における、ゲート電極Ｇ１及び絶縁膜３０が形成された二つのトレンチ溝２１の間に、Ｎ型ドレイン領域が形成される。このＮ型ドレイン領域には、中央に濃度の高いＮ＋型ドレイン領域３１と、その両側に濃度が低くドリフト領域としてのＮ−型ＬＤＤ領域３２とが形成される。
【００２６】
Ｐ型半導体層１２の表面全体を覆うように絶縁層３３が形成され、この絶縁層３３にはＮ＋型ドレイン領域３１の表面が露出するようにコンタクトホール３４が形成される。絶縁層３３上にドレイン電極Ｄ１が形成され、コンタクトホール３４においてＮ＋型ドレイン領域３１と接続する。
【００２７】
このような構造により得られた半導体装置では、ドレイン電流が矢印で示されたように、ドレイン電極Ｄ１からＮ＋型ドレイン領域３１、Ｎ−型ＬＤＤ領域３２、Ｐ型半導体層１２におけるゲート電極Ｇ１と絶縁膜３０を隔てて位置するチャネル領域ＣＨ１、Ｎ＋型ソース領域２２、金属層２３、Ｎ＋型半導体基板１１を経て、ソース電極Ｓ１へ流れる。ドレイン電流が流れる際に、金属層２３とＰ＋型ソース領域２４との間でキャリア交換が行われる。
【００２８】
上述したように、図６に示されたような従来の装置では、上部ソース電極１１０からＰ＋型半導体基板１００へ向かって電気的に接続するためのＰ＋型リーチスルー層１０２を形成する必要があり、その結果素子の幅の増大を招いていた。
【００２９】
これに対し本実施の形態は、トレンチ溝２１内にゲート電極Ｇ１と金属層２３とが埋め込まれた状態で形成されている。そして、上述したようにドレイン電極Ｄ１からＮ＋型ドレイン領域３１、Ｎ−型ＬＤＤ領域３２を流れたドレイン電流がさらに流れる経路として、ゲート電極Ｇ１と絶縁膜３０を隔てて対向するＰ型半導体層１２内のチャネル領域、Ｎ＋型ソース領域２２、Ｐ＋型ソース領域２４、金属層２３がトレンチ溝２１の深さ方向に沿って形成されている。
【００３０】
この結果、従来の装置におけるリーチスルー層に相当する拡散層が不要となるため、素子の幅を縮小することが可能である。さらに、従来のものと同一の素子のサイズにおいて比較すると、本実施の形態によればオン抵抗をより低減することができる。
【００３１】
（２）　第２の実施の形態
本発明の第２の実施の形態について、図面を参照して説明する。
【００３２】
第２の実施の形態による半導体装置は、図２に示される構成を備えている。上記第１の実施の形態では、絶縁膜３０を間にゲート電極Ｇ１と対向する領域Ｌ１を有するように、Ｎ＋型ソース領域２２が形成されている。これにより、Ｎ＋型半導体基板１１とゲート電極Ｇ１とが対向する領域を有するように制御する必要がない。
【００３３】
これに対し、本実施の形態ではＮ＋型半導体基板１１とゲート電極Ｇ１とが絶縁膜３０を介して領域Ｌ２において対向するように制御されている。このため、上記第１の実施の形態におけるＮ＋型ソース領域２２が形成されていない。他の構成要素は上記第１の実施の形態におけるものと同様であり、同一の符号を用いて説明を省略する。
【００３４】
（３）　第３の実施の形態
本発明の第３の実施の形態は、図３に示された構成を備えている。上記第２の実施の形態では、Ｐ型半導体基板１２の表面部分における二つのトレンチ溝２１の間の中央部分に濃度の高いＮ＋型ドレイン領域３１が形成され、その両側に濃度の低いＮ−型ＬＤＤ領域３２が配置されている。ここで、Ｎ−型ＬＤＤ領域３２は絶縁膜３０を介してゲート電極Ｇ１と領域Ｌ１１において対向する必要がある。また、Ｎ−型ＬＤＤ領域３２の長さＸ１及び不純物濃度は所望の耐圧が得られるように設定する必要がある。
【００３５】
これに対し本実施の形態では、Ｐ型半導体基板１２の表面部分における二つのトレンチ溝２１の間の全幅に渡ってＮ＋型ドレイン領域３１ａが形成され、その下方中央部にＰ型ベース領域３５、その両側にＮ−型ＬＤＤ領域３２ａが形成されている。このＮ−型ＬＤＤ領域３２は、絶縁膜３０を介して領域Ｌ１２においてゲート電極Ｇ１と対向し、また深さ方向の長さＹ１が所望の耐圧が得られるように設定されている。これに伴い、上記第２の実施の形態における絶縁層３３は形成されておらず、Ｎ＋型ドレイン領域３１の表面全体が接触するように、ドレイン電極Ｄ１がＰ型半導体基板１２の表面全体に形成されている。上記第２の実施の形態における構成要素と同一のものには、同一の番号を付して説明を省略する。
【００３６】
このように本実施の形態では、Ｎ−型ＬＤＤ領域３２ａにおける耐圧に必要な長さＹ１が深さ方向に沿って形成されていることで、上記第２の実施の形態よりさらに素子の幅を縮小することが可能である。
【００３７】
（４）　第４の実施の形態
本発明の第４の実施の形態について、その構成を示した図４を用いて説明する。上記第１の実施の形態では、図１に示されたように円筒状のＮ＋型ソース領域２２が紙面に対して垂直方向に、金属層２３に接続するように形成されている。そして、このＮ＋型ソース領域２２に直交する方向に、Ｐ＋型ソース領域２４が金属層２３に接続するように形成されている。
【００３８】
これに対し本実施の形態では、Ｐ＋型ソース領域２４と平行するように、図中左右方向に沿って円筒状のＮ＋型ソース領域２２ａが金属層２３に接続するように形成されている。ここで、Ｎ＋型ソース領域２２ａは絶縁膜３０を介してゲート電極Ｇ１と領域Ｌ１３において対向するように形成されている。上記第２の実施の形態における構成要素と同一のものにには同一の番号を付して説明を省略する。
【００３９】
本実施の形態においても上記第１の実施の形態と同様に、リーチスルー層に相当する拡散層が不要であり、素子の幅を縮小することができ、また従来のものと同一の素子のサイズにおいて比較した場合オン抵抗の低減が可能である。
【００４０】
（５）　第５の実施の形態
本発明の第５の実施の形態による半導体装置は、図５に示される構成を備えている。
【００４１】
上記第１乃至第４の実施の形態では、Ｎ＋型半導体基板１１を用いており、それによりＮ＋型半導体基板１１に接続するようにＰ＋型ソース領域２４を形成する必要がある。
【００４２】
本実施の形態ではＰ＋型半導体基板４１を用いており、このためＰ＋型ソース領域２４の形成が不要である。他の上記第４の実施の形態と同一の構成要素には同一の番号を付して説明を省略する。
【００４３】
上述した実施の形態はいずれも一例であり、本発明を限定するものではない。例えば、各層を形成するための材料や形成方法等については自由に選択することができる。
【００４４】
【発明の効果】
以上説明したように本発明の半導体装置は、トレンチ溝の内部にゲート電極と金属層が形成され、トレンチ溝の下方における半導体層にソース領域が形成されており、従来の装置において必要であった上部ソース電極から半導体基板に至るリーチスルー層が不要であるため素子幅の短縮が可能となりチャネル密度が増加するので、従来と同じチップ面積の素子に対してオン抵抗を低減することができ、またチップ面積を縮小することができるので製造コストの低減に寄与することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体装置の断面構造を示した縦断面図。
【図２】本発明の第２の実施形態による半導体装置の断面構造を示した縦断面図。
【図３】本発明の第３の実施形態による半導体装置の断面構造を示した縦断面図。
【図４】本発明の第４の実施形態による半導体装置の断面構造を示した縦断面図。
【図５】本発明の第５の実施形態による半導体装置の断面構造を示した縦断面図。
【図６】従来の半導体装置の断面構造を示した縦断面図。
【符号の説明】
１１　Ｎ＋型半導体基板
１２　Ｐ型半導体層
２１　トレンチ溝
２２　Ｎ＋型ソース領域
２３　金属層
２４　Ｐ＋型ソース領域
２４ａ　Ｎ＋型ソース領域
３０　絶縁膜
３１、３１ａ　Ｎ＋型ドレイン領域
３２、３２ａ　Ｎ型ドレイン領域（ＬＤＤ）
３３　絶縁層
３４　コンタクトホール
３５　Ｐ型ベース領域
４１　Ｐ＋型半導体基板
Ｇ１　ゲート電極
Ｄ１　ドレイン電極
Ｓ１　ソース電極
【図１】
2004134485.tif 000003
【図２】
2004134485.tif 000004
【図３】
2004134485.tif 000005
【図４】
2004134485.tif 000006
【図５】
2004134485.tif 000007
【図６】
2004134485.tif 000008