(57)【要約】【課題】アナログ回路とデジタル回路とが混在する回路のレイアウト検証を効率化する。【解決手段】ノイズ源となる配線とノイズ非耐性配線とを回路図上で指定し、識別表示手段１１は、ノイズ源となる配線とノイズ非耐性配線との間の寄生容量が抽出されると、寄生容量が規定値を超える配線対を、回路図およびレイアウト図上で識別表示させる。【選択図】　　　図１
2004110627.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路とデジタル回路とが混在する回路図および前記回路図に対応するレイアウト図を入力して記憶手段に記憶するステップと、
前記回路図のうち、ノイズ源となる配線およびノイズに対して耐性を有しない配線を区別するステップと、
前記レイアウト図に基づいて、前記ノイズ源となる配線と前記ノイズに対して耐性を有しない配線との間の寄生容量を算出するステップと、
前記算出された寄生容量が所定値以上の配線を表示するステップとを備えることを特徴とする半導体装置の設計方法。
【請求項２】
前記配線を区別するステップは、
回路図を構成するモジュールのモジュール名に所定の識別子が与えられると、前記各モジュールを記憶手段から読み出し、前記与えられた識別子を参照して、前記識別子が与えられたモジュールおよび前記モジュールに含まれる下位の階層における前記モジュールの回路設計データのパラメータを一括して変更し、ノイズ源となる配線およびノイズに対して耐性を有しない配線を区別することを特徴とする請求項１記載の半導体装置の設計方法。
【請求項３】
アナログ回路とデジタル回路とが混在する回路図および前記回路図に対応するレイアウト図を入力して記憶する記憶手段と、
前記回路図を構成するモジュールのモジュール名から識別子を取得する識別子取得手段と、
前記モジュールを前記記憶手段から読み出すモジュール読出手段と、
前記取得した識別子を参照し、前記識別子を取得したモジュールの階層およびこれより下位の階層における前記モジュールの回路設計データのパラメータを、ノイズ源となる配線およびノイズに対して耐性を有しない配線というパラメータに一括して変更するパラメータ変更手段と、
前記レイアウト図に基づいて、前記ノイズ源となる配線と前記ノイズに対して耐性を有しない配線との間の寄生容量を算出する寄生容量算出手段と、
前記算出された寄生容量が所定値以上の配線を表示手段に表示させる表示指示手段とを備えることを特徴とする半導体装置の設計装置。
【請求項４】
ノイズ源配線を回路図上で指定するノイズ源配線指定手段と、
ノイズ耐性配線を前記回路図上で指定するノイズ耐性配線指定手段と、
前記ノイズ源配線指定手段および前記ノイズ耐性配線指定手段による指定結果に基づいて、ノイズ非耐性配線を特定するノイズ非耐性配線特定手段と、
前記ノイズ源配線とノイズ非耐性配線との間の寄生容量を算出する寄生容量算出手段と、
前記ノイズ源配線とノイズ非耐性配線との間の寄生容量が規定値を超える配線対をレイアウト図上で識別表示する識別表示手段とを備えることを特徴とする半導体装置の設計装置。
【請求項５】
ノイズ源配線を回路図上で指定させるステップと、
ノイズ耐性配線を前記回路図上で指定させるステップと、
前記ノイズ源配線および前記ノイズ耐性配線の指定結果に基づいて、ノイズ非耐性配線を特定するステップと、
前記ノイズ源配線とノイズ非耐性配線との間の寄生容量を算出するステップと、
前記ノイズ源配線とノイズ非耐性配線との間の寄生容量が規定値を超える配線対をレイアウト図上で識別表示させるステップとをコンピュータに実行させることを特徴とする半導体装置の設計プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の設計方法、半導体装置の設計装置および半導体装置の設計プログラムに関し、特に、デジタル／アナログ混在回路のノイズ耐性の検証に適用して好適なものである。
【０００２】
【従来の技術】
従来のアナログ回路とデジタル回路とが混在する回路のレイアウト設計では、作業者が、レイアウト図からノイズ源となる配線（デジタル配線）またはノイズ非耐性配線（アナログ配線）を探し出し、これらのノイズ源となる配線またはノイズ非耐性配線をレイアウト図上でトレースする。
【０００３】
そして、隣接もしくは交差する配線について、これらの配線が、ノイズ源となる配線、ノイズ非耐性配線またはノイズ耐性配線のいずれかをハンドチェックし、その配線間の寄生容量が所定値以下かどうかを判定することにより、デジタル配線とアナログ配線とが適正に分離されているかの検証が行われていた。
そして、デジタル配線とアナログ配線とが適正に分離されていない場合は、デジタル配線とアナログ配線とが適正に分離されるように、レイアウト図のレイアウト変更が行われていた。
【０００４】
また、例えば、特許文献１に開示されているように、モジュールの階層およびそれより下位の階層のモジュールがアナログ電源を持つブロックか、デジタル電源を持つブロックかを一括して判定するために、ネットアサインを用いたものもあった。
ここで、ネットアサインとは、モジュールに付加された識別子を指し、その識別子を持つモジュールは、モジュールの下位の階層のモジュールを含めて、それらの電源名が、識別子が指す電源名に置き換えられる。
【０００５】
例えば、モジュール名の後に“．Ｄ”などの識別子を付加すると、別途作成されたテーブルに基づいて、ネットリスト作成時に、そのモジュールおよびそれより下位の階層のモジュールの電源名が、デジタル電源名に置き換えられる。
【０００６】
【特許文献１】
特開２０００−１１３０２４号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のアナログ回路とデジタル回路とが混在する回路のレイアウト設計では、ノイズ源となる配線またはノイズ非耐性配線の探索がレイアウト図上で作業者により行われていた。
このため、ＬＳＩなどのレイアウト検証では、膨大なレイアウト配線を１つ１つトレースする必要があり、作業者の検証作業の負担が大きくなるとともに、ＬＳＩの開発期間が長くなるという問題があった。
【０００８】
そこで、本発明の目的は、アナログ回路とデジタル回路とが混在する回路のレイアウト検証を効率化することが可能な半導体装置の設計方法、半導体装置の設計装置および半導体装置の設計プログラムを提供することである。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置の設計方法によれば、アナログ回路とデジタル回路とが混在する回路図および前記回路図に対応するレイアウト図を入力して記憶手段に記憶するステップと、前記回路図のうち、ノイズ源となる配線およびノイズに対して耐性を有しない配線を区別するステップと、前記レイアウト図に基づいて、前記ノイズ源となる配線と前記ノイズに対して耐性を有しない配線との間の寄生容量を算出するステップと、前記算出された寄生容量が所定値以上の配線を表示するステップとを備えることを特徴とする。
【００１０】
これにより、ノイズ源となる配線およびノイズに対して耐性を有しない配線の指定を回路図上で行うことが可能となり、ノイズ源となる配線およびノイズに対して耐性を有しない配線の探索をレイアウト図上で行う必要がなくなる。
このため、アナログ回路とデジタル回路とが混在する回路において、ノイズ源となる配線、ノイズ非耐性配線またはノイズ耐性配線間の寄生容量が所定値以下かどうかの検証作業を簡単化することが可能となり、作業者にかかる検証作業の負担を軽減することが可能となるとともに、ＬＳＩの開発期間の短縮を図ることが可能となる。
【００１１】
また、請求項２記載の半導体装置の設計方法によれば、前記配線を区別するステップは、回路図を構成するモジュールのモジュール名に所定の識別子が与えられると、前記各モジュールを記憶手段から読み出し、前記与えられた識別子を参照して、前記識別子が与えられたモジュールおよび前記モジュールに含まれる下位の階層における前記モジュールの回路設計データのパラメータを一括して変更し、ノイズ源となる配線およびノイズに対して耐性を有しない配線を区別することを特徴とする。
【００１２】
これにより、識別子が与えられたモジュールおよびそのモジュールに含まれる下位の階層におけるモジュールからの出力がノイズ耐性かノイズ非耐性かを一括して区別することが可能となり、回路規模が大きい場合においても、ノイズ源となる配線およびノイズに対して耐性を有しない配線の指定を回路図上で効率よく行うことが可能となる。
【００１３】
また、請求項３記載の半導体装置の設計装置によれば、アナログ回路とデジタル回路とが混在する回路図および前記回路図に対応するレイアウト図を入力して記憶する記憶手段と、前記回路図を構成するモジュールのモジュール名から識別子を取得する識別子取得手段と、前記モジュールを前記記憶手段から読み出すモジュール読出手段と、前記取得した識別子を参照し、前記識別子を取得したモジュールの階層およびこれより下位の階層における前記モジュールの回路設計データのパラメータを、ノイズ源となる配線およびノイズに対して耐性を有しない配線というパラメータに一括して変更するパラメータ変更手段と、前記レイアウト図に基づいて、前記ノイズ源となる配線と前記ノイズに対して耐性を有しない配線との間の寄生容量を算出する寄生容量算出手段と、前記算出された寄生容量が所定値以上の配線を表示手段に表示させる表示指示手段とを備えることを特徴とする。
【００１４】
これにより、識別子が与えられたモジュールおよびそのモジュールに含まれる下位の階層におけるモジュールからの出力がノイズ耐性かノイズ非耐性かを一括して区別することが可能となり、ノイズ源となる配線およびノイズに対して耐性を有しない配線の探索をレイアウト図上で各配線ごとに行う必要がなくなる。
このため、回路規模が大きい場合においても、ノイズ源となる配線およびノイズに対して耐性を有しない配線の指定を回路図上で効率よく行うことが可能となり、ノイズ源となる配線、ノイズ非耐性配線またはノイズ耐性配線間の寄生容量が所定値以下かどうかの検証作業を簡単化して、作業者にかかる検証作業の負担を軽減することが可能となるとともに、ＬＳＩの開発期間の短縮を図ることが可能となる。
【００１５】
また、請求項４記載の半導体装置の設計装置によれば、ノイズ源配線を回路図上で指定するノイズ源配線指定手段と、ノイズ耐性配線を前記回路図上で指定するノイズ耐性配線指定手段と、前記ノイズ源配線指定手段および前記ノイズ耐性配線指定手段による指定結果に基づいて、ノイズ非耐性配線を特定するノイズ非耐性配線特定手段と、前記ノイズ源配線とノイズ非耐性配線との間の寄生容量を算出する寄生容量算出手段と、前記ノイズ源配線とノイズ非耐性配線との間の寄生容量が規定値を超える配線対をレイアウト図上で識別表示する識別表示手段とを備えることを特徴とする。
【００１６】
これにより、寄生容量が規定値以内に収まっているかどうかを検証するための配線の指定を回路図上で行うことが可能となり、ノイズ源となる配線およびノイズ非耐性配線の探索をレイアウト図上で行う必要がなくなるため、アナログ配線とデジタル配線とが電気的に分離されているかの検証作業を効率化することが可能となる。
【００１７】
また、請求項５記載の半導体装置の設計プログラムによれば、ノイズ源配線を回路図上で指定させるステップと、ノイズ耐性配線を前記回路図上で指定させるステップと、前記ノイズ源配線および前記ノイズ耐性配線の指定結果に基づいて、ノイズ非耐性配線を特定するステップと、前記ノイズ源配線とノイズ非耐性配線との間の寄生容量を算出するステップと、前記ノイズ源配線とノイズ非耐性配線との間の寄生容量が規定値を超える配線対をレイアウト図上で識別表示させるステップとをコンピュータに実行させることを特徴とする。
【００１８】
これにより、寄生容量が規定値以内に収まっているかどうかを検証するための配線の指定を回路図上で行うことが可能となり、ノイズ源となる配線およびノイズ非耐性配線の探索をレイアウト図上で行う必要がなくなる。
このため、アナログ回路とデジタル回路とが混在する回路において、アナログ配線とデジタル配線とが電気的に分離されているかの検証を簡単な操作で行うことが可能となり、配線レイアウトの検証および修正を効率化して、作業者にかかる検証作業の負担を軽減することが可能となるとともに、ＬＳＩの開発期間の短縮を図ることが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の設計方法および半導体装置の設計装置について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の設計装置の構成を示すブロック図である。
【００２０】
図１において、半導体装置の設計装置には、回路図を入力する回路図入力手段１、回路図入力手段１に入力された回路図を表示する回路図表示手段２、回路図表示手段２に表示された回路図上でノイズ源となる配線を指定するノイズ源配線指定手段３、ノイズ源配線指定手段３で指定されたノイズ源となる配線のリストを作成するノイズ源リスト作成手段４、回路図表示手段２に表示された回路図上でノイズ耐性配線を指定するノイズ耐性配線指定手段５、ノイズ耐性配線指定手段５で指定されたノイズ耐性配線のリストを作成するノイズ耐性リスト作成手段６、ノイズ源となる配線およびノイズ耐性配線のリストに基づいて、ノイズ非耐性配線のリストを作成するノイズ非耐性リスト作成手段７、レイアウト図を入力するレイアウト図入力手段８、レイアウト図入力手段８に入力されたレイアウト図を表示するレイアウト図表示手段９、ノイズ源となる配線とノイズ非耐性配線との間の寄生容量を抽出する寄生容量抽出手段１０、寄生容量抽出手段１０により抽出された寄生容量が規定値を超える配線対を、回路図入力手段１に表示される回路図およびレイアウト図表示手段９に表示されるレイアウト図上で識別表示させる識別表示手段１１が設けられている。
【００２１】
そして、アナログ回路とデジタル回路とが混在する回路図が回路図入力手段１に入力されると、回路図入力手段１に入力された回路図が回路図表示手段２に表示される。
そして、ノイズ源配線指定手段３が、回路図表示手段２に表示された回路図上でノイズ源となる配線を指定すると、ノイズ源リスト作成手段４は、ノイズ源配線指定手段３による指定結果に基づいて、ノイズ源となる配線が登録されたノイズ源リストを作成する。
【００２２】
なお、ノイズ源となる配線の指定は、Ｐｒｏｂｅ、ネットアサインおよびリストファイルによって指示することができる。
ここで、ネットアサインを用いて、ノイズ源となる配線を指定することにより、識別子が与えられたモジュールおよびそのモジュールに含まれる下位の階層におけるモジュールからの出力がノイズ耐性かノイズ非耐性かを一括して区別することが可能となり、ノイズ源となる配線の指定を回路図上で効率よく行うことが可能となる。
【００２３】
また、ノイズ耐性配線指定手段５が、回路図表示手段２に表示された回路図上でノイズ耐性配線（ノイズ源となる配線とレイアウト上で分離されていなくてもよい配線、ノイズがのってもよい配線）を指定すると、ノイズ耐性リスト作成手段６は、ノイズ耐性配線指定手段５による指定結果に基づいて、ノイズ耐性配線が登録されたノイズ耐性リストを作成する。
【００２４】
なお、ノイズ耐性配線の指定は、Ｐｒｏｂｅ、セルの種類（セル名およびセルが属するセルライブラリ名）およびリストファイルによって指示することができる。
そして、ノイズ源リスト作成手段４によりノイズ源リストが作成されるとともに、ノイズ耐性リスト作成手段６によりノイズ耐性リストが作成されると、ノイズ非耐性リスト作成手段７は、これらのノイズ源リストおよびノイズ耐性リストを参照することにより、ノイズ非耐性配線が登録されたノイズ非耐性リストを作成する。
【００２５】
なお、ノイズ非耐性リストは、回路図上の全ての配線から、ノイズ源リスト作成手段４により作成されたノイズ源となる配線およびノイズ耐性リスト作成手段６により作成されたノイズ耐性配線を除去することより、容易に作成することができる。
また、レイアウト図入力手段８には、回路図入力手段１に入力される回路図と結線状態が１対１で対応しているレイアウト図が入力され、レイアウト図入力手段に入力されたレイアウト図がレイアウト図表示手段９に表示される。
【００２６】
そして、寄生容量抽出手段１０は、レイアウト図入力手段８に入力されたレイアウト図に基づいて、ノイズ源リスト作成手段４により作成されたノイズ源となる配線と、ノイズ非耐性リスト作成手段７により作成されたノイズ非耐性配線との間の寄生容量を抽出する。
なお、レイアウト図から配線間の寄生容量を抽出する方法としては、例えば、ＡＲＣＡＤＩＡというＣＡＤを用いることができる。
【００２７】
そして、識別表示手段１１は、寄生容量抽出手段１０により、ノイズ源となる配線とノイズ非耐性配線との間の寄生容量が抽出されると、寄生容量抽出手段１０により抽出された寄生容量が規定値を超えるかどうかを判定する。そして、寄生容量抽出手段１０により抽出された寄生容量が規定値を超える配線対を、回路図入力手段１に表示される回路図およびレイアウト図表示手段９に表示されるレイアウト図上で識別表示させる。
【００２８】
なお、回路図およびレイアウト図上で配線対を識別表示させる方法として、例えば、色別表示を行ってもよいし、配線の網掛け表示を行ってもよいし、配線の太さや種類（実線、点線、波線、二重線、一点鎖線）などを変更するようにしてもよい。
図２は、本発明の一実施形態に係る半導体装置の設計装置に入力される回路図の一例を示す図である。
【００２９】
図２において、回路図には、例えば、インバータ２１、２６、２７、ＰチャネルＭＯＳトランジスタ２２、ＮチャネルＭＯＳトランジスタ２３、コンパレータ２４およびオペアンプ２５の記号が記述されている。
そして、インバータ２１の入力には配線Ｌ１が接続され、インバータ２１の出力は配線Ｌ２を介してＮチャネルＭＯＳトランジスタ２３のゲートに接続され、ＰチャネルＭＯＳトランジスタ２２のソースおよびドレインは電源ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタ２２のゲートは配線Ｌ３を介してＮチャネルＭＯＳトランジスタ２３のドレインおよびコンパレータ２４の正転入力に接続され、ＮチャネルＭＯＳトランジスタ２３のソースは電源ＶＳＳに接続され、オペアンプ２５の正転入力には配線Ｌ４が接続され、オペアンプ２５の出力は配線Ｌ５を介してオペアンプ２５の反転入力およびコンパレータ２４の反転入力に接続され、インバータ２６の入力には配線Ｌ６が接続され、インバータ２６の出力は配線Ｌ７を介してコンパレータ２４およびオペアンプ２５に接続され、コンパレータ２４の出力は配線Ｌ８を介してインバータ２７に接続され、インバータ２７の出力には配線Ｌ９が接続されている。
【００３０】
ここで、配線Ｌ１には、“ＩＮ”という配線名が付され、配線Ｌ２には、“Ｄ２”という配線名が付され、配線Ｌ３には、“Ｎ１”という配線名が付され、配線Ｌ４には、“ＶＣ”という配線名が付され、配線Ｌ５には、“Ｎ３”という配線名が付され、配線Ｌ６には、“ＰＤ＿Ｎ”という配線名が付され、配線Ｌ７には、“ＰＤ”という配線名が付され、配線Ｌ８には、“Ｎ２”という配線名が付され、配線Ｌ９には、“Ｄ１”という配線名が付されている。
【００３１】
そして、図１の回路図入力手段１により、例えば、図２の回路図が入力されると、ノイズ源配線指定手段３は、Ｐｒｏｂｅ、ネットアサインおよびリストファイルなどを用いることにより、図２の回路図上で、ノイズ源となる配線を指定するとともに、ノイズ耐性配線指定手段５は、Ｐｒｏｂｅ、セルの種類（およびリストファイルなどを用いることにより、図２の回路図上で、ノイズ耐性配線を指定する。
【００３２】
例えば、図２の回路図では、ネットアサインとして、“．Ａ”および“．Ｄ”が使用され、インバータ２１、２７にはネットアサイン“．Ｄ”が付され、コンパレータ２４、オペアンプ２５およびインバータ２６にはネットアサイン“．Ａ”が付されている。
また、配線Ｌ１には、ノイズ源となる配線であることを示すＰｒｏｂｅ“Ｎ”が付され、配線Ｌ６には、ノイズ耐性配線であることを示すＰｒｏｂｅ“ＮＲ”が付されている。
【００３３】
図３は、本発明の一実施形態に係るノイズ源配線およびノイズ耐性配線の指定を行うための画面を示す図である。
図３において、ノイズ源配線およびノイズ耐性配線の指定を行うための画面上には、例えば、ネットアサイン指定欄３１、ノイズ耐性配線指定欄３２および表示オン／オフ欄３３が表示される。
【００３４】
ここで、ネットアサイン指定欄３１では、どのネットアサインがノイズ源となる配線であるかを指示するためのテンプレートが表示され、“．Ｏ”、“．Ｄ”、“．Ｐ”、“．Ｎ”、“．Ｌ”のいずれかが回路図上で指示された場合、そのブロックはデジタルブロックとされ、そのブロックからの出力はノイズ源となる配線とされる。
【００３５】
例えば、図２の回路図上では、ネットアサイン“．Ｄ”がインバータ２１、２７に付されているので、インバータ２１の出力に接続された配線Ｌ２およびインバータ２７の出力に接続された配線Ｌ９は、ノイズ源となる配線とみなされる。
また、ノイズ耐性配線指定欄３２は、“ＳＴＤＣＥＬＬ”というセルライブラリに含まれるセルの出力は、ノイズ耐性配線に含まれるかどうかを指定するものである。
【００３６】
例えば、ノイズ耐性配線指定欄３２で“ＯＮ”が指定された場合、“ＳＴＤＣＥＬＬ”というセルライブラリに含まれるセルの出力は、ノイズ耐性配線とされる。そして、“ＳＴＤＣＥＬＬ”というセルライブラリには、インバータが含まれているものとすると、ネットアサイン“．Ｄ”が付されているか、あるいはＰｒｏｂｅ“Ｎ”が付されているインバータ以外のインバータは、ＳＴＤＣＥＬＬ”というセルライブラリに含まれるので、その出力はノイズ耐性とされる。
【００３７】
また、表示オン／オフ欄３３は、図１の回路図表示手段２に表示される回路図上で、ノイズ源となる配線およびノイズ耐性配線の全てを色別表示させるかどうかを指定するものである。
この結果、図２の回路図において、“ＩＮ”という配線名が付された配線Ｌ１、“Ｄ２”という配線名が付された配線Ｌ２および“Ｄ１”という配線名が付された配線Ｌ９は、ノイズ源となる配線とみなされ、“ＰＤ＿Ｎ”という配線名が付された配線Ｌ６および“ＰＤ”という配線名が付された配線Ｌ７は、ノイズ耐性配線とみなされる。
【００３８】
また、“Ｎ１”という配線名が付された配線Ｌ３、“Ｎ３”という配線名が付された配線Ｌ５および“Ｎ２”という配線名が付された配線Ｌ８は、ノイズ源となる配線でも、ノイズ耐性配線でもないので、ノイズ非耐性配線とみなされる。
図４は、図２の回路図の点線領域に対応したレイアウト図の一例を示す図である。
【００３９】
図４において、レイアウト図では、図２の回路図のインバータ２１に対応して不純物導入層Ｋ１、Ｋ２が設けられ、図２の回路図のＰチャネルＭＯＳトランジスタ２２に対応して不純物導入層Ｋ３が設けられ、図２の回路図のＮチャネルＭＯＳトランジスタ２３に対応して不純物導入層Ｋ４３が設けられている。
そして、不純物導入層Ｋ１、Ｋ２上には、多結晶シリコン配線Ｇ１が設けられ、多結晶シリコン配線Ｇ１はコンタクトホールＣ３を介してＡｌ配線Ｈ２に接続され、多結晶シリコン配線Ｇ１で仕切られた不純物導入層Ｋ１の一方の側は、コンタクトホールＣ１を介してＡｌ配線Ｈ１に接続され、多結晶シリコン配線Ｇ１で仕切られた不純物導入層Ｋ１の他方の側は、コンタクトホールＣ２を介してＡｌ配線Ｈ２に接続されている。
【００４０】
また、多結晶シリコン配線Ｇ１で仕切られた不純物導入層Ｋ２の一方の側は、コンタクトホールＣ４を介してＡｌ配線Ｈ３に接続され、多結晶シリコン配線Ｇ１で仕切られた不純物導入層Ｋ２の他方の側は、コンタクトホールＣ５を介してＡｌ配線Ｈ４に接続されている。
また、不純物導入層Ｋ３上には、多結晶シリコン配線Ｇ２が設けられ、多結晶シリコン配線Ｇ２はコンタクトホールＣ８を介してＡｌ配線Ｈ６に接続され、多結晶シリコン配線Ｇ２で仕切られた不純物導入層Ｋ３の一方の側は、コンタクトホールＣ６を介してＡｌ配線Ｈ５に接続され、多結晶シリコン配線Ｇ２で仕切られた不純物導入層Ｋ３の他方の側は、コンタクトホールＣ７を介してＡｌ配線Ｈ５に接続されている。
【００４１】
また、不純物導入層Ｋ４上には、多結晶シリコン配線Ｇ３が設けられ、多結晶シリコン配線Ｇ３はコンタクトホールＣ９を介してＡｌ配線Ｈ４に接続され、多結晶シリコン配線Ｇ３で仕切られた不純物導入層Ｋ４の一方の側は、コンタクトホールＣ１０を介してＡｌ配線Ｈ７に接続され、多結晶シリコン配線Ｇ３で仕切られた不純物導入層Ｋ４の他方の側は、コンタクトホールＣ１１を介してＡｌ配線Ｈ６に接続されている。
【００４２】
また、配線Ｈ１は、電源ＤＶＤＤに接続され、配線Ｈ３は、電源ＤＶＳＳに接続され、配線Ｈ５は、電源ＶＤＤに接続され、配線Ｈ７は、電源ＶＳＳに接続されている。
ここで、電源ＶＤＤおよび電源ＶＳＳは、ネットアサイン“．Ａ”で示される電源に対応し、電源ＤＶＤＤおよび電源ＤＶＳＳは、ネットアサイン“．Ｄ”で示される電源に対応しているものとする。
【００４３】
そして、レイアウト図入力手段８により、例えば、図４のレイアウト図が入力されると、寄生容量抽出手段１０は、例えば、ＡＲＣＡＤＩＡというＣＡＤを用いることにより、図２の回路図上で特定されたノイズ源となる配線とノイズ非耐性配線との間の寄生容量を抽出する。
そして、識別表示手段１１は、ノイズ源となる配線とノイズ非耐性配線との間の寄生容量が抽出されると、寄生容量が規定値を超える配線対を、回路図およびレイアウト図上で識別表示させる。
【００４４】
図５は、本発明の一実施形態に係る識別表示させる配線対の指定を行うための画面を示す図である。
図５において、識別表示させる配線対の指定を行うための画面には、例えば、ＡＲＣＡＤＩＡ結果ファイル表示欄４１、回路図指定欄４２ａ、４２ｂ、ネット名指定欄４３、寄生容量の最小値指定欄４４ａ、寄生容量の最大値指定欄４４ｂ、回路図上の配線対の色別表示ボタン４５ａ、レイアウト図上の配線対の色別表示ボタン４５ｂおよび配線対間の寄生容量の一覧リスト４６が表示される。
【００４５】
ここで、ネット名指定欄４３にネット名を直接記述することにより、ノイズ源となる配線（Ａｇｇｒｅｓｓｏｒ）およびノイズ耐性配線（Ｖｉｃｔｉｍ）のリストを直接絞り込むことが可能となる。
そして、寄生容量の最小値指定欄４４ａおよび寄生容量の最大値指定欄４４ｂにて、配線対の寄生容量の最小値および最大値が指定されると、その最小値と最大値との間の寄生容量を有する配線対が一覧リスト４６に一覧表示される。
【００４６】
例えば、図５の例では、寄生容量の最小値指定欄４４ａには、０．００３という値が設定され、一覧リスト４６上には、最小値指定欄４４ａでの指定に対応して、寄生容量が０．００３以上に配線対が一覧表示されている。
そして、一覧リスト４６に表示された配線対のうちの１つを選択すると、その選択された配線対の選択表示４７が行われる。
【００４７】
そして、図５の画面上で色別表示ボタン４５ａを押すと、選択表示４７が行われた配線対の色別表示が回路図上で行われ、図５の画面上で色別表示ボタン４５ｂを押すと、選択表示４７が行われた配線対の色別表示がレイアウト図上で行われる。
図６は、図２の回路図の寄生容量が所定値以上の配線対を識別表示させた図である。
【００４８】
図６において、上述したように、“Ｄ２”という配線名が付された配線Ｌ２はノイズ源となる配線とされ、“Ｎ１”という配線名が付された配線Ｌ３はノイズ非耐性配線とされている。
そして、図５の一覧リスト４６の中から、ノイズ源となる配線（Ａｇｇｒｅｓｓｏｒ）として“Ｄ２”という配線名が付されるとともに、ノイズ耐性配線（Ｖｉｃｔｉｍ）として“Ｎ１”という配線名が付された配線対を選択し、図５の画面上で色別表示ボタン４５ａを押す。
【００４９】
この結果、図６に示すように、Ｄ２”という配線名が付された配線Ｌ２および“Ｎ１”という配線名が付された配線Ｌ３が回路図上で色別表示され、寄生容量が０．００３以上の配線対を回路図上で容易に見分けることが可能となる。
図７は、図３のレイアウト図の寄生容量が所定値以上の配線対を識別表示させた図である。
【００５０】
図７において、上述したように、“Ｄ２”という配線名が付されたＡｌ配線Ｈ４はノイズ源となる配線とされ、“Ｎ１”という配線名が付されたＡｌ配線Ｈ６はノイズ非耐性配線とされている。
そして、図５の一覧リスト４６の中から、ノイズ源となる配線（Ａｇｇｒｅｓｓｏｒ）として“Ｄ２”という配線名が付されるとともに、ノイズ耐性配線（Ｖｉｃｔｉｍ）として“Ｎ１”という配線名が付された配線対を選択し、図５の画面上で色別表示ボタン４５ｂを押す。
【００５１】
この結果、図７に示すように、Ｄ２”という配線名が付されたＡｌ配線Ｈ４および“Ｎ１”という配線名が付されたＡｌ配線Ｈ６がレイアウト図上で色別表示され、寄生容量が０．００３以上の配線対をレイアウト図上で容易に見分けることが可能となる。
ここで、Ｄ２”という配線名が付されたＡｌ配線Ｈ４および“Ｎ１”という配線名が付されたＡｌ配線Ｈ６を図７のレイアウト図上で色別表示させるために、Ｄ２”という配線名が付された配線Ｌ２および“Ｎ１”という配線名が付された配線Ｌ３を回路図上で指定すれば足り、Ｄ２”という配線名が付されたＡｌ配線Ｈ４および“Ｎ１”という配線名が付されたＡｌ配線Ｈ６をレイアウト図上で指定する必要がなくなるため、作業者の負担を軽減することが可能となる。
【００５２】
図８は、本発明の一実施形態に係る半導体装置の設計装置の動作を示すフローチャートである。
図８において、アナログ回路とデジタル回路とが混在する回路図を回路図入力手段１に入力し（ステップＳ１）、回路図入力手段１に入力される回路図と結線状態が１対１で対応しているレイアウト図をレイアウト図入力手段８に入力する（ステップＳ２）。
【００５３】
次に、ノイズ源配線指定手段３が、回路図表示手段２に表示された回路図上で、Ｐｒｏｂｅ、ネットアサインおよびリストファイルなどによってノイズ源となる配線を指定すると、ノイズ源リスト作成手段４は、ノイズ源配線指定手段３による指定結果に基づいて、ノイズ源となる配線が登録されたノイズ源リストを作成する（ステップＳ３）。
【００５４】
次に、ノイズ耐性配線指定手段５が、回路図表示手段２に表示された回路図上で、Ｐｒｏｂｅ、セルの種類およびリストファイルによってノイズ耐性配線を指定すると、ノイズ耐性リスト作成手段６は、ノイズ耐性配線指定手段５による指定結果に基づいて、ノイズ耐性配線が登録されたノイズ耐性リストを作成する（ステップＳ４）。
【００５５】
次に、ノイズ非耐性リスト作成手段７は、回路図上の全ての配線から、ノイズ源リスト作成手段４により作成されたノイズ源となる配線およびノイズ耐性リスト作成手段６により作成されたノイズ耐性配線を除去することより、ノイズ非耐性配線が登録されたノイズ非耐性リストを作成する（ステップＳ５）。
次に、寄生容量抽出手段１０は、例えば、ＡＲＣＡＤＩＡというＣＡＤを用いることにより、レイアウト図入力手段８に入力されたレイアウト図上の全ての配線間の寄生容量を抽出し、これら全ての配線間の寄生容量をファイルＦ１に登録する（ステップＳ６）。
【００５６】
次に、寄生容量抽出手段１０は、ノイズ源リスト作成手段４により作成されたノイズ源リストと、ノイズ非耐性リスト作成手段７により作成されたノイズ非耐性リストを参照することにより、ノイズ源となる配線とノイズ非耐性配線との間の寄生容量をファイルＦ１から抽出し、ノイズ源となる配線とノイズ非耐性配線との間の寄生容量をファイルＦ２に登録する（ステップＳ７）。
【００５７】
次に、寄生容量抽出手段１０は、ファイルＦ２を参照することにより、規定値以上の寄生容量を有する配線対を抽出し、これらの配線対をファイルＦ３に登録するとともに、ファイルＦ３を表示画面上に表示させる（ステップＳ８）。
次に、識別表示手段１１は、ファイルＦ３に登録された配線対を、回路図入力手段１に表示される回路図およびレイアウト図表示手段９に表示されるレイアウト図上で色別表示させる（ステップＳ９）。
【００５８】
そして、作業者は、レイアウト図表示手段９に表示されたレイアウト図上で、色別表示された配線対を参照しながら、アナログ配線とデジタル配線が適性に分離されているかどうかレイアウトチェックを行う（ステップＳ１０）。
そして、作業者は、アナログ配線とデジタル配線がレイアウト図上で適性に分離されていない場合（ステップＳ１１）、レイアウトを修正する（ステップＳ１２）。
【００５９】
そして、レイアウトが修正されると、ステップＳ６に戻り、寄生容量抽出手段１０は、レイアウト図入力手段８に入力されたレイアウト図上の全ての配線間の寄生容量を抽出し、これら全ての配線間の寄生容量をファイルＦ１に登録することにより、ステップＳ６以降の動作を繰り返す。
このように、ノイズ源となる配線をレイアウト図に比べて単純化された回路図で指定し、ノイズ非耐性配線との間の寄生容量が規定値以上付加している配線対だけを選択表示させることで、複雑なデジタル／アナログ混載のレイアウトでも、定量的かつ効率的かつ確実にレイアウト検証および修正を行うことができる。
【００６０】
また、デジタル／アナログ混載回路におけるデジタル配線とアナログ配線とが適正に分離されているかの検証だけでなく、論理レベルが異なる低電圧動作配線と高電圧動作配線とが適正に分離されているかの検証などに用いるようにしてもよく、デジタル／アナログ混載回路に限定されることなく、任意の２種の配線レイアウトの検証に用いるようにしてもよい。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、寄生容量が規定値以内に収まっているかどうかを検証するための配線の指定を回路図上で行うことにより、ノイズ源となる配線およびノイズ非耐性配線の探索をレイアウト図上で行う必要がなくなり、アナログ配線とデジタル配線とが電気的に分離されているかの検証作業を効率化することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の設計装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係る半導体装置の設計装置に入力される回路図の一例を示す図である。
【図３】本発明の一実施形態に係るノイズ源配線およびノイズ耐性配線の指定を行うための画面を示す図である。
【図４】図２の回路図の点線領域に対応したレイアウト図の一例を示す図である。
【図５】本発明の一実施形態に係る識別表示させる配線対の指定を行うための画面を示す図である。
【図６】図２の回路図の寄生容量が所定値以上の配線対を識別表示させた図である。
【図７】図３のレイアウト図の寄生容量が所定値以上の配線対を識別表示させた図である。
【図８】本発明の一実施形態に係る半導体装置の設計装置の動作を示すフローチャートである。
【符号の説明】
１　回路図入力手段
２　回路図表示手段
３　ノイズ源配線指定手段
４　ノイズ源リスト作成手段
５　ノイズ耐性配線指定手段
６　ノイズ耐性リスト作成手段
７　ノイズ非耐性リスト作成手段
８　レイアウト図入力手段
９　レイアウト図表示手段
１０　寄生容量抽出手段
１１　識別表示手段
２１、２６、２７　インバータ
２２　ＰチャネルＭＯＳトランジスタ
２３　ＮチャネルＭＯＳトランジスタ
２４　コンパレータ
２５　オペアンプ
Ｌ１〜Ｌ９　配線
Ｋ１〜Ｋ４　不純物導入層
Ｈ１〜Ｈ７　Ａｌ配線
Ｇ１〜Ｇ３　多結晶シリコン配線
Ｃ１〜Ｃ１１　コンタクトホール
３１　ネットアサイン指定欄
３２　ノイズ耐性配線指定欄
３３　表示オン／オフ欄
４１　ＡＲＣＡＤＩＡ結果ファイル表示欄
４２ａ、４２ｂ　回路図指定欄
４３　ネット名指定欄
４４ａ　寄生容量の最小値指定欄
４４ｂ　寄生容量の最大値指定欄
４５ａ　回路図上の配線対の色別表示ボタン
４５ｂ　レイアウト図上の配線対の色別表示ボタン
４６　配線対間の寄生容量の一覧リスト
４７　配線対の選択表示
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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