(57)【要約】【課題】パワーダウンモードから通常動作モードへの復帰時間を短縮できる基準電圧発生回路を提供する。【解決手段】外部からの第１の制御信号による容量素子の充放電により基準電圧発生端子の電位を切り替える第１の切替手段と、外部からの第２の制御信号によってＰＭＯＳトランジスタを導通、あるいは非導通にすることにより、上記基準電圧発生端子の電位を切り替える第２の切替手段と、を設け、上記第２の切替手段のＰＭＯＳトランジスタを導通状態にすることで、上記基準電圧発生端子の電位を通常動作モードに対応する電位にし、非導通状態にすることで上記基準電圧発生端子の電位を低消費電力モードに対応する電位にする。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生端子を有し、外部からの制御信号により、該基準電圧発生端子の電位を切り替える複数の切替手段を備えた基準電圧発生回路であって、
上記複数の切替手段のうちの一つは、所定の電圧と、第１のノードとの間に接続された容量素子を有し、第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を切り替える第１の切替手段であり、
上記複数の切替手段のうちの他の一つは、上記所定の電圧と、第２のノードとの間に接続されたスイッチ素子を有し、第２の制御信号による上記スイッチ素子のオンオフにより、上記基準電圧発生端子の電位を切り替える第２の切替手段である、
ことを特徴とする基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路において、
上記第１の切替手段は、上記容量素子が接続され、上記基準電圧発生回路の端子を該容量素子の端子電圧に応じた電位に設定する電流経路を有し、上記第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を、通常動作モードに対応する第１の電位、あるいは、低消費電力モードに対応する第２の電位に切り替えるものであり、
上記通常動作モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記スイッチ素子をオフにすることで、上記基準電圧発生端子の電位を、該第１の切替手段の電流経路より設定される上記第１の電位に固定し、
上記低消費電力モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記スイッチ素子をオンにすることで、上記基準電圧発生端子の電位を、上記第２の電位に固定するものである、
ことを特徴とする基準電圧発生回路。
【請求項３】
請求項２に記載の基準電圧発生回路において、
上記第２の切替手段は、トランジスタ及び抵抗からなる、
ことを特徴とする基準電圧発生回路。
【請求項４】
基準電圧を発生する基準電圧発生端子を有し、外部からの制御信号により、該基準電圧発生端子の電位を切り替える複数の切替手段を備えた基準電圧発生回路であって、
上記複数の切替手段のうちの一つは、電源と、第１のノードとの間に接続された容量素子を有し、第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を切り替える第１の切替手段であり、
上記複数の切替手段のうちの他の一つは、電源と、上記第１のノードとの間に接続された第１のスイッチ素子と、上記基準電圧発生端子と、上記容量素子の上記第１のノード側の一端との間に接続された第２のスイッチ素子と、を有し、第２の制御信号による上記第１、及び第２のスイッチ素子のオンオフにより、上記基準電圧発生端子の電位を切り替える第２の切替手段である、
ことを特徴とする基準電圧発生回路。
【請求項５】
請求項４に記載の基準電圧発生回路において、
上記第１の切替手段は、上記容量素子が接続され、上記基準電圧発生回路の端子を該容量素子の端子電圧に応じた電位に設定する電流経路を有し、上記第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を、通常動作モードに対応する第１の電位、あるいは、低消費電力モードに対応する第２の電位に切り替えるものであり、
上記通常動作モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記第１のスイッチ素子をオフにし、且つ上記第２のスイッチ素子をオンにすることで、上記基準電圧発生端子の電位を、該第１の切替手段の電流経路より設定される上記第１の電位に固定し、
上記低消費電力モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記第１のスイッチ素子をオンにし、且つ上記第２のスイッチ素子をオフにすることで、上記基準電圧発生端子の電位を、上記第２の電位に固定するものである、
ことを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のデジタル／アナログ変換器、演算増幅器等に用いられる基準電圧発生回路に関し、特に、デジタル／アナログ変換器の低消費電力モード（パワーダウンモード）と通常動作モードとの切り替えに関する。
【０００２】
【従来の技術】
一般に、従来のＤ／Ａ変換器等に用いられている基準電圧発生回路は、常に一定の基準電圧を供給する回路であるため、Ｄ／Ａ変換器等の低消費電力モード（パワーダウンモード）を解除する場合に特別な動作を行なわない。
【０００３】
以下、図６を用いて、従来の基準電圧発生回路について説明する。図６は、従来の基準電圧発生回路の構成を示す回路図である。
図６に示されるように、従来の基準電圧発生回路は、ソース電極が電源電圧ＡＶＤＤに接続され、カスコード接続になっているＰＭＯＳトランジスタ５１１，５１２と、同様にソース電極が電源電圧ＡＶＤＤに接続され、カスコード接続されているＰＭＯＳトランジスタ５１４，５１５と、基準電圧発生回路をパワーダウンさせるためのＰＭＯＳトランジスタ５１７と、そのＰＭＯＳトランジスタ５７０のゲート電極に接続されている、通常動作モードとパワーダウンモードとを制御するデジタル値の入力端子であるパワーダウン制御端子ＮＰＯＷＤと、容量素子Ｃ５１と接続されているゲート電圧を安定化するための容量素子Ｃ５１と、その一端が接地されている電流源素子５１３，５１６と、から構成されている。そして、上記ＰＭＯＳトランジスタ５１１，５１２のゲート電極それぞれは、ＰＭＯＳトランジスタ５１４，５１５のゲート電極それぞれと接続されて、カレントミラーの構成になっており、更に、ＰＭＯＳトランジスタ５１１のゲート電極とＰＭＯＳトランジスタ５１２のドレイン電極とが接続されている。また、上記ＰＭＯＳトランジスタ５１２のドレイン電極は、片端が接地された電流源素子５１３に接続され、ＰＭＯＳトランジスタ５１５のドレイン電極は、同様に一端が接地された電流源素子５１６に接続されている。更に、ＰＭＯＳトランジスタ５１１及びＰＭＯＳトランジスタ５１４のゲート電極間と、電源電圧ＡＶＤＤとの間には、容量素子Ｃ５１が接続されており、また、上記ＰＭＯＳトランジスタ５１７は、その一端が電源電圧ＡＶＤＤに、もう一方端がＰＭＯＳトランジスタ５１１及びＰＭＯＳトランジスタ５１４のゲート電極間に接続されている。なお、上記ＰＭＯＳトランジスタ５１７は、パワーダウン制御端子ＮＰＯＷＤから入力されるデジタル値が“Ｈ”の時は遮断状態になり、そのデジタル値が“Ｌ”の時は導通状態になるものである。
【０００４】
この構成により、基準電圧ＶＢ５１、すなわちＰＭＯＳトランジスタ５１１，５１４のゲート電圧、及び基準電圧ＶＢ５２、すなわちＰＭＯＳトランジスタ５１２，５１５のゲート電圧が決定される。
【０００５】
以下、上記従来の基準電圧発生回路において、パワーダウンモードが解除される動作について説明する。
【０００６】
パワーダウンモード時に、パワーダウン制御信端子ＮＰＯＷＤにデジタル値“Ｌ”が入力されると、これにより、上記ＰＭＯＳトランジスタ５１７は導通状態となって電流が流れるため、ＰＭＯＳトランジスタ５１１及びＰＭＯＳトランジスタ５１４のゲート電圧である、基準電圧ＶＢ５１が上昇し、各ＰＭＯＳトランジスタ５１１，５１４のゲートソース間電圧が小さくなり、ＰＭＯＳトランジスタ５１１，５１４は遮断状態になる。この結果、基準電圧発生回路は基準電圧を生成しなくなり、全ての電流が停止する。
【０００７】
そして、基準電圧発生回路のパワーダウンモードを解除するために、パワーダウン制御端子ＮＰＯＷＤに入力されるデジタル値が、“Ｌ”値から“Ｈ”値にされたとき、ＰＭＯＳトランジスタ５１７は遮断状態となり、電流を流せなくなるため、基準電圧ＶＢ５１、すなわちＰＭＯＳ５１１，５１４のゲート電圧は、容量素子Ｃ５１に蓄えられた電荷を放電して、正常な電圧に復帰しようとする。そして、容量素子Ｃ５１に蓄えられた電荷の放電後、基準電圧Ｖ５１は正常な電圧になり、当該基準電圧発生回路は通常動作モードに復帰する。
【０００８】
さらに、従来の電流加算型ディジタル／アナログ変換回路として、基準電流用トランジスタと、定電流用トランジスタとを制御する第３のトランジスタを設け、基準電流用トランジスタ、及び定電流用トランジスタに流れる出力電流を選択的に阻止することで、スタンバイ時に低消費電力化を図るものがある（特許文献１参照）。また、従来の基準電圧発生回路としては、基準電圧発生部と、該基準電圧発生部で発生した基準電圧をインピーダンス変換して出力するオペアンプで構成されたボルテージロワ回路と、該ボルテージロワ回路から出力する基準電圧を平滑かする平滑コンデンサとを有し、スタンバイ時に上記オペアンプの出力トランジスタのサイズを小さいサイズに切り替えて、平滑用コンデンサに微小の電流を流してそのコンデンサの電荷を保持することで、スタンバイ状態からの復帰時間を短縮させるものがある（特許文献２参照）。
【０００９】
【特許文献１】
特開平５−２０６８６０号公報
【特許文献２】
特開平１１−２３４０６１号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来の基準電圧発生回路の構成、例えば図６に示す基準電圧発生回路においては、パワーダウンモード時の基準電圧ＶＢ５１，ＶＢ５２が通常動作モードの基準電圧値に復帰するためには、少なくとも、パワーダウンモード時に上記容量素子Ｃ５１に蓄えられた電荷が完全に放電される必要があり、基準電圧発生回路がパワーダウンモードを解除してから通常動作モードに復帰するまでの復帰時間は、上記容量素子Ｃ５１の容量値に依存することとなる。また、このような基準電圧発生回路に用いる容量素子は、基準電圧ＶＢを対雑音等に対して安定化させるため、一般的にかなり大きい容量値を有するものとなっている。
【００１１】
つまり、従来の基準電圧発生回路の構成では、容量素子Ｃ５１に蓄えられた電荷を完全に放電するのに時間がかかるため、パワーダウンモードから通常動作モードへの復帰時間が長くなってしまい、その結果、上記従来の基準電圧発生回路は、頻繁に且つ短時間の間に、パワーダウンモードと通常動作モードとを繰り返す必要のあるデータ通信等のシステムには不向きである、という課題があった。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、パワーダウンモードから通常動作モードへの復帰時間を短縮できる基準電圧発生回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明の請求項１に記載の基準電圧発生回路は、基準電圧を発生する基準電圧発生端子を有し、外部からの制御信号により、該基準電圧発生端子の電位を切り替える複数の切替手段を備えた基準電圧発生回路であって、上記複数の切替手段のうちの一つは、所定の電圧と、第１のノードとの間に接続された容量素子を有し、第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を切り替える第１の切替手段であり、上記複数の切替手段のうちの他の一つは、上記所定の電圧と、第２のノードとの間に接続されたスイッチ素子を有し、第２の制御信号による上記スイッチ素子のオンオフにより、上記基準電圧発生端子の電位を切り替える第２の切替手段である。
【００１４】
また、本発明の請求項２に記載の基準電圧発生回路は、請求項１に記載の基準電圧発生回路において、上記第１の切替手段は、上記容量素子が接続され、上記基準電圧発生回路の端子を該容量素子の端子電圧に応じた電位に設定する電流経路を有し、上記第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を、通常動作モードに対応する第１の電位、あるいは、低消費電力モードに対応する第２の電位に切り替えるものであり、上記通常動作モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記スイッチ素子をオフにすることで、上記基準電圧発生端子の電位を、該第１の切替手段の電流経路より設定される上記第１の電位に固定し、上記低消費電力モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記スイッチ素子をオンにすることで、上記基準電圧発生端子の電位を、上記第２の電位に固定するものである。
【００１５】
また、本発明の請求項３に記載の基準電圧発生回路は、請求項２に記載の基準電圧発生回路において、上記第２の切替手段は、トランジスタ及び抵抗からなるものである。
【００１６】
また、本発明の請求項４に記載の基準電圧発生回路は、基準電圧を発生する基準電圧発生端子を有し、外部からの制御信号により、該基準電圧発生端子の電位を切り替える複数の切替手段を備えた基準電圧発生回路であって、上記複数の切替手段のうちの一つは、電源と、第１のノードとの間に接続された容量素子を有し、第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を切り替える第１の切替手段であり、上記複数の切替手段のうちの他の一つは、電源と、上記第１のノードとの間に接続された第１のスイッチ素子と、上記基準電圧発生端子と、上記容量素子の上記第１のノード側の一端との間に接続された第２のスイッチ素子と、を有し、第２の制御信号による上記第１、及び第２のスイッチ素子のオンオフにより、上記基準電圧発生端子の電位を切り替える第２の切替手段である。
【００１７】
また、本発明の請求項５に記載の基準電圧発生回路は、請求項４に記載の基準電圧発生回路において、上記第１の切替手段は、上記容量素子が接続され、上記基準電圧発生回路の端子を該容量素子の端子電圧に応じた電位に設定する電流経路を有し、上記第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を、通常動作モードに対応する第１の電位、あるいは、低消費電力モードに対応する第２の電位に切り替えるものであり、上記通常動作モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記第１のスイッチ素子をオフにし、且つ上記第２のスイッチ素子をオンにすることで、上記基準電圧発生端子の電位を、該第１の切替手段の電流経路より設定される上記第１の電位に固定し、上記低消費電力モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記第１のスイッチ素子をオンにし、且つ上記第２のスイッチ素子をオフにすることで、上記基準電圧発生端子の電位を、上記第２の電位に固定するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
本実施の形態１においては、基準電圧を発生する基準電圧発生端子の電位を、通常動作モードに対応する第１の電位と、パワーダウンモードに対応する第２の電位とに、容量素子を充放電することによって切り替える第１の切替手段に加え、外部からの制御信号でその開閉が制御されるＰＭＯＳトランジスタであるスイッチ素子により、上記第１の切替手段における容量素子の充放電とは独立して、上記基準電圧発生端子の電位を切り替え可能な第２の切替手段を設けるようにしたものである。
【００１９】
まず、図１を用いて、本実施の形態１における基準電圧発生回路の構成について説明する。
【００２０】
図１に示される、本実施の形態１に係る基準電圧制御装置１０は、ＰＭＯＳトランジスタ１１１，１１２，１１４，１１５，１１６，１１８〜１２２と、その一端が接地されている電流源素子１１３，１１７，１２３と、容量素子Ｃ１１と、第１，第２のパワーダウン制御端子ＮＰＯＷＤ１１，ＮＰＯＷＤ１２と、から構成されるものである。そして、カスコード接続された上記ＰＭＯＳトランジスタ１１１，１１２のソース電極は、電源電圧ＡＶＤＤに接続されており、ＰＭＯＳトランジスタ１１２のドレイン電極は、電流源素子１１３の片端と接続されている。更に、上記ＰＭＯＳトランジスタ１１１，１１２のゲート電極それぞれは、カスコード接続されたＰＭＯＳトランジスタ１１８，１１９のゲート電極と接続され、カレントミラー構成になっている。そして、上記ＰＭＯＳトランジスタ１１９のゲート電極とドレイン電極とが接続され、また、それらの電極は電流源素子１２３の一端と接続されている。
【００２１】
ＰＭＯＳトランジスタ１１４は、ＰＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１８のゲート電極間と電源電圧ＡＶＤＤとの間に接続されており、また、ＰＭＯＳトランジスタ１１６とカレントミラーを構成している。
そして、上記ＰＭＯＳトランジスタ１１６は、そのゲート電極とドレイン電極とが接続されており、そのドレイン電極には、電流源素子１１７が接続され、そのソース電極は、電源電圧ＡＶＤＤに接続されている。
【００２２】
また、ＰＭＯＳトランジスタ１１５のソース電極は、上記ＰＭＯＳトランジスタ１１４のドレイン電極に接続され、そのゲート電極は、ＰＭＯＳトランジスタ１１２のドレイン電極と接続され、そのドレイン電極は、接地されている。
【００２３】
そして、本実施の形態１においては、パワーダウン制御端子が２つ設けられており、まず、第１のパワーダウン制御端子ＮＰＯＷＤ１１は、ＰＭＯＳトランジスタ１２０のゲート電極に接続され、ＰＭＯＳトランジスタ１２０のドレイン電極は、ＰＭＯＳトランジスタ１１６及びＰＭＯＳトランジスタ１１４のゲート電極間に接続され、そのソース電極は、電源電圧ＡＶＤＤへ接続されている。そして、接続されているゲート間電圧を安定化するための容量素子Ｃ１１は、基準電圧ＶＢ１１、すなわちＰＭＯＳトランジスタ１１４及びＰＭＯＳトランジスタ１１６のゲート電極間と、電源電圧ＡＶＤＤとの間に接続されている。
【００２４】
一方、第２のパワーダウン制御端子ＮＰＯＷＤ１２は、ＰＭＯＳトランジスタ１２１及びＰＭＯＳトランジスタ１２２のゲート電極間に接続され、ＰＭＯＳトランジスタ１２２のドレイン電極は、ＰＭＯＳトランジスタ１１５のゲート電極とＰＭＯＳトランジスタ１１２のドレイン電極との間に接続され、そのソース電極は、電源電圧ＡＶＤＤに接続され、また、ＰＭＯＳトランジスタ１２１のドレイン電極は、基準電圧ＶＢ１１、すなわちＰＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１８のゲート電極間に接続され、そのソース電極は、電源電圧ＡＶＤＤに接続されている。なお、上記第１，第２のパワーダウン制御端子ＮＰＯＷＤ１１，ＮＰＯＷＤ１２に接続されているＰＭＯＳトランジスタ１２０，１２１，１２２は、従来と同様、上記第１，第２のパワーダウン制御端子ＮＰＯＷＤ１１，ＮＰＯＷＤ１２から入力されるデジタル値が“Ｈ”の時は遮断状態になり、そのデジタル値が“Ｌ”の時は導通状態になるものである。
【００２５】
以下、このように構成された、本実施の形態１の基準電圧発生回路において、通常動作モードからパワーダウンモードにし、さらにパワーダウンモードを解除して通常動作モードにする動作について説明する。
まず、通常動作モードの場合、第１，第２のパワーダウンモード制御端子ＮＰＯＷＤ１１，ＮＰＯＷＤ１２にはデジタル値“Ｈ”が入力され、これにより、ＰＭＯＳトランジスタ１２０、１２１、１２２は非導通状態となるため、基準電圧ＶＢ１１，ＶＢ１２は正常な電圧（第１の電位）を供給する。
【００２６】
そして、上記通常動作モードから、パワーダウンモードにする場合、本実施の形態１においては、第２のパワーダウン制御端子ＮＰＯＷＤ１２に入力されるデジタル値のみが、“Ｈ”から“Ｌ”に切り替えられる。これにより、ＰＭＯＳトランジスタ１２１，１２２は導通状態となって、電流が流れるため、ＰＭＯＳトランジスタ１１１のゲート電圧、及びＰＭＯＳトランジスタ１１８のゲート電圧が電源電圧ＡＤＶＶ近辺（第２の電位）まで上昇し、更に、ＰＭＯＳトランジスタ１１２のドレイン電圧、及びＰＭＯＳトランジスタ１１５のゲート電圧も同様に電源電圧ＡＤＶＶ近辺まで上昇する。
【００２７】
この結果として、ＰＭＯＳトランジスタ１１１の経路、つまり、ＰＭＯＳトランジスタ１１１，１１２，電流源素子１１３、及びＰＭＯＳトンラジスタ１１８の経路、つまりＰＭＯＳトランジスタ１１８，１１９，電流源素子１２３に電流が流れなくなるため、本基準電圧発生回路の消費電力が削減される。
【００２８】
そして、上記パワーダウンモードが解除される際には、第２のパワーダウン制御端子ＮＰＯＷＤ１２に入力されるデジタル値が、“Ｌ”値から“Ｈ”値に切り替えられる。これにより、ＰＭＯＳトランジスタ１２１，１２２は再び非導通状態となって電流が流れなくなるため、ＰＭＯＳトランジスタ１１１，１１８のゲート電圧は、基準電圧発生端子の電位を、正常な電圧に復帰させようと動作する。
【００２９】
この復帰動作において、ＰＭＯＳトランジスタ１１１，１１８は、該トランジスタのゲート容量等の寄生容量に蓄えられていたすべての電荷を放電する必要がある。しかし、これらのゲート容量値は小さいため、その復帰までにかかる時間は短時間ですむ。
【００３０】
以上のことにより、本実施の形態１によれば、基準電圧発生回路内に、容量素子Ｃ１１の放電により基準電圧ＶＢ１１，１２の電位を切替可能な第１の切替手段とは独立して、第２のパワーダウン制御端子ＮＰＯＷＤ１２に入力されるデジタル値に応じて制御されるスイッチ素子の開閉により基準電圧ＶＢ１１，１２の電位を切替可能な第２の切替手段を設け、上記第２のパワーダウン制御端子ＮＰＯＷＤ１２に加えるデジタル値のみの切替えにより、上記基準電圧電位ＶＢ１１，１２を切替え制御するようにしたので、パワーダウンモードを解除する際、容量素子Ｃ１１に蓄えられた電荷を放電しなくても、基準電圧電位ＶＢ１１，１２を切り替えることが可能となり、結果として、パワーダウンモードから通常動作モードへの復帰時間が短い基準電圧発生回路を得ることができる。
【００３１】
また、図２に示すように、ＰＭＯＳトランジスタ１１２のソース電極と、電源電圧ＡＶＤＤとの間、また、ＰＭＯＳトランジスタ１１６のソース電極と、電源電圧ＡＶＤＤとの間に、それぞれ抵抗素子Ｒ１２，Ｒ１１を設けるようにすれば、電源電圧ＡＶＤＤからの電流がＰＭＯＳトランジスタ１１６，１２１において急激に増加することがなくなって、リンギングが起こりにくくなり、その結果、回路の立ち上がりがはやくなって、より復帰時間を短縮できる、という効果がある。
【００３２】
なお、本実施の形態１においては、パワーダウンモードと通常動作モードとを切り替えるデジタル値を入力するパワーダウン制御端子ＮＰＯＷＤを２つ設けた場合を例に挙げて説明したが、パワーダウン制御端子ＮＰＯＷＤの数は、いくつであってもよい。
【００３３】
（実施の形態２）
本実施の形態２は、上記実施の形態１と同様、基準電圧発生端子の電位を容量素子の充放電により切り替える第１の切替手段に加え、外部からの制御信号でその開閉が制御されるＰＭＯＳトランジスタであるスイッチ素子により、上記第１の切替手段における容量素子の充放電とは独立して、上記基準電圧電位を切り替え可能な第２の切替手段を設けるようにしたものである。
【００３４】
まず、図３を用いて、本実施の形態２における基準電圧発生回路の構成について説明する。
図３に示される、本実施の形態２の基準電圧発生回路は、ＰＭＯＳトランジスタ２１１，２１２，２１４〜２１７，２２０，２２１，２２３〜２２５と、ＮＭＯＳトランジスタ２１８，２１９，２２２と、その一端が接地されている電流源素子２１３，２１８，２２９，２３１と、容量素子Ｃ２１と、第１，第２のパワーダウン制御端子ＮＰＯＷＤ２１，ＮＰＯＷＤ２２と、から構成されている。
【００３５】
詳細に述べると、ＰＭＯＳトランジスタ２１１は、ＰＭＯＳトランジスタ２１２とカスコード接続され、そのソース電極は、電源電圧ＡＶＤＤに接続され、また、ＰＭＯＳトランジスタ２１２のドレイン電極は、ＰＭＯＳトランジスタ２１１のゲート電極と接続され、電流源素子２１３を介して接地されている。さらに、ＰＭＯＳトランジスタ２１１，２１２は、カスコード接続されたＰＭＯＳトランジスタ２１４，２１５とカレントミラーを構成しており、該ＰＭＯＳトランジスタ２１５のドレイン電極はそのゲート電極と接続され、さらに、それらの電極は、電流源素子２２６を介して接地されている。また、ＰＭＯＳトランジスタ２２７は、一端が電源電圧ＡＶＤＤに、もう一端がＰＭＯＳトランジスタ２１１，２１４のゲート電極に接続されている。
【００３６】
そして、上記ＰＭＯＳトランジスタ２１４，２１５は、カスコード接続されたＰＭＯＳトランジスタ２１６，２１７ともカレントミラーを構成しており、ＰＭＯＳトランジスタ２１７のドレイン電極には、ＮＭＯＳトランジスタ２１８のドレイン電極が接続され、該ＮＭＯトラジスタ２１８は、ＮＭＯＳトラジスタ２２２とカレントミラーを構成し、そのソース電極は、接地されている。
【００３７】
また、ＰＭＯＳトランジスタ２２０は、ＰＭＯＳトランジスタ２２１とカスコード接続され、そのソース電極は、電源電圧ＡＶＤＤに接続され、また、ＰＭＯＳトラジスタ２２１のドレイン電極は、上記ＮＭＯＳトラジスタ２２２のドレイン電極と接続されている。さらに、上記ＰＭＯＳトラジスタ２２０，２２１は、ＰＭＯＳトラジスタ２２４，２２５とカレントミラーを構成しており、ＰＭＯＳトラジスタ２２５のドレイン電極は、そのゲート電極と接続され、電流源素子２３１を介して接地されている。そして、電流源素子２２９は、その一端が電源電圧ＡＶＤＤに、もう一端がＰＭＯＳトランジスタ２２０及びＰＭＯＳトランジスタ２２４のゲート電極間に接続され、ＰＭＯＳトランジスタ２２３を介して接地され、ソースフォロアを構成している。また、上記ＰＭＯＳトランジスタ２２３のゲート電極は、ＰＭＯＳトランジスタ２２１のドレイン電極に接続されている。
【００３８】
また、容量素子Ｃ２１は、ＰＭＯＳトランジスタ２１１，２１４のゲート電極間と、電源電圧ＡＶＤＤとの間に接続されており、その容量素子Ｃ２１に接続されているゲート電圧を安定化する。
【００３９】
本実施の形態２においては、パワーダウン制御端子が２つ設けられており、まず、第１のパワーダウン制御端子ＮＰＯＷＤ２１は、ＰＭＯＳトランジスタ２２７のゲート電極に接続され、該ＰＭＯＳトランジスタ２２７のドレイン電極は、ＰＭＯＳトランジスタ２１１，２１４，２１６のゲート電極に接続されている。
【００４０】
もう一方の第２のパワーダウン制御端子ＮＰＯＷＤ１２は、ＰＭＯＳトラジスタ２２８，２３０のゲート電極に接続され、該ＰＭＯＳトラジスタ２２８，２３０それぞれのソース電極は、電源電圧ＡＶＤＤに接続され、そのＰＭＯＳトラジスタ２２８のドレイン電極は、ＰＭＯＳトランジスタ２２３のゲート電極に、そのＰＭＯＳトランジスタ２３０のドレイン電極は、ＰＭＯＳトランジスタ２２０及びＰＭＯＳトランジスタ２２４のゲート電極に接続されている。なお、上記第１，第２のパワーダウン制御端子ＮＰＯＷＤ２１，ＮＰＯＷＤ２２に接続されているＰＭＯＳトランジスタ２２７，２２８，２２９は、従来と同様、上記第１，第２のパワーダウン制御端子ＮＰＯＷＤ１１，ＮＰＯＷＤ１２から入力されるデジタル値が”Ｈ”の時は遮断状態になり、そのデジタル値が“Ｌ”の時は導通状態になるものである。
【００４１】
以下、このように構成された、本実施の形態２の基準電圧発生回路において、通常動作モードからパワーダウンモードにし、さらにパワーダウンモードを解除して通常動作モードにする動作について説明する。
まず、通常動作モードの場合、第１，第２のパワーダウンモード制御端子ＮＰＯＷＤ２１，ＮＰＯＷＤ２２にはデジタル値“Ｈ”が入力され、これにより、ＰＭＯＳトランジスタ２２８，２２９が非導通状態となるため、基準電圧ＶＢ２１，ＶＢ２２は、正常な電圧（第１の電位）を供給する。
【００４２】
そして、上記通常動作モードから、パワーダウンモードにする場合、本実施の形態２においては、第２のパワーダウンモード制御端子ＮＰＯＷＤ２２に入力されるデジタル値のみを“Ｌ”に切替える。これにより、ＰＭＯＳトランジスタ２２８，２２９は導通状態となり電流が流れるため、基準電圧ＶＢ２１，ＶＢ２２は、該基準電圧ＶＢが接続される回路に電流が流れないような電圧、ここでは、電源電圧ＡＤＶＶ近辺（第２の電位）まで上昇する。
【００４３】
そして、ＰＭＯＳトランジスタ２２０の経路、つまり、ＰＭＯＳトランジスタ２２０，２２１，ＮＭＯＳトランジスタ２２２、及びＰＭＯＳトンラジスタ２２４の経路、つまりＰＭＯＳトランジスタ２２４，２２５，電流源素子２３１に電流が流れなくなるため、本基準電圧発生回路の消費電力が削減される。
【００４４】
そして、上記パワーダウンモードが解除される際には、第２のパワーダウン制御端子ＮＰＯＷＤ１２に入力されるデジタル値が、“Ｌ”値から“Ｈ”値に切り替えられる。これにより、ＰＭＯＳトランジスタ２２８，２３０は非導通状態となるため、基準電圧ＶＢ２１，ＶＢ２２を、正常な電圧に復帰させようと動作する。
【００４５】
この復帰動作において、ＰＭＯＳトランジスタ２２０，２２４は、ゲート容量等の寄生容量に蓄えられていたすべての電荷を放電する必要がある。しかし、これらのゲート容量値は小さいため、その復帰までにかかる時間は短時間ですむ。
【００４６】
以上のことにより、本実施の形態２によれば、基準電圧発生回路内に、容量素子Ｃ２１の放電により基準電圧ＶＢ２１，２２の電位を切替可能な第１の切替手段とは独立して、第２のパワーダウン制御端子ＮＰＯＷＤ２２に入力されるデジタル値に応じて制御されるスイッチ素子の開閉により基準電圧ＶＢ２１，２２の電位を切替可能な第２の切替手段を設け、上記第２のパワーダウン制御端子ＮＰＯＷＤ２２に加えるデジタル値のみの切替えにより、上記基準電圧電位ＶＢ２１，２２を切替え制御するようにしたので、パワーダウンモードを解除する際、容量素子Ｃ２１に蓄えられた電荷を放電しなくてもよくなり、結果として、パワーダウンモードから通常動作モードへの復帰時間が短い基準電圧発生回路を得ることができる。
【００４７】
さらに、図４に示すように、図３の電流源素子２２９の替わりに、抵抗Ｒ３１を設けるようにすれば、電源電圧ＡＶＤＤから電流が急激に増加することがなくなって、リンギングが起こりにくくなり、その結果、回路の立ち上がりがはやくなって、より復帰時間が短縮できる、という効果がある。
【００４８】
（実施の形態３）
本実施の形態３は、上記実施の形態１と同様、基準電圧発生端子の電位を容量素子の充放電により切り替える第１の切替手段に加え、外部からの制御信号でその開閉が制御されるＰＭＯＳトランジスタである第１のスイッチ素子、及び第２のスイッチ素子により、上記第１の切替手段における容量素子の充放電とは独立して、上記基準電圧電位を切り替え可能な第２の切替手段を設けるようにしたものである。
【００４９】
まず、図５を用いて、本実施の形態３における基準電圧発生回路の構成について説明する。
図５に示すように、本実施の形態３の基準電圧発生回路は、ＰＭＯＳトランジスタ４１１，４１２，４１４〜４１８と、ＮＭＯＳトランジスタ４１９，４２０と、その一端が接地されている電流源素子４１３，４１６と、容量素子Ｃ４１と、スイッチ素子４２６，４２７と、遅延素子４２３，４２４，４２５と、第１，第２のパワーダウン制御端子ＮＰＯＷＤ４１，ＮＰＯＷＤ４２と、から構成されている。
【００５０】
詳細に述べると、上記ＰＭＯＳトランジスタ４１１は、ＰＭＯＳトランジスタ４１２とカスコード接続され、そのソース電極は、電源電圧ＡＶＤＤに接続され、また、ＰＭＯＳトランジスタ４１２のドレイン電極は、ＰＭＯＳトランジスタ４１１のゲート電極と接続され、電流源素子４１３を介して接地されている。さらに、ＰＭＯＳトランジスタ４１１，４１２は、カスコード接続されたＰＭＯＳトランジスタ４１４，４１５とカレントミラーを構成しており、該ＰＭＯＳトランジスタ４１５のドレイン電極は、そのゲート電極と接続され、さらに、それらの電極は、電流源素子４１６を介して接地されている。また、ＰＭＯＳトランジスタ４１７は、一端が電源電圧ＡＶＤＤに、もう一端がＰＭＯＳトランジスタ４１１，４１４のゲート電極に接続されている。
【００５１】
そして、基準電圧ＶＢ４１，ＶＢ４２と、ＰＭＯＳトランジスタ４１１，４１２との間には、スイッチ素子４２６，４２７が挿入され、その接続されたゲート電圧を安定化させるための容量素子Ｃ４１は、ＰＭＯＳトランジスタ４１１、４１４のゲート電極と電源電圧ＡＶＤＤとの間に接続されている。
【００５２】
本実施の形態３においては、パワーダウン制御端子が２つ設けられており、まず、第１のパワーダウン制御端子ＮＰＯＷＤ４１は、ＰＭＯＳトランジスタ４１７のゲート電極に接続され、該ＰＭＯＳトランジスタ４１７のソース電極は、電源電圧ＡＶＤＤに、そして、そのドレイン電極は、ＰＭＯＳトランジスタ４１１，４１４のゲート電極に接続されている。
【００５３】
もう一方の第２のパワーダウン制御端子ＮＰＯＷＤ４２は、ＮＭＯＳトランジスタ４２０のゲート電極、及び遅延素子４２３，４２４，４２５に接続されている。そして、上記ＮＭＯＳトランジスタ４２０のソース電極は接地され、そのドレイン電極は、別のＮＭＯＳトランジスタ４１９のソース電極と接続され、そのＰＭＯＳトランジスタ４１９のドレイン電極は、基準電圧ＶＢ４２に接続される。また、遅延素子４２３，４２５の出力は、スイッチ素子４２６，４２７のスイッチ開閉のタイミング制御に用いられ、上記遅延素子４２４の出力は、ＮＭＯＳトランジスタ４１９のゲートに接続されている。なお、上記第１のパワーダウン制御端子ＮＰＯＷＤ４１に接続されているＰＭＯＳトランジスタ４１７は、従来と同様、上記第１のパワーダウン制御端子ＮＰＯＷＤ４１から入力されるデジタル値が“Ｈ”の時は遮断状態になり、そのデジタル値が“Ｌ”の時は導通状態になるものであり、また、上記第２のパワーダウン制御端子ＮＰＯＷＤ４２に、遅延素子を介して接続されているスイッチ素子４２６，４２７は、そのデジタル値が”Ｌ”の時に非導通となり、デジタル値が“Ｈ”の時に導通状態となる。
【００５４】
以下、このように構成された、本実施の形態３の基準電圧発生回路において、通常動作モードからパワーダウンモードにし、さらにパワーダウンモードを解除して通常動作モードにする場合の動作について説明する。
まず、通常動作モードの場合、第１，第２のパワーダウンモード制御端子ＮＰＯＷＤ４１，ＮＰＯＷＤ４２にはデジタル値“Ｈ”が入力され、これにより、ＰＭＯＳトランジスタ４１７が非導通状態、また、スイッチ素子４２６，４２７が導通となるため、ＰＭＯＳ４１１及びＰＭＯＳ４１４のゲート電圧ＶＢＡと、ＰＭＯＳ４１２及びＰＭＯＳ４１５のゲート電圧ＶＢＢが、基準電圧ＶＢ４１，ＶＢ４２として出力される。
【００５５】
そして、上記通常動作モードから、パワーダウンモードにする場合、本実施の形態３においては、第２のパワーダウン制御端子ＮＰＯＷＤ４２に入力されるデジタル値のみを“Ｌ”に切替える。これにより、スイッチ素子４２６，４２７は、非導通となり、ＰＭＯＳトランジスタ４１８は、導通状態となり電流が流れるため、基準電圧ＶＢ４１，４２は、該基準電圧ＶＢが接続される回路に電流が流れないような電圧、ここでは、電源電圧ＡＤＶＶ近辺（第２の電位）まで上昇する。
【００５６】
そして、上記パワーダウンモードが解除される際には、第２のパワーダウン制御端子ＮＰＯＷＤ４２に入力されるデジタル値が、“Ｌ”値から“Ｈ”値に切り替えられる。これにより、スイッチ素子４２６，４２７は導通状態となり、ＰＭＯＳトランジスタ４１８は非導通状態となるため、基準電圧ＶＢ４１，４２は、ＰＭＯＳトランジスタ４１１，４１４のゲート電圧ＶＢＡ、ＰＭＯＳトランジスタ４１２，４１５のゲート電圧ＶＢＢとなる。
【００５７】
以上のことにより、本実施の形態３によれば、基準電圧発生回路内に、容量素子Ｃ４１の放電により基準電圧ＶＢ４１，４２の電位を切替可能な第１の切替手段とは独立して、第２のパワーダウン制御端子ＮＰＯＷＤ４２に入力されるデジタル値に応じて制御される第１，第２のスイッチ素子の開閉により基準電圧ＶＢ４１，４２の電位を切替可能な第２の切替手段を設け、上記第２のパワーダウン制御端子ＮＰＯＷＤ２２に加えるデジタル値のみの切替えにより、上記基準電圧電位ＶＢ４１，４２を切替え制御するようにしたので、パワーダウンモードを解除する際、容量素子Ｃ４１に蓄えられた電荷を放電しなくてもよくなり、結果として、パワーダウンモードから通常動作モードへの復帰時間が短い基準電圧発生回路を得ることができる。
【００５８】
【発明の効果】
以上のように、本発明の請求項１に記載の基準電圧発生回路によれば、基準電圧を発生する基準電圧発生端子を有し、外部からの制御信号により、該基準電圧発生端子の電位を切り替える複数の切替手段を備えた基準電圧発生回路であって、上記複数の切替手段のうちの一つは、所定の電圧と、第１のノードとの間に接続された容量素子を有し、第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を切り替える第１の切替手段であり、上記複数の切替手段のうちの他の一つは、上記所定の電圧と、第２のノードとの間に接続されたスイッチ素子を有し、第２の制御信号による上記スイッチ素子のオンオフにより、上記基準電圧発生端子の電位を切り替える第２の切替手段であるようにしたので、基準電圧発生回路の基準電圧を安定させるための容量素子の充放電とは独立した上記第２の切替手段により低消費電力モードと通常動作モードとを切り替えすることが可能となり、上記容量素子の容量が大きい場合でも、低消費電力モードから通常動作モードへの復帰時間を短縮することができる。
【００５９】
また、本発明の請求項２に記載の基準電圧発生回路によれば、請求項１に記載の基準電圧発生回路において、上記第１の切替手段は、上記容量素子が接続され、上記基準電圧発生回路の端子を該容量素子の端子電圧に応じた電位に設定する電流経路を有し、上記第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を、通常動作モードに対応する第１の電位、あるいは、低消費電力モードに対応する第２の電位に切り替えるものであり、上記通常動作モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記スイッチ素子をオフにすることで、上記基準電圧発生端子の電位を、該第１の切替手段の電流経路より設定される上記第１の電位に固定し、上記低消費電力モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記スイッチ素子をオンにすることで、上記基準電圧発生端子の電位を、上記第２の電位に固定するものであるようにしたので、基準電圧発生回路の基準電圧を安定させるための容量素子の充放電とは独立した上記第２の切替手段により低消費電力モードと通常動作モードとを切り替えすることが可能となり、上記容量素子の容量が大きい場合でも、低消費電力モードから通常動作モードへの復帰時間を短縮することができる。
【００６０】
また、本発明の請求項３に記載の基準電圧発生回路によれば、請求項２に記載の基準電圧発生回路において、上記第２の切替手段は、トランジスタ及び抵抗からなるようにしたので、リンギングの発生を抑制して、回路動作の立ち上がりを速くでき、これにより、低消費電力モードから通常動作モードへの復帰時間をさらに短縮することができる。
【００６１】
また、本発明の請求項４に記載の基準電圧発生回路によれば、基準電圧を発生する基準電圧発生端子を有し、外部からの制御信号により、該基準電圧発生端子の電位を切り替える複数の切替手段を備えた基準電圧発生回路であって、上記複数の切替手段のうちの一つは、電源と、第１のノードとの間に接続された容量素子を有し、第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を切り替える第１の切替手段であり、上記複数の切替手段のうちの他の一つは、電源と、上記第１のノードとの間に接続された第１のスイッチ素子と、上記基準電圧発生端子と、上記容量素子の上記第１のノード側の一端との間に接続された第２のスイッチ素子と、を有し、第２の制御信号による上記第１、及び第２のスイッチ素子のオンオフにより、上記基準電圧発生端子の電位を切り替える第２の切替手段であるようにしたので、基準電圧発生回路の基準電圧を安定させるための容量素子の充放電とは独立した上記第２の切替手段により低消費電力モードと通常動作モードとを切り替えすることが可能となり、上記容量素子の容量が大きい場合でも、低消費電力モードから通常動作モードへの復帰時間を短縮することができる。
【００６２】
また、本発明の請求項５に記載の基準電圧発生回路によれば、請求項４に記載の基準電圧発生回路において、上記第１の切替手段は、上記容量素子が接続され、上記基準電圧発生回路の端子を該容量素子の端子電圧に応じた電位に設定する電流経路を有し、上記第１の制御信号による容量素子の充放電により、上記基準電圧発生端子の電位を、通常動作モードに対応する第１の電位、あるいは、低消費電力モードに対応する第２の電位に切り替えるものであり、上記通常動作モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記第１のスイッチ素子をオフにし、且つ上記第２のスイッチ素子をオンにすることで、上記基準電圧発生端子の電位を、該第１の切替手段の電流経路より設定される上記第１の電位に固定し、上記低消費電力モードの場合、上記第２の切替手段は、上記第２の制御信号により、上記第１のスイッチ素子をオンにし、且つ上記第２のスイッチ素子をオフにすることで、上記基準電圧発生端子の電位を、上記第２の電位に固定するものであるようにしたので、基準電圧発生回路の基準電圧を安定させるための容量素子の充放電とは独立した上記第２の切替手段により低消費電力モードと通常動作モードとを切り替えすることが可能となり、上記容量素子の容量が大きい場合でも、低消費電力モードから通常動作モードへの復帰時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る基準電圧発生回路の構成を示す図である。
【図２】本発明の実施の形態１に係る基準電圧発生回路の別の構成を示す図である。
【図３】本発明の実施の形態２に係る基準電圧発生回路の構成を示す図である。
【図４】本発明の実施の形態２に係る基準電圧発生回路の別の構成を示す図である。
【図５】本発明の実施の形態４に係る基準電圧発生回路の構成を示す図である。
【図６】従来の基準電圧発生回路の構成を示す図である。
【符号の説明】
１１１，１１２，１１４，１１５，１１６，１１８，１１９，１２０，１２１，１２２，２１１，２１２，２１４，２１５，２１６，２１７，２２０，２２１，２２３，２２４，２２５、３１１，３１２，３１４，３１５，３１７，３２０，３２１，３２３，３２４，３２５，４１１，４１２，４１４，４１５，４１６，４１７，４１８，５１１，５１２，５１４，５１７　ＰＭＯＳトランジスタ
２１８，２１９，２２２，３１８，３１９，３２２，４１９，４２０　ＮＭＯＳトランジスタ
１１３，１１７，１２３，２１３，２１６，２２９，２３１，３１３，３２６，３３１，４１３，４１６，５１３，５１６　電流源素子
４２３，４２４，４２５　遅延素子
４２６，４２７　スイッチ素子
Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１　容量素子
Ｒ１１，Ｒ１２，Ｒ１３　抵抗素子
ＮＰＯＷＤ１１，ＮＰＯＷＤ１２，ＮＰＯＷＤ２１，ＮＰＯＷＤ２２，ＮＰＯＷＤ３１，ＮＰＯＷＤ３２，ＮＰＯＷＤ４１，ＮＰＯＷＤ４２，ＮＰＯＷＤ　パワーダウン制御端子
【図１】
2004110574.tif 000003
【図２】
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【図３】
2004110574.tif 000005
【図４】
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【図５】
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【図６】
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