(57)【要約】【課題】　複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能な乱数生成回路を得る。【解決手段】　ランダム信号ＲＳとクロック信号ＣＳを入力し、ランダム信号ＲＳの変化に応じてクロック信号ＣＳのカウント値を出力するカウンタ回路１と、ランダム信号ＲＳの変化に応じてカウント値をラッチし乱数信号ＲＮＳを出力する第１のラッチ回路３とを備える。【選択図】　　　図１
2004127283.tif 000002
【特許請求の範囲】
【請求項１】
　クロック信号とランダム信号を入力し、前記ランダム信号の変化に応じて前記クロック信号のカウント値を出力するカウンタ回路と、
　前記ランダム信号の変化に応じて前記カウント値をラッチし第１の乱数信号を出力する第１のラッチ回路
　とを備えることを特徴とする乱数生成回路。
【請求項２】
　前記ランダム信号は、周波数の増加に対してパワースペクトルが減少する特性を有することを特徴とする請求項１に記載の乱数生成回路。
【請求項３】
　周期が一定の乱数取得クロック信号と前記第１の乱数信号とを入力し、前記乱数取得クロック信号の変化に応じて前記第１の乱数信号をラッチし、第２の乱数信号を出力する第２のラッチ回路を更に備えることを特徴とする請求項１に記載の乱数生成回路。
【請求項４】
　前記ランダム信号を入力するパルスカウンタを更に備え、前記パルスカウンタの出力を前記ランダム信号とすることを特徴とする請求項１に記載の乱数生成回路。
【請求項５】
　ランダム信号とクロック信号を入力し、前記ランダム信号と前記クロック信号の論理積を出力するアンド回路と、
　前記論理積出力に応じてハイレベルとローレベルを交互に出力する分周ラッチ回路と、
　前記ランダム信号の変化に応じて前記カウント値をラッチし乱数信号を出力する第１のラッチ回路
　とを備えることを特徴とする乱数生成回路。
【請求項６】
　前記ランダム信号は、周波数の増加に対してパワースペクトルが減少する特性を有することを特徴とする請求項５に記載の乱数生成回路。
【請求項７】
　周期が一定の乱数取得クロック信号と前記第１の乱数信号とを入力し、前記乱数取得クロック信号の変化に応じて前記第１の乱数信号をラッチし、第２の乱数信号を出力する第２のラッチ回路を更に備えることを特徴とする請求項５に記載の乱数生成回路。
【請求項８】
　前記ランダム信号を入力するパルスカウンタを更に備え、前記パルスカウンタの出力を前記ランダム信号とすることを特徴とする請求項５に記載の乱数生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、乱数生成回路に係り、特に規則性のない乱数を生成する乱数生成回路に関する。
【背景技術】
【０００２】
　従来より、乱数による暗号化は、電子商取引や、無線通信等の情報通信において、パスワードの生成、暗号鍵生成、ＩＤ情報の生成、及びデジタル署名付加情報の生成等の情報の保護に用いられる。乱数の生成方法は、ソフトウェアによって発生させる方法が広く採用されている。しかし、ソフトウェアによる乱数生成方法は、プログラムに記載された数式に基づいて乱数を生成するため、何らかの規則性を有するという欠点がある。すなわち、規則性を有する暗号化は解読されてしまう可能性があり、個人情報の十分な保護が図れない問題があった。すなわち、周波数特性に依存しない乱数が求められていた。
【０００３】
　これに対し、１／ｆ特性を有する雑音発生源から発生される雑音に基づいて、１／ｆ特性による周期性を持たない乱数を乱数生成回路により生成する方法がある（特許文献１参照。）。
【０００４】
　特許文献１に記載の乱数生成回路は、図１６に示すように、雑音発生回路２０１，２０２と、雑音発生回路２０１，２０２の出力側にそれぞれ接続された差動回路２０３と、差動回路２０３の出力側に接続されたＡ／Ｄ変換回路２０４と、Ａ／Ｄ変換回路２０４の出力側に接続された演算回路２０５とにより構成される。
【０００５】
　先ず、雑音発生回路２０１，２０２は１／ｆ特性を有する雑音信号を出力する。次に、差動回路２０３は、雑音発生回路２０１，２０２から出力される２つの雑音信号の差動信号をアナログ信号として出力する。Ａ／Ｄ変換回路２０４は、差動回路から出力されるアナログ信号をデジタル信号に変換する。演算回路２０５は、デジタル変換された信号がスレシュホールドレベルに達しない場合には「０」を出力し、スレシュホールドレベルに達する場合には「１」を出力する。演算回路２０５は「０」と「１」の出現する確率が０．５になるようにスレシュホールドレベルを調節していた。
【特許文献１】特開２００２−４１２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　しかし、図１６に示す乱数生成回路はフィルタ、差動回路等のアナログ回路と、２つの雑音発生回路を用いるため、専有面積が大きくなる問題があった。更に、「０」と「１」の出現する確率を演算回路２０５のスレッシュホールドレベルを変更し設定する必要があった。
【０００７】
　本発明の目的は、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能な乱数生成回路を提供することである。
【課題を解決するための手段】
【０００８】
　上記目的を達成するために、本発明の第１の特徴は、クロック信号とランダム信号を入力し、ランダム信号の変化に応じてクロック信号のカウント値を出力するカウンタ回路と、ランダム信号の変化に応じてカウント値をラッチし第１の乱数信号を出力する第１のラッチ回路とを備えることを要旨とする。
【０００９】
　本発明の第１の特徴によれば、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能な乱数生成回路を提供できる。
【００１０】
　上記目的を達成するために、本発明の第２の特徴は、ランダム信号とクロック信号を入力し、ランダム信号及びクロック信号の論理積出力に応じてハイレベルとローレベルを交互に出力する分周回路と、ランダム信号の変化に応じてカウント値をラッチし乱数信号を出力するラッチ回路とを備えることを要旨とする。
【００１１】
　本発明の第２の特徴によれば、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能な乱数生成回路を提供できる。
【発明の効果】
【００１２】
　本発明によれば、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能な乱数生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
　次に、図面を参照して本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。
【００１４】
　先ず、第１〜第５の実施の形態で用いられる「ランダム信号ＲＳ」について説明する。「ランダム信号ＲＳ」とは、オン幅とオフ幅の時間が一定でない複数の矩形波からなるデジタル信号である。また、「ランダム信号ＲＳ」は、周波数の増加に対してパワースペクトルの値が一定でない、特に減少する特性を有する。矩形波の振幅は、一定であることが望ましいがここでは特に限定されない。例えば、ランダム信号ＲＳは、抵抗とコンデンサにより構成されるＣＲ遅延回路の遅延時間を利用した発振回路により生成される。抵抗やコンデンサの値がランダムに揺らぐこと利用して生成される。パワースペクトルが減少する信号の例としては、１／ｆ特性を有する揺らぎ信号等が挙げられる。「１／ｆ」とは、フーリエ分析したパワースペクトルがフーリエ周波数ｆに反比例して４５度の傾斜を持つものをいう。すなわち、配列、空間等の時系列データのスペクトル解析を行なうと、その両対数プロットで得られる傾きが−１を示す。
【００１５】
（第１の実施の形態）
　本発明の第１の実施の形態に係る乱数生成回路１０ａは、図１に示すように、クロック信号ＣＳを入力するクロック入力ＣＫと、ランダム信号ＲＳを入力するクロックイネーブル入力ＣＥに接続され、入力されるランダム信号ＲＳの変化に応じてクロック信号ＣＳのカウント値を出力するカウンタ回路１と、ランダム信号ＲＳの変化に応じてカウント値をラッチし乱数信号ＲＮＳを出力する第１のラッチ回路３とを備える。更に、インバータ２が矩形波入力５１及びカウンタ回路１のクロックイネーブル入力ＣＥとの接続点と、第１のラッチ回路３のクロック入力ＣＫとの間に接続される。矩形波入力５１は、カウンタ回路１のクロックイネーブル入力ＣＥにランダム信号ＲＳを入力する。クロック入力５２は、カウンタ回路１のクロック入力ＣＫにクロック信号ＣＳを入力する。インバータ２の出力ノードは、第１のラッチ回路３のクロック入力ＣＫに電気的に接続される。カウンタ回路１の出力Ｑは、第１のラッチ回路３の入力Ｄに電気的に接続される。第１のラッチ回路３の出力Ｑは、乱数出力５３に電気的に接続される。
【００１６】
　本発明の第１の実施の形態に係る乱数生成回路１０ａの動作を、図２を用いて説明する。
【００１７】
（イ）先ず、時刻ｔ１において、図２（ａ）に示すように、矩形波入力５１に入力されるランダム信号ＲＳがローレベルからハイレベルとなる。
【００１８】
（ロ）時刻ｔ１からｔ２までの間、ランダム信号ＲＳがハイレベルの状態では、カウンタ回路１は、出力Ｑからカウント信号ＣＴＳを出力する。図２（ｃ）に示すように、カウント信号ＣＴＳは、図２（ｂ）に示すクロック信号ＣＳの立ち上がりエッジ検出毎にハイレベルとローレベルを交互に切り換える。ここでは、カウンタ回路１は、例示的に１カウントごとにローレベルとハイレベルが交互に切り換わる１ビットカウンタであるとする。
【００１９】
（ハ）時刻ｔ２において、ランダム信号ＲＳがハイレベルからローレベルとなる。ランダム信号ＲＳがローレベルとなると、インバータ２は、図２（ｄ）に示すように、ハイレベルとなるランダム反転信号ＲＳバーを出力する。ランダム反転信号ＲＳバーがハイレベルとなると、第１のラッチ回路３は、クロック入力ＣＫの立ち上がりエッジでカウンタ回路１から出力されるカウント信号ＣＴＳをラッチし、図２（ｅ）に示すように、乱数信号ＲＮＳを出力する。
【００２０】
（ニ）時刻ｔ３において、再びランダム信号ＲＳがローレベルからハイレベルとなる。カウンタ回路１は、ランダム信号ＲＳがハイレベルの状態が続く間、クロック信号ＣＳの立ち上がりエッジ検出毎に、カウント信号ＣＴＳのレベルを交互に切り替える。
【００２１】
（ホ）時刻ｔ４において、ランダム信号ＲＳがハイレベルからローレベルとなる。ランダム信号ＲＳがローレベルとなると、インバータ２は、図２（ｄ）に示すように、ハイレベルとなるランダム反転信号ＲＳバーを出力する。ランダム反転信号ＲＳバーがハイレベルとなると、第１のラッチ回路３は、クロック入力ＣＫの立ち上がりエッジでカウンタ回路１から出力されるカウント信号ＣＴＳをラッチし、図２（ｅ）に示すように、乱数信号ＲＮＳを出力する。以後、同様にランダム信号ＲＳの立ち下がりエッジで乱数信号ＲＮＳを出力する動作を繰り返す。
【００２２】
　次に、乱数信号ＲＮＳの出力が「０」または「１」である確率を図３を用いて説明する。ただし、ランダム信号ＲＳはｙ＝Ｆ（ｓ）の関数であると仮定して模式的に説明する。ランダム信号ＲＳを構成するランダムな矩形波のオン幅をＴ、最小オン幅をＴｍｉｎ、最大オン幅をＴｍａｘとする。また、最大オン幅Ｔｍａｘから最小オン幅Ｔｍｉｎを引いたオン幅領域ＴＺから分解能設定クロック信号ＳＣの周期で割った値を分割数Ｎとする。オン幅領域ＴＺは、ランダムな矩形波の発生源となる抵抗、ダイオード等の素子が持つ周波数特性、矩形波を出力する回路の特性、及びフィルタ等の特性等によって決められる。この時、オン幅Ｔのランダムな矩形波の分布関数をＦ（ｔ）とすると、分割数Ｎが偶数の時に乱数生成回路から「０」が出力される確率Ｐｔ（０）は、
【数１】
2004127283.tif 000003
で表される。
【００２３】
　分割数Ｎが偶数の時に乱数生成回路から１が出力される確率Ｐｔ（１）は、
【数２】
2004127283.tif 000004
で表される。
【００２４】
　また、分割数Ｎが奇数の時に乱数生成回路から０が出力される確率Ｐｔ（０）は、
【数３】
2004127283.tif 000005
で表される。
【００２５】
　分割数Ｎが奇数の時に乱数生成回路から１が出力される確率Ｐｔ（１）は、
【数４】
2004127283.tif 000006
で表される。
【００２６】
　ここで、分割数Ｎが偶数となる場合の０と１が出る頻度の差はＰｔ（０）−Ｐｔ（１）で表される。これを計算すると、
【数５】
2004127283.tif 000007
が求められる。
【００２７】
　また、分割数Ｎが偶数となる場合の０と１が出る頻度の差はＰｔ（０）−Ｐｔ（１）で表され、これを計算すると
【数６】
2004127283.tif 000008
が求められる。
【００２８】
　式（５）及び式（６）より分割数Ｎが偶数、奇数に関わらず、分割数Ｎの値が大きい程「０」と「１」の出現する頻度の差は小さくなる。すなわち、クロック信号ＣＳの周波数が高いほど、「０」と「１」の出現する頻度に偏りがなくなることを示している。つまり、乱数を生成する場合は、使用する乱数の特性を考慮しクロック信号の周波数を選定する必要がある。
【００２９】
　理想値０．５と０が出現する確率との差δ（０）は、
［数７］
　δ（０）＝０．５−｜（Ｐｔ（０）／（Ｐｔ（０）＋Ｐｔ（１））｜
　　　　　　　　　　　　　　　　　　　　　　　　 ・・・・・（７）
で表される。
【００３０】
　　　　また、理想値０．５と１が出現する確率との差δ（１）は、
［数８］
　δ（１）＝０．５−｜（Ｐｔ（１）／（Ｐｔ（０）＋Ｐｔ（１））｜
　　　　　　　　　　　　　　　　　　　　　　　　 ・・・・・（８）
で表される。
【００３１】
　δ（０）とδ（１）の値は、使用基準によって決まる。たとえば、米国商務省が通信ネットワークのセキュリティ向けに定めるＦＩＰＳ１４０−２の規格検定に従うのであれば、δ（０）またはδ（１）の値を０．０１３７５以下にしなければならない。すなわち、クロック信号ＣＫの周波数を基準値を満たすよう設定する必要がある。
【００３２】
　ランダム信号ＲＳを表現する方法の一つとして、信号のパワーを一定の周波数帯域毎に分割し、各帯域毎のパワーを周波数の関数として表したパワースペクトルが用いられる。周期的信号波形のスペクトルは、基本周波数とその高調波成分から成り立っており、各成分の振幅の二乗の和で表すことができる。パワースペクトルは、時間関数ｘ（ｔ）、パワースペクトルＸ（ｆ）とすると、
【数９】
2004127283.tif 000009
で表される。
【００３３】
　乱数生成回路１０ａに入力されるランダム信号ＲＳは、図４に示すように、縦軸で示すパワースペクトルの信号強度が、横軸で示す周波数に対し反比例の関係にあるとする。この時、図５に示すように、ランダム信号ＲＳがオン幅Ｔである頻度の分布は、パワースペクトル特性で示す横軸方向を周波数から周期に変えた曲線で示される。オン幅がＴ（ｓ）である時の乱数生成回路の出力は、クロック信号ＣＳの周期Ｔｃｋ毎に「０」または「１」を出力するかが決まる。クロック信号ＣＳの周期が小さい程、「０」と「１」が出現する確率はそれぞれ０．５に近くなる。
【００３４】
　図６で示すＬ１は、図１で示す乱数生成回路１０ａから出力される乱数信号ＲＮＳのパワースペクトルを表す。また、Ｌ２は、１／ｆノイズ源から生成されるランダム信号ＲＳのパワースペクトルを表す。ランダム信号ＲＳに対するパワースペクトルが周波数が高くなると減少してしまうのに対し、乱数信号ＲＮＳのパワースペクトルＬ１は周波数特性に依存せず乱数信号ＲＮＳを生成することができる。
【００３５】
　更に、ランダム信号ＲＳを８ビットのシリアルデータとして入力した場合、前回のデータを縦軸で示す０〜２５５に、次に取得されるデータを横軸に続けて２５００点プロットする。この時、乱数生成回路１０ａから出力される乱数信号ＲＮＳは、図７（ａ）に示すように、ほぼ均一に分布する。これに対し、従来の乱数生成回路から出力される乱数は、図７（ｂ）に示すように、バラツキが生じる。
【００３６】
　本発明の第１の実施の形態に係る乱数生成回路１０ａによれば、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能となる。
【００３７】
（第２の実施の形態）
　本発明の第２の実施の形態に係る乱数生成回路１０ｂは、図８に示すように、図１に示す乱数生成回路１０ａの第１のラッチ回路３の出力側に第２のラッチ回路４を１段追加している点で異なる。第２のラッチ回路４の入力Ｄは、第１のラッチ回路３の出力Ｑに電気的に接続される。また、第２のラッチ回路４の出力Ｑは、乱数出力５３に接続される。クロック入力ＣＫは乱数取得クロック入力５４にそれぞれ接続されている。乱数取得クロック入力５４は、周期が一定である乱数クロック取得信号を入力する。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００３８】
　次に、本発明の第２の実施の形態に係る乱数生成回路の動作を図９を用いて説明する。
【００３９】
（イ）先ず、時刻ｔ１において、図９（ａ）に示すように、矩形波入力５１に入力されるランダム信号ＲＳがローレベルからハイレベルとなる。
【００４０】
（ロ）時刻ｔ１からｔ２までの間、ランダム信号ＲＳがハイレベルの状態では、クロック信号ＣＳの立ち上がりエッジ検出毎に、カウンタ回路１の出力Ｑから出力されるカウント信号ＣＴＳのレベルは交互に切り替わる。
【００４１】
（ハ）時刻ｔ２において、ランダム信号ＲＳがハイレベルからローレベルとなる。ランダム信号ＲＳがローレベルとなると、インバータ２は、図９（ｄ）に示すように、ハイレベルとなるランダム反転信号ＲＳバーを出力する。ランダム反転信号ＲＳバーがハイレベルとなると、第１のラッチ回路３は、クロック入力ＣＫの立ち上がりエッジでカウンタ回路１から出力されるカウント信号ＣＴＳをラッチし、図９（ｅ）に示すように、第１の乱数信号ＲＮＳ１を出力する。
【００４２】
（ニ）時刻ｔ３において、図９（ｆ）に示すように、周期が一定である乱数取得クロック信号ＲＴＳがローレベルからハイレベルとなる。第２のラッチ回路４は、乱数取得クロック信号ＲＴＳの立ち上りエッジで第１の乱数信号ＲＮＳ１をラッチし、図９（ｇ）に示すように、第２の乱数信号ＲＮＳ２を出力する。以後、同様にランダム信号ＲＳの立ち下がりエッジで乱数信号ＲＮＳを出力する動作を繰り返す。
【００４３】
　本発明の第２の実施の形態に係る乱数生成回路１０ｂによれば、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能となる。また、第２のラッチ回路４から出力される乱数信号ＲＮＳを用いることにより一定時間間隔で乱数を取得することができる。
【００４４】
（第３の実施の形態）
　本発明の第３の実施の形態に係る乱数生成回路１０ｃは、図１０に示すように、図１に示す乱数生成回路１０ａのカウンタ回路１のクロックイネーブル入力ＣＥと矩形波入力５１との間にパルスカウンタ５を備える点が異なる。パルスカウンタ５は、入力側を矩形波入力５１に、出力側をカウンタ回路１のクロックイネーブル入力ＣＥにそれぞれ電気的に接続する。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００４５】
　本発明の第３の実施の形態に係る乱数生成回路１０ｃの動作を、図１１を用いて説明する。
【００４６】
（イ）先ず、時刻ｔ１において、図１１（ａ）に示す第１のランダム信号ＲＳ１がローレベルからハイレベルとなる。パルスカウンタ５は、第１のランダム信号ＲＳ１の立ち上がりエッジを検出すると、図１１（ｂ）に示すように、ハイレベルとなる第２のランダム信号ＲＳ２を出力する。
【００４７】
（ロ）時刻ｔ１からｔ２までの間、ランダム信号ＲＳがハイレベルの状態となる。この時、図１１（ｄ）に示すように、カウンタ回路１の出力Ｑから出力されるカウント信号ＣＴＳのレベルは、図１１（ｃ）に示すクロック信号ＣＳの立ち上がりエッジ検出毎に交互に切り替わる。また、パルスカウンタ５は、ランダム信号ＲＳ１の立ち上がりエッジをカウントする。ただし、パルスカウンタ５は例示的にカウント値が２になると出力を切り替えるとする。
【００４８】
（ハ）時刻ｔ２において、パルスカウンタ５のカウント値が２になると、第２のランダム信号ＲＳ２はハイレベルからローレベルとなる。第２のランダム信号ＲＳ２がローレベルとなると、図１１（ｄ）に示すように、第１のラッチ回路３のクロック入力ＣＫはハイレベルとなる。第１のラッチ回路３は、クロック入力ＣＫの立ち上がりエッジでカウンタ回路１から出力されるカウント信号ＣＴＳをラッチし、乱数出力５３に乱数信号ＲＮＳを出力する。以後、同様にランダム信号ＲＳの立ち下がりエッジで乱数信号ＲＮＳを出力する動作を繰り返す。
【００４９】
　本発明の第３の実施の形態に係る乱数生成回路１０ｃによれば、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能となる。また、ランダム信号の最小オン幅Ｔｍｉｎがクロック信号ＣＳの周期Ｔｃｋに対し２倍以下であっても、最小オン幅の大きい新たな信号を作り出すことで動作させることが可能となる。
【００５０】
（第４の実施の形態）
　本発明の第４の実施の形態に係る乱数生成回路１０ｄは、図１２に示すように、オン幅及びオフ幅が一定でないランダム信号ＲＳとクロック信号ＣＳを入力し、ランダム信号ＲＳ及びクロック信号ＣＳの論理積出力の変化に応じてハイレベルとローレベルを交互に切り替える分周信号ＤＲＳを出力する分周回路６と、ランダム信号ＲＳの変化に応じて分周信号ＤＲＳをラッチし乱数信号ＲＮＳを出力する第１のラッチ回路３とを備える。
【００５１】
　分周回路６は、第１の入力ノードを矩形波入力５１に、第２の入力ノードをクロック入力５２にそれぞれ接続されるアンド回路２０と、アンド回路２０の出力をクロック入力に接続する分周ラッチ回路２１と、分周ラッチ回路２１の出力Ｑと入力Ｄとの間に接続されたインバータ２２とを備える。
【００５２】
　本発明の第４の実施の形態に係る乱数生成回路１０ｄの動作を図１３を用いて説明する。
【００５３】
（イ）先ず、図１３（ａ）に示すように、時刻ｔ１において、矩形波入力５１に入力されるランダム信号ＲＳがローレベルからハイレベルとなる。
【００５４】
（ロ）時刻ｔ１からｔ２までの間、ランダム信号ＲＳがハイレベルの状態では、図１３（ｃ）に示すように、アンド回路２０の出力ノードから図１３（ｂ）に示すクロック信号ＣＳがそのまま出力される。この時、図１３（ｄ）に示すように、クロック信号ＣＳの立ち上がりエッジ検出毎に分周ラッチ回路２１の出力Ｑから出力される分周信号ＤＲＳのレベルは交互に切り替わる。
【００５５】
（ハ）時刻ｔ２において、ランダム信号ＲＳがハイレベルからローレベルとなると、図１３（ｅ）に示すように、第１のラッチ回路３のクロック入力ＣＫはハイレベルとなる。クロック入力ＣＫがハイレベルとなると、第１のラッチ回路３は分周信号ＤＲＳをラッチし、図１３（ｆ）に示すように、乱数出力５３から乱数信号ＲＮＳを出力する。以後、同様にランダム信号ＲＳの立ち下がりエッジで乱数信号ＲＮＳを出力する動作を繰り返す。
【００５６】
　本発明の第４の実施の形態に係る乱数生成回路１０ｄによれば、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能となる。
【００５７】
（第５の実施の形態）
　本発明の第５の実施の形態に係る乱数生成回路１０ｅは、図１４に示すように、図１２で示す乱数生成回路１０ｄが分周ラッチ回路としてラッチ回路２１（Ｄ型フリップフロップ）を用いているのに対し、ラッチ回路２３（Ｊ−Ｋ型フリップフロップを用いる点で異なる。また、第１のラッチ回路３（Ｄ型フリップフロップ）を用いているのに対し、ラッチ回路７（Ｊ−Ｋ型フリップフロップ）を用いる点で異なる。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００５８】
　本発明の第５の実施の形態に係る乱数生成回路１０ｅの動作を、図１５を用いて説明する。
【００５９】
（イ）先ず、時刻ｔ１において、図１５（ａ）に示すように、ランダム信号ＲＳがローレベルからハイレベルとなる。
【００６０】
（ロ）時刻ｔ１からｔ２までの間、ランダム信号ＲＳがハイレベルの状態では、図１５（ｃ）に示すように、アンド回路２０の出力ノードから図１５（ｂ）に示すクロック信号ＣＳがそのまま出力される。この時、図１５（ｄ）に示すように、クロック信号ＣＳの立ち上がりエッジ検出毎に分周ラッチ回路２３の出力Ｑから出力される分周信号ＤＲＳのレベルは交互に切り替わる。
【００６１】
（ハ）時刻ｔ２において、ランダム信号ＲＳがハイレベルからローレベルとなると、図１５（ｆ）に示すように、ラッチ回路７のクロック入力ＣＫはハイレベルとなる。この時、ラッチ回路７の第１の入力Ｊには、図１５（ｄ）に示すように、分周信号ＤＲＳが入力される。また、ラッチ回路７の第２の入力Ｋには、図１５（ｅ）に示すように、分周信号ＤＲＳを反転した分周反転信号ＤＲＳバーが入力される。ラッチ回路７は、ランダム信号ＲＳを反転したランダム反転信号ＲＳバーの立ち上がりエッジで分周信号ＤＲＳをラッチし、図１５（ｇ）に示すように、乱数信号ＲＮＳを出力する。乱数信号ＲＮＳは乱数信号出力５３から出力される。以後、同様にランダム信号ＲＳの立ち下がりエッジで乱数信号ＲＮＳを出力する動作を繰り返す。
【００６２】
　本発明の第５の実施の形態に係る乱数生成回路１０ｅによれば、複数の雑音発生回路を用いず、小型化が可能であり、周波数特性に依存しない乱数を生成し、「０」と「１」の出現する確率の調整を不要とすることが可能となる。
【００６３】
（その他の実施の形態）
　上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６４】
　既に述べた第４〜第５の実施の形態に係る乱数生成回路１０ｄ、１０ｅについては、第２の実施の形態で示すような第２のラッチ回路を更に設けることが可能である。また、乱数生成回路１０ｄ、１０ｅは、第３の実施の形態で示すように、ラッチ回路の出力に、更にパルスカウンタを設けることも可能である。クロック信号やランダム信号の立ち上がりエッジと立ち下がりエッジの役割を入れ替えて、最小オフ幅に対して本発明を適用することも可能である。
【００６５】
　既に述べた第１〜第５の実施の形態に係る乱数生成回路１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅで用いられるクロック信号ＣＳの周期は、ランダム信号ＲＳのオン幅領域Ｔｚの１／２以下であることが望ましい。クロック信号ＣＳの周期Ｔをオン幅領域Ｔｚに対して小さく設定するほどランダム信号ＲＳのパワースペクトルの差異による影響を抑えることができる。
【００６６】
　このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態に係る乱数生成回路を説明する図である。
【図２】本発明の第１の実施の形態に係る乱数生成回路の動作タイミングチャートである。
【図３】本発明の第１の実施の形態に係る乱数生成回路に入力するランダム信号を説明する図である。
【図４】本発明の第１の実施の形態に係るランダム信号のパワースペクトルを模式的に説明する図である。
【図５】本発明の第１の実施の形態に係る乱数生成回路により生成される乱数信号を説明する図である。
【図６】本発明の第１の実施の形態に係る乱数生成回路により生成される乱数信号のパワースペクトルを説明する図である。
【図７】図７（ａ）は、本発明の第１の実施の形態に係る乱数生成回路により生成される乱数信号の周期性を説明する図である。図７（ｂ）は、従来の乱数生成回路により生成される乱数信号の周期性を説明する図である。
【図８】本発明の第２の実施の形態に係る乱数生成回路を説明する図である。
【図９】本発明の第２の実施の形態に係る乱数生成回路の動作タイミングチャートである。
【図１０】本発明の第３の実施の形態に係る乱数生成回路を説明する図である。
【図１１】本発明の第３の実施の形態に係る乱数生成回路の動作タイミングチャートである。
【図１２】本発明の第４の実施の形態に係る乱数生成回路を説明する図である。
【図１３】本発明の第４の実施の形態に係る乱数生成回路の動作タイミングチャートである。
【図１４】本発明の第５の実施の形態に係る乱数生成回路を説明する図である。
【図１５】本発明の第５の実施の形態に係る乱数生成回路の動作タイミングチャートである。
【図１６】従来の乱数生成回路について説明する図である。
【符号の説明】
【００６８】
１…カウンタ回路
２，２２…インバータ
３…第１のラッチ回路
４…第２のラッチ回路
５…パルスカウンタ
６…分周回路
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ…乱数生成回路
２０…アンド回路
２１…分周ラッチ回路
５１…矩形波入力
５２…クロック入力
５３…乱数出力
５４…乱数取得クロック入力
２０１，２０２…雑音発生回路
２０３…差動回路
２０４…Ｄ変換回路
２０５…演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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