(57)【要約】【課題】異なるバス間のデータ転送を制御するブリッジ集積回路であって、バス間を流れるトランザクションデータのモニタを可能とするブリッジ集積回路を提供する。【解決手段】ブリッジＩＣ１は、ホストバス８０と外部バスとの間のデータ転送を制御するブリッジ機能を有し、ＩＥＥＥ１３９４に準拠したデータの授受を制御する回路２１、２３と、ＩＥＥＥ１３９４に準拠して外部に送信されるデータを一時的に格納するＦＩＦＯメモリ２９と、そのメモリ２９に格納されたデータをＩＥＥＥ１３９４に準拠したパケットに変換するＴＸブロック２５と、ホストバス８０と外部バス間の転送データのモニタ時に、ホストバス８０と外部バス間で転送されるデータがＦＩＦＯメモリ２９に入力されるようにＦＩＦＯメモリ２９のデータ入力経路を切替える経路切替回路４０とを備える。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ホストシステム内部のバスであるホストバスと、ホストシステム外部のバスである外部バスとの間のデータ転送を制御するブリッジ機能を有する集積回路であって、
ホストバスとの間でデータの授受を行なうためのホストインタフェースと、
外部バスとの間でデータの授受を行う外部バスインタフェースと、
高速シリアルバスとの間でデータのやりとりを行なう高速シリアルインタフェースと、
該高速シリアルインタフェースを通じて外部に送信される前のデータを一時的に格納するメモリと、
該メモリに格納されたデータを高速シリアルバスのプロトコルに準じたパケットに変換する変換回路と、
ホストインタフェースから高速シリアルインタフェースて転送されるべきデータ、ホストインタフェースから外部バスインタフェースへの転送されるべきデータ、又は、外部バスインタフェースからホストインタフェースへの転送されるべきデータのいずれかが前記メモリに入力されるように、前記メモリのデータ入力経路を切替える切替手段と
を備えたことを特徴とするブリッジ集積回路。
【請求項２】
ホストインタフェース及び外部バスインタフェースにおいて入出力される制御信号を数値化する手段をさらに備え、
前記切替手段がホストインタフェースと外部バスインタフェース間で転送されるデータが前記メモリに入力されるようにデータ入力経路を切替えているときは、ホストインタフェースと外部バスインタフェース間で転送されるデータとともに、前記数値化した制御信号の値が前記メモリに入力されることを特徴とする請求項１記載のブリッジ集積回路。
【請求項３】
前記ホストバスはＰＣＩバスであることを特徴とする請求項１または２記載のブリッジ集積回路。
【請求項４】
前記外部バスはＰＣカードバスであることを特徴とする請求項１または２記載のブリッジ集積回路。
【請求項５】
前記高速シリアルバスはＩＥＥＥ１３９４またはＵＳＢであることを特徴とする請求項１または２記載のブリッジ集積回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載のブリッジ集積回路を搭載し、
高速シリアルバスに所定のバスアナライザを接続することによりホストバス或いは外部バスのデータを該バスアナライザにてモニタすることを可能としたことを特徴とする情報処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なるバス間のデータ転送を制御するブリッジ機能を有する集積回路に関する。
【０００２】
【従来の技術】
ＩＥＥＥ１３９４と呼ばれるシリアルバスプロトコルがＩＥＥＥにおいて規格化されており、この規格に基づいた集積回路（ＩＣ）が種々設計、製造、販売されている。また、システムに外部記憶装置や通信機能などを接続するために、システム内部のホストバスに対して外部記憶装置を接続するためのブリッジＩＣがある。例えば、パーソナルコンピュータ等において、ホストバスとして、ＰＣＩバス、ＩＳＡバス等が挙げられ、外部記憶装置等と接続するためのバスとしてＰＣカードバス、スモールメモリカード等があり、これらのバスに対するブリッジＩＣとして、ＰＣＩ−ＰＣカード・ブリッジや、ＰＣＩ−スモールメモリカード・コントローラが存在する。
【０００３】
これらのブリッジＩＣをパーソナルコンピュータ等に搭載した時の評価や、ホストバスや外部バスでの動作不具合が発生した時の解析を行う際には、ホストバス又は外部バスにロジックアナライザ等を接続し、データのモニタを行う。
【０００４】
しかし、システムによっては特にホストバスを観測することが困難である場合がある。そこで、外部バスを介してホストバスを観測する方法が考案されている。例えば、ＰＣＩ−カードバス・ブリッジを搭載したシステムにおいて、解析時にＰＣＩ−カードバス・ブリッジを介しＰＣＩバス（ホストバス）をモニタする方法がある（例えば、特許文献１参照）。
【特許文献１】
特開２０００−２５９５１０号公報（第４−６頁）
【０００５】
【発明が解決しようとする課題】
上記の場合、解析時にＰＣＩ−カードバス機能をディスエーブルにしてしまっているため、ＰＣＩ−カードバス機能に不具合があった場合にはＰＣＩバスをモニタすることができなくなるという問題がある。
【０００６】
また、ホストバスや外部バスにおいてアドレスやデータのみならずその他の制御信号の状態をモニタすることが必要になる場合がある。この場合、上述したように通常はロジックアナライザ等の計測機器が必要になるが、ロジックアナライザは可搬性の悪さ、準備の煩雑さ、取得したデータの取り扱いが難しく、解析作業において負担となっていた。そこで、より容易にバス上の転送データや制御信号の状態をモニタできる装置が要望される。
【０００７】
また、ホストバスや外部バスをモニタするためには、通常ロジックアナライザを使用するが、上述したように解析作業において大きな負担が生じる。この負担を低減する方法として、そのバスのプロトコルに特化したアナライザの使用が考えられる。しかし、必ずしもそのプロトコルに対応したアナライザが存在するとは限らない。例えば、新規のプロトコルのバスであれば市場に出ていない可能性が高く、また、アナライザの発売当時には完成度が低く、必ずしも有効な手段とは限らないことが多い。
【０００８】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、異なるバス間のデータ転送を制御するブリッジ集積回路であって、確実にバス間を流れるデータや制御信号のモニタを可能とするブリッジ集積回路を提供することにある。また、本発明のさらなる目的は、１つのバスアナライザのみで種々のバスに流れるデータ、制御信号の解析を可能とする情報処理システムを提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係るブリッジ集積回路は、ホストシステム内部のバスであるホストバスと、ホストシステム外部のバスである外部バスとの間のデータ転送を制御するブリッジ機能を有する集積回路である。ブリッジ集積回路は、ホストバスとの間でデータの授受を行なうためのホストインタフェースと、外部バスとの間でデータの授受を行う外部バスインタフェースと、高速シリアルバスとの間でデータのやりとりを行なう高速シリアルインタフェースと、高速シリアルインタフェースを通じて外部に送信される前のデータを一時的に格納するメモリと、メモリに格納されたデータを高速シリアルバスのプロトコルに準じたパケットに変換する変換回路と、ホストインタフェースから高速シリアルインタフェースて転送されるべきデータ、ホストインタフェースから外部バスインタフェースへの転送されるべきデータ、又は、外部バスインタフェースからホストインタフェースへの転送されるべきデータのいずれかがメモリに入力されるように、メモリのデータ入力経路を切替える切替手段とを備える。
【００１０】
ブリッジ集積回路は、ホストインタフェース及び外部バスインタフェースにおいて入出力される制御信号を数値化する手段をさらに備えてもよい。その場合、切替手段がホストインタフェースと外部バスインタフェース間で転送されるデータがメモリに入力されるようにデータ入力経路を切替えているときは、ホストインタフェースと外部バスインタフェース間で転送されるデータとともに、数値化した制御信号の値がメモリに入力されるようにする。
【００１１】
上記のブリッジ集積回路において、ホストバスは例えばＰＣＩバスである。また、外部バスは例えばＰＣカードバスである。また、高速シリアルバスは例えばＩＥＥＥ１３９４またはＵＳＢである。
【００１２】
本発明に係る情報処理システムは上記のブリッジ集積回路を搭載し、高速シリアルバスに所定のバスアナライザを接続することによりホストバス或いは外部バスのデータをバスアナライザにてモニタすることを可能とする。
【００１３】
【発明の実施の形態】
以下添付の図面を参照して、本発明に係るブリッジ機能を有した集積回路の実施の形態を詳細に説明する。
【００１４】
＜実施の形態１＞
図１に本発明に係るブリッジ機能を有する集積回路（以下「ブリッジＩＣ」という。）の構成を示す。ブリッジＩＣ１はホストバス８０と外部バスとを接続するためのコントローラである。本ブリッジＩＣ１はさらにホストバス８０と、ＩＥＥＥ１３９４インタフェースの高速シリアルバスとの間のデータ転送も制御する。ブリッジＩＣ１は、ホストバス８０と外部バスとのデータ転送を制御するホストバス−外部バス制御部１０と、ホストバス８０に対するＩＥＥＥ１３９４インタフェースに準拠したデータ転送を制御する１３９４制御部２０と、ホストバスとブリッジＩＣ間のデータのやりとりを行なうホストインタフェース５０とを有する。
【００１５】
なお、以下の説明において、ホストバス８０とは、ブリッジＩＣが搭載されるシステム（以下「ホストシステム」という。）内部のバスであり、例えば、ＰＣＩバス、ＩＳＡバスがあり、外部バスとは、ホストシステムの外部に接続するバスであり、例えば、ＰＣカードバスがある。
【００１６】
ホストバス−外部バス制御部１０は、先入れ先出し機能を有するメモリであるＦＩＦＯメモリ１１と外部バスインタフェース１３を含む。ＦＩＦＯメモリ１１は、ホストバス８０へデータの読み書きを行うホストインタフェース５０に入出力するデータを一時的に保持する。外部バスインタフェース１３は外部バスに対してデータの読み書きを行う。
【００１７】
１３９４制御部２０は、ＩＥＥＥ１３９４に準拠したデータとして外部へ送信するデータを一時的に格納する送信用のＦＩＦＯメモリ２９と、ＩＥＥＥ１３９４のリンク層の送信機能を持つＴＸブロック２５と、ＩＥＥＥ１３９４機器からの受信データを一時的に格納する受信用のＦＩＦＯメモリ３１と、受信したパケットの処理とリンク層の受信機能を持つＲＸブロック２７と、ＩＥＥＥ１３９４の物理層及びリンク層のインタフェース機能を持つ物理層−リンク層インタフェース２３とを含む。
【００１８】
さらに、１３９４制御部２０は経路切替回路４０を含む。経路切替回路４０はＦＩＦＯメモリ２９のデータ入力経路の切替えを行なう回路であり、バッファ４１、４２と、調停器４３と、マルチプレクサ４４とからなる。バッファ４１は転送データのモニタ時にホストバス８０から外部バスへ転送されるデータを一時的に格納する。バッファ４２は転送データのモニタ時に外部バスからホストバス８０へ転送されるデータを一時的に格納する。マルチプレクサ４４はＦＩＦＯメモリ２９のデータ入力経路を切替える。すなわち、マルチプレクサ４４は、ＦＩＦＯメモリ２９の入力にホストインタフェース５０、バッファ４１及びバッファ４２の出力のいずれかを選択して接続する。マルチプレクサ４４の切替動作は調停器４３により制御される。
【００１９】
図１では、ホストインタフェース５０には一つのホストバス８０が接続されているが、複数のホストバスが接続されてもよい。ホストバス８０としてＰＣＩバスを考えた場合、ＰＣＩバスとのデータのやり取りとしては、ホスト側から内部ＦＩＦＯメモリ１１への読み書きを行うスレーブモードと、ホスト側に対して内部ＦＩＦＯメモリ１１からの出力、内部ＦＩＦＯメモリ１１への入力をバス権獲得後に行うマスターモードが考えられるが、転送効率を考えるとマスタモードが好ましい。
【００２０】
ホストバス８０からのデータをＩＥＥＥ１３９４のフォーマットのデータとして外部出力（送信）する際の１３９４制御部２０の動作を説明する。なお、この場合、経路切替回路４０によりホストインタフェース５０からのデータがＦＩＦＯメモリ２９に入力されるように経路選択されている。
【００２１】
１３９４制御部２０はホストインタフェース５０を通してホストバス８０から送信すべきパケットのデータをＦＩＦＯメモリ２９に取りこむ。ＴＸブロック２５は、ＦＩＦＯメモリ２９に保持されたデータを、最終的なＩＥＥＥ１３９４規格で規定されているパケットフォーマット（ＩＥＥＥ１３９４−１９９５　６．２．１　Ｐｒｉｍａｒｙ　パケットｓ）に変換し、この変換したデータを物理層−リンク層Ｉ／Ｆ２３に渡す。物理層−リンク層Ｉ／Ｆ２３は、ＩＥＥＥ１３９４−１９９５　Ａｎｎｅｘ　Ｊや、ＩＥＥＥ１３９４ａ−２０００　６．物理層／リンク層インタフェース規格で規定されている手順に従いデータを物理層コントローラ２１に渡す。物理層コントローラ２１はＩＥＥＥ１３９４フォーマットのデータを外部（ＩＥＥＥ１３９４機器）に出力する。
【００２２】
次に、外部から受信したＩＥＥＥ１３９４フォーマットのデータをホストバス８０へデータ転送（受信）する際の１３９４制御部２０の動作を説明する。
【００２３】
データ受信時においては、物理層コントローラ２１を介して物理層−リンク層Ｉ／Ｆ２３に対し、ＩＥＥＥ１３９４−１９９５　Ａｎｎｅｘ　Ｊや、ＩＥＥＥ１３９４ａ−２０００　６．物理層／リンク層インタフェース規格で規定されている手順に従い、受信データが入力される。ＲＸブロック２７は、このパケットデータに対し自ノード゛にて処理を行うかどうかを判断し、受信すると判断した場合は、パケットデータの全部又は必要な部分のみをＦＩＦＯメモリ３１へ出力する。ＦＩＦＯメモリ３１に格納されたデータは、その後、ホストインタフェース５０を通してホストバス８０へ出力される。
【００２４】
以上のような機能に加え、本実施形態のブリッジＩＣは、ホストバス−外部バス間の転送データ（トランザクションデータ）をＩＥＥＥ１３９４フォーマットのデータとして出力する機能を有している。以下、このモニタ機能を実現する動作を説明する。
【００２５】
ホストバス８０から外部バスへ転送されるトランザクションデータをモニタするときは、経路切替回路４０は、バッファ４１からのデータがＦＩＦＯメモリ２９に入力されるように入力経路を切替える。逆に、外部バスからホストバス８０へ転送されるトランザクションデータをモニタするときは、バッファ４２からのデータがＦＩＦＯメモリ２９に入力されるように入力経路を切替える。ＦＩＦＯメモリ２９に格納されたトランザクションデータは、前述のようにしてＴＸブロック２５によりＩＥＥＥ１３９４インタフェースに準拠したパケットデータに変換され、ブリッジＩＣ１の外部に出力される。
【００２６】
本発明のブリッジＩＣ１では、ホストバス−外部バス間の転送データのモニタ時のデータの利便性を向上させるために付加ビットを設けている。以下これを説明する。
【００２７】
調停器４３によりマルチプレクサ４４を適宜制御し、ＦＩＦＯメモリ２９の入力先となるバッファ４１、４２を順次切替えることにより、ホストバス−外部バス間で双方向にやりとりされるトランザクションデータをＩＥＥＥ１３９４インタフェース出力として順次得ることが可能である。このとき、ＩＥＥＥ１３９４インタフェース出力として出力されたトランザクションデータが、ホストバス８０から外部バスへ向かうデータなのか、外部バスからホストバス８０へ向かうデータなのかを特定できるようにする必要がある。このため、ＦＩＦＯメモリ２９に格納されたデータに対して転送データ方向を示すビットを付加する。
【００２８】
図２は、ＦＩＦＯメモリ２９に格納された転送データ等の例を示した図である。同図において、「ビット１」がデータの転送方向を示す付加ビットである。ビット１において、「０」はホストバス側からのアクセスであることを示し、「１」は外部バス側からのアクセスであることを示す。例えば、図２では、コマンド１は「リードコマンド」であり、ビット１が「０」であることから、このコマンドはホスト側からのコマンドであることが分かる。また、このホストバス（ＰＣＩバス）側からの（アドレス１、コマンド１）による読み出し（ｒｅａｄ）要求に対して、外部バス側からの（アドレス１、データ１）による読み出しデータの応答（ビット１が「１」）があることが示されている。（アドレス２、コマンド２、データ２−０〜２−ｎ）はホストバス側から（ビット１が「０」）のバースト書き込みである。
【００２９】
さらに、本発明では、図２に示すように、ビット１に加えて、１組のバス命令の終了を示すためのビット（ビット０）も付加している。同図において、ビット０に注目すると、それぞれデータ０、コマンド１、データ１、データ２−ｎが１つの命令（アクセス）単位の終了を示していることが分かる。ＴＸブロック２５においては命令単位毎にパケット化される。
【００３０】
以上のビット０及びビット１の２つのビットを考慮すると、ＩＥＥＥ１３９４のデータバス幅が３２ビットであるため、ＦＩＦＯメモリ２９の幅は３４ビットであるのが好ましい。
【００３１】
モニタ動作時において、ＦＩＦＯメモリ２９に書き込まれたデータはＴＸブロック２５により読み出され、ＩＥＥＥ１３９４のパケットに変換される。ＩＥＥＥ１３９４のパケットの種類にはａｓｙｎｃｈｒｏｎｏｕｓ、Ｉｓｏｃｈｒｏｎｏｕｓパケット等があるが、いずれに変換してもよい。しかし、変換後のパケットの受信者がいないことから、ａｃｋｎｏｗｌｅｄｇｅパケットが帰ってこないことが予測されるので、ａｃｋｎｏｗｌｅｄｇｅパケットを要求しないＩｓｏｃｈｒｏｎｏｕｓパケットやＡｓｙｎｃｈｒｏｎｏｕｓ　ｓｔｒｅａｍパケットが好ましい。より好ましくは、Ｃｙｃｌｅ　ｓｔａｒｔパケットを必要としないＡｓｙｎｃｈｒｏｎｏｕｓ　ｓｔｒｅａｍパケットである。この時のヘッダ（ｈｅａｄｅｒ）情報には、特定のＩＥＥＥ１３９４上位プロトコルを使用しないため、ｈｅａｄｅｒ　ＣＲＣのみ適切に付加すれば問題ない。その他のｄａｔａ　ｌｅｎｇｔｈ、ｔａｇ、ｃｈａｎｎｅｌ、ｔｃｏｄｅ、ｓｙフィールドには種類を判別しやすいように適当な値を設定してもよい。また、ＩＥＥＥ１３９４パケット内部で持つ時間情報を挿入する事により各アクセスの相対時間が判別でき、有効である。通常のａｓｙｎｃｈｒｏｎｏｕｓパケットを使用する場合にも内容は異なるがヘッダ情報が設定できる。
【００３２】
図３に、図２に示すＦＩＦＯメモリ２９のデータをＡｓｙｎｃｈｒｏｎｏｕｓ　ｓｔｒｅａｍパケットに変換したときの例を示す。ヘッダ（ｈｅａｄｅｒ）は１　ｑｕａｄｌｅｔ（３２ｂｉｔ）であり、ヘッダＣＲＣ（ｈｅａｄｅｒ　ＣＲＣ）も１ｑｕａｄｌｅｔである。その後、データブロックが３２ビット単位で付加されている。データブロックの後にはデータＣＲＣ情報が付加されている。このパケット１つでホストバス又は外部バスの１アクセス（１トランザクション）分を表している。
【００３３】
以上のように経路切替回路４０により、１３９４制御部２０への入力経路が切替可能となり、ホストバス−外部バス間のデータ転送において転送されるトランザクションデータ（データ、アドレス及びコマンド）を、ＩＥＥＥ１３９４データとして外部に取り出して、モニタすることが可能となる。
【００３４】
＜実施の形態２＞
前述の実施形態では、ホストバス−外部バス間で転送されるトランザクションデータ（データ、アドレス及びコマンド）を、ＩＥＥＥ１３９４インタフェース出力として取り出すための構成を説明した。本実施形態では、転送されるトランザクションデータに加えて、ＰＣＩバスやＰＣ　Ｃａｒｄ　バス等のインタフェースにおけるクロックに同期した制御信号を、ＩＥＥＥ１３９４インタフェース出力として取り出すための構成を説明する。
【００３５】
図４に、ホストバスとしてパーソナルコンピュータにおいて代表的なバスであるＰＣＩバスを用いた場合の各制御信号の例を示す。同図の例は、マスタからスレーブに対する書きこみタイミングの一例を説明しており、ＰＣＩバス（ホストバス）から外部バスへのデータの読み書きを行う場合は、ＰＣＩの規格に規定されているタイミングで、データ、制御信号等がＰＣＩクロックに同期してやりとりされる。
【００３６】
ブリッジＩＣ１においてバッファ４１は、クロック信号（ＣＬＫ）の立ち上がりエッジで各制御信号の値を取り込む。このとき、信号レベルの「Ｈｉｇｈ」を”１”に、「Ｌｏｗ」を“０”に数値化して取りこむ。これにより、複数の制御信号の値をまとめてビット列として表せる。例えば、ＦＲＡＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ＃及びＤＥＶＳＥＬ＃の制御信号の組合わせは、ＣＬＫ１では”１１１１”、ＣＬ２では”０１１１”、ＣＬＫ３及びＣＬＫ４では”００００”、ＣＬ５では”０１１０”、・・・というビット列で表せる。なお、他のＰＣＩバスの制御信号であるＳＴＯＰ＃、ＰＡＲ、ＰＥＲＲ＃、ＳＥＲＲ、ＩＮＴ＃等についても同様に数値化可能である。
【００３７】
こうして数値化した制御信号のデータを、実施の形態１と同様の方法により、ＦＩＦＯメモリ２９に書き込むことによりＩＥＥＥ１３９４パケットに変換することが可能となる。この場合、これらの制御信号は図４で示すようにトランザクションデータ（アドレス、データ及びコマンド）と同時に変化するため、ＦＩＦＯメモリ２９に書き込むためにこれらのトランザクションデータとともにバッファ４１に保持しておく必要がある。
【００３８】
図５に、図４に示す各制御信号を順次数値化して取り込んだときのＦＩＦＯメモリ２９の内容を示す。なお、この例では３ＤＷＤのバースト書き込みを表している。制御信号は上位からＦＲＡＭＥ＃，ＩＲＤＹ＃，ＴＲＤＹ＃，ＤＥＶＳＥＬ＃，Ｃ／ＢＥ＃［３：０］とする。実際にはこれ以外の信号を加えることも可能である。空きビットには”０”を埋め込んでおく。
【００３９】
なお、スモール・メモリカード等における非同期の信号についても内部で使用しているクロックで、そのインタフェースの制御信号をバッファ４２に取り込むことにより上記と同様に、ＩＥＥＥ１３９４インタフェースの出力として得られる。
【００４０】
本実施形態のブリッジＩＣによれば、クロック信号の立ちあがりエッジにて制御信号をバッファに取り込むことにより、ロジックアナライザを用いた場合と同様の波形観測が可能になる。
【００４１】
＜実施の形態３＞
図６（ａ）に、前述の実施形態で述べたブリッジＩＣを実装した機能拡張用カードを示す。カード９０は、上記のブリッジＩＣ１と、ホストシステム１００のスロットに挿入されて電気的接続を得るためのコネクタ９１と、ＰＣカードやスモールメモリカード等を接続するためのアダプタ９３と、ＩＥＥＥ１３９４ケーブルを接続するための１３９４コネクタ９５とを有する。コネクタ９１はブリッジＩＣ１のホストインタフェース５０に接続され、アダプタ９３はブリッジＩＣ１の外部バスインタフェース１３に接続され、１３９４コネクタ９５はブリッジＩＣ１の物理層コントローラ２１に接続される。
【００４２】
図６（ｂ）は、そのカード９０を搭載したホストシステム１００と、それに１３９４ケーブル２１０を介して接続された汎用の１３９４バスアナライザ２００とを示した図である。ホストシステム１００としてパーソナルコンピュータが、ホストバスとしてＰＣＩバスが考えられる。このホストシステム１００に対し、１３９４ケーブル２１０を介し汎用の１３９４バスアナライザ２００を接続することにより、１３９４バスに送出されたパケットを１３９４バスアナライザ２００上で取得することが可能になる。ホストシステム１００はパーソナルコンピュータに限られず、ブリッジＩＣ１を搭載したカードを挿入可能なスロットを持つシステムであればよい。また、ブリッジＩＣ１はホストシステムのマザーボードに直接実装されてもよい。
【００４３】
上記のホストシステム１００によれば、ホストバス及び外部バスに流れるデータをＩＥＥＥ１３９４インタフェースのデータとして、バスアナライザ２００に出力することができる。故に、ＩＥＥＥ１３９４インタフェースに対応したバスアナライザ２００１つを用意するだけで、ホストバス及び外部バスに流れるデータの解析が可能となり、バスの種類毎に種々のアナライザを用意する必要がない。すなわち、種々のバスに対するデータ解析が容易になる。
【００４４】
なお、上記の実施形態１〜３においては、高速シリアルバスとしてＩＥＥＥ１３９４を例に用いたが、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｂｕｓ）を用いてもよい。
【００４５】
【発明の効果】
本発明によれば、ホストバス−外部バス間のデータ転送において転送されるデータ、アドレス及びコマンドを、ＩＥＥＥ１３９４インタフェース等の高速シリアルバスを介してモニタすることが可能となる。また、ホストバス及び外部バスに流れるデータの解析を容易に実現でき、バスの種類毎に種々のアナライザを用意する必要がない。
【図面の簡単な説明】
【図１】本発明に係るブリッジＩＣの構成図
【図２】ＩＥＥＥ１３９４データの送信用のＦＩＦＯメモリに格納されているトランザクションデータ（データ、コマンド、アドレス）の例を示した図
【図３】１３９４制御部のＴＸブロックによりＩＥＥＥ１３９４プロトコルに準拠してパケット化されたデータを示した図
【図４】ホストバス（ＰＣＩバス）の制御信号のタイミングチャートの一例を示した図
【図５】ＩＥＥＥ１３９４データの送信用のＦＩＦＯメモリ内に格納されているトランザクションデータ（データ、コマンド、アドレス）及び、それに付加される転送方向を示すビット及び終了ビットを示した図
【図６】（ａ）本発明のブリッジＩＣを実装したカードを示す図、（ｂ）そのカード９０を搭載したホストシステムと、それに接続する汎用の１３９４バスアナライザとを示した図
【符号の説明】
１　ブリッジＩＣ
１０　ホスト−外部バス制御部
１３　外部バスインタフェース
２０　１３９４制御部
２１　物理層コントローラ
２３　物理層−リンク層インタフェース
２５　ＴＸブロック
２７　ＲＸブロック
２９　ＦＩＦＯメモリ（ＩＥＥＥ１３９４データ送信用）
３１　ＦＩＦＯメモリ（ＩＥＥＥ１３９４データ受信用）
４０　経路切替回路
４１、４２　バッファ
４３　調停器
４４　マルチプレクサ
５０　ホストインタフェース
８０　ホストバス
【図１】
2004110389.tif 000003
【図２】
2004110389.tif 000004
【図３】
2004110389.tif 000005
【図４】
2004110389.tif 000006
【図５】
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【図６】
2004110389.tif 000008