(57)【要約】【課題】サブワード線（プレート線）制御回路の小型化【解決手段】サブワード線制御手段（プレート線制御回路ＰＳ）は、サブワード線を対応するサブワード駆動線ＤＬに接続するモードと、サブワード線ＰＬを固定電圧点（接地点）に接続するモードとが実現されればよく、サブワード線（プレート線）の複雑な動作は、サブワード線とサブワード駆動線が接続されたモードにおいて、サブワード駆動線（プレート駆動線）の動作を反映することによって実現されるようにする。これによりサブワード線制御手段を少なくとも２つのスイッチＱ１，Ｑ２で構成することができるようにし、サブワード線制御手段ＰＳの回路規模を最小限に小型化し、単純化する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
それぞれＮ個（Ｎは自然数）のメモリセルを含み、列方向に配されたビット線と行方向に配されたワード線の各方向にアレイ状に配置された複数のメモリユニットと、ゲートが上記ワード線に接続され、各々の上記メモリユニットと対応する上記ビット線との間に接続された複数の選択トランジスタと、行方向に並んだ複数の上記メモリユニットに内蔵された対応するメモリセルにそれぞれ共通接続されるＮ本のサブワード線とを含む半導体記憶装置において、各々の上記サブワード線に対応して設けられ、それぞれ駆動信号を伝送するＮ本のサブワード駆動線と、
上記メモリユニットの各行に応じて設けられ、それぞれ制御信号を伝送するユニット行制御線と、
各々の上記サブワード線に対応して設けられ、上記ユニット行制御線を介して供給された上記制御信号に応じて、上記サブワード線を対応する上記サブワード駆動線に接続し、あるいは上記サブワード線を所定の電位を有するノードに接続し、あるいは上記サブワード線をハイインピーダンス状態とするサブワード線制御手段と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
上記メモリセルはそれぞれ強誘電体キャパシタを含み、上記強誘電体キャパシタの一方電極は共通ノードに接続され、他方電極はいずれか１つの上記サブワード線に接続されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
上記Ｎ本のサブワード駆動線は上記ビット線方向に形成された第１の配線層からなり、
上記ユニット行制御線は上記ワード線方向に形成された第２の配線層からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
上記ワード線の裏打ち配線または架橋用配線が、上記第２の配線層を用いて形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
それぞれ上記複数のメモリユニットがアレイ状に配置された複数のメモリアレイと、
各々の上記メモリアレイに対応して設けられ、上記サブワード駆動線を制御する複数の駆動線制御手段とをさらに備え、
上記ユニット行制御線及び上記サブワード線制御手段が、複数の上記メモリアレイに共有されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
上記ワード線を駆動すると共に、上記複数のメモリアレイに共有されたワード線駆動手段をさらに備えたことを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は例えば強誘電体メモリなどの半導体記憶装置に関し、特にメモリセルに対する配線の駆動系回路に関するものである。
【０００２】
【従来の技術】
半導体記憶装置において、特に強誘電体を用いたＦｅＲＡＭは、高速なアクセスと不揮発性の記憶を併せ持つ使い勝手のよいデバイスとして注目されており、その大容量化が期待されている。
ＦｅＲＡＭは、小型で低消費電力であると共に衝撃にも強く、大容量化に伴うビット単価の低下が進めば音声や画像の記録メディアとしても有望である。
特にその集積度を向上させる手法が、次の文献に記載されている。
【０００３】
【特許文献１】特開２０００−３４９２４８
【特許文献２】特開平９−１２１０３２
【０００４】
これら文献には、クロスポイント型セル構造のＦｅＲＡＭが開示されているが、そのクロスポイント型セル構造のＦｅＲＡＭの回路例を図８に示す。
図８においては、例えば４つの強誘電体キャパシタを有するメモリユニットＭＵ１，ＭＵ２、行方向に配されるワード線ＷＬ１、列方向に配されるビット線ＢＬ１，ＢＬ２、行方向に配されるプレート線（サブワード線）ＰＬ１〜ＰＬ４を示しているが、これらは図面の簡略化のために、形成されるメモリセルアレイの一部のみとして示したものである。
実際には公知のように、行方向に複数のワード線ＷＬ、列方向に複数のビット線ＢＬが配され、このワード線とビット線の各方向に、メモリユニットＭＵが複数個、アレイ状に配置されるものである。
【０００５】
ワード線ＷＬ１及び図示していない各ワード線には、ワードラインデコーダ／ドライバ１によって、アクセスするアドレスに応じた電圧印加が行われる。
ビット線ＢＬ１，ＢＬ２によるビット線対は、センスアンプ３によって電圧印加され、また電位検出される。図示しない他のビット線対に対しても、それぞれセンスアンプが設けられている。
【０００６】
メモリユニットＭＵ１は、それぞれが共通ノード電極ＮＥに接続された複数のキャパシタＣ１〜Ｃ４で構成されている。メモリユニットＭＵ２、及び図示しない他のメモリユニットも同様である。
なお説明上、メモリユニットＭＵ１，ＭＵ２には、それぞれ４つの強誘電体キャパシタ（Ｃ１〜Ｃ４）が設けられているとしているが、通常は、１つのメモリユニットＭＵには、より多数の強誘電体キャパシタが設けられることが多い。
【０００７】
メモリユニットＭＵ１，ＭＵ２は、それぞれ共通ノード電極ＮＥから、ワード線ＷＬ１で制御されるＦＥＴによるアクセストランジスタＴ１，Ｔ２を介してビット線ＢＬ１，ＢＬ２に接続されている  。アクセストランジスタＴ１，Ｔ２は、そのゲート電極がワード線ＷＬ１に接続されている。
【０００８】
１つのメモリユニットＭＵ内の各キャパシタＣ１〜Ｃ４はそれぞれ別個のデータを記憶し、独立したプレート線ＰＬ１〜ＰＬ４で制御される。
即ちメモリユニットＭＵ１、ＭＵ２においては、キャパシタＣ１〜Ｃ４のそれぞれは、一端が上記のように共通ノード電極ＮＥに接続され、各他端は、それぞれプレート線ＰＬ１〜ＰＬ４に接続されている。
各プレート線ＰＬ１〜ＰＬ４には、プレートラインデコーダ／ドライバ２によって所定の電圧印加が行われる。
【０００９】
このようなクロスポイント型のＦｅＲＡＭでは、例えばワード線ＷＬ１を選択し、プレート線ＰＬ２〜ＰＬ４を０Ｖに固定した状態でプレート線ＰＬ１を駆動すると、メモリユニットＭＵ１のキャパシタＣ１、及びメモリユニットＭＵ２のキャパシタＣ１からビット線対ＢＬ１，ＢＬ２に電荷が放出される。それによって生じた電位差を差動型センスアンプ３でセンスすることでデータを読み出すことができる。
【００１０】
また、データ書込時は、例えばビット線ＢＬ１を電圧Ｖｃｃに、ビット線ＢＬ２を０Ｖにして、選択プレート線ＰＬ１をＶｃｃに、非選択プレート線ＰＬ２〜ＰＬ４を（Ｖｃｃ／２）等の中間電位にする。
これによりメモリユニットＭＵ２のキャパシタＣ１にのみ（−Ｖｃｃ）が印加されて、「０」が書き込まれる。さらに選択プレート線ＰＬ１を０Ｖにすると、今度はメモリユニットＭＵ１のキャパシタＣ１にのみＶｃｃが印加されて「１」が書き込まれる。
中間電位の非選択プレート線上のキャパシタ（Ｃ２〜Ｃ４）は、いずれの場合も（Ｖｃｃ／２）以下の電圧しか印加されないので、誤書き込みは発生しない。
【００１１】
このようなクロスポイント型セルは、ワード線ＷＬに接続される一つのトランジスタ（Ｔ１，Ｔ２・・・）を複数のキャパシタ（メモリユニットＭＵを構成する複数のキャパシタ）が共有することになるため、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
【００１２】
図１０にクロスポイント型セルの断面図の例を示す。図８に示した各キャパシタＣ１〜Ｃ４は、図１０において強誘電体膜２０を、プレート線ＰＬ１〜ＰＬ４の各電極と、共通ノード電極ＮＥで挟むようにして形成されている。
共通ノード電極ＮＥはプラグを介してアクセストランジスタＴ１の拡散層に接続されている。ビット線ＢＬ、ワード線ＷＬは、それぞれ図示するように配置される。
上述のごとく、クロスポイント型のメモリでは、高密度のピッチで配置されたプレート線ＰＬ１〜ＰＬ４を適切に駆動することで、各キャパシタＣに独立してアクセスすることができる。
【００１３】
また、さらに微細化に適したクロスポイント型のＦｅＲＡＭの構成として、図９に示すような構成が提案されている。なお、図８と同一部分には同一符号を付している。
この場合も、メモリユニットＭＵ１，ＭＵ２は、それぞれ共通ノード電極ＮＥに接続された複数の強誘電体キャパシタ（Ｃ１〜Ｃ４）で構成されており、各キャパシタＣはそれぞれ別個のデータを記憶し、独立したプレート線ＰＬ１〜ＰＬ４で制御される。
そしてこの図９の場合は、これらのメモリユニットＭＵ１，ＭＵ２の行に対応するワード線ＷＬとして、書込用のワード線ＷＬ１ｗと、読出用のワード線ＷＬ１ｒが設けられている。
【００１４】
メモリユニットＭＵ１の共通ノード電極ＮＥは、書込用アクセストランジスタ（ＦＥＴ）Ｔ１３を介してビット線ＢＬ１に接続されている。
またメモリユニットＭＵ２の共通ノード電極ＮＥは、書込用アクセストランジスタ（ＦＥＴ）Ｔ２３を介してビット線ＢＬ２に接続されている。
書込用アクセストランジスタＴ１３，Ｔ２３のゲートは、書込用のワード線ＷＬ１ｗに接続されている。
そして、メモリユニットＭＵ１，ＭＵ２におけるキャパシタＣに対する書込時には、ワード線ＷＬ１ｗが駆動されることで、各共通ノード電極ＮＥにビット線ＢＬ１，ＢＬ２の電圧が印加される構成とされる。
【００１５】
データ読出のための構成として、さらに読出用アクセストランジスタ（ＦＥＴ）Ｔ１２，Ｔ２２と、センストランジスタＴ１１，Ｔ２１が設けられる。
読出用アクセストランジスタＴ１２，Ｔ２２のゲートは、読出用のワード線ＷＬ１ｒに接続されている。
センストランジスタＴ１１，Ｔ２１は例えばディプリーション型のＮＭＯＳである。このセンストランジスタＴ１１，Ｔ２１のゲートは、それぞれ各メモリユニットＭＵ１，ＭＵ２の共通ノード電極ＮＥに接続されている。また、センストランジスタＴ１１，Ｔ２１は、それぞれ読出用アクセストランジスタＴ１２，Ｔ２２を介してビット線ＢＬ１，ＢＬ２に接続される構成をとる。
【００１６】
例えば各メモリユニットＭＵ１，ＭＵ２のキャパシタＣ１からのデータ読出の際には、読出用ワード線ＷＬ１ｒを選択し、プレート線ＰＬ２〜ＰＬ４を０Ｖに固定した状態でプレート線ＰＬ１を駆動する。これによってメモリユニットＭＵ１においてキャパシタＣ１から共通ノード電極ＮＥに、またメモリユニットＭＵ２のキャパシタＣ１から共通ノード電極ＮＥに、それぞれ電荷が放出されるが、このとき書込用のワード線ＷＬ１ｗは閉じており、各共通ノード電極ＮＥはビット線ＢＬ１，ＢＬ２から切断されている。両共通ノード電極ＮＥは直接ビット線ＢＬ１，ＢＬ２を駆動するのではなくセンストランジスタＴ１１，Ｔ２１のゲート電極のみを駆動する。
センストランジスタＴ１１，Ｔ２１は、ゲートへの印加電圧に応じてビット線ＢＬ１，ＢＬ２を駆動する。
【００１７】
この図９のような構成例では、選択されたキャパシタは、データ読出時にビット線ＢＬを直接駆動する必要が無い。従って小さなキャパシタでも大きな信号を得ることができ、微細化に適している。
【００１８】
【発明が解決しようとする課題】
ところで、上述のようなクロスポイント型メモリでは、各プレート線（サブワード線）は、中間電位を含めた複雑な動作を必要とする。
また、それらは各プレート線毎に独立に動作するので、各々のプレート線に対応して制御回路を設置する必要がある。このため、図８，図９に示した構成においては、プレートラインデコーダ／ドライバ２の内部には、各プレート線ＰＬ１〜ＰＬ４のそれぞれに対応して、プレート線を駆動制御する制御回路が設けられる。
【００１９】
しかし、プレート線駆動動作の複雑さに応じて各プレート線の制御回路の規模を大きくした場合、その占有面積も非常に大きくなり、チップ面積を増大させてしまう問題があった。
さらにプレート線ＰＬは非常に狭いピッチで配置される。従って各制御回路の規模が大きいと、配置そのものができなくなる場合もある。またはレイアウトの面積効率が悪化する。
さらに各セル（キャパシタ）へのデータ書込時には、非選択プレート線を中間電位にチャージする必要がある。このとき各プレート線ＰＬに接続された多くの強誘電体キャパシタＣを同時にチャージするので、その消費電力が大きくなる問題もあった。
【００２０】
【課題を解決するための手段】
そこで本発明は、プレート線（サブワード線）のそれぞれに対して設けられるサブワード線制御回路に適切な構成を与えることで、その回路規模を最小限に小型化し、単純化することを目的とする。
【００２１】
このため本発明の半導体記憶装置は、それぞれＮ個（Ｎは自然数）のメモリセルを含み、列方向に配されたビット線と行方向に配されたワード線の各方向にアレイ状に配置された複数のメモリユニットと、ゲートが上記ワード線に接続され、各々の上記メモリユニットと対応する上記ビット線との間に接続された複数の選択トランジスタと、行方向に並んだ複数の上記メモリユニットに内蔵された対応するメモリセルにそれぞれ共通接続されるＮ本のサブワード線とを含む半導体記憶装置である。そして、各々の上記サブワード線に対応して設けられ、それぞれ駆動信号を伝送するＮ本のサブワード駆動線と、上記メモリユニットの各行に応じて設けられ、それぞれ制御信号を伝送するユニット行制御線と、各々の上記サブワード線に対応して設けられ、上記ユニット行制御線を介して供給された上記制御信号に応じて、上記サブワード線を対応する上記サブワード駆動線に接続し、あるいは上記サブワード線を所定の電位を有するノードに接続し、あるいは上記サブワード線をハイインピーダンス状態（浮遊状態）とするサブワード線制御手段とを備える。
【００２２】
また、上記メモリセルはそれぞれ強誘電体キャパシタを含み、上記強誘電体キャパシタの一方電極は共通ノードに接続され、他方電極はいずれか１つの上記サブワード線に接続される。
また、上記Ｎ本のサブワード駆動線は上記ビット線方向に形成された第１の配線層からなり、上記ユニット行制御線は上記ワード線方向に形成された第２の配線層からなる。
また、上記ワード線の裏打ち配線または架橋用配線が、上記第２の配線層を用いて形成されている。
また、それぞれ上記複数のメモリユニットがアレイ状に配置された複数のメモリアレイと、各々の上記メモリアレイに対応して設けられ、上記サブワード駆動線を制御する複数の駆動線制御手段とをさらに備え、上記ユニット行制御線及び上記サブワード線制御手段が、複数の上記メモリアレイに共有される。
また、上記ワード線を駆動すると共に、上記複数のメモリアレイに共有されたワード線駆動手段をさらに備える。
【００２３】
このような本発明によれば、サブワード線制御手段の回路規模が最小限に小型化し、単純化される。具体的にはサブワード線制御手段は、少なくとも２つのスイッチで構成できる。この場合、各スイッチにより、サブワード線を対応するサブワード駆動線に接続するモードと、サブワード線を固定電圧点に接続するモードとが実現されればよい。そしてサブワード線（プレート線）の複雑な動作はサブワード駆動線（プレート駆動線）の動作を反映することによって実現される。従って各サブワード線制御手段の回路規模は小さく、その占有面積は非常に小さいものとなる。
さらに各サブワード線制御手段が、サブワード線を浮遊状態（ハイインピーダンス状態）にする機能をもつことが出来るようにし、サブワード線を適時浮遊状態にしてビット線とのカップリングで駆動させるようにすれば、そのチャージ頻度を減少させることができ、消費電力を低減できる。
また、各回路に適切な信号を無理なく配信するために、サブワード駆動線は第１の配線層を用いてビット線と同方向に配し、ユニット行選択線は第２の配線層を用いてワード線と同方向に配する。
またワード線の裏打ち配線または架橋配線に第２の配線層を併用することで、配線層を効率よく使用できる。
またユニット選択線とメモリユニット行選択手段は、複数のメモリアレイに共有されるようにすることで、構成の効率化を促進する。
【００２４】
【発明の実施の形態】
以下、本発明の半導体記憶装置としての第１，第２の実施の形態を説明する。
【００２５】
＜第１の実施の形態＞
本実施の形態はクロスポイント型強誘電体メモリとしての半導体記憶装置である。図１に構成例を示す。
図１においては、行方向に複数のワード線ＷＬ（ＷＬ１，ＷＬ２・・・）、列方向に複数のビット線ＢＬ（ＢＬ１，ＢＬ２・・・）が配され、このワード線ＷＬとビット線ＢＬの各方向に、メモリユニットＭＵ（ＭＵ１１、ＭＵ１２・・・）が複数個、アレイ状に配置されるものである。
各メモリユニットＭＵは、メモリセルとして例えば４つの強誘電体キャパシタＣ１〜Ｃ４を有する構成としている。もちろん、１つのメモリユニットＭＵにおけるキャパシタ数は４つに限られない。特に高集積化を目的とする場合は、より多数のキャパシタが設けられる。
【００２６】
ワード線ＷＬ１、ＷＬ２及び図示していない各ワード線には、ワードラインデコーダ／ドライバ３１によって、アクセスするアドレスに応じた電圧印加が行われる。
ビット線ＢＬ１，ＢＬ２，ＢＬ３、及び図示していない他のビット線は、それぞれセンスアンプ群３３における各センスアンプによって電圧印加され、また電位検出される。
【００２７】
メモリユニットＭＵ１１は、それぞれが共通ノード電極ＮＥに接続された複数のキャパシタＣ１〜Ｃ４で構成されている。他のメモリユニットも同様である。メモリユニットＭＵ１１に注目して説明すると、メモリユニットＭＵ１１は、共通ノード電極ＮＥから、ワード線ＷＬ１で制御されるＦＥＴによるアクセストランジスタＴＲ１１を介してビット線ＢＬ１に接続されている  。アクセストランジスタＴＲ１１は、そのゲート電極がワード線ＷＬ１に接続されている。
そしてメモリユニットＭＵ１１内の各キャパシタＣ１〜Ｃ４はそれぞれ別個のデータを記憶し、独立したプレート線（サブワード線）ＰＬ１１〜ＰＬ１４で制御される。
即ちメモリユニットＭＵ１１においては、キャパシタＣ１〜Ｃ４のそれぞれは、一端が上記のように共通ノード電極ＮＥに接続され、各他端は、それぞれプレート線ＰＬ１１〜ＰＬ１４に接続されている。
【００２８】
メモリユニットＭＵ１２，ＭＵ１３・・・も同様にキャパシタＣ１〜Ｃ４が共通ノード電極ＮＥと各プレート線ＰＬ１１〜ＰＬ１４間に接続された構成となる。
そして、メモリユニットＭＵ１１を含むユニット行（ワード線ＷＬ１に対応する行）の他のメモリユニットＭＵ１２，１３・・・は、それぞれゲート電極がワード線ＷＬ１に接続されたアクセストランジスタＴＲ１２，ＴＲ１３・・・を介して各ビット線ＢＬ２、ＢＬ３・・・に接続される。例えばメモリユニットＭＵ１２は、その共通ノード電極ＮＥが、アクセストランジスタＴＲ１２を介してビット線ＢＬ２に接続される。またメモリユニットＭＵ１３は、その共通ノード電極ＮＥが、アクセストランジスタＴＲ１３を介してビット線ＢＬ３に接続される。
これらワード線ＷＬ１に対応するユニット行の各メモリユニットＭＵ１１，ＭＵ１２，ＭＵ１３・・・では、各メモリユニットを構成する各キャパシタＣ１〜Ｃ４のそれぞれは、同一のプレート線ＰＬ１１〜ＰＬ１４に接続されている。
【００２９】
一方、メモリユニットＭＵ２１，ＭＵ２２，ＭＵ２３・・・は、ワード線ＷＬ２に対応するユニット行となり、これらの各メモリユニット２１，ＭＵ２２，ＭＵ２３・・・は、それぞれゲート電極がワード線ＷＬ２に接続されたアクセストランジスタＴＲ２１，ＴＲ２２，ＴＲ２３・・・を介して各ビット線ＢＬ１，ＢＬ２、ＢＬ３・・・に接続される。例えばメモリユニットＭＵ２１は、アクセストランジスタＴＲ２１を介してビット線ＢＬ１に接続される。またメモリユニットＭＵ２２は、アクセストランジスタＴＲ２２を介してビット線ＢＬ２に接続される。
そして、これらワード線ＷＬ２に対応するユニット行の各メモリユニットＭＵ２１，ＭＵ２２，ＭＵ２３・・・でも、各メモリユニットを構成する各キャパシタのそれぞれは、当該ユニット行に対して設けられたプレート線ＰＬ２１〜ＰＬ２４に共通に接続されている。
【００３０】
各ワード線ＷＬに対応する各ユニット行においては、それぞれメモリユニットＭＵにおけるキャパシタ数に対応して４つのプレート線ＰＬが配設されるが、プレート線ＰＬは、プレートラインデコーダ／ドライバ３２としての構成によって駆動制御される。
プレートラインデコーダ／ドライバ３２としての機能は、プレート線制御回路ＰＳ（ＰＳ１１，ＰＳ１２・・・）、プレート駆動線ＤＬ（ＤＬ１〜ＤＬ４）、駆動線制御回路３４（３４−１〜３４−４）、ユニット行選択線ＵＬ（ＵＬ１、ＵＬ２・・・）、ユニット行選択信号発生部３５によって実現される。
【００３１】
プレート線制御回路ＰＳ（ＰＳ１１〜ＰＳ２４）は、各プレート線ＰＬ（ＰＬ１１〜ＰＬ２４）にそれぞれ対応して設けられる。
即ち図示するように、例えばプレート線ＰＬ１１についてプレート線制御回路ＰＳ１１が設けられ、またプレート線ＰＬ１２についてプレート線制御回路ＰＳ１２が設けられる。従って図１のように１つのユニット行に４つのプレート線ＰＬが設けられる場合、１つのユニット行につき４つのプレート線制御回路ＰＳが設けられる。
【００３２】
このように各プレート線ＰＬにそれぞれ対応して設けられた各プレート線制御回路ＰＳは、ＰチャンネルＭＯＳトランジスタＱ１と、ＮチャンネルＭＯＳトランジスタＱ２により構成されている。
そしてトランジスタＱ１のソースとトランジスタＱ２のドレインが接続され、この接続点がプレート線ＰＬに接続されている。
即ちワード線ＷＬ１に対応するユニット行について言えば、プレート線制御回路ＰＳ１１〜ＰＳ１４では、それぞれトランジスタＱ１のソースとトランジスタＱ２のドレインの接続点がプレート線ＰＬ１１〜ＰＬ１４のそれぞれに接続される。
またプレート線制御回路ＰＳ２１〜ＰＳ２４では、それぞれトランジスタＱ１のソースとトランジスタＱ２のドレインの接続点がプレート線ＰＬ２１〜ＰＬ２４のそれぞれに接続される。
【００３３】
プレート線制御回路ＰＳ１１〜ＰＳ１４においては、それぞれ各トランジスタＱ１，Ｑ２のゲートはユニット行選択線ＵＬ１に接続される。
プレート線制御回路ＰＳ２１〜ＰＳ２４においては、それぞれ各トランジスタＱ１，Ｑ２のゲートはユニット行選択線ＵＬ２に接続される。
また全てのプレート線制御回路ＰＳにおいて、トランジスタＱ１のソースは固定電位点としてグランドに接地される。
【００３４】
各ユニット行において、第１行目のプレート線（ＰＬ１１，ＰＬ２１・・・）に対応するプレート線制御回路ＰＳ１１，ＰＳ２１・・・では、トランジスタＱ２のドレインがプレート駆動線ＤＬ１に接続される。
各ユニット行において、第２行目のプレート線（ＰＬ１２，ＰＬ２２・・・）に対応するプレート線制御回路ＰＳ１２，ＰＳ２２・・・では、トランジスタＱ２のドレインがプレート駆動線ＤＬ２に接続される。
各ユニット行において、第３行目のプレート線（ＰＬ１３，ＰＬ２３・・・）に対応するプレート線制御回路ＰＳ１３，ＰＳ２３・・・では、トランジスタＱ２のドレインがプレート駆動線ＤＬ３に接続される。
各ユニット行において、第４行目のプレート線（ＰＬ１４，ＰＬ２４・・・）に対応するプレート線制御回路ＰＳ１４，ＰＳ２４・・・では、トランジスタＱ２のドレインがプレート駆動線ＤＬ４に接続される。
【００３５】
ユニット行選択線ＵＬ１、ＵＬ２・・・は、各ユニット行に対応して配されている。
そしてユニット行選択信号発生部３５は、各ユニット行に対応して配された各ユニット行選択線ＵＬ１、ＵＬ２・・・に対してユニット行選択信号を出力する。上記のように各ユニット行選択線ＵＬ１、ＵＬ２・・・は、それぞれユニット行の４つのプレート線ＰＬに対応するプレート線制御回路ＰＳの２つのトランジスタＱ１，Ｑ２の各ゲートに接続されているため、ユニット行選択信号発生部３５からのユニット行選択信号により、プレート線制御回路ＰＳの動作が制御されることになる。
【００３６】
例えばユニット行選択線ＵＬ１は、プレート線制御回路ＰＳ１１〜ＰＳ１４の各トランジスタＱ１，Ｑ２のゲートに接続されている。
ワード線ＷＬ１に対応するユニット行、つまりユニット行選択線ＵＬ１に対応するユニット行を選択する場合、ユニット行選択信号発生部３５は、ユニット行選択信号として、ユニット行選択線ＵＬ１に「０」を、他のユニット行選択線ＵＬ２・・・に「１」を出力する。
その場合、プレート線制御回路ＰＳ１１〜ＰＳ１４においては、トランジスタＱ１はオフ、トランジスタＱ２はオンとなる。従って、プレート線ＰＬ１１〜ＰＬ１４は、それぞれプレート駆動線ＤＬ１〜ＤＬ４に接続される状態となる。
一方このとき、ユニット行選択信号が「１」とされているユニット行選択線ＵＬ２に接続されたプレート線制御回路ＰＳ２１〜ＰＳ２４においては、トランジスタＱ１はオン、トランジスタＱ２はオフとなる。従って、プレート線ＰＬ２１〜ＰＬ２４は、それぞれ接地される。図示しない他のユニット行についても同様となる。
【００３７】
プレート駆動線ＤＬ１〜ＤＬ４は、それぞれ駆動線制御回路３４−１〜３４−４によって駆動され、アクセス時の各タイミングで所定の電位状態とされる。
【００３８】
このような構成によれば、各プレート線ＰＬを駆動する駆動系（プレートラインデコーダ／ドライバ３２）は、ユニット行選択信号発生部３５からのユニット行選択信号に基づいて、各ユニット行に対応するプレート線制御回路ＰＳが、プレート線ＰＳとプレート駆動線ＤＬを接続するモードと、プレート線ＰＳを接地するモードとを切り換えるセレクタとして機能する。
従って、この構成にすることで、各プレート線ＰＬごとに配置される各プレート制御回路ＰＳは、スイッチ（トランジスタＱ１，Ｑ２）のみの単純なものになり、選択されたユニット行の各プレート線ＰＬの複雑な動作は、そのスイッチによって動的に接続された各プレート駆動線ＤＬが担うことになる。
各プレート駆動線ＤＬ１〜ＤＬ４を駆動せしめる駆動線制御回路３４は、アレイ内にその本数分（即ちこの例では駆動線制御回路３４−１〜３４−４の４個）設置すればよく、全体の回路規模を小さくすることが可能である。
【００３９】
このようなクロスポイント型メモリの動作例を図４及び図５に示す。
なお、この動作例では、ワード線ＷＬ１に対応するユニット行、つまりメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３・・・のユニット行が選択されたユニット行とし、また当該ユニット行の中で、プレート線ＰＬ１１を選択されたプレート線とする場合を例に挙げながら説明する。
図２はデータ読出動作を示している。各タイミングをＲ１〜Ｒ６で示す。
【００４０】
・タイミング（Ｒ１）：アクセス対象のメモリユニットＭＵを含む選択ユニット行に対応したワード線ＷＬ１をハイレベルにする。また、ユニット行選択信号発生部３５はユニット行選択信号としてユニット行選択線ＵＬ１に「０」を、他のユニット行選択線ＵＬ２・・・に「１」を出力する。従って、選択されたユニット行の各プレート線ＰＬ１１〜ＰＬ１４は、それぞれプレート駆動線ＤＬ１〜ＤＬ４に接続される。他のユニット行のプレート線ＰＬ（ＰＬ２１〜ＰＬ２４・・・・）は、すべてグランドレベルに接続される。
・タイミング（Ｒ２）：駆動線制御回路３４−１により、選択プレート線Ｐ１１に対応するプレート駆動線ＤＬ１のみがハイレベルとされる。これにより選択プレート線Ｐ１１にパルスが発生し、強誘電体キャパシタＣ１の分極状態に応じて異なる信号（▲１▼、▲２▼）がビット線ＢＬに読み出される。なお、他の駆動線制御回路３４−２〜３４−４によるプレート駆動線ＤＬ２〜４は０レベルのままである。従って非選択プレート線ＰＬ１２〜ＰＬ１４は０Ｖである。
・タイミング（Ｒ３）：センスアンプ群３３が信号をセンスして値をラッチし、出力する。
・タイミング（Ｒ４）：ビット線ＢＬは再び０Ｖにリセットされ、選択プレート線ＰＬ１１との間にＶｃｃが印加される。これにより読み出されたセル（キャパシタＣ１）の全てに「０」が書き込まれる。
・タイミング（Ｒ５）：選択プレート線ＰＬ１１に対応するプレート駆動線ＤＬ１は０Ｖに戻り、選択プレート線ＰＬ１１も０Ｖとなる。
・タイミング（Ｒ６）：ワード線ＷＬ１が閉じられる。
【００４１】
続いて図３でデータ書込動作を説明する。
データ書込は、一旦上記図２の動作でデータを読み出した後、所望のセルのみに「１」を書き込むことで行われる。各タイミングをＷ１〜Ｗ８で示す。
上記のデータ読出に続く動作であるため、選択ユニット行の各プレート線ＰＬ１１〜ＰＬ１４は、引き続き、対応するプレート駆動線ＤＬ１〜ＤＬ４に接続されている。
【００４２】
・タイミング（Ｗ１）：ワード線ＷＬ１が再度ＯＮとされる。
・タイミング（Ｗ２）：アレイ内の全ビット線ＢＬが（１／３）Ｖｃｃに駆動される。
・タイミング（Ｗ３）：今度は、駆動線制御回路３４−２〜３４−４によって、非選択プレート線ＰＬ１２〜ＰＬ１４に対応するプレート駆動線ＤＬ２〜ＤＬ４が（２／３）Ｖｃｃに立ち上がり、従って非選択プレート線ＰＬ１２〜ＰＬ１４が（２／３）Ｖｃｃとなる。
・タイミング（Ｗ４）：データ「１」に対応するビット線ＢＬのみが▲３▼として示すようにＶｃｃに立ち上がる。ここにおいて選択プレート線ＰＬ１１は０Ｖのままであり、従ってデータ「１」に対応するビット線ＢＬに接続された、選択プレート線ＰＬ１１上のセル（「１」書込対象のキャパシタＣ１）にのみＶｃｃが印加され、「１」が書き込まれる。データ「０」に対応するビット線ＢＬは▲４▼として示すように（１／３）Ｖｃｃのままであるため、データ「０」が維持される。即ち、例えば選択プレート線ＰＬ１１とデータ「０」に対応するビット線ＢＬに接続されたセル（「１」書込対象でないキャパシタＣ１）には（−１／３）Ｖｃｃが印加され、また非選択プレート線ＰＬ１２〜ＰＬ１４に接続されたセル（キャパシタＣ２〜Ｃ４）は、それらが接続されたビット線ＢＬの電位に応じて（１／３）Ｖｃｃ又は（−１／３）Ｖｃｃが印加されるのでみであるため、データ「０」が維持される。
・タイミング（Ｗ５）：アレイ内の全ビット線ＢＬを再び（１／３）Ｖｃｃに戻す。
・タイミング（Ｗ６）：非選択プレート線ＰＬ１２〜Ｐ１４を０Ｖに立ち下げる。即ち駆動線制御回路３４−２〜３４−４によって、プレート駆動線ＤＬ２〜ＤＬ４が０Ｖとされる。
・タイミング（Ｗ７）：ビット線ＢＬをそれぞれ０Ｖに立ち下げる。
・タイミング（Ｗ８）：ワード線ＷＬ１が閉じられる。
【００４３】
このような手順を踏むことで、非選択セルに誤書き込みすることなく、所望のセルのみにデータ「１」を書き込むことが可能である。
尚これらの読出、書込動作を通して、非選択ユニット行のワード線は閉じられており、かつ上記のように非選択ユニット行の各プレート線ＰＬは、そのプレート線制御回路ＰＳにより全て０Ｖに接地されている。
【００４４】
このような第１の実施の形態によれば、全てのプレート線ＰＬに対応して多数設けられる各プレート線制御回路ＰＳは、プレート線ＰＬを対応するプレート駆動線ＤＬに接続するモードと、プレート線ＰＬを接地点に接続するモードとを切り換えるセレクタとしてのみ機能すればよい。
そしてプレート線ＰＬの複雑な動作は、プレート線ＰＬとプレート駆動線ＤＬが接続されたモードにおいて、プレート駆動線ＤＬの動作を反映することによって実現される。
このためプレート線制御回路ＰＳは、２つのトランジスタＱ１，Ｑ２で構成でき、回路規模を最小限に小型化、単純化することが可能となり、また、その占有面積は非常に小さい。
このように、各プレート線ＰＬに対応して設けられるプレート線制御回路ＰＳが小型化されることで、チップ面積の縮小に有効である。また狭いピッチで配設されるプレート線ＰＬに対応して容易にプレート線制御回路ＰＳを形成でき、レイアウトの面積効率も良好となる。
【００４５】
＜第２の実施の形態＞
図４に第２の実施の形態の構成例を示す。なお、図１と同一部分は同一符号を付し、説明を省略する。
【００４６】
この場合、各プレート線ＰＬに対応して設置されたプレート線制御回路ＰＳは、２つのＮチャンネルＭＯＳトランジスタＱａ、Ｑｂで構成されている。
トランジスタＱａのソースとトランジスタＱｂのドレインの接続点はプレート線ＰＬに接続され、トランジスタＱａのドレインはプレート駆動線ＤＬに接続される。トランジスタＱｂのソースは接地される。
【００４７】
本例ではプレート線制御回路ＰＳをアレイの両側に交互配置して、レイアウトピッチを緩和している。
即ち、例えばプレート線制御回路ＰＳ１１，ＰＳ１３、及びプレート駆動線ＤＬ１、ＤＬ３は、図面上、アレイの右側に、またプレート線制御回路ＰＳ１２，ＰＳ１４、及びプレート駆動線ＤＬ２、ＤＬ４は、図面上、アレイの左側に配置される。
【００４８】
１つのユニット行に対応しては、一対のユニット行選択線（「ＵＬ１ａ、ＵＬ１ｂ」「ＵＬ２ａ、ＵＬ２ｂ」・・・）が配設される。
そして、各プレート線制御回路ＰＳの２つのトランジスタＱａ、Ｑｂは、それぞれゲートが、各ユニット行選択線に接続される。
例えばワード線ＷＬ１に対応するユニット行では、ユニット行選択線ＵＬ１ａ、ＵＬ１ｂが配されているが、プレート線制御回路ＰＳ１１〜ＰＳ１４における各トランジスタＱａのゲートはユニット行選択線ＵＬ１ａに接続され、各トランジスタＱｂのゲートはユニット行選択線ＵＬ１ｂに接続される。
【００４９】
例えばワード線ＷＬ１に対応するユニット行を選択する場合、ユニット行選択信号発生部３５は、ユニット行選択線ＵＬ１ａ、ＵＬ１ｂに対して、それぞれ「Ｖｐｐ」「０Ｖ」となるユニット行選択信号を出力する。尚、ＶｐｐはＮチャンネルＭＯＳをトランジスタＱａ、Ｑｂに用いた場合のＶｔｈ降下分を考慮した昇圧値であり、Ｖｐｐ＞Ｖｃｃ＋Ｖｔｈに設定されている。
またこの場合ユニット行選択信号発生部３５は、選択しないユニット行のユニット行選択線（「ＵＬ２ａ、ＵＬ２ｂ」・・・）に対して、それぞれ「０Ｖ」「Ｖｐｐ（又はＶｃｃ）」となるユニット行選択信号を出力する。
【００５０】
すると、例えば選択ユニット行のプレート線制御回路ＰＳ１１〜ＰＳ１４では、トランジスタＱａがオン、トランジスタＱｂがオフとなり、当該ユニット行の各プレート線ＰＬ１１〜ＰＬ１４は、それぞれプレート駆動線ＤＬ１〜ＤＬ４に接続されることになる。このとき、他のユニット行のプレート線制御回路（ＰＳ２１〜ＰＳ２４・・・）では、トランジスタＱａがオフ、トランジスタＱｂがオンとなり、それらのユニット行の各プレート線（ＰＬ２１〜ＰＬ２４・・・）は接地される。
【００５１】
またこの第２の実施の形態では、ユニット行選択信号発生部３５は、一対のユニット行選択線に対して「０Ｖ」「０Ｖ」となるユニット行選択信号を出力することで、そのユニット行の全プレート線ＰＬを浮遊状態にすることもできる。
例えばユニット行選択線ＵＬ１ａ、ＵＬ１ｂを共に０Ｖとすることで、プレート線制御回路ＰＳ１１〜ＰＳ１４の各トランジスタＱａ、Ｑｂがオフとなり、従ってプレート線ＰＬ１１〜ＰＬ１４が全て浮遊状態となる。
【００５２】
このような構成の本例でも、上述した第１の実施の形態と同様、プレート線ＰＬごとに配置するプレート線制御回路ＰＳは、２つのスイッチ（トランジスタＱａ、Ｑｂ）のみで構成されており、その占有面積は小さい。
さらに本例ではプレート駆動線ＤＬに接続するスイッチ（トランジスタＱａ）に能力の高いＮチャンネルＭＯＳを使用した。これにより第１の実施の形態の場合より小さなトランジスタが使用でき、その占有面積をより縮小することが可能である。
【００５３】
ところで本例では上記のように、ユニット行選択信号発生部３５は、一対のユニット行選択線（「ＵＬ１ａ、ＵＬ１ｂ」「ＵＬ２ａ、ＵＬ２ｂ」・・・）に出力するユニット行選択信号により、プレート線ＰＬを対応するプレート駆動線ＤＬに接続するモードと、プレート線ＰＬを接地点に接続するモードと、プレート線ＰＬを浮遊状態とするモードとを選択的に実行できるように構成されている。
つまり、第１の実施の形態の場合に比べて、所望のユニット行のプレート線ＰＬを浮遊状態にするモードが追加されている。
これによって書込動作中のセルにおけるキャパシタの充放電に伴う消費電力を低減することが可能である。
【００５４】
以下、図５において本例での書込動作例を説明すると共に、浮遊状態を使わない第１の実施の形態のケースと、浮遊状態を使う本例のケースにおいて、消費電流を比較しつつ、その詳細を説明する。
【００５５】
まず、前述の図３における書込動作での電流消費を述べる。
図３のタイミング（Ｗ２）でビット線ＢＬを（１／３）Ｖｃｃに充電する際、選択ユニットの各キャパシタＣ１〜Ｃ４が負荷になって（１／３）Ｖｃｃ・４Ｃｐのチャージが必要である。ここでＣｐはメモリユニットＭＵに接続された各キャパシタの常誘電成分であり、ユニットに４つのキャパシタが接続されているため４Ｃｐとなる。このチャージはタイミング（Ｗ７）で放電され、消費される。
タイミング（Ｗ３）で４つのキャパシタＣのうち３つの非選択キャパシタの充電に（２／３）Ｖｃｃ・３Ｃｐのチャージが必要である。このチャージはタイミング（Ｗ６）で放電され、消費される。
タイミング（Ｗ４）で「１」を書き込むビット線ＢＬの充電に（２／３）Ｖｃｃ・４Ｃｐのチャージが必要である。このチャージはタイミング（Ｗ５）で放電され、消費される。
【００５６】
このように動作中のキャパシタの充放電で消費されるチャージの総和は１書込サイクルあたり、６・Ｖｃｃ・Ｃｐとなる。
【００５７】
一方、第２の実施の形態の場合、プレート線ＰＬを適時浮遊状態にすることで、この消費電力を低減できるものである。このようにした書込動作例が図５に示される。各タイミングをＷ１１〜Ｗ１８で示す。
この動作例でも、ワード線ＷＬ１に対応するユニット行、つまりメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３・・・のユニット行が選択されたユニット行とし、また当該ユニット行の中で、プレート線ＰＬ１１を選択されたプレート線とする場合を例に挙げながら説明する。
そして図３の例と同様に、読出動作に続いて図５の書込動作が行われることになる。
ユニット行選択信号発生部３５は、非選択のユニット行に対するユニット行選択線（「ＵＬ２ａ、ＵＬ２ｂ」・・・）を、それぞれ「０Ｖ」「Ｖｐｐ」としており、非選択のユニット行のプレート（ＰＬ２１〜ＰＬ２４・・・）は接地された状態である。
【００５８】
・タイミング（Ｗ１１）：ワード線ＷＬ１が再度ＯＮとされる。さらに対応ユニット行の全プレート線ＰＬ１１〜ＰＬ１４を０Ｖのまま浮遊状態にする。つまりユニット行選択線ＵＬ１ａ、ＵＬ１ｂがともに０Ｖとされる。
・タイミング（Ｗ１２）：アレイ内の全ビット線ＢＬが（１／３）Ｖｃｃに駆動される。このとき選択ユニット行の全プレート線ＰＬ１１〜ＰＬ１４はビット線とのカップリングで（１／３）Ｖｃｃに上昇する。従ってキャパシタの充電は無い。
・タイミング（Ｗ１３）：選択されたユニット行の中で、非選択のプレート線ＰＬ１２〜ＰＬ１４に対応するプレート駆動線ＤＬ２〜ＤＬ４が（２／３）Ｖｃｃに立ち上げられ、さらにユニット選択線ＵＬ１ａ、ＵＬ１ｂが選択状態（「Ｖｐｐ」「０Ｖ」）となって、選択ユニット行の各プレートＰＬ１１〜ＰＬ１４がプレート駆動線ＤＬ１〜ＤＬ４に接続される。これによって選択プレート線ＰＬ１１は０Ｖに、非選択プレート線ＰＬ１２〜ＰＬ１４は（２／３）Ｖｃｃになる。これに伴って選択ユニット行の選択キャパシタＣ１と非選択キャパシタＣ２〜Ｃ４には各々（−１／３）Ｖｃｃ・Ｃｐ、（１／３）Ｖｃｃ・３Ｃｐの電荷がチャージされる。それらはタイミング（Ｗ１７）でともに放電されて消費される。
・タイミング（Ｗ１４）：データ「１」に対応するビット線ＢＬのみが▲３▼として示すようにＶｃｃに立ち上がる。ここにおいて選択プレート線ＰＬ１１は０Ｖのままであり、従ってデータ「１」を書き込もうとする所望のビット線ＢＬに対応する選択プレート線ＰＬ１１上のセル（キャパシタＣ１）にのみＶｃｃが印加されて、データ「１」が書き込まれる。このときは図３の例と同様（２／３）Ｖｃｃ・４Ｃｐのチャージが必要であり、（Ｗ１５）で放電されて消費される。なおデータ「０」に対応するビット線ＢＬは▲４▼として示すように（１／３）Ｖｃｃのままである。
・タイミング（Ｗ１５）：アレイ内の全ビット線ＢＬを再び（１／３）Ｖｃｃに戻し、さらに再度プレート線ＰＬ１１〜ＰＬ１４を浮遊状態にする。
・タイミング（Ｗ１６）：アレイ内の全ビット線をそれぞれ０Ｖに立ち下げる。このときビット線ＢＬとのカップリングで、選択プレート線ＰＬ１１は（−１／３）Ｖｃｃに、非選択プレート線ＰＬ１２〜ＰＬ１４は（１／３）Ｖｃｃに立ち下がる。
・タイミング（Ｗ１７）：各プレート線ＰＬ１１〜ＰＬ１４は再度プレート駆動線ＤＬ１〜ＤＬ４に接続され、かつ各プレート駆動線は０Ｖに接地される。従って各プレート線ＰＬ１１〜ＰＬ１４は０Ｖとなる。
・タイミング（Ｗ１８）：ワード線ＷＬ１が閉じられる。
【００５９】
このように第２の実施の形態による図５の書込シーケンスも、図３と同様に、選択プレート線ＰＬ１１上の所望のキャパシタに「１」を書き込むが、消費されたチャージの総和は４・Ｖｃｃ・Ｃｐである。
従って適時プレート線を浮遊状態にしてビット線とのカップリングでそれらを駆動することで、キャパシタの充放電に伴う電力消費は（２／３）に低減されたものである。
つまり第２の実施の形態の場合、第１の実施の形態と同様の効果が得られることに加えて、消費電力の削減という効果も得られるものである。
【００６０】
＜複数メモリアレイでの配置＞
ところで、上記第１，第２の実施の形態のようなメモリを使用して実際の製品チップを構築した場合、消費電力を抑えるために、通常複数のメモリアレイを並べ、その一部のみを動作させるようにする。
その場合の構成例を図６に示す。
【００６１】
図６においては、アレイＡＲ１、ＡＲ２として複数のメモリアレイを示している。各アレイＡＲ１，ＡＲ２・・・は、それぞれ図４に示したような構成（又は図１に示した構成でもよい）を有する。
【００６２】
複数アレイの場合、プレート線制御回路ＰＳや、プレート駆動線ＤＬ１〜ＤＬ４に対する駆動線制御回路３４−１〜３４−４、さらにはセンスアンプ３３は、各アレイＡＲ１，ＡＲ２・・・ごとに独立して設けられる。
一方、ユニット行選択信号発生部３５やワードラインデコーダ／ドライバ３１は、複数アレイＡＲ１，ＡＲ２・・・で共有されており、異なるアレイが同一のワード線ＷＬやユニット行選択線ＵＬで制御される。
例えばユニット行選択線ＵＬ１ａ、ＵＬ１ｂが選択状態になった場合、各アレイＡＲのプレート駆動線ＤＬが対応するプレート線ＰＬに接続される。しかし非選択のアレイＡＲにおいては、プレート駆動線ＤＬは対応する駆動線制御回路３４により接地されたままであり、そのアレイにおけるプレート線ＰＬは動作しない。従って選択アレイＡＲのセルのみがアクセスされる。
このようなユニット行選択信号発生部３５やワードラインデコーダ／ドライバ３１の複数アレイアレイＡＲ１，ＡＲ２・・・での共有は、チップ面積縮小に非常に有効である。
【００６３】
またこの場合の好適な配線層構造を図７の断面図で示す。この図７は、ビット線ＢＬに対して垂直方向に割った断面図であり、第１の配線層におけるプレート駆動線ＤＬ及びビット線ＢＬは、図面の奥行き方向に走査され、また第２の配線層におけるユニット行選択線ＵＬ及びワード線の裏打ち配線ＷＳは図面の左右方向に走査される。
この図７に示すように、プレート駆動線ＤＬを第１の配線層でビット線ＢＬと同方向に配設し、ユニット行選択線ＵＬを第２の配線層でワード線ＷＬと同方向に配設させれば、それらの配線をスムースに交差させ、ユニット選択線及びその駆動回路を複数アレイで共有させることが容易になる。
さらにワード線ＷＬの裏打ち、架橋用配線ＷＳも、ユニット行選択線ＵＬと同一の配線層を使用してプレート駆動線ＤＬと交差せしめれば、ワードラインデコーダ／ドライバ３１の複数アレイＡＲでの共有が容易になる。
【００６４】
また、各プレート線制御回路ＰＳは、スイッチ用トランジスタ２個で構成されるのみなので、図６のようにアレイＡＲごとに独立に設けても占有面積は小さい。またプレート駆動線ＤＬ及び駆動線制御回路３４は、アレイ内のメモリユニットＭＵ間で共通に使用されるので、メモリユニット内のプレート本数に対応する個数があればよく、この例では各アレイに４対づつ接地すれば良い。
また、ユニット行選択線ＵＬとユニット行選択信号発生部３５、さらにワード線ＷＬとワードラインデコーダ／ドライバ３１は複数アレイＡＲで共有できるので、実効的占有面積は小さい。
従って図６のような構成を採用すれば、制御回路の占有面積を最小限に抑えつつ、誤書き込みの無い正確なプレート線制御が可能になる。
【００６５】
以上、実施の形態について説明してきたが、上記図１，図４の各実施の形態の構成例は、図７のクロスポイント型メモリ構成においてプレートラインデコーダ／ドライバを発展させたものであるといえる。従って、図８のようなクロスポイント型メモリ構成に基づいて、図１，図４のようなプレートラインデコーダ／ドライバ３２を備えた構成例も考えられる。
【００６６】
さらに本発明の適用範囲は上述のようなクロスポイント型の強誘電体キャパシタを用いた半導体記憶装置に限らない。
即ちサブワード線またはプレート線により選択され、互いに独立したデータを記憶する複数のメモリセルにより構成されたメモリユニットを有し、かつ複数の該メモリユニットがワード線により制御されるアクセストランジスタを介して同一ビット線に接続され、アレイ状に配置された構成を持つ半導体メモリであれば、本発明は同様に適用することが出来、特にチップ面積縮小においては同様の効果を得ることが出来る。
【００６７】
【発明の効果】
以上の説明からわかるように本発明によれば、サブワード線制御手段は、サブワード線を対応するサブワード駆動線に接続するモードと、サブワード線を固定電圧点に接続するモードとが実現されればよく、サブワード線（プレート線）の複雑な動作は、サブワード線とサブワード駆動線が接続されたモードにおいて、サブワード駆動線（プレート駆動線）の動作を反映することによって実現される。このためサブワード線制御手段は少なくとも２つのスイッチで構成することができ、サブワード線制御手段の回路規模を最小限に小型化し、単純化することが可能となり、また、その占有面積は非常に小さい。
このように、各サブワード線に対応して設けられるサブワード線制御手段が小型化されることで、チップ面積の縮小に有効である。また狭いピッチで配設されるサブワード線に対応して容易にサブワード線制御手段を形成でき、レイアウトの面積効率も良好となる。
【００６８】
さらに各サブワード線制御手段がサブワード線をハイインピーダンス状態（浮遊状態）にする機能をもつようにし、サブワード線を適時浮遊状態にしてビット線とのカップリングで駆動させるようにすれば、チャージ頻度を減少させることができるため、消費電力を低減できるという効果もある。
【００６９】
サブワード駆動線は第１の配線層を用いてビット線と同方向に配し、ユニット行選択線は第２の配線層を用いてワード線と同方向に配することや、ワード線の裏打ち配線または架橋配線に第２の配線層を利用すること、さらにはユニット選択線とメモリユニット行選択手段、或いはワード線駆動手段は、複数のメモリアレイに共有されるようにすることで、配線層構造や全体構成を効率化できる。具体的には、メモリ駆動に必要な配線層数の増加の防止や、回路規模の削減を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成例の説明図である。
【図２】第１の実施の形態のデータ読出時の動作波形の説明図である。
【図３】第１の実施の形態のデータ書込時の動作波形の説明図である。
【図４】本発明の第２の実施の形態の構成例の説明図である。
【図５】第２の実施の形態のデータ書込時の動作波形の説明図である。
【図６】実施の形態の複数アレイの構成例の説明図である。
【図７】実施の形態の配線構造の説明図である。
【図８】クロスポイント型強誘電体メモリの構成の説明図である。
【図９】クロスポイント型強誘電体メモリの構成の説明図である。
【図１０】クロスポイント型強誘電体メモリの断面構造の説明図である。
【符号の説明】
３１  ワードラインデコーダ／ドライバ、３２  プレートラインデコーダ／ドライバ、３３  センスアンプ、３４，３４−１，３４−２，３４−３，３４−４駆動線制御回路、３５  ユニット行選択信号発生部、ＭＵ，ＭＵ１１，ＭＵ１２・・・  メモリユニット、ＷＬ、ＷＬ１、ＷＬ２  ワード線、ＢＬ，ＢＬ１，ＢＬ２・・・  ビット線、ＰＬ，ＰＬ１１，ＰＬ１２・・・  プレート線、ＵＬ，ＵＬ１，ＵＬ２  ユニット行選択線、ＰＳ，ＰＳ１１、ＰＳ１２・・・  プレート線制御回路、ＤＬ，ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４  プレート駆動線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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