(57)【要約】【課題】電源電圧を所定に昇圧した電圧を用いてメモリセルへアクセスするアクセス構造を有しながら、その回路構成の複雑化や回路規模の増大を好適に抑制することのできる半導体メモリを提供する。【解決手段】メモリセルアレイ１１０の各メモリセルへのアクセスは、バッテリ１９５の電源電圧が昇圧回路１９０によって昇圧された昇圧電圧によって行われる。このメモリセルアレイ１１０を含むメモリブロック１００は、その電力供給源を昇圧回路１９０とする。そして、このメモリブロック１００の外部から同メモリブロック１００へ入力される信号（その電圧レベルは、バッテリ１９５の電圧レベルとである信号）を昇圧回路１９０にて昇圧された昇圧電圧によって電圧変換するレベルシフタ１１５、１５７、１８５を備える。【選択図】　　　　図１
2004134047.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を所定に昇圧した昇圧電圧によって駆動されるドライバによりメモリセルへのアクセスが行われる半導体メモリにおいて、
前記アクセスの対象となるメモリセルを指定するアドレスに関するデータを前記昇圧電圧によって電圧変換するレベルシフタと、該レベルシフタの出力に基づき前記アドレスに関するデータに対応したドライバを選択的に駆動するアドレスデコーダとを備える
ことを特徴とする半導体メモリ。
【請求項２】
ドライバにより選択されるワード線へ電源電圧を所定に昇圧した昇圧電圧を印加することでアクセス対象とするメモリセルの行アドレスを指定するとともに、ビット線を選択することで同アクセス対象とするメモリセルの列アドレスを指定する半導体メモリにおいて、
前記アクセス対象となるメモリセルに応じたワード線を指定する行アドレスに関するデータが入力されると、該行アドレスに関するデータを前記昇圧電圧によって電圧変換するレベルシフタと、該レベルシフタの出力に基づいて前記アクセス対象となるメモリセルのワード線に前記昇圧電圧を印加するドライバを選択的に駆動する行アドレスデコーダとを備える
ことを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記アクセス対象となるメモリセルのビット線を選択するビット線セレクタと、同アクセス対象となるメモリセルに応じたビット線を指定する列アドレスに関するデータが入力されると、該列アドレスに関するデータを前記昇圧電圧によって電圧変換するレベルシフタと、前記列アドレスに関するデータが入力されるレベルシフタの出力に基づいて前記ビット線セレクタを駆動する列アドレスデコーダとを更に備える
ことを特徴とする半導体メモリ。
【請求項４】
請求項２又は３記載の半導体メモリにおいて、
前記メモリセルへのアクセス態様を指令する指令信号を前記昇圧電圧によって電圧変換するレベルシフタと、前記指令信号が入力されるレベルシフタの出力に基づいて前記メモリセルへのアクセスタイミングを制御する制御回路とを更に備える
ことを特徴とする半導体メモリ。
【請求項５】
電源電圧を所定の昇圧電圧に昇圧する昇圧回路と、メモリブロックとして、メモリセル、及び前記昇圧電圧によって駆動されて該メモリセルにアクセスするドライバ、及び外部からのアドレスに関するデータに基づき該アドレスに関するデータに対応するドライバを選択的に駆動するアドレスデコーダを少なくとも備える半導体メモリにおいて、
前記メモリブロックは、前記昇圧回路を電力供給源とし、且つ入力される信号を前記昇圧電圧によって電圧変換するレベルシフタを備える
ことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に所定に昇圧した電圧にてメモリセルにアクセスするアクセス構造を有する半導体メモリに関する。
【０００２】
【従来の技術】
図７に、この種の半導体メモリの一例を示す。同図７に示されるように、この半導体メモリは、複数のメモリセルが２次元的に規則的に配列されたメモリセルアレイ３１０を備えている。このメモリセルアレイは、フラッシュメモリとして構成されている。このフラッシュメモリは、電気的に書き換え可能な不揮発性メモリ（Ｅｌｅｃｔｒｉａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）の一種であって、所定の複数個のメモリセルに記憶されたデータを一括して消去する構成となっている。図８に、各メモリセルの等価回路を示す。
【０００３】
同図８に示されるように、このフラッシュメモリは、例えば下記特許文献１等に記載されているスプリットゲート型のものとして構成されている。そして、各メモリセルＭＣは、コントロールゲートｃｇと、同コントロールゲートｃｇ及びチャネルｃ間に絶縁物を介して形成されているフローティングゲートｆｇとを有するトランジスタＭＴを備えて構成されている。このトランジスタＭＴは、フローティングゲートｆｇへの電子の保持態様によって、すなわち、フローティングゲートｆｇに電子が蓄積されるか蓄積されないかによって、論理「Ｈ」又は「Ｌ」のデータを保持（記憶）するものである。
【０００４】
このトランジスタＭＴの上記コントロールゲートｃｇはワード線ＷＬと接続されており、また、ドレインｄはビット線ＢＬと接続されており、更に、ソースｓはソース線ＳＬと接続されている。そして、これらワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬへ図９に示す電圧を印加することで、メモリセルＭＣからのデータの読み出し、同メモリセルＭＣへのデータの書き込み、及び同メモリセルＭＣの保持するデータの消去をそれぞれ行う。
【０００５】
次に、メモリセルＭＣとの間でのデータの読み出し、書き込み、消去の各アクセス動作について、図７を参照して更に詳述する。ちなみに、この半導体メモリにおいて、図中、波線にて囲ったメモリブロック３００は、基本的には、バッテリ３９５を電力供給源としている。
【０００６】
まず、メモリセルＭＣに記憶保持されているデータの読み出しに際しては、昇圧回路３９０において、バッテリ３９５の電圧（例えば１．５Ｖ）が読み出し用の昇圧電圧（例えば３．０Ｖ）に昇圧される。更に、外部からアクセス対象となるメモリセルＭＣの行アドレスデータ及び列アドレスデータがそれぞれ列アドレスデコーダ３２０及び行アドレスデコーダ３３０に入力される。
【０００７】
そして、列アドレスデコーダ３２０では、列アドレスデータに基づいてメモリセルアレイ３１０の所定のメモリセルＭＣへアクセスするための信号をビット線セレクタ３２５に出力する。これに対し、ビット線セレクタ３２５では、アクセス対象となるメモリセルＭＣのビット線ＢＬを選択的にバッテリ３９５の電圧にてプリチャージする。
【０００８】
こうしたプリチャージがなされる一方、行アドレスデコーダ３３０では、行アドレスデータに基づいてメモリセルアレイ３１０の所定のメモリセルＭＣへアクセスするための信号をレベルシフタ３３５に出力する。これに対し、レベルシフタ３３５では、この行アドレスデコーダ３３０の出力を昇圧回路３９０の昇圧電圧にて電圧変換する。すなわち、バッテリ３９５の高電圧側（例えば１．５Ｖ）を論理「Ｈ」とし、例えば接地を論理「Ｌ」とする行アドレスデコーダ３３０の出力を、昇圧回路３９０の出力電圧（例えば３Ｖ）を論理「Ｈ」とし例えば接地側を論理「Ｌ」とするデータに電圧変換する。そして、この電圧変換された信号がワード線ドライバ３４０に取り込まれ、アクセス対象となるメモリセルＭＣのワード線ＷＬに対応したドライバが選択的に駆動される。すなわち、選択されたドライバから対応するワード線ＷＬに上記昇圧電圧が印加される。図１０に、これら行アドレスデコーダ３３０、レベルシフタ３３５、ワード線ドライバ３４０のうち、所定のワード線ＷＬと接続される部分についてその等価回路を参考までに示す。
【０００９】
これにより、プリチャージのなされたビット線ＢＬの電位の変化態様に応じてデータの読み出しを行うことができる。すなわち、アクセス対象のメモリセルＭＣのトランジスタＭＴ（図８）のフローティングゲートｆｇに電子が保持されている場合にはビット線ＢＬの電位が変化しないのであるが、電子が保持されていない場合にはビット線ＢＬの電位が変化する。このため、このビット線ＢＬの電位の変化をリードアンプ３５０にて増幅してリードデータとして取り出すことができる。
【００１０】
また、メモリセルＭＣへのデータの書き込み（フローティングゲートｆｇへの電子の蓄積）に際しては、昇圧回路３９０において、バッテリ３９５の電圧が書き込み用の昇圧電圧（例えば９．０Ｖ）に昇圧される。更に、外部からアクセス対象となるメモリセルＭＣの行アドレスデータ及び列アドレスデータがそれぞれ列アドレスデコーダ３２０及び行アドレスデコーダ３３０に入力される。
【００１１】
そして、列アドレスデコーダ３２０では、列アドレスデータに基づいてメモリセルアレイ３１０の所定のメモリセルＭＣへアクセスするための信号をビット線セレクタ３２５に出力する。これに対し、ビット線セレクタ３２５では、ライトアンプ３５５の生成する所定の電圧（例えば０．６Ｖ）をアクセス対象となるメモリセルＭＣのビット線ＢＬに印加する。
【００１２】
一方、行アドレスデコーダ３３０では、行アドレスデータに基づいてメモリセルアレイ３１０の所定のメモリセルＭＣへアクセスするための信号を出力する。これに対し、レベルシフタ３３５では、この行アドレスデコーダ３３０の出力を２．０Ｖ生成部３６０の電圧にて電圧変換する。そして、この電圧変換された信号がワード線ドライバ３４０に取り込まれ、アクセス対象となるメモリセルＭＣのワード線ＷＬに対応したドライバが選択的に駆動される。すなわち、選択されたドライバから対応するワード線に上記昇圧電圧が印加される。
【００１３】
また、レベルシフタ３６５では、この行アドレスデコーダ３３０の出力を昇圧回路３９０の電圧にて電圧変換する。そして、この電圧変換された信号がソース線ドライバ３７０に取り込まれ、アクセス対象となるメモリセルＭＣのソース線ＳＬに対応したドライバが選択的に駆動される。すなわち、選択されたドライバから対応するソース線ＳＬに上記昇圧回路３９０の昇圧電圧が印加される。これにより、アクセス対象となるメモリセルへのデータの書き込みが行われる。
【００１４】
更に、メモリセルＭＣに記憶されたデータの消去に際しては、昇圧回路３９０を通じて、バッテリ３９５の電圧が消去用の昇圧電圧（例えば９．０Ｖ）に昇圧される。更に、外部からアクセス対象となるメモリセルＭＣの行アドレスデータが行アドレスデコーダ３３０に入力されるとともに、列アドレスデータが列アドレスデコーダ３２０に入力される。
【００１５】
そして、ビット線セレクタ３２５では、列アドレスデータに基づき、アクセス対象となる（複数の）メモリセルＭＣのビット線ＢＬ及びソース線ＳＬの電圧を「０Ｖ」とする。
【００１６】
更に、行アドレスデコーダ３３０では、行アドレスデータに基づいてメモリセルアレイ３１０の所定のワード線ＷＬへアクセスするための信号を出力する。これに対し、レベルシフタ３３５では、この行アドレスデコーダ３３０の出力を昇圧回路３９０の昇圧電圧にて電圧変換する。そして、この電圧変換された信号がワード線ドライバ３４０に取り込まれ、上記ワード線ＷＬに対応したドライバが昇圧電圧にて選択的に駆動される。すなわち、選択されたドライバから対応するワード線に上記昇圧電圧が印加される。これにより、このワード線ＷＬにつながるメモリセルＭＣのデータが消去される。
【００１７】
ちなみに、こうした一連のメモリセルのアクセスタイミング等は、外部からのアクセス態様を指令する信号（リードイネーブル、ライトイネーブル、イレーズイネーブル）に基づき、制御回路３８０によって制御される。
【００１８】
なお、こうした半導体メモリについて記載された刊行物としては、上記特許文献１の他、下記特許文献２がある。
【００１９】
【特許文献１】
特開平９−２１３０８６号
【特許文献２】
特開２００１−１０２５５３号
【００２０】
【発明が解決しようとする課題】
上記半導体メモリによれば、基本的にはバッテリ３９５による電力にて駆動しつつも、昇圧回路３９０を備えることで、メモリセルＭＣへのアクセスを的確に行うことができる。ただし、こうした半導体メモリは、反面、メモリセルＭＣへのアクセスに際して昇圧回路３９０による昇圧電圧をメモリセルＭＣへ印加するための専用の回路が必要であり、メモリセル全体としての複雑化が避けられない実情にある。また、行アドレスデコーダ３３０及びワード線ドライバ３４０間や、行アドレスデコーダ３３０及びソース線ドライバ３７０間にもレベルシフタ３３５、３６５を備える必要が生じる等、それら回路による回路規模の増大も無視できない。
【００２１】
なお、上記フラッシュメモリに限らず、電源電圧を所定に昇圧した電圧を用いてメモリセルにアクセスする半導体メモリにあっては、こうした実情も概ね共通したものとなっている。
【００２２】
本発明は上記実情に鑑みてなされたものであり、その目的は、電源電圧を所定に昇圧した電圧を用いてメモリセルへアクセスするアクセス構造を有しながら、その回路構成の複雑化や回路規模の増大を好適に抑制することのできる半導体メモリを提供することにある。
【００２３】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１記載の発明は、電源電圧を所定に昇圧した昇圧電圧によって駆動されるドライバによりメモリセルへのアクセスが行われる半導体メモリにおいて、前記アクセスの対象となるメモリセルを指定するアドレスに関するデータを前記昇圧電圧によって電圧変換するレベルシフタと、該レベルシフタの出力に基づき前記アドレスに関するデータに対応したドライバを選択的に駆動するアドレスデコーダとを備えることをその要旨とする。
【００２４】
上記構成では、アドレスに関するデータに対応したドライバを選択的に駆動するアドレスデコーダが、レベルシフタの出力に基づき動作する。このため、アドレスデコーダとドライバとの動作電圧を共通の昇圧電圧とすることができる。したがって、アドレスデコーダ及びドライバ間にレベルシフタを設ける必要性を排除することができ、半導体メモリとしての回路規模の増大を好適に抑制することができるようになる。すなわち、アドレスデコーダ及びドライバ間にレベルシフタを設ける場合には、駆動するドライバの数だけのレベルシフタが必要となるが、上記構成では、このドライバ数を記述し得るビット数のレベルシフタを必要とするのみであり、回路規模の増大が抑制される。
【００２５】
なお、こうした構成を有する半導体メモリは、半導体メモリの搭載される集積回路に占めるメモリセルの面積の割合が所定以下である場合や、要求される設計期間が所定以下の場合については、特に有効である。
【００２６】
請求項２記載の発明は、ドライバにより選択されるワード線へ電源電圧を所定に昇圧した昇圧電圧を印加することでアクセス対象とするメモリセルの行アドレスを指定するとともに、ビット線を選択することで同アクセス対象とするメモリセルの列アドレスを指定する半導体メモリにおいて、前記アクセス対象となるメモリセルに応じたワード線を指定する行アドレスに関するデータが入力されると、該行アドレスに関するデータを前記昇圧電圧によって電圧変換するレベルシフタと、該レベルシフタの出力に基づいて前記アクセス対象となるメモリセルのワード線に前記昇圧電圧を印加するドライバを選択的に駆動する行アドレスデコーダとを備えることをその要旨とする。
【００２７】
上記構成では、行アドレスに関するデータに対応したドライバを選択的に駆動する行アドレスデコーダが、レベルシフタの出力に基づき動作する。このため、行アドレスデコーダとドライバとの動作電圧を共通の昇圧電圧とすることができる。したがって、行アドレスデコーダ及びドライバ間にレベルシフタを設ける必要性を排除することができ、半導体メモリとしての回路規模の増大を好適に抑制することができるようになる。すなわち、行アドレスデコーダ及びドライバ間にレベルシフタを設ける場合には、駆動するドライバの数だけのレベルシフタが必要となるが、上記構成では、このドライバ数を記述し得るビット数のレベルシフタを必要とするのみであり、回路規模の増大が抑制される。
【００２８】
なお、こうした構成を有する半導体メモリは、半導体メモリの搭載される集積回路に占めるメモリセルの面積の割合が所定以下の場合や、要求される設計期間が所定以下の場合については、特に有効である。
【００２９】
請求項３記載の発明は、請求項２に記載の発明において、前記アクセス対象となるメモリセルのビット線を選択するビット線セレクタと、同アクセス対象となるメモリセルに応じたビット線を指定する列アドレスに関するデータが入力されると、該列アドレスに関するデータを前記昇圧電圧によって電圧変換するレベルシフタと、前記列アドレスに関するデータが入力されるレベルシフタの出力に基づいて前記ビット線セレクタを駆動する列アドレスデコーダとを更に備えることをその要旨とする。
【００３０】
上記構成では、行アドレスデコーダ及び列アドレスデコーダを同一の特性のトランジスタとすることができるため、これらを同一の電圧レベルの信号にて制御することができ、制御を簡易に行うことができるようになる。また、ビット線セレクタ及び列アドレスデコーダ、行アドレスデコーダ、ワード線ドライバを同一特性のトランジスタとすることができため、その製造も簡易に行うことができる。
【００３１】
更に、上記構成では、ビット線セレクタを駆動する列アドレスデコーダが、レベルシフタの出力に基づき動作する。このため、列アドレスデコーダとドライバとの動作電圧を共通の昇圧電圧とすることができる。したがって、たとえビット線セレクタを昇圧電圧にて駆動する場合であれ、列アドレスデコーダ及びドライバ間にレベルシフタを設ける必要性を排除することができ、半導体メモリとしての回路規模の増大を好適に抑制することができるようになる。
【００３２】
請求項４記載の発明は、請求項２叉は３記載の発明において、前記メモリセルへのアクセス態様を指令する指令信号を前記昇圧電圧によって電圧変換するレベルシフタと、前記指令信号が入力されるレベルシフタの出力に基づいて前記メモリセルへのアクセスタイミングを制御する制御回路とを更に備えることをその要旨とする。
【００３３】
上記構成では、メモリセルへのアクセスタイミングを制御する制御回路が、レベルシフタの出力に基づき動作する。このため、メモリセルや、行アドレスデコーダ、ドライバ等と、制御回路との動作電圧を共通の昇圧電圧とすることができ、制御回路によるこれらの制御を簡易に行うことができる。
【００３４】
請求項５記載の発明は、電源電圧を所定の昇圧電圧に昇圧する昇圧回路と、メモリブロックとして、メモリセル、及び前記昇圧電圧によって駆動されて該メモリセルにアクセスするドライバ、及び外部からのアドレスに関するデータに基づき該アドレスデータに対応するドライバを選択的に駆動するアドレスデコーダを少なくとも備える半導体メモリにおいて、前記メモリブロックは、前記昇圧回路を電力供給源とし、且つ入力される信号を前記昇圧電圧によって電圧変換するレベルシフタを備えることをその要旨とする。
【００３５】
上記構成では、メモリブロックが昇圧回路を電力供給源とするために、メモリセルにアクセスするドライバやアドレスデコーダ等、メモリブロック内のメモリセルの周辺回路を共通の昇圧電圧にて動作させることができ、回路を簡素化することができるようになる。
【００３６】
しかも、入力される信号は、レベルシフタによって、昇圧電圧にて電圧変換されるために、同メモリブロックと外部との信号の授受も的確に行うこともできる。更に、メモリブロックに入力される信号をレベルシフタによって電圧変換するために、少なくともアドレスデコーダがこの電圧変換された信号に基づいてドライバを直接駆動することができ、ドライバの直前にレベルシフタを備える場合と比較して回路規模を低減することもできる。
【００３７】
なお、こうした構成を有する半導体メモリは、半導体メモリの搭載される集積回路に占めるメモリセルの面積の割合が所定以下の場合や、要求される設計期間が所定以下の場合については、特に有効である。
【００３８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明にかかる半導体メモリの第１の実施形態について、図面を参照しつつ説明する。
【００３９】
図１は、本実施形態にかかる半導体メモリの全体構成を示すブロック図である。この半導体メモリは、論理回路等とともに、半導体集積回路に混載されているものである。この半導体メモリは、メモリブロック１００と、バッテリ１９５の電源電圧（例えば１．５Ｖ）を所定の電圧に昇圧する昇圧回路１９０とを備えている。そして、図１に示されるように、このメモリブロック１００は、昇圧回路１９０を電力供給源とする。
【００４０】
このように本実施形態では、メモリブロック１００の電力供給源を昇圧回路１９０とすることで、メモリブロック１００内のトランジスタを全て同一の特性（耐圧特性等）を有するものとして、構成の簡素化を図る。また、このようにメモリブロック１００内に一括して昇圧電圧を印加することで、メモリブロック内において複数の給電経路を有する場合と比較して、その給電経路の簡素化を併せ図っている。
【００４１】
上記メモリブロック１００は、先の図７に示したメモリセルアレイ３１０と同様のメモリセルアレイ１１０を備えている。このメモリセルアレイ１１０の各メモリセルＭＣは、先の図８に示したものと同一である。そして、このメモリセルＭＣへのアクセスに際しては、基本的には先の図７に示した半導体メモリと同様の態様にて各メモリセルのワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに電圧を印加する。
【００４２】
そして、本実施形態では、こうしたメモリセルと、メモリブロック１００内のメモリセルの周辺回路とを共通の昇圧電圧にて動作させる。このため、このメモリブロック１００の外部から同メモリブロック１００へ入力される信号（その電圧レベルとしてバッテリ１９５の電圧レベルを想定）を昇圧回路１９０にて昇圧された昇圧電圧によって電圧変換するレベルシフタ１１５、１５７、１８５を備える。したがって、上記各レベルシフタ１１５、１５７、１８５によって、バッテリ１９５の高電圧側及び接地間で２値化された論理レベル信号が、昇圧回路１９０の出力電圧及び接地間で２値化された論理レベル信号に変換されることとなる。
【００４３】
このように、メモリブロック１００において、各入力端子から取り込まれた信号をレベルシフタによって電圧変換することで、メモリブロック１００内の回路を同メモリブロック１００の外部の動作電圧レベルの信号に基づいて的確に動作させることが可能となる。
【００４４】
更に、メモリブロック１００の外部へ出力される信号をバッテリ１９５の電圧によって電圧変換するレベルシフタ１５２を備えている。これにより、メモリブロック１００の外部においてメモリブロック１００の出力信号を的確に処理することが可能となる。
【００４５】
ここで、レベルシフタ１１５は、アクセス対象となるメモリセルＭＣに応じたワード線ＷＬを指定する行アドレスデータが入力されると、これを昇圧回路１９０の昇圧電圧によって電圧変換して、行アドレスデコーダ１３０に出力するものである。更に、同レベルシフタ１１５は、アクセス対象となるメモリセルＭＣに応じたビット線ＢＬを指定する列アドレスデータが入力されると、これを昇圧回路１９０の昇圧電圧によって電圧変換するものでもある。
【００４６】
一方、行アドレスデコーダ１３０は、レベルシフタ１１５の出力に基づき、アクセス対象となるメモリセルＭＣのワード線ＷＬに昇圧電圧を印加するワード線ドライバ１４０内のドライバを選択的に駆動する回路である。すなわち、レベルシフタ１１５により電圧変換のなされた行アドレスデータに基づき、ワード線ドライバ１４０内においてアクセス対象となるメモリセルＭＣのワード線ＷＬに昇圧電圧を印加するドライバを選択する。図２に、これら行アドレスデコーダ１３０や、ワード線ドライバ１４０において、所定のワード線ＷＬと接続する部分についての構成を例示する。
【００４７】
同図２に示すように、行アドレスデコーダ１３０は、電圧変換のなされた行アドレスデータ等に基づき、ワード線ドライバ１４０のうち所定のドライバ１４０ｄに論理「Ｈ」の信号を入力する。一方、ドライバ１４０ｄは、２．０Ｖ生成部１６０及び上記昇圧回路１９０のいずれかを電力供給源として駆動されるものであり、行アドレスデコーダ１３０から論理「Ｈ」の信号が入力されると、上記電力供給源の電圧をワード線ＷＬに印加する。
【００４８】
なお、上記２．０Ｖ生成部１６０は、昇圧回路１９０の昇圧電力を降圧して「２．０Ｖ」の電圧を生成する回路である。
一方、列アドレスデコーダ１２０は、列アドレスデータの入力されるレベルシフタの出力に基づき、ビット線セレクタ１２５を駆動するものである。すなわち、レベルシフタ１１５により電圧変換のなされた列アドレスデータに基づき、ビット線ＢＬを選択するようビット線セレクタ１２５を制御する。図３に、これら列アドレスデコーダ１２０や、ビット線セレクタ１２５等において、所定のビット線ＢＬと接続する部分についての構成を例示する。
【００４９】
図３に示すように、列アドレスデコーダ１２０は、電圧変換のなされた列アドレスデータ等に基づき、ビット線セレクタ１２５のうちの所定のセレクタ回路１２５ｃに論理「Ｈ」の信号を出力する。一方、セレクタ回路１２５ｃには、リードアンプ１５０又はライトアンプ１５５が選択的に接続される。これらリードアンプ１５０やライトアンプ１５５には、昇圧回路１９０に加えて、先の図１に示すように、昇圧電圧を降圧して所定の電圧を生成する回路からの電力が併せ供給される構成となっている。
【００５０】
すなわち、リードアンプ１５０は、昇圧回路１９０に加えて、「１．５Ｖ」の電圧を生成する１．５Ｖ生成部１５１を電力供給源とする。また、ライトアンプ１５５は、昇圧回路１９０に加えて、「０．６Ｖ」の電圧を生成する０．６Ｖ生成部１５６を電力供給源とする。
【００５１】
そして、これらリードアンプ１５０やライトアンプ１５５には、メモリブロック１００内と外部との間の電圧レベルを変換するレベルシフタ１５２、１５７がそれぞれ接続されている。
【００５２】
また、制御回路１８０は、外部からメモリセルへのアクセス態様を指令する信号（リードイネーブル、ライトイネーブル、イレーズイネーブル）が入力されると、これに基づいてメモリセルへのアクセスタイミングを制御する回路である。ここで、外部からの指令信号は、レベルシフタ１８５により、昇圧回路１９０の昇圧電圧によって電圧変換された後に制御回路１８０に取り込まれる。これにより、制御回路１８０を昇圧電圧を動作電圧として駆動させることが可能となる。
【００５３】
次に、メモリセルＭＣと半導体メモリとの間でのデータの読み出し、書き込み、消去の各アクセス動作について、更に詳述する。
まず、メモリセルＭＣに記憶保持されているデータの読み出しに際しては、昇圧回路１９０において、バッテリ１９５の電圧（例えば１．５Ｖ）が読み出し用の昇圧電圧（例えば３．０Ｖ）に昇圧される。また、外部から読み出しを行う旨の指令信号（リードイネーブル）がレベルシフタ１８５に入力される。これに対し、レベルシフタ１８５では、この指令信号を昇圧電圧にて電圧変換して制御回路１８０に出力する。更に、外部からアクセス対象となるメモリセルＭＣの行アドレスデータ及び列アドレスデータがそれぞれレベルシフタ１１５によって電圧変換された後、列アドレスデコーダ１２０及び行アドレスデコーダ１３０に入力される。
【００５４】
そして、列アドレスデコーダ１２０では、列アドレスデータ及び制御回路１８０の出力するタイミング信号に基づいてメモリセルアレイ１１０の所定のメモリセルＭＣへアクセスするための信号をビット線セレクタ１２５に出力する。すなわち、制御回路１８０から先の図３に示す列アドレスデコーダ１２０に、所定のタイミングで論理「Ｈ」となる制御信号が入力されると、同列アドレスデコーダ１２０では、所定のメモリセルＭＣにアクセスするセレクタ回路１２５ｃに論理「Ｈ」の信号を出力する。これに対し、ビット線セレクタ１２５では、アクセス対象となるメモリセルＭＣのビット線ＢＬを選択的に１．５Ｖ生成部１５１の電圧にてプリチャージする。
【００５５】
こうしたプリチャージがなされる一方、行アドレスデコーダ１３０では、行アドレスデータ及び制御回路１８０から出力されるタイミング信号に基づいてメモリセルアレイ１１０の所定のメモリセルＭＣへアクセスするための信号をワード線ドライバ１４０に出力する。すなわち、制御回路１８０から先の図２に示した行アドレスデコーダ１３０の入力端子に、所定のタイミングで論理「Ｈ」となる制御信号が入力されると、行アドレスデコーダ１３０では、所定のメモリセルＭＣにアクセスするドライバ１３０ｄに論理「Ｈ」の信号を出力する。そして、アクセス対象となるメモリセルＭＣのワード線ＷＬに対応したドライバ１３０ｄが選択的に駆動されることとなる。
【００５６】
これにより、プリチャージのなされたビット線ＢＬの電位の変化態様に応じてデータの読み出しを行う。すなわち、ビット線ＢＬの電位の変化をリードアンプ１５０にて増幅してリードデータとした後、レベルシフタ１５２にてバッテリ１９５の電源電圧によって変換して外部に出力する。
【００５７】
また、メモリセルＭＣへのデータの書き込みに際しては、昇圧回路１９０において、バッテリ１９５の電圧が書き込み用の昇圧電圧（例えば９．０Ｖ）に昇圧される。加えて、外部から書き込みを行う旨の指令信号（ライトイネーブル）がレベルシフタ１８５に入力される。これに対し、レベルシフタ１８５では、この指令信号を昇圧電圧にて電圧変換して制御回路１８０に出力する。また、外部からアクセス対象となるメモリセルＭＣの行アドレスデータ及び列アドレスデータがそれぞれ、レベルシフタ１１５にて電圧変換された後、列アドレスデコーダ１２０及び行アドレスデコーダ１３０に入力される。更に、外部から書き込みを所望するデータ（ライトデータ）がレベルシフタ１５７にて昇圧電圧にて電圧変換された後、ライトアンプ１５５に取り込まれる。以下、ここでは、このライトデータがフローティングゲートｆｇへの電子の蓄積するデータに対応する場合を例として説明する。
【００５８】
すなわち、列アドレスデコーダ１２０では、電圧変換のなされた列アドレスデータ及び制御回路１８０の出力するタイミング信号に基づいてメモリセルアレイ１１０の所定のメモリセルＭＣへアクセスするための信号をビット線セレクタ１２５に出力する。これに対し、ビット線セレクタ１２５では、０．６Ｖ生成部１５６の生成する「０．６Ｖ」の電圧をアクセス対象となるメモリセルＭＣのビット線ＢＬに印加する。
【００５９】
一方、行アドレスデコーダ１３０では、電圧変換のなされた行アドレスデータ及び制御回路１８０の出力するタイミング信号に基づいてメモリセルアレイ１１０の所定のメモリセルＭＣへアクセスするための信号を出力する。これに対し、ワード線ドライバ１４０では、アクセス対象となるメモリセルＭＣのワード線ＷＬに対応したドライバ１４０ｄ（図２）が、２．０Ｖ生成部１６０の電圧にて選択的に駆動されることとなる。
【００６０】
更に、この行アドレスデコーダ１３０の出力に基づき、ソース線ドライバ１７０では、アクセス対象となるメモリセルＭＣのソース線ＳＬに対応したドライバが、昇圧電圧にて選択的に駆動されることとなる。これにより、アクセス対象となるメモリセルへのデータの書き込みが行われる。
【００６１】
更に、メモリセルＭＣに記憶されたデータの消去に際しては、昇圧回路１９０では、バッテリ１９５の電圧が消去用の昇圧電圧（例えば９．０Ｖ）に昇圧される。また、外部から消去を行う旨の指令信号（イレーズイネーブル）がレベルシフタ１８５に入力される。これに対し、レベルシフタ１８５では、この指令信号を昇圧電圧にて電圧変換して制御回路１８０に出力する。更に、外部からアクセス対象となるメモリセルＭＣの行アドレスデータ及び列アドレスデータが、レベルシフタ１１５によって電圧変換された後、行アドレスデコーダ１３０及び列アドレスデコーダ１２０に入力される。
【００６２】
そして、ビット線セレクタ１２５では、上記列アドレスデータに基づき、アクセス対象となる（複数の）メモリセルＭＣのビット線ＢＬ及びソース線ＳＬの電圧を「０Ｖ」とする。
【００６３】
更に、行アドレスデコーダ１３０では、行アドレスデータ及び制御回路１８０の出力するタイミング信号に基づいてメモリセルアレイ１１０の所定のワード線ＷＬへアクセスするための信号を出力する。そして、このワード線ＷＬに対応したドライバが昇圧電圧にて選択的に駆動されることとなる。これにより、このワード線ＷＬにつながるメモリセルＭＣのデータが消去される。
【００６４】
このように本実施形態では、行アドレスデコーダ１３０を昇圧電圧にて駆動するとともに、レベルシフタ１１５を備えて行アドレスデータを昇圧電圧によって電圧変換して行アドレスデコーダ１３０に供給するようにした。これにより、メモリブロック１００の回路規模を好適に低減することができる。すなわち、レベルシフタ１１５において、行アドレスデータの電圧を変換する回路としては、メモリセルの行アドレスが例えば「１０２４」であるとき、これを２進数で表記し得る最低「１０」個の回路（先の図１０に例示した回路）を備えるのみでよい。これに対し、先の図７に示す構成においては、レベルシフタ３３５において、先の図１０に例示した回路を「１０２４」個必要とすることとなる。
【００６５】
また、本実施形態では、行アドレスデコーダ１３０のみならず列アドレスデコーダ１２０も昇圧電圧にて駆動される構成とするとともに、更に制御回路１８０も昇圧電圧にて駆動される構成とした。これにより、制御回路１８０の指令信号を行アドレスデコーダや列アドレスデコーダ１２０に直接に出力可能となり、制御系統の回路が簡易化される。
【００６６】
なお、このように、メモリブロック１００の電力供給源として昇圧回路１９０の昇圧電圧を用いる場合には、先の図７に示したメモリブロック３００と比較して消費電力が増大する可能性がある。しかしながら、本実施形態のような半導体メモリは、こうした消費電力の増大のデメリットを顕著に補償するような以下に例示する状況等においては特に有効なものとなっている。
【００６７】
（イ）当該半導体メモリの搭載される半導体集積回路において、同半導体メモリの占める面積比が小さいとき。
（ロ）当該半導体メモリの搭載される半導体集積回路の設計時間が短いとき。
【００６８】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
（１）行アドレスデータに対応したワード線ドライバ１４０内のドライバ１４０ｄを選択的に駆動する行アドレスデコーダ１３０が、レベルシフタ１１５の出力に基づき動作するようにすることで、回路規模の増大を抑制することができるようになる。
【００６９】
（２）行アドレスデコーダ１３０及び列アドレスデコーダ１２０を同一の特性のトランジスタとすることで、これらを同一の電圧レベルの信号にて制御することができ、制御を簡易に行うことができるようになる。
【００７０】
（３）メモリセルへのアクセスタイミングを制御する制御回路１８０が、レベルシフタ１８５の出力に基づき動作するようにした。このため、メモリセルや、行アドレスデコーダ１３０、ワード線ドライバ１４０、ソース線ドライバ１７０等と、制御回路１８０との動作電圧を共通の昇圧電圧とすることができ、制御系統の回路を簡素化することができる。
【００７１】
（４）メモリセルから読み出されたリードデータを、バッテリ１９５の電源電圧にて電圧変換するレベルシフタ１５２を備えた。これにより、メモリブロック１００の外部の回路がリードデータを的確に処理することができるようになる。
【００７２】
（第２の実施形態）
以下、本発明にかかる半導体メモリの第２の実施形態について、上記第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００７３】
図４は、本実施形態にかかる半導体メモリの全体構成を示すブロック図である。この半導体メモリも、論理回路等とともに、半導体集積回路に混載されているものである。
【００７４】
ただし、本実施形態のメモリセルアレイ２１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）をメモリセルとしてこれが２次元的に規則的に配列されたものである。詳しくは、本実施形態におけるメモリセルＭＣは、図５に示すように、１つのトランジスタＴと１つのキャパシタＣとを備えて構成される。すなわち、一端が接地されたキャパシタＣとトランジスタＴのソースｓとが接続されているとともに、トランジスタＴのドレインｄがビット線ＢＬと接続されている。また、トランジスタＴのゲートｇとワード線ＷＬとが接続されている。
【００７５】
そして、トランジスタＴのソースｓ及びキャパシタＣの他端間をデータを保持するノードとする。そして、トランジスタＴのソースｓ及びドレインｄ間が導通されることでビット線ＢＬ及びノード間でデータの授受が行われる。このデータの授受は、ワード線ＷＬ及びビット線ＢＬに図６に示す態様にて電圧を印加することで行う。
【００７６】
同図６に示すように、本実施形態では、読み出し書き込みにかかわらずメモリセルＭＣにアクセスする際には、先の図４に示すバッテリ２９５の電圧（例えば１．５Ｖ）よりも高い所定の昇圧電圧（例えば３．０Ｖ）が用いられる。このため、本実施形態にかかる半導体メモリは、メモリブロック２００と、バッテリ２９５の電源電圧（例えば１．５Ｖ）を上記所定の電圧に昇圧する昇圧回路２９０とを備えるとともに、メモリブロック２００の電力供給源を昇圧回路２９０とする。
【００７７】
このように本実施形態では、メモリブロック２００の電力供給源を昇圧回路２９０とすることで、メモリブロック２００内のトランジスタを全て同一の特性（耐圧特性等）を有するものとして、構成の簡素化を図る。また、このようにメモリブロック２００内に一括して昇圧電圧を印加することで、メモリブロック２００内において複数の給電経路を有する場合と比較して、その給電経路の簡素化を併せ図っている。
【００７８】
なお、メモリブロック２００は、読み出し時及び書き込み時にビット線ＢＬに印加する電圧を、昇圧回路２９０の昇圧電圧を降圧して生成する０．７５Ｖ生成部２５１と１．５Ｖ生成部２５６とを備えている。そして、リード時にリードアンプ２５０では、０．７５Ｖ生成部２５１の生成する電圧をビット線セレクタ２２５に出力する。また、ライト時にライトアンプ２５５では、１．５Ｖ生成部２５６の生成する電圧をビット線セレクタ２２５に出力する。
【００７９】
次に、メモリセルＭＣとの間でのデータの読み出し、及び書き込みの動作について、図４に基づいて更に説明する。
まず、メモリセルＭＣに記憶保持されているデータの読み出しに際しては、外部からデータを読み出す旨の指令信号（リードイネーブル）がレベルシフタ２８５に入力される。これに対し、レベルシフタ２８５では、この入力された指令信号を昇圧回路２９０の昇圧電圧によって電圧変換して制御回路２８０に出力する。また、外部からアクセス対象となるメモリセルＭＣの行アドレスデータ及び列アドレスデータがそれぞれレベルシフタ２１５によって電圧変換された後、列アドレスデコーダ２２０及び行アドレスデコーダ２３０に入力される。
【００８０】
そして、列アドレスデコーダ２２０では、列アドレスデータ及び制御回路１８０の出力するタイミング信号に基づいてメモリセルアレイ２１０の所定のメモリセルＭＣへアクセスするための信号をビット線セレクタ２２５に出力する。これにより、ビット線セレクタ２２５では、アクセス対象となるメモリセルＭＣのビット線ＢＬを選択的に０．７５Ｖ生成部２５１の電圧にてプリチャージする。
【００８１】
こうしたプリチャージがなされる一方、行アドレスデコーダ２３０では、行アドレスデータ及び制御回路２８０から出力されるタイミング信号に基づいてメモリセルアレイ２１０の所定のメモリセルＭＣへアクセスするための信号をワード線ドライバ２４０に出力する。これにより、ワード線ドライバ２４０において、アクセス対象となるメモリセルＭＣのワード線ＷＬに昇圧電圧を印加するドライバが選択的に駆動される。
【００８２】
これにより、プリチャージのなされたビット線ＢＬの電位の変化態様に応じてデータの読み出しを行う。すなわち、ビット線ＢＬの電位の変化をリードアンプ２５０にて増幅してリードデータとした後、レベルシフタ２５２にてバッテリ２９５の電圧にて電圧変換して外部に出力する。
【００８３】
また、メモリセルＭＣへのデータの書き込みに際しては、外部からデータを書き込む旨の指令信号（ライトイネーブル）がレベルシフタ２８５に入力される。これに対し、レベルシフタ２８５では、この入力された指令信号を昇圧回路２９０の昇圧電圧によって電圧変換して制御回路２８０に出力する。更に、外部からアクセス対象となるメモリセルＭＣの行アドレスデータ及び列アドレスデータがそれぞれ、レベルシフタ２１５にて電圧変換された後、列アドレスデコーダ２２０及び行アドレスデコーダ２３０に入力される。
【００８４】
そして、行アドレスデコーダ２３０では、電圧変換のなされた行アドレスデータ及び制御回路２８０の出力するタイミング信号に基づいてメモリセルアレイ２１０の所定のメモリセルＭＣへアクセスするための信号を出力する。これに対し、ワード線ドライバ２４０によって、アクセス対象となるメモリセルＭＣのワード線ＷＬに選択的に昇圧電圧が印加されることとなる。
【００８５】
一方、列アドレスデコーダ２２０では、電圧変換のなされた列アドレスデータ及び制御回路２８０の出力するタイミング信号に基づいてメモリセルアレイ２１０の所定のメモリセルＭＣへアクセスするための信号をビット線セレクタ２２５に出力する。一方、メモリブロック２００の外部からレベルシフタ２５７に入力されたライトデータが、昇圧回路２９０の昇圧電圧によって電圧変換された後、これがライトアンプ２５５に出力される。そして、ライトアンプ２５５では、この電圧変換のなされたライトデータが論理「Ｈ」であるか論理「Ｌ」であるかに応じて、１．５Ｖ生成部２５６の生成する電圧又は「０Ｖ」の電圧を出力する。そして、ビット線セレクタ２２５では、このライトアンプ２５５の出力する電圧をアクセス対象となるメモリセルＭＣのビット線ＢＬに印加する。
【００８６】
以上説明した本実施形態によっても、先の第１の実施形態の上記（１）〜（４）に準じた効果を得ることができる。
なお、上記各実施形態は、以下のように変更して実施することもできる。
【００８７】
・上記第１の実施形態において、フラッシュメモリの各メモリセルの構成は先の図８に例示するものに限らない。例えばフローティングゲートｆｇやコントロールゲートｃｇに加えて、記憶されたデータの消去時に用いる専用の消去ゲートを備えるものでもよい。
【００８８】
・上記第１の実施形態では、行アドレスデータによって対応するワード線及びソース線が指定されるとともに、列アドレスデータによって対応するビット線が指定される構成としたが、これに限らない。例えば行アドレスデータによって対応するワード線が指定されるとともに、列アドレスデータによって対応するビット線及びソース線が指定される構成としてもよい。
【００８９】
・メモリブロック１００の電力供給源を昇圧回路１９０としなくても、行アドレスデコーダ１３０の駆動電圧を同昇圧回路１９０の昇圧電圧とすることで、レベルシフタの数を低減することはできる。そして、この際、列アドレスデコーダ１２０や制御回路１８０の駆動電圧を昇圧電圧とすることにすれば、先の第１の実施形態の上記（２）や（３）の効果を得ることはできる。
【００９０】
・上記第１の実施形態において、ビット線へ印加する所定の電圧としては、上記第１の実施形態で例示したものに限らず、それぞれ書き込み用の所定の電圧、読み出し用の所定の電圧を適宜設定すればよい。
【００９１】
・上記第１の実施形態において、書き込み時にワード線に印加する所定の電圧としては、上記第１の実施形態で例示したものに限らず、適宜設定してよい。
・上記第１の実施形態では、スプリットゲート型のフラッシュメモリを用いたが、スタックゲート型のフラッシュメモリであってもよい。
【００９２】
・上記第１の実施形態及びその変形例において、フラッシュメモリに限らず、任意の電気的書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）としてもよい。
・上記第２の実施形態において、ＤＲＡＭの各メモリセルの構成は先の図５に例示するように１つのキャパシタと１つのトランジスタによって構成されるものに限らない。
【００９３】
・メモリブロック２００の電力供給源を昇圧回路２９０としなくても、行アドレスデコーダ２３０の駆動電圧を同昇圧回路２９０の昇圧電圧とすることで、レベルシフタの数を低減することはできる。そして、この際、列アドレスデコーダ２２０や制御回路２８０の駆動電圧を昇圧電圧とすることにすれば、先の第１の実施形態の上記（２）や（３）に準じた効果を得ることはできる。
【００９４】
・ドライバにより選択されるワード線へ所定の昇圧電圧を印加することでアクセス対象とするメモリセルの行アドレスを指定するとともに、ビット線を選択することで同アクセス対象とするメモリセルの列アドレスを指定する半導体メモリとしては、ＤＲＡＭに限らない。例えばＳＲＡＭでもよい。
【００９５】
・上記各実施形態において、メモリブロック内のトランジスタ特性を全て同一とする代わりに、昇圧電圧に耐え得る耐圧特性を有する範囲で適宜変更してよい。
【００９６】
・更に、上述したメモリに限らず、昇圧電圧を用いてメモリセルへアクセスするものにあっては、本発明の適用は有効である。
・昇圧電圧としては、電源電圧を正の電圧値に昇圧するものに限らず負の電圧値に昇圧（降圧）するものでもよい。
【００９７】
・レベルシフタとしては、電源電圧と接地電位との間で２値化された論理レベル信号を昇圧電圧の出力電圧と接地電位との間で２値化された論理レベル信号に変換するものに限らない。要は、電源電圧に基づいて電圧の範囲が規定される２値化された論理レベル信号を、昇圧電圧に基づいて電圧の範囲が規定される２値化された論理レベル信号に変換するものであればよい。
【００９８】
なお、上記各実施形態及びその変形例から把握できる技術思想としては、以下のものがある。
（１）請求項２〜４のいずれかに記載の半導体メモリにおいて、前記メモリセルは、前記ワード線に接続されるコントロールゲート及びフローティングゲートを有するとともに、該フローティングゲートへの電子の保持態様によってデータを記憶するトランジスタを備えて構成される電気的書き換え可能な不揮発性メモリであることを特徴とする半導体メモリ。
【００９９】
（２）上記（１）に記載の半導体メモリにおいて、当該半導体メモリは、フラッシュメモリとして構成されるものであって、且つ前記メモリセルへのデータの書込み及び該メモリセルの保持するデータの消去のいずれかにおいて、このメモリセルの備える前記トランジスタのソース及びドレインのいずれかに昇圧された電圧を印加するドライバと、前記ソース及びドレインのいずれかに印加する昇圧された電圧によって前記行アドレスに関するデータを電圧変換するレベルシフタとを備え、前記行アドレスデコーダは、前記行アドレスに関するデータを電圧変換するレベルシフタの出力に基づき、前記ソース及びドレインのいずれかに電圧を印加するドライバのうち、前記行アドレスに関するデータに対応したドライバを選択的に駆動する機能を更に有することを特徴とする半導体メモリ。
【０１００】
（３）上記（１）に記載の半導体メモリにおいて、当該半導体メモリは、フラッシュメモリとして構成されるものであって、且つ前記メモリセルへのデータの書込み及び該メモリセルの保持するデータの消去のいずれかにおいて、このメモリセルの備える前記トランジスタのソース及びドレインのいずれかに昇圧された電圧を印加するドライバと、前記ソース及びドレインのいずれかに印加する昇圧された電圧によって前記列アドレスに関するデータを電圧変換するレベルシフタとを備え、前記列アドレスデコーダは、前記列アドレスに関するデータを電圧変換するレベルシフタの出力に基づき、前記ソース及びドレインのいずれかに電圧を印加するドライバのうち、前記列アドレスに関するデータに対応したドライバを選択的に駆動する機能を更に有することを特徴とする半導体メモリ。
【０１０１】
（４）請求項２〜４のいずれかに記載の半導体メモリにおいて、前記半導体メモリは、選択されるワード線への所定の昇圧電圧の印加によって対応するメモリセルのノード及びビット線間を導通させている間に前記ビット線を介して前記ノードへ所定の電圧を印加することでデータの書き込みを行い、前記ノード及びビット線間を導通させている間に前記ノードに保持される電圧を前記ビット線へ出力させることでデータの読み出しを行うものであることを特徴とする半導体メモリ。
【０１０２】
（５）上記（３）記載の半導体メモリにおいて、前記半導体メモリは、ダイナミックランダムアクセスメモリ及びスタティックランダムアクセスメモリのいずれかとして構成されてなることを特徴とする半導体メモリ。
【０１０３】
（６）請求項５記載の半導体メモリにおいて、前記メモリブロックは、その外部へ出力する信号を電源電圧によって電圧変換するレベルシフタを備えることを特徴とする半導体メモリ。
【図面の簡単な説明】
【図１】本発明にかかる半導体メモリの第１の実施形態の全体構成を示すブロック図。
【図２】同実施形態においてワード線の駆動系の回路構成を示す回路図。
【図３】同実施形態においてビット線の駆動系の回路構成を示す回路図。
【図４】本発明にかかる半導体メモリの第２の実施形態の全体構成を示すブロック図。
【図５】同実施形態におけるＤＲＡＭの回路図。
【図６】同実施形態におけるメモリセルへの電圧の印加態様を示す図。
【図７】従来の半導体メモリの全体構成を示すブロック図。
【図８】同従来の半導体メモリにおけるメモリセルの回路図。
【図９】同従来の半導体メモリにおけるメモリセルへの電圧の印加態様を示す図。
【図１０】従来の半導体メモリにおいてワード線の駆動系の回路構成を示す回路図。
【符号の説明】
Ｃ…キャパシタ、ｄ…ドレイン、ｇ…ゲート、ｓ…ソース、Ｔ…トランジスタ、ＢＬ…ビット線、ｃｇ…コントロールゲート、ｆｇ…フローティングゲート、ＭＣ…メモリセル、ＭＴ…トランジスタ、ＳＬ…ソース線、ＷＬ…ワード線、１９５，２９５、３９５…バッテリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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