(57)【要約】【課題】並列テストされるダイに関して実行されるテストシーケンスが同一ではないような多点テストのシステムおよび方法を提供する。【解決手段】並列にテストされるダイについて、異種のテストシーケンスを採用する。個別のダイの回路ブロックをテストするためのシーケンスは、並列テストが実施されるダイのセットのテスト時間を最適化するために選択される。さらに、または、その代わりに、個別のダイの回路ブロックをテストするためのシーケンスは、ダイのテストで使用されるテストリソースをやりくりし、または、減らすように選択される。さらには、テストシーケンスは、様々な副次的効果に対処するためにダイをモニタするセンサによるフィードバックに応答して、並列にテストされるダイのセットのダイに対して、動的に決定される。【選択図】図４Ｂ
2004117352.tif 000002
【特許請求の範囲】
【請求項１】
　ウエハー上のダイをテストするシステムであって、
　複数のテストリソースを有し、前記テストリソースのそれぞれが第１の回路テスト及び第２の回路テストを含む異なる回路テストを実行する自動テスト装置と、
　前記ウエハー上に複数のダイを含むダイのセットと通信する前記複数のテストリソースを配置するためのプローブと、
　を備え、
　前記自動テスト装置の制御回路が、前記ダイのセットの第１のダイ及び第２のダイに関して異なる順序で前記第１の回路テスト及び前記第２の回路テストを行なう、
　　ことを特徴とするシステム。
【請求項２】
　前記第１のダイ及び前記第２のダイのテストが、前記第１の回路テスト及び第２の回路テストを行なう前記異なる順序を利用して同時に行なわれる、
ことを特徴とする請求項１に記載のシステム。
【請求項３】
　前記第１の回路テスト及び第２の回路テストの前記異なる順序が、少なくとも部分的に前記第１のダイ及び第２のダイの同時のテストに関する制限に基づいて選択される、
　ことを特徴とする請求項１に記載のシステム。
【請求項４】
　前記第１の回路テスト及び第２の回路テストの前記異なる順序が、少なくとも部分的に前記複数のテストリソースのテストリソースに関する限定に基づいて選択される、
　ことを特徴とする請求項１に記載のシステム。
【請求項５】
　前記第１の回路テスト及び第２の回路テストの前記異なる順序が、少なくとも部分的に前記第１のダイ及び第２のダイのテストの効果に基づいて選択される、
　ことを特徴とする請求項１に記載のシステム。
【請求項６】
　前記第１の回路テスト及び第２の回路テストの前記異なる順序が、前記ウエハー上の前記ダイのテストの間に動的に選択される、
　ことを特徴とする請求項１に記載のシステム。
【請求項７】
　ウエハー上の回路のブロックをテストする方法であって、
　回路のブロックをテストする際に利用するための異種のテストシーケンスを確立し、
　前記異種のテストシーケンスを利用して並列に複数の回路の前記ブロックをテストする、
　ことを特徴とする方法。
【請求項８】
　前記ウエハー上の回路の前記ブロックのテストが開始された後に、前記異種のテストシーケンスを動的に再構成する、
　ことを特徴とする請求項７に記載の方法。
【請求項９】
　異種のテストシーケンスの前記確立が、回路の前記ブロックをテストするための総合時間を最適化する、
　ことを特徴とする請求項７に記載の方法。
【請求項１０】
　ウエハー上のダイをテストする方法であって、
　前記ウエハー上における第１のダイの回路ブロックをテストするための第１のテストシーケンスを確立し、
　前記ウエハー上における第２のダイの回路ブロックをテストするための第２のテストシーケンスを確立し、その際、前記第１のテストシーケンスは前記第２のテストシーケンスとは異なる順序の回路ブロックのテストを提供し、かつ
　前記第１のテストシーケンスを利用して前記第１のダイをテストし、その一方で前記第２のテストシーケンスを利用して前記第２のダイをテストする、
　ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、一般に半導体ウエハー上の回路のテストに関し、かつ、さらに特定すれば、集積回路の異種の多点テストに関する。
【背景技術】
【０００２】
　典型的な半導体製造プロセスの間に、半導体ウエハー上に個別のダイとして複数の集積回路が形成される。それぞれの半導体ウエハーは、一般にその上に形成された数百ないし数千の個別のダイを有する。それぞれのダイ、とくにシステムオンチップ（ＳｏＣ）又は特定用途向け集積回路（ＡＳＩＣ）を備えたものは、異なる機能を提供するような複数のブロックを含むことがある。例えば、それぞれのダイは、ディジタル処理を提供するための回路の１つ又は複数のブロック、及びアナログ又は無線周波数（ＲＦ）処理を提供するための回路の１つ又は複数のブロックを含むことがある。
【０００３】
　半導体ウエハー上に一度ダイが形成されると、それからダイは、どのダイが動作するか、及び、どのダイが動作しないかを判定するためにテストされる（この手続きは、ときには“ウエハーソート”と称される。）。ウエハーレベルのプローブテストの目的は、製造プロセスにおいてできるだけ早く、それぞれ個別のダイが欠陥を有するか否かを判定することにある。欠陥を有するダイが早く検出されるほど、欠陥を有するダイのその後のプロセスに浪費される時間及び費用が少なくなる。すなわち、検出された欠陥が修理することができないことが判定された場合、チップアセンブリーを完成する時間及び費用は浪費されないであろう。
【０００４】
　ほとんどのテスト手順において、それぞれのダイ又は被測定物（ＤＵＴ）は、いぜんとしてダイがウエハー上にある間に、きわめてコストのかかるプローブ装置を利用して調べられる。従来のテスト手順において、プローブ装置は、個別のプローブ針又はピンによって個別のダイにおけるそれぞれのボンディングパッド（又は“アクセスパッド”）に接触するために利用される。さらに特定すれば、従来のテスト手順において、それぞれのダイ又はその回路の個別のブロック（被測定回路（ＣＵＴ））は、きわめて基本的なテスト（例えば、電気的な開放又は電気的な短絡に関するテスト）に合格するかどうかを判定するために調べられる。ほとんどの場合、プローブ装置を利用して、完全な機能テストも行なうことができる。プローブ（“針”とも称する）は、ダイに信号（例えば、テストパターン）を伝達し、かつ入力信号に応答するダイによる信号出力を受信するために、ダイの１つ又は複数のボンディングパッドに接触することができる。プローブは、自動テスト装置（ＡＴＥ）に通信するように結合することができ、この装置は、ダイが適正に動作しているかどうかを判定するために、ダイに入力すべき信号を発生し、かつダイによる信号出力を評価するように動作することができる。
【０００５】
　従来のテスト手順は、一般に、１つのプローブによる、それぞれ個別のダイのアクセスパッドの連続する接触を含む。すなわちウエハーのダイは、一般にそれぞれのダイのパッドに接触するためにプローブを利用して、連続して１つずつテストされる。しかしながら従来のテスト手順は、それらの直列性のために問題がある。例えば、１つのダイに続いて別のダイをテストするためにプローブを使用する結果、ウエハーのすべてのダイをテストするために不必要に長い時間が要求され、このことは、ダイのテストの全体のコストを事実上増加させる。ダイをテストするために利用されるプローブ及びそれらに付随するリソースは、一般にきわめて高価であり、かつそれ故に単一のウエハーのダイをテストするために長時間にわたって拘束されるプローブを有することは望ましくないことである。
【０００６】
　さらに、プローブの寿命は、ダイに接触する回数によって測定される（例えば、プローブは、百万接触という典型的な寿命を有することができる。）。一度に１つの（又は２〜３の）ダイにプローブが接触することを必要とする従来のテスト手順は、事実上はプローブの磨耗をはげしくする。例えば、一度に１つのダイがテストされる従来のテスト手順に利用される百万接触の寿命を有するプローブは、百万のダイをテストすることができる。このようなプローブに関連するコストを考慮する場合、プローブの寿命の間に、できるだけ多くのダイをテストすることによってプローブの寿命を効果的に延長することが一般的に望まれる。さらに単一の（又は２〜３の）ダイのテストは、プローブをダイに動かし、適当なテストを行ない、別のダイに動かし、かつ適当なテストを行なう等のため、一層長いテスト時間を必要とする。
【０００７】
　前記のことから複数のダイを並列にテストすることが一般に望ましいことが認識できる。したがってごく最近、単一のプローブによるウエハーの複数のダイの並列テストを可能にするテスト技術が提案されている（例えば、特許文献１、特許文献２、特許文献３、または、特許文献４を参照。）。
【０００８】
　並列テストを実行する際に、プローブは、このような複数のダイのテストのために複数のダイのアクセスパッドに同時に接触できるように十分な数のピンを有し、かつこれに関連するＡＴＥは、複数のダイの同時のテストを可能にするために、テスト信号発生器及び出力信号解析器のような多くのリソースを有する。このような並列テストの実行の際、テストシーケンスは、典型的に個別のブロック、ダイのＣＵＴ、又は、ＤＵＴをテストするために確立されており、かつこの同じ静的なテストシーケンスは、ウエハーのそれぞれのダイに関連して利用される。
【０００９】
　個別のブロック、ダイのＣＵＴ、又は、ＤＵＴは、どのブロックが並列にテストできるか（例えば、ディジタルブロック）、及び、どのブロックが並列テストに不適当であるか（例えば、無線周波数（ＲＦ）相互干渉、ＡＴＥリソースの不足等に起因してアナログブロック）を判定するために解析される。このような情報を利用して、従来の技術による並列テストは、並列にテストされるダイのセットのそれぞれのダイに関する前記のテスト順序を利用して行なわれ、並列テストに合うこれらのブロックだけが同時に並列にテストされ、同時並列テストに合わないこれらのブロックは直列にテストされる。したがってテストされるダイのセットのそれぞれのダイに対して同じ静的テストシーケンスに頼るこのような従来の技術の解決策は、最大の並列効果を達成せず、その代わりにしばしば最適化されない並列／直列複合のテスト技術を提供する。
【００１０】
　さらに、ある種のプローブ実行は複数のダイを同時にテストできるのに十分な数のピンを提供することができるが、一方このようなテストはＡＴＥにおいて利用することができるリソースによって制限される。例えば、２つのダイに同時に接触するために十分なピンを含むプローブは、ＡＴＥにおけるテストのために必要な特定のリソースの冗長度の不足のため、２つのダイ又はそのブロックを実際にテストすることを妨げられることがある。例えば、ＲＦ回路テスト装置はしばしばきわめて高価であるが、ディジタルテスト装置は比較的安価である、その結果、ＡＴＥにおいては、複数のディジタルテストリソースが利用できるが、一方２〜３の又は単一のＲＦテストリソースしか利用できない。したがってテストは、利用できるリソースに関する制限のため、直列テストに制限されることがあり、それにより一層長いテスト時間を必要とし、かつ所定の並列テストシナリオを妨げる。
【００１１】
　半導体製造業者は、プローブを行なう間に行なわれるテストには合格するがパッケージングの後に続く信頼性テストに合格しない欠陥ダイのパッケージングにかなり多くのお金を使っている。製造プロセスにおけるできるだけ早期の欠陥ダイの検出及びふるい分けのコスト節約の目標は、マルチチップモジュール（ＭＣＭ）、例えば前記のＳｏＣに関してとくに重要である。マルチチップモジュール（ＭＣＭ）は、１つのユニットとして一緒にパッケージされた複数の集積回路のダイを含む電子モジュールである。マルチチップモジュールは、さらに広く利用されるようになっている。
【００１２】
【特許文献１】米国特許第６４２６９０４号明細書
【特許文献２】米国特許第６２７５０５１号明細書
【特許文献３】米国特許第６１３４６８５号明細書
【特許文献４】米国特許第５８９６０４０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
　マルチチップモジュールに対して、一旦ダイが基板上にボンディングされてしまうと、１つ又は複数の機能不全のダイを置き換えることは、かなりコストがかさむ。それ故にダイをマルチチップモジュールの一部としてパッケージングする前に、ダイが完全に動作するかどうか、かつ信頼できるかどうかを判定することが望ましい。加えてマルチチップモジュールの多くの製造業者は、半導体製造業者が、信頼性テストを通過しかつ集積回路パッケージにパッケージングしていない完全にテストされた“既知の良好なダイ”を販売することを要求している。
【課題を解決するための手段】
【００１４】
　本発明の実施例は、複数のテストリソースを有する自動テスト装置を含むウエハー上のダイをテストするシステムを提供し、その際、テストリソースの一つが、第１の回路テスト及び第２の回路テストを含む異なる種々の回路テストを実行し、かつウエハー上の複数のダイを含むダイのセットと通信する複数のテストリソースを配置するプローブを提供し、その際、自動テスト装置の制御回路が、ダイのセットの第１のダイ及び第２のダイに関して異なる順序で第１及び第２の回路テストを行なう。
【００１５】
　さらに本発明の実施例は、回路のブロックをテストする際に利用するための異種のテストシーケンス（heterogeneous test sequence）を確立し、かつ異種のテストシーケンスを利用して、並列に複数の回路のブロックをテストすることを含む、ウエハー上の回路のブロックをテストする方法を提供する。
【００１６】
　本発明の実施例は、ウエハー上における第１のダイの回路ブロックをテストするための第１のテストシーケンスを確立し、ウエハー上における第２のダイの回路ブロックをテストするための第２のテストシーケンスを確立し、その際、第１のテストシーケンスは第２のテストシーケンスとは異なる順序の回路ブロックのテストを提供し、かつ第１のテストシーケンスを利用して第１のダイをテストするが、一方第２のテストシーケンスを利用して第２のダイをテストすることを含む、ウエハー上のダイをテストする方法を提供する。
【００１７】
　前記は、次の本発明の詳細な説明を一層良好に理解できるようにするため、本発明の特徴及び技術的利点をむしろ幅広く概説している。本発明の特許請求の範囲の主題を形成する本発明の追加的な特徴及び利点は、後に説明する。開示される構想及び特定の実施例が、本発明と同じ目的を実施するために別の構造を変形し又は設計するための基礎として容易に利用できることは、当該技術分野の専門家にとって明らかである。このような等価な構造が、添付の特許請求の範囲に述べられた本発明の精神及び権利範囲からはずれないことも、当該技術分野の専門家に了解されるはずである。本発明の特性であると信じられる新しい特徴は、その組織及び動作方法両方に関してその他の目的及び利点とともに、添付の図面に関連して考慮すれば、次の説明から一層良好に理解されるであろう。しかしながらそれぞれの図面が、図解及び説明のためだけに提供され、かつ本発明の制限の定義とする意図はないことは、明確に理解される。
【００１８】
　本発明をさらに完全に理解するために、添付の図面に関連して行なわれる次の記載によって説明される。
【発明を実施するための最良の形態】
【００１９】
　本発明は、並列テストのためのダイのセットのダイに関して実行されるテストシーケンスが同一ではない、すなわち並列にテストされるダイに関して異種のテストシーケンスが利用される多点テストを行なうシステム及び方法に向けられている。有利な実施例によれば、ダイの個別の回路ブロックをテストするためのテストのシーケンスは、並列テストが行なわれるダイのセットをテストするための時間を最適化するように選択される。追加的に又はその代わりに、ダイの個別の回路ブロックをテストするためのテストのシーケンスは、ダイのテストに利用されるリソースをやりくりし、または、減らすように選択してもよい。
【００２０】
　本発明の実施例によれば、テストシーケンスは、テスト結果や、熱、雑音、温度、電力消費等のようなテストに関連する副次的な結果に対処するために選択される。したがって本発明は、種々の副次的な結果に対応するために、ダイをモニタするセンサによって提供されるフィードバックに応答するように、並列にテストされるダイのセットのダイのためのテストのシーケンスを動的に決定することができる。
【００２１】
　本発明の有利な実施例によれば、ＡＴＥは、並列にテストされるダイのセットの１つ又は複数のダイに関して、順序がバラバラの又は異種のテストシーケンスの実行を提供するようにアレンジされる。このようなＡＴＥのアレンジは、本発明による異種のテストシーケンスを実行するため及びダイのセットに関して最適化したテスト時間を提供する異種のテストシーケンスを決定するために、ＡＴＥソフトウエア制御プログラム又はＡＴＥ読取り専用メモリ（ＲＯＭ）等の中における命令セットの提供を含むことができる。追加的に又はその代わりに、このような命令セットは、テストを行なう際に利用されるＡＴＥリソースの有効な利用を容易にするために、異種のテストシーケンスを決定するように動作することができる。前記の命令セットは、追加的に又はその代わりに、テストされるダイに関してモニタされる条件に応答する際のように、利用される特定の異種のテストシーケンスを動的に構成または再構成するように動作することができる。
【００２２】
　本発明のＡＴＥは、望ましくはダイの並列テストの際にＡＴＥのテストリソースを共用できるように調整されている。本発明のきわめて有利な実施例によれば、本発明の異種のテストシーケンスにしたがって並列にテストされるダイの間においてＡＴＥのテストリソースを共用するために、スイッチマトリクス又はその他の制御可能な選択手段が利用される。本発明のＡＴＥは、ダイのセットのテスト中において動的に種々のリソースの選択を可能にする。
【００２３】
　本発明の実施例は、最適化された多点テストを可能にするだけでなく、他の不可能な並列テストも可能にすることは明らかである。とくにＡＴＥのリソースが制限されており、かつそれ故に並列テストを妨げもしくは制限する場合、または特定のダイのブロックの同時の並列テストが不可能であり、かつそれ故に同種のテストシーケンスを利用した並列テストを妨げる場合、本発明の異種のテストシーケンスは並列テストを提供する。
【００２４】
　今度は図１に目を向けて、ダイ１１０−１からダイ１１０−６として示された複数のダイを有するウエハー１００として示されたウエハーの例が示されており、これらのダイは、シンギュレーションプロセス（singulation process）の間に単一にすることができる（例えば、集積回路としてパッケージングすることができる）。図示した例においてダイは、それぞれ同じ回路を含んでいるが、ある種の製造プロセスにおいて、ウエハーの異なるダイに異なる回路が含まれていてもよい。例えば、混合回路ブロック１１１−１から混合回路ブロック１１１−６は、ダイ１１０−１からダイ１１０−６に対応するものに関して、アナログ（例えばＲＦ）部品及びディジタル部品の両方を有する個別の又は分離してテスト可能な回路ブロックを提供する同一回路構造を表わしている。同様にディジタル回路ブロック１１２−１からディジタル回路ブロック１１２−６は、ダイ１１０−１からダイ１１０−６の対応するものに関して、ディジタルブロックだけを有する個別の又は分離してテスト可能な回路ブロックを提供する同一回路構造を表わしている。ウエハーが図示したものより多くの、または、より少ないダイを含んでいてもよく、またはそのダイに関してそれより多くの又はわずかな回路ブロックを含んでいてもよいことは、もちろん明らかである。
【００２５】
　図１には示されていないが、種々のダイまたはウエハー１００は、ここにテスト信号を提供するためにまたはここから信号出力を受信するために、回路ブロックに通信可能に結合された１つ又は複数のアクセスパッドを含んでもよい。これらのアクセスパッドは、その被測定回路（ＣＵＴ）、例えば混合回路ブロック１１１またはディジタル回路ブロック１１２の機能をテストするために、ダイ１１０−１から１１０−６の特定の被測定物（ＤＵＴ）から信号を供給しかつ受信するように、ＡＴＥのテストプローブと接触してもよい。
【００２６】
　例えば、従来技術である直列テスト技術によるウエハー１００のダイのテストのために提供する際、図２Ａ及び図２Ｂに示すように、ＡＴＥ２００のプローブ部分２２０は、混合信号（mixed signal）テストリソース２１１を利用して混合回路ブロック１１１−１をテストするため及びディジタル信号テストリソース２１２を利用してディジタル回路ブロック１１２−１をテストするために、ダイ１１０−１のアクセスパッドに接触するために利用することができる複数のピンを含むことができる。その後、ＡＴＥ２００のプローブ部分２２０のピンは、混合信号テストリソース２１１を利用して混合回路ブロック１１１−２をテストするため及びディジタル信号テストリソース２１２を利用してディジタル回路ブロック１１２−２をテストするために、ダイ１１０−２のアクセスパッドに接触するために利用することができる。
【００２７】
　ウエハー１００のダイのためのテストシーケンスは、混合回路ブロック１１１を最初にテストし、続いてディジタル回路ブロック１１２をテストすべきかについて決定される。従来の技術の直列テスト技術によれば、ダイ１１０−１（ＤＵＴ１）は、図２Ｂのタイミング線図に示すように、混合回路ブロック１１１−１（ＣＵＴ１）及びディジタル回路ブロック１１２−１（ＣＵＴ２）をテストするように行なわれる前記のテストシーケンスを有するであろう。その後、ダイ１１０−２（ＤＵＴ２）は、図２Ｂのタイミング線図にも示すように、混合回路ブロック１１１−２（ＣＵＴ３）及びディジタル回路ブロック１１２−２（ＣＵＴ４）をテストする前記のテストシーケンスを有するであろう。したがって、それぞれこのようなＣＵＴがテストのために時間Ｔを必要とする場合、従来の技術によるウエハー１００のこれら最初の２つのダイの直列テストは、４Ｔの時間を必要とする。
【００２８】
　しかしながらさらに最近、少なくともある程度の範囲までウエハーの複数のダイの並列テストを可能にするテスト技術が提案されている。図３Ａ及び図３Ｂは、従来の技術において提案された並列テスト構成の例を図示している。図２ＡのＡＴＥ２００のように、ＡＴＥ３００のプローブ部分３２０は、ダイのアクセスパッドに接触するために利用することができる複数のピンを有している。しかしながらプローブ部分３２０は、混合信号テストリソース２１１及びディジタル信号テストリソース２１２を利用してダイ１１０−１を並列テストするため、及び、混合信号テストリソース３１１及びディジタル信号テストリソース３１２を利用してダイ１１１−２を並列テストするために、複数のピンまたはその構造を含むことができる。
【００２９】
　従来の技術の並列テスト技術によるウエハー１００のダイのテストの提供において、特定の回路ブロックは同時の並列テストに合わないことが明らかであろう。例えば、混合回路ブロック１１１のＲＦ部分は相互干渉を引き起こすので、その同時の並列テストを避けた方が賢明であろう。したがってウエハー１００のダイに対するテストシーケンスは、どのディジタル回路ブロック１１２が最初に並列にテストされ、混合回路ブロック１１１の直列テストが続くべきかについて決定される。例えば、ダイ１１０−１（ＤＵＴ１）及び１１０−２（ＤＵＴ２）は、図３Ｂのタイミング線図に示すように、ディジタル回路ブロック１１２−１（ＣＵＴ１Ａ）及び１１２−２（ＣＵＴ１Ｂ）を並列にテストする前記のテストシーケンスを有する。その後、テストシーケンスは、図３Ｂのタイミング線図に示すように、ダイ１１０−１（ＤＵＴ１）の混合回路ブロック１１１−１（ＣＵＴ２）がテストされ、ダイ１１０−２（ＤＵＴ２）の混合回路ブロック１１１−２（ＣＵＴ３）が続くように、直列テストを提供することができる。したがって、このようなそれぞれのＣＵＴがテストのために時間Ｔを必要とする場合、従来の技術によるウエハー１００の最初の２つのダイの並列テストは、３Ｔの時間を必要とする。
【００３０】
　ＡＴＥリソースの制限が特定の回路ブロックの同時の並列テストと両立しない場合、図３Ｂに示した場合も、同種のテストの解決策となることは明らかである。例えば、図３ＣのＡＴＥ３００は、１つだけの混合信号リソースを有する。したがってウエハー１００のダイのためのテストシーケンスは、図３Ｂに示すように、どのディジタル回路ブロック１１２が最初に並列にテストされ、混合回路ブロック１１１の直列テストが続くべきかについて決定することができる。
【００３１】
　図４Ａ及び図４Ｂに注意を向ければ、本発明の実施例が示されており、ここではＡＴＥ４００は、ウエハー１００のダイの並列テストのために異種のテストシーケンスを提供するようになっている。図３ＡのＡＴＥ３００では、ＡＴＥ４００のプローブ部分４２０は、ダイのセット、例えばダイ１１０−１及び１１０−２、またはその異なるブロックの並列テストを提供するために、複数のピンまたはその構成を含むことができる。しかしながらＡＴＥ４００の制御アルゴリズム、例えば動作ソフトウエアは、本発明によれば、並列にテストされるダイの１つに対して異なるテストシーケンスを利用するようになっている。後にさらに詳細に説明するように、図示した実施例のＡＴＥ４００は、スイッチマトリクス４１１及びスイッチマトリクス４１２を含むことができ、これらのスイッチマトリクスは、ここに示すようなそのテストリソースの最適な利用に有用な制御可能なインターフェースを提供する任意の形の回路を含んでいてもよい。
【００３２】
　本発明の並列テスト技術によるウエハー１００のダイのテストを提供する際に、テストすべきデバイスに、特定の回路ブロックが同時の並列テストがなされないように、所定のデバイス制限を設けてもよい。例えば、図３Ａ及び図３Ｂに関して前に説明したように、混合回路ブロック１１１のＲＦ部分は、その同時の並列テストに不適切な相互干渉を引き起こすことがある。したがって、ＡＴＥ４００の制御アルゴリズム又はそのオペレータは、望ましくない干渉を受けることなくダイの並列テストを容易にするために、混合回路ブロック１１１が異なる時期にテストされるウエハー１００のダイのためのテストシーケンスを決めることができる。さらにＡＴＥ４００は、異種テストシーケンスを提供するようになっているので、さらに前記のテストシーケンスは、ＡＴＥ４００のテスト動作を最適化するために、異なる時期にディジタル回路ブロック１１２のテストを含み、しかしながら、それらの同時の並列テストに関する両立性の問題はない。このような最適化は、最小化されたテスト時間、利用可能なリソースの最大化された利用、最小化された数の必要なリソース、または類似のものを提供することができる。
【００３３】
　図４Ｂに注意を向けると、ダイ１１０−１及びダイ１１０−２を含む並列にテストすべきダイのセットに関して前記の判定基準に合う異種のテストシーケンスの実行を図示するタイミング線図が示されている。とくにダイ１１０−１（ＤＵＴ１）及びダイ１１０−２（ＤＵＴ２）は、ダイ１１０−１のディジタル回路ブロック１１１−１（ＣＵＴ１Ａ）をテストし同時にダイ１１０−２の混合回路ブロック１１２−２（ＣＵＴ１Ｂ）をテストするために行なわれる前記の異種テストシーケンスを有することができる。その後、異種テストシーケンスは、ダイ１１０−１の混合回路ブロック１１２−１（ＣＵＴ２Ａ）をテストし、同時にダイ１１０−２のディジタル回路ブロック１１１−２（ＣＵＴ２Ｂ）のテストを提供することができる。ウエハー１００のダイの後続のセットは、同様にテストできる。このようなそれぞれのＣＵＴがテストのための時間Ｔを必要とする場合、本発明の実施例によるウエハー１００のダイの図示したセットの異種の並列テストは、２Ｔの時間内に達成される。
【００３４】
　本発明の異種のテストシーケンスの実行が、あるデバイス制限のセットが与えられるテストに改善された総テスト時間をもたらすことは、前記のことから明らかである。追加的に又はその代わりに本発明の実施例は、リソースの制限に関する利点を提供するために利用することができる。特定のＡＴＥに関して利用できる制限された数のテストリソースを有することは、まれなことではない。例えば、アナログ及び混合信号テストリソースは、しばしば比較的高価で大きく、それによりしばしば特定のＡＴＥにおいてほんのわずかなリソースだけしか利用できないことが分かる。このようなリソースの利用可能性は、本発明の実施例にしたがって異種のテストシーケンスを決定するときに考慮される。
【００３５】
　図４Ｃに注意を向けると、本発明の実施例が示されており、特定のリソースの制限された利用可能性を有するＡＴＥ４００は、ウエハー１００のダイの並列テストのために異種のテストシーケンスを提供するようになっている。図３ＣのＡＴＥ３００と同様に、図４ＣのＡＴＥ４００は、複数のディジタル信号テストリソース（２１２及び３１２）を含むが、単一の混合信号テストリソース（２１１）しか含まない。したがって、ＡＴＥ４００の制御アルゴリズム、例えば動作ソフトウエアは、本発明によれば、スイッチマトリクス４１１を利用して並列にテストされるダイそれぞれのために異なるテストシーケンスを利用するようになっている。
【００３６】
　本発明によるウエハー１００のダイのテストを提供する際に、ＡＴＥ４００に単一の混合信号テストリソースしか持たないように、特定のテストリソースが制限されていることがある。それゆえ、ＡＴＥ４００の制御アルゴリズム又はそのオペレータは、混合回路ブロック１１１が異なる時期にテストされ、それにより並列にテストすべきダイに関する制限されたテストリソースの利用を容易にするような、ウエハー１００のダイのためのテストシーケンスを決めることができる。さらに、ＡＴＥ４００は、異種のテストシーケンスを提供するようになっているので、前記のテストシーケンスは、ＡＴＥ４００のテスト動作を最適化するために、異なる時期にディジタル回路ブロック１１２のテストを含み、しかしながら、それらの同時の並列テストに関する両立性の問題又はリソースの制限は存在しない。したがって、ＡＴＥテストリソース制限に対処する本実施例の並列テスト技術により、例示のダイのセットのテストは、図４Ｂに示すように、２Ｔ時間内に達成される。
【００３７】
　図４Ａ及び図４Ｃに示されたスイッチマトリクス４１１が、並列にテストされるダイの間において混合信号テストリソース２１１の共用を容易にすることは明らかである。有利な実施例によれば、ＡＴＥ４００の制御アルゴリズムは、混合信号テストリソース２１１をプローブ部分４２０の適当なピンに通信可能に結合するため、かつそれにより混合信号テストリソース２１１を特定の時期の間に混合信号ブロック１１１の選ばれたものに結合するために、スイッチマトリクス４１１の制御を提供する。
【００３８】
　同様にディジタル信号テストリソース２１２のようなその他のテストリソースが、混合信号テストリソース２１１のようなある種のテストリソースのように利用可能性について制限されないとしても、本発明のスイッチマトリクスは、それらの最適な利用を容易にするために利用されてもよい。したがって、図４ＡのＡＴＥ４００は、並列にテストされるダイの間においてディジタル信号テストリソース２１２の共用を提供するスイッチマトリクス４１２を含む。前記の例示した異種のテストシーケンスは、デバイスの制限又はリソースの制限に適応してもしなくても、ダイのセットの並列テストにおいて異なる時期の間に混合信号テストリソース２１１を利用するだけでなく、ダイのセットの並列テストにおいて異なる時期の間にディジタル信号テストリソース２１２も利用する。したがって、図示した実施例のＡＴＥ４００の制御アルゴリズムは、特定の時期の間に、ディジタル信号テストリソース２１２をプローブ部分４２０の適当なピンに通信可能に結合するため、及びそれによりディジタル信号テストリソース２１２をディジタル信号ブロック１１２の選ばれたものに結合するために、スイッチマトリクス４１２の制御を提供する。このような実施例は、改善されたテスト時間に加えて、所与のデバイスをテストするために利用されるリソースの数に関するＡＴＥの最適化を可能にしている。
【００３９】
　本発明の実施例は、必要な場合、前記のスイッチに加えて又はその代わりに、特定のテストリソースを多重に繰返し利用することができる。例えば、ディジタル信号テストリソースは典型的に安価であり、かつそれ故にＡＴＥに複数にして設けてもよい。これら冗長なテストリソースのそれぞれは、本発明による並列にテストされるダイのセットのダイに関してテストを行なう際に利用することができる。したがって、並列にテストされるダイそれぞれのための分離した冗長なテストリソースを利用することによるこのようなシナリオにおいて、１つ又は複数のスイッチマトリクスを省略することができ、又は、１つもしくは複数のスイッチマトリクスの複雑さを減少することができる。さらに、このようなリソースの知的なスケジューリングは、おそらく前記のスイッチマトリクスと組合せて、増加した数のダイの並列テストを容易にすることができ、それにより本発明によるテストをさらに最適化する。
【００４０】
　本発明の実施例は、前記のデバイスの制限またはリソースの制限に対処することに加えて又はその代わりに、ダイのテストに関連するテスト結果又は副次的な結果に対処するために、異種のテストシーケンスを利用する。したがって、ＡＴＥ４００のテストリソースは、ダイのテスト中にプローブ部分４２０に配置されたセンサなどの利用を通じて、温度、雑音、漏話、電力消費等のような特定の属性をモニタすることができる。
【００４１】
　特定の回路ブロックに関するテストの実行の結果、例えば、比較的大量の熱が発生するが、一方その他の回路ブロックのテストでは認識可能な熱を発生しない。同様に共通の電源は、テストされるダイに関して利用され、それにより尖頭値電力供給能力を制限する。本発明は、本発明の異種のテストシーケンスを構成または再構成するために、例えば、ウエハーの加熱、尖頭値電力需要または類似のものを最小にし又は安定化するために、テストの効果又は結果に関する情報を利用することができる。
【００４２】
　ＡＴＥ４００の制御アルゴリズムは、種々の副次的な効果に対処するように、並列にテストされるダイのセットのダイのためのテストシーケンスを動的に決めるために、このような効果又は結果に関する情報を利用することができる。例えば、本発明による多点テストの間のウエハーの望ましくない加熱は、幾つかのダイで多くの熱を発生する回路ブロックのテストと、並列にテストされるダイのセットの残りのダイでわずかな熱を発生する回路ブロックのテストとを混合する異種のテストシーケンスを実行することによって減少することができる。このような動的な構成または再構成は、テストされるダイに関連して、または、並列にテストされるダイの後続のセットに関連して行われる。したがって、本発明のＡＴＥは、最適化されたテストシーケンスをだんだん提供するようなテスト解決策を提供することができる。
【００４３】
　同様にＡＴＥ４００の制御アルゴリズムは、本発明の異種のテストシーケンスを構成または再構成するために、種々のテストリソースの動作または利用可能性に関する診断情報又はその他の情報を利用することができる。例えば、ＡＴＥ制御アルゴリズムは、特定の冗長なテストリソースが故障していたり、異常な結果を提供していることを判定することができ、それによりさらに診断及び修理が行なわれるまで、テスト動作にテストリソースを利用してはいけないことを提示する。したがって、本発明は、残りの利用可能なテストリソースを利用して所望のテストを実行するように本発明の異種のテストシーケンスを動的に構成または再構成するために、このようなリソースの動作に関する情報を利用することができる。
【００４４】
　図５は、本発明の実施例を実現するようになったテスタ（例えば、ＡＴＥ４００）とともに有用な例としてのコンピュータシステムを示している。コンピュータシステム５００は、例えば、ＡＴＥリソースの利用を最適化し、または、並列テストにおける干渉もしくはその他の望ましくない効果等を避けるようにテストを計画するなどテスト計画を生成するために利用される。コンピュータシステム５００によって一旦テスト計画が生成されると、制御コードは、本発明による実行に適したテスタ（例えば、ＡＴＥ４００）にダウンロードされる。中央演算処理装置（ＣＰＵ）５０１は、システムバス５０２に結合されている。ＣＰＵ５０１は、あらゆる汎用のＣＰＵでよい。適当なプロセッサは、制限なく、例えばＩＮＴＥＬのＰＥＮＴＩＵＭ（登録商標）４プロセッサを含む。しかしながら、本発明は、ＣＰＵ５０１がここに記載したような本発明の動作に対応かぎり、ＣＰＵ５０１のアーキテクチャによって限定されない。ＣＰＵ５０１は、本発明の実施例による種々の論理命令を実行することができる。
【００４５】
　コンピュータシステム５００は、望ましくはランダムアクセスメモリ（ＲＡＭ）５０３を含み、このメモリは、ＳＲＡＭ、ＤＲＡＭ、ＳＤＲＡＭ等である。コンピュータシステム５００は、例えば予想される信号と比較するためにＤＵＴから発生される種々の信号を（少なくとも一時的に）記憶するためにＲＡＭ５０３を利用する。コンピュータシステム５００は、望ましくは読取り専用メモリ（ＲＯＭ）５０４を含み、このメモリは、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等である。ＲＡＭ５０３及びＲＯＭ５０４は、当該技術分野において周知のように、ユーザデータ及びシステムデータ、並びにプログラムを保持している。
【００４６】
　コンピュータシステム５００は、望ましくは入力／出力（Ｉ／Ｏ）アダプタ５０５、通信アダプタ５１１、ユーザインターフェースアダプタ５０８、及びディスプレイアダプタ５０９も含む。ある実施例において、Ｉ／Ｏアダプタ５０５またはユーザインターフェースアダプタ５０８は、情報を入力するために（例えば、ＤＵＴのテストをトリガし、ＤＵＴのためのテストを特定し、異種のテストシーケンスを構成するなど）、ユーザにコンピュータシステム５００との対話を可能にする。
【００４７】
　Ｉ／Ｏアダプタ５０５は、テストに関する情報（例えば、テスト結果）を印刷することができるように、プリンタ５１４に結合することができる。さらに、Ｉ／Ｏアダプタ５０５は、望ましくは１つ又は複数のハードディスクドライブ、コンパクトディスク（ＣＤ）ドライブ、フレキシブルディスクドライブ、テープドライブ等のような記憶装置５０６をコンピュータシステム５００に接続する。それらの記憶装置は、テストの実行における所要のメモリ量に対してＲＡＭ５０３が不十分であるときに、利用することができる。
【００４８】
　通信アダプタ５１１は、コンピュータシステム５００をネットワーク５１２に結合するものが含まれそのネットワークは、電話網（例えば、公衆電話交換網又は私設電話交換網）、ローカルエリアネットワーク（ＬＡＮ）、インターネット又はその他の広域ネットワーク（ＷＡＮ）または無線ネットワークのようなあらゆる適当な通信ネットワークであっても良い。通信アダプタ５１１は、制御命令を提供するためにＡＴＥ４００のようなテスタと通信できるようにコンピュータシステム５００にするために利用することができる。もちろん、フレキシブルディスク等のような媒体による手動伝送、無線通信、光ファイバその他のように、コンピュータシステム５００と関連するテスタとの間における情報通信のための他の手段を利用してもよい。ユーザインターフェースアダプタ５０８は、キーボード５１３やポインティング装置５０７のようなユーザ入力装置、または、オーディオスピーカ５１５及びマイクロホン５１６のようなその他の入力／出力装置をコンピュータシステム５００に結合する。ディスプレイアダプタ５０９は、例えば実施される装置テストに関する情報をユーザに対して表示するために、ディスプレイ装置５１０上の表示内容を制御するようにＣＰＵ５０１によって駆動される。
【００４９】
　図６は、例示のテスタ、ＡＴＥ４００を示しており、このテスタは、本発明の実施例を実現するようになっている。図６の実施例において、コンピュータシステム５００は、図５の通信アダプタ５１１などを介してＡＴＥ４００に結合され、かつ、テスト計画やテストデータのダウンロードまたはＡＴＥ４００に関するその他のインターフェース機能を提供する様子が示されている。このようなテスト計画及びテストデータは、アクセス制御論理部６１０を介してＡＴＥメモリ（例えば、テストリソース６２０のプログラムメモリまたはベクトルメモリ）内にロードされる。テストリソース６２０は、前記のディジタルリソース、アナログリソース、または混合テストリソースの少なくとも１つを含むことができる。図示した実施例において、テストリソース６２０は、相互接続ネットワーク６３０を介して制御装置（シーケンサ）６４０に結合されている。制御装置６４０は、望ましくは、前記のテスト計画において述べた時間及びシーケンスにおいてＤＵＴに適当なテストデータを供給するために、ピン６６０（１つ又は複数のプローブに配置できるような）の１つにテストリソース６２０の１つを結合するように動作する。ピンエレクトロニクス（pin electronics）カード６５０は、ＤＵＴに必要な特定の電圧レベルを提供するために、図示した実施例の制御装置６４０とピン６６０との間に配置されている。
【００５０】
　図示した実施例には、３つのテストリソース、制御装置及びピンエレクトロニクスカードが示されているが、ＡＴＥ４００は、あらゆる数のそれらのアイテムを備えることができることは明らかである。さらに本発明によれば、提供されるアイテムそれぞれが同数でなければならないという制限もない。
【００５１】
　上記の通り、本発明の好ましい実施例を、２つのダイ、２つの回路ブロック及び２つのＡＴＥリソースを含むダイ並列テストセットを参照して説明したが、本発明はいかなる特定の数のダイ又は回路ブロックの並列テストにも制限されず、また、本発明は２つのＡＴＥリソースの利用にも制限されないことは明らかである。本発明の異種のテストシーケンスを利用して並列にテストされるダイのセット数及びその中のダイの数は、ＡＴＥにおいて利用可能なテストリソース、プローブにおいて利用可能なピン及びピン構造、並列にテストすべきＤＵＴまたはＣＵＴの両立性（例えば、相互干渉雑音、熱の発生、別の回路からの絶縁等）、または類似のものの参照を通じて決めることができ、かつ、あらゆる数のＤＵＴまたはＣＵＴを含むことができる。
【００５２】
　本発明の適用を異なる数のダイのセットに一般化する際、共用されるリソースを許さないデバイスにテストを適用するために必要なテスト時間（ｔ非共用）が共用されるリソースを許すデバイスにテストを適用するために必要なテスト時間（ｔ共用）より短い場合、並列にテストされるすべての数（Ｎ）のダイに対して、ダイのテストの最適化に関する改善を受けることができることは明らかである。さらに、デバイスの任意のｔ共用及びｔ非共用に対して、並列にテストされるダイ（Ｎ）を増加することによって本発明の効果が増加する。その代わりに、デバイスの任意のｔ共用及びｔ非共用に対して、利用可能な共用されるリソースの実際の数（Ｒ）は、総合テスト時間に影響を与えることのない安上がりな装置を提供するように減少することができる。
【００５３】
　前記において、本発明の実施例は、並列にテストされるダイのセットに対する異種のテストシーケンスがそれぞれ異なる順序のテストを含む場合について説明されたが、本発明の実施例が並列にテストされる複数のダイに関して同じテストシーケンスを利用する異種のテストシーケンスを利用することができることは明らかである。例えば、特定のダイはそれらがウエハー上において接近する場合、特定の回路ブロックに関して同時に並列にテストすべきでないことは明らかであろう。しかしながら、その他のダイは、ウエハー上におけるそれらの物理的な配置に起因して、その特定の回路ブロックのこのような同時の並列のテストを許すことができる。したがって、実質的に上述の通り、本発明の実施例は、第１及び第２の異種のテストシーケンスがテストされるダイに代わる代わる適用されるようにして、並列に４つのＤＵＴをテストするために２つの異種のテストシーケンスを利用することができる。例えば、第１のＤＵＴは第１の異種のテストシーケンスを利用することができ、ウエハー上で第１のＤＵＴの隣に配置された第２のＤＵＴは第２の異種のテストシーケンスを利用することができ、ウエハー上で第２のＤＵＴの隣に配置された第３のＤＵＴは第１の異種のテストシーケンスを利用することができ、かつ、ウエハー上で第３のＤＵＴの隣に配置された第４のＤＵＴは第２の異種のテストシーケンスを利用することができる。
【産業上の利用可能性】
【００５４】
　本発明の実施例はウエハー上のダイのテストを参照して説明しているが、本発明の構想が種々の集積回路に関するテストに適用できることは明らかである。例えば、本発明の異種のテストシーケンスを実行するＡＴＥは、願わしくは、テストパッケージのテストに利用することができる。
【００５５】
　本発明及びその利点を詳細に説明したとはいえ、添付特許請求の範囲によって定義されるような本発明の精神及び権利範囲から外れることなく、ここにおいて種々の変更、置き換え及び交代を行なうことができることは明らかである。さらに、本出願の権利範囲は、明細書に記載された処理、機械、製造、材料の組成、手段、方法及びステップの特定の実施例に制限しようとするものではない。当該技術分野の通常の専門家が、本発明の開示内容から容易に認識するように、ここに記載された相応する実施例と実質的に同じ機能を実行し又は実質的に同じ結果を達成する現在存在する又は後に開発される処理、機械、製造、材料の組成、手段、方法又はステップは、本発明によって利用することができる。したがって添付の特許請求の範囲は、それらの権利範囲内に、このような処理、機械、製造、材料の組成、手段、方法又はステップを含むものとする。念のため、本発明の広汎な応用の可能性に鑑み、以下に本発明の実施態様を幾つか例示する。
【００５６】
（実施態様１）
　ウエハー（１００）上のダイ（１１０−１から１１０−６）をテストするシステムであって、
　複数のテストリソース（２１１，２１２，３１２）を有し、前記テストリソースのそれぞれが第１の回路テスト及び第２の回路テストを含む異なる回路テストを実行する自動テスト装置（４００）と、
　前記ウエハー上に複数のダイを含むダイのセットと通信する前記複数のテストリソースを配置するためのプローブ（４２０）と、
　を備え、
　前記自動テスト装置の制御回路が、前記ダイのセットの第１のダイ及び第２のダイに関して異なる順序で前記第１の回路テスト及び前記第２の回路テストを行なう、
　ことを特徴とするシステム。
【００５７】
（実施態様２）
　前記第１のダイ及び前記第２のダイのテストが、前記第１の回路テスト及び第２の回路テストを行なう前記異なる順序を利用して同時に行なわれる、
　ことを特徴とする実施態様１に記載のシステム。
【００５８】
（実施態様３）
　前記第１の回路テスト及び第２の回路テストの前記異なる順序が、少なくとも部分的に前記第１のダイ及び第２のダイの同時のテストに関する制限に基づいて選択される、
　ことを特徴とする実施態様１に記載のシステム。
【００５９】
（実施態様４）
　前記第１の回路テスト及び第２の回路テストの前記異なる順序が、少なくとも部分的に前記複数のテストリソースのテストリソースに関する限定に基づいて選択される、
　ことを特徴とする実施態様１に記載のシステム。
【００６０】
（実施態様５）
　前記第１の回路テスト及び第２の回路テストの前記異なる順序が、少なくとも部分的に前記第１のダイ及び第２のダイのテストの効果に基づいて選択される、
　ことを特徴とする実施態様１に記載のシステム。
【００６１】
（実施態様６）
　前記第１の回路テスト及び第２の回路テストの前記異なる順序が、前記ウエハー上の前記ダイのテストの間に動的に選択される、
　ことを特徴とする実施態様１に記載のシステム。
【００６２】
（実施態様７）
　ウエハー（１００）上の回路のブロック（１１１−１から１１１−６，１１２−１から１１２−６）をテストする方法であって、
　回路のブロックをテストする際に利用するための異種のテストシーケンス（ＣＵＴ１Ｂ，ＣＵＴ２Ｂ及びＣＵＴ１Ａ，ＣＵＴ２Ａ）を確立し、
　前記異種のテストシーケンスを利用して並列に複数の回路の前記ブロックをテストする、
　ことを特徴とする方法。
【００６３】
（実施態様８）
　前記ウエハー上の回路の前記ブロックのテストが開始された後に、前記異種のテストシーケンスを動的に再構成する、
　ことを特徴とする実施態様７に記載の方法。
【００６４】
（実施態様９）
　異種のテストシーケンスの前記確立が、回路の前記ブロックをテストするための総合時間を最適化する、
、
　ことを特徴とする実施態様７に記載の方法。
【００６５】
（実施態様１０）
　ウエハー（１００）上のダイ（１１０−１から１１０−６）をテストする方法であって、
　前記ウエハー上における第１のダイの回路ブロック（１１１−１から１１１−６及び１１２−１から１１２−６）をテストするための第１のテストシーケンス（ＣＵＴ１Ａ，ＣＵＴ２Ａ）を確立し、
　前記ウエハー上における第２のダイの回路ブロックをテストするための第２のテストシーケンス（ＣＵＴ１Ｂ，ＣＵＴ２Ｂ）を確立し、その際、前記第１のテストシーケンスは前記第２のテストシーケンスが行なうものとは異なる順序の回路ブロックのテストを提供し、かつ
　前記第１のテストシーケンスを利用して前記第１のダイをテストし、その一方で前記第２のテストシーケンスを利用して前記第２のダイをテストする、
　ことを特徴とする方法。
【図面の簡単な説明】
【００６６】
【図１】本発明による並列テストに適した多重ダイを有するウエハーを示す図である。
【図２Ａ】従来の技術による直列テストのための自動テスト装置を示す図である。
【図２Ｂ】図２Ａの自動テスト装置を利用する直列テストのタイミング線図を示す図である。
【図３Ａ】従来の技術による異種の並列テストのための自動テスト装置を示す図である。
【図３Ｂ】図３Ａの自動テスト装置を利用する異種の並列テストのタイミング線図を示す図である。
【図３Ｃ】従来の技術による異種の並列テストのための自動テスト装置を示す図である。
【図４Ａ】本発明による異種の並列テストのための自動テスト装置を示す図である。
【図４Ｂ】図４Ａの自動テスト装置を利用する異種の並列テストのタイミング線図を示す図である。
【図４Ｃ】本発明による異種の並列テストのための自動テスト装置を示す図である。
【図５】図４Ａの自動テスト装置によって有用なシステムの実施例に関する詳細を示す図である。
【図６】図４Ａの自動テスト装置の実施例に関する詳細を示す図である。
【符号の説明】
【００６７】
　１００　ウエハー
　１１０−１　ダイ
　１１０−２　ダイ
　１１０−３　ダイ
　１１０−４　ダイ
　１１０−５　ダイ
　１１０−６　ダイ
　１１１−１　回路ブロック
　１１１−２　回路ブロック
　１１１−３　回路ブロック
　１１１−４　回路ブロック
　１１１−５　回路ブロック
　１１１−６　回路ブロック
　１１２−１　回路ブロック
　１１２−２　回路ブロック
　１１２−３　回路ブロック
　１１２−４　回路ブロック
　１１２−５　回路ブロック
　１１２−６　回路ブロック
　２１１　テストリソース
　２１２　テストリソース
　３１２　テストリソース
　４００　自動テスト装置
　４２０　プローブ
　ＣＵＴ１Ａ　第１のテストシーケンス
　ＣＵＴ２Ａ　第１のテストシーケンス
　ＣＵＴ１Ｂ　第２のテストシーケンス
　ＣＵＴ２Ｂ　第２のテストシーケンス
【図１】
2004117352.tif 000003
【図２Ａ】
2004117352.tif 000004
【図２Ｂ】
2004117352.tif 000005
【図３Ａ】
2004117352.tif 000006
【図３Ｂ】
2004117352.tif 000007
【図３Ｃ】
2004117352.tif 000008
【図４Ａ】
2004117352.tif 000009
【図４Ｂ】
2004117352.tif 000010
【図４Ｃ】
2004117352.tif 000011
【図５】
2004117352.tif 000012
【図６】
2004117352.tif 000013