(57)【要約】【課題】複写機等のプリントヘッドを、ＬＥＤや、ミラーによるラインヘッドを用いたときに、入力されるビデオデータ形式に応じて、内部のＰＷＭ回路の制御をかえて、２値データ多ライン高速処理による露光、多値データでの露光を実現できるようにした。【解決手段】１：電子写真におけるプリントヘッド２：複数のエレメントが列に並ぶラインアレー状のヘッドの各エレメントをＰＷＭで駆動３：前記ＰＷＭ回路の制御を替え、２値、高速多値制御を切り替える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
形成された潜像を媒体に転写して、プリントに供する感光体に潜像を形成するプリントヘッドにおいて、画素の潜像を形成するヘッドのエレメントの駆動に、ＰＷＭ回路が用いられ、
外部からのデータを基準に前記ＰＷＭ回路は、ヘッドの出力状態を露光または、非露光状態に切り替えるように制御し、次のデータの設定までに露光または、非露光状態が複数同じパターンで繰り返すモードと、一回のみの場合を切り替えて制御可能なことを特徴とするプリントヘッド。
【請求項２】
前記プリントヘッドは、エレメントがアレー状に並び、そのおのおののエレメントを独立に前記ＰＷＭ回路で駆動できる事を特徴としたプリントヘッド。
【請求項３】
請求項１または２のプリントヘッドで用いられるＰＷＭ回路は、プリントヘッドの１ラインのデータを一括してレジスタにラッチする制御タイミングを作るクロックを逓倍して作られるクロック基準で動作する事を特徴とするプリントヘッド。
【請求項４】
形成された潜像を媒体に転写して、プリントに供する感光体に潜像を形成するプリントヘッドにおいて、画素の潜像を形成するヘッドのエレメントの駆動に、ＰＷＭ回路が用いられ、外部からのデータを基準に前記ＰＷＭ回路は、ヘッドの出力状態を露光または、非露光状態に切り替えるように制御し、次のデータの設定までに露光または、非露光状態が一回のみ現れるＰＷＭパターンで、１回の設定データで複数ラインを独立に形成できるＰＷＭパターンを有する事を特徴とするプリントヘッド。
【請求項５】
前記プリントヘッドのエレメントは、可動ミラーで構成されていることを特徴とした請求項１〜４のプリントヘッド。
【請求項６】
請求項３でプリントヘッドの１ラインのデータを一括してレジスタにラッチする制御タイミングを作るクロックを逓倍するのは、ＰＬＬである事を特徴とし、
ＰＬＬの分周比が、外部より前記制御に応じて変更可能であることを特徴とした請求項１〜５のプリントヘッド。
【請求項７】
プリンタに入力される２値データ又は，多値データに応じて、プリントヘッドを制御するＰＷＭ回路の制御を変更して、プリントヘッドが前記プリンタに入力されるデータに応じた露光、非露光制御が実現可能なプリントヘッド。
【請求項８】
前記プリントヘッドを制御するＰＷＭ回路は、プリントヘッドユニット中に一体化され実装されている事を、特徴としたプリントヘッド。
【請求項９】
前記プリントヘッドを制御するＰＷＭ回路は、感光体を露光非露光制御する発光、透過、反射デバイスが構成されている基板、又は、ＬＳＩ素子と同一基板又は素子上に構成されていることを特徴としたプリントヘッド。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル複写機、プリンター、ファクシミリ等の画像形成装置の光書込部に用いられる、ＬＥＤアレーや、ミラー・アレイを用いたアレー方式の光書込光学系に関する。
【０００２】
【従来の技術】
デジタル複写機、プリンター、ファクシミリ等の画像形成装置においては、デジタル方式の光書込光学系により２値又は，多値化された画像情報に応じて感光体からなる書込媒体上に光書込を行ない潜像を形成した後、現像、転写、定着の各工程を経て記録用紙等に画像を形成している。ここで、上記画像形成装置に用いられる、従来より知られているアレー方式の光書込方法の代表例とその特徴を以下に述べる。
【０００３】
（１）ＬＥＤアレイ方式：画素密度に対応する数だけ発光ダイオード（ＬＥＤ）をライン状にアレイ化し、等倍結像素子等で感光体上に集光させる方式（特許文献１参照）。
【０００４】
（２）液晶シャッター・アレイ方式：画素密度に対応する数だけ液晶をライン状にアレイ化し、各液晶をシャッターとしてオン／オフすることにより感光体上に書き込む方式（特許文献２参照）。
【０００５】
（３）ミラーの反射方向を変えて，光線の向きを変更させ、オンオフ機能を実現し、感光体に情報を書き込む方式（特許文献３参照）。
【０００６】
【特許文献１】
特開平０５―３１９５６号公報
【特許文献２】
特開平０５―４６００３号公報
【特許文献３】
特開平０５―１１２１２号公報
【０００７】
【発明が解決しようとする課題】
アレー方式のプリントヘッドとしては、上記（１）のＬＥＤアレイ方式、上記（２）の液晶シャッター・アレイ方式、及び、上記（３）の可動ミラーアレー方式がある。これらのアレーの制御は、通常２値で制御するため、２値専用の制御回路が具備されている。
【０００８】
そのため、多値の画像データを用いたプリンタ系に対しては、これらのプリントヘッドは新たに専用回路を設け別ヘッドとして構成する必要があり、又、通常２値データにたいするヘッドとして特定の２値制御として固定されて設計されているため容易に多値データに対応可能とはならず、かつ、２値制御でも自由度の無い制御しか実現できないという問題点があった。
【０００９】
【課題を解決するための手段】
本発明は上記事情に鑑みてなされたものであって、上記従来の２値制御で実現できる光書込光学系の制御を改善し、２値制御の場合の自由度を向上させ、かつ、多値データでの光書込制御にも、容易に切り替えて実現することのできる光書込光学系を提供することを目的とする。
【００１０】
そこで、本特許では以下の提案を行っている。
【００１１】
形成された潜像を媒体に転写して、プリントに供する感光体に潜像を形成するプリントヘッドにおいて、画素の潜像を形成するヘッドのエレメントの駆動に、ＰＷＭ回路が用いられ、外部からのデータを基準に前記ＰＷＭ回路は、ヘッドの出力状態を露光または、非露光状態に切り替えるように制御し、次のデータの設定までに露光または、非露光状態が複数同じパターンで繰り返すモードと、一回のみの場合を切り替えてプリントヘッドが制御可能なように構成した。
【００１２】
又、前記プリントヘッドは、エレメントがアレー状に並び、そのおのおののエレメントを独立に前記ＰＷＭ回路でプリントヘッドを駆動できる様に構成した。
【００１３】
又、請求項１または２のプリントヘッドで用いられるＰＷＭ回路は、プリントヘッドの１ラインのデータを一括してレジスタにラッチする制御タイミングを作るクロックを逓倍して作られるクロック基準でプリントヘッドが動作する様に構成した。
【００１４】
又、形成された潜像を媒体に転写して、プリントに供する感光体に潜像を形成するプリントヘッドにおいて、画素の潜像を形成するヘッドのエレメントの駆動に、ＰＷＭ回路が用いられ外部からのデータを基準に前記ＰＷＭ回路は、ヘッドの出力状態を露光または、非露光状態に切り替えるように制御し、次のデータの設定までに、露光または、非露光状態が一回のみ現れるＰＷＭパターンで、１回の設定データで複数ラインを独立に形成できるＰＷＭパターンを有する様にプリントヘッドを構成した。
【００１５】
又、前記プリントヘッドのエレメントは、可動ミラーで構成される様に構成した。
【００１６】
又、請求項３でプリントヘッドの１ラインのデータを一括してレジスタにラッチする制御タイミングを作るクロックを逓倍するのは、ＰＬＬである事を、特徴とし、
ＰＬＬの分周比が、外部より前記制御に応じて変更可能である様に、プリントヘッドを構成した。
【００１７】
又、プリンタに入力される２値データ又は，多値データに応じて、プリントヘッドを制御するＰＷＭ回路の制御を変更して、プリントヘッドが前記プリンタに入力されるデータに応じた露光、非露光制御が実現可能な様にプリントヘッドを構成した。
【００１８】
又、前記プリントヘッドを制御するＰＷＭ回路は、プリントヘッドユニット中に実装されている様に構成した。
【００１９】
又、前記プリントヘッドを制御するＰＷＭ回路は、感光体を露光非露光制御する発光、透過、反射デバイスが構成されている基板、又は、ＬＳＩ素子と同一基板又は素子上に構成するようにした。
【００２０】
（作用）
本発明の光書込光学系のプリントヘッドは，  画像情報をパラレル制御信号としてライン毎にプリントヘッドを制御するＰＷＭ回路に与え，そのＰＷＭ回路の制御情報に応じてプリントヘッドを制御することにより、明（オン）状態と暗（オフ）状態を切り替えて書込媒体上に画素密度に対応した光書き込みを、２値系のデータを有するプリンタでも、多値系のデータを有するプリンタでも、ＰＷＭの制御を変更することで、同じヘッドを用いて感光体への露光、非露光制御の制御方法を容易に変更して、実現できる。
【００２１】
特に制御回路を、プリントユニット中に実装し、又、は、発光、透過、反射デバイスが構成されている基板、又は、ＬＳＩ素子と同一基板又は素子上に構成する事で同一ヘッド、同一ＩＣをより多くのプリンタに共通に制御を切り替え、使う事ができるため、外部からの制御信号を変更するだけで同じプリントヘッドモジュールを用いて、２値、多値の入力データであっても容易にインタフェースを取って、プリントヘッドに供する事が可能となるため，プリントヘッドのコストダウンはもとより、プリンタヘッドの制御及び規格の標準化が容易となる。
【００２２】
【発明の実施の形態】
以下の実施例では、ミラー・アレイを用いた光書込光学系の例をあげて説明しているが、他のアレーヘッドにおいても考え方は同等であるため、他の手法での説明は省略する。
【００２３】
以下、本発明の実施例を図面を参照して説明する。図１は請求項１の一実施例を示す光書込光学系の概略構成を示す要部斜視図であり、図中符号１−１はミラー・アレイ、１−２はミラー・アレイを構成する可動ミラー、１−３は遮光スリット、１−４は書込媒体としての感光体である。尚、光源部の図示は省略した。図１において、ミラー・アレイ１−１は光源から感光体１−４に到る光路中に配設されており、主走査方向（感光体表面の移動方向を副走査方向とし、この方向に直交する方向を主走査方向とする）の画素密度に対応する間隔及び大きさで形成された可動ミラー１−２を主走査方向にライン状に配列した構成となっている。ミラーアレーの各可動ミラー１−２は、その詳細を図５に示すが、第１電極４５ａ及び第２電極４５ｂに印加される電圧の極性に応じて作用する静電力によりマイクロミラー４１が捻りヒンジ４４ａ，４４ｂを捻らせながら時計方向又は反時計方向に揺動し、その面を傾斜させることになる。第１電極４５ａ，４５ｂに対する電圧供給は図示されていないコントローラによって制御される。つまり、第１電極４５ａ，４５ｂに電圧が供給されない場合可動（マイクロ）ミラー４１は水平姿勢を保持するが、第１電極４５ａに正極性を印加するとともに第２電極４５ｂに逆極性を印加すると、マイクロミラー４５は一方に傾斜して、その傾斜角が＋θとなる。第１電極４５ａに逆極性を印加するとともに第２電極４５ｂに正極性を印加すると、マイクロミラー４５は他方に傾斜して、その傾斜角が−θとなる様に動作し、ミラーのＯＮ，ＯＦＦ動作が実現される。
【００２４】
ミラー・アレイ１−１と感光体１−４との間には遮光スリット１−３が配設されており、遮光スリット１−３のスリット部１−３ａはミラー・アレイ１−１のライン方向（アレイ方向）に沿って開口しており、ライン方向に直交する方向、すなわち副走査方向のスリット幅Ｗは副走査方向の画素の大きさに対応している。したがって、ミラー・アレイ１−１の１つの可動ミラー１−２により反射された光束が遮光スリット１−３のスリット部３ａを通過して感光体１−４上に照射されることで１画素の光書込が行なわれる。ここで、光源から出射され、ミラー・アレイ１−１の各可動ミラー１−２に入射する光束Ｌは、画像データに応じて制御される各可動ミラー１−２によって偏向されるため、ミラー・アレイ１−１と感光体１−４の間に遮光スリット１−３を設置することにより、そのスリット部３ａを光束が通過するか否かで明（オン）及び暗（オフ）に切り替えることができる。したがって、画像データをパラレル制御信号としてライン毎にミラー・アレイ１−１の各ミラー１−２を制御するＰＷＭ回路に印加することにより、各ビット毎のデータに対応して当該ＰＷＭ回路がミラーのオン、オフのＰＷＭ制御を行い感光体１−４に光書込を行なうことができる。感光体表面が連続的に副走査方向に移動していても、前記ＰＷＭ回路のＰＷＭ制御中に、次のラインデータを一括してバッファレジスタに書き込み、前記ＰＷＭ制御の終了タイミングでバッファレジスタから制御レジスタに書き込むことで次のＰＷＭ制御をスタートでき、光書込を連続的に行なうことができる。
【００２５】
このように、本発明の光書込光学系においては、１画素に対応する大きさのミラー単位で偏向方向を制御可能なミラー・アレイ１−１と、それを制御するＰＷＭ回路、遮光スリット１−３の組合せにより、１ラインを同時にＰＷＭ回路の制御レジスタのデータを更新可能である自由度がある。
【００２６】
又、２つのラインデータ間もＰＷＭ制御でＯＮ，ＯＦＦ制御で、階調制御の実現も可能だし、実質的にライン間にラインを増やすような制御も可能なため、副走査方向のスピードを遅くしなくとも、又、ラインデータの転送レートを早くしなくても、副走査方向の印刷を高解像度、かつ高階調で実現できる効果がある。また、外部よりＰＷＭ制御を変更することで、多値データ制御のプリンタヘッドとしても用いる事が可能となる。
【００２７】
その説明を第二の実施例以下で説明する。
【００２８】
図２に、第２の実施例を示す。
【００２９】
１〜４がバッファレジスタで、本実施例では、データのシリアル転送のためのシフトレジスタも兼用している。
【００３０】
データ入力端子２１が１の入力端子に接続され、１の出力端子が１３を通じて、２の入力端子に接続している。
【００３１】
同様に２の出力端子が１４を通じて，３の入力端子に接続している。
【００３２】
又、３の出力端子が１５を通じて，４の入力端子に接続している。
【００３３】
１〜４のレジスタには、データ設定用クロック入力端子があり、それは、３０の信号線を通じて、３４の２入力ＮＯＲゲートの出力端子に接続され、その入力端子の一方は、３１のＣＬＫ信号に、他方は、２６のｄａｔａ＿ｅｎａｂｌｅ信号入力端子に接続されている。
【００３４】
本実施例では、簡単のために、ＰＷＭ回路を４個用いた例で説明するが実際には、ｎ個（７０００〜９０００個）で考えるのが普通であり、上記実施例をそのまま簡単に拡張可能なので、その場合における詳細説明は省略する。
【００３５】
５，６，７，２７はＰＷＭ回路であり、１３が５の、１４が６の１５が７の、４の出力端子に接続されている信号線１６が２７のＰＷＭ回路のＰＷＭ制御用レジスタ入力端子に接続されている。５，６，７，２７のＰＷＭ回路のＰＷＭ制御用レジスタ入力端子の制御クロックとしては、２５の信号ＬＩＮＥ＿ＣＬＫが１９のインバータで反転され、その反転信号が１８の信号ラインを通して接続されており、２５の信号を立下りで１３，１４，１５，１６上のデータを５，６，７，２７のＰＷＭ回路のレジスタ内にラッチする。
【００３６】
８，９，１０，２８は、ミラーアレー制御用レジスタであり、５，６，７，２７のそれぞれのＰＷＭ信号出力用信号線２２，２３，２４，２９が制御データ出力端子にそれぞれ接続されている。８，９，１０，２８の出力は、図示されていないミラー用のコントローラに接続され、８，９，１０，２８にＨがかかれるときにはＯＮ状態に、Ｌの時にはＯＦＦ状態に制御される。
【００３７】
５，６，７，２７及び、８，９，１０，２８は、１１のＰＬＬのＶＣＯ出力信号ＰＷＭ＿ＣＬＫ信号線が接続され、そのクロック同期で動作する。
【００３８】
１１，１２はＰＬＬを構成し、１１がＶＣＯを含むＰＬＬの本体で、１２が分周回路である。
【００３９】
１１のＶＣＯの出力信号が１２の分周回路の入力端子に接続され１１のクロックのレファレンス信号入力端子に接続されている。１１のクロック入力端子には、２５のＬＩＮＥ＿ＣＬＫのクロック信号が入力され、１７の信号線には、２５に印加される信号のｎ逓倍された周波数のほぼｄｕｔｙ５０％のクロックが２５の信号に同期して出力される。
【００４０】
ただし、前記ｎは、１２の分周倍率を示しであり、３３の外部入力端子に分周比を設定することで、１２の分周倍率を自由に設定できるように構成される。例えばｎ＝２で２分周、４で４分周の意味である。
【００４１】
その場合、１２の中の回路は、使用する特定のｎ分周回路を複数持ち、その出力を３３のデータで選択することで容易に実現可能なため具体的回路の説明は省略する。
【００４２】
次に動作に関して説明する。図３に動作のタイムチャートの一例を示す。２１のｖｉｄｅｏ＿ｄａｔａ入力端子は、４ビットのバスであり、０〜Ｆまでの１６種類のデータが３１のクロックに同期して図３のように、タイミングに応じて、画像データに対応したデータが外部から入力される。
【００４３】
ＣＬＫ信号は、２６のｄａｔａ＿ｅｎａｂｌｅ信号とＮＯＲをとって１，２，３，４、のレジスタのクロック端子に入力されるため，２６のｄａｔａ＿ｅｎａｂｌｅ信号がＬＯＷでｅｎａｂｌｅ条件で、かつＣＬＫ信号がＨからＬの立下りエッジで、データが各１〜４のレジスタにラッチされ、２６がＬのとき３１のＣＬＫの立下り毎にデータが１〜４のレジスタに向かって順次シフトされ転送されるように動作する。
【００４４】
次に２６のｄａｔａ＿ｅｎａｂｌｅ信号がＨのとき、１〜４のレジスタのシフト動作は停止し、そのタイミングで２５のＬＩＮＥ＿ＣＬＫのクロック信号が入力されると、その立下りエッジで５，６，７，２７のＰＷＭ回路の入力レジスタに１，２，３，４のレジスタ中のデータがラッチされ、その後の１７のＰＷＭ＿ＣＬＫ信号の立ち上がり毎に、５，６，７，２７のＰＷＭ回路でＰＷＭ信号が変化するような、ＰＷＭ信号が２２，２３，２４，２９の出力信号線上に出力される。
【００４５】
２１が４ビットのデータの場合、図３−のＤＡＴＡ１〜ＤＡＴＡ１６までのＰＷＭ信号の波形が選択できる用にＰＷＭパターンを構成することも可能である。図３の実施形の場合、ｖｉｄｅｏ＿ｄａｔａが００００，０００１，００１０，０１００のデータが図３のＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、ＤＡＴＡ４のタイミング、そして波形で２９，２４，２３，２２のＰＷＭの出力端子に出力されるように、５，６，７，２７は動作する。
【００４６】
一般に、これらの２１のデータと出力波形の関係は必要に応じて５，６，７，２７の回路を替えることで自由に選択できる用に設計可能で一般の標準的な回路の設計手法で実現できるため，詳細の内部回路の説明は省略する。
【００４７】
そして、これらの駆動回路は、ＡＳＩＣの内部に一体化して構成することで、外部のノイズを削減し、回路を簡単にできる。
【００４８】
そして、８，９，１０，２８のレジスタは、１７のＰＷＭ＿ＣＬＫ信号の立下り毎に２２，２３，２４，２９の信号をラッチするように動作するため，従来例に対し、１回のデータ転送（設計）で、４倍（４ライン）分の情報をＰＷＭ回路に与えて動作させる事も可能となる。また、ＰＬＬの逓倍倍率を非常に大きくし（６４以上）１７のＰＷＭ＿ＣＬＫの周波数を大きくし、２５のＬＩＮＥ＿ＣＬＫ間のデータ更新間に、各ＰＷＭ回路の出力信号を、図３のＤＡＴＡ１〜ＤＡＴＡ１６のどれか一つのデータを、繰り返し出力する事でミラーのオン、オフによるｄｕｔｙ可変の階調制御が、容易に実現可能となる。
【００４９】
具体的には，周波数１５ＫＨＺ程度以上のＰＷＭ変調は容易に実現可能である。
【００５０】
次に、図４はそのヘッドが光源と一体となった構成を説明する図であって、（ａ）は光書込光学系の平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。図中、符号１−１〜１−４は図１と同様の構成部材であり、符号３−５は光源、３−６は遮光ミラー、３−７は楕円長尺ミラー、３−８は、第２の遮光スリットである。本実施例では、光源３−５としてハロゲンランプ、キセノンランプまたは蛍光管等の線状光源を用い、該線状光源３−５の長手方向がミラー・アレイ１−１のライン方向と平行になるように配置し、且つ、線状光源３−５の周囲に遮光ミラー３−６及び楕円長尺ミラー３−７等を配置して、遮光ミラー３−６及び楕円長尺ミラー３−７等で副走査方向（線状光源の長手方向（ミラー・アレイのライン方向）と直交する方向）に光束を集束するようにしかつ、３−８の第２のスリットを設け光の通過の制限を設けたため、これによりエネルギー効率（光の利用効率）をより高め反射等の光で露光精度を上げることが可能である。又本発明では光源３−５に線状光源を用いるため、従来のＬＥＤ方式のような輝度のばらつきによるムラが生じることがなく、画像ムラの無い光書込を行なうことができるしスリットの裏面等、光吸収剤を塗布し、反射を抑えるようにしたので、ミラーアレーの配置のある程度の自由度を得る事が可能となる。ただし、可動レンズによる散乱等余計な光の、スリットへの入射を避けるため、１−１のミラーアレーの照射光に対する配置は、特にＯＮからＯＦＦへレンズが遷移するタイミングでその可能性を低下させるためＯＦＦ時の反射光が、線状光源方向のベクトルをもって反射される方向（図４−ｂの１’）になるようにその実装基板が固定される事が好ましい。
【００５１】
次に、図６に第３の実施例を示す。
【００５２】
これは、１１，１２よりなるＰＬＬの具体的な回路を示した物で、１２は５−１，５−２，５−３，５−４のそれぞれ、２分周回路、４分周回路、１６分周回路、６４分周回路、及び、５−５，５−６，５−７，５−８，５−９のゲート回路からなり、具体的には，１１の出力端子が５−１，５−２，５−３，５−４の入力端子に接続され、５−１の出力端子は、５−６の２入力ＡＮＤゲートの一方の入力端子に接続され、５−６の他方の入力端子は、５−１０の３３の信号入力端子のうちの一ビット目の入力端子に接続され、、５−２の出力端子は、５−７の２入力ＡＮＤゲートの一方の入力端子に接続され、５−７の他方の入力端子は、５−１１の３３の信号入力端子のうちの二ビット目の入力端子に接続され、、５−３の出力端子は、５−８の２入力ＡＮＤゲートの一方の入力端子に接続され、５−８の他方の入力端子は、５−１２の３３の信号入力端子のうちの三ビット目の入力端子に接続され、５−４の出力端子は、５−９の２入力ＡＮＤゲートの一方の入力端子に接続され、５−９の他方の入力端子は、５−１３の３３の信号入力端子のうちの四ビット目の入力端子に接続され、５−６，５−７，５−８，５−９のゲート回路の出力端子は、それぞれ独立に５−５の４入力ＯＲゲートの入力端子に接続され、５−５の出力端子が１１のＰＬＬの本体回路のクロックレファレンス入力端子に接続されている。
【００５３】
次に動作について説明する。３３の信号入力端子には、必ず、どれか１ビットだけＨ（１）の信号を加えるようにする。
【００５４】
具体的には，５−１０〜１３の端子の信号が０００１、又は００１０、又は０１００、または１０００になるように３３にＣＰＵ等でデータ設定を行う。
【００５５】
この結果、５−１０〜１３の端子の信号が０００１のときは、２５の入力端子に加えられたクロックの６４分周の信号が１１の出力端子に出力され、５−１０〜１３の端子の信号が００１０のときは、２５の入力端子に加えられたクロックの１６分周の信号が１１の出力端子に出力され、５−１０〜１３の端子の信号が０１００のときは、２５の入力端子に加えられたクロックの４分周の信号が１１の出力端子に出力され、５−１０〜１３の端子の信号が１０００のときは、２５の入力端子に加えられたクロックの２分周の信号が１１の出力端子に出力される様に動作する。
【００５６】
このとき、２１のビデオデータ信号が、４ビットの１６階調の多値データの場合、ラインクロック間に１７のＰＷＭ＿ＣＬＫに１６クロックが生じるように、即ち、５−１０〜１３の端子の信号に００１０を加え、２５の入力端子に加えられたクロックの１６分周の信号が１１の出力端子に出力されるように設定すると、１ライン間に１６分割するタイミングの中で１回のデータ遷移を生じるＰＷＭ信号が５〜８のＰＷＭ回路から生成され、
ラインクロック間に１７のＰＷＭ＿ＣＬＫに６４クロックが生じるように、即ち、５−１０〜１３の端子の信号に０００１を加え、２５の入力端子に加えられたクロックの６４分周の信号が１１の出力端子に出力されるように設定すると、１６クロック単位で一個のＰＷＭ信号が４回繰り返されるように５〜８のＰＷＭ回路から生成される様に動作させる事が可能である。
【００５７】
次に図７に第４の実施例を示す。
【００５８】
これは、図２に３６の信号線が追加されＰＷＭ回路を切り替えることができるようにした実施例である。具体的には，５，６，７，８にＰＷＭ制御端子３７，３８，３９、４０が追加され、それらの端子に３６の信号線が接続され、３５の外部端子に接続され、３５に制御信号を加える事で，５，６，７，２７のＰＷＭ回路の制御を切り替えることができるようにした物である。
【００５９】
次に詳細を説明する．図８が各ＰＷＭ回路の構成図である。前記３６の信号線は、７−９の制御信号入力端子に接続され、７−１０に出力されるＰＷＭ信号を切り替えられる。
【００６０】
７−９がＬ（０）の時には、７−７の出力信号が直接７−１０に出力され、７−１０がＨ（１）の時には、７−８の出力信号が直接７−１０に出力される用に７−３のセレクタが動作する。
【００６１】
７−１０は、５，６，７，２７のＰＷＭ回路のそれぞれ、２２，２３，２４，２９のＰＷＭ出力端子に相当する。７−４はビデオ信号入力端子であり、７−１，７−２のＰＷＭ回路のビデオ信号入力端子に接続され、外部とは、５では１３の６では１４の７では１５の２７では１６の信号線が接続される。
【００６２】
７−５はクロック入力端子で、７−１及び７−２のＰＷＭ回路のクロック入力端子に接続され、５，６，７，２７のＰＷＭ回路で考えると、それは１７のクロック信号線に接続される。
【００６３】
同様に、７−６はリセット信号入力端子で、７−１及び７−２のＰＷＭ回路のリセット入力端子に接続され、５，６，７，２７のＰＷＭ回路で考えると、それは１８信号線に接続される。
【００６４】
次に詳細の動作を図９、図１０のＰＷＭ回路の詳細図を基に説明する。
【００６５】
図９は、データ書き換え間に、４ラインを印字できる２値データによるＰＷＭ回路の例である。
【００６６】
８−２がクロック入力端子、８−３がビデオデータ入力端子、８−４が２ビットのカウンタ、８−５がｄＦＦ、８−６から８−１０がゲート回路で、８−６から８−９が２入力端子ＡＮＤゲート、８−１０が４入力端子ＯＲゲートである。
【００６７】
８−１がリセット信号入力端子で、８−４、８−５のリセット端子に接続されている。
【００６８】
８−２は、８−４及び８−５のクロック入力端子に接続されている。
【００６９】
８−４は、２ビットカウンタで、８−１にＬ（０）＝＞Ｈ（１）＝＞Ｌ（０）のリセット信号が入ると０にクリヤし、０出力端子のみ１となる。その後８−２にクロックが入る毎（立ち上がり同期）１ずつカウントアップし、４クロックはいると元に戻り、０出力端子のみ１となる様に動作する。０クリヤ後８−２に１クロックはいる度に、８−２の０１２３のデータ出力端子は、１０００  ０１００  ００１０  ０００１の順にカウントアップし、４クロック目がはいるか、リセット端子にリセット信号がはいると８−２の０１２３のデータ出力端子は、１０００に価が戻るように動作する。８−６から９の２入力端子のＡＮＤゲートの一方の入力端子は、それぞれ８−３のバスのｄａｔａ４，３，２，１に接続され、その他方の入力端子は、それぞれ８−４のカウンタの３出力端子、２出力端子、１出力端子、０出力端子に接続されている。８−６〜９のゲートの出力端子は８−１０の４入力端子のＯＲゲートの入力端子に接続されている。
【００７０】
８−１０の出力端子は８−５のＤ入力端子に接続され８−５のＱ出力端子が７−７の出力端子に接続されている。
【００７１】
次に動作に関して説明する。
【００７２】
このＰＷＭを動作させる場合、図６のＰＬＬブロックの入力端子５−１０〜１３の端子の信号が０１００と設定し、２５の入力端子に加えられたクロックの４分周の信号が１１の出力端子に出力される用にしておけば、一個の４ビットデータ（８−３の）から７−１のＰＷＭ１回路は４ライン分の２値データに分解したＰＷＭ信号を生成できる。
【００７３】
シフトレジスタ１，２，３，４、・・にデータ設定する手順は第一の実施例と同じであるので省略し、すでにデータが設定されている物とする。
【００７４】
８−３には２値のビデオデータが入力され、ｄａｔａ１で最初の１ライン、ｄａｔａ２で次の１ライン、ｄａｔａ３で次の１ライン、ｄａｔａ４でその次の１ラインと４ライン分のデータが独立に入力されるデータ構成とする。
【００７５】
今、リセット後８−４のカウンタの０出力端子が１のときで、８−３のデータが設定されると、８−３のｄａｔａ１が８−９のゲートで選ばれ、８−１０を通して８−５のＤＦＦのＤ入力端子に加えられ８−５のＱ出力端子にその次の８−２のクロックの立ち上がりで出力されラッチされる。
【００７６】
その時点では、その８−２のクロックの立ち上がり同期で８−４のカウンタの１出力端子が１となっており、８−３のｄａｔａ２が８−８のゲートで選ばれ、８−１０を通して８−５のＤＦＦのＤ入力端子に加えられ８−５のＱ出力端子にその次の８−２のクロックの立ち上がりで出力されラッチされる。
【００７７】
同様に、その時点では、その８−２のクロックの立ち上がり同期で８−４のカウンタの２出力端子が１となっており、８−３のｄａｔａ３が８−７のゲートで選ばれ，８−１０を通して８−５のＤＦＦのＤ入力端子に加えられ８−５のＱ出力端子にその次の８−２のクロックの立ち上がりで出力されラッチされる。
【００７８】
同様に、その時点では、その８−２のクロックの立ち上がり同期で８−４のカウンタの３出力端子が１となっており、８−３のｄａｔａ４が８−７のゲートで選ばれ，８−１０を通して８−５のＤＦＦのＤ入力端子に加えられ８−５のＱ出力端子にその次の８−２のクロックの立ち上がりで出力されラッチされる。
【００７９】
このように動作されるため、８−２のラインクロック毎に順次、８−３のｄａｔａ１から４が７−７のＰＷＭ出力端子に出力されるように動作するため、８−３にライン毎の２値データがかかれていて、ＰＷＭ７−９がＬに設定されており、ＰＷＭ１を選ぶ構成であれば、一個の４ビットデータ（８−３の）を７−１のＰＷＭ回路は４ライン分の２値データに分解したＰＷＭデータを生成できる。
【００８０】
図１０は、多値データをＰＷＭ信号変換するＰＷＭ回路であり、詳細を説明する。
【００８１】
図８の７−９をＨ（１）にする事により、図１０に示すＰＷＭ２のＰＷＭ信号出力を７−１０のＰＷＭＯＵＴに選択して出力する事が可能である。
【００８２】
詳細を次に説明する。
【００８３】
９−１は４ビットのバイナリカウンタであり、ＬＳＢ側が０のＱ出力端子、ＭＳＢ側が３のＱ出力端子となる０，１，２，３の４つのＱ出力端子を有出力端子、この出力信号は、９−１のリセット端子がＨとなると、すべて０にリセットされるように動作する。
【００８４】
０，１，２，３の４つのＱ出力端子はそれぞれ、９−５，６，７，８の２入力ＥＸＯＲ端子の一方の入力端子にそれぞれ接続され、９−５，６，７，８の２入力ＥＸＯＲ端子の他方の入力端子は、それぞれｄａｔａ４，３，２，１のビデオデータ信号入力端子に接続されている。ｄａｔａ４，３，２，１のビデオデータ信号入力端子は同時に、それぞれ９−２のＦ検出回路、及び９−３の０検出回路のその信号用の入力端子に接続され、９−２の制御信号出力端子は９−４のＤＦＦのｓｅｔ信号入力端子に接続され、９−３の制御信号出力端子は、９−１１の２入力ＯＲの一方の入力端子に接続され、９−１１の他方の入力端子は、７−６のリセット信号入力端子に接続されていると同時に、９−１のリセット端子にも接続されている。また、９−１１の出力端子は、９−４のＤＦＦのリセット信号入力端子Ｒに接続されている。
【００８５】
９−５〜８のＥＸＯＲゲートの出力端子はそれぞれ９−の４入力のＮＯＲゲートの入力端子に接続され、９−９の出力端子は、９−１０の２入力ＯＲゲートの一方の入力端子に接続され、９−１０の他方の入力端子は、９−４のＤＦＦのＱ出力端子に接続されている。また、９−１０の出力端子は９−４のＤＦＦのＤ入力端子に接続されている。
【００８６】
７−５はクロック入力端子で、９−１のカウンタのクロック入力端子に接続され、かつ９−４のＤＦＦのクロック入力端子に接続されている。
【００８７】
次に動作に関して説明する。このＰＷＭを動作させる場合、図６のＰＬＬブロックの入力端子５−１０〜１３の端子の信号が００１０と設定し、２５の入力端子に加えられたクロックの１６分周の信号が１１の出力端子に出力される用にしておけば，ＰＷＭ信号が、１ライン間に、１回変化する（１６分解能の変化点を持つ）ＰＷＭとしてＰＷＭ２が動作する。
【００８８】
動作としては、新たな１ラインのデータが２１より１，２，３，４・・・のシフトレジスタで順次転送され終わったタイミングで、２５のＬＩＮＥ＿ＣＬＫ端子にＬ信号のイネーブル信号が入力されるため、５，６，７，２７のＰＷＭ回路には反転された信号が、各ＰＷＭ回路のリセット端子７−６に加わり、９−４のＤＦＦは９−１１のＯＲを通じてそのＱ出力がＬとなり、また、９−１のカウンタもカウント値も０にリセットされる。ＰＷＭ１と異なり、ＰＷＭ２は、多値データのビデオデータがｄａｔａ４，３，２，１に設定される。その価が最大値Ｆのときには、９−２でそれが検出され検出信号を９−４の同期型ＤＦＦのセット入力端子に入力され、７−５のクロック同期（クロックの立ち上がり）で７−８のＰＷＭ出力端子がＨに設定され，、同様に、その価が最小値０のときには、９−３でそれが検出され検出信号を９−４の同期型ＤＦＦのリセット入力端子に入力され、７−５のクロック同期（クロックの立ち上がり）で７−８のＰＷＭ出力端子がＬに設定される様に動作する。
【００８９】
ｄａｔａ４，３，２，１の価が，Ｆ又は０のとき以外は、下記のような動作となる。
【００９０】
９−５〜８及び９−９，９−１０，９−４の回路はマグニチュードコンパレータを構成しており、ｄａｔａ４，３，２，１の価と９−１のカウンタの価が一致または、９−１のカウンタ値の方の価が大きくなると、７−８にＨ（１）を設定するように動作する。この９−４のレジスタ値は７−６にリセット信号が入った毎にリセットされ０になる。
【００９１】
また７−８のＱ出力端子がＨになるタイミングは、ｄａｔａ４，３，２，１の価と９−１のカウンタの価が一致したその次の７−５のクロックの立ち上がりでセットされる。
【００９２】
このように動作するので、ｄａｔａ４，３，２，１のとりうる１６条件のＰＷＭ信号が７−８より出力され、かつ、１ライン毎に１パルスを出力されるように動作する。
【００９３】
又、図６のＰＬＬブロックの入力端子５−１０〜１３の端子の信号を０００１と設定し、２５の入力端子に加えられたクロックの６４分周の信号が１１の出力端子に出力される用にしておけば，ＰＷＭ信号が、１ライン間に、同じＰＷＭ信号を４回繰り返すように（６４分解能の変化点を持つ）ＰＷＭとしてＰＷＭ２が動作する。なお、この制御の上での条件としては、２５のＬＩＮ＿ＣＬＫ入力端子加わるクロックは十分に細いパルス（Ｌ信号が）であり、そのパルス幅は、ＰＷＭ＿ＣＬＫに加わるクロックのＬの幅、Ｈの幅より十分に細く、そのクロックのエッジと立ち上がり立値下がりは互いに重ならず、説明した動作が問題なく動作する物とする。また、実施例では，制御信号を内部ＰＬＬで作ったが、これは必要に応じて、外部から入力できるようにきりかえも可能なことは勿論である。
【図面の簡単な説明】
【図１】ミラーアレーを用いた１実施例を示す。光書き込み光学系の概略構成を示す要部図である。
【図２】アレーヘッドのデータ転送回路の１実施例を示す。
【図３】アレーヘッドのデータ転送回路のタイムチャート
【図４】アレーヘッドのモジュー実施例を示す図であって、（ａ）は光書き込み光学系の平面図、（ｂ）は、（ａ）のＡ−Ａ‘断面図である。
【図５】ミラーアレーの各可動ミラーの構造の一例である。
【図６】ＰＬＬブロックの詳細図
【図７】第４の実施例を示す図
【図８】切り替え可能なＰＷＭ回路例
【図９】ＰＷＭの詳細回路例
【図１０】ＰＷＭの詳細回路例
【符号の説明】
１−１  ミラーアレー
１−２  可動ミラー
１−３  第一の遮光スリット
３ａ  スリット部
１−４  感光体
１〜４  バッファレジスタ（シフトレジスタ）
５〜７、２７、７−１，７−２  ＰＷＭ回路
１１，１２  ＰＬＬ回路
３４，１９  ゲート回路
８，９，１０，２８、８−４、９−５  ＤＦＦ
３−５  線状光源
３−６  遮光ミラー
３−７楕円長尺ミラー
３−８  第２の遮光スリット
８−４，９−１、５−１〜４  カウンタ
８−６〜１０、９−５〜１１、５−６〜９  ゲート回路
１１  ＰＬＬ本体（ＶＣＯ等）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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