(57)【要約】【課題】広範囲に亘って欠陥密度が低い半導体素子用基板を得る。【解決手段】ベース基板１上にＳｉＯ２膜４を形成し、複数の最大幅２．５μｍ以下のドット（円形）状のＳｉＯ２からなる成長抑制マスク４ａをベース基板１上に離散させて形成し、この成長抑制マスク４ａが形成されていない非マスク形成部分からＧａＮ層を成長させることにより、成長抑制マスク４ａに対応する複数の穴５ｂを有する第一のＧａＮ層５を形成し、その後、ＳｉＯ２成長抑制マスク４ａを除去し、第一のＧａＮ層５上に第二のＧａＮ層６を表面が平坦化するまで成長させる。【選択図】　　　　　図１
2004026624.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板上に、最大幅２．５μｍ以下の複数の成長抑制マスクを離散させて形成する第一の工程と、
前記ベース基板上の、前記成長抑制マスクが形成されていない非マスク形成部分から、ＧａＮ層を成長させて、複数の穴を有する第一のＧａＮ層を形成する第二の工程と、
前記第一のＧａＮ層上に第二のＧａＮ層を形成する第三の工程とを含むことを特徴とする半導体素子用基板の製造方法。
【請求項２】
前記第二の工程の後、第三の工程前に、前記成長抑制マスクを除去する工程を含むことを特徴とする請求項１記載の半導体素子用基板の製造方法。
【請求項３】
前記第二のＧａＮ層上に最大幅２．５μｍ以下の複数の新たな成長抑制マスクを形成する第四の工程と、
前記第二のＧａＮ層上の、前記新たな成長抑制マスクが形成されていない非マスク形成部分から、ＧａＮ層を成長させて、複数の穴を有する第三のＧａＮ層を形成する第五の工程と、
前記第三のＧａＮ層上に第四のＧａＮ層を形成する第六の工程とを含むことを特徴とする請求項１または２記載の半導体素子用基板の製造方法。
【請求項４】
前記第五の工程の後、第六の工程前に、前記新たな成長抑制マスクを除去する工程を含むことを特徴とする請求項３記載の半導体素子用基板の製造方法。
【請求項５】
前記成長抑制マスク同士の間隔が、２．５μｍ以下であることを特徴とする請求項１から４いずれか１項記載の半導体素子用基板の製造方法。
【請求項６】
前記成長抑制マスクが形成される層の上面における前記マスクが占める面積の割合が４０％以上、９０％以下であることを特徴とする請求項１から５いずれか１項記載の半導体素子用基板の製造方法。
【請求項７】
前記成長抑制マスクが、誘電体材料からなることを特徴とする請求項１から６いずれか１項記載の半導体素子用基板の製造方法。
【請求項８】
最上層として、導電性不純物をドーピングした導電性ＧａＮ層を形成する工程を含むことを特徴とする請求項１から７いずれか１項記載の半導体素子用基板の製造方法。
【請求項９】
前記ベース基板が、該ベース基板の前記成長抑制マスクが形成される面が、ＧａＮ、サファイア、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、ＧｅまたはＳｉのいずれか一つにより構成されているものであることを特徴とする請求項１から８いずれか１項記載の半導体素子用基板の製造方法。
【請求項１０】
前記ベース基板を除去する工程を含むことを特徴とする請求項１から９いずれか１項記載の半導体素子用基板の製造方法。
【請求項１１】
請求項１から１０いずれか１項記載の半導体素子用基板の製造方法により製造された半導体素子用基板上に半導体層を備えてなることを特徴とする半導体素子。
【請求項１２】
ベース基板と、
該ベース基板上の、離散して形成された最大幅２．５μｍ以下の複数の成長抑制マスク以外の非マスク形成部分から成長した、複数の穴を有する第一のＧａＮ層と、
前記第一のＧａＮ層上に形成された第二のＧａＮ層とを備えたことを特徴とする半導体素子用基板。
【請求項１３】
前記第二のＧａＮ層上の、離散して形成された最大幅２．５μｍ以下の複数の新たな成長抑制マスク以外の非マスク形成部分から成長した、複数の穴を有する第三のＧａＮ層と、
前記第三のＧａＮ層上に形成された第四のＧａＮ層とを備えたことを特徴とする請求項１２記載の半導体素子用基板
【請求項１４】
前記成長抑制マスク同士の間隔が２．５μｍ以下であることを特徴とする請求項１２または１３記載の半導体素子用基板。
【請求項１５】
前記成長抑制マスクが形成された層の上面における前記マスクが占める面積の割合が４０％以上、９０％以下であることを特徴とする請求項１２から１４いずれか１項記載の半導体素子用基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子用基板およびその製造方法ならびにその基板を用いた半導体素子に関するものである。
【０００２】
【従来の技術】
４１０ｎｍ帯の短波長半導体レーザ素子として、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３７（１９９８）　ｐｐ．Ｌ１０２０において、サファイア基板上にＧａＮ層を形成した後、ＧａＮ層上に形成したＳｉＯ２をストライプパターン状のマスクとし、このＳｉＯ２マスクから露出するＧａＮ層のストライプ状部分に生じる成長の核から選択横成長によりＧａＮ厚膜を形成した後、このＧａＮ厚膜を剥がして基板とし、このＧａＮ基板上に、ｎ−ＧａＮバッファ層、ｎ−ＩｎＧａＮクラック防止層、ｎ−ＡｌＧａＮ／ＧａＮ変調ドープ超格子クラッド層、ｎ−ＧａＮ光導波層、ｎ−ＩｎＧａＮ／ＩｎＧａＮ多重量子井戸活性層、ｐ−ＡｌＧａＮキャリアブロック層、ｐ−ＧａＮ光導波層、ｐ−ＡｌＧａＮ／ＧａＮ変調ドープ超格子クラッド層、ｐ−ＧａＮコンタクト層を積層してなるものが報告されている。しかしながら、この半導体レーザにおいては３０ｍＷ程度の横基本モード発振と３０ｍＷ程度までの信頼性しか得られておらず、高出力での信頼性が得られていない。
【０００３】
【発明が解決しようとする課題】
上述のような従来の選択横成長基板（ＥＬＯＧ基板）は、ＳｉＯ２マスクから露出するＧａＮ層のストライプ状部分に生じた成長の核からＧａＮ層を選択横成長させて形成したものである。このとき、ＧａＮ層の選択横成長した領域においては欠陥が低減したものとなる。
【０００４】
しかしながら、この従来の方法では、成長核形成密度が大きいために成長核が小さい状態で架橋するために、この架橋部において欠陥が発生する。基板としても用いるためには、ある程度の膜厚のＧａＮ層とする必要があり、架橋部における欠陥密度が小さかったとしても、膜厚を大きくするにつれ、欠陥密度は増加してしまう。したがって、広範囲に亘る低欠陥領域を形成することが困難であった。
すなわち従来のＥＬＯＧ基板においては、低欠陥領域が狭い領域に限られている。しかるに、信頼性の高い出力の半導体レーザを得るためには、基板上の導波路が形成される箇所が低欠陥領域となっている必要がある。そのため、低欠陥領域が狭い領域に限られた従来のＥＬＯＧ基板は、前述の文献に示されているような幅狭のストライプ構造を有する半導体レーザには有効であるが、幅広のストライプ構造を有する半導体レーザについては信頼性が得られない。
【０００５】
信頼性の高い高出力発振可能な半導体レーザを得るためには、幅広のストライプ構造を備える必要があり、幅広ストライプの半導体レーザにおいて高信頼性を得るためには、広範囲に亘って欠陥の少ないＧａＮ基板を用いて構成する必要がある。つまり、従来のＥＬＯＧ基板では高出力でかつ信頼性の高い半導体レーザを得ることが困難であった。
【０００６】
なお、上記においては半導体レーザを例に挙げて説明したが、半導体素子用基板上に半導体層を備えてなる半導体素子の信頼性は一般に基板の欠陥密度に左右される。従って、広範囲に亘って欠陥の少ない基板を得ることが半導体素子全般に亘って求められている。
【０００７】
本発明は上記事情に鑑みて、広範囲に亘って欠陥密度が低い半導体素子用基板およびその製造方法、ならびに該方法により製造された半導体素子用基板を用いた、信頼性の高い半導体素子を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体素子用基板の製造方法は、ベース基板上に、最大幅２．５μｍ以下の複数の成長抑制マスクを離散させて形成する第一の工程と、
前記ベース基板上の、前記成長抑制マスクが形成されていない非マスク形成部分から、ＧａＮ層を成長させて、複数の穴を有する第一のＧａＮ層を形成する第二の工程と、
前記第一のＧａＮ層上に第二のＧａＮ層を形成する第三の工程とを含むことを特徴とするものである。
【０００９】
なお、前記第二の工程の後、第三の工程前に、前記成長抑制マスクを除去する工程を含んでもよい。
【００１０】
上記製造方法はさらに、前記第二のＧａＮ層上に最大幅２．５μｍ以下の複数の新たな成長抑制マスクを形成する第四の工程と、前記第二のＧａＮ層上の、前記新たな成長抑制マスクが形成されていない非マスク形成部分から、ＧａＮ層を成長させて、複数の穴を有する第三のＧａＮ層を形成する第五の工程と、前記第三のＧａＮ層上に第四のＧａＮ層を形成する第六の工程とを含むことが望ましい。なお、この第四の工程から第六の工程を含むにあたっては、第四の工程から第六の工程を１回含んでもよいし、複数回含んでもよい。ここで、複数回含むとは、先に形成された穴を有するＧａＮ層上に結晶成長させたＧａＮ層の上面に新たな複数の穴を有する層を形成し、さらに、この新たな穴を有するＧａＮ層上に新たなＧａＮ層を結晶成長させるという工程を複数回繰り返して半導体素子用基板を形成することをいう。
【００１１】
また、前記第五の工程の後、第六の工程前に、前記新たな成長抑制マスクを除去する工程を含んでもよい。
【００１２】
なお、上記製造方法においては、前記成長抑制マスク同士の間隔が、２．５μｍ以下であることが望ましい。なお、マスク同士の間隔とは、例えば、一つのマスクに注目したとき、このマスクの周辺に形成されているマスクのうち、最も近接して形成されているマスクとの最短距離をいうものとする。
【００１３】
また、前記成長抑制マスクが形成される層の上面における前記マスクが占める面積の割合が４０％以上、９０％以下であることが望ましい。
【００１４】
さらに、前記成長抑制マスクは、誘電体材料からなるものであることが望ましい。誘電体材料としては、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ等が挙げられる。
【００１５】
なお、最上層に、導電性不純物をドーピングした導電性ＧａＮ層を形成する工程を含むようにしてもよい。
【００１６】
前記ベース基板としては、該ベース基板の前記成長抑制マスクが形成される面が、ＧａＮ、サファイア、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、ＧｅまたはＳｉのいずれか一つにより構成されているものであることが望ましい。例えば、ベース基板自体が、ＧａＮ、サファイア、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、ＧｅまたはＳｉのいずれか一つから構成されるものであってもよいし、ＧａＮ、サファイア、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、ＧｅまたはＳｉのいずれか一つからなるベース基板主部と、該ベース基板主部上に形成されたＧａＮ層からなるものであってもよい。
【００１７】
また、本発明の半導体素子用基板の製造方法においては、さらに、前記ベース基板を除去する工程を含んでもよい。なおここで、ベース基板のみならず、ベース基板側から最上層以外の任意の層までを除去する場合もこれに含まれる。例えば、最上層として導電性ＧａＮ層を形成し、その後、ベース基板から導電性ＧａＮ層の下層のＧａＮ層までを除去し、導電性ＧａＮ層を半導体素子用基板としてもよい。
【００１８】
本発明の半導体素子は、上述の本発明の半導体素子用基板の製造方法により製造された半導体素子用基板上に半導体層を備えてなることを特徴するものである。ここでいう本発明の半導体素子用基板には、ベース基板側から最上層以外の任意の層までを除去することにより製造された半導体素子用基板も含まれる。
【００１９】
本発明の半導体素子用基板は、ベース基板と、該ベース基板上の、離散して形成された最大幅２．５μｍ以下の複数の成長抑制マスク以外の非マスク形成部分から成長した、複数の穴を有する第一のＧａＮ層と、前記第一のＧａＮ層上に形成された第二のＧａＮ層とを備えたことを特徴とするものである。
【００２０】
また、本発明の半導体素子用基板は、さらに前記第二のＧａＮ層上の、離散して形成された最大幅２．５μｍ以下の複数の新たな成長抑制マスク以外の非マスク形成部分から成長した、複数の穴を有する第三のＧａＮ層と、前記第三のＧａＮ層上に形成された第四のＧａＮ層とを備えていてもよい。
【００２１】
本発明の半導体素子用基板は、ベース基板上に形成された成長抑制マスク、第二のＧａＮ層上に形成された成長抑制マスクが残留していてもよいし、除去されていてもよい。
【００２２】
なお、本発明の半導体素子用基板は、前記成長抑制マスク同士の間隔が２．５μｍ以下であることが望ましい。
【００２３】
また、前記成長抑制マスクが形成された層の上面における前記マスクが占める面積の割合が４０％以上、９０％以下であることが望ましい。
【００２４】
【発明の効果】
本発明の半導体素子用基板の製造方法は、ベース基板上に、最大幅２．５μｍ以下の複数の成長抑制マスクを離散して形成し、該マスク以外の部分から成長させることにより複数の穴を有する第一のＧａＮ層を形成し、この複数の穴を有する層上に第二のＧａＮ層を結晶成長させて形成するようにしたため、従来よりも成長核形成密度を低減することができ、結果として広範囲にわたって低欠陥密度の領域を有するＧａＮ層を形成することができる。
【００２５】
また、さらに、最上層のＧａＮ層上に複数の新たな成長抑制マスクを形成し、該マスクに応じた複数の穴を有するＧａＮ層を形成した上で、該穴を有するＧａＮ層上に新たなＧａＮ層を結晶成長させるという工程を１回または複数回繰り返すことにより、より低欠陥なＧａＮ層を得ることができる。
【００２６】
なお、複数の穴を有する層は、ベース基板上に、最大幅２．５μｍ以下の複数の成長抑制マスクを離散して形成し、該マスク以外の部分から成長させることにより形成するので、例えば、一旦穴のないＧａＮ層を形成してからエッチング等により穴を形成する方法と比較して、穴を有するＧａＮ層を容易に形成することができる。
【００２７】
前記成長抑制マスクが形成された層における該マスクが占める面積の割合を４０％以上、９０％以下とすることにより、このマスクに対応する複数の穴を有するＧａＮ層の穴も同等の穴径および占有面積を持つものとすることができ、このような穴を有するＧａＮ層上にＧａＮ層を成長させることにより、効果的に成長核密度を低減することができるため、欠陥密度の低いＧａＮ層を得ることができる。
【００２８】
また、最上層として導電性ＧａＮ層を形成すれば、欠陥密度の低い導電性の半導体素子用基板を製造することができる。
【００２９】
また、本発明の半導体素子は、欠陥の少ない本発明の半導体素子用基板の上に半導体層を備えてなるので、高い信頼性を得ることができる。
【００３０】
本発明の半導体素子用基板は、ベース基板上に離散して形成された最大幅２．５μｍ以下の複数の成長抑制マスクを用いて、該マスク以外の部分から成長させた、複数の穴を有する第一のＧａＮ層と、該第一のＧａＮ層上に結晶成長した第二のＧａＮ層とを備えてなるものであり、複数の穴を有するＧａＮ層上に結晶成長して形成されたＧａＮ層は、広範囲にわたって低欠陥の領域を有するものであり、基板として信頼性の高いものとすることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
【００３２】
本発明の第一の実施形態による半導体素子用基板は、図１（ｄ）に示すように、ベース基板１上に複数の穴５ｂを有する第一のＧａＮ層５および該第一のＧａＮ層５上に結晶成長させて形成された第二のＧａＮ層６を積層してなる。
【００３３】
この半導体素子用基板は、まず図１（ａ）に示すように、ベース基板１上に上にＳｉＯ２膜４を形成し、その後、図１（ｂ）に示すように、複数のドット（円形）状のＳｉＯ２からなる成長抑制マスク４ａをベース基板１上に離散させて形成し、図１（ｃ）に示すように、ベース基板１上に、このドット状の成長抑制マスク４ａが形成されていない非マスク形成部分からＧａＮ層を成長させることにより、成長抑制マスク４ａに対応する複数の穴５ｂを有する第一のＧａＮ層５を形成し、その後、ＳｉＯ２成長抑制マスク４ａを除去し、図１（ｄ）に示すように、第一のＧａＮ層５上に第二のＧａＮ層６を表面が平坦化するまで成長させることにより製造されたものである。
【００３４】
なお、ここで成長抑制マスク４ａは、その最大幅（ベース基板１の上面におけるマスク４ａの最大径）が２．５μｍ以下、ベース基板１上面における該マスクが占める面積の割合を４０％以上、９０％以下とすることが望ましい。このマスクを利用して形成された穴がマスクと同等の径、占有面積となるようにＧａＮ層を成長させる。また、この穴を有するＧａＮ層の膜厚はマスク径と同値以上であることが好ましい。
【００３５】
成長抑制マスク４ａを用いることにより、容易に複数の穴５ｂを有する第一のＧａＮ層５を得ることができ、この上に選択横成長により第二のＧａＮ層６を形成することにより、従来と比較して成長核形成密度を低減することができる。また、成長核形成密度を低減することにより、基板との格子不整合に起因する歪による欠陥も低減することができる。
【００３６】
また、穴５ｂを有する第一のＧａＮ層５上に選択横成長により第二のＧａＮ層６を成長させる際には、第一のＧａＮ層５上面および穴５ｂの内面となるＧａＮ層の部分にも成長の核が発生すると考えられる。穴の径と深さとを所定の関係に設定することにより、例えばマスク４ａの最大幅を１μｍ以下とし、これに合せて穴の深さを適宜に設定することにより、穴５ｂからの成長よりも第一のＧａＮ層５の上面に生じた成長の核からの横方向の成長により穴上部が閉じるのを早くさせ、穴５ｂの下部に一部空間を生じさせることができる。このような空間を有することにより、基板との熱膨張係数の差に起因する歪による欠陥を効果的に低減することができる。
【００３７】
図２に本発明の第二の実施形態の半導体素子用基板を示す。この第二の実施形態の半導体素子用基板は、図２（ａ）に示すように、上記第一の実施形態で形成した第二のＧａＮ層６の上面に、ベース基板１上にマスク４ａを形成したのと同様の方法で、複数の新たな成長抑制マスク７ａを形成し、同図（ｂ）に示すように、この成長抑制マスク７ａを利用して複数の穴を有する第三のＧａＮ層８を形成し、さらに同図（ｃ）に示すように第三のＧａＮ層８上に第四のＧａＮ層９を選択横成長により形成したものである。このように複数の穴を有するＧａＮ層の形成と、該穴を有するＧａＮ層上への選択横成長による新たなＧａＮ層の形成とを繰り返すことにより、さらに欠陥の低減したＧａＮ層を得ることができる。この工程は３回以上繰り返してもよい。
【００３８】
なお、本実施形態においては、成長抑制マスクとしてＳｉＯ２を用いたが、ＧａＮ層の成長を抑制するマスク材としての機能を維持できるものであればよく、ＳｉＯ２のみならず、アルミナ（Ａｌ２Ｏ３）や窒化珪素（ＳｉＮ）等の誘電体を用いてもよい。
【００３９】
図３は、半導体積層面を上方から見た図であり、成長抑制マスクを形成する際の代表的なレイアウトを示すものである。成長抑制マスクは、図３（ａ）に示すように、マスクの幅Ａｘとマスク間隔Ｂｘ、マスクの幅Ａｙとマスク間隔Ｂｙとが等間隔となるように（４回対称となるように）整列されていてもよいし、あるいは図３（ｂ）に示すように、マスクが正三角形状に（６回対称となるように）整列されていてもよい。また、図３（ｃ）に示すように、無秩序に並べられていてもよい。但し、いずれの場合にも、最隣接マスク同士の間隔（各図においてＺａ，Ｚｂ，Ｚｃ）が２．５μｍ以下となるようにすることが望ましい。図３（ｃ）においてはマスクが無秩序に並べられているため、各マスク毎に最隣接マスクとの間隔が異なるが、いずれのマスクについても最隣接のマスクとの間隔が２．５μｍ以下となるようにすることが望ましい。
【００４０】
なお、上記実施形態においては、マスク形状を円形としたが、マスク形状は円形に限るものではなく、多角形、その他任意の形状を採用することができる。
【００４１】
ベース基板１としては、少なくとも成長抑制マスクが形成される面がＧａＮ、サファイア、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、Ｇｅ、Ｓｉで構成されているものを用いる。具体的には、ベース基板１自体がＧａＮ、サファイア、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、ＧｅまたはＳｉのいずれか一つから構成されたものであってもよいし、ＧａＮ、サファイア、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、ＧｅまたはＳｉのいずれか一つからなるベース基板主部と、該ベース基板主部上に形成されたＧａＮ層とから構成されているものであってもよい。
【００４２】
なお、図１（ｄ）もしくは図２（ｃ）に示すように、ベース基板１から最上層のＧａＮ層を含んで半導体素子用基板としてもよいし、図４に示すようにベース基板１を除去して半導体素子用基板とすることもできる。
【００４３】
また、上記実施形態では、ＧａＮの成長はアンドープの場合について述べたが、ＧａＮの成長時に導電性不純物を導入することにより、ｎまたはｐ型ＧａＮ層を成長させ、この導電性ＧａＮ層成長後、図４に示すように、ベース基板１を除去して導電性の半導体素子用基板とすることができる。
【００４４】
また、図５（ａ）に示すように、図２（ｃ）に示す半導体用基板の最上層のＧａＮ層９上に導電性不純物を導入したｎ型またはｐ型のＧａＮ層９’を１００〜２００μｍ程度の厚みまで成長させ、図５（ｂ）に示すように、ベース基板１からＧａＮ層９までを除去して導電性のＧａＮ層９’を導電性の半導体素子用基板としてもよい。
【００４５】
いずれにしても最上層であるＧａＮ層の欠陥密度が低減されているために、このＧａＮ層上に半導体層を積層してなる半導体素子の信頼性が向上する。
【００４６】
なお、導電性の基板上に活性層等の半導体層を積層して半導体レーザ等の半導体素子を形成した場合、基板の裏面に電極を形成することができるため素子作製プロセスを簡略化することができる。
【００４７】
本発明による半導体素子用基板は、欠陥密度が小さいため、信頼性が高く、高速な情報・画像処理及び通信、計測、医療、印刷の分野での必要とされる光・電子デバイス作製用の基板として応用できる。ここでいう、半導体素子あるいは光・電子デバイスとしては、電界効果トランジスタ、半導体レーザ素子、半導体光増幅器、半導体発光素子、光検出器等が挙げられる。
【００４８】
以下、本発明の実施の形態による半導体素子用基板の製造方法について、さらに実施例により具体的に説明する。
【００４９】
以下において、成長用材料としてトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）およびアンモニアを用い、ｎ型ドーパントガスとしてシランガスを用い、ｐ型ドーパントとしてシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いた。
【００５０】
（実施例１）
まず、図１（ａ）に示すように、ベース基板である（０００１）面サファイア基板１上にＳｉＨ４ガスとＮ２Ｏガスを用いたプラズＣＶＤ法により０．５μｍ程度の厚みのＳｉＯ２膜４を形成した。
【００５１】
その後、ＳｉＯ２膜４上にフォトリソグラフィー法によって２．５μｍ以下の径のドットを、ドット径と同等のピッチで形成したレジストパターン（図示せず）を形成し、該レジストパターンを用いて、ＣＨＦ３／Ｏ２ガスを用いたＲＩＥドライエッチング法によりＳｉＯ２膜４をエッチングした。その後、レジストをＯ２プラズマアッシング法によって除去した。このようにして、図１（ｂ）に示すような複数のドット状のＳｉＯ２成長抑制マスク４ａが離散して配置されたパターンが形成された。このとき、サファイア基板１上におけるＳｉＯ２成長抑制マスク４ａの占有面積は、該基板１上面の総面積の４０％以上、９０％以下となるようにした。
【００５２】
次に、温度を５００℃で図示しないＧａＮバッファ層を２０ｎｍ形成し、続いて、温度を１０５０℃にして、ＧａＮバッファ層上に、非マスク形成部分から第一のＧａＮ層５を３μｍ程度成長させた。第一のＧａＮ層５は非マスク形成部分のサファイア基板１から成長し、ＳｉＯ２成長抑制マスク４ａ上には成長しないため、図１（ｃ）に示すような複数の穴５ｂを有する層となる。なお、第一のＧａＮ層５は、非マスク形成部分から若干横方向へ成長してマスク４ａの縁上にも形成されるため、穴５ｂの径はマスク４ａの径よりも若干小さくなった。このとき、穴５ｂを有する第一のＧａＮ層５の膜厚は穴５ｂの径と同値以上であることが望ましい。
【００５３】
その後、バッファードフッ酸でＳｉＯ２成長抑制マスク４ａをエッチング除去した後に、温度を１０８０℃にして、再びＭＯＣＶＤ法により図１（ｄ）に示すように、横方向の成長により合体して表面が平坦化するまで第二のＧａＮ層６を結晶成長させた。こうして低欠陥密度の第二のＧａＮ層６が形成された。
【００５４】
このようにして形成した半導体素子用基板について、エッチング液に浸水させて行うエッチピット密度（ｅｔｃｈ　ｐｉｔ　ｄｅｎｓｉｔｙ）評価を行った結果、従来の製造方法で作製された半導体素子用基板と比較して、欠陥密度が２桁から４桁程度低減した。
【００５５】
次に、ベース基板１として、ベース基板主部と該ベース基板主部上に形成されたＧａＮ層とから構成されてなるものを利用して形成した半導体素子用基板の製造方法の実施例について説明する。
【００５６】
（実施例２）
まず、図６（ａ）に示すように、有機金属気相成長法によりベース基板主部である（０００１）面サファイア１Ａ上に温度５００℃でＧａＮバッファ層１Ｂを２０ｎｍ程度の膜厚で形成し、続いて、温度を１０５０℃にしてＧａＮ層１Ｃを２μｍ程度成長させベース基板１を形成した。
【００５７】
ベース基板１上に、ＳｉＨ４ガスとＮ２Ｏガスを用いたプラズＣＶＤ法により０．５μｍ程度の厚みのＳｉＯ２膜４を形成した。
【００５８】
その後、ＳｉＯ２膜４上にフォトリソ法によって２．５μｍ以下の径のドットを、ドット径と同等のピッチで形成したいレジストパターン（図示せず）を形成し、該レジストパターンを用いて、ＣＨＦ３／Ｏ２ガスを用いたＲＩＥドライエッチング法によりＳｉＯ２膜をエッチングした。その後、レジストをＯ２プラズマアッシング法によって除去した。このようにして、図６（ｂ）に示すようなＳｉＯ２の複数のドットが離散して配置されたパターンが形成された。このとき、ＧａＮ層１Ｃ上のドットの占有面積は、ＧａＮ層１Ｃ上面の総面積の４０％以上、９０％以下となるようにした。
【００５９】
次に、再び、温度を１０５０℃にして、ドット状のＳｉＯ２を成長抑制マスク４ａとして、のＧａＮ層１Ｃ上に、非マスク形成部分からＧａＮ層を成長させた。ＧａＮ層は非マスク形成部分のＧａＮ層１Ｃから成長し、ＳｉＯ２成長抑制マスク４ａ上には成長しないため、図６（ｃ）に示すような複数の穴５ｂを有する第一のＧａＮ層５となる。なお、第一のＧａＮ層５は、非マスク形成部分から若干横方向へ成長してマスク４ａの縁上にも形成されるため、穴５ｂの径はマスク４ａの径よりも若干小さくなった。
【００６０】
その後、バッファードフッ酸でＳｉＯ２成長抑制マスク４ａをエッチング除去した後に、再び温度を１０５０℃にして、図６（ｄ）に示すように、横方向の成長により合体して表面が平坦化するまで第二のＧａＮ層６を結晶成長させた。こうして低欠陥密度の第二のＧａＮ層６が形成された。
【００６１】
さらに、上述の図６（ｂ）〜同図（ｄ）と同様の手順により、図２（ａ）に示すように、第二のＧａＮ層６上面にドットパターン状のＳｉＯ２成長抑制マスク７ａを形成し、図２（ｂ）に示すように、複数の穴８ｂを有する第三のＧａＮ層８を成長させ、さらに図２（ｃ）に示すように、該複数の穴８ｂを有する第三のＧａＮ層８上に第四のＧａＮ層９を表面が平坦化するまで結晶成長させることにより、より欠陥密度の低減された半導体素子用基板を得ることができた。
【００６２】
このようにして形成した半導体素子用基板について、エッチング液に浸水させて行うエッチピット密度（ｅｔｃｈ　ｐｉｔ　ｄｅｎｓｉｔｙ）評価を行った結果、従来の製造方法で作製された半導体素子用基板と比較して、欠陥密度が２桁から６桁程度低減した。
【００６３】
なお、上記実施例１および２においては、ＳｉＯ２成長抑制マスクを除去する工程を経たが、成長抑制マスク４ａ、７ａを除去することなく残留させ、そのまま上層となるＧａＮ層を成長させることにより成長抑制マスク４ａ、７ａが内部に埋めこまれた基板としてもよい。
【００６４】
次に、成長抑制マスクを除去する工程を省いた半導体素子用基板の製造方法の実施例を説明する。
【００６５】
（実施例３）
まず、ＭＯＣＶＤ法においてＳｉＣベース主部１Ａ上にバッファ層１Ｂ、ＧａＮ層１Ｃを積層したものを作成し、ベース基板１とした（図６（ａ））。
【００６６】
ベース基板１上（すなわちＧａＮ層１Ｃ上）にＳｉＨ４ガスとＮ２Ｏガスを用いたプラズＣＶＤ法により０．５μｍ程度の厚みのＳｉＯ２膜４を形成した。
【００６７】
その後、ＳｉＯ２膜４上にフォトリソグラフィー法によって２．５μｍ以下の径のドットを、ドット径と同等のピッチで形成したレジストパターン（図示せず）を形成し、該レジストパターンを用いて、ＣＨＦ３／Ｏ２ガスを用いたＲＩＥドライエッチング法によりＳｉＯ２膜４をエッチングした。その後、レジストをＯ２プラズマアッシング法によって除去した。このようにして、複数のドット状のＳｉＯ２成長抑制マスク４ａが離散して配置されたパターンが形成された（図６（ｂ））。このとき、ベース基板上におけるＳｉＯ２成長抑制マスク４ａの占有面積は、該基板１上面の総面積の４０％以上、９０％以下となるようにした。
【００６８】
次に、温度を１０５０℃にして、基板上に、非マスク形成部分から第一のＧａＮ層５を３μｍ程度成長させた。第一のＧａＮ層５は非マスク形成部分のベース基板１から成長し、ＳｉＯ２成長抑制マスク４ａ上には成長しないため、複数の穴５ｂを有する層となる（図６（ｃ））。
【００６９】
その後、温度を１０８０℃にして、再びＭＯＣＶＤ法により図７（ａ）に示すように、横方向の成長により合体して表面が平坦化するまで第二のＧａＮ層６を結晶成長させた。こうして低欠陥密度の第二のＧａＮ層６が形成された。
【００７０】
さらに、同様の手順により、第二のＧａＮ層６上面にドットパターン状のＳｉＯ２成長抑制マスク７ａを形成し、複数の穴８ｂを有する第三のＧａＮ層８を成長させ、さらに該複数の穴８ｂを有する第三のＧａＮ層８上に第四のＧａＮ層９を表面が平坦化するまで結晶成長させることにより、図７（ｂ）に示すようなより欠陥密度の低減された半導体素子用基板を得ることができた。
【００７１】
このようにして形成した半導体素子用基板について、エッチング液に浸水させて行うエッチピット密度（ｅｔｃｈ　ｐｉｔ　ｄｅｎｓｉｔｙ）評価を行った結果、従来の製造方法で作製された半導体素子用基板と比較して、欠陥密度が４から６桁程度低減した。
【００７２】
次に上記実施例の半導体素子用基板を備えた半導体素子の一例である半導体レーザ素子の実施例を示す。
【００７３】
（実施例４）
図８に示すように、実施例２の方法で形成された半導体素子用基板の、ＧａＮ層９の上にｎ−ＧａＮコンタクト層１０、ｎ−Ｇａ１−ｚ１Ａｌｚ１Ｎ（２．５ｎｍ）／ＧａＮ（２．５ｎｍ）超格子クラッド層１１、ｎ−Ｇａ１−ｚ２Ａｌｚ２Ｎ光導波層１２、Ｉｎｘ２Ｇａ１−ｘ２Ｎ（Ｓｉドープ）／Ｉｎｘ１Ｇａ１−ｘ１Ｎ多重量子井戸活性層１３（０．５＞ｘ１＞ｘ２≧０）、ｐ−Ｇａ１−ｚ３Ａｌｚ３Ｎキャリアブロッキング層１４、ｐ−Ｇａ１−ｚ２Ａｌｚ２Ｎ光導波層１５、ｐ−Ｇａ１−ｚ１Ａｌｚ１Ｎ（２．５ｎｍ）／ＧａＮ（２．５ｎｍ）超格子クラッド層１６、ｐ−ＧａＮコンタクト層１７を積層した。なお、ここでＧａＡｌＮ半導体層の組成比は１≧ｚ１＞ｚ３＞ｚ２≧０とした。
【００７４】
引き続き、ＳｉＯ２膜（図示せず）とレジスト（図示せず）を形成し、通常のリソグラフィーにより、３０μｍ程度の幅よりなるストライプ領域のレジストとＳｉＯ２膜が残るように、この領域以外のＳｉＯ２膜とレジストを除去する。ＲＩＥ（反応性イオンエッチング装置）で選択エッチングによりｐ型超格子クラッド層１６の途中までエッチングを行った。このエッチングのｐ型超格子クラッド層１６の残し厚は、屈折率導波が達成できる厚みとした。その後、レジストとＳｉＯ２膜を除去した。
【００７５】
次に、再度ＳｉＯ２膜（図示せず）とレジスト（図示せず）を形成し、ストライプ領域とストライプ領域の各端から２０μｍ外側の領域を含む領域以外のＳｉＯ２膜とレジストを除去し、ＲＩＥでｎ−ＧａＮコンタクト層１０が露出するまでエッチングを行った。その後、通常のリソグラフィー技術を用い、ｎ−ＧａＮコンタクト層１０表面にＴｉ／Ａｌよりなるｎ側電極１８を形成し、ｐ−ＧａＮコンタクト層１７の表面にストライプ状にＮｉ／Ａｕよりなるｐ側電極１９を形成した。その後、基板を研磨し試料をへき開して形成した共振器面の一方に高反射率コート、他方に低反射率コートを行い、その後、チップ化して半導体レーザ素子を完成させた。
【００７６】
この半導体レーザ素子は低欠陥のＧａＮ層９上に幅広のストライプ構造が形成されているので、高出力下においても高い信頼性を得ることができた。
【００７７】
なお、上記構成の半導体レーザ素子は、その活性層の組成を制御することにより、発振波長λを、３８０≦λ≦５５０（ｎｍ）の範囲で制御することができる。
【００７８】
本実施例の半導体レーザ素子としては、ストライプ幅が３０μｍの幅広ストライプのリッジ構造の屈折率導波型半導体レーザについて述べたが、内部に電流狭窄構造を有するレーザやリッジ構造を埋め込み屈折率導波機構を作りつけた半導体レーザ等としてもよい。また、本発明の半導体素子用基板は、ストライプ幅が１〜２μｍ程度の基本横モード発振する半導体レーザ素子の作製にも応用できる。
【００７９】
また、上記実施例の各半導体層の導電性を反転（ｎ型とｐ型を入れ換え）した半導体レーザ素子を形成してもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体素子用基板の製造過程を示す斜視図
【図２】本発明の第２の実施の形態による半導体素子用基板の製造過程を示す斜視図
【図３】成長抑制マスクの配置レイアウト例を示す図
【図４】ベース基板を除去して構成された半導体素子用基板の斜視図
【図５】導電性の半導体素子用基板の斜視図
【図６】本発明の実施例２の半導体素子用基板の製造過程を示す斜視図
【図７】本発明の実施例３の半導体素子用基板の製造工程を示す斜視図
【図８】本発明の実施例の半導体素子用基板を用いた半導体レーザ素子を示す断面図
【符号の説明】
１　　ベース基板
１Ａ　　ベース基板主部
１Ｂ　　ＧａＮバッファ層
１Ｃ　　ＧａＮ層
４　　ＳｉＯ２膜
４ａ　　ＳｉＯ２成長抑制マスク
５　　第一のＧａＮ層
５ｂ　　穴
６　　第二のＧａＮ層
７ａ　　ＳｉＯ２成長抑制マスク
８　　第三のＧａＮ層
８ｂ　　穴
９　　第四のＧａＮ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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