(57)【要約】【課題】　単一ＦｅＲＡＭセル（５１０）内に複数ビットデータを記憶して読み出すことのできる複数レベルＦｅＲＡＭメモリ装置（５００）についての方法と装置が開示される。【解決手段】　複数レベルＦｅＲＡＭメモリ装置（５００）と関連した書き込み及び読み出し回路（５０５）を使用して、単一の分極方向に関連した複数データ状態が強誘電体メモリ装置に書き込まれそして読み出されることにより、単一セル（５１０）が複数ビットデータを含むことが可能となる。【選択図】　図８
2004127496.tif 000002
【特許請求の範囲】
【請求項１】
　強誘電体メモリセルと、
　上記強誘電体メモリセルを１つの分極方向で複数の異なる分極電荷密度レベルの１つに選択的にプログラムできるプログラム回路と、
を含む強誘電体メモリ装置。
【請求項２】
　強誘電体メモリセル内に複数の分極電荷密度レベルの１つに対応したデータ状態を書き込むための方法であって、
　単一の分極方向に関連して複数のプログラム電圧を発生できるプログラム電圧回路をプログラムされる強誘電体メモリセルに接続し、そして
　上記プログラム電圧回路からのプログラム電圧により、上記メモリセルを上記１つの分極方向に関連して複数の分極電荷密度レベルの１つに充電することを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は一般に半導体装置に関し、より詳細には、メモリ装置において広い電圧範囲でセルを動作して、強誘電体メモリセル内に複数ビットデータを記憶しそして読出すための装置及び方法に関する。
【背景技術】
【０００２】
　強誘電体メモリ装置、及び他のタイプの半導体メモリは、埋め込みプロセッサに基づいたシステム、パーソナル・コンピュータ・システム、及びその他においてデータ及び／又はプログラムコードを記憶するために使用される。強誘電体メモリは普通、単一トランジスタ、単一キャパシタ（１Ｔ１Ｃ）又は２トランジスタ、２キャパシタ（２Ｔ２Ｃ）構成で組織されていて、アドレス信号及びさまざまな他の制御信号を使用して装置からデータを読出し又は書込む。個々のメモリセルは、典型的に、２進値データ・ビットを記憶するように構成された１つ又は複数の強誘電体キャパシタ（ＦｅＣａｐ）、及び、一対の相補的ビット線の１つを選択的にＦｅＣａｐに接続しそして他のビット線を基準電圧に接続するように動作する典型的にはＭＯＳトランジスタの１つ又は複数のアクセス・トランジスタを含む。個々のセルは普通、対応するデータワードの個々のビットとして組織されていて、そしてあるワードのセルはアドレスデコード回路によるプレート線及びワード線の活性化を通じて同時的にアクセスされる。
【０００３】
　強誘電体メモリ装置は、非揮発性データ記憶を提供する。ここで、データメモリセルは２進値を記憶するために一方向又は別方向に分極される強誘電体材料で構成されたキャパシタを含む。強誘電体効果は、誘電体材料のペロフスカイト結晶中の内部双極子の整列に起因して電界が加えられなくとも安定的に分極を維持することが可能である。この整列は、強誘電体キャパシタに材料の保持電界を越える電界を加えることにより選択的に達成できる。逆に、加えられる電界を逆にすると内部双極子が反転する。各双極子の個々の分極は相対的に小さいが、いくつかの整列した双極子をそれぞれが含むいくつかのドメインの正味の分極は、例えば、標準のセンス増幅器設計を用いて検出するのに十分に大きい。分極の総体効果は、時間が経過しても消滅しない強誘電体キャパシタの単位面積あたりの非ゼロ電荷である。
【０００４】
　図１Ａに、従来の強誘電体キャパシタについての特性ヒシテリシス・ループの曲線１０が示されており、そして、加えられた電圧の関数として強誘電体キャパシタ上の全電荷が表示されている。曲線１０は、電荷Ｑ（Ｙ軸）と電圧Ｖ（Ｘ軸）を示す。残存電荷（Ｑｒ）と、飽和電荷（Ｑｓ）と、保持電圧（Ｖｃ）とはループを特徴付ける３つの重要なパラメータである。キャパシタを横断する電圧が０Ｖの時、キャパシタは２つの安定な状態“０”１５又は“１”２０のひとつをとる。キャパシタ上に記憶される総電荷は、“０”１５でＱｒ、又は“１”２０で−Ｑｒである。“０”はキャパシタを横断する負の電圧パルスを加えることにより、“１”に切り替えることができる。そのようにすることにより、キャパシタ上の全電荷は２Ｑｒだけ減少されて、センス増幅器（ａｍｐ）により検知することのできる電荷の変化である。同様に、“１”はキャパシタを横断する正の電圧パルスを加えることにより、“０”に切り替えて戻すことができ、よってキャパシタ電荷を＋Ｑｒに回復する。
【０００５】
　特性曲線部分２５は状態“１”２０から電荷が加えられる時にＶｃｃを通るＦｅＣａｐの電荷経路を表し、そしてＦｅＣａｐへの電圧が緩和される時に曲線部分３０を通って他の状態“１”１５へのＦｅＣａｐの電荷経路を表す。図１Ｂは、キャパシタンスＣFEで図１ＡのＦｅＣａｐを図式的な記号５０で示し、ＦｅＣａｐ記号のそばの“＋”と“−”の記号は加えられる電圧の極性を表す。
【０００６】
　これらの特性は、以下を除いて磁気コアメモリセルのそれとある点で類似している：強誘電体キャパシタのヒシテリシス・ループは保持点、−Ｖｃ及び＋Ｖｃ、の付近で鋭い遷移を示さない。これは、強誘電体キャパシタの電気ドメインの部分的なスイッチングを反映していて、そしてＶｃｃの半分の電圧レベルでさえキャパシタの状態を乱すことができる。この結果、交差点配列内の同じ行又は列のキャパシタを乱すことなく強誘電体キャパシタにアクセスすることは困難である。したがって、多くの強誘電体メモリ（ＦｅＲＡＭ）セル設計は、ＦｅＣａｐと直列なアクセス・トランジスタを含む。
【０００７】
　強誘電体メモリセル内のデータは、基準電圧を第１ビット線に接続し、セルキャパシタを相補的ビット線とプレート線信号電圧の間に接続し、そしてセルに質問することにより読み出される。ＦｅＲＡＭセルに質問するためのいくつかの技術が存在する。もっとも普通な２つの質問の技術は、ステップ検知とパルス検知である。これら質問技術の両方において、セルキャパシタはアクセス又は通過ゲート・トランジスタをＯＮにすることにより相補的ビット線に接続される。ステップ検知では、プレート線電圧は接地（Ｖｓｓ）から電源電圧（Ｖｄｄ）へステップされる。パルス検知では、プレート線電圧はＶｓｓからＶｄｄへパルスされてそしてＶｓｓへ戻される。これはビット線対上に差動電圧を与えて、これがセンス増幅器回路へ接続される。基準電圧は典型的に図１Ａの２進値“０”１５にプログラムされたキャパシタに関連する電圧（Ｖ“0”）と２進値“１”２０にプログラムされたキャパシタのそれと（Ｖ“1”）との間の中間の電圧で供給される（例えば、約０．５Ｖｃｃ）。センス増幅器端子に得られる差動電圧はセルに記憶されているデータを表し、バッフアされてローカルＩＯ線へ加えられる。
【０００８】
　ＦｅＲＡＭ、センス増幅器回路、及びローカル・ビット線間のデータ転送は、装置内の制御回路により提供される信号を切り替えることによりさまざまなアクセス・トランジスタ、典型的にはＭＯＳ装置、により制御される。典型的な強誘電体メモリの読み出しシーケンスにおいては、２つのセンス増幅器ビット線が最初に接地電位に前充電され、そして浮かされ、その後に目標の強誘電体メモリセルが１つのセンス増幅器ビット線に接続されて質問される。その後に、基準電圧が残りのセンス増幅器ビット線に接続され、そしてセンス増幅器はビット線を横断する差動電圧を検知して、目標のセルが２進値“０”又は“１”にプログラムされていたかを示す電圧をラッチする。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　数百万のデータセルを持つ現代のメモリ装置では、装置密度を最大にするため、部品サイズを減少しそして装置内の回路面積を節約する必要性が続いている。したがって、折り返されたビット線構成などのメモリセル・レイアウト・アーキテクチュアが、６４メガビット又はそれより大きい装置などの大規模メモリを実現するために必要なダイ面積の量を節約するために開発されている。このような装置は典型的に、内部がブロック、セクション、セグメント、行及び列に分割される。例えば、６４Ｍ装置は各々８Ｍの８つのブロックを含み、各ブロックは各々１Ｍの８つのセクションからなり、各セクションは３２セグメントからなり、各セグメントは５１２ワード又は６４ビットの行又はワード当たりの列を含む。データワードが読み出される時、各列内の対応するビットからセルデータが個別のデータセル列と関連した６４の個別のセンス増幅器を使用して検出される。
【００１０】
　現在の傾向が続くと、装置の集積化とプロセス・スケーリングの増加したレベルの必要性も増大する。プロセス技術スケーリングの一つの結果は、スケーリングが小さくなるにつれて装置の動作電圧を一層に低下する必要性である。特に、ＣＭＯＳ回路については低電圧動作の必要性がある。さらに、将来の製品はオンチップ（埋め込み）メモリの大量な集積化を必要とするであろう。しかし、ほとんどのメモリ構造は低電圧動作を可能にしない。
【００１１】
　例えば、ＳＲＡＭ及びＤＲＡＭは完全に完全に研究されている。６−ＴＳＲＡＭは一般にＤＲＡＭ、フラッシュ、又はＦｅＲＡＭと比較して大変「大きい面積」を必要とする。ＤＲＡＭは典型的に高い電力消費を持ち、これがＤＲＡＭを低電力応用の増加する需要について両立できないようにしている。
【００１２】
　フラッシュメモリの誘電体層をスケールする試みは、結合比の劣化のためにスケールすることが不可能又は困難であることが証明されている。フラッシュメモリはセンス回路面積が増加する問題はあるが２倍の密度増加を可能にする「セル当たり２ビット」が可能である。しかし、フラッシュメモリもプログラム及び消去操作のために高電圧を必要とする。
【００１３】
　上述の通り、これらのメモリ技術は完全ではなく、最低限の改良を結果するだけである。そして、特にメモリ装置の動作電圧及び技術のスケールを小さくする際、実現が困難である。したがって、広い電圧範囲でメモリ装置内のセルを動作させながら、強誘電体メモリセル内に複数ビットデータを記憶し且つ読み出すための改良された装置及び方法が必要である。
【００１４】
　上述において、本発明の一つ又は複数の観点の基本的な理解を提供するための簡単な要約が行われた。この要約は本発明の網羅的な概観でもなく、本発明の重要な要素又は大切な点を識別するために意図されたものでもなく、また、本発明の範囲を決めるものでもない。それよりは、この要約の主な目的は、後で述べられるより詳細な説明の前奏として単純化された形式で本発明のコンセプトを提供するものである。
【課題を解決するための手段】
【００１５】
　データビット線に接続可能なアクセス・トランジスタ及びＦｅＣａｐを有するＦｅＲＡＭセルを含んだ複数ビット強誘電体メモリ装置が開示される。このメモリ装置は、メモリ書き込み操作中にＦｅＲＡＭの複数のスイッチされた及びスイッチされない分極電荷レベルの１つにデータを記憶するためにプログラム・パルスを発生するように動作するプログラム及び読み出しパルス発生器も有する。この「複数のスイッチされた及びスイッチされない分極電荷レベル」を、以降、一般に「複数の分極電荷レベル」という。複数レベルセンス増幅器回路が、読み出し操作中、強誘電体セル中に記憶された複数の分極電荷レベルの１つに対応した差動電圧の大きさを検知するためにデータビット線に接続可能である。
【００１６】
　本発明の１つの観点によれば、書き込み操作中にプログラム及び読み出しパルス発生器と第１及び第２データビット線の内の１つとに接続される１つ又は複数の強誘電体メモリセルを含む強誘電体メモリ装置が提供される。プログラム及び読み出しパルス発生器は、例えば、プログラム・パルスを発生するために使用でき、プログラム・パルスはＦｅＲＡＭ強誘電体キャパシタに加えられる時、ＦｅＣａｐを複数のデータ状態の１つに対応したスイッチされた分極電荷レベル（大きさ）に充電する。この方法で、複数ビットデータが単一の強誘電体メモリセル内に記憶できる。センス増幅器が第１データビット線を強誘電体メモリセルに接続し、第２データビット線を基準電圧に接続する複数レベルセンス増幅器が提供される。複数レベルセンス増幅器は、例えば、読み出し操作中に、強誘電体メモリセル内に記憶された複数の分極電荷レベルの１つ対応した差動電圧の大きさを検知するために使用される。この方法で、複数ビットデータが単一強誘電体メモリセルから読み出すことができる。
【００１７】
　選択的に、本発明の別の観点において、リフレッシュ回路が、所定の時間間隔後にメモリセルの回復（読み出し及び書き込み）メモリ操作を含むリフレッシュ操作を開始するために追加できる。複数のプログラム電圧及び基準電圧の１つがリフレッシュ操作で使用され、これにより周期的にメモリセルデータをリフレッシュする。メモリセルデータを周期的にリフレッシュすることにより、ＦｅＣａｐの分極飽和レベル以下の分極電荷レベルがデータの損失なくレベルに維持される。
【００１８】
　したがって、本発明はいくつかの従来の設計において経験された増加する電力要求及び高電圧問題を回避しながら、メモリ記憶に要求される実効面積を減少するために使用できる。さらに、本発明は低電圧操作を可能とするメモリ構造に使用できる。
【００１９】
　本発明の別の観点によれば、書き込み操作中にプログラム及び読み出しパルス発生器と第１及び第２データビット線の１つとに接続された１つ又は複数の強誘電体メモリセルを含んだ強誘電体メモリ装置が提供される。プログラム及び読み出しパルス発生器は、例えば、ＦｅＲＡＭの強誘電体キャパシタに加えられる時、複数のデータ状態の１つに対応するスイッチされた分極電荷レベルにＦｅＣａｐを充電するプログラムパルスを発生するために使用できる。この方法で、単一強誘電体メモリセル中に複数ビットデータが記憶できる。センス増幅器が第１データビット線を強誘電体メモリセルに接続しそして第２データビット線をセンス増幅器のために複数の基準電圧の１つを例えば発生するように動作する基準電圧発生器へ接続する複数レベルセンス増幅器が提供される。この複数レベルセンス増幅器は、例えば、読み出し操作中に、強誘電体メモリセル中に記憶された複数の分極電荷レベルの１つに対応する差動電圧の大きさを検知するために使用できる。この方法で、データの複数のビットが単一の強誘電体メモリセルから読み出すことができる。
【００２０】
　本発明の別の選択的な観点において、所定時間周期後にメモリセルの回復メモリ操作を含むリフレッシュ操作を開始するためのリフレッシュ回路を追加でき、リフレッシュ操作ではプログラムパルス及び複数の基準電圧の１つが使用され、よってデータの損失を回避するために周期的に分極電荷レベルを元のレベルにリフレッシュする。
【００２１】
　本発明のさらに別の観点によれば、プログラム及び読み出しパルス発生器が書き込み操作中に複数のプログラムパルス電圧、パルス幅、パルス極性、及びパルス数の１つを発生することができ、そしてデータ状態に対応する複数の分極電荷レベルの１つが強誘電体メモリセル内に記憶されるメモリ装置が提供される。
【００２２】
　１つの実施の形態では、プログラム及び読み出しパルス発生器及びＦｅＲＡＭは最初に第１データビット線に接続され、そしてＦｅＣａｐのプレート線は例えばＶｓｓ又は接地に接続されている。プログラムパルスが、ＦｅＲＡＭに加えられてＦｅＣａｐを複数ビットデータ状態の１つに対応する複数の分極電荷レベルの１つに充電する。その後に、データビット線がプログラム及び読み出しパルス発生器及びＦｅＲＡＭから切り離される。このように、単一強誘電体メモリセルは複数ビットデータを複数の分極電荷レベルの１つに記憶できる。
【００２３】
　本発明の別の観点によれば、メモリ装置内の強誘電体メモリセルからデータを検知する方法が提供される。本発明の方法は、メモリセルを第１データビット線と複数レベルセンス増幅器とに接続し、一方、第２データビット線をセンス増幅器と基準電圧とに接続することを含む。複数レベルセンス増幅器回路は、基準電圧とＦｅＣａｐ上の分極電荷により発生された電圧との間のビット線を横断して加えられる差動電圧を検知する。記憶されたデータの状態は、強誘電体メモリセルに記憶された複数の分極電荷レベルの１つに対応した差動電圧の大きさに基づいて決定できる。
【００２４】
　その後、第１データビット線がセンス増幅器及びＦｅＲＡＭから切り離され、そして第２データビット線が基準電圧及びセンス増幅器第２ビット線から切り離される。このように、本発明は単一強誘電体メモリセルから複数ビットデータを読み出すために使用できる。
【００２５】
　上記及び関連の目的を達成するため、以下に添付図面を参照して本発明の実施の形態を詳細に説明する。これらは本発明の原理が使用されるさまざまな態様の内のいくつかの例示である。本発明の他の観点、利点及び新規な特徴は、添付図面と一緒に以下の本発明の詳細な説明から明らかとなるであろう。
【発明を実施するための最良の形態】
【００２６】
　同様な要素には同様な参照符号を付した添付図面を参照して以下に本発明を以下に詳細に説明する。本発明は、複数レベルＦｅＲＡＭメモリ装置の書き込み及び読み出し操作に使用できるメモリ装置及び方法に関する。以下に、本発明のさまざまな観点の１つ又は複数の例示的な実施の形態が、折り畳まれたビット線アーキテクチュアにより組織された単一トランジスタ、単一強誘電体キャパシタ（１Ｔ１Ｃ）メモリセルを含む強誘電体メモリ装置の文脈で説明される。
【００２７】
　上記の例示的なアーキテクチュアにおいて、書き込み操作中にプログラムパルスがデータをＦｅＣａｐ内に複数のスイッチされた及びスイッチされない分極電荷レベル（分極電荷レベル、又は大きさ）の１つとして記憶するためにメモリセルに結合される。読み出し操作中に、複数レベルセンス増幅器回路が第１及び第２データビット線に接続され、強誘電体メモリセル（検知される）が第１データビット線に接続されそして基準電圧が第２データビット線に接続される。複数レベルセンス増幅回路がデータビット線を横断する差動電圧を検知し、これにより強誘電体メモリセルに記憶された複数の分極電荷レベルの１つに対応する差動電圧の大きさに基づいて複数のデータ状態の１つが決定できる。この方法で、複数ビットデータが単一強誘電体メモリセルに記憶でき、そして取り出すことができる。しかし、この技術分野で通常の知識を有するものには理解されるように、本発明はこのような強誘電体メモリ応用に限定されるものではなく、そしてここに提供される説明は例示的な性質のものである。
【００２８】
　発明者達は、本発明を用いることでＦｅＲＡＭメモリセルが広い電圧範囲で動作でき、そしてメモリ装置内の大きさの減少と動作電圧の減少を可能にすることを見つけた。さらに、単一セル内に複数状態を記憶することにより、メモリ密度が改良できる。
　ＦｅＣａｐのこれら及び他の性質は、複数レベルＦｅＲＡＭメモリ装置内のＦｅＲＡＭメモリセルに複数データ状態を記憶しそして読み出すために使用できる本発明と以下の図面に関連して説明する。
【００２９】
　例えば、図２は、ＦｅＲＡＭメモリセルに加えられた１０μｓプログラムパルスの電圧をｘ軸に、そして平均のスイッチされた分極（ＰSW）の単位面積当たりの電荷（μＣ／ｃｍ2）をｙ軸に示したスイッチされた分極応答の図表２００を示す。この例では、ＦｅＣａｐが、固定幅（例えば、１０μｓ）でさまざまなパルス振幅のプログラムパルスによりさまざまな電荷密度に充電（分極がスイッチ）される。図表２００は、１つのＦｅＲＡＭメモリセルが異なるスイッチされた分極電荷レベル（大きさ）にプログラムできることを示す。例えば、１０μｓのパルス幅を持つ１ボルトの振幅のプログラムパルスが９０ｎｍＰＺＴ　ＦｅＣａｐに加えられると、平均のスイッチされた分極電荷密度の測定は約４０μＣ／ｃｍ2である。平均のスイッチされた分極電荷密度とは、電荷密度の正及び負分極方向の測定の数学的平均である。正及び負分極の間の差の測定は相対的に小さいく、ＦｅＣａｐの電荷密度は一般に「分極中立」であるが、ＦｅＣａｐをわずかにより良く特徴付けるために平均がここに示された。
【００３０】
　図表２００はまた、約１．８ボルトと約５２μＣ／ｃｍ2の電荷密度を示し、応答は一般にＦｅＣａｐの「飽和点」を示す高原又は飽和する傾向を持つ。飽和点よりも上では、加えられる電圧パルスの振幅の増加は、ＦｅＣａｐの電荷密度にほとんど変化を生じない。典型的に、従来のＦｅＲＡＭメモリ装置では、これらのより高い電圧が強誘電体キャパシタの有利な非揮発性メモリ特性を可能にするので、飽和点又はそれより上の電圧及び電荷レベルのみがメモリセルをプログラミングするために使用される。しかし、これとは対照的に、本発明では以下に説明されるように、複数ビットのデータが複数の分極電荷レベルの１つに記憶することができるようにするため、与えられたＦｅＣａｐの飽和点の下及び上のより広い範囲の電圧及び電荷も使用する。
【００３１】
　ＦｅＲＡＭメモリセルに加えられた異なる電圧の大きさのプログラミング・パルスのパルス幅（ｘ軸）と単位面積当たりの正にスイッチされた分極の電荷（ｙ軸）とを示すスイッチされた分極応答図表を作ることができる。例えば、９００ｎｓパルス幅を持つ１ボルト振幅プログラムパルスが９０ｎｍＰＺＴ　ＦｅＣａｐに加えられる時、その後の読み出し操作の際に測定される正にスイッチされた分極電荷密度は第１の値となる。しかし、もし、同じパルス幅の１．５ボルト・プログラムパルスがＦｅＣａｐに加えられると、異なる電荷密度の第２の値が得られる。
【００３２】
　このように、２つの異なる記憶されたデータ状態を表すために２つの異なるスイッチ分極電荷レベルＰSWにＦｅＣａｐを充電するため、２つの異なるプログラム電圧が本発明の装置及び方法に関連して使用できる。同様に、本発明の別の観点によれば、潜在的にさらにメモリ密度を増加するため、どんな数のデータ状態を表すためにいくつかのスイッチ分極電荷レベルＰSWのいずれか１つをＦｅＣａｐ内に記憶することができる。
【００３３】
　この点について、本発明に使用されるＦｅＣａｐは、例えば、固定又は可変のプログラムパルス振幅、パルスデューテイサイクル、パルス幅、及び極性の１つ又は組合せを使用して、さまざまな電荷密度に充電できることを理解すべきである。
【００３４】
　図３は、ＦｅＲＡＭメモリセルのプログラム電圧の関数として１０００秒後に失われるスイッチされた分極電荷のパーセンテイジを示す図表である。図表３００は、ｘ軸上にセルに加えられるプログラム電圧を、ｙ軸上にＰSW損失の％を示す。図表３００は、データ損失に関する強誘電体メモリセルのプログラム電圧依存性を示す。例えば、９０ｎｍＰＺＴ　ＦｅＲＡＭメモリセルが固定パルス幅の１ボルト振幅プログラムパルスによりプログラムされた後、１０００秒後にセルが同じ電圧の読み出しパルスで読み出され、その後、スイッチされた分極電荷の測定は約２０％のＰSWの損失を示した。ＦｅＣａｐに記憶された特定の電荷密度は、センス増幅器入力においた対応した電圧としてＦｅＣａｐ上で検知される特定の電荷レベルを結果することに注意する。
【００３５】
　さらに、図３の特定のＦｅＲＡＭメモリセルの応答は、約１．３５ボルト以下のどんなプログラム（書き込み）電圧もある程度揮発性であることを示す。したがって実際にデータ損失を防ぐためにリフレッシュ回路を必要とする。もし、例えば、上述したような１ボルトメモリ操作による電荷の２０％損失がリフレッシュを必要とする前に許容できるならば、リフレッシュは１０００秒毎に１回だけ必要とされる。例えば、１００秒のリフレッシュ・レートさえ、メモリ装置の顕著な電力の節約ができ、ＦｅＲＡＭのためにＤＲＡＭ類似回路の大変低い電圧操作を与える。そして、このような例では、より広いプログラム電圧範囲がＦｅＣａｐをプログラムするために使用でき、よって単一セル内に複数ビットデータを記憶することを可能にする。
【００３６】
　図４は、プログラム又は読み出し電圧“Ｖ”（ｘ軸）、及び分極電荷密度“Ｑ”（ｙ軸）を示す強誘電体キャパシタの別の特性図表である。図表３１０は、本発明による強誘電体メモリ装置に用いられるセルのいくつかの重要な特性パラメータをまた含んでいる。特に、Ｐsat及び−ＰsatはＦｅＣａｐメモリセルに加えられた最大電圧及びプロセス・パラメータにより設定されるＦｅＣａｐのそれぞれ正及び負の分極飽和点である。Ｐr及び−Ｐrは、“０”３１５及び“１”３２０のセルの最終的に緩和されたデータ状態を設定する分極緩和点を識別する。例えば、もし、セルが正電圧の書き込みパルスでプログラムされると線部分３２５を横方向に移動してＰsatを達成し、そしてセルが“０”データ状態３１５を示すＰrへ緩和される。もし、セルが負電圧の書き込みパルスでプログラムされると線部分３３０を横方向に移動し−Ｐsatを達成し、そして、セルは“１”データ状態３２０を示す−Ｐrへ緩和される。
【００３７】
　その後、“０”データ状態３１５メモリセルがＦｅＣａｐに関連したプレート線への正の読み出しパルスの印加により読み出される時、Ｐnswがセンス増幅器により検知されるスイッチされない分極電荷を示す。又は、
（１）　　Ｐnsw＝Ｐsat−Ｐr
逆に、“１”データ状態３２０メモリセルが正の読み出しパルスの印加により読み出される時、Ｐswがセンス増幅器により検知されるスイッチされた分極電荷を示す。又は、
（２）　　Ｐsw＝Ｐsat＋Ｐr
スイッチされた“１”データ状態３２０の式（２）は、２つのデータ状態の検知で読み出されるより大きな電荷を示す。
【００３８】
　図５は、本発明による強誘電体メモリ装置のプログラム又は読み出し電圧“Ｖ”（ｘ軸）及び分極電荷密度“Ｑ”（ｙ軸）を示す強誘電体キャパシタの３つの特性曲線のファミリーの図表である。図表３４０の曲線は、プロセス（例えば、９０ｎｍＣＶＤ　ＰＺＴ膜）により製作されたＦｅＲＡＭメモリセルへ加えられた固定パルス幅の１ボルト３４５、１．５ボルト３５０、及び２．０ボルト３５５のプログラムパルスへの応答により生成される。ＦｅＣａｐが３つの書き込み電圧ＶPR（例えば、プログラム又は読み出し電圧）の１つによりプログラムされる時、３つの異なる分極飽和電荷レベルＰsat及び３つの異なる分極緩和レベルＰrに対応してＦｅＣａｐ中に３つの異なる電荷密度が設定される。
【００３９】
　テストから得られる例示的なパラメータデータ点は以下の値を生ずる。
　ＶPR1.0＝１．０Ｖ　　Ｐr1.0＝１５μＣ／ｃｍ2　　Ｐsat1.0＝３０μＣ／ｃｍ2
　ＶPR1.5＝１．５Ｖ　　Ｐr1.5＝２０μＣ／ｃｍ2　　Ｐsat1.5＝４０μＣ／ｃｍ2
　ＶPR2.0＝２．０Ｖ　　Ｐr2.0＝２１μＣ／ｃｍ2　　Ｐsat2.0＝４６μＣ／ｃｍ2
【００４０】
　図６Ａは、本発明による複数ビット強誘電体メモリ装置のＦｅＲＡＭメモリセルに加えられた２つの異なる電圧プログラムパルスにより作られた、プログラム電圧“Ｖ”（ｘ軸）及び分極電荷密度“Ｑ”（ｙ軸）を示す、強誘電体キャパシタの２つの特性ヒシテリシス曲線のファミリーの図表である。図表３６０は、図５に類似しているが、２つの書き込み電圧パルスをＦｅＣａｐがプログラムできる４つの異なる分極電荷レベルに対応した４つのデータ状態を含む。与えられたプログラミング電圧に対する各特性曲線は、図６Ａに示すように、スイッチされていない“０”状態（曲線の上側）及びスイッチされた“１”状態（曲線の下側）を有する。
【００４１】
　さらに、もし、複数（例えば、２つ、３つ、複数）電圧がメモリセルをプログラムするために使用されて、複数（例えば、２つ、３つ、複数）分極電荷レベルが作られると、対応する数のデータ状態が表される。例えば、本発明の１つの観点によれば、従来の単一ＦｅＣａｐから２ビットメモリセルを設定するために２ボルト書き込み電圧曲線３６２及び１ボルト書き込み電圧曲線３６４が一緒に使用できる。２ボルト曲線のスイッチされていない分極部分はある程度任意に割り当てられた“００”データ状態３７０であり、２ボルト曲線のスイッチされた分極部分は割り当てられた“１１”データ状態３７５である。一方、１ボルト曲線のスイッチされない分極部分は“０１”データ状態３８０に割り当てられ、２ボルト曲線のスイッチされた分極部分は“１０”データ状態３８５に割り当てられる。
【００４２】
　図６Ｂは、例示的な１ビット単一レベルＦｅＲＡＭメモリ装置のプログラミング及び読み出し電圧、データ状態、電荷密度レベルを示す表３９０である。図６Ｂは、図５Ａにそれぞれ示されるような“０”及び“１”データ状態に割り当てられた検知された電荷レベルを得るために、上述のＰNSW及びＰSWの式（１）及び（２）の図５の２ボルト曲線から導出された電荷密度データ点を使用している。
　これらの値を代入すると、
（１）から、Ｐnsw＝Ｐsat−Ｐr＝４６−２１＝２５μＣ／ｃｍ2
（２）から、Ｐsw＝Ｐsat＋Ｐr＝４６＋２１＝６７μＣ／ｃｍ2
【００４３】
　この例では、書き込み及び読み出し電圧（例えば、２ボルト）が一般に共にほぼ同じ電圧である。２ボルト書き込みパルスによるこの例のＦｅＲＡＭメモリセルのプログラミングは、典型的に、不揮発性データ記憶を生ずる。しかし、本発明の観点によれば、長いリフレッシュ時間を発生するＤＲＡＭ類似のリフレッシュ回路と一緒に使用される時、より有利な低電圧動作（例えば、１ボルト書き込み及び読み出しパルスによる）が実現できる。
【００４４】
　図６Ｂの単一レベルＦｅＲＡＭメモリセルと対照的に、図６Ｃは本発明の観点による例示的な２ビット複数レベルＦｅＲＡＭメモリ装置のプログラミング及び読み出し電圧、データ状態、電荷密度レベルを示す。図６Ｃは、図６Ａに示されるような４つの割り当てられたデータ状態の検知された電荷レベルを得るために、上述のＰNSW及びＰSWの式（１）及び（２）の図５の１ボルト及び２ボルト曲線から導出された電荷密度データ点を使用している。
これらの値を代入すると、
　１Ｖで（１）から、Ｐnsw1.0＝Ｐsat−Ｐr＝３０−１５＝１５μＣ／ｃｍ2
　２Ｖで（１）から、Ｐnsw2.0＝Ｐsat−Ｐr＝４６−２１＝２５μＣ／ｃｍ2
　１Ｖで（２）から、Ｐsw1.0＝Ｐsat＋Ｐr＝３０＋１５＝４５μＣ／ｃｍ2
　２Ｖで（２）から、Ｐsw2.0＝Ｐsat＋Ｐr＝４６＋２１＝６７μＣ／ｃｍ2
【００４５】
　このように、２ビット複数レベルメモリ記憶のために２電圧を使用してＦｅＣａｐ中に４つの状態の１つをプログラムできる。セルがその後にセルをプログラムするのに使用したのと同じ電圧を使用して読み出され検知される時、上記に示されそして図６Ｃの表３９５に示される電荷レベルが発生する。示された電荷レベルは、センス増幅器の単純読み出し検知のためにデータ状態の間に明瞭な電荷分離を示す。図６Ｃに示されるプログラム電圧値と一致した読み出し電圧値は特徴付けるため及び説明のために主として用いられたことに注意する。そして、実際には異なる読み出し電圧を使用してＦｅＲＡＭを読み出すことは行われないことが理解される。
【００４６】
　しかし、ＦｅＲＡＭメモリセルの読み出し操作は典型的に破壊的であるため、どの書き込み電圧が使用されたかを複数レベルメモリ装置の読み出し中に知ることはできず、割り当てられたデータ状態間でもっとも広い可能な電荷分離を与える単一の読み出し電圧が好まれる。
【００４７】
　例えば、図７Ａは、ＦｅＲＡＭメモリセルから５つの読み出し電圧の１つで読み出されるさまざまなスイッチされた電荷レベル（Ｐ）及びスイッチされない（Ｕ）電荷レベルを示す表である。図７Ａの表４００に示される分極電荷レベルは、５つの書き込み電圧の１つによりセルをプログラミングした後に読み出したものである。表４００は、図６Ａの２つの曲線で示されるように、スイッチされた及びスイッチされない分極状態で２つの例示的な書き込み電圧（例えば、最低０．５Ｖ、及び最高２．５Ｖレベル）に割り当てられた４つのデータ状態をさらに強調表示している。表４００は、本発明のさまざまな観点を実効できる例示的な複数レベルＦｅＲＡＭメモリ装置の十分な検知のために十分な電荷分離を持つ電圧範囲の識別に役立つ。例えば、特に０．５Ｖ及び２．５Ｖ書き込み電圧がＰ＆Ｕ電荷レベルの両方で選ばれる時、最低の０．５Ｖと最高２．５Ｖの書き込み及び読み出し電圧レベルの間の真中で、４つのデータ状態間に広い電荷分離を持つ１．５ボルト読み出し電圧が識別される。
【００４８】
　ここに与えられたデータは単に例示的であり、本発明は他のタイプのＦｅＣａｐｓ及びさまざまなプログラム及び読み出し電圧に適用可能である。一層の最適化により、あるＦｅＣａｐにおいてさらに多くのデータ状態を与えるために十分な電荷分離でもって追加の分極電荷レベルを繰り返し設定できることが理解される。そして、このような変形も本発明の範囲内に入ることが意図される。
【００４９】
　図７Ａにおいて、１．５ボルト読み出し操作に対して、スイッチされた電荷レベル４１０及びスイッチされない電荷レベル４２０は、０．５Ｖ及び２．５Ｖ書き込み電圧に割り与えられたデータ状態を使用して、例えば、以下を生ずる。
　“データ００”＝Ｐnsw2.5　　〜２２．５μＣ／ｃｍ2
　“データ０１”＝Ｐnsw0.5　　〜３２．９μＣ／ｃｍ2
　“データ１０”＝Ｐsw0.5　　〜４１．０μＣ／ｃｍ2
　“データ１１”＝Ｐsw2.5　　〜４９．６μＣ／ｃｍ2
【００５０】
　上記及び表４００に示されるように、例示的な電荷レベルは各データ状態間で約８−１０μＣ／ｃｍ2の分離を有し、検知のために十分な電荷分離レベルを与えると信じられる。サンプルの９０ｎｍＰＺＴＦｅＲＡＭメモリセルを使用した現在の方法では、各１μＣ／ｃｍ2は約８−１０ｍＶの検知電圧を発生し、おおよそ次の差動検知電圧を生ずる。
　“データ００”＝Ｐnsw2.5　　〜２２．５μＣ／ｃｍ2　　〜２２５ｍＶ
　“データ０１”＝Ｐnsw0.5　　〜３２．９μＣ／ｃｍ2　　〜３２９ｍＶ
　“データ１０”＝Ｐsw0.5　　〜４１．０μＣ／ｃｍ2　　　〜４１０ｍＶ
　“データ１１”＝Ｐsw2.5　　〜４９．６μＣ／ｃｍ2　　　〜４９６ｍＶ
【００５１】
　したがって、本発明によると、もし、ＦｅＲＡＭメモリセルが２つの書き込み電圧の１つでプログラムされると、２ビット複数レベルＦｅＲＡＭメモリ装置を与えるため、４つのデータ状態が結果として得られる４つの分極電荷レベルに対応して割り当てられる。
　本発明によると、表４００のデータからの別の例において、もし、約３．２μＣ／ｃｍ2が各データ状態の間の検知のための電荷分離について十分なレベルを与えるならば、３ビット複数レベルＦｅＲＡＭメモリ装置が提供できる。３つの書き込み電圧（例えば、０．５Ｖ、１．０Ｖ、及び２．５Ｖ）の１つが、ＦｅＲＡＭメモリセルをプログラムするために使用できる。なお、２．０Ｖ又は２．５Ｖのいずれかが同様の検知結果のために使用することができる。この例では、３つの書き込み電圧は６つの潜在的なデータ状態を与える。２．５Ｖの読み出し電圧では、これらは以下を生ずる。
　“データ０００”＝Ｐnsw2.5　　〜３１．５μＣ／ｃｍ2　　〜３１５ｍＶ
　“データ００１”＝Ｐnsw1.0　　〜３５．３μＣ／ｃｍ2　　〜３５３ｍＶ
　“データ０１０”＝Ｐnsw0.5　　〜４２．５μＣ／ｃｍ2　　〜４２５ｍＶ
　“データ０１１”＝Ｐsw0.5　　〜５６．８μＣ／ｃｍ2　　　〜５６８ｍＶ
　“データ１００”＝Ｐsw1.0　　〜６０．０μＣ／ｃｍ2　　　〜６００ｍＶ
“データ１０１”＝Ｐsw2.5　　〜６３．６μＣ／ｃｍ2　　　〜６３６ｍＶ
【００５２】
２進値データの完全な３ビットの８データ状態を与えるためには、４つの電圧が必要とされる。したがって、３つの書き込み電圧を使用した前例では、２進値データの２．５ビットに等しい６データ状態が与えられる。
【００５３】
　図７Ｂは、図７Ａの表に示される５つの書き込み電圧の各々によりセルをプログラミングした後に、１．５ボルト読み出し電圧でＦｅＲＡＭメモリセルから読み出される５つのスイッチされた電荷レベル（Ｐ）４６０及びスイッチされない電荷レベル（Ｕ）４７０を含む２つの曲線を示す図表４５０である。図表４５０の曲線は、本発明のさまざまな観点が実行できる例示的な複数レベルＦｅＲＡＭメモリ装置での十分な検知のために十分な電荷分離を持つ中間の読み出し電圧（例えば、１．５Ｖ）における書き込み電圧の識別を助ける。この中間の読み出し電圧においては、電荷分離のレベルは中間から上側の書き込み電圧で最大であることが観察される。
【００５４】
　図８は、本発明のさまざまな観点が実行できる例示的な複数レベルＦｅＲＡＭメモリ装置５００のブロック図を示す。例示的な複数レベルＦｅＲＡＭメモリ装置５００は、ＦｅＲＡＭメモリセル５１０に動作可能に接続したプログラム及び読み出しパルス発生器５０５を含む。発生器５０５は、ＦｅＲＡＭセル５１０の列の１つ又は複数に電圧ＶPRのプログラム（書き込み）パルス又は読み出しパルスを供給することができる。発生器５０５はさらに、書き込み中に複数のプログラムパルス電圧レベルの１つに基づいて、メモリセルをメモリセル内に記憶されるスイッチされた分極電荷レベルと関連した複数のデータ状態の１つにプログラムすることができる。ＦｅＲＡＭメモリセル５１０は、複数のプログラムパルス電圧レベルの１つのプログラムパルスを受け取り、そして分極電荷レベルに関連した複数のデータ状態の１つを記憶するために、データビット線ＢＬ又はＢＬ’に接続することができる。（図８には簡潔さのために、プログラム電圧のビット線への接続は示されていないが、必要ならば、このような接続を使用することができる。）
【００５５】
　書き込み操作中に、プログラム及び読み出しパルス発生器５０５はデータビット線ＢＬ及びＢＬ’に接続したＦｅＲＡＭメモリセル５１０に接続する。例えば、プログラム及び読み出しパルス発生器５０５はワード線が主張されてプレート線が接地されたメモリセルにプログラムパルス（書き込みパルス）を加えて、プログラムパルスの複数のレベル（例えば、電圧）の１つがメモリセル内に記憶される複数の分極電荷レベルの１つである複数のデータ状態の１つを決定する。
【００５６】
　選択的に、複数レベルセンス増幅器５２０は、読み出し操作中に、データビット線ＢＬ及びＢＬ’に接続可能で、データビット線を横断する差動電圧を検知可能であり、差動電圧の大きさはＦｅＲＡＭメモリセル５１０内に記憶される複数のデータ状態の１つに対応しており、複数レベルセンス増幅器５２０から複数のデータ状態５２５の１つが出力される。
【００５７】
　メモリ読み出し操作中には、ビット線が前充電されそして浮かされる。その後に複数レベルセンス増幅器５２０がデータビット線ＢＬ及びＢＬ’に接続される。ＦｅＲＡＭメモリセル５１０が、ビット線の１つに接続され、そして基準電圧が他のビット線に接続される。プログラム及び読み出しパルス発生器５０５がＦｅＲＡＭメモリセル５１０に接続されて、ワード線が主張されたメモリセルのプレート線に読み出しパルスを加える。そして、センス増幅器がセル内に記憶された分極電荷レベルに基づいてセルにより発生される信号と基準電圧の間のビット線を横断する差動電圧を検知する。そして、ＦｅＲＡＭメモリセル５１０に記憶される複数の分極電荷レベルの１つと関連した差動電圧の大きさに基づいて複数レベルセンス増幅器から複数のデータ状態Ｂ0-n５２５の１つが決定されて出力される。
【００５８】
　図９には、別のオプションの本発明のいくつかの観点によるリフレッシュ回路及び複数レベル基準発生器をさらに含む例示的な複数レベルＦｅＲＡＭメモリ装置５３０のブロック図が示されている。この例示的な複数レベルＦｅＲＡＭメモリ装置５３０は、ＦｅＲＡＭメモリセル５１０及びリフレッシュ回路５５０に接続できる複数レベルプログラム及び読み出しパルス発生器５３５を含む。リフレッシュ回路は読み出し操作後に複数レベルセンス増幅器５２０から複数の潜在的なデータ状態５２５の１つを受け取ることができ、そして複数の電圧レベル制御信号５５５の１つを発生し、この電圧レベル制御信号５５５を複数レベルプログラム及び読み出しパルス発生器５３５に接続することができる。
【００５９】
　複数レベルプログラム及び読み出しパルス発生器５３５は、リフレッシュ回路５５０から電圧レベル制御信号５５５を受け取ることができ、電圧レベル制御信号に基づいて複数の電圧レベルのプログラムパルスの１つを選択することができる。図８で説明したように、図９のパルス発生器５３５のプログラムパルスは、メモリ書き込み操作中にＦｅＲＡＭメモリセル５１０をプログラムパルスの電圧レベルにプログラムするために使用される。また、プログラムパルス電圧レベルがメモリセル内に記憶される複数の分極電荷レベルの１つである複数のデータ状態の１つを決定する。
【００６０】
　リフレッシュ回路５５０はさらに、所定時間間隔後に読み出し及び再書き込み操作（回復操作）を含むリフレッシュ操作を開始することができる。すなわち、複数レベルＦｅＲＡＭメモリ装置５３０のリフレッシュ回路５５０は、ＦｅＲＡＭメモリセル５１０内に記憶されている複数データ状態の１つの定期的な再書き込みを行う。さらに、読み出し操作は破壊的であるため、リフレッシュ回路５５０又はこれと類似した回路を読み出し操作後にセルへデータを書き戻すために使用できる。
【００６１】
　前述した通り、本発明ではリフレッシュは飽和電圧（例えば、上記例では約１．３５ボルト）以下のメモリ動作電圧が使用される時に必要とされる。例えば、もし、本発明で１．５Ｖ及び２．５Ｖのプログラミング及び読み出し電圧が使用されるならば、リフレッシュは必要でないであろう。しかし、もし、図７Ａと関連して説明した例のように、０．５Ｖ及び２．５Ｖ電圧が使用される場合、リフレッシュ回路が望まれる。０．５Ｖと関連したデータのみが実際に再書き込みが必要であるが、どの電圧レベルが使用されたかはデータが初めて読み出されて検知されるまでは知ることができない。本発明の代替的な別の観点では、リフレッシュの必要なプログラム電圧でプログラムされたセル位置、セグメント、又は配列部分を記憶するために１つ又は複数のレジスタ又は他の管理制御回路が使用できる。このような例においては、リフレッシュ回路およびそれと関連したリソースがリフレッシュの必要なセルのみを知的にリフレッシュするためにこのようなレジスタを監視又はアクセスできる。代替的に、もし、異なるセルが異なるリフレッシュ時間間隔でリフレッシュを必要とするならば（異なる低電圧プログラムパルスに起因して）、所望ならばこのようなデータを異なるリフレッシュ時間間隔に従いさまざまなセルを選択的にリフレッシュするためにも使用できる。
【００６２】
　選択的に、図９はさらに、メモリセルを読み出すために複数レベルセンス増幅器により使用される複数の基準電圧の１つを発生することのできる複数レベル基準発生器５６０を含む。特に、もし、基準電圧がデータの“０”及び“１”状態と関連した検知電圧の真中である時に良く動作する従来の種類のセンス増幅器である場合、さまざまなレベルの基準電圧がメモリセルを読み出すためにセンス増幅器に必要とされるであろう。選択的には、複数レベル基準発生器５６０はさらに複数の電圧レベル制御信号５５５の１つを受け取ることができ、これにより基準電圧の最良のレベルの選択を発生することができる。代替的に、基準電圧はさまざまなデータ状態の予想される電荷レベルに基づいて予め選択することができる。
【００６３】
　図１０は、本発明のさまざまな観点による選択的で例示的な複数レベルＦｅＲＡＭメモリ装置６００のブロック図である。複数レベルメモリ装置６００は、図９の複数レベルプログラム及び読み出しパルス発生回路５３５が図９の複数レベル基準電圧発生器５６０と結合された発生回路５３５ａと、リフレッシュ回路５５０と、図８及び図９のＦｅＲＡＭメモリセル５１０とを含む。いくつかの機能は結合されているが、その他は図８及び図９の説明と一般に同じように動作する。
【００６４】
　図１１は、図９と同様な例示的な複数レベルＦｅＲＡＭメモリ装置７００のセグメント部分を示す概略図である。メモリ装置部分７００は、折り返されたビット線アーキテクチャで構成された５１２行（ワード）及び６４列（ビット）のデータ記憶セルＣ行−列を有する。セルの各列は一対の相補的なビット線ＢＬ列及びＢＬ列’を介して関連している。後で、装置７００の１つの列の例示的な部分を図１７乃至図１９に示しより詳細に説明する。図１１はさらに、どのようにＣ１−１乃至Ｃ１−６４のセルがワード線ＷＬ１及び相補的ビット線対ＢＬ１／ＢＬ１’乃至ＢＬ６４／ＢＬ６４’を介してアクセス可能なデータワードを形成するかを示し、セルデータはデータ読み出し操作中にそれぞれ列１乃至６４に関連した複数レベルセンス増幅回路ＭＬＳ／ＡＣ１乃至ＭＬＳ／ＡＣ６４（７１２）を使用して検知される。
【００６５】
　典型的な折り返しビット線アーキテクチャの強誘電体メモリ装置では、セルＣ行−列は１つ又は複数の強誘電体セルキャパシタ、及び、セル列に関連した相補的ビット線の１つとプレート線との間にセルキャパシタを接続するための１つ又は複数のアクセストランジスタを個々に含む。ここで、他のビット線は基準電圧に接続される。折り返されたビット線アーキテクチャが複数ビットＦｅＲＡＭシステムが使用できる１つの例示的文脈を理解するために説明されたが、代替的に他のアーキテクチャも使用でき、本発明の範囲内に入ると考える。
【００６６】
　装置７００では、偶数列に関連した複数レベルセンス増幅器はセグメントの底に位置し、一方、奇数列に関連した複数レベルセンス増幅器ＭＬＳ／ＡＣ１−６４（７１２）はセグメントの上に位置している。例示的装置７００の部品数を減少して、その中の装置密度を増すために、個別の複数レベルプログラム及び読み出しパルス発生器及び基準電圧発生器は各相補的ビット線対には設けられていない。その代わり、本例においては共有の複数レベルプログラム及び読み出しパルス発生器と基準電圧発生器がセグメント列の上と底に設けられている。偶数列プログラム／読み出し及び基準発生器７０８は偶数列に関連したセンス増幅器にサービスするためにセグメント列の底に設けられており、そして奇数列プログラム／読み出し及び基準発生器７０８’は奇数列に関連したセンス増幅器にサービスするためにセグメント列の上に設けられている。発生器７０８及び７０８’からのプログラム及び基準電圧は、奇数（奇数ワード線に関連した）又は偶数（偶数ワード線に関連した）目標データワードが読み出されるかに依存して、複数レベルセンス増幅器ＭＬＳ／ＡＣ１−６４（７１２）内の一対のビット線選択スイッチの１つを利用して列のビット線の１つに接続することができる。
【００６７】
　しかし、複数データ列間でプログラム／読み出し及び基準発生器７０８、７０８’を共有することは、複数レベルセンス増幅器ＭＬＳ／ＡＣ１−６４（７１２）内の活性化された接続スイッチを通じて、全ての奇数列からの基準ビット線を互いに接続すること、及び全ての偶数データ列からの基準ビット線を一緒に接続することが必要である。標準の強誘電体メモリ読み出しシーケンスでは、相補的ビット線は前充電又は接地電位に等しくされ、その後に浮される。そして、センスビット線（たとえば、アクセスされるべきセルに関連した相補的ビット線の１つ）が興味のある目標のデータセルに接続されて、セルが問い合わせられる。そして、プログラム／読み出し及び基準発生器７０８、７０８’が基準ビット線（相補的ビット線対の他）に接続されて、センス増幅器端子に差動電圧を設定する。
【００６８】
　装置７００中のワード線ＷＬ１に沿って示されたセグメントの第１データワードを読み出す際は、セルＣ１−１乃至Ｃ１−６４がセンスビット線ＢＬ１、ＢＬ２、・・・、ＢＬ６３、及びＢＬ６４に接続されて、一方、相補的基準ビット線ＢＬ１’、ＢＬ２’、・・・、ＢＬ６３’、及びＢＬ６４’が浮される。その後に、基準ビット線ＢＬ１’、ＢＬ２’、・・・、ＢＬ６３’、及びＢＬ６４’がプログラム／読み出し及び基準発生器７０８、７０８’（奇数列基準ビット線線ＢＬ１’、ＢＬ３’、・・・、及びＢＬ６３’が互いに接続され、そして偶数列基準ビット線線ＢＬ２’、ＢＬ４’、・・・、及びＢＬ６４’が互いに接続される）に接続される時、接続された基準ビット線上が基準電圧ＶREFとなる。
【００６９】
　装置７００は、５１２個の１Ｔ１Ｃ強誘電体メモリセルのデータセル列からなる。ＦＥキャパシタ及びＭＯＳアクセストランジスタを含んだセルは、一対の相補的ビット線対ＢＬ１及びＢＬ１’に沿った列に構成される。セルＣ１−１乃至Ｃ１−６４及びそれらの内容が、読み出し、回復、及び書き込み操作中に、ワード線及びプレート線信号ＷＬ１−ＷＬ５１２及びＰＬ１−ＰＬ５１２をそれぞれ使用してビット線ＢＬ１及びＢＬ１’を介してアクセスされる。典型的に、ＦＥＲＡＭにおいては、グループ内の隣接したプレート線はプレート線ドライバの数を減少するために一緒に短絡される。例えば、プレート線ＰＬ１−ＰＬ３２は一緒に短絡されて１つのドライバにより駆動される。この例では、５１２プレート線はたった１６個のプレート線ドライバを必要とする。問い合わせられたセルについては、プレート及びワード線の両方がオンになる。ある時間においては、１つのワード線のみがオンとなるため、問い合わせられたセルは唯一に定義される。
【００７０】
　基準電圧ＶREFが、共有されたプログラム／読み出し及び基準発生器７０８から他のデータセル列ビット線へ加えられる。上述したように、発生器はいくつかのデータセル列により共有される。すなわち、基準発生器は基準発生器に接続された全ての列に共通である。
【００７１】
　以下の例示的な説明では、データビット線ＢＬ１／ＢＬ１’のある１つは、「センスビット線」及び「基準ビット線」とさまざまに呼ばれる。これらの用語はここでは、どのセルが検知されるかに依存して、検知されるメモリセル又はプログラム／読み出し及び基準電圧発生器７０８のいずれかに特に関連したあるビット線の読み出し操作を示すために使用される。特定の読み出し操作中、ビット線の１つが基準電圧ＶREFに接続することが定められ、その読み出し操作に関してここでは基準ビット線として呼ばれる。他のビット線が読み出し操作の部分中に検知されるセルと接続され、そしてセンスビット線と呼ばれる。この点に関して、同じビット線が、列内のどのセルがアクセスされているかに依存して、ある読み出し操作では基準ビット線であり、別の読み出し操作ではセンスビット線であることが理解される。
【００７２】
　読み出し操作中、ビット線ＢＬ１及びＢＬ１’が最初にＶｓｓ又は接地電位に充電されて、その後に浮される。そして、センスビット線（例えば、アクセスされるべきセルと関連した相補的ビット線の１つ）が興味のある目標データセルに接続される。例えば、第１セルＣ１−１が読み出される時、ビット線ＢＬ１がセンスビット線であり、相補的ビット線ＢＬ１’が基準ビット線である。逆に、第２セルＣ２−１が読み出される時、ビット線ＢＬ１’がセンスビット線であり、相補的ビット線ＢＬ１が基準ビット線である。
【００７３】
　本発明は、セル内に各分極電荷レベルが複数のデータ状態の１つに関連した複数の分極電荷レベルの１つを記憶できる単一のＦｅＲＡＭメモリセル内に複数ビットデータを書き込み、読み出し、そして回復するために使用できる方法及び装置を提供する。
【００７４】
　図８の５０５は、複数レベルパルス発生器として示されて説明されており、一方、図９の５３５及び図１０の５３５ａは電圧発生器として示されて説明されているが、図８のパルス発生器５０５は単に複数レベル電圧発生器として使用でき、図９及び図１０の電圧発生器５３５及び５３５ａはそれぞれ複数レベルパルス発生器として動作できる。
【００７５】
　図１２−１９は、本発明による複数レベル強誘電体メモリ装置のさまざまな例示的な支援回路を示す。以下には複数レベル強誘電体メモリ装置の部分として示されて説明されるが、本発明によるさまざまな回路部分又は他の支援回路は別個の回路としてそしてここに示されて説明される例示的回路とは別の他の複数レベルＦｅＲＡＭ回路と関連して使用されることができる。さらに、本発明のさまざまな観点はここに示されて説明された例示的な複数レベル強誘電体メモリ装置とは異なる大きさ及び構成のメモリ装置と関連しても使用できることが理解できる。
【００７６】
　図１２は、図８及び９の複数レベルＦｅＲＡＭメモリ装置のそれぞれの例示的な複数レベルプログラム及び読み出しパルス発生器５０５又は５３５の簡略化した図である。接地Ｇｎｄに対してＶP-REFで加えられるプログラム基準電圧レベルは、電圧分割器８１０から複数の電圧レベルＶ0−Ｖn８２０の１つの選択に基づいて出力電圧ＶPRのパルスを発生するために５３５の複数段電圧分割器８１０を通じて分割される。パルス発生器５０５、５３５は分割器の各段の複数の電圧レベル選択スイッチ８２０の１つを選択することができ、そして本発明によるＦｅＲＡＭメモリセルをプログラミングし又は読み出すために十分なパルス幅を発生する時間の間、電圧レベル選択を保持する。
【００７７】
　発生器５０５、５３５のパルス出力ＶPRは、書き込み操作中に、セルと関連したビット線を介して直接的に、又は、複数レベルセンス増幅器内に含まれた又は別個に使用される一対のビット線選択スイッチの１つを使用して間接的に、セルにこのパルスを加えることによりＦｅＲＡＭメモリセルをプログラムするために使用できる。
【００７８】
　発生器５０５、５３５のパルス出力ＶPRはまた、読み出し操作中にセルのプレート線にこのパルスを加えることにより、ＦｅＲＡＭメモリセルの読み出しを開始するためにも使用できる。
【００７９】
　代替的に、複数レベルＦｅＲＡＭメモリ装置の例示的な複数レベルプログラム及び読み出しパルス発生器は、単に複数レベル電圧を発生するために使用でき、この場合、書き込み又は読み出しメモリ操作と関連したパルス発生のためのタイミングは後で図１７−１９と関連して説明される偶数／奇数ビット線選択スイッチング回路などの後の回路で行われる。
【００８０】
　図１３は、図８−１０及び１１の複数レベルＦｅＲＡＭメモリ装置の例示的な複数レベルセンス増幅器５２０ａの概略図である。複数レベルセンス増幅器５２０ａは、読み出し操作中にビット線ＢＬ及びＢＬ’を介してＦｅＲＡＭメモリセル５１０に接続して、セルに記憶された複数の分極電荷レベルの１つに関連したセルのデータ状態を検知する。この特定の例では、複数レベルセンス増幅器５２０ａは、各々が特定の分極電荷レベルを検知してそれに関連した複数のデータ状態５２５の１つを決定できるセンス増幅器８５０の複数からなる。複数レベルセンス増幅器５２０ａの各々のセンス増幅器８５０は、複数のデータ状態Ｂ0-n５２５の１つのデータ状態を形成する。
【００８１】
　しかし、従来のセンス増幅器と異なり、複数のセンス増幅器８５０は各センス増幅器をビット線へのローディングから隔離して、１つのセンス増幅器ラッチング動作が全ての他のセンス増幅器の検知に影響を与えることを防止するために、追加的なバッフア段を必要とする。
【００８２】
　例えば、前で説明したように読み取りメモリ操作の際、浮かされた後、複数レベルセンス増幅器５２０ａはデータビット線ＢＬ及びＢＬ’に接続される。そして、ＦｅＲＡＭメモリセル５１０は、ビット線の１つに接続され、基準電圧が他のビット線に接続される。複数レベルプログラム及び読み出しパルス発生器（例えば、図９の５３５）がＦｅＲＡＭメモリセル５１０に接続されて、ワード線が主張されたメモリセルのプレート線へ読み出しパルスを加える。そして、複数レベルセンス増幅器５２０ａは基準電圧及びセル内に記憶された分極電荷のレベルに基づいてセルにより発生された信号の間のビット線を横断する差動電圧を検知する。複数のデータ状態５２５の１つが、ＦｅＲＡＭメモリセル５１０内に記憶された複数の分極電荷レベルの１つと関連した差動電圧の大きさに基づいて、複数レベルセンス増幅器５２０ａのセンス増幅器８５０の１つから決定されて出力される。
【００８３】
　図１４は、図８−１０の例示的な複数レベルＦｅＲＡＭメモリ装置の別の例示的な複数レベルセンス増幅器５２０ｂを示す概略図である。複数レベルセンス増幅器５２０ｂは、読み出し操作中にビット線ＢＬ及びＢＬ’を介してＦｅＲＡＭメモリセル５１０に接続して、セル内に記憶されている複数の分極電荷レベルの１つと関連したセルのデータ状態を検知する。この例では、複数レベルセンス増幅器５２０ｂは、１つのビット線上のセルの分極電荷電圧と他のビット線上の基準電圧との合いだの電圧差を検知して、複数の分極電荷レベルの１つに関連した複数のデータ状態Ｂ0-n５２５を決定することができるアナログ−デジタル変換器８９０へ差動電圧８８５を出力することができる差動増幅器８８０を含む。通常の読み出し条件を仮定すると、ＦｅＲＡＭメモリセルがワード線により主張されて、関連するビット線へ電荷電圧を発生するために読み出しパルスによりポールされ、一方、基準電圧が他のビット線に加えられる。
　代替的に、差動増幅器８８０をメモリセルと関連したビット線に接続したバッフア増幅器で置き換えて、Ａ／Ｄ変換器８９０が内部基準電圧を供給するようにしてもよい。
【００８４】
　図１５は、図９の複数レベルＦｅＲＡＭメモリ装置の例示的な複数レベル基準電圧発生器５６０の簡略化した図を示す。センス基準電圧レベルが接地Ｇｎｄに対してＶS-REFで加えられて、出力ＶREFで複数の電圧レベルＶ0−Ｖnの１つの基準電圧を発生するために５６０の複数段電圧分割器９１０を通じて分割される。基準発生器５６０は、分割器の各段の複数の電圧レベル選択スイッチ９２０の１つを選択して、本発明によりＦｅＲＡＭメモリセルを読み出すために電圧レベル選択を保持する。
【００８５】
　発生器５６０の基準電圧出力ＶREFは、読み出し操作中にセルに複数レベル基準電圧の１つの電圧として加えることにより、ＦｅＲＡＭメモリセルの状態を検知するために使用できる。基準電圧は、基準ビット線（セルに関連した相補的なビット線）に直接的、又は、一対のビット線選択スイッチの１つを使用して間接的のいずれかにより加えることができる。プログラム及び読み出しパルス発生器と同じように、これらのスイッチは複数レベルセンス増幅器内に含まれ、又は、別個に使用できる。
【００８６】
　図１６は、図１０及び１１の例示的な複数レベルＦｅＲＡＭメモリ装置の例示的な複数レベルプログラム及び基準電圧発生器５３５ａの概略的な図を示す。発生器５３５ａは、図１２のプログラム及び電圧発生器と図１５の基準電圧発生器とを結合するが、共通電圧分割器９６０を使用できる。接地Ｇｎｄに対してＶPS-REFで加えられたプログラム及びセンス基準電圧レベルは、出力ＶPRで複数電圧レベルＶP0−ＶPnの１つによりプログラム又は読み出しパルスを発生し、そして出力ＶREFで複数電圧レベルＶR0−ＶRnの１つにより基準電圧を発生するために５３５ａの複数段電圧分割器９６０を通じて分割できる。発生器５３５ａは、分割器の複数の各段の基準電圧レベル選択スイッチ９８０及びプログラム／読み出し電圧レベル選択スイッチ９７０の１つを選択して、本発明によるＦｅＲＡＭメモリセルを読み出す又はプログラムするために十分なパルス幅を発生する時間の間、電圧レベル選択を保持する。全ての機能と動作は前で説明したのと同じであり、よって再度説明する必要がない。
【００８７】
　図１７は、本発明によるＦｅＲＡＭメモリセル１０１０に接続された例示的な２レベルプログラム及び読み出しパルス発生器１００５を使用した例示的な複数レベルＦｅＲＡＭメモリ装置１０００の概略図を示す。プログラム及び読み出しパルス発生器１００５は、２つのトランジスタ１００５ａ及び１００５ｂを含む。低電圧トランジスタ１００５ａは、低電圧プログラム／読み出し電圧ＬＶPRにより供給されて、ＬＶONによりゲートされる。高電圧トランジスタ１００５ｂは、高電圧プログラム／読み出し電圧ＨＶPRにより供給されて、プログラム／読み出し電圧パルス出力ＶPRを与えるためにＨＶONによりゲートされる。ＦｅＲＡＭメモリセル１０１０は、ワード線ＷＬ１が主張された時、アクセストランジスタ１０１０ｂにより関連したビット線ＢＬ１に接続されるキャパシタンスＣFE１を持つＦｅＣａｐ１０１０ａを含む。プレート線ＰＬ１は、書き込み操作中に接地され、又は、メモリ読み出し操作中にＶPRからの読み出しパルスがプレート線ＰＬ１に加えられる。
【００８８】
　図示するように、図１７は、１ビット複数レベル記憶、又は、２ビットの複数レベル記憶（ただし、この例では単一の分極）のためにメモリセルを選択的にプログラミングすることを示すために使用される。例えば、
１）２ビット記憶のため、２データ状態を発生するために１つの分極方向でＬＶ及びＨＶ電圧レベルの各々について、“０”及び“１”データ状態を割り当てる。修正回路又は追加の回路により、このようなＬＶ及びＨＶレベルは前述したように４データ状態を与えるためにセルへ反対方向に書き込むことができる。
２）１ビット記憶のため、２データ状態を発生するために、“０”データ状態をＬＶ電圧レベルに、“１”データ状態をＨＶ電圧レベルに割り当てる。代替的には、ＬＶ及びＨＶレベルの１つのみがプログラミングに使用されて、２進値状態を与えるために異なるバイアス方向へ加えられる。
【００８９】
　図１７において、従来の強誘電体メモリセルのプレート線ＰＬ１は典型的に低から高へパルスされる。本発明では、理解されるように、プレート線は同様に低から高へ又は低からプログラムデータレベルと関連した別の電圧レベルへパルスされるか、又は代替的に、中間レベル（例えば、基準ＶＤＤ／２）に維持される。以下の方法では、異なるプログラム電圧レベルが強誘電体メモリセルを、反対の分極方向へ複数の分極電荷密度レベル及び１つの分極方向へ複数の分極電荷密度レベルにプログラムするために、プレート線と関連して用いられる。
【００９０】
　図１８は、ＦｅＲＡＭメモリセルへ奇数及び偶数ビット線を介して複数レベルのプログラム電圧を接続するための複数レベルＦｅＲＡＭメモリ装置の例示的な接続回路部分１０５０の概略図である。接続回路部分１０５０は、共に上述されたビット線選択回路１０６０とメモリセル１０１０を含む。プログラム／読み出し及び基準発生器出力（例えば、図１１の７０８／７０８’、図１２の５３５、図１６の５３５、及び図１７の１００５）は、ＶPRでビット線選択回路１０６０への入力である。そして、一対のビット線選択スイッチの１つが選択されて、ＶPR入力をメモリセルと関連した奇数又は偶数ビット線ＢＬ１及びＢＬ１’へ接続する。
【００９１】
　本例では、奇数メモリセルＣ１−１、Ｃ３−１、・・・、Ｃ５１１−１は奇数行ＷＬ１、ＷＬ３、・・・、ＷＬ５１１に関連し、偶数メモリセルＣ２−１、Ｃ４−１、・・・、Ｃ５１２−１は偶数行ＷＬ２、ＷＬ４、・・・、ＷＬ５１２に関連する。プログラムセルゲート信号ＲＷPRに従いトランジスタ１０６０ｄを用いて複数のプログラム電圧の１つに前充電された選択的なプログラムキャパシタ１０６０ｃ及び行ワード線プログラム信号ＲＷＰ奇数又はＲＷＰ偶数を介してトランジスタ１０６０ａ又は１０６０ｂを使用して、プログラム及び読み出し電圧ＶPRが、共有プログラム／読み出し及び基準発生器（例えば、図１１の７０８／７０８’）からメモリセル列ビット線へ加えられる。上述したように、プログラム／読み出し及び基準発生器７０８は、いくつかのデータセル列で共有される。すなわち、プログラムキャパシタ１０６０ｃ及びトランジスタ１０６０ｄはプログラム／読み出し及び基準発生器に取り付けられた全ての列に共通である。しかし、トランジスタ１０６０ａ及び１０６０ｂは各列で独特である。
【００９２】
　発生器（図１１の７０８、７０８’）からのプログラム及び基準電圧は、奇数又は偶数目標データワードが読み出されているかに依存して、一対のビット線選択スイッチの１つを使用して列内のビット線の１つに接続される。図１８のビット線選択回路１０６０の一対のビット線選択スイッチは別回路として示されているが、代替的に、選択回路は複数レベルセンス増幅器（図１１のＭＬＳ／ＡＣ１−６４、７１２）内に存在することができる。
【００９３】
　図１９は、ＦｅＲＡＭメモリセルとセンス増幅器へそれぞれ奇数及び偶数ビット線を介して複数レベルのプログラム電圧及び基準電圧を接続する手段を示す、別の例示的な複数レベルＦｅＲＡＭメモリ装置回路部分１１０２の概略図である。回路部分１１０２は、プログラム電圧ビット線選択回路１１０４（図１８の１０６０と同様な）と、基準電圧ビット線選択回路１１０６と、前述したセルと同様なメモリセル１１１０の配列とを含む。
　プログラム電圧ＶPRが、プログラム電圧ビット線選択回路１１０４とメモリセル列ビット線へ、前述したような共有プログラム／読み出し及び基準発生器から、プログラムセルゲート信号ＲＷPRに従いトランジスタ１１０４ｄを用いて複数のプログラム電圧の１つに前充電された選択的なプログラムキャパシタ１１０４ｃ及び行ワード線プログラム信号ＲＷＰ奇数又はＲＷＰ偶数を介してトランジスタ１１０４ａ又は１１０４ｂを使用して加えられる。すなわち、メモリ書き込み操作のためにメモリセルに接続されるプログラム電圧は、複数のプログラム電圧レベルの１つである。
【００９４】
　基準電圧ＶREFが、基準電圧ビット線選択回路１１０６と他のメモリセル列ビット線へ、前述したような共有プログラム／読み出し及び基準発生器から、基準セルゲート信号ＲＷREFに従いトランジスタ１１０６ｄを用いて複数の基準電圧の１つに前充電された選択的な基準キャパシタ１１０６ｃ及び行ワード線基準信号ＲＷＲ奇数又はＲＷＲ偶数を介してトランジスタ１１０６ａ又は１１０６ｂを使用して加えられる。
【００９５】
　すなわち、発生器（図１１の７０８、７０８’）からのプログラム及び基準電圧が、奇数又は偶数目標データワードが読み出されているかに依存して、一対のビット選択スイッチの１つを使用して列内のビット線の１つに接続される。図１９のビット線選択回路１１０４及び１１０６の一対のビット線選択スイッチは別回路として示されているが、代替的に、選択回路は複数レベルセンス増幅器（図１１のＭＬＳ／ＡＣ１−６４、７１２）内に存在することができる。
【００９６】
　図１９の装置回路部分１１０２は、１１１０内に４つが１１１０ａ−ｄとして示されている、５１２個の１Ｔ１Ｃ強誘電体メモリセルのデータセル列からなる。ＦｅＣａｐｓ（ＣFE１−ＣFE５１２）１１０８ａ−ｄ及びＭＯＳアクセストランジスタ１１０９ａ−ｄが、一対の相補的なビット線ＢＬ１及びＢＬ１’に沿った列に構成されている。セル１１１０ａ−ｄ及びそれらの内容は、それぞれワード線及びプレート線信号ＷＬ１−ＷＬ５１２及びＰＬ１−ＰＬ５１２を使用してビット線ＢＬ１及びＢＬ１’を介して読み出し、回復、及び書き込み操作中にアクセスされる。典型的に、ＦｅＲＡＭでは、プレート線ドライバの数を減らすために隣接したグループのプレート線は一緒に短絡される。例えば、プレート線ＰＬ１−ＰＬ３２は一緒に短絡されてたった１つのドライバで駆動できる。この例では、５１２個のプレート線はたった１６個のプレート線ドライバを必要とする。問い合わせられるべきセルについては、プレート及びワード線の両方がオンとなる。ある時間では１つのワード線のみがオンとなるから、問い合わせられるべきセルは独特に定義される。奇数データワード中のＦｅＣａｐｓ、ＣFE１及びＣFE３など、はそれぞれＷＬ１及びＰＬ１又はＷＬ３及びＰＬ３を介してビット線ＢＬ１に接続され、そして偶数データワード中のＦＥキャパシタ、ＣFE２及びＣFE５１２、はそれぞれＷＬ２及びＰＬ２又はＷＬ５１２及びＰＬ５１２を介してビット線ＢＬ１’に接続される。
【００９７】
　読み出し操作中、ビット線ＢＬ１とＢＬ１’及びセンス増幅ビット線は最初にＶＳＳ又は接地に前充電され、そして浮される。そして、センスビット線（例えば、アクセスされるべきセルに関連した相補的ビット線の１つ）は興味のある目標データセルへ接続される。例えば、第１セル１１１０ａが読み出される時、ビット線ＢＬ１’／ＭＬＳＡＢＬ’がセンスビット線であり、そして相補ビット線ＢＬ１／ＭＬＳＡＢＬが基準ビット線であってゲート信号ＲＷＲ奇数により主張されたトランジスタ１１０６ｂを介して基準電圧ＶREFへ接続される。この場合、基準電圧は複数の基準電圧レベルの１つであってよい。
【００９８】
　このように、本発明は図８−１１などのＦｅＲＡＭメモリ装置の単一メモリセル中に複数ビットデータを書き込み、読み出し、そして回復するために有利に使用できる。すなわち、図８−１１において、書き込み又は回復メモリ操作のいかなる部分の間に強誘電体メモリセル内に複数の分極電荷レベルの１つで複数ビットデータの１つを記憶するいかなる実現、又は、読み出し又は回復メモリ操作のいかなる部分の間に複数の分極電荷レベルの１つと関連した複数データ状態の１つを検知するいかなる実現は本発明の請求項の範囲に入ると考えられる。さらに、本発明は、メモリセルが複数レベルプログラム／読み出し電圧発生器に接続された後に何時でもセル内の分極電荷ベルに影響を与えてメモリセルに複数のプログラム電圧の１つを書き込むこと、及び、メモリセルが複数レベルセンス増幅器に接続された後に何時でもセルの状態を検知することを含む。
【００９９】
　以下に、本発明の別の観点のいくつかがそれぞれ、ここに説明された及びその他の複数レベルＦｅＲＡＭメモリ装置の１つのＦｅＲＡＭメモリセルに又はから、このような装置の書き込みメモリ操作中にプログラム電圧として複数の電圧レベルの１つを使用し及び読み出し操作中に読み出し電圧を使用して、複数の分極電荷レベルの１つを用いて書き込み及び読み出す方法を提供する。
【０１００】
　図２０Ａを参照すると、本発明の１つの観点が、メモリ書き込み操作中に複数レベルＦｅＲＡＭメモリ装置の強誘電体メモリセルに複数レベルデータを書き込む方法１２００を提供する。この方法は以下に一連の動作又は事象として説明されるが、本発明はこのような動作又は事象の説明された順番により制限されないことが理解される。例えば、本発明によれば、ここに説明される順番とは別にいくつかの動作は異なった順番で及び／又は他の動作又は事象と同時に行うことができる。これに加えて、本発明による方法を実現するためには全ての説明されたステップは必要とされない。さらに、本発明による方法はここに説明されたメモリ装置の操作と関連して、及び、ここに説明されていない他の構造と関連して、実行できる。
【０１０１】
　１２０２で開始される例示的な方法１２０２は、１２０４でプログラムされるべき強誘電体メモリセルにプログラム電圧を接続することを含む（例えば、データビット線を介して）。これと同時又はその後に、このセルのプレート線にＶｓｓ又は別の所定の電位が加えられて、１２０６でメモリセルを複数の分極電荷レベルの１つに充電する。ここで、電荷レベルは電圧パルスの大きさの関数である。これは、例えば、このメモリセルのワード線が主張されている間に達成することができる。その後、１２０８でデータビット線がセルプレート線とワード線と同様にメモリセルから切り離される。
【０１０２】
　図２０Ｂは、読み出し操作中に強誘電体メモリ装置を操作する方法１２５０を提供する本発明の別の観点を示す。１２５２で開始される例示的な方法１２５０は、１２５４で第１データビット線を強誘電体メモリセル及び複数レベルセンス増幅器の入力に接続する。動作１２５４はさらに、第２データビット線を基準電圧及び複数レベルセンス増幅器の他の入力へ接続する。そして、読み出し電圧が、１２５６でメモリセルのワード線が主張されている間にメモリセルのプレート線に加えられる。
【０１０３】
　複数レベルセンス増幅器が使用可能にされて、そして複数の分極電荷レベルの１つがデータビット線入力間の差動電圧により作られて複数レベルセンス増幅器により検知される。この差を使用して、１２５８でデータ状態が決定される。その後、１２６０でデータビット線がメモリセル、基準電圧、及びセンス増幅器と切り離される。動作１２６０はさらに、決定されたデータ状態をローカルＩＯ線に転送すること、及びその後に１２６２で検知されたメモリセルに元の複数のデータ状態の1つを回復することを含む。
【０１０４】
　本発明が複数の実施の形態に関して説明されたが、当該技術分野の知識を有するものが本明細書と添付された図面を読んで理解すれば等価な変更及び修正を思いつくであろう。特に、上述された部品（アセンブリ、装置、回路、システム等）により実行されるさまざまな機能に関して、このような部品を説明するのに使用された用語（「手段」という言葉を含む）は特に示されなければ、ここで説明された本発明の例示的な実施の形態の機能を実行する開示された構造と構造的には均等でなくても、説明された部品の特定の機能を実行するどんな部品（例えば、機能的な均等物）にも対応することを意図している。さらに、本発明の特定の特徴はいくつかの実施の形態の１つについてのみに開示されているが、このような特徴はどんな応用に対して望まれてそして有利ならば他の実施の形態の１つ又は複数の特徴と組み合わせることができる。さらに、発明の詳細な説明及び特許請求の範囲のいずれかに使用された「含む」、「有する」、「持つ」等の用語は排他的ではなく包括的であることを意図している。
【０１０５】
　以上の記載に関連して、以下の各項を開示する。
１．強誘電体メモリセルと、
上記強誘電体メモリセルを１つの分極方向で複数の異なる分極電荷密度レベルの１つに選択的にプログラムできるプログラム回路と、
を含む強誘電体メモリ装置。
【０１０６】
２．上記プログラム回路がさらに、上記強誘電体メモリセルを第１分極方向及びそれとは別に反対の第２分極方向で複数の異なる分極電荷密度レベルの１つに選択的にプログラムできる第１項記載の強誘電体メモリ装置。
【０１０７】
３．上記プログラム回路がさらに、上記強誘電体メモリセルのプログラム電圧としてそのプログラミングのために使用される複数の異なる電圧値を発生できる複数レベル電圧発生器を含む第１項記載の強誘電体メモリ装置。
【０１０８】
４．上記強誘電体メモリセルが、アクセストランジスタに接続された１つの端子を持つ強誘電体キャパシタを含み、アクセストランジスタがメモリ操作中に強誘電体キャパシタをデータビット線に接続できる第１項記載の強誘電体メモリ装置。
【０１０９】
５．上記強誘電体メモリセルに接続した読み出し回路をさらに含み、上記強誘電体メモリセルがプログラムされた複数の使用可能な状態の１つを確認できる第１項記載の強誘電体メモリ装置。
【０１１０】
６．上記読み出し回路が、読み出し操作中にプログラムされた強誘電体メモリセルに関連した複数の異なる分極電荷密度の１つを示す上記強誘電体メモリセルからの入力電圧を受けて、分極電荷密度を示す出力信号を発生することのできるセンス増幅器を含む第５項記載の強誘電体メモリ装置。
【０１１１】
７．強誘電体メモリセル内に複数の分極電荷密度レベルの１つに対応したデータ状態を書き込むための方法であって、
単一の分極方向に関連して複数のプログラム電圧を発生できるプログラム電圧回路をプログラムされる強誘電体メモリセルに接続し、そして
上記プログラム電圧回路からのプログラム電圧により、上記メモリセルを上記１つの分極方向に関連して複数の分極電荷密度レベルの１つに充電することを含む方法。
【０１１２】
８．プログラム電圧により上記強誘電体メモリセルを複数の分極電荷密度レベルの１つに充電する上記ステップが、
上記セルのプレーン線にＶｓｓ又は接地電位を加え、
上記強誘電体メモリセルをデータビット線に接続し、
上記強誘電体メモリセルに接続されたデータビット線を介してプログラム電圧を加え、そして
データビット線をメモリセル及びプログラム電圧回路から切り離し、そしてセルプレート線をＶｓｓ又は接地電位から切り離すことを含む第７項に記載の方法。
【０１１３】
９．上記強誘電体メモリセルをデータビット線に接続するステップが、
プログラムされる上記強誘電体メモリセルと関連したワード線を主張し、そして
ワード線への主張に基づいて、上記強誘電体メモリセルとデータビット線との間に接続されたアクセストランジスタを活性化することを含む第８項に記載の方法。
【０１１４】
１０．複数レベルＦｅＲＡＭメモリ装置５００についての方法と装置が開示される。メモリ装置５００と関連した書き込み及び読み出し回路５０５を使用して、単一の分極方向に関連した複数データ状態が強誘電体メモリ装置に書き込まれそして読み出されることにより、単一セル５１０が複数ビットデータを含むことが可能となる。
【図面の簡単な説明】
【０１１５】
【図１Ａ】電荷“Ｑ”（ｙ軸）と電圧“Ｖ”（ｘ軸）を示し、典型的な強誘電体キャパシタ（ＦｅＣａｐ）における“１”状態及び“０”状態の特性的位置関係を含む強誘電体キャパシタの特性曲線。
【図１Ｂ】ＦｅＣａｐを横断して加えられる典型的な電圧方向と図１Ａの強誘電体キャパシタの随伴する図式的な記号を示す図。
【図２】本発明による異なる電荷レベルにＦｅＣａｐをプログラムできる能力を示す、ＦｅＲＡＭメモリセルに加えられた１０μｓプログラムパルスの電圧（ｘ軸）及び平均のスイッチされた分極の単位面積当たり（ｙ軸）の電荷を示すスイッチされた分極応答曲線。
【図３】本発明による強誘電体メモリ装置内に用いられるセルの強い電圧依存性を示す、１０００秒後に失われるスイッチされた分極電荷のパーセンテイジを示す曲線をＦｅＲＡＭメモリセルに加えられるプログラム電圧（ｘ軸）及び％ＰＳＷ（ｙ軸）の関係で示す図。
【図４】本発明による強誘電体メモリ装置に用いられるセルのいくつかの特性パラメータを含む、プログラム電圧“Ｖ”（ｘ軸）及び分極電荷密度“Ｑ”（ｙ軸）を示す強誘電体キャパシタの特性曲線。
【図５】本発明による強誘電体メモリ装置において３つの異なる電荷密度及びＦｅＣａｐをプログラムできる３つの対応する飽和電荷レベルを含む、ＦｅＲＡＭメモリセルに加えられた１ボルト、１．５ボルト、及び２．０ボルトプログラムパルスに応答して発生されるプログラム電圧“Ｖ”（ｘ軸）及び分極電荷密度“Ｑ”（ｙ軸）を示す、強誘電体キャパシタの３つの特性曲線のファミリー。
【図６Ａ】本発明による複数ビット強誘電体メモリ装置において、ＦｅＣａｐをプログラムすることができる４つの異なる分極電荷レベルに対応する４つのデータ状態を含む、ＦｅＲＡＭメモリセルに加えられた２つの異なる電圧プログラムパルスにより作られたプログラム電圧“Ｖ”（ｘ軸）及び分極電荷密度“Ｑ”（ｙ軸）を示す、強誘電体キャパシタの２つの特性ヒシテリシス曲線のファミリー。
【図６Ｂ】本発明のさまざまな観点が実行できる例示的な１ビット複数レベルＦｅＲＡＭメモリ装置と関連したプログラミング及び読み出し電圧と、電荷密度レベルと、データ状態とを示す表。
【図６Ｃ】本発明のさまざまな観点が実行できる例示的な２ビット複数レベルＦｅＲＡＭメモリ装置と関連したプログラミング及び読み出し電圧と、電荷密度レベルと、データ状態とを示す表。
【図７Ａ】本発明のさまざまな観点が実行できる例示的な２ビット複数レベルＦｅＲＡＭメモリ装置の十分な検知のために十分な電荷分離を持つ電圧範囲の識別を助けるため、図６Ａの２つの曲線に示されるような、スイッチされた及びスイッチされない分極状態の２つの例示的な書き込み電圧に割り当てられた４つのデータ状態を含む、５つの書き込み電圧の１つで持ってセルをプログラミングした後に、ＦｅＲＡＭメモリセルから５つの読み出し電圧の１つで読み出すことのできるさまざまなスイッチされた（Ｐ）電荷レベル及びスイッチされてない（Ｕ）電荷レベルを示す表。
【図７Ｂ】本発明のさまざまな観点が実行できる例示的な２ビット複数レベルＦｅＲＡＭメモリ装置の十分な検知のために十分な電荷分離を持つ中央読み出し電圧において書き込み電圧の識別を助けるため、図７Ａの表に示される５つの書き込み電圧の各々によりセルをプログラムした後、ＦｅＲＡＭメモリセルから１．５ボルトの読み出し電圧で読み出した５つのスイッチされた（Ｐ）電荷レベル及びスイッチされてない及び（Ｕ）電荷レベルを示す曲線。
【図８】本発明のさまざまな観点が実行できる例示的な複数レベルＦｅＲＡＭメモリ装置を示すブロック図。
【図９】本発明のさまざまな観点が実行できるリフレッシュ回路を含んだ例示的な複数レベルＦｅＲＡＭメモリ装置を示すブロック図。
【図１０】本発明のさまざまな観点が実行できるリフレッシュ回路と、複数レベル結合プログラミング電圧及び基準電圧発生器とを含んだ例示的な複数レベルＦｅＲＡＭメモリ装置を示すブロック図。
【図１１】図９と同様な例示的な複数レベルＦｅＲＡＭメモリ装置のセグメント部分を示す概略図。
【図１２】図８及び図９の例示的な複数レベルＦｅＲＡＭメモリ装置の複数レベルプログラム及び読み出し電圧発生器を示す概略図。
【図１３】図８乃至図１０の例示的な複数レベルＦｅＲＡＭメモリ装置の複数レベルセンス増幅器を示す概略図。
【図１４】図８乃至図１０の例示的な複数レベルＦｅＲＡＭメモリ装置の別の複数レベルセンス増幅器を示す概略図。
【図１５】図９の例示的な複数レベルＦｅＲＡＭメモリ装置の複数レベル基準電圧発生器を示す概略図。
【図１６】図１０の例示的な複数レベルＦｅＲＡＭメモリ装置の複数レベル結合プログラミング電圧及び基準電圧発生器を示す概略図。
【図１７】本発明による１ビット複数レベルＦｅＲＡＭメモリ装置のＦｅＲＡＭメモリセルへの２レベルのプログラムパルスを結合するための例示的な回路を示す概略図。
【図１８】本発明による複数レベルＦｅＲＡＭメモリ装置のＦｅＲＡＭメモリセルへ奇数及び偶数ビット線を介して複数レベルのプログラムパルスを結合するための例示的な結合回路の部分を示す概略図。
【図１９】本発明による複数レベルＦｅＲＡＭメモリ装置のＦｅＲＡＭメモリセルの配列へ奇数及び偶数ビット線を介して複数レベルのプログラム電圧及び基準電圧を結合するための別の例示的な回路を示す概略図。
【図２０Ａ】本発明の１つの観点による強誘電体メモリセルへ複数レベルデータを書き込むための例示的な方法を示すフローチャート。
【図２０Ｂ】本発明の別の観点によるＦｅＲＡＭメモリセルへ検知された複数レベルデータを回復するため及び強誘電体メモリセルから複数レベルデータを読み出すための例示的な方法を示すフローチャート。
【符号の説明】
【０１１６】
５００、５３０、６００、７００　複数レベルＦｅＲＡＭメモリ装置
５０５、５３５　　　　　　　　　複数レベルプログラム／読み出しパルス発生器
５１０　　　　　　　　　　　　　ＦｅＲＡＭメモリセル
５２０　　　　　　　　　　　　　複数レベルセンス増幅器
５２５　　　　　　　　　　　　　複数のデータ状態
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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