(57)【要約】【課題】ゲイントランジスタのオフセットを補償した強誘電体メモリを提供する。【解決手段】パストランジスタと強誘電体キャパシタからなるメモリセルを複数個備え、前記複数のメモリセルはサブビット線で接続され、サブビット線の一端にはゲイントランジスタのゲートが接続され、前記ゲイントランジスタのドレインはビット線に、ソースはソース線に接続された半導体記憶装置であって、サブビット線をゲイントランジスタのしきい電圧値、あるいはしきい電圧にオフセットを加えた電圧値に充電する手段を備えた構成とすることにより、ストレージノードをゲイントランジスタのしきい電圧値に充電することが可能となり、ゲイントランジスタのしきい電圧値をゲート電位フィードバックするので、しきい電圧値ばらつきの影響を除去でき、安定した動作が可能となる。【選択図】　図１
2004110878.tif 000002
【特許請求の範囲】
【請求項１】
パストランジスタと強誘電体キャパシタからなるメモリセルを複数個備え、前記複数のメモリセルはサブビット線で接続され、サブビット線の一端にはゲイントランジスタのゲートが接続され、前記ゲイントランジスタのドレインはビット線に、ソースはソース線に接続された半導体記憶装置であって、サブビット線をゲイントランジスタのしきい電圧値、あるいはしきい電圧にオフセットを加えた電圧値に充電する手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、サブビット線にリセット電圧印加手段を備えたことを特徴とする半導体記憶装置。
【請求項３】
パストランジスタと強誘電体キャパシタからなるメモリセルを複数個備え、前記複数のメモリセルはサブビット線で接続され、サブビット線の一端にはゲイントランジスタのゲートが接続され、前記ゲイントランジスタのドレインはビット線に、ソースはソース線に接続された半導体記憶装置であって、ゲイントランジスタのドレイン・ソ−ス間を流れる電流を遮断する手段を備えたことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、前記しきい電圧値充電手段によりサブビット線および強誘電体キャパシタのストレージノードをゲイントランジスタのしきい電圧値、あるいはしきい電圧にオフセットを加えた電圧値に充電した後、強誘電体キャパシタの一方の電極に読み出し電圧を印加し、ゲイントランジスタのチャネル抵抗の変化を検出するデータ読み出し方法。
【請求項５】
請求項２に記載の半導体記憶装置において、前記しきい電圧値充電手段によりサブビット線および強誘電体キャパシタのストレージノードをゲイントランジスタのしきい電圧値、あるいはしきい電圧にオフセットを加えた電圧値に充電した後、リセット電圧印加手段によりサブビット線をリセット電圧にし、リセット電圧印加手段を切り離した後、強誘電体キャパシタの一方の電極に読み出し電圧を印加し、ゲイントランジスタのチャネル抵抗の変化を検出するデータ読み出し方法。
【請求項６】
請求項４、５記載のデータ読み出し方法において、前記しきい電圧値充電手段によりサブビット線および強誘電体キャパシタのストレージノードを充電する工程において、前記強誘電体キャパシタの一方の電極には、前記読み出し電圧と前記しきい電圧値あるいはしきい電圧にオフセットを加えた電圧値との中間電圧であり、かつ強誘電体膜の抗電圧を超えない電圧が印加されていることを特徴とする駆動方法。
【請求項７】
請求項３記載の半導体記憶装置において、強誘電体キャパシタの一方の電極に読み出し電圧を印加し、ゲイントランジスタのチャネル抵抗の変化を検出するデータ読み出し方法であって、サブビット線の電位変化中、前記ドレイン・ソース間電流遮断手段によりドレイン・ソース間電流を遮断する駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルにゲイントランジスタが接続された強誘電体メモリの回路構成、および駆動方法に関するものである。
【０００２】
【従来の技術】
従来の技術を、図面を用いて以下に説明する。
【０００３】
図５は、従来の強誘電体メモリの回路構成図である。図５において、Ｃ００〜１３，ＣＸ００〜１３は強誘電体キャパシタ、ＱＰ００〜１３，ＱＰＸ１１〜１３はパストランジスタ、ＱＧ００〜１１，ＱＧＸ００〜１１はゲイントランジスタ、ＱＲ００〜１１，ＱＲＸ００〜１１はリセットトランジスタ、ＷＬ０〜３はワード線、ＣＰ０〜３はプレート線、ＢＬ０，１，ＢＬＸ０，１はビット線、ＳＢＬ００〜１１，ＳＢＬＸ００〜１１はサブビット線、ＲＥ０，１はリセットトランジスタ制御線、ＤＬ０，１，ＤＬＸ０，１はデータ出力線、ＲＳＴ０，１，ＲＳＴＸ０，１はＲＳＴ線、ＳＡ０，１はセンスアンプ回路、ＳＷはスイッチ、ＷＲ０，１，ＷＲＸ０，１はデータ書き込み回路、ＭＣ００〜１３はメモリセル、ＭＢ００〜１１はメモリブロック、ＳＮ００，ＳＮＸ００はメモリセルＭＣ００におけるストレージノードである。
【０００４】
メモリセルＭＣ００〜１３は２つの強誘電体キャパシタと２つのパストランジスタで構成され、強誘電体キャパシタの両電極の内、一方は共通のプレート線に接続され、他方すなわちストレージノードはパストランジスタを介してサブビット線に接続され、パストランジスタのゲートはワード線に接続されている。メモリブロックＭＢ００〜１１は、２つのメモリセルとゲイントランジスタとリセットトランジスタで構成され、ゲイントランジスタのゲートがサブビット線に、ドレインがビット線に、ソースがＲＳＴ線に接続され、リセットトランジスタのゲートがリセットトランジスタ制御線に、ドレインがサブビット線に、ソースがＲＳＴ線に接続されている。
【０００５】
メモリブロックは２行２列のマトリクス配置されており、ビット線の一端には、例えばクロスカップルインバータで構成されたセンスアンプが接続され、ＲＳＴ線の一端にはスイッチを介して接地、あるいはデータ書き込み回路に接続されている。メモリセルに含まれる２つの強誘電体キャパシタには、上向きあるいは下向きの分極としてデータが相補的に記録される。相補的な関係にあるものは、図５中で同じ添え字番号、かつ「Ｘ」という文字の有無で表わされている。
【０００６】
最初に、メモリセルへデータを書き込む動作を、図５中のメモリブロックＭＢ００に属するメモリセルＭＣ００にデータ“０”を書き込む場合を、図６（ａ）に示す各配線への電圧印加図を用いて説明する。まず、図５のスイッチＳＷを右側にしてＲＳＴ０，ＲＳＴＸ０を接地し、ＷＬ０およびＲＥ０にハイ電圧を印加してパストランジスタＱＰ００，ＱＰＸ００およびリセットトランジスタＱＲ００，ＱＲＸ００をオンにした状態で、プレート線ＣＰ０に正極性パルスを印加する。このパルス印加により、２つの強誘電体キャパシタＣ００，ＣＸ００を図５中において上向きに分極させる。次いで、図５のスイッチＳＷを左側に切り替え、ＲＳＴ０にＷＲ０から正極性パルスを印加し、強誘電体キャパシタＣ００の分極を下向きに変える。このとき、ＷＲ１は接地電位を出力している。なお、強誘電体キャパシタの分極は、２つの電極間に強誘電体の抗電圧以上の電圧を印加したとき、電極間電圧の極性と同方向、すなわち正電圧電極側から負電圧電極側へと向く。
【０００７】
以上の動作により、メモリセル中の２つの強誘電体キャパシタＣ００，ＣＸ００には、互いに異なる分極方向としてデータが書き込まれる。メモリセルを構成するキャパシタＣ＊＊（＊＊はアドレスを示す添え字番号）が下向き分極、キャパシタＣＸ＊＊が上向き分極でデータ“０”、分極方向が反対でデータ“１”となる。強誘電体キャパシタは電源を切っても、この分極状態が保存され、不揮発性メモリとして機能する。
【０００８】
次に、上記の方法でデータ“０”が書き込まれているメモリセルＭＣ００からデータを読み出す動作を説明する。データ読み出し動作では、図５のスイッチＳＷは右側に切り替えておき、ＲＳＴ線を接地した状態で、図６（ｂ）に示す電圧を各配線に印加する。最初に、プリチャージ回路をオン（図示していない）し、ビット線ＢＬ０，ＢＬＸ０をハイ電位にプリチャージする。次いで、ＷＬ０およびＲＥにハイ電圧を印加してパストランジスタＱＰ００，ＱＰＸ００およびリセットトランジスタＱＲ００，ＱＲＸ００をオンにしてストレージノードＳＮ００，ＳＮＸ００をＲＳＴ電位すなわち接地電位にリセットする。リセット完了後、ＲＥ０をロー電位にしてリセットトランジスタＱＲ００，ＱＲＸ００をオフし、プリチャージ回路をオフし、センスアンプＳＡ０を起動し、プレート線ＣＰ０に正極性パルスを印加する。このとき、強誘電体キャパシタＣ００，ＣＸ００からゲイントランジスタＱＧ００，ＱＧＸ００へと電荷が移動し、サブビット線ＳＢＬ００，ＳＢＬＸ００の電位は上昇してゲイントランジスタＱＧ００，ＱＧＸ００をオンさせ、ビット線ＢＬ００，ＢＬＸ００の電位をプリチャージレベルから下降させる。このとき、下向きに分極している強誘電体キャパシタＣ００の方が、上向きに分極している強誘電体キャパシタＣＸ００よりも多くの電荷が発生するため、サブビット線ＳＢＬ００の電位（ＶＳＢＬ００）はＳＢＬＸ００の電位（ＶＳＢＬＸ００）よりも高くなる。その結果、ゲイントランジスタＱＧ００のチャネル抵抗はＱＧＸ００よりも低くなり、ビット線ＢＬ０の電位変化はＢＬＸ０の電位変化よりも大きくなる。ビット線対（ＢＬ０，ＢＬＸ０）の電位差はセンスアンプにより増倍される。ビット線対のＢＬ０がロー電位、ＢＬＸ０がハイ電位の場合でデータ“０”と判定され、逆極性でデータ“１”と判定され、判定結果がデータ出力線ＤＬ０，ＤＬＸ０から出力される。
【０００９】
以上の分極読み出し後に、ＲＥ０をハイ電位にしてリセットトランジスタをオンさせ、ストレージノードＳＮ００，ＳＮＸ００をＲＳＴ電位すなわち接地電位にリセットし、ＷＬ０をロー電位にしてパストランジスタをオフさせて読み出し動作は完了される。
【００１０】
過去に、センスアンプのオフセットをコンデンサに充電してキャンセルする方法（特許文献１参照）、センスアンプにトリミング機能を付与してオフセットを減少させる方法（特許文献２参照）、センスアンプを構成するＭＯＳトランジスタのウェル電位を調整してオフセットを補償する方法（特許文献３参照）が提案されている。
【００１１】
【特許文献１】
特開平０７−３０２４９７号公報
【特許文献２】
特開平１０−１６２５８５号公報
【特許文献３】
特開２０００−３１１４９１号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、２つのゲイントランジスタにはオフセットが存在し、これが読み出しマージンを低下させてしまう。
【００１３】
データ読み出し動作では、サブビット線に発生する電位差をチャネル抵抗の差に変換し、これによるドレイン・ソース間電流の違いをビット線電位変化としてセンスアンプで検出している。ゲイントランジスタは飽和領域で動作しているので、ドレイン・ソース間電流の簡易式によるとゲート電位としきい電圧値の差の２乗に比例する。ゲイントランジスタＱＧ００，ＱＧＸ００のドレイン・ソース間電流をＩＤＳ００，ＩＤＳＸ００、しきい電圧値をＶＴ００，ＶＴＸ００とすると、
ＩＤＳ００／ＩＤＳＸ００＝（ＶＳＢＬ００−ＶＴ００）２／（ＶＳＢＬＸ００−ＶＴＸ００）２
という式が成り立つ。例えば、読み出し動作で発生する電圧およびしきい電圧値をＶＳＢＬ００＝１．０Ｖ、ＶＳＢＬＸ００＝０．９Ｖ，ＶＴ００＝ＶＴＸ００＝０．６Ｖと仮定すると、ＩＤＳ００／ＩＤＳＸ００＝１．７８となる。しかし、０．１Ｖのオフセットが存在し、ＶＴ００＝０．７Ｖ，ＶＴＸ００＝０．６Ｖであった場合には、ＩＤＳ００／ＩＤＳＸ００＝１となり、センス不能となる。このように、オフセット電圧によってドレイン・ソース間電流比が低下してしまうと、他の配線に駆動パルスを印加したときにビット線に飛び込むノイズに対する耐性を低下させる。また、強誘電体キャパシタに保持していた残留分極の低下（リテンション）による読み出し電荷の低下、高温保存による強誘電体ヒステリシスの変化（インプリント）による読み出し電荷の低下、あるいは製造ばらつきによる２つの強誘電体キャパシタから発生する電荷の偏り、等によるサブビット線電位差（ＶＳＢＬ００−ＶＳＢＬＸ００）の減少に対する動作マージン低下をまねく。
【００１４】
過去に、センスアンプのオフセットをコンデンサに充電してキャンセルする方法（特許文献１参照）、センスアンプにトリミング機能を付与してオフセットを減少させる方法（特許文献２参照）、センスアンプを構成するＭＯＳトランジスタのウェル電位を調整してオフセットを補償する方法（特許文献３参照）が提案されている。しかしながら、これらの技術はセンスアンプのオフセットをキャンセルするためのものであり、メモリセルに接続されたゲイントランジスタのオフセットをキャンセルすることはできない。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、請求項１の半導体記憶装置では、パストランジスタと強誘電体キャパシタからなるメモリセルを複数個備え、前記複数のメモリセルはサブビット線で接続され、サブビット線の一端にはゲイントランジスタのゲートが接続され、前記ゲイントランジスタのドレインはビット線に、ソースはソース線に接続された半導体記憶装置であって、サブビット線をゲイントランジスタのしきい電圧値、あるいはしきい電圧にオフセットを加えた電圧値に充電する手段を備えたことを特徴とする。
【００１６】
この構成により、読み出し動作前にサブビット線および強誘電体キャパシタのストレージノードをゲイントランジスタのしきい電圧値に充電することが可能となり、ゲイントランジスタのしきい電圧値をゲート電位フィードバックするので、しきい電圧値ばらつきの影響を除去でき、安定した動作が可能となる。
【００１７】
上記課題を解決するために、請求項２の半導体記憶装置では、請求項１記載の半導体記憶装置において、サブビット線にリセット電圧印加手段を備えたことを特徴とする。
【００１８】
この構成により、サブビット線および強誘電体キャパシタのストレージノードをゲイントランジスタのしきい電圧値に充電した後、サブビット線のみをリセット電位にできる。ゲイントランジスタがＮチャネル型であった場合、リセット電圧をゲイントランジスタのしきい電圧値よりも低くすることにより、読み出し動作におけるゲイントランジスタのゲート電位を低くでき、ゲイントランジスタの出力振幅すなわちゲインを大きくできる。
【００１９】
上記課題を解決するために、請求項３の半導体記憶装置では、パストランジスタと強誘電体キャパシタからなるメモリセルを複数個備え、前記複数のメモリセルはサブビット線で接続され、サブビット線の一端にはゲイントランジスタのゲートが接続され、前記ゲイントランジスタのドレインはビット線に、ソースはソース線に接続された半導体記憶装置であって、ゲイントランジスタのドレイン・ソ−ス間を流れる電流を遮断する手段を備えたことを特徴とする。
【００２０】
この構成により、ゲイントランジスタのゲート電位すなわちサブビット線電位が遷移している期間中はドレイン・ソース間電流を遮断し、ゲート電位が安定した後でドレイン・ソース間電流を通電することが可能となる。
【００２１】
上記課題を解決するために、請求項４のデータ読み出し方法では、請求項１記載の半導体記憶装置において、前記しきい電圧値充電手段によりサブビット線および強誘電体キャパシタのストレージノードをゲイントランジスタのしきい電圧値、あるいはしきい電圧にオフセットを加えた電圧値に充電した後、強誘電体キャパシタの一方の電極に読み出し電圧を印加し、ゲイントランジスタのチャネル抵抗の変化を検出することを特徴とする。
【００２２】
この構成により、サブビット線には読み出し電圧印加による電位変化ＶＳＢＬにしきい電圧値ＶＴを加えた電圧が発生し、ゲイントランジスタのドレイン・ソース間電流ＩＤＳは、
ＩＤＳ∝（ＶＳＢＬ＋ＶＴ−ＶＴ）２＝ＶＳＢＬ２
となり、しきい電圧値のばらつきの影響を受けなくなる。
【００２３】
上記課題を解決するために、請求項５のデータ読み出し方法では、請求項２に記載の半導体記憶装置において、前記しきい電圧値充電手段によりサブビット線および強誘電体キャパシタのストレージノードをゲイントランジスタのしきい電圧値、あるいはしきい電圧にオフセットを加えた電圧値に充電した後、リセット電圧印加手段によりサブビット線をリセット電圧にし、リセット電圧印加手段を切り離した後、強誘電体キャパシタの一方の電極に読み出し電圧を印加し、ゲイントランジスタのチャネル抵抗の変化を検出することを特徴とする。
【００２４】
この構成により、サブビット線および強誘電体キャパシタのストレージノードをゲイントランジスタのしきい電圧値、あるいはしきい電圧にオフセットを加えた電圧値に充電した後、サブビット線のみをリセット電圧にリセットし、ストレージノードにはしきい電圧値に依存した電荷量Ｑｐが残される。強誘電体キャパシタ容量値Ｃｆ、強誘電体キャパシタの一方の電極電圧をＶｐとしたとき、その電荷量はＱｐ＝Ｃｆ×（Ｖｐ−ＶＴ）となる。強誘電体キャパシタの一方の電極に読み出し電圧を印加したとき、この電荷Ｑｐはサブビット線容量（容量値ＣＳＢＬ）と強誘電体キャパシタ容量に分配される。読み出し動作におけるドレイン・ソース間電流に与えるＶＴばらつきの影響は、この電荷再配分により低減され、容量比ＣＳＢＬ／（ＣＳＢＬ＋Ｃｆ）倍に小さくできる。かつ、ゲイントランジスタがＮチャネル型であった場合、リセット電圧をゲイントランジスタのしきい電圧値よりも低くすることにより、読み出し動作におけるゲイントランジスタのゲート電位を低くでき、ゲイントランジスタの出力振幅すなわちゲインを大きくできる。
【００２５】
上記課題を解決するために、請求項６の駆動方法では、請求項４、５記載のデータ読み出し方法において、前記しきい電圧値充電手段によりサブビット線および強誘電体キャパシタのストレージノードを充電する工程において、前記強誘電体キャパシタの一方の電極には、前記読み出し電圧と前記しきい電圧値あるいはしきい電圧にオフセットを加えた電圧値との中間電圧であり、かつ強誘電体膜の抗電圧を超えない電圧が印加されていることを特徴とする。
【００２６】
この構成により、データ読み出し前に記録されていた分極が破壊されることを防ぐことができる。
【００２７】
上記課題を解決するために、請求項７の駆動方法では、請求項３記載の半導体記憶装置において、強誘電体キャパシタの一方の電極に読み出し電圧を印加し、ゲイントランジスタのチャネル抵抗の変化を検出するデータ読み出し方法であって、サブビット線の電位変化中、前記ドレイン・ソース間電流遮断手段によりドレイン・ソース間電流を遮断することを特徴とする。
【００２８】
この構成により、ゲイントランジスタのゲート電位すなわちサブビット線電位が遷移している期間中はドレイン・ソース間電流を遮断し、ゲート電位が安定した後でドレイン・ソース間電流を通電してデータを読み出すことができる。その結果、ゲイントランジスタにオフセットがあり、動作マージンが小さい場合や、ノイズ、リテンション、インプリントがあった場合にも安定した読み出し動作が可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００３０】
（実施の形態１）
本発明の一実施の形態として、図１にメモリセルおよび周辺の回路図を示す。図１において、Ｃ００〜１３，ＣＸ００〜１３は強誘電体キャパシタ、ＱＰ００〜１３，ＱＰＸ００〜１３はパストランジスタ、ＱＧ００〜１１，ＱＧＸ００〜１１はゲイントランジスタ、ＱＲ００〜１１，ＱＲＸ００〜１１はリセットトランジスタ、ＱＳ００〜１１，ＱＳＸ００〜１１はＢＬ・ＳＢＬ結合トランジスタ、ＱＣ００〜１１，ＱＣＸ００〜１１はＢＬ・ＱＧ結合トランジスタ、ＱＱ０，１，ＱＱＸ０，１はプリチャージトランジスタ、ＷＬ０〜３はワード線、ＣＰ０〜３はプレート線、ＢＬ０，１，ＢＬＸ０，１はビット線、ＳＢＬ００〜１１，ＳＢＬＸ００〜１１はサブビット線、ＲＥ０，１はリセットトランジスタ制御線、ＳＯ０，１はＢＬ・ＳＢＬ結合トランジスタ制御線、ＧＣ０，１はＢＬ・ＱＧ結合トランジスタ制御線、ＤＬ０，１，ＤＬＸ０，１はデータ出力線、ＲＳＴ０，１，ＲＳＴＸ０，１はＲＳＴ線、ＰＣＥはプリチャージ起動線、ＳＡ０，１はセンスアンプ回路、ＳＷはスイッチ、ＷＲ０，１，ＷＲＸ０，１はデータ書き込み回路、ＭＣ００〜１３はメモリセル、ＭＢ００〜１１はメモリブロック、ＳＮ００，ＳＮＸ００はメモリセルＭＣ００におけるストレージノードであり、強誘電体キャパシタのプレート線に接続されていない方の電極である。図１に示されたトランジスタの内、ＱＱ０，１，ＱＱＸ０，１はＰチャネル型、これ以外はＮチャネル型である。
【００３１】
メモリセルＭＣ００〜１３は２つの強誘電体キャパシタと２つのパストランジスタで構成され、強誘電体キャパシタの両電極の内、一方は共通のプレート線に接続され、他方はパストランジスタを介してサブビット線に接続され、パストランジスタのゲートはワード線に接続されている。メモリブロックＭＢ００〜１１は、２つのメモリセル、ゲイントランジスタ、リセットトランジスタ、ＢＬ・ＳＢＬ結合トランジスタ、ＢＬ・ＱＧ結合トランジスタで構成され、ゲイントランジスタのゲートがサブビット線に、ドレインがＢＬ・ＱＧ結合トランジスタを介してビット線に、ソースがＲＳＴ線に接続される。サブビット線は、リセットトランジスタを介してＲＳＴ線に接続され、ＢＬ・ＳＢＬ結合トランジスタを介してビット線に接続されている。
【００３２】
メモリブロックは２行２列のマトリクス配置されており、ビット線の一端には、例えばＰチャネルトランジスタをクロスカップル結合して構成されたセンスアンプが接続され、ＲＳＴ線の一端にはスイッチを介して接地、あるいはデータ書き込み回路に接続されている。メモリセルに含まれる２つの強誘電体キャパシタには、上向きあるいは下向きの分極としてデータが相補的に記録される。相補的な関係にあるものは、図１中で同じ添え字番号、かつ「Ｘ」という文字の有無で表わされている。
【００３３】
最初に、メモリセルへデータを書き込む動作を、図１中のメモリブロックＭＢ００に属するメモリセルＭＣ００にデータ“０”を書き込む場合を、図２に示す各配線への電圧印加図を用いて説明する。まず、図１のスイッチＳＷを右側にしてＲＳＴ０，ＲＳＴＸ０を接地し、ＷＬ０およびＲＥ０にハイ電圧を印加してパストランジスタＱＰ００，ＱＰＸ００およびリセットトランジスタＱＲ００，ＱＲＸ００をオンにした状態で、プレート線ＣＰ０に正極性パルスを印加する。このパルス印加により、２つの強誘電体キャパシタＣ００，ＣＸ００を上向きに分極させる。次いで、図１のスイッチＳＷを左側に切り替え、ＲＳＴ０にＷＲ０から電圧レベルＶＲＳＴｗの正極性パルスを印加し、強誘電体キャパシタＣ００の分極を下向きに変える。このとき、ＷＲ１は接地電位を出力している。
【００３４】
以上の動作により、メモリセル中の２つの強誘電体キャパシタＣ００，ＣＸ００には、互いに異なる分極方向としてデータが書き込まれる。メモリセルを構成するキャパシタＣ＊＊（＊＊はアドレスを示す添え字番号）が下向き分極、キャパシタＣＸ＊＊が上向き分極でデータ“０”、分極方向が反対でデータ“１”となる。データ書き込みでプレート線およびＲＳＴ線に印加される正極性パルスは、強誘電体の分極が飽和する電圧以上が望ましい。そうすることで、強誘電体キャパシタは電源を切っても分極状態が保存され、不揮発性メモリとして機能する。
【００３５】
次に、上記の方法でデータ“０”が書き込まれているメモリセルＭＣ００からデータを読み出す動作を説明する。データ読み出し動作では、図１のスイッチＳＷは右側に切り替えておき、ＲＳＴ線を接地した状態で、図３に示す電圧を各配線に印加する。図３中のｔ１〜７は、以下の説明中にでてくるタイミングを示したものである。
【００３６】
最初に、プリチャージ起動線ＰＣＥをロー電位にしてプリチャージトランジスタＱＱ０，ＱＱＸ０をオンし、ＢＬ・ＳＢＬ結合トランジスタ制御線ＳＯ０をハイ電位にしてＢＬ・ＳＢＬ結合トランジスタＱＳ００，ＱＳＸ００をオンし、リセットトランジスタ制御線ＲＥ０をロー電位にしてリセットトランジスタＱＲ０，ＱＲＸ０をオフする。このとき、ＱＱ０，ＱＱＸ０を負荷として、ゲイントランジスタのドレインとゲートが接続された回路が形成されるので、ゲイントランジスタのゲートすなわちサブビット線ＳＢＬ００，ＳＢＬＸ００はそれぞれゲイントランジスタＱＧ００，ＱＧＸ００のしきい電圧値レベル（ＶＴ００，ＶＴＸ００；図３中のｔ１）になる。プリチャージトランジスタとゲイントランジスタのサイズを調整することにより、ゲイントランジスタのしきい電圧値にオフセットを加えた電圧値とすることも可能である。このとき、同時にプレート線ＣＰ０を電圧値ＶＲＤ１のレベルに上昇させ、ストレージノードＳＮ００，ＳＮＸ００をＶＲＤ１レベルとする。ＶＲＤ１は、ゲイントランジスタのしきい電圧値の製造ばらつきの上限よりも若干高めとし、かつＶＲＤ１としきい電圧値との差が強誘電体膜の抗電圧よりも小さくなる電圧値が望ましい。例えば、しきい電圧値の上限値よりも０．１Ｖ高い電圧値に設定する。このように設定することにより、次動作でパストランジスタをオンしたとき（図３中のｔ２）、読み出し動作と同一極性かつ抗電圧以下の電圧が強誘電体キャパシタに印加されるので、読み出し前に強誘電体膜に抗電圧以上の電圧が印加されて分極が反転し、記録されていたデータが破壊されることを防ぐことができる。
【００３７】
次いで、ＷＬ０にハイ電圧を印加してパストランジスタＱＰ００，ＱＰＸ００をオンにしてストレージノードＳＮ００，ＳＮＸ００をしきい電圧値（ＶＴ００，ＶＴＸ００；図３中のｔ２）にセットする。セット完了後、ＳＯ０をロー電位にしてＢＬ・ＳＢＬ結合トランジスタＱＳ００，ＱＳＸ００をオフし、ＧＣ０をロー電位にしてＢＬ・ＱＧ結合トランジスタＱＣ００，ＱＣＸ００をオフし、ビット線電位ＢＬ０，ＢＬＸ０をハイ電圧にプリチャージする。
【００３８】
プリチャージ起動線ＰＣＥをハイ電位にしてプリチャージトランジスタＱＱ０，ＱＱＸ０をオフし、センスアンプＳＡ０を起動し、プレート線ＣＰ０に電圧レベルＶＲＤ２の正極性パルスを印加する。このとき、強誘電体キャパシタＣ００，ＣＸ００からゲイントランジスタＱＧ００，ＱＧＸ００へと電荷が移動し、サブビット線ＳＢＬ００，ＳＢＬＸ００の電位は上昇（図３中のｔ３）する。サブビット線の電位変化が安定した後、ＢＬ・ＱＧ結合トランジスタ制御線ＧＣ０にハイ電圧を印加し、ＢＬ・ＱＧ結合トランジスタＱＣ０，ＱＣＸ０をオンして、ビット線ＢＬ００，ＢＬＸ００の電位をプリチャージレベルから下降させる。従来の強誘電体メモリではサブビット線電位が変化してゲイントランジスタのしきい電圧値を超えると直ちにビット線電位は下降する駆動方法であったが、このようにサブビット線電位が変化している間はＢＬ・ＱＧ結合トランジスタによりビット線とゲイントランジスタを切り離し、サブビット線電位が安定してからビット線の電位変化を起動することにより、安定した読み出し動作を確保できることとなる。
【００３９】
プレート線への正極性パルス印加動作では、下向きに分極している強誘電体キャパシタＣ００の方が、上向きに分極している強誘電体キャパシタＣＸ００よりも多くの電荷が発生するため、サブビット線ＳＢＬ００のｔ２からｔ３にかけての電位変化（ＶＳＢＬ００）はＳＢＬＸ００の電位変化（ＶＳＢＬＸ００）よりも大きくなる。このとき（ｔ３）、２つのサブビット線に発生する電位は、ＶＳＢＬ００＋ＶＴ００，ＶＳＢＬ０１＋ＶＴ０１となる。２つのゲイントランジスタＱＧ００，ＱＧＸ００のドレイン・ソース間電流ＩＤＳ００，ＩＤＳＸ００の比は、
ＩＤＳ００／ＩＤＳＸ００＝（ＶＳＢＬ００＋ＶＴ００−ＶＴ００）２／
（ＶＳＢＬＸ００＋ＶＴＸ００−ＶＴＸ００）２＝ＶＳＢＬ００２／ＶＳＢＬ０１２
となり、オフセットの影響を受けなくなる。ＶＳＢＬ００の方が、ＶＳＢＬＸ００よりも大きい（例えば、読み出し動作で発生する電圧およびしきい電圧値をＶＳＢＬ００＝１．０Ｖ、ＶＳＢＬＸ００＝０．９Ｖと仮定すると、ＩＤＳ００／ＩＤＳＸ００＝１．２３となる）ので、ゲイントランジスタＱＧ００のチャネル抵抗はＱＧＸ００よりも低くなり、ビット線ＢＬ０の電位変化はＢＬＸ０の電位変化よりも大きくなる。ビット線対（ＢＬ０，ＢＬＸ０）の電位差はセンスアンプＳＡ０により増倍される。ビット線対のＢＬ０がロー電位、ＢＬＸ０がハイ電位の場合でデータ“０”と判定され、逆極性でデータ“１”と判定され、判定結果がデータ出力線ＤＬ０，ＤＬＸ０から出力される。
【００４０】
この強誘電体キャパシタからデータを読み出す際、強誘電体膜に印加される電圧が抗電圧を越えないように印加するプレート線の印加電圧ＶＲＤ２および強誘電体キャパシタ値、サブビット線容量値（パストランジスタ、リセットトランジスタ、ＢＬ・ＳＢＬ結合トランジスタのジャンクション容量、ゲイントランジスタのゲート容量、配線間容量等）を調整することにより、読み出し動作で強誘電体膜に印加されるストレスを軽減でき、読み出し可能な動作回数（従来１０８〜１０１０回）を１０１５回以上に伸ばすことが可能である。
【００４１】
次にＳＷを左側にしてＲＳＴ線とデータ書き込み回路を接続し、データ読み出しにおいて、ビット線がロー電位に変化した方に対応するＲＳＴ線、本実施の形態ではロー電位に変化したＢＬ０に対応するＲＳＴ０にデータ書き込み回路ＷＲ０から電圧レベルＶＲＳＴｒのパルスを印加する。一方、相補関係にあるＲＳＴＸ０にはＷＲＸ０から接地レベルが出力される。同時に、ワード線ＷＬ０をロー電位にしてパストランジスタＱＰ００，ＱＰＸ００をオフにし、プレート線ＣＰ０をロー電位にし、リセットトランジスタ制御線ＲＥ０をハイ電位にしてリセットトランジスタをオンにする。この動作により、サブビット線の電位は、ＳＢＬ００がＶＲＳＴｒ、ＳＢＬＸ００が接地電位となる（図３中のｔ５）。この後、ワード線ＷＬ０をハイ電位にしてパストランジスタＱＰ００，ＱＰＸ００をオンし、ストレージノードＳＮ００にＶＲＳＴｒレベルの書き込みパルスを印加して強誘電体キャパシタＣ００の分極方向を下向きにし、ストレージノードＳＮＸ００およびプレート線ＣＰ０を接地して強誘電体キャパシタＣＸ００の両電極間電圧をゼロにした（図３中のｔ６）後、データ書き込み回路ＷＲ０の出力をＶＲＳＴｒレベルから接地電位にしてストレージノードＳＮＸ００を接地し、強誘電体キャパシタＣ００の両電極間電圧をゼロ（図３中のｔ７）にし、ワード線ＷＬ０をロー電位にして読み出しは完了する。メモリセルを構成する２つの強誘電体キャパシタには、互いに異なる方向の分極としてデータが記録されているが、これを読み出すために印加した読み出し電圧が分極の方向と異なる強誘電体キャパシタにのみ、書き込みパルスを印加している。すなわち、この場合には下向き分極を記録されていた強誘電体キャパシタＣ００にＷＲ０から書き込みパルスを印加し、上向き分極が記録されたＣＸ００には書き込みパルスを印加しない。その理由は、下向き分極が記録された強誘電体キャパシタでは、プレート線から読み出しパルスを印加することによって分極の絶対値が減少してしまうのに対して、上向き分極が記録された強誘電体キャパシタでは、読み出しパルスを印加しても分極の絶対値は減少しないからである。ＲＳＴ０に印加するパルスの電圧値ＶＲＳＴｒはＶＲＳＴｗよりも小さくても良く、読み出しで変化した分極を復帰させるだけの電圧で充分であり、抗電圧程度である。このように、２つの強誘電体キャパシタでメモリセルが構成され、互いに異なる方向の分極としてデータを記録する方式であって、読み出し動作により分極量が変化する強誘電体キャパシタにのみ再書き込みパルスを印加し、かつ分極が飽和するだけの電圧を印加する通常の書き込み動作よりも小さい電圧の再書き込みパルスを印加する駆動を行うことにより、強誘電体膜へのストレス印加を軽減できる効果がある。
【００４２】
（実施の形態２）
本発明の一実施の形態として、図４にデータ読み出しの駆動波形を示す。本実施の形態では、第一の実施の形態と同じ回路構成（図１）で、データ書き込みの方法もまた第一の実施の形態と同じ駆動波形（図２）であり、データの読み出し方法に特徴がある。
【００４３】
データ“０”が書き込まれているメモリセルＭＣ００からデータを読み出す動作を説明する。データ読み出し動作では、図１のスイッチＳＷは右側に切り替えておき、ＲＳＴ線を接地した状態で、図４に示す電圧を各配線に印加する。図４中のｔｔ１〜８は、以下の説明中に出てくるタイミングを示したものである。
【００４４】
最初に、プリチャージ起動線ＰＣＥをロー電位にしてプリチャージトランジスタＱＱ０，ＱＱＸ０をオンし、ＢＬ・ＳＢＬ結合トランジスタ制御線ＳＯ０をハイ電位にしてＢＬ・ＳＢＬ結合トランジスタＱＳ００，ＱＳＸ００をオンし、リセットトランジスタ制御線ＲＥ０をロー電位にしてリセットトランジスタＱＲ０，ＱＲＸ０をオフする。このとき、ＱＱ０，ＱＱＸ０を負荷として、ゲイントランジスタのドレインとゲートが接続された回路が形成されるので、ゲイントランジスタのゲートすなわちサブビット線ＳＢＬ００，ＳＢＬＸ００はそれぞれゲイントランジスタＱＧ００，ＱＧＸ００のしきい電圧値レベル（ＶＴ００，ＶＴＸ００；図４中のｔｔ１）になる。プリチャージトランジスタとゲイントランジスタのサイズを調整することにより、ゲイントランジスタのしきい電圧値にオフセットを加えた電圧値とすることも可能である。このとき、同時にプレート線ＣＰ０を電圧値ＶＲＤ１のレベルに上昇させ、ストレージノードＳＮ００，ＳＮＸ００をＶＲＤ１レベルとする。ＶＲＤ１は、ゲイントランジスタのしきい電圧値の製造ばらつきの上限よりも若干高めとし、かつＶＲＤ１としきい電圧値との差が強誘電体膜の抗電圧よりも小さくなる電圧値が望ましい。例えば、上限値よりも０．１Ｖ高い電圧値に設定する。このように設定することにより、次動作でパストランジスタをオンしたとき（図４中のｔｔ２）、読み出し動作と同一極性かつ抗電圧以下の電圧が強誘電体キャパシタに印加されるので、読み出し前に強誘電体膜に抗電圧以上の電圧が印加されて分極が反転し、記録されていたデータが破壊されることを防ぐことができる。
【００４５】
次いで、ＷＬ０にハイ電圧を印加してパストランジスタＱＰ００，ＱＰＸ００をオンにしてストレージノードＳＮ００，ＳＮＸ００をしきい電圧値（ＶＴ００，ＶＴＸ００；図４中のｔｔ２）にセットする。セット完了後、ＷＬ０をロー電位にしてパストランジスタＱＰ００，ＱＰＸ００をオフにした後、ＳＯ０をロー電位にしてＢＬ・ＳＢＬ結合トランジスタＱＳ００，ＱＳＸ００をオフし、ＲＥ０をハイ電位にする。強誘電体キャパシタＣ００，ＣＸ００の容量値をＣｆ００，Ｃｆｘ００（強誘電体キャパシタでは、記録されている分極値により、容量値が変わる）とすると、この動作でストレージノードＳＮ００，ＳＮＸ００には、ｑ００＝Ｃｆ００・（ＶＲＤ１−ＶＴ００）およびｑｘ００＝Ｃｆｘ００・（ＶＲＤ１−ＶＴＸ００）なる電荷が保存される。一方、サブビット線ＳＢＬ００，ＳＢＬＸ００は接地電位にリセットされる（図４中のｔｔ３）。
【００４６】
次いで、ＧＣ０をロー電位にしてＢＬ・ＱＧ結合トランジスタＱＣ００，ＱＣＸ００をオフし、ビット線電位ＢＬ０，ＢＬＸ０をハイ電圧にプリチャージした後、プリチャージ起動線ＰＣＥをハイ電位にしてプリチャージトランジスタＱＱ０，ＱＱＸ０をオフし、センスアンプＳＡ０を起動し、ワード線ＷＬ０にハイ電圧を印加してパストランジスタＱＰ００，ＱＰＸ００をオンし、プレート線ＣＰ０に電圧レベルＶＲＤ３の正極性パルスを印加する。このとき、強誘電体キャパシタＣ００，ＣＸ００からゲイントランジスタＱＧ００，ＱＧＸ００へと電荷が移動し、サブビット線ＳＢＬ００，ＳＢＬＸ００の電位は上昇（図４中のｔｔ４，ｔｔ５）する。サブビット線の電位変化が安定した後、ＢＬ・ＱＧ結合トランジスタ制御線ＧＣ０にハイ電圧を印加し、ＢＬ・ＱＧ結合トランジスタＱＣ０，ＱＣＸ０をオンして、ビット線ＢＬ００，ＢＬＸ００の電位をプリチャージレベルから下降させる。
【００４７】
プレート線への正極性パルス印加動作で２つのサブビット線ＳＢＬ００，ＳＢＬＸ００に発生する電位ＶＳＢＬ００，ＶＳＢＬＸ００は、サブビット線容量値（パストランジスタ、リセットトランジスタ、ＢＬ・ＳＢＬ結合トランジスタのジャンクション容量、ゲイントランジスタのゲート容量、配線間容量等）をＣＳＢＬとすると、
ＶＳＢＬ００＝Ｃｆ００・（ＶＲＤ３−ＶＲＤ１−ＶＴ００）／（ＣＳＢＬ＋Ｃｆ００）
ＶＳＢＬＸ００＝Ｃｆｘ００・（ＶＲＤ３−ＶＲＤ１−ＶＴＸ００）／（ＣＳＢＬ＋Ｃｆｘ００）
となる。２つのゲイントランジスタＱＧ００，ＱＧＸ００のドレイン・ソース間電流ＩＤＳ００，ＩＤＳＸ００の比は、
ＩＤＳ００／ＩＤＳＸ００＝（ＶＳＢＬ００−ＶＴ００）２／（ＶＳＢＬＸ００−ＶＴＸ００）２
であるから、分子，分母のかっこ内は、
ＶＳＢＬ００−ＶＴ００＝Ｃｆ００・（ＶＲＤ３−ＶＲＤ１）／（ＣＳＢＬ＋Ｃｆ００）−ＣＳＢＬ・ＶＴ００／（ＣＳＢＬ＋Ｃｆ００）
ＶＳＢＬＸ００−ＶＴＸ００＝Ｃｆｘ００・（ＶＲＤ３−ＶＲＤ１）／（ＣＳＢＬ＋Ｃｆｘ００）−ＣＳＢＬ・ＶＴＸ００／（ＣＳＢＬ＋Ｃｆｘ００）
となり、しきい電圧値には係数ＣＳＢＬ／（ＣＳＢＬ＋Ｃｆ００）あるいはＣＳＢＬ／（ＣＳＢＬ＋Ｃｆｘ００）が掛け合わされる。すなわち、しきい電圧値のばらつきはＣＳＢＬ／（ＣＳＢＬ＋Ｃｆ００）倍あるいはＣＳＢＬ／（ＣＳＢＬ＋Ｃｆｘ００）倍に軽減される。また、サブビット線および強誘電体キャパシタのストレージノードをゲイントランジスタのしきい電圧値、あるいはしきい電圧値に充電した後、サブビット線のみを接地電位にリセットして読み出し動作を行っているため、ドレイン・ソース間電流比を従来と同等にできる。
【００４８】
さて、ＩＤＳ００／ＩＤＳＸ００＞１であるから、ゲイントランジスタＱＧ００のチャネル抵抗はＱＧＸ００よりも低くなり、ビット線ＢＬ０の電位変化はＢＬＸ０の電位変化よりも大きくなる。ビット線対（ＢＬ０，ＢＬＸ０）の電位差はセンスアンプＳＡ０により増倍される。ビット線対のＢＬ０がロー電位、ＢＬＸ０がハイ電位の場合でデータ“０”と判定され、逆極性でデータ“１”と判定され、判定結果がデータ出力線ＤＬ０，ＤＬＸ０から出力される。
【００４９】
この強誘電体キャパシタからデータを読み出す際、強誘電体膜に印加される電圧が抗電圧を越えないように印加するプレート線の印加電圧ＶＲＤ３および強誘電体キャパシタ値、サブビット線容量値を調整することにより、読み出し動作で強誘電体膜に印加されるストレスを軽減でき、読み出し可能な動作回数（従来１０８〜１０１０回）を１０１５回以上に伸ばすことが可能である。
【００５０】
次にＳＷを左側にしてＲＳＴ線とデータ書き込み回路を接続し、データ読み出しにおいて、ビット線がロー電位に変化した方に対応するＲＳＴ線、本実施の形態ではロー電位に変化したＢＬ０に対応するＲＳＴ０にデータ書き込み回路ＷＲ０から電圧レベルＶＲＳＴｒのパルスを印加する。一方、相補関係にあるＲＳＴＸ０にはＷＲＸ０から接地レベルが出力される。次いで、リセットトランジスタ制御線ＲＥ０をハイ電位にしてリセットトランジスタＱＲ００，ＱＲＸ００をオンし、ストレージノードＳＮ００にＶＲＳＴｒレベルの書き込みパルスを印加して強誘電体キャパシタＣ００の分極方向を下向きにし、ストレージノードＳＮＸ００およびプレート線ＣＰ０を接地して強誘電体キャパシタＣＸ００の両電極間電圧をゼロにした（図４中のｔｔ７）後、データ書き込み回路ＷＲ０からロー電位を出力してストレージノードＳＮＸ００もまた接地して強誘電体キャパシタＣ００の両電極間電圧をゼロにし、ワード線ＷＬ０をロー電位にして（図４中のｔｔ８）、読み出しは完了する。ここで、ＲＳＴ０に印加するパルスの電圧値ＶＲＳＴｒはＶＲＳＴｗよりも小さくても良く、読み出しで変化した分極を復帰させるだけの電圧で充分であり、抗電圧程度である。
【００５１】
なお、本発明の実施の形態では、メモリセルが２つの強誘電体キャパシタを含む構成、いわゆる２Ｔ２Ｃ型メモリセルについてのみ説明したが、メモリセルが１つの強誘電体キャパシタで構成された１Ｔ１Ｃ型メモリセルでも、リファレンス電圧を発生するリファレンスセルとメモリセルの双方にゲイントランジスタが接続され、ゲイントランジスタのチャネル抵抗の違いを検出する方式であれば、本発明の構成は有効であることは言うまでもない。
【００５２】
【発明の効果】
以上のように本発明によれば、メモリセルに接続されたオフセットを補償することができ、安定したメモリセルからのデータ読み出しが可能となる効果を有する。
【００５３】
さらに、メモリセルからサブビット線に読み出された信号電圧が安定した後に、ビット線電位を変化させるので、メモリセルからの安定したデータ読み出しが可能となる効果を有する。
【００５４】
加えて、読み出し動作で強誘電体キャパシタに印加される電圧を強誘電体膜の抗電圧以下とすることで、読み出し動作で強誘電体膜に印加されるストレスを低減し、読み出し可能な回数を伸張できる効果を有する。
【００５５】
また、データを読み出した後、相補関係にある強誘電体キャパシタの内、読み出しで分極が変化した一方のみに、変化した分極を復帰させるに充分な書き込みパルスを印加することにより、強誘電体膜へのストレス印加を軽減できる効果を有する。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるメモリセルおよび周辺の回路図
【図２】本発明の実施の形態１におけるデータ書き込み動作の駆動電圧波形図
【図３】本発明の実施の形態１におけるデータ読み出し動作の駆動電圧波形図
【図４】本発明の実施の形態２におけるデータ読み出し動作の駆動電圧波形図
【図５】従来の強誘電体メモリにおけるメモリセルおよび周辺の回路図
【図６】従来の強誘電体メモリにおける駆動電圧波形で、（ａ）データ書き込み動作を示す図
（ｂ）データ読み出し動作を示す図
【符号の説明】
Ｃ００〜１３，ＣＸ００〜１３　強誘電体キャパシタ
ＱＰ００〜１３，ＱＰＸ００〜１３　パストランジスタ
ＱＧ００〜１１，ＱＧＸ００〜１１　ゲイントランジスタ
ＱＲ００〜１１，ＱＲＸ００〜１１　リセットトランジスタ
ＱＳ００〜１１，ＱＳＸ００〜１１　ＢＬ・ＳＢＬ結合トランジスタ
ＱＣ００〜１１，ＱＣＸ００〜１１　ＢＬ・ＱＧ結合トランジスタ
ＱＱ０，１，ＱＱＸ０，１　プリチャージトランジスタ
ＷＬ０〜３　ワード線
ＣＰ０〜３　プレート線
ＢＬ０，１，ＢＬＸ０，１　ビット線
ＳＢＬ００〜１１，ＳＢＬＸ００〜１１　サブビット線
ＲＥ０，１　リセットトランジスタ制御線
ＳＯ０，１　ＢＬ・ＳＢＬ結合トランジスタ制御線
ＧＣ０，１　ＢＬ・ＱＧ結合トランジスタ制御線
ＤＬ０，１，ＤＬＸ０，１　データ出力線
ＲＳＴ０，１，ＲＳＴＸ０，１　ＲＳＴ線
ＰＣＥ　プリチャージ起動線
ＳＡ０，１　センスアンプ回路
ＳＷ　スイッチ
ＷＲ０，１，ＷＲＸ０，１　データ書き込み回路
ＭＣ００〜１３　メモリセル
ＭＢ００〜１１　メモリブロック
ＳＮ００，ＳＮＸ００　メモリセルＭＣ００におけるストレージノード
【図１】
2004110878.tif 000003
【図２】
2004110878.tif 000004
【図３】
2004110878.tif 000005
【図４】
2004110878.tif 000006
【図５】
2004110878.tif 000007
【図６】
2004110878.tif 000008