(57)【要約】【課題】小型化され低消費電力の半導体集積回路や、低価格の半導体集積回路に対しても、コストに見合ったサージ電圧に対する耐性が得られる半導体装置を提供する。【解決手段】コレクタ電極ＣＤ１上に配設されたＮ型コレクタ領域１と、Ｎ型コレクタ領域１上に配設された低濃度Ｎ型コレクタ領域２と、低濃度Ｎ型コレクタ領域２上に配設されたＰ型ベース領域３とを備えている。そして、Ｐ型ベース領域３の表面内には、ベースコンタクト領域４およびＮ型エミッタ領域７が、それぞれ選択的に配設され、ベースコンタクト領域４およびＮ型エミッタ領域７とは直接接触することなく配設されている。また、ベースコンタクト領域４の表面上にはベース電極ＢＤ１が配設され、Ｎ型エミッタ領域７の表面上にはエミッタ電極ＥＤ１が配設されている。【選択図】        図２
2004235199.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の入出力端子と接地端子との間に配設され、静電気放電に対する前記半導体集積回路の保護素子として機能する半導体装置であって、
前記半導体装置は、
半導体基板の第１の主面に設けられたエミッタ電極と、
前記第１の主面の表面内に配設され、Ｐ型不純物を含むＰ型ベース領域と、
前記Ｐ型ベース領域の表面内に選択的に配設され、Ｎ型不純物を比較的高濃度に含み、前記エミッタ電極に接するＮ型エミッタ領域と、
前記Ｐ型ベース領域の表面内に、前記Ｎ型エミッタ領域とは間隔を開けて選択的に配設され、Ｐ型不純物を比較的高濃度に含むベースコンタクト領域と、
前記ベースコンタクト領域上に配設されたベース電極と、
前記第２の主面の表面内に配設され、Ｎ型不純物を比較的高濃度に含み、コレクタ電極に電気的に接続されるＮ型コレクタ領域と、を備え、
前記エミッタ電極が前記入出力端子に接続され、
前記ベース電極と前記コレクタ電極とが接地電位に接続される、半導体装置。
【請求項２】
前記Ｎ型エミッタ領域の直下の前記Ｐ型ベース領域の内部において前記Ｎ型エミッタ領域に接するように配設された、第１のＰ型不純物領域をさらに備える、請求項１記載の半導体装置。
【請求項３】
半導体集積回路の入出力端子と接地端子との間に配設され、静電気放電に対する前記半導体集積回路の保護素子として機能する半導体装置であって、
第１および第２のＮＰＮトランジスタと、ＰＮＰトランジスタとを備え、
前記第１および第２のＮＰＮトランジスタは、
それぞれのエミッタが共通に接続され、前記第１のＮＰＮトランジスタのコレクタおよびベースが前記入出力端子に接続され、前記第２のＮＰＮトランジスタのコレクタおよびベースが前記接地端子に接続され、
前記ＰＮＰトランジスタは、
そのベースが、前記第１および第２のＮＰＮトランジスタのそれぞれの前記エミッタに共通に接続され、エミッタが前記入出力端子に接続され、コレクタが前記接地端子に接続される、半導体装置。
【請求項４】
前記半導体装置は、
半導体基板の第１の主面の表面内に配設され、Ｎ型不純物を比較的低濃度に含む低濃度Ｎ型不純物領域と、
前記低濃度Ｎ型不純物領域の表面内に選択的に配設され、Ｎ型不純物を比較的高濃度に含むＮ型エミッタ領域と、
前記Ｎ型エミッタ領域を間に挟み、それぞれの一部が前記Ｎ型エミッタ領域に接触するように、前記低濃度Ｎ型不純物領域の表面内に選択的に配設された第１および第２のＰ型ベース領域と、
前記第１および第２のＰ型ベース領域のそれぞれの表面内において、前記Ｎ型エミッタ領域から離れた位置に選択的に配設され、Ｎ型不純物を比較的高濃度に含む第１および第２のＮ型コレクタ領域と、
前記第１および第２のＰ型ベース領域の露出面と同一面をなすように露出する前記第１および第２のＮ型コレクタ領域のそれぞれの一部と、前記第１および第２のＰ型ベース領域のそれぞれの露出面の一部とに接触するようにそれぞれ配設された第１および第２のベース・コレクタ共通電極と、を備え、
前記第１のベース・コレクタ共通電極は、前記入出力端子に接続され、
前記第２のベース・コレクタ共通電極は、前記接地端子に接続され、
前記Ｎ型エミッタ領域は、前記第１および第２のＮＰＮトランジスタのそれぞれの前記エミッタおよび前記ＰＮＰトランジスタの前記ベースに対応する、請求項３記載の半導体装置。
【請求項５】
前記第１および第２のＰ型ベース領域と前記Ｎ型エミッタ領域とが接してそれぞれＰＮ接合を形成している部分の、前記第１および第２のＰ型ベース領域の表面内と、前記第１および第２のＮ型コレクタ領域の底部に対応する前記第１および第２のＰ型ベース領域の表面内にそれぞれ選択的に配設され、Ｐ型不純物を前記第１および第２のＰ型ベース領域よりも低濃度に含む複数のＰ型不純物領域をさらに備える、請求項４記載の半導体装置。
【請求項６】
半導体集積回路の入出力端子と接地端子との間に配設され、静電気放電に対する前記半導体集積回路の保護素子として機能する半導体装置であって、
ＮＰＮトランジスタと、ＰＮＰトランジスタと、ダイオードとを備え、
前記ＮＰＮトランジスタのエミッタ、前記ＰＮＰトランジスタのベースおよび前記ダイオードのカソードとが共通に接続され、
前記ダイオードのアノードと前記ＰＮＰトランジスタのエミッタとが前記入出力端子に接続され、
前記ＮＰＮトランジスタのコレクタおよびベースが前記接地端子に接続され、
前記ＰＮＰトランジスタのコレクタが前記接地端子に接続される、半導体装置。
【請求項７】
前記半導体装置は、
半導体基板の第１の主面の表面内に配設され、Ｎ型不純物を比較的低濃度に含む低濃度Ｎ型不純物領域と、
前記低濃度Ｎ型不純物領域の表面内に選択的に配設され、Ｎ型不純物を比較的高濃度に含むＮ型エミッタ領域と、
前記Ｎ型エミッタ領域を間に挟み、それぞれの一部が前記Ｎ型エミッタ領域に接触するように、前記低濃度Ｎ型不純物領域の表面内に選択的に配設された第１および第２のＰ型ベース領域と、
前記第２のＰ型ベース領域の表面内において、前記Ｎ型エミッタ領域から離れた位置に選択的に配設され、Ｎ型不純物を比較的高濃度に含むＮ型コレクタ領域と、
前記第２のＰ型ベース領域の露出面と同一面をなすように露出する前記Ｎ型コレクタ領域の一部と、前記第２のＰ型ベース領域の露出面の一部とに接触するように配設されたベース・コレクタ共通電極と、
前記第１のＰ型ベース領域の露出面に接触するように配設されたアノード・エミッタ共通電極と、を備え、
前記アノード・エミッタ共通電極は、前記入出力端子に接続され、
前記ベース・コレクタ共通電極は、前記接地端子に接続され、
前記Ｎ型エミッタ領域は、前記ＮＰＮトランジスタの前記エミッタおよび前記ＰＮＰトランジスタの前記ベースに対応する、請求項６記載の半導体装置。
【請求項８】
前記低濃度Ｎ型不純物領域の前記半導体基板の第２の主面側の表面全面に接するように配設され、Ｎ型不純物を比較的高濃度に含む高濃度Ｎ型不純物領域をさらに備え、
前記高濃度Ｎ型不純物領域は、接地電位に接続される、請求項４または７記載の半導体装置。
【請求項９】
前記低濃度Ｎ型不純物領域の前記半導体基板の第２の主面側の表面に接するように配設され、Ｎ型不純物を比較的高濃度に含む高濃度Ｎ型不純物領域をさらに備え、
前記高濃度Ｎ型不純物領域は、フローティング電位に保たれる、請求項４または７記載の半導体装置。
【請求項１０】
前記低濃度Ｎ型不純物領域の前記半導体基板の第２の主面側の表面に接するように配設された絶縁層をさらに備える、請求項４または７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）などのサージ電圧に対する保護素子として機能する半導体装置に関する。
【０００２】
【従来の技術】
ＥＳＤなどのサージ電圧から半導体集積回路を保護する保護素子として、従来においては、入出力端子と接地端子との間にアバランシェダイオードを介挿する構成が使用されている。
【０００３】
例えば特許文献１には、ＥＳＤ保護デバイスとして、入出力端子側にカソードを接続し、接地にアノードを接続したアバランシェダイオードが示されている。
【０００４】
このような構成においては、入出力端子に印加されたサージ電圧の極性が正（プラス）である場合はアバランシェダイオードを降伏させてサージ電圧を抑制し、入出力端子に接続される半導体集積回路の破壊を防ぐものである。
【０００５】
【特許文献１】特開平５−４８００７号公報（第４欄、図２）
【０００６】
従来のＥＳＤ保護機構は以上のように構成されていたが、サージ電圧が入出力端子に入力された場合、アバランシェダイオードが降伏して半導体集積回路の内部素子に対して安全な電圧にまで低下するためには、アバランシェダイオードの直列抵抗成分を数オーム以下に設計する必要があるが、アバランシェダイオードは内部抵抗が大きく、大きな面積を必要とする。
【０００７】
また、アバランシェダイオードと共にサイリスタ素子を用いる構成もあるが、サイリスタ素子がサージ電圧でラッチした後も電流が流れ続けると、サイリスタ素子がオンしたままになるため、出力保護回路などの回路インピーダンスが低い回路に対しては適用できないなどの問題があった。
【０００８】
【発明が解決しようとする課題】
近年の半導体集積回路の消費電力の低下および小型化に伴って、上記のように内部抵抗が大きく、また大きな面積を必要とする保護素子ではコスト的な観点から適切とは言えず、また出力保護回路などの回路インピーダンスの低い回路には適さないという問題があった。
【０００９】
本発明は上記のような問題点を解消するためになされたもので、小型化され低消費電力の半導体集積回路や、低価格の半導体集積回路に対しても、コストに見合ったサージ電圧に対する耐性が得られるとともに、出力保護回路などの回路インピーダンスの低い回路にも適用可能な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体集積回路の入出力端子と接地端子との間に配設され、静電気放電に対する前記半導体集積回路の保護素子として機能する半導体装置であって、前記半導体装置は、半導体基板の第１の主面に設けられたエミッタ電極と、前記第１の主面の表面内に配設され、Ｐ型不純物を含むＰ型ベース領域と、前記Ｐ型ベース領域の表面内に選択的に配設され、Ｎ型不純物を比較的高濃度に含み、前記エミッタ電極に接するＮ型エミッタ領域と、前記Ｐ型ベース領域の表面内に、前記Ｎ型エミッタ領域とは間隔を開けて選択的に配設され、Ｐ型不純物を比較的高濃度に含むベースコンタクト領域と、前記ベースコンタクト領域上に配設されたベース電極と、前記第２の主面の表面内に配設され、Ｎ型不純物を比較的高濃度に含み、コレクタ電極に電気的に接続されるＮ型コレクタ領域とを備え、前記エミッタ電極が前記入出力端子に接続され、前記ベース電極と前記コレクタ電極とが接地電位に接続される。
【００１１】
本発明に係る請求項３記載の半導体装置は、半導体集積回路の入出力端子と接地端子との間に配設され、静電気放電に対する前記半導体集積回路の保護素子として機能する半導体装置であって、第１および第２のＮＰＮトランジスタと、ＰＮＰトランジスタとを備え、前記第１および第２のＮＰＮトランジスタは、それぞれのエミッタが共通に接続され、前記第１のＮＰＮトランジスタのコレクタおよびベースが前記入出力端子に接続され、前記第２のＮＰＮトランジスタのコレクタおよびベース電極が前記接地端子に接続され、前記ＰＮＰトランジスタは、そのベースが、前記第１および第２のＮＰＮトランジスタのそれぞれの前記エミッタに共通に接続され、エミッタが前記入出力端子に接続され、コレクタが前記接地端子に接続される。
【００１２】
本発明に係る請求項６記載の半導体装置は、半導体集積回路の入出力端子と接地端子との間に配設され、静電気放電に対する前記半導体集積回路の保護素子として機能する半導体装置であって、ＮＰＮトランジスタと、ＰＮＰトランジスタと、ダイオードとを備え、前記ＮＰＮトランジスタのエミッタ、前記ＰＮＰトランジスタのベースおよび前記ダイオードのカソードとが共通に接続され、前記ダイオードのアノードと前記ＰＮＰトランジスタのエミッタとが前記入出力端子に接続され、前記ＮＰＮトランジスタのコレクタおよびベースが前記接地端子に接続され、前記ＰＮＰトランジスタのコレクタが前記接地端子に接続される。
【００１３】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る半導体装置の実施の形態１の保護素子１００の構成について図１および図２を用いて説明する。
【００１４】
図１に示すように保護素子１００は、サージ電圧が印加される可能性のある入出力端子ＰＤ１にエミッタが接続され、接地端子ＧＤ１にコレクタおよびベースが接続されたＮＰＮトランジスタＴ１で構成されている。なお、入出力端子ＰＤ１（パッドとも呼称される）には保護すべき半導体集積回路ＩＣも接続されているが、半導体集積回路ＩＣの構成については特に限定されないので説明は省略する。
【００１５】
次に、図２を用いて保護素子１００の断面構成を説明する。
【００１６】
図２に示すように、保護素子１００は、図１に示す接地端子ＧＤ１に接続されるコレクタ電極ＣＤ１上に配設されたＮ型不純物を比較的高濃度（５×１０１８／ｃｍ３〜５×１０１９／ｃｍ３）に含むＮ型コレクタ領域１と、Ｎ型コレクタ領域１上に配設され、Ｎ型不純物を比較的低濃度（５×１０１４／ｃｍ３〜１×１０１６／ｃｍ３）に含む低濃度Ｎ型コレクタ領域２と、低濃度Ｎ型コレクタ領域２上に配設され、Ｐ型不純物の濃度が１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３のＰ型ベース領域３とを備えている。なお、Ｎ型コレクタ領域１と低濃度Ｎ型コレクタ領域２とＰ型ベース領域３とで半導体基板を構成するので、これらを総称して半導体基板と呼称する場合もある。
【００１７】
そして、Ｐ型ベース領域３の表面内には、Ｐ型不純物を比較的高濃度（５×１０１９／ｃｍ３〜１×１０２１／ｃｍ３）に含むベースコンタクト領域４およびＮ型不純物を比較的高濃度（５×１０１９／ｃｍ３〜１×１０２１／ｃｍ３）に含むＮ型エミッタ領域７が、それぞれ選択的に配設されている。
【００１８】
また、Ｎ型エミッタ領域７に接するように設けられ、Ｎ型エミッタ領域７よりも深い位置にまで達し、Ｐ型不純物をやや高濃度（３×１０１６／ｃｍ３〜３×１０１７／ｃｍ３）に含むＰ型不純物領域６（第１のＰ型不純物領域）と、ベースコンタクト領域４に接するように設けられ、ベースコンタクト領域４よりも深い位置にまで達し、Ｐ型不純物をやや高濃度（３×１０１６／ｃｍ３〜３×１０１７／ｃｍ３）に含むＰ型不純物領域５（第２のＰ型不純物領域）と、を併せて備えている。
【００１９】
ベースコンタクト領域４およびＮ型エミッタ領域７とは直接接触することなく配設され、Ｐ型ベース領域３の主面と同一面をなすように露出するベースコンタクト領域４およびＮ型エミッタ領域７の端縁部上に跨るように絶縁膜ＩＳが選択的に配設されている。
【００２０】
そして、Ｐ型ベース領域３の主面と同一面をなすように露出するベースコンタクト領域４の表面上にはベース電極ＢＤ１が配設され、Ｐ型ベース領域３の主面と同一面をなすように露出するＮ型エミッタ領域７の表面上にはエミッタ電極ＥＤ１が配設されている。ここで、ベース電極ＢＤ１は図１に示す接地端子ＧＤ１に接続され、エミッタ電極ＥＤ１は図１に示す入出力端子ＰＤ１に接続される。
【００２１】
なお、ベース電極ＢＤ１とエミッタ電極ＥＤ１との間は、絶縁膜ＩＳによって電気的に絶縁されている。
【００２２】
以上説明したように、Ｎ型コレクタ領域１、Ｐ型ベース領域３およびＮ型エミッタ領域７でＮＰＮトランジスタＴ１が構成され、ＮＰＮトランジスタＴ１の主電流が基板主面に対して垂直な方向に流れるので、縦型ＮＰＮトランジスタであると言うことができる。
【００２３】
なお、保護素子１００においてはコレクタ電極ＣＤ１を、ベース電極ＢＤ１およびエミッタ電極ＥＤ１とは反対側の主面に設けた例を示したが、コレクタ電極ＣＤ１をベース電極ＢＤ１およびエミッタ電極ＥＤ１と同じ主面側に設け、Ｎ型コレクタ領域１をコレクタウォールを介してコレクタ電極ＣＤ１に電気的に接続する構成を採ることが多い。
【００２４】
＜Ａ−２．装置動作＞
以下、保護素子１００の動作について図１、図２を参照しつつ、図３〜図８を用いて説明する。
【００２５】
図３には、保護素子１００を備えた構成において、接地端子ＧＤ１（図１）に対して入出力端子ＰＤ１（図１）に正バイアスを印加した場合の電流・電圧特性のデバイスシミュレーション結果を示す。
【００２６】
図３において、横軸には入出力端子ＰＤ１に印加される端子電圧（Ｖ）を、縦軸には、入出力端子ＰＤ１に流れる端子電流（Ａ／μｍ）を示す。なお、縦軸は対数表示である。
【００２７】
図３においては、破線で示す特性曲線ＣＨ１が、デバイスシミュレーションによる降伏特性の一般的な定常解を示しており、実線で示す特性曲線ＣＨ２は、電流を一定の時間割合（ここでは１秒あたり１０ｍＡ／μｍ）で連続的に増加して得た過渡解を示している。
【００２８】
デバイスシミュレーションによる降伏特性の定常解は、電流を増していく途中で収束しなくなる可能性があるので、今回のように高電流領域での特性を評価する場合には、過渡解法を用いることが望ましい。
【００２９】
ただし、図３に示されるように降伏電圧（この場合では１３Ｖ）未満の印加電圧では過渡解法による漏れ電流が桁違いに大きくなるが、これはＰＮ接合を通る変位電流に起因するものであり、直流的な漏れ電流とは異なるものである。
【００３０】
図３に示すように、端子電流が１０μＡ／μｍ程度以下では１３Ｖ程度の端子電圧で降伏しているが、端子電流が約２０μＡ／μｍを超えた辺りから、端子電圧は減少に転じ、端子電流が約３００μＡ／μｍで最小値（８Ｖ程度）となる。なお、端子電流がこれ以上になると、端子電圧が上昇する特性となっている。このような特性となる理由について以下に説明する。
【００３１】
すなわち、端子電流が１０μＡ／μｍ程度以下の低電流領域では、エミッタ・ベース接合が降伏し、大部分の電流はエミッタからベースに流れているが、端子電流が増加するのに伴って、Ｐ型ベース領域３内の電位が上昇し、端子電流が１０μＡ／μｍを超えるとベース・コレクタ接合が順バイアス状態になる。
【００３２】
この状態では、ＮＰＮトランジスタＴ１が逆動作を始め、逆ＮＰＮトランジスタとなる。逆ＮＰＮトランジスタとは、一般的にＮＰＮトランジスタのエミッタとコレクタの接続関係を入れ換えたものを指すが、デバイスシミュレーションでは逆特性として評価する。
【００３３】
逆ＮＰＮトランジスタにおいては、サステイン動作によって耐圧を保持するようになる。なおサステイン動作とは、ベース・コレクタ接合においてインパクトイオン化により生成された小数キャリアによる電流がベースに流れ込むことで、外部からのベース電流の供給を超える実効的なベース電流が流れた状態となり、結果的に大きなコレクタ電流が流れる動作である。
【００３４】
なお、ベース・コレクタ接合が順バイアスになると、不純物濃度が低いＮ型コレクタ領域２においては伝導度変調が発生し、抵抗成分は低くなる。このため、端子電流が２０μＡ／μｍないし３００μＡ／μｍの領域では、端子電圧は減少に転じる。
【００３５】
そして、端子電流がさらに大きくなり、約３００μＡ／μｍを超えると、Ｐ型ベース領域３を流れる電流によって電圧降下が発生して微分抵抗が正に転じ、端子電圧は増加に転じるものと考えられる。
【００３６】
上述した大電流動作は、保護素子１００に１０ｍＡ／μｍの電流を通電した状態での電流および電位の分布シミュレーション結果を示す図４によっても裏付けられている。
【００３７】
すなわち、図４は、大電流動作状態における保護素子１００中の、電流線および電位の分布を、電流線ＦＬおよび等電位線ＰＬで示した図であり、等電位線ＰＬは、エミッタ電極ＥＤ１に近づくほど電位が高くなるように示されている。なお、このシミュレーションは、エミッタ電極ＥＤ１には８．７８Ｖの電圧を印加し、１０ｍＡ／μｍの電流を流すという条件で行っている。
【００３８】
このシミュレーションにより、エミッタ電極ＥＤ１に流れる電流の９７．５％までがコレクタ電極ＣＤ１に流れ、ベース電極ＢＤ１にはごくわずかしか流れないことが判った。
【００３９】
また、Ｐ型ベース領域３の内部においては、図面の左端に近づくにつれて等電位線ＰＬの間隔が広くなっていることから、電流が流れることで電圧降下が発生していることが判る。
【００４０】
また、エミッタ電極ＥＤ１の直下の電流は極めて均一な分布で流れており、電流の集中を防止しているが、これは、比較的高濃度なＮ型エミッタ領域７の下に、やや高濃度なＰ型不純物領域６を設けてエミッタ・ベース接合の降伏電圧をエミッタ周辺部よりやや低くしたためである。
【００４１】
次に、保護素子１００に人体モデル（ＨＢＭ：ＨｕｍａｎＢｏｄｙＭｏｄｅｌ）に基づく１ｋＶの静電気放電サージを印加した場合の応答特性についてのデバイスシミュレーションを行った結果を図５に示す。なお、保護素子１００の奥行き幅は１００μｍとするが、この値はＥＳＤで１Ａ程度のパルス電流が流れると仮定し、当該電流を安全に流すために必要と考えられる素子面積を素子幅で除した値である。
【００４２】
図５において、横軸に経過時間（ｓｅｃ）を、縦軸には端子電圧（Ｖ）、端子電流（Ａ）、最大温度上昇値（Ｋ）を示す。なお、縦軸、横軸ともに対数表示である。
【００４３】
図５においては、入出力端子ＰＤ１を接地端子ＧＤ１に対して正にバイアスした場合、すなわち正のサージ電圧を加えた場合の各種の応答特性を実線で示し、接地端子ＧＤ１に対して負にバイアスした場合、すなわち負サージ電圧を加えたの各種の応答特性を破線で示す。また、正のサージ電圧を加えた場合の端子電圧、端子電流、最大温度上昇値の特性曲線を、それぞれＣＨ１１、ＣＨ１２、ＣＨ１３として示し、負のサージ電圧を加えた場合の端子電圧、端子電流、最大温度上昇値の特性曲線を、それぞれＣＨ２１、ＣＨ２２、ＣＨ２３として示す。なお、端子電流特性ＣＨ１２とＣＨ２２とは同じ特性を示して重複している。
【００４４】
図５に示すように、正のサージ電圧が印加された場合、端子電圧は、サージ印加後３００ｐｓｅｃ程度で１４Ｖ程度（ＣＨ１１参照）に上昇した後、徐々に減少し、端子電流がピーク（ＣＨ１２参照）に達する２０ｎｓｅｃ時点では９Ｖ程度となっている。さらに端子電流が減少し、数ｍＡ（＝数十μＡ／μｍ）程度になると、端子電圧は再び１３Ｖに回復している。
【００４５】
また、最大温度上昇値は端子電流のピークが過ぎてかなり後の２００ｎｓｅｃ程度の時点で９０Ｋ程度の最大温度上昇値となっているが、素子にとっては十分安全な範囲である。
【００４６】
ここで、正のサージ電圧を印加後、３０ｎｓｅｃの時点における保護素子１００中の電流および電位の分布を図６に示す。図６において、等電位線ＰＬは、エミッタ電極ＥＤ１に近づくほど電位が高くなるように示されている。なお、この時点ではエミッタ電極ＥＤ１には８．７９Ｖの電圧が印加され、５７４ｍＡの電流が流れている。
【００４７】
図６からは、図４に示した大電流定常状態での電流および電位の分布のシミュレーション結果とほぼ同様に、電流は大部分がエミッタからコレクタに向かって均一に流れ、ベースにはわずかしか流れていないことが判る。
【００４８】
ここで、図５の説明に戻る。図５に示すように負のサージ電圧が印加された場合、端子電圧は、１．５Ｖ程度にクランプされ（ＣＨ２１参照）、最大温度上昇値も１４Ｋ程度（ＣＨ２３参照）に低く抑えられているが、これは負のサージ電圧の場合にはベース・エミッタ間が順方向にバイアスされ、通常のコレクタ・ベース短絡のＮＰＮトランジスタの動作になるためである。
【００４９】
ここで、コレクタ電極ＣＤ１を接地端子ＧＤ１に接続しない状態でＥＳＤサージを印加した場合の保護素子１００の応答特性についてのデバイスシミュレーションを行った結果を図７に示す。なお、保護素子１００の奥行き幅は１００μｍとする。また、図５において、横軸に経過時間（ｓｅｃ）を、縦軸には端子電圧（Ｖ）、端子電流（Ａ）、最大温度上昇値（Ｋ）を示す。なお、縦軸、横軸ともに対数表示である。
【００５０】
また、図７においては、入出力端子ＰＤ１を接地端子ＧＤ１に対して正にバイアスした場合、すなわち正のサージ電圧を加えた場合の各種の応答特性を実線で示し、接地端子ＧＤ１に対して負にバイアスした場合、すなわち負サージ電圧を加えたの各種の応答特性を破線で示す。また、正のサージ電圧を加えた場合の端子電圧、端子電流、最大温度上昇値の特性曲線を、それぞれＣＨ３１、ＣＨ３２、ＣＨ３３として示し、負のサージ電圧を加えた場合の端子電圧、端子電流、最大温度上昇値の特性曲線を、それぞれＣＨ４１、ＣＨ４２、ＣＨ４３として示す。なお、端子電流特性ＣＨ３２とＣＨ４２とは同じ特性を示して重複している。
【００５１】
図７に示すように、正のサージ電圧が印加された場合、端子電圧は最大で７０Ｖ程度に達し、また最大温度上昇値も２０００Ｋ程度になっており、この状態では保護素子としての機能が得られないばかりでなく、保護素子１００自体が熱破壊するものと考えられる。
【００５２】
このシミュレーションにおいて、３０ｎｓｅｃの時点における保護素子１００中の電流および電位の分布を図８に示す。図８において、等電位線ＰＬは、エミッタ電極ＥＤ１に近づくほど電位が高くなるように示されている。なお、この時点ではエミッタ電極ＥＤ１には５０．９９Ｖの電圧が印加され、５４８ｍＡの電流が流れている。
【００５３】
図８において、全ての電流がエミッタ電極ＥＤ１からベース電極ＢＤ１に向かってＰ型ベース領域３の表面付近のごく狭い領域を流れるため電流密度が異常に高くなっており、電圧降下も大きく、また温度上昇も大きいことの理由が判る。
【００５４】
＜Ａ−３．効果＞
以上説明したように、コレクタをベースと共に接地電位に接続した縦型ＮＰＮトランジスタＴ１を保護素子１００として用いることで、サージ電圧の抑制効果とともに、保護素子１００の温度上昇も低く抑えることができる。
【００５５】
また、図３を用いて説明したように、端子電流が約２０μＡ／μｍを超えると、ベース・コレクタ接合が順バイアスとなり、不純物濃度が低いＮ型コレクタ領域２においては伝導度変調が発生し、抵抗成分は低くなる。このため、素子面積が小さくてもＥＳＤサージによる大きな電流が流れても素子が破壊されることがないので、素子面積を小さくでき、経済的な保護素子を得ることができる。
【００５６】
また、サイリスタ素子を用いないので、サイリスタ素子がサージ電圧でラッチした後も電流が流れ続けるという問題がなく、出力保護回路などの回路インピーダンスが低い回路に対しても適用できる。
【００５７】
また、図５を用いて説明したように、サージ電圧の印加中には端子電圧が８Ｖ程度となる。これは、サージ電圧の印加中には素子耐圧が８Ｖ程度に低下することを意味するが、換言すれば、素子耐圧は８Ｖ程度までしか低下しないので、サージが入力される以外の経路であって、入出力端子ＰＤ１に電圧を入力する経路があり、定常的に外部電源から電圧が入力されている場合、この電圧が８Ｖ未満であれば、サージ電流が流れ終わった後、上記外部電源から保護素子１００を介して電流が接地側に流れることはない。
【００５８】
従って、例えば動作電圧が５ＶのＣＭＯＳ出力回路などのサージに対する保護においても保護素子１００は有効であると言える。
【００５９】
なお、上記説明では、サージ電圧の印加中の最低素子耐圧は８Ｖ程度としたが、この値は、ＮＰＮトランジスタＴ１が逆ＮＰＮトランジスタとなってサステイン動作によって耐圧を保持している状態での耐圧である。
【００６０】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る半導体装置の実施の形態２の保護素子２００の構成について図９および図１０を用いて説明する。
【００６１】
図９に示すように保護素子２００は、ＮＰＮトランジスタＴ１１およびＴ１２と、ＰＮＰトランジスタＴ１３とを備えている。
【００６２】
ＮＰＮトランジスタＴ１１およびＴ１２のエミッタはノードＮ１１で共通に接続され逆直列接続となっている。また、ＮＰＮトランジスタＴ１１のコレクタとベースとをノードＮ１２で共通に接続し、ＮＰＮトランジスタＴ１２のコレクタとベースとをノードＮ１３で共通に接続している。なお、ノードＮ１２には、さらに入出力端子ＰＤ１１が接続されるとともに、ＰＮＰトランジスタＴ１３のエミッタが接続され、ノードＮ１３には、さらに接地端子ＧＤ１１が接続されるとともに、ＰＮＰトランジスタＴ１３のコレクタが接続されている。
【００６３】
そして、ＰＮＰトランジスタＴ１３のベースはノードＮ１１に接続され、ＮＰＮトランジスタＴ１１およびＴ１２のエミッタと共通に接続されている。
【００６４】
なお、入出力端子ＰＤ１１には保護すべき半導体集積回路ＩＣも接続されているが、半導体集積回路ＩＣの構成については特に限定されないので説明は省略する。
【００６５】
次に、図１０を用いて保護素子２００の断面構成を説明する。
【００６６】
図１０に示すように、保護素子２００は、Ｐ型不純物を含むＰ型半導体基板１０上に配設されたＮ型不純物を比較的高濃度（５×１０１８／ｃｍ３〜５×１０１９／ｃｍ３）に含む高濃度Ｎ型不純物領域１１と、高濃度Ｎ型不純物領域１１上に配設され、Ｎ型不純物を比較的低濃度（５×１０１４／ｃｍ３〜１×１０１６／ｃｍ３）に含む低濃度Ｎ型不純物領域１２とを備えている。なお、Ｐ型半導体基板１０と、高濃度Ｎ型不純物領域１１と、低濃度Ｎ型不純物領域１２とで半導体基板を構成するので、これらを総称して半導体基板と呼称する場合もある。
【００６７】
そして、低濃度Ｎ型不純物領域１２の表面内には、Ｎ型不純物を比較的高濃度（５×１０１９／ｃｍ３〜１×１０２１／ｃｍ３）に含むＮ型エミッタ領域１３が選択的に配設され、また、Ｎ型エミッタ領域１３を間に挟むように、Ｎ型エミッタ領域１３の両端縁部側に、それぞれＰ型不純物を比較的高濃度（１×１０１５／ｃｍ３〜１×１０１７／ｃｍ３）に含むＰ型ベース領域１４１および１４２（第１および第２のＰ型ベース領域）が選択的に配設されている。なお、Ｐ型ベース領域１４１および１４２は、何れもＮ型エミッタ領域１３の端縁部の底部に接するように形成され、当該部分でＮ型エミッタ領域１３とＰＮ接合を形成している。
【００６８】
また、Ｐ型ベース領域１４１および１４２の表面内においては、Ｎ型エミッタ領域１３の端縁部から離れた位置に、Ｎ型不純物を比較的高濃度（５×１０１９／ｃｍ３〜１×１０２１／ｃｍ３）に含むＮ型コレクタ領域１５１および１５２（第１および第２のＮ型コレクタ領域）がそれぞれ選択的に設けられている。
【００６９】
また、Ｐ型ベース領域１４１および１４２とＮ型エミッタ領域１３とが接してそれぞれＰＮ接合を形成している部分の、Ｐ型ベース領域１４１および１４２の表面内と、Ｎ型コレクタ領域１５１および１５２の底部に対応するＰ型ベース領域１４１および１４２の表面内には、Ｐ型不純物をやや高濃度（３×１０１６／ｃｍ３〜３×１０１７／ｃｍ３）に含むＰ型不純物領域１６がそれぞれ選択的に配設されている。
【００７０】
そして、Ｐ型ベース領域１４１および１４２の露出面と同一面をなすように露出するＮ型コレクタ領域１５１および１５２のそれぞれの一部と、Ｐ型ベース領域１４１および１４２の露出面の一部とに接触するように、それぞれベース・コレクタ共通電極ＢＤ１１およびＢＤ１２（第１および第２のベース・コレクタ共通電極）が配設され、Ｎ型コレクタ領域１５１とＰ型ベース領域１４１とがベース・コレクタ共通電極ＢＤ１１によって共通に接続され、Ｎ型コレクタ領域１５２とＰ型ベース領域１４２とがベース・コレクタ共通電極ＢＤ１２によって共通に接続されている。
【００７１】
なお、図１０においては、図に向かって左側のベース・コレクタ共通電極ＢＤ１２が図９に示す接地端子ＧＤ１１に接続され、図に向かって右側のベース・コレクタ共通電極ＢＤ１１が図９に示す入出力端子ＰＤ１１に接続される構造となっている。
【００７２】
従って、Ｎ型コレクタ領域１５２、Ｐ型ベース領域１４２およびＮ型エミッタ領域１３でＮＰＮトランジスタＴ１２が構成され、Ｎ型コレクタ領域１５１、Ｐ型ベース領域１４１およびＮ型エミッタ領域１３でＮＰＮトランジスタＴ１１が構成され、Ｐ型ベース領域１４１および１４２と、Ｎ型エミッタ領域１３とでＰＮＰトランジスタＴ１３が構成される。
【００７３】
なお、Ｎ型エミッタ領域１３の露出面全域を覆うとともに、Ｎ型エミッタ領域１３とＮ型コレクタ領域１５１および１５２との間のＰ型ベース領域１４１および１４２の露出面およびＮ型コレクタ領域１５１および１５２の露出面の一部上部を覆うように絶縁膜ＩＳ１が配設されており、２つのベース電極・コレクタ共通ＢＤ１１の間は、絶縁膜ＩＳ１によって電気的に絶縁されている。
【００７４】
なお、高濃度Ｎ型不純物領域１１はフローティング状態としても良く、また接地に接続しても良い。
【００７５】
高濃度Ｎ型不純物領域１１をフローティング状態とした場合は、高濃度Ｎ型不純物領域１１を主面上の配線に電気的に接続するための配線領域（コレクタウォール等）が不要となるので、保護素子の面積が少なくて済む利点がある。
【００７６】
また、高濃度Ｎ型不純物領域１１を接地に接続した場合でも、所期の効果を得ることができる。
【００７７】
＜Ｂ−２．装置動作＞
以下、保護素子２００の動作について図９、図１０を参照しつつ、図１１〜図１３を用いて説明する。
【００７８】
図１１には、保護素子２００を備えた構成において、接地端子ＧＤ１１（図９）に対して入出力端子ＰＤ１１（図９）に正バイアスを印加した場合の電流・電圧特性のデバイスシミュレーション結果を示す。
【００７９】
図１１において、横軸には入出力端子ＰＤ１１に印加される端子電圧（Ｖ）を、縦軸には、入出力端子ＰＤ１１に流れる端子電流（Ａ／μｍ）を示す。なお、縦軸は対数表示である。
【００８０】
図１１においては、破線で示す特性曲線ＣＨ３が、デバイスシミュレーションによる降伏特性の一般的な定常解を示しており、実線で示す特性曲線ＣＨ４は、電流を一定の時間割合（ここでは１秒あたり１０ｍＡ／μｍ）で連続的に増加して得た過渡解を示している。
【００８１】
このシミュレーションでは、定常解法では、わずかな電流が流れた段階で収束しなくなったが、過渡解法では１アンペアに近い大電流領域まで計算結果が得られた。
【００８２】
ただし、図１１に示されるように降伏電圧（この場合では１４．５Ｖ）未満の印加電圧での電流値の急激な変化は、ＰＮ接合を通る変位電流に起因するものである。
【００８３】
図１１に示すように、過渡解法によれば、端子電流が１００ｎＡ／μｍ以下の低電流領域では１４．５Ｖの端子電圧で降伏しているが、端子電流が１μＡ／μｍを超える領域から端子電圧が増加し、端子電流が８０μＡ／μｍでは端子電圧は１８Ｖ程度にまで増加している。その後は、端子電流の増加とともに端子電圧は減少し、端子電流が３ｍＡ／μｍ程度で極小値の８Ｖに達し、それ以降は増加に転ずる特性となっている。
【００８４】
特性曲線ＣＨ４の傾向としては、端子電圧の最小値は８Ｖであり、端子電圧が一旦上がって、一旦下がり、再び増加するという点では図３に示した保護素子１００の過渡解法による特性曲線ＣＨ２と類似しているが、端子電圧の最大値は保護素子２００の方が大きい。
【００８５】
次に、保護素子２００にＨＢＭに基づく１ｋＶの静電気放電サージを印加した場合の応答特性についてのデバイスシミュレーションを行った結果を図１２に示す。なお、保護素子２００の奥行き幅は１００μｍとする。
【００８６】
図１２において、横軸に経過時間（ｓｅｃ）を、縦軸には端子電圧（Ｖ）、端子電流（Ａ）、最大温度上昇値（Ｋ）を示す。なお、縦軸、横軸ともに対数表示であるが、縦軸の端子電圧、端子電流および最大温度上昇値については、それぞれ±１Ｖ、±１Ａおよび±１Ｋを中心軸とし、上側に正の値を、下側に負の値を示すようにしている。
【００８７】
図１２においては、入出力端子ＰＤ１１を接地端子ＧＤ１１に対して正にバイアスした場合、すなわち正のサージ電圧を加えた場合の各種の応答特性を実線で示し、接地端子ＧＤ１１に対して負にバイアスした場合、すなわち負サージ電圧を加えたの各種の応答特性を破線で示す。また、正のサージ電圧を加えた場合の端子電圧、端子電流、最大温度上昇値の特性曲線を、それぞれＣＨ５１、ＣＨ５２、ＣＨ５３として示し、負のサージ電圧を加えた場合の端子電圧、端子電流、最大温度上昇値の特性曲線を、それぞれＣＨ６１、ＣＨ６２、ＣＨ６３として示す。
【００８８】
図１２から判るように、保護素子２００においては、正のサージ電圧が印加された場合と負のサージ電圧が印加された場合とで、端子電圧および端子電流は中心軸に対して対称な特性曲線を呈しており、最大温度上昇値の特性曲線はサージ電圧の印加極性に対してほぼ無関係となっている。
【００８９】
なお、最大温度上昇値のピークは５０Ｋ程度となっており、図５を用いて説明した保護素子１００の温度特性と比べて低いことが判る。
【００９０】
また端子電圧は瞬時的に最高２０Ｖ程度まで上昇しているが、温度上昇は７０Ｋ程度と低く抑えられており、熱的には余裕が大きいことが判る。
【００９１】
次に、正のサージ電圧を印加後、１０ｎｓｅｃの時点における保護素子２００中の電流および電位の分布を図１３に示す。図１３において、等電位線ＰＬは、接地側のベース・コレクタ共通電極ＢＤ１１に近づくほど電位が高くなるように示されている。なお、この時点ではパッド側のベース・コレクタ共通電極ＢＤ１１には１１．０９Ｖの電圧が印加されている。
【００９２】
図１３から判るように、保護素子２００においては、主電流が半導体基板の主面に対してほぼ水平な方向に流れ、また高濃度Ｎ型不純物領域１１および低濃度Ｎ型不純物領域１２の比較的深い領域に全電流の７０％程度が分散して流れるので、降伏するＰＮ接合付近の電流密度が緩和され温度上昇が低くなるものと考えられる。
【００９３】
また、Ｐ型ベース領域１４１および１４２とＮ型エミッタ領域１３とが接してそれぞれＰＮ接合を形成している部分の、Ｐ型ベース領域１４１および１４２の表面内にＰ型不純物領域１６を設けたので、該当領域での電流の集中が緩和されている。
【００９４】
＜Ｂ−３．効果＞
以上説明したように、エミッタを共通に接続し逆直列接続となったＮＰＮトランジスタＴ１１およびＴ１２と、ＮＰＮトランジスタＴ１１およびＴ１２の共通のエミッタにベースを接続されたＰＮＰトランジスタＴ１３とを備え、主電流が半導体基板の主面に対してほぼ水平な方向に流れる保護素子２００を用いることで、サージ電圧の抑制効果とともに、保護素子２００の温度上昇をさらに低く抑えることができる。
【００９５】
＜Ｂ−４．変形例１＞
図１０に示した保護素子２００の断面構成においては、Ｐ型ベース領域１４１および１４２の表面内に、それぞれＮ型不純物を比較的高濃度に含むＮ型コレクタ領域１５１および１５２を有する構成としたが、このうち、パッド側のベース・コレクタ共通電極ＢＤ１１に接続されるＮ型コレクタ領域１５１を削除した構成を採るようにしても良い。
【００９６】
この構成についての回路図を図１４に示す。図１４に示すように、保護素子２００Ａは、図９に示す保護素子２００のＮＰＮトランジスタＴ１１をダイオードＤ１１に置き換えた構成に相当する。従って、図１０に示したベース・コレクタ共通電極ＢＤ１１はアノード・エミッタ共通電極ＢＤ１１と読み替えることになる。また、Ｎ型コレクタ領域１５１の直下に設けていたＰ型不純物領域１６は不要となる。
【００９７】
図１５に、上記Ｎ型コレクタ領域１５１を削除した構成において、ＨＢＭに基づく１ｋＶの静電気放電サージを印加した場合の応答特性についてのデバイスシミュレーションを行った結果を示す。
【００９８】
図１５において、横軸に経過時間（ｓｅｃ）を、縦軸には端子電圧（Ｖ）、端子電流（Ａ）、最大温度上昇値（Ｋ）を示す。なお、縦軸、横軸ともに対数表示であるが、縦軸の端子電圧、端子電流および最大温度上昇値については、±１Ｖ、±１Ａおよび±１Ｋを中心軸とし、上側に正の値を示し、下側に負の値を示すようにしている。
【００９９】
図１５においては、入出力端子ＰＤ１１を接地端子ＧＤ１１に対して正にバイアスした場合、すなわち正のサージ電圧を加えた場合の各種の応答特性を実線で示し、接地端子ＧＤ１１に対して負にバイアスした場合、すなわち負サージ電圧を加えた場合の各種の応答特性を破線で示す。また、正のサージ電圧を加えた場合の端子電圧、端子電流、最大温度上昇値の特性曲線を、それぞれＣＨ７１、ＣＨ７２、ＣＨ７３として示し、負のサージ電圧を加えた場合の端子電圧、端子電流、最大温度上昇値の特性曲線を、それぞれＣＨ８１、ＣＨ８２、ＣＨ８３として示す。
【０１００】
図１５から判るように、保護素子２００Ａにおいては、正のサージ電圧が印加された場合、１０ｎｓｅｃの時間が経過すると、端子電圧は大幅な低下を示し、１００ｎｓｅｃの時点で、２Ｖ程度にまで減少する。また、最大温度上昇値も、端子電圧の低下に伴って４０Ｋ程度にまで減少している。
【０１０１】
なお、負のサージ電圧が印加された場合には、瞬間的に端子電圧が−４０Ｖを超えるので、−４０Ｖを超えた時点でシミュレーションを打ち切っている。
【０１０２】
このように端子電圧が大幅な低下を示す理由は、パッド側のＮ型コレクタ領域１５１を削除した構成においては、パッド側のＰ型ベース領域１４１から、低濃度Ｎ型不純物領域１２へのホールの注入が容易に起こるようになり、サイリスタ動作が起こるためである。
【０１０３】
このように、保護素子２００Ａにおいては、温度上昇がさらに低く抑えられるので、負のサージ電圧が加わらない環境下で使用するなど、用途を限定すれば保護素子として、さらに面積を小さくすることができる。
【０１０４】
＜Ｂ−５．変形例２＞
図１０に示した保護素子２００の断面構成においては、Ｐ型半導体基板１０上に、高濃度Ｎ型不純物領域１１を有する構成を示したが、図１６に示す保護素子２００Ｂのように、高濃度Ｎ型不純物領域１１の代わりにシリコン酸化膜等の埋め込み絶縁層ＢＸとしても同様な動作が得られる。また、高濃度Ｎ型不純物領域１１を埋め込み絶縁層ＢＸに代えることで、ＳＯＩ型素子への応用が可能となる。
【０１０５】
なお、図１６においては、図１０に示した保護素子２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０６】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、ベース電極とコレクタ電極とが接地電位に接続され、主電流が半導体基板の主面にほぼ垂直な方向に流れる縦型ＮＰＮトランジスタを半導体集積回路の保護素子として用いることになり、サージ電圧の抑制効果とともに、保護素子の温度上昇も低く抑えることができる。
【０１０７】
また、端子電流が所定値を超えると、ベース・コレクタ接合が順バイアスとなり、不純物濃度が低いＮ型コレクタ領域においては伝導度変調が発生し、抵抗成分は低くなる。このため、素子面積が小さくてもＥＳＤサージによる大きな電流が流れても素子が破壊されることがないので、素子面積を小さくでき、経済的な保護素子を得ることができる。
【０１０８】
また、サイリスタ素子を用いないので、サイリスタ素子がサージ電圧でラッチした後も電流が流れ続けるという問題がなく、出力保護回路などの回路インピーダンスが低い回路に対しても適用できる。
【０１０９】
本発明に係る請求項３記載の半導体装置によれば、第１および第２のＮＰＮトランジスタが、それぞれのエミッタが共通に接続され、第１のＮＰＮトランジスタのコレクタおよびベースが入出力端子に接続され、第２のＮＰＮトランジスタのコレクタおよびベース電極が接地端子に接続され、ＰＮＰトランジスタのベースが、第１および第２のＮＰＮトランジスタのそれぞれのエミッタに共通に接続され、エミッタが入出力端子に接続された半導体装置を半導体集積回路の保護素子として用いることになり、サージ電圧の抑制効果とともに、保護素子の温度上昇をさらに低く抑えることができる。
【０１１０】
本発明に係る請求項６記載の半導体装置によれば、ＮＰＮトランジスタのエミッタとＰＮＰトランジスタのベースとの接続部に、ダイオードを通してホールの注入が容易に起こるようになり、サイリスタ動作により温度上昇をさらに低く抑えることができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１の保護素子の構成を示す回路図である。
【図２】本発明に係る実施の形態１の保護素子の構成を示す断面図である。
【図３】本発明に係る実施の形態１の保護素子の動作特性を説明する図である。
【図４】本発明に係る実施の形態１の保護素子の電流および電位の分布シミュレーションの結果を示す図である。
【図５】本発明に係る実施の形態１の保護素子の動作特性を説明する図である。
【図６】本発明に係る実施の形態１の保護素子の電流および電位の分布シミュレーションの結果を示す図である。
【図７】本発明に係る実施の形態１の保護素子の動作特性を説明する図である。
【図８】本発明に係る実施の形態１の保護素子の電流および電位の分布シミュレーションの結果を示す図である。
【図９】本発明に係る実施の形態２の保護素子の構成を示す回路図である。
【図１０】本発明に係る実施の形態２の保護素子の構成を示す断面図である。
【図１１】本発明に係る実施の形態２の保護素子の動作特性を説明する図である。
【図１２】本発明に係る実施の形態２の保護素子の動作特性を説明する図である。
【図１３】本発明に係る実施の形態２の保護素子の電流および電位の分布シミュレーションの結果を示す図である。
【図１４】本発明に係る実施の形態２の保護素子の変形例１の構成を示す回路図である。
【図１５】本発明に係る実施の形態２の保護素子の変形例１の動作特性を説明する図である。
【図１６】本発明に係る実施の形態２の保護素子の変形例２の構成を示す断面図である。
【符号の説明】
１  Ｎ型コレクタ領域、３  Ｐ型ベース領域、４  ベースコンタクト領域、６，１６  Ｐ型不純物領域、７  Ｎ型エミッタ領域、１２  低濃度Ｎ型不純物領域、１３  Ｎ型エミッタ領域、１４１，１４２  Ｐ型ベース領域、１５１，１５２Ｎ型コレクタ領域、ＢＤ１  ベース電極、ＥＤ１  エミッタ電極、ＣＤ１、コレクタ電極、ＧＤ１，ＧＤ１１  接地端子、ＰＤ１，ＰＤ１１  入出力端子、ＢＤ１１，ＢＤ１２  ベース・コレクタ共通電極。
【図１】
2004235199.tif 000003
【図２】
2004235199.tif 000004
【図３】
2004235199.tif 000005
【図４】
2004235199.tif 000006
【図５】
2004235199.tif 000007
【図６】
2004235199.tif 000008
【図７】
2004235199.tif 000009
【図８】
2004235199.tif 000010
【図９】
2004235199.tif 000011
【図１０】
2004235199.tif 000012
【図１１】
2004235199.tif 000013
【図１２】
2004235199.tif 000014
【図１３】
2004235199.tif 000015
【図１４】
2004235199.tif 000016
【図１５】
2004235199.tif 000017
【図１６】
2004235199.tif 000018