(57)【要約】【課題】　集積電子回路の出力信号をテストする際の、不確定的に（non-deterministic）発生するクロックレイテンシ（latency）の影響を除去すること。【解決手段】　本発明は、不確定的なレイテンシが発生しうる時間位置に関する情報を用い、ＤＵＴ出力信号をフィルタ処理する。そのことにより、期待ビットストリームとの比較によってビットストリームの評価を行なう前に、不確定的なレイテンシが除去される。レイテンシが除去された信号は、所定の期待ビットストリームとの比較によって評価される。　 【選択図】図２
2004117344.tif 000002
【特許請求の範囲】
【請求項１】
　所定の期待ビットストリームとの比較によって評価される信号のビットストリームの遷移を調節する方法であって、
　遷移調節フィルタでビットストリームを受けとるステップと、
　前記遷移調節フィルタに遷移フレーム信号を与えるステップを含み、該遷移フレーム信号は、前記受けとられた信号のビットストリームにある不確定的なクロックのレイテンシを除去するための情報を備え、
　前記受けとられた信号の前記ビットストリームを前記遷移フレーム信号に従って調節するステップを含み、調節されたビットストリームが期待ビットストリームに合わせて整列される、前記ビットストリームの遷移を調節する方法。
【請求項２】
　前記遷移フレーム信号は、不確定的なレイテンシが存在し得る時間位置に関する情報、および信号評価のためにどのビットをビットブロックとして一貫して維持するかの情報を備える請求項１に記載の方法。
【請求項３】
　前記遷移フレーム信号によって与えられる前記情報は、イベントタイプＷＡＩＴ（Ｗ）を加えることによって前記期待ビットストリームに埋め込まれることができ、前記イベントタイプＷＡＩＴ（Ｗ）は、前記期待ビットストリームとの比較による評価のために前記次の信号遷移を待つことを示す請求項１または請求項２に記載の方法。
【請求項４】
　前記信号が前記遷移調節フィルタによって受けとられる前に、評価される前記信号のビットストリームで、始めの無効ランダムビットが抑制される、請求項１または請求項２または３の１つに記載の方法。
【請求項５】
　前記信号が前記遷移調節フィルタで受けとられる前に、評価される前記信号のビットストリームで、アイドルビット群が抑制される、請求項１から４のいずれか１つに記載の方法。
【請求項６】
　評価される前記信号の前記ビットストリームは前記電子装置の出力信号であり、前記出力信号は前記電子装置に供給される所定の入力信号における応答である、請求項１から５のいずれか１つに記載の前記遷移を調節するための方法を含む、電子装置をテストする方法。
【請求項７】
　前記方法は、少なくとも前記電子装置、または前記電子装置のためのインターフェースボード、または前記電子装置の外部の自動テスト装置で実施される、請求項６に記載の方法。
【請求項８】
　前記調節されたビットストリームを前記所定の期待ビットストリームと比較し、前記比較の結果自動的に前記電子装置が所定の仕様を満足するかどうかを確定する請求項６または７に記載の方法。
【請求項９】
　望ましくはデータ媒体上に記憶され、コンピュータ等のデータ処理システムで動作するときに請求項１から８のいずれか１つに記載の方法を実行するための、ソフトウエアプログラムまたは製品。
【請求項１０】
　所定の期待ビットストリームとの比較によって評価される信号のビットストリームでの遷移を調節するためのシステムであって、
　遷移フレーム信号を与える遷移フレーム信号提供ユニットを備え、該遷移フレーム信号は、前記受けとられた信号の前記ビットストリームから不確定的なクロックのレイテンシを除去するための情報を与え、
　評価される前記信号のビットストリームを受けとる遷移調節フィルタを備え、該遷移調節フィルタは、前記遷移フレーム信号をさらに受けとり、前記遷移調節フィルタは、前記受けとられた信号のビットストリームを前記遷移フレーム信号に従って調節し、その結果、調節されたビットストリームが期待ビットストリームに合わせて整列される、前記システム。
【請求項１１】
　前記調節されたビットストリームを前記期待ビットストリームとの比較によって評価するための評価ユニットは、前記遷移フレーム提供ユニットを有する、請求項１０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、ビットストリームの遷移調節に関し、特にテストされる電子装置の出力信号におけるビットストリームの遷移調節に関する。
【背景技術】
【０００２】
　電子装置、特にディジタル電気出力信号を提供する集積電子回路のテストでは、テスト中の装置（以下略してＤＵＴと称する）の入力端子に、テストまたは刺激信号が供給される。そしてＤＵＴの応答信号は、自動テスト装置（以下略してＡＴＥと称する）により、例えば期待データとの比較により評価される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　最近の集積電子回路の出力信号では、同一の刺激信号で刺激した場合であっても、しばしば不確定的な（non-deterministic）クロックレイテンシ（latency）が動作の間に発生する。これらの装置を製品テストする間に、従来の技術の装置は、固定であらかじめ計算された期待ビットのストリームに対し、ビットレベルで比較を行なう。挙動が不確定的な状況では、ＤＵＴが正しく動作している場合であっても、これらのテストはうまく行かない。
【０００４】
　出力タイミングが不確定的な理由は特に、未知であるが時間による変化が静的になる要因となるプロセス変化、未知のかつ時間により変化するタイミングドリフトの要因となるクロック挿入遅延の温度変化、リセットまたはスタート時間のレイテンシの後における初期ランダムビット、とくに非凡な分数比により結果として不確定的な不動作時間を引起こすクロック領域を横断するチップ上またはチップ間の信号、および未知のかつ不確定的なタイミング変化の要因となるジッタである。本発明の目的は、電子装置のテストを改善することにある。
【課題を解決するための手段】
【０００５】
　この目的は、独立の特許請求の範囲で定義したとおり解決される。好ましい実施形態は、従属の特許請求の範囲によって定義されている。
【０００６】
　本発明は、不確定的なレイテンシが発生しうる時間位置に関する情報を用い、ＤＵＴ出力信号をフィルタ処理する。そのことにより、期待ビットストリームとの比較によってビットストリームの評価を行なう前に、不確定的なレイテンシが除去される。
【０００７】
　本発明によれば、不確定的なレイテンシが発生しうる時間位置に関する情報が、とくに遷移フレームと称されるハードウエア信号などの信号の形で提供される。好適な実施例において、遷移フレームがローレベルのとき、不確定的なレイテンシは、許容することができる。したがって遷移フレームがハイレベルのとき、伸張することができない。すなわちすべてのビットは、従来からのテスト装置におけるものと同様に、期待される通りに現われなければならない。
【０００８】
　遷移調節ブロックは、フィルタとして動作し、遷移フレーム信号によって提供される情報を用いる。そして装置出力からのビットのブロックを、望ましくはベクタメモリにある期待ビットストリームにマッチングするよう移動する。遷移フレームは、ビットセグメントの長さおよび期待される配列に関する情報を有する。遷移フレームは好ましくは、最初の遷移から最後の遷移までのビットセグメント、プラス同じビットセグメント内の立ち下がりビット数、および／または後続のビットセグメント内の立ち上がりビット数をフレームする。遷移フレームは、配置の分解能が限界である場合、シミュレートされたタイミングからオフセットされることができる。
【０００９】
　言い換えると本発明の調節は、インテリジェントなパターンマッチングアルゴリズムに基づいている。このアルゴリズムでは、ＤＵＴビットストリームを期待ビットストリームと比較し、フレーム形成情報を用いてＤＵＴビットストリームのビットセグメントを再調節する。その結果期待ビットストリームに合わせて整列される。
【００１０】
　受けとられたＤＵＴビットストリームはセグメント状パターンであり、期待ビットストリームで示されるような期待ビットセグメントおよびフレーム形成情報にマッチングしている。パターンマッチングによって識別されたＤＵＴビットストリーム中のビットセグメントは、期待ビットストリームに合わせて整列される。整列されたビットストリームは、期待ビットストリームと比較される。
【００１１】
　本発明の可能なハードウエアによる実施形態では、ファーストインファーストアウト（ＦＩＦＯ）シフトレジスタや、例えばＪ／Ｋフリップフロップ、ＡＮＤ素子等の２進ディジタル素子を有することができる。信号の遷移が検出され、そしてビット調節を目的として、遷移フレーム信号が所定の値、例えばローレベルにある間、前の値が繰返される。
【００１２】
　遷移フレーム信号を発生するための情報は、新しいイベントタイプＷＡＩＴを加えることによって期待波形内に埋め込むことができる。このイベントタイプは、テスト装置に次の遷移を待つよう通知する。新しいイベントタイプＷＡＩＴにより、遷移の間のドリフトまたは位相ジャンプ、不確定的なスタート時間、および遷移の間の不確定的な間隔を抑えることができる。新しいイベントタイプＷＡＩＴは、遷移フレーム信号をローレベルにセットする。
【００１３】
　ＤＵＴのシミュレーションでは、ＤＵＴ内部プロトコル情報を利用することにより、自動的に期待波形内にＷＡＩＴイベントを配置することができる。例えばＷＡＩＴイベントをトランザクション／群境界に配置することで、抑制可能で不確定的な、トランザクション／群の間のレイテンシを示すことができる。
【００１４】
　本発明の好適な実施例では、例えば始動後に発生する初期ランダムビットを始動抑制することによって、初期のランダム動作を抑えることができる。このようなランダムビットは、所定の値、例えばローレベルに置き換えることができる。この始動抑制は、スタートパターン同期として使うことができる。ＤＵＴからのビットストリームは、履歴シフトレジスタに記憶することができる。そして履歴シフトレジスタに記憶されたビットとスタートパターンマスクとを比較した結果通される。始動抑制は、ＤＵＴインターフェースボードにおいてまたはＤＵＴ内部において、ＡＴＥの一部として実行することができる。
【００１５】
　本発明の好適な実施例は、「アイドル群」によって引き起こされるすべての動作を抑制するために、有効なペイロード（payload）パターンの間にある不確定的なアイドル群を抑えることができる。したがって遷移調節フィルタは、有効なペイロードビット群だけを受けとる。望ましくはアイドル群の前の最後のビットは、例えばアイドル群の期間にわたって繰返すことによって引き延ばされる。アイドル抑制は、ＤＵＴインターフェースボードにおいてまたはＤＵＴ内部において、ＡＴＥの一部として実行することができる。
【００１６】
　不確定的な始動レイテンシだけを抑えればよい場合、遷移フレームは、簡単なカウンタから引き出されることができる。
【００１７】
　本発明の好適な実施例によれば、遷移調節は汎用的であり、特にいかなるデータプロトコルにも依存していない。実施は、全てをディジタルにできるように、きわめて効果的に行なうことができる。調節されたビットストリームの比較は、あらかじめ記憶されたパターンに基づいて行うことができる。本発明の好適な実施例によれば、ピン毎アーキテクチャにすることにより、集積化が可能になる。その結果、高い信頼度、高度な特性、および対コストで高効率になる。
【００１８】
　好適な実施例によれば、本発明は、一部または全体がハードウエアで実施される。本発明は、一部または全体の代替または追加として、１つまたは複数の適当なソフトウエアプログラムで実現しまたは支援することができる。これらのソフトウエアプログラムは、記憶することができ、またはさもなければあらゆる種類のデータ媒体によって提供することができる。かつこれらのソフトウエアプログラムは、あらゆる適当なデータ処理ユニットにおいてまたはそれによって実行することができる。ソフトウエアプログラムまたはルーチンは、望ましくはハードウエアおよび／またはソフトウエア単独でまたはハードウエアおよびソフトウエアの組合せによって実現することができるＡＴＥ内に供給される。ハードウエアは、一部または全体的に、ＤＵＴにおいてまたはＤＵＴインターフェースボードおよびＡＴＥ内部において実現することができる。
【００１９】
　本発明のその他の目的および多くの付随する利点は、添付の図面に関連して考慮し、次の詳細な説明を引用することによって容易に明らかであり、かつ一層良好に理解されるようになる。実質的にまたは機能的に、等しいまたは類似の構成は、同じ参照符号によって示されている。
【発明を実施するための最良の形態】
【００２０】
　図１は、本発明の全体図を概略的な形で示している。遷移調節フィルタ１２は、例えば集積電子回路などのＤＵＴからビットストリーム１０を受けとる。遷移フレーム信号１６は、テストプロセッサ１４から遷移調節フィルタ１２に供給される。より詳細には、遷移フレーム信号１６は、テストプロセッサ１４のデータ源１４ａによって駆動される。遷移フレーム信号１６は、受けとられた信号のビットストリーム１０内から、不確定的なクロックレイテンシを除くための情報を提供する。ビットストリーム１０は、遷移調節フィルタ１２で上述の遷移フレーム信号１６にしたがって調節される。その結果、調節されたビットストリーム１８は、図２に示す期待ビットストリーム２０に合わせて並べられる。より詳細には、テストプロセッサ１４の受信チャネル１４ｂは、入力信号としての調節されたビットストリーム１８を、あらかじめ計算された期待ビットストリーム２０と比較する。データ源１４ａおよび／または受信チャネル１４ｂは、通常のＡＴＥチャネル、１つの駆動チャネルおよび／または１つの受信チャネルとして実現することができる。
【００２１】
　期待ビットストリーム２０は、ＤＵＴに供給される入力信号に依存する。通常このような入力信号、期待ビットストリーム２０、遷移フレーム信号１６は、電子装置の設計者または製造業者によって提供される。その装置の出力信号は、本発明による遷移を調節する方法を利用して評価されなければならない。またはＤＵＴのシミュレーションでは、ＤＵＴ内部プロトコル情報へのアクセスを行い、そのことにより遷移フレーム信号を発生するために必要な情報を生成できる。
【００２２】
　好適な実施例において、調節されたビットストリーム１８のビットストリーム１０の評価は、テストプロセッサ１４内において行なわれる。したがって期待ビットストリーム２０は、テストプロセッサ１４内に通常記憶されている。
【００２３】
　図２は、本発明による信号線図を示している。いちばん上の線に、期待ビットストリーム２０が示されている。第１および第２のビットセグメント２２、２４は、休止信号によって分離されている。遷移フレーム信号１６は、それぞれのビットセグメント２２、２４内における最初および最後の信号遷移の間の、情報の有効性を表わしている。受けとられたビットストリーム１０を見て分かるように、受けとられたビットストリーム１０には、不確定的で不定のレイテンシが存在する。フレーム信号１６は、受けとられたビットストリーム１０を調節されたビットストリーム１８へと調節するために使われる。このような調節を行うことで、調節されたビットストリーム１８を、期待ビットストリーム２０と容易に比較することができる。
【００２４】
　図３は、本発明の遷移調節のための可能な設計手法の１つを示している。ＤＵＴから受けとられたビットストリームは、第１の遅延素子２６（Ｄタイプフリップフロップ）に供給され、この遅延素子の出力は、第１のビットストリームＦＩＦＯ２８、およびエクスクルーシブＯＲ（ＥＸＯＲ）素子３０に供給され、このＥＸＯＲ素子には、受けとられたビットストリーム１０も入力される。したがって遷移がビットストリーム１０内に起こる場合、ＥＸＯＲ素子３０の出力は、ハイレベルだけである。
【００２５】
　ＥＸＯＲ素子３０の出力は、Ｊ／Ｋタイプフリップフロップ３２に入力され、このフリップフロップの出力は、データインのためのクロックエネーブルとして第１のＦＩＦＯ２８に、かつデータアウトのためのクロックエネーブルとして第２のＦＩＦＯ３４に供給される。第２のＦＩＦＯ３４は、ＡＮＤ素子３６から入力を受取り、このＡＮＤ素子自身は、反転した遷移フレーム信号１６、および第２の遅延素子３８（Ｄタイプフリップフロップ）によって遅延された遷移フレーム信号１６を入力される。したがって遷移フレーム信号がハイレベルに続くローレベルであるとき、第２のＦＩＦＯ３４のデータ入力端子に接続されたアンド素子３６の出力は、ハイレベルだけである。
【００２６】
　他方において、第２の遅延素子３８の出力は、第２のＦＩＦＯ３４のデータインのためおよびシフトレジスタ４０のデータインのために、クロックエネーブル入力として使われる。シフトレジスタ４０の出力は、第１のＦＩＦＯ２８のデータアウトのためにクロックエネーブルとして使われる。
【００２７】
　したがって第２のＦＩＦＯ３４は、遷移フレーム信号１６がハイレベルであるときの最終クロックに対して、ビット値ハイを、遷移フレーム信号１６がハイレベルであるときの他のクロックに対して、ローを持つ。遷移フレーム信号１６がローレベルである場合、エントリーは行なわれない。
【００２８】
　第１のＦＩＦＯ２８は、遷移フレーム信号１６に属するビットだけを持ち、ＤＵＴのビットストリーム１０中の最初の遷移によってスタートする。遷移フレーム信号１６がローレベルである間、前の値が繰返される。すなわち最近の遷移へのギャップが引き延ばされる。
【００２９】
　図４は、図３における構成に対する信号線図を示している。いちばん上の線は期待ビットストリーム信号２０を、その下は遷移フレーム信号１６を示している。前記の遷移フレーム信号１６によって提供される情報は、新しいイベントタイプＷＡＩＴ　Ｗのビットを加えることによって、上述の期待ビットストリーム２０内に埋め込まれる。見て分かるように、受けとられたビットストリーム１０は、期待ビットストリーム２０に合わせて整列していない。本発明によれば、受けとられたビットストリーム１０が調節される。その結果、調節されたビットストリーム１８は、期待ビットストリーム２０に合わせて整列される。したがって期待ビットストリーム２０との容易な比較が可能になる。
【００３０】
　遷移フレーム信号１６は、トランザクション２３の最初の遷移から同じトランザクション２３の最後の遷移までの回数、プラス同じトランザクション２３における非遷移立ち下りビットの数、プラス次のトランザクション２５の非遷移立ち上がりビットの数、をフレームする。いいかえると、トランザクション２３の最初の遷移から同じトランザクション２３の最後の遷移までの回数、プラス次のトランザクション２５の非遷移立ち上がりビット、をフレームする。
【００３１】
　図５は、本発明の好ましい実施形態による始動抑制を示している。ビットストリーム１０は、第１の履歴シフトレジスタ４２に入力される。第１の履歴シフトレジスタ４２の内容は、第１の比較手段４４によってスタートパターンマスク４６と比較される。第１の比較手段４４の出力は、ＪＫタイプフリップフロップ４８に入力される。このフリップフロップの出力は、第１の履歴シフトレジスタ４２の出力とともに、第２のＡＮＤ素子５０に入力される。第２のＡＮＤ素子５０の出力端子に出力信号５２が提供され、この出力信号において、例えばリセットの後に初期ランダムビットは除去される。以下に説明する図９、左位置に示すように、出力信号５２は、始動パターンが認識されるまで、ローレベルに維持される。この時点以来、ビットストリームは、変化せずに出力に伝搬される。
【００３２】
　図６は、アイドル群抑制を提供するための構成を示している。第２の履歴シフトレジスタ６４のための入力として、ＤＵＴのビットストリーム１０、または図５による始動抑制された出力信号５２を用いることができる。第２の履歴シフトレジスタ６４の内容は、アイドルパターンマスク６８の内容と共に、第２の比較手段６６に入力される。第２の比較手段６６の出力は、カウンタ７０およびＤタイプフリップフロップ７２に入力される。さらにカウンタ７０は、アイドル群の長さを与える長さ記憶手段７４から入力を受取る。フリップフロップ７２の出力は、カウンタ７０の出力および第２の履歴シフトレジスタ６４の出力も受取る２進素子７６に入力される。２進素子７６の出力は、フリップフロップ７２に帰還されるアイドル群抑制出力信号７８として提供される。
【００３３】
　図７は、図６に示した構成による信号線図を示している。見て分かるように、第１および第２のアイドルセグメント５４、５６における信号遷移は、出力信号５２では除去されており、かつ有効なビットセグメント、またはペイロード５８、６０および６２だけが、出力信号５２の対応する信号遷移で示されている。
【００３４】
　図８は、本発明の好適な実施例の全体図を示しており、その際、ＤＵＴからの受けとられた信号１０は、遷移追跡ユニット８０に入力され、この遷移追跡ユニットは、本出願においてこれ以上開示されておらず、かつこの遷移追跡ユニットは、オーバーサンプリングクロック８２を受けとる。遷移追跡ユニット８０の出力は、図５に示した始動抑制構成に入力され、出力信号５２を提供し、この出力信号は、図６に示したアイドル群抑制構成に入力される。その結果生じるアイドル群を抑制された出力信号７８は、最終的に図１に示す遷移調節フィルタ１２に入力される。
【００３５】
　図９は、図８に示す構成による信号線図を示している。ＤＴＵから受けとられたビットストリーム１０は、初期ランダムビット８４およびアイドル群８６、８８、９０、および有効な（ペイロード）ビットセグメント９２、９４、９６を含んでいる。図５による始動抑制された出力信号５２では、初期ランダムビット８４は除去されている。図６によるアイドル群抑制ユニットによって出力されるアイドル群を抑制された出力信号７８において、相応するアイドル群８６、８８、９０は抑制されている。出力信号７８における残りのビットは、遷移フレーム信号１６にしたがって調節される。その結果、調節されたビットストリーム１８は、期待ビットストリーム２０に合わせて整列される。したがって期待ビットストリーム２０と容易な比較が可能になる。
【図面の簡単な説明】
【００３６】
【図１】本発明の全体図を概略的な形で示す図。
【図２】本発明による信号線図を示す図。
【図３】本発明による遷移調節のための１つの可能な設計構想を示す図。
【図４】図３における構成に対する信号線図。
【図５】本発明の好適な実施例による始動抑制を示す図。
【図６】本発明の好適な実施例によるアイドル群抑制を示す図。
【図７】図６における構成による信号線図。
【図８】本発明の好適な実施例の全体図を示す図。
【図９】図８に示した構成による信号線図。
【符号の説明】
【００３７】
　１０　ビットストリーム
　１２　遷移調節フィルタ
　１４　提供ユニット
　１６　遷移フレーム信号
　１８　調節されたビットストリーム
　２０　期待ビットストリーム
　８４　初めの無効なランダムビット
　８６　アイドルビット群
　８８　アイドルビット群
　９０　アイドルビット群
　Ｗ　イベントタイプＷＡＩＴ
【図１】
2004117344.tif 000003
【図２】
2004117344.tif 000004
【図３】
2004117344.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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