(57)【要約】【課題】バーンイン試験時の消費電力を低減することが可能な半導体記憶装置を提供する。【解決手段】バーンイン試験時において、センスアンプ回路ＳＡにおけるトランジスタの基板電圧をＰＭＯＳ基板電圧生成部１００およびＮＭＯＳ基板電圧生成部１１０でそれぞれ切替える。具体的には、試験時において通常時よりもＰチャンネルＭＯＳトランジスタの基板電圧を高くする。一方、通常時よりもＮチャンネルＭＯＳトランジスタの基板電圧を低くする。これに伴い、試験時において、ＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジスタの閾値電圧を高くすることができる。すなわち、ターンオフ状態におけるリーク電流を低減することができ、バーンイン試験時の消費電力を低減することができる。【選択図】        図２
2004227710.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられる複数のビット線とを備え、
テスト時において、前記複数のビット線のうちの少なくとも１本のビット線に対して通常時よりも高い電圧であるバーンイン電圧が供給され、
前記少なくとも１本のビット線と電気的に結合され、前記テスト時においてターンオフする少なくとも一つの電界効果型トランジスタを含む周辺回路と、
前記通常時において、前記周辺回路における前記電界効果型トランジスタに対して第１の基板電圧を供給し、前記テスト時において、前記電界効果型トランジスタに対して第２の基板電圧を供給するための基板電圧制御回路とをさらに備える、半導体記憶装置。
【請求項２】
前記周辺回路は、データ読出時に前記複数のメモリセルのうちデータ読出対象として選択された選択メモリセルの記憶データを読出すためのセンスアンプを含み、
前記電界効果型トランジスタは、前記センスアンプを構成するトランジスタのうちの少なくとも一つに相当する、請求項１記載の半導体記憶装置。
【請求項３】
前記周辺回路は、データ読出前においてターンオンして、前記複数のビット線の少なくとも１本と所定電圧とを電気的に結合してプリチャージするためのプリチャージ回路を含み、
前記電界効果型トランジスタは、前記プリチャージ回路を構成するトランジスタのうちの少なくとも一つに相当する、請求項１記載の半導体記憶装置。
【請求項４】
前記基板電圧制御回路は、
前記第１の基板電圧を生成する第１の基板電圧生成回路と、
前記第２の基板電圧を生成する第２の基板電圧生成回路と、
前記テスト時に、前記電界効果型トランジスタに対してテスト指示に応答して前記第１および第２の基板電圧生成回路を切替えて出力する切替回路とを含む、請求項１記載の半導体記憶装置。
【請求項５】
前記電界効果型トランジスタは、第１および第２導電型の電界効果型トランジスタの一方に相当し、
基板電圧制御回路は、前記第１導電型の電界効果型トランジスタの前記第１の基板電圧を前記第２の基板電圧よりも高くするとともに、前記第２導電型の電界効果型トランジスタの前記第１の基板電圧を前記第２の基板電圧よりも低く設定する、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に信頼性評価のための試験を実行する回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置等のデバイスの故障は３つの期間に大別され、時間の経過につれて初期故障期間、偶発故障期間、磨耗故障期間等を挙げることができる。初期故障は、使用直後に発生する故障でデバイス作製時の欠陥が現れたものである。マージン系の不良はこの部類に属する。この不良の割合は時間とともに急速に減少していく。その後は低い故障率がある一定期間長く続く偶発故障期間に入る。やがてデバイスは耐用寿命に近づき急激に故障率が増大する。デバイスは偶発故障期間内で使用することが望ましく、この領域が耐用期間となる。したがってデバイスの信頼性を高めるためには偶発故障が低く一定で、かつ偶発故障期間が長く続くことが要求される。
【０００３】
一方で、初期故障を予め除去するためにデバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。これを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し、早く偶発故障期間に入ることが望ましい。現在このスクリーニング手法の１つとして一般的に高温動作試験（バーンイン試験）が用いられている。これは実デバイスを用いて、トランジスタ等の誘電体膜を直接評価することができる方式であり、配線間ショートを始めあらゆる不良原因を高温かつ高電解のストレスを印加することにより加速的に顕在化させることができる。
【０００４】
しかし、このバーンイン試験においては、高電解のストレスすなわち高電圧をデバイスに印加する必要があるため試験時における消費電力は非常に大きい。この点に関して、一例として特開２０００−１７３２９６号公報においては、バーンイン試験時に試験の検査工程を短縮することにより試験時における消費電力を低減する方式が開示されている。
【０００５】
【特許文献１】
特開２０００−１７３２９６号公報（図４，ｐ５）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記方式では、検査工程を短縮するために特別な装置等を設ける必要や、検査工程を短縮するために複雑な制御が必要となってくるという問題がある。
【０００７】
また、近年デバイスの高速化と低電圧化との要求に従い、閾値電圧の低いトランジスタ（以下、Ｌｏｗ−Ｖｔｈトランジスタとも称する）が一般的に回路素子として用いられているが、このＬｏｗ−Ｖｔｈトランジスタは閾値電圧が低いためにターンオフ時のリーク電流が問題となる。特に、上記のバーンイン試験のように高電界のストレスを印加した場合には通常時よりもさらにリーク電流が増大する恐れがある。
【０００８】
本発明は、このような問題点を解決するものであって、簡易な構成により、バーンイン試験時の消費電力を低減することが可能な半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、行列状に配置された複数のメモリセルと、メモリセル列にそれぞれ対応して設けられる複数のビット線と、周辺回路と、基板電圧制御回路とを含む。テスト時において、複数のビット線のうちの少なくとも１本のビット線に対して通常時よりも高い電圧であるバーンイン電圧が供給される。周辺回路は、少なくとも１本のビット線と電気的に結合され、テスト時においてターンオフする少なくとも一つの電界効果型トランジスタを有する。基板電圧制御回路は、通常時において、周辺回路における電界効果型トランジスタに対して第１の基板電圧を供給し、テスト時において、電界効果型トランジスタに対して第２の基板電圧を供給する。
【００１０】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１１】
図１は、本発明の実施の形態に従う半導体記憶装置１の全体構成図である。
図１を参照して、本発明の実施の形態に従う半導体記憶装置１は、コマンドＣＭＤに応答して種々の動作を実行するために半導体記憶装置１の内部動作全体を制御するコントロール回路２と、行列状に配置された複数のメモリセルを有するメモリセルアレイ５と、アドレス信号ＡＤＤの行アドレスＲＡをデコードしてメモリセル行の選択を実行する行選択回路３と、アドレス信号ＡＤＤの列アドレスＣＡをデコードしてメモリセル列の選択を実行する列選択回路４と、列選択回路４の列選択結果に基づいてメモリセルアレイ５の内部配線とデータ信号線ＩＯとを接続する入出力制御回路９と、データ信号線ＩＯとデータ入出力端子８との間でデータＤＱの授受を実行するデータ入出力回路６と、電源端子１０から通常時に供給される電源電圧ＶＣＣ、接地電圧ＧＮＤおよびテスト時に供給される電源電圧ＶＢＩを受けて内部回路に必要な電圧を供給する電圧制御回路１１とを備える。
【００１２】
また、半導体記憶装置１は、アドレス信号ＡＤＤを受けるアドレス入力端子７＃およびコマンドＣＭＤ等の制御信号の入力を受ける制御信号端子７とをさらに備える。
【００１３】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００１４】
図２は、本発明の実施の形態に従うメモリセルアレイ５およびその周辺回路の概念図である。
【００１５】
図２を参照して、メモリセルアレイ５は、複数の行列状に集積配置されたメモリセルＭＣを有する。ここで、メモリセルアレイ５の各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。メモリセルアレイ５は、２列ずつの隣接するメモリセル列をそれぞれ一組とし、一組毎にビット線対ＢＬＰが設けられる。なお、ビット線対ＢＬＰは、ビット線ＢＬおよび／ＢＬを含み、メモリセル列の一方に対応してビット線ＢＬが設けられ、他方に対応してビット線／ＢＬが設けられる。なお、本明細書においては、「／」の記号は反転、否定、相補等を指し示すものとする。
【００１６】
メモリセルＭＣは、データ記憶を実行するための電荷保持に用いられるキャパシタＣｐと、キャパシタＣｐとビット線ＢＬ（／ＢＬ）とを電気的に結合するためのアクセス素子ＡＴＲとを含む。なお、キャパシタＣｐは、電圧制御回路１１内で生成されるセルプレート電圧Ｖｃｐと電気的に結合されている。
【００１７】
また、メモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられ、偶数番目のワード線ＷＬは、ビット線ＢＬに対応して設けられる。一方、奇数番目のワード線ＷＬは、相補のビット線／ＢＬに対応して設けられる。
【００１８】
図２においては、一例として、ビット線ＢＬのメモリセルＭＣのアクセス素子ＡＴＲとワード線ＷＬ０とが電気的に結合されている。また、ビット線／ＢＬのメモリセルＭＣのアクセス素子ＡＴＲとワード線ＷＬ１とが電気的に結合されている。なお、ワード線ＷＬは、複数のワード線を総括的に表記したものである。
【００１９】
また、１組のビット線対ＢＬＰ毎にデータ読出時等に駆動するセンスアンプＳＡが設けられる。なお、このセンスアンプＳＡは、入出力制御回路９に含まれるものとする。
【００２０】
センスアンプＳＡは、トランジスタＰＴ１，ＰＴ２およびトランジスタＮＴ１，ＮＴ２を含む。なお、センスアンプＳＡは、高速な増幅動作が期待されるため上述したＬｏｗ−Ｖｔｈトランジスタが用いられている。トランジスタＰＴ１は、電源供給ノードＮ０と出力ノードＮｔとの間に配置され、そのゲートは出力ノード／Ｎｔと電気的に結合される。トランジスタＰＴ２は、電源供給ノードＮ０と出力ノード／Ｎｔとの間に配置され、そのゲートは出力ノードＮｔと電気的に結合される。トランジスタＮＴ１は、接地電圧ＧＮＤが供給されるノードＮ１と出力ノードＮｔとの間に配置され、そのゲートは出力ノード／Ｎｔと電気的に結合される。トランジスタＮＴ２は、接地電圧ＧＮＤが供給されるノードＮ１と出力ノード／Ｎｔとの間に配置され、そのゲートは出力ノードＮｔと電気的に結合される。
【００２１】
このセンスアンプＳＡは、いわゆるクロスカップル型のセンスアンプであり、出力ノードＮｔおよび／Ｎｔに生じる電圧差を増幅する。すなわち出力ノードＮｔおよび／Ｎｔの一方および他方を「Ｈ」レベル（電源電圧ＶＣＣレベル）および「Ｌ」レベル（接地電圧ＧＮＤレベル）に設定する。なお、電源供給ノードＮ０は電圧供給回路２００と電気的に結合される。
【００２２】
電圧供給回路２００は、コントロール回路２からの動作指示に基づいて、通常時および試験時のそれぞれに対応する電源電圧を電源供給ノードＮ０に供給する。具体的には、通常時においては、電源電圧ＶＣＣを電源供給ノードＮ０に供給し、試験時においては、電源電圧ＶＣＣよりも高い電源電圧ＶＢＩを供給する。
【００２３】
また、ビット線対ＢＬＰをイコライズするとともに所定レベルにプリチャージするプリチャージ回路ＥＱＣと、プリチャージ電圧ＶＢＬ（＝ＶＣＣ／２）を供給するＶＢＬ発生回路２１０とがさらに設けられる。
【００２４】
プリチャージ回路ＥＱＣは、トランジスタＴｒ１〜Ｔｒ３を含む。トランジスタＴｒ１は、ビット線ＢＬと／ＢＬとの間に配置され、そのゲートは制御信号ＢＬＥＱを伝達する信号線と電気的に結合される。トランジスタＴｒ２は、ビット線ＢＬと接続ノードＮＰとの間に配置され、そのゲートは制御信号ＢＬＥＱが伝達される信号線と電気的に結合される。トランジスタＴｒ３は、ビット線／ＢＬと接続ノードＮＰとの間に配置され、そのゲートは制御信号ＢＬＥＱを伝達する信号線と電気的に結合される。接続ノードＮＰは、ＶＢＬ発生回路２１０と電気的に結合される。なお、制御信号ＢＬＥＱ（「Ｈ」レベル）はデータ読出前にコントロール回路２により生成される。
【００２５】
ここで、プリチャージ回路ＥＱＣの動作について説明する。プリチャージ回路ＥＱＣは、データ読出時等においてビット線対ＢＬＰをイコライズするとともに所定レベルにプリチャージする。具体的には、データ読出前に制御信号ＢＬＥＱは、コントロール回路２により「Ｈ」レベルに設定される。これに伴い、トランジスタＴｒ１〜Ｔｒ３はすべてターンオンし、ビット線ＢＬおよび／ＢＬが電気的に結合される。また、ＶＢＬ発生回路２１０からプリチャージ電圧ＶＢＬ（＝ＶＣＣ／２）が供給され、ビット線対ＢＬＰが所定レベルにプリチャージされる。
【００２６】
また、本発明の実施の形態に従う電圧制御回路１１は、各ＰチャンネルＭＯＳトランジスタの基板電圧Ｖｂｐを生成するＰＭＯＳ基板電圧生成部１００と、各ＮチャンネルＭＯＳトランジスタの基板電圧Ｖｂｎを生成するＮＭＯＳ基板電圧生成部１１０とを含む。
【００２７】
ＰＭＯＳ基板電圧生成部１００は、各ＰチャンネルＭＯＳトランジスタの通常時の基板電圧を生成するＶｂｐ基準電圧発生回路１０１と、バーンイン試験時における各ＰチャンネルＭＯＳトランジスタの基板電圧を生成するＶｂｐ試験電圧発生回路１０２と、各ＰチャンネルＭＯＳトランジスタに供給する基板電圧を切換えるためのスイッチＳＷＰと、スイッチＳＷＰから出力される電圧を受けて各ＰチャンネルＭＯＳトランジスタの基板に出力するオペアンプ１０３とを含む。
【００２８】
オペアンプ１０３は、いわゆるボルテージフォロア型と呼ばれるものであり本例においてはＶｂｐ基準電圧発生回路１０１もしくはＶｂｐ試験電圧発生回路１０２から出力される基板電圧のバッファ回路として作用する。
【００２９】
ＮＭＯＳ基板電圧生成部１１０は、各ＮチャンネルＭＯＳトランジスタの通常時の基板電圧を生成するＶｂｎ基準電圧発生回路１１１と、バーンイン試験時における各ＮチャンネルＭＯＳトランジスタの基板電圧を生成するＶｂｎ試験電圧発生回路１１２と、各ＮチャンネルＭＯＳトランジスタに供給する基板電圧を切換えるためのスイッチＳＷＮと、スイッチＳＷＮから出力される電圧を受けて各ＮチャンネルＭＯＳトランジスタの基板に出力するオペアンプ１１３とを含む。上述したようにオペアンプ１１３は、Ｖｂｎ基準電圧発生回路１１１およびＶｂｎ試験電圧発生回路１１２の生成する基板電圧のバッファ回路として作用する。
【００３０】
本実施の形態において、Ｖｂｐ基準電圧発生回路１０１は、一例として１．７Ｖの電圧を基板電圧として生成し、Ｖｂｐ試験電圧発生回路１０２は、３．７Ｖの電圧を基板電圧として生成する。Ｖｂｎ基準電圧発生回路１１１は、一例として−０．７Ｖの電圧を基板電圧として生成し、Ｖｂｎ試験電圧発生回路１１２は、−２．７Ｖの電圧を基板電圧として生成する。
【００３１】
ここで、バーンイン試験時における本発明の実施の形態に従うメモリアレイおよび周辺回路の動作について説明する。
【００３２】
一例として、本発明の実施の形態においては、バーンイン試験時にセンスアンプＳＡを用いてビット線ＢＬ，／ＢＬに印加する場合について説明する。すなわち、電圧供給回路２００から供給される高電圧と低電圧（接地電圧ＧＮＤ）とがビット線ＢＬ，／ＢＬに印加される。
【００３３】
具体的には、センスアンプＳＡを動作させるために所定のメモリセルに対して所定のデータ書込を実行し、その所定のメモリセルのデータ読出を実行することによりセンスアンプＳＡを動作させる。
【００３４】
まず、ワード線ＷＬ０に対応するメモリセルＭＣにデータ「１」のデータ書込を実行する。
【００３５】
具体的には、データ入出力回路６は、外部からのデータＤＱ（「１」）の入力に応答してデータ信号線ＩＯに書込データを伝達する。入出力制御回路９は、データ信号線ＩＯに伝達された書込データを列選択回路４からの列選択結果に基づいて選択されたビット線対ＢＬＰのうちのビット線ＢＬおよび相補のビット線／ＢＬに伝達する。
【００３６】
本例においては、ビット線ＢＬ，／ＢＬを「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定する。次に、行選択回路３は、行選択結果に基づいて複数のワード線ＷＬのうちの１本を選択する。本例においては、ワード線ＷＬ０が活性化されるものとする。これに伴い、ワード線ＷＬ０に対応するメモリセルＭＣのアクセス素子ＡＴＲがターンオンし、キャパシタＣｐとビット線ＢＬとが電気的に結合される。これに伴い、キャパシタＣｐに電荷を充電し、ワード線ＷＬ０に対応するメモリセルＭＣにデータ「１」を書込むことができる。本例においては、キャパシタＣｐに電荷を充電した場合としなかった場合とをそれぞれデータ「１」および「０」に対応付けて説明したがこれに限られず反転したデータ「０」および「１」に対応付けることも可能である。
【００３７】
次に、ワード線ＷＬ０に対応するメモリセルＭＣのデータ読出を実行する。ここでデータ読出前の上述したビット線対ＢＬＰのプリチャージについて説明する。具体的には、制御信号ＢＬＥＱが「Ｈ」レベルに設定される。これに伴い、ビット線対ＢＬＰは、イコライズされ電圧ＶＣＣ／２レベルに設定される。次に、行選択回路３の行選択結果に基づいて複数のワード線ＷＬのうちの１本が選択される。本例においては、ワード線ＷＬ０が活性化されるものとする。そうすると、キャパシタＣｐとビット線ＢＬとが電気的に結合され、出力ノードＮｔの電圧レベルが電荷を有するキャパシタＣｐにより上昇する。
【００３８】
これに伴い、センスアンプＳＡにおいて、出力ノードＮｔが出力ノード／Ｎｔよりも高くなるため、トランジスタＰＴ１およびＮＴ２がターンオンする。したがって、出力ノードＮｔと電圧供給回路２００とが電気的に結合される。本実施の形態においては、バーンイン試験時に通常時の電源電圧ＶＣＣよりも高い電源電圧ＶＢＩがビット線ＢＬに供給される。一方、出力ノード／Ｎｔと接地電圧ＧＮＤが電気的に結合され、相補のビット線／ＢＬには接地電圧ＧＮＤが供給される。
【００３９】
したがって、ビット線ＢＬ，／ＢＬにはバーンイン試験時に高電界のストレスを掛けることができる。この時、センスアンプＳＡにおいて、トランジスタＮＴ１およびトランジスタＰＴ２は、ターンオフ状態である。したがって、ターンオフ時のリーク電流が生じる。具体的には、トランジスタＮＴ１には、リーク電流ＮＭＯＳ−Ｉｏｆｆが流れる。また、トランジスタＰＴ２には、リーク電流ＰＭＯＳ−Ｉｏｆｆが流れる。
【００４０】
図３は、本発明の実施の形態に従うＮチャンネルＭＯＳトランジスタにおいて、ターンオン時のオン電流およびターンオフ時のリーク電流を説明する図である。
【００４１】
縦軸は電流量Ｉｄｓ（Ａ：アンペア）とする。また、横軸は電圧レベル（Ｖ：ボルト）とする。
【００４２】
図３の実線に示されるように、通常時のトランジスタのオン電流は電圧レベルの上昇に際してある所定の値が流れる。一方、通常時のリーク電流は電圧レベルの上昇に際して一定比率で上昇する。
【００４３】
バーンイン試験時のトランジスタのリーク電流については、図３の点線に示されるように、動作環境が高温である点および供給される電圧が高電圧である点に起因して通常時のリーク電流よりも高い比率で上昇する。したがって、バーンイン試験時に供給される電源電圧ＶＢＩに従う、トランジスタのリーク電流は決して無視できない電流量が流れる。
【００４４】
本実施の形態においては、バーンイン試験時にコントロール回路２からの動作指示に従うスイッチＳＷＰおよびＳＷＮのスイッチング動作により、各トランジスタに対して供給する基板電圧の電圧レベルをそれぞれ切換える。具体的にはバーンイン試験時において、スイッチＳＷＰは、Ｖｂｐ試験電圧発生回路１０２とオペアンプ１０３とを電気的に接続する。また、スイッチＳＷＮは、Ｖｂｎ試験電圧発生回路１１２とオペアンプ１１３とを電気的に接続する。
【００４５】
バーンイン試験時においては、Ｖｂｎ試験電圧発生回路１１２を用いてＮチャンネルＭＯＳトランジスタの基板電圧を通常時の基板電圧よりもさらに下降させる。これにより、ＮチャンネルＭＯＳトランジスタの基板電圧の絶対値に相当する基板バイアスによってＭＯＳトランジスタの閾値電圧が変化する。具体的には、基板バイアスが増大すると基板の空乏層が広がり、イオン化したドナーが増加し、同一のチャンネル電荷を誘起するのに余分なゲート電界が必要となるため閾値電圧を高くすることができる。
【００４６】
したがって、バーンイン試験時において各ＮチャンネルＭＯＳトランジスタの閾値電圧を高くすることにより、図３の点線に示されるようにターンオフ状態のトランジスタのリーク電流を低減することができる。すなわち、センスアンプＳＡにおけるトランジスタＮＴ１のリーク電流を低減することができる。
【００４７】
また、ＰチャンネルＭＯＳトランジスタについては、Ｖｂｐ試験電圧発生回路１０２を用いて通常時の基板電圧よりも高い基板電圧をＰチャンネルＭＯＳトランジスタに供給する。これに伴い、上記ＮチャンネルＭＯＳトランジスタと同様に基板バイアスを増大させることができ、閾値電圧を高くすることができる。
【００４８】
これに従い、バーンイン試験時において、各ＰチャンネルＭＯＳトランジスタの閾値電圧を高くすることにより、ターンオフ状態のトランジスタのリーク電流を低減することができる。すなわち、センスアンプＳＡにおけるトランジスタＰＴ２のリーク電流を低減することができる。すなわち、Ｌｏｗ−Ｖｔｈトランジスタで構成されるセンスアンプＳＡの動作高速性を担保しつつ、バーンイン時における消費電力を低減することができる。
【００４９】
同様に、ビット線対ＢＬＰをプリチャージするプリチャージ回路ＰＲＣにおいてもリーク電流を低減することが可能である。
【００５０】
具体的には、試験時においては、制御信号ＢＬＥＱは、「Ｌ」レベルに設定され、各トランジスタＴｒ１〜Ｔｒ３は、すべてターンオフ状態に設定される。
【００５１】
したがって、バーンイン試験時においては、ビット線ＢＬおよび／ＢＬとの間にストレスが印加された場合、プリチャージ回路ＥＱＣ内のトランジスタＴｒ１にリーク電流が生じることとなる。また、トランジスタＴＲ２およびＴＲ３においても、ソースおよびドレイン間において、ストレスが印加されるためリーク電流が生じる。
【００５２】
したがって、このトランジスタＴｒ１〜Ｔｒ３の基板電圧を上記で説明したようにＶｂｎ試験電圧発生回路１１２からのバーンイン試験時における基板電圧に切換えて供給する。
【００５３】
これにより、上記で説明したのと同様にトランジスタＴｒ１〜Ｔｒ３のリーク電流を低減することができる。
【００５４】
また、本実施の形態においては、メモリセルのアクセス素子ＡＴＲについてもバーンイン試験時に基板電圧を切替えて供給することにより、上記で説明したのと同様にリーク電流を低減することができる。なお、上記においては、センスアンプＳＡ、プリチャージ回路ＰＲＣおよびアクセス素子ＡＴＲにおけるトランジスタのリーク電流を低減する構成について説明したが、これに限られず、他の周辺回路のトランジスタに対しても同様に適応可能である。
【００５５】
本実施の形態に従う構成は、バーンイン試験時において、各ＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタの基板電圧をバーンイン試験時用の基板電圧に切替える簡易な構成により、各ＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタの閾値電圧をともに高くすることができる。これに伴い、ターンオフしているトランジスタのリーク電流を低減し、複雑な制御をすることなく簡易にバーンイン試験時における全体の消費電力を低減することができる。
【００５６】
なお、本例においては、メモリセルアレイ５が相補のビット線ＢＬ，／ＢＬを有する構成について説明したがこれに限られず、相補のビット線／ＢＬを用いることなく、メモリセル列に対応してビット線ＢＬのみが配置される構成についても適用可能である。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
この発明は以上説明したように、テスト時においてターンオフする電界効果型トランジスタにおいて、基板電圧制御回路は、基板電圧を通常時とテスト時において異ならせる。これに伴い、ターンオフ状態における電界効果型トランジスタの閾値電圧を変動させることができ、ターンオフ状態における電界効果型トランジスタのリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従う半導体記憶装置１の全体構成図である。
【図２】本発明の実施の形態に従うメモリセルアレイ５およびその周辺回路の概念図である。
【図３】本発明の実施の形態に従うＮチャンネルＭＯＳトランジスタにおいて、ターンオン時のオン電流およびターンオフ時のリーク電流を説明する図である。
【符号の説明】
１  半導体記憶装置、２  コントロール回路、３  行選択回路、４  列選択回路、５  メモリセルアレイ、６  データ入出力回路、７  制御信号端子、７＃  アドレス入力端子、８  データ入出力端子、９  入出力制御回路、１０  電源端子。
【図１】
2004227710.tif 000003
【図２】
2004227710.tif 000004
【図３】
2004227710.tif 000005