(57)【要約】【課題】高速読み出し、書き込みが可能な大記憶容量のＲＯＭとＲＡＭを含むメモリシステムを提供する。【解決手段】不揮発性メモリ（ＣＨＩＰ１）、ＤＲＡＭ（ＣＨＩＰ３，ＣＨＩＰ４）、制御回路（ＣＨＩＰ２）を含むメモリシステムを構成する。予めＦＬＡＳＨのデータをＤＲＡＭへ転送させて高速化を図る。不揮発性メモリ（ＦＬＡＳＨ）とＤＲＡＭ（ＣＨＩＰ３，ＣＨＩＰ４）間のデータ転送は、バックグランドで行えるようにする。これら複数のチップからなるメモリシステムを、各チップが相互に積層して配置され、ボールグリッドアレイ（ＢＧＡ）やチップ間ボンディングによって配線されたメモリモジュールとして構成する。【効果】メモリモジュール内部でのロード命令やストア命令によるＦＬＡＳＨ‐ＤＲＡＭ間のデータ転送中でも、データ転送中を意識することなくメモリモジュール外部からＤＲＡＭへアクセスでき、携帯機器の高性能化、高機能化に対応できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリと、クロック同期型のダイナミックランダムアクセスメモリと、前記不揮発性メモリ及び前記クロック同期型のダイナミックランダムアクセスメモリに結合され、前記不揮発性メモリ及び前記クロック同期型のダイナミックランダムアクセスメモリに対するアクセスを制御するための制御回路を含む回路と、前記回路に結合された複数の入出力端子とを含むメモリシステムであって、前記不揮発性メモリから前記クロック同期型のダイナミックランダムアクセスメモリへのデータ転送は、エラー訂正されたデータを転送することを特徴とするメモリシステム。
【請求項２】
請求項１において、前記入出力端子を介して外部から入力したバンクアクティブ命令が、２クロックサイクル以上のレイテンシ時間間隔で、前記クロック同期型のダイナミックランダムアクセスメモリへ出力することを特徴とするメモリシステム。
【請求項３】
請求項２において、前記レイテンシ時間間隔の間で、前記不揮発性メモリと前記クロック同期型のダイナミックランダムアクセスメモリ間のデータ転送のための前記クロック同期型のダイナミックランダムアクセスメモリへの読出し及び書きこみ命令の発行を一時、中止し、前記入出力端子を介して外部から入力した前記バンクアクティブ命令を有効にすることを特徴とするメモリシステム。
【請求項４】
請求項２において、前記レイテンシ時間間隔をプログラムできることを特徴とするメモリシステム。
【請求項５】
請求項４において、前記レイテンシ時間間隔のプログラムは、前記入出力端子を介して外部から行えるこを特徴とするメモリシステム。
【請求項６】
請求項１において、前記クロック同期型のダイナミックランダムアクセスメモリに設定されたバースト長の整数倍のバースト長で、読出し及び書きこみ動作を行うことを特徴とするメモリシステム。
【請求項７】
不揮発性メモリと、クロック同期型のダイナミックランダムアクセスメモリと、前記不揮発性メモリ及び前記クロック同期型のダイナミックランダムアクセスメモリに結合され、前記不揮発性メモリ及び前記クロック同期型のダイナミックランダムアクセスメモリに対するアクセスを制御するための制御回路を含む回路と、前記回路に結合された複数の入出力端子とを含むメモリシステムであって、不揮発性メモリと前記クロック同期型のダイナミックランダムアクセスメモリ間のデータ転送を指示する命令、前記クロック同期型のダイナミックランダムアクセスメモリの動作電源の遮断を指示する命令、及び動作電源の投入を指示する命令は、それぞれクロック同期型のダイナミックランダムアクセスメモリインターフェースで行われることを特徴とするメモリシステム。
【請求項８】
不揮発性メモリと、クロック同期型のダイナミックランダムアクセスメモリと、前記不揮発性メモリ及び前記クロック同期型のダイナミックランダムアクセスメモリに結合され、前記不揮発性メモリ及び前記クロック同期型のダイナミックランダムアクセスメモリに対するアクセスを制御するための制御回路を含む回路と、前記回路に結合された複数の入出力端子とを含むメモリシステムであって、前記不揮発性メモリから前記クロック同期型のダイナミックランダムアクセスメモリへ動作電源が投入された初期に転送されるデータの範囲を示す転送範囲データが、前記不揮発性メモリに保持されていることを特徴とするメモリシステム。
【請求項９】
請求項８において、前記不揮発性メモリに保持されている前記転送範囲データを、前記不揮発性メモリから読出し、前記読み出された転送範囲データに示される範囲の前記不揮発性メモリ内のデータを前記クロック同期型のダイナミックランダムアクセスメモリへ動作電源が投入された初期に転送し、保持することを特徴とするメモリシステム。
【請求項１０】
請求項８に記載のメモリシステムにおいて、前記転送範囲データを前記不揮発性メモリにプログラムできることを特徴とするメモリシステム。
【請求項１１】
請求項１、２及び８のいずれかにおいて、前記不揮発性メモリはＮＡＮＤ型フラッシュメモリであることを特徴とするメモリシステム。
【請求項１２】
請求項１において、前記不揮発性メモリは第１半導体チップに、前記回路は第２半導体チップに、前記クロック同期型ダイナミックランダムアクセスメモリの一部は第３半導体チップに、前記クロック同期型ダイナミックランダムアクセスメモリの他の一部を第４半導体チップにそれぞれ形成され、かつ前記第１〜第４の半導体チップは回路基板上に搭載されて封止されたマルチチップメモリモジュールであることを特徴とするメモリシステム。
【請求項１３】
請求項１において、前記クロック同期型のダイナミックランダムアクセスメモリが装備しているモードレジスタ及び拡張モードレジスタへ設定するためのデータを保持することを特徴とするメモリシステム。
【請求項１４】
請求項１３において、動作電源が投入された初期に前記クロック同期型のダイナミックランダムアクセスメモリが装備しているモードレジスタ及び拡張モードレジスタへデータを設定するモードレジスタセット及び拡張モードレジスタセット動作を行うことを特徴とするメモリシステム。
【請求項１５】
請求項９において、電源が投入された初期に行う前記不揮発性メモリから前記クロック同期型のダイナミックランダムアクセスメモリへの前記データ転送の最中は、前記クロック同期型のダイナミックランダムアクセスメモリに対してオートリフレッシュ動作を行うことを特徴とするメモリシステム。
【請求項１６】
請求項９において、電源が投入された初期に行う前記不揮発性メモリから前記クロック同期型のダイナミックランダムアクセスメモリへの前記データ転送が終了した直後に、前記クロック同期型のダイナミックランダムアクセスメモリはセルフリフレッシュ状態に保たれることを特徴とするメモリシステム。
【請求項１７】
請求項１６において、前記データ転送終了後、前記クロック同期型のダイナミックランダムアクセスメモリのセルフリフレッシュ状態を解除して後、前記クロック同期型のダイナミックランダムアクセスメモリからデータを読み出すことを特徴とするメモリシステム。
【請求項１８】
請求項１、２及び８のいずれかにおいて、前記不揮発性メモリはＡＮＤ型フラッシュメモリであることを特徴とするメモリシステム。
【請求項１９】
請求項１において、前記不揮発性メモリがエラー訂正回路を有することを特徴とするメモリシステム。
【請求項２０】
請求項１９において、前記不揮発性メモリが代替処理回路を有することを特徴とするメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むメモリシステムおよびメモリシステムの制御方法に関する。
【０００２】
【従来の技術】
従来、フラッシュメモリ（３２Ｍ　ｂｉｔ容量）とスタティックランダムアクセスメモリ（ＳＲＡＭ（４Ｍ　ｂｉｔ容量））とがスタックチップでＦＢＧＡ（Ｆｉｎｅ　ｐｉｔｃｈ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）型パッケージに一体封止された複合型半導体メモリがある。フラッシュメモリとＳＲＡＭとは、ＦＢＧＡ型パッケージの入出力電極に対してアドレス入力端子とデータ入出力端子が共通化されている。但し各々の制御端子はそれぞれ独立とされている（例えば、非特許文献１参照。）。
【０００３】
また、フラッシュメモリチップとＤＲＡＭチップとがリードフレーム型パッケージに一体封止された複合型半導体メモリもある。この複合型半導体メモリはフラッシュメモリとＤＲＡＭとはパッケージの入出力電極に対してアドレス入力端子、データ入出力端子、及び制御端子が共通化されて入出力される（例えば、特許文献１の図１及び図１７、特許文献２参照。）。
【０００４】
また、主記憶装置として扱われるフラッシュメモリとキャッシュメモリとコントローラとＣＰＵから構成されるシステムもある（例えば、特許文献３の図１参照。）。
【０００５】
また、フラッシュメモリとＤＲＡＭと転送制御回路からなる半導体メモリもある（例えば、特許文献４の図２参照。）。
【０００６】
また、フラッシュメモリとＳＲＡＭとが同一半導体チップ上に集積されたメモリもある（例えば、特許文献５の図１参照。）。
【０００７】
また、フラッシュメモリとＳＲＡＭとが集積されているフラッシュＩ／Ｏカードもある（例えば、特許文献６の図１参照。）。
【０００８】
また、フラッシュメモリとキャッシュメモリとコントローラとＣＰＵから構成されるシステムもある（例えば、特許文献７の図１参照。）。
【０００９】
【非特許文献１】
“複合メモリ（スタックドＣＳＰ）フラッシュメモリ＋ＲＡＭ　データシート”、形名ＬＲＳ１３８０、［ｏｎｌｉｎｅ］、平成１３年１２月１０日、シャープ株式会社、［平成１４年８月２１日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓｈａｒｐ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｄｅｖｉｃｅ／ｆｌａｓｈ／ｃｍｌｉｓｔ．ｈｔｍｌ＞
【特許文献１】
特開平０５−２９９６１６号公報
【特許文献２】
欧州特許出願公開第０５６６３０６号明細書
【特許文献３】
特開平０７−１４６８２０号公報
【特許文献４】
特開２００１−５７２３号公報
【特許文献５】
特開２００１−３５７６８４号公報
【特許文献６】
特開平０８−１３７７３６号公報
【特許文献７】
特開２００１−５１０６１２号公報
【００１０】
【発明が解決しようとする課題】
本願発明者等は、本願に先立って携帯電話及びそれに使用されるフラッシュメモリとＳＲＡＭとが１パッケージに実装されたメモリモジュールについて検討を行った。
【００１１】
携帯電話が取り扱うアプリケーション、データ、ワークエリアは携帯電話に付加される機能（音楽やゲーム等配信等）が増えるにつれて大きくなり、より大きな記憶容量のフラッシュメモリやＳＲＡＭが必要と予想される。さらに最近の携帯電話は高機能化が目覚しく、大容量メモリのニーズが高まっている。
【００１２】
現在、携帯電話に用いられているフラッシュメモリは、ＮＯＲ構成と呼ばれるメモリアレイ方式を用いたＮＯＲ型フラッシュメモリである。ＮＯＲ型は、メモリセルアレイの寄生抵抗を小さく抑えたアレイ構成であり、並列接続したメモリセル２個につき１個の割合でメタルビット線コンタクトを設けることで低抵抗化を図っている。このため、読み出し時間は約８０ｎｓとＳＲＡＭの読み出し時間とほぼ同等にすることができる。しかし、その反面、セル２個につき１個のコンタクトを設ける必要があるため、コンタクト部のチップ面積に占める割合が高く、１ビットのメモリセル当たりの面積が大きくなり、大容量化には対応仕切れないという課題がある。
【００１３】
また、代表的な大容量フラッシュメモリには、メモリアレイにＡＮＤ構成を用いているＡＮＤ型フラッシュメモリとＮＡＮＤ構成を用いているＮＡＮＤ型フラッシュメモリがある。これらのフラッシュメモリは、１６〜１２８個のセルに対し１個のビット線コンタクトを設けるため、高密度のメモリアレイを実現できる。したがって、１ビットのメモリセル当たりの面積をＮＯＲ型フラッシュメモリより小さくでき、大容量化に対応できる。しかし、その反面、最初のデータを出力するまでの読み出し時間が、約２５μｓから５０μｓと遅く、ＳＲＡＭとの整合性が取れないことが判明した。
【００１４】
そこで本発明の目的の一つは、記憶容量が大きくかつ高速読み出し、書き込みが可能なＲＯＭとＲＡＭを含むメモリシステムを提供することである。
【００１５】
【課題を解決するための手段】
本発明の代表的な手段を示せば以下の通りである。フラッシュメモリと、転送データバッファ（ＴＤＢＵＦ）と、複数のメモリバンクから構成され、クロックに同期したコマンドにより読出し／書込みを行う２つのＤＲＡＭを一つの封止体に実装し、封止体に半導体チップとの配線を行うための電極と、封止体と封止体外部との接続を行うための電極を設ける。
【００１６】
この際に、半導体装置外からのフラッシュメモリ内のデータの読み出し要求に対する読み出し時間を高速化するため、ＤＲＡＭとフラッシュメモリにメモリコントローラを接続し、メモリコントローラによりフラッシュメモリからＤＲＡＭへ、あるいはＤＲＡＭからフラッシュメモリへのデータ転送を行う。電源投入後及び転送命令が生じた際には、ＤＲＡＭにフラッシュメモリのデータの少なくとも一部をメモリコントローラにより転送する制御を行うとよい。
【００１７】
また、前記半導体装置内部でフラッシュメモリとＤＲＡＭ間のデータ転送を行っている間でも、前記半導体装置外よりＤＲＡＭへ読出し及び書きこみのアクセスを受付け、高速にデータの読出し及び書きこみが行われるように制御しても良い。前記半導体装置内部でフラッシュメモリとＤＲＡＭ間のデータ転送はバックグランドで行えるようにすると良い。
【００１８】
さらに、前記メモリコントローラは、電源投入後のフラッシュメモリからＤＲＡＭへのデータ転送の際にＤＲＡＭのリフレッシュ制御もおこなう。フラッシュメモリからＤＲＡＭへのデータ転送の際には、ＤＲＡＭに対してオートリフレッシュを行い、データ転送が終了したら、セルフリフレッシュ状態にし、その後、半導体装置外からのセルフリフレッシュ解除命令でセルフリフレッシュ状態を解除するように制御すると良い。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態例につき添付図面を参照しながら詳細に説明する。実施の形態例において各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００２０】
＜実施の形態例１＞
図１は本発明に係るメモリシステムを適用した一例であるメモリモジュールの第１の実施の形態例を示したものである。本メモリモジュールは、４つのチップによって構成されている。以下に、夫々のチップについて説明する。
【００２１】
まず、ＣＨＩＰ１（フラッシュメモリ：以下、ＦＬＡＳＨと表記する）は不揮発性メモリである。不揮発性メモリにはＲＯＭ（リードオンリーメモリ）、ＥＥＰＲＯＭ（エレクトリカリイレーサブルアンドプログラマブルＲＯＭ）、フラッシュメモリ等を用いることができる。本実施の形態例では、フラッシュメモリを例に説明する。ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）には、ＣＨＩＰ１、ＣＨＩＰ３、及びＣＨＩＰ４の制御を行う制御回路が含まれている。ＣＨＩＰ３およびＣＨＩＰ４は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。ＤＲＡＭは内部構成やインターフェースの違いから、ＥＤＯ（Ｅｘｔｅｎｄｅｄ　Ｄａｔａ　Ｏｕｔ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）、ＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）等様々な種類がある。本メモリモジュールにはいずれのＤＲＡＭでも用いることができるが、本実施の形態例ではＳＤＲＡＭを例に説明する。
【００２２】
このメモリモジュールには、アドレス（Ａ０〜Ａ１５）とクロック信号（ＣＬＫ）とコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）が入力される。電源はＳ−ＶＣＣ，　Ｓ−ＶＳＳ，　Ｌ−ＶＣＣ，Ｌ−ＶＳＳ，Ｆ−ＶＣＣ，　Ｆ−ＶＳＳ，　Ｄ−ＶＣＣ，　Ｄ−ＶＳＳを通して供給され、データの入出力にはＩＯ０〜ＩＯ３１が用いられる。いわゆるＳＤＲＡＭインターフェースによって、このメモリモジュールは動作する。
【００２３】
ＣＨＩＰ２は、ＣＨＩＰ１，ＣＨＩＰ３およびＣＨＩＰ４の動作に必要となる信号を供給する。ＣＨＩＰ２は、ＣＨＩＰ１に対して、アドレスおよびＦＬＡＳＨ用データ（Ｆ−ＩＯ０〜Ｆ−ＩＯ７）、コマンド（Ｆ−ＣＥ，　Ｆ−／ＣＬＥ，　Ｆ−／ＡＬＥ，　Ｆ−／ＷＥ，Ｆ−／ＲＥ，Ｆ−ＷＰ，　Ｆ−Ｒ／Ｂ）を供給する。さらに、ＣＨＩＰ２は、ＣＨＩＰ３及びＣＨＩＰ４に対してクロック（Ｄ−ＣＬＫ）、アドレス（Ｄ−Ａ０〜Ｄ−Ａ１４）、コマンド（Ｄ−ＣＫＥ，　Ｄ−／ＣＳ，　Ｄ−／ＲＡＳ，　Ｄ−／ＣＡＳ，　Ｄ−／ＷＥ，　Ｄ１−ＤＱＭＵ／ＤＱＭＬ、Ｄ２−ＤＱＭＵ／ＤＱＭＬ）、ＤＲＡＭ用データ（Ｄ１−ＤＱ０〜Ｄ１−ＤＱ１５、Ｄ２−ＤＱ０〜Ｄ２−ＤＱ１５）を供給する。
【００２４】
ここで各コマンド信号について簡単に説明する。ＣＨＩＰ２に入力されるＣＬＫはクロック信号、ＣＫＥはクロックイネーブル信号、／ＣＳはチップセレクト信号、／ＲＡＳはロウアドレスストローブ信号、／ＣＡＳはカラムアドレスストローブ信号、／ＷＥはライトイネーブル信号、ＤＱＭＢ０、ＤＱＭＢ１、ＤＱＭＢ２、ＤＱＭＢ３は入出力マスク信号である。
【００２５】
ＣＨＩＰ３及びＣＨＩＰ４に入力されるＤ−ＣＬＫはクロック信号、Ｄ−ＣＫＥはクロックイネーブル信号、Ｄ−／ＣＳはチップセレクト信号、Ｄ−／ＲＡＳはロウアドレスストローブ信号、Ｄ−／ＣＡＳはカラムアドレスストローブ信号、Ｄ−／ＷＥはライトイネーブル信号、Ｄ１−ＤＱＭＵ／ＤＱＭＬ、Ｄ２−ＤＱＭＵ／ＤＱＭＬは入出力マスク信号である。
【００２６】
ＣＨＩＰ１に入力されるＦ−／ＣＥはチップイネーブル信号、Ｆ−／ＣＬＥはコマンドラッチイネーブル信号、Ｆ‐ＡＬＥはアドレスラッチイネーブル信号、Ｆ−／ＷＥはライトイネーブル信号、Ｆ−／ＲＥはリードイネーブル信号、Ｆ−ＷＰはライトプロテクト信号、Ｆ−Ｒ／Ｂはレディ／ビジィ信号、Ｆ−ＩＯ０〜Ｆ−ＩＯ７は入出力信号でありアドレスの入力や、データの入出力に使用する。
【００２７】
ＣＨＩＰ２の制御回路（ＣＴＬ＿ＬＯＧＩＣ）は、外部から入力されたアドレスの値によって、ＣＨＩＰ２の制御回路（ＣＴＬ＿ＬＯＧＩＣ）に設けられたコントロールレジスタか、ＣＨＩＰ３およびＣＨＩＰ４のＤＲＡＭか、ＣＨＩＰ１のＦＬＡＳＨかを選択する。
制御回路（ＣＴＬ＿ＬＯＧＩＣ）に設けられたコントロールレジスタに値を設定しておくことによって、外部からのアクセスがコントロールレジスタへのアクセスか、ＤＲＡＭへのアクセスか、ＦＬＡＳＨへのアクセスかを区別することができる。いずれのアクセスもＳＤＲＡＭインターフェース方式によって行われる。
【００２８】
ＦＬＡＳＨは、特に限定しないが、初期プログラム領域、メインデータ領域、代替領域に分かれている。初期プログラム領域内の一部には、初期プログラム領域の範囲を示す初期プログラム領域指定データが格納されている。
【００２９】
この初期プログラム領域指定データは、本メモリモジュール外部からアドレス（Ａ０〜Ａ１５）とコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）を通して、書きかえることができる。
【００３０】
ＤＲＡＭは、特に制限はないが、ワーク領域とＦＬＡＳＨデータコピー領域とに分かれており、ワーク用はプログラム実行時のワークメモリとして、ＦＬＡＳＨデータコピー領域はＦＬＡＳＨからのデータをコピーするためのメモリとして利用される。
【００３１】
ＦＬＡＳＨのアドレスとＤＲＡＭのＦＬＡＳＨデータコピー領域のアドレスとの対応付けは、制御回路ＣＨＩＰ２に設けられたメモリマネージメント回路によって決めることができる。例えば、一般的にＳＤＲＡＭは４つのメモリバンク（バンク０〜３）から構成されており、特に限定はしないが、メモリマネージメント回路でＤＲＡＭのＦＬＡＳＨデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てることも可能である。
【００３２】
電源投入時の動作シーケンスを説明する。本メモリモジュールへ電源投入を行うと、制御回路ＣＨＩＰ２は、ＤＲＡＭの初期化を行ない、次にＦＬＡＳＨの初期プログラム領域指定データを読み出す。そして、このＦＬＡＳＨの初期プログラム領域指定データに示されている範囲のＦＡＬＳＨのデータを、ＤＲＡＭのＦＬＡＳＨデータコピー領域へ転送する。
【００３３】
このように、電源投入時に必要最小限のデータをＦＬＡＳＨからＤＲＡＭへ自動転送することにより、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため高性能化が図れる。
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき、高機能化が図れる。
【００３４】
電源投入時の動作シーケンスが終了した後のＦＬＡＳＨ−ＤＲＡＭ間のデータ転送は、制御回路ＣＨＩＰ２内のコントロールレジスタにアクセスし、ロード命令やストア命令コードを書きこむことで、ＦＬＡＳＨのデータをＤＲＡＭのＦＬＡＳＨデータコピー領域にコピー（ロード）したり、ＤＲＡＭのＦＬＡＳＨデータコピー領域のデータをＦＬＡＳＨに書き戻したり（ストア）できる。
【００３５】
アドレス信号（Ａ０〜Ａ１５）からコントロールレジスタにアクセスするためのアドレスと、コマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からライト命令、入出力データ信号（Ｄ−ＩＯ０〜Ｄ−ＩＯ１５）から、ロード命令コード、ロード開始アドレス、ロード終了アドレスが入力されると、コントロールレジスタにはロード命令コードとロード開始アドレスと転送データサイズが書きこまれる。その後、ＦＬＡＳＨのロード開始アドレスから転送データサイズ分のデータが読み出され、ＤＲＡＭのＦＬＡＳＨデータコピー領域へ転送される。これによって、ＦＬＡＳＨのデータはＤＲＡＭへ保持されることになる。
【００３６】
ロード命令によるＦＬＡＳＨ−ＤＲＡＭ間のデータ転送と同様にコマンド信号（ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）およびアドレス信号（Ａ０〜Ａ１５）からコントロールレジスタにストア命令コードとストア開始アドレスと転送データサイズが書きこまれると、ＤＲＡＭのストア開始アドレスから転送データサイズ分のデータが、ＦＬＡＳＨへ書きこまれる。
【００３７】
ＦＬＡＳＨは、書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。
【００３８】
制御回路Ｃｈｉｐ２はＦＬＡＳＨからデータを読み出す時、読出しデータのエラーを検出し、訂正後、ＤＲＡＭへ転送する。ＦＬＡＳＨへのデータの書き込み時には、制御回路ＣＨＩＰ２は正しく書き込まれたかをチェックし、正しく書き込まれなかった場合は、現在のアドレスとは異なるアドレスに書きこみを行う。いわゆる、代替え処理を行う。不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったというアドレス管理も行う。
【００３９】
ＤＲＡＭのＦＬＡＳＨデータコピー領域へアクセスする場合は、アドレス信号（Ａ０〜Ａ１５）から、ＦＬＡＳＨのデータコピー領域を選択するアドレスと、コマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から、読み出し命令や書き込み命令を入力すると、これらの命令やアドレスを解読し、ＤＲＡＭのＦＬＡＳＨデータコピー領域へアクセスし、データの読み出しや書きこみを行う。
これによって、ＤＲＡＭに保持されているＦＬＡＳＨ領域のデータの読み出し及び書きこみ時間は、ＤＲＡＭと同等となる。
【００４０】
ＤＲＡＭのワーク領域へアクセスする場合は、アドレス信号（Ａ０〜Ａ１５）から、ワーク領域を選択するアドレスと、コマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から、読み出し命令や書き込み命令を入力すると、これらの命令やアドレスを解読し、ＤＲＡＭのワーク領域へアクセスし、データの読み出しや書きこみを行う。
【００４１】
一般的にＳＤＲＡＭは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Ｔｉｎｔ−ｍｉｎが定められている。
【００４２】
メモリマネージメント回路で、ＤＲＡＭのＦＬＡＳＨデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てたとし、本メモリモジュールでロード命令やストア命令によるＤＲＡＭのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号（Ａ０〜Ａ１５）及びコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）を通してＤＲＡＭのバンク０へアクセスが生じた場合、制御回路ＣＨＩＰ２は、前記最小時間間隔Ｔｉｎｔ−ｍｉｎを利用してロード命令やストア命令によるＤＲＡＭへのアクセスを一時、停止し、アドレス信号（Ａ０〜Ａ１５）及びコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からのアクセスを行い、このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開する。
【００４３】
リードアクセスの場合には、ＤＲＡＭからの読み出しデータはＤＲＡＭ用データＩ／Ｏ（Ｄ１−ＤＱ０〜Ｄ１−ＤＱ１５）を通り、データ入出力線（Ｉ／Ｏ０〜Ｉ／Ｏ３１）へ出力される。ライトアクセスの場合は、書込みデータはメモリモジュールのデータ入出力線（Ｉ／Ｏ０〜Ｉ／Ｏ３１）から入力され、その後ＤＲＡＭ用データＩ／Ｏ（Ｄ１−ＤＱ０〜Ｄ１−ＤＱ１５，Ｄ２−ＤＱ０〜Ｄ２−ＤＱ１５）を通してＤＲＡＭへ入力される。
【００４４】
図２は、制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）の構成図である。ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）は、外部からＳＤＲＡＭインターフェースで動作し、ＣＨＩＰ３（ＤＲＡＭ１）とＣＨＩＰ１（ＦＬＡＳＨ）を制御する制御回路である。以下で各回路ブロックの動作を説明する。
【００４５】
ＤＲＡＭ制御回路ＳＤＣＯＮは、メモリマネージメント回路ＭＵ、コマンド発生回路ＣＧＥＮ、アドレス発生回路ＡＧＥＮ、アクセス調停回路ＦＡＲ、初期化回路ＩＮＴ、カウンター回路ＣＴ、リフレッシュ制御回路ＲＥＦから構成される。初期化回路ＩＮＴは、ＤＲＡＭへの電源供給開始時にＤＲＡＭの初期化を行う。
【００４６】
メモリマネージメント回路ＭＵは、外部より入力されたアドレスを変換し、コントロールレジスタやＤＲＡＭのＦＬＡＳＨデータコピー領域、ＤＲＡＭのワーク領域及びＦＬＡＳＨを選択する。アクセス調停回路ＦＡＲは、ＦＬＡＳＨ‐ＤＲＡＭ間のアクセスを調停する。
【００４７】
カウンター回路ＣＴは、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）によって設定されたバースト長にしたがってアドレス信号（Ａ０〜Ａ１５）を１つずつインクリメントする。コマンド発生回路ＣＧＥＮは、ＤＲＡＭに対してデータの読出しや書きこみ等の命令を発行する。アドレス発生回路ＡＧＥＮは、ＤＲＡＭに対してアドレスを発行する。
【００４８】
ＩＯデータコントロール回路ＩＯＣＯＮは、ＤＲＡＭのデータの読み出し及び書き込みのタイミングを制御する。バッファ回路ＢＵＦは、クロックＣＬＫから、ＤＲＡＭ制御回路ＳＤＣＯＮ、ＩＯデータコントロール回路ＩＯＣＯＮへ内部制御用のクロック及びＤＲＡＭ用クロックＤ−ＣＬＫを生成する。
【００４９】
アクセス要求回路ＲＥＱは、ＦＬＡＳＨに格納されている、電源投入時にＦＬＡＳＨからＤＲＡＭへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データを読み出すための初期アドレスＡｄａｕｔｏを保持しており、電源投入時、前記初期アドレスＡＤａｕｔｏにより、ＦＬＡＳＨから初期プログラム領域指定データを読出し、この初期プログラム領域指定データに示されている範囲のデータをＦＬＡＳＨからＤＲＡＭへ転送するために、転送要求をフラッシュ制御回路ＦＣＯＮ及びＤＲＡＭ制御回路ＳＤＣＯＮに発行する。さらに、ロード命令やストア命令によるＤＲＡＭ−ＦＬＡＳＨ間のデータ転送時の転送要求を発行する。
【００５０】
ＦＬＡＳＨは、特に限定しないが、初期プログラム領域、メインデータ領域、代替領域に分かれている。初期プログラム領域内の一部には、初期プログラム領域の範囲を示す初期プログラム領域指定データが格納されている。この初期プログラム領域指定データは、本メモリモジュール外部からアドレス（Ａ０〜Ａ１５）とコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）を通して、書きかえることができる。
【００５１】
ＤＲＡＭは、定期的にリフレッシュ動作を行わないとメモリセルに保持されていつかデータが失われるという特性を持つ。このため、リフレッシュ制御回路ＲＥＦは、電源投入直後の初期データをＦＬＡＳＨからＤＲＡＭへ転送する間、ＤＲＡＭに対してオート・リフレッシュ動作を行う。さらに、初期データの転送が完了した時、ＤＲＡＭに対してセルフリフレッシュ動作を行いＤＲＡＭのデータを保持する。セルフリフレッシュ状態では、通常のオート・リフレッシュ動作より低電力でデータを保持することができる。リフレッシュ制御回路によるセルフリフレッシュ状態は、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から、セルフリフレッシュ解除命令が入力されると、解除され、それと同時に、リフレッシュの制御がリフレッシュ制御回路ＲＥＦから、アドレス信号（Ａ０〜Ａ１５）やコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からの制御に移る。
【００５２】
コントロールレジスタＲＥＧには、特に制限はないが、ロード命令、ストア命令、サイクル時間変更命令、電源遮断命令、電源投入命令などの命令コードや、転送開始アドレス、転送データサイズ等が書き込まれ保持される。
転送データバッファＴＤＢＵＦは、ＤＲＡＭ−ＦＬＡＳＨ間データ転送時のデータを一時的に保存する。
【００５３】
フラッシュ制御回路ＦＣＯＮは、フラッシュ制御信号生成回路ＦＧＥＮとクロック発生回路ＣＫＧＥＮとエラー訂正回路ＥＣＣと代替処理回路ＲＥＰから構成される。
クロック発生回路ＣＫＧＥＮは、電源供給後、ＲＥＳＥＴ信号が解除されるとフラッシュ制御信号生成回路ＦＧＥＮ用のクロックを発生する。
【００５４】
エラー訂正回路ＥＣＣは、ＦＬＡＳＨから読み出したデータにエラーがあるかどうかをチェックし、エラーがあれば訂正を行う。代替処理回路ＲＥＰは、ＦＬＡＳＨへの書き込みが正しく行われたかをチェックし、正しく行われなかった場合は、ＦＬＡＳＨにあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。フラッシュ制御信号生成回路ＦＧＥＮは、ＦＬＡＳＨに対しデータの読出し、書きこみの制御を行う。
パワー制御回路ＰＣＯＮは、ＤＲＡＭへの電源供給及び電源の制御を行う。
【００５５】
次に、本メモリモジュールの動作を説明する。
電源Ｌ−ＶＣＣ、Ｌ−ＶＳＳ、Ｓ−ＶＣＣ、Ｓ−ＶＳＳが投入され、リセット信号ＲＥＳＥＴによってＣＨＩＰ２は初期設定される。リセットが解除されると、ＤＲＡＭへ電源供給が開始され、初期化回路ＩＮＴはＤＲＡＭの初期化を行う。
【００５６】
この後、実行されるＦＬＡＳＨからＤＲＡＭへの初期プログラムの自動転送について説明する。
アクセス要求回路ＲＥＱは、ＦＬＡＳＨに格納されている、電源投入時にＦＬＡＳＨからＤＲＡＭへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データを読み出すための初期アドレスＡｄａｕｔｏを保持している。
【００５７】
電源投入後、アクセス要求回路ＲＥＱは、前記初期アドレスＡＤａｕｔｏのデータを読み出すための要求をフラッシュ制御信号発生回路ＦＧＥＮに対して発行する。フラッシュ制御信号発生回路ＦＧＥＮは、アクセス要求回路ＲＥＱの指示にしたがって、ＦＬＡＳＨに格納されている初期プログラム領域指定データを読み出す。その後、制御回路ＣＨＩＰ２は、この初期プログラム領域指定データに示されている範囲のプログラムをＦＬＡＳＨからＤＲＡＭへ転送する。
【００５８】
最初に、フラッシュ制御信号発生回路ＦＧＥＮは、ＦＬＡＳＨに対して読み出し動作を行う。ＦＬＡＳＨから読み出されたデータに誤りが無ければ、直接、データを転送データバッファＴＤＢＵＦへ転送し、誤りがあれば、エラー訂正回路ＥＣＣで訂正し、転送データバッファＴＤＢＵＦへ転送する。
【００５９】
その次に、アクセス要求回路ＲＥＱは、アクセス調停回路ＦＡＲへＤＲＡＭへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ＡＣＧＥＮからライト命令とアドレス信号、ＩＯデータコントロール回路ＩＯＣＯＮより初期プログラムがＤＲＡＭに対して書き込まれる。
【００６０】
アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）によってコントロールレジスタＲＥＧが選択され、ロード命令がコントロールレジスタＲＥＧに書き込まれると、ＦＬＡＳＨからＤＲＡＭへデータ転送を開始する。最初に、フラッシュ制御信号発生回路ＦＧＥＮは、ＦＬＡＳＨに対して読み出し動作を行う。ＦＬＡＳＨから読み出されたデータに誤りが無ければ、直接、データを転送データバッファＴＤＢＵＦへ転送し、誤りがあれば、エラー訂正回路ＥＣＣで訂正し、転送データバッファＴＤＢＵＦへ転送する。
【００６１】
その次に、アクセス要求回路ＲＥＱは、アクセス調停回路ＦＡＲへＤＲＡＭへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ＡＣＧＥＮからライト命令とアドレス信号、ＩＯデータコントロール回路ＩＯＣＯＮよりデータがＤＲＡＭに対して入力され、所望のデータがＤＲＡＭへ書き込まれる。
【００６２】
なお、図２ではエラー訂正回路ＥＣＣと代替処理回路ＲＥＰは、制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）に設けたが、もちろんＣＨＩＰ１（ＦＬＡＳＨ）に設けて、ＦＬＡＳＨ側でエラー訂正を行って、そのデータを制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）を介してＤＲＡＭ側に転送したり、また、ＤＲＡＭ側からＦＬＡＳＨ側へ転送するデータをＦＬＡＳＨ側で代替処理を行い、書き込む構成としても良い。
【００６３】
アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）によってコントロールレジスタＲＥＧが選択され、ストア命令がコントロールレジスタに書き込まれると、ＤＲＡＭからＦＬＡＳＨへデータ転送が開始される。最初に、アクセス要求回路ＲＥＱは、アクセス調停回路ＦＡＲへＤＲＡＭへのデータ転送要求を発行し、転送要求を許可され、アドレス・コマンド発生回路ＡＣＧＥＮからリード命令とアドレス信号をＤＲＡＭに送りデータを読み出す。
【００６４】
ＤＲＡＭから読み出されたデータは、ＩＯデータコントロール回路ＩＯＣＯＮを通って転送データバッファＴＤＢＵＦへ転送される。フラッシュ制御信号発生回路ＦＧＥＮは、転送データバッファＴＤＢＵＦへ転送されたデータを読出し、ＦＬＡＳＨに対して書き込みを行う。
【００６５】
アドレス代替処理回路ＲＥＰは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、ＦＬＡＳＨにあらかじめ用意されている代替用の新たなアドレスに対して書き込みを行う。代替え処理を行った際は、不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったかというアドレス情報を保持し管理する。
【００６６】
ＤＲＡＭのＦＬＡＳＨデータコピー領域やワーク領域へアクセスする場合は、アドレス信号（Ａ０〜Ａ１５）からそれぞれの領域を選択するアドレスと、コマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から読み出し命令や書き込み命令とを入力する。制御回路ＣＨＩＰ２は、これらの命令やアドレスを解読し、ＤＲＡＭに対して、アドレス信号（Ｄ−Ａ０〜Ｄ−Ａ１４）とコマンド信号Ｄ−ＣＯＭ（Ｄ−ＣＫＥ，　Ｄ−／ＣＳ，　Ｄ−／ＲＡＳ，　Ｄ−／ＣＡＳ，　／Ｄ−ＷＥ）からアドレス及び読出しや書きこみ命令を発行し、データの読み出しや書きこみを行う。
【００６７】
一般的にＳＤＲＡＭは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Ｔｉｎｔ−ｍｉｎが定められている。
【００６８】
メモリマネージメント回路でＳＤＲＡＭのＦＬＡＳＨデータコピー領域をバンク３及びバンク２に割り当て、ワーク領域はバンク１及びバンク０に割り当てたとし、本メモリモジュールでロード命令やストア命令によるＤＲＡＭのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号（Ａ０〜Ａ１５）及びコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）を通してＤＲＡＭのバンク０へアクセスが生じた場合、制御回路ＣＨＩＰ２は、前記最小時間間隔Ｔｉｎｔ−ｍｉｎを利用してロード命令やストア命令によるＤＲＡＭへのアクセスを一時、停止させ、その後、アドレス信号（Ａ０〜Ａ１５）及びコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からのアクセスを処理するために、アドレス信号（Ｄ−Ａ０〜Ｄ−Ａ１４）とコマンド信号Ｄ−ＣＯＭ（Ｄ−ＣＫＥ，　Ｄ−／ＣＳ，　Ｄ−／ＲＡＳ，　Ｄ−／ＣＡＳ，　／Ｄ−ＷＥ）からＤＲＡＭへアドレスや、読出し／書きこみ命令を発行し、データの読み出しや書きこみを行う。このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開する。
【００６９】
このように、メモリモジュール内部でのロード命令やストア命令によるＦＬＡＳＨ‐ＤＲＡＭ間のデータ転送中であっても、これらのデータ転送を意識することなく、メモリモジュール外部からＤＲＡＭへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【００７０】
云いかえれば、ロード命令やストア命令によるＦＬＡＳＨ‐ＤＲＡＭ間のデータ転送をバックグランドで実行できるため、メモリモジュール外部からのアクセスを意識することなく、必要なデータを必要な時間までに前もってＤＲＡＭへ転送したり、ＦＬＡＳＨへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【００７１】
ＤＲＡＭの電源を遮断する時は、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から、電源遮断命令をコントロールレジスタＲＥＧに書きこむ。その後、パワー制御回路ＰＣＯＮは、ＤＲＡＭへの電源供給を停止する。
【００７２】
一旦、ＤＲＡＭの電源供給を停止した後に、再度ＤＲＡＭを動作させるためには、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から、電源投入命令をコントロールレジスタＲＥＧに書きこむ。
その後、パワー制御回路ＰＣＯＮは、ＤＲＡＭへの電源供給を開始し、初期化回路ＩＮＴがＤＲＡＭを初期化し、アクセス要求回路ＲＥＱによって初期データの転送要求が発行され、ＦＬＡＳＨからＤＲＡＭへ初期データの転送が行われる。
【００７３】
図３は、メモリマネージメント回路ＭＵによるメモリマップの一例を示したものである。本実施の形態例では、特に限定されないが、不揮発メモリの記憶領域が１２８Ｍｂ＋４Ｍｂ、ＤＲＡＭの記憶領域が２５６Ｍｂ、コントロールレジスタＲＥＧが８ｋｂであるメモリモジュールを例に代表的なメモリマップを説明する。
【００７４】
図３では、アドレス信号Ａ０〜Ａ１５を通じて入力したアドレスを元に、メモリマネージメント回路ＭＵがコントロールレジスタＲＥＧ（８ｋｂ）、ＤＲＡＭのＷｏｒｋ領域ＷＫ−Ａｒｅａ（１２８Ｍｂｉｔ）、ＤＲＡＭのＦＬＡＳＨデータコピー領域ＣＰ−Ａｒｅａ（１２８Ｍｂｉｔ）、ＦＬＡＳＨ（１２８Ｍｂｉｔ＋４Ｍｂ）にアドレスを変換したメモリマップを示す。
【００７５】
特に制限はないが、メモリマップのアドレス空間の下部から、コントロールレジスタＲＥＧ、ＤＲＡＭのバンク０（ＢＡＮＫ０）、バンク１（ＢＡＮＫ１）、バンク２（ＢＡＮＫ２）、バンク３（ＢＡＮＫ３）、がマッピングされている。
【００７６】
ＤＲＡＭのバンク３（ＢＡＮＫ３）及びバンク２（ＢＡＮＫ２）はＦＬＡＳＨのデータコピー領域ＣＰ−Ａｒｅａに、バンク１（ＢＡＮＫ１）及びバンク０（ＢＡＮＫ０）はワーク領域ＷＫ−Ａｒｅａにマッピングされている。データコピー領域ＣＰ−Ａｒｅａは、ＦＬＡＳＨのデータが転送され保持される領域である。ワーク領域ＷＫ−Ａｒｅａは、ワークメモリとして利用される領域である。
ＤＲＡＭのバンク３（ＢＡＮＫ３）の中の初期プログラム領域Ｄ−ＩＰＲには、電源投入後の初期化時に、ＦＬＡＳＨの初期プログラム領域Ｆ−ＩＰＲのプログラムが転送される。
【００７７】
ＦＬＡＳＨは、初期プログラム領域Ｆ−ＩＰＲ、メインデータ領域Ｆ−ＭＤ，代替領域Ｆ−ＲＥＰとに分かれている。また、ＦＬＡＳＨの初期プログラム領域Ｆ−ＩＰＲには、電源投入時にＤＲＡＭへ転送される初期プログラムが格納されている。
【００７８】
メインデータ領域Ｆ−ＭＤには、プログラムやデータが格納されている。また、ＦＬＡＳＨは書き換えを繰り返すことによって、信頼性が低下し、書き込み時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域Ｆ−ＲＥＰはこのように不良となった初期プログラム領域Ｆ−ＩＰＲやメインデータ領域Ｆ−ＭＤのデータを、新たな領域へ置き換えるために設けられている。代替領域の大きさは、特に限定しないが、ＦＬＡＳＨが保証する信頼性が確保できるように決めると良い。
ＦＬＡＳＨのページサイズは特に限定しないが、５２８バイト（Ｂｙｔｅ）で、そのうち、５１２Ｂｙｔｅはデータ領域、残りの１６Ｂｙｔｅが冗長領域である。
【００７９】
ＦＬＡＳＨのメインデータ領域Ｆ−ＭＤおよび代替領域Ｆ−ＲＥＰ内のデータは、必要に応じて、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からのロード命令により、バンク３（ＢＡＮＫ３）の中の初期プログラム領域Ｄ−ＩＰＲ以外のＦＬＡＳＨデータコピー領域ＣＰ−Ａｒｅａへ転送される。
【００８０】
電源投入時のＦＬＡＳＨからＤＲＡＭへのデータ転送について説明する。
ＦＬＡＳＨのデータ領域ｐＡＤａｕｔｏには、電源投入時に、ＦＬＡＳＨからＤＲＡＭへ自動転送する初期プログラムの範囲を示す初期プログラム領域指定データＬａｒｅａが格納されている。
【００８１】
電源投入後、先ず、ＦＬＡＳＨのデータｐＡＤａｕｔｏを読み出す。ＦＬＡＳＨからデータを読み出す際は、ＦＬＡＳＨのデータ領域ｐＡＤａｕｔｏにあるデータと冗長領域ｒＡＤａｕｏｔにあるＥＣＣパリティデータを読み出し、エラー訂正回路ＥＣＣによって、エラーが有れば修正される。修正されたデータ領域ｐＡＤａｕｏｔのデータだけを読み出す。
【００８２】
次に、データ領域ｐＡＤａｕｔｏに格納されている初期プログラム領域指定データＬａｒｅａに示されている範囲（初期プログラム領域Ｆ−ＩＰＲ）のプログラムをＤＲＡＭの初期プログラム領域Ｄ−ＩＰＲへ転送する。
【００８３】
ロード命令によるＦＬＡＳＨからＤＲＡＭへのデータ転送を説明する。
ＦＡＬＳＨのｐ２４５７５のデータをＤＲＡＭへ転送するため、アドレス信号（Ａ０〜Ａ１５）やコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からコントロールレジスタＲＥＧにロード命令と、転送開始のアドレスと転送データサイズ（１ページ分）を書きこむ。そうすると、制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）はＦＬＡＳＨの転送元のアドレス２４５７５のデータを読出し、メモリマネージメント回路ＭＵが設定したメモリマップに従い、ＤＲＡＭのバンク３（ＢＡＮＫ３）へ１ページ分（５１２Ｂｙｔｅ）のデータｐ２４５７５を転送する。ＦＬＡＳＨからデータを読み出す際は、ＦＬＡＳＨのデータ領域ｐ２４５７５にあるデータと冗長領域ｒ２４５７５にあるＥＣＣパリティデータを読み出し、エラー訂正回路ＥＣＣによって、エラーが有れば修正される。修正されたデータｐ２４５７５だけをＤＲＡＭへ転送する。
【００８４】
ストア命令によるＤＲＡＭからＦＬＡＳＨへのデータ転送を説明する。
ＤＲＡＭのバンク２（ＢＡＮＫ２）のデータをＦＡＬＳＨへデータ転送するため、コントロールレジスタＲＥＧにストア命令と転送開始のアドレスと転送データサイズ（１ページ分）を書きこむ。そうすると、制御回路ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）はＤＲＡＭのバンク２（ＢＡＮＫ２）のデータを読出し、メモリマネージメント回路ＭＵが設定したメモリマップに従い、ＦＬＡＳＨの転送先アドレス１０２４０のデータ領域ｐ１０２４０へ１ページ分（５１２Ｂｙｔｅ）のデータを転送する。
【００８５】
ＦＬＡＳＨへデータを書きこむ際、エラー訂正回路ＥＣＣはＥＣＣパリティデータを生成する。フラッシュ制御信号発生回路ＦＧＥＮによって、ＤＲＡＭより読み出されたデータはＦＬＡＳＨのｐ１０２４０へ、生成されたＥＣＣパリティデータは冗長領域ｒ１０２４０へ書きこまれる。アドレス代替処理回路ＲＥＰは、書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、ＦＬＡＳＨの代替領域Ｆ−ＲＥＰ内のアドレスを選択し、例えば、ＤＲＡＭより読み出されたデータはＦＬＡＳＨの代替領域Ｆ−ＲＥＰ内の代替データｐ０へ、生成されたＥＣＣパリティデータは代替冗長領域ｒ０へ書きこまれる。
【００８６】
次に、ＤＲＡＭからのデータの読み出しについて説明する。
アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から、ＤＲＡＭのバンク３（ＢＡＮＫ３）内のアドレスとリード命令が入力されると、ＤＲＡＭのバンク３（ＢＡＮＫ３）内のアドレスを選択し、データを読み出すことができる。つまり、ＦＬＡＳＨのデータをＤＲＡＭと同じ速度で読み出すことができる。他のバンク（バンク２、バンク１、バンク０）についても同様にデータを読み出すことができる。
【００８７】
次に、ＤＲＡＭへのデータの書きこみについて説明する。
アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から、ＤＲＡＭのバンク２（ＢＡＮＫ２）内のアドレスと書き込み命令が入力されると、ＤＲＡＭのバンク２（ＢＡＮＫ２）内のアドレスを選択し、データを書きこむことができる。つまり、ＦＬＡＳＨのデータをＤＲＡＭと同じ速度で書きこむことができる。他のバンク（バンク２、バンク１、バンク０）についても同様にデータを書きこむことができる。
【００８８】
図４は、制御回路ＣＨＩＰ２の電源投入時の初期シーケンスを示す。
Ｔ１の期間（ＰＯＮ）で電源投入を行い、Ｔ２の期間（ＲＳＴ）でリセットを行う。リセットが解除された次のＴ３の期間（ＤＩＮＩＴ）でＤＲＡＭに対して初期化を行い、Ｔ４の期間（ＡＬＤ）でＦＬＳＡＨからＤＲＡＭへ初期プログラムを転送する。初期プログラム転送中は、リフレッシュ制御回路ＲＥＦがオート・リフレッシュを行う。初期プログラムの転送が終了した後は、ＤＲＡＭに転送されたデータを保持するためＴ５の期間（ＳＲＥＮ）で、リフレッシュ制御回路ＲＥＦはＤＲＡＭをセルフリフレッシュ状態にする。これ以降のＴ６の期間（ＳＲＥＦ）では、セルフリフレッシュ状態となる。
【００８９】
Ｔ７の期間（ＳＲＥＸ）でセルフリフレッシュ状態を解除するためアドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からセルフリフレッシュ解除コマンドがされると、Ｔ８の期間（ＩＤＬＥ）以降はＤＲＡＭはアイドル状態となりアクセスを受け付けることができる。
【００９０】
図５は、図４に示すＴ３の期間（ＤＩＮＴ）で、汎用のＳＤＲＡＭに対して行う初期化の一例を示すフローチャートである。
リセット（ＲＳＴ）を行った後、ＤＲＡＭへ初期化（ＤＩＮＩＴ）を行う。このＤＲＡＭの初期化では、ＤＲＡＭに対し全バンクプリチャージ（ＳＴＥＰ１：ＡＢＰ）を行い、次に、オートリフレッシュ（ＳＴＥＰ２：ＡＲＥＦ）、最後にモードレジスタセット（ＳＴＥＰ３：ＭＲＳＥＴ）を行う。モードレジスタセット（ＳＴＥＰ３：ＭＲＳＥＴ）では、バースト長（ＢＬ）を１に、キャスレイテンシ（ＣＬ）を２に設定する。
ＤＲＡＭの初期化が終了すると、ＦＬＳＡＨからＤＲＡＭへ初期プログラムの転送が開始される（ＡＬＤ）。
【００９１】
図６は、従来より用いられている汎用ＳＤＲＡＭに、拡張モードレジスタＥＭＲＥＧを追加し、セルフリフレッシュ時のデータ保持領域の変更や最大保証温度の変更、出力バッファのドライブ能力の変更等を可能としたＳＤＲＡＭに対して、Ｔ３の期間（ＤＩＮＴ）で行う初期化の一例を示すフローチャートである。
【００９２】
リセット（ＲＳＴ）を行った後、ＤＲＡＭへ初期化（ＤＩＮＩＴ）を行う。このＤＲＡＭの初期化では、ＤＲＡＭに対し全バンクプリチャージ（ＳＴＥＰ１：ＡＢＰ）を行い、次に、オートリフレッシュ（ＳＴＥＰ２：ＡＲＥＦ）を行う。そしてモードレジスタセット（ＳＴＥＰ３：ＭＲＳＥＴ）を行い、最後に拡張モードレジスタセット（ＳＴＥＰ４：ＥＭＲＳＥＴ）を行う。モードレジスタセット（ＳＴＥＰ３：ＭＲＳＥＴ）では、バースト長（ＢＬ）を１に、キャスレイテンシ（ＣＬ）を２に設定する。拡張モードレジスタセット（ＳＴＥＰ４：ＥＭＲＳＥＴ）では、セルフリフレッシュ時のＤＲＡＭのデータ保持領域を全バンクに（Ｒｅｔ＝Ａｌｌ　ｂａｎｋｓ）、最大保証温度を８５℃に（Ｔｅｍｐ＝８５℃）、出力バッファのドライブ能力をノーマルに（Ｄｒｖ＝Ｎｏｒｍａｌ）設定する。ＤＲＡＭの初期化が終了すると、ＦＬＳＡＨからＤＲＡＭへ初期プログラムの転送が開始される（ＡＬＤ）。
【００９３】
図７は、電源投入後の図４のＴ４の期間（ＡＬＤ）で行うＦＬＳＡＨからＤＲＡＭへの初期プログラムのデータ転送についての一例を示すフローチャートである。電源投入後、制御回路ＣＨＩＰ２は、ＦＬＡＳＨから初期プログラム領域指定データＬａｒｅａを読み出す（ＳＴＥＰ１）。読み出したデータにエラーがあるかをチェック（ＳＴＥＰ２）し、エラーがあればエラーを訂正し（ＳＴＥＰ３）、エラーがなければ直接、アクセス要求回路ＲＥＱへ転送する。
【００９４】
アクセス要求回路ＲＥＱは、初期プログラム領域指定データＬａｒｅａで示されている範囲である初期プログラム領域Ｆ−ＩＰＲからデータとＥＣＣパリティデータを読み出す（ＳＴＥＰ４）。読み出したデータにエラーがあるかをチェック（ＳＴＥＰ５）し、エラーがあればエラーを訂正し（ＳＴＥＰ６）、エラーがなければ直接、転送データバッファＴＤＢＵＦへ書きこむ（ＳＴＥＰ７）。
【００９５】
転送データバッファＴＤＢＵＦへ書きこまれたデータをＤＲＡＭへ書きこむ際、ＤＲＡＭに対してリフレッシュ要求が発生しているかをチェックし（ＳＴＥＰ８）、リフレッシュ要求があれば、リフレッシュ動作を行い（ＳＴＥＰ９）、その後、データをＤＲＡＭに書きこむ（ＳＴＥＰ１０）。リフレッシュ要求がなければ、すぐにデータをＤＲＡＭに書きこむ（ＳＴＥＰ１０）。ＴＤＢＵＦの内のデータがすべてＤＲＡＭへ書きこまれたかをチェックし（ＳＴＥＰ１１）、すべて書きこまれていなければ、ＳＴＥＰ７からＳＴＥＰ１０を繰り返す。すべて書きこまれていれば、ＦＬＡＳＨの初期プログラム領域Ｆ−ＩＰＲのデータがすべてＤＲＡＭへ書きこまれたかをチェックする（ＳＴＥＰ１２）。ＦＬＡＳＨの初期プログラム領域Ｆ−ＩＰＲのデータが、すべて書きこまれていなければＳＴＥＰ４からＳＴＥＰ１１を繰り返す。ＦＬＡＳＨの初期プログラム領域Ｆ−ＩＰＲのデータが、すべて書きこまれていれば、コントロールレジスタＲＥＧへ、初期プログラムの転送が終了したことを示す値を書きこむ（ＳＴＥＰ１３）。
【００９６】
リフレッシュ制御回路ＲＥＦは、ＤＲＡＭのデータを保持するために、初期プログラム転送中は、オート・リフレッシュを行い、初期プログラムの転送が終了した後は、ＤＲＡＭへセルフリフレッシュ・コマンドを発行し、セルフリフレッシュ状態にする（ＳＴＥＰ１４）。
【００９７】
図８は、リフレッシュの動作を制御回路ＣＨＩＰ２のリフレッシュ制御回路ＲＥＦで行っているリフレッシュ動作を、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から行うための切り替え動作の一例を示すフローチャートである。
【００９８】
先ず、初期プログラムのデータ転送転送中は、制御回路ＣＨＩＰ２のリフレッシュ制御回路ＲＥＦがＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）に対してオート・リフレッシュを行い（ＳＴＥＰ１）、初期プログラムの転送が終了した後は、ＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へセルフリフレッシュ・コマンドを発行し、セルフリフレッシュ状態にする（ＳＴＥＰ２）。その後、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭからセルフリフレッシュ状態を解除する命令が入力する（ＳＴＥＰ３）と、ＤＲＡＭ（ＣＨＩＰ１及びＣＨＩＰ２）はセルフリフレッシュ状態が解除（ＳＴＥＰ４）され、その後のリフレッシュ制御はアドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から行えるようになる（ＳＴＥＰ５）。
【００９９】
このように、初期プログラムの転送が終了した後にＤＲＡＭをセルフリフレッシュ状態にすることで、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でＤＲＡＭのデータを保持することができ、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０１００】
図９は、ロード命令によって実行されるＦＬＡＳＨからＤＲＡＭへのデータ転送を示すフローチャートである。
アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭからロード命令とアドレスがＣＨＩＰ２へ入力すると（ＳＴＥＰ１）、ＦＬＡＳＨから入力アドレスに対応したデータとＥＣＣパリティデータを読み出す（ＳＴＥＰ２）。読み出したデータにエラーがあるかをチェック（ＳＴＥＰ３）し、エラーがあればエラーを訂正し（ＳＴＥＰ４）、転送データバッファＴＤＢＵＦへ書きこむ（ＳＴＥＰ５）。エラーがなければ直接、転送データバッファＴＤＢＵＦへ書きこむ（ＳＴＥＰ５）。
【０１０１】
転送データバッファＴＤＢＵＦへ書きこまれたデータをＤＲＡＭへ書きこむ際、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭからＤＲＡＭに対して読出し、書き込み、リフレッシュ等の命令が発生しているかをチェックし（ＳＴＥＰ６）、命令があれば、その命令を実行し（ＳＴＥＰ７）、その後、ＤＲＡＭへデータの書きこみを開始する（ＳＴＥＰ８）。命令がなければ、すぐにＤＲＡＭへデータの書き込みを開始する（ＳＴＥＰ８）。
【０１０２】
次に、転送データバッファＴＤＢＵＦからＤＲＡＭへデータをがすべて書きこまれたかをチェックする（ＳＴＥＰ９）。データがすべて書きこまれていない場合、つまり、まだ書き込み中の際に、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からＤＲＡＭに対して読出し、書き込み、リフレッシュ等の命令が発生したかどうかをチェックし（ＳＴＥＰ１０）、これら命令が発生した場合は、転送データバッファＴＤＢＵＦからＤＲＡＭへの書き込み動作を一時的に停止し（ＳＴＥＰ１１）、これら命令を実行する（ＳＴＥＰ１２）。これら命令が終了したかをチェックし（ＳＴＥＰ１３）、終了していなければＳＴＥＰ１１とＳＴＥＰ１２を繰り返す。終了していれば、転送データバッファＴＤＢＵＦからＤＲＡＭへの書き込み動作を再開する（ＳＴＥＰ８）。転送データバッファＴＤＢＵＦからＤＲＡＭへデータがすべて書きこまれたら、コントロールレジスタＲＥＧに、データ転送が終了したことを示す値を書きこむ（ＳＴＥＰ１４）。
【０１０３】
図１０は、ストア命令によって実行されるＤＲＡＭからＦＬＡＳＨへのデータ転送を示すフローチャートである。
アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭからストア命令とアドレスが制御回路ＣＨＩＰ２へ入力し（ＳＴＥＰ１）、その際に、読出し、書き込み、リフレッシュ等の命令が実行されているかをチェック（ＳＴＥＰ２）する。実行されていなければ、ストア命令による、ＳＤＲＡＭからのデータ読出しを開始する（ＳＴＥＰ５）。
【０１０４】
実行されていれば、ストア命令の実行を一時、停止し（ＳＴＥＰ３）、現在、実行している命令が、完了したかチェックする（ＳＴＥＰ４）。完了していなければストア命令の実行を停止しておく（ＳＴＥＰ３）。完了していれば、ストア命令によるＳＤＲＡＭからのデータ読出しを開始する（ＳＴＥＰ５）。
【０１０５】
ストア命令によるＤＲＡＭからデータを読出している際に、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）から読出し、書き込み、リフレッシュ等の命令が発生したかをチェックし（ＳＴＥＰ６）、これらの命令が発生した場合、ＤＲＡＭからのデータの読出し動作を一時的に停止し（ＳＴＥＰ７）、前記命令を実行する（ＳＴＥＰ８）。前記命令が終了したかをチェックし（ＳＴＥＰ９）、終了していればＤＲＡＭから読み出したデータを転送データバッファＴＤＢＵＦへ書き込む（ＳＴＥＰ１０）。終了していなければＳＴＥＰ７とＳＴＥＰ８を繰り返し、終了すれば、ＤＲＡＭから読み出したデータを転送データバッファＴＤＢＵＦへ書き込む（ＳＴＥＰ１０）。
【０１０６】
転送データバッファＴＤＢＵＦのデータのＦＬＡＳＨへの書き込み（ＳＴＥＰ１１）の際は、ＤＲＡＭから読み出され転送データバッファＴＤＢＵＦへ転送されたデータとエラー訂正回路ＥＣＣが生成したＥＣＣパリティデータをＦＬＡＳＨへ書きこむ。
【０１０７】
ＦＬＡＳＨへの書き込みが成功したかをチェックし（ＳＴＥＰ１２）、失敗した場合は代替用の他のアドレスを選択し（ＳＴＥＰ１３）、再度、ＦＬＡＳＨへ書き込み（ＳＴＥＰ１１）を行う。成功した場合は、ストア命令による全データの転送が完了したかをチェックし（ＳＴＥＰ１１）、完了していなければＦＬＡＳＨへの書き込み（ＳＴＥＰ１１）を継続し、完了していれば、コントロールレジスタＲＥＧへデータ転送が終了したことを示す値を書きこむ（ＳＴＥＰ１５）。
【０１０８】
一般的にＳＤＲＡＭは、バンク０〜バンク３の４つのメモリバンクから構成されており、あるバンクへのアクセス後、他のバンクへアクセスが行えるまでの最小時間間隔Ｔｉｎｔ−ｍｉｎが定められている。
【０１０９】
コマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）やアドレス信号（Ａ０〜Ａ１５）から入力されたコマンドやアドレスを、制御回路ＣＨＩＰ２が実際にＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へ発行する最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅ［Ｃｙｃｌｅ］は、前記最小時間間隔Ｔｉｎｔ−ｍｉｎとクロック周期Ｔによって決めることができる。
【０１１０】
高速動作のためには、最小時間間隔Ｔｉｎｔ−ｍｉｎとクロック周期Ｔに応じた最適な前記最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅを設定する必要がある。例えば、最小時間間隔Ｔｉｎｔ−ｍｉｎが２０ｎｓで、クロック周期Ｔが１０ｎｓの場合、最適な前記最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅは２クロックサイクルとなる。また、最小時間間隔Ｔｉｎｔ−ｍｉｎ３０ｎｓでクロック周期Ｔが１０ｎｓの場合、最適な前記最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅは３クロックサイクルとなる。
【０１１１】
例えば、本メモリモジュールでロード命令やストア命令によるＤＲＡＭのバンク３アクセスが生じている時、本メモリモジュール外部から、アドレス信号（Ａ０〜Ａ１５）及びコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）を通してＤＲＡＭのバンク０へアクセスが生じた場合、制御回路ＣＨＩＰ２は、前記最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅを利用してロード命令やストア命令によるＤＲＡＭへのアクセスを一時、停止させ、その後、アドレス信号（Ａ０〜Ａ１５）及びコマンド信号（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）からのアクセスを処理するために、アドレス信号（Ｄ−Ａ０〜Ｄ−Ａ１４）とコマンド信号Ｄ−ＣＯＭ（Ｄ−ＣＫＥ，　Ｄ−／ＣＳ，　Ｄ−／ＲＡＳ，　Ｄ−／ＣＡＳ，　／Ｄ−ＷＥ）からＤＲＡＭへアドレスや、読出し／書きこみ命令を発行し、データの読み出しや書きこみを行う。このアクセスが終了したら、ロード命令やストア命令によるアクセスを再開することができる。
【０１１２】
つまり、最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅを利用することによって、本メモリモジュール内部でのロード命令やストア命令によるＦＬＡＳＨ‐ＤＲＡＭ間のデータ転送中であっても、これらのデータ転送を意識することなく、メモリモジュール外部からＤＲＡＭへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０１１３】
云いかえれば、ロード命令やストア命令によるＦＬＡＳＨ‐ＤＲＡＭ間のデータ転送をバックグランドで実行できるため、メモリモジュール外部からのアクセスを意識することなく、必要なデータを必要な時間までに前もってＤＲＡＭへ転送したり、ＦＬＡＳＨへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【０１１４】
図１１に、前記最小時間間隔Ｔｉｎｔが２クロックサイクルに設定された場合のデータの読出し及び書きこみの動作の一例を示す。
ＤＲＡＭがアイドル状態（ＳＴＥＰ１）において、コマンド信号ＣＯＭやアドレス信号（Ａ０〜Ａ１５）からＳＤＲＡＭインターフェースで、バンクアクテイブ命令とロウアドレスが入力される（ＳＴＥＰ２）と制御回路ＣＨＩＰ２は２クロックサイクル後に、コマンド信号Ｄ−ＣＯＭとアドレス信号（Ｄ−Ａ０〜Ｄ−Ａ１４）からＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へバンクアクテイブ命令とロウアドレスを発行する（ＳＴＥＰ５）。
【０１１５】
その後、リード命令（ＲＥＡＤ）あるいはライト命令（ＷＲＩＴＥ）とカラムアドレスが入力されると（ＳＴＥＰ４）と、制御回路ＣＨＩＰ２は２クロックサイクル後に、コマンド信号Ｄ−ＣＯＭとアドレス信号（Ｄ−Ａ０〜Ｄ−Ａ１４）からＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へ、リードあるいはライト命令とロウアドレスを発行する（ＳＴＥＰ５）。
【０１１６】
最後にプリチャージ命令とバンクアドレスが入力されると（ＳＴＥＰ６）、制御回路ＣＨＩＰ２は２クロックサイクル後に、コマンド信号Ｄ−ＣＯＭとアドレス信号（Ｄ−Ａ０〜Ｄ−Ａ１４）からＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へプリチャージ命令とバンクアドレスを発行する（ＳＴＥＰ７）。
【０１１７】
図１２（ａ）に、コマンド信号ＣＯＭ（ＣＫＥ，　／ＣＳ，　／ＲＡＳ，　／ＣＡＳ，　／ＷＥ）やアドレス信号（Ａ０〜Ａ１５）から入力されたコマンドやアドレスを、実際にＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へ発行する際の最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅを変更するための手順の一例を示す。
【０１１８】
図１２（ａ）を説明する。ＤＲＡＭがアイドル状態（ＳＴＥＰ１）で、コマンド信号ＣＯＭやアドレス信号（Ａ０〜Ａ１５）からサイクル時間変更命令とアドレスが入力される（ＳＴＥＰ２）と、このアドレスによってコントロールレジスタＲＥＧが選択され、サイクル時間変更命令がコントロールレジスタに書き込まれる。その後は、サイクル時間変更命令にしたがってコマンド信号ＣＯＭやアドレス信号（Ａ０〜Ａ１５）から入力されたコマンドやアドレスを実際にＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へ発行するタイミングの変更がなされる（ＳＴＥＰ３）。
【０１１９】
図１２（ｂ）に、コマンド信号ＣＯＭやアドレス信号（Ａ０〜Ａ１５）から入力されたコマンドやアドレスを実際にＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へ発行する最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅを、３クロックサイクルに設定した場合のデータの読出し及び書きこみの動作の一例を示す。なお、図１２（ｂ）において、“ＥＸＴＥＲＮＡＬ”の表記はモジュール外部から、すなわち制御回路ＣＨＩＰ２の入出力端子から入力されることを示している。以下、同様のタイミング図においても同じである。
【０１２０】
先ず、コマンド信号ＣＯＭからバンクアクティブ命令Ａと、アドレス信号Ａ０〜Ａ１５からアドレスＲ４を入力する。次にコマンド信号ＣＯＭから書き込み命令Ｗ、アドレス信号Ａ０〜Ａ１５からアドレスＣ０、入出力信号ＩＯ０〜ＩＯ１５からサイクル時間変更命令ＣＹと、設定サイクル時間ｃｙ０が入力される。アドレス信号Ａ０〜Ａ１５により、コントロールレジスタＲＥＧが選択され、サイクル時間変更命令ＣＹと設定サイクル時間ｃｙ０が、このレジスタＲＥＧに書きこまれる。
【０１２１】
その後、サイクル時間変更命令ＣＹにしたがってＣＨＩＰ２はコマンド信号ＣＯＭやアドレス信号（Ａ０〜Ａ１５）から入力されたコマンドやアドレスを実際にＤＲＡＭ（ＣＨＩＰ３及びＣＨＩＰ４）へ発行するタイミングの変更を行う。
【０１２２】
その後、設定されたタイミングにしたがって命令やアドレスがＤＲＡＭに対して発行される。サイクル時間変更命令ＣＹにより、バンクアクティブ命令、ロウアドレス、リード命令及びカラムアドレス、プリチャージ命令及びバンクアドレスに関する前記最小時間間隔Ｔｉｎｔを３クロックサイクルに変更すると、ＤＲＡＭのバンク３（ＢＡＮＫ３）のデータを読み出すために、コマンド信号ＣＯＭとアドレス信号Ａ０〜Ａ１５から入力したバンクアクティブ命令ＡとアドレスＲ３、リード命令ＲとアドレスＣ０及びプリチャージ命令とアドレスＲ３は３クロックサイクル後に、コマンド信号Ｄ−ＣＯＭとアドレス信号Ｄ−Ａ０〜Ｄ−Ａ１５よりＤＲＡＭに対して発行される。
【０１２３】
図１３は、ロード命令によるＤＲＡＭのバンク２へのデータ転送が生じているときに、アドレス信号Ａ０〜Ａ１５、コマンド信号ＣＯＭからのＤＲＡＭのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅは２クロックサイクルに設定されている。
【０１２４】
先ず、コマンド信号ＣＯＭからバンクアクティブ命令Ａと、アドレス信号Ａ０〜Ａ１５からアドレスＲ４を入力する。次にコマンド信号ＣＯＭから書き込み命令Ｗ、アドレス信号Ａ０〜Ａ１５からアドレスＣ４、入出力信号ＩＯ０〜ＩＯ３１からロード命令Ｌｄ、転送開始アドレスＳａ、転送データサイズＤａが入力する。アドレス信号Ａ０〜Ａ１５により、コントロールレジスタＲＥＧが選択され、ロード命令Ｌｄ、転送開始アドレスＳａ、転送データサイズＤａが、このレジスタＲＥＧに書きこまれる。
【０１２５】
その後、ロード命令にしたがってＦＬＡＳＨからデータを読出し、ＤＲＡＭのバンク２へ書きこみが行われる。ロード命令によるＤＲＡＭへのデータ書きこみでは、先ず、コマンド発生回路ＣＧＥＮからバンクアクティブ命令ＢＡとアドレス発生回路ＡＧＥＮからアドレスＲ２がＤＲＡＭに対して発行される。その際に、ＤＲＡＭのバンク１からデータを読み出すためにコマンド信号ＣＯＭからバンクアクティブ命令Ａ、アドレス信号Ａ０〜Ａ１５からアドレスＲ１が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらバンクアクティブ命令ＡとアドレスＲ１を２クロックサイクル遅らせて、ＤＲＡＭに対して発行する。さらに、この２クロックサイクルの期間でコマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、ロード命令によるＤＲＡＭへのデータ書きこみのための、命令発行を一時、停止する。
【０１２６】
次に、コマンド信号ＣＯＭからリード命令Ｒ、アドレス信号Ａ０〜Ａ１５からアドレスＣ０が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらリード命令ＲとアドレスＣ０を２クロックサイクル遅らせて、ＤＲＡＭに対して発行する。
【０１２７】
さらに、バースト長が４の場合、カウンターＣＴによってアドレスＣ０は、＋１ずつカウントアップされ、アドレス発生回路ＡＧＥＮからアドレスＣ１，Ｃ２，Ｃ３を、コマンド発生回路ＣＧＥＮからリード命令Ｒを連続してＤＲＡＭに対して発行する。これによって、入出力信号Ｄ１−ＤＱ０〜ＤＱ１５、Ｄ２−ＤＱ０〜ＤＱ１５より、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３に対応したデータが読み出される。そして、これらのデータは、ＩＯ０〜ＩＯ３１から最終的に読み出される。
【０１２８】
次に、コマンド信号ＣＯＭからプリチャージ命令Ｐとアドレス信号Ａ０〜Ａ１５からアドレスＢ１が入力されると、ＤＲＡＭのバンク１はアイドル状態となる。
【０１２９】
ＤＲＡＭのバンク１からのデータ読出しが終了したら、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮはロード命令によるＤＲＡＭへのデータ書きこみのためのライト命令ＢＷ、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３をＤＲＡＭに対して発行し、ＩＯデータコントロール回路ＩＯＣＯＮから出力されたデータ（Ｉ０，Ｉ１，Ｉ２，Ｉ３）をＤＲＡＭへ書きこむ。
【０１３０】
書きこみが終了すると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮはプリチャージ命令ＰとアドレスＢ２をＤＲＡＭに対して発行し、ＤＲＡＭのバンク２はアイドル状態となる。
データ転送信号ＴＥは、ロード命令によるＤＲＡＭへのデータの転送が行われている期間はハイ（Ｈｉｇｈ）となり、データ転送が行われていない時はロー（Ｌｏｗ）となる。
【０１３１】
このように、ロード命令によるＤＲＡＭへの書きこみが生じている際も、いつでもアドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからの読出しアクセスを受け付け、ＤＲＡＭと同等の時間でデータを出力をできる。また、ロード命令によるＤＲＡＭのバンク２へのデータ転送が生じているときに、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからＤＲＡＭのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ロード命令によってＤＲＡＭへの書きこみが生じている際も、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからの書きこみのアクセスを受け付け、ＤＲＡＭと同等の時間でデータをＤＲＡＭへ書きこむことができる。
【０１３２】
図１４は、ストア命令によるＤＲＡＭのバンク２（ＢＡＮＫ２）からのデータ転送が生じているときに、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからのＤＲＡＭのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Ｔｉｎｔ−ｃｙｌｃｅは、２クロックサイクルに設定されている。
【０１３３】
先ず、コマンド信号ＣＯＭからバンクアクティブ命令Ａと、アドレス信号Ａ０〜Ａ１５からアドレスＲ４を入力する。
次に、コマンド信号ＣＯＭから書き込み命令Ｗ、アドレス信号Ａ０〜Ａ１５からアドレスＣ４、入出力信号ＩＯ０〜ＩＯ３１からストア命令Ｓｔ、転送開始アドレスＳａ、転送データサイズＤａが入力する。アドレス信号Ａ０〜Ａ１５により、コントロールレジスタＲＥＧが選択され、ストア命令Ｓｔ、転送開始アドレスＳａ、転送データサイズＤａが、このレジスタＲＥＧに書きこまれる。
【０１３４】
その後、ストア命令にしたがってＤＲＡＭのバンク２からデータを読出し、ＦＬＡＳＨへ書きこみが行われる。ストア命令によるＤＲＡＭからのデータの読出しでは、先ず、コマンド発生回路ＣＧＥＮからバンクアクティブ命令ＢＡとアドレス発生回路ＡＧＥＮからアドレスＲ２がＤＲＡＭに対して発行される。その際に、ＤＲＡＭのバンク１からデータを読み出すためにコマンド信号ＣＯＭからバンクアクティブ命令Ａ、アドレス信号Ａ０〜Ａ１５からアドレスＲ１が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらバンクアクティブ命令ＡとアドレスＲ１を２クロックサイクル遅らせて、ＤＲＡＭに対して発行する。この２クロックサイクルの期間でコマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、ストア命令によるＤＲＡＭからデータ読み出しのための、命令発行を一時、停止する。
【０１３５】
次に、コマンド信号ＣＯＭからリード命令Ｒ、アドレス信号Ａ０〜Ａ１５からアドレスＣ０が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらリード命令ＲとアドレスＣ０を２クロックサイクル遅らせて、ＤＲＡＭに対して発行する。
【０１３６】
バースト長が４の場合、カウンターＣＴによってアドレスＣ０は、＋１ずつカウントアップされ、アドレス発生回路ＡＧＥＮからアドレスＣ１，Ｃ２，Ｃ３を、コマンド発生回路ＣＧＥＮからリード命令Ｒを連続してＤＲＡＭに対して発行する。これによって、入出力信号Ｄ１−ＤＱ０〜ＤＱ１５、Ｄ２−ＤＱ０〜ＤＱ１５より、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３に対応したデータ（Ｏ０，Ｏ１，Ｏ２，Ｏ３）が読み出される。そして、これらのデータは、入出力信号ＩＯ０〜ＩＯ３１から最終的に出力される。
【０１３７】
次に、コマンド信号ＣＯＭからプリチャージ命令Ｐとアドレス信号Ａ０〜Ａ１５からアドレスＢ１が入力されると、ＤＲＡＭのバンク１はアイドル状態となる。
ＤＲＡＭのバンク１からのデータ読出しが終了したら、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮはストア命令によるＤＲＡＭからのデータ読出しのためのリード命令ＢＲ、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３をＤＲＡＭに対して発行する。これによって、入出力信号Ｄ１−ＤＱ０〜ＤＱ１５、Ｄ２−ＤＱ０〜ＤＱ１５より、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３に対応したデータ（Ｓ０，Ｓ１，Ｓ２，Ｓ３）が読み出される。このデータ読出しが終了するとコマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮはプリチャージ命令ＰとアドレスＢ２をＤＲＡＭに対し発行し、ＤＲＡＭのバンク２はアイドル状態となる。また、データ転送信号ＴＥは、ストア命令によるＤＲＡＭからのデータの転送が行われている期間はＨｉｇｈとなり、データ転送が行われていない時はＬｏｗとなる。
【０１３８】
このように、ストア命令によるＤＲＡＭのバンク２からのデータ読出が生じている際も、いつでもアドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからの読出しアクセスを受け付け、ＤＲＡＭと同等の時間でデータを出力できる。
【０１３９】
また、ストア命令によるＤＲＡＭのバンク２からのデータ読出しが生じているときに、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからＤＲＡＭのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ストア命令によってＤＲＡＭからのデータ読出しが生じている際も、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからの書きこみのアクセスを受け付け、ＤＲＡＭと同等の時間でデータをＤＲＡＭへ書きこむことができる。
【０１４０】
図１５は、ロード命令によるＤＲＡＭのバンク２へのデータ転送が発生する前に、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからのＤＲＡＭのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の前記最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅは、２クロックサイクルに設定されている。
【０１４１】
先ず、コマンド信号ＣＯＭからバンクアクティブ命令Ａを、アドレス信号Ａ０〜Ａ１５からアドレスＲ４を入力する。
次に、コマンド信号ＣＯＭから書き込み命令Ｗを、アドレス信号Ａ０〜Ａ１５からアドレスＣ４を入力し、入出力信号ＩＯ０〜ＩＯ３１からロード命令Ｌｄと、転送開始アドレスＳａと、転送データサイズＤａを入力する。アドレス信号Ａ０〜Ａ１５により、コントロールレジスタＲＥＧが選択され、ロード命令Ｌｄ、転送開始アドレスＳａ、転送データサイズＤａが、このレジスタＲＥＧに書きこまれる。
【０１４２】
その後、ロード命令にしたがってＦＬＡＳＨからデータを読出し、ＤＲＡＭのバンク２へ書きこみが行われる。実際にロード命令によるＤＲＡＭのバンク２への書きこみが行われる前に、コマンド信号ＣＯＭから、ＤＲＡＭのバンク１からのデータ読出しアクセスが発生すると、ＤＲＡＭのバンク１からのデータ読出しが終了した後に、ロード命令によるＤＲＡＭのバンク２への書きこみ動作が行われる。
【０１４３】
ＤＲＡＭのバンク１のデータを読み出すために、コマンド信号ＣＯＭからバンクアクティブ命令Ａが、アドレス信号Ａ０〜Ａ１５からアドレスＲ１が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらバンクアクティブ命令ＡとアドレスＲ１を２クロックサイクル遅らせて、ＤＲＡＭに対して発行する。
【０１４４】
次に、コマンド信号ＣＯＭからリード命令Ｒが、アドレス信号Ａ０〜Ａ１５からアドレスＣ０が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらリード命令ＲとアドレスＣ０を２クロックサイクル遅らせて、ＤＲＡＭに対して発行する。
【０１４５】
バースト長が４の場合、カウンターＣＴによってアドレスＣ０は、＋１ずつカウントアップされ、アドレス発生回路ＡＧＥＮからアドレスＣ１，Ｃ２，Ｃ３を、コマンド発生回路ＣＧＥＮからリード命令Ｒを連続してＤＲＡＭに対して発行する。これによって、入出力信号Ｄ１−ＤＱ０〜ＤＱ１５、Ｄ２−ＤＱ０〜ＤＱ１５より、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３に対応したデータが読み出される。そして、これらのデータは、入出力信号ＩＯ０〜ＩＯ３１から最終的に読み出される。
【０１４６】
次に、コマンド信号ＣＯＭからプリチャージ命令Ｐが、アドレス信号Ａ０〜Ａ１５からアドレスＢ１が入力されると、ＤＲＡＭのバンク１はアイドル状態となる。
【０１４７】
ＤＲＡＭのバンク１からのデータ読出しが終了したら、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮはロード命令によるＤＲＡＭへのデータ書きこみのためのバンクアクティブ命令ＢＡとアドレスＲ２がＤＲＡＭに対して発行される。
【０１４８】
次に、ライト命令ＢＷと、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３をＤＲＡＭに対して発行し、ＩＯデータコントロール回路ＩＯＣＯＮから出力されたデータ（Ｉ０，Ｉ１，Ｉ２，Ｉ３）をＤＲＡＭのバンク２へ書きこむ。
【０１４９】
書きこみが終了するとコマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮはプリチャージ命令ＰとアドレスＢ２をＤＲＡＭに対し発行し、ＤＲＡＭのバンク２はアイドル状態となる。
【０１５０】
図１６は、ロード命令によるＤＲＡＭのバンク２へのデータ転送が生じているときに、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからのＤＲＡＭのバンク１へのデータ読出しのアクセスが生じた場合の動作について示している。この場合の、前記最小時間間隔Ｔｉｎｔ−ｃｙｃｌｅは３クロックサイクルに設定されている。
【０１５１】
先ず、コマンド信号ＣＯＭからバンクアクティブ命令Ａを、アドレス信号Ａ０〜Ａ１５からアドレスＲ４を入力する。
次に、コマンド信号ＣＯＭから書き込み命令Ｗを、アドレス信号Ａ０〜Ａ１５からアドレスＣ４を、入出力信号ＩＯ０〜ＩＯ３１からロード命令Ｌｄ、転送開始アドレスＳａ、転送データサイズＤａを入力する。アドレス信号Ａ０〜Ａ１５により、コントロールレジスタＲＥＧが選択され、ロード命令Ｌｄ、転送開始アドレスＳａ、転送データサイズＤａが、このレジスタＲＥＧに書きこまれる。
【０１５２】
その後、ロード命令にしたがってＦＬＡＳＨからデータを読出し、ＤＲＡＭのバンク２へ書きこみが行われる。ロード命令によるＤＲＡＭへのデータ書きこみでは、先ず、コマンド発生回路ＣＧＥＮからバンクアクティブ命令ＢＡとアドレス発生回路ＡＧＥＮからアドレスＲ２がＤＲＡＭに対して発行される。その際に、ＤＲＡＭのバンク１からデータを読み出すためにコマンド信号ＣＯＭからバンクアクティブ命令Ａが、アドレス信号Ａ０〜Ａ１５からアドレスＲ１が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらバンクアクティブ命令ＡとアドレスＲ１を３クロックサイクル遅らせて、ＤＲＡＭに対して発行する。さらに、この３クロックサイクルの期間でコマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、ロード命令によるＤＲＡＭへのデータ書きこみのための、命令発行を一時、停止する。
【０１５３】
次に、コマンド信号ＣＯＭからリード命令Ｒが、アドレス信号Ａ０〜Ａ１５からアドレスＣ０が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらリード命令ＲとアドレスＣ０を３クロックサイクル遅らせて、ＤＲＡＭに対して発行する。
【０１５４】
さらに、バースト長が４の場合、カウンターＣＴによってアドレスＣ０は、＋１ずつカウントアップされ、アドレス発生回路ＡＧＥＮからアドレスＣ１，Ｃ２，Ｃ３を、コマンド発生回路ＣＧＥＮからリード命令Ｒを連続してＤＲＡＭに対して発行する。これによって、入出力信号Ｄ１−ＤＱ０〜ＤＱ１５、Ｄ２−ＤＱ０〜ＤＱ１５より、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３に対応したデータが読み出される。そして、これらのデータは、入出力信号ＩＯ０〜ＩＯ３１から最終的に読み出される。
【０１５５】
次に、コマンド信号ＣＯＭからプリチャージ命令Ｐとアドレス信号Ａ０〜Ａ１５からアドレスＢ１が入力されると、ＤＲＡＭのバンク１はアイドル状態となる。
【０１５６】
ＤＲＡＭのバンク１からのデータ読出しが終了したら、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、ロード命令によるＤＲＡＭへのデータ書きこみのためのライト命令ＢＷと、アドレスＣ０，Ｃ１，Ｃ２，Ｃ３をＤＲＡＭに対して発行し、ＩＯデータコントロール回路ＩＯＣＯＮから出力されたデータ（Ｉ０，Ｉ１，Ｉ２，Ｉ３）をＤＲＡＭへ書きこむ。
【０１５７】
書きこみが終了すると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮはプリチャージ命令ＰとアドレスＢ２をＤＲＡＭに対し発行し、ＤＲＡＭのバンク２はアイドル状態となる。データ転送信号ＴＥは、ロード命令によるＤＲＡＭへのデータの転送が行われている期間はＨｉｇｈとなり、データ転送が行われていない時はＬｏｗとなる。
【０１５８】
このように、ロード命令によるＤＲＡＭへの書きこみが生じている際も、いつでもアドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからの読出しアクセスを受け付け、ＤＲＡＭと同等の時間でデータを出力をできる。また、ロード命令によるＤＲＡＭのバンク２へのデータ転送が生じているときに、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからＤＲＡＭのバンク１へのデータ書きこみのアクセスが生じた場合の動作についても同様の動作が行われ、ロード命令によってＤＲＡＭへの書きこみが生じている際も、アドレス信号Ａ０〜Ａ１５及びコマンド信号ＣＯＭからの書きこみのアクセスを受け付け、ＤＲＡＭと同等の時間でデータをＤＲＡＭへ書きこむことができる。
【０１５９】
図１７に、コマンド信号ＣＯＭとアドレス信号Ａ０〜Ａ１５からのモードレジスタセット命令ＭＲＳにより、本メモリモジュールのバースト長変更動作の一例を示す。
【０１６０】
ＩＤＬＥ状態（ＳＴＥＰ１）の時、コマンド信号ＣＯＭからモードレジスタセット命令（ＭＲＳＥＴ）と、アドレス信号Ａ０〜Ａ１５からバースト長ＢＬの値を入力する（ＳＴＥＰ２）と、カウンター回路ＣＴに、バースト長ＢＬの値が設定される。バースト長は１から２５６のバースト長を設定できる。
【０１６１】
図１８は、モードレジスタセット命令ＭＲＳにより本メモリモジュールのバースト長ＢＬを８に設定した場合の、本メモリモジュール外部からの読出し動作の一例を示すタイミングチャートである。
【０１６２】
ＤＲＡＭのバンク０からデータを読み出すために、コマンド信号ＣＯＭからバンクアクティブ命令Ａ及びアドレス信号Ａ０〜Ａ１５からアドレスＲ０が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらバンクアクティブ命令ＡとアドレスＲ０を２クロックサイクル遅らせて、ＤＲＡＭに対して発行する。
【０１６３】
次に、コマンド信号ＣＯＭからリード命令Ｒが、アドレス信号Ａ０〜Ａ１５からアドレスＣ０が入力されると、コマンド発生回路ＣＧＥＮ及びアドレス発生回路ＡＧＥＮは、これらリード命令ＲとアドレスＣ０を２クロックサイクル遅らせて、ＤＲＡＭに対して発行する。
【０１６４】
バースト長が８に設定されているので、カウンターＣＴによってアドレスＣ０は、＋１ずつカウントアップされ、アドレス発生回路ＡＧＥＮからアドレスＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７を、コマンド発生回路ＣＧＥＮからリード命令Ｒを、連続してＤＲＡＭに対して発行する。これによって、入出力信号Ｄ１−ＤＱ０〜ＤＱ１５、Ｄ２−ＤＱ０〜ＤＱ１５より、アドレスＣ０〜Ｃ７に対応したデータが読み出され、入出力信号ＩＯ０〜ＩＯ３１を通じて出力される。最後にコマンド信号ＣＯＭからプリチャージ命令Ｐが、アドレス信号Ａ０〜Ａ１５からアドレスＢ０が入力され、ＤＲＡＭのバンク０はアイドル状態となる。
【０１６５】
このように、１から２５６までの任意のバースト長にて動作可能なため、本メモリモジュールを利用するシステム仕様に合わせてバースト長を選択することができる。
【０１６６】
図１９（ａ）は、ＳＤＲＡＭの電源遮断命令の本メモリモジュール外部からの入力方法を示すタイミングチャートである。
先ず、コマンド信号ＣＯＭからバンクアクティブ命令Ａと、アドレス信号Ａ０〜Ａ１５からアドレスＲ４を入力する。次に、コマンド信号ＣＯＭから書き込み命令Ｗを、アドレス信号Ａ０〜Ａ１５からアドレスＣ５を、入出力信号ＩＯ３１〜ＩＯ０から電源遮断命令Ｏｆを入力する。アドレス信号Ａ０〜Ａ１５により、コントロールレジスタＲＥＧが選択され、電源遮断命令Ｏｆが、このレジスタＲＥＧに書きこまれる。その後、電源遮断命令にしたがって、電源制御回路ＰＣＯＮはＳＤＲＡＭへの電源Ｄ−ＶＣＣとＤ−ＶＳＳＱを遮断する。
【０１６７】
図１９（ｂ）は、ＳＤＲＡＭの電源供給命令の本メモリモジュール外部からの入力方法を示すタイミングチャートである。
コマンド信号ＣＯＭからバンクアクティブ命令Ａと、アドレス信号Ａ０〜Ａ１５からアドレスＲ４を入力する。次に、コマンド信号ＣＯＭから書き込み命令Ｗを、アドレス信号Ａ０〜Ａ１５からアドレスＣ５を、入出力信号ＩＯ０〜ＩＯ３１から電源供給命令Ｏｎを入力する。その後、アドレス信号Ａ０〜Ａ１５により、コントロールレジスタＲＥＧが選択され、電源供給命令ＯｎがレジスタＲＥＧに書きこまれる。その後、電源供給命令にしたがって、電源制御回路ＰＣＯＮはＳＤＲＡＭへの電源Ｄ−ＶＣＣとＤ−ＶＳＳＱを供給する。その後、図４で示した初期化シーケンスを行う。
【０１６８】
このように、ＳＤＲＡＭのインターフェースの互換性を保ったまま電源の制御を行うことができるため、ＤＲＡＭのデータ保持が必要のない場合は、ＤＲＡＭの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、ＤＲＡＭの電源投入命令によりＤＲＡＭへ電源を投入でき、速やかにＤＲＡＭを再利用することができる。
【０１６９】
図２０は、本メモリモジュールを構成する図１に示したＣＨＩＰ１（ＦＬＡＳＨ）として用いるＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。
動作ロジックコントローラＬ−ＣＯＮＴ、制御回路ＣＴＬ、入出力コントロール回路Ｉ／Ｏ−ＣＯＮＴ、ステータスレジスタＳＴＲＥＧ、アドレスレジスタＡＤＲＥＧ、コントロールレジスタＣＯＭＲＥＧ、レディ・ビジー回路Ｒ／Ｂ、高電圧発生回路ＶＬ−ＧＥＮ、ローアドレスバッファＲＯＷ−ＢＵＦ、ローアドレスデコーダーＲＯＷ−ＤＥＣ、カラムバッファＣＯＬ−ＢＵＦ、カラムデーコーダＣＯＬ−ＤＥＣ、データレジスタＤＡＴＡ−ＲＥＧ、センスアンプＳ−ＡＭＰ、メモリアレイＭＡから構成されている。
【０１７０】
ＣＨＩＰ１の動作は、従来から一般的に使用されているＮＡＮＤ型フラッシュメモリと同様である。
【０１７１】
図２１に、ＣＨＩＰ１を構成するＮＡＮＤ型フラッシュメモリからのデータ読み出し動作を示す。チップイネーブル信号Ｆ−／ＣＥがＬＯＷに、コマンドラッチイネーブル信号Ｆ−ＣＬＥがＨｉｇｈになり、ライトイネーブル信号Ｆ−／ＷＥが立ち上がった時、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７より読み出し命令の命令コードＲｃｏｄｅを入力する。その後、アドレスラッチイネーブル信号Ｆ−ＡＬＥがＨｉｇｈとなり、２番目と３番目と４番目のライトイネーブル信号Ｆ−／ＷＥの立ち上がりで、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７よりページアドレスを入力する。
【０１７２】
入力したページアドレスに対応する５２８Ｂｙｔｅのデータは、メモリアレイＭＡからデータレジスタＤＡＴＡ−ＲＥＧに転送される。データがメモリアレイＭＡからデータレジスタＤＡＴＡ−ＲＥＧに転送されている間は、フラッシュメモリはビジーとなり、レディ・ビジー回路Ｒ／Ｂは、レディ／ビジィ信号Ｆ−Ｒ／ＢをＬｏｗにする。データ転送が終了したら、リードイネーブル信号Ｆ−／ＲＥの立下りに同期して、データレジスタＤＡＴＡ−ＲＥＧ内のデータが８ビットずつ順に読み出され、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７より出力される。
【０１７３】
図２２は、本メモリモジュール内のＣＨＩＰ１（ＦＬＡＳＨ）に、ＡＮＤ型フラッシュメモリを用いた場合の構成例を示す図である。図１と比較して分かるように、図２ではＣＨＩＰ１（ＦＬＡＳＨ）とＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）の間の信号が一部相違する。すなわち、図１におけるコマンドラッチイネーブル信号Ｆ−ＣＬＥ、アドレスラッチイネーブル信号Ｆ−ＡＬＥ、リードイネーブル信号Ｆ−／ＲＥ、ライトプロテクト信号Ｆ−ＷＰが無い代わりに、図２ではアウトプットイネーブル信号Ｆ−ＯＥ、シリアルロック信号Ｆ−ＳＣ、リセット信号Ｆ−／ＲＥＳ、コマンドデータイネーブル信号Ｆ−ＣＤＥが有る。
【０１７４】
図２３に、本メモリモジュールに用いられるＡＮＤ型フラッシュメモリのブロック図の一例を示す。
ＡＮＤ型フラッシュメモリのＣＨＩＰ１（ＦＬＡＳＨ）は、コントロール信号バッファＣ−ＢＵＦ、コマンドコントローラＣ−ＣＴＬ、マルチプレクサＭＵＸ、データインプットバッファＤＩ−ＢＵＦ、インプットデータコントローラＤＣ、セクタアドレスバッファＳＡ−ＢＵＦ、ＸデコーダＸ−ＤＥＣ、メモリアレイＭＡ（ＦＬＡＳＨ）、ＹアドレスカウンタＹ−ＣＴＦ、ＹデコーダＹ−ＤＥＣ、センスアンプ回路Ｓ−ＡＭＰ、データレジスタＤＡＴＡ−ＲＥＧ、データアウトプットバッファＤＯ−ＢＵＦの各ブロックから構成されている。ＣＨＩＰ１の動作は、従来から一般的に使用されているＡＮＤ型フラッシュメモリと同様である。このＣＨＩＰ１（ＦＬＡＳＨ）によって本実施の形態例のメモリモジュールが構成できる。
【０１７５】
図２４に、ＣＨＩＰ１を構成するＡＮＤ型ＦＬＡＳＨメモリからのデータ読み出し動作を示す。
チップイネーブル信号Ｆ−／ＣＥがＬＯＷ、コマンドデータイネーブル信号Ｆ−ＣＤＥがＬＯＷになり、ライトイネーブル信号Ｆ−／ＷＥが立ち上がった時、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７より読み出し命令の命令コードＲｃｏｄｅを入力する。２番目と３番目のライトイネーブル信号Ｆ−／ＷＥの立ち上がりで入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７よりセクタアドレスを入力する。
【０１７６】
入力したセクタアドレスに対応する２ｋＢｙｔｅのデータは、メモリアレイＭＡからデータレジスタＤＡＴＡ−ＲＥＧに転送される。データがメモリアレイＭＡからデータレジスタＤＡＴＡ−ＲＥＧに転送されている間は、ＦＬＡＳＨはビジーとなり、Ｆ−ＲＤＹ／ＢＵＳＹはレディ／ビジィ信号をＬｏｗにする。データ転送が終了したら、シリアルクロック信号Ｆ−ＳＣの立ち上がりに同期し、データレジスタＤＡＴＡ−ＲＥＧ内のデータが８ビットずつ順に読み出され、入出力信号Ｆ−ＩＯ０〜Ｆ−ＩＯ７より出力される。
【０１７７】
図２５は、本実施の形態におけるＤＲＡＭの構成例を示したブロック図である。ＸアドレスバッファＸ−ＡＤＢ、リフレッシュカウンタＲＥＦ−ＣＴ、ＸデコーダＸ−ＤＥＣ、メモリアレイＭＡ、ＹアドレスバッファＹ−ＡＤＢ、ＹアドレスカウンタＹ−ＣＴ、ＹデコーダＹ−ＤＥＣ、センスアンプ回路Ｓ−ＡＭＰ、入力データバッファ回路ＩＮ−ＢＵＦ、出力データバッファ回路ＯＵＴ−ＢＵＦ、制御回路ＣＴＬ＿ＬＯＧＩＣ、モードレジスタＭＲＥＧ、及びタイミング発生回路ＴＧで構成されている。
【０１７８】
ＤＲＡＭは従来より用いられている汎用ＳＤＲＡＭである。即ち４個の独立動作可能なメモリバンクＢＡＮＫ−Ａ０、ＢＡＮＫ−Ａ１、ＢＡＮＫ−Ｂ０、ＢＡＮＫ−Ｂ１を含み、それらに対するアドレス入力端子及びデータ入出力端子は共通化され、バンク毎に時分割で利用される。このＤＲＡＭによって本実施の形態例のメモリモジュールが構成できる。
【０１７９】
図２６は、本実施の形態例におけるＤＲＡＭの別の構成例を示したブロック図である。ＸアドレスバッファＸ−ＡＤＢ、リフレッシュカウンタＲＥＦ−ＣＴ、ＸデコーダＸ−ＤＥＣ、メモリアレイＭＡ、ＹアドレスバッファＹ−ＡＤＢ、ＹアドレスカウンタＹ−ＣＴ、ＹデコーダＹ−ＤＥＣ、センスアンプ回路Ｓ−ＡＭＰ、入力データバッファ回路ＩＮ−ＢＵＦ、出力データバッファ回路ＯＵＴ−ＢＵＦ、制御回路ＣＴＬ＿ＬＯＧＩＣ、モードレジスタＭＲＥＧ、拡張モードレジスタＥＭＲＥＧ、及びタイミング発生回路ＴＧで構成されている。
【０１８０】
このＤＲＡＭは従来より用いられている汎用ＳＤＲＡＭに、拡張モードレジスタＥＭＲＥＧを追加し、セルフリフレッシュ時のデータ保持領域の変更や保証温度範囲の変更、出力バッファのドライブ能力の変更を可能とした。このため使用する環境に合わせて最適な設定ができ、このＤＲＡＭによって本実施の形態例であるメモリモジュールが構成できる。
【０１８１】
以上説明した様に、本発明によるメモリモジュールでは、ＳＤＲＡＭインターフェース方式を踏襲しＦＬＡＳＨの一部のデータ、あるいは全データをコピーできる領域をＤＲＡＭ内に確保し、あらかじめＦＬＡＳＨからＤＲＡＭへデータを転送しておくことで、ＤＲＡＭと同等の速度でＦＬＡＳＨのデータを読み出すことができる。ＦＬＡＳＨへデータを書く際は、いったんデータをＤＲＡＭに書き込み、必要に応じてＦＬＡＳＨへ書き戻すことができるため、データの書き込み速度もＤＲＡＭと同等となる。
メモリモジュールの内部で、ＦＡＬＳＨからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
【０１８２】
大容量のＤＲＡＭを用いるため、ＦＬＡＳＨのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
メモリモジュール内部でのロード命令やストア命令によるＦＬＡＳＨ‐ＤＲＡＭ間のデータ転送中であっても、これらのデータ転送を意識することなくメモリモジュール外部からＤＲＡＭへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０１８３】
このように、ロード命令やストア命令によるＦＬＡＳＨ‐ＤＲＡＭ間のデータ転送をバックグランドで実行できるため、ＦＬＡＳＨ内の必要なデータだけを必要な時間に前もってＤＲＡＭへ転送したり、あるいは、ＤＲＡＭ内の必要なデータだけを必要な時間に前もってＦＬＡＳＨへ転送することができ、携帯機器の高性能化、高機能化に対応することができる。
【０１８４】
本メモリモジュールのバースト長は１から２５６まで任意に設定できるため、本メモリモジュールを利用する携帯機器の仕様に合わせて柔軟にバースト長を選択することができる。
【０１８５】
電源投入時に必要なプログラムをＦＬＡＳＨからＤＲＡＭへ自動転送することで、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため携帯機器の高性能化が図れる。
【０１８６】
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき高機能化が図れる。
【０１８７】
電源投入後のＦＬＡＳＨからＤＲＡＭへの初期プログラムの転送が終了した後に、ＤＲＡＭをセルフリフレッシュ状態にすることで、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でＤＲＡＭのデータを保持することができ、さらに、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０１８８】
ＳＤＲＡＭのインターフェースの互換性を保ったまま電源の制御を行うことができるため、ＤＲＡＭのデータ保持はひつようのない場合は、ＤＲＡＭの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、ＤＲＡＭの電源投入命令によりＤＲＡＭへ電源を投入でき、速やかにＤＲＡＭを再利用することができる。
【０１８９】
＜実施の形態例２＞
図２７は本発明に係るメモリシステムを適用したメモリモジュールの第２の実施の形態例を示したものである。図２７（ａ）は上面図であり、図２７（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１９０】
本実施の形態のメモリモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、ＣＨＩＰ１（ＦＬＡＳＨ）、ＣＨＩＰ２（ＣＴＬ＿ＬＯＧＩＣ）、ＣＨＩＰ３（ＤＲＡＭ１）及びＣＨＩＰ４（ＤＲＡＭ２）が搭載されている。特に制限されないが、ＣＨＩＰ３及びＣＨＩＰ４にはいわゆるチップの中央に信号及び電源パッド列が１列に並ぶ汎用ＤＲＡＭのベアチップが使用されている。また、特に制限されないが、ＣＨＩＰ１にはいわゆるチップの一端に信号及び電源パッド列が１列に並ぶＦＬＡＳＨの汎用ベアチップが使用されている。
【０１９１】
ＣＨＩＰ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ３）で接続されている。ＣＨＩＰ３及びＣＨＩＰ４は、ＣＨＩＰ２とボンディングワイヤ（ＰＡＴＨ１）で接続される。
【０１９２】
ＣＨＩＰ１とＣＨＩＰ２は、ボンディングワイヤ（ＰＡＴＨ４）で接続される。チップの搭載された基盤ＰＣＢの上面は樹脂モールドが行われて各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバー（ＣＯＶＥＲ）を使用しても良い。
【０１９３】
本実施の形態例ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを近接して配置することができるため、チップ間配線長を短くすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【０１９４】
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。大量に量産される汎用ＤＲＡＭのベアチップを用いることができるため、メモリモジュールを安価に安定供給することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【０１９５】
図２８に、図２７に示したメモリモジュールの構成の変形例を示す。図２８（ａ）は上面図であり、図２８（ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【０１９６】
この変形例では、ＣＨＩＰ１（ＣＴＬ＿ＬＯＧＩＣ）が、ＣＨＩＰ３及びＣＨＩＰ４上に搭載されている。ＣＨＩＰ２とＣＨＩＰ３への配線、およびＣＨＩＰ２とＣＨＩＰ４への配線にはボンディングワイヤ（ＰＡＴＨ５）が用いられている。ＣＨＩＰ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ２）で接続され、ＣＨＩＰ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤ（ＰＡＴＨ３）で接続されている。ＣＨＩＰ１とＣＨＩＰ２は、ボンディングワイヤ（ＰＡＴＨ４）で接続される。
【０１９７】
この実装方法によってプリント回路ボードＰＣＢの面積を削減する事ができる。また、積層したチップ間の配線ＰＡＴＨ５によって、配線長を短くする事ができるため、配線の信頼性を向上できるほか、外部へのノイズ輻射を低減することができる。
【０１９８】
＜実施の形態例３＞
図２９に、本発明に係るメモリシステムを適用したメモリモジュールを利用した携帯電話機の実施の形態例を示す。携帯電話は、アンテナＡＮＴ、無線ブロックＲＦ、ベースバンドブロックＢＢ、音声コーデックブロックＳＰ、スピーカーＳＫ、マイクロホンＭＫ、プロセッサＣＰＵ、液晶表示部ＬＣＤ、キーボードＫＥＹ、実施の形態例１又は２で述べたメモリモジュールＭＥＭで構成される。
【０１９９】
通話時の動作を説明する。
アンテナＡＮＴを通って受信された音声は無線ブロックＲＦで増幅され、ベースバンドブロックＢＢへ入力される。ベースバンドブロックＢＢでは、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理おこない、音声コーデックブロックＳＰへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーＳＫに出力すると、スピーカーから相手の声が聞こえる。
【０２００】
携帯電話機から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。
【０２０１】
メモリモジュールＭＥＭには、基本プログラム、アプリケーションプログラム（メール、Ｗｅｂブラウザ、音楽再生、ゲームなど）が格納されている。
キーボードより、Ｗｅｂブラウザの起動を指示すると、メモリモジュールＭＥＭ内のＦＬＡＳＨに格納されているＷｅｂブラウザのプログラムが、同じメモリモジュール内のＤＲＡＭへと転送される。ＤＲＡＭへの転送が終了するとプロセッサＣＰＵはＤＲＡＭ内のＷｅｂブラウザのプログラムを実行し、液晶表示ＬＣＤにＷｅｂブラウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードＫＥＹより指示すると、音楽データは、アンテナＡＮＴを通って受信され、無線ブロックＲＦで増幅され、ベースバンドブロックＢＢへ入力される。ベースバンドブロックＢＢでは、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理おこなう。最終的に、デジタル信号化された音楽デーたはメモリモジュールＭＥＭのＤＲＡＭへ一旦、格納され、ＦＬＡＳＨへと転送される。
【０２０２】
次に、キーボードＫＥＹより、音楽再生プログラムの起動を指示するとメモリモジュールＭＥＭ内のＦＬＡＳＨに格納されている音楽再生プログラムが、同じメモリモジュール内のＤＲＡＭへと転送される。ＤＲＡＭへの転送が終了するとプロセッサＣＰＵはＤＲＡＭ内の音声再生プログラムを実行し、液晶表示ＬＣＤに音楽再生プログラムが表示される。
【０２０３】
キーボードＫＥＹより、ＤＲＡＭへダウンロードした音楽データを聞くための指示を行うと、プロセッサＣＰＵは音楽再生プログラムを実行し、ＤＲＡＭに保持している音楽データを処理し、最終的にスピーカーＳＫから音楽が聞こてくる。
このとき、本発明のメモリモジュールは大容量のＤＲＡＭを用いているため、Ｗｅｂブラウザと音楽再生プログラムはＤＲＡＭに保持されており、どちらのプログラムもＣＰＵによって同時に実行されている。さらに、電子メールプログラムを起動し、電子メールプログラム、メールの送受信も同時にできる。
【０２０４】
Ｗｅｂのブラウザを停止した場合でも、メモリモジュール内のＤＲＡＭには保持しているため、再起動時はすぐに起動することができる。
キーボードより電源遮断の指示が入力されると、メモリモジュールは、ＳＲＡＭのみ動作させ、最低限のデータ時保持を行い、消費電力を極端に小さくできる。
【０２０５】
このように、本発明に係るメモリシステムを適用したメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケ−ションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。
【０２０６】
【発明の効果】
以上説明したように本発明によって得られる効果は以下の通りである。
第１に、本発明に係るメモリシステムを適用したメモリモジュールではＦＬＡＳＨの一部のデータ、あるいは全データをコピーできる領域をＤＲＡＭ内に確保し、あらかじめＦＬＡＳＨからＤＲＡＭへデータを転送しておくことで、ＤＲＡＭと同等の速度でＦＬＡＳＨのデータ読み出しや書きこみができる。
【０２０７】
第２に、本メモリモジュールの内部で、ＦＡＬＳＨからの読み出し時は、エラー検出と訂正を行い、書きこみ時は、書きこみが正しく行われなかった不良アドレスに対して代替処理を行うため、処理が高速にでき、かつ信頼性を保つことができる。
【０２０８】
第３に、本メモリモジュールでは大容量のＤＲＡＭを用いるため、ＦＬＡＳＨのデータをコピーできる領域のほかに、大容量のワーク領域も確保でき、携帯電話の高機能化に対応できる。
【０２０９】
第４に、本メモリモジュール内部でのロード命令やストア命令によるＦＬＡＳＨ‐ＤＲＡＭ間のデータ転送中であっても、これらのデータ転送を意識することなくメモリモジュール外部からＤＲＡＭへアクセスでき、携帯機器の高性能化、高機能化に対応できる。
【０２１０】
第５に本メモリモジュールのバースト長は１から２５６まで任意に設定できるため、本メモリモジュールを利用する携帯機器の仕様に合わせて柔軟にバースト長を選択することができる。
【０２１１】
第６に、電源投入時に必要なプログラムをＦＬＡＳＨからＤＲＡＭへ自動転送することで、携帯機器が立ちあがった時点ですぐに本メモリモジュールへアクセスすることができるため携帯機器の高性能化が図れる。
【０２１２】
さらに、初期プログラム領域指定データを書きかえて、電源投入時のデータ転送サイズを変えることができるため、携帯機器の要求に応じて柔軟に対応でき高機能化が図れる。
【０２１３】
第７に、電源投入後のＦＬＡＳＨからＤＲＡＭへの初期プログラムの転送が終了した後に、ＤＲＡＭをセルフリフレッシュ状態にすることで、アドレス信号（Ａ０〜Ａ１５）やコマンド信号ＣＯＭからセルフリフレッシュ状態を解除する命令が入力されるまで、低電力でＤＲＡＭのデータを保持することができ、さらに、リフレッシュ制御の切り替えを速やかに正確におこなうことができる。
【０２１４】
第８に、ＳＤＲＡＭのインターフェースの互換性を保ったまま電源の制御を行うことができるため、ＤＲＡＭのデータ保持はひつようのない場合は、ＤＲＡＭの電源を遮断することで、本メモリモジュールの低電力化が図れる。また、ＤＲＡＭの電源投入命令によりＤＲＡＭへ電源を投入でき、速やかにＤＲＡＭを再利用することができる。
【０２１５】
第９に、複数の半導体チップを一つの封止体に実装することによって実装面積の小さなメモリモジュールを提供できる。
【図面の簡単な説明】
【図１】本発明を適用したメモリモジュールの構成図。
【図２】図１のＣＨＩＰ２の一例を示すブロック図。
【図３】本発明を適用したメモリモジュールのアドレスマップの一例を示す説明図。
【図４】本発明を適用したメモリモジュールの電源投入時の動作の一例を示す図。
【図５】本発明を適用したメモリモジュールの電源投入時のＤＲＡＭの初期設定の一例を示す図。
【図６】本発明を適用したメモリモジュールの電源投入時のＤＲＡＭの初期設定の一例を示す図。
【図７】本発明を適用したメモリモジュールの電源投入時のＦＬＡＳＨからＤＲＡＭへのデータ転送動作の流れを示す図。
【図８】本発明のメモリモジュール内のＤＲＡＭのリフレッシュ動作を示す図。
【図９】本発明のメモリモジュール内のＦＬＡＳＨからＤＲＡＭへのデータ転送動作の流れを示すフローチャート。
【図１０】本発明のメモリモジュール内のＤＲＡＭからＦＬＡＳＨへのデータ転送動作の流れを示すフローチャート。
【図１１】本発明のメモリモジュールへの読出し及び書きこみ動作の一例を示した図。
【図１２】本発明のメモリモジュールに対するクロックサイクル変更の動作の一例を示した図。
【図１３】ロード命令によるＤＲＡＭへの書きこみ動作が行われているときに、外部からＤＲＡＭへの読み出し動作が生じた際のＤＲＡＭからの読み出し動作の一例を示す図。
【図１４】ストア命令によるＤＲＡＭへの読み出し動作が行われているときに、外部からＤＲＡＭへの読み出し動作が生じた際のＤＲＡＭからの読み出し動作の一例を示す図。
【図１５】ロード命令によるＤＲＡＭへの書きこみ動作が行われる前に、外部からＤＲＡＭへの読み出し動作が生じた際のＤＲＡＭからの読み出し動作の一例を示す図。
【図１６】ロード命令によるＤＲＡＭへの書きこみ動作が行われているときに、外部からＤＲＡＭへの読み出し動作が生じた際のＤＲＡＭからの読み出し動作の一例を示す図。
【図１７】モードレジスタセット命令による本発明のメモリモジュールのバースト長変更の動作の一例を示す図。
【図１８】本発明のメモリモジュールからのデータ読出し動作の一例を示す図。
【図１９】本発明のメモリモジュール内のＤＲＡＭの電源遮断及び電源投入命令をの一例を示す図。
【図２０】図１で示されるＦＬＡＳＨの一構成例を示すブロック図。
【図２１】図２０で示されるＦＬＡＳＨからのデータ読み出しの一例を示すタイミングチャート。
【図２２】本発明を適用したメモリモジュールの一構成例を示した図。
【図２３】図２２で示されるＦＬＡＳＨの一構成例を示すブロック図。
【図２４】図２３で示されるＦＬＡＳＨからのデータ読み出しの一例を示すタイミングチャート。
【図２５】ＤＲＡＭの一構成例を示すブロック図。
【図２６】ＤＲＡＭの別の構成例を示すブロック図。
【図２７】本発明によるメモリモジュールの実装形態の一例を示す図。
【図２８】本発明によるメモリモジュールの実装形態の変形例を示す図。
【図２９】本発明によるメモリモジュールを利用した携帯電話の構成例を示すブロック図。
【符号の説明】
ＣＨＩＰ１…不揮発性メモリ、ＣＨＩＰ２…制御回路（ＣＴＬ＿ＬＯＧＩＣ）半導体チップ、ＣＨＩＰ３…ダイナミックランダムアクセスメモリ（ＤＲＡＭ１）、ＣＨＩＰ４…ダイナミックランダムアクセスメモリ（ＤＲＡＭ２）、Ｓ−ＶＣＣ，Ｌ−ＶＣＣ…ＣＨＩＰ２の電源、Ｓ−ＶＳＳ，Ｌ−ＶＳＳ…ＣＨＩＰ２のグラウンド、ＣＬＫ…ＣＨＩＰ２のクロック信号、ＣＫＥ…ＣＨＩＰ２のクロックイネーブル信号、／ＣＳ…ＣＨＩＰ２のチップセレクト信号、／ＲＡＳ…ＣＨＩＰ２のロウアドレスストローブ信号、／ＣＡＳ…ＣＨＩＰ２のカラムアドレスストローブ信号、／ＷＥ…ＣＨＩＰ２のライトイネーブル信号、ＤＱＭＢ０〜ＤＱＭＢ３…入出力マスク信号、Ａ０〜Ａ１５…ＣＨＩＰ２のアドレス信号、ＲＢ…ＣＨＩＰ２のレディ／ビジィ信号、ＲＥＳＥＴ…リセット信号、Ｄ−ＣＬＫ…ＣＨＩＰ３及びＣＨＩＰ４のクロック信号、Ｄ−ＣＫＥ…ＣＨＩＰ３及びＣＨＩＰ４のクロックイネーブル信号、Ｄ−／ＣＳ…ＣＨＩＰ３及びＣＨＩＰ４のチップセレクト信号、Ｄ−／ＲＡＳ…ＣＨＩＰ３及びＣＨＩＰ４のロウアドレスストローブ信号、Ｄ−／ＣＡＳ…ＣＨＩＰ３及びＣＨＩＰ４のカラムアドレスストローブ信号、Ｄ−／ＷＥ…ＣＨＩＰ３及びＣＨＩＰ４のライトイネーブル信号、Ｄ−Ａ０〜Ｄ１−Ａ１４…ＣＨＩＰ３及びＣＨＩＰ４のアドレス信号、Ｄ１−ＤＱＭＵ／ＤＱＭＬ…ＣＨＩＰ３の入出力マスク信号、Ｄ１−ＤＱ０〜Ｄ２−ＤＱ１５…ＣＨＩＰ３のデータ入出力、Ｄ−ＶＣＣ…ＣＨＩＰ３及びＣＨＩＰ４の電源、Ｄ−ＶＳＳ…ＣＨＩＰ３及びＣＨＩＰ４のグラウンド、Ｄ−ＶＣＣＱ…ＣＨＩＰ３及びＣＨＩＰ４のＩ／Ｏ用電源、Ｄ−ＶＳＳＱ…ＣＨＩＰ３及びＣＨＩＰ４のＩ／Ｏ用グラウンド、Ｆ−／ＣＥ…チップイネーブル信号、Ｆ−ＣＬＥ…コマンドラッチイネーブル信号、Ｆ−ＡＬＥ…アドレスラッチイネーブル信号、Ｆ−／ＷＥ…ライトイネーブル信号、Ｆ−／ＲＥ…リードイネーブル信号、Ｆ−／ＷＰ…ライトプロテクト信号、Ｆ−Ｒ／Ｂ…レディ／ビジィ信号、Ｆ−ＩＯ０〜Ｆ−ＩＯ７…入出力信号（ＦＬＡＳＨ用）、ＳＤＣＯＮ…ＤＲＡＭ制御回路、ＭＵ…メモリマネージメント回路、ＣＧＥＮ…コマンド発生回路、ＡＧＥＮ…アドレス発生回路、ＦＡＲ…アクセス調停回路、ＩＮＴ…初期化回路、ＣＴ…カウンター回路、ＲＥＦ…リフレッシュ制御回路、ＩＯＣＯＮ…ＩＯデータコントロール回路、ＴＥ…データ転送信号、ＢＵＦ…バッファ回路、ＲＥＱ…アクセス要求回路、ＦＣＯＮ…フラッシュ制御回路、ＴＤＢＵＦ…転送データバッファ、ＤＢＵＦ…データバッファ、ＦＧＥＮ…フラッシュ制御信号生成回路、ＣＫＧＥＮ…クロック発生回路、ＥＣＣ…エラー訂正回路、ＲＥＰ…代替処理回路、ＰＣＯＮ…パワー制御回路、ＲＥＧ…コントロールレジスタ、ＢＡＮＫ−Ａ０，ＢＡＮＫ−Ａ１Ｂ，ＡＮＫ−Ｂ０，ＢＡＮＫ−Ｂ１…メモリバンク、Ｄ−ＩＰＲ…ＤＲＡＭの初期プログラム領域、Ｆ−ＩＰＲ…ＦＬＡＳＨの初期プログラム領域、Ｆ−ＭＤ…メインデータ領域、Ｆ−ＲＥＰ…代替領域、ｐ０，ｐ１０２４０，ｐ２４５７５，ｐＡＤａｕｔｏ…ＦＬＡＳＨのデータ、ｒ０，ｒ１０２４０，ｒ２４５７５，ｒＡＤａｕｔｏ…ＦＬＡＳＨの冗長データ、Ｔ１（ＰＯＮ）…電源投入期間、Ｔ２（ＲＳＴ）…リセット期間、Ｔ３（ＤＩＮＩＴ）…ＤＲＡＭの初期化期間、Ｔ４（ＡＬＤ）…初期プログラム転送期間、Ｔ５…セルフリフレッシュ開始期間、Ｔ６…セルフリフレッシュ期間、Ｔ７…セルフリフレッシュ解除期間、Ｔ８…アイドル期間、Ａ，ＢＡ…バンクアクティブ命令、Ｒ，ＢＲ…リード命令、Ｗ，ＢＷ…ライト命令、ｃｙ０…設定サイクル時間、ＣＹ…サイクル時間変更命令、Ｌｄ…ロード命令、Ｓｔ…ストア命令、Ｓａ…開始アドレス、Ｄａ…終了アドレス、Ｐ…プリチャージ命令、Ｔ…クロック周期、Ｌ−ＣＯＮＴ…動作ロジックコントローラ、ＣＴＬ…制御回路、Ｉ／Ｏ−ＣＯＮＴ…入出力コントロール回路、ＳＴＲＥＧ…ステータスレジスタ、ＡＤＲＥＧ…アドレスレジスタ、ＣＯＭＲＥＧ…コントロールレジスタ、Ｒ／Ｂ…レディ・ビジー回路、ＶＬ−ＧＥＮ…高電圧発生回路、ＲＯＷ−ＢＵＦ…ローアドレスバッファ、ＲＯＷ−ＤＥＣ…ローアドレスデコーダー、ＣＯＬ−ＢＵＦ…カラムバッファ、ＤＡＴＡ−ＲＥＧ…データレジスタ、ＣＯＬ−ＤＥＣ…カラムデーコーダ、Ｓ−ＡＭＰ…センスアンプ、ＭＡ…メモリアレイ、Ｒｃｏｄｅ…リード命令コード、ＡＤ１，ＡＤ２，ＡＤ３…アドレス、Ｆ−／ＣＥ…チップイネーブル信号、Ｆ−／ＯＥ…アウトプットイネーブル信号、Ｆ−ＳＣ…シリアルクロック信号、Ｆ−／ＷＥ…ライトイネーブル信号、Ｆ−／ＲＥＳ…リセット信号、Ｆ−ＣＤＥ…コマンドデータイネーブル信号、Ｆ−ＲＤＹ／ＢＵＳＹ…レディ／ビジィ信号、Ｃ−ＢＵＦ…コントロール信号バッファ、Ｃ−ＣＴＬ…コマンドコントローラ、ＭＵＸ…マルチプレクサ、ＤＩ−ＢＵＦ…データインプットバッファ、ＩＤＣ…インプットデータコントローラ、ＳＡ−ＢＵＦ…セクタアドレスバッファ、Ｘ−ＤＥＣ…Ｘデコーダ、Ｙ−ＣＴ…Ｙアドレスカウンタ、Ｙ−ＤＥＣ…Ｙデコーダ、ＤＡＴＡ−ＲＥＧ…データレジスタ、ＤＯ−ＢＵＦ…データアウトプットバッファ、Ｘ−ＡＤＢ…Ｘアドレスバッファ、ＲＥＦ−ＣＴ…リフレッシュカウンタ、Ｘ−ＤＥＣ…Ｘデコーダ、Ｙ−ＡＤＢ…Ｙアドレスバッファ、ＩＮ−ＢＵＦ…入力データバッファ回路、ＯＵＴ−ＢＵＦ…出力データバッファ回路、ＣＴＬ＿ＬＯＧＩＣ…制御回路、ＭＲＥＧ…モードレジスタ、ＴＧ…タイミング発生回路、ＥＭＲＥＧ…拡張モードレジスタ、ＰＣＢ…プリント回路基板、ＣＯＶＥＲ…モジュールの封止カバー、ＰＡＴＨ１〜ＰＡＴＨ５…ボンディング配線、ＡＮＴ…アンテナ、ＲＦ…無線ブロック、ＢＢ…ベースバンドブロック、ＳＰ…音声コーデックブロック、ＳＫ…スピーカー、ＭＫ…マイクロホン、ＣＰＵ…プロセッサ、ＬＣＤ…液晶表示部、ＫＥＹ…キーボード、ＭＥＭ…メモリモジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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