(57)【要約】【課題】ダミーメモリセルやダミービットラインの特性を変えることなく、また余分な制御回路を追加する事によってチップ面積の増加や消費電流の増加を招くことなく、レイアウト上だけで容易にダミーメモリ回路を使った自己制御回路に動作マージンを持たせる。【解決手段】分割ワードライン方式の半導体記憶装置において、メモリ回路を模擬するためのダミー回路はダミーメモリセル（ＤＭＣ）と、ダミービットライン対（ＤＢＬ、ＤＢＲ）と、ダミーセンスアンプ１０と、ダミープリチャージ回路と、ダミー分割ワードライン回路（ＤＷＬ）と、を備え、列アドレスにより選択される列側ワードラインを模擬し、ダミー分割ワードライン回路（ＤＷＬ）を駆動する信号線ＤＹＧと、”Ｌ”データを出力する側のダミービットライン（ＤＢＬ）とを平行に配置させ、線間の結合容量によりダミービットライン（ＤＢＬ）をチャージアップさせてダミーメモリセルからの読み出しを遅らせる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリアレイと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、前記ビットライン対の初期状態を電源電位に保持しておくプリチャージ回路と、前記メモリセルからの読出しを模擬するダミー回路とを有する半導体記憶装置において、前記ダミー回路は、前記メモリセルの選択時に同期して動作し、あらかじめ固定されたデータを持つダミーメモリセルと、このダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対の初期状態を電源電位に保持しておくダミープリチャージ回路と、を備え、前記ダミー回路からの読み出し直前に、前記ダミービットライン対のうち”Ｌ”データを出力する側のダミービットラインをカップリング容量により一時的に初期状態の電源電位以上にチャージアップし、データの読み出しを遅らせることを特徴とする半導体記憶装置。
【請求項２】
前記ダミー回路は、前記”Ｌ”データを出力する側のダミービットラインと平行に配置された信号線を有し、前記信号線はダミーメモリセルの選択時に”Ｌ”から”Ｈ”に変化するものとし、これらの信号線の結合容量により前記ダミービットラインがチャージアップされることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
行アドレスと列アドレスによりワードラインを分割する分割ワードライン回路を備えて、必要最小限のメモリセルのみを選択する分割ワードライン方式の半導体記憶装置において、前記メモリ回路を模擬するためのダミー回路はダミーメモリセルと、ダミービットライン対と、ダミーセンスアンプと、ダミープリチャージ回路と、ダミー分割ワードライン回路と、を備え、列アドレスにより選択される列側ワードラインを模擬し、前記ダミー分割ワードライン回路を駆動する信号線と、前記”Ｌ”データを出力する側のダミービットラインとを平行に配置させ、線間の結合容量により前記ダミービットラインをチャージアップさせてダミーメモリセルからの読み出しを遅らせることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
複数のメモリセルを有するメモリアレイと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、前記ビットライン対の初期状態を電源電位に保持しておくプリチャージ回路と、前記メモリセルからの読出しを模擬するダミー回路とを有する半導体記憶装置において、前記ダミー回路は、前記メモリセルの選択時に同期して動作し、あらかじめ固定されたデータを持つダミーメモリセルと、このダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対の初期状態を電源電位に保持しておくダミープリチャージ回路と、を備え、前記ダミー回路からの読み出し直前に、前記ダミービットライン対のうち”Ｈ”データを出力する側のダミービットラインをカップリング容量により一時的に初期状態の電源電位以下にプルダウンし、データの読み出しを遅らせることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に各種制御信号を内部で発生する手段を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
アドレス信号のアドレス値の変化を検出して所定の期間活性化レベル又は非活性化レベルとなる各種の制御信号を内部で発生し、各部の動作を制御する構成の半導体記憶装置は、アドレス信号のアドレス値が変化する間隔が長くなるほど、このアクセスサイクルに対する実動作時間の割合が小さくなるので、消費電流を削減することができる。
【０００３】
一般的に半導体記憶装置では不用な動作を抑制し、消費電流を低減させる目的として、擬似的に動作を模擬して自己制御を行う回路がよく用いられている。その代表的な例がダミーメモリ回路である。これはメモリセルからの読出しを模擬し、読出しが完了しているかどうかを検出することによって、内部活性化信号を非活性状態に変化させるものである。
【０００４】
通常、半導体記憶装置は、アドレス信号によりメモリセルを選択し、その選択されたメモリセルに対してデータの読み書きを行う。読み出しモードではメモリセルからのデータがビットライン対を介してセンスアンプに伝られ、そこでわずかな電位差のデータを増幅する。そのセンスアンプからの信号が出力回路を通してデータ出力とし出力される。
【０００５】
また書き込みモードでは入力回路により入力されたデータがライトバッファによりビットライン対に伝えられ、選択されたメモリセルへの書き込みが行われる。
【０００６】
ここで半導体記憶装置としての動作が必要な期間というのは、読み出しモードにおけるデータが出力されるまで、あるいは書き込みモードにおけるメモリセルへのデータの書き込みが完了するまでの間であり、その後は回路を静止させることが望ましい。特に、カレントミラー型のセンスアンプを用いている場合などは読み出し後にも貫通電流を流し続けることになってしまう。
【０００７】
ダミーメモリ回路とはこのような問題を防ぐため、メモリの動作を擬似的にモニタしている回路であり、出力回路やセンスアンプ、ワードライン選択などの制御を行っている。例えば、センスアンプの出力状態をモニタすることで出力データのラッチや、センスアンプの活性化状態を制御することができ、またビットラインの電位レベルからワードライン選択の制御を行うことができる。
【０００８】
これによりセンスアンプでの貫通電流を抑えるだけでなく、センスアンプが検知するために必要な量以上にビットラインがスイングするのを抑制することができる。
【０００９】
このダミーメモリ回路を用いて自己制御を行う場合、センスアンプからの出力が確実に行われたことを確認して、センスアンプやワードラインの活性化状態を制御しなければならない。しかし、過剰に動作マージンをとると、半導体記憶装置自体の性能を下げてしまう。また逆に非活性化状態にするタイミングが早すぎれば、データの誤出力を招いてしまう。そのため、ある程度の動作マージンを確実に設けなければならない。
【００１０】
また、製造ばらつきによる各メモリセル、センスアンプの特性、ビットラインの容量、抵抗といったもののばらつきという予期しにくい要因に対しても、正しいデータが出力できる回路でなければ、歩留まりを低下させてしまう。また制御回路自身の消費電流の増加もあるため、できるだけ容易に動作マージンを確保できる方法が好ましい。
【００１１】
通常、ワードラインドライバの最遠端にダミー回路を用いると共に、何らかの方法で動作マージンを確保しようとしている。例えば、ダミービットライン対の線幅を広く、線間隔を狭くすることでダミービットラインの寄生容量を増加させ、ダミーメモリ回路の出力を遅らせ留ように構成したものがある（例えば、特許文献１）。また、他の方法としてダミーメモリセルの駆動能力を小さくすることも提案している。
【００１２】
【特許文献１】
特開平８−２７３３６５号公報
【００１３】
【発明が解決しようとする課題】
この発明は、ダミーメモリセルやダミービットラインの特性を変えることなく、また余分な制御回路を追加する事によってチップ面積の増加や消費電流の増加を招くことなく、レイアウト上だけで容易にダミーメモリ回路を使った自己制御回路に動作マージンを持たせることを目的とする。
【００１４】
【課題を解決するための手段】
この発明は、複数のメモリセルを有するメモリアレイと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、前記ビットライン対の初期状態を電源電位に保持しておくプリチャージ回路と、前記メモリセルからの読出しを模擬するダミー回路とを有する半導体記憶装置において、前記ダミー回路は、前記メモリセルの選択時に同期して動作し、あらかじめ固定されたデータを持つダミーメモリセルと、このダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対の初期状態を電源電位に保持しておくダミープリチャージ回路と、を備え、前記ダミー回路からの読み出し直前に、前記ダミービットライン対のうち”Ｌ”データを出力する側のダミービットラインをカップリング容量により一時的に初期状態の電源電位以上にチャージアップし、データの読み出しを遅らせることを特徴とする。
【００１５】
前記ダミー回路は、前記”Ｌ”データを出力する側のダミービットラインと平行に配置された信号線を有し、前記信号線はダミーメモリセルの選択時に”Ｌ”から”Ｈ”に変化するものとし、これらの信号線の結合容量により前記ダミービットラインがチャージアップされるように構成することができる。
【００１６】
又、この発明は、行アドレスと列アドレスによりワードラインを分割する分割ワードライン回路を備えて、必要最小限のメモリセルのみを選択する分割ワードライン方式の半導体記憶装置において、前記メモリ回路を模擬するためのダミー回路はダミーメモリセルと、ダミービットライン対と、ダミーセンスアンプと、ダミープリチャージ回路と、ダミー分割ワードライン回路と、を備え、列アドレスにより選択される列側ワードラインを模擬し、前記ダミー分割ワードライン回路を駆動する信号線と、前記”Ｌ”データを出力する側のダミービットラインとを平行に配置させ、線間の結合容量により前記ダミービットラインをチャージアップさせてダミーメモリセルからの読み出しを遅らせるように構成することができる。
【００１７】
上記した構成によれば、ダミーメモリセルを選択するダミーのワード線が選択される直前に、ダミービットラインが選択信によって一定電位チャージアップされる。それにより、ダミービットラインの出力が”Ｌ”となるのを一定期間遅らせることができる。このチャージアップ量を調節することで、製造ばらつきなどによる特性変化の動作マージンとして利用できる。
【００１８】
又、この発明は、複数のメモリセルを有するメモリアレイと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、前記ビットライン対の初期状態を電源電位に保持しておくプリチャージ回路と、前記メモリセルからの読出しを模擬するダミー回路とを有する半導体記憶装置において、前記ダミー回路は、前記メモリセルの選択時に同期して動作し、あらかじめ固定されたデータを持つダミーメモリセルと、このダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対の初期状態を電源電位に保持しておくダミープリチャージ回路と、を備え、前記ダミー回路からの読み出し直前に、前記ダミービットライン対のうち”Ｈ”データを出力する側のダミービットラインをカップリング容量により一時的に初期状態の電源電位以下にプルダウンし、データの読み出しを遅らせることを特徴とする。
【００１９】
上記した構成によれば、ダミービットラインの”Ｈ”読み出し側を一時的にプルダウンすることで、ダミーセンスの検出時間を遅らせることができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態につき図面に従い説明する。図１は、この発明の半導体記憶装置の実施形態における構成を示す回路図である。図１に示す実施形態では、行アドレスと列アドレスから必要最小限のメモリセルがブロック単位で選択されるタイプのものを例に挙げている。
【００２１】
この半導体記憶装置は、第１及び第２のデータ入出力端を持ち選択状態のときこれら第１及び第２のデータ入出力端から互いに相補のレベル関係にあるデータを書込んで記憶し、記憶しているデータを読出す複数のメモリセル（ＭＣ）を行方向、列方向に配置したメモリセルアレイ１を備える。
【００２２】
そして、この実施形態では、メモリアレイ１の部分ではワードラインを分割して選択させる構成とするため、複数ビットおきに分割ワードラインセル（ＤＷＬセル）が配置され、行デコーダ２により出力されるメインのワードライン（ＭＷＬ）と列デコーダ４から出力されるＹゲート選択信号（ＹＧ）が入力される。それらのメモリセル（ＭＣ）と分割ワードラインセル（ＤＷＬセル）はサブワードライン（ＳＷＬ）を介して接続され、このサブワードライン（ＳＷＬ）はワードライン（ＭＷＬ）とＹゲート選択信号（ＹＧ）の信号から選択される。このときサブワードライン（ＳＷＬ）１本あたりに接続するメモリセル（ＭＣ）の数には特に制約はなく、メモリ構成や性能を考慮して任意に決めることができる。この分割ワードラインセル（ＤＷＬセル）を用いた回路では、選択されないＹゲートに接続されているビットライン対は、サブワードライン（ＳＷＬ）も選択されないためビットラインへのデータ出力が行われず、無駄な充放電電流を抑制できるというメリットがある。
【００２３】
この半導体記憶装置は、複数のメモリセル（ＭＣ）の各列それぞれと対応して設けられ対応する列のメモリセル（ＭＣ）の第１及び第２のデータ入出力端と対応接続する第１及び第２のビット線（ＢＬ、ＢＲ）から成る複数のビット線対と、ワード線活性化信号が活性化レベルのときアドレス入力回路１０に入力された行アドレス信号に従って所定のワード線を選択レベルとする行アドレスデコーダ２と、プリチャージ制御信号の活性化レベルに応答して前記複数のビット線対を所定の電位にプリチャージするプリチャージ回路と、アドレス入力回路１０に入力された列アドレス信号に従って前記複数のビット線対のうちの所定のビット線対を選択する列選択回路の列アドレスデコーダ４及び列ゲート回路５と、を備える。この列選択回路により選択されたビット線対のデータをセンス増幅活性化信号の活性化レベルに応答して増幅し出力するセンスアンプ６と、このセンスアンプ６の出力データをデータラッチ信号の活性化レベルに応答してラッチし出力する入出力回路８と、入出力回路８から与えられる書き込みデータを一旦ラッチするライトバッファ回路７と、を備える。
【００２４】
さらに、メモリセル（ＭＣ）とダミーメモリセル（ＤＭＣ）は同一のメインワードライン（ＭＷＬ）に接続され同期して選択される。ダミーメモリセル（ＤＭＣ）はダミービットライン対（ＤＢＬ、ＤＢＲ）に接続され、ダミービットライン対（ＤＢＬ、ＤＢＲ）から読み出されたデータが列ゲート９からダミーセンスアンプ１０に与えられる。
【００２５】
そして、ダミービットライン対（ＤＢＬ、ＤＢＲ）のＤＢＬ側に”Ｌ”が読み出される。ダミービットライン（ＤＢＬ、ＤＢＲ）からの信号をダミーセンスアンプ１０で検出すれば、メインのセンスアンプ６でも出力が確定しているものとして、センスアンプ６を活性化状態から非活性化状態へと変化させるように内部制御回路２０でコントロールする。同様にワードライン（ＭＷＬ）も非選択状態へと変化させる。これによってセンスアンプでの貫通電流や、ビットラインでの充放電電流が、データの読出しに必要な量以上に消費することを抑えることができる。
【００２６】
このＤＷＬセルを用いた構成のメモリアレイをモニタするためのダミーメモリ回路では、ＤＷＬセルを含んだ形での回路を構成する必要がある。図２は通常のメモリセルＭＣで使用される６トランジスタタイプのＳＲＡＭの構成を示している。図３にダミーメモリセル（ＤＭＣ）を示す。ダミー回路で使用するメモリセルには常に同一のデータを出力する必要があるため、内部ノードを固定してＢＬ側から”Ｌ”が、ＢＲ側から”Ｈ”が常に出力されるようにあらかじめ構成されている。
【００２７】
また、ＤＷＬセルとしてはＮＡＮＤゲートとインバータで構成することもできるが、セルサイズを考慮し図４に示すようなものがよく使用されている。
【００２８】
また、図５に、センスアンプの構成例を、図６ライトバッファ回路の構成例をそれぞれ示す。
【００２９】
図７はメモリアレイ１上のレイアウト配線を示している。ワードライン（ＭＷＬ）とビットライン（ＢＬ、ＢＲ）およびＹゲートライン（ＹＧ）は直行するように配置されている。ここで、ビットライン（ＢＬ、ＢＲ）はｎビットが１ブロックになっているものを表している。また、信号線ＹＧとビットライン（ＢＬ、ＢＲ）の間には、Ｙゲートライン（ＹＧ）の変化によるノイズの影響によりビットラインが誤動作するのを避けるため、ガードメタル（Ｇ）を挿入している。このガードメタルの電位は電源電位あるいはＧＮＤ電位に固定し、ビットライン（ＢＬ０）へのノイズ進入を防止している。
【００３０】
この発明における特徴は、ダミー回路におけるダミービットライン（ＤＢＬ）とダミーＹゲート信号（ＤＹＧ）間のガードリングによる絶縁効果を行わず、意識的に平行に配線することによって、配線間にカップリング容量をもたせる。そして、ダミーＹゲート信号（ＤＹＧ）による信号変化をカップリングノイズによってダミービットライン（ＤＢＬ）に伝えている点である。これにより、ダミーメモリセル（ＤＭＣ）を選択するダミーのＳＷＬ信号が選択される直前に、ダミービットライン（ＤＢＬ）が選択信号ＤＹＧによって一定電位チャージアップされる。それにより、ダミービットライン（ＤＢＬ）の出力が”Ｌ”となるのを一定期間遅らせることができる。このチャージアップ量を調節することにより、製造ばらつきなどによる特性変化の動作マージンとして利用できる。
【００３１】
このカップリングノイズの利用による効果をタイミング図を用いて説明する。図８は従来例として完全にＤＢＬをガードし通常のメモリセルと同様の構成としたもので、図９はこの発明の効果を表した場合のタイミング図を示している。
【００３２】
図８の従来例ではクロックＣＫに同期してＹＧ信号が選択されＳＷＬが活性化状態になりＢＬ対にデータが出力される。ダミー回路でも同様の動作が行われるためダミーＤＢＬ対でも通常のＢＬ対と同様の振幅が行われる。ここでダミーＤＢＬからの”Ｌ”出力をダミーセンスアンプ１０が検知できれば、通常のセンスアンプ６でも出力が検知できたものとし、ＤＳＡ信号を内部制御回路２０に出力し内部動作を静止させようとする動作が働く。しかし、全てのメモリ回路が同様の仕上がりとはならず、製造ばらつきなどによる特性変化があるためＤＢＬの動作は通常のＢＬよりも一定のマージンをもつ必要がある。
【００３３】
図９ではＹＧ信号の立ち上がりに同期してＢＤＬの電位が一時的にチャージアップされている（図中○印）。この状態からの”Ｌ”読み出しとなるため通常よりもダミーセンスアンプ１０の検出時間が遅くなる。このとき通常のＢＬ側ではＹＧ信号との間にガードリングが行われているため、ダミー回路よりも早く出力できている。このＢＬとＤＭＬの読み出し初期電位の差が動作マージンとして確保できる。
【００３４】
この発明はレイアウト上で容易に制御でき、配線間スペースを変更することで回路変更をすることなく容易に動作マージンの変更が可能となる。また、ビットライン方向の長さに追随してカップリング容量の大きさも変動するため、コンパイルドセルなどのメモリ容量を変動させて使用するものに対しても、新たにタイミング制御の為の回路を追加することなく、一定の動作マージンを持った形で保証できる。
【００３５】
図１０に、ダミー回路におけるダミービットライン（ＤＢＬ）とダミーＹゲート信号（ＤＹＧ）間にカップリング容量をもたせる他の実施形態を示す。図１０に示すように、この実施形態は、ＤＹＧをＤＢＬの上層メタルで配線することで生じる配線間容量を利用するものである。通常使用するビットライン上はシールド用のメタルを配置し、ダミービットライン（ＤＢＬ）上はＤＹＧ信号とすればビットラインの寄生容量値を変えることなくＤＢＬを制御できるレイアウトが作成することができる。
【００３６】
この発明の別の構成方法をとしては、ダミービットライン（ＤＢＬ）へのノイズ挿入信号として立ち下がりで選択されるＹＧＢ信号を用いることもできる。この場合はダミービットラインの電位を下げる方向に働くため、ダミーセンスアンプの感度が悪く、通常のメモリ回路を制御する信号の動作マージンが大きすぎる場合などに、非活性化状態を早める目的で使うことができる。またＤＢＬではなくＤＢＲ側の電位をＹＧ信号あるいはＹＧＢ信号で一時的に制御しても同様の効果が得られる。
【００３７】
図１１にＤＢＲをプルダウンする場合のタイミング図を示す。図１１に示すように、ダミービットラインの”Ｈ”読み出し側を一時的にプルダウンするためダミーセンスの検出時間を同様に遅らせることができる。
【００３８】
この発明では分割ワードライン方式（ＤＷＬ方式）用いたタイプのメモリ回路の場合を例に説明したが、通常のビットスライス方式メモリセルに対しても応用でき、同様の効果が得られる。
【００３９】
【発明の効果】
以上説明したように、この発明によれば、メモリセルの読出し状態をモニタし活性化状態を制御するためのダミーメモリ回路を、一定の動作マージンをつけた形で新たな回路を付加することなく、レイアウト上だけで容易に構成する事ができる。その結果動作性能を落とすことなく低消費化でき、あらゆるメモリサイズのセルに対しても一定の動作マージンを持った形で対応することができる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置の実施形態における構成を示す回路図である。
【図２】メモリセルの一例を示す回路図である。
【図３】ダミーメモリセルの一例を示す回路図である。
【図４】分割ワードラインセルの一例を示す回路図である。
【図５】センスアンプの一例を示す回路図である。
【図６】ライトバッファの一例を示す回路図である。
【図７】この発明の一実施形態にかかるレイアウト配線を示す模式図である。
【図８】従来のダミーメモリ回路を用いた場合のタイムチャートである。
【図９】この発明の半導体記憶装置を用いた場合のタイムチャートである。
【図１０】この発明の他の一実施形態にかかるレイアウト配線を示す模式図である。
【図１１】この発明の半導体記憶装置を用いた場合のタイムチャートである。
【符号の説明】
１　メモリセルアレイ
２　行デコーダ
４　列デコーダ
５　列ゲート
６　センスアンプ
７　ライトバッファ回路
８　入出力回路
９　ダミー列ゲート
１０　ダミーセンスアンプ
１１　アドレス入力回路
２０　内部制御回路
ＭＣ　メモリセル
ＤＭＣ　ダミーメモリセル
ＤＷＬ　分割ワードライン
ＳＷＬ　サブワードライン
ＭＷＬ　メインのワードライン
ＹＧ　Ｙゲート選択信号
ＢＬ、ＢＲ　ビットライン対
ＤＢＬ、ＤＢＲ　ダミービットライン対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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