(57)【要約】【課題】スイッチングノイズ等による画質低下の防止【解決手段】走査線の遷移期間、例えばスイッチング素子が導通状態から非導通状態に切り替えられる際に、走査線を低駆動能力で駆動することで、スイッチング素子のオン／オフ制御を行うために走査線に印加される信号を緩やかな立ち下がりの電圧信号とし、スイッチングノイズを抑制する。また、非遷移期間においては走査線を高駆動能力で駆動することで、走査線電位を電源ノイズやクロストークのイズの影響を受けにくい状態で安定させ、画素容量への影響を低減する。【選択図】　　　　図１０
2004117513.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線とがマトリクス状に配置され、上記走査線と上記データ線との交点の各々に対応して、画素容量と、上記走査線に印加される走査信号に応じて上記画素容量へ上記データ線を介してデータ信号を供給するスイッチング手段とが配置された画像表示手段と、
上記データ線の各々に対して、上記データ信号を供給するデータ線駆動手段と、
供給された垂直クロックに応じて上記複数の走査線を順次駆動すると共に、駆動する走査線を遷移させる期間において、上記走査線に対する駆動能力を非遷移期間における駆動能力よりも低くする走査線駆動手段と、
を備えたことを特徴とする画像表示装置。
【請求項２】
上記走査線駆動手段は、
上記垂直クロックに応じて上記走査信号を順次発生させるシフトレジスタと、
上記走査線の各々に対応して設けられ、上記シフトレジスタから発生される上記走査信号に応じて上記走査線を駆動すると共に、供給される切り替え信号に応じて上記走査線の駆動能力を切り替える走査線駆動回路と、
上記垂直クロックに応じて上記切り替え信号を生成し、上記走査線駆動回路へ供給する駆動能力切り替え制御回路と、
を含むことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
複数の走査線と複数のデータ線とがマトリクス状に配置され、上記走査線と上記データ線との交点の各々に対応して、画素容量と、上記走査線に印加される走査信号に応じて上記画素容量へ上記データ線を介してデータ信号を供給するスイッチング手段とが配置された画像表示装置に画像を表示させる方法であって、
上記複数の走査線を順次駆動すると共に、駆動する走査線を遷移させる期間において、上記走査線に対する駆動能力を非遷移期間における駆動能力よりも低くすることを特徴とする画像表示方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像表示装置及び画像表示方法に関し、特にその走査線駆動に関するものである。
【０００２】
【従来の技術】
例えばアクティブマトリクス方式を採用した画像表示装置として液晶表示装置が知られており、液晶プロジェクタ装置や、液晶ディスプレイ装置などに広く採用されている。
このようなアクティブマトリクス方式による液晶表示装置は、周知のように、例えば半導体基板に対して、ＭＯＳ型トランジスタによる画素スイッチと、この画素スイッチに接続される画素容量とを備えた画素セル駆動回路がマトリクス状に配置されるようにして形成される。
つまり、水平方向に沿って複数の走査線が配されると共に、垂直方向に沿って複数のデータ線が配される。そして、これら走査線とデータ線との交点に対応する位置に対して、画素セル駆動回路が接続されるものである。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにされる。このような構造によって液晶表示装置が構成される。
【０００３】
また、このような液晶表示装置における画像表示のための駆動を簡単に説明すると次のようになる。
水平方向に配された走査線に対しては、例えば１水平走査期間ごとに、所定レベルの電圧を順次印加していくようにされる。つまり、走査線の順次走査を行っていくようにされる。このとき、走査が行われた走査線に接続されている複数の画素スイッチはオン状態となる。
これと共に、１水平走査期間内においては、データ線を駆動することが行われる。つまり、データ線に対してデータに応じた電圧を印加する。この場合、データ線に対して、順次データを印加する、いわゆる点順次駆動方式によるデータ線駆動などが行われる。
【０００４】
印加されたデータは、上記のようにしてオン状態にある画素スイッチを介して画素容量に電荷として蓄積される。つまり、１水平ライン分の画素セルに対するデータの書き込みが行われるものである。このようにしてデータの書き込みが行われると、画素容量に蓄積された電荷と、対向電極に印加されるコモン電圧Ｖｃｏｍとの間に電位差が生じ、この電位差によって、その間に封入された液晶が励起されることになる。つまり、画素セルの駆動が行われる。
そして、このような１走査線ごとの画素セルの駆動が、走査線を順次走査するごとに実行されることで、例えば１画面分の画像が表示される。
【０００５】
このような液晶表示装置では、配線間寄生容量やノイズが画素容量に影響して画面品質を低下させるものとなるが、そのようなノイズ等を低減する従来技術としては、例えば次に挙げるものが知られている。
【０００６】
【特許文献１】
特開平１１−３０９７５号公報
【特許文献２】
特開平６−５４３８３３号公報
【０００７】
【発明が解決しようとする課題】
ところで近年、アクティブマトリクス型表示装置に対する一層の高精細化及び高リフレッシュレート化が求められている。しかし、高精細化を目指すその構造は省スペースと引き換えに配線間寄生容量の増加をうみ、これからますます進む動作の高速化によって生じる各種ノイズはその寄生容量を介してデータ信号に影響を与え、色むらなど画面の品質対して大きな問題となる。
【０００８】
上記のように、各走査線に対しては、例えば１水平走査期間ごとに、所定レベルの電圧を順次印加していき、電圧印加（走査）が行われた走査線に接続されている複数の画素スイッチがオン状態となる。
この走査線の駆動には走査線一本に対し１つのフリップフロップと駆動回路（ドライバ）を有する走査線駆動回路を用いる。
即ち、フリップフロップで構成されるシフトレジスタによって送られる垂直方向画素の書き込みのタイミングによりドライバで走査線を変化させ、駆動する走査線に複数個接続されているスイッチング素子を導通させてデータ線から送られる画素データを電荷の流入、又は流出という形で画素容量へ書き込み、書き込みが終了すると走査線を再び変化させスイッチング素子を非導通状態にし、画素容量中の電荷を保持する。
【０００９】
この場合、走査線が制御するスイッチング素子は、一方をデータ線と接続し、一方を直接画素容量と接続するものであるため、スイッチング素子の特性は画素容量中の電荷に直接影響し、その影響は画面品質に反映される。
そして高品質な画面を実現する上でこのスイッチング素子制御の問題となるのが、走査線によって制御される導通／非導通の切り替え時に起こるスイッチングノイズである。
【００１０】
スイッチングノイズはスイッチング素子の導通、非導通を切り替える瞬間において発生し、特に走査線の急激な変化によって発生したスイッチングノイズは大きな画素容量中の電荷の流入、流出を引き起こす可能性がある。
特に、スイッチング素子を導通させ画素データを画素容量へ書き込んだ後、スイッチ素子を非導通にするため走査線を変化させる際に、急激な走査線の変化よってスイッチング素子を非導通にすると、それに伴いスイッチ素子からスイッチングノイズが生じ、すでに画素容量に書き込まれた画素データはこのスイッチングノイズの影響を受けてしまう。
【００１１】
このスイッチングノイズの影響で画素容量中の電荷は電荷の流入、又は流出を起こし、その直後にスイッチング素子が非導通となってしまうため、画素容量には誤ったデータが書き込まれた状態となってしまう。これによって画面の品質は著しく失われる。
【００１２】
このスイッチング素子のスイッチングノイズによる影響を防ぐための手段として、スイッチングノイズキャンセル回路を用いる方法がある。ところが、これには一般的に画素一つに対して一つのキャンセル回路と、一本の走査信号と逆相となる信号の配線が必要である。このため、小型化を目指すアクティブマトリクス型表示装置にとっては、スイッチングノイズキャンセル回路のためのスペースを確保する事が困難な場合が多く、適切ではない。
【００１３】
また画素容量への影響としては、上記スイッチングノイズだけでなく、電源ノイズや、他の走査線に対応する画素容量への書き込みの際に起こるデータ線とのカップリング容量によりクロストークも考えなければならない。
即ち、スイッチング素子を導通／非道通で切り替える遷移期間におけるスイッチングノイズだけでなく、非遷移期間、例えばスイッチング素子が非道通とされている期間における電源ノイズやクロストークによる画素容量への影響も低減させることが求められている。
【００１４】
【課題を解決するための手段】
本発明はこのような事情に応じてなされたもので、高精細化及び高リフレッシュレート化が求められる画像表示装置において、上記したスイッチングノイズ等による画像品質の低下を防止できるようにすることを目的とする。
【００１５】
このため本発明の画像表示装置は、複数の走査線と複数のデータ線とがマトリクス状に配置され、上記走査線と上記データ線との交点の各々に対応して、画素容量と、上記走査線に印加される走査信号に応じて上記画素容量へ上記データ線を介してデータ信号を供給するスイッチング手段とが配置された画像表示手段と、上記データ線の各々に対して、上記データ信号を供給するデータ線駆動手段と、供給された垂直クロックに応じて上記複数の走査線を順次駆動すると共に、駆動する走査線を遷移させる期間において、上記走査線に対する駆動能力を非遷移期間における駆動能力よりも低くする走査線駆動手段とを備える。
また、上記走査線駆動手段は、上記垂直クロックに応じて上記走査信号を順次発生させるシフトレジスタと、上記走査線の各々に対応して設けられ、上記シフトレジスタから発生される上記走査信号に応じて上記走査線を駆動すると共に、供給される切り替え信号に応じて上記走査線の駆動能力を切り替える走査線駆動回路と、上記垂直クロックに応じて上記切り替え信号を生成し、上記走査線駆動回路へ供給する駆動能力切り替え制御回路とを含む。
【００１６】
本発明の走査線駆動方法は、複数の走査線と複数のデータ線とがマトリクス状に配置され、上記走査線と上記データ線との交点の各々に対応して、画素容量と、上記走査線に印加される走査信号に応じて上記画素容量へ上記データ線を介してデータ信号を供給するスイッチング手段とが配置された画像表示装置に画像を表示させる方法であって、上記複数の走査線を順次駆動すると共に、駆動する走査線を遷移させる期間において、上記走査線に対する駆動能力を非遷移期間における駆動能力よりも低くするものである。
【００１７】
このような本発明によれば、走査線の遷移期間、即ちスイッチング素子が導通状態から非導通状態に切り替えられる際に、走査線が低駆動能力とされる。つまりスイッチング素子のオン／オフ制御を行う信号（走査線に印加される信号）は、その期間、緩やかな立ち下がりの電圧信号となる。
また、非遷移期間においては高駆動能力とされることで、走査線電位はノイズの影響を受けにくい状態で安定する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本実施の形態としては、例えば液晶プロジェクタ装置などをはじめとする各種映像機器、電子機器に採用される、アクティブマトリクス方式の液晶表示装置を例に挙げる。
【００１９】
図１は、本発明の実施の形態としての液晶表示装置の構成例を示している。
この図に示す液晶表示装置の全体的な基本構造としては、半導体基板（表示素子）に対して、少なくとも、例えばマトリクス状に配列される画素セル駆動回路をはじめとする所要の回路を形成する。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにした構造を有している。
【００２０】
半導体基板としては、例えばシリコン（Ｓｉ）の材質による基板を用い、その半導体基板に対して、水平方向に沿った走査線ＬＶ（ＬＶ１〜ＬＶｍ）を垂直方向に順次形成すると共に、水平方向には、垂直方向に沿ったデータ線ＬＨ（ＬＨ１〜ＬＨｎ）を形成する。
そして、このようにしてマトリクス状に配される走査線及びデータ線の交点に対して画素セル駆動回路４を配列して形成すると共に、垂直走査ドライバ１、水平走査ドライバ２とを形成するものである。
【００２１】
先ず、マトリクス状の走査線及びデータ線の交点に形成される画素セル駆動回路４の回路構成を説明する。
１つの画素セル駆動回路４は、図示するように、画素スイッチＧＳ、画素容量Ｃ、及び画素電極Ｐを備える。
画素スイッチＧＳは、例えばＮチャンネル型トランジスタとしての構造を有している。画素スイッチＧＳのゲートは、走査線ＬＶに対して接続され、ドレインは、データ線ＬＨと接続される。
また、画素スイッチＧＳのソースは、画素容量Ｃの一端と接続される。画素容量Ｃの他端は、この場合にはグランドに対して接続される。
また、画素スイッチＧＳのソースと画素容量Ｃの接続点は、画素電極Ｐに対して接続される。
【００２２】
このような画素セル駆動回路４は、所定数の走査線（ゲート線）ＬＶ１〜ＬＶｍと、所定数のデータ線ＬＨ１〜ＬＨｎによるｍ×ｎ個の各交点に形成される。
従って、画素セル駆動回路４は、走査線ＬＶとデータ線ＬＨの配列に従って、行方向と列方向に沿って、マトリクス状に配列されるものとなる。
また、このようにして形成される半導体基板としては、各画素セル駆動回路４の画素電極Ｐがマトリクス状に配列されて表出している状態となる。
【００２３】
また、上記のようにして画素セル駆動回路４が配列して形成される半導体基板に対向しては、コモン電圧Ｖｃｏｍが印加される共通電極が形成された対向基板が対向するようにして配置される。そして、この半導体基板と、対向基板との間に、液晶ＬＣを封入する。このような構造によって本実施の形態の液晶表示装置におけるマトリクス型の表示部が構成される。
【００２４】
また、上記半導体基板に対しては、垂直走査ドライバ１及び水平走査ドライバ２としての回路も形成される。
図２に水平走査ドライバ２の構成を示す。
水平走査ドライバ２は、データ線ＬＨ１〜ＬＨｎを駆動するために設けられる。つまり、データ線ＬＨ１〜ＬＨｎに対してデータ信号ＳＩＧを出力する。
この場合、水平走査ドライバ２は、水平シフトレジスタ２１と、データ線数ｎに対応するｎ個のドライバＹＨ１〜ＹＨｎ、サンプリングスイッチＳＳＷ１〜ＳＳＷｎ、プリチャージスイッチＰＳＷ１〜ＰＳＷｎ、及びプリチャージ電流制御回路ＦＩ１〜ＦＩｎを備えている。
サンプリングスイッチＳＳＷ１〜ＳＳＷｎは、例えば画素スイッチと同様に、Ｎチャンネル型のトランジスタにより形成される。
【００２５】
水平シフトレジスタ２１は、水平走査信号Ｈ１〜Ｈｎの出力ラインが引き出されており、これら水平走査信号Ｈ１〜Ｈｎの出力の各々がドライバＹＨ１〜ＹＨｎに対して入力されるようになっている。ドライバＹＨ１〜ＹＨｎの出力は、それぞれ、サンプリングスイッチＳＳＷ１〜ＳＳＷｎのゲートに対して接続される。
サンプリングスイッチＳＳＷ１〜ＳＳＷｎのドレインに対しては、データ信号ＳＩＧが入力されるようになっている。また、サンプリングスイッチＳＳＷ１〜ＳＳＷｎのソースは、それぞれ、データ線ＬＨ１〜ＬＨｎと接続される。
【００２６】
またこの場合、データ線及び画素容量に対して所要のタイミングでプリチャージを行うためのプリチャージ回路系が備えられる。
即ちプリチャージスイッチＰＳＷ１〜ＰＳＷｎの各ゲートに対しては、水平シフトレジスタ２１からプリチャージタイミング信号ＰＣＨＧ１〜ＰＣＨＧｎが供給される。
プリチャージスイッチＰＳＷ１〜ＰＳＷｎの各ドレインは、プリチャージ電流制御回路ＦＩ１〜ＦＩｎを介してプリチャージ電圧Ｖｐｒｅに対して接続される。また、プリチャージスイッチＰＳＷ１〜ＰＳＷｎのソースは、それぞれ、データ線ＬＨ１〜ＬＨｎに対して接続される。
【００２７】
水平走査ドライバ２によるデータ線駆動のための動作としては、次のようになる。なお、ここでは、プリチャージ回路系の動作は省略し、水平走査ドライバ２における基本的なデータ線駆動のための動作のみについて述べる。
【００２８】
水平走査ドライバ２内の水平シフトレジスタ２１に対しては、水平スタート信号ＨＳＴと、水平クロックＨＣＫが入力されている。
１水平ラインごとのデータ線の駆動は、垂直走査ドライバ１が或る１本の走査線の走査を開始した時点を起点として、所定のタイミングで開始されるものであるが、上記水平スタート信号ＨＳＴは、この１水平ラインにおけるデータ線駆動の開始を指示するための信号となる。
また、水平クロックＨＣＫは、例えば１水平ラインを形成する画素を順次走査する周期に対応した、いわゆる画素周波数を有するクロックである。
【００２９】
水平シフトレジスタ２１の動作波形を図３に示す。
水平シフトレジスタ２１は、水平スタート信号ＨＳＴにより指示されるタイミングで、走査信号の出力を開始する。
つまり、図３（ｂ）の水平スタート信号ＨＳＴを、図３（ａ）の水平クロックＨＣＫのタイミングによりシフトさせ、図３（ｃ）に示すように水平走査信号Ｈ１〜Ｈｎを順次出力していくことになる。なお、各水平走査信号Ｈ１〜Ｈｎは、水平クロック信号ＨＣＫの周期に対応したパルス幅を有する信号波形を有する。
【００３０】
このようにして順次出力される水平走査信号Ｈ１〜Ｈｎは、それぞれドライバＹＨ１〜ＹＨｎに入力され、ここで所定レベルの電圧に変換され、サンプリングスイッチＳＳＷ１〜ＳＳＷｎに対してゲート電圧として印加されていく。これによって、サンプリングスイッチＳＳＷ１〜ＳＳＷｎは、それぞれ水平走査信号Ｈ１〜Ｈｎとしてのパルスが出力されている期間に対応して、順次オン状態となる。
【００３１】
ここで、サンプリングスイッチＳＳＷ１〜ＳＳＷｎのドレインに対しては、データ信号ＳＩＧが印加されるようになっている。データ信号ＳＩＧは、画素データに対応する電圧値を有した信号である。
そして、上記のようにしてサンプリングスイッチＳＳＷ１〜ＳＳＷｎが水平走査信号Ｈ１〜Ｈｎの出力タイミングに応じて順次オン状態となることで、データ信号ＳＩＧは、サンプリングスイッチＳＳＷ１〜ＳＳＷｎのドレインからソースを介してデータ線ＬＨ１〜ＬＨｎに対して印加されることになる。
【００３２】
このときには、垂直走査ドライバ１によってアクティブとなっている或る１つの走査線に接続されている画素スイッチＳＷがオン状態になっていることから、この走査線とデータ線ＬＨ１〜ＬＨｎとの交点にある画素セル駆動回路４の各画素容量Ｃには、データ線ＬＨ１〜ＬＨｎに順次印加されるデータに応じた電荷が蓄積される。つまり、データのサンプリング（書き込み）が行われる。
【００３３】
上記のようにしてデータのサンプリングが行われた画素容量Ｃにおいては、蓄積された電荷に応じた電位が発生し、この電位は、同じ画素スイッチＳＷのソースと接続された画素電極Ｐにも発生することになる。
画素電極Ｐに対しては、液晶ＬＣが介在するようにして、コモン電圧Ｖｃｏｍが印加されている共通電極が対向して配置されているのであるが、上記のようにして、画素電極Ｐにおいてデータに対応する電位が発生すると、この画素電極Ｐの電位と、コモン電圧Ｖｃｏｍとの電位差に応じて、その間に介在する液晶ＬＣの液晶が反応して励起されることになる。つまり、画素セルが駆動され、画素単位での表示が行われることとなる。
【００３４】
垂直走査ドライバ２は、行ごとに垂直方向への走査を行うために設けられる。つまり、画像表示を行うのにあたり、１水平走査期間ごとに、走査線ＬＶ１→ＬＶ２・・・ＬＶｍの順で、走査信号としてのパルス電圧（走査パルス）を出力することで、走査線を垂直方向に順次走査する。
【００３５】
図４に垂直走査ドライバ１の構成を示している。
本実施の形態では、垂直走査ドライバ１は、図示するように、垂直シフトレジスタ１１と、駆動能力切替制御回路１２と、走査線数ｍに対応したｍ個のドライバＹＶ１〜ＹＶｍとを有する構成とされる。
垂直シフトレジスタ３に対しては、垂直スタート信号ＶＳＴと、垂直クロックＶＣＫが入力されている。
垂直スタート信号ＶＳＴは、例えばフレーム周期に対応するタイミングにより出力されるもので、１フレーム期間における垂直走査の開始を指示する信号である。また、垂直クロックＶＣＫは、１水平走査周期ごとのタイミングで出力されるクロック信号である。
なお、図１及び図４では、垂直走査ドライバ１に水平クロックＨＣＫが供給されているが、これは後述する図８の回路例で使用するためである。回路構成によっては、必ずしも垂直走査ドライバ１への水平クロックＨＣＫの供給は不要となる場合がある。
【００３６】
垂直シフトレジスタ１１は、図５に示すように、垂直スタート信号ＶＳＴによる垂直走査開始の指示に応じて、垂直走査信号Ｖ１〜Ｖｍを出力する。
即ち図５（ｂ）の垂直スタート信号ＶＳＴを、図５（ａ）の垂直クロックＶＣＫによってシフトしていくことで、１水平走査周期ごとのタイミングで、図５（ｃ）のように垂直走査信号Ｖ１から走査信号Ｖｍまでを順次出力することになる。
なお、図５において垂直走査信号Ｖ１〜Ｖｍは、その立ち下がりエッジは垂直クロックＶＣＫの立ち上がりと同期するが、立ち上がりエッジは、垂直クロックＶＣＫの立ち上がりタイミングより遅れたものとなっている。これは、垂直シフトレジスタ１１内において、垂直走査信号Ｖ１〜Ｖｍの立ち上がりを遅らせる回路が設けられているためである。
【００３７】
このようにして順次出力される垂直走査信号Ｖ１〜Ｖｍは、それぞれドライバＹＶ１〜ＹＶｍに入力され、ここで、所要の電圧レベルによる走査電圧に変換されて、走査線ＬＶ１〜ＬＶｍに対して出力される。
これにより、１水平走査期間ごとに、走査線ＬＶ１〜ＬＶｍに対して、順次、走査電圧を出力していく動作が得られる。そして、例えば走査線ＬＶ１に対して走査電圧が印加されたとすれば、この走査線ＬＶ１に接続されている複数の画素スイッチＧＳのゲートに対して、所定レベルのゲート電圧が印加されることとなって、これらの画素スイッチＧＳがオンとなるものである。
【００３８】
以上は垂直走査ドライバ１の基本的な動作であるが、本例の場合、垂直走査ドライバ１におけるドライバＹＶ１〜ＹＶｍには、駆動能力切替機能が設けられているとともに、各ドライバＹＶ１〜ＹＶｍの駆動能力が、駆動能力切替制御回路１２によって切り替えられる構成となっている。
【００３９】
図６は駆動能力切替制御回路１２としての回路の一例である。また図７に各部の動作波形を示す。
図６に示すように駆動能力切替制御回路１２は、インバータ３１，遅延部３２、オアゲート３３により構成される。
この駆動能力切替制御回路１２には図７（ａ）に示す垂直クロックＶＣＫが入力され、この垂直クロックＶＣＫはインバータ３１で反転されて図７（ｂ）の反転垂直クロックＶＣＫ￣とされる。
また垂直クロックＶＣＫは遅延部３２において時間ｄＬだけ遅延されて図７（ｃ）の遅延垂直クロックｄＶＣＫとされる。
この反転垂直クロックＶＣＫ￣と遅延垂直クロックｄＶＣＫが、オアゲート３３に供給され、オアゲート３３から図７（ｄ）に示す駆動能力切替制御信号φが出力される。
この駆動能力切替制御信号φは、垂直クロックＶＣＫの立ち上がりから一定期間、Ｌレベルとなる信号となる。このＬレベルの期間は、走査線の遷移期間に相当する。
【００４０】
なお、遅延部３２は、どのような構成であれ、垂直クロックＶＣＫを時間ｄＬだけ遅延させるものであればよいが、一例として図８のように構成できる。
即ち、３段のフリップフロップ３４，３５，３６により構成し、各フリップフロップ３４，３５，３６には動作クロックとして水平クロックＨＣＫを供給する。そして、垂直クロックＶＣＫが、水平クロックＨＣＫのタイミングでシフトされることで、遅延垂直クロックｄＶＣＫが得られるようにする。この場合遅延時間ｄＬは３水平クロック期間に相当する長さとなる。
【００４１】
上記駆動能力切替制御信号φは、図４に示すように各走査線ＬＶ１〜ＬＶｍに対応して設けられているドライバＹＶ１〜ＹＶｍに供給される。
このドライバＹＶ１〜ＹＶｍは、図９のように構成されている。ドライバＹＶ１〜ＹＶｍのうちの或るドライバを「ドライバＹＶ（ｋ）」として説明する。
ドライバＹＶ（ｋ）は、インバータ４１、アンドゲート４２、ＰチャンネルＭＯＳトランジスタＭ１及びＮチャンネルＭＯＳトランジスタＭ２，Ｍ３から構成される。
【００４２】
上述した垂直シフトレジスタ１１からの垂直走査信号Ｖ（ｋ）はインバータ４１により反転され、ＭＯＳトランジスタＭ１のゲートに供給されるとともに、ＭＯＳトランジスタＭ２のゲート及びアンドゲート４２に供給される。アンドゲート４２の出力はＭＯＳトランジスタＭ３のゲートに供給される。
【００４３】
走査線ＬＶ（ｋ）の駆動タイミング、即ち走査線ＬＶ（ｋ）に接続された複数の画素スイッチＳＧをオンとするタイミングは、垂直走査信号Ｖ（ｋ）がＨレベルの期間である。
そして、この垂直走査信号Ｖ（ｋ）がＨレベルの期間には、垂直走査信号Ｖ（ｋ）がインバータ４１を介してゲートに印加されるＰチャンネルのＭＯＳトランジスタＭ１は導通し、一方、ＮチャンネルのＭＯＳトランジスタＭ２はオフとなる。また、この期間、アンドゲート４２の出力はＬレベルとなるためＭＯＳトランジスタＭ３もオフとなる。
従って電圧ＶＤＤに基づいて、走査線ＬＶ（ｋ）には画素スイッチＳＧをオンとする駆動電圧が発生する。
【００４４】
図１０（ｂ）（ｅ）には、垂直走査信号Ｖ（ｋ）に基づいて、走査線ＬＶ（ｋ）に駆動電圧が発生する様子を示している。また　図１０（ｃ）（ｆ）には、次の垂直走査信号Ｖ（ｋ＋１）に基づいて、次の走査線ＬＶ（ｋ＋１）に駆動電圧が発生する様子を示している。
【００４５】
垂直走査信号Ｖ（ｋ）がＨレベルからＬレベルに変化すると、ＭＯＳトランジスタＭ１はオフとなり、ＭＯＳトランジスタＭ２はオンとなる。
このとき、アンドゲート４２には駆動能力切替制御信号φが供給されており、この駆動能力切替制御信号φは、図１０（ｄ）に示すように、垂直走査信号Ｖ（ｋ）の立ち下がりから一定期間、Ｌレベルとなる。
従ってこの間、ＭＯＳトランジスタＭ３はオフのままである。
そして、この一定期間を経過して駆動能力切替制御信号φがＨレベルになると、アンドゲート４２の出力はＨレベルとなるため、ＭＯＳトランジスタＭ３はオンとなる。
【００４６】
つまり、垂直走査信号Ｖ（ｋ）が、ＨレベルからＬレベルに変化した時点から一定期間として、駆動能力切替制御信号φがＬレベルの期間（遷移期間）は、ＭＯＳトランジスタＭ２のみがオンとされ、その後、駆動能力切替制御信号φがＨレベルとなってから、次に垂直走査信号Ｖ（ｋ）がＨレベルとなるまでの期間（非遷移期間）では、ＭＯＳトランジスタＭ２，Ｍ３の両方がオン状態となる。
【００４７】
ＭＯＳトランジスタＭ２，Ｍ３については、ＭＯＳトランジスタＭ２は低駆動能力、ＭＯＳトランジスタＭ３は高駆動能力とされている。即ちゲート幅Ｗとゲート長Ｌによって示されるトランジスタサイズＷ／Ｌとして、ＭＯＳトランジスタＭ３の方が大きいものとされる。
このため、上記遷移期間はＭＯＳトランジスタＭ２のみがオンとされることで、走査線ＬＶ（ｋ）の電位は低駆動能力で緩やかに低電位に引っ張られ、一方、非遷移期間はＭＯＳトランジスタＭ３もオンとなることから、走査線ＬＶ（ｋ）の電位は高駆動能力で低電位に引っ張られることになる。
これにより、図１０（ｅ）（ｇ）に示すように、走査線ＬＶ（ｋ）の電圧は、低駆動能力とされる遷移期間において、緩やかに低下していく。つまり走査線ＬＶ（ｋ）に接続された画素スイッチＧＳが、緩やかにターンオフすることになる。従って、画素スイッチＧＳがオフとなる際のスイッチングノイズが低減される。
【００４８】
即ち本例では、走査線ＬＶ（ｋ）の立ち下げの際に、ドライバＹＶ（ｋ）の駆動能力を走査線ＬＶ（ｋ）に接続される負荷に対して低いものとし、高い時定数をもたせて動作させることで、画素スイッチＧＳで発生するスイッチングノイズを低減するものである。
画素スイッチＧＳのターンオフの際のスイッチングノイズは、画素容量Ｃへのデータ書込後に発生するものであって、書き込んだデータを変化させてしまうという悪影響があるが、ターンオフ時のスイッチングノイズが低減又は解消されることで、このような悪影響を防止できることになる。
【００４９】
また、画素スイッチＧＳでスイッチングノイズが発生したとしても、走査線の立ち下がりの時定数が高いため、スイッチングノイズによる画素容量中の電荷への干渉が起きた後もスイッチング素子がオフするまでに時間があることになり、再び画素データは画素容量に書き込まれるため、スイッチングノイズによる影響は低減される。
【００５０】
なお、画素スイッチＧＳがオンとされる際については、そのスイッチングノイズは大きな問題とはならない。これは、画素スイッチＧＳがオンとなった後に、データ線による画素データの書込が行われるためである。
【００５１】
また、本例では、上記遷移期間として、一定期間のみドライバＹＶ（ｋ）を低駆動能力とし、それ以降は高駆動能力の切り替えるようにしている。これは次の理由による。
【００５２】
画素スイッチＧＳのスイッチングノイズを低減するためには、スイッチングノイズのトリガーとなる走査線の急激な変化を行なわなければよいため、上記のようにドライバＹＶ（ｋ）を低駆動能力とすればよい。
しかし、走査線の非遷移期間においても駆動能力を低くしておくと、非遷移期間におけるノイズの影響を受けやすい。
走査線ＬＶ（ｋ）の非遷移期間、つまり画素スイッチＧＳを非導通状態にして画素容量中の電荷を保持する期間においても、走査線の駆動能力は低いままとしておくと、電源ノイズや他の走査線に対応する画素容量への書き込みの際に起こるデータ線と非遷移期間の走査線間のカップリング容量によりクロストークが起こった場合に、それらが走査線ＬＶ（ｋ）の電位に影響を与えやすく、また走査線ＬＶ（ｋ）に接続された画素スイッチＧＳの動作を保証できないものとなる。
【００５３】
そのため本実施の形態では、上記遷移期間を経て画素スイッチＧＳが非導通状態とされた後は、走査線ＬＶ（ｋ）の駆動能力を高駆動能力に切り替え、ノイズに対しても走査線ＬＶ（ｋ）の低電位状態が維持できるようにするものである。即ち非遷移期間における電源ノイズやクロストークノイズによって、画素容量に悪影響が発生することを防止するものである。
【００５４】
つまり本実施の形態では、走査線ＬＶ（ｋ）に接続された画素スイッチＧＳをオンからオフにし、次の走査線ＬＶ（ｋ＋１）の走査に移行させる遷移期間において、走査線ＬＶ（ｋ）を低駆動能力で駆動し、スイッチングノイズによる画素容量への悪影響を解消又は低減する。さらに、非遷移期間においては走査線ＬＶ（ｋ）を高駆動能力で駆動し、電源ノイズやクロストークノイズによる画素容量への悪影響を解消又は低減する。
これにより、意図しない画素容量中の電荷の流入／流出を防ぎ、色むらの少ない高品質な画質を実現するものである。
【００５５】
なお、図４及び図９の回路構成例によれば、駆動能力切替制御信号φはドライバＹＶ１〜ＹＶｍに共通に供給されているため、各走査線ＬＶ１〜ＬＶｍは全て、それぞれ対応するドライバＹＶ１〜ＹＶｍにおけるＭＯＳトランジスタＭ３がオフとなることで、１水平期間毎に低駆動能力となる。つまり、走査していない走査線も、走査していた走査線と共に一時的に低駆動能力となる。しかしながら、これは特に問題とはならない。
上述のように、ＭＯＳトランジスタＭ３をオンとして高駆動能力とするのは、電源ノイズやクロストークノイズによる画素容量への悪影響を解消又は低減するためのものであるが、走査線が切り替わる期間、つまり走査線を低駆動能力で駆動する期間は、大きなノイズ源となる回路は動作せず、またデータ書込も行われないため、低駆動能力とされてもかまわないものである。
なお、ドライバＹＶ（ｋ）の回路構成を変形し、走査線ＬＶ（ｋ）の走査期間が終了して次の走査線ＬＶ（ｋ＋１）に遷移する遷移期間のみ、その走査線ＬＶ（ｋ）が低駆動能力となるようにしてもよい。
【００５６】
また本実施の形態は、ドライバＹＶ１〜ＹＶｍに、図９のように駆動能力切替のための構成を配し、さらに図６のような簡易な構成の駆動能力切替制御回路１２を設けるのみで実現できるため小型化、省スペース化を目指す液晶表示装置としても好適である。
【００５７】
以上、本発明の実施の形態を説明してきたが、本発明はアクティブマトリクス型表示装置に広く適用できる。
また、表示装置の構成、特に駆動能力切替制御回路１２やドライバＹＶ１〜ＹＶｍ１２の構成は、上記例に限定されず、各種変形例が考えられる。
【００５８】
【発明の効果】
以上の説明から理解されるように本発明によれば、走査線の遷移期間、例えばスイッチング素子が導通状態から非導通状態に切り替えられる際に、走査線が低駆動能力とされるため、スイッチング素子のオン／オフ制御を行うために走査線に印加される信号は、その期間、緩やかな立ち下がりの電圧信号となる。このためスイッチング素子のターンオフは緩やかに行われ、スイッチングノイズが抑制され、スイッチングノイズによる画素容量への影響を低減又は解消できる。
また、非遷移期間においては走査線は高駆動能力とされることで、走査線電位はノイズの影響を受けにくい状態で安定するため、電源ノイズや、データ線とのカップリング容量によるクロストークの影響を低減することができる。
これらのことからノイズ等による画素容量への誤ったデータの書き込みを防ぐことができ、高品質な画質を実現できるという効果がある。特に高精細化及び高リフレッシュレート化が求められるアクティブマトリクス型表示装置に好適である。
【００５９】
また、このような低駆動能力と高駆動能力を切り替えるためには、走査線駆動手段は、垂直クロックに応じて上記走査信号を順次発生させるシフトレジスタと、走査線の各々に対応して設けられシフトレジスタから発生される走査信号に応じて走査線を駆動すると共に供給される切り替え信号に応じて走査線の駆動能力を切り替える走査線駆動回路と、垂直クロックに応じて切り替え信号を生成し走査線駆動回路へ供給する駆動能力切り替え制御回路とを備えるようにすればよく、簡易な回路構成で実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態としての液晶表示装置の構成例を示す回路図である。
【図２】実施の形態の水平走査ドライバの構成例の回路図である。
【図３】実施の形態の水平走査ドライバの動作タイミングの説明図である。
【図４】実施の形態の垂直走査ドライバの構成例の回路図である。
【図５】実施の形態の垂直走査ドライバにおける垂直シフトレジスタの動作タイミングの説明図である。
【図６】実施の形態の垂直走査ドライバにおける駆動能力切替制御回路の構成例の回路図である。
【図７】実施の形態の駆動能力切替制御回路の動作波形の説明図である。
【図８】実施の形態の駆動能力切替制御回路の遅延部の構成例の回路図である。
【図９】実施の形態の垂直走査ドライバにおけるドライバの構成例の回路図である。
【図１０】実施の形態の垂直走査ドライバによる走査線駆動方式の説明図である。
【符号の説明】
１　垂直走査ドライバ、２　水平走査ドライバ、４　画素セル駆動回路、１１垂直シフトレジスタ、１２　駆動能力切替制御回路、ＹＶ１〜ＹＶｍ，ＹＨ１〜ＹＨｎ　ドライバ、ＧＳ　画素スイッチ、Ｃ　画素容量、Ｐ　画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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