(57)【要約】【課題】低オン抵抗の縦型トランジスタが形成されてなる半導体装置を提供する。また、マルチチャネル化の自由度の高い半導体装置を提供する。【解決手段】半導体基板３０の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第２電極とを有する縦型トランジスタ１０１が形成されてなる半導体装置１００であって、第1電極が、主面上に形成された層間絶縁膜４３を介して、主面側の半導体基板３０表層部に形成された拡散領域４１，４２，４８に接続する第１金属層４４からなり、裏面側には、半導体基板３０の内部に向かってトレンチ３５が形成され、第２電極が、トレンチ内に形成され、トレンチ３５によって露出された半導体基板３０内の半導体層３３に接続する第２金属層３７からなる半導体装置１００とする。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
　半導体基板の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第２電極とを有する縦型トランジスタが形成されてなる半導体装置であって、
　前記第1電極が、前記主面上に形成された層間絶縁膜を介して、主面側の半導体基板表層部に形成された拡散領域に接続する第１金属層からなり、
　前記裏面側には、前記半導体基板の内部に向かってトレンチが形成され、
　前記第２電極が、前記トレンチ内に形成され、トレンチによって露出された前記半導体基板内の半導体層に接続する第２金属層からなることを特徴とする半導体装置。
【請求項２】
　前記トレンチが、テーパ状に形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
　前記トレンチが、前記第２金属層により埋め込まれてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
　前記縦型トランジスタがＭＯＳトランジスタであって、
　前記第1電極が、当該ＭＯＳトランジスタのソース電極であり、
　前記第２電極が、当該ＭＯＳトランジスタのドレイン電極であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
　前記半導体基板が、第１導電型の第１半導体層と、当該第１半導体層上に形成され、第１導電型で当該第１半導体層より低濃度の第２半導体層とを有し、
　前記ＭＯＳトランジスタが、
　前記第１半導体層をドレインとし、
　前記トレンチが前記第１半導体層に達するように形成され、
　前記第２半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域の一部にゲート絶縁膜を介して当接配置されるゲート電極とを備えてなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
　前記半導体基板が、内部に絶縁膜を埋め込んだＳＯＩ基板からなり、
　前記絶縁膜上の主面側に、前記第１半導体層と第２半導体層とが形成され、
　前記トレンチが、前記絶縁膜を貫通して第１半導体層に達するように形成されてなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
　前記ＭＯＳトランジスタが、前記主面から第１半導体層に達する第１導電型のドレイン接続拡散領域を備えることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
　前記ゲート電極が、前記チャネル拡散領域を貫通し第２半導体層に達するトレンチに形成されてなることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
【請求項９】
　前記縦型トランジスタがＩＧＢＴであって、
　前記第1電極が、当該ＩＧＢＴのエミッタ電極であり、
　前記第２電極が、当該ＩＧＢＴのコレクタ電極であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項１０】
　前記半導体基板が、第２導電型の第３半導体層と、当該第３半導体層上に形成された第１導電型の第４半導体層とを有し、
　前記ＩＧＢＴが、
　前記第３半導体層をコレクタとし、
　前記トレンチが前記第３半導体層に達するように形成され、
　前記第４半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のエミッタ拡散領域と、前記チャネル拡散領域の一部にゲート絶縁膜を介して当接配置されるゲート電極とを備えてなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
　前記半導体基板が、内部に絶縁膜を埋め込んだＳＯＩ基板からなり、
　前記絶縁膜上の主面側に、前記第３半導体層と第４半導体層とが形成され、
　前記トレンチが、前記絶縁膜を貫通して第３半導体層に達するように形成されてなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
　前記ＩＧＢＴが、前記主面から第３半導体層に達する第２導電型のコレクタ接続拡散領域を備えることを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
　前記ゲート電極が、前記チャネル拡散領域を貫通し第４半導体層に達するトレンチに形成されてなることを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
　前記縦型トランジスタがバイポーラトランジスタであって、
　前記第1電極が、当該バイポーラトランジスタのエミッタ電極であり、
　前記第２電極が、当該バイポーラトランジスタのコレクタ電極であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項１５】
　前記半導体基板が、第１導電型の第５半導体層と、当該第５半導体層上に形成され、第１導電型で当該第５半導体層より低濃度の第６半導体層とを有し、
　前記バイポーラトランジスタが、
　前記第５半導体層をコレクタとし、
　前記トレンチが前記第５半導体層に達するように形成され、
　前記第６半導体層の表層部に形成される第２導電型のベース拡散領域と、前記ベース拡散領域の表層部に形成される第１導電型のエミッタ拡散領域と、前記ベース拡散領域の表層部に形成され、第２導電型で当該ベース拡散領域より高濃度のベース接続拡散領域と、
　前記第1電極であるベース電極とを備えてなることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
　前記半導体基板が、内部に絶縁膜を埋め込んだＳＯＩ基板からなり、
　前記絶縁膜上の主面側に、前記第５半導体層と第６半導体層とが形成され、
　前記トレンチが、前記絶縁膜を貫通して第５半導体層に達するように形成されてなることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
　前記バイポーラトランジスタが、前記主面から第５半導体層に達する第１導電型のコレクタ接続拡散領域を備えることを特徴とする請求項１５または１６に記載の半導体装置。
【請求項１８】
　前記縦型トランジスタの主面側に形成される構成要素が、前記絶縁膜に達する深さで当該構成要素を取り囲むトレンチ分離領域によって、周囲から絶縁分離されてなることを特徴とする請求項６，１１もしくは１６に記載の半導体装置。
【請求項１９】
　前記トレンチに側壁絶縁膜が形成され、前記第２金属層が、裏面側において周囲から絶縁分離されてなることを特徴とする請求項６，１１，１６もしくは１８に記載の半導体装置。
【請求項２０】
　前記半導体装置が、前記主面側をプリント配線基板に対向して、当該プリント配線基板にフリップチップ実装されることを特徴とする請求項Ｈ１乃至１９のいずれか１項に記載の半導体装置。
【請求項２１】
　前記第２金属層が、はんだ付けによりヒートシンクに接続されることを特徴とする請求項Ｈ１乃至２０のいずれか１項に記載の半導体装置。
【請求項２２】
　前記半導体装置が、多層のプリント配線基板内に埋め込み実装されることを特徴とする請求項Ｈ１乃至１９のいずれか１項に記載の半導体装置。
【請求項２３】
　前記半導体基板に前記縦型トランジスタが複数個搭載され、当該複数個の縦型トランジスタにより、マルチチャネルのスイッチが構成されることを特徴とする請求項Ｈ１乃至２２のいずれか１項に記載の半導体装置。
【請求項２４】
　前記マルチチャネルのスイッチが、電源とグランド間で、電源側に縦型トランジスタが挿入され、グランド側に負荷が挿入されるハイサイドスイッチであることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
　前記マルチチャネルのスイッチが、負荷を駆動するＨ型ブリッジ回路に適用されることを特徴とする請求項２３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体基板に縦型トランジスタが形成されてなる半導体装置に関するもので、特に、低オン抵抗の縦型トランジスタが形成されてなる半導体装置に関する。
【背景技術】
【０００２】
　半導体基板に縦型トランジスタが形成されてなる半導体装置が、例えば、特開平５−１９８７５８号公報（特許文献１）に開示されている。図１４に、特許文献１に開示されている半導体装置２００の断面図を示す。
【０００３】
　図１４において、半導体基板３内には基板上面に開放する箱形の絶縁層４が形成され、絶縁層４の縦壁によって互いに区画された３つの半導体層内には各々、論理回路あるいはゲート駆動回路等を構成する制御回路部（図１４には一例としてＣ−ＭＯＳ回路を図示している）５，及びその左右位置に各々横型二重拡散ＭＯＳＦＥＴ（Ｌ−ＤＭＯＳ）２Ａ，２Ｂが形成されている。これらＬ−ＤＭＯＳ２Ａ，２Ｂは不純物拡散により、水平方向へ離れた位置にソース２１とドレイン２２が形成されており、各Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース２１は基板表面からの二重拡散（Double Diffusion）で形成されるとともにアースされている。
【０００４】
　上記箱形絶縁層４外には左右位置にそれぞれ縦型二重拡散ＭＯＳＦＥＴ（Ｖ−ＤＭＯＳ）１Ａ，１Ｂが形成されており、これらＶ−ＤＭＯＳ１Ａ，１Ｂは半導体基板３の上面からの不純物の二重拡散によりソース１１が形成されているとともに、基板３の下面を共通のドレイン１２として電源（＋Ｂ）に接続されている。なお、図中１３，２３はゲートである。
【特許文献１】特開平５−１９８７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　図１４の半導体装置２００の絶縁層４は、選択的にＳＯＩ（Silicon On Insulator）構造を作る必要があるため、基板の加工コストが高くなる。また、図１４の半導体装置２００においては、Ｖ−ＤＭＯＳ１Ａ，１Ｂのドレイン１２の端子が共通となるため、複数個のＶ−ＤＭＯＳによりマルチチャネルのスイッチを構成する際の自由度が低い。
【０００６】
　一方、前記の製造コストを下げマルチチャネル化の自由度を高める目的で、内部に絶縁膜を埋め込んだＳＯＩ基板を利用する場合、図１４のＮ＋半導体基板３に相当するＮ＋層が、ＳＯＩ基板の埋め込み絶縁膜上に形成される。この際には、半導体装置に形成されるＶ−ＤＭＯＳにおいて、ドレインのＮ＋層の抵抗が律速して、オン抵抗の低減が困難である。
【０００７】
　そこで本発明は、低オン抵抗の縦型トランジスタが形成されてなる半導体装置を提供することを第１の目的とする。また、マルチチャネル化の自由度の高い半導体装置を提供することを第２の目的とする。
【課題を解決するための手段】
【０００８】
　上記目的を達成するために、請求項１に記載の発明は、半導体基板の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第２電極とを有する縦型トランジスタが形成されてなる半導体装置であって、前記第1電極が、前記主面上に形成された層間絶縁膜を介して、主面側の半導体基板表層部に形成された拡散領域に接続する第１金属層からなり、前記裏面側には、前記半導体基板の内部に向かってトレンチが形成され、前記第２電極が、前記トレンチ内に形成され、トレンチによって露出された前記半導体基板内の半導体層に接続する第２金属層からなることを特徴としている。
【０００９】
　これによれば、半導体基板の裏面側にトレンチが形成され、当該トレンチ内に形成された第２金属層が第２電極となる。このため、トレンチを形成しない場合に較べて、半導体基板における第1電極と第２電極間の電流経路が短くなり、第1電極と第２電極間の抵抗が低減される。従って、縦型トランジスタの第1電極と第２電極間のオン抵抗を低減することができる。
【００１０】
　請求項２に記載の発明は、前記トレンチが、テーパ状に形成されることを特徴としている。
【００１１】
　これによれば、トレンチに形成された第２金属層からの放熱性を高めることができる。また、トレンチ形成に際してウェットエッチングを利用することができるため、半導体装置の製造コストを低減することができる。
【００１２】
　請求項３に記載の発明は、前記トレンチが、前記第２金属層により埋め込まれてなることを特徴としている。これにより、第２金属層からの放熱性が高められる共に、第２金属層からなる第２電極の抵抗を低減することができる。
【００１３】
　請求項４〜８に記載の発明は、前記縦型トランジスタが縦型のＭＯＳトランジスタである場合の発明である。
【００１４】
　請求項４に記載の発明は、前記縦型トランジスタがＭＯＳトランジスタであって、前記第1電極が、当該ＭＯＳトランジスタのソース電極であり、前記第２電極が、当該ＭＯＳトランジスタのドレイン電極であることを特徴としている。
【００１５】
　これによれば、前述のようにして、縦型のＭＯＳトランジスタにおけるソースとドレイン間のオン抵抗を低減することができる。
【００１６】
　請求項５に記載の発明は、前記半導体基板が、第１導電型の第１半導体層と、当該第１半導体層上に形成され、第１導電型で当該第１半導体層より低濃度の第２半導体層とを有し、前記ＭＯＳトランジスタが、前記第１半導体層をドレインとし、前記トレンチが前記第１半導体層に達するように形成され、前記第２半導体層の表層部に形成される第２導電型のチャネル拡散領域と、前記チャネル拡散領域の表層部に形成される第１導電型のソース拡散領域と、前記チャネル拡散領域の一部にゲート絶縁膜を介して当接配置されるゲート電極とを備えてなることを特徴としている。
【００１７】
　上記のように縦型のＭＯＳトランジスタを構成することで、ドレインである第１半導体層の抵抗が低減されて、ソースとドレイン間のオン抵抗を低減することができる。
【００１８】
　請求項６に記載の発明は、前記半導体基板が、内部に絶縁膜を埋め込んだＳＯＩ基板からなり、前記絶縁膜上の主面側に、前記第１半導体層と第２半導体層とが形成され、前記トレンチが、前記絶縁膜を貫通して第１半導体層に達するように形成されてなることを特徴としている。
【００１９】
　これによれば、内部に絶縁膜を埋め込んだＳＯＩ（Silicon On Insulator）基板に形成される縦型のＭＯＳトランジスタにおいて、絶縁膜下の裏面に絶縁膜を貫通して第１半導体層に達するトレンチが形成され、トレンチにより露出した第１半導体層上に第２金属層が形成される。従って、このようにＳＯＩ基板に形成される縦型のＭＯＳトランジスタについても、ドレインである第１半導体層の抵抗が低減されて、ソースとドレイン間のオン抵抗を低減することができる。
【００２０】
　請求項７に記載の発明は、前記ＭＯＳトランジスタが、前記主面から第１半導体層に達する第１導電型のドレイン接続拡散領域を備えることを特徴としている。これにより、当該ＭＯＳトランジスタに流れるドレイン電流をモニタすることができる。
【００２１】
　請求項８に記載の発明は、前記ゲート電極が、前記チャネル拡散領域を貫通し第２半導体層に達するトレンチに形成されてなることを特徴としている。これによれば、上記トレンチゲートを持つ縦型のＭＯＳトランジスタにおいては、ソースとドレイン間の電流経路をより短くできるため、ソースとドレイン間のオン抵抗をより低減することができる。
【００２２】
　請求項９〜１３に記載の発明は、前記縦型トランジスタが縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）である場合の発明である。発明の効果は前述した縦型のＭＯＳトランジスタの場合と同様であり詳細説明は省略するが、請求項９〜１３に記載のように縦型のＩＧＢＴを構成することで、当該縦型のＩＧＢＴにおけるエミッタとコレクタ間のオン抵抗を低減することができる。
【００２３】
　また、請求項１４〜１７に記載の発明は、前記縦型トランジスタが縦型のバイポーラトランジスタである場合の発明である。この場合にも、発明の効果は前述した縦型のＭＯＳトランジスタの場合と同様である。請求項１４〜１７に記載のように縦型のバイポーラトランジスタを構成することで、当該縦型のバイポーラトランジスタにおけるエミッタとコレクタ間のオン抵抗を低減することができる。
【００２４】
　請求項１８に記載の発明は、前記縦型トランジスタの主面側に形成される構成要素が、前記絶縁膜に達する深さで当該構成要素を取り囲むトレンチ分離領域によって、周囲から絶縁分離されてなることを特徴としている。これにより、当該縦型トランジスタの周囲に形成される素子からの影響を低減することができる。
【００２５】
　請求項１９に記載の発明は、前記トレンチに側壁絶縁膜が形成され、前記第２金属層が、裏面側において周囲から絶縁分離されてなることを特徴としている。これにより、縦型トランジスタの第２電極である第２金属層が周囲から絶縁分離されるため、当該縦型トランジスタの周囲に形成される素子からの影響を低減することができる。
【００２６】
　請求項２０に記載の発明は、前記半導体装置が、前記主面側をプリント配線基板に対向して、当該プリント配線基板にフリップチップ実装されることを特徴としている。これにより、裏面側に形成される第２金属層から縦型トランジスタで発生した熱を放熱することができ、当該半導体装置の放熱性を高めることができる。
【００２７】
　請求項２１に記載の発明は、前記第２金属層が、はんだ付けによりヒートシンクに接続されることを特徴としている。これにより、縦型トランジスタで発生した熱を、裏面側に形成された第２金属層を介してヒートシンクに放熱することができ、当該半導体装置の放熱性をさらに高めることができる。
【００２８】
　請求項２２に記載の発明は、前記半導体装置が、多層のプリント配線基板内に埋め込み実装されることを特徴としている。これにより、裏面側に第２金属層を有する当該半導体装置を、コンパクトに実装することができる。
【００２９】
　請求項２３に記載の発明は、前記半導体基板に前記縦型トランジスタが複数個搭載され、当該複数個の縦型トランジスタにより、マルチチャネルのスイッチが構成されることを特徴としている。これにより、低オン抵抗のマルチチャネルのスイッチを構成することができる。
【００３０】
　請求項２４に記載の発明は、前記マルチチャネルのスイッチが、電源とグランド間で、電源側に縦型トランジスタが挿入され、グランド側に負荷が挿入されるハイサイドスイッチであることを特徴としている。これにより、低オン抵抗のマルチチャネルのハイサイドスイッチを構成することができる。
【００３１】
　また、請求項２５に記載のように、前記マルチチャネルのスイッチは、負荷を駆動するＨ型ブリッジ回路に適用することができる。
【発明を実施するための最良の形態】
【００３２】
　以下、本発明の実施形態を、図に基づいて説明する。
【００３３】
　（第１の実施形態）
　図１に、本発明の第１実施形態における半導体装置１００の断面図を示す。図１に示す半導体装置１００は、半導体基板３０に縦型のＭＯＳトランジスタ１０１と横型のバイポーラトランジスタ１０２が形成されてなる半導体装置である。
【００３４】
　半導体基板３０は、内部に絶縁膜３２を埋め込んだＳＯＩ（Silicon On Insulator）基板であり、シリコン（Ｓｉ）基板３１、絶縁膜３２、ｎ＋型の第１半導体層３３、ｎ型の第２半導体層３４が順次積層されてなる。第２半導体層３４の表層部には、ｐ型の拡散領域４０が形成され、拡散領域４０の表層部には、ｎ＋型の拡散領域４１とｐ＋型の拡散領域４２が形成されている。また、拡散領域４０の外側には、ｐ型の拡散領域４７とｐ＋型の拡散領域４８が形成されており、その外側には、第１半導体層３３に達するｎ＋型の拡散領域４５が形成されている。
【００３５】
　図１に示す縦型のＭＯＳトランジスタ１０１は、絶縁膜３２上の主面側に形成されたｎ＋型の第１半導体層３３がドレインに対応し、表層部に形成されたｐ型の拡散領域４０がチャネルに対応し、ｎ＋型の拡散領域４１がソースに対応する。尚、チャネルに対応する拡散領域４０の外側に形成されたｐ型の拡散領域４７とｐ＋型の拡散領域４８は、拡散領域４０の外側の電界を緩和して、ＭＯＳトランジスタ１０１の耐圧の低下を防止するために配置されたものである。
【００３６】
　絶縁膜３２上の主面側には、チャネルの拡散領域４０の一部に当接して、ゲート絶縁膜（図示を省略）を介してゲート電極３９が形成されている。また、主面側に形成された拡散領域４１，４２，４８は、層間絶縁膜４３を介して、ソース電極である金属層４４により共通に接続されている。尚、表面から第１半導体層３３に達するｎ＋型の拡散領域４５は、ドレインに接続して縦型のＭＯＳトランジスタ１０１のドレイン電流をモニタするために配置されたもので、省略しても構わない。
【００３７】
　絶縁膜３３下の裏面側には、表面から垂直方向に、絶縁膜３２を貫通して第１半導体層３３に達するトレンチ３５が形成されている。また、トレンチ３５には側壁絶縁膜３６が形成され、トレンチ３５により露出した第１半導体層３３に当接して、ドレイン電極である金属層３７が、トレンチ３５を埋め込んで形成されている。
【００３８】
　図１に示す縦型のＭＯＳトランジスタ１０１は、絶縁膜３２上の主面側において、トレンチ分離領域３８により周囲から絶縁分離されている。また、絶縁膜３２下の裏面側においては、トレンチ３５の側壁に形成された側壁絶縁膜３６により、金属層３７のドレイン電極が、周囲から絶縁分離されている。尚、図中の符号４９は、ＬＯＣＯＳである。
【００３９】
　次に、図１に示す半導体装置１００の製造方法を、図２（ａ）〜（ｃ）に示す工程別断面図を用いて説明する。
【００４０】
　最初に、図２（ａ）に示すように、ＳＯＩ基板（ウェハ）３０を準備し、絶縁膜３２上の主面側にトレンチ分離領域３８および縦型のＭＯＳトランジスタ１０１と横型のバイポーラトランジスタ１０２の各構成要素を形成して、主面側を完成させる。
【００４１】
　次に、トレンチ３５を形成する。トレンチ３５の形成は、以下のように行なう。最初に裏面側を研磨してシリコン基板３１の厚さを所定の厚さに薄くした後、ウェハの裏面の全面にＣＶＤで酸化膜５０を堆積する。次に、堆積した酸化膜５０をパターニングし、ＭＯＳトランジスタ１０１の真中にあるｐ型拡散領域４０，４７直下の酸化膜５０を取り除いて開口する。さらに、パターニングした酸化膜５０をマスクにして、シリコン基板３１と絶縁膜３２を異方性ドライエッチングによりエッチングし、第１半導体層３３を露出させる。
【００４２】
　次に、図２（ｂ）に示すように、側壁酸化膜３６を形成する。側壁酸化膜３６の形成は、以下のように行なう。最初に、上記マスクに用いた酸化膜５０を除去した後、ＣＶＤでウェハの全面に再び酸化膜を堆積する。次に、異方性ドライエッチングを用いてエッチングし、トレンチ３５の側壁酸化膜３６のみを残す。
【００４３】
　次に、図２（ｃ）に示すように、側壁酸化膜３６が形成されたトレンチ３５に、金属層３７を形成する。金属層３７の形成は、銅（Ｃｕ）メッキ等によりトレンチ３５を金属で埋め込んだ後、シリコン基板３１の表面が露出するまで研磨することにより行なう。
【００４４】
　以上で、図１に示す半導体装置１００が完成する。
【００４５】
　図１４に示す従来の半導体装置２００では、ｎ＋型の半導体基板３に選択的にＳＯＩ構造が形成され、パワー素子であるＶ−ＤＭＯＳ１Ａ，１Ｂおよび各Ｌ−ＤＭＯＳ２Ａ，２Ｂが配置されていた。一方、本実施形態の半導体装置１００では、基本的に、内部に絶縁膜３２を埋め込んだＳＯＩ基板３０を利用している。このため、図１４の半導体装置２００に較べて基板の加工が容易で、製造コストを下げることができる。
【００４６】
　また、図１の半導体装置１００に形成された縦型のＭＯＳトランジスタ１０１は、絶縁膜３２、および絶縁膜３２上に形成されたトレンチ分離領域３８と、絶縁膜３２下に形成された側壁絶縁膜３６により、周囲から絶縁分離されている。このようにして絶縁分離された複数の縦型のＭＯＳトランジスタを利用すれば、容易にマルチチャネルのスイッチを構成することができる。従って、本実施形態の半導体装置１００においては、縦型のＭＯＳトランジスタを用いたスイッチのマルチチャネル化の自由度が高められている。
【００４７】
　図１の縦型のＭＯＳトランジスタ１０１は、図中の矢印で示したように、ソースの拡散領域４１から出た電子が、チャネル拡散領域４０を通り、ドレインである第１半導体層３３を通り抜けて、ドレイン電極である金属層３７に集められる。図１の縦型のＭＯＳトランジスタ１０１において、図１４の従来のＶ−ＤＭＯＳ１Ａ，１ＢのＮ＋半導体基板３に対応するのは、ＳＯＩ基板３０の絶縁膜３２上に形成されたｎ＋型の第１半導体層３３である。従って、図１４のＮ＋半導体基板３の厚さに較べて、図１の第１半導体層３３の厚さは、格段に薄くなっている。さらに、図１の縦型のＭＯＳトランジスタ１０１においては、裏面に絶縁膜３２を貫通して第１半導体層３３に達するトレンチ３５が形成され、トレン３５により露出した第１半導体層３３上に当接して、ドレイン電極である金属層３７が埋め込み形成されている。このようにして、図１の縦型のＭＯＳトランジスタ１０１では、ソースとドレイン間の電流経路が短くなり、ソースとドレイン間の抵抗は、図１４の従来のＶ−ＤＭＯＳ１Ａ，１Ｂに較べて格段に低減される。これによって、図１のＭＯＳトランジスタ１０１のオン抵抗を、図１４のＶ−ＤＭＯＳ１Ａ，１Ｂに較べて格段に低減することができる。
【００４８】
　（第２の実施形態）
　第１実施形態の半導体装置は、ＳＯＩ基板の絶縁膜下の裏面において、表面から垂直方向にトレンチが形成され、トレンチに埋め込み形成された金属層が、トレンチの側壁絶縁膜により周囲から絶縁分離されてなる半導体装置であった。本実施形態の半導体装置は、トレンチおよび金属層が第１実施形態の場合と異なった構造を有する半導体装置に関する。以下、本実施形態について図に基づいて説明する。
【００４９】
　図３，４，５に、各々、本実施形態の半導体装置１１０，１２０，１３０の断面図を示す。尚、図１に示す半導体装置１００と同様の部分については同じ符号を付け、その説明は省略する。
【００５０】
　図３に示す半導体装置１１０における縦型のＭＯＳトランジスタ１１１では、第１実施形態の図１に示す半導体装置１００と同様に、ＳＯＩ基板３０の絶縁膜３２下の裏面側において、表面から垂直方向にトレンチ３５が形成されている。一方、図３の半導体装置１１０では、図１の半導体装置１００と異なり、トレンチ３５には側壁絶縁膜が形成されず、トレンチ３５に埋め込み形成された金属層３７は、周囲から絶縁分離されていない。
【００５１】
　ＳＯＩ基板３０に縦型のＭＯＳトランジスタを１個形成する場合、あるいはドレインを共通電位とする縦型のＭＯＳトランジスタを複数個形成する場合には、側壁絶縁膜のない図３の構造を有する半導体装置１１０を用いることができる。これにより、図２（ｂ）に示した側壁絶縁膜の形成工程が不要になるので、製造コストを低減することができる。
【００５２】
　図４に示す半導体装置１２０における縦型のＭＯＳトランジスタ１２１では、ＳＯＩ基板３０の絶縁膜３２下の裏面側において、図１に示す半導体装置１００の表面から垂直方向に形成されたトレンチ３５と異なり、表面からテーパ状にトレンチ３５’が形成されている。
【００５３】
　図１に示す表面に垂直方向のトレンチ３５の形成は、図２（ａ）に示した工程で異方性ドライエッチングを用いて行なったが、図４におけるテーパ状のトレンチ３５’の形成は、アルカリエッチングを用いて行なうことができる。これによって、ドライエッチングに較べてエッチング工程が容易になり、製造コストを低減することができる。
【００５４】
　図５に示す半導体装置１３０における縦型のＭＯＳトランジスタ１３１では、ＳＯＩ基板３０の絶縁膜３２下の裏面において、図４に示す半導体装置１２０と同様に、テーパ状のトレンチ３５’が形成されている。一方、図５のトレンチ３５’内の金属層３７’は金属薄膜であり、図４の半導体装置１２０や図１，３の半導体装置１００，１１０に示した金属層３７のようにトレンチを完全に埋め込んだものではない。
【００５５】
　図５の金属層３７’としては、例えば、スパッタによるチタン（Ｔｉ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層膜や、メッキによる銅（Ｃｕ）膜を用いることができる。金属薄膜からなる金属層３７’の形成は、トレンチ３５’が深くて埋め込みが困難な場合や、製造コストの低減に有効である。
【００５６】
　（第３の実施形態）
　第１実施形態の半導体装置における縦型のＭＯＳトランジスタでは、チャネルの拡散領域の一部に当接して、ゲート電極が配置されていた。本実施形態の半導体装置は、チャネル拡散領域を貫通し第２半導体層に達するトレンチにゲート電極が配置されてなる縦型のＭＯＳトランジスタが形成された半導体装置に関する。以下、本実施形態について図に基づいて説明する。
【００５７】
　図６に、本実施形態の半導体装置１４０の断面図を示す。尚、図１に示す半導体装置１００と同様の部分については同じ符号を付け、その説明は省略する。
【００５８】
　図６の半導体装置１４０における縦型のＭＯＳトランジスタ１４１では、第２半導体層３４の表層部に、ｐ型の拡散領域４０’が形成され、拡散領域４０’の表層部には、ｎ＋型の拡散領域４１’が形成されている。また、図１に示す半導体装置１００と異なり、本実施形態の半導体装置１４０では、チャネル拡散領域４０’を貫通し、第２半導体層３４に達するトレンチにゲート電極３９’が配置されている。尚、ゲート電極３９’は、ゲート絶縁膜（図示を省略）を介して、拡散領域４０’，４１’と第２半導体層３４に当接している。
【００５９】
　図６の半導体装置１４０における縦型のＭＯＳトランジスタ１４１では、図中の矢印で示したように、ソースの拡散領域４１’から出た電子が、直線的にチャネル拡散領域４０’を通り、ドレインである第１半導体層３３を通り抜けて、ドレイン電極である金属層３７に集められる。従って、図１のＭＯＳトランジスタ１０１に較べて、ソースとドレイン間の電流経路をより短くできるため、図６の半導体装置１４０における縦型のＭＯＳトランジスタ１４１では、ソースとドレイン間のオン抵抗をより低減することができる。
【００６０】
　（第４の実施形態）
　第１実施形態の半導体装置は、ＳＯＩ基板に縦型のＭＯＳトランジスタと横型のバイポーラトランジスタが形成された半導体装置であった。本実施形態の半導体装置は、埋め込み絶縁膜のない通常のシリコン基板に、縦型のＭＯＳトランジスタのみが形成された半導体装置に関する。以下、本実施形態について図に基づいて説明する。
【００６１】
　図７（ａ）は、本実施形態の半導体装置１５０の断面図であり、図７（ｂ）は、本実施形態の半導体装置１５０のプリント配線基板１５３への搭載状態を示す断面図である。尚、図１に示す半導体装置１００と同様の部分については同じ符号を付け、その説明は省略する。
【００６２】
　図７（ａ）に示すように、本実施形態の半導体装置１５０においては、第１半導体層３３’と第２半導体層３４からなる半導体基板３０’に、ただ一つの縦型のＭＯＳトランジスタ１５１が形成されており、ディスクリート素子となっている。また、支持基板を兼ねる第１半導体層３３’内にトレンチ３５’’が形成され、トレンチ３５’’内に金属層３７’’が埋め込み形成されている。尚、前記の第１〜３実施形態の半導体装置１００〜１４０においては図示を省略したが、本実施形態の半導体装置１５０においては、表面保護膜５０を図示した。
【００６３】
　図７（ｂ）に、本実施形態の半導体装置１５０について、プリント配線基板１５３への搭載例を示す。図７（ｂ）の搭載例では、ディスクリート素子である図７（ａ）の半導体装置１５０が、プリント配線基板１５３へフリップチップ実装されている。すなわち、図７（ａ）の半導体装置１５０が反転され、半導体装置１５０の第１金属層４４からなる電極とプリント配線基板１５３の接続ランド５２が、符号５１で示したハンダボールにより接続されている。
【００６４】
　図７（ｂ）に示す搭載例では、金属層３７’’は配線回路には接続されていない。従って、図７（ｂ）のように搭載された半導体装置１５０における縦型のＭＯＳトランジスタ１５１では、電子は図中の矢印で示したように移動する。すなわち、この場合には金属層３７’’はドレイン電極として機能せず、ドレイン接続領域４５に接続する図中の電極４４（ｄ）がドレイン電極として機能している。
【００６５】
　本実施形態の半導体装置１５０においても、第１半導体層３３’内にトレンチ３５’’が形成され、トレンチ３５’’内に金属層３７’’が形成されている。このため、ドレインである第１半導体層３３’の抵抗が低減されて、縦型のＭＯＳトランジスタ１５１のオン抵抗を低減することができる。また、金属層３７’’からＭＯＳトランジスタ１５１で発生した熱を外部に放熱することができ、金属層３７’’を形成しない場合に較べて、半導体装置１５０の放熱性を高めることができる。尚、図７（ａ），（ｂ）に示す半導体装置１５０において、金属層３７’’が、はんだ付けによりヒートシンクに接続されるようにしてもよい。これにより、縦型のＭＯＳトランジスタ１５１で発生した熱を、裏面側に形成された金属層３７’’を介してヒートシンクに放熱することができ、半導体装置１５０の放熱性をさらに高めることができる。
【００６６】
　（第５の実施形態）
　第４実施形態で、通常の半導体基板にただ一つの縦型のＭＯＳトランジスタが形成された半導体装置について、プリント配線基板へのフリップチップ実装例を示した。本実施形態においては、ＳＯＩ基板に２個の縦型のＭＯＳトランジスタと２個の横型のバイポーラトランジスタが形成された半導体装置について、プリント配線基板への搭載例を示す。以下、本実施形態について図に基づいて説明する。
【００６７】
　図８は、本実施形態の半導体装置１６０のプリント配線基板１６５への搭載状態を示す断面図である。
【００６８】
　図８に示すように、本実施形態の半導体装置１６０においては、ＳＯＩ基板３０に、２個の縦型のＭＯＳトランジスタ１６１，１６２と２個の横型のバイポーラトランジスタ１６３，１６４が形成されている。２個の縦型のＭＯＳトランジスタ１６１，１６２は第１実施形態の図１に示した縦型のＭＯＳトランジスタ１０１と同様の構造を有しており、主面側はトレンチ分離領域３８で、裏面側は側壁絶縁膜３６で、それぞれ絶縁分離されている。
【００６９】
　図８に示す搭載例では、半導体装置１６０が、プリント配線基板１６５へフリップチップ実装されている。２個の縦型のＭＯＳトランジスタ１６１，１６２における金属層４４からなるソース電極は、ハンダボール５１により、プリント配線基板１６５の接続ランド５２（ｓ）に接続されている。一方、ドレイン電極である金属層３７は、ワイヤ５３により、プリント配線基板１６５の接続ランド５２（ｄ）に接続されている。
【００７０】
　このように半導体装置１６０がフリップチップ実装されることで、裏面側に形成された金属層３７から縦型のＭＯＳトランジスタ１６１，１６２で発生した熱を放熱することができ、半導体装置１６０の放熱性を高めることができる。
【００７１】
　図９は、図８と同じ半導体装置１６０について、多層のプリント配線基板１６６への搭載状態を示す断面図である。２個の縦型のＭＯＳトランジスタ１６１，１６２における金属層４４からなるソース電極は、ハンダボール５１により、多層のプリント配線基板１６６の接続ランド５２（ｓ）に接続されている。一方、ドレイン電極である金属層３７は、ハンダ５４により、多層のプリント配線基板１６６の接続ランド５２（ｄ）に接続されている。
【００７２】
　このように、半導体装置１６０を多層のプリント配線基板１６６内に埋め込み実装することで、半導体装置１６０をコンパクトに実装することができる。
【００７３】
　図８および図９に示す半導体装置１６０では、２個の縦型のＭＯＳトランジスタ１６１，１６２が互いに絶縁分離されており、この２個の縦型のＭＯＳトランジスタ１６１，１６２を用いて、例えば低オン抵抗のマルチチャネルのスイッチを構成することができる。
【００７４】
　（第６の実施形態）
　第５実施形態で、ＳＯＩ基板に２個の縦型のＭＯＳトランジスタと２個の横型のバイポーラトランジスタが形成された半導体装置について、プリント配線基板への実装例を示した。本実施形態においては、同様の半導体装置について、電源とグランド間で、電源側に縦型のＭＯＳトランジスタが挿入され、グランド側に負荷が挿入されるハイサイドスイッチとして適用した例を示す。以下、本実施形態について図に基づいて説明する。
【００７５】
　図１０（ａ）は、ハイサイドスイッチを説明するための図であり、図１０（ｂ）は、本実施形態の半導体装置１７０について、ハイサイドスイッチとしてヒートシンクへ搭載した例を示す断面図である。
【００７６】
　図１０（ａ）に示すように、ハイサイドスイッチは、電源（＋Ｂ）とグランド（ＧＮＤ）間で、電源側にスイッチであるＭＯＳトランジスタが挿入され、グランド側に負荷が挿入されるものである。図１０（ａ）では、２個のＭＯＳトランジスタ１７１，１７２が電源側に挿入され、グランド側に負荷Ｒ１，Ｒ２が挿入されている。２個のＭＯＳトランジスタ１７１，１７２が組み合わされてなる図１０（ａ）の半導体装置１７０は、２チャンネルのハイサイドスイッチとなっている。マルチチャネルのハイサイドスイッチでは、図１０（ａ）に示すように、電源側の各スイッチのドレイン回路を一本化することができる。
【００７７】
　図１０（ｂ）に示す搭載例では、２チャンネルのハイサイドスイッチである半導体装置１７０が、ヒートシンク１７５へ搭載されている。
【００７８】
　図１０（ｂ）に示すように、本実施形態の半導体装置１７０においては、２個の縦型のＭＯＳトランジスタ１７１，１７２と２個の横型のバイポーラトランジスタ１７３，１７４が形成されている。２個の縦型のＭＯＳトランジスタ１７１，１７２は、第２実施形態の図３に示した縦型のＭＯＳトランジスタ１１１と同様の構造を有しており、主面側はトレンチ分離領域３８で絶縁分離されているが、裏面側はトレンチ３５に側壁絶縁膜が形成されていない。また、トレンチ３５内の金属層３７は、ハンダ５５によりヒートシンク１７５に接続されている。従って、図１０（ｂ）に示す半導体装置１７０では、図中の矢印で示したように、ソース電極である金属層４４から出た電子が、ドレイン電極である金属層３７を通り、ヒートシンク１７５に流れる。２個の縦型のＭＯＳトランジスタ１７１，１７２はハイサイドスイッチであるため、このようにＭＯＳトランジスタ１７１，１７２のドレイン電極である金属層３７を接続して、ドレイン回路を一本化することができる。
【００７９】
　図１０（ｂ）に示す半導体装置１７０においては、２個の縦型のＭＯＳトランジスタ１７１，１７２は、低オン抵抗の２チャンネルハイサイドスイッチとして機能する。また、２個の縦型のＭＯＳトランジスタ１７１，１７２で発生した熱は、熱伝導の良い金属層３７を通って、ヒートシンク１７５に放熱される。従って、図１０（ｂ）に示す搭載により、半導体装置１７０の放熱性を高めることができる。
【００８０】
　（第７の実施形態）
　第６実施形態で、２個の縦型のＭＯＳトランジスタが形成された半導体装置について、ハイサイドスイッチとして適用した例を示した。本実施形態においては、２個の縦型のＭＯＳトランジスタおよび２個の横型のＭＯＳトランジスタ（Ｌ−ＤＭＯＳ）が形成された半導体装置について、モータ等の負荷を駆動するＨ型ブリッジ回路に適用した例を示す。以下、本実施形態について図に基づいて説明する。
【００８１】
　図１１（ａ）は、Ｈ型ブリッジ回路を説明するための図であり、図１１（ｂ）は、本実施形態の半導体装置１８０について、Ｈ型ブリッジ回路のスイッチとしてヒートシンクへ搭載した例を示す断面図である。
【００８２】
　図１１（ａ）に示すＨ型ブリッジ回路では、電源（＋Ｂ）とグランド（ＧＮＤ）間で、モータ（Ｍ）および４個のＭＯＳトランジスタ１８１，１８２，１８３，１８４が、図のようにＨ型に回路構成されている。４個のＭＯＳトランジスタ１８１，１８２，１８３，１８４は各々電流回路のスイッチとなっており、これらを適宜切り替えることにより、モータを反転駆動することができる。図１１（ａ）のＨ型ブリッジ回路において、２個のＭＯＳトランジスタ１８１，１８２はハイサイドスイッチであり、２個のＭＯＳトランジスタ１８３，１８４はローサイドスイッチである。
【００８３】
　図１１（ｂ）に示す搭載例では、４個のＭＯＳトランジスタ１８１，１８２，１８３，１８４が形成された半導体装置１８０が、ヒートシンク１８５へ搭載されている。２個の縦型のＭＯＳトランジスタ１８１，１８２は、第２実施形態の図３に示した縦型のＭＯＳトランジスタ１１１と同様の構造を有しており、主面側はトレンチ分離領域３８で絶縁分離されているが、裏面側はトレンチ３５に側壁絶縁膜が形成されていない。また、トレンチ３５内の金属層３７は、ハンダ５６によりヒートシンク１８５に接続されている。２個の縦型のＭＯＳトランジスタ１８１，１８２はハイサイドスイッチであるため、このように縦型のＭＯＳトランジスタ１８１，１８２のドレイン電極である金属層３７を接続して、ドレイン回路を一本化することができる。２個の横型のＭＯＳトランジスタ１８３，１８４は、Ｌ−ＤＭＯＳ構造を有しており、ローサイドスイッチを構成している。
【００８４】
　図１１（ｂ）に示す半導体装置１８０においては、２個の縦型のＭＯＳトランジスタ１８１，１８２は、Ｈ型ブリッジ回路における低オン抵抗の２チャンネルハイサイドスイッチとして機能する。また、２個の縦型のＭＯＳトランジスタ１８１，１８２で発生した熱は、熱伝導の良い金属層３７を通って、ヒートシンク１８５に放熱される。従って、図１１（ｂ）に示す搭載により、半導体装置１８０の放熱性を高めることができる。
【００８５】
　（第８の実施形態）
　前記の第１〜第７実施形態で示した半導体装置は、縦型トランジスタとして、いずれも縦型のＭＯＳトランジスタが形成されてなる半導体装置であった。本実施形態の半導体装置は、縦型トランジスタとして、縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されてなる半導体装置に関する。以下、本実施形態について図に基づいて説明する。
【００８６】
　図１２に、本実施形態における半導体装置１９０の断面図を示す。尚、図１に示す半導体装置１００と同様の部分については、同じ符号を付けた。
【００８７】
　図１２に示す半導体装置１９０は、半導体基板６０に縦型のＩＧＢＴ１９１と横型のＭＯＳトランジスタ１９２が形成されてなる半導体装置である。
【００８８】
　半導体基板６０は、内部に絶縁膜３２を埋め込んだＳＯＩ基板であり、シリコン（Ｓｉ）基板３１、絶縁膜３２、ｐ＋型の第３半導体層６３、ｎ型の第４半導体層６４が順次積層されてなる。第４半導体層６４の表層部には、ｐ型の拡散領域４０が形成され、拡散領域４０の表層部には、ｎ＋型の拡散領域４１とｐ＋型の拡散領域４２が形成されている。また、拡散領域４０の外側には、ｐ型の拡散領域４７とｐ＋型の拡散領域４８が形成されている。尚、符号６５はｐ＋型の拡散領域で、ＩＧＢＴ１９１における端部の電界緩和のために形成されている。
【００８９】
　図１２に示す縦型のＩＧＢＴ１９１は、絶縁膜３２上の主面側に形成されたｐ＋型の第３半導体層６３がコレクタに対応し、表層部に形成されたｐ型の拡散領域４０がチャネルに対応し、ｎ＋型の拡散領域４１がエミッタに対応する。尚、チャネルに対応する拡散領域４０の外側に形成されたｐ型の拡散領域４７とｐ＋型の拡散領域４８は、拡散領域４０の外側の電界を緩和して、ＩＧＢＴ１９１の耐圧の低下を防止するために配置されたものである。
【００９０】
　絶縁膜３２上の主面側には、チャネルの拡散領域４０の一部に当接して、ゲート絶縁膜（図示を省略）を介してゲート電極３９が形成されている。また、主面側に形成された拡散領域４１，４２，４８は、層間絶縁膜４３を介して、エミッタ電極である金属層４４により共通に接続されている。
【００９１】
　絶縁膜３３下の裏面側には、図１の場合と同様に、表面から垂直方向に、絶縁膜３２を貫通して第３半導体層６３に達するトレンチ３５が形成されている。また、トレンチ３５には側壁絶縁膜３６が形成され、トレンチ３５により露出した第３半導体層６３に当接して、コレクタ電極である金属層３７が、トレンチ３５を埋め込んで形成されている。
【００９２】
　図１２に示す縦型のＩＧＢＴ１９１と図１に示す縦型のＭＯＳトランジスタ１０１とでは、基本的に、図１のｎ＋型の第１半導体層３３と図１２のｐ＋型の第３半導体層６３のみが異なる構造となっている。前記したように、図１の縦型のＭＯＳトランジスタ１０１では、図中の矢印で示したように、ソースの拡散領域４１から出た電子が、チャネル拡散領域４０を通り、ドレインである第１半導体層３３を通り抜けて、ドレイン電極である金属層３７に集められる。一方、図１２の縦型のＩＧＢＴ１９１では、電子だけでなくホールも電流要素となるため、図１の矢印で示した電子電流だけでなく、ホール電流が図１の矢印と逆向きに流れる。
【００９３】
　図１２の縦型のＩＧＢＴ１９１においても、裏面に絶縁膜３２を貫通して第３半導体層６３に達するトレンチ３５が形成され、トレンチ３５により露出した第３半導体層６３上に当接して、コレクタ電極である金属層３７が埋め込み形成されている。従って、図１の縦型のＭＯＳトランジスタ１０１と同様に、図１２の縦型のＩＧＢＴ１９１では、エミッタとコレクタ間の電流経路が短くなり、エミッタとコレクタ間のオン抵抗が低減される。
【００９４】
　尚、図１２の縦型のＩＧＢＴ１９１が形成された半導体装置１９０においても、トレンチ３５内に形成された金属層３７の適用形態について、上記第２〜第7実施形態で示したと同様の実施形態が可能である。
【００９５】
　（第９の実施形態）
　本実施形態の半導体装置は、縦型トランジスタとして、縦型のバイポーラトランジスタが形成されてなる半導体装置に関する。以下、本実施形態について図に基づいて説明する。
【００９６】
　図１３に、本実施形態における半導体装置１９５の断面図を示す。尚、図１に示す半導体装置１００と同様の部分については、同じ符号を付けた。
【００９７】
　図１３に示す半導体装置１９５は、半導体基板７０に縦型のバイポーラトランジスタ１９６と横型のＭＯＳトランジスタ１９７が形成されてなる半導体装置である。
【００９８】
　半導体基板７０は、内部に絶縁膜３２を埋め込んだＳＯＩ基板であり、シリコン（Ｓｉ）基板３１、絶縁膜３２、ｎ＋型の第５半導体層７３、ｎ型の第６半導体層７４が順次積層されてなる。第６半導体層７４の表層部には、ｐ型の拡散領域８０が形成され、拡散領域８０の表層部には、ｎ＋型の拡散領域８１とｐ＋型の拡散領域８２が形成されている。尚、符号６５はｐ＋型の拡散領域で、バイポーラトランジスタ１９６における端部の電界緩和のために形成されている。
【００９９】
　図１３に示すバイポーラトランジスタ１９６は、縦型のＮＰＮバイポーラトランジスタである。絶縁膜３２上の主面側に形成されたｎ＋型の第５半導体層７３がコレクタに対応し、表層部に形成されたｐ型の拡散領域８０がベースに対応し、ｎ＋型の拡散領域８１がエミッタに対応する。ｐ＋型の拡散領域８２は、ベース接続拡散領域である。主面側に形成された拡散領域８１，８２は、層間絶縁膜４３を介して、エミッタ電極とベース電極を形成する金属層４４に、それぞれ接続されている。
【０１００】
　絶縁膜３３下の裏面側には、図１の場合と同様に、表面から垂直方向に、絶縁膜３２を貫通して第５半導体層７３に達するトレンチ３５が形成されている。また、トレンチ３５には側壁絶縁膜３６が形成され、トレンチ３５により露出した第５半導体層７３に当接して、コレクタ電極である金属層３７が、トレンチ３５を埋め込んで形成されている。
【０１０１】
　図１３に示す縦型のバイポーラトランジスタ１９６も、図１２の縦型のＩＧＢＴ１９１と同様に、電子だけでなくホールも電流要素となり、電子電流とホール電流が半導体基板７０を横切って両方向に流れる。
【０１０２】
　図１３の縦型のバイポーラトランジスタ１９６においても、裏面に絶縁膜３２を貫通して第５半導体層７３に達するトレンチ３５が形成され、トレンチ３５により露出した第５半導体層７３上に当接して、コレクタ電極である金属層３７が埋め込み形成されている。従って、図１２の縦型のＩＧＢＴ１９１と同様に、図１３の縦型のバイポーラトランジスタ１９６では、エミッタとコレクタ間の電流経路が短くなり、エミッタとコレクタ間のオン抵抗が低減される。
【０１０３】
　尚、図１３の縦型のバイポーラトランジスタ１９６が形成された半導体装置１９５においても、トレンチ３５内に形成された金属層３７の適用形態について、上記第２〜第7実施形態で示したと同様の実施形態が可能である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１実施形態における半導体装置の製造方法を示す工程別の断面図である。
【図３】本発明の第２実施形態における半導体装置の断面図である。
【図４】本発明の第２実施形態における半導体装置の断面図である。
【図５】本発明の第２実施形態における半導体装置の断面図である。
【図６】本発明の第３実施形態における半導体装置の断面図である。
【図７】（ａ）は、本発明の第４実施形態における半導体装置の断面図であり、（ｂ）は、第４実施形態の半導体装置のプリント配線基板への搭載状態を示す断面図である。
【図８】本発明の第５実施形態における半導体装置のプリント配線基板への搭載状態を示す断面図である。
【図９】本発明の第５実施形態における半導体装置の多層のプリント配線基板への搭載状態を示す断面図である。
【図１０】（ａ）は、ハイサイドスイッチを説明するための図であり、（ｂ）は、ハイサイドスイッチとして用いられる第６実施形態の半導体装置のヒートシンクへの搭載状態を示す断面図である。
【図１１】（ａ）は、Ｈ型ブリッジ回路を説明するための図であり、（ｂ）は、Ｈ型ブリッジ回路のスイッチとして用いられる第７実施形態の半導体装置のヒートシンクへの搭載状態を示す断面図である。
【図１２】本発明の第８実施形態における半導体装置の断面図である。
【図１３】本発明の第９実施形態における半導体装置の断面図である。
【図１４】従来の半導体装置の断面図である。
【符号の説明】
【０１０５】
　１００　半導体装置
　１０１　縦型のＭＯＳトランジスタ
　１０２　横型のバイポーラトランジスタ
　３０　ＳＯＩ基板（半導体基板）
　３１　シリコン（Ｓｉ）基板
　３２　絶縁膜
　３３　第１半導体層
　３４　第２半導体層
　３５　トレンチ
　３６　側壁絶縁膜
　３７　（第２）金属層
　３８　トレンチ分離領域
　３９　ゲート電極
　４０，４１，４２，４５，４７，４８　拡散領域
　４３　層間絶縁膜
　４４　（第１）金属層
　４９　ＬＯＣＯＳ
【図１】
2004134762.tif 000003
【図２】
2004134762.tif 000004
【図３】
2004134762.tif 000005
【図４】
2004134762.tif 000006
【図５】
2004134762.tif 000007
【図６】
2004134762.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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