(57)【要約】【課題】本発明は、カード型メモリーに対する欠陥位置を検出し、欠陥にかかわらずメモリーカードが使用できるメモリー欠陥処理装置及びその方法に関する。【解決手段】メモリーに対して機能テストを行う第１段階Ｓ７０、Ｓ７１；前記結果に基づき前記メモリーに欠陥が無ければ欠陥無し情報を提供し、欠陥が在れば次の段階に進む第２段階Ｓ７２、Ｓ７３；前記欠陥が発生した場合、その欠陥を有するメモリーの該当ブロックに対してデフェクトフリーを実行したのかを判断する第３段階Ｓ７４；前記デフェクトフリーを実行していなければその欠陥メモリーブロックに対してデフェクトフリーを行う第４段階Ｓ７５；前記欠陥が重大でなければ欠陥を有するメモリーの交替情報を提供する第５段階Ｓ７６、Ｓ７７；前記重大欠陥であれば該当メモリーカードの廃棄情報を提供する第６段階Ｓ７８を備える。【選択図】　　　図７
2004102981.tif 000002
【特許請求の範囲】
【請求項１】
初期メモリーに対する欠陥テストの実行を制御し、以降のメモリーに対するリードまたはライトを制御するコンピュータ制御部１１０と、
前記コンピュータ制御部１１０の制御によりメモリーを駆動し、前記コンピュータ制御部１１０の制御によりメモリーに対する欠陥テストの実行及びメモリーのリードまたはライトを制御するメモリーカード駆動部１２０と、
前記メモリーカード駆動部１２０を介した前記コンピュータ制御部１１０のテスト制御により、メモリーに対する欠陥テストを行い欠陥ブロックを検出すると欠陥ブロックに対するデフェクトフリーを行い前記欠陥ブロックの欠陥情報を該当メモリーの欠陥情報ルックアップテーブル（ＤＬＴ）に追加し、以降前記コンピュータ制御部１１０のリードまたはライト制御において前記ルックアップテーブル（ＤＬＴ）の欠陥情報に鑑みて該当メモリーに対するリードまたはライトを行うメモリーカード１３０と、
を具備することを特徴とするメモリー欠陥処理装置。
【請求項２】
前記メモリーカード１３０は、
前記メモリーカード駆動部１２０に連結されたインターフェース部１３１と、
前記インターフェース部１３１を介した前記コンピュータ制御部１１０のテスト制御により、メモリーに対する欠陥テストを行い欠陥ブロックを検出すると欠陥ブロックに対するデフェクトフリーを行い前記欠陥ブロックの欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部１１０のリードまたはライト制御において前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御するメモリー制御部１３２と、
前記メモリー制御部１３２の動作に必要なファームウェアを貯蔵するファームウェア用メモリー１３３と、
前記メモリー制御部１３２の制御によりデータを貯蔵するデータ用メモリー１３４と、
を具備することを特徴とする請求項１に記載のメモリー欠陥処理装置。
【請求項３】
前記メモリー制御部１３２は、
欠陥テスト実行の際、各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識し、以降前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットした後、前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせて欠陥情報ルックアップテーブル（ＤＬＴ）に追加することを特徴とする請求項２に記載のメモリー欠陥処理装置。
【請求項４】
前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は、
該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、
前記欠陥ブロックのアドレスとマッチングされる代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２と、
を含むことを特徴とする請求項３に記載のメモリー欠陥処理装置。
【請求項５】
前記メモリー制御部１３２は、
パワーオンの際に該当初期化過程を行い、リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックの場合に該当ブロックアドレスを代替ブロックアドレスに変更して認識し、前記変更認識した代替ブロックに対してリード／ライトを行うことを特徴とする請求項２に記載のメモリー欠陥処理装置。
【請求項６】
前記メモリー制御部１３２は、
欠陥テスト実行の際、各メモリーに対してテスト情報のライト及びリードを行い欠陥発生ブロックのアドレスを認識し、前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビットをセットし、前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加することを特徴とする請求項２に記載のメモリー欠陥処理装置。
【請求項７】
前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は、
該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、
前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２と、
を含むことを特徴とする請求項６に記載のメモリー欠陥処理装置。
【請求項８】
前記メモリー制御部１３２は、
パワーオンの際に各メモリーに対する初期化過程を行い、リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの結合情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックの場合に該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識し、前記変更したブロックに対してリード／ライトを制御することを特徴とする請求項６に記載のメモリー欠陥処理装置。
【請求項９】
初期メモリーに対する欠陥テスト実行を制御し、以降のメモリーに対するリードまたはライトを制御するコンピュータ制御部２１０と、
前記コンピュータ制御部２１０の制御によりメモリーを駆動し、前記コンピュータ制御部２１０のテスト制御により、メモリーに対する欠陥テストを行い欠陥ブロックを検出すると欠陥ブロックに対するデフェクトフリーを行い前記欠陥ブロックの欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部２１０のリードまたはライト制御により前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御するメモリーカード駆動部２２０と、
前記該当メモリーカード駆動部２２０により駆動され、前記メモリーカード駆動部２２０のリードまたはライト制御により内部の該当メモリーに対してリードまたはライトを行うメモリーカード２３０と、
を具備することを特徴とするメモリー欠陥処理装置。
【請求項１０】
前記メモリーカード駆動部２２０は、
前記コンピュータ制御部２１０とインターフェーシングを行う第１インターフェース制御部２２１と、
前記メモリーカード２３０とインターフェーシングを行う第２インターフェース制御部２２３と、
前記第１インターフェース制御部２２１を介した前記コンピュータ制御部２１０のテスト制御により、メモリーに対する欠陥テストを行い欠陥ブロックを検出すると欠陥ブロックに対するデフェクトフリーを行い前記欠陥ブロックの欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部２１０のリードまたはライト制御により前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御する駆動制御部２２２と、
前記メモリーカード２３０のメモリー制御部１３２の動作に必要なファームウェアを貯蔵し、前記メモリー制御部１３２の制御に必要なデータを貯蔵するバッファメモリー２２４と、
を具備することを特徴とする請求項９に記載のメモリー欠陥処理装置。
【請求項１１】
前記駆動制御部２２２は、
欠陥テスト実行の際、各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識し、以降前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットした後、前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせて欠陥情報ルックアップテーブル（ＤＬＴ）に追加することを特徴とする請求項１０に記載のメモリー欠陥処理装置。
【請求項１２】
前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加する欠陥情報は、
該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、
前記欠陥ブロックのアドレスとマッチングされる代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２と、
を含むことを特徴とする請求項１１に記載のメモリー欠陥処理装置。
【請求項１３】
前記駆動制御部２２２は、
パワーオンの際に該当初期化過程を行い、リードまたはライト実行の際にリードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックの場合には該当ブロックアドレスを代替ブロックアドレスに変更して認識し、前記変更認識した代替ブロックに対してリード／ライトを行うことを特徴とする請求項１１に記載のメモリー欠陥処理装置。
【請求項１４】
前記駆動制御部２２２は、
欠陥テスト実行の際に各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識し、前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビットをセットし、前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加することを特徴とする請求項１０に記載のメモリー欠陥処理装置。
【請求項１５】
前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は、
該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、
前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２と、
を含むことを特徴とする請求項１４に記載のメモリー欠陥処理装置。
【請求項１６】
前記駆動制御部２２２は、
パワーオンの際に各メモリーに対する初期化過程を行い、リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックの場合には該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識し、前記変更したブロックに対してリード／ライトを制御することを特徴とする請求項１４に記載のメモリー欠陥処理装置。
【請求項１７】
メモリーに対して機能テストを行い前記機能テストの結果を収集する第１段階Ｓ７０、Ｓ７１と、
前記収集した結果に基づき前記メモリーに欠陥が無ければ欠陥無し情報を提供し、欠陥が在れば次の段階に進む第２段階Ｓ７２、Ｓ７３と、
前記第２段階において欠陥が発生した場合、前記欠陥を有するメモリーの該当ブロックに対してデフェクトフリーを実行したかを判断する第３段階Ｓ７４と、
前記第３段階Ｓ７４においてデフェクトフリーを実行していない場合には前記欠陥メモリーブロックに対してデフェクトフリーを行う第４段階Ｓ７５と、
前記第３段階Ｓ７４において前記デフェクトフリーを実行した以後に発生した欠陥が重大な欠陥かを判断して重大な欠陥でない場合には欠陥を有するメモリーの交替情報を提供する第５段階Ｓ７６、Ｓ７７と、
前記第５段階において重大な欠陥の場合には該当メモリーカードの廃棄情報を提供する第６段階Ｓ７８と、
を有することを特徴とするメモリー欠陥処理方法。
【請求項１８】
前記第４段階Ｓ７５は、
各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識する第１過程Ｓ７５ａと、
前記欠陥ブロックのアドレスに鑑みて前記欠陥のブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットする第２過程Ｓ７５ｂと、
前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせて欠陥情報ルックアップテーブル（ＤＬＴ）に追加する第３過程Ｓ７５ｃと、
を有することを特徴とする請求項１７に記載のメモリー欠陥処理方法。
【請求項１９】
前記第４段階の欠陥情報ルックアップテーブル（ＤＬＴ）に追加する欠陥情報は、
該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、
前記欠陥ブロックのアドレスとマッチングされる代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２と、
を含むことを特徴とする請求項１８に記載のメモリー欠陥処理方法。
【請求項２０】
パワーオンの際に各メモリーに対して初期化過程を行う第７段階Ｓ８０、Ｓ８１と、
リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断する第８段階Ｓ８２、Ｓ８３と、
前記第８段階において欠陥ブロックを検出すると該当ブロックアドレスを代替ブロックアドレスに変更して認識する第９段階Ｓ８４と、
前記変更認識した代替ブロックに対してリード／ライトを行う第１０段階Ｓ８５と、
をさらに有することを特徴とする請求項１９に記載のメモリー欠陥処理方法。
【請求項２１】
前記第４段階Ｓ７５は、
各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識する第１過程Ｓ７５ａと、
前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビットをセットする第２過程Ｓ７５ｂと、
前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加する第３過程Ｓ７５ｃと、
を有することを特徴とする請求項１７に記載のメモリー欠陥処理方法。
【請求項２２】
前記第４段階Ｓ７５の欠陥情報ルックアップテーブル（ＤＬＴ）に追加する欠陥情報は、
該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、
前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２と、
を有することを特徴とする請求項２１に記載のメモリー欠陥処理方法。
【請求項２３】
パワーオンの際に各メモリーに対する初期化過程を行う第７段階Ｓ９０、Ｓ９１と、
リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックであるか判断する第８段階Ｓ９２、Ｓ９３と、
前記第８段階において欠陥ブロックを検出すると該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識する第９段階Ｓ９４と、
前記変更したブロックに対してリード／ライトを行う第１０段階Ｓ９５と、
をさらに有することを特徴とする請求項２２に記載のメモリーの欠陥処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリー欠陥処理装置及びその方法に関するもので、とりわけフラッシュメモリーカード（Ｆｌａｓｈ　Ｍｅｍｏｒｙ　Ｃａｒｄ）などのカード型メモリーに対する欠陥位置を検出し、この検出された欠陥を有するメモリー領域を他のメモリー領域で代替するよう設定するか、または無視するようにして、欠陥にかかわらずメモリーが使用でき、これにより生産過程において歩留まりを向上させて、使用中にはメモリーカードの追加購入費を省かせ、ひいてはＡ／Ｓ発生回数及びＡ／Ｓ費用を縮減させるメモリー欠陥処理装置及びその方法に関するものである。
【０００２】
【従来の技術】
一般に、カード型メモリーにはＦＭＣ（Ｆｌａｓｈ　Ｍｅｍｏｒｙ　Ｃａｒｄ）、ＳＤＣ（Ｓｅｃｕｒｅ　Ｄｉｇｉｔａｌ　Ｃａｒｄ）、ＭＭＣ（Ｍｕｌｔｉ　Ｍｅｄｉａ　Ｃａｒｄ）、ＳＭＣ〔Ｓｍａｒｔ　Ｍｅｄｉａ（登録商標）　Ｃａｒｄ〕及びＣＦＣ（Ｃｏｍｐａｃｔ　Ｆｌａｓｈ　Ｃａｒｄ）などがあるが、かかるカード型メモリーをデジタルカメラなど携帯用デジタルマルチメディア機器の急速な拡散につれて貯蔵装置（記憶装置）として使う機器が急増している。ＦＭＣの例を挙げると、ディジタルカメラに８ＭＢフラッシュメモリーを搭載した場合、この８ＭＢフラッシュメモリーにＶＧＡ（６４０×４８０）の場合は２６枚、ＱＶＧＡ（３２０×２４０）の場合は１０１枚までＪＰＥＧフォーマットで貯蔵可能となる。通常ＦＭＣは内部に複数のメモリーとそのメモリーに対するリード／ライトを行うための制御部とを含むが、このメモリーはメモリーＩＣで具現される。
【０００３】
しかし、ＦＭＣ生産過程及び一般使用者が使用過程において物理的衝撃などの諸原因からＦＭＣに含まれた任意のメモリー特定ブロックに欠陥を生じる場合があるが、この際、欠陥が重大でなければそのメモリーを正常メモリーに交替し、欠陥が重大なものであればメモリーカード自体を廃棄処理する。ここで、欠陥（Ｄｅｆｅｃｔ）とは、フラッシュメモリーの任意の位置（任意のブロック）において書き込みまたは読み取りを行う場合に書き込み内容と読み取り内容とが相異したり、書き込みまたは読み取りエラーが発生することと定義し、重大な欠陥とは全体ブロックが欠陥ブロックである場合として定義することができる。
【０００４】
図１２は一般のフラッシュメモリーカードの使用状態図である。図１２によると、一般的にフラッシュメモリーカード（ＦＭＣ）３３０はコンピュータ制御部３１０の制御に従ってＦＭＣ駆動部３２０により駆動され、かかるフラッシュメモリーカードを使用すると前述のように停止映像や動映像などのデータの読み取りまたは書き込みができるようになる。
【０００５】
図１３は従来のフラッシュメモリーカードの欠陥テスト手順図である。図１３によると、従来のフラッシュメモリーカードの欠陥テスト手順は、ＦＭＣテストが開始すると機能（ｆｕｎｃｔｉｏｎ）をテストする段階Ｓ１０１と、フォーマット及びリード／ライトを行う段階Ｓ１０２と、以降、各メモリーブロックに対する欠陥如何を確認する段階Ｓ１０３と、欠陥が無ければ正常製品で包装・出荷するが、欠陥が在れば重大な欠陥かを判断した上、重大な欠陥でなければカードに装着されたフラッシュメモリーのみ交替し、重大な欠陥であればカード自体を廃棄処分する段階Ｓ１０４〜Ｓ１０７から成る。
【０００６】
【発明が解決しようとする課題】
ところで、こうした従来のフラッシュメモリーカードの欠陥テスト方法によると、生産時にフラッシュメモリーに欠陥（Ｄｅｆｅｃｔ）が発生する場合にはフラッシュメモリーカードを廃棄するか、または内部フラッシュメモリーを良品に交替させるが、かかる方法においては欠陥（Ｄｅｆｅｃｔ）発生時にＦＭＣ自体を廃棄するので生産性が低下する問題があり、また、フラッシュメモリーの交替も費用の増加により生産性を低下させる問題があった。更に、使用中にフラッシュメモリーなどに欠陥が発生する場合には使用者にとって追加費用による負担がかかる問題があった。これによりＡ／Ｓ費用増加またはＦＭＣ追加購入費用の増加を招く問題もあった。
【０００７】
本発明は前記諸問題点を解決すべく案出されたものとして、本発明の目的は、フラッシュメモリーカードなどのカード型メモリーに対する欠陥位置を検出し、この検出した欠陥を有するメモリー領域を他のメモリー領域で代替するよう設定するか、または無視するようにしたメモリー欠陥処理装置及びその方法を提供することにある。
【０００８】
さらに、本発明の異なる目的は、欠陥にかかわらずメモリーが使用でき、このことから生産過程において歩留まりを向上させて、使用中にはメモリーカード追加購入費用を省かせ、これによりＡ／Ｓ発生回数及びＡ／Ｓ費用を縮減させられるメモリー欠陥処理装置及びその方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記本発明の目的を成し遂げるための技術的な手段として、本発明の第１特徴は、初期メモリーに対する欠陥テスト実行を制御し、以降メモリーに対するリードまたはライトを制御するコンピュータ制御部；前記コンピュータ制御部の制御によりメモリーを駆動させ、前記コンピュータ制御部の制御によりメモリーに対する欠陥テスト実行及びメモリーのリードまたはライトを制御するメモリーカード駆動部；前記メモリーカード駆動部を介したコンピュータ制御部のテスト制御により、メモリーに対する欠陥テストを行い、欠陥ブロックが在れば欠陥ブロックに対するデフェクトフリーを行ってその欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部のリードまたはライト制御において前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを行うメモリーカード；を具備することを特徴とするメモリー欠陥処理装置を提供することである。前記メモリーカード１３０は、前記メモリーカード駆動部１２０に連結されたインターフェース部１３１と、前記インターフェース部１３１を介した前記コンピュータ制御部１１０のテスト制御により、メモリーに対する欠陥テストを行い欠陥ブロックを検出すると欠陥ブロックに対するデフェクトフリーを行い前記欠陥ブロックの欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部１１０のリードまたはライト制御において前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御するメモリー制御部１３２と、前記メモリー制御部１３２の動作に必要なファームウェアを貯蔵するファームウェア用メモリー１３３と、前記メモリー制御部１３２の制御によりデータを貯蔵するデータ用メモリー１３４とを具備することを要旨とする。前記メモリー制御部１３２は、欠陥テスト実行の際、各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識し、以降前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットした後、前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせて欠陥情報ルックアップテーブル（ＤＬＴ）に追加することを要旨とする。前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は、該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレスとマッチングされる代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２とを含むことを要旨とする。前記メモリー制御部１３２は、パワーオンの際に該当初期化過程を行い、リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックの場合に該当ブロックアドレスを代替ブロックアドレスに変更して認識し、前記変更認識した代替ブロックに対してリード／ライトを行うことを要旨とする。前記メモリー制御部１３２は、欠陥テスト実行の際、各メモリーに対してテスト情報のライト及びリードを行い欠陥発生ブロックのアドレスを認識し、前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビットをセットし、前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加することを要旨とする。前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は、該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２とを含むことを要旨とする。前記メモリー制御部１３２は、パワーオンの際に各メモリーに対する初期化過程を行い、リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの結合情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックの場合に該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識し、前記変更したブロックに対してリード／ライトを制御することを要旨とする。
【００１０】
前記本発明の目的を成し遂げるための異なる技術的手段として、本発明の第２特徴は、初期メモリーに対する欠陥テスト実行を制御し、以降メモリーに対するリードまたはライトを制御するコンピュータ制御部；前記コンピュータ制御部の制御によりメモリーを駆動させ、前記コンピュータ制御部のテスト制御により、メモリーに対する欠陥テストを行って、欠陥ブロックがあれば欠陥ブロックに対するデフェクトフリーを行いその欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部のリードまたはライト制御において前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御するメモリーカード駆動部；前記該当メモリーカード駆動部により駆動され、前記メモリーカード駆動部のリードまたはライト制御により内部の該当メモリーに対してリードまたはライトを行うメモリーカード；を具備することを特徴とするメモリー欠陥処理装置を提供することである。前記メモリーカード駆動部２２０は、前記コンピュータ制御部２１０とインターフェーシングを行う第１インターフェース制御部２２１と、前記メモリーカード２３０とインターフェーシングを行う第２インターフェース制御部２２３と、前記第１インターフェース制御部２２１を介した前記コンピュータ制御部２１０のテスト制御により、メモリーに対する欠陥テストを行い欠陥ブロックを検出すると欠陥ブロックに対するデフェクトフリーを行い前記欠陥ブロックの欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部２１０のリードまたはライト制御により前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御する駆動制御部２２２と、前記メモリー制御部１３２の動作に必要なファームウェアを貯蔵し、前記メモリー制御部１３２の制御に必要なデータを貯蔵するバッファメモリー２２４とを具備することを要旨とする。前記駆動制御部２２２は、欠陥テスト実行の際、各メモリーに対してテスト情報のライト及びリードを行い欠陥発生ブロックのアドレスを認識し、以降前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットした後、前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせて欠陥情報ルックアップテーブル（ＤＬＴ）に追加することを要旨とする。前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加する欠陥情報は、該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレスとマッチングされる代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２とを含むことを要旨とする。前記駆動制御部２２２は、パワーオンの際に該当初期化過程を行い、リードまたはライト実行の際にリードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックの場合には該当ブロックアドレスを代替ブロックアドレスに変更して認識し、前記変更認識した代替ブロックに対してリード／ライトを行うことを要旨とする。前記駆動制御部２２２は、欠陥テスト実行の際に各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識し、前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビットをセットし、前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加することを要旨とする。前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は、該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２とを含むことを要旨とする。前記駆動制御部２２２は、パワーオンの際に各メモリーに対する初期化過程を行い、リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックの場合には該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識し、前記変更したブロックに対してリード／ライトを制御することを要旨とする。
【００１１】
前記本発明の目的を成し遂げるためのさらに異なる技術的手段として、本発明の第３特徴は、メモリーに対して機能テストを行いその結果を収集する第１段階；前記収集した結果に基づき前記メモリーに欠陥が無ければ欠陥無し情報を提供し、欠陥が在れば次の段階に進む第２段階；前記第２段階において欠陥が発生した場合、その欠陥を有するメモリーの該当ブロックに対してデフェクトフリーを実行したかを判断する第３段階；前記第３段階においてデフェクトフリーを実行していなければその欠陥メモリーブロックに対してデフェクトフリーを行う第４段階；前記第３段階において前記デフェクトフリーの実行以後に発生した欠陥が重大な欠陥かを判断して重大な欠陥でなければ欠陥を有するメモリーの交替情報を提供する第５段階；及び、前記第５段階において重大な欠陥であれば該当メモリーカードの廃棄情報を提供する第６段階；を有することを特徴とするメモリー欠陥処理方法を提供することである。前記第４段階Ｓ７５は、各メモリーに対してテスト情報のライト及びリードを行い欠陥発生ブロックのアドレスを認識する第１過程Ｓ７５ａと、前記欠陥ブロックのアドレスに鑑みてそのブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットする第２過程Ｓ７５ｂと、前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせ欠陥情報ルックアップテーブル（ＤＬＴ）に追加する第３過程Ｓ７５ｃ；を有することを要旨とする。前記第４段階の欠陥情報ルックアップテーブル（ＤＬＴ）に追加する欠陥情報は、該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレスとマッチングされる代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２とを含むことを要旨とする。パワーオンの際に各メモリーに対して初期化過程を行う第７段階Ｓ８０、Ｓ８１と、リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断する第８段階Ｓ８２、Ｓ８３と、前記第８段階において欠陥ブロックを検出すると該当ブロックアドレスを代替ブロックアドレスに変更して認識する第９段階Ｓ８４と、前記変更認識した代替ブロックに対してリード／ライトを行う第１０段階Ｓ８５とをさらに有することを要旨とする。前記第４段階Ｓ７５は、各メモリーに対してテスト情報のライト及びリードを行い欠陥発生ブロックのアドレスを認識する第１過程Ｓ７５ａと、前記欠陥ブロックのアドレスに鑑みて前記欠陥ブロックに該当するデフェクトフリーチェックビットをセットする第２過程Ｓ７５ｂと、前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加する第３過程Ｓ７５ｃとを有することを要旨とする。前記第４段階Ｓ７５の欠陥情報ルックアップテーブル（ＤＬＴ）に追加する欠陥情報は、該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２とを有することを要旨とする。パワーオンの際に各メモリーに対する初期化過程を行う第７段階Ｓ９０、Ｓ９１と、リードまたはライト実行の際、リードまたはライト対象メモリーに対応する前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックであるか判断する第８段階Ｓ９２、Ｓ９３と、前記第８段階において欠陥ブロックを検出すると該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識する第９段階Ｓ９４と、前記変更したブロックに対してリード／ライトを行う第１０段階Ｓ９５とをさらに有することを要旨とする。前記本発明のメモリーはフラッシュメモリーであり、前記メモリーカード駆動部はフラッシュメモリーカード（ＦＭＣ）駆動部であることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明によるメモリー欠陥処理装置について、添付の図面に基づきその構成及び作用を詳細に説明する。本発明に参照される図面において実質的に同一な構成と機能を有する構成要素は同一符号を用いる。
【００１３】
図１は本発明の第１実施の形態によるメモリー欠陥処理装置の構成図である。図１によると、本発明の第１実施の形態によるメモリー欠陥処理装置は、初期メモリーに対する欠陥テストの実行を制御し以降のメモリーに対するリードまたはライトを制御するコンピュータ制御部１１０と、前記コンピュータ制御部１１０の制御によりメモリーを駆動し前記コンピュータ制御部１１０の制御によりメモリーに対する欠陥テストの実行及びメモリーのリードまたはライトを制御するメモリーカード駆動部１２０と、前記メモリーカード駆動部１２０を介したコンピュータ制御部１１０のテスト制御によりメモリーに対する欠陥テストを行い、欠陥ブロックが在れば欠陥ブロックに対するデフェクトフリーを行いその欠陥情報を該当メモリーの欠陥情報ルックアップテーブル（ＤＬＴ）に追加し、以降前記コンピュータ制御部１１０のリードまたはライト制御において前記ルックアップテーブル（ＤＬＴ）の欠陥情報に鑑みて該当メモリーに対するリードまたはライトを行うメモリーカード１３０とを含む。
【００１４】
本発明の第１実施の形態において、前記メモリーがフラッシュメモリーに該当する場合、前記メモリーカード駆動部１２０はフラッシュメモリーカード（ＦＭＣ）駆動部１２０に該当し、この場合、本発明の第１実施の形態によるメモリー欠陥処理装置はフラッシュメモリーに対して行われる。ここで、メモリーは半導体基板の貯蔵装置（記憶装置）を意味するもので、本発明が適用できるメモリーは特定メモリーに限定されないが、フラッシュメモリーに最も適するよう具現された。このことは本発明の他の実施の形態においても同様である。さらに、本発明に用いるブロックとは、適用されるメモリーにより異なる用語で定義されるが、ここで、ブロックの意味はメモリーに含まれるデータのリードまたはライト実行時にメモリーの基本処理単位に該当する。
【００１５】
前記メモリーカード１３０は、前記メモリーカード駆動部１２０に連結されたインターフェース部１３１と、前記インターフェース部１３１を介した前記コンピュータ制御部１１０のテスト制御によりメモリーに対する欠陥テストを行い、欠陥ブロックが在れば欠陥ブロックに対するデフェクトフリーを行ってその欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以後、前記コンピュータ制御部１１０のリードまたはライト制御において前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御するメモリー制御部１３２と、前記メモリー制御部１３２の動作に必要なファームウェアを貯蔵するファームウェア用メモリー１３３と、前記メモリー制御部１３２の制御によりデータを貯蔵するデータ用メモリー１３４とを含む。
【００１６】
前記メモリー制御部１３２がデフェクトフリーを行う過程はソフトウェアの具現により多様な方式から成ることができ、これらの中で代表的な２つの方式として、第一の方式は欠陥ブロックが発生する場合に、その欠陥ブロックを代替ブロックで代替することであり、第二の方式は欠陥ブロックが発生する場合に、その欠陥ブロックを無視することである。
【００１７】
まず、前記第一のデフェクトフリー過程を行うために下記のように構成することができる。前記メモリー制御部１３２は、各メモリーに対してテスト情報のライト（ｗｒｉｔｅ）及びリード（ｒｅａｄ）を行い欠陥が発生したブロックのアドレス（ａｄｄｒｅｓｓ）を認識し、以後、前記欠陥ブロックのアドレスに鑑みてそのブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットした後、前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせて欠陥情報ルックアップテーブル（ＤＬＴ）に追加するよう構成する。ここで、テスト情報はテストのためのデータに該当する。
【００１８】
図２（Ａ）、２（Ｂ）は図１におけるメモリーカードの貯蔵領域（記憶領域）に対する設定例示図である。図２（Ａ）は図１におけるメモリーカードの貯蔵領域に対する一設定例示図である。図２（Ａ）によると、図１のメモリーカード１３０は少なくとも１つのメモリー１３４ａを含むが、各メモリーはシステム領域Ａ１、ブートセクター／ＦＡＴ領域Ａ２、ルートディレクトリー領域Ａ３、データ領域Ａ４及び代替ブロック領域Ａ５から成り、前記各領域は少なくとも１つ以上のブロックから成ることができる。そして、前記システム領域Ａ１は前記欠陥情報ルックアップテーブル（ＤＬＴ）を含むことができ、前記代替ブロック領域Ａ５は少なくとも複数の代替ブロックを含むことができる。
【００１９】
また、図２（Ｂ）は図１におけるメモリーカードの貯蔵領域（記憶領域）に対する他の設定例示図である。図２（Ｂ）によると、図１のメモリーカード１３４は少なくとも１つのメモリー１３４ａを含むが、各メモリーはブートセクター／ＦＡＴ領域Ａ２、ルートディレクトリー領域Ａ３、データ領域Ａ４及び代替ブロック領域Ａ５から成るが、前記各領域は少なくとも１つ以上のブロックから成ることができる。前記代替ブロック領域Ａ５は少なくとも複数の代替ブロックを含むことができ、この場合、ファームウェア用メモリー１３３が前記欠陥情報ルックアップテーブル（ＤＬＴ）を貯蔵するシステム領域（Ａ１）を含むことができる。
【００２０】
図３は図２（Ａ）、２（Ｂ）における欠陥情報ルックアップテーブル（ＤＬＴ）の例示図として、前記欠陥情報ルックアップテーブル（ＤＬＴ）はメモリーカードに含まれる各メモリーに対応する複数のテーブル（ＤＬＴ１−ＤＬＴＮ）から成ることができ、前記欠陥情報ルックアップテーブルの各々に追加される欠陥情報は該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレスとマッチングする代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２を含むことができる。
【００２１】
図４（Ａ），４（Ｂ）は図１におけるメモリーカードの貯蔵領域に対する他の設定例示図である。図４（Ａ）は図１におけるメモリーカードの貯蔵領域に対する異なる一設定例示図である。図４（Ａ）によると、図１のメモリーカード１３４は少なくとも１つのメモリー１３４ａを含むが、各メモリーはシステム領域Ａ１、ブートセクター／ＦＡＴ領域Ａ２、ルートディレクトリー領域Ａ３及びデータ領域Ａ４から成り、前記各領域は少なくとも１つ以上のブロックから成る。そして、前記システム領域Ａ１は前記欠陥情報ルックアップテーブルＤＬＴを含むことができる。
【００２２】
さらに、図４（Ｂ）は図１におけるメモリーカードの貯蔵領域に対するさらに異なる一設定例示図である。図４（Ｂ）によると、図１のメモリーカード１３４は少なくとも１つのメモリー１３４ａを含むが、各メモリーはブートセクター／ＦＡＴ領域Ａ２、ルートディレクトリー領域Ａ３及びデータ領域Ａ４から成り、前記各領域は少なくとも１つ以上のブロックから成る。そして、ファームウェア用メモリー１３３は前記欠陥情報ルックアップテーブルＤＬＴを貯蔵するシステム領域Ａ１を含むことができる。
【００２３】
前記メモリー制御部１３２は、パワーオンの際の該初期化過程を行い、リードまたはライト実行の際、前記欠陥情報ルックアップテーブルＤＬＴの欠陥情報に鑑みて該当ライトまたはリードするメモリーのブロックが欠陥ブロックかを判断し、欠陥ブロックであれば該当ブロックアドレスを代替ブロックアドレスに変更して認識し、前記変更認識した代替ブロックに対してリード／ライトを行うよう構成することができる。
【００２４】
次に、前記第二のデフェクトフリー過程を行うべく下記のように構成することができる。前記メモリー制御部１３２は各メモリーに対してテスト情報のライト及びリードを行い欠陥の発生したブロックのアドレスを認識し、前記欠陥ブロックのアドレスに鑑みてそのブロックに該当するデフェクトフリーチェックビットをセットし、前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加するよう構成することができる。
【００２５】
図５は図４（Ａ）、４（Ｂ）における欠陥情報ルックアップテーブルの例示図である。図５によると、前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２とを含むことができる。
【００２６】
前記メモリー制御部１３２は、パワーオンの際に各メモリーに対する初期化過程を行い、リードまたはライト実行の際、前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックであれば該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識し、前記変更したブロックに対してリード／ライトを制御するよう構成することができる。
【００２７】
前記本発明の第１実施の形態から分かるように、メモリーカード１３０においてデフェクトフリーを行うこともでき、これと異なり、下記本発明の第２実施の形態の如くメモリーカード駆動部２２０においてデフェクトフリーを行うこともできる。
【００２８】
図６は本発明の第２実施の形態によるメモリー欠陥処理装置の構成図である。図６によると、本発明の第２実施の形態によるメモリー欠陥処理装置は、初期メモリーに対する欠陥テスト実行を制御して以降のメモリーに対するリードまたはライトを制御するコンピュータ制御部（ＰＣ）２１０と、前記コンピュータ制御部２１０の制御によりメモリーを駆動し、前記コンピュータ制御部２１０のテスト制御によりメモリーに対する欠陥テストを行い、欠陥ブロックがあれば欠陥ブロックに対するデフェクトフリーを行いその欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部２１０のリードまたはライト制御により前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御するメモリーカード駆動部２２０と、前記該当メモリーカード駆動部２２０により駆動され、前記メモリーカード駆動部２２０のリードまたはライト制御により内部の該当メモリーに対してリードまたはライトを行うメモリーカード２３０とを含む。
【００２９】
前記メモリーカード駆動部２２０は、前記コンピュータ制御部２１０とインターフェーシングを行う第１インターフェース制御部２２１と、前記メモリーカード２３０とインターフェーシングを行う第２インターフェース制御部２２３と、前記第１インターフェース制御部２２１を介した前記コンピュータ制御部２１０のテスト制御によりメモリーに対する欠陥テストを行い、欠陥ブロックが在れば欠陥ブロックに対するデフェクトフリーを行いその欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部２１０のリードまたはライト制御により前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを制御する駆動制御部２２２と、前記メモリー制御部１３２の動作に必要なファームウェアを貯蔵（記憶）し、前記メモリー制御部１３２の制御に必要なデータを貯蔵するバッファメモリー２２４とを含む。
【００３０】
前述した本発明の第１実施の形態及び第２実施の形態とは異なり、本発明による第３実施の形態に該当するメモリー欠陥処理方法はソフトウェアで具現することができ、これは特定ハードウェアで具現するのではなく、コンピュータ装置にインストール（ｉｎｓｔａｌｌ）してコンピュータに装着されたメモリーに対して欠陥処理を行えるものであるが、その詳細な説明は後述する。
【００３１】
このように構成された本発明の各実施の形態に対する動作を添付の図面に基づき下記に詳しく説明する。図１に基づき本発明の第１実施の形態によるメモリー欠陥処理装置について説明すれば次のとおりである。
【００３２】
本発明の第１実施の形態によるメモリー欠陥処理装置のコンピュータ制御部１１０は初期メモリーに対する欠陥テスト実行を制御し、以降のメモリーに対するリードまたはライトを制御する。次いで、メモリーカード駆動部１２０は前記コンピュータ制御部１１０の制御によりメモリーを駆動し、前記コンピュータ制御部１１０の制御によりメモリーカード１３０のメモリーに対する欠陥テストの実行及びメモリーのリードまたはライトを制御する。
【００３３】
こうして、前記メモリーカード１３０のメモリー制御部１３２は、ファームウェア用メモリー１３３に貯蔵されたファームウェアにより動作し、インターフェース部１３１を介した前記コンピュータ制御部１１０のテスト制御により、内部のメモリーの各々に対する欠陥テストを行い、欠陥ブロックがあれば欠陥ブロックに対するデフェクトフリーを行いその欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部１１０のリードまたはライト制御により前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを行う。
【００３４】
ここで、内部のメモリーの各々に対する欠陥ブロックの存在有無を検査するテスト過程においてはテスト用データまたは情報を該当メモリーにリードさせたり、このリードした情報を再びライトする過程を通して、リードまたはライトが正常に行われるか否かで該当メモリーの各ブロックに対する欠陥有無を判断するが、かかるテスト過程により欠陥ブロックを探し出すことは既に周知の事項である為本発明の各実施の形態においてその具体的な説明は省略することにする。
【００３５】
前記メモリー制御部１３２がデフェクトフリーを行う方式中の第一としては、欠陥ブロックが発生する場合にその欠陥ブロックを代替ブロックで代替するものであり、第ニの方式は欠陥ブロックが発生する場合にその欠陥ブロックを無視するものである。
【００３６】
先ず、前記第１のデフェクトフリー過程について説明すれば、前記メモリー制御部１３２は、各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識し、以降前記欠陥ブロックのアドレスに鑑みてそのブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットした後、前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせて欠陥情報ルックアップテーブル（ＤＬＴ）に追加する。
【００３７】
この際、前記欠陥情報ルックアップテーブル（ＤＬＴ）の貯蔵位置により区分して説明すれば、図２（Ａ）に示すように前記メモリー制御部１３２の制御により、前記システム領域Ａ１は前記欠陥情報ルックアップテーブル（ＤＬＴ）を含むことができ、前記代替ブロック領域Ａ５は少なくとも複数の代替ブロックを含むことができ、または図２（Ｂ）に示すように前記ファームウェア用メモリー１３３は前記欠陥情報ルックアップテーブル（ＤＬＴ）を貯蔵するシステム領域Ａ１を含むことができる。
【００３８】
前記図２（Ａ）、２（Ｂ）に係り図３によれば、前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は、該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレスとマッチングされる代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２とを含むことができる。かかる欠陥情報ルックアップテーブルの欠陥情報によると、任意のメモリーに欠陥が在るか否かが分かり、欠陥があればその欠陥ブロックの数と各欠陥ブロックのアドレスが把握できる。
【００３９】
前述したようにデフェクトフリーが行われた後の該当メモリーに対するリードまたはライト実行過程を説明すれば、前記メモリー制御部１３２は、パワーオンの際に該当初期化過程を行い、前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックであれば該当ブロックアドレスを代替ブロックアドレスに変更して認識し、前記変更認識した代替ブロックに対してリード／ライトを行う。
【００４０】
次に、前記第二のデフェクトフリー過程について説明すれば、前記メモリー制御部１３２は、各メモリーに対してテスト情報のライト及びリードを行い欠陥の発生したブロックのアドレスを認識し、前記欠陥ブロックのアドレスに鑑みてそのブロックに該当するデフェクトフリーチェックビットをセットし、前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加する。
【００４１】
図２（Ａ）、２（Ｂ）とは異なって、図４（Ａ）に示すように、前記メモリー制御部１３２の制御により前記システム領域Ａ１は前記欠陥情報ルックアップテーブル（ＤＬＴ）を含むことができ、これと異なって図４（Ｂ）に示すように、前記ファームウェア用メモリー１３３は前記欠陥情報ルックアップテーブル（ＤＬＴ）を貯蔵するシステム領域Ａ１を含むことができる。
【００４２】
図４（Ａ）、４（Ｂ）に係り図５によると、前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は、該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダ／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２とを含むことができる。
【００４３】
前述したようにデフェクトフリーが行われた後の該当メモリーに対するリードまたはライト実行過程を説明すると、前記メモリー制御部１３２はパワーオンの際に各メモリーに対する初期化過程を行い、リードまたはライト実行の際、前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、欠陥ブロックであれば該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識し、前記変更したブロックに対してリード／ライトを制御するよう構成することができる。上述したように、本発明の第１実施の形態によるデフェクトフリー過程は下記に説明する本発明の第２及び第３実施の形態にも適用することができる。
【００４４】
図６に基づき本発明の第２実施の形態によるメモリー欠陥処理装置における動作を説明すると、コンピュータ制御部２１０はメモリーカード駆動部２２０により初期メモリーに対する欠陥テスト実行を制御し、以降のメモリーに対するリードまたはライトを制御する。
【００４５】
前記メモリーカード駆動部２２０は前記コンピュータ制御部２１０の制御によりメモリーカード２３０を駆動し、前記コンピュータ制御部２１０のテスト制御により前記メモリーカード２３０に対する欠陥テストを行い、欠陥ブロックが在れば欠陥ブロックに対するデフェクトフリーを行いその欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部２１０のリードまたはライト制御により前記ルックアップテーブルの欠陥情報に鑑みて前記メモリーカード２３０の該当メモリーに対するリードまたはライトを制御する。
【００４６】
前記メモリーカード２３０は前記該当メモリーカード駆動部２２０により駆動され、前記メモリーカード駆動部２２０のリードまたはライト制御により内部の該当メモリーに対してリードまたはライトを行う。
【００４７】
前記メモリーカード駆動部２２０について具体的に説明すると、前記メモリーカード駆動部２２０の駆動制御部２２２は、バッファメモリー２２４のファームウェアにより動作して第１インターフェース制御部２２１を介した前記コンピュータ制御部２１０のテスト制御によりメモリーに対する欠陥テストを行い、欠陥ブロックが在れば欠陥ブロックに対するデフェクトフリーを行いその欠陥情報を該当メモリーの欠陥情報ルックアップテーブルに追加し、以降前記コンピュータ制御部２１０のリードまたはライト制御により前記ルックアップテーブルの欠陥情報に鑑みて該当メモリーに対するリードまたはライトを行う。そして、前記メモリー制御部１３２は前記バッファメモリー２２４の制御に必要なデータを貯蔵する。
【００４８】
図７は本発明の第３実施の形態によるメモリーの欠陥処理方法を示すフローチャートで、図７に基づき本発明の第３実施の形態によるメモリーの欠陥処理方法を説明する。先ず、第１段階Ｓ７０、Ｓ７１においては、メモリーに対して機能テストを行いその結果を収集するが、即ち前記メモリーに対してフォーマット、リード／ライトを行いその結果を収集する。
【００４９】
次いで、第２段階Ｓ７２、Ｓ７３においては、前記収集結果に基づき前記メモリーに欠陥が無ければ欠陥無し情報を提供し、欠陥が在れば次の段階に進む。かかる過程においては、メモリー部の各メモリーに該当する各ブロックアドレス情報と、該当ブロックに対する結果情報、即ちフォーマット可能または不可、リード可能または不可、ライト可能または不可などの情報を収集する。
【００５０】
次いで、第３段階Ｓ７４においては、前記第２段階において欠陥が発生した場合、その欠陥を有するメモリーの該当ブロックに対してデフェクトフリーを実行したかを判断するが、これは下記に説明するデフェクトフリーチェックビット（ＤＦＣＢ）に鑑みて判断する。
【００５１】
次いで、第４段階Ｓ７５においては、前記第３段階Ｓ７４においてデフェクトフリーを行わない場合、その欠陥メモリーブロックに対してデフェクトフリーを行うが、即ちリード及びライトのような機能テストを実行する間に欠陥が見付かるとその欠陥のアドレスを記憶して、機能テストが完了すると欠陥ブロックのアドレスをデフェクト情報ルックアップテーブル（ＤＬＴ）に記録する。
【００５２】
次いで、第５段階Ｓ７６、Ｓ７７においては前記第３段階Ｓ７４において前記デフェクトフリーを実行した以降に発生した欠陥が重大な欠陥かを判断して、重大な欠陥でなければ欠陥を有するメモリーの交替情報を提供するようフラッシュメモリー交替情報を提供する。次いで、第６段階Ｓ７８においては前記第５段階において重大な欠陥であれば該当メモリーカードの廃棄情報を提供する。
【００５３】
前記デフェクトフリー過程は二つの方法を含むが、第一の方法は欠陥ブロックが発生する場合、その欠陥ブロックを代替ブロックで代替するもので、第二の方法は欠陥ブロックが発生する場合、その欠陥ブロックを無視する方法である。先ず、前記第一のデフェクトフリー過程について説明すれば次のとおりである。
【００５４】
図８は図７のデフェクトフリー過程における一例示図である。図８によると、前記第４段階Ｓ７５において、第１過程Ｓ７５ａは各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識し、次に第２過程Ｓ７５ｂは前記欠陥ブロックのアドレスに鑑みてそのブロックに該当するデフェクトフリーチェックビット（ＤＦＣＢ）をセットする。そして、第３過程Ｓ７５ｃでは前記欠陥ブロックのアドレスを代替ブロックのアドレスとマッチングさせ欠陥情報ルックアップテーブル（ＤＬＴ）に追加する。
【００５５】
前記欠陥情報ルックアップテーブル（ＤＬＴ）はメモリーカードに含まれる各メモリーに対応する複数のテーブル（ＤＬＴ１−ＤＬＴＮ）から成ることができ、各前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレスとマッチングする代替ブロックのアドレス情報を有する欠陥ブロックアドレス／代替ブロックアドレス情報Ｉ２とを含む。
【００５６】
かかる前記欠陥情報ルックアップテーブル（ＤＬＴ）内の認識ヘッダー／欠陥ブロック数情報Ｉ１に鑑みて欠陥の存在有無が分かり、欠陥が存在する場合には欠陥ブロック数が分かり、また前記アドレス／代替ブロックアドレス情報Ｉ２に鑑みて欠陥ブロックに対して代替ブロックにアドレスを変更して認識することができる。
【００５７】
前記過程を経て欠陥ブロックに代替ブロックをマッチングさせる過程を行い、かかる過程において該当メモリーに対応する欠陥情報を含む欠陥情報ルックアップテーブル（ＤＬＴ）に鑑みて該当メモリーに対するリードまたはライトする過程を説明すると次のとおりである。
【００５８】
図９は図８のデフェクトフリー過程に対応するメモリーのリード／ライト方法を示すフローチャートである。図９によると、第７段階Ｓ８０、Ｓ８１においては、パワーオンの際に各メモリーに対する初期化過程を行い、次に、第８段階Ｓ８２、Ｓ８３においては、リードまたはライト実行の際に前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、続いて、第９段階Ｓ８４においては、前記第８段階において欠陥ブロックであれば該当ブロックアドレスを代替ブロックアドレスに変更して認識する。そして、第１０段階Ｓ８５においては、前記変更認識した代替ブロックに対してリード／ライトを行う。
【００５９】
さらに、前記第二のデフェクトフリー過程について説明すれば次のとおりである。図１０は図７のデフェクトフリー過程に対する他の例示図である。図１０によると、前記第４段階Ｓ７５において、第１過程Ｓ７５ａは各メモリーに対してテスト情報のライト及びリードを行い欠陥が発生したブロックのアドレスを認識し、次に、第２過程Ｓ７５ｂでは前記欠陥ブロックのアドレスに鑑みてそのブロックに該当するデフェクトフリーチェックビットをセットし、そして、第３過程Ｓ７５ｃでは前記欠陥ブロックのアドレスを前記欠陥情報ルックアップテーブルに追加（記録）する。
【００６０】
前記欠陥情報ルックアップテーブル（ＤＬＴ）に追加される欠陥情報は該当メモリーの欠陥有無及び欠陥ブロック数情報を有する認識ヘッダー／欠陥ブロック数情報Ｉ１と、前記欠陥ブロックのアドレス情報を有する欠陥ブロックアドレス情報Ｉ２とを含む。かかる前記欠陥情報ルックアップテーブル（ＤＬＴ）内の認識ヘッダー／欠陥ブロック数情報Ｉ１に鑑みて欠陥の存在有無が分かり、欠陥の存在する場合は欠陥ブロックの数が分かり、また前記欠陥ブロックアドレス情報Ｉ２に鑑みて欠陥ブロックのアドレスを認識することができる。
【００６１】
前記過程を経て欠陥ブロックのアドレスを認識する過程を行い、かかる過程において該当メモリーに対応する欠陥情報を含む欠陥情報ルックアップテーブル（ＤＬＴ）に鑑みてメモリーに対するリードまたはライトする過程を説明すれば次のとおりである。
【００６２】
図１１は図１０のデフェクトフリー過程に対応するメモリーのリード／ライト方法を示すフローチャートである。図１１によると、第７段階Ｓ９０、Ｓ９１においては、パワーオンの際に各メモリーに対する初期化過程を行い、次いで、第８段階Ｓ９２、Ｓ９３においては、リードまたはライトを行う際、前記欠陥情報ルックアップテーブルの欠陥情報に鑑みて該当ライトまたはリードするブロックが欠陥ブロックかを判断し、次に、第９段階Ｓ９４においては、前記第８段階において欠陥ブロックであれば該当ブロックアドレスを無視して次の欠陥の無いブロックアドレスに自動変更して認識する。そして、第１０段階Ｓ９５においては、前記変更したブロックに対してリード／ライトを行う。
【００６３】
以上の説明は本発明の具体的な実施の形態に係る説明に過ぎず、本発明はかかる具体的な実施の形態に限定されることなく、また本発明に対する上述した具体的な実施の形態からその構成の多様な変更及び改造が可能なことは本発明の属する技術分野において通常の知識を有する者であれば容易に想到できる。
【００６４】
【発明の効果】
上述の如き本発明によると、フラッシュメモリーカードなどのカード型メモリーに対する欠陥位置を検出し、この検出された欠陥を有するメモリー領域を他メモリー領域で代替するよう設定するか、または無視するようにして、欠陥にかかわらずメモリーを使用することができる。これにより、生産過程においては歩留まりが向上でき、使用中にはメモリーカード追加購入費用を省け、こうしてＡ／Ｓ発生回数及びＡ／Ｓ費用を縮減できる効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施の形態によるメモリー欠陥処理装置の構成図である。
【図２】（Ａ）、（Ｂ）は図１におけるメモリーカードの貯蔵領域に対する設定例示図である。
【図３】図２（Ａ）、２（Ｂ）における欠陥情報ルックアップテーブルの例示図である。
【図４】（Ａ）、（Ｂ）は図１におけるメモリーカードの貯蔵領域に対する他の設定例示図である。
【図５】図４（Ａ）、（Ｂ）における欠陥情報ルックアップテーブルの例示図である。
【図６】本発明の第２実施の形態によるメモリー欠陥処理装置の構成図である。
【図７】本発明の第３実施の形態によるメモリー欠陥処理方法を示すフローチャートである。
【図８】図７におけるデフェクトフリー過程に対する一例示図である。
【図９】図８におけるデフェクトフリー過程に対応するメモリーのリード／ライト方法を示すフローチャートである。
【図１０】図７におけるデフェクトフリー過程に対する他例示図である。
【図１１】図１０におけるデフェクトフリー過程に対応するメモリーのリード／ライト方法を示すフローチャートである。
【図１２】一般のフラッシュメモリーカードの使用状態図である。
【図１３】従来のフラッシュメモリーカードの欠陥テスト手順図である。
【符号の説明】
１１０、２１０　コンピュータ制御部
１２０、２２０　メモリーカード駆動部
１３０、２３０　メモリーカード
１３１　インターフェース部
１３２　メモリー制御部
１３３　ファームウェア用メモリー
１３４　データ用メモリー部
１３４ａ　メモリー
２２１　第１インターフェース制御部
２２２　駆動制御部
２２３　第２インターフェース制御部
２２４　バッファメモリー
【図１】
2004102981.tif 000003
【図２】
2004102981.tif 000004
【図３】
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【図４】
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【図５】
2004102981.tif 000007
【図６】
2004102981.tif 000008
【図７】
2004102981.tif 000009
【図８】
2004102981.tif 000010
【図９】
2004102981.tif 000011
【図１０】
2004102981.tif 000012
【図１１】
2004102981.tif 000013
【図１２】
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【図１３】
2004102981.tif 000015