(57)【要約】【課題】表示画素に供給される階調電流が微少な場合であっても、該階調電流を生成する動作を迅速に実行することができるとともに、表示データに対応した適切な電流値の階調電流を出力することができる電流駆動装置及びその制御方法、並びに、該電流駆動装置を備えた表示装置を提供する。【解決手段】データドライバ１３０は、表示データＤａｔａを順次取り込み、各表示画素単位で複数ビットのデジタル信号として並列的に保持するデータラッチ回路１３２と、表示パネル１１０を分割した領域ＲＧごとに唯一設けられ、上記デジタル信号を選択的に抽出して、表示データＤａｔａに対応したアナログ電流値を有する電流Ｉｐｘａを生成する階調電流生成回路１３４と、上記電流Ｉｐｘａを、各表示画素ごとに並列的に保持し、階調電流Ｉｐｉｘとして各データラインＤＬに一斉に供給する電流ラッチ回路１３６と、を備えた構成を有している。【選択図】  図４
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【特許請求の範囲】
【請求項１】
複数の負荷に個別に接続される複数の出力端子を備え、該複数の負荷の各々に対して、所定の電流値を有する駆動電流を個別に供給することにより、前記複数の負荷を所望の駆動状態で動作させる電流駆動装置において、
少なくとも、
各々が複数個の前記出力端子に対応し、前記複数の負荷の各々の駆動状態に応じた電流値を有する前記駆動電流を順次生成する複数の電流生成手段と、
前記出力端子ごとに設けられ、前記電流生成手段により生成された前記駆動電流を順次取り込んで並列的に保持し、前記複数の負荷を駆動する所定のタイミングで前記保持した前記駆動電流を、前記複数の出力端子を介して前記複数の負荷に一斉に出力する複数の電流ラッチ手段と、
を備えたことを特徴とする電流駆動装置。
【請求項２】
前記電流駆動装置は、前記複数の負荷の各々の駆動状態を制御する複数ビットのデジタル信号を取り込み、前記各負荷に対応して保持する複数の信号保持手段を備え、
前記電流生成手段は、前記信号保持手段を介して前記各負荷に対応して順次出力される前記複数ビットのデジタル信号の各ビット値に応じて、前記駆動電流を生成することを特徴とする請求項１記載の電流生成供給回路。
【請求項３】
前記電流駆動装置は、前記複数の信号保持手段から、前記複数個の出力端子に対応する前記負荷に対応して保持された前記複数ビットのデジタル信号を選択的に抽出し、前記電流生成手段に入力する入力側スイッチ手段と、前記電流生成手段により生成された前記駆動電流を、前記複数個の出力端子に対応して設けられた前記各電流ラッチ手段に選択的に出力する出力側スイッチ手段と、を備え、
前記入力側スイッチ手段及び前記出力側スイッチ手段は、前記信号保持手段を選択する動作、及び、前記電流ラッチ手段を選択する動作を、同期して実行することを特徴とする請求項２記載の電流生成供給回路。
【請求項４】
前記複数の電流生成手段は、各々、
前記複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成する単位電流生成部と、
前記デジタル信号のビット値に応じて、前記複数の単位電流を選択的に合成して前記駆動電流を生成する電流合成部と、
を備えることを特徴とする請求項２又は３記載の電流駆動装置。
【請求項５】
前記単位電流生成部は、
定電流源から供給される基準電流が流れる基準電流トランジスタと、該基準電流トランジスタの制御端子に、各制御端子が並列的に接続されるとともに、トランジスタサイズが各々異なるように形成され、前記各単位電流が流れる複数の単位電流トランジスタと、からなるカレントミラー回路を構成し、
前記複数の単位電流が、前記基準電流に対して各々異なる比率の電流値を有するように設定されていることを特徴とする請求項４記載の電流駆動装置。
【請求項６】
前記複数の単位電流トランジスタは、該各単位電流トランジスタの各チャネル幅が、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする請求項５記載の電流駆動装置。
【請求項７】
前記複数の電流ラッチ手段は、各々、
前記電流生成手段から出力される前記駆動電流を取り込み保持し、所定のタイミングで転送する第１の電流記憶部と、
前記第１の電流記憶部から転送された前記駆動電流を所定のタイミングで前記各出力端子に出力する第２の電流記憶部と、
を備え、
前記第１の電流記憶部における前記駆動電流の取り込み保持動作と、前記第２の電流記憶部における前記駆動電流の出力動作を、並行して実行するように制御されることを特徴とする請求項１乃至６のいずれかに記載の電流駆動装置。
【請求項８】
前記複数の電流ラッチ手段は、各々、並列に配置された一対の電流記憶部を備え、
一方の電流記憶部に前記電流生成手段から出力される前記駆動電流を取り込み保持する動作と、他方の電流記憶部に保持した前記駆動電流を前記各出力端子に出力する動作を、並行して実行するように制御されることを特徴とする請求項１乃至６のいずれかに記載の電流駆動装置。
【請求項９】
前記電流ラッチ手段は、前記駆動電流が前記負荷に流し込む方向に流れるように、前記駆動電流の信号極性を設定することを特徴とする請求項１乃至８のいずれかに記載の電流駆動装置。
【請求項１０】
前記電流ラッチ手段は、前記駆動電流が前記負荷側から引き込む方向に流れるように、前記駆動電流の信号極性を設定することを特徴とする請求項１乃至８のいずれかに記載の電流駆動装置。
【請求項１１】
前記負荷は、前記電流生成手段から前記電流ラッチ手段を介して供給される前記駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする請求項１乃至１０のいずれかに記載の電流駆動装置。
【請求項１２】
前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項１１記載の電流駆動装置。
【請求項１３】
複数の負荷に個別に接続される複数の出力端子を備え、該複数の負荷の各々に対して、所定の電流値を有する駆動電流を個別に供給することにより、前記複数の負荷を所望の駆動状態で動作させる電流駆動装置の制御方法において、
前記複数の負荷の各々の駆動状態を制御する複数ビットのデジタル信号を取り込み、前記各負荷に対応して保持するステップと、
前記各負荷に対応して保持された前記複数ビットのデジタル信号を選択的に抽出するステップと、
前記抽出された前記複数ビットのデジタル信号に基づいて、単一の電流生成手段により前記各負荷の駆動状態に応じた電流値を有する前記駆動電流を順次生成するステップと、
前記駆動電流を前記各出力端子に対応して並列的に保持するステップと、
前記複数の負荷を駆動する所定のタイミングで前記保持した前記駆動電流を、前記複数の出力端子を介して前記複数の負荷に一斉に出力するステップと、
を含むことを特徴とする電流駆動装置の制御方法。
【請求項１４】
前記駆動電流を生成するステップは、
定電流源から供給される基準電流に基づいて、前記複数ビットのデジタル信号の各ビットに対応して生成される複数の単位電流のうち、前記デジタル信号のビット値に応じた特定の前記単位電流を選択的に合成して、前記駆動電流を生成することを特徴とする請求項１３記載の電流駆動装置の制御方法。
【請求項１５】
前記各単位電流は、前記基準電流に対して、互いに、２ｋ（ｋ＝０、１、２、３、・・・）で規定される電流値を有するように設定されていることを特徴とする請求項１４記載の電流生成供給回路の制御方法。
【請求項１６】
前記駆動電流を個別並列的に保持するステップ及び前記駆動電流を前記複数の負荷に一斉に出力するステップは、直列に配置された第１の電流記憶部及び第２の電流記憶部のうち、前記第１の電流記憶部に前記駆動電流を取り込み保持する動作と、前記第２の電流記憶部から前記駆動電流を前記各出力端子に出力する動作を、並行して実行することを特徴とする請求項１３乃至１５のいずれかに記載の電流駆動装置の制御方法。
【請求項１７】
前記駆動電流を個別並列的に保持するステップ及び前記駆動電流を前記複数の負荷に一斉に出力するステップは、並列に配置された一対の電流記憶部のうち、一方の電流記憶部に前記駆動電流を取り込み保持する動作と、他方の電流記憶部に保持した前記駆動電流を前記各出力端子に出力する動作を、並行して実行することを特徴とする請求項１３乃至１５のいずれかに記載の電流駆動装置の制御方法。
【請求項１８】
前記電流駆動装置は、前記複数の出力端子を複数のグループに分割し、少なくとも、該グループごとに一つの前記電流生成手段を備え、前記一連の駆動電流の生成供給動作を各グループごとに並行して実行することを特徴とする請求項１３乃至１７のいずれかに記載の電流駆動装置の制御方法。
【請求項１９】
前記駆動電流の信号極性は、該駆動電流が前記負荷に流し込む方向に流れるように設定されていることを特徴とする請求項１３乃至１８のいずれかに記載の電流駆動装置の制御方法。
【請求項２０】
前記駆動電流の信号極性は、該駆動電流が前記負荷から引き込む方向に流れるように設定されていることを特徴とする請求項１３乃至１８のいずれかに記載の電流駆動装置の制御方法。
【請求項２１】
少なくとも、複数の走査線及び複数の信号線が相互に直交するように配設され、該走査線及び該信号線の交点に複数の表示画素がマトリクス状に配列された表示パネルと、前記各表示画素を行単位で選択状態にするための走査信号を前記各走査線に印加する走査駆動手段と、表示信号に基づく階調電流を、前記各信号線を介して前記各表示画素に供給する信号駆動手段と、を備え、選択状態にある前記表示画素に対して、所定の電流値を有する前記階調電流を供給することにより、前記表示パネルに所望の画像情報を表示する表示装置において、
前記信号駆動手段は、
前記複数の表示画素の各々の発光輝度を制御する複数ビットのデジタル信号を取り込み、前記各表示画素に対応して保持する複数の信号保持手段と、
各々が前記表示パネルを複数本の信号線が配設された複数の領域に分割した各領域の該複数本の信号線に対応し、前記複数の信号保持手段から前記各表示画素に対応して順次出力される前記複数ビットのデジタル信号の各ビット値に応じた電流値を有する前記階調電流を順次生成する複数の電流生成手段と、
前記複数の信号線ごとに設けられ、前記電流生成手段により生成された前記階調電流を順次取り込んで並列して保持し、所定のタイミングで前記保持した前記階調電流を、前記複数の信号線を介して前記複数の表示画素に一斉に出力する複数の電流ラッチ手段と、
を備えたことを特徴とする表示装置。
【請求項２２】
前記信号駆動手段は、前記複数の信号保持手段から、前記各領域に配設された前記複数本の信号線に対応する前記表示画素に対応して保持された前記複数ビットのデジタル信号を選択的に抽出し、前記電流生成手段に入力する入力側スイッチ手段と、前記電流生成手段により生成された前記階調電流を、前記複数本の信号線に対応して設けられた前記各電流ラッチ手段に選択的に出力する出力側スイッチ手段と、を備え、
前記入力側スイッチ手段及び前記出力側スイッチ手段は、前記信号保持手段を選択する動作、及び、前記電流ラッチ手段を選択する動作を、同期して実行することを特徴とする請求項２１記載の表示装置。
【請求項２３】
前記複数の電流生成手段は、各々、
前記複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成する単位電流生成部と、
前記デジタル信号のビット値に応じて、前記複数の単位電流を選択的に合成して前記階調電流を生成する電流合成部と、
を備えることを特徴とする請求項２１又は２２記載の表示装置。
【請求項２４】
前記単位電流生成部は、
定電流源から供給される基準電流が流れる基準電流トランジスタと、該基準電流トランジスタの制御端子に、各制御端子が並列的に接続されるとともに、トランジスタサイズが各々異なるように形成され、前記各単位電流が流れる複数の単位電流トランジスタと、からなるカレントミラー回路を構成し、
前記複数の単位電流が、前記基準電流に対して各々異なる比率の電流値を有するように設定されていることを特徴とする請求項２３記載の表示装置。
【請求項２５】
前記複数の単位電流トランジスタは、該各単位電流トランジスタの各チャネル幅が、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする請求項２４記載の表示装置。
【請求項２６】
前記複数の電流ラッチ手段は、各々、
前記電流生成手段から出力される前記階調電流を取り込み保持し、所定のタイミングで転送する第１の電流記憶部と、
前記第１の電流記憶部から転送された前記階調電流を所定のタイミングで前記各信号線に出力する第２の電流記憶部と、
を備え、
前記第１の電流記憶部における前記階調電流の取り込み保持動作と、前記第２の電流記憶部における前記階調電流の出力動作を、並行して実行するように制御されることを特徴とする請求項２１乃至２５のいずれかに記載の表示装置。
【請求項２７】
前記複数の電流ラッチ手段は、各々、並列に配置された一対の電流記憶部を備え、
一方の電流記憶部に前記電流生成手段から出力される前記階調電流を取り込み保持する動作と、他方の電流記憶部に保持した前記階調電流を前記各信号線に出力する動作を、並行して実行するように制御されることを特徴とする請求項２１乃至２５のいずれかに記載の表示装置。
【請求項２８】
前記電流ラッチ手段は、前記階調電流が前記表示画素に流し込む方向に流れるように、前記階調電流の信号極性を設定することを特徴とする請求項２１乃至２７のいずれかに記載の表示装置。
【請求項２９】
前記電流ラッチ手段は、前記階調電流が前記表示画素側から引き込む方向に流れるように、前記階調電流の信号極性を設定することを特徴とする請求項２１乃至２７のいずれかに記載の表示装置。
【請求項３０】
前記表示画素は、前記電流生成手段から前記電流ラッチ手段を介して供給される前記階調電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする請求項２１乃至２９のいずれかに記載の表示装置。
【請求項３１】
前記表示画素は、前記階調電流を保持する電流書込保持手段と、該保持された前記階調電流に基づいて発光駆動電流を生成する発光駆動手段と、前記発光駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子と、を備えていることを特徴とする請求項２１乃至２９のいずれかに記載の表示装置。
【請求項３２】
前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項３０又は３１記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流駆動装置及びその制御方法並びに電流駆動装置を備えた表示装置に関し、特に、画像表示信号（表示データ）に応じた電流を供給することにより所定の輝度階調で発光動作する電流駆動型（又は、電流指定型）の発光素子を備えた表示パネルに適用可能な電流駆動装置及びその制御方法、並びに、該電流駆動装置を備えた表示装置に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータや映像機器のモニタやディスプレイとして、液晶表示装置（ＬＣＤ）等の陰極線管（ＣＲＴ）に替わる表示装置や表示デバイスの普及が著しい。特に、液晶表示装置は、旧来の表示装置（ＣＲＴ）に比較して、薄型軽量化、省スペース化、低消費電力化等が可能であるため、急速に普及している。また、比較的小型の液晶表示装置は、近年普及が著しい携帯電話やデジタルカメラ、携帯情報端末（ＰＤＡ）等の表示デバイスとしても広く適用されている。
【０００３】
このような液晶表示装置に続く次世代の表示デバイス（ディスプレイ）として、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や無機エレクトロルミネッセンス素子（以下、「無機ＥＬ素子」と略記する）、あるいは、発光ダイオード（ＬＥＤ）等のような自己発光型の光学要素（発光素子）を、マトリクス状に配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）の本格的な実用化が期待されている。
【０００４】
このような発光素子型ディスプレイ（特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイ）においては、液晶表示装置に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、液晶表示装置のようにバックライトを必要としないので、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
【０００５】
このようなディスプレイの一例は、概略、行方向に配設された走査ラインと列方向に配設されたデータラインの各交点近傍に発光素子を含む表示画素が配列された表示パネルと、画像表示信号（表示データ）に応じた階調電流を生成して、データラインを介して各表示画素に供給するデータドライバと、所定のタイミングで走査信号を順次印加して特定の行の表示画素を選択状態にする走査ドライバと、を備え、各表示画素に供給された上記階調電流により、各発光素子が表示データに応じた所定の輝度階調で発光動作して、所望の画像情報が表示パネルに表示される。なお、発光素子型のディスプレイの具体例については、後述する発明の実施の形態において、詳しく説明する。
【０００６】
ここで、上記ディスプレイにおける表示駆動動作としては、走査ドライバにより選択された特定の行の表示画素（発光素子）に対して、データドライバにより印加する階調信号電圧の電圧値を、表示データに応じて調整することにより、各発光素子に流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させる電圧指定型の駆動方式や、データドライバにより供給する駆動電流（階調電流）の電流値を調整することにより、各発光素子に流す発光駆動電流の電流値を制御する電流指定型の駆動方式、あるいは、データドライバにより一定の電流値の駆動電流を供給する時間幅（信号幅）を、表示データに応じて調整することにより、各発光素子を所定の輝度階調で発光させるパルス幅変調（ＰＷＭ）型の駆動方式等が知られている。
【０００７】
このような表示駆動方式のうち、電圧指定型の駆動方式においては、各表示画素において階調信号電圧の電圧成分を電流成分に変換する画素駆動回路を備える必要があるが、この画素駆動回路を構成する能動素子（薄膜トランジスタ等）の特性は外的環境や経時変化による影響を受けやすく、そのため、発光駆動電流の電流値の変動が大きくなり、長期間にわたり安定的に所望の発光特性を得ることが困難であるという問題があるのに対して、表示画素に供給する駆動電流の電流値を調整する電流指定型の駆動方式においては、このような素子特性の変動を抑制することができるという優位性を有している。なお、電流指定型の駆動方式に適用される画素駆動回路の構成例については、詳しく後述する。
【０００８】
そして、このような電流指定型の駆動方式のディスプレイに適用されるデータドライバの具体的な構成としては、例えば、図１４に示すように、電流路の一端側（エミッタ）が電源端子ＴＭｐに接続されるとともに、電流路の他端側（コレクタ）が基準電流入力端子ＴＭｒに接続されたトランジスタＴＰｒと、電流路の一端側（エミッタ）が共通電源ラインＬｐを介して上記電源端子ＴＭｐに共通に接続されるとともに、電流路の他端側（コレクタ）が個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍに接続され、かつ、各制御端子（ベース）が上記トランジスタＴＰｒの制御端子（ベース）に並列的に接続された複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍからなるカレントミラー回路を基本構成として備えた定電流駆動回路を良好に適用することができる。
【０００９】
このようなデータドライバにおいては、トランジスタＴＰｒに流れる基準電流Ｉｒに応じて、複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍに流れる一定の電流値を有する駆動電流ＩＰ１、ＩＰ２、・・・ＩＰｍを個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して（もしくは、図示を省略した出力回路をさらに介して）、図示を省略した表示パネルを構成する複数の表示画素に一括して供給することにより、表示画素（発光素子）を発光動作させることができる。なお、図１４に示したようなデータドライバ（定電流駆動回路）については、例えば、特許文献１等に、その基本構成や、出力電流間のバラツキを改善した構成が記載されている。
【００１０】
また、データドライバの他の構成としては、例えば、図１５に示すように、表示データに応じた電流値を有する電流を生成、出力する電流源ＰＩに共通の電流供給ラインＬｉを介して接続された複数のラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｍと、該ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｍごとに設けられた出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍとを備えたものを良好に適用することができる。
【００１１】
このようなデータドライバにおいては、電流源ＰＩから出力される表示データに応じた電流Ｉｄｔを、時系列的に入力されるラッチ制御信号ＳＬ１、ＳＬ２、・・・ＳＬｍに基づいて、ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｍに順次保持し、所定のタイミングで入力される出力イネーブル信号Ｓｅｎに基づいて、出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍから個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｍに保持された電流Ｉｄｔに基づく駆動電流ＩＤ１、ＩＤ２、・・・ＩＤｍを、表示パネルを構成する複数の表示画素に一括して供給する。ここで、図１５においては、複数のラッチ回路及び出力回路からなる構成を一組のみ示したが、このような構成を二組設けて、一方のラッチ回路群に電流を順次保持している期間に、他方のラッチ回路群に保持された電流を出力するようにした構成を適用するものであってもよい。
【００１２】
なお、図１４、図１５に示した従来技術においては、データドライバにより生成された駆動電流をデータドライバ側から表示パネル（表示画素）側に、流し込む方向に供給する場合について説明したが、上記特許文献１にも示されているように、データドライバにより生成された駆動電流を表示パネル（表示画素）側からデータドライバ側に、引き込む方向に供給するものも知られている。
【００１３】
【特許文献１】
特開２００２−２０２８２３号公報  （第３頁、図２、図１５）
【００１４】
【発明が解決しようとする課題】
しかしながら、上述したような発光素子型ディスプレイにおいては、以下に示すような問題を有していた。
すなわち、データドライバにより表示データに応じた駆動電流を表示画素ごとに生成し、出力端子に接続された各データラインを介して、特定行の各表示画素に一括して供給する従来の構成及び駆動制御方法においては、上記駆動電流が、表示データに対応して変化するとともに、各表示画素（データライン）に対応してデータドライバに個別に設けられたトランジスタやラッチ回路等の回路構成に、電流源から共通の電流供給ラインを介して供給される電流も変化することになる。
【００１５】
一般に、信号配線には寄生容量（配線容量）が存在するため、上述したようなデータラインや電流供給ラインを介して所定の電流を供給する動作は、当該信号配線（データライン、電流供給ライン）に存在する寄生容量を所定の電位まで充電、あるいは、放電することに相当する。そのため、データラインや電流供給ラインを介して供給される電流が微少である場合には、データラインや電流供給ラインへの充放電動作に時間を要し、当該信号ラインの電位が安定するまでに所定の（ある程度の）時間を要することになる。
【００１６】
一方、データドライバにおける動作は、データライン数（すなわち、表示画素数）が増加するほど、各データラインにおける電流の保持動作等に割り当てられる動作期間が短くなって高速な動作を要求されるが、上述したようにデータラインや電流供給ラインへの充放電動作に所定の時間を必要とするため、この充放電動作の速度によりデータドライバの動作速度が律速されてしまうという問題を有していた。
すなわち、表示パネルの小型化や高精細化（高解像度化）等に伴って、データラインを介して供給される駆動電流（階調電流）の電流値が小さくなるほど、データドライバの動作速度が制約されることになり、良好な画像表示動作を実現することが困難になるという問題を有していた。
【００１７】
そこで、本発明は、上述した課題に鑑み、発光素子を電流指定方式で発光制御するディスプレイにおいて、表示画素に供給される階調電流が微少な場合であっても、該階調電流を生成する動作を迅速に実行することができるとともに、表示データに対応した適切な電流値の階調電流を出力することができる電流駆動装置及びその制御方法を提供し、以て、表示応答特性及び表示画質の向上を図ることができる表示装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
請求項１記載の電流駆動装置は、複数の負荷に個別に接続される複数の出力端子を備え、該複数の負荷の各々に対して、所定の電流値を有する駆動電流を個別に供給することにより、前記複数の負荷を所望の駆動状態で動作させる電流駆動装置において、少なくとも、各々が複数個の前記出力端子に対応し、前記複数の負荷の各々の駆動状態に応じた電流値を有する前記駆動電流を順次生成する複数の電流生成手段と、前記出力端子ごとに設けられ、前記電流生成手段により生成された前記駆動電流を順次取り込んで並列的に保持し、前記複数の負荷を駆動する所定のタイミングで前記保持した前記駆動電流を、前記複数の出力端子を介して前記複数の負荷に一斉に出力する複数の電流ラッチ手段と、を備えたことを特徴とする。
【００１９】
請求項２記載の電流駆動装置は、請求項１記載の電流生成供給回路において、前記電流駆動装置は、前記複数の負荷の各々の駆動状態を制御する複数ビットのデジタル信号を取り込み、前記各負荷に対応して保持する複数の信号保持手段を備え、前記電流生成手段は、前記信号保持手段を介して前記各負荷に対応して順次出力される前記複数ビットのデジタル信号の各ビット値に応じて、前記駆動電流を生成することを特徴とする。
【００２０】
請求項３記載の電流駆動装置は、請求項２記載の電流生成供給回路において、前記電流駆動装置は、前記複数の信号保持手段から、前記複数個の出力端子に対応する前記負荷に対応して保持された前記複数ビットのデジタル信号を選択的に抽出し、前記電流生成手段に入力する入力側スイッチ手段と、前記電流生成手段により生成された前記駆動電流を、前記複数個の出力端子に対応して設けられた前記各電流ラッチ手段に選択的に出力する出力側スイッチ手段と、を備え、前記入力側スイッチ手段及び前記出力側スイッチ手段は、前記信号保持手段を選択する動作、及び、前記電流ラッチ手段を選択する動作を、同期して実行することを特徴とする。
【００２１】
請求項４記載の電流駆動装置は、請求項２又は３記載の電流駆動装置において、前記複数の電流生成手段は、各々、前記複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成する単位電流生成部と、前記デジタル信号のビット値に応じて、前記複数の単位電流を選択的に合成して前記駆動電流を生成する電流合成部と、を備えることを特徴とする。
請求項５記載の電流駆動装置は、請求項４記載の電流駆動装置において、前記単位電流生成部は、定電流源から供給される基準電流が流れる基準電流トランジスタと、該基準電流トランジスタの制御端子に、各制御端子が並列的に接続されるとともに、トランジスタサイズが各々異なるように形成され、前記各単位電流が流れる複数の単位電流トランジスタと、からなるカレントミラー回路を構成し、前記複数の単位電流が、前記基準電流に対して各々異なる比率の電流値を有するように設定されていることを特徴とする。
【００２２】
請求項６記載の電流駆動装置は、請求項５記載の電流駆動装置において、前記複数の単位電流トランジスタは、該各単位電流トランジスタの各チャネル幅が、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする。
請求項７記載の電流駆動装置は、請求項１乃至６のいずれかに記載の電流駆動装置において、前記複数の電流ラッチ手段は、各々、前記電流生成手段から出力される前記駆動電流を取り込み保持し、所定のタイミングで転送する第１の電流記憶部と、前記第１の電流記憶部から転送された前記駆動電流を所定のタイミングで前記各出力端子に出力する第２の電流記憶部と、を備え、前記第１の電流記憶部における前記駆動電流の取り込み保持動作と、前記第２の電流記憶部における前記駆動電流の出力動作を、並行して実行するように制御されることを特徴とする。
【００２３】
請求項８記載の電流駆動装置は、請求項１乃至６のいずれかに記載の電流駆動装置において、前記複数の電流ラッチ手段は、各々、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に前記電流生成手段から出力される前記駆動電流を取り込み保持する動作と、他方の電流記憶部に保持した前記駆動電流を前記各出力端子に出力する動作を、並行して実行するように制御されることを特徴とする。
請求項９記載の電流駆動装置は、請求項１乃至８のいずれかに記載の電流駆動装置において、前記電流ラッチ手段は、前記駆動電流が前記負荷に流し込む方向に流れるように、前記駆動電流の信号極性を設定することを特徴とする。
【００２４】
請求項１０記載の電流駆動装置は、請求項１乃至８のいずれかに記載の電流駆動装置において、前記電流ラッチ手段は、前記駆動電流が前記負荷側から引き込む方向に流れるように、前記駆動電流の信号極性を設定することを特徴とする。
請求項１１記載の電流駆動装置は、請求項１乃至１０のいずれかに記載の電流駆動装置において、前記負荷は、前記電流生成手段から前記電流ラッチ手段を介して供給される前記駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする。
請求項１２記載の電流駆動装置は、請求項１１記載の電流駆動装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【００２５】
請求項１３記載の電流駆動装置の制御方法は、複数の負荷に個別に接続される複数の出力端子を備え、該複数の負荷の各々に対して、所定の電流値を有する駆動電流を個別に供給することにより、前記複数の負荷を所望の駆動状態で動作させる電流駆動装置の制御方法において、前記複数の負荷の各々の駆動状態を制御する複数ビットのデジタル信号を取り込み、前記各負荷に対応して保持するステップと、前記各負荷に対応して保持された前記複数ビットのデジタル信号を選択的に抽出するステップと、前記抽出された前記複数ビットのデジタル信号に基づいて、単一の電流生成手段により前記各負荷の駆動状態に応じた電流値を有する前記駆動電流を順次生成するステップと、前記駆動電流を前記各出力端子に対応して並列的に保持するステップと、前記複数の負荷を駆動する所定のタイミングで前記保持した前記駆動電流を、前記複数の出力端子を介して前記複数の負荷に一斉に出力するステップと、を含むことを特徴とする。
【００２６】
請求項１４記載の電流駆動装置の制御方法は、請求項１３記載の電流駆動装置の制御方法において、前記駆動電流を生成するステップは、定電流源から供給される基準電流に基づいて、前記複数ビットのデジタル信号の各ビットに対応して生成される複数の単位電流のうち、前記デジタル信号のビット値に応じた特定の前記単位電流を選択的に合成して、前記駆動電流を生成することを特徴とする。
請求項１５記載の電流駆動装置の制御方法は、請求項１４記載の電流生成供給回路の制御方法において、前記各単位電流は、前記基準電流に対して、互いに、２ｋ（ｋ＝０、１、２、３、・・・）で規定される電流値を有するように設定されていることを特徴とする。
【００２７】
請求項１６記載の電流駆動装置の制御方法は、請求項１３乃至１５のいずれかに記載の電流駆動装置の制御方法において、前記駆動電流を個別並列的に保持するステップ及び前記駆動電流を前記複数の負荷に一斉に出力するステップは、直列に配置された第１の電流記憶部及び第２の電流記憶部のうち、前記第１の電流記憶部に前記駆動電流を取り込み保持する動作と、前記第２の電流記憶部から前記駆動電流を前記各出力端子に出力する動作を、並行して実行することを特徴とする。
【００２８】
請求項１７記載の電流駆動装置の制御方法は、請求項１３乃至１５のいずれかに記載の電流駆動装置の制御方法において、前記駆動電流を個別並列的に保持するステップ及び前記駆動電流を前記複数の負荷に一斉に出力するステップは、並列に配置された一対の電流記憶部のうち、一方の電流記憶部に前記駆動電流を取り込み保持する動作と、他方の電流記憶部に保持した前記駆動電流を前記各出力端子に出力する動作を、並行して実行することを特徴とする。
請求項１８記載の電流駆動装置の制御方法は、請求項１３乃至１７のいずれかに記載の電流駆動装置の制御方法において、前記電流駆動装置は、前記複数の出力端子を複数のグループに分割し、少なくとも、該グループごとに一つの前記電流生成手段を備え、前記一連の駆動電流の生成供給動作を各グループごとに並行して実行することを特徴とする。
【００２９】
請求項１９記載の電流駆動装置の制御方法は、請求項１３乃至１８のいずれかに記載の電流駆動装置の制御方法において、前記駆動電流の信号極性は、該駆動電流が前記負荷に流し込む方向に流れるように設定されていることを特徴とする。
請求項２０記載の電流駆動装置の制御方法は、請求項１３乃至１８のいずれかに記載の電流駆動装置の制御方法において、前記駆動電流の信号極性は、該駆動電流が前記負荷から引き込む方向に流れるように設定されていることを特徴とする。
【００３０】
請求項２１表示装置は、少なくとも、複数の走査線及び複数の信号線が相互に直交するように配設され、該走査線及び該信号線の交点に複数の表示画素がマトリクス状に配列された表示パネルと、前記各表示画素を行単位で選択状態にするための走査信号を前記各走査線に印加する走査駆動手段と、表示信号に基づく階調電流を、前記各信号線を介して前記各表示画素に供給する信号駆動手段と、を備え、選択状態にある前記表示画素に対して、所定の電流値を有する前記階調電流を供給することにより、前記表示パネルに所望の画像情報を表示する表示装置において、前記信号駆動手段は、前記複数の表示画素の各々の発光輝度を制御する複数ビットのデジタル信号を取り込み、前記各表示画素に対応して保持する複数の信号保持手段と、各々が前記表示パネルを複数本の信号線が配設された複数の領域に分割した各領域の該複数本の信号線に対応し、前記複数の信号保持手段から前記各表示画素に対応して順次出力される前記複数ビットのデジタル信号の各ビット値に応じた電流値を有する前記階調電流を順次生成する複数の電流生成手段と、前記複数の信号線ごとに設けられ、前記電流生成手段により生成された前記階調電流を順次取り込んで並列して保持し、所定のタイミングで前記保持した前記階調電流を、前記複数の信号線を介して前記複数の表示画素に一斉に出力する複数の電流ラッチ手段と、を備えたことを特徴とする。
【００３１】
請求項２２表示装置は、請求項２１記載の表示装置において、前記信号駆動手段は、前記複数の信号保持手段から、前記各領域に配設された前記複数本の信号線に対応する前記表示画素に対応して保持された前記複数ビットのデジタル信号を選択的に抽出し、前記電流生成手段に入力する入力側スイッチ手段と、前記電流生成手段により生成された前記階調電流を、前記複数本の信号線に対応して設けられた前記各電流ラッチ手段に選択的に出力する出力側スイッチ手段と、を備え、前記入力側スイッチ手段及び前記出力側スイッチ手段は、前記信号保持手段を選択する動作、及び、前記電流ラッチ手段を選択する動作を、同期して実行することを特徴とする。
【００３２】
請求項２３表示装置は、請求項２１又は２２記載の表示装置において、前記複数の電流生成手段は、各々、前記複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成する単位電流生成部と、前記デジタル信号のビット値に応じて、前記複数の単位電流を選択的に合成して前記階調電流を生成する電流合成部と、を備えることを特徴とする。
請求項２４表示装置は、請求項２３記載の表示装置において、前記単位電流生成部は、定電流源から供給される基準電流が流れる基準電流トランジスタと、該基準電流トランジスタの制御端子に、各制御端子が並列的に接続されるとともに、トランジスタサイズが各々異なるように形成され、前記各単位電流が流れる複数の単位電流トランジスタと、からなるカレントミラー回路を構成し、前記複数の単位電流が、前記基準電流に対して各々異なる比率の電流値を有するように設定されていることを特徴とする。
【００３３】
請求項２５表示装置は、請求項２４記載の表示装置において、前記複数の単位電流トランジスタは、該各単位電流トランジスタの各チャネル幅が、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする。
請求項２６表示装置は、請求項２１乃至２５のいずれかに記載の表示装置において、前記複数の電流ラッチ手段は、各々、前記電流生成手段から出力される前記階調電流を取り込み保持し、所定のタイミングで転送する第１の電流記憶部と、前記第１の電流記憶部から転送された前記階調電流を所定のタイミングで前記各信号線に出力する第２の電流記憶部と、を備え、前記第１の電流記憶部における前記階調電流の取り込み保持動作と、前記第２の電流記憶部における前記階調電流の出力動作を、並行して実行するように制御されることを特徴とする。
【００３４】
請求項２７表示装置は、請求項２１乃至２５のいずれかに記載の表示装置において、前記複数の電流ラッチ手段は、各々、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に前記電流生成手段から出力される前記階調電流を取り込み保持する動作と、他方の電流記憶部に保持した前記階調電流を前記各信号線に出力する動作を、並行して実行するように制御されることを特徴とする。
請求項２８表示装置は、請求項２１乃至２７のいずれかに記載の表示装置において、前記電流ラッチ手段は、前記階調電流が前記表示画素に流し込む方向に流れるように、前記階調電流の信号極性を設定することを特徴とする。
【００３５】
請求項２９表示装置は、請求項２１乃至２７のいずれかに記載の表示装置において、前記電流ラッチ手段は、前記階調電流が前記表示画素側から引き込む方向に流れるように、前記階調電流の信号極性を設定することを特徴とする。
請求項３０表示装置は、請求項２１乃至２９のいずれかに記載の表示装置において、前記表示画素は、前記電流生成手段から前記電流ラッチ手段を介して供給される前記階調電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする。
【００３６】
請求項３１表示装置は、請求項２１乃至２９のいずれかに記載の表示装置において、前記表示画素は、前記階調電流を保持する電流書込保持手段と、該保持された前記階調電流に基づいて発光駆動電流を生成する発光駆動手段と、前記発光駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子と、を備えていることを特徴とする。
請求項３２表示装置は、請求項３０又は３１記載の表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【００３７】
すなわち、本発明に係る電流駆動装置及びその制御方法は、有機ＥＬ素子や発光ダイオード等のように、電流値に応じて所定の駆動状態（発光輝度）で動作する複数の負荷（表示画素）に対して、所定の電流値を有する駆動電流（階調電流）を生成して個別に供給する電流駆動装置であって、各々が複数個の出力端子に対応する電流生成手段（電流生成部）を複数設け、かつ、負荷の各々に接続される出力端子ごとに個別の電流ラッチ手段（電流記憶部）を設けることにより、複数の負荷の各々の駆動状態（複数ビットのデジタル信号）に応じた駆動電流が順次生成されて、該駆動電流が負荷の各々に対応して個別並列的に保持され、所定のタイミングで複数の負荷に一斉に出力されるように構成されている。
【００３８】
ここで、上記電流生成手段としては、単一の基準電流トランジスタに対してチャネル幅が各々所定の比率となるように形成された複数の単位電流トランジスタを並列に接続したカレントミラー回路構成を有する単位電流生成部（カレントミラー回路部）を備え、定電流源（定電流発生源）から供給される一定の基準電流に基づいて各単位電流トランジスタに流れる単位電流を、複数ビットのデジタル信号に応じて選択的に合成（電流値を合算）することにより、上記駆動電流を生成する構成を適用することができる。
これにより、駆動電流の生成に関連して電流生成手段に供給される信号がデジタル信号の状態で取り扱われるとともに、基準電流が一定電流値に設定されているので、駆動電流が微少な場合であっても、信号線に付加された寄生容量への充放電動作に起因する信号遅延の影響を排除することができ、電流生成手段、ひいては、電流駆動装置の動作速度を向上させることができる。
【００３９】
また、このとき、各単位電流トランジスタに流れる単位電流は、各単位電流トランジスタのチャネル幅に応じて、各々異なる電流値を有するように設定されている。特に、上記カレントミラー回路部において、各階調電流トランジスタの各チャネル幅を、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される比率に設定することにより、各階調電流トランジスタに、基準電流の２ｋで規定される電流値を有する単位電流が流れ、これらを合成することにより、２ｋ段階の電流値を有する負荷駆動電流を生成することができる。したがって、複数のデジタル信号による複数の階調に対応した電流値を有するアナログ電流を、比較的簡易な回路構成により生成して出力することができ、負荷を適正な駆動状態で動作させることができる。
また、一つの電流発生手段が複数個の負荷に対応し、一つの電流発生手段により、単一の定電流源から供給される一定の電流値を有する基準電流に基づいて単位電流が生成され、駆動電流が合成されるので、少なくとも、当該複数個の負荷に供給される駆動電流の電流特性を均一化することができ、負荷相互の駆動状態を均一化することができる。
【００４０】
また、上記電流ラッチ手段として、直列に配置された前段及び後段の電流記憶部を備え、前段の電流記憶部に駆動電流を取り込み保持する動作と、後段の電流記憶部に転送された駆動電流を各出力端子に出力する動作を、並行して実行するように制御する構成や、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に駆動電流を取り込み保持する動作と、他方の電流記憶部に保持された電流を各出力端子に出力する動作を、並行して実行するように制御する構成を良好に適用することができる。
【００４１】
このような構成によれば、前段又は一方の電流記憶部に駆動電流を取り込み、保持する動作期間中に、後段又は他方の電流記憶部から各出力端子に対して駆動電流を出力することができるので、各電流記憶部への電流の取り込み、保持動作サイクルと、出力端子への駆動電流の出力動作サイクルと、をオーバーラップさせて、負荷への駆動電流の供給時間を実質的に長くすることができ、駆動状態を細かく制御することができる。
【００４２】
さらに、上記グループごとに唯一の電流生成手段を備え、負荷の駆動状態に応じた複数ビットのデジタル信号の供給元となる信号保持手段、及び、駆動電流の出力先となる電流記憶部を順次切り換え制御して、駆動電流の生成動作を各負荷（出力端子）ごとに選択的に実行することにより、各負荷に対応して電流生成手段を備える構成に比較して回路規模を大幅に縮小することができる。したがって、上述したように電流駆動装置の応答特性の改善及び負荷の駆動状態の均一化を図りつつ、電流駆動装置の小型化を図ることができる。また、このような回路規模の縮小により、製造プロセスにおける歩留まりの向上を図ることができ、製品コストの低減を図ることができる。
【００４３】
そして、本発明に係る表示装置においては、相互に直交する走査ライン（走査線）及びデータライン（信号線）の交点近傍に、発光素子を備えた表示画素をマトリクス状に配列してなる表示パネルを備えた表示装置において、上述したような電流駆動装置をデータドライバ（信号駆動手段）に適用し、表示パネルを複数本の信号線が配設された複数の領域に分割した各領域ごとに一つの電流生成部（電流生成手段）を設け、該各領域の表示画素に対応して、表示データ（複数ビットのデジタル信号）に応じた電流値を有する階調電流（アナログ電流）を順次生成し、該階調電流を並列して保持して、所定のタイミングで特定の行の表示画素群に一斉に供給するように構成されている。
【００４４】
これにより、該階調電流の生成動作に関連する入力信号が信号レベルの変動を伴わない、デジタル信号又は一定電流の状態で取り扱われるので、表示パネルの小型化や高精細化に伴って表示画素が微細化された場合や、比較的下位の輝度階調で各表示画素を発光動作させる場合等のように、階調電流が微少な場合であっても、信号線の充放電動作に起因するデータドライバの動作速度の低下を抑制することができ、表示データに応じた適正な電流値を有する階調電流を迅速に生成、供給して、表示装置における表示応答特性の向上を図ることができる。
【００４５】
ここで、表示パネルの各領域ごとに唯一設けられる電流生成部として、カレントミラー回路構成を適用し、各表示画素に供給される階調電流を一定の基準電流に基づいて生成される単位電流を合成して生成することにより、各表示画素に供給される階調電流の電流特性を均一化することができ、各表示画素における輝度階調特性のバラツキを抑制して、表示装置における表示画質の向上を図ることができる。
【００４６】
また、各データライン（表示画素）に対応して設けられる電流記憶回路（電流ラッチ手段）として、直列又は並列に配置された電流記憶部を備え、一方の電流記憶部に駆動電流を取り込み保持する動作と、他方の電流記憶部に保持された電流を各出力端子に出力する動作を、並行して実行するように制御する構成を適用することにより、一方の電流記憶部に駆動電流を取り込み、保持する動作期間中に、他方の電流記憶部から各出力端子に対して駆動電流を出力することができるので、各電流記憶部への電流の取り込み、保持動作サイクルと、出力端子への駆動電流の出力動作サイクルと、をオーバーラップさせて、負荷への駆動電流の供給時間を実質的に長くすることができ、各表示画素への電流書込率を向上させることができ、表示パネルを高精細化した場合や、比較的低い階調で各表示画素（発光素子）を発光動作させる場合であっても、各表示画素を表示データに応じた適切な輝度階調で発光動作させることができ、表示装置の応答特性の改善及び表示画質の向上を図ることができる。
【００４７】
さらに、本発明に係る表示装置によれば、表示パネルの各領域ごとに唯一の電流生成部を備えた構成を有しているので、各データライン（表示画素）に対応して電流生成部を備える構成に比較して回路規模を大幅に縮小することができ、表示装置の表示エリアの外側に設置される額縁部分を狭くして、表示装置の小型化（あるいは、表示エリアサイズの大型化）を図ることができるとともに、製造プロセスにおける歩留まりの向上を図ることができ、製品コストの低減を図ることができる。
【００４８】
【発明の実施の形態】
以下、本発明に係る電流駆動装置及びその制御方法並びに電流駆動装置を備えた表示装置について、実施の形態を示して詳しく説明する。
＜表示装置＞
まず、本発明に係る電流駆動装置を適用可能な表示装置の概略構成について、図面を参照して説明する。
【００４９】
図１は、本発明に係る電流駆動装置をデータドライバに適用した表示装置の一実施形態を示す概略ブロック図であり、図２は、本実施形態に係る表示装置の表示パネルの一例を示す概略構成図である。ここでは、表示パネルとしてアクティブマトリクス方式に対応した表示画素を備えた構成について説明する。また、本実施形態においては、データドライバ側から表示画素に階調電流を流し込むようにした構成（以下、便宜的に、「電流印加方式」と記す）を採用した場合について説明する。
【００５０】
図１、図２に示すように、本実施形態に係る表示装置１００は、概略、複数の表示画素（負荷）がマトリクス状に配列された表示パネル１１０と、表示パネル１１０の行方向に配列された表示画素群ごとに、共通に接続された走査ライン（走査線）ＳＬａ、ＳＬｂに接続された走査ドライバ（走査駆動手段）１２０と、表示パネル１１０の列方向に配列された表示画素群ごとに、共通に接続されたデータライン（信号線）ＤＬ１、ＤＬ２、・・・（ＤＬ）に接続されたデータドライバ（信号駆動手段）１３０と、走査ドライバ１２０及びデータドライバ１３０の動作状態を制御する各種制御信号を生成、出力するシステムコントローラ１４０と、表示装置１００の外部から供給される映像信号に基づいて、表示データやタイミング信号等を生成する表示信号生成回路１５０と、を備えて構成されている。
【００５１】
以下、上記各構成について説明する。
（表示パネル１１０）
表示パネル１１０は、具体的には、図２に示すように、各行ごとの表示画素群に対応して、各々、並列に配設された一対の走査ラインＳＬａ、ＳＬｂと、各列ごとの表示画素群に対応するとともに、走査ラインＳＬａ、ＳＬｂに対して直交するように配設されたデータラインＤＬと、これらの直交するラインの各交点近傍に配列された複数の表示画素（図２中、後述する画素駆動回路ＤＣｘ及び有機ＥＬ素子ＯＥＬからなる構成）と、を備えた構成を有している。
【００５２】
表示画素は、例えば、走査ドライバ１２０から走査ラインＳＬａを介して印加される走査信号Ｖｓｅｌ、走査ラインＳＬｂを介して印加される走査信号Ｖｓｅｌ＊（走査ラインＳＬａに印加される走査信号Ｖｓｅｌの極性反転信号；以下、本明細書中では、反転極性を示す記号を、便宜的に「＊」を用いて示す。図２の符号参照）、及び、データドライバ１３０からデータラインＤＬを介して供給される階調電流（駆動電流）Ｉｐｉｘに基づいて、各表示画素における階調電流Ｉｐｉｘの書込動作及び発光動作を制御する画素駆動回路ＤＣｘと、該画素駆動回路ＤＣｘから供給される発光駆動電流の電流値に応じて発光輝度が制御される、周知の有機ＥＬ素子（発光素子）ＯＥＬと、を有して構成されている。なお、本実施形態においては、表示画素の発光素子として、有機ＥＬ素子を適用した構成を示すが、本発明はこれに限定されるものではなく、発光素子に供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する電流駆動型の発光素子であれば、発光ダイオード等の他の発光素子を適用するものであってもよい。
【００５３】
ここで、画素駆動回路ＤＣｘは、概略、走査信号Ｖｓｅｌ、Ｖｓｅｌ＊に基づいて各表示画素の選択／非選択状態を制御し、選択状態において表示データに応じた階調電流Ｉｐｉｘを取り込んで電圧レベルとして保持し、非選択状態において上記保持した電圧レベルに基づく発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光させる動作を維持する機能を有している。なお、画素駆動回路ＤＣｘに適用可能な回路構成例については後述する。
【００５４】
（走査ドライバ１２０）
走査ドライバ１２０は、図２に示すように、シフトレジスタとバッファからなるシフトブロックＳＢを、各行の走査ラインＳＬａ、ＳＬｂごとに対応して複数段備え、システムコントローラ１４０から供給される走査制御信号（走査スタート信号ＳＳＴＲ、走査クロック信号ＳＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０の上方から下方に順次シフトしつつ出力されるシフト信号が、バッファを介して所定の電圧レベル（選択レベル；例えば、ハイレベル）を有する走査信号Ｖｓｅｌとして各走査ラインＳＬａに印加されるとともに、該走査信号Ｖｓｅｌを極性反転した電圧レベルが走査信号Ｖｓｅｌ＊として各走査ラインＳＬｂに印加される。これにより、各行ごとの表示画素群を選択状態とし、データドライバ１３０により各データラインＤＬを介して供給される表示データに基づく階調電流Ｉｐｉｘを、各表示画素に書き込むように制御する。
【００５５】
（データドライバ１３０）
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号（後述するサンプリングスタート信号ＳＴＲ、シフトクロック信号ＳＦＣ等）に基づいて、表示信号生成回路１５０から供給される複数ビットのデジタル信号からなる表示データを取り込んで保持し、当該表示データに対応する電流値を有する階調電流Ｉｐｉｘを生成して、各データラインＤＬを介して走査ドライバにより選択状態に設定された各表示画素に並行して（一斉に）供給するように制御する。データドライバ１３０の具体的な回路構成やその駆動制御動作については、詳しく後述する。
【００５６】
（システムコントローラ１４０）
システムコントローラ１５０は、後述する表示信号生成回路１６０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０の各々に対して、走査制御信号（上述した走査スタート信号ＳＳＴＲや走査クロック信号ＳＣＬＫ等）及びデータ制御信号（上述したサンプリングスタート信号ＳＴＲやシフトクロック信号ＳＦＣ等）を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０に走査信号Ｖｓｅｌ、Ｖｓｅｌ＊及び階調電流Ｉｐｉｘを出力させ、画素駆動回路ＤＣｘにおける所定の制御動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御を行う。
【００５７】
（表示信号生成回路１５０）
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分を、複数ビットのデジタル信号からなる表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１５０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０に対して供給する上記走査制御信号及びデータ制御信号を生成する。
【００５８】
＜データドライバの構成例＞
次いで、上述した表示装置に適用されるデータドライバの構成について説明する。
図３は、本実施形態に係る表示装置に適用されるデータドライバと表示パネルとの関係を示す概略構成図であり、図４は、本実施形態に係る表示装置に適用されるデータドライバの要部構成を示すブロック図である。
【００５９】
本実施形態に係るデータドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号に基づく所定のタイミングで、表示信号生成回路１５０から供給されるデジタル信号からなる表示データＤａｔａ（デジタル信号Ｄ０〜Ｄ３）を取り込んで保持し、該表示データＤａｔａに対応する電流値を有する階調電流（アナログ信号）Ｉｐｉｘを生成して各データラインＤＬに印加する。
【００６０】
ここで、データドライバ１３０は、図３に示すように、表示パネル１１０の行方向（走査ラインの延伸方向）に配列された表示画素群を複数のデータラインＤＬ（データラインＤＬ群）を有する複数の領域ＲＧ（例えば、４領域）に分割し、各領域ＲＧに配設されたデータラインＤＬ群（ここでは、各領域が８本のデータラインを含んでいるものとする）に接続される複数の出力端子Ｔｏｕｔを一グループ（ブロック）として、該グループごとに一つの、表示データＤａｔａに基づいて階調電流Ｉｐｉｘを生成する機能（後述する階調電流生成回路１３４の電流生成部ＩＬＡ）を有している。
【００６１】
データドライバ１３０は、具体的には、図４に示すように、大別して、システムコントローラ１４０から供給されるデータ制御信号（シフトクロック信号ＣＫ１、サンプリングスタート信号ＳＴＲ等）に基づいて、順次シフト信号ＳＡ１、ＳＡ２、・・・（以下、便宜的に「シフト信号ＳＡ」とも記す）を出力するシフトレジスタ回路１３１と、該シフト信号ＳＲの入力タイミングに基づいて、表示信号生成回路１５０から供給される１行分の表示データＤａｔａを順次取り込み、データ制御信号（データラッチ信号ＣＫ２等）に基づいて、取り込まれた１行分の表示データＤａｔａを、各表示画素単位で複数ビットのデジタル信号として並列的に保持するデータラッチ回路１３２と、データ制御信号（タイミング信号ＣＫ３等）に基づいて、データラッチ回路１３２に保持された表示データＤａｔａに基づくデジタル信号を、各表示画素単位で選択的に抽出するスイッチ回路１３３と、スイッチ回路１３３を介して取り出された上記デジタル信号に基づいて、上記表示データＤａｔａに対応した所定のアナログ電流値を有する電流Ｉｐｘａを生成する階調電流生成回路１３４と、データ制御信号（タイミング信号ＣＫ３等）に基づいて、階調電流生成回路１３４により各表示画素ごとに生成された電流Ｉｐｘａの出力先を順次切り換えるスイッチ回路１３５と、データ制御信号（出力イネ−ブル信号ＥＮ１、ＥＮ２等）に基づいて、スイッチ回路１３５を介して各々異なる出力先に出力された電流Ｉｐｘａを、各表示画素ごとに並列的に保持し、所定のタイミングで階調電流Ｉｐｉｘとして、各出力端子Ｔｏｕｔを介して各データラインＤＬに一斉に供給する電流ラッチ回路１３６と、を備えた構成を有している。ここで、ＣＫ１〜ＣＫ３及びＥＮ１、ＥＮ２は、いずれも、システムコントローラ１４０等から供給されるタイミング制御信号であって、表示信号生成回路１５０により映像信号から抽出されるタイミング信号成分（基本クロック信号）に基づく信号周期（信号周波数）を有している。
【００６２】
以下、データドライバの各構成について具体的に説明する。ここでは、特に説明しない限り、上記表示パネルの特定の領域に対応して設けられたブロック（８本のデータラインに対応する）について説明する。
（シフトレジスタ回路１３１／データラッチ回路１３２）
図５は、本実施形態に係るデータドライバに適用されるデータラッチ回路の構成例を示す概略構成図である。
【００６３】
本実施形態に適用可能なデータラッチ回路１３２は、シフトレジスタ回路１３１から順次出力されるシフト信号に基づくタイミングで、上述した表示信号生成回路１５０から供給される表示データＤａｔａ（複数ビットのデジタル信号Ｄ０〜Ｄ３）を取り込み、各表示画素単位で並列的に保持する。ここで、データラッチ回路１３２に供給される表示データＤａｔａは、各表示画素に対応した複数ビットのデジタル信号を一単位として、該デジタル信号が１ビットずつ時系列的に順次供給されるもの（１ビットのシリアルデータ）であってもよいし、上記複数ビットのデジタル信号が並列的に一括して供給されるもの（複数ビットのパラレルデータ）であってもよい。
【００６４】
各表示画素に対応して供給される表示データＤａｔａが複数ビットのシリアルデータである場合には、データラッチ回路１３２として、例えば、図５（ａ）に示すように、時系列的に供給される各ビットのデジタル信号（ここでは、４ビットの場合を示す）Ｄ０、Ｄ１、Ｄ２、Ｄ３（Ｄ０〜Ｄ３）を、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、・・・に基づくタイミングで、順次個別に取り込む前段のラッチ回路群（信号保持手段）ＬＣＡ０、ＬＣＡ１、ＬＣＡ２、ＬＣＡ３（ＬＣＡ０〜ＬＣＡ３）と、前段のラッチ回路群ＬＣＡ０〜ＬＣＡ３により取り込まれた複数ビットのデジタル信号Ｄ０〜Ｄ３を個別並列的に取り込み保持し、所定のタイミングで一斉に出力する後段のラッチ回路群ＬＣＢ０、ＬＣＢ１、ＬＣＢ２、ＬＣＢ３（ＬＣＢ０〜ＬＣＢ３）と、を備えた構成が、各データラインＤＬ（表示画素）に対応して並列に設けられた構成を適用することができる。
【００６５】
また、表示データＤａｔａが複数ビットのパラレルデータである場合には、データラッチ回路１３２として、例えば、図５（ｂ）に示すように、上述したラッチ回路群ＬＣＢ０〜ＬＣＢ３と同様に、並列的に供給される表示データＤａｔａに基づく複数ビット（４ビット）のデジタル信号Ｄ０〜Ｄ３を、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、・・・に基づくタイミングで、個別に並列的に取り込む前段のラッチ回路群ＬＣＣ０、ＬＣＣ１、ＬＣＣ２、ＬＣＣ３（ＬＣＣ０〜ＬＣＣ３）と、前段のラッチ回路群ＬＣＣ０〜ＬＣＣ３により取り込まれた複数ビットのデジタル信号Ｄ０〜Ｄ３を個別並列的に取り込み保持し、所定のタイミングで一斉に出力する後段のラッチ回路群ＬＣＤ０、ＬＣＤ１、ＬＣＤ２、ＬＣＤ３（ＬＣＤ０〜ＬＣＤ３）と、を備えた構成が、各データラインＤＬ（表示画素）に対応して並列に設けられた構成を適用することができる。
【００６６】
ここで、上述したデータラッチ回路１３１を構成する各ラッチ回路ＬＣＡ０〜ＬＣＡ３、ＬＣＢ０〜ＬＣＢ３、ＬＣＣ０〜ＬＣＣ３、ＬＣＤ０〜ＬＣＤ３において、ＩＮは表示データＤａｔａに基づく各デジタル信号Ｄ０〜Ｄ３が入力される入力端子であり、ＣＫはシフト信号ＳＲ１、ＳＲ２、・・・（タイミング制御信号）が入力されるクロック端子であり、ＯＴはデジタル信号Ｄ０〜Ｄ３に対して非反転極性を有する信号（非反転出力信号）が出力される非反転出力端子、ＯＴ＊はデジタル信号Ｄ０〜Ｄ３に対して反転極性を有する信号（反転出力信号）が出力される反転出力端子である。
【００６７】
このような構成を有するデータラッチ回路１３２によれば、前段のラッチ回路群で各表示画素に対応した表示データＤａｔａ（デジタル信号Ｄ０〜Ｄ３）を順次取り込む動作と、後段のラッチ回路群で先のタイミングで前段のラッチ回路群により取り込み保持され転送された各表示画素単位のデジタル信号Ｄ０〜Ｄ３（非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・）を、後述するスイッチ回路１３３を介して階調電流生成回路１３４に個別に並列的に出力する（又は、出力可能な状態に設定する）動作と、を同時に並行して実行することができる。
【００６８】
（スイッチ回路１３３／１３５）
図６は、本実施形態に係るデータドライバに適用されるスイッチ回路の構成例を示す概略構成図である。
本実施形態に適用可能なスイッチ回路（入力側スイッチ手段）１３３は、例えば、図６（ａ）に示すように、上述したデータラッチ回路１３２において表示画素単位で個別に取り込み保持された表示データＤａｔａ（複数ビットのデジタル信号Ｄ０〜Ｄ３の非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・）を、各ブロックごとに唯一設けられた階調電流生成回路１３４に選択的に取り込む際のタイミングを設定するシフトレジスタ部ＳＲＡと、該シフトレジスタ部ＳＲＡから順次出力されるシフト信号ＳＡ１、ＳＡ２、・・・に基づいて、データラッチ回路１３２から階調電流生成回路１３４へのデジタル信号Ｄ０〜Ｄ３（非反転出力信号）の選択、供給状態を制御するスイッチ部ＳＷＡと、を備えた構成を有している。
【００６９】
また、スイッチ回路（出力側スイッチ手段）１３５は、例えば、図６（ｂ）に示すように、後述する階調電流生成回路１３４において表示データＤａｔａ（非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・）に応じて表示画素ごとに個別に生成された電流Ｉｐｘａを、各データラインＤＬごとに設けられた電流記憶回路部ＩＭに選択的に供給する際のタイミングを設定するシフトレジスタ部ＳＲＢと、該シフトレジスタ部ＳＲＢから順次出力されるシフト信号ＳＢ１、ＳＢ２、・・・に基づいて、階調電流生成回路１３４から電流ラッチ回路１３６（各電流記憶回路部ＩＭ）への電流Ｉｐｘａの供給状態を制御するスイッチ部ＳＷＢと、を備えた構成を有している。
【００７０】
ここで、本実施例においては、表示パネルの特定の領域ＲＧに対応するデータドライバ１３０のブロックに単一のシフトレジスタ部ＳＲＡ、ＳＲＢが設けられ、該シフトレジスタ部ＳＲＡ、ＳＲＢからのシフト信号ＳＡ１、ＳＡ２、・・・、ＳＢ１、ＳＢ２、・・・によりスイッチ部ＳＷＡ、ＳＷＢを選択的にオン動作させる構成を示したが、本発明はこれに限定されるものではなく、全ての領域ＲＧに対応して、スイッチ回路１３３及び１３５の各々に、唯一のシフトレジスタ部を設け、該シフトレジスタ部から出力されるシフト信号を各ブロックに共通に供給するように構成したものであってもよい。
【００７１】
このような構成を有するスイッチ回路１３３、１３５によれば、図示を省略したシステムコントローラ１４０から供給されるデータ制御信号に基づいて、各シフトレジスタ部ＳＲＡ、ＳＲＢから順次シフト信号が出力されて、特定の表示画素に対応してデータラッチ回路１３２に取り込み保持された表示データＤａｔａ（複数ビットのデジタル信号ｄ０〜ｄ３の非反転出力信号ｄ１０〜ｄ１３）が、選択的に階調電流生成回路１３４に出力されるようにスイッチ部ＳＷＡが切り換え制御されるとともに、階調電流生成回路１３４において当該表示データＤａｔａに応じて生成された電流Ｉｐｘａが、当該特定の表示画素に対応して設けられた電流記憶回路ＩＭに選択的に出力されるようにスイッチ部ＳＷＢが切り換え制御される。
【００７２】
なお、本実施形態においては、スイッチ回路１３３、１３５の双方に、個別のシフトレジスタ部ＳＲＡ、ＳＲＢを設けた構成を示したが、本発明はこれに限定されるものではない。すなわち、スイッチ回路１３３、１３５においては、特定の表示データＤａｔａの階調電流生成回路１３４への供給動作と、階調電流生成回路１３４において生成された電流Ｉｐｘａの電流ラッチ回路１３６（電流記憶回路ＩＭ）への出力動作を同一のタイミングで実行することもできるので、単一のシフトレジスタから出力されるシフト信号を、スイッチ回路１３３、１３５双方のスイッチ切換信号として適用するものであってもよい。
【００７３】
（階調電流生成回路１３４）
図７は、本実施形態に係るデータドライバに適用される階調電流生成回路の構成例を示す概略構成図である。
本実施形態に適用可能な階調電流生成回路１３４は、図３に示したように、表示パネル１１０の各領域に対応したブロックごとに唯一の電流生成部（電流生成手段）ＩＬＡを備えた構成を有し、該各電流生成部ＩＬＡは、図７に示すように、上記データラッチ回路１３２からスイッチ回路１３３を介して選択的に抽出された、各表示画素ごとの表示データＤａｔａ（ここでは、上述したデータラッチ回路を構成する各ラッチ回路の非反転出力端子から出力される非反転出力信号ｄ１０〜ｄ１３）を取り込み、所定の基準電流Ｉｒｅｆに基づいて上記表示データＤａｔａ（すなわち、非反転出力信号ｄ１０〜ｄ１３）に応じた電流値を有する電流Ｉｐｘａ（後述する階調電流Ｉｐｉｘに相当する）を生成して、スイッチ回路１３５を介して後述する電流ラッチ回路１３６（各データラインＤＬごとに個別に設けられた電流記憶回路ＩＭ）に出力するように構成されている。
【００７４】
ここで、電流生成部ＩＬＡは、図７に示すように、定電流発生源ＩＲから供給される一定の電流値を有する基準電流Ｉｒｅｆに対して、各々、異なる比率の電流値を有する複数の単位電流Ｉｓａ、Ｉｓｂ、Ｉｓｃ、Ｉｓｄを生成するカレントミラー回路部（単位電流生成部）ＣＭＡと、上記複数の単位電流Ｉｓａ〜Ｉｓｄのうち、上述したデータラッチ回路１３２の各ラッチ回路から出力されるデジタル信号（非反転出力信号）ｄ１０〜ｄ１３に基づいて、何れかの単位電流を選択するスイッチ回路部（電流合成部）ＳＬＡと、を備えている。
【００７５】
また、本実施形態においては、定電流発生源ＩＲにより、基準電流Ｉｒｅｆを電流生成部ＩＬＡに流し込むように、定電流発生源ＩＲの他端側が高電位電源＋Ｖに接続された電源接点（以下、「高電位電源＋Ｖ」と記す）に接続されている。ここで、定電流発生源ＩＲは、各ブロックの電流生成部ＩＬＡごとに別個に設けられるものであってもよいし、階調電流生成回路１３４を構成する全てのブロックの電流生成部ＩＬＡに対して唯一設けられるのもであってもよい。さらには、複数のブロック毎に唯一設けられるものであってもよい。
【００７６】
電流生成部ＩＬＡに適用されるカレントミラー回路部ＣＭＡは、具体的には、定電流発生源ＩＲから基準電流Ｉｒｅｆが供給される電流入力接点ＩＮｉと、低電位電源（例えば、接地電位）Ｖｇｎｄとの間に、電流路（ソース−ドレイン端子）が接続されるとともに、制御端子（ゲート端子）が接点Ｎｇａに接続され、所定のチャネル幅を有するｎチャネル型の電界効果型トランジスタ（以下、「ｎチャネル型トランジスタ」と略記する）からなる基準電流トランジスタＴＮ１１と、各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄと低電位電源Ｖｇｎｄとの間に、各々、電流路が並列に接続されるとともに、各制御端子が接点Ｎｇａに共通に接続され、各々所定のチャネル幅を有するｎチャネル型トランジスタからなる単位電流トランジスタＴＮ１２、ＴＮ１３、ＴＮ１４、ＴＮ１５と、を備えた構成を有している。ここで、接点Ｎｇａは、電流入力接点ＩＮｉに直接接続されているとともに、容量Ｃａを介して低電位電源Ｖｇｎｄに接続されている。
【００７７】
また、電流生成部ＩＬＡに適用されるスイッチ回路部ＳＬＡは、スイッチ回路１３５を介して、電流ラッチ回路１３６（各データラインに対応して設けられた電流記憶部）に接続される電流出力接点ＯＵＴｉと、上記各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄとの間に電流路が並列に接続されるとともに、制御端子に上記スイッチ回路１３３を介して、データラッチ回路１３２（各ラッチ回路）から表示画素単位で個別に出力される非反転出力信号ｄ１０〜ｄ１３が並列的に印加される複数（４個）のｎチャネル型トランジスタからなるスイッチトランジスタＴＮ１６、ＴＮ１７、ＴＮ１８、ＴＮ１９と、を備えた構成を有している。
【００７８】
このような構成を有する電流生成部ＩＬＡにおいて、上述したように、本実施形態では特に、カレントミラー回路部ＣＭＡを構成する各単位電流トランジスタＴＮ１２〜ＴＮ１５に流れる単位電流Ｉｓａ〜Ｉｓｄが、基準電流トランジスタＴＮ１１に流れる基準電流Ｉｒｅｆに対して、各々異なる所定の比率の電流値を有するように設定されている。
【００７９】
具体的には、各単位電流トランジスタＴＮ１２〜ＴＮ１５のトランジスタサイズが、各々異なる比率、例えば、各単位電流トランジスタＴＮ１２〜ＴＮ１５を構成する電界効果型トランジスタにおいて、チャネル長を一定とした場合の各チャネル幅の比が、Ｗ１２：Ｗ１３：Ｗ１４：Ｗ１５＝１：２：４：８になるように形成されている。ここで、Ｗ１２は、単位電流トランジスタＴＮ１２のチャネル幅を示し、Ｗ１３は、単位電流トランジスタＴＮ１３のチャネル幅を示し、Ｗ１４は、単位電流トランジスタＴＮ１４のチャネル幅を示し、Ｗ１５は、単位電流トランジスタＴＮ１５のチャネル幅を示す。
【００８０】
これにより、各単位電流トランジスタＴＮ１２〜ＴＮ１５に流れる単位電流Ｉｓａ〜Ｉｓｄの電流値は、基準電流トランジスタＴＮ１１のチャネル幅をＷ１１とすると、各々Ｉｓａ＝（Ｗ１２／Ｗ１１）×Ｉｒｅｆ、Ｉｓｂ＝（Ｗ１３／Ｗ１１）×Ｉｒｅｆ、Ｉｓｃ＝（Ｗ１４／Ｗ１１）×Ｉｒｅｆ、Ｉｓｄ＝（Ｗ１５／Ｗ１１）×Ｉｒｅｆに設定される。すなわち、単位電流トランジスタＴＮ１２〜ＴＮ１５の各チャネル幅を、各々２ｋ（ｋ＝０、１、２、３、・・・；２ｋ＝１、２、４、８、・・・）に設定することにより、単位電流間の電流値を２ｋで規定される比率に設定することができる。
【００８１】
このように電流値が設定された各単位電流Ｉｓａ〜Ｉｓｄから、後述するように、複数ビットのデジタル信号Ｄ０〜Ｄ３（すなわち、データラッチ回路１３２からの非反転出力信号ｄ１０〜ｄ１３）に基づいて、何れかの単位電流を選択して合成することにより、２ｋ段階の電流値を有する電流Ｉｐｘａが生成される。したがって、図４、図５に示したように、表示データとして、４ビットのデジタル信号Ｄ０〜Ｄ３を適用した場合、各単位電流トランジスタＴＮ１２〜ＴＮ１５に接続されるスイッチトランジスタＴＮ１６〜ＴＮ１９のオン状態に応じて、２４＝１６段階（階調）の異なる電流値を有する電流Ｉｐｘａが生成される。
【００８２】
すなわち、上記データラッチ回路１３２から出力される非反転出力信号ｄ１０〜ｄ１３の信号レベルに応じて、電流生成部ＩＬＡのスイッチ回路部ＳＬＡのうちの、特定のスイッチトランジスタがオン動作（スイッチトランジスタＴＮ１６〜ＴＮ１９のいずれか１つ以上がオン動作する場合のほか、いずれのスイッチトランジスタＴＮ１６〜ＴＮ１９もオフ動作する場合を含む）し、該オン動作したスイッチトランジスタに接続されたカレントミラー回路部ＣＭＡの単位電流トランジスタ（ＴＮ１２〜ＴＮ１５のいずれか１つ以上の組み合わせ）に、基準電流トランジスタＴＮ１１に流れる基準電流Ｉｒｅｆに対して、所定比率（ａ×２ｋ倍；ａは基準電流トランジスタＴＮ１１のチャネル幅Ｗ１１により規定される定数）の電流値を有する単位電流Ｉｓａ〜Ｉｓｄが流れ、上述したように、電流出力接点ＯＵＴｉにおいて、これらの単位電流の合成値となる電流値を有する電流Ｉｐｘａが、図示を省略した電流ラッチ回路１３６側から、電流出力接点ＯＵＴｉ、オン状態にあるスイッチトランジスタ（ＴＮ１６〜ＴＮ１９のいずれか）及び該スイッチトランジスタに接続された単位電流トランジスタ（ＴＮ１２〜ＴＮ１５のいずれか）を介して、低電位電源Ｖｇｎｄ方向に流れる。
【００８３】
これにより、シフトレジスタ回路１３１から出力されるシフト信号ＳＲ１、ＳＲ２、・・・に基づくタイミングで、データラッチ回路１３２に表示信号生成回路１５０から供給される各表示画素ごとの表示データＤａｔａ（複数ビットのデジタル信号Ｄ０〜Ｄ３）が取り込まれて個別並列的に保持され、スイッチ回路１３３の切り換えタイミングに基づいて、各表示画素単位の非反転出力信号ｄ１０〜ｄ１３が順次選択されて階調電流生成回路１３４に入力され、該非反転出力信号ｄ１０〜ｄ１３のビット値に基づいて、電流生成部ＩＬＡにより所定の電流値を有するアナログ電流からなる電流Ｉｐｘａが生成されて、後段の電流ラッチ回路１３６に出力されることになる。ここで、本実施形態においては、上述したように、電流ラッチ回路１３６側から階調電流生成回路１３４方向に電流Ｉｐｘａが引き込まれる。
【００８４】
なお、本実施形態においては、上述したように、階調電流生成回路１３４の構成として、電流ラッチ回路１３６側（すなわち、表示パネルに配列された表示画素方向）から階調電流生成回路１３４（各電流生成部ＩＬＡ）方向に電流Ｉｐｘａを流し込むように設定した場合（以下、便宜的に、「電流シンク型」と記す）について示したが、本発明においては、階調電流生成回路１３４側から電流ラッチ回路１３６方向に電流Ｉｐｘａを流し込むように構成したもの（以下、便宜的に、「電流印加型」と記す）であってもよい。
【００８５】
ここで、電流印加型の階調電流生成回路の構成例としては、図７に示したような回路構成において、基準電流トランジスタ、単位電流トランジスタ及びスイッチトランジスタの全てを各ｐチャネル型の電界効果型トランジスタにより構成するとともに、基準電流トランジスタ側から電流入力接点方向に基準電流Ｉｒｅｆが流れるように、基準電流トランジスタの一端に高電位電源が接続され、電流入力接点に、他端側が接地電位に接続された定電流発生源の一端側を接続し、さらに、スイッチトランジスタの制御端子に、データラッチ回路（各ラッチ回路）からの反転出力信号が印加されるようにした構成を良好に適用することができる。
【００８６】
（電流ラッチ回路１３６）
図８は、本実施形態に係るデータドライバに適用される電流ラッチ回路の一構成例を示す概略構成図であり、図９は、本実施例に係る電流ラッチ回路に適用される電流記憶部（スイッチ回路１３５のスイッチ部ＳＷＢを含む）の一具体例を示す回路構成図である。また、図１０は、本実施形態に係るデータドライバに適用される電流ラッチ回路の他の構成例を示す概略構成図である。なお、ここでは電流ラッチ回路の構成を、上記の電流印加型とした場合について示すが、これに限らず、電流シンク型とするものであってもよい。
【００８７】
本実施例に係る電流ラッチ回路１３６は、図８に示すように、各データラインＤＬ（表示画素）が接続される出力端子Ｔｏｕｔごとに直列に接続された２段の電流記憶部（第１の電流記憶部、第２の電流記憶部）ＩＭＡ、ＩＭＢを設け、上記階調電流生成回路１３４により生成、出力される各表示画素ごとの電流Ｉｐｘａを、スイッチ回路１３５の切り換えタイミングに応じて前段の各電流記憶部ＩＭＡに順次保持する動作（電流記憶動作）と、上記前段の各電流記憶部ＩＭＡから後段の各電流記憶部ＩＭＢに転送された電流Ｉｐｘａを、所定のタイミングで出力端子を介して階調電流Ｉｐｉｘとして各データラインＤＬに一斉に出力する動作（電流出力動作）と、を並行して実行するように構成されている。
【００８８】
本実施例に係る電流ラッチ回路１３６は、具体的には、図８に示すように、各データラインＤＬ１、ＤＬ２、・・・が接続される出力端子Ｔｏｕｔごとに直列に２段設けられ、各ブロックごとに唯一設けられた電流生成部ＩＬＡからスイッチ回路１３５を介して、所定のタイミングで選択的に供給される電流Ｉｐｘａを取り込んで保持し、例えば、システムコントローラ１４０から供給される出力イネーブル信号ＥＮ１に基づいて、該保持電流を転送出力する電流記憶部（電流ラッチ手段）ＩＭＡと、該電流記憶部ＩＭＡから転送された電流を取り込んで保持し、システムコントローラ１４０から供給される出力イネーブル信号ＥＮ２に基づいて、該電流を各出力端子Ｔｏｕｔを介して各データラインＤＬに階調電流Ｉｐｉｘとして出力する電流記憶部ＩＭＢと、からなる電流記憶回路部ＩＭ１、ＩＭ２、・・・が複数設けられた構成を有している。
【００８９】
電流記憶部ＩＭＡ、ＩＭＢは、例えば、図９に示すように、電流Ｉｐｘａに基づいて所定の制御電流を生成する電流成分保持部ＣＬｘ（スイッチ部ＳＷＢを含む）と、上記制御電流に基づいて次段の電流記憶部ＩＭＢへ出力する出力電流又は各データラインＤＬへ出力する階調電流Ｉｐｉｘを生成するカレントミラー回路部ＣＬｙ又はＣＬｚからなる回路構成を適用することができる。
【００９０】
電流成分保持部ＣＬｘは、例えば、図９（ａ）に示すように、接点Ｎ２１及び入力信号Ｉｉｎ（前段の電流記憶部ＩＭＡの場合には、階調電流生成回路１３４から供給される電流Ｉｐｘａであり、後段の電流記憶部ＩＭＢの場合には、前段の電流記憶部ＩＭＡから供給される出力電流となる）が供給される入力端子ＴＭｉ間に電流路（ソース及びドレイン）が接続され、上述したスイッチ回路１３５のシフトレジスタＳＲＢからのシフト信号ＳＢ１、ＳＢ２、・・・（ＳＢ）が入力されるシフト端子ＴＭｓに制御端子（ゲート）が接続されたｐチャネル型トランジスタＴＰ２１と、高電位電源Ｖｄｄ及び接点Ｎ２２間に電流路が接続され、接点Ｎ２１に制御端子が接続されたｐチャネル型トランジスタＴＰ２２と、接点Ｎ２２及び上記入力端子ＴＭｉ間に電流路が接続され、上記シフト端子ＴＭｓに制御端子が接続されたｐチャネル型トランジスタＴＰ２３と、高電位電源Ｖｄｄ及び接点Ｎ２１間に接続された蓄積容量Ｃ２１と、接点Ｎ２２及び後段のカレントミラー回路部ＣＬｙへの出力接点Ｎ２３間に電流路が接続され、後段のカレントミラー回路部ＣＬｙへの制御電流の出力状態を制御する出力イネーブル信号ＥＮ１又はＥＮ２が入力される制御端子ＴＭｅに制御端子が接続されたｐチャネル型トランジスタＴＰ２４と、を備えた構成を有している。
【００９１】
ここで、シフトレジスタＳＲＢからのシフト信号ＳＢ１、ＳＢ２、・・・に基づいて、オン／オフ動作するｐチャネル型トランジスタＴＰ２１、ＴＰ２３は、上述したスイッチ回路１３５のスイッチ部ＳＷＢを構成する。また、高電位電源Ｖｄｄ及び接点Ｎ２１間に設けられる蓄積容量Ｃ２１は、ｐチャネル型トランジスタＴＰ２２のゲート−ソース間に形成される寄生容量であってもよい。
【００９２】
前段の電流記憶部ＩＭＡに設けられるカレントミラー回路部ＣＬｙは、例えば、図９（ａ）に示すように、上記電流成分保持部ＣＬｘの出力接点Ｎ２３にコレクタ及びベースが共通に接続され、接点Ｎ２４にエミッタが接続されたｎｐｎ型バイポーラトランジスタ（以下、「ｎｐｎトランジスタ」と略記する）ＴＱ２１、ＴＱ２２と、接点Ｎ２４及び低電位電源Ｖｓｓ間に接続された抵抗Ｒ２１と、後段の電流記憶部ＩＭＢへの出力電流Ｉｏｕｔが出力される出力端子ＴＭｏにコレクタが接続され、上記電流成分保持部ＣＬｘの出力接点Ｎ２３がベースに接続されたｎｐｎトランジスタＴＱ２３と、該ｎｐｎトランジスタＴＱ２３のエミッタ及び低電位電源Ｖｓｓ間に接続された抵抗Ｒ２２と、を備えた構成を有している。
【００９３】
また、後段の電流記憶部ＩＭＢに設けられるカレントミラー回路部ＣＬｚは、例えば、図９（ｂ）に示すように、カレントミラー回路部ＣＬｙに示した回路構成に対し、ｎｐｎトランジスタＴＱ２３のコレクタが高電位電源Ｖｄｄに接続されるとともに、エミッタが抵抗Ｒ２２を介して、階調電流Ｉｐｉｘが出力される出力端子Ｔｏｕｔに接続される構成を有している。
なお、電流ラッチ回路の構成を電流シンク型とする場合には、後段の電流記憶部ＩＭＢに設けられるカレントミラー回路部の構成として、図９（ａ）に示すカレントミラー回路部ＣＬｙと同様の構成を適用することができる。
【００９４】
ここで、電流記憶部ＩＭＡ、ＩＭＢの出力端子ＴＭｏ、Ｔｏｕｔから出力される出力電流Ｉｏｕｔ、Ｉｐｉｘは、上記電流成分保持部ＣＬｘから出力接点Ｎ２３を介して入力される制御電流の電流値に対して、カレントミラー回路構成により規定される所定の電流比率に応じた電流値を有している。なお、本実施例に係る電流記憶部ＩＭＢにおいては、出力端子Ｔｏｕｔに対して正極性の電流成分を供給することにより、階調電流Ｉｐｉｘが電流記憶回路部ＩＭ側から各データラインＤＬ（表示画素）方向に流し込まれるように設定される。
【００９５】
また、図９に示した電流記憶部ＩＭＡ、ＩＭＢは、本実施形態に係る電流ラッチ回路１３６に適用可能な一例を示すものにすぎず、この回路構成に限定されるものではない。さらに、本実施例においては、電流記憶部ＩＭＡ、ＩＭＢとして、電流成分保持部ＣＬｘとカレントミラー回路部ＣＬｙ、ＣＬｚを備えた構成を示したが、これに限定されるものではなく、例えば、電流成分保持部ＣＬｘのみを備えた回路構成を適用し、上記制御電流をそのまま出力電流Ｉｏｕｔ又は階調電流Ｉｐｉｘとして出力するものであってもよい。
【００９６】
このような構成を有する電流記憶部ＩＭＡ、ＩＭＢにおいて、電流記憶動作においては、システムコントローラ１４０から出力制御端子ＴＭｅを介して、ハイレベルの出力イネーブル信号ＥＮ１、ＥＮ２を印加し、この状態で、階調電流生成回路１３４から表示データＤａｔａ（デジタル信号Ｄ０〜Ｄ３）に応じたアナログ電流値を有する電流Ｉｐｘａを、入力端子ＴＭｉを介して供給するとともに、スイッチ回路１３５のシフトレジスタ部ＳＲＢから、シフト端子ＴＭｓを介して、所定のタイミングでローレベルのシフト信号（スイッチ切換信号）ＳＢ１、ＳＢ２、・・・を印加する。
【００９７】
これにより、出力制御手段としてのｐチャネル型トランジスタＴＰ２４がオフ動作し、スイッチ部ＳＷＢとしてのｐチャネル型トランジスタＴＰ２１、ＴＰ２３がオン動作するため、接点Ｎ２１（すなわち、ｐチャネル型トランジスタＴＰ２２のゲート端子及び蓄積容量Ｃ２１の一端側）に負極性を有する電流Ｉｐｘａに応じたローレベルの電圧レベルが印加されて、高電位電源Ｖｄｄ及び接点Ｎ２１間（ｐチャネル型トランジスタＴＰ２２のゲート−ソース間）に電位差が生じ、ｐチャネル型トランジスタＴＰ２２がオン動作して、高電位電源Ｖｄｄからｐチャネル型トランジスタＴＰ２２、ＴＰ２３を介して入力端子ＴＭｉ方向に、電流Ｉｐｘａと同等の書込電流が流れる。
【００９８】
このとき、蓄積容量Ｃ２１には、高電位電源Ｖｄｄ及び接点Ｎ２３１間（ｐチャネル型トランジスタＴＰ２２のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される。ここで、蓄積容量Ｃ２１に蓄積された電荷（電圧成分）は、電流記憶動作の終了により、ｐチャネル型トランジスタＴＰ２１、ＴＰ２３がオフ動作して、上記書込電流が停止された後においても保持される。
【００９９】
また、電流出力動作においては、システムコントローラ１４０から出力制御端子ＴＭｅを介して、ローレベルの出力イネーブル信号ＥＮ１、ＥＮ２を印加することにより、ｐチャネル型トランジスタＴＰ２４がオン動作する。このとき、蓄積容量Ｃ２１に保持された電圧成分により、ｐチャネル型トランジスタＴＰ２２のゲート−ソース間に上記電流記憶動作時と同等の電位差が生じているので、高電位電源Ｖｄｄからｐチャネル型トランジスタＴＰ２２、ＴＰ２４を介して出力接点Ｎ２３（カレントミラー回路部ＣＬｙ）方向に、上記書込電流（＝電流Ｉｐｘａ）と同等の電流値を有する制御電流が流れる。
【０１００】
これにより、カレントミラー回路部ＣＬｙに供給された制御電流は、カレントミラー回路構成により規定される所定の電流比率に応じた電流値を有する出力電流又は階調電流に変換されて、出力端子ＴＭｏを介して後段の電流記憶部ＩＭＢ又はデータラインＤＬに供給される。ここで、電流記憶回路ＩＭＢから出力される階調電流は、電流出力動作の終了により、システムコントローラ１４０から出力制御端子ＴＭｅを介して、ハイレベルの出力イネーブル信号ＥＮ２が印加され、ｐチャネル型トランジスタＴＰ２４がオフ動作することにより供給が停止される。
【０１０１】
したがって、各電流記憶回路ＩＭに対応して個別に設けられたスイッチ部ＳＷＢ（図６（ｂ）参照）に、シフトレジスタ部ＳＲＢからのシフト信号ＳＢ１、ＳＢ２、・・・が順次出力されることにより、各スイッチ部ＳＷＢが所定期間のみ選択的にオン動作して、階調電流生成回路１３４から供給される電流Ｉｐｘａが、各データラインＤＬに対応して設けられた前段の電流記憶部ＩＭＡに順次書き込まれる。前段の各電流記憶部ＩＭＡに書き込み保持された電流Ｉｐｘａは、システムコントローラ１４０から所定のタイミングで、出力イネーブル信号ＥＮ１が共通に供給されることにより、後段の電流記憶部ＩＭＢに一斉に出力される。
【０１０２】
また、上記前段の電流記憶部ＩＭＡに電流Ｉｐｘａを書き込む動作に同期して、システムコントローラ１４０から所定のタイミングで、出力イネーブル信号ＥＮ２が全ての後段の電流記憶部ＩＭＢに共通に供給されることにより、各電流記憶部ＩＭＢに既に（先のタイミングで）転送、保持されている電流Ｉｐｘａが、各出力端子Ｔｏｕｔを介して階調電流Ｉｐｉｘとして一斉に出力される。
これにより、上記一連の動作を、所定の動作周期ごとに繰り返し実行することにより、前段の電流記憶部ＩＭＡにおける電流記憶動作と、後段の電流記憶部ＩＭＢにおける電流出力動作が並行して、かつ、連続的に実行される。
【０１０３】
なお、上述した実施例においては、電流記憶回路ＩＭを構成する電流記憶部ＩＭＡ、ＩＭＢが直列に２段接続された構成を示したが、本発明はこれに限定されるものではなく、例えば、図１０に示すように、一対の電流記憶部ＩＭＣ、ＩＭＤを並列に配置し、システムコントローラ１４０等から供給される制御信号ＳＥａ、ＳＥｂに基づいて切換スイッチＳＷＣ、ＳＷＤを切り換え制御することにより一方の電流記憶部（図では電流記憶部ＩＭＣ）に、階調電流生成回路１３４により生成された電流Ｉｐｘａを書き込む動作を実行しつつ、他方の電流記憶部（図では電流記憶部ＩＭＤ）に先のタイミングで保持された電流Ｉｐｘａを、階調電流Ｉｐｉｘとして出力端子Ｔｏｕｔを介して出力する動作を実行するようにした構成を適用するものであってもよい。この場合、電流記憶部ＩＭＣ、ＩＭＤの回路構成としては、図９（ａ）、（ｂ）に示した電流成分保持部ＣＬｘ及びカレントミラー回路部ＣＬｚからなる構成を適用することができる。この場合においても、電流ラッチ回路の構成を電流シンク型とする場合には、カレントミラー回路部の構成として、図９（ａ）に示すカレントミラー回路部ＣＬｙと同様の構成を適用することができる。
【０１０４】
（表示画素の一構成例）
次いで、上述した表示装置（表示パネル１１０）の各表示画素に適用される画素駆動回路について簡単に説明する。
図１１は、本実施形態に係る表示装置に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。なお、ここで示す画素駆動回路は、本発明に適用可能なごく一例を示すものにすぎず、同等の機能を有する他の回路構成を適用するものであってもよいことはいうまでもない。
【０１０５】
図１１に示すように、本実施例に係る画素駆動回路ＤＣｘは、走査ラインＳＬａ、ＳＬｂとデータラインＤＬとの交点近傍に、ゲート端子が走査ラインＳＬａに、電流路（ソース−ドレイン）が電源接点Ｔｖｄ及び接点Ｎｘａに接続されたｐチャネル型トランジスタＴｒ３１と、制御端子（ゲート）が走査ラインＳＬｂに、電流路がデータラインＤＬ及び接点Ｎｘａに接続されたｐチャネル型トランジスタＴｒ３２と、制御端子が接点Ｎｘｂに、電流路が接点Ｎｘａ及び接点Ｎｘｃに接続されたｐチャネル型トランジスタＴｒ３３と、制御端子が走査ラインＳＬに、電流路が接点Ｎｘｂ及び接点Ｎｘｃに接続されたｎチャネル型トランジスタＴｒ３４と、接点Ｎｘａ及び接点Ｎｘｂ間に接続されたコンデンサＣｘと、を備えた構成を有している。ここで、電源接点Ｔｖｄは、例えば、図示を省略した電源ラインを介して、高電位電源Ｖｄｄに接続され、常時、もしくは、所定のタイミングで一定の高電位電圧が印加される。
【０１０６】
また、このような画素駆動回路ＤＣｘから供給される発光駆動電流により発光輝度が制御される有機ＥＬ素子ＯＥＬは、アノード端子が上記画素駆動回路ＤＣｘの接点Ｎｘｃに、カソード端子が低電位電源（例えば、接地電位Ｖｇｎｄ）に各々接続された構成を有している。ここで、コンデンサＣｘは、ｐチャネル型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量であってもよいし、その寄生容量に加えてゲート−ソース間にさらに、容量素子を別個に付加するようにしたものであってもよい。
【０１０７】
このような構成を有する画素駆動回路ＤＣｘにおける有機ＥＬ素子ＯＥＬの駆動制御動作は、まず、書込動作期間において、例えば、走査ラインＳＬａにハイレベル（選択レベル）の走査信号Ｖｓｅｌを印加するとともに、走査ラインＳＬｂにローレベルの走査信号Ｖｓｅｌ＊を印加し、このタイミングに同期して、有機ＥＬ素子ＯＥＬを所定の輝度階調で発光動作させるための階調電流ＩｐｉｘをデータラインＤＬに供給する。ここでは、階調電流Ｉｐｉｘとして、正極性の電流を供給し、データドライバ１３０側からデータラインＤＬを介して表示画素（画素駆動回路ＤＣｘ）方向に当該電流が流し込まれる（印加する）ように設定する。
【０１０８】
これにより、画素駆動回路ＤＣｘを構成するｐチャネル型トランジスタＴｒ３２及びＴｒ３４がオン動作するとともに、ｐチャネル型トランジスタＴｒ３１がオフ動作して、データラインＤＬに供給された階調電流Ｉｐｉｘに対応する正の電位が接点Ｎｘａに印加される。また、接点Ｎｘｂ及び接点Ｎｘｃ間が短絡して、ｐチャネル型トランジスタＴｒ３３のゲート−ドレイン間が同電位に制御されることにより、ｐチャネル型トランジスタＴｒ３３がオフ動作するとともに、コンデンサＣｘの両端（接点Ｎｘａ及び接点Ｎｘｂ間）には、階調電流Ｉｐｉｘに応じた電位差が生じ、該電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。
【０１０９】
次いで、発光動作期間において、走査ラインＳＬａにローレベル（非選択レベル）の走査信号Ｖｓｅｌを印加するとともに、走査ラインＳＬｂにハイレベルの走査信号Ｖｓｅｌ＊を印加し、このタイミングに同期して、階調電流Ｉｐｉｘの供給を遮断する。これにより、ｐチャネル型トランジスタＴｒ３２及びＴｒ３４がオフ動作してデータラインＤＬ及び接点Ｎｘａ間、並びに、接点Ｎｘｂ及び接点Ｎｘｃ間が電気的に遮断されることにより、コンデンサＣｘは、上述した書込動作において蓄積された電荷を保持する。
【０１１０】
このように、コンデンサＣｘが書込動作時の充電電圧を保持することにより、接点Ｎｘａ及び接点Ｎｘｂ間（ｐチャネル型トランジスタのＴｒ３３のゲート−ソース間）の電位差が保持されることになり、ｐチャネル型トランジスタＴｒ３３はオン動作する。また、上記走査信号Ｖｓｅｌ（ローレベル）の印加により、ｐチャネル型トランジスタＴｒ３１が同時にオン動作するので、電源接点Ｔｖｄ（高電位電源）からｐチャネル型トランジスタＴｒ３１及びＴｒ３３を介して、有機ＥＬ素子ＯＥＬに階調電流Ｉｐｉｘ（より詳しくは、コンデンサＣｘに保持された電荷）に応じた発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。
【０１１１】
＜表示装置の駆動制御方法＞
次に、上述した構成を有する表示装置の制御動作について、図面を参照して説明する。
図１２は、本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートであり、図１３は、本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。ここでは、図４乃至図１０に示したデータドライバの構成、及び、図１１に示した画素駆動回路の構成を適宜参照しながら説明する。
【０１１２】
まず、データドライバ１３０における制御動作は、上述したデータラッチ回路１３２に設けられた各ラッチ回路に、表示信号生成回路１５０から供給される表示データＤａｔａ（複数ビットのデジタル信号Ｄ０〜Ｄ３）を取り込み保持するとともに、該表示データＤａｔａ（デジタル信号Ｄ０〜Ｄ３）に基づく非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・を一定期間出力可能な状態に設定する信号保持動作と、データラッチ回路１３２から出力される表示画素単位の非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・に基づいて、階調電流生成回路１３４に各ブロック（表示パネル１１０の各分割領域ＲＧ）ごとに設けられた電流生成部ＩＬＡにより、上記表示データＤａｔａ（デジタル信号Ｄ０〜Ｄ３）に対応する電流Ｉｐｘａを順次生成する電流生成動作と、該生成された電流Ｉｐｘａを、電流ラッチ回路１３６に各データラインＤＬ１、ＤＬ２、・・・ごとに設けられた電流記憶回路ＩＭ１、ＩＭ２、・・・に順次保持した後、各データラインＤＬ１、ＤＬ２、・・・を介して階調電流Ｉｐｉｘとして各表示画素に一斉に供給する電流供給動作と、を設定することにより実行される。そして、これらの信号保持動作及び電流生成動作と、電流供給動作は、１水平選択期間内の帰線期間を除く期間に並列的に実行されるとともに、一連の動作が各ブロック単位で同時並列的に実行される。以下、各ブロックにおける動作について説明する。
【０１１３】
信号保持動作においては、図１２に示すように、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて、上記データラッチ回路１３２（各ラッチ回路）により、各列の表示画素に対応して切り替わる表示データＤａｔａ（デジタル信号Ｄ０〜Ｄ３）を順次取り込む動作が１行分連続的に実行され、データラッチ回路１３２に供給されるタイミング制御信号ＣＫ２に基づいて、上記取り込まれた表示データＤａｔａ（デジタル信号Ｄ０〜Ｄ３）が個別並列的に一括保持されるとともに、出力可能状態に設定される。
【０１１４】
ここで、表示データＤａｔａが１ビットのシリアルデジタル信号である場合には、各ビットごとに取り込まれたデジタル信号が表示画素単位で並列的に保持され、表示データＤａｔａが複数ビットのパラレルデジタル信号である場合には、該デジタル信号がそのまま、表示画素単位で並列的に保持される。したがって、表示データＤａｔａとして１ビットシリアルデジタル信号を取り込む場合には、複数ビットのパラレルデジタル信号を取り込む場合に比較して、シフトレジスタ回路１３１から出力されるシフト信号ＳＲ１、ＳＲ２、・・・の出力周期を短く（すなわち、シフトレジスタ回路１３１の動作を規定するシフトクロック信号ＣＫ１の信号周波数を高く）設定する必要がある。
【０１１５】
また、電流生成動作においては、図１２に示すように、スイッチ回路１３３に供給されるタイミング制御信号ＣＫ３に基づくタイミング（シフトレジスタ部ＳＲＡから順次出力されるシフト信号ＳＡ１、ＳＡ２、・・・）で、データラッチ回路１３２に各表示画素単位で保持された表示データＤａｔａの非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・が選択的に抽出され、該非反転出力信号に基づいて、階調電流生成回路１３４の各ブロックごとに唯一設けられた電流生成部ＩＬＡにより、所定の単位電流が選択的に合成される。該合成電流（電流Ｉｐｘａ）は、スイッチ回路１３５に供給されるタイミング制御信号ＣＫ３に基づくタイミング（シフトレジスタ部ＳＲＢから順次出力されるシフト信号ＳＢ１、ＳＢ２、・・・）で、電流ラッチ回路１３６の各表示画素に対応して設けられた電流記憶回路ＩＭ１、ＩＭ２、・・・（前段の電流記憶部ＩＭＡ）に順次供給、保持される。
【０１１６】
また、電流供給動作においては、図１２に示すように、電流ラッチ回路１３６に供給される出力イネ−ブル信号ＥＮ１に基づいて、上記表示画素ごとに前段の電流記憶部ＩＭＡに保持された電流Ｉｐｘａが、少なくともブロック単位で後段の電流記憶部ＩＭＢに転送され、出力イネ−ブル信号ＥＮ２に基づいて、上記表示画素ごとに後段の電流記憶部ＩＭＢに保持された電流Ｉｐｘａが、階調電流Ｉｐｉｘとして各データラインＤＬを介して並列的、かつ、一括して各表示画素に供給される。
ここで、ｉ行目の各表示画素に対して、階調電流Ｉｐｉｘを一斉に供給する電流供給動作は、図１２に示すように、（ｉ＋１）行目の各表示画素に対応する表示データＤａｔａを取り込む信号保持動作、及び、該表示データＤａｔａに応じた電流Ｉｐｘａ（合成電流）を生成する電流生成動作と、同期して実行される。
【０１１７】
そして、表示パネル１１０（表示画素）における制御動作は、図１３に示すように、表示パネル１１０の表示領域全域に所望の画像情報を表示する一走査期間Ｔｓｃを１サイクルとして、該一走査期間Ｔｓｃ内に、特定の走査ラインに接続された表示画素群を選択状態に設定して、上記データドライバ１３０から供給される表示データＤａｔａに対応する階調電流Ｉｐｉｘを書き込み、信号電圧として保持する書込動作期間（表示画素の選択期間）Ｔｓｅと、該保持された信号電圧に基づいて、上記表示データＤａｔａに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる発光動作期間（表示画素の非選択期間）Ｔｎｓｅと、を設定（Ｔｓｃ＝Ｔｓｅ＋Ｔｎｓｅ）し、各動作期間において、上述した画素駆動回路ＤＣｘと同等の駆動制御を実行する。ここで、各行ごとに設定される書込動作期間Ｔｓｅは、相互に時間的な重なりが生じないように設定される。また、書込動作期間Ｔｓｅは、少なくとも、上記データドライバ１３０における電流供給動作において、各データラインＤＬへ階調電流Ｉｐｉｘを並列的に供給する期間を含むように設定される。
【０１１８】
すなわち、表示画素への書込動作期間Ｔｓｅにおいては、図１３に示すように、特定の行（ｉ行目）の表示画素に対して、走査ドライバ１２０により走査ラインＳＬａ、ＳＬｂに所定の信号レベルを印加（走査ラインを走査）することにより、データドライバ１３０により各データラインＤＬに並列的に供給された階調電流Ｉｐｉｘを、各画素駆動回路ＤＣｘに電圧成分として一斉に保持する動作を実行し、その後の発光動作期間Ｔｎｓｅにおいては、上記書込動作期間Ｔｓｅに保持された電圧成分に基づく発光駆動電流を有機ＥＬ素子ＯＥＬに継続的に供給することにより、表示データに対応する輝度階調で発光する動作が継続される。
このような一連の駆動制御動作を、図１３に示すように、表示パネル１１０を構成する全ての行の表示画素群について順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、各表示画素が所定の輝度階調で発光し、所望の画像情報が表示される。
【０１１９】
このように、本実施形態に係るデータドライバ１３０及び表示装置１００においては、各表示画素に供給するアナログ信号からなる階調電流Ｉｐｉｘを生成する階調電流生成回路が、表示パネル（表示画素）の直近に設けられ、階調電流（電流Ｉｐｘａ）の生成動作に関連する入力信号（表示データＤａｔａに応じた非反転出力信号ｄ１０〜ｄ１３）がデジタル信号の状態で取り扱われるとともに、基準電流Ｉｒｅｆが一定電流値に設定されているので、階調電流生成回路に供給される信号や電流のレベル変動に伴う、信号線の充放電動作に起因するデータドライバの動作速度の低下を抑制することができ、表示装置における表示応答特性の向上を図ることができる。
【０１２０】
また、各表示画素に供給される階調電流Ｉｐｉｘが、少なくとも、表示パネル１１０の各領域ＲＧに対応して設けられた、階調電流生成回路１３４の各電流生成部ＩＬＡにおいて、単一の定電流発生源ＩＲから供給される一定の電流値を有する基準電流Ｉｒｅｆに基づいて生成されるので、該領域ＲＧに配設されたデータラインＤＬを介して供給される階調電流Ｉｐｉｘの電流特性を均一化することができ、各表示画素における輝度階調特性のバラツキを抑制して、表示装置における表示画質の向上を図ることができる。
【０１２１】
また、本実施形態に係るデータドライバ１３０においては、階調電流生成回路１３４として、基準電流トランジスタＴＮ１１に対して、チャネル幅が各々所定の比率（例えば、２ｋ倍）に設定された複数の単位電流トランジスタＴＮ１２〜ＴＮ１５を並列に接続したカレントミラー回路構成を適用し、表示データＤａｔａ（複数ビットのデジタル信号Ｄ０〜Ｄ３）に基づいて、基準電流Ｉｒｅｆに対して上記比率により規定される電流値を有する複数の単位電流を選択的に合成することにより、２ｋ段階の電流値を有する階調電流Ｉｐｉｘ（電流Ｉｐｘａ）を生成することができるので、表示データＤａｔａに対応した適切な電流値を有するアナログ電流からなる階調電流Ｉｐｉｘを、比較的簡易な回路構成により生成することができ、表示画素を適正な輝度階調で発光動作させることができる。
【０１２２】
さらに、本実施形態に係るデータドライバ１３０においては、電流ラッチ回路１３６により、階調電流生成回路１３４において表示データＤａｔａに応じて生成された電流Ｉｐｘａ（階調電流Ｉｐｉｘ）の書き込み保持動作（電流記憶動作）と、各データラインＤＬへの階調電流Ｉｐｉｘの供給動作（電流出力動作）と、を並行して、かつ、連続的に実行することにより、表示データＤａｔａの取り込み及び階調電流Ｉｐｉｘの生成が待ち時間なく行われ、表示画素への階調電流の供給が継続的に行われることになるので、該階調電流Ｉｐｉｘの供給時間を実質的に長くして、各表示画素への電流書込率を向上させることができ、表示パネルを高精細化した場合や、比較的低い階調で各表示画素（発光素子）を発光動作させる場合であっても、各表示画素を表示データに応じた適切な輝度階調で発光動作させることができ、表示装置の応答特性の改善及び表示画質の向上を図ることができる。
【０１２３】
特に、本実施形態に係るデータドライバ１３０においては、階調電流生成回路１３４として、表示パネルの各領域ＲＧに配設された複数のデータラインＤＬごとに唯一の電流生成部ＩＬＡを備えた構成を有し、該電流生成部ＩＬＡに対して、表示データＤａｔａの供給元（データラッチ回路１３２のラッチ回路）及び階調電流Ｉｐｉｘの出力先（電流ラッチ回路１３６の電流記憶回路ＩＭ）を順次切り換え制御して、階調電流Ｉｐｉｘの生成動作を表示画素（データラインＤＬ）に対応させて時系列的に実行することにより、データラインＤＬごとに階調電流生成回路に電流生成部を備えた構成に比較して回路規模を大幅に縮小することができる。したがって、上述したように表示装置の応答特性の改善及び表示画質の向上を図りつつ、表示装置の表示エリアの外側に設置される額縁部分を狭くして、表示装置の小型化（あるいは、表示エリアサイズの大型化）を図ることができる。また、このような回路規模の縮小により、製造プロセスにおける歩留まりの向上を図ることができ、製品コストの低減を図ることができる。
【０１２４】
さらに、表示パネルの各領域に配設されたデータライン群に対応して、表示データＤａｔａ（デジタル信号Ｄ０〜Ｄ３）の取り込み、階調電流Ｉｐｉｘの生成、供給に至る一連の動作が実行されるように回路構成が略独立したブロック構造を有しているので、レイアウト上での信号線相互の交差を極力回避することができ、配線交差部分における寄生容量の形成を抑制して、信号の伝達速度の低下等の影響を極力排除することができる。
【０１２５】
なお、上述した実施形態においては、データドライバ及び表示画素（画素駆動回路）として、表示データに応じた電流値を有する階調電流を、データドライバ側から各表示画素方向に流し込むように供給する電流印加方式に対応した構成を示したが、本発明はこれに限定されるものではなく、表示画素側からデータドライバ方向に階調電流を引き込むように供給する電流シンク方式を適用するものであってもよい。この場合、例えば、上述した実施形態に示した構成（図４参照）において、電流ラッチ回路１３６を構成する電流記憶部のうち、少なくともデータラインＤＬに接続された出力端子Ｔｏｕｔに接続される電流記憶部（図８に示した構成では電流記憶部ＩＭＢ、図１０に示した構成では電流記憶部ＩＭＣ、ＩＭＤの双方）の構成を、図９（ａ）に示したように、出力電流Ｉｏｕｔ（階調電流Ｉｐｉｘ）をデータライン（表示画素）側から引き込むように流すように設定された構成を良好に適用することができる。
【０１２６】
また、上述した実施形態においては、表示パネルを分割した各領域に対応する、一グループごとの出力端子数及びデータライン数を「８」としたが、本発明はこれに何ら限定されるものではない。ここで、本発明に係る技術思想によれば、表示パネル全域を一グループとして、全出力端子及び全データラインに対して唯一電流生成部を設け、電流Ｉｐｘａ（階調電流Ｉｐｉｘ）を順次生成する構成を適用することもできる。しかしながら、実際には、電流生成部における階調電流生成速度に基づいて、一グループあたりの出力端子数及びデータライン数が規定される。
【０１２７】
また、上述した実施形態においては、本発明に係る電流駆動装置を、表示装置のデータドライバに適用した構成を示したが、本発明はこれに限定されるものではない。すなわち、供給される電流値に応じて駆動状態が制御される電流駆動型の負荷を複数備え、各負荷を異なる駆動状態で並列的に動作させる制御を連続的に実行するもの、例えば、プリンタヘッドの駆動回路等に良好に適用することができる。
【０１２８】
【発明の効果】
以上説明したように、本発明に係る電流生成供給回路及びその制御方法によれば、有機ＥＬ素子や発光ダイオード等のように、電流値に応じて所定の駆動状態（発光輝度）で動作する複数の負荷に対して、所定の電流値を有する駆動電流（階調電流）を供給する電流駆動装置において、各々が複数個の出力端子に対応する電流生成部を複数設け、かつ、負荷の各々に接続される出力端子ごとに個別の電流ラッチ手段（電流記憶部）を設けて、複数の負荷の各々の駆動状態（複数ビットのデジタル信号）に応じた駆動電流を順次生成して、該駆動電流を負荷の各々に対応して個別並列的に保持し、所定のタイミングで複数の負荷に一斉に出力するように構成されているので、各負荷ごとに電流生成手段を備える構成に比較して回路規模を大幅に縮小することができ、製造プロセスにおける歩留まりの向上を図ることができる。
【０１２９】
ここで、上記電流生成部として、単一の基準電流トランジスタに対してチャネル幅が各々所定の比率となるように形成された複数の単位電流トランジスタを並列に接続したカレントミラー回路構成を適用し、定電流発生源から供給される一定の基準電流に基づいて各単位電流トランジスタに流れる単位電流を、複数ビットのデジタル信号に応じて選択的に合成（電流値を合算）することにより、駆動電流の生成に関連して階調電流生成回路（電流生成部）に供給される信号が、信号レベルの変動を伴わない、デジタル信号又は一定電流の状態で取り扱われるので、駆動電流が微少な場合であっても、信号線に付加された寄生容量への充放電動作に起因する信号遅延の影響を排除することができ、電流駆動装置の動作速度を向上させることができる。
【０１３０】
また、これによれば、一つの電流発生手段が複数個の負荷に対応し、一つの電流発生手段により、単一の定電流源から供給される一定の電流値を有する基準電流に基づいて単位電流が生成され、駆動電流が合成されるので、少なくとも、当該複数個の負荷に供給される駆動電流の電流特性を均一化することができ、負荷相互の駆動状態を均一化することができるとともに、複数ビットのデジタル信号に良好に対応した電流値を有する駆動電流を生成することができ、負荷を適正な駆動状態で動作させることができる。
【０１３１】
そして、本発明に係る表示装置においては、相互に直交する走査ライン及びデータラインの交点近傍に、発光素子を備えた表示画素をマトリクス状に配列してなる表示パネルを備えた表示装置において、上述したような電流駆動装置をデータドライバに適用し、表示パネルを複数本の信号線が配設された複数の領域に分割した各領域ごとに一つの電流生成部を設け、該各領域の表示画素に対応して、表示データ（複数ビットのデジタル信号）に応じた電流値を有する階調電流（アナログ電流）を順次生成し、該階調電流を並列して保持して、所定のタイミングで特定の行の表示画素群に一斉に供給することにより、該階調電流の生成動作に関連する入力信号が信号レベルの変動を伴わない、デジタル信号又は一定電流の状態で取り扱われるので、表示パネルの小型化や高精細化に伴って表示画素が微細化された場合や、比較的下位の輝度階調で各表示画素を発光動作させる場合等のように、階調電流が微少な場合であっても、信号線の充放電動作に起因するデータドライバの動作速度の低下を抑制することができ、表示データに応じた適正な電流値を有する階調電流を迅速に生成、供給して、表示装置における表示応答特性及び表示画質の向上を図ることができる。
【０１３２】
また、各データライン（表示画素）ごとに設けられる電流記憶回路として、直列又は並列に配置された電流記憶部を備え、一方の電流記憶部に駆動電流を取り込み保持する動作と、他方の電流記憶部に保持された電流を各出力端子に出力する動作を、並行して実行するように制御する構成を適用することにより、各電流記憶部への電流の取り込み、保持動作サイクルと、出力端子への駆動電流の出力動作サイクルと、をオーバーラップさせて、負荷への駆動電流の供給時間を実質的に長くすることができるので、各表示画素への電流書込率を向上させることができ、表示パネルを高精細化した場合や、比較的低い階調で各表示画素（発光素子）を発光動作させる場合であっても、各表示画素を表示データに応じた適切な輝度階調で発光動作させることができ、表示装置の応答特性の改善及び表示画質の向上を図ることができる。
【０１３３】
さらに、本発明に係る表示装置によれば、表示パネルの各領域ごとに唯一の電流生成部を備えた構成を有しているので、各データライン（表示画素）ごとに電流生成部を備える構成に比較して回路規模を大幅に縮小することができ、表示装置の表示エリアの外側に設置される額縁部分を狭くして、表示装置の小型化（あるいは、表示エリアサイズの大型化）を図ることができるとともに、製造プロセスにおける歩留まりの向上を図ることができ、製品コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る電流駆動装置をデータドライバに適用した表示装置の一実施形態を示す概略ブロック図である。
【図２】本実施形態に係る表示装置の表示パネルの一例を示す概略構成図である。
【図３】本実施形態に係る表示装置に適用されるデータドライバと表示パネルとの関係を示す概略構成図である。
【図４】本実施形態に係る表示装置に適用されるデータドライバの要部構成を示すブロック図である。
【図５】本実施形態に係るデータドライバに適用されるデータラッチ回路の構成例を示す概略構成図である。
【図６】本実施形態に係るデータドライバに適用されるスイッチ回路の構成例を示す概略構成図である。
【図７】本実施形態に係るデータドライバに適用される階調電流生成回路の構成例を示す概略構成図である。
【図８】本実施形態に係るデータドライバに適用される電流ラッチ回路の一構成例を示す概略構成図である。
【図９】本実施例に係る電流ラッチ回路に適用される電流記憶部（スイッチ回路１３５のスイッチ部ＳＷＢを含む）の一具体例を示す回路構成図である。
【図１０】本実施形態に係るデータドライバに適用される電流ラッチ回路の他の構成例を示す概略構成図である。
【図１１】本実施形態に係る表示装置に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。
【図１２】本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートである。
【図１３】本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。
【図１４】従来技術におけるデータドライバの一構成例を示す回路構成図である。
【図１５】従来技術におけるデータドライバの他の構成例を示す回路構成図である。
【符号の説明】
１００        表示装置
１１０        表示パネル
１２０        走査ドライバ
１３０        データドライバ
１３２        データラッチ回路
１３３、１３５    スイッチ回路
１３４        階調電流生成回路
１３６        電流ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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