(57)【要約】【課題】ＳＴＩ膜を用いたサリサイド構造のＭＯＳトランジスタを有する半導体装置において、ＳＴＩ膜のトレンチの肩部分でのトランジスタリークの低減が要求されている。【解決手段】ＳＴＩ膜１０３及びＭＯＳトランジスタのゲート電極横のサイドウォール１０６形成後にＭＯＳトランジスタを非シリサイド化トランジスタ領域２００とシリサイド化トランジスタ領域３００とに分け、非シリサイド化トランジスタ領域のみを薄いＣＶＤ酸化膜１１２で覆う。このＣＶＤ酸化膜を薄く形成しているので、ＣＶＤ酸化膜のエッチング時間を短くすることができ、ＳＴＩ膜のエッチングを最小限に抑え、トレンチの肩部分での酸化膜の窪み１１１が深くなることを防止出来る。従ってこの窪みに起因する素子間リークを小さく抑えることができる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを含む半導体基板にシリサイドを形成する半導体装置の製造方法であって、半導体基板全面にカバー酸化膜を成膜するカバー酸化膜成膜工程と、前記半導体基板を熱処理する第１の熱処理工程と、シリサイドを形成する領域以外の前記半導体基板上に前記カバー酸化膜を一部残し、かつ、前記半導体基板表面の一部を露出させる酸化膜パターンを形成する酸化膜パターン形成工程と、前記半導体基板全面に金属膜を成膜する工程と、前記半導体基板を熱処理して前記金属膜を前記半導体基板表面の一部のうちシリコンが露出した部分と反応させてシリサイドを形成する第２の熱処理工程と、前記半導体基板上に残った未反応の前記金属膜を除去しシリサイド領域を画定する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記カバー酸化膜は３００〜５００℃の範囲で成長させた膜厚２０〜４０ｎｍの気相成長（ＣＶＤ）酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の熱処理工程は１０００〜１１００℃でゼロ秒間行うスパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の熱処理工程は、前記半導体基板に形成されているＭＯＳトランジスタのソース／ドレイン領域の不純物活性化および欠陥除去を兼ねることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ＭＯＳトランジスタを含む半導体基板は、半導体基板中に設けたトレンチに酸化膜を充填することにより半導体基板に設けられる素子間の区画が行われることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
ＭＯＳトランジスタを有する半導体装置であって、前記ＭＯＳトランジスタは半導体基板内でシリサイドを含む第１のＭＯＳトランジスタとシリサイドを含まない第２のＭＯＳトランジスタとに分けられ、前記シリサイドを含まない第２のＭＯＳトランジスタはその上を覆うシリサイド防止絶縁膜を有し、前記シリサイドを含む第１のＭＯＳトランジスタはその上の前記シリサイド防止絶縁膜が除去された構造であることを特徴とする半導体装置。
【請求項７】
前記シリサイド防止絶縁膜は３００〜５００℃の範囲で成長させた膜厚２０〜４０ｎｍの気相成長（ＣＶＤ）酸化膜であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体基板の上には前記シリサイド防止絶縁膜を下層とする層間絶縁膜が設けられ、前記ＭＯＳトランジスタよりも上層に形成される配線と前記シリサイドを含む第１のＭＯＳトランジスタとの接続が前記層間絶縁膜を介して行われ、前記ＭＯＳトランジスタよりも上層に形成される前記配線と前記シリサイドを含まない第２のＭＯＳトランジスタとの接続が前記層間絶縁膜及び前記シリサイド防止絶縁膜を介して行われることを特徴とする請求項６又は７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳトランジスタを有する半導体装置の製造方法及び半導体装置に関し、特にシリサイドを含むＭＯＳトランジスタを有する半導体装置の製造方法及び半導体装置に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ構造を有する半導体装置においては、寄生抵抗を低減するためにゲート電極やソース・ドレインの上面に金属シリサイド膜を形成するサリサイド技術が用いられている。これは、電極をとるシリコン（Ｓｉ）及び／またはポリシリコン（Ｐｏｌｙ−Ｓｉ）上にＴｉ、Ｃｏなどの金属膜を成膜し、熱処理して金属膜をシリコンと反応させて合金化する技術である。これにより、関連する箇所の寄生抵抗を低くすることができ、素子の高速化を実現することができる。
【０００３】
シリサイド技術の他には、素子分離絶縁膜として、従来のＬＯＣＯＳ酸化膜より狭い面積で素子分離を行えるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）膜がある。このＳＴＩ膜は、シリコン基板上にエッチング等で溝を掘り、その中に絶縁膜を埋め込むことによって形成するもので、従来のＬＯＣＯＳ酸化膜より深く、厚い素子分離絶縁膜とすることができる。図３に、素子分離絶縁膜としてＳＴＩ膜を用いたサリサイド構造のＭＯＳＦＥＴの断面構成を示す。
【０００４】
図において、シリコン基板にウェル領域１０１及びウェル領域１０２が形成され、ＳＴＩ膜１０３によりウェル領域１０２内の素子形成領域が他の素子形成領域から絶縁分離されるようになっている。素子形成領域において、ウェル１０２領域上には、ゲート酸化膜１０４を挟んでポリシリコンからなるゲート電極１０５が形成される。また、ゲート電極１０５の側壁には、側壁酸化膜（サイドウォール）１０６が形成されている。ウェル領域１０２内にはソース／ドレイン１０８が形成され、ゲート電極１０６、ソース／ドレイン１０８の上面には金属シリサイド膜１０９が形成される。
【０００５】
このようなＳＴＩ膜１０３を用いたサリサイド構造のＭＯＳＦＥＴにおいて、ＳＴＩ膜１０３がＳＴＩ膜１０３形成時及びその後の、特にウエットエッチング工程において薄くなり、トレンチの肩の部分で埋込酸化膜の窪み１１１が大きくなるという現象が生じる。この状態でシリサイドを実施すると、ＳＴＩ膜１０３の溝の側面付近にまで金属シリサイド膜１０９が入り込み、ソース／ドレイン１０８とウェル領域１０２の接合部分から接合リークが生じるという問題が生じる。
【０００６】
以下、上記した問題が生じることを、ＭＯＳＦＥＴの概略の製造工程を示す図４〜図６及び図３を参照して説明する。
【０００７】
シリコン基板１０１上にＳｉＮ膜１２１をＣＶＤにて１５０ｎｍ程度形成し、素子分離絶縁膜を形成する箇所を開口した後、ＳｉＮ膜１２１をマスクとしてエッチングを行い、ＳＴＩ用の溝を３００〜６００ｎｍ程度形成し、熱酸化膜を数〜数十ｎｍ形成した後、ＣＶＤ装置などで酸化膜１２２を堆積する（図４（ａ））。
【０００８】
この後、ＣＭＰにてＳｉＮ膜１２１の表面の酸化膜を取り除き（図４（ｂ））、次にＳｉＮ膜１２１を燐酸のウエットエッチングによって取り除く（図４（ｃ））。これにより、約４５０〜７５０ｎｍ程度の厚さを持つ素子分離絶縁膜としてのＳＴＩ膜１０３が完成する。
【０００９】
この後、ウェル領域１０２を形成するため、イオン注入、熱処理を行い、熱処理によってできた表面の数〜数十ｎｍの酸化膜をエッチングによって除去する（図５（ａ））。このとき、ＳＴＩ膜１０３の表面も同時にエッチングされるため、ＳＴＩ膜１０３は薄くなる。
【００１０】
次に、酸化膜１２３を１〜２０ｎｍ形成し、ポリシリコン１２４を約２００ｎｍ堆積した（図５（ｂ））後、トランジスタのゲート電極となる部分をエッチングする（図５（ｃ））。これによって、ゲート酸化膜１０４、ゲート電極１０５が形成される。
【００１１】
この後、ウエハ全面に酸化膜１２５を１０〜２０ｎｍ程度堆積し（図６（ａ））、エッチングを行ってサイドウォール１０６を形成する（図６（ｂ））。そして、ソース／ドレイン１０８を形成するためにイオン注入と熱処理を加え、熱処理時に形成された数〜数十ｎｍの表面酸化膜を除去するためにエッチングを行う（図６（ｃ））。これらのエッチング工程においても、ＳＴＩ膜１０３表面はエッチングされるため、ＳＴＩ膜１０３は薄くなり、特にトレンチの肩部分での窪み１１１が顕著になる。
【００１２】
このような状態で、金属シリサイド膜１０９を形成すると、図３に示すように、金属シリサイド膜１０９がＳＴＩ膜１０３の溝の側面付近にまで入り込み、ソース／ドレイン１０８とウェル領域１０２の接合部分からシリサイドリークが生じる。
【００１３】
このような問題を解決する技術が特許文献１に開示されている。この技術によると、図４（ｃ）の時点で形成されたＳＴＩ膜１０３の露出表面を全て窒化膜等のウエットエッチング耐性のある絶縁膜で覆っている。
【００１４】
【特許文献１】
特開２００１−８５６８３公報（段落番号００２２、図２）
【００１５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１のトレンチ分離構造では、逆にトレンチ分離部の突出形状が維持されるために、トレンチ分離構造の上に多層配線を形成する場合に段差が生じて配線の段切れの問題が懸念される。
本発明の目的は、シリサイドを含むＭＯＳトランジスタ及びトレンチ分離構造を有する半導体装置において、トレンチ分離構造の埋込酸化膜の肩部でのトランジスタリークを抑えることのできる半導体装置の製造方法及び半導体装置を提供するものである。
【００１６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ＭＯＳトランジスタを含む半導体基板にシリサイドを形成する半導体装置の製造方法であって、半導体基板全面にカバー酸化膜を成膜するカバー酸化膜成膜工程と、前記半導体基板を熱処理する第１の熱処理工程と、シリサイドを形成する領域以外の前記半導体基板上に前記カバー酸化膜を一部残し、かつ、前記半導体基板表面の一部を露出させる酸化膜パターンを形成する酸化膜パターン形成工程と、前記半導体基板全面に金属膜を成膜する工程と、前記半導体基板を熱処理して前記金属膜を前記半導体基板表面の一部のうちシリコンが露出した部分と反応させてシリサイドを形成する第２の熱処理工程と、前記半導体基板上に残った未反応の前記金属膜を除去しシリサイド領域を画定する工程とを有することを特徴とする。
【００１７】
上記本発明の半導体装置の製造方法において、前記カバー酸化膜は３００〜５００℃の範囲で成長させた膜厚２０〜４０ｎｍの気相成長（ＣＶＤ）酸化膜であり、前記第１の熱処理工程は１０００〜１１００℃でゼロ秒間行うスパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）であり、さらに、前記第１の熱処理工程は、前記半導体基板に形成されているＭＯＳトランジスタのソース／ドレイン領域の不純物活性化および欠陥除去を兼ねる。
【００１８】
上記本発明の半導体装置の製造方法において、前記ＭＯＳトランジスタを含む半導体基板は、半導体基板中に設けたトレンチに酸化膜を充填することにより半導体基板に設けられる素子間の区画が行われる。
【００１９】
本発明の半導体装置は、ＭＯＳトランジスタを有する半導体装置であって、前記ＭＯＳトランジスタは半導体基板内でシリサイドを含む第１のＭＯＳトランジスタとシリサイドを含まない第２のＭＯＳトランジスタとに分けられ、前記シリサイドを含まない第２のＭＯＳトランジスタはその上を覆うシリサイド防止絶縁膜を有し、前記シリサイドを含む第１のＭＯＳトランジスタはその上の前記シリサイド防止絶縁膜が除去された構造であることを特徴とする。
【００２０】
上記本発明の半導体装置において、前記シリサイド防止絶縁膜は３００〜５００℃の範囲で成長させた膜厚２０〜４０ｎｍの気相成長（ＣＶＤ）酸化膜である。
【００２１】
上記本発明の半導体装置において、前記半導体基板の上には前記シリサイド防止絶縁膜を下層とする層間絶縁膜が設けられ、前記ＭＯＳトランジスタよりも上層に形成される配線と前記シリサイドを含む第１のＭＯＳトランジスタとの接続が前記層間絶縁膜を介して行われ、前記ＭＯＳトランジスタよりも上層に形成される前記配線と前記シリサイドを含まない第２のＭＯＳトランジスタとの接続が前記層間絶縁膜及び前記シリサイド防止絶縁膜を介して行われる。
【００２２】
【発明の実施の形態】
次に、本発明の第１の実施形態を図面を参照して説明する。図１、２は本発明による半導体装置の製造方法を製造工程順に示す断面図である。なお、この実施形態において、図３〜図６に示すものと同一符号を付したものは、同一もしくは均等のものであることを意味している。  まず、図４（ａ）〜図６（ｂ）と同じ工程で、シリコン基板（図示せず）内のウェル領域１３１、１０２にＳＴＩ膜１０３及びソース／ドレイン１０８等を形成する（この状態を図１（ａ）に示す）。
【００２３】
図１（ａ）のソース／ドレイン１０８は、ソース／ドレイン用の不純物をゲート電極１０５及びサイドウォール１０６をマスクとしてイオン注入することにより形成される。
【００２４】
次に、図１（ｂ）に示すように、気相成長（ＣＶＤ）酸化膜１１２を３００〜５００℃の範囲で膜厚２０〜４０ｎｍに成長させる。ここで、先に記載したソース／ドレイン用の不純物のイオン注入は、ＣＶＤ酸化膜１１２の成膜後に行っても良い。
【００２５】
続いて、ソース／ドレイン用の不純物の活性化及び半導体基板（またはウェル領域）中にイオン注入により生じた結晶欠陥除去のために、１０００〜１１００℃でゼロ秒間のスパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を実施する。これにより、ＣＶＤ酸化膜１１２はウエットエッチングに対するエッチングレートが小さくなるとともに膜中のピンホール数を減らすことができる。従って、ＣＶＤ酸化膜１１２の膜厚を２０〜３０ｎｍと薄く設定することも出来る。またこのとき、ＣＶＤ酸化膜１１２はソース／ドレイン用の不純物の外方拡散を防止する役割も果たしている。
【００２６】
次に、図１（ｃ）に示すように、レジストを塗布・露光・現像してＣＶＤ酸化膜１１２を図に示す一方の静電保護用トランジスタまたはアナログ回路を構成するトランジスタ等の非シリサイド化トランジスタ２００の上に残すように弗酸系のエッチング液でウエットエッチングする。ＣＶＤ酸化膜１１２は１０００〜１１００℃でのＲＴＡ処理を経ているためウエットエッチングレートが小さくなっている。ＣＶＤ酸化膜１１２の膜厚を２０〜３０ｎｍと薄く堆積させた場合には、ウエットエッチング時間を短くできるので、ＳＴＩ膜１０３へのウエットエッチングの影響を極力抑えることができ、ＳＴＩ膜１０３の肩部分にできる窪み１１１の深さを浅く止めることができる。本実施形態ではＣＶＤ酸化膜１１２のエッチングにウエットエッチングを用いた例を示したが、ＣＶＤ酸化膜１１２の膜厚が２０〜３０ｎｍと薄いので、エッチング時間自体を短くできることからドライエッチングを用いることも出来る。
【００２７】
次に、図２（ａ）に示すように、コバルトをシリサイド用金属膜１０９として全面に堆積させる。ここで、シリサイド用金属膜１０９はコバルトに限定されず、タングステン、チタン等を用いることができる。
【００２８】
次に、図２（ｂ）に示すように、シリサイド用金属膜１０９がウェル領域１３１のシリコンと接触する部分をシリサイド化させるために、窒素雰囲気中、６５０〜７００℃の範囲で２０〜４０秒の間の時間、ウェル領域１３１、１０２を含むシリコン基板を熱処理する。
【００２９】
次に、図２（ｃ）に示すように、シリコンと反応して出来たシリサイド層１１３をメモリ回路、ロジック回路等を構成するシリサイド化トランジスタ３００にのみ残し、未反応のコバルトを除去する。
【００３０】
このようにして形成された非シリサイド化トランジスタ２００及びシリサイド化トランジスタ３００上には多層配線技術を適用して層間絶縁膜及び配線（図示せず）が形成される。この場合、非シリサイド化トランジスタ２００はＣＶＤ酸化膜１１２及びその上の層間絶縁膜にスルーホールを開けて上層配線に接続され、シリサイド化トランジスタ３００はその上の層間絶縁膜にスルーホールを開けて上層配線に接続されることとなる。
【００３１】
このようにしてＳＴＩ膜１０３を用いたサリサイド構造のＭＯＳＦＥＴが完成する。
【００３２】
以上のように、ＳＴＩ膜を用いたサリサイド構造のＭＯＳトランジスタを有する半導体装置において、ＳＴＩ膜及びＭＯＳトランジスタのゲート電極横のサイドウォール形成後にＭＯＳトランジスタを非シリサイド化トランジスタ領域とシリサイド化トランジスタ領域とに分け、非シリサイド化トランジスタ領域のみが薄いＣＶＤ酸化膜に覆われるように酸化膜を形成する。
【００３３】
このＣＶＤ酸化膜を薄く形成しているので、ＣＶＤ酸化膜のエッチング時間を短くすることができ、ＳＴＩ膜のエッチングを最小限に抑え、トレンチの肩部分での酸化膜の窪みが深くなることを防止出来る。
【００３４】
ＣＶＤ酸化膜のエッチングにウエットエッチングを用いる場合には、このＣＶＤ酸化膜は予め高温でのスパイク処理を行っているのでＣＶＤ酸化膜のウエットエッチングに対するエッチングレートは小さくなっている。従って、ＣＶＤ酸化膜が薄いことと、ウエットエッチングに対するエッチングレートが小さいことから、ＳＴＩ膜のエッチングを最小限に抑え、トレンチの肩部分での酸化膜の窪みが深くなることを防止出来る。従ってこの窪みに起因する素子間リークを小さく抑えることができる。
【００３５】
【発明の効果】
以上説明したように本発明は、ＳＴＩ膜を用いたサリサイド構造のＭＯＳトランジスタを有する半導体装置において、ＳＴＩ膜及びＭＯＳトランジスタのゲート電極横のサイドウォール形成後にＭＯＳトランジスタを非シリサイド化トランジスタ領域とシリサイド化トランジスタ領域とに分け、非シリサイド化トランジスタ領域のみが薄いＣＶＤ酸化膜に覆われるように酸化膜を形成する。このＣＶＤ酸化膜を薄く形成しているので、ＣＶＤ酸化膜のエッチング時間を短くすることができ、ＳＴＩ膜のエッチングを最小限に抑え、トレンチの肩部分での酸化膜の窪みが深くなることを防止出来る。従ってこの窪みに起因する素子間リークを小さく抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を製造工程順に示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】従来の半導体装置の製造方法により形成されるＳＴＩ膜の窪みを示す断面図である。
【図４】従来の半導体装置の製造方法により形成されるＳＴＩ膜の窪みが生じるまでの製造工程を順に示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【符号の説明】
１０１    シリコン基板
１０２、１３１    ウェル領域
１０３    ＳＴＩ膜
１０４    ゲート酸化膜
１０５    ゲート電極
１０６    サイドウォール
１０８    ソース／ドレイン
１０９    シリサイド用金属膜
１１１    窪み
１１２    気相成長（ＣＶＤ）酸化膜
１１３    金属シリサイド膜
１２１    ＳｉＮ膜
１２２、１２３、１２５    酸化膜
１２４    ポリシリコン
２００    非シリサイド化トランジスタ領域
３００    シリサイド化トランジスタ領域
【図１】
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【図２】
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【図３】
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【図４】
2004235255.tif 000006
【図５】
2004235255.tif 000007
【図６】
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