(57)【要約】【課題】外部電極の剥離やブリスタなどの外観不良を防止しつつ、配線基板上に表面実装時のクラックを抑制できるセラミック電子部品を提供する。【解決手段】セラミックスを主成分とする部品本体１と、部品本体１の端部に形成された外部電極５、６とを備えてなるセラミック電子部品１０であって、外部電極５、６は、金属成分及びガラス成分を含む導電性ペーストを焼き付けて形成された第１層５ａ、６ａ及び第２層５ｂ、６ｂとからなり、且つ第１層５ａ、６ａと第２層６ａ、６ｂの間に、空隙部７が点在されてなる。【選択図】図１
2004235375.tif 000002
【特許請求の範囲】
【請求項１】
内部導体が形成されたセラミックスからなる直方体状の部品本体と、前記内部導体に接続されるように前記部品本体の端部に形成された外部電極とを備えてなるセラミック電子部品において、
前記外部電極は、金属成分及びガラス成分を含む導電性ペーストを焼き付けて形成された第１層及び第２層とから成り、且つ前記第１層と前記第２層との間に空隙部が点在していることを特徴とするセラミック電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部導体を有するセラミック電子部品に関し、特に外部電極の構造に関するものである。
【０００２】
【従来の技術】
代表的なセラミック電子部品である積層セラミックコンデンサを例に従来の技術を説明する。
【０００３】
積層セラミックコンデンサは、誘電体層と一対の内部電極（内部導体）とが交互に積層されてなる積層体の一対の端面に外部電極が形成されるとともに、一方の内部電極は一方の外部電極に接続し、且つ他方の内部電極は他方の外部電極と接続している。
【０００４】
しかしながら、上記一対の外部電極を配線基板上の配線パターンに半田付けにより表面実装する際に、半田付けの熱的衝撃や、配線基板のたわみによる機械的応力などにより、積層体の内部にクラックが発生するという問題点があった。
【０００５】
そこで、図４に示すように、外部電極３５、３６として、積層体３１側から、第１層３５ａ、３６ａ、第２層３５ｂ、３６ｂ、第３層３５ｃ、３６ｃが夫々形成されているとともに、第１層３５ａ、３６ａ及び第３層３５ｃ、３６ｃは緻密な構造、第２層３５ｂ、３６ｂはポーラスな構造である積層セラミックコンデンサ３０が、特開平１１−２９７５６５号公報に開示されている。なお、図において、３２は誘電体層、３３、３４は内部電極である。
【０００６】
また、図５に示すように、積層体４１主面と外部電極４５、４６間に空隙部４７が形成されているとともに、空隙部４７が外部電極４５、４６により覆われた積層セラミックコンデンサ４０が、特開２００１−１５３７１号公報に開示されている。なお、図において、４２は誘電体層、４３、４４は内部電極である。また、空隙部４７の形成方法は、例えば空隙部４７となる部分にあらかじめカーボンペーストを塗布した後、このカーボンペーストを覆うように外部電極４５、４６となる導電性ペーストを塗布し、焼き付けることにより、カーボンペーストを燃焼分解させる方法などが用いられる。
【０００７】
これらのセラミックコンデンサ３０、４０によれば、ポーラスな構造である第２層３５ｂ、３６ｂや空隙部４７の存在により、半田付けの熱的衝撃や、配線基板のたわみによる機械的応力などが加わった場合も、外部電極３５、３６あるいは４５、４６が適度に変形することなどから、応力集中が緩和され、クラックの発生を抑制できる。
【０００８】
また、外部電極と内部電極（３３−３５、３４−３６あるいは４３−４５、４４−４６）が夫々接合する部分は、外部電極（３５、３６あるいは４５、４６）を緻密な構造にすることができるため、電気的接続が良好になる。さらに、外部電極（３５、３６あるいは４５、４６）の表面を緻密な構造にすることができるため、メッキ液の浸入を防ぐことができる。
【０００９】
【特許文献１】
特開平１１−２９７５６５号公報  （３−４頁、図１）
【特許文献２】
特開２００１−１５３７１号公報  （３−５頁、図１、４）
【００１０】
【発明が解決しようとする課題】
しかしながら、図４に示す積層セラミックコンデンサ３０によれば、精度良く第１〜３層（３５ａ〜３５ｃ、３６ａ〜３６ｃ）を形成するためには、積層体３１に、第１層３５ａ、３６ａとなる導電性ペーストを夫々塗布、焼き付けた後に、第２層３５ｂ、３６ｂとなる導電性ペーストを夫々塗布、焼き付け、さらに第３層３５ｃ、３６ｃとなる導電性ペーストを夫々塗布、焼き付ける必要があった。すなわち、ポーラスな構造である第２層３５ｂ、３６ｂの表面に、第３層３５ｃ、３６ｃとなる導電性ペーストを夫々塗布、焼き付けるため、第２層３５ｂ、３６ｂの内部に、第３層３５ｃ、３６ｃとなる導電性ペースト中の有機バインダ樹脂が入りこんでしまい、脱バインダが十分に行われなくなっていた。そして、焼き付け時に有機バインダ樹脂が外部電極３５、３６中に残留カーボンとして閉じ込められて残り、この残留カーボンが燃焼した際に発生するガスにより、外部電極３５、３６中にブリスタ３８と呼ばれる空洞が発生し、外部電極３５、３６の一部がドーム状にもりあがるという問題点があった。
【００１１】
一方、図５に示す積層セラミックコンデンサ４０によれば、特に８００℃以上の高温で中性または還元性雰囲気にて焼き付けを行った場合、ガラス成分が外部電極４５、４６の金属成分と積層体４１端部との界面に集まることにより、外部電極４５、４６と積層体４１は接合される。このとき、積層体４１端面に形成された外部電極４５、４６は、内部電極４３、４４との強固な金属―金属結合により接合されているが、積層体４１主面に形成された外部電極４５、４６は、金属成分とガラス成分との接合力は弱いことから、表面メッキ層の形成などの外部からの衝撃により、剥離４８が生じやすいという問題点があった。しかも、空隙部４７の存在により、積層体４１主面と外部電極４５、４６が接触する面積が小さくなるため、さらに剥離４８が生じやすくなっていた。
【００１２】
本発明は上述の問題点に鑑みて案出されたものであり、その目的は、外部電極の剥離やブリスタなどの外観不良を防止しつつ、配線基板上に表面実装時のクラックを抑制できるセラミック電子部品を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、内部導体が形成されたセラミックスからなる直方体状の部品本体と、前記内部導体に接続されるように前記部品本体の端部に形成された外部電極とを備えてなるセラミック電子部品において、
前記外部電極は、金属成分及びガラス成分を含む導電性ペーストを焼き付けて形成された第１層及び第２層とから成り、且つ前記第１層と前記第２層との間に空隙部が点在している。
【００１４】
【作用】
本発明のセラミック電子部品によれば、外部電極は、部品本体側から、金属成分及びガラス成分を含む導電性ペーストを焼き付けて形成された第１層及び第２層とからなるとともに、第１層と第２層との間に空隙部が点在させて形成されてなるため、半田付けの熱的衝撃や、配線基板のたわみによる機械的応力などが加わった場合も、外部電極が適度に変形することなどから、応力集中が緩和され、クラックの発生を抑制できる。
【００１５】
また、外部電極の第１層を緻密な構造にすることができるため、第１層の表面に第２層となる導電性ペーストを塗布、焼き付ける際に、第１層の内部に第２層となる導電性ペースト中の有機バインダ樹脂が入り込むことはなく、外部電極中にブリスタが発生することを防ぐことができる。
【００１６】
さらに、積層体主面と外部電極が接触する部分に空隙部が存在しないため、外部電極の剥離を防ぐことができる。
【００１７】
【発明の実施の形態】
以下、本発明のセラミック電子部品を図面に基づいて説明する。
【００１８】
代表的なセラミック電子部品として、積層セラミックコンデンサを例にとって説明する。
【００１９】
図１は、本発明の積層セラミックコンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）は縦断面図である。図２は、図１の積層セラミックコンデンサを配線基板上に表面実装した状態を示す断面図である。
【００２０】
図において、１０は積層セラミックコンデンサ（セラミック電子部品）、１は概略直方体状の積層体（部品本体）、２は誘電体層、３、４は内部電極（内部導体）、５、６は外部電極である。
【００２１】
図１に示すように、積層セラミックコンデンサ１０の積層体１は、誘電体層２を複数積層して形成されている。
【００２２】
誘電体層２は、チタン酸バリウム（ＢａＴｉＯ３）を主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、その形状は、２．０ｍｍ×１．２ｍｍなどであり、その厚みは高容量化のために１〜５μｍとしている。この誘電体層２が図上、上方向に積層して積層体１が構成される。なお、誘電体層２の形状、厚み、積層数は容量値によって任意に変更することができる。
【００２３】
積層体１の各誘電体層２間に、例えば複数の内部電極３、４が対向形成され、それぞれ積層体１の一対の端面に延出している。内部電極３、４は、例えばＮｉを主成分とする材料から構成され、その厚みは１〜２μｍとしている。
【００２４】
積層体１の一対の端面に外部電極５、６が形成されるとともに、内部電極３は外部電極５に接続し、且つ内部電極４は外部電極６と接続している。また、外部電極５、６の表面には、表面メッキ層（図示せず）が形成されている。表面メッキ層は、例えばＮｉメッキ、Ｓｎメッキ、半田メッキなどが例示できる
本発明の特徴的なことは、外部電極５、６は、夫々積層体１側から、金属成分、例えばＮｉなどの卑金属材料、有機バインダ樹脂及びガラス成分を含む導電性ペーストを焼き付けて形成された、第１層５ａ、６ａ及び第２層５ｂ、６ｂとからなるとともに、第１層５ａ、６ａと第２層５ｂ、６ｂの間に、空隙部７が形成されていることである。
【００２５】
空隙部７は、第１層５ａ、６ａと第２層５ｂ、６ｂ間に、斑点状に点在している。また、空隙部７が形成されていない部分は、第１層５ａ、６ａと第２層５ｂ、６ｂの金属成分が一体化しており、第１層５ａ、６ａと第２層５ｂ、６ｂとの層間（５ａ−５ｂ、６ａ−６ｂ）で剥離が生じることはない。ここで、空隙部７の径は、空隙部７を均一に形成するためには、外部電極５、６の厚み方向で１０〜５０μｍ、好ましくは２０〜３０μｍの範囲にあることが望ましい。また、第１層５ａ、６ａと第２層５ｂ、６ｂとが接触する面積の内、空隙部７が存在する面積の割合は１０〜４０％、好ましくは２０〜３０％の範囲にあることが望ましい。すなわち、空隙部７が存在する面積の割合が１０％未満である場合、配線基板上に表面実装時のクラックを抑制する効果が不十分である。一方、空隙部７が存在する面積の割合が４０％を超える場合、外部電極５、６の抵抗が大きくなる。
【００２６】
以下、本発明の積層セラミックコンデンサの製造方法について説明する。なお、各符号は焼成の前後で区別しないものとする。
【００２７】
まず、誘電体層となるセラミックグリーンシート２の所定の領域に、導電ペーストをスクリーン印刷で形成し、内部電極となる導体膜３、４を形成する。
【００２８】
そして、このようなセラミックグリーンシート２を、導体膜３、４が互いに対向し、且つ導体膜３、４が互いに異なる端面に延出するように所定の積層枚数重ねた後、切断して未焼成状態の積層体１とし、所定の雰囲気、温度、時間を加えて焼成する。これにより、積層体１の一対の端面には、内部電極３、４が露出している。
【００２９】
次に、上記積層体１の一対の端面に、内部電極３、４と夫々接続するように、外部電極５、６を形成する。
【００３０】
具体的には、まず積層体１の一対の端面に導電性ペーストをディップ法、スクリーン印刷法などの方法により塗布し、外部電極の第１層となる導体膜５ａ、６ａを形成する。導電性ペーストは、Ｃｕ、Ｎｉなどの金属成分、金属酸化物を含有するホウケイ酸ガラスなどのガラス成分、有機バインダ樹脂などからなる。
【００３１】
そして、導体膜５ａ、６ａを２５０℃〜４００℃の大気中でバインダ成分を除いた後、８００〜９００℃で中性または還元性雰囲気で焼き付けによって、第１層５ａ、６ａが形成される。
【００３２】
このとき、焼き付け時の雰囲気は、酸素を導入しないことが重要となる。されにより、金属酸化物を含有するガラス成分が還元され、金属成分に対する濡れ性が低下するため、ガラス成分が第１層５ａ、６ａの表面に玉状に析出してくる。
【００３３】
次に、第１層５ａ、６ａの表面に導電性ペーストをディップ法、スクリーン印刷などの方法により塗布し、第２層となる導体膜５ｂ、６ｂを形成する。
【００３４】
そして、導体膜５ｂ、６ｂを２５０℃〜４００℃の大気中でバインダ成分を除いた後、８００〜９００℃で中性または還元性雰囲気で焼き付けによって、第２層５ｂ、６ｂが形成される。
【００３５】
このとき、焼き付け時の雰囲気を５０ｐｐｍ以下の濃度で酸素を導入することが重要となる。これにより、ガラス成分の金属成分に対する濡れ性が良好になるようにし、第２層５ｂ、６ｂの表面にはガラス成分が析出しないようにする。
【００３６】
これにより、第１層５ａ、６ａの表面において、金属成分が析出している部分は、第２層５ｂ、６ｂの金属成分と一体化し、表面にガラス成分が析出している部分は、第２層５ｂ、６ｂの金属成分とは完全には一体化せず、その結果、第１層５ａ、６ａと第２層５ｂ、６ｂとの間に空隙部７が形成される。
【００３７】
ここで、第１層５ａ、６ａとなる導電性ペーストと、第２層５ｂ、６ｂとなる導電性ペーストが同じである場合も、第１層５ａ、６ａの焼き付け温度を第２層５ｂ、６ｂの焼き付け温度より高くすることにより、第１層５ａ、６ａの表面にガラス成分が析出するとともに、第２層５ｂ、６ｂの表面にガラス成分が析出しないようにしても良い。
【００３８】
その後、外部電極５、６は、電解メッキや無電解メッキによって表面メッキ層が形成される。ここで、第２層５ｂ、６ｂの表面にガラス成分が析出している場合、メッキ処理の前にバレル研磨を行うことにより、ガラス成分を除去し、表面メッキ層が均一に形成されるようにしても良い。
【００３９】
このようにして、本発明の積層セラミックコンデンサ１０が得られる。
【００４０】
かくして、本発明の積層セラミックコンデンサ１０によれば、外部電極５、６は、第１層５ａ、６ａと第２層５ｂ、６ｂの間に、第１層目を形成した時に表面に析出したガラス成分が起因して、その表面やガラス成分を取り囲むように空隙部７が形成されてなる。このため、半田１２付けの熱的衝撃や、配線基板１１のたわみによる機械的応力などが加わった場合も、外部電極５、６が適度に変形することなどから、応力集中が緩和され、クラックの発生を抑制できる。
【００４１】
また、外部電極５、６の第１層５ａ、６ａを緻密な構造にすることができるため、第１層５ａ、６ａの表面に第２層５ｂ、６ｂとなる導電性ペーストを塗布、焼き付ける際に、第１層５ａ、６ａの内部に第２層５ｂ、６ｂとなる導電性ペースト中の有機バインダ樹脂が入り込むことはなく、外部電極５、６中にブリスタ３８が発生することを防ぐことができる。
【００４２】
さらに、積層体１主面と外部電極５、６が接触する部分に空隙部７が存在しないため、外部電極５、６の剥離４８を防ぐことができる。
【００４３】
そして、上記製造方法によれば、外部電極５、６の形成は２回で済むとともに、空隙部７となる部分にあらかじめカーボンペーストを塗布する工程も不要であるため、簡単且つ安価な製造方法となる。
【００４４】
なお、本発明は上記の実施の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲内での種々の変更や改良などは何ら差し支えない。
【００４５】
例えば、上記実施の形態ではセラミック電子部品として積層セラミックコンデンサ１０を用いて説明したが、本発明は、図３に示すような多連型コンデンサ１０にも適用できる。すなわち、多連型コンデンサ１０では、外部電極５、６は、積層体（部品本体）１の端面から端面に隣接する２つの主面のみにまたがるため、導電性ペーストの付着量が少なくなり、外部電極となる導体膜５、６の厚みが小さくなりやすい。そして、外部電極５、６の焼結が進行しやすく、焼結の初期段階においても脱バインダが行われずに、残留カーボンが閉じ込められやすいため、ブリスタ３８が発生しやすいという問題点があった。また、外部電極５、６の厚みが小さいことにより、有機バインダ樹脂が内部電極３、４と外部電極５、６の界面に残留する確率が大きくなり、ブリスタ３８が発生した際に、静電容量等の電気的特性の低下が生じる確率が高くなっていた。そして、図４に示す従来のセラミック電子部品３０を多連型コンデンサ１０に適用した場合、ブリスタ３８の発生が特に問題になっていたが、本発明は、上記ブリスタ３８をより効果的に防ぐことができる。また、多連型コンデンサ１０は、外部電極５、６が積層体１の端面から端面に隣接する２つの主面のみにまたがるため、外部電極５、６の焼き締まりが弱く、主面に形成する外部電極５、６の剥離４８が発生しやすいという問題点があった。そして、図５に示す従来のセラミック電子部品４０を多連型コンデンサ１０に適用した場合、剥離４８の発生が特に問題になっていたが、本発明は、上記剥離４８をより効果的に防ぐことができる。
【００４６】
また、本発明は、積層セラミックコンデンサ以外に、他の電子部品や、半導体部品など、他のセラミック電子部品にも適用できる。
【００４７】
また、第１層５ａ、６ａとなる導電性ペーストと、第２層５ｂ、６ｂとなる導電性ペーストは、同じものを用いても良く、別のものを用いても良い。例えば、第１層５ａ、６ａとなる導電性ペーストは、第２層５ａ、６ａとなる導電性ペーストに比べて、ガラス成分の割合を多くすることにより、空隙部７がさらに形成されやすくなる。
【００４８】
また、外部電極５、６を３層以上の構造にして、例えば第２層と第３層の間に空隙部７を形成するようにしても良い。
【００４９】
【実施例】
本発明者は、上記方法により、第１層５ａ、６ａと第２層５ｂ、６ｂの間に空隙部７が形成されている積層セラミックコンデンサ１０を作製した。
【００５０】
比較例として、焼き付け時に第１層５ａ、６ａのガラス成分の金属成分に対する濡れ性が良好になるようにし、第１層５ａ、６ａと第２層５ｂ、６ｂの間に空隙部７が形成されていない積層セラミックコンデンサ１０を作製した。
【００５１】
得られた試料について、熱衝撃（ΔＴ）試験、たわみ強度試験を行った。
【００５２】
熱衝撃（ΔＴ）試験は、試料３００個を２８０℃の高温半田槽に２秒間浸漬し、クラックの発生率を調べた。
【００５３】
たわみ強度試験は、図２に示すように、試料１００個を１．６ｍｍ厚のガラスエポキシ基板（配線基板）１１上の配線パターン１２に、半田１３付けにより表面実装した。そして、外部電極５、６の中央において、ガラスエポキシ基板が上方に２．０ｍｍ移動するようにガラスエポキシ基板をたわませ、その場合のクラックの発生率を調べた。
【００５４】
その結果、図１に示すように、第１層５ａ、６ａと第２層５ｂ、６ｂの間に空隙部７が形成されている本実施例では、熱衝撃（ΔＴ）試験におけるクラックの発生率は０％、たわみ強度試験におけるクラックの発生率は０％となった。
【００５５】
また、本発明の試料は、焼き付け時に外部電極５、６中にブリスタ３８が発生したり、メッキ処理時に外部電極５、６の剥離４８が発生することもなかった。
【００５６】
これに対し、第１層５ａ、６ａと第２層５ｂ、６ｂの間に空隙部７が形成されていない比較例では、熱衝撃（ΔＴ）試験におけるクラックの発生率は２％、たわみ強度試験におけるクラックの発生率は５％となった。
【００５７】
また、上記結果は、本発明を図３に示す多連型コンデンサ１０に適用した場合も、同様な結果が得られた。
【００５８】
以上の結果から、本発明の積層セラミックコンデンサ１０は、外部電極５、６の第１層と第２層（５ａ−５ｂ、６ａ―６ｂ）の間に、空隙部７が形成されてなるため、外部電極５、６の剥離４８やブリスタ３８などの外観不良を防止しつつ、配線基板１１上に表面実装時のクラックを抑制できることがわかった。
【００５９】
【発明の効果】
本発明のセラミック電子部品によれば、外部電極は、部品本体側から、金属成分、有機バインダ樹脂及びガラス成分を含む導電性ペーストを焼き付けて形成された第１層及び第２層とからなるとともに、第１層と第２層の間に、空隙部が形成されてなるため、配線基板上に表面実装時のクラックを抑制できるセラミック電子部品を提供する。
【００６０】
また、外部電極中にブリスタが発生することを防ぐことができる。さらに、外部電極の剥離を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の積層セラミックコンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）は縦断面図である。
【図２】図１の積層セラミックコンデンサを配線基板上に表面実装した状態を示す断面図である。
【図３】本発明の多連型コンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）は縦断面図である。
【図４】従来の積層セラミックコンデンサを示す縦断面図である。
【図５】従来の他のセラミックコンデンサを示す縦断面図である。
【符号の説明】
１０        積層セラミックコンデンサ（セラミック電子部品）
１          積層体（部品本体）
２          誘電体層
３、４      内部電極
５、６      外部電極
７          空隙部
１１        ガラスエポキシ基板（配線基板）
１２        配線パターン
１３        半田
【図１】
2004235375.tif 000003
【図２】
2004235375.tif 000004
【図３】
2004235375.tif 000005
【図４】
2004235375.tif 000006
【図５】
2004235375.tif 000007