(57)【要約】【課題】半導体素子が動作中のパターン系ショート不良の発生場所を特定するために、大規模なＬＳＩテスタ等を使用することの無い半導体不良素子の解析方法およびその装置を実現する。【解決手段】ＦＰＧＡ２２にパソコン２４から制御用信号を入力し、ＦＰＧＡ２２を動作させてパターン不良の発生している半導体不良素子１８へテストパターンを出力してパターン不良の発生状態を保持した状態に半導体不良素子１８を設定し、半導体不良素子１８に塗布した液晶２１が故障箇所から発する微小な熱で相変化することを顕微鏡２７にて検出することで半導体不良素子１８の故障箇所を特定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体素子表面に液晶を付着するステップと、前記半導体素子をテストするテストパターンをＦＰＧＡまたはＣＰＵ端末から前記半導体素子に入力するステップと、前記液晶が相変化を起こす温度に近い温度に前記液晶を温度制御するとともに前記テストパターンによる前記半導体素子の不良個所からの発熱によって前記液晶の相変化箇所を検出するステップとを含む不良解析方法。
【請求項２】
半導体素子表面に液晶を塗布するステップと、ＣＰＵ端末よりＦＰＧＡを駆動する駆動信号を発生するステップと、前記駆動信号を前記ＦＰＧＡに入力し前記ＦＰＧＡから前記半導体素子をテストするテストパターンを出力し、前記半導体素子に入力するステップと、前記液晶が相変化を起こす温度に近い温度に前記液晶を温度設定した後、前記半導体素子の不良個所からの発熱による前記液晶の相変化箇所を検出することで前記半導体素子の不良箇所を特定するステップとを含む不良解析方法。
【請求項３】
テストパターンを半導体素子に繰り返し入力する請求項１または請求項２記載の不良解析方法。
【請求項４】
半導体素子を設置しテストするテスト部と、前記テスト部に接続されて前記半導体素子をテストするテストパターン信号を発生するようにプログラムされたＦＰＧＡと、前記半導体素子の温度を前記半導体素子上に付着させた液晶が相変化する温度に近い温度に調節する温度調節手段と、前記半導体素子の表面の前記液晶の相変化箇所を観察する観察手段とを備えた不良解析装置。
【請求項５】
半導体素子を設置しテストするテスト部と、ＣＰＵ端末と、ＦＰＧＡと、前記半導体素子の温度を調節する温度調節手段と、前記半導体素子の表面を観察する観察手段とを少なくとも有し、
前記ＣＰＵ端末は前記ＦＰＧＡと接続され、前記ＦＰＧＡを駆動する駆動信号を発生するように設定されており、
前記ＦＰＧＡは前記テスト部と接続され、かつ前記駆動信号により前記半導体素子をテストするテストパターン信号を発生するようにプログラムされていることを特徴とする不良解析装置。
【請求項６】
テスト部は、半導体素子を搭載するパッケージを有し、前記パッケージを接続することによって信号を前記半導体素子に入出力させるソケットボードを有する請求項５記載の不良解析装置。
【請求項７】
ＦＰＧＡは、ＣＰＵ端末とインターフェイスボードを介して接続されている請求項５記載の不良解析装置。
【請求項８】
半導体素子を設置しテストするテスト部と、ＣＰＵ端末と、前記半導体素子の温度を調節する温度調節手段と、前記半導体素子の表面を観察する観察手段とを少なくとも有し、
前記ＣＰＵ端末は、前記半導体素子をテストするテストパターン信号を発生し、付属のポートより出力するように設定され、前記テスト部に直接接続されていることを特徴とする不良解析装置。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、半導体素子の不良解析方法および装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路など半導体素子の不良には、一般に半導体基板上に形成された異電位の配線間が短絡するショート系不良と、配線が分断されるオープン系不良がある。ショート系不良の中には、電源もしくはＧＮＤ（接地）配線がショートする電源ショート系不良と、信号配線が他の信号配線と短絡して回路が誤動作するパターン系不良があり、これらは従来から不良解析がなされてきた。
【０００３】
以下に図５を用いて電源ショート系の故障が発生した場合の故障解析装置の従来例を説明する。図５は電源ショート系不良の半導体チップ上での位置を特定するための液晶解析装置の従来例である。図５において、１は故障した半導体不良素子、２は半導体不良素子１の表面上に塗布された液晶、３は半導体不良素子１とワイヤ等の手段で接続されたパッケージ（以降ＰＫＧと略す）、４はＰＫＧと接続されたソケットボード、５はソケットボード４に接続され、ＰＫＧ３を介して半導体不良素子１に電源電位およびグラウンド（以降ＧＮＤと略す）電位を供給する電源群、６は半導体不良素子１を加熱および冷却することを目的としたヒータやペルチェ素子等の温度制御装置群、７は半導体不良素子１の故障箇所で発生する液晶２の相変化を検出するための顕微鏡である。
【０００４】
以上のような構成の従来例の故障解析装置にて電源系故障の発生箇所を特定するには、電源ショート系の故障を起こした半導体不良素子１にソケットボード４、ＰＫＧ３を介して電源群５より電源電位とＧＮＤ電位を入力する。電源ショート系の故障箇所は与えられた電源電位とＧＮＤ電位間の短絡によってショートが発生すると共にショートによる熱が発生する。この熱にて故障箇所以外の部分との温度差が発生する。
【０００５】
次に液晶２はある特定の温度にて結晶の配向が変化する相変化を発生する。この相変化はシャッタ効果を持ち、加熱されて配向が変わる事で光を通さない状態になる。半導体不良素子１および液晶２を温度制御装置群６で液晶が相変化する寸前の温度状態に設定し、電源群５より半導体不良素子１に電圧を加えると、故障箇所はショートのために微小ながらも熱が発生して周囲と温度差が生じる。この温度差にて液晶に相変化が生じた場合、周囲は相変化を生じていないために故障箇所のみにシャッタ効果が発生する。この状態を顕微鏡７で観察することで電源ショート系の故障箇所を特定することができる。
【０００６】
従来例の温度制御装置群６には、ヒータやサーモスタット、ペルチェ素子等の加熱冷却作用のあるものが使用されている。但し上記のような装置を使用しないで、図５に示すようにドライヤや冷却剤のスプレーを使用して温度を制御する簡易的な方法もある。また、ドライヤもしくは冷却剤のいづれか一方のみを使用し、加熱もしくは冷却後、室温雰囲気に放置させ、半導体素子１の自然の温度降下もしくは上昇途中で液晶２の相変化温度近傍で現れる故障箇所の液晶相変化を確認する方法もある。
【０００７】
近年、使用される顕微鏡７の高性能化やパソコンによる画像処理、赤外線等の検出光源の選択、相変化が容易に検出できる液晶２の選択、温度制御装置の高性能化などの進化によって信号配線間のショート等、微小なショート系の故障箇所でも特定が容易となっている。
【０００８】
【特許文献】
特開平３−１８５３４２号
【０００９】
【発明が解決しようとする課題】
しかしながら、電源ショート系不良以外に、特定回路の隣接した信号配線が短絡し、回路が誤動作する場合がある。上記のような従来の液晶解析装置による解析方法では、信号配線系不良は電源コンタクトテストでは検出されず、主に回路の動作を確認するテストパターン信号を半導体素子に入力して検出される。テストパターンで不良検出されることから、パターン系不良と呼ばれる（以降上記不良をパターン系不良と略す）。
【００１０】
電源ショート系の不良は常時電流が流れているので、電流値が微小なものでも検出が可能である。しかしパターン系不良は時間的に変化している信号を入力したときの不良であるから、特定回路の隣接信号線間が短絡しており、互いに異電位になった場合のみ動作異常が生じ結果として回路が誤動作する。よってこのパターン系不良を確認するには、短絡した信号配線を含む回路が動作状態にあり、短絡配線が互いに異電位に保持されている状態を作り出すことが必須条件となる。一般的に、従来の液晶解析装置は電源およびＧＮＤに電位を供給してはいるが、回路自体は動作停止状態である。これは単なる電源ショート系不良の場合は単に電源およびＧＮＤ配線のみが通電状態になり、短絡して発熱する箇所を見るためのみだからである。
【００１１】
図６に特定箇所のパターン系ショート不良を発現させるのに必要な信号群を示す。図６において、８はパターン系ショート不良の半導体素子チップを表す。９はパターン系ショート不良の発生している回路ブロック、１０は電願電圧を供給する電源、１１はＧＮＤ、１２は入出力信号群で複数の入出力信号をまとめて１本の矢印で示してある。信号の具体例は図６（ｂ）の下に示してある。ショート系故障状態を再現するには、電源１０、ＧＮＤ１１の電位入力の他に、１２に代表されるテストパターンを半導体素子チップ８に入力する。例えば、ＡＮＤ回路１個のみで構成されている単純な個別半導体の場合であれば、単に電源群を多数用意してＡＮＤ回路の各入力に接続してＡＮＤ回路の真理値表に沿った形で電源の電圧を加えて出力の電圧値をモニタすれば、故障している箇所に関与する真理値に異常が発生するので故障箇所を特定することは容易である。しかし一般にシステムＬＳＩやメモリの場合、故障モードに設定するためには多数の入力信号が必要で、加えて多数のモードがある様な回路の場合は入力信号は複雑なパターンを入力しなければならない。
【００１２】
図６の半導体素子チップ８の様にパターン系ショート故障している箇所を特定するには、故障している回路ブロック９が常時動作して、故障箇所の配線がショート状態に保持されている必要がある。しかし半導体素子が多機能になると共に回路は機能ブロック別に動作するようになり、半導体素子の消費電力低減の必要上から、その機能を使う際のみ回路を動作させる事が多い。よって故障箇所を動作させて常時故障状態で保持させるには、モード設定にて故障回路ブロック９が常時動作している状態にしないと異電位信号配線間のショートが発生しない。不良を発生させるためには簡単な個別半導体の様に単純な電源とテストパターンのみ使用しただけでは不可能で、複雑な組み合わせの複数のテストパターンを一定の規則に従って入力する必要がある。一般的にはＬＳＩテスタに代表される様な大がかりな信号入力装置を用いなければならない。
【００１３】
図７に故障解析に使用するテスタの概念図の一例を示す。図７において、１３は半導体不良素子が存在するウエハ、１４はプローブカード、１５はソケットボード、１６はテスタ本体、１７はテスタ１６へのコントロール系ユニットである。コントロール系ユニット１７はテスタ１６を動作させるもので、テストに必要な温度条件や電圧条件、そして信号配線のパターン系不良を再現させるために必要なテストパターンプログラム等が内蔵されている。半導体不良素子はテスタ１６と接続する際、ソケットボード１５とプローブカード１４を介して接続される。半導体素子は品種毎に機能や回路構成、入出力ピン配置仕様、使用電圧等が異なるため、テスタ１６に汎用性を持たせる必要がある。そのため、ソケットボード１５は半導体のピン数や入力電圧等が異なる品種毎に製作し、プローブカード１４もピン配置を品種毎に合わせるために品種毎に製作しなければならない。
【００１４】
故に多品種の半導体を不良解析するためには、半導体集積回路に合わせたソケットボードとプローブカードを製作する必要があるが、製作に時間を要し、更に単価自体が高額で、必要最小限の数しか作られない。また、テスタも通常の出荷前の製品検査に使用している場合が多く、故障検査、不良解析をするには通常の製品検査を止めて実施するか遊休のテスタが存在する場合のみに限定されてしまうという欠点があった。
【００１５】
そこで本発明は、以上従来の問題点を解決するために、パソコンやＦＰＧＡを使用して、半導体不良素子に例えば複雑なテストパターンを容易に入力し、半導体不良素子のパターン故障状態を保持した状態で液晶解析を実施し、特にパターン系ショート不良の発生箇所を容易に特定できる液晶不良解析装置に代表される、半導体素子の不良解析方法および装置を提供する事を目的とする。
【００１６】
【課題を解決するための手段】
請求項１記載の不良解析方法は、半導体素子表面に液晶を付着するステップと、半導体素子をテストするテストパターンをＦＰＧＡまたはＣＰＵ端末から半導体素子に入力するステップと、液晶が相変化を起こす温度に近い温度に液晶を温度制御するとともにテストパターンによる半導体素子の不良個所からの発熱によって液晶の相変化箇所を検出するステップとを含むものである。
【００１７】
請求項１記載の不良解析方法によれば、パターン系ショート不良の半導体素子であっても、ＣＰＵ端末またはＦＰＧＡを使用して半導体素子にテストパターンを入力し、半導体素子のパターン系故障状態を保持した状態で液晶解析を実施することで、テスタの不使用はもちろん、専用のソケットボードやプローブカードを製作することなく、容易に故障箇所を特定できる半導体不良素子の解析装置を実現することができる。
【００１８】
請求項２記載の不良解析方法は、半導体素子表面に液晶を塗布するステップと、ＣＰＵ端末よりＦＰＧＡを駆動する駆動信号を発生するステップと、駆動信号をＦＰＧＡに入力しＦＰＧＡから半導体素子をテストするテストパターンを出力し、半導体素子に入力するステップと、液晶が相変化を起こす温度に近い温度に液晶を温度設定した後、半導体素子の不良個所からの発熱による液晶の相変化箇所を検出することで半導体素子の不良箇所を特定するステップとを含むものである。
【００１９】
請求項２記載の不良解析方法によれば、請求項１と同様な効果がある。
【００２０】
請求項３記載の不良解析方法は、請求項１または請求項２において、テストパターンを半導体素子に繰り返し入力するものである。
【００２１】
請求項３記載の不良解析方法によれば、請求項１または請求項２と同様な効果がある。
【００２２】
請求項４記載の不良解析装置は、半導体素子を設置しテストするテスト部と、テスト部に接続されて半導体素子をテストするテストパターン信号を発生するようにプログラムされたＦＰＧＡと、半導体素子の温度を半導体素子上に付着させた液晶が相変化する温度に近い温度に調節する温度調節手段と、半導体素子の表面の液晶の相変化箇所を観察する観察手段とを備えたものである。
【００２３】
請求項４記載の不良解析装置によれば、請求項１と同様な効果がある。
【００２４】
請求項５記載の不良解析装置は、半導体素子を設置しテストするテスト部と、ＣＰＵ端末と、ＦＰＧＡと、半導体素子の温度を調節する温度調節手段と、半導体素子の表面を観察する観察手段とを少なくとも有し、
ＣＰＵ端末はＦＰＧＡと接続され、ＦＰＧＡを駆動する駆動信号を発生するように設定されており、
ＦＰＧＡはテスト部と接続され、かつ駆動信号により半導体素子をテストするテストパターン信号を発生するようにプログラムされていることを特徴とするものである。
【００２５】
請求項５記載の不良解析装置によれば、請求項１と同様な効果がある。
【００２６】
請求項６記載の不良解析装置は、請求項５において、テスト部が、半導体素子を搭載するパッケージを有し、パッケージを接続することによって信号を半導体素子に入出力させるソケットボードを有するものである。
【００２７】
請求項６記載の不良解析装置によれば、請求項５と同様な効果がある。
【００２８】
請求項７記載の不良解析装置は、請求項５において、ＦＰＧＡが、ＣＰＵ端末とインターフェイスボードを介して接続されているものである。
【００２９】
請求項７記載の不良解析装置によれば、請求項１と同様な効果がある。
【００３０】
請求項８記載の不良解析装置は、半導体素子を設置しテストするテスト部と、ＣＰＵ端末と、半導体素子の温度を調節する温度調節手段と、半導体素子の表面を観察する観察手段とを少なくとも有し、
ＣＰＵ端末は、半導体素子をテストするテストパターン信号を発生し、付属のポートより出力するように設定され、テスト部に直接接続されていることを特徴とするものである。
【００３１】
請求項８記載の不良解析装置によれば、請求項１と同様な効果がある。
【００３２】
【発明の実施の形態】
以下、本発明の好ましい実施形態を図面に基づいて説明する。まず最初に、本発明の第１の実施の形態による発明について説明する。図１は本発明の実施の形態に係る半導体不良素子の解析装置の構成図である。図１において、１８は半導体不良素子、１９はテスト部となるＰＫＧ、２０はソケットボード、２１は半導体不良素子の表面上に塗布された液晶、２２はＦＰＧＡ（Ｆｉｅｌｄ    Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ    Ａｒｒａｙ）、２３はインターフェイスボード、２４は例えばパソコンのような広く普及したＣＰＵ端末を用いた、ＦＰＧＡコントロール用ＣＰＵ端末（以降パソコンと略す）、２５は電源群、２６は温度調節装置、２７は半導体素子の表面を観察する観察手段である顕微鏡である。
【００３３】
半導体不良素子１８はワイヤボンド等の方法でＰＫＧ１９に封着される。この場合、プローブカードなどを用いる従来のＬＳＩテスタほどの制約が無いため汎用のソケットボード２０を用いる。ソケットボード２０はインターフェイスボード２３に接続され、ＦＰＧＡ２２を用いて不良解析用の複数のテストパターン信号を発生させる。ＦＰＧＡ２２はあらかじめ故障した半導体素子１８の不良を再現、保持できるテストパターンを出力するようにプログラミングされており、パソコン端末２４からインターフェイスボード２３を通じて制御することで半導体不良素子１８にインターフェイスボード２３を介して解析に必要なテストパターンを出力する。電源群２５からの電圧はＦＰＧＡ２２とインターフェイスボード２３、半導体用ソケットボード２０に供給され、ＦＰＧＡ２２と半導体不良素子１８の入出力電位を同電位に設定する。
【００３４】
次に、図１の点線で囲んだ部分の動作について図２を用いて説明する。図２はＦＰＧＡ２２と制御用パソコン端末２４の動作図である。図２（ａ）において、２２はＦＰＧＡ、２４は制御用パソコン端末、３２は半導体不良素子１８からの制御信号、３３はＦＰＧＡ２２からの制御信号、３４はＦＰＧＡ動作用信号、３６は半導体不良素子１８へ向かって出力されるテストパターン信号である。図２（ｂ）において、３０はＦＰＧＡ動作用基準クロック、３１はＦＰＧＡからのテストパターン発生用設定入力信号である。図２（ｃ）において、３５はＦＰＧＡから出力されるテストパターン図である。
【００３５】
まず、電源投入後に制御用パソコン２４からＦＰＧＡ２２へ基準クロック３０と設定用信号３１が出力される。ＦＰＧＡ２２はあらかじめ不良半導体素子１８にショート系不良を発生させるテストパターン信号を製作するようにプログラミングされており、制御用パソコン２４から出力された基準クロック３０と設定用信号３１を入力されて所望のテストパターン３５を発生させる。このテストパターン３５は解析される半導体不良素子１８が認識できるレベルの信号電圧に変圧してＦＰＧＡ２２から信号出力３６として出力される。半導体不良素子１８がこのテストパターン信号３６を受けて回路のモードを設定し、パターン系ショート不良が発生される。
【００３６】
この状態に設定されたことを判別することが必要な場合、半導体不良素子１８から出力される適当な判別信号を制御信号３２とし、ＦＰＧＡ２２でパソコン端末２４が判別できる程度の信号電位に変圧してから制御信号３３として制御用パソコン端末２４に入力し、更にパソコン端末２４、ＦＰＧＡ２２を経てテストパターン３５を繰り返し出力させることで半導体不良素子１８において故障が発生している状態を保持することが可能である。この様な構成で不良半導体をパターン系ショート不良の発生状態に保持させることができる。
【００３７】
次に上記図１に示した不良半導体素子の解析装置を用いた液晶による不良解析方法を説明する。図３は本発明の半導体不良素子の解析方法についてのブロックチャートである。本解析方法は大別してＳ１からＳ７までの７ステップがある。まずステップＳ１で、図１に示すような本発明の半導体不良素子の解析装置にパターン系ショート不良の半導体不良素子１８を接続し、液晶２１を塗布する。
【００３８】
ステップＳ２では、電源群２５より電源をＦＰＧＡ２２並びに半導体不良素子１８が動作する電圧値に調整後、インターフェイスボード２３およびソケットボード２０を介して双方に入力する。ステップＳ３では制御用パソコン端末２４からＦＰＧＡ制御用信号（図２の３０，３１）が出力され、ステップＳ４にてＦＰＧＡ２２でショート系不良を発生させるテストパターン（図２の３５）が作られ、半導体不良素子１８へ出力される。次のステップＳ５では、ＦＰＧＡ２２から出力されたテストパターンにて半導体の故障が発現する状態にモードが保持される。
【００３９】
その後のステップＳ６では、液晶相変化が容易に確認できるように電源２５並びに温度を再設定する。この時、温度調整装置２６もしくは図１のドライヤ、冷却剤スプレーなどを用いて液晶が相変化する前の温度条件に設定する。上記の様な設定にすることで、故障状態が保持されている半導体素子上の故障箇所の温度はショートしているために周囲に比べて温度が少し高くなる。この状態を保持して温度制御装置２６で温度を少しずつあげてゆくとショートにて発熱状態にある故障箇所は、周囲が相変化するよりも先に相変化状態になる。また、半導体不良素子１８の温度を最初相変化以上にしてから冷却してゆく場合には、故障箇所が異電位配線間の短絡にて発熱しており、周囲が相変化しても故障箇所が相変化前の状態に保持されている。最終のステップＳ７にて、この発熱量の差から生じる故障箇所と周囲との相変化の差を光学顕微鏡で確認することにより、故障箇所を特定することができる。
【００４０】
以上のように本発明においては、従来のような大規模なＬＳＩテスタを用いなくてもＦＰＧＡ２２にショート系不良モードを発生させるような多数の複雑なテストパターンをプログラムしておき、このテストパターンによる信号を出力させてＬＳＩテスタを使用した場合と同様に不良解析を行うことができる。また、ＬＳＩテスタ用のプローブカード、ソケットボードを、半導体素子の品種が変わるごとに製作する必要がないので解析装置が安価になるという利点がある。
【００４１】
なお、上記実施の形態では、ＦＰＧＡ２２を動作させるために制御用パソコン端末２４を使用しているが、単純に基準クロック３０のみでＦＰＧＡ２２が動作可能な場合は制御用パソコン端末２４を廃して、クロック発振回路等のみで実現することは可能で、その際の効果は変わらない。また、制御用出力３１を外付け回路で実現できる場合も同様である。
【００４２】
次に本発明の第２の実施の形態について説明する。本発明の第１の実施の形態において、半導体素子１８に入力されるテストパターンが複雑で、加えてパソコン端末で実現不可能な電圧値が必要な場合は、すでに述べたようにＦＰＧＡにてテストパターンを作成する必要がある。しかし、半導体の動作電圧がパソコンから出力可能な電圧と同等で、加えてテストパターンが複雑でない場合、図１の点線部分を図４に示すような構成にして装置を簡略化させることができる。
【００４３】
図４は本発明の半導体不良素子の解析装置の別の例である。図４において、３７がテストパターン作成用パソコン、３８はパソコンで作成したテストパターンで３種類の信号が作成されている。３９は不良半導体素子に入力されるテストパターン出力である。
【００４４】
上記の構成にした場合、パソコン３７でテストパターンを作成し、出力し、直接半導体不良素子１８に入力する。パソコン３７からの信号の出力には、インターフェイスボード以外に簡略なものとしてパラレルポートやシリアルポート等の標準仕様出力で代用が可能である。パラレルポートはＢＡＳＩＣやアセンブラ等のプログラミング言語にて容易にポートを制御することが可能で、ＦＰＧＡやインターフェイスボードが必要なく、図１の構成よりも単純で安価な装置構成にすることができる。
【００４５】
以上説明したように、本発明は半導体不良素子を搭載したパッケージと接続して半導体と信号を入出力させるソケットボードと、ＦＰＧＡと、ＦＰＧＡとパソコンを接続しソケットボードと連絡するインターフェイスボードと、インターフェイスボードにＦＰＧＡ設定用の入出力パルスを供給するパソコンと、ＦＰＧＡと半導体素子に電源を供給する電源群と、半導体素子を加熱および冷却する温度調整機器群と、半導体に塗布する液晶と、液晶が半導体の故障箇所が微妙に発熱することで発生する相変化反応を確認するための顕微鏡等の観察手段とで構成することで、高価なテスタを使用する必要が無く、また、不良解析する半導体素子の品種に応じてプローブカード、ソケットボードを製作することなく、安価にパターン系ショート不良の発生箇所を特定する液晶解析装置を実現することが可能である。したがって、その実用的効果は極めて大である。
【００４６】
【発明の効果】
請求項１記載の不良解析方法によれば、パターン系ショート不良の半導体素子であっても、ＣＰＵ端末またはＦＰＧＡを使用して半導体素子にテストパターンを入力し、半導体素子のパターン系故障状態を保持した状態で液晶解析を実施することで、テスタの不使用はもちろん、専用のソケットボードやプローブカードを製作することなく、容易に故障箇所を特定できる半導体不良素子の解析装置を実現することができる。
【００４７】
請求項２記載の不良解析方法によれば、請求項１と同様な効果がある。
【００４８】
請求項３記載の不良解析方法によれば、請求項１または請求項２と同様な効果がある。
【００４９】
請求項４、請求項５、請求項７、請求項８記載の不良解析装置によれば、請求項１と同様な効果がある。
【００５０】
請求項６記載の不良解析装置によれば、請求項５と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体不良素子の解析解析装置の構成図である。
【図２】ＦＰＧＡと制御用パソコン端末の構成図である。
【図３】本発明の半導体不良素子の解析方法のフローチャートである。
【図４】本発明の第２の実施の形態による半導体不良素子の解析装置の部分構成図である。
【図５】従来の半導体不良素子の解析解析装置の構成図である。
【図６】（ａ）は特定箇所のパターン系ショート不良を発現させるのに必要な構成図、
（ｂ）は入力する信号群を示す図である。
【図７】テスタを用いた従来のパターン系ショート不良の解析装置の概念図である。
【符号の説明】
１８  半導体不良素子
１９  パッケージ
２０  ソケットボード
２１  液晶
２２  ＦＰＧＡ
２３  インターフェイスボード
２４  ＦＰＧＡコントロール用ＣＰＵ端末
２５  電源群
２６  温度調節装置
２７  顕微鏡
３０  ＦＰＧＡ動作用基準クロック
３１  ＦＰＧＡのテストパターン発生用設定入力
３２  半導体不良素子からの制御信号
３３  ＦＰＧＡからの制御信号
３４  ＦＰＧＡ動作用信号
３５  テストパターン図
３６  テストパターン信号
３７  テストパターン作成用パソコン
３８  テストパターン
３９  テストパターン出力
【図１】
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【図２】
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【図３】
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【図４】
2004361169.tif 000006
【図５】
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【図６】
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【図７】
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