(57)【要約】【課題】　メモリの読出し時及び待機時に常時一定レベルの電圧を維持して読出し動作の速度を向上させ、かつ待機状態での電流を最小化できるブースト電圧制御回路を提供する。【解決手段】　ブースト電圧を降下させるブースト電圧分割手段と、外部のトリムビットに応じて様々な電圧レベルのパッケージ電圧信号を生成するパッケージ電圧生成手段と、パッケージ電圧信号によって基準電圧と制御電圧を生成する比較基準電圧生成手段と、制御電圧によって動作し電圧降下されたブースト電圧と基準電圧とを比較し比較結果信号を出力する比較手段と、比較結果信号を用いて第１及び第２クロック制御信号を出力する出力手段と、第１及び第２クロック制御信号によってクロック信号を生成するクロック生成器と、クロック信号によってブースト電圧を常時出力する第１ポンプと、クロック信号と外部の読出し信号によってブースト電圧を出力する第２ポンプとを備えてなる。【選択図】図２
2004134074.tif 000002
【特許請求の範囲】
【請求項１】
　ポンプ手段によってブーストされたブースト電圧を分圧するブースト電圧分割手段と、
　外部のトリムビットに応じて様々な電圧レベルのパッケージ電圧信号を生成するパッケージ電圧生成手段と、
　前記パッケージ電圧生成手段の前記パッケージ電圧信号によって基準電圧と制御電圧を生成する比較基準電圧生成手段と、
　前記制御電圧によって動作し、電圧分割したブースト電圧と前記基準電圧とを比較し、比較結果信号を出力する比較手段と、
　前記比較結果信号を用いて第１及び第２クロック制御信号を出力する出力手段と、
　前記第１及び第２クロック制御信号によってクロック信号を生成するクロック生成器と、
　外部からの読出し信号と前記クロック信号によってブースト電圧を出力する第１ポンプと、
　前記クロック信号によってブースト電圧を常時出力する第２ポンプと
を備えてなるブースト電圧制御回路。
【請求項２】
　クロック生成器の出力信号に応じてポンピングされた電圧を出力端に伝達するためのポンプ手段と、前記出力端の電圧を検出して前記クロック生成器を制御するためのレギュレーションブロックとを備えてなるブースト電圧制御回路において、
　前記レギュレーションブロックは、
　前記出力の電圧を一定のレベルに分圧するためのブースト電圧分割手段と、
　外部のトリムビットに応じて様々な電圧レベルのパッケージ電圧信号を生成するパッケージ電圧生成手段と、
　前記パッケージ電圧信号に応じて基準電圧と制御電圧とを生成する比較基準電圧生成手段と、
　前記制御電圧に応じて前記電圧分割手段の出力と前記基準電圧とを比較して前記クロック生成器を制御するための制御信号を発生する比較手段とを含んでなる
ことを特徴とするブースト電圧制御回路。
【請求項３】
請求項１又は２に記載のブースト電圧制御回路において、
　前記パッケージ電圧生成手段は、
　第１〜第３トリムビット信号を入力として第１〜第４電圧レベル制御信号と第１及び第２経路制御信号を生成するトリムビット入力部と、
　前記第１〜第４電圧レベル制御信号と第１及び第２経路制御信号によって、第１〜第７電圧レベルを有するパッケージ電圧信号を生成する電圧レベル変換部と、
　前記パッケージ電圧信号を前記比較基準電圧生成手段へ出力するパッケージ電圧出力部とを含んでなる
ことを特徴とするブースト電圧制御回路。
【請求項４】
請求項３に記載のブースト電圧制御回路において、
　前記トリムビット入力部は、
　第１トリムビット入力端に接続され、第１トリムビット信号を反転する第１インバータと、
　第２トリムビット入力端に接続され、第２トリムビット信号を反転する第２インバータと、
　前記第１及び第２インバータに接続され、前記反転された第１及び第２トリムビット信号の論理組合せによって第１電圧レベル制御信号を生成する第１ＮＡＮＤゲートと、
　前記第２インバータ及び第１トリムビット入力端に接続され、前記反転された第２トリムビット信号及び第１トリムビット信号の論理組合せによって第２電圧レベル制御信号を生成する第２ＮＡＮＤゲートと、
　前記第１インバータ及び第２トリムビット入力端に接続され、前記反転された第１トリムビット信号及び前記第２トリムビット信号の論理組合せによって第３電圧レベル制御信号を生成する第３ＮＡＮＤゲートと、
　前記第１及び第２トリムビット入力端に接続され、前記第１及び第２トリムビット信号の論理組合せによって第４電圧レベル制御信号を生成する第４ＮＡＮＤゲートと、
　第３トリムビット入力端に接続され、前記第３トリムビット信号を反転して前記第１経路制御信号を生成する第３インバータと、
　前記第３インバータに接続され、前記第１経路制御信号を反転して前記第２経路制御信号を生成する第４インバータとを含んでなる
ことを特徴とするブースト電圧制御回路。
【請求項５】
請求項３に記載のブースト電圧制御回路において、
　前記電圧レベル変換部は、
　電源電圧と第１ノードとの間に接続され、前記第２経路制御信号によって駆動される第１ＰＭＯＳトランジスタと、
　電源電圧と第２ノードとの間に接続され、前記第１経路制御信号によって駆動される第２ＰＭＯＳトランジスタと、
　前記第２ノードと第３ノードとの間に接続され、前記第３電圧レベル制御信号によって駆動される第３ＰＭＯＳトランジスタと、
　前記第２ノードと第４ノードとの間に接続され、前記第２電圧レベル制御信号によって駆動される第４ＰＭＯＳトランジスタと、
　前記第２ノードと第５ノードとの間に接続され、前記第１電圧レベル制御信号によって駆動される第５ＰＭＯＳトランジスタと、
　前記第２ノードと前記第３ノードとの間に接続され、第６ノードによって駆動される第６ＰＭＯＳトランジスタと、
　前記第３ノードと前記第４ノードとの間に接続され、前記第６ノードによって駆動される第７ＰＭＯＳトランジスタと、
　前記第４ノードと前記第５ノードとの間に接続され、前記第６ノードによって駆動される第８ＰＭＯＳトランジスタと、
　前記第５ノードと前記第６ノードとの間に接続され、前記第６ノードによって駆動される第９ＰＭＯＳトランジスタと、
　前記第１ノードと前記第６ノードとの間に直列接続され、前記第１電圧レベル制御信号によって駆動される第１０ＰＭＯＳトランジスタと、前記第６ノードによって駆動される第１１及び第１２ＰＭＯＳトランジスタと、
　前記第１ノードと第７ノードとの間に直列接続され、前記第２電圧レベル制御信号によって駆動される第１３ＰＭＯＳトランジスタと、
　前記第６ノードと第７ノードとの間に直列接続され、前記第６ノードによって駆動される第１４及び第１５ＰＭＯＳトランジスタと、
　前記第６ノードと第７ノードとの間に直列接続され、前記第６ノードによって駆動される第１６及び第１７ＰＭＯＳトランジスタと、
　前記第１ノードと第８ノードとの間に接続され、前記第３電圧レベル制御信号によって駆動される第１８ＰＭＯＳトランジスタと、
　前記第６ノードと前記第８ノードとの間に直列接続され、前記第６ノードによって駆動される第１９及び第２０ＰＭＯＳトランジスタと、
　前記第６ノードと前記第８ノードとの間に直列接続され、前記第６ノードによって駆動される第２１及び第２２ＰＭＯＳトランジスタと、
　前記第６ノードと前記第８ノードとの間に直列接続され、前記第６ノードによって駆動される第２３及び第２４ＰＭＯＳトランジスタと、
　前記第１ノードと第９ノードとの間に接続され、前記第４電圧レベル制御信号によって駆動される第２５ＰＭＯＳトランジスタと、
　前記第６ノードと前記第９ノードとの間に接続され、前記第６ノードによって駆動される第２６及び第２７ＰＭＯＳトランジスタと、
　前記第６ノードと前記第９ノードとの間に接続され、前記第６ノードによって駆動される第２８及び第２９ＰＭＯＳトランジスタと、
　前記第６ノードと前記第９ノードとの間に接続され、前記第６ノードによって駆動される第３０及び第３１ＰＭＯＳトランジスタと、
　前記第６ノードと前記９ノードとの間に接続され、前記第６ノードによって駆動される第３２及び第３３ＰＭＯＳトランジスタと、
　前記第１ノードと第６ノードとの間に接続され、前記第６ノードによって駆動される第３４ＰＭＯＳトランジスタとを含んでなる
ことを特徴とするブースト電圧制御回路。
【請求項６】
請求項１又は２に記載のブースト電圧制御回路において、
　前記ブースト電圧分割手段は、
　前記ブースト電圧の入力端と接地電源との間に直列接続され、それぞれソース端子とゲート端子が接続されている第１〜第６ＰＭＯＳトランジスタを含んでなる
ことを特徴とするブースト電圧制御回路。
【請求項７】
請求項１又は２に記載のブースト電圧制御回路において、
　前記比較基準電圧生成部は、
　電源電圧と第１ノードとの間に接続され、前記パッケージ電圧信号によって駆動されるＰＭＯＳトランジスタと、
　前記第１ノードと第２ノードとの間に接続され、前記第１ノードによって駆動される第１ＮＭＯＳトランジスタと、
　前記第２ノードと接地電源との間に接続され、前記第２ノードによって駆動される第２ＮＭＯＳトランジスタとを含んでなる
ことを特徴とするブースト電圧制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、ブースト電圧制御回路に係り、特に、フラッシュメモリの読出し動作の際にワードラインに一定の電圧を供給することが可能な半導体装置のブースト電圧制御回路に関する。
【背景技術】
【０００２】
　低い電源電圧のフラッシュメモリ装置では、セルの読出し動作時ごとにセルのワードラインゲート電圧を上昇させるための電圧ブースト(Boosting)を行う。すなわち、ブーストは、低い電源電圧ＶＣＣを、読出し動作に使用することが可能な電圧レベルに上昇させることを意味する。一般に、ブースト動作は、外部から読出し命令が入力されると、０Ｖの電圧を５.３Ｖまで上昇させる。ところが、０Ｖから５.３Ｖへの電圧上昇には、ブースト回路内部のＲＣ遅延など様々な遅延要素によって多くの時間がかかる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　したがって、この発明は、そのような問題点を解決するためのもので、その目的は、読出し動作だけでなく待機状態でも常時一定のレベルの電圧を維持して読出し動作の速度を向上させるとともに、待機状態で流れる電流を最小化することが可能なブースト電圧制御回路を提供することにある。
【課題を解決するための手段】
【０００４】
　上記目的を達成するために、この発明は、ポンプ手段によってブーストされたブースト電圧のレベルを一定に維持するために、前記ブースト電圧を分圧するブースト電圧分割手段と、外部のトリムビットに応じて様々な電圧レベルのパッケージ電圧信号を生成するパッケージ電圧生成手段と、前記パッケージ電圧生成手段の前記パッケージ電圧信号によって基準電圧と制御電圧を生成する比較基準電圧生成手段と、前記制御電圧によって動作し、前記電圧分割したブースト電圧と前記基準電圧とを比較し、比較結果信号を出力する比較手段と、前記比較結果信号を用いて第１及び第２クロック制御信号を出力する出力手段と、前記第１及び第２クロック制御信号によってクロック信号を生成するクロック生成器と、外部からの読出し信号と前記クロック信号によってブースト電圧を出力する第１ポンプ手段と、前記クロック信号によってブースト電圧を常時出力する第２ポンプ手段とを備えてなるブースト電圧制御回路を提供する。
【０００５】
　また、上記目的を達成するために、この発明は、クロック生成器の出力信号に応じてポンピングされた電圧を出力端に伝達するためのポンプ手段と、前記出力端の電圧を検出して前記クロック生成器を制御するためのレギュレーションブロックとを含んでなるブースト電圧制御回路において、前記レギュレーションブロックは、前記出力の電圧を一定のレベルに分圧するためのブースト電圧分割手段と、外部のトリムビットに応じて様々な電圧レベルのパッケージ電圧信号を生成するパッケージ電圧生成手段と、前記パッケージ電圧信号に応じて基準電圧と制御電圧とを生成する比較基準電圧生成手段と、前記制御電圧に応じて前記電圧分割手段の出力と前記基準電圧とを比較して前記クロック生成器を制御するための制御信号を発生する比較手段とを備えてなるブースト電圧制御回路を提供する。
【発明の効果】
【０００６】
　この発明は、トリムビットを用いてＰＶＴ電圧のレベルを調整して比較基準電圧生成部を制御し、電圧降下したブースト電圧と比較基準電圧生成部の基準電圧とを比較してブースト電圧を制御することにより、低電力で安定にブースト電圧を制御することができる。
【０００７】
　また、安定したブースト電圧を平常時にも維持することができるため、素子の読取り動作の速度を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
　以下、添付図面に基づいてこの発明の好適な実施例をより詳細に説明する。なお、この発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者にこの発明の範疇を知らせるために提供されるものである。また、図面において、同一の符号は、同一の要素を示す。
【０００９】
　図１は、この発明に係るブースト電圧制御回路の全体的な構成及び動作を説明するためのブロック図である。
【００１０】
　図１を参照すると、レギュレーションブロック１００がブースト電圧出力端ＯＢｖｔとクロック生成器２００との間に接続される。第１ポンプ３００及び第２ポンプ３１０は、クロック生成器２００とブースト電圧出力端ＯＢｖｔとの間に並列に連結され、第１ポンプ３００は、外部の読出しイネーブル信号ＥＲｅａｄに応じて駆動される。
【００１１】
　次に、上述した構成を有するこの発明の電圧レギュレーション回路の動作を説明する。
【００１２】
　第２ポンプ３１０は、読出し状態だけでなく、待機状態でも、クロック生成器２００のクロック信号ＣＬＫ０〜ＣＬＫ４によって一定レベルのブースト電圧ＢＯＯＳＴを生成し、第１ポンプ３００は、外部の読出しイネーブル信号ＥＲｅａｄとクロック生成器２００のクロック信号ＣＬＫ０〜ＣＬＫ４によって一定レベルのブースト電圧ＢＯＯＳＴを生成する。レギュレーションブロック１００は、ブースト電圧ＢＯＯＳＴを内部トリムビットによって生成された基準電圧と比較して、第１ポンプ３００及び第２ポンプ３１０から出力されたブースト電圧ＢＯＯＳＴを一定のレベルに維持するための第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳを出力する。クロック生成器２００は、第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳに応じてクロック信号ＣＬＫ０〜ＣＬＫ４の周期を変化させることにより、第１ポンプ３００及び第２ポンプ３１０を制御する。
【００１３】
　この発明では、出力帰還方式で出力端のブースト電圧ＢＯＯＳＴをレギュレーションブロック１００で感知し、ブースト電圧ＢＯＯＳＴに異常が発生した場合、レギュレーションブロック１００の出力である第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳによって、クロック生成器２００の出力であるクロック信号ＣＬＫ０〜ＣＬＫ４を制御することにより、第１ポンプ３００及び第２ポンプ３１０を制御して出力されるブースト電圧ＢＯＯＳＴを制御する。
【００１４】
　第１ポンプ３００は、素子の読出し動作が行われる場合にワードラインゲート電圧をブーストするための第１ブースト手段であり、第２ポンプ３１０は、ワードラインゲート電圧をブーストするための時間を短縮するように平常の際にブースト電圧を生成する第２ブースト手段である。これは、待機状態より読出し状態の場合にさらに多くの電流を消耗するため、第１ポンプ３００及び第２ポンプ３１０の二つのポンプ手段を備えた。すなわち、待機状態では、第２ポンプ３１０のみ動作して低電流と一定レベルのブースト電圧を生成し、読出し命令が入力されると、第１ポンプ３００及び第２ポンプ３１０の両者が作動して高電流と一定レベルのブースト電圧が供給される。これにより、素子の読出し時間を減らすことができ、待機状態の電力消費を減らすことができる。
【００１５】
　次に、ブースト電圧ＢＯＯＳＴのレベルを比較判断して第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳを出力するレギュレーションブロック１００について説明する。
【００１６】
　図２は、この発明に係るレギュレーションブロックの構成及び動作を説明するための回路図である。
【００１７】
　図２を参照すると、レギュレーションブロック１００は、ブースト電圧分割部１１０、比較部１２０、基準電圧生成部１３０、クロック制御信号出力部１４０及びパッケージ電圧生成部１５０を含んでなる。ブースト電圧分割部１１０は、入力端が図１のブースト電圧出力端ＯＢｖｔに接続され、出力端が比較部１２０の第１比較信号ＶＢＤＩＶ入力端に接続される。基準電圧生成部１３０の入力端は、パッケージ電圧生成部１５０の出力端に接続される。基準電圧生成部１３０の第１出力端及び第２出力端は、それぞれ比較部１２０の第２比較信号ＲＥＦＣＲＶ入力端と制御信号ＮＧＡＴＥ入力端に接続される。比較部１２０の出力端は、クロック制御信号出力部１４０の入力端に接続される。クロック制御信号出力部１４０は、入力端が比較部１２０の出力端に接続され、第１出力端及び第２出力端がクロック生成器２００の入力端に接続される。パッケージ電圧生成部１５０は、第１入力端〜第３入力端がそれぞれ外部のトリムビットＴＥ１〜ＴＥ３に接続され、出力端が基準電圧生成部１３０の入力端に接続される。
【００１８】
　上述した接続関係を有するレギュレーションブロックの動作及び構成を、図２の回路図を参照して、具体的に説明する。なお、説明中でいう「ダイオード接続されたトランジスタ」とは、トランジスタのゲート端子とソース又はドレイン端子のいずれか一方とが接続されてトランジスタが２端子素子のダイオードとして動作することをいう。
【００１９】
　ブースト電圧分割部１１０は、ダイオード接続された第１０〜第１５ＰＭＯＳトランジスタＰ１０〜Ｐ１５を含んでなる。具体的には、ゲート端子がソース端子に接続された第１０〜第１５ＰＭＯＳトランジスタＰ１０〜Ｐ１５のそれぞれは、ブースト電圧出力端ＯＢｖｔと接地電源ＶＳＳ（図中、下向き三角▽の接地記号）との間に順次直列接続されている。すなわち、第１０ＰＭＯＳトランジスタＰ１０のドレイン端子は、ブースト電圧出力端ＯＢｖｔに接続され、第１０ＰＭＯＳトランジスタＰ１０のソース端子は、第１１ＰＭＯＳトランジスタＰ１１のドレイン端子に接続される。第１１ＰＭＯＳトランジスタＰ１１のソース端子は、第１２ＰＭＯＳトランジスタＰ１２のドレイン端子に接続される。第１２ＰＭＯＳトランジスタＰ１２のソース端子は、第１３ＰＭＯＳトランジスタＰ１３のドレイン端子に接続される。第１３ＰＭＯＳトランジスタＰ１３のソース端子は、第１４ＰＭＯＳトランジスタＰ１４のドレイン端子に接続される。第１４ＰＭＯＳトランジスタＰ１４のソース端子は、第１０ノードＱ１０に接続され、第１５ＰＭＯＳトランジスタＰ１５のドレイン端子も、第１０ノードＱ１０に接続される。第１５ＰＭＯＳトランジスタＰ１５のソース端子は、接地電源ＶＳＳに接続される。
【００２０】
　基準電圧生成部１３０は、第１６ＰＭＯＳトランジスタＰ１６、ダイオード接続された第１０及び第１１ＮＭＯＳトランジスタＮ１０及びＮ１１を含んでなる。具体的には、パッケージ電圧生成部１５０の出力であるパッケージ電圧ＰＶＴによって駆動される第１６ＰＭＯＳトランジスタＰ１６は、電源電圧ＶＣＣ（図中、短い横線―の電源線記号）と第１１ノードＱ１１との間に接続される。ドレイン端子とゲート端子とが接続された第１０ＮＭＯＳトランジスタＮ１０は、第１１ノードＱ１１と第１２ノードＱ１２との間に接続される。ドレイン端子とゲート端子とが接続された第１１ＮＭＯＳトランジスタＮ１１は、第１２ノードＱ１２と接地電源ＶＳＳとの間に接続される。
【００２１】
比較部１２０は、第１７及び第１８ＰＭＯＳトランジスタＰ１７及びＰ１８と、第１２及び第１３ＮＭＯＳトランジスタＮ１２及びＮ１３からなる差動増幅器と、これを駆動するための第１４ＮＭＯＳトランジスタＮ１４とを含んでなる。具体的には、第１７ＰＭＯＳトランジスタＰ１７は、電源電圧ＶＣＣと第１３ノードＱ１３に接続され、第１３ノードＱ１３の電位によって駆動される。第１８ＰＭＯＳトランジスタＰ１８は、電源電圧ＶＣＣと第１４ノードＱ１４に接続され、第１３ノードＱ１３の電位によって駆動される。第１２ＮＭＯＳトランジスタＮ１２は、第１３ノードＱ１３及び第１５ノードＱ１５との間に接続され、第１０ノードＱ１０（ブースト電圧分割手段の出力ＶＢＤＩＶ）によって駆動される。第１３ＮＭＯＳトランジスタＮ１３は、第１４ノードＱ１４と第１５ノードＱ１５との間に接続され、第１１ノードＱ１１（比較基準電圧生成手段の出力ＲＥＦＣＲＶ）によって駆動される。第１４ＮＭＯＳトランジスタＮ１４は、第１５ノードＱ１５と接地電源ＶＳＳとの間に接続され、第１２ノードＱ１２の電位によって駆動される。
【００２２】
　クロック制御信号出力部１４０は、第１９ＰＭＯＳトランジスタＰ１９及び第１５ＮＭＯＳトランジスタＮ１５を含んでなる。ダイオード接続された第１９ＰＭＯＳトランジスタＰ１９と第１５ＮＭＯＳトランジスタＮ１５が電源電圧ＶＣＣと接地電源ＶＳＳとの間に直列に接続される。具体的には、ゲート端子がソース端子に接続された第１９ＰＭＯＳトランジスタＰ１９は、電源電圧ＶＣＣと第２クロック制御信号ＮＢＩＡＳの出力端に接続される。第１５ＮＭＯＳトランジスタＮ１５は、第１クロック制御信号ＰＢＩＡＳの出力端と接地電源ＶＳＳとの間に接続され、第１４ノードＱ１４の電位によって駆動される。
【００２３】
　次に、上述した構成を有するこの発明のレギュレーションブロック１００の動作を説明する。
【００２４】
　ブースト電圧分割部１１０は、ダイオード接続された第１０〜第１５ＰＭＯＳトランジスタＰ１０〜Ｐ１５を介して入力されたブースト電圧ＢＯＯＳＴを分圧して電圧降下させ、電圧降下したブースト電圧の第１比較信号ＶＢＤＩＶを比較部１２０の第１比較信号ＶＢＤＩＶ入力端へ出力する。例えば、ブースト電圧ＢＯＯＳＴが９Ｖであれば、第１０〜第１５ＰＭＯＳトランジスタＰ１０〜Ｐ１５それぞれの両端にかかった電圧は、それぞれ１.５Ｖとなる。第１５ＰＭＯＳトランジスタＰ１５の両端にかかった電圧はブースト電圧ＢＯＯＳＴを６等分した電圧、すなわち１.５Ｖとなる。
【００２５】
　基準電圧生成部１３０は、第１６ＰＭＯＳトランジスタＰ１６、第１０及び第１１ＮＭＯＳトランジスタＮ１０及びＮ１１を介して電源電圧ＶＣＣを分圧し、ブースト電圧のレベルを比較する第２比較信号ＲＥＦＣＲＶと比較部１２０の動作を制御する制御信号ＮＧＡＴＥとを生成する。具体的には、パッケージ電圧生成部１５０の出力であるパッケージ電圧ＰＶＴによって第１６ＰＭＯＳトランジスタＰ１６の両端にかかる電圧が変化し、これにより基準電圧生成部１３０の出力である第２比較信号ＲＥＦＣＲＶと制御信号ＮＧＡＴＥの電圧レベルが変化する。これは、パッケージ電圧信号ＰＶＴに応じて第１６ＰＭＯＳトランジスタＰ１６のチャネル幅が調節され、第１６ＰＭＯＳトランジスタＰ１６にかかる電圧が変化する。電源電圧から、第１６ＰＭＯＳトランジスタＰ１６の両端にかかった電圧を差し引いた残り電圧が、ダイオード接続された第１０及び第１１ＮＭＯＳトランジスタＮ１０及びＮ１１によって二分される。これにより、第１６ＰＭＯＳトランジスタＰ１６の両端にかかる電圧を調節することにより、第１１及び第１２ノードＱ１１及びＱ１２の電圧を変化させる。例えば、電源電圧ＶＣＣが５Ｖとし、パッケージ電圧信号ＰＶＴによって第１６ＰＭＯＳトランジスタＰ１６にかかる電圧が１Ｖであると仮定すれば、第１０及び第１１ＮＭＯＳトランジスタＮ１０及びＮ１１によって第１１ノードＱ１１及び第１２ノードＱ１２にそれぞれ４Ｖ及び２Ｖが印加される。
【００２６】
　比較部１２０は、ブースト電圧分割部１１０の出力である第１比較信号ＶＢＤＩＶと、基準電圧生成部１３０の出力である第２比較信号ＲＥＦＣＲＶとの差によって、比較結果信号を生成する。具体的には、基準電圧生成部１３０の制御信号ＮＧＡＴＥによって第１４ＮＭＯＳトランジスタＮ１４がターンオンされて、差動増幅器が動作する。この際、差動増幅器の特性に基づいて２つの入力の差によって出力が決定される。すなわち、第１２ＮＭＯＳトランジスタＮ１２のゲート端子に入力される第１比較信号ＶＢＤＩＶと、第１３ＮＭＯＳトランジスタＮ１３のゲート端子に入力される第２比較信号ＲＥＦＣＲＶとの電圧差によって第１４ノードＱ１４のロジック状態が変わる。例えば、第１０ノードＱ１０の電圧が第１１ノードＱ１１より低い場合には、第１４ノードＱ１４がロジックロー状態の信号を出力する。第１０ノードＱ１０の電圧が第１１ノードＱ１１より高い場合には、第１４ノードＱ１４がロジックハイ状態の信号を出力する。
【００２７】
　クロック制御信号出力部１４０は、比較部１２０の出力である比較結果信号によって第１及び第２クロック制御信号ＰＢＩＡＳ及びＮＢＩＡＳ出力端のロジック状態を変化させる。すなわち、比較部１２０の出力である比較結果信号は、第１クロック制御信号ＰＢＩＡＳとなり、第１５ＮＭＯＳトランジスタＮ１５を制御する。第２クロック制御信号ＮＢＩＡＳの出力端には、ダイオード接続された第１９ＰＭＯＳトランジスタＰ１９によってロジック状態がハイである電源電圧ＶＣＣが印加されていて、第１５ＮＭＯＳトランジスタＮ１５の動作有無に応じてその値が変化する。具体的には、第１４ノードＱ１４の出力である比較結果信号がロジックハイになると、第１５ＮＭＯＳトランジスタＮ１５がターンオンされて、第２クロック制御信号ＮＢＩＡＳのロジック状態がロジックローに変化する。また、第１４ノードＱ１４の出力である比較結果信号がロジックローになると、第１５ＮＭＯＳトランジスタＮ１５がターンオフされて、第２クロック制御信号ＮＢＩＡＳのロジック状態がロジックハイになる。レギュレーションブロック１００に入力されるブースト電圧に異常がない場合には、第１及び第２クロック制御信号ＰＢＩＡＳ及びＮＢＩＡＳのロジック状態は、それぞれローとハイになる。
【００２８】
　上述したように、第１比較信号と第２比較信号との差によって第１及び第２クロック制御信号のロジック状態が決定される。したがって、ブースト電圧の制御のために一定レベルの第２比較信号の生成を必要とする。このため、パッケージ電圧生成部１５０は、パッケージ電圧信号ＰＶＴによって基準電圧生成部内の第１６ＰＭＯＳトランジスタＰ１６のチャネル幅を調節することにより、第２比較信号のレベルを制御する。このパッケージ電圧生成部１５０について説明すると、次のとおりである。
【００２９】
　図３ａ〜図３ｃは、組み合わせて１枚の回路図を形成し、この発明に係るパッケージ電圧生成部の構成及び動作を説明するための回路図である。
【００３０】
　図３ａ〜図３ｃを参照すると、パッケージ電圧生成部１５０は、トリムビット入力部１５２（図３ａ）、電圧レベル変換部１５４（図３ｂ）及びパッケージ電圧出力部１５６（図３ｃ）を含んでなる。トリムビット入力部１５２、電圧レベル変換部１５４及びパッケージ電圧出力部１５６は、この順に縦続接続されている。図３ａの○印内のＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは、それぞ図３ｂの○印内のＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆにそれぞれ対応する。また、図３ｂの○印内のＧは、図３ｃの○印内のＧに対応する。
【００３１】
　トリムビット入力部１５２は、外部のトリムビットの状態に応じて多数のレベル制御信号を出力して電圧レベル変換部１５４を制御し、電圧レベル変換部１５４は、トリムビット入力部の出力であるレベル制御信号によって様々なレベルの電圧を出力する。パッケージ電圧出力部１５６は、電圧レベル変換部１５４の出力電圧の漏洩を防ぎ、パッケージ電圧信号ＰＶＴを基準電圧生成部１３０に出力する。
【００３２】
　この発明のパッケージ電圧生成部１５０は、トリムビット入力部１５２、電圧レベル変換部１５４及びパッケージ電圧出力部１５６を含んでなる。トリムビット入力部１５２は、第１０〜第１３インバータＩ１０〜Ｉ１３と、第１０〜第１３ＮＡＮＤゲートＮＤ１０〜ＮＤ１３とを含んでなり、電圧レベル変換部１５４は、第３０〜第６３ＰＭＯＳトランジスタＰ３０〜Ｐ６３を含んでなり、パッケージ電圧出力部１５６は、第３０〜第３５ＮＭＯＳトランジスタＮ３０〜Ｎ３５を含んでなる。
【００３３】
　以下、トリムビット入力部１５２（図３ａ）、電圧レベル変換部１５４（図３ｂ）及びパッケージ電圧出力部１５６（図３ｃ）を添付図面に基づいて詳細に説明する。
【００３４】
　第１トリムビット入力端ＴＥ１は、第１０インバータＩ１０を経由して第１０ＮＡＮＤゲートＮＤ１０の第１入力端子に接続されるとともに、第１２ＮＡＮＤゲートＮＤ１２の第１入力端子に接続される。また、第１トリムビット入力端ＴＥ１は、第１１ＮＡＮＤゲートＮＤ１１の第２入力端子と第１３ＮＡＮＤゲートＮＤ１３の第１入力端子に接続される。
【００３５】
　第２トリムビット入力端ＴＥ２は、第１１インバータＩ１１を経由して第１０ＮＡＮＤゲートＮＤ１０の第２入力端子に接続されるとともに、第１１ＮＡＮＤゲートＮＤ１１の第１入力端子に接続される。また、第２トリムビット入力端子ＴＥ２は、第１２及び第１３ＮＡＮＤゲートＮＤ１２及びＮＤ１３の第２入力端子に接続される。
【００３６】
　第３トリムビット入力端ＴＥ３は、第１２インバータＩ１２を経由して第５３ＰＭＯＳトランジスタＰ５３のゲート端子に接続される。また、第３トリムビット入力端ＴＥ３は、第１２及び第１３インバータＩ１２及びＩ１３を経由して第３３ＰＭＯＳトランジスタＰ３３のゲート端子に接続される。
【００３７】
　第１０ＮＡＮＤゲートＮＤ１０の出力端子は、第３０及び第３８ＰＭＯＳトランジスタＰ３０及びＰ３８のゲート端子に接続される。第１１ＮＡＮＤゲートＮＤ１１の出力端子は、第３１及び第４１ＰＭＯＳトランジスタＰ３１及びＰ４１のゲート端子に接続される。第１２ＮＡＮＤゲートＮＤ１２の出力端子は、第３２及び第４６ＰＭＯＳトランジスタＰ３２及びＰ４６のゲート端子に接続される。第１３ＮＡＮＤゲートＮＤ１３の出力端子は、第５４ＰＭＯＳトランジスタＰ５４のゲート端子に接続される。
【００３８】
　第３３ＰＭＯＳトランジスタＰ３３は、電源電圧ＶＣＣと第２０ノードＱ２０との間に接続される。第５３ＰＭＯＳトランジスタＰ５３は、電源電圧ＶＣＣと第２５ノードＱ２５との間に接続される。第３０ＰＭＯＳトランジスタＰ３０は、第２０ノードＱ２０と第２３ノードＱ２３との間に接続される。第３１ＰＭＯＳトランジスタＰ３１は、第２０ノードＱ２０と第２２ノードＱ２２との間に接続される。第３２ＰＭＯＳトランジスタＰ３２は、第２０ノードＱ２０と第２１ノードＱ２１との間に接続される。
【００３９】
　第３４ＰＭＯＳトランジスタＰ３４は、第２０ノードＱ２０と第２１ノードＱ２１との間に接続され、第３５ＰＭＯＳトランジスタＰ３５は、第２１ノードＱ２１と第２２ノードＱ２２との間に接続され、第３６ＰＭＯＳトランジスタＰ３６は、第２２ノードＱ２２と第２３ノードＱ２３との間に接続され、第３７ＰＭＯＳトランジスタＰ３７は、第２３ノードＱ２３と第２４ノードＱ２４との間に接続される。これは、第３４〜第３７ＰＭＯＳトランジスタＰ３４〜Ｐ３７が第２０ノードＱ２０と第２４ノードＱ２４との間に直列に接続されることを意味する。また、第３４〜第３７ＰＭＯＳトランジスタＰ３４〜Ｐ３７のゲート端子は、第２４ノードＱ２４にそれぞれ接続される。
【００４０】
　第３８〜第４０ＰＭＯＳトランジスタＰ３８〜Ｐ４０は、第２４ノードＱ２４と第２５ノードＱ２５との間に直列に接続される。第３９及び第４０ＰＭＯＳトランジスタＰ３９及びＰ４０のゲート端子は、第２４ノードＱ２４にそれぞれ接続される。
【００４１】
　第４１ＰＭＯＳトランジスタＰ４１は、第２５ノードＱ２５と第２６ノードＱ２６との間に接続される。第４２及び第４３ＰＭＯＳトランジスタＰ４２及びＰ４３は、第２４ノードＱ２４と第２６ノードＱ２６との間に直列に接続され、第４２及び第４３ＰＭＯＳトランジスタＰ４２及びＰ４３のゲート端子は、第２４ノードＱ２４によって駆動される。また、第４４及び第４５ＰＭＯＳトランジスタＰ４４及びＰ４５は、第２４ノードＱ２４と第２６ノードＱ２６との間に直列に接続され、第４４及び第４５ＰＭＯＳトランジスタＰ４４及びＰ４５のゲート端子は、第２４ノードＱ２４によって駆動される。すなわち、直列接続された第４２及び第４３ＰＭＯＳトランジスタＰ４２及びＰ４３と第４４及び第４５ＰＭＯＳトランジスタＰ４４及びＰ４５は、第２４ノードＱ２４と第２６ノードＱ２６との間に並列に接続される。
【００４２】
　第４６ＰＭＯＳトランジスタＰ４６は、第２５ノードＱ２５及び第２７ノードＱ２７との間に接続される。第４７ＰＭＯＳトランジスタＰ４７と第４８ＰＭＯＳトランジスタＰ４８、第４９ＰＭＯＳトランジスタＰ４９と第５０ＰＭＯＳトランジスタＰ５０、及び第５１ＰＭＯＳトランジスタＰ５１と第５２ＰＭＯＳトランジスタＰ５２のそれぞれは、第２４ノードＱ２４と第２７ノードＱ２７との間に直列に接続され、第４７〜第５２ＰＭＯＳトランジスタＰ４７〜Ｐ５２のそれぞれは第２４ノードＱ２４によって駆動される。直列接続された第４７と第４８ＰＭＯＳトランジスタＰ４７とＰ４８、第４９と第５０ＰＭＯＳトランジスタＰ４９とＰ５０、及び第５１と第５２ＰＭＯＳトランジスタＰ５１とＰ５２は、第２４ノードＱ２４と第２７ノードＱ２７との間に並列に接続される。
【００４３】
　第５４ＰＭＯＳトランジスタＰ５４は、第２５ノードＱ２５と第２８ノードＱ２８との間に接続される。第５５と第５６ＰＭＯＳトランジスタＰ５５とＰ５６、第５７と第５８ＰＭＯＳトランジスタＰ５７とＰ５８、第５９と第６０ＰＭＯＳトランジスタＰ５９とＰ６０、及び第６１と第６２ＰＭＯＳトランジスタＰ６１とＰ６２のそれぞれは、第２４ノードＱ２４と第２８ノードＱ２８との間に並列に接続される。第６３ＰＭＯＳトランジスタＰ６３は、第２４ノードＱ２４と第２５ノードＱ２５との間に接続され、ゲート端子が第２４ノードＱ２４に接続される。
【００４４】
　第３０〜第３５ＮＭＯＳトランジスタＮ３０〜Ｎ３５は、第２４ノードＱ２４（図３ｃの○印内のＧ）と接地電源ＶＳＳとの間に直列に接続される。第３０〜第３５ＮＭＯＳトランジスタＮ３０〜Ｎ３５のゲート端子は、それぞれ接地電源ＶＳＳに接続される。
【００４５】
　次に、上述した構成を有し、外部のトリムビットの入力を受けて様々なレベルのパッケージ電圧を出力するこの発明のパッケージ電圧生成部１５０の動作を説明する。
【００４６】
　第１トリムビット入力端ＴＥ１の第１トリムビット信号ＳＴＥ１は、第１１及び第１３ＮＡＮＤゲートＮＤ１１及びＮＤ１３の入力端子に印加され、第１０インバータＩ１０によって反転されて、第１０及び第１２ＮＡＮＤゲートＮＤ１０及びＮＤ１２の入力端子に印加される。
【００４７】
　第２トリムビット入力端ＴＥ２の第２トリムビット信号ＳＴＥ２は、第１２及び第１３ＮＡＮＤゲートＮＤ１２及ＮＤ１３の入力端子に印加され、第１１インバータＩ１１によって反転されて、第１０及び第１１ＮＡＮＤゲートＮＤ１０及びＮＤ１１の入力端子に印加される。
【００４８】
　第１０ＮＡＮＤゲートＮＤ１０は、反転された第１及び第２トリムビット信号ＳＴＥ１及びＳＴＥ２を入力として、これらの論理演算によって第１電圧レベル制御信号ＶＬＣ１を第３０及び第３８ＰＭＯＳトランジスタＰ３０及びＰ３８のゲート端子に出力する。第１１ＮＡＮＤゲートＮＤ１１は、反転された第２トリムビット信号ＳＴＥ２と第１トリムビット信号ＳＴＥ１を入力として論理演算によって第２電圧レベル制御信号ＶＬＣ２を第３１及び第４１ＰＭＯＳトランジスタＰ３１及びＰ４１のゲート端子に出力する。第１２ＮＡＮＤゲートＮＤ１２は、反転された第１トリムビット信号ＳＴＥ１と第２トリムビット信号ＳＴＥ２を入力としてこれらの論理演算によって第３電圧レベル制御信号ＶＬＣ３を第３２及び第４６ＰＭＯＳトランジスタＰ３２及びＰ４６のゲート端子に出力する。第１３ＮＡＮＤゲートＮＤ１３は、第１及び第２トリムビット信号ＳＴＥ１及びＳＥ２を入力としてこれらの論理演算によって第４電圧レベル制御信号ＶＬＣ４を第５４ＰＭＯＳトランジスタＰ５４のゲート端子に出力する。
【００４９】
　例えば、第１及び第２トリムビット信号ＳＴＥ１及びＳＴＥ２のロジック状態が全てローの場合、第１０ＮＡＮＤゲートＮＤ１０は、ロジック状態がローの第１電圧レベル制御信号ＶＬＣ１を出力し、第１１〜第１３ＮＡＮＤゲートＮＤ１１〜ＮＤ１３のそれぞれは、ロジック状態がハイの第２〜第４電圧レベル制御信号ＶＬＣ２〜ＶＬＣ４を出力する。また、第１及び第２トリムビット信号ＳＴＥ１及びＳＴＥ２のロジック状態がそれぞれハイとローの場合、第１１ＮＡＮＤゲートＮＤ１１は、ロジック状態がローの第２電圧レベル制御信号ＶＬＣ２を出力し、第１及び第２トリムビット信号ＳＴＥ１及びＳＴＥ２のロジック状態がそれぞれローとハイの場合、第１２ＮＡＮＤゲートＮＤ１２は、ロジック状態がローの第３電圧レベル制御信号ＶＬＣ３を出力し、第１及び第２トリムビット信号ＳＴＥ１及びＳＴＥ２のロジック状態が全てローの場合、第１３ＮＡＮＤゲートＮＤ１３は、ロジック状態がローの第４電圧レベル制御信号ＶＬＣ４を出力する。
【００５０】
　第３トリムビット入力端ＴＥ３の第３トリムビット信号ＳＴＥ３は、第１２インバータＩ１２によって反転されて（第１経路制御信号ＲＴＥ）、第５３ＰＭＯＳトランジスタＰ５３に印加される。また、第１２インバータによって反転された第３トリムビット信号ＳＴＥ３は、第１３インバータＩ１３によって反転されて（第２経路制御信号ＩＲＴＥ）、第３３ＰＭＯＳトランジスタＰ３３に印加される。第３トリムビット信号ＳＴＥ３によって電圧レベル変換部１５４内の第３３及び第５３ＰＭＯＳトランジスタＰ３３及びＰ５３を制御して、電源電圧ＶＣＣの経路を調節する。
【００５１】
　具体的には、ロジック状態がハイの第３トリムビット信号ＳＴＥ３が入力される場合、第１２インバータＩ１２によって反転されたロジックローの第１経路制御信号ＲＴＥが出力され、第１３インバータＩ１３によってロジックハイの第２経路制御信号ＩＲＴＥが出力される。したがって、第１経路制御信号ＲＴＥによって第５３ＰＭＯＳトランジスタＰ５３が駆動されて、第２５ノードＱ２５に電源電圧ＶＣＣが印加される。また、ロジック状態がローの第３トリムビット信号ＴＥ３が入力される場合、第１２インバータＩ１２によってロジックハイの第１経路制御信号ＲＴＥが出力され、第１３インバータＩ１３によってロジックローの第２経路制御信号ＩＲＴＥが出力される。したがって、第２経路制御信号ＩＲＴＥによって第３３ＰＭＯＳトランジスタＰ３３が駆動されて、第２０ノードＱ２０に電源電圧ＶＣＣが印加される。
【００５２】
　上述した第１〜第４電圧レベル制御信号ＶＬＣ１〜ＶＬＣ４と第１及び第２経路制御信号ＲＴＥ及びＩＲＴＥによって、電圧レベル変換部１５４では、第１〜第７電圧レベルのパッケージ電圧信号ＰＶＴを出力する。
【００５３】
　まず、第２経路制御信号ＩＲＴＥによって第５３ＰＭＯＳトランジスタＰ５３がターンオフされ、第３３ＰＭＯＳトランジスタＰ３３がターンオンされた際を考察すると、第１〜第３電圧レベル制御信号ＶＬＣ１〜ＶＬＣ３によって第１〜第３電圧レベルの電圧が出力端（Ｑ２４）に現れる。
【００５４】
　具体的には、第１電圧レベル制御信号ＶＬＣ１によって第３０ＰＭＯＳトランジスタＰ３０がターンオンされる。第３３、第３０及び第３７ＰＭＯＳトランジスタＰ３３、Ｐ３０及びＰ３７によって電圧降下及びパッケージ電圧出力部１５６（図３ｃ）との間で電圧分割されて出力端に第１電圧レベルの電圧ＰＶＴが現れれる。第２電圧レベル制御信号ＶＬＣ２によって第３１ＰＭＯＳトランジスタＰ３１がターンオンされ、第３３及び第３１ＰＭＯＳトランジスタＰ３３及びＰ３１と、第３６及び第３７ＰＭＯＳトランジスタＰ３６及びＰ３７によって電圧降下及び電圧分割されて出力端に第２電圧レベルの電圧ＰＶＴが現れる。第３電圧レベル制御信号ＶＬＣ３によって第３２ＰＭＯＳトランジスタＰ３２がターンオンされ、第３３及び第３２ＰＭＯＳトランジスタＰ３３及びＰ３２と第３５〜第３７ＰＭＯＳトランジスタＰ３５〜Ｐ３７によって電圧降下及び電圧分割されて出力端に第３電圧レベルの電圧ＰＶＴが現れる。
【００５５】
　まず、第１経路制御信号ＲＴＥによって第３３ＰＭＯＳトランジスタＰ３３がターンオフされ、第５３ＰＭＯＳトランジスタＰ５３がターンオンされた際を考察すると、第１〜第４電圧レベル制御信号ＶＬＣ１〜ＶＬＣ４によって第４〜第７電圧レベルの電圧が出力端に現れる。
【００５６】
　具体的には、第１電圧レベル制御信号ＶＬＣ１によって第３８ＰＭＯＳトランジスタＰ３８がターンオンされ、第５３及び第３８ＰＭＯＳトランジスタＰ５３及びＰ３８、第３９及び第４０ＰＭＯＳトランジスタＰ３９及びＰ４０、第６３ＰＭＯＳトランジスタＰ６３によって電圧降下及び電圧分割されて、出力端に第４電圧レベルの電圧が現れる。第２電圧レベル制御信号ＶＬＣ２によって第４１ＰＭＯＳトランジスタＰ４１がターンオンされ、第５３及び第４１ＰＭＯＳトランジスタＰ５３及びＰ４１、第４２及び第４３ＰＭＯＳトランジスタＰ４２及びＰ４３、第４４及び第４５ＰＭＯＳトランジスタＰ４４及びＰ４５、第６３ＰＭＯＳトランジスタＰ６３によって電圧降下及び電圧分割されて、出力端に第５電圧レベルの電圧が現れる。第３電圧レベル制御信号ＶＬＣ３によって第４６ＰＭＯＳトランジスタＰ４６がターンオンされ、第５３及び第４６ＰＭＯＳトランジスタＰ５３及びＰ４６、第４７及び第４８ＰＭＯＳトランジスタＰ４７及びＰ４８、第４９及び第５０ＰＭＯＳトランジスタＰ４９及びＰ５０、第５１及び第５２ＰＭＯＳトランジスタＰ５１及びＰ５２、第６３ＰＭＯＳトランジスタＰ６３によって電圧降下及び電圧分割されて、出力端に第６電圧レベルの電圧が現れる。第４電圧レベル制御信号ＶＬＣ４によって第５４ＰＭＯＳトランジスタＰ５４がターンオンされ、第５３及び第５４ＰＭＯＳトランジスタＰ５３及びＰ５４、第５５及び第５６ＰＭＯＳトランジスタＰ５５及びＰ５６、第５７及び第５８ＰＭＯＳトランジスタＰ５７及びＰ５８、第５９及び第６０ＰＭＯＳトランジスタＰ５５及びＰ５６、第６１及び第６２ＰＭＯＳトランジスタＰ６１及びＰ６２、第６３ＰＭＯＳトランジスタＰ６３によって電圧降下及び電圧分割されて、出力端に第７電圧レベルの電圧が現れる。すなわち、第３８、第４１、第４６及び第５４ＰＭＯＳトランジスタＰ３８、Ｐ４１、Ｐ４６及びＰ５４のターンオン状態に応じて並列連結されたＰＭＯＳトランジスタの個数が増加し、これにより様々なレベルの電圧及び電流を出力することになる。
【００５７】
　パッケージ電圧出力部１５６は、第３０〜第３５ＮＭＯＳトランジスタＮ３０〜Ｎ３５を用いたシャント通路を設けてなり、電圧レベル変換部１５４内の各作動トランジスタとの間で電圧分割作用を行い、電圧レベル変換部１５４の出力である第１〜第７電圧レベルの信号ＰＶＴを基準電圧生成部１３０へ出力する。
【００５８】
　上述したように構成され動作するパッケージ電圧生成部１５０から出力されたパッケージ電圧ＰＶＴ（第１〜第７電圧レベル）によって、基準電圧生成部１３０の出力である第２比較基準信号ＲＥＦＣＲＶと制御信号ＮＧＡＴＥが変化する。これにより、ブースト電圧を一定のレベルに制御するための基準電圧（第２比較基準信号ＲＥＦＣＲＶ）を可変的に設定することができる。
【００５９】
　上述したように、レギュレーションブロック１００は、内部で基準電圧を生成し、これと入力されたブースト電圧とを比較することにより、入力されたブースト電圧のレベルが基準電圧に比べて高いか低いかによって、クロック生成器２００を制御する第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳのロジック状態を変化させる。レギュレーションブロック１００は、このようにクロック生成器２００を制御して、ブースト電圧のレベルを制御する。
【００６０】
　以下、レギュレーションブロック１００の第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳによって制御されるクロック生成器２００について説明する。
【００６１】
　図４は、この発明に係るクロック生成器２００の構成及び動作を説明するための回路図である。
【００６２】
　図４を参照すると、クロック生成器２００は、第１〜第５クロック発生部２１０〜２５０を含んでなる。第１〜第５クロック発生部２１０〜２５０は、いずれも外部から第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳが供給される。第１〜第５クロック発生部２１０〜２５０の各出力端（Ｐ２のソースとＮ２のドレインの接続ノード）は、各後段の入力端（Ｐ２のゲートとＮ２のゲートの接続ノード）に連結されてループを形成する。
【００６３】
　上述した第１〜第５クロック発生部２１０〜２５０の回路は、それぞれが同一であるので、第１クロック発生部２１０について説明する。
【００６４】
　第１クロック発生部２１０は、外部の第１クロック制御信号ＰＢＩＡＳによって駆動される第１ＰＭＯＳトランジスタＰ１と、第５クロック出力端ＣＬＫ４によって駆動される第２ＰＭＯＳトランジスタＰ２とが電源電圧ＶＣＣと第１クロック信号ＣＬＫ０の出力端との間に直列に接続される。第２クロック制御信号ＮＢＩＡＳによって駆動される第１ＮＭＯＳトランジスタＮ１と第５クロック出力端ＣＬＫ４によって駆動される第２ＮＭＯＳトランジスタＮ２とが第１クロック出力端ＣＬＫ０と接地電源ＶＳＳとの間に直列に接続される。
【００６５】
　すなわち、第１ＰＭＯＳトランジスタＰ１、第２ＰＭＯＳトランジスタＰ２、第２ＮＭＯＳトランジスタＮ２及び第１ＮＭＯＳトランジスタＮ１が電源電圧ＶＣＣと接地電圧ＶＳＳとの間に順次直列に接続されているが、第１ＰＭＯＳトランジスタＰ１と第１ＮＭＯＳトランジスタＮ１は、それぞれ外部からの第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳによって駆動され、第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳとランジスタＮ２は、第５クロック発生部２５０の出力である第５クロック信号ＣＬＫ４出力端の出力信号によって駆動される。
【００６６】
　次に、上述したクロック生成器２００の動作を説明する。
【００６７】
　第１クロック制御信号ＰＢＩＡＳによって第１ＰＭＯＳトランジスタＰ１がターンオン又はターンオフされ、ロジック状態のハイに相当する電源電圧ＶＣＣを第２ＰＭＯＳトランジスタＰ２のドレイン端子に印加することを制御し、第２クロック制御信号ＮＢＩＡＳによって第１ＮＭＯＳトランジスタＮ１がターンオン又はターンオフされ、ロジック状態のローに相当する接地電源ＶＳＳを第２ＮＭＯＳトランジスタＮ２のドレイン端子に印加することを制御する。
【００６８】
　この際、第５クロック発生部２５０の出力である第５クロック信号ＣＬＫ４のロジック状態によって第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２のいずれか一つがターンオンされ、第５クロック信号ＣＬＫ４とはロジック状態が反対である第１クロック信号ＣＬＫ０を第１クロック発生部２１０の出力端に出力する。すなわち、第１〜第５クロック発生部２１０〜２５０は、前段の出力信号のロジック状態とは反対のロジック信号を出力する。
【００６９】
　具体的には、第１〜第５クロック信号ＣＬＫ０〜ＣＬＫ４の初期ロジック状態がそれぞれハイ、ロー、ハイ、ロー及びハイであり、第１及び第２クロック制御信号ＰＢＩＡＳ及びＮＢＩＡＳのロジック状態がそれぞれローとハイであるときを考察すると、次のとおりである。
【００７０】
　第１クロック発生部２１０の第１ＰＭＯＳトランジスタＰ１及び第１ＮＭＯＳトランジスタＮ１は、第１クロック制御信号ＰＢＩＡＳ及び第２クロック制御信号ＮＢＩＡＳによってターンオンされ、ハイのロジック状態を有する第５クロック信号ＣＬＫ４によって第２ＮＭＯＳトランジスタＮ２がターンオンされる。これにより、第１クロック発生部２１０は、ロジック状態がハイの第５クロック信号ＣＬＫ４を入力として、ロジック状態がローの第１クロック信号ＣＬＫ０を出力する。第２クロック発生部２２０は、ローのロジック状態を有する第１クロック信号ＣＬＫ０を入力として、ハイのロジック状態を有する第２クロック信号ＣＬＫ１を出力する。第３クロック発生部２３０は、ハイのロジック状態を有する第２クロック信号ＣＬＫ１を入力として、ローのロジック状態を有する第３クロック信号ＣＬＫ２を出力する。第４クロック発生部２４０は、ローのロジック状態を有する第３クロック信号ＣＬＫ２を入力として、ハイのロジック状態を有する第４クロック信号ＣＬＫ３を出力する。第５クロック発生部２５０は、ハイのロジック状態を有する第４クロック信号ＣＬＫ３を入力として、ローのロジック状態を有する第５クロック信号ＣＬＫ４を出力する。第１クロック発生部２１０は、ローのロジック状態を有する第５クロック信号ＣＬＫ４を入力として、ハイのロジック状態を有する第１クロック信号ＣＬＫ０を出力する。
【００７１】
　第１クロック信号ＣＬＫ０のロジック状態を考察すると、ハイからローに、さらにローからハイに変化し続ける。第１〜第５クロック発生部２１０〜２５０は、一定の周期を有する第１〜第５クロック信号ＣＬＫ０〜ＣＬＫ４を出力して、第１及び第２ポンプ３００〜３１０を制御する。
【００７２】
　この際、第１クロック制御信号ＰＢＩＡＳに、ハイのロジック状態を有する信号が入力されるか、あるいは第１クロックＮＢＩＳＡにローのロジック状態を有する信号が入力された場合には、第１ＰＭＯＳトランジスタＰ１がターンオフされ、あるいは第１ＮＭＯＳトランジスタＮ１がターンオフされる。これにより、第１〜第５クロック発生部２１０〜２５０のクロック信号が所定のロジック状態を一定の時間維持することになり、クロック周期を制御することができる。
【図面の簡単な説明】
【００７３】
【図１】この発明に係るブースト電圧制御回路の全体的な構成及び動作を説明するためのブロック図である。
【図２】この発明に係るレギュレーションブロックの構成及び動作を説明するための回路図である。
【図３ａ】この発明に係るパッケージ電圧生成部の構成及び動作を説明するための回路図である。
【図３ｂ】この発明に係るパッケージ電圧生成部の構成及び動作を説明するための回路図である。
【図３ｃ】この発明に係るパッケージ電圧生成部の構成及び動作を説明するための回路図である。
【図４】この発明に係るクロック生成器の構成及び動作を説明するための回路図である。
【符号の説明】
【００７４】
１００  レギュレーションブロック
２００  クロック生成器
３００、３１０  ポンプ手段
１１０  ブースト電圧分割部
１２０  比較部
１３０  基準電圧生成部
１４０  クロック制御信号出力部
１５０  パケージ電圧生成部
１５２  トリムビット入力部
１５４  電圧レベル変換部
１５５  パッケージ電圧出力部
２１０、２２０、２３０、２４０、２５０  クロック発生部
【図１】
2004134074.tif 000003
【図２】
2004134074.tif 000004
【図３ａ】
2004134074.tif 000005
【図３ｂ】
2004134074.tif 000006
【図３ｃ】
2004134074.tif 000007
【図４】
2004134074.tif 000008