(57)【要約】【課題】選択トランジスタ部の面積を縮小化するレイアウト構成により集積度を向上させた不揮発性半導体記憶装置を提供する。【解決手段】選択トランジスタのゲート１０２を各アクティブ領域１００上で分断し、第１選択トランジスタ部１０４と第２選択トランジスタ部１０５をグローバルビット線１０３に垂直な方向に２段に配置する。ゲート１０２は各段でアクティブ領域１本置きに、コンタクトホール１０６はアクティブ領域の結束部ＣＮＰのＢ−Ｂ’線に対して非線対称に配置する。ゲート１０２はコンタクトホール１０６を介し配線１０７に接続する。互いに隣接するアクティブ領域は、選択トランジスタ部１０５では全て結束し、選択トランジスタ部１０４では隣接する２本をＨ型に結束する。コンタクトホール１０８は、結束部に配置してグローバルビット線に接続する。【効果】選択トランジスタ部のピッチをグローバルビット線方向に縮小できる。【選択図】図１
2004134702.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを複数個マトリックス状に配置して構成したメモリセルアレイと、
前記メモリセルアレイの素子分離領域を挟んで隣り合う第１および第２アクティブ領域を部分的に結束するアクティブ領域の結束部と、
前記結束部にグローバルビット線を接続するためのコンタクトホールと、
前記第１および第２アクティブ領域上にそれぞれ１個ずつ配置され、かつ、前記第１および第２アクティブ領域を選択するための第１および第２選択トランジスタを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、前記第１および第２アクティブ領域を選択するための第１および第２選択トランジスタは、ゲートが分断されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、前記第１および第２選択トランジスタの分断されたゲートは、前記グローバルビット線方向に２段に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、各段の選択トランジスタのゲートは前記アクティブ領域１本置きに配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２〜４のいずれかに記載の不揮発性半導体記憶装置において、前記コンタクトホールが前記第１および第２アクティブ領域の一方と前記結束部の交点に概ね配置され、かつ前記第１および第２選択トランジスタのうちメモリセル側に配置された選択トランジスタのゲートが前記コンタクトホールを配置するアクティブ領域上に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、前記第１および第２選択トランジスタのゲートは分断されて前記第１アクティブ領域から、前記第２アクティブ領域に隣接する第３アクティブ領域まで更に延長されて配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項２〜６のいずれかに記載の不揮発性半導体記憶装置において、前記グローバルビット線に垂直で前記アクティブ領域の結束部を通る面に対して鏡面対称に、前記選択トランジスタのゲートおよび前記メモリセルアレイを構成するメモリブロックが配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項２〜６のいずれかに記載の不揮発性半導体記憶装置において、前記メモリセルアレイを構成するメモリブロックが、前記グローバルビット線に垂直で前記アクティブ領域の結束部を通る面に対し鏡面対称に配置され、選択トランジスタのゲートは非鏡面対称に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項２〜８のいずれかに記載の不揮発性半導体記憶装置において、メモリセルの接続が、グローバルビット線方向に直列接続であることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項２〜８のいずれかに記載の不揮発性半導体記憶装置において、前記メモリセルの接続が、グローバルビット線方向に並列接続であることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項２〜５、７〜１０のいずれかに記載の不揮発性半導体記憶装置において、不揮発性メモリセルが第１ゲート、第２ゲート及び第１ゲート、第２ゲートとは機能の異なる第３ゲートを有することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
第１ゲート、第２ゲート及び第１ゲート、第２ゲートとは機能の異なる第３ゲートを有する不揮発性メモリセルをマトリックス上に配置して構成したメモリセルアレイを有し、前記メモリセルアレイを構成するメモリセルの素子分離領域を挟んで隣り合う２本のアクティブ領域を１組として、それぞれのアクティブ領域がコンタクトホールを介して共有するグローバルビット線に接続され、かつ、前記アクティブ領域を選択するための第１および第２選択トランジスタを具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に係り、特に電気的書き換え可能な不揮発性半導体記憶装置の高集積化に適したメモリセルアレイの構造に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の１つであるフラッシュメモリは携帯性、衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータや携帯電話等の小型携帯情報機器の記憶装置として急速に需要が拡大している。フラッシュメモリにおいてはビットコストの低減が重要な課題であり、これを実現するためにメモリセルのみならず選択トランジスタのレイアウトを工夫し、コンタクトホールとグローバルビット線数を減少させることによりチップ面積の低減を図る方法が提案されている。
【０００３】
従来のＮＡＮＤ型フラッシュメモリにおいては、２つのアクティブ領域が結束され、コンタクトホールを介してグローバルビット線と接続され、各アクティブ領域に配置される２つのメモリセルストリングを選択するための第１選択トランジスタがそのゲート配線を平行にして２列に配置される。各列の選択トランジスタは、エンハンスメント型トランジスタとディプレッション型トランジスタを交互に直列に接続して構成される。また、ソース線が前記アクティブ領域と直交するように配置され、前記ソース線と接続するように第２選択トランジスタが１列で配置され、２列の前記第１選択トランジスタと１列の前記第２選択トランジスタ間に第１ゲートと第２ゲートを有する複数のメモリセルトランジスタが直列に接続されている（例えば、特許文献１参照）。
【０００４】
また、前記第１選択トランジスタおよび前記第２選択トランジスタを分断して配置することにより選択トランジスタをエンハンスメント型トランジスタのみで形成し、ディプレッション型トランジスタ形成のためのイオン注入を不要として、製造工程の簡略化する方法がある（例えば、特許文献２参照）。
【０００５】
前記した２つの特許文献１および特許文献２の例では、従来、２列のアクティブ領域を共通のグローバルビット線に接続するために必要であった２列の選択トランジスタと２個のコンタクトホールを、２列の選択トランジスタと１個のコンタクトホールとすることにより、ビット線方向の面積を縮小し、チップ面積の低減を図っている。
【０００６】
【特許文献１】
特開平２−７４０６９号公報
【特許文献２】
特開平８−４６１５９号公報
【特許文献３】
特開２００１−２８４２８号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、前述した２つの特許文献では、選択トランジスタ部自体を小面積化する方法は開示されていない。
【０００８】
本発明の目的は、選択トランジスタ部の面積を縮小化するレイアウト構成により集積度を向上させた不揮発性半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、上記課題を解決するために次のような構成を採用している。すなわち、不揮発性メモリセルを複数個マトリックス状に配置して構成したメモリセルアレイを有し、これらのメモリセルアレイの素子分離領域を挟んで隣り合う第１および第２アクティブ領域が結束され、かつコンタクトホールを介してグローバルビット線と接続されており、前記第１および第２アクティブ領域を選択するための第１および第２選択トランジスタを具備した不揮発性半導体記憶装置において、前記第１および前記第２選択トランジスタのゲートが、分断されて前記第１及び第２アクティブ領域上にそれぞれ１個ずつ配置されている。
【００１０】
上記不揮発性半導体記憶装置において、分断された前記第１および第２選択トランジスタのゲートはグローバルビット線方向に２段に配置する。
【００１１】
この場合、各段の選択トランジスタのゲートは前記アクティブ領域１本置きに配置すれば好適である。
【００１２】
さらに、前記コンタクトホールが前記第１および第２アクティブ領域の一方と前記結束部の交点に概ね配置され、かつ前記第１および第２選択トランジスタのうちメモリセル側に配置された選択トランジスタのゲートがコンタクトホールの配置されているアクティブ領域上に配置すれば好適である。
【００１３】
またさらに、前記第１および第２選択トランジスタのゲートは分断されて前記第１アクティブ領域から、第２アクティブ領域に隣接する第３アクティブ領域まで延長されて配置すれば好適である。
【００１４】
また、前記グローバルビット線に垂直で前記アクティブ領域の結束部を通る面に対し鏡面対称に、前記選択トランジスタのゲートおよびメモリブロックを配置すれば好適である。
【００１５】
また、前記メモリブロックは前記グローバルビット線に垂直で前記アクティブ領域の結束部を通る面に対し鏡面対称に配置され、選択トランジスタのゲートは非鏡面対称に配置されてもよい。
【００１６】
上記不揮発性半導体記憶装置において、メモリセルの接続方式がグローバルビット線方向に直列接続である。
【００１７】
上記不揮発性半導体記憶装置において、メモリセルの接続方式がグローバルビット線方向に並列接続である。
【００１８】
上記不揮発性半導体記憶装置において、不揮発性メモリセルが第１ゲート、第２ゲート及び第１ゲート、第２ゲートとは機能の異なる第３ゲートを有する。
【００１９】
また、本発明の別の構成は、第１ゲート、第２ゲート及び第１ゲート、第２ゲートとは機能の異なる第３ゲートを有する不揮発性メモリセルをマトリックス状に配置して構成したメモリセルアレイを有し、これらのメモリセルの素子分離領域を挟んで隣り合う２本のアクティブ領域を１組とし、それぞれのアクティブ領域はコンタクトホールを介して共有するグローバルビット線に接続され、前記アクティブ領域を選択するための第１および第２選択トランジスタを具備していることを特徴としている。
【００２０】
【発明の実施の形態】
以下、本発明に係る不揮発性半導体記憶装置の好適な実施の形態について、添付図面を参照しながら詳細に説明する。
【００２１】
＜実施の形態１＞
図１及び図６は、本発明に係る不揮発性半導体記憶装置の第１の実施の形態を示すレイアウト図である。なお、図面を見やすくするために各部材にハッチングを施し、一部の部材は省略している。また、図２〜図５は、それぞれ図１に示したＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿った部分の断面図である。なお、Ｂ−Ｂ’断面に対応する図３ではコンタクトホール１０８に第１層メタル配線Ｍ１のドグボーン１０７を示したが、図１のレイアウト図では見にくくなるため省略した。また、図３では第１層メタル配線Ｍ１と第２層メタル配線Ｍ２間を接続するコンタクトホール１０８’を表示したが、アクティブ領域１００の結束部ＣＮＰと結束部ＣＮＰ上の第１層メタル配線Ｍ１を接続するコンタクトホール１０８と同じパターンであり、同様に図１のレイアウト図では見にくくなるため省略した。
【００２２】
図１に示したように、アクティブ領域１００上には、メモリセル１０１が複数個直列に配置されたメモリセル列が並行に複数列配置され、メモリセルアレイＭＣＡを構成している。これらのメモリセル列の両端には選択トランジスタのゲート１０２がそれぞれ１個ずつ配置されており、選択トランジスタのゲート１０２は各アクティブ領域１００上で分断されている。また、選択トランジスタのゲートはグローバルビット線１０３に垂直な方向に２段に配置され、各段において選択トランジスタのゲート１０２がアクティブ領域１本置きに配置されている。さらに、選択トランジスタのゲート１０２は、コンタクトホール１０６を介してゲート配線１０７により接続されている（図２、図４、図５参照）。
【００２３】
なお、図２に示すように各メモリセル１０１は、浮遊ゲートＦＧ（第１ゲート）と制御ゲートＣＧ（第２ゲート）からなっている。なお、図２において、２０はアクティブ領域１０１と浮遊ゲートＦＧ間の層間絶縁膜、２１は浮遊ゲートと第２ゲート間の層間絶縁膜である。２２、２３も層間の絶縁膜である。
【００２４】
第１選択トランジスタ部１０４および第２選択トランジスタ部１０５は、グローバルビット線１０３に垂直な方向に２段に配置され、アクティブ領域１００の結束部ＣＮＰに対して非鏡面対称（第１選択トランジスタ部で言えば、Ｂ−Ｂ’線に対して非線対称）に配置されている。アクティブ領域は、互いに隣接する第２選択トランジスタ部１０５の間ではすべて結束されている。一方、互いに隣接する第１選択トランジスタ部１０４の間では、隣接する２本のアクティブ領域がＨ型に結束され、結束部ＣＮＰを形成している。コンタクトホール１０８はＨ型の結束部ＣＮＰに配置され、グローバルビット線１０３と接続される（図１、図３）。本配置により、図６に示すように隣接する選択トランジスタのゲート間距離を最小加工寸法Ｆとすることが可能となり、２段に構成された選択トランジスタのピッチを縮小することができる。これにより、第１及び第２選択トランジスタ部１０４，１０５の面積はグローバルビット線方向に縮小される。
【００２５】
次に、本実施の形態における選択トランジスタの動作方法を、図７を用いて説明する。ここでは、２段の第１選択トランジスタ部１０４および第２選択トランジスタ部１０５を動作させてメモリセルアレイＭＣＡ内のメモリセル列を選択する場合について述べる。なお、図７においてＣＳはソース線である。
【００２６】
まず、グローバルビット線１０３をハイ（Ｈｉｇｈ）にして、選択トランジスタ用の配線ＳＴ１，ＳＴ１’，ＳＴ２’を０Ｖとして、これらの配線に接続された選択トランジスタをオフとする。配線ＳＴ２をＨｉｇｈにして、この配線に接続された選択トランジスタをオンにすると、Ａ列とＡ’列が選択され、グローバルビット線１０３の電位がＡ列とＡ’列に転送される。この時、他のメモリセル列はグローバルビット線から切り離される。
【００２７】
同様に、選択トランジスタ用の配線ＳＴ１’，ＳＴ２’，ＳＴ２’を０Ｖとして、配線ＳＴ１をＨｉｇｈにして、これらの配線に接続された選択トランジスタをオンにすると、Ｂ列とＢ’列が選択される。
【００２８】
また、選択トランジスタ用の配線ＳＴ１，ＳＴ１’，ＳＴ２を０Ｖとして、これらの配線に接続された選択トランジスタをオフとする。配線ＳＴ２’をＨｉｇｈとし、この配線に接続された選択トランジスタをオンにすると、Ｃ列とＣ’列が選択され、グローバルビット線１０３の電位がＣ列とＣ’列に転送される。
【００２９】
また、選択トランジスタ用の配線ＳＴ１，ＳＴ２，ＳＴ２’を０Ｖとして、これらの配線に接続された選択トランジスタをオフとする。配線ＳＴ１’をＨｉｇｈとし、この配線に接続された選択トランジスタをオンにすると、Ｄ列とＤ’列が選択され、グローバルビット線１０３の電位がＤ列とＤ’列に転送される。
【００３０】
したがって、隣接する結束して共有化した２本のアクティブ領域上のメモリセルにおいて、Ａ列が選択された場合にはＡ’列、Ｂ列が選択された場合にはＢ’列、Ｃ列が選択された場合にはＣ’列、Ｄ列が選択された場合にはＤ’列が選択される。
【００３１】
本実施の形態によれば、選択トランジスタ部のレイアウト面積を縮小できるという効果がある。また、エンハンスメント型トランジスタとディプレッション型トランジスタをグローバルビット線方向に適宜直列に接続して配置している従来の選択トランジスタでは、ディプレッション型トランジスタを作成するためのイオン注入が必要であった。本実施の形態では、ゲートを分断することによりディプレッション型トランジスタが不要となるので前記イオン注入が不要となり、製造工程を簡略化できる。
【００３２】
＜実施の形態２＞
次に、本発明に係る不揮発性半導体記憶装置の第２の実施の形態を図８により説明する。実施の形態１との違いは、第１選択トランジスタ部１０４における選択トランジスタのゲート１０２がアクティブ領域１００の結束部ＣＮＰに対して鏡面対象（すなわち、Ｅ−Ｅ’線に対して線対称）であること、及びコンタクトホール１０８をアクティブ結束部ＣＮＰの中心からアクティブ結束部ＣＮＰとアクティブ領域１００の交点にずらして配置していることであり、その他の部材、材料、構造等は前述した実施の形態１と同様である。
【００３３】
従来の選択トランジスタ部分の構造は、４段の選択トランジスタおよび選択トランジスタとコンタクトホールの合わせ余裕およびコンタクトホールの配置スペースが必要であったが、本実施の形態による選択トランジスタ部分の利点は、コンタクトホール１０８をアクティブ領域１００の結束部とアクティブ領域の交点にずらし、分断された選択トランジスタのゲート１０２間の間隙に配置することによって、選択トランジスタのレイアウトスペースが４段の選択トランジスタゲートの配置スペースのみとなり、実施の形態１と比較してさらに選択トランジスタ部分の面積縮小が図れることである。
本実施の形態２の選択トランジスタ動作方法は、前記実施の形態１の選択トランジスタ動作方法と同様である。
【００３４】
＜実施の形態３＞
次に、本発明に係る不揮発性半導体記憶装置の第３の実施の形態を図９により説明する。実施の形態２との違いは、隣接する第１選択トランジスタ部１０４が、グローバルビット線１０３に垂直でアクティブ領域の結束部ＣＮＰの中央を通過する面に対し非対称であることであり、コンタクトホール１０８をアクティブ結束部ＣＮＰとアクティブ領域１００の交点に配置している。その他の部材、材料、構造等は実施の形態１と同様である。
【００３５】
これにより、第１選択トランジスタ部１０４が４段の選択トランジスタゲート１０２のみでレイアウトでき、実施の形態１と比較して選択トランジスタ部分の面積縮小が図れる。本実施の形態３の選択トランジスタ動作方法は前記実施の形態１の選択トランジスタ動作方法と同様である。
【００３６】
＜実施の形態４＞
次に、本発明に係る不揮発性半導体記憶装置の第４の実施の形態を図１０により説明する。
【００３７】
実施の形態２との違いは、第１選択トランジスタ部１０４のゲート１０２が隣接する２つのアクティブ領域１００に共通となるよう配置されていることである。つまり、分断された選択トランジスタゲート１０２は、Ｈ型に結束された第１および第２アクティブ領域１００−１，１００−２の一方側から、隣接する第３のアクティブ領域１００−３まで、延長されて配置されている。
【００３８】
本実施の形態の利点は、実施の形態１〜３と比較して、前記第１選択トランジスタ部１０４および前記第２選択トランジスタ部１０５のゲート電極１０７に配置されるコンタクトホール１０６の数を低減させることにより、コンタクトホールのピッチを緩和することができる点であり、選択トランジスタのゲートとコンタクトホールの接触不良に起因した歩留りの低下を抑制することが可能となる。また、実施の形態２と同様に、グローバルビット線１０３とアクティブ領域１００を接続するコンタクトホール１０８を、分断された選択トランジスタのゲート間の隙間に配置することにより、選択トランジスタ部を４列の選択トランジスタゲートによりレイアウト可能となり、実施の形態１と比較して選択トランジスタ部分の面積縮小が図れる。
【００３９】
本実施の形態における選択トランジスタの動作方法は実施の形態１と同様であるが、図１１に示したように、分断された選択トランジスタゲート１０２の配置が異なることから、Ａ列が選択された場合にはＢ’列、Ｂ列が選択された場合にはＡ’列、Ｃ列が選択された場合にはＤ’列、Ｄ列が選択された場合にはＣ’列が選択される。
【００４０】
＜実施の形態５＞
次に、本発明に係る不揮発性半導体記憶装置の第５の実施の形態を図１２により説明する。実施の形態４との違いは、コンタクトホール１０８が、グローバルビット線１０３に垂直でアクティブ結束部ＣＮＰの中央を通る面に対し非鏡面対称に配置されていることであり、その他の部材、材料、構造等は実施の形態４と同様である。
【００４１】
本実施の形態の利点は、実施の形態４と同様に実施の形態１〜３と比較して、第１選択トランジスタ部１０４および第２選択トランジスタ部１０５のゲート電極１０２に至るコンタクトホール１０６の数を低減させ、コンタクトホールのピッチを緩和することが可能であり、選択トランジスタのゲートとコンタクトホールの接触不良に起因した歩留りの低下を抑制できる点である。加えて、実施の形態２と同様に、コンタクトホール１０８を、分断された選択トランジスタのゲート間の隙間に配置することにより、選択トランジスタ部を４列の選択トランジスタのゲートでレイアウトすることが可能となる。これにより、実施の形態１と比較して第１及び第２選択トランジスタ部１０４，１０５の面積縮小が図れることである。
本実施の形態の選択トランジスタ動作方法は、前記実施の形態４の選択トランジスタ動作方法と同様である。
【００４２】
なお、実施の形態１〜５では、メモリセルを直列に接続したいわゆるＮＡＮＤ型を例に挙げて説明したが、メモリセルを並列に接続するＮＯＲ型やＡＮＤ型においても適用可能であり、同様の効果が得られる。
【００４３】
＜実施の形態６＞
次に、本発明に係る不揮発性半導体記憶装置の第６の実施の形態を説明する。本実施の形態は、グローバルビット線方向にサイズを低減できるレイアウトを、第１及び第２ゲートの他に機能の異なる第３ゲートを有し、ゲート選択トランジスタのゲートがアクティブ領域上で分断されていないタイプの不揮発性半導体記憶装置に本発明を適用する場合の例である。　なお、このような第３ゲートを有する不揮発性半導体記憶装置としては、例えば、特許文献３に記載されている。
【００４４】
まず、本願発明者らが先に検討したレイアウトを図１３に示す。図１３において、アクティブ領域１００上に第３ゲート１１１が形成され、第３ゲートの隙間にメモリセル１０１が複数個配置されている。メモリセル１０１の両端には選択トランジスタのゲート１０２が、それぞれ２個ずつ配置されている。選択トランジスタのゲート１０２は、グローバルビット線１０３方向に垂直に２段で配置されている。
【００４５】
第１選択トランジスタ部１０４および第２選択トランジスタ部１０５は、選択トランジスタのゲート１０２と、選択トランジスタのゲート用コンタクトホール１０６、選択トランジスタ用の配線１０７から構成されている。なお、選択トランジスタのゲートがアクティブ領域上で分断されていないので、選択トランジスタのゲート用コンタクトホール１０６と選択トランジスタ用の配線１０７は、端部で接続すればよいので、ゲート１０２が共通している複数の選択トランジスタのゲートの端の方でコンタクトホール１０６を１個設けて配線１０７と接続しているが、図１３に示した範囲では図示していない。本選択トランジスタは、エンハンスメント型トランジスタとディプレッション型トランジスタを直列に接続して構成されている。第１選択トランジスタ部１０４および第２選択トランジスタ部１０５は、グローバルビット線１０３に垂直な方向に２段で配置している。アクティブ領域１００は、隣接する第２選択トランジスタ部１０５の間ですべて結束されている。
【００４６】
コンタクトホール１０８は第１選択トランジスタ部１０４の各アクティブ領域１００に配置され、グローバルビット線１０３と接続される。また、１０９はシリコン酸化膜（フィールド酸化膜）からなる素子分離領域であり、１１０はメモリセル用ゲート配線である。
【００４７】
図１３に示した配置により、第１ゲート（浮遊ゲート）および第２ゲート（制御ゲート）とは機能の異なる第３ゲートが第１ゲートおよび第２ゲートの隙間に埋め込まれて存在する不揮発性メモリセルにおいて、共通のグローバルビット線１０３に２本のアクティブ領域１００を接続可能である。このレイアウトにおいて、隣接するコンタクトホール１０８間のスペースを最小加工寸法とすることにより、グローバルビット線方向にサイズを低減できる。
【００４８】
次に、図１３における選択トランジスタの動作方法を、図１４を参照して説明する。
ここでは、２段の第１選択トランジスタ部１０４および第２選択トランジスタ部１０５を動作させてメモリセル列Ａ，Ｂ，Ｃ，Ｄがそれぞれ選択できればよい。ただし、第１ゲートおよび第２ゲートとは機能の異なる第３ゲートが第１ゲートおよび第２ゲートの隙間に埋め込まれて存在するメモリセルにおいては、ソースおよびドレイン拡散層は隣接するメモリセルと拡散層を共用する仮想接地型であるため、図１４の例えばＢ列を選択する場合には、隣接するＡ列およびＡ’列は素子分離領域として動作することから、選択するメモリセル列は１列おきとなる。
【００４９】
まず、図１４のそれぞれＡ〜Ｄで囲まれた領域に着目する。グローバルビット線１０３をＨｉｇｈとする。配線ＳＴ２’ＳＴ１’，ＳＴ１を０Ｖにし、これらの配線に接続された選択トランジスタをオフにし、配線ＳＴ２をＨｉｇｈにしてこの配線に接続された選択トランジスタをオンにすると、Ａ列のみが選択され、グローバルビット線１０３の電位がＡ列に転送される。この時、他のビットはグローバルビット線１０３から切り離される。同様に配線ＳＴ１をＨｉｇｈとし、それ以外の配線を０ＶにするとＢ列、配線ＳＴ２’をＨｉｇｈとし、それ以外の配線を０ＶにするとＤ列、配線ＳＴ１’をＨｉｇｈとし、それ以外の配線を０ＶにするとＣ列が選択される。
【００５０】
一方、配線ＳＴ３’，ＳＴ４’を０Ｖにし、これらの配線に接続された選択トランジスタをオフにし、配線ＳＴ３をＨｉｇｈにして選択トランジスタをオンにすると、Ｂ列のみが選択され、ソース線ＣＳの電位がＢ列に転送される。この時、他のメモリセル列はソース線ＣＳから切り離される。同様に、配線ＳＴ４をＨｉｇｈとし、それ以外の配線を０ＶにするとＡ列、配線ＳＴ４’をＨｉｇｈとし、それ以外の配線を０ＶにするとＤ列、配線ＳＴ３’をＨｉｇｈとし、それ以外の配線を０ＶにするとＣ列が選択される。したがって、隣接する結束して共有化した２本のアクティブ領域上のメモリセルはＡ列が選択された場合にはＡ’列、Ｂ列が選択された場合にはＢ’列、Ｃ列が選択された場合にはＣ’列、Ｄ列が選択された場合にはＤ’列が選択される。
【００５１】
次に、図１５により、本発明に係る不揮発性半導体記憶装置の第６の実施の形態を説明する。先に検討した図１３との違いは、隣り合うアクティブ領域１００にＨ型の結束部ＣＮＰを設けていることであり、その他の部材、材料、構造等は、図１３の場合と同様である。
【００５２】
図１５に示すように２本のアクティブ領域を結束して共有化することにより、第１ゲートおよび第２ゲートとは機能の異なる第３ゲートが前記第１ゲートおよび第２ゲートの隙間に埋め込まれて存在する不揮発性メモリセルにおいて、コンタクトホールの数を低減することが可能である。これにより、図１３と比較して更にグローバルビット線方向にメモリセルの集積化が可能となる。
本実施の形態の選択トランジスタ動作方法は、図１３の場合の選択トランジスタ動作方法と同様である。
【００５３】
＜実施の形態７＞
次に、本発明に係る不揮発性半導体記憶装置の第７の実施の形態を図１６により説明する。実施の形態６との違いは、選択トランジスタのゲート１０２を分断していること、コンタクトホール１０８の配置をアクティブ領域１００の結束部ＣＮＰの中心からアクティブ領域の結束部とアクティブ領域の交点にずらして配置していることであり、その他の部材、材料、構造等は実施の形態６と同様である。
【００５４】
本実施の形態の配置による選択トランジスタ部分の利点は、選択トランジスタのゲートを分断して配置することにより、隣接する選択トランジスタ間のそれぞれのゲートとの合わせ余裕を最小加工寸法とすることができるので、選択トランジスタ部のグローバルビット線方向のレイアウト面積を縮小できる点である。
【００５５】
加えて、コンタクトホール１０６を分断された選択トランジスタのゲート間の間隙に配置することによって選択トランジスタのレイアウトスペースが４列の選択トランジスタのゲートの配置スペースのみとなり、実施の形態６と比較して選択トランジスタ部分の面積縮小が図れることである。
なお、本実施の形態の選択トランジスタ動作方法は、図１３の場合の選択トランジスタ動作方法と同様である。
【００５６】
＜実施の形態８＞
次に、本発明に係る不揮発性半導体記憶装置の第８の実施の形態を図１７により説明する。実施の形態７との違いは、第１選択トランジスタ部１０４のゲート１０２の配置のみであり、その他の部材、材料、構造等は実施の形態７と同様である。
【００５７】
本実施の形態の配置では、選択トランジスタ用のゲート配線１０７および選択トランジスタ用ゲート電極のコンタクトホール１０６をメモリセル側にずらして配置することにより、実施の形態８と同様に４列の選択トランジスタのゲートの配置スペースのみで選択トランジスタ部１０４，１０５がレイアウトでき、図１３の場合と比較して選択トランジスタ部分の面積縮小が図れる。
【００５８】
以上、本発明の好適な実施の形態例について説明したが、本発明は上記実施の形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更を為し得ることは勿論である。
【００５９】
【発明の効果】
前述した実施の形態例より明らかなように、本発明に係る不揮発性半導体記憶装置によれば、２段に構成された選択トランジスタのピッチを縮小することができる。これにより選択トランジスタ部の面積をグローバルビット線方向に縮小可能となり、チップ面積を縮小できる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１の実施の形態のレイアウト例を示す平面図。
【図２】図１に示したＡ−Ａ’線に沿った部分の断面構造図。
【図３】図１に示したＢ−Ｂ’線に沿った部分の断面構造図。
【図４】図１に示したＣ−Ｃ’線に沿った部分の断面構造図。
【図５】図１に示したＤ−Ｄ’線に沿った部分の断面構造図。
【図６】図１のＨ型の結束部近傍における隣接する選択トランジスタのゲート間の最小加工寸法でのレイアウトを示す図。
【図７】実施の形態１の選択トランジスタの動作方法を説明するための回路図。
【図８】本発明に係る不揮発性半導体記憶装置の第２の実施の形態のレイアウト例を示す平面図。
【図９】本発明に係る不揮発性半導体記憶装置の第３の実施の形態のレイアウトを示す平面図。
【図１０】本発明に係る不揮発性半導体記憶装置の第４の実施の形態のレイアウト例を示す平面図。
【図１１】実施の形態４の選択トランジスタの動作方法を説明するための回路図。
【図１２】本発明に係る不揮発性半導体記憶装置の第５の実施の形態のレイアウト例を示す平面図。
【図１３】本発明に先立って検討した不揮発性半導体記憶装置のレイアウト例を示す平面図。
【図１４】図１３の選択トランジスタの動作方法を説明するための回路図。
【図１５】本発明に係る不揮発性半導体記憶装置の第６の実施の形態のレイアウト例を示す平面図。
【図１６】本発明に係る不揮発性半導体記憶装置の第７の実施の形態のレイアウト例を示す平面図。
【図１７】本発明に係る不揮発性半導体記憶装置の第８の実施の形態のレイアウト例を示す平面図。
【符号の説明】
２０〜２３…層間絶縁膜、１００，１００−１，１００−２，１００−３…アクティブ領域、１０１…メモリセル、１０２…選択トランジスタのゲート、１０３…グローバルビット線、１０４…第１選択トランジスタ部、１０５…第２選択トランジスタ部、１０６…選択トランジスタ用ゲート電極のコンタクトホール、１０７…選択トランジスタ用ゲート配線、１０８，１０８’…コンタクトホール、１０９…フィールド酸化膜、１１０…メモリセルのゲート配線、１１１…第３ゲート、ＣＮＰ…結束部、Ｍ１…第１層メタル配線、Ｍ２…第２層メタル配線、Ｆ…最小加工寸法、ＦＧ…浮遊ゲート（第１ゲート）、ＣＧ…制御ゲート（第２ゲート）、ＭＣＡ…メモリセルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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