(57)【要約】【課題】高い周波数の入力クロックに対しても高い同期精度を維持できるクロック同期回路システムを提供することを目的とする。【解決手段】インバータ１段で構成された前進パルス用単位遅延素子６０−１、・・・６０−ｎおよび後退パルス用単位遅延素子８０−１、・・・８０−ｎを複数段接続して遅延回路１９を構成し、前進パルス用遅延線２０を所定時間の遅延をもって通過した前進パルスをラッチ回路３０の対応する単位ラッチ回路にラッチし、このラッチされた情報により後退パルス用遅延線の対応する後退パルス用遅延素子を起点として後退パルスとして折り返して出力して、入力クロックに同期した出力クロックが出力される。【選択図】　　図１
2004134964.tif 000002
【特許請求の範囲】
【請求項１】
外部からの入力クロックを第１の遅延時間で遅延して出力する第１の入力回路と、
第２の遅延時間を持ち、前記外部からの入力クロックに同期した出力クロックを出力する出力回路と、
前記第１の入力回路に接続され、前記第１の入力回路の出力に対して前記第１の遅延時間と第２の遅延時間の合計の遅延時間を持つ第２の入力回路と、
前記第２の入力回路と前記出力回路の間に接続され、前記第２の入力回路から発生された遅延入力クロックを前進パルスとして遅延して通過させるとともに、前記外部からの入力クロックの周期から、前記第１の遅延時間および第２の遅延時間の合計の遅延時間を引いた時間だけ遅延させた遅延点から、この遅延点を前記前進パルスが通過したことを示す通過情報を出力する前進パルス用遅延線と、前記前進パルス用遅延線から出力された通過情報をラッチし、そのラッチされた通過情報に基づいてラッチ出力を出力するラッチ回路と、前記ラッチ回路から出力されたラッチ出力に基づいて、前記外部からの入力クロックの周期から、前記第１の遅延時間および第２の遅延時間の合計の遅延時間を引いた時間だけ遅延しかつ前記入力クロックに相当する周期を持つ後退パルスを生成して前記出力回路に供給する後退パルス用遅延線とを有する遅延回路と、
を具備し、
前記前進パルス用遅延線および後退パルス用遅延線は複数の単位遅延素子で構成され、この複数の単位遅延素子の各々は１つのインバータに対応する遅延時間を有する遅延素子で構成されることを特徴とするクロック同期回路システム。
【請求項２】
前記遅延素子はインバータまたはクロックドインバータで構成されることを特徴とする請求項１に記載のクロック同期回路システム。
【請求項３】
前記第２の入力回路は互いに逆極性の第１、第２のインバータ制御クロックを発生する第１のクロック発生部を有し、前記ラッチ回路は互いに逆極性の第３、第４のインバータ制御クロックを発生する第２のクロック発生部を有し、前記前進パルス用遅延線の単位遅延素子を構成するクロックドインバータには、前記第２の入力回路から発生する互いに逆極性の第１、第２のインバータ制御クロックが入力され、前記後退パルス用遅延線の単位遅延素子を構成するクロックドインバータには、前記ラッチ回路から発生する互いに逆極性の第３、第４のインバータ制御クロックが入力されることを特徴とする請求項１又は請求項２に記載のクロック同期回路システム。
【請求項４】
前記第１の入力回路は前記入力クロックと同じ周期を持ち前記第１の遅延時間だけ遅延した互いに逆極性の第１、第２の内部クロックを発生する内部クロック発生部を有し、前記後退パルス用遅延線中の偶数段の単位遅延素子には前記第１、第２の内部クロックの一方が入力され、奇数段の単位遅延素子には前記第１、第２の内部クロックの他方が入力されることを特徴とする請求項１又は請求項２に記載のクロック同期回路システム。
【請求項５】
前記内部クロック発生部は前記第１の内部クロックを発生する偶数段の直列接続されたインバータで構成された第１のインバータ回路と、前記第２の内部クロックを発生する奇数段の直列接続されたインバータで構成された第２のインバータ回路とを有し、前記第１のインバータ回路から発生される第１の内部クロックと、第２のインバータ回路から発生される第２の内部クロックとは互いに同期して出力されることを特徴とする請求項１又は請求項２に記載のクロック同期回路システム。
【請求項６】
前記内部クロック発生部は前記第１の内部クロックを発生する少なくとも１個のインバータを含んで構成された第１回路と、前記１個のインバータの遅延時間に相当する遅延時間を持つ少なくとも１個のトランスファゲートを含んで構成された第２回路とを有することを特徴とする請求項１または請求項２に記載のクロック同期回路システム。
【請求項７】
前記第１の入力回路は前記入力クロックの周波数を分周する分周回路を含むことを特徴とする請求項１または請求項２に記載のクロック同期回路システム。
【請求項８】
第１の入力クロックが供給され、この第１の入力クロックに同期し且つ少なくともその１周期分だけ遅延した第１出力クロックを出力する第１の同期回路と、
第２の入力クロックが供給され、この第２の入力クロックに同期し且つ少なくともその１周期分だけ遅延した第２出力クロックを出力する第２の同期回路と、
前記第２の同期回路の前段に接続された分周回路と、
前記第１出力クロックおよび第２出力クロックのいずれか一方を選択して出力する選択出力回路とを具備し、
前記第１、第２の同期回路は夫々、外部からの入力クロックを第１の遅延時間で遅延して出力する第１の入力回路と、第２の遅延時間を持ち、前記外部からの入力クロックに同期した出力クロックを出力する出力回路と、前記第１の入力回路に接続され、前記第１の入力回路の出力に対して前記第１の遅延時間と第２の遅延時間の合計の遅延時間を持つ第２の入力回路と、前記第２の入力回路と前記出力回路の間に接続され、前記第２の入力回路から発生された遅延入力クロックを前進パルスとして遅延して通過させるとともに、前記外部からの入力クロックの周期から、前記第１の遅延時間および第２の遅延時間の合計の遅延時間を引いた時間だけ遅延させた遅延点から、この遅延点を前記前進パルスが通過したことを示す通過情報を出力する前進パルス用遅延線と、前記前進パルス用遅延線から出力された通過情報をラッチし、そのラッチされた通過情報に基づいてラッチ出力を出力するラッチ回路と、前記ラッチ回路から出力されたラッチ出力に基づいて、前記外部からの入力クロックの周期から、前記第１の遅延時間および第２の遅延時間の合計の遅延時間を引いた時間だけ遅延しかつ前記入力クロックに相当する周期を持つ後退パルスを生成して前記出力回路に供給する後退パルス用遅延線とを有する遅延回路と、を具備し、前記前進パルス用遅延線および後退パルス用遅延線は複数の単位遅延素子で構成され、この複数の単位遅延素子の各々は１つのインバータに対応する遅延時間を有する遅延素子で構成されることを特徴とするクロック同期回路システム。
【請求項９】
外部から第１の入力クロックが入力される第１の同期回路と、第１の同期回路に入力される第１の入力クロックと相補関係にある第２の入力クロックが入力される第２の同期回路と、を具備し、
前記第１、第２の同期回路の夫々は、
外部からの入力クロックを第１の遅延時間だけ遅延し第１の内部クロックを発生するクロック発生部を有する第１の入力回路と、
第２の遅延時間を持ち、前記外部からの入力クロックに同期した出力クロックを出力する出力回路と、
前記第１の入力回路に接続され、前記第１の入力回路の出力に対して前記第１の遅延時間と第２の遅延時間の合計の遅延時間を持つ第２の内部クロックを発生する第２の入力回路と、
前記第２の入力回路と前記出力回路の間に接続され、前記第２の入力回路から発生された第２の内部クロックを前進パルスとして遅延して通過させるとともに、前記外部からの入力クロックの周期から、前記第１の遅延時間および第２の遅延時間の合計の遅延時間を引いた時間だけ遅延させた遅延点から、この遅延点を前記前進パルスが通過したことを示す通過情報を出力する前進パルス用遅延線と、前記前進パルス用遅延線から出力された通過情報をラッチし、そのラッチされた通過情報に基づいてラッチ出力を出力するラッチ回路と、前記ラッチ回路から出力されたラッチ出力に基づいて、前記外部からの入力クロックの周期から、前記第１の遅延時間および第２の遅延時間の合計の遅延時間を引いた時間だけ遅延しかつ前記入力クロックに相当する周期を持つ後退パルスを生成して前記出力回路に供給する後退パルス用遅延線とを有する遅延回路と、を有し、
前記第１、第２のいずれか一方の同期回路の第１の入力回路から発生する第１の内部クロックを前記第１の同期回路の後退パルス用遅延線中の奇数段および前記第２の同期回路の後退パルス用遅延線中の偶数段に入力し、他方の同期回路の第１の入力回路から発生する第１の内部クロックを前記第１の同期回路の後退パルス用遅延線中の偶数段および前記第２の同期回路の後退パルス用遅延線中の奇数段に入力するように構成されることを特徴とするクロック同期回路システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部から供給される入力クロックに同期した出力クロックを形成するためのクロック同期回路システムに関する。
【０００２】
【従来の技術】
近年、例えば半導体記憶装置の外部から供給されたクロックに同期した内部クロックを形成するために用いられる同期精度の優れたクロック同期回路が開発されている。このクロック同期回路は、半導体記憶装置が形成されている半導体チップ外部から入力されるクロックと同期したタイミングでチップ外部にデータを出力させる為に用いられるクロック同期回路システムである。
【０００３】
図７に従来のクロック同期回路システムの回路構成の一例を示す。このクロック同期回路システムは、入力バッファ１０２と、パルス生成回路１１０と、インバータ１１２と、トランスファゲート１１５と、遅延回路１１９と、オフチップドライバ１５１とから構成されている。
【０００４】
ここで、パルス生成回路１１０はミミック回路１０４とインバータ１１１とを基本構成とし、ナンド回路１１３、インバータ１１４およびトランスファゲート１１５を付加回路として有する。
【０００５】
また、遅延回路１１９は、前進パルス用遅延線１２０と、ラッチ回路１３０と、後退パルス用遅延線１４０とから構成されている。遅延回路１１９は複数の単位遅延ユニット１５０−１ないし１５０−ｎによって構成され、それぞれ前進パルス用単位遅延素子、単位ラッチ回路および後退パルス用単位遅延素子それぞれ１段で構成されている。
【０００６】
図７のように構成されたクロック同期回路システムでは、まず、チップ外部からの入力クロックＥｃｌｋが入力端子１０１に供給される。入力端子１０１は入力バッファ１０２の入力端に接続される。入力バッファ１０２の出力端は、ミミック回路１０４の入力側、ナンド回路１１３の入力端、および後退パルス用遅延線１４０のクロック入力端にそれぞれ接続される。ミミック回路１０４の出力側は、インバータ１１１を介し、インバータ１１２の入力端、およびナンド回路１１３の入力端に接続される。インバータ１１２の出力端は前進パルス用遅延線１２０の入力側に接続される。ナンド回路１１３の出力端はインバータ１１４、およびトランスファゲート１１５に接続される。
【０００７】
前進パルス用遅延線１２０は単位遅延ユニット１５０−１ないし１５０−ｎそれぞれにおいてラッチ回路１３０と接続され、また、ラッチ回路１３０は後退パルス用遅延線１４０と同様に接続される。後退パルス用遅延線１４０の出力ｒｏｕｔはオフチップドライバ１５１の入力端に接続される。オフチップドライバ１５１の出力端からの出力クロックはチップ外部に供給される。
【０００８】
以下、図７の回路の動作を説明する。まず、チップ外部からの入力クロック信号Ｅｃｌｋが、入力端子１０１に入力され、その後入力バッファ１０２の出力端から遅延されたクロックＣＬＫが出力される。ここで、入力バッファ１０２の遅延時間をＤ１とする。このクロックＣＬＫは、ミミック回路１０４、ナンド回路１１３および後退パルス用遅延線１４０の入力端子にそれぞれ入力される。
【０００９】
ミミック回路１０４に出力されたクロックＣＬＫはミミック回路１０４を伝播し、インバータ１１１に出力される。ここで、オフチップドライバ１５１の遅延時間をＤ２とすると、ミミック回路１０４での遅延時間はＤ１＋Ｄ２となるように設定されている。
【００１０】
インバータ１１１からの出力は次のインバータ１１２、およびナンド回路１１３に出力される。インバータ１１２からの出力信号として前進パルスｆｉｎが出力される。また、ナンド回路１１３からの出力は、インバータ１１４の入力端およびトランスファゲート１１５の入力側に夫々入力される。インバータ１１４の出力端からはパルスＳを、トランスファゲート１１５の出力側からは逆極性のパルス／Ｓをそれぞれ出力する。即ち、パルス／ＳとパルスＳは互いに相補関係の信号となる。
【００１１】
前進パルスｆｉｎは遅延回路１１９の前進パルス用遅延線１２０に入力される。前進パルス用遅延線１２０上の所定の単位遅延素子において前進パルスｆｉｎは所定の遅延時間を有し、この所定の単位遅延素子を前進パルスが通過したことを示す出力信号がラッチ回路１３０に入力され、この出力信号をラッチ回路１３０で保持して、次に後退パルス用遅延線１４０に入力する。
【００１２】
クロックＣＬＫが後退パルス用遅延線１４０の単位遅延ユニット１５０−１〜１５０−ｎ中の各段に供給されており、このうち、ラッチ回路１３０からの出力信号を受けた単位遅延素子がクロックＣＬＫに対応する後退パルスを出力する。この後退パルスはクロックＣＬＫが後退パルス用遅延線１４０に供給される都度、前進パルスとは逆方向にこの後退パルス用遅延線１４０中を伝播される。その後、後退パルス用遅延線１４０から出力された後退パルスｒｏｕｔはオフチップドライバ１５１に入力される。オフチップドライバ１４１からの出力信号は出力クロックＩｃｌｋとして出力される。
【００１３】
この図７に示したクロック同期回路全体の遅延時間は、入力クロックＥｃｌｋの周期をｔＣＫとすると、入力バッファ１０２の遅延時間がＤ１、オフチップドライバ１５１の遅延時間がＤ２、インバータ１１２を含むミミック回路１１０の遅延時間が（Ｄ１＋Ｄ２）であるから、Ｄ１＋（Ｄ１＋Ｄ２）＋（ｔＣＫ―（Ｄ１＋Ｄ２））＋（ｔＣＫ―（Ｄ１＋Ｄ２））＋Ｄ２＝２ｔＣＫとなる。よって、回路全体による遅延は入力クロックの２周期分であり、入力クロックと丁度同期が取れた状態で出力クロックが得られたことになる。
【００１４】
ここで、図７に示した遅延回路１１９の構成の一例を図８に示す。図８において、前進パルス用遅延線１２０、ラッチ回路１３０、および後退パルス用遅延線１４０で構成された遅延回路１１９は夫々前進パルス用単位遅延素子、単位ラッチ回路、および後退パルス用単位遅延素子を含むｎ段の単位遅延回路ユニット１５０−１、１５０−２、…１５０−ｎで構成されている。また、これらの前進パルス用単位遅延素子、単位ラッチ回路、および後退パルス用単位遅延素子はｎ段あるが構成は同じである。ここで、それぞれ１段目の単位遅延ユニット１５０−１を例に取って詳細に説明する。
【００１５】
前進パルス用単位遅延素子１６０は、クロックドインバータ１６２、クロックドインバータ１６３、インバータ１６４、インバータ１６７およびインバータ１６８から構成されている。
【００１６】
インバータ１６２および１６３にはパルスＳおよび／Ｓが入力される。クロックドインバータ１６２の出力端およびクロックドインバータ１６３の出力端は、インバータ１６４の入力端、およびインバータ１６７の入力端に接続される。インバータ１６４の出力端は出力端子１６６に接続される。インバータ１６７の出力端は、出力端子１６５、およびインバータ１６８の入力端に接続される。そして、インバータ１６８の出力端は出力端子１６９に接続される。出力端子１６５−ａは次段の前進パルス用単位遅延素子の入力端子１６５−ｂに接続される。
【００１７】
入力端子１６１に供給された前進パルスｆｉｎはインバータ１６２およびインバータ１６７を介して次段の前進パルス用単位遅延素子に供給される。このように、前進パルス用単位遅延素子はインバータ２段で構成されている。前進パルス用単位遅延素子の出力は次段の前進パルス用単位遅延素子に出力され、また次の前進パルス用単位遅延素子へと伝播される。出力端子１６６は単位ラッチ回路１７０中の入力端子１７３に接続される。インバータ１６７の出力端には負荷のマッチングをとるためにインバータ１６８が接続されている。
【００１８】
また、ラッチ回路１７０は、クロックドインバータ１７７、およびインバータ１７４から構成されている。クロックドインバータ１７７は２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタによって構成されている。入力端子１７１ないし１７３はクロックドインバータ１７７と接続されている。入力端子１７２にはパルス／Ｓが入力されている。クロックドインバータ１７７の出力端は、インバータ１７４の入力端と入力端子１７６に接続される。さらに、インバータ１７４の出力端は出力端子１７５に接続される。出力端子１７５および１７６から出力されるクロック信号は後退パルス用単位遅延素子１８０のインバータ１８３および１８４に入力される。
【００１９】
後退パルス用遅延線１４０は、前進パルス用単位遅延素子と同じインバータ２段の後退パルス用単位遅延素子から構成される。後退パルス用単位遅延素子１８０はクロックドインバータ１８３および１８４ならびにインバータ１８５、１８８および１８９で構成される。クロックドインバータ１８３の出力端およびクロックドインバータ１８４の出力端は、インバータ１８５の入力端およびインバータ１８８の入力端に接続される。インバータ１８８の出力端は出力端子１８６、およびインバータ１８９の入力端に接続される。インバータ１８９の出力端は出力端子１９０と接続される。出力端子１８６からは後退パルスｒｏｕｔを出力する。出力端子１９０は単位ラッチ回路１７０の入力端子１７１と接続されている。
【００２０】
前進パルス用単位遅延素子１６０で、インバータ１６４の出力端、およびインバータ１６７の出力端からは、クロックｆ＿０が出力される。インバータ１６８の出力端からはクロック／ｆ＿０が出力される。クロックｆ＿０、クロック／ｆ＿０は相補の信号である。出力端子１６６の出力はラッチ回路１７０の入力端子１７３に入力されている。なお、パルスＳおよび／Ｓによってインバータ１６２および１６３の出力タイミングが決定されることから、インバータ１６２に前進パルスｆｉｎが供給されないときは、同じタイミングでインバータ１６３の出力が次段へ出力されることになる。
【００２１】
単位ラッチ回路１７０のクロックドインバータ１７７は端子１７１ないし１７３を介し入力される信号によって制御される。入力端子１７２にはパルス／Ｓが入力され、入力端子１７３には出力端子１６６からの信号ｆ−０が入力される。入力端子１７１には出力端子１９０からの信号ｒ−０が入力される。クロックドインバータ１７７からの出力信号であるクロックｂｑ＿０は、出力端子１７６に入力される。また、インバータ１７４の出力端からの出力であるクロックｑ＿０は、出力端子１７５に入力される。出力端子１７５および出力端子１７６から得られるクロックｑ＿０およびクロックｂｑ＿０は、後退パルス用単位遅延素子１８０のインバータ１８３およびインバータ１８４にそれぞれ供給されるようになっている。クロックｂｑ＿０はクロックｑ＿０の反転の信号である。
【００２２】
後退パルス用単位遅延素子１８０の入力端子に供給される信号には次のようなものがある。入力端子１８１には前段の遅延回路ユニット１５０−２の後退パルス用単位遅延素子の出力端子からの出力信号が入力されている。入力端子１８２にはクロックＣＬＫが入力される。クロックドインバータ１８３および１８４のクロック入力端子にはクロック入力としてクロックｑ＿０およびクロックｂｑ＿０が入力されている。インバータ１８５からの出力であるクロックｒ＿０は出力端子１８７に供給される。インバータ１８８からの出力であるクロックｒ＿０は、出力端子１８６およびインバータ１８９に供給される。インバータ１８９からの出力であるクロック／ｒ＿０は、出力端子１９０に供給される。出力端子１８６からの出力は後退パルスｒｏｕｔとしてオフチップドライバ１５１の入力端に入力される。出力端子１９０からの信号は入力端子１７１に入力される。
【００２３】
例えば、前進パルス用遅延線１２０の単位遅延素子１６０に前進パルスｆｉｎが供給されたあとでクロックＳが立ちあがり、クロック／Ｓが立ち下がった場合は、ラッチ回路１３０の単位ラッチ回路１７０をセット（Ｓ）し、通過しない場合、ラッチ回路１３０はリセット（Ｒ）のままとなる。この情報（Ｓ／Ｒ）を後退パルス用遅延線１４０に適応する。よって、ラッチ回路１３０で出力されるクロックｑ＿ｎ、クロックｂｑ＿ｎ（このｎはｎ−１段目のクロック信号を表す）は、後退パルス用遅延線１４０のクロックドインバータにクロック信号として入力される。この信号によって、クロックドインバータの導通、非導通が決定される。ラッチ回路１３０がセットの場合、つまり、クロックｑ＿０がＬレベルのときは後退パルス用遅延線１４０は、前段のクロック信号を通過させる。また、ラッチ回路１３０がリセットの場合、つまり、クロックｑ＿０がＨレベルのときは後退パルス用遅延線１４０は、クロックＣＬＫを通過させる。つまり、ＣＬＫ信号はリセット１段とその後に続くセットを通過していくことになる。ラッチ回路１７０がセットの場合、後退パルス用単位遅延素子１８０では、入力端子１８１からの出力信号がクロックドインバータ１８３を通り、入力端子１８２からのクロックＣＬＫはクロックドインバータ１８４を通らない。また、ラッチ回路１７０がリセット状態とすると、入力端子１８１からの出力信号はクロックドインバータ１８３を通らずに、入力端子１８２からのクロックＣＬＫはクロックドインバータ１８４を通る。単位遅延ユニット１５０−１についての動作を説明したが、２段目、３段目と段数が変わっても動作は１段目と同様である。
【００２４】
尚、上述した同期回路において、単位遅延素子をインバータ２段で構成しているものが知られている（例えば、特許文献１参照）。
【００２５】
【特許文献１】
特開平１１−２７２３５６号公報
【００２６】
【発明が解決しようとする課題】
しかしながら、上述した従来の前進パルス用単位遅延素子、および後退パルス用単位遅延素子は、夫々インバータ２段で構成されているため、単位遅延時間が長くなってしまう。このような構成では、インバータ２段の遅延量を単位として同期をとるため、最大の同期誤差がインバータ１段分の遅延時間に相当する程度に大きくなってしまい同期精度は十分ではなかった。特に、入力クロックの周波数が低くその周期が長い場合には、その周期に対してインバータの遅延時間は相対的に無視できる程度なので問題にはならないが、入力クロックの周波数が高くなり周期が短くなるとインバータ１段分の遅延時間が相対的に大きくなる。このため、特に入力クロックの周波数が高い場合には高い同期精度が実現できなかった。
【００２７】
そこで、この発明の目的は、高い周波数の入力クロックに対しても高い同期精度を維持できるクロック同期回路システムを提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、この発明のクロック同期回路システムは、外部からの入力クロックを第１の遅延時間で遅延して出力する第１の入力回路と、第２の遅延時間を持ち、前記外部からの入力クロックに同期した出力クロックを出力する出力回路と、前記第１の入力回路に接続され、前記第１の入力回路の出力に対して前記第１の遅延時間と第２の遅延時間の合計の遅延時間を持つ第２の入力回路と、前記第２の入力回路と前記出力回路の間に接続され、前記第２の入力回路から発生された遅延入力クロックを前進パルスとして遅延して通過させるとともに、前記外部からの入力クロックの周期から、前記第１の遅延時間および第２の遅延時間の合計の遅延時間を引いた時間だけ遅延させた遅延点から、この遅延点を前記前進パルスが通過したことを示す通過情報を出力する前進パルス用遅延線と、前記前進パルス用遅延線から出力された通過情報をラッチし、そのラッチされた通過情報に基づいてラッチ出力を出力するラッチ回路と、前記ラッチ回路から出力されたラッチ出力に基づいて、前記外部からの入力クロックの周期から、前記第１の遅延時間および第２の遅延時間の合計の遅延時間を引いた時間だけ遅延しかつ前記入力クロックに相当する周期を持つ後退パルスを生成して前記出力回路に供給する後退パルス用遅延線とを有する遅延回路と、を具備し、前記前進パルス用遅延線および後退パルス用遅延線は複数の単位遅延素子で構成され、この複数の単位遅延素子の各々は１つのインバータに対応する単位遅延時間を有する遅延素子で構成されることを特徴とする。
【００２９】
上記のように構成されたこの発明によると、遅延回路が複数の単位遅延素子から構成され、夫々の単位遅延素子の遅延量が同期精度となるクロック同期回路システムにおいて、従来２段のインバータで構成されていた単位遅延素子を１段のインバータに相当する遅延時間を有する遅延素子で構成することにより、単位遅延素子一つ当たりの遅延時間を小さくすることができる為、同期回路の精度が上がり、入力クロックに対してより高周波まで高い精度で同期をとった出力クロックを得ることが可能になる。
【００３０】
【発明の実施の形態】
以下、この発明の一実施の形態について図面を参照して説明する。
【００３１】
最初に図２を参照してこの実施の形態の全体の構成を説明する。図２に示すように、入力クロックＥｃｌｋが供給される入力端子１は入力バッファ２に接続され、入力バッファ２の出力は互いに相補関係の内部クロックＣＬＫ，ｂＣＬＫを発生する内部クロック発生部３に接続される。これらの入力バッファ２および内部クロック発生部３により第１の入力回路が構成され、その合計の遅延時間がＤ１である。
【００３２】
内部クロック発生部３の内部クロックＣＬＫを出力する出力端はパルス形成回路１０内のミミック回路４を構成する初段の入力バッファ４ａに接続され、入力バッファ４ａの出力端はクロック発生部４ｂに接続される。クロック発生部４ｂの出力端はオフチップドライバ４ｃに接続される。ミミック回路４の出力端子はインバータ１１，１２を介して遅延回路１９の入力端に接続される。また、内部クロック発生部３の出力端はインバータ１１の出力端とともにナンド回路１３の入力端に接続され、ナンド回路１３の出力端はインバータ１４およびトランスファゲート１５に接続される。インバータ１４およびトランスファゲート１５からは後で説明するインバータ制御クロックＳ，／Ｓが出力される。なお、このナンド回路１３、インバータ１４、トランスファゲート１５は第１のクロック発生部を構成している。
【００３３】
ここで、ミミック回路４およびインバータ１１，１２における合計の遅延時間は第１の入力回路を構成する入力バッファ２と内部クロック発生部３の合計の遅延時間Ｄ１と、出力回路を構成するオフチップドライバ５１の遅延時間Ｄ２との合計の遅延時間（Ｄ１＋Ｄ２）を持つように設定される。また、後で説明するが、遅延回路１９への遅延入力クロック、即ち前進パルスｆｉｎと、第１のクロック発生部の出力であるインバータ制御クロックＳ，／Ｓとは互いに同期している必要がある。そのため、インバータ１１の出力端から見て、インバータ１２の遅延時間と、ナンド回路１３とインバータ１４の合計の遅延時間とが同じになるように設定する必要がある。また、インバータ１４とトランスファゲート１５の遅延時間は略同一であるように設定される。
【００３４】
ここで、ミミック回路４、インバータ１１およびインバータ１２における遅延時間の和がＤ１＋Ｄ２になるように設定されればよいので、インバータ１１，１２の遅延時間が決まれば、ミミック回路４での遅延時間を調節して合計の遅延時間Ｄ１＋Ｄ２は容易に得られるようにできる。なお、トランスファゲート１５はインバータ１４の遅延時間に相当する遅延時間を持つように調節するための回路であり、インバータ１４の遅延時間と等しい遅延時間であれば他の回路を用いてもよい。
【００３５】
遅延回路１９は、前進パルス用遅延線２０と、ラッチ回路３０と、後退パルス用遅延線４０とから構成されている。内部クロック発生部３の一方の内部クロックＣＬＫはパルス生成回路１０に入力されるとともに、後退パルス用遅延線４０偶数段目に入力される。内部クロック発生部３から発生される他方の内部クロックｂＣＬＫは後退パルス用遅延線４０の奇数段目に入力される。
【００３６】
遅延回路１９において、前進パルス用遅延線２０にはインバータ１２から前進パルスｆｉｎが入力される。後で詳細に説明するが、前進パルス用遅延線２０は、入力クロックＥｃｌｋに対応して遅延時間Ｄ１後に発生したインバータ制御クロックＳ、／Ｓの最初の立ち上がり又は立ち下がり後に、これらのインバータ制御クロックＳ、／ＳがＤ１＋Ｄ２＝Ａのパルス幅で反転した時点から入力された前進パルスｆｉｎの遅延を開始する。この前進パルス用遅延線２０は、前進パルスｆｉｎが供給された時点からｔＣＫ−Ａだけ経過した時点でインバータ制御クロックＳ、／Ｓが再び立ち上がり、又は立ち下がったときに、対応する前進用単位遅延素子から前進パルス通過信号をラッチ回路３０の対応する単位ラッチ回路に供給する。
【００３７】
ラッチ回路３０は前進パルス用遅延線２０から前進パルス通過信号を受け取ると、これをラッチし、直ちに後退パルス用遅延線４０に転送する。後退パルス用遅延線４０にはインバータ制御クロックＳ、／Ｓと同期した内部クロックＣＬＫ、ｂＣＬＫが供給されており、前進パルス通過信号を発生させた前進用単位遅延素子に対応する位置の後退用単位遅延素子から後退パルスを発生させる。この後退パルスは再びｔＣＫ−Ａだけ経過した時点で遅延回路１９の出力端から後退パルスｒｏｕｔとして出力される。
【００３８】
後退パルス用遅延線４０の出力端はＤ２の遅延時間を持つオフチップドライバ５１の入力端と接続されているから、オフチップドライバ５１の出力端からは入力クロックＥｃｌｋに２周期遅れて同期した出力クロックＩｃｌｋが出力される。
【００３９】
以下、図３のタイミングチャートを参照してまず図２の回路の動作を説明する。図２において、チップ外部からの入力クロックＥｃｌｋが入力端子１に入力される。この入力クロックＥｃｌｋは図３（ａ）に示すように周期ｔＣＫを有するものとする。その入力クロックＥｃｌｋは入力バッファ２に入力される。入力バッファ２の出力端からは入力クロックＥｃｌｋから所定時間遅れたクロックＩＢｃｌｋが出力される。このクロックＩＢｃｌｋは次いで内部クロック発生部３の入力端に供給され、この内部クロック発生部３からは図３（ｂ）に示すように入力クロックＥｃｌｋからＤ１だけ遅延された内部クロックＣＬＫと図３（ｃ）に示す内部クロックｂＣＬＫとが出力される。図３に示すように内部クロックＣＬＫの反転信号が内部クロックｂＣＬＫであり、これらは相補の信号となる。入力バッファ２と内部クロック発生部３の遅延時間の和がＤ１となるように設定されているから、図３の（ｂ）（ｃ）に示すように内部クロックＣＬＫ、ｂＣＬＫは入力クロックＥｃｌｋからＤ１だけ遅延したクロック信号となる。この一方の内部クロックＣＬＫは、パルス生成回路１０の入力端と、遅延回路１９の後退パルス用遅延線４０の偶数段目の単位後退遅延素子のクロック入力端に出力される信号とになる。なお、他方の内部クロックｂＣＬＫも後退パルス用遅延線４０の奇数段目の単位後退遅延素子のクロック入力端に出力される。
【００４０】
内部クロック発生部３からの内部クロックＣＬＫはミミック回路４に供給されて伝播し、インバータ１１の入力端に出力される。このインバータ１１からの出力は次のインバータ１２に出力される。インバータ１２からの出力信号として前進パルスｆｉｎが出力される。ここで、ミミック回路４、インバータ１１，１２での合計の遅延時間はＤ１＋Ｄ２＝Ａとなる。ここで、ミミック回路４、およびインバータ１１、１２での遅延時間をＤ１＋Ｄ２＝Ａとなるように設定されているので、図３の（ｆ）に示すように前進パルスｆｉｎは、入力クロックＥｃｌｋの立ち上がり時点からみると、Ｄ１だけ遅延された内部クロック信号ＣＬＫからさらにＤ１＋Ｄ２＝Ａだけ遅延した時点で立ち上がる信号となる。
【００４１】
一方、内部クロックＣＬＫとインバータ１１からの出力信号は、ナンド回路１３に入力される。ナンド回路１３の出力端からの出力はインバータ１４の入力端と、トランスファゲート１５の入力端とに入力される。インバータ１４の出力端からはインバータ制御クロックＳが出力され、トランスファゲート１５の出力端からはクロックＳの反転信号であるインバータ制御クロック／Ｓが出力される。このように、インバータ制御クロックＳと／Ｓとは相補の信号となるように設定される。このトランスファゲート１５はインバータ１４の遅延時間に相当する遅延時間をインバータ制御クロック／Ｓに与えるために用いられた回路であり、インバータ１４の遅延時間と等しい遅延時間であれば他の回路を用いてもよい。
【００４２】
インバータ制御クロックＳおよび／Ｓは図３の（ｄ）、（ｅ）に示すように、入力クロックＥｃｌｋに対してＤ１だけ遅延された内部クロックＣＬＫに対してさらにＤ１＋Ｄ２＝Ａだけ遅延されたクロックである。従って、図３（ｆ）に示した前進パルスｆｉｎと同期されたクロック信号の波形となっている。
【００４３】
図３（ｆ）に示した波形の前進パルスｆｉｎは遅延回路１９の前進パルス用遅延線２０に入力される。前進パルス用遅延線２０に入力された前進パルスｆｉｎは複数の単位遅延素子を介して順次遅延されて伝播され、入力クロックＥｃｌｋの周期ｔＣＬＫからＡを引いた時間（ｔＣＬ−Ａ）だけ遅延されたときに、当該単位遅延素子からの出力信号がラッチ回路３０に入力される。この前進パルス用遅延線２０からの出力信号は、前進パルスｆｉｎが前進パルス用遅延線２０に供給されてから遅延時間（ｔＣＬＫ−Ａ）経過した時点で通過した単位遅延素子からの前進パルス通過信号であり、この前進パルス通過信号が単位遅延素子に対応するラッチ回路３０の単位ラッチ回路に供給されて保持される。
【００４４】
ラッチ回路３０に保持されたラッチ信号は後退パルス用遅延線４０の対応する単位遅延素子に供給されて、この単位遅延素子から後退パルスが発生される。即ち、後退パルス用遅延線４０の各単位遅延素子には内部クロックＣＬＫ、ｂＣＬＫが供給されているので、内部クロックＣＬＫが立ち上がり、また内部クロックｂＣＬＫが立ち下がったタイミング（図３（ｆ）のｔ４の時点）でこの発生された後退パルスが後退パルス用遅延線４０内を順次遅延して転送される。この場合、後で詳述するが、単位遅延素子が１個のインバータで構成されているので、後退パルス用遅延線４０内の奇数段目の後退パルス用単位遅延素子には内部クロックｂＣＬＫが、偶数段目の後退パルス用単位遅延素子には内部クロックＣＬＫが入力される。かくして、後退パルス用遅延線４０の出力端には後退パルスｒｏｕｔが出力される。
【００４５】
この後退パルス用遅延線４０から出力された後退パルスｒｏｕｔはオフチップドライバ５１に入力され、図３（ｈ）に示したようにＤ２の遅延を受けて同期出力パルスＩｃｌｋとして出力される。
【００４６】
このように、前進パルス用遅延線２０での遅延時間はｔＣＫ−（Ｄ１＋Ｄ２）であり、後退パルス用遅延線４０での遅延時間もｔＣＫ−（Ｄ１＋Ｄ２）となる。したがって、図３の（ｇ）に示すように、後退パルスｒｏｕｔは前進パルスｆｉｎから、２（ｔＣＫ−（Ｄ１＋Ｄ２））だけ遅延したことになる。
【００４７】
即ち、ミミック回路４、インバータ１１、およびインバータ１２の遅延時間の和をＤ１＋Ｄ２、入力バッファ２および内部クロック発生部３の遅延時間をＤ１、オフチップドライバ５１の遅延時間をＤ２となるように設計すると、この図２に示した実施の形態のクロック同期回路システムにおける入力クロックＥｃｌｋから出力クロックＩｃｌｋまでの遅延時間は、図３から明らかなように、Ｄ１＋（Ｄ１＋Ｄ２）＋２（ｔＣＫ−（Ｄ１＋Ｄ２））＋Ｄ２＝２ｔＣＫとなる。従って、出力クロックＩｃｌｋは入力クロックＥｃｌｋに対して２周期分だけ遅延した時点で同期した状態で得られたこととなる。
【００４８】
次に、図２に示した遅延回路１９の構成について図１を参照して詳細に説明する。遅延回路１９の初段の遅延ユニット５０−１に含まれた、前進パルス用遅延線２０の１段目の前進パルス用単位遅延素子６０−１は、クロックドインバータ６２−１およびクロックドインバータ６３−１から構成されている。クロックドインバータ６２−１の入力端は入力端子６１−１に接続され、その出力端およびクロックドインバータ６３−１の出力端は、ノード６５−１を介して出力端子６７−１と接続されている。出力端子６７−１は次段の遅延ユニット５０−２に含まれる前進パルス用単位遅延素子６０−２の入力端子６０−２と接続されている。ノード６５−１は同じ遅延ユニット５０−１に含まれる単位ラッチ回路７０−１の入力端子７１−１と接続されている。
【００４９】
単位ラッチ回路７０−１は、クロックドインバータ７７−１、およびインバータ７４−１から構成されている。クロックドインバータ７７−１は電源端子間に直列に接続された２つのＰＭＯＳトランジスタ７７−１ａ，７７−１ｂ、および２つのＮＭＯＳトランジスタ７７−１ｃ，７７−１ｄによって構成されている。入力端子７１−１はクロックドインバータ７７−１を構成するＰＭＯＳトランジスタ７７−１ａのゲートに接続され，入力端子７２−１はＰＭＯＳトランジスタ７７−１ｂおよびＮＭＯＳトランジスタ７７−１ｃのゲートと共通に接続されている。入力端子７３−１はＮＭＯＳトランジスタ７７−１ｄのゲートに接続されている。
【００５０】
単位ラッチ回路７０−１の入力端子７１−１は単位遅延素子６０−１のノード６５−１に接続されている。入力端子７２−１には図２のインバータ１４から得られるインバータ制御クロックＳが入力されている。クロックドインバータ７７−１の出力端は、インバータ７４−１の入力端および出力端子７６−１に接続されている。さらに、インバータ７４−１の出力端は出力端子７５−１に接続されている。出力端子７５−１、７６−１はそれぞれインバータ８３−１、８４−１のクロック入力端に接続されている。
【００５１】
次に、後退パルス用遅延線４０の遅延ユニット５０−１内の後退パルス用単位遅延素子８０−１の構成を説明する。後退パルス用単位遅延素子８０−１は、入力端子８１−１と出力端子８６−１の間に接続されたクロックドインバータ８３−１と、入力端子８２−１と出力端子８６−１との間にノード８８−１を介して接続されたクロックドインバータ８４−１とから構成されている。入力端子８１−１には前段の遅延ユニット５０−２に含まれる後退パルス用単位遅延素子８０−２の出力端子８６−２から出力信号が入力される。入力端子８２−１には図２の内部クロック発生部３からの内部クロックｂＣＬＫが入力される。クロックドインバータ８３−１の出力端およびクロックドインバータ８４−１の出力端は、ノード８８−１を介して出力端子８６−１と接続されている。出力端子８６−１からは後退パルスｒｏｕｔが出力される。ノード８８−１は単位ラッチ回路７０−１の入力端子７３−１に接続されている。
【００５２】
同様に、遅延回路１９の２段目の遅延ユニット５０−２に含まれた、前進パルス用遅延線２０の２段目の前進パルス用単位遅延素子６０−２、ラッチ回路３０の２段目の単位ラッチ回路７０−２、および後退パルス用遅延線４０の２段目の後退パルス用単位遅延素子８０−２も初段の遅延ユニット５０−１と同様に構成されているので、同様の参照符号を付して構成の説明は省略する。更に、遅延回路１９の最終段の遅延ユニット５０−ｎについても同様に構成される。但し、奇数段の前進パルス用単位遅延素子６０−１、…においてはクロックドインバータ６３−１、…の入力端は接地され、偶数段の前進パルス用単位遅延素子６０−２、…の入力端は所定の電圧、例えば前進パルスｆｉｎの振幅と同じ電圧の電源に接続される。なお、最終段の前進パルス用単位遅延素子６０−ｎはここでは偶数段として構成されている。
【００５３】
以下、図１の回路の動作を図３のタイミングチャートを参照して説明する。前述したように、ｔ２の時点において、前進パルス用単位遅延素子６０−１の入力端子６１−１には図３（ｆ）のＰ１に示すように、前進パルスｆｉｎが入力されてＨＩＧＨレベルに立ち上がり入力される。このときはインバータ制御クロックＳがＬＯＷレベル、／ＳがＨＩＧＨレベルとなるから、クロックドインバータ６２−１は前進パルスｆｉｎを反転して出力端子６７−１を介して次段の単位遅延素子６０−２の入力端子６１−２に伝播させる。従って、この単位遅延素子６０−１を通過するのに要する遅延時間はこのクロックドインバータ６２−１による遅延時間のみである。クロックドインバータ６２−１の出力はまた、単位ラッチ回路７０−１の入力端子７１−１に供給されてトランジスタ７７−１ａを導通状態とする。このとき、クロックドインバータ６３−１にはクロックドインバータ６２−１とは逆の極性の制御クロックが供給されるので、このクロックドインバータ６３−１は非導通の状態のままである。
【００５４】
このとき、単位ラッチ回路７０−１では、入力端子７２−１に供給されるインバータ制御クロックＳがＬＯＷレベルであるから、トランジスタ７７−１ｂが導通、７７−１ｃが非導通となり、インバータ７４−１の入力側および出力端子７６−１はＨＩＧＨレベルとなる。インバータ７４−１の出力端からの出力はＬＯＷレベルとなる。従って、後退パルス用遅延線４０の単位遅延素子８０−１に供給されるインバータ制御クロックｂｑ−０はＬＯＷレベル、ｑ−０がＨＩＧＨレベルとなる。これにより、単位遅延素子８０−１ではクロックドインバータ８３−１が導通状態、８４−１が非導通状態となる。ここで、後述するように、クロックドインバータ８３−１、８４−１の導通／非導通を決定するインバータ制御クロックｑ−０、ｂｑ−０の情報は、後退パルスが通過するまで保持される。
【００５５】
図３における時点ｔ２〜ｔ４までの間はインバータ制御クロックＳ、／Ｓの状態はそのまま維持されるから、前進パルス用遅延線２０内のクロックドインバータ６１−２、…６２−ｎは全て導通状態、クロックドインバータ６３−１、…６３−ｎは全て非導通状態となる。
【００５６】
また、前進パルス用遅延線２０内を前進パルスｆｉｎが順次通過すると、奇数段の遅延ユニット５０−１、…ではそれぞれから出力される前進パルスｆｉｎのレベルがＬＯＷであるから、対応するラッチ単位回路７０−１、…のＰＭＯＳトランジスタ側が導通する。このとき、制御パルスＳがＬＯＷであるから、インバータ７７−１、…の出力はＨＩＧＨとなり、インバータ制御クロックｂｑ−０はＬＯＷレベル、ｑ−０がＨＩＧＨレベルとなる。従って、後退パルス用遅延線４０内の対応するクロックドインバータ８３−１、…は導通状態となる。
【００５７】
一方、偶数段の遅延ユニット５０−２、…では夫々から出力される前進パルスｆｉｎのレベルがＨＩＧＨであるから、対応する単位ラッチ回路７０−２、…のＮＭＯＳトランジスタ側が導通する。このとき、制御パルス／ＳがＨＩＧＨであるから、インバータ７７−２、…の出力はＬＯＷとなり、インバータ制御クロックｂｑ−１はＬＯＷレベル、ｑ−１がＨＩＧＨレベルとなる。従って、後退パルス用遅延線４０内の対応するクロックドインバータ８３−２、…も導通状態となる。
【００５８】
このようにして、前進パルスｆｉｎが遅延ユニット５０−１、５０−２、…を順次通過すると、夫々の単位ラッチ回路７０−１、７０−２、…がこれをラッチし、そのラッチ出力により後退パルス用遅延線４０内の単位遅延線８０−１、８０−２、…内のクロックドインバータ８３−１、８３−２、…が導通状態となる。
【００５９】
例えば、遅延ユニット５０−１において、入力端子８１−１に前段の遅延ユニット５０−２の単位遅延素子８０−２からＬＯＷレベルの後退パルスが供給されていれば、出力端子８６−１にはインバータ８３−１を介して端子８１−１に供給されたＬＯＷレベルの後退パルスがＨＩＧＨレベルの後退パルスｒｏｕｔとして出力されるとともに、ｒ−０信号として端子７３−１に供給され、ＮＭＯＳトランジスタ７７−１ｄが導通する。このとき、制御パルスＳがＨＩＧＨであればＮＭＯＳトランジスタ７７−１ｃも導通し、単位ラッチ回路７０−１はリセット状態となり、クロックドインバータ８３−１は非導通状態に戻る。
【００６０】
ここで、例えば初段の前進パルス用単位遅延素子６０−１を通過した際に、前進パルスｆｉｎが図３の（ｆ）に示すようにｔＣＫ−Ａだけの遅延を受けて、ｔ３の時点で立ち下がって、ＬＯＷ状態のパルスｆｉｎが２段目の遅延素子６０−２の入力端子６１−２に供給されているものとする。
【００６１】
ｔ３からｔ４までの間では、クロックＳがＬＯＷレベルにあり、クロック／ＳがＨＩＧＨレベルにあるのでインバータ６２−２は導通状態であり、インバータ６３−２は非導通状態である。すると入力端子６１−２に入力されたＬＯＷレベルの信号はインバータ６２−２を通過後ＨＩＧＨレベルの信号となり、ノード６５−２および出力端子６７−２に夫々入力される。すると、単位ラッチ回路７０−２の入力端子７３−２にはＨＩＧＨレベルの信号が入力され、入力端子７２−２にもＨＩＧＨレベルの信号／Ｓが入力されるので、トランジスタ７７−２ｃ、７７−２ｄは夫々導通状態となる。
【００６２】
この状態でｔ４の時点になると、内部クロックＣＬＫがＨＩＧＨ，内部クロックｂＣＬＫがＬＯＷ状態となる。このとき、この遅延ユニット５０−２の１つ後の遅延ユニット（５０−３の参照符号で表示すべきであるが図１では図示されていない。これを前段遅延ユニットと称する）ではまだリセット状態であるから、インバータ制御クロックｂｑ−２はＨＩＧＨレベル、ｑ−２がＬＯＷレベルである。これによりクロックドインバータ８３−３に相当する前段遅延ユニット内のクロックドインバータは非導通、クロックドインバータ８４−３に相当するクロックドインバータは導通状態となっており、ＬＯＷレベルの内部クロックｂＣＬＫが反転されてＨＩＧＨレベルの後退パルスとして遅延ユニット５０−２の入力端子８１−２に供給されることになる。
【００６３】
これに先だって、遅延ユニット５０−２内では、単位ラッチ回路７０−２の入力端子７２−２に入力されるクロック／ＳはＬＯＷレベルの信号として入力されている。すると、クロックドインバータ７７−２内ではトランジスタ７７−２ｃが導通，トランジスタ７７−２ｂが非導通となる。また、トランジスタ７７−２ｄは導通となる。この結果、インバータ７４−２の出力ｑ−１がＨＩＧＨレベル、ｂｑ−１がＬＯＷレベルとなる。
【００６４】
これらの単位ラッチ回路７０−２からのインバータ制御信号ｑ−１、ｂｑ−１が後退パルス用単位遅延素子８０−２に供給される結果、クロックドインバータ８３‐２が導通状態、クロックドインバータ８４−２が非導通状態となっている。すると後退パルス用単位遅延素子８０−２の入力端子８１−２にはクロックｂＣＬＫがＨＩＧＨレベルで入力されることになる。
【００６５】
この結果、ノード８８−２の電位がＬＯＷとなり、後退パルス用単位遅延素子８０−２の出力端子８６−２から出力される後退パルスｒｏｕｔはｔ４の時点より僅かに遅れて図３の（ｇ）で示す時点ｔ５でＬＯＷレベルに立ち下がり、後段の後退パルス用単位遅延素子８０−１の入力端子８１−１に供給される。すると入力端子８１−１に入力された信号はすでに導通状態となっているクロックドインバータ８３−１を通過しＨＩＧＨレベルの信号として出力端子８６−１に出力される。出力端子８６−１から出力される後退パルスｒｏｕｔは図３の（ｇ）で示す時点ｔ６でＨＩＧＨレベルに立ち上がる。
【００６６】
この時、ｔ２からｔ４までの時間とｔ４からｔ６までの時間が丁度同じとなる。
【００６７】
上記説明では、２段目の遅延ユニット５０−２の２段目の前進パルス用単位遅延素子６０−２まで前進したところで２段目の単位ラッチ回路７０−２にラッチし、３段目の遅延ユニットから供給された後退パルスを２段目の後退パルス用単位遅延素子８０−２で受け取って、そこから後退するように説明した。しかし、後退パルスは必ずしも３段目の遅延ユニットから受け取る必要は無く、同じ２段目の遅延ユニットのクロックドインバータ８４−２から受け取るようにしても良いし、あるいは１段目の遅延ユニットから受け取るようにしてもよい。この為には、単位ラッチ回路が前進パルスをラッチしたら、そのラッチ出力によりどの遅延ユニット内の後退パルス用単位遅延素子内のクロックドインバータ（遅延ユニット５０−２内のクロックドインバータ８４−２に相当する）を導通させるかを決定して、予め選択的に供給できるように結線しておけばよい。このようにすると、たとえば、前進パルス用遅延線２０の構成要素である遅延素子と後退パルス用遅延線４０の構成要素である遅延線との夫々の遅延量が設計通りに等しくならない場合などにその遅延量の差を微調整することができる。
【００６８】
なお、前進パルス用単位遅延素子を通過する段数は、クロック同期回路システムに外部から入力されるクロック入力の周期によって決定される。例えば、外部からの入力クロックの１番目の周期が前進パルス用単位遅延素子５０−１に入力されてから２番目の周期が前進パルス用単位遅延素子５０−１に供給されるまでの１周期の間に前進パルス用遅延線２０を前進パルス用単位遅延線５０−ｎまで進んだとすると、ｎ段目の遅延ユニット５０−ｎまでを用いて入力された信号が伝播されることになる。
【００６９】
また、後退パルス用単位遅延素子の出力端子からの出力は、夫々同じ段の単位遅延ユニットの単位ラッチ回路の入力端子に入力されているが、これは各々単位ラッチ回路の情報をリセットするためである。
【００７０】
この後退パルスｒｏｕｔの立ちあがりのタイミングは、図３（ｈ）で示したように図２の出力回路５１で時間Ｄ２だけ遅延され、同期パルスＩｃｌｋが入力パルスＥｃｌｋから丁度２周期遅延して同期して出力される。
【００７１】
以上のように、図１に示した前進パルス用単位遅延素子６０−１、…６０−ｎおよび後退パルス用単位遅延素子８０−１、…８０−ｎ内の前進パルス伝播路および後退パルス伝播路を、夫々１段のインバータ６２−１、…６２−ｎ、および８３−１、…８３−ｎで構成することで、実質的に単位遅延素子の遅延量は従来のインバータ２個で単位遅延素子を構成した場合の半分になる。従って、前進パルス用単位遅延素子および後退パルス用単位遅延素子をインバータ２段で構成された従来の同期回路に比べて、同期精度は２倍になり、より高い周波数の入力クロックに対応することができる。
【００７２】
図２において、内部クロック発生部３は内部クロックＣＬＫと内部クロックｂＣＬＫを出力し、内部クロックＣＬＫと内部クロックｂＣＬＫは互いに相補信号となるように出力されると説明した。以下、内部クロック発生部３の具体的な回路構成を図４を参照して説明する。
【００７３】
図４（ａ）に示した回路図は図２のインバータ２から出力された入力クロックＩＢｃｌｋから内部クロックＣＬＫを発生するための直列接続されたインバータ９１、９２と、同じ入力クロックＩＢｃｌｋから内部クロックＣＬＫと相補の関係にある内部クロックｂＣＬＫを発生するための直列接続されたインバータ９３、９４および９５から構成されている。インバータ９１，９２で構成された直列回路とインバータ９３−９５で構成された直列回路とは互いに並列に接続されている。
【００７４】
図４（ａ）において、クロックＩＢｃｌｋがインバータ９１の入力端に供給されると、インバータ９２の出力端からは、入力クロックＩＢｃｌｋと同相のクロックＣＬＫがインバータ９１，９２による遅延時間をもって出力される。
【００７５】
クロックＩＢｃｌｋは同時にインバータ９３の入力端にも供給され、インバータ９４を介しインバータ９５の出力端からは、入力クロックＩＢｃｌｋと逆相のクロックｂＣＬＫが出力される。ここで、インバータ９１およびインバータ９２の２段で構成された直列回路の遅延時間と、インバータ９３乃至インバータ９５の３段で構成されたときの遅延時間とを等しくさせる必要がある。インバータ２段で構成されたときの遅延時間をＴａ＋Ｔｂ、インバータ３段で構成されたときの遅延時間をＴｃ＋Ｔｄ＋Ｔｅとすると、Ｔａ＋Ｔｂ＝Ｔｃ＋Ｔｄ＋Ｔｅを満たすように設計する。また、Ｔａ＝Ｔｃ＋ＴｅかつＴｂ＝Ｔｄの関係が満たされるように設計するようにしてもよい。このように設計することで、クロックＣＬＫおよびクロックｂＣＬＫは、同時に図１に示す後退パルス遅延線４０の各後退パルス用単位遅延素子８０−１、・・・８０−ｎに入力される。
【００７６】
このように内部クロック発生部３を構成することで内部クロックＣＬＫと内部クロックｂＣＬＫとが相補の信号となるように出力される。なお、ここでは２段のインバータ９１，９２および３段のインバータ９３−９５を用いたが、必要とする遅延時間に応じてインバータの段数を決めればよい。或いは、インバータ１つあたりの遅延時間の異なるインバータを用いてもよい。
【００７７】
また、このように、インバータのみで内部クロック発生部３を構成してもよいが、例えばインバータとトランスファゲートを用いて構成してもよい。図４（ｂ）は内部クロック発生部３をインバータとトランスファゲートによって構成した一例の回路を示したものである。
【００７８】
この図４（ｂ）の内部クロック発生部３は、入力クロックＩＢｃｌｋが供給されるインバータ９６と、このインバータ９６の出力側に並列に接続されたインバータ９７およびトランスファゲート９８から構成されている。入力クロックＩＢｃｌｋはインバータ９６を介して反転され、インバータ９７の入力端とトランスファゲート９８の入力端とに入力されているから、インバータ９７の出力端からは入力クロックＩＢｃｌｋと同相の内部クロックＣＬＫが出力され、トランファゲート９８からは逆相の内部クロックｂＣＬＫが同時に出力される。従って、インバータ９７の遅延時間とトランスファゲート９８の遅延時間とが同じ値となるように設計する必要がある。
【００７９】
このような構成によると、トランスファゲート９８を用いることで負荷の変動に強い回路を構成することができる。また、内部クロックｂＣＬＫを内部クロックＣＬＫの相補の信号となるように、設計し易くできる。
【００８０】
図１に示した第１の実施形態では、インバータ１段で構成された前進パルス用単位遅延素子および後退パルス用単位遅延素子を複数段接続して遅延回路１９を構成することで、クロックの同期精度の時間をインバータ１段の遅延時間で制御することが可能である。従って高い周波数の入力クロックに対しても高い同期精度を維持することができる。
【００８１】
このように図１乃至図４に示した上記の実施形態では、同期精度のよい同期回路を構成しているが、図３において、入力クロック信号Ｅｃｌｋの周波数が高く、その周期ｔＣＫがｔＣＫ＜（Ｄ１＋Ｄ２）のときは精度のよい同期をとることができない。
【００８２】
図５は、入力クロックＥｃｌｋを１段のフリップフロップ回路に入力し、入力クロックＥｃｌｋの周期を２倍にすることで上記の問題を解消できるクロック同期回路システムを示した他の実施形態の回路構成を示す。なお、上述した第１の実施の形態と同様に機能する構成要素については、同一符号を用いてその詳細な説明を省略する。
【００８３】
まず、同期回路１００の出力Ｉｃｌｋ１は、同期回路１０１の出力Ｉｃｌｋ２とともにオア回路５２を介して出力クロックＣＫとして出力されるので、遅延時間Ｄ２を与える出力回路としてはオフチップドライバ５１とオア回路５２とを含むものとして取り扱う必要がある。そのため、同期回路１００のミミック回路４は入力端子１−１に接続された入力バッファ２に対応する遅延時間を持つ回路４ａ、内部クロック発生部３に対応する遅延時間を持つ回路４ｂ、オフチップドライバ５１に対応する遅延時間を持つ回路４ｃおよびオア回路５２に対応する遅延時間を持つ回路４ｄで構成されている。ここで、回路４ｄの一方の入力端は回路４ｃと接続され、他方の入力端は接地されている。その他の回路は、図２に示した同期回路と同じ構成である。
【００８４】
一方、同期回路１０１においては、入力端子１−２と入力バッファ２の間にフリップフロップ回路５が配置されている点が同期回路１００と異なる構成となっているが、ミミック回路４は入力バッファ２、内部クロック発生部３、オフチップドライバ５１およびオア回路５２に夫々対応する遅延時間を持つ回路４ａ−４ｄで構成されており、他は同期回路１００と同様に図２に示した同期回路と同じ構成である。
【００８５】
同期回路１００において、入力クロックＥｃｌｋが入力端子１−１に入力されると、入力バッファ２を介し、内部クロック発生部３の入力端に入力される。内部クロック発生部３の一方の出力端から出力される内部クロックＣＬＫはミミック回路４に入力される。ここで、ミミック回路４における入力バッファ２および内部クロック発生部３に対応する遅延時間の和をＤ１、オフチップドライバ５１およびオア回路５２に対応する遅延時間の和をＤ２となるように構成されている。
【００８６】
また、入力クロックＥｃｌｋが入力端子１−２に入力されると、フリップフロップ回路５の出力端からは入力クロックＥｃｌｋの周期を倍にしたクロック信号が出力され、入力バッファ２の入力端に入力されている。つまり、クロックＩＢｃｌｋ２、クロックＣＬＫ２、クロックｂＣＬＫ２、前進パルスｆｉｎ２、後退パルスｒｏｕｔ２およびクロックＩｃｌｋ２は、他方の同期回路１００のクロックＩＢｃｌｋ、クロックＣＬＫ、クロックｂＣＬＫ、前進パルスｆｉｎ、後退パルスｒｏｕｔ、およびクロックＩｃｌｋそれぞれのクロックの周期が２倍にされたクロック信号となっている。インバータ制御クロックＳ、／ＳはクロックＣＬＫ２、およびインバータ１１の出力端からのクロック信号により生成される。この同期回路１０１におけるミミック回路４での遅延時間は同期回路１００における遅延時間と同じＤ１＋Ｄ２となっている。
【００８７】
オア回路５２には出力クロックＩｃｌｋ１、およびクロックＩｃｌｋ２が入力され、出力端からはクロックＣＫが出力される。
【００８８】
この図５に示した実施形態の同期回路システムは、入力クロックＥｃｌｋの周期によって入力端子１−１、１−２のどちらの入力端子に入力するかを決めればよい。また、同期回路１０１には１段のフリップフロップ回路５を設置したが、入力クロックＥｃｌｋの周期に応じてフリップフロップの段数を決めてやればよい。
【００８９】
このように、同期回路１００および１０１で構成されることで、チップ外部からの入力クロックＥｃｌｋの周期によって、同期回路１００，１０１のいずれの回路に入力クロックＥｃｌｋを供給するか選択すればよい。
【００９０】
図５に示した第２の実施形態では、同期回路の入力端子のすぐ後にフリップフロップ回路を配置する。このフリップフロップ回路が配置されたことで、同期回路に入力される入力クロックの周期がミミック回路での遅延時間Ｄ１＋Ｄ２より短いとき、該入力クロックの周期を長くすることが可能である。従って同期回路に入力される入力クロックの周期にかかわらず同期をとることができる。
【００９１】
また、第１、第２の実施形態では、チップ外部からの入力信号としてクロックＥｃｌｋのみであるが、チップ外部からの信号がクロックＥｃｌｋと前記クロックＥｃｌｋの相補となるようなクロックｂＥｃｌｋの２つの入力信号が入力されてもよい。図６（ａ）、（ｂ）はチップにクロックＥｃｌｋ、クロックｂＥｃｌｋの２つの信号が同時に入力される第３の実施形態の回路構成を示した同期回路システムである。なお、上述した第１、第２の実施の形態と同様に機能する構成要素については、同一符号を用いてその詳細な説明を省略する。
【００９２】
図６（ａ）で、同期回路１０２には内部クロック発生部３に相当する回路が配置されないように構成されている。ミミック回路４は入力バッファ２およびオフチップドライバ５１に夫々対応する遅延時間を与える論理回路４ａ，４ｂ，４ｃで構成されている。この場合は、入力バッファ２の遅延時間をＤ１、オフチップドライバ５１の遅延時間をＤ２とする。
【００９３】
入力クロックＥｃｌｋが入力端子１−３に入力されると入力バッファ２の出力端からはノード６−１を介し内部クロックＣＬＫが出力されている。ノード６−１から出力される内部クロックＣＬＫは、図６（ｂ）の同期回路１０３の後退クロック遅延線４０の奇数段の入力端子に出力される。
【００９４】
一方、入力クロックｂＥｃｌｋが図６（ｂ）の同期回路１０３の入力端子１−４に入力されると入力バッファ２の出力端からはノード６−２を介し内部クロックｂＣＬＫが出力される。ノード６−２から出力される内部クロックｂＣＬＫは、同期回路１０２の後退パルス遅延線４０の奇数段の入力端子に入力されている。第１、第２の実施形態では内部クロック発生部３を用いて内部クロックＣＬＫと相補になるように内部クロックｂＣＬＫを作ったが、外部から与えられる入力クロックＥｃｌｋ，ｂＥｃｌｋが互いに相補信号であるため、これらを発生させる内部クロック発生部を用いる必要がない。入力されるクロックＥｃｌｋとｂＥｃｌｋが互いに相補の関係にあるときは、両者の同期が確立されているので、二つの同期回路１０２，１０３に必要な内部クロックＣＬＫとｂＣＬＫを互いに補完しあうことによって構成することができる。即ち、同期回路１０２において、後退パルス用単位遅延素子の奇数段には他の同期回路１０３からの内部クロックｂＣＬＫが、偶数段には同期回路１０２内部で発生された内部クロックＣＬＫがそれぞれ入力されている。同様に、同期回路１０３において、後退パルス用単位遅延素子の奇数段には他の同期回路１０２からの内部クロックＣＬＫが、偶数段には同期回路１０３の内部で発生された内部クロックｂＣＬＫがそれぞれ入力されている。
【００９５】
この構成によると、同期回路１０２においては内部クロックＣＬＫの立ち上がりで同期をとり、同期回路１０３においては内部クロックｂＣＬＫの立下りで同期をとる。このようにクロックの立ち上がりおよび立下りのどちらでも同期をとることができる。このように構成された同期回路では、内部クロック発生部を用いることがないため、内部クロック発生部で生じる問題、例えばその内部で生じる遅延時間の変動による同期精度の低下などの問題が生じない。
【００９６】
【発明の効果】
以上詳述したようにこの発明によれば、前進パルス用単位遅延素子、および後退パルス用単位遅延素子をインバータ１段で構成することで、実質的に単位遅延素子の遅延時間は従来のインバータ２個の場合の半分になる。すると、従来の同期回路に比べて、同期が成立する時間幅が半分になり、より高い周波数の入力クロックに対応した同期クロックを高い同期精度で発生することができる同期回路システムを提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る遅延回路を示す回路図。
【図２】本発明の同期回路システムの第１の実施形態の回路構成を示すブロック回路図。
【図３】図２の第１の実施の形態の動作を説明するための波形図。
【図４】図２に示した内部クロック発生部の具体例を示すブロック回路図。
【図５】本発明の第２の実施の形態の回路構成を示すブロック回路図。
【図６】本発明の第３の実施の形態の回路構成を示すブロック回路図。
【図７】従来の同期回路システムの一例を示すブロック回路図。
【図８】図７の従来例における遅延回路の構成、動作を説明するためのブロック回路図。
【符号の説明】
２・・・入力バッファ、
３・・・内部クロック発生部、
４・・・ミミック回路、
１９・・・遅延回路、
２０・・・前進パルス用遅延線、
３０・・・ラッチ回路、
４０・・・後退パルス用遅延線、
５１・・・オフチップドライバ、
６２−１、６３−１、７７−１、８３−１、８４−１…クロックドインバータ、
６４−１、７４−１、８５−１…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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