(57)【要約】【課題】良好な感度特性及びアイソレーション特性を取得することができる半導体装置を提供する。【解決手段】回路基板と、回路基板の第１主面に配置された半導体チップと、第１主面に配置された、半導体チップに対して信号の送受信を行う配線パターンと、第１主面のうち半導体チップと配線パターンの間に配置された電源パターンと、半導体チップと配線パターン及び電源パターンとをそれぞれ接続する金属細線とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板の第１主面に配置された半導体チップと、
前記第１主面に配置された、前記半導体チップに対して信号の送受信を行う配線パターンと、
前記第１主面のうち前記半導体チップと前記配線パターンの間に配置された電源パターンと、
前記半導体チップと前記配線パターン及び前記電源パターンとをそれぞれ接続する金属細線とを有することを特徴とする半導体装置。
【請求項２】
前記電源パターンは、前記配線パターンに接続された前記金属細線と前記第１主面との間に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１主面のうち前記電源パターンが配置された領域と、直流的に同電位（電源電位）である前記第１主面に対向する前記回路基板の第２主面から、前記第２主面の接地電位のパターンにかけて配置された、前記電源パターンと接地電位の間を接続するバイパスコンデンサを更に有することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記電源パターンの一部は、前記金属細線の実質的な長さから定まる領域に配置されていることを特徴とする請求項１乃至３何れか１項記載の半導体装置。
【請求項５】
前記第１主面に配置され、前記電源パターンに接続された外付け回路部を更に有することを特徴とする請求項１乃至４何れか１項記載の半導体装置。
【請求項６】
電源パターンの他の一部は、前記外付け回路部を周回していることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記金属細線の実質的な長さは、２ｍｍであることを特徴とする請求項１乃至６何れか１項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関わり、特に、高周波信号を取り扱う半導体装置に関する。
【０００２】
【従来の技術】
通常、配線基板（ＰＣＢ）上には、ＩＣチップを樹脂でモールドした半導体パッケージ（ＰＫＧ）或いはベアチップが実装される。半導体パッケージ（ＰＫＧ）とベアチップの基本的実装方法には差異があるものの、ベアチップの実装レイアウトは基本的に従来からのＰＫＧでの実装方法を踏襲している。即ち、図６（ａ）に示すように、ＰＫＧの実装方法において、基板とＩＣチップとの電気的接続及び基板への固定は、リードフレームとＰＣＢとの半田付けにより行われる。一方、ベアチップの実装方法において、基板とＩＣチップとの電気的接続はボンディングワイヤのボンディングによって行われ、基板への固定は接着剤によって行われる。
【０００３】
よって、ＩＣチップの裏面へ電源（Ｖｃｃ）パターンを配置することは、ＰＫＧ、ベアチップいずれも困難である。即ち、図６（ｂ）に示すように、ＰＫＧの場合、一般的にアイソレーションが著しく低下するため、ＩＣチップの裏面へＶｃｃパターンを配置することは難しい。ベアチップの場合、ＩＣチップの裏面は一般的にはＧＮＤ又はフローティングパターンとし、接着エリアとなる。
【０００４】
図５に示すように、従来のベアチップの実装レイアウトにおいて、ＰＣＢ５１の第１主面（部品面）５８上にベアチップ状態のＩＣチップ５２が実装され、ＩＣチップ５２の周囲に複数の配線パターン５３ａ〜ｄが配置されている。配線パターン５３ａ〜ｄの外側には複数の外付け回路部５７ａ〜ｄが配置されている。外付け回路部５７ａ〜ｄの更に外側には電源パターン５４が配置されている。電源パターンの一部５４ａは、外付け回路部５７ａ〜ｄ及び配線パターン５３ａ〜ｄの間にも配置されている。ＩＣチップ５２は、ボンディングワイヤ５５ａ、５５ｂによって配線パターン５３ａ〜ｄ及び電源パターンの一部５４ａに接続されている。電源パターンの一部５４ａの直下には、ＰＣＢ５１の第１主面５８から第２主面（半田面）５９にかけてスルーホールが形成され、スルーホール内にＶｃｃのバイパスコンデンサ５６が配置されている。
【０００５】
また従来、実装基板上に搭載された第１の集積回路チップと、この第１の集積回路チップに設けられたパッドとボンディングワイヤを介して接続されたパッドを有する第２の集積回路チップと、この第１の集積回路チップと第２の集積回路チップの間の基板上に配設された配線を有する半導体装置が有る（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平７−２２６４７９号公報
【０００７】
【発明が解決しようとする課題】
良好な感度特性及びアイソレーション特性取得の為の手段として、図７左の３つのアイテムが知られている。ところが、無線部の各機能を集積することにより多ピン（多パッド）となった高周波（ＲＦ）を取り扱うＩＣ（ＲＦ−ＩＣ）では、ＰＫＧ及びベアチップ共に、ＰＣＢ５１側の電極パッド及び配線パターン５３ａ〜ｄの間隔が密集している為、図７右の理由により各アイテムの実施が困難になる。
【０００８】
即ち、ＩＣチップ５２の直近の配線パターン５３ａ〜ｄ及び電源パターンの一部５４ａは比較的細いアパーチャ、例えば線幅１５０〜２５０μｍ程度しか採用できない為、ＩＣチップ５２から若干離れた、レイアウトに余裕のあるＰＣＢ５１上の場所でなければ電源パターン５４ａ直下に太いスルーホールを形成することが出来ない。したがって、ＩＣチップ５１直近へ低抵抗なＶｃｃバイパスコンデンサ５６を配置することは困難である。
【０００９】
同様な理由から、図８（ａ）及び図８（ｂ）に示すようにＰＣＢ５１の第１主面５８の電源パターンの一部５４ａと第２主面５９のコンデンサパッド間のスルーホールの径φを太く、スルーホールの数（ｎ）を多くすることは困難である。よって、電源パターンの一部５４ａの直下に形成されるバイパスコンデンサ５６の集合体６０ａ〜ｃの内部抵抗Ｒが大きくなってしまう。また、図９に示すように、ＩＣチップ５２の周囲には外付け回路部５７ａ〜ｄが実装されている為、電源パターン（Ｖｃｃ間のＶｃｃラインパターン）５４は外付け回路部５７ａ〜ｄの各ブロックを迂回するようにレイアウトしなければならず、一般的に電源パターン５４は長くなってしまい、電源パターン５４自体の内部抵抗も大きくなってしまう。このように、従来のＲＦ−ＩＣの実装においては、複数のスルーホールの径φを太く、電源パターン５４を短くすることは困難であった。
【００１０】
また、図１０（ａ）に示すように、バイパスコンデンサ５６の内部抵抗６２により発生する外乱ノイズ６１によって電源パターン５４に電圧が発生するため、低抵抗増幅器（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ：ＬＮＡ）、混合器（ＭＩＸ）などの外付け回路部５７ａの受信感度へ悪影響を与え、受信感度を設計どおり取ることが出来ない。図１０（ｂ）に示すように、バイパスコンデンサ５６の内部抵抗６２により発生する外乱ノイズ６１によって電源パターン５４に電圧が発生するため、Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ（ＶＣＯ）、パワーアンプ（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ：ＰＡ）などの外付け回路５７ｂの特性へ悪影響を与え、位相ノイズの特性を設計どおり取ることが出来ない。また、図１１に示すように、電源パターン５４自体の内部抵抗によりその他の外付け回路部５７ｃにおいて発生した外乱ノイズ６１によっても電源パターン５４に電圧が発生し、ＬＮＡ、ＭＩＸなどの外付け回路部５７ａの受信感度へ悪影響を与える。なお、図１０、図１１及び以下に述べる図１２においては、電源の内部インピーダンスＺをＺ＝０Ωと仮定している。
【００１１】
図１２は、外付け回路部５７として、ＶＣＯの受信部（ＲＸ−ＶＣＯ）５７ｂ１とＶＣＯの送信部（ＴＸ−ＶＣＯ）５７ｂ２とが回路基板１上に配置され、共に電源パターン５４を介して電源電圧（Ｖｃｃ）が供給されている場合を示す。この場合、電源パターン５４の内部抵抗６２が大きい為、送信部５７ｂ２へ供給される電源電圧に、受信部５７ｂ１において発生した外乱ノイズ６１が乗ってしまう場合がある。したがって、図１３に示すように、送信部５７ｂ２が送信する波形（ＴＸ−ＶＣＯ波形）に対して受信部５７ｂ１のスプリアスが大きくなってしまう。
【００１２】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、良好な感度特性及びアイソレーション特性を取得することができる半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明の特徴は、回路基板と、回路基板の第１主面に配置された半導体チップと、第１主面に配置された、半導体チップに対して信号の送受信を行う配線パターンと、第１主面のうち半導体チップと配線パターンの間に配置された電源パターンと、半導体チップと配線パターン及び電源パターンとをそれぞれ接続する金属細線とを有する半導体装置であることを要旨とする。
【００１４】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。
【００１５】
図１に示すように、本発明の実施の形態に係る半導体装置は、回路基板（プリント配線基板：ＰＣＢ）１と、回路基板１の第１主面（部品面）８上に配置された半導体チップ（ＩＣチップ）２と、回路基板１の第１主面８上に配置された配線パターン３ａ〜ｄと、回路基板１の第１主面８のうち半導体チップ２と配線パターン３ａ〜ｄとの間に配置された電源パターン４と、半導体チップ２と配線パターン３ａ〜ｄ及び電源パターン４とをそれぞれ接続する金属細線（ボンディングワイヤ）５ａ、５ｂと、回路基板１の第１主面８のうち電源パターン４が配置された領域から第１主面８に対向する回路基板１の第２主面（半田面）９にかけて配置されたバイパスコンデンサ６と、回路基板１の第１主面８上に配置され、電源パターン４に接続された外付け回路部７ａ〜ｄとを有する。
【００１６】
半導体チップ２は、高周波（ＲＦ）信号を取り扱う機能を有するベアチップ状態のＩＣチップである。図示は省略するが、チップ外周には複数の電極パッドが配置され、電極パッドのそれぞれは、金属細線５ａを介して配線パターン３ａ〜ｄに接続され、金属細線５ｂを介して電源パターンの一部４ａに接続されている。なおここでは、金属細線５ａ、５ｂの実質的な長さは、２ｍｍである。即ち、２ｍｍ系のボンディングワイヤを用いる。しかし、金属細線５ａ、５ｂの長さは、２ｍｍ以外であっても構わない。なお、金属細線５ａ、５ｂは、半導体チップ２の１辺あたり５個ある場合を示したが、金属細線５ａ、５ｂの数はこれに限定されるものではない。また、図１においてはバイパスコンデンサ６を示す為に金属細線５ａ、５ｂの一部を省略している。
【００１７】
配線パターン３ａ〜ｄは、半導体チップ２の周囲に放射状に複数配置されている。また、配線パターン３ａ〜ｄは、方形状の半導体チップ２の４辺に沿って４つのブロックを形成している。配線パターン３ａ〜ｄの一端には、ボンディングワイヤ５ａが接続され、半導体チップ２に対して信号の送受信を行うことができる。配線パターン３ａ〜ｄの他端は、外付け回路部７ａ〜ｄに接続されている。なお、配線パターン３ａ〜ｄの一端は、上述した金属細線５ａ、５ｂの実質的な長さから定まる位置に配置され、半導体チップ２の外周と配線パターン３ａ〜ｄの一端までには、金属細線５ａ、５ｂの実質的な長さから定まる一定の隙間が存在する。
【００１８】
外付け回路部７ａ〜ｄは、配線パターン３ａ〜ｄの外周に配置され、配線パターン３ａ〜ｄと同様に方形状の半導体チップ２の４辺に沿って４つのブロックを形成している。なお、外付け回路部７ａ〜ｄには、例えば、図１０乃至図１２に示した低抵抗増幅器（ＬＮＡ）、混合器（ＭＩＸ）、ＲＸ−ＶＣＯ、ＴＸ−ＶＣＯ、パワーアンプ（ＰＡ）などが含まれる。また、外付け回路部７ａ〜ｄが４つのブロックを形成している場合は一例に過ぎず、外付け回路部７ａ〜ｄは、１〜３、或いは５以上のブロックを形成していても構わない。
【００１９】
電源パターン４は、半導体チップ２の外周と配線パターン３ａ〜ｄの一端との隙間に配置され、方形状の半導体チップ２の周囲を取り囲むようなリング状の形状を有する。また、電源パターン４は、金属細線５ａ、５ｂと回路基板１の第１主面８との間に配置されている。電源パターンの一部４ａは、配線パターン３ａ〜ｄの各ブロックの間であって、金属細線５ａ、５ｂの実質的な長さから定まる領域に配置され、金属細線５ｂを介して半導体チップ２に接続されている。電源パターンの一部４ａを設けることにより、半導体チップ２の直近に配置された金属パターン４に対しても、金属細線５ａと同じ長さの金属細線５ｂを電源パターンの一部４ａを介してボンディングすることができる。また、電源パターンの一部４ａは回路基板１の外周まで延長され、電源パターン４に回路基板１外部から電源電圧が供給される。２ｍｍ系のボンディングワイヤの場合、電源パターン４の線幅は、０．４５〜１．０ｍｍの範囲で設定することが望ましい。
【００２０】
バイパスコンデンサ６は、電源パターン４直下の回路基板１内部に配置され、電源パターン４と接地電位の間に接続されている。具体的には、バイパスコンデンサ６は、回路基板１の第１主面８から第２主面９を貫通するスルーホールの内部に配置されている。スルーホールの一端（第１主面８側）には電源パターン４が配置され、他端（第２主面側）には、接地電位に接続されたコンデンサパッドが配置されている。バイパスコンデンサ６の径、即ちスルーホールの径φは、電源パターン４の線幅に応じて設定することができ、電源パターン４の１辺あたりのバイパスコンデンサ６の数は、バイパスコンデンサ６の径及び電源パターン４の１辺の長さに応じて設定することができる。例えば、線幅１．０ｍｍの電源パターン４の場合、電源パターン４の一辺あたり３００〜８００μｍφのバイパスコンデンサ６を８〜１０個程度配置することができる。
【００２１】
図２（ｂ）は、バイパスコンデンサ６のインピーダンスを説明する為の模式図である。図２（ｂ）に示すように、バイパスコンデンサ６は、スルーホールの径φの逆数に比例する内部抵抗ｒを有する。電源パターン４の１辺あたりバイパスコンデンサ６をｎ個形成した場合、ｎ個のバイパスコンデンサ６を並列に接続することにより、電源パターン４の１辺あたりの内部抵抗Ｒは、Ｒ＝ｒ／ｎとなる。バイパスコンデンサ６のインピーダンスは、使用する周波数にて十分低くなるように設計する必要がある。半導体チップ２と配線パターン３ａ〜ｄとの隙間を利用して、線幅の広い電源パターン４を半導体チップ２の直近に配置することにより、バイパスコンデンサ６の径を大きくすることが出来、かつ、バイパスコンデンサ６の数を増やすことができる。したがって、図２（ａ）に示すように、バイパスコンデンサ６の集合体１０ａ〜ｃが有する内部抵抗Ｒをほぼ零にすることが出来る。即ち、バイパスコンデンサ６のインピーダンスを低減することが出来る。
【００２２】
図３は、半導体チップ２の直近に配置された電源パターン４自体の抵抗値について説明する為の模式図である。図３に示すように、電源パターン４は、半導体チップ２と配線パターン３ａ〜ｄとの隙間に配置されているため、図５に示した従来の電源パターン５４に比べて、線幅を広くすることが出来、長さを短くすることが出来る。したがって、電源パターン４の各辺ごとの内部抵抗Ｒをほぼ零にすることが出来る。
【００２３】
図４は、ＶＣＯの送信波形（ＴＸ−ＶＣＯ波形）に含まれるＶＣＯの受信波形（ＲＸ−ＶＣＯ）のスプリアスを示すグラフである。電源パターン４の内部抵抗が小さい為、図１２に示した送信部５７ｂ２へ供給される電源電圧に、受信部５７ｂ１において発生した外乱ノイズ６１が乗ってしまうことがない。したがって、図４に示すように、送信部５７ｂ２が送信する波形（ＴＸ−ＶＣＯ波形）に対して受信部５７ｂ１のスプリアスを小さく抑えることが出来る。
【００２４】
以上説明したように、本発明の実施の形態によれば、ＲＦベアチップを用いた通信機のＰＣＢレイアウトにおいて、半導体チップ２の直近に太い電源（Ｖｃｃ）パターン４を形成することが出来るため、電源パターン４直下に形成されるスルーホールの径φを大きくすること及びスルーホールの数を増やすことが可能となる。したがって、スルーホール内に形成されるバイパスコンデンサ６を、半導体チップ２の直近に配置することが出来る。また、バイパスコンデンサ６の内部抵抗及び電源パターン４自体の内部抵抗を同時に低減することが出来、優れたアイソレーション特性及び感度特性を得ることが出来る。
【００２５】
なお、本発明の実施の形態において、電源パターン４の他の一部が、外付け回路部７ａ〜ｄを周回していても構わない。即ち、図１に示したように、半導体チップ２と配線パターン３ａ〜ｄとの隙間にのみ電源パターン４を配置するのではなく、図５に示したように、更に外付け回路部５７ａ〜ｄの外側にも電源パターンを配置しても構わない。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、良好な感度特性及びアイソレーション特性を取得することができる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置を示す斜視図である。
【図２】図２（ａ）及び図２（ｂ）は、図１に示した半導体装置における、電源パターン４に接続されたバイパスコンデンサ６の内部抵抗を説明する為の模式図である。
【図３】図１に示した半導体装置における電源パターン４自体の内部抵抗を説明する為の模式図である。
【図４】図１に示した半導体装置における、ＴＸ−ＶＣＯ波形に対するＲＸ−ＶＣＯのスプリアスを示すグラフである。
【図５】従来技術に係る半導体装置を示す斜視図である。
【図６】図６（ａ）はＰＫＧとベアチップとの実装方法の差異を説明する為の表であり、図６（ｂ）はＩＣチップ裏面へ電源パターンを配置することが、ＰＫＧ及びベアチップともに困難であることを示すグラフである。
【図７】良好な感度特性及びアイソレーション特性を取得する為の従来のＰＫＧレイアウト技術が有する課題を示す表である。
【図８】図８（ａ）及び図８（ｂ）は、図５に示した半導体装置における、電源パターン５４に接続されたバイパスコンデンサ５６の内部抵抗を説明する為の模式図である。
【図９】図５に示した半導体装置における電源パターン５４自体の内部抵抗を説明する為の模式図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、図５に示したバイパスコンデンサ５６の内部抵抗に起因する外乱ノイズによって外付け回路部が受ける影響を説明する為の模式図である（その１）。
【図１１】図５に示したバイパスコンデンサ５６の内部抵抗に起因する外乱ノイズによって外付け回路部が受ける影響を説明する為の模式図である（その２）。
【図１２】図５に示した電源パターン５４自体の内部抵抗に起因する外乱ノイズによって外付け回路部が受ける影響を説明する為の模式図である。
【図１３】図１２に示した回路構成において、ＴＸ−ＶＣＯ波形に対するＲＸ−ＶＣＯのスプリアスを示すグラフである。
【符号の説明】
１、５１    回路基板（ＰＣＢ）
２、５２    半導体チップ（ＩＣチップ）
３ａ〜ｄ、５３ａ〜ｄ    配線パターン
４、５４    電源パターン
４ａ、５４ａ    電源パターンの一部
５ａ、５ｂ、５５ａ、５５ｂ、    金属細線（ボンディングワイヤ）
６、５６    バイパスコンデンサ
７ａ〜ｄ、５７ａ〜ｄ    外付け回路部
８、５８    第１主面
９、５９    第２主面
１０ａ〜ｃ、６０ａ〜ｃ    バイパスコンデンサの集合体
６１    外乱ノイズ
６２    内部抵抗
【図１】
2004235520.tif 000003
【図２】
2004235520.tif 000004
【図３】
2004235520.tif 000005
【図４】
2004235520.tif 000006
【図５】
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【図６】
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【図７】
2004235520.tif 000009
【図８】
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【図９】
2004235520.tif 000011
【図１０】
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【図１１】
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【図１２】
2004235520.tif 000014
【図１３】
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