(57)【要約】【課題】高速アクセス化、他品種メモリ対応化及び低コスト化を図る。【構成】本システムは主装置３００、リード／ライト装置２００及び無接点メモリカード１００からなり、同カードにはリード／ライト制御回路１２０が備えられている。同回路は、主装置３００から転送された各種データを保持するレジスター回路１２２１を有し且つ各種データに基づいてリード／ライト動作に必要な制御を行う制御部１２２と、主装置３００から各種データとは別に転送されたセレクトデータに基づいて動作する回路であって、主装置３００から転送された各種データをレジスター回路１２１１に、ライトデータをメモリ１３０に各々出力するデータ入力切り替え回路１２１とを具備している。制御部１２２は、各種データに基づいてリード／ライト動作上の前処理を行い、この状態でリード／ライト動作を行う機能を有した構成となっている。【選択図】　図１
2004110436.tif 000002
【特許請求の範囲】
【請求項１】
主装置から転送されたアドレス、データ及びコントロールデータを少なくとも含んだ各種データを保持するレジスター回路を有し且つ当該各種データに基づいてリード／ライト動作に必要な制御を行う制御部を備えており、制御部は、レジスター回路上の各種データに基づいてリード／ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路を経ることなく主装置から転送されたライトデータをメモリに順次ライトさせる一方、リード時には、メモリに記録されたデータを順次リードさせて主装置に転送させる機能を有した構成となっていることを特徴とするメモリのリード／ライト制御回路。
【請求項２】
主装置から転送されたアドレス、データ及びコントロールデータを少なくとも含んだ各種データを保持するレジスター回路を有し且つ当該各種データに基づいてリード／ライト動作に必要な制御を行う制御部と、レジスター回路の前段に設けられており且つ主装置から各種データとは別に転送されたセレクトデータに基づいて入力データの出力先を切り替える回路であって、主装置から転送された各種データをレジスター回路に、主装置から転送されたライトデータをメモリに各々出力するデータ入力切り替え回路とを具備し、
制御部は、レジスター回路上の各種データに基づいてリード／ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路を経ることなく主装置から転送されたライトデータをメモリに順次ライトさせる一方、リード時には、メモリに記録されたデータを順次リードさせて主装置に転送させる機能を有した構成となっていることを特徴とするメモリのリード／ライト制御回路。
【請求項３】
請求項１又は２記載のメモリのリード／ライト制御回路において、コントロールデータには、少なくともアドレスの設定、データの変化／固定の設定及びメモリ制御の設定に関するコードが含められていることを特徴とするメモリのリード／ライト制御回路。
【請求項４】
請求項１又は２記載のメモリのリード／ライト制御回路において、制御部は、主装置から順次転送された各種データがｎ（ｎ≧１）個のレジスター回路１、２・・・ｎに各々保持されるようになっており、レジスター回路１上の各種データに基づいて前処理及びリード／ライト動作を行い、その後、レジスター回路２・・・ｎ上の各種データに基づいて前処理及びリード／ライト動作を順次的に行い、このような一連の処理を繰り返すことによりメモリに対するリード／ライトを連続して行う機能を有した構成となっていることを特徴とするメモリのリード／ライト制御回路。
【請求項５】
請求項１又は２記載のメモリのリード／ライト制御回路において、各種データには、アドレス、データ及びコントロールデータ以外にリード／ライトの処理回数を示すカウント数が含まれており、コントロールデータには、少なくともアドレスの設定、データの変化／固定の設定及びメモリ制御の設定以外に連続処理／１回処理の設定に関するコードが含められていることを条件とし、
制御部は、リード／ライトの処理回数を計数するカウンター回路を有しており、レジスター回路上の各種データに含まれるコントロールデータに１回処理に関するコードを含んでいるときには、当該各種データに基づいて行われるリード／ライト動作を１回だけ行う一方、連続処理に関するコードを含んでいるときには、当該各種データに基づいて行われるリード／ライト動作を当該各種データに含まれるカウント数の回数だけ行う機能を有した構成となっていることを特徴とするメモリのリード／ライト制御回路。
【請求項６】
アドレスバスとデータバスとが共通化されているタイプのメモリが適応可能な請求項１又は２記載のメモリのリード／ライト制御回路において、
コントロールデータには、アドレスの設定、アドレスセット／データセットの設定、各種制御信号の出力の有無の各選択（ＣＳのクロック同期出力／常時出力の選択を含む）に関するコードが含まれており、加えて、アドレスセット設定時には、少なくともアドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択に関するコードが、データ設定時には、少なくともメモリ制御の設定、データの変化／固定の設定、Ｒ／Ｂ信号の主装置への転送の有無の選択に関するコードが含められていることを条件とし、
制御部は、レジスター回路上の各種データに含まれるコントロールデータにアドレスセットに関するコードを含んでいるときには、当該コンロールデータに含まれるアドレスの設定、アドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択及び各種制御信号の出力の有無の各選択（ＣＳのクロック同期出力／常時出力の選択を含む）に関するコードに基づいてメモリに対してアドレスセットを行う一方、データセットに関するコードを含んでいるときには、当該コンロールデータに含まれるアドレスの設定、メモリ制御の設定、データの変化／固定の設定、各種制御信号の出力の有無の各選択（ＣＳのクロック同期出力／常時出力の選択を含む）及びＲ／Ｂ信号の主装置への転送の有無の選択に関するコードに基づいてメモリに対してデータのリード／ライトを行う機能を有した構成となっていることを特徴とするメモリのリード／ライト制御回路。
【請求項７】
多種類のメモリが適応可能な請求項１又は２記載のメモリのリード／ライト制御回路において、
適応可能なメモリのうち使用するメモリの種類を設定入力するためのモード切り替え回路と、メモリの種類を設定に基づいて当該メモリの属性を示すデータを生成するアトリビュート入力回路を備えており、
コントロールデータには、少なくともアドレスの設定、データの変化／固定の設定及びメモリ制御の設定以外に各種制御信号の出力の有無の各選択及びメモリの属性を示すデータの主装置への転送の有無の選択に関するコードが含められていることを条件とし、
制御部は、レジスター回路上のコントロールデータに各種制御信号の出力に関するコードを含んでいるときには、前記メモリに出力すべき当該制御信号をアクティブにする一方、コントロールデータにメモリの属性を示すデータの主装置への転送に関するコードを含んでいるときには、アトリビュート入力回路にて生成されたデータを主装置に転送させる機能を有した構成となっていることを特徴とするメモリのリード／ライト制御回路。
【請求項８】
請求項７記載のメモリのリード／ライト制御回路において、コントロールデータには、新種のメモリに適応可能にするために予備の制御信号の出力の有無の設定に関するコードが含められていることを条件とし、
制御部は、レジスター回路上のコントロールデータに予備の制御信号の出力に関するコードを含んでいるときには、前記メモリに出力すべき当該制御信号をアクティブにする機能を有した構成となっていることを特徴とするメモリのリード／ライト制御回路。
【請求項９】
請求項２、３、４、５、６、７又は８のメモリのリード／ライト制御回路が搭載された無接点メモリカードであって、リード／ライト装置から電力を入力するための電源用コイルと、リード／ライト装置から同期クロックを入力するための同期クロック用コイルと、主装置からリード／ライト装置を通じて転送されたセレクトデータをシリアル形式で入力するためのセレクト用コイルと、主装置からリード／ライト装置を通じて転送された各種データをシリアル形式で入力するための入力用コイルと、リード／ライト装置を通じて主装置に転送すべきリードデータ等をシリアル形式で出力するための出力用コイルとを具備したことを特徴とする無接点メモリカード。
【請求項１０】
主装置に接続されており且つ請求項９の無接点メモリカードがセットされるリード／ライト装置において、無接点メモリカードに電力を供給するための電源用コイルと、無接点メモリカードに同期クロックを供給するための同期クロック用コイルと、主装置から転送されたセレクトデータを無接点メモリカードにシリアル形式で出力するためのセレクト用コイルと、主装置から転送された各種データを無接点メモリカードにシリアル形式で出力するための出力用コイルと、無接点メモリカードから主装置に向けて転送された少なくともリードデータをシリアル形式で入力するための入力用コイルとを具備したことを特徴とするリード／ライト装置。
【請求項１１】
請求項９の無接点メモリカードと、請求項１０│リード／ライト装置と、リード／ライト装置に接続された主装置とを備えてお│、主装置は、無接点メモリカードにおいて各種データをレジスター回路に保持させる前処理段階とレジスター回路に保持された各種データに基づいて前処理及びリード／ライト動作を行わせる本動作段階とを切り替えるためのセレクトデータを生成してリード／ライト装置を通じて無接点メモリカードに転送し、これとは別に、前処理段階においては各種データを生成してリード／ライト装置を通じて無接点メモリカードに転送し、本動作段階においてはライト時に必要なライトデータを生成しリード／ライト装置を通じて無接点メモリカードに転送する一方、リード時には無接点メモリカードからリード／ライト装置を通じて転送された少なくともリードデータを入力する構成となっていることを特徴とする無接点メモリカードのリード／ライトシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は大容量化及び高速アクセス化に適したメモリのリード／ライト制御回路、無接点メモリカード、リード／ライト装置及び無接点メモリカードのリード／ライトシステムに関する。
【０００２】
【従来の技術】
無接点メモリカードの従来例として以下のような構成のものがある。同カードは、リード／ライト装置から電力及び同期クロックを供給するための電源・クロック用コイルと、主装置からリード／ライト信号をリード／ライト装置を通じて入出力するためのリード／ライト信号用コイルと、主装置からコマンドをリード／ライト装置を通じて入力するためのコマンド用コイル等を有した基本構成となっている。
【０００３】
即ち、電源・クロック用コイルを通じて電力及び同期クロックが無接点メモリカードに供給されると、同カードが通電されて動作可能になる。この状態で、ライトコマンドがコマンド用コイルを通じて入力されると、同様にライト信号用コイルを通じて入力されたライトデータがメモリが記録される一方、リードコマンドがコマンド用コイルを通じて入力されると、メモリに記録されたデータが読み出されてリード信号用コイルを通じて出力されるようになっている（例えば、特許公報１参照。）
【０００４】
【特許公報１】
特開昭６２−８２８１号号公報（第１図）
【０００５】
【発明が解消しようとする課題】
しかしながら、上記従来例による場合、以下の問題が指摘されている。まず、電力及び同期クロックが１つの電源・クロック用コイルを通じて無接点メモリカードに供給されていることから、同期クロックの周波数をメモリの種類に合わせて随時変更させると、回路特性が不安定になることがある。そのため同期クロックの周波数については、アクセス速度が最も速いメモリではなく、アクセス速度が最も遅いメモリに合わせて設定されており、この点で高速アクセス化を実現することが困難となっている。
【０００６】
もっとも、リード／ライト装置からリード／ライトデータ等をパラレルで入力するようにすると、メモリカードにおいてシリアル／パラレル変換を行う必要がない分だけ高速アクセス化を図ることが可能であるが、コイル数が増加し、データの信頼性が低下するだけでなく、メモリカードの寸法や消費電流が大きくなり、カードの小型化や低コスト化を図ることが困難になる。
【０００７】
また、無接点メモリカードにＳ−ＲＡＭ等に比べてアクセスプロトコルが非常に複雑なフラッシュメモリを搭載したときは、無接点メモリカードにおいてアドレスセット時やデータセット時に制御信号等を生成するに当たり、主装置がその都度関与することから、この点で高速アクセス化を図ることが非常に困難となっている。一方、無接点メモリカードにＣＰＵを搭載したときは、高速アセクス化を図ることが可能であるものの、消費電力が大きくなり、無接点メモリカードの薄型化や低コスト化を図ること困難になっている。加えて、メモリの種類に応じてアクセスプロトコルを変更するための制御プログラムが必要となり、この点でもコスト高になっている。
【０００８】
更に、１バイトのデータをメモリに転送する際のメモリへのアクセスは１サイクル期間中１回だけであり、これ以外の期間についてはウェイトとなっている。この点も高速アクセス化を妨げる大きな要因となっている。
【０００９】
本発明は上記した背景の下で創作されたものであり、その目的とするところは、上記した問題を解消することが可能なメモリのリード／ライト制御回路、無接点メモリカード、リード／ライト装置及び無接点メモリカードのリード／ライトシステムを提供することにある。
【００１０】
【課題を解決するための手段】
本発明のメモリのリード／ライト制御回路は、主装置から転送されたアドレス、データ及びコントロールデータを少なくとも含んだ各種データを保持するレジスター回路を有し且つ当該各種データに基づいてリード／ライト動作に必要な制御を行う制御部を備えており、制御部は、レジスター回路上の各種データに基づいてリード／ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路を経ることなく主装置から転送されたライトデータをメモリに順次ライトさせる一方、リード時には、メモリに記録されたデータを順次リードさせて主装置に転送させる機能を有した構成となっている。ここでいう前処理とは、メモリに対してリード／ライト動作を繰り返し行うに当たり必要な設定やこれに付随する処理を指している。また、コントロールデータには、少なくともアドレスの設定、データの変化／固定の設定及びメモリ制御の設定に関するコードを含めるようにすると良い。
【００１１】
各種データとライトデータとが共通のラインを用いて主装置から時分割で転送される場合には、レジスター回路の前段に設けられており且つ主装置から各種データとは別に転送されたセレクトデータに基づいて入力データの出力先を切り替える回路であって、主装置から転送された各種データをレジスター回路に、主装置から転送されたライトデータをメモリに各々出力するデータ入力切り替え回路を備えるようにすると良い。
【００１２】
好ましくは、制御部は、主装置から順次転送された各種データがｎ（ｎ≧１）個のレジスター回路１、２・・・ｎに各々保持されるようになっており、レジスター回路１上の各種データに基づいて前処理及びリード／ライト動作を行い、その後、レジスター回路２・・・ｎ上の各種データに基づいて前処理及びリード／ライト動作を順次的に行い、このような一連の処理を繰り返すことによりメモリに対するリード／ライトを連続して行う機能を有した構成となっているものを用いることが望ましい。
【００１３】
好ましくは、各種データには、アドレス、データ及びコントロールデータ以外にリード／ライトの処理回数を示すカウント数が含まれており、コントロールデータには、少なくともアドレスの設定、データの変化／固定の設定及びメモリ制御の設定以外に連続処理／１回処理の設定に関するコードが含められていることを条件とした場合、制御部は、リード／ライトの処理回数を計数するカウンター回路を有しており、レジスター回路上の各種データに含まれるコントロールデータに１回処理に関するコードを含んでいるときには、当該各種データに基づいて行われるリード／ライト動作を１回だけ行う一方、連続処理に関するコードを含んでいるときには、当該各種データに基づいて行われるリード／ライト動作を当該各種データに含まれるカウント数の回数だけ行う機能を有した構成となっているものを用いることが望ましい。
【００１４】
好ましくは、コントロールデータには、アドレスの設定、アドレスセット／データセットの設定、各種制御信号の出力の有無の各選択（ＣＳのクロック同期出力／常時出力の選択を含む）に関するコードが含まれており、加えて、アドレスセット設定時には、少なくともアドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択に関するコードが、データ設定時には、少なくともメモリ制御の設定、データの変化／固定の設定、Ｒ／Ｂ信号の主装置への転送の有無の選択に関するコードが含められていることを条件とした場合、制御部は、レジスター回路上の各種データに含まれるコントロールデータにアドレスセットに関するコードを含んでいるときには、当該コンロールデータに含まれるアドレスの設定、アドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択及び各種制御信号の出力の有無の各選択（ＣＳのクロック同期出力／常時出力の選択を含む）に関するコードに基づいてメモリに対してアドレスセットを行う一方、データセットに関するコードを含んでいるときには、当該コンロールデータに含まれるアドレスの設定、メモリ制御の設定、データの変化／固定の設定、各種制御信号の出力の有無の各選択（ＣＳのクロック同期出力／常時出力の選択を含む）及びＲ／Ｂ信号の主装置への転送の有無の選択に関するコードに基づいてメモリに対してデータのリード／ライトを行う機能を有した構成となっているものを用いることが望ましい。
【００１５】
好ましくは、適応可能なメモリのうち使用するメモリの種類を設定入力するためのモード切り替え回路と、メモリの種類を設定に基づいて当該メモリの属性を示すデータを生成するアトリビュート入力回路とを備え、コントロールデータには、少なくともアドレスの設定、データの変化／固定の設定及びメモリ制御の設定以外に各種制御信号の出力の有無の各選択及びメモリの属性を示すデータの主装置への転送の有無の選択に関するコードが含められていることを条件とした場合、制御部は、レジスター回路上のコントロールデータに各種制御信号の出力に関するコードを含んでいるときには、前記メモリに出力すべき当該制御信号をアクティブにする一方、コントロールデータにメモリの属性を示すデータの主装置への転送に関するコードを含んでいるときには、アトリビュート入力回路にて生成されたデータを主装置に転送させる機能を有した構成となっているものを用いることが望ましい。
【００１６】
この場合、コントロールデータには、新種のメモリに適応可能にするために予備の制御信号の出力の有無の設定に関するコードが含められていることを条件とし、制御部は、レジスター回路上のコントロールデータに予備の制御信号の出力に関するコードを含んでいるときには、前記メモリに出力すべき当該制御信号をアクティブにする機能を有した構成となっているものを用いることが一層望ましい。
【００１７】
本発明の無接点メモリカードは、上記メモリのリード／ライト制御回路が搭載された無接点メモリカードであって、リード／ライト装置から電力を入力するための電源用コイルと、リード／ライト装置から同期クロックを入力するための同期クロック用コイルと、主装置からリード／ライト装置を通じて転送されたセレクトデータをシリアル形式で入力するためのセレクト用コイルと、主装置からリード／ライト装置を通じて転送された各種データをシリアル形式で入力するための入力用コイルと、リード／ライト装置を通じて主装置に転送すべきリードデータ等をシリアル形式で出力するための出力用コイルとを具備している。
【００１８】
本発明のリード／ライト装置は、主装置に接続されており且つ上記無接点メモリカードがセットされる装置であって、無接点メモリカードに電力を供給するための電源用コイルと、無接点メモリカードに同期クロックを供給するための同期クロック用コイルと、主装置から転送されたセレクトデータを無接点メモリカードにシリアル形式で出力するためのセレクト用コイルと、主装置から転送された各種データを無接点メモリカードにシリアル形式で出力するための出力用コイルと、無接点メモリカードから主装置に向けて転送された少なくともリードデータをシリアル形式で入力するための入力用コイルとを具備している。
【００１９】
本発明の無接点メモリカードのリード／ライトシステムは、上記無接点メモリカードと、上記リード／ライト装置と、リード／ライト装置に接続された主装置とを備えており、主装置は、無接点メモリカードにおいて各種データをレジスター回路に保持させる前処理段階とレジスター回路に保持された各種データに基づいて前処理及びリード／ライト動作を行わせる本動作段階とを切り替えるためのセレクトデータを生成してリード／ライト装置を通じて無接点メモリカードに転送し、これとは別に、前処理段階においては各種データを生成してリード／ライト装置を通じて無接点メモリカードに転送し、本動作段階においてはライト時に必要なライトデータを生成しリード／ライト装置を通じて無接点メモリカードに転送する一方、リード時には無接点メモリカードからリード／ライト装置を通じて転送された少なくともリードデータを入力する構成となっている。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は無接点メモリカードのリード／ライトシステムの構成図、図２は無接点メモリカードに適応可能なメモリ及びそのバスラインを示す説明図、図３は主装置から無接点メモリカードに転送される各種データの内容を示す説明図、図４は図２（Ｂ）及び（Ｃ）に示すタイプのメモリについて用いられるコントロール１、２の内容を示す説明図、図５は図２（Ａ）に示すタイプのメモリについて用いられるコントロール１、２の内容を示す説明図、図６乃至図１７は無接点メモリカードに搭載されたリード／ライト制御回路のリード／ライト動作の例を説明するための図である。
【００２１】
ここに掲げる無接点メモリカードのリード／ライトシステムは、図１に示すように主装置３００、リード／ライト装置２００及び無接点メモリカード１００を有した構成となっている。無接点メモリカード１００は、リード／ライト装置２００にセットされた状態で、同カード１００に搭載されたメモリ１３０に対してデータのリード／ライトを行う。このようなリード／ライトを制御しているのはリード／ライト装置２００にＣＰＵバス３０１を介して相互接続された主装置３００である。
【００２２】
主装置３００は、無接点メモリカード１００に対してデータのリード／ライトを行うとともに全体として所定の処理を行うコンピュータであり、次のような基本構成となっている。即ち、無接点メモリカード１００に対してデータのリード／ライト動作を行う段階（これを本動作段階と称する）においては、ライト時にライトデータを生成してリード／ライト装置２００を通じて無接点メモリカード１００に転送する一方、リード時には無接点メモリカード１００からリード／ライト装置２００を通じて転送されたリードデータ等を入力するようになっている。このような本動作段階を行う前準備として、アドレス、データ、カウント数及びコントロール１、２（コントロールデータ）からなる各種データ（詳しいことは後述する）を生成してリード／ライト装置２００を通じて無接点メモリカード１００に転送し、後述するレジスター回路１２２１に保持させるようになっている（この段階を前処理段階と称する）。そして、無接点メモリカード１００において前処理段階と本動作段階とを切り替えるために、セレクトデータを生成して各種データとは別にリード／ライト装置２００を通じて無接点メモリカード１００に転送するようになっている。
【００２３】
リード／ライト装置２００は、無接点メモリカード１００がセットされた状態で、主装置３００と無接点メモリカード１００との間のインターフェイスの役割を果たす装置であって、無接点メモリカード１００に電力や同期クロックを供給したり、無接点メモリカード１００との間でデータの転送を行うために、シート状又はコイル状をなした合計５個のコイルが備えられている。
【００２４】
即ち、リード／ライト装置２００には、無接点メモリカード１００に電力を入力するための電源用コイル２０１と、無接点メモリカード１００に同期クロックを入力するための同期クロック用コイル２０２と、主装置３００から転送されたセレクトデータをシリアル形式で無接点メモリカード１００に出力するためのセレクト用コイル２０３と、主装置３００から転送された各種データをシリアル形式で無接点メモリカード１００に出力するための出力用コイル２０４と、無接点メモリカード１００から主装置３００に向けて転送されたリードデータ等をシリアル形式で入力するための入力用コイル２０５が備えられている。
【００２５】
また、コイル２０１〜２０５以外に以下の回路が備えられている。即ち、無接点メモリカード１００に電力を供給するために電源電圧をパルス化して電源用コイル２０１に出力するコイル駆動回路２１０と、無接点メモリカード１００に供給すべき同期クロックを生成して同期クロック用コイル２０２に出力するタイミング回路２２０と、主装置３００にＣＰＵバス３０１を通じて接続されており且つ主装置３００から出力された命令に従ってコイル駆動回路２１０のオンオフ及びタイミング回路２２０の同期クロック周波数を制御するコントロール回路２３０と、主装置３００からＣＰＵバス３０１、データ入力切り替え回路２４０を通じて入力された各種データをラッチするレジスター回路２５０と、主装置３００からＣＰＵバス３０１、データ入力切り替え回路２４０を通じて入力されたセレクトデータをパラレル／シリアル変換してセレクト用コイル２０３に出力するパラレル／シリアル変換回路２６０と、レジスター回路２５０から出力された各種データをパラレル／シリアル変換して出力用コイル２０４に出力するパラレル／シリアル変換回路２７０と、入力用コイル２０５を通じて入力されたリードデータ等をシリアル／パラレル変換してＣＰＵバス３０１を介して主装置３００に出力するシリアル／パラレル変換回路２８０とが備えられている。
【００２６】
上記のような構成のリード／ライト装置２００において、コイル２０１〜２０５以外の上記回路はその殆どがゲートアレイにより作成されている。
【００２７】
一方、無接点メモリカード１００は、メモリ１３０及びリード／ライト制御回路１２０を有しており、リード／ライト装置２００のコイル２０１〜２０５に対応してシート状又はコイル状をなした合計５個のコイルが備えられている。即ち、リード／ライト装置２００から電力を入力するための電源用コイル１０１と、リード／ライト装置２００から同期クロックを入力するための同期クロック用コイル１０２と、主装置３００からリード／ライト装置２００を通じて転送されたセレクトデータをシリアル形式で入力するためのセレクト用コイル１０３と、主装置３００からリード／ライト装置２００を通じて転送された各種データをシリアル形式で入力するための入力用コイル１０４と、リード／ライト装置２００を通じて主装置３００に転送すべきリードデータ等をシリアル形式でリード／ライト装置２００に出力するための出力用コイル１０５とが備えられている。
【００２８】
また、無接点メモリカード１００には、メモリ１３０、リード／ライト制御回路１２０及びコイル１０１〜１０５以外に以下の回路が備えられている。即ち、電源用コイル１０１の出力電流に基づいて電源電圧を生成して各回路に電力を供給する整流回路１０６と、同期クロック用コイル１０２を通じて入力された同期クロックを各回路に供給するタイミング回路１０７と、セレクト用コイル１０３を通じて入力されたセレクトデータをシリアル／パラレル変換してリード／ライト制御回路１２０に出力するシリアル／パラレル変換回路１０８と、入力用コイル１０４を通じて入力された各種データをシリアル／パラレル変換してリード／ライト制御回路１２０に出力するシリアル／パラレル変換回路１０９と、リード／ライト制御回路１２０から出力されたリードデータ等をパラレル／シリアル変換して出力用コイル１０５に出力するパラレル／シリアル変換回路１１０等が備えられている。
【００２９】
上記のような構成のリード／ライト装置２００において、コイル１０１〜１０５以外の上記回路に関してはその殆どがゲートアレイにより作成されている。以下、リード／ライト制御回路１２０の構成について詳しく説明する。
【００３０】
リード／ライト制御回路１２０は、セレクト用コイル１０３、シリアル／パラレル変換回路１０８を通じて入力されたセレクトデータ及び入力用コイル１０４、シリアル／パラレル変換回路１０９を通じて入力された各種データに基づいて動作し、これによりメモリ１３０に対してデータのリード／ライトを行う基本構成となっている。
【００３１】
リード／ライト制御回路１２０は、各種データに基づいてリード／ライト動作に必要な制御を行う制御部１２２と、制御部１２２のレジスター回路１２２１の前段に設けられており且つ主装置３００から各種データとは別に転送されたセレクトデータに基づいて入力データの出力先を切り替える回路であって、主装置３００から転送された各種データをレジスター回路１２２１に、主装置３００から転送されたライトデータをメモリ１３０に各々出力するデータ入力切り替え回路１２１とを有している。加えて、モード切り替え回路１２３、アドレス出力回路１２４、データ出力回路１２５、制御信号回路１２６、汎用制御信号回路１２７、データ入力回路１２８、汎用入力回路１２９、アトリビュート入力回路１２３１及びデータ出力切り替え回路１２１１を有した構成となっている。
【００３２】
リード／ライト制御回路１２０は図２に示す３種類のタイプのメモリに適応可能になっている。図２（Ａ）はアドレスバスとデータバスが共通化され且つ特殊な制御信号が必要になるタイプのメモリであり、その代表例としてＮＡＮＤ型フラッシュメモリがある。図２（Ｂ）、（Ｃ）はアドレスバスとデータバスが分離され且つ特殊な制御信号が不要であるタイプのメモリであり、その代表例としてＮＯＲ型フラッシュメモリ、Ｓ−ＲＡＭがある。但し、説明の都合上、図１中ではメモリ１３０としてＮＡＮＤ型フラッシュメモリを表している。
【００３３】
以下、リード／ライト制御回路１２０を構成する各回路の詳細な構成について説明する。
【００３４】
データ入力切り替え回路１２１は、入力されたセレクトデータに基づいて動作するセレクト回路であって、別に入力された各種データをレジスター回路１２２１とメモリ１３０とに振り分けて出力するようになっている。この結果、前処理段階において各種データがレジスター回路１２２１に出力され、本動作段階においてライトデータがメモリ１３０に各々出力される。
【００３５】
制御部１２２は、入力された各種データを順次保持する複数個のレジスター回路１２２１と、リード／ライト動作が行われる過程でのリード／ライトの処理回数を計数するカウンター回路１２２２とを有しており、レジスター回路１２２１上の各種データに基づいてアドレス出力回路１２４等に対して命令を与え、これらの回路を制御する回路構成となっている。ここで５つの各種データ１〜５がレジスター回路１２２１に順次入力されたと仮定し、各種データ１〜５を各々保持するレジスターを説明の都合上レジスタ１〜５として表すとすると、制御部１２２の基本的な機能は以下の通りとなる。
【００３６】
即ち、レジスタ１上の各種データ１に基づいてリード／ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路１２２１を経ることなく主装置３００から転送されたライトデータをメモリ１３０にライトさせる一方、リード時には、メモリ１３０に記録されたデータ等をリードさせて主装置３００に転送させるようになっている。このように各種データ１に基づいて前処理及びリード／ライト動作が行われ、これが終了すると、レジスター２〜５上の各種データ２〜５に基づいて前処理及びリード／ライト動作を同様に順次的に行う。そして、このような一連の処理（各種データ１〜５に基づく各処理）を繰り返すことによりメモリ１３０に対するリード／ライトを連続して行うようになっている。
【００３７】
即ち、制御部１２２においては、レジスター回路１２２１に複数の各種データを保持することが可能であり、これらの各種データに基づいて前処理及びリード／ライト動作を順次且つ繰り返し行うようになっている。レジスター回路１２２１に保持されている各種データが１つであるときも全く同様であり、レジスタ１に保持された各種データ１に基づく前処理及びリード／ライト動作を行い、その後、同様のリード／ライト動作を繰り返し、これによりメモリ１３０に対するリード／ライトを連続して行うようになっている。
【００３８】
主装置３００から転送されレジスター回路１２２１に保持される各種データは図３に示すような内容であり、アドレス、データ、カウンタ数、コントロール１，２から構成された合計９バイトのデジタル値となっている。アドレスはメモリ１３０に対してリード／ライトを繰り返し行う際の最初のアドレスの設定を示している。データはメモリ１３０に対してライトすべきデータの内容の設定を示している。カウント数はリード／ライトの処理回数の設定を示している。コントロール１はアドレス２４又は３２ビットの選択（アドレスの設定）、アトリビュートリード有無の選択（メモリの属性を示すデータの主装置への転送の有無の選択）、連続処理／１回処理の選択（連続処理／１回処理の設定）、データ又はアドレスの選択（アドレスセット／データセットの設定）、データ入力又は汎用ポート入力の選択（リードデータの主装置への転送の有無の選択、Ｒ／Ｂ信号の主装置への転送の有無の選択）、データ固定又は変化の選択（データの変化／固定の設定）、ライト、リード又はライト／リードの選択（メモリ制御の設定）等の設定に関するビットコード群を示している。コントロール２は汎用制御信号制御（各種制御信号の出力の有無の各選択（ＣＳのクロック同期出力／常時出力の選択を含む）、カウンター１６又は２４ビットの選択（カウンター回路のカウントビット長の設定）の設定に関するビットコード群を示している。
【００３９】
このようにレジスター回路１２２１に各種データが保持された時点で、各種データに基づいて行われる前処理の内容、ひいてはリード／ライト動作の内容が決定されるようになっている。ただ、コントロール１、２の内容はメモリ１３０の種類により一部が異なっている。
【００４０】
コントロール１、２は、ＮＯＲ型フラッシュメモリを代表例とする図２（Ｂ）に示すタイプのメモリ及びＳ−ＲＡＭを代表例とする図２（Ｃ）に示すタイプのメモリである場合、図４に示す通りの内容になっている。これに対してＮＡＮＤ型フラッシュメモリを代表例とする図２（Ａ）に示すタイプのメモリである場合図５に示す通りの内容になっている。
【００４１】
図２（Ａ）に示すタイプのメモリである場合、図２（Ｂ）及び（Ｃ）に示すタイプのものとは異なり、コントロール１にはアドレスセット／データセットの設定に関するビットコードが、コントロール２には各種制御信号の出力の有無の各選択（ＣＳのクロック同期出力／常時出力の選択を含む）に関するビットコードが各々含められている。特に、コントロール１にアドレスセットの設定に関するビットコードを含んでいるとき、即ち、アドレスセット設定時には、アドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択、メモリの属性を示すデータの主装置への転送の有無の選択に関する各ビットコードが含められる。一方、コントロール１にデータセットの設定に関するビットコードを含んでいるとき、即ち、データセット設定時には、メモリ制御の設定、データの変化／固定の設定（ライト時）、リードデータの主装置への転送の有無の選択（リード時）、Ｒ／Ｂ信号の主装置への転送の有無の選択（リード時）、連続処理／１回処理の設定及びメモリの属性を示すデータの主装置への転送の有無の選択に関する各ビットコードが含められる。
【００４２】
以下、モード切り替え回路１２３等の構成について説明し、併せて制御部１２２により行われる前処理の内容を説明する。
【００４３】
モード切り替え回路１２３は、無接点メモリカード１００に搭載されたメモリ１３０の種類等を設定入力するのに使用されるスイッチ群であり、その設定結果を信号として制御部１２２に出力するようになっている。
【００４４】
アドレス出力回路１２４は、制御部１２２からの命令を受けて、アドレス信号を生成してメモリ１３０に出力する回路である。同回路に関連して以下のような前処理が行われるようになっている。
【００４５】
コントロール１の「アドレス２４又は３２ビットの選択」に関するビットコードを通じて、アドレス出力回路１２４とメモリ１３０との間のアドレスバスラインのビット長が２４ビット又は３４ビットに設定される。
【００４６】
コントロール１の「１回処理の選択」に関するビットコードを通じて、メモリ１３０に対するデータのリード／ライト動作が１回行われ、その処理終了後にアドレスが１つ分増加するように設定される。
【００４７】
コントロール１の「連続処理の選択」に関するビットコードを通じて、メモリ１３０に対するデータのリード／ライト動作がレジスター回路１２２１上のカウント数の回数だけ行われ、この過程でアドレスが当該回数の分だけ順次増加するように設定される。
【００４８】
メモリ１３０の種類の設定が図２（Ａ）に示すタイプのメモリを示す場合にのみ次のような前処理が行われる。即ち、コントロール１の「アドレスの選択」に関するビットコードを通じて、アドレスがメモリ１３０に出力されるように設定される。また、「アドレスセット数の選択」に関するビットコードを通じて、アドレスセット数が１／２／３バイトアドレスに設定される。即ち、コントロール１に「アドレスの選択」に関するビットコードを含んでいるときには、レジスター回路１２２１上のアドレスが１バイト単位でアドレスセット数の分だけメモリ１３０にライトされるように設定される。更に、「アドレスマスク有無の選択」に関するビットコードを通じて、アドレスマスクの有無が設定される。「マスクアドレスの選択」に関するビットコードを通じて、マスクすべきアドレスがＡ１０／Ａ９／Ａ８に設定される。
【００４９】
なお、コントロール２の「カウンター１６又は２４ビットの選択」に関するビットコードを通じて、カウンター回路１２２２のカウントビット長が設定される。
【００５０】
データ出力回路１２５は、制御部１２２からの命令を受けて、レジスター回路１２２２上のデータをメモリ１３０に出力する回路である。同回路に関連して以下のような前処理が行われるようになっている。
【００５１】
コントロール１の「データ固定の選択」に関するビットコードを通じて、レジスター回路１２２１上のデータがメモリ１３０に出力されるように設定される。一方、「データ変化の選択」に関するビットコードを通じて、レジスター回路１２２１を経ることなく主装置３００から転送されたライトデータがメモリ１３０に出力されるように設定される。
【００５２】
メモリ１３０の種類の設定が図２（Ａ）に示すタイプのメモリを示す場合にのみ次のような前処理が行われる。即ち、コントロール１の「データの選択」に関するビットコードを通じて、レジスター回路１２２１上のデータ又は主装置３００から転送されたライトデータがメモリ１３０に出力されるように設定される。
【００５３】
制御信号回路１２６は、制御部１２２からの命令を受けて、多種類のメモリに必須であるＣＳ（メモリーチップセレクト）、ＯＥ（アウトプットイネーブル）及びＷＥ（メモリーライトイネーブル）の制御信号を生成してメモリ１３０に出力する回路である。同回路に関連して以下のような前処理が行われるようになっている。
【００５４】
コントロール１の「ライトの選択」に関するビットコードを通じて、ＣＳ、ＷＥの制御信号がアクティブとなり、メモリ１３０に対してライトが行われるように設定される。「リードの選択」を通じて、ＣＳ、ＯＥの制御信号がアクティブ、ＷＥの制御信号が非アクティブとなり、メモリ１３０に対してリードが行われるように設定される。「ライト／リード選択」を通じて、メモリ１３０に対してライトとリードとが１サイクル期間毎に変化し、リード／ライトが繰り返し行われるように設定される。
【００５５】
但し、メモリ１３０の種類の設定が図２（Ａ）に示すタイプのメモリを示す場合には、ＣＳの制御信号に関しては、コントロール２の「ＣＳのクロック同期出力／常時出力の選択」に関するビットコードを通じて前処理されるようになっている。即ち、「ＣＳのクロック同期出力の選択」に関するビットコードを通じて、ＣＳの制御信号が同期クロック（ＣＬＫＰ）に同期してアクティブになるように設定される。一方、「ＣＳの常時出力の選択」に関するビットコードを通じて、ＣＳの制御信号がアクティブになり、この状態が維持されるように設定される。
【００５６】
汎用制御信号回路１２７は、制御部１２２からの命令を受けて、ＡＬＥ（メモリーアドレスラッチイネーブル）、ＣＬＥ（メモリーコマンドラッチイネーブル）等の特殊制御信号を生成してメモリ１３０に出力する回路である。ＡＬＥ、ＣＬＥの制御信号については、図２（Ａ）に示すタイプのメモリに必要な制御信号であるが、これ以外の新種のメモリにも適応可能にするために予備の制御信号を生成してメモリ１３０に出力する機能も含まれている。即ち、汎用制御信号回路１２７とメモリ１３０との間に新たなバスラインを複数予め用意しておき、新種のメモリを用いるときには、当該メモリに出力することが必要な新たな制御信号をこのバスライン上に出力するようにしている。同回路に関連して以下のような前処理が行われるようになっている。
【００５７】
メモリ１３０の種類の設定が図２（Ａ）に示すタイプのメモリを示す場合に汎用制御信号回路１２７が動作し得るようになっており、コントロール２の「ＣＬＥの制御信号の出力の選択」に関するビットコードを通じて、ＣＬＥの制御信号がアクティブになるように設定される。同様に「ＣＬＥの制御信号の出力の選択」に関するビットコードを通じて、ＣＬＥの制御信号がアクティブになるように設定される。また、「予備の制御信号出力の選択」に関するビットコードを通じて、予備の制御信号がアクティブとなるように設定される。
【００５８】
データ入力回路１２８はメモリ１３０から読み出されたリードデータをデータ出力切り替え回路１２１１に出力する回路である。
【００５９】
汎用入力回路１２９は、メモリ１３０から出力されたＲ／Ｂ（レディ／ビジィ）信号をデータ出力切り替え回路１２１１に出力する回路である。
【００６０】
アトリビュート入力回路１２３１は、メモリ１３０の種類の設定に基づいてメモリ１３０の属性（メモリ１３０の種類及び容量等）を示すデータを生成してデータ出力切り替え回路１２１１に出力する回路である。
【００６１】
データ出力切り替え回路１２１１は、データ入力回路１２８、汎用入力回路１２９、アトリビュート入力回路１２３１から出力された各データが入力されており、制御部１２２からの命令を受けて、これらのデータを選択してパラレル／シリアル変換回路１１０に出力する回路である。同回路に関連して以下のような前処理が行われるようになっている。
【００６２】
コントロール１の「データ入力の選択」に関するビットコードを通じて、データ出力切り替え回路１２１１によりデータ入力回路１２８の出力が選択され、その結果、メモリ１３０から読み出されたリードデータがリード／ライト装置２００を通じて主装置３００に転送されるように設定される。
【００６３】
コントロール１の「汎用ポート入力の選択」に関するビットコードを通じて、データ出力切り替え回路１２１１により汎用入力回路１２９の出力が選択され、その結果、メモリ１３０のＲ／Ｂ信号がリード／ライト装置２００を通じて主装置３００に転送されるように設定される。同様に、「アトリビュートリード有の選択」に関するビットコードを通じて、データ出力切り替え回路１２１１によりアトリビュート入力回路１２３１の出力が選択され、その結果、メモリの属性を示すデータがリード／ライト装置２００を通じて主装置３００に転送されるように設定される。
【００６４】
以下、上記のように構成されたリード／ライト制御回路１２０のリード／ライト動作の例を図６乃至図１７を参照して説明する。
【００６５】
図６及び図７はＮＡＮＤ型フラッシュメモリを代表例とする図２（Ａ）に示すタイプのメモリについてのライト動作の例を示す図である。図６（Ａ）はレジスター回路１２２１上の各種データの内容、図６（Ｂ）は同各種データに含まれるコントロール１、２に含まれるビットコードの内容、図７は同各種データに基づいてリード／ライト制御回路１２０が動作したときの制御信号等のタイミングチャートを各々示している。
【００６６】
このライト動作例の場合、主装置３００から５つの各種データ１〜５が転送されレジスター回路１２２１（レジスタ１〜５）に保持される。
【００６７】
レジスタ１上に保持されたアドレス、データ及びカウント数は１２３４５６７８ｈ、８０ｈ（プログラムコマンド）及び０２００ｈである。コントロール１、２には、「アドレス３２ビットの選択」、「データの選択」、「ライトの選択」、「データ固定の選択」、「ＣＳの常時出力の選択」及び「ＣＬＥの出力の選択」等に関するビットコード群が含まれている。
【００６８】
よって、「アドレス３２ビットの選択」に関するビットコードにより、アドレスバスのビット長が３２ビットに設定される。「カウンター１６ビットの選択」に関するビットコードにより、カウンター回路１２２２のカウントビット長が１６ビットに設定される。「データの選択」及び「データ固定の選択」に関するビットコードにより、レジスタ１上のデータがメモリ１３０に出力される状態に設定される。「ＣＳの常時出力の選択」に関するビットコードにより、ＣＳの制御信号がアクティブとなり、以後この状態が維持される。「ＣＬＥの出力の選択」に関するビットコードにより、ＣＬＥの制御信号がアクティブとなる。「ライトの選択」に関するビットコードにより、ＷＥの制御信号がアクティブとなる。
【００６９】
この結果、レジスタ１上のデータである８０ｈ（プログラムコマンド）がメモリ１３０にライトされる（図７中１−１）　。このようなレジスタ１に基づく前処理及びライト動作が終了すると、レジスタ２に基づく処理に移行する。
【００７０】
レジスタ２上に保持されたアドレスは１２３４５６７８ｈである。コントロール１、２には、「アドレスの選択」、「アドレスマスク有の選択」、「アドレスセット数（３バイト）の選択」、「マスクアドレス（Ａ８）の選択」、「ＣＳの常時出力の選択」及び「ＡＬＥの出力の選択」等に関するビットコード群が含まれている。
【００７１】
よって、「アドレスの選択」に関するビットコードにより、レジスター回路２上のアドレスがメモリ１３０に出力される状態に設定される。「アドレスマスク有の選択」及び「マスクアドレス（Ａ８）の選択」に関するビットコードにより、マスクアドレスがＡ８に設定される。「ＣＳの常時出力の選択」に関するビットコードにより、ＣＳの制御信号が引き続いてアクティブとなる。「ＡＬＥの出力の選択」及び「アドレスセット数（３バイト）の選択」のビットコードにより、ＡＬＥ及びＷＥの制御信号が３回連続してアクティブとなる。
【００７２】
この結果、レジスタ２上のアドレスである１２３４５６７８ｈをマスクした１Ａｈ、２Ｂｈ、７８ｈがメモリ１３０に順次ライトされ（図７中２−１〜２−３）、メモリ１３０に対してアドレス１２１Ａ２Ｂ７８ｈが設定される。このようなレジスタ２に基づく前処理及びライト動作が終了すると、レジスタ３に基づく処理に移行する。
【００７３】
レジスタ３上に保持されたカウント数は０２００ｈである。コントロール１、２には「データの選択」、「ライトの選択」、「データ変化の選択」、「連続処理の選択」及び「ＣＳの常時出力の選択」等に関するビットコード群が含まれている。
【００７４】
よって、「データの選択」及び「データ変化の選択」に関するビットコードにより、レジスター回路１２２１を経ることなく主装置３００から転送されたライトデータがメモリ１３０に出力される状態に設定される。「ＣＳの常時出力の選択」のビットコードにより、ＣＳの制御信号が引き続いてアクティブとなる。「ライトの選択」及び「連続処理の選択」のビットコードにより、ＷＥの制御信号が１サイクル期間毎に１回アクティブとなり、これがレジスタ３上のカウント数０２００ｈの回数分続けられる一方、この過程でメモリ１３０内のアドレスが順次インクリメントされる。
【００７５】
この結果、主装置３００から転送された５１２個のライトデータがメモリ１３０のアドレス１２１Ａ２Ｂ７８ｈから１２１Ａ２Ｄ７７ｈにかけて１サイクル期間毎に順次ライトされる（図７中３−１〜３−５１２）。このようなレジスタ３に基づく前処理及びライト動作が終了すると、レジスタ４に基づく処理に移行する。
【００７６】
レジスタ４上に保持されたデータは１０ｈ（プログラムコマンド）である。コントロール１、２には、「データの選択」、「ライトの選択」、「データ固定の選択」、「ＣＳの常時出力の選択」及び「ＣＬＥの出力の選択」等に関するビットコード群が含まれている。
【００７７】
よって、「データの選択」及び「データ固定の選択」に関するビットコードにより、レジスタ４上のデータがメモリ１３０に出力される状態に設定される。「ＣＳの常時出力の選択」に関するビットコードにより、ＣＳの制御信号が引き続いてアクティブとなる。「ＣＬＥの出力の選択」に関するビットコードにより、ＣＬＥの制御信号がアクティブとなる。「ライトの選択」に関するビットコードにより、ＷＥの制御信号がアクティブとなる。
【００７８】
この結果、レジスター４上のデータである１０ｈ（プログラムコマンド）がメモリ１３０にライトされる（図７中４−１）　。このようなレジスタ４に基づく前処理及びライト動作が終了すると、レジスタ５に基づく処理に移行する。
【００７９】
レジスタ５に保持されたコントロール１、２には、「データの選択」、「リードの選択」、「汎用ポート入力の選択」及び「ＣＳの常時出力の選択」等に関するビットコード群が含まれている。
【００８０】
よって、「ＣＳの常時出力の選択」に関するビットコードにより、ＣＳの制御信号が引き続いてアクティブとなる。「データの選択」、「リードの選択」及び「１回処理の選択」及び「汎用ポート入力の選択」に関するビットコードにより、メモリ１３０のＲ／Ｂ信号が１サイクル期間毎に主装置３００に順次転送される。
【００８１】
この結果、メモリ１３０のＲ／Ｂ信号が汎用入力回路１２９、データ出力切り替え回路１２１１等を通じて主装置３００に１サイクル期間毎に順次転送される（図７中５−１、５−２）。図６（Ｃ）中５−１で示す時点においてＲ／Ｂ信号がビジィ状態になっているが、１サイクル期間経過後の図６（Ｃ）中５−２で示す時点でＲ／Ｂ信号がレディ状態に変化したので、この時点でレジスタ５に基づく処理が終了となる。
【００８２】
このようにしてレジスタ１〜５に基づく前処理及びリード／ライト動作が終了すると、１回目のループ処理が終了となる。その後、引き続いてレジスタ１に基づく処理に再び移行し、レジスタ１〜５に基づく処理が上記と同様にして順次行われる。２回目のループ処理を行う際には、メモリ１３０のアドレスについては、レジスター１〜５上のアドレスではなく、これに処理回数を計数するカウンター回路１２２２の計数値を加算した値が用いられる。このようなループ処理が繰り返し行われるので、結果として、メモリ１３０には主装置３００から順次転送されたライトデータがアドレス１２１Ａ２Ｂ７８ｈから順番にライトされ、このライト動作が連続して行われることになる。
【００８３】
図８及び図９はＮＡＮＤ型フラッシュメモリを代表例とする図２（Ａ）に示すタイプのメモリについてのリード動作の例を示す図である。図８（Ａ）はレジスター回路１２２１上の各種データの内容、図８（Ｂ）は同各種データに含まれるコントロール１、２に含まれるビットコードの内容、図９は同各種データに基づいてリード／ライト制御回路１２０が動作したときの制御信号等のタイミングチャートを各々示している。
【００８４】
このリード動作例の場合、主装置３００から５つの各種データ１〜５が転送されレジスター回路１２２１（レジスタ１〜５）に保持される。
【００８５】
レジスタ１上に保持されたアドレス、データ及びカウント数は１２３４５６７８ｈ、００ｈ（プログラムコマンド）及び０２００ｈである。コントロール１、２には、「アドレス３２ビットの選択」、「データの選択」、「ライトの選択」、「データ固定の選択」、「ＣＳのクロック同期出力の選択」、「ＣＬＥの出力の選択」及び「カウンター１６ビットの選択」等に関するビットコード群が含まれている。
【００８６】
よって、「アドレス３２ビットの選択」に関するビットコードにより、アドレスバスのビット長が３２ビットに設定される。「カウンター１６ビットの選択」に関するビットコードにより、カウンター回路１２２２のカウントビット長が１６ビットに設定される。「データの選択」及び「データ固定の選択」に関するビットコードにより、レジスタ１上のデータがメモリ１３０に出力される状態に設定される。「ＣＳのクロック同期出力の選択」に関するビットコードにより、ＣＳの制御信号が同期クロック（ＣＬＫＰ）に同期してアクティブとなる。「ＣＬＥの出力の選択」に関するビットコードにより、ＣＬＥの制御信号がアクティブとなる。「ライトの選択」に関するビットコードにより、ＷＥの制御信号がアクティブとなる。
【００８７】
この結果、レジスタ１上のデータである００ｈ（プログラムコマンド）がメモリ１３０にライトされる（図９中１−１）　。このようなレジスタ１に基づく前処理及びライト動作が終了すると、レジスタ２に基づく処理に移行する。
【００８８】
レジスタ２上に保持されたアドレスは１２３４５６７８ｈである。コントロール１、２には、「アドレスの選択」、「アドレスマスク有の選択」、「アドレスセット数（３バイト）の選択」、「マスクアドレス（Ａ８）の選択」、「ＣＳのクロック同期出力の選択」及び「ＡＬＥの出力の選択」等に関するビットコード群が含まれている。
【００８９】
よって、「アドレスの選択」に関するビットコードにより、レジスタ２上のアドレスがメモリ１３０に出力される状態に設定される。「アドレスマスク有の選択」及び「マスクアドレス（Ａ８）の選択」に関するビットコードにより、マスクアドレスがＡ８に設定される。「ＣＳのクロック同期出力の選択」に関するビットコードにより、ＣＳの制御信号が同期クロック（ＣＬＫＰ）に同期してアクティブとなる。「ＡＬＥの出力の選択」及び「アドレスセット数（３バイト）の選択」のビットコードにより、ＡＬＥの制御信号がアクティブとなり、ＷＥの制御信号が３回連続してアクティブとなる。
【００９０】
この結果、レジスタ２上のアドレスである１２３４５６７８ｈをマスクした１Ａｈ、２Ｂｈ、７８ｈがメモリ１３０に順次ライトされ（図９中２−１〜２−３）、メモリ１３０に対してアドレス１２１Ａ２Ｂ７８ｈが設定される。このようなレジスタ２に基づく前処理及びライト動作が終了すると、レジスタ３に基づく処理に移行する。
【００９１】
レジスタ３に保持されたコントロール１、２には、「データの選択」、「リードの選択」、「汎用ポート入力の選択」及び「ＣＳのクロック同期出力の選択」等に関するビットコード群が含まれている。
【００９２】
よって、「ＣＳのクロック同期出力の選択」に関するビットコードにより、ＣＳの制御信号が同期クロックに同期してアクティブとなる。「データの選択」、「リードの選択」及び「汎用ポート入力の選択」に関するビットコードにより、メモリ１３０のＲ／Ｂ信号が１サイクル期間毎に主装置３００に順次転送されるように設定される。
【００９３】
この結果、メモリ１３０のＲ／Ｂ信号が汎用入力回路１２９、データ出力切り替え回路１２１１等を通じて主装置３００に転送される（図９中３−１）。図９中３−１で示す時点においてＲ／Ｂ信号がレディ状態になったので、レジスタ３に基づく処理はこの時点で終了となり、レジスタ４に基づく処理に移行する。
【００９４】
レジスタ４上に保持されたカウント数は０２００ｈである。コントロール１、２には「データの選択」、「リードの選択」、「データ変化の選択」、「連続処理の選択」及び「ＣＳの常時出力の選択」及び等に関するビットコード群が含まれている。
【００９５】
よって、「データの選択」、「データ変化の選択」及び「リードの選択」に関するビットコードにより、メモリ１３０のリードデータが主装置３００に転送される状態に設定される。「ＣＳの常時出力の選択」に関するビットコードにより、ＣＳの制御信号がアクティブとなり、以後この状態が続けられる。「リードの選択」及び「連続処理の選択」のビットコードにより、ＷＥの制御信号が非アクティブのまま維持される一方、ＯＥの制御信号が１サイクル期間毎に１回アクティブとなり、これがレジスタ４上のカウント数０２００ｈの回数分続けられる。この過程でメモリ１３０内のアドレスが順次インクリメントされる。
【００９６】
この結果、メモリ１３０に記録されたデータがアドレス１２１Ａ２Ｂ７８ｈから１２１Ａ２Ｄ７７ｈにかけて１サイクル期間毎に順次リードされ（図９４−１〜４−５１２）、データ入力回路１２８、データ出力切り替え回路１２１１等を通じて主装置３００に順次転送される。このようなレジスタ４に基づく前処理及びリード動作が終了すると、レジスタ５に基づく処理に移行する。
【００９７】
レジスタ５に保持されたコントロール１、２には、「データの選択」、「リードの選択」、「汎用ポート入力の選択」及び「ＣＳのクロック同期出力の選択」等に関するビットコード群が含まれている。
【００９８】
よって、「ＣＳのクロック同期出力の選択」に関するビットコードにより、ＣＳの制御信号が同期クロック（ＣＬＫＰ）に同期してアクティブとなる。「データの選択」、「リードの選択」及び「汎用ポート入力の選択」に関するビットコードにより、メモリ１３０のＲ／Ｂ信号が１サイクル期間毎に主装置３００に順次転送されるように設定される。
【００９９】
この結果、メモリ１３０のＲ／Ｂ信号が汎用入力回路１２９、データ出力切り替え回路１２１１等を通じて主装置３００に１サイクル期間毎に順次転送される（図９中５−１、５−２）。図９中５−１で示す時点ではＲ／Ｂ信号がビジィ状態になっているが、１サイクル期間経過後の図９中５−２で示す時点ではＲ／Ｂ信号がレディ状態に変化したので、この時点でレジスタ５に基づく処理が終了となる。
【０１００】
このようにしてレジスタ１〜５に基づく前処理及びリード／ライト動作が終了すると、１回目のループ処理が終了となる。その後、引き続いてレジスタ１に基づく処理に再び移行し、レジスタ１〜５に基づく処理が上記と同様にして行われる。２回目のループ処理を行う際には、メモリ１３０のアドレスについては、レジスタ１〜５上のアドレスではなく、これに処理回数を計数するカウンター回路１２２２計数値を加算した値が用いられている。このようループ処理が繰り返し行われるので、結果として、メモリ１３０に記録されたデータがアドレス１２３４５６７８ｈから順番にリードされるとともに主装置３００に順次転送され、このリード動作が連続して行われる。
【０１０１】
図１０及び図１１はＮＯＲ型フラッシュメモリを代表例とする図２（Ｂ）に示すタイプのメモリについてのバイトライトの動作例を示す図である。図１０（Ａ）はレジスター回路１２２１上の各種データの内容、図１０（Ｂ）は同各種データに含まれるコントロール１、２に含まれるビットコードの内容、図１１は同各種データに基づいてリード／ライト制御回路１２０が動作したときの制御信号等のタイミングチャートを各々示している。
【０１０２】
このバイトライト動作例の場合、主装置３００から２つの各種データ１、２が転送されレジスター回路１２２１（レジスタ１、２）に保持される。
【０１０３】
レジスタ１上に保持されたアドレス、データ及びカウント数は１２３４５６７８ｈ、４０ｈ（プログラムコマンド）及び０００１ｈである。コントロール１、２には「アドレス３２ビットの選択」、「ライトの選択」、「データ固定の選択」及び「カウンター１６ビットの選択」等に関するビットコード群が含まれている。
【０１０４】
よって、「アドレス３２ビットの選択」に関するビットコードにより、アドレスバスのビット長が３２ビットに設定される。「カウンター１６ビットの選択」に関するビットコードにより、カウンター回路１２２２のカウントビット長が１６ビットに設定される。「データ固定の選択」に関するビットコードにより、レジスタ１上のデータがメモリ１３０に出力される状態に設定される。「ライトの選択」に関するビットコードにより、ＣＳ及びＷＥの制御信号がアクティブとなる。
【０１０５】
この結果、レジスタ１上のデータである４０ｈ（プログラムコマンド）がメモリ１３０にライトされる（図１１中１−１）　。このようなレジスタ１に基づく前処理及びライト動作が終了すると、レジスタ２に基づく処理に移行する。
【０１０６】
レジスタ２上に保持されたアドレス及びカウント数は１２３４５６７８ｈ及び０００１ｈである。コントロール１、２には「連続処理の選択」、「データ変化の選択」及び「ライトの選択」及び等に関するビットコード群が含まれている。
【０１０７】
よって、「データ変化の選択」に関するビットコードにより、レジスター回路１２２１を経ることなく主装置３００から転送されたライトデータがメモリ１３０に出力される状態に設定される。「ライトの選択」及び「連続処理の選択」のビットコードにより、ＣＳ及びＷＥの制御信号が１サイクル期間毎にアクティブとなるものの、レジスタ３上のカウント数が０００１ｈであるので、ＣＳ及びＷＥの制御信号のアクティブは１回だけであり、メモリ１３０のアドレスも１つ分インクリメントされるに止まる。
【０１０８】
この結果、主装置３００から転送された１個のライトデータがメモリ１３０のアドレス１２３４５６７８ｈにライトされる（図１１中２−１）。
【０１０９】
このようなレジスタ１、２に基づく前処理及びライト動作が終了すると、１回目のループ処理が終了となる。その後、引き続いてレジスタ１に基づく処理に再び移行し、レジスタ１、２に基づく処理が上記と同様にして行われる。２回目のループ処理を行う際には、メモリ１３０のアドレスについては、レジスタ１、２上のアドレスではなく、これに処理回数を計数するカウンター回路１２２２計数値を加算した値が用いられている。その結果、メモリ１３０には、２回目のループ処理により４０ｈ（プログラムコマンド）及びライトデータが記録され（図１１中１−２、２−２）、３、４、５・・回目のループ処理により４０ｈ（プログラムコマンド）及びライトデータが順次記録される（図１１中１−３、２−３等）。即ち、メモリ１３０のアドレス１２３４５６７８ｈから順番にライトデータが順次記録され、このライト動作が連続して行われる。
【０１１０】
図１２及び図１３はＮＯＲ型フラッシュメモリを代表例とする図２（Ｂ）に示すタイプのメモリについてのページライトの動作例を示す図である。図１２（Ａ）はレジスター回路１２２１上の各種データの内容、図１２（Ｂ）は同各種データに含まれるコントロール１、２に含まれるビットコードの内容、図１３は同各種データに基づいてリード／ライト制御回路１２０が動作したときの制御信号等のタイミングチャートを各々示している。
【０１１１】
このページライト動作例の場合、主装置３００から４つの各種データ１〜４が転送されレジスター回路１２２１（レジスタ１〜４）に保持される。
【０１１２】
レジスタ１上に保持されたアドレス、データ及びカウント数は１２３４５６７８ｈ、Ｅ８ｈ（プログラムコマンド）及び００２０ｈである。コントロール１、２には「アドレス３２ビットの選択」、「ライトの選択」及び「データ固定の選択」及び「カウンター１６ビットの選択」等に関するビットコード群が含まれている。
【０１１３】
よって、「アドレス３２ビットの選択」に関するビットコードにより、メモリ１３０のアドレスバスのビット長が３２ビットに設定される。「カウンター１６ビットの選択」に関するビットコードにより、カウンター回路１２２２のカウントビット長が１６ビットに設定される。「データ固定の選択」に関するビットコードにより、レジスタ１上のデータがメモリ１３０に出力される状態に設定される。「ライトの選択」に関するビットコードにより、ＣＳ及びＷＥの制御信号がアクティブとなる。
【０１１４】
この結果、レジスタ１上のデータであるＥ８ｈ（プログラムコマンド）がメモリ１３０にライトされる（図１３中１−１）　。このようなレジスタ１に基づく前処理及びライト動作が終了すると、レジスタ２に基づく処理に移行する。
【０１１５】
レジスタ２上に保持されたデータは１Ｆｈ（データ数３２バイト）である。コントロール１、２には、「ライトの選択」及び「データ固定の選択」等に関するビットコード群が含まれている。
【０１１６】
よって、「データ固定の選択」に関するビットコードにより、レジスタ１上のデータがメモリ１３０に出力される状態に設定される。「ライトの選択」に関するビットコードにより、ＣＳ及びＷＥの制御信号がアクティブとなる。
【０１１７】
この結果、レジスタ１上のデータである１Ｆｈ（データ数３２バイト）がメモリ１３０にライトされる（図１３中２−１）　。このようなレジスタ２に基づく前処理及びライト動作が終了すると、レジスタ３に基づく処理に移行する。
【０１１８】
レジスタ３上に保持されたアドレス及びカウント数は１２３４５６７８ｈ及び００２０ｈである。コントロール１、２には「連続処理の選択」、「データ変化の選択」及び「ライトの選択」等に関するビットコード群が含まれている。
【０１１９】
よって、「データ変化の選択」に関するビットコードにより、レジスター回路１２２１を経ることなく主装置３００から転送されたライトデータがメモリ１３０に出力される状態に設定される。「ライトの選択」及び「連続処理の選択」のビットコードにより、ＣＳ及びＷＥの制御信号が１サイクル期間毎に合計３２回アクティブとなり、この過程でメモリ１３０のアドレスが順次インクリメントされる。
【０１２０】
この結果、主装置３００から転送された３２個のライトデータがメモリ１３０のアドレス１２３４５６７８ｈから１２３４５６９ｈにかけて順次ライトされる（図１３中３−１〜３−３２）。このようなレジスタ３に基づく前処理及びライト動作が終了すると、レジスタ４に基づく処理に移行する。
【０１２１】
レジスタ４上に保持されたデータはＤ０ｈ（プログラムコマンド）である。コントロール１、２には、「ライトの選択」及び「データ固定の選択」等に関するビットコード群が含まれている。
【０１２２】
よって、「データ固定の選択」に関するビットコードにより、レジスタ４上のデータがメモリ１３０に出力される状態に設定される。「ライトの選択」に関するビットコードにより、ＣＳ及びＷＥの制御信号がアクティブとなる。
【０１２３】
この結果、レジスタ４上のデータであるＤ０ｈ（プログラムコマンド）がメモリ１３０にライトされ（図１３中４−１）　、この時点でレジスタ４に基づく前処理及びライト動作が終了する。
【０１２４】
このようにしてレジスタ１〜４に基づく前処理及びリード／ライト動作が終了すると、１回目のループ処理が終了となる。その後、引き続いてレジスタ１に基づく処理に再び移行し、レジスタ１〜４に基づく処理が上記と同様にして行われる。２回目のループ処理を行う際には、メモリ１３０のアドレスについては、レジスタ１〜４上のアドレスではなく、これに処理回数を計数するカウンター回路１２２２計数値を加算した値が用いられる。このようなループ処理が繰り返し行われるので、結果として、メモリ１３０には主装置３００から転送されたライトデータがアドレス１２３４５６７８ｈから順番にライトされ、このライト動作が連続して行われる。
【０１２５】
図１４及び図１５はＮＯＲ型フラッシュメモリを代表例とする図２（Ｂ）及び（Ｃ）に示すタイプのメモリについてのリード動作例を示す図である。図１４（Ａ）はレジスター回路１２２１上の各種データの内容、図１４（Ｂ）は同各種データに含まれるコントロール１、２に含まれるビットコードの内容、図１５は同各種データに基づいてリード／ライト制御回路１２０が動作したときの制御信号等のタイミングチャートを各々示している。
【０１２６】
このリード動作例の場合、主装置３００から１つの各種データ１が転送されレジスター回路１２２１（レジスタ１）に保持される。
【０１２７】
レジスタ１上に保持されたアドレス及びカウント数は１２３４５６７８ｈ及び１２３４ｈである。コントロール１、２には「アドレス３２ビットの選択」、「連続処理の選択」、「データ変化の選択」、「リードの選択」及び「カウンター１６ビットの選択」等に関するビットコード群が含まれている。
【０１２８】
よって、「アドレス３２ビットの選択」に関するビットコードにより、メモリ１３０のアドレスバスのビット長が３２ビットに設定される。「カウンター１６ビットの選択」に関するビットコードにより、カウンター回路１２２２のカウントビット長が１６ビットに設定される。「データ変化の選択」及び「リードの選択」に関するビットコードにより、メモリ１３０のリードデータが主装置３００に転送される状態に設定される。「リードの選択」及び「連続処理の選択」のビットコードにより、ＷＥの制御信号が非アクティブのまま維持される一方、ＣＳ及びＯＥの制御信号が１サイクル期間毎に１回アクティブとなり、これがレジスタ１上のカウント数１２３４ｈの回数分続けられる。この過程でメモリ１３０のアドレスが順次インクリメントされる。
【０１２９】
この結果、メモリ１３０に記録されたデータがアドレス１２３４５６７８ｈから１サイクル期間毎に順次リードされ（図１５中１−１〜１−６等）、データ入力回路１２８、データ出力切り替え回路１２１１等を通じて主装置３００に順次転送される。
【０１３０】
このようなレジスタ１に基づく前処理及びリード動作が終了すると、１回目のループ処理が終了となる。その後、引き続いてレジスタ１に基づく処理に再び移行し、同様のリード動作が行われる。２回目のループ処理を行う際には、メモリ１３０のアドレスについては、レジスタ１上のアドレスではなく、これに処理回数を計数するカウンター回路１２２２計数値を加算した値が用いられる。このようなループ処理が繰り返し行われるので、結果として、メモリ１３０に記録されたデータがアドレス１２３４５６７８ｈから１サイクル期間毎に順次リードされ、このリード動作が連続して行われる。
【０１３１】
図１６及び図１７はＳ−ＲＡＭを代表例とする図２（Ｃ）に示すタイプのメモリについてのライト動作例を示す図である。図１６（Ａ）はレジスター回路１２２１上の各種データの内容、図１６（Ｂ）は同各種データに含まれるコントロール１、２に含まれるビットコードの内容、図１７は同各種データに基づいてリード／ライト制御回路１２０が動作したときの制御信号等のタイミングチャートを各々示している。
【０１３２】
このライト動作例の場合、主装置３００から１つの各種データ１が転送されレジスター回路１２２１（レジスタ１）に保持される。
【０１３３】
レジスタ１上に保持されたアドレス及びカウント数は１２３４５６７８ｈ及び１２３４ｈである。コントロール１、２には「アドレス３２ビットの選択」、「連続処理の選択」、「データ変化の選択」、「ライトの選択」及び「カウンター１６ビットの選択」等に関するビットコード群が含まれている。
【０１３４】
よって、「アドレス３２ビットの選択」に関するビットコードにより、メモリ１３０のアドレスバスのビット長が３２ビットに設定される。「カウンター１６ビットの選択」に関するビットコードにより、カウンター回路１２２２のカウントビット長が１６ビットに設定される。「データ変化の選択」及び「ライトの選択」に関するビットコードにより、主装置３００から転送されたライトデータがメモリ１３０にライトされる状態に設定される。「ライトの選択」及び「連続処理の選択」のビットコードにより、ＣＳ及びＷＥの制御信号が１サイクル期間毎に１回アクティブとなり、これがレジスタ１上のカウント数１２３４ｈの回数分続けられる。この過程でメモリ１３０のアドレスが順次インクリメントされる。
【０１３５】
この結果、主装置３００から転送されたライトデータがメモリ１３０にアドレス１２３４５６７８ｈから１サイクル期間毎に順次ライトされる（図１７中１−１〜１−６等）。
【０１３６】
このようなレジスタ１に基づく前処理及びライト動作が終了すると、１回目のループ処理が終了となる。その後、引き続いてレジスタ１に基づく処理に再び移行し、同様のライト動作が行われる。２回目のループ処理を行う際には、メモリ１３０のアドレスについては、レジスタ１上のアドレスではなく、これに処理回数を計数するカウンター回路１２２２計数値を加算した値が用いられる。このようなループ処理が繰り返し行われるので、結果として、主装置３００から転送されたライトデータがメモリ１３０にアドレス１２３４５６７８ｈから１サイクル期間毎に順次ライトされ、このライト動作が連続して行われる。
【０１３７】
なお、Ｓ−ＲＡＭを代表例とする図２（Ｃ）に示すタイプのメモリについてのリード動作例については、図１４及び図１５で示したＮＯＲ型フラッシュメモリを代表例とする図２（Ｂ）に示すタイプのメモリについての例と全く同一であるので、その説明については省略する。
【０１３８】
以下、以上のように構成された無接点メモリカードのリード／ライトシステムの基本的な動作について説明する。
【０１３９】
まず、リード／ライト装置２００に無接点メモリカード１００がセットされると、リード／ライト装置２００のコイル２０１〜２０５と無接点メモリカード１００のコイル１０１〜１０５とが各々対向する。と同時に、主装置３００から出力された命令によりリード／ライト装置２００が動作する。これに伴って、リード／ライト装置２００により生成された電源電圧及び同期クロックが無接点メモリカード１００に供給され、同カードが動作状態となる。
【０１４０】
主装置３００は、無接点メモリカード１００に対してデータのリード／ライトを行う前準備を行うために、「アトリビュートリード有の選択」に関するビットコードを有する各種データを無接点メモリカード１００に転送する。このコントロールデータを転送する際には、この転送とは別に、セレクトデータを無接点メモリカード１００に転送し、各種データがレジスター回路１２２１に保持されるようにする。すると、「アトリビュートリード有の選択」に関するビットコードにより、アトリビュート入力回路１２３１にて生成されたメモリの属性を示すデータがデータ出力取り替え回路１２１１等を通じて主装置３００に転送される。
【０１４１】
もし、メモリの属性を示すデータから判断して、現在の同期クロックの周波数が無接点メモリカード１００に搭載されているメモリ１３０にとって最適なものでないときには、リード／ライト装置２００に対して同期クロックの周波数を変更させるための命令を発する。すると、無接点メモリカード１００に供給される同期クロックの周波数が変化し、結果として、無接点メモリカード１００に供給される同期クロックの周波数が最適なものとなる。
【０１４２】
また、メモリの属性のデータから無接点メモリカード１００に搭載されているメモリ１３０の種類が判ることから、前処理段階においては、当該メモリの種類に合致し且つ本来のリード／ライトを行うための各種データを生成して無接点メモリカード１００に転送し、本動作段階においては、無接点メモリカード１００と同期を保ちつつ、ライト時にライトデータを転送する一方、リード時にはメモリ１３０から読み出されたリードデータ等を入力する。そして、前処理段階において、各種データを無接点メモリカード１００のレジスター回路１２２１に保持させるためのセレクトデータを転送する一方、本動作段階において、無接点メモリカード１００との間でライトデータ／リードデータ等の相互転送をするためのセレクトデータを転送する。
【０１４３】
無接点メモリカード１００のリード／ライト制御回路１２０において、レジスター回路１２２１上に保持された各種データに基づいてメモリ１３０に対してリード／ライトが行われることは上述した通りである。また、モード切り替え回路１２３の設定を通じてコントロール１、２の内容が切り替えられるようになっているので、無接点メモリカード１００に図２に示すいずれのタイプのメモリ１３０が搭載されても適応可能になっている。
【０１４４】
特に、レジスター回路１２２１上の各種データを組み合わせることにより、単純な内容でありながら従来多大な時間を必要としていた処理、例えば、固定データを書き込んで読み出す、固定データでカウント数書き込む、同一アドレスに対しプログラムコマンド又は制御データを複数セットする等の処理を容易に行うことが可能になる。また、アドレスバスとデータバスとを分離して用いるＮＡＮＤ型フラッシュメモリ等についてもアドレスセットやデータセット等を容易に行うことも可能になる。
【０１４５】
上記のように構成された無接点メモリカードのリード／ライトシステムの場合、主装置３００から無接点メモリカード１００に各種データを転送すると、この各種データに基づいてリード／ライト動作上の前処理を行うようになっている。そのため、メモリ１３０に与えるアドレス、データ、制御信号及び／又はメモリコントロールを任意に設定したり又は変更させることができ、メモリ１３０に対して１サイクル期間内に複数回のアクセスを行うことが可能となる。また、プログラムコマンドを与えることが必要なＮＯＲ型等のフラッシュメモリについては、プログラムコマンドの与え方も任意に設定することも可能になる。
【０１４６】
従来例による場合、１バイトのデータをフラッシュメモリに転送するに当たり、１６クロック期間中において実際のメモリへのアクセスは４クロック期間だけであり、その後の１２クロック期間についてはウェイトとなっていた。これに対して本案システムによる場合、そのウエイト期間においても処理を行うことが可能になり、高速アクセス化が実現される。また、従来単純な内容でありながら多大な時間を必要としていた処理を短時間に行うことが可能であるので、この点で大幅な高速アクセス化が実現される。
【０１４７】
従来例による場合、無接点メモリカードにＳ−ＲＡＭ等に比べてアクセスプロトコルが非常に複雑なフラッシュメモリを搭載したときは、主装置がアクセスに必要な処理を同メモリに対してその都度行う必要があることから、この点で高速アクセス化を図ることが非常に困難となっていた。これに対して本案システムによる場合、主装置３００がアクセスに必要な処理をメモリ１３０に対してその都度行う必要がない。なぜなら、主装置３００は、各種データを転送するだけで、無接点メモリカード１００においてリード／ライト動作上の前処理が行われ、その後、ライト時にはライトデータを転送し、リード時にはリードデータ等を入力するだけで良いからである。この点で高速アクセス化を実現することが可能になる。また、無接点メモリカード１００にＣＰＵを搭載していないことから、消費電力が小さく、無接点メモリカードの薄型化や低コスト化を図ることが可能になる。しかも多品種のメモリに適応可能でありながら、アクセスプロトコルを変更するための制御プログラムが不要であり、この点でも低コスト化を図ることが可能になる。
【０１４８】
更に、リード／ライト装置２００から無接点メモリカード１００に電力と同期クロックとが別々に供給される構成となっているので、同期クロックの周波数をメモリ１３０の種類に合わせて随時変更させても、無接点メモリカード１００に供給される電源電圧が変化せず、回路特性が不安定にならない。そのため、無接点メモリカード１００に搭載されるメモリ１３０の種類に合わせて同期クロックの周波数を変更し、アクセス速度を最大に設定することが可能になり、この点で高速アクセス化が実現される。従来、アクセス速度として５００Ｋｂｐｓ〜１Ｍｂｐｓ程度であったが、本案システムの場合、５Ｍｂｐｓ程度の高速アクセスを実現することが可能になった。
【０１４９】
加えて、同期クロック用コイル１０２等を別途追加する必要があるものの、リード／ライト装置２００と無接点メモリカード１００との間のデータの送受信がシリアル形式で行われている以上、パラレルで入力する場合に比べて、無接点メモリカード１００の寸法や消費電流が大きくならず、無接点メモリカード１００にＣＰＵを搭載していない点を含めて、無接点メモリカード１００の薄型化及び低コスト化を図ることが可能になる。
【０１５０】
なお、本発明に係るメモリのリード／ライト制御回路については無接点メモリカードだけの適用に止まらず、マイコン等を代表とするメモリを内蔵した回路にも同様に適用可能である。即ち、レジスター回路上の各種データに基づいてリード／ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路を経ることなく主装置から転送されたライトデータをメモリに順次ライトさせる一方、リード時には、メモリに記録されたデータを順次リードさせて主装置に転送させる機能を有する限り、各種データの種類、前処理の内容、回路の構成及びメモリの種類等については問われない。
【０１５１】
本発明に係る無接点メモリカードについては上記実施の形態に限定されることはない。即ち、上記リード／ライト制御回路が搭載されており、リード／ライト装置から電力を入力するための電源用コイルと、リード／ライト装置から同期クロックを入力するための同期クロック用コイルとが別々にされ、主装置からリード／ライト装置を通じて転送されたセレクトデータがセレクト用コイルを通じてシリアル形式で入力され、主装置からリード／ライト装置を通じて転送されたセレクトデータ以外の各種データが入力用コイルを通じてシリアル形式で入力され、リード／ライト装置を通じて主装置に出力すべきリードデータ等が出力用コイルを通じてシリアル形式で出力される構成である限り、コイルの周辺回路の構成等については問われない。
【０１５２】
本発明に係るリード／ライト装置についても同様である。即ち、主装置に接続されており且つ上記無接点メモリカードがセットされる装置であって、リード／ライト装置から無接点メモリカードに電力を供給するための電源用コイルと、リード／ライト装置から無接点メモリカードに同期クロックを供給するための同期クロック用コイルとが別々にされており、主装置から転送されたセレクトデータがセレクト用コイルを通じてシリアル形式で出力され、主装置から転送されたセレクトデータ以外の各種データが出力用コイルを通じてシリアル形式で出力され、無接点メモリカードから主装置に向けて出力されたリードデータ等が入力用コイルを通じて入力される構成である限り、コイルの周辺回路の構成等については問われない。
【０１５３】
本発明に係る無接点メモリカードのリード／ライトシステムについても同様である。即ち、主装置、リード／ライト装置と無接点メモリカードとを備えた構成である限り、いかなる形態であってもかまわない。特に、主装置は、無接点メモリカードにおいて各種データをレジスター回路に保持させる前処理段階とレジスター回路に保持された各種データに基づいて前処理及びリード／ライト動作を行わせる本動作段階とを切り替えるためのセレクトデータを生成してリード／ライト装置を通じて無接点メモリカードに転送し、これとは別に、前処理段階においては各種データを生成してリード／ライト装置を通じて無接点メモリカードに転送し、本動作段階においてはライト時に必要なライトデータを生成しリード／ライト装置を通じて無接点メモリカードに転送する一方、リード時には無接点メモリカードからリード／ライト装置を通じて転送された少なくともリードデータを入力する機能を有する限り、どのような構成のものを用いてもかまわない。
【０１５４】
【発明の効果】
以上、本発明の請求項１、２、３、４又は５に係るメモリのリード／ライト制御回路による場合、主装置から各種データが転送されるだけでリード／ライト動作上の前処理を行い、この状態で、主装置から転送されたデータをメモリに順次ライトさせる一方、メモリに記録されたデータを順次リードさせて主装置に転送させる基本構成となっているので、リード／ライト動作を繰り返し行うに際し、従来に比べて主装置の関与する割合が小さくなる。また、フラッシュメモリを用いたときには、１サイクル期間内に複数回のアクセスを行うことが可能になり、これに伴って、従来ウエイトであった期間にリード／ライト動作を行わせることが可能になる。更に、複数の各種データを組み合わせて前処理及びリード／ライト動作を順次を行うことにより、たとえアクセスプロトコルが複雑なフラッシュメモリであっても簡単に対応することが可能になるだけでなく、単純な内容でありながら従来多大な時間を必要としていた処理が極めて容易且つ短時間に行うことが可能になる。これらの結果、大幅な高速アクセス化が実現される。
【０１５５】
本発明の請求項６に係るメモリのリード／ライト制御回路による場合、請求項１の構成に加えて、主装置から各種データが転送されるだけでメモリに対するアドレスセットを行う構成となっているので、ＮＡＮＤ型フラッシュメモリ等であっても大幅な高速アクセス化が実現される。
【０１５６】
本発明の請求項７に係るメモリのリード／ライト制御回路による場合、請求項１の構成に加えて、主装置から各種データが転送されるだけで各種制御信号を生成する構成となっているので、多種類のメモリが適応可能になる。また、主装置から各種データが転送されるだけでメモリの属性を示すデータを主装置に転送する構成となっているので、主装置においてメモリの属性を速やかに認識することができ、この点で一層の高速アクセス化を図ることが可能になる。
【０１５７】
本発明の請求項８に係るメモリのリード／ライト制御回路による場合、請求項７の構成に加えて、主装置から各種データが転送されるだけで予備の制御信号を生成する構成となっているので、新種のメモリが開発されたとしても、従来のメモリとは制御信号の種類が異なるだけであるならば、新種のメモリも適応可能になり、この点で高性能化を図ることが可能になる。
【０１５８】
本発明の請求項９に係る無接点メモリカードによる場合、請求項１乃至８のメモリのリード／ライト制御回路が搭載された構成となっているので、請求項１乃至８のメリットを奏する。特に、アクセスプロトコルが複雑なフラッシュメモリを用いたときであっても、従来とは異なりＣＰＵを用いる必要がない。そのため、消費電力が小さくなり、この点でカードの薄型化及び低コスト化を図ることが可能になる。また、リード／ライト装置から電力と同期クロックとが別々に供給される構成となっているので、同期クロックの周波数を変更させても、回路特性が不安定にならない。そのため、メモリの種類に合わせて同期クロックの周波数を変更し、アクセス速度を最大に設定することが可能になり、この点でも高速アクセス化が実現される。
【０１５９】
本発明の請求項１０に係るリード／ライト装置による場合、請求項８の無接点メモリカードと組み合わせて使用される構成となっているので、請求項８と同様のメリットを奏する。
【０１６０】
本発明の請求項１１に係る無接点メモリカードのリード／ライトシステムによる場合、請求項９の無接点メモリカードと請求項１０のリード／ライト装置と主装置とを有した構成となっているので、請求項９と同様のメリットを奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するための図であって、無接点メモリカードのリード／ライトシステムの構成図である。
【図２】無接点メモリカードに適応可能なメモリ及びそのバスラインを示す説明図である。
【図３】主装置から無接点メモリカードに転送される各種データの内容を示す説明図である。
【図４】図２（Ｂ）及び（Ｃ）に示すタイプのメモリについて用いられるコントロール１、２の内容を示す説明図である。
【図５】図２（Ａ）に示すタイプのメモリについて用いられるコントロール１、２の内容を示す説明図である。
【図６】図２（Ａ）に示すタイプのメモリについてのライト動作の例を示す図であって、（Ａ）はレジスター回路上の各種データの内容、（Ｂ）は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図７】図２（Ａ）に示すタイプのメモリについてのライト動作の例を示す図であって、図６（Ａ）に示す各種データに基づいてリード／ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図８】図２（Ａ）に示すタイプのメモリについてのリード動作の例を示す図であって、（Ａ）はレジスター回路上の各種データの内容、（Ｂ）は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図９】図２（Ａ）に示すタイプのメモリについてのリード動作の例を示す図であって、図８（Ａ）に示す各種データに基づいてリード／ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図１０】図２（Ｂ）に示すタイプのメモリについてのバイトライト動作の例を示す図であって、（Ａ）はレジスター回路上の各種データの内容、（Ｂ）は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図１１】図２（Ｂ）に示すタイプのメモリについてのバイトライト動作の例を示す図であって、図１０（Ａ）示す各種データに基づいてリード／ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図１２】図２（Ｂ）に示すタイプのメモリについてのページライト動作の例を示す図であって、（Ａ）はレジスター回路上の各種データの内容、（Ｂ）は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図１３】図２（Ｂ）に示すタイプのメモリについてのページライト動作の例を示す図であって、図１２（Ａ）に示す各種データに基づいてリード／ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図１４】図２（Ｂ）及び（Ｃ）に示すタイプのメモリについてのリード動作の例を示す図であって、（Ａ）はレジスター回路上の各種データの内容、（Ｂ）は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図１５】図２（Ｂ）及び（Ｃ）に示すタイプのメモリについてのリード動作の例を示す図であって、図１４（Ａ）に示す各種データに基づいてリード／ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図１６】図２（Ｃ）に示すタイプのメモリについてのライト動作の例を示す図であって、（Ａ）はレジスター回路上の各種データの内容、（Ｂ）は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図１７】図２（Ｃ）に示すタイプのメモリについてのライト動作の例を示す図であって、図１６（Ａ）に示す各種データに基づいてリード／ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【符号の説明】
１００　無接点メモリカード
１０１　電源用コイル
１０２　同期クロック用コイル
１０３　セレクト用コイル
１０４　入力用コイル
１０５　出力用コイル
１２０　リード／ライト制御回路
１２２　制御部
１２２１　レジスター回路
１２１　データ入力切り替え回路
１２３　モード切り替え回路
１２３１　アトリビュート入力回路
１３０　メモリ
２００　リード／ライト装置
２０１　電源用コイル
２０２　同期クロック用コイル
２０３　セレクト用コイル
２０４　出力用コイル
２０５　入力用コイル
３００　主装置
【図１】
2004110436.tif 000003
【図２】
2004110436.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004110436.tif 000009
【図８】
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【図９】
2004110436.tif 000011
【図１０】
2004110436.tif 000012
【図１１】
2004110436.tif 000013
【図１２】
2004110436.tif 000014
【図１３】
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【図１４】
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【図１５】
2004110436.tif 000017
【図１６】
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【図１７】
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