(57)【要約】【課題】強誘電体キャパシタの電気的特性を向上させることが可能な、従来例とは異なる新規な半導体装置とその製造方法を提供すること。【解決手段】シリコン基板１の上方に層間絶縁層１０を形成する工程と、層間絶縁層１０上に第１導電層１１を形成する工程と、第１導電層１１上にシリケート層（シリコン含有層）１２ｂを形成する工程と、シリコン含有層１２ｂ上に強誘電体材料層１２ｃを形成する工程と、強誘電体材料層１２ｃを結晶化し、シリケート層１２ｂと一体化した強誘電体層１２ｄにする工程と、強誘電体層１２ｄ上に第２導電層１３を形成する工程と、第１導電層１１、強誘電体層１２ｄ、及び第２導電層１３をパターニングして、下部電極１１ａ、キャパシタ強誘電体膜１２ａ、及び上部電極１３ａが順に積層されたキャパシタＱを形成する工程と、を有することを特徴とする半導体装置の製造方法による。【選択図】  図１３
2004235287.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された絶縁層と、
下部電極、キャパシタ強誘電体層、及び上部電極を前記絶縁層上に順に形成してなるキャパシタと、
を備え、
前記キャパシタ強誘電体層に含まれるシリコンの濃度が、該キャパシタ強誘電体層の下面に近づくほど高くなることを特徴とする半導体装置。
【請求項２】
半導体基板の上方に絶縁層を形成する工程と、
前記絶縁層上に第１導電層を形成する工程と、
前記第１導電層上にシリコン含有層を形成する工程と、
前記シリコン含有層上に強誘電体材料層を形成する工程と、
前記強誘電体材料層を結晶化し、前記シリコン含有層と一体化した強誘電体層にする工程と、
前記強誘電体層上に第２導電層を形成する工程と、
前記第１導電層、前記強誘電体層、及び前記第２導電層をパターニングしてキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記シリコン含有層と前記強誘電体材料層とは共に塗布法により形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記シリコン含有層は、シリケート用の塗布液を前記第１導電層上に形成し、前記塗布液を加熱して焼結させることにより形成されることを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記シリケート用の塗布液として、ＰｂＳｉＯ溶液又はＺｒＳｉＯ溶液を使用することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。より詳細には、本発明は、強誘電体キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のフローティングゲートに電荷を蓄積することで情報を記憶するものであり、情報の書き込みの際には、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
一方、ＦｅＲＡＭは強誘電体キャパシタを備え、そのキャパシタ誘電体膜として強誘電体層を使用し、上部電極と下部電極との間に書き込み電圧を印加することでキャパシタ誘電体膜に自発分極を生じさせる。その自発分極は、強誘電体のヒステリシス特性により電源を切っても残存し、その大きさと極性を検出することで情報が読み出される。このようなＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、また、省電力で高速の書き込みができる。
【０００５】
強誘電体キャパシタの特性は、強誘電体層の結晶性に大きく依存し、その結晶性が良いほど特性が向上する。ところが、強誘電体層は、下部電極の表面形状や材料によってその性質に差が生じることがあり、結果として強誘電体層の電気的特性の低下につながることがある。特許文献１においては、ｉｎ−ｓｉｔｕで結晶化された強誘電体層にこのような下地依存性が見られることが開示されている。
【０００６】
また、公知ではないが、特願２００２−１７３１３５には、強誘電体層の電気的特性がその上面の凹凸に依存すること、及び、その上面に焼結促進剤を塗布してから強誘電体層を熱処理することにより強誘電体層の電気的特性が向上することが開示されている。
【０００７】
更に、特許文献２においては、ゾル−ゲル法やＭＯＤ法等の塗布法により形成された強誘電体層の問題点を挙げ、それを解決すべく、下部電極上に金属酸化物バッファ層と第１の強誘電体薄膜とを順次形成し、その上にメインの強誘電体層となる第２の強誘電体薄膜をＭＯＣＶＤ法により形成することが開示されている。
【０００８】
なお、そのようなゾル−ゲル法の一例が非特許文献１に開示されている。
【０００９】
【特許文献１】
特開２００２−５７３０１号公報（段落番号００１１）
【特許文献２】
特開平８−３３９７１５号公報
【非特許文献１】
Ｔ．Ｋｉｊｉｍａ  ａｎｄ  Ｈ．Ｉｓｈｉｋａｗａ，”Ｓｉ−Ｓｕｂｓｔｉｔｕｔｅｄ  Ｕｌｔｒａｔｈｉｎ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ              Ｆｉｌｍｓ”，  Ｊｐｎ．Ｊ．Ｐｈｙｓ．Ｖｏｌ．４１（２００２）Ｌ７１６
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献２の方法では、強誘電体膜を第１、第２の強誘電体膜の二層に分けて成膜しているため、プロセスが煩雑になるという新たな不都合を招いてしまう。
【００１１】
本発明は係る従来例の問題点に鑑みて創作されたものであり、強誘電体キャパシタの電気的特性を向上させることが可能な、従来例とは異なる新規な半導体装置とその製造方法を提供することである。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に絶縁層を形成する工程と、前記絶縁層上に第１導電層を形成する工程と、前記第１導電層上にシリコン含有層を形成する工程と、前記シリコン含有層上に強誘電体材料層を形成する工程と、前記強誘電体材料層を結晶化し、前記シリコン含有層と一体化した強誘電体層にする工程と、前記強誘電体層上に第２導電層を形成する工程と、前記第１導電層、前記強誘電体層、及び前記第２導電層をパターニングしてキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法により解決する。
【００１３】
次に、本発明の作用について説明する。
【００１４】
本発明によれば、第１導電層の上に強誘電体材料層を直接形成するのではなく、第１導電層上にシリコン含有層を形成し、その上に強誘電体材料層を形成して、該強誘電体層を結晶化することによりシリコン含有層と一体化した強誘電体層を形成する。このような方法を採用することで、強誘電体層の結晶性を劣化させること無しに、強誘電体キャパシタのリーク電流が低減されることが明らかとなった。
【００１５】
また、シリコン含有層と強誘電体材料層とを共に塗布法により形成することで、それらを同一の塗布装置で成膜することができ、各膜を別々の方法で成膜する場合のように異種の成膜装置間を移動する必要が無くなり、成膜時間が短縮される。
【００１６】
更に、スパッタ法、ＭＯＣＶＤ法等の塗布法以外の方法で強誘電体材料層を形成すると、一回の成膜のみで強誘電体層を形成できるので、強誘電体層を二回に分けて成膜する特許文献２と比較してプロセスの簡略化を図ることが可能となる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００１８】
（第１実施形態）
図１〜図２は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図である。
【００１９】
まず、図１（ａ）に示すように、シリコン（半導体）基板１０１の表面を酸素雰囲気中で熱酸化することにより、厚さ約１００ｎｍの熱酸化膜１０２を形成する。
【００２０】
次いで、図１（ｂ）に示すように、熱酸化膜１０２上にプラチナ（Ｐｔ）をスパッタ法により厚さ約２００ｎｍに形成し、それを下部電極１０３とする。
【００２１】
次に、図１（ｃ）に示す構造を得るまでの工程について説明する。まず、約３ｗｔ％のＰｂＳｉＯゾルゲル溶液を下部電極１０３上に回転塗布してＰｂＳｉＯ塗布膜を形成し、それを酸素雰囲気中、基板温度１５０℃で加熱し、溶媒成分を乾燥させる。なお、ＰｂＳｉＯゾルゲル溶液の溶媒としては、例えばブタノール等が使用される。その後に、酸素雰囲気中、基板温度４００〜４５０℃でＰｂＳｉＯ塗布膜を加熱して焼結させ、厚さが約２〜３ｎｍと薄いＰｂ系のシリケート層（シリコン含有層）１０４とする。シリケート層１０４の厚さは上記に限定されないが、後述する本実施形態の利点を得やすくするには、１０ｎｍ以下が好ましい。
【００２２】
なお、上記ではＰｂＳｉＯ塗布膜の乾燥と焼結とを二回の加熱により行ったが、それらを一回の加熱で同時に行ってもよい。また、ＰｂＳｉＯゾルゲル溶液の濃度も上記に限定されず、事情に応じて種々に最適化してよい。更に、上記したＰｂＳｉＯゾルゲル溶液に代えて、ＺｒＳｉＯを含有したゾルゲル溶液を使用し、Ｚｒ系のシリケート層をシリケート層１０４として形成してもよい。
【００２３】
次に、図１（ｄ）に示す構造を得るまでの工程について説明する。まず、１０ｗｔ％の濃度のゾルゲルＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）溶液をシリケート層１０４上に回転塗布し、それを酸素雰囲気中、基板温度２００〜３００℃で加熱することにより、溶媒成分を蒸発させると共に結晶化を僅かに行い、ＰＺＴ塗布膜とする。そして、上記の工程を所要回数繰り返してＰＺＴ塗布膜を積層し、所望の厚さ、例えば３０〜４０ｎｍの厚さの強誘電体材料層１０５とする。
【００２４】
なお、強誘電体材料層１０５を構成する材料としては、ＰＺＴの他に、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、（Ｓｒ，Ｔｉ）Ｏ３、（Ｂａ，Ｓｒ）ＴｉＯ３等の材料や、Ｂｉ４Ｔｉ２Ｏ１２等のＢｉ層状構造化合物を用いてもよい。そして、場合によっては、ＰＺＴやＰＬＺＴにカルシウム（Ｃａ）やストロンチウム（Ｓｒ）を微量にドープしてもよい。
【００２５】
次に、図２（ａ）に示す構造を得るまでの工程について説明する。
【００２６】
まず、基板温度約７００℃、時間約１分のＲＴＡ（急速熱処理）を酸素雰囲気中で行うことにより、シリケート層１０４と強誘電体材料層１０５とを一括してアニールする。このアニールにより、強誘電体材料層１０５を構成するＰＺＴが結晶化する一方、シリケート層１０４はその膜厚の薄さから強誘電体層１０５に取り込まれ、シリケート層１０４と結晶化した強誘電体材料層１０５とが一体化した強誘電体層１０６が形成される。
【００２７】
この強誘電体層１０６の下面付近は、シリケート層１０４が元々形成された部位であったから、他の部位よりもシリコンの濃度が高くなり、強誘電体層１０６中のシリコン濃度はその下面に近づくほど高くなる傾向となる。
【００２８】
なお、上記のように回転塗布とそれに引き続いて行われる熱処理とにより強誘電体層１０６を形成する方法はゾル−ゲル法と称される。但し、本発明はこれに限定されず、スパッタ法、ＭＯＣＶＤ法、ＭＯＤ法等により強誘電体層１０６を形成してよい。
【００２９】
その後に、図２（ｂ）に示すように、上部電極形状の窓１０８ａを有する金属薄板１０８を強誘電体層１０６の上方に置き、それをマスクとして使用しながらスパッタ法によりＰｔ層を厚さ約１００ｎｍ程度に強誘電体層１０６上に形成し、それを上部電極１０７として使用する。
【００３０】
ここまでの工程により、下部電極１０３、強誘電体層１０６、及び上部電極１０７を順に積層してなる強誘電体キャパシタＱが熱酸化膜１０２上に形成されたことなる。
【００３１】
以上説明した本実施形態によれば、下部電極１０３の上に直に強誘電体材料層１０５を形成するのではなく、下部電極１０３上にシリケート層１０４を形成し、その上に強誘電体材料層１０５を形成する。このような方法を採用することで、以下に説明するような利点が得られることが明らかとなった。
【００３２】
図３（ａ）は、シリケート層１０４を形成しない強誘電体キャパシタＱのＸ線回折強度を示す図であり、図中Ａで示される部分が強誘電体層１０６中のＰＺＴの（１１１）面のピークを示す。
【００３３】
一方、図３（ｂ）は、図３（ａ）と同様のことを本実施形態に係る強誘電体キャパシタＱに対して行ったものである。なお、図３（ａ）、（ｂ）において、横軸は試料に対するＸ線の入射角（ｄｅｇ）を表し、縦軸はＸ線強度（任意単位）を表す。
【００３４】
図３（ａ）と図３（ｂ）のそれぞれのＡ部を見ると、双方ともそのピークの現れ方に変化はない。このことは、たとえシリケート層１０４を形成しても、それがＰＺＴ強誘電体層１０６の結晶性を劣化させることが無いことを意味する。
【００３５】
図４（ａ）は、シリケート層１０４を形成しない強誘電体キャパシタＱの残留分極電荷量（Ｐ）のヒステリシス曲線を示す。そして、図４（ｂ）は、本実施形態に係る強誘電体キャパシタＱの残留分極電荷量（Ｐ）のヒステリシス曲線を示す。
【００３６】
図４（ａ）におけるヒステリシス曲線の端部Ｃ、Ｄに着目すると、その形状がやや丸みを帯びていることが理解される。これは、強誘電体キャパシタＱの上部電極と下部電極との間にリーク電流が発生していることを意味し、これにより、シリケート層１０４を形成しなかった強誘電体キャパシタＱはその電気的特性があまり良好ではないことが理解される。
【００３７】
一方、図４（ｂ）に示される本実施形態では、ヒステリシス曲線の端部Ｃ、Ｄの形状が図４（ａ）よりも明らかにシャープとなっており、強誘電体キャパシタＱにリーク電流が殆ど発生していないことが理解される。
【００３８】
これらの結果より、シリケート層１０４を形成することで、強誘電体層１０６の結晶性を劣化させること無しに、リーク電流の低減された強誘電体キャパシタＱを形成できることが理解できる。このような利点が得られる理由は、シリケート層１０４が強誘電体層１０６の結晶化を助ける役割を果たしているためであると推測される。
【００３９】
しかも、シリケート層１０４と強誘電体材料層１０５とを共に塗布法で形成するので、それらの膜を同じ塗布装置内で成膜することができ、各膜を別々の方法で成膜する場合のように異種の成膜装置間を移動する必要が無くなり、成膜時間を短縮することができる。
【００４０】
更に、スパッタ法、ＭＯＣＶＤ法等の塗布法以外の方法で強誘電体材料層１０５を形成すると、一回の成膜のみで強誘電体層１０５を形成できるので、強誘電体層を二回に分けて成膜する特許文献２と比較してプロセスの簡略化を図ることが可能となる。
【００４１】
（第２実施形態）
次に、本発明の第２の実施の形態について説明する。
【００４２】
本実施形態では、実際に量産されるＦｅＲＡＭに対し、上記した第１実施形態を適用する。以下では、プレーナ型のＦｅＲＡＭについて説明するが、本発明はこれに限定されず、スタック型のＦｅＲＡＭにも本発明を適用し得る。
【００４３】
図５〜図２９は本発明の一実施形態の半導体装置の製造方法を工程順に示す断面図である。
【００４４】
まず、図５に示す断面構造を得るまでの工程を説明する。
【００４５】
図５に示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に、素子分離絶縁膜２をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。素子分離絶縁膜２としてはＬＯＣＯＳ法の他、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を採用してもよい。
【００４６】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成する。なお、図５には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
【００４７】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４としてシリコン酸化層を形成する。
【００４８】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン層を形成し、ｐウェル３ａ上ではｎ型不純物、ｎウェル３ｂ上ではｐ型不純物をシリコン層内にイオン注入してシリコン膜を低抵抗化する。その後に、シリコン層をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極５ａ〜５ｃを形成する。
【００４９】
メモリセル領域Ａにおける１つのｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に配置され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を構成している。
【００５０】
次に、メモリセル領域Ａにおいて、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成する。続いて、周辺回路領域Ｂにおいて、ゲート電極５ｃの両側のｎウェル３ｂにｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｂを形成する。
【００５１】
続いて、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ〜５ｃの両側部分にのみ側壁絶縁層７として残す。その絶縁層として、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００５２】
さらに、ゲート電極５ａ〜５ｃと側壁絶縁層７をマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域６ａをＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にし、さらに、ｎウェル３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域６ｂもＬＤＤ構造とする。
【００５３】
なお、ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００５４】
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ，５ｂとその両側のｎ型不純物拡散領域６ａ等によってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構成される。
【００５５】
次に、全面に高融点金属膜、例えば、Ｔｉ、Ｃｏの膜を形成した後に、この高融点金属膜を加熱してｎ型不純物拡散領域６ａ，ｐ型不純物拡散領域６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
【００５６】
次に、プラズマＣＶＤ法により、シリコン基板１の全面にカバー層９として酸窒化シリコン（ＳｉＯＮ）層を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１層間絶縁層１０として二酸化シリコン（ＳｉＯ２）をカバー層９上に約１．０μｍの厚さに成長する。
【００５７】
続いて、第１層間絶縁層１０を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨してその表面を平坦化する。
【００５８】
その後に、図６に示すように、第１層間絶縁層１０上にＰｔ層をスパッタ法により約１００〜３００ｎｍの厚さに形成し、それを第１導電層１１とする。第１導電層１１としては、Ｐｔ層の他に、Ｉｒ（イリジウム）層やＲｕ（ルテニウム）層を形成してもよい。
【００５９】
次に、図７に示す構造を得るまでの工程について説明する。
【００６０】
まず、約３ｗｔ％のＰｂＳｉＯゾルゲル溶液を第１導電層１１上に回転塗布してＰｂＳｉＯ塗布膜を形成し、それを酸素雰囲気中、基板温度１５０℃で加熱し、溶媒成分を乾燥させる。なお、ＰｂＳｉＯゾルゲル溶液の溶媒としては、例えばブタノール等が使用される。その後に、酸素雰囲気中、基板温度４００〜４５０℃でＰｂＳｉＯ塗布膜を加熱することによりＰｂＳｉＯ塗布膜を焼結させ、厚さが１０ｎｍ以下、例えば約２〜３ｎｍと薄いシリケート層（シリコン含有層）１２ｂとする。
【００６１】
次に、図８に示す構造を得るまでの工程について説明する。
【００６２】
まず、約１０ｗｔ％の濃度のゾルゲルＰＺＴ溶液をシリケート層１２ｂ上に回転塗布し、それを酸素雰囲気中、基板温度２００〜３００℃で加熱することにより、溶媒成分を蒸発させると共に膜中で結晶化を僅かに行い、ＰＺＴ塗布膜を形成する。なお、ゾルゲルＰＺＴ溶液の溶媒としては、例えばブタノール等が使用される。そして、上記の工程を所要回数繰り返してＰＺＴ塗布膜を積層し、所望の厚さ、例えば１００〜３００ｎｍの厚さの強誘電体材料層１２ｃとする。
【００６３】
次に、図９に示す構造を得るまでの工程について説明する。
【００６４】
まず、基板温度約７００℃、時間約１分のＲＴＡ（急速熱処理）を酸素雰囲気中で行うことにより、シリケート層１２ｂと強誘電体材料層１２ｃとを一括してアニールする。このアニールにより、強誘電体材料層１２ｃを構成するＰＺＴが結晶化する一方、シリケート層１２ｂはその膜厚の薄さ（１０ｎｍ以下）から強誘電体層１２ｃに取り込まれ、シリケート層１２ｂと結晶化した強誘電体材料層１２ｃとが一体化してなる強誘電体層１２ｄが形成される。
【００６５】
続いて、図１０に示すように、強誘電体層１２ｃの上にＰｔ層をスパッタ法により約１００〜３００ｎｍの厚さに形成し、それを第２導電層１３とする。なお、Ｐｔ層に代えて、酸化イリジウム（ＩｒＯ２）層、酸化ルテニウムストロンチウム（ＳＲＯ）層等を形成してもよい。
【００６６】
次に、図１１に示す構造を得るまでの工程を説明する。
【００６７】
まず、上部電極形状のレジストパターン（不図示）を第２導電層１３上に形成した後に、そのレジストパターンをマスクに使用して第２導電層１３をエッチングし、これにより残った第２導電層１３をキャパシタの上部電極１３ａとして使用する。
【００６８】
そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間の条件で、強誘電体層１２ｄを酸素雰囲気中でアニールする。このアニールは、第２導電層１３のスパッタリング及びエッチングの際に強誘電体層１２ｄに入ったダメージを回復させるために行われる。
【００６９】
続いて、メモリセル領域Ａにおいて、キャパシタ上部電極１３ａ及びその周辺にレジストパターン（不図示）を形成した状態で強誘電体層１２をエッチングし、これにより残った強誘電体層１２をキャパシタ強誘電体層１２ａとして使用する。そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間でキャパシタ強誘電体層１２ａを酸素雰囲気中でアニールする。このアニールは、上部電極１３ａの形成時のダメージを除去するために行われる。
【００７０】
次に、図１２に示すように、上部電極１３ａ、キャパシタ強誘電体層１２ａ及び第１導電層１１の上に、エンキャップ層１４としてＰＬＺＴ層をスパッタリング法により５０ｎｍの厚さに常温下で形成する。このエンキャップ層１４は、還元され易いキャパシタ強誘電体層１２ａを水素から保護して、水素がその内部に入ることをブロックするために形成される。なお、エンキャップ層１４として、ＰＺＴ膜、アルミナ膜、又は酸化チタン層を形成してもよい。
【００７１】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃの条件で、エンキャップ層１４の下のキャパシタ強誘電体層１２ａを急速熱処理してその膜質を改善する。
【００７２】
次に、エンキャップ層１４の上にレジストを塗布し、これを露光、現像して上部電極１３ａ及び誘電体膜１２ａの上とその周辺に残す。そして、レジストをマスクに使用して、エンキャップ層１４、第１導電層１１をエッチングし、これにより残った第１導電層１１を図１３に示すキャパシタの下部電極１１ａとして使用する。エンキャップ層１４、第１導電層１１のエッチングは、塩素を用いたドライエッチングにより行われる。
【００７３】
そのレジストパターンを除去した後に、酸素雰囲気中で温度６５０℃、６０分間の条件で、キャパシタ強誘電体層１２ａをアニールしてダメージから回復させる。
【００７４】
これにより、図１３に示すように、第１層間絶縁層１０の上には、下部電極１１ａ、キャパシタ強誘電体層１２ａ、上部電極１３ａからなるキャパシタＱが形成されることになる。
【００７５】
メモリセル領域Ａにおける絶縁層を除いた平面構成を示すと図３０のようになり、矩形状の１つのキャパシタ強誘電体層１２ａの上には複数の上部電極１３ａが形成され、また、キャパシタ強誘電体層１２ａの下の下部電極１１ａはキャパシタ誘電体層１２ａの側方に延在する大きさとなっている。なお、図３０には、後述するコンタクトホール、ビット線等も描かれている。
【００７６】
次に、図１４に示すように、キャパシタＱ及び第１層間絶縁層１０を覆う第２層間絶縁層１５として膜厚１２００ｎｍのＳｉＯ２層をＣＶＤ法により形成した後に、第２層間絶縁層１５の表面をＣＭＰ法により平坦化する。第２層間絶縁層１５の成長は、反応ガスとしてシラン（ＳｉＨ４）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２層間絶縁層１５の表面の平坦化は、上部電極１３ａの上面から２００ｎｍの厚さとなるまで行われる。
【００７７】
次に、図１５に示すように、第２層間絶縁層１５の上にレジスト１６を塗布し、これを露光、現像して、メモリセル領域Ａの不純物拡散層６ａの上とキャパシタ下部電極１１ａの上と周辺回路領域Ｂの不純物拡散層６ｂの上にそれぞれホール形成用窓１６ａ〜１６ｅを形成する。
【００７８】
続いて、第１及び第２層間絶縁層１０，１５、カバー層９をドライエッチングして、メモリセル領域Ａの不純物拡散層６ａ、キャパシタ下部電極１１ａの上にコンタクトホール１５ａ〜１５ｅを形成するとともに、周辺回路領域Ｂの不純物拡散層６ｂの上にもコンタクトホール１５ｄ、１５ｅを形成する。第１及び第２層間絶縁層１０，１５とカバー膜９は、ＣＦ系ガス、例えばＣＨＦ３にＣＦ４、Ａｒを加えた混合ガスを用いてエッチングされる。
【００７９】
このエッチングの際には、キャパシタＱの下部電極１１ａを覆っているＰＬＺＴエンキャップ層１４のエッチングレートが他の絶縁層よりも小さいので、下部電極１１ａの上に形成される浅いコンタクトホール１５ｃと他のコンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅのエッチング深さの違いはエンキャップ層１４によって吸収される。
【００８０】
なお、コンタクトホール１５ａ〜１５ｅは、上が広くて下が狭いテーパ状となり、不純物拡散層６ａ、６ｂの上のコンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅの深さ方向中央での直径は約０．５μｍとなる。
【００８１】
次に、レジスト１６を除去した後に、図１６に示すように、第２層間絶縁層１５の上とコンタクトホール１５ａ〜１５ｅの内面にＲＦ前処理エッチングを行った後、それらの上にスパッタリング法によりチタン（Ｔｉ）層を２０ｎｍ、窒化チタン（ＴｉＮ）層を５０ｎｍの厚さに形成し、これらの膜をグルー層１７とする。さらに、フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、グルー層１７の上にタングステン層１８を形成する。なお、タングステン層１８の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン層１８は、各コンタクトホール１５ａ〜１５ｅを完全に埋め込む厚さ、例えば第２層間絶縁層１５上で５００ｎｍ程度とする。
【００８２】
なお、コンタクトホール１５ａ〜１５ｅはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン層１８には空洞（す、ボイドともいう）が形成され難い。
【００８３】
次に、図１７に示すように、第２層間絶縁層１５上のタングステン層１８とグルー層１７をＣＭＰ法により除去し、各コンタクトホール１５ａ〜１５ｅ内にのみ残す。これにより、コンタクトホール１５ａ〜１５ｅ内のタングステン層１８とグルー層１７をプラグ１８ａ〜１８ｅとして使用する。
【００８４】
なお、メモリセル領域Ａの１つのｐウェル３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ａ上の第１のプラグ１８ａは、後述するビット線に接続され、さらに、残り２つの第２のプラグ１８ｂは、後述する配線を介してキャパシタＱの上部電極１３ａに接続される。さらに、下部電極１１ａの上のコンタクトホール１５ｃとその中のプラグ１８ｃは、図３０に示したように、キャパシタ強誘電体層１２ａからはみ出した部分に形成されるものであるが、図１７以降の図面では、理解を容易にするために、メモリセル領域Ａの不純物拡散層６ａ上の複数のプラグ１８ａ，１８ｂの延長上にあるように便宜的に描かれている。
【００８５】
その後に、コンタクトホール１５ａ〜１５ｅ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第２層間絶縁層１５表面に付着したり内部に浸透した水分を除去するために、再び、真空チャンバ中で３９０℃の温度で第２層間絶縁層１５を加熱して水を外部に放出させる。このような脱水処理の後に、第２層間絶縁層１５を加熱しながらＮ２プラズマに曝して膜質を改善するアニールを例えば２分間行う。
【００８６】
続いて、図１８に示すように、第２層間絶縁層１５とプラグ１８ａ〜１８ｅの上に、プラズマＣＶＤ法によりＳｉＯＮ層を例えば１００ｎｍの厚さに形成する。このＳｉＯＮ層は、シラン（ＳｉＨ４）とＮ２Ｏの混合ガスを用いて形成され、プラグ１８ａ〜１８ｅの酸化を防止するための酸化防止層１９として使用される。
【００８７】
次に、図１９に示すように、フォトリソグラフィー法によりエンキャップ層１４と第２層間絶縁層１５をパターニングして、キャパシタＱの上部電極１３ａ上にコンタクトホール１５ｆを形成する。
【００８８】
この後に、５５０℃、６０分間の条件で、キャパシタＱの強誘電体層１２ａを酸素雰囲気中でアニールして、キャパシタ強誘電体層１２ａの膜質を改善する。この場合、プラグ１８ａ〜１８ｅは酸化防止層１９によって酸化が防止される。
【００８９】
その後に、図２０に示すように、ＣＦ系のガスを用いてＳｉＯＮ酸化防止層１９をドライエッチングする。そして、ＲＦエッチング法によりプラグ１８ａ〜１８ｅ、上部電極１３ａの各表面を約１０ｎｍエッチングして清浄面を露出させる。
【００９０】
次いで、図２１に示すように、第２層間絶縁層１５、プラグ１８ａ〜１８ｅ、キャパシタＱのコンタクトホール１５ｆの上に、アルミニウムを含む４層構造の導電層をスパッタ法により形成する。その導電層は、下から順に、膜厚５０ｎｍの窒化チタン層、膜厚５００ｎｍの銅含有（０．５％）アルミニウム層、膜厚５ｎｍのチタン層、膜厚１００ｎｍの窒化チタン層である。
【００９１】
そして、その導電層をフォトリソグラフィー法によりパターニングして、図２１に示すように、コンタクトパッド２０ａ、２０ｃと一層目の配線２０ｂ、２０ｄ〜２０ｆを形成する。
【００９２】
ここで、メモリセル領域Ａにおいて、ｐウェル３ａの上の２つのゲート電極５ａ，５ｂの間にあるプラグ１８ａの上にはコンタクトパッド２０ａが形成されている。また、素子分離絶縁層２とゲート電極５ａ，５ｂの間にあるプラグ１８ｂとキャパシタＱの上部電極１３ａはコンタクトホール１５ｆを通して配線２０ｂによって接続される。さらに、キャパシタＱの下部電極１１ａ上のプラグ１８ｃ上には、図３０に示す配置で、別のコンタクトパッド２０ｃが形成されている。
【００９３】
なお、フォトリソグラフィー法に使用されるレジストパターンは、コンタクトパッド２０ａ、配線２０ｂ等を形成した後に除去される。
【００９４】
次に、図２２に示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ２層を第３層間絶縁層２１として２３００ｎｍの厚さに形成し、この層間絶縁層２１により第２層間絶縁層１５、コンタクトパッド２０ａ，２０ｃ及び配線２０ｂ等を覆う。続いて、第３層間絶縁層２１の表面をＣＭＰ法により平坦化する。
【００９５】
この後に、真空チャンバ中で３９０℃の温度で第３層間絶縁層２１を加熱して水を外部に放出させる。このような脱水処理の後に、第３層間絶縁層２１を加熱しながらＮ２Ｏプラズマに曝して脱水と膜質改善を行う。
続いて、図２３に示すように、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ２よりなる保護絶縁層２２を第３層間絶縁層２１の上に１００ｎｍ以上の厚さに形成する。第３層間絶縁層２１にす（ボイド）が生じている場合は、この保護絶縁層２２によりそのボイドが塞がれる。この後に、真空チャンバ中で３９０℃の温度で保護絶縁層２２の脱水処理をし、加熱しながらＮ２Ｏプラズマに曝して脱水と膜質改善を行う。
【００９６】
次に、図２４に示すような構造となるまでの工程を説明する。
【００９７】
まず、フォトリソグラフィー法により第３層間絶縁層２１と保護絶縁層２２をパターニングして、メモリセル領域Ａのｐウェル３ａの真ん中にあるコンタクトパッド２０ａの上と、キャパシタＱの下部電極１１ａの上の配線２０ｃと、周辺回路領域Ｂの配線２０ｆの上にホール２２ａ〜２２ｃを形成する。
【００９８】
次に、保護絶縁層２２の上面とホール２２ａ〜２２ｃの内面の上に、ＲＦ前処理エッチングを行った後、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）  よりなるグルー層２３をスパッタ法により形成し、その後、ホール２２ａ〜２２ｃを埋め込むようにブランケットタングステン層２４をＣＶＤ法により例えば８００ｎｍの厚さに形成する。このブランケットタングステン層２４の成長には、ＷＦ６、Ｈ２を含むソースガスを使用する。
【００９９】
次に、図２５に示すように、タングステン層２４をエッチバックしてホール２２ａ〜２２ｃの中にのみ残し、ホール２２ａ〜２２ｃ内のタングステン層２４を二層目のプラグ２５ａ〜２５ｃとして使用する。これにより、保護絶縁層２２の上にはＴｉＮグルー層２３が残った状態となる。
【０１００】
次に、図２６に示すように、ＴｉＮグルー層２３、プラグ２５ａ〜２５ｃの上に３層構造の導電層２６をスパッタ法により形成する。その導電層２６は、下から順に、膜厚５００ｎｍの銅含有（０．５％）アルミニウム層、膜厚５ｎｍのチタン層、膜厚１００ｎｍの窒化チタン層である。
【０１０１】
そして、導電層２６をフォトリソグラフィー法により図２７に示すようにパターニングして、二層目のコンタクトパッド、二層目のアルミニウム配線を形成する。例えば、メモリセル領域Ａにおいて、ｐウェル３ａの中央の不純物拡散層６ａの上方にはプラグ１８ａ，２５ａ、コンタクトパッド２０ａを介して接続されるビット線２６ａが形成され、また、キャパシタＱの下部電極１１ａの上方には、プラグ１８ｃ，２５ｂ、コンタクトパッド２０ｃを介して接続される二層目の配線２６ｂが形成され、さらに周辺回路領域Ｂの一層目のアルミニウム配線２０ｆの上にはプラグ２５ｃを介して接続される二層目のアルミニウム配線２６ｃが形成されている。この状態の平面図を示すと、図３０のようになる。
【０１０２】
次に、図２３〜図２７に示したような工程を繰り返して、図２８に示すような構造を形成する。その工程は次のようになる。
【０１０３】
まず、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ２層を第４層間絶縁層２７として２３００ｎｍの厚さに形成し、この層間絶縁層２７により下側の保護絶縁層２２、配線２６ａ〜２６ｃを覆う。続いて、第４層間絶縁層２７の表面をＣＭＰ法により平坦化する。この後に、真空チャンバ中で３９０℃の温度で第４層間絶縁層２７を加熱して水を外部に放出させる。このような脱水処理の後に、第４層間絶縁層２７をＮ２Ｏプラズマに曝して膜質を改善する。
【０１０４】
続いて、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ２よりなる上側の保護絶縁層２８を第４層間絶縁層２７の上に１００ｎｍ以上の厚さに形成する。この後に、真空チャンバ中で３９０℃の温度で保護絶縁層２８の脱水処理をし、加熱しながらＮ２Ｏプラズマに曝して膜質を改善する。さらに、フォトリソグラフィー法により第４層間絶縁層２７と保護絶縁層２８をパターニングして、キャパシタＱの下部電極１１ａに電気的に接続される二層目のアルミニウム配線２６ｂの上にホール２７ａを形成する。フォトリソグラフィー法にはレジストマスクを用いるがホール２７ａを形成した後に除去される。
【０１０５】
次に、保護絶縁層２８の上面とホール２７ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）よりなるグルー層２９をスパッタ法により形成し、その後、ホール２７ａを埋め込むようにブランケットタングステン膜をＣＶＤ法により８００ｎｍの厚さに形成する。さらにに、ブラケットタングステン膜をエッチバックしてホール２７ａの中にのみ残し、ホール２７ａ内のブラケットタングステン層を三層目のプラグ３０として使用する。
【０１０６】
これにより、保護絶縁層２８の上にはＴｉＮグルー層２９が残った状態となる。
【０１０７】
その後、グルー層２９、プラグ３０の上に２層構造の導電層をスパッタ法により形成する。その導電層は、下から順に、膜厚５００ｎｍの銅含有（０．５％）アルミニウム層、膜厚１００ｎｍの窒化チタン層である。そして、導電層をフォトリソグラフィー法によりパターニングして、三層目のアルミニウム配線３１ａ〜３１ｃを形成する。
【０１０８】
次に、図２９に示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によってＳｉＯ２よりなる保護絶縁層３２を１００ｎｍの厚さに形成する。その後に、真空チャンバ中で３９０℃の温度で保護絶縁層３２を加熱して水を外部に放出させる。このような脱水処理の後に、保護絶縁層３２をＮ２Ｏプラズマに曝して脱水とともに膜質を改善する。
【０１０９】
続いて、保護絶縁層３２上にシリコン窒化層３３をＣＶＤ法により３５０ｎｍの厚さに形成して保護絶縁層３２への水の侵入を阻止する。
【０１１０】
その後に、シリコン窒化層３３の上にポリイミド層を３μｍの厚さに塗布し、これを２３０℃で３０分間のベークを施して、カバー層３４とする。
【０１１１】
ここまでの工程により、ＦｅＲＡＭが完成する。
【０１１２】
以上説明した本実施形態によれば、第１導電層１１上にシリケート層１２ｂを形成し、その上に強誘電体材料層１２ｃを形成して、強誘電体層１２ｃを結晶化してシリケート層１２ｂと一体化した強誘電体層１２ｄを形成する。これにより、第１実施形態と同様に、キャパシタ強誘電体層１２ａの結晶性を劣化させること無しに、リーク電流の低減された強誘電体キャパシタＱを形成することができ、ＦｅＲＡＭの電気的な特性を従来よりも向上させることができる。
【０１１３】
以下に、本発明の特徴を付記する。
【０１１４】
（付記１）  半導体基板と、
前記半導体基板の上方に形成された絶縁層と、
下部電極、キャパシタ強誘電体層、及び上部電極を前記絶縁層上に順に形成してなるキャパシタと、
を備え、
前記キャパシタ強誘電体層に含まれるシリコンの濃度が、該キャパシタ強誘電体層の下面に近づくほど高くなることを特徴とする半導体装置。
【０１１５】
（付記２）  半導体基板の上方に絶縁層を形成する工程と、
前記絶縁層上に第１導電層を形成する工程と、
前記第１導電層上にシリコン含有層を形成する工程と、
前記シリコン含有層上に強誘電体材料層を形成する工程と、
前記強誘電体材料層を結晶化し、前記シリコン含有層と一体化した強誘電体層にする工程と、
前記強誘電体層上に第２導電層を形成する工程と、
前記第１導電層、前記強誘電体層、及び前記第２導電層をパターニングしてキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１１６】
（付記３）  前記シリコン含有層と前記強誘電体材料層とは共に塗布法により形成されることを特徴とする付記２に記載の半導体装置の製造方法。
【０１１７】
（付記４）  前記シリコン含有層は、シリケート用の塗布液を前記第１導電層上に形成し、前記塗布液を加熱して焼結させることにより形成されることを特徴とする付記２又は付記３に記載の半導体装置の製造方法。
【０１１８】
（付記５）  前記シリケート用の塗布液として、ＰｂＳｉＯ溶液又はＺｒＳｉＯ溶液を使用することを特徴とする付記４に記載の半導体装置の製造方法。
【０１１９】
（付記６）  前記シリコン含有層の厚さは１０ｎｍ以下であることを特徴とする付記２乃至付記５のいずれかに記載の半導体装置の製造方法。
【０１２０】
（付記７）  前記強誘電体材料層は、スパッタ法又はＭＯＣＶＤ法のいずれかの方法を一回のみ行うことにより形成されることを特徴とする付記２に記載の半導体装置の製造方法。
【０１２１】
（付記８）  前記強誘電体材料層の結晶化は、該強誘電体材料層を加熱することにより行われることを特徴とする付記２乃至付記７のいずれかに記載の半導体装置の製造方法。
【０１２２】
【発明の効果】
以上説明したように、本発明によれば、シリコン含有層を形成してからその上に強誘電体材料層を形成し、該強誘電体材料層を結晶化してシリコン含有層と一体化した強誘電体層とするので、強誘電体層の結晶性を劣化させること無しに、強誘電体キャパシタのリーク電流を低減することができる。
【０１２３】
また、シリコン含有層と強誘電体材料層とを共に塗布法により形成するので、それらを同一の塗布装置内で形成することができ、成膜時間を短縮することができる。
【０１２４】
しかも、スパッタ法、ＭＯＣＶＤ法等の塗布法以外の方法で強誘電体材料層を一回で形成すると、強誘電体層を二回に分けて成膜する従来礼と比較してプロセスの簡略化を図ることが可能となる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程について示す断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造工程について示す断面図（その２）である。
【図３】図３（ａ）は、シリケート層を形成しない場合における強誘電体キャパシタのＸ線回折強度を示すグラフであり、図３（ｂ）は、シリケート層を形成した場合の強誘電体キャパシタのＸ線回折強度を示すグラフである。
【図４】図４（ａ）は、シリケート層を形成しない強誘電体キャパシタＱの残留分極電荷量（Ｐ）のヒステリシス曲線であり、図４（ｂ）は、シリケート層を形成する強誘電体キャパシタの残留分極電荷量（Ｐ）のヒステリシス曲線である。
【図５】図５は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１）である。
【図６】図６は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その２）である。
【図７】図７は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その３）である。
【図８】図８は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その４）である。
【図９】図９は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その５）である。
【図１０】図１０は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その６）である。
【図１１】図１１は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その７）である。
【図１２】図１２は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その８）である。
【図１３】図１３は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その９）である。
【図１４】図１４は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１０）である。
【図１５】図１５は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１１）である。
【図１６】図１６は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１２）である。
【図１７】図１７は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１３）である。
【図１８】図１８は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１４）である。
【図１９】図１９は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１５）である。
【図２０】図２０は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１６）である。
【図２１】図２１は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１７）である。
【図２２】図２２は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１８）である。
【図２３】図２３は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その１９）である。
【図２４】図２４は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その２０）である。
【図２５】図２５は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その２１）である。
【図２６】図２６は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その２２）である。
【図２７】図２７は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その２３）である。
【図２８】図２８は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その２４）である。
【図２９】図２９は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す断面図（その２５）である。
【図３０】図３０は、本発明の第２の実施の形態に係る半導体装置の製造工程について示す平面図である。
【符号の説明】
１、１０１…シリコン基板（半導体基板）、２…素子分離絶縁層、３ａ、３ｂ…ウェル、４…ゲート絶縁膜、５ａ〜５ｃ…ゲート電極、６ａ，６ｂ…不純物拡散層、７…側壁絶縁層、８ａ，８ｂ…高融点金属シリサイド層、９…カバー層、１０…層間絶縁層、１１…第１導電層、１１ａ、１０３…下部電極、１２ａ…キャパシタ強誘電体層、１２ｂ、１０４…シリケート層、１２ｃ、１０５…強誘電体材料層、１２ｄ、１０６…強誘電体層、１３…第２導電層、１３ａ、１０７…上部電極、１４…エンキャップ層、１５…層間絶縁層、１５ａ〜１５ｆ…コンタクトホール、１６…レジスト、１７…グルー層、１８…タングステン層、１８ａ〜１８ｅ…プラグ、１９…酸化防止層、２０ａ，２０ｃ…コンタクトパッド、２０ｂ，２０ｃ〜２０ｆ…配線、２１…層間絶縁層、２２…保護絶縁層、２３…グルー層、２４…タングステン層、２５ａ〜２５ｃ…プラグ、２６…導電層、２７…層間絶縁層、２８…保護絶縁層、２９…密着層、３０…プラグ、３１ａ〜３１ｆ…配線、３２…保護絶縁層、３３…シリコン窒化層、３４…カバー層、１０２…熱酸化膜、１０８…金属薄板、１０８ａ…窓。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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