(57)【要約】【課題】既存の半導体集積回路のレイアウトから縮小効率のよい新たな半導体集積回路のレイアウトを得ること。【解決手段】第１の配線層に新たな第２の配線層を追加して、既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、第１の配線層の中から、第２の配線層にレイアウト変更する第１の配線を抽出するステップ１と、抽出された第１の配線を第２の配線層内の第２の配線にレイアウト変更するステップ２と、第１の配線が他の配線層の他の配線と接続していたコンタクトを抽出するステップ３と、コンタクトを第２の配線と他の配線と接続するスルホールに変更するステップ４と、第１および第２の変更ステップによって変更された第１の配線層内の配線およびこの配線より下層のレイアウトパターンを再レイアウトするステップ５を含む。【選択図】      図１
2004235333.tif 000002
【特許請求の範囲】
【請求項１】
既存の製造プロセスによってレイアウトされた既存半導体集積回路の第１の配線層に新たな第２の配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、
前記第１の配線層の中から、前記第２の配線層にレイアウト変更する第１の配線を抽出する第１の抽出ステップと、
抽出された前記第１の配線を前記第２の配線層内の第２の配線にレイアウト変更する第１の変更ステップと、
前記第１の配線が前記既存半導体集積回路内で他の配線層の他の配線と接続していたコンタクトまたは第１のスルホールを抽出する第２の抽出ステップと、
前記コンタクトまたは前記第１のスルホールを前記第２の配線と前記他の配線を接続する第２のスルホールに変更する第２の変更ステップと、
前記第１および第２の変更ステップによって変更された前記第１の配線層内の配線およびこの配線より下層のレイアウトパターンを再レイアウトする再レイアウトステップと、
を含むことを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
前記第１の抽出ステップで、前記第１の配線を抽出する際に抽出する配線の条件が設定されることを特徴とする請求項１に記載の半導体集積回路のレイアウト方法。
【請求項３】
前記第１の抽出ステップの前に前記新たな第２の配線層に第３の配線が形成されている場合に、前記第１の変更ステップは、前記第１の配線を前記第３の配線が形成されている前記第２の配線層内の配線にレイアウト変更することを特徴とする請求項１または２に記載の半導体集積回路のレイアウト方法。
【請求項４】
前記第１の抽出ステップは、前記第２の配線層にレイアウト変更する第１の配線層中の配線のうち、前記第３の配線と重なる位置に存在する配線を除外した配線を第１の配線として抽出することを特徴とする請求項３に記載の半導体集積回路のレイアウト方法。
【請求項５】
前記再レイアウトされた半導体集積回路のレイアウトパターンを縮小処理する縮小ステップをさらに含むことを特徴とする請求項１〜４のいずれか１つに記載の半導体集積回路のレイアウト方法。
【請求項６】
既存の製造プロセスによってレイアウトされた既存半導体集積回路の第１の配線層の上側に新たに第２の配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、
前記第１の配線層の中から１以上のブロックから構成される第１の電源配線を抽出する第１のステップと、
前記第２の配線層の前記第１の電源配線のレイアウトデータと重なる部分に第２の電源配線を配置する第２のステップと、
前記第２の電源配線のレイアウトデータをアンダーサイズした領域に配置可能な数のスルホールを、前記第１の電源配線と前記第二の電源配線のレイアウトデータ間に生成する第３のステップと、
を含むことを特徴とする半導体集積回路のレイアウト方法。
【請求項７】
前記第２の配線層に、第３の電源配線が形成されている場合に、
前記第２のステップは、前記第２の配線層の前記第１の電源配線のレイアウトデータと重なる部分のうち、前記第３の電源配線と重なる前記第１の電源配線のブロックを除外して得られる部分を第２の電源配線とすることを特徴とする請求項６に記載の半導体集積回路のレイアウト方法。
【請求項８】
前記第３のステップで生成された電源配線のレイアウトを、縮小処理する第４のステップをさらに含むことを特徴とする請求項６または７に記載の半導体集積回路のレイアウト方法。
【請求項９】
既存の製造プロセスによってレイアウトされた既存半導体集積回路の第１の配線層の上側に、最も上側の配線層を第２の配線層とする１層以上の新たな配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、
前記第１の配線層の中から１以上のブロックから構成される第１の電源配線を抽出する第１のステップと、
前記第２の配線層の前記第１の電源配線のレイアウトデータと重なる部分に第２の電源配線を配置する第２のステップと、
前記第２の配線層を除く新たな配線層に前記第１の電源配線のレイアウトデータと重なる部分に第３の電源配線を配置する第３のステップと、
前記第２の電源配線のレイアウトデータをアンダーサイズした領域に配置可能な数のスルホールを、前記各配線層に配置された電源配線のレイアウトデータ間に生成する第４のステップと、
を含むことを特徴とする半導体集積回路のレイアウト方法。
【請求項１０】
前記第２の配線層に、第４の電源配線が形成されている場合に、
前記第２のステップは、前記第２の配線層の前記第１の電源配線のレイアウトデータと重なる部分のうち、前記第４の電源配線と重なる前記第１の電源配線のブロックを除外して得られる部分を第２の電源配線とすることを特徴とする請求項９に記載の半導体集積回路のレイアウト方法。
【請求項１１】
前記第２の配線層を除く新たな配線層に、第５の電源配線が形成されている場合に、
前記第３のステップは、前記新たな配線層の前記第１の電源配線のレイアウトデータと重なる部分のうち、前記第５の電源配線をオーバーサイズしたレイアウトデータと重なる部分を除外して得られる部分を第３の電源配線とし、
前記第４のステップは、前記第３の電源配線と、前記第５の電源配線が存在する前記配線層の直上または直下の他の配線層中の前記第１、第２または第３の電源配線とが重なる部分に対してアンダーサイズしたスルホールを、前記重なる部分に生成することを特徴とする請求項９または１０に記載の半導体集積回路のレイアウト方法。
【請求項１２】
前記第４のステップで生成された電源配線のレイアウトを、縮小処理する第５のステップをさらに含むことを特徴とする請求項９〜１１のいずれか１つに記載の半導体集積回路のレイアウト方法。
【請求項１３】
請求項１〜１２のいずれか一つに記載された半導体集積回路のレイアウト方法を用いた半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路のレイアウト方法に関するものであり、特に既存のレイアウトパターンをより配線総数の多いレイアウトパターンに変更して縮小する方法およびその方法を用いた半導体集積回路の製造方法に関するものである。
【０００２】
【従来の技術】
近年、高性能な半導体集積回路を実現させるため、既存の製造プロセスから微細プロセスや配線層数をさらに増やす多層配線製造プロセスへの移行が行われる傾向にある。既存の製造プロセスから微細プロセスや多層配線製造プロセスへ移行する場合、チップ内のレイアウトパターンは、既存の製造プロセスに対応するレイアウトパターンから微細プロセスや多層配線製造プロセスに対応するレイアウトパターンへと変更される必要性が生じる。
【０００３】
また、高性能で高信頼度の半導体集積回路を実現させるため、半導体集積回路の製造プロセス技術の高度化が進むにしたがって、１枚あたりのウエハ製造コストが高くなる傾向にある。したがって、１枚あたりのウエハから取れるチップ数を増加させて１チップ当たりの製造コストを低減させることが望まれている。この１枚当たりのウエハから取れるチップ数を増加させる方法としては、チップ面積を小さくレイアウトすることが考えられる。
【０００４】
ところで従来、既存の製造プロセスから微細プロセスや多層配線製造プロセスへ移行する場合、既存のレイアウトパターンから、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）ツールを用いて既存の機能ブロック毎に配線層の読み替えやレイアウトパターンの縮小を行い、新たなレイアウトパターンに変更している。しかし、既存の製造プロセスから多層配線製造プロセスへ移行する場合、機能ブロックごとに配線層の読み替えを行っているため多層配線を有効に活用したレイアウト変更であるとはいえなかった。一方の既存の製造プロセスから微細プロセスへの移行は、既存のレイアウトパターンをそのまま縮小するだけであるため、チップ内のエリアを有効に活用しての移行であるとはいえなかった。
【０００５】
また、微細プロセスを用いることなくチップ面積を小さくする方法として、チップ内のレイアウトを変更する方法が考えられる。たとえば、特許文献１には、既存のレイアウトパターンから第１配線層と第２配線層が交差する交差配線の配線数を減らして、配線領域のサイズを縮小したレイアウトパターンへ変更する配線方法が開示されている。交差配線の配線数を減らすために、まず既存のレイアウトパターンに存在する交差配線を検出し、つぎに検出された交差配線上のビアホール接続位置を変更するため既存の配線をセル内の既存の端子（ビアホール）から同一セル内にある別端子（ビアホール）に接続変更することにより達成している。
【０００６】
この特許文献１に記載の配線方法における既存のレイアウトパターンに存在する交差配線の検出方法としては、まず、ビアホールに接続されている第二配線層を抽出している。次にこの第二配線層の配線が接続されているセルが、１個のセルであるか否かを調べ、１個であればこのセルのチップ内座標を抽出する。次に上述したビアホールに接続する第一配線層を抽出する。この第一配線層がこのビアホールを通過してさらに他の場所へ伸びているか否か（この第一配線層がこのビアホールを始点または終点としているか否か）を調べ、他の場所へ伸びていない場合は、この第一配線層の始点（ビアホール）および終点（ビアホール）のチップ内座標が上述したセルのチップ内座標の幅内にあるか否かを調べる。この第一配線層の始点（ビアホール）および終点（ビアホール）のチップ内座標が上述したこのセルのチップ内座標の幅内にある場合は、これが配線変更可能な交差配線となる。
【０００７】
このように特許文献１に記載の従来技術によれば、既存のレイアウトパターンに存在する交差配線のうち互いに別々のセルに接続している交差配線についても検出が可能であり、交差配線のセル上の配線接続位置を変更して交差配線数を減らすことが可能となる。
【０００８】
【特許文献１】
特開平１１−８３１０号公報（第４，５頁）
【０００９】
【発明が解決しようとする課題】
しかし、上記特許文献１に記載の従来技術では、同一配線層内の交差配線に対してはチップ面積が小さくなるようレイアウト変更することが可能であるが、既存の製造プロセスに対応するレイアウトパターンからさらに配線層数が増えた多層配線製造プロセスに移行する場合のレイアウト変更では、さらに増えた配線層を利用したレイアウト変更ができない。このため、チップ面積を狭小化させるためのレイアウト変更が不十分であり、十分なレイアウト変更を行うためには人手による作業が必要であった。
【００１０】
また、交差配線の検出方法も同一配線層内に存在する交差配線が配線変更可能か否かを検出するためのものであり、他の配線層を利用して配線変更が可能か否かを検出することはできず、人手による作業を必要としていた。
【００１１】
この発明は上記に鑑みてなされたものであって、既存の製造プロセスから多層配線製造プロセスや微細プロセスへ移行する際、人手による作業を省いて既存のレイアウトパターンの一部を他の配線層に変更した後、既存のレイアウトパターンを縮小する半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法にあっては、既存の製造プロセスによってレイアウトされた既存半導体集積回路の第１の配線層に新たな第２の配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、前記第１の配線層の中から、前記第２の配線層にレイアウト変更する第１の配線を抽出する第１の抽出ステップと、抽出された前記第１の配線を前記第２の配線層内の第２の配線にレイアウト変更する第１の変更ステップと、前記第１の配線が前記既存半導体集積回路内で他の配線層の他の配線と接続していたコンタクトまたは第１のスルホールを抽出する第２の抽出ステップと、前記コンタクトまたは前記第１のスルホールを前記第２の配線と前記他の配線を接続する第２のスルホールに変更する第２の変更ステップと、前記第１および第２の変更ステップによって変更された前記第１の配線層内の配線およびこの配線より下層のレイアウトパターンを再レイアウトする再レイアウトステップを含むことを特徴とする。
【００１３】
この発明によれば、既存の製造プロセスによってレイアウトされた既存半導体集積回路上の配線のレイアウトパターンのデータを、新たな配線層のレイアウトパターンのデータに変更したので、レイアウト変更前において必要であったスペースが不要となる。
【００１４】
【発明の実施の形態】
以下、添付図面を参照して、この発明にかかる半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法についての実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。
【００１５】
実施の形態１．
この発明にかかる半導体集積回路のレイアウト方法について、図１のフローチャートを参照しながら説明する。なお、以下の説明では、既存の製造プロセスから配線層数をさらに増やす多層配線製造プロセスへ移行する場合の一例として、既存の製造プロセスは１層のみのメタル配線であり、移行後の多層配線製造プロセスは２層のメタル配線である場合を、図２に示される半導体集積回路の既存レイアウトパターン、および図３に示される半導体集積回路をレイアウト変更し縮小処理を行う前のレイアウトパターンを参照しながら説明する。
【００１６】
この図２に示される半導体集積回路は、トランジスタ等を形成する拡散層領域４０、トランジスタのゲート等として機能する通常のゲート配線１０、通常のゲート配線１０に比べてその幅が広く、トランジスタのゲート配線とならないレイアウト変更の対象となる幅広なゲート配線１１、幅広なゲート配線１１等の上層で配線層のうち最下層に形成される第一メタル配線２０、幅広なゲート配線１１と第一メタル配線２０を電気的に接続するコンタクトで構成されている。なお、既存の製造プロセスが１層で、手作業で第二メタル電源配線が生成されている場合についても基本的には同じ処理手順であるが、手作業で第二メタル電源配線が生成されていない場合と異なる部分が存在する場合については適宜説明する。
【００１７】
まず、既存の半導体集積回路のレイアウトパターンのうち複数のゲート配線の中から第二メタル配線の配線層へ変更させるゲート配線を選択する。この実施の形態１においては変更させるゲート配線として例えば幅広なゲート配線１１を選択する場合について説明する。ここで、変更させるゲート配線の選択方法としてはゲート配線の寸法幅が所定幅より大きいか否かで分類して行う場合をここでは例示するため、最初に第二メタル配線の配線層への変更対象となるゲート配線の最小寸法幅を決める。そして、この最小寸法幅と同じ寸法かこれより大きな寸法のゲート配線のデータを抽出し、これをレイアウト変更が可能なゲート配線１１とする。なお、この抽出において、トランジスタを形成するゲート配線は他の配線層に変更するとトランジスタの特性に影響を及ぼすため、このゲート配線の抽出時またはその前後でトランジスタを形成するゲート配線を抽出するまたは抽出したゲート配線１１のデータから除外しておく必要がある。また、既存の半導体集積回路のレイアウトに手作業で既に第二メタル配線が生成されている場合、この生成された既存の第二メタル配線と一部でも重なる部分を有するゲート配線は、後述するゲート配線の変更作業により第二メタル配線同士のショートを引き起こすため、ゲート配線１１のデータから除外する処理を行う（ステップＳ１０）。
【００１８】
つぎに、既存の第二メタル配線のデータが存在する場合は、この既存の第一メタル配線のデータにステップＳ１０で抽出した変更対象となる幅広なゲート配線１１のデータを加えて、これをレイアウト変更後の第二メタル配線３０とする（ステップＳ２０）。図２の例では、既存の半導体集積回路のレイアウトに手作業で第二メタル配線を追加していない場合であるので、既存の第二メタル配線は存在しないため、ステップＳ１０で抽出した変更対象の幅広なゲート配線１１のデータがそのままレイアウト変更後の第二メタル配線３０となる。
【００１９】
つぎに、半導体集積回路内の全コンタクトの中からステップＳ１０で抽出した幅広なゲート配線１１と接続しているコンタクト５０を抽出する（ステップＳ３０）。
【００２０】
つぎに、手作業で既にスルホールが生成されている場合、既存のスルホールのデータにステップＳ３０で抽出したコンタクト５０のデータを加えて、これをレイアウト変更後のスルホール６０とする（ステップＳ４０）。図２の例では、既存の半導体集積回路のレイアウトに手作業で第二メタル配線を追加していない場合であるので、既存のスルホールは存在しないため、ステップＳ３０で抽出したコンタクト５０のデータがそのままレイアウト変更後のスルホール６０となる。
【００２１】
つぎに、既存の幅広なゲート配線１１は、ステップＳ２０において第二メタル配線３０にレイアウト変更されているので、レイアウト変更によって不要となる幅広なゲート配線１１のデータを既存のレイアウトデータから削除する（ステップＳ５０）。
【００２２】
つぎに、コンタクト５０はステップＳ３０においてスルホール６０に変更されているので、既存の全コンタクトのデータからレイアウト変更によって不要となるコンタクト５０のデータを削除して、これをレイアウト変更後のコンタクトとする（ステップＳ６０）。
【００２３】
このように既存の半導体集積回路のレイアウトデータの一部を抽出、変更、合成および削除することによって、半導体集積回路のレイアウト変更を行うことが可能となる。
【００２４】
最後に、ＣＡＤツールを用いてレイアウト変更の終了したレイアウトデータ中の削減可能なスペースを配線の移動によって再レイアウトし、さらに縮小する縮小処理を行って（ステップＳ７０）、本発明によるレイアウト変更処理が終了する。
【００２５】
上述した処理工程によって図２に示される半導体集積回路をレイアウト変更したものが図３である。この図３に示される半導体集積回路は、トランジスタ等を形成する拡散層領域４０、トランジスタのゲート等として機能する通常のゲート配線１０、ゲート配線１０等の上層で配線層のうち最下層に形成される第一メタル配線２０、配線層のうち第一メタル配線２０よりも１つ上の層に形成される第二メタル配線３０、ゲート配線１０等と第一メタル配線２０を電気的に接続するコンタクトで構成されている。なお、図示していないが、第一メタル配線２０と第二メタル配線３０との間は、電気的に接続するためのスルホールが設けられている。ここで、図２の既存の半導体集積回路のレイアウトパターンから図３のレイアウト変更後のレイアウトパターンへの変更は、幅広なゲート配線１１のデータを第二メタル配線３０のデータに変更し、これに応じてコンタクト５０のデータをスルホール６０のデータに変更することにより行っている。この後、データ変更後のレイアウトデータを縮小処理すれば、より効率の良い縮小処理が可能となる。
【００２６】
図４はこの発明のレイアウト変更方法による半導体集積回路のレイアウトパターンと従来の縮小処理による半導体集積回路のレイアウトパターンとの比較を示す図である。図４（ａ）は既存のレイアウトパターンを示す図であり、図４（ｂ）は既存のレイアウトパターンをレイアウト変更せず、既存のレイアウトデータをそのまま縮小して得たレイアウトパターンを示す図であり、そして図４（ｃ）は既存のレイアウトパターンをレイアウト変更した後、レイアウトデータを縮小して得たレイアウトパターンを示す図である。なお、図４（ｃ）においては、上述した説明のように図４（ａ）における幅広なゲート配線１１を第二メタル配線３０に変更している。
【００２７】
通常、トランジスタのゲートとして用いない幅広なゲート配線は、拡散層領域４０と重ならないよう、拡散層領域４０に対して所定の距離を保って配置される。このため、図４（ｂ）において既存のレイアウトパターンを単に縮小した場合でも、縮小後の幅広なゲート配線と拡散層領域は所定の距離を保つ必要がある。一方、図４（ｃ）においては、幅広なゲート配線１１が第二メタル配線３０に変更された後、拡散層領域４０ａと拡散層領域４０ｂとの距離を縮めて拡散層領域４０ａ中のゲート配線１０と拡散層領域４０ｂ中のゲート配線１０の間の距離を短くするように再レイアウトした後に縮小しているので、レイアウト変更前において必要であった幅広なゲート配線１１と拡散層領域４０の重なりを避けるためのスペースが不要となる。また、第二メタル電源配線３０とゲート配線１１は異なる配線層であり、第二メタル配線３０と拡散層領域４０は所定の距離を保つ必要がないため、第二メタル配線３０のデータと拡散層領域４０のデータが重なっても問題ない。
【００２８】
なお、既存の半導体集積回路の幅広なゲート配線１１が第二メタル配線３０へ変更された後、余分なスペースを削減するための再レイアウトを行ってレイアウトデータの縮小作業を行わない場合であっても、レイアウト変更前において必要であった幅広なゲート配線１１と拡散層領域４０の重なりを避けるためのスペースは、幅広なゲート配線１１が第二メタル電源配線３０に変更されるため不要となることに変わりはない。すなわち、再レイアウトによっても幅広なゲート配線１１と拡散層領域４０の重なりを避けるためのスペースをなくすことができる。
【００２９】
また、この実施の形態１では、幅広なゲート配線１１を第二メタル配線３０に変更する場合について説明したが、変更対象となる配線層はこれらの場合に限られるものではなく、他の配線層を用いてレイアウト変更してもよい。さらに、変更対象となる既存のゲート配線は、幅広なゲート配線に限られず如何なる寸法のゲート配線でも変更可能である。
【００３０】
このように実施の形態１によれば、既存の半導体集積回路上の他の配線や領域と位置関係において制約を受ける配線、例えば図２の幅広なゲート配線１１のレイアウトパターンのデータを、第二メタル配線３０のレイアウトパターンのデータに変更したので、レイアウト変更前において必要であった幅広なゲート配線１１と拡散層領域４０の重なりを避けるためのスペースが不要となる。さらに、レイアウト変更後のデータを縮小して新たな半導体集積回路のレイアウトパターンを得ているので、第二メタル配線３０のレイアウトパターンのデータと拡散層領域４０のレイアウトパターンのデータを新たに重ね合わせることができ、既存の半導体集積回路のレイアウトから縮小効率のよい新たな半導体集積回路のレイアウトを得ることができる。また、このレイアウトに基づいて半導体集積回路装置を通常の方法で製造することによって、チップ面積の小さな半導体集積回路装置が得られる。
【００３１】
実施の形態２．
この発明の実施の形態２にかかる半導体集積回路のレイアウト方法について、図５〜図８を参照しながら説明する。図５は、この発明の実施の形態２にかかる半導体集積回路のレイアウト方法の動作処理を説明するためのフローチャートである。なお、以下の説明では、既存の製造プロセスから配線層数をさらに増やす多層配線製造プロセスへ移行する場合の一例として、既存の製造プロセスは１層のメタル配線に第二層、第三層に手作業によるメタル配線が施されたものであり、移行後の多層配線製造プロセスは３層のメタル配線である場合を、半導体集積回路の電源配線のレイアウト変更の過程を示す図６を参照しながら説明する。図６（ａ）は既存の半導体集積回路中における電源配線のレイアウトパターンを示す図であり、図６（ｂ）はレイアウト変更過程における第三メタル電源配線２３ｂのレイアウトパターンを示す図であり、図６（ｃ）はレイアウト変更過程における第二メタル電源配線２２ｂのレイアウトパターンを示す図であり、図６（ｄ）はレイアウト変更後の第三メタル電源配線２３ｃのレイアウトパターンを示す図であり、図６（ｅ）はレイアウト変更後の第二メタル電源配線２２ｃのレイアウトパターンを示す図である。
【００３２】
まず、既存の半導体集積回路に存在する電源配線のうち第一メタル配線で形成されているもののデータを抽出し、これを第一メタル電源配線２１ａとする（ステップＳ１１０）。
【００３３】
既存の半導体集積回路のレイアウトに手作業で既に第三メタル電源配線２３ａを追加している場合は、ステップＳ１１０で抽出した第一メタル電源配線２１ａのデータのうち、第一メタル電源配線２１ａと第三メタル電源配線２３ａの重なる部分が一部でも存在するデータブロックは第三メタル電源配線同士のショートを引き起こすため除外して、第一メタル電源配線２１ａと第三メタル電源配線２３ａの重なる部分が全く存在しないデータブロックのみを抽出し、これを第三メタル電源配線２３ｂとする（ステップＳ１２０）。この状態を示したのが図６（ｂ）である。
【００３４】
さらに第三メタル電源配線２３ｂのデータから第二メタル電源配線２２ａのデータをオーバーサイズしたデータを除外し、これをレイアウト変更後の第二メタル電源配線２２ｂとする（ステップＳ１３０）。この状態を示したのが図６（ｃ）である。なお、第二メタル電源配線２２ａのオーバーサイズは、２つの第二メタル電源配線２２ａが存在した場合、第二メタル電源配線２２ａ同士が互いに空けておかなければならないデザインルールのスペース寸法値とする。
【００３５】
この後、既存の第三メタル電源配線２３ａのデータと抽出した第三メタル電源配線２３ｂデータを加えて合成し、これをレイアウト変更後の第三メタル電源配線２３ｃとする。この状態を示したのが図６（ｄ）である。さらに、既存の第二メタル電源配線２２ａのデータと抽出した第二メタル電源配線２２ｂのデータを加えて合成し、これをレイアウト変更後の２２ｃとする。この状態を示したのが図６（ｅ）である（ステップＳ１４０）。なお、既存の半導体集積回路のレイアウトに手作業で第二メタル電源配線２２ａおよび第三メタル電源配線２３ａを追加していない場合、レイアウト変更後の第二メタル電源配線２２ｂとレイアウト変更後の第三メタル電源配線２３ｂがそのまま第二メタル電源配線２２ｃと第三メタル電源配線２３ｃとなる。また、図示していないが第一メタル電源配線２１ａがそのままレイアウト変更後の第一メタル電源配線２１ｂとなる。
【００３６】
つぎに、ステップＳ１３０で生成した第二メタル電源配線２２ｃをアンダーサイズした領域で、第二メタル電源配線２２ｃの直下に第二メタル電源配線２２ｃとは別個に配置可能な数の新たな第一スルホール６１を生成する。ただし、既存の第二メタル電源配線２２ａの直下には既に適当な第一スルホールが生成されているため、第一スルホール６１を生成する場所として既存の第二メタル電源配線２２ａの直下は除外しておく。さらにステップＳ１３０で生成した第二メタル電源配線２２ｃをアンダーサイズした領域で、第二メタル電源配線２２ｃの直上に第二メタル電源配線２２ｃとは別個に配置可能な数の新たな第二スルホール６２を生成する。なお、ここでのアンダーサイズは第二メタル配線および第三メタル配線と第一スルホールおよび第二スルホールが互いに空けておかなければならないデザインルールのスペース寸法値とする。このように第一スルホール６１と第二スルホール６２を生成することにより、第一メタル電源配線２１ｂ、第二メタル電源配線２２ｃ、第三メタル電源配線２３ｃの全てが電気的に接続されることとなる（ステップＳ１５０）。
【００３７】
最後に、レイアウト変更の終了したレイアウトパターンデータに対して、ＣＡＤツールを用いて縮小処理を行って（ステップＳ１６０）、本発明によるレイアウト変更処理が終了する。
【００３８】
一般にメタル電源配線は、通常の回路内で用いられるメタル配線よりも高電圧を供給する必要があるため、デザインルール寸法が太く設定されている。しかし、この実施の形態２においては第一メタル電源配線２１ｂ、第二メタル電源配線２２ｃ、第三メタル電源配線２３ｃの全てが電気的に接続されるため、第一メタル電源配線２１ｂと第二メタル電源配線２２ｃは、通常のメタル配線と同じデザインルール寸法でデザインしてもよく、通常の電源配線が守らなければならないデザインルールより、細くなるよう縮小することも可能となる。
【００３９】
図７は、半導体集積回路のこの発明の実施の形態２によるレイアウト変更前後の電源配線のレイアウトパターンを示している。図７（ａ）は、半導体集積回路中の第一メタル配線による電源配線の既存のレイアウトパターン、すなわち変更前のレイアウトパターンを示す図であり、図７（ｂ）は図７（ａ）の第一メタル配線による電源配線のレイアウト変更後であって、ステップＳ１６０で説明したレイアウト全体の縮小処理前のレイアウトパターンを示す図である。また、図７（ｂ）に示される半導体集積回路は、第一メタル電源配線２１ｃ、第二メタル電源配線２２ｃ、第三メタル電源配線２３ｃ、第一スルホール６１、第二スルホール６２で構成されている。第一メタル電源配線２１ｃと第二メタル電源配線２２ｃは全く同一のデータであり、第三メタル電源配線２３ｃは第一メタル電源配線２１ｃのデータをオーバーサイズしたデータであり、第一メタル電源配線２１ｃのデータに重なるよう配置されている。第一スルホール６１と第二スルホール６２は第二メタル電源配線２２ｃのデータをアンダーサイズしたデータであり、第二メタル電源配線２２ｃのデータに重なるよう配置されている。
【００４０】
このように、図７（ａ）で示す半導体集積回路中の第一メタル電源配線２１ａの既存のレイアウトパターンを図７（ｂ）で示す第一メタル電源配線２１ｂ、第二メタル電源配線２２ｃおよび第三メタル電源配線２３ｃへレイアウト変更した後、レイアウト変更後のレイアウトデータを縮小処理すれば、効率の良い縮小処理が可能となる。
【００４１】
図８はこの発明のレイアウト変更方法による半導体集積回路のレイアウトパターンと従来の縮小処理により半導体集積回路のレイアウトパターンとの比較を示した図である。図８（ａ）は既存のレイアウトパターンを示す図であり、図８（ｂ）は既存のレイアウトパターンをレイアウト変更せず、既存のレイアウトデータをそのまま縮小して得たレイアウトパターンを示す図であり、そして図８（ｃ）は既存のレイアウトパターンをレイアウト変更した後、レイアウトデータを縮小して得たレイアウトパターンを示す図である。
【００４２】
通常、電源配線は高電圧を供給する必要があるため、他の配線に比べて幅広なレイアウトパターンにする必要がある。このため、図８（ｂ）に示されるように既存のレイアウトパターンをそのまま縮小しても、その電源配線は他の配線に比べて幅広なままの状態にしなければならなかった。一方、図８（ｃ）に示されるようにこの発明によるレイアウト変更方法においては、幅広な第一メタル電源配線２１ｂが細くなるようレイアウト変更した後、レイアウトデータを縮小しているので、幅広なままの状態の電源配線となることを防ぎ、これによってレイアウトパターンが大きくなることはない。なお、第一メタル電源配線２１ａや第二メタル電源配線２１ｂに囲まれた部分は実際の素子が形成される部分となるが、図８（ｃ）で示すようにこの実施の形態２のようなレイアウト変更および縮小処理を行っても、図８（ｃ）は図８（ｂ）の素子形成部分と同様の面積を得ることが可能となる。
【００４３】
なお、この実施の形態２では、第一メタル電源配線２１ａを第二メタル電源配線２２ｃ、第三メタル電源配線２３ｃに変更する場合について説明したが、変更対象となる配線層はこれらに限られるものではない。例えば、既存の製造プロセスが１層のメタル配線であり、移行後の多層配線製造プロセスは４層以上のメタル配線である場合、移行後の多層配線のうち最上層部に形成されるメタル電源配線をこの実施の形態２における第三メタル電源配線と同様に処理し、第一メタル電源配線と移行後の多層配線のうち最上層部に形成されるメタル電源配線以外の電源配線をこの実施の形態２における第二メタル電源配線と同様に処理すればよい。また、既存の製造プロセスが１層のメタル配線であり、移行後の多層配線製造プロセスは２層のメタル配線である場合、この移行後の第二メタル電源配線をこの実施の形態２における第三メタル電源配線と同様に処理すればよい。さらに、既存の製造プロセスが２層以上のメタル配線である場合、この既存の製造プロセスの配線層のうち最上層部に形成されるメタル電源配線をこの実施の形態２における第一メタル電源配線と同様に処理すればよい。
【００４４】
このように実施の形態２によれば、既存の半導体集積回路上の第一メタル電源配線２１ａ上に第二メタル電源配線２２ｃ、第三メタル電源配線２３ｃを設けて、さらに第一メタル電源配線２１ｂと第二メタル電源配線２２ｃを縮小するようレイアウト変更したので、第一メタル電源配線２１ｂや第二メタル電源配線２２ｃに囲まれた部分である実際の素子が形成される部分の空間スペースを狭めることなくチップ面積の小さな半導体集積回路のレイアウトを得ることができる。また、このレイアウトに基づいて半導体集積回路装置を通常の方法で製造することによって、チップ面積の小さな半導体集積回路装置が得られる。
【００４５】
なお、上述した実施の形態１および２に示した方法を、これらの方法の処理手順が格納されたプログラムとして構成し、これらのプログラムを、パーソナルコンピュータやワークステーションなどのコンピュータで実行することによって実現することができる。
【００４６】
【発明の効果】
以上説明したとおり、この発明によれば、既存の製造プロセスによってレイアウトされた既存の半導体集積回路を新たな配線層を追加してレイアウト変更しているので、新たに追加した配線層のレイアウトパターンのデータと既存の製造プロセスによってレイアウトされたレイアウトパターンのデータを新たに重ね合わせることができ、既存の半導体集積回路のレイアウトから縮小効率のよい新たな半導体集積回路のレイアウトを得ることができる。これにより、チップ面積の小さな半導体チップが得られるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるレイアウト方法を説明するフローチャートである。
【図２】この発明の実施の形態１にかかる半導体集積回路の既存のレイアウトパターンを示す図である。
【図３】この発明の実施の形態１にかかる半導体集積回路のレイアウト変更後のレイアウトパターンを示す図である。
【図４】この発明の実施の形態１にかかる半導体集積回路のレイアウトパターンを示す図である。
【図５】この発明の実施の形態２にかかるレイアウト方法を説明するフローチャートである。
【図６】この発明の実施の形態２にかかる半導体集積回路のレイアウトパターンを示す図である。
【図７】この発明の実施の形態２にかかる半導体集積回路のレイアウトパターンの変更過程を示す図である。
【図８】この発明の実施の形態２にかかる半導体集積回路のレイアウトパターンを示す図である。
【符号の説明】
１０  ゲート配線、１１  幅広なゲート配線、２０  第一メタル配線、２１ａ，２１ｂ  第一メタル電源配線、２２ａ，２２ｂ，２２ｃ  第二メタル電源配線、２３ａ，２３ｂ，２３ｃ  第三メタル電源配線、３０  第二メタル配線、４０ａ，４０ｂ  拡散層領域、５０  コンタクト、６０  スルホール、６１  第一スルホール、６２  第二スルホール。
【図１】
2004235333.tif 000003
【図２】
2004235333.tif 000004
【図３】
2004235333.tif 000005
【図４】
2004235333.tif 000006
【図５】
2004235333.tif 000007
【図６】
2004235333.tif 000008
【図７】
2004235333.tif 000009
【図８】
2004235333.tif 000010