(57)【要約】【課題】クロスバＬＳＩの調整動作を複数個所を同時に行うことで性能の低下を最小限に留めるクロスバＬＳＩ，そのリンク調整方法およびクロスバネットワークを提供する。【解決手段】タイマーカウンタ６０１の値が所定の値になったことを調整タイミング検出回路６０３が検出した場合あるいは隣接クロスバＬＳＩから調整信号を受信したことをアジャスト検出回路６０４が検出した場合に、リンク調整指示信号を出力する。各ポートの調整回路６０８〜６１１はリンク調整指示信号を受けて、調整パターン（調整信号）を生成して各ポートの出力部７〜１０に送出する。各ポートの出力部７〜１０は中継処理部５からのトランザクションに優先して調整信号を隣接クロスバＬＳＩに送信する。【選択図】　　　図１
2004110507.tif 000002
【特許請求の範囲】
【請求項１】
トランザクション或いは調整信号を受信して中継処理部とリンク調整部とに送出し調整信号を受信した場合には自ポート入力部のリンク調整を行う複数のポート入力部と、
トランザクションが入力された場合には中継処理を行って対応するポート出力部に送出し調整信号が入力された場合には破棄する中継処理部と、
所定の調整タイミング毎に或いは前記ポート入力部から調整信号が入力されたときに調整信号を生成して各ポートの出力部に送出するリンク調整部と、
前記中継処理部からのトランザクションと前記リンク調整部からの調整信号とを入力し前記調整信号を前記トランザクションに優先して送信する複数のポート出力部と、
を備えることを特徴とするクロスバＬＳＩ。
【請求項２】
前記トランザクションと前記調整信号は１本のラインを共用して前記ポート入力部で受信し、前記トランザクションと前記調整信号は１本のラインを共用して前記ポート出力部から送信することを特徴とする請求項１記載のクロスバＬＳＩ。
【請求項３】
前記トランザクションと前記調整信号はラインを別々に分けて前記ポート入力部で受信し、前記トランザクションと前記調整信号はラインを別々に分けて前記ポート出力部から送信することを特徴とする請求項１記載のクロスバＬＳＩ。
【請求項４】
クロスバネットワークを構成するクロスバＬＳＩのリンク調整方法であって、
ポート入力部は調整信号を受信するとリンク調整を行うと共に受信した調整信号をアジャスト検出回路に送出し、
アジャスト検出回路が調整信号を検出した場合あるいは調整タイミング検出回路がタイマーカウンタの値が所定の値になったことを検出した場合にリンク調整指示信号を出力し、
ポート調整回路は前記リンク調整指示信号を受けて調整信号を生成してポート出力部に送出し、
ポート出力部は前記ポート調整回路が生成した調整信号を送信する、
ことを特徴とするクロスバＬＳＩのリンク調整方法。
【請求項５】
前記リンク調整指示信号は、前記ポート調整回路が調整信号を生成してポート出力部が送信し、隣接クロスバＬＳＩがその調整信号を検出して調整動作を開始して調整信号を生成し再び前記アジャスト検出回路がその調整信号を検出するまでの時間アジャスト抑止回路の出力で抑止されることを特徴とする請求項４記載のクロスバＬＳＩのリンク調整方法。
【請求項６】
データを中継転送するクロスバＬＳＩを複数接続して構成するクロスバネットワークであって、
ポート入力部が調整信号を受信するとリンク調整を行うと共に受信した調整信号をアジャスト検出回路に送出しアジャスト検出回路が調整信号を検出した場合あるいは調整タイミング検出回路がタイマーカウンタの値が所定値になったことを検出した場合にポート調整回路が調整信号を生成してポート出力部から送信するクロスバＬＳＩを相互に接続して成ることを特徴とするクロスバネットワーク。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロスバＬＳＩ（大規模集積回路），そのリンク調整方法およびクロスバネットワークに関し、特に隣接クロスバＬＳＩの調整を感知してネットワーク全体の調整期間を集中させるクロスバＬＳＩ，そのリンク調整方法およびクロスバネットワークに関する。
【０００２】
【従来の技術】
多くのプロセッサを接続する為には、大きなクロスバを構成する必要があるが、大きなクロスバを構築するには、小さなクロスバＬＳＩを相互接続して作ることが原価や構成バリエーションを考慮すると一般的である。
【０００３】
大規模クロスバ（クロスバネットワーク）では、相互接続されるクロスバＬＳＩが多くなり、実装上同一ＣＬＫソースにすることが困難であり、各ＬＳＩは非同期クロックで動作させている。
【０００４】
更に、クロスバＬＳＩ間は、シリアルの高周波Ｉ／Ｆ（インターフェース）にすることでスループットを向上させているが、このインターフェースは、温度変化やスキュー（ｓｋｅｗ）を考慮して定期的に調整動作を必要としている。更に、非同期間のインターフェースにおいて、この調整周期は同期インターフェースの場合と比較して大幅に短くなる。
【０００５】
図４は、クロスバネットワークの構成例である。図４を参照すると、Ｘ１〜Ｘ８がクロスバＬＳＩ、Ａ〜Ｈがプロセッサである。各クロスバＬＳＩは定期的に調整が必要なリンクで接続されている。
【０００６】
プロセッサＡからプロセッサＨにトランザクションを送る時に、Ａ→Ｘ１→Ｘ２→Ｘ３→Ｘ４→Ｘ８→Ｈというルートを使うとすると、ＡからＨ間でリンクを６回通過することになる。
【０００７】
リンク部は５０００Ｔ毎に調整が必要とし、その調整期間に５０Ｔかかるとすると、プロセッサＡからプロセッサＨにトランザクションを送出する場合の調整動作による損失は、５０Ｔ×６リンク／５０００Ｔであり、６％の損失になる。調整サイクル＝Ｃ、調整時間＝ｔ、通過するクロスバＬＳＩ数＝ｎとし、上記を一般的に表すと、損出＝ｔ×（ｎ＋１）／Ｃ×１００［％］になる。式から明らかであるが、ｎが大きいほど損失は大きくなる。また、調整サイクルＣは非同期Ｉ／Ｆの場合、同期と比較して大幅に短くなる。これらは安価なＬＳＩを多数接続してクロスバを構成する場合、性能的なデメリットになる。
【０００８】
図５は、従来のクロスバＬＳＩの構成を示す図である。従来のクロスバＬＳＩは概略以下のように動作する。
【０００９】
通常、ポート０入力部１１〜ポート３入力部１４からトランザクションを受信して中継処理部１５で中継処理を行い、ポート０出力部１７〜ポート３出力部２０からトランザクションの送信を行っている。リンク調整部１６のタイマーカウンタ１６１は、ＣＬＫ（クロック）毎に＋１回路１６２によりカウントアップしている。
【００１０】
調整タイミング検出回路１６３は、タイマーカウンタ１６１の値が所定の値になったら調整指示を各ポートの調整回路（ポート０調整回路１６４〜ポート３調整回路１６７）に出力し、各ポートの調整回路は調整パターンを生成してポート出力部に対して出力し、ポート出力部に対して調整パターンを送信するように指示する。各ポートの出力部（ポート０出力部１７〜ポート３出力部２０）は次段のクロスバＬＳＩのポート入力部に調整パターンを送信し、次段のクロスバＬＳＩのポート入力部は調整パターンを受信してポート入力部のリンク調整（ｄｅｌａｙ　ｌｉｎｅの調整および緩衝バッファの調整）を行う（図６参照。なお、図６では説明を簡略にするためポートは２個のみ図示している）。
【００１１】
ポート０調整回路１６４〜ポート３調整回路１６７が動作すると共に、タイマーカウンタ１６１はリセットされ再びカウントアップを行う。この動作により、クロスバＬＳＩは定期的に次段のクロスバＬＳＩに調整パターンを送信する。
【００１２】
図７は従来の調整時間の例を示す図である。図７を参照すると、上記で説明したＡ→Ｘ１→Ｘ２→Ｘ３→Ｘ４→Ｘ８→Ｈというルートを使う場合の調整時間がタイムチャートで示されている。各クロスバＬＳＩが独自に調整を行っているたま、各クロスバＬＳＩの調整期間がバラバラになり、調整に要する時間が長くなっている。
【００１３】
また、従来のリンク調整方法として、プロセッサ間データ通信においてトランスミッタとレシーバの間で定期的に再調整を行うことが、非特許文献１に記載されている。
【００１４】
また、従来のリンク調整方法として、ネットワークを構成するルータ間でリンクを同調させることが、特許文献１に記載されている。
【００１５】
【特許文献１】
特開２０００−２３６３２３号公報（第４−７頁、図１）
【非特許文献１】
棚橋俊夫、外１０名、”Ａ　２Ｇｂ／ｓ　２１ＣＨ　Ｌｏｗ−Ｌａｔｅｎｃｙ　Ｔｒａｎｓｃｅｉｖｅｒ　Ｃｉｒｃｕｉｔ　ｆｏｒ　Ｉｎｔｅｒ−Ｐｒｏｃｅｓｓｏｒ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ”、ＩＳＳＣ２００１（Ｆｅｂｒｕａｒｙ　４−８，２００１）　Ｓｅｓｓｉｏｎ４（Ｈｉｇｈ−Ｓｐｅｅｄ　Ｄｉｇｉｔａｌ　Ｉｎｔｅｒｆａｃｅｓ）　４．２
【００１６】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術では、各クロスバＬＳＩが独自に調整を行っているため、合計した調整時間が大きくなり、ネットワークの性能低下を起こすという問題点がある。
【００１７】
本発明の目的は、上記の問題点を解決し、クロスバＬＳＩ間の調整動作を短時間で複数個所を同時に行うことで性能の低下を最小限に留めるクロスバＬＳＩ，そのリンク調整方法およびクロスバネットワークを提供することにある。
【００１８】
【課題を解決するための手段】
本願第１の発明のクロスバＬＳＩは、トランザクション或いは調整信号を受信して中継処理部とリンク調整部とに送出し調整信号を受信した場合には自ポート入力部のリンク調整を行う複数のポート入力部と、　トランザクションが入力された場合には中継処理を行って対応するポート出力部に送出し調整信号が入力された場合には破棄する中継処理部と、　所定の調整タイミング毎に或いは前記ポート入力部から調整信号が入力されたときに調整信号を生成して各ポートの出力部に送出するリンク調整部と、　前記中継処理部からのトランザクションと前記リンク調整部からの調整信号とを入力し前記調整信号を前記トランザクションに優先して送信する複数のポート出力部と、を備える。
【００１９】
本願第２の発明のクロスバＬＳＩは、第１の発明において前記トランザクションと前記調整信号は１本のラインを共用して前記ポート入力部で受信し、前記トランザクションと前記調整信号は１本のラインを共用して前記ポート出力部から送信することを特徴とする。
【００２０】
本願第３の発明のクロスバＬＳＩは、第１の発明において前記トランザクションと前記調整信号はラインを別々に分けて前記ポート入力部で受信し、前記トランザクションと前記調整信号はラインを別々に分けて前記ポート出力部から送信することを特徴とする。
【００２１】
本願第４の発明のクロスバＬＳＩのリンク調整方法は、クロスバネットワークを構成するクロスバＬＳＩのリンク調整方法であって、ポート入力部は調整信号を受信するとリンク調整を行うと共に受信した調整信号をアジャスト検出回路に送出し、アジャスト検出回路が調整信号を検出した場合あるいは調整タイミング検出回路がタイマーカウンタの値が所定の値になったことを検出した場合にリンク調整指示信号を出力し、ポート調整回路は前記リンク調整指示信号を受けて調整信号を生成してポート出力部に送出し、ポート出力部は前記ポート調整回路が生成した調整信号を送信する、ことを特徴とする。
【００２２】
本願第５の発明のクロスバＬＳＩのリンク調整方法は、第４の発明において前記リンク調整指示信号は、前記ポート調整回路が調整信号を生成してポート出力部が送信し、隣接クロスバＬＳＩがその調整信号を検出して調整動作を開始して調整信号を生成し再び前記アジャスト検出回路がその調整信号を検出するまでの時間アジャスト抑止回路の出力で抑止されることを特徴とする。
【００２３】
本願第６の発明のクロスバネットワークは、データを中継転送するクロスバＬＳＩを複数接続して構成するクロスバネットワークであって、ポート入力部が調整信号を受信するとリンク調整を行うと共に受信した調整信号をアジャスト検出回路に送出しアジャスト検出回路が調整信号を検出した場合あるいは調整タイミング検出回路がタイマーカウンタの値が所定値になったことを検出した場合にポート調整回路が調整信号を生成してポート出力部から送信するクロスバＬＳＩを相互に接続して成ることを特徴とする。
【００２４】
【発明の実施の形態】
複数のクロスバＬＳＩで構成するネットワークで、該クロスバＬＳＩ間に定期的に調整（アジャスト）が必要なインターフェースを使用しているネットワークシステムにおけるものであり、該クロスバＬＳＩのうち１つが、調整シーケンスに入ると、他のクロスバＬＳＩもそれを感知して調整シーケンスに入り、ネットワーク全体の調整期間を集中させることで、インターフェースの調整による性能低下を軽減することを特徴とする。
【００２５】
本発明の実施の形態について、図面を用いて詳細に説明する。
図１は、本発明の実施の形態の構成を示す図である。
【００２６】
図１を参照すると、本発明の実施の形態のクロスバＬＳＩは、ポート０入力部１と、ポート１入力部２と、ポート２入力部３と、ポート３入力部４と、中継処理部５と、リンク調整部６と、ポート０出力部７と、ポート１出力部８と、ポート２出力部９と、ポート３出力部１０と、を備えている。本例では４個のポートを備えているが、ポートの数は４個に限定されるものではない。
【００２７】
ポート０入力部１は、プロセッサ若しくは他のクロスバＬＳＩから送信されたデータを受信し、受信バッファ１０１を経由して中継処理部５とリンク調整部６のアジャスト検出回路６０４に送出する。データには、プロセッサ若しくは他の（前段の）クロスバＬＳＩから送信されたトランザクションと他の（前段の）クロスバＬＳＩから送信された調整信号との２種類があり、トランザクションと調整信号は共用の１本のラインで送受信される。データが調整信号の場合には、リンク調整（ＣＬＫ位相調整用のｄｅｌａｙ　ｌｉｎｅの調整および緩衝バッファの調整）を行う。
【００２８】
ポート１入力部２とポート２入力部３とポート３入力部４とは、ポート０入力部１と同様である。
【００２９】
中継処理部５は、データ判定手段と中継処理手段と破棄手段とを有する。ポート０入力部１〜ポート３入力部４からのデータをデータ判定手段で判定し、データがトランザクションの場合には、中継処理手段でトランザクションの中継処理を行って対応するポートの出力部（ポート０出力部７〜ポート３出力部１０）のセレクタにトランザクションを送出する。ポート０入力部１〜ポート３入力部４からのデータが調整信号の場合には、破棄手段で調整信号を破棄する。
【００３０】
リンク調整部６は、調整要求により調整パターン（調整信号）を生成して各ポートの出力部（ポート０出力部７〜ポート３出力部１０）のセレクタに送出する。リンク調整部６は、タイマーカウンタ６０１と、＋１回路６０２と、調整タイミング検出回路６０３と、アジャスト検出回路６０４と、アジャスト抑止回路６０５と、ＯＲ回路６０６と、回路６０７と、ポート０調整回路６０８と、ポート１調整回路６０９と、ポート２調整回路６１０と、ポート３調整回路６１１と、を有する。
【００３１】
タイマーカウンタ６０１は、クロック毎に＋１回路６０２で＋１カウントされ、回路６０７からリンク調整指示信号が出力されるとリセットされる。
【００３２】
調整タイミング検出回路６０３は、タイマーカウンタ６０１の値をチェックし、調整に必要なタイミングを検出すると（タイマーカウンタ６０１の値が所定の値になると）、調整要求をＯＲ回路６０６に出力する。
【００３３】
アジャスト検出回路６０４は、隣接接続されているクロスバＬＳＩがリンク調整を開始したことを検知して自クロスバＬＳＩの調整を指示する。すなわち、ポート０入力部１〜ポート３入力部４からのデータのいずれかが調整信号の場合には、隣接したクロスバＬＳＩが調整動作を開始したと認識し、調整要求をＯＲ回路６０６に出力する。ポート０入力部１〜ポート３入力部４からのデータの全てが調整信号でない場合には、調整要求を出力しない。
【００３４】
調整タイミング検出回路６０３とアジャスト検出回路６０４の出力はＯＲ回路６０６でＯＲされた後、リンク調整指示信号として出力される。リンク調整指示信号は回路６０７でアジャスト抑止回路６０５の出力で抑止される。
【００３５】
ポート０調整回路６０８は、リンク調整指示信号がオンの場合に、調整パターン（調整信号）を生成してポート０出力部７のセレクタ７０１に出力する。調整信号は、トランザクションとは明確に区別できる特定パターンの信号である。
【００３６】
ポート１調整回路６０９とポート２調整回路６１０とポート３調整回路６１１とは、ポート０調整回路６０８と同様である。
【００３７】
ポート０出力部７は、セレクタ７０１を有し、セレクタ７０１が出力するデータ（トランザクション或いは調整信号）を他の（次段の）クロスバＬＳＩに送信する。セレクタ７０１は、中継処理部５からのトランザクションとリンク調整部６からの調整信号とを入力し、リンク調整部６からの調整信号を中継処理部５からのトランザクションに優先して出力する。すなわち、リンク調整部６からの調整信号が入力されない場合には中継処理部５からのトランザクションを出力し、リンク調整部６からの調整信号が入力された場合にはトランザクションの出力を一時中断してリンク調整部６からの調整信号を出力する。
【００３８】
ポート１出力部８とポート２出力部９とポート３出力部１０とは、ポート０出力部７と同様である。
【００３９】
なお、リンク調整指示信号がオンになるとトランザクションの中継転送（ポート入力部によるトランザクションの受信，中継処理部５における処理およびポート出力部によるトランザクションの送信）は一時中断し、アジャスト抑止回路が抑止を解除した時にトランザクションの中継転送が再開する。
【００４０】
本発明の実施の形態の動作について、図１を参照して詳細に説明する。
【００４１】
先ず、通常時（リンク調整動作以外のとき）におけるクロスバＬＳＩの動作の概略を説明する。リンク調整動作（単に、調整動作とも言う）とは、調整信号を受信したことによるポート入力部のリンク調整ならびにリンク調整指示信号が出力されたことによるポート調整回路の調整パターン（調整信号）生成とポート出力部からの送信を言う。
【００４２】
ポート０入力部１〜ポート３入力部４は前段のクロスバＬＳＩのポート出力部からトランザクションを受信し、中継処理部５で中継処理を行い、ポート０出力部７〜ポート３出力部１０から次段のクロスバＬＳＩのポート入力部に送信を行っている。この間、リンク調整部６のタイマーカウンタ６０１は、ＣＬＫ毎にカウントアップしている。
【００４３】
次に、リンク調整部６の動作を詳細に説明する。
【００４４】
調整タイミング検出回路６０３は、タイマーカウンタ６０１の値が所定の値になると調整要求を出力する。アジャスト検出回路６０４やアジャスト抑止回路６０５が動作していない場合、調整タイミング検出回路６０３からの調整要求はＬＩＮＫ調整指示信号となり各ポートの調整回路（ポート０調整回路６０８〜ポート３調整回路６１１）に出力され、各ポートの調整回路（ポート０調整回路６０８〜ポート３調整回路６１１）は調整パターン（調整信号）を生成して各ポートの出力部（ポート０出力部７〜ポート３出力部１０）のセレクタに出力する。ポート０調整回路６０８〜ポート３調整回路６１１が動作すると共に、タイマーカウンタ６０１はリセットされ再びカウントアップを行う。この動作により、クロスバＬＳＩのリンク調整部６は定期的に調整パターン（調整信号）を生成して出力する。
【００４５】
一方、アジャスト検出回路６０４は、隣接クロスバＬＳＩがリンクの調整をおこなっていることを検出すると（ポート入力部から入力されたデータが調整信号であることを検出すると）、調整要求を出力する。この調整要求は調整タイミング検出回路６０３からの調整要求とＯＲ回路６０６でＯＲされる。アジャスト抑止回路６０５が働いていない場合、アジャスト検出回路６０４からの調整要求はＬＩＮＫ調整指示信号となり各ポートの調整回路（ポート０調整回路６０８〜ポート３調整回路６１１）に出力される。このため、隣接クロスバＬＳＩが調整動作にはいると、自クロスバＬＳＩもわずかの差で調整動作することができる。
【００４６】
アジャスト抑止回路６０５は、自クロスバＬＳＩがリンク調整動作に入ると暫く調整指示を抑止する。そうすることで、自クロスバＬＳＩが調整動作に入ったことによって、隣接クロスバＬＳＩが調整動作に入り、その影響で再び自クロスバＬＳＩが調整動作を開始するといった調整指示のループを防止している。アジャスト抑止回路６０５が抑止する期間は、自クロスバＬＳＩが調整動作に入り、隣接クロスバＬＳＩがその調整を検出して調整を開始し、自クロスバＬＳＩのアジャスト検出回路がその調整を検出するまでの時間に設定される。アジャスト抑止回路６０５に設定された期間の検出にはタイマーカウンタを利用する。アジャスト抑止回路はタイマーカウンタのリセット値に上記の時間を加えた値になると抑止を解除し、通常動作になる。
【００４７】
更に、図２を用いて説明する。図２はリンク調整動作を説明する図である。図２では説明を簡略するために、クロスバネットワークの一部を図示し、各クロスバＬＳＩは２個のポートのみを図示している。
【００４８】
▲１▼第２クロスバＬＳＩのタイマーカウンタが所定値となり調整要求を行いリンク調整指示を出力したとする。そうすると、第２クロスバＬＳＩの各ポートの調整回路は調整パターン（調整信号）を生成する。
【００４９】
▲２▼第２クロスバＬＳＩの各ポートの出力部から調整パターン（調整信号）を隣接のクロスバＬＳＩに送信する。
【００５０】
▲３▼第１クロスバＬＳＩのポート０入力部と第３クロスバＬＳＩのポート１入力部は調整パターン（調整信号）を受信してリンク調整を行う。
【００５１】
▲４▼第１クロスバＬＳＩと第３クロスバＬＳＩは隣接クロスバＬＳＩ（第２クロスバＬＳＩ）の調整動作を検出してリンク調整指示を出力し、各ポートの調整回路は調整パターンを生成する。
【００５２】
▲５▼第１クロスバＬＳＩと第３クロスバＬＳＩの各ポートの出力部から調整パターン（調整信号）を隣接のクロスバＬＳＩに送信する。
【００５３】
▲６▼第２クロスバＬＳＩのポート１入力部と第２クロスバＬＳＩのポート０入力部と第４クロスバＬＳＩのポート１入力部は調整パターン（調整信号）を受信してリンク調整を行う。
【００５４】
▲７▼第４クロスバＬＳＩは隣接クロスバＬＳＩ（第３クロスバＬＳＩ）の調整動作を検出してリンク調整指示を出力し、各ポートの調整回路は調整パターンを生成する。なお、第２クロスバＬＳＩは隣接クロスバＬＳＩ（第１クロスバＬＳＩと第３クロスバＬＳＩ）の調整信号を検出するが、アジャスト抑止回路が働いていてリンク調整指示を出力しない。
【００５５】
▲８▼第４クロスバＬＳＩの各ポートの出力部から調整パターン（調整信号）を隣接のクロスバＬＳＩに送信する。
【００５６】
▲９▼第３クロスバＬＳＩのポート０入力部は調整パターン（調整信号）を受信してリンク調整を行う。
【００５７】
このように、隣接するクロスバＬＳＩが連鎖的にリンク調整を行う。このため、クロスバネットワークを構成するクロスバＬＳＩのリンク調整期間を集中させることができる。
【００５８】
図３に、本発明を適用した場合の調整時間を示す。図３を参照すると、従来の技術において説明した図６の場合と同一のケースにおける調整時間が示されている。調整タイミングがクロスバＬＳＩに伝搬する時間の差はあるが、ほぼ同時に実行されるため、性能低下を最小限に留めている。
【００５９】
次に、本発明の他の実施の形態について説明する。
【００６０】
上述の実施の形態では、アジャスト検出回路をＬＩＮＫ調整部内に設けているが、他の実施の形態として、各ポートの入力部にそれぞれアジャスト検出回路を設け、各アジャスト検出回路の出力をリンク調整部内のＯＲ回路に入力するようにしてもよい。本形態では、ポート入力部で調整信号を検出するので調整信号が中継処理部に送られず、中継処理部で調整信号を破棄する必要がなく、中継処理部が簡素化できるという効果がある。
【００６１】
また、上述の実施の形態では、自クロスバＬＳＩのポート入力部と他クロスバＬＳＩのポート出力部との間ならびに自クロスバＬＳＩのポート出力部と他クロスバＬＳＩのポート入力部との間は１本のラインで接続し、このライン上をトランザクションと調整信号とが流れていたが、他の実施の形態として、自クロスバＬＳＩのポート入力部と他クロスバＬＳＩのポート出力部との間ならびに自クロスバＬＳＩのポート出力部と他クロスバＬＳＩのポート入力部との間を２本のラインで接続し、１本をトランザクション用ラインとし他を調整信号用ラインとするようにしてもよい。本形態では、トランザクションと調整信号のラインが別々なので、調整信号のパターンに制約を受けないという効果がある。
【００６２】
【発明の効果】
本発明の効果は、複数のクロスバＬＳＩが定期的に調整動作を必要とするリンクで接続された場合に、複数クロスバＬＳＩを渡るトランザクションがリンク調整中によって動作できない期間を減らし調整動作による性能低下を最小限に低減することである。
【００６３】
その理由は、隣接するクロスバＬＳＩのリンク調整動作を検出して自己のリンク調整動作を行い隣接するクロスバＬＳＩに調整信号を送信する手段を設け、従来自立的に行われていたリンクの調整期間を互いに関連づけ、短期間に集中させるようにしたからである。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を示す図
【図２】本発明のリンク調整動作を説明する図
【図３】本発明の調整時間を示す図
【図４】クロスバネットワークの構成例を示す図
【図５】従来のクロスバＬＳＩの構成を示す図
【図６】従来のリンク調整動作を説明する図
【図７】従来の調整時間を示す図
【符号の説明】
１　　ポート０入力部
２　　ポート１入力部
３　　ポート２入力部
４　　ポート３入力部
５　　中継処理部
６　　リンク調整部
７　　ポート０出力部
８　　ポート１出力部
９　　ポート２出力部
１０　　ポート３出力部
１１　　ポート０入力部
１４　　ポート３入力部
１５　　中継処理部
１６　　リンク調整部
１７　　ポート０出力部
２０　　ポート３出力部
１０１　　受信バッファ
１６１　　タイマーカウンタ
１６２　　＋１回路
１６３　　調整タイミング検出回路
１６４　　ポート０調整回路
１６７　　ポート３調整回路
６０１　　タイマーカウンタ
６０２　　＋１回路
６０３　　調整タイミング検出回路
６０４　　アジャスト検出回路
６０５　　アジャスト抑止回路
６０６　　ＯＲ回路
６０７　　回路
６０８　　ポート０調整回路
６０９　　ポート１調整回路
６１０　　ポート２調整回路
６１１　　ポート３調整回路
７０１　　セレクタ
【図１】
2004110507.tif 000003
【図２】
2004110507.tif 000004
【図３】
2004110507.tif 000005
【図４】
2004110507.tif 000006
【図５】
2004110507.tif 000007
【図６】
2004110507.tif 000008
【図７】
2004110507.tif 000009