(57)【要約】【課題】半導体素子の高集積化時、素子分離膜の絶縁特性を確保し且つ不純物拡散層の減少問題を解決することが可能なトレンチ構造の素子分離膜を含む半導体素子及びその製造方法を提供すること。【解決手段】半導体基板と、前記半導体基板上に形成されたゲートと、前記ゲートの両側の前記半導体基板に形成され、ソース及びドレインとして機能する不純物拡散層と、隣接した前記不純物拡散層を電気的に分離させるためにトレンチ構造で形成され、隣接した一つの絶縁膜からなる素子分離膜と、前記素子分離膜の上側部位で前記素子分離膜と前記半導体基板との間に形成されたシリコン成長層とを含むが、前記不純物拡散層が前記シリコン成長層に拡張された構造を持たせるため、前記シリコン成長層に前記不純物拡散層の不純物と同一の不純物がイオン注入される。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲートと、
前記ゲートの両側の前記半導体基板に形成され、ソース及びドレインとして機能する不純物拡散層と、
隣接した前記不純物拡散層を電気的に分離させるためにトレンチ構造で形成され、少なくとも一つの絶縁膜からなる素子分離膜と、
前記素子分離膜の上側部位で前記素子分離膜と前記半導体基板との間に形成されたシリコン成長層とを含み、
前記不純物拡散層が前記シリコン成長層に拡張された構造を持たせるため、前記シリコン成長層に前記不純物拡散層の不純物と同一の不純物がイオン注入されたことを特徴とする半導体素子。
【請求項２】
前記絶縁膜は、
前記素子分離膜の下部幅を維持するために前記素子分離膜の下側に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜とを含むことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記第１絶縁膜及び第２絶縁膜は、ＨＳＱ系列のＳＯＧ酸化膜、ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜及びＰＥＴＥＯＳ酸化膜のいずれか一つで形成されたことを特徴とする請求項２記載の半導体素子。
【請求項４】
前記第２絶縁膜は、前記シリコン成長層の最下部を境界として前記第１絶縁膜から分離されたことを特徴とする請求項２記載の半導体素子。
【請求項５】
前記シリコン成長層は、前記トレンチの両内側の前記半導体基板にＳＥＧ工程によって形成したことを特徴とする請求項１記載の半導体素子。
【請求項６】
前記ＳＥＧ工程は、ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＨＣｌガスを用いて実施するが、前記ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスの流入量は１００ｓｃｃｍ以上、且つ３００ｓｃｃｍ以下とし、前記ＨＣｌガスの流入量は２０ｓｃｃｍ以上、且つ８０ｓｃｃｍ以下とし、蒸着圧力は１０ｔｏｒｒ以上、且つ４０ｔｏｒｒ以下とし、温度は７００℃以上、且つ９００℃以下として実施することを特徴とする請求項５記載の半導体素子。
【請求項７】
前記絶縁膜は、前記トレンチを埋め込むように単一層からなることを特徴とする請求項１記載の半導体素子。
【請求項８】
（ａ）半導体基板にトレンチを形成する段階と、
（ｂ）前記トレンチが所定の深さに埋め込まれるように第１絶縁膜を形成する段階と、
（ｃ）前記トレンチの両内側壁に露出される前記半導体基板にＳＥＧ工程によってシリコン成長層を形成する段階と、
（ｄ）前記トレンチを埋め込むように、前記第１絶縁膜上に第２絶縁膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項９】
前記第１絶縁膜または第２絶縁膜は、
ＨＳＱ系列のＳＯＧ酸化膜、ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜及びＰＥＴＥＯＳ酸化膜のいずれか一つで形成されることを特徴とする請求項８記載の半導体素子の製造方法。
【請求項１０】
前記ＨＳＱ系列のＳＯＧ酸化膜は、コーティングソース液体として流体性酸化膜を使用し、コーティング時の回転力を１５００ｒｐｍ以上、且つ３０００ｒｐｍ以下とするコーティング方式を用いて形成することを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１１】
前記ＨＤＰ酸化膜は、ソースガスとしてＳｉＨ４、Ｏ２及びＡｒ気体を使用し、或いはＳｉＨ４、Ｏ２及びＨｅ気体を使用し、４００℃以上、且つ７００℃以下の温度で実施する蒸着工程を用いて全体構造上に蒸着した後、前記半導体基板が露出されるように行われる平坦化工程と、前記トレンチの両内側壁の一部が露出されるように行われるウェットまたはドライエッチング工程を順次用いて形成することを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１２】
前記ＢＰＳＧ酸化膜は、硼素とリンの濃度比を１２：４〜１３：６とし、４００℃以上、且つ５００℃以下の温度で実施するＣＶＤ工程を用いて蒸着した後、前記半導体基板が露出されるように行われる平坦化工程と、前記トレンチの両内側壁の一部が露出されるように行われるウェットまたはドライエッチング工程を順次用いて形成することを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１３】
前記ＵＳＧ酸化膜は、ＴＥＯＳ及びＯ３気体を用い、４００℃以上、且つ６００℃以下の温度で実施する蒸着工程を用いて蒸着した後、前記半導体基板が露出されるように行われる平坦化工程と、前記トレンチの両内側壁の一部が露出されるように行われるウェットまたはドライエッチング工程を順次用いて形成することを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１４】
前記ＳＥＧ工程は、
ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＨＣｌガスを用いて実施するが、前記ＤＣＳ（ＳｉＨ２Ｃｌ２）ガス流入量は１００ｓｃｃｍ以上、且つ３００ｓｃｃｍ以下とし、前記ＨＣｌガスの流入量は２０ｓｃｃｍ以上、且つ８０ｓｃｃｍ以下とし、蒸着圧力は１０ｔｏｒｒ以上、且つ４０ｔｏｒｒ以下とし、温度は７００℃以上、且つ９００℃以下として実施することを特徴とする請求項８記載の半導体素子の製造方法。
【請求項１５】
（ａ）半導体基板にパッド窒化膜を形成する段階と、
（ｂ）前記パッド窒化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
（ｃ）全体構造上に前記トレンチを埋め込むように絶縁膜を蒸着する段階と、
（ｄ）前記パッド窒化膜が露出されるように前記絶縁膜を平坦化する段階と、
（ｅ）前記パッド窒化膜と前記絶縁膜のエッチング率を用いたエッチング工程を行って前記パッド窒化膜を除去する段階と、
（ｆ）前記絶縁膜に対して洗浄工程を行って前記絶縁膜と前記半導体基板との間に所定の深さのモウトを形成する段階と、
（ｇ）前記モウト部位に露出される前記半導体基板にＳＥＧ工程によってシリコン成長層を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項１６】
前記絶縁膜は、ＨＳＱ系列のＳＯＧ酸化膜、ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜及びＰＥＴＥＯＳ酸化膜のいずれか一つで形成されることを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１７】
前記ＳＥＧ工程は、
ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＨＣｌガスを用いて実施するが、前記ＤＣＳ（ＳｉＨ２Ｃｌ２）ガス流入量は１００ｓｃｃｍ以上、且つ３００ｓｃｃｍ以下とし、前記ＨＣｌガスの流入量は２０ｓｃｃｍ以上、且つ８０ｓｃｃｍ以下とし、蒸着圧力は１０ｔｏｒｒ以上、且つ４０ｔｏｒｒ以下とし、温度は７００℃以上、且つ９００℃以下として実施することを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１８】
前記洗浄工程は、
ＤＨＦまたはＢＯＥ溶液を用いたウェットエッチング方式で実施するが、ＤＨＦは５０％で希釈したＨＦをＨ２Ｏと１：９９または１：５００の比率で希釈して使用し、ＢＯＥはＮＨ４ＦとＨＦを２０：１または１００：１の比率で混合して使用することを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１９】
前記モウトは５００Å以上、且つ１５００Å以下の深さに形成されることを特徴とする請求項１５記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に係り、特に、半導体素子の高集積化時、素子分離膜の絶縁特性を確保し且つ不純物拡散層の減少問題を解決することが可能なトレンチ構造の素子分離膜を含む半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
最近、半導体素子の高集積化に伴って、メモリセルまたはトランジスタのゲートの長さが減少し、不純物拡散層、即ちソース／ドレインのジャンクション（ｊｕｎｃｔｉｏｎ）の面積及び深さが減少しつつある。この他にも、半導体素子の高集積化に伴って、隣接した素子間を電気的に分離するための素子分離領域と、下部層と上部層を電気的に接続するためのコンタクト領域の幅及び面積も減少している趨勢にある。
【０００３】
ところが、半導体素子の集積度は、製造装備に対する依存性が非常に大きく、その特性上、同一の技術内で半導体素子のいずれか一部分（例えば、ゲート、不純物拡散層または素子分離領域）のみの面積を減少させて集積度を高めるのには限界があるため、集積度が大きく増加せず、ただ最小限界から少しずつ増加する実情である。
【０００４】
一般に、半導体素子は、同一の技術内で特性を最大限満足させるために、設計時に最小設計マージン（ｍａｒｇｉｎ）と最小デザインルール（ｍｉｎｉｍｕｍ　ｄｅｓｉｇｎ　ｒｕｌｅ）で設計される。これにより、半導体素子のいずれか一部分（例えば、ゲート、不純物拡散層または素子分離領域）のみの面積を減少させて集積度を高めることは、素子の特性上、非常に難しい。これは、半導体素子のいずれか一部分の面積を減少させる場合、面積減少によって他の部分の工程がそれだけ難しくなるためである。
【０００５】
例えば、半導体素子の集積度を高めるための一環として、単に不純物拡散層の面積を減少させる場合には、コンタクト領域を形成するために要求される最小設計マージンを超える。これにより、コンタクト領域に形成されるコンタクトプラグ（ｃｏｎｔａｃｔ　ｐｌｕｇ）が素子分離領域またはゲートの両側壁のスペーサに設けられ、コンタクト抵抗の確保と接合漏洩電流を満足させることができなくなる。すなわち、不純物拡散層の面積減少によってコンタクト領域が減少し、リソグラフィ工程時にミスアライン現象が起こる。これにより、素子分離領域に形成された素子分離膜、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）工程によるトレンチ構造の素子分離膜などがエッチングされて接合漏洩電流が増加することになる。一方、素子分離領域を減少させる場合には、現在リソグラフィ技術の限界上、集積度に大きい問題を伴っており、最小設計マージンを超えて素子分離領域が形成されるために素子分離膜の絶縁特性が低下するという問題点が生ずる。
【０００６】
本発明に関連し、公開された発明に関する特許公報及び／または文献は次のとおりである。
【０００７】
１９９７ＩＥＥＥ　“Ｗａｋａｂａｙａｓｈｉ，　Ｈ　ｅｔ　ａｌ．，　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ，　１９９７．　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ．，Ｉｎｔｅｒｎａｔｉｏｎａｌ，　１９９７，　Ｐａｇｅｓ　９９−１０２”には　“Ａ　Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　０．１ｕｍ　ＣＭＯＳ　ｗｉｔｈ　Ｅｌｅｖａｔｅｄ　Ｓａｌｉｃｉｄｅ　ｕｓｉｎｇ　Ｎｏｖｅｌ　Ｓｉ−ＳＥＧ　Ｐｒｏｃｅｓｓ”が記載されている。
【０００８】
１９８９　ＩＥＥＥ　“Ｓｈｅｎ，　Ｂ．　Ｗ．　ｅｔａｌ．，　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ，　１９８９．　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ．，　Ｉｎｔｅｒｎａｔｉｏｎａｌ，　１９８９，Ｐａｇｅｓ　２７−３０”　には“Ｓｃａｌａｂｉｌｉｔｙ　ｏｆ　ａ　Ｔｒｅｎｃｈ　Ｃａｐａｃｉｔｏｒ　Ｃｅｌｌ　ｆｏｒ　６４　Ｍｂｉｔ　ＤＲＡＭ”　が記載されている。
【０００９】
【発明が解決しようとする課題】
従って、本発明は、かかる従来の技術の問題点を解決するためのもので、その目的は、半導体素子の素子分離領域に形成される素子分離膜の絶縁特性を確保し且つ半導体素子の集積度を向上させることが可能な半導体素子を提供することにある。
【００１０】
また、本発明の他の目的は、従来の技術の不純物拡散層が形成されるべき領域の面積を減少させて半導体素子の集積度を向上させるとともに、不純物拡散層の面積を従来技術の不純物拡散層の面積と同一に確保することが可能な半導体素子を提供することにある。
【００１１】
また、本発明のさらに他の目的は、上記目的を具現するための技術的手段として、トレンチ構造の素子分離膜の下部幅を従来の技術の素子分離膜の下部幅と同一に維持して絶縁特性を確保し、素子分離膜の上部の内側壁にＳＥＧ（ＳｅｌｅｃｔｉｖｅＥｐｉｔａｘｉａｌ　Ｇｒｏｗｔｈ）工程によってシリコンを成長させて半導体素子の集積度を高めるために、減少した不純物拡散層の面積を補償する半導体素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、半導体基板と、前記半導体基板上に形成されたゲートと、前記ゲートの両側の前記半導体基板に形成され、ソース及びドレインとして機能する不純物拡散層と、隣接した前記不純物拡散層を電気的に分離させるためにトレンチ構造で形成され、隣接した一つの絶縁膜からなる素子分離膜と、前記素子分離膜の上側部位で前記素子分離膜と前記半導体基板との間に形成されたシリコン成長層とを含み、前記不純物拡散層が前記シリコン成長層に拡張された構造を持たせるため、前記シリコン成長層に前記不純物拡散層の不純物と同一の不純物がイオン注入されたことを特徴とする半導体素子を提供する。
【００１３】
また、本発明は、半導体基板にトレンチを形成する段階と、前記トレンチが所定の深さに埋め込まれるように第１絶縁膜を形成する段階と、前記トレンチの両内側壁に露出される前記半導体基板にＳＥＧ工程によってシリコン成長層を形成する段階と、前記トレンチを埋め込むように前記第１絶縁膜上に第２絶縁膜を形成する段階とを含む半導体素子の製造方法を提供する。
【００１４】
また、本発明は、半導体基板にパッド窒化膜を形成する段階と、前記パッド窒化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する段階と、全体構造上に前記トレンチを埋め込むように絶縁膜を蒸着する段階と、前記パッド窒化膜が露出されるように前記絶縁膜を平坦化する段階と、前記パッド窒化膜が除去され、前記絶縁膜と前記半導体基板との間に人為的に所定の深さのモウトが発生するように、前記パッド窒化膜及び前記絶縁膜に対してエッチング工程を行う段階と、前記モウト部位に露出される前記半導体基板にＳＥＧ工程によってシリコン成長層を形成する段階とを含む半導体素子の製造方法を提供する。
【００１５】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指し、重複要素については説明を省略する。
【００１６】
図１は本発明の第１実施例に係る半導体素子を説明するために示す断面図である。
【００１７】
図１を参照すると、本発明の第１実施例に係る半導体素子は、ソース／ドレインとして機能する多数の不純物拡散層１２６と多数のゲート１２４を含む。また、半導体素子は不純物拡散層１２６及びゲート１２４からなる単一素子（例えば、単位セル、トランジスタ）間を電気的に分離させるための素子分離膜１１４を含む。
【００１８】
不純物拡散層１２６は、ゲート１２４の両側の半導体基板１０２に形成されるが、一側がゲート１２４と隣接し、他側の一部が、素子分離膜１１４を有する素子分離領域に形成されたシリコン成長層１１０まで拡張される。ここで、不純物拡散層１２６は、説明の便宜上、低濃度イオン注入工程のみを行った状態を示したが、ゲートスペーサ工程と高濃度イオン注入工程によってＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造に形成されることができる。
【００１９】
素子分離膜１１４は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）工程によるトレンチ構造に形成されるが、絶縁膜の積層からなる二層構造を有する。具体的に、素子分離膜１１４はトレンチの下部に形成される絶縁膜１０８（以下、「第１絶縁膜」という）及び第１絶縁膜１０８の上部に形成される絶縁膜１１２（以下、「第２絶縁膜」という）とを含む。
【００２０】
前記第１絶縁膜１０８は、トレンチの下部の幅を最小設計マージンに維持して素子の電気的絶縁特性を確保するために、トレンチの下部に形成される。第１絶縁膜１０８としては、ＨＳＱ（Ｈｙｄｒｏｇｅｎ　Ｓｉｌｓｅｓ　Ｑｕｉｏｘａｎｅ）系列のＳＯＧ（Ｓｐｉｎ　ＯｎＧｌａｓｓ）酸化膜、ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）酸化膜、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｏｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）　酸化膜、ＵＳＧ（Ｕｐ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）酸化膜、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）酸化膜またはＰＥＴＥＯＳ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＴｅｔｒａＥｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）酸化膜などを使用する。
【００２１】
前記第２絶縁膜１１２は、前述した第１絶縁膜１０８と同一の酸化膜のいずれか一つで形成することができ、その製造方法も第１絶縁膜１０８と同一の方法で形成することができる。ところが、工程の条件においては、その特性上、若干の差異がありうる。第１絶縁膜１０８は、半導体基板１０２の隣接したウェル領域（図示せず）間に発生しうるブレークダウン（ｂｒｅａｋｄｏｗｎ）現象を防止するために、トレンチの下部の幅を最小設計マージンに維持することに重要機能があるが、第２絶縁膜１１２は、第１絶縁膜１０８の上部に位置して単一素子間を電気的に分離させる機能を行う。
【００２２】
前記シリコン成長層１１０は、トレンチの上部内側壁、すなわちトレンチを介して露出される半導体基板１０２の一部に対してＳＥＧ工程を行って形成される。シリコン成長層１１０の一部または全部は、低濃度及び高濃度イオン注入工程によって所定のイオン（例えば、硼素またはリン）が注入されて不純物拡散層として機能する。これにより、不純物拡散層１２６は素子分離膜領域のシリコン成長層１１０まで拡張されて形成される。
【００２３】
ゲート１２４は、図１に示すように、ゲート絶縁膜１１６、フローティングゲート１１８、誘電体膜１２０及びコントロールゲート１２２を含む。ところが、これはフラッシュメモリ素子のセル構造を示した一例であるが、本発明のゲート構造がこの構造に限定されるものではない。すなわち、本発明におけるゲートは、素子分離膜１１４が適用される全ての半導体素子のゲート構造を全て適用することができる。
【００２４】
前述した本発明は、第１実施例に係る半導体素子に限定されるものではなく、図２に示すように、素子分離膜の構造に応じて多様な実施が可能である。
【００２５】
図２は本発明の第２実施例に係る半導体素子を説明するために示す断面図である。
【００２６】
まず、本発明の第２実施例に係る半導体素子は、第１実施例に係る半導体素子の技術的思想を素子分離膜形成後に発生するトレンチ側壁のモウト部位に適用させ、第１実施例に係る半導体素子の製造工程より工程数を減少させることが可能な発明である。
【００２７】
図２を参照すると、本発明の第２実施例に係る半導体素子は、第１実施例に係る半導体素子と同一に多数の不純物拡散層２２４、多数のゲート２２２、及び不純物拡散層２２４とゲート２２２からなる単一素子間を電気的に分離させるためにＳＴＩ工程によって形成されたトレンチ構造の素子分離膜２１０を含む。
【００２８】
ところが、図１に示すように、第１実施例に係る素子分離膜１１４は第１絶縁膜１０８及び第２絶縁膜１１２からなるが、第２実施例に係る素子分離膜２１０は単一絶縁膜からなる。すなわち、第２実施例に係る素子分離膜２１０は単層構造の絶縁膜で形成することにより、半導体素子の製造工程数をそれだけ減少させることができる。
【００２９】
素子分離膜２１０は、ＨＳＱ系列のＳＯＧ酸化膜、ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜またはＰＥＴＥＯＳ酸化膜などを使用する。前記酸化膜は、製造工程を考慮して適切に選択することができる。特に、前記酸化膜は、それぞれの酸化膜特性上、必須不可欠に付加的に行われるＣＭＰ工程を考慮して適切に選択することができる。
【００３０】
前記シリコン成長層２１２は、素子分離膜２１０を形成した後、素子分離膜２１０をエッチングするためのエッチング工程の際に工程条件（例えば、エッチング時間、エッチング溶液）を制御してトレンチの両側壁に、半導体基板２０２が露出されるように人為的にモウト（またはリセス）を形成した後、露出される部位にＳＥＧ工程を行って形成する。これに対する具体的な説明は後述する。
【００３１】
次に、前述した本発明の実施例に係る半導体素子の技術的特徴を従来の技術の半導体素子との比較によって具体的に説明する。ここでは、その説明の便宜のために、本発明の第１実施例に係る半導体素子を例を挙げて説明する。
【００３２】
図３（ａ）は従来の技術に係る半導体素子の断面図、図３（ｂ）は本発明の第１実施例に係る半導体素子の断面図である。ここで、「Ｗ１」は不純物拡散層の幅であり、「Ｗ２」は素子分離膜の最上部の幅であり、「Ｗ３」は素子分離膜の最下部の最小限界値幅である。
【００３３】
図３（ａ）及び図３（ｂ）を参照すると、従来の技術の半導体素子では、不純物拡散層２６の幅Ｗ１と素子分離膜１４の最上部の幅Ｗ２との和は「Ｗ１＋Ｗ２」になる。これに対し、本発明の第１実施例に係る半導体素子では、不純物拡散層１２６の幅Ｗ１と素子分離膜１１４の最上部の幅Ｗ２との和は「Ｗ２＋Ｗ１−α」になることが分かる。ここで、「α」はシリコン成長層の幅を意味する。但し、素子分離膜１４、１１４の最下部の幅Ｗ３は従来の技術及び本発明で全て同一に維持される。
【００３４】
上述したように、本発明の第１実施例に係る半導体素子を適用する場合には、素子分離膜１１４の最下部の幅Ｗ３を従来の技術と同一に維持しながら、従来の技術に比べて不純物拡散層１２６と素子分離膜１１４との和の幅を「α」だけ減少させることができる。
【００３５】
一般に、トレンチ構造の素子分離膜は、その構造の特性上、最上部の幅Ｗ２より最下部の幅Ｗ３が絶縁特性に及ぼす影響が大きい。これにより、設計過程時にトレンチの最下部の幅Ｗ３は最上部の幅Ｗ２より優先的に決定され、最小限界値幅の範囲内で形成されなければならない。ところが、トレンチの最上部の幅Ｗ２は最下部の幅Ｗ３の決定に基づいてＳＴＩ工程によって高集積を考慮して自然にその幅が決定される。それだけ、トレンチの最上部の幅Ｗ２は最下部の幅Ｗ３に比べて設計上の自由度が高いと言える。
【００３６】
従って、本発明では、素子分離膜の最下部の幅をそのまま維持しながら、自由度の比較的高い素子分離膜の最上部の幅を適切に制御する技術的思想を適用するのである。具体的に、本発明では、不純物拡散層１２６の最小限界値幅Ｗ１より「α」だけ減少させてトレンチを形成した後、トレンチの最上部部位の内側壁に「α」だけの厚さを有するシリコン成長層１１０を形成する。その後、不純物拡散層１２６が形成される半導体基板１０２のアクティブ領域とシリコン成長層１１０にイオンを注入させて不純物拡散層１２６を形成する。これにより、最終不純物拡散層１２６は「Ｗ１」だけの幅を有する。すなわち、本発明では、設計時に不純物拡散層１２６の幅Ｗ１を「α」だけ減少させて設計した後、「α」だけ減少する不純物拡散層の幅Ｗ１を比較的設計自由度の高い素子分離領域のシリコン成長層１１０によって補償する。
【００３７】
以下、本発明の実施例に係る半導体素子を形成するための製造方法を説明する。ここで、各図に示されたそれぞれの符号は図１または図２の符号と同一の符号を付する。
【００３８】
図４乃至図６は本発明の第１実施例に係る半導体素子の製造方法を説明するために示す断面図である。ここでは、その説明の便宜上、素子分離膜の形成工程まで説明する。
【００３９】
図４（ａ）を参照すると、前処理洗浄工程（Ｐｒｅｃｌｅａｎｎｉｎｇ）によって洗浄された半導体基板１０２を提供する。前処理洗浄工程はＤＨＦ（Ｄｉｌｕｔｅｄ　ＨＦ；５０：１の比率でＨ２Ｏで希釈したＨＦ溶液）で洗浄した後、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液を所定の比率で混合した溶液）で洗浄し、或いはＢＯＥ（ＢｕｆｆｅｒＯｘｉｄｅ　Ｅｔｃｈａｎｔ；１００：１または３００：１の比率でＨ２Ｏで希釈したＨＦとＮＨ４Ｆの混合溶液［１：４乃至１：７］）で洗浄した後、ＳＣ−１で洗浄することが好ましい。
【００４０】
前記において前処理洗浄工程によって洗浄された半導体基板１０２上にパッド窒化膜１０４を形成する。この際、パッド窒化膜１０４はＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）方式で蒸着工程を行って形成するが、半導体素子の集積度と信頼性を考慮して９００Å〜２０００Åの厚さに形成することが好ましい。
【００４１】
一方、半導体基板１０２とパッド窒化膜１０４との間には、半導体基板１０２の上部表面の結晶欠陥または表面処理のために７５０℃〜８００℃の温度範囲で乾式または湿式酸化方式で酸化工程を行って７０Å〜１００Åの厚さにパッド酸化膜（図示せず）を形成することもできる。
【００４２】
図４（ｂ）を参照すると、まず、トレンチ１０６形成工程を説明するに先立って、トレンチ１０６は、目標値の不純物拡散層（図示せず）の幅より素子分離膜領域のシリコン成長層（図５（ａ）の「１１０」参照）の幅の差だけ狭く不純物拡散層が形成されるべき領域を定義するように形成する。例えば、不純物拡散層が素子分離膜１１４とゲート（図示せず）との間に形成される場合、トレンチ１０６はシリコン成長層１１０の厚さだけゲート方向に移動して形成する。前記トレンチ１０６形成工程は下記に説明する通りである。
【００４３】
全体構造上にフォトレジスト（図示せず）をコートした後、フォトマスクを用いた露光工程及び現像工程を施して、後続のトレンチ１０６プロファイルを有するフォトレジストパターン（図示せず）ＰＲを形成する。
【００４４】
次に、前記フォトレジストパターンＰＲを用いたエッチング工程によって、パッド窒化膜１０４を含んだ半導体基板１０２の所定の部位を一定の深さだけエッチングしてトレンチ１０６を形成する。この際、トレンチ１０６は内部傾斜面が６５°〜８５°を有するように形成することが好ましい。また、トレンチ１０６の最下部の幅が最小限界値幅の範囲内で形成されるようにフォトレジストパターン工程及びエッチング工程を適切に調節して行うことが好ましい。
【００４５】
その後、前記フォトレジストパターンＰＲは所定のストリップ（ｓｔｒｉｐ）工程によって除去する。
【００４６】
図４（ｃ）を参照すると、トレンチ１０６が所定の深さに埋め込まれるように第１絶縁膜１０８を形成する。この際、第１絶縁膜１０８はＨＳＱ系列のＳＯＧ酸化膜、ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜またはＰＥＴＥＯＳ酸化膜などで形成することが好ましい。
【００４７】
ＨＳＱ系列のＳＯＧ酸化膜は、その特性上、ホールギャップフィリング（ｈｏｌｅ　ｇａｐ　ｆｉｌｌｉｎｇ）特性に優れるため、他の酸化膜物質とは異なり、付随的なＣＭＰ方式を用いた平坦化工程とエッチング工程が不要である。但し、ＨＳＱ系列のＳＯＧ酸化膜をコーティング（ｃｏａｔｉｎｇ）方式でコートした後、トレンチ１０６の内側壁（すなわち、露出される側壁）に残在しうる残留ＳＯＧ酸化膜を除去するために、ＤＨＦまたはＢＯＥ溶液を用いたウェットエッチング工程を施すこともできる。具体的に、ＳＯＧ酸化膜はコーティング方式を用いて蒸着するが、コーティングソース液体は流体性酸化膜（ｆｌｕｉｄｉｔｙ　ｏｘｉｄｅ）（例えば、ＦＯＸ１４、ＦＯＸ１５）を使用し、コーティング時の回転力は約１５００ｒｐｍ以上、且つ３０００ｒｐｍ以下とすることが好ましい。ここで、ＦＯＸ１４、ＦＯＸ１５は、流体性酸化膜の系列の物質であって、製品名として使用されており、最近は物質名として使用されている。
【００４８】
ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜またはＰＥＴＥＯＳ酸化膜は、ＨＳＱ系列のＳＯＧ酸化膜に比べてホールギャップフィリング特性に劣るため、図９（ａ）〜図９（ｃ）に示すように、付随的にＣＭＰ工程とウェットエッチング工程、或いはドライエッチング工程が行われなければならない。ここでは、一例としてＣＭＰ工程とウェットエッチング工程を行う方法について説明する。
【００４９】
図９（ａ）を参照すると、全体構造上にトレンチ１０６が埋め込まれるようにＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜またはＰＥＴＥＯＳ酸化膜の第１絶縁膜１０８を蒸着する。
【００５０】
ＨＤＰ酸化膜の場合には、ソースガスとしてＳｉＨ４、Ｏ２及びＡｒ気体を用いるか、或いはＳｉＨ４、Ｏ２及びＨｅ気体を用い、約４００℃以上、且つ７００℃以下の温度で数十μｔｏｒｒ〜数百μｔｏｒｒの低圧力で蒸着する。
【００５１】
ＢＰＳＧ酸化膜の場合には、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）方式で硼素ＢとリンＰの濃度比を１２：４〜１３：６として４００℃以上、且つ５００℃以下で施して蒸着する。
【００５２】
ＵＳＧ酸化膜の場合には、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）及びＯ３気体を用いるが、プラズマを使用せず、４００℃以上、且つ６００℃以下の低温で施して蒸着する。
【００５３】
図９（ｂ）及び図９（ｃ）を参照すると、パッド窒化膜１０４が露出されるようにＣＭＰ工程を施して第１絶縁膜１０８を平坦化する。その後、湿式方式でエッチング工程を施して第１絶縁膜１０８をオーバーエッチングしてトレンチ１０６の両側壁に半導体基板１０２のシリコンを露出させる。エッチング工程はパッド窒化膜１０４と第１絶縁膜１０８のエッチング率を用いてパッド窒化膜１０４を除去する。
【００５４】
図５（ａ）を参照すると、トレンチ１０６の両側壁に露出される半導体基板１０２のシリコンをＳＥＧ工程を用いて成長させてシリコン成長層１１０を形成する。前記ＳＥＧ工程は、ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＨＣｌガスを用いて実施するが、　ＤＣＳ（ＳｉＨ２Ｃｌ２）ガス流入量は１００ｓｃｃｍ以上、且つ３００ｓｃｃｍ以下とし、ＨＣｌガスの流入量は２０ｓｃｃｍ以上、且つ８０ｓｃｃｍ以下とし、蒸着圧力は１０ｔｏｒｒ以上、且つ４０ｔｏｒｒ以下とし、温度は７００℃以上、且つ９００℃以下とする。
【００５５】
図５（ｂ）を参照すると、トレンチ１０６を完全に埋め込むように第１絶縁膜１０８上に第２絶縁膜１１２を形成する。第２絶縁膜１１２は第１絶縁膜１０８と同一のＨＳＱ系列のＳＯＧ酸化膜、ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜またはＰＥＴＥＯＳ酸化膜などで形成する。各酸化膜に対する蒸着方法は、第１絶縁膜１０８の蒸着方法と同一の方法で形成する。ところが、平坦化方法は、図９（ｂ）または図９（ｃ）に示すように、ＣＭＰ方式、湿式及び乾式方式のいずれかの一つで実施し、或いはＣＭＰ方式と、湿式及び乾式方式のいずれか一つとを結合して実施することもできる。これに対する具体的な説明は、図９（ｂ）及び図９（ｃ）によって具体的に説明したので、ここでは省略する。
【００５６】
その次、半導体基板１０２をエッチングバリアとして用いた洗浄工程によって、第２絶縁膜１１２を除いたパッド窒化膜１０４を除去する。この際、洗浄工程はリン酸Ｈ３ＰＯ４または硫酸Ｈ２ＳＯ４などの洗浄溶液を用いて実施することが好ましい。
【００５７】
一方、パッド窒化膜１０４の上部面に残存しうる第２窒化膜１１２を除去するために、ＨＦまたはＢＯＥを用いた洗浄工程をパッド窒化膜１０４の除去工程前に実施することもできる。
【００５８】
図６を参照すると、エッチング工程、例えば湿式または乾式方式を実施し、或いはＣＭＰ工程を実施し、或いは洗浄工程を実施して第２絶縁膜１１２のうちニップル状に突出した部分を除去して平坦化する。これにより、第１絶縁膜１０８及び第２絶縁膜１１２を含む素子分離膜１１４が形成される。
【００５９】
以後の工程は、一般的な工程と同一なので、ここでは説明の便宜上、簡略に説明する。
【００６０】
図６において素子分離膜１１４が形成された後、図１に示すように、半導体基板１０２のアクティブ領域（すなわち、不純物拡散層が形成される領域は除く）にゲート絶縁膜１１６、フローティングゲート１１８、誘電体膜１２０及びコントロールゲート１２２を含むゲート１２４を形成する。
【００６１】
次に、アクティブ領域のうちゲート１２４の両側に露出される半導体基板１０２とシリコン成長層１１０にイオン注入工程を用いて不純物拡散層（図１の「１２６」参照）を形成する。ここでは、一例として不純物拡散層１２６をＬＤＤ構造に形成する方法について説明する。
【００６２】
まず、アクティブ領域のうちゲート１２４の両側に露出される半導体基板１０２の上部とシリコン成長層１１０がオープンされるようにイオン注入マスクを形成する。ここで、イオン注入マスクは、フォトレジストを用いた露光工程及びエッチング工程を順次実施して形成されたフォトレジストパターンである。
【００６３】
その後、前記イオン注入マスクを用いてゲート１２４の両側の半導体基板１０２とシリコン成長層１１０に低濃度イオン注入工程を実施して低濃度不純物拡散層（図示せず）を形成する。この際、低濃度不純物拡散層はゲート１２４の形成工程前に形成することもできる。
【００６４】
次いで、ゲート１２４の両側壁にスペーサ（図示せず）を形成した後、前記スペーサを含むイオン注入マスクを用いた高濃度イオン注入工程を施して低濃度不純物拡散層より深く高濃度不純物拡散層（図示せず）を形成する。これにより、低濃度不純物拡散層及び高濃度不純物拡散層を含むＬＤＤ構造の不純物拡散層が形成される。
【００６５】
図７及び図８は本発明の第２実施例に係る半導体素子の製造方法を説明するために示す断面図である。ここでは、その説明の便宜上、素子分離膜の形成工程だけまで説明する。
【００６６】
図７（ａ）を参照すると、前処理洗浄工程（ｐｒｅｃｌｅａｎｎｉｎｇ）によって洗浄された半導体基板２０２を提供する。前処理洗浄工程はＤＨＦ（Ｄｉｌｕｔｅｄ　ＨＦ；５０：１の比率でＨ２Ｏによって希釈したＨＦ溶液）で洗浄した後、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液を所定の比率で混合した溶液）で洗浄し、或いはＢＯＥ（Ｂｕｆｆｅｒ　Ｏｘｉｄｅ　Ｅｔｃｈａｎｔ；１００：１または３００：１の比率でＨ２Ｏによって希釈したＨＦとＮＨ４Ｆとの混合溶液［１：４ないし１：７］）で洗浄した後、ＳＣ−１で洗浄することが好ましい。
【００６７】
前記において前処理洗浄工程によって洗浄された半導体基板２０２上にパッド窒化膜２０４を形成する。この際、パッド窒化膜２０４は、ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）方式で蒸着工程を行って形成するが、最大限厚く形成することが好ましい。これは図８（ｂ）の「Ａ」部位においてモウトを発生させるための洗浄工程またはウェットエッチング工程時にディップタイムを長くするために、素子分離膜（図８（ｂ）の「２１０」参照）のニップル状の突出部を最大限厚く形成するためである。
【００６８】
一方、半導体基板２０２とパッド窒化膜２０４との間には、半導体基板２０２の上部表面の結晶欠陥または表面処理のために７５０℃〜８００℃の温度範囲で乾式または湿式酸化方式で酸化工程を施して７０Å〜１００Åの厚さにパッド酸化膜（図示せず）を形成することもできる。
【００６９】
図７（ｂ）を参照すると、まず、トレンチ２０６の形成工程を説明するに先立って、トレンチ２０６は、目標値の不純物拡散層（図示せず）の幅より素子分離膜領域のシリコン成長層（図８（ｃ）の「２１２」参照）の幅の差だけ狭く不純物拡散層が形成される領域を定義するように形成する。例えば、不純物拡散層が素子分離膜２１０とゲート（図示せず）との間に形成される場合、トレンチ２０６はシリコン成長層２１２の厚さだけゲート方向に移動して形成する。前記トレンチ２０６形成工程は下記に説明する通りである。
【００７０】
全体構造上にフォトレジスト（図示せず）をコートした後、フォトマスクを用いた露光工程及び現像工程を施して、後続のトレンチ２０６プロファイルを有するフォトレジストパターン（図示せず）ＰＲを形成する。
【００７１】
次に、前記フォトレジストパターンＰＲを用いたエッチング工程を施して、パッド窒化膜２０４を含んだ半導体基板２０２の所定の部位を一定の深さだけエッチングしてトレンチ２０６を形成する。この際、トレンチ２０６は内部傾斜面が６５°〜８５°を有するように形成することが好ましい。また、トレンチ２０６の最下部の幅が最小限界値幅の範囲内で形成されるようにフォトレジストパターン工程及びエッチング工程を適切に調節して行うことが好ましい。
【００７２】
その後、前記フォトレジストパターンＰＲは所定のストリップ（ｓｔｒｉｐ）工程によって除去する。
【００７３】
図８（ａ）を参照すると、トレンチ２０６が所定の深さに埋め込まれるように単一絶縁膜２０８を形成する。単一絶縁膜２０８はＨＳＱ系列のＳＯＧ酸化膜、ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜またはＰＥＴＥＯＳ酸化膜などで形成することが好ましい。
【００７４】
ＨＳＱ系列のＳＯＧ酸化膜は、その特性上、ホールギャップフィリング特性に優れるため、他の酸化膜物質とは異なり、付随的なＣＭＰ方式を用いた平坦化工程とエッチング工程が不要である。具体的に、ＳＯＧ酸化膜はコーティング方式を用いて蒸着するが、コーティングソース液体は流体性酸化膜（例えば、ＦＯＸ１４、ＦＯＸ１５）を使用し、コーティング時の回転力は約１５００ｒｐｍ以上、且つ３０００ｒｐｍ以下とすることが好ましい。
【００７５】
ＨＤＰ酸化膜、ＢＰＳＧ酸化膜、ＵＳＧ酸化膜、ＰＳＧ酸化膜またはＰＥＴＥＯＳ酸化膜は、ＨＳＱ系列のＳＯＧ酸化膜に比べてホールギャップフィリング特性に劣るため、図９（ａ）〜図９（ｃ）に示すように、付随的にＣＭＰ工程とエッチング工程、或いはエッチング工程が行われなければならない。これについては、図９（ａ）〜図９（ｃ）によって具体的に説明したので、その説明の便宜上省略する。
【００７６】
図８（ｂ）を参照すると、半導体基板２０２をエッチングバリアとし、リン酸Ｈ３ＰＯ４を用いたエッチング工程を行って、単一絶縁膜２０８を除いたパッド窒化膜２０４を除去する。
【００７７】
次いで、ＤＨＦまたはＢＯＥ溶液を用いたウェットエッチング方式で洗浄工程を行って半導体基板２０２のアクティブ領域と単一絶縁膜２０８間の「Ａ」部位にモウト（またはリセス）を形成する。この際、ＤＨＦは普通５０％で希釈したＨＦをＨ２Ｏと１：９９または１：５００の比率で希釈して使用し、ＢＯＥはＮＨ４ＦとＨＦを２０：１または１００：１の比率で混合して使用する。モウトのエッチング量は５００Å以上、且つ１５００Å以下程度の深さとする。これにより、単一絶縁膜２０８からなる素子分離膜２１０が形成される。
【００７８】
図８（ｃ）を参照すると、図８（ｂ）において発生した「Ａ」部位のモウトに露出される半導体基板２０２をＳＥＧ工程を用いて成長させ、シリコン成長層２１２を形成する。前記ＳＥＧ工程はＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＨＣｌガスを用いて実施するが、ＤＣＳ（ＳｉＨ２Ｃｌ２）ガスの流入量は１００ｓｃｃｍ以上、且つ３００ｓｃｃｍ以下とし、ＨＣｌガスの流入量は２０ｓｃｃｍ以上、且つ８０ｓｃｃｍ以下とし、蒸着圧力は１０ｔｏｒｒ以上、且つ４０ｔｏｒｒ以下とし、温度は７００℃以上、且つ９００℃以下とする。
【００７９】
一方、前記のＳＥＧ工程によって半導体基板２０２上のアクティブ領域のシリコンも成長することになる。これにより、半導体基板２０２のアクティブ領域の高さと素子分離膜２０８の高さが同一に維持されて平坦化される。すなわち、図８（ｂ）では半導体基板２０２の高さより素子分離膜２１０の高さが高くなるが、図８（ｃ）ではＳＥＧ工程によって半導体基板２０２と素子分離膜２１０の高さが同一になる。
【００８０】
以後の工程、すなわち図２に示した不純物拡散層２２４の形成工程、ゲート２２２の形成工程は、本発明の第１実施例に係る半導体素子の製造方法と同一なので、ここではその説明の便宜上省略する。
【００８１】
前述した本発明の技術的思想は好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのものに過ぎず、本発明を制限するものではない。また、当技術分野で通常の知識を有する者であれば、本発明は本発明の技術的思想から外れない範囲内で様々な実施が可能であることを理解できよう。
【００８２】
【発明の効果】
以上述べたように、本発明では、不純物拡散層の最小限界値幅を所定の幅だけ減少させて定義し、減少する不純物拡散層の幅に対しては下部に比べて比較的設計自由度の高い素子分離膜の上部の内側に形成されたシリコン成長層によって補償することにより、不純物拡散層の最小限界幅をそのまま維持しながら半導体素子の集積度を向上させることができる。
【００８３】
また、本発明では、素子分離膜の下部の幅を最小限界幅に維持しながら、前記下部の幅より比較的設計自由度の高い上部の内側にシリコン成長層を形成して不純物拡散層の面積を拡張させることにより、不純物拡散層の面積を確保すると共に素子分離膜の絶縁特性及び半導体素子の集積度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体素子を説明するために示す断面図である。
【図２】本発明の第２実施例に係る半導体素子を説明するために示す断面図である。
【図３】（ａ）は従来の技術に係る半導体素子の技術的特徴を説明するために示す断面図であり、（ｂ）は図１に示した第１実施例に係る半導体素子の技術的特徴を説明するために示す断面図である。
【図４】図１に示した第１実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図５】図１に示した第１実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図６】図１に示した第１実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図７】図２に示した第２実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図８】図２に示した第２実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図９】図４（ｃ）または図５（ｂ）に示した第１絶縁膜または第２絶縁膜の製造方法を説明するために示す断面図である。
【符号の説明】
１０２、２０２　半導体基板
１０４、２０４　パッド窒化膜
１０６、２０６　トレンチ
１０８　第１絶縁膜
１１０、２１２　シリコン成長層
１１２　第２絶縁膜
１１４、２１０　素子分離膜
１１６、２１４　ゲート絶縁膜
１１８、２１６　フローティングゲート
１２０、２１８　誘電体膜
１２２、２２０　コントロールゲート
１２４、２２２　ゲート
１２６、２２４　不純物拡散層
２０８　単一絶縁膜
【図１】
2004134718.tif 000003
【図２】
2004134718.tif 000004
【図３】
2004134718.tif 000005
【図４】
2004134718.tif 000006
【図５】
2004134718.tif 000007
【図６】
2004134718.tif 000008
【図７】
2004134718.tif 000009
【図８】
2004134718.tif 000010
【図９】
2004134718.tif 000011