(57)【要約】【課題】ゲート絶縁膜がシリコン窒化膜／酸化膜の積層構造を採用しているトランジスタにおいて、ゲート電極端とドレインにおける電界集中が著しく、そのゲート絶縁膜が真性破壊を起こしたり、或いは所望以下の低い耐圧特性しか示さない。【解決手段】半導体素子はシリコン酸化膜、シリコン窒化膜の順に積層されたゲート絶縁膜を有し、ドレイン側のシリコン酸化膜がソース側のシリコン酸化膜よりも厚くすることにより、特定電圧以上の電圧を印加すると、ドレイン〜ソース間でパンチスルーを起こし、大電流が流れるという理想的特性を示す半導体素子の提供が可能となる。【選択図】  図１
2004235214.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にシリコン酸化膜、シリコン窒化膜の順に積層されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の一方側の前記基板中に形成されたドレインと、前記ゲート電極の他方側の前記基板中に形成されたソースとを有し、前記ゲート電極下の前記シリコン酸化膜は前記ソース側よりも前記ドレイン側が厚いことを特徴とする半導体素子。
【請求項２】
半導体基板上にシリコン酸化膜、シリコン窒化膜の順に積層してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の一方側の前記シリコン窒化膜を残して、他方側の前記シリコン窒化膜を除去する工程と、前記ゲート電極の前記他方側の端部にゲートバーズビークができるように前記シリコン窒化膜が除去された領域に前記シリコン酸化膜よりも厚い厚膜酸化膜を形成する工程と、前記ゲート電極の前記一方側の前記シリコン窒化膜を除去する工程と、前記ゲート電極下の前記厚膜酸化膜を残して前記厚膜酸化膜を除去する工程と、前記ゲート電極の前記一方側の前記基板中にソースを、前記他方側の前記基板中にドレインを形成する工程とを有することを特徴とする半導体素子の製造方法。
【請求項３】
保護回路領域と画素領域とを有する半導体基板上に第１シリコン酸化膜、シリコン窒化膜の順に積層してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記保護回路領域ではゲート電極を、前記画素領域では第１転送電極をそれぞれ形成する工程と、前記保護回路領域の前記ゲート電極の一方側及び前記画素領域の前記シリコン窒化膜を残して、前記ゲート電極の他方側の前記シリコン窒化膜を除去する工程と、前記ゲート電極の前記他方側の端部にゲートバーズビークができるように前記シリコン窒化膜が除去された領域に前記第１シリコン酸化膜よりも厚い厚膜酸化膜を形成し、同時に前記画素領域に第２シリコン酸化膜を形成する工程と、前記画素領域の前記第２シリコン酸化膜上に第２転送電極を形成する工程と、前記ゲート電極の前記一方側の前記シリコン窒化膜を除去する工程と、前記ゲート電極下の前記厚膜酸化膜を残して前記厚膜酸化膜を除去する工程と、前記ゲート電極の前記一方側の前記基板中にソースを、前記他方側の前記基板中にドレインを形成する工程とを有することを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高耐圧トランジスタとなる半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の技術について、図面を用いて簡単に説明する。図４は従来の半導体素子を説明する図である。
【０００３】
ｎ型半導体基板３１中のｐ型ウエル３２中に保護回路のトランジスタは構成されている。そのトランジスタのゲート絶縁膜は、下層より熱酸化法によるシリコン酸化膜３３とＣＶＤ法によるシリコン窒化膜３４との積層構造で構成されている。さらに、その上層にはＣＶＤ法で成長されたポリシリコンのゲート電極３５が位置している。その両側の領域にイオン注入法によるドレイン・ソース領域となるｎ＋＋型領域３６、３７が形成されている。また、ｐ型ウエル３２とオーミック接合をとるためにｐ＋＋型領域３８も形成される。これらの構成要素から保護回路のトランジスタは形作られている。そして、ポリシリコンゲート電極３５を囲み込むようにポリシリコン酸化膜３９が形成されている。その上層には層間絶縁膜４０とリフロー膜４１とがＣＶＤ法により形成されている。これらの層間絶縁膜４０とリフロー膜４１との上から各拡散領域と接続するためコンタクト窓４２を形成する。このコンタクト窓４２を介してバリアメタル４３とアルミニウム配線４４との積層膜を配線材料としてシリコン基板との電気的接続を行う。最後に保護膜４５をＣＶＤ法で成長して、本保護回路のトランジスタは完成する。
【０００４】
また、ゲート電極下のゲート酸化膜をゲートバーズビーク化してホットキャリア耐性を向上させた半導体素子も知られている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平６−２８３６８６号公報（第３−４頁、図６）
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来の構成では、保護回路の入力端子となるｎ＋＋型ドレイン領域３６にサージ電圧である高電圧が印加されると、ｎ＋＋型ドレイン領域３６近辺の電圧上昇とともにｐ型ウエル３２中に過剰電子が注入され、そのｐ型ウエル３２の電位が上昇し、ｎ＋＋型ドレイン領域３６−ｐ型ウエル３２−ｎ＋＋型ソース領域３７間のバイポーラアクションで保護回路のトランジスタがオンするという本来の保護回路動作モードが動作する以前に、ポリシリコンゲート電極３５とｎ＋＋型ドレイン領域３６間で電界集中が発生し、その領域の絶縁膜耐圧が低く、その絶縁膜が真性破壊を起こすことで保護回路が破壊したり、或いはｎ＋＋型ドレイン領域３６とｐ型ウエル３２領域間の電界集中が高く、所望以下の低い耐圧特性しか示さないという課題があった。
【０００７】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体素子は、半導体基板上にシリコン酸化膜、シリコン窒化膜の順に積層されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の一方側の基板中に形成されたドレインと、ゲート電極の他方側の基板中に形成されたソースとを有し、ゲート電極下のシリコン酸化膜はソース側よりもドレイン側が厚いことを特徴とする。
【０００８】
本発明は上記構成により、ドレイン〜ゲートエッジ間のゲート絶縁膜の真性絶縁破壊耐圧が向上できるという効果を有する。
【０００９】
また、本発明の半導体素子の製造方法は、半導体基板上にシリコン酸化膜、シリコン窒化膜の順に積層してゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の一方側のシリコン窒化膜を残して、他方側のシリコン窒化膜を除去する工程と、ゲート電極の他方側の端部にゲートバーズビークができるようにシリコン窒化膜が除去された領域にシリコン酸化膜よりも厚い厚膜酸化膜を形成する工程と、ゲート電極の一方側のシリコン窒化膜を除去する工程と、ゲート電極下の厚膜酸化膜を残して厚膜酸化膜を除去する工程と、ゲート電極の一方側の基板中にソースを、他方側の基板中にドレインを形成する工程とを有することを特徴とする。
【００１０】
本発明は上記構成により、トランジスタのＶＴなどを変動させたり、保護回路動作時のＯＮ抵抗などを変動させたりすることなく、保護回路の動作開始電圧をより高耐圧にできるという効果を有する。
【００１１】
また、本発明の固体撮像装置の製造方法は、保護回路領域と画素領域とを有する半導体基板上に第１シリコン酸化膜、シリコン窒化膜の順に積層してゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、保護回路領域ではゲート電極を、画素領域では第１転送電極をそれぞれ形成する工程と、保護回路領域のゲート電極の一方側及び画素領域のシリコン窒化膜を残して、ゲート電極の他方側のシリコン窒化膜を除去する工程と、ゲート電極の他方側の端部にゲートバーズビークができるようにシリコン窒化膜が除去された領域に第１シリコン酸化膜よりも厚い厚膜酸化膜を形成し、同時に画素領域に第２シリコン酸化膜を形成する工程と、画素領域の第２シリコン酸化膜上に第２転送電極を形成する工程と、ゲート電極の一方側のシリコン窒化膜を除去する工程と、ゲート電極下の厚膜酸化膜を残して厚膜酸化膜を除去する工程と、ゲート電極の一方側の基板中にソースを、他方側の基板中にドレインを形成する工程とを有することを特徴とする。
【００１２】
上記構成により、画素領域の第２転送電極下の第２シリコン酸化膜と保護回路領域の厚膜酸化膜を同時に形成でき、製造工程を簡略化できるという効果を有する。
【００１３】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を参照しながら説明する。図１は本半導体素子を説明するための構造図である。
【００１４】
まず、従来例と同様にｎ型半導体基板１中のｐ型ウエル２中に保護回路のトランジスタは構成されている。そのトランジスタのゲート絶縁膜は、下層より熱酸化法による３０ｎｍの膜厚の酸化膜３とＣＶＤ法による４０ｎｍの膜厚のシリコン窒化膜４との積層構造で構成されている。さらに、その上層にはＣＶＤ法で成長された４００ｎｍの膜厚のポリシリコンのゲート電極５が位置している。そのポリシリコンゲート電極の両側の領域にイオン注入法によるドレイン・ソース領域となるｎ＋＋型領域６及び７が構成されている。また、ｐ型ウエル２とオーミック接合をとるためにｐ＋＋型領域８も形成される。これらの構成要素から保護回路のトランジスタは形作られている。そして、ｎ＋＋型ドレイン領域６とポリシリコンゲート電極５の間では、厚膜酸化膜領域１６が存在し、前述のｎ＋＋型領域６とポリシリコンゲート電極５間の距離（ゲート絶縁膜の全膜厚）は、従来の７０ｎｍから１２０ｎｍに離れている。そして、ポリシリコンゲート電極５を囲み込むようにポリシリコン酸化膜９が形成される。その上層には層間絶縁膜１０とリフロー膜１１がＣＶＤ法により成長される。これらの層間絶縁膜１０とリフロー膜１１上から各拡散領域と接続するためコンタクト窓１２を形成する。このコンタクト窓を介してバリアメタル１３とアルミニウム配線１４の積層膜を配線材料としてシリコン基板との電気的接続を行う。最後に保護膜１５をＣＶＤ法で成長して、本保護回路のトランジスタは完成する。
【００１５】
本発明の半導体素子を用いた保護回路は良好な耐圧特性を示す。図３に従来の保護回路のＩ−Ｖ特性（スナップバック特性）を示す。高電圧を印加すると、約２５Ｖという低い電圧で絶縁破壊を起こしていて、素子が破壊していることがわかる。一方、図２に本発明の半導体素子を用いた保護回路のＩ−Ｖ特性を示す。耐圧は３５Ｖ以上あり、それ以上の電圧を印加すると、ドレイン〜ソース間でパンチスルーを起こし、大電流が流れるという保護回路の理想的特性を示していることが確認できる。
【００１６】
これらの耐圧特性は、ｎｐｎ型バイポーラの動作原理に基づいている。そして、ゲートバーズビークを用いているため、電界集中が緩和され、従来の高耐圧素子以上の高耐圧化が可能となる。また、ゲート絶縁膜膜厚と関係なくこのゲートバーズビークを形成できるので、耐圧の調整も容易である。
【００１７】
本発明の半導体素子のドレイン側の厚膜酸化膜の形成を、固体撮像装置の画素領域の第２転送電極下の第２シリコン酸化膜の形成と同時に行えば、製造工程の簡略化ができる。
【００１８】
【発明の効果】
本発明により、特定電圧以上の電圧を印加すると、ドレイン〜ソース間でパンチスルーを起こし、大電流が流れるという理想的特性を示す半導体素子の提供が可能となった。
【図面の簡単な説明】
【図１】本発明の半導体素子の構造を示した図
【図２】本発明の保護回路のＩ−Ｖ特性を示した図
【図３】従来の保護回路のＩ−Ｖ特性を示した図
【図４】従来の半導体素子の構造を示した図
【符号の説明】
１  ｎ型半導体基板
２  ｐ型ウエル
３  シリコン酸化膜
４  シリコン窒化膜
５  ゲート電極
６  ｎ＋＋型ドレイン領域
７  ｎ＋＋型ソース領域
１６  厚膜酸化膜領域
【図１】
2004235214.tif 000003
【図２】
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【図３】
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【図４】
2004235214.tif 000006