(57)【要約】【課題】例えばＥＦＭ変調信号の３Ｔ未満を検出して正常な長さのデータに復号する場合、システムクロック周波数が高く消費電力が大きく発熱が多い。【解決手段】２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他のシンボルの長さである連続長ｎＴが所定の規定長として規定され、ビット間隔をＴとすると最小反転間隔が３Ｔである符号を復号する復号装置である。符号系列の所定のデータをシリアルデータから複数Ｍのパラレルデータに変換する変換手段３１と、反転間隔が３Ｔ以上の正常な場合に本来存在し得ないＴのパターンを符号系列から検出する検出手段６４と、本来存在し得ないパターンが検出手段６４で検出されると、当該パターンを正常なフォーマットの信号に上記パラレルデータで補正する補正手段６２Ａ，６２Ｂと、を有する。【選択図】　図５
2004134854.tif 000002
【特許請求の範囲】
【請求項１】
２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定され、ビット間隔をＴとすると最小反転間隔が３Ｔである符号を復号する復号装置であって、
上記符号系列の所定のデータをシリアルデータから複数Ｍのパラレルデータに変換する変換手段と、
反転間隔が３Ｔ以上の正常な場合に本来存在し得ないＴのパターンを上記符号系列から検出する検出手段と、
本来存在し得ない上記パターンが上記検出手段で検出されると、当該パターンを正常なフォーマットの信号に上記パラレルデータで補正する補正手段と、
を有する復号装置。
【請求項２】
Ｍビットの上記パラレルデータをそれぞれ保持可能な第１の保持手段および第２の保持手段を、さらに有し、
上記補正手段が、
上記変換手段と上記第１の保持手段との間に接続されている第１の補正回路と、
上記第１の保持手段と上記第２の保持手段との間に接続されている第２の補正回路と、を含み、
上記検出手段が、上記変換回路の出力と上記第１の保持手段の出力に接続されている
請求項１に記載の復号装置。
【請求項３】
上記検出手段が１Ｔまたは２Ｔのパターンを検出すると、上記補正手段が、検出された１Ｔまたは２Ｔの上記パターンを０または３Ｔ以上に変換する
請求項１に記載の復号装置。
【請求項４】
２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号データに変調されて所定の記録媒体に記録された、チャネルビット列（記録波形列）のビット間隔をＴとすると最小反転間隔が３Ｔである符号データを再生するデータ再生装置であって、
上記記録媒体からＲＦ信号を再生する手段と、
上記符号系列の所定のデータをシリアルデータから複数Ｍのパラレルデータに変換する変換手段と、
反転間隔が３Ｔ以上の正常な場合に本来存在し得ないパターンを、再生された上記ＲＦ信号から検出する検出手段と、
本来存在し得ない上記パターンが上記検出手段で検出されると、当該パターンを正常なフォーマットの信号に上記パラレルデータで補正する補正手段と、
上記符号データを復調する復調手段と、
を有するデータ再生装置。
【請求項５】
Ｍビットの上記パラレルデータをそれぞれ保持可能な第１の保持手段および第２の保持手段を、さらに有し、
上記補正手段が、
上記変換手段と上記第１の保持手段との間に接続されている第１の補正回路と、
上記第１の保持手段と上記第２の保持手段との間に接続されている第２の補正回路と、を含み、
上記検出手段が、上記変換回路の出力と上記第１の保持手段の出力に接続されている
請求項４に記載のデータ再生装置。
【請求項６】
上記検出手段が１Ｔまたは２Ｔのパターンを検出すると、上記補正手段が、検出された１Ｔまたは２Ｔの上記パターンを０または３Ｔ以上に変換する
請求項４に記載のデータ再生装置。
【請求項７】
２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定され、ビット間隔をＴとすると最小反転間隔が３Ｔである符号を復号する復号方法であって、
上記符号系列の所定のデータをシリアルデータから複数Ｍのパラレルデータに変換し、
反転間隔が３Ｔ以上の正常な場合に本来存在し得ないパターンを上記符号系列から検出し、
検出された本来存在し得ない上記パターンを正常なフォーマットの信号に上記パラレルデータで補正する
復号方法。
【請求項８】
上記シリアルデータをＭビットの上記パラレルデータに変換し、
Ｍビットの上記パラレルデータを２段のレジスタに順次保持させ、
上記２段のレジスタに保持された２Ｍビットのパラレルデータに３Ｔより小さいパターンが検出されると、後段の上記レジスタの入力側または出力側で、検出された上記パターンを正常なフォーマットの信号に補正する
請求項７に記載の復号方法。
【請求項９】
１Ｔまたは２Ｔのパターンが検出されると、検出された当該パターンを上記補正で０または３Ｔ以上に変換する
請求項７に記載の復号方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＦＭ（Ｅｉｇｈｔ　ｔｏ　Ｆｏｕｒｔｅｅｎ　Ｍｏｄｕｌａｔｉｏｎ）と呼ばれる変調後の符号を復号してビットデータを出力する復号装置および復号方法、並びに、ＥＦＭ符号を記録した光ディスク等の情報記録媒体から読み出したＲＦ信号からビットデータを復号して出力するデータ再生装置に関する。
【０００２】
【従来の技術】
ディジタル・オーディオ・ディスク、たとえばＣＤ方式のディスクでは、ＥＦＭ変調方式が採られている。
ＥＦＭ変調では、符号系列内の連続する「１」の間に入る「０」の最小連続個数が２、「０」の最大連続個数が１０の条件を満足するように、８ビットから１４ビットへの変換並びに結合ビットが付加される。
チャネルビット列（記録波形列）のビット間隔、即ちチャネルクロックの周期をＴとすると、最小反転間隔Ｔｍｉｎは、３（＝２＋１）Ｔである。また、最大反転間隔Ｔｍａｘは、１１（＝１０＋１）Ｔである。すなわち、ＥＦＭ変調により８ビットから１４ビットへの変換並びに結合ビットが付加されるデータは、最終的に３Ｔから１１Ｔ（１／Ｔ＝４．３２１８ＭＨｚ、１倍）の長さに集約される。
【０００３】
このＥＦＭ信号を復調する際には、ディスクから読み取ったＲＦ信号を波形整形することによって得られる２値のパルス列信号に基づいてクロック（以下、再生クロックと称する）を生成し、この再生クロックを用いて復調処理が行われる。この再生クロックの生成には、一般的に、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路が用いられている。
【０００４】
この再生クロックＰＣＫの周波数は４．３２１８ＭＨｚである。４．３２１８ＭＨｚはＣＤ方式でＥＦＭ信号をＰＷＭ（ｐｕｌｓｅ−ｗｉｄｔｈ　ｍｏｄｕｌａｔｉｏｎ）するときのチャネルクロック周波数であり、この３周期から１１周期まで１周期ステップでＥＦＭ信号はＰＷＭ変調されている。
ディスクから読み取られたＲＦ信号が波形整形によって２値化されて得られる２値化信号は、チャネルクロックの周期をＴとすると、ｎＴ（但し、ｎは３〜１１の整数）で変化する信号である。
【０００５】
ところで、ＣＤシステムでは、入力されたＲＦ信号を２値化してＥＦＭ復調を行ったとき、ＥＦＭ信号の３Ｔが、傷や、コンパレートレベルのずれによって、１Ｔ、２Ｔとして検出される場合がある。
ＣＤシステムの復号装置はエラー訂正回路を有するが、そのエラー訂正能力には限界がある。このため、ある一定以上の１Ｔ、２Ｔがランダムに含まれた場合、エラー訂正回路で訂正不能となってしまい、ＣＤシステムのプレイアビリティが悪化していた。
【０００６】
ＣＤシステムなど、従来のデータ再生装置において、ＥＦＭ信号の１Ｔ、２Ｔを３Ｔから１１Ｔの正常な長さに補正する技術が知られている（例えば、特許文献１参照）。
図１０は、特許文献１に記載されたＥＦＭ復調を行う回路のブロック図である。
図解されたＥＦＭブロック１２は、ＰＬＬアシンメトリ補正回路１１で２値化されたＲＦ信号のエッジ検出を行ってＮＲＺ（Ｎｏｎ　Ｒｅｔｕｒｎ　ｔｏ　Ｚｅｒｏ変換してディジタルＰＬＬ回路１１１で生成されたクロック（再生クロック）を用いて同期化し、同期化したときに発生したフォーマット上はＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔの検出を行い、検出した１Ｔ，２Ｔの信号を、所定の条件に従って０または３Ｔに補正して、ＲＦ信号から１Ｔ，２Ｔを除去し、その１Ｔ，２Ｔを除去したＲＦ信号をＥＦＭ変調する補正部１２１と、ＥＦＭ変調後の信号をＥＦＭ復調する復調回路１２２により構成されている。
補正部１２１の信号補正およびＥＦＭ復調に用いる再生クロックの周波数は４．３２１８ＭＨｚでる。この再生クロックに同期して補正部１２１が動作し、符号変調を用いた情報ディスクの表面に細かく付いた傷などによってフォーマット上エラーとなっていた、本来存在し得ないＥＦＭ信号に対して含まれる１Ｔ信号または２Ｔ信号を正常な信号に補正することができる。
【０００７】
【特許文献１】
特開２０００−２０９０９６号公報（第１８−１９頁、第２図）
【０００８】
【発明が解決しようとする課題】
通常、ＣＤシステムでは、１倍より高速なＭ倍速再生が可能である。この場合、上記特許文献１に記載されたＥＦＭ信号の復号方法では、再生クロックをさらにＭ倍の周波数に逓倍にして基準クロックを生成し、この基準クロックによってＥＦＭ信号の補正および復調を行っている。
したがって、例えば最高４８倍速読み出しを可能としたＣＤシステム、ＣＤ−Ｒなどでデータを読み出す場合、基準クロックは２０７．４４６４ＭＨｚとかなり高い周波数を用いることになる。
また、ＤＶＤシステムでは、３０ＭＨｚ前後のさらに高いクロックを使用し、１６倍速再生では約５００ＭＨｚと非常に高い周波数の基準クロックを必要とする。
【０００９】
しかし、前述したＥＦＭ信号の復号方法では、ディスクのデータ再生速度が速くなるにつれて、ＥＦＭ復調回路の動作周波数も速くなるため、以下の問題点がある。
近年のディスク再生では、ＣＤおよびＤＶＤの複数の読み出し専用、あるいは書き換え規格に対応した信号処理が１チップ化される。その場合、回路の動作周波数が複数存在し、個々の回路設計、特に高いクロック周波数で動作する回路ブロックの特性調整、スピード試験が困難となる。その結果、このような大規模回路の実現が益々困難となる傾向にある。
また、クロック周波数が高くなるにつれて消費電力が増え、あるいは発熱量等が増えて動作保証マージンが低下する。
【００１０】
本発明の第１の目的は、ＣＩＲＣ（Ｃｒｏｓｓ　Ｉｎｔｅｒｌｅａｖｅ　Ｒｅｅｄ−Ｓｏｌｏｍｏｎ　Ｃｏｄｅ）など２段の系列（シンボル）により構成され、所定の規定長にシンボルの長さが規格されている符号に対し、３Ｔより短いシンボルのデータを検出して正常な長さのデータに復号する場合、システムクロック周波数が高くても、回路の特性調整および試験が容易で、消費電力および発熱量が抑制できる復号装置、および復号方法を提供することにある。
本発明の第２の目的は、ディスクなどの記録媒体に上記２段のシンボルに変調して記録されている符号からデータを再生する際に、システムクロック周波数が高くても、回路の特性調整および試験が容易で、消費電力および発熱量が抑制できるデータ再生装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１の観点の復号装置は、上記第１の目的を達成するためのものであり、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定され、ビット間隔をＴとすると最小反転間隔が３Ｔである符号を復号する復号装置であって、上記符号系列の所定のデータをシリアルデータから複数Ｍのパラレルデータに変換する変換手段と、反転間隔が３Ｔ以上の正常な場合に本来存在し得ないＴのパターンを上記符号系列から検出する検出手段と、本来存在し得ない上記パターンが上記検出手段で検出されると、当該パターンを正常なフォーマットの信号に上記パラレルデータで補正する補正手段と、を有する。
【００１２】
本発明の第１の観点の復号方法は、上記第１の目的を達成するためのものであり、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定され、ビット間隔をＴとすると最小反転間隔が３Ｔである符号を復号する復号方法であって、上記符号系列の所定のデータをシリアルデータから複数Ｍのパラレルデータに変換し、反転間隔が３Ｔ以上の正常な場合に本来存在し得ないパターンを上記符号系列から検出し、検出された本来存在し得ない上記パターンを正常なフォーマットの信号に上記パラレルデータで補正する。
【００１３】
本発明の第２の観点のデータ再生装置は、上記第２の目的を達成するためのものであり、２個のシンボルにより構成される符号系列の同一のシンボル間に連続して配置される他の上記シンボルの長さである連続長が所定の規定長として規定されている符号データに変調されて所定の記録媒体に記録された、チャネルビット列（記録波形列）のビット間隔をＴとすると最小反転間隔が３Ｔである符号データを再生するデータ再生装置であって、上記記録媒体からＲＦ信号を再生する手段と、上記符号系列の所定のデータをシリアルデータから複数Ｍのパラレルデータに変換する変換手段と、反転間隔が３Ｔ以上の正常な場合に本来存在し得ないパターンを、再生された上記ＲＦ信号から検出する検出手段と、本来存在し得ない上記パターンが上記検出手段で検出されると、当該パターンを正常なフォーマットの信号に上記パラレルデータで補正する補正手段と、上記符号データを復調する復調手段と、を有する。
【００１４】
第１の観点では、変換手段において、入力された符号系列の所定のデータが、シリアルデータから複数Ｍのパラレルデータに変換される。また、検出手段において、入力された符号系列から、最小反転間隔が３Ｔより小さく正常な場合に本来存在し得ないＴのパターンである、１Ｔまたは２Ｔの少なくとも一方が検出される。そして、検出手段で本来存在し得ないＴにパターンが検出されると、補正手段において、当該パターンが３Ｔ以上の正常なフォーマットの信号にパラレルデータで補正される。
【００１５】
第２の観点では、記録媒体からＲＦ信号が再生される。そして、変換手段において、再生されたＲＦ信号に含まれる符号系列の所定のデータが、シリアルデータから複数Ｍのパラレルデータに変換される。検出手段において、再生されたＲＦ信号から、最小反転間隔が３Ｔより小さく正常な場合に本来存在し得ないＴのパターンである、１Ｔまたは２Ｔの少なくとも一方が検出される。検出手段で本来存在し得ないＴにパターンが検出されると、補正手段において、当該パターンが３Ｔ以上の正常なフォーマットの信号にパラレルデータで補正される。
補正された符号データは復調手段において復調される。
【００１６】
このように、発生した１Ｔ、２Ｔ信号を補正することにより、今までエラーとなっていた信号を復元できる。そのため、エラー訂正回路で訂正を行う信号が、３Ｔから１１Ｔのフォーマットに補正されるため、結果的にエラーレートが向上し、プレイアビリティが向上する。
また、ディスク表面に細かく付いた傷によってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入力されないものや正確に２値化されずに発生した、１Ｔ、２Ｔの信号を除去することができる。
【００１７】
このような符号の復元（復号）によるエラーの補正は、パラレルデータのまま行われるため、Ｍ個のビットデータの処理が一括して行われる。
【００１８】
【発明の実施の形態】
以下、たとえばＣＤプレーヤに適用された本発明の実施形態について図面を参照しつつ詳細に説明する。なお、本発明は、ＣＤプレーヤへの適用に限定されるものではなく、ＭＤプレーヤ、ＤＶＤプレーヤなどディスクプレーヤ全般に適用し得るものである。
【００１９】
図１は、本発明に係る復号装置が適用されるＣＤプレーヤの制御系の一実施形態を示す構成図である。
【００２０】
本制御系は、図１に示すように、ディスク（ＣＤ；符号変調を用いた情報ディスク）１、スピンドルモータ２、光学式ピックアップ（以下、単にピックアップと称する）３、Ｉ／ＶＡｍｐ８、ＲＦイコライズ回路（以下、ＲＦイコライザと称する）９、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）回路１０、コントローラ２０、および光学系サーボ信号処理回路２２を主構成要素としている。
【００２１】
図１において、符号変調されたデータがディスク１に記録されている。
ＣＤのディスクに記録されているデータは、４４．１ｋＨｚでサンプリングした１６ビットのデジタルデータを上位（Ｕｐｐｅｒ）／下位（Ｌｏｗｅｒ）側に８ビットずつ２分割され、インターリーブ処理を施した上でＣ１、Ｃ２系列に添ってパリティが付加される。
そして、この８ビットのデータ語が予め定められている１４ビットの符号語（チャネルビット）にパターン変換（ＥＦＭ変調）された後、ＥＦＭ変調後の直流成分を低減させるために、データ間に３ビットの結合ビットが付加されて、ディスクにＮＲＺＩ（ｎｏｎ−ｒｅｔｕｒｎ　ｔｏ　ｚｅｒｏ　ｃｈａｎｇｅ　ｏｎ　ｏｎｅ）で記録される。
この記録されたデータは、ディスク１がスピンドルモータ２によって回転駆動している間に、ピックアップ３によって読み取られる。
【００２２】
ピックアップ３は、レーザダイオード４、レーザダイオード４から発せられるレーザ光ビームをディスク１の信号記録面上に情報読取用光スポットとして集束させる対物レンズ５、ディスク１からの反射光ビームの進行方向を変える偏光ビームスプリッタ６、反射光ビームを受光するフォトディテクタ７等によって構成され、スレッド送りモータ（図示せず）を駆動源としてディスク半径方向において移動自在に設けられている。
ピックアップ３にはさらに、図示しないが、ディスク１の記録トラックに対して情報読取用光スポットをディスク半径方向において移動させるトラッキングアクチュエータと、対物レンズ５のその光軸方向において移動させるフォーカスアクチュエータとが内蔵されている。
ピックアップ３の出力信号は、Ｉ（電流）／Ｖ（電圧）アンプ８で電流信号から電圧信号に変換され、さらにＲＦイコライザ９で波形整形された後、ＲＦ信号としてＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）回路１０に供給される。
【００２３】
ＤＳＰ回路１０は、ＰＬＬアシンメトリ補正回路１１、ＥＦＭブロック１２、サブコード処理回路１３、ＲＡＭ１４、エラー訂正回路１５、デ・インターリーブ回路１６を有している。
ＤＳＰ回路１０には、さらに、スピンドルモータ２の回転制御をなすスピンドル・サーボ信号処理回路１８が設けられている。ＤＳＰ回路１０は、クリスタル発振子２１の高精度の発振出力に基づいて各種のクロックを発生するクロック発生器１７を内蔵し、各クロックに基づいて各種の信号処理を行う。
【００２４】
光学系サーボ信号処理回路２２は、ピックアップ３の動作に関連する各サーボ系、即ち情報読取用光スポットをディスク１の記録トラックに追従させるためのトラッキングサーボ系、当該光スポットをディスク１の信号記録面上に常に集束させるためのフォーカスサーボ系およびピックアップ３のディスク半径方向における位置制御をなすためのスレッドサーボ系を制御するためのものである。
【００２５】
次に、このＤＳＰ回路１０における信号処理系について説明する。
ＤＳＰ回路１０は、前述したように、ＰＬＬアシンメトリ補正回路１１およびＥＦＭブロック１２を有している。
【００２６】
ＰＬＬアシンメトリ補正回路１１は、ＲＦイコライザ９からのＲＦ信号を受けて、アシンメトリ（ａｓｙｍｍｅｔｒｙ）の補正を行い、２値化したＲＦ信号（ＥＦＭ信号）Ｓ１１をＥＦＭブロック１２に出力する。なお、アシンメトリとは、ＲＦ信号のアイパターンの中心が振幅の中心からずれる状態を言う。
ＰＬＬアシンメトリ補正回路１１は、図示しないが、２値の信号エッジ（２値のパルス列信号）に基づいて再生クロックＰＣＫを生成するディジタルＰＬＬ回路を内蔵している。この再生クロックＰＣＫの周波数は４．３２１８ＭＨｚである。
なお、ディジタルＰＬＬ回路は、２値化されたＥＦＭ信号をもとに、再生クロックＰＣＫの逓倍の基準クロックを生成する。この再生クロックＰＣＫの逓倍の基準クロックＨＩＦは、通常速動作時は、４．３２１８ＭＨｚ×８（＝３４．５７４４ＭＨｚ）、倍速動作時は４．３２１８ＭＨｚ×６（＝２５．９３０８ＭＨｚ）である。
【００２７】
ＥＦＭブロック１２は、主に、２値化されたＥＦＭ信号の補正を行う。この補正では、詳細は後述するが、ディジタルＰＬＬ回路で生成された再生クロックＰＣＫを用いて同期化し、同期化したときに発生したフォーマット上はＥＦＭ信号として本来存在し得ない１Ｔ，２Ｔ（Ｔはチャネルクロックの周期）の検出を行い、検出した１Ｔ，２Ｔの信号を、所定の条件に従って０または３Ｔに補正（この補正については、後で詳述する）して、ＲＦ信号から１Ｔ，２Ｔを除去し、その１Ｔ，２Ｔを除去したＲＦ信号をＥＦＭ変調する。また、ＥＦＭブロック１２は、ＥＦＭ変調後の信号をＥＦＭ復調する機能を有している。
【００２８】
ＥＦＭブロック１２において復調されたＥＦＭ信号は、ディジタルオーディオのデータと、エラー訂正・検出用のパリティになるとともに、フレーム同期信号のすぐ後ろに入っているサブコードが復調される。このサブコードは、サブコード処理回路１３を経てコントローラ２０に供給される。
ＥＦＭ復調後のデータは一端ＲＡＭ１４に格納され、エラー訂正回路１５によってエラー訂正・検出用のパリティに基づいてエラー訂正が行われる。
エラー訂正後のデータは、デ・インターリーブ回路１６にてＣＩＲＣ（Ｃｒｏｓｓ　Ｉｎｔｅｒｌｅａｖｅ　Ｒｅｅｄ−Ｓｏｌｏｍｏｎ　Ｃｏｄｅ）のインターリーブが解かれ、Ｌ／Ｒｃｈのオーディオ信号として出力される。
【００２９】
図２は、ＥＦＭブロック１２の詳細をＰＬＬアシンメトリ補正回路１１とともに示す図である。
ＥＦＭブロック１２は、図２に示すように、変化点検出部３０、ＰＬＬアシンメトリ補正回路１１により２値化されたＲＦ信号Ｓ１１をシリアルデータからパラレルデータに変換する、本発明の“変換手段”の一実施形態としてのシリアル−パラレル（Ｓ／Ｐ）変換部３１、本発明の“補正手段”としての補正部３２、補正後のデータをパラレルデータからシリアルデータに戻すパラレル−シリアル（Ｐ／Ｓ）変換部３３、および、復調手段としてのＥＦＭ復調回路３４を有している。
変化点検出部３０は、ＰＬＬアシンメトリ補正回路１１で２値化されたＲＦ信号Ｓ１１のエッジ検出を行ってＮＲＺ（Ｎｏｎ　Ｒｅｔｕｒｎ　ｔｏ　Ｚｅｒｏ）変換する。変換後のエッジ検出信号は、Ｓ／Ｐ変換部３１に入力される。
【００３０】
図３は、Ｓ／Ｐ変換部３１の詳細を、変化点検出部３０とともに示す図である。
Ｓ／Ｐ変換部３１は、３ビットのカウンタ３５と、８ビットのレジスタ（図中、ＥＤＧＥＡと表記）３６とを有する。
カウンタ３５のクロック端子と、レジスタ３６のデータ入力クロック端子とに、再生クロックＰＣＫの供給線が接続されている。カウンタ３５の桁上げ信号の出力端子がレジスタ３６のデータ出力クロック端子に接続され、レジスタ３６のシリアルデータ入力端子が変化点検出部３０の出力に接続されている。レジスタ３６は８本のパラレル出力端子を有する。
【００３１】
ＥＦＭ変調されたＲＦ信号（信号Ｓ１１等）に同期した再生クロックＰＣＫがカウンタ３５のクロック入力に供給される。カウンタ３５は、入力した再生クロックＰＣＫのパルス数を“０”から“７”までカウントアップする。また、同じ再生クロックＰＣＫをデータ入力クロックとして、レジスタ３６のシリアルデータの取り込みが制御される。これにより、変化点検出部３０から出力され再生クロックＰＣＫに同期したＥＦＭ信号のエッジ検出信号Ｓ３０が、レジスタ３６内をシフトしながら入力される。再生クロックＰＣＫの８周期で、８ビットのエッジ検出信号Ｓ３０がレジスタ３６内にラッチされる。再生クロックＰＣＫの次のパルスが入力されると、桁上げ信号がカウンタ３５から出力され、これが８倍周期のクロック信号ＰＣＫ８としてレジスタ３６の出力クロック端子に入力される。これにより、ラッチされていた８ビット分のエッジ検出信号が、レジスタ３６の８本のパラレル出力から補正部３２に送られる。このとき同時に、再生クロックＰＣＫの次の８周期分のエッジ検出信号Ｓ３０のシリアル入力が開始される。以後、同様にして８ビット分のエッジ検出信号（シリアルデータ）がレジスタ３６内にラッチされるたびに、そのラッチデータが次の再生クロックパルスにより一斉にパラレルに出力される。
以上より、エッジ検出信号に同期した再生クロックＰＣＫ（周波数：４．３２１８ＭＨｚ）を用いて、エッジ検出信号Ｓ３０の８ビットデータに対しシリアル−パラレル変換が実行され、パラレルデータＳ３３として出力される。以後、パラレルデータＳ３３に対して、補正およびＥＦＭ変調（エッジ検出信号を元のＥＦＭ信号に戻す操作）が行われる。また、再生クロックＰＣＫの８倍周期のクロック信号ＰＣＫ８（周波数：５２０．２２５ｋＨｚ）が生成され、これが補正部３２に送出され、補正およびＥＦＭ変調に用いられる。
【００３２】
図４は、補正部３２内の一構成例を示すブロック図である。
補正部３２は、ＣＤ，ＭＤ，ＤＶＤなど、符号変調を用いた情報ディスク１の表面に細かく付いた傷や、たとえばＲＦイコライザ９におけるコンパレートレベルのずれによってフォーマット上エラーとなっていた、本来存在し得ないＥＦＭ信号に対して含まれる１Ｔ信号または２Ｔ信号を、たとえば以下に示す方式に従って０または３Ｔ信号に補正する。
【００３３】
補正方式には、パターン検出方式、エッジ検出方式、および強制補正方式がある。これら補正方式は以下の内容で、１Ｔ信号または２Ｔ信号を０または３Ｔ信号に補正する。
【００３４】
１．パターン検出方式
・１Ｔを含む連続したＴのパターンを検出して０、３Ｔに補正する。
・１Ｔを含む連続したパターンを検出して任意のＴに補正する。
・１Ｔ、２Ｔを含む連続したパターンを検出して任意のＴに補正する。
・２Ｔを含む連続したＴのパターンを検出して０、３Ｔに補正する。
・２Ｔを含む連続したパターンを検出して任意のＴに補正する。
２．エッジ比較方式
・２Ｔが検出された場合、前後のＴの長さを比較して長い方に補正する。
・２Ｔの、ＥＦＭ信号の各エッジの位相エラーを比較して３Ｔに補正する。
３．強制補正方式
・２Ｔが検出された場合、強制的に前または後ろへ１Ｔ伸ばし３Ｔに補正する。
・１Ｔが検出された場合、強制的に前または後ろへ１Ｔ伸ばし３Ｔに補正する。
【００３５】
補正部３２は、検出した１Ｔを０Ｔに補正する第１の補正回路部５１Ａ、検出した２Ｔを３Ｔまたは０Ｔに補正する第２の補正回路部５１Ｂ、検出した２Ｔを３Ｔに補正する第３の補正回路部５１Ｃ、検出した１Ｔを３Ｔに補正する第４の補正回路部５１Ｄ、セレクタ（ＳＥＬ）５２、およびＥＦＭ変調回路５３を有している。
なお、セレクタ５２は、補正モード時には、第４の補正回路部５１Ｄの出力をＥＦＭ変調回路５３に入力させ、補正を行わないときには、Ｓ／Ｐ変換後のパラレルデータＳ３３をＥＦＭ変調回路５３に直接入力させる。モード切り替えは、モード選択信号Ｓｍを与えることにより実行される。
【００３６】
このような構成を有する補正部３２では、エッジ検出後にパラレル化されたデータＳ３３に対し、第１の補正回路部５１Ａ（Ａ）→第２の補正回路部５１Ｂ（Ｂ）→第３の補正回路部５１Ｃ（Ｃ）→第４の補正回路部５１Ｄ（Ｄ）における補正が行われる。補正後のデータは再びＥＦＭ変調回路５３でＥＦＭ信号へ変換されて、後段のＰ／Ｓ変換部３３に送られる。
【００３７】
次に、補正回路の具体的な回路構成について、第１の補正回路部５１Ａを例として、図面を参照して説明する。
【００３８】
図５は、第１の補正回路部５１Ａの構成例を示すブロック図、図６は図５の一部の詳細な回路を示す図である。なお、図５には、Ｐ／Ｓ変換部３１の一部も示されている。
第１の補正回路部５１Ａは、図５に示すように、第１の保持回路としての８ビットのレジスタ（ＥＤＧＥＢ）６１Ａ、第２の保持回路としての８ビットのレジスタ（ＥＤＧＥＣ）６１Ｂ、第１の補正回路６２Ａ、第２の補正回路６２Ｂ、１Ｔ検出器６４、および、１Ｔ除去判定回路６５を有する。レジスタ６１Ａ、レジスタ６１Ｂ、第１の補正回路６２Ａおよび第２の補正回路６２Ｂは、すべて８つのデータ入力と、８つのデータ出力を有して、８ビットのデータをパラレルに処理する。
第１の補正回路６２Ａの入力が、Ｓ／Ｐ変換部３１内のレジスタ３６の出力に接続されている。第１の補正回路６２Ａ、レジスタ６１Ａ、第２の補正回路６２Ｂ、レジスタ６１Ｂが、Ｓ／Ｐ変換部３１側から順に縦続接続されている。レジスタ６１Ａと６１Ｂのクロック入力に、Ｓ／Ｐ変換部３１側から送られる８倍周期のクロック信号ＰＣＫ８が供給される。
Ｓ／Ｐ変換部３１のレジスタ３６の出力と、レジスタ６１Ａの出力が１Ｔ検出器６４に接続されている。１Ｔ検出器６４は、その検出結果を示す信号Ｓ６４を１Ｔ除去判定回路６５に送る。１Ｔ除去判定回路６５は、入力される制御信号Ｓと信号Ｓ６４に応じて、１Ｔの除去判定を行い、第１および第２の補正回路６２Ａと６２Ｂを制御する。
【００３９】
第１および第２の補正回路６２Ａ，６２Ｂは、図６に示すように、入力側のレジスタの８つの出力端子と出力側のレジスタの８つの入力端子との間に、それぞれ接続された２入力セレクタ７２と、セレクタ７２のレジスタに接続された入力と他の入力との間に接続されたインバータ７１とからなる基本構成を有する。このセレクタ７２とインバータ７１とからなる基本構成が８つ繰り返し接続されることによって、補正回路６２Ａ，６２Ｂが構成されている。第１の補正回路６２Ａのセレクタ７２が１Ｔ除去判定回路６５から出力される制御信号Ｓ６５Ａにより制御され、第２の補正回路６２Ｂのセレクタ７２が１Ｔ除去判定回路６５から出力される制御信号Ｓ６５Ｂにより制御される。これらの制御信号は、１Ｔの検出結果（および、その前後のパターンの検出結果）に応じて反転するビットを指示する。これによって１Ｔが除去され、あるいは周囲のパターンのビットと同じ論理となって周囲のパターンに加えられる。なお、このビット反転回路は、１Ｔのみならず、その前後のパターンを補正するためにも用いられる。
【００４０】
補正部３２は、連続したＴの中に１Ｔを含む任意のパターンに着目して補正を行う。この場合、発生頻度の低いもの、１Ｔ、２Ｔを含む前後のＴの長さが、あるパターンに沿って入力されるものについて、確実に補正を行い、それらの補正を行った後、一番効果的な補正を行う。
１Ｔの短いものから、長いものへ補正を行うことにより、効果的に補正を行うことができる。また、１Ｔ、２Ｔ信号に対してのみ補正を行うことにより、正常に入力されたＥＦＭ信号の３Ｔから１１Ｔを壊さずに補正を行うことが可能になる。
【００４１】
１Ｔを０Ｔにする第１の補正回路部５１Ａによって、１Ｔが検出されると、前後のＴのパターンに限らず強制的に０Ｔに戻す（反転する）補正が可能である。この強制的に１Ｔを除去する補正は、例えば、次の７種類の連続パターンがある。これ以外の場合、１Ｔを単に除去するだけなら、１１Ｔを超えることがなければ補正は可能である。
【００４２】
2004134854.tif 000003
【００４３】
１Ｔを前後の何れかのパターンに加える補正は、前後のパターンの短い方に加える。このためには、１Ｔのみならず、その前後のパターンを検出する機能が必要となる。前方あるいは後方のパターンをどの程度まで検出するかは任意である。このような構成は、図示していないが、例えば、後方の４Ｔまでのパターンを検出させるためには、８ビットのレジスタを図５のレジスタ３６と第１の補正回路６２Ａとの間に５段、縦続接続させ、その４つの中間接続点を検出して後方の１Ｔから４Ｔを検出し、その検出結果を１Ｔ除去判定回路６５に入力させる。同様に、前方の４Ｔまでのパターンを検出させるためには、８ビットのレジスタを図５のレジスタ６１Ｂの後段に４段、縦続接続させ、その３つの中間接続点と出力を検出して前方の１Ｔから４Ｔを検出し、その検出結果を１Ｔ除去判定回路６５に入力させる。１Ｔ除去判定回路６５は、これらの検出結果を考慮して、１Ｔを前または後ろに加える補正を行う。
【００４４】
第２の補正回路部５１Ｂは、特に図示しないが、補正回路とレジスタを最低でも２組交互に従属接続させて、合計４箇所で２Ｔの検出を行う。この場合、１Ｔ検出回路６４に代えて２Ｔ検出回路を、１Ｔ除去判定回路６５に代えて２Ｔ除去判定回路を設ける。
【００４５】
第２の補正回路部５１Ｂによって補正されるパターンは２Ｔと３Ｔが少なくとも１回連続するパターンである。２Ｔが検出されると、２Ｔを除去（反転）する補正、または、２Ｔを３Ｔにする補正が可能である。この補正は、例えば、次の３種類の連続パターンがある。
【００４６】
［補正前］　　　　　　　［補正後］
３Ｔ＋２Ｔ＋３Ｔ　→　　　　　８Ｔ
ｎＴ＋２Ｔ＋３Ｔ　→　（ｎ−１）Ｔ＋３Ｔ＋３Ｔ、ｎ≧４
３Ｔ＋２Ｔ＋ｎＴ　→　３Ｔ＋３Ｔ＋（ｎ−１）Ｔ、ｎ≧４
【００４７】
２Ｔが検出されたら強制的に０Ｔにする場合を除き、前後のパターンの検出が必要であり、この場合、例えば、後方の３Ｔまでのパターンを検出させるためには、前述した場合と同様、８ビットのレジスタを前後にそれぞれ必要数、縦続接続させ、後方と前方の１Ｔから４Ｔを検出し、その検出結果を２Ｔ除去判定回路に入力させる。２Ｔ除去判定回路は、これらの検出結果を考慮して前後のパターンの増減を判断し、その結果を補正に反映させる。
【００４８】
第３の補正回路部５１Ｃは、特に図示しないが、補正回路とレジスタを最低でも２組交互に従属接続させて、合計４箇所で２Ｔの検出を行う。この場合も、１Ｔ検出回路６４に代えて２Ｔ検出回路を、１Ｔ除去判定回路６５に代えて２Ｔ除去判定回路を設ける。
【００４９】
第３の補正回路部５１Ｃによって補正されるパターンは、２Ｔと４Ｔ以上のｎＴまたはｍＴ（ｎ、ｍ≧４）とが２Ｔの前後に連続する場合である。２Ｔが検出されると、２Ｔを３Ｔにし、前後の何れかをＴだけ短くする補正が可能である。この補正は、例えば、次の２種類の連続パターンがある。
【００５０】
［補正前］　　　　　　　［補正後］
ｍＴ＋２Ｔ＋ｎＴ　→　（ｍ−１）Ｔ＋３Ｔ＋ｎＴ
ｍＴ＋２Ｔ＋ｎＴ　→　ｍＴ＋３Ｔ＋（ｎ−１）Ｔ
【００５１】
この双方の連続パターンの補正では、前後のパターンの検出が必要であり、この場合、例えば、後方の３Ｔから１１Ｔまでのパターンを検出させるためには、前述した場合と同様、８ビットのレジスタを前後にそれぞれ必要数、縦続接続させ、後方と前方の３Ｔから１１Ｔを検出し、その検出結果を２Ｔ除去判定回路に入力させる。２Ｔ除去判定回路は、これらの検出結果を考慮して前後のパターンの増減を判断し、その結果を補正に反映させる。
【００５２】
第４の補正回路部５１Ｄによって補正されるパターンは、１Ｔの前後に４Ｔ以上のｎＴとｍＴ（ｎ、ｍ≧４）が連続する場合である。この連続パターンが検出されると、２Ｔを３Ｔするが、この場合、前後のパターンが４Ｔ以上とともに長いので均等に１Ｔだけ短くする補正が可能である。この補正は、例えば、次の１種類の連続パターンがある。
【００５３】
［補正前］　　　　　　　［補正後］
ｍＴ＋１Ｔ＋ｎＴ　→　（ｍ−１）Ｔ＋３Ｔ＋（ｎ−１）Ｔ
【００５４】
この場合、第１の補正回路部５１Ａで前後のパターンが短い場合は既に補正されているので、強制的に前後のパターンを１Ｔ短くする補正が可能である。この場合、前後のパターン長を検出するための機能は省略できる。
以上の第１から第４の補正回路の機能切り替えは、例えば第１の補正回路部５１Ａの場合、１Ｔ除去判定回路に入力される機能選択信号Ｓに応じて行われる。
【００５５】
以下、具体的な補正例を、図５に示す第１の補正回路部５１Ａによって、連続パターン（４Ｔ＋１Ｔ＋３Ｔ）を（８Ｔ）にする補正について説明する。
図７は、この補正のタイミングチャートである。
図７（Ａ）に、再生クロック信号ＰＣＫからカウンタ３５によって同期して生成された８倍周期のクロックＰＣＫ８を示す。クロックＰＣＫ８は再生クロック信号ＰＣＫに同期しているため、再生クロック信号ＰＣＫに同期した補正前のＥＦＭ信号Ｓ１１の、あるデータが、図７（Ｂ）の８ビットのパターンを有する場合、そのデータ長は（４Ｔ＋１Ｔ＋３Ｔ）となる。このＥＦＭ信号が、変化点検出部３０においてエッジ検出される。図７（Ｃ）に示すエッジ検出信号Ｓ３０は、図５の１Ｔ部分を含めて後方に１Ｔの延長された２Ｔの信号に変化する。２Ｔ以上では、連続した２Ｔの信号でないため、１Ｔの検出は容易である。この場合、図５の１Ｔ検出器６４は、実際には２Ｔを検出する。これにより、１Ｔが検出されたことが信号Ｓ６４によって１Ｔ除去判定回路６５に送られる。
この８ビットの連続パターンデータが、第１の補正回路部５１Ａ内のレジスタ列を通過する間に、その途中にある第１の補正回路６２Ａ、あるいは場合によっては第１および第２の補正回路６２Ａ，６２Ｂの双方で補正される。１Ｔ除去判定回路６５から出力される制御信号Ｓ６５Ａ、あるいは制御信号Ｓ６５ＡとＳ６５Ｂによって、対応するビットで、インバータ７２側が選択されてセレクタ７２から反転したビットが出力される。この場合、連続した２つのビットが強制反転される。
図７（Ｄ）に、ビット反転（補正）されたエッジ検出信号をＥＦＭ変調部５３でＥＦＭ変調した信号、即ち補正部３２の出力信号Ｓ３２を示す。
【００５６】
このように２ビットの強制反転を確実に行うため、２つの補正回路が設けられている。
図８は、ビット列“１１”の検出時のレジスタ出力のビットパターンを示す図表である。また、図９は、ビット列“１１”を“００”に補正するレジスタ出力側ノードのビットパターンを示す図表である。これらの図において０から７でビット番号を示し、ＡからＨに各行のビットパターンの組み合わせ例を示す。なお、この図には着目した８ビットのパターンのみ示す。
【００５７】
基本的には、図８に示すレジスタ３６（ＥＤＧＥＡ）通過直後に検出したビットパターンの補正は、図９のレジスタ６１Ａ（ＥＤＧＥＢ）の出力側で行う。また、図８に示すレジスタ６１Ａ（ＥＤＧＥＢ）通過直後に検出したビットパターンの補正は、図９のレジスタ６１Ｂ（ＥＤＧＥＣ）の出力側で行う。
ところが、図８のＤパターンのように、２つのレジスタ（ＥＤＧＥＡとＷＤＧＥＢ）の出力の最下位と最上位に別れてビット列“１１”が現出する場合、異なる箇所で同時に補正を行う必要がある。このため、第１の補正回路６２Ａと６２Ｂが必要となる。
ここには図示していない２Ｔの補正はビット列“１０１”の検出となることから、この場合も、第１の補正回路６２Ａと６２Ｂにおける同時補正が必要な場合が存在する。２Ｔの補正は、このようにビット列の組み合わせが異なるのみで、１Ｔの場合と同様に実行できる。
また、１Ｔまたは２Ｔの前後のパターンの補正も、レジスタの出力に現出するビット列のパターンが特有な場合を検出して判断し、必要な補正を行うため、基本的な補正方法は、上記と共通する。
【００５８】
その後、図２のＰ／Ｓ変換部３３でパラレル−シリアル変換を行う。この変換は８入力のレジスタに８ビットデータをラッチさせて順次シフトさせながらシリアルに出力することで達成できる。その際、最上位ビットを先に出力させる。
その後、ＥＦＭ復調回路３４で復調する。
【００５９】
なお、本発明の実施の形態では、以下に述べる種々の変更が可能である。
再生クロックＣＫから生成する、より低い周波数のクロックＣＫ８は、再生クロックの８倍の周期に限らず、２倍以上なら任意である。ただし、この再生クロックＣＫから生成した低周波数クロックに応じて補正およびＥＦＭ変調で一括処理するデータのビット数が決まるため、後段の信号処理の規格に適合することが望ましい。
また、後段の信号処理をパラレル処理する場合は、Ｐ／Ｓ変換部３３は省略可能である。
さらに、補正回路の構成は、図６に限定されず、セレクタを含まないゲートロジック回路で構成可能である。
なお、ＥＦＭ変調符号を例としたが、シンボル長の下限が決められた符号系列であれば、その下限より小さい誤りの訂正に本発明を適用できる。
【００６０】
以上説明した本発明の実施の形態では、以下の効果が得られる。
第１に、例えばＣ１系列とＣ２系列のシンボルで２段に構成されたエラー訂正用符号系列で、規定の長さの範囲より小さい１Ｔ、２Ｔ信号を補正することにより、今までエラーとなっていた信号を復元できる。そのため、エラー訂正回路で訂正を行う信号が、３Ｔから１１Ｔのフォーマットに補正されるため、結果的にエラーレートの向上、プレイアビリティの向上を図れる利点がある。
【００６１】
第２に、ディスク表面に細かく付いた傷によってＲＦ信号の振幅レベルが下がり正確にＲＦ信号が入力されないもの、また、アシンメトリのずれによってスライスレベルがプラス、またはマイナス側にシフトしてしまい正確に２値化されずに発生した、１Ｔ、２Ｔの信号を除去することができる。
このため、これらのアシンメトリずれディスクや傷ディスクなどの粗悪ディスクに対して再生能力を向上することができる利点がある。
【００６２】
第３に、再生クロックＰＣＫより低い周波数のクロック、例えば８倍周期のクロックＰＣＫ８をカウンタ３５によって容易に生成することが出来る。その際、クロックＰＣＫ８を再生クロックＰＣＫと同期して生成するため、ＥＦＭ信号と特に同期を取る必要がない。
第４に、ＥＦＭ信号のデータを再生クロックＰＣＫの複数Ｍのパラレルデータに変換して、クロックＰＣＫ８に同期して補正するため、処理負担が低減し、また、さらなる再生クロックＰＣＫの周波数を高くする余地が生まれる。その結果、動作周波数を上げることができ、比較的小さい容量のディスクから大容量データディスクにいたるまで種々のフォーマットを再生できるマルチ対応装置の開発が容易となる。特に、消費電力および発熱量の低減ができ、設計時の特性調整、スピード試験が容易になる。
【００６３】
【発明の効果】
本発明に係る復号装置および複合方法によれば、復号時の補正が、複数Ｍのシリアルデータで行われるため、復号処理の周波数を下げることができ、処理の負担が軽く、消費電力、発熱量を下げることができる。
本発明に係るデータ再生装置によれば、動作周波数を下げることにより、複数のフォーマットに対応した大規模なデータ再生装置の設計がしやすく、高速再生に対応でき、消費電力、発熱量を下げることができ、その上、スピード試験がしやすくなるなどの利点がある。
【図面の簡単な説明】
【図１】本発明に係る復号装置が適用されるＣＤプレーヤの制御系の一実施形態を示す構成図である。
【図２】本発明に係るＥＦＭブロックの構成を、より詳細に示すブロック図である。
【図３】本発明に係る変換手段の構成例を示す回路図である。
【図４】本発明に係るＥＦＭブロックの補正回路の構成例を示すブロック図である。
【図５】図４の第１の補正回路部の構成例を示す回路図である。
【図６】図５の第１および第２の補正回路の構成例を示す回路図である。
【図７】図５の動作を説明するためのタイミングチャートである。
【図８】図７の動作において、ビット列“１１”の検出時のレジスタ出力のビットパターンを示す図表である。
【図９】図７の動作において、ビット列“１１”を“００”に補正するレジスタ出力側ノードのビットパターンを示す図表である。
【図１０】先行技術文献（特許文献１）に記載されたＥＦＭブロックの構成を示すブロック図である。
【符号の説明】
１…ディスク、２…スピンドルモータ、３…ピックアップ、８…Ｉ／ＶＡｍｐ、９…ＲＦイコライザ、１０…ＤＳＰ回路、１１…ＰＬＬアシンメトリ補正回路、１２…ＥＦＭブロック、１３…サブコード処理回路、１４…ＲＡＭ、１５…エラー訂正回路、１６…デ・インターリーブ回路、１７…クロック発生器、１８…スピンドル・サーボ信号処理回路、２０…コントローラ、２２…光学系サーボ信号処理回路、３０…変化点検出部、３１…変換手段としてのＳ／Ｐ変換部、３２…補正部、３３…Ｐ／Ｓ変換部、３４…ＥＦＭ復調部、３５…カウンタ、３６…レジスタ、５１Ａ…第１の補正回路部、５１Ｂ…第２の補正回路部、５１Ｃ…第３の補正回路部、５１Ｄ…第４の補正回路部、５２…セレクタ、５３…ＥＦＭ変調回路、６１Ａ…第１の保持回路としてのレジスタ、６１Ｂ…第２の保持回路としてのレジスタ、６２Ａ…第１の補正回路、６２Ｂ…第２の補正回路、６４…検出手段としての１Ｔ検出器、６５…１Ｔ除去判定回路、７１…インバータ、７２…セレクタ。
【図１】
2004134854.tif 000004
【図２】
2004134854.tif 000005
【図３】
2004134854.tif 000006
【図４】
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【図５】
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【図６】
2004134854.tif 000009
【図７】
2004134854.tif 000010
【図８】
2004134854.tif 000011
【図９】
2004134854.tif 000012
【図１０】
2004134854.tif 000013