(57)【要約】【課題】デジタル・アナログ変換器の利得安定度を安価に向上させる。【解決手段】少なくとも１組の相補出力と少なくとも１つの基準入力とを備えたデジタル・アナログ変換器１０用の利得安定化回路であって、デジタル・アナログ変換器１０の前記少なくとも１組の相補出力にそれぞれ結合され、デジタル・アナログ変換器１０の出力信号を検出して出力する加算器１４と、加算器１４から出力された信号と外部基準電圧とを入力し、加算器１４から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器１６とを含んでなり、誤差検出器１６から出力される該差分に対応する信号を、デジタル・アナログ変換器１０の前記基準入力へとフィードバックすることを特徴とする回路と、この回路を適用したデジタル・アナログ変換器とを提供する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準入力と相補出力対とを備え、該基準入力への入力信号に応じて該相補出力対に相補出力信号対を出力するデジタル・アナログ変換器用の利得安定化回路であって、
前記相補出力対に結合される第１および第２の入力と、外部基準信号を入力する第３の入力と、該第１および第２の入力が受信する信号の和に関連する信号と前記外部基準信号との差分に関連する信号を前記基準入力に供給するための出力とを含んでなる回路。
【請求項２】
少なくとも１組の相補出力と少なくとも１つの基準入力とを備えたデジタル・アナログ変換器用の利得安定化回路であって、
該デジタル・アナログ変換器の前記少なくとも１組の相補出力にそれぞれ結合され、該デジタル・アナログ変換器の出力信号を検出して出力する加算器と、
該加算器から出力された信号と外部基準電圧とを入力し、該加算器から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器と
を含んでなり、該誤差検出器から出力される該差分に対応する信号を、前記デジタル・アナログ変換器の前記基準入力へとフィードバックすることを特徴とする回路。
【請求項３】
前記外部基準電圧は、前記加算器および前記誤差検出器の回路構成に応じた極性に設定することを特徴とする請求項２に記載の回路。
【請求項４】
前記デジタル・アナログ変換器の前記基準入力が電流入力型である場合には、前記誤差検出器から出力された前記差分に対応する電圧を、前記デジタル・アナログ変換器の前記基準入力へと電圧電流変換手段を介してフィードバックする請求項２から３のいずれかに記載の回路。
【請求項５】
前記加算器が、反転増幅器と差動増幅器との組み合わせにより実現されている請求項２から４のいずれかに記載の回路。
【請求項６】
少なくとも１組の相補出力を有するデジタル・アナログ変換回路と、
該デジタル・アナログ変換回路の少なくとも１組の相補出力にそれぞれ結合され、該デジタル・アナログ変換回路の出力信号を検出して出力する加算器と、
該加算器から出力された信号と外部基準電圧とを入力し、該加算器から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器と
を含んでなり、該誤差検出器から出力される該差分に対応する電圧を、前記デジタル・アナログ変換回路の基準入力へとフィードバックするデジタル・アナログ変換器。
【請求項７】
前記外部基準電圧は、前記加算器および前記誤差検出器の回路構成に応じた極性に設定することを特徴とする請求項６に記載のデジタル・アナログ変換器。
【請求項８】
前記デジタル・アナログ変換器の前記基準入力が電流入力型である場合には、前記誤差検出器から出力された前記差分に対応する電圧を、前記デジタル・アナログ変換器の前記基準入力へと電圧電流変換手段を介してフィードバックする請求項６または７に記載のデジタル・アナログ変換器。
【請求項９】
前記加算器が、反転増幅器と差動増幅器との組み合わせにより実現されている請求項６から８のいずれかに記載のデジタル・アナログ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相補出力を有するデジタル・アナログ変換器（以下、「ＤＡＣ」とよぶ）の利得安定化のための回路に関し、特に、ＤＡＣの利得安定度を向上する外部帰還回路に関する。
【０００２】
【従来の技術】
従来より、低速のＤＡＣであれば、利得安定度の良いものを作成することは可能である。しかしながら、高速のＤＡＣを作成する場合には、主としてトランジスタ等の素子の微細化が必要となり、そのような素子の耐圧の関係から駆動電圧が低電圧であることが要求される。これに伴い、高速のＤＡＣになるほど、一般に、利得安定性が劣化する傾向にある。
【０００３】
このため、高速で安定したＤＡＣを実現するには、できる限り安定な基準を与え、必要であれば、温度試験による素子の選別や、周囲温度をある一定の温度に維持する恒温槽の使用や、一定時間の経過後にキャリブレーションを行う等の方法が行われてきている。
【０００４】
加えて、外部から安定な基準電圧を与えた場合においても、ＤＡＣ内部の抵抗やトランジスタ等の温度変化または経時変化によってＤＡＣの出力は変化する。特許文献１には、ＤＡＣの差動出力対の電圧差を特定の期間（テスティングモード）中に検出してＤＣオフセットを補償すべく、エラー訂正レジスタの値を変更する方法が開示されている。この温度変化や経時変化を補償するために、以下の特許文献１は、理想的な出力と実際の出力との差分を示すエラー信号に応じて記憶手段内に格納された補償値を変更する方法を開示している。
【０００５】
【特許文献１】
特開平７−２０２６９３号公報（第３−６頁、第１図）
【０００６】
しかしながら、記憶手段や恒温槽等を使用すればその分のコストが増加する。また、一定時間の経過後にキャリブレーションを行うことにすれば余分な時間を必要とすることになる。さらに、長期安定性について十分な効果が得られるのかについても懸念される。
【０００７】
さらに、近年、モノリシックＩＣ技術の発達により、高速・高分解能のＤＡＣは、比較的に安価に供給されるようになってきた。しかしながら、ＤＡＣの分解能に見合う安定度を得るのは難しい。また、ＤＡＣそのものを改良して高速で高い安定性を有するＤＡＣを得ようとすれば、その製造コストは非常に高いものとなる。また、高速のＤＡＣでは、安定な基準電圧を外部から与えても、出力電流の安定度は５０〜１００ｐｐｍ／℃程度にしかならない。また、消費電力が比較的に大きいため、ＤＡＣは周囲よりも高い温度になり、風などの外気の影響を受けやすい。一般に、ＤＡＣ内部の変動（ドリフト）要因は、内部基準オペアンプや抵抗やトランジスタ等の温度変化に伴う温度マッチングの不一致等の様々な要因が考えられる。このため、高速型のＤＡＣに低ドリフトを求めるのは困難である。その一方、高速ではあるものの安定度が比較的に低いＤＡＣは、安価に提供されてきているという実状がある。
【０００８】
また、安定度の悪いＤＡＣを用いて高い安定性（または、低ドリフト）を実現するための手段としては、（１）温度補正方式と、（２）温度安定化方式と、（３）時分割校正方式と、（４）複合ＤＡＣ方式と、（５）利得フィードバック方式とが提案されている。ここで利得フィードバック方式とは、ＤＡＣの利得と何らかの対応を有する出力を取り出し、フィードバックにより利得の安定化を図るものである。このうち、（１）温度補正方式と、（２）温度安定化方式とはフィードバックがないので長期安定性に問題がある。また、（３）時分割校正方式では連続出力ができない。そして、（４）複合ＤＡＣ方式では回路構成が一般に困難である。そのため、（５）利得フィードバック方式が採用されてきているという実状がある。
【０００９】
【発明が解決しようとする課題】
従って、相補出力と外部基準入力とを有するＤＡＣの利得安定度を比較的に安価に向上させる手法が求められている。
【００１０】
【課題を解決するための手段】
本発明は、従来のような特別な手法または装置を用いずに、高い利得安定度を得ることができる、１組の相補出力を有するデジタル・アナログ変換器（ＤＡＣ）に適用できる回路を提供する。具体的には、基準入力と相補出力対とを備え、該基準入力への入力信号に応じて該相補出力対に相補出力信号対を出力するデジタル・アナログ変換器用の利得安定化回路であって、前記相補出力対に結合される第１および第２の入力と、外部基準信号を入力する第３の入力と、該第１および第２の入力が受信する信号の和に関連する信号と前記外部基準信号との差分に関連する信号を前記基準入力に供給するための出力とを含んでなる回路を提供する。
また、少なくとも１組の相補出力と少なくとも１つの基準入力とを備えたデジタル・アナログ変換器用の利得安定化回路であって、該デジタル・アナログ変換器の前記少なくとも１組の相補出力にそれぞれ結合され、該デジタル・アナログ変換器の出力信号を検出して出力する加算器と、該加算器から出力された信号と外部基準電圧とを入力し、該加算器から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器とを含んでなり、該誤差検出器から出力される該差分に対応する信号を、前記デジタル・アナログ変換器の前記基準入力へとフィードバックすることを特徴とする回路を提供する。
ここで、前記外部基準電圧は、前記加算器および前記誤差検出器の回路構成に応じた極性に設定することを特徴とする態様や、前記デジタル・アナログ変換器の前記基準入力が電流入力型である場合には、前記誤差検出器から出力された前記差分に対応する電圧を、前記デジタル・アナログ変換器の前記基準入力へと電圧電流変換手段を介してフィードバックする態様や、前記加算器が、反転増幅器と差動増幅器との組み合わせにより実現されている態様が好ましい。
【００１１】
また、本発明は、高い利得安定度を得ることができる１組の相補出力を有するデジタル・アナログ変換器も提供する。
具体的には、少なくとも１組の相補出力を有するデジタル・アナログ変換回路と、該デジタル・アナログ変換回路の少なくとも１組の相補出力にそれぞれ結合され、該デジタル・アナログ変換回路の出力信号を検出して出力する加算器と、該加算器から出力された信号と外部基準電圧とを入力し、該加算器から出力された信号と該外部基準電圧とを比較して、当該信号の差分に対応する信号を出力する誤差検出器とを含んでなり、該誤差検出器から出力される該差分に対応する電圧を、前記デジタル・アナログ変換回路の基準入力へとフィードバックするデジタル・アナログ変換器を提供する。
ここで、前記外部基準電圧は、前記加算器および前記誤差検出器の回路構成に応じた極性に設定することを特徴とする態様や、前記デジタル・アナログ変換器の前記基準入力が電流入力型である場合には、前記誤差検出器から出力された前記差分に対応する電圧を、前記デジタル・アナログ変換器の前記基準入力へと電圧電流変換手段を介してフィードバックする態様であることが好ましい。
【００１２】
ここで、上記の加算器は、例えば、利得固定の差動増幅器と組み合わされたものも含みうる。また、ここでの加算器は、例えば、反転増幅器と、差動増幅器または減算器とを組み合わせて、実質的に加算器の動作を実行するような態様も含みうる。また、加算器と差動増幅器との接続には、また、上記の電圧電流変換手段は、例えば、抵抗等を含みうる。
【００１３】
このため、高速であるが利得安定性に劣るため従来まで使用できなかったＤＡＣに対して本発明を適用することにより、高速で高い安定度を有するＤＡＣを安価に提供することができる。
【００１４】
また、ＤＡＣの利得が安定化されることにより、例えば、バイポーラ出力時のゼロ点（つまり、フルスケールの半分）における安定度（または、オフセットドリフト）についても改善される。
【００１５】
さらに、相補出力と外部基準入力を有するＤＡＣであれば、出力電圧が０Ｖでなければ精度が得られないＣＭＯＳ乗算型ＤＡＣ等を除き、ほとんどのＤＡＣに対して適用することができる。また、高分解能を得るために、例えば、上位ビットと下位ビットとの組み合わせからなる複数のＤＡＣ（あるいは、上位下位合成型ＤＡＣともよばれる）に対しても同様に適用することができる。
【００１６】
このように、ＤＡＣのフルスケール出力電流に比例した信号を検出してフィードバックする回路を設けることにより、ＤＡＣのフルスケール出力電圧（つまり、ＤＡＣの利得）を外部基準と同程度の安定度にすることができる。
【００１７】
【発明の実施の形態】
図１の回路構成を参照しながら、本発明のフィードバック回路を用いたＤＡＣの動作原理について説明する。基準入力と１組の相補出力Ａ、Ｂとを備えたＤＡＣ１０の一方の出力Ａには、抵抗ＲＡを介して、ＤＡＣ１０に入力されたデジタルデータ値Ｃｄに対応する電圧を出力する増幅器１２が接続されている。そして、ＤＡＣ１０の１組の相補出力Ａ、Ｂに接続され、ＤＡＣ１０から出力された電圧の和を取る電圧加算器１４がある。この電圧加算器１４の出力に抵抗Ｒを介して差動積分器１６が接続されている。ここで、差動積分器１６では、抵抗Ｒを介して差動積分器１６に入力される基準電圧ＶＲＥＦと、抵抗Ｒを介して電圧加算器１４から入力される電圧との差に応じた電圧ＶＤＡＣを、ＤＡＣ１０の基準入力にフィードバックするよう構成されている。
【００１８】
次に、本発明の回路の動作原理について説明する。ここで、ＤＡＣ１０の相補出力の一方Ａから出力されて抵抗ＲＡを流れる電流および電圧の値をＩ１およびＶ１とし、ＤＡＣ１０の相補出力の一方Ｂから出力されてその途中で分岐する抵抗ＲＢに流れる電流および電圧の値をＩ２およびＶ２とする。但し、電圧加算器１４の各入力端子の入力抵抗は十分高いものとする。また、ＤＡＣ１０から出力される電流の総和（フルスケール電流）をＩＦＳとする。すると、電流値Ｉ１およびＩ２は、以下の（数１）、（数２）、（数３）のように表される。
【数１】
2004235796.tif 000003
【数２】
2004235796.tif 000004
【数３】
2004235796.tif 000005
ここで、Ｃｄは、デジタルデータであり、０〜１の範囲の値を取る。例えば、８ビットの場合には、１／２８＝１／２５６きざみで０〜１の範囲の値を取りうる。また、同様にして、電圧値Ｖ１およびＶ２は、以下の（数４）および（数５）のように表される。
【数４】
2004235796.tif 000006
【数５】
2004235796.tif 000007
【００１９】
また、電圧加算器の出力をＶＡとすると、このＶＡは、以下の（数６）のように表される。
【数６】
2004235796.tif 000008
ここで、ＲＡ＝ＲＢの場合には、ＶＡは、以下の（数７）で表される。
【数７】
2004235796.tif 000009
つまり、ＤＡＣ１０に入力されるデジタルデータＣｄには依存しないことになる。
【００２０】
ところで、ＤＡＣ１０の基準入力電圧（ＶＤＡＣ）とフルスケール電流（ＩＦＳ）との間に比例関係がある場合には、以下の（数８）のように表現することができる。
【数８】
2004235796.tif 000010
ここで、ａは変換係数であり、ｂはオフセットである。
次に、差動積分器１６からＤＡＣ１０の基準入力へとフィードバックを行うと、ＶＡ＝ＶＲＥＦになったところで平衡状態となるので、（数７）を用いて
【数９】
2004235796.tif 000011
となるため、
【数１０】
2004235796.tif 000012
が得られる。ここで、ＶＲＥＦとＲＡとはともに定数なので、ＤＡＣ１０内部のａおよびｂが温度等によって変動しても、ＤＡＣ１０のフルスケール電流ＩＦＳは常に一定値となる。従って、安定することになる。
【００２１】
実際には、差動積分器１６のフィードバックによって、ＤＡＣ１０の基準入力とフルスケール出力電圧（Ｖｏｕｔ）との関係が厳密な比例関係でなくても単調に増加する関係にある場合には、安定に動作させることができる。つまり、（数１１）に示すように、出力電圧Ｖｏｕｔは、ＤＡＣ１０の内部ドリフトに左右されないことがわかる。
【数１１】
2004235796.tif 000013
ここで、（数１）を用いて、
【数１２】
2004235796.tif 000014
さらに、（数１０）を用いてＩＦＳを消去すると、（数１３）が得られる。
【数１３】
2004235796.tif 000015
ここで、（数１３）のＲｆとＶＲＥＦとＲＡとは定数であり、Ｃｄは０〜１の範囲のデジタルデータに対応する変数である。従って、出力電圧Ｖｏｕｔは、ＤＡＣ１０の内部ドリフトに左右されないことがわかる。また、このＶＲＥＦの値を変更することにより、ＶＲＥＦに比例する出力電圧Ｖｏｕｔの利得を正確に調整することができる。
【００２２】
次に、図２を参照して、図１のフィードバック回路を備えたＤＡＣ１０の利得安定化回路についてさらに詳細に説明する。図において抵抗Ｒ１Ａと抵抗Ｒ１ＢはＤＡＣ１０の内部ラダー抵抗であり、抵抗Ｒ２Ａと抵抗Ｒ２Ｂは外部シャント抵抗であり、抵抗Ｒ３Ａと抵抗Ｒ３Ｂは相補出力Ａ、Ｂの加算値を検出するセンシング抵抗である。ここで、Ｒ３Ａ、Ｒ３Ｂは、Ｒ２ＡとＲ２Ｂに比して十分大きい。相補出力Ａ、Ｂを有するＤＡＣ１０からの一方の出力Ａは、抵抗Ｒ１Ａと抵抗Ｒ２Ａと抵抗Ｒ３Ａとに分岐し、抵抗Ｒ１Ａは接地されており、抵抗Ｒ２Ａは増幅器１２の入力に接続され、抵抗Ｒ３Ａは抵抗Ｒ３Ｂと加算器１４の入力とにそれぞれ接続されている。また、ＤＡＣ１０からの相補出力の他方の出力Ｂは、抵抗Ｒ１Ｂと抵抗Ｒ２Ｂと抵抗Ｒ３Ｂとに分岐しており、抵抗Ｒ１Ｂと抵抗Ｒ２Ｂとはともに接地されており、抵抗Ｒ３Ｂは抵抗Ｒ３Ａと増幅器１４の入力とにそれぞれ接続されている。加算器１４の出力は、差動積分器１６の入力に接続されている。また、差動積分器１６の別の入力は、基準電圧であるＶＲＥＦに接続されている。そして、加算器１４からの出力電圧と基準電圧ＶＲＥＦとの差に応じた電圧が、（図２にＲＥＦで示す）ＤＡＣ１０の基準入力へとフィードバックされる。また、加算器１４から出力される電圧をＶＦＢとする。
【００２３】
ここで、図２の抵抗Ｒ３Ａを流れる電流をｉ１とし、抵抗Ｒ３Ｂを流れる電流をｉ２とする。上記の図２の回路において、Ｒ１ＡとＲ２Ａとの並列回路の合成抵抗値をＲＣＡとし、Ｒ１ＢとＲ２Ｂとの並列回路の合成抵抗値をＲＣＢとすると、電流ｉ１およびｉ２は以下の（数１４）のように表される。
【数１４】
2004235796.tif 000016
となる。従って、電流ｉ１とｉ２との和は、（数１５）のように表される。
【数１５】
2004235796.tif 000017
ここで、Ｒ３Ｂを調整することにより、（数１５）の交流成分をゼロ、つまり、［（ＲＣＢ＋Ｒ３Ｂ）・ＲＣＡ−（ＲＣＡ＋Ｒ３Ａ）・ＲＣＢ］＝０とすると、（数１６）が得られる。
【数１６】
2004235796.tif 000018
従って、差動積分器１６からＤＡＣ１０へとフィードバックされる電圧ＶＦＳは、（数１７）で表される。
【数１７】
2004235796.tif 000019
つまり、ＶＦＳとＶＲＥＦとを比較して、差動積分器等を用いてＤＡＣのリファレンスへとフィードバックすることにより、ＩＦＳを安定化できる。つまり、ＶＲＥＦ＝ＶＦＢとすることにより、ＩＦＳは、（数１８）となる。
【数１８】
2004235796.tif 000020
【００２４】
ここで、ＩＡ＝ＩＦＳの場合には、図２のα点での電圧は、（数１９）となる。
【数１９】
2004235796.tif 000021
つまり、α点の電圧は、利得フィードバックによって、Ｒ３Ａ、Ｒ４、ＶＲＥＦのみにより求まることがわかる。
【００２５】
また、（数１９）から、図２のβ点のフルスケール電圧（ＶＯＵＴＦＳ）は、（数２０）により表される。
【数２０】
2004235796.tif 000022
ここで、（数２０）にはＲ１Ａの項が含まれていないため、このフィードバックにはシャント抵抗、つまりＤＡＣ１０の内部ラダー抵抗や外付シャント抵抗等の利得に全く影響しないということがわかる。例えば、ＤＡＣの内部ラダー抵抗の特性が不明であるような場合には、高精度で高安定度のＤＡＣを実現することが困難な場合があるが、本発明によればこのような問題は発生しない。同様に、図３に示すようにローパスフィルタ（ＬＰＦ）３０、３２を含む態様において、このようなＬＰＦの直列抵抗ＲＬＰＦ等によって、出力フルスケール電圧ＶＯＵＴＦＳ  は影響を受けないことがわかる。
【００２６】
次に、本発明のフィードバック回路図を備えた具体的なＤＡＣを図４に示す。図４では、リニアテクノロジー社製のＬＴＣ１６６８をＤＡＣとして用いている。また、（図１の抵抗ＲＡおよびＲＢにも対応する）図４の抵抗ＲＡおよびＲＢは、０．１％マッチングのものを使用している。ここで、図４の抵抗ＲＡとＲＢとＲＣとの温度係数についても、できる限りマッチングするものを選択して使用することが好ましい。このとき、ＤＡＣに入力されるデジタルコードに関連して、ＤＡＣから出力される、１組の相補出力であるノーマル出力電流ＩＡとコンプリメンタリ出力電流ＩＢとの関係について図５に示す。ノーマル出力電流ＩＡとコンプリメンタリ出力電流ＩＢとの和がフルスケール電流ＩＦＳに等しく一定になっている。
【００２７】
次に、上記の図４の回路構成において、フィードバック回路を用いなかった場合（従来技術の場合）とフィードバック回路を用いた場合（本発明の場合）とのＤＡＣの出力電圧の安定性を図６に示す。図６Ａは、本発明のフィードバック回路を用いない従来技術の場合に対応し、図６Ｂはフィードバック回路を用いた本発明の場合に対応する。本発明のフィードバック回路を用いることによって、図６Ａの従来技術の場合と比較して、約６０分間における出力電圧の変動幅が、半分程度（１０μＶ）に低減しており、利得安定度が向上していることがわかる。
【００２８】
このように、高速だが利得安定度が劣るために利用することができなかったＤＡＣに対して本発明のフィードバック回路を適用することによって、高い利得安定性を有するＤＡＣを安価に得ることができる。また、本発明のフィードバック回路は、ＤＡＣのゲインドリフト等によって影響を受けず、ＤＡＣの内部基準等も不要である。また外部基準入力を調整することによって、正確な利得制御を行うこともできる。さらに、ＤＡＣ内部のラダー抵抗のばらつきやローパスフィルタ（ＬＰＦ）の直流損失分についても本発明のフィードバック回路によって自動的にキャンセルされる。また、本発明は利得フィードバック方式を採用しているので、これらの発熱による温度ドリフトも抑制することができ、熱設計が非常に楽になる。
【００２９】
なお、上記実施態様では電流の場合について説明してきたが、本発明はこれに限らず電圧出力のＤＡＣにも適用することができる。また、外部基準信号は、外部基準電圧であっても外部基準電流であってもよい。さらに、上記の加算器は、増幅器を含まない、例えば抵抗加算であってもよい。
【００３０】
【発明の効果】
以上説明したように、本発明によって、少なくとも１組の相補出力と外部基準入力とを有するＤＡＣの利得安定度の改善が可能となる。また、外部直流電圧に比例してＤＡＣの利得を精密に安定に制御することができる。
また、本発明によれば、利得安定度が１２ビット程度のＤＡＣについても１６ビット以上に改善することができる。もちろん、この場合においても、１６ビット以上の安定度を実現するためには、温度係数が低く、温度係数がマッチングした抵抗や低ドリフトのオペアンプの選択が必要である。しかし、その場合であっても、最初から高い安定性を有するＤＡＣを設計して作成することに比べると、本発明による回路をＤＡＣに適用する方がはるかに容易で低コストに実現することができる。
また、従来よりドリフトが大きくて実用回路への適用が困難な回路構成に対しても、本発明を適用することができる。さらに、従来は、スピード、安定度、分解能に応じて、必要なＤＡＣを選択していたが、本発明によれば、ＤＡＣの安定度はほぼ不問となるため、設計の自由度や選択の自由度が大幅に向上する。
【図面の簡単な説明】
【図１】本発明のフィードバック回路の動作原理を説明するための回路構成を示す概略図である
【図２】本発明のフィーバック回路のより詳細な回路構成を示す概略図である。
【図３】本発明のフィードバック回路にローパスフィルタ（ＬＰＦ）をさらに適用した場合の回路構成を示す概略図である。
【図４】本発明のフィードバック回路を適用した具体的な実施態様を示す概略図である。
【図５】デジタルコードに対応してＤＡＣから出力される、ノーマル出力電流ＩＡと相補出力（コンプリメンタリ出力）ＩＢとの関係を示す概略図である。
【図６】図４のフィードバック回路を用いた場合のＤＣドリフト特性を示すグラフである。Ａは、フィードバック回路が無い場合である。Ｂは、フィードバック回路が有る場合である。
【符号の説明】
１０  デジタル・アナログ変換器
１２  増幅器
１４  加算器
１６  差動積分器
３０、３２  ローパスフィルタ
【図１】
2004235796.tif 000023
【図２】
2004235796.tif 000024
【図３】
2004235796.tif 000025
【図４】
2004235796.tif 000026
【図５】
2004235796.tif 000027
【図６】
2004235796.tif 000028