(57)【要約】【課題】ＰＶＣＲを特に高く取れる負性抵抗特性電界効果素子を提供する。【解決手段】ゲート電極１５への電圧印加に依る電界の存在の下、ドレイン電極に印加されるドレイン電圧により加速されたキャリアを高移動度チャネルから低移動度チャネルに遷移させることでドレイン電流に関し負性抵抗特性を呈する負性抵抗電界効果素子において、高移動度チャネル１３を量子細線１３、低移動度チャネル１４を量子細線１３と同一工程で作られた量子井戸層１４とする。【選択図】  図１
2004349538.tif 000002
【特許請求の範囲】
【請求項１】
互いに離間したソース電極、ドレイン電極に対し、それぞれ電気的に接触する高移動度チャネルと低移動度チャネルとを有し、該ソース電極、ドレイン電極間には上記高移動度チャネル及び低移動度チャネルにショットキ層または絶縁膜を介して望むゲート電極が設けられ、上記ドレイン電極に印加されるドレイン電圧により加速されたキャリアを上記高移動度チャネルから上記低移動度チャネルに遷移させることでドレイン電流に関し負性抵抗特性を呈する負性抵抗電界効果素子であって；
上記高移動度チャネルを量子細線、上記低移動度チャネルを該量子細線と同一工程で作られた量子井戸層としたこと；
を特徴とする負性抵抗電界効果素子。
【請求項２】
請求項１記載の負性抵抗電界効果素子であって；
上記量子細線と上記量子井戸層とは物理的に接触していること；
を特徴とする負性抵抗電界効果素子。
【請求項３】
請求項１記載の負性抵抗電界効果素子であって；
上記量子細線と上記量子井戸層とは物理的には分離しているが、キャリアがトンネル可能な程度に近接していること；
を特徴とする負性抵抗電界効果素子。
【請求項４】
請求項１記載の負性抵抗電界効果素子であって；
上記ゲート電極は、上記量子細線に対するよりも上記量子井戸層に対し、より近接していること；
を特徴とする負性抵抗電界効果素子。
【請求項５】
請求項１記載の負性抵抗電界効果素子であって；
上記量子細線は、一方の側面が  （１００）面、他方の側面が  （０１１）面の非対称Ｖ溝を有する  ＩｎＰ基板またはＧａＡｓ基板上に形成されることによって向かい合う一方の側面が（１１１）Ａ面、他方の側面が（３３１）Ｂ面となっているトレンチを有するＩｎＡｌＡｓまたはＡｌＧａＡｓバリア層の該トレンチ底面に成長させられたＩｎＧａＡｓまたはＧａＡｓの量子細線であり；
上記量子井戸層は、上記量子細線と同時に上記トレンチの互いに対向する側面である上記（１１１）Ａ面と上記（３３１）Ｂ面上に成長させられたＩｎＧａＡｓまたはＧａＡｓの量子井戸層であること；
を特徴とする負性抵抗電界効果素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソース、ドレイン電極とゲート電極を有する電界効果素子構造でありながら負性抵抗特性（ＮＤＲ：Ｎｅｇａｔｉｖｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｒｅｓｉｓｔａｎｃｅ）を呈し得る電界効果素子に関し、低い電源電圧（ドレイン電圧）で負性抵抗特性を呈することができるのみならず、特に負性抵抗特性を呈する直前のドレイン電流値と負性抵抗特性が起きた直後のドレイン電流値との比であり、負性抵抗効果の大きさを測る目安となるピーク・トゥ・バレー電流比（Ｐｅａｋ−ｔｏ−Ｖａｌｌｅｙ  Ｃｕｒｒｅｎｔ  Ｒａｔｉｏ：通常、ＰＶＣＲと略される）を大きく高めるための改良に関する。なお、負性抵抗特性を呈し得る電界効果素子を、本書では一般的慣例に従い、単に負性抵抗電界効果素子と呼ぶ。
【０００２】
【従来の技術】
半導体集積回路では負性抵抗特性を有する素子が要求される場合も多い。他の能動素子と同様、こうした負性抵抗素子でも、より低い電圧で動作し、高速動作可能な（高周波特性の良好な）素子である程に望ましいことはもちろんで、これまでにも種々の研究がなされてきた。
【０００３】
制御端子を持たない、いわゆる二端子素子もあるが、制御端子がないということ自体が短所となりがちで、外部からの制御に限界があり、論理素子への応用や集積化素子としてはなじまないことが多い。増幅機能等も当然に見込むことができない。従ってやはり、少なくとも制御端子を含む三端子構造を有する負性抵抗素子が求められるが、その前提の上でなお、将来的傾向として、最も重要視されて行くであろうことは、低電圧動作と高いＰＶＣＲの実現である。
【０００４】
それに対する一つの回答として、従来からも、化合物へテロ接合構造を用い、エネルギバンドギャップが相対的に狭く、高移動度の層部分を電子の主たる走行チャネルとし、これに接するように、エネルギバンドギャップが相対的に広くて低移動度の層部分を第二のチャネルとして設けた構造の提案がある（例えば非特許文献１参照）。
【０００５】
【非特許文献１】
“Ｅｎｈａｎｃｅｄ  Ｒｅｓｏｎａｎｔ  Ｔｕｎｎｅｌｉｎｇ  Ｒｅａｌ−Ｓｐａｃｅ  Ｔｒａｎｓｆｅｒ  ｉｎ  ｄｅｌｔａ−Ｄｏｐｅｄ  ＧａＡｓ／ＩｎＧａＡｓ  Ｇａｔｅｄ  Ｄｕａｌ−Ｃｈａｎｎｅｌ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｇｒｏｗｎ  ｂｙ  ＭＯＣＶＤ”，Ｃｈａｎｇ−Ｌｕｅｎ  Ｗｕ他，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ｖｏｌ．４３  Ｎｏ．２．（１９９６）  ２０７）
【０００６】
このようなデュアルチャネル構造を有する低次元電界効果素子では、ドレイン電圧により加速されて両チャネル間のポテンシャル障壁のエネルギレベルに達した走行電子（ホットキャリア）を、ゲート電圧を正に印可することで、ゲートと主たる高移動度チャネルとに挟まれた低移動度チャネルに実空間遷移させる。低移動度チャネルに遷移した電子は減速して走行するか停留し、その結果、高移動度チャネルを走行する電子の面密度は、ゲート電圧により電荷中性条件を満たすため誘起される総電荷量から、低移動度チャネルに停滞する電荷を減じたものになって、ゲートバイアスをその分、負方向にバイアスしたのと同じ効果となり、高移動度チャネル内の電子が減少することで実質的にドレイン電流が減少し、負性抵抗特性の発現となる。
【０００７】
一方、こうした原理を具現するにも、チャネル中のキャリアの散乱を抑制するのに、高移動度チャネルに関しては、ここに量子細線を用いるデュアルチャネル型の電界効果素子構造が有利なことを本発明者の一部は既に提案した（特許文献１参照）し、さらには、この量子細線を得るのに、通常のリソグラフィ限界には依らない、極めて微小幅、微小厚みの量子細線を作製し得る方法も提案した（特許文献２参照）。
【０００８】
【特許文献１】
特開２００１−１８５５５９号公報
【特許文献２】
特開２００２−２９９６３７号公報
【０００９】
【発明が解決しようとする課題】
こうした工夫により、量子細線の横方向閉じ込めサイズを約１００ｎｍ  よりも小さくすることができ、以前に比せば、遥かに低い電源電圧で負性抵抗特性を発現させることが可能になった。しかし、ＰＶＣＲに関しては、なかなか二桁に乗せるのが難しく、未だ改善の余地があった。本発明はこの点の更なる改良を目的としてなされたものである。
【００１０】
【課題を解決するための手段】
本発明では上記目的を達成するために、高移動度チャネルとして量子細線を用いた上で、低移動度チャネルとしては量子井戸を用い、かつ、これらの物性の同一性や物理的な配置関係に着目して、別途の工程で作製されるものであったり、それらの間に別な素材層が作製されたり介在するようなものでないことが、良好な負性抵抗特性の発現、特に大きなＰＶＣＲを得るのに重要な要素であることを見出した。この知見に基づき、本発明では、互いに離間したソース電極、ドレイン電極に対し、それぞれ電気的に接触する高移動度チャネルと低移動度チャネルとを有し、ソース電極、ドレイン電極間には高移動度チャネル及び低移動度チャネルにショットキ層または絶縁膜を介して望むゲート電極が設けられ、ドレイン電極に印加されるドレイン電圧により加速されたキャリアを高移動度チャネルから低移動度チャネルに遷移させることでドレイン電流に関し負性抵抗特性を呈する負性抵抗電界効果素子において、高移動度チャネルを量子細線、低移動度チャネルを当該量子細線と同一工程で作られた量子井戸層とした負性抵抗電界効果素子を提案する。「同一工程で作られた」とは、量子細線または量子井戸層のどちらかを先に作った後、別の素材層を作製してから他方を作るような工程により作られたものでないことを意味する。
【００１１】
ただ、量子細線と量子井戸層とは物理的に接触していても良いし、物理的には分離していても、キャリアがトンネル可能な程度に近接していれば良い。また、ゲート電極に関して言えば、当該ゲート電極は、量子細線に対するよりも量子井戸層に対し、より近接していることが望ましい。
【００１２】
さらに、より具体的な構造例としては、先に上げた特許文献２の教示に従うトレンチ構造を利用し、量子細線は、一方の側面が  （１００）面、他方の側面が  （０１１）面の非対称Ｖ溝を有する  ＩｎＰ基板またはＧａＡｓ基板上に形成されることにより向かい合う一方の側面が（１１１）Ａ面、他方の側面が（３３１）Ｂ面となっているトレンチを有するＩｎＡｌＡｓまたはＡｌＧａＡｓバリア層の当該トレンチ底面に成長させられたＩｎＧａＡｓまたはＧａＡｓの量子細線であり、量子井戸層は、そうした量子細線と同時に当該トレンチの互いに対向する側面である上記の（１１１）Ａ面と（３３１）Ｂ面上に成長させられたＩｎＧａＡｓまたはＧａＡｓの量子井戸層である負性抵抗電界効果素子も提案する。
【００１３】
【発明の実施の形態】
図１には、本発明に依る負性抵抗電界効果素子１０の特徴部分が概略構造的に抜き出して示してある。同図（Ａ）  に示すように、基板１１の上には図示のように直接に、または図示しない介在層を介して量子細線１３が設けられ、相対的に低次エネルギ準位の高移動度チャネルとなっている。量子細線１３には直接に、または図示しないオーミックコンタクト層を介して互いに離間したソース電極１６、ドレイン電極１７が電気的に導通し、ソース、ドレイン電極１６，１７の離間部分には、ゲート・ショットキ層またはゲート絶縁膜２０を介しゲート電極１５が設けられている。
【００１４】
従前のこの種の負性抵抗電界効果素子であると、例えば高移動度チャネル１３の上に適当なるバリア層を介して低移動度チャネルが形成され、その上にゲート電極１５が臨むような格好になることが多いが、本発明では、当該低移動度チャネルは高移動度チャネルと同一工程で作製された同一素材のものとされるため、その配置は、図１（Ｂ）〜（Ｅ）のようになる。
【００１５】
これらの図面中ではゲート電極と各チャネルとの関係をのみ示すために、それらの構成要素しか示しておらず、また量子細線１３は模式的に円形断面で示しているが、まず、図１（Ａ）  の断面線Ｉ−Ｉ  に沿う断面で見た図１（Ｂ）  の構造では、高移動度チャネル１３のチャネル幅方向に、相対的には高エネルギ準位領域となる一対の量子井戸層１４，１４が低移動度チャネル１４，１４として設けられ、それぞれ量子細線１３との間にはキャリア（電子）がトンネル可能な程度の隙間が空いている。同図（Ｃ）  の構造では、隙間がなく、高移動度チャネル１３と低移動度チャネル１４とが物理的に一体になっている点で異なるが、他は同じである。ただ、同図（Ｃ）  の方に示すように、ゲート−チャネル間距離Ｄは、高移動度チャネル１３とゲート電極１５間の方が、低移動度チャネル１４とゲート電極１５間のそれよりも長い方が望ましい。
【００１６】
ゲート電極１５との距離を変えるためには、図１（Ｂ），（Ｃ）に示したように、当該ゲート電極１５の方の幾何形状を勘案しても良いことはもちろんであるが、例えば図１（Ｄ）〜（Ｅ）に示すように、高移動度チャネル１３に望む一端から対向端部に向けて、低移動度チャネル１４が斜めに立ち上がるような形状に作られても良く、これは後述する本発明のより具体的な実施形態で具現されている。
【００１７】
このように、高移動度チャネル１３を量子細線、低移動度チャネル１４を量子井戸層とし、これら高移動度チャネル１３と低移動度チャネル１４とを同一工程で同一素材で作り、互いに一体化するか、もしくはキャリアがトンネル可能な程度に近接配置したチャネル構造を持つ素子では、従来に比し、より高いＰＶＣＲを取ることが容易になる。負性抵抗の生じるドレイン電圧ＶＮＤＲも、もちろん、十分に低めることが可能になる。従来のように、高移動度チャネルと低移動度チャネルとが別素材であったり、別工程で作られたり、間に別素材のバリア層などが介在すると、介在層の作製に極めて精密な加工や管理を必要とする等の結果、チャネル内を走行するキャリアの高低移動度チャネル間での実空間遷移が上手く行かないことが多く、報告されているように、特にＰＶＣＲについては二桁に及ぶ特性を得ることができないでいた。
【００１８】
上記において、ゲート電極１５を相対的に低移動度チャネル１４の方に近づけると望ましいのは、高移動度チャネル１３内を走行するキャリアをゲート電界によって低移動度チャネル１４側に遷移させるのを幇助するため、当該電界が低移動度チャネル１４に対し、より強く印加されるように図ったためである。
【００１９】
本発明のこうした原理構成を採用する限り、具体的な作成法は既存手法に従っても、本発明に依らない構造を採用する負性抵抗電界効果素子に比せば、間違いなく、特性の向上効果は見込むことができる。しかし、量子細線１３は、例えばリソグラフィ限界に依らず微小化し得る方がもちろん望ましい。そこで、本発明の具体的な作成例を提示するに際しては、既述の特許文献２に開示されている手法を一部利用し、量子細線１３は、一方の側面が  （１００）面、他方の側面が  （０１１）面の非対称Ｖ溝を有する  ＩｎＰ基板またはＧａＡｓ基板上に形成されることにより、向かい合う一方の側面が（１１１）Ａ面、他方の側面が（３３１）Ｂ面となっているトレンチを有するＩｎＡｌＡｓまたはＡｌＧａＡｓバリア層の当該トレンチ底面に成長させられたＩｎＧａＡｓまたはＧａＡｓの量子細線であり、量子井戸層１４は、そうした量子細線と同時に、当該トレンチの互いに対向する側面である上記の（１１１）Ａ面と（３３１）Ｂ面上に成長させられたＩｎＧａＡｓまたはＧａＡｓの量子井戸層として構築されている素子を掲げるのが望ましい。以下、このような本発明実施形態に就き、図２に即して説明する。
【００２０】
図２において、本発明負性抵抗電界効果素子１０をまず静的に断面構造から見てみると、同図（Ａ）  の左側の図に示すように、非対称Ｖ溝を有する  ＩｎＰまたはＧａＡｓ基板、図示の場合は  ＩｎＰ基板１１上に、ＩｎＡｌＡｓまたはＡｌＧａＡｓバリア層、この場合はＩｎＡｌＡｓバリア層１２が形成されることで、当該バリア層１２には、下地のＩｎＰ基板１１  のＶ溝のある所に非常に急峻な側面を持つ深いＶ溝であるトレンチＴＲが形成されている。このトレンチＴＲの底の部分近くの斜面間距離（空間幅）は、後述のように、非常に狭く形成することができる。
【００２１】
図２（Ａ）  の右側の図には、左側の図中にて仮想線で囲った要部の断面積層関係も示されているので、これも参照すると、ＩｎＡｌＡｓバリア層１２のトレンチＴＲの底面上には、まず、高移動度チャネルとして相対的に狭いエネルギバンドギャップを有するＩｎＧａＡｓまたはＧａＡｓ量子細線、この場合はＩｎＧａＡｓ量子細線１３が形成される。そして、重要なことに、作製パラメータを管理することで、図２（Ａ）  の左側の図に示されているように、この量子細線作製時に、ＩｎＡｌＡｓバリア層１２のトレンチＴＲの側面の斜面上には、量子細線１３に対し物理的に接続した関係で、或いは少し成長材料が途切れる結果、若干、量子細線１３に対し空隙をおいてはいるがキャリアがトンネルし得る程度の距離関係で、ＩｎＧａＡｓまたはＧａＡｓ量子井戸層１４を作り得るのである。従って、この時の模式的形態は、既掲の図１（Ｄ），（Ｅ）に当該チャネル１３，１４に関しては類似したものとなる。
【００２２】
このような配置関係で高移動度チャネルである量子細線１３と低移動度チャネルである量子井戸層１４を同時作製した構造は、本発明により始めて提示される構造である。
【００２３】
しかるに、こうした高低両移動度チャネル１３，１４の上には、この図２（Ａ）  では示していないがゲート電極との間のゲート・ショットキ層またはゲート絶縁膜を最上層に有する積層構造２０が設けられている。図示の場合、当該積層構造２０は、量子細線１３に比して相対的に広いエネルギバンドギャップを有するＩｎＡｌＡｓまたはＡｌＧａＡｓスペーサ層、図示しないソース電極に関しソース電極側からのキャリア供給に都合の良いデルタドープ層（δ−ドープ層）２２を介した後に、ゲート電極とショットキ接合を形成し得るＩｎＡｌＡｓショットキ接合層２３が形成されて終わっている。
【００２４】
ソース、ドレイン電極との接触のためには、さらに次の上積み構造がコンタクト層３０として設けられている。この実施形態におけるコンタクト層３０は、やはり複数層の積層構造から成るノンアロイコンタクト層なっており、下層から順に見て必要に応じ設けられるデルタドープ層２４の上にｎ−ＩｎＡｌＡｓ層３１、ｎ−ＩｎＧａＡｓ層３２、デルタドープ層３３、ｎ−ＩｎＡｌＡｓ層３４、ｎ−ＩｎＡｓ層３５と重なっている。これは、互いの格子整合性が良く、導電性が良好であって、かつ、ソース電極、ドレイン電極とのオーミック接触も良好に取れるようにするとの条件からであるが、もちろん、この他にも異なる積層構造は考えられ、上記の目的を達成するならば、積層層数や材質は問わない。
【００２５】
図２（Ｂ）  には、同図（Ａ）  と直交する関係の断面構造が示されているが、コンタクト層３０上には、高移動度チャネルである量子細線１３及び低移動度チャネルである量子井戸層１４に電気的に導通する一方、それらチャネルの長さ方向に沿って互いには離間した配置関係となるソース電極１６、ドレイン電極１７が公知既存のリソグラフィ手法に従って設けられており、また、ソース電極とドレイン電極の間には、コンタクト層３０に開けられた開口を介し、ゲート電極１５が望ましくはセルフアライン手法で形成されている。一般にはゲート電極１５の両側でソース、ドレイン電極間の領域上には適当なる酸化膜、例えば二酸化シリコン酸化膜４４が形成される。各電極１５，１６，１７の材料は任意であるが、例えばＴｉ／Ｐｔ／Ａｕなどが挙げられる。一般的に言えば、ゲート電極１５とチャネル１３，１４に関しては、それらが直接にオーミック接触することなく、ゲート電極１５に印加する電圧によって発生する電界が当該チャネル１３，１４に関し作用し得るように形成されていれば良い。
【００２６】
このような本発明素子１０においては、ドレイン電圧で加速されてホットキャリアとなった高移動度チャネル１３内のキャリアは適当なる大きさのゲート電圧の印加により、高移動度チャネル１３と低移動度チャネル１４間のエネルギ障壁を越えて当該低移動度チャネル１４内に移り、そこを走行するか停留する。両者１３，１４が物理的に接触している場合のみならず、キャリアがトンネル可能な程度の距離関係ならば、互いに分離していてもそうした現象は生ずる。そしてそのために、既に述べたように、実効的にゲート電圧が負方向に増したのと等しい状況が生起し、ドレイン電流が減少する負性抵抗特性が発現する。
【００２７】
改めて言い直すなら、電荷中性条件により、一定のゲート電圧で蓄えられる電子の総量は一定であるから、低移動度チャネル１４に遷移した電子の分だけ、高移動度チャネル１３の電子が減少し、そこのコンダクタンスが減少し、負性抵抗特性の発現となる。そして、本発明にて限定される高低移動度チャネル相互の相関構造であると、この遷移を確実、高速に生起させることができる。
【００２８】
ところで、先に述べた通り、本素子の特性上、重要な鍵の一つは、如何にして量子閉じ込め効果の大きい、細幅、微細断面の量子細線１３を得るかにある。それには、既述した特許文献２の作成例を一部応用できる。そこで、より具体的な作製例につき、述べてみる。
【００２９】
例えば、通常のフォトリソグラフィ工程により、ＩｎＰ（３１１）Ａ基板上に、［０１−１］方向に幅２μｍのライン・アンド・スペースパターンを形成する。その後に、温度５℃でＨＣｌ：Ｈ３ＰＯ４：Ｈ２Ｏ２（＝５０：１０：１）溶液を用いた化学エッチング（ウエットエッチング）により、斜面が  （１００）面と  （０１１）面となる非対称Ｖ溝を形成する。この時の斜面間の角度は９０°である。ＭＢＥ（分子ビームエピタキシィ）チャンバ内に導入する前に、Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ（＝７：１：１）溶液で１分間、洗浄を行う。ＭＢＥチャンバ内に導入後、原子状水素照射下で基板温度を２００℃から４００℃まで昇温しながら１０分間保ち、基板の表面クリーニングを行う。
【００３０】
この試作例でのその後の各層の膜厚は、ＩｎＡｌＡｓバリア層１２が４００ｎｍ，ＩｎＧａＡｓ量子細線１３が１０ｎｍであり、同時に作製されるＩｎＧａＡｓ量子井戸層１４は、厳密な膜厚は計れないが、それよりも薄く、平均４〜５ｎｍとなる。ＩｎＡｌＡｓスペーサ層２１は１０ｎｍ，デルタドープ層２２を積んだ後のＩｎＡｌＡｓショットキ接合層までの膜圧が１５ｎｍで、コンタクト層３０はデルタドープ層２４とその上のｎ−ＩｎＡｌＡｓ層３１が１ｎｍ，ｎ−ＩｎＧａＡｓ層３２が５ｎｍ，第二のデルタドープ層３３を挟んでその上のｎ−ＩｎＡｌＡｓ層３４が１ｎｍ，そして最上層のｎ−ＩｎＡｓ層３５が１ｎｍ  である。用いている組成比関係は、ＩｎＰ基板上で格子整合が具合良く行くＩｎ０．５３Ｇａ０．４７Ａｓ、Ｉｎ０．５２Ａｌ０．４８Ａｓである。
【００３１】
このようにして本発明に従い作製した素子の特性を種々、取ってみた所、図３に示すように、極めて望ましい特性を得ることができた。同図横軸がドレイン−ソース電圧Ｖｄｓ、縦軸がドレイン電流Ｉｄである。量子細線１３の断面圧はほぼ７ｎｍ、ゲート長は１００ｎｍ  に設定した。動作温度を２４Ｋ  にまで下げると、これまでにない顕著な負性抵抗特性が観測された。負性抵抗の生じるドレイン電圧である、オンセット電圧（Ｏｎｓｅｔ  Ｖｏｌｔａｇｅ：ＶＮＤＲ）は、Ｖｇ＝５Ｖで０．１７Ｖであり、これも十分に低いが、これまでに報告された負性抵抗デバイスに比べて極めて優れているのはＰＶＣＲであり、二桁の１３．３という値が得られた。既掲の特許文献２では、４．３程度（これでもそれ以前のものに比せば高いが）に留まっていたが、これを大幅に向上させることに成功している。ＰＶＣＲを従来よりも高い範囲で少し低めても許容可であるならば、特許文献２に開示と同様のゲート電圧オーダでより高いＰＶＣＲ（例えば６．２程度）を得ることもできている。
【００３２】
ゲート電界型実空間遷移  （ｆｉｅｌｄ−ａｓｓｉｓｔｅｄ  ｒｅａｌ  ｓｐａｃｅ  ｔｒａｎｓｆｅｒ）による負性抵抗が発現するにも、本発明のような量子細線高移動度チャネル１３と量子井戸層低移動度チャネル１４の配置関係、物性関係が、極めて有効に働き、キャリアの加速と共に低移動度チャネル１４への流れ込みが素早く起きていることが分かる。
【００３３】
なお、トレンチＴＲの上にゲート電極１５が作製されることになるので、例えばトレンチの一対の斜面のなす角度が上述のように９０度であり、その上に形成される低移動度チャネルとしての一対の量子井戸層１４のなす角度も略々その程度であっても、その上に形成されるゲート電極のそれぞれの斜面に面する斜面間角度は鈍り、その結果、相対的に低移動度チャネルである量子井戸層１４の方に幾何的に近くなって、電界の影響をより強く与え得るようになる。トレンチ構造は、このように、ゲート電極１５と低移動度チャネル１４、高移動度チャネル１３との幾何距離を自動的に変えてくれる点でも優れている。もちろん、ゲート電極１５に印加する電圧の如何により、いわばＰＶＣＲを実動作下で変調可能なことは言うまでもない。さらに、温度を２１０Ｋ程度までに上げてもなお、負性抵抗特性は観測され、ＰＶＣＲ＝１．４の値は得られた。
【００３４】
本発明に従う素子は、既述した以外にも、種々の作製法によって得ることができ、例えば図４に示す工程を挙げることができる。同図は図面紙面を抜けて図示しないソース、ドレイン電極が設けられる方向。すなわちチャネル長方向に見ているもので、見えているのはチャネル幅方向の端面図であるが、まずは同図（Ａ）  に示すように、ＩｎＰ等の基板１１上に面質の良いＩｎＰ下地層１５を形成し、さらにＩｎＧａＡｓ等のチャネル形成用層５２、ショットキ接合層またはゲート絶縁膜を兼ねる層５３を成長させる。次いで、同図（Ｂ）  に示すように、例えば１００〜２００ｎｍピッチで櫛型にエッチングし、チャネル形成用層５２の厚みの三分の一程度を残すように、例えばドライエッチングする。
【００３５】
すると、同図（Ｃ）  にチャネル形成用層５２のみを拡大して示すように、当該チャネル形成用層５３の露呈した部分はドライエッチングの損傷で表面が荒れ、その物理的な荒れはキャリア移動度の低下を生み、低移動度チャネルとしての量子井戸層１４となり、マスキングされていた部分は高移動度チャネルとしての量子細線１３とすることができる。そこで、その後、同図（Ｄ）  に示すように同じくＩｎＰ等により埋め込み層５４を形成し、その後の公知既存の手法によりリソグラフィを経て、同図（Ｅ）  に示すようにゲート電極１５を形成すると、高移動度チャネルとしての量子細線１３と低移動度チャネルとしての量子井戸層１４とが同時に、かつ同一物性で作成された本発明負性抵抗電界効果素子を得ることができる。なお、図示のように、並設された複数の量子細線１３と量子井戸層はそのまま、電気的に並列に用いることもできる。
【００３６】
なお、埋め込み層５４の形成の際、量子細線１３の上の部分の厚みを厚くすれば、ゲート電極１５を低移動度チャネルに臨む部分よりは遠ざけることができる。
【００３７】
図２に即して述べた方法に形状的には類似するが、より一般的に言って、図５に示す工程でも本発明の負性抵抗電界効果素子は得ることができる。まず、同図（Ａ）  に示すように、ＩｎＰ基板１１等の基板表面を光リソグラフィなどを利用して凹凸の連続面に加工し、表面グレーティング形状１１Ｇを得る。その上に、同図（Ｂ）  に示すように、フォトレジスト６１を被覆し、酸素プラズマに依るアッシングを行う等して同図（Ｃ）  に示すように、グレーティングの凹凸の凸部頂点付近だけを露出させる。これにより、当該頂点部分のみが物理的に損傷を受ける。
【００３８】
さらにアッシングを続けると、同図（Ｄ）  に示すように、グレーティングの凹部底部が露呈する頃には頂点に近い部分程、大きく損傷したグレーティング形状が得られる。この状態で、下地層５１／チャネル形成用層（１３，１４）／ショットキ絶縁層またはゲート絶縁膜層の材質組み合わせとして、例えば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ  とかＩｎＰ／ＩｎＧａＡｓ／ＩｎＰのダブルへテロ接合層構造を成長させると、チャネル形成用層のグレーティング凹部底面部分は良好な高移動度を保つ量子細線１３となり、斜面から頂部に跨る部分は移動度の落ちた低移動度チャネルとしての量子井戸層１４となる。同図（Ｅ）  に示すように、こうした層構造の上にゲート電極を形成すると、自動的に低移動度チャネルとしての量子井戸層１４の方に当該ゲート電極がより近い構造を得ることができる。
【００３９】
【発明の効果】
以上、本発明の望ましい実施形態に即し説明したが、本発明の負性抵抗特性電界効果素子は、これまでにない大きなＰＶＣＲを得ることができる点で優れている。優秀な負性抵抗特性を呈しながら低消費電力での高周波発振器やメモリ等への応用が期待できる。
【図面の簡単な説明】
【図１】本発明負性抵抗電界効果素子の要部基本構造を示す概略構成図である。
【図２】本発明負性抵抗電界効果素子の一実施形態の概略構成図である。
【図３】本発明負性抵抗電界効果素子の一実験例で得られたドレイン−ソース電圧対ドレイン電流の静特性図である。
【図４】本発明負性抵抗電界効果素子の他の一実施形態に至る作製工程例の概略構成図である。
【図５】本発明負性抵抗電界効果素子のさらに他の一実施形態に至る作製工程例の概略構成図である。
【符号の説明】
１０  本発明負性抵抗電界効果素子
１１  基板
１３  高移動度チャネルである量子細線
１４  低移動度チャネルである量子井戸層
１５  ゲート電極
１６  ソース電極
１７  ドレイン電極
２０  ゲート・ショットキ層またはゲート絶縁膜
３０  コンタクト層
ＴＲ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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