(57)【要約】【課題】実装精度によらず、安定した電気的特性（周波数特性）を有し、且つ、実装基板との接続に対する信頼性に優れた電子部品を提供する。【解決手段】フィルタ１０Ａの第１及び第２の側面１８ａ、１８ｂから底面１６ｂにかけて第１及び第２の端子２４ａ、２４ｂが形成されている。フィルタ１０Ａを通信機器の実装基板２８に実装したとき、第１の端子２４ａと第１の配線パターン３２ａとが第１の半田３４ａにより接合され、第２の端子２４ｂと第２の配線パターン３２ｂとが第２の半田３４ｂにより接合される。この場合、第１及び第２の半田３４ａ、３４ｂの形状は、第１の端子２４ａの表面と第１の配線パターン３２ａの表面、及び、第２の端子２４ｂの表面と第２の配線パターン３２ｂの表面に沿って密着した形状となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
誘電体基板のほぼ全面に形成された表面アース電極と、前記誘電体基板が露出している露出領域と、前記露出領域に形成された１以上の端子とを有する電子部品において、
前記露出領域は前記誘電体基板の側面から底面にかけて連続して形成され、
前記端子は前記側面から前記底面にかけて連続して形成され、
前記端子の一端は前記表面アース電極に接続され、前記端子の他端は前記底面に形成されている
ことを特徴とする電子部品。
【請求項２】
請求項１記載の電子部品において、
前記誘電体基板の内部には、前記底面と対向する内部アース電極が形成されている
ことを特徴とする電子部品。
【請求項３】
請求項２記載の電子部品において、
前記誘電体基板は、誘電率ε１を有する第１の部分と、前記誘電率ε１とは異なる誘電率ε２を有する第２の部分とから構成される
ことを特徴とする電子部品。
【請求項４】
請求項３記載の電子部品において、
前記第２の部分は前記底面である前記誘電体基板の一方の表面から前記内部アース電極との間の部分であり、前記第１の部分は前記内部アース電極から前記誘電体基板の他方の表面との間の部分である
ことを特徴とする電子部品。
【請求項５】
請求項３又は４記載の電子部品において、
ε１＞ε２である
ことを特徴とする電子部品。
【請求項６】
請求項１〜５のいずれか１項に記載の電子部品において、
前記誘電体基板は、複数の誘電体層を有する積層構造である
ことを特徴とする電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、誘電体基板の表面に形成された表面アース電極と、前記誘電体基板が露出している露出領域に形成された端子とを有する電子部品に関する。
【０００２】
【従来の技術】
近年、通信機器の高周波化が進み、マイクロ波帯及びミリ波帯等の高周波帯域の利用が盛んになっている。このような通信機器に搭載されている電子部品には、例えば、高い誘電率を有する誘電体材料を用いた導波管モードの共振器を複数個組み合わせて構成されるフィルタ等がある。
【０００３】
このような電子部品は、高周波帯域において良好な電気的特性（周波数特性）を発揮できることが望ましい。また、該電子部品を実装基板（外部回路）に実装したときに、該電子部品と実装基板との間における外部結合係数等の整合特性のばらつきをできる限り抑制することが望ましい。
【０００４】
従来の電子部品１００に係る誘電体導波管型フィルタは、図２１に示すように、誘電体基板１０２表面のほぼ全面に形成された表面アース電極１０４と、誘電体基板１０２の側面１０６ａ、１０６ｂにおいて該誘電体基板１０２の一部が露出して形成された第１及び第２の領域（露出領域）１０８ａ、１０８ｂと、第１及び第２の露出領域１０８ａ、１０８ｂに形成された第１及び第２の端子１１０ａ、１１０ｂとを有している（特許文献１参照）。この場合、第１及び第２の端子１１０ａ、１１０ｂの一端は、誘電体基板１０２の上面１０２ａに形成された表面アース電極１０４ａに接続されている。また、第１及び第２の端子１１０ａ、１１０ｂの他端は、第１及び第２の露出領域１０８ａ、１０８ｂによって表面アース電極１０４と絶縁されている。また、電子部品１００の内部には、上下方向に第１〜第４のビアホールＶ１０１〜Ｖ１０４が設けられている。
【０００５】
電子部品１００を通信機器に搭載する場合には、図２２に示すように、まず、電子部品１００を実装基板１１２の表面に搭載する。これによって電子部品１００の底面１０２ｂに形成された表面アース電極１０４ｂと実装基板１１２の表面に形成されたアースパターン１１４ｃとが接触し、表面アース電極１０４、１０４ａ、１０４ｂがアースパターン１１４ｃによって接地される。
【０００６】
次いで、第１及び第２の端子１１０ａ、１１０ｂと、実装基板１１２の表面に形成された第１及び第２の配線パターン１１４ａ、１１４ｂとの間に、第１及び第２の銅箔１１６ａ、１１６ｂを配置する。
【０００７】
最後に、第１及び第２の銅箔１１６ａ、１１６ｂの一端と第１及び第２の端子１１０ａ、１１０ｂとの半田付け並びに第１及び第２の銅箔１１６ａ、１１６ｂの他端と第１及び第２の配線パターン１１４ａ、１１４ｂとの半田付けを行う。これによって、第１の銅箔１１６ａの両端と第１の端子１１０ａ及び第１の配線パターン１１４ａとは、第１の半田１１８ａによって接合される。また、第２の銅箔１１６ｂの両端と第２の端子１１０ｂ及び第２の配線パターン１１４ｂとは、第２の半田１１８ｂによって接合される。従って、前記第１及び第２の半田１１８ａ、１１８ｂの形成によって、電子部品１００が実装基板１１２に実装される。
【０００８】
【特許文献１】
特許第２７９３６８５号公報（第３頁−第４頁、第２図）
【０００９】
【発明が解決しようとする課題】
上記した第１及び第２の銅箔１１６ａ、１１６ｂを使用した場合では、第１及び第２の銅箔１１６ａ、１１６ｂの半田付けに時間がかかるので、電子部品１００の実装作業が手間取るという問題がある。また、前記実装作業に必要な部品点数が増加するという問題もある。従って、通信機器の製造コストが増大するおそれがある。
【００１０】
また、第１及び第２の銅箔１１６ａ、１１６ｂの代わりに、第１及び第２の端子１１０ａ、１１０ｂと第１及び第２の配線パターン１１４ａ、１１４ｂとの間を、図２３に示すように、第１及び第２の半田１１８ａ、１１８ｂで直接接合するという実装方法もある。
【００１１】
この場合、第１及び第２の配線パターン１１４ａ、１１４ｂは、第１及び第２の端子１１０ａ、１１０ｂから離れて配置されている。そのため、第１及び第２の端子１１０ａ、１１０ｂと第１及び第２の配線パターン１１４ａ、１１４ｂとの間の第１及び第２の半田１１８ａ、１１８ｂの形状は、第１及び第２の端子１１０ａ、１１０ｂと第１及び第２の配線パターン１１４ａ、１１４ｂとが密着しない形状、いわゆるブリッジ形状となる。これによって、実装基板１１２に対する電子部品１００の接着強度（機械的強度）が低下し、電子部品１００の信頼性が低下するおそれがある。
【００１２】
また、図２２及び図２３に示すように、誘電体基板１０２の内部を伝搬する電磁波Ｓが、第１及び第２の露出領域１０８ａ、１０８ｂから放射して外部に漏出する現象も発生する。この場合、漏出した電磁波Ｓは、第１及び第２の銅箔１１６ａ、１１６ｂもしくは第１及び第２の半田１１８ａ、１１８ｂの表面に到達し、反射する。
【００１３】
この場合、半田の量及び半田付けの精度によって、第１及び第２の半田１１８ａ、１１８ｂの形状が、図２３に示す形状から図２４に示す形状に変化した場合、第１及び第２の半田１１８ａ、１１８ｂが、第１及び第２の露出領域１０８ａ、１０８ｂに対して、より近接して形成される。そのため、反射した電磁波Ｓが再び誘電体基板１０２の内部に入射するおそれがある。これによって、電子部品１００の電気的特性（周波数特性）が変動する。
【００１４】
つまり、電子部品１００の実装においては、半田の量及び半田付けの精度が電子部品１００の電気的特性（周波数特性）の変動を決定付ける大きな要因となる。従って、前記半田の量及び半田付けの精度によって、電子部品１００の電気的特性（周波数特性）のばらつきが大きくなり、通信機器の信頼性を低下させるおそれがある。
【００１５】
また、実装基板１１２に対する電子部品１００の実装精度によっては、図２５に示すように、電子部品１００の底面１０２ｂの一部と第１及び第２の配線パターン１１４ａ、１１４ｂの一部とが対向する場合がある。この場合、表面アース電極１０４ｂと第１及び第２の配線パターン１１４ａ、１１４ｂとの間隔ｄが、図２５及び図２６に示すように、前記実装精度によって変動する。そのため、第１及び第２の配線パターン１１４ａ、１１４ｂと表面アース電極１０４ｂとの間で形成される静電容量Ｃも変化する。従って、電子部品１００の電気的特性（周波数特性）のばらつきが大きくなり、通信機器の信頼性を低下させるおそれがある。
【００１６】
本発明はこのような課題を考慮してなされたものであり、銅箔等の特別な部材を用いることなく電子部品を実装基板（外部回路）に実装することによって、前記電子部品の端子と前記実装基板（外部回路）との接続に対する信頼性を向上させると共に、前記電子部品の電気的特性（周波数特性）のばらつきを抑制可能とする電子部品を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る電子部品は、誘電体基板のほぼ全面に形成された表面アース電極と、前記誘電体基板が露出している露出領域と、前記露出領域に形成された１以上の端子とを有する電子部品において、前記露出領域は前記誘電体基板の側面から底面にかけて連続して形成され、前記端子は前記側面から前記底面にかけて連続して形成され、前記端子の一端は前記表面アース電極に接続され、前記端子の他端は前記底面に形成されていることを特徴とする。
【００１８】
ストリップライン等の配線パターンを有する実装基板上に電子部品を実装するとき、前記電子部品の底面と前記実装基板の表面とが対向するように、前記実装基板上に前記電子部品を搭載する。このようにすれば、前記端子と前記配線パターンとが直接接触する。そのため、端子及び配線パターンに対して半田付けを行うだけで該電子部品に対する実装作業を完了させることができる。
【００１９】
つまり、本発明に係る電子部品は、銅箔等の特別な部材を用いることなく、前記電子部品を実装基板上に実装することができる。これによって、該電子部品の実装作業に要する時間が短縮され、実装作業の効率化を図ることができる。しかも、銅箔等の特別な部材が不要であるから、前記電子部品の実装に必要な部品点数を削減することができる。従って、電子部品の実装作業に要するコストのみならず、前記電子部品が搭載される通信機器の製造コストをも低減させることが可能となる。
【００２０】
また、前記半田付けを行うと、前記端子の表面と前記配線パターンの表面とに沿って半田が溶着し、前記端子と前記配線パターンとが接合される。即ち、前記半田の形状はブリッジ形状とはならない。そのため、実装基板に対する電子部品の接着強度（機械的強度）の向上を図ることができる。
【００２１】
このように、前記端子が前記誘電体基板の側面から底面にかけて連続して形成されているので、本発明に係る電子部品においては、前記端子からの電磁波の漏出は発生しない。従って、本発明に係る電子部品によれば、従来の電子部品において問題とされていた半田の表面における電磁波の反射と、前記電磁波の反射のばらつきとを抑制することができる。
【００２２】
更に、本発明に係る電子部品では、該電子部品における電気的特性（周波数特性）の変動の抑制を図ることができると共に、前記電子部品が搭載された通信機器の信頼性の向上を図ることができる。
【００２３】
また、前記端子は誘電体基板の底面にまで形成されているので、前記端子と前記誘電体基板の底面に形成された表面アース電極との間に静電容量が形成される。この静電容量は前記端子と前記表面アース電極との間隔によって決定される。
【００２４】
従来の技術では、実装基板上の配線パターンと電子部品の底面に形成された表面アース電極との間隔がばらつき、静電容量が変化するおそれがあった。これに対して、本発明に係る電子部品では、実装基板に対する電子部品の実装精度によって静電容量が変化することはない。そのため、実装精度による前記電子部品の電気的特性（周波数特性）のばらつきの変動が抑制され、前記電子部品を搭載した通信機器の信頼性の向上を図ることができる。
【００２５】
前記電子部品において、底面の一部に形成された表面アース電極と前記端子との静電容量を小さくするために、前記表面アース電極と前記端子との間隔を広げると、前記露出領域から漏出する電磁波が増加する。そのため、実装基板の表面で反射する電磁波が増加し、該電子部品の電気的特性（周波数特性）がより不安定となる場合が想定される。また、前記電子部品を前記実装基板に実装し、配線パターンと端子との半田付けを行う場合、前記露出領域に半田の一部又はフラックスが付着して誘電体基板の表面を汚染し、前記静電容量が変化することも想定される。
【００２６】
そこで、前記底面に形成された表面アース電極の代わりに、前記誘電体基板の内部において、前記底面と対向する内部アース電極を形成することが望ましい。これによって、該電子部品からの電磁波の漏出を抑制しつつ、前記端子と前記内部アース電極との間隔を適宜設定することができ、所望の静電容量を得ることが可能となる。また、前記露出領域に半田の一部又はフラックスが付着して前記誘電体基板の表面が汚染されたとしても、前記内部アース電極と前記端子との間に形成される静電容量は変化しない。
【００２７】
また、本発明に係る電子部品において、誘電体基板は、誘電率ε１を有する第１の部分と、誘電率ε１とは異なる誘電率ε２を有する第２の部分とから構成されることが望ましい。この場合、前記第１の部分の誘電率ε１を大きくすると、前記第１の部分のサイズが小さくなり、該電子部品の小型化を図ることができる。
【００２８】
また、前記第２の部分は前記誘電体基板の一方の表面から前記内部アース電極との間の部分であり、前記第１の部分は前記内部アース電極から前記誘電体基板の他方の表面との間の部分であることが望ましい。これによって、該電子部品の端子と前記内部アース電極との間の部分における誘電率はε２となる。
【００２９】
そして、ε１＞ε２とすれば、本発明に係る電子部品の小型化と、端子と内部アース電極との間に形成される静電容量の低減とを図ることができる。
【００３０】
また、本発明に係る電子部品は、誘電体導波管フィルタ等のフィルタのほか、誘電体材料を用いた高周波の電子部品に好適である。
【００３１】
最後に、上記した電子部品の誘電体基板は、複数の誘電体層からなる積層構造であってもよい。
【００３２】
【発明の実施の形態】
以下、本発明に係る電子部品の実施の形態例について、誘電体導波管フィルタ（以下、フィルタという）の形態例と、方向性結合器の形態例とを、図１〜図２０を参照しながら説明する。
【００３３】
第１の実施の形態に係るフィルタ１０Ａは、図１に示すように、誘電体基板１２のほぼ全面に表面アース電極１４が形成されている。なお、誘電体基板１２の上面１６ａ、底面１６ｂ及び第１〜第４の側面１８ａ〜１８ｄに形成された表面アース電極を、便宜的に、それぞれ表面アース電極２０ａ、２０ｂ、２２ａ〜２２ｄと記す。
【００３４】
この誘電体基板１２の第１及び第２の側面１８ａ、１８ｂには、第１及び第２の端子２４ａ、２４ｂが形成されている。第１及び第２の端子２４ａ、２４ｂの一端は、上面１６ａに形成された表面アース電極２０ａに接続されている。また、これら第１及び第２の端子２４ａ、２４ｂの他端は、底面１６ｂに延在している。なお、第１の側面１８ａは誘電体基板１２内部を伝搬する電磁波の始点であり、第２の側面１８ｂは前記電磁波の終点である。
【００３５】
また、第１の側面１８ａ及び底面１６ｂにおいて、第１の端子２４ａの一端を除き、第１の端子２４ａと表面アース電極２２ａとの間、及び、第１の端子２４ａと表面アース電極２０ｂとの間には、誘電体基板１２の一部を露出させて形成された第１の領域（露出領域）２６ａが形成されている。
【００３６】
一方、第２の側面１８ｂ及び底面１６ｂにおいて、第２の端子２４ｂの一端を除き、第２の端子２４ｂと表面アース電極２２ｂとの間、及び、第２の端子２４ｂと表面アース電極２０ｂとの間には、誘電体基板１２の一部を露出させて形成された第２の領域（露出領域）２６ｂが形成されている。
【００３７】
なお、図２〜図４に示すように、第１の露出領域２６ａの長さ、即ち、底面１６ｂにおける第１及び第２の端子２４ａ、２４ｂと表面アース電極２０ｂとの間隔を間隔ｄとする。また、表面アース電極２０ｂと第１の端子２４ａとの間に形成される静電容量、及び、表面アース電極２０ｂと第２の端子２４ｂとの間に形成される静電容量を、それぞれ静電容量Ｃとする。
【００３８】
次に、第１の実施の形態に係るフィルタ１０Ａを、図１〜図３に示すように、通信機器の実装基板２８に実装する場合について説明する。
【００３９】
図２及び図３に示す実装基板２８には、その表面３０上に第１の配線パターン３２ａと第２の配線パターン３２ｂとアースパターン３２ｃとが形成されている。第１及び第２の配線パターン３２ａ、３２ｂには、通信機器の電気信号（例えば、入力信号あるいは出力信号）が流れるようになっている。また、フィルタ１０Ａを実装基板２８に搭載したとき、表面アース電極２０ｂとアースパターン３２ｃとが接触するので、アースパターン３２ｃを介して表面アース電極２０ａ、２０ｂ、２２ａ〜２２ｄが接地される。
【００４０】
まず、実装基板２８の表面３０と該電子部品の底面１６ｂとが対向するように、該フィルタ１０Ａを実装基板２８上に搭載する。この場合、第１の端子２４ａと第１の配線パターン３２ａ、及び、第２の端子２４ｂと第２の配線パターン３２ｂがそれぞれ接触するように、フィルタ１０Ａを実装基板２８上に搭載する。
【００４１】
次いで、第１の端子２４ａ及び第１の配線パターン３２ａの半田付けと、第２の端子２４ｂ及び第２の配線パターン３２ｂの半田付けと、表面アース電極２０ｂ及びアースパターン３２ｃの半田付けとを行う。これらの半田付けは、例えば、半田リフロー法等の熱溶着手段によって行うことができる。
【００４２】
これらの半田付けによって、第１の端子２４ａと第１の配線パターン３２ａとが、第１の半田３４ａを介して接合される。また、第２の端子２４ｂと第２の配線パターン３２ｂとが、第２の半田３４ｂを介して接合される。また、表面アース電極２０ｂとアースパターン３２ｃとが、図示しない半田を介して接合される。この場合、第１の半田３４ａの形状は、第１の端子２４ａの表面と第１の配線パターン３２ａの表面とに沿って密着した形状となる。また、第２の半田３４ｂの形状は、第２の端子２４ｂの表面と第２の配線パターン３２ｂの表面とに沿って密着した形状となる。
【００４３】
第１の実施の形態に係るフィルタ１０Ａでは、銅箔等の特別な部材を用いることなく、半田付けによってフィルタ１０Ａを実装基板２８上に実装することができる。つまり、フィルタ１０Ａの実装時間が短縮され、フィルタ１０Ａの実装作業を効率化することができる。また、銅箔等の特別な部材が不要となるので、フィルタ１０Ａの実装に必要な部品点数の削減を図ることができる。従って、フィルタ１０Ａの実装に必要なコストと通信機器の製造コストとを共に低減させることができる。
【００４４】
例えば、該フィルタ１０Ａを実装基板２８上に実装する場合、半田の量又は半田付けの精度によって、該フィルタ１０Ａにおける第１及び第２の半田３４ａ、３４ｂの形状が異なる場合がある。このような場合であっても、第１及び第２の半田３４ａ、３４ｂは、第１の端子２４ａと第１の配線パターン３２ａとの表面、及び、第２の端子２４ｂと第２の配線パターン３２ｂとの表面に対して密着して接合されている。従って、第１の実施の形態に係るフィルタ１０Ａでは、実装基板２８に対するフィルタ１０Ａの接着強度（機械的強度）を向上させることができる。
【００４５】
また、第１及び第２の露出領域２６ａ、２６ｂには、第１及び第２の端子２４ａ、２４ｂが、第１及び第２の側面１８ａ、１８ｂから底面１６ｂにかけて形成されているので、誘電体基板１２内部を伝搬する電磁波Ｓが第１及び第２の端子２４ａ、２４ｂから漏出するおそれはない。そのため、第１の実施の形態に係るフィルタ１０Ａによれば、図２１〜図２６に示す従来の電子部品１００で問題とされていた第１及び第２の半田１１８ａ、１１８ｂにおける電磁波Ｓの反射と、電磁波Ｓの反射のばらつきとを抑制することができる。
【００４６】
そのため、図１〜図４に示す第１の実施の形態に係るフィルタ１０Ａでは、該フィルタ１０Ａにおける電気的特性（周波数特性）の変動の抑制を図ることができ、該フィルタ１０Ａが搭載された通信機器の信頼性を向上させることができる。
【００４７】
次に、第１の実施の形態に係るフィルタ１０Ａに関し、実装基板２８に対する該フィルタ１０Ａの実装精度のばらつきと、該フィルタ１０Ａにおける電気的特性（周波数特性）との関係について説明する。
【００４８】
実装基板２８に対するフィルタ１０Ａの配置が、前記実装精度によって、図２〜図４に示す矢印の方向で変化する場合、誘電体基板１２の第１又は第２の側面１８ａ又は１８ｂを実装基板２８に正投影した位置を基準位置としたとき、前記基準位置からアースパターン３２ｃの方向に突出する第１及び第２の配線パターン３２ａ、３２ｂの長さＡが、該フィルタ１０Ａの実装精度によって変化する。
【００４９】
従来の電子部品１００では、図２５及び図２６に示すように、該電子部品１００の実装精度によって、第１及び第２の配線パターン１１４ａ、１１４ｂに対する該電子部品１００の配置がばらばらとなるので、長さＡ及び間隔ｄが変化する結果、静電容量Ｃが変化するという問題があった。この場合、静電容量Ｃの変化は電子部品１００の電気的特性（周波数特性）を変動させる大きな要因であるから、前記実装精度のばらつきによって電子部品１００の電気的特性（周波数特性）のばらつきが大きくなるという問題があった。
【００５０】
これに対して、第１の実施の形態に係るフィルタ１０Ａでは、図２〜図４に示すように、該フィルタ１０Ａの実装精度によって長さＡのばらつきが発生したとしても間隔ｄは変化しない。従って、静電容量Ｃの変化を抑制することができ、結局、フィルタ１０Ａにおける電気的特性（周波数特性）の変動を抑制することができる。
【００５１】
次に、第２の実施の形態に係るフィルタ１０Ｂについて図５〜図７に示す。このフィルタ１０Ｂは、図１〜図４に示す第１の実施の形態に係るフィルタ１０Ａとほぼ同じ構成を有しているが、以下の点で異なる。
【００５２】
図５及び図６に示すように、底面１６ｂには表面アース電極が形成されていない。その代わりに、誘電体基板１２の内部に底面１６ｂと対向して内部アース電極２０ｃが形成されている。
【００５３】
この場合、図６に示すアースパターン３２ｃと、図７に示す表面アース電極２２ｃ、２２ｄとが図示しない半田によって接続され、表面アース電極２２ｃ、２２ｄと内部アース電極２０ｃとが直接接続されている。従って、内部アース電極２０ｃは、前記半田と表面アース電極２２ｃ、２２ｄとを介して図６に示すアースパターン３２ｃに接地されている。
【００５４】
図１〜図４に示す第１の実施の形態に係るフィルタ１０Ａの場合では、間隔ｄを広げることによって、静電容量Ｃの低減を図ることができる。しかしながら、間隔ｄを広げると、第１及び第２の露出領域２６ａ、２６ｂから漏出する電磁波Ｓが増加する。そのため、実装基板２８の表面３０で反射する電磁波Ｓが増加し、フィルタ１０Ａの電気的特性（周波数特性）が不安定となることが想定される。
【００５５】
また、フィルタ１０Ａを実装基板２８に実装し、第１の配線パターン３２ａ及び第１の端子２４ａの半田付けと、第２の配線パターン３２ｂ及び第２の端子２４ｂの半田付けとを行う場合、第１及び第２の露出領域２６ａ、２６ｂに第１及び第２の半田３４ａ、３４ｂの一部又はフラックスが付着して、第１及び第２の露出領域２６ａ、２６ｂの表面が汚染されることも想定される。これによって、静電容量Ｃが変化して、フィルタ１０Ａの電気的特性（周波数特性）を変動させることが懸念される。
【００５６】
これに対して第２の実施の形態に係るフィルタ１０Ｂでは、図６及び図７に示すように、第１及び第２の端子２４ａ、２４ｂと内部アース電極２０ｃとの間隔ｄを適宜設定することによって、第１の端子２４ａと内部アース電極２０ｃとの間、又は、第２の端子２４ｂと内部アース電極２０ｃとの間に形成されるコンデンサの静電容量Ｃを所望の値に設定することができる。また、内部アース電極２０ｃの表面積を増加させるだけでフィルタ１０Ｂからの電磁波Ｓの漏出を抑制することも可能となる。
【００５７】
また、第１及び第２の半田３４ａ、３４ｂの一部又はフラックスが第１及び第２の露出領域２６ａ、２６ｂの表面に付着して、該第１及び第２の露出領域２６ａ、２６ｂが汚染されたとしても、内部アース電極２０ｃと第１の端子２４ａ、及び、内部アース電極２０ｃと第２の端子２４ｂに形成される静電容量Ｃに変化はみられない。従って、第２の実施の形態に係るフィルタ１０Ｂでは、より安定した電気的特性（周波数特性）を得ることができる。
【００５８】
次に、第３の実施の形態に係るフィルタ１０Ｃについて、図８〜図１１を参照しながら説明する。このフィルタ１０Ｃは、図５〜図７に示した第２の実施の形態に係るフィルタ１０Ｂとほぼ同じ構造を有しているが、以下の点で異なる。
【００５９】
誘電体基板１２の内部において、内部アース電極２０ｃの上部、即ち、内部アース電極２０ｃと誘電体基板１２の上面１６ａとの間の部分（第１の部分）が、誘電率ε１を有する第１の誘電体層Ｓ１で形成され、内部アース電極２０ｃの下部、即ち、内部アース電極２０ｃと誘電体基板１２の底面１６ｂとの間の部分（第２の部分）が、誘電率ε２を有する第２の誘電体層Ｓ２で形成されている。この場合、誘電率ε１を固定してε１＞ε２とすれば、即ち誘電率ε２を誘電率ε１よりも小さくすれば静電容量Ｃを小さくすることができる。つまり、図５〜図７に示すフィルタ１０Ｂにおいて、静電容量Ｃを小さくしたいが間隔ｄを大きくできない場合には、図８に示すフィルタ１０Ｃを用いて誘電率ε２を誘電率ε１より小さくすることによって、静電容量Ｃの低減を図ることができる。
【００６０】
また、第２の誘電体層Ｓ２は、図９に示すように、内部アース電極２０ｃと第１及び第２の端子２４ａ、２４ｂとの間に設けられていてもよい。この場合、第２の誘電体層Ｓ２の断面形状は、例えば、図１０に示すような方形型の断面形状であったり、図１１に示すような円型の断面形状であってもよい。このようにして第２の誘電体層Ｓ２を形成しても、静電容量Ｃの低減を図ることができる。
【００６１】
このように、誘電体基板１２の第２の部分（第２の誘電体層Ｓ２）の誘電率ε２が、誘電体基板１２の第１の部分（第１の誘電体層Ｓ１）の誘電率ε１と異なっているので、小さいサイズのフィルタ１０Ｃであっても、静電容量Ｃの調整（低減）を容易に行うことができる。
【００６２】
ここで、一つのシミュレーション結果を図１２に示す。このシミュレーション結果は、第３の実施の形態に係るフィルタ１０Ｃの周波数特性と、従来例に係る電子部品１００の周波数特性とを比較したものである。
【００６３】
この場合、第３の実施の形態に係るフィルタ１０Ｃは、図８において、ε１＝８０、ε２＝２５に設定されている。また、長さＡは、Ａ＝０．３ｍｍに設定されている。
【００６４】
また、従来例に係る電子部品１００は、図２５において、ε１＝８０、Ａ＝０〜０．３ｍｍに設定されている。
【００６５】
なお、図８に示す第３の実施の形態に係るフィルタ１０Ｃのサイズと、図２５に示す従来例に係る電子部品１００のサイズとは、ほぼ同じサイズとしている。
【００６６】
図１２に示すように、従来例に係る電子部品１００では、長さＡが大きくなる程、５ＧＨｚ〜６ＧＨｚの通過帯域における減衰量が大きくなる。これは、図２５に示すように、長さＡが大きくなると間隔ｄが小さくなり、静電容量Ｃが増加する結果、該静電容量Ｃが電子部品１００の減衰量に大きな影響を及ぼすためである。このように、従来例に係る電子部品１００は、実装精度のばらつきによって静電容量Ｃの値がばらつくので、長さＡの変化によって周波数特性がばらつくという不具合が発生する。
【００６７】
これに対して、第３の実施の形態に係るフィルタ１０Ｃの周波数特性は、５ＧＨｚ〜６ＧＨｚの通過帯域において、減衰量がほぼ０ｄＢと一定であり、電子部品１００のような減衰量のばらつきはみられない。
【００６８】
これは、図８に示すように、実装基板２８に対するフィルタ１０Ｃの実装精度によって、底面１６ｂに形成された第１及び第２の端子２４ａ、２４ｂの領域内で長さＡが多少変化しても間隔ｄに変化はなく、結局、静電容量Ｃのばらつきが発生しないためである。
【００６９】
また、内部アース電極２０ｃが誘電体基板１２の内部に形成されているので、フィルタ１０Ｃの間隔ｄを、図２５に示す電子部品１００の間隔ｄよりも大きくすることによって、静電容量Ｃの低減を図ることが可能となる。また、図８に示すフィルタ１０Ｃではε１＞ε２であるので、静電容量Ｃの低減を図ることによって該静電容量Ｃのばらつきの絶対量を少なくすることができ、該フィルタ１０Ｃの減衰量への影響をより小さくすることができる。
【００７０】
このように、第３の実施の形態に係るフィルタ１０Ｃは、図１２に示すように、従来の電子部品１００と比較して、実装基板２８に実装しても、安定した電気的特性（周波数特性）を発揮する信頼性の高い電子部品であることが分かる。そのため、フィルタ１０Ｃを実装基板２８に実装して通信機器に搭載した場合、フィルタ１０Ｃの電気的特性（周波数特性）のばらつきは、実装精度によらず小さくなる。従って、前記通信機器の信頼性の向上を図ることができる。なお、第３の実施の形態に係るフィルタ１０Ｃにおける上記した作用効果は、第１及び第２の実施の形態に係るフィルタ１０Ａ、１０Ｂにおいても得ることができることは勿論である。
【００７１】
次に、第１〜第３の実施の形態に係るフィルタ１０Ａ〜１０Ｃの構成例である第１〜第５の具体例に係るフィルタ１０Ｄａ〜１０Ｄｅを、図１３〜図１９に示す。
【００７２】
まず、図１３に示す第１の具体例に係るフィルタ１０Ｄａは、図１〜図４に示した第１の実施の形態に係るフィルタ１０Ａとほぼ同じ構造を有しているが、以下の点で異なる。
【００７３】
図１３に示すように、誘電体基板１２は、上から順に、第１〜第６の誘電体層Ｓ１〜Ｓ６が積み重ねられて構成されている。これら第１〜第６の誘電体層Ｓ１〜Ｓ６は１枚あるいは複数枚の層にて構成される。
【００７４】
また、第１及び第２のビアホールＶ１、Ｖ２が、第１〜第６の誘電体層Ｓ１〜Ｓ６に設けられている。更に、第２〜第６の誘電体層Ｓ２〜Ｓ６の各一主面には、第１及び第２のビアホールＶ１、Ｖ２が形成されている部分に、第１及び第２のビアホールＶ１、Ｖ２の径よりも大きい径を有する電極Ｄ１〜Ｄ５及びＤ６〜Ｄ１０が形成されている。ここで、第１及び第２のビアホールＶ１、Ｖ２は、上面１６ａの表面アース電極２０ａと底面１６ｂの表面アース電極２０ｂとの間の導通を図るための孔であって、前記孔内に導電材料が充填あるいは、前記孔の内壁にメタライズされた構成となっている。
【００７５】
そして、これら第１〜第６の誘電体層Ｓ１〜Ｓ６が積層されることで、積層方向に揃う第１及び第２のビアホールＶ１、Ｖ２にて第１及び第２のビアホール導体部Ｋ１、Ｋ２が形成される。
【００７６】
ところで、フィルタ１０Ｄａにおいて、誘電体基板１２の誘電率や形状によって管内波長λｇが決まる。一般的には、共振したときの管内波長Ｄ（共振波長）は、Ｄ＝λｇ／２となる。但し、フィルタ１０Ｄａを構成した中心周波数ｆ０における管内波長をλｇ０としたとき、Ｄ＜λｇ０／２となる。
【００７７】
ここで、第１の端子２４ａ（入力電極）から第１のビアホールＶ１の中心までの距離Ｌ１１と、第１の端子２４ａ（入力電極）から第２のビアホールＶ２の中心までの距離Ｌ１２とを、それぞれλｇ０／２以下に設定する。一方、第２の端子２４ｂ（出力電極）から第１のビアホールＶ１の中心までの距離Ｌ２１と、第２の端子２４ｂ（出力電極）から第２のビアホールＶ２の中心までの距離Ｌ２２とを、それぞれλｇ０／２以下に設定する。このようにＬ１１＝Ｌ１２＝Ｌ２１＝Ｌ２２＝λｇ０／２と設定すれば、フィルタ１０Ｄａは２段の誘電体導波管型フィルタとして構成される。
【００７８】
このとき、第１の端子２４ａ（入力電極）から誘電体基板１２内を伝搬してきた電磁波は、第１及び第２のビアホール導体部Ｋ１、Ｋ２にて反射される。従って、第１及び第２のビアホール導体部Ｋ１、Ｋ２で区画された空間領域Ｈ１及びＨ２は電気的に閉じた部分とみなすことができる。これにより、これら閉じた空間領域Ｈ１及びＨ２は、固有の共振モードを持ち、その長さがλｇ／２のときに最も低い周波数で共振を起こす共振器として機能することになる。
【００７９】
いま、電磁波Ｓの周波数が空間領域Ｈ１における共振器の持つ固有周波数と大きく異なる場合、第１の端子２４ａを通じて誘電体基板１２を伝搬してきた電磁波は、第１及び第２のビアホール導体部Ｋ１、Ｋ２により伝搬できなくなるが、その電磁波の周波数が前記固有周波数と一致した場合には、第１のビアホール導体部Ｋ１と第２のビアホール導体部Ｋ２との間（誘導性窓又は容量性窓）から電磁的な結合によって空間領域Ｈ２にエネルギが流入する。
【００８０】
これによって、第１及び第２のビアホール導体部Ｋ１、Ｋ２から誘電体基板１２の第２の端子２４ｂを通じて電磁波として伝搬することになる。このことから、フィルタ１０Ｄａは、固有の周波数を持つ電磁波のみが空間領域Ｈ１及びＨ２を通過することができる、いわゆるバンドパスフィルタとして機能することとなる。なお、このフィルタ１０Ｄａにおいては、第１〜第６の誘電体層Ｓ１〜Ｓ６の積層方向と電磁波の伝搬方向が直交する形態となっている。
【００８１】
次に、図１４及び図１５に示す第２の具体例に係るフィルタ１０Ｄｂは、図１３に示すフィルタ１０Ｄａとほぼ同じ構造を有しているが、以下の点で異なる。
【００８２】
第１〜第３の誘電体層Ｓ１〜Ｓ３には、それぞれ４個のビアホール（第１〜第４のビアホールＶ１〜Ｖ４）が形成されている。また、第１及び第２のビアホールＶ１、Ｖ２は、第４〜第６の誘電体層Ｓ４〜Ｓ６にまで延在して形成されている。更に、第２〜第４の誘電体層Ｓ２〜Ｓ４の各一主面には、第３及び第４のビアホールＶ３、Ｖ４が形成されている部分に、第３及び第４のビアホールＶ３、Ｖ４の径よりも大きい径の電極Ｄ１１〜Ｄ１３、Ｄ１６〜Ｄ１８が形成されている。
【００８３】
特に、第４の誘電体層Ｓ４の一主面のうち、第３のビアホールＶ３から第１の側面１８ａの第１の端子２４ａにかけて第１の結合電極３６ａが形成され、第４のビアホールＶ４から第２の側面１８ｂの第２の端子２４ｂにかけて第２の結合電極３６ｂが形成されている。
【００８４】
そして、第１〜第６の誘電体層Ｓ１〜Ｓ６が積層されることで、積層方向に揃う複数の第３及び第４のビアホールＶ３、Ｖ４にて、第３及び第４のビアホール導体部Ｋ３、Ｋ４が形成される。
【００８５】
また、第１の端子２４ａ（入力電極）と第１の結合電極３６ａとが接続され、第２の端子２４ｂ（出力電極）と第２の結合電極３６ｂとが接続されている。そのため、電磁波は電極Ｄ１３から電極Ｄ１８の方向に伝搬する。従って、この場合、フィルタ１０Ｄｂにおける距離Ｌ１１、Ｌ１２は、第３のビアホールＶ３の中心から第１及び第２のビアホールＶ１、Ｖ２までの直線を、底面１６ｂに正投影したときに形成される直線の距離である。また、距離Ｌ２１、Ｌ２２は、第４のビアホールＶ４の中心から第１及び第２のビアホールＶ１、Ｖ２までの直線を、底面１６ｂに正投影したときに形成される直線の距離である。
【００８６】
図１６に示す第３の具体例に係るフィルタ１０Ｄｃは、図１３に示す第１の具体例に係るフィルタ１０Ｄａとほぼ同じ構造を有しているが、以下の点で異なる。
【００８７】
第３の具体例に係るフィルタ１０Ｄｃは、図１６に示すように、第７の誘電体層Ｓ７の内部に内部アース電極２０ｃを有する。
【００８８】
次に、第４の具体例に係るフィルタ１０Ｄｄについて、図１７及び図１８を参照して説明する。このフィルタ１０Ｄｄは、図１４及び図１５に示す第２の具体例に係るフィルタ１０Ｄｂとほぼ同じ構造を有しているが、以下の点で異なる。
【００８９】
第４の具体例に係るフィルタ１０Ｄｄは、図１７及び図１８に示すように、第７の誘電体層Ｓ７の内部に底面１６ｂと対向して内部アース電極２０ｃが形成されている。但し、内部アース電極２０ｃは、接地の目的で表面アース電極２２ｃ又は２２ｄに接続されている。
【００９０】
図１９は、第５の具体例に係るフィルタ１０Ｄｅを示している。このフィルタ１０ｅは、図８に示す第３の実施の形態に係るフィルタ１０Ｃとほぼ同じ構造を有しているが、以下の点で異なる。
【００９１】
第５の具体例に係るフィルタ１０Ｄｅは、図１９に示すように、第１〜第６の誘電体層Ｓ１〜Ｓ６が誘電率ε１を有する誘電体から構成され、第７の誘電体層Ｓ７が誘電率ε２を有する誘電体から構成されている。この場合、ε１＞ε２であることが望ましい。
【００９２】
次に、本実施の形態に係る方向性結合器１０Ｅについて、図２０に示す。この方向性結合器１０Ｅは、図１に示した第１の実施の形態に係るフィルタ１０Ａとほぼ同じ構造を有しているが、以下の点で異なる。
【００９３】
図２０に示すように、第１の側面１８ａに第１及び第３の端子２４ａ、２４ｃ（入力電極）が形成され、第２の側面１８ｂに第２及び第４の端子２４ｂ、２４ｄ（出力電極）が形成されている。また、第１及び第３の端子２４ａ、２４ｃと表面アース電極２２ａとの間には、第１及び第３の領域（露出領域）２６ａ、２６ｃが形成されている。また、第２及び第４の端子２４ｂ、２４ｄと表面アース電極２２ｂとの間には、第２及び第４の領域（露出領域）２６ｂ、２６ｄが形成されている。また、図１に示すような第１及び第２のビアホールＶ１、Ｖ２は、方向性結合器１０Ｅにおいては設けられていない。
【００９４】
また、図２０に示すように、電磁波の伝搬方向（入力電極から出力電極への方向）に沿うように、該誘電体基板１２を第３の側面１８ｃと第４の側面１８ｄとの間で区画させることによって、誘電体基板１２内部に空間領域Ｈ１１及びＨ１２を形成させる内部アース電極２０ｄが設けられている。この場合、内部アース電極２０ｄの表面に対して直交方向（電磁波の伝搬方向に対する直交方向）に、２個の結合孔３８ａ、３８ｂがλｇ／２の間隔で設けられている。なお、内部アース電極２０ｄは、表面アース電極２０ａ、２０ｂ、２２ａ、２２ｂと直接接続されている。
【００９５】
そして、本実施の形態に係る方向性結合器１０Ｅは、第１〜第４の配線パターン３２ａ、３２ｂ、３２ｄ、３２ｅを有する実装基板２８上に実装される。この場合、第１〜第４の端子２４ａ〜２４ｄと第１〜第４の配線パターン３２ａ、３２ｂ、３２ｄ、３２ｅとが、第１〜第４の半田３４ａ〜３４ｄによって接合される。
【００９６】
上記したように、本発明に係る電子部品の実施の形態例として、第１〜第３の実施の形態に係るフィルタ１０Ａ〜１０Ｃ、第１〜第５の具体例に係るフィルタ１０Ｄａ〜１０Ｄｅ及び方向性結合器１０Ｅについて説明したが、本発明の実施の形態に係る電子部品は、上述した実施の形態に限らず、１以上の端子を有する電子部品であればよい。
【００９７】
なお、本発明に係る電子部品は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【００９８】
【発明の効果】
以上説明したように、本発明に係る電子部品によれば、該電子部品を実装基板（外部回路）に実装する際に銅箔等の特別な材料を必要とせずに実装可能であり、しかも、前記電子部品を前記実装基板に実装したとき、端子と実装基板（外部回路）との接続に対する信頼性が向上すると共に、電子部品の電気的特性（周波数特性）におけるばらつきの抑制を図ることができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るフィルタを示す斜視図である。
【図２】図１のフィルタを示す一部縦断面図である。
【図３】図１のフィルタを示す一部縦断面図である。
【図４】図１のフィルタを示す一部底面図である。
【図５】第２の実施の形態に係るフィルタを示す斜視図である。
【図６】図５のフィルタを示す一部縦断面図である。
【図７】図５のフィルタを示す一部底面図である。
【図８】第３の実施の形態に係るフィルタを示す一部縦断面図である。
【図９】図８のフィルタを示す一部縦断面図である。
【図１０】図９のフィルタを示す一部底面図である。
【図１１】図９のフィルタを示す一部底面図である。
【図１２】周波数特性のシミュレーション結果を示す説明図である。
【図１３】第１の具体例に係るフィルタを示す縦断面図である。
【図１４】第２の具体例に係るフィルタを示す斜視図である。
【図１５】図１４のフィルタを示す縦断面図である。
【図１６】第３の具体例に係るフィルタを示す縦断面図である。
【図１７】第４の具体例に係るフィルタを示す斜視図である。
【図１８】図１７のフィルタを示す縦断面図である。
【図１９】第５の具体例に係るフィルタを示す縦断面図である。
【図２０】本実施の形態に係る方向性結合器を示す斜視図である。
【図２１】従来例に係る電子部品を示す斜視図である。
【図２２】図２１の電子部品を示す一部縦断面図である。
【図２３】従来例に係る電子部品を示す一部縦断面図である。
【図２４】従来例に係る電子部品を示す一部縦断面図である。
【図２５】従来例に係る電子部品を示す一部縦断面図である。
【図２６】図２５の電子部品を示す一部底面図である。
【符号の説明】
１０Ａ〜１０Ｃ、１０Ｄａ〜１０Ｄｅ…フィルタ
１０Ｅ…方向性結合器　　　　　　１２…誘電体基板
１４…表面アース電極　　　　　　１６ａ…上面
１６ｂ…底面　　　　　　　　　　１８ａ〜１８ｄ…側面
２０ａ、２０ｂ、２２ａ〜２２ｄ…表面アース電極
２４ａ〜２４ｄ…端子　　　　　　２６ａ〜２６ｄ…領域（露出領域）
２８…実装基板　　　　　　　　　３０…表面
３２ａ、３２ｂ、３２ｄ、３２ｅ…配線パターン
３２ｃ…アースパターン　　　　　３４ａ、３４ｂ…半田
３６ａ、３６ｂ…結合電極　　　　Ａ…長さ
Ｃ…静電容量　　　　　　　　　　Ｄ、λｇ、λｇ０…管内波長
ｄ…間隔　　　　　　　　　　　　ｆ０…中心周波数
Ｈ１、Ｈ２、Ｈ１１、Ｈ１２…空間領域
Ｋ１〜Ｋ４…ビアホール導体部　　Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２…距離
Ｓ…電磁波　　　　　　　　　　　Ｓ１〜Ｓ７…誘電体層
Ｖ１〜Ｖ４…ビアホール
【図１】
2004135173.tif 000003
【図２】
2004135173.tif 000004
【図３】
2004135173.tif 000005
【図４】
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【図５】
2004135173.tif 000007
【図６】
2004135173.tif 000008
【図７】
2004135173.tif 000009
【図８】
2004135173.tif 000010
【図９】
2004135173.tif 000011
【図１０】
2004135173.tif 000012
【図１１】
2004135173.tif 000013
【図１２】
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【図１３】
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【図１４】
2004135173.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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