(57)【要約】【課題】各モジュールを効率よくレイアウトすることにより、チップサイズの低減、および動作速度の向上を実現する。【解決手段】半導体装置１は１チップマイクロコンピュータであり、不揮発性メモリ２、電源回路３、クロックパルス発生器４、ＳＣＩ５、ＲＡＭ６、およびＣＰＵ７からなるハードモジュールＨＭが半導体チップの右辺、左辺の近傍にそれぞれ配置されており、タイマ、インタフェースなどからなる自動モジュールＡＭ１，ＡＭ２が半導体チップの中央部近傍に配置されている。また、自動モジュールと、内部バスとハードモジュールとを接続するバス支線とを同時に自動レイアウトする。バス支線ＢＳは、自動モジュールＡＭ１，ＡＭ２のトランジスタ上を通過する上空配線として構成される。【選択図】　　　図１
2004134599.tif 000002
【特許請求の範囲】
【請求項１】
ハードモジュールが半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍に配置され、
前記半導体チップの略中央部には、前記半導体チップの第３の辺から、前記第３の辺に対向する第４の辺にかけて内部バスが配置されたことを特徴とする半導体装置。
【請求項２】
ハードモジュールが半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍に配置され、
前記ハードモジュール間であって、前記第１の辺近傍には、前記半導体チップの第３の辺から、前記第３の辺に対向する第４の辺にかけて内部バスが、少なくとも一つのハードモジュール近傍に配置され、
前記内部バスと前記ハードモジュールとの間に自動モジュールが配置され、
前記内部バスと前記ハードモジュールとを接続するバス支線が、前記自動モジュール上を通過する上空配線で構成されたことを特徴とする半導体装置。
【請求項３】
第１ハードモジュールが半導体チップの少なくとも第１の辺近傍に配置され、
第２ハードモジュールが前記第１の辺に対向する第２の辺近傍に配置され、
前記第１ハードモジュールと第２ハードモジュールとの間であって、前記半導体チップの第３の辺から、前記第３の辺に対向する第４の辺にかけて直線状の内部バスが、前記第１ハードモジュールの近傍に配置され、
内部バスと前記第２ハードモジュールとの間に自動モジュールが配置され、
前記内部バスと前記第２ハードモジュールとを接続するバス支線が、前記自動モジュール上を通過する上空配線で構成されたことを特徴とする半導体装置。
【請求項４】
トランジスタ上を自動配線することができない複数の第１モジュールが、半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍に配置され、
前記第１モジュール間に、前記半導体チップの第３の辺から、その第３の辺に対向する第４の辺にかけて延在した直線状の内部バスが、少なくとも一つの第１モジュールの近傍に配置され、
前記第１モジュール間に、トランジスタ上を自動配線することができる第２モジュールが配置され、内部バスと前記第１モジュールとを接続するバス支線が、前記第２モジュール上を通過する上空配線で構成されたことを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、前記ハードモジュールは、少なくとも不揮発性メモリ、半導体メモリ、およびプロセッサからなり、
前記不揮発性メモリは、前記半導体チップの第１の辺近傍に前記不揮発性メモリの第１の長辺が、前記半導体チップの第１の辺と平行して配置され、
前記半導体メモリ、および前記プロセッサは、前記半導体チップの第１の辺に対向する第２の辺近傍に、前記半導体メモリ、ならびに前記プロセッサの第１の長辺が、前記半導体チップの第２の辺とそれぞれ平行して配置されたことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、前記内部バスは、前記半導体チップの第３の辺から前記第３の辺に対向する第４の辺にかけて、前記不揮発性メモリの第１の長辺に対向する第２の長辺に平行して、前記半導体チップの略中央部に配置されたことを特徴とする半導体装置。
【請求項７】
請求項１〜３のいずれか１項に記載の半導体装置において、前記ハードモジュールは、前記半導体チップの外周に形成された周回電源線に近接して配置されたことを特徴とする半導体装置。
【請求項８】
請求項４に記載の半導体装置において、前記第１モジュールは、前記半導体チップに形成された周回電源線に近接して配置されたことを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、前記内部バスのバス支線が、すべてのメタル配線層の配線を用いて構成されたことを特徴とする半導体装置。
【請求項１０】
ハードモジュールを半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍にレイアウトするステップと、前記ハードモジュール間に、前記半導体チップの第３の辺から第４の辺にかけて直線状に内部バスをレイアウトするステップと、
前記ハードモジュール間に、自動モジュールと、前記内部バスと前記ハードモジュールとを接続するバス支線とをレイアウトするステップとを有することを特徴とする半導体装置のレイアウト方法。
【請求項１１】
ハードモジュールを半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍にレイアウトするステップと、前記ハードモジュールがレイアウトされた半導体チップの略中央部に、前記半導体チップの第３の辺から第４の辺にかけて直線状に内部バスをレイアウトするステップと、
前記半導体チップの略中央部に、前記内部バスに近接して自動モジュールと、前記内部バスと前記ハードモジュールとを接続するバス支線とをレイアウトするステップとを有することを特徴とする半導体装置のレイアウト方法。
【請求項１２】
ハードモジュールを半導体チップにレイアウトするステップと、
前記ハードモジュールがレイアウトされた半導体チップに、内部バスをレイアウトするステップと、
前記ハードモジュールがレイアウトされた半導体チップに、自動モジュールと、前記内部バスと前記ハードモジュールとを接続するバス支線とをレイアウトするステップとを有することを特徴とする半導体装置のレイアウト方法。
【請求項１３】
請求項１０〜１２のいずれか１項に記載の半導体装置のレイアウト方法において、
前記ハードモジュールは、少なくとも不揮発性メモリ、半導体メモリ、およびプロセッサからなり、
前記ハードモジュールをレイアウトするステップが、
前記不揮発性メモリを、前記半導体チップの第１の辺近傍に、前記不揮発性メモリの第１の長辺が前記半導体チップの第１の辺に平行してレイアウトするレイアウトするステップと、
前記半導体メモリ、および前記プロセッサを、前記半導体チップの第２の辺近傍に、前記半導体メモリ、ならびに前記プロセッサの第１の長辺が、前記半導体チップの第２の辺と平行してそれぞれレイアウトするステップとを有し、
前記内部バスをレイアウトするステップが、
前記半導体チップの略中央部に、前記半導体チップの第３の辺から第４の辺にかけて前記不揮発性メモリの第１の長辺に対向する第２の長辺に平行して、前記第２の長辺の近傍にレイアウトするステップとを有することを特徴とする半導体装置のレイアウト方法。
【請求項１４】
請求項１０〜１３のいずれか１項に記載の半導体装置のレイアウト方法において、前記ハードモジュールレイアウトステップの前に、周回電源線からハードモジュールへの電源電圧線のレイアウトを行うステップを有することを特徴とする半導体装置のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シングルチップの半導体装置、およびそのレイアウト技術に関し、特に、不揮発性メモリを有した半導体装置における機能モジュールのレイアウトに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化、高機能化が進み、ＣＰＵ、タイマ、ＳＣＩ（シリアルコミュニケーションインタフェース）、およびフラッシュメモリなどの不揮発性メモリなどの様々な機能モジュールを１チップに内蔵するようになった。
【０００３】
これらの機能モジュールを半導体チップにレイアウトする際には、設計者が限られたチップ面積内に個々の機能モジュールを効率よく配置できるように組み合わせてレイアウトしている（たとえば、非特許文献１参照）。また、ワンチップマイコンについては、たとえば、特開２０００−５７１２０号公報に記載されている。
【０００４】
【非特許文献】
「日経エレクトロニクス」、日経ＢＰ社発行、１９９５年３月２７日（ｎｏ６３２）、Ｐ２５１〜Ｐ２６０
【０００５】
【発明が解決しようとする課題】
ところが、上記のような半導体装置における機能モジュールのレイアウト技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
たとえば、フラッシュメモリなどの不揮発性メモリを内蔵するシングルチップの半導体装置の場合、メモリの大容量化に伴って該不揮発性メモリの面積比率が大きくなる傾向にあり、他の機能モジュールにおけるレイアウト上の制約が大きくなってしまうという問題がある。
【０００７】
それにより、レイアウト設計期間が長くなったり、半導体チップサイズの大型化、あるいは配線長の増加などによるノイズや消費電力の増加などを招いてしまう恐れがある。
【０００８】
本発明の目的は、各モジュールを効率よくレイアウトすることにより、チップサイズの低減、および動作速度の向上を実現することのできる半導体装置およびそのレイアウト方法を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明の半導体装置は、すべてのメタル配線層を使用し、トランジスタを自動配線することができないハードモジュールが、半導体チップの少なくとも第１の辺近傍、および該第１の辺に対向する第２の辺近傍に配置され、半導体チップの略中央部に該半導体チップの第３の辺から、その第３の辺に対向する第４の辺にかけて内部バスが配置されたものである。
【００１１】
また、ハードモジュール間に自動モジュールが配置され、内部バスとハードモジュールとを接続するバス支線が自動モジュール上を通過する上空配線で構成されている。
【００１２】
また、本願のその他の発明の概要を簡単に示す。
【００１３】
自動モジュールは、半導体チップの略中央部に、トランジスタが設計者によるレイアウト設計ではなく自動レイアウトにより配置されたものである。
【００１４】
ハードモジュールは、少なくとも不揮発性メモリ、半導体メモリ、およびプロセッサからなり、該不揮発性メモリは、半導体チップの第１の辺近傍に該不揮発性メモリの第１の長辺が半導体チップの第１の辺と平行して配置され、半導体メモリ、およびプロセッサは、半導体チップの第１の辺に対向する第２の辺近傍に、半導体メモリ、プロセッサの第１の長辺が、半導体チップの第２の辺とそれぞれ平行して配置されたものである。
【００１５】
内部バスは、半導体チップの第３の辺からその辺に対向する第４の辺にかけて、不揮発性メモリの第１の長辺に対向する第２の長辺に平行して、半導体チップの略中央部に配置されたものである。
【００１６】
ハードモジュールは、半導体チップに形成された周回電源線に近接して配置されたものである。
【００１７】
内部バスのバス支線は、すべてのメタル配線層の配線を用いて構成されたものである。
（２）半導体装置のレイアウト方法または製造方法であって、ハードモジュールを半導体チップにレイアウトするステップと、
前記ハードモジュールがレイアウトされた半導体チップに、内部バスをレイアウトするステップと、
前記ハードモジュールがレイアウトされた半導体チップに、自動モジュールと、前記内部バスと前記ハードモジュールとを接続するバス支線とをレイアウトするステップとを有する。
【００１８】
また、ハードモジュールを半導体チップの少なくとも第１の辺近傍、および該第１の辺に対向する第２の辺近傍にレイアウトするステップと、半導体チップの第３の辺から第４の辺にかけて内部バスをレイアウトするステップとを有するものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
図１は、本発明の一実施の形態による半導体装置のチップレイアウト図、図２は、図１の半導体装置に設けられた不揮発性メモリにおけるメモリセル構造の説明図、図３は、図１の半導体装置に形成されたメタル配線層の構造説明図、図４は、図１の半導体装置におけるレイアウト設計のフローチャート、図５〜図９は、図１の半導体装置の製造方法であるチップレイアウトの工程の説明図、図１０は、本発明の一実施の形態による半導体装置の他の例を示すチップレイアウト図である。なお、以下実施の形態においては、３層のメタル配線層Ｍ１，Ｍ２，Ｍ３を有する半導体装置を例示して説明するが、これに限定されるものではない。なお、本実施の形態において第３層目のメタル配線層Ｍ３は最上層配線層である。
【００２１】
本実施の形態において、半導体装置１は、シングルチップマイクロコンピュータからなる。この半導体装置１は、図１に示すように、いわゆるハードモジュールＨＭ、自動モジュールＡＭ１，ＡＭ２、およびＩ／ＯバッファＢＦから構成されている。
【００２２】
ハードモジュールＨＭ（網掛けで示したモジュール）は、図１において、不揮発性メモリ２、電源回路３、クロックパルス発生器（ＣＰＧ）４、ＳＣＩ（Ｓｅｒｉａｌ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｉｎｔｅｒｆａｃｅ　ｕｎｉｔ）５、ＲＡＭ（半導体メモリであるＲａｎｄｏｍ　Ａｃｃｅｓｓ　ＭＥＭＯＲＹ）６、ならびにＣＰＵ（プロセッサであるＣｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）７などである。
【００２３】
ここで、ハードモジュールＨＭは、ＭＯＳトランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を形成する拡散層、インプラ層、ポリシリコン層、および電源配線やＭＯＳトランジスタ間の信号配線を行うメタル配線層（ここではメタル配線層Ｍ１〜Ｍ３）を有し、大規模数のトランジスタが設計者によるレイアウト設計により配置されているモジュールとする。
【００２４】
本実施の形態では、上記のようにハードモジュールＨＭを定義したが、すべてのメタル配線層を使用し、トランジスタを自動配線することができないものであればハードモジュールとする。
【００２５】
ハードモジュールＨＭは、主にアナログ回路を有しており、該ハードモジュールＨＭにおいては、前述しように全配線層を使用しているので、メタル配線層Ｍ１〜Ｍ３においては、該ハードモジュールＨＭにおけるトランジスタ上の配線、いわゆる上空配線が配置できない。すなわち、本実施の形態のハードモジュールＨＭの定義は、モジュールを構成するトランジスタ上を通過する配線である上空配線が配置できないモジュールともいえる。
【００２６】
ここでは、クロックパルス発生器４、ＳＣＩ５、およびＣＰＵ７をハードモジュールＨＭとしたが、これらクロックパルス発生器４、ＳＣＩ５、ならびにＣＰＵ７は自動モジュールになりつつある。
【００２７】
さらに、不揮発性メモリ２は、たとえば、メモリアレイにＥＥＰＲＯＭやフラッシュメモリを用いて構成され、情報の書込み及び消去を電気的に行え、かつ電源ＯＦＦ後も情報を保持することができる。
【００２８】
フラッシュメモリは、電荷を蓄積するための窒化膜やフローティングゲート（電荷蓄積層）を有し、電荷蓄積層に蓄積する電荷の量を制御することによって情報の記憶が行われる。図２にフラッシュメモリにおけるメモリセル構造と等価回路の一例をそれぞれ示す。
【００２９】
本実施の形態の不揮発性メモリ２は、大容量の不揮発性メモリ２であり、半導体チップＣＨの面積の２０％以上を占める大面積のハードモジュールＨＭである。なお、特に限定はされないが、不揮発性メモリ２は６４Ｋバイト以上の容量を有する。ここで１バイトは８ビットである。
【００３０】
また、図１において、自動モジュールＡＭ１は、タイマ、およびインタフェースなどからなり、自動モジュールＡＭ２はバスコントローラ８からなる。
【００３１】
自動モジュールＡＭ１は、ＭＯＳトランジスタを形成する拡散層、インプラ層、ポリシリコン層、および電源配線のメタル配線層Ｍ１を使用し、少数のトランジスタが自動レイアウトにより配置されたモジュールである。
【００３２】
この自動モジュールＡＭ１は、前述のように一部の電源配線にメタル配線層Ｍ１を用いているが、メタル配線層Ｍ１〜Ｍ３の上空配線が可能となってトランジスタ間の信号配線はメタル配線層Ｍ１〜Ｍ３を用いて自動配線される。
【００３３】
自動モジュールＡＭ２は、ＭＯＳトランジスタを形成する拡散層、インプラ層、ポリシリコン層、および電源配線のメタル配線層Ｍ１を使用しており、少数のトランジスタが自動レイアウトにより配置されたモジュールである。
【００３４】
また、自動モジュールＡＭ１と同様に、一部の電源配線にメタル配線層Ｍ１を用いているが、メタル配線層Ｍ１〜Ｍ３の上空配線が可能となっており、トランジスタ間の信号配線はメタル配線層Ｍ１〜Ｍ３を用いて自動配線される。
【００３５】
ここでも、本実施の形態では、上記のように自動モジュールＡＭ１，ＡＭ２をそれぞれ定義したが、トランジスタが設計者によるレイアウト設計ではなく自動レイアウトにより配置されたモジュールであれば自動モジュールとする。また、本実施の形態の自動モジュールＡＭ１，ＡＭ２の定義は、モジュールを構成するトランジスタ上を通過する配線である上空配線が配置できるモジュールともいえる。
【００３６】
半導体装置１における半導体チップＣＨのレイアウトについて説明する。
【００３７】
半導体チップＣＨの各々の辺近傍には、Ｉ／ＯバッファＢＦが配置されている。すなわち、半導体チップＣＨは平面的に略四角形の形状で構成され、半導体チップＣＨの外周にＩ／ＯバッファＢＦが内部回路領域を取り囲むように配置されている。内部回路領域において、半導体チップＣＨの左辺（第１の辺）側には、不揮発性メモリ２が設けられている。この不揮発性メモリ２は、該不揮発性メモリ２の左長辺（第１の長辺）側が半導体チップＣＨの左辺に平行して配置されている。不揮発性メモリ２の下方には、クロックパルス発生器４、電源回路３がそれぞれ設けられている。
【００３８】
また、内部回路領域において、半導体チップＣＨの右辺（第２の辺）側の上方にはＲＡＭ６が設けられており、該ＲＡＭ６の左側にはＳＣＩ５が設けられている。ＲＡＭ６の下方にはＣＰＵ７が設けられている。
【００３９】
不揮発性メモリ２の右側には、該不揮発性メモリ２の右長辺（第２の長辺）に平行してアドレスバスやデータバスなどのバス（内部バス）Ｂが半導体チップの上辺（第３の辺）から下辺（第４の辺）にかけて直線状に配置されている。このように、右辺と左辺との間、すなわちハードモジュールＨＭ間に、バスＢ（内部バス）が半導体チップの上辺（第３の辺）から下辺（第４の辺）にかけて直線状に、ハードモジュールＨＭの近傍に配置されている。すなわち、バスＢ（内部バス）は、該不揮発性メモリ２の長辺に沿って平行して延在するように構成されている。このように、バスＢ（内部バス）を半導体チップＣＨの中央部に直線的に配置することにより、配線の引き回しを少なくすることができるので寄生容量などを低減することができる。また、ハードモジュールＨＭ間にバスＢ（内部バス）を配置することにより、配線の引き回しを少なくすることができるので寄生容量などを低減することができる。また、バスＢ（内部バス）は、該不揮発性メモリ２の長辺に沿って平行して延在する構成とすることにより、配線の引き回しを少なくすることができるので寄生容量などを低減することができる。すなわち、不揮発性メモリ２と、ＲＡＭ６と、ＣＰＵ７などの論理回路との間の動作速度を向上することができる。
【００４０】
本実施の形態のバスＢ（内部バス）は、たとえば、第３層目のメタル配線層Ｍ３の配線で構成され、このバスＢ（内部バス）は、自動モジュールＡＭ１，ＡＭ２のレイアウト、および配線を行う前にメタル配線層Ｍ３を用いて設計者による配線レイアウト設計が行われる。
【００４１】
バスＢ（内部バス）の右側には、自動モジュールＡＭ１が配置されている。自動モジュールＡＭ１のレイアウト領域において、半導体チップＣＨの中心部近傍には、自動モジュールＡＭ２のバスコントーラ８が配置されている。
【００４２】
バスコントローラ８は、バスＢ（内部バス）の中央部に接続されるように配置されており、これによって、各モジュールまでの配線の寄生抵抗を均一にすることができる。
【００４３】
また、バスＢ（内部バス）と各モジュールとは、配線であるバス支線ＢＳを介して接続されている。このバス支線ＢＳは、バスＢ（内部バス）とハードモジュールＨＭ、および自動モジュールＡＭ１，ＡＭ２における各モジュールとがそれぞれ最短距離で接続されるように配線されている。バス支線ＢＳは、自動モジュールＡＭ１，ＡＭ２のレイアウト、ならびに配線と同時にメタル配線層Ｍ１〜Ｍ３を用いて自動配線される。すなわち、バス支線ＢＳは、自動モジュールＡＭ１，ＡＭ２のトランジスタ上を通過する上空配線として構成され、バスＢ（内部バス）と各モジュールとを電気的に接続する配線である。これにより、配線レイアウトを向上でき、半導体チップＣＨの面積を低減できる。また、各モジュールまでの配線の寄生抵抗を均一にすることができる。
【００４４】
なお、後述するように、バスＢ（内部バス）とハードモジュール３〜７との間に自動モジュールＡＭ１，ＡＭ２を配置し、自動モジュールＡＭ１，ＡＭ２とバス支線ＢＳとを同時に（同じ工程で）自動配線レイアウトすることにより、配線レイアウト効率を向上できる。また、不揮発性メモリ２と、ＲＡＭ６と、ＣＰＵ７などの論理回路との間の動作速度を向上することができる。
【００４５】
メタル配線層Ｍ１〜Ｍ３における配線構造について、図３の模式図を用いて説明する。
【００４６】
図３において、上方の左側から右側にかけては、バスＢ（内部バス）、バス支線ＢＳ、およびトランジスタＴ上に形成されたバス支線ＢＳにおける配線構造をそれぞれ示している。また、図３の下方における左側は、ハードモジュールＨＭ上における配線構造、右側は、自動モジュールＡＭ１，ＡＭ２上における配線構造をそれぞれ示している。
【００４７】
また、図３において、ハッチング部分は、自動配線によるレイアウトを示し、網掛け部分は、設計者による配線レイアウト設計であることを示す。
【００４８】
バスＢ（内部バス）の配線構造においては、メタル配線層Ｍ１が層間絶縁膜ＺＭ１上に形成されており、該メタル配線層Ｍ１の上方には、層間絶縁膜ＺＭ２を介してメタル配線層Ｍ２が形成されている。
【００４９】
そして、メタル配線層Ｍ２の上方には、層間絶縁膜ＺＭ３を介してメタル配線層Ｍ３が形成されており、このメタル配線層Ｍ３は最上配線層となる。メタル配線層Ｍ３とメタル配線層Ｍ２とは接続孔に形成された導電膜により電気的に接続され、メタル配線層Ｍ２とメタル配線層Ｍ１とは接続孔に形成された導電膜により電気的に接続される。メタル配線層Ｍ１〜Ｍ３は金属膜で構成される。
【００５０】
このバスＢ（内部バス）の配線構造においては、最上配線層であるメタル配線層Ｍ３のみがバスＢ（内部バス）に用いられる配線層である。
【００５１】
バス支線ＢＳは、メタル配線層Ｍ１〜Ｍ３のすべてを用いて配線されており、これらメタル配線層Ｍ１〜Ｍ３はすべて自動配線によるレイアウトで配置が決定されてる。
【００５２】
また、バス支線ＢＳは、前述したように自動モジュールＡＭ１，ＡＭ２上にも配線が施されている。よって、トランジスタＴ（ＭＯＳトランジスタ）上などにも配線され、上空配線を構成することになる。
【００５３】
この場合、たとえば、メタル配線層Ｍ１の一部はトランジスタＴの電源配線として用いられ、該メタル配線層Ｍ１の他の部分、およびメタル配線層Ｍ２，Ｍ３がバス支線ＢＳとして使用される。バス支線ＢＳとして使用されるメタル配線層Ｍ１〜Ｍ３は自動配線によるレイアウトであり、電源配線として用いられメタル配線層Ｍ１の部分は、設計者による配線レイアウトとなる。
【００５４】
また、ハードモジュールＨＭ上の配線においては、メタル配線層Ｍ１〜Ｍ３がすべて設計者による配線レイアウト設計である。このハードモジュールＨＭにおけるメタル配線層Ｍ１〜Ｍ３の使い方の一例を説明する。
【００５５】
不揮発性メモリ２では、メタル配線層Ｍ１〜Ｍ３が電源配線に使用されるとともに、メタル配線層Ｍ１が副ビット線、メタル配線層Ｍ２が主ビット線、メタル配線層Ｍ３がワード線シャントなどにそれぞれ使用されている。
【００５６】
また、ＲＡＭ６においては、同じくメタル配線層Ｍ１〜Ｍ３が電源配線に使用され、かつメタル配線層Ｍ１がフリップフロップなどで構成されたメモリセルの配線、メタル配線層Ｍ２がビット線、およびメタル配線層Ｍ３がワード線シャントなどにそれぞれ使用されている。ＣＰＵ７では、メタル配線層Ｍ１〜Ｍ３が電源配線、およびトランジスタ間配線に使用されている。このように、設計者によるレイアウト設計により配置されるので、不揮発性メモリ２の集積度を向上でき、かつモジュールの面積（チップ面積）を低減できる。
【００５７】
自動モジュールＡＭ１，ＡＭ２上の配線構造においては、メタル配線層Ｍ１の一部がトランジスタＴの電源配線として用いられており、その他のメタル配線層Ｍ１〜Ｍ３は、該トランジスタＴなどのトランジスタ間配線として使用される。このメタル配線層Ｍ１は、設計者による配線レイアウトとなる。そして、メタル配線層Ｍ２，Ｍ３は、自動配線によるレイアウトとなる。
【００５８】
次に、本実施の形態における半導体装置１の製造方法であるレイアウト設計について、図４のフローチャート、および図５〜図９のチップレイアウト図を用いて説明する。
【００５９】
まず、半導体チップＣＨにハードモジュールＨＭ、およびＩ／ＯバッファＢＦを図５に示すように配置する（ステップＳ１０１）。このステップＳ１０１の処理においては、Ｉ／ＯバッファＢＦを半導体チップＣＨの４つの辺に近接してそれぞれ配置する。
【００６０】
不揮発性メモリ２は、半導体チップＣＨの左辺近傍に配置されたＩ／ＯバッファＢＦの近傍に配置し、該不揮発性メモリ２の下方に、クロック発生器４、および電源回路３を配置する。
【００６１】
ＲＡＭ６は、半導体チップＣＨの右辺近傍の上方に配置されたＩ／ＯバッファＢＦの近傍に配置し、該ＲＡＭ６の下方にはＣＰＵ７を配置し、該ＲＡＭ６の左側にはＳＣＩ５を配置する。
【００６２】
このように、ハードモジュールＨＭは、半導体チップＣＨの４つの辺近傍、すなわち後述する周回電源線ＳＤＰ（図６）に近接して位置し、周回電源線ＳＤＰからハードモジュールＨＭへの電源電圧線の給電配線を短くをするように配置する。
【００６３】
それにより、電源インピーダンスを低く抑えることができ、配線抵抗や自動モジュールＡＭ１，ＡＭ２などの他のモジュールからの回り込み電流などの影響を低減させることができるので、ハードモジュールＨＭを安定して動作させることができる。すなわち、アナログ回路が多数設けられたハードモジュールＨＭ及びＲＡＭやＲＯっＳＭ等の半導体メモリからなるハードモジュールＨＭにおいて、半導体メモリの動作の安定を向上できる。
【００６４】
ハードモジュールＨＭ、およびＩ／ＯバッファＢＦの配置が終了すると、図６に示すように該Ｉ／ＯバッファＢＦの周辺部近傍に電源配線を行う（ステップＳ１０２）。
【００６５】
この電源配線は、たとえば、電源回路３が生成した動作電源電圧をＩ／ＯバッファＢＦ、ハードモジュールＨＭ、および自動モジュールＡＭ１，ＡＭ２などに供給する配線である。
【００６６】
この電源配線は、電源電圧を供給する電源配線ＨＤＤと基準電位を供給する電源配線ＨＳＳ（電位：ＨＤＤ＞ＨＳＳ）とからなり、Ｉ／ＯバッファＢＦの周辺部近傍をループ状に周回するように形成された、いわゆる周回電源線ＳＤＰと、該周回電源線ＳＤＰから引き出され、ハードモジュールＨＭ、および自動モジュールＡＭ１，ＡＭ２にそれぞれ給電する給電配線ＫＰとからなる。すなわち、周回電源線ＳＤＰは半導体チップＣＨの外周に配置されたＩ／ＯバッファＢＦ上に、内部回路領域を取り囲むようにループ状に周回するように形成されている。
【００６７】
そして、図７に示すように、自動モジュールＡＭ１，ＡＭ２におけるトランジスタを半導体チップＣＨの中央部に自動レイアウトにより配置する（ステップＳ１０３）。
【００６８】
その後、図８に示すように、自動モジュールＡＭ１と不揮発性メモリ２、クロック発生器４、および電源回路３との間に、バスＢ（内部バス）を設計者による配線レイアウト設計によりレイアウトする（ステップＳ１０４）。
【００６９】
次に、バスＢ（内部バス）のレイアウトが終了すると、図９に示すように、自動モジュールＡＭ１，ＡＭ２に形成されたトランジスタ間、ならびにバス支線ＢＳを自動レイアウトにより、それぞれ配線する（ステップＳ１０５）。すなわち、バス支線ＢＳは、自動モジュールＡＭ１，ＡＭ２のレイアウト及び配線（自動レイアウト）と同時に、メタル配線層Ｍ１〜Ｍ３を用いて自動配線される。これにより、バス支線ＢＳは、自動モジュールＡＭ１，ＡＭ２のトランジスタ上を通過する上空配線として構成される。
【００７０】
そして、半導体チップＣＨのレイアウト検証を行い（ステップＳ１０６）、マスクデータを作成し（ステップＳ１０７）、そのマスクデータを用いて半導体製造技術により半導体チップＣＨに半導体デバイスが形成される（ステップＳ１０８）。これにより、半導体装置が完成する。
【００７１】
ここで、不揮発性メモリ２のメモリ容量がより大きくなった場合のチップレイアウトについて、図１０を用いて説明する。
【００７２】
不揮発性メモリ２は、メモリ容量に比例してＸ（ロウ）デコーダサイズが大きくなり、長辺方向のモジュールサイズがより大きくなる。これは、メモリのアドレス領域が拡張させることによって、Ｘデコーダ側のアドレスバスやワード線の本数が増加するためである。一方、Ｙ（カラム）デコーダ側は、データバスの入出力であり、ビット数に変更がなければ大きさは変わらない。
【００７３】
よって、不揮発性メモリ２のメモリ容量が拡張していくと、半導体チップＣＨの左半分程度が該不揮発性メモリ２によって占められることになる。その場合も、電源回路３、およびクロックパルス発生器４は、たとえば、半導体チップの下辺近傍などの周回電源線ＳＤＰに近接するようにレイアウトする。
【００７４】
それにより、本実施の形態によれば、ハードモジュールＨＭを半導体チップＣＨの４つの辺近傍に周回電源線ＳＤＰに近接してレイアウトすることにより、自動モジュールＡＭ１，ＡＭ２を１箇所に集中してレイアウトすることが可能となり、レイアウト効率を大幅に向上することができる。
【００７５】
また、自動モジュールＡＭ１，ＡＭ２に形成されたトランジスタ間の配線のレイアウトと、バス支線ＢＳのレイアウトとを、同時に自動レイアウトすることにより、同時に（同一工程で）配線する（ステップＳ１０５）。これにより、バス支線ＢＳのレイアウトの自由度（レイアウト効率）を向上することができるとともに、半導体チップＣＨの面積を低減できる。このように、バス支線ＢＳは、自動モジュールＡＭ１，ＡＭ２のレイアウト及び配線と同時に、メタル配線層Ｍ１〜Ｍ３を用いて自動配線されるので、自動モジュールＡＭ１，ＡＭ２のトランジスタ上を通過する上空配線として構成される。
【００７６】
また、バスＢ（内部バス）を該半導体チップＣＨの中央部近傍に配線することによって、バス支線ＢＳの引き回し効率が向上し、配線長を短くできるので、寄生容量などを少なくでき、半導体装置１の性能向上を実現することができる。
【００７７】
たとえば、前記実施の形態に示した半導体装置の構成に加えて、他のハードモジュールを追加した場合においても、該ハードモジュールは、周回電源に近接するように配置する。
【００７８】
図１１は、前記実施の形態の半導体装置１（図１）の構成に、ハードモジュールＨＭとしてＡ／Ｄ（アナログ／デジタル）変換器９、およびＤ／Ａ変換器１０が新たに設けられた半導体装置１ａのチップレイアウト図である。
【００７９】
この場合、Ａ／Ｄ変換器９、ならびにＤ／Ａ変換器１０は、半導体チップＣＨの右下側に配置して周回電源線ＳＤＰに近接させるとともに、アナログ入出力端子、動作電源電圧用端子、および基準電圧用端子などからなるアナログ用端子ＡＮＰ（網掛けで示した端子）にも近接するように配置する。
【００８０】
それによって、回り込み電流などのノイズを低減することができ、半導体装置１ａの動作を安定化することができる。
【００８１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
たとえば、ハードモジュールと自動モジュールとを有する半導体装置に適用できることはいうまでもない。
【００８３】
本実施の形態による発明の構成のうち、代表的なものを簡単に説明すれば、以下のとおりである。
【００８４】
１．ハードモジュールが半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍に配置され、
前記第１の辺近傍には、前記半導体チップの第３の辺から、前記第３の辺に対向する第４の辺にかけて内部バスが配置され、
前記半導体チップの略中央部に自動モジュールが配置された半導体装置。
【００８５】
２．ハードモジュールが半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍に配置され、
前記ハードモジュール間であって、前記第１の辺近傍には、前記半導体チップの第３の辺から、前記第３の辺に対向する第４の辺にかけて内部バスが、少なくとも一つのハードモジュールの近傍に配置され、
内部バスと前記ハードモジュールとの間に自動モジュールが配置され、
前記内部バスと前記ハードモジュールとを接続するバス支線が、前記自動モジュール上を通過する上空配線で構成された半導体装置。
【００８６】
３．第１ハードモジュールが半導体チップの少なくとも第１の辺近傍に配置され、
第２ハードモジュールが前記第１の辺に対向する第２の辺近傍に配置され、
前記第１ハードモジュールと第２ハードモジュールとの間であって、前記半導体チップの第３の辺から、前記第３の辺に対向する第４の辺にかけて直線状の内部バスが、前記第１ハードモジュールの近傍に配置され、
内部バスと前記第２ハードモジュールとの間に自動モジュールが配置され、
前記内部バスと前記第２ハードモジュールとを接続するバス支線が、前記自動モジュール上を通過する上空配線で構成された半導体装置。
【００８７】
４．トランジスタ上を自動配線することができない複数の第１モジュールが、半導体チップの少なくとも第１の辺近傍、および該第１の辺に対向する第２の辺近傍に配置され、
前記第１モジュール間に、該半導体チップの第３の辺から、その第３の辺に対向する第４の辺にかけて延在した直線状の内部バスが、少なくとも一つの第１モジュールの近傍に配置され、
前記第１ジュール間に、トランジスタ上を自動配線することができる第２モジュールが配置され、内部バスと第１モジュールとを接続するバス支線が、第２モジュール上を通過する上空配線で構成される半導体装置。
【００８８】
５．１〜３のいずれかにおいて、前記ハードモジュールは、少なくとも不揮発性メモリ、半導体メモリ、およびプロセッサからなり、
前記不揮発性メモリは、前記半導体チップの第１の辺近傍に前記不揮発性メモリの第１の長辺が、前記半導体チップの第１の辺と平行して配置され、
前記半導体メモリ、および前記プロセッサは、前記半導体チップの第１の辺に対向する第２の辺近傍に、前記半導体メモリ、ならびに前記プロセッサの第１の長辺が、前記半導体チップの第２の辺とそれぞれ平行して配置される。
【００８９】
６．１〜５おいて、前記内部バスは、前記半導体チップの第３の辺から前記第３の辺に対向する第４の辺にかけて、前記不揮発性メモリの第１の長辺に対向する第２の長辺に平行して、前記半導体チップの略中央部に配置される。
【００９０】
７．１〜３において、前記ハードモジュールは、前記半導体チップの外周に形成された周回電源線に近接して配置される。
【００９１】
８．４において、前記第１モジュールは、前記半導体チップに形成された周回電源線に近接して配置される。
【００９２】
９．１〜８において、前記内部バスのバス支線が、すべてのメタル配線層の配線を用いて構成される。
【００９３】
１０．ハードモジュールを半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍にレイアウトするステップと、
前記ハードモジュール間に、前記半導体チップの第３の辺から第４の辺にかけて直線状に内部バスをレイアウトするステップと、
前記ハードモジュール間に、自動モジュールと、前記内部バスと前記ハードモジュールとを接続するバス支線とをレイアウトするステップとを有する半導体装置の製造方法。
【００９４】
１１．ハードモジュールを半導体チップの少なくとも第１の辺近傍、および前記第１の辺に対向する第２の辺近傍にレイアウトするステップと、
前記ハードモジュールがレイアウトされた半導体チップの略中央部に、前記半導体チップの第３の辺から第４の辺にかけて直線状に内部バスをレイアウトするステップと、
前記半導体チップの略中央部に、前記内部バスに近接して自動モジュールと、前記内部バスと前記ハードモジュールとを接続するバス支線とをレイアウトするステップとを有する半導体装置の製造方法。
【００９５】
１２．ハードモジュールを半導体チップにレイアウトするステップと、
前記ハードモジュールがレイアウトされた半導体チップに、内部バスをレイアウトするステップと、
前記ハードモジュールがレイアウトされた半導体チップに、自動モジュールと、　前記内部バスと前記ハードモジュールとを接続するバス支線とをレイアウトするステップとを有する半導体装置の製造方法。
【００９６】
１３．１０〜１２において、前記ハードモジュールは、少なくとも不揮発性メモリ、半導体メモリ、およびプロセッサからなり、
前記ハードモジュールをレイアウトするステップが、
前記不揮発性メモリを、前記半導体チップの第１の辺近傍に、前記不揮発性メモリの第１の長辺が前記半導体チップの第１の辺に平行してレイアウトするレイアウトするステップと、
前記半導体メモリ、および前記プロセッサを、前記半導体チップの第２の辺近傍に、前記半導体メモリ、ならびに前記プロセッサの第１の長辺が、前記半導体チップの第２の辺と平行してそれぞれレイアウトするステップとを有し、
前記内部バスをレイアウトするステップが、
前記半導体チップの略中央部に、前記半導体チップの第３の辺から第４の辺にかけて前記不揮発性メモリの第１の長辺に対向する第２の長辺に平行して、前記第２の長辺の近傍にレイアウトするステップとを有する。
【００９７】
１４．１０〜１３において、前記ハードモジュールレイアウトステップの前に、周回電源線からハードモジュールへの電源電圧線のレイアウトを行うステップを有する。
【００９８】
実施の形態によって得られる効果のうち、代表的なものを簡単に説明すれば、以下のとおりである。
【００９９】
（１）ハードモジュールを半導体チップの少なくとも２つの辺近傍にレイアウトすることにより、自動モジュールのレイアウト効率を大幅に向上することができる。
【０１００】
（２）また、バスを半導体チップの略中央部に配線することによって、バス支線の引き回し効率が向上し、配線長を短くできるので、寄生容量などを低減することができる。
【０１０１】
（３）上記（１）、（２）により、半導体装置の小型化、および性能の向上などを実現することができる。
【０１０２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１０３】
モジュールのレイアウト効率を大幅に向上することができる。
【０１０４】
半導体装置の小型化、および性能の向上などを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置のチップレイアウト図である。
【図２】図１の半導体装置に設けられた不揮発性メモリにおけるメモリセル構造の説明図である。
【図３】図１の半導体装置に形成されたメタル配線層の構造説明図である。
【図４】図１の半導体装置におけるレイアウト設計のフローチャートである。
【図５】図１の半導体装置におけるチップレイアウトの工程の説明図である。
【図６】図５に続くチップレイアウトの工程の説明図である。
【図７】図６に続くチップレイアウトの工程の説明図である。
【図８】図７に続くチップレイアウトの工程の説明図である。
【図９】図８に続くチップレイアウトの工程の説明図である。
【図１０】本発明の一実施の形態による半導体装置の他の例を示すチップレイアウト図である。
【図１１】本発明の他の実施の形態による半導体装置のチップレイアウト図である。
【符号の説明】
１，１ａ　半導体装置
２　不揮発性メモリ
３　電源回路
４　クロックパルス発生器
５　ＳＣＩ
６　ＲＡＭ（半導体メモリ）
７　ＣＰＵ（プロセッサ）
８　バスコントーラ
９　Ａ／Ｄ変換器
１０　Ｄ／Ａ変換器
ＨＭ　ハードモジュール
ＡＭ１，ＡＭ２　自動モジュール
ＢＦ　Ｉ／Ｏバッファ
Ｂ　バス（内部バス）
ＢＳ　バス支線
Ｍ１〜Ｍ３　メタル配線層
ＳＤＰ　周回電源線
ＫＰ　給電配線
ＨＤＤ　電源配線
ＨＳＳ　電源配線
ＡＮＰ　アナログ用端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004134599.tif 000009
【図８】
2004134599.tif 000010
【図９】
2004134599.tif 000011
【図１０】
2004134599.tif 000012
【図１１】
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