(57)【要約】【課題】半導体素子の接続数が２ｎに限定されることなくしかもシンプルな配線構造で、並列接続された各半導体素子のスイッチング損失のばらつきを低減する。【解決手段】複数の半導体素子１０６、１０７を並列に接続して構成される半導体装置であって、前記半導体素子に設けられ、主電流の入出力に接続される第１、第２端子とそれら端子の導通、非導通を制御する制御端子、前記半導体素子の第１端子に接続される第１の導体１０１、前記半導体素子の第２端子に接続される第２の導体１０２、および第１の導体と第２の導体間に並設され、前記半導体素子の制御端子に接続される第４の導体１０４を備えた。【選択図】　　　　図１
2004134460.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子を並列に接続して構成される半導体装置であって、
前記半導体素子に設けられ、主電流の入出力に接続される第１、第２端子とそれら端子の導通、非導通を制御する制御端子、
前記半導体素子の第１端子に接続される第１の導体、
前記半導体素子の第２端子に接続される第２の導体、および
第１の導体と第２の導体間に並設され、前記半導体素子の制御端子に接続される第４の導体
を備えたことを特徴とする半導体装置。
【請求項２】
複数の第１の半導体素子を並列に接続して構成される正極側回路と、複数の第２の半導体素子を並列に接続して構成される負極側回路とを備える対アーム構造の半導体装置であって、
第１の半導体素子および第２の半導体素子にそれぞれ設けられ、主電流の入出力に接続される第１、第２端子とそれら端子の導通、非導通を制御する制御端子、第１の半導体素子の第１端子に接続される第１の導体、
第１の半導体素子の第２端子および第２の半導体素子の第１端子に接続される第２の導体、
第２の半導体素子の第２端子に接続される第３の導体、
第１の導体と第２の導体間に並設され、第１の半導体素子の制御端子に接続される第４の導体、並びに
第２の導体と第３の導体間に並設され、第２の半導体素子の制御端子に接続される第５の導体
を備えたことを特徴とする半導体装置。
【請求項３】
前記半導体素子の制御端子に接続される導体を、前記半導体素子の第２端子に接続される導体との距離が、前記半導体素子の第１端子に接続される導体との距離よりも短くなるように配置したことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記各導体は金属板上に形成された絶縁層を介して配置されており、前記各導体と前記金属板との距離を、前記半導体素子の制御端子に接続される導体と前記半導体素子の第２端子に接続される導体との距離よりも短くしたことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記並列に接続される半導体素子がその第１端子に接続される導体の電流通電方向に沿って配置されたことを特徴とする請求項１または２記載の半導体装置。
【請求項６】
第２の導体は、主電流が流れる第２Ａの導体部と制御信号が流れる第２Ｂの導体部とが別体で構成され、第２Ａの導体部と第２Ｂの導体部とは、第２の導体と接続される第３の外部電極端子と、第２Ａの導体部との接続点近傍で接続されており、
第３の導体は、主電流が流れる第３Ａの導体部と制御信号が流れる第３Ｂの導体部とが別体で構成され、第３Ａの導体部と第３Ｂの導体部とは、第３の導体と接続される第２の外部電極端子と、第３Ａの導体部との接続点近傍で接続されている
ことを特徴とする請求項２記載の半導体装置。
【請求項７】
第１の導体と第３の導体間に、スナバコンデンサを接続したことを特徴とする請求項２記載の半導体装置。
【請求項８】
同極の回路が隣接するように複数の対アーム構造が同一の基板上で構成され、隣接する対アーム構造において第１の導体または第３の導体を共用したことを特徴とする請求項２記載の半導体装置。
【請求項９】
上記隣接する対アーム構造において共用される第１の導体または第３の導体の幅を、単一の対アーム構造の半導体素子が接続される第１の導体または第３の導体の幅の１．１１倍以上２倍未満としたことを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、複数の半導体素子を並列に接続して構成される半導体装置に関する。
【０００２】
【従来の技術】
半導体装置をたとえば４個のＩＧＢＴのチップで構成する場合、各ＩＧＢＴのゲート、コレクタ、エミッタはそれぞれ並列に接続される。このとき、ＩＧＢＴをまず２個ずつ並列に接続し、さらにそれらの対同士を並列に接続するというやり方で接続していき、全体として２ｎ個のチップで一つのＩＧＢＴモジュールを構成する。ゲート駆動用の補助エミッタ端子は各対のＩＧＢＴのエミッタ接続部のいずれか一箇所のみに接続する。
これにより、すべてのチップが均等に駆動されるために、各チップの電流バランスがとれ、半導体装置のパワー損失を低減することができる。
【０００３】
【特許文献１】
特開平１１−１６３２５７号公報（第３−６頁、図１〜図３）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は上記のように構成されており、半導体素子の並列接続数が２ｎ個となる場合のみにしか適用できず、例えば並列接続数が奇数個である場合等にはこのような構成とすることはできない。その結果、半導体装置としての電流定格の自由度は少ないという問題があった。
また、全てのＩＧＢＴチップの配線インピーダンスを均等にするために、２ｎ　個の半導体チップを各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置し、コレクタ端子やエミッタ端子等の接続端子を全て対称にする必要があるため、コレクタ端子やエミッタ端子等の接続端子形状が複雑な３次元構造となり、コストアップの要因となっていた。
また、ＩＧＢＴチップ配置やセラミック基板近傍のコレクタ端子やエミッタ端子は対称配置となっても、パッケージ用コレクタ端子とパッケージ用エミッタ端子の配置箇所は対称になっていない。そのため、各ＩＧＢＴチップまでの配線とパッケージ用端子との相互インダクタンスにアンバランスが発生し、電流ばらつきが発生する要因となっていた。
【０００５】
本発明は、上記のような従来のものの問題点を解決するためになされたものであり、半導体素子の接続数が２ｎに限定されることなくしかもシンプルな配線構造で、並列接続された各半導体素子のスイッチング損失のばらつきを低減することができる半導体装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置は、複数の半導体素子を並列に接続して構成される半導体装置であって、前記半導体素子に設けられ、主電流の入出力に接続される第１、第２端子とそれら端子の導通、非導通を制御する制御端子、前記半導体素子の第１端子に接続される第１の導体、前記半導体素子の第２端子に接続される第２の導体、および第１の導体と第２の導体間に並設され、前記半導体素子の制御端子に接続される第４の導体を備えたものである。
【０００７】
また、複数の第１の半導体素子を並列に接続して構成される正極側回路と、複数の第２の半導体素子を並列に接続して構成される負極側回路とを備える対アーム構造の半導体装置であって、第１の半導体素子および第２の半導体素子にそれぞれ設けられ、主電流の入出力に接続される第１、第２端子とそれら端子の導通、非導通を制御する制御端子、第１の半導体素子の第１端子に接続される第１の導体、第１の半導体素子の第２端子および第２の半導体素子の第１端子に接続される第２の導体、第２の半導体素子の第２端子に接続される第３の導体、第１の導体と第２の導体間に並設され、第１の半導体素子の制御端子に接続される第４の導体、並びに第２の導体と第３の導体間に並設され、第２の半導体素子の制御端子に接続される第５の導体を備えたものである。
【０００８】
【発明の実施の形態】
複数の半導体素子が並列に接続された半導体装置では、各半導体素子の損失のアンバランスが大きくなると、素子温度のバラツキによって熱サイクルに対する信頼性や短絡耐量に悪影響を及ぼし、極端な場合には熱暴走による素子破壊が発生する恐れがあるため、各半導体素子の損失を均等化することが重要である。
【０００９】
半導体素子の損失は、定常損失、ターンオフ損失、およびターンオン損失の３つに分類される（ターンオフ損失とターンオン損失を含めて、スイッチング損失という）。定常損失は、半導体素子（例えばＭＯＳ型ＦＥＴ）の非飽和領域（活性領域）であるためゲート−ソース間電圧ばらつきによる影響はほとんどなく、定常損失ばらつきは半導体素子自身の特性ばらつき（オン抵抗ばらつき）と配線インピーダンスでほぼ決まる。そのため通常は、素子特性ばらつきの少ない同一ロット内素子を使用し、各半導体素子の配線長（正極側端子→半導体素子→出力端子、出力端子→半導体素子→負極側端子）をある程度そろえて配線インピーダンスを均等化することで、定常損失ばらつきの低減が図られている。
【００１０】
一方、スイッチング時は半導体素子が飽和領域であるため、損失ばらつきは半導体素子の特性ばらつき（閾値電圧ばらつき）と配線インピーダンスによって発生するゲート−ソース間電圧ＶＧＳのばらつきの影響が大きくなる。
本発明者らが、同一ロット内の半導体素子（ＭＯＳ型ＦＥＴ）の閾値電圧ばらつきを調べたところ、大きなばらつきは見られなかったので、スイッチング損失ばらつきはゲート−ソース間電圧ＶＧＳばらつきの影響が大と判断した。
【００１１】
本発明は、並列接続される各半導体素子のゲート−ソース間電圧のばらつきを抑えることによりスイッチング損失を均等化し、上述のような各半導体素子の損失のアンバランスによる熱サイクルに対する信頼性や短絡耐量への悪影響を防止しようとするものである。
【００１２】
以下、本発明を各実施の形態にしたがって説明する。なお、以下の実施の形態では電力用半導体素子としてＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　）型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　）を用いた半導体装置について説明するが、これに限定されるものではなく、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ　）やパワートランジスタ等の他の電力用半導体素子を用いても構わない。また、以下の実施の形態ではＭＯＳ型ＦＥＴが３並列配置または４並列配置されている場合を示しているが、もちろんこれに限定されるものではない。
【００１３】
実施の形態１．
図１〜図３は本発明の実施の形態１による半導体装置を説明するための図であり、より具体的には、図１は内部構成を示す平面図、図２は図１のＡ−Ａ線断面図、図３は等価回路図である。
【００１４】
図１〜図３において、１０１〜１０５はＣｕ等からなる導体パターンであり、Ａｌ等からなる金属板１１８（導電性基板）上に形成された絶縁層１１７上に、数十ミクロン〜数百ミクロン程度の厚さで構成されており、第１〜第５の導体に相当する。各々の導体１０１〜１０５は、第４の導体１０５が第１の導体１０１と第２の導体１０２の間に配置され、第５の導体１０５が第２の導体１０２と第３の導体１０３の間に配置されるように５列に並んで設けられており、隣接する導体同士が近接して配置されている（すなわち、第１〜第５の導体１０１〜１０５は、第４の導体１０５が第１の導体１０１と第２の導体１０２の間に配置され、第５の導体１０５が第２の導体１０２と第３の導体１０３の間に配置されるように並設されている。）が、特に第２の導体１０２と第４の導体１０４、および第３の導体１０３と第５の導体１０５は絶縁距離などを考慮した設計ルールの限界値に近い距離で近接して配置されている。また、本実施の形態では、各導体１０１〜１０５は各導体１０１〜１０５と金属板１１８との距離がほぼ等しくなるようにほぼ同一平面上に配置されている。
なお、図１の平面図では明確のため絶縁層１１７にハッチングを施し、図２の断面図では第１〜第５の導体１０１〜１０５および金属板１１８のハッチングを省略している。これは以下の平面図および断面図においても、特に記述しないが同様である。
【００１５】
１０６ａ〜１０６ｃ（以下、１０６で代表することもある。）及び１０７ａ〜１０７ｃ（以下、１０７で代表することもある。）は下面にドレイン電極、上面にソース電極とゲート電極を有するＭＯＳ型ＦＥＴであり、正極側回路１２１を構成するＭＯＳ型ＦＥＴ１０６（第１の半導体素子に相当する。）と負極側回路１２２を構成するＭＯＳ型ＦＥＴ１０７（第２の半導体素子に相当する。）とは、それぞれ３並列接続されている。図３においては、図１の正極側外部電極１０８から出力電極１１０までを正極側回路１２１、図１の出力電極１１０から負極側外部電極１０９までを負極側回路１２２と称す。
【００１６】
第１の導体１０１にはＭＯＳ型ＦＥＴ１０６のドレイン電極（第１端子に相当する。）が接続され、第２の導体１０２にはＭＯＳ型ＦＥＴ１０６のソース電極（第２端子に相当する。）とＭＯＳ型ＦＥＴ１０７のドレイン電極（第１端子に相当する。）が接続され、第３の導体１０３にはＭＯＳ型ＦＥＴ１０７のソース電極（第２端子に相当する。）が接続されている。第４の導体１０４にはＭＯＳ型ＦＥＴ１０６のゲート電極（第１、第２端子の導通、非導通を制御する制御端子に相当する。）と正極側ゲート端子１１１（正極側回路の第１の制御端子に相当する。）が接続され、第２の導体１０２に接続された正極側ソース端子１１２（正極側回路の第２の制御端子に相当する。）と正極側ゲート端子１１１間に電圧を印加することで、ＭＯＳ型ＦＥＴ１０６のＯＮ、ＯＦＦ制御を行う。同様に、第５の導体１０５にはＭＯＳ型ＦＥＴ１０７のゲート電極（制御端子に相当する。）と負極側ゲート端子１１３（負極側回路の第１の制御端子に相当する。）が接続され、第３の導体１０３に接続された負極側ソース端子１１４（負極側回路の第２の制御端子）と負極側ゲート端子１１３間に電圧を印加することで、ＭＯＳ型ＦＥＴ１０７のＯＮ、ＯＦＦ制御を行う。
【００１７】
外部接続端子としての正極側端子１０８（第１の外部電力端子に相当する。）、出力端子１１０（第３の外部電力端子に相当する。）、および負極側端子１０９（第２の外部電力端子に相当する。）は、それぞれ第１の導体１０１、第２の導体１０２、および第３の導体１０３に接続されており、半導体装置の外部回路との接続を行う。
【００１８】
以下、上記のように構成された本実施の形態による半導体装置において、並列接続された各半導体素子１０６ａ〜１０６ｃ、１０７ａ〜１０７ｃのスイッチング損失のばらつきを低減（スイッチング損失を均等化）できることについて説明する。
本実施の形態では、並列接続される各ＭＯＳ型ＦＥＴのスイッチング損失を均等化するために、並列接続される各ＭＯＳ型ＦＥＴのゲート電位に、ソース電位と同様のばらつきを持たせることによってゲート−ソース間電圧のばらつきを低減（ゲート−ソース間電圧を均等化）するという手法を用いている。
【００１９】
以下、この原理についてを用いて説明する。まず、負極側回路１２２中のＭＯＳ型ＦＥＴ１０７がスイッチング動作を行う場合について説明する。
並列接続された第２の半導体素子であるＭＯＳ型ＦＥＴ１０７ａ〜１０７ｃのソース間には、ボンディングワイヤ１１５や第３の導体１０３等の配線インダクタンスが存在する。同様に、ＭＯＳ型ＦＥＴ１０７ａ〜１０７ｃのドレイン間やゲート間にも配線インダクタンスが存在し、これらの配線インダクタンスを図３のような等価回路で表せるものとする。ここで、第１の導体１０１のＭＯＳ型ＦＥＴ間の自己インダクタンスをＬ１、第２の導体１０２のＭＯＳ型ＦＥＴ間の自己インダクタンスをＬ２、第３の導体１０３のＭＯＳ型ＦＥＴ間の自己インダクタンスをＬ３、第５の導体１０５のＭＯＳ型ＦＥＴ間の自己インダクタンスをＬ５とした。また、図３には記載していないが、第１の導体１０１と第５の導体１０５間の相互インダクタンスをＭ１５、第２の導体１０２と第５の導体１０５間の相互インダクタンスをＭ１２、第３の導体１０３と第５の導体１０５間の相互インダクタンスをＭ１３とした。
【００２０】
電流が急激に変化するスイッチング時では、第３の導体１０３の自己インダクタンスＬ３によって、各ＭＯＳ型ＦＥＴ１０７ａ、１０７ｂ、１０７ｃのソース電位ＶＳａ、ＶＳｂおよびＶＳｃには、以下の電位差が発生する。下記式中、Ｉ１１、Ｉ１２は導体１０１を流れる電流、Ｉ２１、Ｉ２２は導体１０２を流れる電流、Ｉ３１、Ｉ３２は導体１０３を流れる電流であり、それぞれ図３中に示している。
【００２１】
【数１】
2004134460.tif 000003
【００２２】
第５の導体１０５とその他の導体の相互インダクタンスＭ１５、Ｍ２５、Ｍ３５がゼロであるとすると、各ＭＯＳ型ＦＥＴ１０７ａ、１０７ｂ、１０７ｃのゲート−ソース間電圧ＶＧＳａ、ＶＧＳｂおよびＶＧＳｃは、以下の式で表される。
【００２３】
【数２】
2004134460.tif 000004
【００２４】
これより、ターンオン時にはＭＯＳ型ＦＥＴ１０７ｃが、ターンオフ時には上流のＭＯＳ型ＦＥＴ１０７ａのゲート−ソース間電圧が、それぞれ持ち上がり、電流がこれらの素子に集中しやすくなる。低電圧大電流定格（例えば数十Ｖ，数百Ａ定格。ただし、これに依らず定格電流÷定格電圧の値が大きいほどターンオフ損失＞ターンオン損失となる。）のインバータでは、ターンオフ損失に比べてターンオン損失は極めて小さいため、並列ソース間配線インダクタンスＬ３が大きくなると、ＭＯＳ型ＦＥＴ１０７ａの損失（スイッチング損失）が増大することになる。
【００２５】
本実施の形態では、ＭＯＳ型ＦＥＴ１０７のゲート配線である第５の導体１０５を、ＭＯＳ型ＦＥＴ１０７のソース配線である第３の導体１０３とドレイン配線である第２の導体１０２間に並べて配置（並設）し、且つ、第５の導体１０５を第３の導体と近接して配置することにより、ゲート配線とソース配線の相互インダクタンスＭ３５を大きくしている。その結果、ＭＯＳ型ＦＥＴ１０７のスイッチング時に急激な電流変化が起こり、各配線インダクタンスに電位差が発生すると、各ＭＯＳ型ＦＥＴ１０７ａ、１０７ｂ、１０７ｃのゲート電位ＶＧａ、ＶＧｂおよびＶＧｃには、以下の電位差が発生する。
【００２６】
【数３】
2004134460.tif 000005
【００２７】
ここで、ＭＯＳ型ＦＥＴ１０７がオンするスイッチング時では、第３の導体１０３を流れる電流Ｉ３１とＩ３２は急激に増加し、導体１０１を流れる電流Ｉ１１とＩ１２は急激に減少するが、導体１０２を流れる電流Ｉ２１とＩ２２はほとんど変化しないため、ｄＩ２１／ｄｔ≒ｄＩ２２／ｄｔ≒０となる。また、式を簡単にするためにｄＩ１１／ｄｔ≒−ｄＩ３１／ｄｔ、ｄＩ１２／ｄｔ≒−ｄＩ３２／ｄｔとすると、数３は次式に書き換えられる。
【００２８】
【数４】
2004134460.tif 000006
【００２９】
その結果、各ＭＯＳ型ＦＥＴ１０７ａ、１０７ｂ、１０７ｃのゲート−ソース間電圧ＶＧＳａ、ＶＧＳｂおよびＶＧＳｃは、
【００３０】
【数５】
2004134460.tif 000007
【００３１】
となり、Ｌ３−（Ｍ３５−Ｍ１５）をゼロに近づけることで、各ＭＯＳ型ＦＥＴ１０７ａ、１０７ｂ、１０７ｃのゲート−ソース間電圧の均等化が可能となる。
【００３２】
ゲート−ソース間電圧が均等化された結果、ターンオフ時には上流のＭＯＳ型ＦＥＴ１０７ａのゲート−ソース間電圧が持ち上がり、電流がＭＯＳ型ＦＥＴ１０７ａに集中するのを防止でき、各ＭＯＳ型ＦＥＴ１０７ａ、１０７ｂ、１０７ｃのスイッチング損失も均等化することが可能となる。なお、電流がＭＯＳ型ＦＥＴ１０７ａに集中せずに各ＭＯＳ型ＦＥＴ１０７ａ、１０７ｂ、１０７ｃに分散するので、本実施の形態では、各ＭＯＳ型ＦＥＴ１０７ａ、１０７ｂ、１０７ｃのスイッチング損失を、電流がＭＯＳ型ＦＥＴ１０７ａに集中した場合のＭＯＳ型ＦＥＴ１０７ａのスイッチング損失よりも小さくすることができる。
【００３３】
ゲート−ソース間電圧を均等化するには、Ｌ３−（Ｍ３５−Ｍ１５）をゼロに近づけるほど効果があることから、第３の導体１０３と第５の導体１０５の相互インダクタンスＭ３５が大きく、導体１０１と導体１０５のＭ１５が小さいほど効果がある。二つの導体間の相互インダクタンスは、導体間距離が短いほど大きくなることから、本実施の形態では、Ｍ３５＞＞Ｍ１５となるのは明らかである。また、第５の導体１０５と第３の導体１０３は設計ルール限界値で近接配置しているため、第５の導体１０５と第３の導体１０３の相互インダクタンスＭ３５は限りなくＬ３に近い値となっている。以上の理由により、本実施の形態ではＬ３−（Ｍ３５−Ｍ１５）がゼロに近い値となるため、ゲート−ソース間電圧が均等化することが可能となる。
【００３４】
ゲート−ソース間電圧の均等化をより効果的に行うためには、第１の導体１０１と第５の導体１０５の配線間距離ｄ１５と、第３の導体１０３と第５の導体１０５の配線間距離ｄ３５の関係を少なくともｄ１５＞ｄ３５にする必要がある。
【００３５】
また、金属板１１８と各導体１０１〜１０５との配線間距離ｄ０を短くすることでも、ゲート−ソース間電圧の均等化が可能である。ＭＯＳ型ＦＥＴのスイッチング時のような電流変化が激しい場合には、金属板１１８に鎖交する磁束を打ち消す方向に渦電流が流れ、結果として寄生インダクタンスを低減することができる。この効果は、各導体１０１〜１０５と金属板との配線距離ｄ０を短くするほど大きくなる。
【００３６】
図４に、第３の導体１０３と第５の導体１０５の配線距離ｄ３５に対する各導体１０１〜１０５と金属板１１８との配線距離ｄ０の比と、ゲート−ソース間電圧ばらつきの関係を示す。図４は本発明の実施の形態１による半導体装置を説明するための図であり、第１〜第５の導体１０１〜１０５の配線長さを５０ｍｍ、第１〜第３の導体１０１〜１０３の配線幅を１０ｍｍ、第３の導体１０３と第５の導体１０５との配線距離ｄ３５を０．５ｍｍ、第１の導体１０１と第２の導体１０２及び、第２の導体１０２と第３の導体１０３との配線距離を３．５ｍｍとし、ＭＯＳ型ＦＥＴがスイッチングした時に生じる電流変化を想定した時に、各導体間に発生する電位差を解析した結果である。なお、図４において、ゲート−ソース間電圧ばらつきを示す縦軸の単位はａ．ｕ．（ａｒｂｉｔｒａｒｙ　ｕｎｉｔ：任意の単位）としている。これより、ｄ０／ｄ３５が小さいほどゲート−ソース間電圧ばらつきが小さく、ｄ０／ｄ３５が１を超えるとゲート−ソース間電圧ばらつきが極端に大きくなることが分かる。したがって、ゲート−ソース間電圧ばらつきをより効果的に低減するには、ｄ０＜ｄ３５とすることが望ましい。
なお、上記のようなｄ０／ｄ３５が小さいほどゲート−ソース間電圧ばらつきが小さく、ｄ０／ｄ３５が１を超えるとゲート−ソース間電圧ばらつきが極端に大きくなるという特性は、上記の解析に用いた各寸法からある程度ズレた場合にも得られる。しかし、ズレ量が大きいと、ゲート−ソース間電圧ばらつきが極端に大きくなる変局点はｄ０／ｄ３５が１の点から多少ずれることもあるが、この場合にも、ｄ０／ｄ３５が小さいほどゲート−ソース間電圧ばらつきが小さいという特性に変わりはなく、ｄ０＜ｄ３５とすることによりゲート−ソース間電圧ばらつきを効果的に低減することができる。
【００３７】
なお、本実施の形態では、各導体１０１〜１０５は、各導体１０１〜１０５と金属板１１８との距離がほぼ等しくなるようにほぼ同一平面上に配置されているので、ｄ０はどの導体１０１〜１０５においてもほぼ同一であるが、各導体１０１〜１０５によって異なっている場合には、それぞれの導体１０１〜１０５と金属板１１８との距離を、第３の導体１０３と第５の導体１０５の配線距離ｄ３５よりも短くするのが望ましい。
【００３８】
次に、正極側回路１２１中のＭＯＳ型ＦＥＴ１０６がスイッチング動作を行う場合について説明する。ＭＯＳ型ＦＥＴ１０６がターンオンして、スイッチング動作を行った時の電流変化は、ＭＯＳ型ＦＥＴ１０７がスイッチングした時の電流変化を逆転させた時と同じとなるため、第２の導体１０２を流れる電流Ｉ２１とＩ２２はほとんど変化せず、ｄＩ２１／ｄｔ≒ｄＩ２２／ｄｔ≒０となる。そのため、第２の導体１０２の自己インダクタンスＬ２による電圧はほとんど発生せず、各ＭＯＳ型ＦＥＴ１０６ａ、１０６ｂ、１０６ｃのソース電位差は、電流変化の激しい周囲の導体（第１の導体１０１と第２の導体１０２）の相互インダクタンスＭ１２や、第３の導体１０３と第２の導体１０２の相互インダクタンスＭ３２によって発生する。
【００３９】
各ＭＯＳ型ＦＥＴ１０６ａ、１０６ｂ、１０６ｃのゲート電位ばらつきも、第１の導体１０１や第３の導体１０３との相互インダクタンス成分Ｍ１４、Ｍ３４によって発生するため、各ＭＯＳ型ＦＥＴ１０６ａ、１０６ｂ、１０６ｃのゲート−ソース間電圧を均等化するには、Ｍ１２＝Ｍ１４、Ｍ３２＝Ｍ３４とすればよい。理想的には、ゲート配線としての第４の導体１０４をソース配線としての第２の導体１０２の中心線上に配置すればよいが、導体の多層化は高コストになる。そこで本実施の形態では、第４の導体１０４を第２の導体１０２に近接配置させ、導第４の体１０４と第１の導体１０１の配線間隔よりも短くすることで、Ｍ１２≒Ｍ１４となるようにしている。その結果、電流変化の激しい第１の導体１０１や第３の導体１０３によって第２の導体１０２に発生する電位変動と、第１の導体１０１や第３の導体１０３によって第４の導体１０４に発生する電位変動がほぼ同じ値となり、ゲート−ソース間電圧の均等化が可能となる。
【００４０】
以上説明したように、本実施の形態によれば、第４の導体１０４を第１の導体１０１と第２の導体１０２間に並設し、第５の導体１０５を第２の導体１０２と第３の導体１０３間に並設したので、並列接続された各ＭＯＳ型ＦＥＴ１０６ａ〜１０６ｃ（第１の半導体素子）および各ＭＯＳ型ＦＥＴ１０７ａ〜１０７ｃ（第２の半導体素子）のスイッチング損失のばらつきを低減することができる。しかも、従来技術のように並列接続される全ての半導体素子の配線インピーダンスを均等にするために、２ｎ　個の半導体チップを各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置し、コレクタ端子やエミッタ端子等の接続端子を全て対称にする必要がない。その結果、半導体素子の数を自由に選ぶことができ、しかもコレクタ端子やエミッタ端子等の配線形状は複雑な３次元構造にすることなく、シンプルな配線構造でよい。シンプルな配線構造でよいので、半導体装置の低コスト化および信頼性の向上が可能となる。さらに、パッケージ用コレクタ端子とパッケージ用エミッタ端子の配置箇所が対称になっていなくても並列接続された各半導体素子のスイッチング損失のばらつきを効果的に低減することができる。
【００４１】
また、ＭＯＳ型ＦＥＴ１０６、１０７のソース電極や各導体１０２〜１０５とボンディングワイヤ１１５との接合面は、機械的な揺れや振動に対して最も弱い部分の一つである。機械的な振動に対する強度は、ボンディングワイヤ１１５の長さが長いほど低下するため、ボンディングワイヤ１１５の長さはできるだけ短くすることが望ましい。本実施の形態では、ゲート配線をドレイン配線とソース配線間に配置（第４の導体１０４を第１の導体１０１ドレインと第２の導体１０２ソース間に配置し、第５の導体１０４を第２の導体１０２と第３の導体１０３間に配置）しており、間に配置されるゲート配線は大電流の流れるドレイン配線やソース配線よりも細くすることができるため、ＭＯＳ型ＦＥＴ１０６、１０７とソース導体１０２、１０３を接続するためのボンディングワイヤ１１５の長さを短くすることができ、信頼性の向上が期待できる。
【００４２】
また、本実施の形態では、並列に接続される半導体素子をその第１端子に接続される導体の電流通電方向に沿って配置しているため、すなわち、ＭＯＳ型ＦＥＴＦＥＴ１０６ａ〜１０６ｃをその第１端子に接続される第１の導体１０１の電流通電方向に沿って配置し、ＭＯＳ型ＦＥＴＦＥＴ１０７ａ〜１０７ｃをその第１端子に接続される第２の導体１０２の電流通電方向に沿って配置しているため、半導体装置の電流容量の変更に伴い並列に接続されるＭＯＳ型ＦＥＴ１０６、１０７の素子数が変更になった場合でも、ＭＯＳ型ＦＥＴ１０６、１０７の並び方向に導体寸法を伸縮するだけで対応可能である。そのため、半導体電力変換装置の設計変更、製造工程変更が容易であり、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。
なお、図１では、ＭＯＳ型ＦＥＴＦＥＴ１０６ａ〜１０６ｃおよび１０７ａ〜１０７ｃをそれぞれ１列に並べて配置しているが、これに限るものではなく、例えばジグザグ配置でもよい。
【００４３】
また、本実施の形態では、半導体素子の制御端子に接続される導体を、半導体素子の第２端子に接続される導体との距離が、半導体素子の第１端子に接続される導体との距離よりも短くなるように配置したので、すなわち、ＭＯＳ型ＦＥＴＦＥＴ１０６の制御端子に接続される第４の導体１０４を、ＭＯＳ型ＦＥＴＦＥＴ１０６の第２端子に接続される第２の導体１０２との距離が、ＭＯＳ型ＦＥＴＦＥＴ１０６の第１端子に接続される第１の導体１０１との距離よりも短くなるように配置し、ＭＯＳ型ＦＥＴＦＥＴ１０７の制御端子に接続される第５の導体１０５を、ＭＯＳ型ＦＥＴＦＥＴ１０７の第２端子に接続される第３の導体１０３との距離が、ＭＯＳ型ＦＥＴＦＥＴ１０７の第１端子に接続される第２の導体１０２との距離よりも短くなるように配置したので、第５の導体１０５と第３の導体１０３との相互インダクタンスが第５の導体１０５と第２の導体１０２や第１の導体１０１との相互インダクタンスよりも大きくなるので、ゲート−ソース間電圧をより効果的に均等化することが可能となる。
【００４４】
実施の形態２．
図５および図６は本発明の実施の形態２による半導体装置を説明するための図であり、より具体的には、図５は内部構成を示す平面図、図６は図５のＡ−Ａ線断面図である。
実施の形態１では半導体素子としてベアチップ品のＭＯＳ型ＦＥＴを用いボンディングワイヤで接続する場合について示したが、本実施の形態では、半導体素子としてディスクリート品のＭＯＳ型ＦＥＴを用いている。他の構成は実施の形態１と同様である。
【００４５】
図５および図６において、ＭＯＳ型ＦＥＴ１０６、１０７は、裏面の電極兼ヒートスプレッダ１１６ａがドレイン電極、制御端子として１本１１６ｂがゲート端子、その他の４本１１６ｃがソース端子となっている。正極側回路１２１を構成するＭＯＳ型ＦＥＴ１０６のドレイン電極１１６ａは第１の導体１０１に、ソース端子１１６ｃは第２の導１０２に、ゲート端子１１６ｂは第４の導体１０４に、それぞれ半田等で接続されている。同様に、負極側回路１２２を構成するＭＯＳ型ＦＥＴ１０７のドレイン電極１１６ａは第２の導体１０２に、ソース端子１１６ｃは第３の導体１０３に、ゲート端子１１６ｂは第５の導体１０５に、それぞれ半田等で接続されている。
【００４６】
本実施の形態では、半導体素子として、ディスクリート品のＭＯＳ型ＦＥＴ１０６、１０７を使用しているので、上記実施の形態１の効果に加えて、多数のボンディングワイヤを接続する必要がなく、半田プロセスのみで半導体装置を製造することが可能となるという効果が得られる。
【００４７】
また、大電流定格の半導体装置においては第１、第２および第３の導体１０１、１０２、１０３の配線抵抗によって、発熱しないように設計する必要がある。ディスクリート品のＭＯＳ型ＦＥＴ１０６、１０７では、ドレイン電極１１６ａ、１１７ａが数ｍｍ程度の厚さを有するため、主電流の一部が導体１０１、１０２ではなく、ＭＯＳ型ＦＥＴ１０６、１０７のドレイン電極１１６ａを流れるため、導体１０１、１０２の配線抵抗による発熱を低減することが可能となる。その結果、導体１０１と導体１０２の導体厚さを薄くする、または導体幅を短くすることができるため、半導体装置の低コスト化または小型化が可能となるという効果も得られる。
【００４８】
実施の形態３．
図７および図８は本発明の実施の形態３による半導体装置を説明するための図であり、より具体的には、図７は内部構成を示す平面図、図８は図７のＡ−Ａ線断面図である。
実施の形態１および２では、複数の第１の半導体素子を並列に接続して構成される正極側回路と、複数の第２の半導体素子を並列に接続して構成される負極側回路とを備える対アーム構造の半導体装置に本発明を適用した場合について示したが、本実施の形態では、複数の半導体素子を並列に接続して構成される１素子タイプ（対アーム構造でない）の半導体装置に本発明を適用した場合について説明する。
【００４９】
本実施の形態による半導体装置は、第４の導体１０５が第１の導体１０１と第２の導体１０２の間に配置されるように、各導体１０１、１０４、１０２が３列に並んでおり、隣接する導体同士が近接して配置されている（すなわち、各導体１０１、１０４、１０２が並設されている。）が、特に第２の導体１０２と第４の導体１０４は絶縁距離などを考慮した設計ルールの限界値に近い距離で近接して配置されている。
１０６ａ〜１０６ｃは、下面にドレイン電極、上面にソース電極とゲート電極を有する実施の形態１で示したのと同様のＭＯＳ型ＦＥＴであり、３並列接続されている。
【００５０】
第１の導体１０１にはＭＯＳ型ＦＥＴ１０６のドレイン電極（第１端子に相当する。）が接続され、第２の導体１０２にはＭＯＳ型ＦＥＴ１０６のソース電極（第２端子に相当する。）が接続されている。第４の導体１０４にはＭＯＳ型ＦＥＴ１０６のゲート電極（第１、第２端子の導通、非導通を制御する制御端子に相当する。）とゲート端子２１１（制御端子に相当する。）が接続され、第２の導体１０２に接続されたソース端子２１０（第３の外部電極端子に相当する。）とゲート電極１１１間に電圧を印加することで、ＭＯＳ型ＦＥＴ１０６のＯＮ、ＯＦＦ制御を行う。
外部接続端子としてのドレイン端子２０８（第１の外部電力端子に相当する。）、ソース端子２１０（第３の外部電力端子に相当する。）、およびゲート端子２１１（制御端子に相当する。）は、それぞれ第１の導体１０１、第２の導体１０２、および第３の導体１０４に接続されており、半導体装置の外部回路との接続を行う。
【００５１】
上記のように構成された本実施の形態による半導体装置においても、実施の形態１の場合と同様の効果が得られる。
特に、実施の形態１同様スイッチング時の電流変化を考慮すると、第１の導体１０１と第３の導体１０４の配線間距離ｄ１４と、第２の導体１０２と第３の導体１０４の配線間距離ｄ２４の関係を少なくともｄ１４＞ｄ２４にすると、ゲート−ソース間電圧の均等化をより効果的に行うことができる。
【００５２】
なお、図７および図８では、半導体素子として、ベアチップ品のＭＯＳ型ＦＥＴを用いボンディングワイヤ１１５で接続する場合について示したが、実施の形態２で説明したように、半導体素子としてディスクリート品のＭＯＳ型ＦＥＴを用いてもよく、この場合には実施の形態２の場合と同様の効果が得られる。
【００５３】
実施の形態４．
図９および図１０は本発明の実施の形態４による半導体装置を説明するための図であり、より具体的には、図９は内部構成を示す平面図、図１０は等価回路図である。
本実施の形態では、正極側回路１２１において、ＭＯＳ型ＦＥＴ１０６の制御用ソース配線（第２Ｂの導体）１０２ｂを主回路用ソース配線（第２Ａの導体）１０２ａとは別に設けており、制御用ソース導体１０２ｂと主回路用ソース導体１０２ａとの接続点を、出力電極（第３の外部電極）１１０付近としている。これは、実施の形態１および２においても特に説明はしなかったが同様である。さらに、本実施の形態では、負極側回路１２２において、ＭＯＳ型ＦＥＴ１０７の制御用ソース配線（第３Ｂの導体）１０３ｂを主回路用ソース配線（第３Ａの導体）１０３ａとは別に設けており、制御用ソース導体１０３ｂと主回路用ソース導体１０３ａとの接続点を、負極側電極（第２の外部電極）１０９付近としている。実施の形態１および２においては、負極側回路１２２については、１つの第３の導体１０３で共用していた。
【００５４】
すなわち、本実施の形態では、第２の導体１０２は、主電流が流れる第２Ａの導体部１０２ａと制御信号が流れる第２Ｂの導体部１０２ｂとが別体で構成され、第２Ａの導体部１０２ａと第２Ｂの導体部１０２ｂとは、第２の導体１０３と接続される第３の外部電極端子１１０と、第２Ａの導体部１０２ａとの接続点近傍で接続されており、第３の導体１０３は、主電流が流れる第３Ａの導体部１０３ａと制御信号が流れる第３Ｂの導体部１０３ｂとが別体で構成され、第３Ａの導体部１０３ａと第３Ｂの導体部１０３ｂとは、第３の導体１０３と接続される第２の外部電極端子１０９と、第３Ａの導体部１０３ａとの接続点近傍で接続されている。
このような構造にすることで、半導体装置に、負荷短絡時やアーム短絡時等の異常電流が流れた時の過電流抑制効果を得ることができる。
【００５５】
以下、上記効果について説明する。
一例として、正極側回路１２１中のＭＯＳ型ＦＥＴ１０６はオフ、負極側回路１２２中のＭＯＳ型ＦＥＴ１０７はオンし、正極側電極１０８と負極側電極１０９間に接続される直流電源から、負荷を経由して出力電極（第３の外部電極）から流入する電流が、負極側回路１２２中のＭＯＳ型ＦＥＴ１０７を流れている時に、負荷短絡が起きた場合について、図１０を用いて説明する。
【００５６】
負荷短絡が発生すると、負極側回路１２２中のＭＯＳ型ＦＥＴ１０７に流れる電流は急増し、場合によっては、定格電流の数倍程度の電流が流れることになる。ＭＯＳ型ＦＥＴ１０７ａとＭＯＳ型ＦＥＴ１０７ｃ間の第３の導体１０３の配線インピーダンスＺを、
Ｚ＝ＲＳ＋ω×ＬＳ
とし、ＭＯＳ型ＦＥＴ１０７ａのソース電位をＶＳａ、ＭＯＳ型ＦＥＴ１０７ｃのソース電位をＶＳｃとすると、ＭＯＳ型ＦＥＴ１０７ａとＭＯＳ型ＦＥＴ１０７ｃとのソース電位差ΔＶＳは、
ΔＶＳ　＝ＶＳｃ−ＶＳａ　＝ＲＳ×Ｉ＋ＬＳ×ｄＩ／ｄｔ
となる。
【００５７】
第３の導体１０３と第５の導体１０５間の相互インダクタンスをＭＧＳとし、ＭＯＳ型ＦＥＴ１０７ａのゲート電位をＶＧａ、ＭＯＳ型ＦＥＴ１０７ｃのゲート電位をＶＧｃとするとすると、ＭＯＳ型ＦＥＴ１０７ａとＭＯＳ型ＦＥＴ１０７ｃとのゲート電位差ΔＶＧは、
ΔＶＧ　＝ＶＧｃ−ＶＧａ　＝ＭＧＳ×ｄＩ／ｄｔ
となる。
【００５８】
負極側回路１２２の制御端子部におけるゲート−ソース間電圧をＶＣＣとすると、ＭＯＳ型ＦＥＴ１０７ａ及びＭＯＳ型ＦＥＴ１０７ｃに印加されるゲート−ソース間電圧ＶＧＳａ、ＶＧＳｃは、以下の式で表される。
ＶＧＳａ　＝ＶＣＣ−（ＲＳ×Ｉ＋ＬＳ×ｄＩ／ｄｔ）
ＶＧＳｃ　＝ＶＣＣ−ＭＧＳ×ｄＩ／ｄｔ
これより、負荷短絡によってＭＯＳ型ＦＥＴ１０７に流れる電流が急増すると、ＭＯＳ型ＦＥＴ１０７のゲート−ソース間電圧が下がる方向に電圧が発生し、ＭＯＳ型ＦＥＴ１０７のドレイン−ソース間のインピーダンスは上昇する。その結果、短絡電流がＭＯＳ型ＦＥＴ１０７のドレイン−ソース間インピーダンスによって低減される。
【００５９】
なお、負極側回路１２２中のＭＯＳ型ＦＥＴ１０７はオフ、正極側回路１２１中のＭＯＳ型ＦＥＴ１０６はオンし、正極側電極１０８と負極側電極１０９間に接続される直流電源から正極側回路１２１中のＭＯＳ型ＦＥＴ１０６を経由して負荷に電流が流れている時に、負荷短絡が起きた場合についても、同様に、負荷短絡によってＭＯＳ型ＦＥＴ１０６に流れる電流が急増すると、ＭＯＳ型ＦＥＴ１０６のゲート−ソース間電圧が下がる方向に電圧が発生し、ＭＯＳ型ＦＥＴ１０６のドレイン−ソース間のインピーダンスは上昇する。その結果、短絡電流がＭＯＳ型ＦＥＴ１０６のドレイン−ソース間インピーダンスによって低減される。
【００６０】
また、アーム短絡時にも負荷短絡時同様、ソース配線インピーダンスに発生する電圧のため、ＭＯＳＦＥＴ１０６、１０７のゲート−ソース間電圧が下がるため、アーム短絡電流を抑制することが可能となる。
【００６１】
以上より、本実施の形態では、外部指令や特別なセンサを設けることなく、負荷短絡やアーム短絡時の短絡電流値を抑制することが可能となる。
【００６２】
実施の形態５．
図１１は本発明の実施の形態５による半導体装置を説明するための図であり、より具体的には、内部構成を示す平面図である。
本実施の形態では、セラミックコンデンサ、フィルムコンデンサ等の等価直列抵抗や等価直列インダクタンスの小さなスナバコンデンサ１２３が、第１の導体１０１と第３の導体１０３間に、半田等により接続されている。
図１１に示すように、本実施の形態では、第１の導体１０１および第３の導体１０３がＬ字状に形成されており、第１の導体１０１の一部と第３の導体１０３の一部（第１の導体１０１の第１の外部電極端子１０８接続側と第３の導体１０３の第２の外部電極端子１０９接続側）が隣接配置されているため、スナバコンデンサ１２３が接続しやすい形状となっている。
【００６３】
このように、第１の導体１０１と第３の導体１０３間にスナバコンデンサ１２３を接続することにより、スイッチング時に発生するサージ電圧を低減することが可能となり、スイッチング損失を低減することが可能となる。
【００６４】
実施の形態６．
図１２〜図１５は本発明の実施の形態６による半導体装置を説明するための図であり、より具体的には、図１２は内部構成を示す平面図、図１３は等価回路図、図１４は各相の負極側回路内のダイオードを流れる電流を示す特性図、図１５は比較例として、正極側回路と負極側回路を交互に配置し隣り合う相の主回路配線を共有化せずに、Ｕ相、Ｖ相、Ｗ相の配線形状を同一にした場合の等価回路図である。これらの図において、１３１〜１３３は出力電極（第４〜第６の外部電極端子）、１４１は半導体装置、１４２はモータ、１４３は直流電源である。ここで、直流電源１４３は、バッテリ等の直流蓄電装置であってもよいし、整流回路等によって交流電圧を直流電圧に変換した電力源であってもよい。また、１０６ａ〜１０６ｄは第１の半導体素子の相当するＭＯＳ型ＦＥＴ、１０７ａ〜１０７ｄは第２の半導体素子の相当するＭＯＳ型ＦＥＴであり、本実施の形態ではＭＯＳ型ＦＥＴ１０６ａ〜１０６ｄ、１０７ａ〜１０７ｄが４並列配置されている。
【００６５】
本実施の形態では、図１２および図１３に示すように、同極の回路が隣接するように複数（本実施の形態ではＵ相、Ｖ相、Ｗ相の３対）の対アーム構造が同一の基板（絶縁層１１７が形成された導電性基板）上で構成され、隣接する対アーム構造において第１の導体１０１または第３の導体１０３を共用した。すなわちＵ相とＶ相において第１の導体１０１を共用しＶ相とＷ相において第３の導体１０３を共用した。言い換えれば、隣接する対アーム構造（Ｕ相とＶ相）内の第１の半導体素子１０６の第１端子が同一の導体１０１上に接続されている、または隣接する対アーム構造（Ｖ相とＷ相）内の第２の半導体素子１０７の第２端子が同一の導体１０３上に接続されている。
【００６６】
このように、本実施の形態では、複数の対アーム構造が同一の基板上で構成された半導体装置において、隣り合う相の主回路配線を共有化することで、半導体装置の更なる小型化を可能としている。
【００６７】
以下、図１３および図１４を用いて、その理由について説明する。
説明を簡単にするため、発電機またはモータ１４２によって発電された電力が、三相インバータを介してＭＯＳ型ＦＥＴ１０６ａ〜１０６ｄ、１０７ａ〜１０７ｄに内蔵される寄生ダイオードで整流されることで、バッテリや電気二重層キャパシタ等の直流電源１４３に回生されている場合を考える。
Ｕ相、Ｖ相、Ｗ相の負極側回路内のダイオードを流れる電流ＩＵ、ＩＶ、ＩＷは、図１４（ａ）〜（ｃ）の斜線部波形のように、位相が１２０°ずれた波形となる。なお、点線部の波形は正極側回路内のダイオードを流れる電流である。各相を流れる電流実効値をＩ０とすると、負極側回路のダイオードを流れる電流実効値は、
ＩＲＭＳ０＝０．７０７×Ｉ０
となる。
Ｕ相の負極側回路の配線抵抗をＲ０とすると、Ｕ相の負極側回路の配線抵抗Ｒ０による電力損失ＰＵ０は、
ＰＵ０＝Ｒ０×（０．７０７×Ｉ０）２　＝０．５×Ｒ０×Ｉ０２
となる。
【００６８】
したがって、図１５のように隣り合う相の主回路配線を共有化せずに、Ｕ相、Ｖ相、Ｗ相の配線形状を同一にした場合、負極側回路の配線抵抗による電力損失Ｐ０は、
Ｐ０　＝ＰＵ０×３＝１．５×Ｒ０×Ｉ０２
となる。
一方、本実施の形態では、負極側回路のＶ相電流とＷ相電流が同一配線上を流れるため、負極側回路の配線抵抗Ｒ１に流れる電流ＩＶ＋ＩＷは、図１４（ｄ）に示すような波形となる。負極側回路の配線抵抗Ｒ１を流れる電流実効値は、
ＩＲＭＳ１＝１．０５３×Ｉ０
となるため、配線抵抗Ｒ１による電力損失ＰＵ１は、
ＰＵ１＝Ｒ１×（１．０５３×Ｉ０）２　＝１．１１×Ｒ１×Ｉ０２
となる。
【００６９】
したがって、本実施の形態における負極側回路の配線抵抗による電力損失Ｐ１は、
Ｐ１＝ＰＵ０＋ＰＵ１
となる。これより、Ｐ０＝Ｐ１となるために必要な配線抵抗Ｒ１は、
Ｒ１＝０．９０２×Ｒ０
となる。
配線パターン厚を一定とすると、配線抵抗は配線幅に反比例するため、Ｖ相とＷ相二相分の配線幅はＵ相の配線幅の１．１１倍程度でよい。
【００７０】
例えば、一相あたりの配線幅が１０ｍｍ必要であった場合、図１５のような構成では、負極側回路内の第３の導体１０３の配線幅（正極側回路内の第１の導体１０１の配線幅についても同様）として３０ｍｍ（１０ｍｍ×３＝３０ｍｍ）必要となるが、本実施の形態では２１．１ｍｍ（１０ｍｍ＋１１．１ｍｍ＝２１．１ｍｍ）の配線幅でよく、半導体変換装置の小型化が可能となる。
なお、上記では隣接する対アーム構造において共用される第１の導体１０１または第３の導体１０３の幅を、単一の対アーム構造の半導体素子が接続される第１の導体１０１または第３の導体の幅の１．１１倍としたが、これに限るものではなく、１．１１倍以上２倍未満であればよく、負極側回路内の第３の導体１０３の配線幅（正極側回路内の第１の導体１０１の配線幅についても同様）を図１５のような構成で必要となる３０ｍｍよりも小さくすることができ、半導体変換装置の小型化が可能となる。
【００７１】
また、電位の異なる配線間には絶縁耐圧に応じた絶縁距離を設ける必要があるが、本実施の形態では、配線の共有化が行われているため絶縁距離を設ける箇所を低減することができ、半導体装置の更なる小型化が可能となる。
【００７２】
なお、以上は負極側回路について説明したが、正極側回路においても同様である。
【００７３】
なお、本実施の形態では、モータ１４２によって発電された電流がＭＯＳ型ＦＥＴ１０６、１０７内蔵の寄生ダイオードを流れる場合について説明したが、ＭＯＳ型ＦＥＴ１０６、１０７をオンさせて同期整流させた場合においても同様である。
【００７４】
【発明の効果】
以上のように、本発明によれば、複数の半導体素子を並列に接続して構成される半導体装置であって、前記半導体素子に設けられ、主電流の入出力に接続される第１、第２端子とそれら端子の導通、非導通を制御する制御端子、前記半導体素子の第１端子に接続される第１の導体、前記半導体素子の第２端子に接続される第２の導体、および第１の導体と第２の導体間に並設され、前記半導体素子の制御端子に接続される第４の導体を備えたので、半導体素子の接続数が２ｎに限定されることなくしかもシンプルな配線構造で、並列接続された各半導体素子のスイッチング損失のばらつきを低減することができる。
【００７５】
また、本発明によれば、複数の第１の半導体素子を並列に接続して構成される正極側回路と、複数の第２の半導体素子を並列に接続して構成される負極側回路とを備える対アーム構造の半導体装置であって、第１の半導体素子および第２の半導体素子にそれぞれ設けられ、主電流の入出力に接続される第１、第２端子とそれら端子の導通、非導通を制御する制御端子、第１の半導体素子の第１端子に接続される第１の導体、第１の半導体素子の第２端子および第２の半導体素子の第１端子に接続される第２の導体、第２の半導体素子の第２端子に接続される第３の導体、第１の導体と第２の導体間に並設され、第１の半導体素子の制御端子に接続される第４の導体、並びに第２の導体と第３の導体間に並設され、第２の半導体素子の制御端子に接続される第５の導体を備えたので、半導体素子の接続数が２ｎに限定されることなくしかもシンプルな配線構造で、並列接続された各半導体素子のスイッチング損失のばらつきを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による大電力用半導体装置を説明するための図である。
【図２】本発明の実施の形態１による半導体装置を説明するための図である。
【図３】本発明の実施の形態１による半導体装置を説明するための図である。
【図４】本発明の実施の形態１による半導体装置を説明するための図である。
【図５】本発明の実施の形態２による半導体装置を説明するための図である。
【図６】本発明の実施の形態２による半導体装置を説明するための図である。
【図７】本発明の実施の形態３による半導体装置を説明するための図である。
【図８】本発明の実施の形態３による半導体装置を説明するための図である。
【図９】本発明の実施の形態４による半導体装置を説明するための図である。
【図１０】本発明の実施の形態４による半導体装置を説明するための図である。
【図１１】本発明の実施の形態５による半導体装置を説明するための図である。
【図１２】本発明の実施の形態６による半導体装置を説明するための図である。
【図１３】本発明の実施の形態６による半導体装置を説明するための図である。
【図１４】本発明の実施の形態６による半導体装置を説明するための図である。
【図１５】本発明の実施の形態６による半導体装置を説明するための図である。
【符号の説明】
１０１〜１０５　第１〜第５の導体、１０６，１０６ａ〜１０６ｃ　ＭＯＳ型ＦＥＴ（第１の半導体素子）、１０７，１０７ａ〜１０７ｃ　ＭＯＳ型ＦＥＴ（第２の半導体素子）、１０８　正極側端子（第１の外部電極端子）、１０９　負極側端子（第２の外部電極端子）、１１０　出力端子（第３の外部電極端子）、１１１　正極側ゲート端子（正極側回路の第１の制御端子）、１１２　正極側ソース端子（正極側回路の第２の制御端子）、１１３　負極側ゲート端子（負極側回路の第１の制御端子）、１１４　負極側ソース端子（負極側回路の第２の制御端子）、１１７　絶縁層、１１８　金属板、１２１　正極側回路、１２２　負極側回路、１２３　スナバコンデンサ、１３１　出力電極（第４の外部電極端子）、１３２　出力電極（第５の外部電極端子）、１３３　出力電極（第６の外部電極端子）、１４１　半導体装置、１４２　モータ、１４３　直流電源、２０８　ドレイン端子、２１０　ソース端子、２１１　ゲート端子。
【図１】
2004134460.tif 000008
【図２】
2004134460.tif 000009
【図３】
2004134460.tif 000010
【図４】
2004134460.tif 000011
【図５】
2004134460.tif 000012
【図６】
2004134460.tif 000013
【図７】
2004134460.tif 000014
【図８】
2004134460.tif 000015
【図９】
2004134460.tif 000016
【図１０】
2004134460.tif 000017
【図１１】
2004134460.tif 000018
【図１２】
2004134460.tif 000019
【図１３】
2004134460.tif 000020
【図１４】
2004134460.tif 000021
【図１５】
2004134460.tif 000022