(57)【要約】【課題】可変増分遅延を有するプログラム可能な平衡型遅延素子(300)を提供すること。【解決手段】　該遅延素子(300)は、入力信号を受信する第１電極、出力信号を提供する第２、第３、第４電極を有する第１インバータ(310)と、該第１インバータの第４電極に接続されて該第１インバータの出力信号を受信する第１電極、出力信号を提供する第２、第３、第４電極を有する第２インバータ(320)とを含む。該第１インバータの第２電極、第２インバータの第２電極、第１インバータの第３電極、及び第２インバータの第３電極に電流スイッチ(330)が接続される。該電流スイッチは、少なくとも２つの制御信号を受信し、これに応じて第１及び第２インバータの電流経路を流れる電流の量を制御して遅延素子の増分遅延を選択的に変更する。【選択図】図３
2004135333.tif 000002
【特許請求の範囲】
【請求項１】
　(a) 入力信号を受信する第１電極、出力信号を供給する第２電極、第３電極、及び第４電極を有する第１インバータ(310)であって、前記第２電極及び前記第３電極が第１電流経路を形成し、前記第１インバータが伝播遅延を有し、該伝播遅延が前記第１電流経路を流れる電流に依存する、第１インバータ(310)と、
　(b) 該第１インバータの出力信号を受信するよう該第１インバータの前記第４電極に接続された第１電極、出力信号を供給する第２電極、第３電極、及び第４電極を有する第２インバータ(320)であって、前記第２電極及び前記第３電極が第２電流経路を形成し、該第２インバータが伝播遅延を有し、該伝播遅延が前記第２電流経路を流れる電流に依存する、第２インバータ(320)と、
　(c) 前記第１インバータ(310)の前記第２電極、前記第２インバータの前記第２電極、前記第１インバータの前記第３電極、及び前記第２インバータの前記第３電極に接続され、少なくとも２つの制御信号を受信し、該制御信号に応じて前記第１電流経路及び前記第２電流経路を流れる電流の量を制御する、電流スイッチ(330)と
を含む、遅延素子(300)。
【請求項２】
　前記電流スイッチが、
　第１の幅を有し前記第１制御信号を受信するゲートを有する第１トランジスタと、第２の幅を有し前記第２制御信号を受信するゲートを有する第２トランジスタとを有する、ディジタル電流ソース(340)と、
　　第１の幅を有し前記第１制御信号を受信するゲートを有する第１トランジスタと、第２の幅を有し前記第２制御信号を受信するゲートを有する第２トランジスタとを有する、ディジタル電流シンク(350)と
を含む、請求項1に記載の遅延素子。
【請求項３】
　前記電流スイッチ(330)が、所定の幅のゲートを各々有する複数のトランジスタを含み、該トランジスタの前記ゲートの幅が、所定の方式で重み付けされている、請求項１に記載の遅延素子。
【請求項４】
　前記ディジタル電流シンク(350)が、互いに並列に接続された複数のトランジスタを含み、該トランジスタの各々が、第１の所定の電力信号を受信する第１電極と、制御信号を受信する第２電極と、前記第１インバータの前記第２電極と前記第２インバータの前記第２電極とに接続された第３電極とを含む、請求項１に記載の遅延素子。
【請求項５】
　前記ディジタル電流シンク(350)が、複数の電界効果トランジスタ(ＦＥＴ)を含む、請求項２に記載の遅延素子。
【請求項６】
　前記ディジタル電流シンク(350)内の前記複数の電界効果トランジスタが、複数のＮ型電界効果トランジスタを含む、請求項５に記載の遅延素子。
【請求項７】
　前記ディジタル電流ソース(340)が、互いに並列に接続された複数のトランジスタを含み、該トランジスタの各々が、前記第１インバータの前記第３電極と前記第２インバータの前記第３電極とに接続された第１電極と、制御信号を受信する第２電極と、第２の所定の電力信号を受信する第３電極とを含む、請求項１に記載の遅延素子。
【請求項８】
　前記ディジタル電流ソース(340)内の前記複数のトランジスタが複数の電界効果トランジスタ(ＦＥＴ)を含む、請求項７に記載の遅延素子。
【請求項９】
　前記ディジタル電流ソース(340)内の前記複数の電界効果トランジスタが、複数のＰ型電界効果トランジスタを含む、請求項８に記載の遅延素子。
【請求項１０】
　前記第２電流スイッチが複数のトランジスタを有し、該トランジスタの各々が前記第１電流スイッチ内の特定のトランジスタと関連付けされ、トランジスタの電流容量が前記第１電流スイッチ内の前記特定のトランジスタの電流容量に比例する、請求項１に記載の遅延素子。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、一般に遅延ロックループ（ＤＬＬ）応用技術に関し、特にＤＬＬ応用技術に用いるためのプログラム可能な平衡型遅延素子に関する。
【背景技術】
【０００２】
　多くの集積回路パッケージでは、基準クロック信号（一般にシステムクロックとも呼ばれる）を供給することが望ましい。多くのデバイスは、この基準クロック信号を使用して、そのデバイス自体の個々のタイミングを導出している。基準クロック信号は、例えば、メモリデバイス、プロセッサ、又は集積回路（すなわちチップ）上に配置されたその他の回路に供給することが可能なものである。
【０００３】
　基準クロック信号を遅延させて、該基準クロック信号の複数の反復を生成することが望ましい場合が多い。基準クロックのかかる複数の反復は、既知の時間間隔だけ離隔され、一般にこれは位相と呼ばれている。基準クロックの複数の反復を生成する既知の方法として、基準クロックを遅延ロックループ（ＤＬＬ）に供給することが挙げられる。当業界で知られているように、ＤＬＬとは、基準クロック信号を取得し、該基準クロック信号を互いに直列に接続された１つ又は２つ以上の遅延ラインに通過させるデバイスである。この互いに直列接続された複数の遅延ラインの場合には、各遅延ラインが後続の遅延を生成し、これにより該基準クロック信号の複数の反復が異なるタイミングで現れ、その連鎖における総合的な遅延が全てのPVT条件下で単一クロック周期と等しくなる。
【０００４】
　正確な形状の波形を生成し及び電子信号を遅延させるために、プログラム可能な遅延ラインが必要である。かかる波形が自動試験システム（ATE）で使用されて、回路インタフェイスにおける時間間隔の計測及びデータのサンプリングが行われる。
【０００５】
　特定のアプリケーションの各々毎に、様々な精度及び分解能の電子信号の遅延が必要となる。ATEの場合には10〜20ピコ秒の遅延分解能を有する遅延ラインが必要である。回路インタフェイスのデータサンプリングは、例えば、100MHzで動作するシステムの場合には100〜200ピコ秒の遅延分解能を有する遅延ラインしか必要としない。また、高速インタフェイスにおけるストローブ信号は、遅延ラインが様々なプロセス技術を使用して製造される場合又は遅延ラインが温度や供給電圧の変動を受けた場合であっても遅延が一定に維持される遅延ラインを必要とする。
【０００６】
　従来、プログラム可能な遅延ラインは、ランダムアクセスメモリ（RAM）、結合発振器、シフトレジスタ、電荷結合素子（CCD）、傾斜比較器（ramp comparator）、多重化遅延ライン、及びタップ付き（tapped）遅延ラインを使用して設計されてきた。かかるタイプの遅延ラインの設計はそれぞれ制限を伴うものである。かかる制限として、遅延ラインの遅延分解能が粗過ぎることや、遅延ラインの遅延に一貫性が欠如していることが挙げられる。この遅延の一貫性の欠如は、遅延ラインの製造に用いるプロセスの変動、又は遅延ラインの温度や電圧供給の変動による遅延ラインの遅延変動に起因するものである。
【０００７】
　クロック生成用途では、１つの入力クロック信号が供給される。しかし、用途によっては該入力クロック信号の複数の互いに異なる位相が必要となる。かかるクロック生成用途では、１つの入力クロック信号を受信し、該入力クロック信号に基づいてその複数の位相が生成される。
【０００８】
　特許文献１には、従来技術によるプログラム可能な遅延ラインの一例が開示されている。
【０００９】
　入力クロック信号の複数の位相を生成する１つの方法として、遅延セルの使用が挙げられる。例えば、複数の遅延タップ（その各々が入力クロック信号の複数の位相を１つずつ供給する）を含む遅延チェーンがクロック信号の生成に利用されることが多い。各タップは複数の遅延セルを含む。その各遅延セルは一般に、２つのデータ経路のうちの一方に沿って信号を送るためのインバータ及び伝送ゲートを含む。各遅延セルは、該データ経路を選択するための制御信号を受信することができる。
【００１０】
　長い遅延を挿入するために、長時間にわたり順方向に信号を送信し、次いで経路に沿った遅延セルの１つをオンにして、信号を戻り経路に沿って送る。
【００１１】
　遅延チェーンは一般に、特定のクロック周波数（例えば70MHz）用に設計される。クロック信号の周波数は該クロック信号の１サイクル周期を決定する。高周波数のクロック信号は低周波数のクロック信号よりも１周期が短くなることが理解されよう。各遅延セルは、特定の用途で必要とされる特定の周波数と最小移相に対応する最小遅延とを満たすよう設計される。
【００１２】
　一定の周波数範囲に適応できる遅延セルの設計を提供することが望ましいことが当業者には理解されよう。残念ながら、高周波数のクロック信号に適応するために、遅延セルは非常に小さな遅延を提供しなければならない。しかし、低周波数のクロック信号の場合には、該低周波数のクロック信号により必要とされる大きな遅延を提供するために、多数の遅延セルを積み重ね（例えばデイジーチェーンで構成し）なければならない。
【００１３】
　従来の方法に伴う更なる欠点は、信号経路に複数の寄生容量要素が含まれる設計となることが多いことである。かかる方式では、あらゆる素子の設計を最適化することは困難である。これは、１つの素子を最適化すると信号経路内の別の素子の性能が低下する傾向があるからである。従って、信号経路内の素子の数を低減させ、及び遅延セル内の構成要素の最適化を単純にする、遅延セル設計を提供することが望ましい。
【００１４】
　換言すれば、各遅延セルは、最も速いクロックに関する最小分解能のために設計される。また最も遅いクロックやその他の低いクロック周波数を満足させるために、追加の遅延セルが積み重ねられる。このようにして、各タップ（複数の遅延セル）は一定の増分遅延を提供する。
【００１５】
　この方法に伴う１つの問題点は、高速クロックの割合が低速クロックの割合よりも小さい（すなわち、高速クロックの周期が低速クロックの周期よりも短いため、低速クロックの周期の割合が高速クロックの周期の割合よりも大きくなる）ことにある。その結果として、低速クロックの周期を取り扱うために一層多数の遅延素子が必要になる。また、単一の分解能を有する遅延素子だけを使用するのは不十分である。これはクロックが遅いほど大きな遅延を有することができるからである。残念ながら、前記の追加の遅延素子は一層大きな面積を占有するものとなり、このため、かかる設計を含む部品のコストは上昇することになる。
【００１６】
　したがって、可変の増分遅延を有する遅延素子を提供することが望ましい。
【００１７】
　また、一定範囲の周波数値を有するクロック信号に適応することができる遅延セルを提供することが望ましい。
【００１８】
　従来技術による遅延セルの設計に伴う更なる問題点は、遅延セルの設計における誤差が何倍にも増大することにある。これは、一般に、１タップにつき7〜20の遅延セルが存在し、１遅延チェーンにつき32〜64のタップが存在するからである。よって、１遅延チェーンに用いる遅延セルの個数を減らすことが望ましい。
【特許文献１】米国特許第5,900,762号明細書　　　　　　　　「Self-calibrating Electronic Programmable Delay Line　　　　　　　　　Utilizing an Interpolation Algorithm」
【発明の開示】
【発明が解決しようとする課題】
【００１９】
　上記より、前述の欠点を克服するプログラム可能な平衡型遅延素子に対する必要性が存在する。
【課題を解決するための手段】
【００２０】
　本発明の一実施形態によれば、可変増分遅延を有するプログラム可能な平衡型遅延素子が提供される。この遅延素子は、入力信号を受信する第１電極と出力信号を提供する第２電極、第３電極、及び第４電極を有する第１インバータを含む。前記第２電極及び前記第３電極は、第１電流経路を形成し、前記第１インバータは、該第１電流経路を流れる電流に依存する伝播遅延を有する。この遅延素子はまた、前記第１インバータの前記第４電極に接続されて該第１インバータの出力信号を受信する第１電極と出力信号を提供する第２電極、第３電極、及び第４電極を有する第２インバータを含む。該第２電極及び第３電極は、第２電流経路を形成し、前記第２インバータは、該第２電流経路を流れる電流に依存する伝播遅延を有する。
【００２１】
　前記第１インバータの前記第２電極、前記第２インバータの前記第２電極、前記第１インバータの前記第３電極、及び前記第２インバータの前記第３電極には、電流スイッチが接続される。該電流スイッチは、少なくとも２つの制御信号を受信し、これに応じて前記第１電流経路及び前記第２電流経路を流れる電流の量を制御し、これにより、遅延素子の増分遅延を選択的に変更する。
【００２２】
　本発明の制限ではなくその例示を目的として本発明を図示する。同図では同様の構成要素は同様の符号で示されている。
【発明を実施するための最良の形態】
【００２３】
　プログラム可能な平衡型遅延素子について説明する。以下の説明では、本発明を十分に理解できるよう解説を目的として多数の特定の詳細項目について記述する。しかし、これらの特定の詳細項目を用いることなく本発明を実施可能であることは当業者には明らかであろう。また、その他の例においては、本発明の理解を無用に妨げることを回避するよう周知の構造及びデバイスをブロック図の形式で示した。
【００２４】
　（遅延セル300）
　図３は、本発明の一実施形態による遅延セル300を示している。この遅延セル300は、入力信号314を受信する第１インバータ310と出力信号318を生成する第２インバータ320とを含む。該入力信号314は、例えば、図示のような入力クロック信号とすることができる。なお、出力信号318は、可変遅延324により遅延された入力クロック信号であることに留意されたい。
【００２５】
　第１インバータ310及び第２インバータ320は可変電流334を受容する。本発明の一態様では、この可変電流334を使用してセル300の可変増分遅延（本明細書においては可変伝播遅延とも称す）を制御する。
【００２６】
　別途詳細に説明するように、遅延324は可変であり、可変電流334を選択的に変化させることによりこの遅延を変化させることができる。これにより、本発明による遅延セル300は、広い周波数のダイナミックレンジに適応することが可能であると同時にスペースの節約を可能にする可変増分遅延324を提供することができる。
【００２７】
　この遅延セル300はまた、第１インバータ310及び第２インバータ320に可変電流334を供給するディジタル電流スイッチ330を含む。各インバータは、該ディジタル電流スイッチ330に接続された第１入力及び第２入力を有する。後程詳細に説明するように、ディジタル電流スイッチ330は、可変増分遅延324を変化させるべく可変電流334を選択的に変化させる。
【００２８】
　ディジタル電流スイッチ330は、スペースを浪費することなくプログラム可能な分解能（例えば粗い分解能及び微細な分解能）を提供する。このプログラム可能な分解能を実現する１つの方法は、ディジタル電流スイッチ330の実施に利用するトランジスタのゲート幅に重み付け方式（例えば２値の重み付け方式）を適用することである。この方法については図４を参照して別途詳細に説明する。
【００２９】
　ディジタル電流スイッチ330は、ディジタル電流ソース（DCSR）340及びディジタル電流シンク（DCSK）350を含む。ディジタル電流ソース（DCSR）340は、第１所定信号（例えばVdd電力信号）を受信する入力と、ディジタル電流ソース（DCSR）340により供給される電流の量のプログラミングに使用するための１つ又は２つ以上の制御信号338を受信する入力を含む。ディジタル電流ソース（DCSR）340は、これらの入力信号に応じて可変電流334を生成する。
【００３０】
　ディジタル電流シンク（DCSK）350は、第２所定信号（例えば接地電力信号）を受信する入力と、ディジタル電流シンク（DCSK）350により吸い込まれる電流の量のプログラミングに使用するための１つ又は２つ以上の制御信号（例えば制御信号338を反転させたもの）を受信する入力を含む。ディジタル電流シンク（DCSK）350は、これらの入力信号に応じて可変電流334を吸い込む。すなわち、ディジタル電流ソース（DCSR）340及びディジタル電流シンク（DCSK）350が協働して、可変電流334の管理及びその選択的な変更を行う。
【００３１】
　ディジタル電流ソース（DCSR）340の実施に使用するトランジスタ及びディジタル電流シンク（DCSK）350の実施に使用するトランジスタの大きさは、例えば、インバータの立ち上がり及び立ち下がり時間が確実に均衡するような大きさとする。インバータの立ち上がり及び立ち下がり時間を均衡させる結果として、供給され及び吸い込まれる電流の量（すなわち可変電流334）が略同じになる、ということが理解されよう。
【００３２】
　本発明による遅延セル300の設計における１つの利点は、信号経路に２つのインバータしか含まれていないということである。遅延セルが、順方向経路、戻り経路、２つの伝送ゲート、及び２つのインバータを含む図１に示す設計とは異なり、遅延セル300の設計の特徴は、信号経路にインバータしか含まない一方向の信号経路を有することにある。
【００３３】
　従来の信号を戻すための異なる方向を有する２つの信号経路及び伝送ゲートは、セル内の構成要素の設計及び最適化を複雑化させる傾向がある。例えば、信号を戻すための伝送ゲートを改良し又は最適化させると、その影響でインバータの性能が劣化し得る。同様に、インバータを最適化させると、その影響で伝送ゲートの性能が低下し得る。
【００３４】
　信号の伝搬を一方向にすると共に信号経路にインバータのみを有することにより、本発明の遅延セルは、従来技術の遅延セルと比べて最適化が容易である。更に、ディジタル電流スイッチ330等の遅延セル300の他の構成要素が信号経路から切り離されているため、これらの構成要素を信号経路内のインバータとは無関係に最適化させることができる。同様に、信号経路内のインバータの設計は、ディジタル電流スイッチ330などの遅延セル内の他の構成要素に影響を与えることなく変更し及び最適化させることが可能である。
【００３５】
　（例示的な回路の実施）
　図４は、本発明の一実施形態による図３の遅延セルを一層詳細に示す回路図である。該実施形態では、ディジタル電流ソース（DCSR）340は、互いに並列に接続された複数のＰ型電界効果トランジスタ（ＦＥＴ）により実施される。その各ゲートは、大きなダイナミックレンジ及び分解能を提供するよう様々な幅を有することができる。
【００３６】
　２値の重み付け方式を採用する場合には、第１のＰ型ＦＥＴは第１の幅（W_0）を有し、第２のＰ型ＦＥＴは第２の幅（W_1＝２×W_0）を有し、第３のＰ型ＦＥＴは第３の幅（W_2＝２×W_1）を有し、第４のＰ型ＦＥＴは第４の幅（W_3＝２＊W_2）を有することができる（以下同様）。このようにして、１つ又は２つ以上の制御信号（例えば制御信号CP0〜CP6）を選択的にアサートすることにより、第１及び第２インバータ310,320に可変電流334として２7通りの異なる電流を供給することができる。なお、遅延セル300は、高速プロセスの高速クロックで必要な微細な刻みを提供すると共に、低速クロックで必要な長い遅延を処理する粗い刻みをも提供することに留意されたい。更に、本発明のセル300によれば、特定の状況に適するようプログラム可能な遅延範囲（例えば可変増分遅延324）が柔軟に提供される。
【００３７】
　（遅延タップ）
　図５は、図４の遅延セルを別の遅延セルと接続して本発明の一実施形態による遅延タップを形成する方法を示している。この遅延タップは、各インバータ毎に別個のディジタル電流ソース（DCSR）340及びディジタル電流シンク（DCSK）350を使用する。更に、ディジタル電流ソース（DCSR）340及びディジタル電流シンク（DCSK）350のペアは、平衡したデューティサイクル（例えば約50％のデューティサイクル）を提供するよう対称的に構成される。
【００３８】
　図９は、異なるデューティサイクルを有する例示的な出力信号を示している。50％のデューティサイクルを有する入力信号900が供給される。この入力信号に基づいて、異なるデューティサイクルを有する出力信号を生成するよう本発明の遅延セルを構成することができる。３つの例示的な出力信号が示されている。第１出力信号910は、立ち下がり時間よりも大きな立ち上がり時間を有する（デューティサイクルが44％、56％）。第２出力信号920は、立ち下がり時間が立ち上がり時間と等しい（デューティサイクルが50％）。第３出力信号930は、立ち上がり時間よりも大きな立ち下がり時間を有する（デューティサイクルが56％、44％）。本発明による遅延セルは、第２出力信号920と同様の出力信号を生成する平衡型のセルとして構成することが好ましい。
【００３９】
　また、本発明の遅延タップ400の場合には、入力周波数のダイナミックレンジが大きくなると、従来の方法よりもスペースを節約できることに留意されたい。換言すれば、ダイナミックレンジが所定のレンジに達すると、従来技術による複数の遅延セルで構成された遅延タップの累積的な面積は、２つの新しい遅延セルを有する新しい遅延タップの面積よりも大きくなる。
【００４０】
　更に、入力周波数のダイナミックレンジが大きくなると、従来技術による遅延タップの場合には、より多くの遅延セルが必要になる（すなわち、必要となる遅延セルの数と回路のダイナミックレンジとの間に強い依存性が存在する）。例えば、従来技術による各遅延タップは、一般に多数の遅延セル（例えば12個の遅延セル）を含む。これとは対照的に、本発明による各遅延タップの実施に必要となるのは２つの遅延セルのみであって、必要となる遅延セルの数がダイナミックレンジに左右されることはない。
【００４１】
　なお、遅延セルの数は、入力クロック信号の周波数範囲やＰＶＴ変動などの要因に依存することに留意されたい。また、タップの数は、アプリケーションに依存する。
【００４２】
　（例示的な遅延ロックループ）
　図６は、図５の遅延タップを複数接続して遅延ロックループ（ＤＬＬ）610を形成する方法を示している。このＤＬＬ610は、１つの有限状態機械620と複数の遅延タップ630〜680を含む。遅延タップ630〜680の各々は、別個のタップ（例えばタップ1、タップ2、…、タップ5）を生成する。ＦＳＭ620は、これらのタップ（例えばタップ1、タップ2、…、タップ5）を利用して遅延ロックループ機能を実行する。ＦＳＭ620はまた、各遅延タップのCN［x：0］入力に供給される制御信号690を利用することにより、遅延タップ630〜680の各々を選択的に制御する。
【００４３】
　（例示的なクロック信号）
　図７は、本発明の実施形態によるクロック生成用途で遅延タップにより生成することが可能な例示的なクロック信号を示している。第１タップ710は、入力信号704に対して90度の位相又は遅延を有するクロック信号714を供給する。第２タップ720は、入力信号に対して180度の位相又は遅延を有するクロック信号724を供給する。第３タップ730は、入力信号に対して270度の位相又は遅延を有するクロック信号734を供給する。第４タップ740は、入力信号に対して360度の位相又は遅延を有するクロック信号744を供給する。
【００４４】
　図８は、可変増分遅延を有する遅延セルを提供するための処理ステップを示すフローチャートである。まずステップ810において、入力信号（例えば基準クロック信号）を受信する。ステップ820において、１つ又は２つ以上の制御信号を受信する。これらの制御信号は、可変増分遅延をプログラムするのに利用することができる。ステップ830において、入力信号に応じて可変増分遅延により入力信号を遅延させる。この可変増分遅延は、例えば、ディジタル電流スイッチ330により提供され制御信号によりプログラムされた可変電流に依存するものとすることができる。
【００４５】
　ステップ840において、第１インバータと、この第１インバータに接続された第２インバータとを含む信号経路を提供する。ステップ850において、第１インバータ及び第２インバータに供給する電流量を変化させるために第１インバータ及び第２インバータに接続された電流スイッチを提供する。この遅延素子は、時間的に遅延した入力信号である出力信号を生成し、この時間的な遅延は、電流スイッチにより供給される変動電流（可変電流334）に基づくものである。
【００４６】
　本発明のプログラム可能な平衡型遅延素子は、入力クロック信号の周波数に応じて粗い分解能又は微細な分解能を選択的に提供するための可変増分遅延を有する。この本発明によるプログラム可能な平衡型遅延素子の可変増分遅延はまた、遅延チェーンが大きなダイナミックレンジを有することを可能にする。
【００４７】
　本発明のプログラム可能な平衡型遅延素子を利用して、例えば、入力クロック信号の等間隔の複数の（例えば用途の要件に応じて32又は64タップの）位相を生成することができる。なお、パルス幅変調（ＰＷＭ）機能ブロックで使用するためのクロック生成用途に関して本発明のプログラム可能な平衡型遅延素子を説明したが、このプログラム可能な平衡型遅延素子は、他の遅延ロックループ（ＤＬＬ）用途にも利益を与えるものであることが理解されよう。例えば、本発明のプログラム可能な平衡型遅延素子を有するＤＬＬを利用してクロック信号の挿入遅延をゼロにすることができる。また、本発明のプログラム可能な平衡型遅延素子を有するＤＬＬは、データ回復用途（例えば非同期の入力を有する高速シリアルリンク）にも利用することが可能である。
【００４８】
　以上の説明では、特定の実施形態を参照して本発明を説明した。しかし、本発明の範囲から逸脱することなくそれらに様々な変更や変形を加えることが可能であることは明らかである。したがって、本明細書及び図面は、制限を目的とするものではなく、例示を目的とするものと見なすべきである。
【図面の簡単な説明】
【００４９】
【図１】従来技術による遅延セルを示す回路図である。
【図２】図１の遅延セルを他の同様の遅延セルと接続して遅延タップを形成する方法を示す回路図である。
【図３】本発明の一実施形態による遅延セルを示す回路図である。
【図４】本発明の一実施形態による図３の遅延セルを一層詳細に示す回路図である。
【図５】図４の遅延セルを別の遅延セルと接続して本発明の一実施形態による遅延タップを形成する方法を示す回路図である。
【図６】図５の複数の遅延タップを接続してディジタルコントローラにより制御される遅延ロックループ（ＤＬＬ）を形成する方法を示す回路図である。
【図７】本発明の一実施形態によるクロック生成用途で遅延タップにより生成することが可能な例示的なクロック信号を示す説明図である。
【図８】可変増分遅延を有する遅延セルを提供するための処理ステップを示すフローチャートである。
【図９】異なるデューティサイクルを有する出力信号を示す説明図である。
【符号の説明】
【００５０】
300　　遅延素子
310　　第１インバータ
320　　第２インバータ
330　　電流スイッチ
340　　ディジタル電流ソース
350　　ディジタル電流シンク
【図１】
2004135333.tif 000003
【図２】
2004135333.tif 000004
【図３】
2004135333.tif 000005
【図４】
2004135333.tif 000006
【図５】
2004135333.tif 000007
【図６】
2004135333.tif 000008
【図７】
2004135333.tif 000009
【図８】
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【図９】
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