(57)【要約】【課題】電界効果型トランジスタに制御ゲートを設け利得係数をアナログ的に変調できる半導体素子を実現する場合にその制御ゲートを製造コストの増加を招来することなく配置できるようにすること。【解決手段】ＭＯＳトランジスタにおけるゲート領域１ｂと同一のゲート層で構成される制御ゲート１０の制御ゲート領域１０ａ，１０ｂは、ゲート領域１ｂのチャネル領域１２におけるゲート長方向両端側に、それぞれ所定間隔８ａ，８ｂの拡散領域を置いてチャネル領域１２におけるゲート幅方向に並行して配置される。そして、制御ゲート領域１０ａ，１０ｂは、それぞれ前記ゲート幅の片端側に、当該制御ゲート領域が存在しない欠落部９ａ，９ｂが所定の間隔で設けられている。【選択図】      図１
2004235335.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタにおけるゲート領域と同一のゲート層で構成される制御ゲート領域を備える半導体素子であって、
前記制御ゲート領域は、前記ゲート領域のゲート長方向両端側に、それぞれ所定間隔の拡散領域を置いてゲート幅方向に並行して配置され、かつそれぞれ前記ゲート幅の同じ片端側に、または、互いに異なる片端側に所定間隔の欠落部が設けられている、
ことを特徴とする半導体素子。
【請求項２】
電界効果型トランジスタにおけるゲート領域と同一のゲート層で構成される制御ゲート領域を備える半導体素子であって、
前記制御ゲート領域は、前記ゲート領域のゲート長方向片端側に、所定間隔の拡散領域を置いてゲート幅方向に並行して配置され、かつ前記ゲート幅の片端側に所定間隔の欠落部が設けられている、
ことを特徴とする半導体素子。
【請求項３】
電界効果型トランジスタにおけるゲート領域と同一のゲート層で構成される制御ゲート領域を備える半導体素子であって、
前記制御ゲート領域は、前記ゲート領域のゲート長方向両端側に、それぞれ所定間隔の拡散領域を置いてゲート幅方向に並行して配置され、かつそれぞれ前記ゲート幅のほぼ中央部に対応する位置に所定間隔の欠落部が設けられている、
ことを特徴とする半導体素子。
【請求項４】
電界効果型トランジスタにおけるゲート領域と同一のゲート層で構成される制御ゲート領域を備える半導体素子であって、
前記制御ゲート領域は、前記ゲート領域のゲート長方向片端側に、所定間隔の拡散領域を置いてゲート幅方向に並行して配置され、かつ前記ゲート幅のほぼ中央部に対応する位置に所定間隔の欠落部が設けられている、
ことを特徴とする半導体素子。
【請求項５】
前記拡散領域は、ソース領域およびドレイン領域と同型の不純物拡散領域であって、その不純物濃度が前記ソース領域およびドレイン領域の不純物濃度よりも低い値になっている、
ことを特徴とする請求項１〜４のいずれか一つに記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電界効果型トランジスタの利得係数を変調できるようにした半導体素子に係り、特に将来の大規模・高集積の半導体集積回路（ＬＳＩ）デバイスにおいて、ＬＳＩ製造後にチップ個々の最適化によってＬＳＩの高性能化を実現する自己最適化型ＬＳＩや自己適応型ＬＳＩなどの新しいタイプのＬＳＩデバイスを実現するための基本素子となる半導体素子に関するものである。
【０００２】
【従来の技術】
最近のＬＳＩデバイスは、素子微細化の進展に伴い益々大規模高集積化が進み、システムオンチップ化が現実のものとなり、チップ内部に多種多様な機能回路を多数集積することが不可欠となってきた。そのような大規模ＬＳＩデバイスの設計では、集積された多数の機能回路をそれぞれ正しく動作させるために、機能回路間の動作タイミングなどを最適化調整することが特に重要である。
【０００３】
一方、ＬＳＩデバイスは、発明以来約３０年以上に渡り、主に素子の微細化によって性能を高めてきたが、素子微細化において様々な物理的限界が顕在化してきた昨今では、集積回路素子を安定・均質に製造することが極めて困難になりつつある。
【０００４】
その結果、ＬＳＩデバイスの設計では、ＬＳＩの製造過程で避けることのできないプロセス変動をカバーするために動作マージンを確保する措置が必要である。そして、この動作マージンを確保する措置が、ＬＳＩデバイスに集積する機能の多様化・大規模化に伴って、大規模ＬＳＩデバイスの更なる高性能化を阻むようになってきた。
【０００５】
このように、将来のＬＳＩデバイスでは、チップ内素子特性のバラツキ（分布）やプロセス変動による素子特性の中央値変動（シフト）のような、ＬＳＩチップ毎に個性をもった素子特性の不均一性と、それに伴うＬＳＩ物理設計（性能最適化設計）の困難性とが顕在化してきているので、素子の微細化だけに頼ったＬＳＩデバイスの高性能化手法は、限界に近づきつつある。
【０００６】
したがって、今後、ＬＳＩデバイスの高性能化を推進するためには、ある程度大きな素子特性バラツキを前提とした新たなＬＳＩ設計・製造手法の確立が不可欠となる。ある程度大きな素子特性バラツキを前提としたＬＳＩ設計・製造に関する一つのアプローチとして、ＬＳＩチップ自身に自己調整機能を内蔵する方法が考えられる。
【０００７】
具体的には、従来のＬＳＩ設計最終段階（物理設計）で行っていた個々の電界効果型トランジスタ（以下「ＭＯＳトランジスタ」という）のサイズ（ゲート長とゲート幅）設定に基づく電気特性調整を、ＬＳＩ製造後にチップ毎にチップ自身が自動的に実施できるようにすることにより、ＬＳＩチップ内の個々のＭＯＳトランジスタの電気特性を最適化しチップ性能を高める手法である。
【０００８】
ＬＳＩチップ自身で自己調整機能を実現するためには、プログラムや電気的ダイナミックスによって自動的に電気特性が調整できる仕組みをＬＳＩチップに内蔵する必要がある。したがって、当該手法実現のためには、少なくとも、電気特性を電気的に変調する何らかの手段が必要不可欠であり、その技術開発が自己調整機能実現の鍵となる。
【０００９】
以下、従来技術を用いて実現できる電気特性の電気的変調方法について説明する。従来技術では、電気特性を電気的に変調する場合、主に、回路構成による方法と、素子自体の特性を変調する方法とが採用できる。
【００１０】
（Ｉ）回路構成による方法としては、例えば、（Ｉａ）〜（Ｉｄ）に示すように複数のＭＯＳトランジスタを使い、その並列接続数等を電気的スイッチで切り替える回路構成とする方法が考えられる。これによれば、回路全体を一つのＭＯＳトランジスタとみなした場合の実効的電気特性（利得係数）を変調することができる。しかし、この回路的に実現する方法では、以下に説明するように、調整精度と回路規模の点から極めて非効率である。
【００１１】
（Ｉａ）２つのＭＯＳトランジスタを並列に接続し、一方のＭＯＳトランジスタのゲート電極には、通常の信号電圧を与え、他方のＭＯＳトランジスタのゲート電極には、スイッチによって信号電圧とＯＦＦ動作させるＯＦＦ電圧とを切り替えて与える構成を考える。
【００１２】
この構成によれば、スイッチが他方のＭＯＳトランジスタのゲート電極に信号電圧を接続した状態では、この回路は、並列に接続された２つのＭＯＳトランジスタが１つのＭＯＳトランジスタとして働く。また、スイッチが他方のＭＯＳトランジスタのゲート電極にＯＦＦ電圧を接続した状態では、この回路は、一方のＭＯＳトランジスタのみが働く。これによって、ＭＯＳトランジスタの実質的な利得係数を変調することができる。
【００１３】
（Ｉｂ）５つのＭＯＳトランジスタを並列に接続し、１つのＭＯＳトランジスタのゲート電極には、通常の信号電圧を与え、残り４個のＭＯＳトランジスタのゲート電極には、それぞれ、スイッチによって信号電圧とＯＦＦ電圧とを切り替えて与える構成を考える。
【００１４】
この構成によれば、４つのスイッチの状態によって、１６通りのバリエーションを実現することができる。すなわち、４つのＭＯＳトランジスタの利得係数を各々２のベキ乗倍に設定することによって、１６段階の係数値を等間隔にすることができる。
【００１５】
（Ｉｃ）２つのＭＯＳトランジスタを直列に接続し、一方のＭＯＳトランジスタのゲート電極には、通常の信号電圧を与え、他方のＭＯＳトランジスタのゲート電極には、スイッチによって信号電圧とＯＮ動作させるＯＮ電圧とを切り替えて与える構成を考える。
【００１６】
この構成によれば、スイッチが他方のＭＯＳトランジスタのゲート電極に信号電圧を接続した状態では、この回路は、２つのＭＯＳトランジスタが直列に接続され、同一の動作を行うので、通常の１個のＭＯＳトランジスタとして働く。また、スイッチが他方のＭＯＳトランジスタのゲート電極にＯＮ電圧を接続した状態では、この回路は、一方のＭＯＳトランジスタに他方のＭＯＳトランジスタのＯＮ抵抗が直列に接続された回路として働く。
【００１７】
（Ｉｄ）２つのＭＯＳトランジスタを直列に接続し、一方のＭＯＳトランジスタのゲート電極には、通常の信号電圧を与え、他方のＭＯＳトランジスタのゲート電極には、そのＯＮ抵抗値を可変する制御電圧を与える構成を考える。この回路は、一方のＭＯＳトランジスタに直列接続された抵抗値を調整する回路として働く。
【００１８】
ここで、スイッチは、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列接続したＣＭＯＳスイッチと、そのゲート信号を作るインバータと、スイッチの状態を保持するためのラッチ回路とで構成され、合計２４個程度のＭＯＳトランジスタが必要である。
【００１９】
したがって、（Ｉａ）（Ｉｂ）で示した並列接続による回路構成例では、特性調整の精度と回路規模がトレードオフの関係となるので、調整精度を高めるためには回路規模が大きくなるという問題がある。
【００２０】
また、（Ｉｃ）（Ｉｄ）で示した直列接続による回路構成例では、回路規模が大きくなる問題に加え、入力信号に対して非線形な特性を示す抵抗成分が直列に介在しているので、実効的な特性調整範囲が制限されるという問題がある。
【００２１】
このように、回路構成によるトランジスタの電気的特性変調方式には、調整すべき素子数の数倍から数十倍もの素子数を費やす必要があるという本質的な制約があり、高集積化を推進しＬＳＩデバイスの高性能化を目的とする自己調整機能実装には馴染み難い。
【００２２】
（ＩＩ）従来のＭＯＳトランジスタでは、電気特性をＬＳＩ製造後に変更することは容易でないが、バックゲート電圧を操作することによって素子自体の電気特性を変調することができる。まず、ＭＯＳトランジスタの電気特性について概説する。
【００２３】
ＭＯＳトランジスタの電気特性は、ソース・ドレイン電流Ｉｄｓ、ソース・ドレイン電圧Ｖｄｓ、ゲート電圧Ｖｇｓ、閾値電圧Ｖｔ、利得係数βを用いて、
Ｖｄｓ＞Ｖｇｓ−Ｖｔ；Ｉｄｓ≒β（Ｖｇｓ−Ｖｔ）２／２            …（１）
Ｖｄｓ≦Ｖｇｓ−Ｖｔ；Ｉｄｓ≒β（（Ｖｇｓ−Ｖｔ）Ｖｄｓ−Ｖｄｓ２／２）      …（２）
と表すことができる。なお、式（１）（２）では、簡単のために短チャネル効果等がない場合を示している。
【００２４】
また、利得係数βは、ゲート幅Ｗ、ゲート長Ｌ、ゲート絶縁膜厚Ｔｏｘ、キャリア移動度μ、ゲート絶縁膜の誘電率εを用いて、
β≒μεＷ／（Ｌ・Ｔｏｘ）                                    …（３）
と表すことができる。
【００２５】
式（１）（２）から理解できるように、ＭＯＳトランジスタの電気特性は、閾値電圧Ｖｔに依存している。ＬＳＩ製造後においては、この閾値電圧Ｖｔは、バックゲート電圧を操作することで変えることができる。そこで、従来技術によって、ＬＳＩ製造後にＭＯＳトランジスタの電気特性を変更する方法として、バックゲート電圧を変えて閾値電圧Ｖｔを変調することが考えられる。
【００２６】
しかし、バックゲート電圧は、ソース・ドレイン電圧との逆バイアス関係を維持する必要があることに加え、変調する素子毎にバックゲート電圧を電気的に分離する必要があるので、高集積化には不向きである。
【００２７】
しかも、閾値電圧Ｖｔの変化は、ゲート電圧Ｖｇｓとの差でしかソース・ドレイン電流Ｉｄｓに影響を与えることができないので、閾値電圧Ｖｔを変えるだけでは、ＭＯＳトランジスタの電気特性をダイナミックに変調することは困難である。
【００２８】
つまり、従来技術を用いた閾値電圧Ｖｔの変更によるトランジスタ電気特性変調方式は、バックゲート分離に伴う集積度の阻害と変調度合いの脆弱さとによって、高集積化を推進しＬＳＩデバイスの高性能化を目的とする自己調整機能実装には馴染み難いものである。
【００２９】
以上のように、従来の技術では、自己調整機能を高集積に内蔵することや、電気特性をＬＳＩ製造後に変更することは容易でない。そこで、高集積化を阻害せず、かつダイナミックな電気的特性変調を可能にする新しい素子の開発が望まれている。
【００３０】
ここで、式（３）において、一般に、キャリア移動度μ、誘電率εおよびゲート絶縁膜厚Ｔｏｘは一定であるので、利得係数βは、ゲート幅Ｗとゲート長Ｌの比で設定することができる。したがって、ＬＳＩデバイスの物理設計において設定可能なＭＯＳトランジスタの電気特性は、利得係数βである。
【００３１】
この利得係数βを変調することができれば、上記の各式から理解できるように、ゲート電圧Ｖｇｓとの積に比例してソース・ドレイン電流Ｉｄｓに強い影響を与えることができるので、ＭＯＳトランジスタの電気特性をダイナミックに変調することができる。つまり、利得係数βを数倍から数十倍程度、電気的に変調できれば、それに匹敵する素子特性バラツキの補正や負荷変動に対する自動補償等をＬＳＩデバイスの製造後に実施できることになる。
【００３２】
このとき、能動型ＬＳＩ用の基本素子としては、消費電力の増大を招かずに、高集積化を阻害しないコンパクトな素子サイズでもって利得係数βのアナログ的な変調が行えることが重要である。
【００３３】
本発明者は、このような観点から、電界効果型トランジスタの利得係数を電圧変調できるようにした半導体素子を開発し、先に出願した（特許文献１）。ここでは、利得係数可変ＭＯＳトランジスタと称することとし、その概要を説明する。
【００３４】
この利得係数可変ＭＯＳトランジスタの構造上の特徴は、従来のＭＯＳトランジスタにおいて、そのゲート領域（メインゲートと称している）に対して制御ゲートを斜めに追加設置していることである。つまり、この利得係数可変ＭＯＳトランジスタは、制御ゲート下のチャネル領域のうち、メインゲートとの重複を外れたソース領域側およびドレイン領域側に三角形領域を形成し、それらの領域がメインゲートを挟んで平行四辺形を形成するようにしたことを特徴としている。
【００３５】
利得係数βの変調特性は、素子形状パラメータ（メインゲートのゲート幅Ｗとゲート長Ｌ、およびメインゲートと制御ゲートとのなす角度θ）によって設定することができる。
【００３６】
この構成によれば、ゲートチャネルに対する電界の向きを制御ゲートの電圧によって制御できる。つまり、制御ゲートの電圧を調整し、制御ゲートチャネルのコンダクタンスをメインゲートのそれに対して変化させることで、実効的なゲート長Ｌとゲート幅Ｗをアナログ的に変調することができ、利得係数βをアナログ変調することができる。
【００３７】
したがって、この利得係数可変ＭＯＳトランジスタをＬＳＩに組み込むことで、オンチップ自身で素子の特性をダイナミックに調整することを可能にし、ＬＳＩの大規模化に伴う内蔵機能回路間の動作タイミングや、素子の微細化に伴い増大する素子特性バラツキを自動補正する機構を高集積に実現することができる。
【００３８】
【特許文献１】
特開２００２−２２２９４４号公報（００２０〜００３２、図１〜図５）
【００３９】
【発明が解決しようとする課題】
しかしながら、本発明者が先に出願した半導体素子では、制御ゲートをメインゲートと重ねて配置するために、メインゲートと電気的に分離できる第２のゲート層を追加設置する必要があった。その結果、この半導体素子を搭載したＬＳＩの製造工程は、通常のＣＭＯＳプロセスに比べて増加するので、製造コストの増加を招くという問題があった。
【００４０】
この発明は、上記に鑑みてなされたもので、電界効果型トランジスタに制御ゲートを設け利得係数をアナログ的に変調できる半導体素子を実現する場合にその制御ゲートを製造コストの増加を招来することなく配置できる構造の半導体素子を得ることを目的とする。
【００４１】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかる半導体素子は、電界効果型トランジスタにおけるゲート領域と同一のゲート層で構成される制御ゲート領域を備える。前記制御ゲート領域は、前記ゲート領域のゲート長方向両端側に、または、前記ゲート領域のゲート長方向片端側に、所定間隔の拡散領域を置いてゲート幅方向に並行して配置される。そして、前記制御ゲート領域は、ゲート幅方向の片端側に、または、ゲート幅のほぼ中央部に対応する位置に、当該制御ゲート領域が存在しない欠落部が所定の間隔で設けられている。なお、前記拡散領域は、ソース領域およびドレイン領域と同型の不純物拡散領域である。その不純物濃度は、前記ソース領域およびドレイン領域の不純物濃度と同値でもよいが、低い値でもよい。
【００４２】
この発明によれば、制御ゲート領域に形成されるチャネルのコンダクタンスは、印加電圧によって制御することができる。これによって、電界効果型トランジスタにおけるゲート領域に形成される実効的なチャネルの幅を変調して利得係数のアナログ的な変調制御が実現できる。このとき、制御ゲート領域はゲート領域と同一のゲート層でもって構成できるので、従来のＬＳＩ製造プロセスを何ら変更せずに製造することができ、製造コストの増加を抑制することができる。
【００４３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体素子の好適な実施の形態を詳細に説明する。
【００４４】
実施の形態１．
図１は、この発明の実施の形態１である半導体素子の構成を示す上面模式図である。図１（ａ）（ｂ）において、ＭＯＳトランジスタは、よく知られているように、ゲート領域１ａ，１ｂのチャネル領域１２が、ソース領域２とドレイン領域３との間（中央位置）に、ソース領域２とドレイン領域３との間に形成されるチャネル（以下「ゲートチャネル」という）を横断して配置される構造である。なお、チャネル領域１２の一端（図中上方）には、コンタクト形成領域が延設され、電極を構成するコンタクト４ａが設けられる。また、ソース領域２とドレイン領域３とには、電極を構成するコンタクト４ｂ，４ｃがそれぞれ設けられる。
【００４５】
この実施の形態１である半導体素子は、このようなＭＯＳトランジスタにおいて、図１（ａ）に示すように、ゲート領域１ａを以降メインゲート１ａと称すれば、制御ゲート５ａ，５ｂがメインゲート１ａにおけるチャネル領域１２のゲート長方向の両端側に、つまりソース領域２側とドレイン領域３側とに、メインゲート１ａと同一のゲート層によって形成されている。なお、ゲート層は、一般にポリシリコンまたは金属層によって形成される。
【００４６】
制御ゲート５ａ，５ｂは、メインゲート１ａのチャネル領域１２に並行して配置される制御ゲート領域６ａ，６ｂと、制御ゲート領域６ａ，６ｂの一端側（図中下方）に延設されるコンタクト形成領域７ａ，７ｂとで構成されている。
【００４７】
コンタクト形成領域７ａ，７ｂには、電極を構成するコンタクト４ｄ，４ｅが設けられる。図１では、コンタクト形成領域７ａ，７ｂとメインゲート１ａのコンタクトの形成領域とは、ソース領域２とドレイン領域３とを結ぶ線分に対し、反対側に形成した例が示されている。
【００４８】
制御ゲート領域６ａ，６ｂは、そのゲート長方向の側辺とメインゲート１ａのチャネル領域１２におけるゲート長方向の側辺との間に、間隔８ａ，８ｂの拡散領域を置いて形成される。
【００４９】
そして、制御ゲート領域６ａ，６ｂは、メインゲート１ａのチャネル領域１２における全ゲート幅、つまりゲートチャネルの全幅に渡って形成されるのではなく、ゲートチャネル幅の片端側、図示例では、制御ゲート領域６ａ，６ｂの他端側（図中上方）に、つまりメインゲート１ａのコンタクト４ａ側に、当該制御ゲートが存在しない欠落部９ａ，９ｂが所定間隔で形成されている。
【００５０】
図１（ｂ）では、図１（ａ）における制御ゲート５ａ，５ｂのコンタクト形成領域７ａ，７ｂを１つにした全体を制御ゲート１０とし、１つのコンタクト４ｆを持つとしている。すなわち、制御ゲート１０は、メインゲート１ｂのチャネル領域１２におけるゲート長方向両端側に間隔８ａ，８ｂを置いて並行配置される制御ゲート領域１０ａ，１０ｂと、それらの一端を連接するコンタクト形成領域１０ｃとで構成されている。制御ゲート領域１０ａ，１０ｂの他端（図中上方）には、欠落部９ａ，９ｂが設けられている。なお、以降では、説明の便宜から、図１（ｂ）の構成を取り上げることとする。
【００５１】
次に、図１（ｂ）〜図５を参照して、以上のように構成される半導体素子によって実現されるＭＯＳトランジスタの利得係数を変調する動作原理を説明する。なお、図２は、図１（ｂ）に示す半導体素子の特性を規定する形状パラメータを説明する図である。図３は、図１（ｂ）に示す半導体素子を電子回路で表現した等価回路図である。図４は、図１（ｂ）に示す半導体素子における制御ゲートのチャネルコンダクタンスがメインゲートのチャネルコンダクタンスに対して変化する場合の等価回路図である。図５は、図１（ｂ）に示す半導体素子にて実現されるゲートチャネル幅変調動作を説明する図である。
【００５２】
この構成によれば、制御ゲート１０に与える電圧値によって制御ゲート領域１０ａ，１０ｂ下に形成される制御チャネルのコンダクタンス（１／抵抗値）を制御することができる。これによって、メインゲート１ｂのチャネル領域１２下に形成されるゲートチャネルの実効的なチャネルの幅を変調し利得係数βを電圧変調することができる。
【００５３】
そして、実現されるチャネル変調特性は、図２に示す形状パラメータによって設定することができる。図２において、形状パラメータとしては、メインゲート１ｂのチャネル領域１２におけるゲート長Ｌおよびゲート幅Ｗと、制御ゲート１０における制御ゲート領域１０ａ，１０ｂのゲート長Ｌｃと、制御ゲート領域１０ａ，１０ｂとメインゲート１ｂにおけるチャネル領域１２との間（拡散領域）の間隔Ｓｖと、制御ゲート領域１０ａ，１０ｂが存在しない欠落部の間隔Ｓｃとを用いる。それらを調整することで利得係数βの変調特性を設計することができる。
【００５４】
ここで、動作原理の理解を容易にするため、図１（ｂ）に示す半導体素子の等価回路を考える。図１（ｂ）に示す半導体素子では、上記のように制御ゲート領域１０ａ，１０ｂは可変抵抗体と考えることができる。また、制御ゲート領域１０ａ，１０ｂとメインゲート１ｂのチャネル領域１２との間は、拡散領域に依存する抵抗成分（固定抵抗体）が存在する。そして、制御ゲート領域１０ａ，１０ｂの他端側は欠落しているので、この欠落部分では、ソース領域２およびドレイン領域３がチャネル領域１２に直接接続される構成となる。したがって、図１（ｂ）に示す半導体素子は、例えば図３に示すように表現することができる。なお、動作原理の理解では精度は重要ではないので、図３では、それぞれの抵抗体が離散的に存在すると表現し回路構成を簡単化している。
【００５５】
図３に示すように、ソース領域２およびドレイン領域３の一部がチャネル領域１２に直接接続される。そして、チャネル領域１２とソース領域２との間には、制御ゲート領域１０ａを表す複数の可変抵抗体Ｒｃが並列に接続される。同様に、チャネル領域１２とドレイン領域３との間には、制御ゲート領域１０ｂを表す複数の可変抵抗体Ｒｃが並列に接続される。また、チャネル領域１２と制御ゲート領域１０ａとの間には、複数の固定抵抗体Ｒｓが直列に接続される。同様に、チャネル領域１２と制御ゲート領域１０ｂとの間には、複数の固定抵抗体Ｒｓが直列に接続される。
【００５６】
さて、図４（ａ）と図５（ａ）を参照して、メインゲートのチャネル幅が制御ゲートのチャネルコンダクタンスによって変調される原理を説明する。なお、図４（ａ）と図５（ａ）は、制御ゲート領域１０ａ，１０ｂのチャネルコンダクタンスＧｃ（ｃｏｎｔｒｏｌ  ｇａｔｅ）がメインゲート１ｂのチャネル領域１２のチャネルコンダクタンスＧｃ（ｇａｔｅ）よりも極めて大きい場合を示す。図４（ｂ）と図５（ｂ）は、両者が等しい場合を示す。図４（ｃ）と図５（ｃ）は、制御ゲート領域１０ａ，１０ｂのチャネルコンダクタンスＧｃ（ｃｏｎｔｒｏｌ  ｇａｔｅ）がメインゲート１ｂのチャネル領域１２のチャネルコンダクタンスＧｃ（ｇａｔｅ）よりも極めて小さい場合を示す。
【００５７】
制御ゲート領域１０ａ，１０ｂのチャネルコンダクタンスＧｃ（ｃｏｎｔｒｏｌ  ｇａｔｅ）がメインゲート１ｂのチャネル領域１２のチャネルコンダクタンスＧｃ（ｇａｔｅ）よりも極めて大きい場合（Ｇｃ（ｇａｔｅ）≪Ｇｃ（ｃｏｎｔｒｏｌ  ｇａｔｅ）には、図４（ａ）に示すように、可変抵抗体Ｒｃは無いものと見なせる。したがって、図５（ａ）に示すように、メインゲート１のチャネル領域１２における実効的なチャネル１３ａの幅は、チャネル領域１２のほぼ全幅に広がるので、比較的広くなる。
【００５８】
図４（ａ）に示す等価回路では、ソース領域２とドレイン領域３とが直接接続されている部分以外のゲートチャネルでは、固定抵抗体Ｒｓの総合抵抗値が図中上から下に向かって大きくなる。したがって、図５（ａ）に示す実効的なチャネル１３ａでは、制御ゲート領域１０ａ，１０ｂの他端側（図中上方）では、色を暗くして大きな電流が流れることを示し、制御ゲート領域１０ａ，１０ｂの一端端側（図中下方）に向かって黒色が薄くなるようにして流れる電流が次第に少なくなる様子が示されている。
【００５９】
次に、制御ゲート領域１０ａ，１０ｂのチャネルコンダクタンスＧｃ（ｃｏｎｔｒｏｌ  ｇａｔｅ）がメインゲート１ｂのチャネル領域１２のチャネルコンダクタンスＧｃ（ｇａｔｅ）よりも極めて小さい場合（Ｇｃ（ｇａｔｅ）≫Ｇｃ（ｃｏｎｔｒｏｌ  ｇａｔｅ）には、可変抵抗体Ｒｃは、極めて大きな抵抗値を示すので、図４（ｃ）に示すように、チャネル領域１２とソース領域２との間およびチャネル領域１２とドレイン領域３との間は、それぞれ接続が切れた状態と見なすことができる。
【００６０】
この場合には、ソース領域２とドレイン領域３とが直接接続されている領域にのみ電流が流れる。したがって、図５（ｃ）に示すように、メインゲート１ｂのチャネル領域１２における実効的なチャネル１３ｃの幅は、チャネル領域１２のうち制御ゲート領域１０ａ，１０ｂの他端側（図中上方）に存在する欠落部に対応する領域となり、相当に狭いものとなる。
【００６１】
次に、制御ゲート領域１０ａ，１０ｂのチャネルコンダクタンスＧｃ（ｃｏｎｔｒｏｌ  ｇａｔｅ）とメインゲート１ｂのチャネル領域１２のチャネルコンダクタンスＧｃ（ｇａｔｅ）とが等しい場合（Ｇｃ（ｇａｔｅ）＝Ｇｃ（ｃｏｎｔｒｏｌ  ｇａｔｅ）には、図４（ｂ）に示すように、可変抵抗体Ｒｃは、固定抵抗体と見なすことができる。この場合には、図５（ｂ）に示すように、メインゲート１ｂのチャネル領域１２における実効的なチャネル１３ｂの幅は、中間的なチャネル幅となる。
【００６２】
ここで、チャネル幅変調の度合いは、メインゲート１ｂのチャネル領域１２と制御ゲート１０の制御ゲート領域１０ａ，１０ｂとの間に挟まれたソースドレイン領域である拡散領域の抵抗成分（Ｒｓ）および制御ゲート領域１０ａ，１０ｂのチャネル抵抗成分（Ｒｃ）によって左右される。一般には、ソースドレイン領域の抵抗成分（Ｒｓ）が高い程、あるいはチャネル抵抗成分（Ｒｃ）の変化が大きい程、メインゲートのチャネル幅の変調度合いが大きくなる。
【００６３】
このように、実施の形態１である半導体素子では、制御ゲートに与える電圧値によってゲートチャネルの実効的チャネル幅を調整することができ、つまり、ドレイン電流特性を電気的にアナログ変調することができるので、ＭＯＳトランジスタの利得係数βを変調することができる。
【００６４】
なお、利得係数βを変調するために消費される電力は、制御ゲートのリーク電流によるものだけである。これは極めて小さく、実用上問題にならない程度である。
【００６５】
実施の形態２．
図６は、この発明の実施の形態２である半導体素子の構成を示す上面模式図である。この実施の形態２では、図１（１）に示したＭＯＳトランジスタにおいて、メインゲートのゲート長方向片端側に、つまりソース領域側とドレイン領域側のいずれか一方側に制御ゲートを設けた半導体素子が示されている。
【００６６】
図６（１）では、制御ゲート１５がメインゲート１ａとソース領域２との間にメインゲート１ａと同一のゲート層でもって形成されている。制御ゲート１５は、制御ゲート領域１５ａと、制御ゲート領域１５ａの一端側に延設されるコンタクト形成領域１５ｂとで構成されている。
【００６７】
制御ゲート領域１５ａは、メインゲート１ａのチャネル領域１２との間に間隔１６を置いて並行に配置され、他端側には所定間隔の欠落部１７が設けられている。なお、図６では、電極を形成するコンタクト４ｇが設けられるコンタクト形成領域１５ｂは、メインゲート１ａのコンタクト形成領域と同じ側に配置した例が示されている。
【００６８】
また、図６（２）では、制御ゲート２０がメインゲート１ａとドレイン領域３との間にメインゲート１ａと同一のゲート層でもって形成されている。制御ゲート２０は、制御ゲート領域２０ａと、制御ゲート領域２０ａの一端側に延設されるコンタクト形成領域２０ｂとで構成されている。
【００６９】
制御ゲート領域２０ａは、メインゲート１ａのチャネル領域１２との間に間隔２１を置いて並行に配置され、他端側には所定間隔の欠落部２２が設けられている。なお、図６では、電極を形成するコンタクト４ｈが設けられるコンタクト形成領域２０ｂは、ソース領域２とドレイン領域３とを結ぶ線分に対し、メインゲート１ａのコンタクト形成領域とは反対側に配置した例が示されている。
【００７０】
このようにメインゲート１ａのゲート長方向の片端側に制御ゲートを設けた半導体素子でも、図４、図５にて説明したように、制御ゲート１５（または制御ゲート２０）に与える電圧値を調整することによってメインゲート１ａのチャネル領域１２における実効的チャネルの幅を変調することができ、ＭＯＳトランジスタの利得係数βを変調することができる。
【００７１】
実施の形態３．
図７は、この発明の実施の形態３である半導体素子の構成を示す上面模式図である。この実施の形態３では、図１（２）に示したＭＯＳトランジスタにおいて、メインゲートのゲート長方向両端側に、つまりソース領域側とドレイン領域側とに制御ゲートをそれぞれ設けた半導体素子の他の構成例（その１）が示されている。
【００７２】
図７において、制御ゲート２５は、メインゲート１ｂのチャネル領域１２におけるゲート長方向において、ソース領域２を取り囲んで配置される制御ゲート領域２５ａと、ドレイン領域３を取り囲んで配置される制御ゲート領域２５ｂと、それらの一端を連接するコンタクト形成領域２５ｃとで構成されている。
【００７３】
制御ゲート領域２５ａ，２５ｂは、チャネル領域１２に間隔２６ａ，２６ｂを置いて並行する側辺を有する。そして、その側辺は、チャネル領域１２のゲート幅のほぼ中央位置、つまりゲートチャネル幅のほぼ中央位置に対応する位置に所定間隔の欠落部２７ａ，２７ｂが設けられている。
【００７４】
コンタクト形成領域２５ｃには、電極を構成するコンタクト４ｋが設けられている。なお、図７では、制御ゲート２５のコンタクト形成領域２５ｃとメインゲート１ｂのコンタクト形成領域とは、ソース領域２とドレイン領域３とを結ぶ線分に対し、反対側に配置した例が示されている。
【００７５】
すなわち、実施の形態１，２では、制御ゲートにおける制御ゲート領域をゲートチャネル幅の片端側に欠落部を有するように設けたが、この実施の形態３では、制御ゲート領域はゲートチャネル幅のほぼ中央位置において欠落部を有するように形成されている。なお、実施の形態２に対応して、図７に示す制御ゲート領域２５ａ，２５ｂの一方のみを有する構成でもよい。
【００７６】
このような構成の半導体素子でも、図４、図５にて説明したように、制御ゲート２５に与える電圧値を調整することによってメインゲート１ｂのチャネル領域１２における実効的なチャネルの幅を変調することができ、ＭＯＳトランジスタの利得係数βを変調することができる。
【００７７】
加えて、この実施の形態３によれば、常に電流の集中する領域がゲートチャネルの中央部分であり、素子分離壁と離れているので、分離壁界面に存在する欠陥や電荷の影響が受け難く、バラツキの少ない電気特性を実現できる効果がある。
【００７８】
実施の形態４．
図８は、この発明の実施の形態４である半導体素子の構成を示す上面模式図である。この実施の形態４では、図１（１）に示したＭＯＳトランジスタにおいて、メインゲートのゲート長方向両端側に、つまりソース領域側とドレイン領域側とにそれぞれ制御ゲートを設けた半導体素子の他の構成例（その２）が示されている。
【００７９】
図８に示す半導体素子は、図６（実施の形態２）の（ａ）に示した制御ゲート１５と（ｂ）に示した制御ゲート２０とを備えた構成になっている。すなわち、この実施の形態４では、制御ゲートはゲートチャネル幅の両端側に欠落部を有するように形成されている。
【００８０】
図８において、メインゲート１ａのチャネル領域１２におけるゲート長方向両端側に制御ゲート３１，３２が、メインゲート１ａと同一のゲート層でもって形成されている。
【００８１】
メインゲート１ａとソース領域２との間に配置される制御ゲート３１は、制御ゲート領域３１ａと、制御ゲート領域３１ａの一端側（図中上方）に延設されるコンタクト形成領域３１ｂとで構成されている。
【００８２】
制御ゲート領域３１ａは、メインゲート１ａのチャネル領域１２との間に間隔３３ａを置いて並行に配置され、他端側（図中下方）には所定間隔の欠落部３４ａが設けられている。なお、図８では、電極を形成するコンタクト４ｍが設けられるコンタクト形成領域３１ｂは、メインゲート１ａのコンタクト形成領域と同じ側に配置した例が示されている。
【００８３】
また、メインゲート１ａとドレイン領域３との間に配置される制御ゲート３２は、制御ゲート領域３２ａと、制御ゲート領域３２ａの一端側（図中下方）に延設されるコンタクト形成領域３２ｂとで構成されている。
【００８４】
制御ゲート領域３２ａは、メインゲート１ａのチャネル領域１２との間に間隔３３ｂを置いて並行に配置され、他端側（図中上方）には所定間隔の欠落部３４ｂが設けられている。なお、図８では、電極を形成するコンタクト４ｎが設けられるコンタクト形成領域３２ｂは、ソース領域２とドレイン領域３とを結ぶ線分に対し、メインゲート１ａのコンタクト形成領域とは反対側に配置した例が示されている。
【００８５】
このように制御ゲートをゲートチャネル幅の両端側に欠落部を有するように形成した半導体素子でも、図４、図５にて説明したように、制御ゲート２５に与える電圧値を調整することによってメインゲート１ｂのチャネル領域１２における実効的なチャネルの幅を変調することができ、ＭＯＳトランジスタの利得係数βを変調することができる。
【００８６】
加えて、この実施の形態４によれば、メインゲートのチャネル幅変調に加え、チャネル長の変調も生じるので、利得係数βのよりダイナミックな変調を実現できる効果がある。
【００８７】
実施の形態５．
図９は、この発明の実施の形態５である半導体素子の構成を示す上面模式図である。図１０は、図９に示すＡ−Ａ’断面図である。この実施の形態５では、図１（２）に示したＭＯＳトランジスタにおいて、メインゲートのゲート長方向両端側に、つまりソース領域側とドレイン領域側とに制御ゲートをそれぞれ設けた半導体素子の他の構成例（その３）が示されている。
【００８８】
図９において、メインゲート１ｂのチャネル領域１２と制御ゲート１０の制御ゲート領域１０ａおよび制御ゲート領域１０ｂとの間の拡散領域３６は、ソース領域２およびドレイン領域３と同型の不純物拡散領域であるが、この実施の形態５では、拡散領域３６の不純物濃度が、ソース領域２およびドレイン領域３の不純物濃度よりも低い値になっている。
【００８９】
図１０に示すように、メインゲート１ｂのチャネル領域１２と制御ゲート１０の制御ゲート領域１０ａおよび制御ゲート領域１０ｂとは、基盤（ウエル領域）３７の上面に絶縁層３８によって分離されて形成される。チャネル領域１２と制御ゲート１０の制御ゲート領域１０ａおよび制御ゲート領域１０ｂとの間の拡散領域３６は、基盤（ウエル領域）３７の上面側に、ソース領域２およびドレイン領域３の形成時に形成される。
【００９０】
このとき、各々の領域を分けるフォトマスクを新たに導入して不純物の注入量に差をつける方法によって、拡散領域３６の不純物濃度をソース領域２およびドレイン領域３のそれよりも低い値にすることができる。
【００９１】
あるいは、新たなマスクを追加するのではなく、チャネル領域１２と制御ゲート１０の制御ゲート領域１０ａおよび制御ゲート領域１０ｂとの間隔（図２に示したＳｖ値）を最適化することで、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が利用できるようにし、拡散領域３６の不純物濃度をソース領域２およびドレイン領域３のそれよりも低い値にすることができる。
【００９２】
このように拡散領域３６の不純物濃度をソース領域２およびドレイン領域３のそれよりも低い値にすると、図３に示した固定抵抗体Ｒｓの値を高くすることができるので、チャネル幅の変調度合いをさらに大きくすることができる効果がある。
【００９３】
なお、この実施の形態５では、実施の形態１への適用例を示したが、実施の形態２〜４にも同様に適用できることは言うまでもない。
【００９４】
以上のように、この発明による半導体素子では、本発明者が先に出願した半導体素子とは異なり、制御ゲートをメインゲートと同一のゲート層でもって構成できるので、従来のＬＳＩ製造プロセスを何ら変更せずに製造することができ、製造コストの増加を抑制することができる。
【００９５】
また、この発明による半導体素子では、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタにおいて共に同様の構成で実現することができるので、ＣＭＯＳ回路にも容易に採用することができる。
【００９６】
ここで、この発明による半導体素子は、本発明者が先に出願した半導体素子に比べてコンパクトなサイズで、消費電力の増加を伴わないという特長を有するので、オンチップで素子の電気特性を自動調整し特性バラツキを補正する機構回路をあらゆるＬＳＩデバイスに高密度実装することを可能にする。
【００９７】
つまり、将来の大規模ＬＳＩデバイスの高性能化を阻止する素子微細化に伴う特性バラツキや、プロセス変動に伴う素子特性変動などの特性不均一に起因する性能劣化やＬＳＩ物理設計の困難性などを大幅に緩和する効果がある。
【００９８】
したがって、この発明による素子構成技術は、ある程度大きな素子特性バラツキを許容する自己最適化ＬＳＩデバイスや自己適応型ＬＳＩデバイスなどの全く新しい設計思想に基づく新タイプＬＳＩデバイスの実現に貢献することが期待される。
【００９９】
【発明の効果】
以上説明したように、この発明によれば、電界効果型トランジスタにおけるゲート領域と同一のゲート層で構成される制御ゲート領域を、前記ゲート領域のゲート長方向両端側に、または、前記ゲート領域のゲート長方向片端側に、所定間隔の拡散領域を置いてゲート幅方向に並行して配置し、かつゲート幅方向の片端側に、または、ゲート幅のほぼ中央部に対応する位置に、当該制御ゲート領域が存在しない欠落部が所定の間隔で設けられる半導体素子としたので、制御ゲート領域に形成されるチャネルのコンダクタンスは、印加電圧によって制御することができる。これによって、電界効果型トランジスタにおけるゲート領域に形成される実効的なチャネルの幅を変調して利得係数のアナログ的な変調制御が実現できる。
【０１００】
このとき、制御ゲート領域はゲート領域と同一のゲート層でもって構成できるので、従来のＬＳＩ製造プロセスを何ら変更せずに製造することができ、製造コストの増加を抑制することができる。したがって、この発明による半導体素子の利用が容易に図れるようになる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体素子の構成を示す上面模式図である。
【図２】図１（ｂ）に示す半導体素子の特性を規定する形状パラメータを説明する図である。
【図３】図１（ｂ）に示す半導体素子を電子回路で表現した等価回路図である。
【図４】図１（ｂ）に示す半導体素子における制御ゲートのチャネルコンダクタンスがメインゲートのチャネルコンダクタンスに対して変化する場合の等価回路図である。
【図５】図１（ｂ）に示す半導体素子にて実現されるゲートチャネル幅変調動作を説明する図である。
【図６】この発明の実施の形態２である半導体素子の構成を示す上面模式図である。
【図７】この発明の実施の形態３である半導体素子の構成を示す上面模式図である。
【図８】この発明の実施の形態４である半導体素子の構成を示す上面模式図である。
【図９】この発明の実施の形態５である半導体素子の構成を示す上面模式図である。
【図１０】図９に示すＡ−Ａ’断面図である。
【符号の説明】
１ａ，１ｂ  ゲート領域（メインゲート）、２  ソース領域、３  ドレイン領域、５ａ，５ｂ，１０，１５，２０，２５，３１，３２  制御ゲート、６ａ，６ｂ，１０ａ，１０ｂ，１５ａ，２０ａ，２５ａ，２５ｂ，３１ａ，３２ａ  制御ゲート領域、８ａ，８ｂ，１６，２１，２６ａ，２６ｂ，３３ａ，３３ｂ  間隔、９ａ，９ｂ，１７，２２，２７ａ，２７ｂ，３４ａ，３４ｂ  欠落部、１２  チャネル領域、１３ａ，１３ｂ，１３ｃ  実効的チャネル、３６  拡散領域、３７  基盤（ウエル拡散層）、３８  絶縁層、Ｒｃ  制御ゲート領域に形成されるチャネルの抵抗成分（可変抵抗体）、Ｒｓ  チャネル領域と制御ゲート領域との間に形成される拡散領域の抵抗成分（固定抵抗体）。
【図１】
2004235335.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004235335.tif 000009
【図８】
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【図９】
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【図１０】
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