(57)【要約】【課題】集積化した際に生じる寄生素子に流れる電流の影響を補正した、高速パルス発生回路を搭載した半導体試験装置を提供する。【解決手段】半導体装置の基本動作及び機能を検査する半導体試験装置において、定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベルとローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形を発生させるパルス発生部の出力端にバッファ回路を備え、バッファ回路出力端に備えた素子に流れる電流を検出し、その検出した電流と同量の電流を前記バッファ回路の入力端へ加算する手段を備える。【選択図】　　　　図１
2004117100.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の基本的動作及び機能を検査する半導体試験装置において、
定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形を発生させるパルス発生部の出力端にバッファ回路を備え、バッファ回路出力端に備えた素子に流れる電流を検出し、検出した電流と同量の電流を前記バッファ回路の入力端へ加算する手段を備えたパルス発生回路を搭載したことを特徴とする半導体試験装置。
【請求項２】
半導体装置の基本的動作及び機能を検査する半導体試験装置において、
定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形を発生させるパルス発生部の出力端にバッファ回路を備え、バッファ回路出力端に備えた素子に流れる電流を検出し、検出した電流と同量の電流を、カレントスイッチに接続される電流源の電流に加算する手段を備えたパルス発生回路を搭載したことを特徴とする半導体試験装置。
【請求項３】
半導体装置の基本的動作及び機能を検査する半導体試験装置において、
定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形を発生させるパルス発生部の出力端にバッファ回路を備え、バッファ回路出力端に備えた素子に流れる電流の変化に応じて電圧を変動させる手段を設け、カレントスイッチに接続された定電流源を構成するトランジスタのベース端子を、前記電流の変化に応じて変動する電圧の電圧出力端子へ接続したパルス発生回路を搭載したことを特徴とする半導体試験装置。
【請求項４】
請求項１乃至請求項３記載の半導体試験装置において、
前記バッファ回路出力端に備えた素子は、前記パルス発生部構成素子の寄生素子に相当する素子であることを特徴とする半導体試験装置。
【請求項５】
請求項１乃至請求項４記載の半導体試験装置において、
前記バッファ回路出力端に備えた素子を、抵抗及びコンデンサで構成し、前記抵抗及びコンデンサを直列接続したことを特徴とする半導体試験装置。
【請求項６】
請求項１乃至請求項５記載の半導体試験装置において、
前記バッファ回路はプッシュプルで構成したことを特徴とする半導体試験装置。
【請求項７】
請求項１記載の半導体試験装置において、
バッファ回路入力端に電流を流し込む定電流源とベース接地トランジスタと、前記定電流源と同量の電流を引き込む定電流源とベース接地トランジスタを備え、前記バッファ回路出力端に備えた素子を、バッファ回路の出力端と、前記ベース接地トランジスタのエミッタ端子間に備えたものであることを特徴とする半導体試験装置。
【請求項８】
試験波形の立上り時間及び立下り時間と振幅との関係は、ほぼスルーレート一定である半導体試験装置において、試験波形は、振幅の１０％に達する時間と９０％に達した時間の両者時間差で定義した立上り時間及び立下り時間を、振幅の２０％に達する時間と８０％に達した時間の両者時間差に換算したとき、振幅の２０％に達する時間と８０％に達した時間の両者時間差の立上り時間及び立下り時間が、振幅に関わらず、換算値±３５ｐｓ以内であるパルス発生回路を搭載したことを特徴とする半導体試験装置。
【請求項９】
試験波形の立上り時間及び立下り時間と振幅との関係は、ほぼスルーレート一定である半導体試験装置において、試験パルス波形は、振幅の１０％に達する時間と９０％に達した時間の両者時間差での傾きと、振幅の２０％に達する時間と８０％に達した時間の両者時間差での傾きとの差が±０．８以内であるパルス発生回路を搭載したことを特徴とする半導体試験装置。
【請求項１０】
請求項１乃至９記載の半導体試験装置において、前記パルス発生回路は、少なくとも電流を出力するための電流増幅回路と電圧レベルの大小を比較電圧と比較するコンパレータと共に、１チップのピンエレクトロニクスＩＣに集積化されていることを特徴とする半導体試験装置及び、半導体試験装置のピンエレクトロニクスＩＣ。
【請求項１１】
請求項１乃至９記載の半導体試験装置において、ピンエレクトロニクスのドライバは、前記パルス発生回路を含み、基準信号発生器と、タイミング発生器と、パターン発生器と、波形フォーマッタと、デジタルコンパレータと、フェイルメモリと、比較（基準）電圧発生器とを有することを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置（半導体集積回路）の電気的特性を検査する半導体試験装置に関し、特に、定電流源と差動回路と組み合わせて高速なＩＣを試験するのに好適なパルス発生回路を搭載した半導体試験装置に関する。
【０００２】
また、定電流源と差動回路とを組み合わせてパルスを発生させるパルス発生回路に関する。特に高速なパルス電圧を得るのに好適なパルス発生回路に関する。また、伝送線路の損失を補償することができるパルス発生回路に関する。また、半導体試験装置のピンエレクトロニクスに関する。
【０００３】
【従来の技術】
高速動作が要求される半導体試験装置のパルス発生回路の方式として、定電流源と差動トランジスタ対で構成し、ダイオードのオン、オフ特性を利用し、パルスを発生させるパルス発生回路がある。従来、この種のパルス発生回路の一例として、特許文献１に開示の技術がある。図１１は、このようなパルス発生回路の原理に基づき、表現し直した図である。図１１のパルス発生回路は、ｐｎｐトランジスタ３、４及び定電流源１４で１つの差動回路を構成している。同様にｎｐｎトランジスタ７、８及び定電流源１６でもう一つの差動回路を構成している。この差動回路は、定電流源１４及び１６の電流経路を切り換える、いわゆるカレントスイッチの役割を果たしている。このような、両者差動回路を対称接続し、パルスのハイレベル、ローレベルを定めるための電圧源２５及び２６と、それに直列接続されたダイオード１０及び１２とでパルス発生回路を構成する。端子５２、５３、５４及び５５にはカレントスイッチを制御するための選択信号が入力される。
【０００４】
選択信号の状態によって、出力端子５６に現れる出力電圧Ｖ０をまとめたものを図１２に示す。選択信号を“状態１”に設定すると、トランジスタ３及び８がオン状態となり、トランジスタ４及び７はオフ状態となる。このとき、ダイオード１０はダイオードの特性上、電流を引き出すことはできないから、等価的に高抵抗となる。一方、ダイオード１２は電流が流れ出す方向に接続されているから、ダイオード１２はオンする。出力端子５６の電圧は、ダイオード１２のオン電圧をＶＦとすれば、Ｖ０＝ＶＬ’−ＶＦの電圧、即ちローレベルが出力される。選択信号レベルを“状態２”に設定すると、トランジスタのオン、オフ状態が“状態１”と逆転し、出力端子５６の電圧は、ダイオード１０のオン電圧をＶＦとすれば、Ｖ０＝ＶＨ’＋ＶＦの電圧、即ちハイレベルが出力される。このように、選択信号を制御する（“状態１”と“状態２”の切換を繰り返す）ことによって、パルス電圧を発生させることができる。このような、定電流源を駆動源としてパルスを発生させる方式の出力パルス波形の特徴を模式的に図示すると、図８（ａ）のようになる。図１１のパルス発生回路において、ハイレベル設定電圧源２５及びローレベル設定電圧源２６の設定電圧レベルを変化させ、出力パルスの振幅を変化させると、図８（ａ）に示すように、出力波形の立上り時間／立下り時間（パルスがローレベルからハイレベルへ遷移する時間／パルスがハイレベルからローレベルへ遷移する時間）はスルーレート一定（傾きが一定）の関係になる。（図８（ａ）は図１１のローレベルＶＬ’を固定で、ハイレベルＶＨ’をＶＨ１に設定した場合２１０、ＶＨ２に設定した場合２１１、ＶＨ３に設定した場合２１２を示したもので、パルス波形の立上りのみを模式的に図示。）
上記のパルス発生回路に関わらず、電気回路を集積化した場合、トランジスタの断面は、基板にｐ形半導体を用いて構成すると、図１５（ａ）に図示した構造となる。集積化した場合のトランジスタは、半導体を層状に重ねた形で構成されるため、各層の抵抗や層間の容量などの寄生素子が多く存在する。電流源を駆動源とするパルス発生回路では、これら寄生素子が出力パルスの立上り／立下り時間を遅くする要因となる。特に、上述のようなパルス発生回路ではｐｎｐトランジスタではコレクタ−Ｎ−Ｗｅｌｌ間、ｎｐｎトランジスタではコレクタ−サブストレート（Ｓｕｂ）間の寄生素子の影響が大きい。一般にトランジスタのＮ−Ｗｅｌｌには、集積化した回路の中で用いる最も高い電圧を、サブストレートには回路の中で用いる最も低い電圧を与える。これは寄生のダイオードをオンさせないためである。ｐｎｐトランジスタではコレクタ−Ｎ−Ｗｅｌｌ間、及びｎｐｎトランジスタではコレクタ−サブストレート間は、両者ともｐｎ接合に逆バイアスが印加されている状態となるから、ｐｎ接合面に寄生の接合容量が形成される。また、半導体の抵抗及びリード線の接合面の抵抗があるから、抵抗とコンデンサが直列に接続した寄生素子が存在する。この寄生素子を考慮して、トランジスタの回路記号を用いて等価的に書き表すと図１５（ｂ）、（ｃ）となる。同図（ｂ）は、ｎｐｎトランジスタを、（ｃ）は、ｐｎｐトランジスタを示す。一般に、同等の電流を流すことのできるトランジスタでは、ｎｐｎトランジスタのコレクタ−サブストレート間の寄生素子よりも、ｐｎｐトランジスタのコレクタ−Ｎ−Ｗｅｌｌ間の寄生素子の方が大きい。このため、ｐｎｐトランジスタのコレクタ−Ｎ−Ｗｅｌｌ間の寄生素子のみを考えて、以下説明する。
【０００５】
図１１のパルス発生回路において、出力パルスの立上り、つまりダイオード１０がオンしたときに関して、ｐｎｐトランジスタ４のコレクタ−Ｎ−Ｗｅｌｌ間の寄生素子を考慮した等価回路を図１３に示す。図１３において抵抗４１及びコンデンサ４２は、ｐｎｐトランジスタのコレクタ−Ｎ−Ｗｅｌｌ間の寄生素子を示し、抵抗７１は、ダイオードのオン状態における抵抗を示す。図１１のトランジスタ４はオン、オフ動作をするため、スイッチ７０で等価的に表せる。この回路において、時間ｔ＝０でスイッチ７０をオンしたとき、抵抗４１及びコンデンサ４２の直列回路に流れる電流Ｉ１と、抵抗７１及び電圧源２５の直列回路に流れる電流ＩＨ及び、出力電圧の時間変化を図示したものが図１４である。図１４（ａ）に電流Ｉ１及びＩＨの時間変化を、同図（ｂ）に出力電圧の時間変化を示す。抵抗４１及びコンデンサ４２の直列回路に流れる電流Ｉ１の時間変化は、図１４（ａ）２０１のように指数関数的に減少していく。抵抗７１及び電圧源２５の直列回路に流れる電流ＩＨは、図１３から分かるように、定電流源１４から供給される電流Ｉ０との差となるから、図１４（ａ）２００のようになる。図１３において、出力端子５６の電圧Ｖ０は、抵抗７１と電圧源２５の両端の電圧となるから、Ｖ０＝ＶＨ’＋ＲＤ・ＩＨとなる。よって電流ＩＨに比例した電圧となるから、時間変化を図示すると図１４（ｂ）２０２に示すように出力波形がなまる。つまり、定電流源１４の電流Ｉ０の一部がトランジスタの寄生素子である抵抗４１及びコンデンサ４２の直列回路に過渡的に流れ込むために、波形がなまり、出力電圧が定常レベルに達する迄にｔ１の時間（立上り時間）を要してしまう。例えば出力パルスの振幅が１．４Ｖの場合、立上り時間／立下り時間が４５０ｐｓ程度であれば、トランジスタの寄生素子による影響は、その波形形状にほとんど表れてこないが、立上り時間／立下り時間を２５０ｐｓ程度に速めようとすると寄生素子の影響を受け波形のなまりが顕著に現れる。このように、パルスの立上り時間／立下り時間を速めようとすると、高速パルスを発生させることができない問題がある。
【０００６】
半導体試験装置にこのパルス発生回路を用いた場合には、パルス発生回路の出力波形が直接試験波形となる。パルス発生回路の出力波形が図１４（ｂ）２０２のようになまりが大きいと、パターンジッタが増えてしまう問題がある。
さらに高速なＩＣを試験することができない問題がある。
【０００７】
【特許文献１】
特開２００１−１０８７２４号公報
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題に鑑み、集積化した際に生じる寄生素子に流れる電流を補償し、高速パルス発生回路を搭載した半導体試験装置を提供することを目的とする。
【０００９】
また、集積化した際に生じる寄生素子に流れる電流を補償し、高速パルス発生回路を提供することを目的とする。また、伝送線路の損失分を補償することができるパルス発生回路を提供することを目的とする。また、特に半導体装置（半導体集積回路）の電気的試験を行う半導体試験装置に良好なパルス発生回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次の通りである。
【００１１】
半導体装置の基本的動作及び機能を検査する半導体試験装置であって、定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形を発生させるパルス発生部の出力端にバッファ回路を備え、バッファ回路出力端に備えた素子に流れる電流を検出し、検出した電流と同量の電流を前記バッファ回路の入力端へ加算する手段を備えたパルス発生回路を搭載したものである。
【００１２】
半導体装置の基本的動作及び機能を検査する半導体試験装置であって、定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形発生させるパルス発生回路において、バッファ回路出力端に備えた素子に流れる電流を検出し、検出した電流と同量の電流を、カレントスイッチに接続される電流源の電流に加算する手段を備えたパルス発生回路を搭載したものである。
【００１３】
半導体装置の基本的動作及び機能を検査する半導体試験装置であって、定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形を発生させるパルス部の出力端にバッファ回路を備え、バッファ回路出力端に備えた素子に流れる電流の変化に応じて電圧を変動させる手段を設け、カレントスイッチに接続された定電流源を構成するトランジスタのベース端子を、前記電流の変化に応じて変動する電圧の電圧出力端子へ接続したものである。
【００１４】
半導体試験装置のパルス発生回路であって、上記バッファ回路出力端に備える素子は、パルス発生部を構成する素子の寄生素子に相当する素子を備えたものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に従って具体的に説明するが、本発明はこれらの実施形態に限られるものではない。
【００１６】
図１は、本発明の一実施形態の半導体試験装置のパルス発生回路を示す回路図である。この回路は、従来技術で説明したパルス生成部２０と、バッファ回路３０と、抵抗３１と、コンデンサ３２と、ＣＣＣＳ（Ｃｕｒｒｅｎｔ　Ｃｏｎｔｒｏｌｌｅｄ　ＣｕｒｒｅｎｔＳｏｕｒｃｅ）３３とで構成される。ＣＣＣＳとは、流れる電流を検出し、その検出した電流と同量の電流を出力する働きをするもので、本明細書では、図１の３３の記号で示すこととする。抵抗３１及び、コンデンサ３２は、パルス発生部２０を構成するトランジスタ４のコレクタとＮ−Ｗｅｌｌ間の寄生抵抗及び寄生容量に相当する素子である。パルス発生部２０の動作は、上記従来技術で説明した通りである。
【００１７】
図１の実施形態において、出力パルス波形の立上りに関して、トランジスタ４のコレクタとＮ−Ｗｅｌｌ間の寄生素子を考慮した等価回路を図９に示す。バッファ回路３０の出力端に設けた抵抗３１の抵抗値Ｒｐ’及びコンデンサ３２の容量値Ｃｐ’は、トランジスタのコレクタ−Ｎ−Ｗｅｌｌ間の寄生素子である抵抗４１とコンデンサ４２と同等の値のものを用いる。パルス発生部２０の出力端子５６以降に構成される回路は、バッファ回路３０内から、抵抗３１及びコンデンサ３２の直列回路に電流が流れ、この電流をＣＣＣＳ３３が検出し、検出した電流と同量の電流Ｉ１’をパルス発生部２０の出力端５６へ流し込む。抵抗３１及びコンデンサ３２の直列回路に流れる電流Ｉ１’を、以下検出電流と記す。バッファ回路３０は、例えば入力インピーダンスの高い回路を用いれば、バッファ回路３０へ電流が流れ込むことはない。図１０（ａ）は、時間ｔ＝０でスイッチ７０をオンしたとき、各部の電流の時間変化を示したものである。検出電流Ｉ１’は、抵抗３１及びコンデンサ３２の直列回路に流れる電流であるから、２０３のように時間と共に指数関数的に減少する。抵抗４１及びコンデンサ４２の直列回路に流れる電流Ｉ１も、検出電流Ｉ１’の時間変化と同じく指数関数的に減少する。抵抗３１及びコンデンサ３２の抵抗値、容量値は、抵抗４１及びコンデンサ４２の抵抗値、容量値と同等の値を用いているので、その大きさも検出電流Ｉ１’と等しくなる。よって図１０（ａ）に示すように、電流Ｉ０と検出電流Ｉ１’の和の電流２０５において、指数関数的に減少する部分に相当する電流が、電流Ｉ１２０３となって流れるから、電流ＩＨは２０４に示すようにステップ関数となる。このように、トランジスタの寄生素子に流れる電流を補償することで、抵抗７１及び電圧源２５の直列回路に流れる電流ＩＨは、パルス発生部２０内の定電流源１４の電流Ｉ０に相当する電流が流れ、トランジスタの寄生素子に当たる抵抗４１及びコンデンサ４２の直列回路に流れる電流Ｉ１は、検出電流Ｉ１’に相当する電流を流すことができる。
【００１８】
パルス発生部２０の出力端子５６の電圧Ｖ０は、抵抗７１及び電圧源２５の両端の電圧となるから、Ｖ０＝ＶＨ’＋ＲＤ・ＩＨとなる。つまり、電流ＩＨに比例した電圧となるから、時間変化を図示すると、図１０（ｂ）２０６のようにステップ波形となる。ＯＵＴ端子５９の電圧は、パルス発生部の出力電圧５６がバッファ回路を通過するのみであるから、図１０（ｂ）２０６と波形形状に変化はない。本発明では、トランジスタのコレクタとＮ−Ｗｅｌｌ間の寄生素子である、抵抗４１とコンデンサ４２の流れる電流と等しい電流を外部から流し込こむとで、波形のなまりを補償し高速なパルスを発生させることができる。
【００１９】
以上、本発明によって、高速にパルスを発生させるメカニズムを説明したが、実際にはトランジスタの寄生容量と完全に同じ素子を用意することは困難である。また、トランジスタには、この他の寄生素子も存在する。このため、図１０（ｂ）２０６に示すような、ステップ波形を得ることは現実にはできないが、本発明によって従来技術よりも高速なパルスを発生できることは明らかである。
【００２０】
本発明によるパルス波形の立上りに関して模式的に示したものが図８（ｂ）２１５である。本発明によるパルス発生回路を用いれば、パルスの立上り時間を、パルス振幅の１０％に達した時間、及び９０％に達した時間の時間差ｔ９−ｔ１で規定した場合と、パルス振幅の２０％に達した時間、及び８０％に達した時間の時間差ｔ８−ｔ２との関係は、ｔ８−ｔ２＝６／８（ｔ９−ｔ１）となる。しかし、図９の等価回路で考慮した以外のトランジスタの寄生素子によって、パルス波形は直線的に立上らないから、厳密にはこの関係が成立しない。実際には±３５ｐｓの範囲をもたせた、ｔ８−ｔ２＝６／８（ｔ９−ｔ１）±３５ｐｓの関係になる。
【００２１】
別の表現をすれば、パルス振幅をＶＰＰとすると、０．８ＶＰＰ／（ｔ９−ｔ１）＝０．６ＶＰＰ／（ｔ８−ｔ２）の関係が成り立つ。（この関係をスルーレート一定という。）これはパルス波形立上りの振幅と時間の変化の割合、即ち傾きを示したものである。しかし、図９の等価回路で考慮した以外のトランジスタの寄生素子によって、パルス波形は直線的に立上らないから、完全にスルーレート一定の関係は成り立たない。実際には、０．８ＶＰＰ／（ｔ９−ｔ１）＝｛０．６ＶＰＰ／（ｔ８−ｔ２）｝±０．８の関係になる。
【００２２】
本発明は、定電流源と差動トランジスタ対を用いて構成されるパルス発生回路を集積化した際、トランジスタの構成上存在する寄生素子に流れる電流を外部より流し込み、波形なまりを補償することによって、高速パルスを発生させることを目的としている。よって、パルスそのものを発生させる回路は図１の２０に示した回路でなくても、同様の原理でパルスを発生させる回路であれば構わない。以下説明する実施形態では図１に示すパルス発生部２０を用いるが、これに限られるものではない。また、バッファ回路３０の出力端に接続した抵抗３１及びコンデンサ３２の直列回路は、トランジスタの寄生素子を等価的に扱えるものであれば、素子の種類や組み合わせ及びその接続形態は、本実施形態に限るものではない。
【００２３】
図２は、本発明の他の実施形態を示す回路図である。図１の実施形態の説明では、一般にｎｐｎトランジスタのコレクタ−サブストレート間の寄生素子よりも、ｐｎｐトランジスタのコレクタ−Ｎ−Ｗｅｌｌ間の寄生素子の方が大きいため、ｎｐｎ形の寄生素子を無視してきた。図１に示す立上りのなまりを補償した実施形態において、パルス波形の立下りの時間が立上り時間に比べ大きい場合には、ｎｐｎ形の寄生素子分が無視できない。そこで、ｎｐｎ形、ｐｎｐ形両トランジスタの寄生素子に流れる電流を補正する実施形態が、図２に示すパルス発生回路である。この回路は、図１における実施形態に、ｎｐｎトランジスタのコレクタ−サブストレート間の寄生素子に相当する素子として、抵抗３５及びコンデンサ３６の直列回路を用意し、ｐｎｐトランジスタのコレクタ−Ｎ−Ｗｅｌｌ間の寄生素子に相当する抵抗３１及びコンデンサ３２の直列回路に並列に設けた回路構成である。本実施形態では、ＣＣＣＳ３３が抵抗３１及びコンデンサ３２の直列回路に流れる電流Ｉ１’と、抵抗３５及びコンデンサ３６の直列回路に流れる電流Ｉ２’を検出し、両電流の和をパルス発生回路２０の出力端子５６へ流し込むものである。このようにｎｐｎ形、ｐｎｐ形の両トランジスタの寄生素子に流れ込む電流と同等の電流を外部より流し込むことで、立上り／立下りの両方の波形なまりを補償することができるため、より高速パルスを発生することができる。なお、本実施形態ではｐｎｐトランジスタとｎｐｎトランジスタの寄生素子に相当する素子は個別に設けたが、両トランジスタの寄生素子に相当するものであれば必ずしも個別に設ける必要はない。
【００２４】
以後説明する実施形態では、ｐｎｐトランジスタのコレクタ−Ｎ−Ｗｅｌｌ間の寄生素子に相当する素子のみを設けた実施形態を示すが、本実施形態のようにｎｐｎトランジスタのコレクタ−サブストレート間の寄生素子に相当する素子を設けて電流を補正するように変更しても構わない。
【００２５】
図３は、本発明のさらに他の実施形態によるパルス発生回路の回路図である。本実施形態は、図１の実施形態において、バッファ回路３０をより具体的な回路で示したものである。図３に示したバッファ回路３０はｎｐｎトランジスタ９０及び７３と、ｐｎｐトランジスタ９１及び７２を用い、プッシュプル回路を構成した電圧増幅度１倍のバッファ回路である。プッシュプル構成のバッファ回路３０は、入力インピーダンスが高い。このため、バッファ回路３０の入力には電流が流れ込まない。図１の実施形態と同様に、トランジスタの寄生素子に流れる電流と等しい電流を外部から流し込むことで、波形のなまりを補償し、高速パルスを発生させることができる。なお、バッファ回路３０は図３に示す構成でなくとも、検出電流がバッファ回路３０へ流れ込まない構成であれば構わない。
【００２６】
図４は、本発明のさらに他の実施形態によるパルス発生回路の回路図である。本実施形態は、図１及至図３に示す実施形態のＣＣＣＳ３３を、より具体的な回路で示したものである。ＣＣＣＳ３３の回路部分は、電流Ｉｐを流し込む定電流源３７にベース接地トランジスタ３５を介し、バッファ回路入力端に接続する回路と、バッファ回路入力端からベース接地トランジスタ３６を介し、電流Ｉｐを引き込むことの出来る定電流源３８で構成される。トランジスタの寄生素子に相当する抵抗３１及びコンデンサ３２の直列回路は、バッファ回路３０の出力端と、ベース接地トランジスタ３６のエミッタ端子間に接続する。ベース接地トランジスタ３５及び３６のベース端子５８及び５９には任意の定電圧を与える。
【００２７】
バッファ回路３０の出力端に接続した抵抗３１及びコンデンサ３２直列回路に流れる電流Ｉ１’は、定電流源３８に流れ込む。定電流源３８は、電流Ｉｐを引き込むから、バッファ回路の入力の接続点をａとすると、接続点ａからトランジスタ３６に向かう方向にＩｐ−Ｉ１’の電流が流れる。一方、定電流源３７によって、電流Ｉｐが接続点ａに向かう方向に流れる。既に説明したようにバッファ回路３０の入力インピーダンスは高いから、バッファ回路３０へ電流が流れこまない。よって、ＩｐとＩｐ−Ｉ１’の差分の電流Ｉ１’がパルス発生部２０へ流れ込む。このように、トランジスタの寄生素子に流れる電流と等しい電流を外部から流し込むことで、波形のなまりを補償することができ、高速パルスを発生させることができる。上記の説明から分かるように、本実施形態の定電流源３７及び３８の電流量Ｉｐは、抵抗３１及びコンデンサ３２の直列回路に流れる電流Ｉ１’よりも大きくなくてはならない。なお、本実施形態を示す図４では、抵抗３１及びコンデンサ３２の直列回路は、バッファ回路出力端とトランジスタ３６のエミッタ間に接続されているが、バッファ回路出力端と、トランジスタ３５のエミッタ間に接続しても構わない。
【００２８】
図５は、本発明のさらに他の実施形態によるパルス発生回路の回路図である。図５は、ＣＣＣＳ３３で検出した検出電流Ｉ１’を、パルス発生部２０のトランジスタ３及び４のエミッタ共通端子へ流し込む構成である。本発明の原理は、トランジスタの寄生素子に流れる電流と等しい電流を外部より流し込むことで波形なまりを補償することができるから、パルスの立上り／立下り時間が速まり、高速パルスを発生できるものである。つまり、トランジスタの寄生素子と同等の電流を検出し、トランジスタの寄生素子に流れる電流を補う構成になっていれば構わない。本実施形態では、図４に示す実施形態のように、バッファ回路３０の入力端にトランジスタ３５及び３６の素子を必要としない。トランジスタは既に述べたように寄生素子が多く存在する。これら寄生素子はパルス波形の立上り／立下り時間を遅くする原因となる。このため、本実施形態を用いることにより、パルス発生部２０の出力端５６に接続する素子を減らすことができ、更に高速なパルスを発生させることが可能となる。
【００２９】
図６は、本発明のさらに他の実施形態によるパルス発生回路の回路図である。図６は、パルス発生部２０と、バッファ回路３０と、トランジスタ４の寄生素子に相当する抵抗３１及びコンデンサ３２と、ＣＣＶＳ（Ｃｕｒｒｅｎｔ　Ｃｏｎｔｒｏｌｌｅｄ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ）３７と、電圧源３９で構成される。ＣＣＶＳとは、流れる電流を検出し、その検出電流の変動に応じた電圧を出力する働きをするもので、本明細書では、図６に示す３７の記号で示すこととする。パルス発生部２０内の定電流源は、トランジスタ１４２と抵抗１４１及びトランジスタ１６２と抵抗１６１とで構成できる。トランジスタ１４２のベース端子には、ＣＣＶＳ３７の電圧出力端子を接続すると、トランジスタの寄生素子に相当する抵抗３１及びコンデンサ３２の直列回路に流れる電流Ｉ１’の変動に応じて、トランジスタ１４２のベース電圧も変動するから、抵抗１４１に流れる電流を変化させることができる。このように、パルス発生部の定電流源が、トランジスタの寄生素子に流れる電流の変化と等しくなるように変動させることができ、波形なまりを補償することができるから、高速パルスを発生させることができる。なお、電圧源３９はトランジスタ１４２のベース電位がＶｅｅ以下にならないように補償するものである。本実施形態では、電圧源３９を別途追加しているが、これはＣＣＶＳ３７に含まれるものであっても構わない。
【００３０】
以上に示した図１乃至図６の実施形態では、バッファ回路の出力端に設けた抵抗３１及びコンデンサ３２は、トランジスタの寄生素子に流れる電流を検出するため、寄生素子と同等の値のものを用いた。これによって、トランジスタの寄生素子に流れる電流を検出し、パルス発生部２０に流し込むことで、高速なパルス波形が得られることを実施形態に基づいて説明してきた。ここで、バッファ回路出力端に接続した抵抗３１の抵抗値及びコンデンサ３２の容量値の値を変え、抵抗３１とコンデンサ３２の直列回路に流れる電流を、トランジスタの寄生素子に流れる電流よりも多くした場合について考えてみる。回路動作を等価的に示したものは図９である。抵抗３１の抵抗値及びコンデンサ３２の容量値がトランジスタの寄生抵抗値及び寄生容量の容量値に相当するときに、抵抗３１及びコンデンサ３２の直列回路に流れる電流をＩ１’とし、抵抗３１の抵抗値及びコンデンサ３２の容量値を変化させたとき、ここに流れる電流がΔＩ増えるとすると、検出電流はＩ１’＋ΔＩとなる。トランジスタの寄生素子である抵抗４１及びコンデンサ４２の値は変わらないから、抵抗４１及びコンデンサ４２の直列回路には、抵抗３１の抵抗値及びコンデンサ３２の容量値変更前と同様の電流Ｉ１’に相当する電流が流れる。抵抗７１と電圧源２５の直列回路に流れる電流ＩＨは、抵抗４１及びコンデンサ４２の直列回路に流れる電流Ｉ１の差分であるから、Ｉ０＋ΔＩに相当する電流が流れる。電流ＩＨの時間変化は図１０（ａ）２０５のようになる。出力端子の電圧は電流ＩＨに比例するから、図７の２０８に示すようにオーバシュートが現れる。
【００３１】
パルス波形を伝送線路を用いて伝送するとき、伝送線路の損失により波形がなまり、波形の立上り／立下り時間が遅くなってしまう。このため、予め伝送線路の損失分を考慮し、オーバシュートをつけたパルス波形を用意し、伝送することによって伝送線路の出力で目的とするパルス形状を得ることができる。つまり本発明は、高速パルスを発生させることのみでなく、抵抗３１及びコンデンサ３２の値を、トランジスタの寄生素子分と、伝送線路の損失分を考慮した値にすることによって、本発明のパルス発生回路で伝送線路の損失を補償することができる。
【００３２】
次に、上記実施形態で説明したパルス発生回路を用いた半導体試験装置について説明する。図１７は半導体試験装置の構成を示す図である。半導体試験装置１００は、被試験ＩＣ（半導体装置）１１２に試験波形を与え、被試験ＩＣ１１２からの応答波形（出力波形）と、あらかじめ用意されている期待値との比較・良否判定を行うことで被試験ＩＣ１１２の動作試験を行う装置である。
【００３３】
具体的には、タイミング発生器１０５は、基準信号発生器１０４から供給された原振クロックを用いて、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミング（立上り／立下りのタイミング）を決定するエッジクロックを発生する。これらエッジクロックは、エッジクロック間の位相ずれを調整するための遅延回路（図示せず）を経て、波形フォーマッタ１０７およびデジタルコンパレータ１０８へ供給される。パターン発生器１０６は、試験波形や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ１０７は、タイミング発生器１０５から試験波形の立上り／立下りのタイミングを示す試験波形のタイミングエッジを受け取り、かつパターン発生器１０６からのテストパターンデータを受け取り、試験波形の基準となるものを形成し、試験波形としてドライバ１０２に出力する。ドライバ１０２では、波形フォーマッタ１０７から出力された試験波形の基準となるものを被試験ＩＣ１１２の信号レベルに合致させるため、その基準電圧と振幅を調整し、伝送線路１１１を通して被試験ＩＣ１１２に印加する。コンパレータ１０３では、比較（基準）電圧発生器１０９より供給される基準電圧を用いて応答信号を比較判定回路の信号レベルに合致させ、被試験ＩＣ１１２から伝送線路１１１を通して返ってきた応答波形の論理値電圧（Ｈ／Ｌ）の判定を行う。そして、決められた電圧値を満足していれば、デジタルコンパレータ１０８でパターン発生器１０６から送られてくる期待値との判定を行う。ここで応答結果が期待値と一致しなかった場合、このＩＣは不良と判定され、不良判定結果がフェイルメモリに書き込まれる。本実施形態において、試験波形を出力するドライバ１０２に、本発明のパルス発生回路、または、これを含む回路を用いれば、高速な試験波形を出力することができるため、高速な半導体集積回路（被試験ＩＣ）を試験できる。また、高速な半導体集積回路（被試験ＩＣ）を電気的試験をすることができる半導体試験装置を製造することができる。また、高速な被試験ＩＣを効率よく試験することができる。
【００３４】
半導体試験装置において、ドライバ１０２、コンパレータ１０３を合わせ、ピンエレクトロニクス１０１と呼ぶ。一般的には、これら回路を集積化したピンエレクトロニクスＩＣを用いる。図１６のように本発明によるパルス発生回路を含む回路でドライバ１０２を構成し、コンパレータ１０３を集積化させたピンエレクトロニクスＩＣを半導体試験装置に用いることができる。図１６において２０は電流源で駆動するパルス発生部を示し、パルス発生部２０に入力する入力端子の詳細は省略している。なお、図１６はピンエレクトロニクスＩＣの構成の一例を示したもので、これに限らない。
【００３５】
半導体試験装置は、例えば５０ｃｍの伝送線路１１１を用いて被試験ＩＣ１１２との信号の授受を行うが、伝送線路１１１には損失がある。本発明によれば、伝送線路の損失を補償することができるから、伝送線路１１１の損失を補償することができる。
【００３６】
本実施形態では、伝送線路の損失を補償できる半導体試験装置のため、従来の半導体試験装置と同じ長さの伝送線路を用いた場合には、従来よりも高速（高周波）の試験波形を被試験ＩＣ１１２へ与えることが可能となり、ドライバ１０２が出力する試験波形のタイミング精度を向上させることが可能となる。また、従来の半導体試験装置と同じ試験周波数、同じタイミング速度の場合であれば、伝送線路１１１の長さを更に長くすることができ、半導体試験装置の配置上の自由度、及び操作性における自由度を向上させることができる。
【００３７】
なお、上記説明にて伝送線路の長さを５０ｃｍとしたが、この長さは一条件を挙げたものであり、この線路長に限られるものではない。また、例として本願で開示されるパルス発生回路を半導体試験装置に適用する説明をしたが、必ずしも半導体試験装置に限定されるものではない。
【００３８】
次に、上記実施形態で説明した伝送線路の損失を補償することのできるパルス発生回路を用いた他の実施形態について説明する。
【００３９】
図１８は、データを送信する送信装置１２０と、送信装置１２０で発生したデータを受信する受信装置１２１において、データの伝達手段として伝送線路１１１を用いた、データ伝送システム及び、データ通信システムである。送信装置１２０のデータ発生源として、本発明のパルス発生回路またはパルス発生回路を含む回路１８０を用いれば、本発明によって伝送線路の損失を補償することが可能であるから、同じ長さの伝送線路を用いた場合には、従来の送信装置よりも高周波のデータを送信することができる。またデータが従来の送信装置と同じ周波数であれば、伝送線路１１１の長さを更に長くすることができ、システム全体の構成や配置上の自由度を向上させることができる。なお、ここで言う送信装置及び受信装置とは、データを伝送線路を通して送受信を行うシステムを指し、具体的には伝送装置、コンピュータ及びその周辺機器、ネットワーク機器、計測器等から構成される装置を指す。本発明は、このような装置同士間に設けられた伝送線路の損失を補償することができるが、その他に、プリント基板上に設けられた伝送線路の損失を補償することもできる。
【００４０】
図１９は、電子部品等が実装されるプリント基板１２２上に設けられた伝送線路１１１の損失を補償する方法を示す図である。プリント基板上で言う伝送線路とは、例えば特性インピーダンス５０Ωとしたパターン配線等を指す。本発明によれば、伝送線路の損失の補償をすることができるから、プリント基板上に本発明のパルス発生回路またはパルス発生回路を含む回路１８０を用いることで、プリント基板上の伝送線路の損失を補償することができる。また、図２０のように、プリント基板１２２が複数枚あり、各プリント基板間で電気信号の授受を行う場合には、各基板間を接続するための、いわゆるバックボード１２３と呼ばれる基板を用いることがある。このようなバックボードの配線に、例えば特性インピーダンス５０Ωのパターン配線を用いた場合、プリント基板上に本発明のパルス発生回路を用いることによって、伝送線路の損失を補償することができる。なお、図２０では、パルス発生回路またはパルス発生回路を含む回路１８０を便宜上プリント基板に設けているが、バックボート１２３に設けても構わない。また、プリント基板上の配線は、例として特性インピーダンス５０Ωを挙げたが、これは一条件であり、５０Ωに限るものではない。
【００４１】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４２】
上記実施形態において開示された観点の代表的なものは、次の通りである。
（１）半導体装置の基本的動作及び機能を検査する半導体試験装置であって、定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形を発生させるパルス発生部の出力端にバッファ回路を備え、バッファ回路出力端に備えた素子に流れる電流を検出し、その検出した電流と同量の電流を前記バッファ回路の入力端へ加算する手段を備えたものである。
【００４３】
（２）半導体装置の基本的動作及び機能を検査する半導体試験装置であって、定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形発生させるパルス発生部の出力端に備えた素子に流れる電流を検出し、検出した電流と同量の電流を、カレントスイッチに接続される電流源の電流に加算する手段を備えたものである。
【００４４】
（３）半導体装置の基本的動作及び機能を検査する半導体試験装置であって、定電流源と差動トランジスタ対によるカレントスイッチと、出力パルスのハイレベル及びローレベルを設定する電圧源と、前記電圧源に直列に接続したダイオードで構成し、試験波形を発生させるパルス発生部の出力端にバッファ回路を備え、バッファ回路出力端に備えた素子に流れる電流の変化に応じて電圧を変動させる手段を設け、カレントスイッチに接続された定電流源を構成するトランジスタのベース端子を、前記電流の変化に応じて変動する電圧の電圧出力端子へ接続したパルス発生回路を搭載したものである。
【００４５】
（４）試験波形の立上り時間及び立下り時間と振幅との関係は、ほぼスルーレート一定である半導体試験装置であって、試験波形は、振幅の１０％に達する時間と９０％に達した時間の両者時間差で定義した立上り時間及び立下り時間を、パルス振幅の２０％に達する時間と８０％に達した時間の両者時間差に換算したとき、パルス振幅の２０％に達する時間と８０％に達した時間の両者時間差の立上り時間及び立下り時間が、パルス振幅に関わらず、換算値±３５ｐｓ以内のものである。
【００４６】
（５）試験波形の立上り時間及び立下り時間と振幅との関係は、ほぼスルーレート一定である半導体試験装置であって、試験波形は、振幅の１０％に達する時間と９０％に達した時間の両者時間差での傾きと、振幅の２０％に達する時間と８０％に達した時間の両者時間差での傾きとの差が±０．８以内のものである。
【００４７】
（６）パルス発生回路であって、出力波形のオーバシュートの波形形状は、バッファ回路出力端に備えた抵抗値及びコンデンサの容量値をＲ及びＣとすると、ｅｘｐ（−１／ＣＲ）に比例する関数で示されるものである。
【００４８】
（７）パルス発生回路であって、バッファ回路出力端に備えた素子は、伝送線路の損失分を考慮することで、伝送線路を補償することができるものである。
【００４９】
（８）送信装置のデータを、伝送線路を通して受信装置へ伝達するデータ伝送システム及びデータ通信システムであって、送信装置のデータ発生源に本発明によるパルス発生回路を備えたものである。
【００５０】
（９）上記（８）の送信装置は、伝送装置、コンピュータ及びその周辺機器、ネットワーク機器、計測器のいずれかである。
【００５１】
（１０）プリント基板及びプリント基板上の伝送損失補償方法であって、電子部品等を実装するプリント基板において、前記プリント基板上に伝送線路を設け、本発明によるパルス発生回路を備えたものである。
【００５２】
（１１）プリント基板間の伝送損失補償方法であって、電子部品等を実装する複数のプリント基板の間の電気的接続を行うためのバックボード基板において、前記プリント基板間の電気的接続手段として伝送線路を用い、前記プリント基板または前記バックボード基板に本発明によるパルス発生回路を実装したものである。
【００５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば次の通りである。
定電流源と差動回路を用いたパルス発生回路を搭載した半導体試験装置において、集積化したときに形成される寄生素子に流れる電流の影響を検出し、補正することで高速な試験波形を得ることができる。
【００５４】
また、定電流源と差動回路を用いたパルス発生回路において、集積化したときに形成される寄生素子に流れる電流の影響を検出し、補正することで高速パルス波形を得ることができる。また、任意の伝送線路において、伝送線路の損失の補償をする手段を備えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるパルス発生回路の回路図である。
【図２】本発明の他の実施形態によるパルス発生回路の回路図である。
【図３】本発明のさらに他の実施形態によるパルス発生回路の回路図である。
【図４】本発明のさらに他の実施形態によるパルス発生回路の回路図である。
【図５】本発明のさらに他の実施形態によるパルス発生回路の回路図である。
【図６】本発明のさらに他の実施形態によるパルス発生回路の回路図である。
【図７】本発明によるパルス発生回路の出力波形の概略を示す図である。
【図８】本発明によるパルス発生回路の出力波形の特徴を示す図である。
【図９】本発明の一実施形態によるパルス発生回路の等価回路図である。
【図１０】本発明の一実施形態によるパルス発生回路の動作を示す図である。
【図１１】従来のパルス発生回路の回路図である。
【図１２】パルス発生回路の制御信号レベルをまとめた図である。
【図１３】従来のパルス発生回路の等価回路図である。
【図１４】従来のパルス発生回路の動作を示す図である。
【図１５】トランジスタの断面構造と、寄生素子を考慮した等価回路を示す図である。
【図１６】ピンエレクトロニクスの構成を示す図である。
【図１７】半導体試験装置の構成を示す概略図である。
【図１８】伝送線路を用いたデータ伝送システム、及びデータ通信システムの構成を示す図である。
【図１９】プリント基板上の伝送線路の損失を補償する方法の概要を示した図である。
【図２０】プリント基板間の伝送線路の損失を補償する方法の概要を示した図である。
【符号の説明】
２０　パルス発生部
２５　パルス　ハイレベル設定電圧源
２６　パルス　ローレベル設定電圧源
３０　バッファ回路
３３　ＣＣＣＳ（Ｃｕｒｒｅｎｔ　Ｃｏｎｔｒｏｌｌｅｄ　Ｃｕｒｒｅｎｔ　Ｓｏｕｒｃｅ）
３７　ＣＣＶＳ（Ｃｕｒｒｅｎｔ　Ｃｏｎｔｒｏｌｌｅｄ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ）
７１　抵抗
１００　半導体試験装置
１０１　ピンエレクトロニクス
１０２　ドライバ
１０３　コンパレータ
１１１　伝送線路
１２０　送信装置
１２１　受信装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004117100.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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