(57)【要約】【課題】複数のＬＳＩチップを搭載するマルチチップパッケージＬＳＩのテストにおいて、複数のＬＳＩチップのスキャンパステストを同時に行う。【解決手段】スキャンテストモード時に、半導体チップ１１のスキャン出力端子２８とパッケージ端子１７を共有する半導体チップ１２の端子４７をスキャン入力端子とすることにより、２つの半導体チップのスキャンチェーンを結合したスキャンチェーンを構成し、双方のチップに共有されるパッケージ端子２４からクロックを入力することにより双方のチップに同期したクロックを供給し、複数チップのスキャンパステストの同時実施を可能にする。さらに、スキャンチェーンのスキャン出力端子３０を他のスキャン入力端子４９とパッケージ外部で接続することで、テスト装置に接続する端子数を削減する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の半導体チップを搭載したマルチチップパッケージＬＳＩのテスト回路であって、スキャンテストモード時に、一の半導体チップのスキャン出力端子と、パッケージ端子を共有する他の半導体チップの端子をスキャン入力端子として、複数の半導体チップのスキャンチェーンを結合したスキャンチェーンを構成することを特徴とするマルチチップパッケージＬＳＩのテスト回路。
【請求項２】
スキャンテストモード時に、前記複数の半導体チップに供給するクロックは、すべての半導体チップのクロック端子に共有されるパッケージ端子から入力されることを特徴とする請求項１記載のマルチチップパッケージＬＳＩのテスト回路。
【請求項３】
前記複数の半導体チップのスキャンチェーンを結合して構成されたスキャンチェーンのスキャンフリップフロップの段数と、１つの半導体チップで構成されたスキャンチェーンのスキャンフリップフロップの段数とが同一であることを特徴とする請求項１または２記載のマルチチップパッケージＬＳＩのテスト回路。
【請求項４】
スキャンテストモード時に、一の半導体チップのスキャン出力端子と、パッケージ端子を共有しない他の半導体チップのスキャン入力端子とが前記マルチチップパッケージＬＳＩの外部で接続されることを特徴とする請求項１から３のいずれか一項記載のマルチチップパッケージＬＳＩのテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを搭載したマルチチップパッケージＬＳＩのテスト回路に関する。
【０００２】
【従来の技術】
近年、システムＬＳＩの高集積化に伴い、複数のＬＳＩチップを１つのパッケージに集積したマルチチップパッケージＬＳＩが増えてきている。マルチチップパッケージＬＳＩのテストにおいては、パッケージ内部で互いに接続された複数のＬＳＩチップをそれぞれ分離して効率良くテストすることが課題となる。
【０００３】
従来、マルチチップパッケージＬＳＩ内でバウンダリスキャンパスによるテスト回路を共有化する技術として特許文献１に記載されたものがある。
【０００４】
【特許文献１】
特開平０８−１０１２５５号公報
【０００５】
また、マルチチップパッケージＬＳＩにおいて、パッケージの端子数削減等の目的で複数のＬＳＩチップでパッケージの端子を共有することがあり、その場合はテストにおける特別な配慮が必要である。
【０００６】
すなわち、複数のＬＳＩチップが共有端子を有するマルチチップパッケージＬＳＩのテストにおいて、１つのＬＳＩチップのスキャンパステストを行う際に、複数のＬＳＩチップを同時に動作させようとすると、共有端子を通じて他のＬＳＩチップに影響を与え合う可能性があるため、これらのテストを同時に行うことができない。
【０００７】
そのため、スキャンパステストは１チップずつ個別に行う必要があり、さらに、スキャンパステストを行っているチップ以外のＬＳＩは、共有端子がハイインピーダンスになるように制御してテスト中のチップに影響を与えないようにし、また逆に、テスト中のＬＳＩから影響を受けて誤動作することがないように配慮する必要がある。
【０００８】
【発明が解決しようとする課題】
従来技術においては、個々のＬＳＩチップのスキャンパステストをそれぞれ行うために、テスト時間は各ＬＳＩチップのテスト時間を加算した値となり、効率が悪いという問題がある。また、通常スキャンパステストには長大なパターンメモリが必要とされ、従来方法でスキャンパステストを行うには、メモリ容量が大きい高価なテスタ装置が必要となる場合があるという問題がある。
【０００９】
本発明は上記従来の問題点を解決するもので、複数のＬＳＩチップを搭載するマルチチップパッケージＬＳＩのテストにおいて、複数のＬＳＩチップのスキャンパステストの同時実施を可能にして、パターンメモリおよびピン数の少ない安価なテスト装置でテストを行うことができるマルチチップパッケージＬＳＩのテスト回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に係るマルチチップパッケージＬＳＩのテスト回路は、複数の半導体チップを搭載したマルチチップパッケージＬＳＩのテスト回路であって、スキャンテストモード時に、一の半導体チップのスキャン出力端子と、パッケージ端子を共有する他の半導体チップの端子をスキャン入力端子として、複数の半導体チップのスキャンチェーンを結合したスキャンチェーンを構成することを特徴とする。
【００１１】
上記構成によれば、スキャンテストモード時に、一の半導体チップのスキャン出力端子とパッケージ端子を共有する他の半導体チップの端子をスキャン入力端子とするように構成することで、複数の半導体チップのスキャンパステストの同時実施が可能となる。その結果、パターンメモリおよびテストピン数の少ない安価なテスト装置を用いて短時間でマルチチップパッケージＬＳＩの出荷検査を行うことができる。
【００１２】
請求項２に係るマルチチップパッケージＬＳＩのテスト回路は、請求項１記載のマルチチップパッケージＬＳＩのテスト回路において、スキャンテストモード時に、前記複数の半導体チップに供給するクロックは、すべての半導体チップのクロック端子に共有されるパッケージ端子から入力されることを特徴とする。
【００１３】
上記構成によれば、すべての半導体チップに共有されるパッケージ端子からクロックを入力することにより、複数のチップのスキャンパステストを同時に行う際に、クロックを完全に同期させることができる。
【００１４】
請求項３に係るマルチチップパッケージＬＳＩのテスト回路は、請求項１または２記載のマルチチップパッケージＬＳＩのテスト回路において、前記複数の半導体チップのスキャンチェーンを結合して構成されたスキャンチェーンのスキャンフリップフロップの段数と、１つの半導体チップで構成されたスキャンチェーンのスキャンフリップフロップの段数とが同一であることを特徴とする。
【００１５】
上記構成によれば、複数の半導体チップのスキャンチェーンを結合して構成されたスキャンチェーンと１つの半導体チップで構成されたスキャンチェーンとのスキャンフリップフロップの段数を揃えることにより、すべてのスキャンチェーンのスキャンフリップフロップの段数が同一になり、パターンステップ数の増加を抑えることができる。
【００１６】
請求項４に係るマルチチップパッケージＬＳＩのテスト回路は、請求項１から３のいずれか１項記載のマルチチップパッケージＬＳＩのテスト回路において、スキャンテストモード時に、一の半導体チップのスキャン出力端子と、パッケージ端子を共有しない他の半導体チップのスキャン入力端子とが前記マルチチップパッケージＬＳＩの外部で接続されることを特徴とする。
【００１７】
上記構成によれば、一の半導体チップのスキャン出力端子とパッケージ端子を共有しない他の半導体チップのスキャン入力端子とを外部で接続することで、検査装置のドライバやコンパレータに接続することが不要になり、より少ない端子数ですべてのチップのスキャンパステストを同時に行うことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明の実施の形態１に係るマルチチップパッケージＬＳＩのテスト回路の構成を示すブロック図である。
【００１９】
図１において、１０はマルチチップパッケージＬＳＩ全体を示し、搭載されるＬＳＩチップ１１と１２から構成される。図１では搭載される半導体チップがＬＳＩチップ２個となっているが、実際には搭載される半導体チップの数によらず本発明は適用可能である。
【００２０】
さらに、図１において、１３〜２４および３７〜４５はマルチチップパッケージＬＳＩ１０の端子、２５〜３６はＬＳＩチップ１１の端子、４７〜５８はＬＳＩチップ１２の端子、６５〜７４は検査装置のドライバおよびコンパレータであり、５９〜６４はＬＳＩチップ内部のスキャンチェーンを示している。
【００２１】
ここで、ＬＳＩチップ１１の端子２８とＬＳＩチップ１２の端子４７はパッケージ端子１７を共有し、ＬＳＩチップ１１の端子２９とＬＳＩチップ１２の端子４８はパッケージの端子１８を共有している。
【００２２】
上記構成のマルチチップパッケージＬＳＩにおいて、搭載された複数チップのスキャンパステストを同時に行うためのスキャンチェーンの構成方法について以下に説明する。ここではＬＳＩチップ１１を基準にして、ＬＳＩチップ１２のスキャンチェーンの構成例を説明する。なお、この構成は実施例を説明するためのもので、本発明におけるスキャンチェーンの数を何ら限定するものではない。
【００２３】
まず、ＬＳＩチップ１１のスキャンチェーン５９のスキャン出力端子２８がＬＳＩチップ１２の端子４７とパッケージ端子１７を共有している場合、端子４７は必ずスキャン入力端子となるようにスキャンチェーン６２を構成する。
【００２４】
同様に、ＬＳＩチップ１１のスキャンチェーン６０のスキャン入力端子２９がＬＳＩチップ１２の端子４８とパッケージ端子１８を共有している場合、端子４８は必ずスキャン出力端子となるようにスキャンチェーン６３を構成する。ＬＳＩチップ１１と端子を共有していないスキャンチェーン６４の構成は自由にして良い。
【００２５】
このような構成にした上で、ＬＳＩチップ１１とＬＳＩチップ１２をスキャンテストモードに設定し、それぞれを動作させることにより、スキャンパステストにおいて、ＬＳＩチップ１１のスキャン出力端子２８から出力されたデータがＬＳＩチップ１２のスキャン入力端子４７に入力され、また、ＬＳＩチップ１２のスキャン出力端子４８から出力されたデータがＬＳＩチップ１１のスキャン入力端子２９に入力され、ＬＳＩチップ１１と１２のスキャンパステストを同時に行うことが可能となる。
【００２６】
次に、マルチチップパッケージＬＳＩの複数チップのスキャンテストを同時に行うためのクロック入力方法について説明する。スキャンテストモードにおいてＬＳＩチップ１１に供給するクロックとＬＳＩチップ１２に供給するクロックは同期していなければならない。さらに、このとき、双方のクロック周期はＬＳＩチップ内のスキャンフリップフロップ間で信号の伝播が可能なだけでなく、パッケージ内のチップ端子を介したスキャンフリップフロップ間で信号の伝播が可能な周期でなければならない。
【００２７】
各チップに入力するクロックを完全に同期させるための方法として、複数チップの共有端子からスキャンテスト時のクロックを入力する方法が有効である。図１においては、スキャンテスト時のクロックを、ＬＳＩチップ１１の端子３６とＬＳＩチップ１２の端子５８の共有端子２４から入力するようにする。
【００２８】
また、効率的な故障検出を行うテストパターンを発生するためには、スキャンチェーンの段数に注意する必要がある。具体的には、本実施例においてチップ間を接続したためにスキャンチェーンの段数が増え、スキャンチェーンにデータをシフトするためのパターンステップ数が長くなるという事態を避けなければならない。
【００２９】
そこで、共有端子を介して接続しているスキャンチェーン５９、６０、６２、６３のスキャンフリップフロップ段数は、１チップ内のみで接続されているスキャンチェーン６１、６４より少なくし、全チップ合計で段数を揃えるように構成する。
【００３０】
すなわち（スキャンチェーン５９のスキャンフリップフロップ段数＋スキャンチェーン６２のスキャンフリップフロップ段数）および（スキャンチェーン６０のスキャンフリップフロップ段数＋スキャンチェーン６３のスキャンフリップフロップ段数）と、（スキャンチェーン６１のスキャンフリップフロップ段数）および（スキャンチェーン６４のスキャンフリップフロップ段数）を同数に揃えることにより、パターンステップ数の増加を抑えることができる。
【００３１】
次に、より少ないテスト端子数でマルチチップパッケージＬＳＩの全チップのスキャンパステストを同時に行うことが可能なテスト回路の構成例を説明する。図２は本発明の実施の形態２に係るマルチチップパッケージＬＳＩのテスト回路の構成を示すブロック図である。図２において、図１と同じ構成要素については同一符号を付してこれを示す。
【００３２】
図２の構成は図１と同様であるが、スキャンパステスト時に他チップと端子を共有していないＬＳＩチップ１１のスキャン出力端子３０が接続されたパッケージ端子１６と、同じく他チップと端子を共有していないＬＳＩチップ１２のスキャン入力端子４９が接続されたパッケージ端子４０とを、検査装置上などパッケージ外で接続した配線７６と、配線７６の接続をオン／オフすることができるスイッチ７７が付加されている。
【００３３】
この構成において、スキャンテストモード時にＬＳＩチップ１１からパターンを入力する際はスイッチ７７をオンにし、それ以外の場合はスイッチ７７をオフにすることにより、ＬＳＩチップ１１のスキャンパステストで出力されたデータがＬＳＩチップ１２のスキャンチェーン６４に入力され、検査装置でＬＳＩチップ１２の入力端子４０に接続することなくＬＳＩチップ１２のスキャンパステストが可能になる。
【００３４】
これにより、図１で検査装置からパッケージ端子４０に接続していたドライバ７１と、パッケージ端子１６から検査装置に接続していたコンパレータ７０を削減することができ、安価かつ簡単な構成の検査装置でマルチチップパッケージＬＳＩのスキャンパステストが可能となる。
【００３５】
同様に、他チップと端子を共有していないＬＳＩチップ１１のスキャン入力端子２７が接続されたパッケージ端子１５と、他チップと端子を共有していないスキャン出力端子５２が接続されたパッケージ端子３９に対して、パッケージ外で接続する構成をとることにより、ＬＳＩチップ１２のスキャンパステストで出力されたデータがＬＳＩチップ１１のスキャンチェーン６１に入力され、検査装置からパッケージ端子１５に接続することなくＬＳＩチップ１１のスキャンパステストが可能である。
【００３６】
テストパターンの入力方法は２通りある。１つはスキャン出力端子３０が接続されたパッケージ端子１６と、スキャン入力端子４９が接続されたパッケージ端子４０を接続した回路を１つの回路とみなし、これに対してテストパターンを入力する方法である。
【００３７】
もう１つは、ＬＳＩチップ１１の故障を優先的に検出するパターンを入力し、次にＬＳＩチップ１２の故障のうち、ＬＳＩチップ１１の故障を優先的に検出するパターンで検出できなかった故障を集中的に検出するパターンを入力する方法である。
【００３８】
いずれの方法でも、複数チップのスキャンパステストをそれぞれ行っていた従来方法に較べて、少ないテストパターンステップ数で効率的に故障を検出することが可能である。なお、以上の構成は本発明の実施形態を限定するものではなく、半導体チップ数や端子数あるいはスキャンチェーン数等は、本発明の趣旨を逸脱しない範囲で各種の構成が可能である。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、スキャンテストモード時に、パッケージ端子を共有する複数の半導体チップのスキャンチェーンを結合したスキャンチェーンを構成することで、複数の半導体チップのスキャンパステストの同時実施が可能となる。その結果、パターンメモリおよびテストピン数の少ない安価なテスト装置を用いて短時間でマルチチップパッケージＬＳＩの出荷検査を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るマルチチップパッケージＬＳＩのテスト回路の構成を示すブロック図。
【図２】本発明の実施の形態２に係るマルチチップパッケージＬＳＩのテスト回路の構成を示すブロック図。
【符号の説明】
１０  マルチチップパッケージＬＳＩ
１１、１２  ＬＳＩチップ
１３〜２４、３７〜４５  マルチチップパッケージＬＳＩの端子
２５〜３６、４７〜５８  ＬＳＩチップの端子
５９〜６４  ＬＳＩチップ内部のスキャンチェーン
６５〜７４  検査装置のドライバおよびコンパレータ
７６  配線
７７  スイッチ
【図１】
2004150813.tif 000003
【図２】
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