(57)【要約】【課題】チップ内では高い均一性を、スクライブ線では高い対チッピング耐性をもった金属の化学的機械的研磨（ＣＭＰ）用のダミーパターンを提供することにある。【解決手段】チップ内部では、自動発生時に高い均一性で発生することができる正方形の桂馬とび配置のダミーパターンを、スクライブ線上には高い対チッピング耐性をもった格子状配置の矩形ダミーパターンを形成する。多層配線を有する場合は異なる配線層のスクライブ線上のダミーパターンをビアで結合する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体ウエハー上に形成された集積回路であって、前記集積回路はウエハーから切り出す際の切りしろとなるスクライブ線領域と機能素子を有するチップ内領域に分かれており、前記集積回路の配線層には、前記チップ内領域内に正方形からなるダミーパターンを配置し、前記スクライブ線領域内には矩形のダミーパターンを配置することを特徴とする半導体装置のダミーパターンの配置方法。
【請求項２】
前記スクライブ線領域のダミーパターンは格子状に配置されていることを特徴とする請求項１記載の半導体装置のダミーパターンの配置方法。
【請求項３】
前記チップ内領域のダミーパターンは桂馬飛び配置されていることを特徴とする請求項１記載の半導体装置のダミーパターンの配置方法。
【請求項４】
半導体ウエハー上に形成された多層配線構造を有する集積回路であって、前記集積回路はウエハーから切り出す際の切りしろとなるスクライブ線領域と機能素子を有するチップ内領域に分かれており、前記多層配線を有する集積回路の各配線層には前記チップ内領域内に正方形からなるダミーパターンを配置し、前記スクライブ線領域内には矩形のダミーパターンを配置することを特徴とする半導体装置のダミーパターンの配置方法。
【請求項５】
前記スクライブ線領域の各配線層のダミーパターンは格子状に配置されていることを特徴とする請求項４記載の半導体装置のダミーパターンの配置方法。
【請求項６】
前記チップ内領域の各配線層のダミーパターンは桂馬飛び配置されていることを特徴とする請求項４記載の半導体装置のダミーパターンの配置方法。
【請求項７】
前記スクライブ線領域の各配線層のダミーパターンはそれぞれ上下間でビアパターンにより接続されていることを特徴とする前記１乃至６記載の半導体装置のダミーパターンの配置方法。
【請求項８】
ウエハーから切り出す際の切りしろとなるスクライブ線領域と機能素子を有するチップ内領域とを備え、前記チップ内領域内に桂馬飛びに配置されたダミーパターンを有し、前記スクライブ線領域内には格子状に配置されたダミーパターンを有することを特徴とする半導体装置。
【請求項９】
前記スクライブ線領域内に形成された前記ダミーパターンはビアで結合することを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、本発明は集積回路を有する半導体装置に関し、特にダミーパターンとその配置方法に関する。
【０００２】
【従来の技術】
多層配線層を有する半導体装置で、配線層を、溝を金属で埋め込む方法で形成する手法を採用する場合、埋め込んだ金属を溝内部だけに残し、不要な金属を化学的機械的研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）で取り除くが、この際配線パターンの面内均一性による研磨速度の違いから生じる最終的な配線膜厚の変動を抑制することが重要な要素の一つとなっている。この目的のために、通常配線層にダミーパターンを配置するという手法が採用されている。ここで述べるダミーパターンとは、配線パターンと同時に、かつ同じ方法で、配線パターンが疎な領域に擬似配線パターンとして形成されるものである。ダミーパターンのデータ上での発生方法は、パターンデータ上全面に一定のダミーパターンを配置した上で、実配線パターンとの論理演算により不要な部分を除去するというものが最も容易な方法として一般的である。このような論理演算法については以下に示す特許文献に記載されている。この際正方形のパターンを図９のように桂馬とびで配置する方法が最も高い均一性でダミーパターンが発生できる。
【０００３】
【特許文献１】
特許第３１２８２０５号
【０００４】
【発明が解決しようとする課題】
しかしながら、半導体装置をウエハーからチップサイズにダイシングする際に、ダイヤモンドカッター等で切り取る工程が必要となるが、このカッターの切りしろ上のパターンが不均一であると、カッターに対する剛性の変動のためチッピングが生じやすい。特にパターンが疎であると、その部分で一定の剛性が保たれるため、一旦発生した剥がれが大きく広がりチッピング領域がより大きくなる傾向にある。前記したような桂馬とびの配置ではカッターの進行方向に対してダミーパターンの配列がまばらになり、より大きなチッピングが発生する可能性が高い。更に半導体装置の性能向上のために配線層間の絶縁膜に低誘電率膜を部分的に用いることが近年多くなっているが、一般に低誘電率膜は膜自体の剛性は低く、更に従来から用いられている層間絶縁膜であるシリコン酸化膜やシリコン窒化膜との密着性も低く、ダイシングの際のチッピングの問題は更に悪化する傾向にある。
【０００５】
そこで、例えばダミーパターンを格子状に緻密に配置すればカッターの進行方向に対して均等にダミーパターンが配置しているので、チッピングは小さな領域に抑制される。しかしチップ全面に格子状に配置すると、チップ内でのダミーパターンの発生が不均一となる。これはチップ内の配線パターンが通常のように各層とも一方向（縦、横）に配置されている場合、前記したように不要なパターンを除去する演算時（図１０〜図１２）に、図１２に示すようなダミーが残る領域と残らない領域が極端に分かれるためである。
【０００６】
本発明の主な目的の一つはチップ内には均一にダミーパターンを自動発生させ、かつスクライブ線上ではダイシング時のチッピング耐性に優れダミーパターンを有する半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明による半導体装置は、チップ内部には正方形ダミーパターンを桂馬飛び配置し、スクライブ線内には格子状に矩形ダミーパターンを配置することを特徴としている。更に、本発明によれば、多層配線を有する半導体装置においてスクライブ線内のダミーパターンをビアで結合することを特徴としている。
【０００８】
このように、チップ内部とスクライブ線内のダミーパターンの配置方法をかえることで、チップ内には最も均一性の高い方法で、自動的にダミーパターンが発生し、スクライブ線内はダイシング時のカッターによるチッピング耐性の高いダミーパターンの配置・構造になっており、チップの歩留まり・信頼性が向上する。
【０００９】
【発明の実施の形態】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。
【００１０】
図１は、本発明の半導体装置の第１の実施例の形態を示す図面である。
【００１１】
図１は、本発明の一実施例としての半導体装置、特に配線形成に溝構造をもちいた半導体装置での配線ダミーパターンの配置方法で配置された平面図を示している。シリコンウエハー上に形成されたチップ領域１の外周にはスクライブ線領域２が幅１００ｕｍで設けられている。そして、本発明に従って、チップ領域１には一辺が２ｕｍの正方形のダミーパターン３が桂馬飛びに配置されている。
【００１２】
具体的には図２に示すように５×５（一辺が１．７ｕｍ）の格子のなかにダミーパターンを配置したものを１単位として、これを繰り返したものがチップ全面に配置される。この配置方法では、縦方向、横方向、斜め４５度方向にダミーパターンが一様に並ぶことがない。ダミーパターン３は、実施例では、一つの格子の図面上の下辺及び左辺が一致するように配置されている。また、実施例では、５×５の１単位に於いて、中央に位置したダミーパターンから見て、上下左右方向に全て時計回りであって桂馬飛びの配置で４つのダミーパターンが設けられている。なお、１単位において、中央に位置したダミーパターンから見て、全て反時計回りであって桂馬飛びの配置で４つのダミーパターンが設けられても良い。
【００１３】
なお、本実施例では、一つの格子に比べ一つのダミーパターンのサイズが大きいものであるが、ダミーパターンのサイズは適宜変化して設置される。ダミーパターンのサイズは配線レイアウトの密度を考慮して設けられるものであり、例えば、一つのダミーパターンのサイズは、一つの格子と同一のサイズも有りうるし、一つの格子よりも小さいサイズも有りうる。
【００１４】
図３乃至５は、本発明のダミーパターンの配置方法を示す図面である。
【００１５】
ダミーパターンを自動発生させる際には実パターンとの干渉を避けるため、論理演算を用い、配線実パターン５とダミーパターン３，４の論理積（ＡＮＤ）をとり（図３）、この配線実パターン５と重なったダミーパターン３，４を消去し（図４）、更に所望の大きさに達しないダミーパターンも消去する（図５）という方法をとる。
【００１６】
実パターンの配線は一般に縦方向、あるいは横方向に平行に配置されるため、仮にダミーパターンの配置が従来例のように格子状である場合、上記したような論理演算を用いると、ある領域ではダミーパターンがない領域が縦あるいは横方向に大面積にわたり発生する可能性がある。このため実パターン、ダミーパターンを含めた配線パターンの配置に不均一が生じ、ＣＭＰ時の均一性が劣化する。これに対し桂馬飛びの配置は実パターンの配置方向とずれているため、上記の演算方法において一様にダミーパターンが残ることが期待できる。
【００１７】
スクライブ線領域２には一辺が２ｕｍの正方形のダミーパターン４が縦・横方向とも間隔２ｕｍで格子状に配置されている。ここでも前記した演算を用い、スクライブ線上の実パターン、例えば露光の目合わせ用パターン又はウエアレベルで製品チェックを行うためにチェックパターンと干渉するダミーパターンを除去する。スクライブ線領域２の全体に占める面積上の割合は小さいので、先に述べたような配線パターンの不均一が生じても影響は小さい。
【００１８】
一方、ダイシングの際にはスクライブ線領域２の中央部の幅約３０ｕｍの領域がカッターで削られることになるが、先に述べたようにこの領域ではダミーパターンとスペースが１：１で均等に並んでおり、カッターのサイズ（幅３０ｕｍ）、速度（回転数３６０００ｒｐｍ、ステージ移動速度３ｍｍ／ｓｅｃ．）に対してほぼ均一な材料とみなされ、チッピングが起こりにくくなり、仮にチッピングが発生しても、はがれの生じる界面（配線金属と層間絶縁膜）の変化が細かく一定周期（ダミーパターンのピッチ）になっているため、大面積で一定の剛性にならず、大きくはがれてしまうことがない。
【００１９】
本構成において、スクライブ線上のダミーパターンは図６に示すように長方形（例えば２ｕｍ×４ｕｍ、ダイシングの方向と長手方向が一致するように配置）としてもよい。
【００２０】
図７は、第２の実施例の半導体装置を示す図面である。
【００２１】
図７は、第２の実施例として多層配線を用いた半導体装置において、スクライブ線領域の対チッピング耐性を向上させた半導体装置を示す。本実施例では配線層が３層ある半導体装置での適用例を示している。各配線層のダミーパターンの配置や寸法は第１の実施例で示したものと同様である。
【００２２】
図７のＡ−Ａでの断面を図８に示す。スクライブ線領域のダミーパターン８はビア９で上下が結合されている。ビアの形成はチップ内の実パターンにおけるビアの形成と同時に同じ方法で行う。図８は配線３層までしか示していないが、最終的な半導体装置では当然この上に絶縁膜層や配線層が加わる。
【００２３】
本発明の実施例によれば、上下のダミーパターンがビアで結合されることにより上下間の密着性が向上し、かつ剛性の均一性が増し、ダミーパターンー層間絶縁膜間の密着性の低さに起因するチッピングの拡大が抑制される。
【００２４】
【発明の効果】
以上説明したように、本発明によれば、チップ内は正方形のパターンを桂馬飛びに配置し、スクライブ線上には矩形のパターンを格子状に配置するという基本構成に基づき、チップ内での配線パターンの均一性とスクライブ線上での対チッピング耐性の向上を両立したダミーパターンが提供される。
【００２５】
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明の第一の実施例を示す半導体装置の平面図。
【図２】ダミーパターンの桂馬飛び配置の方法を示す平面図。
【図３】桂馬飛び配置のダミーパターンの自動発生方法の第一段階を示す平面図。
【図４】桂馬飛び配置のダミーパターンの自動発生方法の第一段階を示す平面図。
【図５】桂馬飛び配置のダミーパターンの自動発生方法の第一段階を示す平面図。
【図６】スクライブ線上ダミーパターンのその他の形状を示す平面図。
【図７】本発明の第二の実施例を示す半導体装置の平面図。
【図８】本発明の第二の実施例のスクライブ線上のダミーの断面図。
【図９】従来のダミーパターンの配置方法を示す平面図。
【図１０】矩形配置のダミーパターンの自動発生方法の第一段階を示す平面図。
【図１１】矩形配置のダミーパターンの自動発生方法の第一段階を示す平面図。
【図１２】矩形配置のダミーパターンの自動発生方法の第一段階を示す平面図。
【符号の説明】
１  チップ領域
２  スクライブ領域
３  ダミーパターン（チップ領域）
４  ダミーパターン（スクライブ領域）
５  配線実パターン
６  ダミーパターン（スクライブ領域）
７  ダミーパターン（チップ領域）
８  ダミーパターン（スクライブ領域）
９  ビア
１０  半導体（シリコン）基板
１１  第１の層間絶縁膜
１２  第２の層間絶縁膜
１３  第３の層間絶縁膜
１４  第４の層間絶縁膜
１５  第５の層間絶縁膜
１６  第６の層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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