(57)【要約】【課題】ロジック回路と組み合わされたＳＲＡＭ等の半導体記憶装置において、プロセスのばらつきにより、アドレス等の入力バッファの確定するタイミング、あるいはワード線パルス等の内部パルスのタイミングがずれた不良品を容易に検出できる半導体記憶装置を提供する。【解決手段】半導体記憶装置のアドレスレジスタ、ライトイネーブルレジスタ、データ入力レジスタ等の入力バッファを、３段のスキャンＦＦで構成し、スキャンモード時は、１段目と２段目のスキャンＦＦをスキャン回路として使用し、通常動作モード時は、２段目と３段目のスキャンＦＦをマスタ・スレーブ型ＦＦとして使用する。これにより、スキャンモードにおいても通常動作モード時と同じ動作タイミングで試験することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
システムＬＳＩに内蔵される半導体記憶装置において、
複数の入力バッファをチェーン接続したスキャン回路を設け、
該複数の入力バッファのそれぞれは、３段のフリップフロップを含む
ことを特徴とする半導体記憶装置
【請求項２】
該スキャン回路の該入力バッファにおいて、
スキャンシフト時は、１段目と２段目のフリップフロップを使用してシフトレジスタを成し、
通常動作時は、２段目と３段目のフリップフロップを使用してマスタ・スレーブ型フリップフロップとする
ことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体記憶装置に関し、詳しくはスキャン方式により試験を行う半導体記憶装置に関する。
【０００２】
【従来の技術】
システムＬＳＩ等においては、ＳＲＡＭ等の半導体記憶装置をロジック回路と組み合わせて、単一のチップに構成することが行なわれる。このようなシステムＬＳＩにおいて半導体記憶装置の動作テストを行なうためには、特定のテストパターンを、半導体記憶装置のコマンド入力部、アドレス入力部、データ入力部等に設定することが必要である。しかし、システムＬＳＩ入力端子部と半導体記憶装置の入力部の間には、ロジック回路が介在するため、テストパターンを外部から設定する事が出来ない。
【０００３】
これを実現するために、スキャン方式が用いられる。従来のスキャン方式においては、半導体記憶装置のアドレス入力バッファ、コマンドバッファ、データ入力バッファ等の入力バッファにスキャン用のフリップフロップを設け、これらのスキャンフリップフロップをチェーン接続したスキャン回路が設けられる。（例えば、特許文献１及び２参照。）。
【０００４】
通常動作モード時には、これらの入力バッファは、ロジック回路部からそれぞれアドレス信号、コマンド信号、及びデータ信号を受け取り、各々の信号を半導体記憶装置の内部回路に供給する。
【０００５】
一方、スキャンモードに於いては、スキャン回路は、チップ外部のスキャンインデータ端子から入力されるシリアルデータを、順次アドレス入力バッファ、コマンドバッファ、データ入力バッファにシフトすることにより、テストパターンをセットすることができる。これによって、ロジック回路が構成するユーザロジックを介在することなく、テストパターンを外部から半導体記憶装置に設定することが可能になる。
【０００６】
従来のスキャン方式について、図７乃至図１０を用いて説明する。図７は、システムＬＳＩ内に設けられた半導体記憶装置として、ＳＲＡＭ回路が組み込まれた例を示す構成図である。図８は、従来のスキャン方式による試験回路を示す構成図である。図９は通常動作モード時のタイミングチャートであり、図１０はスキャンモード時のタイミングチャートである。
【０００７】
図７の半導体記憶装置９０は、パルスジェネレータ９２、クロックバファ９４、ライトイネーブルパルスジェネレータ９６、アドレスレジスタ１０１、ライトイネーブルレジスタ１０３、入力データレジスタ１０４、出力データバッファ１０５、ローデコーダ１０６、ワードラインバッファ１０７、メモリセル配列１０８、コラムデコーダ１０９、コラムセレクタ９７、ライトアンプ９８、及びセンスアンプ９９を含む。
【０００８】
半導体記憶装置９０の通常動作モードに於ける動作を以下に簡単に説明する。
【０００９】
アドレスレジスタ１０１に供給されたアドレスは、ローアドレスとコラムアドレスに分けられる。ローアドレスは、ローデコーダ１０６でデコードされて、ワードラインバッファ１０７を介して選択されたワード線を活性化する。活性化されたワード線に対応するメモリセルのデータが、メモリセル配列１０８から読み出される。コラムアドレスは、コラムデコーダ１０９でデコードされる。コラムデコーダ１０９のデコード結果に従い、コラムセレクタ９７が、メモリセル配列１０８から読み出されたデータのうち指定されたコラムアドレスのデータを選択して、センスアンプ９９に供給する。センスアンプ９９のデータは、出力バッファ１０５を介して、半導体記憶装置９０の外部に出力される。
【００１０】
データ書き込み時には、ライトイネーブルレジスタ１０３への入力であるライトイネーブル信号ＷＥが活性化されると、ライトイネーブルパルスジェネレータ９６からデータ書き込みパルスＣがライトアンプ９８に供給されて、入力データレジスタ１０４に入力されたデータを、指定されたアドレスに書き込む。
【００１１】
図８に示される入力バッファ５１乃至５５は、図７の半導体記憶装置９０の入力レジスタ群の入力バッファである。入力バッファ５１及び５２は、アドレスレジスタ１０１の入力バッファに相当し、図８では２個しか示されていないが、実際には半導体記憶装置の入力アドレス信号ＩＡのビット数に応じた数だけ設けられる。入力バッファ５３は、ライトイネーブルレジスタ１０３の入力バッファに相当する。また入力バッファ５４及び５５は、入力データレジスタ１０４の入力バッファに相当し、図８では２個しか示されていないが、実際には半導体記憶装置の入力データ信号Ｉのビット数に応じた数だけ設けられる。
【００１２】
入力バッファ５１乃至５５の各々は、２つのスキャンフリップフロップ（以下スキャンＦＦと記す）とセレクタからなり、例えば入力バッファ５１はスキャンＦＦ７１とスキャンＦＦ８１とセレクタ６１で構成される。前段のスキャンＦＦ７１乃至７５がマスタＦＦ、後段のスキャンＦＦ８１乃至８５がスレーブＦＦで、それぞれ前段と後段のスキャンＦＦを合わせて、マスタ・スレーブＦＦを構成している。
【００１３】
通常動作モード時は、スキャンモード信号ＳＭが”Ｌ”で、入力バッファ５１のセレクタ６１は、ロジック回路からのアドレス信号ＩＡ［０］を選択し、クロック信号ＳＣＫでスキャンＦＦ７１、クロック信号ＸＳＣＫでスキャンＦＦ８１に順次ラッチし、アドレス信号ＩＡ［０］を半導体記憶装置のアドレス入力ＸＱ０へ伝播する。同様に、入力バッファ５２はアドレス信号ＩＡ［１］を半導体記憶装置のアドレス入力ＸＱ１へ伝播する。このように通常動作モード時においては、入力バッファ５１乃至５５の各々は、アドレスレジスタ１０１、ライトイネーブルレジスタ１０３、入力データレジスタ１０４の入力バッファとして機能する。
【００１４】
図９に示すように、アドレス、ライトイネーブルＷＥ、データ入力の各入力信号は、クロック信号ＳＣＫの”Ｈ”のタイミングで前段のスキャンＦＦ７１乃至７５にラッチされ、後段のスキャンＦＦ８１乃至８５からアドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力として出力される。次に発生するワード線パルスＡによってアドレスレジスタ出力にセットされたメモリセルが選択される。ライトイネーブルＷＥが”Ｌ”の場合は、データ書き込みパルスＣが発生しライトサイクルとなり、データ入力レジスタ出力にセットされたデータがメモリセルに書き込まれる。ライトイネーブルＷＥが”Ｈ”の場合は、データ書き込みパルスＣは発生せずリードサイクルとなり、アドレスレジスタ出力にセットされたアドレスのメモリセルからデータが読み出される。
【００１５】
図８に戻って、スキャンモード時は、スキャンモード信号ＳＭが”Ｈ”となり、入力バッファ５１のセレクタ６１は、チップ外部のスキャンインデータ端子ＴＳＩから入力されるスキャンインデータＳＤＩを選択し、クロック信号ＳＣＫでスキャンＦＦ７１、クロック信号ＸＳＣＫでスキャンＦＦ８１に順次ラッチする。入力バッファ５１の出力ＳＯは、次段の入力バッファ５２の入力ＳＩに接続される。同様に、入力バッファ５２乃至５４の出力ＳＯも同様に次段の入力バッファの入力ＳＩに接続され、入力バッファ５１乃至５５は、チェーン接続されることになる。
【００１６】
このようにして、図７の半導体記憶装置９０のアドレスレジスタ１０１、ライトイネーブルレジスタ１０３、及び入力データレジスタ１０４は、点線で示されるようにチェーン接続される。このチェーン接続によって、スキャンインデータ端子ＴＳＩから順次入力されたシリアルのスキャンインデータＳＤＩを、１ビットずつシフトしていくことにより、アドレスレジスタ１０１、ライトイネーブルレジスタ１０３、及び入力データレジスタ１０４にテストパターンを設定することが出来る。
【００１７】
スキャンモードで各レジスタにテストパターンを設定した後、アドレスレジスタ１０１に設定したアドレスに対応するメモリセルからデータを読み出したり、入力データレジスタ１０４に設定したデータを書き込んだりすることが出来る。
【００１８】
図１０に示すように、スキャンモードでは、スキャンモード信号ＳＭが”Ｈ”の間に、クロック信号ＳＣＫによりスキャンインデータＳＤＩをスキャンシフトして各レジスタにテストパターンを設定する。アドレス、ライトイネーブルＷＥ、データ入力の各信号は、最後のクロック信号ＳＣＫの”Ｈ”で、前段のスキャンＦＦ７１乃至７５にラッチされ、後段のスキャンＦＦ８１乃至８５からアドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力として出力される。テストパターンが設定できたらスキャンモード信号ＳＭを”Ｌ”にする。次のサイクルで、スキャンクロック信号ＳＭＣＫより生成されたワード線パルスＡによってアドレスレジスタ出力にセットされたメモリセルが選択される。ＷＥレジスタ出力が”Ｈ”の場合は、同じくスキャンクロック信号ＳＭＣＫより生成されたデータ書き込みパルスＣにより、データ入力レジスタ出力にセットされたテストパターンデータがメモリセルに書き込まれる。ＷＥレジスタ出力が”Ｌ”の場合は、アドレスレジスタ出力にセットされたメモリセルからデータが読み出される。
【００１９】
【特許文献１】
特開昭５６−１６８２７０号公報（第１−２頁、第１図）
【００２０】
【特許文献２】
特開平１１−１４４４９９号公報（第１−３頁、第１図）
【００２１】
【発明が解決しようとする課題】
従来のスキャン方式ではアドレス等の入力のセットと、書き込みまたは読み出しは、通常動作モード時と異なるタイミングで動作する。図９の通常動作モードにおいては、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力は、ワード線パルスＡとデータ書き込みパルスＣの直前のクロック信号ＳＣＫの立ち上がりで確定している。しかし、図１０のスキャンモード時においては、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力は、ワード線パルスＡとデータ書き込みパルスＣの１サイクル前のクロック信号ＳＣＫの立ち上がりで確定している。
【００２２】
プロセスのばらつきにより、アドレスレジスタ出力等の入力バッファの出力が確定するタイミング、あるいはワード線パルスＡ等の内部パルスの発生するタイミングが本来の設計値よりずれる場合がある。通常動作モード時には、アドレスレジスタ出力等の入力バッファの出力が確定するタイミングと、ワード線パルスＡ等の内部パルスの発生するタイミングは、同じサイクルなのでどちらかのタイミングがずれると不良として検出される。しかし、スキャンモード時は、アドレスレジスタ出力等の入力バッファの出力は、ワード線パルスＡ等の内部パルスの発生するタイミングよりも１つ前のサイクルで確定しているので、双方のタイミングがずれても、セットアップ時間に余裕があるので正常に動作してしまい、試験をすり抜けてしまう場合がある。
【００２３】
よって、プロセスのばらつきにより、アドレスレジスタ出力等の入力バッファの出力が確定するタイミング、あるいはワード線パルスＡ等の内部パルスの発生するタイミングがずれても、これを試験で検出することが必要となる。
【００２４】
【課題を解決するための手段】
問題を解決するには、アドレスレジスタ、ライトイネーブルレジスタ、データ入力レジスタ等の入力バッファを、３段のスキャンＦＦで構成し、スキャンモード時は、１段目と２段目のスキャンＦＦをスキャン回路として使用し、通常動作モード時は、２段目と３段目のスキャンＦＦをマスタ・スレーブ型ＦＦとして使用するようにする。
【００２５】
このようにすると、スキャンモード中は、１段目と２段目のスキャンＦＦでスキャンシフトを行ない、３段目のスキャンＦＦは動作しないのでセットされたデータが半導体記憶装置内部に伝播されない。スキャンシフトで全ての２段目のスキャンＦＦにテストパターンがセットされた後、スキャンモ−ドを解除する。次に通常モードと同じようにして、２段目のスキャンＦＦと３段目のスキャンＦＦをマスタ・スレーブ型ＦＦとして使用することにより、２段目のスキャンＦＦで保持されているテストパターンが３段目のスキャンＦＦへ移り半導体記憶装置内部に伝播する。このようにして、テストパターンを半導体記憶装置の入力部にセットできる。よって、通常動作モード時と同じ動作タイミングで試験が可能となる。
【００２６】
【発明の実施の形態】
［第一実施形態］
本発明の実施例による半導体記憶装置について、図１乃至図６を用いて説明する。図１は本実施形態によるスキャン回路の構成図であり、図２はスキャン回路の内部回路図であり、図３は通常動作モード時のタイミングチャート、図４及び５はスキャンモード時のタイミングチャート、図６はシステムクロックの回路図である。
【００２７】
図１に示される入力バッファ１乃至５は、図７の半導体記憶装置９０の入力レジスタ群の入力バッファである。入力バッファ１及び２は、アドレスレジスタ１０１の入力バッファに相当し、図１では２個しか示されていないが、実際には半導体記憶装置のアドレス信号ＩＡのビット数に応じた数だけ設けられる。入力バッファ３は、ライトイネーブルレジスタ１０３の入力バッファに相当する。また入力バッファ４及び５は、入力データレジスタ１０４の入力バッファに相当し、図１では２個しか示されていないが、実際には半導体記憶装置のデータ信号Ｉのビット数に応じた数だけ設けられる。
【００２８】
入力バッファ１乃至５の各々は、３つのスキャンＦＦとセレクターからなり、例えば入力バッファ１はスキャンＦＦ１１とスキャンＦＦ３１とスキャンＦＦ４１の３つのスキャンＦＦとセレクタ２１で構成される。
【００２９】
通常動作モード時は、スキャンモード信号ＳＭは”Ｌ”レベルで、入力バッファ１のセレクター２１は、ロジック回路からのアドレス信号ＩＡ［０］を選択し、クロック信号ＸＭＣＫでスキャンＦＦ３１、クロック信号ＸＡＣＫでスキャンＦＦ４１に順次ラッチし、アドレス信号ＩＡ［０］を半導体記憶装置のアドレス入力ＸＱ０へ伝播する。同様に、入力バッファ２はアドレス信号ＩＡ［１］を半導体記憶装置のアドレス入力ＸＱ１へ伝播する。このように通常動作モード時においては、入力バッファ１乃至５の各々は、図７の半導体記憶装置９０のアドレスレジスタ１０１、ライトイネーブルレジスタ１０３、入力データレジスタ１０４の入力バッファとして機能する。
【００３０】
スキャンモード時は、スキャンモード信号ＳＭが”Ｈ”となり、スキャンインデータＳＤＩをクロック信号ＳＣＫでラッチしたスキャンインデータＳＤＩ０が、セレクタ２１によってスキャンＦＦ３１に入力される。次に、スキャンＦＦ３１はこの入力をクロック信号ＸＭＣＫでラッチする。スキャンＦＦ３１の出力ＳＯは、次段のスキャンＦＦ１２の入力ＳＩに接続される。従って、スキャンＦＦ１１、スキャンＦＦ３１、スキャンＦＦ１２、スキャンＦＦ３２、スキャンＦＦ１３、スキャンＦＦ３３、スキャンＦＦ１４、スキャンＦＦ３４、スキャンＦＦ１５、スキャンＦＦ３５は、チェーン接続されることになる。このチェーン接続によって、スキャンインデータ端子ＴＳＩから順次入力されたシリアルのスキャンインデータＳＤＩを、１ビットずつスキャンＦＦ３１乃至３５にスキャンシフトすることが出来る。
【００３１】
図２に、スキャン回路内部の詳しい構成を示す。スキャンＦＦ１１は、インバータ１１１及び１１２、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート１１３及び１１４を含む。インバータ１１１及び１１２は第１のラッチを構成する。
【００３２】
セレクター２１は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート２１１及び２１２からなる。
【００３３】
スキャンＦＦ３１は、インバータ３１１及び３１２、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート３１３及び３１４を含む。インバータ３１１及び３１２は第２のラッチを構成する。
【００３４】
スキャンＦＦ４１は、インバータ４１１及び４１２、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート４１３及び４１４を含む。インバータ４１１及び４１２は第３のラッチを構成する。
【００３５】
クロック信号ＳＣＫ及びクロック信号ＭＣＫはスキャンモード時に用いられるクロック信号であり、クロック信号ＭＣＫ及びクロック信号ＡＣＫは通常動作モード時に用いられる。クロック信号ＸＳＣＫ、ＸＭＣＫ及びＸＡＣＫは、クロック信号ＳＣＫ、ＭＣＫ及びＡＣＫの反転信号である。
【００３６】
通常動作モード時には、スキャンモード信号ＳＭは”Ｌ”に固定され、セレクタ２１のゲート２１１は閉じられ、ゲート２１２が開き、ロジック回路からのアドレス信号ＩＡ［０］の反転信号がスキャンＦＦ３１に入力される。クロック信号ＭＣＫが”Ｈ”になるタイミングでゲート３１３が開き、インバータ３１１によって再度反転されたアドレス信号ＩＡ［０］がスキャンＦＦ４１に入力される。次に、クロック信号ＡＣＫが”Ｈ”になるタイミングでゲート４１３が開き、インバータ４１１によって反転されたアドレス信号ＩＡ［０］の反転信号が半導体のアドレス入力ＸＱ０に入力される。同様に、アドレス信号ＩＡ［１］の反転信号が半導体のアドレス入力ＸＱ１に入力される。
【００３７】
図３に示すように、アドレス、ライトイネーブルＷＥ、データ入力の各入力信号は、クロック信号ＸＭＣＫの”Ｈ”で前段のスキャンＦＦ３１乃至３５にラッチされ、後段のスキャンＦＦ４１乃至４５からアドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力として出力される。次に発生するワード線パルスＡによってアドレスレジスタ出力にセットされたメモリセルが選択される。ライトイネーブルＷＥが”Ｌ”の場合は、データ書き込みパルスＣが発生しライトサイクルとなり、データ入力レジスタ出力にセットされたデータがメモリセルに書き込まれる。ライトイネーブルＷＥが”Ｈ”の場合は、データ書き込みパルスＣは発生せずリードサイクルとなり、アドレスレジスタ出力にセットされたアドレスのメモリセルからデータが読み出される。
【００３８】
図２に戻って、スキャンモード時は、スキャンモード信号ＳＭは”Ｈ”に固定され、スキャンＦＦ１１の入力にはスキャンインデータＳＤＩが入力される。クロック信号ＸＳＣＫが”Ｈ”になるタイミングで、ゲート１１３は開き、スキャンＦＦ１１の出力にはインバータ１１１によってスキャンインデータＳＤＩの反転信号が出力される。セレクタ２１のゲート２１２は閉じられ、ゲート２１１が開いてスキャンＦＦ１１の出力のスキャンインデータＳＤＩの反転信号が、スキャンＦＦ３１に入力される。クロック信号ＭＣＫが”Ｈ”になるタイミングで、ゲート３１３は開き、インバータ３１１によって再度反転されたスキャンインデータＳＤＩが次段の入力バッファ２の入力ＳＩに入力される。
【００３９】
同様にして、次のクロック信号ＸＳＣＫでスキャンＦＦ１２へ、次のクロック信号ＭＣＫでスキャンＦＦ３２へ、スキャンインデータＳＤＩをスキャンシフトする。スキャンモード信号ＳＭが”Ｈ”の間は、クロック信号ＡＣＫは”Ｌ”に固定されるので、スキャンＦＦ４１のゲート４１３は閉じられ、スキャンインデータＳＤＩがアドレス入力ＸＱ０に伝播されることはない。
【００４０】
このようにして、順次スキャンインデータＳＤＩをスキャンシフトしていき、スキャンＦＦ３１乃至３５にスキャンデータをセットすることができる。
【００４１】
次に、スキャンモード信号ＳＭを”Ｌ”にして、クロック信号ＡＣＫが”Ｈ”になるタイミングで、ゲート４１３が開き、スキャンＦＦ３１にラッチされているスキャンデータはインバータ４１１によって反転され、アドレス入力ＸＱ０に出力される。
【００４２】
図４に示すように、スキャンインデータＳＤＩはクロック信号ＳＣＫが”Ｈ”で前段のスキャンＦＦ１１乃至１５にラッチされ、後段のスキャンＦＦ３１乃至３４から次段の入力バッファ２乃至５に入力される。スキャンモード信号ＳＭが”Ｈ”の間は、１段目と２段目のスキャンＦＦでスキャンシフトが行なわれるだけで、クロック信号ＸＡＣＫは”Ｈ”のままのため、３段目のスキャンＦＦ４１乃至４５は動作しないので、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力には変化は無い。
【００４３】
全ての２段目のスキャンＦＦ３１乃至３５にテストデータがセットされたのち、スキャンモード信号ＳＭを”Ｌ”にしてスキャンモードを解除する。クロック信号ＸＡＣＫが”Ｌ”になるタイミングで、スキャンＦＦ３１乃至３５にラッチされているテストデータがスキャンＦＦ４１乃至４５を通して、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力に出力される。
【００４４】
次に発生するワード線パルスＡによってアドレスレジスタ出力にセットされたメモリセルが選択され、ＷＥレジスタ出力が”Ｈ”の場合は、データ書き込みパルスＣによってデータ入力レジスタ出力にセットされたデータが書き込まれる。
【００４５】
図５に示すように、ＷＥレジスタ出力が”Ｌ”の場合は、リードサイクルとなり、アドレスレジスタ出力にセットされたメモリセルよりデータが読み出される。
【００４６】
このように本実施例では、スキャンモードにおいても、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力への出力と、ワード線パルスＡ等の内部パルスは、通常動作モード時と同様に、同一サイクル、同タイミングで発生する。
【００４７】
【発明の効果】
以上の通り、本発明によれば、スキャンシフトによる試験方法においても、半導体記憶装置へのデータの書き込み、または半導体記憶装置からのデータの読み出しは、通常動作モードと同一のタイミングで同一サイクルで行なわれる。これにより、プロセスのばらつきにより、アドレス等の入力のタイミングや内部パルスのタイミングがずれても容易に検出できることが可能になり品質の高いデバイスを提供することができる。
【００４８】
尚、実施例によるとＳＲＡＭにおける例としているが、ＲＯＭ、ＤＲＡＭ、ＦＲＡＭ等の半導体記憶装置においても同様に適用可能である。
【図面の簡単な説明】
【図１】本発明の実施形態によるスキャン回路の構成図である。
【図２】本発明の実施形態によるスキャン回路の内部回路図である。
【図３】本発明の実施形態による通常動作モード時のタイミングチャートである。
【図４】本発明の実施形態によるスキャンモード時のタイミングチャートである。
【図５】本発明の実施形態によるスキャンモード時のタイミングチャートである。
【図６】本発明の実施形態によるシステムクロックの回路図である。
【図７】システムＬＳＩ内にＳＲＡＭ回路が組み込まれた実施例を示す構成図である。
【図８】従来のスキャン回路の構成図である。
【図９】従来のスキャン回路の通常動作モード時のタイミングチャートである。
【図１０】従来のスキャン回路のスキャンモード時のタイミングチャートである。
【符号の説明】
１、２、３、４、５…入力バッファ
１１、１２、１３、１４、１５…スキャンＦＦ
２１、２２、２３、２４、２５…セレクター
３１、３２、３３、３４、３５…スキャンＦＦ
４１、４２、４３、４４、４５…スキャンＦＦ
５１、５２、５３、５４、５５…入力バッファ
６１、６２、６３、６４、６５…セレクター
７１、７２、７３、７４、７５…スキャンＦＦ
８１、８２、８３、８４、８５…スキャンＦＦ
９０…半導体記憶装置
９２…パルスジェネレータ
９４…クロックバファ
９６…ライトイネーブルパルスジェネレータ
９７…コラムセレクタ
９８…ライトアンプ
９９…センスアンプ
１０１…アドレスレジスタ
１０３…ライトイネーブルレジスタ
１０４…入力データレジスタ
１０５…出力データバッファ
１０６…ローデコーダ
１０７…ワードラインバッファ
１０８…メモリセル配列
１０９…コラムデコーダ
１１１、１１２、３１１、３１２、４１１、４１２…インバータ
１１３、１１４、２１１、２１２、３１３、３１４、４１３、４１４…ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004117046.tif 000008
【図７】
2004117046.tif 000009
【図８】
2004117046.tif 000010
【図９】
2004117046.tif 000011
【図１０】
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