(57)【要約】【課題】複数の基準電流に基づいて階調表示を行う電流出力型ドライバＩＣを用いて表示を行う表示装置において、異なるドライバＩＣの基準電流値にばらつきがあると、ブロックむらが発生する。【解決手段】ドライバＩＣ１７ａ、１７ｂを、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、隣り合う一対のドライバＩＣ１７ａ、１７ｂにおいて隣り合う一対の基準電流生成部１０は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成するようにした。【選択図】  図１
2004271759.tif 000002
【特許請求の範囲】
【請求項１】
共通ゲート線と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける電流分配手段と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構と、
前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段とを備えた駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動用半導体回路は、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、直列接続された複数の抵抗素子を少なくとも有し、
前記直列接続された複数の抵抗素子の一部は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている電流駆動型表示装置の駆動用半導体回路群。
【請求項２】
共通ゲート線と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける電流分配手段と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構と、
前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段とを備えた駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動用半導体回路は、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、並列接続された複数の抵抗素子を少なくとも有し、
前記並列接続された複数の抵抗素子の一部は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている電流駆動型表示装置の駆動用半導体回路群。
【請求項３】
共通ゲート線と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける電流分配手段と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構と、
前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段とを備えた駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間にそれぞれ設けられた抵抗素子が設けられている電流駆動型表示装置の駆動用半導体回路群。
【請求項４】
基準電流の入力をうける電流分配手段と、前記電流分配手段から分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構と、
基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段と
を備えた電流駆動型表示装置の駆動用半導体回路を、それぞれの前記基準電流の出力が隣り合うように複数配列してなる駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において、それぞれの前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動電流出力機構は多段構造を有し、
前記多段構造の各段は、少なくとも一つの、電流源および前記電流源から複数の出力を取り出す受け渡し部を有する組を有し、
前記多段構造の第１の段の電流源は前記電流分配手段から分配される前記基準電流であって、
前記多段構造の最終段の受け渡し部の前記複数の出力は前記駆動電流であって、
最終段を除く前記各段の受け渡し部の前記複数の出力は、それぞれ下段の前記組の前記電流源に与えられているものである、
電流駆動型表示装置の駆動用半導体回路群。
【請求項５】
前記駆動用半導体回路は、
前記隣り合う一対の前記駆動用半導体回路のそれぞれの基準電流生成手段の前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、直列接続された複数の抵抗素子を少なくとも有し、
前記直列接続された複数の抵抗素子の一部は、前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている請求項４に記載の電流駆動型表示装置の駆動用半導体回路群。
【請求項６】
前記駆動用半導体回路は、
前記隣り合う一対の前記駆動用半導体回路のそれぞれの基準電流生成手段の前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、並列接続された複数の抵抗素子を少なくとも有し、
前記並列接続された複数の抵抗素子の一部は、前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている請求項４に記載の電流駆動型表示装置の駆動用半導体回路群。
【請求項７】
前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた抵抗素子を備えた請求項４に記載の電流駆動型表示装置の駆動用半導体回路群。
【請求項８】
前記基準電圧信号の前記基準電圧を制御する基準電圧制御手段をさらに備えた請求項１から４のいずれかに記載の電流駆動型表示装置の駆動用半導体回路群。
【請求項９】
前記駆動用半導体回路は、
前記基準電流生成手段と、前記駆動電流出力機構との導通を制御するスイッチ手段をさらに有する請求項１から４のいずれかに記載の電流駆動型表示装置の駆動用半導体回路群。
【請求項１０】
前記抵抗素子の抵抗値は調整可能である請求項１から４のいずれかに記載の電流駆動型表示装置の駆動用半導体回路群。
【請求項１１】
前記抵抗素子と並列に接続された、所定の温度を検出する温度検出素子をさらに備え、
前記検出された温度に基づき、前記基準電流の電流値を変化させる請求項１から４のいずれかに記載の電流駆動型表示装置の駆動用半導体回路群。
【請求項１２】
前記駆動用半導体回路の寸法は、実質上３３平方μｍ以上である請求項１から４のいずれかに記載の電流駆動型表示装置の駆動用半導体回路群。
【請求項１３】
請求項１から１２のいずれかに記載の駆動用半導体回路群を備え、
前記駆動電流により画像を表示する電流駆動型表示装置。
【請求項１４】
所定値以上の抵抗値を有する共通ゲート線と、
前記共通ゲート線の両端にそれぞれ設けられ、基準電流の入力をうける一対の電流分配手段と、
前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを備えた電流駆動型表示装置の駆動用半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機電界発光素子など、電流量により階調表示を行う電流駆動型の表示装置に用いる電流出力を行う駆動用半導体回路群等に関する。
【０００２】
【従来の技術】
自発光素子である有機発光素子は、これを表示装置に用いた場合、視野角が広くとれる、また液晶表示装置で必要とされるバックライトが不要である、などの利点を有するため、次世代表示装置への利用が期待されている（例えば、特許文献１を参照）。
【０００３】
有機発光素子においては、素子の発光強度と素子に印加される電界とは比例関係にならないが、素子の発光強度と素子を流れる電流密度とが比例関係にある。そのため、素子の膜厚のばらつき及び入力信号値のばらつきに起因する発光強度のばらつきは、電流制御により階調表示を行うことにより小さくすることができる。
【０００４】
有機発光素子においては、輝度は電流に対して比例し、電圧に対しては比例しない。従って、階調表示を行うには一般的には、階調データに応じた電流を有機発光素子に流す。
【０００５】
有機発光素子などの電流駆動型素子を用いたパッシブマトリクス型の表示装置の例を図２３に示す。
【０００６】
セグメント信号線２３２とコモン信号線２３３の交点となる各画素に有機発光素子２０４を配置し、セグメントドライバ１７およびコモンドライバ２４を制御することで表示がなされる。
【０００７】
線順次走査により表示を行い、選択行ではコモン信号線２３３はローレベルの電圧が印加され、非選択行では電源２３４によりアノード信号線２３２よりもハイレベルの信号が印加される。これにより非選択行の有機発光素子２０４は非点灯状態となり、選択行の有機発光素子２０４はセグメントドライバ１７から出力される電流量に応じた輝度で発光する。図２３の例では２行目が選択された例となっている。コモンドライバ２４により１行目から最終行まで順に行を選択することで１フレームが形成される。
【０００８】
このように有機発光素子を用いた表示装置においてはセグメントドライバ１７は電流出力型のドライバＩＣとする必要がある。
【０００９】
アクティブマトリクス型表示装置の例を図２０、２１に示す。
【００１０】
図２０の例は、画素２０８にカレントコピア回路を形成したもので、行選択時にゲート信号線１（２０５）の操作により、トランジスタ２０２ｃおよび２０２ｄを導通状態とし、ソース信号線２０１に流れる電流を画素２０８に取り込む。２０２ａに流れる電流に応じたゲート電圧を蓄積容量２０３に蓄える。非選択期間にはゲート信号線２０５および２０６を操作し、トランジスタ２０２ｃ及び２０２ｄを非導通状態、２０２ｂを導通状態として、先に蓄積容量２０３に蓄積された電荷に基づいた電流がトランジスタ２０２ａに流れ、導通状態となった２０２ｂを介して有機発光素子２０４に電流を供給する。つまりソース信号線２０１に流れる電流に応じた電流が有機発光素子２０４に流れる。従ってソースドライバ１７は電流出力型のドライバＩＣである必要がある。
【００１１】
図２１の例でも同様に、ゲートドライバ２４の制御によりソース信号線２０１に流れる電流を画素２０８に取り込み、トランジスタ２１２ｅに電流が流れる。２１２ｅとカレントミラーを形成する２１２ａにより有機発光素子２０４に電流が流れる。カレントミラー比×ソース信号線を流れる電流が有機発光素子に流れるため、ソースドライバ１７はやはり電流出力型のＩＣである。
【００１２】
電流出力型のＩＣの場合、１階調あたりに流す電流を決める元となる電流（基準電流）を設ける。
【００１３】
【特許文献１】
特開２０００−２９３２４５号公報
【００１４】
【発明が解決しようとする課題】
有機発光素子を用いた表示装置においては、基準電流により、１階調あたりの電流が決まることから、基準電流は正確に入力される必要がある。特に図２に示すように複数のドライバＩＣ１７を用いて１つの表示装置の表示を行う場合、ドライバＩＣ１７ごとに基準電流が異なると、同一階調を出力してもドライバＩＣ１７ごとに出力電流が異なり、輝度ムラが発生する。従って、異なるチップ間で基準電流を如何にばらつきなく作るかが課題となる。図２４に示したテレビや高解像度モニタでは画素数が多く、必然的に複数のソースドライバ１７が必要であるため、この課題は特に問題となる。
【００１５】
本発明は上記の課題に鑑みてなされたもので、複数のソースドライバを用いた場合でも、基準電流をばらつきなく供給することができる、電流駆動型表示装置の駆動用半導体回路群等を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、第１の本発明は、共通ゲート線（３７）と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける電流分配手段（３２ａ、３２ｂ）と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段（３６ａ〜３６ｃ）とを有する駆動電流出力機構と、
前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段（１０ａ、１０ｂ他）とを備えた駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動用半導体回路は、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、直列接続された複数の抵抗素子（１１ｃ〜１１ｆ）を有し、
前記直列接続された複数の抵抗素子の一部（１１ｃ、１１ｄ）は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残り（１１ｄ、１１ｆ）は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている電流駆動型表示装置の駆動用半導体回路群である。
【００１７】
また、第２の本発明は、共通ゲート線（３７）と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける電流分配手段（３２ａ、３２ｂ）と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段（３６ａ〜３６ｃ）とを有する駆動電流出力機構と、
前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段（１０ａ、１０ｂ他）とを備えた駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動用半導体回路は、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、並列接続された複数の抵抗素子（１１ｃ〜１１ｆ）を少なくとも有し、
前記並列接続された複数の抵抗素子の一部（１１ｃ、１１ｄ）は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残り（１１ｄ、１１ｆ）は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている電流駆動型表示装置の駆動用半導体回路群である。
【００１８】
また、第３の本発明は、共通ゲート線（３７）と、前記共通ゲート線の両端に設けられ、基準電流の入力をうける電流分配手段（３２ａ、３２ｂ）と、前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段（３６ａ〜３６ｃ）とを有する駆動電流出力機構と、
前記電流分配手段の近傍に設けられ、基準電圧を有する基準電圧信号および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段（１０ａ、１０ｂ他）とを備えた駆動用半導体回路を、それぞれの前記共通ゲート線の端部が隣り合うように複数配列してなる電流駆動型表示装置の駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において隣り合う一対の前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記隣り合う一対の前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間にそれぞれ設けられた抵抗素子を備えた電流駆動型表示装置の駆動用半導体回路群である。
【００１９】
また、第４の本発明は、基準電流の入力をうける電流分配手段と、前記電流分配手段から分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段とを有する駆動電流出力機構（１８１ａ、１８１ｂ）と、
基準電圧を有する基準電圧信号（１５ａ、１５ｂ）および前記基準電圧より高い電圧を有する所定の電源から前記基準電流を生成する基準電流生成手段と
を備えた電流駆動型表示装置の駆動用半導体回路を、それぞれの前記基準電流の出力が隣り合うように複数配列してなる駆動用半導体回路群であって、
隣り合う一対の前記駆動用半導体回路において、それぞれの前記基準電流生成手段は、互いに相手の前記駆動用半導体回路から前記所定の電源を取得し、これと自らに供給される前記基準電圧信号とから前記基準電流を生成し、
前記駆動電流出力機構は多段構造を有し、
前記多段構造の各段は、少なくとも一つの、電流源および前記電流源から複数の出力を取り出す受け渡し部（１７４、１７５ａ、１７５ｂ）を有する組を有し、
前記多段構造の第１の段の電流源は前記電流分配手段から分配される前記基準電流であって、
前記多段構造の最終段の受け渡し部の前記複数の出力は前記駆動電流であって、
最終段を除く前記各段の受け渡し部の前記複数の出力は、それぞれ下段の前記組の前記電流源に与えられているものである、
電流駆動型表示装置の駆動用半導体回路群である。
【００２０】
また、第５の本発明は、前記駆動用半導体回路は、
前記隣り合う一対の前記駆動用半導体回路のそれぞれの基準電流生成手段の前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、直列接続された複数の抵抗素子（１１ａ〜１１ｄ）を少なくとも有し、
前記直列接続された複数の抵抗素子の一部（１１ａ、１１ｂ）は、前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残り（１１ｃ、１１ｄ）は前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている第４の本発明の電流駆動型表示装置の駆動用半導体回路群である。
【００２１】
また、第６の本発明は、前記駆動用半導体回路は、
前記隣り合う一対の前記駆動用半導体回路のそれぞれの基準電流生成手段の前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた、並列接続された複数の抵抗素子を少なくとも有し、
前記並列接続された複数の抵抗素子の一部は、前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されており、残りは前記隣り合う一対の駆動用半導体回路の一方のチップ上に形成されている第４の本発明の電流駆動型表示装置の駆動用半導体回路群である。
【００２２】
また、第７の本発明は、前記基準電流生成手段のそれぞれの前記所定の電源と、その電源にそれぞれ対応する前記一対の前記基準電流生成手段との間に設けられた抵抗素子を備えた第４の本発明の電流駆動型表示装置の駆動用半導体回路群である。
【００２３】
また、第８の本発明は、前記基準電圧信号の前記基準電圧を制御する基準電圧制御手段（６５）をさらに備えた第１から第４のいずれかの本発明の電流駆動型表示装置の駆動用半導体回路群である。
【００２４】
また、第９の本発明は、前記駆動用半導体回路は、
前記基準電流生成手段と、前記駆動電流出力機構との導通を制御するスイッチ手段（２５１）をさらに有する第１から第４のいずれかの本発明の電流駆動型表示装置の駆動用半導体回路群である。
【００２５】
また、第１０の本発明は、前記抵抗素子の抵抗値は調整可能である第１から第４のいずれかの本発明の電流駆動型表示装置の駆動用半導体回路群である。
【００２６】
また、第１１の本発明は、前記抵抗素子と並列に接続された、所定の温度を検出する温度検出素子（１２１ａ〜１２１ｄ）をさらに備え、
前記検出された温度に基づき、前記基準電流の電流値を変化させる第１から第４のいずれかの本発明の電流駆動型表示装置の駆動用半導体回路群である。
【００２７】
また、第１２の本発明は、前記駆動用半導体回路の寸法は、実質上３３平方μｍ以上である第１から第４のいずれかの本発明の電流駆動型表示装置の駆動用半導体回路群である。
【００２８】
また、第１３の本発明は、第１〜第１２のいずれかの本発明の駆動用半導体回路群を備え、
前記駆動電流により画像を表示する電流駆動型表示装置である。
【００２９】
また、第１４の本発明は、所定値以上の抵抗値を有する共通ゲート線（３７）と、
前記共通ゲート線の両端にそれぞれ設けられ、基準電流の入力をうける一対の電流分配手段（３２ａ、３２ｂ）と、
前記共通ゲート線に沿って設けられ、前記電流分配手段からカレントミラー方式にて分配される前記基準電流に基づき駆動電流を生成する複数の駆動電流生成手段（３６ａ〜３６ｃ）とを備えた電流駆動型表示装置の駆動用半導体回路である。
【００３０】
以上のような本発明では、その一例として、図１に示すような隣接配置されたドライバＩＣ１７間で、基準電流のばらつきを小さくし、電流出力元が異なるＩＣ１７間の隣接画素において、中間調表示時にソース信号線に出力される電流のばらつきが１％以内とするように、基準電流発生部の構成を考えた。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【００３２】
（実施の形態１）
ドライバＩＣ１７は２つの基準電流生成部１０と、電流出力段１４からなっている。
【００３３】
電流出力段１４の例を図３に示す。電流出力段は、基準電流１９及び階調データ３５により決められる電流値を電流出力３４よりドライバＩＣ１７外部に出力する役割を持ち、液晶等で用いられる電圧出力ドライバにおけるデジタル−アナログ変換部に相当する。
【００３４】
具体的には、トランジスタ３２及び３３からなるカレントミラー構成により、基準電流１９の分配を行っている。またトランジスタ３３は階調表示用電流源として、少なくとも（階調表示数−１）個のトランジスタが用意される。
【００３５】
階調データ３５に応じてオンオフされるスイッチ３８により、階調表示用電流源３３が電流出力３４に接続される個数を変化させることにより、入力階調データに応じた電流値が電流出力３４に出力される。
【００３６】
図３の例では、階調０の時にはどの電流源３３も出力３４に接続されず、電流０が出力される。階調１の時にはＤ０［０］に接続されたスイッチ３８のみオンとなり電流源１つ分の電流が出力される。階調２〜７においても同様に説明可能である。またこの例では３ビット入力で説明を行ったが、一般のＭ（Ｍ：自然数）ビット入力においても同様に実現可能である。
【００３７】
またカレントミラーを形成する３２及び３３は必ずしも１対１である必要はなく、任意のミラー比を取ることが可能である。また図３では分配用ミラートランジスタ３２は１つで書いたが、複数のトランジスタで構成してもよい。
【００３８】
図３では３つのデジタルアナログ変換部３６により３出力を行った例で示したが、一般にＭチャンネル出力ドライバＩＣの場合、３６をＭ個並べればよい。
【００３９】
一方基準電流１９を生成する方法として、一般的には図５に示すような定電流回路を用いる。信号線１９に出力される電流値は、電源５１と基準電圧信号線１５の電位差を抵抗素子１１の抵抗値で割った値が出力される。
【００４０】
以上のような構成を用いることで基準電流と入力データに応じた電流値が出力される電流ドライバＩＣ１７ができる。
【００４１】
一般にドライバＩＣは、図２に示すようにパネルの額縁部に配置されることが多い上に、額縁サイズを小さくしたいため、一般的には細長い形状で作成されることが多い。出力パッドが並ぶ辺が長辺となる。従って図３に示したデジタルアナログ変換部３６は横に長く配置することが多い。そのため、分配用ミラートランジスタ３２から離れた場所に、カレントミラーの受けとなるトランジスタが配置される可能性が高くなる。この場合、ミラーを形成する１対のトランジスタの組において、移動度や閾値電圧が異なる可能性があり、実際のミラー比が設計値とは異なる。ドライバＩＣは一般にクリスタルシリコンでできており、トランジスタの特性は、ウエハ面内でなだらかに変化すると考えられる。例えば図２６（ａ）の２６１から２６３のような閾値電圧のチップ内分布があげられる。この分布により図２６（ｂ）に示すように同一デジタルアナログ変換部を並べたとしても出力電流が２６１ｂから２６３ｂに示すように変化する。このときに図１に示すような２つのドライバを並べた構成を考えた場合、図２７に示すようにドライバＩＣ１７の境界で、出力電流に大きなずれが発生し、ブロックむらとして表示に影響を与える。
【００４２】
そこで図１で用いる電流ドライバＩＣ１７は基準電流源１０をチップの両端に用意し、図４に示すようにチップの両端から基準電流を供給し、共通ゲート線３７を２つのトランジスタ３２間の抵抗が数キロオームから数メガオーム程度となるように配線した。
【００４３】
これにより、最も分配用ミラートランジスタ３２ａから離れていたＮ番目の出力（ＩｏｕｔＮ、３４ｃ）の近接にミラートランジスタ３２ｂが配置される。
【００４４】
図２８（ａ）に示したような閾値電圧の分布があった場合、１９ａ及び１９ｂから電流Ｉ１が流れるとき、３２ａ及び３２ｂのゲート電圧はそれぞれ異なり、（３２ａのゲート電圧）＜（３２ｂのゲート電圧）となる。この電圧値をそれぞれＶｇ１、Ｖｇ２とする。共通ゲート線３７の抵抗を高くすることにより、入力基準電流１９ａ及び１９ｂがロスすることなく、共通ゲート線３７の両端の電位差を発生させることができる。図２８（ｂ）に示すようにＩｏｕｔ１に違いゲート線の電圧はＶｇ１に、ＩｏｕｔＮに近いゲート線の電圧はＶｇ２にできる。出力電流値は図２８（ｃ）のようになり、少なくともチップの両端の出力電流値はほぼ等しい値Ｉ１にすることが可能である。
【００４５】
以上のような電流出力段１４の構成を用いることで、図１のように２つのドライバＩＣ１７を並べた場合、基準電流１９ｂ及び１９ｃの入力が同一であればＩｏｕｔＮ及びＩｏｕｔ（Ｎ＋１）の出力電流が全白時にＩ１となるため、ブロックむらがない表示が可能である。
【００４６】
つまりブロックむらの発生を抑えるには、異なるＩＣ間で隣接する基準電流１９のばらつきが小さいことが重要である。
【００４７】
この基準電流１９のばらつきを少なくするために図１及び図１２の構成を考案した。
【００４８】
第１の方法である図１について説明を行う。
【００４９】
図１の方法では、チップ内の２つの基準電流源を形成するために、図５で示した構成要素が２つずつ、チップ内に内蔵されている。また、抵抗素子１１については２パーツに分割し、全部で４パーツ存在する。ただし３パーツ以上に分割しても良い。抵抗値の精度の問題から通常抵抗は外付けとすることが多いが、本実施の形態では内蔵する構成とした。この場合、外付け部品を少なくすることが可能であり、コスト及び実装面積が削減可能となるメリットがある。ただし、本発明は抵抗を外付けとして実施しても良い。このときは抵抗素子は１パーツでよい。
【００５０】
ドライバＩＣ１７を１つ使いにした場合、もしくは複数チップ使用の場合において、他のドライバＩＣと隣接しない場合、電流源は図１の１０ａに示すような構成とする。
【００５１】
２つのドライバＩＣ１７が接する場合における電流源の構成は図１の中央部に示した２つの電流源の構成のようになる。外部配線１６により２つ必要な抵抗素子１１のうち一方を異なるＩＣ１７から取り込むようにした。ドライバ１７ａの右端の定電流源回路を図９（ａ）に、ドライバ１７ｂの左端の定電流源回路を図９（ｂ）に示す。図９の各構成要素についた番号は図１と対応している。
【００５２】
抵抗素子１１は隣り合うＩＣ１７の両方から１つずつ持ってきている。図９（ａ）では１１ｄはＩＣ１７ａから、１１ｅはＩＣ１７ｂのものである。また図９（ｂ）では１１ｃはＩＣ１７ａから、１１ｆはＩＣ１７ｂのものである。抵抗素子１１の抵抗値を図９のように定義すると、１９ｂに流れる電流（Ｉ１９ｂ）はＶｓｔｄ１／（Ｒ１＋Ｒ２）であり、１９ｃに流れる電流（Ｉ１９ｃ）はＶｓｔｄ２／（Ｒ３＋Ｒ４）となる。１５ａ及び１５ｂの基準電圧信号線はＩＣ１７外部にて接続するので、Ｖｓｔｄ１＝Ｖｓｔｄ２となる。従ってＩ１９ｂとＩ１９ｃが異なる要因になるのは、４つの抵抗素子１１のばらつきによる。
【００５３】
ＩＣ１７内部で抵抗を作成するには、拡散抵抗とポリシリコン抵抗がある。よりばらつきの少ない抵抗を作成するには、ポリシリコン抵抗を用いるほうがよく、チップ間及びロット間を含めるとおよそ５％程度のばらつきである。しかし、同一チップ内に近接して２つの抵抗素子１１を作成した場合、抵抗値のばらつきは０．１％程度となる。よって図１及び図９に示す抵抗素子１１ｃと１１ｄ間（Ｒ３とＲ２）、１１ｅと１１ｆ間（Ｒ１とＲ４）のばらつきは０．１％に抑えられる。従って、Ｉ１９ｂとＩ１９ｃ間でのばらつきの要因となる（Ｒ１＋Ｒ２）と（Ｒ３＋Ｒ４）間のばらつきは、０．１の２乗平均である０．１４％となる。
【００５４】
このように、電流値を決める抵抗を隣接する２つのチップから相互にとることで、チップ間及びロット間ばらつきとは無関係となり、５％程度ばらつきのあるポリシリコン抵抗でも実用可能となる。よって、内蔵抵抗、ブロックむらのできないドライバＩＣ１７が実現可能である。
【００５５】
図１では２個のドライバＩＣ１７で説明を行ったが、一般にＭ個のドライバＩＣを並べた場合にも同様に実施が可能である。その例を図２９に示す。
【００５６】
なお、上記の実施の形態において、ドライバＩＣであるＩＣ１７ａおよび１７ｂは、本発明の駆動用半導体回路に相当する。また、基準電流生成部１０ａ、１０ｂおよび同等の部分は、本発明の基準電流生成手段に相当する。また、電流出力段１４ａ、１４ｂは本発明の駆動電流出力機構に相当する。
【００５７】
また、共通ゲート線３７は本発明の共通ゲート線に相当し、分配用ミラートランジスタ３２ａ、３２ｂは本発明の電流分配手段に相当する。また、デジタル−アナログ変換部３６ａ〜３６ｃは本発明の駆動電流生成手段に相当する。また、電源５１およびそれと同等の部分は本発明の所定の電源に相当し、基準電圧信号線１５から入力される基準電圧信号は、本発明の基準電圧信号に相当する。
【００５８】
また、抵抗素子１１ｃ〜１１ｆは第１の本発明の直列接続された複数の抵抗素子に相当し、特に図１に示す抵抗素子１１ｃ、１１ｄが第１の本発明の、隣り合う一対の駆動用半導体回路の一方のチップ上に形成された抵抗素子である場合、同図に示す抵抗素子１１ｅ、１１ｆは隣り合う一対の駆動用半導体回路の他方のチップ上に形成された抵抗素子に対応することになる。
【００５９】
（実施の形態２）
図１３は第２の実施の形態である。
【００６０】
図１と異なる点は、抵抗素子１１の接続方法である。４つの抵抗素子とも、外部接続端と逆の端子は電源と接続されている。
【００６１】
基準電流生成部の回路図を図１５に示す。なおここでは基準電圧信号線１５はＩＣチップ外で接続している。
【００６２】
基準電流１９のばらつきは、第１の実施例と同様に、抵抗値のばらつきにより決まる。Ｒ２１とＲ２２、Ｒ３１とＲ３２は同一チップ内にあるため、この間のばらつきは０．１％程度となる。従って、Ｒ２２とＲ３１の合成抵抗であるＲｂとＲ２１とＲ３２の合成抵抗であるＲｃ間でのばらつきは０．１４％のばらつきとなる。
【００６３】
この場合にもチップ間ばらつきの影響が見かけ上なくなるため、ポリシリコン抵抗で作成しても、ブロックむらのない表示が可能となる。
【００６４】
以上の説明において、基準電圧信号線１５は外部よりアナログ電圧を入力した例で説明を行ったが、図５の構成を図６に示すようにして、アナログ電圧をプログラマブルに変更できるようにしてもよい。図６では、制御データ６３に応じて、スイッチ６２のオンオフ状態が変化し、基準電圧１５の値が変化する。制御データ６３に応じて、基準電流１９の値ひいては表示パネルの輝度を変えることが可能である。第１の実施例では図７のように、第２の実施例では図１４に示すような構成となる。なお図１のように複数のドライバＩＣ１７を用いる場合、図７の回路をＩＣ１７ごとに個別に動作させてもよいが、図１０に示すように複数の基準電流発生回路に供給する基準電圧信号線１５を１つの電圧調節部６５により制御してもよい。このようにＩＣ１７内部において、基準電流１９を調整できるような構成にすることで、例えば図３０に示すような携帯情報端末において、電池のもちをよくするために、ボタン３０２が操作されたときには、通常の輝度で表示を行い、ある一定期間がたった後には輝度を低下させるということが可能となる。具体的には、ボタン３０２において入力が発生したときにＣＰＵ３１２に情報転送する。ＣＰＵはコントローラ３１３に信号を送り、コントローラ３１３により、ドライバＩＣ１７内部の制御データを書き換え、基準電圧１５をあらかじめ定められたデフォルト値に設定する。一方、ＣＰＵ３１２にて、ある一定時間をカウントし、一定時間後にはコントローラ３１３に再び信号を送り、コントローラ３１３はドライバＩＣ１７の制御データを書き換え、基準電圧信号線１５の電圧を低下させることで、輝度を下げる。極端には、基準電流がほとんど流れないような基準電圧１５の設定が電圧調整部６５により行えるようにしてもよい。これにより、ドライバＩＣ１７内部に流れる電流値を下げることが可能であり、さらに、表示素子に流れる電流も下げることで、消費電力を下げることも可能となる。
【００６５】
他にも、図３１のボタンなど３０２に代わって、光センサを用いれば、表示パネルの周辺環境（周りの明るさ）により、輝度を調整できるという利点がある。このドライバＩＣ１７が主に用いられる有機発光素子では、暗闇の中では視認性が高く、明るい外光下（例えば太陽光下）では視認性が低い。そこで、光センサにより、周囲の照度が高いときには、ＣＰＵ、コントローラの制御により、ドライバＩＣ１７の基準電流をたくさん流すようにし、周囲の照度が低いときには、ドライバＩＣ１７の基準電流を少なくするようにするということが可能である。周囲の環境に応じて最も見やすい輝度で表示するという制御が可能になるという利点がある。
【００６６】
このドライバＩＣ１７が複数用いられ、図１に示す第１の形態を実施する場合には、図７のような構成となる。ここでは、定電流源回路は１つしか記載していないが、複数の定電流源回路を１つの電圧調節部６５で制御してもよい。例えば図１０のような構成が考えられる。
【００６７】
低電力化への方法としては、図２５のような構成をとることも可能である。図１の構成に対し、基準電流線１９にスイッチ２５１を設けた。スイッチ２５１を非導通状態とすることで、基準電流を０にすることができ、ＩＣ１７内部で消費する電力を削減することが可能である。
【００６８】
温度特性を持つ表示素子を表示部に用いた表示装置においては、温度特性を補償するための機能が必要となる。例えば、温度によって電流−輝度特性が変化し、同一電流入力に対し、輝度が変化するということが発生する素子もある。
【００６９】
輝度を一定に保つには、温度に応じて基準電流を変化させればよい。例えば図６に示した温度補償素子６１を抵抗１１に並列に接続する方法がある。これにより、合成抵抗値は温度により変化し、基準電流１９も変化する。この変化を温度特性を補償するような方向に変化させることで、温度変化に強い表示装置を実現することが可能となる。
【００７０】
図１の構成において温度特性補償を行う場合には図１２のように温度補償素子１２１をつければよい。温度によって、基準電流を決める抵抗値が変化するため温度特性補償が可能となる。
【００７１】
ポリシリコン抵抗のばらつきはチップ内近接ではおよそ０．１％、チップ間、ロット間では５％程度である。この範囲であれば、本発明を用いることでブロックむらをなくすことができる。しかし、プロセス上の問題等でばらつきが大きくなることもある。ばらつきが大きくなると不良品となり、ドライバＩＣ１７の歩留まりが低下する。そこで、図８に示すように、抵抗素子１１の抵抗値を調整できるような機能を設けることで、ばらつき範囲からはずれたドライバＩＣも、ばらつき範囲内の値にすることで、良品とすることが可能となる。
【００７２】
具体的には抵抗素子１１を複数のパーツに分割する。複数のパーツのうちのいくつかのパーツは配線ショートする。抵抗素子１１ａの抵抗値を大きくするには、短絡した温度補償素子の配線をＦＩＢ等でパターンカットすればよい。抵抗値をどれだけ大きくするかは、パターンカットする８１の数で調整可能である。抵抗素子１１ｂについても同様であり、本発明で用いたすべての抵抗素子１１に適応可能である。また、パターンカットの代わりに、８１ａ〜８１ｅにそれぞれ開閉可能なスイッチを設けて、開閉制御することにより、抵抗素子の抵抗値を調整してもよい。
【００７３】
このようにより多くのドライバＩＣを良品とできる構成とすることで、歩留まりが上昇し、低コスト、かつむらの少ない表示装置が実現可能となる。
【００７４】
なお、上記の説明において、図１３に示す抵抗素子１１ｃ、１１ｄが第２の本発明の、隣り合う一対の駆動用半導体回路の一方のチップ上に形成された抵抗素子である場合、同図に示す抵抗素子１１ｅ、１１ｆは隣り合う一対の駆動用半導体回路の他方のチップ上に形成された抵抗素子に対応することになる。
【００７５】
また、電流調節部６５は、本発明の基準電圧制御手段に相当し、スイッチ２５１は、本発明のスイッチ手段に相当する。また、温度補償素子１２１は本発明の温度検出素子に相当する。
【００７６】
（実施の形態３）
電流出力段１４が図３及び図４で示す構成である場合、先に述べたとおり、図２６（ａ）に示すようなしきい値特性を持つウエハーを使用したときに、出力電流が端子ごとに傾斜を持って出力される。図４の構成により、左右端の電流値はほぼ同一にすることが可能であるが、全出力端子にわたってそろえることは難しい。一般的には隣接間の出力ばらつきが１％以内であれば、表示に支障はなく、閾値特性の傾きがその範囲内であればよい。しかし、ＩＣ作成時のプロセスばらつき、製膜装置の状態等によっては傾きが急になることがあり、その場合、該当するＩＣは不良品となり歩留まりが悪くなることが考えられる。
【００７７】
そこで、本実施の形態ではさらに、図２６（ａ）のような傾きによらず、均一な表示が実現できる構成を実現し、さらにそのＩＣを複数個使ったときのブロックむらを防ぐ方法を考案した。
【００７８】
均一表示を実現するために、基準電流を各出力に分配し、出力ごとに設けられた基準電流を元に、階調表示を行うことにする。電流分配を行う方法を図１６及び１７に、出力段の構成を図１１に示す。
【００７９】
各出力への基準電流の分配は３段階により行われる。１つの基準電流源１６１（親電流源）からまずＮ個の電流源１６２（子電流源）に電流を分配する。さらに子電流源１６２の電流をＭ個の電流源３２（孫電流源）に分配する。これにより、１つの基準電流から、Ｍ×Ｎ個に電流を分配することが可能となった。
【００８０】
この図では１つの電流源をＭ×Ｎ個に分配するにあたり、２回に分けて電流分配を行っている。分配回数に付いては１回でも、３回以上であっても実現可能であるが、２から３回で分割を行うことが最もよい。
【００８１】
各分配手段における電流ばらつきが、分配回数の増加に伴い出力電流のばらつきとして影響する。各分配段階でのばらつきの２乗平均として、出力に影響を及ぼすため、隣接出力のばらつきを１％以内に収めるためには、分配回数を少なくするか、１回の分配でのばらつきを小さくする必要がある。１回の分配でのばらつきを小さくするには一般的にはトランジスタサイズを大きくするしかなく、トランジスタサイズの増大はチップ面積の増大にもつながり、ＩＣ１７のチップが大きくなるという欠点がでる。また分配回数がおおいとそれだけトランジスタの数も多くなるため、これもまたチップ面積が増大する。それゆえ分配回数は多くても３回程度である。
【００８２】
一方、１回ですべての出力に分配する場合は出力数が３０以内のものでは有効であるが、１００出力を超えるドライバＩＣでは適用しにくい。１回の分配で出力数だけ電流を分配するには少なくとも、出力数＋１個のトランジスタからなるカレントミラーを形成する必要がある。カレントミラーは一般的にはミラーを形成するトランジスタ同士を近接配置することで、近接ではトランジスタ特性がほぼ等しいということを利用して、ミラーを行っている。出力数＋１個のカレントミラーを形成すると、ミラー元のトランジスタと、ミラー先のトランジスタの配置が遠くなるものが発生するため、正確にミラーすることがしにくくなる。１回に分配する個数を多くても３０個程度にすることが望ましい。
【００８３】
図１７に電流分配の方法を示す。基準電流１９に対し、親電流源１６１とトランジスタ１７１によりＮ個の電流に分配する。このとき、トランジスタの組１７４と１６１は近接に配置し、Ｎ個の電流にばらつきがないようにする。次に、分配された各電流をさらにＭ個の電流に分配する。このときもトランジスタ１６２と１７５は近接に配置し、特性ばらつきによる電流ばらつきを抑える。出力ごとに基準電流を分配できた。この分配した電流１１５（孫基準電流）を元に図１１に示すような構成で、入力階調データに応じた電流を出力線１１４から出力する。（この例では６ビットのデータに応じて、適切な電流量を出力する）なおＭ及びＮは２以上３０以下が好ましい。
【００８４】
ドライバＩＣ１７は、長方形型に作成されることが多く、その長辺側に出力パットを並べることが多い。電流出力段１４の各出力はチップ面積の有効利用から、当該出力パッドの近くに置くことが多い。そのため、Ｍ×Ｎ出力のドライバＩＣでは、１番目の出力段と、Ｍ×Ｎ番目の出力段は１０〜２５ｍｍ程度はなれていることが多い。１つの基準電流を、Ｍ×Ｎ個に分配する際には、各出力までの引きまわしも重要になる。図１７の構成では、カレントミラーを形成し、電圧の形で情報を受け渡す部分については、近接に配置し、電流の形で情報が受け渡されるところで、出力段の近傍まで引きまわしを行うようにした。このようにすることで、１０〜２５ｍｍ離れた出力へもばらつき少なく分配が可能となる。
【００８５】
さて、以上のような出力電流段を持つドライバＩＣ１７を複数個用いて表示を行う場合に、ブロックむらを防ぐには、各ＩＣに同一量の基準電流を供給する必要がある。
【００８６】
図１８に２つのドライバＩＣ１７間で基準電流１９のばらつきが小さくなる構成を示す。
【００８７】
電流出力段１８１ａ、１８１ｂに供給される基準電流値を決める基準電圧１５は外部で接続することで、同一電圧が供給される。次に抵抗素子１１は第１及び第２の実施の形態と同様に２つに分割し、１つを隣接ＩＣ、１つを当該ＩＣに内蔵されたものを用いることで、１１ｂ、１１ｃの合成抵抗値と１１ａ、１１ｄの合成抵抗値間のばらつきは、内蔵ポリシリコン抵抗のチップ内ばらつきである０．１％の２乗平均である０．１４％程度である。基準電流は０．１４％のばらつきですむ。これは実施例１及び２と同等である。
【００８８】
本実施の形態における電流出力段での電流ばらつきは、基準電流１９のばらつきが０．１４％であることを考慮すると、デジタルアナログ変換部３６に用いられるトランジスタのばらつきは０．５％以下である必要がある。この条件では、チップ内隣接端子間ばらつきが０．５％以下、チップ間隣接端子ばらつきが０．７２％＝（（０．１４）２＋（０．５）２＋（０．５）２）以下となる。全ての隣接端子間でばらつきが１％以下を実現できる。そのためには階調表示用電流源３３のトランジスタサイズは、図１９に示したトランジスタサイズと出力電流ばらつきの関係から３３平方μｍ以上必要である。
【００８９】
以上の説明においてはモノクロ出力のドライバとして説明を行ったが、マルチカラー出力のドライバにも適用可能である。表示色数倍同一回路を用意すればよい。例えば、赤、緑、青の３色出力の場合、３つの同一回路を同一ＩＣ内にいれ、それぞれを赤用、緑用、青用として使用すればよい。
【００９０】
また、以上の説明において、画素に用いられるトランジスタがｐ型トランジスタを用いた場合で説明を行ったが、図２２のようなｎ型トランジスタで画素回路を形成した場合でも同様に本発明を実施できる。ソース信号線２０１に流れる電流の向きが反転している違いだけであるためである。このときの図１に対応した図を図３２に示す。また電流出力段１４に関してはｐ型のトランジスタでカレントミラーを作成すれば、電流の向きを逆にすることが可能である。
【００９１】
なお、上記の説明において、電流出力段１８１ａ、１８１ｂは第４の本発明の駆動電流出力機構に相当する。また、図１７に示す基準電流の分配の構成は、第５の本発明の駆動電流出力機構の多段構造に相当する。また、上記の説明においては、図１８に示す抵抗素子１１ａ〜１１ｄにおいて、１１ａおよび１１ｄと、１１ｂおよび１１ｃとは直列接続しているものとしたが、並列接続であってもよい。
【００９２】
【発明の効果】
以上のように、電流出力型ドライバにおいて、チップのばらつきによるブロックむらを防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明における第１の実施の形態を示した図
【図２】複数のドライバＩＣを用いた表示装置を示した図
【図３】ドライバＩＣの電流出力段の例を示した図
【図４】ドライバＩＣの両側から基準電流を供給した時の電流出力段の例を示した図
【図５】定電流源回路の図
【図６】電子ボリュームにより電流値を可変できるようにし、温度補正も行える定電流源回路を示した図
【図７】図６に示した定電流源回路において、異なるドライバＩＣの抵抗も用いた場合を示した図
【図８】図７に示した定電流回路において、抵抗の値をトリミング操作により変更できるようにした機能を持たせたときの回路を示した図
【図９】図１における、２つの異なるＩＣにした図
【図１０】複数のドライバＩＣを用いた場合における、電子ボリュームを用いた基準電流発生部の接続例を示した図
【図１１】図１６及び図１７の構成における、入力階調データに応じた電流を出力するブロックを示した図
【図１２】図１の構成に、温度補償機能を設ける場合を示した図
【図１３】本発明の第２の実施の形態を示した図
【図１４】本発明の第２の実施の形態における１つの基準電流生成部の回路を示した図
【図１５】複数のドライバＩＣを用いて第２の実施の形態を実施した場合の２つの基準電流生成部において、２つの基準電流のばらつきが少なくなる回路例を示した図
【図１６】本発明の第３の実施の形態の、基準電流を各出力に分配する概念を示した図
【図１７】基準電流を分配する回路を示した図
【図１８】基準電流を各出力に分配する実施の形態における、複数のドライバＩＣの接続関係を示した図
【図１９】トランジスタサイズと出力ばらつきの関係を示した図
【図２０】カレントコピアの画素構成を用いたアクティブマトリクス型表示装置を示した図
【図２１】カレントミラーの画素構成を用いたアクティブマトリクス型表示装置を示した図
【図２２】ｎ型トランジスタを用いた場合のカレントコピアを用いた画素回路を示した図
【図２３】有機発光素子を用いた単純マトリクス型表示装置を示した図
【図２４】本発明の実施の形態のうちの少なくとも１つを用いたテレビを示した図
【図２５】本発明の第１の実施の形態から、基準電流を切断することで、消費電力を低減させる方法を示した図
【図２６】分配用ミラートランジスタからの距離によって、トランジスタの特性及びそれに応じて出力電流が変化する例を示した図
【図２７】従来の例におけるドライバＩＣを２つ接続したときの表示装置のソース信号線への出力電流の端子ごとの変化を示した図
【図２８】本発明において、基準電流源をチップ両端に配置することで、出力電流を左右端でほぼ等しい値にできることを示した図
【図２９】本発明の第１の実施の形態における４つ以上のＩＣを接続したときの外部配線の接続を示した図
【図３０】本発明を実施した表示パネルと、アンテナとキー入力を設けた携帯情報端末
【図３１】図３０に示した携帯情報端末のボタン入力により、本発明のドライバＩＣの制御を行うためのブロック図
【図３２】ｎ型トランジスタを画素に適用した表示装置における、本発明のドライバＩＣの概略回路を示した図
【符号の説明】
１１  抵抗素子
１２  演算増幅器
１３  トランジスタ
１４  電流出力段
１５  基準電圧信号線
１６  外部配線
１７  ドライバＩＣ
１８  電流出力
１９  基準電流線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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