(57)【要約】【課題】冗長回路を備える半導体記憶装置の製造の歩留まりを向上させる技術を提供する。【解決手段】半導体記憶装置１は、正規ＲＡＭ２と、正規ＲＡＭ２とは独立して設けられ、冗長回路として機能する冗長ＲＡＭ３と、正規ＲＡＭ２の正規メモリセルアレイを、冗長ＲＡＭ３の冗長メモリセルアレイで置換する制御部４とを備えている。制御部４は、冗長メモリセルアレイを構成する複数の冗長メモリセルの一部で、正規メモリセルアレイを置換することが可能である。そのため、不良が発生している冗長メモリセルを使用せずに、欠陥を生じている正規メモリセルアレイを置換することができる。その結果、半導体記憶装置１の製造の歩留まりが向上する。【選択図】　　　　図１
2004127475.tif 000002
【特許請求の範囲】
【請求項１】
正規メモリセル領域を有する第１の記憶装置と、
前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域を構成する複数の冗長メモリセルの一部で、前記正規メモリセル領域の前記置換対象単位を置換することが可能な制御部と
を備え、
前記置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さい、半導体記憶装置。
【請求項２】
正規メモリセル領域を有する第１の記憶装置と、
前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部と
を備え、
前記置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さく、
前記制御部は、
前記置換対象単位を前記冗長メモリセル領域で置換する際、
前記第１の記憶装置における単位データのうち、前記置換対象単位に対応したデータ以外については、そのビット位置でそのまま出力し、
前記置換対象単位に対応したデータについては、その替わりに、そのビット位置に、前記冗長メモリセル領域から読み出したデータを出力する、半導体記憶装置。
【請求項３】
正規メモリセル領域をそれぞれが有し、互いに独立して設けられ、かつ互いに異なるアドレス領域が割り当てられた複数の第１の記憶装置と、
各前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、
各前記第１の記憶装置において、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、入力されたアドレスに基づいて、複数の前記第１の記憶装置のうち、前記アドレスに対応した前記第１の記憶装置における前記置換対象単位を、前記冗長メモリセル領域で置換する制御部と
を備え、
各前記第１の記憶装置において、前記置換対象単位に対応したデータのビット数は、単位データのビット数よりも小さい、半導体記憶装置。
【請求項４】
行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第１の記憶装置と、
前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部と
を備え、
前記正規メモリセル領域の前記置換対象単位は、列方向に並ぶ前記正規メモリセルで構成されている第１の置換対象単位と、行方向に並ぶ前記正規メモリセルで構成されている第２の置換対象単位とを含み、
前記制御部は、
前記第１の置換対象単位を前記冗長メモリセル領域で置換する列置換と、
前記第２の置換対象単位を前記冗長メモリセル領域で置換する行置換と
を行い、
前記第１の置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さく、かつ前記第２の置換対象単位に対応したデータのビット数よりも小さい、半導体記憶装置。
【請求項５】
ビット線が延在する第１の方向と、前記第１の方向に垂直であって、ワード線が延在する第２の方向とに沿って並び、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第１の記憶装置と、
前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部と
を備え、
前記置換対象単位は、前記第２の方向に並ぶ前記正規メモリセルで構成されており、
前記置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さい、半導体記憶装置。
【請求項６】
正規メモリセル領域を有する第１の記憶装置と、
前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部と
を備える半導体記憶装置であって、
前記置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さく、
前記半導体記憶装置には、
中間接続端子と、
前記第２の記憶装置におけるデータの出力端子と、前記中間接続端子とを接続する第１のデータ出力選択回路と、
前記中間接続端子と、前記半導体記憶装置におけるデータの出力端子とを接続する第２のデータ出力選択回路と
が設けられており、
前記中間接続端子の端子数は、前記第２の記憶装置における出力端子の端子数よりも小さい、半導体記憶装置。
【請求項７】
行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域と、第１の冗長メモリセル領域とを有する第１の記憶装置と、
前記第１の記憶装置とは独立して設けられ、第２の冗長メモリセル領域を有する第２の記憶装置と、
制御部と
を備え、
前記第１の記憶装置は、前記正規メモリセル領域のうち、行方向に並ぶ前記正規メモリセルで構成されている第１の領域に欠陥が生じた際には、前記第１の領域を前記第１の冗長メモリセル領域で置換し、
前記制御部は、前記正規メモリセル領域のうち、列方向に並ぶ前記正規メモリセルで構成されている第２の領域に欠陥が生じた際には、前記第２の領域を前記第２の冗長メモリセル領域で置換する、半導体記憶装置。
【請求項８】
行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第１の記憶装置と、
前記第１の記憶装置とは独立して設けられ、第１の冗長メモリセル領域を有する第２の記憶装置と、
各前記第１，２の記憶装置とは独立して設けられ、第２の冗長メモリセル領域を有する第３の記憶装置と、
欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定する制御部と
を備え、
前記正規メモリセル領域の前記置換対象単位は、行方向に並ぶ前記正規メモリセルで構成されている第１の置換対象単位と、列方向に並ぶ前記正規メモリセルで構成されている第２の置換対象単位とを含み、
前記制御部は、前記第１の置換対象単位を前記第１の冗長メモリセル領域で置換し、前記第２の置換対象単位を前記第２の冗長メモリセル領域で置換する、半導体記憶装置。
【請求項９】
前記置換対象単位に対応したデータのビット数は複数である、請求項１乃至請求項６のいずれか一つに記載の半導体記憶装置。
【請求項１０】
前記制御部は、
前記半導体記憶装置におけるデータの複数の出力端子のそれぞれに対応して設けられ、前記第２の記憶装置におけるデータの出力端子と、前記半導体記憶装置におけるデータの出力端子とを接続する複数のバッファを有し、
前記置換対象単位に対応したデータのビット数は複数であって、
前記バッファは、前記置換対象単位に対応したデータのビット数の単位で、活性化・不活性化が前記制御部によって制御される、請求項１乃至請求項５のいずれか一つに記載の半導体記憶装置。
【請求項１１】
前記制御部は、
入力されたアドレスに基づいて、前記列置換及び前記行置換のいずれか一方を行い、
前記アドレスが、前記第１，２の置換対象単位の両方に含まれる前記正規メモリセルを示す場合には、前記行置換を優先させて行う、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、冗長回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
図６６は第１の従来技術における半導体記憶装置の構成を示す回路図である。図６６に示すように、第１の従来技術における半導体記憶装置は、３ビット×３２ワード構成の正規ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１０１と、１ビット×３２ワード構成の冗長ＲＡＭ１０２とを備えている。冗長ＲＡＭ１０２は、正規ＲＡＭ１０１とは独立して設けられており、正規ＲＡＭ１０１の冗長回路として機能する。
【０００３】
正規ＲＡＭ１０１には、５ビットのアドレスＡＡ＜４：０＞がアドレスＡ＜４：０＞として、ライト信号ＷＥがライト信号ＷＥ１として入力され、更に、３ビットのデータＤＩ＜３：１＞が入力される。また正規ＲＡＭ１０１は、３ビットのデータＤＯ＜３：１＞を出力する。
【０００４】
冗長ＲＡＭ１０２には、５ビットのアドレスＡＡ＜４：０＞がアドレスＡ＜４：０＞として入力され、更に、ライト信号ＷＥ２と、１ビットのデータＤＩ＜０＞とが入力される。また冗長ＲＡＭ１０２は、１ビットのデータＤＯ＜０＞を出力する。
【０００５】
第１の従来技術における半導体記憶装置は、選択回路１０３〜１０５，１０９，１１０と、ＡＮＤ回路１０８と、ＯＲ回路１０６，１０７とを更に備えている。選択回路１０３は、信号Ｆ＜３＞に基づいて、正規ＲＡＭ１０１から出力されるデータＤＯ＜３＞及びデータＤＯ＜２＞のどちらか一方を選択する。そして、選択したデータをデータＸＤＯ＜２＞として、半導体記憶装置の外部に出力する。同様に、選択回路１０４は、信号Ｆ＜２＞に基づいて、正規ＲＡＭ１０１から出力されるデータＤＯ＜２＞及びデータＤＯ＜１＞のどちらか一方を選択して、データＸＤＯ＜１＞として外部に出力する。そして、選択回路１０５は、信号Ｆ＜１＞に基づいて、正規ＲＡＭ１０１から出力されるデータＤＯ＜１＞及び冗長ＲＡＭ１０２から出力されるデータＤＯ＜０＞のどちらか一方を選択して、データＸＤＯ＜０＞として外部に出力する。
【０００６】
図６７は、正規ＲＡＭ１０１の構成を示す回路図である。図６７に示すように、正規ＲＡＭ１０１は、書き込みドライバーＷＤ１ａ〜ＷＤ１ｃと、センスアンプＳＡ１ａ〜ＳＡ１ｃと、列アドレスデコーダ１２１と、行アドレスデコーダ１２２と、列セレクタ回路１２３ａ〜１２３ｃと、８行×１２列で配列された複数のメモリセル１２０を備えている。そして、８行×４列のメモリセル１２０で、メモリセル群１２４ａ〜１２４ｃを構成している。なお図６７と後述する図６８では、紙面左右方向を列方向、紙面上下方向を行方向とし、列方向にビット線が、行方向にワード線が配置されている。また、図中の番号０〜３１は、各メモリセル群１２４ａ〜１２４ｃにおけるメモリセル１２０のそれぞれのアドレスを、１０進数表記で示している。
【０００７】
列アドレスデコーダ１２１には２ビットのアドレスＡ＜１：０＞が入力されており、行アドレスデコーダ１２２には３ビットのアドレスＡ＜４：２＞が入力されている。行アドレスデコーダ１２２はアドレスＡ＜４：２＞をデコードして、そのデコードした結果が示す行を選択する。そして、列アドレスデコーダ１２１は、アドレスＡ＜１：０＞をデコードして、その結果を各列セレクタ回路１２３ａ〜１２３ｃに通知する。各列セレクタ回路１２３ａ〜１２３ｃは、受け取ったデコード結果が示す列を選択する。これにより、各メモリセル群１２４ａ〜１２４ｃにおいて、アドレスＡ＜４：０＞が示すメモリセル１２０が選択される。
【０００８】
正規ＲＡＭ１０１からデータが出力される際には、メモリセル群１２４ａにおいて選択されたメモリセル１２０からの信号がセンスアンプＳＡ１ａで増幅されて、データＤＯ＜１＞として出力される。また、メモリセル群１２４ｂにおいて選択されたメモリセル１２０からの信号がセンスアンプＳＡ１ｂで増幅されて、データＤＯ＜２＞として出力される。そして、メモリセル群１２４ｃにおいて選択されたメモリセル１２０からの信号がセンスアンプＳＡ１ｃで増幅されて、データＤＯ＜３＞として出力される。
【０００９】
ライト信号ＷＥ１＝０のとき、つまり正規ＲＡＭ１０１にデータが書き込まれる際には、入力されたデータＤＩ＜１＞が、書き込みドライバーＷＤ１ａを介して、メモリセル群１２４ａの選択されたメモリセル１２０に書き込まれる。また、入力されたデータＤＩ＜２＞が、書き込みドライバーＷＤ１ｂを介して、メモリセル群１２４ｂの選択されたメモリセル１２０に書き込まれる。そして、入力されたデータＤＩ＜３＞が、書き込みドライバーＷＤ１ｃを介して、メモリセル群１２４ｃの選択されたメモリセル１２０に書き込まれる。
【００１０】
図６８は、冗長回路として機能する冗長ＲＡＭ１０２の構成を示す回路図である。図６８に示すように、冗長ＲＡＭ１０２は、書き込みドライバーＷＤ２と、センスアンプＳＡ２と、列アドレスデコーダ１３１と、行アドレスデコーダ１３２と、列セレクタ回路１３３と、８行×４列で配列された複数のメモリセル１３０を備えている。なお、図中の番号０〜３１は、各メモリセル１３０のアドレスを１０進数表記で示している。また、８行×４列のメモリセル１３０をまとめて「メモリセル群１３４」と呼ぶ場合がある。
【００１１】
列アドレスデコーダ１３１には２ビットのアドレスＡ＜１：０＞が入力されており、行アドレスデコーダ１３２には３ビットのアドレスＡ＜４：２＞が入力されている。行アドレスデコーダ１３２はアドレスＡ＜４：２＞をデコードして、そのデコードした結果が示す行を選択する。そして、列アドレスデコーダ１３１は、アドレスＡ＜１：０＞をデコードして、その結果を列セレクタ回路１３３に通知する。列セレクタ回路１３３は、受け取ったデコード結果が示す列を選択する。これにより、メモリセル群１３４において、アドレスＡ＜４：０＞が示すメモリセル１３０が選択される。
【００１２】
ここで、アドレスＡＡ＜４：０＞が同じ値である場合、正規ＲＡＭ１０１の各メモリセル群１２４ａ〜１２４ｃにおいて選択されるメモリセル１２０のアドレスと、冗長ＲＡＭ１０２において選択されるメモリセル１３０のアドレスは同じである。例えば、アドレスＡＡ＜４：０＞に２進数表記で「０１０００」の値が与えれた場合、正規ＲＡＭ１０１の各メモリセル群１２４ａ〜１２４ｃにおいては、１０進数表記でアドレス８のメモリセル１２０が選択される。このとき、冗長ＲＡＭ１０２でも、１０進数表記でアドレス８のメモリセル１３０が選択される。
【００１３】
冗長ＲＡＭ１０２からデータが出力される際には、上述のようにして選択されたメモリセル１３０からの信号がセンスアンプＳＡ２で増幅されて、データＤＯ＜０＞として出力される。また、ライト信号ＷＥ２＝０のとき、つまり冗長ＲＡＭ１０２にデータが書き込まれる際には、入力されたデータＤＩ＜０＞が、書き込みドライバーＷＤ２を介して、選択されたメモリセル１３０に書き込まれる。
【００１４】
次に、正規ＲＡＭ１０１のメモリセル群１２４ａ〜１２４ｃのいずれか一つにおいて、メモリセル１２０に不良が生じている際の、第１の従来技術における半導体記憶装置のデータ出力動作について説明する。一例として、メモリセル群１２４ｂのメモリセル１２０に不良が発生している際の動作について説明する。なお、信号Ｆ＜３：０＞は、正規ＲＡＭ１０１が備えるテスト回路（図示せず）から出力される信号であって、メモリセル群１２４ｂに欠陥が発生している際には、信号Ｆ＜１＞＝０、信号Ｆ＜２＞＝０、信号Ｆ＜３＞＝１が出力される。
【００１５】
選択回路１０５は、信号Ｆ＜１＞＝０であるため、冗長ＲＡＭ１０２から出力されるデータＤＯ＜０＞を、データＸＤＯ＜０＞として出力する。選択回路１０４は、信号Ｆ＜２＞＝０であるため、正規ＲＡＭ１０１から出力されるデータＤＯ＜１＞を、データＸＤＯ＜１＞として出力する。選択回路１０３は、信号Ｆ＜３＞＝１であるため、正規ＲＡＭ１０１から出力されるデータＤＯ＜３＞を、データＸＤＯ＜２＞として出力する。
【００１６】
このようにして、欠陥を生じている正規ＲＡＭ１０１のメモリセル群１２４ｂが、冗長回路として機能する冗長ＲＡＭ１０２のメモリセル群１３４で置換され、正規ＲＡＭ１０１のメモリセル群１２４ｂからのデータの替わりに、冗長ＲＡＭ１０２のメモリセル群１３４からのデータが外部に出力される。
【００１７】
なお上述の例では、正規ＲＡＭ１０１から出力されるデータＤＯ＜１＞は、そのビット位置が１ビット分シフトして、半導体記憶装置の外部に出力されている。具体的に説明すると、データＤＯ＜１＞は、最下位のビット位置で正規ＲＡＭ１０１から出力されてるが、データＸＤＯ＜１＞として半導体記憶装置の外部に出力される際には、最下位から２ビット目のビット位置で出力されている（最下位のビット位置としては、データＸＤＯ＜０＞が出力されている）。
【００１８】
各メモリセル群１２４ａ〜ｃに欠陥が生じていない場合には、正規ＲＡＭ１０１からのデータＤＯ＜３：１＞は、それぞれのビット位置で、半導体記憶装置の外部に出力されるが、上述の例では、メモリセル群１２４ｂに欠陥が生じているため、それに対応したデータＤＯ＜２＞のビット位置（最下位から２ビット目）に、データを出力する必要があるために、データＤＯ＜１＞のビット位置を１ビット分シフトして出力している。このように、一部のデータのビット位置をシフトして置換を行う方法は「Ｉ／Ｏシフト置換方式」と呼ばれている。
【００１９】
上述の第１の従来技術における半導体記憶装置の変形例として、冗長ＲＡＭ１０２が、正規ＲＡＭ１０１の１列分のメモリセル１２０の個数（８個）と同じ個数のメモリセル１３０を備えており、そのメモリセル１３０で、正規ＲＡＭ１０１の１列分のメモリセル１２０だけを置換する第２の従来技術も提案されている。この第２の従来技術では、例えば正規ＲＡＭ１０１のメモリセル群１２４ｂにおいて、ある列に属するメモリセル１２０に不良が発生している場合、その列を示すアドレスＡ＜１：０＞が正規ＲＡＭ１０１に入力された際、アドレスＡ＜４：２＞の値に関わらず、データＤＯ＜２＞の替わりに、冗長ＲＡＭ１０２から出力されるデータＤＯ＜０＞が外部に出力される。
【００２０】
このように、冗長ＲＡＭ１０２が、正規ＲＡＭ１０１の１列分のメモリセル１２０の個数と同じ個数のメモリセル１３０だけを備えることによって、第１の従来技術よりも、冗長回路の回路規模を小さくすることができる。なお、第１，２の従来技術については、特開２００１−６３９１号公報に同様の技術が開示されている。
【００２１】
【発明が解決しようとする課題】
次に、上述の第１，２の従来技術のそれぞれにおける問題点を説明する。
【００２２】
Ａ．第１の従来技術の問題点
第１の従来技術における半導体記憶装置では、正規ＲＡＭ１０１のメモリセル群を、冗長ＲＡＭ１０２のメモリセル群１３４で置換する際には、冗長ＲＡＭ１０２が備えるメモリセル１３０のすべてが使用される。そのため、冗長ＲＡＭ１０２のメモリセル１３０に不良があった際には、冗長ＲＡＭ１０２を冗長回路として使用することができない。その結果、半導体記憶装置の製造の歩留まりが良くないといった問題点があった。
【００２３】
また、第１の従来技術において、正規ＲＡＭ１０１の複数のメモリセル群で欠陥が生じた際にでも、それらを救済することができるように、冗長ＲＡＭ１０２を更に設けて、冗長回路のビット数を増加させることが考えられる。この場合、Ｉ／Ｏシフト置換方式を採用している第１の従来技術では、図６９に示すように、正規ＲＡＭ１０１及び冗長ＲＡＭ１０２のデータを外部に出力するまでの選択回路の段数が、冗長回路のビット数だけ必要になる。そのため、正規ＲＡＭ１０１あるいは冗長ＲＡＭ１０２のデータ出力から、半導体記憶装置の外部へのデータ出力までの時間が増加し、所望の性能が得られないことがあった。その結果、半導体記憶装置の製造の歩留まりが低下するといった問題があった。
【００２４】
また第１の従来技術では、一つの冗長ＲＡＭ１０２で、一つの正規ＲＡＭ１０１しか救済することができないため、複数の正規ＲＡＭ１０１を救済するためには、複数の冗長ＲＡＭ１０２が必要である。そのため、冗長回路の回路規模が大きくなり、冗長回路での不良発生率が増加する。その結果、半導体記憶装置の製造の歩留まりが低下するといった問題点があった。
【００２５】
Ｂ．第２の従来技術の問題点
第２の従来技術における半導体記憶装置では、列方向、つまりビット線が延在している方向に並ぶ、正規ＲＡＭ１０１のメモリセル１２０を、冗長ＲＡＭ１０２のメモリセル１３０で置換している。メモリセル群には、列方向だけに欠陥が発生するとは限らず、行方向、つまりワード線が延在している方向にも欠陥が生じる場合がある。例えば、ワード線が断線する場合がこの例である。かかる場合には、第２の従来技術では、その行のメモリセル１２０のすべてを救済できないことがあった。そのため、半導体記憶装置の製造の歩留まりが良くないといった問題点があった。
【００２６】
本発明は、以上の問題点に鑑みて成されてたものであり、冗長回路を備える半導体記憶装置の製造の歩留まりを向上させる技術を提供することを目的とする。
【００２７】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体記憶装置は、正規メモリセル領域を有する第１の記憶装置と、前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域を構成する複数の冗長メモリセルの一部で、前記正規メモリセル領域の前記置換対象単位を置換することが可能な制御部とを備え、前記置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さい。
【００２８】
また、この発明のうち請求項２に記載の半導体記憶装置は、正規メモリセル領域を有する第１の記憶装置と、前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部とを備え、前記置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さく、前記制御部は、前記置換対象単位を前記冗長メモリセル領域で置換する際、前記第１の記憶装置における単位データのうち、前記置換対象単位に対応したデータ以外については、そのビット位置でそのまま出力し、前記置換対象単位に対応したデータについては、その替わりに、そのビット位置に、前記冗長メモリセル領域から読み出したデータを出力する。
【００２９】
また、この発明のうち請求項３に記載の半導体記憶装置は、正規メモリセル領域をそれぞれが有し、互いに独立して設けられ、かつ互いに異なるアドレス領域が割り当てられた複数の第１の記憶装置と、各前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、各前記第１の記憶装置において、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、入力されたアドレスに基づいて、複数の前記第１の記憶装置のうち、前記アドレスに対応した前記第１の記憶装置における前記置換対象単位を、前記冗長メモリセル領域で置換する制御部とを備え、各前記第１の記憶装置において、前記置換対象単位に対応したデータのビット数は、単位データのビット数よりも小さい。
【００３０】
また、この発明のうち請求項４に記載の半導体記憶装置は、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第１の記憶装置と、前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部とを備え、前記正規メモリセル領域の前記置換対象単位は、列方向に並ぶ前記正規メモリセルで構成されている第１の置換対象単位と、行方向に並ぶ前記正規メモリセルで構成されている第２の置換対象単位とを含み、前記制御部は、前記第１の置換対象単位を前記冗長メモリセル領域で置換する列置換と、前記第２の置換対象単位を前記冗長メモリセル領域で置換する行置換とを行い、前記第１の置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さく、かつ前記第２の置換対象単位に対応したデータのビット数よりも小さい。
【００３１】
また、この発明のうち請求項５に記載の半導体記憶装置は、ビット線が延在する第１の方向と、前記第１の方向に垂直であって、ワード線が延在する第２の方向とに沿って並び、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第１の記憶装置と、前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部とを備え、前記置換対象単位は、前記第２の方向に並ぶ前記正規メモリセルで構成されており、前記置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さい。
【００３２】
また、この発明のうち請求項６に記載の半導体記憶装置は、正規メモリセル領域を有する第１の記憶装置と、前記第１の記憶装置とは独立して設けられ、冗長メモリセル領域を有する第２の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定しておくとともに、前記正規メモリセル領域に実際に欠陥が生じた際に、前記冗長メモリセル領域で前記正規メモリセル領域の前記置換対象単位を置換する制御部とを備える半導体記憶装置であって、前記置換対象単位に対応したデータのビット数は、前記第１の記憶装置における単位データのビット数よりも小さく、前記半導体記憶装置には、中間接続端子と、前記第２の記憶装置におけるデータの出力端子と、前記中間接続端子とを接続する第１のデータ出力選択回路と、前記中間接続端子と、前記半導体記憶装置におけるデータの出力端子とを接続する第２のデータ出力選択回路とが設けられており、前記中間接続端子の端子数は、前記第２の記憶装置における出力端子の端子数よりも小さい。
【００３３】
また、この発明のうち請求項７に記載の半導体記憶装置は、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域と、第１の冗長メモリセル領域とを有する第１の記憶装置と、前記第１の記憶装置とは独立して設けられ、第２の冗長メモリセル領域を有する第２の記憶装置と、制御部とを備え、前記第１の記憶装置は、前記正規メモリセル領域のうち、行方向に並ぶ前記正規メモリセルで構成されている第１の領域に欠陥が生じた際には、前記第１の領域を前記第１の冗長メモリセル領域で置換し、前記制御部は、前記正規メモリセル領域のうち、列方向に並ぶ前記正規メモリセルで構成されている第２の領域に欠陥が生じた際には、前記第２の領域を前記第２の冗長メモリセル領域で置換する。
【００３４】
また、この発明のうち請求項８に記載の半導体記憶装置は、行列状に配列された複数の正規メモリセルで構成されている正規メモリセル領域を有する第１の記憶装置と、前記第１の記憶装置とは独立して設けられ、第１の冗長メモリセル領域を有する第２の記憶装置と、各前記第１，２の記憶装置とは独立して設けられ、第２の冗長メモリセル領域を有する第３の記憶装置と、欠陥が生じた前記正規メモリセル領域を救済する際に使用される置換対象単位を前記正規メモリセル領域に対して予め規定する制御部とを備え、前記正規メモリセル領域の前記置換対象単位は、行方向に並ぶ前記正規メモリセルで構成されている第１の置換対象単位と、列方向に並ぶ前記正規メモリセルで構成されている第２の置換対象単位とを含み、前記制御部は、前記第１の置換対象単位を前記第１の冗長メモリセル領域で置換し、前記第２の置換対象単位を前記第２の冗長メモリセル領域で置換する。
【００３５】
また、この発明のうち請求項９に記載の半導体記憶装置は、請求項１乃至請求項６のいずれか一つに記載の半導体記憶装置であって、前記置換対象単位に対応したデータのビット数は複数である。
【００３６】
また、この発明のうち請求項１０に記載の半導体記憶装置は、請求項１乃至請求項５のいずれか一つに記載の半導体記憶装置であって、前記制御部は、前記半導体記憶装置におけるデータの複数の出力端子のそれぞれに対応して設けられ、前記第２の記憶装置におけるデータの出力端子と、前記半導体記憶装置におけるデータの出力端子とを接続する複数のバッファを有し、前記置換対象単位に対応したデータのビット数は複数であって、前記バッファは、前記置換対象単位に対応したデータのビット数の単位で、活性化・不活性化が前記制御部によって制御される。
【００３７】
また、この発明のうち請求項１１に記載の半導体記憶装置は、請求項４に記載の半導体記憶装置であって、前記制御部は、入力されたアドレスに基づいて、前記列置換及び前記行置換のいずれか一方を行い、前記アドレスが、前記第１，２の置換対象単位の両方に含まれる前記正規メモリセルを示す場合には、前記行置換を優先させて行う。
【００３８】
【発明の実施の形態】
実施の形態１．
図１〜１１は、本発明の実施の形態１に係る半導体記憶装置１の構成を示す図である。本実施の形態１に係る半導体記憶装置１は、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭである。
【００３９】
図１に示すように、本実施の形態１に係る半導体記憶装置１は、制御部４と、記憶装置である正規ＲＡＭ２と、制御部４の制御によって正規ＲＡＭ２の冗長回路として機能し、正規ＲＡＭ２と同様に記憶装置である冗長ＲＡＭ３とを備えている。正規ＲＡＭ２は、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭである。また、冗長ＲＡＭ３は、正規ＲＡＭ２とは独立して設けられており、８ビット×１．２５ｋワード構成の１０ｋｂｉｔのＲＡＭである。
【００４０】
本実施の形態１に係る半導体記憶装置１には、その外部から、クロックＣＬＫと、１５ビットのアドレスＡ＜１４：０＞と、チップイネーブル信号ＣＥＣと、ライト信号ＷＥＣと、８ビットのデータＤＩ＜７：０＞とが、入力端子１ａ２を介して入力される。また半導体記憶装置１は、８ビットのデータＤＱ＜７：０＞を、そのビットごとに設けられた出力端子１ａ１から外部に出力する。
【００４１】
図２は正規ＲＡＭ２の構成を示すブロック図である。図２に示すように、正規ＲＡＭ２は、それぞれが、８ビット×３２ｋワード構成の１２８ｋｂｉｔのＲＡＭである正規ＲＡＭ２ａ，２ｂを備えている。正規ＲＡＭ２ａ，２ｂは、割り当てられているアドレス領域が互いに異なっており、正規ＲＡＭ２におけるアドレス空間のうち、正規ＲＡＭ２ａには上位のアドレス領域が、正規ＲＡＭ２ｂには下位のアドレス領域が割り当てられている。
【００４２】
各正規ＲＡＭ２ａ，２ｂが取り扱う単位データ、つまり入出力データは８ビットである。正規ＲＡＭ２ａ，２ｂには、半導体記憶装置１の外部から、アドレスＡ＜１３：０＞と、ライト信号ＷＥＣと、データＤＩ＜７：０＞と、クロックＣＬＫとが、それぞれ入力端子２ａ２，２ｂ２を介して与えられる。アドレスＡ＜１３：０＞のうちアドレスＡ＜８：０＞は、行アドレスＸＮＡ＜８：０＞として正規ＲＡＭ２ａに入力され、行アドレスＸＮＢ＜８：０＞として正規ＲＡＭ２ｂに入力される。また、アドレスＡ＜１３：０＞のうちアドレスＡ＜１３：９＞は、列アドレスＹＮＡ＜４：０＞として正規ＲＡＭ２ａに入力され、列アドレスＹＮＢ＜４：０＞として正規ＲＡＭ２ｂに入力される。
【００４３】
ライト信号ＷＥＣは、ライト信号ＷＥＣＮＡとして正規ＲＡＭ２ａに入力され、ライト信号ＷＥＣＮＢとして正規正規ＲＡＭ２ｂに入力される。データＤＩ＜７：０＞は、データＤＩＮＡ＜７：０＞として正規ＲＡＭ２ａに入力され、データＤＩＮＢ＜７：０＞として正規ＲＡＭ２ｂに入力される。そして、クロックＣＬＫは、クロックＣＬＫＮＡとして正規ＲＡＭ２ａに入力され、クロックＣＬＫＮＢとして正規ＲＡＭ２ｂに入力される。
【００４４】
更に正規ＲＡＭ２ａには、制御部４が出力するチップイネーブル信号ＣＥＣＡが、チップイネーブル信号ＣＥＣＮＡとして入力され、正規ＲＡＭ２ｂには、制御部４が出力するチップイネーブル信号ＣＥＣＢが、チップイネーブル信号ＣＥＣＮＢとして入力される。
【００４５】
正規ＲＡＭ２ａは、８ビットのデータＤＱＮＡ＜７：０＞を、そのビット毎に設けられた出力端子２ａ１から制御部４に出力する。また、正規ＲＡＭ２ｂは、８ビットのデータＤＱＮＢ＜７：０＞を、そのビットごとに設けられた出力端子２ｂ１から制御部４に出力する。
【００４６】
各正規ＲＡＭ２ａ，２ｂは、５１２行×２５６列で配列された複数の正規メモリセル１６で構成された正規メモリセル領域１７を備えている（図２では図示せず）。このように、行列状に配列された複数のメモリセルから構成されているメモリセル領域は、「メモリセルアレイ」と呼ばれている。以後、正規メモリセル領域１７を「正規メモリセルアレイ１７」と呼ぶ。本実施の形態１及び後述する他の実施の形態においては、ワード線が延在する方向を行方向、ビット線が延在する方向を列方向として説明する。なおこの取り決めは、本発明を説明する際の便宜上の取り決めであって、ワード線が延在する方向を列方向、ビット線が延在する方向を行方向としても、本発明が成立することは言うまでも無い。
【００４７】
図１２は、各正規ＲＡＭ２ａ，２ｂが備える正規メモリセルアレイ１７を模式的に示す図である。図中では、行アドレスＸＮＡ＜８：０＞，ＸＮＢ＜８：０＞をまとめて「行アドレスＸＮ＜８：０＞」と示し、列アドレスＹＮＡ＜４：０＞，ＹＮＢ＜４：０＞をまとめて「列アドレスＹＮ＜４：０＞」と示している。
【００４８】
各正規ＲＡＭ２ａ，２ｂにおいて、図１２に示すように、５１２行×３２列で配列された複数の正規メモリセル１６が、８ビットで構成される単位データの１ビット分に対応している。図中のビットＢ＜０＞〜Ｂ＜７＞は、各正規ＲＡＭ２ａ，２ｂにおける単位データのビットを示しており、ビットＢ＜０＞が単位データの最下位ビット、ビットＢ＜７＞が単位データの最上位ビットを示している。なお、ビットＢ＜０＞〜Ｂ＜７＞のそれぞれに対応する、５１２行×３２列の正規メモリセル１６を、それぞれ正規メモリセル群１７ａ〜１７ｈと呼ぶ。
【００４９】
正規ＲＡＭ２の動作について説明する。半導体記憶装置１の外部から入力される１５ビットのアドレスＡ＜１４：０＞が、１６進数表記で“４０００〜７ＦＦＦ”を示すとき、つまりアドレスＡ＜１４＞＝１のときには、チップイネーブル信号ＣＥＣＮＡ＝チップイネーブル信号ＣＥＣ，チップイネーブル信号ＣＥＣＮＢ＝１となり、チップイネーブル信号ＣＥＣ＝０のとき正規ＲＡＭ２ａが選択される。アドレスＡ＜１４：０＞が、１６進数表記で“００００〜３ＦＦＦ”を示すとき、つまりアドレスＡ＜１４＞＝０のときには、チップイネーブル信号ＣＥＣＮＡ＝１，チップイネーブル信号ＣＥＣＮＢ＝チップイネーブル信号ＣＥＣとなり、チップイネーブル信号ＣＥＣ＝０のとき正規ＲＡＭ２ｂが選択される。なお、選択された後の各正規ＲＡＭ２ａ，２ｂの動作については同じであるため、正規ＲＡＭ２ａを例にとって、その動作を説明する。
【００５０】
正規ＲＡＭ２ａは、クロックＣＬＫＮＡに同期して、データの書き込み及び読み出しが行われる。正規ＲＡＭ２ａは、入力される行アドレスＸＮＡ＜８：０＞をデコードして、５１２行のうち、そのデコードした結果が示す行を選択する。そして、列アドレスＹＮＡ＜４：０＞をデコードして、各正規メモリセル群１７ａ〜１７ｈにおいて、３２列のうち、そのデコードした結果が示す列を選択する。これにより、各メモリセル群１７ａ〜１７ｈにおいて、アドレスＡ＜１３：０＞が示す正規メモリセル１６が選択される。
【００５１】
チップイネーブル信号ＣＥＣＮＡ＝０，ライト信号ＷＥＣＮＡ＝１のとき、各正規メモリセル群１７ａ〜１７ｈにおいて、選択された正規メモリセル１６からデータが読み出され、８ビットのデータＤＱＮＡ＜７：０＞として、制御部４に出力される。
【００５２】
チップイネーブル信号ＣＥＣＮＡ＝０，ライト信号ＷＥＣＮＡ＝０のとき、半導体記憶装置１の外部からのデータＤＩ＜７：０＞が、データＤＩＮＡ＜７：０＞として正規ＲＡＭ２ａに入力されると、選択された正規メモリセル１６にそのデータが書き込まれる。
【００５３】
図３は、正規ＲＡＭ２の冗長回路として機能する冗長ＲＡＭ３の入出力信号を示す図である。冗長ＲＡＭ３が取り扱う単位データ、つまり入出力データは８ビットである。冗長ＲＡＭ３には、制御部４から、８ビットの行アドレスＸＲ＜７：０＞と、３ビットの列アドレスＹＲ＜２：０＞と、チップイネーブル信号ＣＥＣＲと、４ビットのライト信号ＷＥＣＲ＜３：０＞と、８ビットのデータＤＩＲ＜７：０＞とが、入力端子３ａ２を介して入力される。また、半導体記憶装置１の外部からのクロックＣＬＫが、入力端子３ａ２を介してクロックＣＬＫＲとして入力される。そして冗長ＲＡＭ３は、８ビットのデータＤＱＲ＜７：０＞を、そのビットごとに設けられた出力端子３ａ１から制御部４に出力する。
【００５４】
冗長ＲＡＭ３は、１６０行×６４列で配列された複数の冗長メモリセル１９で構成された冗長メモリセル領域１８を備えている（図３では図示せず）。上述のように、行列状に配列された複数のメモリセルから構成されているメモリセル領域は、「メモリセルアレイ」と呼ばれているため、冗長メモリセル領域１８を「冗長メモリセルアレイ１８」と呼ぶ。
【００５５】
図１３は、冗長ＲＡＭ３が備える冗長メモリセルアレイ１８を模式的に示す図である。図１３に示すように、１６０行×８列で配列された複数の冗長メモリセル１９が、冗長ＲＡＭ３における単位データ（８ビット）の１ビット分に対応している。図中のビットＢ＜０＞〜Ｂ＜７＞は、図１２に示すＢ＜０＞〜Ｂ＜７＞と同様に、冗長ＲＡＭ３における単位データのビットを示しており、ビットＢ＜０＞が単位データの最下位ビット、ビットＢ＜７＞が単位データの最上位ビットを示している。なお、ビットＢ＜０＞〜Ｂ＜７＞のそれぞれに対応する、１６０行×８列の冗長メモリセル１９を、それぞれ冗長メモリセル群１８ａ〜１８ｈと呼ぶ。
【００５６】
冗長ＲＡＭ３の動作について説明する。冗長ＲＡＭ３は、クロックＣＬＫＲに同期して、データの書き込み及び読み出しが行われる。冗長ＲＡＭ３は、入力される行アドレスＸＲ＜７：０＞をデコードして、１６０行のうち、そのデコードした結果が示す行を選択する。そして、列アドレスＹＲ＜２：０＞をデコードして、各冗長メモリセル群１８ａ〜１８ｈにおいて、８列のうち、そのデコードした結果が示す列を選択する。これにより、各冗長メモリセル群１８ａ〜１８ｈにおいて、行アドレスＸＲ＜７：０＞及び列アドレスＹＲ＜２：０＞で示される冗長メモリセル１９が選択される。
【００５７】
冗長ＲＡＭ３は、２ビット単位でデータの書き込みが可能である。なおデータの読み出しは８ビットで行われる。具体的には、単位データのビットＢ＜１：０＞，ビットＢ＜３：２＞，ビットＢ＜５：４＞，ビットＢ＜７：６＞のそれぞれを一つの単位として、データの書き込みが可能である。
【００５８】
チップイネーブル信号ＣＥＣＲ＝０であって、かつライト信号ＷＥＣＲ＜０＞〜ＷＥＣＲ＜３＞のすべてが“１”のとき、各冗長メモリセル群１８ａ〜１８ｈにおいて、選択された冗長メモリセル１９からデータが読み出され、８ビットのデータＤＱＲ＜７：０＞として、制御部４に出力される。
【００５９】
チップイネーブル信号ＣＥＣＲ＝０であって、かつライト信号ＷＥＣＲ＜３：０＞のうち、ライト信号ＷＥＣＲ＜０＞のみが“０”のとき、制御部４からデータＤＩＲ＜７：０＞が入力されると、そのデータうち、データＤＩＲ＜１：０＞のみが、ビットＢ＜１：０＞に対応する、選択された冗長メモリセル１９に書き込まれる。
【００６０】
チップイネーブル信号ＣＥＣＮＡ＝０であって、かつライト信号ＷＥＣＲ＜３：０＞のうち、ライト信号ＷＥＣＲ＜１＞のみが“０”のとき、データＤＩＲ＜７：０＞のうち、データＤＩＲ＜３：２＞のみが、ビットＢ＜３：２＞に対応する、選択された冗長メモリセル１９に書き込まれる。
【００６１】
チップイネーブル信号ＣＥＣＮＡ＝０であって、かつライト信号ＷＥＣＲ＜３：０＞のうち、ライト信号ＷＥＣＲ＜２＞のみが“０”のとき、データＤＩＲ＜７：０＞のデータうち、データＤＩＲ＜５：４＞のみが、ビットＢ＜５：４＞に対応する、選択された冗長メモリセル１９に書き込まれる。
【００６２】
チップイネーブル信号ＣＥＣＮＡ＝０であって、かつライト信号ＷＥＣＲ＜３：０＞のうち、ライト信号ＷＥＣＲ＜３＞のみが“０”のとき、データＤＩＲ＜７：０＞のデータうち、データＤＩＲ＜７：６＞のみが、ビットＢ＜７：６＞に対応する、選択された冗長メモリセル１９に書き込まれる。
【００６３】
上述の構成を成す正規ＲＡＭ２ａ，２ｂ及び冗長ＲＡＭ３は、それら自身のメモリセルを置換するための冗長回路を内部に有しておらず、一般的なモジュールジェネレータによって自動的に生成することができる。
【００６４】
次に、正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７を、冗長ＲＡＭ３の冗長メモリセルアレイ１８で置換する方法について説明する。上述の図１２，１３は、正規ＲＡＭ２ａ，２ｂを、冗長ＲＡＭ３で置換する際の置換マッピングをも示しており、これらを参照して説明する。
【００６５】
図１２中の破線で示すように、正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７は、行方向あるいは列方向に延びる複数の区画に予め論理的に区切られている。列方向の区画ａは、列方向に並ぶ複数の正規メモリセル１６、具体的には５１２行×２列で配列された複数の正規メモリセル１６で構成されている。さらに詳細に説明すると、区画ａは互いに隣接する２つの列に配列された複数の正規メモリセル１６で構成されている。例えば、図１２中の斜線で示す、正規メモリセル群１７ｃにおける区画ａは、列アドレスＹＮ＜４：０＞＝２，３（１０進数表記）で示される２列に配列された複数の正規メモリセル１６で構成されている。正規メモリセルアレイ１７は、単位データの１ビット当たり１６個の区画ａを有し、合計１２８個の区画ａを有している。
【００６６】
区画ａは、互いにビット位置が隣り合う、単位データの２つのビットにおいて、各ビットに対応した、同じ値の列アドレスＹＮ＜４：０＞で示される２個の区画ａで対を成している。具体的には、ビットＢ＜０＞，Ｂ＜１＞のそれぞれに対応する、互いに同じ値の列アドレスＹＮ＜４：０＞で示される２つの区画ａが対を成している。ここで、互いに同じ値の列アドレスＹＮ＜４：０＞で示される２つの区画ａとは、区画ａは２列の正規メモリセル１６を含むため、その２列を示す列アドレスＹＮ＜４：０＞の２つの値の組が、その２つの区画ａの間で互いに一致していることを意味している。
【００６７】
同様にして、ビットＢ＜２＞，Ｂ＜３＞のそれぞれに対応し、同じ値の列アドレスＹＮ＜４：０＞で示される２つの区画ａが対を成し、ビットＢ＜４＞，Ｂ＜５＞のそれぞれに対応し、同じ値の列アドレスＹＮ＜４：０＞で示される２つの区画ａが対を成し、ビットＢ＜６＞，Ｂ＜７＞のそれぞれに対応し、同じ値の列アドレスＹＮ＜４：０＞で示される２つの区画ａが対を成している。
【００６８】
ここで、正規ＲＡＭ２ａ，２ｂ及び冗長ＲＡＭ３のそれぞれにおいて、単位データを構成する８ビット、言い換えれば１ワードを構成する８ビットのサブセットである２ビット組、具体的には、ビットＢ＜１：０＞，Ｂ＜３：２＞，Ｂ＜５：４＞，Ｂ＜７：６＞を、それぞれサブワードＢ＜１：０＞，Ｂ＜３：２＞，Ｂ＜５：４＞，Ｂ＜７：６＞と呼ぶ。また、サブワードＢ＜１：０＞，Ｂ＜３：２＞，Ｂ＜５：４＞，Ｂ＜７：６＞を、それぞれ０番目のサブワード、１番目のサブワード、２番目のサブワード、３番目のサブワードと呼ぶ場合がある。
【００６９】
上述の区画ａの対は、欠陥が生じた正規メモリセルアレイ１７を救済する際に実行される置換の置換単位であって、冗長ＲＡＭ３の冗長メモリセルアレイ１８で置換される。このように、列方向に並ぶ正規メモリセルを冗長ＲＡＭで置換する行為を「列置換」と呼ぶ。また区画ａの対のように、列置換時の置換単位を「列置換対象単位」と呼ぶ。そして、０番目のサブワードＢ＜１：０＞に対応した各列置換対象単位を０番目の列置換対象単位、１番目のサブワードＢ＜３：２＞に対応した各列置換対象単位を１番目の列置換対象単位、２番目のサブワードＢ＜５：４＞に対応した各列置換対象単位を２番目の列置換対象単位、３番目のサブワードＢ＜７：６＞に対応した各列置換対象単位を３番目の列置換対象単位とする。
【００７０】
正規ＲＡＭ２ａ，２ｂで構成される正規ＲＡＭ２では、列置換対象単位が１２８個存在する。制御部４は、この１２８個の列置換対象単位を正規メモリセル領域１７に対して予め規定している。
【００７１】
行方向の区画ｂは、行方向に並ぶ複数の正規メモリセル１６、具体的には２行×２５６列で配列された複数のメモリセル１６で構成されている。さらに詳細に説明すると、区画ｂは互いに隣接する２つの行に配列された複数の正規メモリセル１６で構成されている。例えば、図１２中の斜線で示す区画ｂは、行アドレスＸＮ＜８：０＞＝４，５（１０進数表記）で示される２行に配列された複数の正規メモリセル１６で構成されている。区画ｂも、上述の区画ａの対と同様に、欠陥が生じた正規メモリセルアレイ１７を救済する際に実行される置換の置換単位であって、冗長ＲＡＭ３の冗長メモリセルアレイ１８で置換される。このように、行方向に並ぶ正規メモリセルを冗長ＲＡＭで置換する行為を「行置換」と呼ぶ。また一つの区画ｂのように、行置換時の置換単位を「行置換対象単位」と呼ぶ。なお、この行置換対象単位と、上述の列置換対象単位とを互いに区別する必要がない場合には、両者のそれぞれを単に「置換対象単位」と呼ぶ場合がある。
【００７２】
正規ＲＡＭ２ａ，２ｂで構成される正規ＲＡＭ２では、行置換対象単位が５１２個存在する。制御部４は、この５１２個の行置換対象単位を正規メモリセル領域１７に対して予め規定している。
【００７３】
冗長ＲＡＭ３の冗長メモリセルアレイ１８は、図１３に示すように、４つの冗長区画ｃと、４つの冗長区画ｄとに予め論理的に区切られている。一つの冗長区画ｃは、１２８行×１６列で配列された複数の冗長メモリセル１９で構成されており、互いにビット位置が隣り合う、単位データの２つのビットに及んでいる。具体的には、行アドレスＸＲ＜７：０＞＝０〜１２７（１０進数表記）までの範囲が示す行に配列され、かつサブワードＢ＜１：０＞に対応する冗長メモリセル１９で、一つの冗長区画ｃを構成している。
【００７４】
同様にして、行アドレスＸＲ＜７：０＞＝０〜１２７（１０進数表記）までの範囲が示す行に配列され、かつサブワードＢ＜３：２＞に対応した冗長メモリセル１９で一つの冗長区画ｃを構成し、行アドレスＸＲ＜７：０＞＝０〜１２７（１０進数表記）までの範囲が示す行に配列され、かつサブワードＢ＜５：４＞に対応した冗長メモリセル１９で一つの冗長区画ｃを構成し、行アドレスＸＲ＜７：０＞＝０〜１２７（１０進数表記）までの範囲が示す行に配列され、かつサブワードビットＢ＜６＞，Ｂ＜７＞に対応した冗長メモリセル１９で一つの冗長区画ｃを構成している。なお、サブワードＢ＜１：０＞，Ｂ＜３：２＞，Ｂ＜５：４＞，Ｂ＜７：６＞に対応した冗長区画ｃを、それぞれ０番目の冗長区画ｃ、１番目の冗長区画ｃ、２番目の冗長区画ｃ、３番目の冗長区画ｃとする。
【００７５】
一つの冗長区画ｄは、８行×６４列で配列された複数の冗長メモリセル１９で構成されている。行アドレスＸＲ＜７：０＞＝１２８〜１５９（１０進数表記）の範囲が示す行（３２行）に配列された複数の冗長メモリセル１９が、４つの冗長区画ｄに論理的に区切られている。なお、行アドレスＸＲ＜７：０＞＝１２８〜１３５（１０進数表記）の範囲が示す行に対応した冗長区画ｄを０番目の冗長区画ｄ、行アドレスＸＲ＜７：０＞＝１３６〜１４３（１０進数表記）の範囲が示す行に対応した冗長区画ｄを１番目の冗長区画ｄ、行アドレスＸＲ＜７：０＞＝１４４〜１５１（１０進数表記）の範囲が示す行に対応した冗長区画ｄを２番目の冗長区画ｄ、行アドレスＸＲ＜７：０＞＝１５２〜１５９（１０進数表記）の範囲が示す行に対応した冗長区画ｄを３番目の冗長区画ｄとする。制御部４は、これらの冗長区画ｃ，ｄを冗長メモリセル領域１８に対して予め規定している。
【００７６】
本実施の形態１に係る半導体記憶装置１では、正規メモリセルアレイ１７に欠陥が発生し、列置換を行う際には、制御部４の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ１７の列置換対象単位を、冗長メモリセルアレイ１８の冗長区画ｃの任意の一つで置換することが可能である。例えば、図１２中に斜線で示された、サブワードＢ＜３：２＞に対応した列置換対象単位（区画ａの対）を、図１３中に斜線で示された、サブワードＢ＜１：０＞に対応する冗長区画ｃで置換することが可能である。
【００７７】
また行置換を行う際には、制御部４の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ１７の行置換対象単位を、冗長メモリセルアレイ１８の冗長区画ｄの任意の一つで置換することが可能である。例えば、図１２中に斜線で示された行置換対象単位（区画ｂ）を、図１３中に斜線で示された冗長区画ｄで置換することが可能である。
【００７８】
ここで、冗長ＲＡＭ３は４個の冗長区画ｃを備えているため、制御部４は、４個の列置換対象単位まで置換することが可能である。同様に、冗長ＲＡＭ３は４個の冗長区画ｄを備えているため、制御部４は、４個の行置換対象単位まで置換することが可能である。
【００７９】
列置換対象単位と冗長区画ｃとは、メモリセルの個数は互いに同じであるが、形状は互いに異なる。また、行置換対象単位と冗長区画ｄとは、メモリセルの個数は互いに同じであるが、形状は互いに異なる。制御部４が、冗長ＲＡＭ３に対して、後述するアドレススクランブルを実施することにより、異形同面積のメモリ空間へのマッピングが可能となる。その結果、半導体記憶装置１において、形状が異なる区画同士の置換が可能となる。
【００８０】
次に、このような置換を行う制御部４の内部構成について説明する。図４は制御部４の構成を示すブロック図である。図４に示すように、制御部４は、データ出力選択回路５と、冗長制御回路６と、正規ＲＡＭ選択回路７とを備えている。
【００８１】
正規ＲＡＭ選択回路７は、入力されたアドレスＡ＜１４＞及びチップイネーブル信号ＣＥＣに従って、正規ＲＡＭ２ａ，２ｂの一方を選択する回路である。正規ＲＡＭ選択回路７は、インバータ７ａ，７ｂと、ＮＡＮＤ回路７ｃ，７ｄとを備えている。インバータ７ａはチップイネーブル信号ＣＥＣを反転してＮＡＮＤ回路７ｃに出力している。インバータ７ｂはアドレスＡ＜１４＞を反転して、ＮＡＮＤ回路７ｄに出力している。ＮＡＮＤ回路７ｃはインバータ７ａの出力とアドレスＡ＜１４＞との否定論理積を演算して、チップイネーブル信号ＣＥＣＡとして、正規ＲＡＭ２ａに出力する。ＮＡＮＤ回路７ｄはインバータ７ｂの出力とインバータ７ａの出力との否定論理積を演算して、チップイネーブル信号ＣＥＣＢとして、正規ＲＡＭ２ｂに出力する。
【００８２】
このような構成を成す正規ＲＡＭ選択回路７は、チップイネーブル信号ＣＥＣ＝１のときは、チップイネーブル信号ＣＥＣＡ＝１，チップイネーブル信号ＣＥＣＢ＝１を出力する。そして、チップイネーブル信号ＣＥＣ＝０，アドレスＡ＜１４＞＝０のときは、チップイネーブル信号ＣＥＣＡ＝１，チップイネーブル信号ＣＥＣＢ＝０を出力し、チップイネーブル信号ＣＥＣ＝０，アドレスＡ＜１４＞＝１のときは、チップイネーブル信号ＣＥＣＡ＝０，チップイネーブル信号ＣＥＣＢ＝１を出力する。
【００８３】
図５は、データ出力選択回路５の構成を示す回路図である。図５に示すように、データ出力選択回路５は、正規ＲＡＭ２ａのデータの出力端子２ａ１と半導体記憶装置１のデータの出力端子１ａ１とを接続するトライステートバッファ５ａ１〜５ａ４と、正規ＲＡＭ２ｂのデータの出力端子２ｂ１と半導体記憶装置１のデータの出力端子１ａ１とを接続するトライステートバッファ５ｂ１〜５ｂ４と、冗長ＲＡＭ３のデータの出力端子３ａ１と半導体記憶装置１のデータの出力端子１ａ１とを接続するトライステートバッファ５ｃ１〜５ｃ４，５ｄ１〜５ｄ４，５ｅ１〜５ｅ４，５ｆ１〜５ｆ４とを備えている。なお、トライステートバッファ５ａ１〜５ａ４，５ｂ１〜５ｂ４，５ｃ１〜５ｃ４，５ｄ１〜５ｄ４，５ｅ１〜５ｅ４，５ｆ１〜５ｆ４をまとめて、「トライステートバッファ５ｗ」と呼ぶ場合がある。
【００８４】
正規ＲＡＭ２ａが出力するデータＤＱＮＡ＜１：０＞，ＤＱＮＡ＜３：２＞，ＤＱＮＡ＜５：４＞，ＤＱＮＡ＜７：６＞は、それぞれトライステートバッファ５ａ１〜５ａ４に入力されている。正規ＲＡＭ２ｂが出力するデータＤＱＮＢ＜１：０＞，ＤＱＮＢ＜３：２＞，ＤＱＮＢ＜５：４＞，ＤＱＮＢ＜７：６＞は、それぞれトライステートバッファ５ｂ１〜５ｂ４に入力されている。冗長ＲＡＭ３が出力するデータＤＱＲ＜７：６＞は、トライステートバッファ５ｃ１〜５ｃ４のすべてに入力されており、データＤＱＲ＜５：４＞は、トライステートバッファ５ｄ１〜５ｄ４のすべてに入力されている。また、データＤＱＲ＜３：２＞は、トライステートバッファ５ｅ１〜５ｅ４のすべてに入力されており、データＤＱＲ＜１：０＞は、トライステートバッファ５ｆ１〜５ｆ４のすべてに入力されている。
【００８５】
各トライステートバッファ５ｗは、２つのサブトライステートバッファから成る。各トライステートバッファ５ｗにおいて、一つのサブトライステートバッファには、入力された信号の一方が入力され、他方のサブトライステートバッファには、入力された信号の他方が入力される。例えば、トライステートバッファ５ａ１が有する一方のサブトライステートバッファには、データＤＱＮＡ＜１＞が入力され、他方のサブトライステートバッファには、データＤＱＮＢ＜０＞が入力される。
【００８６】
トライステートバッファ５ａ１，５ｂ１，５ｃ１，５ｄ１，５ｅ１，５ｆ１の間では、入力データの下位のビットが入力されるサブトライステートバッファ（以後、「下位サブトライステートバッファ」と呼ぶ）の出力どうしが接続されており、上位のビットが入力されるサブトライステートバッファ（以後、「上位サブトライステートバッファ」と呼ぶ）の出力どうしが接続されている。例えば、トライステートバッファ５ａ１におけるデータＤＱＮＡ＜０＞が入力される下位サブトライステートバッファの出力と、トライステートバッファ５ｂ１におけるデータＤＱＮＢ＜０＞が入力される下位サブトライステートバッファの出力と、トライステートバッファ５ｃ１におけるデータＤＱＲ＜６＞が入力される下位サブトライステートバッファの出力と、トライステートバッファ５ｄ１におけるデータＤＱＲ＜４＞が入力される下位サブトライステートバッファの出力と、トライステートバッファ５ｅ１におけるデータＤＱＲ＜２＞が入力される下位サブトライステートバッファの出力と、トライステートバッファ５ｆ１におけるデータＤＱＲ＜０＞が入力される下位サブトライステートバッファの出力とが互いに接続されている。
【００８７】
同様に、トライステートバッファ５ａ２，５ｂ２，５ｃ２，５ｄ２，５ｅ２，５ｆ２の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。また、トライステートバッファ５ａ３，５ｂ３，５ｃ３，５ｄ３，５ｅ３，５ｆ３の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。そして、トライステートバッファ５ａ４，５ｂ４，５ｃ４，５ｄ４，５ｅ４，５ｆ４の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。
【００８８】
データ出力選択回路５には、冗長制御回路６が出力するイネーブル信号ＯＥＮ０＜３：０＞，ＯＥＮ１＜３：０＞，ＯＥＲ０＜３：０＞，ＯＥＲ１＜３：０＞，ＯＥＲ２＜３：０＞，ＯＥＲ３＜３：０＞が入力されている。
【００８９】
トライステートバッファ５ａ１〜５ａ４は、それぞれイネーブル信号ＯＥＮ１＜０＞〜ＯＥＮ１＜３＞で、活性化・不活性化が制御される。つまり、各トライステートバッファ５ａ１〜５ａ４において、一つのイネーブル信号で、２つのサブトライステートバッファの出力が同時に制御される。これにより、半導体記憶装置１の出力端子１ａ１へのデータＤＱＮＡ＜７：０＞の出力がサブワードごとに制御される。
【００９０】
トライステートバッファ５ｂ１〜５ｂ４は、それぞれイネーブル信号ＯＥＮ０＜０＞〜ＯＥＮ０＜３＞で、活性化・不活性化が制御される。これにより、半導体記憶装置１の出力端子１ａ１へのデータＤＱＮＢ＜７：０＞の出力がサブワードごとに制御される。
【００９１】
トライステートバッファ５ｃ１〜５ｃ４は、それぞれイネーブル信号ＯＥＲ３＜０＞〜ＯＥＲ３＜３＞で、活性化・不活性化が制御され、トライステートバッファ５ｄ１〜５ｄ４は、それぞれイネーブル信号ＯＥＲ２＜０＞〜ＯＥＲ２＜３＞で、活性化・不活性化が制御される。また、トライステートバッファ５ｅ１〜５ｅ４は、それぞれイネーブル信号ＯＥＲ１＜０＞〜ＯＥＲ１＜３＞で、活性化・不活性化が制御され、トライステートバッファ５ｆ１〜５ｆ４は、それぞれイネーブル信号ＯＥＲ０＜０＞〜ＯＥＲ０＜３＞で、活性化・不活性化が制御される。これにより、半導体記憶装置１の出力端子１ａ１へのデータＤＱＲ＜７：０＞の出力がサブワードごとに制御される。
【００９２】
トライステートバッファ５ａ１，５ｂ１，５ｃ１，５ｄ１，５ｅ１，５ｆ１は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データＤＱ＜０＞として半導体記憶装置１の出力端子１ａ１を介して外部に出力され、その上位サブトライステートバッファの出力は、データＤＱ＜１＞として半導体記憶装置１の出力端子１ａ１を介して外部に出力される。
【００９３】
トライステートバッファ５ａ２，５ｂ２，５ｃ２，５ｄ２，５ｅ２，５ｆ２は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データＤＱ＜２＞として半導体記憶装置１の出力端子１ａ１を介して外部に出力され、その上位サブトライステートバッファの出力は、データＤＱ＜３＞として半導体記憶装置１の出力端子１ａ１を介して外部に出力される。
【００９４】
トライステートバッファ５ａ３，５ｂ３，５ｃ３，５ｄ３，５ｅ３，５ｆ３は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データＤＱ＜４＞として半導体記憶装置１の出力端子１ａ１を介して外部に出力され、その上位サブトライステートバッファの出力は、データＤＱ＜５＞として半導体記憶装置１の出力端子１ａ１を介して外部に出力される。
【００９５】
トライステートバッファ５ａ４，５ｂ４，５ｃ４，５ｄ４，５ｅ４，５ｆ４は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データＤＱ＜６＞として半導体記憶装置１の出力端子１ａ１を介して外部に出力され、その上位サブトライステートバッファの出力は、データＤＱ＜７＞として半導体記憶装置１の出力端子１ａ１を介して外部に出力される。なお、イネーブル信号ＯＥＮ０＜３：０＞，ＯＥＮ１＜３：０＞，ＯＥＲ０＜３：０＞，ＯＥＲ１＜３：０＞，ＯＥＲ２＜３：０＞，ＯＥＲ３＜３：０＞が“１”のとき、トライステートバッファは活性化されて入力信号をそのまま出力し、“０”のとき不活性化されて出力がハイインピーダンスになる。
【００９６】
図６は冗長制御回路６の構成を示すブロック図である。図６に示すように、冗長制御回路６は、行置換選択回路１０と、列置換選択回路１１と、冗長ＲＡＭ制御回路１２と、イネーブル信号出力回路１３，１４とを備えている。
【００９７】
図７は行置換選択回路１０の構成を示す回路図である。図７に示すように、行置換選択回路１０は、ヒューズ回路１０ａｊ（ｊ＝０〜３）と、冗長行用アドレス比較回路１０ｂｊ（ｊ＝０〜３）と、ＡＮＤ回路１０ｃｊ（ｊ＝０〜３）と、ＯＲ回路１０ｄと、冗長行用アドレスエンコーダ１０ｅとを備えている。
【００９８】
ヒューズ回路１０ａｊは、イネーブル信号ＦＲｊＥＮ（ｊ＝０〜３）をＡＮＤ回路１０ｃｊに出力し、アドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０（ｊ＝０〜３）を冗長行用アドレス比較回路１０ｂｊに出力する。ヒューズ回路１０ａｊには、１０個の単位ヒューズブロック１０ａａが設けられている。各単位ヒューズブロック１０ａａには、ヒューズ（図示せず）と、そのヒューズが切断（プログラム）されているかどうかを判断するヒューズ判定回路（図示せず）とが設けられている。そして、それらの１０個のヒューズ判定回路が、それぞれイネーブル信号ＦＲｊＥＮ，アドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０を出力する。
【００９９】
イネーブル信号ＦＲｊＥＮ及びアドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０のそれぞれは、それを出力するヒューズ判定回路が切断の有無を判断するヒューズが、レーザートリミングや高電圧印可によって切断されると“１”を示し、ヒューズが切断されていないと“０”を示す。
【０１００】
冗長行用アドレス比較回路１０ｂｊには、アドレスＡ＜１４，８：１＞も入力されている。冗長行用アドレス比較回路１０ｂｊは、アドレスＡ＜１＞とアドレスＦＲｊＸ１、アドレスＡ＜２＞とアドレスＦＲｊＸ２、アドレスＡ＜３＞とアドレスＦＲｊＸ３、アドレスＡ＜４＞とアドレスＦＲｊＸ４、アドレスＡ＜５＞とアドレスＦＲｊＸ５、アドレスＡ＜６＞とアドレスＦＲｊＸ６、アドレスＡ＜７＞とアドレスＦＲｊＸ７、アドレスＡ＜８＞とアドレスＦＲｊＸ８、アドレスＡ＜１４＞とアドレスＦＲｊＺ０とを互いに比較し、すべてが一致した場合に“１”を出力し、それ以外では“０”を出力する。
【０１０１】
ＡＮＤ回路１０ｃｊは、冗長行用アドレス比較回路１０ｂｊの出力と、イネーブル信号ＦＲｊＥＮとの論理積を演算し、ヒット信号ＨＩＴＲｊ（ｊ＝０〜３）としてＯＲ回路１０ｄ及び冗長行用アドレスエンコーダ１０ｅに出力する。ＯＲ回路１０ｄは、入力されたヒット信号ＨＩＴＲ０〜ＨＩＴＲ３の論理和を演算し、ヒット信号ＨＩＴＲとして、冗長ＲＡＭ制御回路１２に出力する。
【０１０２】
冗長行用アドレスエンコーダ１０ｅは、入力されたヒット信号ＨＩＴＲ０〜ＨＩＴＲ３に基づいて、２ビットのエンコード信号ＥＮＣ＜１：０＞を冗長ＲＡＭ制御回路１２に出力する。図１４は、エンコード信号ＥＮＣの値と、ヒット信号ＨＩＴＲ０〜ＨＩＴＲ３の値との関係を示す図である。図１４に示すように、ヒット信号ＨＩＴＲ０＝１のときエンコード信号Ｅ＜１：０＞＝（０，０）、ヒット信号ＨＩＴＲ０＝０，ヒット信号ＨＩＴＲ１＝１のときエンコード信号Ｅ＜１：０＞＝（０，１）、ヒット信号ＨＩＴＲ０＝０，ヒット信号ＨＩＴＲ１＝０，ヒット信号ＨＩＴＲ２＝１のときエンコード信号Ｅ＜１：０＞＝（１，０）を示す。また、ヒット信号ＨＩＴＲ０＝０，ヒット信号ＨＩＴＲ１＝０，ヒット信号ＨＩＴＲ２＝０，ヒット信号ＨＩＴＲ３＝１のとき、あるいはヒット信号ＨＩＴＲ０〜ＨＩＴＲ３のすべてが“０”のときエンコード信号Ｅ＜１：０＞＝（１，１）を示す。
【０１０３】
図８は列置換選択回路１１の構成を示す回路図である。図８に示すように、列置換選択回路１１は、ヒューズ回路１１ａｉ（ｉ＝０〜３）と、冗長列用アドレス比較回路１１ｂｉ（ｉ＝０〜３）と、冗長列用サブワードデコーダ１１ｃｉ（ｉ＝０〜３）と、ＡＮＤ回路１１ｄｉ，１１ｅｉ，１１ｆｉ，１１ｇｉ，１１ｈｉ（ｉ＝０〜３）とを備えている。
【０１０４】
ヒューズ回路１１ａｉは、イネーブル信号ＦＣｉＥＮ（ｉ＝０〜３）と、アドレスＦＣｉＹ１〜ＦＣｉＹ４，ＦＣｉＺ０（ｉ＝０〜３）と、サブワード選択信号ＦＣｉＢ０，ＦＣｉＢ１とを出力する。ヒューズ回路１１ａｉには、８個の単位ヒューズブロック１１ａａが設けられている。各単位ヒューズブロック１１ａａには、ヒューズ（図示せず）と、そのヒューズが切断されているかどうかを判断するヒューズ判定回路（図示せず）とが設けられている。そして、それらの８個のヒューズ判定回路が、それぞれイネーブル信号ＦＣｉＥＮ、アドレスＦＣｉＹ１〜ＦＣｉＹ４，ＦＣｉＺ０、サブワード選択信号ＦＣｉＢ０，ＦＣｉＢ１を出力する。
【０１０５】
イネーブル信号ＦＣｉＥＮ、アドレスＦＣｉＹ１〜ＦＣｉＹ４，ＦＣｉＺ０、及びサブワード選択信号ＦＣｉＢ０，ＦＣｉＢ１のそれぞれは、それを出力するヒューズ判定回路が切断の有無を判断するヒューズが、レーザートリミングや高電圧印可によって切断されると“１”を示し、ヒューズが切断されていないと“０”を示す。
【０１０６】
冗長列用アドレス比較回路１１ｂｉには、アドレスＡ＜１４：１０＞とアドレスＦＣｉＹ１〜ＦＣｉＹ４，ＦＣｉＺ０とが入力されている。冗長列用アドレス比較回路１１ｂｉは、アドレスＡ＜１０＞とアドレスＦＣｉＹ１、アドレスＡ＜１１＞とアドレスＦＣｉＹ２、アドレスＡ＜１２＞とアドレスＦＣｉＹ３、アドレスＡ＜１３＞とアドレスＦＣｉＹ４、アドレスＡ＜１４＞とアドレスＦＣｉＺ０とを互いに比較し、すべてが一致した場合に“１”を出力し、それ以外では“０”を出力する。
【０１０７】
冗長列用サブワードデコーダ１１ｃｉには、サブワード選択信号ＦＣｉＢ０，ＦＣｉＢ１が入力されており、それらに基づいてＡＮＤ回路１１ｅｉ〜１１ｈｉのそれぞれに、“１”あるいは“０”を出力する。サブワード選択信号ＦＣｉＢ０＝０，サブワード選択信号ＦＣｉＢ１＝０のとき、ＡＮＤ回路１１ｅｉに“１”を出力し、ＡＮＤ回路１１ｆｉ〜１１ｈｉには“０”を出力する。サブワード選択信号ＦＣｉＢ０＝１，サブワード選択信号ＦＣｉＢ１＝０のとき、ＡＮＤ回路１１ｆｉに“１”を出力し、ＡＮＤ回路１１ｅｉ，１１ｇｉ，１１ｈｉには“０”を出力する。サブワード選択信号ＦＣｉＢ０＝０，サブワード選択信号ＦＣｉＢ１＝１のとき、ＡＮＤ回路１１ｇｉに“１”を出力し、ＡＮＤ回路１１ｅｉ，１１ｆｉ，１１ｈｉには“０”を出力する。サブワード選択信号ＦＣｉＢ０＝１，サブワード選択信号ＦＣｉＢ１＝１のとき、ＡＮＤ回路１１ｈｉに“１”を出力し、ＡＮＤ回路１１ｅｉ〜１１ｇｉには“０”を出力する。
【０１０８】
ＡＮＤ回路ｄｉは、冗長列用アドレス比較回路１１ｂｉの出力と、イネーブル信号ＦＣｉＥＮとの論理積を演算し、ヒット信号ＨＩＴＣｉ（ｉ＝０〜３）としてＡＮＤ回路１１ｅｉ〜１１ｈｉ及び冗長ＲＡＭ制御回路１２に出力する。ＡＮＤ回路１１ｅｉは、ヒット信号ＨＩＴＣｉと、冗長列用サブワードデコーダ１１ｃｉから受け取った信号との論理積を演算し、ＨＣｉ＜０＞としてイネーブル信号出力回路１３及び冗長ＲＡＭ制御回路１２に出力する。ＡＮＤ回路１１ｆｉは、ヒット信号ＨＩＴＣｉと、冗長列用サブワードデコーダ１１ｃｉから受け取った信号との論理積を演算し、ＨＣｉ＜１＞としてイネーブル信号出力回路１３及び冗長ＲＡＭ制御回路１２に出力する。ＡＮＤ回路１１ｇｉは、ヒット信号ＨＩＴＣｉと、冗長列用サブワードデコーダ１１ｃｉから受け取った信号との論理積を演算し、ＨＣｉ＜２＞としてイネーブル信号出力回路１３及び冗長ＲＡＭ制御回路１２に出力する。ＡＮＤ回路１１ｈｉは、ヒット信号ＨＩＴＣｉと、冗長列用サブワードデコーダ１１ｃｉから受け取った信号との論理積を演算し、ＨＣｉ＜３＞及び冗長ＲＡＭ制御回路１２としてイネーブル信号出力回路１３に出力する。
【０１０９】
図９は冗長ＲＡＭ制御回路１２の構成を示す回路図である。図９に示すように、冗長ＲＡＭ制御回路１２は、アドレススクランブル回路１２ａと、データ入力用サブワード選択回路１２ｂと、インバータ１２ｃ〜１２ｆと、ＮＡＮＤ回路１２ｌ〜１２ｐと、ＯＲ回路１２ｑ〜１２ｖとを備えている。
【０１１０】
インバータ１２ｃはアドレスＡ＜１４＞を反転してインバータ１２ｄに出力し、更にアドレスＡ＜１４＞を反転した信号をアドレスＡＢ＜１４＞として、イネーブル信号出力回路１３に出力する。
【０１１１】
インバータ１２ｄはインバータ１２ｃの出力を反転してアドレスＡＡ＜１４＞としてイネーブル信号出力回路１３に出力する。ここで、アドレスＡＡ＜１４＞はアドレスＡ＜１４＞と等価な信号である。
【０１１２】
インバータ１２ｅはチップイネーブル信号ＣＥＣを反転してＮＡＮＤ回路１２ｐに出力する。また、インバータ１２ｆはライト信号ＷＥＣを反転して、ＮＡＮＤ回路１２ｌ〜１２ｏのそれぞれに出力する。ＯＲ回路１２ｖは、ヒット信号ＨＩＴＣ０〜ＨＩＴＣ３の論理和を演算して、ヒット信号ＨＩＴＣとしてＯＲ回路１２ｕに出力する。ＯＲ回路１２ｕは、ヒット信号ＨＩＴＲとヒット信号ＨＩＴＣとの論理和を演算してＮＡＮＤ回路１２ｐに出力する。ＮＡＮＤ回路１２ｐは、インバータ１２ｅの出力と、ＯＲ回路１２ｕの出力との否定論理積を演算し、チップイネーブル信号ＣＥＣＲとして冗長ＲＡＭ３に出力する。
【０１１３】
ＯＲ回路１２ｑは、ヒット信号ＨＩＴＲと、ヒット信号ＨＩＴＣ０との論理和を演算してＮＡＮＤ回路１２ｌに出力する。ＯＲ回路１２ｒは、ヒット信号ＨＩＴＲと、ヒット信号ＨＩＴＣ１との論理和を演算してＮＡＮＤ回路１２ｍに出力する。ＯＲ回路１２ｓは、ヒット信号ＨＩＴＲと、ヒット信号ＨＩＴＣ２との論理和を演算してＮＡＮＤ回路１２ｎに出力する。ＯＲ回路１２ｔは、ヒット信号ＨＩＴＲと、ヒット信号ＨＩＴＣ３との論理和を演算してＮＡＮＤ回路１２ｏに出力する。
【０１１４】
ＮＡＮＤ回路１２ｌは、ＯＲ回路１２ｑの出力と、インバータ１２ｆの出力との否定論理積を演算し、ライト信号ＷＥＣＲ＜０＞として冗長ＲＡＭ３に出力する。ＮＡＮＤ回路１２ｍは、ＯＲ回路１２ｒの出力と、インバータ１２ｆの出力との否定論理積を演算し、ライト信号ＷＥＣＲ＜１＞として冗長ＲＡＭ３に出力する。ＮＡＮＤ回路１２ｎは、ＯＲ回路１２ｓの出力と、インバータ１２ｆの出力との否定論理積を演算し、ライト信号ＷＥＣＲ＜２＞として冗長ＲＡＭ３に出力する。ＮＡＮＤ回路１２ｏは、ＯＲ回路１２ｔの出力と、インバータ１２ｆの出力との否定論理積を演算し、ライト信号ＷＥＣＲ＜３＞として冗長ＲＡＭ３に出力する。
【０１１５】
アドレススクランブル回路１２ａは、アドレスＡ＜１４：０＞と、エンコード信号ＥＮＣ＜１：０＞と、ヒット信号ＨＩＴＲとに基づいて、行アドレスＸＲ＜７：０＞と列アドレスＹＲ＜２：０＞を冗長ＲＡＭ３に出力する。図１５は、アドレススクランブル表であって、アドレススクランブル回路１２ａが出力する行アドレスＸＲ＜７：０＞及びアドレスＹＲ＜２：０＞を示している。
【０１１６】
図１５に示すように、ヒット信号ＨＴＩＲ＝１のとき、行アドレスＸＲ＜７＞＝１、行アドレスＸＲ＜６：５＞＝（０，０）、行アドレスＸＲ＜４：３＞＝エンコード信号ＥＮＣ＜１：０＞、行アドレスＸＲ＜２：１＞＝アドレスＡ＜１３：１２＞、行アドレスＸＲ＜０＞＝アドレスＡ＜０＞、列アドレスＹＲ＜２：１＞＝アドレスＡ＜１１：１０＞、列アドレスＹＲ＜０＞＝アドレスＡ＜９＞である。ヒット信号ＨＴＩＲ＝０のとき、行アドレスＸＲ＜７＞＝０、行アドレスＸＲ＜６：５＞＝アドレスＡ＜６，５＞、行アドレスＸＲ＜４：３＞＝アドレス＜４：３＞、行アドレスＸＲ＜２：１＞＝アドレスＡ＜２：１＞、行アドレスＸＲ＜０＞＝アドレスＡ＜０＞、列アドレスＹＲ＜２：１＞＝アドレスＡ＜８：７＞、列アドレスＹＲ＜０＞＝アドレスＡ＜９＞である。
【０１１７】
データ入力用サブワード選択回路１２ｂは、データＤＩ＜７：０＞と、ヒット信号ＨＩＴＲと、ヒット信号ＨＣｉ＜３：０＞（ｉ＝０〜３）とに基づいて、データＤＩＲ＜７：０＞を冗長ＲＡＭ３に出力する。
【０１１８】
図１６は、データ入力用サブワード選択回路１２ｂが出力するデータＤＩＲ＜７：０＞を示す図である。図１６に示すように、ヒット信号ＨＩＴＲ＝１のとき、データＤＩＲ＜７：０＞＝データＤＩ＜７：０＞である。つまり、入力されたデータＤＩ＜７：０＞が、そのままデータＤＩＲ＜７：０＞として出力される。ヒット信号ＨＩＴＲ＝０のときには、データＤＩＲ＜７：０＞は以下の値を採る。
【０１１９】
ヒット信号ＨＣ０＜０＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜１：０＞、ヒット信号ＨＣ０＜１＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜３：２＞、ヒット信号ＨＣ０＜２＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜５：４＞、ヒット信号ＨＣ０＜３＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜７：６＞である。そして、ヒット信号ＨＣ０＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜７：２＞の値は不定である。
【０１２０】
ヒット信号ＨＣ１＜０＞＝１のとき、データＤＩＲ＜３：２＞＝データＤＩ＜１：０＞、ヒット信号ＨＣ１＜１＞＝１のとき、データＤＩＲ＜３：２＞＝データＤＩ＜３：２＞、ヒット信号ＨＣ１＜２＞＝１のとき、データＤＩＲ＜３：２＞＝データＤＩ＜５：４＞、ヒット信号ＨＣ１＜３＞＝１のとき、データＤＩＲ＜３：２＞＝データＤＩ＜７：６＞である。そして、ヒット信号ＨＣ１＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜７：４，１：０＞の値は不定である。
【０１２１】
ヒット信号ＨＣ２＜０＞＝１のとき、データＤＩＲ＜５：４＞＝データＤＩ＜１：０＞、ヒット信号ＨＣ２＜１＞＝１のとき、データＤＩＲ＜５：４＞＝データＤＩ＜３：２＞、ヒット信号ＨＣ２＜２＞＝１のとき、データＤＩＲ＜５：４＞＝データＤＩ＜５：４＞、ヒット信号ＨＣ２＜３＞＝１のとき、データＤＩＲ＜５：４＞＝データＤＩ＜７：６＞である。そして、ヒット信号ＨＣ２＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜７：４，３：０＞の値は不定である。
【０１２２】
ヒット信号ＨＣ３＜０＞＝１のとき、データＤＩＲ＜７：６＞＝データＤＩ＜１：０＞、ヒット信号ＨＣ３＜１＞＝１のとき、データＤＩＲ＜７：６＞＝データＤＩ＜３：２＞、ヒット信号ＨＣ３＜２＞＝１のとき、データＤＩＲ＜７：６＞＝データＤＩ＜５：４＞、ヒット信号ＨＣ３＜３＞＝１のとき、データＤＩＲ＜７：６＞＝データＤＩ＜７：６＞である。そして、ヒット信号ＨＣ３＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜５：０＞の値は不定である。
【０１２３】
図１０はイネーブル信号出力回路１３の構成を示す回路図である。図１０に示すように、イネーブル信号出力回路１３は、ＯＲ回路１３ａ〜１３ｆと、ＡＮＤ回路１３ｌ〜１３ｓとを備えている。ＯＲ回路１３ａは、ヒット信号ＨＣ０＜０＞〜ＨＣ３＜０＞の論理和を演算し、ヒット信号ＨＩＴＢ＜０＞としてＡＮＤ回路１３ｌ，１３ｐのそれぞれに出力する。ＯＲ回路１３ｂは、ヒット信号ＨＣ０＜１＞〜ＨＣ３＜１＞の論理和を演算し、ヒット信号ＨＩＴＢ＜１＞としてＡＮＤ回路１３ｍ，１３ｑのそれぞれに出力する。ＯＲ回路１３ｃは、ヒット信号ＨＣ０＜２＞〜ＨＣ３＜２＞の論理和を演算し、ヒット信号ＨＩＴＢ＜２＞としてＡＮＤ回路１３ｎ，１３ｒのそれぞれに出力する。ＯＲ回路１３ｄは、ヒット信号ＨＣ０＜３＞〜ＨＣ３＜３＞の論理和を演算し、ヒット信号ＨＩＴＢ＜３＞としてＡＮＤ回路１３ｏ，１３ｓのそれぞれに出力する。
【０１２４】
ＯＲ回路１３ｅは、アドレスＡＢ＜１４＞とヒット信号ＨＩＴＲとの論理和を演算して、ＡＮＤ回路１３ｐ〜１３ｓのぞれぞれに出力する。ＯＲ回路１３ｆは、アドレスＡＡ＜１４＞とヒット信号ＨＩＴＲとの論理和を演算して、ＡＮＤ回路１３ｌ〜１３ｏのぞれぞれに出力する。
【０１２５】
ＡＮＤ回路１３ｌは、ヒット信号ＨＩＴＢ＜０＞の否定と、ＯＲ回路１３ｆの出力の否定との論理積を演算して、イネーブル信号ＯＥＮ０＜０＞として、データ出力選択回路５に出力する。ＡＮＤ回路１３ｍは、ヒット信号ＨＩＴＢ＜１＞の否定と、ＯＲ回路１３ｆの出力の否定との論理積を演算して、イネーブル信号ＯＥＮ０＜１＞として、データ出力選択回路５に出力する。ＡＮＤ回路１３ｎは、ヒット信号ＨＩＴＢ＜２＞の否定と、ＯＲ回路１３ｆの出力の否定との論理積を演算して、イネーブル信号ＯＥＮ０＜２＞として、データ出力選択回路５に出力する。ＡＮＤ回路１３ｏは、ヒット信号ＨＩＴＢ＜３＞の否定と、ＯＲ回路１３ｆの出力の否定との論理積を演算して、イネーブル信号ＯＥＮ０＜３＞として、データ出力選択回路５に出力する。
【０１２６】
ＡＮＤ回路１３ｐは、ヒット信号ＨＩＴＢ＜０＞の否定と、ＯＲ回路１３ｅの出力の否定との論理積を演算して、イネーブル信号ＯＥＮ１＜０＞として、データ出力選択回路５に出力する。ＡＮＤ回路１３ｑは、ヒット信号ＨＩＴＢ＜１＞の否定と、ＯＲ回路１３ｅの出力の否定との論理積を演算して、イネーブル信号ＯＥＮ１＜１＞として、データ出力選択回路５に出力する。ＡＮＤ回路１３ｒは、ヒット信号ＨＩＴＢ＜２＞の否定と、ＯＲ回路１３ｅの出力の否定との論理積を演算して、イネーブル信号ＯＥＮ１＜２＞として、データ出力選択回路５に出力する。ＡＮＤ回路１３ｓは、ヒット信号ＨＩＴＢ＜３＞の否定と、ＯＲ回路１３ｅの出力の否定との論理積を演算して、イネーブル信号ＯＥＮ１＜３＞として、データ出力選択回路５に出力する。
【０１２７】
図１１はイネーブル信号出力回路１４の構成を示す回路図である。図１１に示すように、イネーブル信号出力回路１４は、インバータ１４ａ，１４ｂ５〜１４ｂ８，１４ｃ５〜１４ｃ８，１４ｄ５〜１４ｄ８，１４ｅ５〜１４ｅ８と、ＮＯＲ回路１４ｂ１，１４ｃ１，１４ｄ１，１４ｅ１と、ＮＡＮＤ回路１４ｂ２〜１４ｂ４，１４ｃ２〜１４ｃ４，１４ｄ２〜１４ｄ４，１４ｅ２〜１４ｅ４とを備えている。
【０１２８】
インバータ１４ａは、ヒット信号ＨＩＴＲを反転して、ＮＡＮＤ回路１４ｂ２〜１４ｂ４，１４ｃ２〜１４ｃ４，１４ｄ２〜１４ｄ４，１４ｅ２〜１４ｅ４のそれぞれに出力している。
【０１２９】
ＮＯＲ回路１４ｂ１は、ヒット信号ＨＩＴＲとヒット信号ＨＣ０＜０＞との否定論理和を演算して、インバータ１４ｂ５に入力する。インバータ１４ｂ５は入力された信号を反転して、イネーブル信号ＯＥＲ０＜０＞としてデータ出力選択回路５に出力する。ＮＯＲ回路１４ｃ１は、ヒット信号ＨＩＴＲとヒット信号ＨＣ１＜１＞との否定論理和を演算して、インバータ１４ｃ６に入力する。インバータ１４ｃ６は入力された信号を反転して、イネーブル信号ＯＥＲ１＜１＞としてデータ出力選択回路５に出力する。ＮＯＲ回路１４ｄ１は、ヒット信号ＨＩＴＲとヒット信号ＨＣ２＜２＞との否定論理和を演算して、インバータ１４ｄ７に入力する。インバータ１４ｄ７は入力された信号を反転して、イネーブル信号ＯＥＲ２＜２＞としてデータ出力選択回路５に出力する。ＮＯＲ回路１４ｅ１は、ヒット信号ＨＩＴＲとヒット信号ＨＣ３＜３＞との否定論理和を演算して、インバータ１４ｅ８に入力する。インバータ１４ｅ８は入力された信号を反転して、イネーブル信号ＯＥＲ３＜３＞としてデータ出力選択回路５に出力する。
【０１３０】
ＮＡＮＤ回路１４ｂ２は、インバータ１４ａの出力とヒット信号ＨＣ０＜１＞との否定論理積を演算して、インバータ１４ｂ６に入力する。インバータ１４ｂ６は入力された信号を反転して、イネーブル信号ＯＥＲ０＜１＞としてデータ出力選択回路５に出力する。ＮＡＮＤ回路１４ｂ３は、インバータ１４ａの出力とヒット信号ＨＣ０＜２＞との否定論理積を演算して、インバータ１４ｂ７に入力する。インバータ１４ｂ７は入力された信号を反転して、イネーブル信号ＯＥＲ０＜２＞としてデータ出力選択回路５に出力する。ＮＡＮＤ回路１４ｂ４は、インバータ１４ａの出力とヒット信号ＨＣ０＜３＞との否定論理積を演算して、インバータ１４ｂ８に入力する。インバータ１４ｂ８は入力された信号を反転して、イネーブル信号ＯＥＲ０＜３＞としてデータ出力選択回路５に出力する。
【０１３１】
ＮＡＮＤ回路１４ｃ２は、インバータ１４ａの出力とヒット信号ＨＣ１＜０＞との否定論理積を演算して、インバータ１４ｃ５に入力する。インバータ１４ｃ５は入力された信号を反転して、イネーブル信号ＯＥＲ１＜０＞としてデータ出力選択回路５に出力する。ＮＡＮＤ回路１４ｃ３は、インバータ１４ａの出力とヒット信号ＨＣ１＜２＞との否定論理積を演算して、インバータ１４ｃ７に入力する。インバータ１４ｃ７は入力された信号を反転して、イネーブル信号ＯＥＲ１＜２＞としてデータ出力選択回路５に出力する。ＮＡＮＤ回路１４ｃ４は、インバータ１４ａの出力とヒット信号ＨＣ１＜３＞との否定論理積を演算して、インバータ１４ｃ８に入力する。インバータ１４ｃ８は入力された信号を反転して、イネーブル信号ＯＥＲ１＜３＞としてデータ出力選択回路５に出力する。
【０１３２】
ＮＡＮＤ回路１４ｄ２は、インバータ１４ａの出力とヒット信号ＨＣ２＜０＞との否定論理積を演算して、インバータ１４ｄ５に入力する。インバータ１４ｄ５は入力された信号を反転して、イネーブル信号ＯＥＲ２＜０＞としてデータ出力選択回路５に出力する。ＮＡＮＤ回路１４ｄ３は、インバータ１４ａの出力とヒット信号ＨＣ２＜１＞との否定論理積を演算して、インバータ１４ｄ６に入力する。インバータ１４ｄ６は入力された信号を反転して、イネーブル信号ＯＥＲ２＜１＞としてデータ出力選択回路５に出力する。ＮＡＮＤ回路１４ｄ４は、インバータ１４ａの出力とヒット信号ＨＣ２＜３＞との否定論理積を演算して、インバータ１４ｄ８に入力する。インバータ１４ｄ８は入力された信号を反転して、イネーブル信号ＯＥＲ２＜３＞としてデータ出力選択回路５に出力する。
【０１３３】
ＮＡＮＤ回路１４ｅ２は、インバータ１４ａの出力とヒット信号ＨＣ３＜０＞との否定論理積を演算して、インバータ１４ｅ５に入力する。インバータ１４ｅ５は入力された信号を反転して、イネーブル信号ＯＥＲ３＜０＞としてデータ出力選択回路５に出力する。ＮＡＮＤ回路１４ｅ３は、インバータ１４ａの出力とヒット信号ＨＣ３＜１＞との否定論理積を演算して、インバータ１４ｅ６に入力する。インバータ１４ｅ６は入力された信号を反転して、イネーブル信号ＯＥＲ３＜１＞としてデータ出力選択回路５に出力する。ＮＡＮＤ回路１４ｅ４は、インバータ１４ａの出力とヒット信号ＨＣ３＜２＞との否定論理積を演算して、インバータ１４ｅ７に入力する。インバータ１４ｅ７は入力された信号を反転して、イネーブル信号ＯＥＲ３＜２＞としてデータ出力選択回路５に出力する。
【０１３４】
次に、本実施の形態１に係る半導体記憶装置１の動作について説明する。まず、正規ＲＡＭ２ａ，２ｂの各正規メモリセルアレイ１７に欠陥が発生していない際の動作について説明する。この場合には、ヒューズ回路１０ａｊ、１１ａｉにおけるすべてのヒューズはプログラムされず、イネーブル信号ＦＲｊＥＮ，ＦＣｉＥＮ、アドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０，ＦＣｉＹ１〜ＦＣｉＹ４、ＦＣｉＺ０、サブワード選択信号ＦＣｉＢ０，ＦＣｉＢ１は、すべて“０”を示す。このため、入力されるアドレスＡ＜１４：０＞の値に関係なく、ヒット信号ＨＩＴＣｉ（ｉ＝０〜３）、ヒット信号ＨＩＴＲｊ（ｊ＝０〜３）、ヒット信号ＨＩＴＲ，ＨＩＴＣは、すべて“０”を示す。また、ヒット信号ＨＣｉ＜３：０＞（ｉ＝０〜３）、ヒット信号ＨＩＴＢ＜３：０＞もすべて“０”を示す。この結果、イネーブル信号ＯＥＮ０＜ｋ＞＝アドレス／Ａ＜１４＞（ｋ＝０〜３）、イネーブル信号ＯＥＮ１＜ｋ＞＝アドレスＡ＜１４＞（ｋ＝０〜３）となる。なお、アドレス／Ａ＜１４＞の“／”は、信号の反転を意味している。つまり、アドレス／＜Ａ１４＞は、アドレスＡ＜１４＞を反転したものである。また、イネーブル信号ＯＥＲｉ＜ｋ＞＝０（ｉ＝０〜３，ｋ＝０〜３）となる。そして、冗長ＲＡＭ３を選択するチップイネーブル信号ＣＥＣＲ（ロウアクティブ）は“１”となる。
【０１３５】
イネーブル信号ＯＥＮ０＜ｋ＞＝アドレス／Ａ＜１４＞（ｋ＝０〜３）、イネーブル信号ＯＥＮ１＜ｋ＞＝アドレスＡ＜１４＞（ｋ＝０〜３）であるため、アドレスＡ＜１４＞＝０のとき、正規ＲＡＭ２ｂからのデータＤＱＮＢ＜７：０＞が、データＤＱ＜７：０＞として、半導体記憶装置１の外部に出力される。また、アドレスＡ＜１４＞＝１のとき、正規ＲＡＭ２ａからのデータＤＱＮＡ＜７：０＞が、データＤＱ＜７：０＞として、半導体記憶装置１の外部に出力される。このとき、イネーブル信号ＯＥＲｉ＜ｋ＞＝０（ｉ＝０〜３，ｋ＝０〜３）であるため、トライステートバッファ５ｃ１〜５ｃ４，５ｄ１〜５ｄ４，５ｅ１〜５ｅ４，５ｆ１〜５ｆ４のぞれぞれは不活性となり、冗長ＲＡＭ３のデータＤＱＲ＜７：０＞と、正規ＲＡＭ２ａのデータＤＱＮＡ＜７：０＞あるいは正規ＲＡＭ２ｂのデータＤＱＮＢ＜７：０＞とが衝突することは無い。
【０１３６】
以上により、正規ＲＡＭ２ａ，２ｂの各正規メモリセルアレイ１７に欠陥が発生していない場合には、冗長ＲＡＭ３を使用することなく、半導体記憶装置１が、８ビット×３２ｋワードの２５６ｋｂｉｔのＲＡＭとなる。また、チップイネーブル信号ＣＥＣＲ＝１であるため、冗長ＲＡＭ３は選択されず、余分な電力が消費されることもない。
【０１３７】
次に、正規ＲＡＭ２の正規メモリセルアレイ１７に列欠陥が発生している際の、半導体記憶装置１の動作について説明する。ここで「列欠陥」とは、正規メモリセルアレイ１７において、ビット線の断線などによって、列方向に並ぶ複数の正規メモリセル１６に対してデータの書き込みや読み出しが不可能な場合を意味している。
【０１３８】
正規ＲＡＭ２において、アドレスＡ＜１３：１０＞＝アドレスＹｉ＜４：１＞、アドレスＡ＜１４＞＝アドレスＺｉ＜０＞、サブワード番号ＳＢ＜１：０＞＝サブワード番号Ｂｉ＜１：０＞で規定される列置換対象単位（区画ａの対）を、ｉ番目の冗長区画ｃで置換する場合を考える（ｉ＝０〜３）。ここで、サブワード番号ＳＢ＜１：０＞は２ビットで構成されており、列置換対象単位に対応したサブワードの番号を示している。サブワード番号ＳＢ＜１：０＞＝（０，０）のときはサブワードの０番を、サブワード番号ＳＢ＜１：０＞＝（０，１）のときはサブワードの１番を、サブワード番号ＳＢ＜１：０＞＝（１，０）のときはサブワードの２番を、サブワード番号ＳＢ＜１：０＞＝（１，１）のときはサブワードの３番を示す。ここでは、サブワード番号ＳＢ＜１：０＞がサブワードのｋ番を示し（ｋ＝０〜３）、ｋ番目の列置換対象単位を、ｉ番目の冗長区画ｃで置換する場合を考える。
【０１３９】
まず、ヒューズ回路１１ａｉ（ｉ＝０〜３）において、イネーブル信号ＦＣｉＥＮを出力する単位ヒューズブロック１１ａａのヒューズをプログラムする。そして、アドレスＦＣｉＹｘを出力する単位ヒューズブロック１１ａａのヒューズと、アドレスＦＣｉＺｙを出力する単位ヒューズブロック１１ａａのヒューズと、サブワード選択信号ＦＣｉＢｚを出力する単位ヒューズブロック１１ａａのヒューズとをプログラムする。ここで、アドレスＦＣｉＹｘの“ｘ”の値は、アドレスＹｉ＜４：１＞のうち、値が“１”を示すアドレスＹｉ＜ｘ＞の“ｘ”の値と一致している。また、アドレスＦＣｉＺｙの“ｙ”の値は、アドレスＺｉ＜０＞のうち、値が“１”を示すアドレスＺｉ＜ｙ＞の“ｙ”の値と一致している。そして、サブワード選択信号ＦＣｉＢｚの“ｚ”の値は、サブワード番号Ｂｉ＜１：０＞のうち、値が“１”を示すサブワード番号Ｂｉ＜ｚ＞の“ｚ”の値と一致している。
【０１４０】
例えば、正規ＲＡＭ２ｂにおける正規メモリセル１７において、図１２中の斜線で示されている列置換対象単位（区画ａの対）を、図１３中の斜線で示されている冗長区画ｃで置換する場合には、アドレスＹ０＜４：１＞＝（０００１）、アドレスＺ０＜０＞＝０、サブワード番号Ｂ０＜１：０＞＝（０，１）であるため、イネーブル信号ＦＣ０ＥＮを出力する単位ヒューズブロック１１ａａのヒューズ、アドレスＦＣ０Ｙ１を出力する単位ヒューズブロック１１ａａのヒューズ、及びサブワード選択信号ＦＣ０Ｂ０を出力する単位ヒューズブロック１１ａａのヒューズの３つのヒューズをプログラムする。なお、正規ＲＡＭ２ｂにおける正規メモリセル１７において、図１２中の斜線で示されている列置換対象単位（区画ａの対）を、図１３中の斜線で示されている冗長区画ｃで置換する例を、「置換例１」と呼ぶ。
【０１４１】
冗長列用アドレス比較回路１１ｂｊは、上述のように、アドレスＡ＜１４：１０＞と、アドレスＦＣｉＹ１〜ＦＣｉＹ４，ＦＣｉＺ０とを比較して、すべてが一致したならば、“１”を出力する。イネーブル信号ＦＣｉＥＮは、それを出力する単位ヒューズブロック１１ａａのヒューズがプログラムされているので、“１”を示す。そのため、ヒット信号ＨＩＴＣｉは“１”となる。また、サブワード選択信号ＦＣｉＢ０，ＦＣｉＢ１が、冗長列用サブワードデコーダ１１ｃｉでデコードされて、その結果が、ＡＮＤ回路１１ｅｉ〜１１ｈｉに入力される。これにより、ヒット信号ＨＣｉ＜ｋ＞が“１”となる。そして、ＯＲ回路１３ａ〜１３ｄのうち、ヒット信号ＨＣｉ＜ｋ＞が入力されているＯＲ回路の出力が“１”となり、ヒット信号ＨＩＴＢ＜ｋ＞が“１”となる。上述の置換例１では、ヒット信号ＨＩＴＣ０，ＨＩＴＣ，ＨＣ０＜１＞，ＨＩＴＢ＜１＞のそれぞれが“１”となる。
【０１４２】
正規ＲＡＭ２側では、ＡＮＤ回路１３ｌ〜１３ｓのうち、ヒット信号ＨＩＴＢ＜ｋ＞が入力されているＡＮＤ回路は“０”を出力し、イネーブル信号ＯＥＮ０＜ｋ＞，ＯＥＮ１＜ｋ＞がアドレスＡ＜１４＞の値にかかわらず“０”となり、各イネーブル信号が接続されているトライステートバッファの出力はハイインピーダンスになる。そのため、データＤＱＮＡ＜７：０＞及びデータＤＱＮＢ＜７：０＞のそれぞれにおいて、ｋ番目のサブワードに対応するデータは、半導体記憶装置１の外部には出力されない。
【０１４３】
一方冗長ＲＡＭ３側では、ヒット信号ＨＣｉ＜ｋ＞に対応するイネーブル信号ＯＥＲｉ＜ｋ＞が“１”となり、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長ＲＡＭ３のデータＤＱＲ＜７：０＞のうちｉ番目のサブワードに対応したデータが、半導体記憶装置１の外部に出力される。
【０１４４】
またライト信号ＷＥＣＲ＜３：０＞は、ヒット信号ＨＩＴＣｉに対応するライト信号ＷＥＣＲ＜ｉ＞だけが、ライト信号ＷＥＲと等価になり、その他は常に“１”となる。これにより、冗長メモリセルアレイ１８のｉ番目の冗長区画ｃだけにデータの書き込みが可能となる。
【０１４５】
データ入力用サブワード選択回路１２ｂは、上述の図１６中のヒット信号ＨＩＴＲ＝０、ヒット信号ＨＩＣｉ＜ｋ＞＝１の欄に示すデータを、データＤＩＲ＜７：０＞として出力する。
【０１４６】
アドレススクランブル回路１２ａは、上述の図１５中のＨＩＴＲ＝０の欄が示すデータを、行アドレスＸＲ＜７：０＞、列アドレスＹＲ＜２：０＞として出力する。これにより、冗長ＲＡＭ３のアドレス空間において、列置換対象単位が冗長区画ｃにマッピングされる。
【０１４７】
冗長列用アドレス比較回路１１ｂｉにおいて、アドレスＡ＜１４：１０＞とアドレスＦＣｉＹ１〜ＦＣｉＹ４，ＦＣｉＺ０とが、一つでも一致しない場合は、ヒット信号ＨＩＴＣｉは全て“０”になり、ヒット信号ＨＩＴＣも“０”になる。このときの動作は、上述の正規ＲＡＭ２に欠陥が無い場合と同じである。
【０１４８】
以上により、正規ＲＡＭ２に列欠陥がある場合に、正規メモリセルアレイ１７の欠陥が生じている領域を含む列置換対象単位が、冗長ＲＡＭ３における冗長メモリセルアレイ１８の冗長区画ｃと論理的に置換される。冗長区画ｃは４個（ｉ＝０〜３）あり、そのどれもが、正規ＲＡＭ２の任意の列置換対象単位を置換することができる。なお正規ＲＡＭにおいて、互いに同一の列アドレスで、互いに異なる番号のサブワードに対応した列のそれぞれに欠陥が生じた場合には、冗長ＲＡＭ３の２つの区画ｃを用いることによって、両方の列置換を同時に行うことができる。
【０１４９】
次に、正規ＲＡＭ２の正規メモリセルアレイ１７に行欠陥が発生している際の、半導体記憶装置１の動作について説明する。ここで「行欠陥」とは、正規メモリセルアレイ１７において、ワード線の断線などによって、行方向に並ぶ複数の正規メモリセル１６に対してデータの書き込みや読み出しが不可能な場合を意味している。
【０１５０】
正規ＲＡＭ２において、アドレスＡ＜８：１＞＝アドレスＸｊ＜８：１＞、アドレスＡ＜１４＞＝アドレスＺｊ＜０＞で規定される行置換対象単位（区画ｂ）を、ｊ番目の冗長区画ｄで置換する場合を考える（ｊ＝０〜３）。
【０１５１】
まず、ヒューズ回路１０ａｊ（ｊ＝０〜３）において、イネーブル信号ＦＲｊＥＮを出力する単位ヒューズブロック１０ａａのヒューズをプログラムする。そして、アドレスＦＲｊＸｙを出力する単位ヒューズブロック１０ａａのヒューズと、アドレスＦＲｊＺｘを出力する単位ヒューズブロック１０ａａのヒューズとをプログラムする。ここで、アドレスＦＲｊＸｙの“ｙ”の値は、アドレスＸｊ＜８：１＞のうち、値が“１”を示すアドレスＸｊ＜ｙ＞の“ｙ”の値と一致している。また、アドレスＦＲｊＺｘの“ｘ”の値は、アドレスＺｊ＜０＞のうち、値が“１”を示すアドレスＺｊ＜ｘ＞の“ｘ”の値と一致している。
【０１５２】
例えば、正規ＲＡＭ２ｂにおける正規メモリセル１７において、図１２中の斜線で示されている行置換対象単位（区画ｂ）を、図１３中の斜線で示されている冗長区画ｄで置換する場合には、アドレスＸ０＜８：１＞＝（００００００１０）、アドレスＺ０＜０＞＝０であるため、イネーブル信号ＦＲ０ＥＮを出力する単位ヒューズブロック１０ａａのヒューズ、及びアドレスＦＲ０Ｘ２を出力する単位ヒューズブロック１０ａａのヒューズの２つのヒューズをプログラムする。なお、正規ＲＡＭ２ｂにおける正規メモリセル１７において、図１２中の斜線で示されている行置換対象単位（区画ｂ）を、図１３中の斜線で示されている冗長区画ｄで置換する例を、「置換例２」と呼ぶ。
【０１５３】
冗長行用アドレス比較回路１０ｂｊは、上述のように、アドレスＡ＜１４，８：１＞と、アドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０とを比較して、すべてが一致したならば、“１”を出力する。イネーブル信号ＦＲｊＥＮは、それを出力する単位ヒューズブロック１０ａａのヒューズがプログラムされているので、“１”を示す。そのため、ヒット信号ＨＩＴＲｊは“１”となる。ヒット信号ＨＩＴＲは、ヒット信号ＨＩＴＲ０〜ＨＩＴＲ３の論理和の演算結果なので、“１”を示す。
【０１５４】
正規ＲＡＭ２側では、ヒット信号ＨＩＴＲ＝１なので、イネーブル信号ＯＥＮ０＜３：０＞，ＯＥＮ１＜３：０＞の全ては“０”になり、トライステートバッファ５ａ１〜５ａ４，５ｂ１〜５ｂ４の全ての出力がハイインピーダンスになる。そのため、データＤＱＮＡ＜７：０＞及びデータＤＱＮＢ＜７：０＞のすべてが、半導体記憶装置１の外部には出力されない。
【０１５５】
なお、図４中の一点鎖線で示すように、ヒット信号ＨＩＴＲを反転した信号を、正規ＲＡＭ選択回路７のＡＮＤ回路７ｃ，７ｄのそれぞれに入力しても良い。この場合には、ＡＮＤ回路７ｃはヒット信号ＨＩＴＲを反転した信号と、インバータ７ａの出力と、アドレスＡ＜１４＞との論理積を演算して、チップイネーブル信号ＣＥＣＡとして出力する。また、ＡＮＤ回路７ｄはヒット信号ＨＩＴＲを反転した信号と、インバータ７ｂの出力と、インバータ７ａの出力との論理積を演算して、チップイネーブル信号ＣＥＣＢとして出力する。このように、ヒット信号ＨＩＴＲを反転した信号を、正規ＲＡＭ選択回路７のＡＮＤ回路７ｃ，７ｄのそれぞれに入力することによって、ヒット信号ＨＩＴＲ＝１のときには、正規ＲＡＭ２ａ，２ｂが共にスタンバイ状態になり、半導体記憶装置１の消費電力を低減できる効果がある。なお、図４の一点鎖線で示す回路は、半導体記憶装置１の機能動作上は無くてもかまわない。
【０１５６】
一方冗長ＲＡＭ３側では、ヒット信号ＨＣｉ＜３：０＞の値に関係なく、イネーブル信号ＯＥＲｉ＜ｋ＞のうち、ｉ＝ｋを示すイネーブル信号ＯＥＲｉ＜ｋ＞の値が“１”となり、その他のイネーブル信号は“０”を示す。これにより、イネーブル信号ＯＥＲ１＜１＞，ＯＥＲ２＜２＞，ＯＥＲ３＜３＞が接続されているトライステートバッファのそれぞれが活性化される。そのため、冗長ＲＡＭ３のデータＤＱＲ＜７：０＞のすべてが半導体記憶装置１の外部に出力される。
【０１５７】
またライト信号ＷＥＣＲ＜３：０＞のすべては、ヒット信号ＨＩＴＲ＝１であるため、制御部２４から出力されるライト信号ＷＥＣＲと等価になる。データ入力用サブワード選択回路１２ｂは、上述の図１６中のヒット信号ＨＩＴＲ＝１の欄に示すように、データＤＩ＜７：０＞をデータＤＩＲ＜７：０＞として出力する。
【０１５８】
アドレススクランブル回路１２ａは、上述の図１５中のＨＩＴＲ＝１の欄が示すデータを、行アドレスＸＲ＜７：０＞、列アドレスＹＲ＜２：０＞として出力する。ここで、エンコード信号Ｅ＜１：０＞は上述の図１４中に示す値を示す。また図１３に示すように、冗長メモリセルアレイ１８の区画ｄには、行アドレスＸＲ＜７：０＞＝１２８以上が割り当てられているので、行アドレスＸＲ＜７＞＝１である。これにより、冗長ＲＡＭ３のアドレス空間において、行置換対象単位が冗長区画ｄにマッピングされる。
【０１５９】
冗長行用アドレス比較回路１０ｂｊにおいて、アドレスＡ＜１４，８：１＞とアドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０とが、一つでも一致しない場合は、ヒット信号ＨＩＴＲｊは全て“０”になり、ヒット信号ＨＩＴＲも“０”になる。このときの動作は、上述の正規ＲＡＭ２に欠陥が無い場合と同じである。
【０１６０】
以上により、正規ＲＡＭ２に行欠陥がある場合に、正規メモリセルアレイ１７の欠陥が生じている領域を含む行置換対象単位が、冗長ＲＡＭ３における冗長メモリセルアレイ１８の冗長区画ｄと論理的に置換される。冗長区画ｄは４個（ｊ＝０〜３）あり、そのどれもが、正規ＲＡＭ２の任意の行置換対象単位を置換することができる。
【０１６１】
上述では、正規メモリセルアレイ１７に行欠陥あるいは列欠陥が発生した場合の置換動作について説明したが、正規メモリセルアレイ１７の一つの正規メモリセル１６が不良となっている、いわゆる「単ビット欠陥」が正規メモリセルアレイ１７に発生していても、上述のような列置換あるいは行置換を行うことによって、その不良な正規メモリセル１６を含む領域を、冗長区画ｃあるいは冗長区画ｄで置換することができる。
【０１６２】
また、正規メモリセルアレイ１７に、行欠陥と列欠陥との両方が発生している場合には、冗長区画ｃと冗長区画ｄとの両方を用いて、正規メモリセルアレイ１７を救済することができる。このとき、半導体記憶装置１の外部から入力されるアドレスＡ＜１４：０＞が、列置換対象単位（区画ａの対）と行置換対象単位（区画ｂ）との両方に含まれる正規メモリセル１６を示す場合には、ヒット信号ＨＩＴＣとヒット信号ＨＩＴＲとの両方が“１”となる。そこで、本実施の形態１に係る制御部４は、アドレスＡ＜１４：０＞が、列置換対象単位と行置換対象単位との両方に含まれる正規メモリセル１６を示す場合には、列置換よりも行置換を優先させて実行している。ヒット信号ＨＩＴＲ＝１のときには、ヒット信号ＨＩＴＣの値に関わらず、冗長制御回路６の出力が定まることは、上述の説明から明らかであり、これにより、列置換よりも行置換が優先される。このように行置換を優先させるのは、列置換を優先させるよりも、多くの正規メモリセル１６を救済することができるからである。例えば、行欠陥が単位データのすべてのビットに及んでいる場合、列置換を優先させた場合には、サブワード分の正規メモリセル１６しか救済できない。しかし、行置換を優先させた場合には、８ビット分すべての正規メモリセル１６を救済することができる。
【０１６３】
上述のように本実施の形態１に係る半導体記憶装置１によれば、正規メモリセルアレイ１７を救済する際に使用される列置換対象単位に対応したデータのビット数が２ビットであって、正規ＲＡＭ２の単位データのビット数（８ビット）よりも小さい。例えば、仮に、サブワード単位で置換を行うのではなく、列置換対象単位に対応したデータのビット数を８ビットにした場合、１２８行×６４列で配列された冗長メモリセル１９で構成された冗長区画ｃが必要となる。そのため冗長ＲＡＭ３が、この冗長区画ｃを４個と、上述の冗長区画ｄを４個とを備えるためには、３４ｋｂｉｔ（１２８×６４×４＋８×６４×４＝３４ｋ）の容量が必要になり、これは本実施の形態１に係る冗長ＲＡＭ３の容量（１０ｋｂｉｔ）の約３倍である。
【０１６４】
従って、本実施の形態１に係る半導体記憶装置１によれば、列置換対象単位に対応したデータのビット数が、正規ＲＡＭの単位データのビット数（８ビット）と同じ場合よりも、冗長ＲＡＭ３の回路規模を小さくすることができる。その結果、冗長ＲＡＭ３に不良が発生する割合を低減することができ、半導体記憶装置１の製造の歩留まりが向上する。
【０１６５】
また本実施の形態１では、制御部４が、正規ＲＡＭ２の正規メモリセルアレイ１７を、冗長ＲＡＭ３の冗長メモリセルアレイ１８で置換する際には、冗長メモリセルアレイ１８が備える複数の冗長区画のうちの一つの冗長区画を使用している。つまり、正規メモリセルアレイ１７に欠陥が生じた際、冗長メモリセルアレイ１８を構成する複数の冗長メモリセル１９の一部で、正規メモリセルアレイ１７の置換対象単位を置換している。
【０１６６】
このように本実施の形態１に係る半導体記憶装置１では、制御部４は、冗長ＲＡＭ３が備える複数の冗長メモリセル１９の一部だけを使用して、欠陥が生じている正規メモリセルアレイを救済することが可能である。従って、置換を行う際に冗長ＲＡＭが有する全てのメモリセルを使用する第１の従来技術とは異なり、不良が発生している冗長メモリセル１９を使用することなく、置換対象単位を冗長メモリセル１９で置換することができる。その結果、半導体記憶装置の製造の歩留まりを向上することができる。
【０１６７】
また本実施の形態１に係る制御部４は、データＤＱＮＡ＜７：０＞やデータＤＱＮＢ＜７：０＞などの正規ＲＡＭ２の単位データのうち、列置換対象単位に対応したデータ以外のデータについては、そのデータのビット位置でそのまま外部に出力している。そして、正規ＲＡＭ２の単位データのうち、列置換対象単位に対応したデータについては、そのデータの替わりに、そのデータのビット位置に、冗長メモリセルアレイ１９から読み出したデータを出力している。
【０１６８】
例えば上述の置換例１では、制御部４は、正規ＲＡＭ２ｂのデータＤＱＮＢ＜７：０＞のうち、列置換対象単位に対応したデータＤＱＮＢ＜３：２＞以外のデータ、つまりデータＤＱＮＢ＜０＞，ＤＱＮＢ＜１＞，ＤＱＮＢ＜４＞〜ＤＱＮＢ＜７＞については、それぞれデータＤＱ＜０＞，ＤＱ＜１＞，ＤＱ＜４＞〜ＤＱ＜７＞として、半導体記憶装置１の外部に出力している。従って、データＤＱＮＢ＜０＞，ＤＱＮＢ＜１＞，ＤＱＮＢ＜４＞〜ＤＱＮＢ＜７＞は、それぞれのビット位置が変化すること無く、外部に出力されている。
【０１６９】
列置換対象単位に対応したデータＤＱＮＢ＜２＞，ＤＱＮＢ＜３＞のうち、データＤＱＮＢ＜２＞については、冗長ＲＡＭ３から読み出されたデータＤＱＲ＜０＞がその替わりに、データＤＱ＜２＞として外部に出力される。また、データＤＱＮＢ＜３＞については、冗長ＲＡＭ３から読み出されたデータＤＱＲ＜１＞がその替わりに、データＤＱ＜３＞として外部に出力される。従って、データＤＱＮＢ＜２＞については、その替わりにデータＤＱＲ＜０＞が、そのビット位置（下位から３ビット目）で外部に出力され、データＤＱＮＢ＜３＞については、その替わりにデータＤＱＲ＜１＞が、そのビット位置（下位から４ビット目）で外部に出力される。
【０１７０】
このように本実施の形態１では、上述の第１の従来技術とは異なり、ビット位置をシフトしてデータを出力するＩ／Ｏシフト置換方式は採用されておらず、正規ＲＡＭ２の単位データのうち、列置換対象単位に対応したデータ以外のデータを、そのビット位置でそのまま出力し、列置換対象単位に対応したデータについては、そのデータの替わりに、そのデータのビット位置に、冗長メモリセルアレイ１９から読み出したデータを出力している。そのため、第１の従来技術よりも、正規ＲＡＭ２あるいは冗長ＲＡＭ３のデータ出力から、半導体記憶装置１の外部へのデータ出力までの時間を低減することができる。その結果、所望の性能が得られやすくなり、半導体記憶装置１の製造の歩留まりが向上する。なお冗長ＲＡＭ３は、通常正規ＲＡＭ２よりも回路規模が小さく、一般に回路規模が小さいとアクセス時間が短いので、冗長ＲＡＭ３からのデータ出力までの遅延時間は問題とならない。
【０１７１】
また本実施の形態１では、一つの冗長ＲＡＭ３で、正規ＲＡＭ２ａ，２ｂの両方を救済することができる。そのため、正規ＲＡＭの個数に応じた数の冗長ＲＡＭが必要な第１の従来技術よりも、冗長ＲＡＭ３の回路規模を小さくすることができる。その結果、冗長ＲＡＭ３に不良が発生する割合を低減することができ、半導体記憶装置１の製造の歩留まりを向上することができる。
【０１７２】
また本実施の形態１では、制御部４は、行置換及び列置換の両方を実行することができる。そのため、列置換のみしか実行することができない第２の従来技術とは異なり、ワード線の断線等によって、行方向に並ぶ正規メモリセル１６に不良が発生した場合であっても、それらの正規メモリセル１６のすべてを救済することができる。そのため、第２の従来技術よりも半導体記憶装置１の製造の歩留まりが向上する。
【０１７３】
また本実施の形態１では、列置換対象単位に対応したデータのビット数（２ビット）は、正規ＲＡＭ２の単位データのビット数（８ビット）よりも小さく、かつ行置換対象単位に対応したデータのビット数（８ビット）よりも小さい。行方向、つまりワード線が延在している方向に並ぶ正規メモリセル１６で発生する不良は、ワード線の断線等によって、単位データの複数のビットに及ぶ場合が多い。そのため、行置換対象単位に対応したデータのビット数を、正規ＲＡＭ２の単位データのビット数よりも小さい、列置換対象単位に対応したデータのビット数に一致させた場合、不良の発生している正規メモリセル１６の全てを救済できないことがあった。
【０１７４】
本実施の形態１では、上述のように、行置換対象単位に対応したデータのビット数は、正規ＲＡＭ２の単位データのビット数よりも小さい、列置換対象単位に対応したデータのビット数よりも大きいため、かかる場合よりも、不良の発生している正規メモリセル１６の全てを確実に救済することができる。また、列置換対象単位に対応したデータのビット数が、正規ＲＡＭ２の単位データのビット数と同じである場合よりも、小さな列置換対象単位を用いることによって、かかる場合と同様に、列方向に並ぶ正規メモリセル１６を救済することができる。
【０１７５】
また本実施の形態１では、置換対象単位に対応したデータのビット数は２ビットであって、サブワード単位で置換を行っている。そのため、置換対象単位に対応したデータのビット数が１ビットであって、１ビット単位で置換を行う場合よりも、制御部４の回路構成を簡単にすることができる。１ビット単位で置換を行う場合には、例えば、ヒューズ回路１１ａｉ（ｉ＝０〜３）が有するヒューズの数が増大して、制御部４の回路が複雑になる。
【０１７６】
また本実施の形態１では、正規ＲＡＭ２ａの出力端子２ａ１、正規ＲＡＭ２ｂの出力端子２ｂ１、及び冗長ＲＡＭ３の出力端子３ａ１と、半導体記憶装置１の出力端子１ａ１とを接続するトライステートバッファ５ｗは、列置換対象単位に対応したデータのビット数（２ビット）の単位で、言い換えれば、サブワード単位で活性化・不活性化が制御されている。そのため、１ビット単位でトライステートバッファ５ｗを制御する場合よりも、制御部４の回路構成を簡単にすることができる。１ビット単位でトライステートバッファ５ｗを制御する場合、例えば、それらを制御するイネーブル信号の本数が多くなり、制御部４の回路が複雑化する。
【０１７７】
なお図９に示すように、データ入力用サブワード選択回路１２ｂには、ヒット信号ＨＣ０＜３：０＞，ＨＣ１＜３：０＞，ＨＣ２＜３：０＞，ＨＣ３＜３：０＞が入力されていたが、それらの替わりにヒット信号ＨＩＴＣ０〜ＨＩＴＣ３，ＨＩＴＢ＜０＞〜ＨＩＴＢ＜３＞を入力しても良い。この場合には、データ入力用サブワード選択回路１２ｂは、それらの信号と、データＤＩ＜７：０＞と、ヒット信号ＨＩＴＲとを基に、図１７に示すデータを、データＤＩＲ＜７：０＞として出力する。以下に、かかる場合のデータ入力用サブワード選択回路１２ｂが出力するデータＤＩＲ＜７：０＞について説明する。
【０１７８】
図１７に示すように、ヒット信号ＨＩＴＲ＝１のとき、データＤＩＲ＜７：０＞＝データＤＩ＜７：０＞である。つまり、入力されたデータＤＩ＜７：０＞が、そのままデータＤＩＲ＜７：０＞として出力される。ヒット信号ＨＩＴＲ＝０のときには、データＤＩＲ＜７：０＞は以下の値を採る。
【０１７９】
ヒット信号ＨＩＴＣ０＝１の場合には、ヒット信号ＨＩＴＢ＜０＞＝１のときデータＤＩＲ＜１：０＞＝データＤＩ＜１：０＞、ヒット信号ＨＩＴＢ＜１＞＝１のときデータＤＩＲ＜１：０＞＝データＤＩ＜３：２＞、ヒット信号ＨＩＴＢ＜２＞＝１のときデータＤＩＲ＜１：０＞＝データＤＩ＜５：４＞、ヒット信号ＨＩＴＢ＜３＞＝１のときデータＤＩＲ＜１：０＞＝データＤＩ＜７：６＞である。そしてヒット信号ＨＩＴＣ０＝１の場合では、ヒット信号ＨＩＴＢ＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜７：２＞の値は不定である。
【０１８０】
ヒット信号ＨＩＴＣ１＝１の場合では、ヒット信号ＨＩＴＢ＜０＞＝１のときデータＤＩＲ＜３：２＞＝データＤＩ＜１：０＞、ヒット信号ＨＩＴＢ＜１＞＝１のときデータＤＩＲ＜３：２＞＝データＤＩ＜３：２＞、ヒット信号ＨＩＴＢ＜２＞＝１のときデータＤＩＲ＜３：２＞＝データＤＩ＜５：４＞、ヒット信号ＨＩＴＢ＜３＞＝１のときデータＤＩＲ＜３：２＞＝データＤＩ＜７：６＞である。そして、ヒット信号ＨＩＴＣ１＝１の場合では、ヒット信号ＨＩＴＢ＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜７：４，１：０＞の値は不定である。
【０１８１】
ヒット信号ＨＩＴＣ２＝１の場合では、ヒット信号ＨＩＴＢ＜０＞＝１のときデータＤＩＲ＜５：４＞＝データＤＩ＜１：０＞、ヒット信号ＨＩＴＢ＜１＞＝１のとき、ータＤＩＲ＜５：４＞＝データＤＩ＜３：２＞、ヒット信号ＨＩＴＢ＜２＞＝１のときデータＤＩＲ＜５：４＞＝データＤＩ＜５：４＞、ヒット信号ＨＩＴＢ＜３＞＝１のときデータＤＩＲ＜５：４＞＝データＤＩ＜７：６＞である。そして、ヒット信号ＨＩＴＣ２＝１の場合では、ヒット信号ＨＩＴＢ＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜７：６，３：０＞の値は不定である。
【０１８２】
ヒット信号ＨＩＴＣ３＝１の場合では、ヒット信号ＨＩＴＢ＜０＞＝１のときデータＤＩＲ＜７：６＞＝データＤＩ＜１：０＞、ヒット信号ＨＩＴＢ＜１＞＝１のときデータＤＩＲ＜７：６＞＝データＤＩ＜３：２＞、ヒット信号ＨＩＴＢ＜２＞＝１のときデータＤＩＲ＜７：６＞＝データＤＩ＜５：４＞、ヒット信号ＨＩＴＢ＜３＞＝１のときデータＤＩＲ＜７：６＞＝データＤＩ＜７：６＞である。そして、ヒット信号ＨＩＴＣ３＝１の場合では、ヒット信号ＨＩＴＢ＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜５：０＞の値は不定である。
【０１８３】
ここで、データ入力用サブワード選択回路１２ｂが、図１７に示すデータを出力する場合、以下のルールが必要である。
【０１８４】
例えば、ヒット信号ＨＣ０＜０＞及びヒット信号ＨＣ１＜２＞が“１”を示す場合、ヒット信号ＨＩＴＣ０，ＨＩＴＣ１と、ヒット信号ＨＩＴＢ＜０＞，ＨＩＴＢ＜２＞とが“１”を示す。また、ヒット信号ＨＣ０＜２＞及びヒット信号ＨＣ１＜０＞が“１”を示す場合、ヒット信号ＨＩＴＣ０，ＨＩＴＣ１と、ヒット信号ＨＩＴＢ＜０＞，ＨＩＴＢ＜２＞とが“１”を示す。
【０１８５】
このように、２つの列置換対象単位が同時に置換される場合には、２つの列置換対象単位を互いに異なる冗長区画ｃで置換するときであっても、ヒット信号ＨＩＴＣ（ｉ）及びヒット信号ＨＩＴＢ（ｋ）の値が、互いに同じ値を示す場合があり、両者を区別することができない。このような不都合を解消するために、「アドレスＡ＜１４：０＞が互いに同じ値を示す２つの列置換対象単位が同時に置換される場合には、番号の若い方の冗長区画ｃと、番号の若い方の列置換対象単位とを置換する」といったルールが必要である。
【０１８６】
実施の形態２．
図１８〜２４は、本発明の実施の形態２に係る半導体記憶装置２１の構成を示す図である。本実施の形態２に係る半導体記憶装置２１は、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭである。
【０１８７】
図１８に示すように、本実施の形態２に係る半導体記憶装置２１は、上述の実施の形態１に係る半導体記憶装置１において、構成としては、制御部４の替わりに制御部２３を、冗長ＲＡＭ３の替わりに冗長ＲＡＭ２２を備えるものである。冗長ＲＡＭ２２は、その容量が冗長ＲＡＭ３と同じであるが、後述する構成切り替え信号ＯＣ（Ｏｒｇａｎｉｚａｔｉｏｎ　Ｃｈａｎｇｅ）が“０”のときには、８ビット×１．２５ｋワード構成の１０ｋｂｉｔのＲＡＭとなり、構成切り替え信号ＯＣが“１”のときには、２ビット×５ｋワード構成の１０ｋｂｉｔのＲＡＭとなる。また冗長ＲＡＭ２２は、上述の冗長ＲＡＭ３と同様に、１６０行×６４列で配列された複数の冗長メモリセルで構成された冗長メモリセルアレイを有している。
【０１８８】
図１９は冗長ＲＡＭ２２の構成を示す回路図である。図１９に示すように、冗長ＲＡＭ２２は、デコーダ２２ａと、ＤＩセレクタ２２ｂと、データ出力選択回路２２ｃと、インバータ２２ｄ，２２ｅと、ＲＡＭ２２ｆと、ＯＲ回路２２ｌ〜２２ｏと、ＮＡＮＤ回路２２ｐ〜２２ｓとを備えている。なおＲＡＭ２２ｆは、上述の冗長ＲＡＭ３において、入出力のデータの信号名を変更しただけのものである。具体的には、データＤＩＲ＜７：０＞をデータＤＩＲＣ＜７：０＞に、データＤＱＲ＜７：０＞をデータＤＱＲＣ＜７：０＞に変更している。
【０１８９】
次に、制御部２３から出力される構成切り替え信号ＯＣの値によって、冗長ＲＡＭ２２のビットワード構成が変化する様子について図１９を参照して説明する。
【０１９０】
構成切り替え信号ＯＣ＝０の場合、ＲＡＭ２２ｆに入力されるライト信号ＷＥＣＲ＜０＞〜ＷＥＣＲ＜３＞のすべては、制御部２３から出力されるアドレスＹＲ＜４：３＞の値に関わらず、制御部２３から出力されるライト信号ＷＥＣＲと等価になる。従ってＲＡＭ２２ｆに対しては、８ビットのデータが同時にリード／ライトされる。
【０１９１】
ＮＡＮＤ回路２２ｐ〜２２ｓの出力は、それぞれライト信号ＷＥＣＲ＜０＞〜ＷＥＣＲ＜３＞として、ＲＡＭ２２ｆに入力される。ＮＡＮＤ回路２２ｐ〜２２ｓは、それぞれＯＲ回路２２ｌ〜２２ｏの出力が入力されている。更に、ＮＡＮＤ回路２２ｐ〜２２ｓのすべてには、ライト信号ＷＥＣＲを反転して出力するインバータ２２ｅの出力が入力されている。そして、ＮＡＮＤ回路２２ｐ〜２２ｓのそれぞれは、入力された２つの信号の否定論理積を演算して出力する。
【０１９２】
ＯＲ回路２２ｌ〜２２ｏには、それぞれ信号ＳＤ＜０＞〜ＳＤ＜３＞が入力されている。更にＯＲ回路２２ｌ〜２２ｏのすべてには、構成切り替え信号ＯＣを反転して出力するインバータ２２ｄの出力が入力されている。そして、ＯＲ回路２２ｌ〜２２ｏのそれぞれは、入力された２つの信号の論理和を演算して出力する。
【０１９３】
また構成切り替え信号ＯＣ＝０の場合、ＤＩセレクタ２２ｂ及びデータ出力選択回路２２ｃは、それぞれ図２５，２６に示すデータを出力する。ＤＩセレクタ２２ｂには、構成切り替え信号ＯＣと、制御部２３から出力されるデータＤＩＲ＜７：０＞が入力されており、データＤＩＲＣ＜７：０＞をＲＡＭ２２ｆに出力する。図２５に示すように、構成切り替え信号ＯＣ＝０のとき、データＤＩＲＣ＜７：０＞＝データＤＩＲ＜７：０＞であって、ＤＩセレクタ２２ｂからは、データＤＩ＜７：０＞がそのままＲＡＭ２２ｆに出力される。
【０１９４】
データ出力選択回路２２ｃは、ＲＡＭ２２ｆにおけるデータの出力端子２２ｆ１と、冗長ＲＡＭ２２におけるデータの出力端子２２ａ１の一部とを接続している。データ出力選択回路２２ｃには、構成切り替え信号ＯＣと、デコーダ２２ａからの信号ＳＤ＜３：０＞と、ＲＡＭ２２ｆからのデータＤＱＲＣ＜７：０＞とが入力されており、データＤＱＲ＜１：０＞を、冗長ＲＡＭ２２の出力端子２２ａ１を介して制御部２３に出力する。図２６に示すように、構成切り替え信号ＯＣ＝０のとき、データＤＱＲ＜１：０＞＝データＤＱＲＣ＜１：０＞である。
【０１９５】
ＲＡＭ２２ｆが出力するデータＤＱＲＣ＜７：２＞は、図１９に示すように、データＤＱＲ＜７：２＞として制御部２３に出力される。従って、構成切り替え信号ＯＣ＝０の場合には、データＤＱＲＣ＜７：０＞＝データＤＱＲ＜７：０＞となる。
【０１９６】
構成切り替え信号ＯＣ＝０の場合、冗長ＲＡＭ２２の構成要素が上述のように動作することによって、冗長ＲＡＭ２２は８ビット×１．２５ｋワード構成のＲＡＭとして機能する。
【０１９７】
構成切り替え信号ＯＣ＝１の場合、ライト信号ＷＥＣＲ＜０＞〜ＷＥＣＲ＜３＞の論理は、ライト信号ＷＥＣＲの論理だけでは無く、それとデコーダ２２ａの出力の論理とで決定される。デコーダ２２ａはアドレスＹＲ＜４：３＞をデコードして、信号ＳＤ＜３：０＞として出力している。具体的には、アドレスＹＲ＜４：３＞＝（０，０）のとき、ＳＤ＜３：０＞＝（０００１）を出力し、アドレスＹＲ＜４：３＞＝（０，１）のとき、ＳＤ＜３：０＞＝（００１０）を出力し、アドレスＹＲ＜４：３＞＝（１，０）のとき、ＳＤ＜３：０＞＝（０１００）を出力し、アドレスＹＲ＜４：３＞＝（１，１）のとき、ＳＤ＜３：０＞＝（１０００）を出力する。
【０１９８】
従って、冗長ＲＡＭ２２は上述のような回路構成を成しているため、構成切り替え信号ＯＣ＝１の場合、ライト信号ＷＥＣＲ＜３：０＞のうち、信号ＳＤ＜ｉ＞＝１となるｉの値と、同じ値となるライト信号ＷＥＣＲ＜ｉ＞が“０”となって、その他のライト信号は“１”となる。このため、ＲＡＭ２２ｆに入力されるデータＤＩＲＣ＜７：０＞のうち、アドレスＹＲ＜４：３＞が示す番号、厳密にはアドレスＹＲ＜４：３＞をデコードした値のサブワードのデータのみがライト信号ＷＥＣＲの値に応じて書き込みが許可される。
【０１９９】
また図２５に示すように、構成切り替え信号ＯＣ＝１の場合、ＤＩセレクタ２２ｂは、データＤＩ＜１：０＞を、データＤＩＲＣ＜１：０＞，ＤＩＲＣ＜３：２＞，ＤＩＲＣ＜５：４＞，ＤＩＲＣ＜７：６＞のそれぞれとして、ＲＡＭ２２ｆに出力する。また図２６に示すように、データ出力選択回路２２ｃは、構成切り替え信号ＯＣ＝１の場合、データＤＱＲＣ＜７：０＞のうち、アドレスＹＲ＜４：３＞が示す番号のサブワードに対応したデータを、データＤＱＲ＜１：０＞として出力する。具体的には、信号ＳＤ＜０＞＝１のときにはデータＤＱＲＣ＜１：０＞を、信号ＳＤ＜１＞＝１のときにはデータＤＱＲＣ＜３：２＞を、信号ＳＤ＜２＞＝１のときにはデータＤＱＲＣ＜５：４＞を、信号ＳＤ＜３＞＝１のときにはデータＤＱＲＣ＜７：６＞を、データＤＱＲ＜１：０＞として出力する。
【０２００】
構成切り替え信号ＯＣ＝１の場合、冗長ＲＡＭ２２の構成要素が上述のように動作することによって、冗長ＲＡＭ２２は２ビット×５ｋワード構成のＲＡＭとして機能する。
【０２０１】
なおＲＡＭ２２ｆは、実施の形態１に係る冗長ＲＡＭ３において、入出力のデータの信号名を変更しただけのものであるため、ＲＡＭ２２ｆが備える冗長メモリセルアレイ、つまり冗長ＲＡＭ２２が備える冗長メモリセルアレイの構成は、図１３に示す冗長メモリセルアレイ１８と全く同じである。また、正規ＲＡＭ２を冗長ＲＡＭ２２で置換する際の置換マッピングは、上述の図１２，１３に示すものと同じである。
【０２０２】
次に、制御部２３の構成について説明する。図２０は制御部２３の構成を示すブロック図である。図２０に示すように、本実施の形態２に係る制御部２３は、上述の実施の形態１に係る制御部４において、構成としては、データ出力選択回路５の替わりにデータ出力選択回路２５を、冗長制御回路６の替わりに冗長制御回路２４を備えるものである。
【０２０３】
図２１はデータ出力選択回路２５の構成を示す。図２１に示すように、データ出力選択回路２５は、上述のデータ出力選択回路５において、構成としては、トライステートバッファ５ｃ１〜５ｃ４，５ｄ１〜５ｄ４，５ｅ１〜５ｅ４，５ｆ１〜５ｆ４の替わりに、トライステートバッファ２５ｃ１〜２５ｃ４，２５ｄ１〜２５ｄ４を備えるものである。
【０２０４】
トライステートバッファ２５ｃ１〜２５ｃ４，２５ｄ１〜２５ｄ４は、冗長ＲＡＭ２２の出力端子２２ａ１と、半導体記憶装置２１のデータの出力端子２１ａ１（図１８に図示）とを接続するバッファである。トライステートバッファ２５ｃ１〜２５ｃ４は、制御部２３が行置換を実行する際に、冗長制御回路２４によって活性化・不活性化が制御され、トライステートバッファ２５ｄ１〜２５ｄ４は、制御部２３が列置換を実行する際に、冗長制御回路２４によって活性化・不活性化が制御される。
【０２０５】
冗長ＲＡＭ２２が出力するデータＤＱＲ＜７：６＞は、トライステートバッファ２５ｃ４に入力されており、データＤＱＲ＜５：４＞は、トライステートバッファ２５ｃ３に入力されている。また、データＤＱＲ＜３：２＞は、トライステートバッファ２５ｃ２に入力されており、データＤＱＲ＜１：０＞は、トライステートバッファ２５ｃ１と、トライステートバッファ２５ｄ１〜２５ｄ４のすべてに入力されている。
【０２０６】
トライステートバッファ２５ｃ１〜２５ｃ４，２５ｄ１〜２５ｄ４のそれぞれは、２つのサブトライステートバッファから成る。各トライステートバッファ２５ｃ１〜２５ｃ４，２５ｄ１〜２５ｄ４において、一つのサブトライステートバッファには、入力された信号の一方が入力され、他方のサブトライステートバッファには、入力された信号の他方が入力される。例えば、トライステートバッファ２５ｃ１が有する一方のサブトライステートバッファには、データＤＱＲ＜１＞が入力され、他方のサブトライステートバッファには、データＤＱＲ＜０＞が入力される。
【０２０７】
トライステートバッファ５ａ１，５ｂ１，２５ｃ１，２５ｄ１の間では、入力データの下位のビットが入力されるサブトライステートバッファ（下位サブトライステートバッファ）の出力どうしが接続されており、上位のビットが入力されるサブトライステートバッファ（上位サブトライステートバッファ）の出力どうしが接続されている。例えば、トライステートバッファ５ａ１におけるデータＤＱＮＡ＜０＞が入力されるサブトライステートバッファの出力と、トライステートバッファ５ｂ１におけるデータＤＱＮＢ＜０＞が入力されるサブトライステートバッファの出力と、トライステートバッファ２５ｃ１におけるデータＤＱＲ＜０＞が入力されるサブトライステートバッファの出力と、トライステートバッファ２５ｄ１におけるデータＤＱＲ＜０＞が入力されるサブトライステートバッファの出力とが互いに接続されている。
【０２０８】
同様に、トライステートバッファ５ａ２，５ｂ２，２５ｃ２，２５ｄ２の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。また、トライステートバッファ５ａ３，５ｂ３，２５ｃ３，２５ｄ３の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。そして、トライステートバッファ５ａ４，５ｂ４，２５ｃ４，２５ｄ４の間では、下位サブトライステートバッファの出力どうしが接続されており、上位サブトライステートバッファの出力どうしが接続されている。
【０２０９】
トライステートバッファ２５ｃ１〜２５ｃ４は、１本のイネーブル信号ＯＥＲＲで、活性化・不活性化が共通制御される。また、トライステートバッファ２５ｄ１〜２５ｄ４は、それぞれイネーブル信号ＯＥＲＣ＜０＞〜ＯＥＲＣ＜３＞で、活性化・不活性化が制御される。
【０２１０】
トライステートバッファ５ａ１，５ｂ１，２５ｃ１，２５ｄ１は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データＤＱ＜０＞として半導体記憶装置２１の出力端子２１ａ１を介して外部に出力され、その上位サブトライステートバッファの出力は、データＤＱ＜１＞として半導体記憶装置２１の出力端子２１ａ１を介して外部に出力される。
【０２１１】
トライステートバッファ５ａ２，５ｂ２，２５ｃ２，２５ｄ２は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データＤＱ＜２＞として半導体記憶装置２１の出力端子２１ａ１を介して外部に出力され、その上位サブトライステートバッファの出力は、データＤＱ＜３＞として半導体記憶装置２１の出力端子２１ａ１を介して外部に出力される。
【０２１２】
トライステートバッファ５ａ３，５ｂ３，２５ｃ３，２５ｄ３は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データＤＱ＜４＞として半導体記憶装置２１の出力端子２１ａ１を介して外部に出力され、その上位サブトライステートバッファの出力は、データＤＱ＜５＞として半導体記憶装置２１の出力端子２１ａ１を介して外部に出力される。
【０２１３】
トライステートバッファ５ａ４，５ｂ４，２５ｃ４，２５ｄ４は、そのいずれか一つが活性化され、活性化されたトライステートバッファの下位サブトライステートバッファの出力は、データＤＱ＜６＞として半導体記憶装置２１の出力端子２１ａ１を介して外部に出力され、その上位サブトライステートバッファの出力は、データＤＱ＜７＞として半導体記憶装置２１の出力端子２１ａ１を介して外部に出力される。なお、イネーブル信号ＯＥＮ０＜３：０＞，ＯＥＮ１＜３：０＞，ＯＥＲＲ，ＯＥＲＣ＜３：０＞が“１”のとき、トライステートバッファは活性化されて入力信号をそのまま出力し、“０”のとき不活性化されて出力がハイインピーダンスになる。
【０２１４】
図２２は冗長制御回路２４の構成を示すブロック図である。図２２に示すように、冗長制御回路２４は、上述の冗長制御回路６において、構成としては、冗長ＲＡＭ制御回路１２の替わりに冗長ＲＡＭ制御回路２７を、イネーブル信号出力回路１４の替わりにイネーブル信号出力回路２６を備えている。なお本実施の形態２では、イネーブル信号出力回路１３の内部で生成されるヒット信号ＨＩＴＢ＜３：０＞を、イネーブル信号出力回路１３の外部に取り出している。
【０２１５】
図２３は、冗長ＲＡＭ制御回路２７の構成を示す回路図である。図２３に示すように、上述のアドレススクランブル回路１２ａと、データ入力用サブワード選択回路２７ｂと、冗長列用アドレスエンコーダ２７ｃと、ＮＡＮＤ回路２７ｄと、インバータ２７ｅ〜２７ｈと、ＯＲ回路２７ｌ，２７ｍとを備えている。
【０２１６】
インバータ２７ｅはアドレスＡ＜１４＞を反転して、アドレスＡＢ＜１４＞としてイネーブル信号出力回路１３に出力する。インバータ２７ｆは、インバータ２７ｅの出力を反転して、アドレスＡＡ＜１４＞としてイネーブル信号出力回路１３に出力する。
【０２１７】
インバータ２７ｇはチップイネーブル信号ＣＥＣを反転してＮＡＮＤ回路２７ｄに出力する。ＯＲ回路２７ｍは、ヒット信号ＨＩＴＣ０〜ＨＩＴＣ３の論理和を演算して、ヒット信号ＨＩＴＣとしてＯＲ回路２７ｌに出力する。ＯＲ回路２７ｌは、ヒット信号ＨＩＴＲとヒット信号ＨＩＴＣとの論理和を演算してＮＡＮＤ回路２７ｄに出力する。ＮＡＮＤ回路２７ｄは、インバータ２７ｇの出力と、ＯＲ回路２７ｌの出力との否定論理積を演算し、チップイネーブル信号ＣＥＣＲとして冗長ＲＡＭ２２のＲＡＭ２２ｆに出力する。
【０２１８】
アドレススクランブル回路１２ａは、アドレスＡ＜１４：０＞と、エンコード信号ＥＮＣ＜１：０＞と、ヒット信号ＨＩＴＲとに基づいて、行アドレスＸＲ＜７：０＞と列アドレスＹＲ＜２：０＞を冗長ＲＡＭ２２のＲＡＭ２２ｆに出力する。なお、行アドレスＸＲ＜７：０＞及び列アドレスＹＲ＜２：０＞の値は、上述の図１５に示す通りである。
【０２１９】
冗長列用アドレスエンコーダ２７ｃは、ヒット信号ＨＩＴＣ０〜ＨＩＴＣ３を基に、アドレスＹＲ＜４；３＞を出力する。アドレスＹＲ＜４：３＞の具体的な値を図２７に示す。図２７に示すように、ヒット信号ＨＩＴＣ０＝１のとき、アドレスＹＲ＜４：３＞＝（０，０）である。ヒット信号ＨＩＴＣ０＝０、ヒット信号ＨＩＴＣ１＝１のとき、アドレスＹＲ＜４：３＞＝（０，１）である。ヒット信号ＨＩＴＣ０＝０、ヒット信号ＨＩＴＣ１＝０、ヒット信号ＨＩＴＣ２＝１のとき、アドレスＹＲ＜４：３＞＝（１，０）である。ヒット信号ＨＩＴＣ０＝０、ヒット信号ＨＩＴＣ１＝０、ヒット信号ＨＩＴＣ２＝０、ヒット信号ＨＩＴＣ３＝１のとき、アドレスＹＲ＜４：３＞＝（１，１）である。ヒット信号ＨＩＴＣ０＝０、ヒット信号ＨＩＴＣ１＝０、ヒット信号ＨＩＴＣ２＝０、ヒット信号ＨＩＴＣ３＝０のとき、アドレスＹＲ＜４：３＞＝（１，１）である。
【０２２０】
データ入力用サブワード選択回路２７ｂは、データＤＩ＜７：０＞と、ヒット信号ＨＩＴＲと、ヒット信号ＨＩＴＢ＜３：０＞とに基づいて、データＤＩＲ＜７：０＞を冗長ＲＡＭ２２に出力する。データＤＩＲ＜７：０＞の具体的な値を図２８に示す。図２８に示すように、ヒット信号ＨＩＴＲ＝１のとき、データＤＩＲ＜７：０＞＝データＤＩ＜７：０＞である。ヒット信号ＨＩＴＲ＝０のときには、データＤＩＲ＜７：０＞は以下の値を採る。
【０２２１】
ヒット信号ＨＩＴＢ＜０＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜１：０＞、ヒット信号ＨＩＴＢ＜１＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜３：２＞、ヒット信号ＨＩＴＢ＜２＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜５：４＞、ヒット信号ＨＩＴＢ＜３＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜７：６＞である。そして、ヒット信号ＨＩＴＢ＜ｋ＞＝１のとき（ｋ＝０〜３）、データＤＩＲ＜７：２＞の値は不定である。
【０２２２】
インバータ２７ｈは、ヒット信号ＨＩＴＲを反転して、構成切り替え信号ＯＣとして冗長ＲＡＭ２２に出力する。従って、構成切り替え信号ＯＣは、ヒット信号ＨＩＴＲの反転信号である。
【０２２３】
図２４はイネーブル信号出力回路２６の構成を示す回路図である。図２４に示すように、インバータ２６ａ，２６ｂと、ＡＮＤ回路２６ｃ〜２６ｆとを備えている。インバータ２６ａは、ヒット信号ＨＩＴＲを反転して出力する。インバータ２６ｂは、インバータ２６ａの出力を反転してイネーブル信号ＯＥＲＲとして出力する。従って、イネーブル信号ＯＥＲＲは、ヒット信号ＨＩＴＲと等価な信号となる。
【０２２４】
ＡＮＤ回路２６ｃは、インバータ２６ａの出力と、ヒット信号ＨＩＴＢ＜０＞との論理積を演算して、イネーブル信号ＯＥＲＣ＜０＞として出力する。ＡＮＤ回路２６ｄは、インバータ２６ａの出力と、ヒット信号ＨＩＴＢ＜１＞との論理積を演算して、イネーブル信号ＯＥＲＣ＜１＞として出力する。ＡＮＤ回路２６ｅは、インバータ２６ａの出力と、ヒット信号ＨＩＴＢ＜２＞との論理積を演算して、イネーブル信号ＯＥＲＣ＜２＞として出力する。ＡＮＤ回路２６ｆは、インバータ２６ａの出力と、ヒット信号ＨＩＴＢ＜３＞との論理積を演算して、イネーブル信号ＯＥＲＣ＜３＞として出力する。
【０２２５】
本実施の形態２に係る半導体記憶装置２１のその他の構成については、上述の実施の形態１に係る半導体記憶装置１と同じであるため、その説明は省略する。
【０２２６】
次に、本実施の形態２に係る半導体記憶装置２１の動作について説明する。まず、正規ＲＡＭ２ａ，２ｂの各正規メモリセルアレイ１７に欠陥が発生していない際の動作について説明する。この場合には、ヒューズ回路１０ａｊ、１１ａｉにおけるすべてのヒューズはプログラムされず、ヒット信号ＨＩＴＲ，ＨＩＴＣ，ＨＩＴＢ＜３：０＞は常時“０”となる。これにより、本実施の形態２に係る正規ＲＡＭ２は、上述の実施の形態１に正規ＲＡＭ２と同様に動作する。
【０２２７】
冗長ＲＡＭ２２側では、チップイネーブル信号ＣＥＣＲ＝１となって、冗長ＲＡＭ２２が不活性になるとともに、イネーブル信号ＯＥＲＲ，ＯＥＲＣ＜３：０＞は全て“０”となって、冗長ＲＡＭ２２のデータＤＱＲ＜７：０＞は半導体記憶装置２１の外部に出力されない。
【０２２８】
以上により、正規ＲＡＭ２に欠陥が無い場合には、冗長ＲＡＭ２２を使用することなく、本実施の形態２に係る半導体記憶装置２１が、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭとして機能する。また、チップイネーブル信号ＣＥＣＲ＝１であるため、冗長ＲＡＭ２２で余分な電力が消費されることもない。
【０２２９】
次に、正規ＲＡＭ２の正規メモリセルアレイ１７に列欠陥が発生している際の、半導体記憶装置２１の動作について説明する。本実施の形態２でも、上述の実施の形態１と同様に、正規ＲＡＭ２において、アドレスＡ＜１３：１０＞＝アドレスＹｉ＜４：１＞、アドレスＡ＜１４＞＝アドレスＺｉ＜０＞、サブワード番号ＳＢ＜１：０＞＝サブワード番号Ｂｉ＜１：０＞で規定される列置換対象単位（区画ａの対）を、ｉ番目の冗長区画ｃで置換する場合であって（ｉ＝０〜３）、サブワード番号ＳＢ＜１：０＞がサブワードのｋ番を示し（ｋ＝０〜３）、ｋ番目の列置換対象単位を、ｉ番目の冗長区画ｃで置換する場合を考える。
【０２３０】
正規ＲＡＭ２に列欠陥が発生している場合、ヒューズ回路１１ａｉのヒューズに対するプログラム方法は、上述の実施の形態１で説明した通りである。行置換選択回路１０のヒューズ回路１０ａｊのヒューズはプログラムされていないので、ヒット信号ＨＩＴＲ＝０、構成切り替え信号ＯＣ＝１となり、冗長ＲＡＭ２２は、２ビット×５ｋワード構成のＲＡＭとして機能する。
【０２３１】
冗長列用アドレス比較回路１１ｂｊは、上述のように、アドレスＡ＜１４：１０＞と、アドレスＦＣｉＹ１〜ＦＣｉＹ４，ＦＣｉＺ０とを比較して、すべてが一致したならば、“１”を出力する。イネーブル信号ＦＣｉＥＮは、それを出力する単位ヒューズブロック１１ａａのヒューズがプログラムされているので、“１”を示す。そのため、ヒット信号ＨＩＴＣｉは“１”となる。また、サブワード選択信号ＦＣｉＢ０，ＦＣｉＢ１が、冗長列用サブワードデコーダ１１ｃｉでデコードされて、その結果が、ＡＮＤ回路１１ｅｉ〜１１ｈｉに入力される。これにより、ヒット信号ＨＣｉ＜ｋ＞が“１”となる。そして、ＯＲ回路１３ａ〜１３ｄのうち、ヒット信号ＨＣｉ＜ｋ＞が入力されているＯＲ回路の出力が“１”となり、ヒット信号ＨＩＴＢ＜ｋ＞が“１”となる。
【０２３２】
正規ＲＡＭ２側では、ＡＮＤ回路１３ｌ〜１３ｓのうち、ヒット信号ＨＩＴＢ＜ｋ＞が入力されているＡＮＤ回路は“０”を出力し、イネーブル信号ＯＥＮ０＜ｋ＞，ＯＥＮ１＜ｋ＞がアドレスＡ＜１４＞の値にかかわらず“０”となり、各イネーブル信号が接続されているトライステートバッファの出力はハイインピーダンスになる。そのため、データＤＱＮＡ＜７：０＞及びデータＤＱＮＢ＜７：０＞のそれぞれにおいて、ｋ番目のサブワードに対応するデータは、半導体記憶装置２１の外部には出力されない。
【０２３３】
一方冗長ＲＡＭ２２側では、ヒット信号ＨＩＴＢ＜ｋ＞に対応するイネーブル信号ＯＥＲＣ＜ｋ＞が“１”となり、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長ＲＡＭ２２のデータＤＱＲ＜１：０＞が、正規ＲＡＭ２のｋ番目のサブワードに対応する出力データの替わりに、半導体記憶装置２１の外部に出力される。
【０２３４】
ここで、アドレスＹＲ＜４：３＞は、結果的に“ｉ”の値をエンコードしたものである。このアドレスＹＲ＜４：３＞は、冗長ＲＡＭ２２のデコーダ２２ａで再びデコードされるため、ＲＡＭ２２ｆでは、ｉ番目のサブワードに対応する冗長メモリセルにアクセスされる。
【０２３５】
なお正規メモリセルアレイ１７において、列アドレスＹＮ＜４：０＞が互いに同じ値を示し、かつ互いに番号が異なる２つのサブワードに対応した列置換対象単位のそれぞれに欠陥が生じた場合には、本実施の形態２では、冗長ＲＡＭ２２の複数の区画ｃに同時にアクセスすることができないため、それらの列置換対象単位を救済することができない。
【０２３６】
次に、正規ＲＡＭ２の正規メモリセルアレイ１７に行欠陥が発生している際の、半導体記憶装置２１の動作について説明する。本実施の形態２でも、上述の実施の形態１と同様に、正規ＲＡＭ２において、アドレスＡ＜８：１＞＝アドレスＸｊ＜８：１＞、アドレスＡ＜１４＞＝アドレスＺｊ＜０＞で規定される行置換対象単位（区画ｂ）を、ｊ番目の冗長区画ｄで置換する場合を考える（ｊ＝０〜３）。
【０２３７】
正規ＲＡＭ２に行欠陥が発生している場合、ヒューズ回路１０ａｊのヒューズに対するプログラム方法は、上述の実施の形態１で説明した通りである。
【０２３８】
冗長行用アドレス比較回路１０ｂｊは、上述のように、アドレスＡ＜１４，８：１＞と、アドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０とを比較して、すべてが一致したならば、“１”を出力する。イネーブル信号ＦＲｊＥＮは、それを出力する単位ヒューズブロック１０ａａのヒューズがプログラムされているので、“１”を示す。そのため、ヒット信号ＨＩＴＲｊは“１”となる。ヒット信号ＨＩＴＲは、ヒット信号ＨＩＴＲ０〜ＨＩＴＲ３の論理和の演算結果なので、“１”を示す。
【０２３９】
構成切り替え信号ＯＣは“０”を示し、冗長ＲＡＭ２２は８ビット×１．２５ｋワード構成のＲＡＭとして機能する。
【０２４０】
正規ＲＡＭ２側では、ヒット信号ＨＩＴＲ＝１なので、アドレスＡ＜１４＞やヒット信号ＨＩＴＢ＜３：０＞の値に関わらず、イネーブル信号ＯＥＮ０＜３：０＞，ＯＥＮ１＜３：０＞の全ては“０”になり、トライステートバッファ５ａ１〜５ａ４，５ｂ１〜５ｂ４の全ての出力がハイインピーダンスになる。そのため、データＤＱＮＡ＜７：０＞及びデータＤＱＮＢ＜７：０＞のすべてが、半導体記憶装置２１の外部には出力されない。
【０２４１】
一方冗長ＲＡＭ２２側では、ヒット信号ＨＩＴＢ＜３：０＞の値に関係なく、インバータ２６ａの出力、つまりヒット信号ＨＩＴＲの反転信号により、イネーブル信号ＯＥＲＲ＝１、イネーブル信号ＯＥＲＣ＜３：０＞＝（００００）となり、データＤＱＲ＜７：０＞が、データＤＱ＜７：０＞として、半導体記憶装置２１の外部に出力される。半導体記憶装置２１のその他の動作については、上述の実施の形態１に係る半導体記憶装置１と同じである。
【０２４２】
冗長行用アドレス比較回路１０ｂｊにおいて、アドレスＡ＜１４，８：１＞とアドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０とが、一つでも一致しない場合は、ヒット信号ＨＩＴＲｊは全て“０”になり、ヒット信号ＨＩＴＲも“０”になる。このときの動作は、正規ＲＡＭ２に欠陥が無い場合と同じである。
【０２４３】
以上により、正規ＲＡＭ２に行欠陥がある場合に、正規メモリセルアレイ１７の欠陥が生じている領域を含む行置換対象単位が、冗長ＲＡＭ２２における冗長メモリセルアレイの冗長区画ｄと論理的に置換される。冗長区画ｄは４個（ｊ＝０〜３）あり、そのどれもが、正規ＲＡＭ２の任意の行置換対象単位を置換することができる。
【０２４４】
上述では、正規メモリセルアレイ１７に行欠陥あるいは列欠陥が発生した場合の置換動作について説明したが、正規メモリセルアレイ１７に単ビット欠陥が発生していても、その正規メモリセルアレイ１７を、冗長区画ｃあるいは冗長区画ｄで置換し、救済することができる。
【０２４５】
また正規メモリセルアレイ１７に、行欠陥と列欠陥との両方が発生している場合には、冗長区画ｃと冗長区画ｄとの両方を用いて、正規メモリセルアレイ１７を救済することができる。このとき、上述の実施の形態１と同様に、アドレスＡ＜１４：０＞が、列置換対象単位と行置換対象単位との両方に含まれる正規メモリセル１６を示す場合には、列置換よりも行置換を優先させて実行している。
【０２４６】
上述の実施の形態１に係る半導体記憶装置１では、データ出力選択回路５で、冗長ＲＡＭ３の出力端子３ａ１のすべてを、つまり８つの出力端子３ａ１を半導体記憶装置１の出力端子１ａ１に接続する必要があったため、トライステートバッファの数が増大し、データ出力選択回路５の回路規模が大きくなっていた。
【０２４７】
本実施の形態２では、データ出力選択回路２２ｃと接続されている冗長ＲＡＭ２２の出力端子２２ａ１は、データＤＱＲ＜１：０＞を出力する出力端子２２ａ１であるため、その端子数は２つである。これは、ＲＡＭ２２ｆの出力端子２２ｆ１の端子数（８つ）よりも小さい。そのため、列置換時の動作のみを考えると、２つの出力端子２２ａ１を、データ出力選択回路２５で、半導体記憶装置２１の出力端子２１ａ１に接続すればよい。そのため、本実施の形態２のように、トライステートバッファの数を低減することができ、実施の形態１よりも、データ出力選択回路の回路規模を小さくすることができる。なお冗長ＲＡＭ２２の出力端子２２ａ１は、ＲＡＭ２２ｆからのデータＤＱＲＣ＜７：０＞をデータ出力選択回路２５に伝達するための中間接続端子として機能している。
【０２４８】
本実施の形態２に係るデータ入力用サブワード選択回路２７ｂは、上述の図２８に示すデータをデータＤＩＲ＜７：０＞として出力していたが、図２９に示すデータを出力しても良い。
【０２４９】
図２９に示すように、ヒット信号ＨＩＴＲ＝１のとき、データＤＩＲ＜７：０＞＝データＤＩ＜７：０＞であって、ヒット信号ＨＩＴＲ＝０のときには、ヒット信号ＨＩＴＢ＜０＞〜＜３＞の値によって、データＤＩＲ＜７：０＞の値が異なる。ヒット信号ＨＩＴＢ＜０＞＝１のとき、データＤＩＲ＜１：０＞，ＤＩＲ＜３：２＞，ＤＩＲ＜５：４＞，ＤＩＲ＜７：６＞のそれぞれがデータＤＩ＜１：０＞であって、ヒット信号ＨＩＴＢ＜１＞＝１のとき、データＤＩＲ＜１：０＞，ＤＩＲ＜３：２＞，ＤＩＲ＜５：４＞，ＤＩＲ＜７：６＞のそれぞれがデータＤＩ＜３：２＞である。また、ヒット信号ＨＩＴＢ＜２＞＝１のとき、データＤＩＲ＜１：０＞，ＤＩＲ＜３：２＞，ＤＩＲ＜５：４＞，ＤＩＲ＜７：６＞のそれぞれがデータＤＩ＜５：４＞であって、ヒット信号ＨＩＴＢ＜３＞＝１のとき、データＤＩＲ＜１：０＞，ＤＩＲ＜３：２＞，ＤＩＲ＜５：４＞，ＤＩＲ＜７：６＞のそれぞれがデータＤＩ＜７：６＞である。
【０２５０】
データ入力用サブワード選択回路２７ｂは、図２９に示すデータを出力する場合には、ＤＩセレクタ２２ｂが必要でなくなり、データＤＩＲ＜７：０＞をデータＤＩＲＣ＜７：０＞として、そのままＲＡＭ２２ｆに入力することができる。
【０２５１】
実施の形態３．
図３０〜３６は、本発明の実施の形態３に係る半導体記憶装置３１の構成を示す図である。本実施の形態３に係る半導体記憶装置３１は、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭである。
【０２５２】
図３０に示すように、本実施の形態３に係る半導体記憶装置３１は、上述の実施の形態２に係る半導体記憶装置２１において、構成としては、制御部２３の替わりに制御部３３を、冗長ＲＡＭ２２の替わりに冗長ＲＡＭ３２を備えるものである。冗長ＲＡＭ３２は、２ビット×３ｋワード構成の６ｋｂｉｔのＲＡＭで、３８４行×１６列で配列された複数の冗長メモリセルで構成された冗長メモリセルアレイを有している。また冗長ＲＡＭ３２は、正規ＲＡＭ２とは独立して設けられており、その動作は、構成切り替え信号ＯＣ＝１の場合、つまり列置換を行う場合の実施の形態２に係る冗長ＲＡＭ２２の動作とほぼ同じである。
【０２５３】
図３１は冗長ＲＡＭ３２の入出力信号を示す図である。冗長ＲＡＭ３２が取り扱う単位データ、つまり入出力データは２ビットである。冗長ＲＡＭ３２には、制御部３３から、９ビットの行アドレスＸＲ＜８：０＞と、３ビットの列アドレスＹＲ＜２：０＞と、チップイネーブル信号ＣＥＣＲと、ライト信号ＷＥＣＲと、２ビットのデータＤＩＲ＜１：０＞とが入力される。また、半導体記憶装置３１の外部からのクロックＣＬＫがクロックＣＬＫＲとして入力される。そして冗長ＲＡＭ３２は、２ビットのデータＤＱＲ＜１：０＞を、出力端子３２ａ１から制御部３３に出力する。
【０２５４】
図３８は、冗長ＲＡＭ３２が備える冗長メモリセルアレイ８８を模式的に示す図である。図３８に示すように、３８４行×８列で配列された複数の冗長メモリセル３９が、冗長ＲＡＭ３２における単位データ（２ビット）の１ビット分に対応している。図中のビットＢ＜０＞，Ｂ＜１＞は、冗長ＲＡＭ３２における単位データのビットを示しており、ビットＢ＜０＞が単位データの最下位ビットを示している。なお、ビットＢ＜０＞，Ｂ＜１＞のそれぞれに対応する、３８４行×８列の冗長メモリセル３９を、それぞれ冗長メモリセル群８８ａ，８８ｂと呼ぶ。
【０２５５】
冗長ＲＡＭ３２の動作について説明する。冗長ＲＡＭ３２は、クロックＣＬＫＲに同期して、データの書き込み及び読み出しが行われる。冗長ＲＡＭ３２は、入力される行アドレスＸＲ＜８：０＞をデコードして、３８４行のうち、そのデコードした結果が示す行を選択する。そして、列アドレスＹＲ＜２：０＞をデコードして、各冗長メモリセル群８８ａ，８８ｂにおいて、８列のうち、そのデコードした結果が示す列を選択する。これにより、各冗長メモリセル群８８ａ，８８ｂにおいて、行アドレスＸＲ＜８：０＞及び列アドレスＹＲ＜２：０＞が示す冗長メモリセル３９が選択される。
【０２５６】
チップイネーブル信号ＣＥＣＲ＝０であって、かつライト信号ＷＥＣＲ＝１のとき、各冗長メモリセル群８８ａ，８８ｂにおいて、選択された冗長メモリセル３９からデータが読み出され、２ビットのデータＤＱＲ＜１：０＞として、制御部３３に出力される。
【０２５７】
チップイネーブル信号ＣＥＣＲ＝０であって、かつライト信号ＷＥＣＲ＝０のとき、制御部３３からのデータＤＩＲ＜１：０＞が、選択された冗長メモリセル３９に書き込まれる。
【０２５８】
上述の構成を成す冗長ＲＡＭ３２は、それ自身のメモリセルを置換するための冗長回路を内部に有しておらず、一般的なモジュールジェネレータによって自動的に生成することができる。
【０２５９】
次に、正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７を、冗長ＲＡＭ３２の冗長メモリセルアレイ８８で置換する方法について説明する。図３７と、上述の図３８は、正規ＲＡＭ２ａ，２ｂを、冗長ＲＡＭ３２で置換する際の置換マッピングを示しており、これらを参照して説明する。
【０２６０】
図３７は、各正規ＲＡＭ２ａ，２ｂが備える正規メモリセルアレイ１７を示しており、上述の図１２に示す正規メモリセルアレイ１７と同じものを示している。図中の区画ｅ１の対、区画ｅ２の対、及び区画ｅ３の対のそれぞれは、上述した、正規メモリセルアレイ１７の列置換対象単位を示しており、説明の便宜上、列置換対象単位を構成する区画ａを、区画ｅ１〜ｅ３としている。なお、本実施の形態３に係る正規メモリセルアレイ１７には、行置換対象単位（区画ｂ）は予め区画されておらず、列置換対象単位のみが予め制御部３３によって区画されている。
【０２６１】
冗長ＲＡＭ３２の冗長メモリセルアレイ８８は、図３８に示すように、３つの冗長区画ｆ１〜ｆ３に予め論理的に区切られている。これらの冗長区画ｆ１〜ｆ３は、制御部３３が列置換を行う際に使用される。なお冗長ＲＡＭ３２は、行置換時に使用される冗長区画は備えていない。
【０２６２】
各冗長区画ｆ１〜ｆ３は、１２８行×１６列で配列された複数の冗長メモリセル３９で構成されている。行アドレスＸＲ＜８：０＞＝０〜１２７（１０進数表記）の範囲が示す行に配列された複数の冗長メモリセル３９が冗長区画ｆ１を構成し、行アドレスＸＲ＜８：０＞＝１２８〜２５５（１０進数表記）の範囲が示す行に配列された複数の冗長メモリセル３９が冗長区画ｆ２を構成し、行アドレスＸＲ＜８：０＞＝２５６〜３８３（１０進数表記）の範囲が示す行に配列された複数の冗長メモリセル３９が冗長区画ｆ３を構成している。なお、冗長区画ｆ１を「０番目の冗長区画ｆ」、冗長区画ｆ２を「１番目の冗長区画ｆ」、冗長区画ｆ３を「２番目の冗長区画」と呼ぶ場合ある。制御部３３は、これらの冗長区画ｆ１〜ｆ３を冗長メモリセル領域３８に対して予め規定している。
【０２６３】
本実施の形態３に係る半導体記憶装置３１では、正規メモリセルアレイ１７に欠陥が発生し、列置換を行う際には、制御部３３の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ１７の列置換対象単位を、冗長メモリセルアレイ８８の冗長区画ｆ１〜ｆ３の任意の一つで置換することが可能である。例えば、正規メモリセルアレイ１７の区画ｅ１の対を、冗長メモリセルアレイ８８の冗長区画ｆ１で置換することが可能であるし、区画ｅ２の対を冗長区画ｆ２で置換することが可能であるし、区画ｅ３の対を、冗長メモリセルアレイ８８の冗長区画ｆ３で置換することが可能である。
【０２６４】
次に、このような置換を行う制御部３３の内部構成について説明する。図３２は制御部３３の構成を示すブロック図である。図３２に示すように、実施の形態３に係る制御部３３は、実施の形態２に係る制御部２３において、構成的には、データ出力選択回路２５の替わりにデータ出力選択回路３５を、冗長制御回路２４の替わりに冗長制御回路３４を備えるものである。
【０２６５】
図３３はデータ出力選択回路３５の構成を示す回路図である。図３３に示すように、データ出力選択回路３５は、基本的には、上述のデータ出力選択回路２５から、トライステートバッファ２５ｃ１〜２５ｃ４を削除した構成を成している。
【０２６６】
トライステートバッファ２５ｄ１〜２５ｄ４は、冗長ＲＡＭ３２の出力端子３２ａ１と、半導体記憶装置３１のデータの出力端子３１ａ１（図３０に図示）とを接続するバッファであって、冗長ＲＡＭ３２が出力するデータＤＱＲ＜１：０＞は、トライステートバッファ２５ｄ１〜２５ｄ４のすべてに入力されている。
【０２６７】
トライステートバッファ２５ｄ１〜２５ｄ４は、それぞれイネーブル信号ＯＥＲ＜０＞〜ＯＥＲ＜３＞で、活性化・不活性化が制御され、イネーブル信号ＯＥＲ＜０＞〜＜３＞が“１”のとき、入力信号をそのまま出力し、“０”のときその出力がハイインピーダンスになる。
【０２６８】
図３４は冗長制御回路３４の構成を示すブロック図である。図３４に示すように、冗長制御回路３４は、列置換選択回路３６と、イネーブル信号出力回路３７と、冗長ＲＡＭ制御回路３８とを備えている。列置換選択回路３６は、図８に示す列置換選択回路１１から、ヒューズ回路１１ａ３と、冗長列用アドレス比較回路１１ｂ３と、冗長列用サブワードデコーダ１１ｃ３と、ＡＮＤ回路１１ｄ３，１１ｅ３，１１ｆ３，１１ｇ３，１１ｈ３を削除した構成を成してる。つまり、列置換選択回路３６は、ヒューズ回路１１ａｉ（ｉ＝０〜２）と、冗長列用アドレス比較回路１１ｂｉ（ｉ＝０〜２）と、冗長列用サブワードデコーダ１１ｃｉ（ｉ＝０〜２）と、ＡＮＤ回路１１ｄｉ，１１ｅｉ，１１ｆｉ，１１ｇｉ，１１ｈｉ（ｉ＝０〜２）とを備えている。従って、図３４に示すように、列置換選択回路３６にはアドレスＡ＜１４：１０＞が入力されており、列置換選択回路３６からは、ヒット信号ＨＩＴＣ０〜ＨＩＴＣ２，ＨＣ０＜３：０＞，ＨＣ１＜３：０＞，ＨＣ２＜３：０＞が出力されている。
【０２６９】
図３５はイネーブル信号出力回路３７の構成を示す回路図である。図３５に示すように、イネーブル信号出力回路３７は、インバータ３７ａ〜３７ｈと、ＮＡＮＤ回路３７ｌ〜３７ｓと、ＯＲ回路３７ｔ〜３７ｗとを備えている。ＯＲ回路３７ｔ〜３７ｗには、それぞれヒット信号ＨＣｉ＜０＞，ＨＣｉ＜１＞，ＨＣｉ＜２＞，ＨＣｉ＜３＞（ｉ＝０〜３）が入力されている。ＯＲ回路３７ｔ〜３７ｗは、入力された３つの信号の論理和を演算して、それぞれヒット信号ＨＩＴＢ＜０＞〜ＨＩＴＢ＜３＞として出力する。
【０２７０】
インバータ３７ａ〜３７ｄは、それぞれヒット信号ＨＩＴＢ＜０＞〜＜３＞を反転して出力する。インバータ３７ｅ〜３７ｈは、それぞれインバータ３７ａ〜３７ｄの出力を反転して出力する。インバータ３７ｅ〜３７ｈの出力は、それぞれイネーブル信号ＯＥＲ＜０＞〜ＯＥＲ＜３＞としてデータ出力選択回路３５に入力される。
【０２７１】
各ＮＡＮＤ回路３７ｌ〜３７ｏには、冗長ＲＡＭ制御回路３８からのアドレスＡＡ＜１４＞が入力されている。そして、ＮＡＮＤ回路３７ｌ〜３７ｏには、それぞれヒット信号ＨＩＴＢ＜０＞〜ＨＩＴＢ＜３＞が入力されている。各ＮＡＮＤ回路３７ｌ〜３７ｏは、入力された二つの信号の否定論理積を演算して出力する。ＮＡＮＤ回路３７ｌ〜３７ｏの出力は、それぞれイネーブル信号ＯＥＮ０＜０＞〜ＯＥＮ０＜３＞としてデータ出力選択回路３５に入力される。
【０２７２】
各ＮＡＮＤ回路３７ｐ〜３７ｓには、冗長ＲＡＭ制御回路３８からのアドレスＡＢ＜１４＞が入力されている。そして、ＮＡＮＤ回路３７ｐ〜３７ｓには、それぞれヒット信号ＨＩＴＢ＜０＞〜ＨＩＴＢ＜３＞が入力されている。各ＮＡＮＤ回路３ｐｌ〜３７ｓは、入力された二つの信号の否定論理積を演算して出力する。ＮＡＮＤ回路３７ｐ〜３７ｓの出力は、それぞれイネーブル信号ＯＥＮ１＜０＞〜ＯＥＮ１＜３＞としてデータ出力選択回路３５に入力される。なお、ＯＲ回路３７ｔ〜３７ｗで生成されたヒット信号ＨＩＴＢ＜３：０＞は、冗長ＲＡＭ制御回路３８にも入力される。
【０２７３】
図３６は冗長ＲＡＭ制御回路３８の構成を示す回路図である。図３６に示すように、冗長ＲＡＭ制御回路３８は、ＮＡＮＤ回路３８ａと、データ入力用サブワード選択回路３８ｂと、冗長列用アドレスエンコーダ３８ｃと、ＯＲ回路３８ｄと、インバータ３８ｅ〜３８ｇとを備えている。
【０２７４】
インバータ３８ｅはアドレスＡ＜１４＞を反転して、アドレスＡＢ＜１４＞としてイネーブル信号出力回路３７に出力する。インバータ３８ｆは、インバータ３８ｅの出力を反転して、アドレスＡＡ＜１４＞としてイネーブル信号出力回路３７に出力する。
【０２７５】
インバータ３８ｇはチップイネーブル信号ＣＥＣを反転してＮＡＮＤ回路３８ａに出力する。ＯＲ回路３８ｄは、ヒット信号ＨＩＴＣ０〜ＨＩＴＣ２の論理和を演算してＮＡＮＤ回路３８ａに出力する。ＮＡＮＤ回路３８ａは、インバータ３８ｇの出力と、ＯＲ回路３８ｄの出力との否定論理積を演算し、チップイネーブル信号ＣＥＣＲとして冗長ＲＡＭ３２に出力する。
【０２７６】
冗長列用アドレスエンコーダ３８ｃは、ヒット信号ＨＩＴＣ０〜ＨＩＴＣ２をエンコードして、アドレスＸＲ＜８：７＞を出力する。ヒット信号ＨＩＴＣ０＝１のとき、アドレスＸＲ＜８：７＞＝（０，０）であって、ヒット信号ＨＩＴＣ０＝０、ヒット信号ＨＩＴＣ１＝１のとき、アドレスＸＲ＜８：７＞＝（０，１）である。また、ヒット信号ＨＩＴＣ０＝０、ヒット信号ＨＩＴＣ１＝０、ヒット信号ＨＩＴＣ２＝１のとき、アドレスＸＲ＜８：７＞＝（１，０）である。
【０２７７】
データ入力用サブワード選択回路３８ｂは、データＤＩ＜７：０＞と、ヒット信号ＨＩＴＢ＜３：０＞とに基づいて、データＤＩＲ＜１：０＞を冗長ＲＡＭ３２に出力する。ヒット信号ＨＩＴＢ＜０＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜１：０＞、ヒット信号ＨＩＴＢ＜１＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜３：２＞、ヒット信号ＨＩＴＢ＜２＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜５：４＞、ヒット信号ＨＩＴＢ＜３＞＝１のとき、データＤＩＲ＜１：０＞＝データＤＩ＜７：６＞である。なお、半導体記憶装置３１の外部から入力されるライト信号ＷＥＣは、そのままライト信号ＷＥＣＲとして冗長ＲＡＭ３２に入力される。
【０２７８】
本実施の形態３に係る半導体記憶装置３１のその他の構成については、上述の実施の形態２に係る半導体記憶装置２１と同じであるため、その説明は省略する。
【０２７９】
次に、本実施の形態３に係る半導体記憶装置３１の動作について説明する。まず、正規ＲＡＭ２ａ，２ｂの各正規メモリセルアレイ１７に欠陥が発生していない際の動作について説明する。この場合には、列置換選択回路３６のヒューズ回路１１ａｉ（ｉ＝０〜２）におけるすべてのヒューズはプログラムされず、ヒット信号ＨＩＴＢ＜３：０＞はすべて常時“０”となる。これにより、本実施の形態３に係る正規ＲＡＭ２は、上述の実施の形態２に正規ＲＡＭ２と同様に動作する。
【０２８０】
冗長ＲＡＭ３２側では、チップイネーブル信号ＣＥＣＲ＝１となって、冗長ＲＡＭ３２が不活性になるとともに、イネーブル信号ＯＥＲ＜３：０＞は全て“０”となって、冗長ＲＡＭ３２のデータＤＱＲ＜１：０＞は半導体記憶装置３１の外部に出力されない。
【０２８１】
次に、正規ＲＡＭ２の正規メモリセルアレイ１７に列欠陥が発生している際の、半導体記憶装置３１の動作について説明する。本実施の形態３では、正規ＲＡＭ２において、アドレスＡ＜１３：１０＞＝アドレスＹｉ＜４：１＞、アドレスＡ＜１４＞＝アドレスＺｉ＜０＞、サブワード番号ＳＢ＜１：０＞＝サブワード番号Ｂｉ＜１：０＞で規定される列置換対象単位を、ｉ番目の冗長区画ｆで置換する場合であって（ｉ＝０〜２）、サブワード番号ＳＢ＜１：０＞がサブワードのｋ番を示し（ｋ＝０〜３）、ｋ番目の列置換対象単位を、ｉ番目の冗長区画ｆで置換する場合を考える。
【０２８２】
正規ＲＡＭ２に列欠陥が発生している場合、ヒューズ回路１１ａｉのヒューズに対するプログラム方法は、上述の実施の形態１で説明した通りである。冗長列用アドレス比較回路１１ｂｊは、上述のように、アドレスＡ＜１４：１０＞と、アドレスＦＣｉＹ１〜ＦＣｉＹ４，ＦＣｉＺ０とを比較して、すべてが一致したならば、“１”を出力する。イネーブル信号ＦＣｉＥＮは、それを出力する単位ヒューズブロック１１ａａのヒューズがプログラムされているので、“１”を示す。そのため、ヒット信号ＨＩＴＣｉは“１”となる。
【０２８３】
また、サブワード選択信号ＦＣｉＢ０，ＦＣｉＢ１が、冗長列用サブワードデコーダ１１ｃｉでデコードされて、その結果が、ＡＮＤ回路１１ｅｉ〜１１ｈｉに入力される。これにより、ヒット信号ＨＣｉ＜ｋ＞が“１”となる。そして、イネーブル信号出力回路３７のＯＲ回路３７ｔ〜３７ｗのうち、ヒット信号ＨＣｉ＜ｋ＞が入力されているＯＲ回路の出力が“１”となり、ヒット信号ＨＩＴＢ＜ｋ＞が“１”となる。
【０２８４】
正規ＲＡＭ２側では、イネーブル信号出力回路３７のＡＮＤ回路３７ｌ〜３７ｓのうち、ヒット信号ＨＩＴＢ＜ｋ＞が入力されているＡＮＤ回路は“０”を出力し、イネーブル信号ＯＥＮ０＜ｋ＞，ＯＥＮ１＜ｋ＞がアドレスＡ＜１４＞の値にかかわらず“０”となり、各イネーブル信号が接続されているトライステートバッファの出力はハイインピーダンスになる。そのため、データＤＱＮＡ＜７：０＞及びデータＤＱＮＢ＜７：０＞のそれぞれにおいて、ｋ番目のサブワードに対応するデータは、半導体記憶装置３１の外部には出力されない。
【０２８５】
一方冗長ＲＡＭ３２側では、ヒット信号ＨＩＴＢ＜ｋ＞に対応するイネーブル信号ＯＥＲ＜ｋ＞が“１”となり、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長ＲＡＭ３２のデータＤＱＲ＜１：０＞が、正規ＲＡＭ２のｋ番目のサブワードに対応する出力データの替わりに、半導体記憶装置３１の外部に出力される。
【０２８６】
上述のように本実施の形態３に係る半導体記憶装置３１では、列置換対象単位に対応したデータのビット数が２ビットであるため、言い換えればサブワード単位で置換を行うため、単位データのビット数が、正規ＲＡＭ２よりも小さい冗長ＲＡＭ３２を採用することができた。
【０２８７】
また、正規ＲＡＭ２の冗長回路として、単位データが２ビットで構成されている冗長ＲＡＭ３２を採用したために、半導体記憶装置３１全体として効率的なレイアウトを得ることができる。図３９は、半導体記憶装置３１におけるフロアプランの一例を示す図である。冗長ＲＡＭ３２の列数は上述の実施の形態１，２よりも少ないため、正規ＲＡＭ２と横一列に並べたときの横幅の面積の増加分は、実施の形態１，２よりも少ない。また、冗長ＲＡＭ３２の行数は正規ＲＡＭ２よりも少ないので、冗長ＲＡＭ３２の下方に制御部３３を配置したとしても、半導体記憶装置３１の縦幅を均一にすることができる。
【０２８８】
実施の形態４．
上述の各正規ＲＡＭ２ａ，２ｂは、５１２行×２５６列で配列された複数の正規メモリセル１６で構成された正規メモリセルアレイ１７を備えていた。この正規メモリセルアレイ１７は、図４０に示すように、その中央に配置された行デコーダによって２面に分かれている場合がある。図４０では、１面の正規メモリセルアレイ１７は、５１２行×１２８列の正規メモリセル１６で構成されており、それに対応したデータのビット数は４ビットである。また図４１に示すように、正規メモリセルアレイ１７は分割されておらず、１面で構成されている場合もある。なお、正規メモリセルアレイが２面に分かれている場合において、１面の正規メモリセルアレイを「サブ正規メモリセルアレイ」と呼ぶ。本実施の形態４では、図４０に示す、一方の面の正規メモリセルアレイ１７を「サブ正規メモリセルアレイ１７ＡＡ」、他方の面の正規メモリセルアレイ１７を「サブ正規メモリセルアレイ１７ＢＢ」とする。
【０２８９】
図４０に示すように、正規メモリセルアレイ１７の中央に行デコーダが配置されている場合には、互いに同じ値の行アドレスで示される、サブ正規メモリセルアレイ１７ＡＡのワード線と、サブ正規メモリセルアレイ１７ＢＢのワード線とは、互いに分割されている。そのため、例えば、サブ正規メモリセルアレイ１７ＡＡのワード線が断線し行欠陥が生じた場合、その行欠陥が、サブ正規メモリセルアレイ１７ＢＢに及ぶことはほとんど無い。従って、一方のサブ正規メモリセルアレイに行欠陥が発生した場合には、そのサブ正規メモリセルアレイのみを冗長回路で置換することによっても、確実に正規メモリセルアレイ１７を救済することができる。
【０２９０】
そこで本実施の形態４では、正規メモリセルアレイ１７が２面に分割されている場合、言い換えれば、ある行アドレスで示されるワード線が分割されている場合に、より小さい容量の冗長回路で、正規メモリセルアレイ１７を確実に救済することができる半導体記憶装置を提供する。
【０２９１】
図４２〜４９は、本発明の実施の形態４に係る半導体記憶装置４１の構成を示す図である。本実施の形態４に係る半導体記憶装置４１は、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭである。
【０２９２】
図４２に示すように、本実施の形態４に係る半導体記憶装置４１は、上述の実施の形態２に係る半導体記憶装置２１において、構成的には、制御部２３の替わりに制御部４３を、冗長ＲＡＭ２２の替わりに冗長ＲＡＭ４２を備えるものである。冗長ＲＡＭ４２は、４ビット×２５６ワード構成の１ｋｂｉｔのＲＡＭで、３２行×３２列で配列された複数の冗長メモリセルで構成された冗長メモリセルアレイを有している。また冗長ＲＡＭ４２は、正規ＲＡＭ２とは独立して設けられている。なお各正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７は、図４０に示すように行デコーダで２面に分割されている。
【０２９３】
図４３は冗長ＲＡＭ４２の入出力信号を示す図である。冗長ＲＡＭ４２が取り扱う単位データ、つまり入出力データは４ビットである。冗長ＲＡＭ４２には、制御部４３から、５ビットの行アドレスＸＲ＜４：０＞と、３ビットの列アドレスＹＲ＜２：０＞と、チップイネーブル信号ＣＥＣＲと、ライト信号ＷＥＣＲと、４ビットのデータＤＩＲ＜３：０＞とが入力される。また、半導体記憶装置４１の外部からのクロックＣＬＫがクロックＣＬＫＲとして入力される。そして冗長ＲＡＭ４２は、４ビットのデータＤＱＲ＜３：０＞を、出力端子４２ａ１から制御部４３に出力する。
【０２９４】
図５１は、冗長ＲＡＭ４２が備える冗長メモリセルアレイ９８を模式的に示す図である。図５１に示すように、３２行×８列で配列された複数の冗長メモリセル４９が、冗長ＲＡＭ４２における単位データ（４ビット）の１ビット分に対応している。図中のビットＢ＜０＞〜Ｂ＜３＞は、冗長ＲＡＭ４２における単位データのビットを示しており、ビットＢ＜０＞が単位データの最下位ビット、ビットＢ＜３＞が単位データの最上位ビットを示している。なお、ビットＢ＜０＞〜Ｂ＜３＞のそれぞれに対応する、３２行×８列の冗長メモリセル４９を、それぞれ冗長メモリセル群９８ａ〜９８ｄと呼ぶ。
【０２９５】
冗長ＲＡＭ４２の動作について説明する。冗長ＲＡＭ４２は、クロックＣＬＫＲに同期して、データの書き込み及び読み出しが行われる。冗長ＲＡＭ４２は、入力される行アドレスＸＲ＜４：０＞をデコードして、３２行のうち、そのデコードした結果が示す行を選択する。そして、列アドレスＹＲ＜２：０＞をデコードして、各冗長メモリセル群９８ａ〜９８ｄにおいて、８列のうち、そのデコードした結果が示す列を選択する。これにより、各冗長メモリセル群９８ａ〜９８ｄにおいて、行アドレスＸＲ＜４：０＞及び列アドレスＹＲ＜２：０＞が示す冗長メモリセル４９が選択される。
【０２９６】
チップイネーブル信号ＣＥＣＲ＝０であって、かつライト信号ＷＥＣＲ＝１のとき、各冗長メモリセル群９８ａ〜９８ｄにおいて、選択された冗長メモリセル４９からデータが読み出され、４ビットのデータＤＱＲ＜３：０＞として、制御部４３に出力される。
【０２９７】
チップイネーブル信号ＣＥＣＲ＝０であって、かつライト信号ＷＥＣＲ＝０のとき、制御部４３からのデータＤＩＲ＜３：０＞が、選択された冗長メモリセル４９に書き込まれる。
【０２９８】
上述の構成を成す冗長ＲＡＭ２ａ，２ｂ及び冗長ＲＡＭ４２は、それら自身のメモリセルを置換するための冗長回路を内部に有しておらず、一般的なモジュールジェネレータによって自動的に生成することができる。
【０２９９】
次に、正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７を、冗長ＲＡＭ４２の冗長メモリセルアレイ９８で置換する方法について説明する。図５０と、上述の図５１は、正規ＲＡＭ２ａ，２ｂを、冗長ＲＡＭ４２で置換する際の置換マッピングを示しており、これらを参照して説明する。
【０３００】
図５０は、各正規ＲＡＭ２ａ，２ｂが備える正規メモリセルアレイ１７を示しており、上述の図１２に示す正規メモリセルアレイ１７と同じものを示している。
【０３０１】
図５０中の破線で示すように、正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７は、行方向に延びる複数の区画ｇ１，ｇ２に予め論理的に区切られている。各区画ｇ１，ｇ２は、行置換時に使用される行置換対象単位であって、行方向に並ぶ複数の正規メモリセル１６、具体的には２行×１２８列で配列された複数の正規メモリセル１６で構成されている。
【０３０２】
一つの区画ｇ１は、互いに隣接する２つの行に配列され、かつビットＢ＜３：０＞に対応する正規メモリセル１６で構成されている。また、一つの区画ｇ２は、互いに隣接する２つの行に配列され、かつビットＢ＜７：４＞に対応する正規メモリセル１６で構成されている。従って、各区画ｇ１，ｇ２に対応したデータのビット数（４ビット）は、一つのサブ正規メモリセルアレイに対応したデータのビット数（４ビット）に一致している。なお区画ｇ１を「０番目の区画ｇ」、区画ｇ２を「１番目の区画ｇ」と呼ぶ場合ある。
【０３０３】
各正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７は、２５６個の区画ｇ１と２５６個の区画ｇ２とを有しており、正規ＲＡＭ２全体としては、５１２個の区画ｇ１と５１２個の区画ｇ２とを有している。なお、本実施の形態４に係る正規メモリセルアレイ１７には、列置換対象単位（区画ａの対）は予め区画されておらず、行置換対象単位（区画ｇ）のみが予め制御部４３によって区画されている。
【０３０４】
冗長ＲＡＭ４２の冗長メモリセルアレイ９８は、図５１に示すように、４つの冗長区画ｈに予め論理的に区切られている。一つの冗長区画ｈは、８行×３２列で配列された複数の冗長メモリセル４９で構成されている。なお、行アドレスＸＲ＜４：０＞＝０〜７（１０進数表記）の範囲が示す行に対応した冗長区画ｈを０番目の冗長区画ｈ、行アドレスＸＲ＜４：０＞＝８〜１５（１０進数表記）の範囲が示す行に対応した冗長区画ｈを１番目の冗長区画ｈ、行アドレスＸＲ＜４：０＞＝１６〜２３（１０進数表記）の範囲が示す行に対応した冗長区画ｈを２番目の冗長区画ｈ、行アドレスＸＲ＜４：０＞＝２４〜３１（１０進数表記）の範囲が示す行に対応した冗長区画ｈを３番目の冗長区画ｈとする。制御部４３は、この冗長区画ｈを冗長メモリセルアレイ９８に対して予め規定している。
【０３０５】
本実施の形態４に係る半導体記憶装置４１では、正規メモリセルアレイ１７に欠陥が発生し、行置換を行う際には、制御部４３の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ１７の行置換対象単位（区画ｇ１，ｇ２）を、冗長メモリセルアレイ９８の冗長区画ｈの任意の一つで置換することが可能である。例えば、図５０中の斜線で示す正規メモリセルアレイ１７の区画ｇ１を、冗長メモリセルアレイ９８の０番目の冗長区画ｈで置換することが可能であるし、図５０中の斜線で示す区画ｇ２を、１番目の冗長区画ｈで置換することが可能である。
【０３０６】
次に、このような置換を行う制御部４３の内部構成について説明する。図４４は制御部４３の構成を示すブロック図である。図４４に示すように、実施の形態４に係る制御部４３は、実施の形態２に係る制御部２３において、構成的には、データ出力選択回路２５の替わりにデータ出力選択回路４５を、冗長制御回路２４の替わりに冗長制御回路４４を備えるものである。
【０３０７】
図４５はデータ出力選択回路４５の構成を示す回路図である。図４５に示すように、データ出力選択回路４５は、正規ＲＡＭ２ａのデータの出力端子２ａ１と半導体記憶装置４１のデータの出力端子４１ａ１（図４２に図示）とを接続するトライステートバッファ４５ａ１，４５ａ２と、正規ＲＡＭ２ｂのデータの出力端子２ｂ１と半導体記憶装置４１の出力端子４１ａ１とを接続するトライステートバッファ４５ｂ１，４５ｂ２と、冗長ＲＡＭ４２のデータの出力端子４２ａ１と半導体記憶装置４１の出力端子４１ａ１とを接続するトライステートバッファ４５ｃ１，４５ｃ２とを備えている。なお、トライステートバッファ４５ａ１，４５ａ２，４５ｂ１，４５ｂ２，４５ｃ１，４５ｃ２をまとめて、「トライステートバッファ４５ｗ」と呼ぶ場合がある。
【０３０８】
正規ＲＡＭ２ａが出力するデータＤＱＮＡ＜３：０＞，ＤＱＮＡ＜７：４＞は、それぞれトライステートバッファ４５ａ１，４５ａ２に入力されている。正規ＲＡＭ２ｂが出力するデータＤＱＮＢ＜３：０＞，ＤＱＮＢ＜７：４＞は、それぞれトライステートバッファ４５ｂ１，４５ｂ２に入力されている。冗長ＲＡＭ４２が出力するデータＤＱＲ＜３：０＞は、トライステートバッファ４５ｃ１，４５ｃ２の両方に入力されている。各トライステートバッファ４５ｗは、４つのサブトライステートバッファから成り、一つのサブトライステートバッファには、一つの入力データが入力される。
【０３０９】
トライステートバッファ４５ｂ１，４５ｂ２は、それぞれイネーブル信号ＯＥＮ０＜０＞，ＯＥＮ０＜１＞で、活性化・不活性化が制御される。従って、トライステートバッファ４５ｂ１，４５ｂ２のそれぞれが有する４つのサブトライステートバッファは、共通のイネーブル信号で制御される。
【０３１０】
トライステートバッファ４５ｃ１，４５ｃ２は、それぞれイネーブル信号ＯＥＲ＜０＞，ＯＥＲ＜１＞で、活性化・不活性化が制御される、従って、トライステートバッファ４５ｃ１，４５ｃ２のそれぞれが有する４つのサブトライステートバッファは、共通のイネーブル信号で制御される。
【０３１１】
トライステートバッファ４５ａ１，４５ｂ１，４５ｃ１の間では、入力されているデータのビット位置が互いに同じであるサブトライステートバッファの出力どうしが互いに接続されている。例えば、データＤＱＮＡ＜０＞が入力されているサブトライステートバッファの出力と、データＤＱＮＢ＜０＞が入力されているサブトライステートバッファの出力と、データＤＱＲ＜０＞が入力されているサブトライステートバッファの出力とが互いに接続されている。そして、トライステートバッファ４５ａ１，４５ｂ１，４５ｃ１のいずれか一つが活性化され、活性化されたトライステートバッファのサブトライステートバッファの出力は、データＤＱ＜３：０＞として半導体記憶装置４１の出力端子４１ａ１を介して外部に出力される。例えば、データＤＱＮＡ＜０＞〜＜３＞が半導体記憶装置４１の外部に出力される場合には、それぞれデータＤＱ＜０＞〜＜３＞として出力される。
【０３１２】
トライステートバッファ４５ａ２，４５ｂ２，４５ｃ２の間では、データＤＱＮＡ＜４＞が入力されているサブトライステートバッファと、データＤＱＮＢ＜４＞が入力されているサブトライステートバッファと、データＤＱＲ＜０＞が入力されているサブトライステートバッファとが接続されており、データＤＱＮＡ＜５＞が入力されているサブトライステートバッファと、データＤＱＮＢ＜５＞が入力されているサブトライステートバッファと、データＤＱＲ＜１＞が入力されているサブトライステートバッファとが接続されている。また、データＤＱＮＡ＜６＞が入力されているサブトライステートバッファと、データＤＱＮＢ＜６＞が入力されているサブトライステートバッファと、データＤＱＲ＜２＞が入力されているサブトライステートバッファとが接続されており、データＤＱＮＡ＜７＞が入力されているサブトライステートバッファと、データＤＱＮＢ＜７＞が入力されているサブトライステートバッファと、データＤＱＲ＜３＞が入力されているサブトライステートバッファとが接続されている。そして、トライステートバッファ４５ａ２，４５ｂ２，４５ｃ２のいずれか一つが活性化され、活性化されたトライステートバッファのサブトライステートバッファの出力は、データＤＱ＜７：４＞として半導体記憶装置４１の出力端子４１ａ１を介して外部に出力される。例えば、データＤＱＮＡ＜４＞〜＜７＞が半導体記憶装置４１の外部に出力される場合には、それぞれデータＤＱ＜４＞〜＜７＞として出力される。
【０３１３】
なお、イネーブル信号ＯＥＮ０＜１：０＞，ＯＥＮ１＜１：０＞，ＯＥＲ＜１：０＞が“１”のとき、トライステートバッファは活性化されて入力信号をそのまま出力し、“０”のとき不活性化されて出力がハイインピーダンスになる。
【０３１４】
図４６は冗長制御回路４４の構成を示す回路図である。図４６に示すように、冗長制御回路４４は、行置換選択回路４６と、イネーブル信号出力回路４７と、冗長ＲＡＭ制御回路４８とを備えている。
【０３１５】
図４７は行置換選択回路４６の構成を示す回路図である。図４７に示すように、行置換選択回路４６は、ヒューズ回路４６ａｊ（ｊ＝０〜３）と、上述の冗長行用アドレス比較回路１０ｂｊ（ｊ＝０〜３）と、インバータ４６ｃｊ（ｊ＝０〜３）と、ＡＮＤ回路４６ｄｊ〜４６ｆｊ（ｊ＝０〜３）と、ＯＲ回路４６ｈと、冗長行用アドレスエンコーダ４６ｇとを備えている。
【０３１６】
ヒューズ回路４６ａｊは、上述のヒューズ回路１０ａｊにおいて、サブワード選択信号ＦＲｊＢ０を出力する単位ヒューズブロック１０ａａを更に備えるものである。サブワード選択信号ＦＲｊＢ０は、それを出力するヒューズ判定回路が切断の有無を判断するヒューズが、レーザートリミングや高電圧印可によって切断されると“１”を示し、ヒューズが切断されていないと“０”を示す。
【０３１７】
冗長行用アドレス比較回路１０ｂｊは、上述のように、アドレスＡ＜１４，８：１＞と、アドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０とを互いに比較し、すべてが一致した場合に“１”を出力し、それ以外では“０”を出力する。
【０３１８】
ＡＮＤ回路４６ｄｊは、冗長行用アドレス比較回路１０ｂｊの出力と、イネーブル信号ＦＲｊＥＮとの論理積を演算し、ヒット信号ＨＩＴＲｊ（ｊ＝０〜３）として出力する。ＯＲ回路４６ｈは、入力されたヒット信号ＨＩＴＲ０〜ＨＩＴＲ３の論理和を演算し、ヒット信号ＨＩＴＲとして、冗長ＲＡＭ制御回路４８に出力する。
【０３１９】
インバータ４６ｃｊは、サブワード選択信号ＦＲｊＢ０を反転して出力する。ＡＮＤ回路４６ｅｊは、インバータ４６ｃｊの出力とヒット信号ＨＩＴＲｊとの論理積を演算してヒット信号ＨＲｊ＜０＞としてイネーブル信号出力回路４７に出力する。ＡＮＤ回路４６ｆｊは、ＡＮＤ回路４６ｄｊの出力とサブワード選択信号ＦＲｊＢ０との論理積を演算してヒット信号ＨＲｊ＜１＞としてイネーブル信号出力回路４７に出力する。
【０３２０】
冗長行用アドレスエンコーダ４６ｇは、入力されたヒット信号ＨＩＴＲ０〜ＨＩＴＲ３をエンコードして、２ビットのアドレスＸＲ＜４：３＞を冗長ＲＡＭ４２に出力する。ヒット信号ＨＩＴＲ０＝１のときアドレスＸＲ＜４：３＞＝（０，０）、ヒット信号ＨＩＴＲ０＝０，ヒット信号ＨＩＴＲ１＝１のときアドレスＸＲ＜４：３＞＝（０，１）、ヒット信号ＨＩＴＲ０＝０，ヒット信号ＨＩＴＲ１＝０，ヒット信号ＨＩＴＲ２＝１のときアドレスＸＲ＜４：３＞＝（１，０）を示す。また、ヒット信号ＨＩＴＲ０＝０，ヒット信号ＨＩＴＲ１＝０，ヒット信号ＨＩＴＲ２＝０，ヒット信号ＨＩＴＲ３＝１のとき、あるいはヒット信号ＨＩＴＲ０〜ＨＩＴＲ３のすべてが“０”のときアドレスＸＲ＜４：３＞＝（１，１）を示す。
【０３２１】
図４８はイネーブル信号出力回路４７の構成を示す回路図である。図４８に示すように、ＯＲ回路４７ａ，４７ｂと、ＮＡＮＤ回路４７ｃ〜４７ｆと、インバータ４７ｌ〜４７ｏとを備えている。ＯＲ回路４７ａは、ヒット信号ＨＲ０＜０＞，ＨＲ１＜０＞，ＨＲ２＜０＞，ＨＲ３＜０＞の論理和を演算して出力し、ＯＲ回路４７ｂは、ヒット信号ＨＲ０＜１＞，ＨＲ１＜１＞，ＨＲ２＜１＞，ＨＲ３＜１＞の論理和を演算して出力する。インバータ４７ｎは、インバータ４７ｌで反転されたＯＲ回路４７ａの出力を反転してＯＥＲ＜０＞として、データ出力選択回路４５に出力する。インバータ４７ｏは、インバータ４７ｍで反転されたＯＲ回路４７ｂの出力を反転してＯＥＲ＜１＞として、データ出力選択回路４５に出力する。またＯＲ回路４７ａ，４７ｂの出力は、それぞれヒット信号ＨＩＴＢ＜０＞，ＨＩＴＢ＜１＞として冗長ＲＡＭ制御回路４８に出力される。
【０３２２】
各ＮＡＮＤ回路４７ｃ，４７ｄには、アドレスＡＡ＜１４＞が入力されており、各ＮＡＮＤ回路４７ｅ，４７ｆには、アドレスＡＢ＜１４＞が入力されている。各ＮＡＮＤ回路４７ｃ，４７ｅには、ＯＲ回路４７ａの出力が入力されており、各ＮＡＮＤ回路４７ｄ，４７ｆには、ＯＲ回路４７ｂの出力が入力されている。そして、各ＮＡＮＤ回路４７ｃ〜４７ｆは、入力された２つの信号の否定論理積を演算して出力する。ＮＡＮＤ回路４７ｃ〜４７ｆの出力は、それぞれイネーブル信号ＯＥＮ０＜０＞，ＯＥＮ０＜１＞，ＯＥＮ１＜０＞，ＯＥＮ１＜１＞としてデータ出力選択回路４５に入力される。
【０３２３】
図４９は冗長ＲＡＭ制御回路４８の構成を示す回路図である。図４９に示すように、冗長ＲＡＭ制御回路４８は、データ入力用サブワード選択回路４８ａと、インバータ４８ｂ〜４８ｄと、ＮＡＮＤ回路４８ｅとを備えている。
【０３２４】
インバータ４８ｂはアドレスＡ＜１４＞を反転して、アドレスＡＢ＜１４＞としてイネーブル信号出力回路４７に出力する。インバータ４８ｃは、インバータ４８ｂの出力を反転して、アドレスＡＡ＜１４＞としてイネーブル信号出力回路４７に出力する。
【０３２５】
インバータ４８ｄはチップイネーブル信号ＣＥＣを反転してＮＡＮＤ回路４８ｅに出力する。ＮＡＮＤ回路４８ｅは、インバータ４８ｄの出力と、ヒット信号ＨＩＴＲとの否定論理積を演算し、チップイネーブル信号ＣＥＣＲとして冗長ＲＡＭ４２に出力する。
【０３２６】
アドレスＡ＜０＞，Ａ＜１３：１２＞，Ａ＜１１：９＞は、それぞれ列アドレスＸＲ＜０＞，ＸＲ＜２：１＞、行アドレスＹＲ＜２：３＞として冗長ＲＡＭ４２に出力される。データ入力用サブワード選択回路４８ａは、データＤＩ＜７：０＞と、ヒット信号ＨＩＴＢ＜１：０＞とに基づいて、データＤＩＲ＜３：０＞を冗長ＲＡＭ４２に出力する。ヒット信号ＨＩＴＢ＜０＞＝１のとき、データＤＩＲ＜３：０＞＝データＤＩ＜３：０＞、ヒット信号ＨＩＴＢ＜１＞＝１のとき、データＤＩＲ＜３：０＞＝データＤＩ＜７：４＞である。なお、半導体記憶装置４１の外部から入力されるライト信号ＷＥＣは、そのままライト信号ＷＥＣＲとして冗長ＲＡＭ４２に入力される。
【０３２７】
本実施の形態４に係る半導体記憶装置４１のその他の構成については、上述の実施の形態２に係る半導体記憶装置２１と同じであるため、その説明は省略する。
【０３２８】
次に、本実施の形態４に係る半導体記憶装置４１の動作について説明する。まず、正規ＲＡＭ２ａ，２ｂの各正規メモリセルアレイ１７に欠陥が発生していない際の動作について説明する。この場合には、行置換選択回路４６のヒューズ回路４６ａｊ（ｊ＝０〜３）におけるすべてのヒューズはプログラムされず、ヒット信号ＨＲｊ＜１：０＞，ＨＩＴＲ，ＨＩＴＢ＜１：０＞はすべて常時“０”となる。これにより、本実施の形態４に係る正規ＲＡＭ２は、上述の実施の形態２に正規ＲＡＭ２と同様に動作する。
【０３２９】
冗長ＲＡＭ４２側では、チップイネーブル信号ＣＥＣＲ＝１となって、冗長ＲＡＭ４２が不活性になるとともに、イネーブル信号ＯＥＲ＜１：０＞は全て“０”となって、冗長ＲＡＭ４２のデータＤＱＲ＜３：０＞は半導体記憶装置４１の外部に出力されない。
【０３３０】
次に、正規ＲＡＭ２の正規メモリセルアレイ１７に行欠陥が発生している際の、半導体記憶装置４１の動作について説明する。本実施の形態４では、正規ＲＡＭ２において、アドレスＡ＜８：１＞＝アドレスＸｊ＜８：１＞、アドレスＡ＜１４＞＝アドレスＺｊ＜０＞、サブワード番号ＳＢ＜０＞＝サブワード番号Ｂｉ＜０＞で規定される行置換対象単位（区画ｇ１，ｇ２）を、ｊ番目の冗長区画ｈで置換する場合を考える（ｊ＝０〜３）。ここで、サブワード番号ＳＢ＜０＞は区画ｇの番号を示している。サブワード番号ＳＢ＜０＞＝０のときは、０番目の区画ｇ（区画ｇ１）を、サブワード番号ＳＢ＜０＞＝１のときは、１番目の区画ｇ（区画ｇ２）を示す。ここでは、サブワード番号ＳＢ＜０＞がｋ番目の区画ｇ（ｋ＝０，１）を示し、ｋ番目の区画ｇをｊ番目の区画ｈで置換する場合を考える。
【０３３１】
正規ＲＡＭ２に行欠陥が発生している場合、ヒューズ回路４６ａｊが備えるヒューズのうち、サブワード選択信号ＦＲｊＢ０を出力する単位ヒューズブロック１０ａａが有するヒューズ以外については、そのプログラム方法は、上述の実施の形態１で説明した通りである。サブワード選択信号ＦＲｊＢ０を出力する単位ヒューズブロック１０ａａが有するヒューズについては、ｋ＝０のときはプログラムせず、ｋ＝１のときにプログラムする。
【０３３２】
冗長行用アドレス比較回路１０ｂｊは、上述のように、アドレスＡ＜１４，８：１＞と、アドレスＦＲｊＸ１〜ＦＲｊＸ８，ＦＲｊＺ０とを比較して、すべてが一致したならば、“１”を出力する。イネーブル信号ＦＲｊＥＮは、それを出力する単位ヒューズブロック１０ａａのヒューズがプログラムされているので、“１”を示す。そのため、ヒット信号ＨＩＴＲｊは“１”となる。ヒット信号ＨＩＴＲは、ヒット信号ＨＩＴＲ０〜ＨＩＴＲ３の論理和の演算結果なので、“１”を示す。また、ヒット信号ＨＲｊ＜ｋ＞が“１”となり、ヒット信号ＨＩＴＢ＜ｋ＞が“１”となる。
【０３３３】
正規ＲＡＭ２側では、イネーブル信号出力回路４７のＡＮＤ回路４７ｃ〜４７ｆのうち、ヒット信号ＨＩＴＢ＜ｋ＞が入力されているＡＮＤ回路は“０”を出力し、イネーブル信号ＯＥＮ０＜ｋ＞，ＯＥＮ１＜ｋ＞がアドレスＡ＜１４＞の値にかかわらず“０”となり、各イネーブル信号が接続されているトライステートバッファの出力はハイインピーダンスになる。そのため、データＤＱＮＡ＜７：０＞及びデータＤＱＮＢ＜７：０＞のそれぞれにおいて、ｋ番目の区画ｇに対応するデータは、半導体記憶装置４１の外部には出力されない。
【０３３４】
一方、冗長ＲＡＭ４２側では、ヒット信号ＨＩＴＢ＜ｋ＞に対応するイネーブル信号ＯＥＲ＜ｋ＞が“１”となり、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長ＲＡＭ４２のデータＤＱＲ＜３：０＞が、正規ＲＡＭ２のｋ番目の区画ｇに対応する出力データの替わりに、半導体記憶装置４１の外部に出力される。
【０３３５】
上述のように本実施の形態４に係る半導体記憶装置４１では、行置換を行う際に使用される行置換対象単位（区画ｇ１，ｇ２）に対応したデータのビット数（４ビット）が、正規ＲＡＭ２における単位データのビット数（８ビット）よりも小さい。そのため、正規メモリセリアレイ１７が２面に分割されている場合に、一つのサブ正規メモリセルアレイに対応したデータのビット数に、行置換対象単位に対応したデータのビット数を一致させることができる。言い換えれば、ある行アドレスで示される正規メモリセルアレイ１７のワード線が分割されている場合に、その分割されている一つのワード線に対応したデータのビット数に、行置換対象単位に対応したビット数を一致させることができる。そのため、上述の実施の形態１，２のように、行置換対象単位（区画ｄ）に対応したビット数が、正規ＲＡＭ２の単位データのビット数と一致している場合よりも、小さい容量の冗長ＲＡＭで、正規メモリセルアレイ１７を確実に救済することができる。
【０３３６】
実施の形態５．
図５２〜５５は、本発明の実施の形態５に係る半導体記憶装置５１の構成を示す図である。本実施の形態５に係る半導体記憶装置５１は、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭである。
【０３３７】
図５２に示すように、本実施の形態５に係る半導体記憶装置５１は、上述の実施の形態３に係る半導体記憶装置３１において、構成としては、制御部３３の替わりに制御部５２を備え、上述の冗長ＲＡＭ４２を更に備えるものである。なお、冗長ＲＡＭ３２と冗長ＲＡＭ４２との違いを明確化するために、それぞれの入出信号の信号名を変更している。
【０３３８】
冗長ＲＡＭ３２においては、列アドレスＸＲ＜８：０＞、行アドレスＹＲ＜２：０＞、チップイネーブル信号ＣＥＣＲ、ライト信号ＷＥＣＲ、クロックＣＬＫＲ、データＤＩＲ＜１：０＞，ＤＱＲ＜１：０＞を、それぞれ列アドレスＸＲ１＜８：０＞、行アドレスＹＲ１＜２：０＞、チップイネーブル信号ＣＥＣＲ１、ライト信号ＷＥＣＲ１、クロックＣＬＫＲ１、データＤＩＲ１＜１：０＞，ＤＱＲ１＜１：０＞に変更している。
【０３３９】
冗長ＲＡＭ４２においては、列アドレスＸＲ＜４：０＞、行アドレスＹＲ＜２：０＞、チップイネーブル信号ＣＥＣＲ、ライト信号ＷＥＣＲ、クロックＣＬＫＲ、データＤＩＲ＜３：０＞，ＤＱＲ＜３：０＞を、それぞれ列アドレスＸＲ２＜４：０＞、行アドレスＹＲ２＜２：０＞、チップイネーブル信号ＣＥＣＲ２、ライト信号ＷＥＣＲ２、クロックＣＬＫＲ２、データＤＩＲ２＜３：０＞，ＤＱＲ２＜３：０＞に変更している。
【０３４０】
正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７を、冗長ＲＡＭ４２の冗長メモリセルアレイ９８あるいは冗長ＲＡＭ３２の冗長メモリセルアレイ８８で置換する方法について説明する。
【０３４１】
図５６は、各正規ＲＡＭ２ａ，２ｂが備える正規メモリセルアレイ１７を示しており、上述の図１２に示す正規メモリセルアレイ１７と同じものを示している。図５６中の破線で示すように、正規ＲＡＭ２ａ，２ｂの正規メモリセルアレイ１７は、上述の区画ｇ１，ｇ２及び区画ａとに予め論理的に区分されている。図中の区画ｅ１〜ｅ３は、図３７に示す区画ｅ１〜ｅ３と同様に、説明の便宜上、列置換対象単位を構成する区画ａを、区画ｅ１〜ｅ３としている。
【０３４２】
本実施の形態５に係る半導体記憶装置５１では、正規メモリセルアレイ１７に欠陥が発生し、列置換を行う際には、制御部５２の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ１７の列置換対象単位（区画ａの対）を、冗長ＲＡＭ３２における冗長メモリセルアレイ８８の冗長区画ｆ１〜ｆ３の任意の一つで置換することが可能である。また行置換を行う際には、制御部５２の働きによって、欠陥の発生場所に応じた正規メモリセルアレイ１７の行置換対象単位（区画ｇ１，ｇ２）を、冗長ＲＡＭ４２における冗長メモリセルアレイ９８の冗長区画ｈの任意の一つで置換することが可能である。なお、冗長ＲＡＭ３２の冗長区画ｆ１〜ｆ３は図３８に示す通りである。また、冗長ＲＡＭ４２の冗長区画ｈは図５１に示す通りである。
【０３４３】
次に、このような置換を行う制御部５２の内部構成について説明する。図５３は制御部５２の構成を示すブロック図である。図５３に示すように、実施の形態５に係る制御部５２は、実施の形態３に係る制御部３３において、構成的には、データ出力選択回路３５の替わりにデータ出力選択回路５５を、冗長制御回路３４の替わりに冗長制御回路５４を備えるものである。
【０３４４】
図５４はデータ出力選択回路５５の構成を示す回路図である。図５４に示すように、データ出力選択回路５５は、上述のデータ出力選択回路３５において、構成としては、実施の形態４に係るデータ出力選択回路４５のトライステートバッファ４５ｃ１，４５ｃ２を更に備えるものである。
【０３４５】
冗長ＲＡＭ３２が出力するデータＤＱＲ１＜１：０＞は、トライステートバッファ２５ｄ１〜２５ｄ４のすべてに入力されており、冗長ＲＡＭ４２が出力するデータＤＱＲ２＜３：０＞は、トライステートバッファ４５ｃ１，４５ｃ２の両方に入力されている。
【０３４６】
トライステートバッファ４５ｃ１において、入力データをデータＤＱ＜０＞，ＤＱ＜１＞，ＤＱ＜２＞，ＤＱ＜３＞として出力するサブトライステートバッファの出力は、それぞれ、トライステートバッファ２５ｄ１，２５ｄ２において、入力データをデータＤＱ＜０＞，ＤＱ＜１＞，ＤＱ＜２＞，ＤＱ＜３＞として出力するサブトライステートバッファの出力と接続されている。
【０３４７】
トライステートバッファ４５ｃ２において、入力データをデータＤＱ＜４＞，ＤＱ＜５＞，ＤＱ＜６＞，ＤＱ＜７＞として出力するサブトライステートバッファの出力は、それぞれ、トライステートバッファ２５ｄ３，２５ｄ４において、入力データをデータＤＱ＜５＞，ＤＱ＜６＞，ＤＱ＜７＞，ＤＱ＜８＞として出力するサブトライステートバッファの出力と接続されている。
【０３４８】
なお、トライステートバッファ５ａ１〜５ａ４と、トライステートバッファ５ｂ１〜５ｂ４と、トライステートバッファ２５ｄ１〜２５ｄ４との間の接続関係は、上述の実施の形態３で説明した通りである。
【０３４９】
トライステートバッファ２５ｄ１〜２５ｄ４は、それぞれイネーブル信号ＯＥＲ１＜０＞〜ＯＥＲ１＜３＞で、活性化・不活性化が制御される。また、トライステートバッファ４５ｃ１，４５ｃ２は、それぞれイネーブル信号ＯＥＲ２＜０＞，ＯＥＲ２＜１＞で、活性化・不活性化が制御される。
【０３５０】
図５５は冗長制御回路５４の構成を示すブロック図である。図５５に示すように、冗長制御回路５４は、実施の形態３に係る冗長制御回路３４と、実施の形態４に係る冗長制御回路４４と、セレクタ回路５４ａ〜５４ｄと、ＮＯＲ回路５４ｅ，５４ｆと、インバータ５４ｇとを備えている。なお冗長制御回路４４は、内部で生成されるヒット信号ＨＩＴＲを更に外部に出力している。
【０３５１】
冗長制御回路３４からの列アドレスＸＲ＜８：０＞，行アドレスＹＲ＜２：０＞，ライト信号ＷＥＣＲ，データＤＩＲ＜１：０＞は、それぞれ、列アドレスＸＲ１＜８：０＞，行アドレスＹＲ１＜２：０＞，ライト信号ＷＥＣＲ１，データＤＩＲ＜１：０＞として、冗長ＲＡＭ３２に出力される。
【０３５２】
冗長制御回路４４からの列アドレスＸＲ＜４：０＞，行アドレスＹＲ＜２：０＞，チップイネーブル信号ＣＥＣＲ，ライト信号ＷＥＣＲ，データＤＩＲ＜３：０＞は、それぞれ、列アドレスＸＲ２＜４：０＞，行アドレスＹＲ２＜２：０＞，チップイネーブル信号ＣＥＣＲ２，ライト信号ＷＥＣＲ２，データＤＩＲ２＜３：０＞として、冗長ＲＡＭ４２に出力される。また、冗長制御回路４４からのイネーブル信号ＯＥＲ＜１：０＞は、イネーブル信号ＯＥＲ２＜１：０＞として、データ出力選択回路５５に出力される。
【０３５３】
セレクタ５４ａは、ヒット信号ＨＩＴＲ＝１のとき、冗長制御回路４４からのイネーブル信号ＯＥＮ０＜１：０＞をデータ出力選択回路５５に出力し、ヒット信号ＨＩＴＲ＝０のとき、冗長制御回路３４からのイネーブル信号ＯＥＮ０＜１：０＞をデータ出力選択回路５５に出力する。
【０３５４】
セレクタ５４ｂは、ヒット信号ＨＩＴＲ＝１のとき、冗長制御回路４４からのイネーブル信号ＯＥＮ０＜１：０＞を、イネーブル信号ＯＥＮ０＜３：２＞としてデータ出力選択回路５５に出力し、ヒット信号ＨＩＴＲ＝０のとき、冗長制御回路３４からのイネーブル信号ＯＥＮ０＜３：２＞をデータ出力選択回路５５に出力する。
【０３５５】
セレクタ５４ｃは、ヒット信号ＨＩＴＲ＝１のとき、冗長制御回路４４からのイネーブル信号ＯＥＮ１＜１：０＞をデータ出力選択回路５５に出力し、ヒット信号ＨＩＴＲ＝０のとき、冗長制御回路３４からのイネーブル信号ＯＥＮ１＜１：０＞をデータ出力選択回路５５に出力する。
【０３５６】
セレクタ５４ｄは、ヒット信号ＨＩＴＲ＝１のとき、冗長制御回路４４からのイネーブル信号ＯＥＮ１＜１：０＞をイネーブル信号ＯＥＮ１＜３：２＞としてデータ出力選択回路５５に出力し、ヒット信号ＨＩＴＲ＝０のとき、冗長制御回路３４からのイネーブル信号ＯＥＮ１＜３：２＞をデータ出力選択回路５５に出力する。
【０３５７】
ＮＯＲ回路５４ｆは、冗長制御回路３４からのイネーブル信号ＯＥＲ＜３：０＞とヒット信号ＨＩＴＲとの否定論理和を演算して、イネーブル信号ＯＥＲ１＜３：０＞としてデータ出力選択回路５５に出力する。
【０３５８】
ＮＯＲ回路５４ｅは、冗長制御回路３４からのチップイネーブル信号ＣＥＣＲとヒット信号ＨＩＴＲとの否定論理和を演算して出力する。インバータ５４ｇは、ＮＯＲ回路５４ｅの出力を反転してチップイネーブル信号ＣＥＣＲ１として、冗長ＲＡＭ３２に出力する。
【０３５９】
本実施の形態５に係る半導体記憶装置５１のその他の構成については、上述の実施の形態３に係る半導体記憶装置３１と同じであるため、その説明は省略する。
【０３６０】
次に、本実施の形態５に係る半導体記憶装置５１の動作について説明する。まず、正規ＲＡＭ２ａ，２ｂの各正規メモリセルアレイ１７に欠陥が発生していない際の動作について説明する。この場合には、冗長制御回路３４，４４のすべてのヒューズはプログラムされず、置換制御回路４４からのヒット信号ＨＩＴＲ＝０となる。従って、冗長制御回路３４から出力されるイネーブル信号ＯＥＮ０＜３：０＞，ＯＥＮ１＜３：０＞が、データ出力選択回路５５に入力される。また、冗長制御回路３４では、ヒット信号ＨＩＴＢ＜３：０＞はすべて常時“０”となる。これにより、本実施の形態５に係る正規ＲＡＭ２は、上述の実施の形態３に係る正規ＲＡＭ２と同様に動作する。
【０３６１】
冗長ＲＡＭ３２側では、チップイネーブル信号ＣＥＣＲ１＝１となって、冗長ＲＡＭ３２が不活性になるとともに、イネーブル信号ＯＥＲ１＜３：０＞は全て“０”となって、冗長ＲＡＭ３２のデータＤＱＲ１＜１：０＞は半導体記憶装置５１の外部に出力されない。
【０３６２】
また冗長制御回路４４では、ヒット信号ＨＲｊ＜１：０＞，ＨＩＴＲ，ＨＩＴＢ＜１：０＞はすべて常時“０”となるため、冗長ＲＡＭ４２側では、チップイネーブル信号ＣＥＣＲ２＝１となって、冗長ＲＡＭ４２が不活性になる。更に、イネーブル信号ＯＥＲ２＜１：０＞は全て“０”となって、冗長ＲＡＭ４２のデータＤＱＲ２＜３：０＞は半導体記憶装置５１の外部に出力されない。
【０３６３】
次に、正規ＲＡＭ２の正規メモリセルアレイ１７に列欠陥が発生している際の、半導体記憶装５１の動作について説明する。本実施の形態５では、上述の実施の形態３と同様に、正規ＲＡＭ２において、アドレスＡ＜１３：１０＞＝アドレスＹｉ＜４：１＞、アドレスＡ＜１４＞＝アドレスＺｉ＜０＞、サブワード番号ＳＢ＜１：０＞＝サブワード番号Ｂｉ＜１：０＞で規定される列置換対象単位を、ｉ番目の冗長区画ｆで置換する場合であって（ｉ＝０〜２）、サブワード番号ＳＢ＜１：０＞がサブワードのｋ番を示し（ｋ＝０〜３）、ｋ番目の列置換対象単位を、ｉ番目の冗長区画ｆで置換する場合を考える。この場合の冗長制御回路３４の動作については、上述の実施の形態３で説明したため、その詳細な説明は省略する。
【０３６４】
列置換時には、冗長制御回路４４のヒューズはプログラムされないため、ヒット信号ＨＩＴＲ＝０となる。そのため、冗長制御回路３４から出力されるイネーブル信号ＯＥＮ０＜３：０＞，ＯＥＮ１＜３：０＞が、データ出力選択回路５５に入力される。
【０３６５】
イネーブル信号ＯＥＮ０＜３：０＞，ＯＥＮ１＜３：０＞は、そのうちのイネーブル信号ＯＥＮ０＜ｋ＞，ＯＥＮ１＜ｋ＞がアドレスＡ＜１４＞の値にかかわらず“０”となる。従って、イネーブル信号ＯＥＮ０＜ｋ＞，ＯＥＮ１＜ｋ＞が入力されているトライステートバッファの出力はハイインピーダンスになる。そのため、データＤＱＮＡ＜７：０＞及びデータＤＱＮＢ＜７：０＞のそれぞれにおいて、ｋ番目のサブワードに対応するデータは、半導体記憶装置５１の外部には出力されない。
【０３６６】
ＯＲ回路５４ｆに入力されているヒット信号ＨＩＴＲは“０”であるため、冗長制御回路３４からのイネーブル信号ＯＥＲ＜３：０＞が、イネーブル信号ＯＥＲ１＜３：０＞としてデータ出力選択回路５５に入力される。イネーブル信号ＯＥＲ＜３：０＞のうち、イネーブル信号ＯＥＲ＜ｋ＞が“１”となるため、そのイネーブル信号が接続されているトライステートバッファが活性化される。そのため、冗長ＲＡＭ３２のデータＤＱＲ１＜１：０＞が、正規ＲＡＭ２のｋ番目のサブワードに対応する出力データの替わりに、半導体記憶装置５１の外部に出力される。なお、冗長制御回路４４からのイネーブル信号ＯＥＲ＜１：０＞は全て“０”であるため、トライステートバッファ４５ｃ１，４５ｃ２が活性化することはない。
【０３６７】
次に、正規ＲＡＭ２の正規メモリセルアレイ１７に行欠陥が発生している際の、半導体記憶装置５１の動作について説明する。本実施の形態５では、上述の実施の形態４と同様に、正規ＲＡＭ２において、アドレスＡ＜８：１＞＝アドレスＸｊ＜８：１＞、アドレスＡ＜１４＞＝アドレスＺｊ＜０＞、サブワード番号ＳＢ＜０＞＝サブワード番号Ｂｉ＜０＞で規定される行置換対象単位（区画ｇ１，ｇ２）を、ｊ番目の冗長区画ｈで置換する場合であって（ｊ＝０〜３）、サブワード番号ＳＢ＜０＞がｋ番目の区画ｇ（ｋ＝０，１）を示し、ｋ番目の区画ｇをｊ番目の区画ｈで置換する場合を考える。この場合の冗長制御回路４４の動作については、上述の実施の形態４で説明したため、その詳細な説明は省略する。
【０３６８】
行置換時には、冗長制御回路４４のヒューズはプログラムされ、ヒット信号ＨＩＴＲ＝１となる。従って、データ出力選択回路５５には、イネーブル信号ＯＥＮ０＜１：０＞，ＯＥＮ０＜３：２＞，ＯＥＮ１＜１：０＞，ＯＥＮ１＜３：２＞として、それぞれ冗長制御回路４４からのイネーブル信号ＯＥＮ０＜１：０＞，ＯＥＮ０＜１：０＞，ＯＥＮ１＜１：０＞，ＯＥＮ１＜１：０＞が入力される。
【０３６９】
冗長制御回路４４では、ヒット信号ＨＩＴＢ＜ｋ＞が“１”となるため、イネーブル信号ＯＥＮ０＜１：０＞，ＯＥＮ１＜１：０＞のうち、イネーブル信号ＯＥＮ０＜ｋ＞，ＯＥＮ１＜ｋ＞がアドレスＡ＜１４＞の値にかかわらず“０”となる。そのため、イネーブル信号ＯＥＮ０＜ｋ＞，ＯＥＮ１＜ｋ＞が入力される各トライステートバッファの出力はハイインピーダンスになる。そのため、データＤＱＮＡ＜７：０＞及びデータＤＱＮＢ＜７：０＞のそれぞれにおいて、ｋ番目の区画ｇに対応するデータは、半導体記憶装置５１の外部には出力されない。
【０３７０】
冗長制御回路４４では、ヒット信号ＨＩＴＢ＜ｋ＞に対応するイネーブル信号ＯＥＲ＜ｋ＞が“１”となる。そのため、データ出力選択回路５５に入力されているイネーブル信号ＯＥＲ２＜ｋ＞が“１”となる。従って、イネーブル信号ＯＥＲ２＜ｋ＞が接続されているトライステートバッファが活性化される。その結果、冗長ＲＡＭ４２のデータＤＱＲ＜３：０＞が、正規ＲＡＭ２のｋ番目の区画ｇに対応する出力データの替わりに、半導体記憶装置５１の外部に出力される。なお、ＯＲ回路５４ｆに入力されているヒット信号ＨＩＴＲは“１”であるため、イネーブル信号ＯＥＲ１＜３：０＞は全て“０”となる。そのため、トライステートバッファ２５ｄ１〜２５ｄ４が活性化することはない。
【０３７１】
このように本実施の形態５では、行置換用の冗長ＲＡＭ４２と、列置換用の冗長ＲＡＭ３２とを別々に設けているため、冗長回路のレイアウトの自由度が増し、半導体記憶装置５１全体として効率的なレイアウトを得ることができる。
【０３７２】
実施の形態６．
図５７〜５９は、本発明の実施の形態６に係る半導体記憶装置６１の構成を示す図である。本実施の形態６に係る半導体記憶装置６１は、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭである。
【０３７３】
図５７に示すように、本実施の形態６に係る半導体記憶装置６１は、上述の実施の形態３に係る半導体記憶装置３１において、構成としては、正規ＲＡＭ２の替わりに正規ＲＡＭ６２を備えるものである。正規ＲＡＭ６２は、それぞれが、８ビット×１６ｋワード構成の１２８ｋｂｉｔのＲＡＭである正規ＲＡＭ６２ａ，６２ｂを備えており、全体として、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭとして機能する。各正規ＲＡＭ６２ａ，６２ｂは、その内部に行置換用の冗長回路を備えており、行欠陥が生じた際にはそれ自身で行置換を行うことができる。
【０３７４】
図５８は正規ＲＡＭ６２ａの構成を示すブロック図であって、各構成要素の配置の様子も示している。なお、正規ＲＡＭ６２ａ，６２ｂは互いに構成が同じであるため、代表として正規ＲＡＭ６２ａの構成について説明する。また、正規ＲＡＭ６２ａ，６２ｂをあわせて「正規ＲＡＭ６２ａｂ」と呼ぶ場合ある。
【０３７５】
図５８に示すように、正規ＲＡＭ６２ａは、５１２行×２５６列で配列された複数の正規メモリセル（図示せず）から構成される正規メモリセルアレイ６２ａ１と、冗長回路として機能する冗長行６２ａ２と、制御部６２ａ４と、行デコーダ６２ａ５と、冗長行用ヒューズ回路６２ａ７と、列デコーダ６２ａ８と、列セレクタ回路６２ａ９と、データ入出力回路６２ａ１１とを備えている。
【０３７６】
正規メモリセルアレイ６２ａ１は、中央に配置された行デコーダ６２ａ５で左右２面に分かれており、そのサブ正規メモリセルアレイは、５１２行×１２８列で配列された複数の正規メモリセルから構成されている。そして、冗長行６２ａ２、列セレクタ回路６２ａ９、及びデータ入出力回路６２ａ１１は、サブ正規メモリセルアレイごとに設けられている。なお、正規ＲＡＭ６２ａ，６２ｂの入出力信号は、上述の正規ＲＡＭ２ａ，２ｂと同じである。
【０３７７】
図５９は正規ＲＡＭ６２ａの各構成要素の構成を示すブロック図であって、簡略化のために、図５８に示す構成要素のうち、右面の正規メモリセルアレイ６２ａ１、冗長行６２ａ２、列セレクタ回路６２ａ９及びデータ入出力回路６２ａ１１と、行デコーダ６２ａ５と、冗長行デコーダ６２ａ６と、冗長行用ヒューズ回路６２ａ７と、列デコーダ６２ａ８と、制御部６２ａ４とを示している。
【０３７８】
図５９を参照して正規ＲＡＭ６２ａの動作について説明する。まず、正規メモリセルアレイ６２ａ１に欠陥が発生していない場合の正規ＲＡＭ６２ａの動作について説明する。この場合には、冗長行６２ａ２は働かせない。なお冗長行６２ａ２は、一行で配列された複数の冗長メモリセルＸＭＣで構成されている冗長メモリセル領域である。
【０３７９】
半導体記憶装置６１の外部から入力された行アドレスＸＮＡ＜８：０＞は、制御部６２ａ４が有するバッファＸＢＵＦを介して、行アドレスＸＡとして、行デコーダ６２ａ５に入力される。制御部６２ａ４に設けれらた制御回路ＣＯＮＴは、半導体記憶装置６１の外部から入力されたチップイネーブル信号ＣＥＣＮＡが“０”のとき行デコーダ６２ａ５を活性化にし、“１”のとき不活性化にする。行デコーダ６２ａ５は、活性化の状態のときには、行アドレスＸＡをデコードして、５１２行のうちから１行を選択し、対応するワード線ＷＬを“１”にして活性化し、残りの全てをのワード線ＷＬを“０”にして不活性化にする。このとき、冗長行デコーダ６２ａ６は行アドレスＸＡの値に関わらず、“０”を示す信号ＮＥＤを行デコーダ６２ａ５に出力している。なお、信号ＮＥＤが“０”のとき行デコーダ６２ａ５は行アドレスＸＡをデコードする。これにより、正規メモリセルアレイ６２ａ１の１行が選択され、その行の正規メモリセルＭＣがビット線ＢＬに接続される。
【０３８０】
半導体記憶装置６１の外部からの列アドレスＹＮＡ＜４：０＞は、制御部６２ａ４に設けられたバッファＹＢＵＦを介して、列アドレスＹＡとして列デコーダ６２ａ８に入力される。
【０３８１】
列デコーダ６２ａ８と接続されている列セレクタ回路６２ａ９には、４個のマルチプレクサＭＵＸ３２が設けられており、各マルチプレクサＭＵＸ３２には、３２本のビット線ＢＬが接続されている。また、データ入出力回路６２ａ１１には、それぞれがセンスアンプ及び書き込みドライバを有する４個のＩ／Ｏ回路ＩＯが設けられており、Ｉ／Ｏ回路ＩＯと、マルチプレクサＭＵＸ３２とは１対１で対応している。列デコーダ６２ａ８と各マルチプレクサＭＵＸ３２とは、３２本の列選択線ＣＳＥＬで接続されており、その３２本の列選択線ＣＳＥＬと、マルチプレクサＭＵＸ３２に接続されている３２本のビット線ＢＬとは、１対１で対応している。
【０３８２】
列デコーダ６２ａ８は、入力された列アドレスＹＡをデコードして、３２本の列選択線ＣＳＥＬのうち、そのデコード結果に対応した１本の列選択線ＣＳＥＬに“１”を設定し、その他を“０”に設定する。各マルチプレクサＭＵＸ３２は、“１”に設定されている列選択線ＣＳＥＬに対応したビット線ＢＬを、対応するＩ／Ｏ回路ＩＯに接続する。
【０３８３】
このとき制御回路ＣＯＮＴは、半導体記憶装置６１の外部から入力されたライト信号ＷＥＣＮＡ及びチップイネーブル信号ＣＥＣＮＡがともに“０”の場合には、各Ｉ／Ｏ回路ＩＯにおいて、書き込みドライバを活性化する。これによって、半導体記憶装置６１の外部から入力されたデータＤＩＮＡ＜７：４＞が、右面のサブ正規メモリセルアレイに書き込まれる。また制御回路ＣＯＮＴは、ライト信号ＷＥＣＮＡが“１”であって、チップイネーブル信号ＣＥＣＮＡが“０”の場合には、各Ｉ／Ｏ回路ＩＯにおいてセンスンプを活性化する。これにより、右面のサブ正規メモリセルアレイから読み出されたデータが、データＤＱＮＡ＜７：４＞として、正規ＲＡＭ６２ａの外部に出力される。なお、正規メモリセルアレイに欠陥が発生していない場合の正規ＲＡＭ６２の動作は、実施の形態３に係る正規ＲＡＭ２の動作と全く同じである。
【０３８４】
正規メモリセルアレイ６２ａ１に行欠陥が発生している場合、冗長行用ヒューズ回路６２ａ７内のイネーブルヒューズ（図示せず）と、行欠陥を生じている行のアドレスに対応するアドレスヒューズＦＸＡｉ（図示せず）とをレーザートリミング装置によって切断する。冗長行用ヒューズ回路６２ａ７内に設けられ、ヒューズの切断の有無を判断するヒューズ判定回路（図示せず）は、それぞれ“１”を示すイネーブル信号ＦＥＮＯ、アドレスＦＸＡｉＯを出力する。イネーブル信号ＦＥＮＯ＝１は、イネーブルヒューズが切断されたことを示し、アドレスＦＸＡｉＯ＝１は、行欠陥を生じている行のアドレスに対応するアドレスヒューズＦＸＡｉが切断されたことを示している。これに対して、切断されなかったヒューズのヒューズ判定回路の出力は“０”である。
【０３８５】
冗長行デコーダ６２ａ６は、行欠陥を生じている行を示すアドレスＦＸＡｉＯと行アドレスＸＡとを比較し、両者が一致した場合、“１”を示す信号ＮＥＤを出力する。この信号ＮＥＤによって、冗長行６２ａ２のワード線が活性化される。そして、行デコーダ６２ａ５は信号ＮＥＤに応答して、全出力を“０”とする。この結果、冗長行６２ａ２の冗長メモリセルＸＭＣのみがビット線ＢＬに接続される。そして、上述した、正規メモリセルアレイ６２ａ１に欠陥が発生していない場合と同様に、各マルチプレクサＭＵＸ３２が、“１”に設定されている列選択線ＣＳＥＬに対応したビット線ＢＬを、対応するＩ／Ｏ回路ＩＯに接続する。これにより、冗長行６２ａ２の冗長メモリセルＸＭＣに対してデータの読み出し及び書き込みが行われる。
【０３８６】
行アドレスＸＡがアドレスＦＸＡｉＯと一致しない場合には、冗長行デコーダ６２ａ６は“０”を示す信号ＮＥＤを出力する。従ってこの場合、行デコーダ６２ａ５は正規メモリセルアレイ６２ａ１に欠陥が無い場合と同様に動作し、行アドレスＸＡ及び列アドレスＹＡにより指定された正規メモリセルＭＣがアクセスされる。
【０３８７】
図５８に示す、左面の正規メモリセルアレイ６２ａ１、冗長行６２ａ２、列セレクタ回路６２ａ９及びデータ入出力回路６２ａ１１も、図５９に示す構成を成しており、図５９に示す、行デコーダ６２ａ５、冗長行デコーダ６２ａ６、冗長行用ヒューズ回路６２ａ７、列デコーダ６２ａ８、及び制御部６２ａ４と一緒になって、上述のような動作を行う。なお、左面のデータ入出力回路６２ａ１１からデータＤＱＮＡ＜３：０＞が出力され、そのデータ入出力回路６２ａ１１にはデータＤＩＮＡ＜３：０＞が入力される。
【０３８８】
各正規ＲＡＭ６２ａ，６２ｂは、半導体記憶装置６１の外部から入力されるクロックＣＬＫＮＡに同期して動作を行うが、図５９では、そのクロックＣＬＫＮＡの記載を省略している。
【０３８９】
このように、各正規ＲＡＭ６２ａ，６２ｂは、その内部に行置換用の冗長回路を備えており、それ自信で行置換を行う。そのため、正規ＲＡＭ６２ａｂが行置換を行ったとしても、本実施の形態６に係る制御部３３の動作に何ら影響を与えることはない。また、制御部３３の動作が正規ＲＡＭ６２ａｂの行置換動作に何ら影響を与えることは無い。
【０３９０】
正規ＲＡＭ６２ａｂと制御部３３との接続関係は、実施の形態３に係る半導体記憶装置３１での、正規ＲＡＭ２ａ，２ｂと制御部３３との接続関係と同じである。また、上述の構成を成す正規ＲＡＭ６２ａ，６２ｂは、一般的なモジュールジェネレータによって自動的に生成することができる。
【０３９１】
次に、正規ＲＡＭ６２ａ，６２ｂの正規メモリセルアレイ６２ａ１に列欠陥が発生した場合の置換方法について説明する。
【０３９２】
図６０は、正規ＲＡＭ６２ａｂが備える正規メモリセルアレイと冗長行とを模式的に示す図である。正規ＲＡＭ６２ａｂの正規メモリセルアレイの構成は、上述の実施の形態３に係る正規メモリセルアレイ１７の構成と同じである。
【０３９３】
図６０に示すように、正規ＲＡＭ６２ａｂの正規メモリセルアレイは、実施の形態３に係る正規メモリセルアレイ１７と同様に、予め複数の区画ａに区切られている。図中の区画ｅ１〜ｅ３は、図３７に示す区画ｅ１〜ｅ３と同様に、説明の便宜上、列置換対象単位を構成する区画ａを、区画ｅ１〜ｅ３としている。また冗長ＲＡＭ３２の冗長メモリセルアレイ８８は、図３８に示すように、区画ｆ１〜ｆ３に予め区切られている。
【０３９４】
本実施の形態６に係る半導体記憶装置６１では、正規ＲＡＭ６２ａｂの正規メモリセルアレイに欠陥が発生し、列置換を行う際には、制御部３３の働きによって、欠陥の発生場所に応じた正規メモリセルアレイの列置換対象単位（区画ａの対）を、冗長ＲＡＭ３２における冗長メモリセルアレイ８８の冗長区画ｆ１〜ｆ３の任意の一つで置換することが可能である。また行置換を行う際には、上述のように、行欠陥を生じている行に並ぶ正規メモリセルＭＣを、冗長行の冗長メモリセルＸＭＣで置換することが可能である。
【０３９５】
本実施の形態６に係る制御部３３は、列置換対象単位を、図３７に示す形状で、正規メモリセルアレイに予め規定しているが、正規ＲＡＭ６２ａｂ側で行置換が行われるときには、列置換対象単位の形状が変化する。つまり、列置換だけを行う場合の列置換対象単位の形状と、行置換及び列置換を行う場合の列置換対象単位の形状とは互いに異なる。これは、列置換時に、入力された行アドレスＸＮ＜８：０＞が行欠陥が発生している行を示す場合には、その行では無く、冗長行の冗長メモリセルＸＭＣにアクセスされるためである。図６０中の区画ｅ１〜ｅ３はそのときの列置換対象単位の形状を示している。具体的には、行アドレスＸＮ＜８：０＞＝３（１０進数表記）で示される行が、冗長行で置換される場合の区画ｅ１〜ｅ３の形状を示しており、区画ｅ１〜ｅ３は、行アドレスＸＮ＜８：０＞＝３（１０進数表記）で示される行に並ぶ正規メモリセルＭＣを含まず、その替わりに冗長行の冗長メモリセルＸＭＣを含んでいる。
【０３９６】
本実施の形態６に係る半導体記憶装置６１の列置換時の動作については、上述の実施の形態３に係る半導体記憶装置３１と同じであるため、その詳細な説明は省略する。また、半導体記憶装置６１のその他の構成についは、半導体記憶装置３１と同じであるため、その説明は省略する。
【０３９７】
このように本実施の形態６に係る半導体記憶装置６１では、上述の第２の従来技術とは異なり、行置換及び列置換を行うことができる。また、正規ＲＡＭ６２ａｂのように、内部に行置換用の冗長回路を有する正規ＲＡＭは通常簡単に設計することができるため、その外部には制御部３３と列置換用の冗長ＲＡＭ３２とを設けることによって、列置換及び行置換の両方を実現できる。
【０３９８】
実施の形態７．
図６１〜６３は、本発明の実施の形態７に係る半導体記憶装置７１の構成を示す図である。本実施の形態７に係る半導体記憶装置７１は、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭである。
【０３９９】
図６１に示すように、本実施の形態７に係る半導体記憶装置７１は、上述の実施の形態４に係る半導体記憶装置４１において、構成としては、正規ＲＡＭ２の替わりに正規ＲＡＭ７２を備えるものである。正規ＲＡＭ７２は、それぞれが、８ビット×１６ｋワード構成の１２８ｋｂｉｔのＲＡＭである正規ＲＡＭ７２ａ，７２ｂを備えており、全体として、８ビット×３２ｋワード構成の２５６ｋｂｉｔのＲＡＭとして機能する。各正規ＲＡＭ７２ａ，７２ｂは、その内部に列置換用の冗長回路を備えており、列欠陥が生じた際にはそれ自身で列置換を行うことができる。
【０４００】
図６２は正規ＲＡＭ７２ａの構成を示すブロック図であって、各構成要素の配置の様子も示している。なお、正規ＲＡＭ７２ａ，７２ｂは互いに構成が同じであるため、代表して正規ＲＡＭ７２ａの構成について説明する。また、正規ＲＡＭ７２ａ，７２ｂをあわせて「正規ＲＡＭ７２ａｂ」と呼ぶ場合ある。
【０４０１】
図６２に示すように、正規ＲＡＭ７２ａは、上述の正規メモリセルアレイ６２ａ１、制御部６２ａ４、行デコーダ６２ａ５、列デコーダ６２ａ８及びデータ入出力回路６２ａ１１と、冗長回路として機能する冗長列７２ａ３と、列セレクタ回路７２ａ９と、Ｉ／Ｏセレクタ回路７２ａ１０とを備えている。
【０４０２】
冗長列７２ａ３、列セレクタ回路７２ａ９、Ｉ／Ｏセレクタ回路７２ａ１０、及びデータ入出力回路６２ａ１１は、正規メモリセルアレイ６２ａ１のサブ正規メモリセルアレイごとに設けられている。なお、正規ＲＡＭ７２ａ，７２ｂの入出力信号は、上述の正規ＲＡＭ２ａ，２ｂと同じである。
【０４０３】
図６３は正規ＲＡＭ７２ａの各構成要素の構成を示すブロック図であって、簡略化のために、図６２に示す構成要素のうち、右面の正規メモリセルアレイ６２ａ１、冗長列７２ａ３、列セレクタ回路７２ａ９、Ｉ／Ｏセレクタ回路７２ａ１０及びデータ入出力回路６２ａ１１と、行デコーダ６２ａ５と、列デコーダ６２ａ８と、制御部６２ａ４とを示している。
【０４０４】
正規ＲＡＭ７２の動作について説明する。正規ＲＡＭ７２ａ，７２ｂの動作は互いに同じであるため、代表して正規ＲＡＭ７２ａの動作について説明する。
【０４０５】
まず、正規メモリセルアレイ６２ａ１に欠陥が発生していない場合の正規ＲＡＭ７２ａの動作について説明する。この場合には、冗長列７２ａ３は働かせない。なお冗長列７２ａ３は、３２列で配列された複数の冗長メモリセルＹＭＣで構成されている冗長メモリセル領域である。
【０４０６】
半導体記憶装置７１の外部から入力された行アドレスＸＮＡ＜８：０＞は、制御部６２ａ４が有するバッファＸＢＵＦを介して、行アドレスＸＡとして、行デコーダ６２ａ５に入力される。制御部６２ａ４の制御回路ＣＯＮＴは、半導体記憶装置７１の外部から入力されたチップイネーブル信号ＣＥＣＮＡが“０”のとき行デコーダ６２ａ５を活性化にし、“１”のとき不活性化にする。行デコーダ６２ａ５は、活性化の状態のときには、行アドレスＸＡをデコードして、５１２行のうちから１行を選択し、対応するワード線ＷＬを“１”にして活性化し、残りの全てをのワード線ＷＬを“０”にして不活性化にする。これにより、正規メモリセルアレイ６２ａ１の１行が選択され、その行の正規メモリセルＭＣがビット線ＢＬに接続される。
【０４０７】
半導体記憶装置７１の外部からの列アドレスＹＮＡ＜４：０＞は、制御部６２ａ４のバッファＹＢＵＦを介して、列アドレスＹＡとして列デコーダ６２ａ８に入力される。
【０４０８】
列デコーダ６２ａ８と接続されている列セレクタ回路７２ａ９には、正規メモリセルアレイ６２ａ１に対応した４個のマルチプレクサＭＵＸ３２ａと、冗長列７２ａ３に対応した１個のマルチプレクサＭＵＸ３２ｂが設けられており、各マルチプレクサＭＵＸ３２ａ，ＭＵＸ３２ｂには、３２本のビット線ＢＬが接続されている。
【０４０９】
Ｉ／Ｏセレクタ回路７２ａ１０には、１個のマルチプレクサＭＵＸ２と１個のヒューズ回路ＦＳとから成る組が、４組設けられている。各ヒューズ回路ＦＳの内部には、図示しないヒューズ及びヒューズ判定回路が設けられている。ヒューズ判定回路は、ヒューズが切断されたときには“１”、切断されていないときには“０”を示す信号ＦＹを、対応するマルチプレクサＭＵＸ２に出力する。
【０４１０】
マルチプレクサＭＵＸ２のそれぞれは、列セレクタ回路７２ａ９のマルチプレクサＭＵＸ３２ｂに接続されている。マルチプレクサＭＵＸ２は、更にマルチプレクサＭＵＸ３２ａと、１対１で接続されている。
【０４１１】
データ入出力回路６２ａ１１には、それぞれがセンスアンプ及び書き込みドライバを有する４個のＩ／Ｏ回路ＩＯが設けられており、４個のＩ／Ｏ回路ＩＯと４個のマルチプレクサＭＵＸ２とが１対１で接続されている。列デコーダ６２ａ８と各マルチプレクサＭＵＸ３２ａ，ＭＵＸ３２ｂとは、３２本の列選択線ＣＳＥＬで接続されており、その３２本の列選択線ＣＳＥＬと、マルチプレクサＭＵＸ３２ａ，ＭＵＸ３２ｂに接続されている３２本ビット線ＢＬとは、１対１で対応している。
【０４１２】
列デコーダ６２ａ８は、入力された列アドレスＹＡをデコードして、３２本の列選択線ＣＳＥＬのうち、そのデコード結果に対応した１本の列選択線ＣＳＥＬに“１”を設定し、その他を“０”に設定する。各マルチプレクサＭＵＸ３２ａは、“１”に設定されている列選択線ＣＳＥＬに対応したビット線ＢＬを、対応するマルチプレクサＭＵＸ２に接続する。またマルチプレクサＭＵＸ３２ｂは、“１”に設定されている列選択線ＣＳＥＬに対応したビット線ＢＬを、各マルチプレクサＭＵＸ２に接続する。
【０４１３】
正規メモリセルアレイ６２ａ１に欠陥が生じていない場合には、Ｉ／Ｏセレクタ回路７２ａ１０におけるヒューズ回路ＦＳのヒューズは切断されていないため、信号ＦＹは“０”を示す。これにより、各マルチプレクサＭＵＸ２は、正規メモリセルアレイ６２ａ１のビット線を、対応するＩ／Ｏ回路ＩＯに接続する。
【０４１４】
このとき制御回路ＣＯＮＴは、半導体記憶装置７１の外部から入力されたライト信号ＷＥＣＮＡ及びチップイネーブル信号ＣＥＣＮＡがともに“０”の場合には、各Ｉ／Ｏ回路ＩＯにおいて、書き込みドライバを活性化する。これによって、半導体記憶装置７１の外部から入力されたデータＤＩＮＡ＜７：４＞が、右面のサブ正規メモリセルアレイに書き込まれる。また制御回路ＣＯＮＴは、ライト信号ＷＥＣＮＡが“１”であって、チップイネーブル信号ＣＥＣＮＡが“０”の場合には、各Ｉ／Ｏ回路ＩＯにおいてセンスンプを活性化する。これにより、右面のサブ正規メモリセルアレイから読み出されたデータが、データＤＱＮＡ＜７：４＞として、正規ＲＡＭ７２ａの外部に出力される。
【０４１５】
正規メモリセルアレイ６２ａ１に列欠陥が発生している場合、列欠陥を生じている列を含む３２列束に対応する、Ｉ／Ｏセレクタ回路７２ａ１０内のヒューズ回路ＦＳのヒューズを、レーザトリミング装置によって切断する。ヒューズが切断されたヒューズ回路ＦＳは、“１”を示す信号ＦＹを、それに対応するマルチプレクサＭＵＸ２に出力する。
【０４１６】
各マルチプレクサＭＵＸ３２ａは、上述のようにして列デコーダ６２ａ８によって“１”に設定された列選択線ＣＳＥＬに対応したビット線ＢＬを、対応するマルチプレクサＭＵＸ２に接続する。またマルチプレクサＭＵＸ３２ｂは、“１”に設定されている列選択線ＣＳＥＬに対応したビット線ＢＬを、各マルチプレクサＭＵＸ２に接続する。
【０４１７】
４個のマルチプレクサＭＵＸ２のうち、“１”を示す信号ＦＹを受け取ったマルチプレクサＭＵＸ２は、冗長列７２ａ３のビット線を、対応するＩ／Ｏ回路ＩＯに接続する。その他のマルチプレクサＭＵＸ２は、正規メモリセルアレイ６２ａ１のビット線を、対応するＩＯ回路ＩＯに接続する。
【０４１８】
ワード線選択は、正規メモリセルアレイ６２ａ１に欠陥が無い場合と同様に実施される。このようにして、列欠陥が生じている列を含む３２列束に代わって、冗長列７２ａ３がアクセスされる。
【０４１９】
図６２に示す、左面の正規メモリセルアレイ６２ａ１、冗長列７２ａ３、列セレクタ回路７２ａ９、Ｉ／Ｏセレクタ回路７２ａ１０、及びデータ入出力回路６２ａ１１も、図６３に示す構成を成しており、図６３に示す、行デコーダ６２ａ５、列デコーダ６２ａ８、及び制御部６２ａ４と一緒になって、上述のような動作を行う。なお、左面のデータ入出力回路６２ａ１１からはデータＤＱＮＡ＜３：０＞が出力され、そのデータ入出力回路６２ａ１１にはデータＤＩＮＡ＜３：０＞が入力される。
【０４２０】
各正規ＲＡＭ７２ａ，７２ｂは、半導体記憶装置７１の外部から入力されるクロックＣＬＫＮＡに同期して動作を行うが、図６３では、そのクロックＣＬＫＮＡの記載を省略している。
【０４２１】
このように、各正規ＲＡＭ７２ａ，７２ｂは、その内部に列置換用の冗長回路を備えており、それ自信で列置換を行う。そのため、正規ＲＡＭ７２ａ，７２ｂが列置換を行ったとしても、本実施の形態７に係る制御部４３の動作に何ら影響を与えることはない。なお、上述のように正規ＲＡＭ７２ａ，７２ｂの入出力信号は、正規ＲＡＭ２ａ，２ｂと同じであり、制御部４３との接続関係は、実施の形態４に係る半導体記憶装置４１での、正規ＲＡＭ２ａ，２ｂと制御部４３との接続関係と同じである。また、後述する制御部４３の行置換が正規ＲＡＭ６２ａｂの列置換動作に何ら影響を与えることは無い。
【０４２２】
上述の構成を成す正規ＲＡＭ７２ａ，７２ｂは、一般的なモジュールジェネレータによって自動的に生成することができる。
【０４２３】
次に、正規ＲＡＭ７２ａ，７２ｂの正規メモリセルアレイ６２ａ１に行欠陥が発生した場合の置換方法について説明する。
【０４２４】
図６４は、正規ＲＡＭ７２ａｂが備える正規メモリセルアレイと冗長列とを模式的に示す図である。正規ＲＡＭ７２ａｂの正規メモリセルアレイの構成は、上述の実施の形態４に係る正規メモリセルアレイ１７の構成と同じである。なお図中の冗長列１は図６２の左面の冗長列に対応し、冗長列２は右面の冗長列に対応している。
【０４２５】
図６４に示すように、正規ＲＡＭ７２ａｂの正規メモリセルアレイは、実施の形態４に係る正規メモリセルアレイ１７と同様に、予め複数の区画ｇ１，ｇ２に論理的に区切られており、区画ｇ１，ｇ２は行置換対象単位である。また冗長ＲＡＭ４２の冗長メモリセルアレイ９８は、図５１に示すように、４つの冗長区画ｈに予め区切られている。
【０４２６】
本実施の形態７に係る半導体記憶装置７１では、正規ＲＡＭ７２ａｂの正規メモリセルアレイに欠陥が発生し、行置換を行う際には、制御部４３の働きによって、欠陥の発生場所に応じた正規メモリセルアレイの行置換対象単位（区ｇ１，ｇ２）を、冗長ＲＡＭ４２における冗長メモリセルアレイ９８の冗長区画ｈの任意の一つで置換することが可能である。また列置換を行う際には、上述のように、列欠陥を生じている列に並ぶ正規メモリセルＭＣを、冗長列の冗長メモリセルＹＭＣで置換することが可能である。
【０４２７】
本実施の形態７に係る制御部４３は、行置換対象単位を、図５０に示す形状で、正規メモリセルアレイに予め規定しているが、正規ＲＡＭ７２ａｂ側で列置換が行われるときには、行置換対象単位の形状が変化する。つまり、行置換だけを行う場合の行置換対象単位の形状と、行置換及び列置換を行う場合の行置換対象単位の形状とは互いに異なる。これは、行置換時に入力される列アドレスＹＮ＜４：０＞が、列欠陥が発生している列を含む３２列束のいずれかを示す場合には、その３２列束では無く、冗長列の冗長メモリセルＹＭＣにアクセスされるためである。図６４中の斜線で示す冗長区画ｇ１はそのときの行置換対象単位の形状を示している。具体的には、ビットＢ＜１＞に対応した３２列束が、冗長列１で置換される場合の冗長区画ｇ１を示しており、冗長区画ｇ１は、ビットＢ＜１＞に対応した正規メモリセルＭＣを含まず、その替わりに冗長列１の冗長メモリセルＹＭＣを含んでいる。
【０４２８】
本実施の形態７に係る半導体記憶装置７１の行置換時の動作については、上述の実施の形態４に係る半導体記憶装置４１と同じであるため、その詳細な説明は省略する。また、半導体記憶装置７１のその他の構成についは、半導体記憶装置４１と同じであるため、その説明は省略する。
【０４２９】
このように本実施の形態７に係る半導体記憶装置７１では、上述の第２の従来技術とは異なり、行置換及び列置換を行うことができる。また、正規ＲＡＭ７２ａｂのように、内部に列置換用の冗長回路を有する正規ＲＡＭは通常簡単に設計することができるため、その外部には制御部４３と行置換用の冗長ＲＡＭ４２とを設けることによって、列置換及び行置換の両方を実現できる。
【０４３０】
なお上述の実施の形態１〜７では、データを半導体記憶装置の外部に出力するデータ出力選択回路を、複数のトライステートバッファで構成していたが、図６５に示すように、ＡＮＤ回路とＯＲ回路との組み合わせで、かかるデータ出力選択回路を構成しても良い。なお図６５では、データＤＱ＜０＞を出力するための回路構成のみを示しているが、データＤＱ＜１＞〜ＤＱ＜７＞についても同様である。
【０４３１】
図６５に示す回路では、データＤＱＮＡ＜０＞とイネーブル信号ＯＥＮ１＜０＞との論理和の演算結果と、データＤＱＮＢ＜０＞とイネーブル信号ＯＥＮ０＜０＞との論理和の演算結果と、データＤＱＲ＜６＞とイネーブル信号ＯＥＲ３＜０＞との論理和の演算結果と、データＤＱＲ＜４＞とイネーブル信号ＯＥＲ２＜０＞との論理和の演算結果と、データＤＱＲ＜２＞とイネーブル信号ＯＥＲ１＜０＞との論理和の演算結果と、データＤＱＲ＜０＞とイネーブル信号ＯＥＲ０＜０＞との論理和の演算結果との論理積を演算し、その結果をデータＤＱ＜０＞として、半導体記憶装置の外部に出力している。
【０４３２】
また、上述の実施の形態１〜７において、正規ＲＡＭと冗長ＲＡＭとを互いに同じ半導体基板上に形成しても良いし、互いに異なる半導体基板上に形成しても良い。
【０４３３】
また上述の実施の形態１〜７では、置換情報の蓄積手段として、ヒューズをプログラムする方法を採用したが、他の方法を採用しても良い。例えば、正規ＲＡＭの不良を自動的に判別し、その判別結果に応じた置換情報をレジスタに蓄える、ＢＩＳＴ（Ｂｕｌｄ　Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）技術を適用した回路を、本発明の半導体記憶装置に組み込んで、かかるレジスタに書き込まれた置換情報を使用しても良い。
【０４３４】
【発明の効果】
この発明のうち請求項１に係る半導体記憶装置によれば、置換対象単位に対応したデータのビット数が、第１の記憶装置における単位データのビット数と同じである場合よりも、第２の記憶装置の回路規模を小さくすることができる。
【０４３５】
更に、置換時に第２の記憶装置の一部の冗長メモリセルを使用することが可能であるため、不良が発生している冗長メモリセルを使用せずに、置換対象単位を冗長メモリセルで置換することができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【０４３６】
また、この発明のうち請求項２に係る半導体記憶装置によれば、制御部は、第１の記憶装置におけるデータのうち、置換対象単位に対応したデータ以外のデータを、そのビット位置でそのまま出力しているため、データのビット位置をシフトして出力する場合よりも、データ出力までの遅延を低減できる。
【０４３７】
また、この発明のうち請求項３に係る半導体記憶装置によれば、第２の記憶装置で複数の第１の記憶装置を救済することができるため、第１の記憶装置ごとに第２の記憶装置を設ける必要が無い。そのため、第２の記憶装置の回路規模を小さくすることができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【０４３８】
また、この発明のうち請求項４に係る半導体記憶装置によれば、正規メモリセルの列方向にビット線を、その行方向にワード線を配置した際、行方向の正規メモリセルの不良は、単位データの複数のビットに及ぶ場合が多い。そのため、第１の記憶装置における単位データのビット数よりも小さい、第１の置換対象単位に対応したビット数に、第２の置換対象単位に対応したビット数を一致させた場合よりも、より多くの正規メモリセルを救済することができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【０４３９】
また、この発明のうち請求項５に係る半導体記憶装置によれば、ワード線が延在する方向に並ぶ正規メモリセルを救済する際に使用される置換対象単位に対応したデータのビット数が、第１の記憶装置における単位データのビット数よりも小さい。従って、その置換対象単位に対応したデータのビット数が、第１の記憶装置における単位データのビット数と一致する場合とは異なり、ワード線が分割されている場合に、置換対象単位に対応したデータのビット数を、分割された一つのワード線に対応するデータのビット数と一致させることができる。そのため、置換対象単位に対応したデータのビット数が、第１の記憶装置における単位データのビット数と一致する場合よりも、小さい容量の第２の記憶装置で、正規メモリセルアレイを確実に救済することができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【０４４０】
また、この発明のうち請求項６に係る半導体記憶装置によれば、中間接続端子の端子数が、第２の記憶装置の出力端子の端子数よりも小さいため、第２のデータ出力選択回路で、第２の記憶装置の出力端子のすべてを、半導体記憶装置の出力端子に接続する場合よりも、第２のデータ出力選択回路の回路規模を小さくすることができる。
【０４４１】
また、この発明のうち請求項７に係る半導体記憶装置によれば、行方向に並ぶ正規メモリセル及び列方向に並ぶ正規メモリセルの両方を救済することができる。
【０４４２】
また、この発明のうち請求項８に係る半導体記憶装置によれば、行方向に並ぶ正規メモリセルを置換する記憶装置と、列方向に並ぶ正規メモリセルを置換する記憶装置とを別々に設けているため、冗長回路として使用される記憶装置のレイアウトの自由度が増す。
【０４４３】
また、この発明のうち請求項９に係る半導体記憶装置によれば、１ビットごとに置換する場合よりも、制御部の回路構成を簡単にできる。
【０４４４】
また、この発明のうち請求項１０に係る半導体記憶装置によれば、１ビットごとにバッファを制御する場合よりも、制御部の回路構成を簡単にできる。
【０４４５】
また、この発明のうち請求項１１に係る半導体記憶装置によれば、正規メモリセルの列方向にビット線を、その行方向にワード線を配置した際、列置換を優先する場合よりも、多くの正規メモリセルを救済することができる。その結果、半導体記憶装置の製造の歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図２】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図３】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図４】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図５】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図６】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図７】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図８】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図９】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図１０】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図１１】本発明の実施の形態１に係る半導体記憶装置の構成を示す図である。
【図１２】本発明の実施の形態１に係る正規メモリセルアレイの構成を示す図である。
【図１３】本発明の実施の形態１に係る冗長メモリセルアレイの構成を示す図である。
【図１４】本発明の実施の形態１に係るエンコード信号ＥＮＣの値を示す図である。
【図１５】本発明の実施の形態１に係るアドレススクランブル表を示す図である。
【図１６】本発明の実施の形態１に係るデータ入力用サブワード選択回路が出力するデータを示す図である。
【図１７】本発明の実施の形態１に係るデータ入力用サブワード選択回路が出力するデータを示す図である。
【図１８】本発明の実施の形態２に係る半導体記憶装置の構成を示す図である。
【図１９】本発明の実施の形態２に係る半導体記憶装置の構成を示す図である。
【図２０】本発明の実施の形態２に係る半導体記憶装置の構成を示す図である。
【図２１】本発明の実施の形態２に係る半導体記憶装置の構成を示す図である。
【図２２】本発明の実施の形態２に係る半導体記憶装置の構成を示す図である。
【図２３】本発明の実施の形態２に係る半導体記憶装置の構成を示す図である。
【図２４】本発明の実施の形態２に係る半導体記憶装置の構成を示す図である。
【図２５】本発明の実施の形態２に係るＤＩセレクタが出力するデータを示す図である。
【図２６】本発明の実施の形態２に係るデータ出力選択回路２２ｃが出力するデータを示す図である。
【図２７】本発明の実施の形態２に係る冗長列用アドレスエンコーダが出力するデータを示す図である。
【図２８】本発明の実施の形態２に係るデータ入力用サブワード選択回路が出力するデータを示す図である。
【図２９】本発明の実施の形態２に係るデータ入力用サブワード選択回路が出力するデータを示す図である。
【図３０】本発明の実施の形態３に係る半導体記憶装置の構成を示す図である。
【図３１】本発明の実施の形態３に係る半導体記憶装置の構成を示す図である。
【図３２】本発明の実施の形態３に係る半導体記憶装置の構成を示す図である。
【図３３】本発明の実施の形態３に係る半導体記憶装置の構成を示す図である。
【図３４】本発明の実施の形態３に係る半導体記憶装置の構成を示す図である。
【図３５】本発明の実施の形態３に係る半導体記憶装置の構成を示す図である。
【図３６】本発明の実施の形態３に係る半導体記憶装置の構成を示す図である。
【図３７】本発明の実施の形態３に係る正規メモリセルアレイの構成を示す図である。
【図３８】本発明の実施の形態３に係る冗長メモリセルアレイの構成を示す図である。
【図３９】本発明の実施の形態３に係る半導体記憶装置のフロアプランの一例を示す図である。
【図４０】正規ＲＡＭの一般的な構成を示す図である。
【図４１】正規ＲＡＭの一般的な構成を示す図である。
【図４２】本発明の実施の形態４に係る半導体記憶装置の構成を示す図である。
【図４３】本発明の実施の形態４に係る半導体記憶装置の構成を示す図である。
【図４４】本発明の実施の形態４に係る半導体記憶装置の構成を示す図である。
【図４５】本発明の実施の形態４に係る半導体記憶装置の構成を示す図である。
【図４６】本発明の実施の形態４に係る半導体記憶装置の構成を示す図である。
【図４７】本発明の実施の形態４に係る半導体記憶装置の構成を示す図である。
【図４８】本発明の実施の形態４に係る半導体記憶装置の構成を示す図である。
【図４９】本発明の実施の形態４に係る半導体記憶装置の構成を示す図である。
【図５０】本発明の実施の形態４に係る正規メモリセルアレイの構成を示す図である。
【図５１】本発明の実施の形態４に係る冗長メモリセルアレイの構成を示す図である。
【図５２】本発明の実施の形態５に係る半導体記憶装置の構成を示す図である。
【図５３】本発明の実施の形態５に係る半導体記憶装置の構成を示す図である。
【図５４】本発明の実施の形態５に係る半導体記憶装置の構成を示す図である。
【図５５】本発明の実施の形態５に係る半導体記憶装置の構成を示す図である。
【図５６】本発明の実施の形態５に係る正規メモリセルアレイの構成を示す図である。
【図５７】本発明の実施の形態６に係る半導体記憶装置の構成を示す図である。
【図５８】本発明の実施の形態６に係る半導体記憶装置の構成を示す図である。
【図５９】本発明の実施の形態６に係る半導体記憶装置の構成を示す図である。
【図６０】本発明の実施の形態６に係る正規メモリセルアレイの構成を示す図である。
【図６１】本発明の実施の形態７に係る半導体記憶装置の構成を示す図である。
【図６２】本発明の実施の形態７に係る半導体記憶装置の構成を示す図である。
【図６３】本発明の実施の形態７に係る半導体記憶装置の構成を示す図である。
【図６４】本発明の実施の形態７に係る正規メモリセルアレイの構成を示す図である。
【図６５】データ出力選択回路の回路構成の変形例を示す図である。
【図６６】第１の従来技術における半導体記憶装置の構成を示す図である。
【図６７】第１の従来技術における半導体記憶装置の構成を示す図である。
【図６８】第１の従来技術における半導体記憶装置の構成を示す図である。
【図６９】第１の従来技術における半導体記憶装置の構成を示す図である。
【符号の説明】
１，２１，３１，４１，５１，６１，７１　半導体記憶装置、１ａ１，３ａ１，２１ａ１，２２ａ１，２２ｆ１，３１ａ１，３２ａ１，４１ａ１，４２ａ１　出力端子、２，２ａ，２ｂ，６２，６２ａ，６２ｂ，７２，７２ａ，７２ｂ　正規ＲＡＭ、３，２２，３２，４２　冗長ＲＡＭ、４，２３，３３，４３，５２　制御部、５，２２ｃ，２５，３５，４５，５５　データ出力選択回路、５ｃ１〜５ｃ４，５ｄ１〜５ｄ４，５ｅ１〜５ｅ４，５ｆ１〜５ｆ４　トライステートバッファ、１６，ＭＣ　正規メモリセル、１７　正規メモリセル領域、１８　冗長メモリセル領域、１９，３９，４９，ＸＭＣ，ＹＭＣ　冗長メモリセル、８８，９８　冗長メモリセルアレイ、６２ａ１　正規メモリセルアレイ、６２ａ２　冗長行、７２ａ３　冗長列。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６７】
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【図６８】
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【図６９】
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