(57)【要約】【課題】すべて一つの決った大きさのパッドを形成し、その上に実装形態に応じてバンプの大きさ（サイズ）と配置を変えて異なるバンプを形成する。半導体チップの実装形態のカスタム対応がしやすく、開発ＴＡＴを短縮する。【解決手段】半導体基板の主面に半導体素子回路とその外部電極（パッド）が形成され、該外部電極（パッド）と配線基板の配線（インナーリード）とがバンプで電気的に接続された半導体装置において、前記外部電極（パッド）の大きさがすべて均一（同じ寸法）であり、かつ前記バンプの大きさと配置とが実装形態に応じて変えられて形成されていることを特徴とする。【選択図】　　　　図９
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【特許請求の範囲】
【請求項１】
半導体基板の主面に半導体素子回路とその外部電極（パッド）が形成され、該外部電極（パッド）と配線基板の配線（インナーリード）とがバンプで電気的に接続された半導体装置において、前記外部電極（パッド）の大きさがすべて均一（同じ寸法）であり、かつ前記バンプの大きさと配置とが実装形態に応じて変えられて形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板の主面に半導体素子回路を形成し、その半導体素子回路の外部電極（パッド）を形成し、該外部電極（パッド）と配線基板の配線（インナーリード）とをバンプで電気的に接続される半導体装置の製造方法において、前記外部電極（パッド）の大きさをすべて均一（同じ寸法）に形成し、前記バンプの大きさと配置とを半導体チップの実装形態に応じて変えて形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）パッケージ、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）パッケージ及びそれらの組み立て時の半導体チップ実装方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、半導体装置の組み立て時の半導体チップ実装方法としては、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）実装とＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）実装の要求がある。
前記ＣＯＧ実装とＣＯＦ実装では、バンプに要求される仕様が異なる。例えば、ＣＯＧ実装に適したバンプ仕様は、ＡＣＦ（Ａｎｉｓｏｔｏｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ：異方性導電フィルム）の導電粒子の捕促効率を考え、バンプを細長くしてバンプ面積を大きくしている。
一方、ＣＯＦ実装に適したバンプ仕様は、前記ＣＯＧ実装に適したものに比べてバンプサイズが小さく済み、ファインピッチでのＩＬＢ（Ｉｎ−ｎｅｒ　Ｌｅａｄ　Ｂｏｎｄｉｎｇ）対応のため、バンプを千鳥足跡状（ジグザグ状）配置にする場合がある。
【０００３】
【発明が解決しようとする課題】
従来の技術では、金バンプ仕様（バンプサイズとバンプ配置）とアルミニウム（Ａｌ）パッド（外部電極）とは１対１の関係にあり、バンプ仕様が異なる時はＡｌパッド（外部電極）も異なっていた。したがって、機能、ピン数が同じであってもバンプ仕様が異なれば、バンプ仕様毎にＡｌパッド（外部電極）を変えなければならないという問題があった。
本発明の目的は、一つの決った大きさの外部電極（パッド）上に実装形態に応じてバンプの大きさ（サイズ）と配置とが異なるバンプを形成することが可能な技術を提供することにある。
本発明の他の目的は、半導体チップの実装形態のカスタム対応がしやすく、開発ＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ−Ｔｉｍｅ）を短縮することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【０００４】
【課題を解決するための手段】
本願において開示される発明の概要を簡単に説明すれば下記の通りである。
第１の発明は、半導体基板の主面に半導体素子回路とその外部電極（パッド）が形成され、該外部電極と配線基板の配線（インナーリード）とがバンプで電気的に接続された半導体装置において、前記外部電極の大きさがすべて均一であり、かつ前記バンプの大きさと配置とが実装形態に応じて変えられて形成されていることを特徴とする。
第２の発明は、半導体基板の主面に半導体素子回路を形成し、その半導体素子回路の外部電極を形成し、該外部電極と配線基板の配線（インナーリード）とをバンプで電気的に接続される半導体装置の製造方法において、前記外部電極の大きさをすべて均一に形成し、前記バンプの大きさと配置とを半導体チップの実装形態に応じて形成することを特徴とする。
【０００５】
前記本願発明の手段によれば、外部電極の大きさをすべて均一（同じ寸法）とし、前記バンプの大きさと配置を実装形態に応じて変えられる構造にすることにより、外部電極形成以降の工程のみがバンプ仕様によって異なるだけで、実装形態や顧客の要求に合ったバンプ仕様を自由に設計、製造できる。
また、機能が同じでバンプサイズだけ異なる製品を同時に複数開発でき、かつ、実装のカスタム対応がしやすくなるので、開発ＴＡＴを短縮することができる。
また、プローブ検査工程において、プローブ針のピッチはある程度大きくないと針が立てられないが、ファインピッチ品であっても、外部電極の大きさをある程度大きさを均一（同じ寸法）にし、その上に形成されるバンプ間距離を離してプローブ座標を離すことにより、プローブ針を立てることができ、かつ、バンプ仕様が異なっていても一つのプローブ針で対応できるので、プローブ検査を容易に行うことができる。
【０００６】
【発明の実施の形態】
以下、本発明について、図面を参照して実施形態とともに詳細に説明する。
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【０００７】
（実施形態１）
図１は本発明による実施形態１の液晶表示装置（ＬＣＤ）用のＣＯＧ実装半導体装置（素子）の概略構成を示す模式図、図２は本実施形態１のＣＯＧ実装接続部の概略構成を示す断面図、図３は本実施形態１の外部電極の上に設けられたバンプの概略構成を示す断面図、図４は本実施形態１の半導体チップ上のバンプの配置を示す平面図である。
【０００８】
図１乃至図４において、１はガラス基板、１Ａはガラス基板上の配線の電極、２はＣＯＧ実装半導体装置、３は半導体チップ（Ｓｉ基板）、４は半導体チップ３の主面に形成された半導体素子回路の外部電極（以下パッドと称する）、５はパッド４の上に設けられたバンプ（例えば金バンプを用いる）、５Ａは入力用バンプ（例えば金バンプを用いる）、５Ｂは出力用バンプ（例えば金バンプを用いる）、６はＵＢＭ（Ｕｎｄｅｒ　Ｂｕｍｐ　Ｍｅｔａｌ：バリア層）、７はパッシベーション膜（保護膜）、８はＡＣＦ（Ａｎｉｓｏｔｏｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ：異方性導電フィルム）、９はＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｓ：フレキシブルプリント配線基板）、１０は液晶表示素子（ＬＣＤ）である。
図１においては、パッド４と配線（リード）とをバンプ５とＡＣＦ８とで電気的に接続した部分は図示を省略している。
【０００９】
図１乃至図４に示すように、本発明による実施形態１の液晶表示装置（ＬＣＤ）用のＣＯＧ実装半導体装置（素子）２は、半導体チップ３の主面に半導体素子回路の例えばアルミニウム（Ａｌ）からなるパッド４が形成されている。前記パッド４とガラス基板１に設けられた配線の電極（１Ａ）もしくはＦＰＣ９の配線（リード）とが前記バンプ５とＡＣＦ８により電気的に接続された半導体装置である。
【００１０】
前記ＣＯＧ実装接続部は、図２に示すように、前記ガラス基板１に設けられた配線の電極１Ａの上に、導電性粒子８Ａが埋め込まれた絶縁性レジン８ＢからなるＡＣＦ（異方性導電フィルム）８が設けられ、その上にバンプ５が接続され、前記パッド４と前記電極１Ａとが電気的に接続された構成になっている。
【００１１】
前記バンプ５は、図３に示すように、パッシベーション膜（保護膜）７で保護されているパッド４の上にＵＢＭ６により接着されている。前記ＵＢＭは、前記パッド４としてアルミニウム（Ａｌ）を、バンプ５として金（Ａｕ）を用いた場合、アルミニウム（Ａｌ）と金（Ａｕ）との接着をよくするためのバリア層であり、例えば、チタン・パラジウム（Ｔｉ−Ｐｄ）、チタン・タングステン（Ｔｉ−Ｗ）等を用いる。
【００１２】
このようにして形成されたバンプ５は、例えば、図４に示すように、入力用バンプ５Ａ（例えば８０×８０μｍ２の面積）が一辺側に複数個一列に配置され、出力用バンプ５Ｂ（例えば２３×１４０μｍ２の面積）が他の３辺の周辺部のそれぞれに複数個一列に配置されている。また、角部にはコーナダミーバンプ５Ｃ（例えば８０×８０μｍ２の面積）が設けられている。
【００１３】
図５に示すように、前記パッド４の大きさはすべて均一（同じ寸法）であり、前記バンプ（例えば金バンプ）５は、図５及び図６並びに表１に示すように、その大きさと配置が実装形態に応じて変えられる構造になっている。
【００１４】
【表１】
2004134471.tif 000003
【００１５】
前記パッド４の大きさは、例えば、図５に示すように、３４×１５０μｍ２であり、すべてのパッド４は均一（同じ寸法）面積の大きさとなっている。
また、前記バンプ（例えば金バンプ）５の大きさは、図６に示すように、Ｘ方向の寸法をＢｘ、Ｙ方向の寸法をＢｙ、Ｚ方向の寸法をＢｚとし、その大きさは実装形態に応じて変えられる。例えば、表１に示すように、ＣＯＧ用の場合はＢｘ＝２３μｍ、Ｂｙ＝１４０μｍ、Ｂｚ＝１５μｍの寸法のバンプとし、ＣＯＦ用の場合はＢｘ＝３０μｍ、Ｂｙ＝５０μｍ、Ｂｚ＝１５μｍの寸法のバンプ（例えば金バンプ）とする。
また、ＣＯＧ用の場合は、図４に示すように、例えば、入力用バンプ５Ａの面積は、８０×８０μｍ２とし、出力用バンプ５Ｂの面積は、２３×１４０μｍ２とする。
【００１６】
（実施形態２）
図７は本発明による実施形態２の液晶表示装置（ＬＣＤ）用のＣＯＦ実装半導体装置（素子）の概略構成を示す模式図、図８は本実施形態２の半導体チップ上のバンプの配置を示す平面図、図９は本発明の実施形態のパッドの大きさ及びバンプの大きさと配置を示す平面図であり、（ａ）はＣＯＧ実装の場合、（ｂ）はＣＯＦ実装の場合である。
【００１７】
図７乃至図９において、１はガラス基板、３は半導体チップ、５はパッドの上に設けられたバンプ、５Ａは入力用金バンプ、５Ｂは出力用金バンプ、７はパッシベーション膜（保護膜）、８はＡＣＦ、９はＦＰＣ、１０は液晶表示素子（ＬＣＤ）、２１はＣＯＦ実装半導体装置、２２はベースフィルム、２３はリード（銅箔＋錫めっき）、２４はＳＲ（ソルダレジスト）、２５はアンダーフィルである。
図７においては、パッドと配線（リード）とをバンプ５とＡＣＦ８とで電気的に接続した詳細部分の図示は省略している。
【００１８】
図７及び図８に示すように、本発明による実施形態２の液晶表示装置（ＬＣＤ）用のＣＯＦ実装半導体装置（素子）２１は、半導体チップ３の主面に半導体素子回路の例えばアルミニウム（Ａｌ）からなるパッド４が形成され、該パッド４とガラス基板１に設けられている配線の電極１Ａ及びＦＰＣ９のベースフィルム２２上のリード（配線）２３とがバンプ５とＡＣＦ８で電気的に接続されたＣＯＦ実装半導体装置である。
前記バンプ５は、前述の図３に示すように、前記実施形態１と同様の構成であり、パッシベーション膜（保護膜）で保護されているパッド４の上にＵＢＭ６により接着されている。
【００１９】
このようにして形成されたバンプ５は、図８に示すように、入力用バンプ５Ａ（例えば８０×８０μｍ２の面積）が一辺側に複数個一列に配置され、出力用バンプ５Ｂ（例えば３０×５０μｍ２の面積）が他の３辺の周辺部のそれぞれにジグザグ状（千鳥足跡状）に二列配置されている。また、角部にはコーナダミーバンプ５Ｃ（例えば８０×８０μｍ２の面積）が設けられている。
【００２０】
前記図５及び図９に示すように、前記パッド４の大きさは、すべて均一（同じ寸法）であり、図５及び表１に示すように、前記バンプ（例えば金バンプ）５はその大きさと配置が実装形態に応じて変えられる構造になっている。例えば、図９に示すように、前記出力用バンプ５Ｂ（例えば３０×５０μｍ２の面積）はそれぞれ小さい面積で千鳥足状に配置位置がずれて設けられている。このように出力用バンプ５Ｂの配置位置をずらして設けることにより、プローブ検査工程において、プローブ針のピッチはある程度大きくないと針が立てられないが、ファインピッチ品であっても、パッド４の大きさをすべて均一（同じ寸法）にしてプローブ座標を離すことにより、プローブ針を立てることができ、かつ、バンプ５の仕様が異なっていても一つのプローブ針で対応できるので、プローブ検査を容易に行うことができる。
【００２１】
次に、前記実施形態１の液晶表示装置（ＬＣＤ）用のＣＯＧ実装半導体装置（素子）と実施形態２の液晶表示装置（ＬＣＤ）用のＣＯＦ実装半導体装置（素子）のそれぞれのバンプ形成方法について説明する。ここでは、前記パッド４としてアルミニウム（Ａｌ）を、バンプ５として金（Ａｕ）を用いた場合の実施例で説明する。
【００２２】
図１０は前記実施形態１の液晶表示装置（ＬＣＤ）用のＣＯＧ実装半導体装置（素子）と実施形態２の液晶表示装置（ＬＣＤ）用のＣＯＦ実装半導体装置（素子）のそれぞれのバンプ形成方法の工程手順を示すフローチャートである。
【００２３】
前記実施形態１と実施形態２のそれぞれのバンプ形成方法は、図２及び図９に示すように、両者ともパッド４を形成するためのアルミニウム（Ａｌ）膜を蒸着により形成し、両者とも大きさが均一であるパッド４をフォトエッチングにより形成する（１０１）。次に、その上に蒸着によりパッシベーション膜７を形成し（１０２）、スルーホールフォトエッチング（パッシベーション・エッチング）により前記パッド４を露出させる（１０３）。この露出されたパッド４の上に蒸着によりＵＢＭ層６を形成する（１０４）。前記ＵＢＭ層６としては、例えば、チタン・パラジウム（Ｔｉ−Ｐｄ）、チタン・タングステン（Ｔｉ−Ｗ）等を用いる。
【００２４】
ここまでのパッド形成工程１０１〜１０４は、前記実施形態１と実施形態２とも同じであり、両者はこれ以降のバンプ形成工程が異なる。
まず、前記実施形態１のバンプ形成方法は、前記ＵＢＭ層６の上に蒸着によりＣＯＧ用バンプ金属膜を形成し、その上にレジスト膜を塗布し、この塗布されたレジスト膜をフォトエッチングにより、ＣＯＧ用バンプ領域（入力用バンプ：８０×８０μｍ２の面積／１個、出力用バンプ：２３×１４０μｍ２の面積／１個）を形成する（１０５）。次に、前記形成されたＣＯＧ用バンプ領域の上に金めっきにより、図３に示すＣＯＧ用金バンプ５を形成する（１０６）、前記レジスト膜を除去し（１０７）、ＵＢＭ膜をエッチングして金バンプ５Ａ及び５Ｂが形成される（１０８）。
【００２５】
一方、前記実施形態２のバンプ形成方法は、前記ＵＢＭ層６の上に蒸着によりＣＯＦ用バンプ金属膜を形成し、その上にレジスト膜を塗布し、この塗布されたレジスト膜をフォトエッチングによりＣＯＦ用バンプ領域（入力用バンプ：８０×８０μｍ２の面積／１個、出力用バンプ：３０×５０μｍ２の面積／１個）を形成する（１０９）。次に、前記形成されたＣＯＦ用バンプ領域の上に金めっきにより、図８に示すＣＯＧ用金バンプ５を形成する（１１０）、前記レジスト膜を除去し（１１１）、ＵＢＭ膜をエッチングして金バンプ５Ａ及び５Ｂが形成される（１１２）。
【００２６】
本発明によれば、前述のようにパッド４の大きさをすべて均一（同じ寸法）とし、前記バンプ５の大きさと配置を実装形態に応じて変えられる構造にすることにより、パッド形成以降の工程のみがバンプ仕様によって異なるだけで、実装形態や顧客の要求に合ったバンプ仕様を自由に設計、製造できる。
また、機能が同じでバンプサイズだけ異なる製品を同時に複数開発でき、かつ、実装のカスタム対応がしやすくなるので、開発ＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ−Ｔｉｍｅ）を短縮することができる。
【００２７】
また、プローブ検査工程において、プローブ針のピッチはある程度大きくないと針が立てられないが、ファインピッチ品であっても、図９に示すように、パッド４の大きさをすべて均一（同じ寸法）にし、その上に形成されるバンプ間距離を離してプローブ座標を離すことにより、プローブ針を立てることができ、かつ、バンプ仕様が異なっていても一つのプローブ針で対応できるので、プローブ検査を容易に行うことができる。
【００２８】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。本発明は、例えば、ＴＣＰ実装半導体装置等に適用できることはいうまでもない。
【００２９】
【発明の効果】
本願において開示される発明によって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、実装形態や顧客の要求に合ったバンプ仕様を自由に設計、製造できる。
また、実装のカスタム対応がしやすくなるので、開発ＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ−Ｔｉｍｅ）を短縮することができる。
また、プローブ座標を離すことができるので、プローブ検査を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明による実施形態１の液晶表示装置（ＬＣＤ）用のＣＯＧ実装半導体装置（素子）の概略構成を示す模式図である。
【図２】本実施形態１のＣＯＧ実装接続部の構成を示す断面図である。
【図３】本実施形態１のパッドの上に設けられた金バンプの概略構成を示す断面図である。
【図４】本実施形態１の半導体チップ上の金バンプの配置を示す平面図である。
【図５】本発明の実施形態のパッドの大きさ及びバンプの大きさと配置を示す平面図である。
【図６】本発明の実施形態のバンプの大きさを示す斜視図である。
【図７】本発明による実施形態２の液晶表示装置（ＬＣＤ）用のＣＯＦ実装半導体装置（素子）の概略構成を示す模式図である。
【図８】本実施形態２の半導体チップ上の金バンプの配置を示す平面図である。
【図９】本実施形態のパッドの大きさ及びバンプの大きさと配置を示す平面図である。
【図１０】本発明によるバンプ形成方法の工程手順を示すフローチャートである。
【符号の説明】
１…ガラス基板　　　　　　　　　　１Ａ…ガラス基板上の配線電極
２…ＣＯＧ実装半導体装置　　　　　３…半導体チップ
４…パッド　　　　　　　　　　　　５…バンプ（金バンプ）
５Ａ…入力側バンプ（金バンプ）　　５Ｂ…出力側バンプ（金バンプ）
６…ＵＢＭ（接着用バリア層）　　　７…パッシベーション膜（保護膜）
８…ＡＣＦ（異方性導電性フィルム）
９…ＦＰＣ（フレキシブルプリント配線基板）
９Ａ…導電性粒子　　　　　　　　　９Ｂ…絶縁性レジン
１０…液晶表示素子（ＬＣＤ）　　　２１…ＣＯＦ実装半導体装置
２２…ベースフィルム　　　　　　　２３…リード（銅箔＋錫めっき）
２４…ＳＲ（ソルダレジスト）　　　２５…アンダーフィル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004134471.tif 000011
【図９】
2004134471.tif 000012
【図１０】
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