(57)【要約】【課題】駆動電流を減少させることなく、かつ、ドライバトランジスタのゲート絶縁膜の信頼性を向上させた電流駆動回路を提供する。【解決手段】電流駆動回路２は、負荷回路６が接続されたノードＮＤ１に電流を供給する際、待機時よりも昇圧された電圧をドライバトランジスタＰ１のソース端子に受けて動作する。ドライバトランジスタＰ１のソース電位の上昇に応じて、ゲート電位制御回路４がドライバトランジスタＰ１に出力するゲート電位も上昇される。また、ドライバトランジスタＰ１，Ｎ１がＯＦＦしているとき、ＰチャネルＭＯＳトランジスタＰ２で構成されるプリチャージ回路は、ノードＮＤ１を所定の電位にプリチャージする。【選択図】　　　　図１
2004110961.tif 000002
【特許請求の範囲】
【請求項１】
抵抗を有する負荷回路に電流を流す電流駆動回路であって、
前記負荷回路が接続されるノードと、
第１の電圧と、前記ノードとの電圧差が前記第１の電圧よりも大きい第２の電圧とを受け、前記第２の電圧と前記ノードの電圧との電圧差に応じて前記ノードに電流を流す駆動部とを備える電流駆動回路。
【請求項２】
前記駆動部は、前記第１および第２の電圧のいずれかを一方の端子に受け、他方が前記ノードに接続されるトランジスタを含む、請求項１に記載の電流駆動回路。
【請求項３】
前記駆動部は、電圧供給回路をさらに含み、
前記電圧供給回路は、前記第１および第２の電圧を受け、当該電流駆動回路が不活性化されているとき、前記第１の電圧を前記トランジスタに供給し、当該電流駆動回路が活性化されているとき、前記第２の電圧を前記トランジスタに供給する、請求項２に記載の電流駆動回路。
【請求項４】
前記ノードに電流が流れていないとき、前記ノードを第３の電圧にプリチャージするプリチャージ回路をさらに備える、請求項１に記載の電流駆動回路。
【請求項５】
動作モードに応じて当該電流駆動回路の動作を制御する制御回路をさらに備え、
前記動作モードは、
前記駆動部に前記第１の電圧が与えられる不活性モードと、
前記駆動部に前記第２の電圧が与えられているときに前記トランジスタをＯＦＦするスタンバイモードと、
前記駆動部に前記第２の電圧が与えられているときに前記トランジスタをＯＮする活性モードとを含み、
前記制御回路は、
前記動作モードが前記不活性モードのとき、第１の動作電圧に基づいて前記トランジスタの動作を制御し、
前記動作モードが前記スタンバイモードおよび前記活性モードのいずれかのとき、前記第２の電圧との電圧差が前記第２の電圧と前記第１の動作電圧との電圧差よりも小さい第２の動作電圧に基づいて前記トランジスタの動作を制御する、請求項２に記載の電流駆動回路。
【請求項６】
前記第１の動作電圧は、第１の電源電圧および第１の接地電圧からなり、
前記第２の動作電圧は、第２の電源電圧および第２の接地電圧からなり、
前記第２の電圧と前記第２の電源電圧との電圧差は、前記第２の電圧と前記第１の電源電圧との電圧差よりも小さく、
前記第２の電圧と前記第２の接地電圧との電圧差は、前記第２の電圧と前記第１の接地電圧との電圧差よりも小さく、
前記制御回路は、前記動作モードが前記不活性モードのとき、前記トランジスタをＯＮする第１のゲート電圧および前記トランジスタをＯＦＦする第２のゲート電圧を前記第１の電源電圧および前記第１の接地電圧に基づいて出力し、前記動作モードが前記スタンバイモードおよび前記活性モードのいずれかのとき、前記第１および第２のゲート電圧を前記第２の電源電圧および前記第２の接地電圧に基づいて出力する、請求項５に記載の電流駆動回路。
【請求項７】
前記トランジスタは、
電源ノードと前記ノードとの間に接続され、前記ノードに電荷を供給する第１のトランジスタと、
前記ノードと接地ノードとの間に接続され、前記ノードの電荷を放電する第２のトランジスタとを含み、
前記第１のトランジスタは、ＮチャネルＭＯＳトランジスタで構成され、
前記第２の電源電圧は、前記第２の電圧よりも高く設定される、請求項６に記載の電流駆動回路。
【請求項８】
行列状に配置された複数のメモリセルと、
各メモリセル列に対応して配置される複数のビット線と、
前記複数のビット線に対応して設けられ、対応するビット線に電流を流す複数の電流駆動回路とを備え、
前記複数の電流駆動回路の各々は、第１の電圧と、対応するビット線との電圧差が前記第１の電圧よりも大きい第２の電圧とを受け、前記第２の電圧と前記対応するビット線の電圧との電圧差に応じて前記対応するビット線に電流を流す、半導体記憶装置。
【請求項９】
前記第１および第２の電圧を受け、当該半導体記憶装置が不活性化されているとき、前記第１の電圧を前記複数の電流駆動回路に供給し、当該半導体記憶装置が活性化されているとき、前記第２の電圧を前記複数の電流駆動回路に供給する電圧供給回路をさらに備える、請求項８に記載の半導体記憶装置。
【請求項１０】
前記複数のビット線に対応して設けられ、対応するビット線に電流が流れていないとき、前記対応するビット線を第３の電圧にプリチャージする複数のプリチャージ回路をさらに備える、請求項８に記載の半導体記憶装置。
【請求項１１】
前記複数の電流駆動回路の各々は、
前記対応するビット線と電源ノードとの間に接続され、前記対応するビット線に電荷を供給する第１のトランジスタと、
前記対応するビット線と接地ノードとの間に接続され、前記対応するビット線の電荷を放電する第２のトランジスタとを含む、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第３の電圧は、当該電流駆動回路が不活性化されているときにその電流駆動回路における前記第１のトランジスタのゲートおよび前記電源ノードにそれぞれ印加されるゲート電圧および前記第１の電圧と同じ電圧レベルである、請求項１１に記載の半導体記憶装置。
【請求項１３】
前記複数の電流駆動回路の各々は、前記第１および第２のトランジスタの動作を制御する制御回路をさらに含み、
前記制御回路は、当該電流駆動回路が活性化されているとき、不活性時よりも高い動作電圧に基づいて前記第１のトランジスタの動作を制御する、請求項１１に記載の半導体記憶装置。
【請求項１４】
前記第２のトランジスタは、当該電流駆動回路が活性化されているとき、接地電圧よりも低い第４の電圧を前記接地ノードから受ける、請求項１１に記載の半導体記憶装置。
【請求項１５】
前記複数のビット線の各々は、両端に１つずつ前記電流駆動回路が接続され、
前記複数のビット線の隣接する２本のビット線は、各々の一端が接続され、前記接続された一端の側に接続される１つの前記電流駆動回路を共有する、請求項８に記載の半導体記憶装置。
【請求項１６】
前記複数のメモリセルの各々は、
記憶データに応じて抵抗値が決定され、前記抵抗値によってデータを記憶する抵抗素子を含む、請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電流駆動回路および半導体記憶装置に関し、特に、トライステートバッファで構成される電流駆動回路およびその電流駆動回路を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、低消費電力で不揮発性の記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
また、低消費電力かつ不揮発性であり、さらに、従来のＣＭＯＳプロセス技術との統合が容易な記憶装置として、ＯＵＭ（Ｏｖｏｎｉｃ　Ｕｎｉｆｉｅｄ　Ｍｅｍｏｒｙ）デバイスも注目されている。ＯＵＭデバイスは、抵抗加熱によって相変化するカルコゲナイドと呼ばれる材料をメモリセルに用いて不揮発的なデータを記憶を行なう記憶装置である。
【０００４】
これらのＭＲＡＭデバイスおよびＯＵＭデバイスにおいては、データ書込時、所定の電源電圧が供給されて動作する電流駆動回路によって、選択ビット線においては電流が流され、非選択ビット線はフローティング状態とされる。そして、選択ビット線において所定量の電流が流れることによって、ＭＲＡＭのメモリセルにおいては自由磁化層と呼ばれる強磁性層の磁化方向が変化し、ＯＵＭデバイスのメモリセルにおいてはカルコゲナイド層と呼ばれる相変化領域が相変化する。そして、この内部状態の変化によって抵抗値が変化することを利用してメモリセルにデータが不揮発的に記憶される。
【０００５】
そして、従来のＭＲＡＭデバイスおよびＯＵＭデバイスにおける電流駆動回路においては、高速化および低消費電力化を図るため、ライトドライバと電源ノードとの間に大電流と小電流との電流供給を制御する手段を挿入し、これによって適宜電流を大小に切換えてライトドライバに供給するなどしている（たとえば、特許文献１参照）。
【０００６】
【特許文献１】
特開平５−３４７５５０号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来の電流駆動回路によって負荷（ＭＲＡＭデバイスにおいては、主に電流駆動回路の放電側のトランジスタが相当し、ＯＵＭデバイスにおいては、主にメモリセル自体が相当する。）に電流を流そうとすると、負荷抵抗により生じる電圧降下によって、ドライバトランジスタのドレイン電位が変化する。具体的には、負荷抵抗により生じる電圧降下は、ドライバトランジスタのソース−ドレイン間電圧を小さくするように作用する。したがって、上述した従来の電流駆動回路では、負荷抵抗によっては負荷に供給する駆動電流が減少するという問題がある。
【０００８】
ここで、ドライバトランジスタのゲート絶縁膜を薄くして電流駆動力を増加させることが考えられる。しかしながら、従来の電流駆動回路では、活性時または不活性時において、ドライバトランジスタのソース−ドレイン間、ソース−ゲート間およびゲート−ドレイン間のいずれかに電源電圧レベル（２．５Ｖ）の電圧差がかかるため、ドライバトランジスタのゲート絶縁膜は、その電圧差に対する破壊耐性を有する厚膜で構成せざるを得なく、電流駆動回路の駆動力を増加させることはできない。
【０００９】
また、電流駆動回路によって電流が流されていないときは、ドライバトランジスタのソース−ドレイン間には電源電圧レベルの電圧がかかるため、ドライバトランジスタにおいてリーク電流が発生する。特に、ＭＲＡＭデバイスのようにビット線の両側にビット線ごとに電流駆動回路が備えられている場合には、リーク電流の総和は、低消費電力化の観点から無視できないものとなる。
【００１０】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、駆動電流を減少させることなく、かつ、ドライバトランジスタのゲート絶縁膜の信頼性を向上させた電流駆動回路を提供することである。
【００１１】
また、この発明の別の目的は、駆動電流を減少させることなく、かつ、ドライバトランジスタのゲート絶縁膜の信頼性を向上させた電流駆動回路を備える半導体記憶装置を提供することである。
【００１２】
さらに、この発明の別の目的は、待機時の消費電力を低減させた電流駆動回路を提供することである。
【００１３】
また、さらに、この発明の別の目的は、待機時の消費電力を低減させた電流駆動回路を備える半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明によれば、電流駆動回路は、抵抗を有する負荷回路に電流を流す電流駆動回路であって、負荷回路が接続されるノードと、第１の電圧と、ノードとの電圧差が第１の電圧よりも大きい第２の電圧とを受け、第２の電圧とノードの電圧との電圧差に応じてノードに電流を流す駆動部とを備える。
【００１５】
また、この発明によれば、半導体記憶装置は、行列状に配置された複数のメモリセルと、各メモリセル列に対応して配置される複数のビット線と、複数のビット線に対応して設けられ、対応するビット線に電流を流す複数の電流駆動回路とを備え、複数の電流駆動回路の各々は、第１の電圧と、対応するビット線との電圧差が第１の電圧よりも大きい第２の電圧とを受け、第２の電圧と対応するビット線の電圧との電圧差に応じて対応するビット線に電流を流す。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１７】
［実施の形態１］
図１は、この発明の実施の形態１による電流駆動回路の構成を示す回路図である。図１を参照して、電流駆動回路２は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１と、ゲート電位制御回路４と、電源ノードＶｃｃ，Ｖｐｒｅと、接地ノードＧＮＤとを備える。ゲート電位制御回路４は、ＮＡＮＤゲートＧ１と、ＡＮＤゲートＧ２とを含む。
【００１８】
ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１（以下「ドライバトランジスタ」とも称する。）は、従来の電流駆動回路におけるドライバトランジスタのゲート絶縁膜よりも膜厚の薄いゲート絶縁膜で構成される。ＰチャネルＭＯＳトランジスタＰ１は、負荷回路６が接続されるノードＮＤ１と電源ノードＶｃｃとの間に接続され、ＮＡＮＤゲートＧ１からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＤ１と接地ノードＧＮＤとの間に接続され、ＡＮＤゲートＧ２からの出力信号をゲートに受ける。ＮＡＮＤゲートＧ１は、少なくとも１つの駆動条件信号の論理積を演算し、その演算結果を反転した信号を出力する。ＡＮＤゲートＧ２は、前述の少なくとも１つの駆動条件信号の論理積を演算した信号を出力する。ＰチャネルＭＯＳトランジスタＰ２は、電源ノードＶｐｒｅとノードＮＤ１との間に接続され、プリチャージ信号ＰＲＥをゲートに受ける。
【００１９】
ノードＮＤ１に接続される負荷回路６は、ノードＮＤ１に接続される各回路または各素子を総括的に示したものであって、所定の等価抵抗を有する。
【００２０】
ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、ゲート電位制御回路４からの出力信号に応じて動作し、ノードＮＤ１に電流を流す電流ドライバを構成する。ＰチャネルＭＯＳトランジスタＰ１が接続される電源ノードＶｃｃに印加される電圧は、後述するように、電流駆動回路２の動作状態に応じて変化する。
【００２１】
ゲート電位制御回路４は、駆動条件信号に応じて電流ドライバの動作を制御し、トライステート状態を形成することができる。すなわち、ゲート電位制御回路４は、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１をそれぞれＯＮ，ＯＦＦさせ、ノードＮＤ１に電荷を供給する第１の状態と、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１をそれぞれＯＦＦ，ＯＮさせ、ノードＮＤ１の電荷を放電する第２の状態と、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１をいずれもＯＦＦさせる第３の状態とを形成することができる。
【００２２】
ゲート電位制御回路４は、図示されない電源ノードおよび接地ノードから供給される電圧に基づいて動作する。このゲート電位制御回路４に供給される電圧も、後述するように、電流駆動回路２の動作状態に応じて変化する。
【００２３】
ＰチャネルＭＯＳトランジスタＰ２および電源ノードＶｐｒｅは、プリチャージ回路を構成する。このプリチャージ回路は、電流駆動回路２によって電流が流されていない待機時にノードＮＤ１を所定の電圧にプリチャージし、電流駆動回路２によって電流が流されているときはＰチャネルＭＯＳトランジスタＰ２がＯＦＦして不活性化される。
【００２４】
この電流駆動回路２においては、電流を流すときと流さないときとで各電源ノードの電圧配置が変化する。電流を流さないときは、電流駆動回路２がスタンバイ中であるか否かに応じてさらに電圧配置が変化する。以下では、電流駆動回路２が電流を流さず、かつ、不活性化しているときを「待機時」と称し、電流駆動回路２が電流を流さず、かつ、活性化しているときを「スタンバイ時」と称し、電流駆動回路２が電流を流すときを「選択時」と称する。
【００２５】
図２は、電流駆動回路２の待機時における動作状態を示す図である。図２を参照して、待機時においては、ＰチャネルＭＯＳトランジスタＰ２がＯＮし、ノードＮＤ１が所定の電位にプリチャージされる。なお、負荷回路６は、ＯＦＦ状態、すなわち動作していない状態である。
【００２６】
図３は、電流駆動回路２の待機時における電圧配置を示す図である。図３を参照して、ＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２は、いずれも、１．２Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１のゲート電位Ｖｇは、それぞれ１．２Ｖおよび０Ｖとなる。また、電源ノードＶｃｃ，Ｖｐｒｅには、いずれも１．２Ｖの電圧が印加される。ＰチャネルＭＯＳトランジスタＰ２がＯＮしているので、ノードＮＤ１の電圧レベルは１．２Ｖとなる。
【００２７】
このように、待機時、ノードＮＤ１は１．２Ｖにプリチャージされる。したがって、膜厚の厚いゲート絶縁膜を有するトランジスタに比べてリーク電流が大きくなる膜厚の薄いゲート絶縁膜を有するトランジスタでＰチャネルＭＯＳトランジスタＰ１を構成しても、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間には電圧差がないので、ＰチャネルＭＯＳトランジスタＰ１においてリーク電流は流れない。
【００２８】
なお、図示しないが、ＮチャネルＭＯＳトランジスタＮ１のリーク電流を考慮し、ノードＮＤ１のプリチャージ電位が電源ノードＶｃｃに印加される電位と接地ノードＧＮＤに印加される電位との中間電位になるように電源ノードＶｐｒｅに印加される電圧レベルを設定してもよい。
【００２９】
図４は、電流駆動回路２のスタンバイ時における動作状態を示す図である。スタンバイ時における電流駆動回路２の動作状態は、図２に示した待機時における動作状態と同じである。
【００３０】
図５は、電流駆動回路２のスタンバイ時における電圧配置を示す図である。図５を参照して、スタンバイ時においては、ＮＡＮＤゲートＧ１は、２．５Ｖの電源電圧および１．２Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１のゲート電位Ｖｇは２．５Ｖとなる。電源ノードＶｃｃには２．５Ｖの電圧が印加される。ノードＮＤ１の電圧レベルは１．２Ｖである。
【００３１】
このように、スタンバイ時、電源ノードＶｃｃに受ける電圧レベルは２．５Ｖに上昇する。ここで、ノードＮＤ１も１．２Ｖにプリチャージされているので、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間には１．３Ｖの電圧差しか発生せず、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜を従来のドライバトランジスタのゲート絶縁膜より薄く形成しても、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の信頼性が確保される。
【００３２】
図６は、電流駆動回路２の選択時における動作状態を示す図である。図６を参照して、選択時においては、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２がそれぞれＯＮ，ＯＦＦし、負荷回路６がＯＮ状態すなわち動作状態となり、電源ノードＶｃｃからＰチャネルＭＯＳトランジスタＰ１を介して負荷回路６へ電流が供給される。
【００３３】
図７は、電流駆動回路２の選択時における電圧配置を示す図である。図７を参照して、選択時におけるＮＡＮＤゲートＧ１およびＡＮＤゲートＧ２ならびに電源ノードＶｃｃが受ける電圧レベルは、スタンバイ時と同じである。ＰチャネルＭＯＳトランジスタＰ１のゲート電位Ｖｇは、ＮＡＮＤゲートＧ１の接地電圧レベルに応じて１．２Ｖとなる。ノードＮＤ１の電圧レベルは、負荷回路６の等価抵抗により生じる電圧降下によって１．０〜１．５Ｖとなる。
【００３４】
このように、選択時、ノードＮＤ１の電圧レベルは、接地レベルから上昇するが、電源ノードＶｃｃの電圧レベルが２．５Ｖに上昇しているので、ＰチャネルＭＯＳトランジスタＰ１のソース−ドレイン間電圧は１．５〜１．０Ｖが確保される。したがって、ＰチャネルＭＯＳトランジスタＰ１は飽和領域で動作することができ、電流駆動力は確保される。
【００３５】
また、電源ノードＶｃｃの電圧レベルが２．５Ｖに上昇するに際して、ＰチャネルＭＯＳトランジスタＰ１のゲート電位ＶｇがＮＡＮＤゲートＧ１の接地電圧レベルに応じて１．２Ｖに上昇するので、ＰチャネルＭＯＳトランジスタＰ１のソース−ゲート間には１．３Ｖの電圧差しか発生しない。したがって、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜を従来のドライバトランジスタのゲート絶縁膜より薄く形成しても、ＰチャネルＭＯＳトランジスタＰ１のゲート絶縁膜の信頼性が確保される。
【００３６】
なお、上述した説明では、電流駆動回路２が負荷回路６に電流を供給する場合（トライステート状態の第１の状態）について説明したが、電流駆動回路２がノードＮＤ１の電荷を放電する場合（トライステート状態の第２の状態）においても、同様の考え方が適用できる。すなわち、選択時、ＮチャネルＭＯＳトランジスタＮ１に接続される接地ノードＧＮＤに接地電圧レベルよりも低い電圧が印加されるようにしてＮチャネルＭＯＳトランジスタＮ１による電流駆動力を向上させるようにしてもよい。
【００３７】
また、上述した説明では、電源ノードＶｃｃに２．５Ｖまたは１．２Ｖの電圧が印加されるものとしたが、２．５Ｖおよび１．２Ｖの電圧がそれぞれ印加された２つの電源ノードに接続され、電流駆動回路２の動作状態に応じていずれかの電源ノードを選択してＰチャネルＭＯＳトランジスタＰ１のソースに電圧を印加する電圧供給回路を設けてもよい。
【００３８】
以上のように、実施の形態１による電流駆動回路２によれば、電流駆動時にドライバトランジスタのソース電位を昇圧するようにしたので、ドライバトランジスタのソース−ドレイン間電圧が確保され、十分な電流駆動力が確保される。
【００３９】
また、この電流駆動回路２によれば、ドライバトランジスタを飽和領域で動作させることができるので、トランジスタのサイズを小さくできるとともに、電源電圧が変動しても安定した駆動電流を出力することができる。
【００４０】
さらに、この電流駆動回路２によれば、ドライバトランジスタのゲート、ソースおよびドレイン間に過大な電圧がかからないようにしたので、薄いゲート絶縁膜でドライバトランジスタを構成してもゲート絶縁膜の信頼性を確保することができる。そして、薄いゲート絶縁膜で構成されることによって、ドライバトランジスタの電流駆動力は向上する。
【００４１】
また、さらに、この電流駆動回路２によれば、待機時、スタンバイ時および選択時の各状態を確立できるようにしたので、このような状態が必要とされる半導体記憶装置のビット線電流駆動回路に適用することができる。
【００４２】
［実施の形態２］
実施の形態２では、実施の形態１で説明した電流駆動回路がＭＲＡＭデバイスに適用される場合について示される。
【００４３】
図８は、この発明の実施の形態２によるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。図８を参照して、ＭＲＡＭデバイス１００は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、データ読出またはデータ書込対象に選択されたメモリセル（以下、「選択メモリセル」とも称する。）に対して、入力データＤＩＮの書込み、または、出力データＤＯＵＴの読出しを行なう。
【００４４】
ＭＲＡＭデバイス１００は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１００の全体動作を制御するコントロール回路１０５と、行列状に配されたメモリセルＭＣを含むメモリアレイ１１０とを備える。
【００４５】
メモリアレイ１１０においては、メモリセルの行に対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセルの列に対応してビット線ＢＬおよびソース線ＳＬが配置される。図８においては、代表的に示される１個のメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が示される。
【００４６】
ＭＲＡＭデバイス１００は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じた行選択を実行するための行選択回路１２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに基づいてメモリアレイ１１０における列選択を実行するための列デコーダ１２５と、読出／書込制御回路１３０，１３５とをさらに備える。
【００４７】
読出／書込制御回路１３０，１３５は、メモリアレイ１１０に配置されたメモリセルＭＣに対して、データ読出動作およびデータ書込動作を実行するための回路群を総括的に表記したものである。
【００４８】
また、以下においては、信号、信号線およびデータ等の二次的な高電圧状態（たとえば電源電圧）および低電圧状態（たとえば接地電圧）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００４９】
次に、ＭＲＡＭデバイス１００におけるメモリセルの構造について説明する。図９は、ＭＲＡＭデバイス１００のメモリセルの構成を示す概略図である。ＭＲＡＭのメモリセルにおいては、磁気トンネル接合（ＭＪＴ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体が用いられる。以下では、磁気トンネル接合部を有するメモリセルを「ＭＪＴメモリセル」と称する。
【００５０】
図９を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間にトンネル磁気抵抗素子ＴＭＲと直列に接続される。
【００５１】
データ書込時は、ライトビット線ＷＢＬに異なった方向のデータ書込電流が流れ、さらに、ライトディジット線ＷＤＬにも電流が流れる。アクセストランジスタＡＴＲはＯＦＦされる。データ読出時は、ワード線ＷＬが活性化し、アクセストランジスタＡＴＲがＯＮする。アクセストランジスタＡＴＲがＯＮすると、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビット線ＷＢＬと、データ読出電流の供給を受けるリードビット線ＲＢＬとの間に電気的に結合される。
【００５２】
図１０は、ＭＴＪメモリセルへのデータ書込動作を説明する概念図である。図１０を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対（反平行）方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００５３】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００５４】
データ書込時は、ワード線ＷＬが不活性化され、アクセストランジスタＡＴＲはＯＦＦされる。この状態で、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、自由磁化層ＶＬを磁化するためのデータ書込電流が書込データのレベルに応じた方向に流される。そうすると、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて電流方向に応じた磁界が発生し、これらの磁界の和が自由磁化層ＶＬに印加される。そして、自由磁化層ＶＬは、発生した磁界によって、固定磁化層ＦＬの固定された磁化方向に沿った磁化容易軸方向に沿って固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。
【００５５】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとライトビット線ＷＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００５６】
図１１は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１１を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してＯＮする。また、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でリードビット線ＲＢＬと電気的に結合される。
【００５７】
この状態で、リードビット線ＲＢＬを所定電圧でプルアップすれば、リードビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。そして、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データが読出される。
【００５８】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、不揮発的にデータを記憶することができる。
【００５９】
図１２は、ＭＲＡＭデバイス１００の要部の構成を示す回路図である。図１２を参照して、メモリアレイ１１０ａ，１１０ｂには、ＭＪＴメモリセルＭＣおよびダミーＭＪＴメモリセルＤＭＣがそれぞれ配置され、ＭＪＴメモリセルＭＣおよびダミーＭＪＴメモリセルＤＭＣの各々は、対応するビット線ＢＬおよびソース線ＳＬの間に直列に配置される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。ダミーＭＪＴメモリセルＤＭＣは、データ読出の際に読出対象のＭＪＴメモリセルＭＣに流れるメモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのメモリセルである。
【００６０】
読出／書込制御回路１３０は、ライトドライバデコーダＢＬＤＫ２と、ビット線に電流を流す電流ドライバを構成するＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１２と、セレクタＳＥＬ２と、電源ノードＶｃｃａ，Ｖｃｃｂと、ＮチャネルＭＯＳトランジスタＮ５４と、ノード２１６とを含む。
【００６１】
ライトドライバデコーダＢＬＤＫ２、ＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１２は、ビット線ごとに設けられ、電源ノードＶｃｃａ，Ｖｃｃｂ、ＮチャネルＭＯＳトランジスタＮ５４、セレクタＳＥＬ２およびノード２１６とともに、対応するビット線ＢＬにデータ書込電流を流す電流駆動回路を構成する。
【００６２】
ＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１２は、従来のＭＲＡＭデバイスにおけるドライバトランジスタのゲート絶縁膜よりも膜厚の薄いゲート絶縁膜で構成される。ＰチャネルＭＯＳトランジスタＰ１２は、ノード２１６および対応するビット線ＢＬに接続され、ライトドライバデコーダＢＬＤＫ２からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１２は、上述の対応するビット線ＢＬおよび接地ノードに接続され、ライトドライバデコーダＢＬＤＫ２からの出力信号をゲートに受ける。
【００６３】
セレクタＳＥＬ２、電源ノードＶｃｃａ，ＶｃｃｂおよびＮチャネルＭＯＳトランジスタＮ５４は、電圧供給回路を構成する。セレクタＳＥＬ２は、電源ノードＶｃｃａおよびＮチャネルＭＯＳトランジスタＮ５４と、ＰチャネルＭＯＳトランジスタＰ１２のソースと接続されるノード２１６との間に接続される。
【００６４】
電源ノードＶｃｃａ，Ｖｃｃｂには、それぞれ２．５Ｖおよび１．５Ｖの電圧が印加される。セレクタＳＥＬ２は、電源ノードＶｃｃａと、ＮチャネルＭＯＳトランジスタＮ５４を介して電源ノードＶｃｃｂとから電圧を受け、活性期間中は電源ノードＶｃｃａを選択し、不活性期間中は電源ノードＶｃｃｂを選択してノード２１６に電圧を供給する。電源ノードＶｃｃｂとセレクタＳＥＬ２との間に接続されるＮチャネルＭＯＳトランジスタＮ５４は、セレクタＳＥＬ２によって不活性期間中に電源ノードＶｃｃｂが選択されたときにノード２１６の電圧レベルを１．５Ｖからさらに低減させ、ＰチャネルＭＯＳトランジスタＰ１２におけるソース−ドレイン間のリーク電流を低減するために設けられたものである。
【００６５】
また、読出／書込制御回路１３０は、ＰチャネルＭＯＳトランジスタＰ３と、セレクタＳＥＬｐと、電源ノードＶｃｃｄ，Ｖｃｃｅと、ノード２１８とをさらに含む。ＰチャネルＭＯＳトランジスタＰ３は、ビット線ごとに設けられ、セレクタＳＥＬｐ、電源ノードＶｃｃｄ，Ｖｃｃｅおよびノード２１８とともに、対応するビット線ＢＬを所定の電圧にプリチャージするプリチャージ回路を構成する。ＰチャネルＭＯＳトランジスタＰ３は、ノード２１８および対応するビット線ＢＬに接続され、図示されないライトビット線活性化信号ＷＡＣＴをゲートに受ける。セレクタＳＥＬｐは、電源ノードＶｃｃｄ，Ｖｃｃｅと、ＰチャネルＭＯＳトランジスタＰ３のソースに接続されるノード２１８との間に接続される。
【００６６】
電源ノードＶｃｃｄ，Ｖｃｃｅには、それぞれ１．５Ｖ，０．７５の電圧が印加される。セレクタＳＥＬｐは、電源ノードＶｃｃｄ，Ｖｃｃｅから電圧を受け、後述するように、活性期間中は電源ノードＶｃｃｄを選択し、不活性期間中は電源ノードＶｃｃｅを選択してノード２１８に電圧を供給する。
【００６７】
さらに、読出／書込制御回路１３０は、リードコラム線ＲＣＳＬと、読出選択ゲートＲＳＧ１，ＲＳＧ２と、データ線対ＤＩＯと、センスアンプ２０２〜２０６と、ラッチ回路２０８と、出力バッファ２１０とを含む。
【００６８】
読出／書込制御回路１３５は、ライトドライバデコーダＢＬＤＫ１と、ビット線に電流を流す電流ドライバを構成するＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１と、セレクタＳＥＬ１と、電源ノードＶｃｃａ，Ｖｃｃｂと、ＮチャネルＭＯＳトランジスタＮ５２と、ノード２１４とを含む。
【００６９】
読出／書込制御回路１３５は、読出／書込制御回路１３０の電流駆動回路の部分に対応して設けられる。読出／書込制御回路１３５の構成は、読出／書込制御回路１３０の電流駆動回路の部分と同じであり、読出／書込制御回路１３５の構成についての説明は、上述した説明と重複するので省略する。
【００７０】
次に、ＭＲＡＭデバイス１００におけるデータ書込動作および読出動作について説明する。データ書込動作については、後ほど図１３以下で詳細に説明し、まず、データ読出動作について説明する。
【００７１】
ＭＲＡＭデバイス１００においては、点線で囲まれたＭＪＴメモリセルＭＣからデータを読出すときは、そのＭＪＴメモリセルＭＣが接続されるワード線ＷＬがワード線ドライバ１２０ａによって活性化される。また、同時に、点線で囲まれたダミーＭＪＴメモリセルＤＭＣが接続されるダミーワード線ＤＷＬがワード線ドライバ１２０ａによって活性化される。そして、図示されない列デコーダによってリードコラム線ＲＣＳＬが活性化されると、読出選択ゲートＲＳＧ１，ＲＳＧ２がＯＮし、選択ビット線およびダミーＭＪＴメモリセルＤＭＣが接続されたビット線がそれぞれ読出選択ゲートＲＳＧ１，ＲＳＧ２を介してデータ線対ＤＩＯに接続される。
【００７２】
そうすると、データ線対ＤＩＯから対象のＭＪＴメモリセルＭＣおよびダミーＭＪＴメモリセルＤＭＣにプリチャージ電流が流れ、ＭＪＴメモリセルＭＣおよびダミーＭＪＴメモリセルＤＭＣの抵抗値に応じた電圧がノードＮＤ１０１，ＮＤ１０２に発生する。そして、このノードＮＤ１０１，ＮＤ１０２の電圧差をセンスアンプ２０２〜２０６によって検出し、ラッチ回路２０８および出力バッファ２１０を介してデータ入出力端子２１２にＭＪＴメモリセルＭＣに記憶されていたデータが読出される。
【００７３】
次に、ＭＲＡＭデバイス１００において、点線で囲まれたＭＪＴメモリセルＭＣにデータを書込む場合について説明する。
【００７４】
図１３は、ＭＲＡＭデバイス１００におけるデータ書込時の動作を説明するための回路図である。図１３は、図１２に示したＭＲＡＭデバイス１００の構成において、データ書込に関する部分を抽出し、かつ、詳細に示したものである。したがって、図１２における説明と重複する説明については繰返さない。
【００７５】
図１３を参照して、ライトドライバデコーダＢＬＤＫ１は、ＮＡＮＤゲートＧ１１と、ＡＮＤゲートＧ２１とからなる。ＮＡＮＤゲートＧ１１は、ノード２１４，２２０から電圧の供給を受けて動作する。ＮＡＮＤゲートＧ１１は、図示されない列デコーダ１２５から受けるデコード信号ＤＫＳおよび図示されないコントロール回路１０５から受けるライトビット線活性化信号ＷＡＣＴの論理積を演算し、その演算結果を反転した信号を出力する。ＡＮＤゲートＧ２１は、デコード信号ＤＫＳおよびライトビット線活性化信号ＷＡＣＴの論理積を演算した信号を出力する。
【００７６】
セレクタＳＥＬ１は、ＰチャネルＭＯＳトランジスタＰ６０と、ＮチャネルＭＯＳトランジスタＮ６０とからなる。また、ＭＲＡＭデバイス１００は、図１２に示されていないセレクタＳＥＬ３をさらに含む。セレクタＳＥＬ３は、ＰチャネルＭＯＳトランジスタＰ６４と、ＮチャネルＭＯＳトランジスタＮ６４とからなる。
【００７７】
ＰチャネルＭＯＳトランジスタＰ６０およびＮチャネルＭＯＳトランジスタＮ６０，Ｎ５２は、端子間に２．５Ｖの電圧がかかってもゲート絶縁膜の信頼性が確保される厚いゲート絶縁膜を有する。ＰチャネルＭＯＳトランジスタＰ６０は、電源ノードＶｃｃａとノード２１４との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ６０は、ＮチャネルＭＯＳトランジスタＮ５２とノード２１４との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。
【００７８】
また、ＰチャネルＭＯＳトランジスタＰ６４およびＮチャネルＭＯＳトランジスタＮ６４は、ノード２１４と接地ノードとの間に並列に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。ここで、ＰチャネルＭＯＳトランジスタＰ６４は、しきい値電圧が１．２Ｖ程度に設計されている。
【００７９】
セレクタＳＥＬｐは、ＰチャネルＭＯＳトランジスタＰ６７と、ＮチャネルＭＯＳトランジスタＮ６７とからなる。ＰチャネルＭＯＳトランジスタＰ６７、ＮチャネルＭＯＳトランジスタＮ６７およびＰチャネルＭＯＳトランジスタＰ３は、厚いゲート絶縁膜を有する。ＰチャネルＭＯＳトランジスタＰ６７は、電源ノードＶｃｃｄとＰチャネルＭＯＳトランジスタＰ３との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ６７は、電源ノードＶｃｃｅとＰチャネルＭＯＳトランジスタＰ３との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。
【００８０】
なお、セレクタＳＥＬ２，ＳＥＬ４は、それぞれセレクタＳＥＬ１，ＳＥＬ３に対応してビット線の反対側に設けられる。セレクタＳＥＬ２，ＳＥＬ４の構成は、セレクタＳＥＬ１，ＳＥＬ３と同じであり、その構成についての説明は、上述した説明と重複するので省略する。
【００８１】
このＭＲＡＭデバイス１００においては、チップ活性化信号／ＡＣＴがＨレベルである待機時は、電源ノードＶｃｃｅからＮチャネルＭＯＳトランジスタＮ６７およびＰチャネルＭＯＳトランジスタＰ３を経由してビット線ＢＬに印加される電圧によってビット線ＢＬがプリチャージされる。セレクタＳＥＬ１，ＳＥＬ２においては、それぞれＮチャネルＭＯＳトランジスタＮ６０，Ｎ６２がＯＮし、電源ノードＶｃｃｂが選択されている。また、セレクタＳＥＬ３，ＳＥＬ４においては、それぞれＮチャネルＭＯＳトランジスタＮ６４，Ｎ６６がＯＮし、ノード２２０，２２２の電圧レベルは接地レベルとなっている。
【００８２】
チップ活性化信号／ＡＣＴがＬレベルとなり、メモリアレイが活性化されると、セレクタＳＥＬ１，ＳＥＬ２においてそれぞれＰチャネルＭＯＳトランジスタＰ６０，Ｐ６２がＯＮし、電源ノードＶｃｃａが選択され、ノード２１４，２１６の電圧レベルが上昇する。また、セレクタＳＥＬ３，ＳＥＬ４においてそれぞれＰチャネルＭＯＳトランジスタＰ６４，Ｐ６６がＯＮする。ここで、上述したように、ＰチャネルＭＯＳトランジスタＰ６４，Ｐ６６のしきい値は１．２Ｖに設計されているので、ＰチャネルＭＯＳトランジスタＰ６４，Ｐ６６がＯＮすると、ノード２２０，２２２はそれぞれ１．２Ｖにクランプされる。
【００８３】
なお、特に図示しないが、セレクタＳＥＬ３において、ダイオード接続したＰチャネルＭＯＳトランジスタをＰチャネルＭＯＳトランジスタＰ６４と直列に接続し、この２つのＰチャネルＭＯＳトランジスタのしきい値を０．６Ｖに設計するようにしてもよい。この場合も、ノード２２０はそれぞれ１．２Ｖにクランプされる。セレクタＳＥＬ４についても同様である。
【００８４】
セレクタＳＥＬｐにおいては、ＰチャネルＭＯＳトランジスタＰ６７がＯＮし、ビット線ＢＬは、電源ノードＶｃｃｄによってプリチャージされる。すなわち、ノード２１４，２１６の電圧レベルの上昇に応じてビット線ＢＬの電圧レベルも上昇される。
【００８５】
なお、このメモリアレイが活性化され、ビット線は駆動されていない状態を、実施の形態１の説明と対応させて「スタンバイ時」と称する。
【００８６】
そして、メモリアレイが活性化された後、Ｈレベル（“１”）のデータを選択されたＭＪＴメモリセルＭＣに書込む場合には、対応するビット線のライトビット線活性化信号ＷＡＣＴがＨレベルとなり、ライトドライバデコーダＢＬＤＫ１によってＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１がそれぞれＯＮ，ＯＦＦされ、ライトドライバデコーダＢＬＤＫ２によってＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１２がそれぞれＯＦＦ，ＯＮされる。そうすると、ＰチャネルＭＯＳトランジスタＰ１１からＮチャネルＭＯＳトランジスタＮ１２へ向かう方向にデータ書込電流＋Ｉｗが流れる。
【００８７】
反対に、Ｌレベル（“０”）のデータをＭＪＴメモリセルＭＣに書込む場合には、ライトドライバデコーダＢＬＤＫ１によってＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１がそれぞれＯＦＦ，ＯＮされ、ライトドライバデコーダＢＬＤＫ２によってＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１２がそれぞれＯＮ，ＯＦＦされる。そうすると、ＰチャネルＭＯＳトランジスタＰ１２からＮチャネルＭＯＳトランジスタＮ１１へ向かう方向にデータ書込電流−Ｉｗが流れる。
【００８８】
この状態で、図示されないライトディジット線ドライバ１２０ｂによって書込対象のＭＪＴメモリセルＭＣが接続されるライトディジット線ＷＤＬが活性化され、データ書込電流が流れているビット線ＢＬおよびライトディジット線ＷＤＬの交点に配置されたＭＪＴメモリセルＭＣにデータ書込電流±Ｉｗの方向に応じた書込データが磁気的に書込まれる。なお、このビット線ＢＬに対してデータ書込電流が流れされる状態を、実施の形態１の説明に対応させて「選択時」と称する。
【００８９】
図１４〜図２０は、上述した待機時、スタンバイ時および選択時における電流駆動回路の電圧配置を説明するための図である。
【００９０】
図１４は、ＭＲＡＭデバイス１００における電流駆動回路の電圧配置を説明するためにその要部の構成を概略的に示した回路図である。図１４を参照して、電圧Ｖ１は、図１３に示したノード２１４，２１６の電圧に対応し、電圧Ｖ２は、セレクタＳＥＬｐの出力ノードの電圧に対応する。
【００９１】
図１５は、図１４に示す電流駆動回路の待機時における動作状態を示す図である。図１５を参照して、待機時においては、ＰチャネルＭＯＳトランジスタＰ３がＯＮし、ビット線ＢＬが所定の電位にプリチャージされる。なお、その他のＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２およびＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２はいずれもＯＦＦしている。
【００９２】
図１６は、図１４に示す電流駆動回路の待機時における電圧配置を示す図である。図１６を参照して、ＮＡＮＤゲートＧ１１，Ｇ１２およびＡＮＤゲートＧ２１，Ｇ２２は、いずれも、１．２Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のゲート電位Ｖｇは１．２Ｖとなり、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２のゲート電位Ｖｇは０Ｖとなる。また、電圧Ｖ１，Ｖ２は、それぞれ１．２Ｖ，０．６Ｖとなり、ビット線ＢＬの電圧ＶＢＬは０．６Ｖとなる。
【００９３】
このように、待機時、ビット線ＢＬは０．６Ｖにプリチャージされる。したがって、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２およびＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２においてソース−ドレイン間の電圧差が小さく抑えられ、膜厚の厚いゲート絶縁膜を有するトランジスタに比べてリーク電流が大きくなる膜厚の薄いゲート絶縁膜を有するトランジスタで各トランジスタを構成しても、各トランジスタにおけるリーク電流が大幅に抑えられる。
【００９４】
図１７は、図１４に示す電流駆動回路のスタンバイ時における動作状態を示す図である。スタンバイ時における電流駆動回路の動作状態は、図１５に示した待機時における動作状態と同じである。
【００９５】
図１８は、図１４に示す電流駆動回路のスタンバイ時における電圧配置を示す図である。図１８を参照して、スタンバイ時においては、ＮＡＮＤゲートＧ１１，Ｇ１２は、２．５Ｖの電源電圧および１．２Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のゲート電位Ｖｇは２．５Ｖとなる。また、電圧Ｖ１，Ｖ２は、それぞれ２．５Ｖ，１．２Ｖとなり、ビット線ＢＬの電圧ＶＢＬは１．２Ｖとなる。
【００９６】
このように、スタンバイ時、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のソース電圧は２．５Ｖに上昇する。ここで、ビット線ＢＬのプリチャージ電圧も１．２Ｖに上昇するので、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のそれぞれにおいてソース−ドレイン間には１．３Ｖの電圧差しか発生せず、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のゲート絶縁膜を従来のドライバトランジスタのゲート絶縁膜より薄く形成しても、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のゲート絶縁膜の信頼性が確保される。
【００９７】
図１９は、図１４に示す電流駆動回路の選択時における動作状態を示す図である。ここでは、Ｈレベルのデータが書込まれる場合について示される。すなわち、図１９を参照して、選択時においては、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２がそれぞれＯＮ，ＯＦＦし、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２がそれぞれＯＦＦ，ＯＮする。したがって、ビット線ＢＬには、ＰチャネルＭＯＳトランジスタＰ１１からＮチャネルＭＯＳトランジスタＮ１２へ向かう方向にデータ書込電流＋Ｉｗが流れる。
【００９８】
図２０は、図１４に示す電流駆動回路の選択時における電圧配置を示す図である。図２０を参照して、選択時におけるＮＡＮＤゲートＧ１１，Ｇ１２およびＡＮＤゲートＧ１２，Ｇ２２が受ける電圧レベルならびに電圧Ｖ１，Ｖ２は、スタンバイ時と同じである。ＰチャネルＭＯＳトランジスタＰ１１のゲート電位Ｖｇは、ＮＡＮＤゲートＧ１１の接地電圧レベルに応じて１．２Ｖとなる。ビット線ＢＬの電圧ＶＢＬは、駆動電流量をα、ＮチャネルＭＯＳトランジスタＮ１２のチャネル抵抗をβ、ビット線ＢＬの配線抵抗をＲｂｌとすると、ＶＢＬ＝α×（β＋Ｒｂｌ）となり、その値は１．０〜１．５Ｖとなる。
【００９９】
このように、選択時、ビット線ＢＬの電圧ＶＢＬは、接地レベルから上昇するが、電圧Ｖ１が２．５Ｖに上昇しているので、ＰチャネルＭＯＳトランジスタＰ１１のソース−ドレイン間電圧は１．５〜１．０Ｖが確保される。したがって、ＰチャネルＭＯＳトランジスタＰ１１は飽和領域で動作することができ、電流駆動力は確保される。
【０１００】
また、電圧Ｖ１が２．５Ｖに上昇するに際して、ＰチャネルＭＯＳトランジスタＰ１１のゲート電位ＶｇがＮＡＮＤゲートＧ１１の接地電圧レベルに応じて１．２Ｖに上昇するので、ＰチャネルＭＯＳトランジスタＰ１１のソース−ゲート間には１．３Ｖの電圧差しか発生しない。したがって、ＰチャネルＭＯＳトランジスタＰ１１のゲート絶縁膜を従来のドライバトランジスタのゲート絶縁膜より薄く形成しても、ＰチャネルＭＯＳトランジスタＰ１１のゲート絶縁膜の信頼性が確保される。
【０１０１】
なお、Ｌレベルのデータを書込む場合を考慮すれば、ＰチャネルＭＯＳトランジスタＰ１２についても、ＰチャネルＭＯＳトランジスタＰ１１と同じことが言える。
【０１０２】
また、上述の説明では、ビット線ＢＬに電流を供給するＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２について説明したが、ビット線ＢＬの電荷を放電するＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２についても、同様の考え方が適用できる。すなわち、選択時、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２に接続される接地ノードＧＮＤに接地電圧レベルよりも低い電圧が印加されるようにしてＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２による電流駆動力を向上させるようにしてもよい。
【０１０３】
図２１は、以上説明してきたＭＲＡＭデバイス１００におけるデータの読書き動作を説明する動作波形図である。図２１を参照して、ＭＲＡＭデバイス１００は、クロック信号ＣＬＫに同期して動作する。時刻Ｔ１前の電源投入後、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のソース電圧を与えるノード２１４，２１６の電圧Ｖ２１４，Ｖ２１６は、１．５Ｖ−Ｖｔｈとなる。ここで、Ｖｔｈは、図１３に示したＮチャネルＭＯＳトランジスタＮ５２，Ｎ５４のしきい値電圧であって、Ｖｔｈは０．３Ｖ程度に設計され、したがって、Ｖ２１４，Ｖ２１６は１．２Ｖ程度となる。
【０１０４】
時刻Ｔ１において、チップ活性化信号ＡＣＴがＨレベルになると、セレクタＳＥＬ１，ＳＥＬ２においてそれぞれＰチャネルＭＯＳトランジスタＰ６０，Ｐ６２がＯＮし、Ｖ２１４，Ｖ２１６は２．５Ｖに上昇する。
【０１０５】
時刻Ｔ２において、チップセレクト信号ＣＳおよびライトコマンドＷＲＴが取込まれると、それと同時に書込データが取込まれてラッチされる（ラッチａ）。そして、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬａにはデータ書込電流＋Ｉｗが流されて、選択メモリセルに対して所定レベルのデータ（“１”）が書込まれる。
【０１０６】
なお、図に示すように、データ書込電流＋Ｉｗの立上りは鈍らせている。これは、データ書込電流±Ｉｗをいきなり選択ビット線に流すと、ビット線を流れる電流の急激な変化に伴って磁場が発生し、隣接するビット線にノイズが誘起され、このノイズによってトンネル磁気抵抗素子ＴＭＲに蓄積されるデータが書換えられるのを防止するためである。
【０１０７】
時刻Ｔ３において、チップセレクト信号ＣＳおよびリードコマンドＲＤが取込まれると、選択行のワード線ＷＬおよび図示されないダミーワード線ＤＷＬが活性化される。そして、ビット線ＢＬｂおよび選択列のビット線ＢＬａにデータ読出電流Ｉｓが供給される。ビット線ＢＬｂにデータ読出電流Ｉｓが供給されるのは、ビット線ＢＬｂに接続されるダミーＭＪＴメモリセルＤＭＣからダミーデータを読出すためである。データ読出電流Ｉｓによってビット線ＢＬａ，ＢＬｂに生じた電圧はデータ線対ＤＩＯに伝達され、データ線対ＤＩＯの各々の電圧差がセンスアンプ２０２〜２０６によって検出され、データ“１”が読出データＤＯＵＴとして出力される。
【０１０８】
続いて、時刻Ｔ４において、チップセレクト信号ＣＳおよびライトコマンドＷＲＴが取込まれると、それと同時に書込データが取込まれてラッチされる（ラッチｂ）。そして、選択行のライトディジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬｂにはデータ書込電流−Ｉｗが流されて、選択メモリセルに対して所定レベルのデータ（“０”）が書込まれる。なお、データ書込電流−Ｉｗの立上りが急峻でないのは、データ書込電流＋の立上りを鈍らせたのと同じ理由による。
【０１０９】
時刻Ｔ５において、チップセレクト信号ＣＳおよびリードコマンドＲＤが取込まれると、選択行のワード線ＷＬおよび図示されないダミーワード線ＤＷＬが活性化される。そして、ビット線ＢＬａおよび選択列のビット線ＢＬｂにデータ読出電流Ｉｓが供給される。ビット線ＢＬａにデータ読出電流Ｉｓが供給されるのは、ビット線ＢＬａに接続されるダミーＭＪＴメモリセルＤＭＣからダミーデータを読出すためである。データ読出電流Ｉｓによってビット線ＢＬａ，ＢＬｂに生じた電圧はデータ線対ＤＩＯに伝達され、データ線対ＤＩＯの各々の電圧差がセンスアンプ２０２〜２０６によって検出され、データ“０”が読出データＤＯＵＴとして出力される。
【０１１０】
以上のように、実施の形態２によるＭＲＡＭデバイス１００によれば、電流駆動回路のドライバトランジスタを膜厚の薄いゲート絶縁膜で形成してもゲート絶縁膜の信頼性が確保され、かつ、電流駆動回路の電流駆動能力を確保することができる。
【０１１１】
さらに、このＭＲＡＭデバイス１００によれば、ドライバトランジスタが膜厚の薄いゲート絶縁膜で形成されていても、ゲートリーク電流およびソース−ドレイン間のリーク電流を大幅に削減することができる。
【０１１２】
［実施の形態３］
実施の形態３では、ドライバトランジスタがＮチャネルＭＯＳトランジスタで構成される電流駆動回路が示される。
【０１１３】
図２２は、この発明の実施の形態３による電流駆動回路の構成を示す回路図である。図２２を参照して、電流駆動回路２Ａは、実施の形態１による電流駆動回路２の構成において、ＰチャネルＭＯＳトランジスタＰ１に代えてＮチャネルＭＯＳトランジスタＮ２を備え、ゲート電位制御回路４に代えてゲート電位制御回路４Ａを備える。ゲート電位制御回路４Ａは、ゲート電位制御回路４の構成において、ＮＡＮＤゲートＧ１に代えてＡＮＤゲートＧ３を含む。
【０１１４】
ＮチャネルＭＯＳトランジスタＮ２は、ＮチャネルＭＯＳトランジスタＮ１やＰチャネルＭＯＳトランジスタＰ２と同様に、従来の電流駆動回路におけるドライバトランジスタのゲート絶縁膜よりも膜厚の薄いゲート絶縁膜で構成される。ＡＮＤゲートＧ３は、少なくとも１つの駆動条件信号の論理積を演算した信号を出力する。ＡＮＤゲートＧ３も、ＡＮＤゲートＧ２と同様に、図示されない電源ノードおよび接地ノードから供給される電圧に基づいて動作する。そして、ＡＮＤゲートＧ３に供給される電圧は、後述するように、この電流駆動回路２Ａの動作状態、すなわち、実施の形態１で説明した待機時、スタンバイ時および選択時に応じて変化する。
【０１１５】
なお、電流駆動回路２Ａのその他の構成は、実施の形態１による電流駆動回路２の構成と同じであるので、その説明は繰返さない。
【０１１６】
図２３は、電流駆動回路２Ａの待機時における動作状態を示す図である。図２３を参照して、待機時においては、ＰチャネルＭＯＳトランジスタＰ２がＯＮし、ノードＮＤ１が所定の電位にプリチャージされる。なお、負荷回路６は、ＯＦＦ状態、すなわち動作していない状態である。
【０１１７】
図２４は、電流駆動回路２Ａの待機時における電圧配置を示す図である。図２４を参照して、ＡＮＤゲートＧ３，Ｇ２は、いずれも、１．２Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。これにより、ＮチャネルＭＯＳトランジスタＮ２，Ｎ１のゲート電位Ｖｇは、いずれも０Ｖとなる。また、電源ノードＶｃｃ，Ｖｐｒｅには、いずれも１．２Ｖの電圧が印加される。ＰチャネルＭＯＳトランジスタＰ２がＯＮしているので、ノードＮＤ１の電圧レベルは１．２Ｖとなる。
【０１１８】
このように、待機時、ノードＮＤ１は１．２Ｖにプリチャージされる。したがって、膜厚の厚いゲート絶縁膜を有するトランジスタに比べてリーク電流が大きくなる膜厚の薄いゲート絶縁膜を有するトランジスタでＮチャネルＭＯＳトランジスタＮ２を構成しても、ＮチャネルＭＯＳトランジスタＮ２のドレイン−ソース間には電圧差がないので、ＮチャネルＭＯＳトランジスタＮ２においてリーク電流は流れない。
【０１１９】
なお、図示しないが、ＮチャネルＭＯＳトランジスタＮ１のリーク電流を考慮し、ノードＮＤ１のプリチャージ電位が電源ノードＶｃｃに印加される電位と接地電位との中間電位になるように電源ノードＶｐｒｅに印加される電圧レベルを設定してもよい。
【０１２０】
図２５は、電流駆動回路２Ａのスタンバイ時における動作状態を示す図である。スタンバイ時における電流駆動回路２Ａの動作状態は、図２３に示した待機時における動作状態と同じである。
【０１２１】
図２６は、電流駆動回路２Ａのスタンバイ時における電圧配置を示す図である。図２６を参照して、スタンバイ時においては、ＡＮＤゲートＧ３は、３．０Ｖの電源電圧および１．２Ｖの接地電圧を受けて動作する。これにより、ＮチャネルＭＯＳトランジスタＮ２のゲート電位Ｖｇは１．２Ｖとなる。電源ノードＶｃｃには２．５Ｖの電圧が印加される。ノードＮＤ１の電圧レベルは１．２Ｖである。
【０１２２】
ＡＮＤゲートＧ３の電源電圧レベルを電源ノードＶｃｃの電圧レベルよりも高く設定するのは、次に説明する選択時にＮチャネルＭＯＳトランジスタＮ２がＯＮしたときに、ＮチャネルＭＯＳトランジスタＮ２のゲート−ソース間電圧を十分に確保して電流駆動力を確保するためである。
【０１２３】
このように、スタンバイ時、電源ノードＶｃｃに受ける電圧は２．５Ｖに上昇する。ここで、ＮチャネルＭＯＳトランジスタＮ２のゲート電位Ｖｇも１．２Ｖに上昇し、ノードＮＤ１も１．２Ｖにプリチャージされているので、ＮチャネルＭＯＳトランジスタＮ２のソース−ドレイン間およびゲート−ドレイン間には１．３Ｖの電圧差しか発生せず、ＮチャネルＭＯＳトランジスタＮ２のゲート絶縁膜を従来のドライバトランジスタのゲート絶縁膜より薄く形成しても、ＮチャネルＭＯＳトランジスタＮ２のゲート絶縁膜の信頼性が確保される。
【０１２４】
図２７は、電流駆動回路２Ａの選択時における動作状態を示す図である。図２７を参照して、選択時においては、ＮチャネルＭＯＳトランジスタＮ２およびＰチャネルＭＯＳトランジスタＰ２がそれぞれＯＮ，ＯＦＦし、負荷回路６がＯＮ状態すなわち動作状態となり、電源ノードＶｃｃからＮチャネルＭＯＳトランジスタＮ２を介して負荷回路６へ電流が供給される。
【０１２５】
図２８は、電流駆動回路２Ａの選択時における電圧配置を示す図である。図２８を参照して、選択時におけるＡＮＤゲートＧ３，Ｇ２および電源ノードＶｃｃが受ける電圧レベルは、スタンバイ時と同じである。ＮチャネルＭＯＳトランジスタＮ２のゲート電位Ｖｇは、ＡＮＤゲートＧ３の電源電圧レベルに応じて３．０Ｖとなる。ノードＮＤ１の電圧レベルは、負荷回路６の等価抵抗により生じる電圧降下によって１．０〜１．５Ｖとなる。
【０１２６】
このように、選択時、ノードＮＤ１の電圧レベルは、接地レベルから上昇するが、電源ノードＶｃｃの電圧レベルが２．５Ｖに上昇しているので、ＮチャネルＭＯＳトランジスタＮ２のドレイン−ソース間電圧は１．５〜１．０Ｖが確保される。また、ＮチャネルＭＯＳトランジスタＮ２のゲート電位Ｖｇも、電源ノードＶｃｃの電圧レベルよりもさらに昇圧された３．０Ｖが印加される。したがって、ＮチャネルＭＯＳトランジスタＮ２は飽和領域で動作することができ、電流駆動力は確保される。
【０１２７】
なお、上述の説明では、電流駆動回路２Ａが負荷回路６へ電流を供給する場合（トライステート状態の第１の状態）について説明したが、電流駆動回路２ＡがノードＮＤ１の電荷を放電する場合（トライステート状態の第２の状態）においても、実施の形態１で述べたように、同様の考え方が適用できる。
【０１２８】
以上のように、実施の形態３による電流駆動回路２Ａによっても、実施の形態１による電流駆動回路２と同様の効果が得られる。
【０１２９】
［実施の形態４］
実施の形態４では、実施の形態３で説明した電流駆動回路がＭＲＡＭデバイスに適用される場合について示される。
【０１３０】
実施の形態４によるＭＲＡＭデバイス１００Ａの全体構成は、図８に示した実施の形態２によるＭＲＡＭデバイス１００の全体構成と同じであるので、その説明は繰返さない。
【０１３１】
図２９は、ＭＲＡＭデバイス１００Ａにおけるデータ書込時の動作を説明するための回路図である。図２９を参照して、ＭＲＡＭデバイス１００Ａは、図１３に示したＭＲＡＭデバイス１００の構成において、セレクタＳＥＬ５と、電源ノードＶｃｃｂ，Ｖｃｃｆと、ＮチャネルＭＯＳトランジスタＮ７２とをさらに備え、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２に代えてＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４を備え、ライトドライバデコーダＢＬＤＫ１，ＢＬＤＫ２に代えてライトドライバデコーダＢＬＤＫ１１，ＢＬＤＫ２１を備える。
【０１３２】
セレクタＳＥＬ５、電源ノードＶｃｃｂ，ＶｃｃｆおよびＮチャネルＭＯＳトランジスタＮ７２は、ライトドライバデコーダＢＬＤＫ１１，ＢＬＤＫ２１に電圧を供給する電圧供給回路を構成する。セレクタＳＥＬ５は、電源ノードＶｃｃｂおよびＮチャネルＭＯＳトランジスタＮ７２と、ノード２２４との間に接続される。
【０１３３】
セレクタＳＥＬ５は、ＰチャネルＭＯＳトランジスタＰ７０と、ＮチャネルＭＯＳトランジスタＮ７０とからなる。ＰチャネルＭＯＳトランジスタＰ７０およびＮチャネルＭＯＳトランジスタＮ７０，Ｎ７２は、端子間に２．５Ｖの電圧がかかってもゲート絶縁膜の信頼性が確保される膜厚の厚いゲート絶縁膜を有する。ＰチャネルＭＯＳトランジスタＰ７０は、電源ノードＶｃｃｆとノード２２４との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ７０は、ＮチャネルＭＯＳトランジスタＮ７２とノード２２４との間に接続され、チップ活性化信号／ＡＣＴをゲートに受ける。
【０１３４】
電源ノードＶｃｃｆには、３．０Ｖの電圧が印加される。セレクタＳＥＬ５は、電源ノードＶｃｃｆおよびＮチャネルＭＯＳトランジスタＮ７２を介して電源ノードＶｃｃｂから電圧を受け、活性期間中は電源ノードＶｃｃｆを選択し、不活性期間中は電源ノードＶｃｃｂを選択してノード２２４に電圧を供給する。
【０１３５】
そして、ＡＮＤゲートＧ１３は、ノード２２４から電源電圧を受け，ノード２２０から接地電圧の供給を受けて動作し、ＡＮＤゲートＧ１４は、ノード２２４から電源電圧を受け，ノード２２２から接地電圧の供給を受けて動作する。
【０１３６】
図２９に示したＭＲＡＭデバイス１００Ａのその他の構成は、図１３に示した実施の形態２によるＭＲＡＭデバイス１００の構成と同じであるので、その説明は繰返さない。
【０１３７】
チップ活性化信号／ＡＣＴがＨレベルである待機時、セレクタＳＥＬ５においては、ＮチャネルＭＯＳトランジスタＮ７０がＯＮし、電源ノードＶｃｃｂが選択され、ＡＮＤゲートＧ１３，Ｇ１４にはノード２２４を介して１．２Ｖの電圧が供給される。
【０１３８】
チップ活性化信号／ＡＣＴがＬレベルとなり、メモリアレイが活性化されるスタンバイ時になると、セレクタＳＥＬ５においてＰチャネルＭＯＳトランジスタＰ７０がＯＮし、電源ノードＶｃｃｆが選択され、ノード２２４の電圧レベルが３．０Ｖに上昇する。また、セレクタＳＥＬ３，ＳＥＬ４においてそれぞれＰチャネルＭＯＳトランジスタＰ６４，Ｐ６６がＯＮし、ノード２２０，２２２はそれぞれ１．２Ｖにクランプされる。
【０１３９】
そして、選択時、Ｈレベル（“１”）のデータを選択されたＭＪＴメモリセルＭＣに書込む場合には、対応するビット線のライトビット線活性化信号ＷＡＣＴがＨレベルとなり、ライトドライバデコーダＢＬＤＫ１１によってＮチャネルＭＯＳトランジスタＮ１３，Ｎ１１がそれぞれＯＮ，ＯＦＦされ、ライトドライバデコーダＢＬＤＫ２１によってＮチャネルＭＯＳトランジスタＮ１４，Ｎ１２がそれぞれＯＦＦ，ＯＮされる。そうすると、ＮチャネルＭＯＳトランジスタＮ１３からＮチャネルＭＯＳトランジスタＮ１２へ向かう方向にデータ書込電流＋Ｉｗが流れる。
【０１４０】
反対に、Ｌレベル（“０”）のデータをＭＪＴメモリセルＭＣに書込む場合には、ライトドライバデコーダＢＬＤＫ１１によってＮチャネルＭＯＳトランジスタＮ１３，Ｎ１１がそれぞれＯＦＦ，ＯＮされ、ライトドライバデコーダＢＬＤＫ２１によってＮチャネルＭＯＳトランジスタＮ１４，Ｎ１２がそれぞれＯＮ，ＯＦＦされる。そうすると、ＮチャネルＭＯＳトランジスタＮ１４からＮチャネルＭＯＳトランジスタＮ１１へ向かう方向にデータ書込電流−Ｉｗが流れる。
【０１４１】
この状態で、図示されないライトディジット線ドライバ１２０ｂによって書込対象のＭＪＴメモリセルＭＣが接続されるライトディジット線ＷＤＬが活性化され、電流が流されたビット線ＢＬおよびライトディジット線ＷＤＬの交点に配置されたＭＪＴメモリセルＭＣにデータ書込電流±Ｉｗの方向に応じた書込データが磁気的に書込まれる。
【０１４２】
図３０〜図３６は、上述した待機時、スタンバイ時および選択時における電流駆動回路の電圧配置を説明するための図である。
【０１４３】
図３０は、ＭＲＡＭデバイス１００Ａにおける電流駆動回路の電圧配置を説明するためにその要部の構成を概略的に示した回路図である。図３０を参照して、電圧Ｖ１は、図２９に示したノード２１４，２１６の電圧に対応し、電圧Ｖ２は、セレクタＳＥＬｐの出力ノードの電圧に対応する。
【０１４４】
図３１は、図３０に示す電流駆動回路の待機時における動作状態を示す図である。図３１を参照して、待機時においては、ＰチャネルＭＯＳトランジスタＰ３がＯＮし、ビット線ＢＬが所定の電位にプリチャージされる。なお、その他のＮチャネルＭＯＳトランジスタＮ１１〜Ｎ１４はいずれもＯＦＦしている。
【０１４５】
図３２は、図３０に示す電流駆動回路の待機時における電圧配置を示す図である。図３２を参照して、ＡＮＤゲートＧ１３，Ｇ１４，Ｇ２１，Ｇ２２は、いずれも、１．２Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。これにより、ＮチャネルＭＯＳトランジスタＮ１１〜Ｎ１４のゲート電位Ｖｇはいずれも０Ｖとなる。また、電圧Ｖ１，Ｖ２は、それぞれ１．２Ｖ，０．６Ｖとなり、ビット線ＢＬの電圧ＶＢＬは０．６Ｖとなる。
【０１４６】
このように、待機時、ビット線ＢＬは０．６Ｖにプリチャージされる。したがって、ＮチャネルＭＯＳトランジスタＮ１１〜Ｎ１４においてソース−ドレイン間の電圧差が小さく抑えられ、膜厚の厚いゲート絶縁膜を有するトランジスタに比べてリーク電流が大きくなる膜厚の薄いゲート絶縁膜を有するトランジスタで各トランジスタを構成しても、各トランジスタにおけるリーク電流が大幅に抑えられる。
【０１４７】
図３３は、図３０に示す電流駆動回路のスタンバイ時における動作状態を示す図である。スタンバイ時における電流駆動回路の動作状態は、図３１に示した待機時における動作状態と同じである。
【０１４８】
図３４は、図３０に示す電流駆動回路のスタンバイ時における電圧配置を示す図である。図３４を参照して、スタンバイ時においては、ＡＮＤゲートＧ１３，Ｇ１４は、３．０Ｖの電源電圧および１．２Ｖの接地電圧を受けて動作する。これにより、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のゲート電位Ｖｇは１．２Ｖとなる。ただし、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４は、しきい値電圧が１．２Ｖ以上に設計されているのでＯＦＦ状態である。また、電圧Ｖ１，Ｖ２は、それぞれ２．５Ｖ，１．２Ｖとなり、ビット線ＢＬの電圧ＶＢＬは１．２Ｖとなる。
【０１４９】
このように、スタンバイ時、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のドレイン電圧は２．５Ｖに上昇する。ここで、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のゲート電圧も１．２Ｖに上昇しており、かつ、ビット線ＢＬのプリチャージ電圧も１．２Ｖに上昇するので、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のそれぞれにおいてドレイン−ゲート間およびドレイン−ソース間には１．３Ｖの電圧差しか発生せず、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のゲート絶縁膜を従来のドライバトランジスタのゲート絶縁膜より薄く形成しても、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のゲート絶縁膜の信頼性が確保される。
【０１５０】
図３５は、図３０に示す電流駆動回路の選択時における動作状態を示す図である。ここでは、Ｈレベルのデータが書込まれる場合について示される。すなわち、図３５を参照して、選択時においては、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１２がＯＮし、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１４がＯＦＦする。したがって、ビット線ＢＬには、ＮチャネルＭＯＳトランジスタＮ１３からＮチャネルＭＯＳトランジスタＮ１２へ向かう方向にデータ書込電流＋Ｉｗが流れる。
【０１５１】
図３６は、図３０に示す電流駆動回路の選択時における電圧配置を示す図である。図３６を参照して、選択時におけるＡＮＤゲートＧ１３，Ｇ１４，Ｇ１２，Ｇ２２が受ける電圧レベルならびに電圧Ｖ１，Ｖ２は、スタンバイ時と同じである。ＮチャネルＭＯＳトランジスタＮ１３のゲート電位Ｖｇは、ＡＮＤゲートＧ１３の電源電圧レベルに応じて３．０Ｖとなる。ビット線ＢＬの電圧ＶＢＬは、上述したように、１．０〜１．５Ｖとなる。
【０１５２】
このように、選択時、ビット線ＢＬの電圧ＶＢＬは、接地レベルから上昇するが、電圧Ｖ１が２．５Ｖに上昇しているので、ＮチャネルＭＯＳトランジスタＮ１３のドレイン−ソース間電圧は１．５〜１．０Ｖが確保される。また、電圧Ｖ１の上昇に応じてＡＮＤゲートの電源電圧も電圧Ｖ１よりさらに昇圧された３．０Ｖに上昇している。したがって、ＮチャネルＭＯＳトランジスタＮ１３は飽和領域で動作することができ、電流駆動力は確保される。
【０１５３】
なお、Ｌレベルのデータを書込む場合を考慮すれば、ＮチャネルＭＯＳトランジスタＮ１４についても、ＮチャネルＭＯＳトランジスタＮ１３と同じことが言える。
【０１５４】
また、上述の説明では、ビット線ＢＬに電流を供給するＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４について説明したが、ビット線ＢＬの電荷を放電するＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２についても、実施の形態２で述べたように、同様の考え方が適用できる。
【０１５５】
以上のように、実施の形態４によるＭＲＡＭデバイス１００Ａによっても、実施の形態２によるＭＲＡＭデバイス１００と同様の効果が得られる。
【０１５６】
［実施の形態５］
実施の形態５では、実施の形態３で説明した電流駆動回路がＯＵＭデバイスに適用される場合について示される。以下では、まず、ＯＵＭデバイスにおけるメモリセルの構造について説明する。
【０１５７】
図３７は、ＯＵＭデバイスのメモリアレイの構成を示す平面図である。図３７を参照して、行列状にメモリセル（以下、「ＯＵＭセル」と称する。）が配置され、メモリセルの行および列に対応してそれぞれワード線ＷＬおよびビット線ＢＬが配置される。ＯＵＭセルにおいては、カルコゲナイド層ＣＨＬがヒーター１２０２によって加熱され、カルコゲナイド層ＣＨＬの相変化領域がその加熱プロセスに応じて結晶化もしくはアモルファス化される。
【０１５８】
図３８は、図３７に示したＯＵＭデバイスのメモリアレイの断面構造を示す断面図である。図３８を参照して、ＯＵＭセルにおいては、カルコゲナイド層ＣＨＬがビット線ＢＬおよびヒーター１２０２で挟まれ、ヒーター１２０２は、Ｎ型層で構成されるワード線ＷＬ内に形成されるＰ型層１２０４に接続される。ワード線ＷＬは、Ｐ型半導体基板１２０６内に形成され、Ｐ型層１２０４、Ｎ型層のワード線ＷＬおよびＰ型半導体基板１２０６によってＰＮＰ型寄生バイポーラトランジスタが構成される。
【０１５９】
データ書込時は、データ書込対象のＯＵＭセル（以下、データ書込および読出対象のＯＵＭセルを「選択ＯＵＭセル」とも称する。）が接続されるビット線ＢＬにデータ書込電流Ｉｗが流され、選択ＯＵＭセルが接続されるワード線ＷＬが不活性化される。そうすると、選択ＯＵＭセルにおいてＰＮＰ型寄生バイポーラトランジスタがＯＮし、ビット線ＢＬからカルコゲナイド層ＣＨＬ、ヒーター１２０２およびそのヒーター１２０２の下部に形成されたＰＮＰ寄生バイポーラトランジスタを経由するセル電流Ｉｃｅｌｌが流れる。このセル電流Ｉｃｅｌｌとヒーター１２０２の加熱抵抗とによってヒーター１２０２が発熱し、この熱によってカルコゲナイド層ＣＨＬを相変化させる。
【０１６０】
具体的には、ヒーター１２０２の発熱によってカルコゲナイド層ＣＨＬは一旦溶融状態となり、その状態から徐冷するとカルコゲナイド層ＣＨＬは結晶化され、急冷するとアモルファス化される。この徐冷および急冷の制御については、ビット線を駆動する駆動回路において容量を選択的に接続することによって行なわれる。すなわち、徐冷時は容量を接続して電流を徐々に低下させ、急冷時は容量を非接続にして電流を瞬時にＯＦＦさせる。
【０１６１】
カルコゲナイド層ＣＨＬは、相状態によって電気抵抗が変化するので、カルコゲナイド層ＣＨＬの電気抵抗Ｒｍａｘ（アモルファス状態に対応）およびＲｍｉｎ（結晶状態に対応）をそれぞれ記憶データ“１”および“０”に対応付けることによって、データを不揮発的に記憶することができる。
【０１６２】
図３９は、この発明の実施の形態５によるＯＵＭデバイスの要部の構成を示す回路図である。図３９においては、説明の関係上、データ書込動作に関する部分についてその要部の構成が示されている。なお、データ読出動作に関する部分については、後ほど図４０において説明する。
【０１６３】
図３９を参照して、メモリアレイ１１０ｃには、上述したＯＵＭセルが配置され、ＯＵＭセルの各々は、対応するビット線とコレクタ線ＣＬとの間に接続される、カルコゲナイド層ＣＨＬ、図示されないヒーターおよびアクセストランジスタＡＴＲを含む。ここで、コレクタ線ＣＬは、上述したＰ型半導体基板１２０６であり、アクセストランジスタＡＴＲは、上述したＰＮＰ寄生バイポーラトランジスタである。
【０１６４】
メモリアレイ１１０ｄ，１１０ｅには、メモリアレイ１１０ｃにおけるＯＵＭセルと同様の構成を有するダミーＯＵＭセルＤＭＣａ，ＤＭＣｂがそれぞれ行方向に配列される。ダミーＯＵＭセルＤＭＣａ，ＤＭＣｂにおいては、カルコゲナイド層がそれぞれ電気抵抗ＲｍａｘおよびＲｍｉｎの抵抗値を示す相状態にある。ダミーＯＵＭセルＤＭＣａ，ＤＭＣｂは、後述する１セルモードでこのＯＵＭデバイスが使用されるときに、データ読出の際に選択ＯＵＭセルに流れるセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのメモリセルである。
【０１６５】
ＯＵＭデバイス１０１は、ライトドライバ３２４と、ライトドライバデコーダＢＬＤＫと、セレクタＳＥＬ１１と、電源ノードＶｃｃａ，Ｖｃｃｂと、ＮチャネルＭＯＳトランジスタＮ１５２と、ノード３２０と、トライステート制御部ＴＳＣとを備える。ライトドライバ３２４は、ＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２を含む。
【０１６６】
ライトドライバ３２４およびトライステート制御部ＴＳＣは、ビット線ごとに設けられ、電源ノードＶｃｃａ，Ｖｃｃｂ、ＮチャネルＭＯＳトランジスタＮ１５２、セレクタＳＥＬ１１、ノード３２０およびライドドライバデコーダＢＬＤＫとともに、対応するビット線に電流を流す電流駆動回路を構成する。
【０１６７】
ＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２は、従来のＯＵＭデバイスにおけるドライバトランジスタのゲート絶縁膜よりも膜厚の薄いゲート絶縁膜で構成される。ＮチャネルＭＯＳトランジスタＮ１０１は、ノード３２０とビット線ＢＬとの間に接続され、ライトドライバデコーダＢＬＤＫからの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１０２は、ビット線ＢＬと接地ノードＧＮＤとの間に接続され、ライトドライバデコーダＢＬＤＫからの出力信号をゲートに受ける。
【０１６８】
セレクタＳＥＬ１１、電源ノードＶｃｃａ，ＶｃｃｂおよびＮチャネルＭＯＳトランジスタＮ１５２は、電圧供給回路を構成する。セレクタＳＥＬ１１は、電源ノードＶｃｃａおよびＮチャネルＭＯＳトランジスタＮ１５２と、ＮチャネルＭＯＳトランジスタＮ１０１のドレインと接続されるノード３２０との間に接続される。
【０１６９】
電源ノードＶｃｃａ，Ｖｃｃｂには、それぞれ２．５Ｖおよび１．５Ｖの電圧が印加される。セレクタＳＥＬ１１は、電源ノードＶｃｃａと、ＮチャネルＭＯＳトランジスタＮ１５２を介して電源ノードＶｃｃｂとから電圧を受け、活性期間中は電源ノードＶｃｃａを選択し、不活性期間中は電源ノードＶｃｃｂを選択してノード３２０に電圧を供給する。ＮチャネルＭＯＳトランジスタＮ１５２は、電源ノードＶｃｃｂとセレクタＳＥＬ１１との間に接続され、セレクタＳＥＬ１１によって不活性期間中に電源ノードＶｃｃｂが選択されたときにノード３２０の電圧レベルを１．５Ｖからさらに低減させ、ＮチャネルＭＯＳトランジスタＮ１０１におけるドレイン−ソース間のリーク電流を低減するために設けられたものである。
【０１７０】
また、ＯＵＭデバイス１０１は、セレクタＳＥＬｐ１と、電源ノードＶｃｃｄと、ＮチャネルＭＯＳトランジスタＮ１５４，Ｎ１５６と、ノード３２２とをさらに備える。ＮチャネルＭＯＳトランジスタＮ１５６は、ビット線ごとに設けられ、セレクタＳＥＬｐ１、電源ノードＶｃｃｄ、セレクタＳＥＬｐ１に接続される接地ノードＧＮＤおよびノード３２２とともに、対応するビット線ＢＬを所定の電圧にプリチャージするプリチャージ回路を構成する。
【０１７１】
ＮチャネルＭＯＳトランジスタＮ１５６は、ノード３２２および対応するビット線に接続され、図示されないライトビット線活性化信号ＷＡＣＴをゲートに受ける。セレクタＳＥＬｐ１は、ＮチャネルＭＯＳトランジスタＮ１５４および接地ノードＧＮＤと、ＮチャネルＭＯＳトランジスタＮ１５６のドレインに接続されるノード３２２との間に接続される。
【０１７２】
電源ノードＶｃｃｄには、ＰＮＰ寄生バイポーラトランジスタで構成されるアクセストランジスタＡＴＲのＰＮ接合に電流が流れない範囲で高い電圧が印加される。セレクタＳＥＬｐ１は、後述するように、活性期間中は電源ノードＶｃｃｄを選択し、不活性期間中は接地ノードＧＮＤを選択してノード３２２に電圧を供給する。
【０１７３】
さらに、ＯＵＭデバイス１０１は、ラッチ回路ＬＡＴと、書込選択ゲートＷＳＧ１１〜ＷＳＧ２２と、ＡＮＤゲート３１２〜３１８と、データ線ＤＩＯ１と、ワード線デコーダＷＬＤＫと、ワード線ドライバＷＬＤＶと、電源ノード３０２とを備える。
【０１７４】
次に、このＯＵＭデバイス１０１におけるデータ書込動作について説明する。このＯＵＭデバイス１０１は、１セルモードと２セルモードとの２種類のモードで動作が可能である。１セルモードとは、１ビットデータに対し１つのメモリセルが割当てられるモードであり、２セルモードとは、１ビットデータに対し列方向に隣接する２つのメモリセルが割当てられ、一方のメモリセルが他方のメモリセルの反転データを記憶するモードである。
【０１７５】
以下では、２セルモード時の書込動作について説明するが、１セルモード時の書込動作については、２セルモード時の一方のメモリセルへの書込動作と同じである。
【０１７６】
メモリアレイが活性化されていない待機時、トライステート制御部ＴＳＣは不活性化されており、ＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２はすべてＯＦＦしている。セレクタＳＥＬｐ１は接地ノードＧＮＤを選択し、ビット線ＢＬは接地電圧レベルにプリチャージされる。セレクタＳＥＬ１１は、電源ノードＶｃｃｂを選択する。ここで、電源ノードＶｃｃｂとセレクタＳＥＬ１１との間には、ダイオード接続されたＮチャネルＭＯＳトランジスタＮ１５２が設けられているため、ノード３２０は、電源ノードＶｃｃｂに印加された電圧１．５ＶからＮチャネルＭＯＳトランジスタＮ１５２のしきい値電圧分低い電圧レベルとなる。したがって、ＮチャネルＭＯＳトランジスタＮ１０１において、ドレイン−ゲート間の電圧差およびドレイン−ソース間の電圧差が低減され、ＮチャネルＭＯＳトランジスタＮ１０１におけるリーク電流が低減される。
【０１７７】
メモリアレイが活性化されると、セレクタＳＥＬ１１は、電源ノードＶｃｃａを選択し、ノード３２０の電圧が２．５Ｖに上昇する。また、セレクタＳＥＬｐ１は、電源ノードＶｃｃｄを選択し、ビット線ＢＬは、ＰＮＰ寄生バイポーラトランジスタで構成されるアクセストランジスタＡＴＲのＰＮ接合に電流が流れない範囲でプリチャージされる。すなわち、ノード３２０の電圧レベルの上昇に応じてビット線ＢＬの電圧レベルも上昇される。
【０１７８】
この状態では、トライステート制御部ＴＳＣは、ＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２をすべてＯＦＦにしている。ここで、ライトドライバデコーダＢＬＤＫは、ＮチャネルＭＯＳトランジスタＮ１０１のゲート電位を１．２Ｖ程度に上昇させる。ただし、ＮチャネルＭＯＳトランジスタＮ１０１のしきい値電圧は、１．２Ｖ以上に設計されており、ＮチャネルＭＯＳトランジスタＮ１０１はＯＮしない。
【０１７９】
上述したように、ＮチャネルＭＯＳトランジスタＮ１０１のドレイン電圧は２．５Ｖに上昇するが、それに応じてゲート電圧も上昇し、かつ、ソースと接続されるビット線も所定の電圧にプリチャージされるので、ＮチャネルＭＯＳトランジスタＮ１０１のゲート絶縁膜には過大な電圧が印加されることはなく、ゲート絶縁膜の信頼性は確保される。
【０１８０】
なお、メモリアレイが活性化されているがライトドライバ３２４がＯＦＦしている状態は、実施の形態３における「スタンバイ時」に対応する。
【０１８１】
メモリアレイが活性化された後、点線で囲まれたＯＵＭセルＭＣａおよびＯＵＭセルＭＣａが記憶するデータの反転データを記憶するＯＵＭセルＭＣｂにデータを書込むときは、２セルデコード信号ＤＫ２およびコラム選択線ＣＳＬａ，ＣＳＬｂが活性化され、書込選択ゲートＷＳＧ１２，ＷＳＧ２２がＯＮする。そして、データ線ＤＩＯ１上の書込データが、書込選択ゲートＷＳＧ１２を介してビット線ＢＬａに対応するラッチ回路ＬＡＴに取込まれてラッチされ、一方、インバータＩｖによってデータ線ＤＩＯ１上の書込データが反転されたデータが、書込選択ゲートＷＳＧ２２を介してビット線ＢＬｂに対応するラッチ回路ＬＡＴに取込まれてラッチされる。
【０１８２】
次いで、トライステート制御部ＴＳＣによって選択ビット線ＢＬａ，ＢＬｂに対応するライトドライバ３２４が同時に駆動され、ワード線デコーダＷＬＤＫによってワード線ドライバＷＬＤＶが不活性化される。
【０１８３】
たとえば、Ｌレベル（“０”）のデータをＯＵＭセルＭＣａに書込み、その反転データであるＨレベル（“１”）のデータをＯＵＭセルＭＣｂに書込む場合には、ＯＵＭセルＭＣａ，ＭＣｂに接続されるワード線ＷＬが不活性化され、それとともにビット線ＢＬａ，ＢＬｂに対応するライトドライバ３２４のＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２がそれぞれＯＮ，ＯＦＦされ、ビット線ＢＬａ，ＢＬｂにデータ書込電流Ｉｗが流れる。これによって、ＯＵＭセルＭＣａ，ＭＣｂの図示されないヒーターが加熱され、ＯＵＭセルＭＣａ，ＭＣｂのカルコゲナイド層ＣＨＬが溶融化される。
【０１８４】
その後、ビット線ＢＬａ，ＢＬｂからそれぞれＯＵＭセルＭＣａ，ＭＣｂに流れていた電流がＯＦＦされる。その際、ビット線ＢＬａ側では電流を徐々に低下させ、ビット線ＢＬｂ側では瞬時に電流を低下させるように各ビット線に対応するトライステート制御部ＴＳＣが対応するライトドライバ３２４を制御することによって、ＯＵＭセルＭＣａのカルコゲナイド層ＣＨＬは、徐冷されて結晶化され、ＯＵＭセルＭＣｂのカルコゲナイド層ＣＨＬは、急冷されてアモルファス化される。すなわち、ＯＵＭセルＭＣａ，ＭＣｂにそれぞれデータ“０”，“１”が書込まれる。
【０１８５】
なお、上述の説明では、ビット線に電流を供給するＮチャネルＭＯＳトランジスタＮ１０１のドレイン電圧が上昇する場合について説明したが、ビット線の電荷を放電するＮチャネルＭＯＳトランジスタＮ１０２についても、同様の考え方が適用できる。すなわち、選択時、ＮチャネルＭＯＳトランジスタＮ１０２に接続される接地ノードＧＮＤに接地電圧レベルよりも低い電圧が印加されるようにしてＮチャネルＭＯＳトランジスタＮ１０２による電流駆動力を向上させるようにしてもよい。
【０１８６】
図４０は、この発明の実施の形態５によるＯＵＭデバイスの要部の構成を示す回路図である。上述したように、図４０においては、データ読出動作に関する部分についてその要部の構成が示されている。
【０１８７】
図４０を参照して、ＯＵＭデバイス１０１は、読出選択ゲートＲＳＧ１１〜ＲＳＧ２２と、ダミーデータ読出ゲートＳＲＧ１，ＳＲＧ２と、データ線ＤＩＯ２と、ダミーデータ線ＤＤＩＯ１，ＤＤＩＯ２と、スイッチＳＷ１，ＳＷ２と、センスアンプ１２０８〜１２１２と、ラッチ回路１２１４と、出力バッファ１２１６とをさらに備える。スイッチＳＷ１，ＳＷ２は、それぞれ接点Ｐａ〜Ｐｃおよび接点Ｐｄ〜Ｐｆを含む。図示されているその他の構成は、図３９で既に説明しているので、その説明は繰返さない。
【０１８８】
１セルモード時において、点線で囲まれたＯＵＭセルＭＣａからデータを読出すときは、そのＯＵＭセルＭＣａが接続されるワード線ＷＬがワード線ドライバＷＬＤＶによって不活性化される。そして、１セルデコード信号ＤＫ１ａおよびコラム選択線ＣＳＬａが活性化され、読出選択ゲートＲＳＧ１１がＯＮして、選択ビット線ＢＬａが読出選択ゲートＲＳＧ１１を介してデータ線ＤＩＯ１と接続される。
【０１８９】
また、１セルモード時は、ダミーデータ読出ゲートＳＲＧ１，ＳＲＧ２がＯＮされ、ダミービット線ＤＢＬａ，ＤＢＬｂがそれぞれダミーデータ線ＤＤＩＯ１，ＤＤＩＯ２と接続される。さらに、スイッチＳＷ１において、接点Ｐａが接点Ｐｃに接続され、スイッチＳＷ２において、接点Ｐｄが接点Ｐｆに接続される。
【０１９０】
そうすると、データ線ＤＩＯ１およびダミーデータ線ＤＤＩＯ１，ＤＤＩＯ２から選択ワード線ＷＬに接続されたＯＵＭセルＭＣａ，ダミーＯＵＭセルＤＭＣａ，ＤＭＣｂにそれぞれプリチャージ電流が流れ、ＯＵＭセルＭＣａ，ダミーＯＵＭセルＤＭＣａ，ＤＭＣｂの抵抗値に応じた電圧がデータ線ＤＩＯ１およびダミーデータ線ＤＤＩＯ１，ＤＤＩＯ２に発生する。そして、データ線ＤＩＯ１およびダミーデータ線ＤＤＩＯ１ならびにデータ線ＤＩＯ１およびダミーデータ線ＤＤＩＯ２の電圧差がそれぞれセンスアンプ１２０８，１２１０によって検出され、センスアンプ１２０８，１２１０からの出力信号をセンスアンプ１２１２によってさらに比較することによって、ＯＵＭメモリセルＭＣａに記憶されていたデータのレベルが判定される。
【０１９１】
２セルモード時において、ＯＵＭセルＭＣａおよびＯＵＭセルＭＣａが記憶するデータの反転データを記憶するＯＵＭセルＭＣｂからデータを読出すときは、ＯＵＭセルＭＣａ，ＭＣｂが接続されるワード線ＷＬがワード線ドライバＷＬＤＶによって不活性化される。また、２セルモード時は、２セルデコード信号ＤＫ２およびリードコラム選択線ＣＳＬａ，ＣＳＬｂが活性化され、読出選択ゲートＲＳＧ１２，ＲＳＧ２２がＯＮして、選択ビット線ＢＬａ，ＢＬｂがそれぞれ読出選択ゲートＲＳＧ１２，ＲＳＧ２２を介してデータ線ＤＩＯ１，ＤＩＯ２と接続される。さらに、スイッチＳＷ１において、接点Ｐａが接点Ｐｂに接続され、スイッチＳＷ２において、接点Ｐｄが接点Ｐｅに接続される。
【０１９２】
そうすると、データ線ＤＩＯ１，ＤＩＯ２から選択ワード線ＷＬに接続されたＯＵＭセルＭＣａ，ＭＣｂにそれぞれプリチャージ電流が流れ、ＯＵＭセルＭＣａ，ＭＣｂの抵抗値に応じた電圧がデータ線ＤＩＯ１，ＤＩＯ２に発生する。そして、データ線ＤＩＯ１，ＤＩＯ２の電圧差がセンスアンプ１２０８，１２１０によって検出され、センスアンプ１２０８，１２１０から出力される互いに相補な出力信号をセンスアンプ１２１２によって比較することによって、記憶されていたデータのレベルが判定される。
【０１９３】
図４１は、ＯＵＭデバイス１０１におけるデータの読書き動作を説明する動作波形図である。図４１を参照して、ＯＵＭデバイス１０１は、クロック信号ＣＬＫに同期して動作する。時刻Ｔ１前の電源投入後、セレクタＳＥＬ１１は電源ノードＶｃｃｂを選択し、ＮチャネルＭＯＳトランジスタＮ１０１のドレイン電圧を与えるノード３２０の電圧Ｖ３２０は、１．５Ｖ−Ｖｔｈとなる。ここで、Ｖｔｈは、図３９に示したＮチャネルＭＯＳトランジスタＮ１５２のしきい値電圧であって、Ｖｔｈは０．３Ｖ程度であることから、Ｖ３２０は１．２Ｖ程度となる。
【０１９４】
時刻Ｔ１において、チップ活性化信号ＡＣＴがＨレベルになると、セレクタＳＥＬ１１は電源ノードＶｃｃａを選択し、Ｖ３２０は２．５Ｖに上昇する。
【０１９５】
時刻Ｔ２においては、１セルモードでのＯＵＭセルＭＣａへのデータ書込みが指示される。チップセレクト信号ＣＳおよびライトコマンドＷＲＴが取込まれ、１セルモードでの動作指示に応じて１セルデコード信号ＤＫ１ａが活性化されると、それと同時に書込データが取込まれ、ＯＵＭセルＭＣａが接続されるビット線ＢＬａに対応するラッチ回路ＬＡＴに書込データがラッチされる（ラッチａ）。そして、選択ワード線ＷＬが不活性化され、選択列のビット線ＢＬａにデータ書込電流Ｉｗが流されて、ＯＵＭセルＭＣａに対して所定レベルのデータが書込まれる。
【０１９６】
時刻Ｔ３において、チップセレクト信号ＣＳおよびリードコマンドＲＤが取込まれ、１セルデコード信号ＤＫ１ａが活性化されると、選択ワード線ＷＬが不活性化される。そして、ビット線ＢＬａおよび図示されないダミービット線ＤＢＬａ，ＤＢＬｂにデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってビット線ＢＬａおよびダミービット線ＤＢＬａ，ＤＢＬｂに生じた電圧は、それぞれデータ線対ＤＩＯ１およびダミーデータ線ＤＤＩＯ１，ＤＤＩＯ２に伝達され、データ線対ＤＩＯ１とダミーデータ線ＤＤＩＯ１，ＤＤＩＯ２との電圧差がセンスアンプ１２０８〜１２１２によって検出され、ＯＵＭセルＭＣａに記憶されていたデータが読出データＤＯＵＴとして出力される。
【０１９７】
時刻Ｔ４においては、チップセレクト信号ＣＳおよびリードコマンドＲＤが取込まれ、かつ、１セルデコード信号ＤＫ１ｂが活性化されて、ＯＵＭセルＭＣｂからのデータ読出動作が指示されている。
【０１９８】
時刻Ｔ５においては、２セルモードでのＯＵＭセルＭＣａ，ＭＣｂへのデータ書込みが指示される。チップセレクト信号ＣＳおよびライトコマンドＷＲＴが取込まれ、２セルデコード信号ＤＫ２が活性化されると、それと同時に書込データが取込まれ、ＯＵＭセルＭＣａが接続されるビット線ＢＬａに対応するラッチ回路ＬＡＴに書込データがラッチされ（ラッチａ）、ＯＵＭセルＭＣｂが接続されるビット線ＢＬｂに対応するラッチ回路ＬＡＴに書込データの反転データがラッチされる（ラッチｂ）。そして、選択ワード線ＷＬが不活性化され、選択列のビット線ＢＬａ，ＢＬｂにデータ書込電流Ｉｗが流されて、ＯＵＭセルＭＣａ，ＭＣｂに対してそれぞれ書込データおよびその反転データが書込まれる。
【０１９９】
時刻Ｔ６において、チップセレクト信号ＣＳおよびリードコマンドＲＤが取込まれ、２セルデコード信号ＤＫ２が活性化されると、選択ワード線ＷＬが不活性化され、ビット線ＢＬａ，ＢＬｂにデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってビット線ＢＬａ，ＢＬｂに生じた電圧は、それぞれデータ線ＤＩＯ１，ＤＩＯ２に伝達され、データ線ＤＩＯ１，ＤＩＯ２の電圧差がセンスアンプ１２０８〜１２１２によって検出され、ＯＵＭセルＭＣａに記憶されていたデータが読出データＤＯＵＴとして出力される。
【０２００】
以上のように、実施の形態５によるＯＵＭデバイス１０１によれば、電流駆動回路のドライバトランジスタを膜厚の薄いゲート絶縁膜で形成してもゲート絶縁膜の信頼性が確保され、かつ、電流駆動回路の電流駆動能力を確保することができる。
【０２０１】
さらに、このＯＵＭデバイス１０１によれば、ドライバトランジスタが膜厚の薄いゲート絶縁膜で形成されていても、ゲートリーク電流およびソース−ドレイン間のリーク電流を大幅に削減することができる。
【０２０２】
［実施の形態６］
実施の形態２によるＭＲＡＭデバイス１００では、電流駆動回路がビット線ごとに、かつ、ビット線の両側に設けられので、その数は相当数になる。実施の形態６では、電流駆動回路の数を削減したＭＲＡＭデバイスが示される。
【０２０３】
図４２は、実施の形態６によるＭＲＡＭデバイスの電流駆動回路に関する部分の構成を示す回路図である。図４２においては、実施の形態２で説明した図１３に対応する回路図が示され、複数あるビット線のうち隣接する４本のビット線に関する部分についてのみ示されている。
【０２０４】
図４２を参照して、ビット線ＢＬａは、一端がビット線ＢＬｂと接続され、ビット線ＢＬａ，ＢＬｂの接続された側の電流駆動回路は、ビット線ＢＬａ，ＢＬｂによって共有される。また、ビット線ＢＬｃは、ビット線ＢＬａ，ＢＬｂが接続された側と反対側の端部においてビット線ＢＬｄと接続され、ビット線ＢＬｃ，ＢＬｄの接続された側の電流駆動回路は、ビット線ＢＬｃ，ＢＬｄによって共有される。なお、各ビット線において、隣接するビット線と接続されていない側においては、各々のビット線に対応して電流駆動回路が設けられている。
【０２０５】
待機時およびスタンバイ時にビット線をプリチャージするプリチャージ回路は、一端が接続された隣接する２本のビット線に対して１つ設けられる。すなわち、ビット線ＢＬａ，ＢＬｂに対して、ＰチャネルＭＯＳトランジスタＰ３、セレクタＳＥＬｐａおよび電源ノードＶｃｃｄ，Ｖｃｃｅで構成されるプリチャージ回路が１つ備えられ、ビット線ＢＬｃ，ＢＬｄに対して、ＰチャネルＭＯＳトランジスタＰ４、セレクタＳＥＬｐｂおよび電源ノードＶｃｃｄ，Ｖｃｃｅで構成されるプリチャージ回路が１つ備えられる。ＰチャネルＭＯＳトランジスタＰ３，Ｐ４は、それぞれライトビット線活性化信号ＷＡＣＴ１，ＷＡＣＴ２をゲートに受けて動作する。
【０２０６】
その他の構成は、図１３に示した実施の形態２によるＭＲＡＭデバイス１００の構成と同じであるので、その説明は繰返さない。
【０２０７】
このような構成とすることで、この例では、ビット線４本に対して電流駆動回路およびプリチャージ回路の数が２つずつ削減され、装置面積の縮小化が図られる。
【０２０８】
図４３〜図５１は、実施の形態６によるＭＲＡＭデバイスにおいて、待機時、スタンバイ時および選択時における電流駆動回路の電圧配置を説明するための図である。
【０２０９】
図４３は、実施の形態６によるＭＲＡＭデバイスにおける電流駆動回路の電圧配置を説明するためにその要部の構成を概略的に示した回路図である。図４３を参照して、電圧Ｖ１は、図４２に示したノード２１４，２１６の電圧に対応し、電圧Ｖ２は、セレクタＳＥＬｐａ，ＳＥＬｐｂの出力ノードの電圧に対応する。
【０２１０】
図４４は、図４３に示す電流駆動回路の待機時における動作状態を示す図である。図４４を参照して、待機時においては、ＰチャネルＭＯＳトランジスタＰ３，Ｐ４がＯＮし、ビット線ＢＬａ〜ＢＬｄが所定の電位にプリチャージされる。なお、その他のＰチャネルＭＯＳトランジスタＰ１１〜Ｐ３２およびＮチャネルＭＯＳトランジスタＮ１１〜Ｎ３２は、いずれもＯＦＦしている。
【０２１１】
図４５は、図４３に示す電流駆動回路の待機時における電圧配置を示す図である。図４５を参照して、ＮＡＮＤゲートＧ１１〜Ｇ５２およびＡＮＤゲートＧ２１〜Ｇ６２は、いずれも、１．２Ｖの電源電圧および０Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ３２のゲート電位Ｖｇは１．２Ｖとなり、ＮチャネルＭＯＳトランジスタＮ１１〜Ｎ３２のゲート電位Ｖｇは０Ｖとなる。また、電圧Ｖ１，Ｖ２はそれぞれ１．２Ｖ，０．６Ｖとなり、ビット線ＢＬａ〜ＢＬｄの電圧はいずれも０．６Ｖとなる。
【０２１２】
したがって、実施の形態２で説明したように、この実施の形態６によるＭＲＡＭデバイスにおいても、待機時、各ドライバトランジスタにおいてソース−ドレイン間の電圧差が小さく抑えられ、膜厚の厚いゲート絶縁膜を有するトランジスタに比べてリーク電流が大きくなる膜厚の薄いゲート絶縁膜を有するトランジスタで各トランジスタを構成しても、各トランジスタにおけるリーク電流が大幅に抑えられる。
【０２１３】
図４６は、図４３に示す電流駆動回路のスタンバイ時における動作状態を示す図である。スタンバイ時における電流駆動回路の動作状態は、図４４に示した待機時における動作状態と同じである。
【０２１４】
図４７は、図４３に示す電流駆動回路のスタンバイ時における電圧配置を示す図である。図４７を参照して、スタンバイ時においては、ＮＡＮＤゲートＧ１１〜Ｇ５２は、２．５Ｖの電源電圧および１．２Ｖの接地電圧を受けて動作する。これにより、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ３２のゲート電位Ｖｇは２．５Ｖとなる。また、電圧Ｖ１，Ｖ２は、それぞれ２．５Ｖ，１．２Ｖとなり、ビット線ＢＬａ〜ＢＬｄの電圧はいずれも１．２Ｖとなる。
【０２１５】
したがって、実施の形態２で説明したように、この実施の形態６によるＭＲＡＭデバイスにおいても、スタンバイ時、各ドライバトランジスタにおいてソース−ドレイン間には１．３Ｖの電圧差しか発生せず、膜厚の厚いゲート絶縁膜を有するトランジスタに比べてリーク電流が大きくなる膜厚の薄いゲート絶縁膜を有するトランジスタで各トランジスタを構成しても、各トランジスタにおけるリーク電流が大幅に抑えられる。
【０２１６】
図４８は、図４３に示す電流駆動回路の選択時における第１の動作状態を示す図である。ここでは、ビット線ＢＬａ上のＭＪＴメモリセルＭＣが選択され、そのＭＪＴメモリセルＭＣにＨレベルのデータが書込まれる場合について示される。
【０２１７】
図４８を参照して、第１の動作状態においては、ＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１２，Ｎ２１がＯＮし、ライトドライバを構成するその他のトランジスタはＯＦＦする。また、ＰチャネルＭＯＳトランジスタＰ３，Ｐ４はそれぞれＯＦＦ，ＯＮする。したがって、ＰチャネルＭＯＳトランジスタＰ１１から供給された電流は、ＮチャネルＭＯＳトランジスタＮ１２，Ｎ２１から放電され、ビット線ＢＬａにはデータ書込電流＋Ｉｗ（図４３において左から右へ流れる方向）が流れる。なお、ビット線ＢＬｂにも電流が流れるが、その大きさはデータ書込電流Ｉｗの半分であるため、ビット線ＢＬｂに接続されるメモリセルへのデータの書込みはなされない。
【０２１８】
図４９は、図４３に示す電流駆動回路の第１の動作状態における電圧配置を示す図である。図４９を参照して、第１の動作状態におけるＮＡＮＤゲートＧ１１〜Ｇ５２およびＡＮＤゲートＧ２１〜Ｇ６２が受ける電圧レベルならびに電圧Ｖ１，Ｖ２は、スタンバイ時と同じである。ＰチャネルＭＯＳトランジスタＰ１１のゲート電位Ｖｇは、ＮＡＮＤゲートＧ１１の接地電圧レベルに応じて１．２Ｖとなる。放電側のＮチャネルＭＯＳトランジスタが２つＯＮするため、１つだけＯＮする場合に比べてビット線ＢＬａの電圧は低くなり、その値は０．７〜１．２Ｖとなる。
【０２１９】
このように、第１の動作状態では、電圧Ｖ１が２．５Ｖに上昇し、さらに、放電側のＮチャネルＭＯＳトランジスタが２つＯＮするので、ビット線ＢＬａの電圧は、放電側のＮチャネルＭＯＳトランジスタが１つだけＯＮする場合よりも低くなる。したがって、ＰチャネルＭＯＳトランジスタＰ１１の電流駆動力はさらに増加し、もしくは、電流駆動力を同じにしてＰチャネルＭＯＳトランジスタＰ１１のサイズを小さくすることができる。
【０２２０】
図５０は、図４３に示す電流駆動回路の選択時における第２の動作状態を示す図である。ここでは、ビット線ＢＬｂ上のＭＪＴメモリセルＭＣが選択され、そのＭＪＴメモリセルＭＣにＬレベルのデータが書込まれる場合について示される。
【０２２１】
図５０を参照して、第２の動作状態においては、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２およびＮチャネルＭＯＳトランジスタＮ２１がＯＮし、ライトドライバを構成するその他のトランジスタはＯＦＦする。また、ＰチャネルＭＯＳトランジスタＰ３，Ｐ４はそれぞれＯＦＦ，ＯＮする。したがって、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２から供給された電流は、ＮチャネルＭＯＳトランジスタＮ２１から放電され、ビット線ＢＬｂにはデータ書込電流−Ｉｗ（図４３において右から左へ流れる方向）が流れる。なお、ビット線ＢＬａにも電流が流れるが、その大きさはデータ書込電流Ｉｗの半分であるため、ビット線ＢＬａに接続されるメモリセルへのデータの書込みはなされない。
【０２２２】
図５１は、図４３に示す電流駆動回路の第２の動作状態における電圧配置を示す図である。図５１を参照して、第２の動作状態におけるＮＡＮＤゲートＧ１１〜Ｇ５２およびＡＮＤゲートＧ２１〜Ｇ６２が受ける電圧レベルならびに電圧Ｖ１，Ｖ２は、スタンバイ時と同じである。ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のゲート電位Ｖｇは、それぞれＮＡＮＤゲートＧ１１，Ｇ１２の接地電圧レベルに応じて１．２Ｖとなる。ビット線ＢＬｂの電圧は１．０〜１．５Ｖとなる。
【０２２３】
このように、第２の動作状態においても、ＰチャネルＭＯＳトランジスタＰ１１のソース−ドレイン間電圧は１．０〜１．５Ｖに確保されるので、ＰチャネルＭＯＳトランジスタＰ１１は飽和領域で動作することができ、電流駆動力は確保される。
【０２２４】
なお、第１および第２の動作状態いずれの場合においても、ＰチャネルＭＯＳトランジスタＰ１１または／およびＰ１２がＯＮするとき、電圧Ｖ１が２．５Ｖに上昇するに際してゲート電位ＶｇがＮＡＮＤゲートＧ１１，Ｇ１２の接地電圧レベルに応じて１．２Ｖに上昇するので、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のソース−ゲート間には１．３Ｖの電圧差しか発生せず、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２を膜厚の薄いゲート絶縁膜で構成しても、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のゲート絶縁膜の信頼性が確保されるなお、ビット線ＢＬａ上のメモリセルにＬレベルのデータを書込む場合、すなわちビット線ＢＬａにデータ書込電流−Ｉｗを流す場合、あるいは、ビット線ＢＬｂ上のメモリセルにＨレベルのデータを書込む場合、すなわち、ビット線ＢＬｂにデータ書込電流＋Ｉｗを流す場合についても、同様の制御が行なわれる。すなわち、データの書込が行なわれるメモリセルを起点として、電流の上流側の電流駆動回路においては電源ノードに接続されるトランジスタがすべてＯＮし、電流の下流側の電流駆動回路においては接地ノードに接続されるトランジスタがすべてＯＮする。
【０２２５】
また、上述した説明では、ビット線ＢＬに電流を供給するＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２について説明したが、ビット線ＢＬから電荷を放電するＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２についても、実施の形態２で述べたように、同様の考え方が適用できる。
【０２２６】
電流駆動回路の数をさらに削減するため、隣接する４本のビット線を接続することもできる。
【０２２７】
図５２は、隣接する４本のビット線が接続される場合の電流駆動回路に関する部分の構成を示す回路図である。図５２においては、複数あるビット線のうち隣接する８本のビット線に関する部分についてのみ示されている。
【０２２８】
図５２を参照して、ビット線ＢＬｂは、一端がビット線ＢＬａと接続され、ビット線ＢＬａ，ＢＬｂが接続された側の電流駆動部ＢＬＤＶ２ａは、ビット線ＢＬａ，ＢＬｂによって共有される。また、ビット線ＢＬｂは、他端がビット線ＢＬｃと接続され、ビット線ＢＬｂ，ＢＬｃが接続された側の電流駆動部ＢＬＤＶ１ｂは、ビット線ＢＬｂ，ＢＬｃによって共有される。さらに、ビット線ＢＬｃは、ビット線ＢＬｂに接続された側と反対側の端部においてビット線ＢＬｄと接続され、ビット線ＢＬｃ，ＢＬｄの接続された側の電流駆動部ＢＬＤＶ２ｂは、ビット線ＢＬｃ，ＢＬｄによって共有される。なお、各ビット線において、隣接するビット線と接続されていない側においては、各々のビット線に対応して電流駆動回路が設けられている。
【０２２９】
待機時およびスタンバイ時にビット線をプリチャージするプリチャージ回路は、隣接する４本のビット線に対して１つ設けられる。すなわち、ビット線ＢＬａ〜ＢＬｄに対して、ＰチャネルＭＯＳトランジスタＰ３で構成されるプリチャージ回路が１つ備えられ、ビット線ＢＬｅ〜ＢＬｈに対して、ＰチャネルＭＯＳトランジスタＰ４で構成されるプリチャージ回路が１つ備えられる。
【０２３０】
その他の構成は、図１３に示した実施の形態２によるＭＲＡＭデバイス１００の構成と同じであるので、その説明は繰返さない。
【０２３１】
このような構成とすることで、４ビット線に対する電流駆動回路の総数は、図４３に示したＭＲＡＭデバイスの場合の６個に比べてさらに少ない５個となり、また、プリチャージ回路も４ビット線に対して１つ設けるだけでよいので、装置面積の縮小化をさらに図ることができる。
【０２３２】
そして、さらに図示はしないが、接続するビット線の数を増やすほど、電流駆動回路およびプリチャージ回路の数がさらに削減される。
【０２３３】
なお、上述した説明では、ライトドライバの電源側のトランジスタがＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２で構成される場合について説明したが、実施の形態１に対応する実施の形態３のように、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２をＮチャネルＭＯＳトランジスタで構成するようにしてもよい。
【０２３４】
以上のように、この実施の形態６によるＭＲＡＭデバイスによれば、隣接するビット線を一端において接続してその接続された側の電流駆動回路を共有し、かつ、接続されたビット線においてプリチャージ回路を共有するようにしたので、電流駆動回路およびプリチャージ回路の数が削減され、装置面積を縮小することができる。
【０２３５】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２３６】
【発明の効果】
この発明による電流駆動回路によれば、ドライバトランジスタに供給する電圧を動作状態に応じて変化させるようにしたので、負荷回路の抵抗に起因して発生する電流駆動力の低下を防止することができる。
【０２３７】
また、この発明による半導体記憶装置によれば、ビット線に電流を流す電流駆動回路に供給する電圧を動作状態に応じて変化させるようにしたので、放電先の負荷抵抗に起因して発生する電流駆動回路の電流駆動力の低下を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による電流駆動回路の構成を示す回路図である。
【図２】実施の形態１による電流駆動回路の待機時における動作状態を示す図である。
【図３】実施の形態１による電流駆動回路の待機時における電圧配置を示す図である。
【図４】実施の形態１による電流駆動回路のスタンバイ時における動作状態を示す図である。
【図５】実施の形態１による電流駆動回路のスタンバイ時における電圧配置を示す図である。
【図６】実施の形態１による電流駆動回路の選択時における動作状態を示す図である。
【図７】実施の形態１による電流駆動回路の選択時における電圧配置を示す図である。
【図８】この発明の実施の形態２によるＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図９】ＭＲＡＭデバイスのメモリセルの構成を示す概略図である。
【図１０】ＭＴＪメモリセルへのデータ書込動作を説明する概念図である。
【図１１】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１２】実施の形態２によるＭＲＡＭデバイスの要部の構成を示す回路図である。
【図１３】実施の形態２によるＭＲＡＭデバイスにおけるデータ書込時の動作を説明するための回路図である。
【図１４】実施の形態２によるＭＲＡＭデバイスにおける電流駆動回路の電圧配置を説明するためにその要部の構成を概略的に示した回路図である。
【図１５】図１４に示す電流駆動回路の待機時における動作状態を示す図である。
【図１６】図１４に示す電流駆動回路の待機時における電圧配置を示す図である。
【図１７】図１４に示す電流駆動回路のスタンバイ時における動作状態を示す図である。
【図１８】図１４に示す電流駆動回路のスタンバイ時における電圧配置を示す図である。
【図１９】図１４に示す電流駆動回路の選択時における動作状態を示す図である。
【図２０】図１４に示す電流駆動回路の選択時における電圧配置を示す図である。
【図２１】実施の形態２によるＭＲＡＭデバイスにおけるデータの読書き動作を説明する動作波形図である。
【図２２】この発明の実施の形態３による電流駆動回路の構成を示す回路図である。
【図２３】実施の形態３による電流駆動回路の待機時における動作状態を示す図である。
【図２４】実施の形態３による電流駆動回路の待機時における電圧配置を示す図である。
【図２５】実施の形態３による電流駆動回路のスタンバイ時における動作状態を示す図である。
【図２６】実施の形態３による電流駆動回路のスタンバイ時における電圧配置を示す図である。
【図２７】実施の形態３による電流駆動回路の選択時における動作状態を示す図である。
【図２８】実施の形態３による電流駆動回路の選択時における電圧配置を示す図である。
【図２９】実施の形態４によるＭＲＡＭデバイスにおけるデータ書込時の動作を説明するための回路図である。
【図３０】実施の形態４によるＭＲＡＭデバイスにおける電流駆動回路の電圧配置を説明するためにその要部の構成を概略的に示した回路図である。
【図３１】図３０に示す電流駆動回路の待機時における動作状態を示す図である。
【図３２】図３０に示す電流駆動回路の待機時における電圧配置を示す図である。
【図３３】図３０に示す電流駆動回路のスタンバイ時における動作状態を示す図である。
【図３４】図３０に示す電流駆動回路のスタンバイ時における電圧配置を示す図である。
【図３５】図３０に示す電流駆動回路の選択時における動作状態を示す図である。
【図３６】図３０に示す電流駆動回路の選択時における電圧配置を示す図である。
【図３７】ＯＵＭのメモリアレイの構成を示す平面図である。
【図３８】図３７に示すＯＵＭデバイスのメモリアレイの断面構造を示す断面図である。
【図３９】この発明の実施の形態５によるＯＵＭデバイスの要部の構成を示す第１の回路図である。
【図４０】この発明の実施の形態５によるＯＵＭデバイスの要部の構成を示す第２の回路図である。
【図４１】実施の形態５によるＯＵＭデバイスにおけるデータの読書き動作を説明する動作波形図である。
【図４２】実施の形態６によるＭＲＡＭデバイスの電流駆動回路に関する部分の構成を示す回路図である。
【図４３】実施の形態６によるＭＲＡＭデバイスにおける電流駆動回路の電圧配置を説明するためにその要部の構成を概略的に示した回路図である。
【図４４】図４３に示す電流駆動回路の待機時における動作状態を示す図である。
【図４５】図４３に示す電流駆動回路の待機時における電圧配置を示す図である。
【図４６】図４３に示す電流駆動回路のスタンバイ時における動作状態を示す図である。
【図４７】図４３に示す電流駆動回路のスタンバイ時における電圧配置を示す図である。
【図４８】図４３に示す電流駆動回路の選択時における第１の動作状態を示す図である。
【図４９】図４３に示す電流駆動回路の第１の動作状態における電圧配置を示す図である。
【図５０】図４３に示す電流駆動回路の選択時における第２の動作状態を示す図である。
【図５１】図４３に示す電流駆動回路の第２の動作状態における電圧配置を示す図である。
【図５２】隣接する４本のビット線が接続される場合の電流駆動回路に関する部分の構成を示す回路図である。
【符号の説明】
２，２Ａ　電流駆動回路、４，４Ａ　ゲート電位制御回路、６　負荷回路、１００，１００Ａ　ＭＲＡＭデバイス、１０５　コントロール回路、１１０　メモリアレイ、１２０　行選択回路、１２０ａ　ワード線デコーダ、１２０ｂ　ライトディジット線デコーダ、１２５　列デコーダ、１３０，１３５　読出／書込制御回路、２０２〜２０６　センスアンプ、２０８，ＬＡＴ　ラッチ回路、２１０出力バッファ、２１２　データ入出力端子、３１２〜３１８　ＡＮＤゲート、３２４　ライトドライバ、ＡＴＲ　アクセストランジスタ、ＢＬ，ＢＬａ〜ＢＬｈ　ビット線、ＢＬＤＫ，ＢＬＤＫ１，ＢＬＤＫ２，ＢＬＤＫ１１，ＢＬＤＫ２１，ＢＬＤＫ１ａ〜ＢＬＤＫ１ｃ，ＢＬＤＫ２ａ〜ＢＬＤＫ２ｃ　ライトドライバデコーダ、ＢＬＤＶ１ａ〜ＢＬＤＶ１ｅ，ＢＬＤＶ２ａ〜ＢＬＤＶ２ｅ　電流駆動部、ＣＨＬ　カルコゲナイド層、ＣＬ　コレクタ線、ＣＳＬａ，ＣＳＬｂ　コラム選択線、ＤＫ１ａ，ＤＫ１ｂ　１セルデコード信号、ＤＫ２　２セルデコード信号、ＤＩＯ　データ線対、ＤＷＬ　ダミーワード線、ＤＷＤＬ　ダミーライトディジット線、Ｇ１，Ｇ１１，Ｇ１２，Ｇ３１，Ｇ３２，Ｇ５１，Ｇ５２　ＮＡＮＤゲート、Ｇ２，Ｇ３，Ｇ１３，Ｇ１４，Ｇ２１，Ｇ２２，Ｇ４１，Ｇ４２，Ｇ６１，Ｇ６２　ＡＮＤゲート、ＧＮＤ　接地ノード、Ｉｖ　インバータ、ＭＣ　ＭＪＴメモリセル、ＲＣＳＬ　リードコラム選択線、ＲＳＧ１，ＲＳＧ２読出選択ゲート、ＳＥＬ１〜ＳＥＬ４，ＳＥＬ１１，ＳＥＬｐ，ＳＥＬｐ１　セレクタ、ＳＬ　ソース線、ＴＭＲ　トンネル磁気抵抗素子、ＴＳＣ　トライステート制御部、Ｖｃｃ，Ｖｃｃａ〜Ｖｃｃｅ，Ｖｐｒｅ，３０２　電源ノード、ＷＡＣＴ，ＷＡＣＴ１，ＷＡＣＴ２　ライトビット線活性化信号、ＷＤＬ　ライトディジット線、ＷＬ　ワード線、ＷＬＤＫ　ワード線デコーダ、ＷＬＤＶ　ワード線ドライバ、ＷＳＧ１１，ＷＳＧ１２，ＷＳＧ２１，ＷＳＧ２２　書込選択ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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