(57)【要約】【課題】メモリセルの微細化を実現するとともに、信頼性の高い薄膜磁性体記憶装置およびその製造方法を提供する。【解決手段】薄膜磁性体記憶装置は、シリコン基板の主表面上に設けられ、メモリ素子として動作するＴＭＲ素子２４ａと、ＴＭＲ素子２４ａに接触する第１の面５２と、第１の面５２の反対側に位置し、第１の面５２の面積よりも小さい面積で形成された第２の面５１とを有するバッファ層４１ａと、ＴＭＲ素子２４ａと交差するように一方向に延在し、第２の面５１に接触する導電体膜２７ａおよびバリアメタル膜２６ａからなるビット線とを備える。【選択図】        図４
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上に設けられ、メモリ素子として動作する磁性体メモリセルと、
前記磁性体メモリセルに接触する第１の面と、前記第１の面の反対側に位置し、前記第１の面の面積よりも小さい面積で形成された第２の面とを有するバッファ層と、
前記磁性体メモリセルと交差するように一方向に延在し、前記第２の面に接触する配線とを備える、薄膜磁性体記憶装置。
【請求項２】
前記バッファ層は、チタンおよびタンタルの少なくとも一方を含む、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記バッファ層は、半導体基板の主表面に平行な面上での断面積が、前記第１の面から前記第２の面に向かうに従って小さくなるように形成されている、請求項１または２に記載の薄膜磁性体記憶装置。
【請求項４】
前記磁性体メモリセルは、半導体基板の主表面に平行な面上での断面が円形形状を有するように形成されている、請求項１から３のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項５】
半導体基板の主表面上において導電体膜を堆積する工程と、
前記導電体膜上に磁性体膜を含む積層膜を堆積する工程と、
前記積層膜上に第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記積層膜の一部分および前記導電体膜の一部分をエッチングするとともに他の部分を残存させることによって、所定の間隔を隔てて帯状に延在し、かつ前記導電体膜を含む第１および第２の配線を形成するとともに、前記第１および第２の配線上に前記第１および第２の配線と同一形状の帯状の積層膜を形成する工程と、
前記帯状の積層膜上に、前記第１および第２の配線に交差するように延在する第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして前記帯状の積層膜の一部分をエッチングするとともに他の部分を残存させることによって、メモリセルとして動作する磁性体メモリセルを形成する工程とを備える、薄膜磁性体記憶装置の製造方法。
【請求項６】
前記磁性体メモリセルを形成する工程の後に、前記磁性体メモリセルに等方性エッチングを行なうことによって、半導体基板の主表面に平行な面上における前記磁性体メモリセルの断面を円形形状とする工程をさらに備える、請求項５に記載の薄膜磁性体記憶装置の製造方法。
【請求項７】
前記第２のマスク膜が前記第１および第２の配線に交差する方向は傾いている、請求項５または６に記載の薄膜磁性体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般的には、薄膜磁性体記憶装置およびその製造方法に関し、より特定的には、微細化のための構造を備える薄膜磁性体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、次世代の半導体記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が研究されている。ＭＲＡＭのメモリセルアレイ構成としては、磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）を含むＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子とセル選択トランジスタとからなる、いわゆる１トランジスタ１ＭＴＪ型が例として挙げられる。また、ＴＭＲ素子と、たとえばセル選択ダイオードとからなる、いわゆるクロスポイント型のメモリセルが他の例として挙げられる。
【０００３】
１トランジスタ１ＭＴＪ型のメモリセルの構造をより詳細に説明すると、ＭＲＡＭのメモリセルは、半導体基板上に形成されたトランジスタと、ストラップを介してトランジスタに電気的に接続されるＴＭＲ素子と、上方に位置するＴＭＲ素子との間に絶縁体膜を介して延在するディジット線と、下方に位置するＴＭＲ素子との間にバッファ層を介して延在するビット線とを備える。そして、ディジット線およびビット線に電流を流すことによって発生する磁場を用いて、ＴＭＲ素子の磁気トンネル接合を構成するフリー層としての強磁性体層の磁化方向を変更しメモリセルのデータの書き換えを行なっている。
【０００４】
このＭＲＡＭのメモリセルについては、たとえば特開２００２−２０４０１０号公報に磁気抵抗素子として開示されている（特許文献１）。特許文献１に開示された磁気抵抗素子は、基板上に形成された下部電極兼下地層と、下部電極兼下地層上に形成された固定磁性層と、固定磁性層上に形成された中間層と、中間層上に形成された自由磁性層とを備える。基板上に形成されたこれら各層からなる積層膜は、２μｍから１０μｍ角のメサ型に微細加工されている。
【０００５】
またＭＲＡＭのメモリセルについて開示する別の文献としては、特開２００２−３０５２９０号公報が挙げられる（特許文献２）。
【０００６】
【特許文献１】
特開２００２−２０４０１０号公報
【０００７】
【特許文献２】
特開２００２−３０５２９０号公報
【０００８】
【発明が解決しようとする課題】
このようなＭＲＡＭのメモリセルは、所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって形成される。しかし、フォトリソグラフィ工程における露光時の誤差を考えた場合、上下に位置して互いに接触すべき構造物がずれて形成されることを防止するため、下層に位置する、たとえばストラップの幅を、そのストラップの上層に位置するＴＭＲ素子の幅よりも大きくしなければならない。このような場合、メモリセルのレイアウト面積を余分に大きくする必要が生じ、メモリセルの微細化が図れないという問題が発生する。
【０００９】
また、フォトリソグラフィ工程における露光時の誤差によって、たとえば下層に位置するＴＭＲ素子と、そのＴＭＲ素子の上層に位置するビット線とがずれて形成された場合、ＴＭＲ素子とビット線との接触面積がメモリセルによって異なるという事態が生じる。このような場合、ＴＭＲ素子とビット線との接触部の抵抗値がメモリセルによって異なることとなる。そしてこのことは、メモリセルからデータを読み出す際においてリード電流がばらつく原因となる。
【００１０】
また、特許文献１に開示されている磁気抵抗素子では、基板上に形成された自由磁性層などからなる積層膜、つまりメモリセルのＴＭＲ素子部分がメサ型に加工されている。しかしこの場合、中間層を挟んだ固定磁性層の面積と自由磁性層の面積とがメサ型に形成された部分の形状によってばらつく。また、隣接するＴＭＲ素子間の短絡不良を完全に防止するため、この積層膜に行なうメサ型の加工は主にウェットエッチングによって行なわれる。ウェットエッチングによる加工の場合、メサ型の形状を制御することはより困難になるため、中間層を挟んだ固定磁性層の面積と自由磁性層の面積とのばらつきは特に大きくなると考えられる。
【００１１】
このようなばらつきは、ＭＲＡＭの書き換え特性に大きな影響を与える。また、メサ型の形状によって中間層と固定磁性層との接触面積、および中間層と自由磁性層との接触面積も変わるため抵抗特性も変化する。このため、ＴＭＲ素子に流れるリード電流が変化することとなるため、リード電流によってメモリセルに蓄積されたデータの１と０とを判定する際に読み出し不良が発生するおそれが生じる。
【００１２】
そこでこの発明の目的は、上記の課題を解決することであり、メモリセルの微細化を実現するとともに、信頼性の高い薄膜磁性体記憶装置およびその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
この発明に従った薄膜磁性体記憶装置は、半導体基板の主表面上に設けられ、メモリ素子として動作する磁性体メモリセルと、磁性体メモリセルに接触する第１の面と、第１の面の反対側に位置し、第１の面の面積よりも小さい面積で形成された第２の面とを有するバッファ層と、磁性体メモリセルと交差するように一方向に延在し、第２の面に接触する配線とを備える。
【００１４】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００１５】
（実施の形態１）
図１は、この発明の実施の形態１における薄膜磁性体記憶装置を示す断面図である。図１は、薄膜磁性体記憶装置のメモリセル領域を示している。そのメモリセル領域には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の１トランジスタ１ＭＴＪ型のメモリセルが２つ形成されている。
【００１６】
図１を参照して、シリコン基板１の主表面１ａには、ソース／ドレイン領域２ａから２ｄが形成されている。ソース／ドレイン領域２ａおよび２ｂの間に位置するシリコン基板１上には、図示しないゲート絶縁膜を介してゲート電極３ａが形成されている。ソース／ドレイン領域２ａおよび２ｂ、ゲート電極３ａならびにゲート絶縁膜から１つの電界効果トランジスタが形成されている。同様に、ソース／ドレイン領域２ｃおよび２ｄの間に位置するシリコン基板１上には、図示しないゲート絶縁膜を介してゲート電極３ｂが形成されている。ソース／ドレイン領域２ｃおよび２ｄ、ゲート電極３ｂならびにゲート絶縁膜から別の電界効果トランジスタが形成されている。ゲート電極３ａおよび３ｂは、ポリシリコン、ポリシリコンとＣｏＳｉとの積層膜、またはＷＳｉなどから形成されている。
【００１７】
シリコン基板１の主表面１ａならびにゲート電極３ａおよび３ｂを覆うようにシリコン酸化膜からなる層間絶縁膜４が形成されている。層間絶縁膜４には、ソース／ドレイン領域２ａから２ｄにそれぞれ達するコンタクトホール５ａから５ｄが形成されている。ソース／ドレイン領域２ａから２ｄが、コンタクトホール５ａから５ｄの底面を規定している。コンタクトホール５ｂおよび５ｃは、層間絶縁膜４の頂面側において図１の紙面に対して垂直方向に延在するように形成されている。
【００１８】
コンタクトホール５ａから５ｄの内壁を覆うように、バリアメタル膜６ａから６ｄが形成されている。バリアメタル膜６ａから６ｄは、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）などのバリアメタルから形成されている。バリアメタル膜６ａから６ｄ上には、コンタクトホール５ａから５ｄの内部を完全に充填するようにコンタクトプラグ７ａから７ｄが形成されている。コンタクトプラグ７ａから７ｄは、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）またはチタン（Ｔｉ）などの導電性材料から形成されている。
【００１９】
層間絶縁膜４上には、シリコン酸化膜からなる層間絶縁膜８が形成されている。層間絶縁膜８には、コンタクトプラグ７ａおよびバリアメタル膜６ａに達するコンタクトホール９ａが形成されている。層間絶縁膜８には、コンタクトプラグ７ｄおよびバリアメタル膜６ｄに達するコンタクトホール９ｄが形成されている。層間絶縁膜８の頂面側には、コンタクトホール９ａおよび９ｄのそれぞれに連通し、コンタクトホール９ａおよび９ｄよりも大きい径を有するコンタクトホール３９ａおよび３９ｄが形成されている。
【００２０】
コンタクトホール９ａおよび３９ａとコンタクトホール９ｄおよび３９ｄとの内壁をそれぞれ覆うように、バリアメタル膜１１ａおよび１１ｄが形成されている。バリアメタル膜１１ａおよび１１ｄは、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜１１ａおよび１１ｄ上には、コンタクトホール９ａおよび３９ａとコンタクトホール９ｄおよび３９ｄとの内部をそれぞれ完全に充填するようにコンタクトプラグ１２ａおよび１２ｄが形成されている。コンタクトプラグ１２ａおよび１２ｄは、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。
【００２１】
コンタクトプラグ７ｂおよび７ｃの上方に位置する層間絶縁膜８の部分には、配線用溝２３ａおよび２３ｂが形成されている。配線用溝２３ａおよび２３ｂは、図１の紙面に対して垂直方向に延在している。配線用溝２３ａおよび２３ｂの内壁をそれぞれ覆うようにバリアメタル膜１８ａおよび１８ｂが形成されている。バリアメタル膜１８ａおよび１８ｂは、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。
【００２２】
バリアメタル膜１８ａおよび１８ｂ上には、配線用溝２３ａおよび２３ｂの内部を完全に充填するように導電体膜１７ａおよび１７ｂが形成されている。導電体膜１７ａおよび１７ｂの頂面と層間絶縁膜８の頂面とは、同一平面上に形成されている。導電体膜１７ａおよび１７ｂは、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。配線用溝２３ａの内部に形成されたバリアメタル膜１８ａおよび導電体膜１７ａは、ＭＲＡＭのメモリセルにおける第１のディジット線を構成している。配線用溝２３ｂの内部に形成されたバリアメタル膜１８ｂおよび導電体膜１７ｂは、ＭＲＡＭのメモリセルにおける第２のディジット線を構成している。
【００２３】
層間絶縁膜８上には、シリコン酸化膜からなる層間絶縁膜１９が形成されている。層間絶縁膜１９には、コンタクトプラグ１２ａおよび１２ｄにそれぞれ達するコンタクトホール２１ａおよび２１ｂが形成されている。コンタクトホール２１ａおよび２１ｂの内部を充填し層間絶縁膜１９の頂面を一部覆うようにして、ストラップ２０ａおよび２０ｂが形成されている。ストラップ２０ａとストラップ２０ｂとは分離して形成されている。ストラップ２０ａおよび２０ｂは、銅（Ｃｕ）、タンタル（Ｔａ）またはチタン（Ｔｉ）などの導電性材料から形成されている。
【００２４】
ストラップ２０ａおよび２０ｂの一方端は、層間絶縁膜１９の頂面上で第１および第２のディジット線の上方まで延在している。ストラップ２０ａおよび２０ｂの他方端は、コンタクトホール２１ａおよび２１ｂの内部でコンタクトプラグ１２ａおよび１２ｂの頂面にそれぞれ接触しており、シリコン基板１上に形成された前述の電界効果トランジスタに電気的に接続されている。
【００２５】
ストラップ２０ａおよび２０ｂの頂面上には、第１および第２のディジット線の上方に位置してＴＭＲ素子２４ａおよび２４ｂが形成されている。ＴＭＲ素子２４ａおよび２４ｂは、磁気トンネル接合を含む磁性体メモリセルである。ＴＭＲ素子２４ａおよび２４ｂは、ＣｏＦｅおよびＮｉＦｅなどの磁性体膜を含む積層膜によって形成されている。
【００２６】
ＴＭＲ素子２４ａおよび２４ｂ上には、チタン（Ｔｉ）またはタンタル（Ｔａ）などの導電性材料からなるバッファ層４１ａおよび４１ｂが形成されている。なお図１では、バッファ層４１ａおよび４１ｂは詳細な形状が省略されて描かれている。
【００２７】
一般的にバッファ層とは、本来メモリセルに必要な積層膜に対して下方または上方から配線を接続する際に、積層膜と配線との間に位置決めする薄膜層をいう。たとえば、上方からの配線に対するバッファ層であれば、上方からの配線をコンタクトさせるためのコンタクトホールのエッチングが、削りすぎなどによってメモリセルの積層膜に影響を与えないことを目的として、メモリセルの積層膜上に導電性の膜からなるバッファ層を配置する。
【００２８】
ストラップ２０ａおよび２０ｂから露出した層間絶縁膜１９の頂面とストラップ２０ａおよび２０ｂとを覆うように、シリコン酸化膜からなる層間絶縁膜２５が形成されている。層間絶縁膜２５の頂面とバッファ層４１ａおよび４１ｂの頂面とは同一平面に形成されている。つまり、ＴＭＲ素子２４ａおよび２４ｂならびにバッファ層４１ａおよび４１ｂは、層間絶縁膜２５に埋設された状態で形成されているが、バッファ層４１ａおよび４１ｂの頂面は層間絶縁膜２５から露出している。
【００２９】
層間絶縁膜２５上には、シリコン酸化膜からなる図示しない層間絶縁膜４０が形成されている。層間絶縁膜４０には、層間絶縁膜２５の頂面によって底面が規定され、第１および第２のディジット線が延在する方向に垂直な方向に延在する配線用溝３６ａが形成されている。配線用溝３６ａは、バッファ層４１ａおよび４１ｂの頂面上に形成されている。
【００３０】
配線用溝３６ａの内壁を覆うように、バリアメタル膜２６ａが形成されている。バリアメタル膜２６ａは、バッファ層４１ａおよび４１ｂの頂面と接触している。バリアメタル膜２６ａは、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜２６ａ上には、配線用溝３６ａの内部を完全に充填するように導電体膜２７ａが形成されている。導電体膜２７ａは、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。配線用溝３６ａの内部に形成されたバリアメタル膜２６ａおよび導電体膜２７ａは、ＭＲＡＭのメモリセルにおける第１のビット線を構成している。
【００３１】
つまり、導電体膜１７ａおよびバリアメタル膜１８ａと導電体膜１７ｂおよびバリアメタル膜１８ｂとからそれぞれ構成される第１および第２のディジット線と、導電体膜２７ａおよびバリアメタル膜２６ａから構成される第１のビット線とが、ＴＭＲ素子２４ａおよび２４ｂを挟んで直角に交差している。そして、第１および第２のディジット線と第１のビット線とが交差する位置にＴＭＲ素子２４ａおよび２４ｂが形成されている。
【００３２】
層間絶縁膜４０上には、シリコン酸化膜からなる層間絶縁膜２８が形成されている。層間絶縁膜２８の頂面側には、配線用溝２９ａおよび２９ｂが形成されている。配線用溝２９ａおよび２９ｂは、図１の紙面に対して垂直方向に延在している。配線用溝２９ａおよび２９ｂの内壁を覆うように、バリアメタル膜３０ａおよび３０ｂが形成されている。バリアメタル膜３０ａおよび３０ｂは、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜３０ａおよび３０ｂ上には、配線用溝２９ａおよび２９ｂの内部を完全に充填するように導電体膜３１ａおよび３１ｂが形成されている。導電体膜３１ａおよび３１ｂは、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。
【００３３】
層間絶縁膜２８上には、シリコン酸化膜からなる層間絶縁膜３２が形成されている。層間絶縁膜３２の頂面側には、配線用溝２９ａおよび２９ｂが延在する方向に直角方向に延在する配線用溝３５が形成されている。配線用溝３５の内壁を覆うようにバリアメタル膜３３が形成されている。バリアメタル膜３３は、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜３３上には、配線用溝３５の内部を完全に充填するように導電体膜３４が形成されている。導電体膜３４は、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。
【００３４】
図１に示されているＭＲＡＭの１つのメモリセルは、ワード線としてのゲート電極３ａ、図示しないゲート絶縁膜、ならびにソース／ドレイン領域２ａおよび２ｂからなる電界効果トランジスタと、この電界効果トランジスタに電気的に接続されたストラップ２０ａと、ストラップ２０ａの頂面上に形成されたＴＭＲ素子２４ａおよびバッファ層４１ａと、ＴＭＲ素子２４ａの下方で延在し、導電体膜１７ａおよびバリアメタル膜１８ａからなる第１のディジット線と、ＴＭＲ素子２４ａの頂面に接触して延在する導電体膜２７ａおよびバリアメタル膜２６ａからなる第１のビット線とを備える。
【００３５】
また、図１に示されているＭＲＡＭの別のメモリセルは、ワード線としてのゲート電極３ｂ、図示しないゲート絶縁膜、ならびにソース／ドレイン領域２ｃおよび２ｄからなる電界効果トランジスタと、この電界効果トランジスタに電気的に接続されたストラップ２０ｂと、ストラップ２０ｂの頂面上に形成されたＴＭＲ素子２４ｂおよびバッファ層４１ｂと、ＴＭＲ素子２４ｂの下方で延在し、導電体膜１７ｂおよびバリアメタル膜１８ｂからなる第２のディジット線と、ＴＭＲ素子２４ｂの頂面に接触して延在する導電体膜２７ａおよびバリアメタル膜２６ａからなる第１のビット線とを備える。
【００３６】
図２は、図１中の薄膜磁性体記憶装置を示す平面図である。図２では特に、ビット線、ディジット線、ＴＭＲ素子、バッファ層およびストラップを示している。図１は、図２中のＩ−Ｉ線上に沿った断面図である。
【００３７】
図２を参照して、導電体膜２７ａおよびバリアメタル膜２６ａから構成される第１のビット線と導電体膜２７ｂおよびバリアメタル膜２６ｂから構成される第２のビット線とが所定の間隔を隔てて延在している。導電体膜１７ａおよびバリアメタル膜１８ａから構成される第１のディジット線と導電体膜１７ｂおよびバリアメタル膜１８ｂから構成される第２のディジット線とが所定の間隔を隔てて第１および第２のビット線が延在する方向に垂直方向に延在している。
【００３８】
第１のビット線に重なる領域には、矩形形状を有するストラップ２０ａおよび２０ｂが所定の間隔を隔てて形成されている。同様に、第２のビット線に重なる領域には、矩形形状を有するストラップ２０ｍおよび２０ｎが所定の間隔を隔てて形成されている。
【００３９】
ＴＭＲ素子２４ａ、２４ｂ、２４ｍおよび２４ｎと、これらのＴＭＲ素子上にそれぞれ形成されたバッファ層４１ａ、４１ｂ、４１ｍおよび４１ｎが、第１および第２のビット線と第１および第２のディジット線とが交差する位置にマトリックス状に配置されている。ＴＭＲ素子２４ａ、２４ｂ、２４ｍおよび２４ｎは、ディジット線が延在する方向に延びる長軸と、ビット線が延在する方向に延びる短軸とを有する楕円形状に形成されている。その楕円形状の長軸の長さは、ディジット線が延在する方向におけるストラップ２０ａ、２０ｂ、２０ｍおよび２０ｎの長さ（以後、ストラップの幅とも呼ぶ）と同一となっている。
【００４０】
図３は、図２中のＩＩＩ−ＩＩＩ線上に沿った断面図である。図３を参照して、配線用溝３６ａおよび３６ｂが形成された層間絶縁膜４０が層間絶縁膜２５上に形成されている。ＴＭＲ素子２４ａは、ストラップ２０ａの幅一杯に形成されている。また、ＴＭＲ素子２４ｍは、ストラップ２０ｍの幅一杯に形成されている。
【００４１】
つまり、薄膜磁性体記憶装置は、半導体基板の主表面上において一方向に延在する側壁であって、互いに向い合う第１および第２の側壁と、第１および第２の側壁の各々に連なる頂面とを有する帯状の配線と、その頂面上に設けられた磁性体メモリセルとを備える。磁性体メモリセルは、第１および第２の側壁の各々に同一平面上において連なる第３および第４の側壁を有する。
【００４２】
図４は、図１中の薄膜磁性体記憶装置においてＴＭＲ素子が形成されている部分を示す斜視図である。図３および図４を参照して、バッファ層４１ａおよび４１ｍの側壁は、傾斜面５３によって規定されている。バッファ層４１ａおよび４１ｍは、ＴＭＲ素子２４ａまたは２４ｍに接触する第１の面５２と、第１の面５２と反対側に位置して、第１のビット線を構成するバリアメタル膜２６ａまたは第２のビット線を構成するバリアメタル膜２６ｂに接触する第２の面５１と、第１の面５２から第２の面５１まで連なる傾斜面５３とを有する。傾斜面５３の傾きは、傾斜面５３が第１の面５２から第２の面５１に達するまでほぼ一定である。第２の面５１の面積は、第１の面５２の面積よりも小さい。
【００４３】
バッファ層４１ａおよび４１ｂ上には、第２の面５１の全体に接触するように第１および第２のビット線が形成されている。第１および第２のビット線は、ストラップ２０ａおよび２０ｂの幅とほぼ同一長さの幅で形成されている。
【００４４】
この発明の実施の形態１に従った薄膜磁性体記憶装置は、半導体基板としてのシリコン基板１の主表面１ａ上に設けられ、メモリ素子として動作する磁性体メモリセルとしてのＴＭＲ素子２４ａと、ＴＭＲ素子２４ａに接触する第１の面５２と、第１の面５２の反対側に位置し、第１の面５２の面積よりも小さい面積で形成された第２の面５１とを有するバッファ層４１ａと、ＴＭＲ素子２４ａと交差するように一方向に延在し、第２の面５１に接触する配線としての導電体膜２７ａおよびバリアメタル膜２６ａからなる第１のビット線とを備える。
【００４５】
バッファ層４１ａは、チタンおよびタンタルの少なくとも一方を含む。バッファ層４１ａは、シリコン基板１の主表面１ａに平行な面上での断面積が、第１の面５２から第２の面５１に向かうに従って小さくなるように形成されている。
【００４６】
ＴＭＲ素子２４ａは、シリコン基板１の主表面１ａに平行な面上での断面が円形形状を有するように形成されている。
【００４７】
図１中に示す薄膜磁性体記憶装置のメモリセルの動作について説明する。シリコン基板１上に形成された電界効果トランジスタによってＭＲＡＭの所定のメモリセルを選択する。そして、前述のワード線、ビット線およびディジット線に適宜電流を流すことによって、データの書き換えまたは読み出しを行なう。
【００４８】
より詳細に説明すれば、所定のビット線およびディジット線に電流を流すことによって、そのビット線およびディジット線が交差する領域に設けられたＴＭＲ素子に磁場を発生させる。これにより、ＴＭＲ素子の磁気トンネル接合を構成する強磁性体層の磁化方向を変更し、ＴＭＲ素子を通過する電流の抵抗値を変動させることができる（トンネル磁気抵抗効果）。このトンネル磁気抵抗効果を利用してデータの書き換えまたは読み出しを行なうことができる。
【００４９】
図５から図２１および図２３から図２９は、図１中に示す薄膜磁性体記憶装置の製造方法の工程を示し、図５から図９、図１１から図１５、図１７から図１９、図２１、および図２３から図２９は断面図であり、図１０、図１６および図２０は平面図である。図５から図２１、図２３から図２９、図１および図３を用いて、図１中に示す薄膜磁性体記憶装置の製造方法について説明する。なお、以下においては、適当な断面図を参照して製造工程の説明を行なうが、参照されていない断面においても同一レイヤーでは同様の製造工程が行なわれているものとする。
【００５０】
図５を参照して、シリコン基板１の主表面１ａ上に図示しないゲート絶縁膜と所定形状にパターニングされたゲート電極３ａおよび３ｂとを順次形成する。ゲート電極３ａおよび３ｂをマスクとして、シリコン基板１の主表面１ａに不純物を注入することによって、ソース／ドレイン領域２ａから２ｄを形成する。
【００５１】
シリコン基板１の主表面１ａならびにゲート電極３ａおよび３ｂを覆うようにシリコン酸化膜を堆積することによって層間絶縁膜４を形成する。層間絶縁膜４に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、ソース／ドレイン領域２ａから２ｄにそれぞれ達するコンタクトホール５ａから５ｄを形成する。コンタクトホール５ａから５ｄの内部および層間絶縁膜４の頂面上にバリアメタルおよび導電性材料を順次堆積する。
【００５２】
その後、化学的機械研磨法（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって、このバリアメタルおよび導電性材料を層間絶縁膜４の頂面が露出するまで除去するとともに、コンタクトホール５ａから５ｄにバリアメタルおよび導電性材料を残存させる。これにより、コンタクトホール５ａから５ｄの内部にバリアメタル膜６ａから６ｄとコンタクトプラグ７ａから７ｄとを形成する。
【００５３】
図６を参照して、層間絶縁膜４上にシリコン酸化膜を堆積することによって層間絶縁膜８を形成する。層間絶縁膜８に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、コンタクトホール９ａ、９ｄ、３９ａおよび３９ｄ、ならびに配線用溝２３ａおよび２３ｂを形成する。これらのコンタクトホールおよび配線用溝の内部、ならびに層間絶縁膜８の頂面上にバリアメタルおよび導電性材料を順次堆積する。
【００５４】
その後、化学的機械研磨法によって、このバリアメタルおよび導電性材料を層間絶縁膜８の頂面が露出するまで除去するとともに、コンタクトホール９ａ、９ｄ、３９ａおよび３９ｄ、ならびに配線用溝２３ａおよび２３ｂにバリアメタルおよび導電性材料を残存させる。これにより、バリアメタル膜１１ａおよび１１ｄと、コンタクトプラグ１２ａおよび１２ｄと、バリアメタル膜１８ａおよび１８ｂと、導電体膜１７ａおよび１７ｂとを、それぞれの配線用溝およびコンタクトホールの内部に形成する。
【００５５】
図７を参照して、層間絶縁膜８上にシリコン酸化膜を堆積することによって層間絶縁膜１９を形成する。層間絶縁膜１９に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、コンタクトホール２１ａおよび２１ｂを形成する。コンタクトホール２１ａおよび２１ｂの内部を充填し層間絶縁膜１９の頂面を覆うように導電性材料２０を堆積する。図８は、図７に示す工程が終わった時点における薄膜磁性体記憶装置の断面図であり、図２中のＩＩＩ−ＩＩＩ線上に沿った断面に相当する断面図である。続いて、図９を参照して、導電性材料２０上に、ＴＭＲ積層膜２４と導電性材料４１とを順次堆積する。
【００５６】
図１１は、図１０中のＸＩ−ＸＩ線上に沿った断面図である。図１０および図１１を参照して、導電性材料４１上に、導電体膜１７ａおよびバリアメタル膜１８ａから構成される第１のディジット線と、導電体膜１７ｂおよびバリアメタル膜１８ｂから構成される第２のディジット線とが延在する方向に垂直方向に延在する帯状のレジスト膜５４を形成する。
【００５７】
図１２を参照して、レジスト膜５４をマスクとして導電性材料４１にエッチングを行なう。図１３を参照して、レジスト膜５４をマスクとしてＴＭＲ積層膜２４にエッチングを行なう。図１４を参照して、レジスト膜５４をマスクとして導電性材料２０にエッチングを行なうことによって、ストラップ２０ａおよび２０ｂを形成する。
【００５８】
このように図１３および図１４に示す工程において同一のレジスト膜５４をマスクとして用いることによって、導電性材料２０から帯状のストラップ２０ａおよび２０ｂを形成するとともに、ストラップ２０ａおよび２０ｂ上にストラップ２０ａおよび２０ｂと同一形状を有する帯状のＴＭＲ積層膜２４をひとまず形成する。
【００５９】
図１５を参照して、レジスト膜５４を除去する。図１２から図１４に示す工程におけるエッチングによって形成された溝を充填し、導電性材料４１の頂面を覆うようにシリコン酸化膜を堆積することによって層間絶縁膜２５を形成する。化学的機械研磨法により、層間絶縁膜２５を導電性材料４１の頂面が露出するまで除去する。
【００６０】
図１７は、図１６中のＸＶＩＩ−ＸＶＩＩ線上に沿った断面図である。図１６および図１７を参照して、層間絶縁膜２５および導電性材料４１の頂面上であって、第１および第２のディジット線と重なる領域に、第１および第２のディジット線が延在する方向に延びるレジスト膜５５を形成する。レジスト膜５５は、図１０に示す工程で形成したレジスト膜５４に垂直に交差している。また、レジスト膜５５は、複数の導電性材料４１にまたがって延在している。
【００６１】
図１８を参照して、レジスト膜５５をマスクとして導電性材料４１にエッチングを行なうことによって、バッファ層４１ａおよび４１ｂを形成する。図１９を参照して、レジスト膜５５をマスクとしてＴＭＲ積層膜２４にエッチングを行なうことによって、ＴＭＲ素子２４ａおよび２４ｂを形成する。この時点で、バッファ層４１ａおよび４１ｂならびにＴＭＲ素子２４ａおよび２４ｂは、ストラップ２０ａおよび２０ｂの頂面の一部を覆う矩形形状に形成される。
【００６２】
このように図１９に示す工程によって、帯状のＴＭＲ積層膜２４をＴＭＲ素子２４ａおよび２４ｂに形成する。この際、レジスト膜５４を用いたエッチングによりＴＭＲ素子は既にメモリセル毎に分離されているため、レジスト膜５５を用いたエッチングでは、ストラップが延在する方向におけるＴＭＲ素子の幅を決定するための加工を行なえば良い。このため、最終的な形状にＴＭＲ素子２４ａおよび２４ｂを形成した後にあっても、同一のレジスト膜５４を用いて形成された、ＴＭＲ素子２４ａおよび２４ｂの側壁と、ストラップ２０ａおよび２０ｂの側壁とは、同一平面上において連なっている。
【００６３】
図２１は、図２０中のＸＸＩ−ＸＸＩ線上に沿った断面図である。図２０および図２１を参照して、レジスト膜５５を除去する。所定の薬剤を用いて、ＴＭＲ素子およびバッファ層に等方性エッチングを行なう。矩形形状に形成されたＴＭＲ素子２４ａおよび２４ｂならびにバッファ層４１ａおよび４１ｂに等方性エッチングが行なわれると、バッファ層４１ａおよび４１ｂの頂面側に位置する部分と、バッファ層４１ａおよび４１ｂの頂面から側壁に連なるエッジ部分と、バッファ層４１ａおよび４１ｂならびにＴＭＲ素子２４ａおよび２４ｂの側壁のエッジ部分とにおいてエッチング速度が大きくなる。このため、全体に丸みを帯びるようにＴＭＲ素子２４ａおよび２４ｂならびにバッファ層４１ａおよび４１ｂの側壁が削られるとともに、バッファ層４１ａおよび４１ｂがメサ型に削られる。これにより、ＴＭＲ素子２４ａおよび２４ｂならびにバッファ層４１ａおよび４１ｂを楕円形状に形成し、さらにバッファ層４１ａおよび４１ｂの側壁に傾斜面５３を形成する。
【００６４】
バッファ層４１ａおよび４１ｂは、シリコン基板１の主表面１ａに平行な平面での断面積が、第１の面５２から第２の面５１に向かうに従って小さくなるように形成されているため、等方性エッチングにより容易かつ迅速にバッファ層４１ａおよび４１ｂを所定の形状に形成することができる。
【００６５】
なお、本実施の形態では、第２の面５１から第１の面５２にかけてメサ型に形成されたバッファ層４１ａおよび４１ｂについて説明したが、本発明はこれに限定されるものではない。等方性エッチングの条件によっては、メサ型に削れる部分が第１の面５２に達しない場合や、メサ型に削れる部分が多少ＴＭＲ素子２４ａおよび２４ｂの頂面側にかかる場合なども考えられる。
【００６６】
図２２は、図１６中のレジスト膜にかわる他のレジスト膜を示す平面図である。図２２を参照して、図２０および図２１に示す工程において形成するＴＭＲ素子２４ａおよび２４ｂの楕円形状を強調したい場合には、図１６中のレジスト膜５５にかえて楕円形状に倣う形状を有するレジスト膜５６を形成すれば良い。
【００６７】
図２３は、図２０中のＸＸＩＩＩ−ＸＸＩＩＩ線上に沿った断面に相当する断面図である。図２３を参照して、図１８および図１９に示す工程で行ったエッチングによって形成された溝を充填し、バッファ層４１ａおよび４１ｍの頂面を覆うようにシリコン酸化膜を堆積することによって再び層間絶縁膜２５を形成する。化学的機械研磨法により、層間絶縁膜２５をバッファ層４１ａおよび４１ｍの頂面が露出するまで除去する。
【００６８】
図２４を参照して、層間絶縁膜２５上にシリコン酸化膜を堆積することによって層間絶縁膜４０を形成する。図２５を参照して、層間絶縁膜４０上に所定の開口パターンを有するレジスト膜５７を形成する。図２６を参照して、レジスト膜５７をマスクとして層間絶縁膜４０にエッチングを行なうことによって、バッファ層４１ａおよび４１ｍの第２の面５１に達する配線用溝３６ａおよび３６ｂを形成する。その後、レジスト膜５７を除去する。
【００６９】
図２７を参照して、配線用溝３６ａおよび３６ｂの内部ならびに層間絶縁膜４０の頂面上にバリアメタル２６および導電性材料２７を順次堆積する。図２８は、図１に示す断面に相当する断面図である。図３および図２８を参照して、化学的機械研磨法によって、バリアメタル２６および導電性材料２７を層間絶縁膜４０の頂面が露出するまで除去するとともに、配線用溝３６ａおよび３６ｂにバリアメタルおよび導電性材料を残存させる。これにより、配線用溝３６ａおよび３６ｂの内部にバリアメタル膜２６ａおよび２６ｂならびに導電体膜２７ａおよび２７ｂを形成する。
【００７０】
図２９を参照して、層間絶縁膜４０上にシリコン酸化膜を堆積することによって層間絶縁膜２８を形成する。層間絶縁膜２８に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、配線用溝２９ａおよび２９ｂを形成する。その後、配線用溝２９ａおよび２９ｂの内部に配線を構成するバリアメタル膜３０ａおよび導電体膜３１ａとバリアメタル膜３０ｂおよび導電体膜３１ｂとをそれぞれ形成する。
【００７１】
図１を参照して、層間絶縁膜２８上にシリコン酸化膜を堆積することによって層間絶縁膜３２を形成する。層間絶縁膜３２に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって配線用溝３５を形成する。その後、配線用溝３５の内部に配線を構成するバリアメタル膜３３および導電体膜３４を形成する。以上の工程により、図１中に示す薄膜磁性体記憶装置が完成する。
【００７２】
この発明の実施の形態１に従った薄膜磁性体記憶装置の製造方法は、シリコン基板１の主表面１ａ上において導電体膜としての導電性材料２０を堆積する工程と、導電性材料２０上に磁性体膜を含む積層膜としてのＴＭＲ積層膜２４を堆積する工程と、ＴＭＲ積層膜２４上に第１のマスク膜としてのレジスト膜５４を形成する工程と、レジスト膜５４をマスクとしてＴＭＲ積層膜２４の一部分および導電性材料２０の一部分をエッチングするとともに他の部分を残存させることによって、所定の間隔を隔てて帯状に延在し、かつ導電性材料２０を含む第１および第２の配線としてのストラップ２０ａおよび２０ｍを形成するとともに、ストラップ２０ａおよび２０ｍ上にストラップ２０ａおよび２０ｍと同一形状の帯状のＴＭＲ積層膜２４を形成する工程と、帯状のＴＭＲ積層膜２４上に、ストラップ２０ａおよび２０ｍに交差するように延在する第２のマスク膜としてのレジスト膜５５を形成する工程と、レジスト膜５５をマスクとして帯状のＴＭＲ積層膜２４の一部分をエッチングするとともに他の部分を残存させることによって、メモリセルとして動作する磁性体メモリセルとしてのＴＭＲ素子２４ａおよび２４ｍを形成する工程とを備える。
【００７３】
薄膜磁性体記憶装置の製造方法は、ＴＭＲ素子２４ａおよび２４ｍを形成する工程の後に、ＴＭＲ素子２４ａおよび２４ｍに等方性エッチングを行なうことによって、シリコン基板１の主表面１ａに平行な面上におけるＴＭＲ素子２４ａおよび２４ｍの断面を円形形状とする工程をさらに備える。
【００７４】
このように構成された薄膜磁性体記憶装置およびその製造方法によれば、ビット線とＴＭＲ素子との間に介在するバッファ層がメサ型に形成されている。このため、図２５に示すレジスト膜５７を形成するための露光時に誤差が生じた結果、図２６に示す配線用溝３６ａおよび３６ｂがバッファ層４１ａおよび４１ｍから多少ずれて形成された場合であっても、バッファ層４１ａおよび４１ｍが有する第２の面５１の全体を配線用溝３６ａおよび３６ｂに形成されるビット線に接触させることができる。これにより、バッファ層とビット線との接触面積を常に一定に保つことができることから、バッファ層とビット線との界面抵抗の値を安定させてリード電流に対するマージンを向上させることができる。また、メサ型に形成する部分はバッファ層であるため、メモリセルの特性に悪影響を与えることも防止できる。以上の理由から、信頼性の高い薄膜磁性体記憶装置を実現することができる。
【００７５】
また、バッファ層がメサ型に形成される工程と同時にＴＭＲ素子は楕円形状に形成されている。これにより、ＴＭＲ素子に含まれるフリー層においてエンドドメインの存在を小さくすることができる。エンドドメインが存在する場合、エンドドメインは、ＴＭＲ素子中において磁区を揃える方向と異なる方向の磁区を生じさせ、メモリセルのデータを書き換えにくくする要因となっている。このエンドドメインは、鋭角なエッジ部に多く見られるため、ＴＭＲ素子を楕円形状に形成することによってエンドドメインの発生を抑制することができる。そして、エンドドメインの発生を抑制することによって、ＴＭＲ素子のスイッチング磁場を小さくすることができ、メモリセルにおいて安定した書き換え特性を得ることができる。
【００７６】
また、同一のレジスト膜５４を使用してＴＭＲ積層膜をストラップと同一形状にひとまず形成し、その後、別のレジスト膜５５を使用してＴＭＲ積層膜をＴＭＲ素子の最終的な形状に形成している。このため、ＴＭＲ素子をストラップの幅一杯に確実に形成することができ、マスクずれによるＴＭＲ素子の位置決め誤差を考慮する必要がない。これにより、ストラップの幅を小さく設定することができ、メモリセルの微細化を実現することができる。
【００７７】
また、レジスト膜５４を用いたエッチングによりＴＭＲ素子は既にメモリセル毎に分離されているため、レジスト膜５５を複数のメモリセルにまたがって延在する帯状に形成することができる。これにより、ＴＭＲ素子の形状を精度良く形成することができる。
【００７８】
つまり、ＴＭＲ素子の形状を一度に形成しようとする場合、個々のＴＭＲ素子の形状に即した微細なレジストパターンを形成しなければならない。一般的に、フォトリソグラフィ工程においてレジストパターンにばらつきが生じる。レジスト形状のエッジ部でのばらつき、場所依存性、および周りのレジストパターンの疎密によるハレーションなどの影響を考えると、レジストパターンが微細になるほどこれらの影響は大きくなる。このため、微細なレジストパターンを用いてＴＭＲ素子の形状を一度に形成しようとすると、隣接するＴＭＲ素子間で短絡が発生したりする。
【００７９】
本実施の形態では、ストラップの形状に即したレジスト膜５４が大型であることに加えて、レジスト膜５５は複数のメモリセルにまたがって延在する帯状の形状を有しているため、ＴＭＲ素子の微細加工を精度良く行なうことができる。これにより、エンドドメインの発生を抑制してメモリセルの書き換え特性を向上させたり、ＴＭＲ素子における抵抗値を一定にすることができる。
【００８０】
（実施の形態２）
図３０は、この発明の実施の形態２における薄膜磁性体記憶装置を示す平面図である。図３０では特に、ビット線、ディジット線、ＴＭＲ素子、バッファ層およびストラップを示している。
【００８１】
図３０を参照して、実施の形態２における薄膜磁性体記憶装置は、図１中の実施の形態１における薄膜磁性体記憶装置と比較して、ＴＭＲ素子２４ａ、２４ｂ、２４ｍおよび２４ｎ、ならびにバッファ層４１ａ、４１ｂ、４１ｍおよび４１ｎの形状が異なる。ＴＭＲ素子２４ａ、２４ｂ、２４ｍおよび２４ｎは楕円形状に形成されている。その楕円形状の長軸は、ディジット線が延在する方向に対して傾いており、その楕円形状の短軸は、ビット線が延在する方向に対して傾いている。ＴＭＲ素子２４ａ、２４ｂ、２４ｍおよび２４ｎ上には、これらＴＭＲ素子と同一の楕円形状を有するバッファ層４１ａ、４１ｂ、４１ｍおよび４１ｎが形成されている。
【００８２】
図３１は、図３０中に示す薄膜磁性体記憶装置の製造方法の工程を示す平面図である。実施の形態２における薄膜磁性体記憶装置の製造方法は、実施の形態１における薄膜磁性体記憶装置の製造方法と比較して、図１６に示す工程にかえて図３１に示す工程を行なう。
【００８３】
図３１を参照して、層間絶縁膜２５および導電性材料４１の頂面上であって、第１および第２のディジット線と重なる領域にレジスト膜６１を形成する。レジスト膜６１は、帯状に形成された導電性材料４１と重なる領域において平行四辺形の断面形状を有する。つまり、レジスト膜６１が延在する方向は、導電性材料４１の下で同一形状に形成されたストラップ２０ａ、２０ｂ、２０ｍおよび２０ｎが延在する方向に対して傾いている。また、レジスト膜６１は、複数の導電性材料４１にまたがって延在している。
【００８４】
このように平行四辺形の形状を有するレジスト膜６１を使用した場合、平行四辺形の角度の小さい方の角部では角度の大きい方の角部より、ＴＭＲ積層膜２４の等方性エッチングによる後退幅が大きくなる。このため、ビット線およびディジット線が延在する方向に対して少し傾いた楕円形状を有するＴＭＲ素子２４ａ、２４ｂ、２４ｍおよび２４ｎを形成することができる。
【００８５】
この発明の実施の形態２に従った薄膜磁性体記憶装置の製造方法では、第２のマスク膜としてのレジスト膜６１が第１および第２の配線としてのストラップ２０ａおよび２０ｍに交差する方向は傾いている。
【００８６】
このように構成された薄膜磁性体記憶装置の製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、所定の形状を有するレジスト膜６１を用いることによってＴＭＲ素子の断面積を実施の形態１よりも大きくすることができる。これにより、ＴＭＲ素子に含まれる磁性体の体積は増大するため、ＴＭＲ素子を熱擾乱に対して安定させることができる。
【００８７】
なお、熱擾乱とは、周囲から受ける熱エネルギーによって磁極が勝手に向きを変える現象をいう。この熱エネルギーによる影響はＴＭＲ素子が有する磁性体の体積に依存し、体積が大きいほど熱エネルギーの影響を受けにくくなる。また、熱エネルギーの影響と磁性体の体積との関係は指数関数的であるため、ＴＭＲ素子の断面積をわずかに増大させるだけで、熱擾乱による影響を大きく抑制することができる。
【００８８】
（実施の形態３）
図３２は、この発明の実施の形態３における薄膜磁性体記憶装置を示す断面図である。図３２には、ＭＲＡＭのクロスポイント型のメモリセルが４つ形成されている。以下においては、実施の形態１における薄膜磁性体記憶装置と重複する構造については、省略するか、または簡単に説明する。
【００８９】
図３２を参照して、層間絶縁膜８を挟んで下層には、電界効果トランジスタが形成されたデコーダ部が構成されており、上層にはＭＲＡＭのメモリセル領域が構成されている。クロスポイント型のメモリセルの場合トランジスタを必要としないため、デコーダ部とメモリセル領域とを同じ部位に形成することができる。これにより、チップサイズを小さくすることができ、また装置の生産効率を向上させることができる。
【００９０】
層間絶縁膜８上には、所定の間隔を隔てて図３２の紙面に対して垂直方向に延在する導電体膜７２ａから７２ｄが形成されている。導電体膜７２ａから７２ｄは、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。導電体膜７２ａから７２ｄは、ＭＲＡＭのメモリセルにおける第１から第４のディジット線を構成している。
【００９１】
導電体膜７２ａから７２ｄ上には、バッファ層７３ａから７３ｄがそれぞれ形成されている。バッファ層７３ａから７３ｄはセル選択用のダイオードであり、ｎ型シリコン層とｐ型シリコン層との積層膜によって構成されている。また、クロスポイント型のメモリセルがダイオードを含まない構成である場合、バッファ層７３ａから７３ｄが、タンタル（Ｔａ）またはチタン（Ｔｉ）などの導電性材料で形成されていても良い。
【００９２】
バッファ層７３ａから７３ｄ上には、ＴＭＲ素子７４ａから７４ｄがそれぞれ形成されている。ＴＭＲ素子７４ａから７４ｄは、ＣｏＦｅおよびＮｉＦｅなどの磁性体膜を含む積層膜によって形成されている。ＴＭＲ素子７４ａから７４ｄ上には、チタンまたはタンタルなどの導電性材料からなるバッファ層７５ａおよび７５ｂがそれぞれ形成されている。なお図３２では、バッファ層７５ａおよび７５ｂは詳細な形状が省略されて描かれている。
【００９３】
層間絶縁膜８上には、シリコン酸化膜からなる層間絶縁膜７１が形成されている。層間絶縁膜７１は、層間絶縁膜８上に所定の間隔を隔てて形成された上述の積層物の間を充填している。層間絶縁膜７１の頂面とバッファ層７５ａから７５ｄの頂面とは同一平面上に形成されている。
【００９４】
層間絶縁膜７１上の図示しない層間絶縁膜４０には、導電体膜２７ａおよびバリアメタル膜２６ａから構成される第１のビット線が形成されている。バリアメタル膜２６ａは、バッファ層７５ａから７５ｄの頂面に接触している。導電体膜７２ａから７２ｄによって構成される第１から第４のディジット線と、導電体膜２７ａおよびバリアメタル膜２６ａによって構成される第１のビット線とが、ＴＭＲ素子７４ａから７４ｄを挟んで直角に交差している。第１から第４のディジット線と第１のビット線とが交差する位置にＴＭＲ素子７４ａから７４ｄが形成されている。
【００９５】
図３３は、図３２中の薄膜磁性体記憶装置を示す平面図である。図３３では特に、ビット線、ディジット線、ＴＭＲ素子およびバッファ層を示している。図３２は、図３３中のＸＸＸＩＩ−ＸＸＸＩＩ線上に沿った断面図である。
【００９６】
図３３を参照して、導電体膜２７ａおよびバリアメタル膜２６ａから構成される第１のビット線と、導電体膜２７ｂおよびバリアメタル膜２６ｂから構成される第２のビット線とが所定の間隔を隔てて延在している。導電体膜７２ａから７２ｄによって構成される第１から第４のディジット線が第１および第２のビット線が延在する方向に垂直方向に所定の間隔を隔てて延在している。
【００９７】
ＴＭＲ素子７４ａ、７４ｂ、７４ｃ、７４ｄ、７４ｍ、７４ｎ、７４ｐおよび７４ｑが、第１および第２のビット線と第１から第４のディジット線とが交差する位置にマトリックス状に配置されている。また、これらＴＭＲ素子の上下に位置するバッファ層が同様に配置されている。ＴＭＲ素子７４ａ、７４ｂ、７４ｃ、７４ｄ、７４ｍ、７４ｎ、７４ｐおよび７４ｑは、ディジット線が延在する方向に延びる長軸と、ビット線が延在する方向に延びる短軸とを有する楕円形状に形成されている。その楕円形状の短軸の長さは、ビット線が延在する方向におけるディジット線の長さ（以後、ディジット線の幅とも呼ぶ）と同一となっている。つまり、ＴＭＲ素子７４ａ、７４ｂ、７４ｃ、７４ｄ、７４ｍ、７４ｎ、７４ｐおよび７４ｑは、それぞれ第１から第４のディジット線の幅一杯に形成されている。
【００９８】
図３４は、図３３中のＸＸＸＩＶ−ＸＸＸＩＶ線上に沿った断面図である。図３４を参照して、配線用溝３６ａおよび３６が形成された層間絶縁膜４０が層間絶縁膜７１上に形成されている。図３および図４中に示すバッファ層４１ａおよび４１ｍと同様に、バッファ層７５ａおよび７５ｍは、ＴＭＲ素子７４ａまたは７４ｍに接触する第１の面５２と、第１の面５２と反対側に位置して、第１のビット線を構成するバリアメタル膜２６ａまたは第２のビット線を構成するバリアメタル膜２６ｂに接触する第２の面５１と、第１の面５２から第２の面５１まで連なる傾斜面５３とを有する。第２の面５１の面積は、第１の面５２の面積よりも小さい。
【００９９】
図３５から図５２は、図３２中に示す薄膜磁性体記憶装置の製造方法の工程を示し、図３５、図３７から図４１、図４３から図４５、および図４７から図５２は断面図であり、図３６、図４２および図４６は平面図である。図３５から図５２を用いて、図３２中に示す薄膜磁性体記憶装置の製造方法について説明する。なお、以下においては、適当な断面図を参照して製造工程の説明を行なうが、参照されていない断面においても同一レイヤーでは同様の製造工程が行なわれているものとする。また、実施の形態１における薄膜磁性体記憶装置の製造方法と重複する工程については説明を一部省略する。
【０１００】
図３５を参照して、実施の形態１における図５に示す工程の後、層間絶縁膜４上にシリコン酸化膜を堆積することによって層間絶縁膜８を形成する。続いて、層間絶縁膜８上に、導電性材料７２、シリコン膜７３、ＴＭＲ積層膜７４および導電性材料７５を順次堆積する。
【０１０１】
図３７は、図３６中のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線上に沿った断面図である。図３６および図３７を参照して、導電性材料７５上に、所定の間隔を隔てて一方向に延在する帯状のレジスト膜８１を形成する。
【０１０２】
図３８を参照して、レジスト膜８１をマスクとして導電性材料７５にエッチングを行なう。図３９を参照して、レジスト膜８１をマスクとしてＴＭＲ積層膜７４にエッチングを行なう。図４０を参照して、レジスト膜８１をマスクとしてシリコン膜７３にエッチングを行なう。レジスト膜８１をマスクとして導電性材料７２にエッチングを行なうことによって、第１および第２のディジット線を構成する導電体膜７２ａおよび７２ｂを形成する。
【０１０３】
このように図３９および図４０に示す工程において同一のレジスト膜８１をマスクとして用いることによって、導電性材料７２から帯状の第１および第２のディジット線を形成するとともに、第１および第２のディジット線上に第１および第２のディジット線と同一形状を有する帯状のＴＭＲ積層膜７４およびシリコン膜７３をひとまず形成する。
【０１０４】
図４１を参照して、レジスト膜８１を除去する。図３８から図４０に示す工程におけるエッチングにより形成された溝を充填し、導電性材料７５の頂面を覆うようにシリコン酸化膜を堆積することによって層間絶縁膜７１を形成する。化学的機械研磨法により、層間絶縁膜７１を導電性材料７５の頂面が露出するまで除去する。
【０１０５】
図４３は、図４２中のＸＬＩＩＩ−ＸＬＩＩＩ線上に沿った断面図である。図４２および図４３を参照して、層間絶縁膜７１および導電性材料７５の頂面上に、導電性材料７５が延在する方向に垂直方向に延在するレジスト膜８２を形成する。レジスト膜８２は、図３６に示す工程で形成したレジスト膜８１に垂直に交差している。また、レジスト膜８２は、複数の導電性材料７５にまがたがって延在している。
【０１０６】
図４４を参照して、レジスト膜８２をマスクとして導電性材料７５にエッチングを行なうことによって、バッファ層７５ａおよび７５ｍを形成する。図４５を参照して、レジスト膜８２をマスクとしてＴＭＲ積層膜７４にエッチングを行なうことによって、ＴＭＲ素子７４ａおよび７４ｍを形成する。続いて、レジスト膜８２をマスクとしてシリコン膜７３にエッチングを行なうことによって、バッファ層７３ａおよび７３ｍを形成する。この時点で、バッファ層７５ａおよび７５ｍ、ＴＭＲ素子７４ａおよび７４ｍ、ならびにバッファ層７３ａおよび７３ｍは、第１のディジット線を構成する導電体膜７２ａの頂面の一部を覆う矩形形状に形成される。
【０１０７】
このように図４５に示す工程によって、帯状のＴＭＲ積層膜７４およびシリコン膜７３を、それぞれＴＭＲ素子７４ａおよび７４ｍならびにバッファ層７３ａおよび７３ｍに形成する。この際、レジスト膜８１を用いたエッチングにより第１のディジット線が延在する方向に垂直方向におけるＴＭＲ素子およびバッファ層の幅は既に決定されているため、レジスト膜８２を用いたエッチングでは、第１のディジット線が延在する方向におけるＴＭＲ素子およびバッファ層の幅を決定するための加工を行なえば良い。このため、最終的な形状にＴＭＲ素子７４ａおよび７４ｍならびにバッファ層７３ａおよび７３ｍを形成した後にあっても、同一のレジスト膜８１を用いて形成された、ＴＭＲ素子７４ａおよび７４ｍならびにバッファ層７３ａおよび７３ｍの側壁と、第１のディジット線を構成する導電体膜７２ａの側壁とは、同一平面上において連なっている。
【０１０８】
図４７は、図４６中のＸＬＶＩＩ−ＸＬＶＩＩ線上に沿った断面図である。図４６および図４７を参照して、レジスト膜８２を除去する。所定の薬剤を用いて、ＴＭＲ素子および各々のバッファ層に等方性エッチングを行なう。これにより、バッファ層７３ａおよび７３ｍ、ＴＭＲ素子７４ａおよび７４ｍ、ならびにバッファ層７５ａおよび７５ｍを楕円形状に形成し、さらにバッファ層７５ａおよび７５ｍに傾斜面５３を形成する。
【０１０９】
図４８を参照して、図４４および図４５に示す工程で行ったエッチングによって形成された溝を充填し、バッファ層７５ａおよび７５ｍの頂面を覆うようにシリコン酸化膜を堆積することによって再び層間絶縁膜７１を形成する。化学的機械研磨法により、層間絶縁膜７１をバッファ層７５ａおよび７５ｍの頂面が露出するまで除去する。
【０１１０】
図４９を参照して、層間絶縁膜７１上にシリコン酸化膜を堆積することによって層間絶縁膜４０を形成する。図５０を参照して、層間絶縁膜４０上に所定の開口パターンを有するレジスト膜８３を形成する。図５１を参照して、レジスト膜８３をマスクとして層間絶縁膜４０にエッチングを行なうことによって、バッファ層７５ａおよび７５ｍの第２の面５１に達する配線用溝３６ａおよび３６ｂを形成する。その後、レジスト膜８３を除去する。
【０１１１】
図５２を参照して、配線用溝３６ａおよび３６ｂの内部ならびに層間絶縁膜４０の頂面上にバリアメタル２６および導電性材料２７を順次堆積する。このあと、実施の形態１における図２８、図２９および図１に示す工程が続く。以上の工程により、図３２中に示す薄膜磁性体記憶装置が完成する。
【０１１２】
このように構成された薄膜磁性体記憶装置およびその製造方法によれば、同一のレジスト膜８１を使用してＴＭＲ積層膜をディジット線と同一形状に形成し、その後、別のレジスト膜８２を使用してＴＭＲ積層膜をＴＭＲ素子の最終的な形状に形成している。このため、ＴＭＲ素子をディジット線の幅一杯に確実に形成することができ、マスクずれによるＴＭＲ素子の位置決め誤差を考慮する必要がない。これにより、ディジット線の幅を小さく設定することができ、メモリセルの微細化を実現することができる。また、このほかの実施の形態１に記載の効果と同様の効果を奏することができる。
【０１１３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１４】
【発明の効果】
以上説明したように、この発明に従えば、メモリセルの微細化を実現するとともに、信頼性の高い薄膜磁性体記憶装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における薄膜磁性体記憶装置を示す断面図である。
【図２】図１中の薄膜磁性体記憶装置を示す平面図である。
【図３】図２中のＩＩＩ−ＩＩＩ線上に沿った断面図である。
【図４】図１中の薄膜磁性体記憶装置においてＴＭＲ素子が形成されている部分を示す斜視図である。
【図５】図１中に示す薄膜磁性体記憶装置の製造方法の第１工程を示す断面図である。
【図６】図１中に示す薄膜磁性体記憶装置の製造方法の第２工程を示す断面図である。
【図７】図１中に示す薄膜磁性体記憶装置の製造方法の第３工程を示す断面図である。
【図８】図１中に示す薄膜磁性体記憶装置の製造方法の第３工程を示す別の断面図である。
【図９】図１中に示す薄膜磁性体記憶装置の製造方法の第４工程を示す断面図である。
【図１０】図１中に示す薄膜磁性体記憶装置の製造方法の第５工程を示す平面図である。
【図１１】図１中に示す薄膜磁性体記憶装置の製造方法の第５工程を示す断面図である。
【図１２】図１中に示す薄膜磁性体記憶装置の製造方法の第６工程を示す断面図である。
【図１３】図１中に示す薄膜磁性体記憶装置の製造方法の第７工程を示す断面図である。
【図１４】図１中に示す薄膜磁性体記憶装置の製造方法の第８工程を示す断面図である。
【図１５】図１中に示す薄膜磁性体記憶装置の製造方法の第９工程を示す断面図である。
【図１６】図１中に示す薄膜磁性体記憶装置の製造方法の第１０工程を示す平面図である。
【図１７】図１中に示す薄膜磁性体記憶装置の製造方法の第１０工程を示す断面図である。
【図１８】図１中に示す薄膜磁性体記憶装置の製造方法の第１１工程を示す断面図である。
【図１９】図１中に示す薄膜磁性体記憶装置の製造方法の第１２工程を示す断面図である。
【図２０】図１中に示す薄膜磁性体記憶装置の製造方法の第１３工程を示す平面図である。
【図２１】図１中に示す薄膜磁性体記憶装置の製造方法の第１３工程を示す断面図である。
【図２２】図１６中のレジスト膜にかわる他のレジスト膜を示す平面図である。
【図２３】図１中に示す薄膜磁性体記憶装置の製造方法の第１４工程を示す断面図である。
【図２４】図１中に示す薄膜磁性体記憶装置の製造方法の第１５工程を示す断面図である。
【図２５】図１中に示す薄膜磁性体記憶装置の製造方法の第１６工程を示す断面図である。
【図２６】図１中に示す薄膜磁性体記憶装置の製造方法の第１７工程を示す断面図である。
【図２７】図１中に示す薄膜磁性体記憶装置の製造方法の第１８工程を示す断面図である。
【図２８】図１中に示す薄膜磁性体記憶装置の製造方法の第１９工程を示す断面図である。
【図２９】図１中に示す薄膜磁性体記憶装置の製造方法の第２０工程を示す断面図である。
【図３０】この発明の実施の形態２における薄膜磁性体記憶装置を示す平面図である。
【図３１】図３０中に示す薄膜磁性体記憶装置の製造方法の工程を示す平面図である。
【図３２】この発明の実施の形態３における薄膜磁性体記憶装置を示す断面図である。
【図３３】図３２中の薄膜磁性体記憶装置を示す平面図である。
【図３４】図３３中のＸＸＸＩＶ−ＸＸＸＩＶ線上に沿った断面図である。
【図３５】図３２中に示す薄膜磁性体記憶装置の製造方法の第１工程を示す断面図である。
【図３６】図３２中に示す薄膜磁性体記憶装置の製造方法の第２工程を示す平面図である。
【図３７】図３２中に示す薄膜磁性体記憶装置の製造方法の第２工程を示す断面図である。
【図３８】図３２中に示す薄膜磁性体記憶装置の製造方法の第３工程を示す断面図である。
【図３９】図３２中に示す薄膜磁性体記憶装置の製造方法の第４工程を示す断面図である。
【図４０】図３２中に示す薄膜磁性体記憶装置の製造方法の第５工程を示す断面図である。
【図４１】図３２中に示す薄膜磁性体記憶装置の製造方法の第６工程を示す断面図である。
【図４２】図３２中に示す薄膜磁性体記憶装置の製造方法の第７工程を示す平面図である。
【図４３】図３２中に示す薄膜磁性体記憶装置の製造方法の第７工程を示す断面図である。
【図４４】図３２中に示す薄膜磁性体記憶装置の製造方法の第８工程を示す断面図である。
【図４５】図３２中に示す薄膜磁性体記憶装置の製造方法の第９工程を示す断面図である。
【図４６】図３２中に示す薄膜磁性体記憶装置の製造方法の第１０工程を示す平面図である。
【図４７】図３２中に示す薄膜磁性体記憶装置の製造方法の第１０工程を示す断面図である。
【図４８】図３２中に示す薄膜磁性体記憶装置の製造方法の第１１工程を示す断面図である。
【図４９】図３２中に示す薄膜磁性体記憶装置の製造方法の第１２工程を示す断面図である。
【図５０】図３２中に示す薄膜磁性体記憶装置の製造方法の第１３工程を示す断面図である。
【図５１】図３２中に示す薄膜磁性体記憶装置の製造方法の第１４工程を示す断面図である。
【図５２】図３２中に示す薄膜磁性体記憶装置の製造方法の第１５工程を示す断面図である。
【符号の説明】
１  シリコン基板、１ａ  主表面、２０，７２  導電性材料、２０ａ，２０ｂ，２０ｍ，２０ｎ  ストラップ、２４，７４  ＴＭＲ積層膜、２４ａ，２４ｂ，２４ｍ，２４ｎ，７４ａ，７４ｂ，７４ｃ，７４ｄ，７４ｍ，７４ｎ，７４ｐ，７４ｑ  ＴＭＲ素子、２６ａ，２６ｂ  バリアメタル膜、２７ａ，２７ｂ，７２ａ，７２ｂ，７２ｃ，７２ｄ  導電体膜、４１ａ，４１ｂ，４１ｍ，４１ｎ，７５ａ，７５ｂ，７５ｃ，７５ｄ，７５ｍ，７５ｎ，７５ｐ，７５ｑ  バッファ層、５２  第１の面、５１  第２の面、５３  傾斜面、５４，５５，５６，６１，８１，８２  レジスト膜。
【図１】
2004235443.tif 000003
【図２】
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【図３】
2004235443.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004235443.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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