(57)【要約】【課題】連続不良が発生する場合においてＭＵＴよりも書き込み速度が遅い不良解析メモリでも安価にフェイル情報を得ることが可能なメモリ試験装置及びフェイル情報取得装置並びにフェイル情報所得方法を提供する。【解決手段】被試験デバイス６に対してアドレス信号を与えるアドレス発生装置２と、被試験デバイス６への入力データ信号を発生させるデータ発生装置３と、データ発生装置３からの期待値データ信号と被試験デバイス６からの出力データとを比較判定する比較回路５と、比較判定結果のフェイルデータを格納する不良解析メモリ４とを具備するメモリ試験装置に使用されるフェイル情報取得装置８において、被試験デバイス６から出力された最初にフェイルしたアドレスを格納するレジスタ１０１とアドレスから連続して発生したフェイル数をカウントするＩ／Ｏ数分のカウンタ１０２とを有し、テスト結果がフェイルからパスになった際にレジスタ１０１及びカウンタ１０２の値をフェイルデータとして不良解析メモリ４に転送する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
被試験デバイスに対してアドレス信号を与えるアドレス発生装置と、前記被試験デバイスへの入力データ信号を発生させるデータ発生装置と、該データ発生装置から出力される被試験デバイスの期待値データ信号と被試験デバイスから出力される出力データとを比較判定する比較回路と、比較判定結果のフェイルデータを格納する不良解析メモリとを具備するメモリ試験装置に使用されるフェイル情報取得装置において、
前記被試験デバイスから出力された最初にフェイルしたアドレスを格納するレジスタと前記アドレスから連続して発生したフェイル数をカウントするＩ／Ｏ数分のカウンタとを有し、テスト結果がフェイルからパスになった際に前記レジスタ及びカウンタの値をフェイルデータとして不良解析メモリに転送することを特徴とするフェイル情報取得装置。
【請求項２】
請求項１記載のフェイル情報取得装置において、
上記レジスタ及びカウンタは複数有り、そして、複数のレジスタ及びカウンタへの入力信号及び出力信号を制御する回路を備えることを特徴とするフェイル情報取得装置。
【請求項３】
被試験デバイスに対してアドレス信号を与えるアドレス発生装置と、前記被試験デバイスへの入力データ信号を発生させるデータ発生装置と、該データ発生装置から出力される被試験デバイスの期待値データ信号と該試験デバイスから出力される出力データとを比較判定する比較回路と、比較判定結果のフェイルデータを格納する不良解析メモリと、請求項１又は２に記載のフェイル情報取得装置とを具備するメモリ試験装置。
【請求項４】
請求項３記載のメモリ試験装置において、
上記被試験デバイスの読み出し速度よりも遅い書き込み速度の不良解析メモリに単純な制御回路を備えることを特徴とするメモリ試験装置。
【請求項５】
請求項３又は４に記載のメモリ試験装置におけるフェイル情報取得方法において、
メモリ試験装置のホストコンピュータにアドレスパターンの情報を持たせることで、レジスタに格納されているアドレス及びカウンタに格納されている前記アドレスから連続して発生したフェイル数の情報で様々なアドレシングパターンに対応したフェイル情報を取得するフェイル情報取得方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ試験装置及びフェイル情報取得装置並びにフェイル取得方法であり、メモリデバイスの評価・解析において、テストサイクルより低速の書き込みサイクルを持つ不良解析メモリを用いて、不良メモリデバイスの解析に使用されるフェイル情報の取得装置に関する。
【０００２】
【従来の技術】
従来、不良メモリデバイスの解析は、専用のメモリ試験装置を使用して不良デバイスからのフェイル信号を被試験メモリデバイス（以下、「ＭＵＴ」という）と同等以上の書き込み速度及び容量を備えたメモリ（以下、「不良解析メモリ」という）に蓄え、そのフェイル情報を試験装置のホストコンピュータ７´に転送することにより実施している。以下より、従来技術における専用メモリ試験装置によるフェイル情報の取得手段を示す説明図を図１１に示す。図１１で前記フェイル情報を取得する際に、テスタＣＰＵ１´によりアドレス発生装置２´、データ発生装置３´を制御して、ＭＵＴ６´にアドレス信号、データ信号を入力する。それに対応してＭＵＴ６´から出力された出力データとデータ出力装置３´から発生された期待値データを比較回路５´にて比較判定し、その比較した結果（以下、「フェイルデータ」という）を不良解析メモリ４´のＭＵＴ６´に与えたアドレスと同じアドレスに格納する。ＭＵＴ６´の全アドレスのテストが終了した後、テスタＣＰＵ１´を介して不良解析メモリ４´の内容をテスタホストコンピュータ７に転送し、不良メモリデバイスの解析が行われる。
【０００３】
【特許文献１】
特開平７−１４７１００号公報
【０００４】
【発明が解決しようとする課題】
しかし、従来の技術によれば、専用のメモリ試験装置にてＭＵＴ６´と同等以上の書き込み速度及び容量を備えたメモリを必要とする。またＭＵＴ６´の書き込み速度及び容量も年々増加の傾向にある。このため、フェイルデータを格納する不良解析メモリ４´は、高速かつ大容量のものを使用しなければならないという問題がある。この問題を解決するための先行特許として特許文献１がある。
【０００５】
先行特許では図１２に示す通り、不良解析メモリの前にＦＩＦＯ機能をもつバッファメモリ９´を置き、フェイルデータをバッファメモリ９´に蓄えておき、不良解析メモリの書き込み速度に合わせてフェイルデータを不良解析メモリに書き込む。連続して不良が発生した場合はバッファメモリ９´がフルになった状態で、ＭＵＴ６´は完全不良として処理してＭＵＴの不良解析は行わない。
【０００６】
仮に、アドレスビット幅が２４ビットの１６ＭＢ（読み出し速度：５５ｎｓ）のＭＵＴ６´を２ＭＢのバッファメモリと書き込み速度が１１０ｎｓの不良解析メモリで試験する場合を考える。この場合にバッファメモリ９´のメモリの深さは約８５Ｋ（２Ｍ／２４）であるから、フェイルが連続して発生した場合のフェイル許容量は先行特許に記載されている次式より求めることができ、約１７０Ｋビットとなる。
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ここで、ＦＣはフェイルが連続して発生した場合のフェイル許容量、ＦＤはバッファメモリ９´のメモリの深さ、ＷＣは不良解析メモリ４´の書き込みサイクル、ＴＣはテストサイクルである。
【０００７】
１７０Ｋビットが多いか少ないかは別にしてもＭＵＴ６´の容量が倍になれば、アドレスビット数が増えるためにバッファメモリ９´のメモリの深さは少なくなり、フェイル許容量は減少する。前述の通り、メモリデバイスの書き込み速度及び容量も年々増加の傾向にあり、かつ、メモリデバイスの評価・解析においてライン不良などで不良が連続して多数発生することは十分考えれらることであり、連続不良が発生する場合において、先行特許では今後効果が低くなっていく。また、メモリデバイスの量産においてのメモリデバイス救済方法のひとつとして、ライン救済があり、不良が発生したメモリセルをラインごと救済できる。この場合、メモリデバイスは完全不良といえず、ライン救済が可能なメモリデバイスの量産においても、先行特許では、効果が低い。
【０００８】
本発明は、連続不良が発生する場合においてＭＵＴよりも書き込み速度が遅い不良解析メモリでも安価にフェイル情報を得ることが可能なメモリ試験装置及びフェイル情報取得装置並びにフェイル情報所得方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この目的の達成のため、本発明１では、フェイルしたビットのアドレス情報を格納するレジスタ１０１、そのアドレスから連続して発生したフェイルビット数をカウントするカウンタ１０２を備える。フェイルビットが発生すると比較回路５から発生するフェイルデータが立ち上がり、レジスタ１０１はフェイルデータの立ち上がりタイミングでアドレス発生装置２からのアドレス信号をラッチする。また、カウンタ１０２はストローブの立ち上がりから決まった時間をおいてカウントアップする。次のビットもフェイルとなった場合にはカウンタ１０２を更にカウントアップし、テスト結果がフェイルからパスになった時点でレジスタ１０１とカウンタ１０２の値を不良解析メモリ４に書き込む。なお、本発明１では、フェイルビットが交互に発生した場合には効果がない。
【００１０】
本発明２では、最初にフェイルしたアドレスを格納するレジスタと前記アドレスから連続して発生したフェイル数をカウントするカウンタを備えることでスキャンに対応し、最初にフェイルしたアドレスを格納するレジスタと前記アドレスから連続して発生したフェイル数をカウントするカウンタを２組備え、レジスタ、カウンタへの入力信号を制御装置によって制御することで、交互に発生するフェイルビットにおいても、効果を下げることなくメモリ試験装置の不良解析メモリに前記レジスタ及びカウンタの値を転送することで、フェイル情報を得ることができる。
【００１１】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明のフェイル情報取得装置及びメモリ試験装置の基本となる回路構成図を図１、図２に示す。フェイル情報取得装置は、アドレス信号、フェイルデータを入力として、不良解析ためのフェイル情報を不良解析メモリに転送する。以下より、本発明によるフェイル情報の取得装置の実施形態を示す。
【００１２】
実施形態１を説明する。先ず、実施形態１のフェイル情報取得装置の回路構成図を図１に、メモリ試験装置を図２に示す。本実施形態のフェイル情報取得装置は、連続フェイルの最初のアドレスを格納するためのレジスタ１０１、前記レジスタ１０１から連続して発生したフェイルをカウントするカウンタ１０２、前記カウンタ１０２がカウントアップするためのタイミングを作成するＡＮＤ回路１０３を備える。そして、メモリ試験装置は、テスタＣＰＵ１、アドレス発生装置２、データ発生装置３、不良解析装置４、比較回路５、フェイル情報取得装置８を備えており、ホストコンピュータ７と接続して被試験デバイスＭＵＴ６を試験する。
【００１３】
フェイル情報取得装置８の基本動作の一例について、図３のフローチャートにより説明する。以下、図１、図２及び図３を用いてフェイル情報取得装置の動作を説明する。テストスタート後にカウンタ１０２を初期化する＜Ｓ１５１＞。テスト実施＜Ｓ１５２＞の結果がパスであれば、そのままテストを継続し、フェイルとなった場合はアドレス発生装置２からのアドレス信号をレジスタ１０１に格納する＜Ｓ１５３＞。次にストローブ信号（以下、「ＳＴＲＢ」という）に時間α遅れたタイミングでカウンタ１０２をカウントアップする＜Ｓ１５４＞。次のビットのテスト実施＜Ｓ１５５＞の際にもフェイルとなった場合にはフェイルデータは”Ｈｉｇｈ”を維持したままであるため、レジスタ１０１はラッチ動作を行わず、最初にフェイルしたアドレスを保持し、カウンタ１０２は（ＳＴＲＢ＋α）のタイミングでカウントアップする＜Ｓ１５６＞。本動作をテスト結果がフェイルからパスになるまで続け、パスが発生した際にレジスタ１０１、カウンタ１０２の内容をホストコンピュータ７に転送する＜Ｓ１５７、Ｓ１５８＞。転送後、カウンタ１０２を初期化し＜Ｓ１５１＞、テスト再開する。
【００１４】
具体例として図４のようにフェイルビットが存在する場合について説明する。また、その場合のタイミング情報を図５に示す。テストスタート時に、テスタＣＰＵ１の制御により、カウンタ１０２にカウンタリセット信号が入力され、カウンタ１０２は初期化される。アドレスが０ｘ０１のときにＳＴＲＢに同期してフェイルデータが立ち上がり、レジスタ１０１にアドレスラッチ信号として入力され、レジスタ１０１は０ｘ０１を格納する。カウンタ１０２は、ＳＴＲＢより時間α遅れたタイミング（ＳＴＲＢ＋α）でカウントアップされる。アドレスが０ｘ０２のときのフェイルデータは”Ｈｉｇｈ”であり、（ＳＴＲＢ＋α）のタイミングでカウンタ１０２がカウントアップする。アドレスが０ｘ０３、０ｘ０４のときも同様にカウンタ１０２のみカウントアップを行い、アドレスが０ｘ０５のときにテスト結果がパスとなるため、ＳＴＲＢに同期してフェイルデータが立ち下がり、このタイミングでレジスタ１０１、カウンタ１０２の値を不良解析メモリ４に書き込み、カウンタ１０２を初期化する。以上のように、不良解析メモリ４に、フェイルのアドレス及びそのアドレスから連続して発生したフェイルビット数の情報が書き込まれるため、本情報を基に不良解析が可能である。
【００１５】
実施形態２を説明する。実施形態２のフェイル情報取得装置の回路構成図を図６に示す。実施形態２では不良が交互に連続して発生する不良が検出できる。以下に実施形態２の回路構成について説明する。０アドレスからのスキャンの結果を格納するレジスタ２０１、カウンタ２０２及び１アドレスからのスキャンの結果を格納するレジスタ２０６、カウンタ２０７を備え、カウントアップ信号を作成するためのフリップフロップ（以下、「Ｆ／Ｆ」という）２０５、ＡＮＤ回路２０３及びＡＮＤ回路２０４を備え、アドレスラッチ信号を作成するためのＦ／Ｆ２１０、ＡＮＤ回路２０８及びＡＮＤ回路２０９を備える。
【００１６】
以下、実施形態２における動作の具体例として、図７のようにフェイルビットが存在する場合について、図６及び図８を用いて説明する。アドレス０ｘ０１のときにＳＴＲＢに同期してフェイルデータが立ち上がり、Ｆ／Ｆ２１１の出力が“Ｌｏｗ”であるため、ＡＮＤ回路２０９の出力が（ＳＴＲＢ＋α）のタイミングで“Ｈｉｇｈ”となり、Ｆ／Ｆ２１０の出力が“Ｈｉｇｈ”となり、レジスタ２０６にアドレスラッチ信号として入力され、レジスタ２０６は０ｘ０１を格納する。カウンタ２０７も同様にＦ／Ｆ２１１の出力が“Ｌｏｗ”であるため、ＡＮＤ回路２０８の出力が（ＳＴＲＢ＋α）のタイミングで“Ｈｉｇｈ”となり、カウントアップされる。尚、Ｆ／Ｆ２１１の出力が“Ｌｏｗ”であるため、レジスタ２０１、カウンタ２０２の出力は変化しない。アドレスが０ｘ０２に遷移したとき、ＳＴＲＢに同期してＦ／Ｆ２１１の出力が“Ｈｉｇｈ”となるため、ＡＮＤ回路２０９の出力は“Ｌｏｗ”であり、Ｆ／Ｆ２１０にクロック信号が入らない。このため、Ｆ／Ｆ２１０の出力は固定されており、レジスタ２０６の値は変化しない。尚、フェイルデータが“Ｌｏｗ”であるため、カウンタ２０７、レジスタ２０１、カウンタ２０２の出力は変化しない。次にアドレスが０ｘ０３のとき、ＳＴＲＢに同期してＦ／Ｆ２１１の出力が“Ｌｏｗ”となるが、同様にフェイルデータがＳＴＲＢに同期して“Ｈｉｇｈ”となっているため、Ｆ／Ｆ２１０の出力は“Ｈｉｇｈ”を保持しており、レジスタ２０６の出力は変化しない。また、ＡＮＤ回路２０８の入力が（ＳＴＲＢ＋α）のタイミングでＡＬＬ  Ｈｉｇｈとなるため、カウンタ２０７へカウントアップ信号が入力され、０ｘ０２にカウントアップする。尚、ＡＮＤ回路２０８、ＡＮＤ回路２０９の出力は“Ｌｏｗ”であるため、レジスタ２０１、カウンタ２０２の出力は変化しない。アドレスが０ｘ０４、０ｘ０５、０ｘ０６、０ｘ０７、０ｘ１０のときも同様の動作となり、レジスタ２０１、カウンタ２０２、レジスタ２０６、出力は変化せず、アドレスが０ｘ０５、０ｘ０７のとき、カウンタ２０７のみにカウントアップ信号が入力され、カウンタ２０７はカウントアップされる。アドレス０ｘ１１のとき、フェイルデータが“Ｌｏｗ”であるため、Ｆ／Ｆ２１０の出力は（ＳＴＲＢ＋α）のタイミングで立ち下がる。このタイミングでレジスタ２０６、カウンタ２０７の値を不良解析メモリ４に書き込む。このため、本情報を基に不良解析が可能である。
【００１７】
なお、上記回路に実施形態１の回路を組み合わせ、それぞれのレジスタ、カウンタの値を不良解析メモリ４に書き込むための制御回路を追加することで更に効率的に不良解析メモリへの書き込み回数を抑えることができる。
【００１８】
最後に実施形態３を説明する。本実施形態はフェイル情報として最初にフェイルしたアドレスとそのアドレスから連続してフェイルとなったフェイル数を不良解析メモリ４に書き込む。しかし、本手法では転送されたフェイル情報がどのアドレスパターンでテストされたことがホストコンピュータに情報が与えられていない場合は、様々なアドレスパターンでテストし、不良解析を実施する場合に問題がある。このため、図９に示す通り、ホストコンピュータ７にあらかじめアドレスパターンの情報（アドレシングの規則）を持たせることで、様々なアドレスパターンでＭＵＴ４をテストした際でもフェイル情報取得装置８から不良解析メモリ４に格納されたフェイル情報から不良解析が可能となる。
【００１９】
具体例として図１０のようにフェイルビットが存在する場合において、ダイアゴナルパターンで試験実施した場合に、レジスタには０ｘ１、カウンタには０ｘ０４が保持される。このフェイル情報をスキャンパターンでのテストと考えると図４のようなフェイルビットの分布となるが、ホストコンピュータ７にダイアゴナルパターンという情報を保持しておくことで正しく図１０のようにフェイルビットが分布していると認識できる。
【００２０】
更に本発明の回路をＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）にて製作することにより、制御回路の作成及びレジスタ、カウンタのビットサイズも容易に増減でき、フレキシブルに様々な不良解析に対応することができる。
【００２１】
【発明の効果】
実施の形態で説明したように、本発明によれば、メモリデバイスの不良解析のための不良解析メモリは大容量でも低速で安価なメモリデバイスを使用することができ、かつ書き込みサイクルがテストサイクルよりも遅くても、また連続して不良が多発しても不良解析ができる。
【図面の簡単な説明】
【図１】実施形態１のフェイル情報取得装置の構成図。
【図２】実施形態１のフェイル情報取得装置を備えるメモリ試験装置のシステム構成図。
【図３】実施形態１のフェイル情報取得装置の基本動作のフローチャート。
【図４】実施形態１の動作を説明するためのフェイルビット分布例。
【図５】図４のフェイルビット分布においてフェイル情報を取得する際のタイミング図。
【図６】実施形態２のフェイル情報取得装置の構成図。
【図７】実施形態２の動作を説明するためのフェイルビット分布例。
【図８】図７のフェイルビット分布においてフェイル情報を取得する際のタイミング図。
【図９】実施形態３でのフェイル情報取得方法の概念図。
【図１０】実施形態３のフェイル情報取得方法を説明するためのフェイルビット分布図。
【図１１】一般的なメモリ試験装置のシステム構成図。
【図１２】先行特許によるメモリ試験装置のシステム構成図。
【符号の説明】
１  テスタＣＰＵ
２  アドレス発生装置
３  データ発生装置
４  不良解析メモリ
５  比較回路
６  ＭＵＴ
７  ホストコンピュータ
８  フェイル情報取得装置
１０１、２０１、２０６  レジスタ
１０２、２０２、２０７  カウンタ
１０３、２０３、２０４、２０８、２０９  ＡＮＤ回路
２０５、２１０、２１１  Ｆ／Ｆ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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