(57)【要約】【課題】小さいＨＤＬメモリで試験を実行可能とするテスタ装置を提供する。【解決手段】ＨＤＬメモリからのデータに基づく演算値を被測定デバイスに出力し、前記被測定デバイスの応答を入力するテスタ装置において、前記ＨＤＬメモリのアドレスの数に基づくアドレス数を有し、前記被測定デバイスに対するテスト信号のパターンデータを分割して格納する複数個のデータファイルと、試験のときに順次出力される実行アドレスを前記ＨＤＬメモリのアドレスの数で割った商に基づく前記データファイルを選択する選択手段と、を備えると共に、前記ＨＤＬメモリは、前記選択手段で選択される前記データファイルのデータがダウンロードされ、前記実行アドレスを前記ＨＤＬメモリのアドレスの数で割った剰余に基づくデータを有効とすることを特徴とするテスタ装置。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＨＤＬメモリからのデータに基づく演算値を被測定デバイスに出力し、前記被測定デバイスの応答を入力するテスタ装置において、
前記ＨＤＬメモリのアドレスの数に基づくアドレス数を有し、前記被測定デバイスに対するテスト信号のパターンデータを分割して格納する複数個のデータファイルと、
試験のときに順次出力される実行アドレスを前記ＨＤＬメモリのアドレスの数で割った商に基づく前記データファイルを選択する選択手段と、を備えると共に、前記ＨＤＬメモリは、前記選択手段で選択される前記データファイルのデータがダウンロードされ、前記実行アドレスを前記ＨＤＬメモリのアドレスの数で割った剰余に基づくデータを有効とすることを特徴とするテスタ装置。
【請求項２】
ＨＤＬメモリからのデータに基づく演算値を仮想被測定デバイスに出力し、前記仮想被測定デバイスの応答を入力するＩＣ検査用のテスタ装置において、
前記ＨＤＬメモリのアドレスの数に基づくアドレス数を有し、前記仮想被測定デバイスに対するテスト信号のパターンデータを分割して格納する複数個のデータファイルと、
試験のときに順次出力される実行アドレスを前記ＨＤＬメモリのアドレスの数で割った商と剰余とを計算する割算部と、
前記商を格納する記憶手段と、
前記記憶手段の値と前記商とが一致するときに前記選択手段を無効にする比較手段と、
前記商に基づく前記データファイルを選択する選択手段と、を備えると共に、
前記ＨＤＬメモリは、前記選択手段で選択される前記データファイルのデータがダウンロードされ、前記剰余に基づくデータを有効とすることを特徴とするＩＣ検査用のテスタ装置。
【請求項３】
ＨＤＬメモリからのデータに基づく演算値を被測定デバイスに出力し、前記被測定デバイスの応答を入力するテスタ装置において、
前記被測定デバイスに対するテスト信号のパターンデータを分割して格納する複数のデータファイルと、
試験のときに順次出力される実行アドレスの上位ビットに基づく前記データファイルを選択する選択手段と、を備えると共に、
前記ＨＤＬメモリは、前記選択手段で選択される前記データファイルのデータがダウンロードされ、前記実行アドレスの下位ビットに基づくデータを有効とすることを特徴とするテスタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＨＤＬメモリからのデータに基づく演算値を被測定デバイスに出力し、被測定デバイスからの応答を入力するテスタ装置に関する。
【０００２】
【従来の技術】
従来のテスタ装置は、必要となる総パターン数以上の容量のＨＤＬメモリを備えるものである（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２０００−２７６３６８号公報
【０００４】
このような、従来のテスタ装置を図２（Ａ），（Ｂ）を用いて説明する。図２（Ａ）は、従来のテスタ装置の構成図である。
【０００５】
テスタ装置１０’は、プログラムと端末であるエンジニアリング・ワーク・ステーションＥＷＳ等とで形成する。プログラムは、エンジニアリング・ワーク・ステーションＥＷＳ内のハードディスク等の記憶媒体に格納される。
【０００６】
また、テスタ装置１０’は、ファイル１’、ＨＤＬメモリ２’、演算部３及びシーケンサ４を備える。ファイル１’、ＨＤＬメモリ２’、演算部３及びシーケンサ４は、ハードウエア記述言語（ＨＤＬ）で記述するプログラムである場合と、実際のハードウエアである場合とがある。
【０００７】
さらに、被測定デバイス５も、ソフトウエアでモデル化する仮想被測定デバイスＤＵＴのプログラムである場合と、実際のハードウエアである場合とがある。
【０００８】
ここで、ファイル１’、ＨＤＬメモリ２’、演算部３、シーケンサ４及び被測定デバイス５がプログラムである場合と、実際のハードウエアである場合とは同等であるため、以下にプログラムである場合のみを説明する。
なお、ＨＤＬメモリ２’が実際のハードウエアである場合は、ＨＤＬメモリはメモリと呼ばれる。
【０００９】
また、ファイル１’、ＨＤＬメモリ２’、演算部３、シーケンサ４及び被測定デバイス５がプログラムである場合は、図２のテスタ装置は仮想テスタとして、主に検査プログラムの検証に利用する。
【００１０】
そして、ファイル１’、ＨＤＬメモリ２’、演算部３、シーケンサ４及び被測定デバイス５は、ハードウエア記述言語ＨＤＬで記述される。
ただし、ＨＤＬメモリ２’は、エンジニアリング・ワーク・ステーションＥＷＳの実際のハードウエアメモリに密接に関係する。したがって、その容量に制限がある。
【００１１】
また、ファイル１’はハードウエア記述言語ＨＤＬ上の記憶ブロックで形成する。そして、ファイル１’は、被測定デバイス５に対するテスト信号のパターンデータＰＤを格納する。
【００１２】
さらに、シーケンサ４は試験のときに実行アドレスＰＡ＿Ｃを順次ＨＤＬメモリ２’へ出力する。
【００１３】
また、ＨＤＬメモリ２’はハードウエア記述言語ＨＤＬ上の記憶ブロックで形成する。そして、エンジニアリング・ワーク・ステーションＥＷＳの実際のハードウエアメモリも同様に形成する。そしてまた、ＨＤＬメモリ２’はそのアドレスがアドレス０からアドレス０ｘｆｆｆｆｆｆｆｆの連番のアドレスを備える。
【００１４】
さらに、試験を実行する際に、ファイル１’のパターンデータＰＤの全てがＨＤＬメモリ２’にダウンロードされる。そして、実行アドレスＰＡ＿Ｃに基づくデータを有効とする。
【００１５】
また、演算部３は、ＨＤＬメモリ２’で有効となるデータを入力して演算を行い、その演算値を被測定デバイス５に出力する。そして、被測定デバイス５からの応答を入力する。
【００１６】
そしてまた、これらの出力と入力とを比較し、予め想定していた結果であれば、被測定デバイスまたは検査プログラムを良とする。さらに、これらの出力と入力とを比較し、予め想定していない結果であれば、被測定デバイスまたは検査プログラムを不良とし、被測定デバイスまたは検査プログラムを再検討する。
【００１７】
このような検証を繰り返して、被測定デバイスまたは検査プログラムの不良を抑制する。
【００１８】
さらに、図２（Ｂ）は、ファイル１’に格納される被測定デバイス５に対するテスト信号のパターンデータＰＤとそのパターンアドレスＰＡとのアドレス空間を示す図である。同図より、パターンアドレスＰＡは、ＨＤＬメモリ２’のアドレスと同様に、そのアドレスがパターンアドレス０からパターンアドレス０ｘｆｆｆｆｆｆｆｆの連番のアドレスを備える。
【００１９】
このような図２の従来例の試験のときには、シーケンサ４がパターンアドレスＰＡの範囲（０〜０ｘｆｆｆｆｆｆｆｆ）から順次実行アドレスＰＡ＿Ｃを出力する。そして、この実行アドレスＰＡ＿Ｃに従って、被測定デバイスまたは検査プログラムの試験は実行される。
【００２０】
【発明が解決しようとする課題】
しかしながら、このような従来のテスタ装置は、パターンアドレスＰＡ及びパターンデータＰＤが大容量であると、一度にこれら全てをＨＤＬメモリ２’に格納できないという課題がある。また、エンジニアリング・ワーク・ステーションＥＷＳの実際のハードウエアメモリを大容量化することは高価であり困難である。
【００２１】
特に、ＩＣ検査用のテスタ装置は、パターンデータアドレスＰＡ及びパターンデータＰＤが大きく、例えば１３０ＧＢｙｔｅ以上必要とする。よって、汎用のエンジニアリング・ワーク・ステーションＥＷＳを利用することは困難である。
【００２２】
本発明の目的は、以上説明した課題を解決するものであり、小さいＨＤＬメモリで試験を実行可能とするテスタ装置を提供することにある。
また、本発明の目的はＩＣ検査用に好適で、低コストのテスタ装置を提供することにある。
【００２３】
【課題を解決するための手段】
このような目的を達成する本発明は、次の通りである。
（１）ＨＤＬメモリからのデータに基づく演算値を被測定デバイスに出力し、前記被測定デバイスの応答を入力するテスタ装置において、前記ＨＤＬメモリのアドレスの数に基づくアドレス数を有し、前記被測定デバイスに対するテスト信号のパターンデータを分割して格納する複数個のデータファイルと、試験のときに順次出力される実行アドレスを前記ＨＤＬメモリのアドレスの数で割った商に基づく前記データファイルを選択する選択手段と、を備えると共に、前記ＨＤＬメモリは、前記選択手段で選択される前記データファイルのデータがダウンロードされ、前記実行アドレスを前記ＨＤＬメモリのアドレスの数で割った剰余に基づくデータを有効とすることを特徴とするテスタ装置。
（２）ＨＤＬメモリからのデータに基づく演算値を仮想被測定デバイスに出力し、前記仮想被測定デバイスの応答を入力するＩＣ検査用のテスタ装置において、前記ＨＤＬメモリのアドレスの数に基づくアドレス数を有し、前記仮想被測定デバイスに対するテスト信号のパターンデータを分割して格納する複数個のデータファイルと、試験のときに順次出力される実行アドレスを前記ＨＤＬメモリのアドレスの数で割った商と剰余とを計算する割算部と、前記商を格納する記憶手段と、前記記憶手段の値と前記商とが一致するときに前記選択手段を無効にする比較手段と、前記商に基づく前記データファイルを選択する選択手段と、を備えると共に、前記ＨＤＬメモリは、前記選択手段で選択される前記データファイルのデータがダウンロードされ、前記剰余に基づくデータを有効とすることを特徴とするＩＣ検査用のテスタ装置。
（３）ＨＤＬメモリからのデータに基づく演算値を被測定デバイスに出力し、前記被測定デバイスの応答を入力するテスタ装置において、前記被測定デバイスに対するテスト信号のパターンデータを分割して格納する複数のデータファイルと、試験のときに順次出力される実行アドレスの上位ビットに基づく前記データファイルを選択する選択手段と、を備えると共に、前記ＨＤＬメモリは、前記選択手段で選択される前記データファイルのデータがダウンロードされ、前記実行アドレスの下位ビットに基づくデータを有効とすることを特徴とするテスタ装置。
【００２４】
【発明の実施の形態】
図１（Ａ）は本発明の構成図である。また、図１（Ｂ）は、被測定デバイス５に対するテスト信号のパターンデータＰＤとそのパターンアドレスＰＡとのアドレス空間を示す図である。なお、図２（Ａ），（Ｂ）の従来例と同等の要素には同等の符号を付し、説明を省略する。
【００２５】
そして、図１（Ａ）の実施例の第１の特徴は、複数のデータファイルＰＡＴ０，ＰＡＴ１，・・・ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１）と、選択手段６とを備える点にある。また、図１（Ａ）の実施例の第２の特徴は、割算部７を備える点にある。さらに、図１（Ａ）の実施例の第３の特徴は、比較手段８及び記憶手段９を備える点にある。
【００２６】
また、図１（Ｂ）において、パターンアドレスＰＡは、そのアドレスがパターンアドレス０からパターンアドレスＬ−１の連番のアドレスを備える。そして、パターンアドレスＬ−１はパターンアドレス（Ｍ−１）×ＮとパターンアドレスＭ×Ｎとの間とする。また、パターンアドレスＰＡのアドレスの数はＬ個とする。
【００２７】
以下に図１（Ａ）の構成を詳しく説明する。
図１（Ａ）の実施例においてテスタ装置１０は、ファイル１、ＨＤＬメモリ２、演算部３、シーケンサ４、選択手段６、割算部７、選択手段８及び記憶手段９を備える。
【００２８】
ＨＤＬメモリ２は、そのアドレスが０からアドレスＮ−１の連番のアドレスを備える。また、ＨＤＬメモリ２のアドレスの数はＮ個である。
【００２９】
また、ファイル１は、データファイルＰＡＴ０，ＰＡＴ１，・・・，ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１）のＭ個のデータファイルから形成する。
【００３０】
そして、データファイルＰＡＴ０は、パターンアドレス０からパターンアドレスＮ−１までの連番のアドレスを備える。また、データファイルＰＡＴ０のアドレスの数は、Ｎ個であり、ＨＤＬメモリ２のアドレスの数Ｎと等しい。
【００３１】
そしてまた、データファイルＰＡＴ１は、パターンアドレスＮからパターンアドレス２Ｎ−１までの連番のアドレスを備える。また、データファイルＰＡＴ１のアドレスの数は、Ｎ個であり、ＨＤＬメモリ２のアドレスの数Ｎと等しい。
【００３２】
以下同様に、データファイルＰＡＴ（Ｍ−２）は、パターンアドレス（Ｍ−２）×Ｎからパターンアドレス（Ｍ−１）×Ｎ−１までの連番のアドレスを備える。また、データファイルＰＡＴ（Ｍ−２）のアドレスの数は、Ｎ個であり、ＨＤＬメモリ２のアドレスの数Ｎと等しい。
【００３３】
さらに、データファイルＰＡＴ（Ｍ−１）は、パターンアドレス（Ｍ−１）×ＮからパターンアドレスＬ−１までの連番のアドレスを備える。また、データファイルＰＡＴ（Ｍ−１）のアドレスの数は、Ｌ−（Ｍ−１）×Ｎ個＜Ｎ個であり、ＨＤＬメモリ２のアドレスの数Ｎよりも小さい。
【００３４】
したがって、Ｍ個のデータファイルＰＡＴ０，ＰＡＴ１，・・・，ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１）はそれぞれ連番のアドレスを有し、それぞれＨＤＬメモリ２のアドレスの数Ｎに基づくアドレス数を有する。
【００３５】
さらに、Ｍ個のデータファイルＰＡＴ０，ＰＡＴ１，・・・，ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１）は、パターンデータＰＤをＭ個に分割して格納する。図１（Ｂ）は、パターンデータＰＤをＭ個に分割する様子を表す。
【００３６】
上述の関係をまとめると次のようになる。０≦パターンアドレスＰＡ＜ＮのパターンデータＰＤをデータファイルＰＡＴ０に格納する。Ｎ≦パターンアドレスＰＡ＜２ＮのパターンデータＰＤをデータファイルＰＡＴ１に格納する。・・・。（Ｍ−２）×Ｎ≦パターンアドレスＰＡ＜（Ｍ−１）×ＮのパターンデータＰＤをデータファイルＰＡＴ（Ｍ−２）に格納する。（Ｍ−１）×Ｎ≦パターンアドレスＰＡ＜ＬのパターンデータＰＤをデータファイルＰＡＴ（Ｍ−１）に格納する。
【００３７】
また、選択手段６はファイル１（データファイルＰＡＴ０，ＰＡＴ１・・・ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１））とＨＤＬメモリ２との間に配置する。さらに、選択手段６は、実行アドレスＰＡ＿Ｃに基づきデータファイルの一つを選択する。
【００３８】
さらに、割算部７は、シーケンサ４が出力する実行アドレスＰＡ＿ＣをＨＤＬメモリ２のアドレスの数Ｎで割った商ＰＡ＿Ｃ／Ｎと剰余ＰＡ＿Ｃ％Ｎとを計算する。
そして、商ＰＡ＿Ｃ／Ｎは比較手段８を介して選択手段６へ出力する。また、剰余ＰＡ＿Ｃ％ＮはＨＤＬメモリ２に出力する。
【００３９】
また、記憶手段９は、商ＰＡ＿Ｃ／Ｎを記憶手段９の値ＰＡ＿Ｎ／Ｎとして保存する。
【００４０】
さらに、比較手段８は、記憶手段９の値ＰＡ＿Ｎ／Ｎと割算部７の商ＰＡ＿Ｃ／Ｎとを比較する。そして、記憶手段９の値ＰＡ＿Ｎ／Ｎと割算部７の商ＰＡ＿Ｃ／Ｎとが一致するときは選択手段６を無効にする。また、記憶手段９の値ＰＡ＿Ｎ／Ｎと商ＰＡ＿Ｃ／Ｎとが一致しないときは選択手段６を有効にする。
【００４１】
さらにまた、ＨＤＬメモリ２は、選択手段６で選択され有効となるデータファイルＰＡＴ０，ＰＡＴ１，・・・，ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１）に接続される。そして、有効となりかつ選択されたデータファイル（例えばデータファイルＰＡＴ１）に格納されるパターンデータＰＤをダウンロードする。さらに、剰余ＰＡ＿Ｃ％Ｎに基づくデータを有効とし、演算部３へ接続する。
【００４２】
このような図１（Ａ），（Ｂ）の実施例の動作を説明する。
シーケンサ４の出力する実行アドレスＰＡ＿Ｃの値が、パターンアドレスＮからパターンアドレス２Ｎ−１の間にあるとき、割算部７において商ＰＡ＿Ｃ／Ｎは１となり、選択手段６はデータファイルＰＡＴ１を選択する。
【００４３】
次に、ＨＤＬメモリ２は、データファイルＰＡＴ１に格納されるパターンデータＰＤをダウンロードする。さらに、剰余ＰＡ＿Ｃ％Ｎは、（ＰＡ＿Ｃ−Ｎ）となり、ＨＤＬメモリ２のアドレス（ＰＡ＿Ｃ−Ｎ）のデータは有効となる。
【００４４】
そして、演算部３は、ＨＤＬメモリ２で有効となったアドレス（ＰＡ＿Ｃ−Ｎ）のデータを演算し、その演算値を被測定デバイス５に出力する。さらに、被測定デバイス５からの応答を入力する。
【００４５】
さらに、シーケンサ４の出力する実行アドレスＰＡ＿Ｃの値が、パターンアドレス（Ｍ−２）×Ｎからパターンアドレス（Ｍ−１）×Ｎ−１の間にあるとき、割算部７において商ＰＡ＿Ｃ／ＮはＭ−２となり、選択手段６はデータファイルＰＡＴ（Ｍ−２）を選択する。
【００４６】
また、ＨＤＬメモリ２は、データファイルＰＡＴ（Ｍ−２）に格納されるパターンデータＰＤをダウンロードする。さらに、剰余ＰＡ＿Ｃ％Ｎは、（ＰＡ＿Ｃ−（Ｍ−２）×Ｎ）となり、ＨＤＬメモリ２のアドレス（ＰＡ＿Ｃ−（Ｍ−２）×Ｎ）のデータは有効となる。
【００４７】
そして、演算部３は、ＨＤＬメモリ２で有効となったアドレス（ＰＡ＿Ｃ−Ｍ＋２）のデータを演算し、その演算値を被測定デバイス５に出力する。さらに、被測定デバイス５の応答を入力する。
【００４８】
このようにして図１の実施例は、図２の従来例と同様に、試験のときには、シーケンサ４がパターンアドレスＰＡの範囲（０〜Ｌ−１）から順次実行アドレスＰＡ＿Ｃを出力する。そして、この実行アドレスＰＡ＿Ｃに従って試験は実行される。
【００４９】
したがって、パターンデータＰＤを分割して格納する２個以上のデータファイルＰＡＴ０，ＰＡＴ１，・・・ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１）と、選択手段６とは、小さいＨＤＬメモリ２で試験を実行可能とする。
【００５０】
また、記憶手段９の値ＰＡ＿Ｎ／Ｎがパターンアドレス０からパターンアドレスＮ−１の間にあり、シーケンサ４からの実行アドレスＰＡ＿ＣがパターンアドレスＮからパターンアドレス２Ｎ−１の間にあるとき、比較手段８は選択手段６を有効とし、選択手段６はデータファイルＰＡＴ１を選択し、ＨＤＬメモリ２はデータファイルＰＡＴ１に格納されるパターンデータＰＤをダウンロードする。
さらに、記憶手段９は、商ＰＡ＿Ｃ／Ｎを記憶手段９の値ＰＡ＿Ｎ／Ｎとして書き換える。
【００５１】
しかしながら、記憶手段９の値ＰＡ＿Ｎ／Ｎと実行アドレスＰＡ＿Ｃとが共にパターンアドレスＮからパターンアドレス２Ｎ−１の間にあるときは、比較手段８は選択手段６を無効とし、ＨＤＬメモリ２はダウンロードせずにデータを保持する。さらに、記憶手段９は、記憶手段９の値ＰＡ＿Ｎ／Ｎを書き換えずにこの値を保持する。
【００５２】
このように、比較手段８と記憶手段９とを備えると、無駄な処理が減少し処理が簡潔となる。即ち、ＨＤＬメモリ２は毎回ダウンロードするような無駄な処理をせず、必要なときにだけダウンロードするようになる。
【００５３】
以上に述べた、図１の実施例の動作を再度詳しく説明する。
はじめに、シーケンサ４が初回の実行アドレスＰＡ＿Ｃを出力するときと、シーケンサ４が初回以降の実行アドレスＰＡ＿Ｃを出力するときとの２つに大別される。順に説明する。
【００５４】
まず、シーケンサ４が初回の実行アドレスＰＡ＿Ｃを出力する。
【００５５】
そして、割算部７は、実行アドレスＰＡ＿Ｃに基づき、商ＰＡ＿Ｃ／Ｎと剰余ＰＡ＿Ｃ％Ｎとを出力する。
【００５６】
そしてまた、比較手段８は、選択手段６を有効にする。また、記憶手段９は、商ＰＡ＿Ｃ／Ｎを記憶手段９の値ＰＡ＿Ｎ／Ｎとして保存する。
【００５７】
そして、選択手段６は、実行アドレスＰＡ＿Ｃに対応するデータファイルの一つ（例えばデータファイルＰＡＴ０）を選択する。
【００５８】
そしてまた、ＨＤＬメモリ２は、選択手段６で選択され有効となるデータファイル（例えばデータファイルＰＡＴ０）のデータをダウンロードする。さらに、ＨＤＬメモリ２は、剰余ＰＡ＿Ｃ％Ｎに基づくデータを有効とする。
【００５９】
そして、演算部３は、ＨＤＬメモリ２で有効となったアドレス（ＰＡ＿Ｃ−Ｎ）のデータを演算し、その演算値を被測定デバイス５に出力する。さらに、被測定デバイス５の応答を入力する。
【００６０】
次に、シーケンサ４が初回以降の実行アドレスＰＡ＿Ｃを出力する。
【００６１】
そして、割算部７は、実行アドレスＰＡ＿Ｃに基づき、商ＰＡ＿Ｃ／Ｎと剰余ＰＡ＿Ｃ％Ｎとを出力する。
【００６２】
ここで、処理は以下の２つの場合に分岐する。
第一に、記憶手段９の値ＰＡ＿Ｎ／Ｎと商ＰＡ＿Ｃ／Ｎとが一致しないときを説明する。
比較手段８は選択手段６を有効にし、記憶手段９は商ＰＡ＿Ｃ／Ｎを記憶手段９の値ＰＡ＿Ｎ／Ｎとして書き換える。
【００６３】
そして、選択手段６は、実行アドレスＰＡ＿Ｃに基づきデータファイルの一つ（例えばデータファイルＰＡＴ０）を選択する。
【００６４】
そしてまた、ＨＤＬメモリ２は、選択手段６で選択され有効となるデータファイル（例えばデータファイルＰＡＴ０）のデータをダウンロードする。さらに、ＨＤＬメモリ２は、剰余ＰＡ＿Ｃ％Ｎに基づくデータを有効とする。
【００６５】
そして、演算部３は、ＨＤＬメモリ２で有効となったアドレス（ＰＡ＿Ｃ−Ｎ）のデータを演算し、その演算値を被測定デバイス５に出力する。さらに、被測定デバイス５の応答を入力する。
【００６６】
第二に、記憶手段９の値ＰＡ＿Ｎ／Ｎと商ＰＡ＿Ｃ／Ｎとが一致するときを説明する。
また、比較手段８は選択手段６を無効にし、記憶手段９において記憶手段９の値ＰＡ＿Ｎ／Ｎは書き換えない。
さらに、ＨＤＬメモリ２はデータをダウンロードしない。
【００６７】
そしてまた、ＨＤＬメモリ２は、剰余ＰＡ＿Ｃ％Ｎに基づくデータを有効とする。
【００６８】
そして、演算部３は、ＨＤＬメモリ２で有効となったアドレス（ＰＡ＿Ｃ−Ｎ）のデータを演算し、その演算値を被測定デバイス５に出力する。さらに、被測定デバイス５の応答を入力する。
【００６９】
このようにして、本発明のテスタ装置は試験を実行する。
【００７０】
また、上述の例では、実行アドレスＰＬ＿ＣをＨＤＬメモリ２のアドレスの数Ｎで割った商ＰＡ＿Ｃ／Ｎを利用しているが、これとは別に、実行アドレスＰＡ＿Ｃの上位ビットを利用するようにしてもよい。上位ビットを利用することと、割算を実行することとは同等となる。そしてこのとき、ＨＤＬメモリ２は実行アドレスＰＡ＿Ｃの下位ビットを利用してデータを有効とする。
【００７１】
さらにまた、上述の例では、データファイルＰＡＴ０〜データファイルＰＡＴ（Ｍ−２）は全てＮ個のアドレスを有しているが、これとは別に、データファイルＰＡＴ０〜データファイルＰＡＴ（Ｍ−２）のアドレスの数は、例えばＮ−１またはＮ−２等で不揃いあっても、小さいＨＤＬメモリ２で試験を実行可能とできるように、変更及び変形できる。
【００７２】
ただし、このときの選択手段６は、データファイルＰＡＴ０，ＰＡＴ１，・・・，ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１）のアドレスの下限値とアドレスの上限値とに基づき、データファイルを選択するようにするとよい。
【００７３】
以上のように、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲で更に多くの変更及び変形を含むものである。
【００７４】
【発明の効果】
以上のことにより、本発明によれば、小さいＨＤＬメモリで試験を実行可能とするテスタ装置を提供できる。
【００７５】
また、本発明はＩＣ検査用のテスタ装置を低コストに提供できる。
【００７６】
さらに、テスタ装置で実行できるパターン数は、エンジニアリング・ワーク・ステーションのＨＤＬメモリの容量と無関係に設定できる。
【図面の簡単な説明】
【図１】本発明のテスタ装置の構成図である。
【図２】従来のテスタ装置の構成図である。
【符号の説明】
１０，１０’  テスタ装置
１，１’  ファイル
２，２’  ＨＤＬメモリ
３  演算部
４  シーケンサ
５  仮想被測定デバイス
６  選択手段
７  割算部
８  比較部
９  記憶手段
ＰＡＴ０，ＰＡＴ１，・・・ＰＡＴ（Ｍ−２），ＰＡＴ（Ｍ−１）  データファイル
ＰＡ  パターンアドレス
ＰＤ  パターンデータ
ＰＡ＿Ｃ  実行アドレス
ＰＡ＿Ｃ／Ｎ  商
ＰＡ＿Ｃ％Ｎ  剰余
ＰＡ＿Ｎ／Ｎ  記憶手段の値
【図１】
2004271413.tif 000003
【図２】
2004271413.tif 000004