(57)【要約】【課題】クロック信号生成装置のジッタ性能を向上させるために、少なくとも２つ以上のタイミング調整回路を有する階層化構造において、製造プロセスばらつき、電源電圧変動、温度変化、あるいは入力信号ジッタなどの影響でジッタ性能が劣化するのを防止する。【解決手段】タイミング制御回路が少なくとも２つの階層化タイミング制御回路と少なくとも１つの変換回路で構成され、第１の階層化タイミング制御回路はクロック位相の粗調整を行い、第２の階層化タイミング制御回路はクロック位相の微調整を行い、遅延整合回路は、第１の粗調整用タイミング制御回路が有する粗遅延回路列の単位遅延時間と第２の微調整用タイミング制御回路が有する微遅延回路列の全遅延時間を同一の遅延時間としてそろえるための制御信号を出力する。【選択図】　図１
2004110490.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号と第２のクロック信号を入力し、前記第１のクロック信号と前記第２のクロック信号の位相差に応じて第３のクロック信号を出力するタイミング制御回路と、
遅延整合信号を前記タイミング制御回路へ入力する遅延整合回路とを有し、
前記タイミング制御回路は、前記第１のクロック信号に対する前記第２のクロック信号の位相差を第１の精度で調整をする第１の調整回路と、前記第１の精度より高精度で前記位相差の調整を行う第２の調整回路を含み、
前記第３のクロック信号を負荷回路を経て、または直接的に前記第２のクロックとして前記第１の調整回路にフィードバックし、前記第１のクロック信号と前記第２のクロックの位相差を調整する調整信号を前記第１の調整回路から前記第２の調整回路へ伝達するとともに、
前記遅延整合回路から前記第２の調整回路へ前記遅延整合信号を入力し、前記調整信号と前記遅延整合信号との比較に基いて位相調整を行なうことにより、
前記第１のクロック信号と前記第２のクロック信号を同期させることを特徴とするタイミング制御回路装置。
【請求項２】
第１のクロック信号と第２のクロック信号を入力し、前記第１のクロック信号に対する前記第２のクロック信号の遅延時間に応じて第３のクロック信号を出力するタイミング制御回路と、
遅延整合信号を前記タイミング制御回路へ入力する遅延整合回路とを有し、
前記タイミング制御回路が、前記第１のクロック信号に対して前記第２のクロック信号遅延の粗調整を行う粗調整回路および微調整を行う微調整回路とから構成され、
前記粗調整回路は第１の論理回路から構成される粗遅延回路列を含むとともに、前記微調整回路は第２の論理回路から構成される微遅延回路列とを含み、
前記遅延整合回路は、前記粗遅延回路列中の前記第１の論理回路１段当たりの遅延時間と、前記微調整回路列中の前記第２の論理回路全段の遅延時間とを同一に整合するための前記遅延整合信号を出力することにより、
前記第１のクロック信号と前記第２のクロック信号を同期させることを特徴とするタイミング制御回路装置。
【請求項３】
第１のクロック信号と第２のクロック信号を入力し、前記第１のクロック信号に対する前記第２のクロック信号の遅延時間に応じて第３のクロック信号を出力するタイミング制御回路と、
遅延整合信号を前記タイミング制御回路へ入力する遅延整合回路とを有し、
前記タイミング制御回路が、前記第１のクロック信号に対して前記第２のクロック信号遅延の粗調整を行う粗調整回路および微調整を行う微調整回路と、少なくとも１つの変換回路から構成され、
前記粗調整回路は第１のクロック信号と第２のクロック信号を入力し、前記第１および第２のクロック信号の位相差を粗調整し位相差に応じた第４のクロック信号と第１の変換信号を出力し、
前記変換回路は、前記第１の変換信号を入力する一方、第２の変換信号を出力し、
前記微調整回路は、前記第４のクロック信号と前記第２の変換信号と前記遅延整合信号とを入力し、前記第４のクロック信号と前記第２の変換信号との位相差を微調整し前記第３のクロック信号を出力し、
前記遅延整合回路は、前記粗遅延回路列を構成する要素回路一つの遅延時間と前記微遅延回路列を構成する要素回路全ての遅延時間とを検出し、前記両遅延時間を同一の遅延時間にするための遅延整合信号を出力することにより、
前記第１のクロック信号と前記第２のクロック信号を同期させることを特徴とするタイミング制御回路装置。
【請求項４】
前記遅延整合回路は、前記第１の調整回路を構成する粗遅延回路列および前記第２の調整回路を構成する微遅延回路列とを有し、前記第１のクロック信号を用いて、前記粗遅延回路列と前記微遅延回路列の遅延時間の関係を計測し、前記遅延時間関係を整合するための前記遅延整合信号を出力することを特徴とする請求項１に記載のタイミング制御回路装置。
【請求項５】
前記遅延整合回路は、前記粗遅延回路列を構成する前記第１の論理回路１段と前記微遅延回路列を構成する第２の論理回路複数段とを含むことを特徴とする請求項２に記載のタイミング制御回路装置。
【請求項６】
前記遅延整合回路は、デコーダ等の論路回路あるいはレジスタ等の記憶装置で構成され、前記外部信号に応じて前記遅延整合信号を出力することを特徴とする請求項１に記載のタイミング制御回路装置。
【請求項７】
前記遅延整合回路は、デコーダ等の論路回路あるいはレジスタ等の記憶装置で構成され、ソフトウエア、オペレーティングシステムあるいはミドルウエアからもたらされる命令に応じて前記遅延整合信号を出力することを特徴とする請求項１に記載のタイミング制御回路装置。
【請求項８】
前記遅延整合回路は、ヒューズ素子を有し、前記外部信号により前記ヒューズ素子の出力する前記制御信号が決定され、その後前記決定された遅延整合信号を出力することを特徴とする請求項１に記載のタイミング制御回路装置。
【請求項９】
前記遅延整合回路は、分周回路と遅延検出回路を有し、前記分周回路は入力された前記第１のクロック信号を分周して第５のクロック信号を出力し、前記遅延検出回路は前記第５のクロック信号を入力して前記粗遅延回路列を構成する要素回路の一つの遅延時間と前記微遅延回路列を構成する要素回路の全ての遅延時間とを検出し、前記両遅延時間を同一の遅延時間にするための前記遅延整合信号を出力し、前記遅延検出回路の検出動作を前記第４のクロック信号のタイミング毎に行うことを特徴とする請求項１に記載のタイミング制御回路装置。
【請求項１０】
前記遅延整合回路は、前記第１のクロック信号を入力し、第６クロック信号を出力するクロック信号生成回路と、
前記第６のクロック信号を入力し、前記粗遅延回路列を構成する要素回路一つの遅延時間と前記微遅延回路列を構成する要素回路全ての遅延時間とを検出し、前記両遅延時間を同一の遅延時間にするための遅延整合信号を出力する遅延検出回路とを有し、
前記クロック信号生成回路は、前記第１のクロック信号を所望のクロック周期の間、前記第６のクロック信号として出力し、その後はクロック信号を出力しないことにより、前記遅延検出回路の検出動作を前記所望のクロック周期間に制限することを特徴とする請求項１に記載のタイミング制御回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係わり、特にクロックの位相同期を高性能かつ低消費電力で実現するタイミング制御回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置や回路システムにおいて、クロック信号を生成する装置としては主に、位相同期ループ（ＰＬＬ）、ディレー・ロックド・ループ（ＤＬＬ）やシンクロナス・ミラー・ディレー（ＳＭＤ）が用いられている。
ＰＬＬは、１９９５インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（１９９５年）第１１２頁から第１１３頁（非特許文献１）に述べられているように、出力クロック信号の周波数安定性を示すジッタ性能が１００ｐｓと高性能である一方で、出力の安定化時間を示すセットリング時間に数１０μｓ程度の比較的長い時間を必要とする。
ＤＬＬは、１９９８インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（１９９８年）第１５８頁から第１５９頁（非特許文献２）で述べられているように、ＰＬＬと比較するとデジタル回路で構成されることから設計が簡易化できるが、セットリング時間（あるいはロッキング時間）はクロック１００周期程度（１００ＭＨｚ時に１μｓ）で長めであり、またスキュー性能６００ｐｓと少し性能が劣る。
ＳＭＤは、１９９７シンポジウム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ１９９７年）第１０９頁から第１１０ページ（非特許文献３）で述べられているように、デジタル回路の設計容易さと、セットリング時間がクロック２周期（１００ＭＨｚ時に２０ｎｓ）という高速さを兼ね備えるが、出力クロックバッファと等価なレプリカ回路を用いる必要がありスキュー性能にはレプリカ回路の製造ばらつきが直接影響してしまうという欠点を有する。それぞれの方式が長所、短所を有するので、目的に応じて使い分けがされている。
【０００３】
以上のような特徴を持つこれらクロック信号生成装置は、入力クロック信号と出力クロック信号の位相を調整することが一つの目的となっている。その位相誤差であるスキュー性能あるいはジッタ性能が回路性能の目安となる。一般的には、ジッタ性能と消費電力がトレードオフの関係にある。２０００シンポジウム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（２０００年）第７６頁から第７７ページ（非特許文献４）、あるいは特許文献１、特許文献２、特許文献３、特許文献４、特許文献５等で公開されているように、制御される遅延回路列や発振回路部分をタイミング粗調整用と微調整用に階層化して分離する構造を、前述した種々なクロック信号生成装置に適用すると、消費電力を増加させずにジッタ性能を向上させることができる。
【０００４】
デジタル型クロック信号生成装置であるＤＬＬやＳＭＤを例にして、階層化構造によりジッタ性能が向上する仕組みを説明する。階層化構造を持たない場合、例えば１００ＭＨｚのクロック信号は１周期が１０ｎｓであるので、タイミング調整部の遅延回路列は全部で１０ｎｓ以上の遅延を持つ必要がある。単位遅延回路の遅延時間、あるいは単位遅延時間変化量がジッタに相当するので、これを１００ｐｓにする場合、単位遅延回路が１００段必要となる。これは、面積、消費電力を増加させる。面積と消費電力の観点から単位遅延回路列を１０段に限定すると、今度は単位遅延時間が１ｎｓとなりジッタ性能が１ｎｓと悪くなる。そこで階層化構造を考える。粗調用タイミング調整部分では、単位遅延回路の遅延時間を１ｎｓとすると、１０段の遅延列ですむ。微調用タイミング調整部分においては、粗調部であわせきれなかった１ｎｓについてタイミング調整をすればよい。この場合、単位遅延時間１００ｐｓの遅延回路が１０段でよい。ジッタ性能は微調用タイミング調整部分の単位遅延時間で決定される。
【０００５】
従って、粗調と微調タイミング調整部あわせて２０段の遅延回路を用いることで１００ｐｓのジッタ性能を実現できる。つまり、階層化構造を用いることで、面積や消費電力といった特性を劣化させることなしにジッタ性能を向上させることが可能になる。
【０００６】
【特許文献１】
特開２０００−２９８５３２号公報
【特許文献２】
特開平１１−８８１５３号公報
【特許文献３】
特開平１１−３１６６１８号公報
【特許文献４】
特開２０００−１２２７５０号公報
【特許文献５】
特開２０００−３１１０２８号公報
【非特許文献１】
「１９９５インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（１９９５　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ、　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）」、１９９５年、ｐ．１１２−１１３
【非特許文献２】
「１９９８インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（１９９８　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ、　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）」、１９９８年、ｐ．１５８−１５９
【非特許文献３】
「１９９７シンポジウム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（１９９７　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ　Ｄｉｇｅｓｔ　ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）」、１９９７年、ｐ．１０９−１１０
【非特許文献４】
「２０００シンポジウム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（２０００　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ　Ｄｉｇｅｓｔ　ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）」、２０００年、ｐ．７６−７７
【０００７】
【発明が解決しようとする課題】
クロック信号生成装置において、ジッタ性能を向上し、かつ面積や消費電力性能を劣化させないための技術として、前述したように階層化構造を取り入れることが有効である。ところで、クロック信号生成装置は、通常基準となる入力クロック信号を得て、その周波数を１倍あるいは逓倍して出力し、かつ入力と出力の位相が同期するようなクロック信号を生成して出力する。階層化することにより改善されるジッタ性能は、入力クロック信号が安定した周波数で供給された場合に、クロック信号生成装置が出力するクロック信号の性能にあたる。実際の入力クロック信号は、周波数にわずかなゆらぎがあり、これがジッタとなって伝わる。そのため、出力クロック信号は、装置設計上のジッタよりも大きな（劣化した）ジッタを示す。入力クロック信号がジッタを持つことで、階層化クロック信号生成装置内において遅延列内で選択される遅延時間（あるいは遅延列位置）は常に変化する。この変化位置が、階層構造のうち微調用タイミング調整部内でまかなえる場合は、出力のジッタは入力クロック信号のジッタと微調用タイミング調整部の単位遅延時間の和で与えられる。しかしながら、もしこの変化位置が微調用タイミング調整部の端位置（初段や終段、あるいは最大遅延や最小遅延をもたらす条件）にあり、粗調用タイミング調整部内でも選択位置が変化する場合、粗調用タイミング調整部の単位遅延時間が出力のジッタに加えられてしまう可能性がある。特許文献１では、この問題を解決するために、粗調用タイミング調整部の選択位置が変化する際には、微調用タイミング調整部の選択位置を適当な位置で強制的に選択できるようにしており、粗調用タイミング調整部の単位遅延時間が出力にジッタとして現れないようにしている。
【０００８】
実際の半導体集積回路において、例えばＣＭＯＳ回路を用いたＬＳＩにおいて前述の階層化クロック信号生成装置を製造した場合、製造プロセスの変動によりＭＯＳデバイスの性能がばらつきを持つ。また、電源電圧や動作温度にも変動があり、結果としてＣＭＯＳ回路の設計は初期の設計値を中心にばらつきを示す。この回路性能のばらつきは、クロック信号生成装置の性能にも影響を与える。特に、階層化した際にジッタ性能を劣化させる。階層化クロック信号生成装置においては、微調用タイミング制御部の遅延列が有する総遅延時間と、粗調用タイミング制御部の単位遅延回路が有する単位遅延時間とが等しくなるように設計されている。しかし、プロセスばらつき／電圧変動／温度変化などにより、遅延時間関係は変化してしまう。その結果、微調用遅延列の総遅延時間と粗調用単位遅延回路の単位遅延時間の誤差が、出力クロック信号のジッタに加算されることになる。このジッタ増加分は、特許文献１等で前述した構造を用いても解消できない。
【０００９】
そこで、階層化クロック信号生成装置において粗調用タイミング調整部の遅延列と微調用タイミング調整部の遅延列の遅延時間を比較し、最適な微調用タイミング調整部の総遅延列長さを選択できるようにすれば、プロセスばらつき／電圧変動／温度変化などの条件変化に伴うジッタ性能の劣化を抑制でき、低電力でかつ高性能なクロック信号生成装置を提供できる。
【００１０】
従って、本発明が解決しようとしている課題は以下の通りである。すなわち、クロック信号生成装置を面積や消費電力を増加させることなくジッタ性能を向上させうる階層化構造において、入力クロック信号のジッタや、製造プロセスばらつき、電源電圧変動、温度変化の影響でジッタ性能が劣化することを防止する。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明で提示した手段の主なものは以下のようになる。
本発明は、タイミング制御回路と遅延整合回路から構成される。タイミング制御回路は入力クロック信号と分配クロック信号と制御信号を入力して、生成クロック信号を出力する。遅延整合回路は制御信号を出力する。タイミング制御回路から生成された生成クロック信号はクロックドライバ回路や分周回路などの負荷となる回路を経て、あるいは直接、他のシステムに分配クロック信号として伝達される。分配クロック信号はタイミング制御回路にフィードバック信号として戻される。タイミング制御回路は、２つの入力となる入力クロック信号とフィードバック信号である分配クロック信号との位相差を検出し、両者の位相差を無くすようにタイミングを調整して生成クロック信号を出力する。この入力クロック信号と分配クロック信号を同期させた場合に解消しきれない位相差をジッタ性能とする。タイミング制御回路は、ジッタ性能の向上のために内部に少なくとも２つ以上の階層化構造を持ったタイミング制御回路を有している。遅延整合回路は、２つ以上のタイミング制御回路の相互の遅延時間関係に整合性を持たせるための制御信号を出力してタイミング制御回路を調整する。その結果、階層化構造によるジッタ性能をさらに向上させる。
【００１２】
本発明の手段を、以下さらに詳細に説明する。
本発明の他の実施例によると、タイミング制御回路が少なくとも２つの階層化タイミング制御回路と少なくとも１つの変換回路で構成され、第１の階層化タイミング制御回路はクロック位相の粗調整を行い、第２の階層化タイミング制御回路はクロック位相の微調整を行い、遅延整合回路は、第１の粗調整用タイミング制御回路が有する粗遅延回路列の単位遅延時間と第２の微調整用タイミング制御回路が有する微遅延回路列の全遅延時間を同一の遅延時間としてそろえるための制御信号を出力する。
【００１３】
さらに本発明の他の実施例によると、遅延整合回路が第１の粗調整用タイミング制御回路を構成する粗遅延回路列と第２の微調整用タイミング制御回路を構成する微遅延回路列とを有し、入力クロック信号を利用して粗遅延回路列の単位遅延時間と微遅延回路列の全遅延時間の遅延誤差を計測して誤差に応じた制御信号を出力する。
【００１４】
さらに本発明の他の実施例によると、遅延整合回路がデコーダ等の論理回路あるいはレジスタ等の記憶回路装置を有し、外部信号、ソフトウェア、ＯＳ（オペレーティングシステム）、ミドルウェア等からもたらされる命令に応じて制御信号を出力する。
【００１５】
さらに本発明の他の実施例によると、遅延整合回路がヒューズ素子を有し、外部からの命令信号によりヒューズ素子が出力する制御信号を決定し、一度決定されると制御信号が固定される。
【００１６】
さらに本発明の他の実施例によると、遅延整合回路は遅延検出回路とクロック信号生成回路から構成される。クロック信号生成回路は、所望の期間だけ入力クロック信号を遅延整合回路に伝達する。遅延整合回路は、クロック信号生成回路が入力クロック信号を伝達する期間だけ、遅延誤差の計測を行い制御信号を出力し、所望期間が過ぎた後には制御信号を固定する。
【００１７】
さらに本発明の他の実施例によると、遅延整合回路は遅延検出回路と分周回路から構成される。分周回路は入力クロック信号のクロック周波数を任意の値で分周し遅延整合回路に伝達する。遅延整合回路は分周回路が分周したクロック信号を入力し、分周クロックの周期毎に遅延誤差の計測を行って制御信号を出力する。
【００１８】
【発明の実施の形態】
以下、図を参照して本発明の実施例を説明する。
図１は、本発明の実施例を示す図である。
本発明のタイミング制御回路装置は、階層化構造を有するタイミング制御回路ＴＣＣ１０１、クロックドライバＤＲＶ１０１、遅延整合回路ＤＭＣ１０１から構成される。タイミング制御回路ＴＣＣ１０１はタイミング粗調整回路ＣＴＴ１０１、タイミング微調整回路ＦＴＴ１０１、微調粗調変換回路ＣＮＶ１０１で構成される。タイミング制御回路ＴＣＣ１０１において、タイミング粗調整回路ＣＴＴ１０１は入力クロック信号ｃｋｉ１０１と分配用の出力クロック信号ｃｋｏ１０１を入力し、粗調信号ｃｔｏ１０１ならびにｍビットの変換制御信号ｃｖｉ［ｍ］を出力する。タイミング微調整回路ＦＴＴ１０１は、粗調信号ｃｔｏ１０１、ｍビット変換制御信号ｃｖｉ［ｍ］、ｎビット遅延整合信号ｉｆｘ［ｎ］を入力して微調信号ｆｔｏ１０１を出力する。クロックドライバＤＲＶ１０１は微調信号ｆｔｏ１０１を入力して出力クロック信号ｃｋｏ１０１を出力する。遅延整合回路ＤＭＣ１０１は入力クロック信号ｃｋｉ１０１を入力し、ｎビット遅延整合信号ｉｆｘ［ｎ］を出力する。
【００１９】
タイミング制御回路ＴＣＣ１０１は、入力クロック信号ｃｋｉ１０１と出力クロック信号ｃｋｏ１０１の位相を同期させる働きを持つ。出力クロック信号ｃｋｏ１０１をフィードバックして取り込むことで、クロックドライバＤＲＶ１０１の性能や、出力ｃｋｏ１０１が分配するクロック分配系の負荷に依存することなく、常に位相同期が可能となる。タイミング制御回路ＴＣＣ１０１内にあるタイミング粗調整回路ＣＴＴ１０１は、この位相同期を粗く行う。例えば、１００ＭＨｚのクロック信号を同期させる場合に、１０ｎｓのクロック周期に対して１ｎｓ程度の粗い精度で位相同期を行う。この１ｎｓの位相ずれを、ジッタあるいはスキューと呼ぶ。タイミング微調整回路ＦＴＴ１０１は、１０ｎｓの粗い精度で位相同期されたクロック信号である粗調信号ｃｔｏ１０１を用いて、０．１ｎｓ程度の高い制度で位相同期を行う。この時、タイミング粗調回路ＣＴＴ１０１とタイミング微調回路ＦＴＴ１０１の間の信号制御を微調粗調変換回路ＣＮＶ１０１が行う。この構造により、回路規模、面積、消費電力を小さくしつつ位相同期の精度を高めている。
【００２０】
ところで、入力クロック信号ｃｋｉ１０１は理想的には一定の周波数のクロック信号が供給されるが、実際にはその周波数あるいは周期はわずかに変調する。例えば、１００ＭＨｚのクロック信号では１０ｎｓのクロック周期に対して＋／−０．１ｎｓ程度のずれ、すなわちジッタを有する。入力クロック信号のジッタがタイミング微調回路ＦＴＴ１０１内だけに影響を与える場合は、出力クロック信号のジッタが入力ジッタ分増加するだけですむ。
【００２１】
しかしながら、入力ジッタがタイミング粗調回路ＣＴＴ１０１にも同時に影響する条件においては、出力ジッタとしてタイミング粗調回路ＣＴＴ１０１が有する粗い精度のジッタ（上記の例では１ｎｓ）が出力に現れてしまう。この影響を防止するため、入力ジッタの影響がタイミング粗調回路ＣＴＴ１０１に伝わった場合に、強制的にタイミング微調回路ＦＴＴ１０１を制御して粗い精度のジッタが出力されないようにするための機能をも、微調粗調変換回路ＣＮＶ１０１は有する。
【００２２】
さらに、ＭＯＳトランジスタ等デバイスを製造する際のプロセスばらつきによる性能分布や、電源電圧の変動、動作温度の変化といった条件によりタイミング粗調回路ＣＴＴ１０１とタイミング微調回路ＦＴＴ１０１の間の遅延時間関係に誤差が生じる。この誤差も、出力クロックのジッタとして増加される。このような誤差に対しては、微調粗調変換回路ＣＮＶ１０１では対応できない。遅延整合回路ＤＭＣ１０１は、タイミング粗調回路ＣＴＴ１０１が有する遅延時間とタイミング微調回路ＦＴＴ１０１が有する遅延時間の誤差を検出し、誤差信号にあたるｎビット遅延整合信号ｉｆｘ［ｎ］をタイミング微調回路ＦＴＴ１０１に与えて誤差が出力クロック信号ｃｋｏ１０１に伝達しないように制御する。このようにして、本発明は入力クロック信号のジッタだけでなく、製造プロセスばらつき、電源電圧変動、温度変化によるジッタの増加を抑え、低電力でかつ高性能なタイミング制御回路装置を実現する。
【００２３】
本発明の有効性を、具体的なクロック生成回路に適用した例を用いて詳細に説明する。図１２、図１３はそれぞれ、特許文献１で公開されている同時比較型ディレー・ロックド・ループ（ＤＬＬ）および階層構造を有する同時比較型ＤＬＬを示す。まず、図１２を用いて同時比較型ＤＬＬの動作を説明する。同時比較型ＤＬＬ　ＤＴＴ１０１は、遅延制御回路列ＤＣＬ１０１、制御信号記憶回路ＲＥＧ１０１、分周回路ＤＩＶ２０１、ミラー制御回路ＭＣＣ１０１、フォワード遅延回路列ＦＤＡ１０１およびクロックドライバＤＲＶ１０１で構成される。クロックドライバＤＲＶ１０１の入力となるクロック信号をミラー制御回路ＭＣＣ１０１に、ＤＲＶ１０１の出力となるクロック信号をフォワード遅延回路列ＦＤＡ１０１に供給し、両信号の遅延時間差がちょうど入力クロック信号の１周期に等しくなるフォワード遅延回路列ＦＤＡ１０１内の遅延位置を選択する。その位置を制御信号記憶回路ＲＥＧ１０１に記憶し、遅延制御回路列ＤＣＬ１０１に反映させる。その結果、遅延制御回路列ＤＣＬ１０１内の遅延時間とクロックドライバＤＲＶ１０１の遅延時間を加えると、ちょうどクロック１周期に等しくなる。従って、入力クロック信号ｃｋｉ５０１と出力クロック信号ｃｋｏ５０１は１周期ずれて位相が同期する。この方式は、位相同期ループ（ＰＬＬ）やＤＬＬのような長いロック時間を必要とせず、クロック３周期程度で出力が安定する。また、シンクロナス・ミラー・ディレー（ＳＭＤ）のようにダミーのクロックドライバを必要とせず、直接クロックドライバや出力段に接続される負荷の影響を調整できる。同時比較型ＤＬＬ　ＤＴＴ１０１において、出力クロック信号のジッタ性能は、遅延制御回路列ＤＣＬ１０１内に配列された単位遅延回路の遅延時間に等しくなる。また、このＤＬＬがクロックドライバや出力負荷に依存せずに位相同期を行うためには、遅延制御回路列ＤＣＬ１０１内の遅延回路全段の遅延時間が入力クロック信号１周期より長い必要がある。例えば入力クロック信号の周波数が１００ＭＨｚの場合、クロック周期１０ｎｓ分の遅延回路列が必要になる。ジッタ性能を高くするために１段の単位遅延時間を０．１ｎｓとすると、遅延回路列が１００段の構成となり、面積や電力を増加させる。低電力化のために遅延回路列段数を減らして１０段とすると、単位遅延時間が１ｎｓ必要になり、ジッタ性能を劣化させる。従って、電力あるいは面積とジッタ性能はトレードオフの関係になる。図１３に示す階層構造を有する同時比較型ＤＬＬでは、低電力小面積でありながらジッタ性能を高性能化できる。階層構造ＤＬＬでは、粗調整用の同時比較型ＤＬＬとしてタイミング粗調整回路ＣＴＴ１０１及び微調整用の同時比較型ＤＬＬとしてタイミング微調整回路ＦＴＴ１０１と、微調粗調変換回路ＣＮＶ２０１とクロックドライバＤＲＶ１０１から構成される。微調整回路ＦＴＴ１０１は同時比較型ＤＬＬと同様に遅延制御回路列ＤＣＬ２０１、制御信号記憶回路ＲＥＧ２０１、分周回路ＤＩＶ３０１、ミラー制御回路ＭＣＣ２０１、フォワード遅延回路列ＦＤＡ２０１から構成され、また粗調整回路ＣＴＴ１０１も同様に遅延制御回路列ＤＣＬ２０２、制御信号記憶回路ＲＥＧ２０２、分周回路ＤＩＶ３０２、ミラー制御回路ＭＣＣ２０２、フォワード遅延回路列ＦＤＡ２０２から構成される。
【００２４】
階層化した場合の性能は次のようになる。例えば入力クロック信号の周波数が１００ＭＨｚの場合、１周期１０ｎｓ分の遅延を粗調整回路ＣＴＴ１０１内の遅延制御回路列ＤＣＬ２０２でまかなう必要がある。遅延制御列ＤＣＬ２０２内の粗遅延単位回路ＣＤＥ１０１が示す遅延時間を１ｎｓとすれば、１０段の回路で構成可能となり、この部分の出力ジッタ性能は１ｎｓとなる。次に、微調整回路ＦＴＴ１０１内の遅延制御回路列ＤＣＬ２０１がまかなう総遅延時間は、粗調整回路ＣＴＴ１０１の粗遅延単位回路ＣＤＥ１０１の単体遅延時間分（１ｎｓ）となる。従って、微調整回路ＦＴＴ１０１内の微遅延単位回路ＦＤＥ２０１が示す遅延時間を０．１ｎｓとすれば、１０段の回路で構成可能となり、出力の最終的なジッタ性能は０．１ｎｓとなる。結果として、２０段の遅延回路列で０．１ｎｓのジッタ性能をもたらすことができ、小面積、低電力でかつ高性能なタイミング制御回路となる。
【００２５】
粗調整回路ＣＴＴ１０１と微調整回路ＦＴＴ１０１の間の信号変換および伝達には、微調粗調変換回路ＣＮＶ２０１が用いられる。微調粗調変換回路ＣＮＶ２０１は図１４に示すトライステートバッファで構成される。また、入力クロック信号のジッタによる出力クロック信号性能劣化を防ぐための回路として、図１６に示す粗遅延位置変化検出回路と図１７に示す微遅延位置決定回路も微調粗調変換回路ＣＮＶ２０１に含まれる。
【００２６】
ここで、入力クロック信号のジッタが出力性能に与える影響について図１５を用いて説明する。入力クロックのジッタが微調整回路ＦＴＴ３０１内の微遅延単位回路が持つ遅延時間程度とする。例えば粗調整回路ＣＴＴ３０１内で粗遅延単位回路ＣＤＥ３０１が選ばれており、微調整回路ＦＴＴ３０１内で微遅延単位回路ＦＤＥ３０２が選ばれていると、入力信号のジッタにより微遅延単位回路の選択位置がＦＤＥ３０１やＦＤＥ３０３に変化し、これが出力クロック信号のジッタとして現れる。もし、微遅延単位回路の選択位置が微遅延回路列の初段あるいは最終段にあると、入力クロック信号のジッタによって粗遅延回路列の選択位置もＣＤＥ３０１やＣＤＥ３０２の間を変化することになる。粗遅延回路列の選択位置が変化した後、微遅延回路列の選択位置が決定されるまでには数クロック必要とするため、この間、粗遅延単位回路１段分の遅延時間がジッタとして出力されてしまう。これを防ぐためには、例えば粗遅延単位回路ＣＤＥ３０１と微遅延単位回路の最終段ＦＤＥ３０４が選択され遅延信号ｄｓｇ１０２で接続している場合に、ジッタが増えて粗遅延単位回路列ＣＤＥ３０２に変化する瞬間、微遅延単位回路列は初段のＦＤＥ３０１を強制的に遅延信号ｄｓｇ１０３で接続するようにする。また、粗遅延単位回路ＣＤＥ３０２と微遅延単位回路の初段ＦＤＥ３０１が選択され遅延信号ｄｓｇ１０３で接続している場合に、ジッタが減って粗遅延単位回路列ＣＤＥ３０１に変化する瞬間、微遅延単位回路列は最終段のＦＤＥ３０４を強制的に遅延信号ｄｓｇ１０２で接続するようにする。この場合、入力クロック信号のジッタによらず、出力ジッタは一定の性能を示す。
【００２７】
これを具体的に実現する回路は図１６と図１７に示される。図１６の粗遅延位置変化検出回路では、粗調整回路ＣＴＴ２０１内の制御信号記憶回路ＲＥＧ２０２とミラー制御回路ＭＣＣ２０２の信号を用いて、粗遅延単位回路の選択位置が移動したことを遅延増加信号ｉｎｃまたは遅延減少信号ｄｅｃで検出し、最大遅延位置信号ｆｉｘｍａｘ、最小遅延位置信号ｆｉｘｍｉｎ、遅延位置信号ｆｉｘｏｔｈを生成する。この３種類の出力信号は、図１７のように微調整回路ＦＴＴ２０１内の制御信号記憶回路ＲＥＧ２０１とミラー制御回路ＭＣＣ２０１の間に設置された、微遅延位置決定回路ＦＤＣ１０１に供給される。粗遅延単位回路の選択位置が増加した場合にはｉｎｃ信号を経てｆｘｍｉｎ信号が発生し、初段の微遅延単位回路が選択される。同様に粗遅延単位回路の選択位置が減少した場合にはｄｅｃ信号を経てｆｘｍａｘ信号が発生し、最終段の微遅延単位回路が選択される。このようにして、階層化構造を有する同時比較型ＤＬＬにおいて、入力クロック信号にジッタが存在してもその影響を受けずに一定のジッタ性能でクロック信号を出力できるようになる。
【００２８】
ところがさらに、ＣＭＯＳ回路の特性（遅延時間特性）は、デバイス製造プロセスや、動作時の電源電圧変動、デバイス温度の変化など環境が異なると、設計値との誤差を生じるようになる。階層化構造を有するタイミング制御回路では、この性能変化に対応できず、変化による遅延時間の誤差がジッタとして出力され、性能を劣化させる原因となる。前述したように、タイミング微調整回路内の微遅延回路列は総遅延時間がタイミング粗調整回路内の粗遅延単位回路１段の遅延時間と等しくなるように設計されている。しかしながら、環境の変化などでこれらの遅延時間関係が誤差を生じるため、ジッタ性能が劣化することになる。本発明では、遅延整合回路ＤＭＣ１０１を用いて、この誤差を補償し、ジッタ性能劣化を防止する。遅延整合回路ＤＭＣ１０１は、図４に示す遅延検出回路を用いて実現できる。遅延検出回路は階層化ＤＬＬにおけるタイミング粗調整回路内の粗遅延単位回路ＣＤＥ１０１とタイミング微調整回路内の微遅延単位回路の列ＦＤＥ１０１〜ＦＤＥ１０４に同じクロック信号ｃｋｉ２０１を入力し、ＣＤＥ１０１と同じ遅延時間を示すＦＤＥの位置を検出して遅延整合信号ｉｆｘ１０１〜ｉｆｘ１０４のうち選択された一つの信号をアサートする。このアサート信号位置の決定は、プロセス製造ばらつきで遅延時間性能が設計値からずれても対応できる。また、動作中に電源電圧が変化したり温度が変化した場合にも、検出位置を変化させて対応する。遅延検出回路の詳細な動作波形を図５に示す。クリア信号ｃｌｒ１０１がアサートされると動作を開始する。入力クロック信号ｃｋｉ２０１が供給され、微遅延単位回路ＦＤＥ１０１〜ＦＤＥ１０３の出力信号のタイミングはそれぞれ微遅延出力信号ｆｄｏ１０１〜ｆｄｏ１０３に示すように少しづつ遅延していく。図の波形の例では、粗遅延単位回路ＣＤＥ１０１の遅延出力信号ｃｄｏ１０１が微遅延出力信号ｆｄｏ１０２とタイミングがあっている。この場合、Ｄ型フリップフロップの列ＤＦＦ１０１のうち、ｆｄｏ１０２を受けている回路の出力部分ｄｆｏ１０２と、それ以降のＤ型フリップフロップ回路出力がアサートされる。その結果、排他的ＯＲ回路の列ＥＸＯ１０１の出力のうち、ｉｆｘ１０２だけがアサートされるようになる。図１８には微遅延位置選択回路ＦＳＣ１０１を示す。タイミング微調整回路ＦＴＴ２０１内の遅延制御回路列ＤＣＬ２０１と制御信号記憶回路ＲＥＧ２０１の間に配置され、図４の遅延検出回路出力を用いて最適な微遅延回路列の初段位置あるいは終段位置を決定する。微遅延位置選択回路ＦＳＣ１０１内に配置された論理回路ＬＯＧ１０１、ＬＯＧ１０２、ＬＯＧ１０３は図１９に示す回路で構成される。図４の遅延検出回路と図１８の微遅延位置選択回路を用いることで、プロセス製造ばらつき、電源電圧変動、温度変化に関わらず、出力クロックのジッタ性能が高性能でかつ低電力小面積なタイミング制御回路を実現できる。
【００２９】
以上の説明にあたり、クロック信号の周波数として１００ＭＨｚを仮定したが、これは可変である。また、ＤＬＬを例にして動作を説明しているが、ＳＭＤやＰＬＬあるいはこれらを複合した構造でも同様の効果を示す。このことは、以下の説明においても同様である。
【００３０】
図２は、本発明の他の実施例を示す図である。
本発明のタイミング制御回路装置は、階層化構造を有するタイミング制御回路ＴＣＣ１０１、クロックドライバＤＲＶ１０１、デコード回路ＤＥＣ１０１から構成される。タイミング制御回路ＴＣＣ１０１はタイミング粗調整回路ＣＴＴ１０１、タイミング微調整回路ＦＴＴ１０１、微調粗調変換回路ＣＮＶ１０１で構成される。タイミング制御回路ＴＣＣ１０１において、タイミング粗調整回路ＣＴＴ１０１は入力クロック信号ｃｋｉ１０１と分配用の出力クロック信号ｃｋｏ１０１を入力し、粗調信号ｃｔｏ１０１ならびにｍビットの変換制御信号ｃｖｉ［ｍ］を出力する。タイミング微調整回路ＦＴＴ１０１は、粗調信号ｃｔｏ１０１、ｍビット変換制御信号ｃｖｉ［ｍ］、ｎビット遅延整合信号ｉｆｘ［ｎ］を入力して微調信号ｆｔｏ１０１を出力する。クロックドライバＤＲＶ１０１は微調信号ｆｔｏ１０１を入力して出力クロック信号ｃｋｏ１０１を出力する。デコード回路ＤＥＣ１０１はｊビットデコード入力信号ｄｃｉ［ｊ］を入力し、ｎビット遅延整合信号ｉｆｘ［ｎ］を出力する。
【００３１】
図１で説明したように、タイミング制御回路ＴＣＣ１０１はタイミング粗調整回路ＣＴＴ１０１とタイミング微調整回路ＦＴＴ１０１で階層化構造を形成し、回路規模や消費電力を増加させずに高ジッタ性能を実現している。さらに、微調粗調変換回路ＣＮＶ１０１において、微調整回路ＦＴＴ１０１と粗調整回路ＣＴＴ１０１の信号伝達および制御を行うとともに、入力クロック信号のジッタにともなう出力信号のジッタ増加を抑制するための粗遅延位置変化検出回路と微遅延位置選択回路を有している。
【００３２】
デコード回路ＤＥＣ１０１は、階層化構造を持つタイミング制御回路において、微調整回路と粗調整回路の遅延時間関係が、プロセス製造ばらつき、電源電圧変動、温度変化などにより誤差を生ずる場合に、その誤差を解消するための制御信号である遅延整合信号ｉｆｘ［ｎ］を出力して微調整回路に供給し、出力ジッタの増加を抑える。図１における遅延整合回路ＤＭＣ１０１は、さまざまな環境要因による遅延時間誤差を自動的に補正するのに対し、図２に示す実施例では、ＯＳ、ソフトウェア、ミドルウェアなどからの命令をデコード信号ｄｃｉ［ｊ］として与え、デコード回路ＤＥＣ１０１を経て、微調整回路に制御のための遅延整合信号ｉｆｘ［ｎ］を供給する。製造プロセスによるばらつき成分の情報は、あらかじめＯＳ等が所有していればよい。電源電圧変動や温度変化についても、それぞれのセンサをシステムが所有するか、あるいはＯＳ等が予測することで、最適な命令信号を生成して供給する。このようにして、タイミング制御回路の出力ジッタを高性能にすることができる。本実施例では、タイミング誤差検出部分をソフトウェアにゆだねることができるため、デコード回路部分を簡易に設計することができ、設計の負担を減らすことができる。
【００３３】
図３は、本発明の他の実施例を示す図である。
本発明のタイミング制御回路装置は、階層化構造を有するタイミング制御回路ＴＣＣ１０１、クロックドライバＤＲＶ１０１、ヒューズ回路ＦＵＳ１０１から構成される。タイミング制御回路ＴＣＣ１０１はタイミング粗調整回路ＣＴＴ１０１、タイミング微調整回路ＦＴＴ１０１、微調粗調変換回路ＣＮＶ１０１で構成される。タイミング制御回路ＴＣＣ１０１において、タイミング粗調整回路ＣＴＴ１０１は入力クロック信号ｃｋｉ１０１と分配用の出力クロック信号ｃｋｏ１０１を入力し、粗調信号ｃｔｏ１０１ならびにｍビットの変換制御信号ｃｖｉ［ｍ］を出力する。タイミング微調整回路ＦＴＴ１０１は、粗調信号ｃｔｏ１０１、ｍビット変換制御信号ｃｖｉ［ｍ］、ｎビット遅延整合信号ｉｆｘ［ｎ］を入力して微調信号ｆｔｏ１０１を出力する。クロックドライバＤＲＶ１０１は微調信号ｆｔｏ１０１を入力して出力クロック信号ｃｋｏ１０１を出力する。ヒューズ回路ＦＵＳ１０１はｋビットヒューズ回路入力信号ｆｓｉ［ｋ］を入力し、ｎビット遅延整合信号ｉｆｘ［ｎ］を出力する。
【００３４】
図１で説明したように、タイミング制御回路ＴＣＣ１０１はタイミング粗調整回路ＣＴＴ１０１とタイミング微調整回路ＦＴＴ１０１で階層化構造を形成し、回路規模や消費電力を増加させずに高ジッタ性能を実現している。さらに、微調粗調変換回路ＣＮＶ１０１において、微調整回路ＦＴＴ１０１と粗調整回路ＣＴＴ１０１の信号伝達および制御を行うとともに、入力クロック信号のジッタにともなう出力信号のジッタ増加を抑制するための粗遅延位置変化検出回路と微遅延位置選択回路を有している。
【００３５】
ヒューズ回路ＦＵＳ１０１は、階層化構造を持つタイミング制御回路において、微調整回路と粗調整回路の遅延時間関係が、プロセス製造ばらつき、電源電圧変動、温度変化などにより誤差を生ずる場合に、その誤差を解消するための制御信号である遅延整合信号ｉｆｘ［ｎ］を出力して微調整回路に供給し、出力ジッタの増加を抑える。図１における遅延整合回路ＤＭＣ１０１は、さまざまな環境要因による遅延時間誤差を自動的に補正するのに対し、図３に示す実施例では、あらかじめ外部からの命令信号であるヒューズ回路入力信号ｆｓｉ［ｋ］を印加して、ヒューズ回路ＦＵＳ１０１の出力信号である遅延整合信号ｉｆｘ［ｎ］を固定する。その後、ヒューズ回路ＦＵＳ１０１からは常に同一の遅延整合信号ｉｆｘ［ｎ］が微調整回路へ供給される。チップの試験時などにおいてヒューズ回路入力信号ｆｓｉ［ｋ］を供給することで、プロセス製造ばらつきに対する遅延誤差の補正を可能とする。このようにして、タイミング制御回路の出力ジッタ性能を高性能にすることができる。本実施例は、製品出荷前の試験時に適用できることから、ばらつきに対する補正精度が最も高くなり、かつ回路構成は最も単純で設計容易になる。
【００３６】
図６は遅延整合回路の実施例を示す図である。
本実施例の遅延整合回路ＤＭＣ２０１は、クロック信号生成回路ＣＧＮ１０１および遅延検出回路ＤＤＣ１０１から構成される。遅延検出回路ＤＤＣ１０１は図４で説明した構成でよい。クロック信号生成回路ＣＧＮ１０１は入力クロック信号ｃｋｉ３０１とクリア信号ｃｌｒ１０１を入力し生成クロック信号ｃｇｏ１０１を出力する。遅延検出回路ＤＤＣ１０１は生成クロック信号ｃｇｏ１０１とクリア信号ｃｌｒ１０１を入力しｎビット遅延整合信号ｉｆｉｘ［ｎ］を出力する。クロック信号生成回路ＣＧＮ１０１は、クリア信号ｃｌｒ１０１がアサートされると、所望のクロック時間だけクロック信号をｃｇｏ１０１として遅延検出回路ＤＤＣ１０１に提供する。遅延検出回路ＤＤＣ１０１はｃｇｏ１０１が与えられている所望のクロック時間だけ、遅延誤差の自動検出を行う。
【００３７】
クロック信号生成回路ＣＧＮ１０１は図７に示されるように構成される。ダウンカウンタＤＷＣ１０１と論理回路で構成できる。ダウンカウンタＤＷＣ１０１は図８のように構成される。この例では４ビットのダウンカウンタが示されており、クロック信号１６周期をカウントすると出力が停止する。すなわち、ダウンカウンタＤＷＣ１０１の出力ｑ０〜ｑ３のすべてがハイの状態になるとカウントを停止するようになっている。クロック信号生成回路ＣＧＮ１０１の最終段には、Ｄ型フリップフロップ回路を用いた１／２分周器が置かれており、その結果１６周期の半分にあたる８周期分のクロック信号だけが、ｃｇｏ１０１信号として遅延検出回路ＤＤＣ１０１に伝えられる。本実施例の遅延整合回路ＤＭＣ２０１内部の動作波形を図９に示す。クリア信号ｃｌｒ１０１がアサートされた後、入力クロック信号ｃｋｉ３０１が１６周期の間、ｃｇｏ１０１信号が分周されて出力され、ｃｇｏ１０１は８周期カウントされると出力が停止する。この間に遅延関係の最適位置が検出され、この図の例ではｉｆｘ１０２だけが選択されてアサート信号を出力している。
【００３８】
遅延検出回路ＤＤＣ１０１は前述した図４の回路構成で与えられる。図４は階層化ＤＬＬを例とした場合の実施例である。タイミング粗調整回路内の粗遅延単位回路ＣＤＥ１０１とタイミング微調整回路内の微遅延単位回路の列ＦＤＥ１０１〜ＦＤＥ１０４に同じクロック信号ｃｋｉ２０１を入力し、ＣＤＥ１０１と同じ遅延時間を示すＦＤＥの位置を検出して遅延整合信号ｉｆｘ１０１〜ｉｆｘ１０４のうち一つをアサートする。このアサート信号位置は、プロセス製造ばらつきで遅延時間性能が設計値からずれても対応できる。また、動作中に電源電圧が変化したり温度が変化した場合にも、検出位置を変化させることで対応できる。
【００３９】
本実施例の構成のようなクロック信号生成回路ＣＧＮ１０１を用いずに、図４の遅延検出回路だけを遅延整合回路として用いると、入力クロック信号が入力されている期間は常に遅延誤差の検出動作を行っており、タイミング制御回路全体の消費電力を増加させる。本実施例の場合、クリア信号ｃｌｒ１０１がアサートされてから所望のクロック周期の間だけ検出機能が働き、それ以外は停止していられるため、消費電力を抑えることができる。また、動作中に再度検出機能を動作させる必要が生じた場合は、再度ｃｌｒ１０１信号をネゲートからアサートに遷移させればよい。
【００４０】
図１０は遅延整合回路の他の実施例を示す図である。
本実施例の遅延整合回路ＤＭＣ３０１は、分周回路ＤＩＶ１０１および遅延検出回路ＤＤＣ１０１から構成される。分周回路ＤＩＶ１０１は入力クロック信号ｃｋｉ４０１とクリア信号ｃｌｒ２０１を入力し分周クロック信号ｄｖｏ１０１を出力する。遅延検出回路ＤＤＣ１０１は分周クロック信号ｄｖｏ１０１とクリア信号ｃｌｒ２０１を入力しｎビット遅延整合信号ｉｆｉｘ［ｎ］を出力する。分周回路ＤＩＶ１０１は、クリア信号ｃｌｒ２０１がアサートされると、入力クロック信号ｃｋｉ４０１を所望の間隔だけ分周し、分周クロック信号をｄｖｏ１０１として遅延検出回路ＤＤＣ１０１に提供する。遅延検出回路ＤＤＣ１０１はｄｖｏ１０１が与えられている所望のクロックタイミングで、遅延誤差の自動検出を行う。
【００４１】
分周回路ＤＩＶ１０１は図１１のようにＤ型フリップフロップを接続することで構成できる。Ｄ型フリップフロップ１段でクロック周期は１／２に分周される。クリア信号ｃｌｒ２０１がアサートされると、入力クロック信号ｃｋｉ４０１はＤ型フリップフロップの段数分だけ分周され、分周クロック信号としてｄｖｏ１０１に出力される。
【００４２】
遅延検出回路ＤＤＣ１０１は同様に前述した図４の回路構成で与えられる。図４は階層化ＤＬＬを例とした場合の実施例である。タイミング粗調整回路内の粗遅延単位回路ＣＤＥ１０１とタイミング微調整回路内の微遅延単位回路の列ＦＤＥ１０１〜ＦＤＥ１０４に同じクロック信号ｃｋｉ２０１を入力し、ＣＤＥ１０１と同じ遅延時間を示すＦＤＥの位置を検出して遅延整合信号ｉｆｘ１０１〜ｉｆｘ１０４のうち一つをアサートする。このアサート信号位置は、プロセス製造ばらつきで遅延時間性能が設計値からずれても対応できる。また、動作中に電源電圧が変化したり温度が変化した場合にも、検出位置を変化させることで対応できる。
【００４３】
本実施例の構成によると、遅延整合回路部分が遅延誤差の検出動作を行う間隔が広くなり、結果として遅延整合回路の消費電力を下げることが可能になる。図４の実施例だけを遅延整合回路として用いた場合に比べ、分周した値に比例して電力が低減できる。また図６の実施例に比べ、検出間隔は広いものの、クリア信号のネゲート／アサートプロセスを提供しなくても常に検出動作を行うことができる。
【００４４】
図２０は遅延検出回路の他の実施例を示す図である。
本実施例の遅延検出回路ＤＤＣ２０１は、粗遅延単位回路ＣＤＥ４０１、アナログ遅延回路ＡＤＬ１０１、周波数位相比較回路ＰＦＤ１０１、チャージポンプ回路ＣＨＰ１０１から構成される。粗遅延単位回路ＣＤＥ４０１は入力クロック信号ｃｋｉ８０１を入力して遅延信号を出力する。アナログ遅延回路ＡＤＬ１０１は入力クロック信号ｃｋｉ８０１とチャージポンプ出力電圧ｃｈｏ１０１を入力して遅延信号を出力する。周波数位相比較回路ＰＦＤ１０１は粗遅延単位回路ＣＤＥ４０１とアナログ遅延回路ＡＤＬ１０１の両者の遅延出力を得て比較回路出力信号ｐｆｏ１０１を出力する。チャージポンプ回路ＣＨＰ１０１は比較回路出力信号ｐｆｏ１０１を入力してチャージポンプ出力電圧ｃｈｏ１０１を出力する。
【００４５】
階層化構造を有するタイミング制御回路の方式として、デジタル型／デジタル型の階層化のほかに、デジタル型／アナログ型やアナログ型／アナログ型の階層化もありうる。本実施例は、タイミング粗調整回路としてデジタル式のＤＬＬ等の方式を、タイミング微調整回路としてＰＬＬ等のアナログ式方式を用いた場合の遅延検出回路の構成例を示している。従って、粗遅延単位回路ＣＤＥ４０１はデジタル式の遅延回路であり、アナログ遅延回路ＡＤＬ１０１は微調整用のアナログ電圧で遅延を調整できる遅延回路である。デジタル／アナログ式の階層化構造では、アナログ部分の遅延回路が示す最大の遅延時間がデジタル部分の粗遅延単位回路が示す遅延時間と等しくなる必要がある。アナログ遅延回路部分に供給する電圧で考えると、最小電圧を決定することになる。粗遅延単位回路ＣＤＥ４０１の遅延時間とアナログ遅延回路ＡＤＬ１０１の遅延時間が等しくなると、本実施例は安定化し、その時のアナログ電圧であるチャージポンプ出力電圧ｃｈｏ１０１が制御する最小電圧となる。この電圧値を階層化構造タイミング制御回路に供給すると、製造プロセスばらつき、電源電圧変動、温度変化に対応可能な高性能タイミング制御回路を実現できる。ＰＬＬ等を用いてアナログ型／アナログ型の階層構造を形成する場合は、図２０の実施例で粗遅延単位回路ＣＤＥ４０１をアナログの粗遅延回路列に変更すればよい。アナログの場合、遅延時間あるいは発振周波数を電圧で制御する例で考えると、粗遅延部の最小遅延あるいは最大周波数と微遅延部の最大遅延あるいは最小周波数が一致するように制御電圧を変化させればよい。従って、粗遅延部に最大制御電圧を印加した状態で図２０のように微遅延部の最小制御電圧を決定すればよい。
【００４６】
ここまで説明してきたタイミング制御回路装置は、１つの半導体集積回路装置内での設計方式を想定して説明してきたが、複数の装置あるいはチップにわたるものであってもより。例えばタイミング制御回路装置としての単体のチップ構成であってもよいし、１つの半導体集積回路装置チップ内に複数のタイミング制御回路装置が存在している構成であってもよい。
【００４７】
例えば、図２１に示すシステム構成例として、半導体集積回路ＬＳＩ１０１において、内部のプロセッサコアＣＯＲ１０１に分配されているクロック信号をシステムクロックとしてＬＳＩ１０１の外部に供給するような場合、システムクロックとしては内部と同じｄｃｋ１０１と、それを所望の値に分周回路ＤＩＶ４０１などで分周したクロック信号をｄｃｋ１０２として出力することが考えられる。このような場合に、２種類のシステムクロック信号であるｄｃｋ１０１とｄｃｋ１０２とを、コア内のクロック信号に同期させる必要があり、本発明のタイミング制御回路装置を適用できる。タイミング制御回路を用いたシステム構成例を図２２、２３、２４に示す。各図において、ＤＲＶ２０１、ＤＲＶ２０２、ＤＲＶ２０３、ＤＲＶ２０４、ＤＲＶ３０１、ＤＲＶ３０２、ＤＲＶ３０３、ＤＲＶ４０１、ＤＲＶ４０２はクロックドライバを示す。またＤＩＶ４０１は分周回路を示す。ＴＣＣ３０１、ＴＣＣ４０１、ＴＣＣ５０１は本発明のタイミング制御回路を示す。タイミング制御回路におけるｆｔｏ、ｃｋｏ、ｃｋｉ端子は、それぞれ例えば図１におけるｆｔｏ１０１、ｃｋｏ１０１、ｃｋｉ１０１信号に相当する。また、それぞれのｄｃｋ１０１入力信号は図２１におけるプロセッサコアＣＯＲ１０１から供給されるクロック信号、ｄｃｋ１０３は図２１でシステムクロックとして出力されるクロック信号、ｄｃｋ１０２は図２１で分周システムクロックとして出力されるクロック信号を示す。図２２の構成において、クロックドライバＤＲＶ２０３は分周回路ＤＩＶ４０１とクロックドライバＤＲＶ２０１の遅延時間をあわせたダミー回路を用いる。面積、消費電力は図２２、２３、２４の３種類の構成の中で最小となるが、分周回路ＤＩＶ４０１より後段（ＤＲＶ２０１方向）に接続される負荷の変化には対応できない。また、ジッタ性能はＤＲＶ２０３のダミー遅延を設計する精度に依存し、ばらつきに対応できない。図２３の構成では、クロックドライバＤＲＶ３０２がＤＲＶ３０１の遅延時間と整合させたダミー回路になる。３種類の中で面積、消費電力は中間。これは、図２２に比べ周波数の遅いクロック信号を扱うためである。ＤＲＶ３０１から後段の出力負荷の変化に対応して位相調整が可能。しかしながら、ダミー回路を用いるためＤＲＶ３０２の設計制度がジッタ性能に影響する。図２４の構成は、３種類のうち最も面積、消費電力が大きくなる。これは、一つのタイミング制御回路ＴＣＣ５０１の中で、分周前と後の二つの周波数のクロック信号について位相制御するためである。しかしながら、ダミーを用いないために出力クロック信号のジッタ−性能は最も高性能で、かつクロックドライバＤＲＶ４０１後段の出力負荷の変化に対応した位相調整が可能となる。
【００４８】
【発明の効果】
本発明によれば、クロック信号生成装置の面積や消費電力を増加させることなくジッタ性能を向上させうる階層化構造において、入力クロック信号のジッタや製造プロセスばらつき／電源電圧変動／温度変化の影響で出力クロック信号のジッタ性能が劣化することを防止し、低消費電力で高性能なタイミング制御装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の構成例を示す図である。
【図２】本発明の第２の構成例を示す図である。
【図３】本発明の第３の構成例を示す図である。
【図４】遅延検出回路の第１の構成例を示す図である。
【図５】遅延検出回路の動作波形を示す図である。
【図６】遅延整合回路の第１の構成例を示す図である。
【図７】クロック信号生成回路の構成例を示す図である。
【図８】ダウンカウンタの構成例を示す図である。
【図９】遅延整合回路の第１の構成例の動作波形図である。
【図１０】遅延整合回路の第２の構成例を示す図である。
【図１１】分周回路の構成例を示す図である。
【図１２】同時比較型ＤＬＬの構成例を示す図である。
【図１３】階層化同時比較型ＤＬＬの構成例を示す図である。
【図１４】トライステートバッファの構成例を示す図である。
【図１５】粗遅延回路列と微遅延回路列の選択関係を示す図である。
【図１６】粗遅延位置変化検出回路の構成を例示す図である。
【図１７】微遅延位置決定回路の構成例を示す図である。
【図１８】本発明の微遅延位置選択回路の構成例を示す図である。
【図１９】微遅延位置選択回路の論理回路の構成例を示す図である。
【図２０】遅延検出回路の第２の構成例を示す図である。
【図２１】半導体集積回路におけるクロック生成分配システムの構成例を示す図である。
【図２２】ＤＬＬを用いたクロックシステムの第１の構成例を示す図である。
【図２３】ＤＬＬを用いたクロックシステムの第２の構成例を示す図である。
【図２４】ＤＬＬを用いたクロックシステムの第３の構成例を示す図である。
【符号の説明】
ＡＤＬ１０１：アナログ遅延回路、
ＣＤＥ１０１、ＣＤＥ２０１、ＣＤＥ３０１、ＣＤＥ３０２、ＣＤＥ４０１：粗遅延単位回路、
ＣＧＮ１０１：クロック信号生成回路、
ＣＨＰ１０１：チャージポンプ回路、
ＣＯＲ１０１：半導体集積回路ＬＳＩのプロセッサコア、
ＣＴＴ１０１、ＣＴＴ２０１、ＣＴＴ３０１：タイミング粗調整回路、
ＣＮＶ１０１、ＣＮＶ２０１：微調粗調変換回路、
ＤＣＬ１０１、ＤＣＬ２０１、ＤＣＬ２０２：遅延制御回路列、
ＤＤＣ１０１、ＤＤＣ２０１：遅延検出回路、
ＤＥＣ１０１：デコード回路、
ＤＦＦ１０１：Ｄ型フリップフロップ、
ＤＩＶ１０１、ＤＩＶ２０１、ＤＩＶ３０１、ＤＩＶ３０２、ＤＩＶ４０１：分周回路、
ＤＭＣ１０１、ＤＭＣ２０１、ＤＭＣ３０１：遅延整合回路、
ＤＴＴ１０１：同時比較型ＤＬＬ、
ＤＲＶ１０１、ＤＲＶ２０１、ＤＲＶ２０２、ＤＲＶ２０３、ＤＲＶ２０４、ＤＲＶ３０１、ＤＲＶ３０２、ＤＲＶ３０３、ＤＲＶ４０１、
ＤＲＶ４０２：クロックドライバ、
ＤＷＣ１０１：ダウンカウンタ、
ＥＸＯ１０１：排他的ＯＲ回路、
ＦＤＡ１０１、ＦＤＡ２０１、ＦＤＡ２０２：フォワード遅延回路列、
ＦＤＣ１０１：微遅延位置決定回路、
ＦＤＥ１０１、ＦＤＥ１０２、ＦＤＥ１０３、ＦＤＥ１０４、ＦＤＥ２０１、ＦＤＥ３０１、ＦＤＥ３０２、ＦＤＥ３０３、ＦＤＥ３０４：微遅延単位回路、
ＦＳＣ１０１：微遅延位置選択回路、
ＦＴＴ１０１、ＦＴＴ２０１、ＦＴＴ３０１：タイミング微調整回路、
ＦＵＳ１０１：ヒューズ回路、
ＬＯＧ１０１、ＬＯＧ１０２、ＬＯＧ１０３：論理回路、
ＬＳＩ１０１：半導体集積回路、
ＭＣＣ１０１、ＭＣＣ２０１、ＭＣＣ２０２：ミラー制御回路、
ＰＦＤ１０１：周波数位相比較回路、
ＲＥＧ１０１、ＲＥＧ２０１、ＲＥＧ２０２：制御信号記憶回路、
ＴＣＣ１０１、ＴＣＣ３０１、ＴＣＣ４０１、ＴＣＣ５０１：タイミング制御回路、
ｃｄｏ１０１：粗遅延出力信号、
ｃｇｏ１０１：生成クロック信号、
ｃｈｏ１０１：チャージポンプ出力電圧、
ｃｋｉ１０１、ｃｋｉ２０１、ｃｋｉ３０１、ｃｋｉ４０１、ｃｋｉ５０１、ｃｋｉ６０１、ｃｋｉ７０１、ｃｋｉ８０１：入力クロック信号、
ｃｋｏ１０１、ｃｋｏ５０１、ｃｋｏ６０１：出力クロック信号、
ｃｌｒ１０１、ｃｌｒ２０１：クリア信号、
ｃｔｏ１０１、ｃｔｏ２０１：粗調信号、
ｃｖｉ［ｍ］：ｍビット変換制御信号、
ｃｖｏ１０１：変換信号、
ｄｃｉ［ｊ］：ｊビットデコード入力、
ｄｃｋ１０１、ｄｃｋ１０２、ｄｃｋ１０３：システムクロック信号、
ｄｅｃ：遅延減少信号、
ｄｆｏ１０１、ｄｆｏ１０２、ｄｆｏ１０３、ｄｆｏ２０１：Ｄ型フリップフロップ出力、
ｄｓｇ１０２、ｄｓｇ１０３：遅延信号、
ｄｖｏ１０１：分周クロック信号
ｆｄｏ１０１、ｆｄｏ１０２、ｆｄｏ１０３：微遅延出力信号、
ｆｉｘｍａｘ：最大遅延位置信号、
ｆｉｘｍｉｎ：最小遅延位置信号、
ｆｉｘｏｔｈ：遅延位置信号、
ｆｓｉ［ｋ］：ｋビットヒューズ回路入力、
ｆｔｏ１０１：微調信号、
ｉｆｘ［ｎ］：ｎビット遅延整合信号、
ｉｆｘ１０１、ｉｆｘ１０２、ｉｆｘ１０３、ｉｆｘ１０４：遅延整合信号、
ｉｎｃ：遅延増加信号、
ｐｆｏ１０１：比較回路出力信号、
ｑ０、ｑ１、ｑ２、ｑ３：Ｄ型フリップフロップ出力、
ｔｂｃ１０１：トライステートバッファ制御信号、
ｔｂｉ１０１：トライステートバッファ入力、
ｔｂｏ１０１：トライステートバッファ出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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