(57)【要約】【課題】高速駆動と耐光性とを両立させることができ、高い性能をもつ半導体装置およびその製造方法を提供する。また、高速駆動と耐光性とを両立させることができ、高い表示性能をもつ表示装置およびその製造方法を提供する。【解決手段】高速駆動よりも高い耐光性が要求される画素トランジスタの活性層となる半導体層２４ｂが光感度の低い非単結晶に規定されている。ここで、非単結晶とは、単結晶以外の多結晶あるいは非晶質をいう。また、回路特性上比較的光による誤動作に強く、耐光性よりも高速駆動が要求される駆動トランジスタの活性層となる半導体層２４ａが、単結晶に規定されている。従って、画素トランジスタに求められる耐光性と、駆動トランジスタに求められる高速駆動との両立が図られる。【選択図】図２
2004134429.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された半導体層を活性層とする複数のトランジスタを有し、光が照射される半導体装置であって、
各トランジスタに要求される耐光性および駆動速度に応じて、前記各トランジスタの前記半導体層が、単結晶あるいは非単結晶とに異なって規定されている
半導体装置。
【請求項２】
前記非単結晶に規定された前記半導体層を前記活性層とする前記トランジスタへの光の入射を防止する遮光層が設けられている
請求項１記載の半導体装置。
【請求項３】
画素をスイッチングする画素トランジスタを有する表示部と、各画素に画素信号を書き込む駆動トランジスタを有する駆動部とを有する表示装置であって、
前記画素トランジスタおよび前記駆動トランジスタは基板上に形成された半導体層を活性層とし、
前記駆動トランジスタの前記半導体層が単結晶に規定され、前記画素トランジスタの前記半導体層が非単結晶に規定されている
表示装置。
【請求項４】
前記画素トランジスタへの光の入射を防止する遮光層が設けられている
請求項３記載の表示装置。
【請求項５】
基板上に形成された半導体層を活性層とする複数のトランジスタを有し、光が照射される半導体装置の製造方法であって、
前記基板上に単結晶の第１半導体層を形成する工程と、
特定の領域における前記第１半導体層に不活性なイオンを注入することにより、単結晶を砕いて非単結晶化して第２半導体層とする工程とを有し、
各トランジスタに要求される耐光性および駆動速度に応じて、前記各トランジスタの前記活性層が、単結晶の第１半導体層あるいは非単結晶の第２半導体層とに異なるように規定した
半導体装置の製造方法。
【請求項６】
前記非単結晶化した後に、熱処理により再結晶化して多結晶の前記第２半導体層を形成する
請求項５記載の半導体装置の製造方法。
【請求項７】
前記非単結晶化した後に、レーザ光の照射により再結晶化して多結晶の前記第２半導体層を形成する
請求項５記載の半導体装置の製造方法。
【請求項８】
画素をスイッチングする画素トランジスタを有する表示部と、各画素に画素信号を書き込む駆動トランジスタを有する駆動部とを有する表示装置の製造方法であって、
前記画素トランジスタおよび前記駆動トランジスタの活性層となる半導体層を基板上に形成する工程は、
前記基板上に単結晶の第１半導体層を形成する工程と、
前記画素トランジスタの形成領域における前記第１半導体層に不活性なイオンを注入することにより、単結晶を砕いて非単結晶化して第２半導体層とする工程とを有し、
前記駆動トランジスタの前記活性層が単結晶の前記第１半導体層に規定され、前記画素トランジスタの前記活性層が非単結晶の前記第２半導体層に規定された表示装置の製造方法。
【請求項９】
前記非単結晶化した後に、熱処理により再結晶化して多結晶の第２半導体層を形成する
請求項８記載の表示装置の製造方法。
【請求項１０】
前記非単結晶化した後に、レーザ光の照射により再結晶化して多結晶の前記第２半導体層を形成する
請求項８記載の表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法、並びに表示装置およびその製造方法に関し、特に光が照射される半導体装置およびその製造方法、並びに表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置では、液晶を駆動するスイッチング素子の活性層として多結晶シリコンを用いることで、一部周辺駆動回路も同時に作り込むことが多く見られるようになってきた。近年、さらなる素子の高速化や低消費電力化、高集積化等を達成すべく、多結晶シリコンの代わりに光透過性基板上に形成した単結晶シリコン膜を活性層として用い、素子を形成する技術が開発されている（例えば、特許文献１参照。）。
【０００３】
一方、直接光がスイッチング素子を構成するトランジスタのチャネル近傍領域に入射すると、光リーク電流による誤動作を起こすことが判っている。
【０００４】
このような光による誤動作を防ぐため、一般的にスイッチング素子を構成するトランジスタに対し光入射側に遮光層を設ける構造が一般的である。しかし、透過型液晶表示装置をプロジェクタ等の投射型表示装置に適用した場合、光が非常に強いため、光出射側にある界面等から反射された光も無視できない。従って、スイッチング素子に対し、光出射側にも遮光層を設けることもある（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００１−９２３７２号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したさらなる素子の高速化や低消費電力化、高集積化等の観点から、単結晶シリコンをトランジスタの活性層として用いると、単結晶シリコンの光感度が非常に高いため、上述したような遮光構造を設けても、回折等による微弱な光によって光誤動作を起こしてしまうといった問題があった。この問題は、液晶表示装置をプロジェクタ等の投射型表示装置に適用した場合、特に顕在化する。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、高速駆動と耐光性とを両立させることができ、高い性能をもつ半導体装置およびその製造方法を提供することにある。
また、本発明の目的は、高速駆動と耐光性とを両立させることができ、高い表示性能をもつ表示装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、基板上に形成された半導体層を活性層とする複数のトランジスタを有し、光が照射される半導体装置であって、各トランジスタに要求される耐光性および駆動速度に応じて、前記各トランジスタの前記半導体層が、単結晶あるいは非単結晶とに異なって規定されている。
【０００９】
本発明の半導体装置では、各トランジスタに要求される耐光性および駆動速度に応じて、各トランジスタの半導体層が、単結晶あるいは非単結晶とに異なって規定されている。ここで、非単結晶とは、単結晶以外、すなわち多結晶や非晶質を含む。
単結晶の半導体層を活性層とするトランジスタは、光感度が高く、光による誤動作を起こしやすいが、単結晶の半導体層のキャリア移動度が高いため高速動作が可能である。
一方、非単結晶の半導体層を活性層とするトランジスタは、キャリア移動度が単結晶ほど高くないため、高速動作には向かない反面、光感度が低く、光による誤動作を起こしにくい。
本発明は、高速駆動よりも高い耐光性が要求されるトランジスタの活性層となる半導体層が光感度の低い非単結晶に規定され、回路特性上比較的光による誤動作に強く、耐光性よりも高速駆動が要求されるトランジスタの活性層となる半導体層が単結晶に規定される。
【００１０】
上記の目的を達成するため、本発明の表示装置は、画素をスイッチングする画素トランジスタを有する表示部と、各画素に画素信号を書き込む駆動トランジスタを有する駆動部とを有する表示装置であって、前記画素トランジスタおよび前記駆動トランジスタは基板上に形成された半導体層を活性層とし、前記駆動トランジスタの前記半導体層が単結晶に規定され、前記画素トランジスタの前記半導体層が非単結晶に規定されている。
【００１１】
本実施形態に係る表示装置では、高速駆動よりも高い耐光性が要求される画素トランジスタの活性層となる半導体層が光感度の低い非単結晶に規定されている。ここで、非単結晶とは、単結晶以外、すなわち多結晶や非晶質を含む。
また、回路特性上比較的光による誤動作に強く、耐光性よりも高速駆動が要求される駆動トランジスタの活性層となる半導体層が、単結晶に規定されている。従って、画素トランジスタに求められる耐光性と、駆動トランジスタに求められる高速駆動との両立が図られる。
【００１２】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に形成された半導体層を活性層とする複数のトランジスタを有し、光が照射される半導体装置の製造方法であって、前記基板上に単結晶の第１半導体層を形成する工程と、特定の領域における前記第１半導体層に不活性なイオンを注入することにより、単結晶を砕いて非単結晶化して第２半導体層とする工程とを有し、各トランジスタに要求される耐光性および駆動速度に応じて、前記各トランジスタの前記活性層が、単結晶の第１半導体層あるいは非単結晶の第２半導体層とに異なるように規定している。
【００１３】
上記の本発明の半導体装置の製造方法では、基板上に単結晶の第１半導体層を形成し、特定の領域における第１半導体層に不活性なイオンを注入することにより、単結晶を砕いて非単結晶化して第２半導体層としている。
これにより、各トランジスタに要求される耐光性および駆動速度に応じて、各トランジスタの活性層が、単結晶の第１半導体層あるいは非単結晶の第２半導体層とに異なるように規定している。
このように、第１半導体層の形成およびイオンの注入工程により、単結晶の第１半導体層あるいは非単結晶の第２半導体層を活性層とするトランジスタが同一基板上に同時に作製される。
【００１４】
上記の目的を達成するため、本発明の表示装置の製造方法は、画素をスイッチングする画素トランジスタを有する表示部と、各画素に画素信号を書き込む駆動トランジスタを有する駆動部とを有する表示装置の製造方法であって、前記画素トランジスタおよび前記駆動トランジスタの活性層となる半導体層を基板上に形成する工程は、前記基板上に単結晶の第１半導体層を形成する工程と、前記画素トランジスタの形成領域における前記第１半導体層に不活性なイオンを注入することにより、単結晶を砕いて非単結晶化して第２半導体層とする工程とを有し、前記駆動トランジスタの前記活性層が単結晶の前記第１半導体層に規定され、前記画素トランジスタの前記活性層が非単結晶の前記第２半導体層に規定されている。
【００１５】
上記の本発明の表示装置の製造方法では、基板上に単結晶の第１半導体層を形成し、画素トランジスタの形成領域における第１半導体層に不活性なイオンを注入することにより、単結晶を砕いて非単結晶化して第２半導体層としている。
これにより、駆動トランジスタの活性層を単結晶の第１半導体層に規定し、画素トランジスタの活性層を非単結晶の第２半導体層に規定している。
このように、第１半導体層の形成およびイオンの注入工程により、単結晶の第１半導体層を活性層とする駆動トランジスタ、および非単結晶の第２半導体層を活性層とする画素トランジスタが同一基板上に同時に作製される。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。本実施形態では、一例として半導体装置により駆動基板が形成された液晶表示装置について説明する。
【００１７】
図１（ａ）は、本実施形態に係る表示装置の概略構成を示す斜視図であり、図（ｂ）は断面図である。
図１に示すように、表示装置は、駆動基板１と対向基板２とをシール剤４で接合したフラット構造を有している。一対の基板１，２の間隙には、電気光学物質として液晶３が充填されている。
【００１８】
駆動基板１には、表示部５と周辺の駆動部とが形成されている。駆動部は垂直駆動回路６と水平駆動回路７とに分かれている。又、駆動基板１の周辺部上端には外部接続用の端子部８が形成されている。端子部８は配線９を介して垂直駆動回路６及び水平駆動回路７に接続している。
【００１９】
表示部５には行状のゲート配線１０と列状の信号配線１１が形成されている。両配線の交差部には画素電極１２とこれを駆動するスイッチング素子としての画素トランジスタ１３が形成されている。画素トランジスタ１３は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）　により形成されている。
【００２０】
画素トランジスタ１３のゲート電極は対応するゲート配線１０に接続され、ドレイン領域は対応する画素電極１２に接続され、ソース領域は対応する信号配線１１に接続している。ゲート配線１０は垂直駆動回路６に接続され、信号配線１１は水平駆動回路７に接続されている。
【００２１】
対向基板２の内表面には、図示しないが対向電極が形成されており、各画素電極１２と対向配置している。画素電極１２と対向電極と両者の間に保持された液晶３とで個々の画素が形成される。画素トランジスタ１３は、各画素に対応して設けられており、各画素を点灯と消灯の間でスイッチングする。
【００２２】
周辺の垂直駆動回路６及び水平駆動回路７は、画素トランジスタ１３と同時に集積形成された薄膜トランジスタからなる。以下、本明細書では周辺の駆動回路６，７を構成する薄膜トランジスタを駆動トランジスタと称する。
【００２３】
なお、図示はしないが、駆動基板１および対向基板２の外側には、一対の偏光板が偏向軸が互いに直交配置するように設けられている。表示部５は、例えばツイスト配向した液晶３を含んでおり入射光に対して９０度の旋光能を有している。一方、一対の偏光板はクロスニコル配置されている。従って、入射側の偏光板を通過した直線偏光は表示部５に含まれる液晶により９０度その偏光軸が回転し、出射側の偏光板を通過する。従って例えばノーマリホワイトモードの表示が得られ、スクリーン上には拡大投射された画面が映し出される。
【００２４】
図２は、表示部および駆動部の断面図である。
図２に示す表示部において、透明基板２１の表面には第１遮光膜２２が形成されている。その上には第１層間絶縁膜２３を介して、第２半導体層２４ｂが形成されている。第２半導体層２４ｂは、単結晶以外の例えば多結晶あるいは非晶質シリコンからなる。以降、単結晶以外の多結晶あるいは非晶質を非単結晶と称する。第２半導体層２４ｂ上にはゲート絶縁膜２５を介してゲート電極２６が形成されている。この様に、画素トランジスタは、非単結晶シリコンからなる第２半導体層２４ｂを活性層とする薄膜トランジスタからなる。
【００２５】
画素トランジスタは第２層間絶縁膜２７で被覆されており、その上にソース・ドレイン電極２８が形成されている。ソース・ドレイン電極２８は、図１に示す信号配線１１を含んでいる。ソース・ドレイン電極２８は、第２層間絶縁膜２７に開口したコンタクトホールを介して画素トランジスタのソース領域およびドレイン領域にそれぞれに接続している。
【００２６】
ソース・ドレイン電極２８は第３層間絶縁膜２９により被覆されており、その上に第２遮光膜３０が形成されている。第２遮光膜３０は第４層間絶縁膜３１により被覆されており、その上にＩＴＯなどの透明導電膜からなる画素電極１２が形成されている。画素電極１２は、第２遮光膜３０及びソース・ドレイン電極２８を介して画素トランジスタのドレイン領域に電気接続されている。
【００２７】
図２に示す駆動部において、透明基板２１の上には第１層間絶縁膜２３を介して第１半導体層２４ａが形成されている。第１半導体層２４ａは、単結晶シリコンからなる。第１半導体層２４ａ上には、ゲート絶縁膜２５を介してゲート電極２６が形成されている。この様に、駆動部を構成する駆動トランジスタは、単結晶シリコンからなる第１半導体層２４ａを活性層とする薄膜トランジスタからなる。
【００２８】
駆動トランジスタは、第２層間絶縁膜２７により被覆されており、その上にソース・ドレイン電極２８が形成されている。ソース・ドレイン電極２８は第３層間絶縁膜２９及び第４層間絶縁膜３１により被覆されている。後述するように、駆動トランジスタは、画素トランジスタと同時に形成され、基本的には同一の層構成となっている。但し、駆動トランジスタは画素トランジスタと異なり高度の遮光を要しない為、第１遮光膜２２と第２遮光膜３０が省かれている。
【００２９】
本実施形態では、画素トランジスタの活性層となる第２半導体層２４ｂが多結晶あるいは非晶質の非単結晶シリコンにより構成され、駆動トランジスタの活性層となる第１半導体層２４ａが単結晶シリコンにより構成されており、両者の結晶形態が異なる。
【００３０】
次に、上記の本実施形態に係る表示装置の製造方法について説明する。
まず、第１遮光膜２２および第１層間絶縁膜２３が形成された透明基板２１に、単結晶シリコンからなる第１半導体層２４ａを形成する工程の一例について、説明する。絶縁基板上に単結晶の半導体層を形成する方法は、例えば、ＥＬＴＲＡＮ法｛Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　ＴＲＡＮｓｆｅｒ（キャノン）｝、水素イオン剥離法｛ＳＭＡＲＴ　ＣＵＴ法とも呼ばれる（コミサリア・ア・レネルジ・アトミク；フランス国）｝、ＳＩＭＯＸ法、ＵＮＩＢＯＮＤ法等がありどの手法を用いてもよいが、一例として、ＥＬＴＲＡＮ法で形成する工程について説明する。
【００３１】
まず、図３（ａ）に示すように、シリコン基板４０の表面を陽極化成により、微細な孔が無数に開いた多孔質のスポンジ構造に化学処理して厚さ約１２μｍの多孔質層４１を形成する。多孔質層４１の形成後に、ドライ酸化することで、多孔質層４１の孔の内壁を酸化して、多孔質層４１が高温処理により構造変化を起こすのを防止することが好ましい。
【００３２】
次に、図３（ｂ）に示すように、多孔質層４１上に単結晶シリコンをエピタキシャル成長させて第１半導体層２４ａを形成する。続いて、第１半導体層２４ａの表面を酸化して図示しない熱酸化膜を形成しておく。これは、後の貼り合わせ後に形成される第１半導体層２４ａと第１層間絶縁膜２３との界面を熱酸化膜で形成し、電気特性の良い界面を確保するためである。
【００３３】
一方、図４（ｃ）に示すように、石英等からなる透明基板２１の全面に、例えばＴｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｗ、ＴｉＮ、またはこれらの金属のシリサイド膜をスパッタリング法等により５０〜５００ｎｍ程度の厚みで成膜する。続いて、所定の形状にパターニングして第１遮光膜２２を形成する。この第１遮光膜２２は、裏面からの戻り光が画素トランジスタに入射することを防止する目的で設けられ、画素トランジスタ領域に形成される。
【００３４】
次に、図４（ｄ）に示すように、第１遮光膜２２を被覆して全面に、例えば常圧または減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等によりＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ　）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜２３を形成する。第１層間絶縁膜２３の膜厚は、例えば４００〜１０００ｎｍ程度とする。続いて、第１層間絶縁膜２３の表面を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により研磨して平坦化する。
【００３５】
次に、図５（ｅ）に示すように、シリコン基板４０と透明基板２１とを接触させて貼り合わせ、熱処理を行うことにより脱水縮合反応により結合させて、貼り合わせを強固にする。例えば３００℃で２時間の熱処理によって、貼り合わせ可能である。
【００３６】
次に、図５（ｆ）に示すように、多孔質層４１を境界としてシリコン基板４０を剥離する。例えば、ウォータージェットによる圧力作用を利用して、シリコン基板４０を剥離することができる。続いて、剥離残りの多孔質層４１と第１半導体層２４ａの表面をエッチングし、所望の厚みと平坦性を有する単結晶シリコンからなる第１半導体層２４ａを得る。例えば、このときの第１半導体層２４ａの膜厚は、５０〜５００ｎｍである。
【００３７】
以上により、第１遮光膜２２および第１層間絶縁膜２３が形成された透明基板２１に、単結晶シリコンからなる第１半導体層２４ａが形成される。
次に、本実施形態の特徴となる単結晶シリコンからなる第１半導体層２４ａの一部の領域を非単結晶化させる工程について説明する。
【００３８】
図６（ｇ）に示すように、第１半導体層２４ａ上に単結晶シリコンとして残す領域を保護するパターンをもつレジスト膜Ｒをリソグラフィ技術により形成する。本実施形態では、駆動トランジスタを形成する領域の第１半導体層２４ａ上にレジスト膜Ｒを形成する。続いて、電気的に不活性なイオンを適量だけイオン注入することにより、レジスト膜Ｒにより保護されていない画素トランジスタ形成領域の単結晶シリコン層を砕く。活性層のエネルギー準位に影響を及ぼさない不活性なイオンとして、Ａｒ、Ｋｒ、Ｓｉ、ＳｉＦ３　、Ｓｉ２　Ｆ６　等が挙げられる。例えば、Ｓｉイオンを１０〜２００ＫｅＶの注入エネルギーでドーズ量２．０〜６．０×１０１４／ｃｍ２　で打ち込む。なお、このイオン注入には、質量分析器をもついわゆるイオン・インプラ法および質量分析器のないいわゆるイオンドーピング法のいずれも適用可能である。このイオン注入により、単結晶シリコンが非晶質シリコンになると考えられる。
【００３９】
その後、レジスト膜Ｒを剥離し洗浄した後、基板を６００〜７００℃の温度にて加熱処理、あるいはエキシマレーザ等でアニールを行うことにより非晶質シリコンを再結晶化させて、シリコン結晶粒の調整やダメージ回復を行うことが好ましい。この再結晶化を行うことにより、多結晶シリコンからなる第２半導体層２４ｂが得られる。このとき、先のイオンの打ち込み量によって、第２半導体層２４ｂの結晶粒径を制御可能であり、これに形成されるトランジスタの特性を任意に調節することができる。
【００４０】
次に、図６（ｈ）に示すように、単結晶の第１半導体層２４ａと単結晶以外の非単結晶からなる第２半導体層２４ｂとが混在する半導体層をパターニングして素子分離する。これにより、駆動トランジスタの活性層となる第１半導体層２４ａと、画素トランジスタの活性層となる第２半導体層２４ｂとが同一基板上に形成される。
【００４１】
次に、図７（ｉ）に示すように、熱酸化法あるいは減圧ＣＶＤ法等により、第１半導体層２４ａおよび第２半導体層２４ｂ上に酸化シリコンからなるゲート絶縁膜２５を形成する。例えば、ゲート絶縁膜２５の膜厚は、１０〜１００ｎｍ程度である。
【００４２】
次に、図７（ｊ）に示すように、基板の全面に、多結晶シリコン膜あるいはＭｏＳｉ、ＷＳｉ、Ａｌ、Ｔａ、Ｍｏ／Ｔａ、Ｍｏ、Ｗ、Ｔｉ、Ｃｒ等の金属膜を成膜して、パターニングすることによりゲート電極２６を形成する。なお、ゲート電極２６として多結晶シリコンを用いた場合には、低抵抗化を図るためにリンイオンを熱拡散する工程が入ることもある。
【００４３】
次に、図８（ｋ）に示すように、ゲート電極２６をマスクとして、不純物イオンをイオン注入することにより、画素トランジスタおよび駆動トランジスタの半導体層２４ａ，２４ｂにそれぞれソース領域およびドレイン領域を形成する。なお、このイオン注入には、質量分析器をもついわゆるイオン・インプラ法および質量分析器のないいわゆるイオンドーピング法のいずれも適用可能である。
【００４４】
次に、図８（ｌ）に示すように、ゲート電極２６を被覆して全面に、ＣＶＤ法によりＰＳＧ、ＮＳＧ等を成膜して、第２層間絶縁膜２７を形成する。第２層間絶縁膜２７の膜厚は、例えば、４００〜８００ｎｍ程度である。続いて、画素トランジスタおよび駆動トランジスタの半導体層２４ａ，２４ｂに形成されたソース領域およびドレイン領域に連通するコンタクトホール２７ａをドライエッチングにより形成する。
【００４５】
次に、図９（ｍ）に示すように、コンタクトホール２７ａ内を埋め込んで全面に、Ａｌ等の導電膜をスパッタリングにより例えば３００〜７００ｎｍの厚みで成膜する。続いて、導電膜を所定の形状にパターニングして、ソース・ドレイン電極２８を形成する。なお、導電膜は、Ａｌの他、ＷやＴｉ等であってもよい。
【００４６】
次に、図１０（ｎ）に示すように、ソース・ドレイン電極２８を被覆して全面に、例えば常圧ＣＶＤ法によりＰＳＧを２００〜２０００ｎｍの厚みで成膜して、第３層間絶縁膜２９を形成する。必要があれば、ＣＭＰ法等を用いて第３層間絶縁膜２９の表面処理を施し、平坦化を行う。
【００４７】
次に、図１１（ｏ）に示すように、画素トランジスタのドレインとなる側のソース・ドレイン電極２８に連通するコンタクトホールを第３層間絶縁膜２９に形成する。続いて、コンタクトホール内を被覆して第３層間絶縁膜２９上に、ブラックマスクを兼ねる遮光性の導電膜、例えばＴｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｗ、ＴｉＮ、またはこれらの金属のシリサイド膜をスパッタリング等により、５０〜５００ｎｍ程度の厚みで成膜する。続いて、所定の形状にパターニングすることにより第２遮光膜３０を形成する。この第２遮光膜３０は、画素トランジスタを覆うように形成され、その膜厚は遮光するのに十分な値に設定する。
【００４８】
次に、図１２（ｐ）に示すように、第２遮光膜３０および第３層間絶縁膜２９上に、例えばＣＶＤ法によりＰＳＧ膜を３００〜２０００ｎｍの厚みで成膜して、第４層間絶縁膜３１を形成する。液晶の配向性を向上させるため、必要ならばＣＭＰ法等を用いて第４層間絶縁膜３１の表面処理を施し、平坦化を行う。なお、第３および第４層間絶縁膜２９，３１には、スピンコーティング法によりＳＯＧや有機膜等を形成することにより表面を平坦化してもよい。
続いて、ドライエッチングにより画素電極と電気的接続をとるためのコンタクトホール３１ａを第４層間絶縁膜３１に形成する。
【００４９】
以降の工程としては、画素電極となる導電膜、例えばＩＴＯ等を３０〜３００ｎｍ程度の厚みで成膜し、所定の形状にパターニングすることにより、画素電極１２を形成する（図２参照）。その後、必要であれば、２００〜４００℃程度のアニールを行う。これにより、図２に示す駆動基板が形成される。
【００５０】
その後、駆動基板にポリイミド等からなる配向膜を形成し、コットン等のバブ材液晶を対向させるためのラビング処理が施される。図示はしないが、この駆動基板と、同様に処理された対向電極をもつ対向基板とを重ね合わせ、両基板との間隔に液晶を注入し、必要に応じて熱処理を施すことにより表示装置が完成する。
【００５１】
本実施形態では、画素トランジスタの活性層となる第２半導体層２４ｂが多結晶あるいは非晶質の非単結晶シリコンにより構成され、駆動トランジスタの活性層となる第１半導体層２４ａが単結晶シリコンにより構成されており、両者の結晶形態が異なる。
【００５２】
単結晶シリコンを活性層とする素子は、単結晶シリコンのキャリア移動度が高いため高速動作が可能な反面、光感度が高く、光による誤動作を起こしやすい。すなわち、光の入射により単結晶シリコンが有する光電変換効果により光リーク電流が発生してしまう。
一方、多結晶あるいは非晶質の非単結晶シリコンを活性層とする素子は、キャリア移動度が単結晶シリコンほど高くないため、高速動作には向かない反面、光感度が低く、光による誤動作を起こしにくい。多結晶あるいは非晶質の非単結晶シリコンは、単結晶シリコンに比べて結晶欠陥を多く含むことから、光照射によって励起したキャリアは欠陥準位によって速やかに補足され、光リーク電流の増大を抑制しているものと考えられる。
【００５３】
画素トランジスタに比べ駆動トランジスタは、画素のスキャニングや画像信号のサンプリングの為、高速動作を要求される。また、駆動トランジスタはパネルの構造上見切り板等によって十分遮光されていることもあり、動作特性上からは低い光リーク電流よりも、キャリアの移動度が高くオン電流の大きなトランジスタ特性が望まれている。
【００５４】
本実施形態に係る表示装置では、高速駆動よりも高い耐光性が要求される画素トランジスタの活性層に光感度の低い多結晶あるいは非晶質の非単結晶シリコンからなる第２半導体層２４ｂを用いている。
また、回路特性上比較的光による誤動作に強く、耐光性よりも高速駆動が要求される駆動トランジスタの活性層に、単結晶シリコンからなる第１半導体層２４ａを用いている。
従って、画素トランジスタに求められる耐光性と、駆動トランジスタに求められる高速駆動とを両立させることができる。
その結果、光リークに起因するフリッカ、ざらつき、コントラスト低下といった画像品質の低下を防止することができ高い表示性能が得られる。
【００５５】
また、耐光性が要求される画素トランジスタに対し光出射側には第１遮光膜２２が設けられ、光入射側には第２遮光膜３０が設けられていることから、さらに耐光性が向上し、より高性能な表示装置を得ることができる。
【００５６】
また、表示装置以外にも、高速駆動よりも高い耐光性が要求されるトランジスタの活性層に光感度の低い多結晶あるいは非晶質の非単結晶シリコンを用い、回路特性上比較的光による誤動作に強く、耐光性よりも高速駆動が要求されるトランジスタの活性層に単結晶シリコンを用いることにより、耐光性と高速駆動とを両立させることができ、より高性能な半導体装置を得ることができる。
【００５７】
また、本実施形態では、イオン注入法とリソグラフィ法とを組み合わせることにより、任意の領域に単結晶シリコンと非単結晶シリコンとを造り分けることができる。このように、単結晶シリコンあるいは非単結晶シリコンを活性層とするトランジスタが同一基板上に同時に作製できることから、各々のトランジスタに要求される特性に合わせた最適な設計が可能となり、より高性能な半導体装置や表示装置を製造することが可能となる。
【００５８】
また、本実施形態のように、単結晶シリコンに不活性なイオンを注入して、非単結晶化した後に、アニール処理を施して再結晶化させることにより、イオン注入によるダメージが除去され、より高性能なトランジスタを得たり、トランジスタ特性を制御することができる。
【００５９】
（投射型表示装置）
次に、上記の表示装置を用いた電子機器の一例として、投射型表示装置の構成について、図１３を参照して説明する。
図１３は、本実施形態に係る表示装置（液晶パネル）の応用例である投射型表示装置（プロジェクタ）の全体構成の一例を示す図である。
図１３に示すプロジェクタは、透過型の液晶パネルを３枚用いてカラー画像表示を行ういわゆる３板方式のものである。ここで、図１３に示す液晶パネル１２５Ｒ，１２５Ｇ，１２５Ｂは、それぞれ図１に示す構造を有している。
【００６０】
プロジェクタは、光を出射する光源１１１と、一対の第１および第２レンズアレイ１１２，１１３と、第１および第２レンズアレイ１１２，１１３間に設けられ、光路（光軸１１０）を第２レンズアレイ１１３側に略９０度曲げるように配置された全反射ミラー１１４とを備えている。第１および第２レンズアレイ１１２，１１３には、それぞれ複数のマイクロレンズ１１２Ｍ，１１３Ｍが２次元的に配列されている。第１および第２レンズアレイ１１２，１１３は、光の照度分布を均一化させるためのものであり、入射した光を複数の小光束に分割する機能を有している。
【００６１】
光源１１１は、カラー画像表示に必要とされる、赤色光、青色光、緑色光を含んだ白色光を出射する。光源１１１は、白色光を発する図示しない発光体と、発光体から発せられた光を反射、集光する凹面鏡とを含んで構成される。発光体としては、例えば、ハロゲンランプ、メタルハライドランプまたはキセノンランプ等が使用される。凹面鏡は、集光効率が良い形状であることが望ましく、例えば回転楕円面鏡や回転放物面鏡等の回転対象な面形状となっている。
【００６２】
第２レンズアレイ１１３の光の出射側に、ＰＳ合成素子１１５と、コンデンサレンズ１１６と、ダイクロイックミラー１１７とが順に配置されている。ダイクロイックミラー１１７は、入射した光を、例えば赤色光ＬＲと、その他の色光とに分離する。
【００６３】
ＰＳ合成素子１１５には、第２レンズアレイ１１３における隣り合うマイクロレンズ１１３Ｍ間に対応する位置に、複数の１／２波長板１１５Ａが設けられている。ＰＳ合成素子１１５は、入射した光をＰ偏光成分およびＳ偏光成分の偏光光に分離する機能を有している。また、ＰＳ合成素子１１５は、分離された２つの偏光光のうち、一方の偏光光を、その偏光方向（例えば、Ｐ偏光）を保ったままＰＳ合成素子１１５から出射し、他方の偏光光（例えば、Ｓ偏光）を、１／２波長板１１５Ａの作用により、他の偏光成分（Ｐ偏光成分）に変換して出射する機能を有している。
【００６４】
ダイクロイックミラー１１７によって分離された赤色光ＬＲの光路に沿って、全反射ミラー１１８と、フィールドレンズ１２４Ｒと、液晶パネル１２５Ｒとが順に配置されている。全反射ミラー１１８は、ダイクロイックミラー１１７によって分離された赤色光ＬＲを液晶パネル１２５Ｒに向けて反射する。液晶パネル１２５Ｒは、フィールドレンズ１２４Ｒを介して入射した赤色光ＬＲを、画像信号に応じて空間的に変調する。
【００６５】
ダイクロイックミラー１１７によって分離された他の色光の光路に沿って、ダイクロイックミラー１１９が設けられている。ダイクロイックミラー１１９は、入射した光を例えば緑色光ＬＧと青色光ＬＢとに分離する。
【００６６】
ダイクロイックミラー１１９によって分離された緑色光ＬＧの光路に沿って、フィールドレンズ１２４Ｇと、液晶パネル１２５Ｇとが順に配置されている。液晶パネル１２５Ｇは、フィールドレンズ１２４Ｇを介して入射した緑色光ＬＧを、画像信号に応じて空間的に変調する。
【００６７】
ダイクロイックミラー１１９によって分離された青色光ＬＢの光路に沿って、リレーレンズ１２０と、全反射ミラー１２１と、リレーレンズ１２２と、全反射ミラー１２３と、フィールドレンズ１２４Ｂと、液晶パネル１２５Ｂとが順に配置されている。全反射ミラー１２１は、リレーレンズ１２０を介して入射した青色光ＬＢを、全反射ミラー１２３に向けて反射する。全反射ミラー１２３は、全反射ミラー１２１によって反射され、リレーレンズ１２２を介して入射した青色光ＬＢを、液晶パネル１２５Ｂに向けて反射する。液晶パネル１２５Ｂは、全反射ミラー１２３によって反射され、フィールドレンズ１２４Ｂを介して入射した青色光ＬＢを、画像信号に応じて空間的に変調する。
【００６８】
赤色光ＬＲ、緑色光ＬＧおよび青色光ＬＢの光路が交わる位置に、３つの色光ＬＲ，ＬＧ，ＬＢを合成する機能を有するクロスプリズム１２６が配置されている。また、クロスプリズム１２６から出射された合成光を、スクリーン１２８に向けて投射するための投射レンズ１２７が設けられている。
【００６９】
クロスプリズム１２６は、３つの入射面１２６Ｒ，１２６Ｇ，１２６Ｂと、一つの出射面１２６Ｔとを有している。入射面１２６Ｒには、液晶パネル１２５Ｒから出射された赤色光ＬＲが入射する。入射面１２６Ｇには、液晶パネル１２５Ｇから出射された緑色光ＬＧが入射する。入射面１２６Ｂには、液晶パネル１２５Ｂから出射された青色光ＬＢが入射する。クロスプリズム１２６は、入射面１２６Ｒ，１２６Ｇ，１２６Ｂに入射した３つの色光を合成して出射面１２６Ｔから出射する。
【００７０】
本実施形態に係る液晶パネルを上記のような非常に強力な光源を用いるプロジェクタに適用した場合、高速駆動よりも高い耐光性が要求される画素トランジスタの活性層に光感度の低い多結晶あるいは非晶質の非単結晶シリコンを用い、回路特性上比較的光による誤動作に強く、耐光性よりも高速駆動が要求される駆動トランジスタの活性層に単結晶シリコンを用いていることから、耐光性と高速駆動とを両立させることができ、プロジェクタの表示品質を高めることができる。
【００７１】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、一例として液晶表示装置について説明したが、これに限られるものでなく、有機ＥＬ等の他の表示装置にも適用可能である。また、表示装置に限られず、光が照射される半導体装置であれば、同様に適用可能である。本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７２】
【発明の効果】
本発明の半導体装置によれば、高速駆動と耐光性とを両立させることができ、高性能化を図ることができる。
本発明の半導体装置の製造方法によれば、単結晶の第１半導体層あるいは非単結晶の第２半導体層を活性層とするトランジスタが同一基板上に同時に作製できることから、各々のトランジスタに要求される特性に合わせた最適な設計が可能となり、高性能な半導体装置を製造することができる。
【００７３】
本発明の表示装置によれば、高速駆動と耐光性とを両立させることができ、光リークに起因するフリッカ、ざらつき、コントラスト低下といった画像品質の低下を防止することができ高い表示性能が得られる。
本発明の表示装置の製造方法によれば、駆動トランジスタの活性層が単結晶に規定され、画素トランジスタの活性層が非単結晶に規定された表示装置を均質にかつ大量に製造することができ、高い表示性能をもつ表示装置を製造することができる。
【図面の簡単な説明】
【図１】（ａ）は、本実施形態に係る表示装置の概略構成を示す斜視図であり、（ｂ）は断面図である。
【図２】表示部および駆動部の断面図である。
【図３】単結晶シリコンからなる第１半導体層を備えた透明基板を作製するための一例を示す工程断面図である。
【図４】単結晶シリコンからなる第１半導体層を備えた透明基板を作製するための一例を示す工程断面図である。
【図５】単結晶シリコンからなる第１半導体層を備えた透明基板を作製するための一例を示す工程断面図である。
【図６】本実施形態に係る表示装置の製造における工程断面図である。
【図７】本実施形態に係る表示装置の製造における工程断面図である。
【図８】本実施形態に係る表示装置の製造における工程断面図である。
【図９】本実施形態に係る表示装置の製造における工程断面図である。
【図１０】本実施形態に係る表示装置の製造における工程断面図である。
【図１１】本実施形態に係る表示装置の製造における工程断面図である。
【図１２】本実施形態に係る表示装置の製造における工程断面図である。
【図１３】本実施形態に係る表示装置（パネル）を適用した投射型表示装置の一例を示す構成図である。
【符号の説明】
１…駆動基板、２…対向基板、３…液晶、４…シール剤、５…表示部、６…垂直駆動回路、７…水平駆動回路、８…端子部、９…配線、１０…ゲート配線、１１…信号配線、１２…画素電極、１３…画素トランジスタ、２１…透明基板、２２…第１遮光膜、２３…第１層間絶縁膜、２４ａ…第１半導体層、２４ｂ…第２半導体層、２５…ゲート絶縁膜、２６…ゲート電極、２７…第２層間絶縁膜、２８…ソース・ドレイン電極、２９…第３層間絶縁膜、３０…第２遮光膜、３１…第４層間絶縁膜、４０…シリコン基板、４１…多孔質層、１１０…光軸、１１１…光源、１１２…第１レンズアレイ、１１２Ｍ…マイクロレンズ、１１３…第２レンズアレイ、１１３Ｍ…マイクロレンズ、１１４…全反射ミラー、１１５…ＰＳ合成素子、１１５Ａ…１／２波長板、１１６…コンデンサレンズ、１１７…ダイクロイックミラー、１１８…全反射ミラー、１１９…ダイクロイックミラー、１２０…リレーレンズ、１２１…全反射ミラー、１２２…リレーレンズ、１２３…全反射ミラー、１２４…フィールドレンズ、１２５，１２５Ｒ，１２５Ｇ，１２５Ｂ…液晶パネル、１２６…クロスプリズム、１２７…投射レンズ、１２８…スクリーン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004134429.tif 000012
【図１１】
2004134429.tif 000013
【図１２】
2004134429.tif 000014
【図１３】
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