(57)【要約】【課題】不揮発性メモリへのデータの書込みあるいは消去時の昇圧電圧の立ち上がり波形が、不揮発性メモリの信頼性に影響を与えないように、電圧上昇率を抑制しつつ、且つ書込みあるいは消去時間を短縮できる内部電源回路を提供する。【解決手段】書込みあるいは消去時の不揮発性メモリへの印加電圧を、０Ｖから所定の中間電圧までは可能な限り高い電圧上昇率で上昇させ、その中間電圧から目標高電圧までは所定の許容電圧上昇率以下のできる限り高い上昇率でもって立ち上がる波形とする。【選択図】　図１
2004127464.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリへのデータの書込みあるいはデータ消去時に必要な高電圧を、外部電源電圧を昇圧して供給する内部電源回路であって、該内部電源回路の出力電圧の立ち上がり時における０Ｖから所定の中間電圧までの電圧上昇率は可能な限り高い値とし、該中間電圧から目標高電圧までは所定の許容電圧上昇率以下の高い値とすることを特徴とする内部電源回路。
【請求項２】
外部電源電圧を昇圧して不揮発性メモリへのデータの書込みあるいはデータ消去時に必要な高電圧を供給する内部電源回路であって、
外部電源電圧を昇圧して自己の出力ノードに昇圧電圧を出力する昇圧回路と、
前記昇圧電圧を基準電圧と比較する電圧比較回路と、
該電圧比較回路の出力信号を電圧変換する電圧変換回路と、
前記昇圧電圧を受けて前記内部電源回路の出力ノードに定電流を供給する回路であって前記電圧比較回路の出力信号により出力電流がＯＮ／ＯＦＦ制御される定電流回路と、
前記昇圧回路の出力ノードと前記内部電源回路の出力ノードとの間に接続され前記電圧変換回路の出力信号によりＯＮ／ＯＦＦ制御されるアナログスイッチと、を備え、
前記昇圧電圧が前記基準電圧より低いときは、前記定電流回路はＯＦＦ、前記アナログスイッチはＯＮに制御され、前記昇圧電圧が前記基準電圧より高いときは、前記定電流回路はＯＮ、前記アナログスイッチはＯＦＦに制御されることを特徴とする内部電源回路。
【請求項３】
外部電源電圧よりも高い昇圧電圧を出力する出力ノードと、
一端が接地ノードに接続された帰還抵抗器と、
該帰還抵抗器の他端と前記出力ノードとの間に直列に接続された複数の分圧抵抗器と、
前記帰還抵抗器にかかる帰還電圧を基準電圧と比較し該帰還電圧が前記基準電圧より低いとき昇圧活性化信号を出力するコンパレータと、
前記昇圧活性化信号を受けて前記出力ノードに昇圧した電圧を供給する昇圧手段と、
昇圧開始から計時用クロックパルスを計数し所定の計数値で計数を停止する計数手段と、
前記複数の分圧抵抗器の各相互接続ノードと前記出力ノードとの間に接続され、前記計数値が増すに従って接地ノードに近い側の相互接続ノードから順に、前記昇圧電圧が印加されるようにいずれか１個が選択的に導通するアナログスイッチ群とを備えた不揮発性メモリの内部電源回路であって、
前記複数の分圧抵抗器の内の前記出力ノード側から数えた複数の分圧抵抗器の抵抗値を残りの分圧抵抗器の抵抗値よりも低い値に設定することにより、出力電圧の立ち上がり時における０Ｖから所定の中間電圧までの電圧上昇率は可能な限り高い値とし、該中間電圧から目標高電圧までは所定の許容電圧上昇率以下の高い値としたことを特徴とする内部電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書換え、消去が可能なメモリであるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）やフラッシュメモリ（Ｆｌａｓｈ　Ｍｅｍｏｒｙ）などの不揮発性メモリへのデータの書込みや消去の際に必要な高電圧を、外部から供給される低電圧をチップ内で昇圧して生成する内部電源回路に関する。
【０００２】
【従来の技術】
例えば、電気的にデータの書込み、消去が可能な不揮発メモリであるＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリでは、書込み、消去時に読出し時より高い電圧をメモリセルに印加する必要があり高電圧電源が必要とされる。そして、これら不揮発性メモリを内蔵する半導体集積回路では、近年の半導体チップ単一電源化の趨勢に伴い、この高電圧を外部から供給される低い電圧をチップ内で昇圧して生成させることが行なわれる。
【０００３】
こうした低電圧から高電圧を半導体チップ内で昇圧して生成する内部電源回路については、昇圧の際のオーバーシュートとアンダーシュートの抑制、負荷変動に対する出力電圧の変動抑制等が問題とされ、その対策を考慮した様々な回路方式が従来より提案されている。それらの中には、例えば複数のチャージポンプ回路を準備し、使用するチャージポンプ回路の数を適宜可変する方式（特許文献１、特許文献２、特許文献３参照）、目標出力電圧近傍で昇圧に必要なパルスの発振周波数を可変する方式（特許文献４参照）、出力電圧目標値をランプ状に上昇させ出力電圧をそれに追随させる方式（特許文献５参照）などがある。
【０００４】
【特許文献１】
特開平１０−２４３６３７号報
【０００５】
【特許文献２】
特開平９−３０８２２５号報
【０００６】
【特許文献３】
特開２０００−１７３２６６号報
【０００７】
【特許文献４】
特開平１−１２４１９８号報
【０００８】
【特許文献５】
特願２００２−１４４４７２
【０００９】
【発明が解決しようとする課題】
しかしながら、こうした従来の回路方式が解決を目指した課題は、過電圧の印加に起因するメモリセルのゲート酸化膜の破壊や信頼性低下を防止するために、昇圧波形のオーバーシュートを抑制すること。あるいは、負荷変動に対する出力電圧の変動を抑えて制御性を維持、改善することにあった。
【００１０】
ところが、本発明の発明者は、不揮発性メモリの信頼性、具体的には書換え寿命（書き込み／消去可能回数）と、書込みあるいは消去時の昇圧波形との関係を調べる内に、印加電圧の立ち上がり波形が信頼性に大きく影響することを発見した。具体的には、立ち上がり時の所定の電圧から目標とする高電圧に到達するまでの電圧上昇率が大き過ぎると信頼性が低下するという問題があることを見付けた。
【００１１】
本発明は、この新たに判明した問題点を避けるためになされたもので、その目的は、信頼性に影響を与えない範囲の電圧上昇率で、可能な限り書込み、あるいは消去に要する時間を短縮できる内部電源回路を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するため、請求項１に記載の発明は、不揮発性メモリへのデータの書込みあるいはデータ消去時に必要な高電圧を、外部電源電圧を昇圧して供給する内部電源回路であって、該内部電源回路の出力電圧の立ち上がり時における０Ｖから所定の中間電圧までの電圧上昇率は可能な限り高い値とし、該中間電圧から目標高電圧までは所定の許容電圧上昇率以下の高い値とすることを特徴とするものである。
【００１３】
このような特徴を有する内部電源回路とすることで、データ書込みあるいは消去時における所定の中間電圧から目標高電圧に到達する間の電圧上昇率が高すぎることに起因する不揮発性メモリの信頼性の低下を防止することができる。また０Ｖから所定の中間電圧までの電圧上昇率には制限を設けず、できる限り電圧上昇率を高くすることにより、書込み時間、消去時間を短縮することができる。
【００１４】
また、請求項２に記載の発明は、外部電源電圧を昇圧して不揮発性メモリへのデータの書込みあるいはデータ消去時に必要な高電圧を供給する内部電源回路であって、外部電源電圧を昇圧して自己の出力ノードに昇圧電圧を出力する昇圧回路と、前記昇圧電圧を基準電圧と比較する電圧比較回路と、該電圧比較回路の出力信号を電圧変換する電圧変換回路と、前記昇圧電圧を受けて前記内部電源回路の出力ノードに定電流を供給する回路であって前記電圧比較回路の出力信号により出力電流がＯＮ／ＯＦＦ制御される定電流回路と、前記昇圧回路の出力ノードと前記内部電源回路の出力ノードとの間に接続され前記電圧変換回路の出力信号によりＯＮ／ＯＦＦ制御されるアナログスイッチとを備える回路である。そして、前記昇圧電圧が前記基準電圧より低いときは、前記定電流回路はＯＦＦ、前記アナログスイッチはＯＮに制御され、前記昇圧電圧が前記基準電圧より高いときは、前記定電流回路はＯＮ、前記アナログスイッチはＯＦＦに制御されることを特徴とする内部電源回路である。
【００１５】
このような回路構成とすれば、基準電圧の値で決まる所定の中間電圧までは速い立ち上がりで電圧が上昇し、その後、最終の目標高電圧に達するまでは、一定の勾配で電圧を上昇させることができる。これにより不揮発性メモリへのデータ書込み、消去時における立ち上がり波形に起因する信頼性の低下を防止し、同時に書込み、消去の時間短縮を図ることができる。
【００１６】
また、請求項３に記載の発明は、外部電源電圧よりも高い昇圧電圧を出力する出力ノードと、一端が接地ノードに接続された帰還抵抗器と、該帰還抵抗器の他端と前記出力ノードとの間に直列に接続された複数の分圧抵抗器と、前記帰還抵抗器にかかる帰還電圧を基準電圧と比較し該帰還電圧が前記基準電圧より低いとき昇圧活性化信号を出力するコンパレータと、前記昇圧活性化信号を受けて前記出力ノードに昇圧した電圧を供給する昇圧手段と、昇圧開始から計時用クロックパルスを計数し所定の計数値で計数を停止する計数手段と、前記複数の分圧抵抗器の各相互接続ノードと前記出力ノードとの間に接続され、前記計数値が増すに従って接地ノードに近い側の相互接続ノードから順に、前記昇圧電圧が印加されるようにいずれか１個が選択的に導通するアナログスイッチ群とを備えた不揮発性メモリの内部電源回路である。そして、前記複数の分圧抵抗器の内の前記出力ノード側から数えた複数の分圧抵抗器の抵抗値を残りの分圧抵抗器の抵抗値よりも低い値に設定することにより、出力電圧の立ち上がり時における０Ｖから所定の中間電圧までの電圧上昇率は可能な限り高い値とし、該中間電圧から目標高電圧までは所定の許容電圧上昇率以下の高い値としたことを特徴とする内部電源回路である。
【００１７】
このような回路構成とすれば、所定の中間電圧以上では出力ノード側から数えた複数の分圧抵抗器の抵抗値を低くしたことにより出力電圧設定値の上昇率が一定値以下に抑えられる。昇圧電圧はその設定値に追随して上昇するため、昇圧電圧の電圧上昇率も所定値以下に抑えられる。一方、前記複数の分圧抵抗器以外の分圧抵抗器の抵抗値は高くするので、中間電圧以下での出力電圧設定値の上昇率は高く、従って昇圧電圧の電圧上昇率も高くなる。従って、このような波形の昇圧電圧を用いることで、不揮発性メモリへのデータ書込み、データ消去時における立ち上がり波形に起因する信頼性の低下を防止し、同時に書込み、消去の時間短縮を図ることができる。
【００１８】
【発明の実施の形態】
本発明者の調査によれば、不揮発性メモリのゲート破壊電圧を考慮して決めた目標印加電圧が例えば１８Ｖである場合、０Ｖから１０Ｖ位まで昇圧する間の電圧上昇率はいくら高くてもゲート酸化膜に殆どダメージを与えない。しかし、約１０Ｖから１８Ｖに昇圧する間の時間を、２０μｓｅｃにした場合と２００μｓｅｃにした場合とを比較すると、２００μｓｅｃにした場合の方が書換え寿命が約２．６倍に向上することが判った。すなわち、ある中間の電圧値から目標印加電圧に到達する間の電圧上昇率が高過ぎると、書換え寿命が低下する現象が生ずる。
【００１９】
この中間の電圧値、及びその中間電圧から目標印加電圧に到達する間の信頼性に影響を与えない電圧上昇率の上限値は、不揮発性メモリの構造、特にゲート酸化膜の構造に影響されるようで一概には言えない。しかし、それらの数値は、例えば完成した不揮発性メモリに対して信頼性テストを実施することで、かなり正確に把握することが可能である。
【００２０】
従って、内部電源回路は、書込みあるいは消去の際の立ち上がり電圧波形が、信頼性テスト等により把握された中間電圧（以下、所定の中間電圧という）から目標印加電圧（以下、目標高電圧という。）の間で許容電圧上昇率以下になるように設計されている必要がある。
【００２１】
上記のような条件を満足する立ち上がり波形を発生させる考えとしては、例えば、図４の（２）に示す印加電圧波形のように、書込み開始と共に許容電圧上昇率で０Ｖより目標高電圧（例えば１８Ｖ）まで立ち上げる波形とする考えがある。しかし、このような波形では所定の中間電圧（例えば１０Ｖ）に到達するまでに時間がかかり過ぎ、全体としての書込み時間がＴ２のように長くなる。一方、図４の（３）に示すような前記許容電圧上昇率を考慮しない波形は、書込み時間Ｔ３は短いが、信頼性を低下させるだけでなく、オーバーシュートによりゲート絶縁膜の破壊を生じさせる危険がある。
【００２２】
これらのことから、立ち上がり波形が信頼性に与える影響を最小限に抑え、且つ、できる限り書込み時間あるいは消去時間を短縮するには、図４の（１）に示すような波形とすることが望ましい。すなわち、０Ｖから所定の中間電圧までは可能な限り高い電圧上昇率で昇圧し、その中間電圧から目標高電圧までは所定の許容電圧上昇率以下のできる限り高い上昇率でもって立ち上がる電圧波形とすることが望ましい。
【００２３】
以下、上述したような図４の（１）に示す立ち上がり電圧波形を描く内部電源回路の実施形態について説明する。
（第１の実施形態）
図１〜図３、図５を参照して第１の実施形態の内部電源回路について説明する。図１は不揮発性メモリを使用した記憶装置１の基本構成を示したものである。
【００２４】
記憶装置１は、内部電源回路２と記憶部３とから構成される。図中の記憶部３は概略的に構成を示したもので、アドレス入力からメモリセルアレイに至るまでの一構成例を示したものである。アドレス信号ＡＤＤは、アドレス信号を保持すアドレスバッファ（以下、ＡＤＢという）３１に供給される。このＡＤＢの出力信号は、行アドレスデコーダ（以下、ＲＤＣという）３２に供給されてデコードされ、メモリセルアレイ（以下、ＭＣＡという）３３のワード線（行線）が選択される。なお、列アドレスデコーダ等は省略してある。ＲＤＣ３２には、外部電源電圧Ｖｃｃ、及び内部電源回路２の出力である昇圧された出力電圧Ｖｏｕｔが供給されており、デコードされた信号はＲＤＣ３２内で外部電源電圧ＶｃｃからＶｏｕｔに電圧レベルが変換されて、ＭＣＡ３３のワード線に供給される。ＭＣＡ３３は、例えばマトリクス状に配置された複数のＥＥＰＲＯＭやフラッシュメモリによって構成されている。
【００２５】
次に内部電源回路２は、昇圧回路２１、電圧比較回路２２、電圧変換回路２３、定電流回路２４、アナログスイッチＱＰ２３とから構成される。
【００２６】
昇圧回路２１は、昇圧開始信号ＳＴＡが入力されると、外部電源電圧Ｖｄｄを昇圧し、昇圧回路２１の出力端子である出力ノードＮｐｐに図５に示すような波形の昇圧電圧Ｖｐｐを出力する回路である。昇圧回路２１は、例えば図２に示すような回路で構成される。図２の回路の動作については後述する。
【００２７】
電圧比較回路２２は、コンパレータＣＯＭＰ２１、抵抗器Ｒ２１、Ｒ２２、基準電圧生成回路２６とにより構成される。抵抗器Ｒ２１、Ｒ２２は分圧用で、出力ノードＮｐｐと接地ノードＶｓｓとの間に直列に接続され、その相互接続ノードに現れる分圧電圧Ｖｍは、コンパレータＣＯＭＰ２１の非反転入力端子に供給される。コンパレータＣＯＭＰ２１の反転入力端子には、基準電圧生成回路２６で生成された基準電圧Ｖｒｅｆ１が供給される。基準電圧Ｖｒｅｆ１の値は、昇圧電圧Ｖｐｐの値が前述した所定の中間電圧に等しい値をとったときのＶｍの値に一致するように調整されている。コンパレータＣＯＭＰ２１の出力信号Ｖｏ１は、定電流回路２４と電圧変換回路２３に供給される。
【００２８】
電圧変換回路２３は、入力として前記コンパレータＣＯＭＰ２１の出力信号Ｖｏ１を受け、その出力信号Ｖｏ２はアナログスイッチとして機能するＰＭＯＳトランジスタＱＰ２３のゲートに供給される。電圧変換回路２３は、コンパレータＣＯＭＰ２１の出力信号Ｖｏ１が“　Ｈｉｇｈ”レベルの場合には、その信号電圧をＶｐｐ近くの電圧に変換して出力し、ＱＰ２３をＯＦＦさせる。反対にコンパレータＣＯＭＰ２１の出力信号Ｖｏ１が“　Ｌｏｗ　”レベルの場合には、Ｖｓｓ電位に近い低電圧を出力してＱＰ２３をＯＮさせる。電圧変換回路２３としては、例えば図３に示す回路を使用することができる。その詳細は後述する。
【００２９】
定電流回路２４は、ＰＭＯＳトランジスタＱＰ２１、ＱＰ２２、ＮＭＯＳトランジスタＱＮ２１、抵抗器Ｒ２３により構成される。ＱＰ２１、ＱＰ２２の各ソースは昇圧回路の出力ノードＮｐｐに接続され、昇圧電圧Ｖｐｐの供給を受ける。ＱＰ２１とＱＰ２２とはカレントミラー回路を構成している。そのゲートは共通に接続されると同時に、ＱＰ２１のドレインにも接続されている。ＱＰ２１とＱＰ２２のソース電位とゲート電位とは、それぞれ等しいのでＱＰ２２のドレインには、ＱＰ２１のドレイン電流と等しい電流が流れる。ＱＮ２１のドレインはＱＰ２１のドレインに接続され、ＱＮ２１のソースと接地ノードＶｓｓとの間には抵抗器Ｒ２３が接続される。ＱＮ２１のゲートは、　コンパレータＣＯＭＰ２１の出力信号Ｖｏ１を受ける。ＱＮ２１のゲートに十分に高い“　Ｈｉｇｈ”レベルの電圧が加わった場合には、ＱＮ２１、ＱＰ２１は共に飽和領域で動作する。そしてＱＰ２１のドレインには、昇圧電圧ＶｐｐをＱＰ２１、ＱＮ２１の各飽和抵抗値と抵抗器Ｒ２３の抵抗値の和で除した定電流が流れ、これと等しい電流がＱＰ２２のドレインにも流れる。ＱＰ２２のドレイン電流は、内部電源回路２の出力ノードＮｏｕｔに供給される。
【００３０】
アナログスイッチとして機能するＰＭＯＳトランジスタＱＰ２３は、ソースを昇圧回路２１の出力ノードＮｐｐに、ドレインを出力ノードＮｏｕｔに接続されている。出力ノードＮｏｕｔは内部電源回路２の出力端子であり、ＱＰ２２とＱＰ２３のドレイン電流の和がここを通ってＲＤＣ３２に供給される。
【００３１】
このような構成の内部電源回路２の全体の動作を説明する。昇圧開始信号ＳＴＡが昇圧回路２１に入力されると、昇圧回路２１が昇圧動作を開始し、昇圧電圧Ｖｐｐが図５の波形のように上昇を開始する。昇圧電圧Ｖｐｐが所定の中間電圧に達するまでは、分圧電圧Ｖｍの値が基準電圧Ｖｒｅｆ１より低いため、コンパレータＣＯＭＰ２１は“　Ｌｏｗ　”レベル信号を出力する。この状態ではＱＮ２１はＯＦＦするため、ＱＰ２１のドレインには電流が流れない。従って、ＱＰ２２のドレイン電流もゼロのままである。一方、ＱＰ２３の方は、電圧変換回路２３が“　Ｌｏｗ　”レベル信号を出力するためスイッチＯＮして低抵抗値となる。これにより、内部電源回路２の出力ノードＮｏｕｔの電圧は昇圧電圧Ｖｐｐに等しくなり、その電圧がＲＤＣ３２に供給される。
【００３２】
すなわち、昇圧電圧Ｖｐｐが所定の中間電圧に達するまでは、内部電源回路２の出力電圧Ｖｏｕｔは昇圧電圧Ｖｐｐと一致して図５に示すように上昇する。この間の電圧上昇率は、昇圧回路２１の昇圧能力に依存する。このときの電圧上昇率は、前に述べたように不揮発性メモリの信頼性に殆ど影響を与えないので、書込み、消去時間を短縮するためには、可能な限り短時間で昇圧することが望ましい。
【００３３】
昇圧電圧Ｖｐｐが上昇を続け、所定の中間電圧を越えると、Ｖｐｐを分圧した電圧Ｖｍが基準電圧Ｖｒｅｆ１を越え、コンパレータＣＯＭＰ２１の出力が“　Ｈｉｇｈ”レベルに変わる。すると、電圧変換回路２３は“　Ｈｉｇｈ”レベル信号をＱＰ２３のゲートに印加するためＱＰ２３はＯＦＦし、ＱＰ２３を通しての出力ノードＮｏｕｔへの電流供給が止まる。一方、ＱＮ２１は、ゲート電圧が“　Ｈｉｇｈ”レベルに変ったためＯＮし、ＱＰ２１のドレインに定電流が流れるようになる。するとカレントミラー作用によりＱＰ２２のドレインにも、それと等しいドレイン電流が流れ始める。即ち、昇圧電圧Ｖｐｐが所定の中間電圧を越えた段階からは、ＲＤＣ３２には定電流源２４のＱＰ２２を通った定電流のみが供給される。出力ノードＮｏｕｔから見た負荷は容量性負荷であるため、その定電流による充電により出力電圧Ｖｏｕｔは図５のＶｏｕｔの曲線に示すようにほぼ一定の電圧上昇率をもって上昇する。この定電流の大きさは、抵抗器Ｒ２３の値によって変わるので、Ｒ２３の値を調整することにより電圧上昇率を許容値以下のできる限り高い値に調整することができる。
【００３４】
こうして出力電圧Ｖｏｕｔが上昇していき、その値が昇圧電圧Ｖｐｐに近づくと、ＱＰ２２のドレイン−ソース間の電圧が小さくなって定電流を供給できなくなる。このため出力電圧Ｖｏｕｔは、Ｖｐｐに殆ど等しい値で飽和する。
【００３５】
このような一連の動作により、結局、内部電源回路２の出力電圧Ｖｏｕｔは、図５のＶｏｕｔの曲線に示すような立ち上がりを呈することとなり、目的とした図４の（１）に示したような立ち上がり波形を有する高電圧出力が得られる。この出力電圧Ｖｏｕｔを書込み、あるいは消去用の高電圧として使用すれば、所定の中間電圧から目標高電圧に達する間の電圧上昇率を許容値以下に抑えることが可能になる。その結果、不揮発性メモリの信頼性を落とさず、しかも書込み、あるいは消去の時間を短縮することが可能となる。
【００３６】
また、本実施形態は付随的効果として、中間電圧から目標高電圧に至る間の電圧上昇率を抑えるため、目標高電圧に達したときのオーバーシュートを抑制できる効果も得られる。
【００３７】
次に前記内部電源回路２の説明の中で省略した昇圧回路２１、及び電圧変換回路２３について説明する。
図２は、図１中の昇圧回路２１として適用できる回路の一例である。この昇圧回路２１は、基準電圧生成回路４１、コンパレータＣＯＭＰ４１、昇圧パルス発生回路４３、チャージポンプ回路４４、抵抗器Ｒ４１、Ｒ４２により構成される。チャージポンプ回路４４は、外部電源電圧Ｖｄｄを昇圧する昇圧回路でありダイオードＤ４１〜Ｄ４５、コンデンサＣ４１〜Ｃ４５、インバータＩＮ４１、ＩＮ４２とで構成される。ダイオードＤ４１のアノードには外部電源電圧Ｖｄｄが供給される。ダイオードＤ４１ないしＤ４４のカソードは、それぞれダイオードＤ４２ないしＤ４５のアノードに接続される。ダイオードＤ４２ないしＤ４５のアノードは、それぞれコンデンサＣ４１ないしＣ４４の第１の端子に接続される。コンデンサＣ４１、Ｃ４３の他の端子は、インバータＩＮ４１の出力端子に接続される。インバータＩＮ４１の入力端子は、このチャージポンプ回路４４の入力端子であり、昇圧パルス信号ＯＳＣが入力される。コンデンサＣ４２、Ｃ４４の他の端子は、インバータＩＮ４１の出力信号を反転するインバータＩＮ４２の出力端子に接続される。ダイオードＤ４５のカソードは出力ノードＮｐｐに接続され、出力ノードＮｐｐと接地ノードＶｓｓとの間には平滑コンデンサＣ４５が接続されている。
【００３８】
チャージポンプ回路４４では、外部電源電圧ＶｄｄからダイオードＤ４１を通して供給される電荷が、昇圧パルス信号ＯＳＣに同期してコンデンサＣ４１、Ｃ４２、Ｃ４３と順次、後段側に移送される。この電荷の移送に伴い各コンデンサの充電電圧は、後段コンデンサにいく程高くなっていき、出力ノードＮｐｐには、外部電源電圧Ｖｄｄより高い昇圧電圧Ｖｐｐが現れる。
【００３９】
出力ノードＮｐｐの昇圧電圧Ｖｐｐは、抵抗器Ｒ４１、Ｒ４２により分圧され、抵抗器Ｒ４２にかかる帰還電圧ＶｆがコンパレータＣＯＭＰ４１の反転入力端子に入力される。コンパレータＣＯＭＰ４１の非反転入力端子には、基準電圧生成回路４１で生成された基準電圧Ｖｒｅｆ２が入力される。これら二つの入力電圧は比較されて、コンパレータＣＯＭＰ４１の出力端子に次段の昇圧パルス発生回路４３を制御する活性化信号ＣＬＥが出力される。
【００４０】
昇圧パルス発生回路４３は、リングオシレータ式のパルス発生回路である。前記活性化信号ＣＬＥは、昇圧パルス発生回路４３の３入力ＮＡＮＤ回路Ｑ４１の第１の入力端子に入力される。この第１の入力端子は、昇圧パルス発生回路４３の入力端子である。Ｑ４１の出力端子には、偶数個のインバータ４５が接続され、最後尾のインバータの出力信号が、Ｑ４１の第２の入力端子に入力される。Ｑ４１の第３の入力端子には、昇圧回路２１の動作開始／停止を制御する昇圧開始信号ＳＴＡが入力されている。
【００４１】
昇圧開始信号ＳＴＡが“　Ｈｉｇｈ　”レベルになると、昇圧回路２１は動作を開始する。動作開始状態で活性化信号ＣＬＥが“　Ｈｉｇｈ　”レベルになると、昇圧パルス発生回路４３の出力には、偶数個のインバータ４５の遅延時間で決まる極めて短い周期の昇圧パルス信号ＯＳＣが現れる。発生した昇圧パルスは、次段のチャージポンプ回路４４に入力される。
【００４２】
このような回路構成により、帰還電圧Ｖｆが基準電圧Ｖｒｅｆ２より小さいときは、昇圧パルス発生回路４３とチャージポンプ回路４４が動作して出力ノードＮｐｐの昇圧電圧Ｖｐｐが上昇する。逆に、ＶｆがＶｒｅｆ２より大きくなると昇圧パルス発生回路４３とチャージポンプ回路４４の動作が停止して昇圧が止まる。こうした動作により、昇圧回路２１の出力ノードＮｐｐに現れる昇圧電圧Ｖｐｐは、次式で計算される値にまで昇圧される。
Ｖｐｐ＝Ｖｒｅｆ２・（Ｒ４１＋Ｒ４２）／Ｒ４２
この昇圧電圧Ｖｐｐが、要求される目標高電圧に一致するようにＶｒｅｆ２、Ｒ４１、Ｒ４２の値が調整される。
【００４３】
図３は、図１中の電圧変換回路２３として適用できる回路の一例である。この電圧変換回路２３はＰＭＯＳトランジスタＱＰ５１、ＱＰ５２、ＮＭＯＳトランジスタＱＮ５１、ＱＮ５２、インバータＩＮ５１とにより構成されている。ＱＰ５１、ＱＰ５２のソースは共に昇圧回路２１の出力ノードＮｐｐに接続され昇圧電圧Ｖｐｐが印加される。ＱＰ５２のドレイン、ＱＮ５２のドレイン、ＱＰ５１のゲートは共に電圧変換回路２３の出力ノードＮ５２に接続される。出力ノードＮ５２が電圧変換回路２３の出力端子であり、ここに電圧変換された出力電圧Ｖｏ２が出力される。ＱＰ５１のドレインとＱＮ５１のドレインは相互接続され、その接続ノードＮ５３にはＱＰ５２のゲートも接続される。ＱＮ５１、ＱＮ５２のソースは共に接地ノードＶｓｓに接続される。ＱＮ５１のゲートは電圧変換回路２３の入力端子である入力ノードＮ５１に接続され、この入力ノードＮ５１は入力信号としてコンパレータＣＯＭＰ２１の出力信号Ｖｏ１を受ける。入力ノードＮ５１とＱＮ５２のゲートの間にはインバータＩＮ５１が接続されており、ＱＮ５２のゲートは入力信号Ｖｏ１の反転信号が印加される。
【００４４】
入力信号Ｖｏ１が“　Ｌｏｗ”　レベルのときには、ＱＮ５１とＱＰ５２はＯＦＦし、ＱＮ５２とＱＰ５１がＯＮする。このとき出力信号Ｖｏ２は接地ノードＶｓｓの電位に等しい“　Ｌｏｗ”　レベルとなる。逆に、入力信号Ｖｏ１が“Ｈｉｇｈ”　レベルのときには、ＱＮ５１とＱＰ５２がＯＮし、ＱＮ５２とＱＰ５１はＯＦＦする。このとき出力信号Ｖｏ２は昇圧電圧Ｖｐｐに等しい“Ｈｉｇｈ”　レベルとなる。このようにして本電圧変換回路２３は、入力信号Ｖｏ１の“Ｈｉｇｈ”　レベル信号を昇圧電圧Ｖｐｐに、“Ｌｏｗ”　レベル信号を接地ノードＶｓｓの電位に変換して出力信号Ｖｏ２として出力する電圧変換動作を行なう。
【００４５】
（第２の実施形態）
次に、図６〜図８を参照して第２の実施形態の内部電源回路について説明する。本実施形態の内部電源回路は、電源回路の出力電圧設定値を図４の（１）の立ち上がり波形に近い形で変化させ、出力電圧をその設定値に追随して上昇させることにより目標とする立ち上がり波形をもつ昇圧電圧Ｖｐｐを得る考え方の内部電源回路である。
【００４６】
図６は、その内部電源回路の全体構成を示す電気的構成図である。図６を参照して、内部電源回路４は帰還抵抗器ｒｆ、分圧抵抗器ｒｉ（ｉ＝０〜ｎ）、基準電圧生成回路６１、コンパレータＣＯＭＰ６１、クロック発生回路６２、チャージポンプ回路６３、分周回路６４、カウンタ回路６５、デコーダ回路６６、電圧変換回路Ｌｉ（ｉ＝１〜ｎ−１）、アナログスイッチＳｉ（ｉ＝０〜ｎ−１）、第１、第２のＡＮＤ回路Ｑ６１、Ｑ６２、インバータＩＮ６１とを備える。
【００４７】
帰還抵抗器ｒｆは、一端が接地ノードＶｓｓに接続される。分圧抵抗器ｒｉ（ｉ＝０〜ｎ）は、出力ノードＮｐｐと帰還抵抗器ｒｆとの間に、帰還抵抗器ｒｆ側からｒ０、ｒ１〜ｒｎの順に直列に接続される。コンパレータＣＯＭＰ６１は、帰還抵抗器ｒｆにかかる帰還電圧Ｖｆｆと、基準電圧生成回路６１で生成された基準電圧Ｖｒｅｆ３を比較して、Ｖｆｆ＜Ｖｒｅｆ３のとき昇圧活性化信号Ｓｉｇ１を出力する。
【００４８】
クロック発生回路６２は、昇圧開始信号ＳＴＡを受けて、高周波のクロックパルスＣＰを発生する。クロック発生回路６３としては、例えば図２中に示したリングオシレータ式の昇圧パルス発生回路４３を使用する。但し、昇圧パルス発生回路４３中の３入力ＮＡＮＤ回路Ｑ４１は、２入力ＮＡＮＤ回路に置き換え、その二つの入力端子には、昇圧開始信号ＳＴＡと、インバータ４５の最後尾インバータの出力信号を入力する。
【００４９】
第１のＡＮＤ回路Ｑ６１は、クロック発生回路６２で発生したクロックパルスＣＰと前記昇圧活性化信号Ｓｉｇ１との論理積である信号ＣＰ１を出力する。昇圧活性化信号Ｓｉｇ１が“　Ｈｉｇｈ　”レベルの時には、信号ＣＰ１はクロックパルスＣＰと同じパルス波形となる。チャージポンプ回路６３は、信号ＣＰ１の高速パルスを受けて、外部電源電圧Ｖｄｄを昇圧し出力ノードＮｐｐに昇圧電圧Ｖｐｐを出力する。チャージポンプ回路６３には、例えば図２中のチャージポンプ回路４４と同様の回路を用いる。本内部電源回路４では、クロック発生回路６２、チャージポンプ回路６３、第１のＡＮＤ回路Ｑ６１とが昇圧手段を構成している。
【００５０】
本実施形態では、高速のクロックパルスＣＰを分周して時間軸を測る計時用クロックパルスＣＰ３を生成する。そのために第２のＡＮＤ回路Ｑ６２には、クロックパルスＣＰとカウンタ活性化信号ＣＴＥが入力され、パルス信号ＣＰ２を出力する。分周回路６４は、パルス信号ＣＰ２を分周して計時用クロックパルスＣＰ３を出力する。カウンタ回路６５は、計時用クロックパルスＣＰ３を計数する。カウンタ回路６５は、例えば３ビットの２進カウンタ回路である。デコーダ回路６６はカウンタ回路６５の計数値を入力として受け、その計数値を例えば１０進数にデコードし、計数値に対応するデコーダ出力信号Ｄｉ（ｉ＝０〜ｎ）を出力する。ｎの値は、例えば７である。インバータＩＮ６１は、デコーダ出力信号Ｄｎを反転し、出力にカウンタ活性化信号ＣＴＥを生成する。本内部電源回路４では、第２のＡＮＤ回路Ｑ６２、分周回路６４、カウンタ回路６５、デコーダ回路６６、インバータ回路ＩＮ６１とが計数手段を構成している。
【００５１】
アナログスイッチＳｉ（ｉ＝０〜ｎ−１）は、ＮＭＯＳトランジスタで構成されるスイッチである。アナログスイッチＳｉ（ｉ＝０〜ｎ−１）の各ドレインは、出力ノードＮｐｐに接続され、各ソースは分圧抵抗器ｒｉとｒｉ＋１　の相互接続ノードに接続される。
【００５２】
電圧変換回路Ｌｉ（ｉ＝０〜ｎ−１）は、デコーダ出力信号Ｄｉを入力として受け、その電圧レベルを変換し、変換後の信号ＶＧｉをアナログスイッチＳｉのゲートに供給する。
【００５３】
図７は電圧変換回路Ｌｉ（ｉ＝０〜ｎ−１）の一実施例を示す回路図である。この回路は、電源供給部分を除き図３に示した電圧変換回路２３と同じ回路構成となっている。図７の電圧変換回路Ｌｉの電源ノードＮＶｉには、外部電源電圧Ｖｄｄと昇圧電圧Ｖｐｐとが、それぞれダイオードＤｄｉ、Ｄｐｉを介して供給される。従って、電源ノードＮＶｉには、外部電源電圧Ｖｄｄと昇圧電圧Ｖｐｐの何れか高い方の電圧からダイオードの順方向電圧を差し引いた電圧が供給される。
【００５４】
入力ノードＮＤｉは入力端子として、デコーダ出力信号Ｄｉを受ける。ノードＮＬｉは出力端子として出力信号ＶＧｉを出力する。回路の動作は図３に示した電圧変換回路２３の場合と同様である。すなわち、入力信号Ｄｉが“　Ｌｏｗ”　レベルの場合には、出力信号ＶＧｉは“　Ｌｏｗ”　レベル信号として接地ノードＶｓｓの電位を出力する。入力信号Ｄｉが“Ｈｉｇｈ”　レベルの場合には、出力信号ＶＧｉは“Ｈｉｇｈ”　レベルとなり、昇圧電圧Ｖｐｐと外部電源電圧Ｖｄｄの何れか高い方の電圧にほぼ等しい電圧を出力する。このように入力信号Ｄｉの電圧レベルを変換して出力する。
【００５５】
次に、以上のように構成された本内部電源回路４の全体動作について説明する。昇圧開始に先立ち、まず分周回路６４及びカウンタ回路６５を一旦リセットし、続いて昇圧開始信号ＳＴＡを“Ｈｉｇｈ”　レベルにする。クロック発生回路６２が動作を開始してクロックパルスＣＰが発生する。
【００５６】
カウンタ回路６の計数値が“ｎ　”になるまでの間は、デコーダ回路６６の出力信号Ｄｎは“　Ｌｏｗ　”レベルであり、カウンタ活性化信号ＣＴＥは“　Ｈｉｇｈ　”レベルを維持する。この間、パルス信号ＣＰ２にはクロックパルスＣＰと同じパルスが現れ、分周回路６４で分周され、その出力パルスが計時用クロックパルスＣＰ３としてカウンタ回路６５で計数される。
【００５７】
カウンタ回路６５の計数値が“０　”の期間中は、次のように動作する。即ち、デコーダ回路６６の出力は、デコーダ出力信号Ｄ０のみが“　Ｈｉｇｈ　”レベルとなる。デコーダ出力信号Ｄ０は、電圧変換回路Ｌ０でレベル変換され、その出力信号ＶＧ０がアナログスイッチＳ０のゲートに印加される。この時、昇圧電圧Ｖｐｐはまだゼロ電圧で外部電源電圧Ｖｐｐより低いため、出力信号ＶＧ０の電圧レベルは、外部供給電圧Ｖｄｄに等しい“Ｈｉｇｈ”　レベル信号となっている。アナログスイッチＳ０のソースとドレインの電位は、まだゼロ電圧であるため、ゲートに電圧Ｖｄｄが印加されることによりアナログスイッチＳ０は導通する。これによりＳ０のソースと分圧抵抗器ｒ０の接続ノードＮ０１の電位は昇圧電圧Ｖｐｐに等しくなり、分圧抵抗器ｒ０と帰還抵抗器ｒｆの直列接続回路に昇圧電圧Ｖｐｐが印加される。
【００５８】
従って、この時の帰還電圧Ｖｆｆは次のようになる。
Ｖｆｆ＝Ｖｐｐ×ｒｆ／（ｒｆ＋ｒ０）　　　　　　　　（１）式
この帰還電圧Ｖｆｆは、コンパレータＣＯＭＰ６１にて基準電圧Ｖｒｅｆ３と比較される。最初の間は、Ｖｆｆ＜Ｖｒｅｆ３　であるので昇圧活性化信号Ｓｉｇ１として“　Ｈｉｇｈ”レベル信号が出力される。これにより信号ＣＰ１に昇圧パルスが出力され、チャージポンプ回路６３が動作して出力ノードＮｐｐの昇圧電圧Ｖｐｐが上昇を始める。
【００５９】
昇圧電圧Ｖｐｐが上昇するにつれ、（１）式で計算される帰還電圧Ｖｆｆも上昇する。そして、Ｖｆｆ＞Ｖｒｅｆ３　になると昇圧活性化信号Ｓｉｇ１が“　Ｌｏｗ　”レベルに変ることにより、信号ＣＰ１に昇圧パルスが発生しなくなってチャージポンプ回路６３の昇圧動作が停止する。昇圧動作が停止するときの昇圧電圧Ｖｐｐは、帰還電圧Ｖｆｆが基準電圧Ｖｒｅｆ３に等しい条件から次のように計算される。
Ｖｐｐ＝Ｖｒｅｆ３×（ｒｆ＋ｒ０）／ｒｆ　　　　　　（２）式
すなわち、昇圧開始信号ＳＴＡが入力された瞬間から（２）式で計算される電圧に向かって昇圧電圧Ｖｐｐが上昇する。その上昇波形は（２）式で計算されるＶｐｐに等しい設定電圧Ｖｓｅｔをステップ状に与えた場合のインディシャル応答波形となる。
【００６０】
パルス信号ＣＰ２にクロックパルスが発生し続け、ＣＰ３に最初の計時用クロックパルスが出力されると、カウンタ回路６５の計数値が“１　”になる。するとデコーダ回路６６の出力は、デコーダ出力信号Ｄ１のみが“　Ｈｉｇｈ　”レベルである状態に変化する。アナログスイッチＳ０は非導通となり、代わってアナログスイッチＳ１のみが導通し、帰還電圧Ｖｆｆは次のように変わる。
Ｖｆｆ＝Ｖｐｐ×ｒｆ／（ｒｆ＋ｒ０＋ｒ１）　　　　　　（３）式
カウンタ回路６５の計数値が“０　”の場合と同様の昇圧動作により、出力ノードＮｐｐの昇圧電圧Ｖｐｐ　は、次式で計算される設定電圧Ｖｓｅｔに向かって上昇する。　　Ｖｓｅｔ＝Ｖｒｅｆ３×（ｒｆ＋ｒ０＋ｒ１）／ｒｆ　　　　　（４）式
【００６１】
以下、カウンタ回路６５の計数値が増すに従って設定電圧Ｖｓｅｔはステップ状に上昇していき、昇圧電圧Ｖｐｐはその変化する設定値に追随する形で上昇していく。計数値が“ｎ　”となった場合の設定電圧Ｖｓｅｔは次のようになる。
Ｖｓｅｔ＝Ｖｒｅｆ３×（ｒｆ＋ｒ０＋ｒ１＋−−＋ｒｎ）／ｒｆ　（５）式
この計数値が“ｎ　”の状態では、アナログスイッチＳ０〜Ｓｎ−１は全て非導通となる。また計数値が“ｎ　”になると、デコーダ回路６６の出力Ｄｎが“　Ｈｉｇｈ”レベルとなるためカウンタ活性化信号ＣＴＥは“　Ｌｏｗ　”レベルとなり、カウンタ回路６５は計数を停止して計数値は“ｎ　”のまま維持される。従って、設定電圧Ｖｓｅｔは（５）式で計算される高電圧の値に維持される。
【００６２】
出力ノードＮｐｐの昇圧電圧Ｖｐｐは、カウンタ回路６５の計数値によって決まる設定電圧Ｖｓｅｔに追随して上昇を続け、やがて（５）式の設定値に到達する。昇圧電圧Ｖｐｐが（５）式の設定電圧に到達すると、コンパレータＣＯＭＰ６１の出力信号Ｓｉｇ１が“　Ｌｏｗ”　レベルとなって信号ＣＰ１に昇圧パルスが発生しなくなり、チャージポンプ回路６３の昇圧動作が停止する。
【００６３】
このように本実施形態の内部電源回路４の出力電圧Ｖｐｐは、（５）式の中のｎを値がカウンタ回路６５の計数値に従い０よりｎまで変化するにつれ、階段状波形を描いて上昇する設定電圧Ｖｓｅｔに追随する曲線を描きながら目標とする高電圧に達する。
【００６４】
ここで、（５）式においてｎの値が（ｉ−１）からｉ（但し、ｉ＝１〜ｎ）に変化する際の設定電圧Ｖｓｅｔの増加分ΔＶｓｅｔは次のようになる。
ΔＶｓｅｔ＝Ｖｒｅｆ３×ｒｉ／ｒｆ　　　　　　　　　　（６）式
カウンタ回路６５の計数値が計時用クロックパルスＣＰ３の周期、すなわち計数値が＋１されるに要する時間をΔｔとすると、ｎの値が（ｉ−１）からｉに変化する間の設定電圧Ｖｓｅｔの平均電圧上昇率ΔＶｓｅｔ／Δｔは次のようになる。
ΔＶｓｅｔ／Δｔ＝Ｖｒｅｆ３×ｒｉ／（ｒｆ×Δｔ）　　　　（７）式
ここでＶｒｅｆ３、ｒｆ、Δｔは定数である。従って、設定電圧Ｖｓｅｔの平均電圧上昇率、ΔＶｓｅｔ／Δｔの値は、分圧抵抗器ｒｉの値によってのみ決まる。
【００６５】
設定電圧Ｖｓｅｔは階段状波形を描いて上昇するが、昇圧電圧Ｖｐｐは昇圧動作の応答遅れにより、滑らかな曲線を描きながらＶｓｅｔに追随して上昇していく。このことは、ｒｉ（ｉ＝０〜ｎ）の値を上手く調整すれば、Ｖｐｐの上昇波形を殆ど任意の形に調整できることを意味する。
【００６６】
こうした動作から、図４の（１）に示したような立ち上がり波形を有する昇圧電圧Ｖｐｐを発生させるには、分圧抵抗器ｒｉの値は、中間の分圧抵抗器ｒｍのｍのとして適当な値を選択し、ｉが０〜ｍの抵抗器は高い抵抗値に、ｉが（ｍ＋１）〜ｎの抵抗器は低い抵抗値にすればよいことが分かる。図８はｎ＝７、ｍ＝１とし、分圧抵抗器ｒｉの値を、ｉ＝０〜１の抵抗器は高抵抗値、ｉ＝２〜７の抵抗器は低抵抗値とした場合の、設定電圧Ｖｓｅｔと昇圧電圧Ｖｐｐの波形の一例を示したものである。
【００６７】
このように、本実施形態の内部電源回路を使用すれば、書込みあるいは消去時における立ち上がり途中の、所定の中間電圧から目標高電圧に達する間の電圧上昇率を、許容値以下で且つ許容値に近い値にすることができる。その結果、不揮発性メモリの信頼性を落とさず、しかも書込みあるいは消去に要する時間を短縮することが可能となる。
また本実施形態は、付随的効果として、中間電圧から目標高電圧に達する間の電圧上昇率を抑えるため、目標高電圧に達したときのオーバーシュートを抑制できる効果も得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の内部電源回路を含む記憶装置の電気的構成図である。
【図２】第１の実施形態に使用する昇圧回路の一例を示す電気的構成図である。
【図３】第１の実施形態に使用する電圧変換回路の一例を示す電気的構成図である。
【図４】各種の書込波形を示す図である。
【図５】第１の実施形態による昇圧電圧波形と出力電圧波形を示す図である。
【図６】第２の実施形態の内部電源回路の電気的構成図である。
【図７】第２の実施形態に使用する電圧変換回路の一例を示す電気的構成図である。
【図８】第２の実施形態による昇圧電圧波形と設定電圧波形を示す図である。
【符号の説明】
図面中、１は記憶装置、２は内部電源回路（第１の実施形態）、３は記憶部、４は内部電源回路（第２の実施形態）、２１は昇圧回路、２２は電圧比較回路、２３は電圧変換回路、２４は定電流回路、６３はチャージポンプ回路、６２はクロック発生回路、６４は分周回路、６５はカウンタ回路、６６はデコーダ回路、ＣＯＭＰ２１、ＣＯＭＰ４１、ＣＯＭＰ６１はコンパレータ、ＣＰ３は計時用クロックパルス、ＭＣＡはメモリセルアレイ（不揮発性メモリ）、Ｎｏｕｔは内部電源回路の出力ノード、Ｎｐｐは昇圧回路の出力ノード、ＱＰ２３はアナログスイッチ（ＰＭＯＳトランジスタ）、ｒｆは帰還抵抗器、ｒｉ（ｉ＝１〜ｎ）は分圧抵抗器、Ｓｉ（ｉ＝０〜ｎ）はアナログスイッチ、Ｓｉｇは昇圧活性化信号、Ｖｆｆは帰還電圧、Ｖｐｐは昇圧電圧、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３は基準電圧、Ｖｓｓは接地Ｖｓｓノードを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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