(57)【要約】【課題】半導体集積回路装置のヒューズの半断線（未切断）を検出し、装置の良・不良を判定する。【解決手段】半導体基板のチップ領域内の周辺回路領域に、ヒューズ形成領域を設け、ヒューズおよびＴＥＧヒューズＦｔとなる第２層配線Ｍ２を形成し、複数のＴＥＧヒューズＦｔを第３層配線Ｍ３の露出部であるパッド部ＰａおよびＰｂ間に並列に接続し、第１検査（Ｐ１検査）で、メモリセルの駆動に必要な種々の回路（周辺回路）、例えば、内部電圧発生回路が所望の動作を行うか否かの試験を行い、出力電位の調整が必要な場合には、ヒューズを適宜切断し、出力電位の調整を図った後、このヒューズの切断条件とほぼ同じ条件で切断されたＴＥＧヒューズＦｔの両端にパッド部Ｐａ、Ｐｂを介し電位を印加し、ＴＥＧヒューズＦｔが切断されているか否かを電気的に判断する。未切断がある場合には、チップを不良と判断する。【選択図】　　図１５
2004127969.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上のチップ領域であって、第１領域と第２領域とを有するチップ領域の前記第１領域にメモリセルアレイを形成する工程と、
（ｂ）前記第２領域に周辺回路、前記メモリセルアレイもしくは前記周辺回路と電気的に接続された第１ヒューズおよび前記第１ヒューズと同じ材料で構成され、同層に位置する第２ヒューズであって、前記メモリセルアレイもしくは前記周辺回路と電気的に接続されていない第２ヒューズを形成する工程と、
（ｃ）前記周辺回路もしくは前記メモリセルアレイ中のメモリセルが所望の動作を行うか否かを検査する工程と、
（ｄ）前記（ｃ）工程の検査結果に基づき前記第１ヒューズを切断する工程と、
（ｅ）前記（ｄ）工程の第１ヒューズの切断とほぼ同じ条件で前記第２ヒューズを切断する工程と、
（ｆ）前記第２ヒューズの両端に電位を印加し、第２ヒューズが切断されているか否かを電気的に判断する工程と、
（ｇ）前記（ｆ）工程の判断結果に基づき前記チップ領域の良もしくは不良を判定する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記メモリセルは、前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２絶縁膜を介して形成された第２ゲート電極と、を有する不揮発性メモリセルであることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記メモリセルは、前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２絶縁膜を介して形成された第２ゲート電極と、を有する不揮発性メモリセルであり、
前記第１および第２ヒューズは、前記第１もしくは第２ゲート電極を構成する導電性膜もしくは前記メモリセル上に形成される金属層より成り、
前記導電性膜もしくは前記金属層上には、ＴＥＯＳ膜が形成されていることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記メモリセルは、前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２絶縁膜を介して形成された第２ゲート電極と、を有する不揮発性メモリセルであり、
前記周辺回路は、前記メモリセルに印加する電位発生回路を有し、
前記（ｄ）工程は、前記第１ヒューズを切断することにより、前記電位発生回路の出力電位を調整する工程であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
（ａ）半導体基板上のチップ領域であって、第１領域と第２領域とを有するチップ領域の前記第１領域に形成されたメモリセルアレイと、
（ｂ）前記第２領域に形成された周辺回路および第１ヒューズであって、その端部が前記メモリセルアレイもしくは前記周辺回路と電気的に接続されている第１ヒューズと、
（ｃ）前記第２領域に形成された第２ヒューズであって、その端部が前記メモリセルアレイおよび前記周辺回路のいずれとも電気的に接続されていない第２ヒューズと、
を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、ヒューズを有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）や電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等のメモリＬＳＩは、製造工程で生じた欠陥を救済するための冗長機能を備えることによって、製造歩留まりの向上を図っている。
【０００３】
これは、半導体集積回路装置内にあらかじめ冗長救済用のメモリセル列やメモリセル行（冗長回路）を用意しておき、メモリアレイ内に欠陥メモリセル（不良ビット）が生じた場合には、かかる欠陥メモリセルに入るアドレス信号を、冗長救済用のメモリセル列（行）に入力することによって所望のメモリ動作を行わせるという不良救済機能である。
【０００４】
前記欠陥メモリセルと冗長救済用のメモリセルとの切り換えは、アドレス切り換え回路に接続されたヒューズを切断することによって行なわれる。ヒューズの切断には、電流溶断方式やレーザ溶断方式などが採用されているが、プログラムの自由度が高く、面積効率上も有利なレーザ溶断方式が主に採用されている。
【０００５】
【発明が解決しようとする課題】
このような欠陥救済用のヒューズは、電極や配線等を構成する導電性膜で構成され、例えば、半導体基板上に形成されるメモリセル等の半導体素子や配線を形成する工程中に形成される。
【０００６】
本発明者らは、半導体集積回路装置の研究、開発に従事しており、特に、不揮発性メモリ（フラッシュメモリ）の冗長救済にヒューズを用いている。
【０００７】
また、フラッシュメモリにおいては、メモリセルに印加する電位を昇圧回路を用いて発生しており、かかる回路の出力電位をヒューズの切断によって調整している。
【０００８】
このようなヒューズの切断工程において、ヒューズの半断線（未切断）不良が見られた。この半断線不良とは、ヒューズが切断され、本来、電気的に非導通状態となるべき箇所が導通状態となり、不良となるものである。
【０００９】
この半断線の原因は、１）浮遊ゲート電極やゲート絶縁膜の特性を向上するため、製造プロセス中において高温（９００℃程度）のアニール（熱処理）を行う。この熱処理によりヒューズ上の層間絶縁膜が硬化し、ヒューズが爆発しずらくなる。また、２）ヒューズを例えば配線等を構成する金属膜で構成した場合、金属膜はレーザの熱が逃げやすいためヒューズが爆発しずらい、等が考えられる。
【００１０】
また、このようなヒューズの半断線は、外観による判断は困難であり、外観上は、ヒューズが切断されているように見えても、電気的には導通状態である場合があった。
【００１１】
本発明の目的は、半導体集積回路装置のヒューズの半断線（未切断）を検出することにある。
【００１２】
本発明の他の目的は、半導体集積回路装置のヒューズの半断線を検出し、装置の良・不良を判定することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上のチップ領域であって、第１領域と第２領域とを有するチップ領域の前記第１領域にメモリセルアレイを形成する工程と、（ｂ）前記第２領域に周辺回路、前記メモリセルアレイもしくは前記周辺回路と電気的に接続された第１ヒューズおよび前記第１ヒューズと同じ材料で構成され、同層に位置する第２ヒューズであって、前記メモリセルアレイもしくは前記周辺回路と電気的に接続されていない第２ヒューズを形成する工程と、（ｃ）前記周辺回路もしくは前記メモリセルアレイ中のメモリセルが所望の動作を行うか否かを検査する工程と、（ｄ）前記（ｃ）工程の検査結果に基づき前記第１ヒューズを切断する工程と、（ｅ）前記（ｄ）工程の第１ヒューズの切断とほぼ同じ条件で前記第２ヒューズを切断する工程と、（ｆ）前記第２ヒューズの両端に電位を印加し、第２ヒューズが切断されているか否かを電気的に判断する工程と、（ｇ）前記（ｆ）工程の判断結果に基づき前記チップ領域の良もしくは不良を判定する工程と、を有するものである。
【００１６】
また、本発明の半導体集積回路装置は、（ａ）半導体基板上のチップ領域であって、第１領域と第２領域とを有するチップ領域の前記第１領域に形成されたメモリセルアレイと、（ｂ）前記第２領域に形成された周辺回路および第１ヒューズであって、その端部が前記メモリセルアレイもしくは前記周辺回路と電気的に接続されている第１ヒューズと、（ｃ）前記第２領域に形成された第２ヒューズであって、その端部が前記メモリセルアレイおよび前記周辺回路のいずれとも電気的に接続されていない第２ヒューズと、を有するものである。
【００１７】
前記メモリセルは、例えば、不揮発性メモリであり、前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２絶縁膜を介して形成された第２ゲート電極とを有する。また、前記第１および第２ヒューズは、例えば、前記第１もしくは第２ゲート電極を構成する導電性膜もしくは前記メモリセル上に形成される金属層より成り、前記導電性膜もしくは前記金属層上に、ＴＥＯＳ膜を有してもよい。また、このＴＥＯＳ膜形成後に熱処理を行ってもよい。前記金属層は、例えば、Ａｌ（アルミニウム）膜である。また、前記Ａｌ膜の上下にＴｉＮ（窒化チタン）膜を有していてもよい。また、前記周辺回路は、前記メモリセルに印加する電位発生回路を有し、前記（ｄ）工程は、前記第１ヒューズを切断することにより、前記電位発生回路の出力電位を調整するものであってもよい。また、前記（ｄ）工程は、前記第１ヒューズを切断することにより、不良メモリセル列（行）に入力されるアドレスを切り替えるものであってもよい。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
以下、本発明の実施の形態である半導体集積回路装置の構造をその製造方法に従って説明する。
【００２０】
図１〜図１４は、本実施の形態である不揮発性メモリ（フッラッシュメモリ）の製造方法の一例を示す基板の要部断面図もしくは要部平面図である。図示するように、メモリセル領域Ｍ−Ａと周辺回路領域Ｐ−Ａを有し、メモリセル領域Ｍ−Ａには、例えば、不揮発性メモリセルがアレイ状に複数形成される。また、周辺回路領域Ｐ−Ａには、メモリセルの駆動に必要な種々の回路（周辺回路）が形成される。例えば、周辺回路には、電圧発生回路等が形成され、これらの回路は、例えば複数のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）よりなる論理回路等を適宜組み合わせて形成される。また、周辺回路領域Ｐ−Ａには、周辺回路の他、ヒューズ等も形成される。この周辺回路領域Ｐ−Ａのうち、Ｌ−Ａは、論理回路が形成される領域、Ｆ１−ＡおよびＦ２−Ａは、ヒューズが形成される領域である。なお、メモリセル領域Ｍ−Ａにおいては、不揮発性メモリの制御ゲート電極ＣＧに垂直な断面（左側）と、水平な断面（右側）を示す。
【００２１】
まず、図１および図２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより素子分離溝を形成する。次いで、半導体基板１を熱酸化し、溝の内壁に薄い酸化シリコン膜（図示せず）を形成し、さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法で溝を埋め込む程度の酸化シリコン膜２を堆積した後、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜２を研磨し、その表面を平坦化する。
【００２２】
次いで、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、熱処理を施し、前記不純物を拡散させることによって、メモリセル領域Ｍ−Ａにｐ型ウエル８を形成し、周辺回路領域Ｐ−Ａにｐ型ウエル８およびｎ型ウエル７形成する。
【００２３】
次に、図３および図４に示すように、熱酸化でｐ型ウエル８およびｎ型ウエル７のそれぞれの表面に熱酸化膜を形成する。この熱酸化膜は、不揮発性メモリセルやＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のゲート絶縁膜９を構成する。なお、これらのゲート絶縁膜を異なる工程で形成してもよい。
【００２４】
次に、ゲート絶縁膜９の上部に、多結晶シリコン膜１０をＣＶＤ法で堆積し、図示しない膜をマスクにドライエッチングする。その結果、メモリセル領域Ｍ−Ａに、浮遊ゲート電極ＦＧとなるパターン１０ａが形成される。
【００２５】
次に、メモリセル領域Ｍ−Ａのパターン１０ａの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入し、ｎ型半導体領域１３を形成する。
【００２６】
続いて、半導体基板１の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、パターン１０ａ上の酸化シリコン膜１９が除去されるよう、その表面を平坦化する。
【００２７】
次いで、パターン１０ａ上に、例えば、ＣＶＤ法により膜厚４ｎｍ程度の酸化シリコン膜、膜厚６ｎｍ程度の窒化シリコン膜および膜厚４ｎｍ程度の酸化シリコン膜を順次堆積することにより、ＯＮＯ膜２１を形成する。
【００２８】
次いで、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部に高融点金属のシリサイド膜、例えば、タングステンシリサイド（ＷＳｉ２）膜２３を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜２４を堆積する。
【００２９】
次に、図５および図６に示すように、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、多結晶シリコン膜２２、ＯＮＯ膜２１、ＷＳｉ２膜２３、多結晶シリコン膜１０もしくはパターン１０ａをドライエッチングする。
【００３０】
その結果、メモリセル領域Ｍ−Ａに、多結晶シリコン膜１０よりなる浮遊ゲート電極ＦＧおよび多結晶シリコン膜２２とＷＳｉ２膜２３よりなる制御ゲート電極ＣＧが形成される。この制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。また、論理回路領域Ｌ−Ａには、多結晶シリコン膜１０よりなるＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のゲート電極Ｇが形成される。なお、多結晶シリコン膜１０と多結晶シリコン膜２２等を電気的に接続し、これらの積層膜でゲート電極Ｇを構成しても良い。
【００３１】
以上の工程により、メモリセル領域Ｍ−Ａに、制御ゲート電極ＣＧ（多結晶シリコン膜２２およびタングステンシリサイド膜２３）、ＯＮＯ膜２１および浮遊ゲート電極ＦＧ（多結晶シリコン膜１０）を有するＡＮＤ型不揮発性メモリセルが形成される。図７に、本実施の形態の不揮発性メモリセルの基板の要部平面図を示す。例えば、図５のメモリセル領域Ｍ−Ａの右部は、図７のＢ−Ｂ断面部と対応し、左部は、Ａ−Ａ断面部と対応する。
【００３２】
次に、図８および図９に示すように、周辺回路領域Ｐ−Ａのゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入することによってｎ−型半導体領域２５を形成する。また、ゲート電極Ｇの両側のｎ型ウエル７（半導体基板１）にｐ型不純物（ホウ素）を注入することによってｐ−型半導体領域２６を形成する。
【００３３】
次いで、半導体基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、異方的にエッチングすることによって、周辺回路領域Ｐ−Ａのゲート電極Ｇ等の側壁にサイドウォールスペーサ２８を形成する。この際、メモリセル領域の制御ゲート電極ＣＧ等の側壁にもサイドウォールスペーサ２８が形成される。
【００３４】
次に、周辺回路領域Ｐ−Ａのｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ＋型半導体領域２９（ソース、ドレイン）を形成する。また、ｎ型ウエル７にｐ型不純物（ホウ素など）をイオン打ち込みすることによって、ｐ＋型半導体領域３０（ソース、ドレイン）を形成する。
【００３５】
以上の工程により、論理回路領域Ｌ−Ａに、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３６】
次いで、メモリセルおよびＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）上に、例えば、３層の配線を形成する。
【００３７】
まず、図１０および図１１に示すように、基板１の上部に、絶縁膜として酸化シリコン膜３１を例えばＣＶＤ法により堆積する。次いで、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のソース、ドレイン上の酸化シリコン膜３１を適宜除去することによりコンタクトホールＣ１を形成する。この際、メモリセル領域Ｍ−Ａのｎ＋型半導体領域１３（ソース、ドレイン領域）上にもコンタクトホールを形成する（図示せず）。
【００３８】
次いで、半導体基板１に９００℃程度の熱処理を施す。この熱処理により、浮遊ゲート電極ＦＧやゲート絶縁膜９の近傍のチャージ（電荷）を低減することができる。その結果、これらの膜質を向上させ、メモリセルの書き込みや読み出し特性を向上することができる。特に、層間絶縁膜としてＴＥＯＳ膜を用いた場合には、チャージアップが生じやすく、このような熱処理を行う必要性が大きい。ＴＥＯＳ膜とは、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）を原料としたＣＶＤ法で形成された酸化シリコン膜である。なお、かかる熱処理のタイミングは、このタイミングに限られない。
【００３９】
次いで、コンタクトホールＣ１の内部を含む酸化シリコン膜３１上に、バリア膜としてＴｉ（チタン）およびＴｉＮ（窒化チタン）の積層膜（図示せず）を例えばスパッタ法により順次堆積した後、さらに、導電性膜としてＷ（タングステン）膜を例えばＣＶＤ法により堆積する。次いで、コンタクトホールＣ１の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を例えばＣＭＰ法により除去することにより、プラグＰ１を形成する。
【００４０】
次いで、プラグＰ１上を含む酸化シリコン膜３１上に、導電性膜としてＷ膜を例えばＣＶＤ法により堆積する。次いで、レジスト膜（図示せず）をマスクにＷ膜をドライエッチングすることによって第１層配線Ｍ１を形成する。
【００４１】
次いで、第１層配線Ｍ１上を含む酸化シリコン膜３１上に、絶縁膜としてＴＥＯＳ膜（酸化シリコン膜）３３を例えばＣＶＤ法により堆積する。
【００４２】
次いで、第１層配線Ｍ１上のＴＥＯＳ膜３３を除去することによりコンタクトホールＣ２を形成する。次いで、プラグＰ１と同様にコンタクトホールＣ２内に導電性膜を埋め込むことによりプラグＰ２を形成する。
【００４３】
次いで、プラグＰ２上を含むＴＥＯＳ膜３３上に、導電性膜としてＴｉＮ膜Ｍ２ａ、Ａｌ（アルミニウム）合金膜Ｍ２ｂおよびＴｉＮ膜Ｍ２ｃを例えばスパッタ法で堆積する。ＴｉＮ膜Ｍ２ａおよびＭ２ｃは、１）Ａｌ合金膜Ｍ２ｂとＴＥＯＳ膜３３等の絶縁膜との接着性を高める、また、２）Ａｌ合金よりなる配線のエレクトロマイグレーション耐性を向上させる等、配線の信頼性を確保するために形成される。なお、ＴｉＮ膜の他、Ｔｉ（チタン）膜、ＴｉＷ（チタンタングステン）膜、Ｔａ（タンタル）膜、Ｗ（タングステン）膜もしくはＷＮ（窒化タングステン）膜の単層膜、もしくはこれらの膜の積層膜を用いてもよい。次いで、レジスト膜（図示せず）をマスクにＴｉＮ膜Ｍ２ａ、Ａｌ（アルミニウム）合金膜Ｍ２ｂおよびＴｉＮ膜Ｍ２ｃをドライエッチングすることによって第２層配線Ｍ２を形成する。
【００４４】
ここで、ヒューズ形成領域Ｆ１−ＡおよびＦ２−Ａに、ヒューズＦおよびＴＥＧヒューズＦｔとなる第２層配線Ｍ２を形成する。ＴＥＧとは、テストエレメントグループの略であり、ＴＥＧヒューズは、ヒューズの試験（検査）用のパターンを意味する。
【００４５】
また、ヒューズＦは、メモリセルの駆動に必要な種々の回路（周辺回路）、例えば、内部電圧発生回路に接続される。このヒューズＦの切断によって、回路内の種々の接続関係を切り替え、内部電圧発生回路の出力電位の調整を図ることができる。
【００４６】
また、ヒューズＦは、メモリセル列（行）等に接続される。欠陥メモリセル列（行）が生じた場合には、このヒューズＦを切断し、かかる欠陥メモリセルに入るアドレス信号を、冗長救済用のメモリセル列（行）に入力することによって所望のメモリ動作を行わせる。
【００４７】
また、ヒューズＦおよびＴＥＧヒューズＦｔは、図１２に示すように、略円形の半導体ウエハＷ上に複数形成されたチップ領域ＣＡ内に形成される。このチップ領域ＣＡは、略矩形状であり、スクライブ領域ＳＡによって区画される。ヒューズＦおよびＴＥＧヒューズＦｔは、それぞれチップ領域ＣＡ内に一定間隔をおいてライン状に複数形成される。各ヒューズＦの端部は、例えばメモリセルもしくは周辺回路等に接続される。一方、一のＴＥＧヒューズ群は、後述するように、同一のパッド部間に並列に接続される。なお、図１２中、Ｐは、後述するパッド部である。
【００４８】
次いで、図１３および図１４に示すように、第２層配線Ｍ２上を含むＴＥＯＳ膜３３上に、絶縁膜として例えばＴＥＯＳ膜３５を堆積する。次いで、第２層配線Ｍ２上のＴＥＯＳ膜３５を除去することによりコンタクトホールＣ３を形成する。次いで、プラグＰ１と同様にコンタクトホールＣ３内に導電性膜を埋め込むことによりプラグＰ３を形成する。
【００４９】
次いで、プラグＰ３上を含むＴＥＯＳ膜３５上に、第２層配線Ｍ２と同様に、導電性膜としてＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃを堆積し、所望の形状にドライエッチングすることによって第３層配線Ｍ３を形成する。
【００５０】
次いで、第３層配線Ｍ３上に、例えば、酸化シリコン膜および窒化シリコン膜の積層膜よりなる保護膜３７を形成する。
【００５１】
次いで、第３層配線Ｍ３上の保護膜３７をエッチングすることにより、第３層配線の一部であるパッド部Ｐを露出させる。
【００５２】
ここで、ＴＥＧヒューズＦｔは、図１４に示すように、例えばプラグＰ３を介して第３層配線Ｍ３（パッド部Ｐａ、Ｐｂ）と接続されている。また、ヒューズＦは、プラグＰ３や第３層配線Ｍ３を介してメモリセルや周辺回路と接続されている。
【００５３】
図１５は、ＴＥＧヒューズＦｔとパッド部Ｐａ、Ｐｂとの関係を模式的に示す平面図である。
【００５４】
次いで、ヒューズＦおよびＴＥＧヒューズＦｔ上の保護膜３７等を必要に応じてエッチングすることによりヒューズＦ等の上部に残存する絶縁膜をエッチングし、開口部ＯＡを形成する。
【００５５】
次いで、チップ領域内のパッド部（図１２参照）を利用して、半導体集積回路装置の試験（検査）を行う。
【００５６】
まず、第１検査（Ｐ１検査）として、周辺回路領域Ｐ−Ａに形成された回路等が所望の動作を行うか否かの試験を行う。
【００５７】
例えば、前述した内部電圧発生回路から所定の電位が出力されているか否かを試験し、出力電位の調整、例えば昇圧が必要な場合には、ヒューズＦを適宜切断し、出力電位の上昇を図る。なお、降圧の場合も同様にヒューズを切断することにより調整することができる。
【００５８】
ここで、ヒューズＦは、開口部ＯＡにレーザを照射することにより切断する。このヒューズＦの切断条件とほぼ同じ条件（レーザ強度、照射時間等）で、ＴＥＧヒューズＦｔを切断する。本実施の形態においては、パッド部ＰａおよびＰｂ間に並列に接続された複数のＴＥＧヒューズＦｔのすべてを切断する（図１５参照）。
【００５９】
次いで、パッド部ＰａおよびＰｂ間に電位を印加し、ＴＥＧヒューズＦｔが切断されているか否かを判断する。
【００６０】
図１６は、ＴＥＧヒューズＦｔの切断、未切断を判定する回路の一例である。
【００６１】
図示するように、複数のＴＥＧヒューズＦｔは、電源電位（ＶＣＣ）と接地電位（ＶＳＳ、ＧＮＤ）間に並列に接続され、言い換えれば、パッド部Ｐａには電源電位が、パッド部Ｐｂには、接地電位が印加される。この電源電位側の端子（パッド部Ｐａ）は、切り替え回路５０に接続され、入出力バッファ（Ｉ／Ｏ　Ｂｕｆｆｅｒ）５３を介して信号（Ｉ／Ｏ）が取り出される。
【００６２】
例えば、テストモードフラグが１の場合には、切り替え回路５０によってテストモードとなる。従って、複数のＴＥＧヒューズＦｔがすべて切断されていれば、出力は、電源電位となり、複数のＴＥＧヒューズＦｔのうち一つでも半断線（未切断）が存在すれば、出力は、接地電位となる。なお、図１６の回路においては、テストモードが０の時は、メモリセルのデータ等が出力される。
【００６３】
このように、本実施の形態においては、周辺回路領域Ｐ−ＡにＴＥＧヒューズＦｔを設けたので、ヒューズの半断線を電気的に試験することができる。
【００６４】
例えば、ヒューズＦが、Ａｌ膜等の金属で形成されている場合には、レーザ照射による熱が逃げ易く、ヒューズが爆発し難いため、半断線が生じやすい。また、本実施の形態のように、ヒューズを構成するＡｌ膜の上下にＴｉＮ膜を形成した場合も、ヒューズが爆発し難く、半断線となる。
【００６５】
このような半断線は、外観により判断することは困難であり、特に、半導体集積回路の微細化に伴い、ヒューズのパターンも微細に、また、小ピッチで形成されると、外観による判断がさらに困難となる。また、多結晶シリコン膜でヒューズを構成した場合より、Ａｌ膜等の金属膜でヒューズを構成した場合の方が、外観検査では半断線を確認し難い。
【００６６】
これに対し、本実施の形態においては、前述した通り周辺回路領域Ｐ−ＡにＴＥＧヒューズＦｔを設けたので、ヒューズの半断線を電気的に試験することができる。
【００６７】
また、ＴＥＧヒューズを複数、パッド部間に並列に設けることにより、半断線の検出確度を向上させることができる。
【００６８】
その結果、半導体集積回路装置の良否が的確に判断できる。即ち、半断線が検出された場合には、装置（チップ）を不良と判定する。
【００６９】
また、この半断線の検出試験は、後述する第２検査（Ｐ２検査）時に行うことができる。
【００７０】
例えば、前記Ｐ１検査やＰ２検査においては、共通のプローブカードを用いて、全パッド部にプローブ針を当接し、この針を介して種々の電位を印加し、また、電気的情報を取り出すことにより、各部位における種々の試験を同時に行うことができる。
【００７１】
本実施の形態においては、チップ領域内に新たにＴＥＧヒューズ領域を設け、また、このＴＥＧヒューズに接続されるパッド部（Ｐａ、Ｐｂ）を設けたが、かかるパッド部を設けても、Ｐ１検査やＰ２検査に支障をきたすことはない。即ち、各検査に必要なプローブ針にのみ電位を印加し、検査対象でないパッド部には電位を印加しない。
【００７２】
次いで、第２検査（Ｐ２検査）として、メモリセルが所望の動作を行うか否かの試験を行い、欠陥メモリセル列（行）が存在する場合には、ヒューズＦを適宜切断し、欠陥メモリセル列（行）を、冗長救済用のメモリセル列（行）に置き換える。
【００７３】
このヒューズＦの切断の際にも、Ｐ１試験の場合と同様に、他のＴＥＧヒューズ群を、ほぼ同じ条件で切断し、パッド部ＰａおよびＰｂ間に電位を印加し、ＴＥＧヒューズＦｔが切断されているか否かを判断する。この判断にも、図１６を参照しながら説明した回路を用いることができる。この回路を用いた場合、複数のＴＥＧヒューズＦｔのうち一つでも半断線（未切断）が存在すれば、出力は、接地電位となる。
【００７４】
このように、第２試験においても、周辺回路領域Ｐ−ＡのＴＥＧヒューズＦｔを利用し、ヒューズの半断線を電気的に試験することができる。
【００７５】
この後、第３検査（Ｐ３検査）により、冗長救済した後の各メモリセルが所望の動作を行うか否か等を試験する。
【００７６】
次いで、ウエハ状態の半導体基板をスクライブ領域ＳＡに沿ってダイシングすることにより個片化し、前記パッド部を金線やバンプ等を介してリードフレームや実装基板の外部端子に接続する。また、必要に応じて、樹脂等で封止し、実装することにより半導体集積回路装置が完成するが、これらの図示および詳細な説明は省略する。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
特に、本実施の形態においては、ヒューズを第２層配線Ｍ２で構成したが、他の配線で構成してもよく、また、各種ゲート電極を構成する多結晶シリコン膜等の導電性膜を用いて構成してもよい。
【００７９】
この場合、前述したように、浮遊ゲート電極やゲート絶縁膜周辺のチャージアップを低減する高温のアニール（熱処理）の前段階でヒューズが形成されることとなり、このヒューズ上の絶縁膜が硬化し、半断線を生じさせる。特に、層間絶縁膜としてＴＥＯＳ膜を用いた場合には、このチャージアップが生じやすく、高温のアニール処理が必要となるため、アニールによるＴＥＯＳ膜の硬化に伴い半断線が生じやすくなる。
【００８０】
また本実施の形態においては、ＡＮＤ型の不揮発性メモリセルを例に説明したが、ＮＯＲ型等、他の構成の不揮発性メモリの他、ＤＲＡＭやＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等、ヒューズを有する半導体集積回路装置に広く適用することができる。
【００８１】
また、本実施の形態においては、ヒューズを内部電圧発生回路や冗長救済に用いたが、この他、配線の切り替え等、種々の用途に用いることができる。
【００８２】
また、本実施の形態においては、ＴＥＧヒューズをチップ領域内に形成したが、この他、スクライブ領域に配置してもよい。但し、ＴＥＧヒューズは、現実のヒューズの切断状態をモニタするためのものであるため、その上部の膜の膜厚やヒューズが形成される高さ等が、チップ領域内のヒューズと近似していることが望ましい。従って、現実のヒューズと同様にチップ内に形成した方が、その検査精度が向上すると考えられる。
【００８３】
また、ＴＥＧヒューズＦｔと現実のヒューズＦを同じヒューズ領域に混在させてもよい。
【００８４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８５】
メモリセルアレイおよび周辺回路が形成されるチップ領域内に、メモリセルアレイもしくは周辺回路と電気的に接続される第１ヒューズおよびこの第１ヒューズと同じ材料で構成され、同層に位置する第２ヒューズであって、メモリセルアレイもしくは周辺回路と電気的に接続されていない第２ヒューズを形成し、第１ヒューズの切断とほぼ同じ条件で第２ヒューズを切断した後、この第２ヒューズの両端に電位を印加し、第２ヒューズが切断されているか否かを電気的に判断したので、半導体集積回路装置のヒューズの半断線（未切断）を検出することができる。また、半導体集積回路装置の良・不良を判定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図８】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１３】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】ＴＥＧヒューズとパッド部との関係を模式的に示す平面図である。
【図１６】ＴＥＧヒューズの切断もしくは未切断を判定する回路の一例を示す回路図である。
【符号の説明】
１　　半導体基板（基板）
２　　酸化シリコン膜
７　　ｎ型ウエル
８　　ｐ型ウエル
９　　ゲート絶縁膜
１０　　多結晶シリコン膜
１０ａ　　パターン
１３　　ｎ型半導体領域
１９　　酸化シリコン膜
２１　　ＯＮＯ膜
２２　　多結晶シリコン膜
２３　　ＷＳｉ２膜
２４　　窒化シリコン膜
２５　　ｎ−型半導体領域
２６　　ｐ−型半導体領域
２８　　サイドウォールスペーサ
２９　　ｎ＋型半導体領域
３０　　ｐ＋型半導体領域
３１　　酸化シリコン膜
３３　　ＴＥＯＳ膜
３５　　ＴＥＯＳ膜
３７　　保護膜
５０　　切り替え回路
Ｃ１　　コンタクトホール
Ｃ２　　コンタクトホール
Ｃ３　　コンタクトホール
ＣＡ　　チップ領域
ＣＧ　　制御ゲート電極
Ｆ　　ヒューズ
Ｆ１−Ａ　　ヒューズ形成領域
Ｆ２−Ａ　　ヒューズ形成領域
ＦＧ　　浮遊ゲート電極
Ｆｔ　　ＴＥＧヒューズ
Ｇ　　ゲート電極
Ｌ−Ａ　　論理回路領域
Ｍ−Ａ　　メモリセル領域
Ｍ１　　第１層配線
Ｍ２　　第２層配線
Ｍ２ａ　　ＴｉＮ膜
Ｍ２ｂ　　Ａｌ合金膜
Ｍ２ｃ　　ＴｉＮ膜
Ｍ３　　第３層配線
Ｍ３ａ　　ＴｉＮ膜
Ｍ３ｂ　　Ａｌ合金膜
Ｍ３ｃ　　ＴｉＮ膜
ＯＡ　　開口部
Ｐ　　パッド部
Ｐ−Ａ　　周辺回路領域
Ｐ１　　プラグ
Ｐ２　　プラグ
Ｐ３　　プラグ
Ｐａ　　パッド部
Ｐｂ　　パッド部
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ
ＳＡ　　スクライブ領域
Ｗ　　半導体ウエハ
ＷＬ　　ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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