(57)【要約】【課題】ＤＲＡＭセルのキャパシタ用トレンチエッチングの際に、素子分離用絶縁膜をマスクとして基板を異方性エッチングすると、素子分離用絶縁膜とキャパシタ用トレンチの間の基板の下部電極が尖った形状となり電界集中が発生し容量絶縁膜の絶縁特性が劣化する。また、下部電極の基板表面が下方に掘れ下がるので、容量面積が減少しセル容量の減少が発生する。【解決手段】半導体基板１０１に素子分離用絶縁膜１０６を形成後、素子分離側壁の素子分離用絶縁膜１０６と半導体基板１０１表面との段差部にサイドウォールを形成することで、このサイドウォールもキャパシタ用トレンチ形成時にマスクとなり、素子分離用絶縁膜１０６からキャパシタ用トレンチ１１１まで一定の距離を保つことができ、下部電極１１２となる半導体基板１０１が尖った状態とはならず、また下部電極１１２の表面積を損なうこともない。【選択図】        図３
2004235496.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された分離溝と、
前記分離溝に埋め込まれた分離絶縁膜と、
前記半導体基板に前記分離溝に隣接して形成された容量溝と、
前記容量溝の壁面周囲の前記半導体基板からなる容量下部電極と、
前記容量溝の内壁に沿って形成された容量絶縁膜と、
前記容量絶縁膜上に設けられ前記容量溝を覆うように形成された容量上部電極とを備えた半導体装置であって、
前記分離溝と前記容量溝とは、一定距離を保つように隣接して形成されたことを特徴とする半導体装置。
【請求項２】
前記分離溝と前記容量溝との一定距離は、１０〜１００ｎｍの範囲内であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量溝の形成領域の内側に周囲が前記容量溝で囲まれた島状の容量溝非形成領域を設け、前記容量溝非形成領域の内側の前記半導体基板に周囲の前記容量溝と一定距離を保つように形成された穴を設け、この穴に前記分離絶縁膜と同じ成分の絶縁膜が埋め込まれたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記容量絶縁膜は、前記容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚く形成されたことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
半導体基板に形成された分離溝と、
前記分離溝に埋め込まれた分離絶縁膜と、
前記半導体基板に前記分離溝に隣接して形成された容量溝と、
前記容量溝の壁面周囲の前記半導体基板からなる容量下部電極と、
前記容量溝の内壁に沿って形成された容量絶縁膜と、
前記容量絶縁膜上に設けられ前記容量溝を覆うように形成された容量上部電極とを備えた半導体装置であって、
前記容量絶縁膜は、前記容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚く形成されたことを特徴とする半導体装置。
【請求項６】
容量下部電極となる半導体基板に分離溝を形成する工程と、
前記分離溝に分離絶縁膜を埋め込む工程と、
前記半導体基板に前記分離溝に隣接して容量溝を形成する工程と、
前記容量溝の内壁に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜上に設けられ前記容量溝を覆う容量上部電極を形成する工程とを含む半導体装置の製造方法であって、
前記容量溝を形成する工程は、
前記分離溝と前記半導体基板との境界部に生ずる前記分離絶縁膜の段差部に保護膜を形成する工程と、
前記半導体基板上に開口部が前記分離絶縁膜の少なくとも一部に跨るように前記開口部を有するレジスト膜を形成し、前記レジスト膜と前記分離絶縁膜と前記保護膜とをマスクにして前記半導体基板を異方性エッチングすることにより前記容量溝を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記保護膜の膜厚は、１０〜１００ｎｍの範囲であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記保護膜は、シリコン窒化膜またはシリコン酸化膜であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記容量絶縁膜は、前記容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚くなるように形成することを特徴とする請求項６〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
容量下部電極となる半導体基板に分離溝を形成する工程と、
前記分離溝に分離絶縁膜を埋め込む工程と、
前記半導体基板に前記分離溝に隣接して容量溝を形成する工程と、
前記容量溝の内壁に沿って容量絶縁膜を形成する工程と、
前記容量絶縁膜上に設けられ前記容量溝を覆う容量上部電極を形成する工程とを含む半導体装置の製造方法であって、
前記容量絶縁膜は、前記容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚くなるように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記容量絶縁膜を形成する工程は、
前記容量溝の側壁に第１の絶縁膜を形成する工程と、
前記容量溝の底部に有機膜を埋め込み、前記有機膜をマスクにして前記第１の絶縁膜をウェットエッチングし、前記容量溝の側壁と底面との角部のみに前記第１の絶縁膜を残存させる工程と、
前記第１の絶縁膜を残存させた前記容量溝の内壁に沿って第２の絶縁膜を形成する工程とを有し、
前記容量絶縁膜は前記残存する第１の絶縁膜と前記第２の絶縁膜とからなることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜よりも厚いことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜は、ＢＰＳＧ膜、ＰＳＧ膜またはＦＳＧ膜であり、
前記第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記有機膜は、レジスト膜または有機系反射防止膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記容量溝の底部に有機膜を埋め込む方法は、
前記有機膜を薄く塗布した後、サーマルフローにより前記容量溝内に前記有機膜を流し込んで形成する方法、
前記有機膜を前記容量溝内を埋め込むように厚く塗布した後、異方性ドライエッチングにより前記有機膜をエッチバックして形成する方法、
または前記有機膜は感光性材料を用いて前記容量溝内を埋め込むように厚く塗布した後、露光および現像処理により前記容量溝の上部の前記有機膜を除去して形成する方法を用いることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭおよびＤＲＡＭをロジックチップに混載するＤＲＡＭ混載ロジックＬＳＩ等の半導体装置及びその製造方法に関し、特にＤＲＡＭのメモリセルキャパシタの形成方法に係るものである。
【０００２】
【従来の技術】
近年、小型化と大容量メモリー容量と高速のデータ転送速度とが要求されるマルチメディア機器向けに、高性能ロジック回路とＤＲＡＭメモリ部とを混載したＤＲＡＭ混載デバイスが実用化されている。ＤＲＡＭ混載デバイスは、ＤＲＡＭメモリセルの情報記憶部であるキャパシタが半導体基板のトレンチ内に設けられているトレンチキャパシタ型と、半導体基板の主面の上部にキャパシタや電極が三次元的に積み上げられているスタックキャパシタ型とに大きく分けられる。
【０００３】
しかしながら、ＤＲＡＭ・ロジック混載デバイスについては、それぞれ以下のような不具合があった。上記トレンチキャパシタ型やスタックキャパシタ型のＤＲＡＭ・ロジック混載デバイスを製造するためのプロセスにおいては、メモリセルトランジスタに加えてメモリセルキャパシタを形成するために複雑な工程が追加されている。その結果、設計変更などのための開発期間や、デバイスの製造に要する期間が長期化する上に、デバイスの歩留り向上が益々困難となり、製造コストも高くなるという不具合があった。
【０００４】
また、プレーナ型のＤＲＡＭ・ロジック混載デバイスについては、これを製造するためのプロセスは短く単純であるが、メモリセルのサイズがスタックキャパシタ型やトレンチキャパシタ型よりも大きくなってしまうために、大容量のＤＲＡＭをロジック回路に混載しつつ高密度化された半導体装置を得ることが困難になってしまうという不具合があった。
【０００５】
そこで、より簡便にメモリセルを形成できるデバイスとして、ゲート絶縁膜を容量絶縁膜として用い、ゲート電極をプレート電極として用いており、素子分離深さと同等深さの浅いトレンチを形成して、プレーナ型に比べると小面積化可能なトレンチキャパシタ型のＤＲＡＭ及びロジック回路を混載したデバイスが最近改めて注目を集めている（例えば、特許文献１参照）。
【０００６】
図７〜図９に従来のトレンチキャパシタを有する半導体装置のプロセスフロー断面図を示す。
【０００７】
図７（ａ）の工程では、まず半導体基板１０１上に熱酸化膜による保護酸化膜１０２を形成し、その上に窒化珪素膜１０３を堆積する。次に、素子分離用マスクとしてレジストパターン１０４の形成を行う。
【０００８】
図７（ｂ）の工程では、レジストパターン１０４をマスクに窒化珪素膜１０３および保護酸化膜１０２を異方性エッチングし、レジストパターン１０４をアッシングおよび洗浄にて除去する。
【０００９】
図７（ｃ）の工程では、窒化珪素膜１０３をハードマスクとして半導体基板１０１に対して、トレンチ１０５をエッチングにより形成する。
【００１０】
図７（ｄ）の工程では、素子分離用絶縁膜１０６としてＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）によるＮＳＧ膜を堆積する。
【００１１】
図７（ｅ）の工程では、下地窒化珪素膜１０３をストッパーとして、ＨＤＰ−ＮＳＧ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により研磨し、素子分離用絶縁膜１０６の形成を行う。
【００１２】
図７（ｆ）の工程では、素子分離用絶縁膜１０６をウェットエッチングによりエッチングする。このエッチング後の素子分離用絶縁膜１０６上面と半導体基板１０１表面との段差１０７は、後工程において最終的に素子分離用絶縁膜１０６上面と半導体基板１０１表面との段差が最小（０）になるように設定される。
【００１３】
図８（ａ）の工程では、素子分離工程で用いた下地窒化珪素膜１０３をウェットエッチングにより除去する。これにより、半導体基板１０１には素子分離用絶縁膜１０６と保護酸化膜１０２のみが形成されている状態となる。この後、ウェルの注入工程を実施する。このとき、注入用レジストマスクの剥離のためにアッシングとウェット洗浄もレジストマスク形成の回数分だけ実施される。これにより保護酸化膜１０２と素子分離用絶縁膜１０６が膜減りするが、イオン注入起因のダメージによる素子分離用絶縁膜１０６のウェット速度差によって若干、いびつな形状となる。
【００１４】
図８（ｂ）の工程では、メモリセルプレートが形成される部分以外を保護するようにレジストパターン１１０を形成し、レジストパターン１１０と素子分離用絶縁膜１０６をエッチングマスクとして、半導体基板１０１を異方性エッチングしてキャパシタ用トレンチ１１１を形成する。これにより、キャパシタ用トレンチ１１１の形成領域を素子分離用絶縁膜１０６に沿って、自己整合的に形成することができるが、特に、下部電極１１２となる半導体基板１０１が尖った状態となる。また、エッチングマスクとなる素子分離用絶縁膜１０６が若干エッチングされるため、下部電極１１２側壁が半導体基板１０１の下方に下がる。この後、イオン注入を行って、下部電極１１２の導電性を高める場合がある。
【００１５】
図８（ｃ）の工程では、レジストパターン１１０を除去し、ＤＲＡＭ領域以外にレジストパターンを形成し、メモリセルトランジスタのしきい値電圧調整用の注入を実施する。このとき、キャパシタ用トレンチ１１１内部においても注入が施される。次に、メモリセルトランジスタのしきい値電圧調整用の注入用レジストパターンを除去する。
【００１６】
図８（ｄ）の工程では、ゲート絶縁膜形成前の保護酸化膜１０２の除去を行う。
【００１７】
図８（ｅ）の工程では、ゲート絶縁膜１１４の形成を行う。ここで、ゲート絶縁膜１１４をトランジスタの特性に合わせて複数形成する場合には、特定領域をレジストによりマスクパターンを形成し図８（ｄ）と図８（ｅ）と同様の処理工程が繰り返される（図示しない）。また、最終的にキャパシタ用トレンチ１１１内に堆積したゲート絶縁膜１１４がトレンチキャパシタ用の容量絶縁膜１１５となる。
【００１８】
図９（ａ）の工程では、半導体基板１０１全体に形成されたゲート絶縁膜１１４および容量絶縁膜１１５の上に、ゲート電極およびプレート電極用の導電膜１１６を堆積する。
【００１９】
図９（ｂ）の工程では、導電膜１１６のパターン形成を行い、メモリセル部ではプレート電極１１７およびメモリセルトランジスタのゲート電極１１８に分離する。このとき、同時にメモリセル部以外のロジック部においても導電膜１１６の加工によるゲート電極の形成が行われる。以降、図示はしないが、エクステンション、ポケット注入およびＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成し、ソース・ドレインの注入を行って、ロジックおよびメモリセルトランジスタを作り込んだ後に、サリサイド工程を施し、層間膜を形成し、基板コンタクトおよび上層配線を形成する。
【００２０】
【特許文献１】
特開平５−２９５４１号公報
【００２１】
【発明が解決しようとする課題】
しかし、低コスト化に有利な、半導体基板表面を利用したキャパシタであるプレーナ型およびトレンチキャパシタ型は魅力的であるが、ゲート絶縁膜を容量絶縁膜として用いるため、ゲート絶縁膜の信頼性がＤＲＡＭのメモリセルキャパシタの信頼性に大きく影響する。
【００２２】
上記従来のトレンチキャパシタ形成方法では、トレンチ形成用マスクのレジストパターン１１０を素子分離用絶縁膜１０６を一部露出した状態で形成し、レジストパターン１１０と素子分離用絶縁膜１０６をマスクにエッチングを行ってトレンチ１１１を形成しているが、下部電極となるトレンチ側壁の基板が薄く尖った状態となるのでその部分の容量絶縁膜１１５に電界集中が発生し、絶縁特性が劣化するという問題があった。また、下部電極となるトレンチ側壁の基板が素子分離用絶縁膜１０６の側壁に沿って基板深さ方向に掘れ下がるので側壁を利用したトレンチキャパシタの容量が減少するという問題があった。
【００２３】
また、トレンチ底面とトレンチ側壁との角部の容量絶縁膜１１５に電界集中が発生し、絶縁特性が劣化するという問題があった。
【００２４】
本発明の目的は、ゲート絶縁膜を容量絶縁膜として適用したトレンチキャパシタ型ＤＲＡＭまたはこのＤＲＡＭとロジック回路を混載したデバイスにおいて、容量絶縁膜における電界集中を抑制し絶縁特性の劣化を抑制することができる半導体装置およびその製造方法を提供することであり、さらにはキャパシタ容量を増大させることができる半導体装置およびその製造方法を提供することである。
【００２５】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板に形成された分離溝と、分離溝に埋め込まれた分離絶縁膜と、半導体基板に分離溝に隣接して形成された容量溝と、容量溝の壁面周囲の半導体基板からなる容量下部電極と、容量溝の内壁に沿って形成された容量絶縁膜と、容量絶縁膜上に設けられ容量溝を覆うように形成された容量上部電極とを備えた半導体装置であって、分離溝と容量溝とは、一定距離を保つように隣接して形成されたことを特徴とする。
【００２６】
この構成によれば、分離溝と容量溝とが一定距離離れているため、分離溝と容量溝との間の容量下部電極となる半導体基板の厚みをある程度（一定距離分）確保できるので、分離溝に隣接する容量溝上部部分の容量絶縁膜における電界集中を抑制し絶縁特性の劣化を抑制することができる。また、分離溝と容量溝とが一定距離離れているため、容量溝形成時に、分離溝と容量溝との間の容量下部電極となる半導体基板表面が低く掘れ下がることがなくなり、キャパシタとして機能する部分の面積が増大するので、キャパシタ容量を増大させることができる。
【００２７】
なお、分離溝と容量溝との一定距離は、１０〜１００ｎｍの範囲内であることが好ましい。
【００２８】
また、容量溝の形成領域の内側に周囲が容量溝で囲まれた島状の容量溝非形成領域を設け、容量溝非形成領域の内側の半導体基板に周囲の容量溝と一定距離を保つように形成された穴を設け、この穴に分離絶縁膜と同じ成分の絶縁膜が埋め込まれた構成とすることにより、容量面積の増大を図ることができ、キャパシタ容量をさらに増大させることができる。
【００２９】
また、容量絶縁膜は、容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚く形成されることにより、容量溝の側壁と底面との角部の容量絶縁膜における電界集中を抑制し絶縁特性の劣化をより抑制することができる。
【００３０】
また、本発明の半導体装置は、半導体基板に形成された分離溝と、分離溝に埋め込まれた分離絶縁膜と、半導体基板に分離溝に隣接して形成された容量溝と、容量溝の壁面周囲の半導体基板からなる容量下部電極と、容量溝の内壁に沿って形成された容量絶縁膜と、容量絶縁膜上に設けられ容量溝を覆うように形成された容量上部電極とを備えた半導体装置であって、容量絶縁膜は、容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚く形成されたことを特徴とする。
【００３１】
この構成によれば、容量絶縁膜は、容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚く形成されることにより、容量溝の側壁と底面との角部の容量絶縁膜における電界集中を抑制し絶縁特性の劣化を抑制することができる。
【００３２】
また、本発明の半導体装置の製造方法は、容量下部電極となる半導体基板に分離溝を形成する工程と、分離溝に分離絶縁膜を埋め込む工程と、半導体基板に分離溝に隣接して容量溝を形成する工程と、容量溝の内壁に沿って容量絶縁膜を形成する工程と、容量絶縁膜上に設けられ容量溝を覆う容量上部電極を形成する工程とを含む半導体装置の製造方法であって、容量溝を形成する工程は、分離溝と半導体基板との境界部に生ずる分離絶縁膜の段差部に保護膜を形成する工程と、半導体基板上に開口部が分離絶縁膜の少なくとも一部に跨るように開口部を有するレジスト膜を形成し、レジスト膜と分離絶縁膜と保護膜とをマスクにして半導体基板を異方性エッチングすることにより容量溝を形成する工程とを有することを特徴とする。
【００３３】
この製造方法によれば、分離溝と半導体基板との境界部に生ずる分離絶縁膜の段差部に保護膜を形成した後、開口部を有するレジスト膜を形成し、レジスト膜と分離絶縁膜と保護膜とをマスクにして半導体基板を異方性エッチングして容量溝を形成することにより、分離溝に沿って一定距離離れた状態で容量溝が形成され、分離溝と容量溝との間の容量下部電極となる半導体基板の厚みをある程度確保できるので、分離溝に隣接する容量溝上部部分の容量絶縁膜における電界集中を抑制し絶縁特性の劣化を抑制することができる。また、レジスト膜と分離絶縁膜に加え分離絶縁膜の段差部に形成された保護膜もマスクにして異方性エッチングすることで、分離溝と離れて容量溝が形成されるため、容量溝形成時に、分離溝と容量溝との間の容量下部電極となる半導体基板表面が低く掘れ下がることがなくなり、キャパシタとして機能する部分の面積が増大するので、キャパシタ容量を増大させることができる。
【００３４】
なお、保護膜の膜厚は、１０〜１００ｎｍの範囲であることが好ましい。
【００３５】
また、保護膜には、シリコン窒化膜またはシリコン酸化膜を用いることが好ましい。
【００３６】
また、容量絶縁膜は、容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚くなるように形成することにより、容量溝の側壁と底面との角部の容量絶縁膜における電界集中を抑制し絶縁特性の劣化をより抑制することができる。
【００３７】
また、本発明の半導体装置の製造方法は、容量下部電極となる半導体基板に分離溝を形成する工程と、分離溝に分離絶縁膜を埋め込む工程と、半導体基板に分離溝に隣接して容量溝を形成する工程と、容量溝の内壁に沿って容量絶縁膜を形成する工程と、容量絶縁膜上に設けられ容量溝を覆う容量上部電極を形成する工程とを含む半導体装置の製造方法であって、容量絶縁膜は、容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚くなるように形成することを特徴とする。
【００３８】
この製造方法によれば、容量絶縁膜は、容量溝の側壁と底面との角部部分の膜厚が他の部分よりも厚くなるように形成することにより、容量溝の側壁と底面との角部の容量絶縁膜における電界集中を抑制し絶縁特性の劣化を抑制することができる。
【００３９】
また、上記の本発明の半導体装置の製造方法において、容量絶縁膜を形成する工程は、容量溝の側壁に第１の絶縁膜を形成する工程と、容量溝の底部に有機膜を埋め込み、有機膜をマスクにして第１の絶縁膜をウェットエッチングし、容量溝の側壁と底面との角部のみに第１の絶縁膜を残存させる工程と、第１の絶縁膜を残存させた容量溝の内壁に沿って第２の絶縁膜を形成する工程とを有し、容量絶縁膜は残存する第１の絶縁膜と第２の絶縁膜とからなるように形成することができる。
【００４０】
この場合、第１の絶縁膜の膜厚は、第２の絶縁膜よりも厚いことが好ましい。
【００４１】
また、第１の絶縁膜には、ＢＰＳＧ膜、ＰＳＧ膜またはＦＳＧ膜を用い、第２の絶縁膜には、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜を用いることが好ましい。
【００４２】
また、有機膜には、レジスト膜または有機系反射防止膜を用いることが好ましい。
【００４３】
また、容量溝の底部に有機膜を埋め込む方法としては、有機膜を薄く塗布した後、サーマルフローにより容量溝内に有機膜を流し込んで形成する方法、有機膜を容量溝内を埋め込むように厚く塗布した後、異方性ドライエッチングにより有機膜をエッチバックして形成する方法、または有機膜は感光性材料を用いて容量溝内を埋め込むように厚く塗布した後、露光および現像処理により容量溝の上部の有機膜を除去して形成する方法を用いることが好ましい。
【００４４】
【発明の実施の形態】
以下に述べる第１、第２の実施の形態では、ＤＲＡＭ部（メモリセル部）とロジック部とを備えた半導体装置について説明するが、本発明はＤＲＡＭ部のみからなる半導体装置についても適用可能である。
【００４５】
（第１の実施の形態）
以下本発明の第１の実施の形態について、図面を参照しながら説明する。
【００４６】
図１〜図３は、本発明の第１の実施の形態の半導体装置のプロセスフロー断面図を示す。図１〜図３ではＤＲＡＭ部の一部（ＤＲＡＭセルキャパシタとＤＲＡＭセルトランジスタ部分）についてのみ図示している。
【００４７】
図１（ａ）の工程では、まず、シリコン基板よりなる半導体基板１０１上に熱酸化膜による保護酸化膜１０２を形成し、その上に窒化珪素膜１０３を堆積する。次に、素子分離用マスクとしてレジストパターン１０４の形成を行う。
【００４８】
図１（ｂ）の工程では、レジストパターン１０４をマスクに窒化珪素膜１０３および保護酸化膜１０２を異方性エッチングし、レジストパターン１０４をアッシングおよび洗浄にて除去する。
【００４９】
図１（ｃ）の工程では、窒化珪素膜１０３をハードマスクとして半導体基板１０１に対して、トレンチ１０５をエッチングにより形成する。
【００５０】
図１（ｄ）の工程では、素子分離用絶縁膜１０６としてＨＤＰによるＮＳＧ膜を堆積する。
【００５１】
図１（ｅ）の工程では、下地窒化珪素膜１０３をストッパーとして、ＨＤＰ−ＮＳＧ膜をＣＭＰにより研磨し、素子分離用絶縁膜１０６の形成を行う。
【００５２】
図１（ｆ）の工程では、素子分離用絶縁膜１０６をウェットエッチングによりエッチングする。このエッチング後の素子分離用絶縁膜１０６上面と半導体基板１０１表面との段差１０７は、後工程において最終的に素子分離用絶縁膜１０６上面と半導体基板１０１表面との段差が最小（０）になるように設定される。また、このウェットエッチング量であるが、ロジック部とＤＲＡＭ部とで後工程の素子分離用絶縁膜１０６の膜減り量に違いがある場合には、レジストマスクを用いてロジック部とＤＲＡＭ部とに分けて、２回ウェットエッチングする。
【００５３】
図２（ａ）の工程では、素子分離工程で用いた下地窒化珪素膜１０３をウェットエッチングにより除去する。これにより、半導体基板１０１には素子分離用絶縁膜１０６と保護酸化膜１０２のみが形成されている状態となる。
【００５４】
図２（ｂ）の工程では、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）側壁サイドウォール膜１０８Ａとして窒化珪素膜を堆積する。膜厚は後のイオン注入およびウェット洗浄の膜減り量およびロジック部およびＤＲＡＭ部のトランジスタに対するナローチャネルの影響を考慮して設定する。また、以降の工程においてトランジスタのしきい値電圧調整のためのイオン注入が実施されるが、トランジスタの活性領域減少によるナローチャンネル特性劣化と、半導体基板１０１表面のゲート絶縁膜形状を考慮して、ＳＴＩ側壁サイドウォール膜１０８Ａは１０〜１００ｎｍ程度の膜厚に設定するのが好ましい。
【００５５】
図２（ｃ）の工程では、全面に堆積されたＳＴＩ側壁サイドウォール膜１０８ＡをエッチバックすることでＳＴＩ側壁サイドウォール部１０８を形成する。このとき、ＳＴＩ側壁サイドウォール膜１０８である窒化珪素膜は下地保護酸化膜１０２とのドライエッチング速度の選択比を高く設定できるので、下地保護酸化膜１０２をほとんどエッチングすることなくＳＴＩ側壁サイドウォール部１０８を形成することができる。
【００５６】
図２（ｄ）の工程では、ウェルの不純物イオン注入工程を実施する。このとき、注入用レジストマスクの剥離のためにアッシングとウェット洗浄もレジストマスク形成の回数分だけ実施される。これにより保護酸化膜１０２と素子分離用絶縁膜１０６が膜減りしていくが、窒化珪素膜であるＳＴＩ側壁サイドウォール部１０８が形成されているため、注入及び洗浄によるＳＴＩ側壁部１０９の横方向の酸化膜後退を抑制できる。
【００５７】
図２（ｅ）の工程では、下地保護酸化膜１０２を異方性エッチングにより除去した後、メモリセルプレートが形成される部分以外を保護するようにレジストパターン１１０を形成する。
【００５８】
図２（ｆ）の工程では、上記レジストパターン１１０と素子分離用絶縁膜１０６およびＳＴＩ側壁サイドウォール部１０８をエッチングマスクとして、半導体基板１０１を異方性エッチングしてキャパシタ用トレンチ１１１を形成する。これにより、キャパシタ用トレンチ１１１を素子分離用絶縁膜１０６からＳＴＩ側壁サイドウォール部１０８の幅（ＳＴＩ側壁サイドウォール膜１０８Ａの膜厚にほぼ等しい）だけ離して形成でき、且つ自己整合的に形成することができる。ここで、必要であればトレンチエッチング後にレジストパターン１１０を残したまま、キャパシタ用トレンチ１１１を含む半導体基板１０１表面に不純物イオン注入を行うことでキャパシタの下部電極１１２となる半導体基板１０１の導電性を向上することが可能となる。
【００５９】
ここで、図２（ｆ）に対応する平面図を図４（ａ）に示しておく。図４（ｂ）は図４（ａ）のＡ−Ａ断面を示し図２（ｆ）と同じである。
【００６０】
図２（ｇ）の工程では、レジスト除去を行った後に、キャパシタ用トレンチ１１１内部および半導体基板表面に対して、薄く保護酸化膜１１３を形成する。これにより、後工程のセルトランジスタのしきい値電圧調整用の不純物イオン注入でのチャネリングや注入汚染等を抑制する。
【００６１】
図２（ｈ）の工程では、ＤＲＡＭ領域以外にレジストパターンを形成し、セルトランジスタのしきい値電圧調整用の不純物イオン注入を実施する。このとき、キャパシタ用トレンチ１１１内部においても不純物イオン注入が施される。次に、レジスト除去を実施し、燐酸によりＳＴＩ側壁サイドウォール部１０８を完全に除去する。ここでは、半導体基板１０１に保護酸化膜１１３が形成されているため、特に、ウェットによるシミなどによって半導体基板１０１表面に悪影響を与えることはない。
【００６２】
図３（ａ）の工程では、ウェット洗浄により、ゲート絶縁膜形成前の半導体基板１０１表面の保護酸化膜１１３の除去を行う。
【００６３】
図３（ｂ）の工程では、ゲート絶縁膜１１４の形成を行う。ここで、ゲート絶縁膜１１４をトランジスタの特性に合わせて複数形成する場合には、特定領域をレジストによりマスクパターンを形成し図３（ａ）と同様のウェット洗浄による半導体基板１０１表面のゲート絶縁膜１１４の除去と、図３（ｂ）のゲート絶縁膜１１４の形成工程が複数回実施される（図示しない）。また、最終的にキャパシタ用トレンチ１１１内に堆積したゲート絶縁膜１１４がトレンチキャパシタ用の容量絶縁膜１１５となる。また、複数回にわたって図３（ａ）のゲート絶縁膜１１４除去および図３（ｂ）のゲート絶縁膜１１４形成を繰り返すことにより、キャパシタ用トレンチ１１１上部の角は丸くなるため、容量絶縁膜１１５の電界集中は緩和される。
【００６４】
図３（ｃ）の工程では、半導体基板１０１全体に形成されたゲート絶縁膜１１４および容量絶縁膜１１５の上に、ゲート電極およびプレート電極用の導電膜１１６を堆積する。
【００６５】
図３（ｄ）の工程では、導電膜１１６のパターン形成を行い、メモリセル部ではプレート電極１１７およびメモリセルトランジスタのゲート電極１１８に分離する。このとき、同時にメモリセル部以外のロジック部においても導電膜１１６の加工によるゲート電極の形成が行われる。以降、図示はしないが、例えば、エクステンション、ポケット注入およびＬＤＤを形成し、ソース・ドレインの注入を行って、ロジックおよびメモリセルトランジスタを作り込んだ後に、サリサイド工程を施し、層間膜を形成し、基板コンタクトおよび上層配線を形成する。
【００６６】
なお、図２（ｆ）から図３（ａ）の工程の間で、セルトランジスタおよびロジックトランジスタのしきい値制御用イオン注入等が行われ、これによりキャパシタ用トレンチ１１１壁面の基板表面に導電性が確保され、キャパシタの下部電極１２２として機能する。また、素子分離用絶縁膜１０６の下部領域Ｂ（図３（ｄ））は、ＤＲＡＭセルのない場合と同様にウェル注入や、イオン注入を施すことで電気的に分離が行われており、図３（ｄ）の図面上では、素子分離用絶縁膜１０６およびその下部領域Ｂを境界として左側と右側では別のセルの領域となっている。
【００６７】
本実施の形態によれば、図２（ｆ）の工程で説明したようにキャパシタ用トレンチ１１１を一部素子分離用絶縁膜１０６に沿って自己整合的に形成できるため、素子分離用絶縁膜１０６とキャパシタ用トレンチ１１１までのパターン合わせマージンが必要なくなり、小面積のトレンチキャパシタを形成できることが可能である。また、ＳＴＩ側壁サイドウォール部１０８を形成することにより、レジストパターン１１０と素子分離用絶縁膜１０６のみをマスクとした場合に比べ、素子分離用絶縁膜１０６からキャパシタ用トレンチ１１１まで一定の距離を保つことができ、下部電極１１２となる半導体基板１０１が尖った状態とはならないため、容量絶縁膜１１５の絶縁特性の劣化を抑制し、信頼性の向上を図ることができる。また、素子分離用絶縁膜１０６からキャパシタ用トレンチ１１１まで一定の距離を保つことができるため、その間の下部電極１１２がエッチングおよびゲート酸化工程によりなくなって下部電極１１２の表面積を損なうことがなく、キャパシタとして機能する部分の面積が増大するので、キャパシタ容量を増大させることができる。このように、容量絶縁膜１１５の絶縁特性の劣化を抑制し、小面積化、大容量化を図ることができる。
【００６８】
また、ＳＴＩ側壁サイドウォール部１０８を設けることにより、ウェル注入及びトランジスタのしきい値電圧調整用注入と注入後ウェット洗浄に対するＳＴＩ側壁部１０９の保護ができるため、ＳＴＩ側壁部１０９のウェット後退量を低減できる。
【００６９】
また、図１（ａ）の工程で形成する下地膜であるが、保護酸化膜１０２と窒化珪素膜１０３との間にシリコン膜を堆積することも可能である。所謂ポリバッファＳＴＩ構造においても、同様の効果を得ることができる。プロセスフローについては本発明には直接関係がないので図示および説明は省略する。
【００７０】
また、図３（ｃ）において、ゲート絶縁膜１１４としては、熱酸化膜、Ｎ２ＯもしくはＮＯガスとＯ２ガスを混合してシリコン基板を酸化させたＳｉＯＮ膜、窒化膜と酸化膜の積層膜であるＯＮ膜、酸化膜と窒化膜と酸化膜の積層膜であるＯＮＯ膜、Ａｌ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜、熱酸化膜に窒素プラズマを照射して形成されたＳｉＯＮ膜などが挙げられる。
【００７１】
また、ポジ型レジストを用いてゲートマスクを形成した場合には、キャパシタ用トレンチ１１１底部のフォーカスが基板表面よりずれたときでもレジストは残るので、キャパシタ用トレンチ１１１内のレジストがなくなってプレート電極１１７が異常にエッチングされることはない。
【００７２】
また、導電膜１１６の上にＡＲＬ（反射防止膜）を含むハードマスクを設けることも可能である。このとき、ハードマスクと導電膜１１６をあわせた膜厚がキャパシタ用トレンチ１１１内に埋め込まれ、キャパシタ用トレンチ１１１のサイズが小さい場合には特に、キャパシタ用トレンチ１１１による段差の影響が緩和されるため好ましい。また、ハードマスクとＡＲＣ（反射防止塗料）とを共に使用すると、よりキャパシタ用トレンチ１１１による段差の影響が緩和されるため好ましい。
【００７３】
ここでは、ＳＴＩ側壁サイドウォール膜１０８Ａを窒化珪素膜としたが、酸化膜にしても同様の効果を得ることができる。このときは、ＳＴＩ側壁サイドウォール膜１０８Ａをエッチングする際に、下地保護酸化膜１０２も同時にエッチングされるため、図２（ｅ）で、下地保護酸化膜１０２を異方性エッチングにて除去する必要がない。
【００７４】
また、ＳＴＩ側壁サイドウォール膜１０８ＡとしてＢＰＳＧ、ＨＴＯ、ＴＥＯＳ、ＮＳＧなどの酸化膜を堆積可能であるが、ＳＴＩ側壁サイドウォール膜１０８Ａのエッチングの際に、下地保護酸化膜１０２とエッチングレート選択比が高くできないので、ＳＴＩ側壁サイドウォール膜１０８Ａのエッチング後に再度保護酸化膜の形成が必要となる場合がある。また、ＳＴＩ側壁サイドウォール膜１０８ＡとしてＢＰＳＧ膜を形成した場合には、ゲート絶縁膜形成工程前にＳＴＩ側壁サイドウォール部１０８を除去する際に、気相フッ酸を用いることで、高い下地選択比にて選択除去が可能である。
【００７５】
また、素子分離絶縁膜１０６に沿って自己整合的にキャパシタ用トレンチ１１１が形成されるので、パターンの重ね合わせマージンが必要なく、キャパシタ用トレンチ１１１領域内に小さな島状の素子分離用絶縁膜１０６のパターンを１つ以上配置することで、キャパシタの表面積を増大させ、セル容量を増大させることが可能である。
【００７６】
このキャパシタ用トレンチ１１１領域内に配置される島状の素子分離用絶縁膜１０６のパターン（以下、このパターンを島状絶縁膜１０６Ｂと表記し、素子分離用トレンチ１０５内の素子分離用絶縁膜１０６を１０６Ａと表記して区別する）の形成は、トレンチ１０５内の素子分離用絶縁膜１０６Ａと同様にして同時に形成すればよい。すなわち、図１（ａ）のレジストパターン１０４のパターンに修正を加えて素子分離用絶縁膜１０６Ａと島状絶縁膜１０６Ｂの形成領域が開口されたパターンにし、素子分離用トレンチ１０５形成と同時に、キャパシタ用トレンチ１１１の形成領域内に島状絶縁膜１０６Ｂが埋め込まれるホール（穴）を形成すればよい（図１（ｂ），（ｃ）の工程に相当）。この後、素子分離用絶縁膜１０６を堆積することで素子分離用トレンチ１０５と上記ホール（穴）に埋め込まれ、ＣＭＰにより研磨することで素子分離用絶縁膜１０６Ａおよび島状絶縁膜１０６Ｂが形成される（図１（ｄ），（ｅ）の工程に相当）。この後の工程での処理については上記実施の形態の説明と全く同様である。したがって、島状絶縁膜１０６Ｂを形成する場合と形成しない場合とでは、図１（ａ）の工程でのレジストパターン１０４のパターン形成が異なるだけであり、後の工程での処理は同じである。このように島状絶縁膜１０６Ｂは、素子分離用絶縁膜１０６Ａと同一工程で形成されるため、その深さ方向の膜厚も素子分離用絶縁膜１０６Ａとほぼ同じである。この場合、素子分離用絶縁膜１０６Ａからキャパシタ用トレンチ１１１までの距離が一定距離に保たれるのと同様、島状絶縁膜１０６Ｂからその周囲を囲むキャパシタ用トレンチ１１１までの距離も一定距離に保たれ、その島状絶縁膜１０６Ｂの周囲に沿った部分の半導体基板１０１も下部電極１１２となる。キャパシタ用トレンチ１１１領域内に島状絶縁膜１０６Ｂを配置する個数を多くするほど、キャパシタの表面積をより増大させ、セル容量をより増大させることが可能であるので、１つより複数個配置した方がその効果は大きい。
【００７７】
（第２の実施の形態）
以下本発明の第２の実施の形態について、図面を参照しながら説明する。
【００７８】
図５、図６は、本発明の第２の実施の形態の半導体装置のプロセスフロー断面図を示す。図５、図６も図１〜図３同様、ＤＲＡＭ部の一部（ＤＲＡＭセルキャパシタとＤＲＡＭセルトランジスタ部分）についてのみ図示している。
【００７９】
本実施の形態では、第１の実施の形態と同様にして図１（ａ）〜（ｆ）、図２（ａ）〜（ｈ）の工程を行う。図５（ａ）は、キャパシタ用トレンチ１１１を形成後に保護酸化膜１１３を形成し、ＳＴＩ側壁サイドウォール部１０８を除去した断面図を示している。これは、図２（ｈ）に相当する。
【００８０】
図５（ｂ）の工程では、キャパシタ用トレンチ１１１内部および半導体基板１０１表面に対して、トレンチ内サイドウォール膜２０１としてＢＰＳＧ膜を堆積する。
【００８１】
図５（ｃ）の工程では、半導体基板１０１表面およびキャパシタ用トレンチ１１１内に対して、異方性ドライエッチングを全面に行う。これにより、キャパシタ用トレンチ１１１内およびＳＴＩ側壁部１０９に対して、トレンチ内サイドウォール膜２０１が形成される。本異方性ドライエッチングでは、下地保護酸化膜１１３とＢＰＳＧのトレンチ内サイドウォール膜２０１とのエッチング速度選択比を比較的高く設定可能であるため、下地保護酸化膜１１３をほとんどエッチングすることなくＢＰＳＧのトレンチ内サイドウォール膜２０１を形成することが可能である。
【００８２】
図５（ｄ）の工程では、キャパシタ用トレンチ１１１内底部にレジストなどの有機材料２０２を埋め込む。
【００８３】
図５（ｅ）の工程では、埋め込まれた有機材料２０２をマスクに、トレンチ内サイドウォール膜２０１をウェットエッチングする。このとき、トレンチ内サイドウォール膜２０１は有機材料２０２が存在しているトレンチ底部の周辺に残った状態となる。また、ＳＴＩ側壁部１０９に形成されたトレンチ内サイドウォール膜２０１に関しては、洗浄により除去されている。このウェットエッチングはＢＰＳＧと素子分離用絶縁膜１０６のＨＤＰ−ＮＳＧとでエッチング速度選択比が高く設定可能であるので、素子分離用絶縁膜１０６はほとんど削れない。
【００８４】
図５（ｆ）の工程では、レジストなどの有機材料２０２をアッシングおよびウェット洗浄または、ウェット洗浄のみで除去する。これにより、キャパシタ用トレンチ１１１底面の周辺に対して保護膜（トレンチ内サイドウォール膜２０１）を形成する。
【００８５】
図６（ａ）の工程では、ウェット洗浄により、ゲート絶縁膜形成前の半導体基板１０１表面の保護酸化膜１１３の除去を行う。
【００８６】
図６（ｂ）の工程では、ゲート絶縁膜１１４の形成を行う。ここで、ゲート絶縁膜１１４をトランジスタの特性に合わせて複数形成する場合には、特定領域をレジストによりマスクパターンを形成し図６（ａ）と同様のウェット洗浄による半導体基板１０１表面のゲート絶縁膜１１４の除去と、図６（ｂ）のゲート絶縁膜１１４の形成工程が複数回実施される（図示しない）。また、最終的にキャパシタ用トレンチ１１１内に堆積したゲート絶縁膜１１４がトレンチキャパシタ用の容量絶縁膜２０３となる。ここで、キャパシタ用トレンチ１１１底面の周辺部分（トレンチ底面とトレンチ側壁との角部）では、図６（ａ）のようにトレンチ内サイドウォール膜２０１及び保護酸化膜１１３が残存した状態でゲート絶縁膜１１４が形成されるため、その部分の容量絶縁膜２０３の膜厚が厚くなる。ゲート絶縁膜１１４としては、第１の実施の形態と同様、熱酸化膜等のシリコン酸化膜やシリコン酸窒化膜、あるいはシリコン窒化膜などを用いることができる。ゲート絶縁膜１１４の成分や形成方法によって容量絶縁膜２０３の膜厚の厚い部分の構成は異なるので、その部分の内部の詳細な構成は図６では図示していない。
【００８７】
この後、図６（ｃ），（ｄ）の工程では、図３（ｃ），（ｄ）の工程と同様の処理を行い、メモリセル部ではプレート電極１１７およびメモリセルトランジスタのゲート電極１１８を形成し、同時にメモリセル部以外のロジック部においてもゲート電極を形成する。以降も第１の実施の形態同様、図示はしないが、例えば、エクステンション、ポケット注入およびＬＤＤを形成し、ソース・ドレインの注入を行って、ロジックおよびメモリセルトランジスタを作り込んだ後に、サリサイド工程を施し、層間膜を形成し、基板コンタクトおよび上層配線を形成する。
【００８８】
本実施の形態によれば、第１の実施の形態と同様の効果が得られることに加え、キャパシタ用トレンチ１１１底面の周辺部分（トレンチ底面とトレンチ側壁との角部）では、図６（ａ）のようにトレンチ内サイドウォール膜２０１及び保護酸化膜１１３が残存した状態でゲート絶縁膜１１４が形成されるため、その部分の容量絶縁膜２０３の膜厚が厚くなり、その他の部分はゲート絶縁膜１１４の膜厚を保つことができるので、トレンチキャパシタ容量に関わるキャパシタ用トレンチ１１１の側壁面積および底部面積をそれほど縮小することなく、キャパシタ用トレンチ１１１底部の周辺での電界集中を抑制することができ、容量絶縁膜２０３の絶縁特性の劣化をより抑制し、さらなる信頼性の向上を図ることができる。
【００８９】
上記のフローにおいて、図５（ａ）で保護酸化膜１１３が厚い場合には、トレンチ内サイドウォール膜２０１を改めて堆積する必要はない。これにより、成膜工程を減らすことができ、より簡便なフローを得ることができる。
【００９０】
また、図５（ｂ）ではゲート絶縁膜１１４の形成工程でのウェット洗浄によるトレンチ内サイドウォール膜２０１の削れ量を考慮してＢＰＳＧ膜の膜厚を設定する必要がある。ここでは、トレンチ内サイドウォール膜２０１としてＢＰＳＧ膜を用いたが、他の膜として下地保護酸化膜１１３に比べてウェットエッチング速度の大きなＰＳＧ膜やＦＳＧ膜でも可能である。
【００９１】
また、トレンチ内サイドウォール膜２０１（第１の絶縁膜）の膜厚は、ゲート絶縁膜１１４（第２の絶縁膜）よりも厚く形成される。たとえば、ゲート絶縁膜１１４の膜厚に比べ、トレンチ内サイドウォール膜２０１の膜厚が２〜５０倍程度であり、電界は絶縁膜の膜厚に反比例する為、電界は２分の１〜５０分の１程度とすることが可能であり、薄膜であるゲート絶縁膜を電界の集中するトレンチ底部の角で厚くすることにより、角部でのリーク電流を５分の１以下に低減することが出来る。
【００９２】
また、図５（ｄ）の有機材料２０２の埋め込みであるが、レジスト以外ではＡＲＣを埋め込んでもよい。また、埋め込み方法として、レジストまたはＡＲＣの有機材料２０２を塗布する際に、有機材料２０２を薄く塗布し、直接キャパシタ用トレンチ１１１底部のみに有機材料２０２を埋め込んで形成する方法や、サーマルフローを用いて有機材料２０２をキャパシタ用トレンチ１１１底部のみに流し込み形成する方法や、有機材料２０２を一旦キャパシタ用トレンチ１１１の深さ以上に塗布し、ドライエッチングにより有機材料２０２をエッチバックしてキャパシタ用トレンチ１１１底部のみに有機材料２０２を形成する方法や、レジストを一旦キャパシタ用トレンチ１１１の深さ以上に塗布し、露光および現像工程により、キャパシタ用トレンチ１１１上部のレジストのみ除去して形成する方法がある。
【００９３】
なお、図７〜図９に示す従来の製造方法においても、キャパシタ用トレンチ１１１形成後に、図５、図６のように保護酸化膜１１３、トレンチ内サイドウォール膜２０１を形成し、それらをキャパシタ用トレンチ１１１底面の周辺部分（トレンチ底面とトレンチ側壁との角部）のみに残存させた状態でゲート絶縁膜１１４を形成し、キャパシタ用トレンチ１１１底面の周辺部分の膜厚が厚い容量絶縁膜２０３を形成することで、キャパシタ用トレンチ１１１底部の周辺での電界集中を抑制することができ、容量絶縁膜２０３の絶縁特性の劣化を抑制し、信頼性の向上を図ることができる。
【００９４】
【発明の効果】
本発明の半導体装置及びその製造方法によると、トレンチキャパシタを採用したメモリセルの形成において、キャパシタ用トレンチ上部や底部の半導体基板角部で、容量絶縁膜の絶縁特性の劣化を抑制することができる。また、基板面積を増やすことなくメモリセルのキャパシタとして機能する部分の面積を増大させることができるので、高密度化に適したＤＲＡＭまたはＤＲＡＭ・ロジック混載デバイスを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置のプロセスフロー断面図
【図２】本発明の第１の実施の形態における半導体装置のプロセスフロー断面図
【図３】本発明の第１の実施の形態における半導体装置のプロセスフロー断面図
【図４】本発明の第１の実施の形態の図２（ｆ）の工程に対応する平面図と断面図
【図５】本発明の第２の実施の形態における半導体装置のプロセスフロー断面図
【図６】本発明の第２の実施の形態における半導体装置のプロセスフロー断面図
【図７】従来の半導体装置のプロセスフロー断面図
【図８】従来の半導体装置のプロセスフロー断面図
【図９】従来の半導体装置のプロセスフロー断面図
【符号の説明】
１０１  半導体基板
１０２  保護酸化膜
１０３  窒化珪素膜
１０４  レジストパターン
１０５  素子分離用トレンチ
１０６  素子分離用絶縁膜
１０７  ＳＴＩ段差
１０８Ａ  ＳＴＩ側壁サイドウォール膜
１０８  ＳＴＩ側壁サイドウォール部
１０９  ＳＴＩ側壁部
１１０  レジストパターン
１１１  キャパシタ用トレンチ
１１２  下部電極
１１３  保護酸化膜
１１４  ゲート絶縁膜
１１５  容量絶縁膜
１１６  導電膜
１１７  プレート電極
１１８  ゲート電極
２０１  トレンチ内サイドウォール膜
２０２  有機材料
２０３  容量絶縁膜
【図１】
2004235496.tif 000003
【図２】
2004235496.tif 000004
【図３】
2004235496.tif 000005
【図４】
2004235496.tif 000006
【図５】
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【図６】
2004235496.tif 000008
【図７】
2004235496.tif 000009
【図８】
2004235496.tif 000010
【図９】
2004235496.tif 000011