(57)【要約】【課題】出力用電源と内部用電源との電位差が変化した場合に、出力データのスルーレートを制御して出力データウィンドウを向上させる。【解決手段】開示される出力データのスルーレート制御方式は、第１の電源ＶＤＤと第２の電源ＶＤＤＱとの電位差の減少を検知して所定タイミングで第１の信号ＳＬＰを発生し、第１の電源と第２の電源との電位差の増加を検知して第２の信号ＳＬＮを発生するＶＤＤ−ＶＤＤＱ電位差検知回路１と、第１の信号ＳＬＰが有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、第２の信号ＳＬＮが有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って出力データを生成するスルーレート制御回路２とを備えている。【選択図】　　　図１
2004135098.tif 000002
【特許請求の範囲】
【請求項１】
２つ以上の電源の電位差を所定タイミングでサンプリングして、電位差変化の傾向を示す信号を発生し、該電位差変化の傾向を示す信号に基づいて、出力データの立ち上がりまたは立ち下がりの遷移速度を変化させることを特徴とする出力データのスルーレート制御方式。
【請求項２】
第１の電源と第２の電源との電位差の減少を検知して所定タイミングで第１の信号を生成し、第１の電源と第２の電源との電位差の増加を検知して所定タイミングで第２の信号を生成する電位差検知手段と、
前記第１の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、前記第２の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って出力データを生成するスルーレート制御手段とを備えたことを特徴とする出力データのスルーレート制御方式。
【請求項３】
前記電位差検知手段が、第１の電源と第２の電源との電位差が設定値以下になったとき出力を発生する第１の差動アンプ手段と、該第１の差動アンプ手段の出力を所定タイミングでラッチして前記第１の信号を生成する第２のサンプリング回路手段と、第１の電源と第２の電源との電位差が設定値以上になったとき出力を発生する第２の差動アンプ手段と、該第２の差動アンプ手段の出力を所定タイミングでラッチして前記第２の信号を生成する第２のサンプリング回路手段とからなることを特徴とする請求項２記載の出力データのスルーレート制御方式。
【請求項４】
前記電位差検知手段において、前記第１または第２の信号を生成する所定タイミングが、外部コマンドの受け付け時であることを特徴とする請求項２または３記載の出力データのスルーレート制御方式。
【請求項５】
前記外部コマンドが、メモリ装置における、書き込みコマンド，読み出しコマンド，ロウ系の動作開始を指示するＡＣＴＩＶコマンド，動作モード設定レジスタのセットを指示するＭＲＳコマンドまたは拡張動作モード設定レジスタのセットを指示するＥＭＲＳコマンドのいずれか一であることを特徴とする請求項４記載の出力データのスルーレートセレクタ方式。
【請求項６】
前記電位差検知手段において、前記第１または第２の信号を生成する所定タイミングが、動作モード設定レジスタのセットを指示するＭＲＳコマンドまたは拡張動作モード設定レジスタのセットを指示するＥＭＲＳコマンドの受け付け時に別のレジスタに設定されたタイミングであることを特徴とする請求項２または３記載の出力データのスルーレートセレクタ方式。
【請求項７】
前記スルーレート制御手段が、第１および第２の入力データに対して、前記第１の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、前記第２の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って第１および第２の出力データを生成するドライバ回路手段と、前記第１および第２の出力データがともにロウレベルのときハイレベルの出力を発生し、前記第１および第２の出力データがともにハイレベルのときロウレベルの出力を発生する出力バッファ回路手段とからなることを特徴とする請求項２ないし６のいずれか一記載の出力データのスルーレート制御方式。
【請求項８】
前記スルーレート制御手段において、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第１の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第２の論理手段と、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第３の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第４の論理手段とを備えた論理回路手段と、出力用相補クロック信号に応じて前記第１の論理手段の出力と第２の論理手段の出力とから選択して前記第１の入力データを生成し、出力用相補クロック信号に応じて前記第３の論理手段の出力と第４の論理手段の出力とから選択して前記第２の入力データを生成するセレクタ回路手段とを備えたことを特徴とする請求項７記載の出力データのスルーレート制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等において、出力バッファのための出力用電源（ＶＤＤＱ）と、前段の回路のための内部用電源（ＶＤＤ）のように、２つ以上の電源を持つ場合に、それぞれの電源の電位差比較結果に基づいて、出力データのスルーレート制御を行う方式に関する。
【０００２】
【従来の技術】
ＳＤＲＡＭ等の出力バッファから出力されるデータが、受け側において正しく認識されるためには、ノイズマージンが高いことと、有意のデータの保持期間（バリッド期間）の割合が大きいことが必要であって、この程度を示す概念としてデータウィンドウが用いられている。
バリッド期間が長くなるためには、出力データの　”Ｈ”，　”Ｌ”のバランスがとれているとともに、遷移部の傾きが大きいことが必要であって、一般に、データストローブ信号（ＤＱＳ）とデータ出力（ＤＱ）とのスキューが小さいほど、データウィンドウが良好になる。
【０００３】
データウィンドウを改善するためには、データのスルーレートを制御して、出力データのバリッド期間を長くすることが有効である。このようなスルーレート制御方式としては、従来、一般的には、予め定められた固定の、または外部からの設定に従ったスルーレート制御が行われている。
【０００４】
なお、通常労力の範囲内で先行技術調査を実施した限りでは、上述した従来技術の内容が具体的に記載された文献に関する情報を得られなかった。
【０００５】
【発明が解決しようとする課題】
しかしながら、出力データのバリッド期間は、電源電圧変動等の装置側の要因によっても変動する。
例えば、出力データを生成するための出力バッファに電源を供給するデバイスの出力用電源（ＶＤＤＱ）と、出力バッファの前段の回路に電源を供給する内部用電源（ＶＤＤ）との電位差の変動があると、出力データのバリッド期間は短くなる。
【０００６】
すなわち、出力用電源と内部用電源とからなる２種類の電源、またはそれ以上の種類の電源を有するデバイスが、動作中に内的、または外的要因によって、出力用電源と内部用電源との間に、初期電位とは異なる電位差が生じた場合に、その電位差が発生した状態での適切な設定に基づいた、スルーレート制御（またはスピードコントロール）がなされないために、出力のデータウィンドウが悪化するという問題が発生していた。
【０００７】
この発明は上述の事情に鑑みてなされたものであって、２種類以上の電源を有する装置において、動作中に複数の電源間の電位差を検出して、その検出結果に基づいて、適切なスルーレート制御を行うことによって、データウィンドウを向上して、安定した高速データ転送を行うことが可能なようにするための、出力データのスルーレート制御方式を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は出力データのスルーレート制御方式に係り、２つ以上の電源の電位差を所定タイミングでサンプリングして、電位差変化の傾向を示す信号を発生し、該電位差変化の傾向を示す信号に基づいて、出力データの立ち上がりまたは立ち下がりの遷移速度を変化させることを特徴としている。
【０００９】
また、請求項２記載の発明は出力データのスルーレート制御方式に係り、第１の電源と第２の電源との電位差の減少を検知して所定タイミングで第１の信号を生成し、第１の電源と第２の電源との電位差の増加を検知して所定タイミングで第２の信号を生成する電位差検知手段と、上記第１の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、上記第２の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って出力データを生成するスルーレート制御手段とを備えたことを特徴としている。
【０００１０】
また、請求項３記載の発明は、請求項２記載の出力データのスルーレート制御方式に係り、上記電位差検知手段が、第１の電源と第２の電源との電位差が設定値以下になったとき出力を発生する第１の差動アンプ手段と、該第１の差動アンプ手段の出力を所定タイミングでラッチして上記第１の信号を生成する第２のサンプリング回路手段と、第１の電源と第２の電源との電位差が設定値以上になったとき出力を発生する第２の差動アンプ手段と、該第２の差動アンプ手段の出力を所定タイミングでラッチして上記第２の信号を生成する第２のサンプリング回路手段とからなることを特徴としている。
【００１１】
また、請求項４記載の発明は、請求項２または３記載の出力データのスルーレート制御方式に係り、上記電位差検知手段において、上記第１または第２の信号を生成する所定タイミングが、外部コマンドの受け付け時であることを特徴としている。
【００１２】
また、請求項５記載の発明は、請求項４記載の出力データのスルーレート制御方式に係り、上記外部コマンドが、メモリ装置における、書き込みコマンド，読み出しコマンド，ロウ系の動作開始を指示するＡＣＴＩＶコマンド，動作モード設定レジスタのセットを指示するＭＲＳコマンドまたは拡張動作モード設定レジスタのセットを指示するＥＭＲＳコマンドのいずれか一であることを特徴としている。
【００１３】
また、請求項６記載の発明は、請求項２または３記載の出力データのスルーレート制御方式に係り、上記電位差検知手段において、上記第１または第２の信号を生成する所定タイミングが、動作モード設定レジスタのセットを指示するＭＲＳコマンドまたは拡張動作モード設定レジスタのセットを指示するＥＭＲＳコマンドの受け付け時に別のレジスタに設定されたタイミングであることを特徴としている。
【００１４】
また、請求項７記載の発明は、請求項２ないし６のいずれか一記載の出力データのスルーレート制御方式に係り、上記スルーレート制御手段が、第１および第２の入力データに対して、上記第１の信号が有意のとき出力データの立ち下がり時の遷移速度を大きくする制御を行い、上記第２の信号が有意のとき出力データの立ち上がり時の遷移速度を大きくする制御を行って第１および第２の出力データを生成するドライバ回路手段と、上記第１および第２の出力データがともにロウレベルのときハイレベルの出力を発生し、上記第１および第２の出力データがともにハイレベルのときロウレベルの出力を発生する出力バッファ回路手段とからなることを特徴としている。
【００１５】
また、請求項８記載の発明は、請求項７記載の出力データのスルーレート制御方式に係り、上記スルーレート制御手段において、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第１の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ハイレベルとなる第２の論理手段と、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第３の論理手段と、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号を伝播出力し、出力バッファディスイネーブル時には出力が常時ロウレベルとなる第４の論理手段とを備えた論理回路手段と、出力用相補クロック信号に応じて上記第１の論理手段の出力と第２の論理手段の出力とから選択して上記第１の入力データを生成し、出力用相補クロック信号に応じて上記第３の論理手段の出力と第４の論理手段の出力とから選択して上記第２の入力データを生成するセレクタ回路手段とを備えたことを特徴としている。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である出力データのスルーレート制御方式の基本回路構成を示すブロック図、図２は、本実施例の出力データのスルーレート制御方式の動作を説明するための図、図３は、本実施例におけるＶＤＤ−ＶＤＤＱ電位差検知回路の具体的回路構成を示す図、図４は、本実施例をＤＤＲ　ＳＤＲＡＭの出力データ制御に適用した場合のスルーレート制御回路と出力バッファ回路との具体的回路構成を示す図、図５は、図４に示された回路構成の出力データのスルーレート制御方式の動作を説明するための図、図６は、本実施例の出力データのスルーレート制御方式におけるＶＤＤｍｉｎ時のｔＤＱＳＱの改善を示す図、図７は、本実施例の出力データのスルーレート制御方式におけるＶＤＤｍａｘ時のｔＤＱＳＱの改善を示す図である。
【００１７】
図１に示された、この例の出力データのスルーレート制御方式の基本回路構成において、（ａ）はＶＤＤ−ＶＤＤＱ電位差検知回路を示し、（ｂ）はスルーレート制御回路を示している。
【００１８】
ＶＤＤ−ＶＤＤＱ電位差検知回路１は、図１（ａ）に示すように、差動アンプ１１，１２と、ラッチ回路１３，１４とから概略構成されている。
差動アンプ１１は、内部用電源ＶＤＤと出力用電源ＶＤＤＱの電位差が設定値以下になったときロウレベルの出力を発生し、ラッチ回路１３は、タイミングパルスＷＴに応じて、差動アンプ１１の出力をラッチして、ロウレベルの信号ＳＬＰを出力する。
差動アンプ１２は、内部用電源ＶＤＤと出力用電源ＶＤＤＱの電位差が設定値以上になったときハイレベルの出力を発生し、ラッチ回路１４は、タイミングパルスＷＴに応じて、差動アンプ１２の出力をラッチして、ハイレベルの信号ＳＬＮを出力する。
【００１９】
スルーレート制御回路２は、図１（ｂ）に示すように、ドライバ回路３と、出力バッファ回路４とから概略構成されている。
ドライバ回路３は、データＤＡＴＡＰｊを入力して、インバータ３１，ＰＭＯＳトランジスタ３２，ＮＭＯＳトランジスタ３３を介して出力ＤＯＰｊ　Ｂを発生するとともに、信号ＳＬＰ，ＳＬＮによってそれぞれＰＭＯＳトランジスタ３４，ＮＭＯＳトランジスタ３５のドライブ能力の比を変えて、出力信号ＤＯＰｊＢのスピード（タイミング）調整を行う第１のドライバ回路部３６と、データＤＡＴＡＮｊを入力して、インバータ３７，ＰＭＯＳトランジスタ３８，ＮＭＯＳトランジスタ３９を介して出力ＤＯＮｊ　Ｂを発生するとともに、信号ＳＬＰ，ＳＬＮによってそれぞれＰＭＯＳトランジスタ３１０，ＮＭＯＳトランジスタ３１１のドライブ能力の比を変えて、出力信号ＤＯＮｊ　Ｂのスピード（タイミング）調整を行う第２のドライバ回路部３１２とを備えている。
また、出力バッファ回路４は、信号ＤＯＰｊ　Ｂ，ＤＯＮｊ　Ｂをゲート入力して、外部端子ＤＱｊに出力を発生するＰＭＯＳトランジスタ４１，ＮＭＯＳトランジスタ４２を備えている。
【００２０】
次に、図２を参照して、図１に示された出力データのスルーレート制御方式の動作を説明する。同図においては、ＶＤＤ＝２．５Ｖ，ＶＤＤＱ＝１．８Ｖ系の場合のＳＤＲ　ＳＤＲＡＭにおける、出力データのスルーレート制御動作を示している。
図１に示されたドライバ回路３と出力バッファ回路４は、３ステートバッファとして動作するものであって、信号ＳＬＰ，ＳＬＮを考慮しないとき、入力データＤＡＴＡＰｊ＝　”Ｈ”，ＤＡＴＡＮｊ＝　”Ｈ”の場合に出力バッファ回路のＰＭＯＳトランジスタ４１がオン、ＮＭＯＳトランジスタ４２がオフとなって、外部端子ＤＱｊが　”Ｈ”にドライブされ，入力データＤＡＴＡＰｊ＝　”Ｌ”，ＤＡＴＡＮｊ＝　”Ｌ”の場合に出力バッファ回路のＰＭＯＳトランジスタ４１がオフ、ＮＭＯＳトランジスタ４２がオンとなって、外部端子ＤＱｊが　”Ｌ”にドライブされるとともに、入力データＤＡＴＡＰｊ＝　”Ｌ”，ＤＡＴＡＮｊ＝　”Ｈ”のときは、外部端子ＤＱｊがハイレベルとなる。
【００２１】
図２に示されたタイミング図における前半部（左側）においては、内的、または外的要因に基づいてＶＤＤとＶＤＤＱの電位差が小さくなったとき（図２の例では、電位差：２．３５Ｖ−１．８５Ｖ＝０．５Ｖ以下の場合）の動作が示されている。
例えば、ＷＲＩＴＥコマンド投入時、ＶＤＤ−ＶＤＤＱ電位差検知回路１におけるＶＤＤとＶＤＤＱとの比較結果のサンプリングが行われて、その結果、信号ＳＬＰが　”Ｌ”レベルとなり、信号ＳＬＮが　”Ｌ”レベルとなる。
これによって、次にＲＥＡＤコマンド投入に従った出力動作を行うときに、ドライバ回路部３３，３４では、出力ＤＯＰｊ　Ｂ，ＤＯＮｊ　Ｂがハイレベル側に変化して、出力ＤＱｊの　”Ｌ”のスルーレート（ｔＦ）を大きくする補正が行われる。
【００２２】
また、図２に示されたタイミング図における後半部（右側）においては、内的、または外的要因に基づいてＶＤＤとＶＤＤＱの電位差が大きくなったとき（図２の例では、電位差：２．８Ｖ−１．８Ｖ＝１．０Ｖ以上の場合）の動作が示されている。
例えば、ＷＲＩＴＥコマンド投入時、ＶＤＤ−ＶＤＤＱ電位差検知回路１におけるＶＤＤとＶＤＤＱとの比較結果のサンプリングが行われて、その結果、信号ＳＬＰが　”Ｈ”レベルとなり、信号ＳＬＮが　”Ｈ”レベルとなる。
これによって、次にＲＥＡＤコマンド投入に従った出力動作を行うときに、ドライバ回路部３３，３４では、出力ＤＯＰｊ　Ｂ，ＤＯＮｊ　Ｂがロウレベル側に変化して、出力ＤＱｊの　”Ｈ”のスルーレート（ｔＲ）を大きくする補正が行われる。
【００２３】
このように、従来方式では、動作中のＶＤＤ−ＶＤＤＱの電位差の変化によって、ｔＲまたはｔＦのいずれか一方のスルーレートが悪化して、出力のＨ／Ｌバランスが崩れるような状態の場合でも、この例のスルーレート制御方式をとることによって、スルーレートの悪化を補正するようにスルーレート制御が行われるので、出力データウィンドウが改善される。
【００２４】
この例のＶＤＤ−ＶＤＤＱ電位差検知回路は、図３に示すように、差動アンプＡ部５と、差動アンプＢ部６と、サンプリング回路部７とからなる具体的構成を有している。
差動アンプＡ部５は、主に出力データ　”Ｌ”の電圧降下時のスピード（ｔＦ）の制御を行うために最適化された、内部用電源ＶＤＤの分圧比設定部ＡＲ１および出力用電源ＶＤＤＱの分圧比設定部ＡＲ２　の電位差を検出する差動アンプからなっており、分圧比設定部ＡＲ１の出力のノイズを除去して出力レベルを補償するフィルタを形成するＭＯＳ容量ＡＭ１と、分圧比設定部ＡＲ２の出力のノイズを除去して出力レベルを補償するフィルタを形成するＭＯＳ容量ＡＭ２とを有している。
【００２５】
差動アンプＢ部６は、主に出力データ　”Ｈ”の電圧上昇時のスピード（ｔＲ）の制御を行うために最適化された、内部用電源ＶＤＤの分圧比設定部ＢＲ１および出力用電源ＶＤＤＱの分圧比設定部ＢＲ２　の電位差を検出する差動アンプからなっており、分圧比設定部ＢＲ１の出力のノイズを除去して出力レベルを補償するフィルタを形成するＭＯＳ容量ＢＭ１と、分圧比設定部ＢＲ２の出力のノイズを除去して出力レベルを補償するフィルタを形成するＭＯＳ容量ＢＭ２とを有している。
【００２６】
サンプリング回路部７は、この例では、ＳＤＲＡＭへのＷＲＩＴＥコマンド受け付け時にサンプリングを行う仕様としてあり、ＷＲＩＴＥコマンドの発生時、内部的に発行されるパルス信号ＷＴに応じて、差動アンプＡ部５の出力をラッチするラッチ回路ＡＬと、パルス信号ＷＴに応じて、差動アンプＢ部６の出力をラッチするラッチ回路ＢＬとを備えている。
【００２７】
なお図３において、信号ＥＮ　Ｂは、この例のＶＤＤ−ＶＤＤＱ電位差検知回路を動作状態にするためのイネーブル信号であり、信号ＲＳＴは、ラッチ回路ＡＬとラッチ回路ＢＬのラッチデータをリセットするためのリセット信号である。
【００２８】
この例のスルーレート制御回路は、図４に示すように、ＮＡＮＤおよびＮＯＲ回路部８１と、セレクタ回路部８２と、ドライバ回路８３と、出力バッファ回路８４からなる具体的構成を有している。
【００２９】
スルーレート制御回路８において、ＮＡＮＤおよびＮＯＲ回路部８１は、例えばＤＤＲ（ダブルデータレート）動作を行うＤＲＡＭの出力データの制御を行うために、メモリから読み出されて外部クロックの立ち上がり時に出力されるためのデータ信号ＤａｔａｊＲと、そのときの出力バッファイネーブル信号（ロウインピーダンス・ハイインピーダンス制御用信号）ＤＯＣＲとをゲート入力とするＮＡＮＤ回路８１１およびＮＯＲ回路８１３と、外部クロックの立ち下がり時に出力されるためのデータ信号ＤａｔａｊＦと、そのときの出力バッファイネーブル信号（ロウインピーダンス・ハイインピーダンス制御用信号）ＤＯＣＦとをゲート入力とするＮＡＮＤ回路８１２およびＮＯＲ回路８１４とからなっている。
【００３０】
セレクタ回路部８２は、ＮＡＮＤ回路８１１，８１２の出力を相補クロック信号ＱＣＬＫ，ＱＣＬＫ　Ｂに従って選択して、インバータ８２５を経て出力データＤＡＴＡＰｊを発生するゲート回路８２１，８２２と、ＮＯＲ路８１３，８１４の出力を相補クロック信号ＱＣＬＫ，ＱＣＬＫ　Ｂに従って選択して、インバータ８２６を経て出力データＤＡＴＡＮｊを発生するゲート回路８２３，８２４とを有している。
【００３１】
また、ドライバ回路８３は、図１に示されたドライバ回路部３と同等の構成を有し、データＤＡＴＡＰｊを入力して、インバータ回路８３１，ＰＭＯＳトランジスタ８３２，ＮＭＯＳトランジスタ８３３を介して出力ＤＯＰｊ　Ｂを発生するとともに、信号ＳＬＰ，ＳＬＮによってそれぞれＰＭＯＳトランジスタ８３４，ＮＭＯＳトランジスタ８３５のドライブ能力の比を変えて、出力信号ＤＯＰｊＢのスピード（タイミング）調整を行う第１のドライバ回路部８３６と、データＤＡＴＡＮｊを入力して、インバータ回路８３７，ＰＭＯＳトランジスタ８３８，ＮＭＯＳトランジスタ８３９を介して出力ＤＯＮｊ　Ｂを発生するとともに、信号ＳＬＰ，ＳＬＮによってそれぞれＰＭＯＳトランジスタ８３１０，ＮＭＯＳトランジスタ８３１１のドライブ能力の比を変えて、出力信号ＤＯＮｊ　Ｂのスピード（タイミング）調整を行う第２のドライバ回路部８３１２とを備えている。
【００３２】
これによって、セレクタ回路部８２において、信号ＱＣＬＫ，ＱＣＬＫ　Ｂによって、外部クロックの立ち上がりまたは立ち下がり時に出力するためのデータが選択されたのち、図３に示すＶＤＤ−ＶＤＤＱ電位差検知回路から供給される信号ＳＬＰ，ＳＬＮに応じて適切なドライバ能力調整が施されたドライバ回路８３によって、信号ＤＯＰｊ　Ｂ，ＤＯＮｊ　Ｂが出力される。
【００３３】
また、出力バッファ回路８４は、図１に示された出力バッファ回路４と同等の構成を有し、ドライバ回路８３によってスピード調節を施された信号ＤＯＰｊ　Ｂ，ＤＯＮｊ　Ｂをゲート入力して、外部端子ＤＱｊに出力を発生するＰＭＯＳトランジスタ８４１，ＮＭＯＳトランジスタ８４２を備えている。
【００３４】
以下、図４に示されたスルーレート回路の動作を説明する。
図４に示されたＮＡＮＤおよびＮＯＲ回路部８１において、ＮＡＮＤ回路８１１は、外部クロックの立ち上がり時出力用データ信号ＤａｔａｊＲとそのときの出力バッファイネーブル信号ＤＯＣＲとの論理をとって、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号ＤａｔａｊＲを伝播出力し、出力バッファディスイネーブル時には、出力データＤＯＰｊ　Ｂがハイレベルになるように、ハイレベルの出力を発生する。また、ＮＡＮＤ回路８１２は、外部クロックの立ち下がり時出力用データ信号ＤａｔａｊＦとそのときの出力バッファイネーブル信号ＤＯＣＦとの論理をとって、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号ＤａｔａｊＦを伝播出力し、出力バッファディスイネーブル時には、出力データＤＯＰｊ　Ｂがハイレベルになるように、ハイレベルの出力を発生する。
【００３５】
ＮＯＲ回路８１３は、外部クロックの立ち上がり時出力用データ信号ＤａｔａｊＲとそのときの出力バッファイネーブル信号ＤＯＣＲとの論理をとって、出力バッファイネーブル時に外部クロックの立ち上がり時出力用データ信号ＤａｔａｊＲを伝播出力し、出力バッファディスイネーブル時には、出力データＤＯＮｊＢがロウレベルになるように、ロウレベルの出力を発生する。また、ＮＯＲ回路８１４は、外部クロックの立ち下がり時出力用データ信号ＤａｔａｊＦとそのときの出力バッファイネーブル信号ＤＯＣＦとの論理をとって、出力バッファイネーブル時に外部クロックの立ち下がり時出力用データ信号ＤａｔａｊＦを伝播出力し、出力バッファディスイネーブル時には、出力データＤＯＮｊ　Ｂがロウレベルになるように、ロウレベルの出力を発生する。
【００３６】
セレクタ回路部８２では、３ステートゲート８２１，８２２によって、出力用相補クロックＱＣＬＫ，ＱＣＬＫ　Ｂに応じてＮＡＮＤ回路８１１の出力とＮＡＮＤ回路８１２の出力とから選択し、インバータ８２５で反転して出力データＤＡＴＡＰｊを生成し、３ステートゲート８２３，８２４によって、出力用相補クロックＱＣＬＫ，ＱＣＬＫ　Ｂに応じてＮＯＲ回路８１３の出力とＮＯＲ回路８１４の出力とから選択し、インバータ８２６で反転して出力データＤＡＴＡＮｊを生成する。
以降のドライバ回路８３と出力バッファ回路８４の動作は、図１に示された第１実施例の場合と同様である。
【００３７】
次に、図５を参照して、図３および図４に示された出力データのスルーレート制御方式の動作を説明する。同図においては、ＶＤＤ＝２．５Ｖ，ＶＤＤＱ＝１．８Ｖ系の場合のＤＤＲ　ＳＤＲＡＭの出力データのスルーレート制御動作を示している。
【００３８】
図５に示されたタイミング図における前半部（左側）において、内的、または外的要因に基づいてＶＤＤとＶＤＤＱの電位差が小さくなったとき（図５の例では、電位差：２．３５Ｖ−１．８５Ｖ＝０．５Ｖ以下の場合）は、ＷＲＩＴＥコマンド投入時、ＶＤＤ−ＶＤＤＱ電位差検知回路におけるＶＤＤとＶＤＤＱとの比較結果のサンプリングが行われて、その結果、信号ＳＬＰがＯＮ（　”Ｌ”レベル）となり、信号ＳＬＮが　”Ｌ”レベルとなる。
次にＲＥＡＤコマンド投入によって、出力バッファイネーブル信号ＤＯＣＲが出力された状態で、クロックＱＣＬＫの立ち上がりによって、データＤａｔａｊＲが出力される。また、出力バッファイネーブル信号ＤＯＣＦがが出力された状態で、クロックＱＣＬＫ　Ｂの立ち上がりによって、データＤａｔａｊＦが出力される。
これによって、セレクタ回路部を経て出力されたデータＤＡＴＡＰｊ，ＤＡＴＡＮｊに対して、ドライバ回路８３において、信号ＳＬＰ，ＳＬＮに応じてＰＭＯＳ／ＮＭＯＳのドライブ能力のレシオを変える制御が行われて、データＤＯＰｊ　Ｂ，ＤＯＮｊ　Ｂが出力され、出力データＤＱｊの　”Ｌ”のスルーレート（ｔＦ）を大きくする補正が行われる。
【００３９】
また、図５に示されたタイミング図における後半部（右側）において、内的、または外的要因に基づいてＶＤＤとＶＤＤＱの電位差が大きくなったとき（図５の例では、電位差：２．８Ｖ−１．８Ｖ＝１．０Ｖ以上の場合）は、ＷＲＩＴＥコマンド投入時、ＶＤＤ−ＶＤＤＱ電位差検知回路におけるＶＤＤとＶＤＤＱとの比較結果のサンプリングが行われて、その結果、信号ＳＬＰが　”Ｈ”レベルとなり、信号ＳＬＮが　”Ｈ”レベルとなる。
次にＲＥＡＤコマンド投入によって、出力バッファイネーブル信号ＤＯＣＲが出力された状態で、クロックＱＣＬＫの立ち上がりによって、データＤａｔａｊＲが出力される。また、出力バッファイネーブル信号ＤＯＣＦがが出力された状態で、クロックＱＣＬＫ　Ｂの立ち上がりによって、データＤａｔａｊＦが出力される。
これによって、セレクタ回路部を経て出力されたデータＤＡＴＡＰｊ，ＤＡＴＡＮｊに対して、ドライバ回路部において、信号ＳＬＰ，ＳＬＮに応じてＰＭＯＳ／ＮＭＯＳのドライブ能力のレシオを変える制御が行われて、データＤＯＰｊＢ，ＤＯＮｊ　Ｂが出力され、出力データＤＱｊの　”Ｈ”のスルーレート（ｔＲ）を大きくする補正が行われる。
【００４０】
このように、従来のＤＤＲ　ＳＤＲＡＭでは、動作中のＶＤＤ−ＶＤＤＱの電位差の変化によって、ｔＲまたはｔＦのいずれか一方のスルーレートが悪化して、出力のＨ／Ｌバランスが崩れるような状態の場合でも、この例のスルーレート制御方式をとることによって、スルーレートの悪化を補正するようにスルーレート制御が行われるので、出力データウィンドウが改善される。
【００４１】
以下、図６，図７を用いて、この例に示された出力データのスルーレート制御方式の具体的効果の例について説明する。両図においては、ＶＤＤ＝２．５Ｖ，ＶＤＤＱ＝１．８Ｖ系のＤＤＲ　ＳＤＲＡＭの場合について、ＶＤＤＱ対ｔＤＱＳＱ（ＤＱＳ　ｔｏ　ＤＱ　ｓｋｅｗ；ここで、ＤＱＳ＝Ｄａｔａ　Ｓｔｒｏｖｅ、ＤＱ＝Ｄａｔａ　Ｏｕｔｐｕｔ　）のシミュレーション結果を示し、ＶＤＤｍｉｎ（２．３５Ｖ）時の例を図６に、ＶＤＤｍａｘ（２．８Ｖ）時の例を図７に示している。なお、ｔＤＱＳＱは、出力データウィンドウの改善の度合いを示すために用いたＡＣ特性値であって、ＪＥＤＥＣ（Ｊｏｉｎｔ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｉｌ　：電子素子技術連合評議会）で標準化されている、ＤＤＲ　ＳＤＲＡＭのスペック（ＪＥＳＤ７９Ｒ１，ＪＥＳＤ７９Ｒ２）に規定されているものであり、この値の絶対値が小さいほど、良好なデータウィンドウが確保されているということができるものである。
【００４２】
図６を参照すると、ＶＤＤＱのレベルがスルーレート切換レベル（図６のグラフでは約１．８５Ｖ付近）となった状態で、信号ＳＬＰのＯＮ／ＯＦＦの切り換えが行われることが示されている。ここで、ＳＬＰ　ＯＮは、信号ＳＬＰが　”Ｌ”レベルとなることを意味し、ＳＬＰ　ＯＦＦは、信号ＳＬＰが　”Ｈ”レベルとなることを意味している。なお、図６のグラフに示されているＶＤＤ−ＶＤＤＱの電位差の条件下では、常にＳＬＮ　ＯＦＦの状態である。
図６のグラフには、比較のために、本発明に従ったスルーレート制御を行わない場合に、ＶＤＤＱに無関係に、ＳＬＰ　ＯＦＦ状態を維持した場合、またはＳＬＰ　ＯＮ状態を維持した場合のｔＤＱＳＱの変化を、細実線によって、ＳＤＲＡＭデバイスの各ＭＯＳジャンクションにおける高温（１１０°Ｃ）と、低温（−５°Ｃ）のそれぞれの条件の場合について示している。
【００４３】
図６のグラフにおいて、太線は、本発明に従ってスルーレート制御を行った場合を示し、スルーレート切換レベルの点で、高温（太破線），低温（太実線）の両条件において、ｔＤＱＳＱ値が、ＶＤＤＱに対する依存性が小さくなるように、依存性の乗り換えが行われることが示されている。
図６の結果から明らかなように、ｔＤＱＳＱｍａｘおよびｔＤＱＳＱｍｉｎの場合に、ＶＤＤＱの電位変化が生じた場合のｔＤＱＳＱの絶対値が小さくなって、ｔＤＱＳＱのワースト値が改善されている。
【００４４】
図７を参照すると、ＶＤＤＱのレベルがスルーレート切換レベル（図７のグラフでは約１．８Ｖ付近）となった状態で、信号ＳＬＮのＯＮ／ＯＦＦの切り換えが行われることが示されている。ここで、ＳＬＮ　ＯＮは、信号ＳＬＮが　”Ｈ”レベルとなることを意味し、ＳＬＮ　ＯＦＦは、信号ＳＬＮが　”Ｌ”レベルとなることを意味している。なお、図７のグラフに示されているＶＤＤ−ＶＤＤＱの電位差の条件下では、常にＳＬＰ　ＯＦＦの状態である。
図７のグラフにおいては、図６のグラフと同様に、比較のために、本発明に従ったスルーレート制御を行わない場合に、ＶＤＤＱに無関係に、ＳＬＮ　ＯＦＦ状態を維持した場合、またはＳＬＮ　ＯＮ状態を維持した場合のｔＤＱＳＱの変化を、細実線によって、ＳＤＲＡＭデバイスの各ＭＯＳジャンクションにおける高温（１１０°Ｃ）と、低温（−５°Ｃ）のそれぞれの条件の場合について示している。
【００４５】
図７のグラフにおいて、太線は、本発明に従ってスルーレート制御を行った場合を示し、スルーレート切換レベルの点で、高温（太破線），低温（太実線）の両条件において、ｔＤＱＳＱ値が、ＶＤＤＱに対する依存性が小さくなるように、依存性の乗り換えが行われることが示されている。
図７の結果から明らかなように、ｔＤＱＳＱｍａｘおよびｔＤＱＳＱｍｉｎの場合に、ＶＤＤＱの電位変化が生じた場合のｔＤＱＳＱの絶対値が小さくなって、ｔＤＱＳＱのワースト値が改善されている。
【００４６】
このように、図６および図７のグラフに示されるシミュレーション結果から明らかなように、この例の出力データのスルーレート制御方式による補正か行われた場合、ｔＤＱＳＱ値は、ＶＤＤ−ＶＤＤＱの電位差に対する依存性が小さくなり、その結果、ｔＤＱＳＱのワースト値が改善されて、出力データウィンドウが向上するという効果が得られる。
【００４７】
◇第２実施例
この発明の第２実施例においては、その基本的回路構成は、第１実施例の場合と同様であるが、ＶＤＤ−ＶＤＤＱ電位差検知回路における、ＶＤＤとＶＤＤＱの電位差比較結果のサンプリングを行うタイミングが異なっている。
すなわち、第１実施例では、ＶＤＤとＶＤＤＱの電位差比較結果のサンプリングをＷＲＩＴＥコマンド受け付け時に行っているが、サンプリングのタイミングは、この場合に限るものではなく、例えば、ＳＤＲＡＭの動作モードを設定するためのレジスタに対するセットコマンドであるＭＲＳ（Ｍｏｄｅ　Ｒｅｇｉｓｔｅｒ　Ｓｅｔ　）コマンドや、ＳＤＲＡＭの動作モードを設定するための拡張レジスタに対するセットコマンドであるＥＭＲＳ（Ｅｘｔｅｎｄｅｄ　Ｍｏｄｅ　Ｒｅｇｉｓｔｅｒ　Ｓｅｔ）コマンドや、ＳＤＲＡＭのロウ系の活性化を指示するコマンドであるＡＣＴＩＶＥコマンドや、ＳＤＲＡＭの読み出しを指示するＲＥＡＤコマンドの受け付け時であってもよい。
なお、ＭＲＳコマンドおよびＥＭＲＳコマンドは、前述のＪＥＤＥＣのデータシートに記述されているものである。
【００４８】
さらに、上記のいずれのコマンド投入時にサンプリングを実施するのかを、ＭＲＳコマンドまたはＥＭＲＳコマンドに応じて別のレジスタに設定して、その設定に従ったタイミングでＶＤＤとＶＤＤＱの電位差比較結果のサンプリングを行うようにしてもよい。
【００４９】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第１実施例では、ＶＤＤ−ＶＤＤＱ電位差検知回路は、２種類の差動アンプ回路部（差動アンプＡ部および差動アンプＢ部）を有し、ｔＦ調整用の信号ＳＬＰと、ｔＲ調整用の信号ＳＬＮとからなる２種類のスルーレート制御信号を発生して、信号ＳＬＰ，ＳＬＮに従ったスルーレート制御を行っているが、これに限らず、Ｎ（Ｎ＞２）種類の差動アンプ回路部を有し、ｔＦ調整およびｔＲ調整をＮ段階に分けて、それぞれの段階に従ったスルーレート制御を行うようにすることによって、よりきめの細かいスルーレート調整を行うことができるようになる。
また、本発明の出力バッファのスルーレート制御方式は、ＳＤＲＡＭ等のメモリに対する出力バッファに限らず、ＩＣドライバ等の出力バッファにも適用することができる。
【００５０】
【発明の効果】
以上説明したように、本発明の出力データのスルーレート制御方式によれば、ＳＤＲＡＭ等の出力バッファにおけるスルーレート制御を行う部分に、電位差検知手段を設けて出力用電源ＶＤＤＱと内部電源ＶＤＤとの電位差を比較した結果に基づいて、出力データのスルーレート制御を行うようにしたので、内部電源ＶＤＤと出力用電源ＶＤＤＱとのそれぞれの最小／最大の組み合わせからなるワースト条件下においても、出力データウィンドウを向上して、安定した高速データ転送を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例である出力データのスルーレート制御方式の基本回路構成を示すブロック図である。
【図２】同実施例の出力データのスルーレート制御方式の動作を説明するための図である。
【図３】同実施例におけるＶＤＤ−ＶＤＤＱ電位差検知回路の具体的回路構成を示す図である。
【図４】同実施例をＤＤＲ　ＳＤＲＡＭの出力データ制御に適用した場合のスルーレート制御回路と出力バッファ回路との具体的回路構成を示す図である。
【図５】図４に示された回路構成の出力データのスルーレート制御方式の動作を説明するための図である。
【図６】同実施例の出力データのスルーレート制御方式におけるＶＤＤｍｉｎ時のｔＤＱＳＱの改善を示す図である。
【図７】同実施例の出力データのスルーレート制御方式におけるＶＤＤｍａｘ時のｔＤＱＳＱの改善を示す図である。
【符号の説明】
１　　　ＶＤＤ−ＶＤＤＱ電位差検知回路（電位差検知手段）
２　　　スルーレート制御回路（スルーレート制御手段）
３　　　ドライバ回路（ドライバ回路手段）
４　　　出力バッファ回路（出力バッファ回路手段）
５　　　差動アンプＡ部（第１の差動アンプ手段）
６　　　差動アンプＢ部（第１の差動アンプ手段）
７　　　サンプリング回路部（サンプリング回路手段）
８　　　スルーレート制御回路（スルーレート制御手段）
８１　　　ＮＡＮＤおよびＮＯＲ回路部（論理回路手段）
８２　　　セレクタ回路部（セレクタ回路手段）
８３　　　ドライバ回路（ドライバ回路手段）
８４　　　出力バッファ回路（出力バッファ回路手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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