(57)【要約】【課題】シリサイド膜形成時のストレス制御を容易に行う。【解決手段】シリコン系基板１上に金属層７、保護膜８および応力緩和層９を順次形成した後、シリコン系基板１の熱処理を行って、金属層７のサリサイド反応を起こさせることにより、ソース／ドレイン層６ａ、６ｂおよびゲート電極３上にシリサイド層１０ａ、１０ｂ、１０ｃをそれぞれ形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリサイド化を起こさせる金属層をシリコン層上に形成する工程と、
前記金属層上に保護膜を形成する工程と、
前記保護膜の応力を緩和する応力緩和層を前記保護膜上に形成する工程と、
前記金属層、前記保護膜および前記応力緩和層が形成されたシリコン層の熱処理を行うことにより、前記シリコン層上にシリサイド層を形成する工程と、
前記保護膜、前記応力緩和層および前記金属層の未反応部分を除去する工程とを備えることを特徴とするシリサイド膜の形成方法。
【請求項２】
前記応力緩和層は、前記保護膜で発生する応力と逆方向成分を有する膜であることを特徴とする請求項１記載のシリサイド膜の形成方法。
【請求項３】
前記金属層および前記応力緩和層は、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜のいずれかから選択される膜、前記保護膜はＴｉＮ膜であることを特徴とする請求項１または２記載のシリサイド膜の形成方法。
【請求項４】
前記応力緩和層の膜厚は、前記シリサイド層が低抵抗化される応力が前記金属層にかかるように設定されていることを特徴とする請求項１〜３のいずれか１項記載のシリサイド膜の形成方法。
【請求項５】
Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜をシリコン層上に形成する工程と、
前記Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜が形成されたシリコン層の熱処理を行うことにより、前記シリコン層上にＴｉシリサイド層を形成する工程と、
前記ＴｉＮ膜およびＴｉ膜の未反応部分を除去する工程とを備えることを特徴とするシリサイド膜の形成方法。
【請求項６】
シリコン系基板上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、
前記多結晶シリコンゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、
前記多結晶シリコンゲート電極の側壁にサイドウォールを形成する工程と、
前記多結晶シリコンゲート電極および前記サイドウォールをマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記サイドウォールの両側にソース／ドレイン層を形成する工程と、
シリサイド化を起こさせる金属層を前記ソース／ドレイン層が形成されたシリコン系基板上に形成する工程と、
前記金属層上にＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜で発生する応力と逆方向成分を有する応力緩和層を前記ＴｉＮ膜上に形成する工程と、
前記金属層、前記ＴｉＮ膜および前記応力緩和層が形成されたシリコン系基板の熱処理を行うことにより、前記多結晶シリコンゲート電極および前記ソース／ドレイン層上にシリサイド層を形成する工程と、
前記ＴｉＮ膜、前記応力緩和層および前記金属層の未反応部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記金属層および前記応力緩和層は、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜のいずれかから選択される膜であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
シリコン系基板上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、
前記多結晶シリコンゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、
前記多結晶シリコンゲート電極の側壁にサイドウォールを形成する工程と、
前記多結晶シリコンゲート電極および前記サイドウォールをマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記サイドウォールの両側にソース／ドレイン層を形成する工程と、
前記ソース／ドレイン層が形成されたシリコン系基板上にＴｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜を形成する工程と、
前記Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜が形成されたシリコン系基板の熱処理を行うことにより、前記多結晶シリコンゲート電極および前記ソース／ドレイン層上にＴｉシリサイド層を形成する工程と、
前記ＴｉＮ膜およびＴｉ膜の未反応部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリサイド膜の形成方法および半導体装置の製造方法に関し、特に、シリサイド膜のストレス（応力）緩和方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、シリコン層上にＣｏ膜を形成し、さらに、酸化防止などの保護膜としてＴｉＮ膜をＣｏ膜上に形成した後に、サリサイド（自己整合的シリサイド）反応を起こさせることで、シリコン層の低抵抗化を図ることが行われている。
【０００３】
図２は、従来の半導体装置の製造方法を示す断面図である。
図２（ａ）において、シリコン系基板２１の熱酸化を行うことにより、シリコン系基板２１上にゲート絶縁膜２２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２２が形成されたシリコン系基板２１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２２上にゲート電極２３を形成する。そして、ゲート電極２３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン系基板２１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層２４ａ、２４ｂをゲート電極２３の両側に形成する。
【０００４】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層２４ａ、２４ｂが形成されたシリコン系基板２１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極２３の側壁にサイドウォール２５を形成する。そして、ゲート電極２３およびサイドウォール２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン系基板２１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層２６ａ、２６ｂをサイドウォール２５の両側に形成する。
【０００５】
次に、図２（ｃ）に示すように、スパッタリングなどの方法により、ソース／ドレイン層２６ａ、２６ｂが形成されたシリコン系基板２１上にＣｏ膜２７を形成した後、Ｃｏ膜２７上にＴｉＮ膜２８を形成する。なお、Ｃｏ膜２７の膜厚は１００Å、ＴｉＮ膜２８の膜厚は２００Åに設定される。
次に、図２（ｄ）に示すように、Ｃｏ膜２７およびＴｉＮ膜２８が形成されたシリコン系基板２１の熱処理を行い、Ｃｏ膜２７のサリサイド反応を起こさせることにより、ソース／ドレイン層２６ａ、２６ｂおよびゲート電極２３上にシリサイド層２９ａ、２９ｂ、２９ｃをそれぞれ形成する。
【０００６】
次に、図２（ｅ）に示すように、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：２の溶液を用いたウェットエッチングを行うことにより、ＴｉＮ膜２８を除去した後、ＨＣｌ：Ｈ２Ｏ２＝３：１の溶液を用いたウェットエッチングを行うことにより、未反応のＣｏ膜２７を除去する。
【０００７】
【特許文献１】
特開平７−２１１９０３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法では、Ｃｏ膜２７には伸長ストレスＳ１１が発生し、ＴｉＮ膜２８には圧縮ストレスＳ１２が発生する。そして、ＴｉＮ膜２８の圧縮ストレスＳ１２が大きいと、Ｃｏ膜２７にかかる逆方向のストレスが大きくなり、サリサイド反応の妨げとなって、シリサイド層２９ａ、２９ｂ、２９ｃの抵抗が増大するという問題があった。
【０００９】
一方、ＴｉＮ膜２８の圧縮ストレスＳ１２は、成膜方法や条件に依存し、ＴｉＮ膜２８単体では、ＴｉＮ膜２８の圧縮ストレスＳ１２を制御することが困難であった。
そこで、本発明の目的は、シリサイド膜形成時のストレス制御を容易に行うことが可能なシリサイド膜の形成方法および半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係るシリサイド膜の形成方法によれば、シリサイド化を起こさせる金属層をシリコン層上に形成する工程と、前記金属層上に保護膜を形成する工程と、前記保護膜の応力を緩和する応力緩和層を前記保護膜上に形成する工程と、前記金属層、前記保護膜および前記応力緩和層が形成されたシリコン層の熱処理を行うことにより、前記シリコン層上にシリサイド層を形成する工程と、前記保護膜、前記応力緩和層および前記金属層の未反応部分を除去する工程とを備えることを特徴とする。
【００１１】
これにより、金属層の膜厚を変更することなく、金属層上に形成された保護膜のストレスを応力緩和層で緩和することが可能となり、シリサイド膜形成時のストレス制御を容易に行うことが可能となる。このため、シリサイド層形成時の金属層の膜厚の最適化を図りつつ、サリサイド反応を効率よく進めることが可能となり、シリサイド層の低抵抗化を図ることが可能となる。
【００１２】
また、本発明の一態様に係るシリサイド膜の形成方法によれば、前記応力緩和層は、前記保護膜で発生する応力と逆方向成分を有する膜であることを特徴とする。
これにより、保護膜上に応力緩和層を設けることで、保護膜で発生する応力を打ち消すことが可能となり、サリサイド反応を効率よく進めることが可能となる。
【００１３】
また、本発明の一態様に係るシリサイド膜の形成方法によれば、前記応力緩和層の膜厚は、前記シリサイド層が低抵抗化される応力が前記金属層にかかるように設定されていることを特徴とする。
これにより、応力緩和層の膜厚を調整することで、金属層にかかる応力を容易に調整することが可能となり、シリサイド層の形成工程にほとんど影響を与えることなく、シリサイド層を低抵抗化することが可能となる。
【００１４】
また、本発明の一態様に係るシリサイド膜の形成方法によれば、前記金属層および前記応力緩和層は、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜のいずれかから選択される膜、前記保護膜はＴｉＮ膜であることを特徴とする。
これにより、保護膜で発生する応力を打ち消すことが可能としつつ、サリサイド反応を効率よく進めることが可能となり、シリサイド層の低抵抗化を図ることが可能となる。
【００１５】
また、本発明の一態様に係るシリサイド膜の形成方法によれば、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜をシリコン層上に形成する工程と、前記Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜が形成されたシリコン層の熱処理を行うことにより、前記シリコン層上にＴｉシリサイド層を形成する工程と、前記ＴｉＮ膜およびＴｉ膜の未反応部分を除去する工程とを備えることを特徴とする。
【００１６】
これにより、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜を順次成膜することで、ＴｉＮ膜で発生する応力と逆方向の応力をＴｉＮ膜の上下で発生させることが可能となる。このため、ＴｉＮ膜の成膜方法や条件に依存することなく、ＴｉＮ膜で発生する応力を緩和することが可能となるとともに、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜を成膜するためにチャンバを交換する必要がなくなり、製造工程の複雑化を抑制しつつ、シリサイド層の低抵抗化を図ることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、シリコン系基板上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、前記多結晶シリコンゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、前記多結晶シリコンゲート電極の側壁にサイドウォールを形成する工程と、前記多結晶シリコンゲート電極および前記サイドウォールをマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記サイドウォールの両側にソース／ドレイン層を形成する工程と、シリサイド化を起こさせる金属層を前記ソース／ドレイン層が形成されたシリコン系基板上に形成する工程と、前記金属層上にＴｉＮ膜を形成する工程と、前記ＴｉＮ膜で発生する応力と逆方向成分を有する応力緩和層を前記ＴｉＮ膜上に形成する工程と、前記金属層、前記ＴｉＮ膜および前記応力緩和層が形成されたシリコン系基板の熱処理を行うことにより、前記多結晶シリコンゲート電極および前記ソース／ドレイン層上にシリサイド層を形成する工程と、前記ＴｉＮ膜、前記応力緩和層および前記金属層の未反応部分を除去する工程とを備えることを特徴とする。
【００１８】
これにより、金属層上に形成されたＴｉＮ膜のストレスを緩和することを可能としつつ、サリサイド構造を形成することが可能となり、製造工程の複雑化を抑制しつつ、サリサイド構造の低抵抗化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記金属層および前記応力緩和層は、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜のいずれかから選択される膜であることを特徴とする。
【００１９】
これにより、ＴｉＮ膜で発生する応力を打ち消すことを可能としつつ、サリサイド反応を効率よく進めることが可能となり、シリサイド層の低抵抗化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、シリコン系基板上にゲート絶縁膜を介して多結晶シリコンゲート電極を形成する工程と、前記多結晶シリコンゲート電極をマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記ゲート電極の両側にＬＤＤ層を形成する工程と、前記多結晶シリコンゲート電極の側壁にサイドウォールを形成する工程と、前記多結晶シリコンゲート電極および前記サイドウォールをマスクとして、前記シリコン系基板内にイオン注入を行うことにより、前記サイドウォールの両側にソース／ドレイン層を形成する工程と、前記ソース／ドレイン層が形成されたシリコン系基板上にＴｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜を形成する工程と、前記Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の少なくとも三層構造からなる膜が形成されたシリコン系基板の熱処理を行うことにより、前記多結晶シリコンゲート電極および前記ソース／ドレイン層上にＴｉシリサイド層を形成する工程と、前記ＴｉＮ膜およびＴｉ膜の未反応部分を除去する工程とを備えることを特徴とする。
【００２０】
これにより、Ｔｉ膜／ＴｉＮ膜上にＴｉ膜を１層追加するだけで、ＴｉＮ膜で発生する応力を緩和することが可能となるとともに、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜を成膜するためにチャンバを交換する必要がなくなり、製造工程の複雑化を抑制しつつ、サリサイド構造の低抵抗化を図ることが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００２２】
図１（ａ）において、シリコン系基板１の熱酸化を行うことにより、シリコン系基板１上にゲート絶縁膜２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２が形成されたシリコン系基板１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜２上にゲート電極３を形成する。そして、ゲート電極３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン系基板１内にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層４ａ、４ｂをゲート電極３の両側に形成する。
【００２３】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層４ａ、４ｂが形成されたシリコン系基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５を形成する。そして、ゲート電極３およびサイドウォール５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をシリコン系基板１内にイオン注入することにより、高濃度不純物導入層からなるソース／ドレイン層６ａ、６ｂをサイドウォール５の両側に形成する。
【００２４】
次に、図１（ｃ）に示すように、スパッタリングなどの方法により、ソース／ドレイン層６ａ、６ｂが形成されたシリコン系基板１上に金属層７、保護膜８および応力緩和層９を順次形成する。ここで、金属層７はシリサイド化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、保護膜８は酸化などから金属層７を保護するもので、例えば、ＴｉＮ膜などを用いることができる。また、応力緩和層９は、保護膜８に発生する応力を緩和するもので、保護膜８に発生する応力と逆方向成分を有することが好ましく、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、応力緩和層９として、酸化珪素膜、窒化珪素膜などの絶縁膜を必要に応じて用いるようにしてもよい。
【００２５】
なお、金属層７の膜厚は、例えば、１００Å程度、保護膜８の膜厚は、例えば、１００Å程度、応力緩和層９の膜厚は、例えば、５００〜１０００Å程度に設定することができる。ここで、応力緩和層９の膜厚は、シリサイド層１０ａ、１０ｂ、１０ｃを低抵抗化させるためのストレスが金属層７にかかるように、適宜調整することができる。
【００２６】
次に、図１（ｄ）に示すように、金属層７、保護膜８および応力緩和層９が形成されたシリコン系基板１の熱処理を行い、金属層７のサリサイド反応を起こさせることにより、ソース／ドレイン層６ａ、６ｂおよびゲート電極３上にシリサイド層１０ａ、１０ｂ、１０ｃをそれぞれ形成する。
次に、図１（ｅ）に示すように、シリサイド層１０ａ、１０ｂ、１０ｃが形成されたシリコン系基板１のウェットエッチングを行うことにより、応力緩和層９、保護膜８および未反応の金属層７を除去する。
【００２７】
ここで、Ｔｉ膜、Ｃｏ膜、Ｗ膜などの金属層７および応力緩和層９には、図１（ｃ）に示すように、伸長ストレスＳ１、Ｓ３がそれぞれ発生し、ＴｉＮ膜などの保護膜８には圧縮ストレスＳ２が発生する。
このため、保護膜８に発生する圧縮ストレスＳ２を金属層７および応力緩和層９で発生する伸長ストレスＳ１、Ｓ３で制御することが可能となり、金属層７の膜厚を変更することなく、金属層７上に形成された保護膜８の圧縮ストレスＳ２を緩和することが可能となる。
【００２８】
このため、シリサイド層１０ａ、１０ｂ、１０ｃ形成時の金属層７の膜厚の最適化を図りつつ、サリサイド反応を効率よく進めることが可能となり、シリサイド層１０ａ、１０ｂ、１０ｃの低抵抗化を図ることが可能となる。
また、保護膜８上に応力緩和層９を設けることにより、シリサイド層１０ａ、１０ｂ、１０ｃの形成工程にほとんど影響を与えることなく、応力緩和層９の膜厚を調整することが可能となる。このため、金属層７にかかるストレスを容易に調整することが可能となり、シリサイド層１０ａ、１０ｂ、１０ｃの低抵抗化を図ることが可能となる。
【００２９】
また、金属層７、保護膜８および応力緩和層９として、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜の三層構造を用いることにより、Ｔｉ膜／ＴｉＮ膜上にＴｉ膜を１層追加するだけで、ＴｉＮ膜で発生する応力を緩和することが可能となるとともに、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜を成膜するためにチャンバを交換する必要がなくなり、製造工程の複雑化を抑制しつつ、サリサイド構造の低抵抗化を図ることが可能となる。
【００３０】
なお、上述した実施形態では、サリサイド構造を半導体装置に形成する場合について説明したが、本発明に係るシリサイド膜は半導体装置に限定されることなく、例えば、液晶表示装置、プラズマ表示装置、有機ＥＬ素子などに適用するようにしてもよい。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
１  半導体基板、２  ゲート絶縁膜、３  ゲート電極、４ａ、４ｂ  ＬＤＤ層、５  サイドウォール、６ａ、６ｂ  ソース／ドレイン層、７  金属層、８  保護膜、９  応力緩和層、１０ａ、１０ｂ、１０ｃ  シリサイド層、Ｓ１、Ｓ３  伸長ストレス、Ｓ２  圧縮ストレス
【図１】
2004235426.tif 000003
【図２】
2004235426.tif 000004