(57)【要約】【課題】動作周波数の異なる複数のブロックを有する電子デバイスを精度良く試験する試験装置を提供する。【解決手段】試験装置は、第１の基準クロックを生成する第１基準クロック生成部と、第１の基準クロックに基づいて、第１の試験レートクロックを生成する第１試験レート生成部と、第１の試験レートクロックに基づいて、第１の試験パターンを電子デバイスに供給する第１ドライバ部と、第２の基準クロックを生成する第２基準クロック生成部と、第２の基準クロックを、第１の試験レートクロックに位相同期させる第１位相同期部と、位相同期された第２の基準クロックに基づいて、第２の試験レートクロックを生成する第２試験レート生成部と、第２の試験レートクロックに基づいて、第２の試験パターンを電子デバイスに供給する第２ドライバ部とを備える。【選択図】  図１
2004361343.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを試験する試験装置であって、
第１の周波数を有する第１の基準クロックを生成する第１基準クロック生成部と、
前記第１の基準クロックに基づいて、第１の試験パターンを前記電子デバイスに供給する周期を示す第１の試験レートクロックを生成する第１試験レート生成部と、
前記第１の試験レートクロックに基づいて、前記第１の試験パターンを前記電子デバイスに供給する第１ドライバ部と、
予め定められた周波数域内で可変である第２の基準クロックを生成する第２基準クロック生成部と、
前記第２の基準クロックを、前記第１の試験レートクロックに位相同期させる第１位相同期部と、
位相同期された前記第２の基準クロックに基づいて、第２の試験パターンを前記電子デバイスに供給する周期を示す第２の試験レートクロックを生成する第２試験レート生成部と、
前記第２の試験レートクロックに基づいて、前記第２の試験パターンを前記電子デバイスに供給する第２ドライバ部と
を備える試験装置。
【請求項２】
前記第１試験レート生成部は、
前記第１の基準クロックに基づいて、単位時間当たりのパルス数が前記第１の試験レートクロックと略同一である試験周期パルス信号を生成する試験周期発生器と、
前記試験周期パルス信号におけるそれぞれのパルスを、パルス間隔が略同一となるように遅延させ、前記第１の試験レートクロックを生成する第１タイミング遅延器と
を有し、
前記第１位相同期部は、前記第２の基準クロックを、前記第１タイミング遅延器により生成された前記第１の試験レートクロックに位相同期させる
請求項１記載の試験装置。
【請求項３】
前記第２試験レート生成部は、
前記第２の基準クロックの周波数を２以上の整数倍した周波数の参照クロックを生成する参照クロック発振部と、
前記参照クロックを分周し、前記第２の試験レートクロックを生成する参照クロック分周器と、
前記第２の試験レートクロックを分周し、前記第２の基準クロックと略同一の周波数を有する試験レート分周クロックを生成する試験レートクロック分周器と、
前記第２の基準クロック及び前記試験レート分周クロックの位相誤差に基づき、前記参照クロックの位相を調整する位相調整部と
を有する
請求項２記載の試験装置。
【請求項４】
前記第２基準クロック生成部は、
予め定められた周波数域内で可変である可変周波数クロックを発生する可変周波数クロック発生器と、
前記可変周波数クロックを分周し、前記第１の試験レートクロックと略同一の周波数を有する前記第２の基準クロックを生成する可変周波数クロック分周器と
を有し、
前記第１位相同期部は、
前記第１の試験レートクロックと前記第２の基準クロックの位相誤差を検出する位相検出器と、
前記位相誤差に基づき、前記可変周波数クロックを前記第１の試験レートクロックに位相同期させる位相調整部と
を有する請求項１記載の試験装置。
【請求項５】
前記第２の基準クロックが前記第１の試験レートクロックに位相同期した状態において前記電子デバイスに対する前記第１の試験パターン及び前記第２の試験パターンの供給を開始させるパターンスタート信号を生成するパターンスタート信号生成部を更に備え、
前記第１のドライバ部及び前記第２のドライバ部は、前記パターンスタート信号に基づいて、前記第１の試験パターン及び前記第２の試験パターンの供給を開始する
請求項１記載の試験装置。
【請求項６】
前記パターンスタート信号を、前記第１の試験レートクロックに同期させる第１パターンスタート信号同期化部と、
前記パターンスタート信号を、前記第２の試験レートクロックに同期させる第２パターンスタート信号同期化部と
を更に備え、
前記第１ドライバ部は、前記第１の試験レートクロックに同期された前記パターンスタート信号に基づいて、前記第１の試験パターンの供給を開始し、
前記第２ドライバ部は、前記第２の試験レートクロックに同期された前記パターンスタート信号に基づいて、前記第２の試験パターンの供給を開始する
請求項５記載の試験装置。
【請求項７】
前記第１試験レート生成部及び前記第１ドライバ部のそれぞれは、
前記第１の基準クロックに基づいて、単位時間当たりのパルス数が前記第１の試験レートクロックと同一である試験周期パルス信号を生成する試験周期発生器と、
前記試験周期パルス信号におけるそれぞれのパルスを遅延させた遅延信号を生成する第１タイミング遅延器と
を有し、
前記第１試験レート生成部の前記第１タイミング遅延器は、前記試験周期パルス信号におけるそれぞれのパルスを、パルス間隔が略同一となるように遅延させた前記遅延信号である前記第１の試験レートクロックを生成し、
前記第１ドライバ部の前記第１タイミング遅延器は、前記試験周期パルス信号におけるそれぞれのパルスを、前記第１の試験パターンに対応して定められた時間遅延させた前記遅延信号である前記第１の試験パターンを生成する
請求項１記載の試験装置。
【請求項８】
前記第２の基準クロックが前記第１の試験レートクロックに位相同期した状態で、前記電子デバイスに対する前記第１の試験パターン及び前記第２の試験パターンの供給を開始させるパターンスタート信号を生成するパターンスタート信号生成部を更に備え、
前記第２ドライバ部は、前記第２の試験レートクロックにおけるそれぞれのパルスを遅延させて前記第２の試験パターンを生成する第２タイミング遅延器を有し、
前記第１タイミング遅延器及び前記第２タイミング遅延器は、前記パターンスタート信号に基づいて前記第１ドライバ部及び前記第２ドライバ部が前記第１の試験パターン及び前記第２の試験パターンを前記電子デバイスに対して同期して供給開始するべく遅延量が設定される
請求項７記載の試験装置。
【請求項９】
前記第１の試験パターン及び前記第２の試験パターンの供給を開始する場合に、前記第１の試験レート生成部に前記第１の試験レートクロックの生成を開始させる同期スタート信号を供給する同期スタート信号供給部を更に備え、
前記パターンスタート信号生成部は、前記第２の基準クロックが、前記同期スタート信号を受けて前記第１の試験レート生成部が生成を開始した前記第１の試験レートクロックに位相同期した状態において、前記第１ドライバ部及び前記第２ドライバ部に前記電子デバイスに対する前記第１の試験パターン及び前記第２の試験パターンの供給を開始させる前記パターンスタート信号を生成する
請求項８記載の試験装置。
【請求項１０】
予め定められた周波数域内で可変である第３の基準クロックを生成する第３基準クロック生成部と、
前記第３の基準クロックを、前記第１の試験レートクロックに位相同期させる第２位相同期部と、
位相同期された前記第３の基準クロックに基づいて、第３の試験パターンを前記電子デバイスに供給する周期を示す第３の試験レートクロックを生成する第３試験レート生成部と、
前記第３の試験レートクロックに基づいて、前記第３の試験パターンを前記電子デバイスに供給する第３ドライバ部と
を更に備える請求項１記載の試験装置。
【請求項１１】
前記第１の基準クロックに基づいて、第３の試験パターンを前記電子デバイスに供給する周期を示す第３の試験レートクロックを生成する第３試験レート生成部と、
前記第３の試験レートクロックに基づいて、前記第３の試験パターンを前記電子デバイスに供給する第３ドライバ部と、
予め定められた周波数域内で可変である第３の基準クロックを生成する第３基準クロック生成部と、
前記第３の基準クロックを、前記第３の試験レートクロックに位相同期させる第２位相同期部と、
位相同期された前記第３の基準クロックに基づいて、前記第４の試験パターンを前記電子デバイスに供給する周期を示す第４の試験レートクロックを生成する第４試験レート生成部と、
前記第４の試験レートクロックに基づいて、前記第４の試験パターンを前記電子デバイスに供給する第４ドライバ部と
を備える試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスを試験する試験装置に関する。特に本発明は、動作周波数の異なる複数のブロックを有する電子デバイスを試験する試験装置に関する。
【０００２】
【従来の技術】
従来、半導体デバイス等の電子デバイスを試験する試験装置は、電子デバイスの動作周波数に応じた周波数の試験パターンを電子デバイスに供給し、電子デバイスの試験を行なっている。電子デバイスの動作周波数に応じた周波数の試験パターンを生成する方法の一例としては、基準クロックのそれぞれのパルスを遅延させて所望の周期の信号を得るタイミング発生器が開示されている（特許文献１）。
【０００３】
電子デバイスが動作周波数の異なる複数のブロックを有する場合、試験装置は、試験パターンの周波数をそれぞれのブロックに対応して変更しながらそれぞれのブロックを順に試験していた。例えば、電子デバイスが動作周波数の異なる中央処理装置とメモリ制御装置とを有する場合、試験装置は、中央処理装置とメモリ制御装置のそれぞれに対して、当該部分の動作周波数に応じた周波数の試験パターンを順次供給することにより、中央処理装置とメモリ制御装置とを順に試験していた。
【０００４】
【特許文献１】
特開昭６１−４７５７３号公報
【０００５】
【発明が解決しようとする課題】
電子デバイスの試験をより精度良く行なうためには、電子デバイスの複数のブロックを同時に動作させて試験を行なうことが望ましい。このような試験を行なう場合、従来は、複数のタイミング発生器等を用いて、複数のブロックのそれぞれの動作周波数に応じた複数のクロックを生成し、生成した複数のクロックに基づいて、それぞれのブロックに対する試験パターンを生成し、それぞれのブロックに供給していた。しかしながら、従来の試験装置においては、これらの複数のクロックが同期していないため、試験を開始するタイミングにおけるそれぞれのクロック及び試験パターンの位相に再現性がなく、再現性のある試験を行なうことが困難であった。特に、予め定められた周波数の第１基準クロックに基づいて試験パターンを供給する試験モジュールと、周波数が可変である第２基準クロックに基づいて試験パターンを供給する試験モジュールとを試験装置に混載して試験を行なう場合、第１基準クロック及び第２基準クロックを発振する発振器が異なるため、再現性のある試験を行なうことが困難であった。
【０００６】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００７】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、電子デバイスを試験する試験装置であって、第１の周波数を有する第１の基準クロックを生成する第１基準クロック生成部と、前記第１の基準クロックに基づいて、第１の試験パターンを前記電子デバイスに供給する周期を示す第１の試験レートクロックを生成する第１試験レート生成部と、前記第１の試験レートクロックに基づいて、前記第１の試験パターンを前記電子デバイスに供給する第１ドライバ部と、予め定められた周波数域内で可変である第２の基準クロックを生成する第２基準クロック生成部と、前記第２の基準クロックを、前記第１の試験レートクロックに位相同期させる第１位相同期部と、位相同期された前記第２の基準クロックに基づいて、第２の試験パターンを前記電子デバイスに供給する周期を示す第２の試験レートクロックを生成する第２試験レート生成部と、前記第２の試験レートクロックに基づいて、前記第２の試験パターンを前記電子デバイスに供給する第２ドライバ部とを備える試験装置を提供する。
【０００８】
前記第１試験レート生成部は、前記第１の基準クロックに基づいて、単位時間当たりのパルス数が前記第１の試験レートクロックと略同一である試験周期パルス信号を生成する試験周期発生器と、前記試験周期パルス信号におけるそれぞれのパルスを、パルス間隔が略同一となるように遅延させ、前記第１の試験レートクロックを生成する第１タイミング遅延器とを有し、前記第１位相同期部は、前記第２の基準クロックを、前記第１タイミング遅延器により生成された前記第１の試験レートクロックに位相同期させてもよい。
【０００９】
前記第２試験レート生成部は、前記第２の基準クロックの周波数を２以上の整数倍した周波数の参照クロックを生成する参照クロック発振部と、前記参照クロックを分周し、前記第２の試験レートクロックを生成する参照クロック分周器と、前記第２の試験レートクロックを分周し、前記第２の基準クロックと略同一の周波数を有する試験レート分周クロックを生成する試験レートクロック分周器と、前記第２の基準クロック及び前記試験レート分周クロックの位相誤差に基づき、前記参照クロックの位相を調整する位相調整部とを有してもよい。
【００１０】
前記第２基準クロック生成部は、予め定められた周波数域内で可変である可変周波数クロックを発生する可変周波数クロック発生器と、前記可変周波数クロックを分周し、前記第１の試験レートクロックと略同一の周波数を有する前記第２の基準クロックを生成する可変周波数クロック分周器とを有し、前記第１位相同期部は、前記第１の試験レートクロックと前記第２の基準クロックの位相誤差を検出する位相検出器と、前記位相誤差に基づき、前記可変周波数クロックを前記第１の試験レートクロックに位相同期させる位相調整部とを有してもよい。
【００１１】
前記第２の基準クロックが前記第１の試験レートクロックに位相同期した状態において前記電子デバイスに対する前記第１の試験パターン及び前記第２の試験パターンの供給を開始させるパターンスタート信号を生成するパターンスタート信号生成部を更に備え、前記第１のドライバ部及び前記第２のドライバ部は、前記パターンスタート信号に基づいて、前記第１の試験パターン及び前記第２の試験パターンの供給を開始してもよい。
【００１２】
前記パターンスタート信号を、前記第１の試験レートクロックに同期させる第１パターンスタート信号同期化部と、前記パターンスタート信号を、前記第２の試験レートクロックに同期させる第２パターンスタート信号同期化部とを更に備え、前記第１ドライバ部は、前記第１の試験レートクロックに同期された前記パターンスタート信号に基づいて、前記第１の試験パターンの供給を開始し、前記第２ドライバ部は、前記第２の試験レートクロックに同期された前記パターンスタート信号に基づいて、前記第２の試験パターンの供給を開始してもよい。
【００１３】
前記第１試験レート生成部及び前記第１ドライバ部のそれぞれは、前記第１の基準クロックに基づいて、単位時間当たりのパルス数が前記第１の試験レートクロックと同一である試験周期パルス信号を生成する試験周期発生器と、前記試験周期パルス信号におけるそれぞれのパルスを遅延させた遅延信号を生成する第１タイミング遅延器とを有し、前記第１試験レート生成部の前記第１タイミング遅延器は、前記試験周期パルス信号におけるそれぞれのパルスを、パルス間隔が略同一となるように遅延させた前記遅延信号である前記第１の試験レートクロックを生成し、前記第１ドライバ部の前記第１タイミング遅延器は、前記試験周期パルス信号におけるそれぞれのパルスを、前記第１の試験パターンに対応して定められた時間遅延させた前記遅延信号である前記第１の試験パターンを生成してもよい。
【００１４】
前記第２の基準クロックが前記第１の試験レートクロックに位相同期した状態で、前記電子デバイスに対する前記第１の試験パターン及び前記第２の試験パターンの供給を開始させるパターンスタート信号を生成するパターンスタート信号生成部を更に備え、前記第２ドライバ部は、前記第２の試験レートクロックにおけるそれぞれのパルスを遅延させて前記第２の試験パターンを生成する第２タイミング遅延器を有し、前記第１タイミング遅延器及び前記第２タイミング遅延器は、前記パターンスタート信号に基づいて前記第１ドライバ部及び前記第２ドライバ部が前記第１の試験パターン及び前記第２の試験パターンを前記電子デバイスに対して同期して供給開始するべく遅延量が設定されてもよい。
【００１５】
前記第１の試験パターン及び前記第２の試験パターンの供給を開始する場合に、前記第１の試験レート生成部に前記第１の試験レートクロックの生成を開始させる同期スタート信号を供給する同期スタート信号供給部を更に備え、前記パターンスタート信号生成部は、前記第２の基準クロックが、前記同期スタート信号を受けて前記第１の試験レート生成部が生成を開始した前記第１の試験レートクロックに位相同期した状態において、前記第１ドライバ部及び前記第２ドライバ部に前記電子デバイスに対する前記第１の試験パターン及び前記第２の試験パターンの供給を開始させる前記パターンスタート信号を生成してもよい。
【００１６】
予め定められた周波数域内で可変である第３の基準クロックを生成する第３基準クロック生成部と、前記第３の基準クロックを、前記第１の試験レートクロックに位相同期させる第２位相同期部と、位相同期された前記第３の基準クロックに基づいて、第３の試験パターンを前記電子デバイスに供給する周期を示す第３の試験レートクロックを生成する第３試験レート生成部と、前記第３の試験レートクロックに基づいて、前記第３の試験パターンを前記電子デバイスに供給する第３ドライバ部とを更に備えてもよい。
【００１７】
前記第１の基準クロックに基づいて、第３の試験パターンを前記電子デバイスに供給する周期を示す第３の試験レートクロックを生成する第３試験レート生成部と、前記第３の試験レートクロックに基づいて、前記第３の試験パターンを前記電子デバイスに供給する第３ドライバ部と、予め定められた周波数域内で可変である第３の基準クロックを生成する第３基準クロック生成部と、前記第３の基準クロックを、前記第３の試験レートクロックに位相同期させる第２位相同期部と、位相同期された前記第３の基準クロックに基づいて、前記第４の試験パターンを前記電子デバイスに供給する周期を示す第４の試験レートクロックを生成する第４試験レート生成部と、前記第４の試験レートクロックに基づいて、前記第４の試験パターンを前記電子デバイスに供給する第４ドライバ部とを備えてもよい。
【００１８】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１９】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本実施形態に係る試験装置１０の構成を示す。本実施形態に係る試験装置１０は、第１基準クロック（図中ＣＬＫ１）に基づいて電子デバイス１００を試験する第１試験モジュール１６０と、第２基準クロック（図中ＣＬＫ２）に基づいて電子デバイス１００を試験する第２試験モジュール１８０とを有し、第１試験モジュール１６０が電子デバイス１００に供給する第１の試験パターン及び第２試験モジュール１８０が電子デバイス１００に供給する第２の試験パターンを位相同期させることにより、再現性のある試験を行なうことを目的とする。
【００２１】
電子デバイス１００は、動作周波数の異なる複数のブロックを有する。ここで、電子デバイス１００は、１の半導体チップであってもよく、これに代えて動作周波数の異なる複数の半導体チップにより構成されてもよい。
【００２２】
試験装置１０は、試験の開始及び停止を制御する試験制御部１１０と、第１の基準クロックを第１試験モジュール１６０に供給し、第２の基準クロックを第２試験モジュール１８０に供給するクロック供給部１２０と、第１の基準クロックに基づいて第１の試験パターンを生成し電子デバイス１００に供給する１又は複数の第１試験モジュール１６０と、第２の基準クロックに基づいて第２の試験パターンを生成し電子デバイス１００に供給する１又は複数の第２試験モジュール１８０とを備える。
【００２３】
試験制御部１１０は、試験の開始に先立ち第１試験モジュール１６０ａ〜ｂ及び第２試験モジュール１８０ａ〜ｂの同期開始を指示する同期スタート信号をクロック供給部１２０に供給する。また、試験制御部１１０は、第１試験モジュール１６０及び第２試験モジュール１８０が同期した状態で電子デバイス１００に対する試験パターンの供給開始を指示するパターンスタート信号をクロック供給部１２０に供給する。
【００２４】
クロック供給部１２０は、第１の周波数を有する第１の基準クロックを生成して第１試験モジュール１６０ａ〜ｂに供給すると共に、予め定められた周波数域内で可変である第２の基準クロックを生成して第２試験モジュール１８０ａ〜ｂに供給する。本実施形態において、クロック供給部１２０は、一例として、２５０ＭＨｚである第１の基準クロック、及び２００ＭＨｚである第２の基準クロックを生成する。また、クロック供給部１２０は、同期スタート信号を第１試験モジュール１６０ａ〜ｂに、パターンスタート信号を第１試験モジュール１６０ａ〜ｂ及び第２試験モジュール１８０ａ〜ｂにそれぞれ供給する。
【００２５】
第１試験モジュール１６０ａ〜ｂのそれぞれは、第１の基準クロックに基づいて、第１の試験パターンを電子デバイス１００に供給する周期を示す第１の試験レートクロック（図中ＲＡＴＥＣＬＫ１）を生成し、第１の試験レートクロックに基づいて第１の試験パターンを電子デバイス１００に供給する。本実施形態において、第１試験モジュール１６０ａ〜ｂは、一例として、略２００ＭＨｚである第１の試験レートクロックを生成する。ここで、第１試験モジュール１６０ｂは、第１の試験レートクロックをクロック供給部１２０に帰還させる。クロック供給部１２０は、第１試験モジュール１６０ｂにより帰還された第１の試験レートクロックに基づいて、第２試験モジュール１８０を第１試験モジュール１６０に同期させる。
【００２６】
第２試験モジュール１８０ａ〜ｂのそれぞれは、第２の基準クロックに基づいて、第２の試験パターンを電子デバイス１００に供給する周期を示す第２の試験レートクロック（図中ＲＡＴＥＣＬＫ２）を生成し、第２の試験レートクロックに基づいて第２の試験パターンを電子デバイス１００に供給する。
【００２７】
以上において、第１試験モジュール１６０ａ及び／又は第１試験モジュール１６０ａが試験する電子デバイス１００の端子群をドメインＡと、第１試験モジュール１６０ｂ及び／又は第１試験モジュール１６０ｂが試験する電子デバイス１００の端子群をドメインＢと、第２試験モジュール１８０ａ及び／又は第２試験モジュール１８０ａが試験する電子デバイス１００の端子群をドメインＣと、第２試験モジュール１８０ｂ及び／又は第２試験モジュール１８０ｂが試験する電子デバイス１００の端子群をドメインＤと呼ぶ。
【００２８】
次に、試験制御部１１０、クロック供給部１２０、第１試験モジュール１６０及び第２試験モジュール１８０の構成をそれぞれ示す。
試験制御部１１０は、同期スタート信号供給部１１４及びパターンスタート信号生成部１１２を有する。同期スタート信号供給部１１４は、試験の開始に先立ち第１の試験レートクロックの生成を第１試験モジュール１６０ｂに開始させる同期スタート信号を生成し、クロック供給部１２０を介して第１試験モジュール１６０ｂに供給する。パターンスタート信号生成部１１２は、第２の基準クロックが第１の試験レートクロックに位相同期した状態において、電子デバイス１００に対する第１の試験パターン及び第２の試験パターンの供給を開始させるパターンスタート信号を生成する。ここで、同期スタート信号及びパターンスタート信号は、試験制御部１１０とクロック供給部１２０とを接続するバスのクロックであるバスクロックに同期して、バスを介してクロック供給部１２０に供給される。
【００２９】
クロック供給部１２０は、第１基準クロック生成部１２２と、第２基準クロック生成部１３０と、フリップフロップ１４２と、複数のフリップフロップ１４４と、フリップフロップ１４６と、複数のフリップフロップ１４８と、第１パターンスタート信号同期化部１５０と、第２パターンスタート信号同期化部１５５とを有する。
第１基準クロック生成部１２２は、例えば発振器や周波数逓倍器等を含み、第１の基準クロックを生成する。本実施形態において第１基準クロック生成部１２２は、一例として発振器により発振された１０ＭＨｚクロックを２５倍に逓倍し、第１の基準クロックとして供給する。
【００３０】
第２基準クロック生成部１３０は、可変周波数クロック発生器１３２、可変周波数クロック分周器１３４、位相同期部１３５、位相調整部１３８、及び試験レートクロック分周器１４０を含み、第２の基準クロックを生成する。可変周波数クロック発生器１３２は、予め定められた周波数域内で可変である可変周波数クロックを発生し、可変周波数クロック分周器１３４に供給する。本実施形態において可変周波数クロック発生器１３２は、例えば１ＧＨｚから２ＧＨｚ等のオクターブの周波数域内で可変である可変周波数クロックを発生する。本実施形態に係る電子デバイス１００の試験において、可変周波数クロック発生器１３２は、可変周波数クロックを例えば２ＧＨｚに設定する。
【００３１】
可変周波数クロック分周器１３４は、可変クロックを１／Ｍ１に分周し、第１の試験レートクロックと略同一の周波数を有する第２の基準クロックを生成する。本実施形態において可変周波数クロック分周器１３４は、例えば２ＧＨｚの可変周波数クロックを１／１０（Ｍ１＝１０）に分周し、２００ＭＨｚの第２の基準クロックを生成する。
【００３２】
位相同期部１３５は、位相検出器１３６及び位相調整部１３８を含み、第２の基準クロックを、第１の試験レートクロックに位相同期させる。位相検出器１３６は、第１試験モジュール１６０ｂから試験レートクロック分周器１４０を介して供給される第１の試験レートクロックと、可変周波数クロック分周器１３４が生成した第２の基準クロックの位相誤差を検出する。そして、位相検出器１３６は、検出した位相誤差を試験制御部１１０内のパターンスタート信号生成部１１２に供給する。パターンスタート信号生成部１１２は、位相検出器１３６から受け取った位相誤差に基づいて、第２の基準クロックが第１の試験レートクロックに位相同期するか否かの判断に用いる。位相調整部１３８は、位相検出器１３６により検出された位相誤差に基づき可変周波数クロック発生器１３２が発振する可変周波数クロックの位相を調整し、第１の試験レートクロックに位相同期させる。
【００３３】
試験レートクロック分周器１４０は、第１の試験レートクロックを１／ｎ１に分周し、第２の基準クロックと略同一の周波数に分周された第１の試験レートクロックを位相同期部１３５内の位相検出器１３６に供給する。本実施形態において試験レートクロック分周器１４０はｎ１＝１に設定され、略２００ＭＨｚの第１の試験レートクロックを位相検出器１３６に供給する。他の電子デバイス１００等の試験において、第１の試験レートクロックを２００ＭＨｚ、第２の基準クロックを１００ＭＨｚとする場合、試験レートクロック分周器１４０は、第１の試験レートクロックを１／２に分周してもよい。
【００３４】
フリップフロップ１４２は、パターンスタート信号をバスクロックに同期して受け取る。複数のフリップフロップ１４４は、バスクロックに同期したパターンスタート信号を第１の基準クロックに同期して受け取り、第１の基準クロックに同期したパターンスタート信号に変換する。ここで、複数のフリップフロップ１４４のそれぞれは直列に配置され、前段のフリップフロップ１４４が出力するパターンスタート信号を、第１の基準クロックに同期して受け取って後段に出力することにより、パターンスタート信号がメタステーブル状態となるのを防止する。
【００３５】
フリップフロップ１４６は、同期スタート信号をバスクロックに同期して受け取る。複数のフリップフロップ１４８は、複数のフリップフロップ１４４と同様にして、バスクロックに同期した同期スタート信号を第１の基準クロックに同期して受け取り、第１の基準クロックに同期した同期スタート信号（図中ＣＳＴＡＲＴ）に変換する。
【００３６】
第１パターンスタート信号同期化部１５０は、第１の基準クロックに同期したパターンスタート信号を第１の試験レートクロックに同期させ、ドメインＡ及びＢ用のパターンスタート信号（ＰＳＴＡＲＴ＿ＡＢ）を生成する。すなわち、第１パターンスタート信号同期化部１５０は、最終段のフリップフロップ１４４から出力されたパターンスタート信号を、第１試験モジュール１６０ｂにより供給された第１の試験レート分周クロック（図中ＬＲＡＴＥＣＬＫ１）に同期して受け取る。ここで、第１の試験レート分周クロックは、第１の試験レートクロックが第１試験モジュール１６０ｂにより分周されたクロックである。第１パターンスタート信号同期化部１５０は、パターンスタート信号を第１の試験レート分周クロックに同期して受け取ることにより、第１の試験レートクロックに同期させる。
【００３７】
第１パターンスタート信号同期化部１５０は、パターンスタート信号がメタステーブル状態となることを防止するべく直列に配置された複数のフリップフロップ１５２を含む。先頭段のフリップフロップ１５２は、複数のフリップフロップ１４４のうち最終段のフリップフロップ１４４から出力されたパターンスタート信号を、第１の試験レート分周クロックに同期して受け取り、次段のフリップフロップ１５２に出力する。２段目以降のフリップフロップ１５２は、前段のフリップフロップ１５２が出力するパターンスタート信号を、第１の試験レート分周クロックに同期して受け取り、後段に出力する。
【００３８】
第２パターンスタート信号同期化部１５５は、第１の基準クロックに同期したパターンスタート信号を第２の基準クロックに同期させ、ドメインＣ及びＤ用のパターンスタート信号（ＰＳＴＡＲＴ＿ＣＤ）を生成する。第２パターンスタート信号同期化部１５５は、いずれかのフリップフロップ１５２から出力される、第１の試験レートクロックに同期したパターンスタート信号を、第２の基準クロックに同期して受け取るフリップフロップ１５７を含む。
【００３９】
第１試験モジュール１６０ｂは、段数合わせ部１６２と、第１試験レート生成部１６４と、１又は複数の第１ドライバ部１６６とを含む。段数合わせ部１６２は、第１試験モジュール１６０ｂがドメインＡ及びＢ用のパターンスタート信号を受け取ってから電子デバイス１００に試験パターンを供給するまでの経路上に存在するフリップフロップのステージ段数を、第２試験モジュール１８０がドメインＣ及びＤ用のパターンスタート信号を受け取ってから電子デバイス１００に試験パターンを供給するまでの経路上に存在するフリップフロップのステージ段数と合わせるために設けられるステージ段数調整回路である。
【００４０】
第１試験レート生成部１６４は、第１の試験レートクロックに基づいて、第１の試験レートクロック及び第１の試験レート分周クロックを生成する。１又は複数の第１ドライバ部１６６は、第１の基準クロックに基づいて、第１の試験パターンを電子デバイス１００に供給する。より具体的には、１又は複数の第１ドライバ部１６６のそれぞれは、電子デバイス１００が有する１又は複数の端子のそれぞれに対応して設けられ、第１の試験パターンのうち当該端子に供給すべき部分を電子デバイス１００に供給してよい。なお、第１試験モジュール１６０ａは、第１の試験レートクロック等をクロック供給部１２０に帰還させる第１試験レート生成部１６４を有しない点を除き、第１試験モジュール１６０ｂと同様の構成及び機能を有するため、説明を省略する。
【００４１】
第２試験モジュール１８０ａは、第２試験レート生成部１８２と、第２ドライバ部１８４とを含む。第２試験レート生成部１８２は、可変周波数クロック発生器１３２及び可変周波数クロック分周器１３４により生成され、位相同期部１３５により第１の試験レートクロックに位相同期された第２の基準クロックに基づいて、第２の試験レートクロック及び参照クロック（図中ＲＥＦＣＬＫ）を生成する。第２ドライバ部１８４は、第２の試験レートクロックに基づいて、第２の試験パターンを電子デバイス１００に供給する。より具体的には、１又は複数の第２ドライバ部１８４のそれぞれは、電子デバイス１００が有する１又は複数の端子のそれぞれに対応して設けられ、第２の試験パターンのうち当該端子に供給すべき部分を電子デバイス１００に供給してよい。なお、第２試験モジュール１８０ｂは、第２試験モジュール１８０ａと同様の構成及び機能を有するため、説明を省略する。
【００４２】
以上に示した様に、本実施形態に係る試験装置１０によれば、第１試験モジュール１６０内の第１ドライバ部１６６及び第２試験モジュール１８０内の第２ドライバ部１８４は、パターンスタート信号に基づいて、第１の試験パターン及び第２の試験パターンの供給を開始する。より具体的には、第１ドライバ部１６６は、第１の試験レートクロックに同期されたドメインＡ及びＢ用のパターンスタート信号に基づいて第１の試験パターンの供給を開始し、第２ドライバ部１８４は、第２の試験レートクロックに同期されたドメインＣ及びＤ用のパターンスタート信号に基づいて第２の試験パターンの供給を開始する。ここで、試験制御部１１０は、第２の基準クロック及び第１の試験レートクロックが位相同期した状態において、電子デバイス１００に対する試験パターンの供給を開始させるパターンスタート信号を生成することから、第１試験モジュール１６０及び第２試験モジュール１８０は第１の試験パターン及び第２の試験パターンを位相同期させることができる。
【００４３】
図２は、本実施形態に係る第１試験レート生成部１６４及び第１ドライバ部１６６の構成を示す。本実施形態において、第１試験レート生成部１６４及び第１ドライバ部１６６は、同一又は同様の構成を採る。このため、以下第１試験レート生成部１６４を中心に説明し、第１ドライバ部１６６については相違点を除き説明を省略する。
【００４４】
第１試験レート生成部１６４及び第１ドライバ部１６６は、セット信号生成部２２０と、リセット信号生成部２９０と、ＳＲラッチ２１０と、第１ドライバ２００と、コンパレータ２９２と、論理比較部２９５とを含む。
第１試験レート生成部１６４におけるセット信号生成部２２０は、第１の基準クロック、及び段数合わせ部１６２から受けた同期スタート信号に基づき、第１の試験レートクロックの立ち上がりエッジのタイミングを示すセット信号を生成し、第１試験レート生成部１６４におけるリセット信号生成部２９０は、第１の基準クロック及び同期スタート信号に基づき、第１の試験レートクロックの立ち下がりエッジのタイミングを示すリセット信号を生成する。
【００４５】
一方、第１ドライバ部１６６におけるセット信号生成部２２０は、第１の基準クロックと、段数合わせ部１６２から受けた同期スタート信号及びパターンスタート信号とに基づき、当該第１ドライバ部１６６が供給すべき第１の試験パターンの立ち上がりエッジのタイミングを示すセット信号を生成する。また、第１ドライバ部１６６におけるリセット信号生成部２９０は、第１の基準クロックと、段数合わせ部１６２から受けた同期スタート信号及びパターンスタート信号とに基づき、当該第１ドライバ部１６６が供給すべき第１の試験パターンの立ち下がりエッジのタイミングを示すリセット信号を生成する。
【００４６】
ＳＲラッチ２１０は、セット信号及びリセット信号を受けて、セット信号生成部２２０が生成したタイミングで出力をＨ論理（セット）に変化させ、リセット信号生成部２９０が生成したタイミングで出力をＬ論理（リセット）に変化させる。これにより、第１試験レート生成部１６４におけるＳＲラッチ２１０は、セット信号及びリセット信号に基づいて第１の試験レートクロックを生成し、第１ドライバ部１６６におけるＳＲラッチ２１０は、セット信号及びリセット信号に基づいて第１の試験パターンを生成する。第１試験レート生成部１６４の第１ドライバ２００は、ＳＲラッチ２１０が生成した第１の試験レートクロックをクロック供給部１２０に供給し、第１ドライバ部１６６の第１ドライバ２００は、ＳＲラッチ２１０が生成した第１の試験パターンを電子デバイス１００に供給する。
【００４７】
第１ドライバ部１６６におけるコンパレータ２９２は、電子デバイス１００が試験パターンに応じて出力する出力信号が、予め定められた基準電位より大きいか否かを検出し、検出結果を論理比較部２９５に供給する。第１ドライバ部１６６における論理比較部２９５は、コンパレータ２９２による検出結果を出力信号の期待値とを比較し、電子デバイス１００の良否を判定する。一方、第１試験レート生成部１６４においては、コンパレータ２９２及び論理比較部２９５は使用されなくてもよい。
【００４８】
以上において、第１試験レート生成部１６４のセット信号生成部２２０及びリセット信号生成部２９０と、第１ドライバ部１６６のセット信号生成部２２０及びリセット信号生成部２９０は、略同一の構成及び機能を有するため、第１試験レート生成部１６４のリセット信号生成部２９０と、第１ドライバ部１６６のセット信号生成部２２０及びリセット信号生成部２９０については、以下第１試験レート生成部１６４のセット信号生成部２２０との相違点を除き説明を省略する。
【００４９】
セット信号生成部２２０は、試験周波数発生器２３０と、分周器２５０と、ＮＯＲ素子２５２と、ＡＮＤ素子２５４と、ＡＮＤ素子２５６と、ＡＮＤ素子２５８と、試験パターン発生器２６０と、タイミング遅延器２７０とを含む。
【００５０】
試験周波数発生器２３０は、第１の基準クロックに基づいて、単位時間当たりのパルス数が第１の試験レートクロックと略同一である試験周期パルス信号を生成する。より具体的には、試験周波数発生器２３０は、第１の基準クロックの周期に対する第１の試験レートクロックの周期の倍率を示す周期倍率Ｘが設定され、単位時間当たりのパルス数が第１の基準クロックの１／Ｘとなる試験周期パルス信号を生成する。
【００５１】
試験周波数発生器２３０は、カウンタ２３２と、フリップフロップ２３４と、セレクタ２３６と、加算器２３８と、レジスタ２４０と、ＯＲ素子２４２と、ＡＮＤ素子２４４とを含む。
カウンタ２３２は、第１の基準クロックに同期して動作するダウンカウンタである。カウンタ２３２は、ＡＮＤ素子２４４が試験周期パルス信号としてパルスを出力する毎にＬ端子（ロード端子）に当該パルスが入力され、これを受けて周期倍率Ｘの整数部分であるＸＨをカウンタ値として設定する。そして、カウンタ２３２は、第１の基準クロックに同期してカウンタ値をデクリメントし、カウンタ値が０となった時点でＺ端子を論理値“１”とする。これにより、カウンタ２３２は、Ｌ端子にパルスが入力されてから、第１の基準クロックの周期のＸＨ倍の時間の経過後にＺ端子を論理値“１”とする。
【００５２】
フリップフロップ２３４は、第１の基準クロックに同期してＺ端子の信号値を受け取りセレクタ２３６に出力する。セレクタ２３６は、加算器２３８からキャリー出力“０”を受けた場合にカウンタ２３２のＺ端子の信号値をＯＲ素子２４２に出力し、加算器２３８からキャリー出力“１”を受けた場合にフリップフロップ２３４の出力をＯＲ素子２４２に出力する。
【００５３】
加算器２３８及びレジスタ２４０は、周期倍率Ｘの小数部分であるＸＬに基づいて、ＡＮＤ素子２４４が試験周期パルス信号としてパルスを出力するタイミングを調整する。加算器２３８は、レジスタ２４０が格納するレジスタ値に、周期倍率Ｘの小数部分ＸＬを加算する。レジスタ２４０は、Ｌ端子へのパルス入力に同期して、加算器２３８の加算結果、本実施形態においては加算結果の小数部分をレジスタ値として格納する。レジスタ２４０は、Ｌ端子へのパルス入力に同期して、周期倍率Ｘの小数部分ＸＬの累積値の小数部分を算出する。
【００５４】
そして、加算器２３８は、累積値の小数部分に周期倍率Ｘの小数部分ＸＬを加算した結果、周期倍率Ｘの整数部分に対するキャリーが生成された場合に、セレクタ２３６に対してキャリー出力“１”を供給する。セレクタ２３６は、キャリー出力“１”を受けると、カウンタ２３２のＺ端子の信号値をＯＲ素子２４２に出力するのに代えて、フリップフロップ２３４の出力をＯＲ素子２４２に出力する。これにより、セレクタ２３６は、周期倍率Ｘの小数部分ＸＬを累積した結果整数部分に桁上りが生じていない場合に、Ｌ端子にパルスが入力されてから第１の基準クロックの周期のＸＨ倍の時間の経過後に論理値“１”を出力し、桁上りが生じた場合に、Ｌ端子にパルスが入力されてから、第１の基準クロックの周期のＸＨ＋１倍の時間の経過後に論理値“１”を出力する。この結果、セレクタ２３６は、単位時間当たりに第１の試験レートクロックにおけるパルス数と略同数の論理値“１”を出力する。
【００５５】
ＯＲ素子２４２は、セレクタ２３６の出力と、段数合わせ部１６２から受け取った同期スタート信号との論理和を出力する。ＡＮＤ素子２４４は、ＯＲ素子２４２の出力と第１の基準クロックとの論理積を出力することにより、ＯＲ素子２４２の出力をパルス信号に変換し、試験周期パルス信号として出力する。ここで、試験周期パルス信号にパルスを出力していない状態において第１の基準クロックの１周期分の同期スタート信号を受けると、ＯＲ素子２４２及びＡＮＤ素子２４４は、試験周期パルス信号にパルスを出力すると共に、カウンタ２３２のカウンタ値及びレジスタ２４０のレジスタ値を設定させ、試験周期パルス信号に対するパルスの出力を開始させる。
【００５６】
分周器２５０は、試験周期パルス信号を１／Ｎａに分周する。ここで、分周器２５０は、第１の基準クロック及び第１の試験レートクロックの公倍数の周期となるように試験周期パルス信号を分周することにより、周期倍率Ｘの小数部分ＸＬにより試験周期パルス信号上のパルスに与えられたパルス間隔のずれを除去する。この結果、分周器２５０は、略同一のパルス間隔を有する、第１の試験レートクロックが分周された第１の試験レート分周クロックを生成する。例えば、分周器２５０は、第１の基準クロックが２５０ＭＨｚ、試験周期パルス信号及び第１の試験レートクロックが２００ＭＨｚの場合、Ｎａ＝４に設定され、第１の試験レートクロックに同期した５０ＭＨｚの第１の試験レート分周クロックを生成してもよい。ＮＯＲ素子２５２は、分周器２５０により生成された第１の試験レート分周クロックを、他の入力信号が“０”の場合にクロック供給部１２０に供給する。
【００５７】
ＡＮＤ素子２５８は、試験周期パルス信号と、ドメインＡ及びＢ用のパターンスタート信号との論理積を出力する。第１ドライバ部１６６の試験パターン発生器２６０は、ドメインＡ及びＢ用のパターンスタート信号が論理値“１”の状態において試験周期パルス信号のパルスが入力され、当該パルスに対応する試験サイクルにおいて電子デバイス１００に供給すべき第１の試験パターンのセット信号を出力する。ここで、第１試験レート生成部１６４の試験パターン発生器２６０は、試験周期パルス信号のパルス毎に第１の試験レートクロックをセットするべく、常にセット信号を出力してもよい。
【００５８】
ＡＮＤ素子２５４は、試験周波数発生器２３０が出力する試験周期パルス信号と、試験パターン発生器２６０が出力する第１の試験レートクロック又は第１の試験パターンのセット信号との論理積を出力する。ＡＮＤ素子２５６は、レジスタ２４０に格納された周期倍率Ｘの小数部分ＸＬの累積値の小数部分と、第１の試験レートクロック又は第１の試験パターンのセット信号との論理積を出力する。
【００５９】
タイミング遅延器２７０は、ＡＮＤ素子２５４を介して入力された試験周期パルス信号におけるそれぞれのパルスを遅延させた遅延信号を生成する。ここで、第１試験レート生成部１６４内のタイミング遅延器２７０は、試験周期パルス信号におけるそれぞれのパルスを、パルス間隔が略同一となるように遅延させた遅延信号である第１の試験レートクロックを生成する。一方、第１ドライバ部１６６内のタイミング遅延器２７０は、試験周期パルス信号におけるそれぞれのパルスを、第１の試験パターンに対応して定められた時間遅延させた遅延信号である第１の試験パターンを生成する。タイミング遅延器２７０は、カウンタ２７２と、フリップフロップ２７４と、セレクタ２７６と、レジスタ２８０と、ＡＮＤ素子２８２と、ＡＮＤ素子２８４と、可変遅延素子２８６とを含む。
【００６０】
カウンタ２７２は、試験周期パルス信号のそれぞれのパルスを、当該パルスに対応して定められた粗遅延データに基づいて、第１の基準クロックの整数倍遅延させる。より具体的には、カウンタ２７２は、試験周期パルス信号のパルスがＬ端子に入力される毎に、当該パルスに対応して定められた粗遅延データをカウンタ値として設定する。そして、カウンタ２７２は、第１の基準クロックに同期してカウンタ値をデクリメントし、カウンタ値が０となった時点でＺ端子を論理値“１”とする。これにより、カウンタ２７２は、試験周期パルス信号のそれぞれのパルスを、Ｌ端子にパルスが入力されてから、第１の基準クロックの周期を粗遅延データで定められる整数倍した時間遅延させたレベル信号を出力する。
【００６１】
フリップフロップ２７４は、第１の基準クロックに同期してＺ端子の信号値を受け取りセレクタ２７６に出力する。セレクタ２７６は、加算器２７８からキャリー出力“０”を受けた場合にカウンタ２７２のＺ端子の信号値をＡＮＤ素子２８２及びレジスタ２８０に出力し、加算器２７８からキャリー出力“１”を受けた場合にフリップフロップ２７４の出力をＡＮＤ素子２８２及びレジスタ２８０に出力する。
【００６２】
加算器２７８は、ＡＮＤ素子２５６から周期倍率Ｘの小数部分ＸＬの累積値の小数部分を受け取り、試験周期パルス信号のそれぞれのパルスに対応して定められた微小遅延データを加える。この結果、キャリー出力“１”が生じた場合、セレクタ２７６にキャリー出力“１”を出力し、セレクタ２７６の出力を第１の基準クロックの周期分更に遅延させる。レジスタ２８０は、周期倍率Ｘの小数部分ＸＬの累積値の小数部分に、微小遅延データを加えた加算結果を、第１の基準クロックに同期してレジスタ値として格納する。そして、レジスタ２８０は、セレクタ２７６から出力されるレベル信号の立ち上がりに同期して、レジスタ値を出力する。
【００６３】
ＡＮＤ素子２８２は、第１の基準クロックと、セレクタ２７６から出力されるレベル信号との論理積をとることにより、セレクタ２７６から出力されるレベル信号を、第１の基準クロックに同期したパルス信号に変換する。ＡＮＤ素子２８４は、第１の基準クロックと、レジスタ２８０が出力するレジスタ値との論理積をとる。これにより、ＡＮＤ素子２８４は、第１の基準クロックに同期して、試験周期パルス信号のそれぞれのパルスを遅延させる微小遅延量を可変遅延素子２８６に供給する。可変遅延素子２８６は、ＡＮＤ素子２８２が出力する、粗遅延データによって遅延されることによりそれぞれのパルスの位置が調整された試験周期パルス信号を、ＡＮＤ素子２８４から供給された微小遅延量遅延させ、ＳＲラッチ２１０のセット信号として出力する。
【００６４】
以上に示したように、タイミング遅延器２７０は、試験周期パルス信号のそれぞれのパルスを、当該パルスに対応して定められる粗遅延データ及び微小遅延データ分遅延させることにより、パルス間隔が略同一となるように遅延させたセット信号を生成することができる。同様にリセット信号生成部２９０内のタイミング遅延器２７０は、試験周期パルス信号のそれぞれのパルスを、当該パルスに対応して定められる粗遅延データ及び微小遅延データ分遅延させることにより、パルス間隔が略同一となるように遅延させたセット信号を生成する。この結果、セット信号生成部２２０内のタイミング遅延器２７０及びリセット信号生成部２９０内のタイミング遅延器２７０は、試験周期パルス信号におけるそれぞれのパルスを、パルス間隔が略同一となる様に遅延させ、第１の試験レートクロックを生成することができる。
【００６５】
一方、第１ドライバ部１６６におけるセット信号生成部２２０及びリセット信号生成部２９０内のタイミング遅延器２７０は、ＡＮＤ素子２５４を介して入力された試験周期パルス信号におけるそれぞれのパルスを、第１の試験パターンに対応して定められた粗遅延データ及び微小遅延データ分遅延させ、第１の試験パターンを生成する。この場合においてタイミング遅延器２７０に設定される粗遅延データ及び微小遅延データは、試験周期パルス信号におけるそれぞれのパルスを第１の試験レートクロックに変換するための遅延量と、第１の試験レートクロックに対する第１の試験パターンの出力タイミングの遅延量とを合わせた時間分の遅延量を提供するように設定される。
【００６６】
以上に示したように、第１試験レート生成部１６４は、試験周波数発生器２３０及びタイミング遅延器２７０により第１の基準クロック及び周期倍率Ｘに基づいて、第１の基準クロックの周期をＸ倍した周期を有する第１の試験レートクロックを生成する。そして、第２基準クロック生成部１３０内の位相同期部１３５は、第２の基準クロックを、第１試験レート生成部１６４におけるセット信号生成部２２０及びリセット信号生成部２９０内のタイミング遅延器２７０により生成された第１の試験レートクロックに位相同期させる。これにより、第１試験モジュール１６０及び第２試験モジュール１８０は、第１の試験パターン及び第２の試験パターンを位相同期して電子デバイス１００に供給することができる。
【００６７】
図３は、本実施形態に係る第２試験レート生成部１８２の構成を示す。第２試験レート生成部１８２は、参照クロック発振部３００と、参照クロック分周器３１０と、試験レートクロック分周器３２０と、位相検出器３３０と、位相調整部３３２と、フリップフロップ３４０と、ＡＮＤ素子３５０とを含む。
【００６８】
参照クロック発振部３００は、第２の基準クロックの周波数を２以上の整数倍した周波数の参照クロック（図中ＲＥＦＣＬＫ）を生成する。一例として、第２の基準クロックが２００ＭＨｚの場合に、第２試験モジュール１８０ａ内の第２試験レート生成部１８２は８００ＭＨｚの参照クロック、第２試験モジュール１８０ｂ内の第２試験レート生成部１８２は１．６ＧＨｚの参照クロックを生成する。ここで、参照クロック発振部３００は、電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）であってよい。
【００６９】
参照クロック分周器３１０は、参照クロック発振部３００が出力する参照クロックを分周し、第２試験モジュール１８０ａ内における第２の試験レートクロック（図中ＲＡＴＥＣＬＫ２）を生成する。ここで、第２試験モジュール１８０ａ内の参照クロック分周器３１０及び第２試験モジュール１８０ｂ内の参照クロック分周器３１０は、参照クロックを１／Ｌｃ及び１／Ｌｄにそれぞれ分周する。一例として、第２試験モジュール１８０ａ内の参照クロック分周器３１０は８００ＭＨｚの参照クロックを１／２（Ｌｃ＝２）に分周した４００ＭＨｚの第２の試験レートクロックを、第２試験モジュール１８０ｂ内の参照クロック分周器３１０は１．６ＧＨｚの参照クロックを１／２（Ｌｄ＝２）に分周した８００ＭＨｚの第２の試験レートクロックをそれぞれ生成する。
【００７０】
試験レートクロック分周器３２０は、参照クロック分周器３１０が出力する第２の試験レートクロックを分周し、第２の基準クロックと略同一の周波数を有する第２の試験レート分周クロックを生成する。ここで、第２試験モジュール１８０ａ内の試験レートクロック分周器３２０及び第２試験モジュール１８０ｂ内の試験レートクロック分周器３２０は、参照クロックを１／Ｎｃ及び１／Ｎｄにそれぞれ分周する。一例として、第２試験モジュール１８０ａ内の試験レートクロック分周器３２０は４００ＭＨｚの第２の試験レートクロックを１／２（Ｎｃ＝２）に分周した第２の試験レート分周クロックを、第２試験モジュール１８０ｂ内の試験レートクロック分周器３２０は８００ＭＨｚの第２の試験レートクロックを１／４（Ｎｄ＝４）に分周した第２の試験レート分周クロックをそれぞれ生成する。
【００７１】
位相検出器３３０は、第２の基準クロックと試験レート分周クロックの位相誤差を検出する。位相調整部３３２は、位相検出器３３０が検出した、第２の基準クロックと第２の試験レート分周クロックの位相誤差に基づき参照クロックの位相を調整し、第２の基準クロックに位相同期させる。
【００７２】
フリップフロップ３４０は、ドメインＣ及びＤ用のパターンスタート信号を、第２の基準クロックに同期して受け取る。ＡＮＤ素子３５０は、フリップフロップ３４０が受け取ったパターンスタート信号と、参照クロック分周器３１０が生成した第２の試験レートクロックとの論理積を出力することにより、パターンスタート信号が論理値“１”の場合に第２の試験レートクロックを第２ドライバ部１８４に供給する。
【００７３】
以上に示したように、第２試験モジュール１８０ａ〜ｂのそれぞれに設けられた第２試験レート生成部１８２は、第２の試験レート分周クロックを第２の基準クロックに位相同期させることにより、第２の基準クロックに位相同期された第２の試験レートクロックを生成することができる。ここで、第２の基準クロックは、第２基準クロック生成部１３０によって第１の試験レートクロックに位相同期されることから、第２試験レート生成部１８２は、第１の試験レートクロックと位相同期した第２の試験レートクロックを生成することができる。
【００７４】
図４は、本実施形態に係る第２ドライバ部１８４の構成を示す。第２ドライバ部１８４は、セット信号生成部４２０と、リセット信号生成部４６０と、ＳＲラッチ４１０と、第２ドライバ４００と、コンパレータ４７０と、論理比較部４８０とを含む。セット信号生成部４２０は、第２試験レート生成部１８２から受けた参照クロック及び第２の試験レートクロックに基づき、第２の試験パターンの立ち上がりエッジのタイミングを示すセット信号を生成し、リセット信号生成部４６０は、第２試験レート生成部１８２から受けた参照クロック及び第２の試験レートクロックに基づき、第２の試験パターンの立ち下がりエッジのタイミングを示すリセット信号を生成する。ここで、リセット信号生成部４６０は、セット信号生成部４２０と略同一の構成及び機能を有するため、セット信号生成部４２０との相違点を除き以下説明を省略する。
【００７５】
ＳＲラッチ４１０は、セット信号及びリセット信号を受けて、セット信号生成部４２０が生成したタイミングで出力を論理値“１”（セット）に変化させ、リセット信号生成部４６０が生成したタイミングで出力を論理値“０”（リセット）に変化させる。これにより、ＳＲラッチ４１０は、セット信号及びリセット信号に基づいて第２の試験パターンを生成する。コンパレータ４７０は、電子デバイス１００が試験パターンに応じて出力する出力信号が、予め定められた基準電位より大きいか否かを検出し、検出結果を論理比較部４８０に供給する。論理比較部４８０は、コンパレータ４７０による検出結果を出力信号の期待値と比較し、電子デバイス１００の良否を判定する。
【００７６】
セット信号生成部４２０は、試験パターン発生器４２４と、ＡＮＤ素子４２８と、タイミング遅延器４３０とを含む。
試験パターン発生器４２４は、参照クロックに同期して、第２の試験レートクロックのパルス毎に、当該パルスに対応する試験サイクルにおいて電子デバイス１００に供給すべき第２の試験パターンのセット信号を出力する。ここで、リセット信号生成部４６０内の試験パターン発生器４２４は、セット信号生成部４２０内の試験パターン発生器４２４と同様にして、電子デバイス１００に供給すべき第２の試験パターンのリセット信号を出力する。ＡＮＤ素子４２８は、試験パターン発生器４２４が出力するセット信号と、参照クロックとの論理積を出力する。
【００７７】
タイミング遅延器４３０は、第２の試験レートクロックにおけるそれぞれのパルスを遅延させて、第２の試験パターンを生成する。より具体的には、タイミング遅延器４３０は、試験パターン発生器４２４により第２の試験レートクロックのそれぞれのパルスに対応して出力された第２の試験パターンのセット信号をＡＮＤ素子４２８を介して受け取り、第２の試験パターンのセット信号のそれぞれのパルスを、第２の試験パターンに対応して定められた時間遅延させた遅延信号を生成する。同様に、リセット信号生成部４６０内のタイミング遅延器４３０は、試験パターン発生器４２４により出力された第２の試験パターンのリセット信号のそれぞれのパルスを、第２の試験パターンに対応して定められた時間遅延させた遅延信号を生成する。
【００７８】
タイミング遅延器４３０は、カウンタ４３２と、ＡＮＤ素子４３８と、可変遅延素子４５０とを含む。カウンタ４３２は、タイミング遅延器２７０内のカウンタ２７２と同様の構成を採り、セット信号のそれぞれのパルスを、当該パルスに対応して定められた粗遅延データに基づいて、参照クロックの整数倍遅延させたレベル信号をＺ端子に出力する。
【００７９】
ＡＮＤ素子４３８は、参照クロックと、カウンタ４３２から出力されるレベル信号との論理積をとることにより、カウンタ４３２から出力されるレベル信号を、参照クロックに同期したパルス信号に変換する。可変遅延素子４５０は、ＡＮＤ素子４３８が出力する、粗遅延データによって遅延されることによりそれぞれのパルスの位置が遅延されたセット信号を、第２の試験パターンに対応して定められた微小遅延データにより指定された微小遅延量遅延させ、ＳＲラッチ４１０のセット信号として出力する。
【００８０】
図５、図６、及び図７は、本実施形態に係る試験装置１０の動作タイミングを示す。
図５において、同期スタート信号供給部１１４は、試験の開始に先立ち第１の試験レートクロックの生成を第１試験モジュール１６０ｂに開始させる同期スタート信号を生成し、バスクロックの立ち上がり（図中“↑”）に同期して第１試験モジュール１６０ｂに供給する。次に、フリップフロップ１４６及び複数のフリップフロップ１４８は、バスクロックに同期スタート信号を第１の基準クロックに同期した同期スタート信号ＣＳＴＡＲＴに変換する。
【００８１】
次に、第１の基準クロックに同期した同期スタート信号を受け取ると、第１試験モジュール１６０ａ及び第１試験モジュール１６０ｂに設けられた第１試験レート生成部１６４及び第１ドライバ部１６６は、試験周波数発生器２３０により試験周期パルス信号を生成する。また、第１試験レート生成部１６４内の分周器２５０及びＮＯＲ素子２５２は、試験周期パルス信号に基づいて、第１の試験レート分周クロックＬＲＡＴＥＣＬＫ１を生成する。また、第１試験レート生成部１６４内のタイミング遅延器２７０は、試験周波数発生器２３０により生成された試験周期パルス信号に基づいて、第１の試験レートクロックＲＡＴＥＣＬＫ１を生成する。
【００８２】
第１の試験レートクロックを受けると、第２基準クロック生成部１３０内の位相同期部１３５は、可変周波数クロック発生器１３２が生成する第２の基準クロックと第１の試験レートクロックの位相誤差を減少させ、第１の試験レートクロックのパルス４以降において、第２の基準クロックを第１の試験レートクロックに位相同期させる。ここで、第２試験モジュール１８０ａにおける第２の試験レートクロック（図中ＲＡＴＥＣＬＫ２（Ｃ））及び第２試験モジュール１８０ｂにおける第２の試験レートクロック（図中ＲＡＴＥＣＬＫ２（Ｄ））のそれぞれは、第２試験レート生成部１８２によって第２の基準クロックに位相同期される。
【００８３】
試験制御部１１０内のパターンスタート信号生成部１１２は、第２の基準クロック及び第１の試験レートクロックの位相誤差を位相検出器１３６から受け取り、これらのクロックの位相が同期した場合又は所定期間内に同期すると判断した場合にパターンスタート信号を生成する。すなわち、パターンスタート信号生成部１１２は、第２の基準クロックが第１の試験レートクロックに位相同期した状態において、第１ドライバ部１６６及び第２ドライバ部１８４に電子デバイス１００に対する第１の試験パターン及び第２の試験パターンの供給を開始させるように、パターンスタート信号を生成する。
【００８４】
パターンスタート信号生成部１１２により生成されたパターンスタート信号は、フリップフロップ１４２、複数のフリップフロップ１４４、及び第１パターンスタート信号同期化部１５０を介して第１の試験レートクロックに同期されたパターンスタート信号ＰＳＴＡＲＴ＿ＡＢに変換される。そして、図６に示した第１の試験レートクロックのパルス９と同期して、パターンスタート信号“１”が第１試験モジュール１６０ａ〜ｂに供給される。
【００８５】
また、パターンスタート信号生成部１１２により生成されたパターンスタート信号は、フリップフロップ１４２、複数のフリップフロップ１４４、第１パターンスタート信号同期化部１５０、及び第２パターンスタート信号同期化部１５５を介して第２の基準クロックに同期されたパターンスタート信号ＰＳＴＡＲＴ＿ＣＤに変換される。そして、図７に示した第１の試験レートクロックのパルス１６と同期して、パターンスタート信号“１”が第２試験モジュール１８０ａ〜ｂに供給される。
【００８６】
ここで、第１ドライバ部１６６内のタイミング遅延器２７０及び第２ドライバ部１８４内のタイミング遅延器４３０は、パターンスタート信号に基づいて第１ドライバ部１６６及び第２ドライバ部１８４が第１の試験パターン及び第２の試験パターンを電子デバイス１００に対して同期して供給開始すべく、遅延量が設定される。これにより、第１試験モジュール１６０ａ〜ｂ及び第２試験モジュール１８０ａ〜ｂは、図７に示した第１の試験レートクロックのパルス１６と同期して第１の試験パターン及び第２の試験パターンを第１ドライバ２００及び第２ドライバ４００のそれぞれから電子デバイス１００に対して供給することができる。
【００８７】
以上に示したように、本実施形態に係る試験装置１０によれば、第２の基準クロックを第１の試験レートクロックに位相同期させることにより、第１の試験パターン及び第２の試験パターンを同期して電子デバイス１００に供給することができる。ここで、試験装置１０は、第１の基準クロックの周期を周期倍率Ｘ倍した周期を有する第１の試験レートクロックと、設定された周波数のクロックを可変周波数クロック発生器１３２により生成した第２の試験レートクロックとを併用する場合において、これらの位相及び周波数を一致させることができる。これにより、試験装置１０は、１又は複数の第１試験モジュール１６０及び１又は複数の第２試験モジュール１８０を用いて、動作周波数の異なるブロックを有する電子デバイス１００を精度良く試験することができる。
【００８８】
図８は、本実施形態の第１の変形例に係る試験装置１０の構成を示す。本変形例に係る試験装置１０は、試験制御部１１０と、クロック供給部８２０と、第１試験モジュール１６０ａ〜ｂと、第２試験モジュール１８０と、第３試験モジュール８８０とを備える。ここで、試験制御部１１０、第１試験モジュール１６０ａ〜ｂ、及び第２試験モジュール１８０は、図１に示した同一符号の部材と略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。また、第３試験モジュール８８０は、図１に示した第２試験モジュール１８０と略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。
【００８９】
クロック供給部８２０は、第１基準クロック生成部１２２と、第２基準クロック生成部１３０と、フリップフロップ１４２と、複数のフリップフロップ１４４と、フリップフロップ１４６と、複数のフリップフロップ１４８と、第１パターンスタート信号同期化部１５０と、第２パターンスタート信号同期化部１５５と、第３基準クロック生成部８３０と、第３パターンスタート信号同期化部８５５とを有する。ここで、第１基準クロック生成部１２２、第２基準クロック生成部１３０、フリップフロップ１４２、複数のフリップフロップ１４４、フリップフロップ１４６、複数のフリップフロップ１４８、第１パターンスタート信号同期化部１５０、及び第２パターンスタート信号同期化部１５５は、図１に示した同一符号の部材と略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。また、第３基準クロック生成部８３０と、フリップフロップ８５７を含む第３パターンスタート信号同期化部８５５とは、図１に示した第２基準クロック生成部１３０と、フリップフロップ１５７を含む第２パターンスタート信号同期化部１５５とそれぞれ略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。
【００９０】
第３基準クロック生成部８３０が有する可変周波数クロック発生器１３２は、予め定められた周波数域内で可変である第３の基準クロック（図中ＣＬＫ３）を生成する。第３基準クロック生成部８３０が有する位相同期部１３５は、第３の基準クロックを、第１試験モジュール１６０ｂから帰還される第１の試験レートクロックに位相同期させる。第３試験モジュール８８０内の第２試験レート生成部１８２は、第３の基準クロックに基づいて、第３の試験パターンを電子デバイス１００に供給する周期を示す第３の試験レートクロックを生成する。そして、第３試験モジュール８８０内の第２ドライバ部１８４は、第３の試験レートクロックに基づいて、第３の試験パターンを電子デバイス１００に供給する。
【００９１】
以上に示した第１の変形例に係る試験装置１０によれば、予め定められた周波数域内で可変である複数の基準クロックを、第１の試験レートクロックに位相同期させることにより、第１の試験パターン、第２の試験パターン、及び第３の試験パターンを位相同期して電子デバイス１００に供給することができる。
【００９２】
図９は、本実施形態の第２の変形例に係る試験装置１０の構成を示す。本変形例に係る試験装置１０は、試験制御部１１０と、クロック供給部９２０と、第１試験モジュール１６０と、第２試験モジュール１８０と、第３試験モジュール９６０と、第４試験モジュール９８０とを備える。ここで、試験制御部１１０、第１試験モジュール１６０、及び第２試験モジュール１８０は、図１に示した同一符号の部材と略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。また、第３試験モジュール９６０及び第４試験モジュール９８０は、図１に示した第１試験モジュール１６０ａ及び第２試験モジュール１８０と略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。
【００９３】
クロック供給部９２０は、第１基準クロック生成部１２２と、第２基準クロック生成部１３０と、フリップフロップ１４２と、複数のフリップフロップ１４４と、フリップフロップ１４６と、複数のフリップフロップ１４８と、第１パターンスタート信号同期化部１５０と、第２パターンスタート信号同期化部１５５と、第３基準クロック生成部９３０と、第３パターンスタート信号同期化部９５０と、第４パターンスタート信号同期化部９５５とを有する。ここで、第１基準クロック生成部１２２、第２基準クロック生成部１３０、フリップフロップ１４２、複数のフリップフロップ１４４、フリップフロップ１４６、複数のフリップフロップ１４８、第１パターンスタート信号同期化部１５０、及び第２パターンスタート信号同期化部１５５は、図１に示した同一符号の部材と略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。また、第３基準クロック生成部９３０と、複数のフリップフロップ９５２を含む第３パターンスタート信号同期化部９５０と、フリップフロップ９５７を含む第４パターンスタート信号同期化部９５５とは、図１に示した第２基準クロック生成部１３０と、複数のフリップフロップ１５２を含む第１パターンスタート信号同期化部１５０と、フリップフロップ１５７を含む第２パターンスタート信号同期化部１５５とそれぞれ略同一の構成及び機能を採るため、以下相違点を除き説明を省略する。
【００９４】
第３試験モジュール９６０内の第１試験レート生成部１６４は、第１基準クロック生成部１２２から供給される第１の基準クロックに基づいて、第３の試験パターンを電子デバイス１００に供給する周期を示す第３の試験レートクロックを生成する。第３試験モジュール９６０内の第１ドライバ部１６６は、第３の試験レートクロックに基づいて、第３の試験パターンを電子デバイス１００に供給する。
【００９５】
第３基準クロック生成部９３０が有する可変周波数クロック発生器１３２は、予め定められた周波数域内で可変である第３の基準クロック（図中ＣＬＫ３）を生成する。第３基準クロック生成部９３０が有する位相同期部１３５は、第３の基準クロックを、第３試験モジュール９６０から帰還される第３の試験レートクロックに位相同期させる。第４試験モジュール９８０内の第２試験レート生成部１８２は、第３の基準クロックに基づいて、第４の試験パターンを電子デバイス１００に供給する周期を示す第４の試験レートクロックを生成する。そして、第４試験モジュール９８０内の第２ドライバ部１８４は、第４の試験レートクロックに基づいて、第４の試験パターンを電子デバイス１００に供給する。
【００９６】
以上に示した第２の変形例に係る試験装置１０によれば、第１試験モジュール１６０及び第３試験モジュール９６０は、第１の基準クロックに基づいて、周期が異なる第１の試験レートクロック及び第３の試験レートクロックを生成する。そして、第２基準クロック生成部１３０は、予め定められた周波数域内で可変である第２の基準クロック及び第３の基準クロックを、第１の試験レートクロック及び第３の試験レートクロックにそれぞれ位相同期させることにより、第１の試験パターン、第２の試験パターン、第３の試験パターン、及び第４の試験パターンを位相同期して電子デバイス１００に供給することができる。
【００９７】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９８】
【発明の効果】
上記説明から明らかなように、本発明によれば、動作周波数の異なる複数のブロックを有する電子デバイスを精度良く試験する試験装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る試験装置１０の構成を示す。
【図２】本発明の実施形態に係る第１試験レート生成部１６４及び第１ドライバ部１６６の構成を示す。
【図３】本発明の実施形態に係る第２試験レート生成部１８２の構成を示す。
【図４】本発明の実施形態に係る第２ドライバ部１８４の構成を示す。
【図５】本発明の実施形態に係る試験装置１０の第１の動作タイミングを示す。
【図６】本発明の実施形態に係る試験装置１０の第２の動作タイミングを示す。
【図７】本発明の実施形態に係る試験装置１０の第３の動作タイミングを示す。
【図８】本実施形態の第１の変形例に係る試験装置１０の構成を示す。
【図９】本実施形態の第２の変形例に係る試験装置１０の構成を示す。
【符号の説明】
１０  試験装置
１００  電子デバイス
１１０  試験制御部
１１２  パターンスタート信号生成部
１１４  同期スタート信号供給部
１２０  クロック供給部
１２２  第１基準クロック生成部
１３０  第２基準クロック生成部
１３２  可変周波数クロック発生器
１３４  可変周波数クロック分周器
１３５  位相同期部
１３６  位相検出器
１３８  位相調整部
１４０  試験レートクロック分周器
１４２  フリップフロップ
１４４  フリップフロップ
１４６  フリップフロップ
１４８  フリップフロップ
１５０  第１パターンスタート信号同期化部
１５２  フリップフロップ
１５５  第２パターンスタート信号同期化部
１５７  フリップフロップ
１６０ａ〜ｂ  第１試験モジュール
１６２  段数合わせ部
１６４  第１試験レート生成部
１６６  第１ドライバ部
１８０ａ〜ｂ  第２試験モジュール
１８２  第２試験レート生成部
１８４  第２ドライバ部
２００  第１ドライバ
２１０  ＳＲラッチ
２２０  セット信号生成部
２３０  試験周波数発生器
２３２  カウンタ
２３４  フリップフロップ
２３６  セレクタ
２３８  加算器
２４０  レジスタ
２４２  ＯＲ素子
２４４  ＡＮＤ素子
２５０  分周器
２５２  ＮＯＲ素子
２５４  ＡＮＤ素子
２５６  ＡＮＤ素子
２５８  ＡＮＤ素子
２６０  試験パターン発生器
２７０  タイミング遅延器
２７２  カウンタ
２７４  フリップフロップ
２７６  セレクタ
２７８  加算器
２８０  レジスタ
２８２  ＡＮＤ素子
２８４  ＡＮＤ素子
２８６  可変遅延素子
２９０  リセット信号生成部
２９２  コンパレータ
２９５  論理比較部
３００  参照クロック発振部
３１０  参照クロック分周器
３２０  試験レートクロック分周器
３３０  位相検出器
３３２  位相調整部
３４０  フリップフロップ
３５０  ＡＮＤ素子
４００  第２ドライバ
４１０  ＳＲラッチ
４２０  セット信号生成部
４２４  試験パターン発生器
４２８  ＡＮＤ素子
４３０  タイミング遅延器
４３２  カウンタ
４３８  ＡＮＤ素子
４５０  可変遅延素子
４６０  リセット信号生成部
４７０  コンパレータ
４８０  論理比較部
８２０  クロック供給部
８３０  第３基準クロック生成部
８５５  第３パターンスタート信号同期化部
８５７  フリップフロップ
８８０  第３試験モジュール
９２０  クロック供給部
９３０  第３基準クロック生成部
９５０  第３パターンスタート信号同期化部
９５２  フリップフロップ
９５５  第４パターンスタート信号同期化部
９５７  フリップフロップ
９６０  第３試験モジュール
９８０  第４試験モジュール
【図１】
2004361343.tif 000003
【図２】
2004361343.tif 000004
【図３】
2004361343.tif 000005
【図４】
2004361343.tif 000006
【図５】
2004361343.tif 000007
【図６】
2004361343.tif 000008
【図７】
2004361343.tif 000009
【図８】
2004361343.tif 000010
【図９】
2004361343.tif 000011