(57)【要約】【課題】デバイスプログラムのホールド命令に関する記述上の制限をなくす構成とすることで、デバイスプログラムを作成するユーザの負担を軽減し、短時間でデバイスプログラムを記述することができるアドレスパターン発生装置及び半導体集積回路試験装置を提供する。【解決手段】メモリアドレス変換部１２は、奇数行演算回路２０に設けられた演算コマンドが格納された記憶部をアクセスするためのメモリアドレスＡ１２を、所定の変換法則に従って、デバイスプログラムの偶数行に記述された演算コマンドのみをアクセスするメモリアドレスＡ２１と奇数行に記述された演算コマンドのみをアクセスするメモリアドレスＡ２２とに変換する。タイミング調整部２２は、メモリアドレス変換部１２の変換によって生ずる偶数行演算回路１８の演算結果Ｄ１１と奇数行演算回路２０の演算結果Ｄ１２とのずれを調整する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
予め生成されたデバイスプログラムに従って被試験対象に印加するアドレスパターンを発生するアドレスパターン発生装置であって、
前記デバイスプログラムに従った演算命令群を記憶する記憶部を備え、当該記憶部に記憶された演算命令群の内、入力されるアドレスで指定される記憶領域に記憶された演算命令の演算を行う並列に設けられた演算部と、
前記並列に設けられた演算部の内、一方の演算部に対するアドレスを所定の変換規則に従って変換し、前記演算部の各々に入力されるアドレスとするアドレス変換部と、
前記演算部における演算を停止させ、その演算結果を保持するホールド命令が入力された場合に、当該ホールド命令に関して所定の条件が満たされないときには前記演算部で演算された演算結果を選択させるための選択命令を出力し、前記所定の条件が満たされたときには前記演算部の各々にホールド命令を出力するホールド命令制御部と、
前記ホールド命令制御部から出力される前記選択命令に従って前記演算部の演算結果の各々を選択して、その出力タイミングを調整する調整部と
を備えることを特徴とするアドレスパターン発生装置。
【請求項２】
前記演算部は、自身の前回の演算結果を用いて、入力されるアドレスで指定される記憶領域に記憶された演算命令の演算を行う第１演算部と、
前記第１演算部の前回の演算結果を用いて、入力されるアドレスで指定される記憶領域に記憶された演算命令の演算を行う第２演算部と
からなることを特徴とする請求項１記載のアドレスパターン発生装置。
【請求項３】
前記アドレス変換部は、前記第１演算部に対するアドレスを前記所定の変換規則に従って変換し、前記第１演算部及び前記第２演算部のそれぞれに入力されるアドレスとすることを特徴とする請求項２記載のアドレスパターン発生装置。
【請求項４】
前記調整部から出力される演算結果を合成して前記アドレスパターンとする合成部を備えることを特徴とする請求項１から請求項３の何れか一項に記載のアドレスパターン発生装置。
【請求項５】
請求項１から請求項４の何れか一項に記載のアドレスパターン発生装置を備えることを特徴とする半導体集積回路試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験対象としての半導体集積回路に印加するアドレスパターンを発生するアドレスパターン発生装置、及び、当該アドレスパターン発生装置を備える半導体集積回路試験装置に関する。
【０００２】
【従来の技術】
いわゆるＩＣテスタといわれる半導体集積回路試験装置は、予めユーザによってプログラムされたデバイスプログラムに従って、被試験対象としての半導体集積回路にアドレスパターン及び試験パターンを印加し、半導体集積回路から得られる信号と予め定められた期待値とを比較してパス・フェイルを判定し、この判定結果に基づいて半導体集積回路の良否を試験するものである。上記のアドレスパターン及び試験パターンを印加するために、半導体集積回路試験装置にはアドレスパターン発生装置及び試験パターン発生装置が設けられる。
【０００３】
近年、被試験対象としての半導体集積回路の動作速度が向上しているため、半導体集積回路試験装置も高速化が図られている。特に、上記のアドレスパターン発生装置は、アドレスパターンを発生させる回路構成を並列化し、基準クロックに同期して各々の回路を動作させて演算させることにより、基準クロックの１クロックで２つのアドレスパターンを発生させることで高速化を図っている。
【０００４】
アドレスパターン発生装置にどのようなアドレスパターンを発生させるかは、ユーザによってプログラムされたデバイスプログラムの記述に従うわけであるが、アドレスパターン発生回路が並列化されているため、デバイスプログラムを記述する際には、一方の回路に行わせる演算命令を偶数行に記述し、他方の回路に行わせる演算命令を奇数行に記述しなければならない。このような記述方法によりユーザによりプログラムされたデバイスプログラムに従って、アドレスパターン発生装置はプログラム通りにアドレスパターンを発生する。尚、回路を並列化することで高速化を図ったパターン発生器の例については、例えば特開平７−１９８７９９に開示された内容を参照されたい。
【０００５】
【発明が解決しようとする課題】
ところで、被試験対象としての半導体集積回路の試験においては、演算により逐次変化するアドレスパターンが発生している途中で、一時的に演算によるアドレスパターンの発生を停止させて、所定の時間同一のアドレスパターンを維持させることがある。尚、以下においては、この動作をホールド動作という。
【０００６】
このホールド動作を行わせるためには、ユーザがデバイスプログラムを記述する際にホールド命令とホールド動作を維持する回数（以下、維持回数という）とを記述すればよい。デバイスプログラムにホールド命令が記述されている場合には、ホールド命令が記述された行の演算結果が、記述された維持回数分の演算を行うために要する時間の間保持される。この時間が経過すると、ホールド命令が記述された行の次の行に記述されている演算命令に相当する演算が行われる。
【０００７】
しかしながら、上述したように、デバイスプログラムは、一方の回路に行わせる演算命令を偶数行に記述し、他方の回路に行わせる演算命令を奇数行に記述しなければならない。このため、ホールド命令とともに記述する維持回数は２の倍数に制限される。また、従来のアドレスパターン発生装置は、演算時間を短縮するため、並列化された回路の一方の演算結果を用いて両方の回路が次の演算を行うように構成されている。このため、デバイスプログラムにおいては、演算結果を用いる方の回路に行わせる演算命令が記述された行にのみホールド命令を記述しなければならないという制限があった。このように、従来においては、装置の構成が原因でデバイスプログラムの記述に制限が多く、デバイスプログラムを作成するのにユーザに負担を強いり、またデバイスプログラムの作成が長時間化する傾向があるという問題があった。
【０００８】
本発明は上記事情に鑑みてなされたものであり、デバイスプログラムのホールド命令に関する記述上の制限をなくす構成とすることで、デバイスプログラムを作成するユーザの負担を軽減し、短時間でデバイスプログラムを記述することができるアドレスパターン発生装置及び半導体集積回路試験装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明のアドレスパターン発生装置は、予め生成されたデバイスプログラムに従って被試験対象に印加するアドレスパターンを発生するアドレスパターン発生装置であって、前記デバイスプログラムに従った演算命令群を記憶する記憶部を備え、当該記憶部に記憶された演算命令群の内、入力されるアドレスで指定される記憶領域に記憶された演算命令の演算を行う並列に設けられた演算部（１８、２０）と、前記並列に設けられた演算部の内、一方の演算部に対するアドレスを所定の変換規則に従って変換し、前記演算部の各々に入力されるアドレスとするアドレス変換部（１２）と、前記演算部における演算を停止させ、その演算結果を保持するホールド命令が入力された場合に、当該ホールド命令に関して所定の条件が満たされないときには前記演算部で演算された演算結果を選択させるための選択命令を出力し、前記所定の条件が満たされたときには前記演算部の各々にホールド命令を出力するホールド命令制御部（１６）と、前記ホールド命令制御部から出力される前記選択命令に従って前記演算部の演算結果の各々を選択して、その出力タイミングを調整する調整部（２２）とを備えることを特徴としている。
この発明によれば、デバイスプログラムに応じた命令群を記憶し、演算部に設けられた記憶部の所定の領域を指定するために入力されるアドレスを所定の変換規則に従って変換するとともに、入力されるホールド命令の条件に応じてホールド命令又は選択命令を出力し、選択命令に応じて演算部の各々から出力される演算結果を選択して出力タイミングを調整するようにしているため、装置構成に起因するデバイスプログラムにおけるホールド命令の記述上の制限がなくなる。その結果として、デバイスプログラムを作成するユーザの負担を軽減し、短時間でデバイスプログラムを記述することができる。
また、本発明のアドレスパターン発生装置は、前記演算部が、自身の前回の演算結果を用いて、入力されるアドレスで指定される記憶領域に記憶された演算命令の演算を行う第１演算部（２０）と、前記第１演算部の前回の演算結果を用いて、入力されるアドレスで指定される記憶領域に記憶された演算命令の演算を行う第２演算部（１８）とからなることを特徴としている。
また、本発明のアドレスパターン発生装置は、前記アドレス変換部が、前記第１演算部に対するアドレスを前記所定の変換規則に従って変換し、前記第１演算部及び前記第２演算部のそれぞれに入力されるアドレスとすることを特徴としている。
また、本発明のアドレスパターン発生装置は、前記調整部から出力される演算結果を合成して前記アドレスパターンとする合成部（２４）を備えることを特徴としている。
本発明の半導体集積回路試験装置は、上記の何れかに記載のアドレスパターン発生装置を備えることを特徴としている。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態によるアドレスパターン発生装置及び半導体集積回路試験装置について詳細に説明する。図１は、本発明の一実施形態によるアドレスパターン発生装置の主要部の構成を示すブロック図である。図１に示すアドレスパターン発生装置は、メモリアドレス分割部１０、メモリアドレス変換部１２、ホールド信号分割部１４、ホールド信号制御部１６、偶数行演算回路１８、奇数行演算回路２０、タイミング調整部２２、及び合成部２４を含んで構成される。
【００１１】
アドレスパターン発生装置は、被試験対象としての被試験デバイス５０に印加するカラムアドレスを演算により発生するカラムアドレス演算部とロウアドレスを発生するロウアドレス演算部とを備えるが、図１においてはカラムアドレスを発生するカラムアドレス演算部のみを図示している。不図示のロウアドレス演算部は、図１に示す構成と同様の構成である。尚、図１に示したアドレスパターン発生装置は、図示しない基準発振器が発生する基準クロックＣＬＫに同期して動作する。基準クロックＣＬＫは、数十ＭＨｚ〜百ＭＨｚ程度の周波数である。
【００１２】
本実施形態のアドレスパターン発生装置は、不図示の制御部が予めユーザによりプログラミングされたデバイスプログラムに従って装置各部の動作を制御することで、デバイスプログラムに記述された通りのアドレスパターンを発生する。デバイスプログラムは、ユーザがエディタ等を用いて予め作成し、コンパイル装置を用いて機械語に変換しておく。
【００１３】
そして、被試験デバイス５０を試験する前に、機械語に変換された複数の演算命令を含む演算命令群を偶数行演算回路１８及び奇数行演算回路２０が備える記憶部（図示省略）にそれぞれ記憶させておく。尚、偶数行演算回路１８が備える記憶部に記憶される内容と奇数行演算回路２０が備える記憶部に記憶される内容とは同一である。以下の説明においては、ユーザが作成したデバイスプロクラムをソースプログラムといい、コンパイル装置により変換されたデバイスプログラムを実行プログラムという。
【００１４】
ここで、ソースプログラムの形式について説明する。図２は、ユーザが作成するソースプログラムの形式の例を示す図である。図２に示すように、ソースプログラムは複数の行からなり、各々の行は演算命令を発生させるための演算コマンド（演算命令）を記述する第１フィールドと、偶数行演算回路１８又は奇数行演算回路２０における演算を停止させ、その演算結果を保持する動作（以下、ホールド動作という）を行わせるホールド命令を記述する第２フィールドからなる。ソースプログラムの各行の第１フィールドには、１つのアドレスパターンを発生させるための演算コマンド（演算命令）が記述される。
【００１５】
ソースプログラムの偶数行（行番号が偶数の行）の第１フィールドには、図１中の偶数行演算回路１８に対して行わせる演算の演算命令が記述され、奇数行（行番号が奇数の行）の第１フィールドには、図１中の奇数行演算回路２０に対して行わせる演算の演算命令が記述される。また、ホールド命令は、第１フィールドに記述された演算命令により行われた演算の演算結果を保持する場合に、その行の第２フィールド記述される。
【００１６】
尚、第２フィールドには、ホールド動作を維持する回数（以下、維持回数という）とを記述することができる。維持回数を省略した場合（図２中の第３行目及び第６行目に記述したように、ホールド命令“ＨＯＬＤ”のみを記述した場合）には、基準クロックＣＬＫの１周期分だけホールド動作が行われ、維持回数を記述した場合（例えば、“ＨＯＬＤ×２”と記述した場合）には、基準クロックＣＬＫの１周期に記述した維持回数をかけた間、ホールド動作が行われる。このホールド動作は、偶数行及び奇数行の何れの行にも記述することができる。
【００１７】
尚、図２に示した例では、演算コマンドを記述するフィールドが１つだけ示されているが、実際には被試験デバイス５０に対してカラムアドレスとロウアドレスとを印加しなければならないため、カラムアドレスを発生させる演算コマンドを記述するためのフィールドと、ロウアドレスを発生させる演算コマンドを記述するためのフィールドとが設けられる。
【００１８】
ユーザにより作成されたソースプログラムを実行プログラムに変換するために、図示しないコンパイル装置が用いられる。このコンパイル装置は、パーソナルコンピュータ又はワークステーションにより実現される。図１に示すように、本実施形態のアドレスパターン発生装置は、偶数行演算回路１８と奇数行演算回路２０とを並列に備えている。そして、高速化を図るため、ソースプログラムの偶数行の演算コマンドを実行する偶数行演算回路１８（第２演算部）は奇数行演算回路２０（第１演算部）の演算結果を用いて演算を行い、ソースプログラムの奇数行の演算コマンドを実行する奇数行演算回路２０は、自らの演算結果を用いて演算を行うようにしている。
【００１９】
このため、コンパイル装置は以下に示す変換規則に従って、ソースプログラムを実行プログラムに変換している。つまり、ソースプログラムの偶数行に記述された演算コマンドを変換する場合には、その行に記述された演算コマンドに従って変換し、奇数行に記述された演算コマンドを変換する場合には、１行前の偶数行に記述された演算コマンドとその行に記述された演算コマンドとを考慮して変換する。
【００２０】
例えば、図２に示したプログラムの第２行目（偶数行）及び第３行目（奇数行）に演算コマンドとして、値をインクリメントさせる命令「Ｘ＝Ｘ＋１」が記述されている場合を考える。この場合には、第２行目の演算コマンドは、そのまま「Ｘ＝Ｘ＋１」を示す機械語に変換されるが、第３行目の演算コマンドは、第２行目の演算コマンドと第３行目の演算コマンドとを考慮して、値を「２」だけ増加させる「Ｘ＝Ｘ＋２」を示す機械語に変換される。
【００２１】
図１に戻り、メモリアドレス分割部１０は、入力されるメモリアドレスＡ１を、偶数行演算回路１８に設けられた記憶部をアクセスするメモリアドレスＡ１１と、奇数行演算回路２０に設けられた記憶部をアクセスするメモリアドレスＡ１２とに分割する。つまり、メモリアドレスＡ１は、偶数行演算回路１８と奇数行演算回路２０とを並列して動作させるために、ソースプログラムにホールド命令が記述されてないとした場合においては基準クロックの半周期毎にメモリアドレスＡ１１とメモリアドレスＡ１２が交互に現れるものであるため、これらを分割するために設けられる。
【００２２】
メモリアドレス変換部１２は、メモリアドレス分割部１０から出力されるメモリアドレスＡ１２を以下に示す変換規則に従って変換して、メモリアドレスＡ２１を偶数行演算回路１８へ出力するとともに、メモリアドレスＡ２２を奇数行演算回路２０へ出力する。つまり、メモリアドレス変換部１２は、メモリアドレスＡ１２の最下位ビットを「０」としたメモリアドレス（これを、変換後アドレスという）をメモリアドレスＡ２１として出力し、変換後アドレスに値「１」を加えたメモリアドレスをメモリアドレスＡ２２として出力する。かかる変換を行うのは、ホールド命令が記述されたばあいであっても、図２に示すソースプログラムに記述された偶数行の演算コマンドの演算が偶数行演算回路１８で行われ、奇数行の演算コマンドの演算が奇数行演算回路２０で行われるようにするためである。
【００２３】
ホールド信号分割部１４は、入力されるホールド信号Ｓ１を、偶数行演算回路１８に対するホールド信号Ｓ１１と、奇数行演算回路２０に対するホールド信号Ｓ１２とに分割する。つまり、上記のメモリアドレスＡ１と同様に、ホールド信号Ｓ１は、偶数行演算回路１８に対するものと奇数行演算回路２０に対するものとが交互に現れるものであるため、これらを分割するために設けられる。
【００２４】
ホールド信号制御部１６は、ホールド信号Ｓ１１及びホールド信号Ｓ１２の何れかが入力されてから、ホールド信号Ｓ１１及びホールド信号Ｓ１２が以下の条件を満足した場合にはホールド信号Ｓ２０を出力し、この条件を満足しない場合にはホールド信号Ｓ１１及びホールド信号Ｓ１２に応じて選択信号Ｓ２１及び選択信号Ｓ２２の少なくとも一方を出力する。つまり、ホールド信号Ｓ１１及びホールド信号Ｓ１２の何れかが入力された後に再度ホールド信号Ｓ１１及びホールド信号Ｓ１２の何れかが入力された場合、又は、ホールド信号Ｓ１１とホールド信号Ｓ１２とが同時に入力された場合にホールド信号Ｓ２０を出力する。
【００２５】
図３は、ホールド信号制御部１６の内部構成を示すブロック図である。図３に示すように、ホールド信号Ｓ１１とホールド信号Ｓ１２とが同時に入力された場合には、ＡＮＤ回路Ｇ１の出力が「１」となるため、ＯＲ回路Ｇ２の出力が「１」となって、値が「１」のホールド信号Ｓ２０が出力される。ホールド信号Ｓ１１及びホールド信号Ｓ１２の何れか一方が入力された場合には、ホールド信号Ｓ２０は出力されないが、選択信号Ｓ２１，Ｓ２２が出力される。再度、ホールド信号Ｓ１１及びホールド信号Ｓ１２の何れか一方が入力されると、選択信号Ｓ２１，Ｓ２２の出力は停止されるが、ホールド信号Ｓ２０が出力される。
【００２６】
偶数行演算回路１８及び奇数行演算回路２０は、不図示の記憶部に記憶している演算コマンドの内、メモリアドレスＡ２１，Ａ２２で指定される記憶領域に記憶されている演算コマンドの演算を行い、演算結果Ｄ１１，Ｄ１２をそれぞれ出力する。尚、偶数行演算回路１８は、奇数行演算回路２０の前回の演算結果を用いて演算を行い、奇数行演算回路２０は、自らの前回の演算結果を用いて演算を行う。尚、ホールド信号制御部１６は、ホールド信号Ｓ２０が入力された場合には、ホールド信号Ｓ２０が入力されている間、演算を停止する。
【００２７】
タイミング調整部２２は、ホールド信号制御部１６から出力される選択信号Ｓ２１，Ｓ２２に従って、偶数行演算回路１８から出力される演算結果Ｄ１１及び奇数行演算回路２０から出力される演算結果Ｄ１２の各々を選択して、その出力タイミングを調整する。
【００２８】
具体的には、タイミング調整部２２は、選択信号Ｓ２１が「０」の場合には、基準クロックＣＬＫの同じ周期において偶数行演算回路１８から出力された演算結果Ｄ１１を選択し、選択信号Ｓ２１が「１」の場合には、基準クロックＣＬＫの前の周期において奇数行演算回路２０から出力された演算結果Ｄ１２を選択してパターンＤ２１として出力する。また、選択信号Ｓ２２が「０」の場合には、基準クロックＣＬＫの同じ周期において奇数行演算回路２０から出力された演算結果Ｄ１２を選択し、選択信号Ｓ２２が「１」の場合には、基準クロックＣＬＫの同じ周期において偶数行演算回路１８から出力された演算結果Ｄ１１を選択してパターンＤ２２として出力する。
【００２９】
このように、選択信号Ｓ１１，Ｓ１２に基づいてタイミング調整部２２が偶数行演算回路１８の演算結果Ｄ１１と奇数行演算回路２０の演算結果Ｄ１２とを選択して調整するのは以下の理由による。つまり、ソースプログラムの偶数行に記述された演算コマンドの演算は偶数行演算回路１８で行われ、奇数行に記述された演算コマンドの演算は奇数行演算回路２０で行われなければならない。
【００３０】
しかしながら、基準クロックＣＬＫの奇数回ホールド動作をさせるホールド命令がソースプログラムに記述されていると、偶数行に記述された演算コマンドの演算が奇数行演算回路２０で行われ、奇数行に記述された演算コマンドの演算が偶数行演算回路１８で行われる事態が生ずる。これを防止するために、偶数演算回路１８及び奇数行演算回路２０に設けられた記憶部をアクセスするためのメモリアドレスＡ１をメモリアドレス変換部１２で変換している。
【００３１】
かかる変換によって、偶数行に記述された演算コマンドの演算が奇数行演算回路２０で行われ、奇数行に記述された演算コマンドの演算が偶数行演算回路１８で行われることになるが、ユーザが意図したものと異なるアドレスパターンが発生することになる。このため、タイミング調整部２２が選択信号Ｓ２１，Ｓ２２に基づいて、偶数行演算回路１８の演算結果Ｄ１１と奇数行演算回路２０の演算結果Ｄ１２とを選択して調整することで、ユーザが意図した通りのアドレスパターン発生を可能としている。
【００３２】
合成部２４は、タイミング調整部２２から出力されるパターンＤ２１、Ｄ２２をマルチプレクスしたアドレスパターンＤ３１を基準クロックＣＬＫの半周期に同期して被試験デバイス５０に印加する。
【００３３】
次に、本発明の一実施形態によるアドレスパターン発生装置の動作について説明する。図４は、本発明の一実施形態によるアドレスパターン発生装置の動作の一例を示すタイミングチャートである。以下の説明においては、ユーザが図２に示すソースプログラムを作成し、このソースプログラムに応じたアドレスパターンを発生させるときの動作を説明する。
【００３４】
図２に示すソースプログラムは、演算コマンド［０］〜演算コマンド［３］の演算を順次行った後、演算コマンド［３］の演算結果が一度保持され、次いで演算コマンド［４］〜演算コマンド［６］の演算を順次行った後で演算コマンド［６］の演算結果が一度保持され、そして演算コマンド［７］〜演算コマンド［９］の演算を順次行うものである。
【００３５】
図２に示すソースプログラムを作成したときに入力されるアドレスパターンＡ１を図４に示す。図４に示すアドレスパターンＡ１は、演算コマンド［０］，［１］，［２］，［３］，［３］，［４］，［５］，［６］，［６］，［７］，［８］，［９］…を順に演算させるための演算コマンドが格納されたアドレスをアクセスするためのメモリアドレスａ０，ａ１，ａ２，ａ３，ａ３，ａ４，ａ５，ａ６，ａ６，ａ７，ａ８，ａ９が基準クロックＣＬＫの半周期毎に現れるパターンである。尚、偶数行演算回路１８及び奇数行演算回路２０の記憶部にはソースプログラムの偶数行に記述された演算コマンドが偶数アドレスに記憶され、奇数行に記述された演算コマンドが奇数アドレスに記憶されている。
【００３６】
このメモリアドレスＡ１はメモリアドレス分割部１０において分割されて、基準クロックＣＬＫを周期とした図４に示すメモリアドレスＡ１１，Ａ１２が出力される。尚、ここで、ソースプログラムの奇数行に記述された演算コマンド［３］，［５］を演算させるためのメモリアドレスａ３，ａ５がメモリアドレスＡ１１の一部として出力され、偶数行に記述された演算コマンド［４］，［６］を演算させるためのメモリアドレスａ４，ａ６がメモリアドレスＡ１２の一部として出力される点に注意されたい。
【００３７】
メモリアドレスＡ１１，Ａ１２がメモリアドレス変換部１２に入力されると、メモリアドレス変換部１２は、メモリアドレスＡ１２の最下位ビットを「０」にする。これによって、基準クロックＣＬＫを周期としたメモリアドレスａ１，ａ３，ａ４，ａ６，ａ７，ａ９がメモリアドレスａ０，ａ２，ａ４，ａ６，ａ６，ａ８に変換され、アドレスパターンＡ２１として偶数行演算回路１８へ出力される。
【００３８】
また、メモリアドレスＡ１２の最下位ビットを「０」にして変換されたメモリアドレスａ０，ａ２，ａ４，ａ６，ａ６，ａ８は、「１」が加えられてメモリアドレスａ１，ａ３，ａ５，ａ７，ａ７，ａ９に変換され、アドレスパターンＡ２２として奇数行演算回路２０へ出力される。アドレスパターンＡ２１，Ａ２２が偶数行演算回路１８及び奇数行演算回路２０にそれぞれ入力されると、各々に設けられた記憶部からアドレスパターンで指定される記憶領域に記憶された演算コマンドが読み出されて演算が行われ、その結果が演算結果Ｄ１１，Ｄ１２としてそれぞれ出力される。
【００３９】
一方、ホールド信号Ｓ１はメモリアドレスＡ１と同期してホールド信号分割部１４に入力されて分割され、ホールド信号Ｓ１１，Ｓ１２として出力される。ホールド信号Ｓ１１がホールド信号制御部１６に入力されると、図４に示す通り選択信号Ｓ２１及びＳ２２が出力される。選択信号Ｓ２１、Ｓ２２が出力されている間（選択信号Ｓ２１、Ｓ２２の値が「１」の間）、タイミング調整部２２は、基準クロックＣＬＫの前の周期において奇数行演算回路２０から出力された演算結果Ｄ１２（ｄ３，ｄ５）を選択してパターンＤ２１として出力し、基準クロックＣＬＫの同じ周期において偶数行演算回路１８から出力された演算結果Ｄ１１（ｄ４，ｄ６）を選択してパターンＤ２２として出力する。
【００４０】
ホールド信号Ｓ１２がホールド信号制御部１６に入力されると、ホールド信号制御部１６から偶数行演算回路１８及び奇数行演算回路２０へホールド信号Ｓ２０が出力されてホールド動作が行われる。ホールド信号Ｓ２０が出力された時点において、選択信号Ｓ２１，Ｓ２２の値は「０」となり、タイミング調整部２２は、基準クロックＣＬＫの同じ周期において偶数行演算回路１８から出力された演算結果Ｄ１１（ｄ６，ｄ８）を選択してパターンＤ２１として出力し、基準クロックＣＬＫの同じ周期において奇数行演算回路２０から出力された演算結果Ｄ１２（ｄ７，ｄ９）を選択してパターンＤ２２として出力する。
【００４１】
タイミング調整部２２から出力されたパターンＤ２１，Ｄ２２は合成部２４へ入力され、マルチプレクスされてアドレスパターンＤ３１として被試験デバイス５０に印加される。以上の動作を繰り返して順次アドレスパターンが被試験デバイス５０に印加される。以上、本発明の一実施形態によるアドレスパターン発生装置及び半導体集積回路試験装置について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、デバイスプログラムに応じた命令群を記憶し、演算部に設けられた記憶部の所定の領域を指定するために入力されるアドレスを所定の変換規則に従って変換するとともに、入力されるホールド命令の条件に応じてホールド命令又は選択命令を出力し、選択命令に応じて演算部の各々から出力される演算結果を選択して出力タイミングを調整するようにしているため、装置構成に起因するデバイスプログラムにおけるホールド命令の記述上の制限がなくなるという効果がある。その結果として、デバイスプログラムを作成するユーザの負担を軽減し、短時間でデバイスプログラムを記述することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態によるアドレスパターン発生装置の主要部の構成を示すブロック図である。
【図２】ユーザが作成するソースプログラムの形式の例を示す図である。
【図３】ホールド信号制御部１６の内部構成を示すブロック図である。
【図４】本発明の一実施形態によるアドレスパターン発生装置の動作の一例を示すタイミングチャートである。
【符号の説明】
１８　　偶数行演算回路（演算部、第２演算部）
２０　　奇数行演算回路（演算部、第１演算部）
１２　　メモリアドレス変換部（アドレス変換部）
１６　　ホールド信号制御部（ホールド命令制御部）
２２　　タイミング調整部（調整部）
２４　　合成部
【図１】
2004117163.tif 000003
【図２】
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【図３】
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【図４】
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