(57)【要約】【課題】ＲＡＭのテスト回路規模を縮小し、コストを削減できる半導体集積回路装置を得る。【解決手段】半導体集積回路装置のテストアドレス発生部１１０がＲＡＭ１５０のリードポートのアドレス入力のビット数とライトポートのアドレス入力のビット数の和１０に等しい数のシフトレジスタを備え２１０の周期を持つ擬似乱数を発生し、発生する擬似乱数をクロックサイクル毎に直列信号ＳＯとして出力し、アドレス用シフトレジスタ１４０が直列信号ＳＯを入力し並列出力信号をＲＡＭ１５０のリードポートとライトポートに交互に出力する。【選択図】　　　　図１
2004110996.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のポートを含んだマルチポートのＲＡＭと、
直列に接続された複数のレジスタを含み、直列信号を入力し前記複数のレジスタの出力から並列信号を前記ＲＡＭに伝達する直列シフトレジスタとを備え、
前記複数のレジスタの出力は、該複数のレジスタの直列接続されている順に交互に前記第１および第２のポートのアドレス入力に接続されることを特徴とする半導体集積回路装置。
【請求項２】
直列に接続された複数のレジスタを含み、擬似乱数を発生して直列信号として直列シフトレジスタに与える擬似乱数発生手段を備え、
第１および第２のポートのそれぞれアドレス入力のビット数と前記擬似乱数発生手段の複数のレジスタの個数とは同数であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
直列に接続された複数のレジスタを含み、擬似乱数を発生して直列信号として直列シフトレジスタに与える擬似乱数発生手段を備え、
前記擬似乱数発生手段の複数のレジスタの個数は、前記第１のポートのアドレス入力のビット数と前記第２のポートのアドレス入力のビット数との和に等しいことを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
擬似乱数発生手段が、２ｌ（ｌは前記第１のポートのアドレス入力のビット数）の周期を持つ擬似乱数を発生することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
擬似乱数発生手段が、２ｌ（ｌは前記第１のポートのアドレス入力のビット数）の周期より１少ない周期を持つ擬似乱数を発生することを特徴とする請求項３記載の半導体集積回路装置。
【請求項６】
シングルポートのＲＡＭと、
直列に接続された複数のレジスタを含み、直列信号を入力し前記複数のレジスタの出力から並列信号を前記ＲＡＭに伝達する直列シフトレジスタとを備え、
前記複数のレジスタのうち、該複数のレジスタの直列接続されている順に１つおきに位置するレジスタの出力が前記ＲＡＭのアドレス入力に接続されることを特徴とする半導体集積回路装置。
【請求項７】
直列に接続された複数のレジスタを含み、擬似乱数を発生して直列信号として直列シフトレジスタに与える擬似乱数発生手段を備え、
ＲＡＭのアドレス入力のビット数と前記擬似乱数発生手段の複数のレジスタの個数とは同数であることを特徴とする請求項６記載の半導体集積回路装置。
【請求項８】
直列に接続された複数のレジスタを含み、擬似乱数を発生して直列信号として直列シフトレジスタに与える擬似乱数発生手段を備え、
前記擬似乱数発生手段の複数のレジスタの個数は、ＲＡＭのアドレス入力のビット数の２倍の数に等しいことを特徴とする請求項６記載の半導体集積回路装置。
【請求項９】
擬似乱数発生手段が、２ｍ（ｍはＲＡＭのアドレス入力のビット数）の周期を持つ擬似乱数を発生することを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
擬似乱数発生手段が、２ｍ（ｍはＲＡＭのアドレス入力のビット数）の周期より１少ない周期を持つ擬似乱数を発生することを特徴とする請求項８記載の半導体集積回路装置。
【請求項１１】
擬似乱数発生手段が、２ｎ（ｎは前記擬似乱数発生手段の複数のレジスタのレジスタ数）の周期を持つ擬似乱数を発生することを特徴とする請求項２、請求項３、請求項７、請求項８のうちのいずれか１項記載の半導体集積回路装置。
【請求項１２】
擬似乱数発生手段が、２ｎ（ｎは前記擬似乱数発生手段の複数のレジスタのレジスタ数）の周期より１少ない周期を持つ擬似乱数を発生することを特徴とする請求項２、請求項３、請求項７、請求項８のうちのいずれか１項記載の半導体集積回路装置。
【請求項１３】
直列信号は直列シフトレジスタを構成する少なくとも一部のレジスタの出力に基づき生成されることにより、前記直列シフトレジスタを擬似乱数を発生する擬似乱数発生手段として機能させることを特徴とする請求項１または請求項６記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ランダム・アクセス・メモリ（以下、ＲＡＭと称する）およびＲＡＭのテスト回路を備えた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図２２は従来の半導体集積回路装置の回路図である。図において、１００はクロックサイクルで’１’、’０’が切り替わるＨＯＬＤ信号を出力するアドレスホールド制御部、１０１，１１４，１２１，１３１はフリップフロップ回路（以下、ＦＦ回路と称する）、１０２はＮＯＴ回路、１１０はＬＦＳＲ（リニア・フィードバック・シフト・レジスタ）型の類似乱数発生回路であるテストアドレス発生部、１１１，１１２はＥＸＯＲ回路、１１３はＮＯＲ回路、１２０はリードアドレス用シフトレジスタ、１３０はライトアドレス用シフトレジスタである。アドレスホールド制御部１００はＨＯＬＤ信号をテストアドレス発生部１１０、リードアドレス用シフトレジスタ１２０およびライトアドレス用シフトレジスタ１３０に出力し、それぞれのシフトレジスタのアドレスを２クロックサイクルに１回の割合で更新する。また、１５０は１つのリードポートと１つのライトポートを有する２ポートＲＡＭ、１５１はＸデコーダ、１５２はＹデコーダを示す。
【０００３】
また、図２２において、Ａ４〜Ａ０はテストアドレス発生部１１０の並列出力端子から出力されるテストアドレス信号、ＡＲ４〜ＡＲ０はリードアドレス用シフトレジスタ１２０の並列出力端子からＲＡＭ１５０のリードポートに出力されるリードアドレス信号、ＡＷ４〜ＡＷ０はライトアドレス用シフトレジスタ１３０の並列出力端子からＲＡＭ１５０のライトポートに出力されるライトアドレス信号、ＷＥはライトポートのライトイネーブル信号、ＸＡ２〜ＸＡ０はＸデコーダ１５１の入力端子、ＹＡ１〜ＹＡ０はＹデコーダ１５２の入力端子を示す。テストアドレス発生部１１０の直列信号ＳＯはリードアドレス用シフトレジスタ１２０およびライトアドレス用シフトレジスタ１３０にシフトインされる。
【０００４】
２ポートＲＡＭ１５０は３２ワードのメモリセルを持ち、各メモリセルには０〜３１のアドレス番号を付している。また、２ポートＲＡＭ１５０は２つの異なるアドレスに対して同時にアクセス可能な機能を持っており、例えば、１６番地のリード動作と０番地へのライト動作を同時に行うことができる。ＲＡＭテスト回路としては、ＢＩＳＴ（ビルト・イン・セルフ・テスト）回路を適用するが、図２２にはアドレス信号に関する部分のみ（アドレスホールド制御部１００、テストアドレス発生部１１０、リードアドレス用シフトレジスタ１２０、ライトアドレス用シフトレジスタ１３０）を示す。
【０００５】
図２３は従来のリードアドレス用シフトレジスタ１２０およびライトアドレス用シフトレジスタ１３０に適用されるシフトレジスタの回路図である。各シフトレジスタ１２０，１３０は、スキャンパス回路の動作モードを直列シフト動作モード（シフトモードＳＭ＝１）に設定することで実現できる。各シフトレジスタ１２０，１３０には、（ａ）、（ｂ）どちらのタイプを用いてもよい。なお、所望の通常動作を行う場合はスキャンパス回路の動作モードを並列シフト動作モード（ＳＭ＝０）に設定し、半導体集積回路装置上の他の論理回路（図示せず）から出力されるアドレス信号をＲＡＭのアドレス端子に伝達するようにする。
【０００６】
次に動作について説明する。
図２４は従来のテストアドレス発生部１１０がホールドしない状態（ＨＯＬＤ＝０）での動作結果を示す説明図である。図において、ＣＹＣＬＥはクロックサイクル、ＡはＡ４〜Ａ０の５ビットを１０進数で表したもの、ＸＡはＡ４，Ａ３，Ａ２の３ビットを１０進数で表したもの、ＹＡはＡ１，Ａ０の２ビットを１０進数で表したものである。各ＦＦ回路にクロック信号が与えられる毎に各シフトレジスタがシフト動作を行う。Ａは０〜３１の値をランダムにとり、３２ワードのＲＡＭ１５０に対するテストアドレスを網羅している。このＡの値を各シフトレジスタを介してＲＡＭ１５０に伝達することにより、ＲＡＭ１５０の全アドレス領域のテストを行う。
【０００７】
図２５は従来の半導体集積回路装置の動作結果を示す説明図である。図において、ＡＲはＡＲ４〜ＡＲ０の５ビットを１０進数で表したもの、ＡＷはＡＷ４〜ＡＷ０の５ビットを１０進数で表したものである。ＣＹＣＬＥ＝０での初期値はＨＯＬＤ＝１、Ａ４〜Ａ０＝０、ＡＲ４〜ＡＲ０＝Ｘ、ＡＷ４〜ＡＷ０＝Ｘとする（Ｘは不定値）。続いて、ＣＹＣＬＥ＝１ではＡ４〜Ａ０はホールドされているためすべて’０’であるが、テストアドレス発生部１１０が１ビットシフト動作を行い、直列信号ＳＯ＝０がリードアドレス用シフトレジスタ１２０およびライトアドレス用シフトレジスタ１３０に入力されるため、ＡＲ４＝ＡＷ４＝０となる。このとき、ＥＸＯＲ回路１１１への２つの入力値はともに’０’であるためその出力値は’０’、ＮＯＲ回路１１３への４つの入力値はすべて’０’であるためその出力値は’１’である。よって、ＥＸＯＲ回路１１２への２つの入力値は’０’，’１’であり、その出力値は’１’となる。したがって、ＣＹＣＬＥ＝２ではＡ４＝１、Ａ３〜Ａ０＝０となり、ＡＲ４＝ＡＷ４＝０となる。以下、同様にアドレスシフト動作が繰り返され、図２５に示す結果が得られる。
【０００８】
図２５より、リードアドレスＡＲ４〜ＡＲ０およびライトアドレスＡＷ４〜ＡＷに１０クロックサイクル遅れたＡ４〜Ａ０が伝達されことが分かる。よって、例えばＣＹＣＬＥ＝１０のときアドレスＡＲ＝０に対してリード動作テストを行い、ＣＹＣＬＥ＝１１のときアドレスＡＷ＝０に対してライト動作テストを行う。同様に、ＣＹＣＬＥ＝１２のときアドレスＡＲ＝１６に対してリード動作のテストを行い、ＣＹＣＬＥ＝１３のときアドレスＡＷ＝１６に対してライト動作のテストを行う。ＣＹＣＬＥ＝１４〜７２に対しても同様にリード動作とライト動作を繰り返し、ＲＡＭ１５０の全アドレス０〜３１のリードテストおよびライトテストを６４クロックサイクルで行う。ただし、アドレス順はランダムである。以上のテストはＲＡＭの典型的なテストアルゴリズムであるマーチテストの一部に適用することができる。
【０００９】
【発明が解決しようとする課題】
従来の半導体集積回路装置は以上のように構成されているので、ＲＡＭのテスト回路にホールド機能付きのリードアドレス用シフトレジスタおよびライトアドレス用シフトレジスタが必要となるため、テスト回路が複雑で規模が大きくなり、コストがかかるという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、ＲＡＭのテスト回路規模を縮小し、コストを削減できる半導体集積回路装置を得ることを目的とする。
【００１１】
【発明を解決するための手段】
この発明に係る半導体集積回路装置は、第１および第２のポートを含んだマルチポートのＲＡＭと、直列に接続された複数のレジスタを含み、直列信号を入力し複数のレジスタの出力から並列信号をＲＡＭに伝達する直列シフトレジスタとを備え、前記複数のレジスタの出力は、該複数のレジスタの直列接続されている順に交互に前記第１および第２のポートのアドレス入力に接続されるものである。
【００１２】
この発明に係る半導体集積回路装置は、シングルポートのＲＡＭと、直列に接続された複数のレジスタを含み、直列信号を入力し複数のレジスタの出力から並列信号をＲＡＭに伝達する直列シフトレジスタとを備え、前記複数のレジスタのうち、該複数のレジスタの直列接続されている順に１つおきに位置するレジスタの出力が前記ＲＡＭのアドレス入力に接続されるものである。
【００１３】
【発明の実施の形態】
以下、この発明の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路装置の回路図である。図において、１１０は直列に接続された複数のレジスタを含むＬＦＳＲ型の擬似乱数発生回路であり、発生した擬似乱数を直列出力信号ＳＯとして出力するテストアドレス発生部（擬似乱数発生手段）、１４０は直列に接続された複数のレジスタを含み、テストアドレス発生部１１０の直列信号ＳＯをシフトインし、複数のレジスタから並列信号を出力するアドレス用シフトレジスタ（直列シフトレジスタ）、１４１はＦＦ回路を示し、その他の構成は従来の図２２に示す構成と同様である。
【００１４】
この実施の形態１では、従来例では別々の回路構成であったリードアドレス用シフトレジスタ１２０とライトアドレス用シフトレジスタ１３０とを組み合わせて１つのアドレス用シフトレジスタ１４０を構成した。アドレス用シフトレジスタ１４０の並列出力信号Ｓ９〜Ｓ０のうち奇数ビット目の信号Ｓ９，Ｓ７，Ｓ５，Ｓ３，Ｓ１はＲＡＭ１５０のリードポートのアドレス端子ＡＢ４〜ＡＢ０に伝達され、偶数ビット目の信号Ｓ８，Ｓ６，Ｓ４，Ｓ２，Ｓ０はＲＡＭ１５０のライトポートのアドレス端子ＡＣ４〜ＡＣ０に伝達される。アドレス用シフトレジスタ１４０はクロックサイクル毎に１ビットシフト動作を行うため、各ライトポートアドレス信号には１サイクル前の各リードポートアドレス信号が設定される。
【００１５】
図２は実施の形態１に係るアドレス用シフトレジスタ１４０に適用される回路図である。このシフトレジスタ１４０は図２（ａ），（ｂ）のスキャンパス回路の動作モードを直列シフト動作モード（シフトモードＳＭ＝１）に設定することで実現できる。アドレス用シフトレジスタ１４０には（ａ），（ｂ）どちらのタイプを用いてもよい。
【００１６】
次に動作について説明する。
図３は実施の形態１に係る半導体集積回路装置の動作結果を示す説明図であり、図２５と共通する要素を示すには同一符号を付し、その説明を省略する。アドレスホールド制御部１００はＨＯＬＤ信号をテストアドレス発生部１１０に出力し、２サイクルに１回の割合でテストアドレス発生部１１０内のアドレスを更新する。各ＦＦ回路にクロック信号が与えられる毎に各シフトレジスタがシフト動作を行う。
【００１７】
ＣＹＣＬＥ＝０での初期値はＨＯＬＤ＝１、Ａ４〜Ａ０＝０、ＡＲ４〜ＡＲ０＝Ｘ、ＡＷ４〜ＡＷ０＝Ｘとする（Ｘは不定値）。続いて、ＣＹＣＬＥ＝１ではＡ４〜Ａ０はホールドされているためすべて’０’であるが、テストアドレス発生部１１０が１ビットシフト動作を行い、直列出力信号ＳＯ＝０がアドレス用シフトレジスタ１４０に入力されるため、ＡＲ４＝０となる。このとき、ＥＸＯＲ回路１１１への２つの入力値はともに’０’であるためその出力値は’０’、ＮＯＲ回路１１３への４つの入力値はすべて’０’であるためその出力値は’１’である。よって、ＥＸＯＲ回路１１２への２つの入力値は’０’，’１’であり、その出力値は’１’となる。したがって、ＣＹＣＬＥ＝２ではＡ４＝１、Ａ３〜Ａ０＝０となり、ＡＲ４＝ＡＷ４＝０となる。以下、同様にアドレスシフト動作が繰り返され、図３に示す結果が得られる。
【００１８】
リードアドレスＡＲ４〜ＡＲ０には９クロックサイクル遅れたＡ４〜Ａ０が伝達され、ライトアドレスＡＷ４〜ＡＷ０には１０クロックサイクル遅れたＡ４〜Ａ０が伝達されている。よって、例えばＣＹＣＬＥ＝９のときアドレスＡＲ＝０に対してリード動作テストを行い、ＣＹＣＬＥ＝１０のときアドレスＡＷ＝０に対してライト動作テストを行う。ＲＡＭ１５０の全アドレス０〜３１のリードテストおよびライトテストを行うため、テストアドレス発生部１１０が、２５（５はテストアドレス発生部１１０のレジスタ数）の周期を持つ擬似乱数を発生し、上記のようにリード動作とライト動作を繰り返す。すると、ＣＹＣＬＥ＝９〜７２の６４クロックサイクルで全アドレスのリードテストおよびライトテストを行うことができる。ただし、アドレス順はランダムである。以上のテストはＲＡＭの典型的なテストアルゴリズムであるマーチテストの一部に適用することができる。
【００１９】
以上のように、この実施の形態１によれば、半導体集積回路装置のテストアドレス発生部１１０が、２５周期を持つ擬似乱数を発生し、発生する擬似乱数を２クロックサイクルに１回の割合で更新して直列信号ＳＯとして出力し、アドレス用シフトレジスタ１４０が、直列信号ＳＯを入力し並列出力信号をレジスタの直列接続されている順に交互にＲＡＭ１５０のリードポートとライトポートに出力するようにしたので、アドレス用シフトレジスタ１４０にホールド機能を備えなくてもＲＡＭ１５０のすべてのアドレスのリードテストおよびライトテストを行うことができ、従来の回路に比べて規模を縮小できるという効果が得られる。
【００２０】
実施の形態２．
図４はこの発明の実施の形態２による半導体集積回路装置の回路図であり、図において、図１と共通する構成要素を示すには同一符号を付し、その説明を省略する。実施の形態１では、テストアドレス発生部１１０として、ＲＡＭ１５０のリードポートのアドレス入力のビット数に等しい５のシフトレジスタを備えた回路を用いたが、この実施の形態２では、ＲＡＭ１５０のリードポートのアドレス入力のビット数とライトポートのアドレス入力のビット数の和に等しい１０のシフトレジスタを備えたＬＦＳＲ型の擬似乱数発生回路を用いる。
【００２１】
次に動作について説明する。
図５は実施の形態２に係る半導体集積回路装置の動作結果を示す説明図であり、図３と共通する要素には同一符号を付し、その説明を省略する。この動作結果は後述する実施の形態５、６にも適用される。ＣＹＣＬＥ＝０での初期値はＡ９〜Ａ０＝０、ＡＲ４〜ＡＲ０＝Ｘ、ＡＷ４〜ＡＷ０＝Ｘとする（Ｘは不定値）。このとき、ＥＸＯＲ回路１１１への２つの入力値はともに’０’であるためその出力値は’０’、ＮＯＲ回路１１３への９つの入力値はすべて’０’であるためその出力値は’１’である。よってＥＸＯＲ回路１１２への２つの入力値は’０’，’１’となり、その出力値は’１’となる。したがって、ＣＹＣＬＥ＝１ではテストアドレス発生部１１０は１ビットシフトされてＡ９＝１、Ａ８〜Ａ０＝０となり、ＡＲ４＝０となる。このときＥＸＯＲ回路１１１への２つの入力値はともに’０’であるため出力値は’０’、ＮＯＲ回路１１３への９つの入力値のうちＡ９＝１、Ａ８〜Ａ０＝０であるため出力値は’０’である。よって、ＥＸＯＲ回路１１２への２つの入力値はともに’０’であり、出力値は’０’となる。したがって、ＣＹＣＬＥ＝２ではテストアドレス発生部１１０が１ビットシフトされ、Ａ９＝０、Ａ８＝１、Ａ７〜Ａ０＝０、ＡＲ４＝ＡＷ４＝０となる。以下、同様にアドレスシフト動作が繰り返され、図５に示す結果が得られる。
【００２２】
Ａ９〜Ａ０の１０ビットを１０進数で表すと０〜１０２３（＝２１０−１）である。テストアドレス発生部１１０は上記の動作により２１０（１０はテストアドレス発生部１１０のレジスタ数）の周期を持つ擬似乱数を発生し直列信号ＳＯとして出力する。アドレス用シフトレジスタ１４０がこの直列信号ＳＯを入力し、並列出力信号をＲＡＭ１５０に出力することにより、リードアドレスＡＲとライトアドレスＡＷの全ての組み合わせ（３２×３２＝１０２４通り）を生成できる。よって、ＲＡＭ１５０のあるアドレスと別のアドレスの全ての組み合わせについてテストを行うことができる。
【００２３】
図５には、ＣＹＣＬＥ＝７５までしか示していないが、同様の動作をＣＹＣＬＥ＝９＋１０２４＝１０３３まで繰り返すことにより、上記全ての組み合わせのテストを行うことができる。
【００２４】
以上のように、この実施の形態２によれば、半導体集積回路装置のテストアドレス発生部１１０がＲＡＭ１５０のリードポートのアドレス入力のビット数とライトポートのアドレス入力のビット数の和に等しい１０のシフトレジスタを備え２１０の周期を持つ擬似乱数を発生し、発生する擬似乱数をクロックサイクル毎に直列信号ＳＯとして出力し、アドレス用シフトレジスタ１４０が直列信号ＳＯを入力し並列出力信号をレジスタの直列接続されている順に交互にＲＡＭ１５０のリードポートとライトポートに出力するようにしたので、２ポートＲＡＭのリードアドレスとライトアドレスの全ての組み合わせのテストを行うことができるため、品質の高い半導体集積回路装置を製造できるという効果が得られる。
【００２５】
実施の形態３．
図６はこの発明の実施の形態３による半導体集積回路装置の回路図である。図において、ＡＰ４〜ＡＰ０，ＡＱ４〜ＡＱ０はテストアドレス発生部１１０の並列出力信号を示し、図１と共通する構成要素を示すには同一符号を付し、その説明を省略する。実施の形態１では、テストアドレス発生部１１０として、５ビットのシフトレジスタを備えた回路を用いたが、この実施の形態３ではＲＡＭ１５０のリードポートのアドレス入力のビット数とライトポートのアドレス入力のビット数の和に等しい１０のシフトレジスタを備えたＬＦＳＲ型擬似乱数発生回路を用いる。ただし、並列出力信号ＡＱ４〜ＡＱ０の５ビットに着目した場合は、実施の形態１のテストアドレス発生部１１０と同様の構成となっている。ＡＱ４〜ＡＱ０にはＡＰ４〜ＡＰ０の１サイクル遅れた値が設定される。この構成により、この実施の形態３のテストアドレス発生部１１０は、実施の形態１のアドレスホールド制御部１００とテストアドレス発生部１１０とを組み合わせた機能と同様の機能を実現することができる。
【００２６】
次に動作について説明する。
図７は実施の形態３に係る半導体集積回路装置の動作結果を示す説明図であり、図３と共通する要素には同一符号を付し、その説明を省略する。この動作結果は後述する実施の形態４、５、６にも適用される。テストアドレス発生部１１０は、初期値をＡＰ４〜ＡＰ０＝０、ＡＱ４〜ＡＱ０＝０として２５（５はリードポートのアドレス入力のビット数）の周期を持つ擬似乱数を発生し直列信号ＳＯとして出力する。図７より、アドレス用シフトレジスタ１４０の出力アドレスＡＲ４〜ＡＲ０、ＡＷ４〜ＡＷ０は図３の結果と等しく、この実施の形態３の回路は実施の形態１の回路と同様の動作を実現できることが分かる。
【００２７】
なお、この実施の形態３の回路では、適切な初期値を設定することにより、サイクル毎の出力アドレスＡＲ，ＡＷの更新を効率よく行うことができる。図８は、ＣＹＣＬＥ＝０での初期値をＡＰ４〜ＡＰ０＝｛０，０，１，１，１｝、ＡＱ４〜ＡＱ０＝｛０，０，０，０，０｝とした場合の動作結果を示す説明図である。この動作結果は後述する実施の形態４、５、６にも適用される。このとき、ＡＱ４〜ＡＱ０は従来例図２４に示すＣＹＣＬＥ＝０でのＡ４〜Ａ０に相当し、ＡＰ４〜ＡＰ０はＣＹＣＬＥ＝１６でのＡ４〜Ａ０に相当するものである。つまり、テストアドレス発生部１１０の乱数発生周期＝３２サイクルの半分に相当する１６サイクル分ずれたＡＱとＡＰの値を初期値として採用している。
【００２８】
このように初期値を設定した場合、テストアドレス発生部１１０は図２４のＣＹＣＬＥ０〜ＣＹＣＬＥ１５のＡ値からなる第１の擬似乱数系列＝｛０，１６，８，４，１８，９，２０，２６，１３，６，１９，２５，２８，３０，３１，１５｝とＣＹＣＬＥ１６〜ＣＹＣＬＥ３１のＡ値からなる第２の擬似乱数系列＝｛７，３，１７，２４，１２，２２，２７，２９，１４，２３，１１，２１，１０，５，２，１｝をリードアドレスＡＲまたはライトアドレスＡＷとして交互に発生する。つまり、テストアドレス発生部１１０は擬似乱数系列＝｛０，７，１６，３，８，１７，４，２４，１８，１２，９，２２，２０，２７，２６，２９，１３，１４，６，２３，１９，１１，２５，２１，２８，１０，３０，５，３１，２，１５，１｝を発生する。図８より、リードアドレスＡＲはＣＹＣＬＥ＝９〜４０の３２サイクルで網羅され、ライトアドレスＡＷはＣＹＣＬＥ＝１０〜４１の３２サイクルで網羅されることがわかる。
【００２９】
以上のように、この実施の形態３によれば、半導体集積回路装置のテストアドレス発生部１１０がＲＡＭ１５０のリードポートのアドレス入力のビット数とライトポートのアドレス入力のビット数の和に等しい数１０のシフトレジスタを備え２５の周期を持つ擬似乱数を発生し、発生する擬似乱数をクロックサイクル毎に直列信号ＳＯとして出力し、アドレス用シフトレジスタ１４０が直列信号ＳＯを入力し並列出力信号をレジスタの直列接続されている順に交互にＲＡＭ１５０のリードポートとライトポートに出力するようにしたので、アドレス用シフトレジスタ１４０にホールド機能を備えなくてもＲＡＭ１５０のすべてのアドレスのリードテストおよびライトテストを行うことができ、従来の回路に比べて規模を縮小できるという効果が得られる。
【００３０】
また、上記回路に適切な初期値を設定することにより、実施の形態１では全アドレスをテストするために６４クロックサイクル必要であったのに対して、この実施の形態３では３２クロックサイクルでテストを行うことができ、リードテストおよびライトテストを効率よく行うことができるという効果が得られる。
【００３１】
実施の形態４．
図９はこの発明の実施の形態４による半導体集積回路装置の回路図であり、図において、図１と共通する要素を示すには同一符号を付し、その説明を省略する。実施の形態３ではテストアドレス発生部１１０が発生した信号をアドレス用シフトレジスタ１４０を介してＲＡＭ１５０に伝達していたが、この実施の形態４の回路ではテストアドレス発生部１１０が擬似乱数発生機能とアドレスシフト機能とを有し、発生した信号をＲＡＭ１５０に伝達する。この動作は、テストアドレス発生部１１０内のシフトレジスタの図２（ａ），（ｂ）に示すスキャンパス回路の動作モードを直列シフト動作モード（ＳＭ＝１）に設定することで実現できる。シフトレジスタには（ａ），（ｂ）どちらのタイプを用いてもよい。図９の回路は、図７および図８に示す動作を行う。
【００３２】
以上のように、この実施の形態４によれば、半導体集積回路装置のテストアドレス発生部１１０がＲＡＭ１５０のリードポートのアドレス入力のビット数とライトポートのアドレス入力のビット数の和に等しい数のシフトレジスタを備え２５（５はリードポートのアドレス入力のビット数）の周期を持つ擬似乱数を発生し、発生する擬似乱数を並列出力信号としてレジスタの直列接続されている順に交互にＲＡＭ１５０のリードポートおよびライトポートに出力するようにしたので、実施の形態３の回路に比べて規模を縮小できるという効果が得られる。
【００３３】
実施の形態５．
図１０はこの発明の実施の形態５による半導体集積回路装置の回路図である。図において、１１５はＡＮＤ回路、１１６はＯＲ回路、１１７は外部プログラム等からテストアドレス発生部１１０に入力されるＬＦＳＲＭＯＤＥ信号であり、図１と共通する要素を示すには同一符号を付し、その説明を省略する。この実施の形態５のテストアドレス発生部１１０は、実施の形態３のテストアドレス発生部１１０の機能と実施の形態２のテストアドレス発生部１１０の機能とを組み合わせたものであり、それぞれの機能をＬＦＳＲＭＯＤＥ信号１１７’０’または’１’によって切り替える。
【００３４】
ＬＦＳＲＭＯＤＥ信号１１７＝１の場合、この実施の形態５の回路は実施の形態３の回路と同様の動作を行い、図７に示す２クロックサイクル毎のアドレス更新によるリードテストおよびライトテストを行う。また、適切な初期値を設定することにより、図８に示すクロックサイクル毎のアドレス更新による連続的なリードテストおよびライトテストを行う。
【００３５】
ＬＦＳＲＭＯＤＥ信号１１７＝０の場合、この実施の形態５の回路は実施の形態２の回路と同様の動作を行い、図５のようにリードアドレスとライトアドレスの全ての組み合わせに対するテストを行う。
【００３６】
以上のように、この実施の形態５によれば、実施の形態２の回路と実施の形態３の回路とを組み合わせ、外部から入力されるＬＦＳＲＭＯＤＥ信号１１７によってテストパターンを切り替えるようにしたので、１つの回路で様々なテストパターンが実現できるため、品質の高い半導体集積回路が得られる効果が得られる。
【００３７】
なお、図１０のアドレス用シフトレジスタ１４０を削除して、テストアドレス発生部１１０の並列出力信号ＡＰ４〜ＡＰ０をＲＡＭ１５０のリードポートのアドレス端子ＡＢ４〜ＡＢ０に、出力ＡＱ４〜ＡＱ０をＲＡＭ１５０のライトポートのアドレス端子ＡＣ４〜ＡＣ０に直接伝達するようにしても同様の効果が得られる。
【００３８】
実施の形態６．
図１１はこの発明の実施の形態６による半導体集積回路装置の回路図である。図において、１６０はシングルポートＲＡＭ、１６１はＸデコーダ、１６２はＹデコーダ、ＡＤ４〜ＡＤ０はリードアドレスまたはライトアドレスを伝達するための兼用端子を示し、図１０と共通する要素を示すには同一符号を付し、その説明を省略する。図１１は実施の形態５の２ポートＲＡＭ１５０をシングルポートＲＡＭ１６０に置き換えたものである。図１１ではアドレス端子ＡＤ４〜ＡＤ０にはライトアドレス信号ＡＷ４〜ＡＷ０を接続しているが、リードアドレス信号ＡＲ４〜ＡＲ０を接続してもよい。
【００３９】
図１１のテストアドレス発生部１１０は、実施の形態５の回路と同様の動作を行い、図５、図７、図８のアドレスＡＷと等しいアドレスをシングルポートＲＡＭ１６０に対して出力する。ＬＦＳＲＭＯＤＥ信号１１７＝０の場合は図５の動作を行う。このとき、テストアドレス発生部１１０の擬似乱数発生周期は１０２４であるため、シングルポートＲＡＭ１６０のあるアドレスと別のアドレスの全ての組み合わせ（３２×３２＝１０２４通り）のテストを実現できる。
【００４０】
ＬＦＳＲＭＯＤＥ信号１１７＝１の場合は図７の動作を行う。例えばＣＹＣＬＥ＝１０のときアドレスＡＷ＝０に対してリード動作のテストを行い、ＣＹＣＬＥ＝１１のときアドレスＡＷ＝０に対してライト動作のテストを行う。ＲＡＭ１５０の全アドレス０〜３１のリードテストおよびライトテストを行うため、テストアドレス発生部１１０が、２５（５はＲＡＭ１６０のアドレス入力のビット数）の周期を持つ擬似乱数を発生し、上記のようにリード動作とライト動作を繰り返すと、ＣＹＣＬＥ＝１０〜７３の６４クロックサイクルで全アドレスのリードテストおよびライトテストを行うことができる。ただし、アドレス順はランダムである。以上のテストはＲＡＭの典型的なテストアルゴリズムであるマーチテストの一部に適用することができる。また、図８のように適切な初期値を設定することにより、全アドレス０〜３１に対してリードテストおよびライトテストを連続的に効率よく行うことができる。
【００４１】
以上のように、この実施の形態６によれば、半導体集積回路装置のテストアドレス発生部１１０が、シングルポートＲＡＭ１６０のポートのアドレス入力のビット数の２倍に等しい数のシフトレジスタを備えて２５周期を持つ擬似乱数を発生し、発生する擬似乱数をクロックサイクル毎に直列信号ＳＯとして出力し、アドレス用シフトレジスタ１４０が、直列信号ＳＯを入力しレジスタの直列接続されている順に１つおきに位置するレジスタの出力信号がＲＡＭに出力されるようにしたので、シングルポートＲＡＭでも１つの回路で様々なテストパターンが実現できるため、品質の高い半導体集積回路が得られる効果が得られる。
【００４２】
実施の形態７．
図１２はこの発明の実施の形態７による半導体集積回路装置の回路図である。図において、１１８はＥＸＮＯＲ回路を示し、図１と共通する構成要素を示すには同一符号を付し、その説明を省略する。図１２は、実施の形態１のＲＡＭ１５０のワード数が２のべき乗でない場合、例えばワード数２８の場合の半導体集積回路装置を示している。ここでは、テストアドレス発生部１１０には実施の形態１のテストアドレス発生部１１０を簡略化したＬＦＳＲ型擬似乱数発生回路を使用する。このテストアドレス発生部１１０は、全ての出力信号が’１’となる状態、すなわちＡ４〜Ａ０＝１となる状態を避けて擬似乱数を発生する。よって、このテストアドレス発生部１１０が発生する擬似乱数は０〜３０までの値であり、周期は３１（＝２５−１）である。
【００４３】
図１３は実施の形態７に係る半導体集積回路装置の動作結果を示す説明図であり、図において、図３と共通する要素には同一符号を付し、その説明を省略する。
次に動作について説明する。
ＣＹＣＬＥ＝０での初期値はＨＯＬＤ＝１、Ａ４〜Ａ０＝０、ＡＲ４〜ＡＲ０＝Ｘ、ＡＷ４〜ＡＷ０＝Ｘとする（Ｘは不定値）。続いて、ＣＹＣＬＥ＝１ではＡ４〜Ａ０はホールドされているためすべて’０’であるが、テストアドレス発生部１１０が１ビットシフト動作を行い、直列信号ＳＯ＝０がアドレス用シフトレジスタ１４０に入力されるため、ＡＲ４＝０となる。このとき、ＥＸＮＯＲ回路１１８への２つの入力値はともに’０’であるためその出力値は’１’となり、ＣＹＣＬＥ＝２ではＡ４＝１、Ａ３〜Ａ０＝０、ＡＲ４＝ＡＷ４＝０となる。以下、同様にアドレスシフト動作が繰り返され、図１３に示す結果が得られる。
【００４４】
リードアドレスＡＲ４〜ＡＲ０には９クロックサイクル遅れたＡ４〜Ａ０が伝達され、ライトアドレスＡＷ４〜ＡＷには１０クロックサイクル遅れたＡ４〜Ａ０が伝達される。よって、例えばＣＹＣＬＥ＝９のときアドレスＡＲ＝０に対してリード動作テストを行い、ＣＹＣＬＥ＝１０のときアドレスＡＷ＝０に対してライト動作テストを行う。ＲＡＭ１５０の全アドレス０〜２７のリードテストおよびライトテストを行うため、テストアドレス発生部１１０が２５（５はテストアドレス発生部１１０のレジスタ数）より１少ない周期を持つ擬似乱数を発生し、上記のようにリード動作とライト動作を繰り返す。すると、ＣＹＣＬＥ＝９〜７０の６２クロックサイクルで全アドレスのリードテストおよびライトテストをランダムな順で行うことができる。ただし、テストアドレス発生部１１０が発生するアドレスは０〜３０であるため、メモリセルが実在しないアドレス、すなわち２８，２９，３０番地に対してはダミークロックサイクルとしてテストをスキップするように制御する必要がある。以上のテストはＲＡＭの典型的なテストアルゴリズムであるマーチテストの一部に適用することができる。
【００４５】
以上のように、この実施の形態７によれば、半導体集積回路装置を実施の形態１と同様の構成にし、ＲＡＭ１５０のワード数が２のべき乗でない場合は、テストアドレス発生部１１０が２５より１少ない周期を持つ擬似乱数を発生するようにしたので、実施の形態１の回路に比べてさらに規模を縮小できる効果が得られる。
【００４６】
実施の形態８．
図１４はこの発明の実施の形態８による半導体集積回路装置の回路図であり、図において、図１２と共通する構成要素を示すには同一符号を付し、その説明を省略する。この動作結果は後述する実施の形態１１、１２にも適用される。図１４は、実施の形態２のＲＡＭ１５０のワード数が２のべき乗でない場合、例えばワード数２８の場合の半導体集積回路装置を示している。ここでは、テストアドレス発生部１１０には実施の形態２のテストアドレス発生部１１０を簡略化したＬＦＳＲ型擬似乱数発生回路を使用する。このテストアドレス発生部１１０は、全ての出力信号が’１’となる状態、すなわちＡ９〜Ａ０＝１となる状態を避けて擬似乱数を発生する。よって、このテストアドレス発生部１１０が発生する擬似乱数は０〜１０２２（＝２１０−２）までの値であり、周期は１０２３（＝２１０−１）である。
【００４７】
次に動作について説明する。
図１５は実施の形態８に係る半導体集積回路装置の動作結果を示す表であり、図１３と共通する要素には同一記号を付し、その説明を省略する。ＣＹＣＬＥ＝０での初期値はＡ９〜Ａ０＝０、ＡＲ４〜ＡＲ０＝Ｘ、ＡＷ４〜ＡＷ０＝Ｘとする（Ｘは不定値）。このとき、ＥＸＮＯＲ回路１１８への２つの入力値はともに’０’であるためその出力値は’１’となり、ＣＹＣＬＥ＝１ではテストアドレス発生部１１０が１ビットシフト動作を行うためＡ９＝１、Ａ８〜Ａ０＝０、ＡＲ４＝０となる。このとき、ＥＸＮＯＲ回路１１８への２つの入力値はともに’０　’であるためその出力値は’１’となり、ＣＹＣＬＥ＝２ではＡ９＝Ａ８＝１、Ａ７〜Ａ０＝０、ＡＲ４＝ＡＷ４＝０となる。以下、同様にアドレスシフト動作が繰り返され、図１５に示す結果が得られる。
【００４８】
テストアドレス発生部１１０は上記の動作により０〜１０２２（＝２１０−２）（１０はテストアドレス発生部１１０のレジスタ数）をランダムな順で発生し直列信号ＳＯとして出力する。アドレス用シフトレジスタ１４０がこの直列信号ＳＯを入力し、ＲＡＭ１５０に並列信号を出力することにより、すべて’１’、すなわちＡＲ４〜ＡＲ０＝１かつＡＷ４〜ＡＷ０＝１の状態を除く、リードアドレスＡＲとライトアドレスＡＷの全ての組み合わせ（３２×３２−１＝１０２３通り）を生成できる。よって、これらの値をＲＡＭ１５０に出力することにより、ＲＡＭ１５０のあるアドレスと別のアドレスの全ての組み合わせについてテストを行うことができる。ここで、ＡＲ４〜ＡＲ０＝１かつＡＷ４〜ＡＷ０＝１の状態は実在しないメモリセルに対するアクセスとなるため問題ない。
【００４９】
図１５には、ＣＹＣＬＥ＝７５までしか示していないが、同様の動作をＣＹＣＬＥ＝９＋１０２３＝１０３２まで繰り返すことにより、上記全ての組み合わせのテストを行うことができる。
【００５０】
以上のように、この実施の形態８によれば、半導体集積回路装置を実施の形態２と同様の構成にし、ＲＡＭ１５０のワード数が２のべき乗でない場合は、テストアドレス発生部１１０が２１０より１少ない周期を持つ擬似乱数を発生するようにしたので、実施の形態２の回路に比べてさらに規模を縮小できる効果が得られる。
【００５１】
実施の形態９．
図１６はこの発明の実施の形態９による半導体集積回路装置の回路図である。図において、ＡＰ４〜ＡＰ０，ＡＱ４〜ＡＱ０はテストアドレス発生部１１０の並列出力信号を示し、図１２と共通する構成要素を示すには同一符号を付し、その説明を省略する。図１６は、実施の形態３のＲＡＭ１５０のワード数が２のべき乗でない場合、例えばワード数２８の場合の半導体集積回路装置を示している。ここでは、テストアドレス発生部１１０には実施の形態３のテストアドレス発生部１１０を簡略化したＬＦＳＲ型擬似乱数発生回路を使用する。このテストアドレス発生部１１０は、ＡＱ４〜ＡＱ０＝１となる状態と、ＡＰ４〜ＡＰ０＝１となる状態を避けて擬似乱数を発生する。よって、このテストアドレス発生部１１０が発生する擬似乱数は０〜３０であり、周期は３１（＝２５−１）である。
【００５２】
図１７は実施の形態９に係る半導体集積回路装置の動作結果を示す説明図であり、図１３と共通する要素には同一符号を付し、その説明を省略する。この動作結果は後述する実施の形態１０、１１、１２にも適用される。テストアドレス発生部１１０は、初期値をＡＰ４〜ＡＰ０＝０、ＡＱ４〜ＡＱ０＝０として２５（５はリードポートのアドレス入力のビット数）の周期を持つ擬似乱数を発生し直列信号ＳＯとして出力する。図１７より、アドレス用シフトレジスタ１４０の出力アドレスＡＲ４〜ＡＲ０、ＡＷ４〜ＡＷ０は図１３の結果と等しくなり、この実施の形態９の回路は実施の形態７の回路と同様の動作を実現できることが分かる。
【００５３】
なお、図１６の回路では適切な初期値を設定することにより、クロックサイクル毎の出力アドレスＡＲ，ＡＷの更新を効率よく行うことができる。図１８は、ＣＹＣＬＥ＝０での初期値をＡＰ４〜ＡＰ０＝｛１，１，１，０，１｝、ＡＱ４〜ＡＱ０＝｛０，０，０，０，０｝とした場合の動作結果を示す説明図である。この動作結果は後述する実施の形態１０、１１、１２にも適用される。
【００５４】
上記のように初期値を設定すると、テストアドレス発生部１１０は図１８に示すように第１の擬似乱数系列＝｛０，１６，２４，２８，１４，７，１９，９，４，２，１７，８，２０，１０，２１，２６｝と第２の擬似乱数系列＝｛２９，３０，１５，２３，２７，１３，２２，１１，５，１８，２５，１２，６，３，１｝とをリードアドレスＡＲまたはライトアドレスＡＷとして交互に発生する。つまり、擬似乱数系列＝｛０，２９，１６，３０，２４，１５，２８，２３，１４，２７，７，１３，１９，２２，９，１１，４，５，２，１８，１７，２５，８，１２，２０，６，１０，３，２１，１，２６｝を発生する。図１８より、リードアドレスＡＲはＣＹＣＬＥ＝９〜３９の３１クロックサイクルで網羅され、ライトアドレスＡＷはＣＹＣＬＥ＝１０〜４０の３１クロックサイクルで網羅されることがわかる。ここで、３１番地は発生されないが、このアドレスはＲＡＭ１５０に実在しないアドレスであるため問題ない。
【００５５】
以上のように、この実施の形態９によれば、半導体集積回路装置を実施の形態３と同様の構成にし、ＲＡＭ１５０のワード数が２のべき乗でない場合は、テストアドレス発生部１１０が２５より１少ない周期を持つ擬似乱数を発生するようにしたので、実施の形態３の回路に比べてさらに規模を縮小できる効果が得られる。
【００５６】
また、上記回路に適切な初期値を設定することにより、実施の形態７の回路に比べてさらに規模の小さい回路で、リードテストおよびライトテストを効率よく行うことができるという効果が得られる。
【００５７】
実施の形態１０．
図１９はこの発明の実施の形態１０による半導体集積回路装置の回路図であり、図において、図１２と共通する要素を示すには同一符号を付し、その説明を省略する。図１９は、実施の形態４のＲＡＭ１５０のワード数が２のべき乗でない場合、例えばワード数２８の場合の半導体集積回路装置を示している。ここでは、テストアドレス発生部１１０には実施の形態４のテストアドレス発生部１１０を簡略化したＬＦＳＲ型擬似乱数発生回路を使用する。このテストアドレス発生部１１０は、ＡＱ４〜ＡＱ０＝１となる状態と、ＡＰ４〜ＡＰ０＝１となる状態を避けて擬似乱数を発生する。よって、このテストアドレス発生部１１０が発生する擬似乱数は０〜３０であり、周期は３１（＝２５−１）（５はリードポートのアドレス入力のビット数）である。
【００５８】
実施の形態９の回路では、テストアドレス発生部１１０が発生した信号をアドレス用シフトレジスタ１４０を介してＲＡＭ１５０に伝達していたが、この実施の形態１０の回路ではテストアドレス発生部１１０が擬似乱数発生機能とアドレスシフト機能とを有し、発生した信号をＲＡＭ１５０に伝達する。この動作は、テストアドレス発生部１１０内のシフトレジスタの図２（ａ），（ｂ）に示すスキャンパス回路の動作モードを直列シフト動作モード（ＳＭ＝１）に設定することで実現できる。シフトレジスタは（ａ），（ｂ）どちらのタイプを用いてもよい。図１９の回路により、図１７および図１８に示す動作を行う。
【００５９】
以上のように、この実施の形態１０によれば、半導体集積回路装置を実施の形態４と同様の構成にし、ＲＡＭ１５０のワード数が２のべき乗でない場合は、テストアドレス発生部１１０が２５（５はリードポートのアドレス入力のビット数）より１少ない周期を持つ擬似乱数を発生するようにしたので、実施の形態４の回路に比べてさらに規模を縮小できる効果が得られる。
【００６０】
実施の形態１１．
図２０はこの発明の実施の形態１１による半導体集積回路装置の回路図であり、図において、図１０、図１２と共通する要素を示すには同一符号を付し、その説明を省略する。この実施の形態１１のテストアドレス発生部１１０は、実施の形態９のテストアドレス発生部１１０の機能と実施の形態８のテストアドレス発生部１１０の機能とを組み合わせたもので、それぞれの機能をＬＦＳＲＭＯＤＥ信号１１７’０’または’１’によって切り替える。
【００６１】
ＬＦＳＲＭＯＤＥ信号１１７＝１の場合、この実施の形態１１の回路は実施の形態９の回路の動作と同様の動作を行い、図１７に示す２クロックサイクル毎のアドレス更新によるリードテストおよびライトテストを行う。また、適切な初期値を設定することにより、図１８に示すクロックサイクル毎のアドレス更新による連続的なリードテストおよびライトテストを行う。
【００６２】
ＬＦＳＲＭＯＤＥ信号１１７＝０の場合、この実施の形態１１の回路は実施の形態８の回路の動作と同様の動作を行い、図１５のように、リードアドレスまたはライトアドレスが３１番地となる状態を除く全てのアドレスの組み合わせに対するテストを行う。
【００６３】
以上のように、この実施の形態１１によれば、実施の形態８の回路と実施の形態９の回路とを組み合わせ、外部から入力されるＬＦＳＲＭＯＤＥ信号１１７によってテストパターンを切り替えるようにしたので、１つの回路で様々なテストパターンが実現できるため、品質の高い半導体集積回路が得られる効果が得られる。
【００６４】
なお、図２０のアドレス用シフトレジスタ１４０を削除して、テストアドレス発生部１１０の出力ＡＰ４〜ＡＰ０をＲＡＭ１５０のリードポートのアドレス端子ＡＢ４〜ＡＢ０に、テストアドレス発生部１１０の出力ＡＱ４〜ＡＱ０をＲＡＭ１５０のライトポートのアドレス端子ＡＣ４〜ＡＣ０に直接伝達するように構成してもよい。このようにアドレス用シフトレジスタ１４０を削除するようにした場合、さらに回路規模を縮小できる効果が得られる。
【００６５】
実施の形態１２．
図２１はこの発明の実施の形態１２による半導体集積回路装置の回路図であり、図において、図１１、図２０と共通する要素を示すには同一符号を付し、その説明を省略する。図２１は、実施の形態６のシングルポートＲＡＭ１６０のワード数が２のべき乗でない場合、例えば２８の場合の半導体集積回路装置を示している。ここでは、テストアドレス発生部１１０には実施の形態６のテストアドレス発生部１１０を簡略化したＬＦＳＲ型擬似乱数発生回路を使用する。このテストアドレス発生部１１０は、実施の形態１１の回路の動作と同様の動作を行う。すなわち、ＬＦＳＲＭＯＤＥ信号１１７＝０の場合は図１５に示すアドレスＡＷと等しいアドレスをシングルポートＲＡＭ１６０に対して出力する。ＬＦＳＲＭＯＤＥ信号１１７＝１の場合は初期値に応じて図１７または図１８に示すアドレスＡＷと等しいアドレスをシングルポートＲＡＭ１６０に対して出力する。
【００６６】
以上のように、この実施の形態１２によれば、半導体集積回路装置を実施の形態６と同様の構成にし、ＲＡＭ１５０のワード数が２のべき乗でない場合は、テストアドレス発生部１１０が２５（５はＲＡＭ１６０のアドレス入力のビット数）より１少ない周期を持つ擬似乱数を発生するようにしたので、実施の形態６の回路に比べてさらに規模を縮小できる効果が得られる。
【００６７】
上記各実施の形態では、テストアドレス発生回路１１０の直列信号ＳＯとしてＡ０またはＡＱ０を用いたが、他の出力信号Ａ９〜Ａ１、ＡＰ４〜ＡＰ０、ＡＱ４〜ＡＱ１を直列信号ＳＯとして用いても同様のテストを行うことができる。
【００６８】
また、上記各実施の形態では、直列シフトレジスタ１４０におけるアドレスＡＲ４を出力する初段のレジスタ１４１を取り除き、テストアドレス発生回路１１０の出力ＳＯをＡＲ４としてもよい。
【００６９】
さらに、上記図９および図１９に示すテスト回路では、テストアドレス発生回路１１０の出力信号ＡＷ４〜ＡＷ０をそれぞれ図１１および図２１に示すシングルポートＲＡＭ１６０のアドレスＡＷ４〜ＡＷ０とすることにより、上記テスト回路を２ポートＲＡＭの替わりにシングルポートＲＡＭに適用してもよい。
【００７０】
また、上記テスト回路は１つのリードポートと１つのライトポートを有する２ポートＲＡＭに適用したが、２つのリードおよびライト兼用のポートを有する２ポートＲＡＭに適用してもよい。また、２ポートＲＡＭの替わりに３ポート以上のＲＡＭに適用し、１つのリードポートと１つのライトポートにテストアドレスを伝達するようにしてもよい。
【００７１】
【発明の効果】
以上のように、この発明によれば、半導体集積回路装置が、第１および第２のポートを含んだマルチポートのＲＡＭと、直列に接続された複数のレジスタを含み、直列信号を入力し前記複数のレジスタの出力から並列信号を前記ＲＡＭに伝達する直列シフトレジスタとを備え、前記複数のレジスタの出力は、該複数のレジスタの直列接続されている順に交互に前記第１および第２のポートのアドレス入力に接続されるようにしたので、半導体集積回路装置内にホールド機能を備えなくてもＲＡＭのすべてのアドレスのリードテストおよびライトテストを行うことができ、従来の回路に比べて規模を縮小できるという効果が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路装置の回路図である。
【図２】同実施の形態１に係るアドレス用シフトレジスタに適用される回路図である。
【図３】同実施の形態１に係る半導体集積回路装置の動作結果を示す説明図である。
【図４】同実施の形態２による半導体集積回路装置の回路図である。
【図５】同実施の形態２に係る半導体集積回路装置の動作結果を示す説明図である。
【図６】同実施の形態３による半導体集積回路装置の回路図である。
【図７】同実施の形態３に係る半導体集積回路装置の動作結果を示す説明図である。
【図８】同実施の形態３に係る半導体集積回路装置の動作結果を示す説明図である。
【図９】同実施の形態４による半導体集積回路装置の回路図である。
【図１０】同実施の形態５による半導体集積回路装置の回路図である。
【図１１】同実施の形態６による半導体集積回路装置の回路図である。
【図１２】同実施の形態７による半導体集積回路装置の回路図である。
【図１３】同実施の形態７に係る半導体集積回路装置の動作結果を示す説明図である。
【図１４】同実施の形態８による半導体集積回路装置の回路図である。
【図１５】同実施の形態８に係る半導体集積回路装置の動作結果を示す説明図である。
【図１６】同実施の形態９による半導体集積回路装置の回路図である。
【図１７】同実施の形態９に係る積回路装置の動作結果を示す説明図である。
【図１８】同実施の形態９に係る半導体集積回路装置の動作結果を示す説明図である。
【図１９】同実施の形態１０による半導体集積回路装置の回路図である。
【図２０】同実施の形態１１による半導体集積回路装置の回路図である。
【図２１】同実施の形態１２による半導体集積回路装置の回路図である。
【図２２】従来の半導体集積回路装置の回路図である。
【図２３】従来のリードアドレス用シフトレジスタおよびライトアドレス用シフトレジスタに適用される回路図である。
【図２４】従来のテストアドレス発生部の動作結果を示す説明図である。
【図２５】従来の半導体集積回路装置の動作結果を示す説明図である。
【符号の説明】
１００　アドレスホールド制御部、１０１，１１４，１４１　ＦＦ回路、１０２　ＮＯＴ回路、１１０　テストアドレス発生部（擬似乱数発生手段）、１１１，１１２　ＥＸＯＲ回路、１１３　ＮＯＲ回路、１１５　ＡＮＤ回路、１１６　ＯＲ回路、１１７　ＬＦＳＲＭＯＤＥ信号、１１８　ＥＸＮＯＲ回路、１４０　アドレス用シフトレジスタ（直列シフトレジスタ）、１５０　２ポートＲＡＭ、１５１，１６１　Ｘデコーダ、１５２，１６２　Ｙデコーダ、１６０　シングルポートＲＡＭ、Ａ９〜Ａ０　テストアドレス信号、ＡＢ４〜ＡＢ０　リードアドレス端子、ＡＣ４〜ＡＣ０　ライトアドレス端子、ＡＤ４〜ＡＤ０　リードアドレスおよびライトアドレス兼用端子、ＡＲ４〜ＡＲ０　リードアドレス信号、ＡＷ４〜ＡＷ０　ライトアドレス信号、ＸＡ２〜ＸＡ０　Ｘデコーダの入力端子、ＹＡ１〜ＹＡ０　Ｙデコーダの入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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