(57)【要約】【課題】ボンディングの荷重により低誘電率絶縁層内にクラック等の発生を防止して信頼性と特性の向上を図る。【解決手段】多孔質性の低誘電率絶縁材からなる低誘電率絶縁層１２内に微細化された銅配線パターン層１０を多層に形成するとともに最上層にボディングパッド部６を形成してなる。ボンディングパッド部６に対応する内層部に、銅配線パターン層と同層に形成された保持配線パターン２２と、これら保持配線パターン２２を層間接続するようにして形成された保持プラグ層２３とからなる保持銅パターン層１５を形成してなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
多孔質性の低誘電率絶縁材からなる低誘電率絶縁層内に微細化された銅配線パターン層を多層に形成するとともに、最上層にボンディングパッド部を形成した半導体装置において、
上記ボンディングパッド部に対応する内層部に、
上記銅配線パターン層にそれぞれ形成された保持配線パターンと、
これら保持配線パターン間をそれぞれ層間接続するようにして形成された保持プラグ層
とからなる保持銅パターン層を形成したことを特徴とする半導体装置。
【請求項２】
上記各保持プラグ層が、上記各保持配線パターン間に形成した多数個の小断面積のセグメント保持プラグ層からなることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）、ＭＰＵ（ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）或いはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置に関し、さらに詳しくは誘電絶縁層内に微細化銅配線パターン層を多層に形成した次世代型半導体装置に関する。
【０００２】
【従来の技術】
半導体装置は、電子機器等の小型軽量化、多機能化、複合化或いは高速処理化等に基づいて、いわゆる次世代プロセス技術の開発が進められている。次世代型半導体装置については、国際半導体技術ロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＩＴＲＳ）によって図４に抜粋を示す微細化に関する設計技術指針が提示されている。
【０００３】
この設計技術指針によれば、例えばＭＰＵのゲート長（マスク寸法）では既に１００ｎｍ以下の基準が示されている。また、設計技術指針によれば、ＭＰＵやＤＲＡＭの１／２ピッチも今後２桁台を要求されるようになり、またゲートの酸化膜圧もコンマ以下のオーダが要求される。さらに、設計技術指針によれば、層間膜誘電率も大幅な低減が求められ、新規な材料の開発が必要となっている。
【０００４】
一方、次世代型半導体装置においては、微細化による素子の高集積度化や大規模化或いは高速伝送処理による動作周波数の増加に伴って、消費電力の増加が大きな課題となっている。半導体装置においては、特に、モバイル機器において低消費電力化の問題が極めて重大であり、上述したＩＴＲＳ指針にも規定されるようにさらなる動作駆動電圧の低電圧化が求められている。
【０００５】
次世代型半導体装置においては、上述した微細化技術の開発とともに、例えば従来の２次元の高集積化から異種チップを組み合わせたシステム・イン・パッケージ等のような３次元化の対応、スキャン塗布等の採用による方式の変更或いは新素材を選択するための異分野技術の採用等の対応が図られている。半導体装置においては、例えば従来のアルミ配線から抵抗率の小さな銅配線への置換によってメタル配線遅延を改善して、高速信号処理化が図られている。
【０００６】
また、半次世代型導体装置においては、高速信号処理化の対応として、配線パターンの寄生容量を低減することを目的に誘電絶縁層を形成する新規な低誘電率素材の開発も進められている。低誘電率（ｌｏｗ−ｋ）層は、原理的には比誘電率が最も小さい空気や真空で形成することが好ましい。誘電絶縁層は、従来ＳｉＯＮ、ＳｉＣ、ＳｉＮ、ＳｉＯＣ等の素材によって形成され、さらに誘電率を低減するために空孔形成が行われてポーラスライク（多孔質性）の素材が用いられるようになっている。
【０００７】
図５に示した半導体装置５０は、上述した従来の次世代半導体装置の一例として銅配線層とｌｏｗ−ｋ絶縁層とを有するＬＳＩを示し、基板５１の主面上にトランジスタセル部５２と多層配線層５３とが積層形成されるとともに、最上層の銅配線パターン５４の一部にボンディングパット部５５が形成されてなる。基板５１には、不純物拡散工程によって主面上にドレインやソース等の不純物拡散層５６，５６が形成されるとともに、これら不純物拡散層５６，５６を短絡するようにしてゲート電極５７等が成膜形成されている。
【０００８】
トランジスタセル部５２は、半導体装置５０の最下部の絶縁層５８を構成し、基板５１の主面上に例えばＳｉＯ２によって成膜形成される。トランジスタセル部５２は、絶縁層５８内に、上述した不純物拡散層５６，５６やゲート電極５７と不純物拡散層５６から引き出されて表面層５８ａに形成された配線パターン５９と接続される引出し電極６０等からなる。引出し電極５９は、絶縁層５８に形成したスルーホールに例えばタングステン等を充填して形成される。
【０００９】
多層配線層５３は、トランジスタセル部５２の表面層５８ａ上に順次ｌｏｗ−ｋ絶縁層６１を成膜形成するとともに、これらｌｏｗ−ｋ絶縁層６１の主面に微細化が図られた銅配線パターン６２を適宜パターン形成してなる。多層配線層５３は、各層の配線パターン６２が銅パターンによって形成されており、また各層の銅配線パターン６１をｌｏｗ−ｋ絶縁層６１内に適宜形成した銅プラグ層６３によって層間接続してなる。銅プラグ層６３は、ｌｏｗ−ｋ絶縁層６１に形成したプラグ孔内に銅を充填して形成される。多層配線層５３は、半導体装置５０が大規模化するほど、ｌｏｗ−ｋ絶縁層６１に銅配線パターン６２が多層に形成される。
【００１０】
ボンディングパット部５５は、最上層銅配線パターン５４の一部に形成されたバリアメタル層６４上に、アルミニウム合金等からなるボンディング用パッド６５を形成してなる。ボンディングパット部５５は、最上層銅配線パターン５４を被覆して形成された保護層６６の対応部位に形成された切欠き部６７を介して外方に臨ませられている。
【００１１】
【発明が解決しようとする課題】
半導体装置５０においては、図６に示すようにボンディングパット部５５のボンディング用パッド６５にワイヤ６８のボンディングが行われる。ところで、半導体装置５０においては、多層配線層５３を構成するｌｏｗ−ｋ絶縁層６１が、上述したように各銅配線パターン６２の寄生容量を低減するために多孔質性の低誘電率絶縁材によって成膜形成されている。ｌｏｗ−ｋ絶縁層６１は、内部に多数個の空孔が形成されていることにより、従来の高い密度のＳｉＯ２系誘電率絶縁材と比較して機械的強度が低下している。
【００１２】
半導体装置５０においては、ボンディングの際の大きな荷重がｌｏｗ−ｋ絶縁層６１に負荷されることによって内部の空孔が変形しボンディングパット部５５が撓むことがあった。また、半導体装置５０においては、ボンディングの際の大きな荷重によって内部の空孔が破壊され、同図に示すようにボンディングパット部５５を始点としてｌｏｗ−ｋ絶縁層６１内に多数のクラック６９を放射状に発生させていた。
【００１３】
半導体装置５０においては、ｌｏｗ−ｋ絶縁層６１が、比誘電率が小さくなるにしたがって内部に形成した空孔によって機械的強度が低下する。半導体装置５０においては、上述したＩＴＲＳ指針に規定された２００５年の基準値２．５〜３．０を達成するためには、ｌｏｗ−ｋ絶縁層６１の機械的強度が現状で用いられているＳｉＯＮと比較して１／１０以下となってしまう。
【００１４】
半導体装置５０においては、上述したクラック６９によって、ボンディング用パッド６５とワイヤ６８とのボンディング不良の原因となって信頼性を低下させるといった問題があった。また、半導体装置５０においては、クラック６９が各銅配線パターン６２間のリーク発生の原因となり、待機状態での消費電力が増大するといった問題があった。
【００１５】
したがって、本発明は、基本的な構成や製造プロセスを大幅に変更すること無く、ボンディングの荷重によって低誘電率絶縁層内にクラック等の発生を防止して信頼性と特性の向上が図られる次世代型の半導体装置を提供することを目的に提案されたものである。
【００１６】
【課題を解決するための手段】
上述した目的を達成する本発明にかかる半導体装置は、多孔質性の低誘電率絶縁材からなる低誘電率絶縁層内に微細化された銅配線パターン層を多層に形成するとともに最上層にボディングパッド部を形成してなる。半導体装置は、ボンディングパッド部に対応する内層部に、銅配線パターン層と同層に形成された保持配線パターンと、これら保持配線パターン間を層間接続するようにして形成された保持プラグ層とからなる保持銅パターン層を形成してなる。
【００１７】
以上のように構成された本発明にかかる半導体装置によれば、低誘電率絶縁層内に微細化された銅配線パターン層を形成したことにより、配線遅延が改善されるとともに配線パターン間の寄生容量が低減されて高速の信号処理化が図られるようになる。半導体装置によれば、ボンディングパッド部に対応する内層部に、低誘電率絶縁層に代わって保持銅パターン層を形成したことにより、ボンディングパッド部に対応する内層部の機械的強度の向上が図られる。したがって、半導体装置によれば、ボンディング時の荷重によるボンディングパッド部の変形或いは低誘電率絶縁層内におけるクラックの発生等が防止されて精密なボンディングが行われて信頼性の向上が図られるとともに、リークの発生が防止されて特性の向上が図られるようになる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態として図１に示した半導体装置１も、次世代半導体装置の一例として多層の銅配線層とｌｏｗ−ｋ絶縁層とを有するＬＳＩを示し、上述した半導体装置５０と基本的な構成を同等とするとともに同等の製造プロセスを経て製造される。半導体装置１も、基板２の主面上にトランジスタセル部３と多層配線層４とが積層形成されるとともに、最上層の銅配線パターン５の一部に複数のボンディングパット部６が形成されている。
【００１９】
基板２には、主面上にＰ、Ａｓ、Ｂ等を拡散させる不純物拡散工程によってトランジスタセル部３のドレインやソース等の不純物拡散層７，７が形成されるとともに、これら不純物拡散層７，７を短絡するゲート電極８等が成膜形成されている。トランジスタセル部３は、基板２の主面上に例えばＳｉＯ２によって成膜形成された絶縁層９が半導体装置１の最下部の絶縁層を構成する。トランジスタセル部３は、絶縁層９内に、上述した不純物拡散層７，７やゲート電極８とともに不純物拡散層７から引き出されて表面層９ａに形成された配線パターン１０と接続される引出し電極１１等からなる。引出し電極５９は、絶縁層９に例えばエッチング等によって形成したプラグ孔内にめっき等によってタングステン等の金属を充填して形成される。
【００２０】
多層配線層４は、トランジスタセル部３の絶縁層９上に成膜形成したｌｏｗ−ｋ絶縁層１２の内部に複数層の銅配線パターン１３ａ〜１３ｃ（以下、銅配線パターン１３と総称する。）が形成されてなる。銅配線パターン１３は、それぞれが微細化を図られた所定パターン形状の銅パターンによって形成されている。多層配線層４には、各層の銅配線パターン１３が、ｌｏｗ−ｋ絶縁層１２内に適宜形成した銅プラグ層１４によって層間接続してなる。多層配線層４は、半導体装置１が大規模化するほど、ｌｏｗ−ｋ絶縁層１２に銅配線パターン１３が多層に形成される。
【００２１】
多層配線層４は、従来の製造プロセスと同様のプロセスにして形成され、ｌｏｗ−ｋ絶縁層１２が銅配線パターン１３の寄生容量を低減するために内部に多数個の空孔が形成された多孔質性の低誘電率絶縁材を用いて成膜形成される。ｌｏｗ−ｋ絶縁層１２は、各絶縁層が、ポーラスＳｉＯ２等のポーラス低誘電率絶縁材を用いて例えば化学蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）やスピン・オン法等によって成膜形成される。多層配線層４は、成膜形成されたｌｏｗ−ｋ絶縁層１２上にスパッタ法等の適宜の方法によって銅箔層を形成して、この銅箔層に対してフォトリソグラフィック処理やエッチング処理を施し微細化された銅配線パターン１３をパターン形成する。多層配線層４は、以下同様の工程を施してｌｏｗ−ｋ絶縁層１２の内部に多層の銅配線パターン１３を形成する。
【００２２】
なお、多層配線層４は、上述した製造プロセスに限定されず、ポーラス低誘電率絶縁材を用いて従来実施されている種々の薄膜形成技術によって形成するようにしてもよい。多層配線層４は、例えばｌｏｗ−ｋ絶縁層１２にフォトリソグラフィック処理とエッチング処理とを施してパターン溝を形成し、このパターン溝を埋設するように全面に銅箔層を形成した後に化学・機械研磨法（ＣＭＰ法）を施して銅箔層をパターン溝まで除去して銅配線パターン１３を形成するといった製造プロセスを用いてもよい。
【００２３】
多層配線層４には、ｌｏｗ−ｋ絶縁層１２に例えばレーザ加工等によって所定の位置に下層の銅配線パターン１３に達するプラグ孔を穿孔し、めっきマスクを介して銅めっきを施してこのプラグ孔内を銅めっき等により充填して銅プラグ層１４が形成される。なお、銅プラグ層１４については、例えばパターン溝を露光形成する際に、パターン溝部位との露光量を制御して下層の銅配線パターン１３をストッパとしてプラグ孔を穿孔するといった製造プロセスを用いてもよく、また周知の方法によって適宜形成するようにしてもよい。
【００２４】
多層配線層４には、化学・機械研磨を施されて平坦化された表面層４ａに、上述した内層の銅配線パターン１３と同様のプロセスにより最上層銅配線パターン５が形成される。また、多層配線層４には、各ボンディングパット部６に対向して、詳細を後述する保持銅パターン層１５が厚み方向の全域に亘って形成されている。
【００２５】
各ボンディングパット部６は、最上層銅配線パターン５の一部に形成されたバリアメタル層１６と、このバリアメタル層１６上に形成されたアルミ合金層からなるボンディング用パッド１７とからなる。バリアメタル層１６は、最上層銅配線パターン５に所定のパターニング処理を施して例えばＴｉＷや遷移金属の窒化物、ホウ化物、炭化物或いはシリサイド等によって形成される。バリアメタル層１６は、周知のように異種金属である最上層銅配線パターン５とボンディング用パッド１７との間のコンタクト抵抗の増加を低減する作用を奏する。
【００２６】
多層配線層４は、表面層４ａがパッシベーション用の保護絶縁層１８によって被覆されている。保護絶縁層１８は、例えばプラズマＣＶＤ法等を利用して形成された窒化ケイ素膜や酸化ケイ素膜等からなり、多層配線層４を機械的に保護するとともに防湿作用等を奏する。保護絶縁層１８には、パターニング処理が施されて各ボンディングパット部６に対応して開口部１９が形成され、これら開口部１９を介してボンディング用パッド１７を外方に臨ませる。
【００２７】
半導体装置１においては、開口部１９を介してボンディング用パッド１７に対してワイヤ２０がボンディングされる。ボンディング方法としては、周知のように超音波方法、超音波熱圧着方法、熱圧着方法或いはネイルヘッド方法等の適宜の方法によって行われるが、いずれの方法においてもボンディングツールにより溶融状態とされたワイヤ２０の先端部２１がボンディング用パッド１７上に圧着される。
【００２８】
半導体装置１においては、上述したように多層配線層４を構成する各ｌｏｗ−ｋ絶縁層１２がポーラス低誘電率絶縁材を用いて成膜形成されており、ワイヤ２０のボンディング時にボンディングツールからの圧力が作用される。多層配線層４には、上述したようにボンディングパッド部６に対応した内層領域に保持銅パターン層１５が形成され、この保持銅パターン層１５に対してボンディング圧力が作用されるようにすることで機械的強度が小さいｌｏｗ−ｋ絶縁層１２に変形やクラックの発生が防止されるようにする。
【００２９】
保持銅パターン層１５は、各銅配線パターン１３とそれぞれ同一面内に形成された複数の保持配線パターン２２ａ〜２２ｃ（以下、保持配線パターン２２と総称する。）と、これら保持配線パターン２２間及びボンディング用パッド１７とをそれぞれ層間接続するようにして形成された保持プラグ層２３ａ〜２３ｄ（以下、保持プラグ層２３と総称する。）とからなる。保持銅パターン層１５は、ボンディングパッド部６のボンディング領域に足る外形形状を以って、図１に示すように多層配線層４の内層に厚み方向の全層に亘って連続して形成されている。保持銅パターン層１５は、保持配線パターン２２や保持プラグ層２３が、ボンディング用パッド１７を除いて各銅配線パターン１３やトランジスタセル部３の配線パターン１０に対して非接続状態を保持された、いわゆるダミーパターンとしてｌｏｗ−ｋ絶縁層１２内に形成されている。
【００３０】
各保持配線パターン２２は、上述した各ｌｏｗ−ｋ絶縁層１２上にそれぞれ銅配線パターン１３をパターン形成する際に、同時に形成することが可能である。すなわち、各保持配線パターン２２は、例えばｌｏｗ−ｋ絶縁層１２上に成膜形成された銅箔層にフォトリソグラフィック処理を施して銅配線パターン１３をパターン形成するために用いるマスクに、対応する形状のパターンを追加して設けることによって形成することが可能である。各保持配線パターン２２は、銅箔層にエッチング処理を施すことにより、ｌｏｗ−ｋ絶縁層１２上に銅配線パターン１３とともに形成される。
【００３１】
保持プラグ層２３は、上下層の保持配線パターン２２を保持するようにして互いに同軸上に位置するようにしてｌｏｗ−ｋ絶縁層１２内に形成される。保持プラグ層２３も、上述した各ｌｏｗ−ｋ絶縁層１２内に上下層の銅配線パターン１３を接続する銅プラグ層１４を形成する際に、同一工程を施して同時に形成することが可能である。
【００３２】
すなわち、保持プラグ層２３は、ｌｏｗ−ｋ絶縁層１２に例えばレーザ加工等によって所定の位置に下層の保持配線パターン２２に達するプラグ孔を穿孔し、めっきマスクを介して銅電解めっき等を施してこのプラグ孔内に銅を充填して形成される。保持プラグ層２３は、各プラグ孔が、銅プラグ層１４を構成するプラグ孔を形成するためのレーザマスクに対応する形状のパターンを追加して設けることによって形成することが可能である。
【００３３】
以上のように形成された半導体装置１においては、ボンディングパッド部６に対応した多層配線層４の内層領域が厚み方向の全域に亘って保持銅パターン層１５を形成されることによって、部分的に充分な機械的剛性を有して形成される。したがって、半導体装置１においては、ボンディングパッド部６にボンディングツールが当てがわれて圧力が作用された場合に、多層配線層４内において変形やクラックの発生が防止されるとともにボンディング用パッド１７の変形等の発生が防止される。半導体装置１は、これによって多層配線層４内におけるリークの発生が防止されて特性の向上が図られるとともに、精密なボンディングが行われて信頼性の向上が図られる。
【００３４】
上述した半導体装置１においては、保持銅パターン層１５の各保持プラグ層２３がそれぞれ１個のプラグ層によって構成されている。したがって、保持プラグ層２３は、銅配線パターン１３間を接続する銅プラグ層１４と比較して大きな断面積を以って形成され、銅電解めっきによってｌｏｗ−ｋ絶縁層１２に形成されたプラグ孔に銅が充填される。保持プラグ層２３は、パターン面積を大きく異にする部位に銅電解めっきを施した場合に銅めっき層の成長に差が生じることで、銅プラグ層１４と銅層の形成状態にバラツキが発生する虞がある。
【００３５】
第２の実施の形態として図２及び図３に示した半導体装置３０は、上述した半導体装置１の保持プラグ層２３の問題を解消するために、各保持プラグ層３１をそれぞれ多数個の小断面積のセグメント保持プラグ層３２によって構成したことを特徴とする。半導体装置３０は、この保持プラグ層３１を除いた他の構成について半導体装置１と同様とすることから、対応する部位に同一符号を付して詳細な説明を省略する。
【００３６】
保持プラグ層３１も、図２に示すようにｌｏｗ−ｋ絶縁層１２のボンディングパッド部６に対向した領域に対して、例えばレーザ加工を施して各セグメント保持プラグ層３２を構成する複数個のセグメントプラグ孔が形成される。セグメント保持プラグ層３２は、これらセグメントプラグ孔を銅配線パターン１３間を接続する銅プラグ層１４を構成するプラグ孔の形成工程と同時に形成される。セグメント保持プラグ層３２は、それぞれのセグメントプラグ孔が図３に示すようにボンディングパッド部６に対向した領域に略均等に配列されるとともに、それぞれが銅配線パターン１３間を接続する銅プラグ層１４を構成するプラグ孔と同等若しくは小径の孔径を以って形成される。
【００３７】
セグメント保持プラグ層３２は、銅配線パターン１３の銅プラグ層１４を形成する銅電解めっき工程に際して、同時工程において各セグメントプラグ孔に対する銅電解めっきも施されて孔内に銅が充填形成される。勿論、各セグメント保持プラグ層３２も、それぞれボンディング用パッド１７を除いて各銅配線パターン１３やトランジスタセル部３の配線パターン１０に対して非接続状態を保持された、いわゆるダミーパターンとしてｌｏｗ−ｋ絶縁層１２内に形成される。
【００３８】
半導体装置３０においては、上述したように保持プラグ層３１が、銅プラグ層１４と同径若しくはやや小径の断面積を有する複数個のセグメントプラグ孔に銅電解めっきを施してセグメント保持プラグ層３２によって構成される。したがって、半導体装置３０においては、銅プラグ層１４とセグメント保持プラグ層３２とが銅めっき層がほぼ同等に成長して安定した条件で銅電解めっきが行われて、精度の高い銅プラグ層１４とセグメント保持プラグ層３２とが形成される。
【００３９】
なお、本発明は、上述した次世代ＬＳＩに限定されるものでは無く、他の種々の半導体装置に適用されることは勿論である。保持プラグ層については、全ての層において、第１の実施の形態として示した単一の保持プラグ層２３の構成或いは第２の実施の形態として示した複数個のセグメント保持プラグ層３２の構成に限定されず、これらを混合して構成するようにしてよい。
【００４０】
【発明の効果】
以上詳細に説明したように、本発明によれば、多孔性の誘電絶縁材によって低誘電率絶縁層内に微細化された銅配線パターン層を形成したことにより、配線遅延が改善されるとともに配線パターンの寄生容量が低減されて高速の信号処理化が図られるようになる。本発明によれば、ボンディングパッド部に対応する内層部に厚み方向の保持銅パターン層を形成してボンディングパッド部に対応する内層部の機械的強度の向上が図られるようにしたことから、ボンディング時の荷重によるボンディングパッド部の変形或いは低誘電率絶縁層内におけるクラックの発生等が防止されて精密なボンディングが行われて信頼性の向上が図られるとともに、リークの発生が防止されて特性の向上が図られるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態として示すＬＳＩの概略構成を示す要部縦断面図である。
【図２】第２の実施の形態として示す保持プラグ層を複数個のセグメント保持プラグ層によって構成したＬＳＩの概略構成を示す要部縦断面図である。
【図３】保持プラグ層の構成を説明する要部分解斜視図である。
【図４】ＩＴＲＳの次世代型半導体装置における微細化に関する設計技術指針の要部抜粋表である。
【図５】従来の次世代型半導体装置の概略構成を示す要部縦断面図である。
【図６】低誘電絶縁層内に発生するクラックの説明図である。
【符号の説明】
１  半導体装置、２  基板、３  トランジスタセル部、４  多層配線層、５  最上層銅配線パターン、６  ボンディングパッド部、７  不純物拡散層、８  ゲート電極、９  絶縁層、１０  配線パターン、１１  引出し電極、１２  ｌｏｗ−ｋ絶縁層、１３  銅配線パターン、１４  銅プラグ層、１５  保持銅パターン層、１６  バリアメタル層、１７  ボンディング用パッド、１８  保護絶縁層、１９  開口部、２０  ワイヤ、２２  保持配線パターン、２３  保持プラグ層、３０  半導体装置、３１  保持プラグ層、３２  セグメント保持プラグ層
【図１】
2004235586.tif 000003
【図２】
2004235586.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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