(57)【要約】【課題】従来、複数の半導体集積装置で構成されるシステムの評価基盤の開発において、システムの追加・変更ごとに新しく評価基盤を開発していたため効率が悪い。【解決手段】ＣＰＵ評価基盤１０１とメモリ評価基盤１１０と周辺回路評価基盤１１６とを分離し、標準のネットワーク技術（ＴＣＰ／ＩＰ及びＥｔｈｅｒｎｅｔなど）を用いて集線装置１０９などで相互に接続し、バスプロトコルとネットワークプロトコルとを変換するプロトコル変換装置１０４，１１２，１１８により整合性を持たせることによって、評価基盤の再利用性が向上し、フレキシブルに評価基盤を構成する効果を奏する。【選択図】　図１
2004110699.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積装置システムにおいて、その構成要素が機能的なまとまりとなるように複数の半導体集積装置に分割され、
前記機能的に分割された複数の半導体集積装置ごとに評価基盤を備えていることを特徴とする半導体集積装置システムの評価装置。
【請求項２】
前記評価基盤の各々がネットワークインターフェースカードを備え、前記各ネットワークインターフェースカードがネットワークを介して共通のネットワークプロトコルに従ってデータ送受信を行う状態に相互に接続されていることを特徴とする請求項１に記載の半導体集積装置システムの評価装置。
【請求項３】
前記評価基盤の各々は、バスプロトコルとネットワークプロトコルとを相互に変換するプロトコル変換装置を備えていることを特徴とする請求項２に記載の半導体集積装置システムの評価装置。
【請求項４】
さらに、前記バスプロトコルにおけるアドレス信号と前記ネットワークを一意に特定する識別情報とを対応させるアドレス変換テーブルを備えていることを特徴とする請求項３に記載の半導体集積装置システムの評価装置。
【請求項５】
前記評価基盤の各々は外部からのアクセス情報を格納する性能評価データメモリを備え、さらに、前記評価基盤それぞれの前記性能評価データメモリからネットワークを介して前記アクセス情報を収集し前記評価基盤全体の性能を評価する性能評価装置を備えていることを特徴とする請求項２から請求項４までのいずれかに記載の半導体集積装置システムの評価装置。
【請求項６】
半導体集積装置システムにおいて、その構成要素が機能的なまとまりとなるように複数の半導体集積装置に分割するステップと、
前記機能的に分割された複数の半導体集積装置ごとに評価基盤を作製するステップとを備えていることを特徴とする半導体集積装置システムの評価方法。
【請求項７】
前記複数の評価基盤は、前記半導体集積装置システムごとに、そのシステム構成に応じてフレキシブルに組み合わせることを特徴とする請求項６に記載の半導体集積装置システムの評価方法。
【請求項８】
前記複数の評価基盤をネットワークを介して相互に接続するステップと、前記ネットワークを介して前記評価基盤相互間で送受信を行うステップとを含むことを特徴とする請求項６または請求項７に記載の半導体集積装置システムの評価方法。
【請求項９】
バスプロトコルとネットワークプロトコルとを相互に変換するステップを含むことを特徴とする請求項６から請求項８までのいずれかに記載の半導体集積装置システムの評価方法。
【請求項１０】
前記バスプロトコルにおけるアドレス信号と前記ネットワークを一意に特定する識別情報とを対応させるステップを含むことを特徴とする請求項６から請求項９までのいずれかに記載の半導体集積装置システムの評価方法。
【請求項１１】
外部からのアクセス情報を収集して格納するステップと、前記評価基盤それぞれからネットワークを介して前記アクセス情報を収集するステップと、前記収集したアクセス情報に基づいて評価基盤全体の性能を評価するステップとを含むことを特徴とする請求項６から請求項１０までのいずれかに記載の半導体集積装置システムの評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体集積装置から構成される半導体集積装置システムの評価装置および評価方法に関する。
【０００２】
【従来の技術】
複数または単体の半導体集積装置をプリント基板上に実装してシステムを実現する場合や、複数の半導体集積装置の機能を一つの半導体集積装置に実装する場合には、評価基盤（ブレッドボード）を用いてシステムのプロトタイプを開発し、事前に機能・性能の評価を行う。これによって、大量生産前に半導体集積装置の性能や不具合を見極めることができ、またソフトウエアの開発も事前に行える。その半導体集積装置の評価基盤を、図１１を用いて説明する。
【０００３】
図１１において、１１は複数の半導体集積装置を実装した評価基盤であり、半導体集積装置は実チップやプログラマブルなデバイス（ＰＬＤ／ＦＰＧＡ）などで実装されている（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ／ＦＰＧＡ：Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）。１２はシステムの構成要素の一つであるＣＰＵ（中央演算処理装置）、１３はシステムの構成要素の一つであるメモリ、１４はシステムの構成要素の一つである周辺回路であり、それぞれバスに接続されている。１５はＰＣ（パーソナルコンピュータ）などを利用してＣＰＵ１２を外部から制御する外部制御装置である。
【０００４】
以上のように構成された従来の半導体集積装置の評価基盤１１において、外部制御装置１５から制御命令を与えることにより、ＣＰＵ１２からバスに対してアドレス信号、制御信号、データ信号を出力し、メモリ１３や周辺回路１４に対してデータの書き込みや読み込みを行う。このようにして、評価基盤１１上の半導体集積装置を動作させ、システム全体の機能・性能の評価を行う（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平５−１０８３９５号公報（第３頁、図１）
【特許文献２】
特開平６−２１３９７３号公報（第２−３頁、図１）
【特許文献３】
特開平８−２２１１６４号公報（第７頁、図３）
【０００６】
【発明が解決しようとする課題】
しかし、上記従来の構成では、システム構成が変わると評価基盤を再開発する必要がある。また、評価したい評価基盤上の構成要素を複数の候補から選択する場合には、それぞれの組み合わせごとに評価基盤を作製するか、または机上で機能・性能を評価して選択するしか方法がない。これらは、評価基盤がシステム構成ごとに専用に開発されているためである。このような事情のため、従来技術の場合には、開発期間が長期化するという課題があった。
【０００７】
本発明は、このような事情を鑑みて創作されたものであり、システム構成に変更・修正がある場合でも、評価基盤の作り直しをせずに、フレキシブルに構成することができる半導体集積装置システムの評価方法・装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。すなわち、本発明による評価装置は、半導体集積装置システムにおいて、その構成要素が機能的なまとまりとなるように複数の半導体集積装置に分割され、前記機能的に分割された複数の半導体集積装置ごとに評価基盤を備えたことを特徴とする。評価基盤の分割については、バスに接続されるブロック単位に分割するのを原則とする。
【０００９】
これによれば、機能的なまとまりの半導体集積装置ごとに評価基盤が構成されている。換言すれば、評価基盤のモデルを複数種類用意しておき、システム構成に従ったフレキシブルな組み合わせによって多種多様な評価基盤が簡易に構成される。これによって、半導体集積回路または評価基盤に不具合がある場合に、その修正は必要最小限に抑えることができ、デバイスの追加・変更においても必要な基盤を追加・変更するだけでよく、基盤開発を効率良く進めることができる。また、システム構成に変更・修正がある場合でも、評価基盤の作り直しをせずに、フレキシブルに構成することができる。他方、評価基盤のモデルについては、再利用性向上の効果を奏する。
【００１０】
上記において好ましい態様としては、次のような構成がある。
【００１１】
すなわち、前記評価基盤の各々がネットワークインターフェースカードを備え、前記各ネットワークインターフェースカードがネットワークを介して共通のネットワークプロトコルに従ってデータ送受信を行う状態に相互に接続されていることが好ましい。
【００１２】
また、前記評価基盤の各々において、バスプロトコルとネットワークプロトコルとを相互に変換するプロトコル変換装置を備えていることが好ましい。
【００１３】
また、前記バスプロトコルにおけるアドレス信号と前記ネットワークを一意に特定する識別情報とを対応させるアドレス変換テーブルを備えていることが好ましい。
【００１４】
また、前記評価基盤の各々において、外部からのアクセス情報を格納する性能評価データメモリを備え、さらに、前記評価基盤それぞれの前記性能評価データメモリからネットワークを介して前記アクセス情報を収集し前記評価基盤全体の性能を評価する性能評価装置を備えていることが好ましい。
【００１５】
本発明はまた半導体集積装置システムの評価方法に関するものであり、次のような解決手段をとる。半導体集積装置システムにおいて、その構成要素が機能的なまとまりとなるように複数の半導体集積装置に分割するステップと、前記機能的に分割された複数の半導体集積装置ごとに評価基盤を作製するステップとを含む。
【００１６】
上記において好ましい態様は、前記複数の評価基盤は、前記半導体集積装置システムごとに、そのシステム構成に応じてフレキシブルに組み合わせることである。
【００１７】
評価基盤のモデルを複数種類用意しておき、システム構成に従ったフレキシブルな組み合わせによって多種多様な評価基盤が構成される。これによって、半導体集積回路または評価基盤に不具合がある場合に、その修正は必要最小限に抑えることができ、デバイスの追加・変更においても必要な基盤を追加・変更するだけでよく、基盤開発を効率良く進めることができる。また、システム構成に変更・修正がある場合でも、評価基盤の作り直しをせずに、フレキシブルに構成することができる。他方、評価基盤のモデルについては、再利用性向上の効果を奏する。
【００１８】
上記において好ましい態様としては、次のような構成がある。
【００１９】
前記複数の評価基盤をネットワークを介して相互に接続するステップと、前記ネットワークを介して前記評価基盤相互間で送受信を行うステップとを含むことである。
【００２０】
また、上記において好ましい態様は、バスプロトコルとネットワークプロトコルとを相互に変換するステップを含むことである。
【００２１】
さらに、前記バスプロトコルにおけるアドレス信号と前記ネットワークを一意に特定する識別情報とを対応させるステップを含むことである。
【００２２】
また、外部からのアクセス情報を収集して格納するステップと、前記評価基盤それぞれからネットワークを介して前記アクセス情報を収集するステップと、前記収集したアクセス情報に基づいて評価基盤全体の性能を評価するステップとを含むことである。
【００２３】
上記構成による作用は次のとおりである。すなわち、ネットワークプロトコルを共通化することで各評価基盤間の接続インターフェースを共通化できる。接続インターフェースとしてシステムごとのバスプロトコルではなく、計算機ネットワークに広く使われているネットワークプロトコル（例えばＴＣＰ／ＩＰ及びＥｔｈｅｒｎｅｔ（登録商標）など）を利用することが可能である。ネットワーク上に評価基盤が接続されているので、距離的に離れた場所に評価基盤が存在していても相互に通信することが可能になり、評価基盤のフレキシビリティ向上の効果を奏する。また、各評価基盤間の接続インターフェースを共通化することによって、再利用性向上の効果をさらに高めることができる。そして、ネットワークプロトコルとバスプロトコルを変換するプロトコル変換装置からの情報を随時記憶しておく性能評価データメモリを備えることにより、ネットワークプロトコルとバスプロトコルの違いを考慮したより精度の高い性能評価が可能になる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態の半導体集積装置システムの評価方法および装置について、図１から図１０を用いて説明する。なお、本発明はこの実施の形態に何等限定されるものではなく、要旨を逸脱しない範囲においては種々なる態様で実施し得る。
【００２５】
図１は本発明の実施の形態における半導体集積装置システムの評価装置の一例を示すブロック図である。１０１はＣＰＵを評価するためのＣＰＵ評価基盤（マスター）、１０２はバスマスターとなってシステム全体を制御するＣＰＵ、１０３は外部からＰＣ（パーソナルコンピュータ）などを利用してＣＰＵ１０２を制御する外部制御装置、１０４はバスプロトコルとネットワークプロトコルを相互に変換するプロトコル変換装置、１０５はネットワークに接続するためのインターフェースを行うネットワークインターフェースカード、１０６は評価基盤間の同期を取るための同期コントロール、１０７は同期コントロール１０６に供給するクロックを生成するクロック生成装置、１０８はプロトコル変換装置１０４からの性能評価に必要なパケット送受信情報を抽出して格納する性能評価データメモリ、１０９は各評価基盤間を相互に接続するための集線装置（ＨＵＢ）である。
【００２６】
１１０はメモリを評価するためのメモリ評価基盤（スレーブ）、１１１はバススレーブになるメモリ、１１２はバスプロトコルとネットワークプロトコルを相互に変換するプロトコル変換装置、１１３はネットワークに接続するためのインターフェースを行うネットワークインターフェースカード、１１４は外部からの同期クロックをトリガとしてメモリ評価基盤１１０の同期を取り、クロックを供給するクロックコントロール、１１５はプロトコル変換装置１１２からの性能評価に必要なパケット送受信情報を抽出して格納する性能評価データメモリである。
【００２７】
１１６は周辺回路を評価するための周辺回路評価基盤（スレーブ）、１１７はバススレーブになる周辺回路、１１８はバスプロトコルとネットワークプロトコルを相互に変換するプロトコル変換装置、１１９はネットワークに接続するためのインターフェースを行うネットワークインターフェースカード、１２０は外部からの同期クロックをトリガとして周辺回路評価基盤１１６の同期を取り、クロックを供給するクロックコントロール、１２１はプロトコル変換装置１１８からの性能評価に必要なパケット送受信情報を抽出して格納する性能評価データメモリである。
【００２８】
１２２は各評価基盤１０１，１１０，１１６の性能評価データメモリ１０８，１１５，１２１からの性能評価データとネットワークを流れるパケットからの性能評価データを収集して性能評価を行う性能評価装置である。
【００２９】
図２は、図１のプロトコル変換装置１０４，１１２及びネットワークインターフェースカード１０５，１１３の構成の一例を示すブロック図である。図示しないが、プロトコル変換装置１１８も同様な構成である。
【００３０】
ＣＰＵ評価基盤１０１において、プロトコル変換装置１０４は、ＣＰＵ１０２より受け取った信号（アドレス信号、制御信号、データ信号）から、ネットワークプロトコルを介してデータをやり取りするためのパケットを生成する一方、ネットワークより受け取ったパケットからＣＰＵ１０２への信号（アドレス信号、制御信号、データ信号）を生成する。
【００３１】
２０１はＣＰＵ１０２より受け取った信号（アドレス信号、制御信号、データ信号）から必要な信号をＴＣＰパケットのデータ部として出力する一方、ネットワークより受け取ったＴＣＰパケットのデータ部からＣＰＵ１０２への信号（アドレス信号、制御信号、データ信号）を出力するためのアプリケーション層である。
【００３２】
２０２は出力要素としてアプリケーション層２０１のＴＣＰデータ部にＴＣＰヘッダを付加してＴＣＰパケットを生成する一方、入力要素としてＴＣＰパケットからアプリケーション層２０１へＴＣＰデータ部を出力するためのトランスポート層である。
【００３３】
２０３は出力要素としてＴＣＰパケットにＩＰヘッダを付加してＩＰパケットを送信する一方、入力要素としてＩＰヘッダを解析してＩＰデータ部を出力するためのネットワーク層である。
【００３４】
ネットワークインターフェースカード１０５において、２０４は出力要素としてＩＰパケットからＥｔｈｅｒｎｅｔヘッダ及びフレーム誤り検出用データＦＣＳを付加してＥｔｈｅｒｎｅｔパケットを生成する一方、入力要素としてＥｔｈｅｒｎｅｔパケットからＥｔｈｅｒｎｅｔデータ部を出力するためのデータリンク層である。２０５は物理的にネットワークに接続するための物理層（Ｅｔｈｅｒｎｅｔケーブル）である。
【００３５】
集線装置（ＨＵＢ）１０９において、２０６はＣＰＵ評価基盤１０１と接続するポート、２０７はメモリ評価基盤１１０と接続するポートである。
【００３６】
メモリ評価基盤１１０において、プロトコル変換装置１１２は、メモリ１１１より受け取った信号（アドレス信号、制御信号、データ信号）から、ネットワークプロトコルを介してデータをやり取りするためのパケットを生成する一方、ネットワークより受け取ったパケットからメモリ１１１への信号（アドレス信号、制御信号、データ信号）を生成する。
【００３７】
２０８はメモリ１１１より受け取った信号（アドレス信号、制御信号、データ信号）から必要な信号をＴＣＰパケットのデータ部として出力する一方、ネットワークより受け取ったＴＣＰパケットのデータ部からメモリ１１１への信号（アドレス信号、制御信号、データ信号）を出力するためのアプリケーション層である。
【００３８】
２０９は出力要素としてアプリケーション層２０８のＴＣＰデータ部にＴＣＰヘッダを付加してＴＣＰパケットを生成する一方、入力要素としてＴＣＰパケットからアプリケーション層２０８へＴＣＰデータ部を出力するためのトランスポート層である。
【００３９】
２１０は出力要素としてＴＣＰパケットにＩＰヘッダを付加してＩＰパケットを送信する一方、入力要素としてＩＰヘッダを解析してＩＰデータ部を出力するためのネットワーク層である。
【００４０】
ネットワークインターフェースカード１１３において、２１１は出力要素としてＩＰパケットからＥｔｈｅｒｎｅｔヘッダ及びフレーム誤り検出用データＦＣＳを付加してＥｔｈｅｒｎｅｔパケットを生成する一方、入力要素としてＥｔｈｅｒｎｅｔパケットからＥｔｈｅｒｎｅｔデータ部を出力するためのデータリンク層である。２１２は物理的にネットワークに接続するための物理層（Ｅｔｈｅｒｎｅｔケーブル）である。
【００４１】
以上のように構成された半導体集積装置システムの評価装置について、その動作の一例を図３から図１０を用いて説明する。
【００４２】
図３はバスマスターであるＣＰＵ１０２からバススレーブであるメモリ１１１へのアクセス（読み込み）を、ネットワークを介して行う場合の動作の一例を示すフローチャートである。
【００４３】
まず、ステップ３０１において、外部制御装置１０３は、ＣＰＵ１０２がメモリ１１１に対して読み込み命令を与えるように制御し、ＣＰＵ１０２はアドレス信号、制御信号を出力する。
【００４４】
ステップ３０２において、プロトコル変換装置１０４は、ＣＰＵ１０２からの信号に基づいてＴＣＰパケット及びＩＰパケットを生成する。
【００４５】
ステップ３０３において、ネットワークインターフェースカード１０５は、ＩＰパケットからＥｔｈｅｒｎｅｔパケットを生成し、Ｅｔｈｅｒｎｅｔプロトコルに従ってパケット送信を行う。
【００４６】
ステップ３０４において、集線装置（ＨＵＢ）１０９は、到着したＥｔｈｅｒｎｅｔパケットをネットワーク上に送信する。
【００４７】
ステップ３０５において、メモリ評価基盤１１０のネットワークインターフェースカード１１３は、到着したＥｔｈｅｒｎｅｔパケットのうち、自分宛のＥｔｈｅｒｎｅｔパケットのみ受信する。
【００４８】
ステップ３０６において、メモリ評価基盤１１０のプロトコル変換装置１１２は、ＥｔｈｅｒｎｅｔパケットからＩＰヘッダを解析し、自分宛のＩＰアドレスパケットのみ受信し、ＴＣＰヘッダを解析し、必要に応じて再送要求及び受信パケットの並び替えを行い、ＴＣＰパケットを抽出する。
【００４９】
ステップ３０７において、プロトコル変換装置１１２は、ＴＣＰパケットからメモリ１１１に出力する信号（アドレス信号、制御信号）を抽出してメモリ１１１に出力する。
【００５０】
ステップ３０８において、メモリ１１１は、アドレス信号及び制御信号に従ってメモリデータをデータ信号に出力する。
【００５１】
ステップ３０９において、プロトコル変換装置１１２は、メモリ１１１からの信号（データ信号）からＴＣＰパケット及びＩＰパケットを生成する。
【００５２】
ステップ３１０において、ネットワークインターフェースカード１１３は、ＩＰパケットからＥｔｈｅｒｎｅｔパケットを生成し、Ｅｔｈｅｒｎｅｔプロトコルに従ってパケット送信を行う。
【００５３】
ステップ３１１において、集線装置（ＨＵＢ）１０９は、到着したＥｔｈｅｒｎｅｔパケットをネットワーク上に送信する。
【００５４】
ステップ３１２において、ＣＰＵ評価基盤１０１のネットワークインターフェースカード１０５は、到着したＥｔｈｅｒｎｅｔパケットのうち、自分宛のＥｔｈｅｒｎｅｔパケットのみ受信する。
【００５５】
ステップ３１３において、ＣＰＵ評価基盤１０１のプロトコル変換装置１０４は、ＥｔｈｅｒｎｅｔパケットからＩＰヘッダを解析し、自分宛のＩＰアドレスパケットのみ受信し、ＴＣＰヘッダを解析し、必要に応じて再送要求及び受信パケットの並び替えを行い、ＴＣＰパケットを抽出する。
【００５６】
ステップ３１４において、プロトコル変換装置１０４は、ＴＣＰパケットからＣＰＵ１０２に出力する信号を抽出し、データ信号に出力する。
【００５７】
ステップ３１５において、ＣＰＵ１０２はデータを読み込む。
【００５８】
図４は、ＣＰＵ１０２より受け取った信号データからＴＣＰパケット、ＩＰパケット及びＥｔｈｅｒｎｅｔパケットを生成する動作の一例を示すフローチャートである。
【００５９】
まず、ステップ４０１において、ＣＰＵ１０２からアドレス信号、制御信号、データ信号を出力する。
【００６０】
ステップ４０２において、プロトコル変換装置１０４のアプリケーション層２０１は、制御信号が読み込みと書き込みのいずれを示しているかを調べる。
【００６１】
読み込み（ＹＥＳ）であれば、ステップ４０３に進んで、アドレス信号と制御信号をＴＣＰデータ部にセットする。
【００６２】
書き込み（ＮＯ）であれば、ステップ４０４に進んで、アドレス信号、制御信号及びデータ信号をＴＣＰデータ部にセットする。
【００６３】
ステップ４０５において、トランスポート層２０２は、ＴＣＰデータ部にＴＣＰヘッダを付加してＴＣＰパケットを生成する。
【００６４】
ステップ４０６において、ネットワーク層２０３は、アドレス信号／ＩＰアドレス変換テーブルを参照して、ＣＰＵ１０２のアドレス信号から対応するＩＰアドレスへ変換する。
【００６５】
ステップ４０７において、ＩＰヘッダの送信先ＩＰアドレスに、ステップ４０６で変換したＩＰアドレスを指定する。
【００６６】
ステップ４０８において、ＩＰヘッダの送信元アドレスにＣＰＵ評価基盤１０１のＩＰアドレスを指定する。
【００６７】
ステップ４０９において、送信先ＩＰアドレスおよび送信元ＩＰアドレスを含んだＩＰヘッダをＴＣＰパケットに付加してＩＰパケットを生成する。
【００６８】
ステップ４１０において、ＩＰパケットにＥｔｈｅｒｎｅｔヘッダとフレーム誤り検出用データＦＣＳを付加してＥｔｈｅｒｎｅｔパケットを生成する。
【００６９】
図５は、図４のフローチャートに示す処理によって生成されるパケット構造の一例を示す図である。
【００７０】
マスター評価基盤（ＣＰＵ評価基盤１０１）とスレーブ評価基盤（メモリ評価基盤１１０、周辺回路評価基盤１１６）でデータ部の構造は異なり、また読み込み時及び書き込み時によっても構造が異なる。マスター評価基盤のマスターからの読み込み時にはアドレス信号及び制御信号が格納される。マスターからの書き込み時にはアドレス信号、制御信号及びデータ信号が格納される。スレーブ評価基盤では、マスターからの読み込み時にはデータ信号のみ格納され、マスターからの書き込み時にはデータ部はなく、ヘッダ情報のみとなる。
【００７１】
図６は、図４に示すフローチャートのステップ４０６おけるアドレス信号／ＩＰアドレス変換テーブルの一例を示す図である。
【００７２】
図７は、各評価基盤間の同期方法及びクロック供給方法の動作の一例を示すフローチャートである。
【００７３】
まず、ステップ７０１において、同期コントロール１０６からＣＰＵ１０２へクロックを供給する。
【００７４】
ステップ７０２において、ＣＰＵ１０２が信号を出力し、プロトコル変換装置１０４及びネットワークインターフェースカード１０５によってパケットを生成する。
【００７５】
ステップ７０３において、プロトコル変換装置１０４がパケット生成完了を同期コントロール１０６に通知し、ＣＰＵ１０２へのクロック供給を停止する。
【００７６】
ステップ７０４において、ネットワークを介してパケットの送受信を行う。
【００７７】
ステップ７０５において、プロトコル変換装置１０４にてパケットの送受信が正常に完了したか否かを確認し、パケットの送受信が正常に完了していなければ（ＮＯ）、再度確認する。
【００７８】
パケットの送受信が正常に完了すると、ステップ７０６において、同期コントロール１０６から同期クロックを出力する。
【００７９】
ステップ７０７において、スレーブ評価基盤であるメモリ評価基盤１１０または周辺回路評価基盤１１６に実装されているクロックコントロール１１４，１２０において同期クロックをトリガとして、１同期クロック分に相当する評価基盤ごとのクロック数分だけクロックを供給する。
【００８０】
ステップ７０８において、ＣＰＵ１０２のすべての命令の実行が完了するまでステップ７０１に戻り、処理を繰り返す。
【００８１】
同期クロックの供給方法として、図１に示した構成以外にも、Ｅｔｈｅｒｎｅｔパケットのデータ部にクロック情報を付加する構成や、Ｅｔｈｅｒｎｅｔケーブルに未使用の高周波帯域に変調して伝送する構成でも実現可能である。これによって、別途物理的に同期クロック線を配線する必要がなくなり、評価基盤構成のフレキシビリティが向上する。
【００８２】
図８は、性能評価方法の動作の一例を示すフローチャートである。
【００８３】
ステップ８０１において、各プロトコル変換装置１０４，１１２，１１８のそれぞれは、パケット情報及びＣＰＵ１０２からのアクセス情報を受け取り、それぞれ対応する性能評価データメモリ１０８，１１５，１２１に格納する。
【００８４】
ステップ８０２において、性能評価装置１２２は、ネットワーク上の全パケットを監視し、パケット情報を格納する。
【００８５】
ステップ８０３において、各評価基盤上の性能評価データメモリ１０８，１１５，１２１にネットワークを介してアクセスし、データをパケットとして受信、収集する。
【００８６】
ステップ８０４において、ＩＰアドレスごとのパケット情報から各評価基盤に関係するパケットのみを取り出し、バスの利用率及びデータ転送速度などを動的及び静的に解析する。
【００８７】
ステップ８０５において、評価結果を表示する。
【００８８】
図９は性能評価データメモリ１０８，１１５，１２１に格納されるプロトコル変換装置１０４，１１２，１１８から得られる情報の一例を示す図である。各評価基盤にパケット再送回数、パケット衝突回数、有効パケット送信回数、有効パケット受信回数、有効パケット送信サイズ合計、有効パケット受信サイズ合計などの情報を格納する。
【００８９】
図１０は性能評価装置１２２によって評価可能な評価結果の一例を示す図である。各評価基盤の時間軸におけるアクセス状態、バス占有率などが評価可能である。
【００９０】
【発明の効果】
以上のように本発明によれば、次のような効果を奏する。
【００９１】
機能的なまとまりごとに評価基盤を作製することによって、評価基盤の再利用性向上の効果を奏する。
【００９２】
さらに、これら評価基盤をシステム構成に従ってフレキシブルに構成することによって、評価基盤や半導体集積回路の不具合による評価基盤の修正を最小限に抑えることができ、デバイスの追加・変更についても、必要な基盤を追加・変更するだけでよく、基盤開発の効率化の効果を奏する。また、システム構成に変更・修正がある場合でも、評価基盤の作り直しをせずに、フレキシブルに構成することができる。
【００９３】
評価基盤の分割方法としては、バスに接続されるブロック単位に行い、各評価基盤間の接続インターフェースを共通化することによって、さらに再利用性向上の効果を奏する。
【００９４】
また、評価基盤間の接続インターフェースとして、システムごとのバスプロトコルではなく、計算機ネットワークに広く使われているネットワークプロトコル（ＴＣＰ／ＩＰ及びＥｔｈｅｒｎｅｔなど）を利用することによって、ネットワーク上に評価基盤が接続されていれば、距離的に離れた場所に評価基盤が存在していても相互に通信することが可能になり、評価基盤のフレキシビリティ向上の効果を奏する。
【００９５】
また、ネットワーク上に性能評価装置を備え、ネットワークプロトコルとバスプロトコルを変換するプロトコル変換装置からの情報を随時記憶しておく性能評価データメモリを備えることにより、ネットワークプロトコルとバスプロトコルの違いを考慮した、より精度の高い性能評価が可能になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体集積装置システムの評価装置の一例を示すブロック図
【図２】実施の形態におけるプロトコル変換装置及びネットワークインターフェースカードの構成の一例を示すブロック図
【図３】実施の形態における半導体集積装置システムの評価方法の動作の一例を示すフローチャート
【図４】実施の形態におけるパケット生成の動作の一例を示すフローチャート
【図５】実施の形態におけるパケット構造の一例を示す図
【図６】実施の形態におけるアドレス信号／ＩＰアドレス変換テーブルの一例を示す図
【図７】実施の形態における同期方法及びクロック供給方法の動作の一例を示すフローチャート
【図８】実施の形態における性能評価方法の動作の一例を示すフローチャート
【図９】実施の形態における性能評価データメモリが格納する情報の一例を示す図
【図１０】実施の形態における性能評価装置の評価結果の一例を示す図
【図１１】従来の半導体集積装置システムの評価装置を示すブロック図
【符号の説明】
１０１　ＣＰＵ評価基盤
１０２　ＣＰＵ
１０３　外部制御装置
１０４，１１２，１１８　プロトコル変換装置
１０５，１１３，１１９　ネットワークインターフェースカード
１０６　同期コントロール
１０７　クロック生成装置
１０８，１１５，１２１　性能評価データメモリ
１０９　集線装置（ＨＵＢ）
１１０　メモリ評価基盤
１１１　メモリ
１１４，１２０　クロックコントロール
１１６　周辺回路評価基盤
１１７　周辺回路
１２２　性能評価装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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