(57)【要約】【課題】　部分活性化構造を有し、ページモード動作可能な半導体メモリ装置及びその動作方法を提供すること。【解決手段】　メモリセルアレイは２つ以上のカラムブロックに分けられ、カラムブロックはカラムブロック選択アドレスに応答して選択され、ローデコーダ（ワードラインドライバを含む）及びカラムデコーダはそれぞれローアドレス及びカラムアドレスに応答して選択されたカラムブロック内の該当ワードラインとカラムラインとを選択し、ローアドレス比較器は現在入力されるローアドレス（第１ローアドレスという）を受信して以前に入力されたローアドレス（第２ローアドレスという）と比較し、プリチャージ回路はアクティブ命令印加後、所定時間後に活性化されたワードラインを自動で非活性化、すなわちプリチャージするが、ローアドレス比較器の比較結果、第１及び第２ローアドレスが同一であれば、活性化されたワードラインのプリチャージを遮断する。【選択図】　　　図３
2004134069.tif 000002
【特許請求の範囲】
【請求項１】
　データアクセス動作を遂行するために第１アドレスに対応する第１ワードラインを活性化する段階と、
　前記第１アドレスを受信した後、第２アドレスを受信する段階と、
　前記第２アドレスが前記第１アドレスと同一であれば、前記第２アドレスに対応する第２ワードラインを活性化する間、前記第１アドレスに対応する前記第１ワードラインの活性化された状態を維持するためのページモードイネーブル信号を生成し、
　前記ページモードイネーブル信号に応答して前記第１及び第２ワードラインを非活性化する段階と
を含むメモリ装置のデータアクセス方法。
【請求項２】
　前記ページモードイネーブル信号生成段階は、
　前記第１アドレスを貯蔵する段階と、
　前記第１アドレスと前記第２アドレスとが一致するか否かを判断するために比較器を利用して前記第２アドレスを前記第１アドレスと比較する段階と、
　前記第１アドレスと前記第２アドレスとが一致すれば、前記比較器から前記ページモードイネーブル信号を出力する段階と
を含む請求項１に記載のメモリ装置のデータアクセス方法。
【請求項３】
　前記第１ワードラインを活性化に維持する段階は、
　前記ページモードイネーブル信号が活性化される間、前記一致するアドレスを有する前記第１ワードラインのプリチャージ動作を保留する段階を含む請求項１に記載のメモリ装置のデータアクセス方法。
【請求項４】
　前記データアクセス動作は書込み動作であり、
　書込み命令信号を生成する段階と、
　所定の第１遅延時間によって前記書込み命令信号を遅延させる段階と
をさらに含む請求項１に記載のメモリ装置のデータアクセス方法。
【請求項５】
　遅延されたページモードイネーブル信号を生成するために所定の第２遅延時間ほど前記ページモードイネーブル信号を遅延する段階をさらに含む請求項４に記載のメモリ装置のデータアクセス方法。
【請求項６】
　前記遅延されたページモードイネーブル信号はプリチャージ動作を少なくとも一回保留させる請求項５に記載のメモリ装置のデータアクセス方法。
【請求項７】
　前記第１アドレスはローアドレスを含む請求項１に記載のメモリ装置のデータアクセス方法。
【請求項８】
　前記第１アドレスはカラムブロック選択アドレスを含む請求項７に記載のメモリ装置のデータアクセス方法。
【請求項９】
　前記カラムブロック選択アドレスはカラムアドレスまたはローアドレスを含む請求項８に記載のメモリ装置のデータアクセス方法。
【請求項１０】
　多数のメモリブロックを含むメモリセルアレイと、
　データアクセス動作を遂行するために命令信号をデコーディングし、デコーディングされた命令信号を出力するための命令デコーダと、
　活性化された第ワードラインに対応する第１アドレスを前記第１アドレス後に受信された第２アドレスと比較し、前記第１アドレスと前記第２アドレスとが一致すればページモードイネーブル信号を生成するためのアドレス比較器と、
　前記第２アドレスに対応する第２ワードラインがデータアクセス動作を遂行するために活性化される間、前記ページモードイネーブル信号に応答して前記活性化された第１ワードラインのプリチャージ動作を保留させる、プリチャージ動作を制御するプリチャージ制御回路と
を含む半導体メモリ装置。
【請求項１１】
　前記アドレス比較器は、
　前記第１アドレスを貯蔵するための手段と、
　前記第１及び第２アドレスが一致するか否かを判断するために前記第２アドレスを前記第１アドレスに比較するための手段と、
　前記第１及び第２アドレスが一致すれば、前記比較器から前記ページモードイネーブル信号を出力するための手段と
を含む請求項１０に記載の半導体メモリ装置。
【請求項１２】
　前記半導体メモリ装置は、前記命令デコーダ及びアドレス比較器の機能的に出力と連結された命令シフト回路をさらに具備し、
　前記命令シフト回路は、前記アドレス比較器から出力された前記ページモードイネーブル信号に応答して前記命令デコーダから出力された書込み命令信号を所定の第１遅延時間ほど遅延させる請求項１０に記載の半導体メモリ装置。
【請求項１３】
　前記命令シフト回路は前記書込み命令信号を遅延させるためのクロックシフターを含み、前記クロックシフターは多数の直列に連結されたインバータを含む請求項１０に記載の半導体メモリ装置。
【請求項１４】
　前記命令シフト回路は前記書込み命令信号を遅延させるためのクロックシフターを含み、前記クロックシフターは多数の直列に連結されたフリップフロップを含む請求項１２に記載の半導体メモリ装置。
【請求項１５】
　前記書込み命令信号に応答して前記プリチャージ制御回路は遅延されたページモードイネーブル信号を生成するために前記ページモードイネーブル信号を所定の第２遅延時間ほど遅延させる請求項１２に記載の半導体メモリ装置。
【請求項１６】
　前記遅延されたページモードイネーブル信号は前記活性化された第１ワードラインのプリチャージ動作を保留する請求項１５に記載の半導体メモリ装置。
【請求項１７】
　前記メモリセルアレイは部分活性化構造を含み、各メモリブロックは少なくとも２以上のカラムアドレスを含むブロックアドレスによってそれぞれアドレス可能な請求項１０に記載の半導体メモリ装置。
【請求項１８】
　前記データアクセス動作は同じメモリブロックまたは他のメモリブロックで同じローアドレスを有する１つ以上のメモリセルでデータがアクセスされるページモード動作を含む請求項１７に記載の半導体メモリ装置。
【請求項１９】
　データがバーストモードを利用してアクセスされる請求項１８に記載の半導体メモリ装置。
【請求項２０】
　メモリシステムにおいて、
　多数の命令及びアドレス信号を生成するメモリ制御器と、
　前記命令及びアドレス信号を受信して第１メモリ装置を具備する第１メモリモジュールと、を含み、
　前記第１メモリ装置は、
　多数のメモリブロックで論理的に区分されるメモリセルアレイと、
　データアクセス動作を遂行するために前記命令信号をデコードし、デコードされた命令信号を出力するための命令デコーダと、
　活性化された第１ワードラインに対応する第１アドレスを前記第１アドレス後に受信された第２アドレスに比較し、前記第１アドレスと前記第２アドレスとが一致する場合、ページモードイネーブル信号を生成するためのアドレス比較器と、
　前記第２アドレスに対応する第２ワードラインがデータアクセス動作を遂行するために活性化される間、前記ページモードイネーブル信号に応答して前記活性化された第１ワードラインのプリチャージ動作を保留させる、プリチャージ動作を制御するためのプリチャージ制御回路と
を含むメモリシステム。
【請求項２１】
　前記メモリシステムは、部分活性化構造を含み、
　前記第１メモリ装置の各メモリブロックはブロックアドレスによってそれぞれアドレス可能な請求項２０に記載のメモリシステム。
【請求項２２】
　前記メモリシステムは第２メモリ装置を具備する第２メモリモジュールをさらに含み、
　前記第１メモリ装置は第１ビット構成を有し、前記第２メモリ装置は第２ビット構成を有し、前記第１ビット構成及び前記第２ビット構成は相異なる請求項２０に記載のメモリシステム。
【請求項２３】
　メモリシステムにおいて、
　多数の命令及びアドレス信号を生成するメモリ制御器と、
　前記命令及びアドレス信号を受信する第１メモリ装置とを含み、
　前記第１メモリ装置は、
　多数のメモリブロックで論理的に区分されるメモリセルアレイと、
　データアクセス動作を遂行するために前記命令信号をデコードし、デコードされた命令信号を出力するための命令デコーダと、
　活性化された第１ワードラインに対応する第１アドレスを前記第１アドレス後に受信された第２アドレスと比較し、前記第１アドレスと前記第２アドレスとが一致する場合、ページモードイネーブル信号を生成するためのアドレス比較器と、
　前記第２アドレスに対応する第２ワードラインがデータアクセス動作を遂行するために活性化される間、前記ページモードイネーブル信号に応答して前記活性化された第１ワードラインのプリチャージ動作を保留させる、プリチャージ動作を制御するためのプリチャージ制御回路と
を含むメモリシステム。
【請求項２４】
　前記メモリシステムは第２メモリ装置をさらに含み、
　前記第１メモリ装置は第１ビット構成を有し、前記第２メモリ装置は第２ビット構成を有する請求項２３に記載のメモリシステム。
【請求項２５】
　メモリシステムにおいて、
　多数の命令及びアドレス信号を生成する中央プロセッサーユニットと、
　前記命令及びアドレス信号を受信して第１メモリ装置を具備する第１メモリモジュールと、を含み、
　前記第１メモリ装置は、
　多数のメモリブロックで論理的に区分されるメモリセルアレイと、
　データアクセス動作を遂行するために前記命令信号をデコードし、デコードされた命令信号を出力するための命令デコーダと、
　活性化された第１ワードラインに対応する第１アドレスを前記第１アドレス後に受信された第２アドレスと比較し、前記第１アドレスと前記第２アドレスとが一致する場合、ページモードイネーブル信号を生成するためのアドレス比較器と、
　前記第２アドレスに対応する第２ワードラインがデータアクセス動作を遂行するために活性化される間、前記ページモードイネーブル信号に応答して前記活性化された第１ワードラインのプリチャージ動作を保留させる、プリチャージ動作を制御するためのプリチャージ制御回路と、を含むメモリシステム。
【請求項２６】
　第２メモリ装置を具備する第２メモリモジュールをさらに含む請求項２５に記載のメモリシステム。
【請求項２７】
　前記第１メモリ装置は第１ビット構成を有して前記第２メモリ装置は第２ビット構成を有し、前記第１ビット構成及び前記第２ビット構成は相異なる請求項２６に記載のメモリシステム。
【請求項２８】
　前記中央プロセッサーユニットはネットワークプロセッサーユニットＮＰＵである請求項２５に記載のメモリシステム。
【請求項２９】
　メモリシステムにおいて、
　多数の命令及びアドレス信号を生成する中央プロセッサーユニットと、
　前記命令及びアドレス信号を受信して第１ビット構成を有する第１メモリ装置と、を含み、
　前記第１メモリ装置は、
　多数のメモリブロックで論理的に区分されるメモリセルアレイと、
　データアクセス動作を遂行するために前記命令信号をデコードし、デコードされた命令信号を出力するための命令デコーダと、
　活性化された第１ワードラインに対応する第１アドレスを前記第１アドレス後に受信された第２アドレスと比較し、前記第１アドレスと前記第２アドレスとが一致する場合、ページモードイネーブル信号を生成するためのアドレス比較器と、
　前記第２アドレスに対応する第２ワードラインがデータアクセス動作を遂行するために活性化される間、前記ページモードイネーブル信号に応答して前記活性化された第１ワードラインのプリチャージ動作を保留させる、プリチャージ動作を制御するためのプリチャージ制御回路と
を含むメモリシステム。
【請求項３０】
　前記メモリシステムは第２ビット構成を有する第２メモリ装置をさらに含み、
　前記第１ビット構成と前記第２ビット構成とは相異なる請求項２９に記載のメモリシステム。
【請求項３１】
　前記中央プロセスユニットはネットワークプロセスユニットＮＰＵである請求項２９に記載のメモリシステム。
【請求項３２】
　多数のメモリブロックに区分されるメモリアレイを含むメモリ装置で、メモリ装置のデータアクセス方法において、
　（ａ）第１ローアドレス及び第１メモリブロック選択アドレスを入力する段階と、
　（ｂ）前記第１メモリブロック選択アドレスに対応する前記メモリアレイ内の第１メモリブロックを選択し、データアクセス動作を遂行するために前記第１ローアドレスに対応する前記選択された第１メモリブロックの第１ワードラインを活性化する段階と、
　（ｃ）第２ローアドレス及び第２メモリブロック選択アドレスを入力する段階と、
　（ｄ）前記第２ローアドレスを前記第１ローアドレスと比較し、前記第２ローアドレスと前記第１ローアドレスとが一致すれば、前記第１ワードラインのプリチャージを保留するための制御信号を生成し、前記第２カラムブロック選択アドレスに対応する前記メモリアレイ内の第２カラムブロックを選択し、前記第２ローアドレスに対応する前記選択された第２カラムブロックの第２ワードラインを活性化する段階と、
　（ｅ）それぞれの連続した入力ローアドレスが最終入力ローアドレスと一致する間、前記第１活性化されたワードラインから始まった前記同一アドレスを有する以前に活性化されたワードラインが非活性化されることを保留するために前記制御信号をイネーブル状態に維持する段階と、
　（ｆ）連続した入力ローアドレスが最終入力ローアドレスと一致しなければ、前記制御信号をディスエーブルして前記同一ローアドレスを有する以前のあらゆる活性化されたワードラインを非活性化させる段階と
を含むデータアクセス方法。
【請求項３３】
　前記第１選択されたメモリブロックと第２選択されたメモリブロックとが一致する請求項３２に記載のデータアクセス方法。
【請求項３４】
　第１ローアドレス及び第１メモリブロック選択アドレスを入力する段階は、第１クロックサイクルで前記第１ローアドレス及び前記第１メモリブロック選択アドレスに同期して第１活性化命令を入力する段階を含み、
　前記データアクセス方法は、
　前記第１クロックサイクル後に第２クロックサイクルで第１カラムラインアドレスに同期して第１データアクセス命令を入力する段階と、
　前記第２クロックサイクル後に第３クロックサイクルで前記第２ローアドレス及び前記第２メモリブロック選択アドレスに同期して第２活性化命令を入力する段階と
をさらに含む請求項３２に記載のデータアクセス方法。
【請求項３５】
　前記第１データアクセス命令は書込み命令であって、
　前記方法は、
　前記第１ローアドレスに対応する前記第１ワードラインの活性化を遅延させるために第１所定期間ほど書込み命令を遅延させて前記第１ローアドレスと相異なるアドレスを有する以前に活性化されたワードラインのプリチャージをイネーブルさせる段階をさらに含む請求項３４に記載のデータアクセス方法。
【請求項３６】
　前記方法は、
　前記制御信号の出力を前記第１ワードラインの前記遅延された活性化によって所定時間ほど遅延させる段階をさらに含む請求項３５に記載のデータアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体メモリ装置に係り、特に、部分活性化構造を有する半導体メモリ装置でのページモードの具現に関する。
【背景技術】
【０００２】
　最近のメモリ素子、特に、ＤＲＡＭの場合、動作速度の増加による電力消費の増加が大きい問題点として提起されている。通常、大部分の半導体メモリ装置で動作速度と電力消費とは相互トレードオフの関係にあるので、開発過程で前記２つの特性を適切に調節するのが最も難しく、重要なことと扱われている。
　前記の問題を解決するために、最近、動作速度と電力消耗の問題を同時に改善する目的で、メモリセルアレイ電流を減らす努力が進められている。一例として、メモリセルの活性化時、データ読取りや書込みが遂行されるカラムブロックを予め分かるようにして該当カラムブロックだけを活性化する部分活性化構造が半導体メモリ装置に採用されている。その代表的なケースが富士通で開発したＦＣＲＡＭである。ＦＣＲＡＭの構造及び動作は特許文献１に詳しく記されている。
【０００３】
　図１.Ａ乃至図１.Ｃは、従来技術によるメモリセルのブロックの部分活性化をイネーブルする半導体メモリ装置の階層的メモリ構造を示す図面である。
　図１.Ａに示したように、半導体メモリ装置１０は多数のメモリバンク１０Ａ、１０Ｂ、１０Ｃ、１０Ｄを含む。各メモリバンクは、例えば、ＰＣのメモリ論理部を示し、各バンクは１つ以上のメモリモジュール（例えば、ＤＩＭＭ、ＳＩＭＭ）で構成されうる。各メモリバンク１０Ａ、１０Ｂ、１０Ｃ、１０Ｄは多数のメモリセルアレイブロックで論理的に分けられる。例えば、図１.Ｂに例示的に示したように、メモリバンク１０Ａは４個のメモリセルアレイブロック１００ａ、１００ｂ、１００ｃ、１００ｄを含む。
【０００４】
　また、各メモリセルアレイブロック１００ａ、１００ｂ、１００ｃ、１００ｄは、多数のサブメモリセルアレイブロック（または、カラムブロック）で論理的に区分され、各サブメモリセルアレイブロックは関連した制御回路によって制御される。例えば、図１.Ｃに例示的に示したように、メモリセルアレイブロック１００ａは４つのサブメモリセルアレイブロック１０１、１０２、１０３、１０４を含む。メモリセルアレイブロック１００ａは、多数のサブワードラインドライバ１０５、１０６、１０７、１０８をさらに含み、各サブワードラインドライバは、サブメモリセルアレイブロック１０１、１０２、１０３、１０４のうち１つと関連している。
【０００５】
　それぞれのサブワードラインドライバ１０５、１０６、１０７、１０８は対応するカラムブロックの対応するサブワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を活性化させる。すなわち、メモリブロック１００ａのワードラインは全体的なワードライン構造を利用してメモリブロック１００ａ上に形成され、このようなワードラインは入力ローアドレス（ワードラインアドレス）に基づいたローデコーダによって活性化される。サブワードラインは対応するカラムブロック上に形成され、サブワードラインドライバ１０５、１０６、１０７、１０８は対応するサブワードラインの活性化を制御する。例えば、図１.Ｃに示されたように、ローアドレスとカラムブロック選択アドレスとがメモリ装置に入力されれば、この入力ローアドレスに対応する全体的なワードラインがローデコーダによって活性化される。また、入力カラムブロック選択アドレスはカラムブロック１０１、１０２、１０３、１０４のうち１つのを活性化に利用し、対応するサブワードラインドライバ１０５、１０６、１０７、１０８が活性化された（全体的な）ワードラインと同じアドレスを有する対応するサブワードラインを活性化させる。
【０００６】
　図１.Ａ乃至図１.Ｃに示したメモリ構成は、データアクセスまたはリフレッシュ動作を遂行するためにカラムブロックアドレスＣＢＡを利用して活性化されうる、ＦＣＲＡＭなどの部分活性化半導体メモリ装置を提供するのに利用できるサブメモリセルアレイブロック１０１、１０２、１０３、１０４のうち１つである。すなわち、図１.Ｃに示した例で、メモリセルアレイブロック１００ａは４つのハブメモリブロック１０１、１０２、１０３、１０４を含み、２−ｂｉｔ ＣＢＡは４つのカラムブロック（サブメモリブロック）のうち１つを選択するのに利用されうるので、当業者はメモリ構成を所定のカラムブロック選択アドレスによってそれぞれアドレスされうるカラムブロック以上またはその以下に設計できる。
【０００７】
　図１.Ａ乃至図１.Ｃに示したメモリ構成を利用してメモリアクセス動作を遂行するためには、メモリバンク１０Ａ、１０Ｂ、１０Ｃ、１０Ｄのうち１つが所定のバンクアドレスに応答して初期に選択され、選択されたメモリバンク内のメモリセルアレイブロック１００ａ、１００ｂ、１００ｃ、１００ｄが所定のアドレス（例えば、ローアドレスまたはアドレス構造による他のアドレス）に応答して選択される。次に、ローアドレスＲＡ及びカラムブロック選択アドレスＣＢＡは全体的なワードライン（ローデコーダの入力ローアドレスのデコーディング結果によって）を活性化するために入力され、（入力ＣＢＡによって）選択されたメモリセルアレイブロックのカラムブロックを活性化する。次に、選択されたカラムブロックのサブワードライン（活性化された全体的なワードラインと同じアドレスを有する）のみが対応するサブワードラインドライバによって活性化される。
【０００８】
　例えば、図１.Ｃの例で、カラムブロック選択アドレスが‘００’であれば、ローアドレスに該当する全体ワードラインのうち第１カラムブロック１０１の該当ワードラインＷＬ１が、カラムブロック選択アドレスが‘０１’であれば第２カラムブロック１０２の該当ワードラインＷＬ２が、カラムブロック選択アドレスが‘１０’であれば第３カラムブロック１０３の該当ワードラインＷＬ３が、そして、カラムブロック選択アドレスが‘１１’であれば第４カラムブロック１０４の該当ワードラインＷＬ４が、それぞれ活性化される。したがって、同じローアドレスを有するメモリセルのうちから１／４だけ活性化される。活性化されたカラムブロックにデータの入／出力が行われる。そして、活性化されたカラムブロックは一定時間後に自動で非活性化、すなわちプリチャージされる。
【０００９】
　ＦＣＲＡＭは、部分活性化機能を使用して電流消耗を減らし、メモリセルアレイ動作特性を改善してアクセス速度を向上させた。ｔＲＡＣ＝２２ｎｓ、ｔＲＣ＝２５ｎｓに通常のＤＲＡＭ対比ｔＲＡＣ １０％、ｔＲＣ ５０％の性能向上を実現した。
　ところが、ＦＣＲＡＭのように部分活性化モードで動作するメモリ装置の場合、通常のＤＲＡＭ対比幾つかの制約条件が発生するが、そのうちの１つが通常のＤＲＡＭで一般的な動作モードで取り扱っているページモードの具現が難しいということである。
【００１０】
　ページモードとは、一度のローＸアドレスの入力後、同じローアドレスを有する全体メモリセルのうち、任意のメモリセルに対してカラムＹアドレスの変換だけでデータを入／出力する動作モードである。ページモードは通常のＤＲＡＭで一般的に採用される動作モードである。
　ところが、部分活性化モードで動作するＤＲＡＭの場合には、ページモードの具現が難しい。同じローアドレスに連結されているメモリセルがローアドレスの入力時に共に入力される任意個数ｎのカラムブロック選択アドレスによってカラムブロックに分かれて制御されるためである。すなわち、カラムブロック選択アドレスが２つである場合、同じローアドレスを有するメモリセルがカラムブロック選択アドレスによって４つ単位に分かれて活性化される。
【００１１】
　前記の理由で、カラムブロック選択アドレスのビット数がｎであり、部分活性化モードで動作するＤＲＡＭの場合、同じローアドレスに連結されている全体メモリセルのうち任意のメモリセルにデータを入／出力するためには最大２ｎ回のローアドレス入力が必要である。
　特に、ＦＣＲＡＭの場合は任意のローアドレス入力後、あらかじめ定められた時間（ｔＲＣ＝ａｃｔｉｖｅ ｒｅｓｔｏｒｅ ｔｉｍｅ ＋ ｒｏｗ ｐｒｅｃｈａｒｇｅ ｔｉｍｅ）後に、さらに同じローアドレスを印加でき、ローアドレス入力後、一定時間後に自動でロープリチャージ動作が起きる構造を有する。それゆえに、カラムブロック選択アドレスｎ個を有しているＦＣＲＡＭは、同じローアドレスを有している全体メモリセルのうち、任意のメモリセルにデータを入／出力するためにはデータ入／出力時間を除いても最大ｔＲＣ＊２ｎの時間が必要となる。
【００１２】
　図２は、従来技術による部分活性化構造を有する半導体メモリ装置の動作タイミング図である。
　図２を参照すれば、クロックＣＬＫと同期してアクティブ命令ＡＣＴと共にローアドレスＸが入力される。この時、カラムブロック選択アドレスＣＢ１も入力される。カラムブロック選択アドレスＣＢ１によって第１カラムブロック１０１が選択され、第１カラムブロック１０１内で入力されたローアドレスＸに対応するワードラインＷＬ１が活性化される。次のクロックサイクルＣ２で読取り命令／ＲＤと共にカラムアドレスＹが入力されれば、カラムアドレスに対応する１つのカラムが選択されて前記活性化されたワードラインＷＬ１と選択されたカラムラインとの交点にあるメモリセルからデータが出力される。バースト長が４であるので、１回の読取り命令／ＲＤで４個のデータＤＱが連続的に出力される。
【００１３】
　アクティブ命令ＡＣＴが印加された時点Ｃ１から約３クロックサイクル後にロープリチャージが自動で始まる。ロープリチャージが始まれば、活性化されていたワードラインＷＬ１が非活性化される。ロープリチャージが終わる時点のクロックサイクルＣ６で、次のローアドレスＸがカラムブロック選択アドレスＣＢ２と共に入力される。すなわち、従来技術では、アクティブ命令ＡＣＴの印加後、所定時間後に自動的にロープリチャージが実行されるために、ロープリチャージが終わる時点ではじめて次のアクティブ命令ＡＣＴが印加されうる。アクティブ命令ＡＣＴの印加時点から次のアクティブ命令ＡＣＴの印加時点までをｔＲＣという。クロックサイクルＣ６で入力されたローアドレスＸとカラムブロック選択アドレスＣＢ２とに応答して第２カラムブロック１０２内の該当ワードラインＷＬ２が活性化される。アクティブ命令ＡＣＴが印加されてから３クロックサイクル後に、またロープリチャージが自動で始まるので、次のアクティブ命令ＡＣＴ及びローアドレスＸとカラムブロック選択アドレスＣＢ３とは活性化されたワードラインＷＬ２のロープリチャージが終わる時点のクロックサイクルＣ１１で印加されうる。
【００１４】
　前述したように、従来技術による半導体メモリ装置では次のローアドレスと以前のローアドレスとが同一であっても、ｔＲＣの間隔を置いて次のローアドレスが入力されねばならない。したがって、同じローアドレスを有するメモリセルを連続的にアクセスする場合、データ入出力速度が遅い。
　したがって、ＦＣＲＡＭのように、部分活性化構造、すなわち、カラムブロック選択アドレスｎ個を有して部分活性化モードで動作し、ローアドレス入力（アクティブ命令印加時点）後、一定時間経過後に自動でプリチャージされる動作構造を有するＤＲＡＭの場合、任意のローアドレスに対するデータの入出力速度は速くなるが、同じローアドレスに対するデータの入／出力速度はむしろ増加するという問題がある。したがって、前記のような構造を有するＤＲＡＭで同じローアドレスを有している全体メモリセルのうち任意のメモリセルに対するデータ入／出力時間の改善が必要である。
【特許文献１】韓国公開特許２０００−００１７５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
　したがって、本発明が解決しようとする技術的課題は、部分活性化構造を有する半導体装置で同じＸ（ロー）アドレスに指定可能なメモリセルに対するデータ入出力速度を速くすることによって、動作速度を改善する半導体メモリ装置を提供することである。
　本発明が解決しようとする他の技術的課題は、部分活性化構造を有する半導体装置で同じＸ（ロー）アドレスに指定可能なメモリセルに対するデータ入出力速度を速くする半導体メモリ装置の動作方法を提供することである。
【課題を解決するための手段】
【００１６】
　前記技術的課題を達成するための本発明の一面は、多数のカラムブロックに分けられるメモリセルアレイを含み、ローアドレスと共に入力されるカラムブロック選択アドレスに応答して前記多数のカラムブロックのうち１つのカラムブロックを選択し、前記選択されたカラムブロックで前記ローアドレスに該当するワードラインを活性化する半導体メモリ装置に関する。本発明の一面による半導体メモリ装置は、入力されるローアドレス（以下、第１ローアドレスという）と以前に入力されたローアドレス（以下、第２ローアドレスという）とを比較するローアドレス比較器と、前記第１ローアドレス及び前記第２ローアドレスが一致すれば、前記第２ローアドレスに応答して活性化されたワードラインのプリチャージを保留するプリチャージ制御回路とを具備する。
【００１７】
　前記技術的課題を達成するための本発明の他の一面は、多数のカラムブロックに分けられるメモリセルアレイを含み、同じローアドレスを有するワードラインのうち所定のカラムブロック選択アドレスに応答して選択されたカラムブロックのワードラインだけ活性化される部分活性化構造を有する半導体メモリ装置に関する。
【００１８】
　本発明の他の一面による半導体メモリ装置は、アクティブ命令印加時に入力されるローアドレス（以下、第１ローアドレスという）に応答して前記選択されたカラムブロックの該当ワードラインを活性化するカラムデコーダ及びワードラインドライバと、カラムアドレスに応答して前記選択されたカラムブロックでデータが入出力されるカラムラインを選択するカラムデコーダと、前記第１ローアドレスと以前に入力されたローアドレス（以下、第２ローアドレスという）とを比較し、前記両方の信号が異なれば、前記アクティブ命令印加後、所定時間後に前記活性化されたワードラインを自動で非活性化して前記両方の信号が同じであれば、前記活性化されたワードラインを活性化状態に維持させるプリチャージ回路を具備する。
【００１９】
　前記技術的課題を達成するための本発明のさらに他の一面による半導体メモリ装置は、２つ以上のカラムブロックに分けられるメモリセルアレイであって、前記カラムブロックはカラムブロック選択アドレスに応答して選択される前記メモリセルアレイと、ローアドレスに応答して前記選択されたカラムブロック内の該当ワードラインを活性化するローデコーダ及びワードラインドライバと、カラムアドレスに応答して前記選択されたカラムブロック内でデータが入／出力されるカラムラインを選択するカラムデコーダと、前記ローアドレス（以下、第１ローアドレスという）を受信して以前に入力されたローアドレス（以下、第２ローアドレスという）と比較するローアドレス比較器と、アクティブ命令印加後、所定時間後に前記活性化されたワードラインを自動でプリチャージするプリチャージ回路とを具備し、前記プリチャージ回路は前記ローアドレス比較器の比較結果、前記第１及び第２ローアドレスが同一であれば、前記活性化されたワードラインのプリチャージを遮断することを特徴とする。
【００２０】
　前記他の技術的課題を達成するための本発明の一面は、多数のカラムブロックに分けられるメモリセルアレイを含み、ローアドレスと共に入力されるカラムブロック選択アドレスに応答して前記多数のカラムブロックのうち１つのカラムブロックを選択し、前記選択されたカラムブロックで前記ローアドレスに該当するワードラインを活性化する半導体メモリ装置の動作方法に関する。
【００２１】
　本発明の一面による半導体メモリ装置の動作方法は、（ａ）入力されるローアドレス（以下、第１ローアドレスという）と以前に入力されたローアドレス（以下、第２ローアドレスという）とを比較する段階と、（ｂ）前記第１ローアドレス及び前記第２ローアドレスが一致すれば、前記第２ローアドレスに対応するワードラインのプリチャージを保留する段階とを具備する。
　前記他の技術的課題を達成するための本発明の他の一面は、２つ以上のカラムブロックに分けられるメモリセルアレイを含み、同じローアドレスを有するワードラインのうち所定のカラムブロック選択アドレスに応答して選択されたカラムブロックのワードラインだけ活性化される部分活性化構造を有する半導体メモリ装置の動作方法に関する。
【００２２】
　本発明の他の一面による半導体メモリ装置の動作方法は、（ａ）アクティブ命令印加時、入力されるローアドレス（以下、第１ローアドレスという）に応答して前記選択されたカラムブロックの該当ワードラインを活性化する段階と、（ｂ）カラムアドレスに応答して前記選択されたカラムブロックでデータが入出力されるカラムラインを選択する段階と、（ｃ）前記第１ローアドレスと以前に入力されたローアドレス（以下、第２ローアドレスという）を比較する段階と、（ｄ）前記（ｃ）段階の比較結果、前記第１及び第２ローアドレスが異なれば、前記アクティブ命令印加後、所定時間後に前記活性化されたワードラインを自動で非活性化する段階と、（ｅ）前記（ｃ）段階の比較結果、前記第１及び第２ローアドレスが同じであれば、前記活性化されたワードラインを活性化状態に維持させる段階とを具備する。
【００２３】
　本発明によれば、部分活性化構造を有する半導体メモリ装置でページモードの具現が可能である。したがって、同じローアドレスを有するメモリセルについてのデータの入出力速度が速くなる。
【発明の効果】
【００２４】
　本発明によれば、部分活性化構造を有する半導体メモリ装置でもページモードの具現が可能である。したがって、同じローアドレスを有するメモリセルに対するデータの入出力速度が速くなる。したがって、半導体メモリ装置の動作速度が向上する。
【発明を実施するための最良の形態】
【００２５】
　本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。
　以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同一符号は同一部材を示す。
【００２６】
　図３は、本発明の一実施例による半導体メモリ装置を示すブロック図である。これを参照すれば、半導体メモリ装置はメモリセルアレイ１００、メモリセルアレイ１００に／からデータを入／出力するための周辺回路１１０〜１９６、ローＸアドレス比較器２００及び命令語シフター３００を具備する。メモリセルアレイ１００はローとカラムとのマトリックス形態で配列された多数のメモリセルを含む。メモリセルアレイ１００は図１.Ｃと関連して詳細に説明したように、部分活性化が可能に２つ以上のカラムブロックに分けられる。
【００２７】
　外部から入力される信号及び外部に出力される信号はバッファを経て入／出力される。クロック信号ＣＫ、／ＣＫはＤＬＬ及びクロックバッファ１１０を経て内部の各ブロックに伝えられる。
　命令語デコーダ１２０は外部の命令語信号／ＣＳ、ＦＮを受信し、これをデコードしてアクティブ命令、読取り命令／ＲＤ、書込み命令／ＷＲなどの命令語を発生させる。命令語デコーダ１２０で発生する命令語は命令語シフター３００を経て制御信号発生部１５０に入力される。命令語シフター３００は書込み命令／ＷＲを所定クロックサイクルほどシフトする役割をする。命令語シフター３００の詳細な構成及び動作については後述する。
【００２８】
　制御信号発生部１５０は、大きくアクティブ制御信号発生部１５２、プリチャージ制御信号発生部１５４及びデータ入／出力制御信号発生部１５６を含むが、他のメモリ装置ブロックに適切な制御信号を発生させる。さらに具体的にはアクティブ制御信号発生部１５２はアクティブ制御回路１９２に制御信号を出力してアクティブ動作を制御し、プリチャージ制御信号発生部１５４はプリチャージ制御回路１９４にプリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮを含む制御信号を出力してプリチャージ動作を制御し、データ入／出力制御信号発生部１５６はデータ入／出力制御回路１９６に制御信号を出力してデータ入／出力動作を制御する。
【００２９】
　外部から印加されるアドレス信号Ａ０〜Ａ１４、ＢＡ０、ＢＡ１はアドレスバッファ１３０及びアドレスラッチ１４０を経てローデコーダ１６０及びカラムデコーダ１７０に入力される。ローデコーダ１６０はワードラインドライバ（図示せず）を含むが、ローＸアドレスをデコーディングしてメモリセルアレイ１００の該当ローライン（ワードライン）を選択して活性化する。カラムデコーダはカラムＹアドレスをデコーディングしてメモリセルアレイ１００のカラムラインのうちデータが入／出力されるカラムラインを選択する。
【００３０】
　データ入出力ピンＤＱ［０：ｍ］を通じて入力されるデータはＤＱバッファ１８０を経てメモリセルアレイ１００に貯蔵される。メモリセルアレイ１００で読取られるデータもＤＱバッファ１８０を経てデータ入出力ピンＤＱ［０：ｍ］を通じて外部に出力される。
　一方、外部から入力されるローアドレス信号はアドレスバッファ１３０を経てローデコーダ１６０に入力されるだけでなく、ローアドレス比較器２００にも入力される。ローアドレス比較器２００は入力されるローアドレス（以下、第１ローアドレスという）をすでに貯蔵されているローアドレス（以下、第２ローアドレスという）と比較する。第１ローアドレスを現在入力されるローアドレスとする時、第２ローアドレスは第１ローアドレス入力以前に入力されたローアドレスである。
【００３１】
　ローアドレス比較器２００は第１及び第２ローアドレスが一致すれば、第１ローアドレスに応答して活性化されたカラムブロックの該当ワードラインの非活性化（プリチャージ）を保留または遮断するためのページモードフラグ／ＰＭ＿ＦＬＡＧを発生させる。ローアドレス比較器２００から出力されるページモードフラグ／ＰＭ＿ＦＬＡＧが所定のロジックレベルであれば、プリチャージ中断／遮断を意味する。
【００３２】
　プリチャージ制御回路１９４はプリチャージ制御信号発生部１５４から出力されるプリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮだけでなく、ローアドレス比較器２００から出力されるページモードフラグ／ＰＭ＿ＦＬＡＧに応答してプリチャージ動作の遂行如何を制御する。さらに具体的に説明すれば、活性化されたカラムブロックがプリチャージされる前に再び同じローアドレスが入力されれば、先に活性化されたカラムブロックの非活性化時点が次に印加されたローアドレスを基準とする非活性化時点に延長される。
　一方、ローアドレス比較器２００の比較結果、第１及び第２ローアドレスが異なれば、第２ローアドレスによって活性化された以前のカラムブロックはデータの入／出力後、所定時間後に自動でプリチャージされる。プリチャージ制御回路１９４の詳細な構成及び動作については後述する。
【００３３】
　半導体メモリ装置を前記のように動作させることによって、以前のアクティブ命令ＡＣＴによるプリチャージが始まる前に同じローアドレスの入力でページモードの具現が可能となる。すなわち、同じローアドレスを印加すれば、選択されたカラムブロックの活性化期間が延びるので、同じローアドレスに対して多数のカラムから順次にデータが入出力できるページモードと類似した機能が具現される。
　この時、連続的に入力されるローアドレスが同一であれば、カラムブロックは同一如何に関係ない。したがって、同じローアドレスを有する全体メモリセルに対するページモード動作が可能である。
【００３４】
　図４は、本発明の一実施例による半導体メモリ装置の動作タイミング図である。図４を参照して本発明の一実施例による半導体メモリ装置の動作を従来技術による半導体メモリ装置の動作と比較して説明すれば、次の通りである。
　図４を参照すれば、クロックＣＬＫと同期してアクティブ命令ＡＣＴと共にローアドレスＸ１が入力される。この時、カラムブロック選択アドレスＣＢ１も入力される。本実施例では４回のアクティブ命令ＡＣＴと共に入力されるローアドレスＸ１、Ｘ２、Ｘ３、Ｘ４は全て同一であると仮定する。
【００３５】
　入力されたカラムブロック選択アドレスＣＢ１によって第１カラムブロック（図１.Ｃの１０１）が選択され、入力されたローアドレスＸ１に対応するワードラインＷＬ１が活性化される。次のクロックサイクルＣ２でカラムアドレスＹ１が入力されれば、カラムアドレスＹ１に対応する１つのカラムが選択されて前記活性化されたワードラインＷＬ１と選択されたカラムラインとの交点にあるメモリセルからデータが出力される。ここでも、バースト長が４であるので、１回の読取り命令／ＲＤで４個のデータＤＱが連続的に出力される。
【００３６】
　カラムアドレスＹ１が入力された後、次のクロックサイクルＣ３でローアドレスＸ２とカラムブロック選択アドレスＣＢ２とが入力される。ローアドレスＸ２とカラムブロック選択アドレスＣＢ２に応答して第２カラムブロック（図１.Ｃの１０２）の該当ワードラインＷＬ２が活性化される。入力されるローアドレスＸ２はアドレスバッファ１３０を経てローアドレス比較器２００に入力される。
【００３７】
　ローアドレス比較器２００は現在入力されるローアドレス（第１アドレス）Ｘ２が以前に入力されたローアドレス（第２アドレス）Ｘ１と同一であるかを比較する。ここでは、両ローアドレスＸ１、Ｘ２が同じであると仮定したので、ローアドレス比較器２００は以前に活性化されたワードラインＷＬ１に対するプリチャージを遮断するためのローレベルのページモードフラグ／ＰＭ＿ＦＬＡＧを発生させる。すると、ワードラインＷＬ１に対するプリチャージは保留され、ワードラインＷＬ１は活性化状態を維持する。Ｃ４クロックサイクルでカラムアドレスＹ２が入力されれば、これに応答して４個のデータＤＱが連続的に出力される。
【００３８】
　Ｃ５クロックサイクルで３番目のアクティブ命令ＡＣＴと共にローアドレスＸ３及びカラム選択ブロックアドレスＣＢ３が入力されれば、前記動作過程と類似した動作が行われる。また、Ｃ７クロックサイクルで４番目のアクティブ命令ＡＣＴと共にローアドレスＸ４及びカラム選択ブロックアドレスＣＢ４が入力される時にも前記動作過程と類似した動作が行われる。
【００３９】
　Ｃ９クロックサイクルではアクティブ命令ＡＣＴが印加されない。したがって、ローアドレス比較器２００は現在ローアドレスが以前ローアドレスＸ４と異なると判断してハイレベルのページモードフラグ／ＰＭ＿ＦＬＡＧを出力する。すると、図３のプリチャージ制御回路１９４はハイレベルのページモードフラグ／ＰＭ＿ＦＬＡＧに応答して活性化されているワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４をプリチャージする。
　前述したように、本発明では以前に入力されたローアドレスと次に入力されるローアドレスとが同一であれば、以前に活性化されたワードラインを活性化状態に維持することによって、同じローアドレスに対してカラムブロックを別にして、または同じカラムブロックで連続的にデータを読み取りうる。
【００４０】
　図５は、本発明の他の一実施例による半導体メモリ装置の動作タイミング図である。本実施例にはデータの書込み動作を例に挙げて説明する。
　本発明の他の一実施例による半導体メモリ装置は、書込みバッファを使用して富士通で開発したＦＣＲＡＭの書込み動作と類似の動作を行う。さらに具体的に説明すれば、同一バンクに対する書込み命令が入る場合、直ちに書込み動作が行われず、次の書込み命令が入った後で以前に入った書込み命令を実行する。すなわち、書込み命令が印加されれば、この時に入力されるアドレスとデータとは書込みバッファに一旦貯蔵されてから同一バンクに対する次の書込み命令が入れば、書込みバッファに貯蔵されているアドレスに該当するメモリセルに書込みバッファのデータを書き込む。したがって、書込み命令と共に入力されるローアドレスに対応するワードラインも直ちに活性化されず、次の書込み命令の印加後に行われる。
【００４１】
　図５を参照すれば、クロックＣＬＫと同期してアクティブ命令ＡＣＴと共にローアドレスＸ１が入力される。図５では、ローアドレスＸ２、Ｘ３、Ｘ４は相互同一であり、Ｘ１、Ｘ５とは同一でないと仮定する。ローアドレスＸ１が入力される時、カラムブロック選択アドレスＣＢ１も入力される。次のクロックサイクルＣ２で書込み命令／ＷＲと共にカラムアドレスＹ１が入力され、カラムアドレスＹ１の入力時点から３クロックサイクル後に４個のデータＤ１が２クロックサイクル間に連続的に入力される。データＤ１とアドレスとは書込みバッファに貯蔵される。
【００４２】
　クロックサイクルＣ６でアクティブ命令ＡＣＴが印加され、ローアドレスＸ２とカラムブロック選択アドレスＣＢ２とが入力される。入力されるローアドレスＸ２はアドレスバッファ１３０を経てローアドレス比較器２００に入力される。ローアドレス比較器２００は現在入力されるローアドレス（第１アドレス）Ｘ２が以前に入力されたローアドレス（第２アドレス）Ｘ１と同一であるかを比較する。ここでは両ローアドレスＸ１、Ｘ２が同一ではないと仮定したので、ローアドレス比較器２００はハイレベルのページモードフラグ／ＰＭ＿ＦＬＡＧを発生させる。すなわち、ページモードではない。
【００４３】
　次のクロックサイクルＣ７で書込み命令／ＷＲと共にカラムアドレスＹ２が入力される。すると、書込みバッファに貯蔵されていた、ローアドレスＸ１とカラムブロック選択アドレスＣＢ１とに応答して第１カラムブロック（図１.Ｃの１０１）の該当ワードラインＷＬ１が活性化される。カラムアドレスＹ１に対応する１つのカラムが選択されて前記活性化されたワードラインＷＬ１と選択されたカラムラインとの交点にあるメモリセルにデータＤ１が入力される。そして、ページモードではないので、以前に活性化されたワードラインＷＬ１に対するプリチャージが行われる。
【００４４】
　カラムアドレスＹ２が入力された次のクロックサイクルＣ８で再びアクティブ命令ＡＣＴが印加され、ローアドレスＸ３とカラムブロック選択アドレスＣＢ３が入力される。ローアドレス比較器２００は現在入力されるローアドレスＸ３が以前に入力されたローアドレスＸ２と同一であるかを比較する。ここでは両ローアドレスＸ２、Ｘ３が同じであると仮定したので、ローアドレス比較器２００はページモードであることを示すローレベルのページモードフラグ／ＰＭ＿ＦＬＡＧを発生させる。
【００４５】
　そして、次のクロックサイクルＣ９で書込み命令／ＷＲと共にカラムアドレスＹ３が入力される。すると、書込みバッファに貯蔵されていたローアドレスＸ２とカラムブロック選択アドレスＣＢ２に応答して第２カラムブロック（図１.Ｃの１０２）の該当ワードラインＷＬ２が活性化されねばならないが、以前に活性化されたワードラインＷＬ１に対する動作を十分に保障するためにワードラインＷＬ２に対する活性化は所定の第１遅延時間ＴＤ１ほど遅延される。ページモードで動作する場合にはアクティブ命令印加間隔が正常モード（非ページモード）に比べて狭まるので、以前に活性化されたワードラインＷＬ１に対する動作を保障するために次のワードラインＷＬ２に対する活性化が遅延されることである。
【００４６】
　すなわち、原則的にはクロックサイクルＣ９でカラムアドレスＹ３が入力された後、ワードラインＷＬ２の活性化が行われなければならないが、その場合、ワードラインＷＬ１に対する十分な動作時間が保障されないので、本実施例では、ワードラインＷＬ２の活性化が３クロックサイクル程度遅延される。ワードラインＷＬ２の活性化と共に、カラムアドレスＹ２に対応する１つのカラムが選択されて前記活性化されたワードラインＷＬ２と選択されたカラムラインとの交点にあるメモリセルにデータＤ２が入力される。
【００４７】
　ワードラインＷＬ２の活性化が遅延されるので、ワードラインＷＬ２の非活性化の如何を決定する信号であるページモードフラグ／ＰＭ＿ＦＬＡＧも遅延して発生せねばならない。望ましくは、書込み動作モードではプリチャージ制御回路（図３の１９４）はページモードフラグ／ＰＭ＿ＦＬＡＧを所定クロックサイクル（第２遅延時間）ほど遅延させた遅延ページモードフラグ／Ｄ＿ＰＭに応答してワードラインのプリチャージを制御する。したがって、ワードラインＷＬ２に対するプリチャージは保留され、ワードラインＷＬ２は活性化状態を維持する。
【００４８】
　クロックサイクルＣ１０でアクティブ命令ＡＣＴと共にローアドレスＸ４及びカラム選択ブロックアドレスＣＢ４が入力されれば、ローアドレスＸ４が以前のローアドレスＸ３と同一であるので、前記動作過程と類似した動作が行われる。
　クロックサイクルＣ１２ではアクティブ命令ＡＣＴが印加されない。したがって、ローアドレス比較器２００は現在のローアドレスが以前のローアドレスＸ４と異なると判断してハイレベルのページモードフラグ／ＰＭ＿ＦＬＡＧを出力する。すると、図３のプリチャージ制御回路１９４はハイレベルのページモードフラグ／ＰＭ＿ＦＬＡＧに応答して活性化されているワードラインＷＬ２、ＷＬ３、ＷＬ４をプリチャージする。
【００４９】
　前述したように、本発明の他の一実施例では書込み動作が次の書込み命令が印加されてから行われる。したがって、ページモードで動作する時には以前に活性化されたワードラインに対する動作時間を保障するために次のワードラインの活性化時点を第１遅延時間ほど遅延させる。ワードライン活性化時点が遅延されるので、これによって、ワードラインのプリチャージを遮断／保留するための信号の発生時点も遅延させる。
【００５０】
　したがって、本発明によれば、ページモードでデータの書込みが可能である。すなわち、以前に入力されたローアドレスと次に入力されるローアドレスとが同一であれば、以前に活性化されたワードラインを活性化状態に維持することによって、同じローアドレスに対してカラムブロックを別にして、または同じカラムブロックで連続的にデータを書込みできる。
【００５１】
　図６は、図３に示した命令語シフター３００の一具体例を示す回路図である。これを参照すれば、命令語シフター３００はクロックシフター３１０、ＮＯＲゲート３２１、３２２、３２３及びインバータ３３１、３３２、３３３を含む。命令語シフター３００に入力されるページモードフラグ／ＰＭ＿ＦＬＡＧ、書込み命令／ＷＲ及び読取り命令／ＲＤは全てローレベルで活性化される信号であると仮定する。
【００５２】
　ＮＯＲゲート３２１は書込み命令／ＷＲとページモードフラグ／ＰＭ＿ＦＬＡＧとを受信して否定論理和する。ＮＯＲゲート３２２は書込み命令／ＷＲの反転信号とページモードフラグ／ＰＭ＿ＦＬＡＧとを受信して否定論理和する。クロックシフター３１０はＮＯＲゲート３２１の出力信号を第１遅延時間ほど遅延させる。ＮＯＲゲート３２３とインバータ３３３とはクロックシフター３１０の出力と、ＮＯＲゲート３２２の出力と読取り命令／ＲＤの反転信号との論理和を遅延命令Ｓ＿ＣＭＤとして出力する。
【００５３】
　図６に示した命令語シフター３００によれば、ページモードフラグ／ＰＭ＿ＦＬＡＧがローレベルであれば、書込み命令／ＷＲはクロックシフター３１０で第１遅延時間ほど遅延される。そして、ページモードフラグ／ＰＭ＿ＦＬＡＧがハイレベルであれば、書込み命令／ＷＲは遅延されない。一方、読取り命令／ＲＤはページモードフラグ／ＰＭ＿ＦＬＡＧに関係なく遅延されない。
【００５４】
　図７及び図８は、図３に示したローアドレス比較器２００とプリチャージ制御回路１９４の一具体例をそれぞれ示す回路図である。
　図７を参照すれば、ローアドレス比較器２００は３個のスイッチ２１１、２１２、２１３、２つのラッチ素子２２１、２２２及び比較器２３０を含む。
　第１乃至第３スイッチ２１１〜２１３はそれぞれ電送ゲートとインバータとで構成されるが、クロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤに応答してオン／オフになる。クロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤはクロックＣＬＫとアクティブ命令ＡＣＴに応答して発生する信号である。
【００５５】
　第１及び第３スイッチ２１１、２１３はクロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤの第１ロジックレベル（ここではハイレベル）に応答してオンになり、第２スイッチ２１２はクロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤの第２ロジックレベル（ここではローレベル）に応答してオンになる。第１及び第２ラッチ２２１、２２２はそれぞれ２つのインバータで構成される。
　アドレスバッファ１３０を経て入力されるローアドレスＸＡＤＤＲは比較器２３０の一端子に入力される。これと同時に、クロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤがハイレベルであれば、第１スイッチ２１１がオンになるので、ローアドレスＸＡＤＤＲは第１ラッチ２２１に入力される。
【００５６】
　第１ラッチ２２１に入力されたローアドレスはクロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤがローレベルである時、第２ラッチ２２２に入力される。第２ラッチ２２２に入力されたローアドレス信号はクロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤがハイレベルである時、比較器２３０の他の端子に入力される。比較器の一端子に直接入力されるローアドレスを第１ローアドレスＸＡＤＤＲ１といい、ラッチ２２１、２２２を経て比較器２３０の他の端子に入力されるローアドレスを第２ローアドレスＸＡＤＤＲ２という。前述したように、第１ローアドレスＸＡＤＤＲ１が現在入力されるローアドレスであれば、第２ローアドレスＸＡＤＤＲ２は以前に入力されたローアドレスである。
【００５７】
　比較器２３０は第１ローアドレスＸＡＤＤＲ１と第２ローアドレスＸＡＤＤＲ２とを比較して両信号が一致すれば、ローレベルのページモードフラグ／ＰＭ＿ＦＬＡＧを、両信号が一致しなければ、ハイレベルのページモードフラグ／ＰＭ＿ＦＬＡＧを出力する。
　図８を参照すれば、プリチャージ制御回路１９４はＮＯＲゲート４１１、４１２、インバータ４２１、４２２、ＮＡＮＤゲート４３１、クロックシフター３１０及びプリチャージ制御部４４０を含む。
【００５８】
　ＮＯＲゲート４１１とインバータ４２１とはページモードフラグ／ＰＭ＿ＦＬＡＧと書込み命令／ＷＲとの論理和を出力する。クロックシフター３１０はページモードフラグ／ＰＭ＿ＦＬＡＧと書込み命令／ＷＲとの論理和信号を第２遅延時間ほどシフトする。ＮＯＲゲート４１２とインバータ４２２とはページモードフラグ／ＰＭ＿ＦＬＡＧと読取り命令／ＲＤとの論理和を出力する。
【００５９】
　ページモードフラグ／ＰＭ＿ＦＬＡＧと読取り命令／ＲＤとの論理和信号はページモードフラグ／ＰＭ＿ＦＬＡＧと書込み命令／ＷＲとの論理和信号とは異なり、クロックシフター３１０を経ずにＮＡＮＤゲート４３１に入力される。
　したがって、ローレベルで活性化されたページモードフラグ／ＰＭ＿ＦＬＡＧは書込み動作時には第２遅延時間ほどシフトされる。一方、読取り動作時にはページモードフラグ／ＰＭ＿ＦＬＡＧはシフトされない。
【００６０】
　ＮＡＮＤゲート４３１はクロックシフター３１０の出力信号、インバータ４２２の出力信号及びプリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮを否定論理乗してプリチャージ制御信号／ＰＲＥＣＨ＿ＣＳを出力する。プリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮはアクティブ命令ＡＣＴの印加後、所定時間後に自動でハイレベルにイネーブルされる信号である。
【００６１】
　しかし、ページモードフラグ／ＰＭ＿ＦＬＡＧがローレベルでイネーブルされるページモードでは図６に示したように、遅延命令Ｓ＿ＣＭＤが遅延されることによって前記プリチャージ信号ＰＲＥＣＨ＿ＥＮもまた前記第１遅延時間ほど遅延されて出力される。なお、従来の半導体メモリ装置ではプリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮがイネーブルされれば、無条件的にプリチャージが行われた。
　プリチャージ制御信号／ＰＲＥＣＨ＿ＣＳはプリチャージ制御部４４０に入力される。プリチャージ制御部４４０はローレベルのプリチャージ制御信号／ＰＲＥＣＨ＿ＣＳに応答してプリチャージを遂行する。
【００６２】
　図９は、図７及び図８に示した回路の動作波形図である。これを参照して、図７及び図８に示したローアドレス比較器２００及びプリチャージ制御回路１９４の動作を説明すれば、次の通りである。
　毎奇数番目のクロックサイクルＣ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９でアクティブ命令ＡＣＴが活性化されると仮定する。合わせて、最初の３回のアクティブ命令ＡＣＴと共に‘００００’のローアドレスＸＡＤＤＲが、最後の２回のアクティブ命令ＡＣＴと共に‘ＦＦＦＦ’のローアドレスＸＡＤＤＲが入力されると仮定する。
【００６３】
　クロックＣＬＫ及びアクティブ命令ＡＣＴに応答してクロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤが所定時間ハイレベルになる。したがって、クロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤも２クロックサイクル周期でハイレベルになる。アクティブ命令ＡＣＴが活性化されると同時にローアドレス信号ＸＡＤＤＲが入力される。比較器２３０の一端子に直接入力される第１ローアドレスＸＡＤＤＲ１は外部から入力されるローアドレスＸＡＤＤＲと常に同一である。もちろん、ローアドレスＸＡＤＤＲが比較器の一端子に入力されるまで若干の遅延が発生しうる。
【００６４】
　第１のアクティブ命令ＡＣＴと共に‘００００’の第１ローアドレスＸＡＤＤＲ１が比較器２３０の一端子に入力される。第１のアクティブ命令ＡＣＴに応答してクロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤがハイレベルになれば（Ｈ１区間）、第１及び第３スイッチ２１１、２１３がオンになる。したがって、第２ラッチ２２２にあった信号ＸＸＸＸが第２ローアドレスＸＡＤＤＲ２として比較器２３０の他の端子に入力される。この時、第２ラッチ２２２にあった信号は所定の初期信号ＸＸＸＸである。これと同時に‘００００’の第１ローアドレスＸＡＤＤＲ１が第１ラッチ２２１に入力される。
　クロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤがローレベルになれば（Ｌ１区間）、第１及び第３スイッチ２１１、２１３はオフされ、スイッチ２１２がオンになる。したがって、第１ラッチにあった信号００００が第２ラッチ２２２に入力される。
【００６５】
　Ｃ３クロックサイクルで第２のアクティブ命令ＡＣＴと‘００００’のローアドレスＸＡＤＤＲが入力される。これに応答して、クロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤがまたハイレベルになれば（Ｈ２区間）、第１及び第３スイッチ２１１、２１３がオンになる。したがって、第２ラッチにあった信号００００が第２ローアドレス信号ＸＡＤＤＲ２として比較器２３０に入力される。
　この時、第１ローアドレスＸＡＤＤＲ１と第２ローアドレスＸＡＤＤＲ２とは‘００００’で同一であるので、比較器２３０はローレベルのページモードフラグ／ＰＭ＿ＦＬＡＧを出力する。
　クロック／アクティブ信号ＣＬＫ＋ＡＣＴ　ＣＭＤがまたローレベルになれば（Ｌ２区間）、第２スイッチがオンになり、第１ラッチにあった信号００００が第２ラッチ２２２に入力される。
【００６６】
　結局、第１乃至第３スイッチ２１１〜２１３及び第１乃至第２ラッチ２２１、２２２は以前アクティブ命令ＡＣＴ時に入力されたローアドレスを貯蔵してから次のアクティブ命令ＡＣＴが印加される時点に比較器２３０に提供する役割をする。したがって、比較器２３０は以前アクティブ命令ＡＣＴ時に入力されたローアドレス（第２ローアドレス）と次のアクティブ命令ＡＣＴ時に入力されたローアドレス（第１ローアドレス）とを比較する役割をする。
【００６７】
　したがって、第２のローアドレス００００とその以前（第１）ローアドレス００００が一致するので、ページモードフラグ／ＰＭ＿ＦＬＡＧはローレベルになり、第３のローアドレス００００とその以前（第２）のローアドレス００００も一致するので、ページモードフラグ／ＰＭ＿ＦＬＡＧはローレベルに維持され続ける。第４のローアドレスＦＦＦＦとその以前（第３）のローアドレス００００は一致せずに、ページモードフラグ／ＰＭ＿ＦＬＡＧはハイレベルになり、第５のローアドレスＦＦＦＦとその以前（第４）のローアドレスＦＦＦＦはさらに一致するので、ページモードフラグ／ＰＭ＿ＦＬＡＧはさらにローレベルになる。
【００６８】
　一方、プリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮはアクティブ命令ＡＣＴ印加後、３クロックサイクル程度後に所定時間ハイレベルにイネーブルされる。したがって、第１乃至第３のアクティブ命令ＡＣＴに応答して３回プリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮがハイレベルにイネーブルされる。しかし、第１及び第２のプリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮがハイレベルにイネーブルされる時、ページモードフラグ／ＰＭ＿ＦＬＡＧがローレベルであるので、プリチャージ制御信号／ＰＲＥＣＨ＿ＣＳはハイレベルになってプリチャージ制御回路３２０はプリチャージ遂行を遮断する。
【００６９】
　第３のプリチャージイネーブル信号ＰＲＥＣＨ＿ＥＮがハイレベルにイネーブルされる時はページモードフラグ／ＰＭ＿ＦＬＡＧがハイレベルであるので、プリチャージ制御信号／ＰＲＥＣＨ＿ＣＳはローレベルになってプリチャージ制御回路３２０はプリチャージをイネーブルする。
　前述したように、本発明では以前のローアドレスと次のローアドレスとを比較して一致すれば、プリチャージを遮断させることによって、同じローアドレスを有するメモリセルに対するデータの入出力動作を速く遂行できる。
【００７０】
　図１０は、本発明の一実施例によるメモリシステムを示すブロック図である。メモリシステム１０００はＣＰＵ１００１、メモリ制御器１００２及び多数のメモリモジュール１００３を含む。ＣＰＵはマイクロプロセッサーユニットＭＰＵまたはネットワークプロセッサーユニットＮＰＵなどでありうる。各メモリモジュール１００３はＦＣＲＡＭＳなどの多数の半導体メモリ装置１００４を含む。
【００７１】
　ＣＰＵ１００１は第１バスシステムＢ１（例えば、制御バス、データバス、アドレスバス）を通じてメモリ制御器に連結され、メモリ制御器１００２は第２バスシステムＢ２（制御バス、データバス、アドレスバス）を通じてメモリモジュール１００３に連結される。図１０の例示的な構造で、ＣＰＵ１００１はメモリ制御器１００２を制御し、メモリ制御器１００２はメモリ１００３、１００４を制御する（別途のメモリ制御器の使用なしにも、ＣＰＵが直接メモリを制御できる）。
【００７２】
　図１０に示した例で、各メモリモジュール１００３は、例えばメモリバンクに示すことができ、与えられたメモリモジュール１００３の各メモリ装置１００４は本発明のページモードで動作できる。この場合、各メモリ装置１００４は部分活性化構造を提供するために多数のカラムブロックに論理的に区分でき、ページモード動作を提供するために前述したように制御される。ページモードメモリアクセスを遂行するための制御回路はメモリ装置１００４内に位置できる。
　望ましくは、１つのメモリモジュールのメモリ装置はｘ８ビット構成を有することができ、他のメモリモジュールのメモリ装置はｘ１６ビット構成を有することができる。すなわち、他のメモリモジュールが他のビット構成で動作できる。
【００７３】
　本発明による他の実施例によるメモリシステムは（図１０に示した多数のメモリ装置を有するメモリモジュールの代りに）１つ以上の分離された半導体メモリ装置と（何らのメモリ制御器を含まずに）中央プロセスユニットを含むことができる。この実施例では、メモリ装置は中央プロセスユニットと直接通信する。
　さらに他の実施例で、本発明によるメモリシステムは（図１０に示した多数のメモリ装置を有するメモリモジュールの代りに）メモリ制御器と直接通信する１つ以上の分離された半導体メモリ装置を含ませることができる。この実施例で、１つのメモリ装置はｘ８ビット構成を有し、他のメモリ装置はｘ１６ビット構成を有することができる。
　本発明によれば、部分活性化構造を有する半導体メモリ装置でもページモードの具現が可能である。したがって、同じローアドレスを有するメモリセルに対するデータの入出力速度が速くなる。それゆえ、半導体メモリ装置の動作速度が向上するという効果がある。
【００７４】
　以上、図面に示された一実施例を参考しながら本発明を説明したが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能である点が理解できるであろう。例えば、本実施例ではページモードフラグがローレベルである時、プリチャージが保留されると記述し、所定信号の活性レベルをハイレベルまたはローレベルに定めて説明したが、信号の活性レベルは他のもので決定することも可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
【産業上の利用可能性】
【００７５】
　本実施例で提供された部分活性化構造を有し、データの入出力速度が向上した半導体メモリ装置はデジタルカメラ、ＭＰ３プレーヤー及びコンピュータ装置のメモリシステムに使用することができる。
【図面の簡単な説明】
【００７６】
【図１．Ａ】従来技術によるメモリセルのブロックの部分活性化をイネーブルする半導体メモリ装置の階層的メモリ構造を示す図面である。
【図１．Ｂ】従来技術によるメモリセルのブロックの部分活性化をイネーブルする半導体メモリ装置の階層的メモリ構造を示す図面である。
【図１．Ｃ】従来技術によるメモリセルのブロックの部分活性化をイネーブルする半導体メモリ装置の階層的メモリ構造を示す図面である。
【図２】従来技術による部分活性化構造を有する半導体メモリ装置の動作タイミング図である。
【図３】本発明の一実施例による半導体メモリ装置を示すブロック図である。
【図４】本発明の一実施例による半導体メモリ装置の動作タイミング図である。
【図５】本発明の他の一実施例による半導体メモリ装置の動作タイミング図である。
【図６】図３に示した命令語シフターの一具現例を示す回路図である。
【図７】図３に示したローアドレス比較器と、プリチャージ制御回路の一具体例をそれぞれ示す回路図である。
【図８】図３に示したローアドレス比較器と、プリチャージ制御回路の一具体例をそれぞれ示す回路図である。
【図９】図７及び図８に示した回路の動作タイミング図である。
【図１０】本発明の一実施例によるメモリシステムを示すブロック図である。
【符号の説明】
【００７７】
　　　１００　　メモリセルアレイ
　　　１１０　　ＤＬＬ及びクロックバッファ 
　　　１２０　　命令語デコーダ
　　　１３０　　アドレスバッファ
　　　１４０　　アドレスラッチ
　　　１５０　　制御信号発生部
　　　１５２　　アクティブ制御信号発生部
　　　１５４　　プリチャージ制御信号発生部
　　　１５６　　データ入／出力制御信号発生部
　　　１６０　　ローデコーダ
　　　１７０　　カラムデコーダ
　　　１８０　　ＤＱバッファ
　　　１９２　　アクティブ制御回路
　　　１９４　　プリチャージ制御回路
　　　１９６　　データ入／出力制御回路
　　　２００　　ローアドレス比較器
　　　３００　　命令語シフター
　　　ＣＫ ＣＫ／　　クロック信号
　　　／ＣＳ ＦＮ　　命令語信号
　　　／ＷＤ　　書込み命令
　　　／ＲＤ　　読取り命令
　　　Ａ０〜Ａ１４、ＢＡ０、ＢＡ１　　アドレス信号
　　　／ＰＭ＿ＦＬＡＧ　　ページモードフラグ
【図１．Ａ】
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【図１．Ｂ】
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【図１．Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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