(57)【要約】      （修正有）【課題】  出力バッファ、同期型メモリ装置及び測定方法を提供する。【解決手段】  出力バッファは、ターンオン時に出力端子を第１電源電圧にプルアップするためのプルアップ素子(MPU)と、ターンオン時に出力端子を第１電源電圧より低いレベルの第２電源電圧にプルダウンするためのプルダウン素子(MPD)と、待機モードではプルアップ素子及び、プルダウン素子(MPD)をターンオフ状態に維持して出力端子をハイインピーダンス状態に維持する。第１動作モードでは出力クロック信号(CKF)のレベル状態に応答してデータ信号(DIOB)をラッチし、ラッチされたデータ信号に応答してプルアップ素子及びプルダウン素子を駆動して出力端子にデータ信号を出力し、第２動作モードでは出力クロック信号の先端に応答してデータ信号をラッチし、ラッチされたデータ信号に応答してプルアップ素子及びプルダウン素子を駆動して出力端子にデータ信号を出力する出力ラッチ部と、を含む。【選択図】      図２
2004227753.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と、
ターンオン時に出力端子を第１電源電圧にプルアップさせるためのプルアップ素子と、
ターンオン時に前記出力端子を前記第１電源電圧より低いレベルを有する第２電源電圧にプルダウンさせるためのプルダウン素子と、
待機モードでは前記プルアップ素子をターンオフ状態に維持し、前記プルダウン素子をターンオフ状態に維持して前記出力端子をハイインピーダンス状態に維持し、
第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、ラッチされたデータ信号に応答して前記プルアップ素子及びプルダウン素子を駆動して前記出力端子に対応するデータ信号を出力し、
第２動作モードでは前記出力クロック信号の先端に応答して前記データ信号をラッチし、ラッチされたデータ信号に応答して前記プルアップ素子及びプルダウン素子を駆動して前記出力端子に対応するデータ信号を出力する出力ラッチ部と、を含むことを特徴とする出力バッファ。
【請求項２】
前記出力ラッチ部は、
待機モードでは前記プルアップ素子をターンオフ状態に維持し、第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、第２動作モードでは出力クロック信号の先端に応答してデータ信号をラッチし、各動作モードでラッチされたデータ信号の状態に応答して前記プルアップ素子を駆動するプルアップ駆動部と、
前記待機モードでは前記プルダウン素子をターンオフ状態に維持し、
前記第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、第２動作モードでは出力クロック信号の先端に応答してデータ信号をラッチし、各動作モードではラッチされたデータ信号の状態に応答して前記プルダウン素子を駆動するプルダウン駆動部と、を備えることを特徴とする請求項１に記載の出力バッファ。
【請求項３】
前記プルアップ駆動部及びプルダウン駆動部は出力制御信号に応答して前記待機モードでは入力ディセーブル（ｄｉｓａｂｌｅ）され、前記第１及び第２動作モードでは入力エネーブル（ｅｎａｂｌｅ）されることを特徴とする請求項２に記載の出力バッファ。
【請求項４】
前記プルアップ駆動部は、
第１ノードと、
前記第１動作モードでは前記出力制御信号の反転信号に応答して前記データ信号を前記第１ノードに入力し、第２動作モードでは前記出力制御信号の反転信号に応答し、出力クロック信号の先端に同期して前記データ信号を前記第１ノードに入力する入力ロジック回路と、
前記第１ノードに結合され、前記第１動作モードでディセーブルされ、前記第２動作モードでエネーブルされて前記第１ノードに入力されたデータ信号をラッチする入力ラッチ回路と、
前記第１ノードに結合され、前記第１ノードに入力されたデータ信号に応答して出力クロック信号をゲートして第１ゲートクロック信号及び第２ゲートクロック信号を発生し、前記発生された第１及び第２ゲートクロック信号に応答してクロック同期されたデータ信号をラッチし、前記プルアップ素子を駆動するためのプルアップ駆動信号を出力する出力ラッチ回路と、を備えることを特徴とする請求項３に記載の出力バッファ。
【請求項５】
前記入力ロジック回路は、
ドレーンに前記第１ノードが結合され、ソースに前記第２電源電圧が結合され、ゲートに前記出力制御信号の反転信号が結合された第１ＭＯＳトランジスターと、
ドレーンに前記第１ノードが結合され、ゲートに前記データ信号が結合された第２ＭＯＳトランジスターと、
ドレーンに前記第２ＭＯＳトランジスターのソースが結合され、ソースに前記第２電源電圧が結合され、ゲートに前記第１ゲートクロック信号とテストモード信号の反転信号を組合わせた第１組合せ信号が結合された第３ＭＯＳトランジスターと、
ドレーンに前記第１ノードが結合され、ゲートに前記データ信号が結合された第４ＭＯＳトランジスターと、
ドレーンに前記第４ＭＯＳトランジスターのソースが結合され、ゲートに前記出力制御信号の反転信号が結合された第５ＭＯＳトランジスターと、
ドレーンに前記第５ＭＯＳトランジスターのソースが結合され、ソースに前記第１電源電圧が結合され、ゲートに前記第２ゲートクロック信号と前記テストモード信号を組合わせた第２組合せ信号が結合された第６ＭＯＳトランジスターと、を備えることを特徴とする請求項４に記載の出力バッファ。
【請求項６】
前記入力ラッチ回路は、
ソースに前記第１ノードが結合され、ゲートに前記テストモード信号が結合された第７MOSトランジスターと、
ソースに前記第１ノードが結合され、ゲートに前記テストモード信号が結合された第８MOSトランジスターと、
前記第７MOSトランジスターのドレーンと前記第８MOSトランジスターのドレーンとの間に従属連結された一対のインバータと、を備える  ことを特徴とする請求項４に記載の出力バッファ。
【請求項７】
前記プルダウン駆動部は、
第１動作モードでは前記出力制御信号に応答して前記データ信号を前記第１ノードに入力し、 第２動作モードでは前記出力制御信号に応答し、出力クロック信号の先端に同期して前記データ信号を前記第２ノードに入力する入力ロジック回路と、
前記第１ノードに結合され、前記第１動作モードでディセーブルされ、前記第２動作モードでエネーブルされて前記第１ノードに入力されたデータ信号をラッチする入力ラッチ回路と、
前記第１ノードに結合され、前記第１ノードに入力されたデータ信号に応答して出力クロック信号をゲートして第１ゲートクロック信号及び第２ゲートクロック信号を発生し、前記発生された第１及び第２ゲートクロック信号に応答してクロック同期されたデータ信号をラッチし、前記プルアップ素子を駆動するためのプルアップ駆動信号を出力する出力ラッチ回路と、を備えることを特徴とする請求項３に記載の出力バッファ。
【請求項８】
前記入力ロジック回路は、
ドレーンに前記第１ノードが結合され、ソースに前記第１電源電圧が結合され、ゲートに前記出力制御信号が結合された第１ＭＯＳトランジスターと、
ドレーンに前記第１ノードが結合され、ゲートに前記データ信号が結合された第２ＭＯＳトランジスターと、
ドレーンに前記第２ＭＯＳトランジスターのソースが結合され、ソースに前記第１電源電圧が結合され、ゲートに前記第２ゲートクロック信号とテストモード信号を組合わせた第１組合せ信号が結合された第３ＭＯＳトランジスターと、
ドレーンに前記第１ノードが結合され、ゲートに前記データ信号が結合された第４ＭＯＳトランジスターと、
ドレーンに前記第４ＭＯＳトランジスターのソースが結合され、ゲートに前記出力制御信号が結合された第５ＭＯＳトランジスターと、
ドレーンに前記第５ＭＯＳトランジスターのソースが結合され、ソースに前記第２電源電圧が結合され、ゲートに前記第１ゲートクロック信号と前記テストモード信号の反転信号を組合わせた第２組合せ信号が結合された第６ＭＯＳトランジスターと、を備えることを特徴とする請求項７に記載の出力バッファ。
【請求項９】
前記入力ラッチ回路は、
ソースに前記第１ノードが結合され、ゲートに前記テストモード信号が結合された第７ＭＯＳトランジスターと、
ソースに前記第１ノードが結合され、ゲートに前記テストモード信号が結合された第８ＭＯＳトランジスターと、
前記第７ＭＯＳトランジスターのドレーンと前記第８MOSトランジスターのドレーンとの間に従属連結された一対のインバータと、を備えることを特徴とする請求項７に記載の出力バッファ。
【請求項１０】
前記出力ラッチ部は、第２動作モードで前記出力クロック信号の先端に応答して前記データ信号をラッチすることを特徴とする請求項１に記載の出力バッファ。
【請求項１１】
データを貯蔵するためのメモリセルアレイと、
前記メモリセルアレイから貯蔵されたデータをデータ信号に読み取るための読み取り回路部と、
待機モードでは出力端子をハイインピーダンス状態に維持し、
第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、ラッチされたデータ信号に応答して前記出力端子に対応するデータ信号を出力し、
第２動作モードでは前記出力クロック信号の先端に応答してデータ信号をラッチし、ラッチされたデータ信号に応答して前記出力端子に対応するデータ信号を出力する出力バッファと、を備えることを特徴とする同期型メモリ装置。
【請求項１２】
前記出力バッファは、第２動作モードで前記出力クロック信号の先端に応答して前記データ信号をラッチすることを特徴とする請求項１０に記載の同期型メモリ装置。
【請求項１３】
前記出力バッファは、
ターンオン時に出力端子を第１電源電圧にプルアップさせるためのプルアップ素子と、
ターンオン時に前記出力端子を前記第１電源電圧より低いレベルを有する第２電源電圧にプルダウンさせるためのプルダウン素子と、
待機モードでは前記プルアップ素子をターンオフ状態に維持し、  第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、第２動作モードでは前記出力クロック信号の先端に応答して前記データ信号をラッチし、各動作モードでラッチされたデータ信号の状態に応答して前記プルアップ素子を駆動するプルアップ駆動部と、
前記待機モードでは前記プルダウン素子をターンオフ状態に維持し、第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、第２動作モードでは出力クロック信号の先端に応答してデータ信号をラッチし、各動作モードでラッチされたデータ信号の状態に応答して前記プルダウン素子を駆動するプルダウン駆動部と、を備えることを特徴とする請求項１１に記載の同期型メモリ装置 。
【請求項１４】
前記プルアップ素子とプルダウン素子は、第２動作モードで前記出力クロック信号の先端に応答して各々前記データ信号をラッチすることを特徴とする請求項１３に記載の同期型メモリ装置 。
【請求項１５】
用意された被測定メモリチップをテストモードに設定する段階と、
前記被測定メモリチップにクロック信号に同期してリード命令を入力する段階と、
前記リード命令に応答して指定されたメモリセルからデータを読み取る段階と、
前記リード命令に応答して前記データの出力を、第１動作モードではクロック信号の状態によりラッチされたデータが前記ラッチされたデータ信号に応答して出力されるようにし、第２動作モードでは前記ラッチされたデータが前記クロック信号の先端に応答してラッチする出力バッファに前記出力データがバッファリングされるように、前記リード命令に応答して制御する段階と、
前記リード命令入力時点から予め設定された所定時点（アクセスタイム）で出力されたデータが有効データであるか無効データであるかの可否を判断する段階と、
判断結果無効データであれば、不良品に処理し、有効データであれば、正常品に処理する段階と、を備えることを特徴とするメモリチップのアクセスタイムテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期型出力バッファ、同期型メモリ装置及びその測定方法に関するものであり、より詳細には、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ−Ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の出力バッファに関するものである。
【背景技術】
【０００２】
最近、マルチメディア化の進展とシステムの高速化により、高速、高機能、低電力化された次世帯高速メモリに対する要求が急増しており、それにより、Ｒａｍｂｕｓ  ＤＲＡＭ、ＤＤＲ  ＳＤＲＡＭ、ＰＣ１３３規格のＳＤＲＡＭなどの多様なメモリが、市場先占のために競争している。
【０００３】
ＤＤＲとは、次世帯高速ＤＲＡＭの規格として既存ＳＤＲＡＭ生産設備をそのままに活用しており、データ転送量を二倍に伸ばして高速化できる技術規格を言う。同技術は、１９９７年国際標準化器具であるＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）が採択した高速メモリ技術のうちの一つである。
【０００４】
このように、メモリの動作速度がますます速まるにつれて、メモリチップの速い動作速度に関連されたいろいろなパラメータまたはスペック（ｓｐｅｃｉｆｉｃａｔｉｏｎ）に対する正確な設計と測定が要求されている。
【０００５】
このような高速動作で、最も重要なタイミングパラメータは、読み取り命令が入力されたクロックから最初有効データ出力までかかるアクセス時間（ｔＡＡ：ａｄｄｒｅｓｓ  ａｃｃｅｓｓ  ｔｉｍｅ）である。ｔＡＡは次の数式〔１〕に示される。
ｔＡＡ＝ｔＣＫ＊（ＣＬ−１）＋ｔＡＣ  ――――――〔１〕
ｔＣＫ（ｔｉｍｅ  ｏｆ  ｃｌｏｃｋ  ｃｙｃｌｅ）：クロック１周期時間
ＣＬ（ＣＡＳ  Ｌａｔｅｎｃｙ）：読み取り命令入力後の有効データが出力されるまでの時間をクロックサイクルの正数倍に表示した数
ｔＡＣ（ａｃｃｅｓｓ  ｔｉｍｅ  ｆｒｏｍ  ｆｒｏｎｔ  ｅｄｇｅ  ｏｆ  ｃｌｏｃｋ）：クロック先端から有効データ出力までかかる時間。
【０００６】
従って、メモリチップの性能を評価するために、ｔＡＡ及びｔＡＣを正確に測定する測定スキルが要求される。
【０００７】
高速動作に関連されたいろいろなＡＣパラメータが設計値を満足するとＡＣパラメータテストをする。通常に、テストオペレーターが測定装備を扱う手際が熟練されていない場合には、測定装備の限界と関連する誤測定が発生して、不良品が正常品に誤判される場合が発生される憂慮がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、クロック信号の先端に応答する同期型出力バッファを提供することにある。
【０００９】
本発明の他の目的は、アクセスタイム測定を容易にすることができる同期型メモリ装置を提供することにある。
【００１０】
また、本発明の目的は、同期型メモリ装置の測定時において、測定上の誤謬を減少させることができる測定方法を提供することにある。
【課題を解決するための手段】
【００１１】
上述した目的を達成するための本発明による同期型出力バッファは、ターンオン時に出力端子を第１電源電圧にプルアップさせるためのプルアップ素子と、ターンオン時に前記出力端子を前記第１電源電圧より低いレベルを有する第２電源電圧にプルダウンさせるためのプルダウン素子と、待機モードでは前記プルアップ素子をターンオフ状態に維持し、前記プルダウン素子をターンオフ状態に維持して前記出力端子をハイインピーダンス状態に維持し、第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、ラッチされたデータ信号に応答して前記プルアップ素子及びプルダウン素子を駆動して前記出力端子に対応するデータ信号を出力し、第２動作モードでは前記出力クロック信号の先端に応答して前記データ信号をラッチし、ラッチされたデータ信号に応答して前記プルアップ素子及びプルダウン素子を駆動して前記出力端子に対応するデータ信号を出力する出力ラッチ部と、を含む。
【００１２】
ここで、第１動作は正常動作であり、第２動作はテスト動作である。
【００１３】
出力クロック信号はパルスの先端（ＬＥＡＤＩＮＧ  ＥＤＧＥ）とパルスの後端（ＴＡＩＬＩＮＧ  ＥＤＧＥ）を含む。パルスがポジティブである時、先端は上昇エッジ（ＲＡＩＳＩＮＧ  ＥＤＧＥ）またはポジティブエッジ（ＰＯＳＩＴＩＶＥ  ＥＤＧＥ）と称し、後端は下降エッジ（ＦＡＬＬＩＮＧ  ＥＤＧＥ）またはネガティブエッジ（ＮＥＧＡＴＩＶＥ  ＥＤＧＥ）と称する。パルスがネガティブである場合にはその反対である。
【００１４】
出力ラッチ部は、 待機モードでは前記プルアップ素子をターンオフ状態に維持し、第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、第２動作モードでは前記出力クロック信号の先端に応答して前記データ信号をラッチし、各動作モードでラッチされたデータ信号の状態に応答して前記プルアップ素子を駆動するプルアップ駆動部と、前記待機モードでは前記プルダウン素子をターンオフ状態に維持し、第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、第２動作モードでは出力クロック信号の先端に応答してデータ信号をラッチし、各動作モードでラッチされたデータ信号の状態に応答して前記プルダウン素子を駆動するプルダウン駆動部と、を備える 。
【００１５】
プルアップ駆動部及びプルダウン駆動部は、出力制御信号（または出力イネーブル（ｅｎａｂｌｅ）信号）に応答して待機モードでは入力ディセーブル（ｄｉｓａｂｌｅ）され、第１及び第２動作モードでは入力イネーブルされる。
【００１６】
プルアップ駆動部は、前記第１動作モードでは前記出力制御信号の反転信号に応答して前記データ信号を前記第１ノードに入力し、第２動作モードでは前記出力制御信号の反転信号に応答し、出力クロック信号の先端に同期して前記データ信号を前記第１ノードに入力する入力ロジック回路と、前記第１ノードに結合され、前記第１動作モードでディセーブルされ、前記第２動作モードでイネーブルされて前記第１ノードに入力されたデータ信号をラッチする入力ラッチ回路と、前記第１ノードに結合され、前記第１ノードに入力されたデータ信号に応答して出力クロック信号をゲートして第１ゲートクロック信号及び第２ゲートクロック信号を発生し、前記発生された第１及び第２ゲートクロック信号に応答してクロック同期されたデータ信号をラッチし、前記プルアップ素子を駆動するためのプルアップ駆動信号を出力する出力ラッチ回路と、を備える。
【００１７】
プルアップ駆動部の入力ロジック回路は、クロック制御型ＣＭＯＳ  ＮＯＲゲート機能を実施する。
【００１８】
プルダウン駆動部は、プルアップ駆動部と比較して入力ラッチ回路及び出力ラッチ回路は同一であるが、入力ロジック回路の構成がクロック制御型ＣＭＯＳ  ＮＡＮＤゲート機能を実施するように構成されたことが異なる。
【００１９】
本発明による同期型メモリ装置は、データを貯蔵するためのメモリセルアレイと、メモリセルアレイから貯蔵されたデータをデータ信号に読み取るための読み取り回路部と、出力バッファとを含む。
【００２０】
出力バッファは、待機モードでは出力端子をハイインピーダンス状態に維持し、第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、ラッチされたデータ信号に応答して出力端子に対応するデータ信号を出力し、第２動作モードでは出力クロック信号の先端に応答してデータ信号をラッチし、ラッチされたデータ信号に応答して出力端子に対応するデータ信号を出力する。
【００２１】
本発明の同期型メモリ装置は、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲII−ＳＤＲＡＭ、ＤＤＲ−ＳＧＲＡＭなどの高速メモリ装置を含む。
【００２２】
出力クロック信号は、メモリチップ内部に含まれたＤＬＬ（ｄｅｌａｙ  ｌｏｃｋｅｄ  ｌｏｏｐ）で発生された内部データ出力制御用クロック信号である。
【００２３】
前記出力バッファは、ターンオン時に出力端子を第１電源電圧にプルアップさせるためのプルアップ素子と、ターンオン時に前記出力端子を前記第１電源電圧より低いレベルを有する第２電源電圧にプルダウンさせるためのプルダウン素子と、待機モードでは前記プルアップ素子をターンオフ状態に維持し、第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、第２動作モードでは前記出力クロック信号の先端に応答して前記データ信号をラッチし、各動作モードでラッチされたデータ信号の状態に応答して前記プルアップ素子を駆動するプルアップ駆動部と、前記待機モードでは前記プルダウン素子をターンオフ状態に維持し、第１動作モードでは出力クロック信号のレベル状態に応答してデータ信号をラッチし、第２動作モードでは出力クロック信号の先端に応答してデータ信号をラッチし、各動作モードでラッチされたデータ信号の状態に応答して前記プルダウン素子を駆動するプルダウン駆動部と、を備える。
【００２４】
本発明のメモリ装置の測定方法は、用意された被測定メモリチップをテストモードに設定し、前記被測定メモリチップにクロック信号に同期してリード命令を入力し、前記リード命令に応答して指定されたメモリセルからデータを読み取る。その後、前記リード命令に応答して前記データの出力を、第１動作モードではクロック信号の状態によりラッチされたデータが前記ラッチされたデータ信号に応答して出力されるようにし、第２動作モードでは前記ラッチされたデータが前記クロック信号の先端に応答してラッチする出力バッファに前記出力データがバッファリングされるように、前記リード命令に応答して制御し、前記リード命令入力時点から予め設定された所定時点（アクセスタイム）で出力されたデータが有効データであるか無効データであるかの可否を判断し、判断結果無効データであれば、不良品に処理し、有効データであれば、正常品に処理する段階とを備える、ことを特徴とする。
【発明の効果】
【００２５】
本発明は、ＤＤＲ−ＳＤＲＡＭのように、超高速動作型メモリチップのテスト分野において、作業能率を向上させることができる。即ち、テスト動作モードでは、出力バッファの動作タイミングが正常動作モードと異なり、出力クロック信号の先端からデータを受け入れるように制御することにより、メモリチップのアクセスタイムの誤謬可否を正確に判別することができる。従って、熟練された作業者ではなくても正確なテスト結果が得られるので、テスト作業能率を向上させることができ、正確なテスト結果により製品の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
【００２７】
本発明の実施例はＤＤＲ  ＳＤＲＡＭを提供する。
【００２８】
まず、図１は、本発明の一実施形態によるＤＤＲ  ＳＤＲＡＭのブロック図を示す。ＤＤＲ  ＳＤＲＡＭ１００は、アドレス入力回路１０２、ローデコーダー１０４、コラム（ｃｏｌｕｍｎ）デコーダー１０６、メモリセルアレイ１０８、センス増幅器１１０、読み取り回路１１２、出力バッファ１１４、入力バッファ１１６、記入（ｅｎｔｒｙ）回路１１８、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１２０、データストロブ（ｓｔｒｏｂｅ）信号発生回路１２２、制御回路１２４とを含む。また、制御回路１２４はモードレジスター１２６を含む。
【００２９】
アドレス入力回路１０２はアドレス端子（ＡＤＤＲ）と連結されて、外部アドレス信号をローアクティブ命令と共にクロック信号に同期してアドレスレジスターに貯蔵する。ローアドレスは、１または２ビット以上のメモリバンクアドレスを含む。その他のビットは全てローアドレスに使用される。コラムアドレスは、リード（ｒｅａｄ）／ライト（ｗｒｉｔｅ）命令と共にクロック信号に同期してアドレスレジスターに入力する。入力されたコラムアドレスは、モードレジスターセットサイクルでは制御回路１２４のモードレジスター１２６に入力されてレジスター値をセッチングする。
【００３０】
ローデコーダー１０４は、アドレス入力回路１０２から提供されたローアドレスをデコーディングして、メモリセルアレイ１０８の対応するワードラインを選択する。また、ローデコーダー１０４はリフレッシュカウンタを含み、リフレッシュ動作を実施する。
【００３１】
コラムデコーダー１０６は、アドレス入力回路１０２から提供されたコラムアドレスをデコーディングして、メモリセルアレイ１０８の対応するコラムを選択する。
【００３２】
読み取り回路１１２は、センス増幅器１１０から提供されたデータ信号をクロック信号に同期してマルチプレックスし、マルチプレックス（ｍｕｌｔｉｐｌｅｘｅｓ）されたデータ信号を出力バッファ１１４に提供する。
【００３３】
記入（ｅｎｔｒｙ）回路１１８は、入力バッファ１１６から提供されたデータ信号を記入レジスターに貯蔵し、貯蔵されたデータ信号をクロック信号に同期してメモリセルアレイ１０８に提供する。
【００３４】
ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１２０は、制御回路１２４を通じて入力された外部クロック信号（ＣＫ、ＣＫＢ）の提供を受けて、内部クロック信号を発生する。
【００３５】
データストロブ（ｓｔｒｏｂｅ）信号発生回路１２２は、内部クロック信号を入力してデータストロブ（ｓｔｒｏｂｅ）信号（ＤＱＳ）を発生する。
【００３６】
制御回路１２４は 外部クロック信号（ＣＫ、ＣＫＢ）、クロックイネーブル信号（ＣＫＥ）、チップ選択信号（ＣＳ）、ローアドレスストロブ（ｓｔｒｏｂｅ）信号（ＲＡＳ）、コラムアドレスストロブ信号（ＣＡＳ）、記入イネーブル信号（ＷＥ）を入力し、これら信号の組合せによる命令をデコーディングして内部制御信号を発生する。
【００３７】
上述した各回路は、出力バッファ１１４を除外して、一般によく知られたＤＤＲ−ＳＤＲＡＭの回路構造を用いる。
【００３８】
図２に示すように、本発明の出力バッファ１１４は、出力ラッチ部２００、プルアップ素子（ＭＰＵ）、プルダウン素子（ＭＰＤ）とを含む。
【００３９】
プルアップ素子（ＭＰＵ）はＰＭＯＳトランジスターにより構成され、出力ラッチ部２００のプルアップ駆動信号（ＤＰＵＢ）の"Ｌ"状態でターンオンされて、出力端子（ＤＱ）を第1電源電圧（ＶＤＤ）にプルアップさせる。プルダウン素子（ＭＰＤ）はＮＭＯＳトランジスターにより構成され、出力ラッチ部２００のプルダウン駆動信号（ＤＰＤＢ）の“Ｈ”状態でターンオンされて、出力端子（ＤＱ）を第２電源電圧（ＶＳＳ）にプルダウンさせる。
【００４０】
出力ラッチ部２００は、プルアップ駆動部２１０、プルダウン駆動部２２０、インバータ（ＩＮＶ１〜５）とを含む。
【００４１】
プルアップ駆動部２１０は、データ信号（ＤＩＯＢ）、反転出力制御信号（ＴＲＳＴＢ）、テストモード信号（ＴＭ）、反転テストモード信号（ＴＭＢ）、出力クロック信号（ＣＫＦ）、反転出力クロック信号（ＣＫＦＢ）、初期化信号（ＰＶＣＨＢ）を入力し、インバータ（ＩＮＶ４）を通じてプルアップ駆動信号（ＤＰＵＢ）をプルアップ素子（ＭＰＵ）に提供する。
【００４２】
プルダウン駆動部２２０は、データ信号（ＤＩＯＢ）、出力制御信号（ＴＲＳＴ）、テストモード信号（ＴＭ）、反転テストモード信号（ＴＭＢ）、出力クロック信号（ＣＫＦ）、反転出力クロック信号（ＣＫＦＢ）、 初期化信号（ＰＶＣＨＢ）を入力し、インバータ（ＩＮＶ５）を通じてプルダウン駆動信号（ＤＰＤＢ）をプルダウン素子（ＭＰＤ）に提供する。
【００４３】
図３に示すように、プルアップ駆動部２１０は、入力ロジック回路２１２、入力ラッチ回路２１４、出力ラッチ回路２１６とを含む。
【００４４】
入力ロジック回路２１２は、ＰＭＯＳトランジスター（ＰＭ１Ｕ〜ＰＭ３Ｕ）、ＮＭＯＳトランジスター（ＮＭ１Ｕ〜ＮＭ３Ｕ）、ロジックゲート（Ｇ１Ｕ〜Ｇ４Ｕ）とを含む。
【００４５】
ＰＭＯＳトランジスター（ＰＭ１Ｕ）のドレーンにはノード（Ｎ１Ｕ）が結合され、ゲートにはデータ信号（ＤＩＯＢ）が結合される。ＰＭＯＳトランジスター（ＰＭ２Ｕ）のドレーンにはＰＭＯＳトランジスター（ＰＭ１Ｕ）のソースが結合され、ゲートには反転出力制御信号（ＴＲＳＴＢ）が結合される。ＰＭＯＳトランジスター（ＰＭ３Ｕ）のドレーンにはＰＭＯＳトランジスター（ＰＭ２Ｕ）のソースが結合され、ソースには第１電源電圧（ＶＤＤ）が結合され、ゲートにはノード（Ｎ２Ｕ）が結合される。
【００４６】
ＮＭＯＳトランジスター（ＮＭ１Ｕ）のドレーンにはノード（Ｎ１Ｕ）が結合され、ソースには第２電源電圧（ＶＳＳ）が結合され、ゲートには反転出力制御信号（ＴＲＳＴＢ）が結合される。ＮＭＯＳトランジスター（ＮＭ２Ｕ）のドレーンにはノード（Ｎ１Ｕ）が結合され、ゲートにはデータ信号（ＤＩＯＢ）が結合される。ＮＭＯＳトランジスター（ＮＭ３Ｕ）のドレーンにはＮＭＯＳトランジスター（ＮＭ２Ｕ）のソースが結合され、ソースには第２電源電圧（ＶＳＳ）が結合され、ゲートにはノード（Ｎ３Ｕ）が結合される。
【００４７】
ロジックゲート（Ｇ１Ｕ）の出力端にはノード（Ｎ２Ｕ）が連結され、入力端にはロジックゲート（Ｇ２Ｕ）の出力端が連結され、ロジックゲート（Ｇ２Ｕ）の第１入力端にはノード（Ｎ５Ｕ）が連結され、第２入力端にはテストモード信号（ＴＭ）が結合される。
【００４８】
ロジックゲート（Ｇ３Ｕ）の出力端にはノード（Ｎ３Ｕ）が連結され、入力端にはロジックゲート（Ｇ４Ｕ）の出力端が連結され、ロジックゲート（Ｇ４Ｕ）の第１入力端にはノード（Ｎ４Ｕ）が連結され、第２入力端には反転テストモード信号（ＴＭＢ）が結合される。
【００４９】
従って、入力ロジック回路２１２は、正常動作モードではテストモード信号（ＴＭ）が"Ｌ"状態であるので、ロジックゲート（Ｇ２Ｕ）の出力はゲートクロック信号（ＧＣＫＦＢ）に関係なしに、常に"Ｈ"状態を維持し、ロジックゲート（Ｇ４Ｕ）の出力はゲートクロック信号（ＧＣＫＦＢ）に関係なしに、常に"Ｌ"状態を維持する。だから、ノード（Ｎ２Ｕ）は"Ｌ"、ノード（Ｎ３Ｕ）は"Ｈ"状態を維持するので、ＰＭＯＳトランジスター（ＰＭ３Ｕ）とＮＭＯＳトランジスター（ＮＭ３Ｕ）は常にターンオン状態を維持する。従って、ＰＭＯＳトランジスター（ＰＭ１Ｕ、ＰＭ２Ｕ）及びＮＭＯＳトランジスター（ＮＭ１Ｕ、ＮＭ２Ｕ）の組合せは、２入力ＮＡＮＤロジックを実施する。
【００５０】
一方、テスト動作モードではテストモード信号（ＴＭ）が"Ｈ"状態であるので、ロジックゲート（Ｇ１Ｕ、Ｇ２Ｕ）を通じてノード（Ｎ２Ｕ）にゲートクロック信号（ＧＣＫＦＢ）が印加され、ロジックゲート（Ｇ３Ｕ、Ｇ４Ｕ）を通じてノード（Ｎ３Ｕ）にはゲートクロック信号（ＧＣＫＦ）が印加される。従って、ＰＭＯＳトランジスター（ＰＭ３Ｕ）とＮＭＯＳトランジスター（ＮＭ３Ｕ）は、ゲートクロック信号（ＧＣＫＦ、ＧＣＫＦＢ）の先端で共にターンオンされ、後端で共にターンオフされる。従って、ＰＭＯＳトランジスター（ＰＭ１Ｕ、ＰＭ２Ｕ）及びＮＭＯＳトランジスター（ＮＭ１Ｕ、ＮＭ２Ｕ）の組合せは、クロック制御型２入力ＮＡＮＤロジックを実施する。
【００５１】
入力ラッチ回路２１４は、ロジックゲート（Ｇ５Ｕ、Ｇ６Ｕ）及びＮＭＯＳトランジスター（ＮＭ４Ｕ、ＮＭ５Ｕ）を含む。
【００５２】
ＮＭＯＳトランジスター（ＮＭ４Ｕ、ＮＭ５Ｕ）の各ゲートには、テストモード信号（ＴＭ）が共通結合され、各ソースにはノード（Ｎ１Ｕ）に共通連結される。ＮＭＯＳトランジスター（ＮＭ４Ｕ）のドレーンとＮＭＯＳトランジスター（ＮＭ５Ｕ）のドレーンとの間にはロジックゲート（Ｇ５Ｕ、Ｇ６Ｕ）が従属（ＣＡＳＣＡＤＥ）連結される。従って、テストモードでは、ＮＭＯＳトランジスター（ＮＭ４Ｕ、ＮＭ５Ｕ）が同時にターンオンされて、ロジックゲート（Ｇ５Ｕ、Ｇ６Ｕ）からなるラッチ構造がノード（Ｎ１Ｕ）に結合された状態になるので、現在ノード（Ｎ１Ｕ）の状態を、ロジックゲート（Ｇ５Ｕ、Ｇ６Ｕ）のラッチ構造により、ＣＭＯＳロジックレベルに安定されるようにラッチすることになる。
【００５３】
出力ラッチ回路２１６は、ロジックゲート（Ｇ７Ｕ〜Ｇ１１Ｕ）、ＰＭＯＳトランジスター（ＰＭ４Ｕ〜ＰＭ６Ｕ）、ＮＭＯＳトランジスター（ＮＭ６Ｕ〜ＮＭ９Ｕ）を含む。
【００５４】
ロジックゲート（Ｇ７Ｕ）の第１入力端にはノード（Ｎ１Ｕ）が連結され、第２入力端には出力クロック信号（ＣＫＦ）が結合され、出力端はノード（Ｎ４Ｕ）に連結される。ロジックゲート（Ｇ８Ｕ）の第１入力端にはノード（Ｎ１Ｕ）が連結され、第２入力端には反転出力クロック信号（ＣＫＦＢ）が結合され、出力端はノード（Ｎ５Ｕ）に連結される。
【００５５】
ＰＭＯＳトランジスター（ＰＭ４Ｕ）のソースは第１電源電圧（ＶＤＤ）に結合し、ゲートはノード（Ｎ７Ｕ）に連結し、ドレーンはノード（Ｎ６Ｕ）に連結する。ＰＭＯＳトランジスター（ＰＭ５Ｕ）のソースは第１電源電圧（ＶＤＤ）に結合し、ゲートはノード（Ｎ６Ｕ）に連結し、ドレーンはノード（Ｎ７Ｕ）に連結する。ＮＭＯＳトランジスター（ＮＭ６Ｕ）のソースは第２電源電圧（ＶＳＳ）に結合し、ゲートはノード（Ｎ４Ｕ）に連結され、ドレーンはノード（Ｎ６Ｕ）に連結される。ＮＭＯＳトランジスター（ＮＭ７Ｕ）のソースは第２電源電圧（ＶＳＳ）に結合し、ゲートはロジックゲート（Ｇ９Ｕ）を通じてノード（Ｎ４Ｕ）に連結され、ドレーンはノード（Ｎ７Ｕ）に連結される。
【００５６】
ＰＭＯＳトランジスター（ＰＭ６Ｕ）のソースは第１電源電圧（ＶＤＤ）に結合し、ゲートはノード（Ｎ７Ｕ）に連結され、ドレーンはノード（Ｎ８Ｕ）に連結される。ＮＭＯＳトランジスター（ＮＭ８Ｕ）のソースは第２電源電圧（ＶＳＳ）に結合し、ゲートはノード（Ｎ５Ｕ）に連結され、ドレーンはノード（Ｎ８Ｕ）に連結される。
【００５７】
ＮＭＯＳトランジスター（ＮＭ９Ｕ）のソースは第２電源電圧（ＶＳＳ）に結合し、ゲートは初期化信号（ＰＶＣＨＢ）に結合し、ドレーンはノード（Ｎ８Ｕ）に連結する。
【００５８】
ロジックゲート（Ｇ１０Ｕ）の入力端はノード（Ｎ８Ｕ）に連結し、出力端はロジックゲート（Ｇ１１Ｕ）の入力端に連結し、ロジックゲート（Ｇ１１Ｕ）の出力端はノード（Ｎ８Ｕ）に連結する。
【００５９】
従って、出力ラッチ回路２１６は、初期電源投入時には初期化信号（ＰＶＣＨＢ）により、ノード（Ｎ８Ｕ）が"Ｌ"状態に駆動されてラッチされるので、ＤＰＵ信号は初期には"Ｌ"状態に初期化される。
【００６０】
ノード（Ｎ１Ｕ）の状態が"Ｌ"状態である場合には、ノード（Ｎ４Ｕ）は"Ｈ"状態、ノード（Ｎ７Ｕ）は"Ｈ"状態であるので、ＰＭＯＳトランジスター（ＰＭ６Ｕ）はターンオフ状態を維持する。だから、ＤＰＵ信号は"Ｌ"状態を維持する。
【００６１】
ノード（Ｎ１Ｕ）の状態が"Ｈ"状態である場合には、ノード（Ｎ５Ｕ）が"Ｌ"状態を維持するので、ＮＭＯＳトランジスター（ＮＭ８Ｕ）はターンオフ状態を維持する。一方、ノード（Ｎ４Ｕ）にはロジックゲート（Ｇ４Ｕ）を通じてゲートクロック信号（ＧＣＫＦ）が示されるので、ゲートクロック信号（ＧＣＫＦ）のパルスポジチブ区間ではノード（Ｎ７Ｕ）が"Ｌ"状態に維持されるので、ＰＭＯＳトランジスター（ＰＭ６Ｕ）はゲートクロック信号（ＧＣＫＦ）の先端に同期してターンオンされる。だから、ノード（Ｎ８Ｕ）は"Ｈ"状態になり、ロジックゲート（Ｇ１０Ｕ、Ｇ１１Ｕ）のラッチ構造により安定されるようにラッチされる。従って、ＤＰＵ信号は"Ｈ"状態になる。
【００６２】
図４に示すように、プルダウン駆動部２２０は、入力ロジック回路２２２、入力ラッチ回路２２４、出力ラッチ回路２２６を含む。
【００６３】
入力ロジック回路２２２は、ＰＭＯＳトランジスター（ＰＭ１Ｄ〜ＰＭ３Ｄ）、ＮＭＯＳトランジスター（ＮＭ１Ｄ〜ＮＭ３Ｄ）、ロジックゲート（Ｇ１Ｄ〜Ｇ４Ｄ）とを含む。
【００６４】
入力ラッチ回路２２４は、ロジックゲート（Ｇ５Ｄ、Ｇ６Ｄ）及びＮＭＯＳトランジスター（ＮＭ４Ｄ、ＮＭ５Ｄ）を含む。
【００６５】
出力ラッチ回路２２６は、ロジックゲート（Ｇ７Ｄ〜Ｇ１１Ｄ）、ＰＭＯＳトランジスター（ＰＭ４Ｄ〜ＰＭ６Ｄ）、ＮＭＯＳトランジスター（ＮＭ６Ｄ〜ＮＭ９Ｄ）とを含む。
【００６６】
プルダウン駆動部２２０は、プルアップ駆動部２１０と比較して、入力ロジック回路２２２の構造のみが異なり、入力ラッチ回路２２４、出力ラッチ回路２２６の構造は同一であるので、具体的な説明は省略し、同一構成はアップ表示（Ｕ）とダウン表示（Ｄ）のみ異なる同一符号に表示する。
【００６７】
入力ロジック回路２２２のＮＭＯＳトランジスター（ＮＭ１Ｄ）のドレーンにはノード（Ｎ１Ｄ）が結合され、ゲートには出力制御信号（ＴＲＳＴ）が結合される。ＮＭＯＳトランジスター（ＮＭ２Ｄ）のドレーンにはＮＭＯＳトランジスター（ＮＭ１Ｄ）のソースが結合され、ゲートにはデータ信号（ＤＩＯＢ）が結合される。ＮＭＯＳトランジスター（ＮＭ３Ｄ）のドレーンにはＮＭＯＳトランジスター（ＮＭ２Ｄ）のソースが結合され、ソースには第２電源電圧（ＶＳＳ）が結合され、ゲートにはノード（Ｎ３Ｄ）が結合される。
【００６８】
ＰＭＯＳトランジスター（ＰＭ１Ｄ）のドレーンにはノード（Ｎ１Ｄ）が結合され、ソースには第１電源電圧（ＶＤＤ）が結合され、ゲートには出力制御信号（ＴＲＳＴ）が結合される。ＰＭＯＳトランジスター（ＰＭ２Ｄ）のドレーンにはノード（Ｎ１Ｄ）が結合され、ゲートにはデータ信号（ＤＩＯＢ）が結合される。ＰＭＯＳトランジスター（ＰＭ３Ｄ）のドレーンにはＰＭＯＳトランジスター（ＰＭ２Ｄ）のソースが結合され、ソースには第１電源電圧（ＶＤＤ）が結合され、ゲートにはノード（Ｎ２Ｄ）が結合される。
【００６９】
ロジックゲート（Ｇ１Ｄ）の出力端にはノード（Ｎ２Ｄ）が連結され、入力端にはロジックゲート（Ｇ２Ｄ）の出力端が連結され、ロジックゲート（Ｇ２Ｄ）の第１入力端にはノード（Ｎ５Ｄ）が連結され、第２入力端にはテストモード信号（ＴＭ）が結合される。
【００７０】
ロジックゲート（Ｇ３Ｄ）の出力端にはノード（Ｎ３Ｄ）が連結され、入力端にはロジックゲート（Ｇ４Ｄ）の出力端が連結され、ロジックゲート（Ｇ４Ｄ）の第１入力端にはノード（Ｎ４Ｄ）が連結され、第２入力端には反転テストモード信号（ＴＭＢ）が結合される。
【００７１】
従って、入力ロジック回路２２２は正常動作モードではテストモード信号（ＴＭ）が"Ｌ"状態であるので、同様にＰＭＯＳトランジスター（ＰＭ１Ｄ、ＰＭ２Ｄ）及びＮＭＯＳトランジスター（ＮＭ１Ｄ、ＮＭ２Ｄ）の組合せは、２入力ＮＡＮＤロジックを実施する。
【００７２】
一方、テスト動作モードではテストモード信号（ＴＭ）が"Ｈ"状態であるので、ＰＭＯＳトランジスター（ＰＭ１Ｄ、ＰＭ２Ｄ）及びＮＭＯＳトランジスター（ＮＭ１Ｄ、ＮＭ２Ｄ）の組合せは、クロック制御型２入力ＮＡＮＤロジックを実施する。
【００７３】
このように構成した本発明のＤＤＲ  ＳＤＲＡＭのアクセスタイムの測定は、次のとおりである。
【００７４】
図５に示すように、被測定メモリチップを測定装備のステージに用意する（Ｓ１０）。
【００７５】
用意された被測定メモリチップをテストモードに設定する（Ｓ１２）。メモリチップではモードレジスターに入力されたデータをデコーディングして、テストモードである場合にはテストモード信号をアクティブ状態、例えば、ロー状態からハイ状態に発生する。
【００７６】
テストモードに設定された被測定メモリチップにテストデータを記入して、メモリセルアレイにテストデータを貯蔵する（Ｓ１４）。
【００７７】
被測定メモリチップにクロック信号に同期してリード命令を入力し（Ｓ１６）、リード命令入力時点から予め設定された所定時点（アクセスタイム測定時点（図７及び図８参照））から出力されたデータが有効データであるか無効データであるかの可否を判断する（Ｓ１８）。判断時、予め記入したテストデータと読み取られたデータを比較する。
【００７８】
判断結果、無効データであれば不良品に処理し（Ｓ２２）、有効データであれば正常品に処理する（Ｓ２０）。
【００７９】
図６に示すように、正常的な場合には出力クロック信号（ＣＫＦ）のポジティブパルス区間３０８が出力バッファに入力されるセルデータ（０、１）と正常的にオーバーラップされたタイミング状態では出力クロック信号（ＣＫＦ）の上昇エッジに同期してデータ（ＤＱ０）が出力され、下降エッジに同期してデータ（ＤＱ１）が出力されることが分かる。
【００８０】
従って、クロック信号３０２の先端（ｔ０）に同期されたリード命令から有効データが出力される時点（ｔ２）までがアクセスタイム（ｔＡＡ）であり、クロック信号３０６の先端（ｔ１）から（ｔ２）までの時間がクロックアクセスタイム（ｔＡＣ）である。
【００８１】
図７に示すように、非正常的な場合には出力クロック信号のポジティブパルス区間３０８が出力バッファに入力されるセルデータ（０、１）とマッチングされずに、無効データ区間と一部オーバーラップされたタイミング状態ではクロック信号（ＣＫＦ）の上昇エッジに同期して初めには無効データが出力され、同区間で有効データに変換されるので、データ（ＤＱ０）が出力される。下降エッジではデータ（ＤＱ１）が出力される。次クロック信号のパルス区間ではセルデータ（０、１）が入力された後、セルデータ（２、３）が入力されるので、上昇エッジに同期してデータ（ＤＱ０）、データ（ＤＱ２）が出力され、下降エッジに同期してデータ（ＤＱ３）が出力される。
【００８２】
このように、データが非正常的に出力されるにもかかわらず、測定装備の測定時点（ｔＡＡ＋α）を図示したように、時間（ｔ３）に設定した場合には、正常的にＤＱ０が出力されたことに誤測定され得る。従って、非正常的なメモリチップが正常チップに判断される誤謬が発生することになる。
【００８３】
即ち、ｔ１とｔ２との間に測定ストロブ信号（ＭＳ）が設定された場合には不良チップに判断するが、ｔ２以後に設定された場合には正常に判断する誤謬を犯すことになる。
【００８４】
しかし、実際には測定装備の制約のために、測定上の雑音、測定オペレーターの未熟などにより測定誤謬が発生されている。
【００８５】
このような誤謬は、出力バッファの入力ロジック回路がクロック制御型ＮＡＮＤまたはＮＯＲタイプではない場合には、データの状態が変わることになると、クロック信号（ＣＫＦ、ＣＫＦＢ）のレベル状態により、その変化状態がそのままに出力ラッチ回路まで伝達されて出力されるために起こる。
【００８６】
図８に示すように、本発明では、測定時、即ちテスト動作モードでは、出力バッファの入力ロジック回路をクロック制御型ＮＡＮＤ及びＮＯＲタイプに動作させ、入力ラッチ回路を通じて上昇エッジでのみデータを入力し、これを入力ラッチ回路でラッチして出力する。従って、クロック信号（ＣＫＦ）の上昇エッジでラッチされた無効データが出力され、続いて下降エッジでデータ（ＤＱ１）が出力される。このようにして、出力データの無効な読みを回避することができる。
【００８７】
図９及び図１０に示すように、プルアップ駆動部２１０は、出力ディセーブル状態では反転出力制御信号（ＴＲＳＴＢ）のハイ状態によりＮＭ１Ｕがターンオン状態を維持するので、データ信号（ＤＩＯＢ）の状態に関係なしに、ノード（Ｎ１Ｕ）はロー状態を維持する。従って、ノード（Ｎ４Ｕ）はハイ状態を維持し、ノード（Ｎ５Ｕ）には反転出力クロック信号（ＣＫＦＢ）が反転され示される。ノード（Ｎ４Ｕ）のハイ状態によりノード（Ｎ７Ｕ）もハイ状態を維持するので、ＰＭＯＳトランジスター（ＰＭ６Ｕ）はターンオフ状態を維持し、ＮＭＯＳトランジスター（ＮＭ８Ｕ）は反転出力クロック信号（ＣＫＦＢ）に応答してターンオン／ターンオフにトグルされる。従って、ＤＰＵはロー状態を維持する。
【００８８】
一方、プルダウン駆動部２２０は、出力ディセーブル状態では出力制御信号（ＴＲＳＴ）信号のロー状態により、ＰＭＯＳトランジスター（ＰＭ１Ｄ）がターンオン状態を維持するので、データ信号（ＤＩＯＢ）の状態に関係なしに、ノード（Ｎ１Ｄ）はハイ状態を維持する。従って、ノード（Ｎ５Ｄ）はロー状態を維持し、ノード（Ｎ４Ｄ）には出力クロック信号（ＣＫＦ）が反転され示される。ノード（Ｎ５Ｄ）のロー状態によりＮＭＯＳトランジスター（ＮＭ８Ｄ）はターンオフ状態を維持し、ノード（Ｎ７Ｕ）は出力クロック信号（ＣＫＦ）に応答してターンオン／ターンオフにトグルされる。従って、ＤＰＵはハイ状態を維持する。
【００８９】
ｔ０から反転出力制御信号（ＴＲＳＴＢ）がロー状態に下降遷移すると、プルアップ駆動部２１０のノード（Ｎ１Ｕ）はＰＭＯＳトランジスター（ＰＭ１Ｕ〜ＰＭ３Ｕ）が全てターンオンされる時点、即ち、ＰＭ１Ｕ及びＰＭ３Ｕは予めターンオンされた状態であり、最後でＰＭＯＳトランジスター（ＰＭ２Ｕ）がターンオンされた時点でノード（Ｎ１Ｕ）はハイ状態に状態遷移される。これにノード（Ｎ５Ｕ）はトグル動作を停止し、ロー状態に維持され、ノード（Ｎ４Ｕ）がハイ状態で出力クロック信号（ＣＫＦ）が反転されて示される。一方、プルダウン駆動部２２０のノード（Ｎ１Ｄ）は、出力制御信号（ＴＲＳＴ）がハイ状態に状態遷移されてもデータ信号（ＤＩＯＢ）がロー状態であるので、ハイ状態を維持する。
【００９０】
ｔ１でプルアップ駆動部２１０のノード（Ｎ４Ｕ）が出力クロック信号（ＣＫＦ）の上昇遷移（先端）に応答してロー状態に状態遷移される。従って、ＮＭＯＳトランジスター（ＮＭ８Ｕ）がターンオフ状態に維持された状態でノード（Ｎ７Ｕ）がロー状態に状態遷移されるので、ＤＰＵはロー状態からハイ状態に状態遷移される。従って。プルアップ素子（ＭＰＵ）がターンオンされるので、ＤＱがハイ状態に出力される。一方、プルダウン駆動部２２０のノード（Ｎ４Ｄ）が出力クロック信号（ＣＫＦ）の上昇遷移（先端）に応答してロー状態に状態遷移される。従って、ＮＭ８Ｕがターンオフ状態に維持された状態でノード（Ｎ７Ｄ）がロー状態に状態遷移されるので、ＤＰＵはハイ状態を続けて維持する。従って、プルダウン素子（ＭＰＤ）はターンオフ状態を維持する。
【００９１】
出力クロック信号（ＣＫＦ）がハイ状態に維持される間にｔ２でデータ信号（ＤＩＯＢ）がロー状態からハイ状態に変わっても、ノード（Ｎ３Ｕ）がロー状態を維持するので、ノード（Ｎ１Ｕ）がロー状態に状態遷移されない。即ち、ＣＫＦがハイ状態を維持する間にはデータ信号（ＤＩＯＢ）が変わってもＤＱの変化が発生されない。一方、プルダウン駆動部２２０ではデータ信号（ＤＩＯＢ）がハイ状態に変わっても、ノード（Ｎ３Ｄ）が出力クロック信号（ＣＫＦ）に応答してロー状態を維持しているために、Ｎ１Ｄは続けてハイ状態を維持する。
【００９２】
ｔ３で出力クロック信号（ＣＫＦ）がハイ状態からロー状態に状態遷移すると、ノード（Ｎ４Ｕ）、ノード（Ｎ３Ｕ）がハイ状態に状態遷移することになるので、ノード（Ｎ１Ｕ）がロー状態に状態遷移する。一方、プルダウン駆動部２２０ではノード（Ｎ４Ｄ）、ノード（Ｎ３Ｄ）がハイ状態に遷移されるので、ノード（Ｎ１Ｄ）がロー状態に状態遷移される。ノード（Ｎ１Ｄ）がロー状態に遷移されても、ノード（Ｎ５Ｄ）は反転出力クロック信号（ＣＫＦＢ）のハイ区間に応答してｔ４時点を過ぎるまでロー状態を維持することになる。
【００９３】
ｔ４で、プルアップ駆動部２１０のノード（Ｎ５Ｕ）には反転出力クロック信号（ＣＫＦＢ）のハイ状態に応答してロー状態を維持し、反転出力クロック信号（ＣＫＦＢ）がロー状態に状態遷移される時点、ｔ４を過ぎてハイ状態に状態遷移される。従って、この時点に応答してＤＰＵがロー状態に状態遷移される。一方、プルダウン駆動部２２０のノード（Ｎ５Ｄ）は反転出力クロック信号（ＣＫＦＢ）の状態遷移に応答してハイ状態に状態遷移されるので、ＮＭＯＳトランジスター（ＮＭ８Ｄ）がターンオンされる。従って、ＤＰＤがロー状態になるので、ＤＱがロー状態に出力される。
【００９４】
ｔ５でデータ信号（ＤＩＯＢ）がハイ状態からロー状態に変わっても、ノード（Ｎ５Ｄ）、ノード（Ｎ２Ｄ）がハイ状態を維持するために、ノード（Ｎ１Ｄ）の状態変化が起こらずに、ロー状態をそのままに維持する。
【００９５】
ｔ６でプルアップ駆動部２１０では反転出力クロック信号（ＣＫＦＢ）の上昇遷移に応答してノード（Ｎ５Ｕ）、ノード（Ｎ２Ｕ）がロー状態に状態遷移するので、ノード（Ｎ１Ｕ）がハイ状態に状態遷移する。一方、プルダウン駆動部２２０ではノード（Ｎ５Ｄ）、ノード（Ｎ２Ｄ）がロー状態に状態遷移するので、ノード（Ｎ１Ｄ）がハイ状態に状態遷移する。
【００９６】
ｔ７で出力ディセーブル状態になると、ＤＱ出力は、ハイインピーダンス状態を維持する。
【００９７】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば、本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【００９８】
【図１】本発明によるＤＤＲ  ＳＤＲＡＭのブロック図である。
【図２】本発明による出力バッファのブロック図である。
【図３】図２のプルアップ駆動部の詳細回路図である。
【図４】図２のプルダウン駆動部の詳細回路図である。
【図５】本発明によるメモリチップのアクセスタイムテスト方法を説明するための図面である。
【図６】正常的な場合のアクセスタイムを説明するためのタイミング図である。
【図７】非正常的な場合のアクセスタイムでテスト誤謬を説明するためのタイミング図である。
【図８】本発明による非正常的な場合のアクセスタイムのテスト過程を説明するためのタイミング図である。
【図９】本発明による出力バッファの各部のタイミング図である。
【図１０】本発明による出力バッファの各部のタイミング図である。
【符号の説明】
【００９９】
２００    出力バッファ
２１０    プルアップ駆動部
２２０    プルダウン駆動部
２１２、２２２    入力ロジック回路
２１４、２２４    入力ラッチ回路
２１６、２２６    出力ラッチ回路
ＭＰＵ    プルアップ素子
ＭＰＤ    プルダウン素子
ＰＭ１Ｕ〜ＰＭ６Ｕ、ＰＭ１Ｄ〜ＰＭ６Ｄ    ＰＭＯＳトランジスター
ＮＭ１Ｕ〜ＮＭ９Ｕ、ＮＭ１Ｄ〜ＮＭ９Ｄ    ＮＭＯＳトランジスター
Ｎ１Ｕ〜Ｎ８Ｕ、Ｎ１Ｄ〜Ｎ８Ｄ    ノード
Ｇ１Ｕ〜Ｇ１１Ｕ、Ｇ１Ｄ〜Ｇ１１Ｄ    ロジックゲート
【図１】
2004227753.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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