(57)【要約】【課題】半導体不揮発性メモリにおいて、動作条件が変化することでメモリ素子に急激な書込み電圧が印加されてメモリ素子の劣化を早めたり、或いは、書込み電圧の発生に必要以上の時間がかかって消去・書込み時間が不必要に長くなると云った不具合を解決する。【解決手段】データ消去時にメモリセルアレイのウェル領域に印加される電圧を生成する昇圧回路１０と、この昇圧回路１０の出力電圧ＶＰＰＭの立下りスピードを調整する時定数制御回路とを備えた不揮発性半導体メモリであって、上記時定数制御回路として、昇圧回路１０の出力端子に第２電源電圧Ｖｓｓから電流を供給可能に接続された第１ＭＯＳトランジスタＱ１０と、昇圧回路１０の出力端子と第１ＭＯＳトランジスタＱ１０のゲート端子とを結ぶ電流パスを開閉する第２ＭＯＳトランジスタＱ１２と、この電流パスに流れる電流を制限する電流制限用トランジスタＱ１３とを備えている。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
昇圧回路と、該昇圧回路の出力電圧の立上り又は立下りのスピードを調整する時定数制御回路とを備えた半導体集積回路であって、
上記時定数制御回路は、
上記昇圧回路の出力端子に電流を流入又は電流を引き抜くことが可能に接続された第１ＭＯＳトランジスタと、
制御信号を受けて上記昇圧回路の出力端子と上記第１ＭＯＳトランジスタのゲート端子とを結ぶ電流パスを開閉する第２ＭＯＳトランジスタと、
上記電流パスに流れる電流を制限する電流制限用トランジスタとを備えていることを特徴とする半導体集積回路。
【請求項２】
上記第１ＭＯＳトランジスタのゲート端子に容量素子が接続されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
上記電流制限用トランジスタは、ゲート−ソース間が結合されてチャネルに飽和電流を流すトランジスタであることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
ＭＯＮＯＳ型或いはフローティングゲート型の不揮発性メモリセルが複数配列されたメモリセルアレイを備えた不揮発性半導体メモリであって、
データの消去および書込み時に上記メモリセルアレイの基板電位を生成する昇圧回路と、
上記昇圧回路の出力端子に電流を流入又は電流を引き抜くことが可能に接続された第１ＭＯＳトランジスタ、制御信号を受けて上記昇圧回路の出力端子と上記第１ＭＯＳトランジスタのゲート端子とを結ぶ電流パスを開閉する第２ＭＯＳトランジスタ、上記電流パスに流れる電流を制限する電流制限用トランジスタを有し、上記昇圧回路の出力電圧の立上り又は立下りのスピードを調整する時定数制御回路とを備えていることを特徴とする不揮発性半導体メモリ。
【請求項５】
上記電流制限用トランジスタは、ＭＯＮＯＳトランジスタから構成されていることを特徴とする請求項４記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路技術、特に電気的に書換え可能な不揮発性半導体メモリに利用して有用な技術に関する。
【０００２】
【従来の技術】
電気的に書換え可能な不揮発性メモリとして、メモリ素子にＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いたＭＯＮＯＳ型の不揮発性メモリや、ポリシリコン等のフローティングゲートを有するトランジスタを用いたフローティングゲート型のフラッシュメモリなどがある。このような不揮発性メモリにおいては、データの消去時や書込み時に電荷を酸化膜を隔ててＭＯＮＯＳトランジスタのナイトライド層やトランジスタのフローティングゲートに注入したり或いは引き抜かなくてはならないため、比較的大きな書込み電圧（例えば１３Ｖ）が必要となる。
【０００３】
このような書込み電圧はＬＳＩの内部に設けた昇圧回路により発生するのが一般的である。また、急激な高電位の印加はメモリ素子の負担となり素子の劣化を早めてしまうため、正の書込み電圧であればその立ち上がり、負の書込み電圧であればその立ち下がりがある程度緩やかになるように設計される。
【０００４】
また、上記のような不揮発性メモリでは、データの消去と書込み時にメモリ素子の基板電位又はウェル電位を変化させるため、データの消去や書込みは個々のメモリセルごとに行うのではなく、複数のメモリセルをまとめてブロック化し、ブロックごとに行うのが一般的である。また、一度に消去・書込みを行うブロック数を、そのデータ量に応じて、例えば１バイト単位で変更可能にしたものもある。
【０００５】
消去・書込みを行うブロック数を変更可能にした不揮発性メモリの場合、消去・書込みを行うブロック数が変われば昇圧回路により生成した書込み電圧を印加する負荷容量が大きく変化する。これは、容量の比較的大きな基板やウェルが負荷となっているからである。そのため、昇圧回路の能力すなわち出力電圧の立下り時に出力端子に電流を引き抜く能力（負電位を生成する昇圧回路の場合）が一定である場合、消去・書込みを行うブロック数に応じて書込み電圧の立下り時間が変化してしまい、条件によってはメモリ素子に急激な書込み電圧が印加されてメモリ素子の劣化を早めてしまうと云った不具合が生じる。
【０００６】
そこで、従来、消去・書込みを行うブロック数にあわせて昇圧回路の能力を段階的に切り替える制御を行うものがあった。例えば、図４に示すように、昇圧回路１０とクロック発生回路２０との間に周波数選択回路３０を設け、昇圧回路１０に供給する動作クロックφｍの周波数を１倍、１／２倍、１／４倍と切り替えることで、昇圧回路の能力を１倍、１／２倍、１／４倍と切り替えるなどである。
【０００７】
また、図４の回路では、制御信号に基づきスイッチＭＯＳトランジスタＱ１１がオンに，スイッチＭＯＳトランジスタＱ１２がオフに切り換えられることで、ＭＯＳトランジスタＱ１０のゲート電位が電源電圧Ｖｃｃから昇圧回路１０の出力電圧ＶＰＰＭ（負電位）に切り換わり、それによりＭＯＳトランジスタＱ１０がオンして、昇圧回路１０の出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻すようになっているが、ＭＯＳトランジスタＱ１０のゲート端子に容量Ｃ１を付加することで、ＭＯＳトランジスタＱ１０のスイッチング動作を緩やかにすることで出力電圧ＶＰＰＭの立上りが過度に急峻にならないように構成されるものもあった。
【０００８】
【発明が解決しようとする課題】
不揮発性メモリを主体としたＬＳＩの場合、近年、電源電圧Ｖｃｃの許容幅を例えば１．８Ｖ〜５．５Ｖなどと広くして、異なる電源電圧Ｖｃｃで動作する複数種類の製品に対応できるようにしたものが開発されている。
【０００９】
電源電圧Ｖｃｃが異なってくるとこの電源電圧Ｖｃｃを受けて動作する昇圧回路の能力も異なってくることから、昇圧回路に接続されている負荷容量が一定の場合、電源電圧Ｖｃｃが変化することで出力電圧ＶＰＰＭの立下り時間（負電位を生成する昇圧回路の場合）は変化する。例えば、電源電圧Ｖｃｃが高ければ出力電圧の立下り時間は短く、電源電圧Ｖｃｃが低ければ出力電圧の立下り時間は長くなる。
【００１０】
しかしながら、従来の不揮発性メモリでは、電源電圧Ｖｃｃの大きさに応じて昇圧回路の能力を調整することは行われていないため、高い電源電圧で使用される場合と、低い電源電圧で使用される場合とで、メモリ素子に印加される書込み電圧の立ち上がり（正電圧の場合）或いは立ち下がり（負電圧の場合）が一定しないという課題を有している。
【００１１】
書込み電圧の立ち上がり或いは立ち下がりを一定にするために、従来の不揮発性メモリで用いられていた図４の周波数選択回路を利用して電源電圧Ｖｃｃの大きさに応じて昇圧回路の能力を調整することも考えられる。しかしながら、図４のような周波数選択回路による制御では、昇圧回路の能力を段階的にしか制御できないため最適な調整は難しく、また、最適な調整を可能とするべくクロック周波数を細かく選択可能なようにしようとすると、周波数選択回路の構成が大きくなる他、周波数を選択するための回路構成や論理構成も複雑なものになってしまう。
【００１２】
この発明の目的は、複雑な論理構成や大きな回路構成を必要とせずに、負荷容量の変化や電源電圧の変化に対して作動時における昇圧回路の立ち上がり（正電圧の場合）或いは立ち下がり（負電圧の場合）の勾配を一定の範囲に抑えることの出来る昇圧回路を提供することにある。
【００１３】
この発明の他の目的は、一度に消去・書込みを行うブロック数が変化したり電源電圧の大きさが一定でない半導体不揮発性メモリにおいて、動作条件が異なることでメモリ素子に急激な書込み電圧が印加されてメモリ素子の劣化を早めてしまうと云った不具合を解決することにある。
【００１４】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１６】
すなわち、データ消去および書込み時にメモリセルアレイの基板電位（ウェル電位を含む）を生成する昇圧回路と、この昇圧回路の出力電圧の立上り時間又は立下り時間を調整する時定数制御回路とを備えた不揮発性半導体メモリであって、上記時定数制御回路として、昇圧回路の出力端子に電流を供給可能に接続された第１ＭＯＳトランジスタと、昇圧回路の出力端子と第１ＭＯＳトランジスタのゲート端子とを結ぶ電流パスを開閉する第２ＭＯＳトランジスタと、この電流パスに流れる電流を制限する電流制限用トランジスタとを備えたものである。
【００１７】
このような手段によれば、昇圧回路の出力電圧の立下りスピードが第１ＭＯＳトランジスタを介した電流の流入により調整されるとともに、電流制限用トランジスタの作用により動作条件に応じて昇圧回路の出力端子と第１ＭＯＳトランジスタのゲート端子との間に適宜電位差が生じることとなって、動作条件に拘らず出力電圧の立ち下がりのスピードをほぼ一定に保つことが出来る。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１９】
図１は、本発明の実施例に係る昇圧回路周辺の回路構成を示す図である。
【００２０】
この実施例に係る昇圧回路およびその周辺回路は、例えば、ＭＯＮＯＳトランジスタをメモリ素子に使用したＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）のＬＳＩに搭載されるもので、データの消去・書込み時に出力電圧ＶＰＰＭとして比較的大きな負の書込み電圧（例えばＶｃｃ−１３Ｖ）を生成するものである。
【００２１】
図１において、１０は逆向きの昇圧動作により負の電位を発生させる昇圧回路、２０は昇圧回路１０に動作クロックを供給するクロック発生回路、Ｃ０は出力電圧ＶＰＰＭの供給先である負荷容量、Ｑ１０は昇圧回路１０の出力端子と第２電源電圧Ｖｓｓとの間の接続を開閉するＭＯＳトランジスタ、Ｑ１１，Ｑ１２は図示しない制御回路からの制御信号を受けてＭＯＳトランジスタＱ１０のゲート電圧を切り換えるスイッチＭＯＳトランジスタ、Ｃ１はＭＯＳトランジスタＱ１０のゲート電圧の切り換えを緩やかにするための容量でＭＯＳトランジスタのゲート容量を利用したもの、Ｑ１３は昇圧回路１０の出力端子とＭＯＳトランジスタＱ１０のゲート端子間の電流パスに流れる電流を一定量以下に制限する定電流トランジスタである。
【００２２】
上記の昇圧回路１０は、例えば電源電圧Ｖｃｃ，Ｖｓｓに基づき動作クロックに従ってチャージポンプ等を動作させて負電位を生成し、この生成した負電位を平滑回路等を通して出力するものである。昇圧回路１０の後段には出力電圧を所定電位でクランプするツェナーダイオード等が接続されており、安定状態において出力電圧は“Ｖｃｃ−１３Ｖ”となるように設定されている。
【００２３】
負荷容量Ｃ０は、データの消去・書込み時に消去・書込みを行わないブロックのウェル領域の容量が大きな割合を占める。従って、一度に消去・書込みを行うブロック数に応じて容量値は大きく変化するものである。
【００２４】
ＭＯＳトランジスタＱ１０は、ソース端子が昇圧回路１０の出力端子に、ドレイン端子が第２電源電圧Ｖｓｓに接続されたＮチャネル形のＭＯＳトランジスタである。ＭＯＳトランジスタＱ１０は、昇圧回路１０がオフされたときにオンされてその出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻すのと、出力電圧ＶＰＰＭの立ち上がり時や立ち下がり時に緩やかにスイッチングして出力電圧ＶＰＰＭの立ち上がりや立ち下がりの勾配が緩やかになるように作用するものである。
【００２５】
スイッチＭＯＳトランジスタＱ１１，Ｑ１２は、一方がオンに他方がオフにされて、ＭＯＳトランジスタＱ１０のゲート端子を電源電圧Ｖｃｃ側或いは昇圧回路の出力電圧ＶＰＰＭ側に接続させるものである。これらスイッチＭＯＳトランジスタＱ１１，Ｑ１２は、昇圧回路１０の停止時には電源電圧Ｖｃｃ側のＭＯＳトランジスタＱ１１がオンに、出力電圧ＶＰＰＭ側のＭＯＳトランジスタＱ１２がオフにされ、昇圧回路１０の動作時にはその逆に切り換えられる。
【００２６】
定電流トランジスタＱ１３は、ＭＯＮＯＳトランジスタのゲート・ソース間を結合させたもので、ソース・ドレイン間に一定以上の電圧が印加されている状態で飽和してほぼ一定の電流を流す。なお、ここではメモリ素子と同一の製造プロセスで形成することの出来るＭＯＮＯＳトランジスタを用いているが、その他、ゲート・ソース間を結合させたデプレションＭＯＳトランジスタにより構成することも出来る。
【００２７】
次に、上記構成の昇圧回路１０とその周辺回路の動作の説明を行う。
【００２８】
図２には、消去・書込み時のメモリ素子の基板電位ＶＰＰＭを表わす電位波形図を示す。
【００２９】
上記の昇圧回路１０は、メモリ素子のデータの消去と書込みとを行う際に、所定の制御信号等に基づき負の書込み電圧を生成して必要なブロックに供給する。図２に示すように、昇圧回路１０は消去サイクルの始めに作動して出力電圧ＶＰＰＭを書込み電圧“Ｖｃｃ−１３Ｖ”まで降下させ、その後、消去サイクルの終りに停止して出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓまで戻す。そして、再び書込みサイクルの始めに作動して出力電圧ＶＰＰＭを書込み電圧まで降下させ、書込みサイクルの終りに出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻す。
【００３０】
消去サイクルや書込みサイクルの開始時、昇圧回路１０が作動すると、それと同時に制御信号によりスイッチＭＯＳトランジスタＱ１１がオフに、スイッチＭＯＳトランジスタＱ１２がオンにされ、それによりＭＯＳトランジスタＱ１０のゲート端子が第１電源電圧Ｖｃｃ側から昇圧回路１０の出力端子側に接続が切り換えられる。
【００３１】
そして、昇圧回路１０の作動により、昇圧回路１０へ電流が引き抜かれて出力電圧ＶＰＰＭが降下していくとともに、スイッチＭＯＳトランジスタＱ１１，Ｑ１２のスイッチングにより、ＭＯＳトランジスタＱ１０のゲート電位も第１電源電圧Ｖｃｃから降下していく。このとき、ＭＯＳトランジスタＱ１０のゲート電位は、容量Ｃ１の容量値と定電流トランジスタＱ１３に流れる電流量とで決定される時定数に従って、昇圧回路１０の出力電圧ＶＰＰＭより遅れて降下していく。一方、出力電圧ＶＰＰＭはＭＯＳトランジスタＱ１０のソース端子に直接印加されているため、ＭＯＳトランジスタＱ１０のゲート・ソース間には電圧が生じて、ＭＯＳトランジスタＱ１０は僅かにオンされる。そして、そのソース・ドレイン間に飽和電流Ｉｂが流れる。
【００３２】
従って、出力電圧ＶＰＰＭの立下り時においては、昇圧回路１０へ負荷容量Ｃ０から引き抜かれる電流Ｉａに加えて、ＭＯＳトランジスタＱ１０を介して第２電源電圧Ｖｓｓからの電流Ｉｂも流入されるため、この電流Ｉｂの流入がない場合に比較して出力電圧ＶＰＰＭの立ち下がりは緩やかなものになる。
【００３３】
また、ここでＭＯＳトランジスタＱ１０を介して第２電源電圧Ｖｓｓから流入される電流Ｉｂの量は、電源電圧Ｖｃｃや負荷容量Ｃ０の変化に伴って増減され、さらに、その変化の方向が出力電圧ＶＰＰＭの立下りスピードの増減を抑える方向になっているため、電源電圧Ｖｃｃや負荷容量Ｃ０が変化しても、昇圧回路１０の出力電圧ＶＰＰＭの立下りスピードは余り変化せず、一定の範囲内に収まるようになっている。次に、このことの詳細を表１を参照しながら説明する。
【００３４】
【表１】
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【００３５】
先ず、表１の１行目にあるように電源電圧Ｖｃｃが高い場合、チャージポンプに１回の充電で発生させられる電位差が大きくなる分、昇圧回路１０の能力は高くなる。従って、昇圧回路１０の作動により出力電圧ＶＰＰＭは早いスピードで降下しようとする。
【００３６】
一方、ＭＯＳトランジスタＱ１０のゲート端子から昇圧回路１０の出力端子へ流れる電流は定電流トランジスタＱ１３により定電流に制限されているため、ＭＯＳトランジスタＱ１０のゲート電圧の降下スピードはほぼ一定となる。そのため、上記のように出力電圧ＶＰＰＭの降下スピードが速くなると、ＭＯＳトランジスタＱ１０のゲート・ソース間電圧Ｖｇｓが大きくなって、ＭＯＳトランジスタＱ１０を介して第２電源電圧Ｖｓｓから流入される電流Ｉｂは大きくなる。
【００３７】
その結果、昇圧回路１０に引き抜かれる電流Ｉａの増加と、第２電源電圧Ｖｓｓから流入される電流Ｉｂの増加との両方の作用が相殺されて、負荷容量Ｃ０から引き抜かれる電流はほぼ一定となり、それゆえ、出力電圧ＶＰＰＭの立下りスピードはあまり変化しないことになる。
【００３８】
逆に電源電圧Ｖｃｃが低い場合には、表１の２行目にあるように上記の場合と逆になって、昇圧回路の能力は低く、ＭＯＳトランジスタＱ１０のゲート・ソース間電圧Ｖｇｓが小さくなって、第２電源電圧Ｖｓｓから流入される電流Ｉｂは小さくなる。そして、両方の作用が相殺されて、出力電圧ＶＰＰＭの立下りスピードはあまり変化しないことになる。
【００３９】
次に、表１の３行目にあるように負荷容量Ｃ０が大きくなった場合、出力電圧ＶＰＰＭを下げるのに必要な電流量が増す分、昇圧回路の能力が一定であれば出力電圧ＶＰＰＭの降下スピードは遅くなる。一方、ＭＯＳトランジスタＱ１０のゲート電圧は出力電圧ＶＰＰＭの降下スピードに拘らずほぼ一定のスピードで降下するため、ＭＯＳトランジスタＱ１０のゲート・ソース間電圧Ｖｇｓは小さくなって、第２電源電圧Ｖｓｓから流入される電流Ｉｂは小さくなる。この電流Ｉｂの低減は出力電圧ＶＰＰＭの降下スピードを早くする方へ作用するため、両者の作用が相殺されて出力電圧ＶＰＰＭの立下りスピードはあまり変化しないことになる。
【００４０】
逆に負荷容量Ｃ０が小さくなった場合には、表１の４行目にあるように上記の場合と逆になって、ＭＯＳトランジスタＱ１０のゲート・ソース間電圧Ｖｇｓが大きくなり、第２電源電圧Ｖｓｓから流入される電流Ｉｂが大きくなる。そして、上記の負荷容量Ｃ０の減少に基づき出力電圧ＶＰＰＭの降下スピードを速くする方への作用と、第２電源電圧Ｖｓｓからの流入電流の増加に基づき出力電圧ＶＰＰＭの降下スピードを遅くする方への作用とが相殺されて、出力電圧ＶＰＰＭの立下りスピードはあまり変化しないことになる。
【００４１】
図２の消去や書込みサイクルの終りには、昇圧回路１０の動作が停止されるとともに、スイッチＭＯＳトランジスタＱ１１，Ｑ１２の状態が切り換えられることで、ＭＯＳトランジスタＱ１０のゲート端子に電源電圧Ｖｃｃが印加され、それによりＭＯＳトランジスタＱ１０がオンされて出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻す。ここで、ＭＯＳトランジスタＱ１０は容量Ｃ１の作用により緩やかにスイッチングされ、出力電圧ＶＰＰＭの立ち上がりを緩やかにする。また、ここで、定電流トランジスタＱ１３はスイッチＭＯＳトランジスタＱ１１がオフ状態にされることで回路から切り離され作用しない。
【００４２】
以上のように、この実施例の昇圧回路１０およびその出力側に設けられた回路によれば、昇圧回路１０を作動させて出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓから負の書込み電圧に切り換える際に、負荷容量Ｃ０や電源電圧Ｖｃｃの大きさが大きく異なる場合であっても出力電圧ＶＰＰＭの立ち下がりの勾配が余り変化せず、一定の範囲内に収まるようにすることが出来る。それにより、メモリ素子に書込み電圧が印加される際の負担を動作条件に拘らずほぼ一定の範囲に抑えることが出来る。
【００４３】
従って、電源電圧Ｖｃｃの異なる複数種の製品に対応可能なように適用可能な電源電圧Ｖｃｃの幅が例えば１．８Ｖ〜５．５Ｖなどと広く、且つ、一度に消去・書込みを行うメモリセルのブロック数が可変に構成された不揮発性メモリにおいて、上記ブロック数が変化したり、使用される電源電圧Ｖｃｃが異なる場合でも、書込み電圧の立ち下がりの勾配を最適なものに保ち、それによりデータ書換え時のメモリ素子の負担を一定以下として書換え可能回数の向上を図ることが出来る。
【００４４】
図３には、上記昇圧回路とその周辺回路を適用して好適な実施例の不揮発性メモリの全体構成図の一例を示す。
【００４５】
同図において、１００は不揮発性のメモリセルがマトリクス状に配列されたメモリセルアレイ、１１０は外部入力されたアドレス信号をデコードして指定のワード線ＷＬとメモリゲート線ＧＬとを選択する選択回路、１２０はリードサイクルにおけるメモリセルアレイの各データ線ＤＬのプリチャージとリードデータの検出とを行うプリチャージ＆センスアンプ回路、１３０はデータバスＤＢとの間でライトデータとリードデータの入出力を行うＩＯ回路である。
【００４６】
この不揮発性メモリのメモリセルは、例えば、ナイトライド層に電化を蓄積して閾値電圧を変化させるＭＯＮＯＳトランジスタからなる不揮発性のメモリ素子ＭＱと、このメモリ素子ＭＱをデータ線ＤＬと接続するためのスイッチＭＯＳトランジスタＳＷとの２つのトランジスタにより構成されたものである。
【００４７】
メモリセルアレイ１００は複数のブロックＢＬ１，ＢＬ２〜ＢＬＮに分割され、各メモリセルのウェル領域は１つのブロック内において共通に、異なるブロック間では分離されて形成されている。従って、消去はブロックＢＬ１，ＢＬ２〜ＢＬＮ単位にまとめて行われることになる。
【００４８】
図３において、１４０は上記のブロックＢＬ１，ＢＬ２〜ＢＬＮのうちウェル領域に出力電圧ＶＰＰＭを供給するブロックを選択するウェル選択回路、１０は消去や書込みに必要な負電圧ＶＰＰＭを生成する上述の昇圧回路、５０は図１のトランジスタＱ１０〜Ｑ１３や緩衝用の容量Ｃ１を有する時定数制御回路である。
【００４９】
この不揮発性メモリにおいて昇圧回路１０の出力電圧ＶＰＰＭは、プリチャージ＆センスアンプ回路１２０、ワード線・メモリゲート線選択回路１１０、並びに、ウェル選択回路１４０を介してメモリセルアレイ１００の選択ブロックのウェル領域にそれぞれ供給されるが、これらのうち、負荷容量として大きな割り合いを占めるのはメモリブロックＢＬ１〜ＢＬＮのウェル領域であり、ここで選択されるブロックＢＬ１〜ＢＬＮの数は書込みデータのデータ量等に応じて変化されるものである。
【００５０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
例えば、上記実施例では、負の電位を生成する昇圧回路について説明したが、正の高電位を生成する昇圧回路に対しても同様の構成を適用することで、同様の作用・効果を得ることが出来る。この場合、ＭＯＳトランジスタＱ１０〜Ｑ１２および定電流トランジスタＱ１３をＰチャネル形のものはＮチャネル形に、Ｎチャネル形のものはＰチャネル形に変更するとともに、ＭＯＳトランジスタＱ１０，Ｑ１１に接続される電源電圧Ｖｃｃ，Ｖｓｓの極性を入れ替えることで適用可能である。
【００５２】
また、実施例では、ＭＯＳトランジスタＱ１０により、出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻すためのスイッチ素子としての役割と、出力電圧ＶＰＰＭの立ち下がり時に第２電源電圧Ｖｓｓから電流を流入させてその立下りのスピードを調整する素子としての役割とを担わせているが、上記スイッチ素子としての役割をなす素子を別途設け、ＭＯＳトランジスタＱ１０には出力電圧ＶＰＰＭの立下りスピードを調整する動作のみ行わせるようにすることも出来る。
【００５３】
また、ＭＯＳトランジスタＱ１０のゲート容量や配線容量を大きくしてゲート端子に接続された容量Ｃ１の素子を省略することも可能である。
【００５４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＭＯＮＯＳトランジスタをメモリ素子に用いた不揮発性メモリについて説明したがこの発明はそれに限定されるものでなく、その他同様の不揮発性メモリや不揮発性メモリ以外で昇圧回路を備えた種々の半導体集積回路に広く利用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５６】
すなわち、本発明に従うと、複雑な論理や規模の大きな回路を必要とせずに、昇圧回路の能力や負荷容量の大きさが変化した場合でも、昇圧回路の出力電圧の立上り或いは立下りの勾配を余り変化しないようにすることが出来る。それにより、昇圧電圧の出力先の素子に過度な負担をかけないような最適な勾配を設定したときに、動作条件が変化してもこの最適な勾配を維持することが出来るという効果がある。
【００５７】
また、本発明の不揮発性半導体メモリに従うと、例えば、大きさの異なる電源電圧を使用可能としたり、一度に消去・書込みを行うメモリセルのブロック数を可変に構成した場合でも、書込み電圧の立上り或いは立下りの勾配を動作条件に拘らず最適な勾配に保つことが可能で、それによりメモリ素子への過度な負担を防いでデータ書換え可能回数を向上することが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例に係る昇圧回路周辺の回路構成を示す図である。
【図２】実施例の不揮発性メモリの消去・書込み時の基板電位を表わす電位波形図である。
【図３】本発明の実施例の不揮発性メモリの全体構成を示すブロック図である。
【図４】従来の不揮発性メモリに備わる昇圧回路周辺の回路構成を示す図である。
【符号の説明】
１０　　　昇圧回路
Ｃ０　　　負荷容量
Ｃ１　　　容量
Ｑ１０　　ＭＯＳトランジスタ（第１ＭＯＳトランジスタ）
Ｑ１１　　スイッチＭＯＳトランジスタ
Ｑ１２　　スイッチＭＯＳトランジスタ（第２ＭＯＳトランジスタ）
Ｑ１３　　定電流トランジスタ（電流制限用トランジスタ）
５０　　　時定数制御回路
１００　　メモりセルアレイ
１４０　　ウェル選択回路
ＢＬ１〜ＢＬＮ　メモリブロック
【図１】
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【図２】
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【図３】
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【図４】
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