(57)【要約】【課題】クロック信号に同期してリセットを行う際の電力消費を抑える。【解決手段】複数の回路ブロックを有する半導体集積回路装置のリセット方法であって、前記複数の回路ブロックにリセット信号を供給するステップと、前記リセット信号に応じて、前記複数の回路ブロックの各々に対するブロッククロック信号を、各々所定の期間、クロック信号に基づいて生成するステップと、前記リセット信号に従って、前記ブロッククロック信号を用いて、これに対応する前記回路ブロックのリセットを行うステップとを備える。【選択図】　　　図１
2004110718.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックを有する半導体集積回路装置のリセット方法であって、
前記複数の回路ブロックにリセット信号を供給するステップと、
前記リセット信号に応じて、前記複数の回路ブロックの各々に対するブロッククロック信号を、各々所定の期間、クロック信号に基づいて生成するステップと、
前記リセット信号に従って、前記ブロッククロック信号を用いて、これに対応する前記回路ブロックのリセットを行うステップとを備える
半導体集積回路装置のリセット方法。
【請求項２】
請求項１に記載の半導体集積回路装置のリセット方法において、
外部リセット信号が入力されると、前記リセット信号をリセットすべきであることを示す信号レベルにするステップと、
前記ブロッククロック信号を生成するステップが終了すると、前記リセット信号を前記信号レベルとは反対の信号レベルにするステップとを更に備える
ことを特徴とする半導体集積回路装置のリセット方法。
【請求項３】
請求項１に記載の半導体集積回路装置のリセット方法において、
前記ブロッククロック信号を生成するステップは、
前記各ブロッククロック信号として、対応する回路ブロックをリセットするために必要な数のパルスを生成するものである
ことを特徴とする半導体集積回路装置のリセット方法。
【請求項４】
請求項１に記載の半導体集積回路装置のリセット方法において、
前記ブロッククロック信号を生成するステップは、
前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号のうちの少なくとも１つとして生成するものである
ことを特徴とする半導体集積回路装置のリセット方法。
【請求項５】
請求項１に記載の半導体集積回路装置のリセット方法において、
前記ブロッククロック信号を生成するステップは、
前記ブロッククロック信号のうち、対応する回路ブロックに対するリセットが終了したものを停止する
ことを特徴とする半導体集積回路装置のリセット方法。
【請求項６】
複数の回路ブロックを有する半導体集積回路装置のリセット方法であって、
前記複数の回路ブロックの各々に対するブロックリセット信号を、リセット信号に応じて生成するステップと、
前記ブロックリセット信号の各々に応じて、対応する回路ブロックに対するブロッククロック信号をクロック信号に基づいて生成するステップと、
前記ブロックリセット信号に従って、対応する前記ブロッククロック信号を用いて、対応する前記回路ブロックのリセットを行うステップとを備える
半導体集積回路装置のリセット方法。
【請求項７】
請求項６に記載の半導体集積回路装置のリセット方法において、
前記ブロッククロック信号を生成するステップは、
前記各ブロッククロック信号として、対応する回路ブロックをリセットするために必要な数のパルスを生成するものである
ことを特徴とする半導体集積回路装置のリセット方法。
【請求項８】
請求項６に記載の半導体集積回路装置のリセット方法において、
前記ブロッククロック信号を生成するステップは、
前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号のうちの少なくとも１つとして生成するものである
ことを特徴とする半導体集積回路装置のリセット方法。
【請求項９】
複数の回路ブロックを有する半導体集積回路装置のリセット方法であって、
リセット信号に応じて、前記複数の回路ブロックの各々に対するブロックリセット信号を順次出力するステップと、
前記ブロックリセット信号の各々に応じて、対応する回路ブロックに対するブロッククロック信号をクロック信号に基づいて生成するステップと、
前記ブロックリセット信号に従って、対応する前記ブロッククロック信号を用いて、対応する前記回路ブロックのリセットを行い、その後、リセット中継信号を出力するステップとを備え、
前記ブロックリセット信号を出力するステップは、
前記リセット中継信号が出力されると、前記複数の回路ブロックのうち、次にリセットすべきものに対応する前記ブロックリセット信号を出力するものである半導体集積回路装置のリセット方法。
【請求項１０】
請求項９に記載の半導体集積回路装置のリセット方法において、
前記ブロッククロック信号を生成するステップは、
前記各ブロッククロック信号として、対応する回路ブロックをリセットするために必要な数のパルスを生成するものである
ことを特徴とする半導体集積回路装置のリセット方法。
【請求項１１】
請求項９に記載の半導体集積回路装置のリセット方法において、
前記ブロッククロック信号を生成するステップは、
前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号のうちの少なくとも１つとして生成するものである
ことを特徴とする半導体集積回路装置のリセット方法。
【請求項１２】
リセット信号が供給される複数の回路ブロックと、
前記リセット信号に応じて、前記複数の回路ブロックの各々に対するブロッククロック信号を、各々所定の期間、クロック信号に基づいて生成して出力するクロック制御部とを備え、
前記複数の回路ブロックは、各々、
前記リセット信号に従って、前記ブロッククロック信号のうち対応するものを用いて、当該回路ブロックのリセットを行うものである
半導体集積回路装置。
【請求項１３】
請求項１２に記載の半導体集積回路装置において、
前記リセット信号を出力するリセット信号生成部を更に備え、
前記クロック制御部は、
前記ブロッククロック信号の出力を終了すると、クロック供給完了信号を前記リセット信号生成部に出力するものであり、
前記リセット信号生成部は、
外部リセット信号が入力されると、前記リセット信号をリセットすべきであることを示す信号レベルにし、前記クロック供給完了信号を受けると、前記リセット信号を前記信号レベルとは反対の信号レベルにするものである
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１２に記載の半導体集積回路装置において、
前記クロック制御部は、
前記リセット信号が入力されるとリセットされ、前記クロック信号に基づく信号を入力とし、そのパルス数を数えて得られたカウント値を出力するカウンタと、
前記カウント値に応じて、前記各ブロッククロック信号を出力すべき期間を示すデコード信号を出力するデコーダとを有し、かつ、
前記カウンタに入力された信号を前記デコード信号に応じて前記各ブロッククロック信号として出力するものである
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１２に記載の半導体集積回路装置において、
前記クロック制御部は、
前記複数の回路ブロックの各々に対応する複数のレジスタを有し、かつ、前記複数のレジスタの各々が格納する値に応じた順で、各レジスタに対応する前記ブロッククロック信号を出力するものである
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１２に記載の半導体集積回路装置において、
前記クロック制御部は、
前記複数の回路ブロックの各々に対応する複数のサイクル数指示レジスタを有し、かつ、前記サイクル数指示レジスタが格納する数に応じた数のパルスを対応する前記ブロッククロック信号として出力するものである
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１２に記載の半導体集積回路装置において、
前記クロック制御部は、
前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号のうちの少なくとも１つとして出力するものである
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１２に記載の半導体集積回路装置において、
前記クロック制御部は、
前記ブロッククロック信号のうち、１つを出力している間には他の出力を停止するものである
ことを特徴とする半導体集積回路装置。
【請求項１９】
複数の回路ブロックと、
前記複数の回路ブロックの各々に対するブロックリセット信号をリセット信号に応じて生成し、前記複数の回路ブロックのうち、対応するものに出力するリセット信号生成部とを備え、
前記複数の回路ブロックは、各々、
対応する前記ブロックリセット信号に応じて、当該回路ブロックに対するブロッククロック信号をクロック信号に基づいて生成して出力するクロック信号生成回路を有し、かつ、対応する前記ブロックリセット信号に従って、前記ブロッククロック信号を用いて当該回路ブロックのリセットを行うものである
半導体集積回路装置。
【請求項２０】
請求項１９に記載の半導体集積回路装置において、
前記クロック信号生成回路は、各々、
前記クロック信号に同期する信号のパルス数を数え、得られたカウント値を出力するカウンタと、
前記ブロッククロック信号の出力を開始及び終了すべきタイミングを示す値を各々格納する複数のレジスタと、
前記カウント値及び前記複数のレジスタが格納する値に応じて、前記ブロッククロック信号を出力すべき期間を示すデコード信号を出力するデコーダとを有し、かつ、
前記デコード信号に応じて、前記ブロッククロック信号を生成するものであることを特徴とする半導体集積回路装置。
【請求項２１】
請求項１９に記載の半導体集積回路装置において、
前記クロック信号生成回路は、
前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号として出力するものである
ことを特徴とする半導体集積回路装置。
【請求項２２】
複数の回路ブロックと、
リセット信号に応じて、前記複数の回路ブロックの各々に対するブロックリセット信号を順次出力するリセット順番切り替え回路とを備え、
前記複数の回路ブロックは、各々、
対応する前記ブロックリセット信号に応じて、当該回路ブロックに対するブロッククロック信号をクロック信号に基づいて生成し、当該ブロックリセット信号に従って、前記ブロッククロック信号を用いて当該回路ブロックのリセットを行い、その後、リセット中継信号を前記リセット順番切り替え回路に出力するものであり、
前記リセット順番切り替え回路は、
前記リセット中継信号を受けると、前記複数の回路ブロックのうち、次にリセットすべきものに対応する前記ブロックリセット信号を出力するものである
半導体集積回路装置。
【請求項２３】
請求項２２に記載の半導体集積回路装置において、
前記複数の回路ブロックは、各々、
前記ブロックリセット信号が入力されてから各々所定の期間経過後に前記リセット中継信号を出力するリセット保持回路と、
前記ブロッククロック信号をクロック信号に基づいて生成して出力するクロック信号生成回路とを有するものである
ことを特徴とする半導体集積回路装置。
【請求項２４】
請求項２２に記載の半導体集積回路装置において、
前記複数の回路ブロックは、各々、
前記ブロッククロック信号をクロック信号に基づいて生成して出力し、当該回路ブロックにおけるリセットが終了したことを検知すると前記リセット中継信号を出力するクロック信号生成回路を有するものである
ことを特徴とする半導体集積回路装置。
【請求項２５】
請求項２２に記載の半導体集積回路装置において、
前記リセット順番切り替え回路は、
リセット順番指示信号が示す順に従って、前記複数の回路ブロックの各々に、対応する前記ブロックリセット信号を順次出力するものである
ことを特徴とする半導体集積回路装置。
【請求項２６】
請求項２２に記載の半導体集積回路装置において、
前記クロック信号生成回路は、
前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号として出力するものである
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の回路ブロックを有する半導体集積回路装置に関し、特に回路ブロック毎にリセットを行う技術に関する。
【０００２】
【従来の技術】
複数の回路ブロックを有し、各回路ブロックに対してリセットを順次行うように構成された半導体集積回路装置が知られている（例えば、特許文献１参照）。この半導体集積回路装置は、リセット信号を生成する回路（選択的リセット部）を備え、この回路が各回路ブロックにリセット信号を与えている。
【０００３】
【特許文献１】
特開平８‐１８５２４４号公報
【０００４】
【発明が解決しようとする課題】
しかし、このような従来の技術によると、リセット動作を実行中の回路ブロックのみならず、リセット動作を行っていない回路ブロックにもクロック信号が与えられる。このため、動作する必要がない回路ブロックが電力を消費し、電力が無駄になるという問題があった。
【０００５】
本発明は、複数の回路ブロックを備えた半導体集積回路装置において、クロック信号に同期してリセットを行う際の電力消費を抑えることを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、複数の回路ブロックを有する半導体集積回路装置のリセット方法であって、前記複数の回路ブロックにリセット信号を供給するステップと、前記リセット信号に応じて、前記複数の回路ブロックの各々に対するブロッククロック信号を、各々所定の期間、クロック信号に基づいて生成するステップと、前記リセット信号に従って、前記ブロッククロック信号を用いて、これに対応する前記回路ブロックのリセットを行うステップとを備えるものである。
【０００７】
請求項１の発明によると、各回路ブロックに対するブロッククロック信号が各々所定の期間において生成されるが、ブロッククロック信号が生成されていないときには、各回路ブロックは動作しない。したがって、クロック信号に同期して同期リセットを行う際に、半導体集積回路装置全体の電力消費を抑えることができる。また、各回路ブロックが、他の回路ブロックがリセットされる際の影響を受けて誤動作する可能性を低くすることができる。
【０００８】
また、請求項２の発明は、請求項１に記載の半導体集積回路装置のリセット方法において、外部リセット信号が入力されると、前記リセット信号をリセットすべきであることを示す信号レベルにするステップと、前記ブロッククロック信号を生成するステップが終了すると、前記リセット信号を前記信号レベルとは反対の信号レベルにするステップとを更に備えるものである。
【０００９】
請求項２の発明によると、外部リセット信号に応じて、リセット信号を容易に生成することができる。
【００１０】
また、請求項３の発明では、請求項１に記載の半導体集積回路装置のリセット方法において、前記ブロッククロック信号を生成するステップは、前記各ブロッククロック信号として、対応する回路ブロックをリセットするために必要な数のパルスを生成するものである。
【００１１】
請求項３の発明によると、ブロッククロック信号として、対応する回路ブロックにリセットのために必要な数のパルスを供給するので、リセット時の電力消費を抑えることができる。
【００１２】
また、請求項４の発明では、請求項１に記載の半導体集積回路装置のリセット方法において、前記ブロッククロック信号を生成するステップは、前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号のうちの少なくとも１つとして生成するものである。
【００１３】
請求項４の発明によると、クロック信号よりも低い周波数の信号をブロッククロック信号として生成する場合には、リセット時に必要な電力を低減することができる。また、クロック信号よりも高い周波数の信号をブロッククロック信号として生成する場合には、リセットを短時間で終了することができる。
【００１４】
また、請求項５の発明では、請求項１に記載の半導体集積回路装置のリセット方法において、前記ブロッククロック信号を生成するステップは、前記ブロッククロック信号のうち、対応する回路ブロックに対するリセットが終了したものを停止するものである。
【００１５】
請求項５の発明によると、リセットが終了した回路ブロックにおいて、電力を無駄に消費しないようにすることができる。
【００１６】
また、請求項６の発明は、複数の回路ブロックを有する半導体集積回路装置のリセット方法であって、前記複数の回路ブロックの各々に対するブロックリセット信号を、リセット信号に応じて生成するステップと、前記ブロックリセット信号の各々に応じて、対応する回路ブロックに対するブロッククロック信号をクロック信号に基づいて生成するステップと、前記ブロックリセット信号に従って、対応する前記ブロッククロック信号を用いて、対応する前記回路ブロックのリセットを行うステップとを備えるものである。
【００１７】
請求項６の発明によると、ブロックリセット信号の各々に応じて、対応する回路ブロックに対するブロッククロック信号を生成するので、必要な期間のみブロッククロック信号を生成するようにすることができる。このため、リセット時の電力消費を低減することができる。
【００１８】
また、請求項７の発明では、請求項６に記載の半導体集積回路装置のリセット方法において、前記ブロッククロック信号を生成するステップは、前記各ブロッククロック信号として、対応する回路ブロックをリセットするために必要な数のパルスを生成するものである。
【００１９】
また、請求項８の発明では、請求項６に記載の半導体集積回路装置のリセット方法において、前記ブロッククロック信号を生成するステップは、前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号のうちの少なくとも１つとして生成するものである。
【００２０】
また、請求項９の発明は、複数の回路ブロックを有する半導体集積回路装置のリセット方法であって、リセット信号に応じて、前記複数の回路ブロックの各々に対するブロックリセット信号を順次出力するステップと、前記ブロックリセット信号の各々に応じて、対応する回路ブロックに対するブロッククロック信号をクロック信号に基づいて生成するステップと、前記ブロックリセット信号に従って、対応する前記ブロッククロック信号を用いて、対応する前記回路ブロックのリセットを行い、その後、リセット中継信号を出力するステップとを備え、前記ブロックリセット信号を出力するステップは、前記リセット中継信号が出力されると、前記複数の回路ブロックのうち、次にリセットすべきものに対応する前記ブロックリセット信号を出力するものである。
【００２１】
請求項９の発明によると、リセット信号に応じて、複数の回路ブロックに対してリセットを順次行うことができる。
【００２２】
また、請求項１０の発明では、請求項９に記載の半導体集積回路装置のリセット方法において、前記ブロッククロック信号を生成するステップは、前記各ブロッククロック信号として、対応する回路ブロックをリセットするために必要な数のパルスを生成するものである。
【００２３】
また、請求項１１の発明では、請求項９に記載の半導体集積回路装置のリセット方法において、前記ブロッククロック信号を生成するステップは、前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号のうちの少なくとも１つとして生成するものである。
【００２４】
また、請求項１２の発明は、半導体集積回路装置として、リセット信号が供給される複数の回路ブロックと、前記リセット信号に応じて、前記複数の回路ブロックの各々に対するブロッククロック信号を、各々所定の期間、クロック信号に基づいて生成して出力するクロック制御部とを備え、前記複数の回路ブロックは、各々、前記リセット信号に従って、前記ブロッククロック信号のうち対応するものを用いて、当該回路ブロックのリセットを行うものである。
【００２５】
請求項１２の発明によると、各回路ブロックに対するブロッククロック信号が各々所定の期間において生成されるが、ブロッククロック信号が生成されていないときには、各回路ブロックは動作しない。したがって、クロック信号に同期して同期リセットを行う際に、半導体集積回路装置全体の電力消費を抑えることができる。また、各回路ブロックが、他の回路ブロックがリセットされる際の影響を受けて誤動作する可能性を低くすることができる。
【００２６】
また、請求項１３の発明は、請求項１２に記載の半導体集積回路装置において、前記リセット信号を出力するリセット信号生成部を更に備え、前記クロック制御部は、前記ブロッククロック信号の出力を終了すると、クロック供給完了信号を前記リセット信号生成部に出力するものであり、前記リセット信号生成部は、外部リセット信号が入力されると、前記リセット信号をリセットすべきであることを示す信号レベルにし、前記クロック供給完了信号を受けると、前記リセット信号を前記信号レベルとは反対の信号レベルにするものである。
【００２７】
請求項１３の発明によると、外部リセット信号に応じて、リセット信号を容易に生成することができる。
【００２８】
また、請求項１４の発明では、請求項１２に記載の半導体集積回路装置において、前記クロック制御部は、前記リセット信号が入力されるとリセットされ、前記クロック信号に基づく信号を入力とし、そのパルス数を数えて得られたカウント値を出力するカウンタと、前記カウント値に応じて、前記各ブロッククロック信号を出力すべき期間を示すデコード信号を出力するデコーダとを有し、かつ、前記カウンタに入力された信号を前記デコード信号に応じて前記各ブロッククロック信号として出力するものである。
【００２９】
請求項１４の発明によると、各回路ブロックにおいて必要な期間に、対応するブロッククロック信号を出力することができる。
【００３０】
また、請求項１５の発明では、請求項１２に記載の半導体集積回路装置において、前記クロック制御部は、前記複数の回路ブロックの各々に対応する複数のレジスタを有し、かつ、前記複数のレジスタの各々が格納する値に応じた順で、各レジスタに対応する前記ブロッククロック信号を出力するものである。
【００３１】
請求項１５の発明によると、各回路ブロックをリセットする順番を、簡単に指定することができる。
【００３２】
また、請求項１６の発明では、請求項１２に記載の半導体集積回路装置において、前記クロック制御部は、前記複数の回路ブロックの各々に対応する複数のサイクル数指示レジスタを有し、かつ、前記サイクル数指示レジスタが格納する数に応じた数のパルスを対応する前記ブロッククロック信号として出力するものである。
【００３３】
請求項１６の発明によると、各回路ブロックをリセットする際に必要なブロッククロック信号のパルス数を、簡単に指定することができる。
【００３４】
また、請求項１７の発明では、請求項１２に記載の半導体集積回路装置において、前記クロック制御部は、前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号のうちの少なくとも１つとして出力するものである。
【００３５】
請求項１７の発明によると、クロック信号よりも低い周波数の信号をブロッククロック信号として生成する場合には、リセット時に必要な電力を低減することができる。また、クロック信号よりも高い周波数の信号をブロッククロック信号として生成する場合には、リセットを短時間で終了することができる。
【００３６】
また、請求項１８の発明では、請求項１２に記載の半導体集積回路装置において、前記クロック制御部は、前記ブロッククロック信号のうち、１つを出力している間には他の出力を停止するものである。
【００３７】
請求項１８の発明によると、回路ブロックを１つずつリセットするので、半導体集積回路装置のリセット時に必要な電力を平均化することができる。このため、リセット時に、半導体集積回路装置内において生じる電圧降下を抑えることができる。
【００３８】
また、請求項１９の発明は、半導体集積回路装置として、複数の回路ブロックと、前記複数の回路ブロックの各々に対するブロックリセット信号をリセット信号に応じて生成し、前記複数の回路ブロックのうち、対応するものに出力するリセット信号生成部とを備え、前記複数の回路ブロックは、各々、対応する前記ブロックリセット信号に応じて、当該回路ブロックに対するブロッククロック信号をクロック信号に基づいて生成して出力するクロック信号生成回路を有し、かつ、対応する前記ブロックリセット信号に従って、前記ブロッククロック信号を用いて当該回路ブロックのリセットを行うものである。
【００３９】
請求項１９の発明によると、各回路ブロックは、対応するブロックリセット信号に応じてブロッククロック信号を生成するので、必要な期間のみブロッククロック信号を生成するようにすることができる。このため、リセット時の電力消費を低減することができる。
【００４０】
また、請求項２０の発明では、請求項１９に記載の半導体集積回路装置において、前記クロック信号生成回路は、各々、前記クロック信号に同期する信号のパルス数を数え、得られたカウント値を出力するカウンタと、前記ブロッククロック信号の出力を開始及び終了すべきタイミングを示す値を各々格納する複数のレジスタと、前記カウント値及び前記複数のレジスタが格納する値に応じて、前記ブロッククロック信号を出力すべき期間を示すデコード信号を出力するデコーダとを有し、かつ、前記デコード信号に応じて、前記ブロッククロック信号を生成するものである。
【００４１】
請求項２０の発明によると、各回路ブロックにおいて必要な期間に、対応するブロッククロック信号を出力することができる。
【００４２】
また、請求項２１の発明では、請求項１９に記載の半導体集積回路装置において、前記クロック信号生成回路は、前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号として出力するものである。
【００４３】
請求項２１の発明によると、クロック信号よりも低い周波数の信号をブロッククロック信号として生成する場合には、リセット時に必要な電力を低減することができる。また、クロック信号よりも高い周波数の信号をブロッククロック信号として生成する場合には、リセットを短時間で終了することができる。
【００４４】
また、請求項２２の発明は、半導体集積回路装置として、複数の回路ブロックと、リセット信号に応じて、前記複数の回路ブロックの各々に対するブロックリセット信号を順次出力するリセット順番切り替え回路とを備え、前記複数の回路ブロックは、各々、対応する前記ブロックリセット信号に応じて、当該回路ブロックに対するブロッククロック信号をクロック信号に基づいて生成し、当該ブロックリセット信号に従って、前記ブロッククロック信号を用いて当該回路ブロックのリセットを行い、その後、リセット中継信号を前記リセット順番切り替え回路に出力するものであり、前記リセット順番切り替え回路は、前記リセット中継信号を受けると、前記複数の回路ブロックのうち、次にリセットすべきものに対応する前記ブロックリセット信号を出力するものである。
【００４５】
請求項２２の発明によると、リセット信号に応じて、複数の回路ブロックに対してリセットを順次行うことができる。各回路ブロックに対して、ブロッククロック信号を生成して与える必要がないので、回路ブロック以外の回路を簡素化することができる。
【００４６】
また、請求項２３の発明では、請求項２２に記載の半導体集積回路装置において、前記複数の回路ブロックは、各々、前記ブロックリセット信号が入力されてから各々所定の期間経過後に前記リセット中継信号を出力するリセット保持回路と、前記ブロッククロック信号をクロック信号に基づいて生成して出力するクロック信号生成回路とを有するものである。
【００４７】
請求項２３の発明によると、ある回路ブロックにブロックリセット信号が入力されてから、その回路ブロックでリセットに必要な期間が経過すると、次の回路ブロックのリセットを行うようにすることができる。
【００４８】
また、請求項２４の発明では、請求項２２に記載の半導体集積回路装置において、前記複数の回路ブロックは、各々、前記ブロッククロック信号をクロック信号に基づいて生成して出力し、当該回路ブロックにおけるリセットが終了したことを検知すると前記リセット中継信号を出力するクロック信号生成回路を有するものである。
【００４９】
請求項２４の発明によると、ある回路ブロックでリセットが終了してから、次の回路ブロックのリセットを行うようにすることができる。
【００５０】
また、請求項２５の発明では、請求項２２に記載の半導体集積回路装置において、前記リセット順番切り替え回路は、リセット順番指示信号が示す順に従って、前記複数の回路ブロックの各々に、対応する前記ブロックリセット信号を順次出力するものである。
【００５１】
請求項２５の発明によると、複数の回路ブロックに対してリセットを行う順を容易に変更することができる。
【００５２】
また、請求項２６の発明では、請求項２２に記載の半導体集積回路装置において、前記クロック信号生成回路は、前記クロック信号とは異なる周波数の信号を、前記ブロッククロック信号として出力するものである。
【００５３】
請求項２６の発明によると、クロック信号よりも低い周波数の信号をブロッククロック信号として生成する場合には、リセット時に必要な電力を低減することができる。また、クロック信号よりも高い周波数の信号をブロッククロック信号として生成する場合には、リセットを短時間で終了することができる。
【００５４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００５５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路装置のブロック図である。図１の半導体集積回路装置は、回路ブロック１１，１２，１３，１４と、クロック制御部１６とを備えている。
【００５６】
クロック制御部１６には、クロック信号ＣＬＫとリセット信号ＲＳＴとが入力されている。クロック制御部１６は、回路ブロック１１〜１４に対して、ブロッククロック信号ＣＫ１１，ＣＫ１２，ＣＫ１３，ＣＫ１４のそれぞれを、クロック信号ＣＬＫに基づいて生成して出力する。また、回路ブロック１１〜１４のいずれにも、リセット信号ＲＳＴが入力されている。クロック制御部１６は、ブロッククロック信号ＣＫ１１〜ＣＫ１４としてクロック信号ＣＬＫをそのまま出力したり、ブロッククロック信号ＣＫ１１〜ＣＫ１４を停止させたりすることができるように構成されている。
【００５７】
回路ブロック１１〜１４は、それぞれに対応するブロッククロック信号ＣＫ１１〜ＣＫ１４に同期して動作するものである。回路ブロック１１〜１４は、リセット信号ＲＳＴがアクティブであるときに、例えば論理的に高電位（以下では、“Ｈ”と表記する）であるときに、対応するブロッククロック信号ＣＫ１１〜ＣＫ１４のパルスが入力されると、入力されたブロッククロック信号を用いてその回路ブロックのリセット動作を行う。ここでは例として、回路ブロック１１〜１４は、それぞれに対応するブロッククロック信号ＣＫ１１〜ＣＫ１４のパルスが３回入力されると、リセットを完了するものとする。
【００５８】
一般に、回路ブロックが有するフリップフロップを全て同時に初期化すると、回路規模が大きくなりがちである。このため、回路ブロック１１〜１４は、このようにブロッククロック信号を複数サイクル用いてリセットを行うようにしている。
【００５９】
図２は、図１の半導体集積回路装置のリセット時におけるタイミング図である。図２を参照して、図１の半導体集積回路装置の動作を説明する。初期状態において、リセット信号ＲＳＴが論理的に低電位（以下では、“Ｌ”と表記する）である場合には、クロック制御部１６は、入力されたクロック信号ＣＬＫを、回路ブロック１１〜１４のそれぞれにブロッククロック信号ＣＫ１１〜ＣＫ１４としてそのまま出力している。クロック制御部１６は、リセット入力を検知、すなわち、リセット信号ＲＳＴが“Ｈ”になったことを検知すると、ブロッククロック信号ＣＫ１１〜ＣＫ１４を停止する。
【００６０】
その後、クロック制御部１６は、ブロッククロック信号ＣＫ１１のみ出力することを再開し、例えば４クロックサイクルの期間、出力する。回路ブロック１１は、リセット信号ＲＳＴが“Ｈ”になったことを検知しているので、ブロッククロック信号ＣＫ１１に同期した同期リセット動作を開始する。ブロッククロック信号ＣＫ１１のパルスが３回入力されると、回路ブロック１１はリセットを完了する。その後、クロック制御部１６は、ブロッククロック信号ＣＫ１１を停止して、ブロッククロック信号ＣＫ１２のみ出力することを再開する。
【００６１】
回路ブロック１２は、同様にリセット動作を行い、ブロッククロック信号ＣＫ１２のパルスが３回入力されると、回路ブロック１２はリセットを完了する。その後、クロック制御部１６は、ブロッククロック信号ＣＫ１２を停止して、ブロッククロック信号ＣＫ１３のみ出力することを再開する。その後も同様に、回路ブロック１３，１４がリセット動作を行う。回路ブロック１１〜１４のリセットが終了すると、クロック制御部１６は、ブロッククロック信号ＣＫ１１〜ＣＫ１４を停止した状態を続ける。
【００６２】
このように、本実施形態によると、リセット動作を行う回路ブロックにのみブロッククロック信号を供給するようにすることができる。このため、それぞれが対応するブロッククロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路装置において、クロック信号に同期した同期リセットを行う際に、電力消費を抑えることができる。
【００６３】
なお、クロック制御部１６は、ブロッククロック信号ＣＫ１１〜ＣＫ１４としてクロック信号ＣＬＫをそのまま出力するものとして説明したが、例えば分周回路を備え、図２のリセット信号検知後のようなリセット期間（リセット信号ＲＳＴが“Ｈ”である期間）においてはそれ以外のときよりも周波数が低いクロックを出力するようにしてもよい。
【００６４】
また、全回路ブロックのリセット終了後は、クロック制御部１６は、ブロッククロック信号ＣＫ１１〜ＣＫ１４を停止させるものとして説明したが、リセット信号ＲＳＴが“Ｌ”になるとき等に、リセット入力を検知する前と同様に、通常のクロック信号の出力を再開するようにしてもよい。
【００６５】
また、リセット期間において、回路ブロック１１〜１４のそれぞれにブロッククロック信号ＣＫ１１〜ＣＫ１４として同じ数のパルスを与える場合について説明したが、回路ブロック毎にリセットに必要な数のパルスのみを与えるようにしてもよい。
【００６６】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体集積回路装置のブロック図である。図３の半導体集積回路装置は、回路ブロック２１，２２，２３，２４と、クロック制御部２６と、リセット信号生成部２８とを備えている。
【００６７】
リセット信号生成部２８は、外部リセット信号ＲＳＥが入力されると、フラグをセットし、リセット信号ＲＳＴをアクティブに、すなわち例えば“Ｈ”にして、回路ブロック２１〜２４とクロック制御部２６とに出力する。
【００６８】
クロック制御部２６には、クロック信号ＣＬＫとリセット信号ＲＳＴとが入力されている。クロック制御部２６は、回路ブロック２１〜２４に対して、回路ブロック用のブロッククロック信号ＣＫ２１，ＣＫ２２，ＣＫ２３，ＣＫ２４のそれぞれを、クロック信号ＣＬＫに基づいて生成して出力する。クロック制御部２６は、リセット信号ＲＳＴが“Ｈ”になったタイミングに応じて、ブロッククロック信号ＣＫ２１〜ＣＫ２４としてクロック信号ＣＬＫをそのまま出力したり、必要に応じてブロッククロック信号ＣＫ２１〜ＣＫ２４を停止させたりすることができるように構成されている。
【００６９】
回路ブロック２１〜２４は、それぞれに対応するブロッククロック信号ＣＫ２１〜ＣＫ２４に同期して動作するものである。回路ブロック２１〜２４は、リセット信号ＲＳＴが“Ｈ”であるときに、それぞれに対応するブロッククロック信号ＣＫ２１〜ＣＫ２４のパルスが入力されると、入力されたブロッククロック信号を用いてその回路ブロックのリセット動作を行う。
【００７０】
回路ブロック２１〜２４のリセットが完了した後に、クロック制御部２６は、クロック供給完了信号ＣＫＥをリセット信号生成部２８に出力する。すると、リセット信号生成部２８はフラグをリセットし、リセット信号ＲＳＴを非アクティブに、すなわち例えば“Ｌ”にして出力する。
【００７１】
図４は、図３のクロック制御部２６の構成の例を示すブロック図である。図４のクロック制御部２６は、フリップフロップ２６１，２６２，２６６Ａ，２６６Ｂ，２６６Ｃ，２６６Ｄと、ゲート２６３，２６７Ａ，２６７Ｂ，２６７Ｃ，２６７Ｄと、カウンタ２６４と、デコーダ２６５とを備えている。フリップフロップ２６１，２６２，２６６Ａ〜２６６Ｄ、カウンタ２６４及びゲート２６７Ａ〜２６７Ｄには、クロック信号ＣＬＫが入力されている。
【００７２】
リセット信号ＲＳＴが“Ｈ”に変化した後にクロック信号ＣＬＫの次のパルスが入力されると、フリップフロップ２６１は出力を“Ｈ”にする。フリップフロップ２６２の出力は“Ｌ”であるので、ゲート２６３の出力であるカウンタリセット信号ＣＲＳが“Ｈ”になる。クロック信号ＣＬＫのその次のパルスが入力されると、フリップフロップ２６２も出力を“Ｈ”にするので、カウンタリセット信号ＣＲＳは“Ｌ”になる。
【００７３】
カウンタリセット信号ＣＲＳはカウンタ２６４に与えられ、カウンタリセット信号ＣＲＳのパルスが入力されると、カウンタ２６４はカウント値ＣＴを“０”に初期化する。カウンタ２６４は、その次のサイクルからクロック信号ＣＬＫのパルスをカウントし、得られたカウント値ＣＴをデコーダ２６５に出力する。
【００７４】
デコーダ２６５は、例えば、カウント値ＣＴが“１”から“６”までのときにはデコード信号ＤＳ２１を、カウント値ＣＴが“８”から“１２”までのときにはデコード信号ＤＳ２２を“Ｈ”にして、それぞれをフリップフロップ２６６Ａ，２６６Ｂに出力する。また、デコーダ２６５は、例えば、カウント値ＣＴが“１４”から“２０”までのときにはデコード信号ＤＳ２３を、カウント値ＣＴが“２２”から“２６”までのときにはデコード信号ＤＳ２４を“Ｈ”にして、それぞれをフリップフロップ２６６Ｃ，２６６Ｄに出力する。更に、デコーダ２６５は、カウント値ＣＴが“２８”のときにはクロック供給完了信号ＣＫＥを出力する。
【００７５】
フリップフロップ２６６Ａは、デコード信号ＤＳ２１が“Ｈ”であるときには、クロック信号ＣＬＫに同期してその出力を“Ｈ”にする。同様に、フリップフロップ２６６Ｂ，２６６Ｃ，２６６Ｄは、それぞれデコード信号ＤＳ２２，ＤＳ２３，ＤＳ２４が“Ｈ”であるときには、クロック信号ＣＬＫに同期してそれぞれの出力を“Ｈ”にする。
【００７６】
ゲート２６７Ａは、リセット信号ＲＳＴが“Ｌ”であるとき（すなわち、リセット期間ではないとき）、又は、リセット信号ＲＳＴが“Ｈ”であるとき（すなわち、リセット期間であるとき）であって、かつ、フリップフロップ２６６Ａの出力が“Ｈ”であるときにのみ、クロック信号ＣＬＫをブロッククロック信号ＣＫ２１として出力する。
【００７７】
同様に、ゲート２６７Ｂ，２６７Ｃ，２６７Ｄは、リセット期間ではないとき、又は、リセット期間であって、かつ、フリップフロップ２６６Ｂ，２６６Ｃ，２６６Ｄのうちの対応するものの出力が“Ｈ”であるときにのみ、クロック信号ＣＬＫをそれぞれブロッククロック信号ＣＫ２２，ＣＫ２３，ＣＫ２４として出力する。
【００７８】
図５は、図４に示されたクロック制御部における動作を示すタイミング図である。リセット信号ＲＳＴが“Ｈ”になり、カウンタリセット信号ＣＲＳが入力されると、カウンタ２６４は“０”からカウントアップを始める。デコーダ２６５は、カウンタ２６４が出力するカウント値ＣＴに応じて、デコード信号ＤＳ２１〜ＤＳ２４を順次“Ｈ”にする。フリップフロップ２６６Ａ〜２６６Ｄは、クロック信号ＣＬＫに同期してそれぞれデコード信号ＤＳ２１〜ＤＳ２４をラッチするので、デコード信号ＤＳ２１〜ＤＳ２４のそれぞれが“Ｈ”である期間より１サイクル遅れてブロッククロック信号ＣＫ２１〜ＣＫ２４が出力される。
【００７９】
図５に示されているように、図４のクロック制御部は、ブロッククロック信号ＣＫ２１〜ＣＫ２４のうち、１つのクロック信号のパルスを出力している間は、他のクロック信号の出力を停止する。すなわち、各ブロッククロック信号ＣＫ２１〜ＣＫ２４を排他的に出力する。
【００８０】
なお、図４において、例えば分周回路を備えることとし、クロック信号ＣＬＫに代えて、これよりも周波数が低く、クロック信号ＣＬＫに同期した信号を生成して用いることとしてもよい。また、クロック信号ＣＬＫに代えて、これよりも周波数が高く、クロック信号ＣＬＫに同期した信号を生成して用いてもよい。
【００８１】
更に、リセット信号ＲＳＴが“Ｈ”であるリセット期間以外においては、クロック信号ＣＬＫをブロッククロック信号ＣＫ２１〜ＣＫ２４として出力するようにしてもよい。
【００８２】
図６は、図３のクロック制御部の構成の他の例を示すブロック図である。図６のクロック制御部は、設定された順に各回路ブロックへのクロック信号を生成して出力するものである。図６のクロック制御部は、フリップフロップ２６１，２６２と、ゲート２６３，２７８と、カウンタ２６９と、レジスタ２７２Ａ，２７２Ｂ，２７２Ｃ，２７２Ｄと、一致回路２７４Ａ，２７４Ｂ，２７４Ｃ，２７４Ｄと、ブロッククロック生成回路２７６Ａ，２７６Ｂ，２７６Ｃ，２７６Ｄとを備えている。フリップフロップ２６１，２６２、カウンタ２６９及びブロッククロック生成回路２７６Ａ〜２７６Ｄには、クロック信号ＣＬＫが入力されている。
【００８３】
リセット信号ＲＳＴが“Ｈ”になると、カウンタリセット信号ＣＲＳがカウンタ２６９に与えられ、カウンタリセット信号ＣＲＳのパルスが入力されると、カウンタ２６９がカウント値ＣＴを“０”に初期化する点は、図４のクロック制御部と同様である。
【００８４】
カウンタ２６９は、カウント値ＣＴを一致回路２７４Ａ〜２７４Ｄに出力しており、カウントアップ信号ＣＵが“Ｈ”であるときにのみクロック信号ＣＬＫのパルスをカウントする。また、カウンタ２６９は、カウント値ＣＴが“４”になるとクロック供給完了信号ＣＫＥを出力する。
【００８５】
レジスタ２７２Ａ〜２７２Ｄは、それぞれブロッククロック信号ＣＫ２１〜ＣＫ２４に対応しており、それぞれ値“２”，“１”，“０”，“３”を格納している。レジスタ２７２Ａ〜２７２Ｄが格納する値は、ブロッククロック信号ＣＫ２１〜ＣＫ２４が出力される順序を示している。例えば、値“０”は、これを格納するレジスタに対応するクロック信号が最初に出力されるべきことを示し、値“１”は、これを格納するレジスタに対応するクロック信号がその次に出力されるべきことを示している。
【００８６】
一致回路２７４Ａ〜２７４Ｄは、それぞれ、レジスタ２７２Ａ〜２７２Ｄが出力する値と、カウント値ＣＴとの比較を行い、比較された値が一致することを検出した場合には、それぞれ一致信号ＥＳ１〜ＥＳ４をアクティブに、例えば“Ｈ”にして出力する。
【００８７】
ブロッククロック生成回路２７６Ａ〜２７６Ｄには、それぞれ一致信号ＥＳ１〜ＥＳ４が入力される他、クロック信号ＣＬＫ及びリセット信号ＲＳＴが入力される。ブロッククロック生成回路２７６Ａ〜２７６Ｄは、それぞれ一致信号ＥＳ１〜ＥＳ４に応じてブロッククロック信号ＣＫ２１〜ＣＫ２４を出力し、所定のパルス数だけ出力すると、完了信号ＣＫ２１Ｅ〜ＣＫ２４Ｅのパルスをゲート２７８に出力する。ゲート２７８は、完了信号ＣＫ２１Ｅ〜ＣＫ２４Ｅの論理和をカウントアップ信号ＣＵとしてカウンタ２６９に出力する。
【００８８】
図７は、図６のブロッククロック生成回路２７６Ｃの構成の例を示すブロック図である。図７のブロッククロック生成回路２７６Ｃは、カウンタ２７６２と、サイクル数指示レジスタ２７６４と、一致回路２７６６と、ゲート２７７２，２７７４，２７７８と、フリップフロップ２７７６とを備えている。
【００８９】
カウンタ２７６２は、リセット信号ＲＳＴが“Ｈ”になるとカウント値を“０”にリセットし、一致信号ＥＳ３が“Ｈ”であるときに、クロック信号ＣＬＫの立ちあがりエッジで“１”ずつカウントアップして、カウント値を一致回路２７６６に出力する。サイクル数指示レジスタ２７６４は、所定の値を格納し、一致回路２７６６に出力する。一致回路２７６６は、カウンタ２７６２のカウント値と、サイクル数指示レジスタ２７６４が格納する値とを比較し、両者が一致すると、完了信号ＣＫ２３Ｅを例えば“Ｈ”にして出力する。カウンタ２７６２は、完了信号ＣＫ２３Ｅが“Ｈ”になると、クロック信号ＣＬＫの次のサイクルにおいてリセットを行う。すると、カウンタ２７６２のカウント値が“０”になるので、一致回路２７６６は完了信号ＣＫ２３Ｅを“Ｌ”にする。
【００９０】
ゲート２７７４は、一致信号ＥＳ３が“Ｈ”であり、かつ、完了信号ＣＫ２３Ｅが“Ｌ”であるとき、又は、リセット信号ＲＳＴが“Ｌ”であるときに、フリップフロップ２７７６に“Ｈ”を出力する。この場合、クロック信号ＣＬＫに同期してフリップフロップ２７７６の反転出力が“Ｌ”になるので、ゲート２７７８は、クロック信号ＣＬＫをブロッククロック信号ＣＫ２３として出力する。図６のブロッククロック生成回路２７６Ａ，２７６Ｂ，２７６Ｄも、ブロッククロック生成回路２７６Ｃとほぼ同様の構成をしているので、その説明は省略する。
【００９１】
図６及び図７を参照して、図６のクロック制御部の動作を説明する。リセット信号が“Ｈ”になり、カウンタリセット信号ＣＲＳが入力されると、カウンタ２６９はカウント値ＣＴを“０”にリセットする。一致回路２７４Ａ〜２７４Ｄは、それぞれに対応するレジスタ２７２Ａ〜２７２Ｄが出力する値と、カウント値ＣＴとの比較を行う。図６の場合、レジスタ２７２Ｃが“０”を出力するので、一致回路２７４Ｃが一致信号ＥＳ３を“Ｈ”にして出力する。
【００９２】
すると、図７のブロッククロック生成回路２７６Ｃにおいて、カウンタ２７６２は、クロック信号ＣＬＫの立ちあがりエッジで“１”ずつカウントアップを始める。また、一致信号ＥＳ３は“Ｈ”、完了信号ＣＫ２３Ｅは“Ｌ”であるので、フリップフロップ２７７６の反転出力が“Ｌ”となり、ゲート２７７８はブロッククロック信号ＣＫ２３のパルスの出力を開始する。
【００９３】
サイクル数指示レジスタ２７６４が格納する値が例えば“４”であるとする。一致回路２７６６は、カウンタ２７６２のカウント値が“０”〜“３”である間は完了信号ＣＫ２３Ｅを“Ｌ”とするが、カウント値が“４”になると、サイクル数指示レジスタ２７６４の値との一致を検出して完了信号ＣＫ２３Ｅを“Ｈ”とする。すると、フリップフロップ２７７６の反転出力が“Ｈ”となるので、ゲート２７７８はブロッククロック信号ＣＫ２３のパルスを停止する。つまり、サイクル数指示レジスタ２７６４が格納する値に応じた数のパルスが、ブロッククロック信号ＣＫ２３として出力される。
【００９４】
完了信号ＣＫ２３Ｅが“Ｈ”となるので、ゲート２７８が出力するカウントアップ信号ＣＵが“Ｈ”となり、カウンタ２６９はクロック信号ＣＬＫのパルスをカウントし、カウント値ＣＴが“１”になる。すると、一致信号ＥＳ３は“Ｌ”になる。フリップフロップ２７７６の反転出力は“Ｈ”の状態を続けるので、ブロッククロック信号ＣＫ２３のパルスは停止したままである。このとき、カウンタ２７６２はリセットを行うので、一致回路２７６６は完了信号ＣＫ２３Ｅを“Ｌ”にする。
【００９５】
一致回路２７４Ｂは、レジスタ２７２Ｂが格納する値とカウント値ＣＴとの一致を検出し、一致信号２７４Ｂを“Ｈ”にして出力する。ブロッククロック生成回路２７６Ｃの場合と同様に、ブロッククロック生成回路２７６Ｂは、そのサイクル数指示レジスタが格納する値に応じた数のパルスをブロッククロック信号ＣＫ２２として出力する。その後、完了信号ＣＫ２２Ｅが“Ｈ”となり、カウンタ２６９はカウント値ＣＴを“２”とする。
【００９６】
以下同様に、レジスタ２７２Ａ，２７２Ｄが格納する値に従って、図６のクロック制御部は、ブロッククロック信号ＣＫ２１，ＣＫ２４の順に出力を行う。ブロッククロック信号ＣＫ２４の出力が完了し、カウント値ＣＴが“４”になると、カウンタ２６９はクロック供給完了信号ＣＫＥを出力する。
【００９７】
このように、本実施形態によると、ブロッククロック信号のうち、１つを出力している間には、他の出力をしないようにすることができる。このため、それぞれが対応するブロッククロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路装置において、クロック信号に同期した同期リセットを行う際に、電力消費を抑えることができる他、クロック信号の特定のサイクルにおいて電力が集中的に必要となることを防ぐことができる。
【００９８】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体集積回路装置のブロック図である。図８の半導体集積回路装置は、回路ブロック３１，３２，３３，３４と、リセット信号生成部３５とを備えている。回路ブロック３１〜３４は、クロック信号生成回路３６，３７，３８，３９をそれぞれ備えている。
【００９９】
リセット信号生成部３５には、クロック信号ＣＬＫとリセット信号ＲＳＴとが入力されている。リセット信号生成部３５は、回路ブロック３１〜３４のそれぞれに対するブロックリセット信号ＲＳ３１，ＲＳ３２，ＲＳ３３，ＲＳ３４をリセット信号ＲＳＴに応じて生成して、それぞれをクロック信号生成回路３６〜３９に出力する。また、クロック信号生成回路３６〜３９のいずれにも、クロック信号ＣＬＫとリセット信号ＲＳＴとが入力されている。
【０１００】
リセット信号生成部３５は、リセット信号ＲＳＴが入力されると、ブロックリセット信号ＲＳ３１〜ＲＳ３４を順次、それぞれ所定の期間だけ“Ｈ”にして出力する。クロック信号生成回路３６〜３９は、それぞれが属する回路ブロック３１〜３４のそれぞれに対するブロッククロック信号ＣＫ３１，ＣＫ３２，ＣＫ３３，ＣＫ３４を、クロック信号ＣＬＫに基づいて生成して出力する。クロック信号生成回路３６〜３９は、それぞれ、ブロックリセット信号ＲＳ３１〜ＲＳ３４が“Ｈ”である期間に応じて、クロック信号ＣＬＫをそのままブロッククロック信号ＣＫ３１〜ＣＫ３４として、各回路ブロック３１〜３４内の回路に出力する。
【０１０１】
回路ブロック３１〜３４は、それぞれに対応するブロッククロック信号ＣＫ３１〜ＣＫ３４に同期して動作するものである。回路ブロック３１〜３４は、それぞれ、ブロックリセット信号ＲＳ３１〜ＲＳ３４が“Ｈ”になった後に、それぞれに対応するブロッククロック信号ＣＫ３１〜ＣＫ３４のパルスが入力されると、入力されたブロッククロック信号を用いてその回路ブロックのリセット動作を行う。ここでは例として、回路ブロック３１〜３４は、それぞれに対応するブロッククロック信号ＣＫ３１〜ＣＫ３４のパルスが３回入力されると、リセットを完了するものとする。
【０１０２】
図９は、図８の半導体集積回路装置のリセット時におけるタイミング図である。図９を参照して、図８の半導体集積回路装置の動作を説明する。初期状態において、リセット信号ＲＳＴが“Ｌ”である場合には、クロック信号生成回路３６〜３９は、入力されたクロック信号ＣＬＫを、ブロッククロック信号ＣＫ３１〜ＣＫ３４としてそのまま出力している。クロック信号生成回路３６〜３９は、リセット入力を検知、すなわち、リセット信号ＲＳＴが“Ｈ”になったことを検知すると、ブロッククロック信号ＣＫ３１〜ＣＫ３４を停止する。
【０１０３】
リセット信号生成部３５は、リセット信号ＲＳＴが“Ｈ”になったことを検知すると、ブロックリセット信号ＲＳ３１のみを“Ｈ”にし、例えば４クロックサイクル後に“Ｌ”にする。クロック信号生成回路３６は、ブロックリセット信号ＲＳ３１が“Ｈ”になるとブロッククロック信号ＣＫ３１の出力を再開し、ブロックリセット信号ＲＳ３１が“Ｌ”になるとブロッククロック信号ＣＫ３１を停止する。回路ブロック３１は、ブロックリセット信号ＲＳ３１が“Ｈ”になったことを検知しているので、ブロッククロック信号ＣＫ３１に同期した同期リセット動作を行う。ブロッククロック信号ＣＫ３１のパルスが３回入力されると、回路ブロック３１はリセットを完了する。
【０１０４】
ブロックリセット信号ＲＳ３１を“Ｌ”にするとき、又はその後に、リセット信号生成部３５は、ブロックリセット信号ＲＳ３２のみを“Ｈ”にし、例えばその４クロックサイクル後に“Ｌ”にする。クロック信号生成回路３７は、ブロックリセット信号ＲＳ３２が“Ｈ”になるとブロッククロック信号ＣＫ３２の出力を再開し、ブロックリセット信号ＲＳ３２が“Ｌ”になるとブロッククロック信号ＣＫ３２を停止する。
【０１０５】
回路ブロック３２は、回路ブロック３１と同様にリセット動作を行い、ブロッククロック信号ＣＫ３２のパルスが３回入力されると、リセットを完了する。その後も同様に、回路ブロック３３，３４がリセット動作を行う。回路ブロック３１〜３４のリセットが終了すると、クロック信号生成回路３６〜３９は、ブロッククロック信号ＣＫ３１〜ＣＫ３４を停止した状態を続ける。
【０１０６】
なお、クロック信号生成回路３６〜３９は、ブロッククロック信号ＣＫ３１〜ＣＫ３４としてクロック信号ＣＬＫをそのまま出力するものとして説明したが、例えば分周回路を備え、リセット信号検知後のリセット期間（リセット信号ＲＳＴが“Ｈ”である期間）においてはクロック信号ＣＬＫよりも周波数が低く、クロック信号ＣＬＫに同期した信号を生成して出力するようにしてもよい。また、クロック信号ＣＬＫよりも周波数が高く、クロック信号ＣＬＫに同期した信号を生成して用いてもよい。
【０１０７】
また、全回路ブロックのリセット終了後は、クロック信号生成回路３６〜３９は、ブロッククロック信号ＣＫ３１〜ＣＫ３４を停止させるものとして説明したが、リセット信号ＲＳＴが“Ｌ”になるとき等に、リセット入力を検知する前と同様に、通常のクロック信号の出力を再開するようにしてもよい。
【０１０８】
また、リセット期間において、回路ブロック３１〜３４のそれぞれにブロッククロック信号ＣＫ３１〜ＣＫ３４として同じ数のパルスを与える場合について説明したが、回路ブロック毎にリセットに必要な数のパルスのみ与えるようにしてもよい。
【０１０９】
（第４の実施形態）
この実施形態では、各回路ブロックが、クロック信号ＣＬＫの２倍の周期を有するパルスを出力するクロック信号生成回路を備える場合について説明する。図１０は、本発明の第４の実施形態に係る半導体集積回路装置のブロック図である。図１０の半導体集積回路装置は、回路ブロック４１，４２，４３，４４と、リセット信号生成部４５とを備えている。回路ブロック４１〜４４は、クロック信号生成回路４６，４７，４８，４９をそれぞれ備えている。
【０１１０】
リセット信号生成部４５には、クロック信号ＣＬＫとリセット信号ＲＳＴとが入力されている。リセット信号生成部４５は、回路ブロック４１〜４４のそれぞれに対するブロックリセット信号ＲＳ４１，ＲＳ４２，ＲＳ４３，ＲＳ４４をリセット信号ＲＳＴに応じて生成して、それぞれをクロック信号生成回路４６〜４９に出力する。また、クロック信号生成回路４６〜４９のいずれにも、クロック信号ＣＬＫが入力されている。
【０１１１】
リセット信号生成部４５は、リセット信号ＲＳＴが入力されると、ブロックリセット信号ＲＳ４１〜ＲＳ４４を、それぞれ所定の期間だけ“Ｈ”にして出力する。クロック信号生成回路４６〜４９は、それぞれが属する回路ブロック４１〜４４のそれぞれに対するブロッククロック信号ＣＫ４１，ＣＫ４２，ＣＫ４３，ＣＫ４４を、クロック信号ＣＬＫに基づいて生成して出力する。クロック信号生成回路４６〜４９は、それぞれ、ブロックリセット信号ＲＳ４１〜ＲＳ４４が“Ｈ”である期間に応じて、ブロッククロック信号ＣＫ４１〜ＣＫ４４を各回路ブロック４１〜４４内の回路に出力する。
【０１１２】
回路ブロック４１〜４４は、それぞれに対応するブロッククロック信号ＣＫ４１〜ＣＫ４４に同期して動作するものである。回路ブロック４１〜４４は、それぞれ、ブロックリセット信号ＲＳ４１〜ＲＳ４４が“Ｈ”になった後に、それぞれに対応するブロッククロック信号ＣＫ４１〜ＣＫ４４のパルスが入力されると、入力されたブロッククロック信号を用いてその回路ブロックのリセット動作を行う。
【０１１３】
図１１は、図１０のクロック信号生成回路４６の構成の例を示すブロック図である。図１１のクロック信号生成回路４６は、フリップフロップ（ＦＦ）４１１，４１２，４１４，４６５と、ゲート４１３，４６６と、分周回路４１５と、カウンタ４６１と、デコーダ４６２と、レジスタ４６３，４６４と、セレクタ４６８とを備えている。分周回路４１５は、ゲート４１６と、フリップフロップ４１７とを備えている。フリップフロップ４１１，４１２，４１７、セレクタ４６８には、クロック信号ＣＬＫが入力されている。
【０１１４】
図１２は、図１１に示されたクロック信号生成回路４６のリセット時におけるタイミング図である。図１２を参照して、図１１のクロック信号生成回路４６の動作を説明する。
【０１１５】
ゲート４１６は、ブロックリセット信号ＲＳ４１が“Ｈ”であるときにのみ、フリップフロップ４１７の反転出力信号をこのフリップフロップ４１７の入力信号として出力する。この場合、フリップフロップ４１７は、クロック信号ＣＬＫのパルスが入力される毎にその出力信号の信号レベルを反転し、これを分周回路４１５の出力としている。つまり、分周回路４１５は、図１２のように、クロック信号ＣＬＫの１／２の周波数の分周クロック信号Ｃ４１を生成して出力するものである。分周回路４１５は、分周クロック信号Ｃ４１をフリップフロップ４１４，４６５、カウンタ４６１、及びゲート４６６に出力する。
【０１１６】
フリップフロップ４１４は、フリップフロップ４１１，４１２及びゲート４１３がブロックリセット信号ＲＳ４１に基づいて生成したリセット信号を、分周クロック信号Ｃ４１に同期させてカウンタ４６１に出力する。カウンタ４６１は、分周クロック信号Ｃ４１の立ち上がり時にリセット信号ＣＲ４１によってリセットされると、その後は分周クロック信号Ｃ４１の立ち上がり毎に１ずつカウントアップし、得られたカウント値ＣＴ４１をデコーダ４６２に出力する。
【０１１７】
レジスタ４６３は、クロック供給開始値として、例えば値“５”を格納し、レジスタ４６４は、クロック供給終了値として、例えば値“１６”を格納している。レジスタ４６３，４６４は、格納している値をデコーダ４６２に出力する。デコーダ４６２は、カウント値ＣＴ４１が“０”であるときは、その出力を“Ｌ”にし、カウント値ＣＴ４１がレジスタ４６３の出力（クロック供給開始値“５”）に等しくなると、その出力を“Ｈ”にし、カウント値ＣＴ４１がレジスタ４６４の出力（クロック供給終了値“１６”）に等しくなると、その出力を“Ｌ”にする。
【０１１８】
フリップフロップ４６５は、分周クロック信号Ｃ４１に同期して、デコーダ４６２の出力をゲート４６６に与える。ゲート４６６は、フリップフロップ４６５の出力が“Ｈ”である期間にのみ、分周クロック信号Ｃ４１をセレクタ４６８に出力する。セレクタ４６８は、ブロックリセット信号ＲＳ４１が“Ｈ”であるときはゲート４６６の出力を選択し、ブロックリセット信号ＲＳ４１が“Ｌ”であるときはクロック信号ＣＬＫを選択して、ブロッククロック信号ＣＫ４１として出力する。
【０１１９】
他のブロック４２〜４４におけるクロック信号生成回路４７〜４９についても、その構成及び動作は同様であるので、その説明は省略する。
【０１２０】
このように、図１１のクロック信号生成回路４６によると、ブロックリセット信号ＲＳ４１に応じて、分周クロック信号Ｃ４１を所定の期間、所定のパルス数だけ出力することができる。
【０１２１】
なお、クロック信号生成回路４６〜４９は、ブロッククロック信号ＣＫ４１〜ＣＫ４４として分周クロック信号を出力するものとして説明したが、クロック信号ＣＬＫをそのまま出力するようにしてもよい。また、クロック信号ＣＬＫよりも周波数が高く、クロック信号ＣＬＫに同期した信号を生成して出力するようにしてもよい。
【０１２２】
（第５の実施形態）
図１３は、本発明の第５の実施形態に係る半導体集積回路装置のブロック図である。図１３の半導体集積回路装置は、回路ブロック６１，６２，６３，６４と、リセット順番切り替え回路６５とを備えている。回路ブロック６１〜６４は、クロック信号生成回路６６，６７，６８，６９をそれぞれ備えている。また、回路ブロック６１〜６４は、リセット保持回路７６，７７，７８，７９をそれぞれ備えている。
【０１２３】
リセット順番切り替え回路６５は、リセット信号ＲＳＴ及びリセット順番指示信号ＲＳＯを入力とし、ブロックリセット信号ＲＳ６１，ＲＳ６２，ＲＳ６３，ＲＳ６４をそれぞれリセット保持回路７６〜７９に順次出力する。リセット信号ＲＳＴ及びブロックリセット信号ＲＳ６１〜ＲＳ６４は、アクティブになったとき（例えばその信号レベルが“Ｈ”に変化したとき）に、リセットを開始すべきことを示すものとする。
【０１２４】
リセット保持回路７６は、ブロックリセット信号ＲＳ６１を受け取ると、所定の期間が経過して回路ブロック６１におけるリセットが終了した後に、リセット中継信号ＲＯ６１をアクティブにしてリセット順番切り替え回路６５に出力する。同様に、リセット保持回路７７〜７９は、それぞれ、ブロックリセット信号ＲＳ６２〜ＲＳ６４を受け取ると、それぞれ所定の期間が経過して回路ブロック６２〜６４のそれぞれにおけるリセットが終了した後に、リセット中継信号ＲＯ６２，ＲＯ６３，ＲＯ６４のそれぞれをアクティブにしてリセット順番切り替え回路６５に出力する。
【０１２５】
クロック信号生成回路６６〜６９は、図１１を参照して説明したクロック信号生成回路４６と同様のものである。クロック信号生成回路６６は、ブロックリセット信号ＲＳ６１に応じて、クロック信号ＣＬＫに基づいてブロッククロック信号ＣＫ６１を生成し、回路ブロック６１の内部に出力する。同様に、クロック信号生成回路６７〜６９は、ブロックリセット信号ＲＳ６２〜ＲＳ６４のそれぞれに応じて、クロック信号ＣＬＫに基づいてブロッククロック信号ＣＫ６２，ＣＫ６３，ＣＫ６４のそれぞれを生成し、それぞれを回路ブロック６２〜６４の内部に出力する。
【０１２６】
クロック信号生成回路６６〜６９は、ブロックリセット信号ＲＳ６１〜ＲＳ６４のそれぞれがアクティブである期間に応じて、周波数がクロック信号ＣＬＫの１／２であるクロック信号を出力する。クロック信号生成回路６６〜６９は、周波数がクロック信号ＣＬＫと同じクロック信号や、他の周波数のクロック信号を出力するものであってもよい。
【０１２７】
回路ブロック６１〜６４は、それぞれに対応するブロッククロック信号ＣＫ６１〜ＣＫ６４に同期して動作するものである。回路ブロック６１〜６４は、それぞれ、ブロックリセット信号ＲＳ６１〜ＲＳ６４がアクティブになった後に、それぞれに対応するブロッククロック信号ＣＫ６１〜ＣＫ６４のパルスが入力されると、入力されたブロッククロック信号を用いてその回路ブロックのリセット動作を行う。
【０１２８】
リセット順番切り替え回路６５は、リセット信号ＲＳＴがアクティブになると、リセット順番指示信号ＲＳＯが示す順に従って、ブロックリセット信号ＲＳ６１〜ＲＳ６４をアクティブにして出力する。この際、リセット順番切り替え回路６５は、ブロックリセット信号ＲＳ６１〜ＲＳ６４のうち、複数のものが同時にアクティブにならないようにして、回路ブロック６１〜６４のうち、複数のものが同時にリセットを行わないようにする。
【０１２９】
例えば、リセット順番切り替え回路６５は、リセット信号ＲＳＴをブロックリセット信号ＲＳ６１として出力し、リセット中継信号ＲＯ６１をブロックリセット信号ＲＳ６２として出力し、リセット中継信号ＲＯ６２をブロックリセット信号ＲＳ６３として出力し、リセット中継信号ＲＯ６３をブロックリセット信号ＲＳ６４として出力する。すると、各回路ブロック６１，６２，６３，６４がこの順で順次リセットされ、最終的に図１３の半導体集積回路装置の全体がリセットされる。
【０１３０】
図１４は、図１３のリセット保持回路７６の構成の例を示すブロック図である。リセット保持回路７６は、フリップフロップ７１１，７１２，７１３，７１４，７１５，７６１，７６２，７６５と、ゲート７６３，７６４とを備えている。フリップフロップ７１１，７６１，７６２，７６５にはクロック信号ＣＬＫが与えられ、フリップフロップ７１２〜７１５にはブロッククロック信号ＣＫ６１が与えられている。フリップフロップ７１１〜７１５は、前段の出力が後段の入力となるように接続されており、シフトレジスタを構成している。
【０１３１】
図１５は、図１４に示されたリセット保持回路７６の動作を示すタイミング図である。図１４，図１５を参照して、図１４のリセット保持回路７６の動作を説明する。
【０１３２】
フリップフロップ７６１に入力されているリセット信号ＲＳＴが“Ｈ”になると、フリップフロップ７６１，７６２の出力が順次、“Ｈ”になるので、ゲート７６３は、幅がクロック信号ＣＬＫの１サイクルに等しいパルスをゲート７６４に出力する。このパルスの期間においてはゲート７６４の出力が“Ｌ”になるので、フリップフロップ７６５は、リセット中継信号ＲＯ６１を“Ｌ”にして出力する。
【０１３３】
フリップフロップ７１１は、入力されたブロックリセット信号ＲＳ６１のレベル“Ｈ”を出力する。クロック信号生成回路６６は、ブロックリセット信号ＲＳ６１がアクティブになると、ブロッククロック信号ＣＫ６１を出力する。
【０１３４】
すると、フリップフロップ７１２の出力する信号のレベル“Ｈ”が、ブロッククロック信号ＣＫ６１の立ち上がりエッジ毎に順次、フリップフロップ７１２〜７１５の出力となる。ゲート７６３の出力は“Ｌ”であるので、フリップフロップ７６５はリセット中継信号ＲＯ６１を“Ｈ”にして出力する。
【０１３５】
このように、図１４のリセット保持回路７６は、ブロックリセット信号ＲＳ６１が入力されると、これを所定の期間保持してからリセット中継信号ＲＯ６１として出力する。リセット保持回路７７〜７９についても同様であるので、説明は省略する。
【０１３６】
なお、リセット順番切り替え回路６５が、リセット順番指示信号ＲＳＯが示す順に従って、ブロックリセット信号ＲＳ６１〜ＲＳ６４をアクティブにするものとして説明したが、リセット順番切り替え回路に予め設定された順に従うこととしてもよい。
【０１３７】
（第６の実施形態）
図１６は、本発明の第６の実施形態に係る半導体集積回路装置のブロック図である。図１６の半導体集積回路装置は、回路ブロック８１，８２，８３，８４と、リセット順番切り替え回路８５とを備えている。回路ブロック８１〜８４は、クロック信号生成回路８６，８７，８８，８９をそれぞれ備えている。
【０１３８】
リセット順番切り替え回路８５は、リセット信号ＲＳＳ及びリセット順番指示信号ＲＳＯを入力とし、ブロックリセット信号ＲＳ８１，ＲＳ８２，ＲＳ８３，ＲＳ８４をそれぞれクロック信号生成回路８６〜８９に順次出力する。リセット信号ＲＳＳ及びブロックリセット信号ＲＳ８１〜ＲＳ８４は、アクティブになったとき（例えばその信号レベルが“Ｈ”に変化したとき）に、リセットを開始すべきことを示すものとする。
【０１３９】
クロック信号生成回路８６は、ブロックリセット信号ＲＳ８１を受け取ると、回路ブロック８１におけるリセットが終了した後に、リセット中継信号ＲＥ８１をアクティブにしてリセット順番切り替え回路８５に出力する。同様に、クロック信号生成回路８７〜８９は、それぞれ、ブロックリセット信号ＲＳ８２〜ＲＳ８４を受け取ると、回路ブロック８２〜８４のそれぞれにおけるリセットが終了した後に、リセット中継信号ＲＥ８２，ＲＥ８３，ＲＥ８４のそれぞれをアクティブにしてリセット順番切り替え回路８５に出力する。
【０１４０】
クロック信号生成回路８６は、ブロックリセット信号ＲＳ８１に応じて、クロック信号ＣＬＫと基づいてブロッククロック信号ＣＫ８１を生成し、回路ブロック８１の内部に出力する。同様に、クロック信号生成回路８７〜８９は、ブロックリセット信号ＲＳ８２〜ＲＳ８４のそれぞれに応じて、クロック信号ＣＬＫに基づいてブロッククロック信号ＣＫ８２，ＣＫ８３，ＣＫ８４のそれぞれを生成し、それぞれを回路ブロック８２〜８４の内部に出力する。
【０１４１】
回路ブロック８１〜８４は、それぞれに対応するブロッククロック信号ＣＫ８１〜ＣＫ８４に同期して動作するものである。回路ブロック８１〜８４は、それぞれ、ブロックリセット信号ＲＳ８１〜ＲＳ８４がアクティブになった後に、それぞれに対応するブロッククロック信号ＣＫ８１〜ＣＫ８４のパルスが入力されると、入力されたブロッククロック信号を用いてその回路ブロックのリセット動作を行う。
【０１４２】
リセット順番切り替え回路８５は、リセット信号ＲＳＳがアクティブになると、リセット順番指示信号ＲＳＯが示す順に従って、ブロックリセット信号ＲＳ８１〜ＲＳ８４をアクティブにして出力する。この際、リセット順番切り替え回路８５は、回路ブロック８１〜８４のうち、複数のものが同時にリセットを行わないようにする。
【０１４３】
例えば、リセット順番切り替え回路８５は、リセット信号ＲＳＳをブロックリセット信号ＲＳ８１として出力し、リセット中継信号ＲＥ８１をブロックリセット信号ＲＳ８２として出力し、リセット中継信号ＲＥ８２をブロックリセット信号ＲＳ８３として出力し、リセット中継信号ＲＥ８３をブロックリセット信号ＲＳ８４として出力する。すると、各回路ブロック８１，８２，８３，８４がこの順で順次リセットされ、最終的に図１６の半導体集積回路装置の全体がリセットされる。
【０１４４】
図１７は、図１６のクロック信号生成回路８６の構成の例を示すブロック図である。図１７のクロック信号生成回路８６は、フリップフロップ８１１，８１２，８１４，８６５と、ゲート８１３，８６６と、分周回路８１５と、クロック切り替え信号生成回路８１８と、カウンタ８６１と、クロック供給デコーダ８６２と、レジスタ８６３，８６４と、リセット完了検知デコーダ８６７と、セレクタ８６８とを備えている。分周回路８１５は、ゲート８１６と、フリップフロップ８１７とを備えており、図１１の分周回路４１５と同様のものである。フリップフロップ８１１，８１２，８１７、クロック切り替え信号生成回路８１８、及びセレクタ８６８には、クロック信号ＣＬＫが入力されている。
【０１４５】
分周回路８１５は、クロック信号ＣＬＫの１／２の周波数の分周クロック信号Ｃ８１を生成して、フリップフロップ８１４，８６５、カウンタ８６１、及びゲート８６６に出力する。
【０１４６】
フリップフロップ８１１，８１２，８１４及びゲート８１３は、それぞれ、図１１のフリップフロップ４１１，４１２，４１４及びゲート４１３と同様のものであって、ブロックリセット信号ＲＳ８１に基づいてリセット信号を生成し、これをフリップフロップ８１４からカウンタ８６１に出力する。
【０１４７】
カウンタ８６１は、分周クロック信号Ｃ８１の立ち上がり時に、フリップフロップ８１４が出力するリセット信号によってリセットされると、その後は分周クロック信号Ｃ８１の立ち上がり毎に１ずつカウントアップし、得られたカウント値ＣＴ８１をクロック供給デコーダ８６２及びリセット完了検知デコーダ８６７に出力する。
【０１４８】
クロック供給デコーダ８６２、レジスタ８６３，８６４、フリップフロップ８６５、及びゲート８６６の動作は、図１１を参照して説明したデコーダ４６２、レジスタ４６３，４６４、フリップフロップ４６５、及びゲート４６６のそれぞれと同様であるので、その説明を省略する。
【０１４９】
リセット完了検知デコーダ８６７は、カウンタ８６１のカウント値ＣＴ８１が、レジスタ８６４が格納する値に等しくなると、クロック切り替え信号生成回路８１８及びリセット順番切り替え回路８５にリセット中継信号ＲＥ８１を“Ｈ”にして出力する。
【０１５０】
クロック切り替え信号生成回路８１８は、ブロックリセット信号ＲＳ８１が“Ｈ”になるとゲート８６６の出力を選択するように、リセット中継信号ＲＥ８１が“Ｈ”になるとクロック信号ＣＬＫを選択するように、セレクタ８６８に制御信号を出力する。セレクタ８６８は、ゲート８６６の出力又はクロック信号ＣＬＫを、入力された制御信号に従って選択し、ブロッククロック信号ＣＫ８１として出力する。
【０１５１】
他のブロック８２〜８４におけるクロック信号生成回路８７〜８９についても、その構成及び動作は同様であるので、その説明は省略する。
【０１５２】
なお、クロック信号生成回路８６〜８９は、ブロッククロック信号ＣＫ８１〜ＣＫ８４として分周クロック信号を出力するものとして説明したが、クロック信号ＣＬＫをそのまま出力するようにしてもよい。また、クロック信号ＣＬＫよりも周波数が高く、クロック信号ＣＬＫに同期した信号を生成して出力するようにしてもよい。
【０１５３】
また、リセット順番切り替え回路８５が、リセット順番指示信号ＲＳＯが示す順に従って、ブロックリセット信号ＲＳ８１〜ＲＳ８４を出力するものとして説明したが、リセット順番切り替え回路に予め設定された順に従うこととしてもよい。
【０１５４】
【発明の効果】
以上のように、本発明によると、それぞれが対応するブロッククロック信号に同期して動作する複数の回路ブロックを備えた半導体集積回路装置において、クロック信号に同期した同期リセットを行う際に、電力消費を抑えることができる。また、クロック信号の特定のサイクルにおいて電力が集中的に必要となって電圧降下が生じるのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置のリセット時におけるタイミング図である。
【図３】本発明の第２の実施形態に係る半導体集積回路装置のブロック図である。
【図４】図３のクロック制御部の構成の例を示すブロック図である。
【図５】図４に示されたクロック制御部における動作を示すタイミング図である。
【図６】図３のクロック制御部の構成の他の例を示すブロック図である。
【図７】図６のブロッククロック生成回路の構成の例を示すブロック図である。
【図８】本発明の第３の実施形態に係る半導体集積回路装置のブロック図である。
【図９】図８の半導体集積回路装置のリセット時におけるタイミング図である。
【図１０】本発明の第４の実施形態に係る半導体集積回路装置のブロック図である。
【図１１】図１０のクロック信号生成回路の構成の例を示すブロック図である。
【図１２】図１１に示されたクロック信号生成回路のリセット時におけるタイミング図である。
【図１３】本発明の第５の実施形態に係る半導体集積回路装置のブロック図である。
【図１４】図１３のリセット保持回路の構成の例を示すブロック図である。
【図１５】図１４に示されたリセット保持回路の動作を示すタイミング図である。
【図１６】本発明の第６の実施形態に係る半導体集積回路装置のブロック図である。
【図１７】図１６のクロック信号生成回路の構成の例を示すブロック図である。
【符号の説明】
１１〜１４，２１〜２４，３１〜３４，４１〜４４，６１〜６４，８１〜８４　回路ブロック
１６，２６　クロック制御部
２６４，２６９，４６１，８６１　カウンタ
２６５，４６２　デコーダ
２７２Ａ，２７２Ｂ，２７２Ｃ，２７２Ｄ，４６３，４６４，８６３，８６４　レジスタ
２７６４　サイクル数指示レジスタ
２８　リセット信号生成部
３６〜３９，４６〜４９，６６〜６９，８６〜８９　クロック信号生成回路
４１５，８１５　分周回路
６５，８５　リセット順番切り替え回路
７６〜７９　リセット保持回路
ＣＬＫ　クロック信号
ＣＫ１１〜ＣＫ１４，ＣＫ２１〜ＣＫ２４，ＣＫ３１〜ＣＫ３４，ＣＫ６１〜ＣＫ６４，ＣＫ８１〜ＣＫ８４　ブロッククロック信号
ＲＳＴ　リセット信号
ＲＳＥ　外部リセット信号
ＲＳ３１〜ＲＳ３４，ＲＳ４１〜ＲＳ４４，ＲＳ６１〜ＲＳ６４，ＲＳ８１〜ＲＳ８４　ブロックリセット信号
【図１】
2004110718.tif 000003
【図２】
2004110718.tif 000004
【図３】
2004110718.tif 000005
【図４】
2004110718.tif 000006
【図５】
2004110718.tif 000007
【図６】
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【図７】
2004110718.tif 000009
【図８】
2004110718.tif 000010
【図９】
2004110718.tif 000011
【図１０】
2004110718.tif 000012
【図１１】
2004110718.tif 000013
【図１２】
2004110718.tif 000014
【図１３】
2004110718.tif 000015
【図１４】
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【図１５】
2004110718.tif 000017
【図１６】
2004110718.tif 000018
【図１７】
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