(57)【要約】【課題】ＭＲＡＭにおいて最適な書込ビット線電流及び書込ワード線電流を決定する方法を提供する。【解決手段】書込ビット線電流ＩＢにより発生するビット線磁界Ｈｘと書込ワード線電流ＩＷにより発生するワード線磁界Ｈｙとにより表されるアステロイド曲線において、製造ばらつきと設計マージンを考慮し、全メモリセルのアステロイド曲線（図中ハッチング領域内に収まる）よりも外側にアステロイド曲線ＡＣｏｕｔを想定する。書込ビット線電流及び書込ワード線電流を合計した書込電流、又はビット線及び書込ワード線で消費される書込電力が最小となるように書込ビット線電流及び書込ワード線電流を選択する。さらに、マルチセレクションを防止するため、アステロイド曲線ＡＣｏｕｔ上の点Ｈ１と点Ｈ２との間の曲線上に合成磁界を形成するような書込ビット線電流及び書込ワード線電流を選択する。【選択図】　　　　図１
2004127463.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、前記ビット線と交差する複数のワード線と、前記ビット線及び前記ワード線の交点に対応して配列され、各々が磁化が反転され得るフリー層と磁化が固定されたピン層とを含む複数のメモリセルとを備える磁気記憶装置における書込電流最適化方法であって、
前記ビット線から前記フリー層までの距離ｒＢと、前記ワード線から前記フリー層までの距離ｒＷと、書込動作時に書込ビット線電流ＩＢが流れる前記ビット線の本数ｎとを決定するステップと、
前記ビット線電流ＩＢから発生されるビット線磁界Ｈｘと書込動作時に前記ワード線に流れる書込ワード線電流ＩＷから発生されるワード線磁界Ｈｙと所定の定数Ｈｋとにより表されるアステロイド曲線を示す式（１）と、前記書込ビット線電流ＩＢと前記書込ワード線電流ＩＷとを合計した書込電流ＩＴを表す式（２）と、所定の係数ａを用いて前記ビット線電流ＩＢが発生する前記ビット線磁界Ｈｘを表す式（３）と、前記係数ａを用いて前記ワード線電流ＩＷが発生する前記ワード線磁界Ｈｙを表す式（４）とを用いて、前記書込電流ＩＴが最小となるように前記書込ビット線電流ＩＢと前記書込ワード線電流ＩＷとを決定するステップとを含むことを特徴とする磁気記憶装置における書込電流最適化方法。
【数１】
2004127463.tif 000029
【請求項２】
複数のビット線と、前記ビット線と交差する複数のワード線と、前記ビット線及び前記ワード線の交点に対応して配列され、各々が磁化が反転され得るフリー層と磁化が固定されたピン層とを含む複数のメモリセルとを備える磁気記憶装置における書込電流最適化方法であって、
前記ビット線から前記フリー層までの距離ｒＢと、前記ワード線から前記フリー層までの距離ｒＷと、書込動作時に書込ビット線電流ＩＢが流れる前記ビット線の本数ｎと、前記ビット線の寄生抵抗ＲＢと、前記ワード線の寄生抵抗ＲＷとを決定するステップと、
前記ビット線電流ＩＢから発生されるビット線磁界Ｈｘと書込動作時に前記ワード線に流れる書込ワード線電流ＩＷから発生されるワード線磁界Ｈｙと所定の定数Ｈｋとにより表されるアステロイド曲線を示す式（５）と、前記書込ビット線電流ＩＢと前記書込ワード線電流ＩＷと用いて前記ワード線及び前記ビット線で消費される書込電力Ｐｄを表す式（６）と、所定の係数ａを用いて前記ビット線電流ＩＢが発生する前記ビット線磁界Ｈｘを表す式（７）と、前記係数ａを用いて前記ワード線電流ＩＷが発生する前記ワード線磁界Ｈｙを表す式（８）とを用いて、前記書込電力Ｐｄが最小となるように前記書込ビット線電流ＩＢと前記書込ワード線電流ＩＷとを決定するステップとを含むことを特徴とする磁気記憶装置における書込電流最適化方法。
【数２】
2004127463.tif 000030
【請求項３】
請求項１又は請求項２に記載の書込電流最適化方法であって、
Ｈｙ＝０のとき前記書込ビット線電流ＩＢが流れる前記ビット線に対応する前記メモリセルのいずれにおいても前記フリー層の磁化を反転させることの可能な最小のビット線磁界又はＨｘ＝０のとき前記書込ワード線電流ＩＷが流れるワード線に対応する前記メモリセルのいずれにおいても前記フリー層の磁化を反転させることの可能な最小のワード線磁界をＨＵとすると、前記定数Ｈｋは所定の設計マージンｍ１を用いて式（９）で表されることを特徴とする磁気記憶装置における書込電流最適化方法。
Ｈｋ＝ＨＵ＋ｍ１　（９）
【請求項４】
請求項１〜請求項３のいずれか１項に記載の書込電流最適化方法であって、
Ｈｙ＝０のとき前記メモリセルのいずれにおいても前記フリー層の磁化を反転させることの不可能な最大のビット線磁界又はＨｘ＝０のとき前記メモリセルのいずれにおいても前記フリー層の磁化を反転させることの不可能な最大のワード線磁界をＨＬとすると、前記ビット線磁界Ｈｘ及び前記ワード線磁界Ｈｙはそれぞれ所定の設計マージンｍ２及びｍ３を用いて式（１０）及び（１１）で表されることを特徴とする磁気記憶装置における書込電流最適化方法。
｜Ｈｘ｜≦Ｈ１ｘ＝ＨＬ−ｍ２　（１０）
｜Ｈｙ｜≦Ｈ２Ｙ＝ＨＬ−ｍ３　（１１）
【請求項５】
複数のビット線と、
前記ビット線と交差する複数のワード線と、
前記ビット線及び前記ワード線の交点に対応して配列された複数の磁気記憶素子と、
所定の基準電位を発生する基準電位発生手段と、
前記基準電位発生手段により発生された基準電位に応じて、書込動作時に前記ビット線に流れる書込ビット線電流を制御する書込ビット線電流制御手段と、
前記基準電位発生手段により発生された基準電位に応じて、書込動作時に前記ワード線に流れる書込ワード線電流を制御する書込ワード線電流制御手段と備えたことを特徴とする磁気記憶装置。
【請求項６】
請求項５に記載の磁気記憶装置であって、
前記書込ビット線電流制御手段は、前記基準電位を受けるゲートを有し、前記書込ビット線電流を通す第１のトランジスタを含み、
前記書込ワード線電流制御手段は、前記基準電位を受けるゲートを有し、前記書込ワード線電流を通す第２のトランジスタを含むことを特徴とする磁気記憶装置。
【請求項７】
請求項６に記載の磁気記憶装置であって、
前記第１のトランジスタのチャネル幅／チャネル長と前記第２のトランジスタのチャネル幅／チャネル長との比は前記書込ビット線電流と前記書込ワード線電流との比とほぼ等しくなるように設定されることを特徴とする磁気記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶装置における書込電流最適化方法及び磁気記憶装置に関し、さらに詳しくは、マグネッチックランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：以下、ＭＲＡＭと称する）における書込電流最適化方法及び磁気記憶装置に関する。
【０００２】
【従来の技術】
現在、不揮発性記憶装置としてＭＲＡＭが注目されている。ＭＲＡＭは、磁気記憶素子として磁気トンネル接合（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌｉｎｇ　Ｊｕｎｃｔｉｏｎ：以下、ＭＴＪと称する）素子を用いる。
【０００３】
図３は、ＭＲＡＭのメモリセルの構造の一例を示す断面図である。図３のメモリセルは、ＭＴＪ素子１２と、トランジスタ５０とを備える。トランジスタ５０は、ｐ型半導体（典型的にはシリコン）基板１００の主表面に形成される。半導体基板１００の主表面には、所定の間隔をあけてｎ型拡散領域１０１及び１０２が形成される。また、半導体基板１００上であって、ｎ型拡散領域１０１及び１０２の間には、読出ワード線ＲＷＬが形成される。読出ワード線ＲＷＬはトランジスタ５０のゲートに該当する。トランジスタ５０と隣接する他のトランジスタ（図示せず）との間には、素子分離領域１０３及び１０４が形成される。ｎ型拡散領域１０１はコンタクトホール１０５を通して金属配線１０７に接続される。金属配線１０７は接地電位ノード１３０と接続される。書込ワード線ＷＷＬは金属配線１０７上に絶縁膜（図示せず）を介して形成される。ｎ型拡散領域１０２はコンタクトホール１０６を通して金属配線１０８に接続される。金属配線１０８はさらにコンタクトホール１０９を通して金属配線１１０に接続される。金属配線１１０はコンタクトホール１１１を通してパッドメタル１１２に接続される。パッドメタル１１２はＭＴＪ素子１２と金属配線１１０との間を結合するための導体である。パッドメタル１１２上にはＭＴＪ素子１２が形成される。ＭＴＪ素子１２は強磁性体のフリー層（Ｆｒｅｅ　Ｌａｙｅｒ）１２０と、絶縁層１２１と、強磁性体のピン層（Ｐｉｎｎｅｄ　Ｌａｙｅｒ）１２２とを備える。ピン層１２２は磁化の方向が固着されており、磁化が反転しないように設計されている。フリー層１２０の磁化は、記憶するデータに基づいてピン層１２２の磁化方向と同一方向又は反対方向となる。ＭＴＪ素子１２上にはビット線ＢＬが形成される。
【０００４】
次に、上述したＭＲＡＭメモリセルの読出動作について説明する。
【０００５】
読出動作時、読出ワード線ＲＷＬが選択され、トランジスタ５０がオンになる。その結果、ＭＴＪ素子１２は接地電位ノードＶｓｓに接続される。このとき、ビット線ＢＬにセンス電流が流れる。ＭＴＪ素子１２の抵抗は、フリー層１２０の磁界の方向がピン層１２２の磁界の方向と同じである場合に小さくなり、異なる場合に大きくなる。よって、ＭＴＪ素子１２から流れ出る電流又は電圧降下を検出することで、メモリセルに記憶したデータを読み出すことができる。
【０００６】
次に、ＭＲＡＭメモリセルの書込動作について説明する。
【０００７】
書込動作時は、書込ワード線ＷＷＬに書込ワード線電流ＩＷが流れ、ビット線ＢＬに書込ビット線電流ＩＢが流れる。なお、読出ワード線ＲＷＬは選択されないため、トランジスタ５０はオフになる。
【０００８】
図４は、フリー層１２０の磁化方向が反転される様子を示す図である。図４を参照して、書込ビット線電流ＩＢはフリー層１２０の磁化容易軸方向にビット線磁界を発生する。また、書込ワード線電流ＩＷはフリー層１２０の磁化困難軸方向にワード線磁界を発生する。ワード線磁界は、磁化方向を変化させるに必要なビット線磁界の強度を小さくする。
【０００９】
図５に、磁化方向を反転させる臨界磁界を示すアステロイド曲線を示す。図５において、横軸は書込ビット線電流ＩＢにより形成されるビット線磁界Ｈｘを示し、縦軸は書込ワード線電流ＩＷにより形成されるワード線磁界Ｈｙを示す。アステロイド曲線の内側の領域に相当する磁界Ｈｘ＋Ｈｙが形成された場合には、フリー層１２０の磁化方向は反転せず、書込動作は行われない。アステロイド曲線の外側の領域に相当する磁界Ｈｘ＋Ｈｙが形成された場合には、フリー層１２０の磁化方向が決定され、書込動作が行われる。
【００１０】
ＭＲＡＭの問題点の１つは、書込動作時に磁界を発生するために必要な電流が大きいということである。たとえば後記の非特許文献１によると、ＭＲＡＭで１０ｎｓごとに読出動作を行った場合の消費電力は５ｍＷである。一方、同じＭＲＡＭで同じ条件で書込動作を行った場合の消費電力は４０ｍＷであり、読出動作時の消費電力よりもはるかに大きい。このときの電源電圧は２．５Ｖである。よって、書込動作時での書込電流（≒書込ビット線電流ＩＢ＋書込ワード線電流ＩＷ）の平均値は１６ｍＡとなる。実際には、書込動作時間中に書込電流が流れる時間は２．５ｎｓであるため、実際の書込電流は６４ｍＡとなる。よって、書込動作時は消費電力が大きいだけでなく、ピークの大きい書込電流によりノイズが発生し、回路が機能不良を起こしうる。
【００１１】
図６及び図７は、ＭＲＡＭ内のメモリセルアレイの書込動作に関わる構成を示す機能ブロック図である。図６に示したツインセル型のＭＲＡＭでは、各書込回路ＷＣにビット線ＢＬＴ及びＢＬＣが接続される。ビット線ＢＬＴ及びＢＬＣは、メモリセルアレイの範囲外で互いに接続される。ツインセルは、ビット線ＢＬＴ，ＢＬＣと書込ワード線ＷＷＬとの交点に対応して配列される。図７に示した１トランジスタ−１ＭＴＪ素子型のＭＲＡＭでは、書込回路ＷＣ１と反対側の書込回路ＷＣ２との間にビット線ＢＬが接続される。メモリセルは、書込ワード線ＷＷＬとビット線ＢＬとの交点に対応して配列される。図６及び図７に示したＭＲＡＭは、１ワードあたりｎ本のビット線を備える。書込アドレス信号に対応して１本の書込ワード線とｎ本のビット線とが選択され、その書込ワード線とｎ本のビット線との交点にあるメモリセルが書き込み対象となる。よって、書込動作時において、選択された書込ワード線と選択されたｎ本のビット線すべてに書込ビット線電流ＩＢが流される。そのため、１ワードあたりのビット線の本数が多いほど消費電力は大きくなり、ノイズも発生しやすくなる。消費電力を低減しかつノイズの発生を抑えるためには書込電流は小さい方が好ましいが、書込電流があまりに小さいと書込動作が行えなくなる。
【００１２】
【特許文献１】
米国特許第６１１１７８３号明細書
【非特許文献１】
Ｒ．　Ｓｃｈｅｕｅｒｌｅｉｎ，　Ｗ．　Ｇａｌｌａｇｈｅｒ，　Ｓ．　Ｐａｒｋｉｎ，　Ａ．　Ｌｅｅ，　Ｓ，　Ｒａｙ，　Ｒ　Ｒｏｂｅｒｔａｚｚｉ，Ｗ．　Ｒｅｏｈｒ，　”Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ，”　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇ．　Ｔｅｃｈ．Ｐａｐｅｒｓ，　２０００，　ｐｐ．　１２８−１２９，　ａｎｄ　ＩＳＳＣＣ　２０００　Ｓｌｉｄｅ　Ｓｕｐｐｌｅｍｅｎｔ，　ｐｐ．　９４−９５，　Ｆｅｂ．　２０００．
【非特許文献２】
Ｍ．　Ｄｕｒｌａｍ，　Ｐ．　Ｎａｊｉ，　Ｍ．　ＤｅＨｅｒｒｅｒａ，　Ｓ，　Ｔｅｈｒａｎｉ，　Ｇ．　Ｋｅｒｓｚｙｋｏｗｓｋｉ，　Ｋ，　Ｋｙｌｅｒ，　”Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ，”　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇ．　Ｔｅｃｈ．　Ｐａｐｅｒｓ，　２０００，　ｐｐ．　１３０−１３１．
【００１３】
【発明が解決しようとする課題】
本発明の１つの目的は、データの書き込みに最適なビット線及びワード線の電流を決定する書込電流最適化方法を提供することである。
【００１４】
本発明のもう１つの目的は、ノイズの発生を可能な限り抑さえ、電源に対する負荷を軽くするようにビット線及びワード線の電流を決定する書込電流最適化方法を提供することである。
【００１５】
本発明のさらにもう１つの目的は、消費電力を可能な限り低減するようにビット線及びワード線の電流を決定する書込電流最適化方法を提供することである。
【００１６】
本発明のさらにもう１つの目的は、データの書き込みに最適なビット線及びワード線の電流を制御する書込電流制御回路を備えた磁気記憶装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明による書込電流最適化方法は、複数のビット線と、ビット線と交差する複数のワード線と、ビット線及びワード線の交点に対応して配列され、各々が磁化が反転され得るフリー層と磁化が固定されたピン層とを含む複数のメモリセルとを備える磁気記憶装置における書込電流最適化方法であって、ビット線からフリー層までの距離ｒＢと、ワード線からフリー層までの距離ｒＷと、書込動作時に書込ビット線電流ＩＢが流れるビット線の本数ｎとを決定するステップと、ビット線電流ＩＢから発生されるビット線磁界Ｈｘと書込動作時にワード線に流れる書込ワード線電流ＩＷから発生されるワード線磁界Ｈｙと所定の定数Ｈｋとにより表されるアステロイド曲線を示す式（１）と、書込ビット線電流ＩＢと書込ワード線電流ＩＷとを合計した書込電流ＩＴを表す式（２）と、所定の係数ａを用いてビット線電流ＩＢが発生するビット線磁界Ｈｘを表す式（３）と、係数ａを用いてワード線電流ＩＷが発生するワード線磁界Ｈｙを表す式（４）とを用いて、書込電流ＩＴが最小となるように書込ビット線電流ＩＢと書込ワード線電流ＩＷとを決定するステップとを含む。
【数３】
2004127463.tif 000003
【００１８】
この書込電流最適化方法では、式（１）で表されるアステロイド曲線上の磁界を発生しかつ式（２）で表される書込電流ＩＴが最小となるように書込ビット線電流ＩＢと書込ワード線電流ＩＷとを決定しているので、最小の書込電流ＩＴで確実にフリー層の磁化方向を決定できる（反転が必要な場合には反転できる）。また、書込電流ＩＴが最小になっているから、書込電流ＩＴの変動によるノイズの発生を抑えることができる。
【００１９】
本発明によるもう１つの書込電流最適化方法は、複数のビット線と、ビット線と交差する複数のワード線と、ビット線及びワード線の交点に対応して配列され、各々が磁化が反転され得るフリー層と磁化が固定されたピン層とを含む複数のメモリセルとを備える磁気記憶装置における書込電流最適化方法であって、ビット線からフリー層までの距離ｒＢと、ワード線からフリー層までの距離ｒＷと、書込動作時に書込ビット線電流ＩＢが流れるビット線の本数ｎと、ビット線の寄生抵抗ＲＢと、ワード線の寄生抵抗ＲＷとを決定するステップと、ビット線電流ＩＢから発生されるビット線磁界Ｈｘとワード線電流ＩＷから発生されるワード線磁界Ｈｙと所定の定数Ｈｋとにより表されるアステロイド曲線を示す式（５）と、書込ビット線電流ＩＢと書込ワード線電流ＩＷと用いてワード線及びビット線で消費される書込電力Ｐｄを表す式（６）と、所定の係数ａを用いてビット線電流ＩＢが発生するビット線磁界Ｈｘを表す式（７）と、係数ａを用いてワード線電流ＩＷが発生するワード線磁界Ｈｙを表す式（８）とを用いて、書込電力Ｐｄが最小となるように書込ビット線電流ＩＢと書込ワード線電流ＩＷとを決定するステップとを含む。
【数４】
2004127463.tif 000004
【００２０】
この書込電流最適化方法では、式（５）で表されるアステロイド曲線上の磁界を発生しかつ式（６）で表される書込電力Ｐｄが最小となるように書込ビット線電流ＩＢと書込ワード線電流ＩＷとを決定しているので、最小の書込電力Ｐｄで確実にフリー層の磁化方向を決定できる（反転が必要な場合には反転できる）。また、書込電力Ｐｄが最小になっているから、書込電力の過剰な発生による発熱を防止することができる。
【００２１】
好ましくは、Ｈｙ＝０のとき書込ビット線電流ＩＢが流れるビット線に対応するメモリセルのいずれにおいてもフリー層の磁化を反転させることの可能な最小のビット線磁界又はＨｘ＝０のとき書込ワード線電流ＩＷが流れるワード線に対応するメモリセルのいずれにおいてもフリー層の磁化を反転させることの可能な最小のワード線磁界をＨＵとすると、定数Ｈｋは所定の設計マージンｍ１を用いて式（９）で表される。
Ｈｋ＝ＨＵ＋ｍ１　（９）
【００２２】
この場合、式（１）又は（５）で表されるアステロイド曲線は、メモリセルごとにばらつくアステロイド曲線のうち最大のアステロイド曲線よりも外側に位置することになる。よって、この最大のアステロイド曲線上において書込ビット線電流ＩＢと書込ワード線電流ＩＷとを決定することにより、選択されたいずれのメモリセルにおいても反転させるべきフリー層の磁化方向を確実に反転させることができる。
【００２３】
好ましくは、Ｈｙ＝０のときメモリセルのいずれにおいてもフリー層の磁化を反転させることの不可能な最大のビット線磁界又はＨｘ＝０のときメモリセルのいずれにおいてもフリー層の磁化を反転させることの不可能な最大のワード線磁界をＨＬとすると、ビット線磁界Ｈｘ及びワード線磁界Ｈｙはそれぞれ所定の設計マージンｍ２及びｍ３を用いて式（１０）及び（１１）で表される。ここで、ｍ２＝ｍ３でもよく、ｍ２≠ｍ３でもよい。
【００２４】
｜Ｈｘ｜≦Ｈ１ｘ＝ＨＬ−ｍ２　（１０）
｜Ｈｙ｜≦Ｈ２Ｙ＝ＨＬ−ｍ３　（１１）
【００２５】
この場合、ビット線磁界Ｈｘ及びワード線磁界Ｈｙが式（１０）及び（１１）で制限されるので、いわゆるマルチセレクションを防止することができる。
【００２６】
本発明による磁気記憶装置は、複数のビット線と、ビット線と交差する複数のワード線と、ビット線及びワード線の交点に対応して配列された複数の磁気記憶素子と、所定の基準電位を発生する基準電位発生手段と、基準電位発生手段により発生された基準電位に応じて、書込動作時にビット線に流れる書込ビット線電流を制御する書込ビット線電流制御手段と、基準電位発生手段により発生された基準電位に応じて、書込動作時にワード線に流れる書込ワード線電流を制御する書込ワード線電流制御手段と備える。
【００２７】
この磁気記憶装置では、共通の基準電位が書込ビット線電流制御手段及び書込ワード線電流制御手段に与えられる。書込ビット線電流制御手段は基準電位に応じて書込ビット線電流を制御し、書込ワード線電流制御手段は同じ基準電位に応じて書込ワード線電流を制御する。そのため、書込ビット線電流及び書込ワード線電流は連動して変化し、その結果、それらの比を常に一定に保つことができる。
【００２８】
好ましくは、書込ビット線電流制御手段は、基準電位を受けるゲートを有し、書込ビット線電流を通す第１のトランジスタを含む。書込ワード線電流制御手段は、基準電位を受けるゲートを有し、書込ワード線電流を通す第２のトランジスタを含む。
【００２９】
さらに好ましくは、第１のトランジスタのチャネル幅／チャネル長と第２のトランジスタのチャネル幅／チャネル長との比は書込ビット線電流と書込ワード線電流との比とほぼ等しくなるように設定される。
【００３０】
この場合、トランジスタのチャネル幅／チャネル長を適宜設定することにより、最適な書込ビット線電流及び書込ワード線電流を設定することができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
【００３２】
１．前提条件
最初に、本実施の形態に従ってビット線書込電流及びワード線書込電流を最適化するために必要な前提条件を説明する。
【００３３】
図１に、本発明の実施の形態におけるアステロイド曲線を示す。図１において、横軸は書込ビット線電流により形成されるビット線磁界Ｈｘを示し、縦軸は書込ワード線電流により形成されるワード線磁界Ｈｙを示す。
【００３４】
アステロイド曲線はＭＲＡＭ内のメモリセルの位置や製造条件のばらつきに依存して変化するが、図１に示したハッチング領域内に収まる。ハッチング領域外縁の最大アステロイド曲線ＡＣｍａｘは以下の式（１２）で表され、ハッチング領域内縁の最小アステロイド曲線ＡＣｍｉｎは以下の式（１３）で表される。
【数５】
2004127463.tif 000005
【００３５】
式（１２）中のＨＵは、Ｈｙ＝０のときＭＲＡＭ内の選択されたビット線ＢＬに対応するいずれのメモリセルにおいてもフリー層１２０（図３参照）の磁化を反転させることの可能な最小のビット線磁界、又はＨｘ＝０のときＭＲＡＭ内の選択された書込ワード線ＷＷＬに対応するいずれのメモリセルにおいてもフリー層１２０の磁化を反転させることの可能な最小のワード線磁界である。また、式（１３）中のＨＬは、Ｈｙ＝０のときＭＲＡＭ内の選択されたビット線ＢＬに対応するいずれのメモリセルにおいてもフリー層１２０（図３参照）の磁化を反転させることの不可能な最大のビット線磁界、又はＨｘ＝０のときＭＲＡＭ内の選択された書込ワード線ＷＷＬに対応するいずれのメモリセルにおいてもフリー層１２０の磁化を反転させることの不可能な最大のワード線磁界である。
【００３６】
２．設計条件の設定
ここで、ハッチング領域の外に最大アステロイド曲線ＡＣｍａｘから所定の設計マージンｍ１をおいてアステロイド曲線ＡＣｏｕｔを想定する。本実施の形態では、この最も外側のアステロイド曲線（以下、外側アステロイド曲線と称する）ＡＣｏｕｔを利用する。外側アステロイド曲線ＡＣｏｕｔは以下の式（１４）で表される。
【数６】
2004127463.tif 000006
【００３７】
ここで、Ｈｋは所定の定数であり、所定の設計マージンｍ１を用いると以下の式（１５）で表される。
Ｈｋ＝ＨＵ＋ｍ１　（１５）
【００３８】
また、ビット線磁界Ｈｘ及びワード線磁界Ｈｙはそれぞれ以下の式（１６）及び（１７）で制限する必要がある。
【００３９】
｜Ｈｘ｜≦Ｈ１ｘ　（１６）
｜Ｈｙ｜≦Ｈ２Ｙ　（１７）
【００４０】
ここで、Ｈ１ｘ及びＨ２Ｙはそれぞれ所定の設計マージンｍ２及びｍ３を用いると以下の式（１８）及び（１９）で定義される。
【００４１】
Ｈ１ｘ＝ＨＬ−ｍ２　（１８）
Ｈ２Ｙ＝ＨＬ−ｍ３　（１９）
【００４２】
もし｜Ｈｘ｜＞ＨＬとなるようなビット線磁界Ｈｘが発生すれば、ワード線磁界Ｈｙの有無に関係なく、ビット線磁界Ｈｘのみでフリー層１２０の磁化方向が変化することとなる。よって、この場合、書込ワード線ＷＷＬにより選択されたメモリセルだけでなく、書込ワード線ＷＷＬにより選択されなかったメモリセルまでデータが書き換えられることになる。このような状態をマルチセレクションという。マルチセレクションを防止するために、ビット線磁界Ｈｘ及びワード線磁界Ｈｙは設計マージンｍ２及びｍ３を加味して、それぞれ式（１６），（１７）のように制限される。
【００４３】
図１において、外側アステロイド曲線ＡＣｏｕｔ上の点Ｈ１は、そのＨＸ成分をＨ１Ｘとし、そのＨＹ成分をＨ１Ｙとする点である。また、点Ｈ２は、そのＨＸ成分をＨ２Ｘとし、そのＨＹ成分をＨ２Ｙとする点である。よって、外側アステロイド曲線ＡＣｏｕｔ上の点Ｈ１から点Ｈ２の間の曲線上に乗るビット線磁界Ｈｘ及びワード線磁界Ｈｙの合成磁界を発生する書込ビット線電流ＩＢ及び書込ワード線電流ＩＷの組み合わせの中から最適な書込ビット線電流ＩＢ及び最適な書込ワード線電流ＩＷの組み合わせを決定する。
【００４４】
書込ビット線電流ＩＢをビット線ＢＬに流した場合にビット線ＢＬ周りに発生するビット線磁界ＨＸは以下の式（２０）で表される。
【数７】
2004127463.tif 000007
【００４５】
ここで、ａは所定の係数である。また、ｒＢはビット線ＢＬの断面上の中心からフリー層１２０の断面上の中心までの距離である。
【００４６】
同様に、書込ワード線電流ＩＷを書込ワード線ＷＷＬに流した場合に書込ワード線ＷＷＬ周りに発生するワード線磁界ＨＹは以下の式（２１）で表される。
【数８】
2004127463.tif 000008
【００４７】
ここで、ｒＷは書込ワード線ＷＷＬの断面上の中心からフリー層１２０の断面上の中心までの距離である。
【００４８】
書込ビット線電流ＩＢ及び書込ワード線電流ＩＷを最適化するためには、式（１４），（１６），（１７），（２０），（２１）を用いて、選択された１本の書込ワード線ＷＷＬに流れる書込ワード線電流ＩＷと、その書込ワード線ＷＷＬと交差する複数のビット線ＢＬに流れる書込ビット線電流ＩＢとを合計した書込電流を最小にするか、又は書込ワード線電流ＩＷ及び書込ビット線電流ＩＢによる消費電力を最小にすればよい。
【００４９】
外側アステロイド曲線ＡＣｏｕｔはＨＸ軸及びＨＹ軸に対して対称なため、第一象限を利用して最小の書込電流を算出する。
【００５０】
ここで、定数ｋｒを以下の式（２２）で定義する。
ｋｒ≡ｒＷ／ｒＢ　（２２）
【００５１】
このとき、ｋｒ，ｒＷ，ｒＢ≧０である。
【００５２】
式（１４）及び式（２０）〜（２２）から以下の式（２３）が導かれる。
【数９】
2004127463.tif 000009
【００５３】
ここで、ＩＢ０はＩＷ＝０における書込ビット線電流であり、以下の式（２４）で定義される。
ＩＢ０＝（ｒＢ／ａ）Ｈｋ　（２４）
【００５４】
また、ＩＷ０はＩＢ＝０における書込ワード線電流であり、以下の式（２５）で定義される。
ＩＷ０＝（ｒＷ／ａ）Ｈｋ　（２５）
【００５５】
したがって、ＩＢ０及びＩＷ０の間には以下の式（２６）が成立する。
ＩＷ０＝ｋｒＩＢ０　（２６）
【００５６】
一方、式（１６）及び（１７）より、ビット線磁界Ｈｘ及びワード線磁界Ｈｙは以下の式（２７）及び（２８）で表される制約を受ける。
Ｈ２ｘ≦Ｈｘ≦Ｈ１ｘ　（２７）
Ｈ１ｙ≦Ｈｙ≦Ｈ２ｙ　（２８）
【００５７】
また、図１におけるＨ１での書込ビット線電流をＩＢ１、書込ワード線電流をＩＷ１とし、Ｈ２での書込ワード線電流をＩＷ２、書込ビット線電流をＩＢ２とすると、電流ＩＢ１，ＩＷ１，ＩＷ２，ＩＢ２はそれぞれ以下の式（２９）〜（３２）のとおり定義される。
【数１０】
2004127463.tif 000010
【００５８】
図１から明らかなように、０＜ＩＢ２＜ＩＢ１＜ＩＢ０、及び０＜ＩＷ１＜ＩＷ２＜ＩＷ０の関係が成立する。
【００５９】
式（２７）〜（３２）より、書込ビット線電流ＩＢ及び書込ワード線電流ＩＷは以下の式（３３）及び（３４）を満足する必要がある。
ＩＢ２≦ＩＢ≦ＩＢ１　（３３）
ＩＷ１≦ＩＷ≦ＩＷ２　（３４）
【００６０】
３．書込電流の最小化による最適化方法
次に、上記前提条件の下で、書込ビット線電流ＩＢ及び書込ワード線電流ＩＷを合計した書込電流を最小化することにより、書込ビット線電流ＩＢ及び書込ワード線電流ＩＷを最適化する方法を説明する。
【００６１】
書込動作時に流れる書込電流ＩＴは以下の式（３５）で表される。
ＩＴ＝ｎＩＢ＋ＩＷ　（３５）
【００６２】
よって、式（２３）及び（３５）を共に満足する書込ビット線電流ＩＢ及び書込ワード線電流ＩＷの組み合わせの中から、書込電流ＩＴが最小となるように書込ビット線電流ＩＢ及び書込ワード線電流ＩＷの組み合わせを決定すると、これらが最適な書込ビット線電流ＩＢ及び書込ワード線電流ＩＷとなる。式（２３）と式（３５）とから以下の式（３６）が導かれる。
【数１１】
2004127463.tif 000011
【００６３】
式（３６）より、０＜ＩＢ＜ＩＢ０の領域においてｄ２ＩＴ／ｄＩ２Ｂ＞０であるから、書込電流ＩＴは同領域においてビット線電流ＩＢの凸関数である。したがって、ｄＩＴ／ｄＩＢ＝０のとき、書込電流ＩＴは極小値となる。以下、このときの書込ビット線電流ＩＢをＩＢＴｍｉｎとする。
【００６４】
３．１．ＩＢ２＜ＩＢＴｍｉｎ＜ＩＢ１の場合
ＩＢ２＜ＩＢＴｍｉｎ＜ＩＢ１の場合、ＩＢＴｍｉｎは以下の式（３７）で表される。
【数１２】
2004127463.tif 000012
【００６５】
式（２３）より、この場合の書込ワード線電流ＩＷＴｍｉｎは以下の式（３８）で表される。
【数１３】
2004127463.tif 000013
【００６６】
式（３５）、（３７）及び（３８）より、この場合の最小書込電流ＩＴｍｉｎは以下の式（３９）で表される。
【数１４】
2004127463.tif 000014
【００６７】
この場合、ＩＢＴｍｉｎを最適な書込ビット線電流と決定し、ＩＷＴｍｉｎを最適な書込ワード線電流と決定する。
【００６８】
３．２．ＩＢＴｍｉｎ＞ＩＢ１の場合
ＩＢＴｍｉｎ＞ＩＢ１の場合、書込ビット線電流ＩＢがＩＢ１よりも大きい領域で書込電流ＩＴが極小になる。式（３３）より書込ビット線電流ＩＢはＩＢ１以下でなければならないから、この場合、書込電流ＩＴを最小化する書込ビット線電流ＩＢはＩＢ１である。よって、この場合の最小書込電流ＩＴｍｉｎは以下の式（４０）で表される。
【数１５】
2004127463.tif 000015
【００６９】
この場合、ＩＢ１を最適な書込ビット線電流と決定し、ＩＷ１を最適な書込ワード線電流と決定する。
【００７０】
３．３．ＩＢＴｍｉｎ＜ＩＢ２の場合
ＩＢＴｍｉｎ＜ＩＢ２の場合、書込ビット線電流ＩＢがＩＢ２よりも小さい領域で書込電流ＩＴが極小になる。式（３３）より書込ビット線電流ＩＢはＩＢ２以上でなければならないから、この場合、書込電流ＩＴを最小化する書込ビット線電流ＩＢはＩＢ２である。よって、この場合の最小書込電流ＩＴｍｉｎは以下の式（４１）で表される。
【数１６】
2004127463.tif 000016
【００７１】
この場合、ＩＢ２を最適な書込ビット線電流と決定し、ＩＷ２を最適な書込ワード線電流と決定する。
【００７２】
以上のように本実施の形態によれば、ｎ、ｒＢ及びｒＷが与えられ、かつＨｋ、Ｈ１ｘ及びＨ２ｙが決定されていれば、書込電流ＩＴを最小化する最適な書込ビット線電流ＩＢと最適なワード線電流ＩＷとを決定することができる。
【００７３】
３．４．計算例
表１に、ｎ及びｋｒ（＝ｒＷ／ｒＢ）をそれぞれ所定の値にした場合において、書込電流が最小になるように書込ビット線電流及び書込ワード線電流を最適化した例を示す。
【表１】
2004127463.tif 000017
【００７４】
ここで、ｒＢが固定値であるとすると、ＩＢ０も固定値となる。よって、ＩＢＴｍｉｎ、ＩＷＴｍｉｎ及びＩＴｍｉｎはＩＢ０との比較で算出することができる。同様にｒＷが固定値であるとすると、ＩＷ０も固定値となる。よって、ＩＷＴｍｉｎ及びＩＴｍｉｎはＩＷ０との比較で算出できる。
【００７５】
表１において、ＩＢＴｍｉｎ／ＩＢ０は式（３７）から得られる。ＩＷＴｍｉｎ／ＩＢ０及びＩＷＴｍｉｎ／ＩＷ０は式（３８）から得られる。ＩＴｍｉｎ／ＩＢ０及びＩＴｍｉｎ／ＩＷ０は式（３９）から得られる。最右欄のＩＴｍｉｎ／ＩＷ０は式（４０）又は（４１）から得られる。
【００７６】
なお、表１の最右欄では、Ｈ１ｘ＝Ｈ２ｙ＝０．６５×Ｈｋ（ＩＢ１＝０．６５×ＩＢ０，ＩＢ２＝０．１２５×ＩＢ０）としている。同欄中の（＊１）はＩＢＴｍｉｎ＞ＩＢ１となるからＩＢ＝ＩＢ１におけるＩＴｍｉｎ／ＩＷ０の値である。また、（＊２）はＩＢＴｍｉｎ＜ＩＢ２となるからＩＢ＝ＩＢ２におけるＩＴｍｉｎ／ＩＷ０の値である。
【００７７】
４．書込電力の最小化による最適化方法
上記書込電流ＩＴに代えて、書込時の消費電力（以下、書込電力と称す）を最小化することにより書込ビット線電流ＩＢ及び書込ワード線電流ＩＷを最適化してもよい。
【００７８】
書込ワード線ＷＷＬ及びビット線ＢＬの寄生抵抗により発生する書込電力Ｐｄは以下の式（４２）で表される。
【数１７】
2004127463.tif 000018
【００７９】
ここで、ＲＢはビット線ＢＬの寄生抵抗であり、ＲＷは書込ワード線ＷＷＬの寄生抵抗である。
【００８０】
次に、計算の便宜のために、ｋＲ＝ＲＷ／ＲＢと定義し、ｋＲを用いて、式（４２）のＲＷ及びＰｄをＲＢで正規化する。この正規化書込電力Ｐは以下の式（４３）で定義される。
【数１８】
2004127463.tif 000019
【００８１】
さらに、式（２３）を用いて式（４３）からＩＷを消去すると、以下の式（４４）が導かれる。
【数１９】
2004127463.tif 000020
【００８２】
ｄＰ／ｄＩＢ＝０を解けば、Ｐの極値を与えるＩＢの値を得ることができる。このＩＢの値は、ｎ−ｋｒ２ｋＲ≠０のとき、以下の式（４５）で表される。
【数２０】
2004127463.tif 000021
【００８３】
ここで、ｎ−ｋｒ２ｋＲ≠０のとき、ＰはＩＢ２／３の３次関数とみなすことができる。ＩＢ２／３は対象となる領域ではＩＢの単調な増加関数であるから、極値付近においては、ＰのＩＢの関数としての振る舞いとＰのＩＢ２／３の関数としての振る舞いとは類似していると言える。
【００８４】
式（４５）に示したＩＢの値の近傍では、Ｐは式（４４）に示したＩＢ２／３の３次関数として振る舞う。ここで、ｎ−ｋｒ２ｋＲ＜０のとき、ｋｒｋＲ−（ｎｋＲ）１／２＞０となるから、式（４５）に示したＩＢの値のうち小さい方の値ＩＢＰｍｉｎは以下の式（４６）で表される。このＩＢＰｍｉｎが正規化書込電力Ｐ、ひいては書込電力Ｐｄを最小にするビット線電流の候補である。
【数２１】
2004127463.tif 000022
【００８５】
ｎ−ｋｒ２ｋＲ＞０のとき、式（４５）に示したＩＢの値のうち大きい方の値が書込電力Ｐｄを最小にする書込ビット線電流の候補であるが、これも式（４６）のＩＢＰｍｉｎで表される。
【００８６】
４．１．ＩＢ２≦ＩＢＰｍｉｎ≦ＩＢ１の場合
０＜ＩＢ＜ＩＢ０の領域においてｄ２Ｐ／ｄＩＢ２＞０であるから、同領域においてＰ及びＰｄはともに凸関数である。したがって、ＩＢ２≦ＩＢＰｍｉｎ≦ＩＢ１のとき、Ｐｄは式（４６）で与えられたＩＢＰｍｉｎで最小になる。この最小の消費電力Ｐｄｍｉｎは、式（４４）中のＩＢに式（４６）を代入することにより以下の式（４７）で表される。
【数２２】
2004127463.tif 000023
【００８７】
最小の消費電力Ｐｄｍｉｎを与える書込ワード線電流ＩＷＰｍｉｎは、式（２３）及び（４６）より以下の式（４８）で表される。
【数２３】
2004127463.tif 000024
【００８８】
ｎ−ｋｒ２ｋＲ＝０のとき、式（４４）におけるＰはＩＢ２／３の２次関数となる。この２次関数も凸関数であるから、ＰｄはＩＢＰｍｉｎ及びＩＷＰｍｉｎで最小値Ｐｄｍｉｎになる。Ｐｄｍｉｎ、ＩＢＰｍｉｎ及びＩＷＰｍｉｎはそれぞれ以下の式（４９）〜（５１）で表される。
【００８９】
この場合、ＩＢＰｍｉｎを最適な書込ビット線電流と決定し、ＩＷＰｍｉｎを最適な書込ワード線電流と決定する。
【数２４】
2004127463.tif 000025
【００９０】
４．２．ＩＢＰｍｉｎ＞ＩＢ１の場合
ｎ−ｋｒ２ｋＲの値に関係なく、０＜ＩＢ＜ＩＢ０の領域では、ＰｄはＩＢの凸関数である。ＩＢＴｍｉｎ＞ＩＢ１の場合、書込ビット線電流ＩＢがＩＢ１よりも大きい領域で書込電力Ｐｄは極小値Ｐｄｍｉｎになる。式（３３）より書込ビット線電流ＩＢはＩＢ１以下でなければならないから、この場合、書込電力Ｐｄを最小化する書込ビット線電流ＩＢはＩＢ１である。よって、この場合の最小書込電力Ｐｄｍｉｎは以下の式（５２）で表される。
【数２５】
2004127463.tif 000026
【００９１】
この場合、ＩＢ１を最適な書込ビット線電流と決定し、ＩＷ１を最適な書込ワード線電流と決定する。
【００９２】
４．３．ＩＢＰｍｉｎ＜ＩＢ２の場合
ＩＢＰｍｉｎ＜ＩＢ２の場合、書込ビット線電流ＩＢがＩＢ２よりも小さい領域で書込電力Ｐｄは極小値Ｐｄｍｉｎになる。式（３３）より書込ビット線電流ＩＢはＩＢ２以上でなければならないから、この場合、書込電力Ｐｄを最小化する書込ビット線電流ＩＢはＩＢ２である。よって、この場合の最小書込電力Ｐｄｍｉｎは以下の式（５３）で表される。
【数２６】
2004127463.tif 000027
【００９３】
この場合、ＩＢ２を最適な書込ビット線電流と決定し、ＩＷ２を最適な書込ワード線電流と決定する。
【００９４】
４．４．計算例
表２に、ｎ、ｋＲ及びｋｒをそれぞれ所定の値にした場合において、書込電力が最小になるように書込ビット線電流及び書込ワード線電流を最適化した例を示す。
【表２】
2004127463.tif 000028
【００９５】
表２において、ＩＢＰｍｉｎ／ＩＢ０は式（４６）から得られる。ＩＷＰｍｉｎ／ＩＢ０及びＩＷＰｍｉｎ／ＩＷ０は式（４８）から得られる。Ｐｄｍｉｎ／（ＩＢ０２ＲＢ）及びＰｄｍｉｎ／（ＩＷ０２ＲＷ）は式（４７）から得られる。最右欄のＰｄｍｉｎ／（ＩＷ０２ＲＷ）は式（５２）又は（５３）から得られる。
【００９６】
なお、表２の最右欄でも上記表１と同様に、Ｈ１ｘ＝Ｈ２ｙ＝０．６５×Ｈｋ（ＩＢ１＝０．６５×ＩＢ０，ＩＢ２＝０．１２５×ＩＢ０）としている。同欄中の（＊１）はＩＢＴｍｉｎ＞ＩＢ１となるからＩＢ＝ＩＢ１におけるＰｄｍｉｎ／（ＩＷ０２ＲＷ）の値である。また、（＊２）はＩＢＴｍｉｎ＜ＩＢ２となるからＩＢ＝ＩＢ２におけるＰｄｍｉｎ／（ＩＷ０２ＲＷ）の値である。
【００９７】
以上、本実施の形態によれば、アステロイド曲線に基づいて最適な書込ビット線電流ＩＢＴｍｉｎ及び書込ワード線電流ＩＷＴｍｉｎを決定することができる。具体的には、ノイズの発生を抑える場合や電源回路の負荷を最小化する場合は、書込電流ＩＴが最小になるように最適な書込ビット線電流ＩＢＴｍｉｎ及び書込ワード線電流ＩＷＴｍｉｎを決定すればよい。一方、発熱を抑える場合は、書込電力Ｐｄが最小になるように最適な書込ビット線電流ＩＢＰｍｉｎ及び書込ワード線電流ＩＷＰｍｉｎを決定すればよい。
【００９８】
５．書込電流制御回路
図２は、本発明の実施の形態によるＭＲＡＭの構成を示す機能ブロック図である。図２を参照して、ＭＲＡＭ１は、メモリセルアレイ２と、ロウデコーダ３と、コラムデコーダ４と、書込電流制御回路５とを含む。
【００９９】
ロウデコーダ３は、外部から入力されるロウアドレス信号を受け、複数の書込又は読出ワード線の中から１本の書込又は読出ワード線を選択する。コラムデコーダ４は、外部から入力されるコラムアドレス信号を受け、複数のビット線の中から１以上のビット線を選択する。書込電流制御回路５は、ロウデコーダ３により選択されたワード線に供給される書込ワード線電流を制御するとともに、コラムデコーダ４により選択されたビット線に供給される書込ビット線電流を制御する。
【０１００】
書込電流制御回路５は、基準電位発生回路５１と、書込ビット線電流制御回路５２と、書込ワード線電流制御回路５３とを含む。基準電位発生回路５１は、ＰチャネルＭＯＳトランジスタ５４と、定電流源５５とを含む。ＰチャネルＭＯＳトランジスタ５４と定電流源５５とは、電源電位（ＶＤＤ）ノード５６と接地電位ノード５７との間に直列に接続される。ＰチャネルＭＯＳトランジスタ５４はダイオード接続される。基準電位発生回路５１は基準電位Ｖｒｅｆを発生し、これを書込ビット線電流制御回路５２及び書込ワード線電流制御回路５３の両方に供給する。
【０１０１】
書込ビット線電流制御回路５２は、複数のＰチャネルＭＯＳトランジスタＴｒ１〜Ｔｒｎ（ｎは自然数）を備える。ＰチャネルＭＯＳトランジスタＴｒ１〜Ｔｒｎのソースは電源電位ノード５６に接続され、それらのドレインはビット線電流供給線ＢＬＣＳ１〜ＢＬＣＳｎにそれぞれ接続される。ＰチャネルＭＯＳトランジスタＴｒ１〜Ｔｒｎのゲートには基準電位発生回路５１から基準電位Ｖｒｅｆが共通に供給される。
【０１０２】
書込ワード線電流制御回路５３は、ＰチャネルＭＯＳトランジスタ５３１を備える。ＰチャネルＭＯＳトランジスタ５３１のソースは電源電位ノード５６に接続され、そのドレインは書込ワード線電流供給線ＷＬＣＳに接続される。ＰチャネルＭＯＳトランジスタ５３１のゲートには基準電位発生回路５１から基準電位Ｖｒｅｆが供給される。
【０１０３】
したがって、書込ビット線電流制御回路５２は基準電位Ｖｒｅｆに応じて書込ビット線電流を制御し、書込ワード線電流制御回路５３は同じ基準電位Ｖｒｅｆに応じて書込ワード線電流を制御する。その結果、基準電位Ｖｒｅｆが上昇すれば書込ビット線電流及び書込ワード線電流はともに増加し、基準電位Ｖｒｅｆが下降すれば書込ビット線電流及び書込ワード線電流はともに減少する。すなわち、書込ビット線電流及び書込ワード線電流は相互に連動して変化する。
【０１０４】
ここで、書込ビット線電流制御回路５２内のＰチャネルＭＯＳトランジスタＴｒ１〜Ｔｒｎ及び書込ワード線電流制御回路５３内のＰチャネルＭＯＳトランジスタ５３１のＷ／Ｌ（チャネル幅／チャネル長）は以下のように決定される。
【０１０５】
書込動作時に流れる最適な書込ビット線電流ＩＢ及び最適な書込ワード線電流ＩＷは、上述した書込電流最適化方法により決定される。よって、ビット線書込電流制御回路５２は最適な書込ビット線電流ＩＢを各ビット線に供給し、かつ最適な書込ワード線電流ＩＷを選択されたワード線に供給しなければならない。書込ビット線電流制御回路５２及び書込ワード線電流制御回路５３には、互いに同じ基準電位Ｖｒｅｆが供給される。よって、ＰチャネルＭＯＳトランジスタＴｒ１〜ＴｒｎとＰチャネルＭＯＳトランジスタ５３１とに互いに異なるＷ／Ｌを持たせることにより、最適な書込ビット線電流ＩＢ及び書込ワード線電流ＩＷを供給するようにする。
【０１０６】
具体的には、ＰチャネルＭＯＳトランジスタＴｒ１〜ＴｒｎのＷ／ＬとＰチャネルＭＯＳトランジスタ５３１のＷ／Ｌとの比を、最適な書込ビット線電流ＩＢと最適な書込ワード線電流ＩＷとの比とほぼ等しくなるように設定する。たとえば表１において、ｎ＝８，ｋｒ＝１０．０の場合、ＩＢＴｍｉｎ／ＩＢ０＝０．４７６、ＩＷＴｍｉｎ／ＩＢ０＝２．４４である。よって、上記Ｗ／Ｌの比が０．４７６／２．４４となるように、ＰチャネルＭＯＳトランジスタＴｒ１〜ＴｒｎのＷ／ＬとＰチャネルＭＯＳトランジスタ５３１のＷ／Ｌとを設定する。
【０１０７】
以上のように本実施の形態による書込電流制御回路５によれば、共通の基準電位Ｖｒｅｆに応じて書込ビット線電流と書込ワード線電流とを制御しているため、それらの比を常に一定に保つことができる。
【０１０８】
また、定電流源５５の電流値を調整することにより、基準電位Ｖｒｅｆを調整することができる。よって、書込ビット線電流及び書込ワード線電流の絶対値を適切な値に設定することができる。
【０１０９】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態によるＭＲＡＭにおける書込電流最適化方法を説明するために、ＭＲＡＭで用いられるＭＴＪ素子のフリー層の磁化反転磁界の特性と設計のための磁界設定とを示す図である。
【図２】本発明の実施の形態によるＭＲＡＭの構成を示す機能ブロック図である。
【図３】ＭＲＡＭのメモリセルの構造の一例（１トランジスタ−１ＭＴＪセル）を示す断面図である。
【図４】図３に示したＭＴＪ素子のフリー層において、フリー層と磁化容易軸及び磁化困難軸との関係、並びに磁化方向が反転する様子を示す図である。
【図５】図３に示したＭＴＪ素子のフリー層の磁化反転磁界の特性を示す図である。
【図６】ツインセル型のＭＲＡＭの構成を示す機能ブロック図である。
【図７】１トランジスタ−１ＭＴＪ素子型のＭＲＡＭの構成を示す機能ブロック図である。
【符号の説明】
１　ＭＲＡＭ
２　メモリセルアレイ
５　書込電流制御回路
５１　基準電位発生回路
５２　書込ビット線電流制御回路
５３　書込ワード線電流制御回路
５３１，Ｔｒ１〜Ｔｒｎ　トランジスタ
【図１】
2004127463.tif 000031
【図２】
2004127463.tif 000032
【図３】
2004127463.tif 000033
【図４】
2004127463.tif 000034
【図５】
2004127463.tif 000035
【図６】
2004127463.tif 000036
【図７】
2004127463.tif 000037