(57)【要約】【課題】携帯電話装置等において、位相同期ループ回路から発生するクロック信号の高調波に基づく受信帯域内のＥＭＩを低減する。【解決手段】開示される位相同期ループ回路は、分周信号ｆｐ  と基準信号ｆｒ  との位相差検出時の不感帯が存在しない位相比較器１と、位相比較器１の位相差検出出力の高周波成分を遮断する帯域制限部６と、帯域制限部６からの位相差検出出力に応じて正又は負の出力電流を発生するチャージポンプ２と、チャージポンプ２の出力電流を積分して電圧に変換するＬＰＦ３と、ＬＰＦ３からの出力電圧に応じて周波数が変化する発振出力を発生するＶＣＯ４と、ＶＣＯ４の出力を分周して分周信号ｆｒ  を発生する分周器５とから構成されている。【選択図】      図１
2004235833.tif 000002
【特許請求の範囲】
【請求項１】
分周信号と基準信号との位相差検出時の不感帯が存在しない位相比較手段と、該位相比較手段の位相差検出出力の高周波成分を遮断する帯域制限手段と、該帯域制限手段からの位相差検出出力に応じて正又は負の出力電流を発生するチャージポンプ手段と、該チャージポンプ手段の出力電流を積分して電圧に変換する低域通過濾波手段と、該低域通過濾波手段の出力電圧に応じて周波数が変化する発振出力を発生する電圧制御発振手段と、該電圧制御発振手段の出力を分周して前記分周信号を発生する分周手段とからなることを特徴とする位相同期ループ回路。
【請求項２】
前記帯域制限手段が、複数個の制御入力のそれぞれに応じて、順次異なる遮断特性を有する複数個の低域通過濾波回路のいずれかを選択して入力端と出力端間に接続する回路からなることを特徴とする請求項１記載の位相同期ループ回路。
【請求項３】
前記帯域制限手段が、複数個の制御入力のそれぞれに応じて選択的にオンになる複数個のスイッチ手段に対して、それぞれのスイッチ手段に直列に零個から順次１個ずつ増加する数の抵抗素子を接続するとともに、該複数個の直列回路のそれぞれの一方の端部を並列に接続して入力端とし、他方の端部を並列に接続して出力端とするとともに、該出力端と接地間に並列に容量素子を接続した回路からなることを特徴とする請求項２記載の位相同期ループ回路。
【請求項４】
分周信号と基準信号との位相差検出時の不感帯の幅を調整可能な不感帯調整付位相比較手段と、該不感帯調整付位相比較手段の位相差検出出力に応じて正又は負の出力電流を発生するチャージポンプ手段と、該チャージポンプ手段の出力電流を積分して電圧に変換する低域通過濾波手段と、該低域通過濾波手段の出力電圧に応じて周波数が変化する発振出力を発生する電圧制御発振手段と、該電圧制御発振手段の出力を分周して前記分周信号を発生する分周手段とからなることを特徴とする位相同期ループ回路。
【請求項５】
前記不感帯調整付位相比較手段が、
分周信号の周波数が基準信号の周波数より低いときセットして第１の出力信号を発生し、４入力一致検出手段の出力又は第３のラッチ回路のセット時の出力によってリセットする第１のラッチ回路と、
基準信号の周波数が分周信号の周波数より低いときセットして第２の出力信号を発生し、４入力一致検出手段の出力又は第４のラッチ回路のセット時の出力によってリセットする第２のラッチ回路と、
前記第１のラッチ回路がリセットしたときリセットし、４入力一致検出手段の出力が発生したときセットする第３のラッチ回路と、
前記第２のラッチ回路がリセットしたときリセットし、４入力一致検出手段の出力が発生したときセットする第４のラッチ回路と、
前記第１のラッチ回路及び第２のラッチ回路のセット時の出力と、前記第３のラッチ回路及び第４のラッチ回路のリセット時の出力とが一致したとき、出力を発生する４入力一致検出手段と、
前記４入力一致検出手段の出力端と、前記第３のラッチ回路及び第４のラッチ回路のセット入力端間に挿入された遅延選択手段とからなることを特徴とする請求項４記載の位相同期ループ回路。
【請求項６】
前記遅延選択手段が、複数個の制御入力のそれぞれに応じて、順次異なる遅延特性を有する複数個の遅延回路のいずれかを選択して入力端と出力端間に接続する回路からなることを特徴とする請求項４又は５記載の位相同期ループ回路。
【請求項７】
前記遅延選択手段が、複数個の制御入力のそれぞれに応じて選択的にオンになる複数個のスイッチ手段に対して、それぞれのスイッチ手段に直列に零個から順次１個ずつ増加する数のバッファ回路を接続するとともに、該複数個の直列回路のそれぞれの一方の端部を並列に接続して入力端とし、他方の端部を並列に接続して出力端とした回路からなることを特徴とする請求項６記載の位相同期ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、位相比較器の不感帯の幅を調整可能な、位相同期ループ回路に関する。
【０００２】
【従来の技術】
位相同期ループ回路（以降、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  ）回路ともいう）は、外部信号に同期したクロック等の出力信号を得るための回路として、移動体通信機器，テレビ装置，ＢＳ（Ｂｒｏａｄｃａｓｔｉｎｇ  Ｓａｔｅｌｉｔｅ  ）チューナー，ＧＰＳ（Ｇｒｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ  ）装置等において、無線部とは異なるロジック制御回路のクロック源等として、従来から広く用いられている。
図８は、従来のＰＬＬ回路の基本的な構成をブロック図によって示したものであって、位相比較器１と、チャージポンプ２と、ＬＰＦ（Ｌｏｗｐａｓｓ  Ｆｉｌｔｅｒ：低域通過濾波器）３と、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）４と、分周器５とからなる概略構成が示されている。図８において、位相比較器１とチャージポンプ２とは、位相差検出部１００を形成している。
【０００３】
位相差検出部１００において、位相比較器１は、分周器５からの分周信号ｆｐ  と外部からの基準信号ｆｒ  との位相を比較して、基準信号の位相の進み，遅れに応じて、位相誤差に応じたパルス幅を有するＵＰ信号とＤＯＷＮ信号とを発生する。チャージポンプ２は、位相比較器１からのＵＰ信号とＤＯＷＮ信号とに応じて、パルス幅と方向の異なる直流出力を発生する。ＬＰＦ３は、チャージポンプ２からの出力を積分して、位相誤差に応じた極性と大きさを有する直流電圧からなる制御信号を発生する。ＶＣＯ４は、ＬＰＦ３からの制御信号に応じて周波数が変化する高周波信号ｆｏ  を出力する。分周器５は、ＶＣＯ４の高周波信号ｆｏをＭ（Ｍは２以上の自然数）分周して分周信号ｆｐ  を出力する。
【０００４】
図８に示されたＰＬＬ回路では、位相比較器１において、ＶＣＯ４の出力信号ｆｏ  の周波数を分周器５によって分周して得た分周信号ｆｐ  と、基準信号ｆｒ  との位相を比較して、比較結果の位相誤差出力からチャージポンプ２を経て直流化された誤差出力を得る。そしてこの誤差出力をＬＰＦ３を介して積分して得た直流電圧からなる制御信号をＶＣＯ４に帰還して、その出力信号の周波数を制御することによって、位相比較器１の位相誤差出力が零になるように帰還制御が行われて、ＶＣＯ４から基準信号ｆｒ  と位相同期した出力信号ｆｏ  が得られる。
【０００５】
図９は、従来のＰＬＬ回路における位相差検出部１００の構成例を示したものであって、例えば特許文献１に記載された周知の回路からなっている。
この従来例の位相差検出部は、図９に示すように、位相比較器１が、第１のラッチ回路を構成するナンド回路１１，１２と、第２のラッチ回路を構成するナンド回路１３，１４と、第３のラッチ回路を構成するナンド回路１５，１６と、第４のラッチ回路を構成するナンド回路１７，１８と、４入力ナンド回路１９とからなり、チャージポンプ２が、ＰｃｈＭＯＳトランジスタからなるＴｒ２１と、ＮｃｈＭＯＳトランジスタからなるＴｒ２２と、インバータ２３とからなっている。
【０００６】
位相比較器１において、第１のラッチ回路（１１，１２）は、分周信号ｆｐ  の周波数が基準信号ｆｒ  の周波数より低いとき、そのセット入力に接続された分周信号ｆｐ  のレベルが基準信号ｆｒ  のレベルより低いときセットしてロウレベルの出力（ＵＰ信号）を発生し、４入力ナンド回路１９の出力又は第３のラッチ回路（１５，１６）のセット時の出力がロウレベルのときリセットしてハイレベルの出力を発生する。
第２のラッチ回路（１３，１４）は、基準信号ｆｒ  の周波数が分周信号ｆｐ  の周波数より低いとき、そのセット入力に接続された基準信号ｆｒ  のレベルが分周信号ｆｐ  のレベルより低いときセットしてロウレベルの出力（ＤＯＷＮ信号）を発生し、４入力ナンド回路１９の出力又は第４のラッチ回路（１７，１８）のセット時の出力がロウレベルのときリセットしてハイレベルの出力を発生する。
【０００７】
また、第３のラッチ回路（１５，１６）は、そのリセット入力に接続された第１のラッチ回路（１１，１２）のリセット時の出力によってリセットし、そのセット入力に接続された４入力ナンド回路１９のロウレベルの出力によってセットする。
第４のラッチ回路（１７，１８）は、そのリセット入力に接続された第２のラッチ回路（１３，１４）のリセット時の出力によってリセットし、そのセット入力に接続された４入力ナンド回路１９のロウレベルの出力によってセットする。
４入力ナンド回路１９は、第１のラッチ回路（１１，１２）及び第２のラッチ回路（１３，１４）のセット時の出力と、第３のラッチ回路（１５，１６）及び第４のラッチ回路（１７，１８）のリセット時の出力とが一致したとき、ロウレベルを出力する。
【０００８】
チャージポンプ２において、Ｔｒ２１は、位相比較器１からＵＰ信号（ロウレベル）を受けたとき、電源Ｖｃｃから端子ＣＰｏｕｔを経てＬＰＦ３に対して、ＵＰ信号のパルス幅に応じて電流を流入させる。インバータ２３は、位相比較器１からＤＯＷＮ信号（ロウレベル）を受けたとき、これを反転してハイレベルの信号を出力し、Ｔｒ２２は、インバータ２３からハイレベルの信号を受けたとき、端子ＣＰｏｕｔを経てＬＰＦ３から接地（ＧＮＤ）に対して、ＤＯＷＮ信号のパルス幅に応じて電流を流出させる。
【０００９】
図１０は、従来のＰＬＬ回路における、微小位相差の場合の、位相差検出部の出力特性を示したものであって、位相差が変化したときの出力電流は、位相差０の点を中心として、位相差の正負方向の変化に対して直線的に変化し、位相差が小さい場合でも、出力電流の変化がない不感帯は存在しない。
この際、不感帯が存在しないようにするためには、基準信号ｆｐ  ，分周信号ｆｒ  の変化時に対して、位相比較器１の４入力ナンド回路１９からの帰還信号の変化をある程度遅延させるようにすることが必要であり、そのため、通常は、４入力ナンド回路１９を構成するＭＯＳトランジスタのゲート幅を大きくすることによって、適当な出力遅延時間特性を持たせるように素子が造られている。
【００１０】
【特許文献１】
小沢利行：「ＰＬＬ周波数シンセサイザ回路設計法」、総合電子出版社（第１２６〜１３１頁）
【特許文献２】
特開２０００−２５２８１７
【特許文献３】
特開２００１−１５６６２６
【特許文献４】
特開２００１−１５６６２９
【特許文献５】
特開平０８−２１３９０５
【特許文献６】
特開平１０−１２６２５９
【特許文献７】
特開平１０−３２７０７０
【特許文献８】
特開平１１−２２０３８７
【００１１】
【発明が解決しようとする課題】
図８及び図９に示された従来のＰＬＬ回路においては、ＶＣＯ４から出力されるクロック信号のジッタを極力少なくするために、位相比較器１の不感帯をなくして、伝達特性（ユニティゲイン，角周波数，位相余裕）がより安定した値になるように設計されていた。
そのため、ジッタは少なくなるが、出力するクロック信号の高調波成分が大きくなり、その高調波成分が携帯電話装置等の受信帯域内に存在した場合、発信及び着信等が出来なくなる受信音声に可聴音が混入して、受信妨害問題（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）をひき起こすことがあるという問題があった。
【００１２】
この発明は上述の事情に鑑みてなされたものであって、携帯電話装置等において、位相同期ループ回路から出力されるクロック信号の高調波に基づく、ＥＭＩの発生を防止することが可能な、位相同期ループ回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は位相同期ループ回路に係り、分周信号と基準信号との位相差検出時の不感帯が存在しない位相比較手段と、該位相比較手段の位相差検出出力の高周波成分を遮断する帯域制限手段と、該帯域制限手段からの位相差検出出力に応じて正又は負の出力電流を発生するチャージポンプ手段と、該チャージポンプ手段の出力電流を積分して電圧に変換する低域通過濾波手段と、該低域通過濾波手段の出力電圧に応じて周波数が変化する発振出力を発生する電圧制御発振手段と、該電圧制御発振手段の出力を分周して上記分周信号を発生する分周手段とからなることを特徴としている。
【００１４】
また、請求項２記載の発明は、請求項１記載の位相同期ループ回路に係り、上記帯域制限手段が、複数個の制御入力のそれぞれに応じて、順次異なる遮断特性を有する複数個の低域通過濾波回路のいずれかを選択して入力端と出力端間に接続する回路からなることを特徴としている。
【００１５】
また、請求項３記載の発明は、請求項２記載の位相同期ループ回路に係り、上記帯域制限手段が、複数個の制御入力のそれぞれに応じて選択的にオンになる複数個のスイッチ手段に対して、それぞれのスイッチ手段に直列に零個から順次１個ずつ増加する数の抵抗素子を接続するとともに、該複数個の直列回路のそれぞれの一方の端部を並列に接続して入力端とし、他方の端部を並列に接続して出力端とするとともに、該出力端と接地間に並列に容量素子を接続した回路からなることを特徴としている。
【００１６】
また、請求項４記載の発明は位相同期ループ回路に係り、分周信号と基準信号との位相差検出時の不感帯の幅を調整可能な不感帯調整付位相比較手段と、該不感帯調整付位相比較手段の位相差検出出力に応じて正又は負の出力電流を発生するチャージポンプ手段と、該チャージポンプ手段の出力電流を積分して電圧に変換する低域通過濾波手段と、該低域通過濾波手段の出力電圧に応じて周波数が変化する発振出力を発生する電圧制御発振手段と、該電圧制御発振手段の出力を分周して上記分周信号を発生する分周手段とからなることを特徴としている。
【００１７】
また、請求項５記載の発明は、請求項４記載の位相同期ループ回路に係り、上記不感帯調整付位相比較手段が、分周信号の周波数が基準信号の周波数より低いときセットして第１の出力信号を発生し、４入力一致検出手段の出力又は第３のラッチ回路のセット時の出力によってリセットする第１のラッチ回路と、基準信号の周波数が分周信号の周波数より低いときセットして第２の出力信号を発生し、４入力一致検出手段の出力又は第４のラッチ回路のセット時の出力によってリセットする第２のラッチ回路と、上記第１のラッチ回路がリセットしたときリセットし、４入力一致検出手段の出力が発生したときセットする第３のラッチ回路と、上記第２のラッチ回路がリセットしたときリセットし、４入力一致検出手段の出力が発生したときセットする第４のラッチ回路と、上記第１のラッチ回路及び第２のラッチ回路のセット時の出力と、上記第３のラッチ回路及び第４のラッチ回路のリセット時の出力とが一致したとき、出力を発生する４入力一致検出手段と、上記４入力一致検出手段の出力端と、上記第３のラッチ回路及び第４のラッチ回路のセット入力端間に挿入された遅延選択手段とからなることを特徴としている。
【００１８】
また、請求項６記載の発明は、請求項４又は５記載の位相同期ループ回路に係り、上記遅延選択手段が、複数個の制御入力のそれぞれに応じて、順次異なる遅延特性を有する複数個の遅延回路のいずれかを選択して入力端と出力端間に接続する回路からなることを特徴としている。
【００１９】
また、請求項７記載の発明は、請求項６記載の位相同期ループ回路に係り、上記遅延選択手段が、複数個の制御入力のそれぞれに応じて選択的にオンになる複数個のスイッチ手段に対して、それぞれのスイッチ手段に直列に零個から順次１個ずつ増加する数のバッファ回路を接続するとともに、該複数個の直列回路のそれぞれの一方の端部を並列に接続して入力端とし、他方の端部を並列に接続して出力端とした回路からなることを特徴としている。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、本発明の第１実施例である位相同期ループ回路の構成を示すブロック図、図２は、本実施例の位相同期ループ回路における、位相差検出部の構成を示す回路図、図３は、本実施例の帯域制限部における、ＬＰＦ回路の具体的構成を示す回路図、図４は、本実施例の位相差検出部における、微小位相差の場合の位相差対出力電流特性を示す図である。
【００２１】
この例のＰＬＬ回路は、図１に示すように、位相比較器１と、チャージポンプ２と、ＬＰＦ３と、ＶＣＯ４と、分周器５と、帯域制限部６とから概略構成されている。図１において、位相比較器１とチャージポンプ２と帯域制限部６とは、位相差検出部１０１を構成している。
また図２においては、位相比較器１，チャージポンプ２，帯域制限部６とからなる位相差検出部１０１の具体的構成が示されている。
この例の位相同期ループ回路において、位相比較器１，チャージポンプ２，ＬＰＦ３，ＶＣＯ４，分周器５は、図８に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
【００２２】
帯域制限部６において、第１のＬＰＦ回路６１と、第２のＬＰＦ回路６２とは同一の構成を有しているので、以下においては、ＬＰＦ回路６１のみについて、その構成と動作とを説明する。
ＬＰＦ回路６１は、図３に示すように、スイッチＳＷ６１０，ＳＷ６１１，ＳＷ６１２，…，ＳＷ６１ｎと、抵抗Ｒ６１１，Ｒ６１２，…，Ｒ６１ｎと、コンデンサＣ６１とからなっている。
【００２３】
コンデンサＣ６１は、ＬＰＦ回路６１の出力ＯＵＴと接地間に並列に接続されている。スイッチＳＷ６１０は、端子Ｄ１からの入力に応じてオンになって、ＬＰＦ回路６１の入力ＩＮと出力ＯＵＴ間を接続する。スイッチＳＷ６１１は、端子Ｄ２からの入力に応じてオンになって、入力ＩＮと出力ＯＵＴ間に直列に抵抗Ｒ６１１を接続する。スイッチＳＷ６１２は、端子Ｄ３からの入力に応じてオンになって、入力ＩＮと出力ＯＵＴ間に直列に抵抗Ｒ６１２を接続する。以下、同様にして、スイッチＳＷ６１ｎは、端子Ｄｎからの入力に応じてオンになって、入力ＩＮと出力ＯＵＴ間に直列に抵抗Ｒ６１ｎを接続する。
【００２４】
図３に示されたＬＰＦ回路においては、端子Ｄ１，Ｄ２，Ｄ３，…，ＤｎにＮビットの並列データを与えることによって、例えばスイッチＳＷ６１０オン時には、入力ＩＮと出力ＯＵＴ間を短絡して接地との間にコンデンサコンデンサＣ６１のみを接続し、スイッチＳＷ６１１オン時には入力ＩＮと出力ＯＵＴ間に、抵抗Ｒ６１１とコンデンサＣ６１とからなるローパスフィルタを接続し、スイッチＳＷ６１２オン時には入力ＩＮと出力ＯＵＴ間に、抵抗Ｒ６１２とコンデンサＣ６１とからなるローパスフィルタを接続し、以下、同様にして、スイッチＳＷ６１ｎオン時には入力ＩＮと出力ＯＵＴ間に、抵抗Ｒ６１ｎとコンデンサＣ６１とからなるローパスフィルタを接続する。さらに複数のスイッチがオンになったときは、それらのスイッチによって接続された複数の抵抗が並列になって、コンデンサＣ６１とからなるローパスフィルタを形成する。このようにして、端子Ｄ１，Ｄ２，Ｄ３，…，Ｄｎの入力に応じたローパス特性を、入力ＩＮと出力ＯＵＴ間に実現することができる。
【００２５】
以下、図１乃至図４を参照して、この例のＰＬＬ回路の動作を説明する。
図１〜図３に示されたＰＬＬ回路では、位相比較器１において、ＶＣＯ４の出力信号ｆｏ  の周波数を分周器５によって分周して得た分周信号ｆｐ  と、基準信号ｆｒ  との位相を比較して、比較結果の位相誤差出力からチャージポンプ２を経て直流化された誤差出力を得て、そしてこの誤差出力をＬＰＦ３を介して積分して得た直流電圧からなる制御信号をＶＣＯ４に帰還して、その出力信号の周波数を制御することによって、位相比較器１の位相誤差出力が零になるように帰還制御が行われて、ＶＣＯ４から基準信号ｆｒ  と位相同期した出力信号ｆｏ  が得られるが、この際、端子Ｄ１，Ｄ２，Ｄ３，…，ＤｎにＮビットの並列データを与えることによって、位相比較器１のナンド回路１２からの位相誤差出力と、ナンド回路１４からの位相誤差出力とは、それぞれＬＰＦ回路６１，６２のローパス特性に応じて帯域制限されて、高周波成分を遮断される。
【００２６】
位相比較器１からの位相誤差出力は、ＰＬＬ回路の位相同期動作が収束しない状態ではパルス幅が広く、従って位相誤差出力の周波数成分は低周波成分が多い。一方、ＰＬＬ回路の位相同期動作が収束に近づいた状態ではパルス幅が狭くなり、従って位相誤差出力の周波数成分は高周波成分が多くなる。
そこで、ＰＬＬ回路６１，６２によって、位相比較器１からの位相誤差出力の高周波成分を減衰させ、低周波成分のみを通過させてチャージポンプ２に与えるようにすることによって、位相差検出部１０１の出力に不感帯を設けて、基準信号ｆｐ  と分周信号ｆｒ  との位相差が少なくなった状態で、ＵＰ信号とＤＯＷＮ信号とが出力されなくなるようにすることができる。
【００２７】
この場合の、微小位相差の場合における位相差検出部１０１の出力特性は、図４に示されるようなものとなり、位相差０の場合を中心としてある範囲内では、出力電流が存在しない不感帯が存在するようになっている。
この場合の不感帯の幅は、ＬＰＦ回路６１，６２の遮断特性によって定まるので、端子Ｄ１，Ｄ２，Ｄ３，…，Ｄｎに与えらるＮビットの並列データを設定することによって、例えば、図４においてＢ１，Ｂ２，Ｂ３で示すように、不感帯の幅を任意に調整することができる。
【００２８】
この例のように、ＰＬＬ回路の位相同期動作に不感帯を設けた場合、不感帯の範囲内では、ＶＣＯから発生するクロック信号の周波数が安定しないで揺動するようになるため、クロック信号の高調波の周波数も変動する。従って受信帯域内に落ちる高調波のスペクトラムが拡散するので、携帯電話装置等におけるクロック信号の高調波に基づくＥＭＩのピークが低減されることになる。
この場合における不感帯の幅は、外部から与えらるＮビットの並列データを適当に設定することによって、クロック信号周波数の変動が、ロジック回路の動作に悪影響を与えない範囲で、任意の種類に調整することができる。
【００２９】
このように、この例のＰＬＬ回路では、位相比較器の出力にＬＰＦ回路を含む帯域制限部を挿入して、位相同期動作に意図的に不感帯を設けることによって、周波数精度をさほど必要としないロジック回路のクロック信号にジッタを持たせて、受信帯域内におけるクロック信号の高調波のスペクトラムを拡散するようにしたので、クロック信号の高調波に基づくＥＭＩを効果的に低減することができる。
【００３０】
◇第２実施例
図５は、本発明の第２実施例である位相同期ループ回路の構成を示すブロック図、図６は、本実施例の位相同期ループ回路における、位相差検出部の構成を示す回路図、図７は、本実施例の位相比較器における、遅延選択回路の具体的構成例を示す回路図である。
【００３１】
この例のＰＬＬ回路は、図５に示すように、不感帯調整付位相比較器１Ａと、チャージポンプ１０２と、ＬＰＦ３と、ＶＣＯ４と、分周器５とから概略構成されている。図５において、位相比較器１Ａとチャージポンプ２とは、位相差検出部１０２を構成している。
この例の位相同期ループ回路において、チャージポンプ２，ＬＰＦ３，ＶＣＯ４，分周器５は、図８に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
【００３２】
位相差検出部１０２において、不感帯調整付位相比較器１Ａは、図６に示すように、第１のラッチ回路を構成するナンド回路１１，１２と、第２のラッチ回路を構成するナンド回路１３，１４と、第３のラッチ回路を構成するナンド回路１５，１６と、第４のラッチ回路を構成するナンド回路１７，１８と、４入力ナンド回路１９Ａと、遅延選択回路２０とからなっている。これらのうち、第１のラッチ回路を構成するナンド回路１１，１２、第２のラッチ回路を構成するナンド回路１３，１４、第３のラッチ回路を構成するナンド回路１５，１６、第４のラッチ回路を構成するナンド回路１７，１８の構成は図９に示された従来例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
【００３３】
不感帯調整付位相比較器１Ａにおいて、４入力ナンド回路１９Ａは、素子を構成するＭＯＳトランジスタのゲート幅を小さくすることによって、予め４入力ナンド回路自体の遅延時間特性が小さくなるように、素子が造られている。
遅延選択回路２０は、位相比較器１Ａにおける４入力ナンド回路１９Ａの出力と、第３のラッチ回路のナンド回路１５及び第４のラッチ回路のナンド回路１７との接続点間に接続されていて、図７に示すように、スイッチＳＷ２００，ＳＷ２０１，ＳＷ２０２，ＳＷ２０３，…，ＳＷ２０ｎと、バッファＢ２０１、バッファＢ２０２１，Ｂ２０２２、バッファＢ２０３１，Ｂ２０３２，Ｂ２０３３、…、バッファＢ２０ｎ１，…，Ｂ２０ｎｎとからなっている。
【００３４】
スイッチＳＷ２００は、端子Ｄ１からの入力に応じてオンになって、遅延選択回路２０の入力ＩＮと出力ＯＵＴ間を接続する。スイッチＳＷ２０１は、端子Ｄ２からの入力に応じてオンになって、入力ＩＮと出力ＯＵＴ間にバッファＢ２０１を接続する。スイッチＳＷ２０２は、端子Ｄ３からの入力に応じてオンになって、入力ＩＮと出力ＯＵＴ間にバッファＢ２０２１，Ｂ２０２２を直列に接続する。スイッチＳＷ２０３は、端子Ｄ４からの入力に応じてオンになって、入力ＩＮと出力ＯＵＴ間にバッファＢ２０３１，Ｂ２０３２，Ｂ２０３３を直列に接続する。以下、同様にして、スイッチＳＷ２０ｎは、端子Ｄｎからの入力に応じてオンになって、入力ＩＮと出力ＯＵＴ間にバッファＢ２０ｎ１，…，Ｂ２０ｎｎを直列に接続する。
【００３５】
図７に示された遅延選択回路２０においては、端子Ｄ１，Ｄ２，Ｄ３，…，ＤｎにＮビットの並列データを与えることによって、例えばスイッチＳＷ２００オン時には入力ＩＮと出力ＯＵＴ間を短絡し、スイッチＳＷ２０１オン時には入力ＩＮと出力ＯＵＴ間に、バッファＢ２０１を接続し、スイッチＳＷ２０２オン時には入力ＩＮと出力ＯＵＴ間に、バッファＢ２０２１，Ｂ２０２２を接続する等のように、端子Ｄ１，Ｄ２，Ｄ３，…，Ｄｎの入力に応じて、入力ＩＮと出力ＯＵＴ間を短絡し、又は異なる数のバッファを直列に接続することによって、入力ＩＮと出力ＯＵＴ間に異なる種類の遅延時間特性を実現する。
【００３６】
以下、図５乃至図７を参照して、この例のＰＬＬ回路の動作を説明する。
図５〜図７に示されたＰＬＬ回路では、不感帯調整付位相比較器１Ａにおいて、ＶＣＯ４の出力信号ｆｏ  の周波数を分周器５によって分周して得た分周信号ｆｐ  と、基準信号ｆｒ  との位相を比較して、比較結果の位相誤差出力からチャージポンプ２を経て直流化された誤差出力を得て、この誤差出力をＬＰＦ３を介して積分して得た直流電圧からなる制御信号をＶＣＯ４に帰還して、その出力信号の周波数を制御することによって、位相比較器１Ａの位相誤差出力が零になるように帰還制御が行われて、ＶＣＯ４から基準信号ｆｒ  と位相同期した出力信号ｆｏ  が得られるが、この際、端子Ｄ１，Ｄ２，Ｄ３，…，ＤｎにＮビットの並列データを与えることによって、不感帯調整付位相比較器１Ａにおける４入力ナンド回路１９Ａの出力と、第３のラッチ回路のナンド回路１５及び第４のラッチ回路のナンド回路１７との接続点間の遅延時間が、そのときの遅延選択回路２０の遅延特性に応じて変化する。
【００３７】
位相差検出部１０２では、４入力ナンド回路１９Ａからの帰還信号を遅延選択回路２０において遅延させてナンド回路１５とナンド回路１７との接続点に与えることによって、遅延選択回路２０の遅延時間が大きいほど、不感帯調整付位相比較器１Ａでの位相差検出のタイミングと比べて、ナンド回路１５，１６からなる第３のラッチ回路及びナンド回路１６，１７からなる第４のラッチ回路のリセットのタイミングが遅れる結果、位相差検出部１０２から出力されるＵＰ信号とＤＯＷＮ信号の不感帯の幅が減少する傾向となるが、逆に遅延選択回路２０の遅延時間が小さいときは、位相差検出部１０２の不感帯の幅が大きくなる。
【００３８】
そこで、遅延選択回路２０に与えるＮビットの並列データの設定によって、位相差検出部１０２の出力に適当な幅の不感帯を設けて、分周信号ｆｒ  と基準信号ｆｐ  との位相差がある程度小さくなった状態では、ＵＰ信号とＤＯＷＮ信号とが出力されないようにすることができる。
このときの、微小位相差の場合の位相差検出部１０２の出力特性は、図４に示されたものと同様になり、位相差０の場合を中心としてある範囲内では、出力電流が存在しない不感帯が存在するようになる。
この場合の不感帯の幅は、遅延選択回路２０によって与えられる遅延時間特性によって定まるので、端子Ｄ１，Ｄ２，Ｄ３，…，Ｄｎに与えらるＮビットの並列データを設定することによって、例えば、図４においてＢ１，Ｂ２，Ｂ３で示すように、不感帯の幅を任意に調整することができる。
【００３９】
この例のように、ＰＬＬ回路の位相同期動作に不感帯を設けた場合、不感帯の範囲内では、ＶＣＯから発生するクロック信号の周波数が安定しないで揺動するようになるため、クロック信号の高調波の周波数も変動する。従って受信帯域内に落ちる高調波のスペクトラムが拡散するので、携帯電話装置等におけるクロック信号の高調波に基づくＥＭＩのピークが低減されることになることは、第１実施例の場合と同様であり、外部から与えらるＮビットの並列データを設定することによって、クロック信号周波数の変動が、ロジック回路の動作に悪影響を与えない範囲で、不感帯の幅を任意の種類に調整することができる。
【００４０】
このように、この例のＰＬＬ回路では、位相比較器内の遅延選択回路における遅延時間特性を調整して、位相同期動作に意図的に不感帯を設けることによって、周波数精度をさほど必要としないロジック回路のクロック信号にジッタを持たせて、受信帯域内におけるクロック信号の高調波のスペクトラムを拡散するようにしたので、クロック信号の高調波に基づくＥＭＩを効果的に低減することができる。
なお、第１実施例の場合は、帯域制限部において２個のＬＰＦ回路を必要とするとともに、この２個のＬＰＦ回路の帯域遮断特性を合わせる必要があったが、第２実施例では、遅延調整回路が１個だけなので、素子面積を小さくできるとともに、２つの回路の特性を相対的に合わせる必要があるという問題も生じない。
【００４１】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第１実施例において、不感帯を有しない位相比較器は、図２に示された回路に限るものでなく、分周信号と基準信号との相互間の周波数の高低に応じて特定の極性の位相差検出信号を出力できるものであれば、どのような回路形式のものであってもよい。また、位相比較器は、ナンド回路からなるものとして説明したが、これに限るものでなく、他の回路要素を用いたものでもよく、また論理も負論理に限らず正論理であってもよい。
【００４２】
【発明の効果】
以上説明したように、本発明の位相同期ループ回路によれば、位相差検出部において、その動作に不感帯を設けて、分周信号と基準信号との位相差が小さい範囲内では位相差検出出力を発生しないようにしたので、クロック信号の周波数安定度をそれほど必要としないロジック制御回路に供給するクロック信号にある程度のジッタを持たせることによって、クロック信号の高調波のスペクトラムを拡散することができ、従って、携帯電話装置等において受信帯域内に発生するＥＭＩを低減することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例である位相同期ループ回路の構成を示すブロック図である。
【図２】同実施例の位相同期ループ回路における、位相差検出部の構成を示す回路図である。
【図３】同実施例の帯域制限部における、ＬＰＦ回路の具体的構成を示す回路図である。
【図４】同実施例の位相差検出部における、微小位相差の場合の位相差対出力電流特性を示す図である。
【図５】本発明の第２実施例である位相同期ループ回路の構成を示すブロック図である。
【図６】同実施例の位相同期ループ回路における、位相差検出部の構成を示す回路図である。
【図７】同実施例の位相比較器における、遅延選択回路の具体的構成例を示す回路図である。
【図８】従来の位相同期ループ回路の基本的な構成を示すブロック図である。
【図９】従来の位相同期ループ回路における、位相差検出部の構成例を示す回路図である。
【図１０】従来の位相差検出部における、微小位相差の場合の位相差対出力電流特性を示す図である。
【符号の説明】
１        位相比較器（位相比較手段）
１Ａ      不感帯調整付位相比較器（不感帯調整付位相比較手段）
１１，１２，１３，１４，１５，１６，１７，１８      ナンド回路
１９，１９Ａ      ４入力ナンド回路（４入力一致検出手段）
２０              遅延調整回路（遅延選択手段）
２        チャージポンプ（チャージポンプ手段）
２１      ＰｃｈＭＯＳトランジスタ
２２      ＮｃｈＭＯＳトランジスタ
２３      インバータ
３        ＬＰＦ（低域通過濾波手段）
４        ＶＣＯ（電圧制御発振手段）
５        分周器（分周手段）
６        帯域制限部（帯域制限手段）
６１      ＬＰＦ回路
６２      ＬＰＦ回路
１０１，１０２      位相差検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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