(57)【要約】【課題】ドレイン電流を増大することが可能でリーク電流の増加は低減できる、半導体装置と半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、（ａ）活性領域の各々を横断するゲート電極を形成し、ゲート電極の両側の活性領域内にソース／ドレインのエクステンション領域を形成する工程と、（ｂ）エッチング特性の異なる第１および第２の絶縁膜を堆積し、異方性エッチングを行なってゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｃ）第１の絶縁膜に対して選択的エッチングを行ない、引込部を形成する工程と、（ｄ）イオン注入により、シリコン基板にソース／ドレイン領域を形成する工程と、（ｅ）シリサイド化可能な金属を堆積し、シリサイド化反応を生じさせてシリサイド領域を形成する工程と、を含む。【選択図】　図５
2004127957.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板に画定された複数の活性領域の各々を横断するゲート電極を形成し、ゲート電極の両側の活性領域内にソース／ドレインのエクステンション領域を形成する工程と、
（ｂ）前記ゲート電極の側壁を覆って、前記シリコン基板上に、エッチング特性の異なる第１および第２の絶縁膜を堆積し、異方性エッチングを行なって前記各ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの第１の絶縁膜に対して選択的エッチングを行ない、前記第２の絶縁膜表面より引き込んだ引込部をゲート電極側およびシリコン基板側に形成する工程と、
（ｄ）前記サイドウォールスペーサをマスクとしたイオン注入により、シリコン基板にソース／ドレイン領域を形成する工程と、
（ｅ）シリサイド化可能な金属を前記半導体基板上に堆積し、シリサイド化反応を生じさせてシリサイド領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜は酸化シリコンで形成され、前記第２の絶縁膜は窒化シリコンで形成され、前記工程（ｃ）は希釈弗酸水溶液で酸化シリコンを選択的にウエットエッチングする請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数の活性領域はｎチャネル用領域とｐチャネル用領域を含み、前記工程（ｄ）はｎチャネル用領域に対しｎ型不純物を斜めイオン注入する工程を含み、ｐチャネル用領域に対しては、前記斜めイオン注入より基板法線に近い角度でのみｐ型不純物をイオン注入する請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｅ）は、前記サイドウォールスペーサ側面の引込部にも入り込むようにＣｏまたはＮｉをスパッタリングし、前記引込部下方のシリコン基板にもシリサイド領域を形成し、前記サイドウォールスペーサ外側のシリコン基板により厚いシリサイド領域を形成する請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
ａ）シリコン基板に画定された複数の活性領域の各々を横断するゲート電極を形成し、ゲート電極の両側の活性領域内にソース／ドレインのエクステンション領域を形成する工程と、
（ｂ）前記ゲート電極の側壁を覆って、前記シリコン基板上に、エッチング特性の異なる第１および第２の絶縁膜を堆積し、異方性エッチングを行なって前記各ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの第１の絶縁膜に対して選択的エッチングを行ない、前記第２の絶縁膜表面より引き込んだ引込部をサイドウォールスペーサ側面および上面に形成する工程と、
（ｄ）前記サイドウォールスペーサをマスクとしたイオン注入により、シリコン基板にソース／ドレイン領域を形成する工程と、
（ｆ）前記引込部にも入り込み、引込部を埋め戻すように前記シリコン基板上に第３の絶縁膜を堆積する工程と、
を含む半導体装置の製造方法。
【請求項６】
前記複数の活性領域はｎチャネル用領域とｐチャネル用領域を含み、前記工程（ｄ）はｎチャネル用領域に対しｎ型不純物を斜めイオン注入する工程を含み、ｐチャネル用領域に対しては前記斜めイオン注入より基板法線に近い角度でのみｐ型不純物をイオン注入する請求項５記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）の後、
（ｅ）シリサイド化可能な金属を、前記サイドウォールスペーサ側面の引き込む部にも入り込むようにシリコン基板上にスパッタリングし、シリサイド化反応を生じさせてシリサイド領域を形成する工程、
を含む請求項５または６記載の半導体装置の製造方法。
【請求項８】
複数の活性領域を有するシリコン基板と、
前記各活性領域を横断してシリコン基板上に形成された絶縁ゲート電極と、
前記絶縁ゲート電極側壁上に形成され、エッチング特性の異なる第１および第２の絶縁膜の積層で形成され、第１の絶縁膜の端面が第２の絶縁膜表面から引き込んだ引込部を有するサイドウォールスペーサと、
前記引込部下のシリコン基板表面に形成されたシリサイド領域と、その外側のシリコン基板表面に形成され、より厚さの大きいシリサイド領域と、
を有する半導体装置。
【請求項９】
前記絶縁ゲート電極が多結晶シリコン層を含み、前記サイドウォールスペーサ上方の引込部に接する多結晶シリコンがシリサイド化されている請求項８記載の半導体装置。
【請求項１０】
さらに、前記引込部を埋め戻して、シリコン基板上に堆積させた第３の絶縁膜を有する請求項８または９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置と半導体装置の製造方法に関し、特に微細化されたＭＯＳトランジスタを有する、半導体装置と半導体装置の製造方法に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）において、ＭＯＳトランジスタはさらに微細化される。一般的なＭＯＳトランジスタは、ゲート電極側壁上にサイドウォールスペーサを有し、サイドウォールスペーサ下方にソース／ドレインのエクステンション領域、その外側により高濃度のソース／ドレイン領域を有する。サイドウォールスペーサには、一般的にある程度以上の厚さが要求される。
【０００３】
ゲート長の短縮化と共にソース／ドレイン領域の接合深さは浅くなる。トランジスタのオフ時に流れる電流を低減するため、ソース／ドレインのエクステンション領域下方又はエクステンション領域を取り囲んで逆導電型のポケット領域が形成されるようになった。
【０００４】
微細化が進むと、相対的にソース・ドレイン間抵抗が高くなり、ドレイン電流が取り難くなる傾向がある。ドレイン電流を増大させるために、ソース／ドレインの抵抗を低減することが望まれる。ソース／ドレイン領域上にシリサイド領域を形成すると、シリコンより低抵抗のシリサイドの作用によりソース／ドレインの抵抗を低減することが可能である。
【０００５】
しかし、シリサイド領域は接合リーク電流の原因ともなる。例えばＣｏシリサイドは、作り方によってスパイクを形成し、点状にも分布したリーク電流源を作り得る。
【０００６】
【発明が解決しようとする課題】
ＭＯＳトランジスタの微細化と共に、ＭＯＳトランジスタの特性の向上が制限され、新たな課題が生じるようになった。
【０００７】
本発明の目的は、ＭＯＳトランジスタの特性を向上することが可能な新たな構成を有する、半導体装置と半導体装置の製造方法を提供することである。
本発明の他の目的は、ドレイン電流を増大することが可能でリーク電流の増加は低減できる、半導体装置と半導体装置の製造方法を提供することである。
【０００８】
本発明のさらに他の目的は、マスク枚数を増加することなくＭＯＳトランジスタの特性を向上することが可能な、半導体装置の製造方法と半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明の１観点によれば、（ａ）シリコン基板に画定された複数の活性領域の各々を横断するゲート電極を形成し、ゲート電極の両側の活性領域内にソース／ドレインのエクステンション領域を形成する工程と、（ｂ）前記ゲート電極の側壁を覆って、前記シリコン基板上に、エッチング特性の異なる第１および第２の絶縁膜を堆積し、異方性エッチングを行なって前記各ゲート電極側壁上にサイドウォールスペーサを形成する工程と、（ｃ）前記サイドウォールスペーサの第１の絶縁膜に対して選択的エッチングを行ない、前記第２の絶縁膜表面より引き込んだ引込部をゲート電極側およびシリコン基板側に形成する工程と、（ｄ）前記サイドウォールスペーサをマスクとしたイオン注入により、シリコン基板にソース／ドレイン領域を形成する工程と、（ｅ）シリサイド化可能な金属を前記半導体基板上に堆積し、シリサイド化反応を生じさせてシリサイド領域を形成する工程と、を含む半導体装置の製造方法が提供される。
【００１０】
本発明の他の観点によれば、複数の活性領域を有するシリコン基板と、前記各活性領域を横断してシリコン基板上に形成された絶縁ゲート電極と、前記絶縁ゲート電極側壁上に形成され、エッチング特性の異なる第１および第２の絶縁膜の積層で形成され、第１の絶縁膜の端面が第２の絶縁膜表面から引き込んだ引込部を有するサイドウォールスペーサと、前記引込部下のシリコン基板表面に形成されたシリサイド領域と、その外側のシリコン基板表面に形成され、より厚さの大きいシリサイド領域と、を有する半導体装置が提供される。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
図１（Ａ）〜図６（Ｗ）は、本発明の第１の実施例による半導体装置の製造方法を示す。
【００１２】
図１（Ａ）に示すように、例えばｐ型のシリコン基板１の表面上に、熱酸化により例えば厚さ１０ｎｍバッファシリコン酸化膜２を形成し、その上に化学気相堆積（ＣＶＤ）により例えば厚さ１００〜１５０ｎｍ窒化シリコン膜３を堆積する。窒化シリコン膜３の上に、ホトレジスト層を塗布し、露光現像して素子分離領域形成用のレジストパターン４を形成する。レジストパターン４は、素子分離領域に対応する領域に開口５ａを有する。
【００１３】
図１（Ｂ）に示すように、レジストパターン４をマスクとして、窒化シリコン膜３、酸化シリコン膜２をエッチングし、さらにシリコン基板１をエッチングして例えば深さ５００ｎｍのトレンチ６を形成する。なお、窒化シリコン膜、酸化シリコン膜のエッチングは、ＣＦ４，ＣＨＦ３，Ａｒの混合ガスをエッチングガスとして用いる。シリコン基板のエッチングはＨＢｒ、Ｏ２の混合ガスをエッチングガスとして用いる。その後、レジストパターン４は、除去する。
【００１４】
図１（Ｃ）に示すように、トレンチ６に露出したシリコン基板１表面上に、熱酸化により例えば厚さ１０ｎｍの酸化シリコン膜７を形成する。
図１（Ｄ）に示すように、酸化シリコン膜７が形成されたトレンチ６を埋め込むように、例えば高密度プラズマ（ＨＤＰ）ＣＶＤにより、酸化シリコン膜９を例えば厚さ５００ｎｍ堆積する。酸化シリコン膜９は、下地表面の凹凸に従い、凹凸のある表面を形成する。
【００１５】
図２（Ｅ）に示すように、化学機械研磨（ＣＭＰ）により、表面の酸化シリコン膜９を研磨し、平坦な表面を形成する。ＣＭＰは、窒化シリコン膜３で停止させる。その後、窒素（Ｎ２）雰囲気中１０００℃でアニールを行ない、埋め込み酸化シリコン膜９の緻密化を行なう。
【００１６】
図２（Ｆ）に示すように、トレンチ形成用のマスクとして用いた窒化シリコン膜３を熱燐酸でウエットエッチングして除去する。
図２（Ｇ）に示すように、レジストパターンを用いてｐ型イオン注入、ｎ型イオン注入をそれぞれ行い、活性領域にｐ型ウエル１０ｐ及びｎ型ウエル１０ｎを形成する。
【００１７】
表面上の酸化シリコン膜を除去し、新たに熱酸化によりゲート絶縁膜として酸化シリコン膜１１を例えば厚さ２ｎｍ形成する。
図２（Ｈ）に示すように、ゲート絶縁膜１１の上に、例えば６００℃程度の温度で、低圧（ＬＰ）ＣＶＤにより、多結晶シリコン層１２を例えば厚さ１００ｎｍ形成する。なお、多結晶シリコン膜１２は、ノンドープシリコン膜でも、不純物をドープしたシリコン膜でも良い。不純物をドープしたシリコン膜の場合は、ｎチャネルＭＯＳトランジスタを形成する領域にはリン（Ｐ）をドープし、ｐチャネルＭＯＳトランジスタを形成する領域はボロン（Ｂ〉をドープする。
【００１８】
図３（Ｉ）に示すように、多結晶シリコン層１２の上に、ホトレジスト層を塗布し、露光現像してレジストパターン１３を形成する。レジストパターン１３は、ゲート電極の形状に対応した形状を有する。レジストパターン１３をマスクとし、多結晶シリコン層１２をエッチングする。異方性エッチングにより多結晶シリコン層１２をゲート電極形状にパターニングした後、レジストパターン１３を除去する。
【００１９】
図３（Ｊ）は、形成されたゲート電極１２の形状を示す。
図３（Ｋ）に示すように、シリコン基板表面上にホトレジスト層を塗布し、露光現像してｐチャネルＭＯＳトランジスタ領域を覆うレジストパターン１４を形成する。露出したｎチャネルＭＯＳトランジスタ領域にｐ型不純物、例えばＢをイオン注入し、ポケット領域１６ｐを形成し、ｎ型不純物をポケット領域よりも高濃度にイオン注入し、ソース／ドレインのエクステンション領域１５ｎを形成する。なお、エクステンション領域とポケット領域のイオン注入の順序は任意でよい。このようにして、ｎチャネルＭＯＳトランジスタのエクステンション領域とそれを取り囲むポケット領域が形成される。その後レジストパターン１４は除去する。
【００２０】
図３（Ｌ）に示すように、ｎチャネルＭＯＳトランジスタ領域を覆うレジストパターン１７を形成する。露出したｐチャネルＭＯＳトランジスタ領域に対し、ｐ型不純物、ｎ型不純物のイオン注入を行ない、エクステンション領域１５ｐ、ポケット領域１６ｎを形成する。その後レジストパターン１７は除去する。なお、図１（Ａ）〜３（Ｌ）の工程は、公知の工程であり、同様の構成を作成する他の公知の方法を用いてもよい。
【００２１】
図４（Ｍ）に示すように、シリコン基板表面上に、低圧（ＬＰ）ＣＶＤにより、例えば厚さ１０ｎｍの酸化シリコン膜を、テトラエトキシシラン（ＴＥＯＳ）、Ｏ２ガスをソースガスとして基板温度６００℃で反応させ、堆積させる。堆積したシリコン酸化膜１８の上に、ＬＰＣＶＤにより、例えば厚さ９０ｎｍの窒化シリコン膜１９を、ＳｉＣｌ２Ｈ２、ＮＨ３ガスをソースガスとし、基板温度６００℃程度の温度で反応させ、堆積させる。
【００２２】
Ｓｉのソースガスとしては、ジクロルシラン（ＳｉＣｌ２Ｈ２）の代りに、シラン（ＳｉＨ４）、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）等を用いても良い。なお、１層目の酸化シリコン膜１８、２層目の窒化シリコン膜１９の厚さは上述の例に限らない。例えば、厚さ約２０ｎｍの酸化シリコン膜１８を堆積し、その上に厚さ８０ｎｍの窒化シリコン膜１９を堆積してもよい。
【００２３】
図４（Ｎ）に示すように、積層した絶縁膜に対し、リアクティブイオンエッチング（ＲＩＥ）によりドライエッチングを行い、ゲート電極１２側壁上にのみ絶縁膜積層を残す。ゲート電極１２の側壁上に、厚さ１００ｎｍのサイドウォールスペーサ２０が形成される。サイドウォールスペーサ２０は、酸化シリコン膜１８、窒化シリコン１９のように、エッチング特性の異なる絶縁膜の積層で形成されている。
【００２４】
図４（Ｏ）に示すように、絶縁膜積層で形成されたサイドウオールスペーサ２０に対し、下側の絶縁膜をエッチングするウエットエッチングを行なう。例えば、ＨＦ：Ｈ２Ｏ＝１：２００の希フッ酸水溶液を用い、約１７５秒のエッチングを行うことにより、３０ｎｍのサイドエッチングを行なう。なお、エッチング深さはエッチング時間を制御することによって制御できる。例えば、１１０秒のエッチングを行なえば、約２０ｎｍのサイドエッチングが行われる。
【００２５】
なお、サイドウォールスペーサ２０の側面に露出した酸化シリコン膜１８がエッチングされると共に、サイドウォールスペーサ２０の上面に露出した酸化シリコン膜１８も同様にエッチングされる。このようにして、側部下方及び上方に引込部２９を有するサイドウォールスペーサが形成される。効果的な引込部を形成するために、酸化シリコン膜１８は、少なくとも１０ｎｍ以上エッチングすることが好ましい。なお、過度にサイドエッチングを行なうと、サイドウォールスペーサの機能自体が損なわれる可能性がある。このため、サイドエッチングはサイドウォールスペーサの厚さの０．４倍程度までとすることが好ましい。又、サイドウォールスペーサ２０の幅は、３０ｎｍ以上とすることが好ましい。
【００２６】
図４（Ｐ）に示すように、ｐチャネルＭＯＳトランジスタ領域を覆うレジストパターン２１を形成し、露出したｎチャネルＭＯＳトランジスタ領域に対し、リン（Ｐ）、砒素（Ａｓ）等のｎ型不純物をイオン注入し、ｎ型拡散層２２を形成する。なお、基板法線から例えば３０度傾いた斜めイオン注入を行ない、ソース／ドレイン領域２２をサイドウォールスペーサよりもゲート電極に近づけて形成してもよい。その後、レジストパターン２１は除去する。
【００２７】
図５（Ｑ）に示すように、新たにｎチャネルＭＯＳトランジスタ領域を覆うレジストパターン２３を形成し、ｐチャネルＭＯＳトランジスタ領域を露出する。ｐ型不純物としてボロン（Ｂ〉や弗化ボロン（ＢＦ２）をイオン注入し、ｐ型ソース／ドレイン領域２４を形成する。ｐ型不純物のＢは、ｎ型不純物のＰやＡｓよりも拡散しやすい性質を有する。ｎ型不純物を斜めイオン注入しても、ｐ型不純物Ｂは垂直方向にイオン注入する。その後、レジストパターン２３は除去する。
【００２８】
図５（Ｒ）に示すように、例えば１０００℃で１０秒間活性化アニールを行うことにより、不純物注入領域の不純物を活性化する。
図５（Ｓ）に示すように、不純物注入領域を形成したシリコン基板に対し、シリサイド化可能な金属、例えばコバルト（Ｃｏ）を堆積する。例えばＣｏターゲットを用い、２５０Ｗ程度のＤＣバイアスを印加したスパッタリングを行って、厚さ約５ｎｍのＣｏ膜３０をスパッタリングする。この時、スキャッタリング等により、引込部２９内にも薄いＣｏ膜３０ｘが堆積する。次にＴｉＮターゲットを用い、９０００Ｗ程度のＤＣバイアスを印加し、ＴＩＮ膜を厚さ約３０ｎｍ堆積する。
【００２９】
図５（Ｔ）に示すように、窒素雰囲気中で例えば５００℃程度、３０秒間の低温アニーリングを行ない、Ｃｏの一次シリサイド化反応を生じさせる。未反応のシリサイド化可能金属を例えば過酸化アンモニアと過硫酸との混合液により除去する。次に、例えば７００℃程度の高温アニーリングを窒素雰囲気中で約３０秒間行い、２次シリサイド化反応を行わせる。このようにして、低抵抗のシリサイド層２５を形成する。なお、コバルトシリサイドの代りにニッケルシリサイドを形成しても良い。このようにして、シリコン基板１の露出したシリコン表面及びゲート電極１２の露出した多結晶シリコン層表面にシリサイド領域２５、２５ｇが形成される。
【００３０】
図６（Ｕ）は、シリサイド化工程の詳細を示す。サイドウォールスペーサ２０は、下層の酸化シリコン層１８と、上層の窒化シリコン層１９の積層で形成され、下層の酸化シリコン層１８はサイドエッチングされて引込部２９が形成されている。このようなゲート電極構造に対し、Ｃｏのスパッタリングを行うと、斜め方向から飛来するＣｏは、サイドウォールスペーサ２０に形成された引込部２９内部にも入り込む。また、基板表面でスキャッタリング等されたＣｏも引込部２９に入り込む。このようにして、引込部内にもＣｏ膜３０ｘが堆積する。
【００３１】
但し、引込部２９内部に堆積されるコバルトの量は露出した表面に堆積されるコバルトの量に較べて少ない。その後、アニーリングを行うと、シリサイド化反応が生じ、シリサイド領域２５が形成される。引込部下面にも侵入したコバルトに対応して浅いシリサイド領域２５ｘが形成される。シリサイド領域２５ｘが形成されることにより、エクステンション領域１５の抵抗が低減する。
【００３２】
なお、第１絶縁層１８の厚さにより、引込部に入り込むシリサイド化可能金属の量は変化する。酸化シリコン層１８を厚さ２０ｎｍ程度とすると、引込部にもかなりの量のコバルトが入り込み、シリサイド領域２５ｘが形成される。酸化シリコン層１８の厚さを薄くすると、入り込むコバルトの量は減少する。なお、コバルトの代りにニッケルを用いても、ほぼ同様の特性が実現できる。
【００３３】
図６（Ｖ）に示すように、例えば窒化シリコン膜で形成された絶縁層２７をＣＶＤにより基板表面に堆積する。窒化シリコン膜２７は、引込部にも十分入り込み、引込部を埋め込む。さらに、基板表面上に酸化シリコン等の絶縁層２８を堆積する。絶縁像２８は、ゲート電極を埋め込んで層間絶縁膜を形成する。なお、層間絶縁膜として公知の種々の構成を採用しても良い。
【００３４】
図６（Ｗ）は、上述の実施例に従って作成したサンプルの断面を撮像したＳＥＭ顕微鏡写真を示す。サイドウォールスペーサの下層絶縁膜は厚さ約２０ｎｍの酸化シリコン層で形成し、第２絶縁層は厚さ約８０ｎｍの窒化シリコン層で形成した。基板表面及びゲート電極の上方に白く見える領域はシリサイド領域である。基板表面のシリサイド領域は、引込部下方の浅い領域と、サイドウォールスペーサよりも外側の厚い領域とにより構成されている。
【００３５】
引込部下方のシリサイド領域が浅く形成されることにより、エクステンション領域の抵抗が低減され、かつリーク電流が増大することが防止される。サイドウォールスペーサ外側の厚いシリサイド領域は、ソース／ドレイン領域の抵抗を効率的に低減させる。
【００３６】
又、ゲート電極は、上方からシリサイド反応を受けるのみならず、引込部に露出した側面からもシリサイド化反応を受け、厚いシリサイド領域が形成される。このように厚いシリサイド領域が形成されることにより、ゲート電極の抵抗は効率的に低減する。
【００３７】
図６（Ｘ）は、図６（Ｗ）に示すサンプルの特性を示す。なお、比較のため引込部のないサンプルも形成し、同様に特性を測定した。図中、横軸は、オン時のドレイン電流を示し、縦軸はオフ時のドレイン電流を示す。
【００３８】
＃０６の曲線が引込部を形成しなかったサンプルの特性を示し、＃０７の曲線が引込部を形成したサンプルの特性を示す。図から明らかなように同一オフ電流に対するオン電流が向上し、ドレイン電流が増大することが分かる。
【００３９】
このように、第１の実施例によれば、サイドウォールスペーサをエッチング特性の異なる複数の絶縁層の積層で形成し、下層の絶縁層をサイドエッチングすることにより、サイドウォールスペーサに入り込んだ引込部で基板表面が露出する。コバルト膜をスパッタリングすると、引込部の基板表面上にも薄くコバルト膜が形成される。コバルト膜のシリサイド化反応を行わせると、サイドウォールスペーサ外に厚いシリサイド層、引込部下方に薄いシリサイド層が形成される。
【００４０】
シリサイド層が形成されることにより、ソース／ドレインのエクステンションの抵抗を低減することができる。エクステンション上のシリサイド層は薄くなるので、リーク電流の増加を低減できる。
【００４１】
図７（Ａ）〜図８（Ｈ）は、本発明の第２の実施例による半導体装置の製造方法を示す断面図である。
図７（Ａ）は、図１（Ａ）〜図４（Ｍ）の工程を経た半導体基板の構造を示す。すなわち、図４（Ｏ）の構造と同様である。ゲート電極１２ｎ、１２ｐの側壁上に、酸化シリコン層１８、窒化シリコン層１９の積層からなるサイドウォールスペーサ２０が形成され、第１層の酸化シリコン層１８が約３０ｎｍサイドエッチングされた状態を示している。なお、サイドウォールスペーサの側面からのサイドエッチングと共に、サイドウォールスペーサ上面からのエッチングも進み、サイドウォールスペーサ側方と上方に引込部２９が形成されている。
【００４２】
図７（Ｂ）に示すように、ｐチャネルＭＯＳトランジスタ領域をレジストパターン２１で覆い、ｎチャネルＭＯＳトランジスタ領域にｎ型不純物、例えば燐（Ｐ）や砒素（Ａｓ）を基板法線方向より３０度傾いた方向から斜めイオン注入する。なお、斜めイオン注入は、例えば基板面内で対称な４方向より行なう。サイドウォールスペーサ２０の第１層１８がサイドエッチングされているため、引込部に斜めイオン注入されたｎ型不純物は引込部下方に効率的に注入される。このため、形成される高濃度領域２２ｏ間の距離が短くなる。
【００４３】
図７（Ｃ）に示すように、さらに同一のレジストパターンをマスクとし、ｎ型不純物、例えば燐（Ｐ）や、砒素〈Ａｓ〉を基板法線方向からイオン注入する。サイドウォールスペーサ２０側方に、さらに高濃度領域２２ｎが形成される。なお、ソース／ドレイン抵抗を低減するために、斜めイオン注入と垂直イオン注入とを重ねて行なう場合を説明したが、斜めイオン注入のみによりソース／ドレイン領域を形成してもよい。その後レジストパターン２１は除去する。
【００４４】
図７（Ｄ）に示すように、ｎチャネルＭＯＳトランジタ領域を覆うレジストパターン２３を形成する。露出しているｐチャネルＭＯＳトランジスタ領域に対し、基板法線方向からｐ型不純物、例えばボロン（Ｂ）や弗化ボロン（ＢＦ２）をイオン注入し、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域２４を形成する。その後レジストパターン２３は除去する。
【００４５】
図８（Ｅ）に示すように、イオン注入を終了した半導体基板に対し、例えば１０００℃、１０秒間の活性化アニールを行い、イオン注入された不純物を電気的に活性化する。
【００４６】
図８（Ｆ）に示すように、コバルトターゲットを用い、基板表面にコバルト層３０をスパッタリングする。スパッタリングされたコバルトは、サイドウォールスペーサ側方の引込部内にも入り込んで薄いコバルト層３０を形成する。コバルト層は、例えば平坦部上で約５ｎｍ堆積する。次に、ＴｉＮ層３１を例えば厚さ３０ｎｍスパッタリングで堆積する。
【００４７】
図８（Ｇ）に示すように、スパッタリング後、例えば５００℃程度のアニーリングを、窒素雰囲気中で約３０秒間行い、堆積されたコバルト層の１次シリサイド化反応を行う。次に、ＴｉＮ層と未反応のコバルト膜を例えば過酸化アンモニアと過硫酸との混合液により除去する。その後、例えば７００℃程度のアニーリングを、窒素雰囲気中で約３０秒間行い、２次シリサイド化反応を行わせる。このようにして、低抵抗のシリサイド層２５が形成される。なお、コバルトの代りにニッケルを用いることも可能である。
【００４８】
図８（Ｈ）に引込部を形成したサイドウォールスペーサに対する斜めイオン注入の詳細を示す。サイドウォールスペーサ２０は、下層の酸化シリコン層１８が例えば深さ約２０ｎｍサイドエッチングされている。斜めイオン注入されるｎ型不純物は、引込部において絶縁層に遮られることなく基板表面に侵入することが可能となる。このため、引込部の高さに応じてゲート電極により近づけた不純物注入領域を形成することが出来る。
【００４９】
ｐ型不純物のＢの拡散に対し、ｎ型不純物のＰやＡｓは拡散する程度が低く、同一条件でｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを作成すると、ｎチャネルＭＯＳトランジスタのソース・ドレイン間距離はｐチャネルＭＯＳトランジスタのソース・ドレイン間距離よりも長くなってしまう。ｎチャネルＭＯＳトランジスタに斜めイオン注入を行うことによりｎチャネルＭＯＳトランジスタのソース・ドレイン間距離を短縮することができ、ＣＭＯＳトランジスタのバランスをとることが容易になる。
【００５０】
その後のシリサイド化反応により、サイドウォークスペーサ外方のシリサイド領域２５と、引込部下の浅いシリサイド領域２５ｘが形成され、ソース／ドレイン間の抵抗をさらに低減する。この効果は第１の実施例と同様である。
【００５１】
図９（Ａ）は、上述の実施例により、シリサイド領域を設けた場合のソース−ドレイン間抵抗の構成を概略的に示す。ソース／ドレインのエクステンション領域と高濃度ソース／ドレイン領域とが形成された時、それぞれの抵抗成分Ｒ１、Ｒ２が直列に接続される。
【００５２】
シリコン表面上にシリサイド層を形成することにより、抵抗Ｒ３、Ｒ４の直列接続が抵抗Ｒ１、Ｒ２に並列に接続された形状となる。シリサイド領域とシリコンの不純物添加領域との間に、抵抗Ｒ５、Ｒ６が分布する。このようにして、図に示すような抵抗網が形成され、抵抗Ｒ１、Ｒ２のみからなる場合と場合と較べ、ソース−ドレイン間の抵抗を低減することが可能となる。
【００５３】
図９（Ｂ）は、シミュレーションにより求めた、ゲート電圧の変化に対するドレイン電流の変化を示すグラフである。図中横軸はゲート電極Ｖｇを示し、縦軸は飽和ドレイン電流Ｉｄｓを示す。ゲート長を４０ｎｍ、サイドウォールスペーサの幅を１００ｎｍ、拡散層深さを２１．７５ｎｍ、シート抵抗を１．０１１ｋΩ／□とした。引込部を形成すると、飽和ドレイン電流Ｉｄｓが増加することがシミュレーションにより示された。
【００５４】
図９（Ｃ）は、シミュレーションにより求めた、サイドウォールスペーサ第１層のサイドエッチ量に対する電流向上率を示すグラフである。横軸がサイドエッチ量を単位μｍで示し、縦軸が電流向上率を％で示す。サイドエッチ量を増加するにつれ、ほぼリニアに電流向上率が上昇していることがシュミュレーションにより示された。
【００５５】
図１０は、上述の実施例により形成したＭＯＳトランジスタを含む集積回路装置の構成を示す断面図である。シリコン基板１表面に、素子分離用トレンチが形成され、シャロートレンチアイソレーション（ＳＴＩ）９が形成されている。ＳＴＩにより画定された活性領域内にトランジスタＴＲ１、ＴＲ２が形成されている。これらのトランジスタは、上述の実施例に従って形成したものである。
【００５６】
トランジスタを埋め込むように、第１層間絶縁膜ＩＬ１が形成され、導電性プラグＰＬ、第１配線層Ｗ１が層間絶縁膜ＩＬ１中に埋め込まれて形成されている。第１配線層Ｗ１上に窒化シリコン層等のエッチストッパ層ＥＳ１が形成され、その上に第２層間絶縁膜ＩＬ２が形成されている。第２層間絶縁膜ＩＬ２、エッチングストッパ層ＥＳ１を通って、第２配線層Ｗ２がダマシン構造により形成されている。
【００５７】
同様、第２層間絶縁膜ＩＬ２上に、エッチストッパ層ＥＳ２、その上に層間絶縁膜ＩＬ３、エッチストッパ層ＥＳ３、層間絶縁膜ＩＬ４、エッチストッパ層ＥＳ４、層間絶縁膜ＩＬ５、エッチストッパ層ＥＳ５、層間絶縁膜ＩＬ６、エッチストッパ層ＥＳ６が積層され、その上にさらに保護膜ＰＳが形成されている。これらの絶縁積層を通って、配線層Ｗ３、Ｗ４、Ｗ５、Ｗ６が形成され、最表面には、接続パッドＰＤが接続されている。
【００５８】
集積回路の構成素子であるＭＯＳトランジスタのソース／ドレイン間抵抗を低減することにより、高性能の半導体集積回路を実現することが可能となる。
以上実施例の沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。
【００５９】
（付記１）（１）　（ａ）シリコン基板に画定された複数の活性領域の各々を横断するゲート電極を形成し、ゲート電極の両側の活性領域内にソース／ドレインのエクステンション領域を形成する工程と、
（ｂ）前記ゲート電極の側壁を覆って、前記シリコン基板上に、エッチング特性の異なる第１および第２の絶縁膜を堆積し、異方性エッチングを行なって前記各ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの第１の絶縁膜に対して選択的エッチングを行ない、前記第２の絶縁膜表面より引き込んだ引込部をゲート電極側およびシリコン基板側に形成する工程と、
（ｄ）前記サイドウォールスペーサをマスクとしたイオン注入により、シリコン基板にソース／ドレイン領域を形成する工程と、
（ｅ）シリサイド化可能な金属を前記半導体基板上に堆積し、シリサイド化反応を生じさせてシリサイド領域を形成する工程と、
を含む半導体装置の製造方法。
【００６０】
（付記２）　前記工程（Ｃ）の選択エッチは等方性エッチングである。付記１記載の半導体装置の製造方法。
（付記３）（２）　前記第１の絶縁膜は酸化シリコンで形成され、前記第２の絶縁膜は窒化シリコンで形成され、前記工程（ｃ）は希釈弗酸水溶液で酸化シリコンを選択的にウエットエッチングする付記１または２記載の半導体装置の製造方法。
【００６１】
（付記４）　前記工程（ｃ）が、前記サイドウォールスペーサの第１層を１０ｎｍ以上、サイドウォールスペーサの幅の０．６倍以下サイドエッチングする付記１〜３のいずれか１項記載の半導体装置の製造方法。
【００６２】
（付記５）（３）　前記複数の活性領域はｎチャネル用領域とｐチャネル用領域を含み、前記工程（ｄ）はｎチャネル用領域に対しｎ型不純物を斜めイオン注入する工程を含み、ｐチャネル用領域に対しては、前記斜めイオン注入より基板法線に近い角度でのみｐ型不純物をイオン注入する付記１〜３のいずれか１項記載の半導体装置の製造方法。
【００６３】
（付記６）　前記工程（ｄ）は、ｎチャネル用領域に対し、ｎ型不純物を斜めイオン注入する工程と、ｎ型不純物を垂直イオン注入する工程とを含む付記５記載の半導体装置の製造方法。
【００６４】
（付記７）（４）　前記工程（ｅ）は、前記サイドウォールスペーサ側面の引込部にも入り込むようにＣｏまたはＮｉをスパッタリングし、前記引込部下方のシリコン基板にもシリサイド領域を形成し、前記サイドウォールスペーサ外側のシリコン基板により厚いシリサイド領域を形成する付記１〜６のいずれか１項記載の半導体装置の製造方法。
【００６５】
（付記８）（５）　ａ）シリコン基板に画定された複数の活性領域の各々を横断するゲート電極を形成し、ゲート電極の両側の活性領域内にソース／ドレインのエクステンション領域を形成する工程と、
（ｂ）前記ゲート電極の側壁を覆って、前記シリコン基板上に、エッチング特性の異なる第１および第２の絶縁膜を堆積し、異方性エッチングを行なって前記各ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの第１の絶縁膜に対して選択的エッチングを行ない、前記第２の絶縁膜表面より引き込んだ引込部をサイドウォールスペーサ側面および上面に形成する工程と、
（ｄ）前記サイドウォールスペーサをマスクとしたイオン注入により、シリコン基板にソース／ドレイン領域を形成する工程と、
（ｆ）前記引込部にも入り込み、引込部を埋め戻すように前記シリコン基板上に第３の絶縁膜を堆積する工程と、
を含む半導体装置の製造方法。
【００６６】
（付記９）（６）　前記複数の活性領域はｎチャネル用領域とｐチャネル用領域を含み、前記工程（ｄ）はｎチャネル用領域に対しｎ型不純物を斜めイオン注入する工程を含み、ｐチャネル用領域に対しては前記斜めイオン注入より基板法線に近い角度でのみｐ型不純物をイオン注入する付記８記載の半導体装置の製造方法。
【００６７】
（付記１０）　前記工程（ｄ）はｎチャネル用領域に対しｎ型不純物を斜めイオン注入する工程と、ｎ型不純物を垂直イオン注入する工程とを含む付記９記載の半導体装置の製造方法。
【００６８】
（付記１１）（７）　前記工程（ｄ）の後、
（ｅ）シリサイド化可能な金属を、前記サイドウォールスペーサ側面の引き込む部にも入り込むようにシリコン基板上にスパッタリングし、シリサイド化反応を生じさせてシリサイド領域を形成する工程、
を含む付記８または９記載の半導体装置の製造方法。
【００６９】
（付記１２）　前記シリサイド化可能な金属がコバルト、又はニッケルである付記１１記載の半導体装置の製造方法。
（付記１３）（８）　複数の活性領域を有するシリコン基板と、
前記各活性領域を横断してシリコン基板上に形成された絶縁ゲート電極と、
前記絶縁ゲート電極側壁上に形成され、エッチング特性の異なる第１および第２の絶縁膜の積層で形成され、第１の絶縁膜の端面が第２の絶縁膜表面から引き込んだ引込部を有するサイドウォールスペーサと、
前記引込部下のシリコン基板表面に形成されたシリサイド領域と、その外側のシリコン基板表面に形成され、より厚さの大きいシリサイド領域と、
を有する半導体装置。
【００７０】
（付記１４）（９）　前記絶縁ゲート電極が多結晶シリコン層を含み、前記サイドウォールスペーサ上方の引込部に接する多結晶シリコンがシリサイド化されている付記１３記載の半導体装置。
【００７１】
（付記１５）（１０）　さらに、前記引込部を埋め戻して、シリコン基板上に堆積させた第３の絶縁膜を有する付記１３または１４記載の半導体装置。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、ＭＯＳトランジスタのソース−ドレイン間抵抗を低減することが可能となる。
【００７３】
ｎチャネルＭＯＳトランジスタ領域に斜めイオン注入を導入することにより、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの特性のバランスを取ることが容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施例による半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施例による半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施例による半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施例による半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施例による半導体装置の製造方法を説明する断面図、写真、特性グラフである。
【図７】本発明の第２の実施例による半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施例による半導体装置の製造方法を示す断面図である。
【図９】本発明の実施例によるトランジスタの特徴を説明する概略断面図及びシュミュレーション結果を示すグラフである。
【図１０】半導体集積回路装置の断面図である。
【符号の説明】
１　シリコン基板
２　バッファ酸化シリコン膜
３　窒化シリコン膜
４　レジストパターン
５　開口
６　トレンチ
７　酸化シリコン層
９　酸化シリコン膜
１０　ウエル
１１　ゲート絶縁膜
１２　多結晶シリコン層
１３　レジストパターン
１８　酸化シリコン層
１９　窒化シリコン層
２０　サイドウォールスペーサ
２１　レジストパターン
２２　ソース／ドレイン領域
２３　レジストパターン
２４　ソース／ドレイン領域
２５　シリサイド領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004127957.tif 000009
【図８】
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【図９】
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【図１０】
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