(57)【要約】【課題】  電気光学パネルの駆動回路内で発生するサンプリングパルスの遅延による悪影響を低減或いは除去する。【解決手段】  電気光学パネルの駆動回路は、基板上に形成されており、転送信号を順次出力するシフトレジスタ回路（１６０）と、順次出力された転送信号をバッファリングするバッファ回路（１７０ａ、１７０ｂ）と、バッファリングされた転送信号をサンプリングパルスとして画像信号をサンプリングしてデータ線（１１４）に供給するサンプリング回路（１４０）と、バッファ回路及びサンプリング回路の少なくとも一部を模擬するダミー回路（２７）とを備える。ダミー回路により生成されるサンプリングパルスの遅延量を示す遅延信号は、シフトレジスタ回路に、遅延量が小さくなるようにフィードバックされ、バッファ回路、サンプリング回路及びダミー回路は、基板上に形成されている。【選択図】  図２
2004361919.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、画素電極、該画素電極をスイッチング制御するスイッチング素子及び前記画素電極に前記スイッチング素子を介して画像信号を供給するためのデータ線を備えた電気光学パネルを駆動する電気光学パネルの駆動回路であって、
転送信号を順次出力するシフトレジスタ回路と、
前記順次出力された転送信号をバッファリングするバッファ回路と、
前記バッファリングされた転送信号をサンプリングパルスとして前記画像信号をサンプリングして前記データ線に供給するサンプリング回路と、
前記バッファ回路及び前記サンプリング回路の少なくとも一部を模擬するダミー回路と
を備えており、
前記ダミー回路により生成される前記サンプリングパルスの遅延量を示す遅延信号は、前記シフトレジスタ回路に、前記遅延量が小さくなるようにフィードバックされ、
前記バッファ回路、前記サンプリング回路及び前記ダミー回路は、前記基板上に形成されていることを特徴とする電気光学パネルの駆動回路。
【請求項２】
前記シフトレジスタ回路は、前記基板に対して外付けされる集積回路内に設けられていることを特徴とする請求項１に記載の電気光学パネルの駆動回路。
【請求項３】
前記バッファ回路は、直列接続された複数段のバッファを含み、
前記サンプリング回路は、アナログ形式のサンプリングスイッチを含み、
前記ダミー回路は、前記複数段のバッファのうち少なくとも最終段のバッファを模擬することを特徴とする請求項１又は２に記載の電気光学パネルの駆動回路。
【請求項４】
前記ダミー回路は、前記複数段のバッファの全て及び前記サンプリングスイッチを模擬することを特徴とする請求項３に記載の電気光学パネルの駆動回路。
【請求項５】
前記サンプリング回路を構成する半導体素子とこれに対応する前記ダミー回路を構成する半導体素子とは、同一工程にて同時形成されたことを特徴とする請求項１から４のいずれか一項に記載の電気光学パネルの駆動回路。
【請求項６】
前記半導体素子は、Ｎ型半導体素子からなることを特徴とする請求項５に記載の電気光学パネルの駆動回路。
【請求項７】
前記半導体素子は、薄膜トランジスタからなり、
該薄膜トランジスタのソースは当該駆動回路の低電位電源に接続されると共に該薄膜トランジスタのドレインは当該駆動回路の高電位電源にバイアスされて当該駆動回路の検出端子に接続されており、
前記シフトレジスタ回路は、クロック信号のクロック周期に応じて前記転送信号を順次出力し、
前記検出端子で検出される前記遅延信号の立下りのタイミングに基づいて、前記シフトレジスタ回路に入力される前記クロック信号のタイミングを調整するタイミング調整回路を更に備えたことを特徴とする請求項５又は６に記載の電気光学パネルの駆動回路。
【請求項８】
前記シフトレジスタ回路は、クロック信号のクロック周期に応じて前記転送信号を順次出力し、
前記遅延信号により示される遅延量に基づいて、前記シフトレジスタ回路に入力される前記クロック信号のタイミングを調整するタイミング調整回路を更に備えたことを特徴とする請求項１から６のいずれか一項に記載の電気光学パネルの駆動回路。
【請求項９】
前記シフトレジスタ回路及び前記タイミング調整回路は、前記基板に対して外付けされる集積回路内に設けられていることを特徴とする請求項８に記載の電気光学パネルの駆動回路。
【請求項１０】
前記サンプリング回路を構成する一の薄膜トランジスタのチャネル幅と、該一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅とは、相等しいことを特徴とする請求項１から９のいずれか一項に記載の電気光学パネルの駆動回路。
【請求項１１】
前記サンプリング回路を構成する一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅は、該一の薄膜トランジスタのチャネル幅以下であり、
前記一の薄膜トランジスタに対する前記一の薄膜トランジスタの前段に位置する一のバッファ回路のサイズ比と、前記ダミー回路における前記他の薄膜トランジスタに対する前記他の薄膜トランジスタの前段に位置する他のバッファ回路のサイズ比とは、相等しいことを特徴とする請求項１から１０のいずれか一項に記載の電気光学パネルの駆動回路。
【請求項１２】
前記バッファ回路は、直列接続された複数段のバッファを含み、
前記サンプリング回路は、アナログ形式のサンプリングスイッチを含み、
前記サンプリングスイッチを構成する一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅は、該一の薄膜トランジスタのチャネル幅以下であり、
前記一の薄膜トランジスタに対する前記一の薄膜トランジスタの前段に位置する一のバッファ回路の最終段のバッファのサイズ比と、前記ダミー回路における前記他の薄膜トランジスタに対する前記他の薄膜トランジスタの前段に位置する他のバッファ回路の最終段のバッファのサイズ比とは、相等しいことを特徴とする請求項１から１０のいずれか一項に記載の電気光学パネルの駆動回路。
【請求項１３】
請求項１から１２のいずれか一項に記載の電気光学パネルの駆動回路と、前記駆動回路により駆動される電気光学パネルを備えたことを特徴とする電気光学装置。
【請求項１４】
請求項１３に記載の電気光学装置を具備してなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶パネル等の電気光学パネルを駆動する駆動回路、該電気光学パネル及び駆動回路を備えてなる例えば液晶装置等の電気光学装置、並びに該電気光学装置を備えてなる例えば液晶プロジェクタ等の電子機器の技術分野に属する。
【背景技術】
【０００２】
この種の電気光学パネルの駆動装置として、例えば、電気光学パネルのデータ線に対して、画像信号をサンプリングして供給するサンプリング回路や、該サンプリング回路に対してサンプリングパルスを供給するデータ線駆動回路等がある。データ線駆動回路は、そのシフトレジスタから出力される転送信号を、サンプリングパルスとして、バッファ回路を介してサンプリング回路に順次出力するように構成されている。他方、バッファ回路は、シフトレジスタから出力される転送信号をバッファリングし、サンプリング回路は、バッファリング後の転送信号をサンプリングパルスとして、画像信号線上の画像信号をサンプリングしてデータ線に供給するように構成されている。
【０００３】
このような駆動回路の構成においては、シフトレジスタからの転送信号の出力は、データ線駆動回路に供給されるクロック信号のクロック周期に同期して行われるのが一般的である。このため、駆動回路中におけるバッファ回路或いはサンプリング回路における信号遅延の影響で、サンプリングパルスには、クロック信号を基準として無視し得ない程度の遅延が生じる。
【０００４】
そこで従来は、例えば特許文献１に開示されているように、パネル内に設けられたバッファ回路やサンプリング回路におけるサンプリングパルスの遅延時間を計測して、データ線駆動回路に入力されるクロック信号のタイミングを調整する技術が、本願発明者により開発されている。より具体的には、バッファ回路やサンプリング回路を模擬するダミー回路を、外付けＩＣ（集積回路）として構築して電気光学パネルの基板に取り付ける。更に、このダミー回路からの出力パルスをカウントすることで遅延時間を測定すると共に該測定された遅延時間に基づいてクロック信号のタイミングを調整するタイミング調整回路を、やはり外付けＩＣとして構築して電気光学パネルの基板に取り付ける。これらによって、遅延時間を間接測定して、この測定結果に基づいて、データ線駆動回路に入力されるクロック信号のタイミングを調整することが可能となる。
【０００５】
【特許文献１】特開平１１−１１９７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された技術によれば、ダミー回路の出力は、サンプリング回路やバッファ回路の特性を正確に反映しておらず、係るダミー回路を用いた遅延時間の間接的な測定では、精度が高いとは言えない。従って、その測定結果に基づくタイミング調整によっては、遅延の悪影響を十分除去することは困難であるという技術的問題点がある。加えて、特許文献１に開示された技術によれば、ダミー回路用に、電気光学パネルの内部電源を利用するため、ダミー回路は、当該内部電源の電圧による制約を受け、概ねダミー回路を構成するＩＣに高い耐圧性能が要求される技術的問題点もある。
【０００７】
本発明は上記課題に鑑みなされたものであり、例えば、電気光学パネルの駆動回路内で発生するサンプリングパルスの遅延による悪影響を比較的容易且つ高精度で低減或いは除去可能である電気光学パネルの駆動回路、該駆動回路及び電気光学パネルを備えてなる電気光学装置、並びに、該電気光学装置を備えてなる各種電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の電気光学パネルの駆動回路は上記課題を解決するために、基板上に、画素電極、該画素電極をスイッチング制御するスイッチング素子及び前記画素電極に前記スイッチング素子を介して画像信号を供給するためのデータ線を備えた電気光学パネルを駆動する電気光学パネルの駆動回路であって、転送信号を順次出力するシフトレジスタ回路と、前記順次出力された転送信号をバッファリングするバッファ回路と、前記バッファリングされた転送信号をサンプリングパルスとして前記画像信号をサンプリングして前記データ線に供給するサンプリング回路と、前記バッファ回路及び前記サンプリング回路の少なくとも一部を模擬するダミー回路とを備えており、前記ダミー回路により生成される前記サンプリングパルスの遅延量を示す遅延信号は、前記シフトレジスタ回路に、前記遅延量が小さくなるようにフィードバックされ、前記バッファ回路、前記サンプリング回路及び前記ダミー回路は、前記基板上に形成されている。
【０００９】
本発明の電気光学パネルの駆動回路によれば、その動作時には、シフトレジスタ回路からバッファ回路を介して出力されるサンプリングパルスに応じて、サンプリング回路で画像信号をサンプリングする。これにより、データ線に対して、サンプリングした画像信号を供給する。すると、電気光学パネル内では、データ線を介して供給される画像信号を、例えば別途走査線を介して供給される走査信号に応じて、薄膜トランジスタ（以下適宜、“ＴＦＴ”と称する）等からなるスイッチング素子を介して画素電極に供給する。これにより、アクティブマトリクス駆動による画像表示が可能となる。
【００１０】
そして、このような動作中、バッファ回路及びサンプリング回路の少なくとも一部を模擬するダミー回路によって、サンプリングパルスの遅延量を示す遅延信号が生成される。この遅延信号は、サンプリングパルスの遅延量が小さくなるようにシフトレジスタ回路にフィードバックされる。従って、ダミー回路が、バッファ回路及びサンプリング回路を模擬する度合いに応じて（即ち、ダミー回路の特性がサンプリング回路の特性に如何に近付けられているかの程度に応じて）、サンプリングパルスの遅延による表示画像に対する悪影響を低減可能となる。ここで、バッファ回路、サンプリング回路及びダミー回路は、当該電気光学パネルを構成する基板上に形成されているので、例えば、当該電気光学パネルの製造工程においてバッファ回路やサンプリング回路とダミー回路とを同時に同一工程で形成すること等も可能となり、或いは、バッファ回路やサンプリング回路とダミー回路とを構成するＴＦＴのチャネル幅等を相等しく構成すること等も可能となる。よって、ダミー回路が模擬する度合いを容易に高めることが可能となる。
【００１１】
以上の結果、サンプリングパルスの遅延による画像表示に対する悪影響を、比較的容易且つ高精度で低減或いは除去可能となる。
【００１２】
本発明の電気光学パネルの駆動回路の一態様では、前記シフトレジスタ回路は、前記基板に対して外付けされる集積回路内に設けられている。
【００１３】
この態様によれば、シフトレジスタ回路は、基板に対して外付け或いは後付けされるＩＣとして、比較的容易に実装できる。他方で、ダミー回路並びにこれが模擬するバッファ回路やサンプリング回路については、同一基板上に作り込まれるので、前述の如く当該ダミー回路による模擬の度合いを高めることが可能となる。
【００１４】
本発明の電気光学パネルの駆動回路の他の態様では、前記バッファ回路は、直列接続された複数段のバッファを含み、前記サンプリング回路は、アナログ形式のサンプリングスイッチを含み、前記ダミー回路は、前記複数段のバッファのうち少なくとも最終段のバッファを模擬する。
【００１５】
この態様によれば、ダミー回路は、バッファ回路を構成する複数段のバッファのうち、サンプリングパルスの遅延律則の程度が相対的に高い、最終段のバッファを模擬するので、ダミー回路による模擬の程度を効率良く高めることが可能となる。例えば、バッファ回路は、一又は複数のインバータを含んで構成されており、特に最終段のバッファを構成するインバータについては、例えば、入力側と出力側との電流比率が１：２０程度に高くなるように構成されている。そして、このような最終段のインバータについては、ダミー回路によって模擬されているので、効率良く、サンプリングパルスの遅延量を高精度で検出できる。特に、限られた基板上スペース内に、全てのバッファ回路或いはサンプリング回路を模擬するダミー回路を作り込むことが困難である場合には、このように最終段のバッファのみを模擬する構成は非常に有効である。
【００１６】
この態様では、前記ダミー回路は、前記複数段のバッファの全て及び前記サンプリングスイッチを模擬するように構成してもよい。
【００１７】
このように構成すれば、ダミー回路による模擬の度合いは非常に高いものとなり、サンプリングパルスの遅延による悪影響を顕著に低減或いは除去することが可能となる。
【００１８】
本発明の電気光学パネルの駆動回路の他の態様では、前記サンプリング回路を構成する半導体素子とこれに対応する前記ダミー回路を構成する半導体素子とは、同一工程にて同時形成されている。
【００１９】
この態様によれば、サンプリング回路を構成する例えばＴＦＴ等の半導体素子と、これに対応するダミー回路を構成する例えばＴＦＴ等の半導体素子とは、同一基板上に、同一工程にて同時形成されている。従って、非常に高い精度で、ダミー回路の回路特性を、サンプリング回路の回路特性に近付けることが可能となり、即ち模擬の度合いを顕著に高めることが可能となる。
【００２０】
この態様では、前記半導体素子は、Ｎ型半導体素子からなるように構成されてもよい。
【００２１】
このように構成すれば、キャリア移動度に優れたＮ型半導体素子からバッファ回路やサンプリング回路を構成でき、これを形成する際に同時に、同様或いは類似の特性を有するダミー回路を形成可能となる。特に、アナログサンプリングスイッチの場合には、キャリア移動度に優れたＮ型半導体素子を用いた方が有利である。但し、Ｐ型半導体素子を用いても、ダミー回路による模擬の度合いを高めることは可能であり、サンプリングパルスの遅延による悪影響を低減するという観点からは、本発明による同様の効果が得られる。
【００２２】
これらの半導体素子に係る態様では、前記半導体素子は、薄膜トランジスタからなり、該薄膜トランジスタのソースは当該駆動回路の低電位電源に接続されると共に該薄膜トランジスタのドレインは当該駆動回路の高電位電源にバイアスされて当該駆動回路の検出端子に接続されており、前記シフトレジスタ回路は、クロック信号のクロック周期に応じて前記転送信号を順次出力し、前記検出端子で検出される前記遅延信号の立下りのタイミングに基づいて、前記シフトレジスタ回路に入力される前記クロック信号のタイミングを調整するタイミング調整回路を更に備えてもよい。
【００２３】
このように構成すれば、薄膜トランジスタのソースは、駆動回路の低電位電源に接続され、他方で、薄膜トランジスタのドレインは、駆動回路の高電位電源にバイアスされて検出端子に接続されており、ダミー回路は、これらの電源によって動作可能となる。そして特に、検出端子で検出される遅延信号の立下りのタイミングに基づいて、クロック信号のタイミングを調整するので、非常に高い精度で、サンプリングパルスの遅延量が検出され且つこれに対応する調整が実施されたことになる。しかも、バイアスされた検出端子は、例えば適当な抵抗を介して高電位電源に接続されており、ダミー回路を構成する薄膜トランジスタ等に必要とされる耐圧特性を低く抑えることも可能となり、実践上極めて有意義である。
【００２４】
或いは本発明の電気光学パネルの駆動回路の他の態様では、前記シフトレジスタ回路は、クロック信号のクロック周期に応じて前記転送信号を順次出力し、前記遅延信号により示される遅延量に基づいて、前記シフトレジスタ回路に入力される前記クロック信号のタイミングを調整するタイミング調整回路を更に備える。
【００２５】
この態様によれば、シフトレジスタ回路は、クロック信号のクロック周期に応じて転送信号を順次出力する。これに応じて、サンプリング回路等によってサンプリングが実行される。そして、サンプリングパルスのクロック信号に対する遅延に応じて、タイミング調整回路によって、クロック信号のタイミングを調整する。これらの結果、サンプリングパルスの遅延を、フィードバック制御によるクロック信号の調整によって、非常に効率良く低減できる。
【００２６】
この態様では、前記シフトレジスタ回路及び前記タイミング調整回路は、前記基板に対して外付けされる集積回路内に設けられてもよい。
【００２７】
このように構成すれば、シフトレジスタ回路及びタイミング調整回路は、基板に対して外付け或いは後付けされるＩＣとして、比較的容易に実装できる。他方で、ダミー回路並びにこれが模擬するバッファ回路やサンプリング回路については、同一基板上に作り込まれるので、前述の如く当該ダミー回路による模擬の度合いを高めることが可能となる。
【００２８】
本発明の電気光学パネルの駆動回路の他の態様では、前記サンプリング回路を構成する一の薄膜トランジスタのチャネル幅と、該一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅とは、相等しい。
【００２９】
この態様によれば、サンプリング回路の薄膜トランジスタのチャネル幅と、これに対応するダミー回路の薄膜トランジスタのチャネル幅とは、相等しい。従って、ダミー回路による模擬の度合いを顕著に高めることが可能となる。
【００３０】
本発明の電気光学パネルの駆動回路の他の態様では、前記サンプリング回路を構成する一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅は、該一の薄膜トランジスタのチャネル幅以下であり、前記一の薄膜トランジスタに対する前記一の薄膜トランジスタの前段に位置する一のバッファ回路のサイズ比と、前記ダミー回路における前記他の薄膜トランジスタに対する前記他の薄膜トランジスタの前段に位置する他のバッファ回路のサイズ比とは、相等しい。
【００３１】
この態様によれば、サンプリング回路の薄膜トランジスタのチャネル幅と比較して、これに対応するダミー回路の薄膜トランジスタのチャネル幅は、相等しいか小さい。従って、限られた基板上スペースに、ダミー回路を作り込む余裕が少ない或いは無い場合にも、小型のダミー回路を構築することによってスペース不足の問題を回避できる。或いは、ダミー回路を作り込むのに必要な領域を含めて基板の小型化や、電気光学パネル全体の小型化を促進可能となる。しかも、サンプリング回路の薄膜トランジスタに対するバッファ回路のサイズ比と、これに対応するダミー回路における薄膜トランジスタに対するバッファ回路のサイズ比とは、相等しい。従って、ダミー回路が模擬対象の回路と比較して小型化されていても、模擬の度合いについては概ね高く維持することが可能となる。
【００３２】
本発明の電気光学パネルの駆動回路の他の態様では、前記バッファ回路は、直列接続された複数段のバッファを含み、前記サンプリング回路は、アナログ形式のサンプリングスイッチを含み、前記サンプリングスイッチを構成する一の薄膜トランジスタに対応する前記ダミー回路を構成する他の薄膜トランジスタのチャネル幅は、該一の薄膜トランジスタのチャネル幅以下であり、前記一の薄膜トランジスタに対する前記一の薄膜トランジスタの前段に位置する一のバッファ回路の最終段のバッファのサイズ比と、前記ダミー回路における前記他の薄膜トランジスタに対する前記他の薄膜トランジスタの前段に位置する他のバッファ回路の最終段のバッファのサイズ比とは、相等しい。
【００３３】
この態様によれば、サンプリングスイッチの薄膜トランジスタのチャネル幅と比較して、これに対応するダミー回路の薄膜トランジスタのチャネル幅は、相等しいか小さい。従って、限られた基板上スペースに、ダミー回路を作り込む余裕が少ない或いは無い場合にも、小型のダミー回路を構築することによってスペース不足の問題を回避できる。或いは、ダミー回路を作り込むのに必要な領域を含めて基板の小型化や電気光学パネル全体の小型化を促進可能となる。しかも、サンプリングスイッチの薄膜トランジスタに対する最終段のバッファのサイズ比と、これに対応するダミー回路における薄膜トランジスタに対する最終段のバッファのサイズ比とは、相等しい。従って、ダミー回路が模擬対象の回路と比較して小型化されていても、模擬の度合いについては概ね高く維持することが可能となる。特に、サンプリングパルスの遅延律則の程度が相対的に高い、最終段のバッファ及びアナログ形式のサンプリングスイッチを模擬するので、ダミー回路による模擬の程度を効率良く高めることが可能となる。
【００３４】
本発明の電気光学装置は上記課題を解決するために、上述した本発明の電気光学パネルの駆動回路（但し、その各種態様を含む）及び前記電気光学パネルを備える。
【００３５】
本発明の電気光学装置によれば、上述した本発明の電気光学パネルの駆動回路を備えるので、サンプリングパルスの遅延による悪影響が低減されており、高品位の画像表示が可能となる。
【００３６】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）を具備してなる。
【００３７】
本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、高品位の画像表示が可能な、投射型表示装置、液晶テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダー型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置を実現することも可能である。
【００３８】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の電気光学装置を、ＴＦＴアクティブマトリクス駆動形式の液晶装置に適用したものである。
【００４０】
（第１実施形態）
本発明の電気光学装置に係る第１実施形態について、図１から図５を参照して説明する。
【００４１】
先ず本発明に係る電気光学装置の全体構成について、図１を参照して説明する。ここに図１は、本実施形態に係る液晶装置の全体構成を示すブロック図である。
【００４２】
図１に示すように、液晶装置は、主要部として、本発明に係る「電気光学パネル」の一例たる液晶パネル１００、タイミングジェネレータ２００、及び画像信号処理回路３００を備える。
【００４３】
液晶パネル１００は、スイッチング素子としてＴＦＴ１１６を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。タイミングジェネレータ２００は、各部で使用される各種タイミング信号を出力するものであり、タイミングジェネレータ２００の一部であるタイミング信号出力手段により、最小単位のクロックであり各画素を走査するためのドットクロックが作成され、このドットクロックに基づいて転送開始パルスＤＸ及び転送クロックＣＬＸが作成される。画像信号処理回路３００は、1系統の画像信号ＶＩＤが入力されると、これを６相の画像信号ＶＩＤ１〜ＶＩＤ６にシリアル−パラレル変換して出力するものである。
【００４４】
本実施形態では特に、液晶パネル１００は、駆動回路内蔵型であり、その素子基板上に、駆動回路１２０として、走査線駆動回路１３０、サンプリング回路１４０及びデータ線駆動回路１５０を含み、更に、ダミー回路２７を備えて構成されている。
【００４５】
図１において、ダミー回路２７は、ブロック図の一部として一ブロックとして図式的に示されているが、その実際の構成及び作用効果については、後で詳述する。
【００４６】
液晶パネル１００は更に、その素子基板の中央を占める画像表示領域１１０に、縦横に配線されたデータ線１１４及び走査線１１２を備え、それらの交点に対応する各画素に、マトリクス状に配列された画素電極１１８及び画素電極１１８をスイッチング制御するためのＴＦＴ１１６を備える。そして、画像信号供給線ＶＩＤ１〜６に供給される画像信号を、サンプリング回路１４０によって、データ線駆動回路１５０から供給されるサンプリング信号Ｓ１、Ｓ２、・・・・に応じてサンプリングして、データ線１１４に供給するように構成されている。
【００４７】
ＴＦＴ１１６のソース電極には、このように画像信号が供給されるデータ線１１４が電気的に接続されている一方、ＴＦＴ１１６のゲート電極には、走査信号が供給される走査線１１２が電気的に接続されるとともに、ＴＦＴ１１６のドレイン電極には、画素電極１１８が接続されている。そして、各画素は、画素電極１１８と、対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線１１２とデータ線１１４との各交点に対応して、マトリクス状に配列されることになる。
【００４８】
尚、保持された画像信号がリークするのを防ぐために、蓄積容量１１９が、画素電極１１８と対向電極との間に形成される液晶容量と並列に付加されている。
【００４９】
例えば、画素電極１１８の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量１１９により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００５０】
駆動回路１２０は、画像表示領域１１０の周辺に位置する周辺領域に、走査線駆動回路１３０、サンプリング回路１４０、及びデータ線駆動回路１５０を備えて構成されている。これらの回路の能動素子は、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴの組み合わせにより形成可能であるから、画素をスイッチングするＴＦＴ１１６と共通の製造プロセスで形成すると、集積化や、製造コスト、素子の均一性などの点において有利となる。
【００５１】
ここで、駆動回路１２０のうち、走査線駆動回路１３０は、シフトレジスタを有し、タイミングジェネレータ２００からのクロック信号ＣＬＹや、その反転クロック信号ＣＬＹINV、転送開始パルスＤＹ等に基づいて、走査信号を各走査線１１２に対して順次出力するものである。
【００５２】
本実施形態では特に、図１では省略されているが、データ線駆動回路１５０のうち素子基板上に形成された部分として、或いは、データ線駆動回路１５０内のシフトレジスタとサンプリング回路１４０との間に、データ線駆動回路１５０内のシフトレジスタから出力される転送信号をバッファリングし、サンプリングパルスとしてサンプリング回路１４０の制御端子（即ち、図１では、第１導電型ＴＦＴのゲート端子）に出力するバッファ回路が、設けられている。そして、これらのバッファ回路及びサンプリング回路１４０の少なくとも一部を模擬するダミー回路２７が、素子基板上に設けられている。このようなバッファ回路及びダミー回路２７の構成及び作用効果については後で詳述する。
【００５３】
次に、図２及び図３を参照して、本実施形態のサンプリング回路１４０及びデータ線駆動回路１５０の構成及び動作について説明する。ここに図２は、本実施形態に係るサンプリング回路及びデータ線駆動回路の詳細を示すブロック図であり、図３は、それらに係る各種信号の経時的変化を示すタイミングチャートである。
【００５４】
図２に示すように、本実施形態においては、データ線駆動回路１５０は、データ線１１４を双方向から順次駆動可能とするための双方向シフトレジスタ１６０を備える。シフト方向は方向制御信号Ｄにより決定される。該方向指示信号Ｄがハイレベルの場合、双方向シフトレジスタ１６０には左側から転送開始パルスＤＸが入力され、左から右へ順次シフトされて、双方向シフトレジスタ１６０の各段ＳＲＳ（ｉ）（但し、ｉ＝１、２、３、・・・・ｎ）から転送信号ＳＲ１〜ＳＲｎとして出力される。尚、反転方向制御信号ＤINVが正の場合は、双方向シフトレジスタ１６０の右方向からＤＸが入力され、右から左に順次シフトされることになる。ＤＸが入力され、右から左に順次シフトされることになる。
【００５５】
本発明に係る「バッファ回路」の一例を構成する、イネーブル回路１７０ａ、１７０ｂは夫々、双方向シフトレジスタ１６０及びサンプリング回路１４０の間に配置されており、ＮＡＮＤ回路１７１ａ、１７１ｂ及びインバータ１７２ａ、１７２ｂにより構成されている。
【００５６】
双方向シフトレジスタ１６０から出力された転送信号ＳＲ１〜ＳＲｎは、イネーブル回路１７０ａ及び１７０ｂに供給される。イネーブル回路１７０ａ及び１７０ｂのもう一方の入力にはイネーブル信号ＥＮＢ１及びＥＮＢ２が夫々入力される。これにより転送信号ＳＲ１〜ＳＲｎが出力されており且つイネーブル信号ＥＮＢ１又はＥＮＢ２が出力されているときにのみ、データ線１１４が駆動される。即ち、イネーブル信号ＥＮＢ１又はＥＮＢ２により、画像信号ＶＩＤが安定出力時にデータ線１１４を活性状態にするように制御している。
【００５７】
転送信号ＳＲ１〜ＳＲｎは、イネーブル回路１７０ａ,１７０ｂによりイネーブル信号との論理積がとられた後、本発明に係る「サンプリングパルス」の一例であるデータ線駆動信号或いはサンプリング回路駆動信号（以下「サンプリング信号」と称する）Ｓ１〜Ｓｎとしてサンプリング回路１４０に供給される。サンプリング回路１４０は、サンプリング用の、即ちサンプリングスイッチとしての第１導電型ＴＦＴ１４１を複数備える。６本のデータ線１１４を１群とし、これらの群に属するデータ線１１４に対し、サンプリング信号Ｓ１〜Ｓｎに従って６相にシリアル−パラレル展開された画像信号ＶＩＤ１〜ＶＩＤ６を夫々サンプリングして各データ線１１４に順次供給するものである。詳細には、サンプリング回路１４０には、前記ＴＦＴからなるスイッチ１４１が各データ線１１４の一端に設けられるとともに、各スイッチ１４１のソース電極は、画像信号ＶＩＤ１〜ＶＩＤ６のいずれかが供給される信号線に接続され、ドレイン電極は一本のデータ線１１４に接続されている。また、各スイッチ１４１のゲート電極は、その群に対応してサンプリング信号Ｓ１〜Ｓｎが供給される信号線のいずれかに接続されている。本実施形態においては、画像信号ＶＩＤ１〜ＶＩＤ６は同時に供給されるので、サンプリング信号Ｓ１により同時にサンプリングされることになる。
【００５８】
尚、画像信号ＶＩＤ１〜ＶＩＤ６が順次シフトされたタイミングで供給される場合には、サンプリング信号Ｓ１、Ｓ２、・・により順次サンプリングされることになる。
【００５９】
図３のタイミングチャートに示すように、双方向シフトレジスタ１６０に入力された転送開始パルスＤＸは、データ線転送クロックＣＬＸ（以下単に「転送クロックＣＬＸ」と称する）及びその反転クロック信号であるＣＬＸINVにより転送クロックＣＬＸの半周期単位でシフトされて、双方向シフトレジスタ１６０の各出力段から転送クロックの半周期分ずつ遅れたデータ線転送信号（以下「転送信号」と称する）ＳＲ１〜ＳＲｎが順次出力される。
【００６０】
転送信号ＳＲ１〜ＳＲｎは、データ線１１４の駆動期間を画像信号ＶＩＤ１〜ＶＩＤ６の安定出力期間と同期させるために、イネーブル回路１７０ａ,１７０ｂによりイネーブル信号ＥＮＢとの論理積がとられ、サンプリング信号Ｓ１〜Ｓｎとして出力される。これにより、画像信号とサンプリング信号（例えばＶＩＤ１〜ＶＩＤ６とＳ１）との同期がとれて正しい表示が可能となる。
【００６１】
尚、本実施形態では、シフトレジスタ１６０の偶数段または奇数段に応じてＥＮＢ１またはＥＮＢ２を供給するよう構成しているが、一つのＥＮＢ信号でサンプリングするようにしてもよい。或いは、シフトレジスタ１６０の各段ＳＲＳ（ｉ）（但し、ｉ＝１、２、３、・・・・ｎ）から出力される転送信号ＳＲ１〜ＳＲｎの夫々を複数に分割して並列に出力し、その数に応じた複数のイネーブル信号と論理積の取られた複数のサンプリング信号を出力するよう構成してもよい。即ち、シフトレジスタ１６０の格段ＳＲＳ（ｉ）の夫々が、複数のサンプリング回路群を制御することになり、シフトレジスタ１６０の段数を減らすことが可能である。
【００６２】
次に本実施形態に係るタイミングジェネレータ２００の構成及び動作について、図１に加えて、図４を参照して詳細に説明する。ここに図４は、本実施形態に係るタイミングジェネレータ２００の構成を示す回路図である。
【００６３】
図４に示すように、タイミングジェネレータ２００は、タイミング信号出力回路部２００ａ、及びタイミング調整回路部２００ｂを備えて構成されている。
【００６４】
タイミング信号出力回路部２００ａは、発振回路２１、カウンタ２１、及びデコーダ２３を備える。発振回路２１は、ドットクロックＤＣの数倍の周波数を有するクロック信号ＯＳＣＩを出力する。カウンタ２２は、水平同期信号ＨＳＹＮＣの立ち上がりに同期してリセットされ、カウンタ２２は、リセットされた後はクロック信号ＯＳＣＩのパルス数をカウントする。ここで、カウンタ２２には、リセットされた際のカウント値の初期値を入力する初期値入力端ＩＮＩＴが設けられている。デコーダ２３は、カウンタ２２の出力値をデコードして、上述したドットクロックＤＣ、転送開始パルスＤＸ及びＤＹ、クロック信号ＣＬＸ及びＣＬＹ、並びに、反転クロック信号ＣＬＸINV及びＣＬＹINV等の各種のタイミング信号を出力する。
【００６５】
タイミング調整回路部２００ｂは、レジスタ２５及びカウンタ２６を備える。
カウンタ２６は、その入力端ＳＴＡＲＴにおける信号がＨ'レベルに立上ると、クロック信号ＯＳＣＩのカウントを開始するとともに、入力端ＳＴＯＰにおける信号がＨ'レベルに立上ると、カウントを終了させる。レジスタ２５は、記憶手段であり、垂直同期信号ＶＳＹＮＣに同期してカウンタ２６のカウント結果をラッチする。
【００６６】
ここで特に、カウンタ２６には後で詳述するするダミー回路２７からの出力パルスが入力される。この出力パルスのカウント結果は、バッファ回路やサンプリング回路におけるサンプリング信号の遅延時間を示すものである。そして、このカウント結果に基づいてカウンタ２２における初期値がプリセットされるため、デコーダ２３から出力されるドットクロックＤＣ、入力信号ＤＸ、及びクロック信号ＣＬＸ等のタイミング信号は、該カウント結果に相当する時間だけ早いタイミングで出力されることになる。即ち、タイミング調整回路部２００ｂは、以上のような動作により、ダミー回路２７からの出力パルスをカウントすることで遅延時間を測定すると共に、この測定された遅延時間に基づいてクロック信号のタイミング調整を行なうことが可能となる。
【００６７】
以上のように本実施形態では、ダミー回路２７によって、本発明に係る「サンプリングパルスの遅延量を示す遅延信号」の一例たる検出信号ＭＯＮが生成される。そして、この検出信号ＭＯＮが、タイミングジェネレータ２００を介して、本発明に係る「サンプリングパルス」の一例たるサンプリング信号Ｓ１〜Ｓｎの遅延量が小さくなるように双方向シフトレジスタ１６０にフィードバックされる。
【００６８】
次に、本実施形態に係るダミー回路２７の構成及び動作について、図１及び図２に加えて、図５及び図６を参照して詳細に説明する。ここで、図２の回路図においては、上述のサンプリング回路１４０及びデータ線駆動回路１５０に加えて、更に、本実施形態に係るダミー回路２７の詳細構成、及びダミー回路２７とデータ線駆動回路１５０との接続関係が示されている。ここに図５は、図２で示した本実施形態に係るダミー回路２７の構成を、ダミー回路２７ａとして図５−（ａ）に示し、更に、本実施形態に係るダミー回路２７ａとの第１比較例及び第２比較例を、ダミー回路２７ｂ及びダミー回路２７ｃとして、図５−（ｂ）及び図５−（ｃ）に夫々示した回路図である。図６は、本実施形態に係るダミー回路２７ａ、第１比較例としてのダミー回路２７ｂ、及び第２比較例としてのダミー回路２７ｃにおける信号遅延の検出状態を夫々示すタイミングチャートである。
【００６９】
図２に示すように、本実施形態に係るダミー回路２７は、データ線駆動回路１５０及びサンプリング回路１４０の構成を模擬するため、シフトレジスタを構成するクロックドインバータ１６１ａ、１６１ｂ、・・・等に対応するクロックドインバータ２７１、クロックドインバータ１６２ａ、１６２ｂ、・・・等に対応するクロックドインバータ２７２を備える。さらに、バッファ回路（イネーブル回路）を構成するＮＡＮＤ回路１７１ａ、１７１ｂ、・・・等に対応するＮＡＮＤ回路２７３、及びバッファ回路（イネーブル回路）を構成するインバータ１７２ａ、１７２ｂ、・・・等に対応するインバータ２７４を備える。さらに、サンプリング回路を構成するサンプリングスイッチ１４１に対応する第１導電型ＴＦＴ２８を備えて構成されている。ここで、データ線駆動回路１５０へ入力される転送開始パルスＤＸが、ダミー回路２７においても同様に、クロックドインバータ１６１ａへ入力される（ダミー回路２７の説明において、以下、“入力信号ＤＸ”とする）。また、第１導電型ＴＦＴ２８のソースは、駆動回路１２０内の低電位電源ＶSSに接続されると共に、ドレインは、駆動回路１２０内の高電位電源ＶDDにバイアスされて、検出端子２９に接続されている。また、検出端子２９はタイミングジェネレータ２００内のカウンタ２６に接続されており、ダミー回路２７ａ内で遅延された検出信号ＭＯＮがカウンタ２６へ出力される。更に、検出端子２９は負荷抵抗３０を介して液晶パネル１００の内部電源ＶDDに接続されており、高電位にバイアスされている。
【００７０】
尚、図２を参照して先に述べたように、サンプリング回路１４０におけるサンプリングスイッチ１４１は、双方向シフトレジスタ１６０の各段ＳＲＳ（ｉ）（但し、ｉ＝１、２、３、・・・・ｎ）につき６個並列に接続されており、それを模擬するダミー回路２７においても同じく６個並列に接続される。ただし、図２及び図５におけるダミー回路２７については、簡単のため、１個の第１導電型ＴＦＴ２８が接続された形として図示し、その他５個については図示を省略する。また、図５における第１比較例及び第２比較例においても同様とする。
【００７１】
以上のような構成により、ダミー回路２７は、双方向シフトレジスタ１６０からサンプリング回路１４０までの、双方向シフトレジスタ１６０の１段分に対応した経路を模擬することとなる。従って、データ線駆動回路１５０で生成されたサンプリングパルスによるサンプリング回路１４０における画像信号のサンプリング動作と同時に、それらを模擬したダミー回路２７において、サンプリングパルスの遅延量を示す遅延信号が生成され、検出端子２９において検出信号ＭＯＮとして検出される。そして、タイミングジェネレータ２００のタイミング調整回路部２００ｂにおいて、この検出信号ＭＯＮに基づき、上述のように遅延時間が測定される。従って、ダミー回路２７における遅延信号たる検出信号ＭＯＮは、サンプリングパルスの遅延量が小さくなるように双方向シフトレジスタ１６０へフィードバックされる。
【００７２】
ここで、遅延時間の測定の精度は、遅延信号の検出回路であるダミー回路２７の特性が、サンプリング回路１４０及びデータ線駆動回路１５０の特性に如何に近付けられているかの程度に応じて決定されることとなる。従って、以上のように構成することにより、ダミー回路２７は、比較的高精度でサンプリングパルスの遅延時間を検出することができ、サンプリングパルスの遅延による表示画像に対する悪影響を低減可能となる。
【００７３】
本実施形態では好ましくは、ダミー回路２７は、液晶パネル１００の素子基板上に、模擬対象であるデータ線駆動回路１５０及びサンプリング回路１４０の各素子と同一工程で形成され、ダミー回路２７内の各素子は、夫々、サンプリング回路１４０及びデータ線駆動回路１５０における各素子と同一のサイズで形成される。また、本実施形態では好ましくは、第１導電型ＴＦＴ２８のチャネル幅は、対応するサンプリングスイッチ１４１のチャネル幅と等しくなるよう形成されている。
【００７４】
以上のように構成されることにより、ダミー回路２７が、データ線駆動回路１５０及びサンプリング回路１４０を模擬する度合いを更に高めることとなり、非常に高精度でサンプリングパルスの遅延量を検出することが可能となる。
【００７５】
更に、本実施形態において好ましくは、前記第１導電型ＴＦＴ２８は、ｎチャネル型ＴＦＴからなるように構成されている。
【００７６】
このように構成することにより、ドレイン−ソース間をキャリアとして電子が移動するため、例えばｐチャネル型ＴＦＴから構成される場合（この場合、キャリアは正孔となる）と比較してキャリア移動度が高く、ゲートへの入力信号の「ＯＮ」（ｐチャネルの場合は入力信号の「ＯＦＦ」に対応）に対するスイッチング反応速度が速い。このため、比較的高精度に遅延信号を検出することが可能となる。
【００７７】
尚、サンプリング回路１４０におけるサンプリングスイッチ１４１が、ｐチャネル型ＴＦＴにより構成される場合は、それを模擬するダミー回路２７においても同様にｐチャネル型ＴＦＴからなるよう構成されてもよい。ｐチャネル型ＴＦＴを用いても、サンプリングスイッチ１４１を忠実に模擬していることとなり、サンプリングパルスの遅延量を精度よく検出し、遅延による悪影響を低減するという観点からは、同様の効果が得られる。
【００７８】
次に、本実施形態に係るダミー回路２７の動作について更に、図５及び図６を参照して説明する。ここで特に、第１比較例及び第２比較例におけるダミー回路２７ｂ及びダミー回路２７ｃとの比較により、本実施形態に係るダミー回路２７の利得を明らかにする。
【００７９】
ここで、図５−（ｂ）に示すように、第１比較例におけるダミー回路２７ｂは、図５−（ａ）の本実施形態におけるダミー回路２７ａに対して、第１導電型ＴＦＴ２８の接続方法が異なる。ゲートには同様にクロックドインバータ２７１〜インバータ２７４を介して遅延された入力信号ＤＸが入力される。ソースは負荷抵抗３０を介して液晶パネル１００の内部電源ＶDDに接続されて高電位にバイアスされ、一方、ドレインは検出端子２９に接続され、その出力信号を検出端子２９より遅延時間の検出信号ＭＯＮとして取り出せるように構成されている。
【００８０】
図５−（ｃ）に示すように、第２比較例におけるダミー回路２７ｃは、図５−（ａ）の本実施形態におけるダミー回路２７ａの第１導電型ＴＦＴ２８の代わりに相補型ＴＦＴ、例えばＣＭＯＳ（Complementary MOS）型ＴＦＴからなるインバータ３１が接続され、その出力信号を検出端子２９より遅延時間の検出信号ＭＯＮとして取り出せるように構成されている。
【００８１】
先ず、本実施形態に係るダミー回路２７ａにおいて、入力信号ＤＸはクロックドインバータ２７１、インバータ２７２、ＮＡＮＤ回路２７３、およびインバータ２７４を介して４回反転されつつ遅延され、第１導電型ＴＦＴ２８のゲートに供給される。ここで、第１導電型ＴＦＴ２８のドレインは、内部電源ＶDDの電位が、負荷抵抗３０を介して減圧された電位でバイアスされており、ゲートへの入力信号が‘Ｈ’レベルに立ち上がるとｎチャネル型ＴＦＴで構成される第１導電型ＴＦＴ２８は、「ＯＮ」状態となり、第１導電型ＴＦＴ２８のソースが接続されている低電位電源ＶSSへ向かって電流が流れる。従って、このときドレインに接続されている検出端子２９における信号は‘Ｌ’レベルとなり、第１導電型ＴＦＴ２８の「ＯＮ」による立ち下がりの信号として検出される。
【００８２】
このように動作するとき、図６−（ａ）に示すように、入力信号ＤＸが‘Ｈ’レベルに立ち上がる時刻ｔ１と検出信号ＭＯＮの立ち下がりの時刻ｔ２の間には、回路内の各素子２７１〜２７４を通過するときの信号遅延と第１導電型ＴＦＴの動作によりΔｔ分の時間差を生じる。このとき入力信号ＤＸと立ち下がり検出信号ＭＯＮとが、タイミングジェネレータ２００のカウンタ２６により比較及びカウントされることにより、このΔｔがサンプリングパルスの遅延時間として測定されることとなる。
【００８３】
このように、本実施形態に係るダミー回路２７ａは特に、既に検出端子２９に電位がバイアスされた状態からの立ち下がりを検出するため、実際のサンプリングスイッチ１４１と同じく、上記Δｔのうちスイッチング自体の動作時間は無視できるほど小さくすることができる。従って、非常に高い精度でサンプリングパルスの遅延量が検出され、且つ、これに対応する調整を実施することが可能となる。
【００８４】
更に、本実施形態では特に、高電位電源ＶDDの電圧は、負荷抵抗３０を介して減圧され、第１導電型ＴＦＴ２８のドレインは比較的低電位にバイアスされている。ここで、本実施形態のダミー回路２７ａのように、立ち下がりの信号を検出する方法においては、そのスイッチング動作は第１導電型ＴＦＴ２８のゲートに入力される信号レベルが閾値電圧以上であれば開始されるため、遅延信号の検出は、ドレインにバイアスされる電位に影響されない。従って、負荷抵抗３０を任意に設定することにより、予め電源電圧ＶDDを減圧させて比較的低い電位を第１導電型ＴＦＴ２８のドレインにバイアスさせておくことができる。
【００８５】
このような構成をとることにより、第１導電型ＴＦＴ２８に必要とされる耐圧特性を低く抑えることが可能となる。
【００８６】
ここで、図５−（ｂ）に示すように、第１比較例においては、第１導電型ＴＦＴ２８のゲートへの入力信号の立ち上がりに対応して、ソースにバイアスされた内部電源ＶDDと、第１導電型ＴＦＴ２８のスイッチング動作「ＯＮ」によって、ドレインに接続された検出端子２９へ向かって電流が流れる。このとき、図６−（ｂ）に示すように、上述の本実施形態に係るダミー回路２７ａの場合と異なり、立ち上がりの信号ＭＯＮを検出することになるため、立ち上がり時の過渡特性による無視し得ない程度の信号のなまりが生じる。即ち、スイッチング動作そのものによる遅延時間（ｔ２〜ｔ３）が介在し、遅延時間Δｔの検出精度が低下する。このことから、本実施形態に係るダミー回路２７ａの回路構成によれば、第１比較例のような構成と比較すると、上述のように既に高電位にバイアスされた状態からの立下りを検出できるため、スイッチング動作による反応速度が速く、高精度の遅延時間の検出が可能である。
【００８７】
図５−（ｃ）に示すように、第２比較例では、入力信号ＤＸの「ＯＮ」及び「ＯＦＦ」に対応して、検出端子２９において信号の「立ち下がり」及び「立ち上がり」を検出することができる。ただし、この場合、インバータ３１は、実際のサンプリングスイッチ１４１と比較すると、構成が異なる。即ち、少なくともｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各１個を用いて構成された相補型ＴＦＴにより構成されている点が異なり、更には、サイズ（特に、チャネル幅）も異なる点である。このため、第１導電型ＴＦＴで構成されるサンプリングスイッチ１４１を介した実際のサンプリングパルスの遅延時間と、第２比較例のダミー回路２７ｃを介して測定される遅延時間との間には、無視し得ない誤差を生じることとなる。一方、本実施形態におけるダミー回路２７ａは、第１導電型ＴＦＴ２８において、サンプリングスイッチ１４１と同一の構成をとることができるため、高精度な遅延時間測定において有利であることは第２比較例との比較において明らかである。
【００８８】
更に、第２比較例に示した構成によると、上述のように比較的高電位の内部電源ＶDDが直接バイアスされることとなり、本実施形態に係るダミー回路２７ａと比較すると、各ＴＦＴ素子に要求される耐圧特性の観点からも不利となる。そこで、このように内部電源電圧ＶDDが直接バイアスされることを回避するため、仮に、例えば、本実施形態のダミー回路２７ａ、或いは、第１比較例のダミー回路２７ｂのように、負荷抵抗３０を用いて構成し、減圧した上でバイアスされるように構成したとしても、検出信号ＭＯＮの立ち上がり時に第１比較例の場合と同様に、無視し得ない程度の信号のなまりが生じる。従って、このように構成しても、信号遅延の測定精度の観点からは、本実施形態のダミー回路２７ａと比較して不利となることは明らかである。
【００８９】
尚、図５（ｂ）及び図５（ｃ）に示した第１及び第２比較例は、図５（ａ）に示した第１実施形態における顕著な長所を説明するための比較例であって、本発明の電気光学装置から除外されるものではない。即ち、図５（ｂ）及び図５（ｃ）に示した第１及び第２比較例も、広義には、本発明の技術的範囲に属するものであり、図５（ａ）に示した第１実施形態に比較すると各種欠点はあるものの、前述の如き従来技術と比較すれば、なお相応の効果が奏されるものである。
【００９０】
（第２実施形態）
本発明の電気光学装置に係る第２実施形態について以下に説明する。
【００９１】
第２実施形態は、上述の第１実施形態と比較して、ダミー回路２７の各構成要素のサイズ或いは平面パターンが異なり、ダミー回路２７の回路構成及びその動作、液晶装置の全体構成、並びに、液晶パネル１００内の回路構成及び動作については第１実施形態と同様である。このため以下においては、第１実施形態と異なる構成について説明する。また、上述の第１実施形態における全構成要素はそのまま対応するため、図示を省略する。
【００９２】
先に述べたように、サンプリング回路１４０においては、複数のサンプリングスイッチ１４１が並列に複数接続された構成をとるため、ダミー回路２７においても同様に、それらを模擬する第１導電型ＴＦＴ２８を同一の個数にて並列接続されるよう構成することによって、同一の遅延時間を検出することが可能となる。ただし、このように構成することによりレイアウト構成上、液晶パネル１００の限られた素子基板上において比較的大きなスペースを確保する必要が生じる。
【００９３】
そこで、第２実施形態に係るダミー回路２７においては、高精度で信号遅延を検出するために、第１実施形態と同様に同一の素子基板上に作成されることを前提とし、且つ極力小さいスペースに配置させるよう構成する方法を以下に説明する。
【００９４】
本実施形態では、ダミー回路２７内の第１導電型ＴＦＴ２８のチャネル幅が、サンプリング回路１４０のサンプリングスイッチ１４１のチャネル幅よりも小さいサイズで作成されて構成されている。
【００９５】
このように構成すれば、限られた基板上スペースに、小型のダミー回路を構築することによって、スペース不足の問題を回避することが可能となる。或いは、ダミー回路を作り込むのに必要な領域を含めて、基板の小型化や、電気光学パネル全体の小型化を促進することが可能となる。
【００９６】
ここで本実施形態では特に、サンプリング回路のサンプリングスイッチ１４１に対する、その前段に位置するバッファ回路（即ち、イネーブル回路１７０ａ、１７０ｂ、・・・）のサイズ比と、これに対応するダミー回路における第１導電型ＴＦＴ２８に対する、その前段に位置するバッファ回路（即ち、２７３及び２７４）のサイズ比とは等しくなるよう構成されている。
【００９７】
このように構成することにより、ダミー回路２７が模擬対象の回路と比較して小型化されていても、模擬の度合いについては高く維持され、高精度の信号遅延の測定が可能となる。
【００９８】
尚、ダミー回路２７の第１導電型ＴＦＴ２８のサイズに対する、その他の全構成要素（２７１〜２７４）のサイズの比が、模擬対象であるサンプリングスイッチ１４１のサイズに対する、サンプリング回路１４０に至るシフトレジスタ１段分の各構成要素（１６１ａ、１６２ａ、１７１ａ、１７２ａ、・・・等）のサイズの比と同一になるよう構成されてもよい。換言すれば、サンプリングスイッチ１４１に対してダミー回路２７の第１導電型ＴＦＴ２８が縮小して作成される場合、その他の全構成要素においても同一の比率で縮小して作成されてもよい。
【００９９】
このように構成することにより、第１導電型ＴＦＴ２８のチャネル幅が、模擬対象であるサンプリングスイッチ１４１に対して縮小されて作成される場合においても、第１導電型ＴＦＴの容量に対する、その前段に位置する全構成要素の容量の比が、模擬対象となる回路におけるサンプリングスイッチ１４１の容量に対する、その前段に位置する全構成要素の容量の比と同一となる。このため、第１実施形態のように、第１導電型ＴＦＴ２８のチャネル幅が、サンプリングスイッチ１４１のチャネル幅と同一に作成される場合と比較しても、ほぼ同一の遅延時間の検出結果が維持され、且つ、ダミー回路２７のレイアウト面積の縮小を図ることが可能となる。
【０１００】
（第３実施形態）
本発明の電気光学装置に係る第３実施形態について、図７を参照して説明する。
【０１０１】
第３実施形態は、上述の第１実施形態と比較して、データ線駆動回路１５０内のバッファ回路の一例を構成するイネーブル回路１７０ａ、１７０ｂ、・・・、及びダミー回路２７の構成が異なり、ダミー回路２７の動作、及び液晶装置の全体構成及び動作については第１実施形態と同様である。このため以下では、第１実施形態と異なる構成について説明する。
【０１０２】
本実施形態においては、図７に示すように、バッファ回路の一例であるイネーブル回路１７０ａ、１７０ｂ、・・・において、インバータが複数段設けられて構成されている。即ち、第１実施形態における構成に対して、更に、インバータ１７３ａ及び１７４ａ等を更に付加した形で構成されている。
【０１０３】
このように構成することにより、双方向シフトレジスタ１６０からサンプリング回路に至る全経路の配線容量等に起因する、比較的程度の大きい信号遅延を抑制することが可能となる。
【０１０４】
このとき、上述の回路を模擬して信号遅延を検出するダミー回路２７においても、図７に示すように、同一の段数でインバータを複数段設けられて構成されている。即ち、第１実施形態におけるダミー回路２７と比較して、更に、インバータ２７５及び２７６が付加された形で構成されている。
【０１０５】
このように構成することにより、データ線駆動回路１５０において上述のように、バッファとしてのインバータが複数段接続された場合においても、同一の段数で回路を模擬することとなり、高精度の信号遅延の検出が可能となる。
【０１０６】
本実施形態では特に、ダミー回路２７は、液晶パネル１００の素子基板上にデータ線駆動回路１５０及びサンプリング回路１４０の各素子と同一工程で形成され、ダミー回路２７内の各素子は、夫々、模擬対象であるサンプリング回路１４０及びデータ線駆動回路１５０における各素子と同一のサイズで形成される。また、本実施形態では特に、第１導電型ＴＦＴ２８のチャネル幅は、対応するサンプリングスイッチ１４１のチャネル幅と等しくなるよう形成されている。
【０１０７】
以上のような構成にすることにより、ダミー回路２７が、データ線駆動回路１５０及びサンプリング回路１４０を模擬する度合いを更に高めることとなり、非常に高精度でサンプリングパルスの遅延量を検出することが可能となる。
【０１０８】
尚、ダミー回路２７におけるその他の構成及び動作は、第１実施形態の場合と同じであり、同様に高精度なサンプリングパルスの遅延量を検出することが可能である。
【０１０９】
（第４実施形態）
本発明の電気光学装置に係る第４実施形態について以下に説明する。
【０１１０】
第４実施形態は、上述の第３実施形態と比較して、ダミー回路２７の各構成要素のサイズ或いは平面パターンが異なり、ダミー回路２７の回路構成及びその動作、液晶装置の全体構成、並びに、液晶パネル１００内の回路構成及び動作については第３実施形態と同様である。このため以下においては、第３実施形態と異なる構成について説明する。また、上述の第３実施形態における全構成要素はそのまま対応するため、図示を省略する。
【０１１１】
本実施形態においては、ダミー回路２７内の第１導電型ＴＦＴ２８のチャネル幅が、サンプリング回路１４０のサンプリングスイッチ１４１のチャネル幅よりも小さいサイズで作成されて構成されている。
【０１１２】
このように構成すれば、限られた基板上スペースに、小型のダミー回路を構築することによって、スペース不足の問題を回避することが可能となる。或いは、ダミー回路を作り込むのに必要な領域を含めて、基板の小型化や、電気光学パネル全体の小型化を促進することが可能となる。
【０１１３】
ここで本実施形態では特に、ダミー回路２７における第１導電型ＴＦＴ２８に対する、その前段のバッファ回路における最終段のインバータ２７６のサイズ比が、サンプリング回路１４０のサンプリングスイッチ１４１に対する、その前段のバッファ回路における最終段のインバータ１７４ａのサイズ比と等しくなるよう構成されている。
【０１１４】
このように構成することにより、ダミー回路２７が模擬対象の回路と比較して小型化されていても、バッファ回路を構成する複数段のバッファのうち、サンプリングパルスの遅延律則の程度が相対的に高い、最終段のインバータを模擬するので、模擬の度合いについては高く維持され、且つ高精度の信号遅延の測定が可能となる。
【０１１５】
尚、ダミー回路２７の第１導電型ＴＦＴ２８のサイズに対する、その他の全構成要素（２７１〜２７６）のサイズの比が、模擬対象であるサンプリングスイッチ１４１のサイズに対する、サンプリング回路１４０に至るシフトレジスタ１段分の各構成要素（１６１ａ、１６２ａ、１７１ａ、１７２ａ、１７３ａ、１７４ａ・・・等）のサイズの比と同一になるよう構成されてもよい。換言すれば、サンプリングスイッチ１４１に対してダミー回路２７の第１導電型ＴＦＴ２８が縮小して作成される場合、その他の全構成要素においても同一の比率で縮小して作成されてもよい。
【０１１６】
このように構成することにより、第１導電型ＴＦＴ２８のチャネル幅が、模擬対象であるサンプリングスイッチ１４１に対して縮小されて作成される場合においても、第１導電型ＴＦＴの容量に対する、その前段に位置する全構成要素の容量の比が、模擬対象となる回路におけるサンプリングスイッチ１４１の容量に対する、その前段に位置する全構成要素の容量の比と同一となる。このため、第１実施形態のように、第１導電型ＴＦＴ２８のチャネル幅が、サンプリングスイッチ１４１のチャネル幅と同一に作成される場合と比較しても、ほぼ同一の遅延時間の検出結果が維持され、且つ、ダミー回路２７のレイアウト面積の縮小を図ることが可能となる。
【０１１７】
尚、第１実施形態〜第４実施形態における双方向シフトレジスタ１６０は、液晶パネル１００を構成する基板上に、外付け或いは後付されるＩＣとして設けることにより構成されてもよい。
【０１１８】
このように構成することにより、比較的容易に実装することが可能となる。他方で、ダミー回路並びにこれが模擬するバッファ回路やサンプリング回路については、同一基板上に作り込まれるので、前述の如くダミー回路２７による模擬の度合いを高めることが可能となる。
【０１１９】
以上のように、第１実施形態〜第４実施形態におけるダミー回路２７は、液晶パネル１００におけるデータ線駆動回路１５０及びサンプリング回路１４０の各素子と同一プロセスで形成され、且つ同一の回路構成を持つ模擬回路として構成され、スイッチング動作の速い信号の立ち下がり検出を行なうことにより、実際のサンプリングパルスの信号遅延と同一の遅延信号を検出して、高精度で遅延時間を測定し、駆動回路へフィードバックすることが可能となる。
【０１２０】
（変形形態）
第１から第４実施形態におけるダミー回路は、データ線駆動回路中のクロックドインバータ、イネーブル回路及びサンプリング回路を、比較的忠実に模擬している。しかしながら、第１から第４実施形態の変形形態として、データ線駆動回路、バッファ回路（イネーブル回路）及びサンプリング回路のうちの少なくとも一部を模擬するようにダミー回路を構成してもよい。その場合においても、模擬の程度に応じて相応の精度で遅延時間を測定でき、遅延信号をフィードバックすることで遅延による悪影響を相応に低減できる。特に、データ線駆動回路、イネーブル回路及びサンプリング回路のうち、遅延の主要因となる或いは遅延を律則している一又は複数の回路部分を模擬すれば、効率的に遅延による悪影響を排除可能となる。例えば、直列に接続された複数段のインバータからなるバッファ回路における最終段のインバータを模擬すれば、遅延による悪影響を効率良く低減できる。同時に、ダミー回路によって一部のみを模擬することで、限られた素子基板上領域における当該ダミー回路の形成領域を小さくできるので、素子基板や装置全体の小型化を図る上で有利である。
【０１２１】
（液晶装置の全体構成）
以上のように構成された本発明の第１実施形態〜第４実施形態における液晶装置の全体構成について図８及び図９を参照して説明する。ここに、図８は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図９は、図８のＨ−Ｈ’断面図である。
【０１２２】
図８及び図９において、素子基板１０の上には、複数の画素電極１１８により規定される画像表示領域（即ち、実際に液晶層５０の配向状態変化により画像が表示される液晶装置の領域）の周囲において両基板を貼り合わせて液晶層５０を包囲する光硬化性樹脂からなるシール材５２が、画像表示領域に沿って設けられている。そして、対向基板２０上における画像表示領域とシール材５２との間には、遮光性の額縁遮光膜５３が設けられている。遮光性の額縁遮光膜５３や遮光層２３を液晶装置用基板１０上に形成しても良い。
【０１２３】
画像表示領域１１０の左右２辺に沿った部分には、走査線駆動回路１３０が両側に設けられている。ここで、走査線１１２の駆動遅延が問題にならないような場合、走査線駆動回路１３０は走査線１１２に対して片側のみに形成しても良い。
【０１２４】
シール材５２の外側の領域には、画像表示領域の下辺に沿ってデータ線駆動回路１５０及び外部からの信号入力等を行う外部回路接続用端子１０２が設けられており、画像表示領域の左右の２辺に沿って走査線駆動回路１３０が画像表示領域の両側に設けられている。ここで、データ駆動回路１５０を画像表示領域の上下の２辺に沿って両側に設けても良い。この際、例えば一方のデータ線駆動回路１５０には奇数列のデータ線を電気的に接続し、もう一方のデータ線駆動回路１５０には偶数列のデータ線を電気的に接続することで、上下から櫛歯状に駆動するようにしても良い。更に画像表示領域の上辺には、走査線駆動回路１３０に電源や駆動信号を供給するための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも一箇所で、液晶装置用基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。そして、シール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２により液晶装置用基板１０に固着されている。
【０１２５】
また、上述した各実施形態においては、データ線駆動回路１５０及び走査線駆動回路１３０に対して、クロック信号あるいは画像信号等を出力する外部制御回路を、液晶装置の外部に設けた場合について説明したが、本発明はこれに限られるものではなく、当該制御回路を液晶装置内に設けるようにしても良い。
【０１２６】
特に、クロック信号については、クロック信号のみを外部制御回路から供給させ、液晶装置用基板上で逆位相クロック信号を生成する回路を設けるように構成しても良い。
【０１２７】
以上に説明した液晶装置は、カラー液晶プロジェクタ等に適用することができるが、この場合には、３つの液晶装置がＲＧＢ用のライトバルブとして夫々用いられ、各パネルには夫々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が入射光として夫々入射されることになる。従って、各実施の形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、液晶装置においても遮光層２３の形成されていない画素電極１１に対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に本実施の形態の液晶装置を適用できる。
【０１２８】
また、液晶装置に用いるスイッチング素子は、正スタガ型又はコプラナー型のポリシリコンＴＦＴでも良いし、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、本実施の形態は有効である。
【０１２９】
更に、液晶装置においては、一例として液晶層５０をネマティック液晶から構成したが、液晶を高分子中に微小粒として分散させた高分子分散型液晶を用いれば、配向膜、並びに前述の偏光フィルム、偏光板等が不要となり、光利用効率が高まることによる液晶装置の高輝度化や低消費電力化の利点が得られる。
【０１３０】
尚、データ線駆動回路１５０及び走査線駆動回路１３０は、液晶装置用基板１０の上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、液晶装置用基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
【０１３１】
なお、上述した実施の形態においては、走査線駆動回路１３０の構成については詳述していないが、特にシフトレジスタ部分についてはデータ線駆動回路１５０と同様の構成を採ることができる。
【０１３２】
また、電気光学装置としては、電気泳動装置やＥＬ（エレクトロルミネッセンス）装置や電子放出素子を用いた装置（Field Emission Display 及び Surface-Conduction Electron-Emitter Display）等に適用できる。
【０１３３】
（電子機器）
次に、以上詳細に説明した液晶装置１を備えた電子機器の実施の形態について図１０から図１３を参照して説明する。
【０１３４】
先ず図１０に、このように液晶装置１を備えた電子機器の概略構成を示す。
【０１３５】
図１０において、電子機器は、表示情報出力源１０００、上述した外部表示情報処理回路１００２、前述の走査線駆動回路１３０及びデータ線駆動回路１５０を含む表示駆動回路１００４、液晶装置１、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、テレビ信号を同調して出力する同調回路等を含んで構成され、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック発生回路１００８からのクロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫと共に表示駆動回路１００４に出力する。表示駆動回路１００４は、走査線駆動回路１３０及びデータ線駆動回路１５０によって前述の駆動方法により液晶装置１を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、液晶装置１を構成する液晶装置用基板の上に、表示駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【０１３６】
このような構成の電子機器として、図１１に示す液晶プロジェクタ、図１２に示すマルチメディア対応のパーソナルコンピユータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダー型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１３７】
次に図１１から図１３に、このように構成された電子機器の具体例を夫々示す。
【０１３８】
図１１において、電子機器の一例たる液晶プロジェクタ１１００は、投射型の液晶プロジェクタであり、光源１１１０と、ダイクロイックミラー１１１３，１１１４と、反射ミラー１１１５，１１１６，１１１７と、入射レンズ１１１８，リレーレンズ１１１９，出射レンズ１１２０と、液晶ライトバルブ１１２２，１１２３，１１２４と、クロスダイクロイックプリズム１１２５と、投射レンズ１１２６とを備えて構成されている。液晶ライトバルブ１１２２，１１２３，１１２４は、上述した駆動回路１００４が液晶装置用基板上に搭載された液晶装置１を含む液晶表示モジュールを３個用意し、夫々液晶ライトバルブとして用いたものである。また、光源１１１０はメタルハライド等のランプ１１１１とランプ１１１１の光を反射するリフレクタ１１１２とからなる。
【０１３９】
以上のように構成される液晶プロジェクタ１１００においては、青色光・緑色光反射のダイクロイックミラー１１１３は、光源１１１０からの白色光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー１１１７で反射されて、赤色光用液晶ライトバルブ１１２２に入射される。一方、ダイクロイックミラー１１１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー１１１４によって反射され、緑色光用液晶ライトバルブ１１２３に入射される。また、青色光は第２のダイクロイックミラー１１１４も透過する。青色光に対しては、長い光路による光損失を防ぐため、入射レンズ１１１８、リレーレンズ１１１９、出射レンズ１１２０を含むリレーレンズ系からなる導光手段１１２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ１１２４に入射される。各ライトバルブにより変調された３つの色光はクロスダイクロイックプリズム１１２５に入射する。このプリズムは４つの直角プリズムが貼り合わされ、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ１１２６によってスクリーン１１２７上に投射され、画像が拡大されて表示される。
【０１４０】
図１２において、電子機器の他の例たるラップトップ型のパーソナルコンピュータ１２００は、上述した液晶装置１がトップカバーケース内に備えられた液晶ディスプレイ１２０６と、ＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体部１２０４とを有する。
【０１４１】
また、図１３に示すように、液晶装置用基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテーブ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Tape Carrier Package）１３２０を接続して、電子機器用の一部品である液晶装置として生産、販売、使用することもできる。
【０１４２】
以上、図１１から図１３を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダー型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等が図１０に示した電子機器の例として挙げられる。
【０１４３】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置、その駆動回路及び電子機器もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【０１４４】
【図１】本発明の液晶表示装置の全体構成を示すブロック図である。
【図２】第１実施形態のデータ線駆動回路１５０及びサンプリング回路１４０の詳細を示すロジック回路図である。
【図３】図２のロジック回路図の主要信号の状態を示すタイミングチャート図である。
【図４】タイミングジェネレータの構成を示す回路図である。
【図５】図２の第1実施形態におけるダミー回路２７の構成を、ダミー回路２７ａとして図５−（ａ）に示し、更に、本実施形態に係るダミー回路２７ａとの第１比較例及び第２比較例を、ダミー回路２７ｂ及びダミー回路２７ｃとして、図５−（ｂ）及び図５−（ｃ）に夫々示した複数の回路図である。
【図６】本実施形態に係るダミー回路２７ａ、第１比較例としてのダミー回路２７ｂ、及び第２比較例としてのダミー回路２７ｃにおける信号遅延の検出状態を夫々示す複数のタイミングチャートである。
【図７】第３実施形態のデータ線駆動回路１５０及びサンプリング回路１４０の詳細を示すロジック回路図である。
【図８】液晶装置の全体構成を示す平面図である。
【図９】図８のＨ−Ｈ’断面図である。
【図１０】本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図１１】電子機器の一例としての液晶プロジェクタを示す断面図である。
【図１２】電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【図１３】電子機器の一例としてのＴＣＰを用いた液晶表示装置を示す斜視図である。
【符号の説明】
【０１４５】
１・・・液晶装置、１０・・・液晶装置用基板、２０・・・対向基板、２１・・・共通電極、２３・・・遮光層、２８・・・第１導電型ＴＦＴ，２９検・・・出端子、５０・・・液晶層、５２・・・シール材、５３・・・額縁遮光膜、１００・・・液晶パネル、１１０・・・画像表示領域、１０２・・・外部回路接続用端子、１０３ク・・・ロック信号配線、１１２・・・走査線、１１４・・・データ線、１１６・・・ＴＦＴ、１１８・・・画素電極、１３０・・・走査線駆動回路、１４０・・・サンプリング回路、１４１・・・第１導電型ＴＦＴ、１５０・・・データ線駆動回路、１６０・・・双方向シフトレジスタ、１６１・・・クロックドインバータ、１６２・・・クロックドインバータ、１７０イ・・・ネーブル回路、２００・・・タイミングジェネレータ、２７１・・・クロックドインバータ、２７２・・・クロックドインバータ、２７３・・・ＮＡＮＤ回路、２７４・・・インバータ、２７５・・・インバータ、２７６・・・インバータ、３００・・・画像信号処理装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004361919.tif 000013
【図１２】
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【図１３】
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