(57)【要約】【課題】タイミングマージンが大きなハーフレート連続位相検出器を提供する。【解決手段】上記課題は、入力データ信号とクロック信号を表わす出力とを供給する回路であって、奇数番と偶数番の前記入力データ信号を個別リタイミング処理し、偶数番リタイミング処理データ信号と奇数番リタイミング処理データ信号を供給する手段と、前記データ信号と前記クロック信号と反転した前記クロック信号と、リタイミングした前記偶数番データ及び奇数番データ信号をそれぞれ論理合成して論理合成信号を出力する第１論理合成手段と、前記論理合成信号を合成して前記出力を供給する第２合成手段とを有することを特徴とする回路により解決される。【選択図】図２
2004135318.tif 000002
【特許請求の範囲】
【請求項１】
　入力データ信号とクロック信号を表わす出力とを供給する回路であって、
　奇数番と偶数番の前記入力データ信号を個別リタイミング処理し、偶数番リタイミング処理データ信号と奇数番リタイミング処理データ信号を供給する手段と、
　前記データ信号と前記クロック信号と反転した前記クロック信号と、リタイミングした前記偶数番データ及び奇数番データ信号をそれぞれ論理合成して論理合成信号を出力する第１論理合成手段と、
　前記論理合成信号を合成して前記出力を供給する第２合成手段と、
を有することを特徴とする回路。
【請求項２】
　前記第２合成手段は線形合成器であることを特徴とする請求項１に記載の回路。
【請求項３】
　前記第１論理合成手段は少なくとも４個の３入力論理積ゲートを備え、
　第１ゲートの第１入力と第３ゲートの第１入力は反転した前記リタイミング処理していないデータ信号であり、
　前記第１ゲートの第２入力は前記偶数番リタイミング処理データ信号であり、
　第２ゲートの第２入力は反転した前記偶数番リタイミング処理データ信号であり、
　前記第１ゲートの第３入力は前記クロック信号であり、
　前記第２ゲートの第１入力と第４ゲートの第１入力は前記リタイミング処理していないデータ信号であり、
　前記第３ゲートの第２入力は前記奇数番リタイミング処理データ信号であり、
　前記第４ゲートの第２入力は反転した前記奇数番リタイミング処理データ信号であり、
　前記第３ゲートの第３入力と前記第４ゲートの第３入力は反転した前記クロック信号であることを特徴とする請求項１または請求項２に記載の回路。
【請求項４】
　前記第１論理合成手段は、少なくとも二つの２入力論理積ゲートと少なくとも二つの２入力排他的論理和ゲートを備え、
　第１排他的論理和ゲートの第１入力は前記偶数番のリタイミング処理データ信号であり、
　第１排他的論理和ゲートの第２入力と第２論理和ゲートの第１入力は前記リタイミング処理していないデータ信号であり、
　前記第２排他的論理和ゲートの第２入力は前記奇数番のリタイミング処理データ信号であり、
　第１論理積ゲートへの第１入力は前記第１排他的論理和ゲートの出力であり、
　前記第１論理積ゲートへの第２入力は前記クロック信号であり、
　第２論理積ゲートへの第１入力は前記第２排他的論理和ゲートの出力であり、
　前記第２論理積ゲートへの第２入力は反転した前記クロック信号である、
　ことを特徴とする請求項１または請求項２に記載の回路。
【請求項５】
　　前記データ信号を前記リタイミング処理回路を介する信号遅延を補償する量だけ遅延させ、前記クロック信号を前記リタイミング処理回路と前記排他的論理和ゲートを介する信号遅延を補償する量だけ遅延させることを特徴とする請求項４に記載の回路。
【請求項６】
　前記第１論理合成手段と前記第２合成手段の間に介挿した少なくとも一つの低域濾波フィルタをさらに含むことを特徴とする請求項１から請求項５に記載の回路。
【請求項７】
　データ信号を受信する入力端と、
　クロック信号を受信する入力端と、
　前記データ入力端で受信したデータをリタイミング処理するリタイミング処理回路と、
　複数の多入力ゲートで、各ゲートの入力が、前記リタイミング処理回路によりリタイミング処理したデータ信号と、リタイミング処理していないデータ信号と、前記クロック入力端から受信したクロック信号と反転した前記クロック信号とが異なる組み合わせで構成してあり、前記ゲートの線形合成出力が前記出力端での信号であって、前記データ入力端で受信した前記データパルスと前記クロック入力端で受信したクロックパルスの間の位相差に比例するパルスを供給することを特徴とする位相検出器。
【請求項８】
　前記リタイミング処理していないデータ信号が前記ゲート入力端に達する前に該リタイミング処理していないデータ信号を遅延させる遅延回路をさらに備えることを特徴とする請求項７に記載の位相検出器。
【請求項９】
　データ信号とクロック信号の間の位相差を表す出力を供給する回路であって、
　前記データ信号と前記リタイミング処理したデータ信号とクロック信号の組み合わせを合成し、前記位相差を示す一連のパルスを供給する複数の論理素子で、同一の論理素子により連続パルスから前記組み合わせが生成されないようにした前記論理素子と、
　前記一連のパルスを複数のデータ信号パルスに亙って平均化する合成器を備える、
　ことを特徴とする回路。
【請求項１０】
　前記合成器は線形合成器であることを特徴とする請求項９に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、位相検出器に係り、より詳しくはノンリターン・ツー・ゼロ（ＮＲＺ）データからのクロック再生用システム及び方法に関し、さらにより具体的にはタイミングマージンを改善したハーフレート連続位相検出器用のシステム及び方法に関する。
【背景技術】
【０００２】
　ＮＲＺ形式を用いるデータ転送システムでは、データ再生に用いることのできるデータと共に転送される明確なクロック信号が存在しない。このクロックは、先ずデータ転送時間に基づいてデータから再生しなければならない。これには、ＮＲＺデータと内部クロックの間の位相誤差を計測して誤差信号を生成する位相検出器が必要である。誤差信号は、誤差を修正する制御ループを駆動する。適切に作動するシステムにあっては、制御ループは位相誤差を無視可能な値に保持することが可能である。再生クロックは、そこでデータ再生に用いられる。上記の操作を実行する回路は、クロック／データ再生（ＣＤＲ）回路と呼ばれる。ほとんど全ての最新のデータ転送システムはＣＤＲ回路を用いており、位相検出器はこの種のＣＤＲ回路の必須部分をなす。
【０００３】
　一般に「離散的（ｂａｎｇ−ｂａｎｇ）」と「連続的（ｃｏｎｔｉｎｕｏｕｓ）」と呼ばれる、二分類した位相検出器が広く用いられている。離散的回路は、非特許文献１に記載されたＡｌｅｘａｎｄｅｒ氏原作の設計に由来するものである。離散的回路は、クロックが「進相」か「遅相」かのみを示し、位相誤差を示さない２値量子化出力を有する。このような不連続な「離散的」モードによる動作は、制御ループにおいて、再生クロックにスプリアスジッタを加え、ジッタ計測システム内での離散的位相検出器が使用する問題点となる。また、通信システムではこのスプリアスジッタがシステムの性能を落とすことになる。
【０００４】
　連続的位相検出器は、非特許文献２に記載のＨｏｇｇｅ氏原作の検出器に倣ってパターン化するかエミュレートされる。これらの検出器は位相誤差に比例する電圧を生成するのに用いることのできる出力を有しており、制御ループに対し「比例」モードをもたらす。オペレーショナルシステムにおいてより望ましいことであり、ジッタ計測システムには不可欠である。しかしながら、業界標準のクロックレートで動作する多くのシステムが依然として離散的位相検出器を使用しているのは、所定の論理ハードウェア技術にとって連続的位相検出器よりも相当に高速に動作させることができるからである。なぜなら、連続的位相検出器においては、より精密なタイミングが必要となるからである。
【０００５】
　上記位相検出器は、クロック周波数がデータのボーレートに一致することを意味する「フルレート」でクロック動作するものである。例えば、データが毎秒１０ギガビットのレート（１０１０ボー）である場合、クロックは１０ＧＨｚであり、回路は「フルレート」でクロック動作すると説明される。この文脈では、「ハーフレート」クロック動作は、例えば５ＧＨｚクロックを伴う毎秒１０ギガビットのデータを指すことになる。
【０００６】
　よりレートを増すために、非特許文献３や非特許文献４に開示されているような「ハーフレート」クロック動作連続位相検出器が開発されている。このクロックは、双対フリップフロップを起動する１８０度離れた二つの位相を有する。二つの位相は、クロック波形の立ち上がりエッジと立ち下がりエッジに対応する。これにより、潜在的には少なくともフリップフロップを２倍の回数だけ切り替えることができ、最大クロックレートを２倍にすることができる。
【０００７】
【非特許文献１】アレキサンダー・ジェイ・ディー・エイチ（Ａｌｅｘａｎｄｅｒ，ＪＤＨ）著、「不規則２値信号からのクロック再生（Ｃｌｏｃｋ　Ｒｅｃｏｖｅｒｙ　ｆｒｏｍ　Ｒａｎｄｏｍ　Ｂｉｎａｒｙ　Ｓｉｇｎａｌｓ）」、電子寄稿（Ｅｌｅｃｔｒｏｎｉｃ　Ｌｅｔｔｅｒｓ）、第１１巻、第３２号、１９７５年１０月３０日、ｐ．５４１−５４２
【非特許文献２】ホッジ・シー・ピー（Ｈｏｇｇｅ，ＣＰ）著、「自己修正クロック再生回路（Ａ　Ｓｅｌｆ　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｌｏｃｋ　Ｒｅｃｏｖｅｒｙ　Ｃｉｒｃｕｉｔ）」、光波技術ジャーナル（Ｊｏｕｒｎａｌ　ｏｆ　Ｌｉｇｈｔｗａｖｅ　Ｔｅｃｈｎｏｌｏｇｙ）、ＬＴ第３巻、第６号、１９８５年１２月、ｐ．１３１２−１３１４
【非特許文献３】ライス・エー・ディー（Ｒｅｉｓ，ＡＤ）等著、「低速動作する高データレート同期器（Ｈｉｇｈ　Ｄａｔｅ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｉｚｅｒｓ　Ｏｐｅｒａｔｉｎｇ　ａｔ　Ｌｏｗ　Ｓｐｅｅｄ）」ＫＥＧＳ２００１年、第８回電子・回路・システムＩＥＥＥ国際会議、２００１年、ｐ．１１２７−１１３０，Ｖ３
【非特許文献４】サボジ・ジェイ（Ｓａｖｏｊ，Ｊ）とラザビ・ビー（Ｒａｚａｖｉ，Ｂ）著、「光通信システム用ハーフレートクロック及びデータ再生回路の設計（Ｄｅｓｉｇｎ　ｏｆ　Ｈａｌｆ−Ｒａｔｅ　Ｃｌｏｃｋ　ａｎｄ　Ｄａｔａ　Ｒｅｃｏｖｅｒｙ　Ｃｉｒｃｕｉｔｓ　ｆｏｒ　Ｏｐｔｉｃａｌ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　Ｓｙｓｔｅｍ）」、ソリッドステート回路ＩＥＥＥジャーナル、第３６巻、第５号、２００１年５月、ｐ．７６１−７６８
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　しかしながら、これらのハーフレート位相検出器は依然としてそれらの最大クロックレートを制限する臨界タイミングマージンに関する制約を有する。連続的位相検出器のアナログ特性が原因で、最大レートに近づくにつれてそれらの精度とダイナミックレンジが次第に劣化する。それ故、たとえ最大レート未満であったとしても、設計上のマージンを大きくとることにより、性能を改善することができる。マージンを大きくとると、効果的に最大データレートを向上させる。従って、増大するレートと性能に合わせ改善したタイミングマージンを備えるハーフレート連続位相検出器が望まれていた。
【課題を解決するための手段】
【０００９】
　本発明は、複数の多入力ゲートから構成した位相検出器に係り、これがリタイミング処理していない入力データをリタイミング処理したデータとクロック信号に組み合わせ、リタイミング処理していないデータとクロックの間の位相差に比例する出力パルスを得る。
【００１０】
　実施形態にあっては、位相検出器は、データ信号を受信する入力端とクロック信号を受信する入力端と位相制御信号を供給する出力端と前記データ入力端からリタイミング処理していないデータ信号を受け入れ、そこから偶数番と奇数番のリタイミング処理した信号を供給するデータリタイミング処理回路と、前記リタイミング処理していないデータ信号と前記リタイミング処理したデータ信号と前記クロック信号の異なる組み合わせに接続した入力端を有する複数の多入力ゲートで、ＵＩを単一ビットに割り当てた時間長として規定したときに、二つの連続的なＵＩにおいてアクティブとなることが一切あり得ない前記ゲートと、少なくとも二つの前記ゲートの出力を混合する合成器を備える。
【発明を実施するための最良の形態】
【００１１】
　本発明をより完全に理解するため、添付図面と併せ以下の説明をここで参照する。詳細な説明を開始する前に、データを正確に再生するためのクロック位相について図９Ａ〜図２０Ｄを参照下に説明を行う。
【００１２】
　図９Ａ，図９Ｂ，図９Ｃは、理想化した方形波形のクロック９０１Ａ，９０１Ｂ，９０１Ｃと、各ビット境界において瞬間的に状態を切り替えるよう理想化したデータ９０２Ａ，９０２Ｂ，９０２Ｃを示すフルレート動作に関するタイミング線図である。単一ビットへの割り当て時間長を、単位期間（ＵＩ）と呼ぶ。データをサンプリングする最適なタイミングは、図９Ａに９０３Ａ，９０３Ａ’で示すような各ビットのＵＩの中心である。この手法を用いることで、時間誤差に関する設計マージンは正の誤差も負の誤差と同じものとなる。図９Ｂは、進相サンプリング９０３Ｂ，９０３Ｂ’を示し、図９Ｃは遅相サンプリング９０３Ｃ，９０３Ｃ’を示す。
【００１３】
　データは通常は、クロック（９０３Ａ，９０３Ｂ，９０３Ｃ）の立ち上がりエッジにおいてデータをサンプリングするサンプラであるエッジトリガＤ型フリップフロップにより捕捉される。このため、クロックとデータの転送は、ＵＩ／２だけ離しておかねばならない。
【００１４】
　実際のシステムでは、データが遷移しているときに幾らかの無駄時間が存在する。このためタイミングマージンはＵＩ／２未満に減ることになるが、その原理に変わりはない。すなわち、データをサンプリングする最適タイミングはデータが有効な時間間隔の中心である。
【００１５】
　図１０Ａ，図１０Ｂ，図１０Ｃは、ハーフレートクロック動作を示す以外は、図９Ａ，図９Ｂ，図９Ｃと同様である。この場合、データ１００２Ａ，１００２Ｂ，１００２Ｃは、正であろうが負であろうが各クロックの遷移１００３Ａ，１００３Ａ’，１００３Ｂ，１００３Ｂ’，１００３Ｃ，１００３Ｃ’でサンプリングされる。無論、クロック信号１００１Ａ，１００１Ｂ，１００１Ｃのクロック遷移は１ＵＩだけ離れている。
【００１６】
　ジッタとは、ビットからビットへクロック位相（データ信号に対するクロック信号の関係）のタイミングの変動をいう。クロック位相を統計学上の確率変数とみなした場合、そのときはジッタは変数の「不規則性」の測度（分散に類似）となる。クロック位相は平均的には正しいが、それは任意の特定のビットで変化することがある。ジッタを含むデータ信号を一様な間隔でもってサンプリングした場合、ビット中央部でサンプリングがなされず、時として進相したり時として遅相したりする。このタイミング誤差が、ノイズと他の欠陥に起因するビット誤差に対しシステムをより脆弱なものとする。
【００１７】
　ジッタを考える別の方法は、信号に対するクロック位相を考えることである。このとき、ジッタは位相成分のノイズと考えることができる。ジッタは、正弦波のスプリアス位相変調の測度である「位相ノイズ」と密接に関連している。
【００１８】
　基本的には、二つのジッタ源が存在する。直接的なジッタのメカニズムは、クロック信号自体がその上にジッタを有し、データ生成デバイスがこのジッタを受け継ぐものである。このジッタメカニズムは、転送されるデータの特性とは無縁である。第２のジッタメカニズムは、「データパターンジッタ」と呼ばれる。これは、たとえ完全なクロックの存在下であっても発生するデバイス内群遅延欠陥が原因で、データのタイミングがデータ転送デバイス通過中に変わる。ジッタ特性が転送されるデータの特性に依存するということから、上述したような名前で呼ばれている。
【００１９】
　位相検出器は、ゲートや他の素子の無関係な収集体としてではなく、回路ブロックの階層的編成の組み合わせから構築されている。
【００２０】
　図１１Ａは、Ｄフリップフロップ１１００（以下、単にフリップフロップと呼ぶ）を示し、図１１Ｂはそのタイミング線図を示す。フリップフロップ１１００の基本機能は、クロック１１０３の制御下で、Ｄ入力端でデータ１１０１を取り込み、Ｑ出力端で出力をリード線１１０２へ返送することにある。クロックの立ち上がり１１０４（図１１Ｂ）では、Ｄ入力がロウである場合、その出力はロウ１１０５となる（或いは既にロウである場合はロウのままとなる）。同様に、Ｄ入力がクロックの立ち上がり１１０６，１１０７においてハイである場合、その出力はハイ１１０８となる（或いは既にハイである場合は、ハイのままとなる）。クロックの立下り１１０９には、フリップフロップは何もしない。
【００２１】
　フリップフロップは、データのリタイミング処理器として考えることができる。フリップフロップへのＤ入力端におけるリタイミング処理されていないデータが、適当量のジッタをその上に有するものと仮定する。フリップフロップは、一般に非最適時刻にデータをサンプリングするが、各ビットごとに正確な値を維持する。このデータは出力端に出力されるが、そのタイミングは入力端への到着時刻ではなくクロックにより制御される。このように、正確なクロックを備えたフリップフロップがデータをリタイミング処理し、全てのジッタを取り除くことになる。
【００２２】
　クロックがジッタを有する場合、その出力はこのジッタを受け継ぐ。また、フリップフロップが周波数依存性振幅や群遅延を有する場合、その出力はパターンジッタを有する。それ故、実際には、フリップフロップはジッタを増加或いは減少させることになる。
【００２３】
　以後、フリップフロップへの入力データは「リタイミング処理していないデータ」と呼び、フリップフロップからの出力データは「リタイミング処理したデータ」と呼ぶことにする。
【００２４】
　図１２ＡはＤラッチ１２００（以下、単に「ラッチ」と呼ぶ）を示し、図１２Ｂはそのタイミング線図を示す。ラッチは前述のＳａｖｏｊ等の論文において使用されており、フリップフロップの構成要素であるため重要である。フリップフロップと同じく、Ｄ入力からデータ１２０１を取り込み、このデータをＱ出力端１２０２から出力する。しかしながら、ラッチはクロック入力の代わりにラッチ入力１２０３により制御され、その挙動はフリップフロップとは若干異なる。それは、ラッチ入力の状態に応じて二つのモードを有する。ラッチ入力がロウ１２０４であるときは、ラッチは追尾モードにある。追尾モードは直通転送モードであり、出力は入力に直に応答する。ラッチ入力がハイになると、ラッチはラッチモードとなる。ラッチモードでは、モード変更時の状態を維持する。ラッチ入力はハイからロウへ遷移１２０６すると、ラッチは追尾モードへ変わる。遷移の瞬間に、（必要に応じて）出力状態は直ちに変化して電流入力状態と同じになり、その後に任意の入力変化に追随する。
【００２５】
　図１３はフリップフロップ１３００が二つのラッチ１２００，１２００’を用いて如何に構成できるかを示すものである。このようなフリップフロップを、マスター・スレーブ型フリップフロップと呼ぶ。マスターラッチ１２００はクロック入力１３０２により動作し、スレーブラッチ１２００’は補完クロック入力（インバータ１３０１経由）で動作する。それ故、クロックがロウであるときは、マスターラッチが追尾しスレーブラッチがラッチする。クロックがハイであるときは、マスターラッチがラッチしスレーブラッチが追尾する。動作は、次の通りである。マスターラッチがリタイミング処理していないデータ１３０３をクロックの立ち上がりにラッチし、それをスレーブラッチへ出力する。スレーブラッチは追尾モードにあるため、データを出力端へ通過させる。クロックの立下りでは、スレーブラッチが出力端のデータをラッチしてそれを保持する。一方、マスターラッチはリタイミング処理していないデータの現在の状態の追尾を開始する。
【００２６】
　各ビットがマスター・スレーブ型フリップフロップの二つの動作を必要とするため、各動作はクロック周期の１／２未満で実行しなければならない。フルレートクロックを用いる場合、クロック周期は１／２ＵＩである。これにより、連続的なラッチがデータレートの２倍で動作できることが要求される。ハーフレートを用いた場合、クロック周期の１／２は１ＵＩである。これにより、連続的なラッチがデータレートで動作できる。
【００２７】
　１対２デマルチプレクサは、リタイミング処理していないデータ信号をリタイミング処理した出力データ信号に分割し、出力データレートは入力データレートの半分となる。その基本的な機能は、データのレートを低下させ、それがより低速のハードウェアによってより低速のレートで処理できるようにすることにある。
【００２８】
　図１４Ａ，１４Ｂは、デマルチプレクサ１４００（図１４Ｃ）が二つのフリップフロップ１３００，１３００’から構成できる仕方を示すものである。ハーフレートクロック１４０１は一方のフリップフロップ（「偶数番」と表記）用に用いられ、補完ハーフレートクロック１４０１’は他方のフリップフロップ（「奇数番」と表記）用に用いられる。フリップフロップ１３００は、クロックの立ち上がりでリタイミング処理されていないデータ１４０２をサンプリングし、その一方でフリップフロップ１３００’はクロックの立下りでリタイミング処理されていないデータをサンプリングする。サンプリングしたデータは、リタイミング処理していないデータの半分のレートである。リタイミング処理したデータは、「偶数番」出力端１４０３と、次に「奇数番」出力端１４０４へ交互に転送される。かくして、偶数番番号付きビットが偶数番出力端へ行き、奇数番番号付きビットが奇数番出力端へ行く。
【００２９】
　２対１マルチプレクサは、二つのハーフレートデータ入力を一つのフルレートデータ入力へ合成することで逆変換動作を行なう。図１５Ａ，図１５Ｂは、２対１マルチプレクサ１５００（図１５Ｃ）がハーフレートクロックにより駆動されるデータ選択スイッチであることを示すものである。ハーフレートクロック１５０１がハイであるときは、一方の入力１４０３は出力端１７０１へ切り替えられる。クロックがロウであるときは、他方の入力１４０４は出力端１７０１へ切り替えられる。相補的クロック信号が、インバータ１７０３により生成される。データスイッチは、組み合わせ論理回路を用いて簡単に構成される。これにより、マルチプレクサは、リタイミング処理したデータを生成する。
【００３０】
　図１６Ａ，図１６Ｂは、１対２デマルチプレクサ１４００を２対１マルチプレクサ１５００と組み合わせ、図１６Ｃに記号を示したハーフレートリタイミング処理器１６００を形成することが可能でもあることを示している。多重化機能は、多重解除機能を元に戻すものであり、リタイミング処理されたデータが出力されることになる。かくして、データ１６０１は、図１６Ｂに示す如くデータ出力１６０３としてリタイミング処理される。フリップフロップがデータをリタイミング処理する点において、ほぼ同じ機能を実現する。主な差異は、それがハーフレートクロック１６０２で動作し、リタイミング処理器の内部動作がフリップフロップのレートの半分である点にある。このためより高速のデータレートに対応できる。ハーフレートリタイミング処理器は時として両エッジトリガ型フリップフロップと呼ばれるが、それはそれがクロックの立ち上がりと立下りの両方で動作するためである。
【００３１】
　図１７Ａに示した回路１７００は、リタイミング処理していないデータをクロック１７０２によりフルレートでクロック動作する従来のフリップフロップ１２００（図１２）を用いてリタイミング処理する回路である。排他的論理和ゲート１７０５は、リタイミング処理したデータ１７０３をリタイミング処理していないデータ１７０１と比較する。ゲートの出力１７０４は、クロック１７０２の位相に比例した持続期間を有するパルスから成る。位相情報を収集するデータ遷移が存在するときにのみ、パルスが生成される。通常状態でクロック位相は、図１７Ｂの１７０６として指し示したパルスにより示す如く、パルスは１／２ＵＩの長さにある。クロックが進相しているときは、図１７Ｃに１７０７で指し示したパルスにより示した如くパルスは幅狭となる。クロックが遅相しているときは、図１７Ｄに１７０８で指し示したパルスにより示した如く幅広となる。パルスは、低域濾波フィルタにより平滑化し、位相に比例する電圧を生成するようにできる。
【００３２】
　回路１７００は、少なくとも四つの重大な制約がある。（１）フリップフロップは、フルクロックレートで動作させねばならない。（２）位相出力の効果的なデータレートはリタイミング処理していないデータのデータレートの２倍である。このため、最大クロックレートはベースとなるハードウェアの最大切り替えレート能力の半分へ制限される。（３）位相が通常の変動域を越えて逸脱したときに、非常に幅狭のパルスを出力するときに位相出力性能が求められることになる。この制約のため、最大使用可能位相範囲を制限し或いは最大クロックレートを最大論理切り替えレートの半分未満に制限する必要がある。（４）この回路はリタイミング処理していないデータタイミングを直接クロックと比較はしない。リタイミング処理していないデータに代え、タイミングはフリップフロップの出力端においてリタイミング処理済みデータに対し比較される。リタイミング処理したデータは、クロックタイミングの代わりとなる。それ故、フリップフロップ内の固有のどんなジッタも伝搬遅延ドリフトも或いは他の不正確さも、出力精度を劣化させる。重要であるがしばしば看過される最大レート近傍で動作するフリップフロップ内の誤差源は、データ入力端でのセットアップ時間における伝搬遅延に依存する。
【００３３】
　位相パルスがデータ遷移でのみ生成されるため、位相出力の平均値はデータ遷移の平均密度に依存する。かくして、零位相誤差を表わす基準電圧は、遷移密度に従ってシフトする。この問題に対抗するため、図１８Ａに示した回路１８００には、データ遷移密度への同じ依存度を有するものの位相とは無関係の基準電圧のシフトを生成する追加のリファレンス出力１８０５が追加してある。リファレンス出力は、各データ遷移後に生成される１／２ＵＩの固定持続期間をもつパルスからなる。基準出力は位相出力から減算され、位相誤差が零であるときは常に（標準的には）零である補正出力に帰結する。基準出力は、位相出力と同様、リタイミング処理していないデータのレートの２倍で動作しなければならないため、最大クロックレートが制限される。また、この二つのフリップフロップ１８１０，１８１１はクロックの両相で動作するため、第１のフリップフロップ１８１０の伝搬遅延と第２のフリップフロップ１８１１のセットアップ時間とホールド時間は通常許容量の半分となる。図１８Ｂは、１８０１内のデータと１８０２内のクロックとＱ１（１８０３）とＱ２（１８０４）とリファレンス出力１８０５に関する回路１８００のタイミングを示す。フリップフロップ１８１０，１８１１からの出力が、排他的論理和（ＸＯＲ）ゲート１８０６へ供給される。
【００３４】
　図１９Ａに示した位相検出器１９００は、フルレートフリップフロップをハーフレートリタイミング処理器１６００で置き換えたものである。位相に比例する持続期間を有するパルス１９０３を生成する排他的論理和ゲート１９０６の動作は、回路１７００について説明したものと同じである。回路１７００を上回る回路１９００の主要利点は、リタイミング処理機能がハーフレートで実行され、そのことで前記制約（１）に対処することにある。制約（２）〜（４）は残る。図１９Ｂは、１９０１内のデータとクロック１９０２とデータ出力１９０３と位相出力１９０４に関する回路１９００のタイミングを示す。
【００３５】
　図２０Ａは、前記特定したＳａｖｏｊ等の引用に記載された位相検出器を示し、図２０Ｂはクロック２００１，２００２内データとＹ１（２００３）とＸ２（２００５）と位相出力２００７とＹ１（２００４）とＹ２（２００６）とリファレンス出力２００８についての最適クロック位相に関するタイミング線図を示す。この回路は、ハーフレートクロック２００１で動作する。前述したアーキテクチャを用いて１対２デマルチプレクサへ編成した４個のラッチ２０１０〜２０１２を用いる。マルチプレクサの出力端が再生データを供給し、これがまた排他的論理和ゲート２０１５を駆動してリファレンス出力パルス２００８を生成する。これらのリファレンスパルスは、持続時間が１／２ＵＩである回路１８００とは対照的に持続時間が１ＵＩであることには注意されたい。加えて、この二つの主ラッチ出力は位相出力パルス２００７を生成する別の排他的論理和ゲート２０１４へ個別に出力される。
【００３６】
　ラッチはハーフレートでもってクロック動作するが、図２０Ｂはラッチ２００７の出力が１／２ＵＩの持続期間のパルスを含むことを示している。同様にパルスは、排他的論理和ゲート２０１５にも供給される。クロック位相が進相しているときは、図２０Ｃに示す如く、パルス持続期間は１／２ＵＩ未満に減少する。大きな負の位相誤差にとって、出力パルスの持続期間は図２０Ｃのグラフ２００７に示す如く実用に耐えないまでに小さくなり、出力パルスはもはや正確には生成されず、位相計測における誤差を招く。
【００３７】
　クロック位相が遅相しているときは、図２０Ｄに示す如く、パルスの持続期間は１／２ＵＩ以上に増加する。連続的な出力パルスが存在するときは、パルス間隔は図２０Ｄのグラフ２００７に示す如く１／２ＵＩ未満に減少する。このため、やはり幅狭のパルスを生ずることになり、やはり大きな位相誤差にとって、パルスの持続期間は実用に耐えないまでに小さくなり、出力パルスはもはや正確には生成されず、再び位相検出器の計測誤差を招く。加えて、タイミングが遅れる場合には、幅狭のパルスがノードＸ１，Ｘ２に出現する（図２０Ｄのグラフ２００３，２００４）。これらの幅狭のパルスは、排他的論理和ゲートを通って伝搬しなければならない。極端に幅狭のパルスは、ゲートを伝搬した後でそれらの持続期間が変わる傾向がある。持続期間のこの変化は、別の不正確さの源泉となる。
【００３８】
　リファレンス出力は、位相検出器とは幾分か異なる方法で機能する。偶数番の非多重化データは、第２の排他的論理和ゲートにより奇数番の非多重化データと比較される。このゲートは、各データ遷移後に１ＵＩパルスを生成する。これらのパルスを平均化したときに、それらは回路１８００のリファレンスパルスの正確に２培の電圧を生成する。かくして、実際にこの電圧は位相出力から減算する前に係数２で減衰させられる。倍加したパルス持続期間のお陰で、リファレンス出力はハーフレートクロック動作に利点を生かすことになる。
【００３９】
　ここで二つの実施形態について本発明概念を説明する。すなわち、高性能の実施形態と、性能の低い代替実施形態である。
【００４０】
　図１は、第１実施形態１０の概略図を示す。位相検出器２０００（図２０Ａ）と同様に、例えばクロック信号１００の両クロックエッジにおいてクロック動作する二つのフリップフロップ１１１，１１２（ＦＦ１，ＦＦ２）からなる従来のハーフレート１対２デマルチプレクサによりデータ再生が行なわれる。しかしながら、この場合、主ラッチ出力は個別に分解出力されない。その代わりに、リタイミング処理されたデータ１０２は、本実施形態の場合４つの３入力論理積ゲート１１５，１１６，１１７，１１８（Ｕ１〜Ｕ４）群により、リタイミング処理されていないデータの遅延信号１０４とクロック信号の遅延信号１０５と合成される。ゲート出力は、線形受動型合成器１２１により合成されて位相出力１１０を出力する。図面中の論理積ゲートの入力端における「丸印」は、反転入力を表わす。また、全てのゲートがハーフレート以下で動作することに注意されたい。
【００４１】
　図２は、図１８Ａに関して説明したリファレンス出力を生成する排他的論理和ゲート１８０６の追加を示す。このゲート（或いは他の回路網）は、図１の回路に追加されて完全な作動システムを作るが、それは両設計が１対２デマルチプレクサに基づくものであるからである。
【００４２】
　回路１０の動作を説明する前に、幾つかの定義が必要である。正クロックエッジ間で有効なデータビットを、「偶数番」ビットと定義する。負クロックエッジ間で有効であるデータビットを、「奇数番」ビットと定義する。偶数番ビットで始まり奇数番ビットで終わるデータ遷移は、「偶数番遷移」と定義する。奇数番ビットで始まり偶数番ビットで終わるデータ遷移は、「奇数番遷移」と定義する。ビット０で始まりビット１で終わるデータ遷移は、「正遷移」と定義する。ビット１で始まりビット０で終わるデータ遷移は、「負遷移」と定義する。
【００４３】
　図３Ａは、（オプションの低域濾波フィルタ１２０をもたない）回路１０に関する（最適クロック位相）のタイミング線図を示す。同様に、図３Ｂ，図３Ｃはそれぞれ遅相と進相を示している。説明を簡単にするため、フリップフロップを介する遅延τは零であると仮定する。非零遅延τによる影響は、後述するものとする。図１に示す如く、ＦＦ１（１１１）は偶数番データを処理し、ＦＦ２（１１２）は奇数番データを処理する。リタイミング処理したデータ（或いはその補完データ）は、論理積ゲート１１５〜１１８（Ｕ１〜Ｕ４）の様々な組み合せにおいて、リタイミング処理していないデータ（或いはその補完データ）とクロック（或いはその補完クロック）と合成される。
【００４４】
　図１の実施形態では、ゲートＵは各偶数番負遷移においてパルスを生成する。ゲートＵ２は、各偶数番正遷移でパルスを生成する。ゲートＵ３は各奇数番負遷移でパルスを生成し、ゲートＵ４は各奇数番正遷移でパルスを生成する。ゲートＵ１〜Ｕ４からのパルスの持続期間は、位相に比例する。このパルスは、随意選択的ではあるがフィルタ１２０により低域濾波され、続いて線形合成器１２１により合成され、各データ遷移における位相に比例するパルスからなる位相出力に帰結する。図３Ａ，図３Ｂ，図３Ｃにおける位相信号１１０は、低域濾波フィルタ１２０をもたない場合のものである。低域濾波回路の効果は、この後に論ずるものとする。出力合成を、以下さらに詳細に説明する。この出力は、機能的には従来技術に関連して前記した出力と同一であり、かくして回路１０はそのまま従来技術に置き換わるものとなる。
【００４５】
　動作理論は、０と１が交互する系列（すなわち、０１０１・・・）を用いて先ず動作を説明し、続いて他の系列で何が起こるかを説明する。０１０１・・・パターンについては、一方のフリップフロップ１１１或いは１１２が常に０をサンプリングし、他方のフリップフロップが１をサンプリングする。かくして、ＦＦ１が常に０であり、ＦＦ２が常に１であるとタイミングを仮定しよう。この場合、ゲートＵ１，Ｕ４はディスエーブル状態とされ、ゲートＵ２，Ｕ３はクロック１００（或いはその補完クロック）とリタイミング処理していないデータ１０４（或いはその補完データ）により駆動される２個の入力信号により出力状態が決まることになる。ゲートＵ２は、正データ遷移で始まって負クロック遷移で終わるパルスを出力する。同様に、ゲートＵ３は負データ遷移で始まって正クロック遷移で終わるパルスを出力する。Ｕ２，Ｕ３パルスは時間内で交互し、合成器１２１により合成される。パルスの持続期間は、データとクロックの間の時間間隔（位相に比例する）に依存する。
【００４６】
　他の系列としては、少なくとも１に先行する二つの０と、０に先行する二つの１がある。２以上の連続的な０が、位相検出器１０により受信されたと仮定する。このとき、両方のＦＦ１，ＦＦ２はロウとなろう。この場合、ゲートＵ１，Ｕ３はディスエーブル状態とされ、ゲートＵ２，Ｕ４は２個の入力信号で出力状態が決定することになる。これらのゲートはクロックと補完クロックにより交互に一つのゲートで一度にイネーブル状態とされ、そのことでゲートＵ２，Ｕ４をそれぞれ駆動する。クロックがロウであると仮定すると、これによりゲートＵ４がイネーブル状態とされる。０から１へのデータ遷移が発生すると、ゲートＵ４はハイとなって出力パルスが開始する。クロックがハイとなると、ゲートＵ４はロウとなって出力パルスは終わる。ＦＦ１はハイとなり、そのことでゲートＵ２はディスエーブル状態となり、追加の出力パルスが始まらないようにする。
【００４７】
　実際に、パターンは０１０１・・・系列と他の系列が混ったものとなる。図３Ａは、この回路がこれらの系列間で正確に遷移できることを示している。
【００４８】
　どんなゲートも、以下の数学的属性が故に二つの連続するＵＩ間でアクティブになることは出来ない。（１）（中間に遷移を伴わないＵＩが存在することもあるが）正と負の遷移は常に交互する。（２）連続的なＵＩで発生する遷移は、共に偶数番とか共に奇数番とかにはなり得ない。それ故、どんな個別ゲートもハーフレート（或いはそれ未満）で動作し、常にパルス間に少なくとも１ＵＩの時間余裕を有する。理想的には、ゲートＵ１〜Ｕ４の出力は単純に（実際に使用する線形合成器に代わる）４入力論理和ゲートにより合成して図３Ａ〜３Ｃの位相出力波形を生成できる筈であり、何故なら（理想的には）ゲートは一度にただ一つだけアクティブとされるからである。
【００４９】
　位相が１／２ＵＩの遅相に近付くと、ゲートＵ１〜Ｕ４の出力端におけるパルスは持続期間が１ＵＩに接近する。その場合、連続的なデータ遷移が存在すると、一つのパルスの終端と次の始端との間にごく僅かな時間しか存在しなくなる。図３Ｂに示した理想的なケースでは、出力パルス間の時間を表わす幅狭のパルスが位相出力に含まれる。実際には、論理ハードウェアの能力近傍で動作するシステムにとって、このような幅狭パルスは再生するに余りにも幅狭のため、いったんロウにならずにハイに止まる位相出力を招く。前記した如く、このことは従来技術の位相検出器にとって重大な問題である。しかしながら、本実施例では位相検出器の出力は利用前に多くのパルスに亙って平均化することで、この制約を克服するものである。この平均化の手段としては積分と考えられるが、精度に関すて位相検出器に求められる唯一の要件は、パルスの面積が正確に位相を示すことである。この要件を満たせば、位相検出器はパルス波形を出力する必要はない。
【００５０】
　より具体的には、位相出力電圧１１０（図１）の曲線下側の面積は、個々のゲート出力１０６，１０７，１０８，１０９の曲線下側の面積の合計に等しくなければならない。線形合成器１２１は、総和の積分が積分の総和に等しいという特性を有するため、要件に応えるものである。合成器１２１が受動的である場合、設計により線形となるようにする。適切に設計された能動的合成器もまた、線形になり得る。合成器の帯域幅はシステム用途に依存し、３２ビットの動作長（ｒｕｎ　ｌｅｎｇｔｈ）で毎秒４０ギガビットの速度で動作しているとき、通常は０〜６４０ＭＨｚとなろう。
【００５１】
　図４は、ゲート出力１０６，１０７，１０８，１０９が非零の立ち上がり時間と立ち下がり時間を有するときの生起内容を示すものである。これらのパルスは、位相出力端１１０を一緒になって通過する。しかしながら、この面積は前述した理由で正しいものとなろう。このことは、線形合成器１２１を４入力論理和ゲートで置換した場合には真実ではない、何故なら論理和ゲートは非線型デバイスであるからである。論理和ゲートの実装は、低減された位相範囲及び／又は低減された精度へ寄与する。
【００５２】
　線形合成器１２１の入力端間のアイソレーションが不十分であると、ゲート出力１０６，１０７，１０８，１０９間のクロストークの問題が生ずる。図１の任意の低域濾波フィルタ１２０（図１）を用い、一つのゲートから出て来る高速過渡パルスが他のゲートの動作不良を起こさせないようにすることができる。これらのフィルタは、位相出力端の下流に用いる低域濾波フィルタの置換又は補充のいずれかができる。本実施例においてフィルタ周波数は、０〜６４０ＭＨｚである。
【００５３】
　τ遅延器１１３，１１４は、二つの目的を有する。先ず、それをフリップフロップの伝搬遅延に等しくすることで、遅延を相殺する効果を有する。遅延検出器内の全てのデータ流が、図１に示す如く、帰還なしで基準線１３０を横切って入力端から出力端へ向かうものであることに注意されたい。それ故、遅延器１１４をクロックに挿入し、遅延器１１３をリタイミング処理されていないデータ路に挿入した場合、この遅延はあたかも仮想上の負遅延がフリップフロップ出力で挿入されたのと同じ効果を有する。この負遅延は、効果的にフリップフロップの伝搬遅れ時間を相殺するのに用いることができる。第２に、フリップフロップ遅延を上回る１／２ＵＩの付加遅延を加えることによって、タイミングマージンは増加する。
【００５４】
　図５Ａは、通常のクロック位相のときのゲートＵ１（１１５）の動作を示す。他の３つのゲートＵ２、Ｕ３、Ｕ４も同様な動作をする。このゲートの出力１０６と３つの入力（１０２，１０４，１０５）が図示してある。Ｕ１（１１５）への入力は反転入力のため、遅延されたリタイミング処理していないデータ１０４は、補完データ１０４’（１０４と逆相のデータ）を図示した。遅延クロック１０５もまた、図示してある。図５Ａは、τがフリップフロップ１０１の伝搬遅延よりも正確に１／２ＵＩだけ長いと仮定している。ＡＮＤゲートの出力１０６（Ｕ１）は、３入力（１０２，１０４’，１０５）が全てハイである場合、またその場合にのみハイとなる。
【００５５】
　図５Ａのような標準的な位相の場合には、出力パルス立ち上がりに対する最小のフリップフロップタイミングマージンは１ＵＩである。例えば、パルス５０５はｔ＝５．５で始まってｔ＝６．０で終わる。ＦＦ１（１０２）の出力は、パルス５０５の期間中はハイである必要がある。ＦＦ１（１０２）は、１ＵＩだけ進相したｔ＝４．５（５０３）でハイとなっている。ＦＦ１（１０２）はそこでは、ｔ＝５．５でのパルス終端の後、多数のＵＩに亙ってハイに止まる。同様に、出力パルスの立下り区間に対する最小のフリップフロップタイミングマージンは、１／２ＵＩである。例えば、パルス５０７はｔ＝９．５で始まり、ｔ＝１０で終わる。ＦＦ１（１０２）の出力は、パルス５０７の期間中ハイである必要がある。ＦＦ１（１０２）が、１／２ＵＩだけ遅相したｔ＝１０．５（５０４）までハイに止まっている。ＦＦ１（１０２）はまた、ｔ＝９．５におけるパルス立ち上がり前は多数のＵＩに亙ってハイであった。
【００５６】
　図５Ｂは、クロック位相が０．４ＵＩ遅相であるときの波形の変化の様子を示す。出力パルス（５０５’，５０６’，５０７’）は、ここでは０．９ＵＩの長さである。出力パルス立ち上がりに対する最小のフリップフロップタイミングマージンは、０．６ＵＩに縮減されてしまっている。例えば、パルス５０５’はｔ＝５．５で始まり、ｔ＝６．４で終わる。ＦＦ１（１１１）の出力１０２は、０．６ＵＩ進相したｔ＝４．９（５０３’）でハイとなる。ＦＦ１（１１１）の出力１０２はそこで、ｔ＝６．４でのパルス立下りに多数のＵＩに亙ってハイに止まる。同様に、出力パルスの後端に対する最小のフリップフロップタイミングマージンは１／２ＵＩである。例えば、パルス５０７’はｔ＝９で始まり、ｔ＝１０．４で終わる。ＦＦ１（１１１）の出力１０２は、パルス５０７’の期間中ハイである必要がある。ＦＦ１（１１１）の出力１０２が、１／２ＵＩだけ遅相したｔ＝１０．９（５０４’）までハイに止まるっている。ＦＦ１（１１１）の出力１０２はまた、ｔ＝９．５におけるパルス立ち上がり前に多数のＵＩに亙りハイであった。
【００５７】
　位相検出器の精度はフリップフロップ伝搬遅延時間とは無関係であるため、それはフリップフロップにより引き起こされるパターンジッタとも無関係である。ジッタ計測に応用するときは、このことは重要な考えである。
【００５８】
　位相検出器を多クロックレートで使用しなければならないときは、ＵＩから絶対秒への変換は使用する最大データレートに基づいてなされる。最大レート未満でτを増大させる必要はない。この回路は、τ値を最大レートに基づいて選択した場合に、少なくとも最大にて行なうのと同じく良好により低いレートで動作する。
【００５９】
　図６は代替実施形態６０を示しており、差動電流モード論理回路（ＣＭＬ）などの一部の汎用高速論理技術が３入力ゲートに影響を受けにくいという事実による。この技術では、３入力機能は二つの２入力機能の縦列接続として実装する必要がある。直接的な実装が、各３入力ゲートを二つの２入力ゲートの縦列接続に変え、元々の４個の３入力ゲートに代わる全部で８個の２入力ゲートに帰結する。しかしながら、図６はたった２個の２入力論理積ゲート６１７，６１８（Ｕ３，Ｕ４）と二つの排他的論理和ゲート６１５，６１６（Ｕ１，Ｕ２）を用いるより効率化している。回路６０は、論理的には回路１０（図１）と等価である。この場合、位相出力用にゲートが二つだけ存在する。回路１０と同様、回路６０の全ての論理はハーフレート以下で動作する。
【００６０】
　図７は、回路６０についてのタイミング線図を示す。回路１０と同様に、動作理論原理は先ず０と１が交互するパターン（すなわち０１０１・・・）を説明し、続いて他のパターンで何が生ずるかを説明する。０１０１・・・パターンでは、一方のフリップフロップ６１１又は６１２は常に０をサンプリングし、他方のフリップフロップは常に１をサンプリングする。０１０１・・・パターンを、ＦＦ１（６１１）の出力６０２が常に０で、ＦＦ２（６１２）の出力６０３が常に１であるようなタイミングで位相検出器が受信したと仮定する。この場合、ゲートＵ１（６１５）は、実質的に非反転バッファとなり、ゲートＵ２（６１６）はインバータとなる。（６１４により遅延される）遅延クロック６０５とその補完、リタイミング処理していないデータ６０６と、その補完データ６０７により駆動されるゲートＵ３（６１７）及びＵ４（６１７）の動作は、このときは回路１０と同じである。ゲートＵ３（６１７）の出力６０８には、正データ遷移で始まって負クロック遷移で終わるパルスが含まれる。同様に、ゲートＵ４（６１８）の出力６０９には負データ遷移で始まり正クロック遷移で終わるパルスが含まれる。ゲートＵ３（６１７）とＵ４（６１８）は時間内で交互に動作し、合成器６１９により合成されて位相出力６１０を生ずる。このパルスの持続期間は、回路１０の場合にそうであったように、データとクロックの間の時間期間に依存する。
【００６１】
　他のパターンとして、１に先行する少なくとも少なくとも二つの０と、０に先行する少なくとも二つの１が存在する。２以上の連続的な０が位相検出器６０により受信されたと仮定する。そのときは、ＦＦ１（６１１）の出力６０２とＦＦ２の出力６０３はロウとなろう。この場合、ゲートＵ１（６１５）とＵ２（６１６）は実質的には、非反転バッファとなる。ゲートＵ３（６１７）とＵ４（６１８）は、クロック信号と補完クロックにより一つのＵＩごとに交互にイネーブル状態とされよう。遅延クロック６０５がロウであって、これによりゲートＵ４（６１８）がイネーブル状態にあると仮定する。遅延されたリタイミング処理していないデータ６０４内で０から１への遷移が発生するときに、ゲートＵ４の出力６０９はハイとなり、出力パルスが始まる。遅延クロック６０５がハイになると、ゲートＵ４の出力６０９はロウとなり、出力パルスは終わる。その上、ＦＦ１（６１１）の出力６０２がハイとなり、そのことがゲートＵ１（６１５）を介してゲートＵ３（６１７）をディスエーブル状態とし、そのことが余分な出力パルスが始まらないようにする。
【００６２】
　回路１０に関するタイミングマージンの考察は、基本的には時間遅延を除き、回路６０の図７に関するタイミングマージンにもまた当てはまる。同じ遅延τに代え、リタイミング処理していないデータ６００とクロック６０１の双方にとって、ここで回路６１３，６１４に関してそれぞれ個別選択された遅延τｄ，τｃが存在する。τｄは、回路１０のτと同じものである。しかしながら、τｃはτに排他的論理和ゲートの伝搬遅延を加えたものに等しく、ゲートＵ１（６１５），Ｕ２（６１６）を介する遅延を埋め合わせる。
【００６３】
　図８は、０．４ＵＩのクロック遅相の最悪の場合について、クロックτｄとτｃの正確な値を用いたぎりぎりのタイミング関係を示す。出力パルス幅は、依然としてフリップフロップ伝搬遅延内の小変動（ＵＩ／２まで）とは無縁であり、フリップフロップのジッタを免れている。
【００６４】
　図８では、基準点Ａ，Ｂ，Ｃ，Ｄ及びＥは図６に示すものであり、τｃは０．５Ｕ１にフリップフロップの遅延を加算したものであり、τｄは０．５ＵＩにフリップフロップの遅延と排他的論理和の遅延を加算したものである。回路１０の線路沿いに辿れば、出力パルスの始端に対する最小のフリップフロップのタイミングマージンは０．６ＵＩである。例えば、時点Ｅ（６０８）における出力パルス８０４は、ｔ＝５．５に始まってｔ＝６．４で終わる。時点ＡにおけるＦＦ１（６１１）の出力６０２は、標準値よりも０．６ＵＩだけ進相したｔ＝４．９においてハイのパルス８０１を生成する。パルス８０１はそこで、ｔ＝６．４におけるパルスの終端後、多数のＵＩに亙ってハイに留まる。同様に、出力パルスの後端に対する最小のフリップフロップタイミングマージンは１／２ＵＩである。例えば、パルス８０２はｔ＝９．５で始まってｔ＝１０．４で終わる。パルス８０１は、パルス８０２の期間中ハイであることが必要である。ＦＦ１（６１１）の出力（パルス８０１）が、標準値よりも１／２ＵＩ遅相したｔ＝１０．９までハイに留まる。パルス８０１はまた、ｔ＝９．５でのパルス８０２の開始前は多数のＵＩに亙ってハイである。
【００６５】
　回路１０に関して説明した基準出力１８０５が、前記の如く回路６０に簡単に追加できることには注意されたい。
【００６６】
　出力ゲートの働きの分割が原因で、それらの全出力を一緒に寄せ集めるのではなく、それらを個別に利用するか或いは様々な対で利用することが可能である。例えば、正遷移の位相誤差を負遷移から分離することを利用可能とすることもあろう。一例を挙げれば、他方以上に一方の極性に影響を及ぼす非対称的な欠陥が存在する場合、このことは重要となろう。同様に、偶数番遷移の位相誤差の奇数番遷移からの分離を利用可能とすることもある。データを多重化により生成した場合、偶数番データと奇数番データの間には系統的な位相差が存在することがある。
【００６７】
　回路網の部分集合だけを構築し、遷移の部分集合からクロックを再生することで回路を単純化することもまた可能である。この場合、正の遷移だけ或いは偶数番遷移だけ等が全ての遷移を十分に代表するというのがその前提となろう。
【００６８】
　本発明とその長所を詳細に説明してきたが、特許請求の範囲の趣旨ならびに範囲から逸脱することなく、様々な変形と置換と変更がここで可能である。さらに、本出願範囲は明細書に記載したプロセス、機械、製品、合成物、手段、方法、ステップの特定の実施形態に限定することは意図していないものである。例えば、データ入力とリタイミング処理したデータ信号とクロック信号の論理合成を見込んだ二つの実施形態（図１，図６）を図示してきたが、任意の数の論理積ゲートや論理和ゲートや排他的論理和ゲートといった論理素子やフリップフロップやリタイミング処理器やラッチといった他の素子ならびにそれらの組み合わせを用い、ハードウェアによらず幾つかの信号パルスに亙って平均化することのできる連続パルスを生成することができる。この種の代替回路構成は、所望のパルス出力特性から始め、素子の適当な機能の組み合わせを達成するよう、回路設計者に実際の回路を特定の設計規範或いは全体的な回路制約に適合させる自由を可能にしよう。このことは、信号タイミング因子或いは信号伝搬遅延がぎりぎりとなった場合に重要となることがある。
【００６９】
　最後に、本発明の代表的な実施態様を示す。
（実施態様１）
　入力データ信号とクロック信号を表わす出力とを供給する回路であって、
　奇数番と偶数番の前記入力データ信号を個別リタイミング処理し、偶数番リタイミング処理データ信号と奇数番リタイミング処理データ信号を供給する手段と、
　前記データ信号と前記クロック信号と反転した前記クロック信号と、リタイミングした前記偶数番データ及び奇数番データ信号をそれぞれ論理合成して論理合成信号を出力する第１論理合成手段と、
　前記論理合成信号を合成して前記出力を供給する第２合成手段と、
を有することを特徴とする回路。
【００７０】
（実施態様２）
　前記第２合成手段は線形合成器であることを特徴とする実施態様１に記載の回路。
【００７１】
（実施態様３）
　前記第１論理合成手段は少なくとも４個の３入力論理積ゲートを備え、
　第１ゲートの第１入力と第３ゲートの第１入力は反転した前記リタイミング処理していないデータ信号であり、
　前記第１ゲートの第２入力は前記偶数番リタイミング処理データ信号であり、
　第２ゲートの第２入力は反転した前記偶数番リタイミング処理データ信号であり、
　前記第１ゲートの第３入力は前記クロック信号であり、
　前記第２ゲートの第１入力と第４ゲートの第１入力は前記リタイミング処理していないデータ信号であり、
　前記第３ゲートの第２入力は前記奇数番リタイミング処理データ信号であり、
　前記第４ゲートの第２入力は反転した前記奇数番リタイミング処理データ信号であり、
　前記第３ゲートの第３入力と前記第４ゲートの第３入力は反転した前記クロック信号であることを特徴とする実施態様１または実施態様２に記載の回路。
【００７２】
（実施態様４）
　前記第１論理合成手段は、少なくとも二つの２入力論理積ゲートと少なくとも二つの２入力排他的論理和ゲートを備え、
　第１排他的論理和ゲートの第１入力は前記偶数番のリタイミング処理データ信号であり、
　第１排他的論理和ゲートの第２入力と第２論理和ゲートの第１入力は前記リタイミング処理していないデータ信号であり、
　前記第２排他的論理和ゲートの第２入力は前記奇数番のリタイミング処理データ信号であり、
　第１論理積ゲートへの第１入力は前記第１排他的論理和ゲートの出力であり、
　前記第１論理積ゲートへの第２入力は前記クロック信号であり、
　第２論理積ゲートへの第１入力は前記第２排他的論理和ゲートの出力であり、
　前記第２論理積ゲートへの第２入力は反転した前記クロック信号である、
　ことを特徴とする実施態様１または実施態様２に記載の回路。
【００７３】
（実施態様５）
　前記データ信号を前記リタイミング処理回路を介する信号遅延を補償する量だけ遅延させ、前記クロック信号を前記リタイミング処理回路と前記排他的論理和ゲートを介する信号遅延を補償する量だけ遅延させることを特徴とする実施態様４に記載の回路。
【００７４】
（実施態様６）
　前記第１論理合成手段と前記第２合成手段の間に介挿した少なくとも一つの低域濾波フィルタをさらに含むことを特徴とする実施態様１から実施態様５に記載の回路。
【００７５】
（実施態様７）
　データ信号を受信する入力端と、
　クロック信号を受信する入力端と、
　前記データ入力端で受信したデータをリタイミング処理するリタイミング処理回路と、
　複数の多入力ゲートで、各ゲートの入力が、前記リタイミング処理回路によりリタイミング処理したデータ信号と、リタイミング処理していないデータ信号と、前記クロック入力端から受信したクロック信号と反転した前記クロック信号とが異なる組み合わせで構成してあり、前記ゲートの線形合成出力が前記出力端での信号であって、前記データ入力端で受信した前記データパルスと前記クロック入力端で受信したクロックパルスの間の位相差に比例するパルスを供給することを特徴とする位相検出器。
【００７６】
（実施態様８）
　前記リタイミング処理していないデータ信号が前記ゲート入力端に達する前に該リタイミング処理していないデータ信号を遅延させる遅延回路をさらに備えることを特徴とする実施態様７に記載の位相検出器。
【００７７】
（実施態様９）
　データ信号とクロック信号の間の位相差を表す出力を供給する回路であって、
　前記データ信号と前記リタイミング処理したデータ信号とクロック信号の組み合わせを合成し、前記位相差を示す一連のパルスを供給する複数の論理素子で、同一の論理素子により連続パルスから前記組み合わせが生成されないようにした前記論理素子と、
　前記一連のパルスを複数のデータ信号パルスに亙って平均化する合成器を備える、
　ことを特徴とする回路。
【００７８】
（実施態様１０）
　前記合成器は線形合成器であることを特徴とする実施態様９に記載の回路。
【図面の簡単な説明】
【００７９】
【図１】本発明例示例の一実施形態を示す図である。
【図２】追加のリファレンス出力端を備える図１の実施形態を示す図である。
【図３Ａ】図１の回路に関するタイミング線図である。
【図３Ｂ】図１の回路に関するタイミング線図である。
【図３Ｃ】図１の回路に関するタイミング線図である。
【図４】図１の回路のタイミング線図である。
【図５Ａ】τ＝０．５ＵＩ＋フリップフロップ遅延を有する図１の回路のタイミング線図である。
【図５Ｂ】０．４ＵＩ遅相クロックでτ＝０５ＵＩ＋フリップフロップ遅延を有する図１の回路のタイミング線図である。
【図６】本発明の別の実施形態を示す図である。
【図７】図６の回路のタイミング線図である。
【図８】図６の回路のタイミング線図である。
【図９Ａ】フルレートクロックに関する従来技術のタイミング線図である。
【図９Ｂ】フルレートクロックに関する従来技術のタイミング線図である。
【図９Ｃ】フルレートクロックに関する従来技術のタイミング線図である。
【図１０Ａ】ハーフレートクロックに関する従来技術のタイミング線図である。
【図１０Ｂ】ハーフレートクロックに関する従来技術のタイミング線図である。
【図１０Ｃ】ハーフレートクロックに関する従来技術のタイミング線図である。
【図１１Ａ】フリップフロップの説明図である。
【図１１Ｂ】フリップフロップのタイミングを示す図である。
【図１２Ａ】ラッチの説明図である。
【図１２Ｂ】ラッチのタイミングを示す図である。
【図１３】マスター・スレーブ型フリップフロップを示す図である。
【図１４Ａ】マルチプレクサの回路図である。
【図１４Ｂ】マルチプレクサのタイミングを示す図である。
【図１４Ｃ】マルチプレクサの説明図である。
【図１５Ａ】デマルチプレクサの回路図である。
【図１５Ｂ】デマルチプレクサのタイミングを示す図である。
【図１５Ｃ】デマルチプレクサの説明図である。
【図１６Ａ】ハーフレートリタイミング処理器の回路図である。
【図１６Ｂ】ハーフレートリタイミング処理器のタイミングを示す図である。
【図１６Ｃ】ハーフレートリタイミング処理器の説明図である。
【図１７Ａ】位相検出器の構成図である。
【図１７Ｂ】位相検出器のタイミングを示す図である。
【図１７Ｃ】位相検出器のタイミングを示す図である。
【図１７Ｄ】位相検出器のタイミングを示す図である。
【図１８Ａ】リファレンス出力の回路図である。
【図１８Ｂ】リファレンス出力のタイミングを示す図である。
【図１９Ａ】ハーフレート位相検出器の回路図である。
【図１９Ｂ】ハーフレート位相検出器のタイミングを示す図である。
【図２０Ａ】ハーフレート位相検出器の回路図である。
【図２０Ｂ】ハーフレート位相検出器のタイミングを示す図である。
【図２０Ｃ】ハーフレート位相検出器のタイミングを示す図である。
【図２０Ｄ】ハーフレート位相検出器のタイミングを示す図である。
【符号の説明】
【００８０】
１０，６０　位相検出器（回路網）
１００　クロック信号
１０１　データ信号
１０２　入力（偶数番リタイミング処理データ信号）
１０３　入力（奇数番リタイミング処理データ信号）
１０４　入力（リタイミング処理していないデータ信号）
１０５　入力（クロック信号）
１０６，１０７，１０８，１０９　ゲート出力
１１０　位相出力（出力）
１１１　フリップフロップ（ＦＦ１）
１１２　フリップフロップ（ＦＦ２）
１１３，１１４　τ遅延器（遅延回路網）
１１５　論理積ゲート（第１ゲートＵ１）
１１６　論理積ゲート（第２ゲートＵ２）
１１７　論理積ゲート（第３ゲートＵ３）
１１８　論理積ゲート（第４ゲートＵ４）
１２０　低域濾波フィルタ
１２１　線形合成器
１３０　基準線
６００　クロック信号
６０１　データ信号
６０２，６０３，６０４，６０５，６０６，６０７，６０８，６０９　出力
６１０　位相出力
６１１　フリップフロップ（ＦＦ１）
６１２　フリップフロップ（ＦＦ２）
６１３，６１４　回路（遅延回路網）
６１５　排他的論理和ゲート（第１排他的論理和ゲートＵ１）
６１６　排他的論理和ゲート（第２排他的論理和ゲートＵ２）
６１７　論理積ゲート（第１論理積ゲートＵ３）
６１８　論理積ゲート（第２論理積ゲートＵ４）
６１９　線形合成器
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2004135318.tif 000010
【図６】
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【図７】
2004135318.tif 000012
【図８】
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【図９Ａ】
2004135318.tif 000014
【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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