(57)【要約】【課題】キャパシタをウェハ上に簡単に且つ精度良く形成し、キャパシタ形成から測定を終えるまでの時間を短縮すること。【解決手段】走査型プローブ顕微鏡に薄膜キャパシタを設置し、走査型プローブ顕微鏡に備えられたカンチレバー２５により溝１７を作製して薄膜キャパシタを分割するパターンを形成した後、走査型プローブ顕微鏡に於いて分割された薄膜キャパシタ１６の電気特性を測定する。【選択図】　　図３
2004134659.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に第１導電体層を形成する工程と、
前記第１導電体層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電体層を形成する工程と、
前記第２導電体層を露出させた状態で、探針を含むカンチレバーを有する走査型プローブ顕微鏡のステージの上に前記基板を載せる工程と、
前記第２導電体層に前記探針を当てて、前記ステージと前記カンチレバーのうち少なくとも一方の移動により少なくとも前記第２導電体層に溝を形成することによって前記第２導電体層を分割してキャパシタの上部電極を形成する工程と
を有することを特徴とするキャパシタのパターン形成方法。
【請求項２】
基板の上に第１導電体層を形成する工程と、
前記第１導電体層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電体層を形成する工程と、
前記第２導電体層を露出させた状態で、探針を含む導電性のカンチレバーを有する走査型プローブ顕微鏡のステージの上に前記基板を載せる工程と、
前記第２導電体層に前記探針を当てて、前記ステージと前記カンチレバーのうち少なくとも一方の移動により少なくとも前記第２導電体層に溝を形成することによって前記第２導電体層を複数に分割して上部電極を形成する工程と、
前記上部電極に前記探針を接触させて前記カンチレバーを介して前記上部電極を電気的に外部に引き出すことにより、前記上部電極、前記誘電体層及び前記第１の導電層からなるキャパシタの電気特性を測定する工程と
を有することを特徴とするキャパシタの評価方法。
【請求項３】
前記第２導電体層及び前記誘電体層に、前記第１導電体層の一部を露出する第１導電体層露出部を開口する工程をさらに有することを特徴と
する請求項２に記載のキャパシタの評価方法。
【請求項４】
前記キャパシタの特性を測定する際に、前記第１導電体層露出部を通して前記第１導電体層に導電性のプローブを当てて前記第１導電層を電気的に外部に引き出すことを特徴とする請求項３に記載のキャパシタの評価方法。
【請求項５】
前記キャパシタの前記電気特性の測定は、静電容量、リーク電流、強誘電性ヒステリシス、パルス分極のいずれかの測定であることを特徴とする請求項２乃至請求項４のいずれかに記載のキャパシタの評価方法。
【請求項６】
前記誘電体層は、強誘電体から構成されることを特徴とする請求項２乃至請求項４のいずれかに記載のキャパシタの評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ形成方法及びキャパシタの評価方法に関し、より詳しくは、ＤＲＡＭ，ＦｅＲＡＭ等の半導体メモリ素子、その他の半導体装置に用いられるキャパシタのパターン形成方法及びそのキャパシタの評価方法に関する。
【０００２】
【従来の技術】
半導体記憶装置としてＤＲＡＭ，ＦｅＲＡＭ等があり、それらの半導体記憶素子はスイッチ動作を行うトランジスタととともに、情報を電荷として蓄えるキャパシタを有している。
【０００３】
半導体記憶装置は、電気機器の小型化の要求に伴ってより一層の高集積化、微細化が要求され、これに伴ってキャパシタもさらに微細化が必要となる。
【０００４】
キャパシタの品質は半導体記憶装置の書換回数や寿命を左右する重要な要素であり、キャパシタの特性を向上するための研究、開発がなされている。
【０００５】
キャパシタの諸特性を研究段階や試作段階で把握する場合には、シリコン基板の上に複数のキャパシタを縦横に並べて形成した試料を用いて、膜質の分布の調査、特性分布の調査が行われ、局部的に劣化が存在すればその原因が調査される。
【０００６】
シリコン基板上に複数のキャパシタを形成する方法として、メタルマスクを用いるパターニング方法又はフォトリソグラフィー法によるパターニング方法が採用される。
【０００７】
メタルマスクを用いてウエハ上にキャパシタを作製する工程について図１（ａ）　〜（ｃ）　を用いて簡単に説明する。
【０００８】
まず、図１（ａ）　に示すように、ウエハ１全面の上に下部電極層２、誘電体層３を順に形成する。続いて、図１（ｂ）　に示すように、網状のパターンを有するメタルマスク５を誘電体層３の上方に配置し、メタルマスク５の貫通孔５ａを通して金属層をスパッタ法により積層する。これにより、図１（ｃ）　に示すように、誘電体層３上に間隔をおいて島状に形成された金属層の複数のパターンが上部電極層４として用いられる。この場合、１つの上部電極４とその直下の誘電体層３及び下部電極層２が１つのキャパシタ６となり、ウェハ１上には複数のキャパシタ６が形成される。
【０００９】
このようにメタルマスクを用いてウエハ上に複数のキャパシタを作成する場合、下記の特許文献１に記載されているように、下部電極もメタルマスクを用いてパターニングしてもよい。
【００１０】
次に、フォトリソグラフィー法を用いてウエハ上に複数のキャパシタを作製する工程について図２（ａ）〜（ｄ）を用いて簡単に説明する。
【００１１】
まず、図２（ａ）　に示すように、メタルマスクを用いて作製する場合と同様に、ウエハ１全面に下部電極層２、誘電体層３を順に積層させた後、図２（ｂ）　に示すように、誘電体層３上に上部電極層４を積層させる。次に、図２（ｃ）　に示すように、上部電極層４上にレジスト７を塗布し、これを露光、現像して間隔をおいて上部電極形状のパターンを複数形成する。この後に、図２（ｄ）　に示すように、レジスト７をマスクにして上部電極層４をドライエッチング若しくはウェットエッチングを行い、ついでレジスト７を剥離させる。以上の工程により、上部電極層４が間隔をおいて複数に分割され、１つの島状の上部電極層３とその直下の誘電体層３及び下部電極層２が１つのキャパシタ６となる。
【００１２】
またレジストにパターニングする方法としては、非特許文献１に、ウエハ上に形成された有機膜を走査型プローブ顕微鏡（Ｓｃａｎｎｉｎｇ　Ｐｒｏｂｅ　Ｍｉｃｒｏｓｃｏｐｙ、以下ＳＰＭと略す。）を用いてパターニングする方法が掲載されている。
【００１３】
【特許文献１】
特開平９−３２１１６６号公報
【非特許文献１】
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４１，４９７３（２００２）
【００１４】
【発明が解決しようとする課題】
ところで、メタルマスク５は機械加工によって作製されるため、加工上の問題から１００μｍ以下の微細な貫通孔５ａを作製することが難しい。従って、メタルマスクを用いるパターン形成方法は、微細な上部電極層４の形成には向いていない。
【００１５】
一方、フォトリソグラフィー法はＬＳＩの製造工程に用いられているので、上部電極層４の微細化は可能であって、製品に近い状態で形成することもできる。しかしながら、レジストの塗布、ベーク、露光、現像、レジストの除去といった幾つもの工程が必要になり、研究、開発段階でのキャパシタ形成に時間がかかり過ぎる。
【００１６】
また、ＳＰＭを用いてレジストにパターニングする場合にも、レジストの塗布、ベーク、レジストの除去といった工程が必要になる。
【００１７】
本発明の目的は、キャパシタをウェハ上に簡単に且つ精度良く形成するためのキャパシタのパターン形成方法とキャパシタの評価方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記した課題は、基板の上に第１導電体層を形成する工程と、前記第１導電体層の上に誘電体層を形成する工程と、前記誘電体層の上に第２導電体層を形成する工程と、前記第２導電体層を露出させた状態で、探針を含むカンチレバーを有する走査型プローブ顕微鏡のステージの上に前記基板を載せる工程と、前記第２導電体層に前記探針を当てて、前記ステージと前記カンチレバーのうち少なくとも一方の移動により少なくとも前記第２導電体層に溝を形成することによって前記第２導電体層を分割してキャパシタの上部電極を形成する工程とを有することを特徴とするキャパシタのパターン形成方法によって解決される。
【００１９】
または、基板の上に第１導電体層を形成する工程と、前記第１導電体層の上に誘電体層を形成する工程と、前記誘電体層の上に第２導電体層を形成する工程と、前記第２導電体層を露出させた状態で、探針を含む導電性のカンチレバーを有する走査型プローブ顕微鏡のステージの上に前記基板を載せる工程と、前記第２導電体層に前記探針を当てて、前記ステージと前記カンチレバーのうち少なくとも一方の移動により少なくとも前記第２導電体層に溝を形成することによって前記第２導電体層を複数に分割して上部電極を形成する工程と、前記上部電極に前記探針を接触させて前記カンチレバーを介して前記上部電極を電気的に外部に引き出すことにより、前記上部電極、前記誘電体層及び前記第１の導電層からなるキャパシタの電気特性を測定する工程とを有することを特徴とするキャパシタの評価方法よって解決される。
【００２０】
上記したキャパシタのパターン形成方法によれば、走査型プローブ顕微鏡に備えられたカンチレバーの探針のスクラッチにより導電体層に溝を形成してキャパシタ上部電極を形成するようにしている。
【００２１】
従って、サブミクロンオーダーの平面形状のキャパシタはカンチレバーとステージの操作によって微細にパターニングすることができ、これによりマスクを用いる場合に比べてキャパシタが短時間でミクロンオーダーで微細に形成される。
【００２２】
また、上記したキャパシタの評価方法によれば、走査型プローブ顕微鏡に備えられたカンチレバーの探針のスクラッチにより導電体層に溝を形成してキャパシタ上部電極を形成した後に、そのままの状態でカンチレバーをキャパシタ上部電極に当ててキャパシタ上部電極を電気的に外部に引き出すようにしてキャパシタの電気的諸特性を測定するようにしている。この場合、１つのキャパシタ上部電極とその下方の誘電体層、導電体層によって１つのキャパシタが構成される。
【００２３】
従って、基板上にキャパシタを形成した後に、その場でキャパシタの電気的特性が測定されることになり、キャパシタの形成からキャパシタの電気的特性の測定までの間で、キャパシタの搬送、取付け、取外し、等の手間が不要になる。
【００２４】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２５】
図３（ａ）　〜（ｄ）　は本発明に用いられるキャパシタの形成工程とその測定方法を示す断面図である。以下に、キャパシタとして、ＦｅＲＡＭに用いられる強誘電体キャパシタを例に挙げて説明する。
【００２６】
まず、図３（ａ）　に示すように、表面にシリコン酸化膜（ＳｉＯ２）１１ａが形成されたシリコン（半導体）基板１１の上に、スパッタ法により厚さ数十ｎｍのチタン（Ｔｉ）層と１００〜３００ｎｍのプラチナ（Ｐｔ）層を順次形成することによって下部電極層１２を形成する。
【００２７】
更に、下部電極層１２の上に誘電体層１３としてＰＺＴ（Ｐｂ−Ｚｉｒｃｏｎｉｕｍ−Ｔｉｔａｎｉｕｍ；　チタン酸ジルコニウム鉛）をＲＦスパッタ法により形成する。ＰＺＴの厚さは例えば１００〜３００ｎｍである。
【００２８】
次に、強誘電体層１３を構成するＰＺＴを酸素含有雰囲気中でＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）　により結晶化する。ＲＴＡの条件は、例えば、６００℃、９０秒間、昇温速度１００℃／ｓｅｃ　である。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度は例えば２０％である。
【００２９】
続いて、強誘電体層１３の上に上部電極層１４として酸化イリジウム（ＩｒＯｘ）をスパッタ法により形成して厚さを１００ｎｍ以下とする。
【００３０】
その後に、ＲＴＡにより強誘電体層１３の結晶性を酸素含有雰囲気中で改善する。ＲＴＡの条件は、例えば、６５０℃、６０秒間、昇温速度１００℃／ｓｅｃ　である。なお、酸素含有雰囲気中には酸素のみが導入される。
【００３１】
以上により、キャパシタの基本的な層構造が形成されるが、後に行われるキャパシタの電気特性の測定が容易になるように、誘電体層１３及び上部電極層１４が形成されない下部電極露出部１５をシリコン基板１１の縁部に設ける。
【００３２】
下部電極露出部１５は、シリコン基板１１に下部電極２を作成した後、下部電極１２の縁部の一部に、例えば耐熱性のテープを貼付し、誘電体層１３、上部電極層１４を順に形成した後にテープを剥すことによって形成される。
【００３３】
次に、図３（ｂ）　に示すように、上部電極層１４を複数のパターンに分割することにより、複数のキャパシタ１６を作製する工程に移る。
【００３４】
上部電極層１４のパターニングは、図４に示すＳＰＭ装置を用いる。
【００３５】
ＳＰＭ装置は、図３（ａ）　に示した積層構造を有するシリコン基板１１が載置されるステージ２２と、シリコン基板１１上の下部電極露出部１５に接触するプローブ２３と、シリコン基板１１上の上部電極層１４表面を走査する導電性のカンチレバー２４と、プローブ２３及びカンチレバー２４に電気的に接続されて試料の電気特性を測定する測定回路４１と、ステージ２２の動きを制御するピエゾスキャナ２５と、ピエゾスキャナ２５に制御信号を送る制御回路４２と、カンチレバーの位置を検出する位置検出部４５、位置検出部４５によるカンチレバーの位置の検出結果に基づいて制御回路４２にカンチレバーの位置の変化をフィードバックする検出回路４３と、検出結果を画像化する画像表示部４４を有している。
【００３６】
ステージ２２はその下に配置されたピエゾスキャナ２５によって互いに直交する３次元のＸ，Ｙ，Ｚ方向に移動する。ピエゾスキャナ２５は印加される電圧をＸ，Ｙ，Ｚ方向の変位に変換する特徴を有している。このピエゾスキャナ２５の特徴を利用して、制御回路４２はピエゾスキャナ２５への印加電圧を制御し、ステージ２２を変位させる。この変位によって、探針３２と薄膜キャパシタ２１との間に加えられる力を制御すると共に、溝を最適な深さに調整する。
【００３７】
カンチレバー２４は、図５に示すように、シリコン製のアーム２４ａと、アーム２４ａ先端の下面に取り付けられた先鋭の探針２４ｂとを有している。探針２４ａは、上部電極層１４に突き刺さりながら移動することによって溝を形成できる硬度及び耐磨耗性を有し、且つ導電性を有する材料、例えばボロンドープトダイアモンドからなる。また、探針３２は、その他に、シリコン上にボロンドープトＤＬＣ（Ｄｉａｍｏｎｄ　Ｌｉｋｅ　Ｃａｒｂｏｎ）　膜、若しくはＩｒ、Ｃｒのような硬度の高い金属を表面にコーティングしたものでもよい。
【００３８】
ＳＰＭ装置は、探針２４ｂを被検査膜の表面に沿って走査させて、探針２４ｂの変位によって表面の凹凸を画像化する装置である。例えば、アーム２４ｂの上面には光が照射され、その反射角度によって位置が検出される。このような位置の検出は位置検出部４５にて行われる。このような機能を有する位置検出部４５は、光の照射のためにレーザダイオードとプリズムを有し、反射角度の検出のためにスプリットダイオード受光素子を有している。
【００３９】
本実施形態では、そのような凹凸の検出に加えて、カンチレバー２４を用いて上部電極層１４をパターニングして複数のキャパシタを作製した後に、複数のキャパシタの諸電気特性について個別に測定を行う。
【００４０】
このＳＰＭ装置を用いて上部電極層１４をパターニングする場合には、まず、制御回路４２に予め設定したプラグラムに従ってピエゾスキャナ２５を駆動してステージ２２をＺ軸方向に変位させて、図６（ａ）に示すように、カンチレバー２４の探針２４ａを上部電極層１４表面に接触させ、さらに探針２４ａと上部電極１４の接触圧力を高める。
【００４１】
次に、図６（ｂ）　に示すように、ピエゾスキャナ２５を駆動してステージ２２をＸ軸、Ｙ軸の方向に変位させると、探針２４ｂは上部電極層１４に突き刺さりながら移動し、上部電極層１４が探針２４ｂによって削られる。そして相対的に探針２４ｂを走査させると、上部電極層１４に図６（ｃ）　に示すように断面が略Ｖ字状の溝１７が形成される。
【００４２】
例えば、図３（ｂ）　、図７に示すように、１００ｎｍより大きな深さ、長さ２０μｍで５μｍの間隔をおいて平行に４本の溝１７を形成した後に、ピエゾスキャナ２５の移動方向を９０度変えて、さらに同じ深さで平行に４本形成する。これら縦、横に４本ずつ形成された溝１７によって、上部電極層１４は分割されて一辺５μｍの正方形の微細な上部電極１４ａが９つ形成される。この場合、溝１７の底は誘電体層１３の表面に達していて、複数の上部電極１４ａはそれぞれ溝１７により電気的に絶縁された状態になっている。
【００４３】
１つの上部電極１４ａとその下の誘電体層１３及び下部電極層１２によって１つのキャパシタ１６が構成される。従って、カンチレバー２４の移動によりシリコン基板１１上には９つのキャパシタ１６が形成される。
【００４４】
なお、探針２４ｂの高さと比較して溝１７の深さが十分に小さくなければ探針２４の一度の移動によって誘電体層１３の表面にまで達する溝１７を形成することができない。この点を考慮して、上部電極の膜厚は１００ｎｍ以下に形成されている。
【００４５】
更に、上部電極層１４を削りながらの探針２４ｂの移動を容易にするためには、上部電極層１４の厚さを５０ｎｍ以下にするとよい。
【００４６】
また、上部電極層１４をスパッタ法により形成する初期段階においては、層厚の薄い部分と厚い部分が生じており、その後、略均一な厚さの層に成長する。初期段階の不均一な層厚で形成された上部電極層１４は探針２４ｂによって溝を形成する際に溝の深さを制御することが難しい。このような点を鑑みて、この初期段階以降に得られ略均一に形成される膜厚である５〜２０ｎｍに上部電極を形成するとよい。
【００４７】
また、カンチレバー２４のアーム２４ａのバネ定数が小さければ、探針２４ｂを上部電極層１４に押し当てた時にアーム２４ａの撓みに圧力が吸収されて、誘電体層１３が露出する深さとなるように溝１７を掘ることができない。このため、アーム２４ａのバネ定数の大きいカンチレバー２４が用いられる。
【００４８】
さらに、ステージの変位の精度が高くない場合、探針２４ｂは最適な位置及び深さのパターンを形成することが困難である。そこで変位の再現性を補償する機能を有するクローズドループ方式のピエゾスキャナ２５を用いることによって、さらに高い精度で上部電極１４をパターニングすることができる。クローズドループ方式は、印加電位と変位の関係にクローズドループ特性がある。
【００４９】
次に、キャパシタ１６のそれぞれの電気特性の測定に移るが、この測定はＳＰＭ装置内のステージ２２に薄膜キャパシタ２１を置いたままの状態で行う。例えば、プローブ２３を下部電極露出部１５より下部電極層１２に接触させ、さらにカンチレバー２４の探針２４ｂを上部電極１４ａに接触させて諸特性の測定を行う。
【００５０】
なお、上部電極層１４のパターニング前や、ステージにシリコン基板１１を設置する際に、プローブ２３を下部電極層１２に接触させておいてもよい。
【００５１】
カンチレバー２４は９つのキャパシタ１６の各々について電気特性の測定を行うために、複数の上部電極１４ａに順次接触させる必要がある。
【００５２】
所望のキャパシタ１６の上部電極１４ａにカンチレバー２４の探針２４ｂを接触させるために、まず、キャパシタ１６の上部電極１４ａの位置を確認する。
【００５３】
選択される上部電極１４ａの位置を確認するために、図３（ｃ）に示すように、カンチレバー２４の探針２４ａをキャパシタ１６の表面に沿って走査させて、検出回路４３によって表面の凹凸状態をモニター４１に画像化させる。この場合、カンチレバー２４の探針２４ａが上部電極１４ａを掘らない程度にピエゾスキャナ２５の調整によりカンチレバー２４のＺ軸方向の力を調整する。
【００５４】
これによって、ＳＰＭ装置によってキャパシタ１６の上部電極１４ａと溝１７の位置の確認が容易になる。
【００５５】
次に、図３（ｄ）に示すように、所望の位置の上部電極１４ａにカンチレバー２４の探針２４ｂを当てる。
【００５６】
そして、下部電極層１２にプローブ２３を接続し、所望の上部電極１４ａにカンチレバー２４を接続した状態で、プローブ２３及びカンチレバー２４を通して下部電極層１２と上部電極１４に電圧を印加して測定回路４１によりキャパシタ１６の諸特性を測定する。
【００５７】
キャパシタ１６の電気特性の測定は、静電容量、リーク電流、強誘電性ヒステリシス、パルス分極、圧電応答、等について行われる。そのような電気的特性の測定は、９つのキャパシタ１６について個々に行われる。これに基づいて、キャパシタ１６の電気的特性について面内の分布を調べることが可能になる。
【００５８】
以上のような工程によれば、キャパシタの上部電極層１４をカンチレバーとステージの操作によって微細にパターニングすることができ、これによりフォトリソグラフィー法を用いる場合に比べてキャパシタを短時間にミクロンオーダーで微細に形成することが可能になる。
【００５９】
しかも、キャパシタ１６の形成とキャパシタ１６の特性の測定を同じステージ上で、同じカンチレバー２４を用いて行っているので、キャパシタ１６のパターニングからキャパシタ１６の測定に至るまでの時間が従来よりも短縮される。しかも、シリコン１１基板の搬送作業が不要になるので、搬送途中のキャパシタ１６の破損、劣化といった事故の発生が防止される。
【００６０】
次に、キャパシタ１６の電気特性の測定に関し、具体例を示す。図８，９は本発明の薄膜キャパシタのパターン作製方法を利用してキャパシタを評価する方法の一例を示す図である。
【００６１】
キャパシタ１６を構成する強誘電体層１３は自発分極を有するために印加電圧を３Ｖから０Ｖにしても、キャパシタ１６に書き込まれた情報は保存されるという特徴を有している。このように、分極状態が保持される能力はリテンションと呼ばれる。
【００６２】
キャパシタ内にリテンションの低い領域が存在する場合、印加電圧を取り去ると、分極状態が保持されず分極量が減少する。分極量が減少すると、ＦｅＲＡＭでは誤った情報を読み出すビットエラーと呼ばれる不良が発生する可能性が高くなる。
【００６３】
例えば、図８（ａ）の様に、微細キャパシタ１６において直流電圧３Ｖを上部電極１４ａと下部電極１２との間に印加する。これにより、強誘電体膜１３の分極が一方向に揃う。情報の読み出しをするためには、交流電圧０．５Ｖを上部電極１４ａと下部電極層１２の間に印加する。
【００６４】
この際、書込用電圧を取り去った後には、理想的な強誘電体膜１３は情報の書き込んだ時と同様に一方向に揃った分極状態を保持している。しかしながら、強誘電体膜１３の内部には、図８（ｂ）の様に、分極状態を保持できず、分極が反転してしまうリテンションの低い反転領域１８が存在する場合がある。このリテンションの低い領域によって、キャパシタ１６の分極量が減少する。この分極状態は圧電応答像によって確認することができる。
【００６５】
圧電応答像はＳＰＭ装置において探針２４ｂに交流電圧を加えながら強誘電体層１３の表面を走査することによって得られる。強誘電体は電圧を印可されると、収縮する逆圧電性を有している為、探針２４ｂに加えられた交流電圧によって、交流電圧の周期と同じ周期で強誘電体の表面が振動する。分極状態が逆向きである場合、強誘電体１３の表面の振動は逆移相になる。検出回路４３はこの強誘電体の表面振動を検出し、振動の位相の違いによって強誘電体１３の分極状態の情報を得ることができる。この分極状態の違いを濃淡の違いとして画像化したものが圧電応答像である。
【００６６】
強誘電体層１３の圧電応答像は図９のように画像化される。図８（ｂ）の反転領域１８はモニター４１上で濃淡が異なる領域として写し出される。つまり、圧電応答像によりリテンションの低い領域の位置と大きさを確認することができる。さらに、強誘電体層１３上に上部電極層１４を形成した後に、図８（ｃ）　に示すように位置と大きさが確認された反転領域１８の周囲にカンチレバー２５による溝１７を形成し、これにより反転領域１８の上に選択的に孤立した上部電極１４ｃを形成することにより、強誘電体層１３の反転領域４２を挟む領域にキャパシタ２０を形成する。さらに、反転領域１８以外の領域には図８（ａ）に示すような別の上部電極１４ａを形成する。これらのキャパシタ２０の諸特性をカンチレバー２４により測定する。次にリテンションの高い領域１６のキャパシタの諸特性と、リテンションの低い領域２０のキャパシタの諸特性を比較することによって、リテンションの低い領域２０の強誘電体層１３の膜質をさらに解析することができる。
【００６７】
なお、上記した例では、一辺５μｍの正方形のキャパシタ１６を作製したが、カンチレバー２４の走査する間隔を変更することによって、キャパシタを自在の大きさに作製することができる。
【００６８】
例えば、カンチレバーの走査により形成された溝の間隔を３μｍ、１μｍ、０．５μｍにすると、それぞれ一辺３μｍ、１μｍ、０．５μｍの正方形の微細キャパシタを作製することができる。これら大きさの異なる微細キャパシタについて、それぞれの上述した諸特性を測定すれば、微細キャパシタ大きさを変更することにより諸特性がどのように変化するかを簡便に測定することができる。
（付記１）基板の上に第１導電体層を形成する工程と、
前記第１導電体層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電体層を形成する工程と、
前記第２導電体層を露出させた状態で、探針を含むカンチレバーを有する走査型プローブ顕微鏡のステージの上に前記基板を載せる工程と、
前記第２導電体層に前記探針を当てて、前記ステージと前記カンチレバーのうち少なくとも一方の移動により少なくとも前記第２導電体層に溝を形成することによって前記第２導電体層を分割してキャパシタの上部電極を形成する工程と
を有することを特徴とするキャパシタのパターン形成方法。
（付記２）前記溝は、前記誘電体層の表面にも形成されていることを特徴とする付記１に記載のキャパシタのパターン形成方法。
（付記３）基板の上に第１導電体層を形成する工程と、
前記第１導電体層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電体層を形成する工程と、
前記第２導電体層を露出させた状態で、探針を含む導電性のカンチレバーを有する走査型プローブ顕微鏡のステージの上に前記基板を載せる工程と、
前記第２導電体層に前記探針を当てて、前記ステージと前記カンチレバーのうち少なくとも一方の移動により少なくとも前記第２導電体層に溝を形成することによって前記第２導電体層を複数に分割して上部電極を形成する工程と、
前記上部電極に前記探針を接触させて前記カンチレバーを介して前記上部電極を電気的に外部に引き出すことにより、前記上部電極、前記誘電体層及び前記第１の導電層からなるキャパシタの電気特性を測定する工程と
を有することを特徴とするキャパシタの評価方法。
（付記４）前記第２導電体層及び前記誘電体層に、前記第１導電体層の一部を露出する第１導電体層露出部を開口する工程をさらに有することを特徴とする付記３に記載のキャパシタの評価方法。
（付記５）前記第１導電体層露出部を開口する工程は、前記第１導電体層の前記一部に耐熱性膜を張り付けた後に、前記第２導電体層及び前記誘電体層を前記耐熱性膜及び前記第１導電体層の上に形成し、ついで前記耐熱性膜を除去することにより前記第１導電体層の前記一部の上方の前記第２導電体層及び前記誘電体層を除去する工程であることを特徴とする付記４に記載のキャパシタの評価方法。
（付記６）前記キャパシタの特性を測定する際に、前記第１導電体層露出部を通して前記第１導電体層に導電性のプローブを当てて前記第１導電体層を電気的に外部に引き出すことを特徴とする付記４に記載のキャパシタの評価方法。
（付記７）前記キャパシタの前記電気特性の測定は、静電容量、リーク電流、強誘電性ヒステリシス、パルス分極のいずれかの測定であることを特徴とする付記３乃至付記６のいずれかに記載のキャパシタの評価方法。
（付記８）前記誘電体層は、強誘電体から構成されることを特徴とする付記３乃至付記６のいずれかに記載のキャパシタの評価方法。
（付記９）前記第２電極を形成する工程の前に、前記カンチレバーを用いる前記誘電体層の圧電応答の測定により圧電応答像を取得する工程を有し、
前記上部電極及び前記溝の形成位置は、前記圧電応答像に基づいて決定されることを特徴とする付記３乃至付記８のいずれかに記載のキャパシタの評価方法。
（付記１０）前記カンチレバーの前記探針は、ホウ素がドープされたダイヤモンドからなることを特徴とする付記３乃至付記９のいずれかに記載のキャパシタの評価方法。
（付記１１）前記カンチレバーの表層は、ホウ素をドープしたＤＬＣ膜、イリジウム膜、プラチナ・イリジウム積層膜、クロム膜、クロム・金積層膜のいずれかからなることを特徴とする付記３乃至付記９のいずれかに記載のキャパシタの評価方法。
（付記１２）前記走査型プローブ顕微鏡の前記ステージはピエゾスキャナを有し、前記ピエゾスキャナはクローズドループ特性を有することを特徴とする付記３乃至付記１１のいずれかに記載のキャパシタの評価方法。
（付記１３）前記薄膜キャパシタの前記上部電極の厚さは１００ｎｍ以下であることを特徴とする付記３乃至付記１２のいずれかに記載のキャパシタの評価方法。
（付記１４）前記上部電極に前記カンチレバーにより前記溝を形成することによって種々の大きさの前記キャパシタを形成し、前記キャパシタの大きさに依る特性変化を測定することを特徴とする付記３乃至付記１３のいずれかに記載のキャパシタの評価方法。
【００６９】
【発明の効果】
以上述べたように本発明のキャパシタの評価方法によれば、ＳＰＭ装置内に備えられるカンチレバーの探針を用いて上部電極にパターンを形成するようにしたので、フォトリソグラフィー法でパターンを形成する際に必要とされる幾つもの工程を経ることなく、種々の大きさ及び形状のキャパシタを容易且つ高精度に作製することができる。
【００７０】
さらに、キャパシタの形成とキャパシタ特性の測定を同じＳＰＭ装置内で行うのでキャパシタのパターニングからキャパシタの測定に至るまでの時間が従来よりも短縮される。しかも、シリコン基板の搬送作業が不要になるので、キャパシタを作製した後からキャパシタを測定終了するまでのヒューマンエラーが大幅に減少する。このような効果を奏する本発明により材料開発の促進が期待できる。
【図面の簡単な説明】
【図１】図１（ａ）　〜（ｃ）　は、メタルマスクを用いた従来の上部電極のパターン形成方法を示す断面図である。
【図２】図２（ａ）　〜（ｄ）　は、フォトリソグラフィーを用いた従来の上部電極パターン形成方法を示す断面図である。
【図３】図３（ａ）　〜（ｄ）　は、本発明の実施形態に係る微細キャパシタを製造する工程と、このキャパシタを測定する方法について示す断面図である。
【図４】図４は、本発明の実施形態に係るＳＰＭ装置の構成図である。
【図５】図５は、図４に示したＳＰＭ装置内に備えられるカンチレバーの拡大斜視図である。
【図６】図６は、本発明の実施形態に係るキャパシタの上部電極へパターンを形成する工程について示す断面図である。
【図７】図７は、本発明の実施形態に係るキャパシタの上部電極へパターンを形成する工程により、複数のキャパシタを形成することを示す平面図である。
【図８】図８（ａ）　は、本発明の実施形態に係るキャパシタを構成する強誘電体層の分極が一方向に揃った状態を示す図であり、図８（ｂ）　は、本発明の実施形態に係るキャパシタを構成する強誘電体層の分極の一部に逆方向が存在する状態を示す図であり、図８（ｃ）　は、本発明の実施形態に係るキャパシタを構成する誘電体層のうちリテンションの低い領域の上に選択的に上部電極が形成されたキャパシタの分極を示す図である。
【図９】図９は、本発明の実施形態に係る強誘電体層の圧電応答像の一例を示す図である。
【符号の説明】
１…半導体基板、２…下部電極層、３…誘電体層、４…上部電極層、５…メタルマスク、５ａ…貫通孔、６…キャパシタ、７…レジスト、１１…薄膜キャパシタ、１４…上部電極層、１４ａ…上部電極、１７…溝、１８…反転領域、１９…周辺領域、２０…キャパシタ、２２…ステージ、２３…プローブ、２４…カンチレバー、２４ａ…アーム、２４ｂ…探針、２５…ピエゾスキャナ、４１…キャパシタ測定回路、４２…制御回路、４３…検出回路、４４…モニター、４５…位置検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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