(57)【要約】【課題】高速で動作し、かつ停止または待機時の消費電流の少ない半導体集積回路装置を提供する。【解決手段】本発明の半導体集積回路装置では、前記半導体集積回路装置の停止または待機時に、フリップフロップ回路と次段フリップフロップ回路との間の論理回路を所定の状態に固定する機能を備えることにより、論理回路を構成する各ＭＯＳＦＥＴのオン状態またはオフ状態を決定する。そして、オン状態にあるＭＯＳＦＥＴのすべて、または一部を低しきい値電圧のＭＯＳＦＥＴで構成し、オフ状態にあるＭＯＳＦＥＴのすべてを高しきい値電圧のＭＯＳＦＥＴで構成することにより、前記半導体集積回路装置は高速で動作し、かつ停止または待機時において、ＭＯＳＦＥＴのオフリーク電流による消費電流の増加が抑制される。【選択図】　図３
2004134830.tif 000002
【特許請求の範囲】
【請求項１】
第一のしきい値電圧のＭＯＳＦＥＴと、
前記第一のしきい値電圧よりも低い第二のしきい値電圧のＭＯＳＦＥＴによって構成された半導体集積回路装置であって、
前記半導体集積回路を停止または待機状態にする時に、前記半導体集積回路を構成する前記ＭＯＳＦＥＴのオンまたはオフ状態を所定の状態に固定する信号を出力する制御回路を備え、
前記制御回路から出力された信号によりオン状態に固定されるＭＯＳＦＥＴのすべて、または一部が前記第二のしきい値電圧のＭＯＳＦＥＴによって構成される半導体集積回路装置。
【請求項２】
前記第二のしきい値電圧のＭＯＳＦＥＴがＮチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第二のしきい値電圧のＭＯＳＦＥＴがＰチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
第一のしきい値電圧のＭＯＳＦＥＴと、
前記第一のしきい値電圧よりも低い第二のしきい値電圧のＭＯＳＦＥＴによって構成された半導体集積回路装置であって、
前記半導体集積回路を停止または待機状態にする時に、前記半導体集積回路を構成するＭＯＳＦＥＴのオンまたはオフ状態を所定の状態に固定する信号を出力する制御回路を備え、
前記制御回路から出力された信号によりオフ状態に固定され、かつ、直列に接続されている複数のＭＯＳＦＥＴのうち、少なくとも一つが第一のしきい値電圧のＭＯＳＦＥＴで構成され、前記第一のしきい値電圧のＭＯＳＦＥＴ以外のＭＯＳＦＥＴのすべて、または一部が第二のしきい値電圧のＭＯＳＦＥＴで構成される半導体集積回路装置。
【請求項５】
第一のしきい値電圧のＭＯＳＦＥＴと、前記第一のしきい値電圧よりも低い第二のしきい値電圧のＭＯＳＦＥＴによって構成される半導体集積回路を停止または待機状態にする時に、前記半導体集積回路を構成するＭＯＳＦＥＴのオンまたはオフ状態を所定の状態に固定する信号を出力する制御回路を備えた半導体集積回路装置の設計手法であって、
初めに第一のしきい値電圧のＭＯＳＦＥＴで前記半導体集積回路装置を構成して、前記半導体集積回路装置の遅延時間を検証し、
前記遅延時間が所望の値よりも大きい場合には、前記制御回路から出力された信号によってオン状態に固定される前記第一のしきい値電圧のＭＯＳＦＥＴのすべて、または一部を第二のしきい値電圧のＭＯＳＦＥＴに変換して、
遅延時間の短縮を図る半導体集積回路装置の設計手法。
【請求項６】
第一のしきい値電圧のＭＯＳＦＥＴと、前記第一のしきい値電圧よりも低い第二のしきい値電圧のＭＯＳＦＥＴによって構成される半導体集積回路を停止または待機状態にする時に、前記半導体集積回路を構成するＭＯＳＦＥＴのオンまたはオフ状態を所定の状態に固定する信号を出力する制御回路を備えた半導体集積回路装置の設計手法であって、
前記制御回路から出力された信号によってオフ状態に固定され、かつ、直列に接続されている複数のＭＯＳＦＥＴを検出し、
前記直列に接続されている複数のＭＯＳＦＥＴのうち、少なくとも一つを第一のしきい値電圧のＭＯＳＦＥＴで、前記第一のしきい値電圧のＭＯＳＦＥＴ以外のＭＯＳＦＥＴを第二のしきい値のＭＯＳＦＥＴで構成する半導体集積回路装置の設計手法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速で動作し、かつ、消費電流の少ない半導体集積回路装置およびその設計方法に関する。
【０００２】
【従来の技術】
携帯情報機器に使用される半導体集積回路装置では、高速化とともに、電池の長寿命化などのために低消費電力化が要求されている。そのため、前記半導体集積回路装置は動作停止状態や待機状態などの低消費電力動作モードを備えている。動作停止状態ではクロック回路は動作を停止し、半導体集積回路装置内部の回路はすべて停止する。また、待機状態ではクロック回路は動作しているが、半導体集積回路装置内の非動作部分にはクロックを供給しない。
【０００３】
また、動作時の消費電力は電源電圧の２乗に比例するので、電源電圧を低下させることが低消費電力化に最も効果的である。そのため、電源電圧を低く設定する傾向にあるが、電源電圧をＭＯＳＦＥＴがオンする電圧（以下、しきい値電圧という）付近まで低くすると、ＭＯＳＦＥＴの電流駆動能力は著しく低下するので、それによる動作速度の低下を防ぐためには、ＭＯＳＦＥＴのしきい値電圧を低減する必要がある。ところが、ＭＯＳＦＥＴのしきい値電圧を低減すると、前記半導体回路装置の停止または待機時の消費電流が増加するという別の問題が生じる。これは、ＭＯＳＦＥＴのしきい値電圧以下のサブスレッショルド領域では、ドレイン電流はゲート電圧に対して指数関数的な依存性を示すため、しきい値電圧を低減すると著しいオフリーク電流の増大が発生するためである。特に、携帯情報機器では、動作時間に比べて停止または待機時間が長く、このモードでの消費電力が電池の寿命に大きな影響を与えるため、オフリーク電流の低減が重要な問題となっている。
【０００４】
この問題を解決するために、いくつかの方法が考えられている。これらの中で代表的なものとしては、（１）基板バイアスによりしきい値電圧を制御し、半導体集積回路装置の停止または待機時にはしきい値電圧を大きくして、オフリーク電流を低減する技術（例えば、非特許文献１参照）、（２）複数のしきい値電圧のＭＯＳＦＥＴを用いて回路を構成し、動作速度を要求される部分には低しきい値電圧のＭＯＳＦＥＴを、逆に動作速度が余り要求されない部分には高しきい値電圧のＭＯＳＦＥＴを用いることにより、消費電流と動作速度の調和を図る技術（例えば、特許文献１参照）などがある。
【０００５】
【特許文献１】
特開平１１−１９５９７６号公報
【非特許文献１】
Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　１９９６　ＩＥＥＥ　ＣＵＳＴＯＭ　ＩＮＴＥＧＲＡＴＥＤ　ＣＩＲＣＵＩＴＳ　ＣＯＮＦＥＲＥＮＣＥ，　ｐ．５３−５６
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の技術（１）においては、大規模半導体集積回路装置のように１００万個以上存在するＭＯＳＦＥＴの基板バイアスを均一に制御することとは困難である。また、ゲート長が短くなるとともに、あるいはしきい値電圧が低くなるとともに、その効果は小さくなる。さらに、リーク電流低減効果を高めるために基板バイアスを大きくすると接合リークを増加させるという問題もあった。また、前記従来の技術（２）においては、論理ゲートを構成するＭＯＳＦＥＴのすべてを低しきい値電圧のＭＯＳＦＥＴもしくは高しきい値電圧のＭＯＳＦＥＴとし、所望する消費電流および動作速度に応じて低しきい値電圧のＭＯＳＦＥＴより構成される論理ゲートまたは高しきい値電圧のＭＯＳＦＥＴより構成される論理ゲートを選択することにより半導体集積回路装置を設計するので、消費電流および動作速度を細かく制御した設計をすることは困難であった。携帯情報機器に用いられるプロセッサなどの半導体集積回路装置は動作時間よりも停止または待機時間の方がはるかに長いのに加え、電池の長寿命化のため、要望される消費電流もかなり小さくなってきているので、半導体集積回路装置の停止または待機時の消費電流を回路の細部にわたって低減することは非常に重要である。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体集積回路装置では、前記半導体集積回路装置の停止または待機時に、フリップフロップ回路と次段フリップフロップ回路との間の論理回路を所定の状態に固定する機能を備えることにより、論理回路を構成する各ＭＯＳＦＥＴのオン状態またはオフ状態を決定する。そして、オン状態にあるＭＯＳＦＥＴのすべて、または一部を低しきい値電圧のＭＯＳＦＥＴで構成し、オフ状態にあるＭＯＳＦＥＴのすべてを高しきい値電圧のＭＯＳＦＥＴで構成することにより、前記半導体集積回路装置は高速で動作し、かつ停止または待機時において、ＭＯＳＦＥＴのオフリーク電流による消費電流の増加が抑制される。
【０００８】
【発明の実施の形態】
図１は本発明による半導体集積回路装置の一実施の形態を示す概念図である。
【０００９】
図１において、半導体集積回路装置１を停止または待機状態にする際に、制御回路１００は、フリップフロップ回路２００および２１０の間に配置されている論理回路２２０〜２８０を構成するＭＯＳＦＥＴのオンまたはオフ状態を所定の状態に固定するための信号を出力する。
【００１０】
図２は図１の半導体集積回路装置１の論理回路２２０〜２８０をＭＯＳＦＥＴで記述したもので、図２と図１は等価な回路図である。以下、図２を用いて高速で動作し、かつ低消費電流を実現する半導体集積回路装置の構成を説明する。半導体集積回路装置１を停止または待機状態にする時、制御回路１００は、フリップフロップ回路２００および２１０に対して、信号１０１を出力する。信号１０１はハイレベル（図２では“Ｈ”と表示している。以下同じ）に設定されており、フリップフロップ回路２００および２１０は信号１０１が入力されることによりリセットされて、フリップフロップ回路２００および２１０から出力される信号３００、３１０はローレベル（図２では“Ｌ”と表示している。以下同じ）になる。また、ＮＯＲ回路２２０には前記制御回路１００から出力される信号１０１が接続されており、ＮＯＲ回路２２０から出力される信号３２０はローレベルに固定される。これによりインバータ回路２３０から出力される信号３３０はハイレベル、ＮＡＮＤ回路２４０から出力される信号３４０はハイレベル、ＮＯＲ回路２５０から出力される信号３５０はローレベル、インバータ回路２６０から出力される信号３６０はハイレベル、インバータ回路２７０から出力される信号３７０はローレベル、ＮＡＮＤ回路２８０から出力される信号３８０はハイレベルに固定される。つまり、半導体集積回路装置１を停止または待機状態にした時には、論理回路２２０〜２８０を構成するＭＯＳＦＥＴのうち、ＭＯＳＦＥＴ２２４、２３１、２４１、２５３、２５４、２６１、２７２、２８１がオン状態（図２において破線で囲んだＭＯＳＦＥＴ）に、ＭＯＳＦＥＴ２２１、２３２、２４３、２５１、２５２、２６２、２７１、２８３がオフ状態になる。そして、オン状態のＭＯＳＦＥＴを低しきい値電圧（例えば、ＮチャンネルＭＯＳＦＥＴで０．３Ｖ、ＰチャンネルＭＯＳＦＥＴで−０．３Ｖ。電源電圧が１．５Ｖの時のオフリーク電流はともに２００ｐＡ）のもので、オフ状態のＭＯＳＦＥＴを高しきい値電圧（例えば、ＮチャンネルＭＯＳＦＥＴで０．４５Ｖ、ＰチャンネルＭＯＳＦＥＴで−０．４５Ｖ。電源電圧が１．５Ｖの時のオフリーク電流はともに２ｐＡ）のもので構成することにより、論理回路２２０〜２８０全体のオフリーク電流を低減することができる。
【００１１】
また、論理回路２２０〜２８０を構成するＭＯＳＦＥＴの一部を高しきい値電圧のものから低しきい値電圧のものに変更することは、論理回路２２０〜２８０で生じる遅延時間の低減効果もある。ＭＯＳＦＥＴからなる回路の遅延時間は、回路の負荷容量の充放電時間によって決まるので、ＭＯＳＦＥＴの電流駆動能力を向上させるか、ＭＯＳＦＥＴの入力容量および出力容量を低減させることにより、遅延時間を小さくすることができる。したがって、論理回路を構成するＭＯＳＦＥＴを高しきい値電圧のものから低しきい値電圧のものに変更した場合、ゲート幅が同じであれば電流駆動能力が向上するので、遅延時間低減に寄与できる。また、ＭＯＳＦＥＴの電流駆動能力を固定した場合でも、高しきい値電圧のものから低しきい値電圧のものに変更すれば、ゲート幅を小さくすることができ、その結果として入力容量および出力容量が小さくなるので、やはり遅延時間を低減することができる。
【００１２】
フリップフロップ回路２００からフリップフロップ回路２１０までの信号経路において、フリップフロップ２００から出力される信号３００が立ち下がる時の遅延時間が大き過ぎて、必要な速度を満たさない場合、高しきい値電圧のＭＯＳＦＥＴを同じゲート幅を有する低しきい値電圧のＭＯＳＦＥＴに変更することで電流駆動能力が向上し、遅延時間を短くできるため、半導体集積回路装置１の停止または待機状態でオンしているＭＯＳＦＥＴのうち、ＮＡＮＤ回路２４０の立ち上がり時間を短くするＰチャンネルＭＯＳＦＥＴ２４１、ＮＯＲ回路２５０の立ち下がり時間を短くするＮチャンネルＭＯＳＦＥＴ２５３、インバータ回路２６０の立ち上がり時間を短くするＰチャンネルＭＯＳＦＥＴ２６１、インバータ回路２７０の立ち下がり時間を短くするＮチャンネルＭＯＳＦＥＴ２７２、ＮＡＮＤ回路２８０の立ち上がり時間を短くするＰチャンネルＭＯＳＦＥＴ２８１のすべてまたは一部のＭＯＳＥＦＴを低しきい値電圧のＭＯＳＦＥＴにすることで遅延時間を低減することができる。
【００１３】
また、フリップフロップ回路２００の出力信号３００から、フリップフロップ回路２１０の入力３８０までの信号経路で、出力信号３００が立ち上がる時の遅延時間が大き過ぎて、必要な速度を満たさない場合、しきい値電圧の高いＭＯＳＦＥＴを同じ電流駆動能力のしきい値電圧の低いＭＯＳＦＥＴに変更することで、ゲート幅が小さくなり、入力容量および出力容量を低減でき、遅延時間を短くできるため、停止または待機状態でオンしているＭＯＳＦＥＴのうち、ＮＡＮＤ回路２４０の立ち下がり時間を短くするＰチャンネルＭＯＳＦＥＴ２４１、ＮＯＲ回路２５０の立ち上がり時間を短くするＮチャンネルＭＯＳＦＥＴ２５３、インバータ回路２６０の立ち下がり時間を短くするＰチャンネルＭＯＳＦＥＴ２６１、インバータ回路２７０の立ち上がり時間を短くするＮチャンネルＭＯＳＦＥＴ２７２、ＮＡＮＤ回路２８０の立ち下がり時間を短くするＰチャンネルＭＯＳＦＥＴ２８１の全て、または一部のＭＯＳＥＦＴをゲート幅の小さい低しきい値電圧のＭＯＳＦＥＴにすることで遅延時間を低減することができる。
【００１４】
さらにＮＯＲ回路２５０の中のＰチャンネルＭＯＳＦＥＴ２５１および２５２のように、ＭＯＳＦＥＴが直列に接続されている場合には、半導体集積回路装置１の停止または待機状態ではともにオフしていても、いずれか一つを高しきい値電圧のＭＯＳＦＥＴにすれば、もう一方を低しきい値電圧のＭＯＳＦＥＴにしても、オフリーク電流が増加することはない。また、ＭＯＳＦＥＴ２５１および２５２のいずれか一方を低しきい値電圧ＭＯＳＦＥＴにすることにより、遅延時間を低減することが可能となる。
【００１５】
なお、前記実施の形態では、半導体集積回路装置１の停止または待機時に論理回路の状態を固定するための信号をフリップフロップ回路２００および２１０のリセット端子に入力して、フリップフロップ回路から出力される信号により、論理回路２４０〜２８０を構成するＭＯＳＦＥＴのオンまたはオフ状態を固定するとしたが、前記固定するための信号を直接論理回路２４０〜２８０に入力して、論理回路２４０〜２８０を構成するＭＯＳＦＥＴのオンまたはオフ状態を固定してもよい。
【００１６】
また、前記実施の形態の説明では、ＮチャンネルとＰチャンネルともに低しきい値電圧のＭＯＳＦＥＴと高しきい値電圧のＭＯＳＦＥＴを使用、すなわち４種類のＭＯＳＦＥＴを使用したが、Ｐチャンネルは低しきい値電圧ＭＯＳＦＥＴと高しきい値電圧ＭＯＳＦＥＴ、Ｎチャンネルは高しきい値電圧ＭＯＳＦＥＴのみにすることや、Ｎチャンネルは低しきい値電圧ＭＯＳＦＥＴと高しきい値電圧ＭＯＳＦＥＴ、Ｐチャンネルは高しきい値電圧ＭＯＳＦＥＴのみにすることにより、使用するＭＯＳＦＥＴの種類を３種類にすれば、前記実施の形態ではすべてのＭＯＳＦＥＴを形成するのに４回必要なイオン注入工程を、３回に減らすことができるので、半導体集積回路装置製造プロセスのコストを低減することもできる。
【００１７】
次に図３は、前記実施の形態による半導体集積回路装置を設計する手法を示したフロー図である。以下、図３を用いて前記半導体集積回路装置の設計手法を説明する。まず、オフリーク電流の少ない高しきい値電圧のＭＯＳＦＥＴのみを使用してターゲットの半導体集積回路装置の論理合成を行う（ステップ１）。この結果、目標の遅延時間をすべての経路が満たしている場合は設計を終了する（ステップ２）。もし、目標の遅延時間を満たさない経路がある場合は、次にターゲットの半導体集積回路装置が停止または待機状態の回路状態情報を入力する（ステップ３）。目標の遅延時間を満たさない経路の論理セルに対して、前記、回路状態情報により、停止または待機状態でオンするＭＯＳＦＥＴのみが低しきい値電圧のＭＯＳＦＥＴで構成されている論理セルへの置換を行う（ステップ４）。置換に使用する論理セルは、出力電流能力をあわせるためにゲート幅を小さくして入力容量および出力容量を低減した論理セルと、出力電流能力を大きくして遅延時間を低減した論理セルを用意して、低減する遅延特性が立ち上がり時間か、立ち下がり時間かで置換する論理セルを使い分ける。この論理セルの置換を順次実施して、目標の遅延時間を満たすまで、論理セルの置換を実施する（ステップ５）。
【００１８】
前記設計手法の実施の形態では、遅延時間を設計の目標として論理セルの置換を行ったが、オフリーク電流を目標として、あるいは遅延時間とオフリーク電流の両方を目標として論理セルの置換を行うことも可能である。
【００１９】
また、前記、設計手法の実施の形態では、停止または待機状態でオンするＭＯＳＦＥＴのみを低しきい値電圧のＭＯＳＦＥＴに置換したが、停止または待機状態でオフするＭＯＳＦＥＴでも、それらのＭＯＳＦＥＴが直列に接続されている場合、そのうちの少なくとも１つのＭＯＳＦＥＴを高しきい値電圧にし、残りのＭＯＳＦＥＴのすべて、または一部を低しきい値電圧のものに置換する方法を同時に実施することもできる。
【００２０】
【発明の効果】
本発明に係る半導体集積回路装置によれば、前記半導体集積回路装置の停止または待機状態において、ＭＯＳＦＥＴのオフリーク電流に起因する消費電流の増加を抑制できるとともに、遅延時間の大きな経路の遅延時間を低減して、高速動作を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体集積回路装置の論理回路ブロック図
【図２】本発明の実施の形態における半導体集積回路装置のＭＯＳＦＥＴブロック図
【図３】本発明の実施の形態における半導体集積回路装置の設計手法のフロー図
【符号の説明】
１　半導体集積回路装置
１００　停止または待機時に信号を出力する制御回路
２００、２１０　フリップフロップ回路
２２０、２５０　ＮＯＲ回路
２２１、２３１、２４１、２５１、２５２、２６１、２７１、２８１　ＰチャンネルＭＯＳＦＥＴ
２２４、２３２、２４３、２５３、２５４、２６２、２７２、２８３　ＮチャンネルＭＯＳＦＥＴ
２３０、２６０、２７０　インバータ回路
２４０、２８０　ＮＡＮＤ回路
【図１】
2004134830.tif 000003
【図２】
2004134830.tif 000004
【図３】
2004134830.tif 000005