(57)【要約】【課題】半導体素子のみならず、プロセスモニタをも試験することができるスキャン回路を含む半導体装置を提供することを課題とする。【解決手段】半導体素子（２０３，２０７）と、半導体素子に接続可能であり、半導体素子の機能を試験するためのスキャン回路（２２０）と、スキャン回路が試験を行うパス中に設けられるプロセスモニタ（ＰＭ）とを有する半導体装置が提供される。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子に接続可能であり、前記半導体素子の機能を試験するためのスキャン回路と、
前記スキャン回路が試験を行うパス中に設けられるプロセスモニタと
を有する半導体装置。
【請求項２】
前記スキャン回路及び前記半導体素子は複数あり、前記各スキャン回路はそれぞれ異なる前記半導体素子に接続可能であり、前記複数のスキャン回路がシリアルに接続される請求項１記載の半導体装置。
【請求項３】
前記複数のスキャン回路のパス中のプロセスモニタは、それぞれ異なる配線層又はビア層をモニタするためのプロセスモニタである請求項２記載の半導体装置。
【請求項４】
前記シリアル接続されたスキャン回路が複数組みあり、各シリアル接続された複数のスキャン回路のパス中のプロセスモニタは同じ配線層又はビア層をモニタするためのプロセスモニタであり、かつ前記複数のシリアル接続されたスキャン回路の組みはそれぞれ異なる配線層又はビア層をモニタするためのプロセスモニタを含む請求項２記載の半導体装置。
【請求項５】
前記プロセスモニタは、同一ビア層内のビアを５０個以上有し、若しくは同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターン、又は同一配線層内で１００μｍ以上の配線を有し、若しくは同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にスキャン回路を含む半導体装置に関する。
【０００２】
【従来の技術】
図１２（Ａ）は、従来技術によるシリアルスキャン回路を含む半導体装置を示す。半導体装置は、複数のスキャン回路付きラッチ１２００がシリアルに接続されている。そのシリアル接続は、入力端子ＩＮ及び出力端子ＯＵＴを有する。
【０００３】
図１２（Ｂ）は、各スキャン回路付きラッチ１２００の回路図である。スキャン回路付きラッチ１２００は、スキャン回路１２２０及びラッチ部（スキャン回路１２２０以外の部分）を有する。ラッチ部は、半導体装置の本来の動作時に使用される半導体素子である。スキャン回路１２２０は、半導体装置の本来の動作時に使用されずにラッチ部の機能試験のために使用される。一般的な半導体装置は、多数のラッチ及びその他の半導体素子を有する。以下、スキャン回路１２２０がラッチの機能試験を行う例を説明する。
【０００４】
まず、ラッチ部の構成を説明する。バッファ（インバータ）１２０１の入力端子は、ラッチ部の入力端子でもあり、半導体装置の機能に応じた接続が行われる。バッファ（インバータ）１２１０の出力端子は、ラッチ部の出力端子でもあり、半導体装置の機能に応じた接続が行われる。
【０００５】
スイッチ１２０２は、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎチャネルトランジスタという）及びｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐチャネルトランジスタという）から構成される。ｎチャネルトランジスタのゲートにはクロック信号ＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＣＫが入力される。クロック信号ＣＫ及び／ＣＫは、互いに論理反転した信号である。スイッチ１２０２は、入力端子がバッファ１２０１の出力端子に接続され、出力端子がインバータ１２０４の入力端子に接続される。インバータ１２０５は、入力端子がインバータ１２０４の出力端子に接続され、出力端子がインバータ１２０４の入力端子に接続される。マスタラッチ１２０３は、インバータ１２０４及び１２０５から構成される。
【０００６】
スイッチ１２０６は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号／ＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号ＣＫが入力される。スイッチ１２０６は、入力端子がインバータ１２０４の出力端子に接続され、出力端子がスイッチ１２２３を介してインバータ１２０８の入力端子に接続される。インバータ１２０９は、入力端子がインバータ１２０８の出力端子に接続され、出力端子がインバータ１２０８の入力端子に接続される。スレーブラッチ１２０７は、インバータ１２０８及び１２０９から構成される。バッファ（インバータ）１２１０の入力端子は、インバータ１２０８の出力端子に接続される。
【０００７】
次に、スキャン回路１２２０の構成を説明する。スキャン回路１２２０は、入力端子ＳＩ及び出力端子ＳＯを有する。入力端子ＳＩは、入力端子ＩＮ（図１２（Ａ））又は前段のスキャン回路付きラッチ１２００の出力端子ＳＯに接続される。出力端子ＳＯは、出力端子ＯＵＴ（図１２（Ａ））又は後段のスキャン回路付きラッチ１２００の入力端子ＳＩに接続される。
【０００８】
入力端子ＳＩは、バッファ（インバータ）１２２１の入力端子に接続される。スイッチ１２２２は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＡＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＡＣＫが入力される。クロック信号ＡＣＫ及び／ＡＣＫは、互いに論理反転した信号である。スイッチ１２２２は、入力端子がインバータ１２２１の出力端子に接続され、出力端子がインバータ１２０４の入力端子に接続される。
【０００９】
スイッチ１２２３は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＢＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＢＣＫが入力される。クロック信号ＢＣＫ及び／ＢＣＫは、互いに論理反転した信号である。スイッチ１２２３は、入力端子がスイッチ１２０６の出力端子に接続され、出力端子がインバータ１２０８の入力端子に接続される。バッファ（インバータ）１２２４の入力端子は、インバータ１２０９の出力端子に接続される。バッファ（インバータ）１２２５は、入力端子がバッファ１２２４の出力端子に接続され、出力端子が出力端子ＳＯに接続される。
【００１０】
次に、スキャン回路１２２０を使用しない通常のラッチ動作を説明する。この際、クロック信号ＡＣＫをローレベルにすることによりスイッチ１２２２をオフし、クロック信号ＢＣＫをハイレベルにすることにより、スイッチ１２２３をオンする。まず、マスタラッチ１２０３へ書き込む方法を説明する。クロック信号ＣＫをハイレベルにすると、スイッチ１２０２がオンし、スイッチ１２０６がオフする。その結果、バッファ１２０１の入力端子に入力される入力信号は、バッファ１２０１及びスイッチ１２０２を介して、マスタラッチ１２０３に書き込まれる。スイッチ１２０６はオフしているので、スレーブラッチ１２０７の記憶状態に影響はない。次に、スレーブラッチ１２０７へ書き込む方法を説明する。クロック信号ＣＫをローレベルにすると、スイッチ１２０２がオフし、スイッチ１２０６がオンする。スイッチ１２０２がオフするので、マスタラッチ１２０３の記憶状態は変化しない。また、スイッチ１２０６がオンするので、マスタラッチ１２０３の出力信号はスイッチ１２０６及び１２２３を介してスレーブラッチ１２０７に書き込まれる。スレーブラッチ１２０７の出力信号は、バッファ１２１０を介して出力される。
【００１１】
次に、スキャン回路１２２０がラッチ部を機能試験する動作を説明する。この際、クロック信号ＣＫはローレベルにすることにより、スイッチ１２０２をオフし、スイッチ１２０６をオンする。まず、マスタラッチ１２０３へ試験書き込みする方法を説明する。クロック信号ＡＣＫをハイレベルにすると、入力端子ＳＩに入力される試験信号は、バッファ１２２１及びスイッチ１２２２を介して、マスタラッチ１２０３に書き込まれる。この際、クロック信号ＢＣＫはローレベルであり、スイッチ１２２３はオフする。スイッチ１２２３はオフしているので、スレーブラッチ１２０７の記憶状態に影響はない。次に、スレーブラッチ１２０７へ試験書き込みする方法を説明する。クロック信号ＡＣＫをローレベルにすることによりスイッチ１２２２がオフし、クロック信号ＢＣＫをハイレベルにすることによりスイッチ１２２３がオンする。スイッチ１２２２がオフするので、マスタラッチ１２０３の記憶状態は変化しない。また、スイッチ１２２３がオンするので、マスタラッチ１２０３の出力信号はスイッチ１２０６及び１２２３を介してスレーブラッチ１２０７に書き込まれる。スレーブラッチ１２０７の記憶信号は、バッファ１２２４及び１２２５を介して出力端子ＳＯに出力される。
【００１２】
マスタラッチ１２０３及びスレーブラッチ１２０７の機能が正常であれば、入力端子ＳＩに入力された試験信号は出力端子ＳＯから出力される。出力端子ＳＯの信号を調べることにより、ラッチ部の機能の正常又は異常を判断することができる。さらに、図１２（Ａ）のように、複数のスキャン回路付きラッチ１２００をシリアルに接続すれば、すべてのスキャン回路付きラッチ１２００内のラッチ部の機能が正常であれば、入力端子ＩＮに入力された試験信号は出力端子ＯＵＴから出力される。
【００１３】
次に、試験のためにマスタラッチ１２０３をセット又はリセットする回路構成を説明する。ｐチャネルトランジスタ１２４１は、ゲートがリセット信号ＲＳＴに接続され、ソースが電源電圧に接続され、ドレインがインバータ１２０４の入力端子に接続される。ｎチャネルトランジスタ１２４２は、ゲートがセット信号ＳＴに接続され、ソースがグランドに接続され、ドレインがインバータ１２０４の入力端子に接続される。クロック信号ＣＫ、ＡＣＫ及びＢＣＫをローレベルにすることによりスイッチ１２０２、１２２２及び１２２３をオフする。セット信号ＳＴをハイレベルにすると、ｎチャネルトランジスタ１２４２がオンし、インバータ１２０４の入力端子にローレベルが入力され、マスタラッチ１２０３の記憶状態はセットされる。これに対し、リセット信号ＲＳＴをローレベルにすると、ｐチャネルトランジスタ１２４１がオンし、インバータ１２０４の入力端子にハイレベルが入力され、マスタラッチ１２０３の記憶状態はリセットされる。セット又はリセット以外のときは、トランジスタ１２４１及び１２４２はオフである。次に、クロック信号ＢＣＫをハイレベルにすることによりスイッチ１２２３をオンし、マスタラッチ１２０３の出力信号をスレーブラッチ１２０７に書き込むことができる。出力端子ＳＯの信号を調べることにより、マスタラッチ１２０３及びスレーブラッチ１２０７の機能を試験することができる。
【００１４】
また、下記の特許文献１には、製品チップ内の空き領域に、プロセス不良検出回路として入出バッファ又はバウンダリスキャンパスレジスタを内蔵した半導体装置が記載されている。
【００１５】
【特許文献１】
特開平８−８８２８２号公報（第５頁、図２）
【００１６】
【発明が解決しようとする課題】
図１３は、半導体ウエハ上に形成される複数の半導体チップ領域１３０１を示す。各半導体チップ領域１３０１の間には、各半導体チップ１３０１をダイシングにより切り離すためのスクライブライン１３０２が設けられている。そのスクライブライン１３０２内には、プロセスモニタ１３０３が設けられる。プロセスモニタ１３０３は、プロセスの良否を試験するための配線パターン及び／又はビアパターンであり、半導体チップ（半導体装置）１３０１の本来の動作時に使用されずに試験のために使用される。
【００１７】
しかし、プロセスモニタ１３０３の面積は限られているため、プロセスモニタ１３０３の数を増やせず、プロセスモニタ１３０３の欠陥を検出して不良解析結果をプロセスへフィードバックする能力が十分ではない。
【００１８】
本発明の目的は、半導体素子のみならず、プロセスモニタをも試験することができるスキャン回路を含む半導体装置を提供することである。
本発明の他の目的は、プロセスモニタを大面積に形成することができる半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の一観点によれば、半導体素子と、半導体素子に接続可能であり、半導体素子の機能を試験するためのスキャン回路と、スキャン回路が試験を行うパス中に設けられるプロセスモニタとを有する半導体装置が提供される。
【００２０】
プロセスモニタをスキャン回路のパス中に設けることにより、半導体素子のみならず、プロセスモニタをも試験することができる。また、スクライブライン内ではなく、半導体装置の空きエリアにプロセスモニタを設けることができるので、大面積のプロセスモニタを形成することができる。これにより、プロセスモニタ能力が向上し、より効率的に不良解析結果をプロセスへフィードバックして半導体装置の歩留まりを向上させることができる。
【００２１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態によるシリアルスキャン回路を含む半導体装置１０１を示す。半導体装置（半導体チップ）１０１は、入力端子１０２及び出力端子１０３を有し、複数のスキャン回路付きラッチ１０４がシリアルに接続されている。各スキャン回路付きラッチ１０４は、ラッチ（フリップフロップ）のための入力端子Ｄ、出力端子Ｑ及びクロック端子ＣＫを有し、さらに、スキャン回路のための入力端子ＳＩ、出力端子ＳＯ及びクロック端子ＡＣＫ，ＢＣＫを有する。制御回路１０５は、複数のスキャン回路付きラッチ１０４を制御する。
【００２２】
図２は、図１の各スキャン回路付きラッチ１０４の回路図である。スキャン回路付きラッチ１０４は、スキャン回路２２０及びラッチ部（スキャン回路２２０以外の部分）を有する。ラッチ部は、半導体装置１０１の本来の動作時に使用される半導体素子である。スキャン回路２２０は、半導体装置１０１の本来の動作時に使用されずにラッチ部の機能試験のために使用される。一般的な半導体装置１０１は、多数のラッチ及びその他の半導体素子を有する。以下、スキャン回路２２０がラッチの機能試験を行う例を説明する。なお、スキャンラッチ回路２２０は、ラッチ以外の半導体素子を試験することもできる。
【００２３】
まず、ラッチ部の構成を説明する。入力端子Ｄは、ラッチ部の入力端子であり、半導体装置１０１の機能に応じた外部接続が行われる。出力端子Ｑは、ラッチ部の出力端子であり、半導体装置１０１の機能に応じた外部接続が行われる。
【００２４】
入力端子Ｄは、バッファ（インバータ）２０１の入力端子に接続される。スイッチ２０２は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＣＫが入力される。クロック信号ＣＫ及び／ＣＫは、互いに論理反転した信号である。スイッチ２０２は、入力端子がバッファ２０１の出力端子に接続され、出力端子がインバータ２０４の入力端子に接続される。インバータ２０５は、入力端子がインバータ２０４の出力端子に接続され、出力端子がインバータ２０４の入力端子に接続される。マスタラッチ２０３は、インバータ２０４及び２０５から構成される。
【００２５】
スイッチ２０６は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号／ＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号ＣＫが入力される。スイッチ２０６は、入力端子がインバータ２０４の出力端子に接続され、出力端子がスイッチ２２３を介してインバータ２０８の入力端子に接続される。インバータ２０９は、入力端子がインバータ２０８の出力端子に接続され、出力端子がインバータ２０８の入力端子に接続される。スレーブラッチ２０７は、インバータ２０８及び２０９から構成される。バッファ（インバータ）２１０は、入力端子がインバータ２０８の出力端子に接続され、出力端子が出力端子Ｑに接続される。
【００２６】
次に、スキャン回路２２０の構成を説明する。スキャン回路２２０は、入力端子ＳＩ及び出力端子ＳＯを有する。入力端子ＳＩは、入力端子１０２（図１）又は前段のスキャン回路付きラッチ１０４の出力端子ＳＯに接続される。出力端子ＳＯは、出力端子１０３（図１）又は後段のスキャン回路付きラッチ１０４の入力端子ＳＩに接続される。すなわち、複数のスキャン回路付きラッチ１０４内のスキャン回路２２０がシリアルに接続される。
【００２７】
入力端子ＳＩは、バッファ（インバータ）２２１の入力端子に接続される。プロセスモニタＰＭの入力端子は、バッファ２２１の出力端子に接続される。プロセスモニタＰＭは、半導体プロセスの良否を試験するための配線パターン及び／又はビアパターンであり、半導体装置１０１の本来の動作時に使用されずに試験のために使用される。プロセスモニタＰＭの詳細は、後に図７（Ａ）及び（Ｂ）を参照しながら説明する。スイッチ２２２は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＡＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＡＣＫが入力される。クロック信号ＡＣＫ及び／ＡＣＫは、互いに論理反転した信号である。スイッチ２２２は、入力端子がプロセスモニタＰＭの出力端子に接続され、出力端子がインバータ２０４の入力端子に接続される。
【００２８】
スイッチ２２３は、ｎチャネルトランジスタ及びｐチャネルトランジスタから構成される。ｎチャネルトランジスタのゲートにはクロック信号ＢＣＫが入力され、ｐチャネルトランジスタのゲートにはクロック信号／ＢＣＫが入力される。クロック信号ＢＣＫ及び／ＢＣＫは、互いに論理反転した信号である。スイッチ２２３は、入力端子がスイッチ２０６の出力端子に接続され、出力端子がインバータ２０８の入力端子に接続される。バッファ（インバータ）２２４の入力端子は、インバータ２０９の出力端子に接続される。バッファ（インバータ）２２５は、入力端子がバッファ２２４の出力端子に接続され、出力端子が出力端子ＳＯに接続される。
【００２９】
次に、スキャン回路２２０を使用しない通常のラッチ動作を説明する。この際、クロック信号ＡＣＫをローレベルにすることによりスイッチ２２２をオフし、クロック信号ＢＣＫをハイレベルにすることにより、スイッチ２２３をオンする。まず、マスタラッチ２０３へ書き込む方法を説明する。クロック信号ＣＫをハイレベルにすると、スイッチ２０２がオンし、スイッチ２０６がオフする。その結果、入力端子Ｄに入力される入力信号は、バッファ２０１及びスイッチ２０２を介して、マスタラッチ２０３に書き込まれる。スイッチ２０６はオフしているので、スレーブラッチ２０７の記憶状態に影響はない。次に、スレーブラッチ２０７へ書き込む方法を説明する。クロック信号ＣＫをローレベルにすると、スイッチ２０２がオフし、スイッチ２０６がオンする。スイッチ２０２がオフするので、マスタラッチ２０３の記憶状態は変化しない。また、スイッチ２０６がオンするので、マスタラッチ２０３の出力信号はスイッチ２０６及び２２３を介してスレーブラッチ２０７に書き込まれる。スレーブラッチ２０７の出力信号は、バッファ２１０を介して出力端子Ｑに出力される。
【００３０】
次に、スキャン回路２２０がラッチ部を機能試験する動作を説明する。この際、クロック信号ＣＫはローレベルにすることにより、スイッチ２０２をオフし、スイッチ２０６をオンする。まず、マスタラッチ２０３へ試験書き込みする方法を説明する。クロック信号ＡＣＫをハイレベルにすると、入力端子ＳＩに入力される試験信号は、バッファ２２１、プロセスモニタＰＭ及びスイッチ２２２を介して、マスタラッチ２０３に書き込まれる。この際、クロック信号ＢＣＫはローレベルであり、スイッチ２２３はオフする。スイッチ２２３はオフしているので、スレーブラッチ２０７の記憶状態に影響はない。プロセスモニタＰＭのパターンが正常であればマスタラッチ２０３に試験信号が正常に記憶され、プロセスモニタＰＭのパターンが異常であればマスタラッチ２０３に試験信号が正常に記憶されない。
【００３１】
次に、スレーブラッチ２０７へ試験書き込みする方法を説明する。クロック信号ＡＣＫをローレベルにすることによりスイッチ２２２がオフし、クロック信号ＢＣＫをハイレベルにすることによりスイッチ２２３がオンする。スイッチ２２２がオフするので、マスタラッチ２０３の記憶状態は変化しない。また、スイッチ２２３がオンするので、マスタラッチ２０３の出力信号はスイッチ２０６及び２２３を介してスレーブラッチ２０７に書き込まれる。スレーブラッチ２０７の記憶信号は、バッファ２２４及び２２５を介して出力端子ＳＯに出力される。
【００３２】
マスタラッチ２０４、スレーブラッチ２０７及びプロセスモニタＰＭが正常であれば、入力端子ＳＩに入力された試験信号は出力端子ＳＯから出力される。出力端子ＳＯの信号を調べることにより、ラッチ部及びプロセスモニタＰＭの正常又は異常を判断することができる。さらに、図１のように、複数のスキャン回路付きラッチ１０４をシリアルに接続すれば、すべてのスキャン回路付きラッチ１０４内のラッチ部及びプロセスモニタＰＭが正常であれば、入力端子１０２に入力された試験信号は出力端子１０３から出力される。
【００３３】
次に、試験のためにマスタラッチ２０３をセット又はリセットする回路構成を説明する。ｐチャネルトランジスタ２４１は、ゲートがリセット信号ＲＳＴに接続され、ソースが電源電圧に接続され、ドレインがインバータ２０４の入力端子に接続される。ｎチャネルトランジスタ２４２は、ゲートがセット信号ＳＴに接続され、ソースがグランドに接続され、ドレインがインバータ２０４の入力端子に接続される。クロック信号ＣＫ、ＡＣＫ及びＢＣＫをローレベルにすることによりスイッチ２０２、２２２及び２２３をオフする。セット信号ＳＴをハイレベルにすると、ｎチャネルトランジスタ２４２がオンし、インバータ２０４の入力端子にローレベルが入力され、マスタラッチ２０３の記憶状態はセットされる。これに対し、リセット信号ＲＳＴをローレベルにすると、ｐチャネルトランジスタ２４１がオンし、インバータ２０４の入力端子にハイレベルが入力され、マスタラッチ２０３の記憶状態はリセットされる。セット又はリセット以外のときは、トランジスタ２４１及び２４２はオフである。次に、クロック信号ＢＣＫをハイレベルにすることによりスイッチ２２３をオンし、マスタラッチ２０３の出力信号をスレーブラッチ２０７に書き込むことができる。出力端子ＳＯの信号を調べることにより、マスタラッチ２０３及びスレーブラッチ２０７の機能を試験することができる。
【００３４】
さらに、図１のように、スキャン回路２２０をシリアルに接続することにより、スキャン回路２２０のパス中には、マスタラッチ２０３、スレーブラッチ２０７及びプロセスモニタＰＭが含まれる。したがって、図１の出力端子１０３の信号を調べることにより、不良のラッチ部又はプロセスモニタＰＭの場所を特定することができる。この試験方法の詳細は、後に図９（Ａ）及び（Ｂ）を参照しながら説明する。
【００３５】
以上のように、スキャン回路２２０のパス中にプロセスモニタＰＭを設けることにより、ラッチ部（半導体素子）のみならず、プロセスモニタＰＭをも試験することができる。また、スクライブライン内ではなく、半導体装置１０１の空きエリアにプロセスモニタＰＭを設けることができるので、大面積のプロセスモニタＰＭを形成することができる。これにより、プロセスモニタ能力が向上し、より効率的に不良解析結果をプロセスへフィードバックして半導体装置の歩留まりを向上させることができる。
【００３６】
（第２の実施形態）
図３は、本発明の第２の実施形態によるスキャン回路付きラッチ１０４（図１）の回路図である。本実施形態は、第１の実施形態（図２）に比べて、プロセスモニタＰＭの位置が異なり、その他の点は第１の実施形態と同じである。プロセスモニタＰＭは、バッファ２２４及び２２５間に設けられる。バッファ２２１の出力端子は、スイッチ２２２の入力端子に接続される。
【００３７】
（第３の実施形態）
図４は、本発明の第３の実施形態によるスキャン回路付きラッチ１０４（図１）の回路図である。本実施形態は、第１の実施形態（図２）に比べて、プロセスモニタＰＭの位置が異なり、その他の点は第１の実施形態と同じである。プロセスモニタＰＭは、バッファ２２５及び出力端子ＳＯ間に設けられる。バッファ２２１の出力端子は、スイッチ２２２の入力端子に接続される。
【００３８】
（第４の実施形態）
図５は、本発明の第４の実施形態によるスキャン回路付きラッチ１０４（図１）の回路図である。本実施形態は、第１の実施形態（図２）に比べて、プロセスモニタＰＭの位置が異なり、その他の点は第１の実施形態と同じである。プロセスモニタＰＭは、入力端子ＳＩ及びバッファ２２１間に設けられる。バッファ２２１の出力端子は、スイッチ２２２の入力端子に接続される。
第１〜第４の実施形態に示したように、プロセスモニタＰＭはスキャン回路２２０のパス中の種々の位置に設けることができる。
【００３９】
（第５の実施形態）
図６は、本発明の第５の実施形態によるスキャン回路付きラッチ１０４（図１）の回路図である。本実施形態は、第１の実施形態（図２）に比べて、切り替え回路６０１を付加した点が異なり、その他の点は第１の実施形態と同じである。切り替え回路６０１は、バッファ２２１及びプロセスモニタＰＭの間に設けられる。切り替え回路６０２は、プロセスモニタＰＭ及びスイッチ２２２間に設けられる。切り替え回路６０１及び６０２を制御することにより、プロセスモニタＰＭをバイパスし、バッファ２２１の出力端子をスイッチ２２２の入力端子に接続することができる。これにより、スキャン回路２２０のパス中にプロセスモニタＰＭを挿入したり切り離すことができる。プロセスモニタＰＭを切り離せば、プロセスモニタＰＭの試験を行わずに、ラッチ部の試験を行うことができる。例えば、プロセスモニタＰＭが不良であった場合であっても、その他の部分が正常であれば、その半導体装置を出荷したい場合がある。その場合には、プロセスモニタＰＭを切り離して、その後のスキャン回路２２０による試験を行うことができる。
【００４０】
（第６の実施形態）
図７（Ａ）は、第２ビア層Ｖ２のプロセスの良否を試験するためのプロセスモニタＰＭを示す。プロセスモニタＰＭは、例えば、第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２及び第３配線層Ｍ３の導電パターンを有する。配線層（メタル層）Ｍ１，Ｍ２，Ｍ３は、メタル配線パターンＭＴを有する。ビア層Ｖ１，Ｖ２は、ビアパターンＶＡを有する。プロセスモニタＰＭの端子ＴＭは、スキャン回路２２０（図２〜図６）に接続される。第２ビア層Ｖ２内のビアＶＡの数を多くすることにより、第２ビア層Ｖ２のプロセスの良否を試験するためのプロセスモニタＰＭを形成することができる。所定のビア層のビア数を多くすることにより、そのビア層のためのプロセスモニタＰＭを形成することができる。
【００４１】
一又は複数のプロセスモニタＰＭは、同一ビア層内のビアを５０個以上有する導電パターン、又は同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンであることが好ましい。さらに、一又は複数のプロセスモニタＰＭは、同一ビア層内のビアを５０個以上有し、かつ同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンであることがより好ましい。また、複数のスキャン回路付きラッチが設けられる場合には、複数のプロセスモニタが設けられる。その複数のプロセスモニタがビア層を試験するためのものであるときには、各プロセスモニタの対象ビア層内のビア数は同一個数であることが好ましい。
【００４２】
図７（Ｂ）は、第３配線層Ｍ３のプロセスの良否を試験するためのプロセスモニタＰＭを示す。プロセスモニタＰＭは、例えば、第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２及び第３配線層Ｍ３の導電パターンを有する。配線層（メタル層）Ｍ１，Ｍ２，Ｍ３はメタル配線パターンＭＴを有し、ビア層Ｖ１，Ｖ２はビアパターンＶＡを有する。プロセスモニタＰＭの端子ＴＭは、スキャン回路２２０（図２〜図６）に接続される。第３配線層Ｍ３内の配線パターンＭＴの長さを長くすることにより、第３配線層Ｍ３のプロセスの良否を試験するためのプロセスモニタＰＭを形成することができる。所定の配線層の配線長を長くすることにより、その配線長のためのプロセスモニタＰＭを形成することができる。
【００４３】
一又は複数のプロセスモニタＰＭは、同一配線層内で１００μｍ以上の配線を有する導電パターン、又は同一配線層内の配線のうちの９０％以上の配線を有する導電パターンであることが好ましい。さらに、一又は複数のプロセスモニタＰＭは、同一配線層内で１００μｍ以上の配線を有し、かつ同一配線層内の配線のうちの９０％以上の配線を有する導電パターンであることがより好ましい。また、複数のスキャン回路付きラッチが設けられる場合には、複数のプロセスモニタが設けられる。その複数のプロセスモニタが配線層を試験するためのものであるときには、各プロセスモニタの対象配線層内の配線長は同一であることが好ましい。
【００４４】
図８は、プロセスモニタＰＭの他の例を示す。プロセスモニタＰＭは、例えば、第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２、第３配線層Ｍ３、第３ビア層Ｖ３、第４配線層Ｍ４、第４ビア層Ｖ４、第５配線層Ｍ５、第５ビア層Ｖ５及び第６配線層Ｍ６の導電パターンを有する。配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６はメタル配線パターンＭＴを有し、ビア層Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５はビアパターンＶＡを有する。上記のように、ビア数又は配線長を調整することにより、各ビア層又は配線層のためのプロセスモニタＰＭを形成することができる。
【００４５】
（第７の実施形態）
図９（Ａ）は、本発明の第７の実施形態による半導体装置の不良原因の推定方法を示す。半導体ウエハ９０１は、第１のチップＣＰ１、第２のチップＣＰ２、・・・、第ｎのチップＣＰｎを有する。スキャン回路を用いた試験は、半導体ウエハ９０１の状態で行ったり、チップＣＰ１〜ＣＰｎを切り離した状態で行ったり、チップＣＰ１〜ＣＰｎをパッケージングした状態で行ったりする。各チップＣＰ１〜ＣＰｎは、上記のように、それぞれ、入力端子ＩＮ及び出力端子ＯＵＴを有し、例えば５個のスキャン回路付きラッチ９１１〜９１５がシリアルに接続される。
【００４６】
第１のスキャン回路付きラッチ９１１は、第１ビア層Ｖ１のためのプロセスモニタＰＭを有する。第２のスキャン回路付きラッチ９１２は、第２ビア層Ｖ２のためのプロセスモニタＰＭを有する。第３のスキャン回路付きラッチ９１３は、第３ビア層Ｖ３のためのプロセスモニタＰＭを有する。第４のスキャン回路付きラッチ９１４は、第４ビア層Ｖ４のためのプロセスモニタＰＭを有する。第５のスキャン回路付きラッチ９１５は、第５ビア層Ｖ５のためのプロセスモニタＰＭを有する。シリアル接続された複数のスキャン回路付きラッチ９１１〜９１５のパス中のプロセスモニタは、それぞれ異なる配線層又はビア層をモニタするためのプロセスモニタである。
【００４７】
例えば、図２等のリセット信号ＲＳＴを用いてラッチ部をリセットすることにより、すべてのスキャン回路付きラッチ９１１〜９１５にローレベルを記憶させる。ラッチ９１１の記憶データがアドレス「１」のデータ、ラッチ９１２の記憶データがアドレス「２」のデータ、ラッチ９１３の記憶データがアドレス「３」のデータ、ラッチ９１４の記憶データがアドレス「４」のデータ、ラッチ９１５の記憶データがアドレス「５」のデータとする。
【００４８】
次に、クロック信号を制御すると、出力端子ＯＵＴからアドレス「１」〜「５」のデータが順次出力される。出力がローレベルであるアドレスのデータは正常であり、出力がハイレベルであるアドレスのデータは異常である。例えば、図２において、第３ビア層のプロセスモニタＰＭがプロセス不良によりグランドにショートしてしまっている場合には、図９（Ａ）のスキャン回路付きラッチ９１３の記憶データがハイレベルに固定されてしまう。
【００４９】
図９（Ｂ）は、上記の場合の各アドレスの出力データを示す。ローレベルが出力されると正常であるとして「○」で示し、ハイレベルが出力されると異常であるとして「×」で示す。例えば、第３ビア層のプロセスに不良原因があるときには、第３ビア層のプロセスモニタＰＭを含むラッチ９１３が異常になりやすい。その結果、第１のチップＣＰ１〜第ｎのチップＣＰにおいて、アドレス「１」及び「２」は正常、アドレス「３」〜「５」は異常になりやすい。アドレス「３」がハイレベルであると、アドレス「４」及び「５」のデータは必然的にハイレベルとして出力されてしまう。このように、第１のチップＣＰ１〜第ｎのチップＣＰｎの出力を統計的に見て、最初にハイレベルが出力されるアドレスが「３」である確率が高い場合には、第３ビア層のプロセスに原因があるか、又はラッチ９１３のラッチ部に原因があると推定することができる。第３ビア層のプロセスに原因があるのであれば、その不良解析結果をプロセスへフィードバックして歩留まりを向上させることができる。
【００５０】
（第８の実施形態）
図１０は、本発明の第８の実施形態による半導体装置の不良原因の推定方法を示す。半導体チップ１０００は、第１のシリアル接続ＣＮ１、第２のシリアル接続ＣＮ２、・・・、第ｎのシリアル接続ＣＮｎを有する。各シリアル接続ＣＮ１〜ＣＮｎは、入力端子ＩＮ及び出力端子ＯＵＴを有する。例えば、第１のシリアル接続ＣＮ１は、複数のスキャン回路付きラッチ１００１がシリアルに接続される。複数のスキャン回路付きラッチ１００１は、すべて第１ビア層のプロセスモニタＰＭを含む。第２のシリアル接続ＣＮ２は、複数のスキャン回路付きラッチ１００２がシリアルに接続される。複数のスキャン回路付きラッチ１００２は、すべて第２ビア層のプロセスモニタＰＭを含む。第ｎのシリアル接続ＣＮｎは、複数のスキャン回路付きラッチ１００５がシリアルに接続される。複数のスキャン回路付きラッチ１００５は、すべて第５ビア層のプロセスモニタＰＭを含む。
【００５１】
このように、各シリアル接続ＣＮ１〜ＣＮｎの複数のスキャン回路のパス中のプロセスモニタは同じ配線層又はビア層をモニタするためのプロセスモニタであり、かつ複数のシリアル接続ＣＮ１〜ＣＮｎはそれぞれ異なる配線層又はビア層をモニタするためのプロセスモニタを含む。各シリアル接続ＣＮ１〜ＣＮｎのスキャン回路付きラッチの数は同数が好ましい。各シリアル接続ＣＮ１〜ＣＮｎ毎にプロセスモニタの種類を分けることにより、各シリアル接続ＣＮ１〜ＣＮｎの不良率に差が生じるために、不良原因のプロセスを推定することができる。例えば、複数の半導体チップ１０００の統計を調べて、シリアル接続ＣＮ１が不良になる確率が高ければ、第１ビア層のプロセスに原因があると推定することができる。このように、スキャン回路による試験のみで不良プロセスを推定することができる。
【００５２】
（第９の実施形態）
図１１は、本発明の第９の実施形態によるパラレルスキャン回路を含む半導体装置１１０１を示す。半導体装置（半導体チップ）１１０１は、入力端子１１０２及び出力端子１１０３を有し、複数のスキャン回路付きラッチ１１０４がパラレルに接続されている。各スキャン回路付きラッチ１０４は、ラッチ（フリップフロップ）のための入力端子Ｄ、出力端子Ｑ及びクロック端子ＣＫを有し、さらに、スキャン回路のための入力端子ＳＩ及び出力端子ＳＯを有し、さらにスキャン回路を選択するための選択端子ＳＥＬを有する。入力端子１１０２は、複数のスキャン回路付きラッチ１１０４の入力端子ＳＩに接続される。マルチプレクサ１１０６は、複数のスキャン回路付きラッチ１１０４の出力端子ＳＯの信号を入力し、いずれか１つを選択して、出力端子１１０３に出力する。スキャン回路付きラッチ１１０４の選択端子ＳＥＬは、図１のクロック端子ＡＣＫ及びＢＣＫに相当する。セレクタ１１０７は、各スキャン回路付きラッチ１１０４に選択信号ＳＥＬを出力する。制御回路１０５は、複数のスキャン回路付きラッチ１１０４、マルチプレクサ１１０６及びセレクタ１１０７を制御する。スキャン回路付きラッチ１１０４の回路構成は、図２〜図５と同様である。試験を行いたいスキャン回路付きラッチ１１０４を選択信号ＳＥＬにより１つ選択する。そのスキャン回路付きラッチ１１０４の出力は、マルチプレクサ１１０６を介して出力端子１１０３へ出力される。パラレルスキャン回路では、各スキャン回路付きラッチ１１０４毎に試験を行うことができるので、不良箇所の特定が容易である。
【００５３】
第１〜第９の実施形態によれば、半導体素子（ラッチ部）に接続可能であり、半導体素子の機能を試験するためのスキャン回路と、スキャン回路が試験を行うパス中に設けられるプロセスモニタとを有する半導体装置が提供される。プロセスモニタをスキャン回路のパス中に設けることにより、半導体素子のみならず、プロセスモニタをも試験することができる。また、スクライブライン内ではなく、半導体装置の空きエリアにプロセスモニタを設けることができるので、大面積のプロセスモニタを形成することができる。これにより、プロセスモニタ能力が向上し、より効率的に不良解析結果をプロセスへフィードバックして半導体装置の歩留まりを向上させることができる。
【００５４】
また、試験専用のスキャン回路を利用するため半導体装置のシステム性能を低下させることがない。また、配線層のでき上がりのばらつき低下や平坦化の目的で挿入されるダミー配線をプロセスモニタとして利用することによりチップ面積の増加も最小限に抑えることができる。
【００５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５６】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）半導体素子と、
前記半導体素子に接続可能であり、前記半導体素子の機能を試験するためのスキャン回路と、
前記スキャン回路が試験を行うパス中に設けられるプロセスモニタと
を有する半導体装置。
（付記２）前記半導体素子は前記半導体装置の本来の動作時に使用され、
前記スキャン回路及び前記プロセスモニタは前記半導体装置の本来の動作時に使用されずに試験のために使用される付記１記載の半導体装置。
（付記３）前記プロセスモニタは、プロセスの良否を試験するための配線パターン及び／又はビアパターンである付記１記載の半導体装置。
（付記４）前記プロセスモニタは、同一ビア層内のビアを５０個以上有する導電パターンである付記１記載の半導体装置。
（付記５）前記プロセスモニタは、同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンである付記１記載の半導体装置。
（付記６）前記プロセスモニタは、同一ビア層内のビアを５０個以上有し、かつ同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンである付記１記載の半導体装置。
（付記７）前記プロセスモニタは、同一配線層内で１００μｍ以上の配線を有する導電パターンである付記１記載の半導体装置。
（付記８）前記プロセスモニタは、同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである付記１記載の半導体装置。
（付記９）前記プロセスモニタは、同一配線層内で１００μｍ以上の配線を有し、かつ同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである付記１記載の半導体装置。
（付記１０）前記スキャン回路及び前記半導体素子は複数あり、前記各スキャン回路はそれぞれ異なる前記半導体素子に接続可能であり、前記複数のスキャン回路がシリアルに接続される付記１記載の半導体装置。
（付記１１）前記スキャン回路及び前記半導体素子は複数あり、前記各スキャン回路はそれぞれ異なる前記半導体素子に接続可能であり、前記複数のスキャン回路はパラレルに接続されて選択的に出力可能である付記１記載の半導体装置。（付記１２）さらに、前記スキャン回路のパス中のプロセスモニタをバイパスするための切り替え回路を有する付記１記載の半導体装置。
（付記１３）前記複数のスキャン回路のパス中のプロセスモニタは、それぞれ異なる配線層又はビア層をモニタするためのプロセスモニタである付記１０記載の半導体装置。
（付記１４）前記ビア層をモニタするためのプロセスモニタは、同一ビア層内のビアを５０個以上有し、又は同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンであり、
前記配線層をモニタするためのプロセスモニタは、同一配線層内で１００μｍ以上の配線を有し、又は同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである付記１３記載の半導体装置。
（付記１５）前記シリアル接続されたスキャン回路が複数組みあり、各シリアル接続された複数のスキャン回路のパス中のプロセスモニタは同じ配線層又はビア層をモニタするためのプロセスモニタであり、かつ前記複数のシリアル接続されたスキャン回路の組みはそれぞれ異なる配線層又はビア層をモニタするためのプロセスモニタを含む付記１０記載の半導体装置。
（付記１６）前記ビア層をモニタするためのプロセスモニタは、同一ビア層内のビアを５０個以上有し、又は同一ビア層内の全ビア数のうちの９０％以上のビアを有する導電パターンであり、
前記配線層をモニタするためのプロセスモニタは、同一配線層内で１００μｍ以上の配線を有し、又は同一配線層内の配線のうちの９０％以上の配線を有する導電パターンである付記１５記載の半導体装置。
【００５７】
【発明の効果】
以上説明したように、プロセスモニタをスキャン回路のパス中に設けることにより、半導体素子のみならず、プロセスモニタをも試験することができる。また、スクライブライン内ではなく、半導体装置の空きエリアにプロセスモニタを設けることができるので、大面積のプロセスモニタを形成することができる。これにより、プロセスモニタ能力が向上し、より効率的に不良解析結果をプロセスへフィードバックして半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるシリアルスキャン回路を含む半導体装置を示す図である。
【図２】本発明の第１の実施形態によるスキャン回路付きラッチの回路図である。
【図３】本発明の第２の実施形態によるスキャン回路付きラッチの回路図である。
【図４】本発明の第３の実施形態によるスキャン回路付きラッチの回路図である。
【図５】本発明の第４の実施形態によるスキャン回路付きラッチの回路図である。
【図６】本発明の第５の実施形態によるスキャン回路付きラッチの回路図である。
【図７】図７（Ａ）及び（Ｂ）はプロセスの良否を試験するためのプロセスモニタの例を示す図である。
【図８】プロセスモニタの他の例を示す図である。
【図９】図９（Ａ）及び（Ｂ）は半導体装置の不良原因の推定方法を示す図である。
【図１０】半導体装置の不良原因の他の推定方法を示す図である。
【図１１】パラレルスキャン回路を含む半導体装置を示す図である。
【図１２】図１２（Ａ）及び（Ｂ）は従来技術によるシリアルスキャン回路を含む半導体装置を示す図である。
【図１３】半導体ウエハのスクライブラインに形成されるプロセスモニタを示す図である。
【符号の説明】
１０１　半導体装置（半導体チップ）
１０２　入力端子
１０３　出力端子
１０４　スキャン回路付きラッチ
１０５　制御回路
２０３　マスタラッチ
２０７　スレーブラッチ
２２０　スキャン回路
ＰＭ　プロセスモニタ
１１０１　半導体装置（半導体チップ）
１１０２　入力端子
１１０３　出力端子
１１０４　スキャン回路付きラッチ
１１０５　制御回路
１１０６　マルチプレクサ
１１０７　セレクタ
【図１】
2004134628.tif 000003
【図２】
2004134628.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004134628.tif 000009
【図８】
2004134628.tif 000010
【図９】
2004134628.tif 000011
【図１０】
2004134628.tif 000012
【図１１】
2004134628.tif 000013
【図１２】
2004134628.tif 000014
【図１３】
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