(57)【要約】【課題】製造プロセスおよび構成が簡単な不揮発性半導体記憶装置を提供する。【解決手段】このフラッシュメモリ１のメモリブロックＭＢ０は、６４行８列に配置された６４×８個のＭＯＮＯＳ型メモリセルＭＣ（０，０）〜ＭＣ（６３，７）と、それぞれ６４行に対応して設けられた６４本のワード線ＷＬ０〜ＷＬ６３と、それぞれ８列に対応して設けられたビット線ＢＬ０〜ＢＬ７と、全メモリセルＭＣ（０，０）〜ＭＣ（６３，７）に共通に設けられたソース線ＳＬ０とを含む。したがって、ＭＯＮＯＳ型メモリセルを１ビット／セルのメモリセルとして使用し、従来型のアレイ構成を採用したので、製造プロセスの簡単化および構成の簡単化を図ることができる。【選択図】　　　　図３
2004127405.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置であって、
複数行複数列に配列され、各々が、半導体基板と、その表面に順次積層された第１の絶縁層、電荷捕獲層、第２の絶縁層およびゲート電極と、それぞれ前記ゲート電極の一方側および他方側において前記半導体基板の表面に形成されたソースおよびドレインとを含む複数のメモリセル、
それぞれ前記複数行に対応して設けられ、各々が対応の各メモリセルのゲート電極に接続された複数のワード線、
それぞれ前記複数列に対応して設けられ、各々が対応の各メモリセルのドレインに接続された複数のビット線、
前記複数のメモリセルのソースに共通接続されたソース線、および
アドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルのデータ信号を読出す読出回路を備え、
前記読出回路は、
前記選択したメモリセルに対応するワード線に予め定められた第１の電位を与えるとともに他のワード線に接地電位を与える第１のワード線駆動回路、
前記選択したメモリセルに対応するビット線に予め定められた第２の電位を与えるとともに他のビット線に接地電位を与える第１のビット線駆動回路、
前記ソース線に接地電位を与える第１のソース線駆動回路、および
前記選択したメモリセルに対応するビット線に電流が流れるか否かを検出し、検出結果に応じたレベルのデータ信号を出力する電流検出回路を含む、不揮発性半導体記憶装置。
【請求項２】
さらに、アドレス信号に従って前記複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルの電荷捕獲層に電子を注入する書込回路を備え、
前記書込回路は、
前記選択したメモリセルに対応するワード線に予め定められた第３の電位を与えるとともに他のワード線に接地電位を与える第２のワード線駆動回路、
前記選択したメモリセルに対応するビット線に接地電位を与えるとともに他のビット線に予め定められた第４の電位を与える第２のビット線駆動回路、および前記ソース線に予め定められた第５の電位を与える第２のソース線駆動回路を含む、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第４の電位と前記第５の電位は等しい、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２の絶縁層の各々は酸化膜層であり、
前記電荷捕獲層は窒化膜層である、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第１および第２の絶縁層の各々は酸化膜層であり、
前記電荷捕獲層は、多数の粒状シリコンが分散されて埋め込まれた酸化膜層である、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は不揮発性半導体記憶装置に関し、特に、ＭＯＮＯＳ型メモリセルを備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、不揮発性半導体記憶装置であるフラッシュＥＥＰＲＯＭの１種としてＭＯＮＯＳ型フラッシュＥＥＰＲＯＭが知られている。ＭＯＮＯＳ型メモリセルでは、コントロールゲートとチャネルの間にＯＮＯ（ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２）膜が存在する。このメモリセルでは、Ｓｉ３Ｎ４層のソース側部分およびドレイン側部分の各々に電子を捕獲するか否かにより２ビットのデータを記憶することができる。また、このメモリセルは、浮遊ゲートを有するメモリセルに比べて製造プロセスが容易であり、安価である。このようなメモリセルは、たとえば米国特許第６，０１１，７２５号に開示されている。
【０００３】
また、米国特許第４，１７３，７９１号には、ＭＮＯＳ型フラッシュＥＥＰＲＯＭのメモリアレイの構成が開示されている。
このメモリアレイでは、同一行内で隣接する２つのメモリセル間でビット線が共用されている。これは、読出動作時と書込動作時とでチャネルに流れる電流の向きを反対にする必要があるため、および１つのメモリセルで２ビットのデータを記憶する必要があるためである。
【特許文献１】
米国特許第６，０１１，７２５号明細書
【０００４】
【特許文献２】
米国特許第４，１７３，７９１号明細書
【０００５】
【発明が解決しようとする課題】
しかし、ＭＯＮＯＳ型メモリセルに２ビットのデータを記憶させる場合は、Ｓｉ３Ｎ４層のソース側部分とドレイン側部分の間の距離を小さくすることは困難であり、レイアウト面積が大きくなる。
【０００６】
また、上述のメモリアレイ構成では、各列にビット線を設けた従来型のメモリアレイ構成に比べ、ビット線の電圧制御が複雑になる、ビット線制御回路の構成が複雑になる、設計期間が長くなる、などの問題が生じる。
【０００７】
なお、上記米国特許第４，１７３，７９１号には、ゲート絶縁膜中に電子を捕獲するＭＮＯＳ型メモリセルを用いて従来型メモリアレイを構成したＥＥＰＲＯＭが開示されている。しかし、ＭＮＯＳ型メモリセルでは、ＭＯＮＯＳ型メモリセルと異なりゲート電極と窒化膜の間に酸化膜が存在しないため、窒化膜中に捕獲された電子がゲート電極にリークしやすい。したがって、メモリセルの記憶保持能力が低い。
【０００８】
それゆえに、この発明の主たる目的は、製造プロセスが簡単であり、記憶保持能力が高く、レイアウト面積が小さく、構成が簡単な不揮発性半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、複数行複数列に配列され、各々が、半導体基板と、その表面に順次積層された第１の絶縁層、電荷捕獲層、第２の絶縁層およびゲート電極と、それぞれゲート電極の一方側および他方側において半導体基板の表面に形成されたソースおよびドレインとを含む複数のメモリセルと、それぞれ複数行に対応して設けられ、各々が対応の各メモリセルのゲート電極に接続された複数のワード線と、それぞれ複数列に対応して設けられ、各々が対応の各メモリセルのドレインに接続された複数のビット線と、複数のメモリセルのソースに共通接続されたソース線と、アドレス信号に従って複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルのデータ信号を読出す読出回路とを備えたものである。ここで、読出回路は、選択したメモリセルに対応するワード線に予め定められた第１の電位を与えるとともに他のワード線に接地電位を与える第１のワード線駆動回路と、選択したメモリセルに対応するビット線に予め定められた第２の電位を与えるとともに他のビット線に接地電位を与える第１のビット線駆動回路と、ソース線に接地電位を与える第１のソース線駆動回路と、選択したメモリセルに対応するビット線に電流が流れるか否かを検出し、検出結果に応じたレベルのデータ信号を出力する電流検出回路とを含む。
【００１０】
【発明の実施の形態】
一般に、半導体メモリにおいてはメモリアレイの高集積化が最も重要視される。しかし、ロジック混載メモリでは、高集積化よりも製造プロセスの容易性が重要視される。ロジック混載メモリのメモリ容量はそれほど大容量でないことからも、高集積化の優先度は汎用メモリに比べて低い。したがって、ＭＯＮＯＳ型メモリセルの製造プロセスが浮遊ゲート型メモリセルの製造プロセスよりも容易であることは、大きな利点となる。そこで、本願発明では、ＭＯＮＯＳ型メモリセルを１ビット／セルのメモリセルとして使用し、従来型のアレイ構成を採用することにより、製造プロセスが容易で構成が簡単なＭＯＮＯＳ型フラッシュメモリを提供する。
【００１１】
図１は、この発明の一実施の形態によるＭＯＮＯＳ型フラッシュメモリ１の全体構成を示すブロック図である。図１において、このフラッシュメモリ１は、メモリアレイ２、行デコーダ３、列デコーダ４、内部電位発生器５、および周辺回路６を備える。
【００１２】
メモリアレイ２は、図２に示すように、８つのメモリブロックＭＢ０〜ＭＢ７を含む。メモリブロックＭＢ０〜ＭＢ７に６４本のワード線ＷＬ０〜ＷＬ６３が共通に設けられ、メモリブロックＭＢ０〜ＭＢ７にそれぞれビット線ＢＬ０〜ＢＬ７，…，ＢＬ５６〜ＢＬ６３が設けられ、メモリブロックＭＢ０〜ＭＢ７にそれぞれソース線ＳＬ０〜ＳＬ７が設けられる。
【００１３】
メモリブロックＭＢ０は、図３に示すように、６４行８列に配置された６４×８個のメモリセルＭＣ（０，０）〜ＭＣ（６３，７）を含む。各メモリセルＭＣは、ＭＯＮＯＳ型メモリセルであり、ここでは１ビットのデータ信号を記憶する。各メモリセルＭＣのゲートは対応のワード線ＷＬに接続され、そのドレインは対応のビット線ＢＬに接続され、そのソースはソース線ＳＬ０に接続される。他のメモリブロックＭＢ１〜ＭＢ７の各々もメモリブロックＭＢ０と同じ構成である。
【００１４】
図４は、メモリセルＭＣの構成を示す断面図である。図４において、このメモリセルＭＣは、Ｐ型半導体基板１０の表面にＳｉＯ２膜１３、Ｓｉ３Ｎ４膜１４、ＳｉＯ２膜１５およびゲート電極１６を順次積層し、それらの一方側および他方側においてＰ型半導体基板１０の表面にＮ型不純物を注入して、それぞれソース１１およびドレイン１２を形成したものである。
【００１５】
書込動作時は、図５の上段に示すように、ソース１１、ドレイン１２、ゲート電極１６および基板１０にそれぞれ５Ｖ、０Ｖ、１０Ｖおよび０Ｖを印加する。これにより、ドレイン１２からソース１１に電子が流れ込み、一部の電子がチャネルホットエレクトロンとしてソース１１近傍のＳｉ３Ｎ４膜１４中に捕獲され、メモリセルＭＣのしきい値電圧が比較的高い値（４Ｖ）になる。この状態によりデータ“０”を記憶する。
【００１６】
消去動作時は、図５の中段に示すように、ソース１１、ドレイン１２、ゲート電極１６および基板１０にそれぞれ１０Ｖ、０Ｖ、０Ｖおよび０Ｖを印加する。これにより、ソース１１近傍のＳｉ３Ｎ４膜１４中に捕獲されていた電子がトンネル現象によってソース１１に引抜かれ、メモリセルＭＣのしきい値電圧が比較的低い値（１Ｖ）になる。この状態によりデータ“１”を記憶する。
【００１７】
読出動作時は、図５の下段に示すように、ソース１１、ドレイン１２、ゲート電極１６および基板１０にそれぞれ０Ｖ、２Ｖ、３Ｖおよび０Ｖを印加する。メモリセルＭＣのしきい値電圧が高い場合（データ“０”が記憶されている場合）はソース１１およびドレイン１２間に電流が流れず、メモリセルＭＣのしきい値電圧が低い場合（データ“１”が記憶されている場合）はソース１１およびドレイン１２間に電流が流れる。したがって、ソース１１およびドレイン１２間に電流が流れるか否かを検出することにより、メモリセルＭＣの記憶データを読出すことができる。
【００１８】
行デコーダ３は、周辺回路６によって制御され、各ワード線ＷＬを書込電位ＳＨＧＶ（＝１０Ｖ）、読出電位ＨＧＶ（＝３Ｖ）、または接地電位ＧＮＤ（＝０Ｖ）にする。すなわち行デコーダ３は、図６に示すように、ＡＮＤゲート１７．０〜１７．６３、ワードドライバ（ＷＤ）１８．０〜１８．６３およびＯＲゲート１９を含む。
【００１９】
行デコーダ３は、周辺回路６からプリデコード信号ＰＲ０〜ＰＲ１５を受ける。プリデコード信号ＰＲ０〜ＰＲ７は、行アドレス信号ＲＡ０〜ＲＡ２およびその反転信号／ＲＡ０〜／ＲＡ２から作成される。たとえば、プリデコード信号ＰＲ０は信号／ＲＡ０と／ＲＡ１と／ＲＡ２の論理積信号であり、プリデコード信号ＰＲ１は信号ＲＡ０と／ＲＡ１と／ＲＡ２の論理積信号であり、プリデコード信号ＰＲ７は信号ＲＡ０とＲＡ１とＲＡ２の論理積信号である。
【００２０】
プリデコード信号ＰＲ８〜ＰＲ１５は、行アドレス信号ＲＡ３〜ＲＡ５およびその反転信号／ＲＡ３〜／ＲＡ５から作成される。たとえば、プリデコード信号ＰＲ８は信号／ＲＡ３と／ＲＡ４と／ＲＡ５の論理積信号であり、プリデコード信号ＰＲ９は信号ＲＡ３と／ＲＡ４と／ＲＡ５の論理積信号であり、プリデコード信号ＰＲ１５は信号ＲＡ３とＲＡ４とＲＡ５の論理積信号である。
【００２１】
各ワード線ＷＬには、プリデコード信号ＰＲ０〜ＰＲ７のうちのいずれか１つの信号と、プリデコード信号ＰＲ８〜ＰＲ１５のうちのいずれか１つの信号とが予め割当てられている。たとえば、ワード線ＷＬ０にはプリデコード信号ＰＲ０，ＰＲ８が割当てられ、ワード線ＷＬ１にはプリデコード信号ＰＲ１，ＰＲ８が割当てられ、ワード線ＷＬ６３にはプリデコード信号ＰＲ７，ＰＲ１５が割当てられている。
【００２２】
ＡＮＤゲート１７．０〜１７．６３は、それぞれワード線ＷＬ０〜ＷＬ６３に対応して設けられている。ＡＮＤゲート１７．０〜１７．６３の出力信号の各々は、対応のワード線ＷＬに割当てられた２つのプリデコード信号（たとえばＰＲ０，ＰＲ８）がともに「Ｈ」レベルにされたことに応じて「Ｈ」レベルになる。したがって、行アドレス信号ＲＡ０〜ＲＡ５の論理レベルの組合せにより、ＡＮＤゲート１７．０〜１７．６３のうちのいずれか１つのＡＮＤゲートの出力信号が活性化レベルの「Ｈ」レベルにされる。
【００２３】
ワードドライバ１８．０〜１８．６３は、それぞれＡＮＤゲート１７．０〜１７．６３の出力信号φ１７．０〜φ１７．６３が活性化レベルの「Ｈ」レベルになったことに応じて選択され、それぞれワード線ＷＬ０〜ＷＬ６３を接地電位ＧＮＤ、書込電位ＳＨＧＶまたは読出電位ＨＧＶにする。ワードドライバ１８．０〜１８．６３の各々には、周辺回路６からの内部制御信号／ＰＧ，／ＲＥ，／ＰＶ，／ＥＶと、内部電位発生回路５からの書込電位ＳＨＧＶおよび読出電位ＨＧＶと、内部書込データ信号ＤＩとが与えられる。ＯＲゲート１９は、外部書込データ信号Ｄと内部制御信号／ＰＧとを受け、内部書込データ信号ＤＩを出力する。内部書込データ信号ＤＩは、消去動作時は「Ｈ」レベルにされる。
【００２４】
ワードドライバ１８．０は、図７に示すように、ＯＲゲート２１、遅延回路２２、インバータ２４、ゲート回路２５、ＡＮＤゲート２６，２７、ＮＡＮＤゲート２８、切換回路２９，４２、ＮＯＲゲート４３およびＮチャネルＭＯＳトランジスタ４４を含む。内部制御信号／ＰＧは、ＯＲゲート２１の一方入力ノードに直接入力されるとともに、遅延回路２２を介してＯＲゲート２１の他方入力ノードに入力される。遅延回路２２は、直列接続された偶数個のインバータ２３を含む。
【００２５】
信号／ＰＧが非活性化レベルの「Ｈ」レベルの場合は、ＯＲゲート２１の出力信号／ＰＧｄ２は「Ｈ」レベルになっている。信号／ＰＧが活性化レベルの「Ｌ」レベルに立下げられると、遅延回路２２の遅延時間Ｔｄ２２の経過後に遅延回路２２の出力信号が「Ｌ」レベルになり、ＯＲゲート２１の出力信号／ＰＧｄ２が「Ｌ」レベルになる。信号／ＰＧが非活性化レベルの「Ｈ」レベルに立上げられると、信号／ＰＧｄ２も「Ｈ」レベルになる。つまり、ＯＲゲート２１および遅延回路２２は、信号／ＰＧの立下がりエッジを所定時間Ｔｄ２２だけ遅延させる遅延回路を構成している。
【００２６】
インバータ２４は、内部書込データ信号ＤＩの反転信号をＡＮＤゲート２６の一方入力ノードに与える。ゲート回路２５は、信号／ＰＧｄ２が「Ｌ」レベルになり、かつＡＮＤゲート１７．０の出力信号φ１７．０が「Ｈ」レベルになった場合のみ出力信号φ２５を「Ｈ」レベルにする。信号φ２５は、ＡＮＤゲート２６の他方入力ノードに与えられる。ＡＮＤゲート２６の出力信号φ２６は、切換回路２９に与えられる。
【００２７】
切換回路２９は、インバータ３０、ＰチャネルＭＯＳトランジスタ３１〜３６およびＮチャネルＭＯＳトランジスタ３７〜４１を含む。入力ノードＮ３１は、書込電位ＳＨＧＶを受け、出力ノードＮ３４はワード線ＷＬ０に接続される。ＰチャネルＭＯＳトランジスタ３１，３２は、それぞれ入力ノードＮ３１とノードＮ３７，Ｎ３８との間に接続され、それらのゲートはそれぞれノードＮ３８，Ｎ３７に接続される。ＰチャネルＭＯＳトランジスタ３５，３６は、それぞれ出力ノードＮ３４とノードＮ４０，Ｎ４１との間に接続され、それらのゲートはそれぞれノードＮ４１，Ｎ４０に接続される。ＰチャネルＭＯＳトランジスタ３３，３４は、それぞれ入力ノードＮ３１および出力ノードＮ３４とノードＮ３９との間に接続され、それらのゲートはそれぞれノードＮ３８，Ｎ４０に接続される。ＮチャネルＭＯＳトランジスタ３７〜４１は、それぞれノードＮ３７〜Ｎ４０と接地電位ＧＮＤのラインとの間に接続される。ＡＮＤゲート２６の出力信号φ２６は、インバータ３０を介してＮチャネルＭＯＳトランジスタ３７，３９，４１のゲートに入力されるとともに、ＮチャネルＭＯＳトランジスタ３８，４０のゲートに直接入力される。
【００２８】
信号φ２６が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ３７，３９，４１およびＰチャネルＭＯＳトランジスタ３２，３５が導通するとともにＮチャネルＭＯＳトランジスタ３８，４０およびＰチャネルＭＯＳトランジスタ３１，３３，３４，３６が非導通になり、出力ノードＮ３４は書込電位ＳＨＧＶとは絶縁される。
【００２９】
信号φ２６が「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ３８，４０およびＰチャネルＭＯＳトランジスタ３１，３３，３４，３６が導通するとともにＮチャネルＭＯＳトランジスタ３７，３９，４１およびＰチャネルＭＯＳトランジスタ３２，３５が非導通になり、書込電位ＳＨＧＶはＰチャネルＭＯＳトランジスタ３３，３４を介してワード線ＷＬ０に与えられる。
【００３０】
ＮＡＮＤゲート２８は、内部制御信号／ＲＥ，／ＰＶ，／ＥＶを受ける。ＡＮＤゲート２７は、ＮＡＮＤゲート２８の出力信号とＡＮＤゲート１７．０の出力信号φ１７．０とを受ける。切換回路４２は、切換回路２９と同じ構成であり、ＡＮＤゲート２７の出力信号φ２７と読出電位ＨＧＶとを受け、その出力ノードＮ４２はワード線ＷＬ０に接続される。
【００３１】
信号φ２７が「Ｌ」レベルの場合は出力ノードＮ４２は読出電位ＨＧＶとは絶縁され、信号φ２７が「Ｈ」レベルの場合は読出電位ＨＧＶが出力ノードＮ４２を介してワード線ＷＬ０に与えられる。
【００３２】
ＮＯＲゲート４３は、ＡＮＤゲート２６，２７の出力信号φ２６，φ２７を受ける。ＮチャネルＭＯＳトランジスタ４４は、ワード線ＷＬ０と接地電位ＧＮＤのラインとの間に接続され、そのゲートはＮＯＲゲート４３の出力信号を受ける。
【００３３】
信号φ２６，φ２７のうちのいずれか一方の信号が「Ｈ」レベルの場合は、ＮＯＲゲート４３の出力信号が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４４は非導通になる。
【００３４】
信号φ２６，φ２７がともに「Ｌ」レベルの場合は、ＮＯＲゲート４３の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ４４が導通し、ワード線ＷＬ０は接地電位ＧＮＤにされる。他のワードドライバ１８．１〜１８．６３もワードドライバ１８．０と同じ構成である。
【００３５】
列デコーダ４は、周辺回路６によって制御され、各ビット線ＢＬを第１電位ＨＶ（＝５Ｖ）、第２電位ＳＡＶ（≒２Ｖ）または接地電位ＧＮＤにするとともに、各ソース線ＳＬを消去電位ＳＨＶ（＝１０Ｖ）、第１電位ＨＶ（＝５Ｖ）または接地電位ＧＮＤにする。すなわち列デコーダ４は、図８に示すように、ＡＮＤゲート５０．０〜５０．６３、ビットドライバ（ＢＤ）５１．０〜５１．６３およびソースドライバ（ＳＤ）５２．０〜５２．７を含む。
【００３６】
列デコーダ４は、周辺回路６からプリデコード信号ＰＣ０〜ＰＣ１５を受ける。プリデコード信号ＰＣ０〜ＰＣ７は、列アドレス信号ＣＡ０〜ＣＡ２およびその反転信号／ＣＡ０〜／ＣＡ２から作成される。たとえば、プリデコード信号ＰＣ０は信号／ＣＡ０と／ＣＡ１と／ＣＡ２の論理積信号であり、プリデコード信号ＰＣ１は信号ＣＡ０と／ＣＡ１と／ＣＡ２の論理積信号であり、プリデコード信号ＰＣ７は信号ＣＡ０とＣＡ１とＣＡ２の論理積信号である。
【００３７】
プリデコード信号ＰＣ８〜ＰＣ１５は、列アドレス信号ＣＡ３〜ＣＡ５およびその反転信号／ＣＡ３〜／ＣＡ５から作成される。たとえば、プリデコード信号ＰＣ８は信号／ＣＡ３と／ＣＡ４と／ＣＡ５の論理積信号であり、プリデコード信号ＰＣ９は信号ＣＡ３と／ＣＡ４と／ＣＡ５の論理積信号であり、プリデコード信号ＰＣ１５は信号ＣＡ３とＣＡ４とＣＡ５の論理積信号である。
【００３８】
各ビット線ＢＬには、プリデコード信号ＰＣ０〜ＰＣ７のうちのいずれか１つの信号と、プリデコード信号ＰＣ８〜ＰＣ１５のうちのいずれか１つの信号とが予め割当てられている。たとえば、ビット線ＢＬ０にはプリデコード信号ＰＣ０，ＰＣ８が割当てられ、ビット線ＢＬ１にはプリデコード信号ＰＣ１，ＰＣ８が割当てられ、ビット線ＢＬ６３にはプリデコード信号ＰＣ７，ＰＣ１５が割当てられている。
【００３９】
ＡＮＤゲート５０．０〜５０．６３は、それぞれビット線ＢＬ０〜ＢＬ６３に対応して設けられている。ＡＮＤゲート５０．０〜５０．６３の出力信号の各々は、対応のビット線ＢＬに割当てられた２つのプリデコード信号（たとえばＰＣ０，ＰＣ８）がともに「Ｈ」レベルにされたことに応じて「Ｈ」レベルになる。したがって、列アドレス信号ＣＡ０〜ＣＡ５の論理レベルの組合せにより、ＡＮＤゲート５０．０〜５０．６３のうちのいずれか１つのＡＮＤゲートの出力信号のみが活性化レベルの「Ｈ」レベルにされる。
【００４０】
ビットドライバ５１．０〜５１．６３は、それぞれＡＮＤゲート５０．０〜５０．６３の出力信号φ５０．０〜φ５０．６３が活性化レベルの「Ｈ」レベルになったことに応じて選択され、それぞれビット線ＢＬ０〜ＢＬ６３を接地電位ＧＮＤ、第１電位ＨＶまたは第２電位ＳＡＶにする。ビットドライバ５１．０〜５１．６３の各々には、周辺回路６からの内部制御信号／ＰＧ，／ＲＥ，／ＰＶ，／ＥＶおよび第２電位ＳＡＶと、内部電位発生回路５からの第１電位ＨＶと、内部書込データ信号ＤＩとが与えられる。
【００４１】
また、ソース電位ＳＬ０〜ＳＬ７には、それぞれプリデコード信号ＰＣ８〜ＰＣ１５が予め割当てられている。ソースドライバ４２．０〜４２．７は、それぞれプリデコード信号ＰＣ８〜ＰＣ１５が活性化レベルの「Ｈ」レベルになったことに応じて選択され、それぞれソース線ＳＬ０〜ＳＬ７を消去電位ＳＨＶ、第１電位ＨＶまたは接地電位ＧＮＤにする。ソースドライバ５２．０〜５２．７の各々には、周辺回路６からの内部制御信号／ＰＧ，／ＥＲと、内部電位発生回路５からの消去電位ＳＨＶおよび第１電位ＨＶと、内部書込データ信号ＤＩとが与えられる。
【００４２】
図９は、ビットドライバ５１．０の構成を示す回路ブロック図である。図９を参照して、このビットドライバ５１．０が図７のワードドライバ１８．０と異なる点は、遅延回路２２が遅延回路５３で置換され、ゲート回路２５がＮＯＲゲート５４で置換され、書込電位ＳＨＧＶおよび読出電位ＨＧＶの代わりに第１電位ＨＶおよび第２電位ＳＡＶが与えられ、信号φ１７．０の代わりに信号φ５０．０が与えられる点である。
【００４３】
遅延回路５３は、直列接続された偶数のインバータ６３を含む。遅延回路５３のインバータ２３の段数は遅延回路２２のインバータ２３の段数のたとえば１／２にされており、遅延回路５３の遅延時間Ｔｄ５３は遅延回路２２の遅延時間Ｔｄ２２の１／２にされている。ＯＲゲート２１の出力信号／ＰＧｄ１は、信号／ＰＧの立下がりエッジを遅延回路５３の遅延時間Ｔｄ５３だけ遅延させた信号となる。信号／ＰＧｄ１は、ＮＯＲゲート５４の一方入力ノードに入力される。ＮＯＲゲート５４の他方入力ノードにはＡＮＤゲート５０．０の出力信号φ５０．０が入力される。ＮＯＲゲート５４の出力信号はＡＮＤゲート２６の他方入力ノードに入力される。
【００４４】
ＡＮＤゲート２６の出力信号φ２６が「Ｈ」レベルの場合は切換回路２９の出力ノードＮ３４は第１電位ＨＶにされ、信号φ２６が「Ｌ」レベルの場合は切換回路２９の出力ノードＮ３４は第１電位ＨＶとは絶縁される。ＡＮＤゲート２７の出力信号φ２７が「Ｈ」レベルの場合は切換回路４２の出力ノードＮ４２は第２電位ＳＡＶにされ、信号φ２７が「Ｌ」レベルの場合は切換回路４２の出力ノードＮ４２は第２電位ＳＡＶは絶縁される。
【００４５】
ＡＮＤゲート２６，２７の出力信号φ２６，φ２７のうちのいずれか１つの信号が「Ｈ」レベルの場合は、ＮＯＲゲート４３の出力信号が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４４が非導通になる。信号φ２６，φ２７がともに「Ｌ」レベルの場合は、ＮＯＲゲート４３の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ４４が導通し、ビット線ＢＬ０が接地電位ＧＮＤにされる。他のビットドライバ５１．１〜５１．６３もビットドライバ５１．０と同じ構成である。
【００４６】
図１０は、ソースドライバ５２．０の構成を示すブロック図である。図１０を参照して、このソースドライバ５２．０が図９のビットドライバ５１．０と異なる点は、ＯＲゲート２１、遅延回路５３およびＮＯＲゲート５４がインバータ５５で置換されて信号／ＰＧがインバータ５５を介してＡＮＤゲート２６の他方入力ノードに入力されている点と、ＮＡＮＤゲート２８がインバータ５６で置換されて信号／ＥＲがインバータ５６を介してＡＮＤゲート２７の一方入力ノードに入力されている点と、信号φ５０．０の代わりにプリデコード信号ＰＣ８がＡＮＤゲート２７の他方入力ノードに入力されている点と、第２電位ＳＡＶの代わりに消去電位ＳＨＶが切換回路４２に与えられている点である。
【００４７】
ＡＮＤゲート２６の出力信号φ２６が「Ｈ」レベルの場合は切換回路２９の出力ノードＮ３４は第１電位ＨＶにされ、信号φ２６が「Ｌ」レベルの場合は切換回路２９の出力ノードＮ３４は第１電位ＨＶとは絶縁される。
【００４８】
ＡＮＤゲート２７の出力信号φ２７が「Ｈ」レベルの場合は切換回路４２の出力ノードＮ４２は消去電位ＳＨＶにされ、信号φ２７が「Ｌ」レベルの場合は切換回路４２の出力ノードＮ４２は消去電位ＳＨＶとは絶縁される。
【００４９】
ＡＮＤゲート２６，２７の出力信号φ２６，φ２７のうちのいずれか１つの信号が「Ｈ」レベルの場合は、ＮＯＲゲート４３の出力信号が「Ｌ」レベルになってＮチャネルＭＯＳトランジスタ４４が非導通になる。信号φ２６，φ２７がともに「Ｌ」レベルの場合は、ＮＯＲゲート４３の出力信号が「Ｈ」レベルになってＮチャネルＭＯＳトランジスタ４４が導通し、ビット線ＢＬ０は接地電位ＧＮＤにされる。他のソースドライバ５２．１〜５２．７もソースドライバ５２．０と同じ構成である。
【００５０】
図１に戻って、内部電位発生器５は、外部電源電位ＶＤＤ（＝３．３Ｖ）および接地電位ＧＮＤ（＝０Ｖ）に基づき、書込電位ＳＨＧＶ（＝１０Ｖ）および読出電位ＨＧＶ（＝３Ｖ）を生成して行デコーダ３に与える。また内部電位発生器５は、外部電源電位ＶＤＤおよび接地電位ＧＮＤに基づき、消去電位ＳＨＶ（＝１０Ｖ）および第１電位ＨＶ（＝５Ｖ）を生成して列デコーダ４に与える。
【００５１】
周辺回路６は、複数の外部コマンド信号（ＣＭＤ）に従い、種々の内部制御信号／ＰＧ，／ＰＶ，／ＥＲ，／ＥＶ，／ＲＥ，…を生成してフラッシュメモリ１全体を制御する。また、周辺回路６は、複数の外部コマンド信号（ＣＭＤ）および外部アドレス信号ＡＤＤに従って行アドレス信号ＲＡ０〜ＲＡ５を生成し、さらに行アドレス信号ＲＡ０〜ＲＡ５に基づいてプリデコード信号ＰＲ０〜ＰＲ１５を生成し、プリデコード信号ＰＲ０〜ＰＲ１５を行デコーダ３に与える。
【００５２】
また周辺回路６は、複数の外部コマンド信号（ＣＭＤ）および外部アドレス信号ＡＤＤに従って列アドレス信号ＣＡ０〜ＣＡ５を生成し、さらに列アドレス信号ＣＡ０〜ＣＡ５に基づいてプリデコード信号ＰＣ０〜ＰＣ１５を生成し、プリデコード信号ＰＣ０〜ＰＣ１５を列デコーダ４に与える。また周辺回路６は、書込動作時に外部データ信号Ｄを行デコーダ３および列デコーダ４に与える。また周辺回路６は、読出動作時およびベリファイ動作時において、列デコーダ４によって選択されたビット線ＢＬを介してメモリセルＭＣの記憶データを読出す。さらに周辺回路６は、読出動作時は読出データ信号Ｑを外部に出力する。
【００５３】
図１１は、周辺回路６に含まれるセンスアンプ５７および出力回路５８を示す回路ブロック図である。図１１において、センスアンプ５７の出力ノード５７ａは、読出動作時に、ビットドライバの切換回路４２を介して選択されたビット線（たとえばＢＬ０）に接続される。センスアンプ５７は、ビット線ＢＬ０に電流が流れるか否かを検出し、検出結果に応じたレベルの信号ＱＩを出力する。出力回路５８は、センスアンプ５７の出力信号ＱＩに応答して読出データ信号Ｑを外部に出力する。
【００５４】
すなわち、メモリセルＭＣ（０，０）がプログラムされている場合は、メモリセルＭＣ（０，０）のしきい値電圧は４Ｖであるので、メモリセルＭＣ（０，０）は非導通状態になり、ビット線ＢＬ０に電流は流れない。センスアンプ５７は、ビット線ＢＬ０に電流が流れないことを検出し、信号ＱＩを「Ｌ」レベルにする。出力回路５８は、センスアンプ５７からの信号ＱＩに従って、メモリセルＭＣ（０，０）の記憶データは“０”であることを示す「Ｌ」レベルの読出データ信号Ｑを外部に出力する。
【００５５】
メモリセルＭＣ（０，０）がプログラムされていない場合は、メモリセルＭＣ（０，０）のしきい値電圧は１Ｖであるので、メモリセルＭＣ（０，０）は導通状態になり、ビット線ＢＬ０に電流が流れる。センスアンプ５７は、ビット線ＢＬ０に電流が流れることを検出し、信号ＱＩを「Ｈ」レベルにする。出力回路５８は、センスアンプ５７からの信号ＱＩに従って、メモリセルＭＣ（０，０）の記憶データは“１”であることを示す「Ｈ」レベルの読出データ信号Ｑを外部に出力する。
【００５６】
次に、このフラッシュメモリ１の動作について説明する。図１２は、このフラッシュメモリ１の書込動作を示すタイムチャートである。ここでは、行アドレス信号ＲＡ５〜ＲＡ０＝００００００および列アドレス信号ＣＡ５〜ＣＡ０＝００００００で指定されるメモリセルＭＣ（０，０）にデータ“０”を書込む場合について説明する。
【００５７】
まず時刻ｔ０において、行アドレス信号ＲＡ５〜ＲＡ０＝００００００が入力されて図６のＡＮＤゲート１７．０の出力信号φ１７．０が「Ｈ」レベルにされるとともにＡＮＤゲート１７．１〜１７．６３の出力信号φ１７．１〜φ１７．６３が「Ｌ」レベルにされる。また、列アドレス信号ＣＡ５〜ＣＡ０＝００００００が入力されて図８のＡＮＤゲート５０．０の出力信号φ５０．０が「Ｈ」レベルにされるとともにＡＮＤゲート５０．１〜５０．６３の出力信号φ５０．１〜φ５０．６３が「Ｌ」レベルにされる。列アドレス信号ＣＡ５〜ＣＡ０＝００００００よりプリデコード信号ＰＣ１５〜ＰＣ８は“０００００００１”となる。外部データ信号Ｄは「Ｌ」レベルにされる。このとき、すべての内部制御信号／ＰＧ，／ＰＶ，／ＥＲ，／ＥＶ，／ＲＥは「Ｈ」レベルにされており、すべてのワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬは接地電位ＧＮＤにされている。
【００５８】
次に、時刻ｔ１において、内部制御信号／ＰＧが活性化レベルの「Ｌ」レベルに立下げられて図９のＯＲゲート１９の出力信号である内部データ信号ＤＩが「Ｌ」レベルになり、図１０のＡＮＤゲート２６の出力信号φ２６が「Ｈ」レベルになってすべてのソース線ＳＬ０〜ＳＬ７が第１電位ＨＶ（＝５Ｖ）にされる。これにより、メモリアレイ２中のすべてのメモリセルＭＣのソース１１に第１電位ＨＶ（＝５Ｖ）が印加される。
【００５９】
次いで、時刻ｔ１から図９の遅延回路５３の遅延時間Ｔｄ５３経過後の時刻ｔ２において、ＯＲゲート２１の出力信号／ＰＧｄ１が「Ｌ」レベルに立下げられてビットドライバ５１．１〜５１．６３のＡＮＤゲート２６の出力信号φ２６が「Ｈ」レベルになり、ビット線ＢＬ１〜ＢＬ６３が第１電位ＨＶ（＝５Ｖ）にされる。ビットドライバ５１．０ではＡＮＤゲート２６，２７の出力信号φ２６，φ２７がともに「Ｌ」レベルにされてＮチャネルＭＯＳトランジスタ４４が導通し、ビット線ＢＬ０は接地電位ＧＮＤにされる。これにより、ビット線ＢＬ０に接続されるメモリセルＭＣのソース−ドレイン間には５Ｖの電位差が生じるが、ビット線ＢＬ０以外のビット線ＢＬに接続されているメモリセルＭＣのソース−ドレイン間には電位差が生じない。
【００６０】
次に、時刻ｔ１から図７の遅延回路２２の遅延時間Ｔｄ２２経過後の時刻ｔ３において、ＯＲゲート２１の出力信号／ＰＧｄ２が「Ｌ」レベルに立下げられてワードドライバ１８．０のＡＮＤゲート２６の出力信号φ２６が「Ｈ」レベルになり、ワード線ＷＬ０が書込電位ＳＨＧＶ（＝１０Ｖ）にされる。他のワードドライバ１８．１〜１８．６３ではＡＮＤゲート２６，２７の出力信号φ２６，φ２７がともに「Ｌ」レベルにされてＮチャネルＭＯＳトランジスタ４４が導通し、ワード線ＷＬ１〜ＷＬ６３はともに接地電位ＧＮＤにされる。
【００６１】
このとき、メモリセルＭＣ（０，０）のゲート、ソース、ドレインはそれぞれ１０Ｖ、５Ｖ、０Ｖになり、図５で説明したように、メモリセルＭＣ（０，０）のしきい値電圧は比較的高い値（＝４Ｖ）になり、データ“０”が記憶される。メモリセルＭＣ（０，０）と同じ行で他の列のメモリセルＭＣでは、ゲート、ソース、ドレインはそれぞれ１０Ｖ、５Ｖ、５Ｖになり、ソース−ドレイン間に電位差が生じないためプログラムされない。メモリセルＭＣ（０，０）と同じ列で他の行のメモリセルＭＣでは、ゲート、ソース、ドレインはそれぞれ０Ｖ、５Ｖ、０Ｖになり、メモリセルＭＣを構成するトランジスタが非導通になり、プログラムされない。メモリセルＭＣ（０，０）の他行他列のメモリセルＭＣでは、ゲート、ソース、ドレインはそれぞれ０Ｖ、５Ｖ、５Ｖになり、メモリセルＭＣを構成するトランジスタは非導通になり、かつソース−ドレイン間に電位差が生じないのでプログラムされない。すなわち、メモリセルＭＣ（０，０）のみが選択的にプログラムされる。
【００６２】
次に、時刻ｔ４において内部制御信号／ＰＧが「Ｈ」レベルに立上げられると、信号／ＰＧｄ１，／ＰＧｄ２，ＤＩがともに「Ｈ」レベルに立上げられ、すべてのワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬが接地電位ＧＮＤにされる。時刻ｔ１〜ｔ５の期間は、電子注入サイクルと呼ばれる。
【００６３】
次いで、時刻ｔ６において内部制御信号／ＰＶが活性化レベルの「Ｌ」レベルに立下げられ、図７の信号φ２７が「Ｈ」レベルになってワード線ＷＬ０に読出電位ＨＧＶ（＝３Ｖ）が与えられるとともに、図９の信号φ２７が「Ｈ」レベルになってビット線ＢＬ０に第２電位ＳＡＶ（≒２Ｖ）が与えられる。このとき、メモリセルＭＣ（０，０）のプログラムが十分に行なわれていてメモリセルＭＣ（０，０）のしきい値電圧が高い値（４Ｖ）になっている場合はメモリセルＭＣ（０，０）のソース−ドレイン間には電流は流れず、メモリセルＭＣ（０，０）のプログラムが十分に行なわれておらずメモリセルＭＣ（０，０）のしきい値電圧が４Ｖよりも低い場合はメモリセルＭＣ（０，０）のソース−ドレイン間に電流が流れる。
【００６４】
周辺回路６のセンスアンプ５７はメモリセルＭＣ（０，０）のソース−ドレイン間に電流が流れるか否かを検出する。周辺回路６は、センスアンプ５７の検出結果に基づいて、メモリセルＭＣ（０，０）のプログラムが十分か否かを判定する。
【００６５】
次に、時刻ｔ７において、内部制御信号／ＰＶが「Ｈ」レベルに立上げられると、ビット線ＢＬ０およびワード線ＷＬ０が接地電位ＧＮＤにされる。時刻ｔ５〜ｔ８の期間は、ベリファイサイクルと呼ばれる。上述の電子注入サイクル（時刻ｔ１〜ｔ５）とベリファイサイクル（時刻ｔ５〜ｔ８）を併せてプログラムサイクルと呼ぶ。
【００６６】
ベリファイサイクルでメモリセルＭＣ（０，０）が十分にプログラムされていると判定された場合は、時刻ｔ８で書込動作は終了する。ベリファイサイクルでメモリセルＭＣ（０，０）が十分にプログラムされていないと判定された場合は、メモリセルＭＣ（０，０）が十分にプログラムされるまでプログラムサイクルを繰返す（時刻ｔ８〜ｔ１１）。時刻ｔ０に開始された書込動作は時刻ｔ１１で終了する。
【００６７】
図１３は、このフラッシュメモリ１の読出動作を示すタイムチャートである。ここでは、行アドレス信号ＲＡ５〜ＲＡ０＝００００００および列アドレス信号ＣＡ５〜ＣＡ０＝００００００で指定されているメモリセルＭＣ（０，０）の記憶データを読出す場合について説明する。
【００６８】
まず時刻ｔ０において、行アドレス信号ＲＡ５〜ＲＡ０＝００００００が入力されて図６のＡＮＤゲート１７．０の出力信号φ１７．０が「Ｈ」レベルにされるとともにＡＮＤゲート１７．１〜１７．６３の出力信号φ１７．１〜φ１７．６３が「Ｌ」レベルにされる。また、列アドレス信号ＣＡ５〜ＣＡ０＝００００００が入力されて図８のＡＮＤゲート５０．０の出力信号φ５０．０が「Ｈ」レベルにされるとともにＡＮＤゲート５０．１〜５０．６３の出力信号φ５０．１〜φ５０．６３が「Ｌ」レベルにされる。列アドレス信号ＣＡ５〜ＣＡ０＝００００００よりプリデコード信号ＰＣ１５〜ＰＣ８は“０００００００１”となる。このとき、すべての内部制御信号／ＰＧ，／ＰＶ，／ＥＲ，／ＥＶ，／ＲＥは「Ｈ」レベルにされており、すべてのワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬは接地電位ＧＮＤにされている。
【００６９】
次に、内部制御信号／ＲＥが活性化レベルの「Ｌ」レベルに立下げられ、図７の信号φ２７が「Ｈ」レベルになってワード線ＷＬ０に読出電位ＨＧＶ（＝３Ｖ）が与えられるとともに、図９の信号φ２７が「Ｈ」レベルになってビット線ＢＬ０に第２電位ＳＡＶ（≒２Ｖ）が与えられる。この第２電位ＳＡＶは、センスアンプ５７によるプリチャージ電位である。このとき、メモリセルＭＣ（０，０）のゲート、ソース、ドレインはそれぞれ３Ｖ、０Ｖ、２Ｖにされる。
【００７０】
メモリセルＭＣ（０，０）がプログラムされている場合は、メモリセルＭＣ（０，０）のしきい値電圧は４Ｖであるので、メモリセルＭＣ（０，０）は非導通状態になり、ビット線ＢＬ０に電流は流れない。センスアンプ５７はビット線ＢＬ０電流が流れないことを検出し、出力回路５８はメモリセルＭＣ（０，０）の記憶データが“０”であることを示す「Ｌ」レベルの読出データ信号Ｑを外部に出力する。
【００７１】
メモリセルＭＣ（０，０）がプログラムされていない場合は、メモリセルＭＣ（０，０）のしきい値電圧は１Ｖであるので、メモリセルＭＣ（０，０）は導通状態になり、ビット線ＢＬ０に電流が流れる。センスアンプ５７はビット線ＢＬ０に電流が流れることを検出し、出力回路５８はメモリセルＭＣ（０，０）の記憶データが“１”であることを示す「Ｈ」レベルの読出データ信号Ｑを外部に出力する。
【００７２】
次に、時刻ｔ２において内部制御信号／ＲＥが「Ｈ」レベルに立上げられると、ビット線ＢＬ０およびワード線ＷＬ０が接地線ＧＮＤにされる。時刻ｔ０で開始された読出動作は時刻ｔ３で終了する。
【００７３】
消去動作時は、たとえばメモリブロックＭＢ０の全メモリセルＭＣのデータを消去する場合は、図１０のプリデコード信号ＰＣ８を「Ｈ」レベルにするとともに内部制御信号／ＥＲを「Ｌ」レベルにして信号φ２７を「Ｈ」レベルにする。これにより、消去電位ＳＨＶ（＝１０Ｖ）がソース線ＳＬ０に与えられてメモリブロックＭＢ０の全メモリセルＭＣのデータが消去される。
【００７４】
この実施の形態では、ＭＯＮＯＳ型メモリセルＭＣを使用するので、浮遊ゲートを有する従来のメモリセルを用いたフラッシュメモリに比べ製造プロセスが簡単になり、ＭＮＯＳ型メモリセルを用いた場合に比べ記憶保持能力が高くなる。
【００７５】
また、ＭＯＮＯＳ型メモリセルＭＣを１ビット／セルのメモリセルとして使用するので、Ｓｉ３Ｎ４膜１４のソース側部分とドレイン側部分の間の距離を長くする必要がない。したがって、レイアウト面積を小さくすることができる。
【００７６】
また、ＭＯＮＯＳ型メモリセルＭＣを使用して従来型のメモリアレイを構成するので、ビット線ＢＬの電圧制御の簡単化、構成の簡単化、設計期間の短縮化を図ることができる。
【００７７】
なお、図４に示したメモリセルＭＣの代わりに図１４のメモリセルを用いても同じ効果が得られる。図１４のメモリセルは、図４のメモリセルＭＣのＳｉ３Ｎ４膜１４を多数の粒状ポリシリコン６０ａを含むＳｉＯ２膜６０で置換したものである。多数の粒状ポリシリコン６０ａは、ＳｉＯ２膜６０内に分散されて埋込まれている。
【００７８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７９】
【発明の効果】
以上のように、この発明に係る不揮発性半導体記憶装置では、複数行複数列に配列され、各々が、半導体基板と、その表面に順次積層された第１の絶縁層、電荷捕獲層、第２絶縁層およびゲート電極と、それぞれゲート電極の一方側および他方側において半導体基板の表面に形成されたソースおよびドレインとを含む複数のメモリセルと、それぞれ複数行に対応して設けられ、各々が対応の各メモリセルのゲート電極に接続された複数のワード線と、それぞれ複数列に対応して設けられ、各々が対応の各メモリセルのドレインに接続された複数のビット線と、複数のメモリセルのソースに共通接続されたソース線と、アドレス信号に従って複数のメモリセルのうちのいずれかのメモリセルを選択し、選択したメモリセルのデータ信号を読出す読出回路とが設けられる。読出回路は、選択したメモリセルに対応するワード線へ予め定められた第１の電位を与えるとともに他のワード線に接地電位を与える第１のワード線駆動回路と、選択したメモリセルに対応するビット線に予め定められた第２の電位を与えるとともに他のビット線に接地電位を与える第１のビット線駆動回路と、ソース線に接地電位を与える第１のソース線駆動回路と、選択したメモリセルに対応するビット線に電流が流れるか否かを検出し、検出結果に応じたレベルのデータ信号を出力する電流検出回路とを含む。したがって、ＭＯＮＯＳ型メモリセルを使用するので、製造プロセスの簡単化および記憶保持能力の向上を図ることができる。また、ＭＯＮＯＳ型メモリセルを使用して従来型メモリアレイを構成し、ＭＯＮＯＳ型メモリセルを１ビット／セルのメモリセルとして使用するので、レイアウト面積の小型化および構成の簡単化を図ることができる。また、読出回路、第１のワード線駆動回路、第１のビット線駆動回路、第１のソース線駆動回路および電流検出回路で構成したので、データ信号の読出を容易かつ正確に読出すことができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態によるＭＯＮＯＳ型フラッシュメモリの全体構成を示すブロック図である。
【図２】図１に示したメモリアレイの構成を示すブロック図である。
【図３】図２に示したメモリブロックの構成を示す回路図である。
【図４】図３に示したメモリセルの構成を示す断面図である。
【図５】図４に示したメモリセルの動作を示す図である。
【図６】図１に示した行デコーダの構成を示す回路ブロック図である。
【図７】図６に示したワードドライバの構成を示す回路ブロック図である。
【図８】図１に示した列デコーダの構成を示す回路ブロック図である。
【図９】図８に示したビットドライバの構成を示す回路ブロック図である。
【図１０】図８に示したソースドライバの構成を示す回路ブロック図である。
【図１１】図１に示した周辺回路の読出動作を説明するためのブロック図である。
【図１２】図１に示したフラッシュメモリの書込動作を示すタイムチャートである。
【図１３】図１に示したフラッシュメモリの読出動作を示すタイムチャートである。
【図１４】この実施の形態の変更例を示す断面図である。
【符号の説明】
１　フラッシュメモリ、２　メモリアレイ、３　行デコーダ、４　列デコーダ、５　内部電位発生器、６　周辺回路、ＭＢ　メモリブロック、ＭＣ　メモリセル、ＷＬ　ワード線、ＢＬ　ビット線、ＳＬ　ソース線、１０　半導体基板、１１　ソース、１２　ドレイン、１３，１５，６０　ＳｉＯ２膜、１４　Ｓｉ３Ｎ４膜、１６　ゲート電極、１７，２６，２７，５０　ＡＮＤゲート、１８　ワードドライバ、１９，２１　ＯＲゲート、２２，５３　遅延回路、２３，２４，３０，５５，５６　インバータ、２５　ゲート回路、２８　ＮＡＮＤゲート、２９，４２　切換回路、３１〜３６　ＰチャネルＭＯＳトランジスタ、３７〜４１，４４　ＮチャネルＭＯＳトランジスタ、４３，５４　ＮＯＲゲート、５１　ビットドライバ、５２　ソースドライバ、５７　センスアンプ、５８　出力回路、６０ａ　粒状ポリシリコン。
【図１】
2004127405.tif 000003
【図２】
2004127405.tif 000004
【図３】
2004127405.tif 000005
【図４】
2004127405.tif 000006
【図５】
2004127405.tif 000007
【図６】
2004127405.tif 000008
【図７】
2004127405.tif 000009
【図８】
2004127405.tif 000010
【図９】
2004127405.tif 000011
【図１０】
2004127405.tif 000012
【図１１】
2004127405.tif 000013
【図１２】
2004127405.tif 000014
【図１３】
2004127405.tif 000015
【図１４】
2004127405.tif 000016