(57)【要約】【課題】ＳｉＧｅ層を有する半導体基板の製造方法において、ＳｉＧｅ層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供する。【解決手段】シリコン基板上に、第１のＳｉＧｅ層を厚さ１０〜２００ｎｍで形成する工程と、前記基板を９００℃以上でアニール処理する工程と、前記第１のＳｉＧｅ層上に、第２のＳｉＧｅ層を厚さ１０〜３００ｎｍで形成する工程とを備えていることを特徴とする半導体基板の製造方法を用いる。【選択図】      なし【特許請求の範囲】
【請求項１】
シリコン基板上に、第１のＳｉＧｅ層を厚さ１０〜２００ｎｍで形成する工程と、前記基板を９００℃以上でアニール処理する工程と、前記第１のＳｉＧｅ層上に、第２のＳｉＧｅ層を厚さ１０〜３００ｎｍで形成する工程とを備えていることを特徴とする半導体基板の製造方法。
【請求項２】
前記第２のＳｉＧｅ層上に、さらに、Ｓｉ層を形成する工程を備えていることを特徴とする請求項１記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の製造方法、より詳細には、ＳｉＧｅ層を有する半導体基板の製造方法に関するものである。
【０００２】
【従来の技術】
近年、シリコン基板上に、ＳｉＧｅ層を介してＳｉをエピタキシャル成長させた歪みＳｉ層をチャネル領域に用いた高速デバイスが提案されている。
この歪みＳｉ層は、Ｓｉに比べて格子定数が大きいＳｉＧｅに引っ張られて歪みを生じており、これにより、Ｓｉのバンド構造が変化し、縮退が解けて、キャリア移動度が増大する。
よって、この歪みＳｉ層をチャネル領域に用いることにより、バルクＳｉを用いた場合の１．５倍以上のキャリア移動の高速化が可能となる。
【０００３】
上記のような歪みＳｉ層を、転位が生じることなく得るためには、シリコン基板上に転位密度が低いＳｉＧｅ層をエピタキシャル成長させる必要がある。
しかしながら、ＳｉとＳｉＧｅは格子定数が異なることから、格子不整合により転位が発生し、その影響が歪みＳｉ層にまで及び、その結果、デバイス活性層である歪みＳｉ層において、転位が生じるという問題があった。
【０００４】
これに対しては、従来は、エピタキシャル成長の過程において、ＳｉＧｅ層中のＧｅ濃度を段階的に増加させる組成傾斜層を形成することにより、転位の発生を防止する方法が採用されていた（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平６−２５２０４６号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような方法を用いても、トランジスタの動作不良を防止するほどの転位の低減化を図ることは困難であった。
また、Ｇｅ濃度を段階的に増加させるため、ＳｉＧｅ層の厚さが約３μｍと非常に厚いものとなり、このような厚いＳｉＧｅ層のエピタキシャル成長には時間を要し、生産効率、コストの面においても劣っていた。
そこで、ＳｉＧｅ層が薄い状態で転位を効果的に発生させて、歪みを緩和する技術が求められていた。
【０００７】
本発明は、上記技術的課題を解決するためになされたものであり、ＳｉＧｅ層を有する半導体基板の製造方法において、ＳｉＧｅ層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、シリコン基板上に、第１のＳｉＧｅ層を厚さ１０〜２００ｎｍで形成する工程と、前記基板を９００℃以上でアニール処理する工程と、前記第１のＳｉＧｅ層上に、第２のＳｉＧｅ層を厚さ１０〜３００ｎｍで形成する工程とを備えていることを特徴とする。
上記製造方法によれば、第１のＳｉＧｅ層の形成時に格子不整合により発生した転位を、続くアニール処理において、基板に対して平行方向に抜くことにより、ＳｉＧｅ層全体の薄層化およびＳｉＧｅ層表面における転位密度の低減化を図ることができる。
【０００９】
また、本発明に係る半導体基板の製造方法は、前記ＳｉＧｅ層上に、さらに、Ｓｉ層を形成する工程を備えていることを特徴とする。
このようにして形成された半導体基板におけるＳｉ層は、転位密度の低い歪みＳｉ層として得ることができ、キャリア移動度の高速化を図ることができる。
【００１０】
【発明の実施の形態】
以下、本発明をより詳細に説明する。
本発明に係る半導体基板の製造方法は、シリコン基板上への第１のＳｉＧｅ層形成工程と、アニール処理工程と、第２のＳｉＧｅ層形成工程とを備えているものである。
すなわち、シリコン基板上へのＳｉＧｅ層の形成工程を２段階に分割し、各段階の間において、高温アニール処理を行うものである。
【００１１】
上記製造方法においては、まず、第１のＳｉＧｅ層として、厚さ１０〜２００ｎｍで、ＳｉＧｅ層を形成する。
シリコンウエハ基板上へのＳｉＧｅ層の形成は、通常用いられる方法により行うことができる。一般には、減圧ＣＶＤ装置で、ＳｉＨ４およびＧｅＨ４の混合ガスを用いて、５００〜６００℃程度で、ＳｉＧｅをエピタキシャル成長させることにより行われる。
【００１２】
なお、本発明においては、前記第１のＳｉＧｅ層は、後の工程で、高温アニール処理を施されることから、上記エピタキシャル成長温度よりも低い温度で、アモルファスＳｉＧｅ層として形成してもよい。
【００１３】
次に、前記第１のＳｉＧｅ層が形成された基板に、９００℃以上でアニール処理を施す。
前記第１のＳｉＧｅ層は、臨界膜厚以上である場合、歪み緩和のため、転位が発生する。この転位には、ＳｉＧｅ層表面に貫通するような６０°転位と基板表面に対して平行方向に生じる９０°転位とがある。
これらの転位は、前記高温アニール処理において、移動速度が増大し、基板表面に対して平行方向に、９０°転位として抜けていく。これにより、前記第１のＳｉＧｅ層表面に貫通する６０°転位を低減させることができる。
【００１４】
前記アニール処理は、上記エピタキシャル成長時の温度である５００〜６００℃よりも高温、すなわち、９００℃以上で行われる。
このような高温アニール処理により、基板と平行方向に転位を抜くことができ、ＳｉＧｅ層表面への貫通転位を低減させることができる。
また、上記高温アニール処理により、ＳｉＧｅ層表面の平滑化を図ることもできる。
【００１５】
前記アニール処理は、貫通転位抑制の観点から、水素、Ａｒ等の不活性ガス等をベースとして、ＨＣｌガスが混合されたガス雰囲気下で行われることが好ましい。
さらに、ＳｉＨ４等のシランガスを混合し、Ｓｉ層を同時に形成することもできる。
また、アニール処理時間は、前記第１のＳｉＧｅ層の厚さにもよるが、通常、数十分〜数時間程度で行われる。
【００１６】
次に、高温アニール処理後の基板上、すなわち、第１のＳｉＧｅ層上に、第２のＳｉＧｅ層を厚さ１０〜３００ｎｍで形成する。
この第２のＳｉＧｅ層の形成は、前記第１のＳｉＧｅ層と同様に、エピタキシャル成長により、形成することができる。
そして、この第２のＳｉＧｅ層は、貫通転位密度が低減された第１のＳｉＧｅ層上に形成されるため、緩和ＳｉＧｅ層として得ることができる。
【００１７】
したがって、上記のように、ＳｉＧｅ層を分割して形成した場合であっても、本発明によれば、前記第１のＳｉＧｅ層と第２のＳｉＧｅ層の厚さを合計した厚さは、ｎｍオーダーで十分である。
すなわち、本発明によれば、貫通転位を抑制するために、従来は、組成傾斜層等によりμｍオーダーの厚さを要していたＳｉＧｅ層を、ｎｍオーダーにまで薄層化させることができる。
【００１８】
さらに、上記のようにして形成された第２のＳｉＧｅ層上には、Ｓｉ層を厚さ１０〜１００ｎｍ程度で積層させることにより、転位密度の低い歪みＳｉ層を形成することができる。
上述したように、転位密度の低い歪みＳｉ層を形成した基板においては、該歪みＳｉ層は、キャリア移動の高速化が図られ、高速デバイスを形成する上で好適な基板として用いることができる。
【００１９】
【実施例】
以下、本発明を実施例に基づきさらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
［実施例１〜３］
結晶方位＜００１＞のシリコン基板上に、ＳｉＨ４およびＧｅＨ４の混合ガスを用いて、６００℃で、第１のＳｉＧｅ層（Ｇｅ濃度３０％；厚さ１００ｎｍ）をエピタキシャル成長させた。
上記第１のＳｉＧｅ層が形成されたシリコン基板を、ＨＣｌを１０％含む水素混合ガス雰囲気下、９００℃で１時間アニール処理した。
次に、前記第１のＳｉＧｅ層上に、ＳｉＨ４およびＧｅＨ４の混合ガスを用いて、６００℃で、第２のＳｉＧｅ層（Ｇｅ濃度３０％；厚さ１００ｎｍ）をエピタキシャル成長させた。
さらに、前記第２のＳｉＧｅ層上に、ＳｉＨ４ガスを用いて、８００℃で、Ｓｉ層（厚さ２０ｎｍ）をエピタキシャル成長させて、歪みＳｉ層を形成した。
【００２０】
図１に、上記半導体基板の製造工程のシーケンスの概略を示す。なお、図１において、縦軸は温度、横軸は時間の経過を示しており、各工程において使用されるガス種を横軸の下欄に示す。
得られた半導体基板について、Ｓｅｃｃｏエッチングにより、貫通転位密度を測定し、また、表面粗さＲｍｓを、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）で評価した。
これらの結果を表１に示す。
【００２１】
［実施例４〜６］
第１のＳｉＧｅ層形成後のアニール処理条件について、ＨＣｌを１０％含むＡｒ混合ガス雰囲気下、表１の実施例４〜６に示した温度とし、それ以外については、実施例１と同様にして、シリコン基板上に、ＳｉＧｅ層および歪みＳｉ層を形成した。
得られた半導体基板について、実施例１と同様にして、貫通転位密度および表面粗さＲｍｓを評価した。
これらの結果を表１に示す。
【００２２】
［比較例］
第１のＳｉＧｅ層形成後、アニール処理を行わず、それ以外については、実施例１と同様にして、シリコン基板上に、ＳｉＧｅ層および歪みＳｉ層を形成した。
得られた半導体基板について、実施例１と同様にして、貫通転位密度および表面粗さＲｍｓを評価した。
これらの結果を表１に示す。
【００２３】
【表１】
2004349522.tif 000002
【００２４】
表１に示したように、第１のＳｉＧｅ層形成後、９００℃以上で高温アニール処理することにより、貫通転位が抑制され、また、アニール温度が高いほど、転位速度が増大し、より貫通転位が低減することが認められた。
また、高温アニール処理によるシリコンのマイグレーションにより、表面粗さが改善していることが認められた。
【００２５】
【発明の効果】
本発明に係る製造方法によれば、ＳｉＧｅ層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、ＳｉＧｅ層表面が平坦化された半導体基板が得られる。これにより、ＳｉＧｅ層を有する半導体基板の生産コストの削減、生産効率の向上を図ることも可能となる。
また、本発明に係る製造方法により得られたＳｉ層を有する半導体基板を用いれば、転位密度の低い高品質の歪みＳｉ層が形成されているため、これをチャネル領域として用いることにより、キャリア移動度の高速化が図られることとなり、半導体素子のより一層の微細化、高性能化等に寄与することができる。
【図面の簡単な説明】
【図１】実施例における半導体基板の製造工程のシーケンスの概略を示した図である。
【図１】
2004349522.tif 000003