(57)【要約】      （修正有）【課題】アナログエラー信号を生成する１チップＣＭＯＳ型集積回路のＤＣオフセットを解消する回路構成を提供する。【解決手段】光ピックアップの出力信号に基づきアナログのエラー信号を出力するアナログエラー信号生成部と、エラー信号が一方の入力端子に入力されるとともに、他方の入力端子に基準電圧が印加されるオフセット除去用差動オペアンプと、オフセット除去用差動オペアンプの出力信号をディジタル信号に変換して出力するＡ／Ｄ変換部と、オフセットを除去すべく、オペアンプに印加される基準電圧をディジタル信号に基づき可変とする基準電圧制御部とを少なくとも有し、１チップのＣＭＯＳ型集積回路で構成される。【選択図】      図１
2004227707.tif 000002
【特許請求の範囲】
【請求項１】
光ピックアップの出力信号に基づきアナログのエラー信号を出力するアナログエラー信号生成部と、
前記エラー信号が一方の入力端子に入力されるとともに、他方の入力端子に基準電圧が印加されるオフセット除去用差動オペアンプと、
前記オフセット除去用差動オペアンプの出力信号をディジタル信号に変換して出力するＡ／Ｄ変換部と、
オフセットを除去すべく、前記オペアンプに印加される前記基準電圧を前記ディジタル信号に基づき可変とする基準電圧制御部と、
を少なくとも有し、
１チップのＣＭＯＳ型集積回路で構成されることを特徴とする光ディスク用エラー信号生成回路。
【請求項２】
前記基準電圧制御部は、
前記オフセット除去用差動オペアンプの前記他方の入力端子に接続され、前記基準電圧を可変とする抵抗群と、
外部の制御信号に応じ、前記抵抗群に発生する電圧を前記基準電圧として選択するセレクタと、
を備えることを特徴とする請求項１に記載の光ディスク用エラー信号生成回路。
【請求項３】
前記基準電圧制御部は、
前記Ａ／Ｄ変換部が出力する前記ディジタル信号に基づいて前記基準電圧を決定するための基準電圧決定用デジタル信号を出力するオフセットキャンセル回路と、
前記基準電圧決定用デジタル信号をアナログ変換して前記基準電圧として出力するＤ／Ａ変換器と、
を有することを特徴とする請求項１に記載の光ディスク用エラー信号生成回路。
【請求項４】
前記基準電圧制御部の前記オフセットキャンセル回路は、
前記Ａ／Ｄ変換部の前記ディジタル信号と所定の目標電圧に相当する目標デジタル信号とを比較する比較部と、
前記比較部の比較結果に基づき、前記目標デジタル信号と一致させるべく前記デジタル信号の値を加減させる制御命令を送出するシーケンス制御部と、
前記制御命令に応じて前記基準電圧決定用デジタル信号を生成して前記Ｄ／Ａ変換器へ出力するカウンタと、
を有することを特徴とする請求項３に記載の光ディスク用エラー信号生成回路。
【請求項５】
前記基準電圧制御部により前記オペアンプに印加される前記基準電圧が変化した結果、前記エラー信号が所定の目標電圧に達すると、当該エラー信号のオフセットが除去されたとすることを特徴とする請求項１乃至４のいずれかに記載の光ディスク用エラー信号生成回路。
【請求項６】
前記所定の目標電圧は、前記基準電圧制御部によって可変される前の前記基準電圧の初期値であることを特徴とする請求項１乃至５のいずれかに記載の光ディスク用エラー信号生成回路。
【請求項７】
前記エラー信号は、フォーカスエラー信号あるいはトラッキングエラー信号であることを特徴とする請求項１乃至６のいずれかに記載の光ディスク用エラー信号生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ディスク用エラー信号生成回路に関する。
【０００２】
【従来の技術】
一般に、光ディスクの再生装置（以後、光ディスク装置と記する。）では、光ピックアップからの二つの出力信号を増幅した後、差動オペアンプで双方の信号強度の差を取ることにより、光ディスクのフォーカスエラー信号並びにトラッキングエラー信号が得られる。サーボ制御系は、これらエラー信号に基づく制御を行うことにより、光ディスクのトラックに追従して１スポットの光ビームを正確に照射させることができる。
【０００３】
従来、フォーカスエラー信号並びにトラッキングエラー信号を得るためのエラー信号生成回路の構成としては、前段のアナログ処理系を担うＩＣチップ（ＲＦ信号処理回路）と、後段のデジタル処理系を担うＩＣチップ（サーボ処理回路）との２チップ構成としていた。すなわち、アナログ処理系ＩＣチップでは、光ピックアップからの二つの出力信号を増幅した後、差動オペアンプで双方の信号強度の差を取り、フォーカスエラー信号並びにトラッキングエラー信号をデジタル処理系ＩＣチップへ出力する。
【０００４】
そして、デジタル処理系ＩＣチップでは、得られたフォーカスエラー信号並びにトラッキングエラー信号をデジタル信号にＡ／Ｄ変換器で変換し、デジタル信号処理部で適宜な制御ロジックによりオフセットを調整するための信号を生成する。
【０００５】
このオフセット調整信号は、前段のアナログ処理系ＩＣチップにフィードバックされてオフセットがキャンセルされたフォーカスエラー信号並びにトラッキングエラー信号が得られることとなる（例えば、特許文献１参照。）。
【０００６】
このアナログ処理系ＩＣチップはバイポーラで構成される一方、デジタル処理系ＩＣチップはＣＭＯＳで構成される。つまり、アナログ信号処理については、バイポーラプロセスを使用しているため、ＣＭＯＳのような邪魔となる管理できないＤＣオフセット電圧の発生は少量であり、ほとんど問題にならなかった。
【０００７】
【特許文献１】
特開平１０−１０５９９７号公報（図１）
【０００８】
【発明が解決しようとする課題】
このようなエラー信号生成回路は、アナログ処理系ＩＣチップ及びデジタル処理系ＩＣチップの２チップで構成されている。このため、チップコストや実装面積が大きいという問題がある。
そこで、エラー信号生成回路を１チップのＣＭＯＳで構成することが考えられる。しかしながら、アナログ処理系をＣＭＯＳで構成すると、いわゆるＤＣ（直流）オフセットが問題となる。すなわち、ＤＣオフセットが製造上のバラツキなどで大きく変わってしまい、品質管理が困難となる。その結果、歩留まりが落ちてしまうという問題があった。
【０００９】
【課題を解決するための手段】
本発明に係る光ディスク用エラー信号生成回路では、光ピックアップの出力信号に基づきアナログのエラー信号を出力するアナログエラー信号生成部と、前記エラー信号が一方の入力端子に入力されるとともに、他方の入力端子に基準電圧が印加されるオフセット除去用差動オペアンプと、前記オフセット除去用差動オペアンプの出力信号をディジタル信号に変換して出力するＡ／Ｄ変換部と、オフセットを除去すべく、前記オペアンプに印加される前記基準電圧を前記ディジタル信号に基づき可変とする基準電圧制御部とを少なくとも有し、１チップのＣＭＯＳ型集積回路で構成されることとする。
【００１０】
本発明では、従来のように、アナログ処理系とデジタル処理系とをそれぞれ別個のチップで構成していた場合に比し、まとめて１チップ構成としたことで、チップ面積の縮小化やコストダウンが図れる。
【００１１】
また、Ａ／Ｄ変換部が出力するディジタル信号に基づき、オフセット除去用差動オペアンプに入力される基準電圧を制御する。したがって、エラー信号についてＣＭＯＳアナログ回路特有のバラツキの大きいＤＣオフセットを解消できる。よって、いわゆるディジタルＤＣオフセットが可能となり、１チップのＣＭＯＳ型集積回路で構成される光ディスク用エラー信号生成回路の歩留まりを向上させることができる。
【００１２】
また、前記基準電圧制御部は、前記オフセット除去用差動オペアンプの前記他方の入力端子に接続され、前記基準電圧を可変とする抵抗群と、外部の制御信号に応じ、前記抵抗群に発生する電圧を前記基準電圧として選択するセレクタとを備えることとできる。
【００１３】
あるいは、前記基準電圧制御部は、前記Ａ／Ｄ変換部が出力する前記ディジタル信号に基づいて前記基準電圧を決定するための基準電圧決定用デジタル信号を出力するオフセットキャンセル回路と、前記基準電圧決定用デジタル信号をアナログ変換して前記基準電圧として出力するＤ／Ａ変換器とを有することとできる。
【００１４】
よって、基準電圧を制御するための制御信号を生成する回路を内部に有し、外部との制御信号の送受を行わずにすむため、基準電圧の制御処理の高速化が図れる。
【００１５】
さらにまた、前記基準電圧制御部の前記オフセットキャンセル回路は、
前記Ａ／Ｄ変換部の前記ディジタル信号と所定の目標電圧に相当する目標デジタル信号とを比較する比較部と、前記比較部の比較結果に基づき、前記目標デジタル信号と一致させるべく前記デジタル信号の値を加減させる制御命令を送出するシーケンス制御部と、前記制御命令に応じて前記基準電圧決定用デジタル信号を生成して前記Ｄ／Ａ変換器へ出力するカウンタとを有してもよい。
【００１６】
また、前記基準電圧制御部により前記オペアンプに印加される前記基準電圧が変化した結果、前記エラー信号が所定の目標電圧に達すると、当該エラー信号のオフセットが除去されたとすることとしてもよい。
【００１７】
さらに、前記所定の目標電圧は、前記基準電圧制御部によって可変される前の前記基準電圧の初期値であることとしてもよい。
【００１８】
さらにまた、前記エラー信号は、フォーカスエラー信号あるいはトラッキングエラー信号であることできる。
【００１９】
【発明の実施の形態】
＝＝＝全体概略＝＝＝
図１に示すように、光ディスク用エラー信号生成回路１００は、光ピックアップ２００からの信号群に基づき、ＤＣオフセットを除去すべく調整したフォーカスエラー信号ＦＥ’及びトラッキングエラー信号ＴＥ’を生成する。この光ディスク用エラー信号生成回路１００は、１チップ型の集積回路で構成される光ディスク再生信号処理用ＬＳＩの一部として、ＣＭＯＳプロセスでもって製造される。
【００２０】
光ディスク用エラー信号生成回路１００は、アナログエラー信号生成部１１０、トラッキングエラー信号ＤＣオフセット調整部１２０、フォーカスエラー信号ＤＣオフセット調整部１３０、及びサーボ処理回路１４０を備える。
【００２１】
アナログエラー信号生成部１１０が生成するトラッキングエラー信号ＴＥについて、トラッキングエラー信号ＤＣオフセット調整部１２０は、そのＤＣオフセットを除去すべく動作する。また、アナログエラー信号生成部１１０が生成するフォーカスエラー信号ＦＥについて、フォーカスエラー信号ＤＣオフセット調整部１３０は、そのＤＣオフセットを除去すべく動作する。
【００２２】
ＤＣオフセットが調整されたフォーカスエラー信号ＦＥ’及びトラッキングエラー信号ＴＥ’は、サーボ処理回路１４０に供給される。サーボ処理回路１４０は、フォーカスエラー信号ＦＥ’及びトラッキングエラー信号ＴＥ’に基づき、必要な処理を実行する。
【００２３】
また、ＤＣオフセットが調整されたフォーカスエラー信号ＦＥ’及びトラッキングエラー信号ＴＥ’は、サーボ処理回路１４０に供給される。サーボ処理回路１４０は、フォーカスエラー信号ＦＥ’及びトラッキングエラー信号ＴＥに基づき、サーボ信号を生成して光ピックアップ２００へ供給する。
【００２４】
トラッキングエラー信号ＴＥ及びフォーカスエラー信号ＦＥを生成するアナログエラー信号生成部１１０については、従来同様の周知の回路構成を採用できる。例えば、前述した特開平１０−１０５９９７号公報に記載（特に、図１及び段落番号
【００２８】以降の記載）のＲＦ信号処理回路の回路構成を採用できる。
【００２５】
トラッキングエラー信号ＤＣオフセット調整部１２０、及びフォーカスエラー信号ＤＣオフセット調整部１３０は、同じ回路構成とできる。したがって、本実施の形態では、説明の便宜上、共通の回路図を用い、エラー信号ＤＣオフセット調整部１２０，１３０について、次の第１，２実施例で説明する。
【００２６】
＝＝＝第１実施例＝＝＝
図２に示すように、トラッキングエラー信号ＤＣオフセット調整部１２０、及びフォーカスエラー信号ＤＣオフセット調整部１３０は、オフセット除去用差動オペアンプ１０、Ａ／Ｄコンバータ（Ａ／Ｄ変換部）２０、エラー信号用レジスタ３０、マイコンインタフェース４０、セレクタ制御信号用レジスタ５０、抵抗群（基準電圧制御部）６０、及びセレクタ（基準電圧制御部）７０を備える。なお、適宜、フォーカスエラー信号及びトラッキングエラー信号をまとめてエラー信号と称する。
【００２７】
オフセット除去用差動オペアンプ１０は、エラー信号ＴＥ，ＦＥが抵抗Ｒ１０を介して反転入力端子に入力されるとともに、非反転入力端子に基準電圧Ｖｒｅｆが印加される。オフセット除去用差動オペアンプ１０の出力は、抵抗Ｒ１１を介して反転入力端子に帰還する。Ａ／Ｄコンバータ２０は、オフセット除去用差動オペアンプ１０の出力信号をディジタル信号に変換して出力する。このディジタル信号は、図１のサーボ処理回路１４０にも出力される。エラー信号用レジスタ３０は、Ａ／Ｄコンバータ２０が出力するディジタル信号を保持する。マイコンインタフェース４０は、光ディスク再生信号処理用ＬＳＩの外部にある制御用マイコンとの通信インタフェースの機能を有する。セレクタ制御信号用レジスタ５０は、外部の制御用マイコンからのセレクタ制御信号（セレクタ制御データ）を保持する。抵抗群６０及びセレクタ７０は、オフセットを除去すべく、オフセット除去用差動オペアンプ１０に印加される基準電圧ＶｒｅｆをＡ／Ｄコンバータ２０のディジタル信号に基づき可変とする。
【００２８】
すなわち、抵抗群６０は、例えば五つの抵抗Ｒ６１乃至Ｒ６５の直列回路で構成される。この直列回路は、電源Ｖｄｄとグランドとの間に接続されている。この抵抗群６０は、オフセット除去用差動オペアンプ１０の非反転入力端子に対し、セレクタ７０を介して接続され、基準電圧Ｖｒｅｆを適宜変化させて供給する。セレクタ７０は、外部のマイコンからのセレクタ制御信号に応じ、抵抗群６０に発生する電圧を基準電圧Ｖｒｅｆとして選択する。
【００２９】
具体的な動作について説明する。エラー信号ＴＥ，ＦＥが抵抗Ｒ１０を介してオフセット除去用差動オペアンプ１０に入力される。オフセット除去用差動オペアンプ１０は、（Ｖｒｅｆ−ＴＥ，ＦＥ）＊Ｒ１１／Ｒ１０の演算式で得られたエラー信号ＴＥ’，ＦＥ’を出力する。このエラー信号ＴＥ’，ＦＥ’は、Ａ／Ｄコンバータ２０でディジタル信号として出力され、エラー信号用レジスタ３０に保持される。この保持されたエラー信号ＴＥ’，ＦＥ’のデジタルデータは、マイコンインタフェース４０を介して、外部の制御用マイコンに読み出される。
【００３０】
この外部の制御用マイコンは、ＤＣオフセット除去用制御プログラムが動作している。制御用マイコンは、この制御プログラムの動作により、エラー信号ＴＥ’，ＦＥ’のデジタルデータについて基準電圧Ｖｒｅｆの初期値（目標電圧）をゼロとして正あるいは負の判断を行い、エラー信号ＴＥ，ＦＥが基準電圧Ｖｒｅｆの初期値と等しくなるよう、基準電圧Ｖｒｅｆを可変すべく、セレクタ制御信号を生成する。この制御論理は、例えば予め作成しておいた制御テーブルとして表現しておく。そして、この制御テーブルを制御用マイコンが適宜参照する。また、この初期値は、抵抗群６０に印加される動作電源Ｖｄｄの１／２の値（いわゆるセンター電圧）であり、予め制御用マイコン側で記憶されている。
【００３１】
例えば、基準電圧Ｖｒｅｆよりエラー信号ＴＥ，ＦＥが大あるいは小と判断した場合、制御用マイコンは、抵抗群６０全体の抵抗値を変更させるべくセレクタ制御信号をマイコンインタフェース４０に送信する。このセレクタ制御信号は、セレクタ制御信号用レジスタ５０に一旦保持され、セレクタ７０に読み出される。セレクタ７０は、セレクタ制御信号に基づき、抵抗Ｒ６０乃至Ｒ６５の接続状態をスイッチして変更し、基準電圧Ｖｒｅｆを変更する。この変更により、エラー信号ＴＥ，ＦＥが基準電圧Ｖｒｅｆの初期値に近づくように制御されることとなる。
【００３２】
つまり、制御用マイコンは、エラー信号ＴＥ，ＦＥの変化を監視し、必要に応じてセレクタ制御信号を出力する。そして、基準電圧Ｖｒｅｆが変化した結果、エラー信号ＴＥ，ＦＥが基準電圧Ｖｒｅｆの初期値に達すると、エラー信号ＴＥ，ＦＥのオフセットが除去されたとして、制御用マイコンは、ＤＣオフセット調整を終了する。
【００３３】
この第１実施例では、オフセットを除去すべく、オペアンプに印加される基準電圧を制御するにあたり、外部の制御信号に応じて抵抗群の接続形態を変更する。つまり、基準電圧を制御するための制御信号を生成する回路を内部に有しなくて済むため、よりチップ面積の縮小化やコストダウンが図れる。
【００３４】
＝＝＝第２実施例＝＝＝
図３に示すように、トラッキングエラー信号ＤＣオフセット調整部１２０、及びフォーカスエラー信号ＤＣオフセット調整部１３０は、オフセット除去用差動オペアンプ１０、Ａ／Ｄコンバータ（Ａ／Ｄ変換部）２０、自動オフセットキャンセル回路（基準電圧制御部）８０、及びＤ／Ａコンバータ（基準電圧制御部）９０を備える。なお、適宜、フォーカスエラー信号及びトラッキングエラー信号をまとめてエラー信号と称する。
【００３５】
オフセット除去用差動オペアンプ１０は、エラー信号ＴＥ，ＦＥが抵抗Ｒ１０を介して反転入力端子に入力されるとともに、非反転入力端子に基準電圧Ｖｒｅｆが印加される。オフセット除去用差動オペアンプ１０の出力は、抵抗Ｒ１１を介して反転入力端子に帰還する。Ａ／Ｄコンバータ２０は、オフセット除去用差動オペアンプ１０の出力信号をディジタル信号に変換して出力する。このディジタル信号は、図１のサーボ処理回路１４０にも出力される。
【００３６】
自動オフセットキャンセル回路８０は、Ａ／Ｄコンバータ２０が出力するディジタル信号に基づいて基準電圧Ｖｒｅｆを決定するための基準電圧決定用デジタル信号をＤ／Ａコンバータ９０へ出力する。Ｄ／Ａコンバータ９０は、基準電圧決定用デジタル信号をアナログ変換して基準電圧Ｖｒｅｆとして出力する。自動オフセットキャンセル回路８０及びＤ／Ａコンバータ９０は、オフセットを除去すべく、オフセット除去用差動オペアンプ１０に印加される基準電圧ＶｒｅｆをＡ／Ｄコンバータ２０のディジタル信号に基づき可変とする。
【００３７】
図４に示すように、自動オフセットキャンセル回路８０は、コンパレータ（比較部）８１、シーケンス制御回路（シーケンス制御部）８２、レジスタで構成されるカウンタ８３を備える。コンパレータ８１は、Ａ／Ｄコンバータ２０からのディジタル信号と基準電圧Ｖｒｅｆの初期値（目標電圧）に相当する目標デジタル信号とを比較する。シーケンス制御回路８２は、コンパレータ８１の比較結果に基づき、Ａ／Ｄコンバータ２０からのデジタル信号の値を目標デジタル信号と一致させるべく、このデジタル信号の値を加減させるための制御命令をカウンタ８３へ送出する。カウンタ８３は、この制御命令に応じ、基準電圧決定用デジタル信号を加減してＤ／Ａコンバータ９０へ出力する。
【００３８】
具体的な動作について説明する。図３に示すように、エラー信号ＴＥ，ＦＥが抵抗Ｒ１０を介してオフセット除去用差動オペアンプ１０に入力される。オフセット除去用差動オペアンプ１０は、（Ｖｒｅｆ−ＴＥ，ＦＥ）＊Ｒ１１／Ｒ１０の演算式で得られたエラー信号ＴＥ’，ＦＥ’を出力する。このエラー信号ＴＥ’，ＦＥ’は、Ａ／Ｄコンバータ２０でディジタル信号として、自動オフセットキャンセル回路８０に出力される。
【００３９】
図４に示すように、光ディスク再生信号処理用ＬＳＩの外部のマイコンからシーケンス制御回路８２にスタート信号が与えられることにより、ＤＣオフセット調整の制御が開始される。このシーケンス制御回路８２は、エラー信号ＴＥ’，ＦＥ’のデジタルデータについて基準電圧Ｖｒｅｆの初期値をゼロとして正あるいは負の判断を行う。そして、シーケンス制御回路８２は、エラー信号ＴＥ，ＦＥが基準電圧Ｖｒｅｆの初期値と等しくなるよう、基準電圧Ｖｒｅｆを可変させるべく、制御命令をカウンタ８３へ送出する。このカウンタ８３は、基準電圧Ｖｒｅｆの初期値（目標電圧）に相当するデジタルデータを保持している。
【００４０】
シーケンス制御回路８２からの具体的な制御命令の内容は、このデジタルデータの値に対するインクリメントあるいはデクリメントである。すなわち、制御命令がインクリメントであれば、カウンタ８３は、デジタルデータの値を大きくし、基準電圧決定用デジタル信号としてＤ／Ａコンバータ９０に出力する。一方、制御命令がデクリメントであれば、カウンタ８３は、デジタルデータの値を小さくし、基準電圧決定用デジタル信号としてＤ／Ａコンバータ９０に出力する。その結果、エラー信号ＴＥ，ＦＥが基準電圧Ｖｒｅｆの初期値に近づくように制御されることとなる。
【００４１】
つまり、自動オフセットキャンセル回路８０は、エラー信号ＴＥ，ＦＥの変化を監視し、基準電圧Ｖｒｅｆが変化した結果、エラー信号ＴＥ，ＦＥが基準電圧Ｖｒｅｆの初期値に達すると、エラー信号ＴＥ，ＦＥのオフセットが除去されたとして、シーケンス制御回路８２はＤＣオフセット調整を終了する。
【００４２】
この制御の様子について、基準電圧Ｖｒｅｆ及びエラー信号ＴＥ，ＦＥの変化について、図５のグラフに示す。シーケンス制御回路８２にスタート信号が与えられる（図中、Ｔ０）と、基準電圧Ｖｒｅｆ（一点鎖線）よりエラー信号（実線）ＴＥ，ＦＥが大であるため、シーケンス制御回路８２の制御命令はインクリメントとする。その結果、基準電圧Ｖｒｅｆは、その初期値（いわゆるセンター電圧、動作電源Ｖｄｄの１／２の値）から上昇していくとともに、エラー信号ＴＥ，ＦＥは低下していく。そして、エラー信号ＴＥ，ＦＥが基準電圧Ｖｒｅｆの初期値に一致すると（図中、Ｔ１）、ＤＣオフセットは除去されたとして、ＤＣオフセット調整が終了する。
【００４３】
この第２実施例では、基準電圧を制御するための制御信号を生成する回路を内部に有し、外部との制御信号の送受を行わずにすむため、基準電圧の制御処理の高速化が図れる。
【００４４】
以上、本発明の実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００４５】
本実施の形態では、従来のように、アナログ処理系とデジタル処理系とをそれぞれ別個のチップで構成していた場合に比し、まとめて１チップ構成としたことで、チップ面積の縮小化やコストダウンが図れる。
【００４６】
また、Ａ／Ｄ変換部が出力するディジタル信号に基づき、オフセット除去用差動オペアンプに入力される基準電圧を制御する。したがって、エラー信号についてＣＭＯＳアナログ回路特有のバラツキの大きいＤＣオフセットを解消できる。よって、いわゆるディジタルＤＣオフセットが可能となり、１チップのＣＭＯＳ型集積回路で構成される光ディスク用エラー信号生成回路の歩留まりを向上させることができる。
【００４７】
【発明の効果】
チップ面積の縮小化やコストダウンが図れる。
【図面の簡単な説明】
【図１】本発明に係る光ディスク用エラー信号生成回路を示すブロック図である。
【図２】本発明の第１実施例に係るエラー信号ＤＣオフセット調整部１２０，１３０を示すブロック図である。
【図３】本発明の第２実施例に係るエラー信号ＤＣオフセット調整部１２０，１３０を示すブロック図である。
【図４】本発明の第２実施例の自動オフセットキャンセル回路８０を示す具体的なブロック図である。
【図５】本発明に係る基準電圧Ｖｒｅｆ及びエラー信号ＴＥ，ＦＥの変化を示すグラフである。
【符号の説明】
１０  オフセット除去用差動オペアンプ
２０  Ａ／Ｄコンバータ（Ａ／Ｄ変換部）
３０  エラー信号用レジスタ
４０  マイコンインタフェース
５０  セレクタ制御信号用レジスタ
６０  抵抗群（基準電圧制御部）
７０  セレクタ（基準電圧制御部）
８０  自動オフセットキャンセル回路（基準電圧制御部）
９０  Ｄ／Ａコンバータ（基準電圧制御部）
１００  光ディスク用エラー信号生成回路
１１０  アナログエラー信号生成部
１２０  トラッキングエラー信号ＤＣオフセット調整部
１３０  フォーカスエラー信号ＤＣオフセット調整部
１４０  サーボ処理回路
１５０  マイコン
２００  光ピックアップ
ＦＥ，ＦＥ’  フォーカスエラー信号，エラー信号
ＴＥ，ＴＥ’  トラッキングエラー信号，エラー信号
Ｖｒｅｆ      基準電圧
【図１】
2004227707.tif 000003
【図２】
2004227707.tif 000004
【図３】
2004227707.tif 000005
【図４】
2004227707.tif 000006
【図５】
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