(57)【要約】【課題】分割されたｎ（ｎ≧２）個のセグメントからなる撮像素子を備えた撮像装置において、セグメント毎の明暗差をなくして良好な画像が得られるようにする。【解決手段】各シェーディング補正領域毎のライン平均値と基準値ａとの比を第１の補正係数として求めた後、各シェーディング補正領域毎の基準値ａを平均化して１つの共有基準値Ａを求める。次に、各シェーディング補正領域毎に求めた基準値ａと共有基準値Ａとの比を第２の補正係数として求め、さらに前記第１の補正係数と第２の補正係数との比を第３の補正係数として求める。そして、前記第３の補正係数により各シェーディング補正領域から読み出した画素データを補正する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
二次元マトリクス状に配置された画素からなる撮像素子を水平Ｍ（Ｍは自然数）画素単位の複数の分割撮像領域に分割して、前記分割撮像領域毎に各画素の画素データを点順次に読み出すように構成された撮像装置のシェーディング補正方法において、
前記撮像素子を垂直方向の同一位置にあるＮ（Ｎは自然数）ライン、水平Ｍ画素の複数のシェーディング補正領域として、水平方向の同一位置にある前記各シェーディング補正領域のＮラインについて垂直方向の同一位置にある各画素の画素データを平均化してライン平均値とし、このライン平均値の水平Ｍ個における全画素データの平均値を算出し、これを前記シェーディング補正領域毎の基準値として出力する基準値算出ステップと、
前記各シェーディング補正領域毎のライン平均値と前記基準値との比を第１の補正係数として算出する第１の補正係数算出ステップと、
前記基準値算出ステップにおいて水平方向の同一位置にある全ての前記シェーディング補正領域毎に算出された複数の基準値を平均化して１つの共有基準値として出力する共有基準値算出ステップと、
前記基準値算出ステップで算出された前記シェーディング補正領域毎の基準値と、前記共有基準値算出ステップで算出された共有基準値との比を第２の補正係数として算出する第２の補正係数算出ステップと、
前記各シェーディング補正領域毎に、前記第１の補正係数算出ステップで算出された第１の補正係数と、前記第２の補正係数算出ステップで算出された第２の補正係数との比を第３の補正係数として算出する第３の補正係数算出ステップと、
前記第３の補正係数算出ステップで算出された第３の補正係数に基づいて前記各シェーディング補正領域から読み出された各画素の画素データを補正するデータ補正ステップと、
を含むことを特徴とするシェーディング補正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＣＭＯＳやＣＣＤなどで構成される撮像素子を用いた撮像装置のシェーディング補正方法に関する。
【０００２】
【従来の技術】
図６は、従来のシェーディング補正回路を備えた撮像装置の一部構成を示すブロック図である。撮像素子１０は、二次元マトリクス状に配置された図示しない複数の画素で構成され、この例では水平方向に４等分の撮像エリア（以下、セグメント）に区分されている。セグメント１１ａ〜１１ｄ（以下、適宜に１１と総称する）からは、それぞれ点順次でスキャンされたアナログ映像信号（出力信号）が並列に読み出される。これらのアナログ映像信号は、Ａ／Ｄコンバータ１２ａ〜１２ｄで並列にデジタル化され、それぞれに黒安定化回路１３ａ〜１３ｄ（以下、適宜に１３と総称する）に入力される。
【０００３】
黒安定化回路１３は、図７に示すように、遮光部平均化回路１３−１と減算器１３−２から構成されている。ここでは、撮像素子１０に部分的に設けられた遮光部１０−１のデータを遮光部平均化回路１３−１で平均化し、その平均値を減算器１３−２で減算することによって光学的に黒レベルを安定化させている。
【０００４】
黒安定化回路１３の出力は、それぞれ明時シェーディング補正回路１４ａ〜１４ｄ（以下、適宜に１４と総称する）に入力され、撮像素子１０に光が照射されたときに生じるシェーディングが補正される。シェーディングとは明暗の歪みをいう。すなわち、均一な光を照射した場合に、本来であれば撮像素子１０からはフラットな出力信号が得られるべきところを、撮像素子内部の出力アンプの応答特性などにより、例えば図８に示すような歪みを生じることをいう。図８では、ある着目ラインについて、セグメント１１ａ〜１１ｄから読み出された出力信号（明時シェーディング補正前のデータ）の波形を示している。
【０００５】
明時シェーディング補正回路１４は、図９に示すように、ライン平均化回路１４−１，画素平均化回路１４−２，除算回路１４−３，補正係数格納メモリ１４−４，乗算回路１４−５により構成されている。なお、図９の右上には、任意のセグメントＩにおいて、垂直方向の同一位置にあるＮ（Ｎは自然数）画素、水平Ｍ画素からなる斜線の領域（以下、シェーディング補正領域という）を示している。なお、図９では説明の都合上、上記Ｎ画素をＮラインと表す（以下の説明でも同様とする）。
【０００６】
まず、撮像素子１０に均一光を照射した状態で、ライン平均化回路１４−１は、連続する任意のＮラインについて、垂直（縦）方向の同一位置にある各画素の画素データを平均化して、Ｎライン分のライン平均値とする。ライン平均値は平均化されたＭ個のデータからなる。さらに、画素平均化回路１４−２では、ライン平均値の水平Ｍ個における全画素データについて平均値を算出し、これを基準値ａとする。この基準値ａは、図９の右上に示すように、垂直Ｎライン、水平Ｍ画素の全データ平均値となり、明時シェーディング補正の基準値となる。
【０００７】
次に、除算回路１４−３において、ライン平均値のデータそれぞれに対して基準値ａとの比を求め、これを補正係数として補正係数格納メモリ１４−４に保持する。このとき、補正係数格納メモリ１４−４には、図１０に示すように、水平方向各画素に対応した明時の補正係数（図中、破線）が格納される。
【０００８】
以上は、実動作に先立ってあらかじめ行われる動作である。実動作中は、補正係数格納メモリ１４−４から各シェーディング補正領域毎に、順次対応画素の補正係数が乗算回路１４−５に読み出され、セグメント１１からの出力信号と前記補正係数とが乗算されることにより、出力信号は明時シェーディング補正される。
【０００９】
【特許文献１】
特開平６−１２１２３７号公報
【００１０】
【発明が解決しようとする課題】
上記のような明時シェーディング補正では、各セグメント毎に求められた基準値ａに基づいて補正計数を算出しているため、補正後の出力信号にセグメント毎の段差を生じることがある。すなわち、図１１（ａ）に示すように、隣接するセグメントＩ、同Ｉ＋１の明時シェーディング特性が異なる場合、それぞれのセグメント毎に異なる基準値ａに基づいて算出された補正係数と出力信号とを乗算すると、図１１（ｂ）に示すように、補正後の出力信号に段差が生じることになる。これによると、セグメントの境界部分が不連続になり、この不連続な境界は垂直方向全域に渡って生じるため、例えばフラットな被写体を撮影した場合には、各セグメント毎に明暗差が目立ってしまうという問題点があった。
【００１１】
また、データ補正のために画面の画素数に合わせて専用回路を設けると、撮像素子の画素数の増加により画面の分割数が増えたときにコストアップが避けられなくなるため、最小限のコストアップに抑えることが望まれている。
【００１２】
この発明の目的は、大幅なコストアップを招くことなしに、セグメント毎の明暗差をなくして良好な画像を得ることができるシェーディング補正方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、二次元マトリクス状に配置された画素からなる撮像素子を水平Ｍ（Ｍは自然数）画素単位の複数の分割撮像領域に分割して、前記分割撮像領域毎に各画素の画素データを点順次に読み出すように構成された撮像装置のシェーディング補正方法において、前記撮像素子を垂直方向の同一位置にあるＮ（Ｎは自然数）ライン、水平Ｍ画素の複数のシェーディング補正領域として、水平方向の同一位置にある前記各シェーディング補正領域のＮラインについて垂直方向の同一位置にある各画素の画素データを平均化してライン平均値とし、このライン平均値の水平Ｍ個における全画素データの平均値を算出し、これを前記シェーディング補正領域毎の基準値として出力する基準値算出ステップと、前記各シェーディング補正領域毎のライン平均値と前記基準値との比を第１の補正係数として算出する第１の補正係数算出ステップと、前記基準値算出ステップにおいて水平方向の同一位置にある全ての前記シェーディング補正領域毎に算出された複数の基準値を平均化して１つの共有基準値として出力する共有基準値算出ステップと、前記基準値算出ステップで算出された前記シェーディング補正領域毎の基準値と、前記共有基準値算出ステップで算出された共有基準値との比を第２の補正係数として算出する第２の補正係数算出ステップと、前記各シェーディング補正領域毎に、前記第１の補正係数算出ステップで算出された第１の補正係数と、前記第２の補正係数算出ステップで算出された第２の補正係数との比を第３の補正係数として算出する第３の補正係数算出ステップと、前記第３の補正係数算出ステップで算出された第３の補正係数に基づいて前記各シェーディング補正領域から読み出された各画素の画素データを補正するデータ補正ステップとを含むことを特徴とする。
【００１４】
好ましい一形態として、前記共有基準値算出ステップでは、前記基準値算出ステップで出力された複数の基準値それぞれに所定の係数を与えて重み付けをし、当該重み付けした複数の基準値を平均化して１つの共有基準値として出力することを特徴とする。
【００１５】
【発明の実施の形態】
以下、実施の形態として、本発明に係わるシェーディング補正方法を適用した撮像装置について説明する。
【００１６】
図１は、本実施の形態に係わるシェーディング補正部の構成を示すブロック図である。その他の構成は図６と同じであるため図示と説明を省略する。
【００１７】
本実施の形態に係わるシェーディング補正部１１０は、明時シェーディング補正回路１１４ａ〜１１４ｄ（以下、適宜に１１４と総称する）と、基準値共有化回路１１５とで構成されている。
【００１８】
黒安定化回路１３ａ〜１３ｄ（図６）からの出力は、明時シェーディング補正回路１１４ａ〜１１４ｄに入力され、それぞれの補正出力１〜４と、同じくそれぞれで求められた基準値ａ１〜ａ４（以下、適宜に基準値ａと総称する）とが出力される。このうち基準値ａ１〜ａ４は基準値共有化回路１１５へ入力され、この基準値共有化回路１１５で算出された１つの共有基準値Ａは、明時シェーディング補正回路１１４ａ〜１１４ｄにそれぞれ入力するように構成されている。
【００１９】
明時シェーディング補正回路１１４は、図２に示すように、ライン平均化回路１４−１，画素平均化回路１４−２，除算回路１４−３，補正係数格納メモリ１４−４，乗算回路１４−５により構成されている。
【００２０】
明時シェーディング補正回路１１４では、画素平均化回路１４−２から出力される基準値ａが除算回路１４−３と基準値共有化回路１１５にそれぞれ入力され、且つ基準値共有化回路１１５から出力される共有基準値Ａが除算回路１４−３に入力されるように構成されている。
【００２１】
除算回路１４−３は、対応するシェーディング補正領域のライン平均値と、基準値ａとの比を第１の補正係数として算出する処理と、画素平均化回路１４−２から出力された基準値ａと基準値共有化回路１１５で算出された共有基準値Ａとの比を第２の補正係数として算出する処理と、前記第１の補正係数と第２の補正係数との比を第３の補正係数として算出する処理とを実行する。
【００２２】
基準値共有化回路１１５は、明時シェーディング補正回路１１４ａ〜１１４ｄの各画素平均化回路１４−２において、水平方向の同一位置にある全てのシェーディング補正領域毎に算出された基準値ａ１〜ａ４を平均化して１つの共有基準値Ａとして出力する回路であり、図３に示すように、加算回路１１５−１、除算回路１１５−２により構成されている。図３において、明時シェーディング補正回路１１４ａ〜１１４ｄから出力された基準値ａ１〜ａ４は加算回路１１５−１で加算され、さらに除算回路１１５−２により１／４に除算される。これにより、基準値ａ１〜ａ４の各値は平均化されて１つの共有基準値Ａとして出力される。
【００２３】
次に、上記のように構成されたシェーディング補正部１１０の動作について説明する。
【００２４】
明時シェーディング補正回路１１４ａ〜１１４ｄでは、各画素平均化回路１４−２で求めた、各ライン平均値の水平Ｍ個における全画素データの平均値を基準値ａ１〜ａ４として出力する。各除算回路１４−３では、ライン平均化回路１４−１で算出された各シェーディング補正領域毎のライン平均値と、画素平均化回路１４−２から出力された基準値ａとの比を第１の補正係数として算出する。
【００２５】
一方、基準値共有化回路１１５では、明時シェーディング補正回路１１４ａ〜１１４ｄから入力した基準値ａ１〜ａ４が加算回路１１５−１で加算され、続いて除算回路１１５−２により１／４に除算されて、１つの共有基準値Ａとして出力される。この共有基準値Ａは、明時シェーディング補正回路１１４ａ〜１１４ｄの各除算回路１４−３に入力される。
【００２６】
各除算回路１４−３は、それぞれの画素平均化回路１４−２から入力した基準値ａと、基準値共有化回路１１５から入力した共有基準値Ａとの比を第２の補正係数として算出するとともに、前記第１の補正係数と第２の補正係数との比を第３の補正係数として算出する。この第３の補正係数が各シェーディング補正領域毎に求められた補正係数として補正係数格納メモリ１４−４に格納される。
【００２７】
このように、各明時シェーディング補正回路１１４では、各基準値ａと共有基準値Ａとの比に基づいて各シェーディング補正領域毎の補正係数をさらに補正するようにしているため、明時シェーディング補正結果が等しくなり、各明時シェーディング補正回路１１４から出力される補正後の出力信号は段差のない平均化された値となる。
【００２８】
すなわち、図４（ａ）に示すように、隣接するセグメントＩ、同Ｉ＋１には、それぞれ共有基準値Ａ（図中二点鎖線）が与えられるため、この共有基準値Ａと各セグメント毎の基準値ａとの比に応じて補正した補正係数（図中破線）を使用して出力信号を補正すると、図４（ｂ）に示すように、補正後の出力信号に段差を生じることはなく、全撮像領域において境界部分の連続性が保たれることになる。したがって、フラットな被写体であっても、各セグメント毎に明暗差が認識されることはなく、良好な画像を得ることができる。
【００２９】
上記実施の形態では、基準値共有化回路１１５において、基準値ａ１〜ａ４を単純に平均化する例について示したが、図５に示すように、平均化により得られた共有基準値Ａの値を意図的に制御するように構成することもできる。
【００３０】
図５に示す基準値共有化回路１１５では、加算回路１１５−１の前段に係数回路１１５−３が設けられている。係数回路１１５−３は乗算器により構成されており、図示しない制御回路から任意の係数ｋ１〜ｋ４を与えることにより、加算回路１１５−１に入力する基準値ａ１〜ａ４にそれぞれ異なる重み付けをすることができる。これによると、係数ｋ１〜ｋ４を適宜に選択することにより、共有基準値Ａの値を意図的に大きく、或いは小さくすることができるため、撮像装置毎の特性に合わせた明暗の調整を行うことができる。
【００３１】
【発明の効果】
以上説明したように、本発明に係わるシェーディング補正方法によれば、各シェーディング補正領域の基準値を平均した共有基準値を算出し、この共有基準値と各シェーディング補正領域毎の基準値との比に基づいて各シェーディング補正領域の補正係数をさらに補正するようにしたため、明時シェーディング補正結果が等しくなり、セグメント毎の補正された出力信号の明暗差をなくして、良好な画像を得ることができる。
【００３２】
また、全明時シェーディング補正回路に対して共有基準値を算出するための回路を共有化することができるため、データ補正のために画面の画素数に合わせて専用回路を設ける場合に比べてコストダウンを図ることができる。
【００３３】
さらには、撮像素子の画素数が増加して画面の分割数が増えたときでも、回路増を最小限に抑えることができるため、大幅なコストアップを招くことなしにシェーディング補正を行うことが可能となる。
【図面の簡単な説明】
【図１】実施の形態に係わるシェーディング補正部の構成を示すブロック図。
【図２】図１に示す明時シェーディング補正回路の構成を示すブロック図。
【図３】基準値共有化回路の構成図。
【図４】（ａ）は隣接するセグメントで明時シェーディング補正結果が等しい場合の概念図。（ｂ）は補正後の信号に段差がない様子を示す説明図。
【図５】基準値共有化回路の他の構成図。
【図６】シェーディング補正回路を備えた撮像装置の一部構成を示すブロック図。
【図７】黒安定化回路の構成図。
【図８】各セグメントから得られた出力信号の波形図。
【図９】明時シェーディング補正回路の構成を示すブロック図。
【図１０】明時シェーディング補正の概念図。
【図１１】（ａ）は隣接するセグメントで明時シェーディング補正結果が異なる場合の概念図。（ｂ）は補正後の信号に生じた段差を示す説明図。
【符号の説明】
１０  撮像素子
１０−１  遮光部
１１ａ〜１１ｄ  セグメント
１２ａ〜１２ｄ  Ａ／Ｄコンバータ
１３ａ〜１３ｄ  黒安定化回路
１４−１  ライン平均化回路
１４−２  画素平均化回路
１４−３  除算回路
１４−４  補正係数格納メモリ
１４−５  乗算回路
１１０  シェーディング補正部
１１４ａ〜１１４ｄ  明時シェーディング補正回路
１１５  基準値共有化回路
１１５−１  加算回路
１１５−２  除算回路
１１５−３  係数回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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