(57)【要約】【課題】本発明は複数の映像信号のペデスタル電位を同一として、映像信号の切替えが行われてもペデスタル電位の違いを生じさせないアナログスイッチ回路を提供することを目的とする。【解決手段】第１及び第２の入力端子Ｖｉｎ１，Ｖｉｎ２から入力された第１及び第２の映像信号はそれぞれ、第１及び第２のクランプ回路１８，１９でクランプされる。第１のクランプ回路１８は第１の映像信号をバイアス電位Ｖｂが接続された第２のバッファ回路３の出力電圧にクランプし、第２のクランプ回路１９は第２の映像信号を電圧源Ｖｂが接続された第１のバッファ回路２の出力電圧にクランプする。第１の映像信号と第２の映像信号は第１の選択スイッチＳＷ３によって選択された出力端子Ｖｏから出力される。【選択図】  図１
2004349978.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入力端子と、
この第１の入力端子と一方が接続された第１の容量と、
この第１の容量の他方と第１の入力端が接続された第１の選択スイッチと、
この第１の選択スイッチの第１の入力端と一方が接続された第１のショートスイッチと、
この第１の選択スイッチの第２の入力端と接続された電圧源と、
入力端が前記第１の選択スイッチの出力端と接続された第１の信号処理回路と、
前記第２の入力端子と一方が接続された第２の容量と、
第１の入力端が前記第２の容量の他方と接続され、第２の入力端が前記電圧源と接続された第２の選択スイッチと、
この第２の選択スイッチの第１の入力端が接続された第２のショートスイッチと、
入力端が前記第２の選択スイッチの出力端と接続された第２の信号処理回路と、
一方が前記第１のショートスイッチの他方と接続され、他方が前記第２の信号処理回路の出力端と接続された第１の抵抗と、
一方が前記第２のショートスイッチの他方と接続され、他方が前記第１の信号処理回路の出力端と接続された第２の抵抗と、
第１の入力端が前記第１の信号処理回路の出力端と接続され、第２の入力端が前記第２の信号処理回路の出力端と接続され、出力端が出力端子と接続された第３の選択スイッチ回路とを備えたアナログスイッチ回路。
【請求項２】
前記第１及び第２のショートスイッチ並びに前記第１乃至第３の選択スイッチは相補型ＣＭＯＳトランジスタによるトランスファゲートから構成されていることを特徴とする請求項１に記載のアナログスイッチ回路。
【請求項３】
第１及び第２の入力端子と、
一端が前記第１の入力端子と接続された第１の容量と、
第１の入力端が前記第１の容量の他端と接続された第１の選択スイッチと、
入力端が前記第１の選択スイッチの出力端と接続された第１の信号処理回路と、
前記第１の選択スイッチの第２の入力端と接続された電圧源と、
一端が前記第２の入力端子と接続された第２の容量と、
第１の入力端が前記第２の容量の他端と接続され、第２の入力端が前記電圧源と接続された第２の選択スイッチと、
入力端が前記第２の選択スイッチの出力端と接続された第２の信号処理回路と、
一端が前記第１の選択スイッチの第１の入力端と接続され、他端が前記第２の信号処理回路の出力端と接続された第１のショートスイッチと、
一端が前記第２の選択スイッチの第１の入力端と接続され、他端が前記第１の信号処理回路の出力端と接続された第２のショートスイッチと、
第１の入力端が前記第１の信号処理回路の出力端と接続され、第２の入力端が前記第２の信号処理回路の出力端と接続され、出力端が出力端子と接続された第３の選択スイッチ回路とを備え、
前記第１及び第２のショートスイッチ並びに前記第１乃至第３の選択スイッチは相補型ＣＭＯＳトランジスタによるトランスファゲートから構成され、前記第１及び及び第２のショートスイッチを構成するトランスファゲートのオンインピーダンスは前記第１乃至第３の選択スイッチを構成するトランスファゲートよりも高いことを特徴とするアナログスイッチ回路。
【請求項４】
前記信号処理回路は、バッファ回路であることを特徴とする請求項１乃至請求項３のいずれか１項に記載のアナログスイッチ回路。
【請求項５】
第１の信号に対してバイアス電位を入力とする第２のバッファ回路の出力電圧にクランプするステップと、
第２の信号に対して前記バイアス電位を入力とする第１のバッファ回路の出力電圧にクランプするステップと、
前記第１のバッファ回路に前記第１の信号を入力し、前記第２のバッファ回路に前記第２の信号を入力するステップと、
前記第１の信号が入力した前記第１のバッファ回路の出力信号と、前記第２の信号が入力した前記第２のバッファ回路の出力信号とを選択するステップとを備えた信号処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の映像信号を高速に切り替えるアナログスイッチ回路に関する。
【０００２】
【従来の技術】
一般にテレビは映像発信局から映像信号を受信して、受信した映像信号をテレビ画面に表示している。
【０００３】
テレビ画面は映像信号を表示するだけでなく、テレビ画面の情報（例えば、局番や音量など）を視聴者に文字で知らせる機能を有している。また、映像信号を表示中にテレビのメニュー表示をすることもできる。このようにテレビの情報を映像発信局からの映像信号に被せて表示することができる。このようなテレビの処理をＯＳＤ（Ｏｎ  Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ）という。
【０００４】
また、テレビ画面（親画面）に小さな子画面を設け、２つの映像を親画面と子画面にそれぞれ表示して１つのテレビ画面で同時に２画像を見ることもできる機能を有したテレビもある。このようなテレビの処理をＰＩＰ（Ｐｉｃｔｕｒｅ  Ｉｎ  Ｐｉｃｔｕｒｅ）という。
【０００５】
このように画面に表示する画像は１つの映像信号のみを表示するのではなく、複数の映像を重ねて表示するような必要性もある。
【０００６】
そこで、アナログスイッチ回路を用いて、異なる映像信号を高速に切替えて複数の画像を画面表示する手法が用いられている。
【０００７】
例えば図６に示すアナログスイッチ回路は、第１の入力端子Ｖｉｎ１と第２の入力端子Ｖｉｎ２から異なる映像信号を入力する。第１の入力端子Ｖｉｎ１及び第２の入力端子Ｖｉｎ２から入力された信号は、それぞれ第１及び第２のクランプ回路を通って切替スイッチＳＷ３の第１及び第２の入力部１０２，１０３に入力される。切替スイッチＳＷ３は第１又は第２の映像信号を選択して出力端子Ｖｏにバッファ回路１０１を介して出力する。
【０００８】
第１及び第２のクランプ回路はそれぞれ、第１及び第２のクランプ容量Ｃ１，Ｃ２と第１及び第２のクランプ抵抗Ｒ１，Ｒ２、第１及び第２のクランプ回路のＯＮ／ＯＦＦを制御する第１及び第２のスイッチＳＷ１，ＳＷ２から構成されている。
【０００９】
第１及び第２の入力端子Ｖｉｎ１，Ｖｉｎ２から入力された映像信号は、第１及び第２のスイッチＳＷ１，ＳＷ２をＯＮすると、第１及び第２のクランプ回路が動作して、バイアス電位Ｖｂにクランプされる。
【００１０】
第１のクランプ回路と第２のクランプ回路は同じバイアス電位Ｖｂにクランプされるので、クランプ電位は同じである。この場合クランプ電位は映像信号の黒レベルの基準電位となるペデスタル電位とする。第１の映像信号と第２の映像信号を切替スイッチＳＷ３で切替えてもペデスタル電位の差がないので、切替えた後の映像の明るさが不自然に変化することはない。
【００１１】
しかし、近年の半導体集積回路の微細化に伴ってクランプ容量が小さく設計されると、バッファ回路１０１の入力容量が第１及び第２のクランプ容量Ｃ１，Ｃ２に対し無視できなくなり、入力容量に蓄積した電荷が映像信号の切替により、他方のクランプ容量に流れ込んでしまう。その結果、第１の映像信号と第２の映像信号の切替によって互いの信号を干渉するという問題が生じる。
【００１２】
この問題を解決するために図７に示すアナログスイッチ回路のように切替スイッチＳＷ３の第１及び第２の入力部１０７，１０８と第１及び第２のクランプ回路との間にそれぞれ第２及び第３のバッファ回路１０５，１０６を挿入する。これによって、第１のバッファ回路１０４の入力容量は、第２及び第３のバッファ回路１０５，１０６でドライブされ、第１のバッファ回路１０４の入力容量により互いの信号が干渉しないようにしている（例えば、特許文献１参照。）。
【００１３】
【特許文献１】
特開平６−２３７３９７号公報
【００１４】
【発明が解決しようとする課題】
しかし、バッファ回路は入出力間に電圧オフセットを有している。このバッファの電圧オフセットは総て一定値であることが望ましいが、バッファ毎に多少の違いが生じてしまう。
【００１５】
第１及び第２のクランプ回路でバイアス電位Ｖｂにクランプされた第１及び第２の映像信号は、それぞれ第２及び第３のバッファ回路１０５，１０６を介して切替スイッチＳＷ３の第１及び第２の入力端１０７，１０８に入力される。
【００１６】
ここで、第２のバッファ回路１０５の電圧オフセットをΔＶ２、第３のバッファ回路１０６の電圧オフセットをΔＶ３とすると、第１の入力端子Ｖｉｎ１から入力された信号はバイアス電位Ｖｂに第２のバッファ回路１０５の電圧オフセットΔＶ２を加えた電圧が第１のクランプ電位（Ｖｂ＋ΔＶ２）となる。また、第２の入力端子Ｖｉｎ２から入力された信号はバイアス電位Ｖｂに第３のバッファ回路１０６の電圧オフセットΔＶ３を加えた電圧が第２のクランプ電位（Ｖｂ＋ΔＶ３）となる。
【００１７】
第２のバッファ回路１０５の電圧オフセットΔＶ２と第３のバッファ回路１０６の電圧オフセットΔＶ３との電圧差をΔＶｐ（＝ΔＶ２−ΔＶ３）とすると、第１及び第２の映像信号を切替スイッチＳＷ３で切替えた際に、クランプ電位に電圧差ΔＶｐが生じる。すなわち、映像の黒レベルの基準電位となるペデスタル電位の差が生じてしまい、切替えた後の映像信号に明暗差が生じてしまう。
【００１８】
そこで、本発明は複数の映像信号のペデスタル電位を同一として、映像信号の切替えが行われてもペデスタル電位の違いを生じさせず、入力映像信号が互いに干渉しないアナログスイッチ回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために本発明の一態様によれば、第１及び第２の入力端子と、この第１の入力端子と一方が接続された第１の容量と、この第１の容量の他方と第１の入力端が接続された第１の選択スイッチと、この第１の選択スイッチの第１の入力端と一方が接続された第１のショートスイッチと、この第１の選択スイッチの第２の入力端と接続された電圧源と、入力端が前記第１の選択スイッチの出力端と接続された第１の信号処理回路と、前記第２の入力端子と一方が接続された第２の容量と、第１の入力端が前記第２の容量の他方と接続され、第２の入力端が前記電圧源と接続された第２の選択スイッチと、この第２の選択スイッチの第１の入力端が接続された第２のショートスイッチと、入力端が前記第２の選択スイッチの出力端と接続された第２の信号処理回路と、一方が前記第１のショートスイッチの他方と接続され、他方が前記第２の信号処理回路の出力端と接続された第１の抵抗と、一方が前記第２のショートスイッチの他方と接続され、他方が前記第１の信号処理回路の出力端と接続された第２の抵抗と、第１の入力端が前記第１の信号処理回路の出力端と接続され、第２の入力端が前記第２の信号処理回路の出力端と接続され、出力端が出力端子と接続された第３の選択スイッチ回路とを備えたアナログスイッチ回路が提供される。
【００２０】
また本発明の他の態様によれば、第１及び第２の入力端子と、一端が前記第１の入力端子と接続された第１の容量と、第１の入力端が前記第１の容量の他端と接続された第１の選択スイッチと、入力端が前記第１の選択スイッチの出力端と接続された第１の信号処理回路と、前記第１の選択スイッチの第２の入力端と接続された電圧源と、一端が前記第２の入力端子と接続された第２の容量と、第１の入力端が前記第２の容量の他端と接続され、第２の入力端が前記電圧源と接続された第２の選択スイッチと、入力端が前記第２の選択スイッチの出力端と接続された第２の信号処理回路と、一端が前記第１の選択スイッチの第１の入力端と接続され、他端が前記第２の信号処理回路の出力端と接続された第１のショートスイッチと、一端が前記第２の選択スイッチの第１の入力端と接続され、他端が前記第１の信号処理回路の出力端と接続された第２のショートスイッチと、第１の入力端が前記第１の信号処理回路の出力端と接続され、第２の入力端が前記第２の信号処理回路の出力端と接続され、出力端が出力端子と接続された第３の選択スイッチ回路とを備え、前記第１及び第２のショートスイッチ並びに前記第１乃至第３の選択スイッチは相補型ＣＭＯＳトランジスタによるトランスファゲートから構成され、前記第１及び及び第２のショートスイッチを構成するトランスファゲートのオンインピーダンスは前記第１乃至第３の選択スイッチを構成するトランスファゲートよりも高いことを特徴とするアナログスイッチ回路が提供される。
【００２１】
また他の態様によれば、第１の信号に対してバイアス電位を入力とする第２の信号処理回路の出力電圧にクランプするステップと、第２の信号に対して前記バイアス電位を入力とする第１の信号処理回路の出力電圧にクランプするステップと、前記第１の信号処理回路に前記第１の信号を入力し、前記第２の信号処理回路に前記第２の信号を入力するステップと、前記第１の信号が入力した前記第１の信号処理回路の出力信号と、前記第２の信号が入力した前記第２の信号処理回路の出力信号とを選択するステップとを備えた信号処理方法が提供される。
【００２２】
【発明の実施の形態】
本発明の実施形態にかかるアナログスイッチ回路の回路図を図１に示す。このアナログスイッチ回路の第１の入力端子Ｖｉｎ１及び第２の入力端子Ｖｉｎ２から信号を入力し、出力端子Ｖｏより信号が出力される。
【００２３】
第１の入力端子Ｖｉｎ１は第１のクランプ容量Ｃ１を介して、第１のショートスイッチＳＷ１の一端５と第２の選択スイッチＳＷ４の第１の入力端１２に接続される。第２の選択スイッチＳＷ４の第２の入力端１３は電圧源Ｖｂと接続されている。この電圧源Ｖｂの電位は、クランプ電位である。
【００２４】
第１のショートスイッチＳＷ１の出力端６はクランプ抵抗Ｒ１の一端と接続され、クランプ抵抗Ｒ１の他端は第２のバッファ回路３の出力端と接続されている。
【００２５】
第２の選択スイッチＳＷ４の出力端１４は第１のバッファ回路２の入力端と接続され、第１のバッファ回路２の出力端は第１の選択スイッチＳＷ３の第１の入力端９と接続される。
【００２６】
また、第２の入力端Ｖｉｎ２は第２のクランプ容量Ｃ２を介して、第２のショートスイッチＳＷ２の一端７と第３の選択スイッチＳＷ５の第１の入力端１５と接続される。第３の選択スイッチＳＷ５の第２の入力端１６は電圧源Ｖｂと接続されている。
【００２７】
第２のショートスイッチＳＷ２の他端８はクランプ抵抗Ｒ２の一端と接続され、クランプ抵抗Ｒ２の他端は第１のバッファ回路２の出力端と接続されている。
【００２８】
第３の選択スイッチＳＷ５の出力端１７は第２のバッファ回路３の入力端と接続され、第２のバッファ回路３の出力端は第１の選択スイッチＳＷ３の第２の入力端１０と接続される。
【００２９】
第１の選択スイッチＳＷ３の出力端１１は第３のバッファ回路４の入力端と接続され、第３のバッファ回路４の出力端は出力端子Ｖｏと接続される。
【００３０】
第１及び第２のショートスイッチＳＷ１，ＳＷ２の構成図を図２（ａ）、第１乃至第３の選択スイッチＳＷ３，ＳＷ４，ＳＷ５の構成図は図２（ｂ）に示す。
【００３１】
ショートスイッチは、ｎＭＯＳトランジスタＭ１とｐＭＯＳトランジスタＭ２とを組み合わせた相補型ＣＭＯＳトランジスタによるトランスファゲートから構成されている。
【００３２】
また、選択スイッチもｎＭＯＳトランジスタＭ３，Ｍ５とｐＭＯＳトランジスタＭ４，Ｍ６とを組み合わせた相補型ＣＭＯＳトランジスタによるトランスファゲートから構成されている。
【００３３】
図２に示すような相補型ＣＭＯＳトランジスタによるトランスファゲートは、ｎＭＯＳ１個のトランスファゲートと比較して信号によるオンインピーダンスの変化が少なく、トランスファゲート制御パルスが信号に与える影響が少ないという特徴を有している。
【００３４】
次に、第１及び第２の入力端子Ｖｉｎ１，Ｖｉｎ２に入力される１ライン分の第１及び第２の映像信号の波形の一例を図３に示す。
【００３５】
水平同期信号の直後の期間がベデスタル期間である。ペデスタル期間では常に所定のペデスタル電位を保つようになっている。ペデスタル電位は黒レベルを決定し、暗い画面に対応する映像信号や明るい画面の映像信号においても一定レベルとなっており、このペデスタル電位が異なると映像画像の明るさに違いが生じる。
【００３６】
ペデスタル期間後は絵柄期間となり、この絵柄期間の信号が画面表示される実際の映像信号である。映像の明るさは、前述したペデスタル電位に対する絵柄期間の電位により決まる。
【００３７】
図１に示すアナログスイッチ回路１の信号処理を図４に示すフローチャートを用いて説明する。
【００３８】
初めに、第１及び第２の入力端子Ｖｉｎ１，Ｖｎｉ２にそれぞれ第１及び第２の映像信号が入力される（ステップ１）。
【００３９】
次に、第１及び第２のショートスイッチＳＷ１，ＳＷ２をＯＮにする。更に、第２及び第３の選択スイッチＳＷ４，ＳＷ５はバイアス電位Ｖｂ側（第２の入力端１３，１６）を選択することをペデスタル期間の間に行う（ステップ２）。
【００４０】
ステップ２によって、第１及び第２の入力端子Ｖｉｎ１，Ｖｉｎ２から入力された第１及び第２の映像信号はクランプされている。
【００４１】
第１のクランプ回路１８は、第１のショートスイッチＳＷ１がＯＮすることによって第１のクランプ容量Ｃ１、第１のクランプ抵抗Ｒ１から構成され、バイアス電位Ｖｂを入力電圧とする第２のバッファ回路３の出力電圧にクランプする。
【００４２】
また、第２のクランプ回路１９は、第２のショートスイッチＳＷ２がＯＮすることによって第２のクランプ容量Ｃ２、第２のクランプ抵抗Ｒ２から構成され、バイアス電位Ｖｂを入力電圧とする第１のバッファ回路２の出力電圧にクランプする。
【００４３】
ここで、第１のバッファ回路２の電圧オフセットをΔＶ１、第２のバッファ回路３の電圧オフセットをΔＶ２とする。
【００４４】
第１のクランプ回路１８は、バイアス電位Ｖｂに第２のバッファ回路３の電圧オフセットΔＶ２を加算したＶｂ＋ΔＶ２にクランプされる。また、第２のクランプ回路１９は、バイアス電位Ｖｂに第１のバッファ回路２の電圧オフセットΔＶ１を加算したＶｂ＋ΔＶ１にクランプされる。
【００４５】
したがって、ペデスタル期間の第１の映像信号の第１のクランプ電位はＶｂ＋ΔＶ２、第２の映像信号の第２のクランプ電位はＶｂ＋ΔＶ１となる。
【００４６】
次に、第１及び第２のショートスイッチＳＷ１，ＳＷ２をＯＦＦにする。更に、第２の選択スイッチＳＷ４を第１の入力端子Ｖｉｎ１側、第３の選択スイッチＳＷ５を第２の入力端子Ｖｉｎ２側（第１の入力端１２，１５）を選択する（ステップ３）。
【００４７】
第１の映像信号は第１の選択スイッチＳＷ３の第１の入力端９に達するまでに第１のクランプ電位Ｖｂ＋ΔＶ２にクランプされ、第１のバッファ回路２を介するので第１のバッファ回路２の電圧オフセットΔＶ１が加算されることになる。すなわち、第１の映像信号の黒レベル基準電圧はＶｂ＋ΔＶ１＋Δ２となる。
【００４８】
また、第２の映像信号は第１の選択スイッチＳＷ３の第２の入力端１０に達するまでに第２のクランプ電位Ｖｂ＋ΔＶ１にクランプされ、第２のバッファ回路３を介するので第２のバッファ回路３の電圧オフセットΔＶ２が加算されることになる。すなわち、第２の映像信号の黒レベル基準電圧もＶｂ＋ΔＶ１＋ΔＶ２となる。
【００４９】
第１の選択スイッチＳＷ３の入力端９，１０に達するまでに第１の映像信号の黒レベル基準電圧も第２の映像信号の黒レベル基準電圧も共に同じ電位（Ｖｂ＋ΔＶ１＋ΔＶ２）になる。
【００５０】
次に、第１の選択スイッチＳＷ３を制御する（ステップ４）。第１の入力端９側を選択すると第１の映像信号を出力し、第２の入力端１０側を選択すると第２の映像信号を出力する。
【００５１】
選択された第１又は第２の映像信号は第１の選択スイッチＳＷ３の出力端１１から第３のバッファ回路４を介して出力端子Ｖｏから出力される。
【００５２】
前述したように図１に示すアナログスイッチ回路１によると、ペデスタル期間における第１のクランプ回路１８による第１のクランプ電位Ｖｂ＋ΔＶ２と、第２のクランプ回路１９による第２のクランプ電位Ｖｂ＋ΔＶ１は異なる。
【００５３】
しかし、第１の映像信号は第１のバッファ回路２を必ず介するので、第１の映像信号の出力は第１のクランプ電位に第１のバッファ回路２の電圧オフセットを加算した信号となる。
【００５４】
また、第２の映像信号は第２のバッファ回路３を必ず介するので、第２の映像信号の出力は第２のクランプ電位に第２のバッファ回路３の電圧オフセットを加算した信号になる。
【００５５】
アナログスイッチ回路１によって最終的な黒レベルの基準電圧は、第１及び第２の映像信号共にＶｂ＋ΔＶ１＋ΔＶ２になるので、第１の選択スイッチＳＷ３によって第１の映像信号と第２の映像信号の切替えを行っても黒レベルの基準に違いが生じない。
【００５６】
したがって、１ラインの走査中に２つの映像信号の切替えを行っても映像の明るさは不自然に変動することがない。
【００５７】
また、第１の選択スイッチＳＷ３に入力される第１及び第２の映像信号はそれぞれ第１及び第２のバッファ回路２，３を介するので、第３のバッファ回路４の入力容量に起因する信号間の干渉もなく、選択された映像信号が選択されていない映像信号の影響を受けることなく出力することができる。
【００５８】
仮にアナログスイッチ回路１の第１のバッファ回路２と第２のバッファ回路３の電圧オフセットに差異が生じてもこの差異に影響されること無く２つの映像信号の切替えを行うことができる。
【００５９】
従来技術においては、バッファ回路の電圧オフセットの差異が大きくなるにつれて映像切替時の黒レベルの違いが顕著になってしまい、映像の明るさが変動することがあった。本実施形態のアナログスイッチ回路を用いることによってバッファ回路の電圧オフセットの影響を受けないため、電圧オフセットの差異が生じたことによる映像の明るさの変動を防止することができる。
【００６０】
前述した実施形態では２つの映像信号を一画面に表示するためのアナログスイッチ回路１の説明をしたが、本発明のアナログスイッチ回路を用いることによって３つ以上の映像信号を一画面に表示することもできる。
【００６１】
例えば図５は、第１の入力端子Ｖｉｎ１から親画面に表示する第１の映像信号、第２の入力端Ｖｉｎ２から子画面に表示する第２の映像信号、第３の入力端子Ｖｉｎ３から文字表示するための文字信号を入力した場合に信号の切替えを行うためのアナログスイッチ回路である。
【００６２】
第１の選択スイッチＳＷ３で第１の映像信号と第２の映像信号の選択をし、第４の選択スイッチＳＷ９で第１の選択スイッチＳＷ３で選択された第１又は第２の映像信号と第３の映像信号の選択をしている。
【００６３】
図５の点線で囲まれた回路１は図１のアナログスイッチ回路（以下、「２選択スイッチ回路」という。）１である。
【００６４】
２選択スイッチ回路１の出力部に対して直列に接続された第３のクランプ回路３２は２選択スイッチ回路１において選択された映像信号を再度クランプするクランプ回路である。
【００６５】
また、第４のクランプ回路３３は、第３の入力端子Ｖｉｎ３から第３の映像信号をクランプするクランプ回路である。第４のクランプ回路３３のクランプ抵抗Ｒ４は２選択スイッチ回路１の出力部とクランプ容量Ｃ３、第６のバッファ回路３４を介して接続されている。
【００６６】
第６のバッファ回路３４の電圧オフセットをΔＶ３、第４のバッファ回路２０の電圧オフセットをΔＶ４とする。
【００６７】
第５の選択スイッチＳＷ８はバイアス電位Ｖｂを選択すると、第３のクランプ回路３２によるクランプ電位はＶｂ＋ΔＶ４である。
【００６８】
一方、第６の選択スイッチＳＷ１０はバイアス電位Ｖｂを選択すると、第４のクランプ回路３３によるクランプ電位は、２選択スイッチ回路１中の第１の選択スイッチＳＷ３で選択された信号が第１の映像信号の場合はＶｂ＋ΔＶ１＋ΔＶ３、第１の選択スイッチＳＷ３が第２の映像信号を選択した場合はＶｂ＋ΔＶ２＋ΔＶ３である。
【００６９】
２選択スイッチ回路１で選択された第１又は第２の映像信号が第４の選択スイッチＳＷ９の第１の入力端２９に達するまでに第３のクランプ電位Ｖｂ＋Δ４が加算されることになる。すなわち、第１又は第２の映像信号はＶｂ＋（Δ１又はΔＶ２）＋ΔＶ３＋ΔＶ４の電圧が加算される。
【００７０】
また、第３の映像信号は第４の選択スイッチＳＷ９の第２の入力端３０に達するまで第４のクランプ電位Ｖｂ＋（ΔＶ１又はΔＶ２）＋ΔＶ３と第４のバッファ回路２０を介するので第４のバッファ回路２０の電圧オフセットΔＶ４が加算されることになる。すなわち、第３の映像信号はＶｂ＋（ΔＶ１又はΔＶ２）＋ΔＶ３＋ΔＶ４の電圧が加算される。
【００７１】
したがって、第４の選択スイッチＳＷ９の入力端２９，３０に達する２つの映像信号は電圧オフセットは生じることは無く、映像の明るさが不自然になることは無い。
【００７２】
このように、本発明のアナログスイッチ回路を用いると３以上の複数の映像信号の明るさを不自然に変えることなく一画面に表示することができる。
【００７３】
なお、本実施形態ではショートスイッチ、選択スイッチ共に図２に示す相補型ＣＭＯＳトランスファゲートを用いたがこれに限らず、ｎＭＯＳトランジスタ等の他のスイッチ回路を用いてもよい。
【００７４】
また、アナログスイッチ回路の回路規模を小さくするために、ショートスイッチＳＷ１，ＳＷ２，ＳＷ６，ＳＷ７のオンインピーダンスを高くすることによって、クランプ回路のクランプ抵抗を除去することができる。通常抵抗は比較的大きな面積を要するので、回路規模の縮小には有利である。ショートスイッチのオンインピーダンスを高くするためには、例えばトランスファゲートのゲート幅を短くすることやゲート長を長くすることが考えられる。
【００７５】
また、本実施形態では映像信号を増幅するためにバッファ回路を用いたが、これに限定されず、アンプ回路等の他の信号処理回路を用いてもよい。
【００７６】
【発明の効果】
以上詳述したように本発明は、複数の映像信号のペデスタル電位を同一として、映像信号の切替えが行われてもペデスタル電位の違いを生じさせないアナログスイッチ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるアナログスイッチ回路の回路図である。
【図２】図１のアナログスイッチ回路のショートスイッチ及び選択スイッチの構成図である。
【図３】図１のアナログスイッチ回路に入力される１ライン分の映像信号の波形図である。
【図４】図１のアナログスイッチ回路の動作時のフローチャートである。
【図５】本発明の実施形態にかかるアナログスイッチ回路の回路図の変形例である。
【図６】従来技術のアナログスイッチ回路の一例を示した回路図である。
【図７】従来技術のアナログスイッチ回路の一例を示した回路図である。
【符号の説明】
ＳＷ１，ＳＷ２，ＳＷ６，ＳＷ７・・・ショートスイッチ
ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ８，ＳＷ９，ＳＷ１０・・・選択スイッチ
Ｃ１，Ｃ２，Ｃ３，Ｃ４・・・クランプ容量
Ｒ１，Ｒ２，Ｒ３，Ｒ４・・・クランプ抵抗
Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３・・・入力端子
Ｖｂ・・・バイアス電位
１・・・アナログスイッチ回路
２・・・第１のバッファ回路
３・・・第２のバッファ回路
４・・・第３のバッファ回路
５，７，２２，２４・・・ショートスイッチの一端
６，８，２３，２５・・・ショートスイッチの他端
９，１２，１５，２６，２９，３５・・・選択スイッチの第１の入力端
１０，１３，１６，２７，３０，３６・・・選択スイッチの第２の入力端
１１，１４，１７，２８，３１，３７・・・選択スイッチの出力端
１８・・・第１のクランプ回路
１９・・・第２のクランプ回路
２０・・・第４のバッファ回路
２１・・・第５のバッファ回路
３２・・・第３のクランプ回路
３３・・・第４のクランプ回路
３４・・・第６のバッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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