(57)【要約】【課題】駆動パルス波形を改善し、輝度や発光効率を向上することができる表示パネルの駆動装置を提供する。【解決手段】インダクタを含む正逆電流路を択一的に形成する共振回路と、共振回路の出力端を選択的に電源電位にクランプする第１スイッチ及び共振回路の出力端を選択的に接地電位にクランプする第２スイッチとを含むクランプ回路と、を有し、第１駆動パルスを発生してこれを出力ラインに印加する第１駆動パルス生成部と、第２駆動パルスを発生してこれを行電極群に印加する第２駆動パルス生成部と、第１駆動回路発生部によって行電極群に第１駆動パルスが印加されている間においてはオン状態となって出力ラインと行電極群とを接続し、かつ第２駆動パルス生成部によって行電極群に第２駆動パルスが印加されている間においてはオフ状態となり出力ラインと行電極間の接続を遮断するマスク回路とを備え、クランプ回路及びマスク回路とをモジュール化した。【選択図】  図５
2004271672.tif 000002
【特許請求の範囲】
【請求項１】
行電極群と、前記行電極群と交差して配列された列電極群と、前記行電極群と前記列電極群との各交点の各々に配置された容量性発光素子とを有する表示パネルを駆動するために、前記行電極群に第１駆動パルス及び第２駆動パルスを印加する駆動装置であって、
インダクタを含む正逆電流路を択一的に形成する共振回路と、前記共振回路の出力端を選択的に電源電位にクランプする第１スイッチ及び前記共振回路の出力端を選択的に接地電位にクランプする第２スイッチとを含むクランプ回路と、を有し、前記第１駆動パルスを発生してこれを出力ラインに印加する第１駆動パルス生成部と、
前記第２駆動パルスを発生してこれを前記行電極群に印加する第２駆動パルス生成部と、
前記第１駆動回路発生部によって前記行電極群に前記第１駆動パルスが印加されている間においてはオン状態となって前記出力ラインと前記行電極群とを接続し、かつ前記第２駆動パルス生成部によって前記行電極群に前記第２駆動パルスが印加されている間においてはオフ状態となり前記出力ラインと前記行電極間の接続を遮断するマスク回路とを備え、
前記クランプ回路及び前記マスク回路とをモジュール化したことを特徴とする表示パネルの駆動装置。
【請求項２】
前記第２駆動パルスは前記第１駆動パルスの極性とは異なる極性を有することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記第２駆動パルスは前記第１駆動パルスの電圧値よりも高い電圧値を有することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
前記第１駆動パルスは維持パルスであり、前記第２駆動パルスはリセットパルスであることを特徴とする請求項１記載の表示パネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、プラズマディスプレイパネル等の表示パネルの駆動装置に関する。
【０００２】
【従来の技術】
プラズマディスプレイパネルを駆動するための従来の駆動装置としては、次の特許文献１に示されたものがある。
【０００３】
【特許文献１】
特開平１１−７３１５６号公報
特許文献１に示された駆動装置は、ＡＣ（交流放電）型のプラズマディスプレイパネル（以下、ＰＤＰと称する）を駆動するものである。ＰＤＰにおいては、行電極対をなす行電極Ｙ１〜Ｙｎ及び行電極Ｘ１〜Ｘｎ（ｎは行数）と、その行電極対に直交し、かつ誘電体層及び放電空間を挟んで列電極Ｄ１〜Ｄｍ（ｍは列数）とが形成されている。行電極対と列電極との交差部各々に放電セルが形成される。放電セルはＰＤＰ画面のｍ×ｎの画素をなすものである。
【０００４】
かかるＰＤＰの駆動装置は、供給された映像信号を１画素毎のＮビットの画素データに変換し、これをＰＤＰにおける１行分毎にｍ個の画素データパルスに変換してＰＤＰの列電極Ｄ１〜Ｄｍ各々に印加する。更に、駆動装置は、所定のタイミングにて、リセットパルスＲＰＸ、リセットパルスＲＰＹ、走査パルスＳＰ、維持パルスＩＰＸ、維持パルスＩＰＹ、及び消去パルスＥＰ各々を含んだ行電極駆動信号を発生し、これをＰＤＰの行電極対（Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎ）に印加する。リセットパルスＲＰＸ及びＲＰＹはリセット行程に発生され、リセットパルスの印加によりＰＤＰの全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。走査パルスＳＰは画素データ書込行程に発生され、走査パルスＳＰが供給された行電極上の放電セルに画素データパルスが供給される。これによって放電セルの放電が維持されるか否かが決定される。画素データパルスに応じて放電が維持される放電セルの壁電荷はそのまま維持されるが、放電が維持されない放電セルの壁電荷は消去される。維持パルスＩＰＸ及びＩＰＹは維持放電行程に発生され、放電が維持される放電セルにおいて維持パルスＩＰＸ及びＩＰＹの行電極への印加によって放電が行われる。消去パルスＥＰは消去行程に発生され、消去パルスＥＰの行電極への印加によって放電セルの壁電荷が消去される。
【０００５】
図１は特許文献１に示された駆動装置において行電極Ｙ１〜Ｙｎのために上記のリセットパルスＲＰＹ及び維持パルスＩＰＹを発生するパルス回路を示している。このパルス回路は維持パルス発生回路１２０、リセットパルス発生回路１３０及びスイッチ素子としてのＰチャネル型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＱ７とからなる。
【０００６】
リセットパルス発生回路１３０内では、リセット行程期間中に図２に示すように、外部からの論理レベル”１”のゲート信号ＧＴ５に応じてＭＯＳトランジスタＱ５がオン状態となる。これにより、直流電源Ｂ２の負側端子の負の電位がトランジスタＱ５及び抵抗Ｒ１を介してライン３００上に印加されて、負電圧のリセットパルスＲＰＹがＰＤＰの行電極Ｙ１〜Ｙｎに印加される。抵抗Ｒ１の作用により、リセットパルスＲＰＹのフロントエッジ部の波形はなだらかになる。また、ＭＯＳトランジスタＱ７には、論理レベル”１”のゲート信号ＧＴ７が供給されているので、ＭＯＳトランジスタＱ７はオフ状態にある。よって、少なくともリセットパルスＲＰＹが発生している期間中は、ライン２００及びライン３００間は遮断された状態になる。
【０００７】
維持パルス発生回路１２０においては、維持放電行程期間中に図２に示すように、ゲート信号ＧＴ３の論理レベルが”０”〜”１”〜”０”、ゲート信号ＧＴ３の論理レベルが”１”〜”０”〜”１”、更にゲート信号ＧＴ２の論理レベルが”０”〜”１”〜”０”へと順次切り替わることにより、正電圧の維持パルスＩＰＹが発生する。すなわち、先ず、論理レベル”１”のゲート信号ＧＴ３に応じて、ＭＯＳトランジスタＱ３がオン状態となり、コンデンサＣ１に蓄積されていた電荷に応じた電流がＭＯＳトランジスタＱ３、ダイオードＤ２、及びコイルＬ２を介してライン２００上に流れ込む。このときＭＯＳトランジスタＱ７には論理レベル”０”のゲート信号ＧＴ７が供給されているので、ＭＯＳトランジスタＱ７はオン状態にあり、ライン２００及び３００間が接続される。これにより、ライン３００上、すなわちＰＤＰの行電極Ｙ１〜Ｙｎのレベルは、徐々に上昇して行く。これが維持パルスＩＰＹの立ち上がり部分である。次に、論理レベル”１”のゲート信号ＧＴ１に応じて、ＭＯＳトランジスタＱ１がオン状態となる。これにより、直流電源Ｂ１の正側端子の正電位がライン２００及びＭＯＳトランジスタＱ７を介してライン３００上に印加されて、所定の正電圧の維持パルスＩＰＹとなる。次に、論理レベル”１”のゲート信号ＧＴ２に応じてＭＯＳトランジスタＱ２がオン状態となる。これにより、ＰＤＰに帯電されていた電荷に応じた電流がＭＯＳトランジスタＱ２、ダイオードＤ１、及びコイルＬ１を介してコンデンサＣ１に流れ込む。かかるコンデンサＣ１の充電動作により、ＰＤＰの行電極Ｙ１〜Ｙｎのレベルは徐々に下降して行き、維持パルスＩＰＹは消滅する。
【０００８】
【発明が解決しようとする課題】
壁電荷が形成された放電セルでは、維持放電行程期間において維持パルスが印加されると、維持放電が生じ、上記したように電源Ｂ１からトランジスタＱ１及びトランジスタＱ７を介して行電極に放電電流が流れる。
その放電電流が瞬間的に流れて停止すると、トランジスタＱ１から行電極までのライン２００及び３００を含む電流路における配線パターンのインダクタンス成分により、逆起電力が発生し、電圧が振動し、駆動パルス波形にリップルが生じ、輝度や発光効率が悪化するという問題があった。
【０００９】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、駆動パルス波形を改善し、輝度や発光効率を向上することができる表示パネルの駆動装置を提供することが本発明の目的である。
【００１０】
【課題を解決するための手段】
請求項１に係る発明の駆動装置は、行電極群と、前記行電極群と交差して配列された列電極群と、前記行電極群と前記列電極群との各交点の各々に配置された容量性発光素子とを有する表示パネルを駆動するために、前記行電極群に第１駆動パルス及び第２駆動パルスを印加する駆動装置であって、インダクタを含む正逆電流路を択一的に形成する共振回路と、前記共振回路の出力端を選択的に電源電位にクランプする第１スイッチ及び前記共振回路の出力端を選択的に接地電位にクランプする第２スイッチとを含むクランプ回路と、を有し、前記第１駆動パルスを発生してこれを出力ラインに印加する第１駆動パルス生成部と、前記第２駆動パルスを発生してこれを前記行電極群に印加する第２駆動パルス生成部と、前記第１駆動回路発生部によって前記行電極群に前記第１駆動パルスが印加されている間においてはオン状態となって前記出力ラインと前記行電極群とを接続し、かつ前記第２駆動パルス生成部によって前記行電極群に前記第２駆動パルスが印加されている間においてはオフ状態となり前記出力ラインと前記行電極間の接続を遮断するマスク回路とを備え、前記クランプ回路及び前記マスク回路とをモジュール化したことを特徴としている。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図３は、本発明を適用したプラズマディスプレイ（ＰＤＰ）装置の構成を示している。図３に示したＰＤＰ装置は、Ａ／Ｄ変換器１と、駆動制御回路２と、データ変換回路３と、メモリ４と、アドレスドライバ６と、第１サスティンドライバ７と、第２サスティンドライバ８と、ＰＤＰ１０とからなる。
【００１２】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じてアナログの入力映像信号をサンプリングし、サンプリングした映像信号を１画素毎に例えば８ビットの画素データＤに変換し、その画素データＤをデータ変換回路３に供給する。
駆動制御回路２は、入力映像信号中の水平及び垂直同期信号に同期して、Ａ／Ｄ変換器１に対する上記のクロック信号、及びメモリ４に対する書込・読出し信号を発生する。また、駆動制御回路２は、図４に示す発光駆動フォーマットに従ってＰＤＰ１０を階調駆動する各種のスイッチング信号を発生して、アドレスドライバ６、第１サスティンドライバ７、第２サスティンドライバ８の各々に供給する。
【００１３】
データ変換回路３は、８ビットの画素データＤを、１４ビットの変換画素データ（表示画素データ）ＨＤに変換し、変換された画素データＨＤをメモリ４に供給する。
メモリ４は、駆動制御回路２から供給される書込信号に従って上記変換画素データＨＤを順次書き込む。この書込動作により１画面（ｍ列×ｎ行）分の書込が終了すると、メモリ４は、この１画面分の変換画素データＨＤ１，１〜ＨＤｍ，ｎを各ビット桁毎に分割して読み出し、読み出した変換画素データを１表示ライン毎にアドレスドライバ６に供給する。
【００１４】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、メモリ４から読み出された１表示ライン分の変換画素データの各ビットの論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらの画素データパルスをＰＤＰ１０の対応する列電極Ｄ１〜Ｄｍに印加する。
第１及び第２サスティンドライバ７，８は、駆動制御回路２から供給されたタイミング信号の応じて、各種駆動パルスを生成し、これらのパルスをＰＤＰ１０の行電極Ｘ１〜Ｘｎ、Ｙ１〜Ｙｎに印加する。
【００１５】
ＰＤＰ１０は、ｍ個の列電極Ｄ１〜Ｄｍと、その列電極と交差して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。ＰＤＰ１０では、一対の行電極（Ｘ１，Ｙ１）、（Ｘ２，Ｙ２）、……（Ｘｎ，Ｙｎ）各々が１表示ラインに対応している。すなわち、ＰＤＰ１０における第１行目（第１表示ライン）の行電極対は（Ｘ１，Ｙ１）であり、第ｎ行目（第ｎ表示ライン）の行電極対は（Ｘｎ，Ｙｎ）である。列電極Ｄ１〜Ｄｍ及び行電極対（Ｘ１，Ｙ１）〜（Ｘｎ，Ｙｎ）は、それぞれ誘電体層で被覆され、列電極Ｄ１〜Ｄｍは、交差部で放電空間を介して行電極対（Ｘ１，Ｙ１）〜（Ｘｎ，Ｙｎ）と対向している。各放電空間にはキセノン（Ｘｅ）などの放電ガスが封入され、行電極対（Ｘ１，Ｙ１）〜（Ｘｎ，Ｙｎ）と列電極Ｄ１〜Ｄｍとの各交差部には、表示画素を担う放電セルが形成されている。このようにして、放電セルはマトリクス状に配列された構造を採るものである。
【００１６】
図５は第１及び第２サスティンドライバ７，８の内部構成を示している。すなわち、第１及び第２サスティンドライバ７、８と、行電極対（Ｘｉ、Ｙｉ）及び列電極Ｄｊとによって形成される放電セルとの構成を詳細に示すものである。なお、１≦ｉ≦ｎ，１≦ｊ≦ｍである。電極ＸｊとＹｊとの間は負荷容量Ｃ０として作用するようになっている。
【００１７】
図５に示すように、第１サスティンドライバ７は、リセットパルスＲＰＸを発生するリセットパルス発生回路ＲＸと、３つのスイッチ素子を有するスイッチモジュールＳＷＸと、維持パルスＩＰＸを発生する維持パルス発生回路ＩＸとからなる。
維持パルス発生回路ＩＸは、共振回路であり、コンデンサＣ１１、スイッチ素子Ｓ１１，Ｓ１２、コイル（インダクタ）Ｌ１１，Ｌ１２及びダイオードＤ１１，Ｄ１２からなる。スイッチ素子Ｓ１１、ダイオードＤ１１及びコイルＬ１１はその順に直列に接続され、ダイオードＤ１１のアノードがコイルＬ１１側に位置するように極性の向きは定められている。コイルＬ１２、ダイオードＤ１２及びスイッチ素子Ｓ１２はその順に直列に接続され、ダイオードＤ１２のアノードがコイルＬ１２側に位置するようにされている。更に、その２つの直列回路は並列に接続されている。すなわち、スイッチ素子Ｓ１１の一端とコイルＬ１２の一端とが接続され、コイルＬ１１の一端とスイッチ素子Ｓ１２の一端とが接続されている。そのコイルＬ１１とスイッチ素子Ｓ１２との接続ラインはコンデンサＣ１１を介してアース接続されている。スイッチ素子Ｓ１１とコイルＬ１２との接続ラインは維持パルス発生回路ＩＸの入出力となっており、スイッチモジュールＳＷＸに接続されている。
【００１８】
スイッチモジュールＳＷＸは３つのスイッチ素子Ｓ１３〜Ｓ１５からなるモジュールであり、第１サスティンドライバ７の回路基板とは独立した回路基板上にスイッチ素子Ｓ１３〜Ｓ１５は形成されている。そのスイッチ素子Ｓ１３〜Ｓ１５各々の一端は共通接続され、それがスイッチモジュールＳＷＸの１つの外部接続端子となっている。その共通接続のラインは維持パルス発生回路ＩＸの入出力端子に接続されている。スイッチ素子Ｓ１３〜Ｓ１５各々の他端もスイッチモジュールＳＷＸの外部接続端子となっている。スイッチ素子Ｓ１３の他端は直流電源Ｂ１１の正出力端子に接続されている。直流電源Ｂ１１は直流電圧ＶＳを出力する。直流電源Ｂ１１の負出力端子はアース接続されている。スイッチ素子Ｓ１４の他端もアース接続されている。外部接続端子のスイッチ素子Ｓ１５の他端はリセットパルス発生回路ＲＸを介して行電極対Ｘｉに接続されている。
【００１９】
スイッチ素子Ｓ１３，Ｓ１４及び直流電源Ｂ１１がクランプ回路を構成し、スイッチ素子Ｓ１５がマスク回路を構成する。
リセットパルス発生回路ＲＸは抵抗Ｒ１１、スイッチ素子Ｓ１７及び直流電源Ｂ１２からなる。抵抗Ｒ１１、スイッチ素子Ｓ１７及び直流電源Ｂ１２はその順に直列に接続されている。すなわち、行電極対Ｘｉとの接続ライン３０とアースとの間にそれらは直列接続されている。直流電源Ｂ１２は直流電圧ＶＲＸを出力する。直流電源Ｂ１２の負出力端子がスイッチ素子Ｓ１７に接続され、正出力端子がアース接続されている。
【００２０】
第２サスティンドライバ８は、リセットパルスＲＰＹを発生するリセットパルス発生回路ＲＹと、走査パルスＳＰを発生する走査パルス発生回路ＳＹと、３つのスイッチ素子を有するスイッチモジュールＳＷＹと、維持パルスＩＰＹを発生する維持パルス発生回路ＩＹとからなる。
維持パルス発生回路ＩＹは、共振回路であり、コンデンサＣ２１、スイッチ素子Ｓ２１，Ｓ２２、コイル（インダクタ）Ｌ２１，Ｌ２２及びダイオードＤ２１，Ｄ２２からなる。スイッチ素子Ｓ２１、ダイオードＤ２１及びコイルＬ２１はその順に直列に接続され、ダイオードＤ２１のアノードがコイルＬ２１側に位置するように極性の向きは定められている。コイルＬ２２、ダイオードＤ２２及びスイッチ素子Ｓ２２はその順に直列に接続され、ダイオードＤ２２のアノードがコイルＬ２２側に位置するように極性の向きは定められている。更に、その２つの直列回路は並列に接続されている。すなわち、スイッチ素子Ｓ２１の一端とコイルＬ２２の一端とが接続され、コイルＬ２１の一端とスイッチ素子Ｓ２２の一端とが接続されている。そのコイルＬ２１とスイッチ素子Ｓ２２との接続ラインはコンデンサＣ２１を介してアース接続されている。スイッチ素子Ｓ２１とコイルＬ２２との接続ラインは維持パルス発生回路ＩＹの入出力となっており、スイッチモジュールＳＷＹに接続されている。
【００２１】
スイッチモジュールＳＷＹは３つのスイッチ素子Ｓ２３〜Ｓ２５からなるモジュールであり、第２サスティンドライバ８の回路基板とは独立した回路基板上にスイッチ素子Ｓ２３〜Ｓ２５は形成されている。スイッチ素子Ｓ２３〜Ｓ２５各々の一端は共通接続され、それがスイッチモジュールＳＷＹの１つの外部接続端子となっている。その共通接続のラインは維持パルス発生回路ＩＹの入出力端子に接続されている。スイッチ素子Ｓ２３〜Ｓ２５各々の他端もスイッチモジュールＳＷＹの外部接続端子となっている。スイッチ素子Ｓ２３の他端は直流電源Ｂ１３の正出力端子に接続されている。直流電源Ｂ１３は直流電圧ＶＳを出力する。直流電源Ｂ１３の負出力端子はアース接続されている。スイッチ素子Ｓ２４の他端もアース接続されている。外部接続端子のスイッチ素子Ｓ２５の他端はリセットパルス発生回路ＲＹを介して走査パルス発生回路ＳＹに接続されている。
【００２２】
スイッチ素子Ｓ２３，Ｓ２４及び直流電源Ｂ１３がクランプ回路を構成し、スイッチ素子Ｓ２５がマスク回路を構成する。
リセットパルス発生回路ＲＹは、抵抗Ｒ２１、スイッチ素子Ｓ２６及び直流電源Ｂ１４からなる。抵抗Ｒ２１、スイッチ素子Ｓ２６及び直流電源Ｂ１４はその順に直列に接続されている。すなわち、走査パルス発生回路ＳＹとの接続ライン２０とアースとの間にそれらは直列接続されている。直流電源Ｂ１４は直流電圧ＶＲＹを出力する。直流電源Ｂ１４の正出力端子がスイッチ素子Ｓ２６に接続され、負出力端子がアース接続されている。
【００２３】
走査パルス発生回路ＳＹは、スイッチ素子Ｓ２７，Ｓ２８、ダイオードＤ２３，Ｄ２４及び直流電源Ｂ１５からなる。スイッチ素子Ｓ２７の一端は接続ライン２０及び電源Ｂ１５の正出力端子に接続され、他端はスイッチ素子Ｓ２８及び行電極対Ｙｉへの接続ライン４０に接続されている。更に、スイッチ素子Ｓ２７にはダイオードＤ２３が並列に接続され、スイッチ素子Ｓ２８はダイオードＤ２４が並列に接続されている。ダイオードＤ２３のアノード及びダイオードＤ２４のカソードは接続ライン４０に接続されている。電源Ｂ１５は直流電圧Ｖｈを出力し、その正出力端子は上記のように接続ライン２０に接続され、負出力端子はスイッチ素子Ｓ２８とダイオードＤ２４のアノードとの接続ラインに接続されている。
【００２４】
また、接続ライン２０及び３０の各々には図５に示すようにパターンインピーダンスＬ０が生じているとする。
上記のスイッチ素子Ｓ１１〜Ｓ１５、Ｓ１７、Ｓ２１〜Ｓ２８のオンオフは駆動制御回路２から出力されるスイッチング信号に応じて制御される。図５の各スイッチ素子の矢印が制御回路２からのスイッチング信号を受け入れる制御信号端子である。
【００２５】
かかる第１及び第２サスティンドライバ７，８によるＰＤＰ１０の駆動について説明する。
図６は、図４の発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７、第２サスティンドライバ８の各々からＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加される各種駆動パルスの印加タイミングを示している。
【００２６】
図６に示す例では、１フィールドの表示期間を、図４に示したように１４個のサブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰ１０に対する駆動を行なう。各サブフィールドでは、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行なって発光または非発光の設定を行う画素データ書込行程Ｗｃと、発光モードに設定された放電セルのみを発光維持させる維持発光行程Ｉｃとを実施する。また、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化する一斉リセット行程Ｒｃを行い、１フィールドの最後のサブフィールドＳＦ１４のみで、消去行程Ｅを実行する。
【００２７】
図６に示すように、一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、ＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に対してリセットパルスＲＰＸ及びＲＰＹを同時に印加する。これにより、行電極Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎ間の電位差（｜Ｖｘ｜＋｜Ｖｙ｜）（但し、｜Ｖｘ｜＜Ｖｒｘ、｜Ｖｙ｜＜Ｖｒｙ）がこの行電極間の放電開始電圧Ｖｘ−ｙを超えると、ＰＤＰ１０の全ての放電セルにおいて行電極間で放電が生じて、各放電セルには一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、後述する維持発光行程において発光が可能である発光モードになる。
【００２８】
画素データ書込行程Ｗｃでは、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１１〜ＤＰ１ｎ、ＤＰ２１〜ＤＰ２ｎ、ＤＰ３１〜ＤＰ３ｎ、・・・・、ＤＰ１４１〜ＤＰ１４ｎを列電極Ｄ１〜Ｄｍに順次印加して行く。つまり、アドレスドライバ６は、サブフィールドＳＦ１では、変換画素データＨＤ１，１〜ＨＤｍ，ｎの第１ビット目に基づいて生成した第１行〜第ｎ行の各々に対応した画素データパルス群ＤＰ１１〜ＤＰ１ｎを、１表示ライン毎に順次列電極Ｄ１〜Ｄｍに印加して行く。次に、サブフィールドＳＦ２では、上記変換画素データＨＤ１，１〜ＨＤｍ，ｎの第２ビット目に基づいて生成した画素データパルス群ＤＰ２１〜ＤＰ２ｎを、１表示ライン毎に列電極Ｄ１〜Ｄｍに順次印加して行くのである。この時、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル「１」である場合に限り、高電圧の画素データパルスを発生して列電極Ｄに印加する。第２サスティンドライバ８は、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、走査パルスＳＰを発生し、走査パルスＳＰを行電極Ｙ１〜Ｙｎへと順次印加して行く。この時、放電セルでは、Ｙ行電極に走査パルスＳＰが印加され、かつ列電極に高電圧の画素データパルスが印加された場合にのみＹ行電極と列電極との間で放電（選択消去放電）が生じ、その放電セルに残存していた壁電荷が消去される。選択消去放電により、一斉リセット行程Ｒｃにて発光状態に設定された放電セルは、非発光状態に移行する。なお、高電圧の画素データパルスが印加されなかった列電極に対応する放電セルでは放電が起きず、一斉リセット行程Ｒｃにて設定された状態、すなわち、発光の状態を維持する。
【００２９】
すなわち、画素データ書込行程Ｗｃによって、次の維持発光行程において発光状態、すなわち発光モードが維持される放電セルと、消灯状態、すなわち非発光モードのままの放電セルとに、画素データに応じて択一的に設定される。いわゆる放電セルに対する画素データの書き込みが行われるのである。
走査パルスＳＰは、サブフィールドＳＦ１〜ＳＦ１４の各々にて行電極Ｙ１〜Ｙｎの順に生成される。
【００３０】
維持発光行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に、パルス振幅Ｖｓの維持パルスＩＰＸ及びＩＰＹを印加する。この時、画素データ書込行程Ｗｃによって壁電荷が残留している放電セル、すなわち発光モードの放電セルは、維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、行電極対の行電極間で放電が繰り返し生じて発光状態を維持する。なお、維持発光行程Ｉｃにおける発光の持続期間は、サブフィールド毎に異なる
すなわち、サブフィールドＳＦ１での維持発光行程Ｉｃにおける発光持続期間を「１」とした場合、他のサブフィールドの発光持続期間は、ＳＦ１：１，ＳＦ２：３，ＳＦ３：５，ＳＦ４：８，ＳＦ５：１０，ＳＦ６：１３，ＳＦ７：１６，ＳＦ８：１９，ＳＦ９：２２，ＳＦ１０：２５，ＳＦ１１：２８，ＳＦ１２：３２，ＳＦ１３：３５，ＳＦ１４：３９に設定される。
【００３１】
このように、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（例えば、逆ガンマ比率、Ｙ＝Ｘ２．２）になるように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
１フィールドの最後のサブフィールドＳＦ１４での消去行程Ｅにおいて、アドレスドライバ６は、消去パルスＡＰを発生して、これを列電極Ｄ１〜Ｄｍに印加する。一方、第２サスティンドライバ８は、消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セルにおいて消去放電が生起され、全ての放電セルに残存している壁電荷が消滅される。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが非発光モードルとなる。
【００３２】
図７は、図４及び図６に示す発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す。
図７に示すように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドの画素データ書込行程Ｗｃのみにおいて、各放電セルに対して選択消去放電を実施する（黒丸にて示す）。すなわち、一斉リセット行程ＲｃにてＰＤＰ１０の全放電セルに形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、選択消去放電が行われるまでの間に存在するサブフィールドＳＦの各々での維持発光行程Ｉｃにおいて放電によって発光する（白丸にて示す）。すなわち、各放電セルは、１フィールド期間内にて選択消去放電が為されるまでの間、発光モードとなり、その間に存在するサブフィールドの各々での維持発光行程Ｉｃにおいて、図４に示す発光期間比にて発光を継続するのである。
【００３３】
この時、放電セルが発光モードから非発光モードへと移行する回数は、１フィールド期間内において必ず１回となるようにしている。すなわち、１フィールド期間内において、非発光モードに設定された放電セルを再び発光モードに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示には関与しないが光強度の高い発光を伴う一斉リセット動作を、１フィールド期間内において１回だけ実施すれば良いので、コントラストの低下を抑えることができる。
【００３４】
また、１フィールド期間内において実施する選択消去放電は、最高でも１回なので、ＰＤＰの消費電力を抑えることが可能となる。更に、偽輪郭を抑制できる。
図８は、図４のサブフィールドＳＦ１内において、選択消去アドレス法を採用した場合に、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８がＰＤＰ１０に印加する様々な駆動パルスとドライバ７，８内のスイッチ素子のオンオフのタイミングとを示す図である。
【００３５】
一斉リセット行程Ｒｃにおいて、駆動制御回路２は、リセットパルス発生回路ＲＸに対してスイッチング信号ＳＷ１７を所定時間だけ供給する。これにより、スイッチ素子Ｓ１７がオン状態となり、直流電源Ｂ１２の負出力端子から電圧−ＶＲＸが抵抗Ｒ１１を介して行電極Ｘｉに印加される。この時、行電極Ｘｉ及び行電極Ｙｉ間には負荷容量Ｃ０が存在するので、行電極Ｘｉの電位は、緩やかに下降して電圧−ＶＲＸに至る。
【００３６】
上記動作により、第１サスティンドライバ７は、図８に示す波形を有する負極性のリセットパルスＲＰＸ、すなわち極性が負でありかつ電圧が緩やかに低下するリセットパルスＲＰＸを行電極Ｘ１〜Ｘｎに印加するのである。
また、一斉リセット行程Ｒｃにおいて、駆動制御回路２は、スイッチング信号ＳＷ１７と同一タイミングで所定時間だけスイッチング信号ＳＷ２７及びスイッチング信号ＳＷ２６を発生する。スイッチング信号ＳＷ２７は走査パルス発生回路ＳＹに供給され、スイッチング信号ＳＷ２６はリセットパルス発生回路ＲＹに供給される。スイッチング信号ＳＷ２７に応じてスイッチ素子Ｓ２７がオン状態となり、ライン２０上の電位はそのまま行電極Ｙｉに印加されることになる。スイッチング信号ＳＷ２６に応じてスイッチ素子Ｓ２６がオン状態となり、直流電源Ｂ１４の正端子電圧である電圧ＶＲＹがスイッチ素子Ｓ２６、抵抗Ｒ２１及びライン２０を介して行電極Ｙｉに印加される。この時、行電極Ｘｉ、Ｙｉの負荷容量Ｃ０により行電極Ｙｉの電位は緩やかに上昇して電圧ＶＲＹに至る。
【００３７】
上記動作により、第２サスティンドライバ８は、図８に示す波形を有する正極性のリセットパルスＲＰＹをリセットパルスＲＰＸの印加と同時に行電極Ｙ１〜Ｙｎの各々に一斉に印加する。すなわち、第２サスティンドライバ８は、電圧が緩やかに上昇して電圧ＶＲＹに到達するリセットパルスＲＰＹを行電極Ｙ１〜Ｙｎに印加するのである。
【００３８】
リセットパルスＲＰｘ及びＲＰＹ’の印加に応じて、ＰＤＰ１０の全放電セル内では、対となる行電極（Ｘ１，Ｙ１）〜（Ｘｎ，Ｙｎ）間の電位差が最小リセット放電開始電圧ＶＭＩＮを越えると微弱な放電が生じてプライミング粒子が発生する。そして、リセット放電開始電圧ＶＭＩＮを上回る電位差が所定期間に亘り印加され続けることにより、放電セル内に所定量の壁電荷が形成されるのである。すなわち、リセット放電を生成しうる最小の電圧ＶＭＩＮを放電セルに印加することにより、発光輝度の低い放電を生ぜしめ、行電極間の電圧印加を継続することにより、短時間で所定量の壁電荷を形成するのである。
【００３９】
一斉リセット行程Ｒｃの実行により、ＰＤＰ１０の全放電セルは、後の発光維持行程Ｉｃにおいて発光（維持放電）が可能な発光モードに初期化される。
なお、選択書込アドレス法を採用した場合、一斉リセット行程Ｒｃにて、リセットパルスＲＰＸに対して極性が反対となりかつ短パルスである消去パルスＥＰを全ての行電極Ｘ１〜Ｘｎに一斉に印加して放電を生起させる。放電の発生により、全放電セル内の壁電荷は消滅されて、全放電セルが非発光モードに初期化されるのである。更に、画素データ書込行程Ｗｃにおいて負極性の走査パルスＳＰが印加されると、走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列との交差部の放電セルのみに放電（選択書込放電）が生じる。この選択書込放電により、放電セル内に壁電荷が誘起され、この放電セルは、後の発光維持行程Ｉｃにおいて発光（維持放電）可能な発光モードに設定される。一方、走査パルスＳＰが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択書込放電が生起されず、この放電セルは、先の一斉リセット行程Ｒｃにて初期化された状態、すなわち壁電荷の無い状態を維持して非発光モードに設定される。
【００４０】
次に、画素データ書込行程Ｗｃでは、アドレスドライバ６が、メモリ４から供給された画素駆動データビットＤＢに応じたパルス電圧を有する画素データパルスを生成する。このサブフィールドＳＦ１では、アドレスドライバ６は、画素駆動データビットに対し、その論理レベルが「１」である場合には高電圧、「０」である場合には低電圧（０ボルト）の画素データパルスを生成する。そして、アドレスドライバ６は、画素データパルスを１表示ライン分毎にグループ化した画素データパルス群ＤＰ１〜ＤＰｎを列電極Ｄ１〜Ｄｍに順次印加する。
【００４１】
この間、駆動制御回路２は、画素データパルス群ＤＰ１〜ＤＰｎ各々の印加タイミングに同期して、スイッチング信号ＳＷ２８を対応する行電極の走査パルス発生回路ＳＹに供給して行く。このとき、スイッチング信号ＳＷ２８が供給された走査パルス発生回路ＳＹでは、スイッチ素子Ｓ２８がオン状態なり、スイッチ素子Ｓ２７はオフ状態となる。これにより、図８においては電源Ｂ１５の負電位−Ｖｈがスイッチ素子Ｓ２８及び接続ライン４０を介して行電極Ｙｉに印加される。行電極Ｙｉ、すなわち上記の対応する行電極には、電圧−Ｖｈを有する負極性の走査パルスＳＰが印加されることになる。走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルのみに放電（選択消去放電）が生じる。かかる選択消去放電により、放電セル内に保持されていた壁電荷は消滅し、この放電セルは、後述する発光維持行程Ｉｃにおいて発光（維持放電）しない非発光モードに推移する。一方、走査パルスＳＰが印加されながらも低電圧の画素データパルスが印加された放電セルには選択消去放電は生起されず、この放電セルは、一斉リセット行程Ｒｃにて初期化された状態、つまり発光モードを維持する。
【００４２】
なお、選択書込アドレス法を採用した場合は、画素データ書込行程Ｗｃにおいて負極性の走査パルスＳＰが印加されると、走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列との交差部の放電セルのみに放電（選択書込放電）が生じる。この選択書込放電により、放電セル内に壁電荷が誘起され、この放電セルは、次の発光維持行程Ｉｃにおいて発光（維持放電）可能な発光モードに設定される。一方、走査パルスＳＰが印加されながらも低電圧の画素データパルスが印加された放電セルには選択書込放電が生起されず、この放電セルは、先の一斉リセット行程Ｒｃにて初期化された状態、即ち壁電荷の無い状態を維持して非発光モードに設定される。
【００４３】
すなわち、画素データ書込行程Ｗｃにより、選択消去アドレス法、又は選択書込アドレス法の何れにおいても、ＰＤＰ１０の各放電セルは、入力映像信号に基づく画素データに応じて発光モード又は非発光モードのいずれか一方の状態に設定される。
次に、発光維持行程Ｉｃでは、駆動制御回路２は、スイッチング信号ＳＷ１１〜ＳＷ１５を維持パルス発生回路ＩＸに供給する。かかるスイッチング信号ＳＷ１１〜ＳＷ１５に応じて、先ず、スイッチ素子Ｓ１１，Ｓ１５が各々オン状態となり、コンデンサＣ１１に蓄えられていた電荷に伴う電流がコイルＬ１１、ダイオードＤ１１、スイッチ素子Ｓ１１，Ｓ１５、接続ライン３０及び行電極Ｘｉを介して放電セルに流れ込む。これにより、行電極Ｘｉの電圧は、徐々に上昇する。次に、スイッチ素子Ｓ１３，Ｓ１５がオン状態となり、直流電源Ｂ１１の出力電圧ＶＳがスイッチ素子Ｓ１３，Ｓ１５及び接続ライン３０行を介して電極Ｘｉに印加される。これにより、行電極Ｘｉの電圧は電圧ＶＳとなる。次に、スイッチ素子Ｓ１２，Ｓ１５がオン状態となり、行電極Ｘｉ及びＹｉ間の負荷容量Ｃ０に蓄えられていた電荷に伴う電流が行電極Ｘｉから接続ライン３０、スイッチ素子１５、コイルＬ１２、ダイオードＤ１２及びスイッチ素子Ｓ１２を介してコンデンサＣ１１に流れ込む。これにより、行電極Ｘｉの電圧は下降する。以上の動作を繰り返し実施することにより、維持パルス発生回路ＩＸは、維持パルスＩＰＸを行電極Ｘ１〜Ｘｎに繰り返し印加する。
【００４４】
更に、発光維持行程Ｉｃにおいて、駆動制御回路２は、スイッチング信号ＳＷ２１〜ＳＷ２５を維持パルス発生回路ＩＹに供給する。スイッチング信号ＳＷ２１〜ＳＷ２５に応じて、先ず、スイッチ素子Ｓ２１，Ｓ２５がオン状態となる。発光維持行程Ｉｃの期間中にはスイッチ素子Ｓ２７はオン、スイッチ素子Ｓ２８はオフを継続する。従って、コンデンサＣ２１に蓄えられていた電荷に伴う電流がコイルＬ２１、ダイオードＤ２１、スイッチ素子２１、スイッチ素子Ｓ２５、接続ライン２０、スイッチ素子Ｓ２７、接続ライン４０及び行電極Ｙｉを介して放電セルに流れ込む。これにより、行電極Ｙｉの電圧は上昇する。次に、スイッチ素子Ｓ２３，Ｓ２５がオン状態となり、直流電源Ｂ１３の電圧ＶＳがスイッチ素子Ｓ２３、スイッチ素子Ｓ２５、接続ライン２０、スイッチ素子Ｓ２７及び接続ライン４０を介して行電極Ｙｉに印加される。これにより、行電極Ｙｉの電圧は電圧ＶＳとなる。次に、スイッチ素子Ｓ２２，Ｓ２５がオン状態となり、行電極Ｘｉ，Ｙｉ間の負荷容量Ｃ０に蓄えられていた電荷に伴う電流が、行電極Ｙｉ、接続ライン４０、スイッチ素子Ｓ２７、接続ライン２０、スイッチ素子Ｓ２５、コイルＬ２２、ダイオードＤ２２及びスイッチ素子Ｓ２２を介してコンデンサＣ２１に流れ込む。これにより、行電極Ｙｉの電圧は下降する。以上の如き動作を、繰り返し実施することにより、維持パルス発生回路ＩＹは、維持パルスＩＰＹを行電極Ｙ１〜Ｙｎに繰り返し印加する。
【００４５】
このように発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、正極性の維持パルスＩＰＸ及び正極性の維持パルスＩＰＹを交互に繰り返し行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎに印加するのである。この時、壁電荷が存在している放電セル、つまり発光モードにある放電セルのみが、維持パルスＩＰＸ及びＩＰＹが印加される毎に繰り返し放電（維持放電）し、その放電に伴う発光を繰り返す。
【００４６】
以上の如く、一斉リセット行程Ｒｃのリセット放電によって形成された壁電荷が画素データ書込行程Ｗｃにおいて消去されずに残留している放電セルのみが、発光維持行程Ｉｃにて繰り返し発光して表示画像を形成するのである。
維持発光行程の後、消去行程では、列電極Ｄ１〜Ｄｍに正極性の消去パルスＡＰが印加され、同時に行電極Ｙ１〜Ｙｎに負極性の消去パルスＥＰが印加される。これにより、非発光モードの放電セルでは行電極には正の壁電荷が、行電極Ｘ及び列電極には負の壁電荷がそれぞれ僅かに残留した状態となるために、列電極と行電極との間で放電を起こしやすい状態になる。
【００４７】
この後、次のフィールドの一斉リセット行程Ｒｃに入り、そして画素データ書込行程Ｗｃ、発光維持行程Ｉｃ及び消去行程の順に上記の動作が繰り返される。
発光維持行程Ｉｃにおいて、維持パルスが印加されたとき、所定量の壁電荷が蓄積され、発光モードとなっている放電セルでは、放電開始電圧以上の電圧が加わり、放電電流が流れるので発光する。しかしながら、放電電流が流れる経路の一部が上記したようにスイッチモジュールＳＷＸ，ＳＷＹとしてモジュール化されているので、配線パターンの長さ、幅を最適化することができる。すなわち、配線長を短くし、配線幅を太くすることができる。よって、配線パターンにおけるインダクタンス成分が小さくなるので、駆動パルス波形のリップルが小さくなり、駆動パルス電圧が増大し、結果として輝度及び発光効率を向上させることができる。
【００４８】
図９は駆動パルスとして維持パルスのリップルの減少を示している。すなわち、図９（ａ）及び（Ｂ）に示すように、スイッチ素子Ｓ１１のオン期間に負荷容量Ｃ０を充電する充電電流Ｉ１が流れ、スイッチ素子Ｓ１３のオン期間に発光モードにある放電セルに放電電流Ｉ２が流れ、スイッチ素子Ｓ１２のオン期間に負荷容量Ｃ０からの放電電流Ｉ３が流れる。上記のモジュール化により配線パターンにおけるインダクタンス成分を減少させたために、これらの電流の立ち上がり特性が向上し、図９（ｃ）に示すように維持パルスの波形は、図９（ｄ）に示した従来の維持パルスに比べてリップルが小さくなる。
【００４９】
リセットパルスＲＰＸ，ＲＰＹの電圧値ＶＲＸ，ＶＲＹは維持パルスの電圧値ＶＳよりも高い。そのため、リセットパルス発生時に共振回路内のスイッチ素子に電源Ｂ１１，Ｂ１３の出力電圧ＶＳ以上の電圧が印加される。よって、マスク回路（スイッチ素子Ｓ１５，Ｓ２５）を設けていないと高耐圧のスイッチ素子が必要となる。マスク回路をなすスイッチ素子Ｓ１５，Ｓ２５は、リセットパルスＲＰＸ，ＲＰＹの発生中にはオフとなり、リセットパルス発生回路ＲＸ，ＲＹ内の電源Ｂ１２，Ｂ１４の出力電圧ＶＲＸ，ＶＲＹと共振回路の電源Ｂ１１，Ｂ１３の出力電圧ＶＳと電位差によって共振回路内のスイッチ素子として高耐圧のものを使用する必要がないようにしている。
【００５０】
上記した実施例においては、正極性の維持パルスＩＰＸ，ＩＰＹ、負極性のリセットパルスＲＰＸ及び正極性のリセットパルスＲＰＹが生成され、リセットパルスの各電圧値が維持パルスの電圧値ＶＳよりも高くなる例を示したが、維持パルス及びリセットパルスの極性はこれに限定されない。
以上のように、本発明によれば、クランプ回路及びマスク回路とをモジュール化したことにより、駆動パルス波形を改善し、輝度や発光効率を向上することができる。
【図面の簡単な説明】
【図１】従来のリセットパルス及び維持パルス発生回路を示す回路図である。
【図２】図１の回路の信号の波形及びその発生タイミングを示す図である。
【図３】本発明を適用したＰＤＰ装置の構成を示すブロック図である。
【図４】１フィールドを複数のサブフィールドに分割した例を示す図である。
【図５】第１及び第２サスティンドライバの内部構成を示す回路図である。
【図６】各駆動パルスの印加タイミングを示す図である。
【図７】１フィールドの発光駆動パターンを示す図である。
【図８】列及び行電極への駆動パルスの印加タイミング並びに各スイッチ素子のオンオフタイミングを示す図である。
【図９】維持パルスのリップルが小さくなることを説明する図である。
【符号の説明】
１  Ａ／Ｄ変換器
２  駆動制御回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ
【図１】
2004271672.tif 000003
【図２】
2004271672.tif 000004
【図３】
2004271672.tif 000005
【図４】
2004271672.tif 000006
【図５】
2004271672.tif 000007
【図６】
2004271672.tif 000008
【図７】
2004271672.tif 000009
【図８】
2004271672.tif 000010
【図９】
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