(57)【要約】【課題】半導体メモリデバイスの周辺回路領域の周辺ＭＯＳトランジスタに対するコンタクト不純物領域が、そのゲート構造に近づくことによって起こる実効的ソース、ドレイン濃度の上昇に伴うしきい値電圧の低下を防止する。【解決手段】コンタクト不純物領域を形成するための不純物を、コンタクトホールの内壁に筒状ポリシリコン層を形成した状態、またはコンタクトホールの底部にシリコン層を形成した状態で行ない、コンタクト不純物領域の横幅をより小さくする。この横幅の減少により、コンタクト不純物領域がゲート構造に接近するのを抑え、周辺ＭＯＳトランジスタの実効的ソース、ドレイン濃度の上昇を抑える。筒状ポリシリコン層およびシリコン層は、メタル材料を被着して熱処理することにより、メタルシリサイドに変換される。【選択図】  図１６
2004235288.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスであって、前記周辺回路領域は層間絶縁膜上に設けられた配線層と、前記層間絶縁膜に形成されたコンタクトホールの内壁に設けられた筒状メタルシリサイド層と、この筒状メタルシリサイド層の内周部に設けられ前記配線層とソース領域を接続する接続プラグと、前記接続プラグの下部の前記半導体基板に前記ソース領域を貫いてそれよりも深く形成されたコンタクト不純物領域とを有し、
前記接続プラグは、前記筒状メタルシリサイド層の内壁に接する筒状バリアメタル層と、このバリアメタル層の内部に配置されたメタルプラグを有することを特徴とする半導体メモリデバイス。
【請求項２】
請求項１記載の半導体メモリデバイスであって、前記コンタクト不純物領域が、前記接続プラグの下端における前記筒状メタルシリサイド層の幅よりも僅かに大きな幅をもって形成されていることを特徴とする半導体メモリデバイス。
【請求項３】
請求項１記載の半導体メモリデバイスであって、前記メタルプラグの下にも下部バリアメタル層と下部メタルシリサイド層が形成され、前記下部メタルシリサイド層が前記筒状バリアメタル層に連続して形成され、また前記下部メタルシリサイド層が前記筒状メタルシリサイド層に連続して形成されていることを特徴とする半導体メモリデバイス。
【請求項４】
請求項３記載の半導体メモリデバイスであって、前記下部メタルシリサイド層のさらに下部に付加メタルシリサイド層が形成されていることを特徴とする半導体メモリデバイス。
【請求項５】
請求項１記載の半導体メモリデバイスであって、前記配線層が前記メタルプラグに連続するメタル層と、前記筒状バリアメタル層に連続するバリアメタル層と、前記筒状メタルシリサイド層に連続するメタルシリサイド層とを有することを特徴とする半導体メモリデバイス。
【請求項６】
請求項５記載の半導体メモリデバイスであって、前記メモリセル領域のビットラインが前記層間絶縁層上に配置され、このビットラインも、メタル層と、バリアメタル層と、メタルシリサイド層を有し、これらのメタル層、バリアメタル層およびメタルシリサイド層が前記配線層のメタル層、バリアメタル層およびメタルシリサイド層と同じ材料で構成されたことを特徴とする半導体メモリデバイス。
【請求項７】
請求項１記載の半導体メモリデバイスであって、前記配線層が前記接続プラグのメタルプラグに連続するメタル層と、前記筒状バリアメタル層に連続するバリアメタル層とを有し、この配線層のバリアメタル層が前記層間絶縁膜に接していることを特徴とする半導体メモリデバイス。
【請求項８】
請求項７記載の半導体メモリデバイスであって、前記接続プラグのメタルシリサイド層の上端部に、前記層間絶縁膜の上面から凹んだ凹部が形成されたことを特徴とする半導体メモリデバイス。
【請求項９】
請求項７記載の半導体メモリデバイスであって、前記メモリセル領域のビットラインが前記層間絶縁膜上に配置され、このビットラインがメタル層と、バリアメタル層とを有し、このビットラインのメタル層およびバリアメタル層が前記配線層のメタル層およびバリアメタル層と同じ材料で構成され、このビットラインのバリアメタル層も前記層間絶縁層に接していることを特徴とする半導体メモリデバイス。
【請求項１０】
複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスの製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記周辺ＭＯＳトランジスタのソース領域に達するコンタクトホールを前記層間絶縁膜に形成する工程と、前記コンタクトホールの内壁を覆うようにポリシリコン層を形成する工程と、前記ポリシリコン層の形成後に前記コンタクトホールを通して前記半導体基板に対して不純物を導入し前記ソース領域を貫いてそれよりも深いコンタクト不純物領域を形成する工程と、前記コンタクト不純物領域の形成後に前記層間絶縁膜上に配線層を形成しまた前記コンタクトホール内に前記配線層と前記ソース領域を接続する接続プラグを形成する工程とを含む半導体メモリデバイスの製造方法。
【請求項１１】
請求項１０記載の半導体メモリデバイスの製造方法であって、前記コンタクト不純物領域の形成後、前記接続プラグを形成する前に、メタルが被着され、前記コンタクト不純物領域の表面部分にメタルシリサイドが形成され、また前記ポリシリコン層がメタルシリサイド層に変換されることを特徴とする半導体メモリデバイスの製造方法。
【請求項１２】
請求項１０記載の半導体メモリデバイスの製造方法であって、前記配線層がバリアメタル層とメタル層を有し、また前記接続プラグがバリアメタル層とメタルプラグを有し、前記配線層のバリアメタル層と前記接続プラグのバリアメタル層が同時に形成され、また前記配線層のメタル層と前記接続プラグのメタルプラグが同時に形成されることを特徴とする半導体メモリデバイスの製造方法。
【請求項１３】
請求項１０記載の半導体メモリデバイスの製造方法であって、前記メモリセル領域がビットラインを有し、このビットラインが前記配線層と同時に形成されることを特徴とする半導体メモリデバイスの製造方法。
【請求項１４】
請求項１０記載の半導体メモリデバイスの製造方法であって、前記コンタクト不純物領域の形成後に、前記層間絶縁膜上に残存するポリシリコン層が除去され、その後に、前記層間絶縁膜膜上に配線層が形成されることを特徴とする半導体メモリデバイスの製造方法。
【請求項１５】
請求項１０記載の半導体メモリデバイスの製造方法であって、前記層間絶縁膜上に残存するポリシリコン層を除去するときに、前記コンタクトホールの上端部の前記ポリシリコン層をも除去することを特徴とする半導体メモリデバイスの製造方法。
【請求項１６】
複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスの製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記周辺ＭＯＳトランジスタのソース領域に達するコンタクトホールを前記層間絶縁膜に形成する工程と、前記コンタクトホールの底部にシリコン層を形成する工程と、前記シリコン層の形成後に前記コンタクトホールと前記シリコン層を通して前記半導体基板に対して不純物を導入し前記ソース領域を貫いてそれよりも深いコンタクト不純物領域を形成する工程と、前記コンタクト不純物領域の形成後に前記層間絶縁膜上に配線層を形成しまた前記コンタクトホール内に前記配線層と前記ソース領域を接続する接続プラグを形成する工程とを含む半導体メモリデバイスの製造方法。
【請求項１７】
請求項１６記載の半導体メモリデバイスの製造方法であって、前記コンタクト不純物領域の形成後にメタルが被着され、前記シリコン層がメタルシリサイドに変換されることを特徴とする半導体メモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびこのＤＲＡＭにロジック回路を搭載した混載メモリデバイスなどの半導体メモリデバイスとその製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、多数のメモリセルを含むメモリセル領域と、メモリセルを制御する制御回路領域とを、共通の半導体基板上に形成したものである。制御回路領域は、多数のメモリセルのアドレス制御を行ない、メモリセルに対する書き込み、読み出しを制御する。混載メモリデバイスでは、さらにロジック回路がＤＲＡＭと同じ半導体基板上に構成される。前記メモリセルを制御する制御回路領域と、ロジック回路は周辺回路領域を構成し、複数の周辺ＭＯＳトランジスタを含んでいる。メモリセルは一般に、１つのセルトランジスタと１つのメモリキャパシタを含む。また周辺回路領域は一般に、ＣＭＯＳ回路として形成され、複数のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを含む。メモリセル領域のセルトランジスタと、周辺回路領域のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタは、共通の半導体基板に形成される。
【０００３】
図２７はこの種の従来の半導体メモリデバイスを示す断面図であり、メモリセル領域ＭＣと、周辺回路領域ＣＣを有し、周辺回路領域ＣＣはＰチャンネルＭＯＳトランジスタを形成したＰＭＯＳ領域と、ＮチャンネルＭＯＳトランジスタを形成したＮＭＯＳ領域を有する。メモリセル領域ＭＣはセルトランジスタＣＴを有し、このセルトランジスタのソース領域ＳはビットラインＢＬに接続され、またそのドレイン領域Ｄは図示しないメモリキャパシタに接続される。ＮＭＯＳ領域には、ＮチャネルＭＯＳトランジスタＮＴが形成され、ＰＭＯＳ領域にはＰチャンネルＭＯＳトランジスタＰＴが形成される。これらの周辺ＭＯＳトランジスタＮＴ、ＰＴは、例えば配線層ＣＬによって互いに接続されるとともに、配線層ＣＬはビットラインＢＬに接続され、このビットラインＢＬを制御し、またはビットラインＢＬの出力電位を受ける。半導体基板ＳＳ上には、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬ上に、ビットラインＢＬと配線層ＣＬが配置される。配線層ＣＬはコンタクトホールＣＨ内に形成された接続プラグＣＰによってＮチャンネルトランジスタＮＴのソース領域Ｓ、ドレイン領域ＤおよびＰチャンネルＭＯＳトランジスタＰＴのソース領域Ｓとドレイン領域Ｄに接続される。
【０００４】
接続プラグＣＰは、一般にバリアメタル層ＢＭとメタルプラグＭＰを有し、バリアメタル層ＢＭはコンタクトホールＣＨの内壁に接するように形成され、メタルプラグＭＰはこのバリアメタル層ＢＭの内部に形成される。この接続プラグＣＰの底部には、メタルシリサイド層ＭＳとコンタクト不純物領域ＣＲを形成することが知られている。メタルシリサイド層ＭＳは、メタルプラグＭＰを構成する金属が半導体基板ＳＳへ拡散するのを防止するために形成される。また、コンタクト不純物領域ＣＲは、接続プラグＣＰとソース領域Ｓまたはドレイン領域Ｄとの接触抵抗を低下させるためおよび接合リーク（基板へのリーク電流）を抑制するために、高濃度の不純物を半導体基板ＳＳに導入して形成される。このコンタクト不純物領域ＣＲは、コンタクトを取るソース領域Ｓまたはドレイン領域Ｄと同じ導電形で、ソース領域Ｓまたはドレイン領域Ｄよりも深く形成される。ＰチャンネルＭＯＳトランジスタＰＴのソース領域Ｓの部分を拡大して、図２８に示す。
【０００５】
一方、ＭＯＳトランジスタにおいて、コンタクト補償イオンを半導体基板に注入する際に、コンタクトホール内にポリシリコンを形成し、このポリシリコンに補償イオンを注入し、このポリシリコンから、補償イオンを半導体基板に拡散させる方法が特開２０００−２０８６１９号公報に開示されている。しかし、メモリデバイスの周辺回路領域におけるコンタクト不純物領域は、ソース、ドレインを貫通して深く形成されるものであって、このコンタクト不純物領域の形成に際して、この先行技術に示される技術は応用することができない。
【０００６】
【特許文献】
特開２０００−２０８６１９号公報、特に図３、図４とその説明。
【０００７】
【発明が解決しようとする課題】
ところで、最近の半導体メモリデバイスの集積度の向上にともない、デザインルールが小さくなり、コンタクト不純物領域ＣＲと、ゲート構造ＧＳとの距離が小さくなっている。ここで、コンタクトホールＣＨに重ね合わせや寸法のばらつきを考慮すると、図２９に示すようにコンタクトホールＣＨがゲート構造ＧＳのサイドウオールＳＷの近くに位置し、コンタクト不純物領域ＣＲがサイドウオールＳＷの下にまで延びて、ゲート構造ＧＳに接近する場合があり、この場合には実効的なソース／ドレイン領域Ｓ、Ｄの不純物濃度が高くなって、周辺ＭＯＳトランジスタＮＴ、ＰＴのしきい値電圧が、設計値から低下するおそれがある。
この周辺ＭＯＳトランジスタのしきい値電圧の低下を防止するために、コンタクト不純物領域ＣＲを形成する不純物の注入エネルギーと注入量を下げることが考えられる。しかし、その注入エネルギーを下げると、コンタクト不純物領域ＣＲの接合面がメタルシリサイドに近づき、その接合面にかかる電界が大きくなるため接合リークが増大し、またその注入量を下げると、コンタクトを取るソース領域Ｓまたはドレイン領域Ｄとのコンタクト抵抗が増大する不都合がある。
【０００８】
この発明は、このようなコンタクト不純物領域ＣＲの接合リークの増大およびコンタクト抵抗の増大を回避しながら、周辺ＭＯＳトランジスタのしきい値電圧の低下を防止することのできる改良された半導体メモリデバイスと、その製造方法を提案するものである。
【０００９】
【課題を解決する手段】
この発明による半導体メモリデバイスは、複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスであって、前記周辺回路領域は層間絶縁膜上に設けられた配線層と、前記層間絶縁膜に形成されたコンタクトホールの内壁に設けられた筒状メタルシリサイド層と、この筒状メタルシリサイド層の内周部に設けられ前記配線層とソース領域を接続する接続プラグと、前記接続プラグの下部の前記半導体基板に前記ソース領域を貫いてそれよりも深く形成されたコンタクト不純物領域とを有し、また前記接続プラグは、前記筒状メタルシリサイド層の内壁に接する筒状バリアメタル層と、このバリアメタル層の内部に配置されたメタルプラグを有することを特徴とする。
【００１０】
この発明による半導体メモリデバイスは、コンタクトホールの内壁に形成された筒状メタルシリサイド層を有する。この筒状メタルシリサイド層は、コンタクト不純物領域の形成に際して、不純物を導入する前に、ポリシリコン層として形成され、その後にメタルシリサイドに変換されたものであるが、このポリシリコン層は、コンタクト不純物領域の形成のために導入される不純物に対するマスクとして作用させ、コンタクト不純物領域の横方向、すなわちゲート電極方向への拡散長を減少させるのに有効である。この筒状メタルシリサイド層に基づく不純物の横方向拡散長の減少により、コンタクト不純物領域のゲート電極への接近を回避でき、コンタクト不純物領域の接合リークとコンタクト抵抗の増大をともなうことなく、制御トランジスタのしきい値電圧の設計値からの低下を防止することができる。
【００１１】
また、この発明による半導体メモリデバイスの製造方法は、複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスの製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記周辺ＭＯＳトランジスタのソース領域に達するコンタクトホールを前記層間絶縁膜に形成する工程と、前記コンタクトホールの内壁を覆うようにポリシリコン層を形成する工程と、前記ポリシリコン層の形成後に前記コンタクトホールを通して前記半導体基板に対して不純物を導入し前記ソース領域を貫いてそれよりも深いコンタクト不純物領域を形成する工程と、前記コンタクト不純物領域の形成後に前記層間絶縁膜上に配線層を形成しまた前記コンタクトホール内に前記配線層と前記ソース領域を接続する接続プラグを形成する工程とを含む。
【００１２】
この発明による半導体メモリデバイスの製造方法では、コンタクトホールの内壁を覆うように形成されたポリシリコン層を形成した後に、コンタクトホールを通して不純物を導入し、コンタクト不純物領域を形成する。このポリシリコン層は、コンタクト不純物領域の形成のために導入される不純物に対するマスクとして作用し、コンタクト不純物領域の横方向、すなわちゲート電極方向への拡散長を減少させる。このポリシリコン層に基づく不純物の横方向拡散長の減少により、コンタクト不純物領域のゲート電極への接近を回避でき、コンタクト不純物領域の接合リークとコンタクト抵抗の増大をともなうことなく、制御トランジスタのしきい値電圧の設計値からの低下を防止することができる。
【００１３】
また、この発明による別の半導体メモリデバイスの製造方法は、複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスの製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記周辺ＭＯＳトランジスタのソース領域に達するコンタクトホールを前記層間絶縁膜に形成する工程と、前記コンタクトホールの底部にシリコン層を形成する工程と、前記シリコン層の形成後に前記コンタクトホールと前記シリコン層を通して前記半導体基板に対して不純物を導入し前記ソース領域を貫いてそれよりも深いコンタクト不純物領域を形成する工程と、前記コンタクト不純物領域の形成後に前記層間絶縁膜上に配線層を形成しまた前記コンタクトホール内に前記配線層と前記ソース領域を接続する接続プラグを形成する工程とを含む。
【００１４】
この発明による別の半導体メモリデバイスの製造方法では、コンタクトホールの底部にシリコン層を形成した後に、コンタクトホールとシリコン層を通して不純物を導入し、コンタクト不純物領域を形成する。このシリコン層は、コンタクト不純物領域の形成のために導入される不純物に対する拡散抑制効果をもたらし、コンタクト不純物領域の深さを減少させる。このポリシリコン層に基づく不純物の深さの減少により、制御トランジスタのしきい値電圧に対する実効的なソース、ドレイン濃度の増大を防ぎ、コンタクト不純物領域の接合リークとコンタクト抵抗の増大をともなうことなく、制御トランジスタのしきい値電圧の設計値からの低下を防止することができる。
【００１５】
【実施の形態】
以下この発明による半導体メモリデバイスとその製造方法の実施の形態について、図を参照して説明する。
実施の形態１．
図１から図１５は、この発明による半導体メモリデバイスの実施の形態１を、製造工程順に示す断面図であり、図１６はその周辺ＭＯＳトランジスタ部分の拡大断面図である。図１から図１５は、半導体メモリデバイスの代表的な３つの領域ＭＣ、ＮＭＯＳ、ＰＭＯＳを示す。領域ＭＣは、ＤＲＡＭのメモリセル領域を示し、図の左側に示される。ＮＭＯＳ領域は、ＮチャンネルＭＯＳトランジスタＮＴを形成する領域を、またＰＭＯＳ領域は、ＰチャンネルＭＯＳトランジスタＰＴを形成する領域を示し、それぞれ図の中央と右側に示される。ＮＭＯＳ領域とＰＭＯＳ領域は、周辺回路領域ＣＣを構成する。この周辺回路領域ＣＣは、メモリセルを制御するＤＲＡＭ制御回路と、ＤＲＡＭに混載されたロジック回路を含む。なお、図１から図１５の実施の形態１では、メモリセル領域にＮ形基板を用いたＰＭＯＳトランジスタを形成するものとしているが、Ｐ形基板を用いたＮＭＯＳトランジスタを形成するようにしてもよい。
【００１６】
＜実施の形態１の第１工程＞
図１は実施の形態１の第１工程を示す。この第１工程では、メモリセル領域ＭＣ、ＮＭＯＳ領域、ＰＭＯＳ領域に共通の半導体基板１０が用意される。この半導体基板１０は例えばＮ形シリコン基板であり、ＮＭＯＳ領域に対応する部分には、Ｐ形不純物を導入して、Ｐウエル１１が形成される。メモリセル領域ＭＣとＰＭＯＳ領域に対応する部分は、Ｎ形シリコン基板がそのまま残される。
半導体基板１０の上主面には、分離絶縁酸化膜１２が形成される。この分離絶縁酸化膜１２は各素子を電気的に分離するために形成され、図１ではメモリセル領域ＭＣ、ＮＭＯＳ領域、ＰＭＯＳ領域を分離するために、これらの各領域の間にそれぞれ形成されている。この分離絶縁酸化膜１２を形成した後、半導体基板１０の上表面には、保護酸化膜１３が例えば熱酸化によって形成される。
【００１７】
＜実施の形態１の第２工程＞
図２は第２工程を示す。この第２工程では、メモリセル領域ＭＣに対するチャネルドープ１４が行なわれる。このチャネルドープ１４は、メモリセル領域ＭＣに形成されるセルトランジスタＣＴに対するしきい値を決定するために行なわれる。セルトランジスタＣＴはＰチャンネルＭＯＳトランジスタとして構成されるので、このチャネルドープ１４はメモリセルＭＣの半導体基板１０の上主面に保護酸化膜１３を通して、所定量のＰ形の不純物を注入する。このチャネルドープ１４をメモリセル領域ＭＣに限定するために、ＮＭＯＳ領域とＰＭＯＳ領域はレジスト１５で覆われる。チャネルドープ１４の終了後、レジスト１５は除去される。
【００１８】
＜実施の形態１の第３工程＞
図３は第３工程を示す。この第３工程では、ＮＭＯＳ領域に対するチャネルドープ１６が行なわれる。このチャネルドープ１６は、ＮチャンネルＭＯＳトランジスタＮＴに対するしきい値を決定するために行なわれるので、このチャネルドープ１６はＮＭＯＳ領域の半導体基板１０の上主面に保護酸化膜１３を通して、Ｐウエル１１の表面に所定量のＮ形の不純物を注入する。このチャネルドープ１６をＮＭＯＳ領域に限定するために、メモリセル領域ＭＣとＰＭＯＳ領域はレジスト１７で覆われる。チャネルドープ１６の終了後、レジスト１７は除去される。
【００１９】
＜実施の形態１の第４工程＞
図４は第４工程を示す。この第４工程では、ＰＭＯＳ領域に対するチャネルドープ１８が行なわれる。このチャネルドープ１８は、ＰＭＯＳに対するしきい値を決定するために行なわれるので、このチャネルドープ１８はＰＭＯＳ領域の半導体基板１０の上主面に保護酸化膜１３を通して、所定量のＰ形の不純物を注入する。このチャネルドープ１８をＰＭＯＳ領域に限定するために、メモリセル領域ＭＣとＮＭＯＳ領域はレジスト１９で覆われる。チャネルドープ１８の終了後、レジスト１９は除去される。
【００２０】
＜実施の形態１の第５工程＞
図５は第５工程を示す。この第５工程では、第４工程の終了後に、ゲート構造層を半導体基板１０の上主面の全面に形成する。このゲート構造層の形成に先立って、保護酸化膜１３が除去される。ゲート構造層は、ゲート酸化膜２０、Ｎドープのポリシリコン層２１、メタル層２２および窒化シリコン層２３をこの順番に積層したものである。ゲート酸化膜２０は半導体基板１０を熱酸化することによって形成される。Ｎドープのポリシリコン層２１は、Ｎ形不純物をドープしたポリシリコンをＣＶＤ法によって堆積することによって形成される。メタル層２２はタングステンシリサイド（ＷＳｉ）またはタングステン（Ｗ）をスパッタまたはＣＶＤ法で堆積することによって形成される。窒化シリコン層２３は、ＣＶＤ法によって堆積される。
【００２１】
＜実施の形態１の第６工程＞
図６は第６工程を示す。この第６工程では、まず、第５工程で形成したゲート構造層がゲート酸化膜２０を残して、フォトレジスト法と異方性ドライエッチング法によってパターニングされ、セルトランジスタＣＴのゲート構造２４、ＮチャンネルＭＯＳトランジスタＮＴのゲート構造２５およびＰチャンネルＭＯＳトランジスタＰＴのゲート構造２６が形成されるとともに、各ゲート構造２４、２５、２６の側壁に酸化膜２７が形成される。この酸化膜２７は、各ゲート構造２４、２５、２６のＮドープポリシリコン層２１とメタル層２２の側壁を選択酸化することによって形成される。
【００２２】
第６工程では、併せて、セルトランジスタＣＴのソース領域２８、ドレイン領域２９が形成され、またＮチャンネルＭＯＳトランジスタＮＴの浅いソース領域３０と浅いドレイン領域３１、およびＰチャンネルＭＯＳトランジスタＰＴの浅いソース領域３２と浅いドレイン領域３３が形成される。
セルトランジスタＣＴのソース領域２８、ドレイン領域２９は、図６においてＮＭＯＳ領域とＰＭＯＳ領域をレジストで覆った状態で、Ｐ形不純物を所定のエネルギーで注入することによって形成される。また、ＰチャンネルＭＯＳトランジスタＰＴの浅いソース領域３２と浅いドレイン領域３３は、図６において、メモリセル領域とＮＭＯＳ領域をレジスト（図示せず）で覆った状態で、Ｐ形不純物を所定のエネルギーで注入することによって形成される。また、ＮチャンネルＭＯＳトランジスタＮＴの浅いソース領域３０と浅いドレイン領域３１は、メモリセル領域ＭＣとＰＭＯＳ領域をレジスト（図示せず）で覆った状態で、Ｐ形不純物を所定のエネルギーで注入することによって形成される。使用されたレジストは、用済み後にそれぞれ除去される。
【００２３】
＜実施の形態１の第７工程＞
図７は第７工程を示す。この第７工程では、ＮチャンネルＭＯＳトランジスタＮＴの深いソース領域３４と深いドレイン領域３５およびＰチャンネルＭＯＳトランジスタＰＴの深いソース領域３６と深いドレイン領域３７が形成される。
この深いソース領域３４、３６および深いドレイン領域３５、３７の形成に先立って、各トランジスタのゲート構造２４、２５、２６の側壁には、窒化シリコンスペーサ３８が形成され、また窒化シリコン膜３９が全面を覆うように被着される。これらの窒化シリコンスペーサ３８と窒化シリコン膜３９は、各ゲート構造２４、２５、２６のサイドウオールＳＷを構成する。
【００２４】
ＮチャンネルＭＯＳトランジスタＮＴの深いソース領域３４と深いドレイン領域３５は、図７において、メモリセル領域ＭＣとＰＭＯＳ領域をレジスト（図示せず）で覆った状態で、Ｎ形不純物を注入することによって形成される。また、ＰチャンネルＭＯＳトランジスタＰＴの深いソース領域３６と深いドレイン領域３７は、図７において、メモリセル領域ＭＣとＮＭＯＳ領域をレジスト（図示せず）で覆った状態において、Ｐ形不純物を注入することによって形成される。深いソース領域３４、３６と深いドレイン領域３５、３７は、窒化シリコンスペーサ３８のために、浅いソース領域３０、３２と浅いドレイン領域３１、３３に比べて、ゲート構造２５、２６からより離れた位置に形成される。使用されたレジストは、用済み後にそれぞれ除去される。
【００２５】
＜実施の形態１の第８工程＞
図８は第８工程を示す。この第８工程では、セルトランジスタＣＴのソース領域２８に対する接続プラグ４０とドレイン領域２９に対する接続プラグ４１が形成される。
この接続プラグ４０、４１の形成に先立ち、まず半導体基板１０の上主面の全面に第１層間絶縁膜４２が被着される。この第１層間絶縁膜４２はＢＰＳＧまたはＳＯＧであり、ＣＶＤ法によって堆積される。続いて、この第１層間絶縁膜４２からソース領域２８とドレイン領域２９に達するコンタクトホール４３が形成される。このコンタクトホール４３は、第１層間絶縁膜４２と窒化シリコン膜３９とゲート構造２４の窒化シリコン層２３と窒化シリコンスペーサ３８とに跨って形成される。このコンタクトホール４３はフォトレジスト法および選択性のある異方性ドライエッチング法によって形成され、コンタクトホール４３の底に残った窒化シリコン層３９はドライエッチングにより除去される。このコンタクトホール４３の形成後に、接続プラグ４０、４１のプラグ材料をスパッタ法またはＣＶＤ法によって堆積し、第１層間絶縁膜４１上のプラグ材料を化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ／  ＣＭＰ）により除去することにより、接続プラグ４０、４１が形成される。
【００２６】
＜実施の形態１の第９工程＞
図９は第９工程を示す。この第９工程では、第１層間絶縁膜４２の上に、第２層間絶縁膜４４が形成され、これらの層間絶縁膜４２、４４にコンタクトホール４５、４６、４７が形成される。第２層間絶縁膜４４はＬＰ−ＴＥＯＳまたはＢＰＳＧである。コンタクトホール４５は接続プラグ４０に対するコンタクトホールであり、コンタクトホール４６はＮチャンネルＭＯＳトランジスタＮＴのソース領域３０、３４およびドレイン領域３１、３５に対するコンタクトホールであり、またコンタクトホール４７はＰチャンネルＭＯＳトランジスタＰＴのソース領域３２、３６およびドレイン領域３３、３７に対するコンタクトホールである。これらのコンタクトホール４５、４６、４７はフォトレジスト法および異方性ドライエッチングにより形成される。
【００２７】
＜実施の形態１の第１０工程＞
図１０は第１０工程を示す。この第１０工程はこの発明の特徴的な工程である。この第１０工程では、アンドープの薄いポリシリコン層５０が第２層間絶縁膜４４とコンタクトホール４５、４６、４７を覆うように全面に形成される。コンタクトホール４５、４６、４７内において、ポリシリコン層５０は、そのコンタクトホールの内壁を覆う筒状ポリシリコン層５１と、そのコンタクトホールの底部に形成された下部ポリシリコン層５２を有する。第２層間絶縁膜４４の上にも、ポリシリコン層５３が形成される。これらのポリシリコン層５１、５２、５３は同時に同じ材料で、互いに連続して形成される。このアンドープのポリシリコン層５０はＣＶＤ法により堆積され、その厚さは、５ｎｍから２０ｎｍとされ、コンタクトホール４５、４６、４７を互いに同じ径として、その内径の１／１０程度の厚さとされる。
【００２８】
＜実施の形態１の第１１工程＞
図１１は第１１工程を示す。この第１１工程では、アンドープのポリシリコン層５０を形成した後に、コンタクト不純物領域５４、５５が形成される。コンタクト不純物領域５４はメモリセル領域ＭＣの接続プラグ４０に形成され、また２つのコンタクト不純物領域５５はＮチャンネルＭＯＳトランジスタＮＴのソース領域３０、３４とドレイン領域３１、３５にそれぞれ形成される。これらのコンタクト不純物領域５４、５５は、ＰＭＯＳ領域をレジスト５６で覆った状態で、高濃度のＮ＋形不純物をコンタクトホール４５、４６を通して注入することによって形成される。コンタクト不純物領域５５は、深いソース領域３４、深いドレイン領域３５よりも深く、それらを貫通して形成され、ソース領域３０、３４およびドレイン領域３１、３５とのコンタクト抵抗を減少させる。コンタクト不純物領域５４は、接続プラグ４０に対するコンタクト抵抗を減少させる。レジスト５６はコンタクト不純物領域５４、５５の形成後に除去される。
【００２９】
＜実施の形態１の第１２工程＞
図１２は第１２工程を示す。この第１２工程では、ＰＭＯＳ領域に、コンタクト不純物領域５７が形成される。２つのコンタクト不純物領域５７は、ＰチャンネルＭＯＳトランジスタＰＴのソース領域３２、３６およびドレイン領域３３、３７にそれぞれ形成される。このコンタクト不純物領域５７は、メモリセル領域ＭＣとＮＭＯＳ領域をレジスト５８によって覆った状態で、高濃度のＰ＋形不純物をコンタクトホール４７を通して注入することによって形成される。コンタクト不純物領域５７は、深いソース領域３６、深いドレイン領域３７よりも深く、それらを貫通して形成され、ソース領域３２、３６およびドレイン領域３３、３７とのコンタクト抵抗を減少させる。レジスト５８はコンタクト不純物領域５７の形成後に除去される。
【００３０】
＜実施の形態１の第１３工程＞
図１３は第１３工程を示す。この第１３工程では、まず、コバルト（Ｃｏ）などのメタル材料がスパッタまたはＣＶＤ法により、半導体基板１０の上表面の全面に被着され、熱処理が施される。メタル材料（Ｃｏ）はポリシリコン層５０の全面に被着され、熱処理によってポリシリコン層５０はメタルシリサイド、具体的にはコバルトシリサイド（ＣｏＳｉ２）に変換され、筒状ポリシリコン層５１、下部ポリシリコン層５２およびポリシリコン層５３も、それぞれ筒状メタルシリサイド層５１、下部メタルシリサイド層５２、メタルシリサイド層５３に変換される。メタル材料の被着と熱処理が半導体基板１０の全面で均一に行なわれるので、これらの筒状メタルシリサイド層５１、下部メタルシリサイド層５３およびメタルシリサイド層５３も互いに同じ材料で構成される。
メタル材料（Ｃｏ）はコンタクトホール４６、４７の底部では、下部メタルシリサイド層５３を通して、その下のコンタクト不純物領域５５、５７の上部にも付加メタルシリサイド層６０を形成する。この付加メタルシリサイド層６０は、下部メタルシリサイド層５２とともに、後で形成する接続プラグ７０から半導体基板１０への不要なメタルの拡散を防止するために、形成される。
【００３１】
第１３工程では、続いて、バリアメタル層６１が、第２層間絶縁膜４４とコンタクトホール４５、４６、４７の全面に被着される。このバリアメタル層６１は例えば窒化チタン（ＴｉＮ）によって構成され、スパッタまたはＣＶＤ法により堆積される。このバリアメタル層６１は、コンタクトホール４５、４６、４７に内おいて、筒状メタルシリサイド層５１の内壁を覆う筒状バリアメタル層６２、下部メタルシリサイド層５２を覆う下部バリアメタル層６３を有し、また、第２層間絶縁膜４４上には、メタルシリサイド層５３を覆うバリアメタル層６４を有する。これらの筒状バリアメタル層６２、下部バリアメタル層６３およびバリアメタル層６４は、互いに同じ材料で構成される層である。
【００３２】
＜実施の形態１の第１４工程＞
図１４は第１４工程を示す。この第１４工程では、バリアメタル層６１の全面を覆うように、メタル層６５が被着され、さらに、このメタル層６５を覆うように、窒化シリコン層６６が被着される。メタル層６５は例えばタングステン（Ｗ）などで構成され、スパッタまたはＣＶＤ法により堆積される。このメタル層６５はプラグ／配線層の主要導電材料である。このメタル層６５は、コンタクトホール４５、４６、４７内にメタルプラグ６７を有し、また第２層間絶縁膜４４上には、メタル層６８を有する。これらのメタルプラグ６７とメタル層６８も、同じメタル層６５から構成されるので、互いに同じ材料で構成される。
【００３３】
＜実施の形態１の第１５工程＞
図１５は第１５工程を示す。この第１５工程では、メタル層６５、バリアメタル層６１、メタルシリサイド層６０に対するパターニングが行なわれる。このパターニングには、フォトレジスト法および異方性ドライエッチング法が用いられ、窒化シリコン層６６がハードマスクとして使用される。
このパターニングにより、コンタクトホール４５、４６、４７には、接続プラグ７０が形成され、また第２層間絶縁膜４４の上には、配線層７３が形成される。接続プラグ７０は、筒状バリアメタル層６２と、下部バリアメタル層６３と、メタルプラグ６６を有する。配線層７３は、メタルシリサイド層５３上に、バリアメタル層６４とメタル層６８とを有する。
実施の形態１では、メモリセル領域ＭＣ上の配線層７３はビットラインＢＬを構成し、ＮＭＯＳ領域およびＰＭＯＳ領域上の配線層７３は、ＮチャンネルＭＯＳトランジスタＮＴのソース領域３０、３４とＰチャンネルＭＯＳトランジスタＰＴのドレイン領域３３、３７とを接続するとともに、ビットラインＢＬに接続される。なお、メモリセル領域ＭＣの接続プラグ４１には、図示しないセルキャパシタが接続される。
【００３４】
＜実施の形態１の特徴と効果＞
図１６は、実施の形態１の周辺回路領域ＣＣにおける周辺ＭＯＳトランジスタの代表として、図１５のＰＭＯＳ領域におけるソース領域３２、３６に対する接続プラグ７０を拡大して示す。Ｐ＋形のコンタクト不純物領域５７は、図１２の第１２工程において、筒状ポリシリコン層５１、下部ポリシリコン層５２が被着された状態で、Ｐ形不純物を注入して形成されるので、メタルプラグ６７の下端における筒状ポリシリコン５１の下端の幅よりも、僅かに大きな幅Ｆをもって形成される。この筒状ポリシリコン層５１、下部ポリシリコン層５２が形成されない従来技術に比べて、コンタクト不純物領域５７の横方向の幅Ｆは、その両側において、筒状ポリシリコン層５１の厚さだけ小さくなり、ゲート構造２６からの距離もそれだけ大きくなる。このコンタクト不純物領域５７のゲート構造２６からの離間によって、実効的なソース濃度の上昇が防止され、ＰチャンネルＭＯＳトランジスタＰＴのしきい値の設計値からの低下が防止される。
【００３５】
また、縦方向において、コンタクト不純物領域５７に対するＰ形不純物が下部ポリシリコン層５２を通して注入されるため、コンタクト不純物領域５７の深さＤが減少し、この深さＤの減少に伴って、コンタクト不純物領域５７の横幅の減少が図られる。このコンタクト不純物領域５７の横幅の減少は、前記と同様に、コンタクト不純物領域５７をゲート構造２６から離間させる結果になり、この点からも実効的なソース濃度の上昇が防止され、ＰチャンネルＭＯＳトランジスタＰＴのしきい値の設計値からの低下が防止される。
第１３工程において、メタル材料の拡散も下部ポリシリコン層５２を通して行われるので、コンタクト不純物領域５７の深さＤが浅くなるとともに、メタルシリサイド６０の厚さも減少する。このため、メタルシリサイド６０からのコンタクト不純物領域５７の深さＡは、実質的に浅くなることはなく、下部ポリシリコン層５２がない場合と実質的に同じ深さに保たれる。このため、コンタクト不純物領域５７の接合リークが増大することもない。
【００３６】
ＰＭＯＳ領域のＰチャンネルＭＯＳトランジスタＰＴのドレイン領域３３、３７とそれに接続された接続プラグ７０との関係も同様であり、Ｐ形のコンタクト不純物領域５７がゲート構造２６に接近することによる実効ドレイン濃度の上昇としきい値電圧の低下を防止できる。またＮＭＯＳ領域のＮチャンネルＭＯＳトランジスタＮＴのソース領域３０、３４とそれに接続された接続プラグ７０との関係およびドレイン領域３１、３５とそれに接続された接続プラグ７０との関係も同じである。ＮＭＯＳ領域では、Ｎ形のコンタクト不純物領域５５がゲート構造２５に接近するのを防止でき、そのしきい値電圧の設計値からの低下が防止できる。
【００３７】
また、実施の形態１の半導体メモリデバイスでは、コンタクト不純物領域５５、５７が、接続プラグ７０の下端における筒状メタルシリサイド層６２の幅よりも僅かに大きな幅をもって形成されており、このコンタクト不純物５５、５７の横方向の幅を筒状メタルシリサイド層６２が筒状ポリシリコン層５２であった状態で、この筒状ポリシリコン層５２によって、より小さくすることができる。
また、実施の形態１の半導体メモリデバイスでは、下部バリアメタル層６３が筒状バリアメタル層６２に連続し、また下部メタルシリサイド層５３が筒状メタルシリサイド５２に連続しているので、これらを同時に形成して製造工程の簡略化をはかることができ、さらに、下部メタルシリサイド層５３の下にも付加メタルシリサイド層６０を形成したので、接続プラグ７０を構成するメタルプラグから半導体基板１０への不要な拡散を確実に防止できる。
【００３８】
実施の形態１の半導体メモリデバイスでは、層間絶縁膜上の配線層がメタルプラグ６７に連続するメタル層６８と、筒状バリアメタル層６２に連続するバリアメタル層６４を、筒状メタルシリサイド層５１に連続するメタルシリサイド層５３上に有するので、筒状メタルシリサイド層５１とメタルシリサイド層５３を同時に形成し、メタル層６８とバリアメタル層６４をメタルプラグ６７および筒状バリアメタル層６２と同時に容易に形成できる。
また、メモリセル領域ＭＣのビットラインＢＬのメタル層６５、バリアメタル層６４およびメタルシリサイド層５３を周辺回路領域ＣＣの配線層７３のメタル層６５、バリアメタル層６４およびメタルシリサイド層５３と同じ材料としたので、これらを同時に容易に形成できる。
【００３９】
実施の形態２．
実施の形態２では、ノンドープのポリシリコン層５０が被着され、コンタクト不純物領域５４、５５、５７を形成した後に、第２層間絶縁膜４４上のポリシリコン層５３が、化学機械研磨によって、除去される。その他の構成および製造工程は実施の形態１と同じである。なお、この実施の形態２でも、メモリセル領域にＮ形基板を用いたＰＭＯＳトランジスタを形成するものとしているが、Ｐ形基板を用いたＮＭＯＳトランジスタを形成するようにしてもよい。
【００４０】
図１７から図２０は実施の形態２を製造工程に沿って示す断面図である。この実施の形態２の第１工程から第１２工程までの工程は、図１から図１２に示した実施の形態１と同じに実施される。
＜実施の形態２の第１３工程＞
図１７は実施の形態２の第１３工程を示す。この実施の形態２の第１３工程では、図１２に示す実施の形態１の第１２工程の終了後、レジスト５８を除去し、第２層間絶縁膜４４上のポリシリコン層５３を化学機械研磨によって除去する。結果として、ポリシリコン層５０は、コンタクトホール４５、４６、４７内の筒状ポリシリコン層５１と、下部ポリシリコン層５２が残る。
【００４１】
＜実施の形態２の第１４工程＞
図１８は実施の形態２の第１４工程を示す。この実施の形態２の第１４工程は、図１３に示す実施の形態１の第１３工程と類似した工程であり、コバルトなどのメタル材料をポリシリコン層５０に被着し熱処理することにより、ポリシリコン層５０をメタルシリサイド層５０に変換し、このメタルシリサイド層５０の下部のコンタクト不純物領域５４、５５、５７の上部にもメタルシリサイド層６０を形成し、その後にバリアメタル層６１を全面に被着する。このバリアメタル層６１は、コンタクトホール４５、４６、４７内の筒状バリアメタル層６２と下部バリアメタル層６３および第２層間絶縁層４４上のバリアメタル層６４を有する。実施の形態２では、第２層間絶縁膜４４上のポリシリコン層５３が除去されているので、バリアメタル層６４は第２層間絶縁膜４４に直接接触する。
【００４２】
＜実施の形態２の第１５工程＞
図１９は実施の形態２の第１５工程を示す。この実施の形態２の第１５工程は、図１４に示す実施の形態１の第１４工程と類似した工程であり、バリアメタル層６１の全面に、メタル層６５が被着され、さらにメタル層６５を覆うように、窒化シリコン層６６が被着される。
【００４３】
＜実施の形態２の第１６工程＞
図２０は実施の形態２の第１６工程を示す。この実施の形態２の第１６工程は、図１５に示す実施の形態１の第１５工程と類似した工程であり、第２層間絶縁膜４４上のメタル層６５、バリアメタル層６１がパターンニングされ、配線層７３が形成される。メモリセル領域ＭＣでは、配線層７３はビットラインＢＬを構成し、また周辺回路領域ＣＣでは、配線層７３はトランジスタＮＴ、ＰＴを互いに接続し、またビットラインＢＬとの接続を行なう。
【００４４】
＜実施の形態２の特徴と効果＞
実施の形態２でも、図１１、図１２に示すように、コンタクトホール４５、４６、４７内に筒状ポリシリコン層５１、下部ポリシリコン層５２が形成された状態で、コンタクト不純物領域５５、５７が形成されるので、実施の形態１と同じ効果がある。
【００４５】
実施の形態３．
実施の形態２は、化学機械研磨により、第２層間絶縁膜４４上のポリシリコン層５３を除去したが、この実施の形態３では、ドライエッチング法により、第２層間絶縁膜４４上のポリシリコン層５３を除去する。その他の工程は、実施の形態２と同じである。
【００４６】
実施の形態３では、ポリシリコン層５３を除去するに際し、コンタクトホール４５、４６、４７内に、レジストなどを埋め込む。このレジストは、全面塗布の後、露光、現像により、コンタクトホール４５、４６、４７内にのみ残される。コンタクトホール４５、４６、４７内にレジストなどを埋め込んだ状態で、ドライエッチングを行なうことにより、第２層間絶縁膜４４上のポリシリコン層５３を除去する。
【００４７】
図２１（ａ）はこの実施の形態３によるコンタクトホール４５、４６、４７の上部の形状を示す。この実施の形態３では、筒状ポリシリコン層５１から変換された筒状メタルシリサイド５１の上端部に、ドライエッチングによる凹部７５が形成されている。
図２１（ｂ）は、対比のために、実施の形態２によるコンタクトホール４５、４６、４７の上部の形状を示す。実施の形態２では、化学機械研磨の後、コンタクトホール４５、４６、４７内にスラリー（酸化シリコンＳｉＯ２の粒）が残存するために、これを弗酸で除去する必要があり、この弗酸処理時に第２層間絶縁膜４４の上面がエッチングされる結果、筒状ポリシリコン層５１から変換された筒状メタルシリサイド層５１の上端が図２１（ｂ）に示すように、第２層間絶縁膜４４の上面から突出する。この筒状メタルシリサイド層５１の上端の突出は、配線層７３に欠陥を引き起こす場合がある。配線層７３はステッパにより配線パターンを転写して形成されるが、突出部はその転写に影響を与える。とくに、メモリセル領域ＭＣでは、配線層（ビットライン）７３の幅はコンタクトホール４５の径よりも小さいので、この影響が大きい。
実施の形態３では、ポリシリコン層５３から変換されたメタルシリサイド層５３がドライエッチングにより除去されるので、筒状メタルシリサイド層５１の上端が突出するようなことはなく、図２１（ａ）に示すように、筒状メタルシリサイド層５１の上端にエッチバックによる凹部７５が形成され、この部分において、バリアメタル層６２、メタルプラグ６７が滑らかに形成され、実施の形態２の不都合が改善される。
【００４８】
実施の形態４．
実施の形態１から３は、筒状ポリシリコン層５１と下部ポリシリコン層５２を形成した状態で、コンタクト不純物領域５４、５５、５７を形成したが、実施の形態４では、コンタクトホール４５、４６、４７の底部にシリコン層を形成した状態で、コンタクト不純物領域を形成する。
【００４９】
図２２から図２５は実施の形態４の第１０工程から第１３工程を示す断面図である。この実施の形態４の第１工程から第９工程までは、図１から図９に示した実施の形態１と同じに実施される。
＜実施の形態４の第１０、１１、１２工程＞
図２２は実施の形態４の第１０から第１２工程をまとめて示す。この実施の形態４の第１０工程では、図９に示すコンタクトホール４５、４６、４７を形成した後、これらの各コンタクトホール４５、４６、４７の底部に、シリコン層８０を選択的に、例えばエピタキシャル成長により形成する。実施の形態４では、このシリコン層８０の形成後に、第１１工程、第１２工程として、コンタクト不純物領域５４、５５、５７が形成される。第１１工程では、Ｎ形のコンタクト不純物領域５４、５５が、図１１と同様に、ＰＭＯＳ領域をレジスト５６で覆った状態で、高濃度のＮ＋形不純物をコンタクトホール４５、４６およびシリコン層８０を通して注入することによって形成される。また、第１２工程では、Ｐ形のコンタクト不純物領域５７が、図１２と同様に、メモリセル領域ＭＣとＮＭＯＳ領域をレジスト５８で覆った状態で、高濃度のＰ＋形不純物をコンタクトホール４７およびシリコン層８０を通して注入することにより形成される。
【００５０】
＜実施の形態４の第１３工程＞
図２３は実施の形態４の第１３工程を示す。この実施の形態４の第１３工程は、図１３に示す実施の形態１の第１３工程と類似した工程であり、コバルトなどのメタルをシリコン層８０に被着し熱処理することにより、シリコン層８０をメタルシリサイド層８０に変換し、このメタルシリサイド層８０の下部のコンタクト不純物領域５４、５５、５７の上部にも付加メタルシリサイド層６０を形成し、その後にバリアメタル層６１を全面に被着する。このバリアメタル層６１は、コンタクトホール４５、４６、４７内の筒状バリアメタル層６２と下部バリアメタル層６３および第２層間絶縁層４４上のバリアメタル層６４を有する。実施の形態４でも、バリアメタル層６４は第２層間絶縁膜４４に直接接触する。
【００５１】
＜実施の形態４の第１４工程＞
図２４は実施の形態４の第１４工程を示す。この実施の形態４の第１４工程は、図１４に示す実施の形態１の第１４工程と類似した工程であり、バリアメタル層６１の全面に、メタル層６５が被着され、さらにメタル層６５を覆うように、窒化シリコン層６６が被着される。
【００５２】
＜実施の形態４の第１５工程＞
図２５は実施の形態４の第１５工程を示す。この実施の形態４の第１５工程は、図１５に示す実施の形態１の第１５工程と類似した工程であり、第２層間絶縁膜４４上のメタル層６５、バリアメタル層６１がパターンニングされ、配線層７３が形成される。メモリセル領域ＭＣでは、配線層７３はビットラインＢＬを構成し、また周辺回路領域ＣＣでは、配線層７３はトランジスタＮＴ、ＰＴを互いに接続し、またビットラインＢＬとの接続を行なう。
【００５３】
＜実施の形態４の特徴と効果＞
実施の形態４では、図２２に示すように、コンタクトホール４５、４６、４７の底部にポリシリコン層８０が形成された状態で、コンタクト不純物領域５４、５５、５７が形成される。図２６に、代表的に、ＰチャンネルＭＯＳトランジスタＰＴの部分を拡大して示すように、このコンタクト不純物領域５５、５７の形成において、シリコン層８０はその深さＧを減少させ、この深さＧの減少に伴い、その横幅Ｈを減少させる効果がある。
【００５４】
【発明の効果】
以上のように、この発明によれば、コンタクト不純物領域に横幅をより小さくすることができ、この横幅の減少によって、コンタクト不純物領域が周辺ＭＯＳトランジスタのゲート構造に近づくことによる、実効的なしきい値電圧の低下を防止できる。
【図面の簡単な説明】
【図１】この発明による半導体メモリデバイスの実施の形態１の第１製造工程を示す断面図。
【図２】この発明による半導体メモリデバイスの実施の形態１の第２製造工程を示す断面図。
【図３】この発明による半導体メモリデバイスの実施の形態１の第３製造工程を示す断面図。
【図４】この発明による半導体メモリデバイスの実施の形態１の第４製造工程を示す断面図。
【図５】この発明による半導体メモリデバイスの実施の形態１の第５製造工程を示す断面図。
【図６】この発明による半導体メモリデバイスの実施の形態１の第６製造工程を示す断面図。
【図７】この発明による半導体メモリデバイスの実施の形態１の第７製造工程を示す断面図。
【図８】この発明による半導体メモリデバイスの実施の形態１の第８製造工程を示す断面図。
【図９】この発明による半導体メモリデバイスの実施の形態１の第９製造工程を示す断面図。
【図１０】この発明による半導体メモリデバイスの実施の形態１の第１０製造工程を示す断面図。
【図１１】この発明による半導体メモリデバイスの実施の形態１の第１１製造工程を示す断面図。
【図１２】この発明による半導体メモリデバイスの実施の形態１の第１２製造工程を示す断面図。
【図１３】この発明による半導体メモリデバイスの実施の形態１の第１３製造工程を示す断面図。
【図１４】この発明による半導体メモリデバイスの実施の形態１の第１４製造工程を示す断面図。
【図１５】この発明による半導体メモリデバイスの実施の形態１の第１５製造工程を示す断面図。
【図１６】実施の形態１のコンタクトホール部分の拡大断面図。
【図１７】この発明による半導体メモリデバイスの実施の形態２の第１３製造工程を示す断面図。
【図１８】この発明による半導体メモリデバイスの実施の形態２の第１４製造工程を示す断面図。
【図１９】この発明による半導体メモリデバイスの実施の形態２の第１５製造工程を示す断面図。
【図２０】この発明による半導体メモリデバイスの実施の形態２の第１６製造工程を示す断面図。
【図２１】この発明による半導体メモリデバイスの実施の形態２と実施の形態３のコンタクトホールの上端部分の拡大断面図。
【図２２】この発明による半導体メモリデバイスの実施の形態４の第１０から第１２製造工程を示す断面図。
【図２３】この発明による半導体メモリデバイスの実施の形態４の第１３製造工程を示す断面図。
【図２４】この発明による半導体メモリデバイスの実施の形態４の第１４製造工程を示す断面図。
【図２５】この発明による半導体メモリデバイスの実施の形態４の第１５製造工程を示す断面図。
【図２６】実施の形態４のコンタクトホール部分の拡大断面図。
【図２７】従来の半導体メモリデバイスを示す断面図。
【図２８】従来の半導体メモリデバイスのコンタクトホール部分の拡大断面図。
【図２９】従来の半導体メモリデバイスのコンタクトホール部分の拡大断面図。
【符号の説明】
ＭＣ  メモリセル領域、ＮＭＯＳ  ＮチャンネルＭＯＳトランジスタ領域、
ＰＭＯＳ  ＰチャンネルＭＯＳトランジスタ領域、ＣＴ  セルトランジスタ、
ＣＣ  周辺回路領域、ＮＴ、ＰＴ  周辺ＭＯＳトランジスタ、
１０  半導体基板、２４、２５、２６  ゲート構造、２８  セルトランジスタのソース領域、２９  セルトランジスタのドレイン領域、３０、３４、３２、３６  周辺ＭＯＳトランジスタのソース領域、３１、３５、３３、３７  周辺ＭＯＳトランジスタのドレイン領域、４２、４４  層間絶縁膜、４５、４６、４７  コンタクトホール、５０  ポリシリコン層（メタルシリサイド層）、
５１  筒状ポリシリコン層（筒状メタルシリサイド層）、５２  下部ポリシリコン層（下部メタルシリサイド層）、５３  ポリシリコン層（メタルシリサイド層）、５４、５５、５７  コンタクト不純物領域、６０  付加メタルシリサイド、６１  バリアメタル層、６２  筒状バリアメタル層、６３  下部バリアメタル層、６４  バリアメタル層、６５  メタル層、６７  メタルプラグ、
７０  接続プラグ、７３  配線層、ＢＬ  ビットライン。
【図１】
2004235288.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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