(57)【要約】【課題】検出信号の条件の変更が容易に行え、構成が簡単で小さなサイズの計数回路及びそれを使用した不揮発性半導体メモリの実現。【解決手段】パルス信号のパルス数を計数して、第１計数値から第２計数値の間であることを示す検出信号を出力するパルス計数回路であって、パルス信号をトリガとし、各段の出力は一旦変化した後はリセット信号により初期状態にリセットされるまで変化しないシフトレジスタ２１と、シフトレジスタの各段の出力信号から検出信号を発生する計数検出論理回路２３，２４とを備える。【選択図】　　　図３
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【特許請求の範囲】
【請求項１】
パルス信号のパルス数を計数して、第１計数値から第２計数値の間であることを示す検出信号を出力するパルス計数回路であって、
前記パルス信号をトリガとし、各段の出力は一旦変化した後はリセット信号により初期状態にリセットされるまで変化しないシフトレジスタと、
前記シフトレジスタの各段の出力信号から前記検出信号を発生する計数検出論理回路とを備えることを特徴とするパルス計数回路。
【請求項２】
前記計数検出論理回路は、前記シフトレジスタの前記第１計数値に対応する段の出力信号と、前記シフトレジスタの前記第２計数値に対応する段の出力信号の反転論理との論理積を演算する２入力論理回路を備える請求項１に記載のパルス計数回路。
【請求項３】
前記計数検出論理回路は、前記１個の前記シフトレジスタの各段の出力信号から、異なる複数の組みの前記第１計数値と前記第２計数値の間であることをそれぞれ示す複数の検出信号を発生する複数の２入力論理回路を備える請求項２に記載のパルス計数回路。
【請求項４】
前記第１計数値と前記第２計数値の前記異なる複数の組みは、前の組みの前記第２計数値に１を加えた計数値が次の組みの前記第１計数値であるという具合に、連続した計数値を複数の範囲に分割した組みであり、
前段の２入力論理回路の第２の入力が、次段の２入力論理回路の第１の入力である請求項３に記載のパルス計数回路。
【請求項５】
前記計数検出論理回路は、前記複数の検出信号の異なる組みを出力する複数群の前記複数の２入力論理回路を備え、
前記複数群の前記複数の２入力論理回路は、選択信号に応じて、１群の前記複数の２入力論理回路が出力信号を出力し、他の群の前記複数の２入力論理回路は出力を停止する請求項３に記載のパルス計数回路。
【請求項６】
電気的に書込又は消去動作を行い、前記書込又は消去動作は、書込又は消去のための電圧を印加した後所定の状態になったかを確認する動作を基本動作として、前記所定の状態になるまで前記基本動作を繰返し、段階的に前記電圧を変化させる不揮発性半導体記憶装置において、
前記基本動作の動作数を計数する回路として請求項１から５のいずれか１項に記載のパルス計数回路を備える不揮発性半導体記憶装置。
【請求項７】
当該不揮発性半導体記憶装置は、フラッシュメモリである不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス信号を計数して第１計数値から第２計数値の間であることを示す検出信号を出力するパルス計数回路及びそのようなパルス計数回路を有するフラッシュメモリなどの電気的に書込又は消去を行う不揮発性半導体記憶装置（不揮発性メモリ）に関し、特に簡単な構成で小さなサイズのパルス計数回路に関する。
【０００２】
【従来の技術】
電気的に書込及び消去を行う不揮発性メモリとしてはＥ２ＰＲＯＭ，フラッシュメモリなどが知られており、電気的に書込は行えるが電気的に消去は行えない不揮発性メモリとしてはＥＰＲＯＭが知られており、それぞれ各種の変形例を有する。このような不揮発性メモリにおける書込及び消去動作では、各部に所定の電圧を印加してフローティングゲートに電荷を注入したりそこから電荷を抜き取ることが行われるが、電荷の注入量又は抜き取り量が大きくなりすぎると、正常な動作が行われなくなり、エラーが発生する。そのため、１度に多量の電荷を注入又は抜き取るのではなく、少量の電荷を注入又は抜き取る書込又は消去動作と、その後に所定の書込又は消去状態になったかを確認するベリファイ動作の組みを基本動作として繰返し、所定の書込又は消去状態になったことを確認すると動作を終了するようにしている。１回の書込又は消去動作で注入又は抜き取る電荷量は、直前のベリファイ動作で所定の書込又は消去状態になっていないと判定された後、最後の書込又は消去状態を行ってもエラーが発生しないように設定される。注入又は抜き取る電荷量が小さいほどエラーが発生せず、高い精度で所定の書込又は消去状態にすることができるが、逆に基本動作を繰り返す回数が増加し、書込又は消去動作全体に要する時間が長くなる。
【０００３】
書込又は消去の各部の電圧条件は、設計段階で上記のような条件を考慮して設定されるが、プロセス変動などのためにメモリセルの動作条件及び各部に印加する電圧などがばらつき、想定した条件からずれることが避けられない。このようなばらつきも考慮すると、エラーが発生しないようにする必要があり、１回の書込又は消去動作で注入又は抜き取る電荷量を小さくする必要があり、基本動作の繰り返す回数が大きくなり、書込又は消去動作全体に要する時間が長くなるという問題が生じる。そこで、例えば１回目から５回目までは１回の書込又は消去動作で注入又は抜き取る電荷量が小さい条件で行い、６回目から９回目までは注入又は抜き取る電荷量が増加するような条件で行い、１０回目から１２回目までは注入又は抜き取る電荷量が更に増加するような条件で行い、１３回目以降は注入又は抜き取る電荷量が更に増加するような条件で行い、以後この条件で基本動作を繰り返す。もちろんベリファイ動作で所定の書込又は消去状態になっていると判定された場合には、ただちに動作を終了する。
【０００４】
上記のように基本動作の回数に応じて動作条件を変えるため、基本動作の回数を計数して、１回目から５回目まで、６回目から９回目まで、１０回目から１２回目まで及び１３回目以降であることを示す検出信号を生成し、検出信号に応じて動作条件を設定する必要がある。また、書込及び消去動作では、読出動作に比べて高い電圧や負電圧を使用するが、このような電圧はチャージポンプ回路で発生させており、動作条件に応じて高電圧や負電圧の電圧値及び電流量が異なるので、検出信号に応じてチャージポンプ回路などの動作条件も設定する必要がある。このような対象となるパルス信号のパルス数を計数して、所定の第１計数値から第２計数値までの間であることを示す検出信号を出力する回路は、不揮発性半導体メモリに限らず他の半導体装置でも使用される場合がある。
【０００５】
上記のような検出信号を発生させるため、従来の計数回路は、バイナリィカウンタを使用するのが一般的であった。
【０００６】
図１は、従来の計数回路の構成を示す図である。図示のように、従来の計数回路は、パルス信号を計数（カウント）するバイナリィカウンタ１１と、バイナリィカウンタ１１の出力信号から、検出信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を発生させる計数検出論理回路１２とを備える。
【０００７】
図２は、４ビットのバイナリィカウンタ１１のパルス数に対するカウント値と、必要な検出信号Ｓ１，Ｓ２，Ｓ３，Ｓ４の信号値を示す。各検出信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を発生させるもっとも簡単に考えられる構成は、それぞれが「１」になるバイナリィカウンタ１１の４ビットの出力値の論理積を演算する回路と、その出力の論理和を演算する回路とを備える回路である。
【０００８】
上記のような書込及び消去のための検出信号には関係しないが、特開平１１−１６３４５号公報は、半導体メモリのリフレッシュカウンタをダイナミック型のフィードバックシフトレジスタで構成することを開示している。
【０００９】
【特許文献１】
特開平１１−１６３４５号公報（すべて）
【００１０】
【発明が解決しようとする課題】
図１に示した従来の計数回路は、計数検出論理回路１２の構成が非常に複雑になるという問題があった。そのため、回路のサイズが大きくなるという問題がある。また、４ビットのバイナリィカウンタの場合、１６カウントで元の値に戻るため、１６カウント以上でも検出信号Ｓ４が「１」の状態を維持するにはカウンタのキャリィを利用して検出信号Ｓ４が「０」にならないようにすることが必要であり、回路を一層複雑にする。
【００１１】
更に、メモリセルの動作条件及び各部に印加する電圧などのばらつきを想定して条件を設定するが、想定した条件からずれることが避けられず、それに応じて検出信号を変えられることが望ましい。例えば、上記の検出信号の条件から、パルス数が１から６まで、７から１０まで、１１から１５まで及び１６以降であることを示す検出信号に変更する場合などである。そのため、実際に試作を行ってより高精度に条件を設定したり、検出信号の条件を画定した上で最終的な設計を行うことが考えられる。しかし、近年市場の変動に的確に対応するため、プロセステクノロジの開発と並行して製品開発が進めことにより、製品化のリードタイムを短くする必要が生じている。そのため、実際に試作を行ってより高精度に条件を設定したり、検出信号の条件を画定した上で最終的な設計を行う方法は採用できない。また、この方法は、製造段階でのばらつきに応じて条件を変更する必要がある場合には適用できない。
【００１２】
更に、最初の製品の特性を調査してプロセステクノロジの改善が施される場合があるが、この場合には動作条件が変化することになり、それに応じて検出信号の条件も変更する必要がある。この場合には、設計変更が必要で、マスクなどの変更を行うことになり、変更が完了するまでに時間を要すると共にコストが増加する。
【００１３】
以上のように、設計段階での検出信号の条件を変更できることが望ましいが、上記のように、従来の計数回路は計数検出論理回路１２の構成が非常に複雑であるため、検出信号の条件を変更するには回路の大幅な変更が必要であり、再設計することが必要になる。そのため、最終製品を得るまでのリードタイムが長くなり、コストが増加するという問題がある。
【００１４】
本発明は、検出信号の条件の変更が容易に行え、構成が簡単で小さなサイズの計数回路及びそれを使用した不揮発性半導体記憶装置（メモリ）の実現を目的とする。
【００１５】
【課題を解決するための手段】
上記目的を実現するため、本発明の計数回路は、バイナリィカウンタの替わりにシフトレジスタを用いることを特徴とする。シフトレジスタは、パルス信号をトリガとし、各段の出力は一旦変化した後はリセット信号により初期状態にリセットされるまで変化しないので、シフトレジスタの出力信号から検出信号を生成する計数検出論理回路の構成が非常に簡単になり、変更も容易である。例えば、計数検出論理回路の入力を、シフトレジスタの出力信号線のいずれに接続するかを選択するだけで変更が可能であり、最終の配線メタル層を変更するだけでよい。また、計数検出論理回路の構成が簡単であるから、あらかじめ複数の異なる条件で検出信号を発生する複数の計数検出論理回路を用意しておき、いずれかを選択的に使用することも可能である。
【００１６】
計数検出論理回路は、第１の入力と第２の入力の反転論理との論理積を演算する２入力論理回路で構成で、検出信号がオンする第１計数値に対応するシフトレジスタの段の出力信号を第１の入力とし、検出信号がオフする第２計数値に対応するシフトレジスタの段の出力信号を第２の入力とする。
【００１７】
連続した計数値を分割した複数の範囲を検出信号に対応させる場合には、前段の２入力論理回路の第２の入力が、次段の２入力論理回路の第１の入力であるようにでき、配線も容易である。
【００１８】
本発明の計数回路を、フラッシュメモリなどの電気的に書込又は消去動作を行い、書込又は消去動作は、書込又は消去動作と確認のためのベリファイ動作を基本動作として所定の状態になるまで基本動作を繰返し、段階的に前記電圧を変化させる不揮発性半導体記憶装置に適用すれば、適切な条件で書込又は消去動作が行えるものが、リードタイムを短くして、低コストで実現できる。
【００１９】
【発明の実施の形態】
図３は、本発明の第１実施例の計数回路の個性を示す回路図である。図示のように、第１実施例の計数回路は、シフトレジスタ２１と、計数検出論理回路２３とを有する。シフトレジスタ２１は、例えば図４の（Ａ）に示すような構成の各段回路２２を、最初の段のデータ入力は正論理値で、２段目以降のデータ入力として前段の正出力が接続されるように直列に接続したもので、各段はパルス信号をトリガとして同期して動作する。具体的には、図４の（Ｂ）に示すように、パルス信号から第１クロック信号ＣＬＫ０と第２クロック信号ＣＬＫ１が生成されて入力される。このシフトレジスタは、図５に示すように１方向（「０」から「１」）にのみ値が変化し、リセット信号ＲＥＳＥＴにより初期状態（すべて「０」）に復帰する。
【００２０】
計数検出論理回路２３は、第１の入力と第２の入力の反転論理との論理積を演算する２入力ＡＮＤ回路２４が、発生する検出信号の個数分設けられている。各２入力ＡＮＤ回路２４は、計数値がｍからｎの間「１」であり、それ以外の場合は「０」である検出信号を生成する場合には、第１の入力としてシフトレジスタ２１のｍ番目の出力を、第２の入力としてシフトレジスタ２１のｍ＋１番目の出力を入力する。例えば、図５に示すように、パルス数が最初から５まで、６から９まで、１０から１２まで及び１３回目以降であることを示す検出信号を生成する場合には、１番目の２入力ＡＮＤ回路２４の第１の入力には高論理値を入力し、第２の入力にはシフトレジスタの６番目の出力信号を入力する。２番目の２入力ＡＮＤ回路２４の第１の入力にはシフトレジスタの６番目の出力信号を入力し、第２の入力にはシフトレジスタの１０番目の出力信号を入力する。３番目の２入力ＡＮＤ回路２４の第１の入力にはシフトレジスタの１０番目の出力信号を入力し、第２の入力にはシフトレジスタの１３番目の出力信号を入力する。４番目の２入力ＡＮＤ回路２４の第１の入力にはシフトレジスタの１３番目の出力信号を入力し、第２の入力には低論理値を入力する。このように、前段の２入力ＡＮＤ回路２４の第２の入力と後段の２入力ＡＮＤ回路２４の第１の入力は共通である。従って、２入力ＡＮＤ回路を隣接して設ければ配線量が低減できる。最終段の２入力ＡＮＤ回路２４の出力する検出信号は、計数値が１６以上でも変化しない。
【００２１】
図３からも明らかなように、第１実施例の計数検出論理回路２３は非常に簡単な構成であり、回路規模を小さくできる。また、検出信号の条件を変更するには、計数検出論理回路２３の各２入力ＡＮＤ回路２４の入力とシフトレジスタの出力信号線の接続を変更するだけでよい。
【００２２】
図６は、本発明の第２実施例のフラッシュメモリの概略構成を示すブロック図である。図示のように、フラッシュメモリ３０は、４個のメモリセルアレイ３１と、制御信号を発生するステートマシン回路３２と、書込又は消去の基本動作数を計数して検出信号を発生する計数回路３３と、負電圧チャージポンプ３４と、正電圧チャージポンプ３５とを備える。計数回路３３は、検出信号をコード化した信号ＲＥＧＮとＲＥＧＤを発生して負電圧チャージポンプ３４と正電圧チャージポンプ３５に出力する。負電圧チャージポンプ３４と正電圧チャージポンプ３５は、信号ＲＥＧＮとＲＥＧＤに応じて動作を変更する。これは、書込又は消去動作では負電圧チャージポンプ３４と正電圧チャージポンプ３５の発生する負電圧及び高電圧を利用し、検出信号に応じて基本動作における電圧条件を変える場合に、負電圧チャージポンプ３４と正電圧チャージポンプ３５が供給する必要のある電圧や電流を変更する必要があるためである。
【００２３】
図７は、第２実施例の計数回路３３の構成を示す図である。図示のように、計数回路３３は、シフトレジスタ４１と、シフトレジスタ４１の出力信号と条件信号から検出信号を発生するケースデコーダ４２と、検出信号をコード化して信号ＲＥＧＮとＲＥＧＤを発生するコード発生器４３とを備える。
【００２４】
図８は、第２実施例のシフトレジスタ４１の構成を示す図である。第２実施例のシフトレジスタ４１は、書込又は消去の１回の基本動作が行われたことを示すパルス信号を計数する。第１実施例のシフトレジスタと同じ構成であるが、第２実施例では出力信号として反転出力ＱＢを出力する点が第１実施例と異なり、図９に示すような出力信号になる。
【００２５】
図１０は、ケースデコーダ４２の構成を示す回路図である。図示のように、ケースデコーダ４２は、同じ構成の４個の計数検出回路５１〜５４を有し、各計数検出回路はそれぞれが４個の２入力ＡＮＤ回路を有し、４個の計数検出回路５１〜５４の対応する検出信号の出力は共通に接続されている。このように、第１実施例と類似の構成を有するが、シフトレジスタの反転出力を使用するため、第１の入力の反転論理と第２の入力との論理積を演算し、１段目の２入力ＡＮＤ回路２４の第１の入力には負論理値が入力され、最終段の２入力ＡＮＤ回路２４の第２の入力には正論理値が入力される。
【００２６】
各計数検出回路５１〜５４の３入力がシフトレジスタの出力信号ＱＢ１〜ＱＢ１６の異なる組みに接続され、異なる条件の検出信号を生成する。計数検出回路５１〜５４には選択信号Ｃ１〜Ｃ４が入力され、各計数検出回路５１〜５４の４個の２入力ＡＮＤ回路は、選択信号で選択された時のみ出力を行い、それ以外の時には出力はハイ・インピーダンス状態になる。従って、あらかじめ想定される４つの異なる条件の検出信号が生成されるようにしておき、選択信号により任意の１つを選択する。これにより、４つの条件であれば単に信号を選択するだけで書込又は消去動作の条件を変更できる。
【００２７】
図１１は、コード発生器４３の構成を示す図である。コード発生器４３は、検出信号Ｓ１〜Ｓ４を２ビットの信号にコード化する回路である。回路６１が１ビット目の出力Ｄ０を出力し、回路６２が２ビット目の出力Ｄ１を出力する。Ｓ１が１の時にはＤ０とＤ１は共に「０」になり、Ｓ２が１の時にはＤ０は「０」でＤ１は「１」になり、Ｓ３が１の時にはＤ０は「１」でＤ１は「０」になり、Ｓ４が１の時にはＤ０とＤ１は共に「１」になる。これ以上の詳しい説明は省略する。
【００２８】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、各種の変形例が可能である。
【００２９】
【発明の効果】
本発明によれば、構成が簡単で小さなサイズの計数回路が実現でき、検出信号の条件の変更も容易に行えるようになる。従って、この計数回路を不揮発性半導体メモリに使用すれば、書込又は消去動作の条件を段階的に変化させる場合の条件を容易に変更できるようになり、適切な条件で書込又は消去動作が行えるものが、リードタイムを短くして、低コストで実現できるという効果を奏する。
【図面の簡単な説明】
【図１】従来の計数回路の構成例を示す図である。
【図２】従来例におけるカウント値と検出信号の値の関係を示す図である。
【図３】本発明の第１実施例の計数回路の構成を示す回路図である。
【図４】第１実施例のシフトレジスタの回路例を示す図である。
【図５】第１実施例のシフトレジスタの値と検出信号の関係を示す図である。
【図６】本発明の第２実施例のフラッシュメモリの構成を示すブロック図である。
【図７】第２実施例の計数回路の構成を示すブロック図である。
【図８】第２実施例のシフトレジスタの構成を示す図である。
【図９】第２実施例のシフトレジスタの出力信号の値を示す図である。
【図１０】第２実施例のケースデコーダの構成を示す図である。
【図１１】第２実施例のコード発生器の構成を示す回路図である。
【符号の説明】
２１…シフトレジスタ
２３…計数検出論理回路
２４…２入力ＡＮＤ回路
３０…フラッシュメモリ
３１…メモリセルアレイ
３３…計数回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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