(57)【要約】【課題】画素クロックの生成及び高精度の位相制御、さらには、レーザ光源等の光出力を変調する場合に最適なパルス変調信号の生成を実現する。【解決手段】高周波クロックを生成する高周波クロック生成手段１０、高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックの周期を変化させて、画素クロツクを生成する画素クロック生成手段１１、画像データを入力し、その画像データにより所望ビットパターンを表す変調データを生成する変調データ生成手段１２、変調データを入力し、高周波クロックに基づいてシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段１３を備える。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックを生成する画素クロック生成手段と、
画像データに対応した所望のビットパターンを表す変調データを入力し、前記高周波クロックに基づいてシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段と、
を有することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２】
高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックの周期を変化させる画素クロック生成手段と、
画像データに対応した所望のビットパターンを表す変調データを入力し、前記高周波クロックに基づいてシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段と、
を有することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３】
高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックを生成する画素クロック生成手段と、
画像データを入力し、その画像データにより所望ビットパターンを表す変調データを生成する変調データ生成手段と、
前記変調データを入力し、前記高周波クロックに基づいてシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段と、
を有することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４】
高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックの周期を変化させる画素クロック生成手段と、
画像データを入力し、その画像データにより所望ビットパターンを表す変調データを生成する変調データ生成手段と、
前記変調データを入力し、前記高周波クロックに基づいてシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段と、
を有することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項５】
請求項２又は４記載の画素クロック及びパルス変調信号生成装置において、
前記画素クロックの遷移タイミングは前記高周波クロックの遷移に同期していることを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項６】
請求項２又は４記載の画素クロック及びパルス変調信号生成装置において、
前記画素クロック生成手段は前記画素クロックの周期を前記高周波クロックの１クロックステップで変化させることを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項７】
請求項２又は４記載の画素クロック及びパルス変調信号生成装置において、
前記画素クロック生成手段は前記画素クロックの周期を前記高周波クロックの１／２クロックステップで変化させることを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項８】
請求項３又は４記載の画素クロック及びパルス変調信号生成装置において、
変調データ生成手段は変調データを構成するビット数を可変とすることを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項９】
請求項４記載の画素クロック及びパルス変調信号生成装置において、
前記画素クロックの遷移タイミングは前記高周波クロックの遷移に同期しており、
前記変調データ生成手段は変調データを構成するビット数を可変とする、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１０】
請求項４記載の画素クロック及びパルス変調信号生成装置において、
前記画素クロック生成手段は前記画素クロックの周期を前記高周波クロックの１クロックステップで変化させ、
変調データ生成手段は変調データを構成するビット数を可変とする、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１１】
請求項４記載の画素クロック及びパルス変調信号生成装置において、
前記変調データ生成手段は前記画素クロックの周期を前期高周波クロックの１／２クロックステップで変化させ、
変調データ生成手段は変調データを構成するビット数を可変とする、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１２】
請求項７乃至１１のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
変調データ生成手段は、変調データを構成するビット数（パルス数）を変更する場合、パルス列内パルス出力頻度を一定になるように変調データを生成することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１３】
請求項７乃至１１のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
変調データ生成手段は、変調データを構成するビット数（パルス数）を変更する場合、パルス列内パルス出力パターンを変更しないように変調データを生成することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１４】
請求項７乃至１３のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
前記変調データ生成手段は、前記画素クロックの遷移タイミングを指示する位相データに基づいて変調データを構成するビット数を可変とすることを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１５】
請求項１乃至１４のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
前記シリアル変調信号生成手段は、前記画素クロック生成手段から出力される画素クロックに同期して前記変調データを入力することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１６】
請求項１乃至１５のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、
前記高周波クロック生成手段から出力される高周波クロックをカウントする計数手段と、
前記計数手段の計数値と画素クロックの遷移タイミングを指示する位相データを比較する比較手段と、
前記比較手段の結果に基づいて画素クロックの遷移を行う画素クロック制御手段と、
を有することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１７】
請求項１６記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、位相データをデコードし、該デコード出力を比較手段へ与える位相データデコード手段を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１８】
請求項１６記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、複数の位相データを記憶し、画素クロックに同期して順次読み出し、比較手段へ与える位相データ記憶手段を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項１９】
請求項１６記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、複数の位相データを記憶し、画素クロックに同期して順次読み出す位相データ記憶手段と、前記位相データ記憶手段から読み出された位相データをデコードし、該デコード出力を比較手段へ与える位相データデコード手段を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２０】
請求項１６記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、複数の第１の位相データを記憶し、画素クロックに同期して順次読み出す位相データ記憶手段と、第２の位相データと前記位相データ記憶手段から読み出される第１の位相データを合成して比較手段へ与える位相データ合成手段を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２１】
請求項１６記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、複数の第１の位相データを記憶し、画素クロックに同期して順次読み出す位相データ記憶手段と、第２の位相データと前記位相データ記憶手段から読み出される第１の位相データを合成して出力する位相データ合成手段と、前記位相データ合成手段から出力される位相データをデコードし、該デコード出力を比較手段へ与える位相データデコード手段を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２２】
請求項１７，１９もしくは２１記載の画素クロック及びパルス変調信号生成装置において、
位相データデコード手段は、実際に制御を行う位相シフト量に対応したビット幅の位相データをデコードし、計数手段の計数値と同じビット幅の位相データに変換する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２３】
請求項１８記載の画素クロック及びパルス変調信号生成装置において、
位相データ記憶手段は、あらじめ１ライン分の位相データを記憶し、ラインを走査するたびに、画素クロックに同期して順次読み出す、
ことを特徴とする画素クロック生成回路及びパルス変調信号生成装置。
【請求項２４】
請求項２０もしくは２１記載の画素クロック及びパルス変調信号生成装置において、
位相データ記憶手段は、あらかじめ１ライン分の第１の位相データを記憶し、ラインを走査するたびに、画素クロックに同期して順次読み出し、
位相データ合成手段は、ライン毎に外部から与えられる第２の位相データと、前記ラインを走査するたびに位相データ記憶手段から順次読み出される第１の位相データとを合成する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２５】
請求項１乃至１５のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、
画素クロックの位相シフト量を示す位相データと画素クロックの状態を示す状態信号から第１制御データ、第２制御データを生成する制御データ生成手段と、前記高周波クロックと前記第１制御データに基づいて第１クロックを生成する第１クロック生成手段と、
前記高周波クロックと前記第２制御データに基づいて第２クロックを生成する第２クロック生成手段と、
前記第１クロックと前記第２クロックを選択し、画素クロックとして出力するクロック選択手段と、
を有することを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２６】
請求項２５記載の画素クロック及びパルス変調信号生成装置において、
第１クロック生成手段は、第１クロックの遷移を検出する第１検出手段と、前記第１検出手段からの出力と第１制御データに基づいて第１制御信号を生成する第１制御信号生成手段と、前記第１制御信号に基づいて、高周波クロックの第１変化点タイミングで信号の遷移を行わせ第１クロックとして出力する第１信号遷移手段とで構成される、
ことをを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２７】
請求項２５記載の画素クロック及びパルス変調信号生成装置において、
第２クロック生成手段は、第２クロックの遷移を検出する第２検出手段と、
前記第２検出手段からの出力と第２制御データに基づいて第２制御信号を生成する第２制御信号生成手段と、前記第２制御信号に基づいて、高周波クロックの第２変化点タイミングで信号の遷移を行わせ第２クロックとして出力する第２信号遷移手段とで構成される、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２８】
請求項２６記載の画素クロック及びパルス変調信号生成装置において、
第１制御信号生成手段は、高周波クロックの第１変化点でデータをシフトさせるシフトレジスタと前記第１制御データに基づいてデータを選択するマルチプレクサとを有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項２９】
請求項２７記載の画素クロック及びパルス変調信号生成装置において、
第２制御信号生成手段は、高周波クロックの第２変化点でデータをシフトさせるシフトレジスタと、前記第２制御データに基づいてデータを選択するマルチプレクサとを有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３０】
請求項２５記載の画素クロック及びパルス変調信号生成装置において、
クロック選択手段は、位相データに基づいて選択信号をトグルし、第１クロックあるいは第２クロックを選択する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３１】
請求項２５乃至３０のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、複数の位相データを記憶し、画素クロックに同期して順次読み出し、制御データ生成手段へ与える位相データ記憶手段を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３２】
請求項２５乃至３０のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
画素クロック生成手段は、複数の第１の位相データを記憶し、画素クロックに同期して順次読み出す位相データ記憶手段と、第２の位相データと前記位相データ記憶手段から読み出される第１の位相データを合成して制御データ生成手段へ与える位相データ合成手段を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３３】
請求項３１又は３２記載の画素クロック及びパルス変調信号生成装置において、
位相データ記憶手段は、あらかじめ１ライン分の位相データを記憶し、ラインを走査するたびに、画素クロックに同期して順次読み出す、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３４】
請求項３２記載の画素クロック及びパルス変調信号生成装置において、
位相データ記憶手段は、あらかじめ１ライン分の第１の位相データを記憶し、ラインを走査するたびに、画素クロックに同期して順次読み出し、位相データ合成手段は、ライン毎に外部から与えられる第２の位相データと、前記ラインを走査するたびに位相データ記憶手段から順次読み出される第１の位相データとを合成する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３５】
請求項３乃至３４のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
変調データ生成手段は、画像データに対応した変調データを記憶するルックアップテーブルで構成され、入力された画像データに基づき対応する変調データを前記ルックアップテーブルから読み出す、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３６】
請求項３５記載の画素クロック及びパルス変調信号生成装置において、
ルックアップテーブルは複数で構成され、入力された画像データに基づきルックアップテーブルを切り替えて変調データを読み出す、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３７】
請求項３６記載の画素クロック及びパルス変調信号生成装置において、
複数のルックアップテーブルは、それぞれ変調データのビット長が異なる、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３８】
請求項３６記載の画素クロック及びパルス変調信号生成装置において、
複数のルックアップテーブルは、それぞれ変調データのビット長が異なる複数のルックアップテーブルから構成される第１の組と、該第１の組に対応する同一構成の複数のルックアップテーブルから構成される第２の組からなる、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項３９】
請求項３乃至３４のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
変調データ生成手段は、画像データをデコードして変調データを生成するデコーダで構成される、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４０】
請求項３乃至３４のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
変調データ生成手段は、画像データに対応した変調データを記憶するルックアップテーブルと、画像データをデコードして変調データを生成するデコーダと、入力されるモード選択信号により前記ルックアップテーブルとデコーダを選択する選択手段を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４１】
請求項１乃至４０のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
シリアル変調信号生成手段はシフトレジスタで構成され、入力された変調データをロードし、高周波クロックに基づいてシリアルパルス列に変換する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４２】
請求項４１記載の画素クロック及びパルス変調信号生成装置において、
シリアル変調信号生成手段は、複数段のシフトレジスタと、前記複数段のシフトレジスタの出力を選択するマルチプレクサを有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４３】
請求項４２記載の画素クロック及びパルス変調信号生成装置において、
複数段のシフトレジスタは、高周波クロックのＭ（Ｍは２以上の自然数）分の１の周波数である単一のクロックに基づき動作する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４４】
請求項４３記載の画素クロック及びパルス変調信号生成装置において、
シリアル変調信号生成手段は、複数のシフトレジスタの出力パルスの位相を高周波クロックに基づき調整する位相調整部を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４５】
請求項４２記載の画素クロック及びパルス変調信号生成装置において、
複数段のシフトレジスタは、高周波クロックのＭ（Ｍは２以上の自然数）分の１の周波数である複数の位相のクロックに基づき動作する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４６】
請求項１乃至４５のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
高周波クロック生成手段は差動型リングオシレータからなるＰＬＬ回路で構成され、高周波クロックは、差動型リングオシレータの複数位相を出力することにより、位相の異なる複数クロックからなる、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４７】
請求項１乃至４５のいずれか１項記載の画素クロック及びパルス変調信号生成装置において、
高周波クロック生成手段は基本となるクロックを遅延させる遅延部を有し、高周波クロックは、前記遅延部から出力される位相の異なる複数クロックからなる、ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４８】
請求項４７記載の画素クロック及びパルス変調信号生成装置において、
高周波クロック生成手段は遅延部における遅延量を制御する遅延量制御部を有する、
ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項４９】
請求項４８記載の画素クロック及びパルス変調信号生成装置において、
遅延量制御部は、クロックの遅延量を検出する位相差検出部と誤差増幅部から構成されている、ことを特徴とする画素クロック及びパルス変調信号生成装置。
【請求項５０】
光源と、該光源から出力される光束を走査する走査光学系を有する光学走査装置において、
請求項１乃至４９のいずれか１項記載の画素クロック及びパルス変調信号生成装置を具備し、それから出力されるパルス変調信号に基づいて前記光源から出力される光束を変調する、
ことを特徴とする光学走査装置。
【請求項５１】
光源と、前記光源から出力される光束を走査する走査光学系と、走査光束にしたがって画像を形成する画像形成手段を有する画像形成装置において、
請求項１乃至４９のいずれか１項記載の画素クロック及びパルス変調信号生成装置を具備し、それから出力されるパルス変調信号に基づいて前記光源から出力される光束を変調する、
ことを特徴とする画像形成装置。
【請求項５２】
複数の光源と、各光源から出力される光束を走査する走査光学系と、各走査光束にしたがって画像を形成する画像形成手段を有する画像形成装置において、
請求項１乃至４９のいずれか１項記載の画素クロック及びパルス変調信号生成装置を具備し、少なくともシリアル変調信号生成手段あるいは変調データ生成手段とシリアル変調信号生成手段との組は、前記光源に対応して複数で構成され、各シリアル変調信号生成手段から出力されるパルス変調信号に基づいて各光源から出力される光束を変調する、
ことを特徴とする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レーザプリンタ、デジタル複写機等で使用される画素クロック及びパルス変調信号の生成技術に関し、詳しくは、画素クロックの高精度の位置制御、及び、レーザ光源等の光出力を変調する場合に最適なパルス変調信号を生成する画素クロック及びパルス変調信号生成装置、それを備えた光走査装置並びに画像形成装置に関する。
【０００２】
【従来の技術】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図６３に示す。図６３において、半導体レーザユニット２００１から発光されたレーザ光は、回転するポリゴンミラー２００２によりスキャンされ、走査レンズ２００３を介して被走査媒体である感光体２００４上に光スポットを形成し、その感光体２００４を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ２００５の出力信号に基づいて、１ライン毎、位相同期のとられた画像クロック（画素クロック）を生成して画像処理ユニット２００６とレーザ駆動回路２００７へ供給する。このようにして、半導体レーザユニット２００１は、画像処理ユニット２００６により生成された画像データと位相同期回路２００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、被走査媒体２００４上の静電潜像をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。
【０００４】
さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。
【０００５】
従来、走査ムラ等の補正を行う技術としては、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が知られている（例えば、特許文献１、特許文献２参照）。
【０００６】
一方、光源の光出力を変調する方式としては、光の量自体を変調するパワー変調方式、光の点灯時間を変調するパルス幅変調方式、及びその両者を組み合わせたパワー・パルス幅混合変調方式などがある。その中のパルス幅変調方式において、各パルス発生周期に対応した三角波もしくはのこぎり波を発生し、それぞれをコンパレータを用いてアナログビデオ信号と比較する事でパルス幅変調信号を生成する方式や、高周波クロックを生成し、デジタル的にそのクロックを分周する事で遅延パルスを生成しその論理和または論理積でパルス幅変調信号を生成する方式などが提案されている（例えば、特許文献３参照）。
【０００７】
【特許文献１】
特開平１１−１６７０８１号公報
【特許文献２】
特開平２００１−２２８４１５号公報
【特許文献３】
特開平２００１−１５８５３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。
【０００９】
更に、画像形成装置において動作速度の高速化が望まれており、パルス幅変調信号において三角波もしくはのこぎり波を用いる場合には三角波もしくはのこぎり波の直線性・再現性と動作速度の高速化が両立せず、またデジタル分周回路の場合には、最高動作周波数はデバイスに依存し、画像の階調性と動作速度の高速化が両立しない問題があった。例えば、画素クロックが５０ＭＨｚにおいて２５６値変調をパルス幅で行おうとすれば、三角波もしくはのこぎり波においては２０ｎＳの周期において良好な直線性及びスイングを有する事は困難であり、またデジタル分周回路の場合には５０ＭＨｚ×２５６＝１２．８ＧＨｚのクロックを有する構成を実現する事も困難である。
【００１０】
本発明の目的は、簡単な構成で画素クロックの位相制御を可能にする画素クロックを生成し、同様に簡単な構成で所望パターンのパルス変調信号を任意に生成可能として、例えば動作速度が高い場合でも、画像のきめ細かな高階調性を実現できる、画素クロック及びパルス変調信号生成装置を提供し、さらに、それを備えた光走査装置並びに画像形成装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の画素クロック及びパルス変調信号生成装置は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックの周期を変化させる画素クロック生成手段と、画像データに対応した所望のビットパターンを表す変調データを入力し、前記高周波クロックに基づいてシリアルパルス列に変換し、パルス変調信号を出力するシリアル変調信号生成手段とを備えることを主要な特徴とする。
【００１２】
また、本発明の画素クロック及びパルス変調信号生成装置は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックを生成する画素クロック生成手段と、画像データを入力し、その画像データにより所望ビットパターンを表す変調データを生成する変調データ生成手段と、前記変調データを入力し、前記高周波クロックに基づいてシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段とを備えることを特徴とする。
【００１３】
【発明の実施の形態】
図１に、本発明の画素クロック及びパルス変調信号生成装置の基本概念図を示す。図１において、画素クロック及びパルス変調信号生成装置は、高周波クロック生成手段である高周波クロック生成回路１０と、画素クロック生成手段である画素クロック生成回路１１と、変調データ生成手段である変調データ生成回路１２と、シリアル変調信号生成手段であるシリアル変調信号生成回路１３とから構成されている。高周波クロック生成回路１０では、１ドットを表す基本的周期である画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。画素クロック生成部１１は高周波クロックＶＣＬＫと画素クロックＰＣＬＫの遷移タイミングを指示する位相データに基づいて画素クロックＰＣＬＫを生成する。この画素クロックＰＣＬＫの周期は位相データに基づいて変化する。変調データ生成回路１２は、図示しない画像処理ユニット等の外部から与えられた画像データに基づいて所望ビットパターン（パルスパターン）を表す変調データを生成する。位相データは、この変調データ生成回路１２にも与えられる。変調データ生成回路１２では、変調データを構成するビット数を位相データに基づいて変更（補正）する。シリアル変調信号生成回路１３は、変調データ生成部１０３から出力される変調データを入力して、それを高周波クロックＶＣＬＫに基づいてシリアルなパルスパターン列（パルス列）に変換し、パルス変調信号ＰＭとして出力する。画素クロック生成回路１１から出力される画素クロックＰＣＬＫは、このシリアル変調信号生成回路１３にも与えられる。シリアル変調信号生成回路１３では、変調データ生成回路１２から出力される変調データを画素クロックＰＣＬＫに同期して入力（ロード）するとこで、画素クロックの周期の変化に追従したパルス変調信号ＰＭを出力する。
【００１４】
なお、例えば外部からの変調データを直接シリアル変調信号生成部１０４へ入力するようにすれば、変調データ生成回路１２を省略することができる。
【００１５】
図２に、本発明の画素クロックＰＣＬＫの出力イメージの概念図を示す。ここでは、位相データの位相シフトが０のときは画素クロックＰＣＬＫは高周波クロックＶＣＬＫの８分周となる場合について示している。図２に示すように、画素クロックＰＣＬＫの１クロックごとに位相データを与えることにより、その画素クロックＰＣＬＫの周期が位相データの値に従って、高周波クロックＶＣＬＫの１あるいは１／２クロックステップで変化する。図２（ａ）は高周波クロックＶＣＬＫの１クロックステップで変化する例、図２（ｂ）は１／２クロックステップで変化する例である。
【００１６】
図３に、本発明によるパルス出力（ＰＭ信号）イメージの概念図を示す。ここでは、判りやすいように１ドットに相当するパルス列を出力するイメージを表している。図３に示すように、例えば１ドットを８個のパルスで構成する場合に、パルス列をシリアルに順次出力することが可能であるので、８個のパルスそれぞれをＯＮ（例えば黒）、ＯＦＦ（例えば白）に任意に設定することにより、１ドット中の所望の位置に所望のパルスを出力する事が可能である。無論、本発明は１ドット幅に限らないとは云うまでもない。
【００１７】
図４に、本発明による画素クロックＰＣＬＫとパルス変調信号ＰＭの関係の概念図を示す。シリアル変調信号生成回路１３では、画素クロックＰＣＬＫの立上りで変調データを入力（ロード）し、それを高周波クロックに基づいてシリアルパル列に変換し、パルス変調信号ＰＭとして出力する。図中、黒が１（ＯＮ）、白が０（ＯＦＦ）を示している。図４（ａ）は位相シフトが０の場合であり、ここでも、画素クロックＰＣＬＫは高周波クロックＰＣＬＫの８分周としている。同様に、１ドット（１画素）は８個のパルス列で構成されるとしている。図４（ｂ）に、位相シフトが−１して画素クロックＰＣＬＫが７分周（７／８）になった例、及び、位相シフトが＋１して画素クロックＰＣＬＫが９分周になった例を示す。図４（ｂ）に示すように、画素クロックＰＣＬＫの周期の変化に応じてパルス変調信号ＰＭのパルス列も変化する。この場合、できるかぎり、パルス列内パルス出力頻度を一定、あるいは、パルス列内パルス出力パターンを変更しないようにする（図４（ｂ）では、４／８→３／７、４／８→５／９）。これは、位相データに応じて変調データを構成するビットを可変とすることで実現される。
【００１８】
以下、本発明の画素クロック及びパルス変調信号生成装置の各部の構成例について詳細に説明する。
初めに画素クロック生成回路１１について説明する。図５に画素クロック生成回路の第１の実施例の構成図を示す。図５において、画素クロック生成回路１１は、カウンタ１１１、比較回路１１２及び画素クロック制御回路１１３からなる。先に述べたように、高周波クロック生成回路１０は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。カウンタ１１１は高周波クロックＶＣＫＬの立上がりで動作して該ＶＣＫＬをカウントするカウンタである。比較回路１１２はカウンタの値とあらかじめ設定された値及び外部から与えられる画素クロックの遷移タイミングとして位相シフト量を指示する位相データと比較し、その比較結果にもとづき制御信号ａ、制御信号ｂを出力する。画素クロック制御回路１１３は制御信号ａ、制御信号ｂにもとづき画素クロックＰＣＬＫの遷移タイミングを制御する。
【００１９】
ここで、位相データは走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによってドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、一般に数ビットのデジタル値で与えられる。なお、これについては後述する。
【００２０】
図５の画素クロック生成回路の動作について、図６のタイミング図を用いて説明する。ここでは、画素クロックＰＣＬＫは高周波クロックＶＣＬＫの８分周とし、標準ではデュティ比５０％とする。図６（ａ）はＶＣＬＫの８分周に相当するデュティ比５０％の標準の画素クロックＰＣＬＫを生成する様子を、図６（ｂ）はＶＣＬＫの８分周クロックに対して１／８クロックだけ位相を進めたＰＣＬＫを生成する様子を、図６（ｃ）はＶＣＬＫの８分周クロックに対して１／８クロックだけ位相を遅らせたＰＣＬＫクロックを生成する様子を示したものである。位相データの「７」、「８」、「６」は、それぞれ位相シフト「０」、「＋１」、「−１」に対応する。
【００２１】
まず、図６（ａ）について説明する。ここでは位相データとして「７」の値が与えられている。比較回路１１２には、あらかじめ「３」が設定されている。カウンタ１１１は高周波クロックＶＣＬＫの立上がりで動作しカウントを行う。比較回路１１２では、まずカウンタ１１１の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路１１３は、制御信号ａが“Ｈ”になっていることから（イ）のクロックのタイミングで画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に比較回路１１２では、与えられた位相データとカウンタ値を比較し、一致したら制御信号ｂを出力する。図６（ａ）では、カウンタ１１１の値が「７」になったところで、比較回路１１２は制御信号ｂを出力する。画素クロック制御回路１１３は、制御信号ｂが“Ｈ”になっていることから（ロ）のクロックのタイミングで画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。この時、比較回路１１２では同時にカウンタ１１１をリセットさせ、再び０からカウントを行わせて行く。これにより、図６（ａ）に示すように、高周波クロックＶＣＬＫの８分周に相当するデュティ比５０％の画素クロックＰＣＬＫを生成することができる。なお、比較回路１１２の設定値を変えれば、デュティ比が変化する。
【００２２】
次に、図６（ｂ）について説明する。ここでは位相データとして「８」を与えるとする。カウンタ１１１は高周波クロックＶＣＬＫのカウントを行う。比較回路１１２では、まずカウンタ１１１の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路１１３は、制御信号ａが“Ｈ”になっていることから（イ）のクロックのタイミングで画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に比較回路１１２では、カウンタ１１１の値が与えられた位相データ（ここでは８）と一致したら制御信号ｂを出力する。画素クロック制御回路１１３は、制御信号ｂが“Ｈ”になっていることから（ロ）のクロックのタイミングで画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。この時、比較回路１１２では同時にカウンタ１１１をリセットさせ、再び０からカウントを行わせて行く。これにより、図６（ｂ）に示すように、高周波クロックＶＣＬＫの８分周クロックに対して１／８クロックだけ位相を進ませた画素クロックＰＣＬＫを生成することができる。
【００２３】
次に、図６（ｃ）について説明する。ここでは位相データとして「６」を与えるとする。カウンタ１１１は画素クロックＶＣＬＫのカウントを行う。比較回路１１２では、まずカウンタ１１１の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路１１３は、制御信号ａが“Ｈ”になっていることから（イ）のクロックのタイミングで画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に比較回路１１２では、カウンタ１１１の値が与えられた位相データ（ここでは６）と一致したら制御信号ｂを出力する。画素クロック制御回路１１３は、制御信号ｂが“Ｈ”になっていることから（ロ）のクロックのタイミングで画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。この時、同時にカウンタ１１１をリセットさせ再び０からカウントを行わせて行く。これにより、図６（ｃ）に示すように、高周波クロックＶＣＬＫの８分周クロックに対して１／８クロックだけ位相を遅らせた画素クロックＰＣＬＫを生成することができる。
【００２４】
なお、位相データを、例えば画素クロックＰＣＬＫの立上がりに同期させて与えることにより、画素クロックＰＣＬＫの位相を１クロックごとに変化させることが可能となる。図７は、これを示したタイミング図である。
【００２５】
本実施例によれば、簡単な構成で、画素クロックＰＣＬＫの位相を高周波クロックＶＣＬＫのクロック幅単位に±方向に制御することが可能となる。また、位相データのビット数をカウンタ１１１のカウント・ビット数と同じにすることにより、比較回路１１２は、より簡単な構成となる。
【００２６】
図８に、画素クロック生成回路１１の第２の実施例の構成図を示す。図８は、図５の構成において位相データデコード回路１１４を付加したものである。ここで、位相データは、図９に示すように位相シフト量に対応しているとする。位相データデコード回路１１４は、入力された位相データをからその位相シフト量に対応したカウンタ値を求め、比較回路１１２へ出力する。このようにすることにより位相データは、そのビット幅としてカウンタ１１１のｂｉｔ幅分を持つ必要がなく、例えば、本画素クロック生成回路をチップに組み込んだ場合、ピン数を減らすことができる。また、比較回路１１２の構成は図６の場合と同じでよい。図８の動作は図５と同様であるための説明を省略する。
【００２７】
図１０に、画素クロック生成回路１１の第３の実施例の構成図を示す。図１０は、図５の構成において複数の位相データを記憶するための位相データ記憶回路１１５を付加したものである。位相データ記憶回路１１５には、あらかじめ外部から複数の位相データの設定を行い、画素クロックＰＣＬＫに同期して順次一つの位相データずつ読み出し、比較回路１１２へ与えていく。図１０では省略したが、位相データ記憶回路１１５はアドレスカウンタを内蔵している。
【００２８】
このようにすることにより、例えば走査レンズの特性により生ずる走査ムラを補正するための位相データのような毎ライン同じ位相データとなるようなデータの場合、あらかじめ位相データ記憶回路１１５に１ライン分の位相データを記憶しておき、ラインを走査するたびに位相データ記憶回路１１５の先頭アドレスから位相データを順次読み出して比較回路１１２へ与えるようにすれば、外部からライン毎に同じ位相データを出力する必要がなく、外部制御回路の負担が少なくてすむ。
【００２９】
図１１に、画素クロック生成回路１１の第４の実施例の構成図を示す。図１１は、図８の構成において位相データデコード回路１１４の前段に複数の位相データを記憶するための位相データ記憶回路１１５を付加したものである。すなわち、本実施例は先の第２の実施例と第３の実施例を組み合わせたものである。位相データ記憶回路１１５には、あらかじめ外部から複数の位相データの設定を行い、画素クロックＰＣＬＫに同期して順次一つの位相データずつ読み出していく。位相データデコード回路１１４は、この位相データ記憶回路１１５から読み出された位相データを入力し、その位相シフト量に対応したカウンタ値を求め、比較回路１１２へ出力する。
【００３０】
このようにすることにより、例えば走査レンズの特性により生ずる走査ムラを補正するための位相データのような毎ライン同じ位相データとなるようなデータの場合、あらかじめ位相データ記憶回路１１５に１ライン分の位相データを記憶しておき、ラインを走査するたびに位相データ記憶回路１１５の先頭アドレスから位相データを順次出力すれば、外部からライン毎に同じ位相データを出力する必要がなく、外部制御回路の負担が少なくてすむ。更に、位相データとデコード回路出力は、例えば図９のように対応しているので、位相データのビット幅は小さく、位相データ記憶回路１１５の記憶容量は小さくて済み、チップサイズ、コストに有効である。
【００３１】
図１２に、画素クロック生成回路１１の第５の実施例の構成図を示す。図１２は、図１０の構成において位相データ合成回路１１６を付加したものである。位相データ記憶回路１１５には、あらかじめ複数の位相データ（２）の設定を行い、画素クロックＶＣＬＫに同期して順次一つずつ読み出して位相データ合成回路１１６の一方の入力とする。位相データ合成回路１１６の他方の入力としては、外部から例えば１ライン毎に位相データ（１）を与える。位相データ合成回路１１６は、外部から与えられる位相データ（１）と位相データ記憶回路１１５から出力される位相データ（２）を合成し、比較回路１１２へ位相データを出力する。ここで、位相データ合成回路１７では
位相データ＝位相データ（１）＋位相データ（２）−７
のような計算を行う。
【００３２】
このようにすることにより、例えば走査レンズの特性により生ずる走査ムラを補正するようなライン毎に常に同じ補正をするだけでなく、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応することができる。
【００３３】
図１３に、画素クロック生成回路１１の第６の実施例の構成図を示す。図１３は、図１２の構成において位相データ合成回路１１６の出力側に位相データデコード回路１１５を付加したものである。位相データ合成回路１１６は外部から与えられる位相データ（１）と位相データ記憶回路１１５から出力される位相データ（２）を合成し、位相データデコード回路１１４へ出力する。この場合、位相データ合成回路１１６では
位相データ＝位相データ（１）＋位相データ（２）
のような計算を行う。位相データデコード回路１１４は、位相データ合成回路１１６からの位相データを入力して、図９に示したように、その位相シフト量に対応したカウンタ値を求め、比較回路１３へ出力する。
【００３４】
このようにすることにより、例えば走査レンズの特性により生ずる走査ムラを補正するようなライン毎に常に同じ補正をするだけでなく、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応することができる。更に位相データが例えば図５のように対応しているのでｂｉｔ幅が小さく、位相データ記憶回路１６の記憶容量が小さくて済みチップサイズ、コストに有効である。
【００３５】
以上、各実施例では、ＶＣＬＫの立上がりでカウンタ１１１が動作するとして説明したが、ＶＣＬＫの立下りでカウンタ１１１を動作させても同様のことが実現できる。
【００３６】
図１４に、画素クロック生成回路１１の第７の実施例の構成図を示す。これまでの実施例は、いずれも画素クロック周期を高周波クロックの１クロックピッチで変化させるものであったが、本実施例は高周波クロックの１／２クロックピッチで変化させるようにしたものである。
【００３７】
図１４において、画素クロック生成回路１１は、遷移検出回路（１）１２１、制御信号生成回路（１）１２２、クロック１生成回路１２３、遷移検出回路（２）１２４、制御信号生成回路（２）１２５、クロック２生成回路１２６、マルチプレクサ１２７、制御データ生成回路１２８、ステータス信号生成回路１２９及びセレクト信号生成回路１３０からなる。
【００３８】
高周波クロック生成回路１０は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路（１）１２１は、高周波クロックＶＣＬＫの立上がりで動作し、クロック１信号の立上がりを検出し高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。制御信号生成回路（１）１２２は、高周波クロックＶＣＬＫの立上がりで動作し、遷移検出回路（１）１２１の出力信号と制御データ生成回路１２８が出力する制御データ１に基づき、制御信号１ａ及び制御信号１ｂを出力する。クロック１生成回路１４は高周波クロックＶＣＬＫの立上がりで動作し、制御信号１ａ及び制御信号１ｂに基づきクロック１を生成する。遷移検出回路（２）１２４は、高周波クロックＶＣＬＫの立下がりで動作し、クロック２信号の立上がりを検出し高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。制御信号生成回路（２）１２５は、高周波クロックＶＣＬＫの立下がりで動作し、遷移検出回路（２）１２４の出力信号と制御データ生成回路１２８が出力する制御データ２に基づき、制御信号２ａ及び制御信号２ｂを出力する。クロック２生成回路１２６は高周波クロックＶＣＬＫの立下がりで動作し、制御信号２ａ及び制御信号２ｂに基づきクロック２を生成する。マルチプレクサ１２７は、セレクト信号生成回路１３０からのセレクト信号に基づきクロック１、クロック２を選択し、画素クロックＰＣＬＫとして出力する。
【００３９】
制御データ生成回路１２８は、外部から与えられる位相データとステータス信号生成回路１２９が出力するステータス信号に基づき制御データ１、制御データ２を出力する。先にも述べたように、位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、ここでは３ビット構成とし、位相シフト量と位相データは、図１９のように対応させる。
【００４０】
ステータス信号生成回路１２９は位相データのビット０が１のときに画素クロックＰＣＬＫの立上がりのタイミングで信号をトグルさせてステータス信号として出力する。これにより、ステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは第１のステートを、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは第２のステートを示すようになる。ここでは、ステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは“０”、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは“１”とする。
【００４１】
セレクト信号生成回路１３０は、位相データのビット０が１のときに画素クロックＰＣＬＫの立下りのタイミングで信号をトグルさせてセレクト信号として出力する。
【００４２】
図１５、図１６に、図１４におけるクロック１生成回路１２３、クロック２生成回路１２６の構成例を示す。図１５はＪＫフリップフロップ（ＪＫ−ＦＦ）で構成されており、クロック１生成回路１２３を形成しているＪＫ−ＦＦ１２３ａは高周波クロックＶＣＬＫの立上がりで動作し、クロック２生成回路１２６を形成しているＪＫ−ＦＦ１２６ａは高周波クロックＶＣＬＫの立下りで動作する。図１６はクロック同期セットリセット付のＤタイプフィリップフロップ（Ｄ−ＦＦ）で構成されており、クロック１生成回路１２３を形成しているＤ−ＦＦ１２３ｂは高周波クロックＶＣＬＫの立上がりで動作し、クロック２生成回路１２６を形成しているＤ−ＦＦ１２６ｂは高周波クロックＶＣＬＫの立下りで動作する。
【００４３】
図１５、図１６のいずれの回路も動作は同じで、制御信号１ａが“Ｈ”で、制御信号１ｂが”Ｌ”のとき高周波クロックＶＣＬＫの立上がりでクロック１に“Ｌ”を出力する。制御信号１ａが“Ｌ”で、制御信号１ｂが“Ｈ”のとき高周波クロックＶＣＬＫの立上がりでクロック１に“Ｈ”を出力する。制御信号２ａが”Ｈ”で、制御信号２ｂが“Ｌ”のとき高周波クロックＶＣＬＫの立下がりでクロック２に“Ｌ”を出力する。制御信号２ａが“Ｌ”で、制御信号２ｂが“Ｈ”のとき高周波クロックＶＣＬＫの立下がりでクロック２に“Ｈ”を出力する。
【００４４】
図１７に、図１５における制御信号生成回路（１）１２２及び制御信号生成回路（２）１２５の構成例を示す。図１７に示すように、制御信号生成回路（１）１２２、制御信号生成回路（２）１２５はシフトレジスタとマルチプレクサで構成されている。ただし、制御信号生成回路（１）１２２におけるシフトレジスタ（１）は高周波クロックＶＣＬＫの立上がりで動作し、制御信号生成回路（２）１２５におけるシフトレジスタ（２）は高周波クロックＶＣＬＫの立下がりで動作する。シフトレジスタ（１）、シフトレジスタ（２）は入力された検出信号１、検出信号２をシフトさせていく。そして、レジスタ出力Ｓ１２を制御信号１ａとして、レジスタ出力Ｓ２２を制御信号２ａとして出力する。また、レジスタの出力Ｓ１３〜Ｓ１９がマルチプレクサ（１）に、レジスタ出力Ｓ２３〜Ｓ２９がマルチプレクサ（２）に与えられる。マルチプレクサ（１）では、与えられる制御データ１に従ってレジスタ出力Ｓ１３〜Ｓ１９のいずれかを選択し、制御信号１ｂとして出力する。マルチプレクサ（２）では与えられる制御データ２に従ってレジスタ出力Ｓ１３〜Ｓ１９のいずれかを選択し、制御信号２ｂとして出力する。ここにおけるマルチプレクサ（１）、マルチプレクサ（２）の真理値表を図１８に示す。
【００４５】
図１４における制御データ生成回路１２８は、外部から与えられる位相データとステータス信号生成回路１２９が出力するステータス信号をデコードして制御データ１、制御データ２を出力するものである。制御データ生成回路１２８の動作は制御信号生成回路（１）１２２、制御信号生成回路（２）１２５と関係している。つまり、図１７に示した制御信号生成回路（１）１２２、制御信号生成回路（２）１２５のシフトレジスタ（１）、シフトレジスタ（２）の出力とマルチプレクサ（１）、マルチプレクサ（２）の入力の順番によって制御データ生成回路１２８のデコードの動作が決まる。
【００４６】
本実施例における位相シフト量と位相データの対応を図１９に、制御データ生成回路１２８の真理値表を図２０に示す。
【００４７】
次に、図１４の構成の動作について、図２１のタイミング図を用いて説明する。図２１では、位相シフトが０の時、高周波クロックＶＣＬＫの８分周に相当する画素クロックＰＣＬＫを生成し、それに対し位相を＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫシフトさせた画素クロックＰＣＬＫを生成している様子を示している。
【００４８】
初めに、位相シフト０の画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト０を示す位相データ“０００”が与えられる（図２１の（イ））。その位相データとステータス信号（最初は０としている）が制御データ生成回路１２８に入力され、図２０の真理値表に従って、制御データ１（０１０）、制御データ２（０１０）が出力される。
【００４９】
（クロック１生成について）
図２１の（イ）においてクロック１の立上がりを、遷移検出回路（１）１２１で検出し、図２１に示すように、検出信号１は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が、制御信号生成回路（１）１２２のシフトレジスタ（１）に与えられ、図２１に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図２１の（ロ）のタイミングで“Ｈ”となり、図２１の（ハ）のクロックのタイミングにおいて制御信号１ａが“Ｈ”になっていることから、クロック１生成回路１２３はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので、制御信号１ｂにはレジスタＳ１６の出力が現れ、図２１の（ニ）のタイミングで“Ｈ”となり、図２１の（ホ）のクロックのタイミングにおいて制御信号１ｂが“Ｈ”になっていることから、クロック１生成回路１２３はクロック１を“Ｈ”に遷移させ出力する。
【００５０】
（クロック２生成について）
図２１の（イ）´においてクロック２の立上がりを、遷移検出回路（２）１２４で検出し、図２１に示すように、検出信号２は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１２５のシフトレジスタ（２）に与えられ、図２１に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図２１の（ロ）´のタイミングで“Ｈ”となり、図２１の（ハ）´のクロックのタイミングにおいて制御信号２ａが“Ｈ”になっていることから、クロック２生成回路１２６はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“０１０”であるので、制御信号２ｂにはレジスタＳ２６の出力が現れ、図２１の（ニ）´のタイミングで“Ｈ”となり、図２１の（ホ）´のクロックのタイミングにおいて制御信号２ｂが“Ｈ”になっていることから、クロック２生成回路１２６はクロック２を“Ｈ”に遷移させ出力する。
【００５１】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号が“Ｌ”であるので、画素クロックＰＣＬＫとしてクロック１が出力される。
【００５２】
次に、位相シフト＋１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト０を示す位相データ“００１”が与えられる（図２１の（ホ））。ステータス信号はその前の位相データのｂｉｔ０が“０”であるのでトグルせず“０”のままである。その位相データとステータス信号が制御データ生成回路１２８に入力され、図２０の真理値表に従って、制御データ１（０１０）、制御データ２（００１）が出力される。
【００５３】
（クロック１生成について）
図２１の（ホ）においてクロック１の立上がりを、遷移検出回路（１）１２１で検出し、図２１に示すように、検出信号１は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が、制御信号生成回路（１）１２２のシフトレジスタ（１）に与えられ、図２１に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図２１の（ヘ）のタイミングで“Ｈ”となり、図２１の（ト）のクロックのタイミングにおいて制御信号１ａが“Ｈ”になっていることから、クロック１生成回路１２３はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので、制御信号１ｂにはレジスタＳ１６の出力が現れ、図２１の（チ）のタイミングで“Ｈ”となり、図２１の（リ）のクロックのタイミングにおいて制御信号１ｂが“Ｈ”になっていることから、クロック１生成回路１２３はクロック１を“Ｈ”に遷移させ出力する。
【００５４】
（クロック２生成について）
図２１の（ホ）´においてクロック２の立上がりを、遷移検出回路（２）１２４で検出し、図２１に示すように、検出信号２は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が、制御信号生成回路（２）１２５のシフトレジスタ（２）に与えられ、図２１に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図２１の（ヘ）´のタイミングで“Ｈ”となり、図２１の（ト）´のクロックのタイミングにおいて制御信号２ａが“Ｈ”になっていることから、クロック２生成回路１２６はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“００１”であるので、制御信号２ｂにはレジスタＳ２７の出力が現れ、図２１の（チ）´のタイミングで“Ｈ”となり、図２１の（リ）´のクロックのタイミングにおいて制御信号２ｂが“Ｈ”になっていることから、クロック２生成回路１２６はクロック２を“Ｈ”に遷移させ出力する。
【００５５】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号は位相データのｂｉｔ０が“１”であるので、図２１の（ト）の画素クロックＰＣＬＫの立下りのタイミングでトグルし、“１”となる。よって、はじめはクロック１が画素クロックＰＣＬＫとして出力され（図２１の（ホ）から（ト）の期間）、図２１の（ト）でセレクト信号が“１”になってからは、クロック２が画素クロックＰＣＬＫとして出力される（図２１の（ト）から（リ）´の期間）。
【００５６】
次に、位相シフト−１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト−１を示す位相データ“１０１”が与えられる（図２１の（リ）´）。ステータス信号はその前の位相データのｂｉｔ０が“１”であるのでトグルし“１”となる（図２１の（リ）´）。その位相データとステータス信号が制御データ生成回路１２８に入力され、図２０の真理値表に従って、制御データ１（０１０）、制御データ２（０１１）が出力される。
【００５７】
（クロック１生成について）
図２１の（リ）においてクロック１の立上がりを、遷移検出回路（１）１２１で検出し、図２１に示すように、検出信号１は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が、制御信号生成回路（１）１２２のシフトレジスタ（１）に与えられ、図２１に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図２１の（ヌ）のタイミングで“Ｈ”となり、図２１の（ル）のクロックのタイミングにおいて制御信号１ａが“Ｈ”になっていることから、クロック１生成回路１２３はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので、制御信号１ｂにはレジスタＳ１６の出力が現れ、図２１の（オ）のタイミングで“Ｈ”となり、図２１の（ワ）のクロックのタイミングにおいて制御信号１ｂが“Ｈ”になっていることから、クロック１生成回路１２３はクロック１を“Ｈ”に遷移させ出力する。
【００５８】
（クロック２生成について）
図２１の（リ）´においてクロック２の立上がりを、遷移検出回路（２）１２４で検出し、図２１に示すように、検出信号２は高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が、制御信号生成回路（２）１２５のシフトレジスタ（２）に与えられ、図２１に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図２１の（ヌ）´のタイミングで“Ｈ”となり、図２１の（ル）´のクロックのタイミングにおいて制御信号２ａが“Ｈ”になっていることから、クロック２生成回路はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“０１１”であるので、制御信号２ｂにはレジスタＳ２５の出力が現れ、図２１の（オ）´のタイミングで“Ｈ”となり、図２１の（ワ）´のクロックのタイミングにおいて制御信号２ｂが“Ｈ”になっていることから、クロック２生成回路１２６はクロック２を”Ｈ”に遷移させ出力する。
【００５９】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号は位相データのｂｉｔ０が“１”であるので、図２１の（ル）´の画素クロックＰＣＬＫの立下りのタイミングでトグルし、“０”となる。よって、はじめはクロック２が画素クロックＰＣＬＫとして出力され（図２１の（リ）´から（ル）´の期間）、図２１の（ル）´でセレクト信号が“０”になってからは、クロック１が画素クロックＰＣＬＫとして出力される（図２１の（ル）´から（ワ）の期間）。
【００６０】
なお、ここでは位相シフト０、＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫについてのみ説明したが、＋２／１６ＰＣＬＫ、＋３／１６ＰＣＬＫ、−２／１６ＰＣＬＫ、−３／１６ＰＣＬＫについても同様に行うことができる。
【００６１】
以上のように、本実施例により、１クロックずつ、±１／１６ＰＣＬＫステップで、即ち、高周波クロックＶＣＬＫの半ピッチステップで位相シフトされた画素クロックＰＣＬＫを得ることができる。
【００６２】
なお、図１４において、遷移検出回路（２）１２４、制御信号生成回路（２）１２５、クロック２生成回路１２６に高周波クロックＶＣＬＫを反転させたクロックを与えるようにすれば、これら遷移検出回路（２）１２４、制御信号生成回路（２）１２５、クロック２生成回路１２６を、遷移検出回路（１）１２１、制御信号生成回路（１）１２２、クロック２生成回路１２３と同じ部品で構成することができコストが安くなる。
【００６３】
図２２に、画素クロック生成回路１１の第８の実施例の構成図を示す。図２２は、図１４の構成において複数の位相データを記憶するための位相データ記憶回路１３１を付加したものである。位相データ記憶回路１３１には、先の第３の実施例（図１０）でも述べたように、あらかじめ外部から複数の位相データの設定を行い、画素クロックＰＣＬＫに同期して順次一つの位相データずつ読み出し、制御データ生成回路１９へ与えていく。図２２では省略したが、位相データ記憶回路は１３１はアドレスカウンタを内蔵している。
【００６４】
このようにすることにより、例えば走査レンズの特性により生ずる走査ムラを補正するための位相データのような毎ライン同じ位相データとなるようなデータの場合、あらかじめ位相データ記憶回路１３１に１ライン分の位相データを記憶しておき、ラインを走査するたびに位相データ記憶回路１３１の先頭アドレスから位相データを順次読み出して制御データ生成回路１２８へ与えるようにすれば、外部からライン毎に同じ位相データを出力する必要がなく、外部制御回路の負担が少なくて済む。
【００６５】
図２３に、画素クロック生成回路１１の第９の実施例の構成図を示す。図２３は、図２２の構成において位相データ合成回路１３２を付加したものである。位相データ記憶回路１３２には、先の第５の実施例（図１２）でも述べたように、あらかじめ外部から複数の位相データ（２）の設定を行い、画素クロックＰＣＬＫに同期して順次一つの位相データずつ読み出して位相データ合成回路１３２の一方の入力とする。位相データ合成回路１３２の他方の入力としては、外部から例えば１ライン毎に位相データ（１）を与える。位相データ合成回路１３２は、外部から与えられる位相データ（１）と位相データ記憶回路１３１から出力される位相データ（２）を合成し、制御データ生成回路１２８へ位相データを出力する。ここで、位相シフト量と位相データが図１９のように対応している場合、位相データ合成回路では１３２では次ぎのような計算を行う。
位相データ＝位相データ（１）＋位相データ（２）
このようにすることにより、例えば例えば走査レンズの特性により生ずる走査ムラを補正するようなライン毎に常に同じ補正をするだけでなく、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応することができる。
【００６６】
次に、図１における変調データ生成回路１２、シリアル変調信号生成回路１３について説明する。
図２４乃至図２６はそれぞれ、例えば１ドットを８個のパルスで構成する場合に、従来のパルス幅変調回路を用いて生成されるパルスの例を示したものである。ここで、図２４は右からパルスを形成する例、図２５は左からパルスを形成する例、図２６は中からパルスを形成する例を表している。このように、従来では所望の位置に所望のパルスを出力することは、事実上できなかった。仮に出来たとしても複雑な構成を必要とした。
【００６７】
図２７に、本発明によるパルス出力イメージの具体例を示す。ここでは、パルス数が増えると煩雑になるので、４ビットすなわち４パルスＰ１〜Ｐ４で１ドットを構成するパルス出力例を示す。図２７に示す様に、本発明の変調データ生成回路１２、シリアル変調信号生成回路１３によれば、１ドットの任意の位置にパルスを出力可能であるので、４パルスＰ１〜Ｐ４の場合、２４＝１６通りのパターンのパルス列の出力が可能である。同様に、５パルスの場合は２５＝３２通り、６パルスの場合は２６＝６４通り、…の出力が可能である。このような任意パターンのパルス列は、例えば、ルックアップテーブル（ＬＵＴ）を使用することで容易に生成可能である。
【００６８】
図２８に、図１の変調データ生成回路１２にＬＵＴを使用した場合の一実施例を示す。図２８は、図２７に示す４ビットすなわち４パルスＰ１〜Ｐ４の１６通りのビットパターンをルックアップテーブル（ＬＵＴ）１２２１に記憶した場合の構成例を示したものである。図２８において、ＬＵＴ１２２１は横方向に４ビット、縦方向に１６列の合計６４ビットで構成され、それぞれアドレスが００００から１１１１まで１６個与えられている。従って、画像データをアドレスデータとして入力することにより、所望パターンのビット列（パルス列）Ｐ１〜Ｐ４を変調データとして出力することが可能である。また、図２７を見れば判るように、画像データが「００００」と「１１１１」は出力が反転し、同様に、画像データ「０００１」と「１１１０」は出力が反転していることを利用して、ある画像データビットを反転信号とすると、ＬＵＴ１２２１は１６列必要ではなく８列で十分である。このように、データ反転信号を用いることにより、メモリを半分に節約する構成が可能となり、小型化、ローコスト化が可能な構成となる。また、同一画像データに対して内容（ビットパターン）が相違する複数のＬＵＴを用意して、位相データの値で選択するようにすれば、容易に位相データに基づいて変調データのビット数（ビットパターン）を変更できる。
【００６９】
ここで、ＬＵＴは、ＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等どのようなメモリを用いて構成しても良く、例えば、ＤＲＡＭを用いて構成する場合には、本発明をＡＳＩＣ化する際に小型化できる特徴があり、ＳＲＡＭを用いて構成する場合にはＡＳＩＣである無しにかかわらず高速化できる特徴があり、要求に応じて選択すれば良い。
【００７０】
図１の変調データ生成回路１２は、必ずしも上記したようなＬＵＴで構成する必要はなく、例えば論理ゲートアレイのデコードで構成することも可能である。図２９に、変調データ生成回路１２をデコーダで構成する場合の概念図を示す。図２９では、３ビットの画像データに対し、４ビットすなわち４パルスＰ１〜Ｐ４の８通りのパルス列を出力するイメージを表している。これは、画像データがＤ｛２，１，０｝で与えられると仮定すると、
Ｐ１＝Ｄ２
Ｐ２＝Ｄ２Ｂ・Ｄ１・Ｄ０＋Ｄ２・Ｄ１Ｂ＋Ｄ２・Ｄ１・Ｄ０Ｂ
Ｐ３＝Ｄ２Ｂ・Ｄ１＋Ｄ２・Ｄ１Ｂ
Ｐ４＝Ｄ２Ｂ・Ｄ１Ｂ・Ｄ０＋Ｄ２Ｂ・Ｄ１・Ｄ２・Ｄ１Ｂ・Ｄ０Ｂ
（Ｄ０Ｂ，Ｄ１Ｂ，Ｄ２ＢはそれぞれＤ０，Ｄ１，Ｄ２の反転を表す）と論理を構成することで可能である。この論理はＡＮＤ、ＯＲ等の論理積・論理和ゲートの組み合わせで実現でき、前述のＬＵＴでなくても構成可能である。
【００７１】
図１のシリアル変調信号生成回路１３は、上述のようなＬＵＴやデコーダ等で構成された変調データ生成回路１２から出力される変調データを入力し、それをシリアルなパルス列に変換するものである。図３０に、シリアル変調信号生成回路１３の１構成例を示す。図３０は、シリアル変調信号生成回路１３をシフトレジスタを用いて構成したものである。図３０の場合、シフトレジスタ１３１０は、４個のフリップフロップ（ＦＦ）若しくはラッチ１３１１により構成されており、変調データＰ１〜Ｐ４を並列に入力（ロード）し、高周波クロックに従い、シリアルに該パルス列を出力してパルス変調信号ＰＭを得る。
【００７２】
図３１、図３２にシリアル変調信号生成回路１３に用いるシフトレジスタの具体的な構成例を示す。図３１では、セットリセット型ＦＦ１３２１を用いて、シフトレジスタを構成しており、データのロードは、セット若しくはリセットを設定する事により行う。図３２は、ＦＦ１３３２とマルチプレクサ（ＭＵＸ）１３３１を用いた構成例を示しており、ＬＯＡＤ信号に従いＭＵＸ１３３１にてデータを次のＦＦ１３３２にシフトするか設定（データのロード）をするか、を決定する。
【００７３】
図３３に、図１の高周波クロック生成回路１０、変調データ生成回路１２、シリアル変調信号生成回路１３の一実施例の全体構成図を示す。
図３３において、高周波クロック生成回路１０は位相比較器１０１、ループフィルタ１０２、電圧制御発振器（ＶＣＯ）１０３、分周器１０４から構成される。これは所謂ＰＬＬ回路であり、基準となるレフアレンスクロック（例えば画素クロック）ＲＥＦＣＬＫに位相調整され、且つ、該クロックＲＥＦＣＬＫの周波数に対してＮ逓倍された高速の高周波クロックＶＣＬＫを生成することが可能である。このＶＣＬＫは、例えばデューティーが略５０％である。なお、高周波クロック生成回路１０は、ＰＬＬ回路に限らず高周波クロックを生成できればどのような構成のものでもよく、例えばデジタル周波数シンセサイザ等を用いて高周波クロックを生成してもよい。また、高周波クロック生成回路１０では、後述するように、必要によっては多相クロックを生成するようにする。
【００７４】
変調データ生成回路１２はレジスタ１２１０、ＬＵＴ１２２０、デコーダ１２３０、選択回路１２４０等から構成される。外部から入力される画像データは画素クロックのタイミングでレジスタ１２１にラッチされ、同じく画素クロックと同期しているロード信号ＬＯＡＤのタイミングで、ここではＬＵＴ１２２０とデコーダ１２３０の両方に入力される。ＬＵＴ１２２０とデコーダ１２３０では、それぞれ独立に画像データを所望のビットパターン（パルスパターン）の変調データに変換する。選択回路１２４０は、モード選択信号により、ＬＵＴ１２２０から出力される変調データとデコーダ１２３０から出力される変調データのどちらかを選択してシリアル変調信号生成回路１３へ出力する。
【００７５】
このように、モード選択信号によりＬＵＴ１２２０とデコーダ１２３０を使い分けることにより、より自由度が大きく、画像データに対して、多様な変調データの生成が可能になる。勿論、ＬＵＴ１２２０とデコーダ１２３０のいずれか一方のみの構成としてもよい。
【００７６】
また、ＬＵＴ１２２０には、図２６で説明したように、データ反転信号を入力する構成とすると、ＬＵＴのメモリを小型に構成する事が可能である。また、先にも述べたように、ＬＵＴを複数個設け、位相データの値で選択するようにすれば、位相シフトに従って変調データのビット数を変更（調整）できる。さらに、高解像モード信号を用いて、複数のＬＵＴから順次、パルス列を出力する構成とすれば、ＬＵＴのメモリを小型に構成しながら、長いパルス列を出力可能な構成が実現できる。これについては後述する。同様に、デコーダを複数構成としてもよい。
【００７７】
シリアル変調信号生成回路１３は、先の、図３０〜図３２に示したようなシフトレジスタ１３００で構成される。シフトレジスタ１３００は、ロード信号ＬＯＡＤ（画素クロックＰＣＬＫ）に従い、変調データ生成回路１２から出力される変調データを並列にロードし、高周波クロック生成回路１０からの高周波クロックＶＣＬＫに同期して順次シフト動作を行うことで、変調データのビットパターンに対応したシリアルなパルス列のパルス変調信号が出力される。なお、シフトレジスタ１３００は変調データのビット数（パルス数）等により種々の構成が考えられる。
【００７８】
図３４に、シリアル変調信号生成回路１３を２段（列）のシフトレジスタで構成した場合の構成例を示す。図３４において、上列のシフトレジスタ１３０１には高周波クロックＶＣＬＫとロード信号ＬＯＡＤ１が入力され、下列のシフトレジスタ１３０２にはＶＣＬＫの反転クロックＶＣＬＫＢとロード信号ＬＯＡＤ２がそれぞれ入力され、それぞれ、高周波クロックと該高周波クロックに同期したロード信号に従い、マルチプレクサ（ＭＵＸ）１３０９を介し、シリアルにパルス列を出力する。本例では、変調データは８ビットのパルス列Ｐ１〜Ｐ８からなり、そのうち、上列のシフトレジスタ１３０１には、ＬＯＡＤ１のタイミングでＰ１，Ｐ３，Ｐ５，Ｐ７が順にロードされ、下列のシフトレジスタ１３０２には、ＬＯＡＤ２のタイミングでＰ２，Ｐ４，Ｐ６，Ｐ８が順にロードされ、それぞれ、ＶＣＬＫ、ＶＣＬＫＢによりシフト動作し、ＭＵＸ１３０９にて順次切替出力をする事により、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の順にシリアルに出力される。
【００７９】
図３４のような構成とした場合、高周波クロックＶＣＬＫの倍の速度でパルス列をシリアルに出力することが可能であり、より高速若しくは高解像のパルス変調信号生成が実現できる。または、ＶＣＬＫをクロック生成回路の原クロックとすれば、高周波クロックは原クロックの２倍の速度のクロックと表すこともできる。クロックＶＣＬＫ及びその反転クロックＶＣＬＫＢの生成については後述する。
【００８０】
図３５に、図３４の構成を発展させ、シリアル変調信号生成回路１３を４段（列）のシフトレジスタで構成した場合の構成例を示す。各列のシフトレジスタ１３０１〜１３０４には、上から順に位相が異なるＶＣＬＫ１、ＶＣＬＫ２、ＶＣＬＫ３、ＶＣＬＫ４の４相クロックが与えられ、それぞれのクロックに同期したロード信号ＬＯＡＤ１，ＬＯＡＤ２，ＬＯＡＤ３，ＬＯＡＤ４が入力される。本例では、変調データは１６ビットのパルス列Ｐ１〜Ｐ１６からなり、そのうち、、１列目のシフトレジスタ１３０１にはＰ１，Ｐ５，Ｐ９，Ｐ１３、２列目のシフトレジスタ１３０２にはＰ２，Ｐ６，Ｐ１０，Ｐ１４、３列目のシフトレジスタ１３０３にはＰ３，Ｐ７，Ｐ１１，Ｐ１５、４列目シフトレジスタ１３０４にはＰ４，Ｐ８，Ｐ１２，Ｐ１６のデータがそれぞれセットされ、ＭＵＸ部１３０９において、ＶＣＬＫ１〜４により順次選択されることにより、Ｐ１，Ｐ２，Ｐ３…Ｐ１５，Ｐ１６の順にパルス列がシリアルに出力される。
【００８１】
図３７に４相クロックの例を示す。図３７に示すのように、位相がπ／２（９０度）毎に異なるＶＣＬＫ１，ＶＣＬＫ２，ＶＣＬＫ３，ＶＣＬＫ４を用いれば、ＶＣＬＫの４倍の周波数を持つクロックを生成しなくても、図３５に示す４列のシフトレジスタ１３０１〜１３０４から順次選択的にパルス列を出力することが可能となる。更に、位相がπ／４，π／８，…毎に異なる多相の高周波クロックを用いれば、より多数列のシフトレジスタからパルス列を出力することが可能となる。従って、高周波クロックの基本となる周波数は低くても、複数位相の高周波クロックに基づきデータを選択する構成とする事により、簡易な構成で、より高速に多数のパルスをシリアルに出力することが可能となり、高解像度に対応が可能となる。多相クロックの生成については後述する。
【００８２】
図３６に、シリアル変調信号生成回路１３をが４段（列）のシフトレジスタで構成した場合の別の構成例を示す。図３６の基本動作原理は図３５と同じであるが、図３６の構成では、１つのＶＣＬＫ１とそのクロックに同期したロード信号ＬＯＡＤ１で全シフトレジスタ１３０１〜１３０４を動作させ、位相調整回路１３０８において、ＶＣＬＫ１〜ＶＣＬＫ４にもとづいて、各シフトレジスタ１３０１〜１３０４の出力の位相をそれぞれ調整させている。
【００８３】
図３７に示す様に、それぞれのシフトレジスタ１３０１〜１３０４から出力されるデータＳ１，Ｓ２，Ｓ３，Ｓ４はＶＣＬＫ１に同期して出力される。このため、例えばシフトレジスタ１３０１の出力Ｓ１をＶＣＬＫ１の立ち上がりとＶＣＬＫ２の立下りでデータを出力しようとする場合、このままでは不定の部分があるためパルスをラッチできないが、図に示す様に、位相調整回路１３０８において、Ｓ１をＶＣＬＫ４でラッチしてＳ１’とし、更にＶＣＬＫ３でラッチしてＳ１”とすれば、ＶＣＬＫ１の立ち上がりとＶＣＬＫ２の立下りでデータをラッチできる構成を実現できる。
【００８４】
ＭＵＸ部１３０９の動作は、図３５の場合と基本的に同様であり、前述の様に、シフトレジスタの出力を安定にラッチできるクロックを選んで選択する事により、図３６の構成例では４本のシフトレジスタ出力をシリアルのパルス列に変換すること可能となる。
【００８５】
図３６の構成例では、シフトレジスタ出力の位相を調整する位相調整部が必要となるが、４列のシフトレジスタに対しては、同一クロックとそのクロックに同期したロードパルスＬＯＡＤ１を１つ供給する簡単な構成を実現する事ができる。ここでは、シフトレジスタが４本までの構成例しか示していないが、同様の構成で複数本のシフトレジスタからシリアルのパルス列を生成することが可能である。また、構成例では、シフトレジスタ１個あたりのパルス数を簡単のため４パルスとしているが、パルス数はどのような数にしても良く、パルス１個の解像度や高周波クロックの生成法等により自由に決定すれば良い。
【００８６】
図３８に、前述の高解像モードに適したＬＵＴの構成例を示す。これは、先の図２８に示した４ビット×１６列構成のＬＵＴ１２２１を２個（２面）用いた構成例である。各ＬＵＴ（１）１２２１，ＬＵＴ（２）１２２２に対してアドレスデータは５ビットで与えられるが、その最上位ビットはＬＵＴ（１）１２２１，ＬＵＴ（２）１２２２の選択に用いられ、下位４ビットが当該ＬＵＴの列の選択に用いられる。ここで、前述の高解像モード信号（図２１参照）をＬＵＴ（１）１２２１，ＬＵＴ（２）１２２２の選択に用いるようにする。
【００８７】
図３８の構成例において、高解像モード時、ロード信号は、例えば１ドットの間で２回に分けて与えられる。まず、１回目のロード信号に同期して、高解像モードは“０”、画像データは４ビットが入力する。この高解像モード信号と画像データ４ビットの合計５ビットでアドレスデータを構成するが、高解像モード信号が“０”のため、ＬＵＴ（１）１２２１が選択されて、該ＬＵＴ（１）１２２１の所望列の４ビットが出力される。続いて２回目のロード信号に同期して、高解像モード信号が“１”となり、画像データは同様に４ビットが入力する。この結果、ＬＵＴ（２）１２２２が選択されて、該ＬＵＴ（２）１２２２の所望列の４ビットが出力される。このように、高解像モード時、ＬＵＴ（１）１２２１，ＬＵＴ（２）１２２２の両方を使用して合計８ビットの変調データを生成できる。ＬＵＴ（１）１２２１とＬＵＴ（２）１２２２から出力された各４ビットデータは、順次、例えば図３０〜図３２に示すようなシフトレジスタにロードされ、シリアルパルス列に変換される。これにより、例えば、１ビットあたり８パルスのパルス変調信号が出力される。
【００８８】
通常モード時では、ロード信号は、例えば、１ドットの間で１回とし、高解像モード信号は“０”、画像データは４ビットのみとする。これにより、ＬＵＴ（１）１２２１が選択され、その所望列の４ビットデータが出力される。これは、先の図２８のＬＵＴ１２２１の場合と同様である。
【００８９】
図３８に示すような合計８ビット（８パルス）出力可能なＬＵＴを１個で構成しようとすると、２８＝２５６列のＬＵＴを用意する必要があるが、図３８の構成例のように、１６列のＬＵＴを２個（２面）用意すれば、２５６通りの出力が３２列のＬＵＴで構成可能となり、メモリの小型化、省エネルギー化が実現できる。また、シフトレジスタの構成も、基本的に通常モード時と高解像度モード時で変更不要である。
【００９０】
図３９に、前述の高解像度モードに適したＬＵＴの別の構成例を示す。これを、高解像度モードに加えて、更にパルス数を変更したい場合の構成例で、図３９では、１６ビット×２１６列構成のＬＵＴ（１）１２２１とＬＵＴ（２）１２２２、１４ビット×２１４列構成のＬＵＴ（３）１２２３とＬＵＴ（４）１２２４、１８ビット×２１８列構成のＬＵＴ（５）１２２５とＬＵＴ（６）１２２６の合計６個のＬＵＴを使用することを示している。アドレスは、ＬＵＴ（１）１２２１とＬＵＴ（２）１２２２では１９ビット、ＬＵＴ（３）１２２３とＬＵＴ（４）１２２４では１７ビット、ＬＵＴ（５）１２２５とＬＵＴ（６）１２２６では２１ビットで構成される。これらアドレスのうち、上位３ビットがＬＵＴ（１）１２２１〜ＬＵＴ（６）１２２６の選択に使用される。具体的には、アドレスの上位３ビットのうち、最上位ビットと２ビット目は、出力ビット数が６ビット、１４ビット、１８ビットのいずれかのＬＵＴの組を選択するのに使用され、３ビット目は、そのＬＵＴの組のどちらかのＬＵＴを選択するのに使用される。この３ビット目に前述の高解像モード信号を利用し、高解像モード時は、上位２ビットで選択される組の２つのＬＵＴを使用できるようにする。
【００９１】
図３９の構成例では、高解像モード信号とアドレスの上位２ビットの組み合わせにより、出力変調データは１４，１６，１８，２８，３２，３６ビットの６通りから任意に選択することが可能になる。ＬＵＴの選択は、例えば、ＬＵＴ（１）１２２１〜ＬＵＴ（６）１２２６の前段にアドレスデコーダを配置し、アドレスの上位３ビットをアドレスデコーダでデコードし、そのデコード結果でＬＵＴを選択することで容易に可能である。また、ＬＵＴの選択に使用するアドレスのビット数を増加させれば、ＬＵＴの選択の組み合わせがふえ、その結果、出力変調データのビット数の組み合わせも増加することになる。
【００９２】
図３９の構成例において、高解像モード時の動作は、基本的に図３８の構成例と同様である。即ち、高解像度モード信号を、１回目のロード信号では“０”、２回目のロードでは“１”とする。アドレスの上位２ビットは、必要とする変調データのビット数に応じて設定する。例えば、上位２ビットが「００」の場合、１回目のロード信号ではＬＵＴ（１）１２２１が選択されて、その所望列の１６ビットデータが出力し、２回目のロード信号ではＬＵＴ（２）１２２２が選択されて、その所望列の１６ビットデータが出力され、合計３２ビットの変調データが出力される。同様に、アドレスの上位２ビットが「０１」の場合には、１回目と２回目のロード信号で、合計２８ビットの変調データが出力される。
【００９３】
図３９の構成例は、解像度モード切替えに伴うパルス列変更にＬＵＴを使用する場合を示したが、位相データに応じたパルス列変更にも適用することができる。また、デコーダを用いても同様のことを実施できる事は自明であり、デコーダはハードウエアで構成してもソフトウエアで構成しても良い。また、パルス列の変更は、例えばＬＵＴとシフトレジスタの間にビット圧縮・伸張回路を付加することでも実現可能である。
【００９４】
図４０に、本発明の位相データ等によるパルス列変更の１実施例を示す。図４０では、パルス数１６の出力パルスパターンをパルス数１４の出力パルスパターンに変換する１例を示している。図４０の様に、出力パルス数１６である出力パターンを出力し、画像形成装置等で、ある所望の位置にある所望の濃度を出したいとした場合、データパターンをそのままにして最後の２パルスを削除する場合には、例えば、図４０では、濃度が８／１６から６／１４（パルス数で濃度を考える場合）となるので、本来出力したい濃度と異なる場合が発生する。このような場合、図４０の矢印で示すようなデータパターン変更をメモリ若しくはデコーダを用いて行えば、濃度は７／１４となり、この例では濃度は一致する。また、例え濃度が丁度一致しなくても、当初１６パルスでの濃度に一番近い濃度に変換する変換部を持つことにより、パルス数を変更することによる濃度変化を最小限に抑制することが可能となる。
【００９５】
図４１に、本発明の位相データ等によるパルス列変更の別の実施例を示す。図４１では、パルス数１６の出力パルスパターンをパルス数１８の出力パルスパターンに変換する１例を示している。図４０と同様に、パルス列内における濃度をできる限り一致させる様にデータ変換する変換部を構成し、この例の場合は、８／１６から９／１８へ変換する方法を矢印で示している。このように、パルス列を構成するパルス数を変更する場合において、パルス数に従ったデータ変換部を持つ事により、パルス数を変更しても画像濃度等への影響を与える事の無い高解像度の画像形成装置が実現できる。またこの例では、簡単のためパルス数１６を基準に説明しているが、パルス列を構成するパルス数が多ければ多い程細かいピッチでデータ変換部を構成できるため、パルス数変更による画像濃度変化に影響の少ない構成が実現できる。
【００９６】
図４２に、本発明の位相データ等によるパルス列変更の更に別の実施例を示す。図４２は図４０及び図４１の考え方とは異なる構成例を示す。図中に示す様に、出力パルス数は１４，１６，１８と変化させる場合を考える。出力するパルス数は１４，１６，１８と変化させるが、実際に出力できる（白又は黒）パルスは左から１４個のみとする。このような場合、図に示す様に、パルス数は１６の場合には、パルス列中最右２パルスは必ず白、パルス数は１８の場合には、パルス列中最右４パルスは必ず白、となる。例えば、ラスター走査型画像形成装置の場合、デューティー１００％未満で出力しても、感光体上で光はガウシアン分布状となるため、黒べた画像を出力する事は可能である。このため、図４２に示す様に、デューティーが１４／１８≒７７．８％を最大としてデータパターンを変更することなくパルス数を変更する構成とすれば、前記データ変換部が無くても良い構成が実現できる。
【００９７】
次に、図１における高周波クロック生成回路１０に適宜使用される回路例について説明する。
図４３に、反転クロック生成回路の実施例を示す。これは、入力クロックＩＣＬＫを偶数段のインバータ１０１１に入力した出力をＣＬＫ，奇数段のインバータ１０１２に入力した出力をＣＬＫＢとし、インバータの遅延量を調整する事により、π（１８０度）位相の異なる正転及び反転クロックを生成するものである。この正転及び反転クロックＣＬＫ，ＣＬＫＢは、例えば、図３４に示したシフトレジスタの高周波クロックＶＣＬＫ，ＶＣＬＫＢに利用される。
【００９８】
図４４に、多相クロック生成回路の１実施例、図４５にその動作タイミング図を示す。図４４は、例えば図３３のＶＣＯ１０３の１構成例を示している。本実施例では、先のＶＣＯ１０３は、４段の差動型リングオシレータ１０３０で構成され、図に示す結線がなされた場合、出力ＦＯ１，ＦＯ２，ＦＯ３，ＦＯ４は、図４５の様に、π／２（９０度）毎に位相の異なる４相のクロックを生成することができる。このクロックＦ０１，Ｆ０２，Ｆ０３，Ｆ０４は、図３５及び図３６に示したシフトレジスタの高周波クロックＶＣＬＫ１，ＶＣＬＫ２，ＶＣＬＫ３，ＶＣＬＫ４に利用される。このように、差動型のリングオシレータでは、図４３のような反転クロック生成部を持たずとも位相がπ（１８０度）位相の異なる正転及び反転クロックを生成することが容易に実現でき、また、更に偶数段構成として、リングオシレータの中間位相を取り出すことにより、位相がある所望の値毎に異なるクロックを生成することが可能となる。
【００９９】
図４４の構成例では、差動段を２段毎に取り出しているので、π／２（９０度）毎に位相の異なる４相のクロックを出力しているが、一段毎であれば、π／４（４５度）毎に位相の異なる８相のクロックの出力も可能である。同様にして、奇数段、例えば３段構成であれば、π／３（６０度）毎に位相の異なる６相のクロックも生成可能であり、所望のクロック位相数を自在に出力する構成が可能である。
【０１００】
図４６に、別の実施例の位相が異なり位相差が制御された多相クロックを生成する回路に使用される遅延制御部の１実施例を示す。図４３に示したような反転クロック生成部等で生成されるクロックＸ０及びその反転クロックＸ０Ｂは遅延部１０４１に入力され、遅延されたクロックＸ０Ｄ及びＸＯＤＢと入力クロックＸＯ，ＸＯＢを位相遅れ検出部１０４２に入力する。位相遅れ検出部１０４２で検出されたクロックＸＯ，ＸＯＢとクロックＸ０Ｄ，ＸＯＤＢの位相差は、誤差増巾部１０４３において基準信号と比較され、その出力信号により、遅延部１０４１にフィードバックすることにより、遅延量の制御を行う。
【０１０１】
図４７は、図４６の遅延量制御部の動作タイミング図を示す。まず、クロックＸ０、Ｘ０Ｂが遅延部１０４１により時間ΔＴだけ遅延されてＸ０Ｄ、Ｘ０ＤＢとなる。位相遅れ検出部１０４２の論理は、その出力をＣとすると、Ｃ＝Ｘ０・Ｘ０ＤＢ＋Ｘ０Ｂ・Ｘ０Ｄで表される。位相遅れ検出部１０４２の論理をこのようにしている理由は、入力パルスＸ０，Ｘ０Ｂのデューティが５０％でなくても位相遅れ量が正確に検出できるようにするためである。この場合、位相遅れ検出部１０４２の出力信号Ｃは、図４７に示すような遅延時間ΔＴのパルスがＴ／２周期で現れる波形となる。ここで、位相遅れ検出部１０４２の出力信号Ｃは電流出力であり、その電流値はＮ×Ｉｒｅｆとする。
【０１０２】
誤差増幅部１０４３は、位相遅れ検出部１０４２の電流出力Ｃと、基準信号となる基準電流Ｉｒｅｆを比較して、遅延部１８の遅延量を決定する電流Ｉｄｅｌａｙを生成する。この場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／８となる場合にＣの積分波形の積分値がＩｒｅｆとなるので、遅延時間ΔＴ＝Ｔ／８となるように遅延部１１４２の遅延量が制御される。一般に、遅延時間ΔＴ＝Ｔ／２Ｎと表すことができる。つまり、Ｎを自由に設定することにより、入力信号Ｘ０，Ｘ０の半分の周期Ｔ／２の範囲内の遅延で、遅延時間ΔＴが制御されたパルス信号を自由に得ることができる。
【０１０３】
図４８は、上記図４６の遅延量制御部をバイポーラトランジスタで構成した具体的回路例を示す。トランジスタＱ１６，Ｑ１８及び抵抗Ｒ０で構成される電流源１０５０により、遅延量生成部１０４１の遅延量を決定する電流Ｉｄｅｌａｙが生成される。入力されたパルス信号Ｘ０，Ｘ０Ｂは、トランジスタＱ２１，Ｑ２２で構成される差動回路１０５２を介して、トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１０５３、及びトランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１０５４により遅延される。
【０１０４】
トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１０５３の出力は非常に小さい振幅を有するので、トランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１０５４の出力信号がトランジスタＱ３，Ｑ４及び抵抗Ｒ３，Ｒ４で構成される２値化回路１０５５を介して出力されることで、スイングが調整される。トランジスタＱ５〜Ｑ１０で構成されるＥＣＬ論理回路１０５６は、その出力をＣとすると、上記２値化回路１０５５からの入力信号Ｘ０Ｄ，Ｘ０ＤＢにより
Ｃ＝Ｘ０Ｂ・Ｘ０Ｄ＋Ｘ０・Ｘ０ＤＢ
とし、その出力電流ＩｃはトランジスタＱ１１，Ｑ１２で構成されるカレントミラー回路１０５７により反転されてトランジスタＱ１４及び抵抗Ｒ１で生成される基準電流Ｉｒｅｆと比較される。比較部１０５８であるトランジスタＱ１４のコレクタは、ハイインピーダンスであり、また対グランドＧＮＤに対して容量Ｃ１が接続されていることにより、ＩｃとＩｒｅｆとが比較され、その比較出力がトランジスタＱ１５及び抵抗Ｒ０による電流源１０５９で生成される電流となる。
【０１０５】
ここで、トランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成される電流源１０５０，１０５９は、エミッタ抵抗がそれぞれ抵抗Ｒ０であることより、それぞれに流れる電流が同じとなるカレントミラー回路となっている。つまり、トランジスタＱ１５及び抵抗Ｒ０で生成される電流はＩｄｅｌａｙとなり、遅延量生成部１０４１の遅延量が所望の遅延量となるようにトランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成されるカレントミラー回路の出力電流ＩｄｅｌａｙがトランジスタＱ１５及び抵抗Ｒ０による出力で制御される。
【０１０６】
ここで、トランジスタＱ１３及び抵抗Ｒ２で構成される電流源１０６０の電流をＩｒｅｆのＮ倍とすると、上述のように
遅延時間ΔＴ＝Ｔ／２Ｎ
となる遅延パルス信号Ｘ０Ｄ、Ｘ０ＤＢを得ることができる。例えば、Ｎ＝４の場合には、
Ｒ１：Ｒ２＝４：１
トランジスタＱ１３のエリアファクタ（エミッタ面積）：トランジスタＱ１４のエリアファクタ（エミッタ面積）＝４：１
となるように設定すれば、正確に４×Ｉｒｅｆなる電流をトランジスタＱ１３及び抵抗Ｒ２で構成される電流源１０６０に流すことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延パルス信号Ｘ０Ｄ、Ｘ０ＤＢを生成することができる。
【０１０７】
図４９に、上記遅延量制御部を利用した多相クロック生成回路の１構成例を示す。例えば、図３３のＶＣＯ１０３の出力より生成されたクロックＶＣＯ１及びその反転信号ＶＣＯ１Ｂを、この多相クロック生成回路１０７０の遅延制御部１０７１と遅延クロック生成部１０７２に入力する。遅延量制御部１０７１は、図４６、図４８に示すような遅延量生成部、位相遅れ検出部、誤差増幅部から構成されており、出力は遅延量を制御する制御電流Ｉｄｅｌａｙである。遅延クロック生成部１０７２は、図４８の遅延量生成部１０４１と同じで良く、制御電流Ｉｄｅｌａｙに基づき遅延量が制御されたクロックＤＶＣＯ１，ＤＶＣＯ１Ｂを出力する。図５０に、２相クロック（正転、反転クロック）から９０度ごとに位相の異なる４相クロックを生成する例を示している。
【０１０８】
図５１には、異なる多相クロック生成回路の構成例を示す。この構成例では、遅延クロック生成部を１０８２，１０８３，１０８４の３個持つ事により、位相の４５度ごとに異なる８相クロックを生成可能である。同様にして、基準となるＶＣＯクロックに対し、位相差が制御され、また位相差を自由に設定できるクロックを生成することが実現できる。
【０１０９】
図５２に本発明に係る画素クロック及びパルス変調信号生成装置を適用した半導体レーザ変調装置、光学走査装置及び画像形成装置の一実施例の全体構成図を示す。図５２において、２００はレーザ走査光学系で、本実施例においてはシングルビーム走査光学系を示している。２１１，２１２は光検出器（センサ）、２２０はドット位置ずれ検出・制御部、２３０は高周波クロック生成部、２４０は画素クロック生成部、２５０は画像処理部、２６０はレーザ駆動信号生成部、２７０はレーザ駆動部である。ここで、高周波クロック生成部２３０が実施例で説明した高周波クロック生成回路１０に、画素クロック生成部２４０が同じく画素クロック生成回路１１に対応する。また、レーザ駆動信号生成部２６０は変調データ生成回路１２とシリアル変調信号生成回路１３に対応し、パルス変調信号生成部を構成している。
【０１１０】
半導体レーザ２０１からのレーザ光は、コリメータレンズ２０２、シリンダーレンズ２０３を通り、ポリゴンミラー２０４によりスキャン（走査）され、ｆｏレンズ２０５、トロイダルレンズ２０６を通り、ミラー２０８で反射し、感光体２０８に入射することにより、感光体２０８上に画像（静電潜像）を形成する。この走査レーザ光の始点、終点をフォトセンサ２１１、２１２により検出してドット位置ずれ検出・制御部２２０に入力する。ドット位置ずれ検出・制御部２２０では、フォトセンサ２１１、２１２間をレーザ光が走査される時間を測定し、基準の時間と比較するなどしてずれ量を求め、そのずれ量を補正する位相データを生成して画素クロック生成部２４０、レーザ駆動信号生成部２６０へ出力する。なお、フォトセンサ２１１の出力信号は、ライン同期信号として画像処理部２５０にも与える。また、画像処理部２５０で画像データから変調データを生成する場合には、位相データは画像処理部２５０へ与えて、レーザ駆動信号生成部２６０への出力は省略してもよい。
【０１１１】
ここで、画素クロック生成部２４０が位相データ記憶回路を具備していない場合には、ドット位置ずれ検出・制御部２２０ではライン毎に位相データを画素クロック生成部２４０へ出力するが、位相データ記憶回路を具備している場合には、前もって位相データを求めるなどして、あらかじめ画素クロック生成部２４０へ与えておくようにする。また、ドット位置ずれ検出・制御部２２０では、走査レンズの特性により生ずる走査ムラを補正するようなライン毎に常に同じ補正をするための位相データ（第１位相データ）だけでなく、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応するための位相データ（第２位相データ）も生成し、画素クロック生成部２４０が位相データ合成回路を具備している場合には、その位相データも画素クロック生成部２４０へ出力するようにする。
【０１１２】
画素クロック生成部２４０では、実施例で説明したように、高周波クロック生成部２３０から出力される高周波クロックとドット位置ずれ検出・制御部２２０からの位相データに基づいて画素クロックを生成し、画像処理部２５０とレーザ駆動信号生成部２６０に与える。
【０１１３】
画像処理部２５０では、図示しないスキャナ等の画像入力装置で読み取られた画像を入力し、水平同期信号及び画素クロックに同期のとれた画像データを生成する。この画像データは、一般に感光体の感光特性を考慮した形で生成される。また、画像処理部２５０では、画像データのほかに、図３３に示したような、高解像モード信号、データ反転信号、モード選択信号、ロード信号等を生成し、これら信号群を所定のタイミングでレーザ駆動信号生成部２６０に転送する。
【０１１４】
レーザ駆動信号生成部２６０では、これまで説明したようにして、画像データから変調データを生成し、この変調データをシリアル列に変換することで、画素クロックに同期したパルス変調信号ＰＭが出力される。このパルス変調信号ＰＭがレーザ駆動部２７０に入力され、該レーザ駆動部２７０にて、半導体レーザ２０１の光がパルス変調信号ＰＭに従って変調され、感光体２０８には、位置ずれのない画像を形成することができる。
【０１１５】
なお、画像処理部２５０において、画像データから変調データを生成して、これをレーザ駆動信号生成部２６０に転送することでもよい。この場合には、レーザ駆動信号生成部２６０では、直接、この変調データをシリアルパルス列に変換することになる。
【０１１６】
また、後述のマルチビーム走査装置を使用する場合には、例えば、画素クロック生成部２４０及びレーザ駆動信号生成部２６０（変調データ生成手段とシリアル変調信号生成手段）を複数用意し、さらにフォトセンサ２１１、２１２の組を複数設けることにより、複数ライン分の位相データを同時に生成し、それぞれの位相データをそれぞれの画素クロック生成部に与え、それぞれの画素クロックを生成し、また、画像処理部１３０から転送される複数走査線分の画像データについて、それぞれのレーザ駆動データ生成部で処理し、複数のパルス変調信号を出力するようにすればよい。
【０１１７】
図５３にその基本概念図を示す。図５３は、図１の画素クロック及びパルス変調信号生成回路をｎ走査線分（ｎは２以上の整数）用意し、各画素クロック及びパルス変調信号生成回路１０００−１〜１０００−ｎは、高周波クロック生成回路１０で生成される高周波クロックを共用するものである。
【０１１８】
図５４にマルチビーム走査装置（マルチビーム光学系）の一実施例の構成図を示す。この実施例では、図５５に示すように、２個の発光源が間隔ｄｓ＝２５μｍでモノリシックに配列された半導体レーザアレイ３００をｎ＝２個用い、コリメートレンズ３０５の光軸Ｃを対称として副走査方向に配置される。
【０１１９】
図５４において、半導体レーザアレイ３０１、３０２はコリメートレンズ３０３、３０４との光軸を一致させ、主走査方向に対称に射出角度を持たせ、ポリゴンミラー３０７の反射点で射出軸が交差するようレイアウトされている。各半導体レーザアレイ３０１，３０２より射出した複数のビームはシリンダレンズ３０８を介してポリゴンミラー３０７で一括して走査され、ｆθレンズ３１０、トロイダルレンズ３１１、ミラー３１２により感光体３１３上に結像される。例えば、図５２に示した画像処理部２５０内のバッファメモリには各発光源ごとに１ライン分の印字データ（画像データ）が蓄えられ、ポリゴンミラー１面毎に読み出されることで、レーザ駆動信号生成部２６０、レーザ駆動部２７０を通し、４ラインずつ同時に記録がおこなわれる。
【０１２０】
図５６は、その光源ユニットの構成図を示す。半導体レーザアレイ４０３、４０４は各々主走査方向に所定角度、実施例では約１．５°微小に傾斜したベース部材４０５の裏側に形成した図示しないかん合穴４０５−１、４０５−２に個別に円筒状ヒートシンク部４０３−１、４０４−１をかん合し、押え部材４０６、４０７の突起４０６−１、４０７−１をヒートシンク部の切り欠き部に合わせて発光源の配列方向を合わせ、背面側からネジ４１２で固定される。また、コリメートレンズ４０８、４０９は各々その外周をベース部材４０５の半円状の取付ガイド面４０５−４、４０５−５に沿わせて光軸方向の調整を行い、発光点から射出した発散ビームが平行光束となるよう位置決めされ接着される。
【０１２１】
なお、実施例では、上記したように各々の半導体レーザアレイからの光線が主走査面内で交差するように設定するため、光線に沿ってかん合穴４０５−１、４０５−２および半円状の取付ガイド面４０５−４、４０５−５を傾けて形成している。
【０１２２】
ベース部材４０５はホルダ部材４１０に円筒状係合部４０５−３を係合し、ネジ４１３を貫通穴４１０−２を介してネジ穴４０５−６、４０５−７に螺合して固定され光源ユニットを構成する。
【０１２３】
光源ユニットは、光学ハウジングの取付壁４１１に設けた基準穴４１１−１にホルダ部材の円筒部４１０−１をかん合し、表側よりスプリング６１１を挿入してストッパ部材６１２を円筒部突起４１０−３に係合することでホルダ部材４１０は取付壁４１１の裏側に密着して保持される。この時、スプリングの一端を突起４１１−２に引っかけることで円筒部中心を回転軸とした回転力を発生し、回転力を係止するように設けた調節ネジ６１３により、光軸の周りθにユニット全体を回転し、図５８（１）に示すように各ビームスポット列を１ライン分ずらして交互に配列するように調節する。
【０１２４】
アパーチャ４１５は各半導体レーザアレイ毎にスリットが設けられ、光学ハウジングに取り付けられて光ビームの射出径を規定する。
【０１２５】
図５７は光源ユニットの別の実施例を示し、２個の半導体レーザアレイからの光ビームをビーム合成手段を用いて合成した例を示す。半導体レーザアレイ６０３，６１３およびコリメートレンズ６０５，６０６は図５６の実施例と同様、ベース部材６０１、６０２に各一つずつ支持され、第１、第２の光源部を構成する。第１のベース部材６０１、第２のベース部材６０２は共通のフランジ部材６０７に設けた穴６０７−１、６０７−２に円筒状係合部を係合してネジ固定される。第２のベース部材６０２には調節ネジ６０６が螺合され、この突出量を裏側から調節することで両腕部６０２−１を捩じって半導体レーザアレイおよびコリメートレンズの保持部だけが副走査方向βに傾けることができる。これにより、各々のビームスポットの配列を１ライン分ずらし、図５８（２）における配列となるよう調節する。
【０１２６】
平行四辺形柱部と三角柱部からなるプリズム６０８は、第２の光源部の各ビームを斜面６０８−１で反射し、ビームスプリッタ面６０８−２で反射されて、直接通過してきた第１の光源部の各ビームに近接させて射出する。近接された複数のビームはポリゴンミラーで一度に走査され、感光体上に各々ビームスポットを結像する。アパーチャ６１５は同様に光学ハウジングに支持さる。実施例では各半導体レーザアレイからの光ビームはほぼ重なっているため共通のスリット６１５を設けている。フランジ部材６０７はホルダ部材６０９に保持され、光学ハウジングへは上記実施例と同様、取付壁６１０に設けた基準穴６１０−１にホルダ部材の円筒部６０９？１をかん合し、ユニット全体を回転することで、各々のビームスポットの配列の傾きを補正できるようにしている。
【０１２７】
図５９は、図６０に示すような４チャンネル半導体レーザアレイ８０１を用いた場合のマルチビーム走査装置の構成例を示す。構成は、図５６、図５７と同様であるので、ここでは説明を省略する。
【０１２８】
図６１は、図５６に示す光源ユニットを光学ハウジング８０４に搭載してマルチビーム走査装置を構成した様子を示す。上記した光源ユニット８０１の背面には半導体レーザの制御を司る駆動回路が形成されたプリント基板８０２が装着され、光軸と直交する光学ハウジングの壁面に上記したスプリングにより当接され、調節ネジ８０３により傾きが合わせられ姿勢が保持される。尚、調節ネジ８０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング内部には、上記したシリンダレンズ８０５、ポリゴンミラーを回転するポリゴンモータ８０８、ｆθレンズ８０６、トロイダルレンズ、および折り返しミラー８０７が各々位置決めされ支持され、また、同期検知センサを実装するプリント基板８０９は、ハウジング壁面に光源ユニットと同様、外側より装着される。光学ハウジングは、カバー８１１により上部を封止し、壁面から突出した複数の取付部８１０にて画像形成装置本体のフレーム部材にネジ固定される。
【０１２９】
図６２は上記光走査装置を搭載した画像形成装置の例を示す。被走査面である感光体ドラム９０１の周囲には感光体を高圧に帯電する帯電チャージャ９０２、光走査装置９００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ９０３、現像ローラにトナーを供給するトナーカートリッジ９０４、ドラムに残ったトナーを掻き取り備蓄するクリーニングケース９０５が配置される。感光体ドラムへは上記したように１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ９０６から給紙コロ９０７により供給され、レジストローラ対９０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラムを通過する際に転写チャージャ９０６によってトナーが転写され、定着ローラ９０９で定着して排紙ローラ９１２により排紙トレイ９１０に排出される。
【０１３０】
【発明の効果】
本発明による画素クロック及びパルス変調信号生成装置、これを備えた光走査装置並びに画像形成装置の主な作用・効果を列挙すれば以下の通りである。
（１）簡単な構成で位相シフトが可能な画素クロックを生成でき、また画素クロックが位相シフトしてもそれに対応したパルス変調信号を簡単な構成で生成できる。
（２）　簡単な構成で画素クロックの周期を制御でき、またその画素クロックの周期の変化に対応したパルス変調信号を簡単な構成で生成できる。
（３）　簡単な構成で画素クロックの周期を細かく制御でき、より任意のパルス変調信号を生成できる。さらに、画像に影響しないパルス変調信号を得ることができる。
（４）　画素クロック生成において、少なくとも１ライン分の同じ画素位置では同じ位相シフト量データを記憶し、各ラインの同じ画素位置で同じ位相シフト量データを出力することにより、外部回路の負荷を少なくすることができる。さらに、外部からはライン毎に異なる位相データを与えることにより、位相シフトの制御を柔軟に行うことができる。
（５）　例えば走査レンズの特性により生ずる走査ムラを補正するようなライン毎に常に同じ補正を行うことができる。さらに、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応することができる。
（６）　簡単な構成で画素クロックを生成し、同様に簡単な構成で高速が画素クロックに追従したパルス変調信号を生成して、レーザ光源等の光出力を変調する。
【図面の簡単な説明】
【図１】本発明の画素クロック及びパルス変調信号生成装置の基本構成図である。
【図２】本発明の画素クロックの出力イメージの概念図である。
【図３】本発明によるパルス変調信号の出力イメージの概念図である。
【図４】本発明による画素クロックとパルス変調信号の関係の概念図である。
【図５】本発明の画素クロック生成回路の実施例１の構成図である。
【図６】図５の動作を説明するためのタイミング図である。
【図７】図５の動作を説明するための別のタイミング図である。
【図８】本発明の画素クロック生成回路の実施例２の構成図である。
【図９】図８の位相データデコード回路の入出力の対応関係を示す図である。
【図１０】本発明の画素クロック生成回路の実施例３の構成図である。
【図１１】本発明の画素クロック生成回路の実施例４の構成図である。
【図１２】本発明の画素クロック生成回路の実施例５の構成図である。
【図１３】本発明の画素クロック生成回路の実施例６の構成図である。
【図１４】本発明の画素クロック生成回路の実施例７の構成図である。
【図１５】図１４のクロック生成回路の構成例を示す図である。
【図１６】図１４のクロック生成回路の別の構成例を示す図である。
【図１７】図１４の制御信号生成回路の構成例を示す図である。
【図１８】図１７のマルチプレクサの真理値表である。
【図１９】図１４の実施例７における位相シフト量と位相データの対応表である。
【図２０】図１４の制御データ生成回路の真理値表である。
【図２１】図１４の動作を説明するためのタイミング図である。
【図２２】本発明の画素クロック生成回路の実施例８の構成図である。
【図２３】本発明の画素クロック生成回路の実施例９の構成図である。
【図２４】従来のパルス幅変調信号のドットイメージを示す図である。
【図２５】同じく従来のパルス幅変調信号のドットイメージを示す図である。
【図２６】同じく従来のパルス幅変調信号のドットイメージを示す図である。
【図２７】本発明によるパルス変調信号のドットイメージの具体例を示す図である。
【図２８】本発明の変調データ生成回路に使用するルックアップテーブル（ＬＵＴ）の一実施例を示す図である。
【図２９】本発明の変調データ生成回路に使用するデコーダの構成例を説明する図である。
【図３０】本発明のシリアル変調信号生成回路に使用するシフトレジスタの一実施例を示す図である。
【図３１】シフトレジスタの具体的構成例を示す図である。
【図３２】シフトレジスタの別の具体的構成例を示す図である。
【図３３】本発明による高周波クロック生成回路、変調データ生成回路、シリアル変調信号生成回路の一実施例の全体的構成図である。
【図３４】シリアル変調信号生成回路に使用する複数段シフトレジスタ構成の実施例を示す図である。
【図３５】複数段シフトレジスタ構成の別の実施例を示す図である。
【図３６】複数段シフトレジスタ構成の更に別の実施例を示す図である。
【図３７】図３６の動作を説明するためのタイミング図である。
【図３８】変調データ生成回路に使用する複数ルックアップテーブルを使用する一実施例を示す図である。
【図３９】複数ルックアップテーブルを使用する別の実施例を示す図である。
【図４０】出力パルス列の変更の一実施例を説明する図である。
【図４１】出力パルス列の変更の他の実施例を説明する図である。
【図４２】出力パルス列の変更の更に他の実施例を説明する図である。
【図４３】高周波クロック生成回路に使用する反転クロック生成回路の構成例を示す図である。
【図４４】高周波クロック生成回路に使用する多相クロック生成回路の具体的構成例を示す図である。
【図４５】図４４の動作を説明するためのタイミング図である。
【図４６】別の多相クロック生成回路に使用する遅延量制御部の一実施例を示す図である。
【図４７】図４６の動作を説明するためのタイミング図である。
【図４８】図４６の遅延量制御部の具体的構成例を示す図である。
【図４９】図４６の遅延量制御部を使用した多相クロック生成回路の一実施例を示す図である。
【図５０】図４９の動作を説明するためのタイミング図である。
【図５１】多相クロック生成回路の別の実施例を示す図である。
【図５２】本発明の画素クロック及びパルス変調信号生成装置を適用した半導体レーザ変調装置、光学走査装置および画像形成装置の一実施例の全体構成図である。
【図５３】マルチビーム走査に用いられるバルス変調信号生成回路の一実施例の概念図である。
【図５４】本発明による画像形成装置に使用されるマルチビーム走査装置の全体的構成図である。
【図５５】２チャンネル半導体レーザアレイの構成図である。
【図５６】マルチビーム走査装置の光源ユニットの分解構成図である。
【図５７】マルチビーム走査装置の別の光源ユニットの分解構成図である。
【図５８】図５６及び図５７の光源ユニットにおけるピームスポット配列を示す図である。
【図５９】マルチビーム走査装置の更に別の光源ユニットの分解構成図である。
【図６０】４チャンネル半導体レーザアレイの構成図である。
【図６１】マルチビーム走査装置を光学ハウジングに搭載した様子を示す図である。
【図６２】光走査装置を搭載した画像形成装置の一例を示す図である。
【図６３】従来の画像形成装置の一般的構成を示す図である。
【符号の説明】
１０　高周波クロック生成回路
１１　画素クロック生成回路
１２　変調データ生成回路
１３　シリアル変調信号生成回路
１１１　カウンタ
１１２　比較回路
１１３　画素クロック制御回路
１１４　位相データデコード回路
１１５　位相データ記憶回路
１１６　位相データ合成回路
１１２，１２４　遷移検出回路
１２２，１２５　制御信号生成回路
１２３，１２６　クロック生成回路
１２７　マルチプレクサ
１２８　制御データ生成回路
１２９　ステータス信号生成回路
１３０　セレクト信号生成回路
１３１　位相データ記憶回路
１３２　位相データ合成回路
１２１０　レジスタ
１２２０　ルックアップテーブル
１２３０　デコーダ
１２４０　選択回路
１３００　シフトレジスタ
２００　レーザ光学系
２１１，２１２　センサ
２２０　ドット位置ずれ検出・制御部
２３０　高周波クロック生成部
２４０　画素クロック生成部
２５０　画像処理部
２６０　レーザ駆動信号生成部
２７０　レーザ駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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