(57)【要約】【課題】セル遅延に対するプロセス変動係数と、配線遅延に対するプロセス変動係数が遅延時間計算対象のゲートに見合うものであれば、ゲートの遅延時間を正確に計算することができるが、これらのプロセス変動係数の誤差が大きくなると、ゲートの遅延時間を正確に計算することができなくなる課題があった。【解決手段】遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部２５を設け、その抵抗容量特定部２５による特定内容に基づいて当該ゲートの遅延時間を計算する。【選択図】　　　　図１
2004110701.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を構成する複数のゲートの配置結果を取得するとともに、上記複数のゲート間の配線結果を取得する配置配線結果取得部と、上記配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部と、上記抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算する遅延時間計算部とを備えた遅延時間計算装置。
【請求項２】
抵抗容量特定部は、プロセス変動後の配線抵抗と配線容量を特定するに際して、最もセル遅延が長くなる場合の配線抵抗及び配線容量と、最もセル遅延が短くなる場合の配線抵抗及び配線容量とを特定することを特徴とする請求項１記載の遅延時間計算装置。
【請求項３】
抵抗容量特定部は、プロセス変動後の配線抵抗を特定する際、抵抗の温度依存性を考慮して配線抵抗を特定することを特徴とする請求項１記載の遅延時間計算装置。
【請求項４】
半導体集積回路を構成する複数のゲートの配置結果を取得するとともに、上記複数のゲート間の配線結果を取得する配置配線結果取得部と、上記配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動後のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部と、上記抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算する遅延時間計算部とを備えた遅延時間計算装置。
【請求項５】
抵抗容量特定部は、プロセス変動後のソース抵抗と拡散容量を特定するに際して、最もセル遅延が長くなる場合のソース抵抗及び拡散容量と、最もセル遅延が短くなる場合のソース抵抗及び拡散容量とを特定することを特徴とする請求項４記載の遅延時間計算装置。
【請求項６】
半導体集積回路を構成する複数のゲートを配置するとともに、上記複数のゲート間を配線する配置配線部と、上記配置配線部による複数のゲートの配置結果を取得するとともに、上記配置配線部による複数のゲート間の配線結果を取得する配置配線結果取得部と、上記配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部と、上記抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算する遅延時間計算部と、上記遅延時間計算部により計算された遅延時間を参照して、上記配置配線部による配置結果と配線結果を検証する検証部とを備えた集積回路設計装置。
【請求項７】
半導体集積回路を構成する複数のゲートを配置するとともに、上記複数のゲート間を配線する配置配線部と、上記配置配線部による複数のゲートの配置結果を取得するとともに、上記配置配線部による複数のゲート間の配線結果を取得する配置配線結果取得部と、上記配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動後のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部と、上記抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算する遅延時間計算部と、上記遅延時間計算部により計算された遅延時間を参照して、上記配置配線部による配置結果と配線結果を検証する検証部とを備えた集積回路設計装置。
【請求項８】
検証部は、遅延時間計算部により計算された遅延時間が所定の条件を満足しない場合、配置配線部に対してゲートの配置位置又は配線位置の変更を指示することを特徴とする請求項６または請求項７記載の集積回路設計装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、プロセス変動後のゲートの遅延時間を計算する遅延時間計算装置及び集積回路設計装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路は複数のゲートから構成され、各ゲートの遅延時間（以下、ゲート遅延Ｇａｔｅ＿ｄｅｌａｙという）は、ゲート内部で発生する遅延時間（以下、セル遅延Ｃｅｌｌ＿ｄｅｌａｙという）と、当該ゲートに接続されている配線で発生する遅延時間（以下、配線遅延Ｗｉｒｅ＿ｄｅｌａｙという）との総和で定義される。
【０００３】
ここで、図１０はＴｙｐｉｃａｌ条件（遅延時間が典型的な時間になる条件）時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）を示し（式（１）を参照）、図１１はＭａｘ条件（最もセル遅延が長くなる場合の条件）時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）を示し（式（２）を参照）、図１２はＭｉｎ条件（最もセル遅延が短くなる場合の条件）時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）を示している（式（３）を参照）。
【０００４】
Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）（１）
Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）（２）
Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）（３）
【０００５】
以下、ゲート遅延Ｇａｔｅ＿ｄｅｌａｙを構成するセル遅延Ｃｅｌｌ＿ｄｅｌａｙと配線遅延Ｗｉｒｅ＿ｄｅｌａｙの計算方法について説明する。
図１３はＴｙｐｉｃａｌ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）の遅延計算モデルを示す説明図であり、図において、１はＴｙｐｉｃａｌ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）の遅延計算モデル、２はＴｙｐｉｃａｌ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）の遅延計算モデルである。
ＶＤＤ（ｔｙｐ）はＴｙｐｉｃａｌ条件時の電源電圧、Ｒｓ（ｔｙｐ）はＴｙｐｉｃａｌ条件時のセルのソース抵抗、Ｃｄ（ｔｙｐ）はＴｙｐｉｃａｌ条件時のセルの拡散容量、Ｒ（ｔｙｐ）はＴｙｐｉｃａｌ条件時の配線抵抗、Ｃ（ｔｙｐ）はＴｙｐｉｃａｌ条件時の配線容量である。
【０００６】
まず、従来の遅延時間計算装置は、図１３に示すようなゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）の遅延計算モデルを特定するため、集積回路設計装置の自動配置配線装置が半導体集積回路を構成する複数のゲートを配置して、複数のゲート間を配線すると、その配置結果と配線結果を取得する。
そして、従来の遅延時間計算装置は、複数のセルの中から遅延時間計算対象のセルを１つ選択し、その配置結果と配線結果を参照して、当該セルのＴｙｐｉｃａｌ条件時のソース抵抗Ｒｓ（ｔｙｐ）と拡散容量Ｃｄ（ｔｙｐ）を特定する。また、同様にして、そのセルに接続されている配線のＴｙｐｉｃａｌ条件時の配線抵抗Ｒ（ｔｙｐ）と配線容量Ｃ（ｔｙｐ）を特定する。
【０００７】
従来の遅延時間計算装置は、上記のようにして、ソース抵抗Ｒｓ（ｔｙｐ），拡散容量Ｃｄ（ｔｙｐ），配線抵抗Ｒ（ｔｙｐ）及び配線容量Ｃ（ｔｙｐ）を特定すると、これらを下記の関数Ｆｃｅｌｌ（）、ＦＷｉｒｅ（）に代入することにより、セル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）と配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）を計算する。
Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）＝Ｆｃｅｌｌ（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｔｙｐ），Ｒ（ｔｙｐ））（４）
Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）＝ＦＷｉｒｅ（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｔｙｐ），Ｒ（ｔｙｐ））（５）
【０００８】
従来の遅延時間計算装置は、セル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）と配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）を計算すると、両者を相互に加算して、ゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）を計算する。
Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）（６）
【０００９】
ここでは、プロセス変動前（例えば、トランジスタ特性や配線形状が変動する前のプロセス）のゲートの遅延時間、即ち、Ｔｙｐｉｃａｌ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）を計算するものについて示したが、次に、プロセス変動後のゲートの遅延時間を計算する。
プロセスの変動要因としては、トランジスタ特性の変動と配線形状の変動がある。
トランジスタ特性の変動とは、図１３のソース抵抗Ｒｓ（ｔｙｐ）と、拡散容量Ｃｄ（ｔｙｐ）が変動することに相当し、Ｍａｘ条件におけるソース抵抗をＲｓ（ｍａｘ）、拡散容量をＣｄ（ｍａｘ）、Ｍｉｎ条件におけるソース抵抗をＲｓ（ｍｉｎ）、拡散容量をＣｄ（ｍｉｎ）とすると、下記に示す関係が成立する。
Ｒｓ（ｍａｘ）　＞　Ｒｓ（ｔｙｐ）　＞　Ｒｓ（ｍｉｎ）　　　（７）
Ｃｄ（ｍａｘ）　＞　Ｃｄ（ｔｙｐ）　＞　Ｃｄ（ｍｉｎ）　　　（８）
【００１０】
また、配線形状の変動とは、図１３の配線容量Ｃ（ｔｙｐ）、配線抵抗Ｒ（ｔｙｐ）が変動することことに相当する。
図１６はＴｙｐｉｃａｌ条件時の配線形状の一例を示し、この例では、中央に位置するターゲット配線１１の上側に上層配線１２、下側に下層配線１３、両脇に隣接配線１４，１５が存在し、ターゲット配線１１と上層配線１２間の距離はＴＵ、ターゲット配線１１と下層配線１３間の距離はＴＬ、ターゲット配線１１の配線幅はＬ、ターゲット配線１１と隣接配線１４，１５との配線間隔はＳ、配線ピッチはＬ＋Ｓである。
また、このときターゲット配線１１の配線抵抗はＲ（ｔｙｐ）、配線容量はＣ（ｔｙｐ）である。
【００１１】
図１７はＭａｘ条件時の配線形状の一例を示し、この例では、ターゲット配線１１と上層配線１２間の距離はＴＵ−ｔｕ、ターゲット配線１１と下層配線１３間の距離はＴＬ−ｔｌ、ターゲット配線１１の配線幅はＬ＋ｌ、ターゲット配線１１と隣接配線１４，１５との配線間隔はＳ−ｌ／２である。また、このときターゲット配線１１の配線抵抗はＲ（ｍａｘ）、配線容量はＣ（ｍａｘ）である。図１６のＴｙｐｉｃａｌ条件時の配線形状と比較して、上層配線１２との距離はｔｕだけ小さく、下層配線１３との距離はｔｌだけ小さく、配線幅はｌだけ大きく、配線間隔はｌ／２だけ小さくなっている。ただし、配線ピッチはＬ＋Ｓで一定である。
【００１２】
図１８はＭｉｎ条件時の配線形状の一例を示し、この例では、ターゲット配線１１と上層配線１２間の距離はＴＵ＋ｔｕ、ターゲット配線１１と下層配線１３間の距離はＴＬ＋ｔｌ、ターゲット配線１１の配線幅はＬ−ｌ、ターゲット配線１１と隣接配線１４，１５との配線間隔はＳ＋ｌ／２である。また、このときターゲット配線１１の配線抵抗はＲ（ｍｉｎ）、配線容量はＣ（ｍｉｎ）である。図１６のＴｙｐｉｃａｌ条件時の配線形状と比較して、上層配線１２との距離はｔｕだけ大きく、下層配線１３との距離はｔｌだけ大きく、配線幅はｌだけ小さく、配線間隔はｌ／２だけ大きくなっている。ただし、配線ピッチはＬ＋Ｓで一定である。
【００１３】
各条件時の配線抵抗と配線容量には、下記の関係が成立する。
Ｒ（ｍａｘ）　＜　Ｒ（ｔｙｐ）　＜　Ｒ（ｍｉｎ）　　　　　（９）
Ｃ（ｍａｘ）　＞　Ｃ（ｔｙｐ）　＞　Ｃ（ｍｉｎ）　　　　　（１０）
【００１４】
上記のようにプロセスの変動要因としては、トランジスタ特性の変動と配線形状の変動があるが、従来の遅延時間計算装置は、プロセス変動後のゲートの遅延時間を計算する場合、プロセス変動後の値、即ち、ｍａｘ条件及びｍｉｎ条件時のソース抵抗Ｒｓ（ｍａｘ），Ｒｓ（ｍｉｎ）、拡散容量Ｃｄ（ｍａｘ），Ｃｄ（ｍｉｎ）、配線抵抗Ｒ（ｍａｘ），Ｒ（ｍｉｎ）、配線容量Ｃ（ｍａｘ），Ｃ（ｍｉｎ）を使用せず、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）と、配線遅延に対するプロセス変動係数ＫＰＷｉｒｅ（ｍａｘ），ＫＰＷｉｒｅ（ｍｉｎ）を用いて計算する。
【００１５】
具体的には、Ｍａｘ条件及びＭｉｎ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ），Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）に関しては、下記に示すように、Ｔｙｐｉｃａｌ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）に、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）を乗じることにより計算する。
ただし、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）は、遅延時間計算対象のセルに係る固有の係数ではなく、半導体集積回路を構成する全セルに共通の係数である。
【００１６】
Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）
＝Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）×ＫＰｃｅｌｌ（ｍａｘ）
＝Ｆｃｅｌｌ
（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｔｙｐ），Ｒ（ｔｙｐ））
×ＫＰｃｅｌｌ（ｍａｘ）　　　　　　　　　　　　　　　　　　（１１）
Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）
＝Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）×ＫＰｃｅｌｌ（ｍｉｎ）
＝Ｆｃｅｌｌ
（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｔｙｐ），Ｒ（ｔｙｐ））
×ＫＰｃｅｌｌ（ｍｉｎ）　　　　　　　　　　　　　　　　　　（１２）
【００１７】
また、Ｍａｘ条件及びＭｉｎ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ），Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）に関しては、下記に示すように、Ｔｙｐｉｃａｌ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）に、配線遅延に対するプロセス変動係数ＫＰＷｉｒｅ（ｍａｘ），ＫＰＷｉｒｅ（ｍｉｎ）を乗じることにより計算する。
ただし、配線遅延に対するプロセス変動係数ＫＰＷｉｒｅ（ｍａｘ），ＫＰＷｉｒｅ（ｍｉｎ）は、半導体集積回路を構成する全てのセルは、ソース抵抗Ｒｓ（ｔｙｐ）と拡散容量Ｃｄ（ｔｙｐ）が同一であるものと仮定して、配線抵抗Ｒ（ｔｙｐ）と配線容量Ｃ（ｔｙｐ）の変動分のみを考慮して決定された係数である。
【００１８】
Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）
＝Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）×ＫＰＷｉｒｅ（ｍａｘ）
＝ＦＷｉｒｅ
（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｔｙｐ），Ｒ（ｔｙｐ））
×ＫＰＷｉｒｅ（ｍａｘ）　　　　　　　　　　　　　　　　　　（１３）
Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）
＝Ｗｉｒｅ＿ｄｅｌａｙ（ｔｙｐ）×ＫＰＷｉｒｅ（ｍｉｎ）
＝ＦＷｉｒｅ
（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｔｙｐ），Ｒ（ｔｙｐ））
×ＫＰＷｉｒｅ（ｍｉｎ）　　　　　　　　　　　　　　　　　　（１４）
【００１９】
従来の遅延時間計算装置は、上記のようにしてプロセス変動後のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ），Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）と、プロセス変動後の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ），Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）を計算すると、下記に示すように、プロセス変動後のセル遅延と配線遅延を加算して、プロセス変動後のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ），Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）を計算する（図１４及び図１５を参照）。
Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）（１５）
Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）（１６）
【００２０】
【発明が解決しようとする課題】
従来の遅延時間計算装置は以上のように構成されているので、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）と、配線遅延に対するプロセス変動係数ＫＰＷｉｒｅ（ｍａｘ），ＫＰＷｉｒｅ（ｍｉｎ）が遅延時間計算対象のゲートに見合うものであれば、ゲートの遅延時間を正確に計算することができるが、これらのプロセス変動係数の誤差が大きくなると、ゲートの遅延時間を正確に計算することができなくなる課題があった。
【００２１】
特に、配線遅延に対するプロセス変動係数ＫＰＷｉｒｅ（ｍａｘ），ＫＰＷｉｒｅ（ｍｉｎ）は、半導体集積回路を構成する全てのセルにおけるソース抵抗Ｒｓ（ｔｙｐ）及び拡散容量Ｃｄ（ｔｙｐ）が同一であるものと仮定して、配線抵抗Ｒ（ｔｙｐ）と配線容量Ｃ（ｔｙｐ）の変動分のみを考慮して決定するため、配線の接続先であるセルのソース抵抗Ｒｓ（ｔｙｐ）と拡散容量Ｃｄ（ｔｙｐ）が、上記のように仮定した値と大きく異なると、プロセス変動係数ＫＰＷｉｒｅ（ｍａｘ），ＫＰＷｉｒｅ（ｍｉｎ）の誤差が大きくなる。
【００２２】
この発明は上記のような課題を解決するためになされたもので、ゲートの遅延時間を正確に計算することができる遅延時間計算装置及び集積回路設計装置を得ることを目的とする。
【００２３】
【課題を解決するための手段】
この発明に係る遅延時間計算装置は、配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部を設け、その抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算するようにしたものである。
【００２４】
この発明に係る遅延時間計算装置は、プロセス変動後の配線抵抗と配線容量を特定するに際して、最もセル遅延が長くなる場合の配線抵抗及び配線容量と、最もセル遅延が短くなる場合の配線抵抗及び配線容量とを特定するようにしたものである。
【００２５】
この発明に係る遅延時間計算装置は、プロセス変動後の配線抵抗を特定する際、抵抗の温度依存性を考慮して配線抵抗を特定するようにしたものである。
【００２６】
この発明に係る遅延時間計算装置は、配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動後のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部を設け、その抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算するようにしたものである。
【００２７】
この発明に係る遅延時間計算装置は、プロセス変動後のソース抵抗と拡散容量を特定するに際して、最もセル遅延が長くなる場合のソース抵抗及び拡散容量と、最もセル遅延が短くなる場合のソース抵抗及び拡散容量とを特定するようにしたものである。
【００２８】
この発明に係る集積回路設計装置は、配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部と、その抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算する遅延時間計算部とを設け、その遅延時間計算部により計算された遅延時間を参照して、配置配線部による配置結果と配線結果を検証するようにしたものである。
【００２９】
この発明に係る集積回路設計装置は、配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動後のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部と、その抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算する遅延時間計算部とを設け、その遅延時間計算部により計算された遅延時間を参照して、配置配線部による配置結果と配線結果を検証するようにしたものである。
【００３０】
この発明に係る集積回路設計装置は、遅延時間計算部により計算された遅延時間が所定の条件を満足しない場合、配置配線部に対してゲートの配置位置又は配線位置の変更を指示するようにしたものである。
【００３１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による集積回路設計装置を示す構成図であり、図において、２１は半導体集積回路を構成する複数のゲートの配置条件や、複数のゲート間の配線条件等を格納するメモリ、２２はメモリ２１に格納されている配置条件を考慮して複数のゲートを配置するとともに、その配線条件を考慮して複数のゲート間を配線する自動配置配線部、２３はプロセス変動後のゲートの遅延時間を計算する遅延時間計算装置、２４は自動配置配線部２２による複数のゲートの配置結果を取得するとともに、自動配置配線部２２による複数のゲート間の配線結果を取得する配置配線結果取得部である。
【００３２】
２５は配置配線結果取得部２４により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗Ｒｓ（ｔｙｐ）と拡散容量Ｃｄ（ｔｙｐ）を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗Ｒ（ｍａｘ），Ｒ（ｍｉｎ）と配線容量Ｃ（ｍａｘ），Ｃ（ｍｉｎ）を特定する抵抗容量特定部、２６は抵抗容量特定部２５による特定内容に基づいて当該ゲートの遅延時間を計算する遅延時間計算部、２７は遅延時間計算部２６により計算された遅延時間を参照して、自動配置配線部２２による配置結果と配線結果を検証する検証部である。
図２はこの発明の実施の形態１による集積回路設計装置の処理内容を示すフローチャートである。
なお、図１の集積回路設計装置の構成要素を全てハードウエアで構成してもよいが、その構成要素の処理内容を記述したソフトウエアを用意し、図示せぬコンピュータが当該ソフトウエアを実行するようにしてもよい。
【００３３】
次に動作について説明する。
まず、自動配置配線部２２は、例えば、セル枠やピン位置情報などのセルに関する情報や、セルの配置可能領域に関する情報等が記述されているゲートの配置条件等をメモリ２１からリードし、その配置条件等を考慮してゲートの配置位置を決定する（ステップＳＴ１）。
また、自動配置配線部２２は、例えば、各ゲート間の接続関係や隣接する配線間の最小の間隔等が記述されている配線条件をメモリ２１からリードし、その配線条件を考慮して複数のゲート間を接続する配線の配線位置を決定する（ステップＳＴ２）。
【００３４】
遅延時間計算装置２３の配置配線結果取得部２４は、自動配置配線部２２によるゲートの配置配線処理等が完了すると、自動配置配線部２２による複数のゲートの配置結果を取得するとともに、自動配置配線部２２による複数のゲート間の配線結果を取得する（ステップＳＴ３）。
【００３５】
遅延時間計算装置２３の抵抗容量特定部２５は、配置配線結果取得部２４がゲートの配置結果とゲート間の配線結果を取得すると、その配置結果と配線結果を参照して、遅延時間計算対象のゲートのＴｙｐｉｃａｌ条件時のソース抵抗Ｒｓ（ｔｙｐ）と拡散容量Ｃｄ（ｔｙｐ）を特定する（ステップＳＴ４）。
また、抵抗容量特定部２５は、その配置結果と配線結果を参照して、そのゲートに接続されている配線のＴｙｐｉｃａｌ条件時の配線抵抗Ｒ（ｔｙｐ）及び配線容量Ｃ（ｔｙｐ）と、Ｍａｘ条件及びＭｉｎ条件時の配線抵抗Ｒ（ｍａｘ），Ｒ（ｍｉｎ）及び配線容量Ｃ（ｍａｘ），Ｃ（ｍｉｎ）とを特定する（ステップＳＴ５）。
【００３６】
具体的には、ゲートのＴｙｐｉｃａｌ条件時のソース抵抗Ｒｓ（ｔｙｐ）と拡散容量Ｃｄ（ｔｙｐ）を特定する場合、そのゲート内の回路情報にしたがって回路シミュレーションを実施することにより特定する。なお、Ｔｙｐｉｃａｌ条件時のソース抵抗Ｒｓ（ｔｙｐ）や拡散容量Ｃｄ（ｔｙｐ）が予めメモリ２１に格納されている場合には、そのメモリ２１からソース抵抗Ｒｓ（ｔｙｐ）と拡散容量Ｃｄ（ｔｙｐ）をリードする。
また、例えば、図３に示すようなターゲット配線の配線抵抗Ｒ（ｔｙｐ）や配線容量Ｃ（ｔｙｐ）を特定する場合、自動配置配線部２２による配線結果を参照することにより、ターゲット配線と上層配線との配線間隔を確認して平行平板容量Ｃｓ＿ｕとフリンジ容量Ｃｆ＿ｕを取得する（平行平板容量Ｃｓ＿ｕ，フリンジ容量Ｃｆ＿ｕは、上層配線との配線間隔が分かれば一意に決定される）。同様にして、ターゲット配線と下層配線との配線間隔を確認して平行平板容量Ｃｓ＿ｄとフリンジ容量Ｃｆ＿ｄを取得する。同様にして、ターゲット配線と隣接配線との配線間隔を確認してカップリング容量Ｃｃ＿ｌ，Ｃｃ＿ｒを取得する。
【００３７】
そして、これらの平行平板容量Ｃｓ＿ｕ等を下式に代入して、Ｔｙｐｉｃａｌ条件時の配線抵抗Ｒ（ｔｙｐ），配線容量Ｃ（ｔｙｐ）を特定する。ただし、Ｗはターゲット配線の配線幅、Ｌは配線長、Ｒｓｈｅｅｔはシート抵抗である。
Ｒ（ｔｙｐ）＝Ｒｓｈｅｅｔ×Ｌ／Ｗ　　　　　　　　　　　　　　（１７）
Ｃ（ｔｙｐ）＝Ｃｓ＿ｕ×Ｗ×Ｌ＋Ｃｓ＿ｄ×Ｗ×Ｌ＋Ｃｆ＿ｕ×Ｌ＋Ｃｆ＿ｄ×Ｌ＋Ｃｃ＿ｒ×Ｌ＋Ｃｃ＿ｌ×Ｌ　　　　　　　　　　（１８）
ここでは、Ｔｙｐｉｃａｌ条件時の配線抵抗Ｒ（ｔｙｐ），配線容量Ｃ（ｔｙｐ）を特定するものについて示したが、プロセス変動後の配線抵抗Ｒ（ｍａｘ），Ｒ（ｍｉｎ）と配線容量Ｃ（ｍａｘ），Ｃ（ｍｉｎ）も同様に、上層配線等との配線間隔を確認して平行平板容量Ｃｓ＿ｕ等を取得することにより計算する。
【００３８】
ここで、図４はＭａｘ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）の遅延計算モデルを示す説明図であり、図５はＭｉｎ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）の遅延計算モデルを示す説明図である。図において、３１はＴｙｐｉｃａｌ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）の遅延計算モデル、３２はＭａｘ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）の遅延計算モデル、３３はＭｉｎ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）の遅延計算モデルである。
ＶＤＤ（ｔｙｐ）はＴｙｐｉｃａｌ条件時の電源電圧、Ｒｓ（ｔｙｐ）はＴｙｐｉｃａｌ条件時のセルのソース抵抗、Ｃｄ（ｔｙｐ）はＴｙｐｉｃａｌ条件時のセルの拡散容量、Ｒ（ｍａｘ）はＭａｘ条件時の配線抵抗、Ｃ（ｍａｘ）はＭａｘ条件時の配線容量、Ｒ（ｍｉｎ）はＭｉｎ条件時の配線抵抗、Ｃ（ｍｉｎ）はＭｉｎ条件時の配線容量である。
【００３９】
遅延時間計算装置２３の遅延時間計算部２６は、上記のようにして、抵抗容量特定部２５がＴｙｐｉｃａｌ条件時のソース抵抗Ｒｓ（ｔｙｐ），拡散容量Ｃｄ（ｔｙｐ），配線抵抗Ｒ（ｔｙｐ）及び配線容量Ｃ（ｔｙｐ）を特定すると、これらを下記の関数Ｆｃｅｌｌ（）に代入することにより、Ｔｙｐｉｃａｌ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）’，Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）”を計算する（ステップＳＴ６）。
Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）’＝Ｆｃｅｌｌ（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍａｘ），Ｒ（ｍａｘ））（１９）
Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）”＝Ｆｃｅｌｌ（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍｉｎ），Ｒ（ｍｉｎ））（１９）’
【００４０】
そして、遅延時間計算部２６は、Ｔｙｐｉｃａｌ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）’，Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）”に、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）を乗じることにより、Ｍａｘ条件及びＭｉｎ条件時におけるセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ），Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）を計算する（ステップＳＴ７）。
ただし、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）は、遅延時間計算対象のセルに係る固有の係数ではなく、半導体集積回路を構成する全セルに共通の係数であるが、必要に応じてセル固有の係数を持たせることも可能である。
【００４１】
Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）
＝Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）’×ＫＰｃｅｌｌ（ｍａｘ）
＝Ｆｃｅｌｌ
（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍａｘ），Ｒ（ｍａｘ））
×ＫＰｃｅｌｌ（ｍａｘ）　　　　　　　　　　　　　　　　　　（２０）
Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）
＝Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）”×ＫＰｃｅｌｌ（ｍｉｎ）
＝Ｆｃｅｌｌ
（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍｉｎ），Ｒ（ｍｉｎ））
×ＫＰｃｅｌｌ（ｍｉｎ）　　　　　　　　　　　　　　　　　　（２１）
【００４２】
次に、遅延時間計算部２６は、上記のようにして、抵抗容量特定部２５がＴｙｐｉｃａｌ条件時のソース抵抗Ｒｓ（ｔｙｐ），拡散容量Ｃｄ（ｔｙｐ）と、Ｍａｘ条件及びＭｉｎ条件時の配線抵抗Ｒ（ｍａｘ），Ｒ（ｍｉｎ），配線容量Ｃ（ｍａｘ），Ｃ（ｍｉｎ）を特定すると、これらを下記の関数ＦＷｉｒｅ（）に代入することにより、Ｍａｘ条件及びＭｉｎ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ），Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）を計算する（ステップＳＴ８）。
Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）＝ＦＷｉｒｅ（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍａｘ），Ｒ（ｍａｘ））（２２）
Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）＝ＦＷｉｒｅ（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍｉｎ），Ｒ（ｍｉｎ））（２３）
【００４３】
遅延時間計算部２６は、上記のようにしてプロセス変動後のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ），Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）と、プロセス変動後の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ），Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）を計算すると、下記に示すように、プロセス変動後のセル遅延と配線遅延を加算して、プロセス変動後のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ），Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）を計算する（ステップＳＴ９）。
Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）（２４）
Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）（２５）
【００４４】
検証部２７は、遅延時間計算部２６がプロセス変動後のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ），Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）を計算すると、そのゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ），Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）を参照して、自動配置配線部２２による配置結果と配線結果を検証する。
即ち、ゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ），Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）が所定の条件を満足するか否かを判定し（ステップＳＴ１０）、所定の条件を満足しない場合には、自動配置配線部２２による配置結果又は配線結果に不備があるものと認定し、自動配置配線部２２に対してゲートの配置位置又は配線位置の変更を指示する（ステップＳＴ１１）。
【００４５】
例えば、ゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）が限界遅延時間を上回っている場合、検証部２７は、当該ゲートと隣り合うゲート間の配置間隔が短くなるような指示を自動配置配線部２２に与える。
自動配置配線部２２は、検証部２７からゲートの配置位置又は配線位置の変更指示を受けると、その変更指示にしたがってゲートや配線の再配置を行う。
なお、この実施の形態１では、自動配置配線部２２がゲートの配置位置又は配線位置の変更指示を受けると、ゲートや配線の再配置を行うものについて示したが、メモリ２１に格納されているゲートの配置条件等を変更するようにしてもよい。即ち、回路設計自体を変更するようにしてもよい。
【００４６】
以上で明らかなように、この実施の形態１によれば、配置配線結果取得部２４により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部２５を設け、その抵抗容量特定部２５による特定内容に基づいて当該ゲートの遅延時間を計算するように構成したので、従来例のように、配線遅延に対するプロセス変動係数ＫＰＷｉｒｅ（ｍａｘ），ＫＰＷｉｒｅ（ｍｉｎ）を使用することなく、プロセス変動後のゲート遅延を計算することができる結果、ゲートの遅延時間を正確に計算することができる効果を奏する。
【００４７】
実施の形態２．
上記実施の形態１では、プロセス変動後のゲート遅延を計算するものについて示したが、温度が変動しても、配線抵抗Ｒ（ｔｙｐ）が変動するため、プロセス変動後のゲート遅延が変化する。
そこで、温度変動も考慮して、プロセス変動後のゲート遅延を計算する場合、下記に示すように、温度変動係数ＫＴＷｉｒｅ（ｍａｘ），ＫＴＷｉｒｅ（ｍｉｎ）を使用するようにする。
【００４８】
Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）
＝ＦＷｉｒｅ
（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍａｘ），Ｒ（ｍａｘ））
×ＫＴＷｉｒｅ（ｍａｘ）　　　　　　　　　　　　　　　　　　（２６）
Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）
＝ＦＷｉｒｅ
（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍｉｎ），Ｒ（ｍｉｎ））
×ＫＴＷｉｒｅ（ｍｉｎ）　　　　　　　　　　　　　　　　　　（２７）
【００４９】
しかし、温度変動係数ＫＴＷｉｒｅ（ｍａｘ），ＫＴＷｉｒｅ（ｍｉｎ）は、半導体集積回路を構成する全てのセルにおけるソース抵抗Ｒｓ（ｔｙｐ）及び拡散容量Ｃｄ（ｔｙｐ）が同一であるものと仮定して、配線抵抗Ｒ（ｔｙｐ）の変動分のみを考慮して決定するため、配線の接続先であるセルのソース抵抗Ｒｓ（ｔｙｐ）とＣｄ拡散容量（ｔｙｐ）が、上記のように仮定した値と大きく異なると、温度変動係数ＫＴＷｉｒｅ（ｍａｘ），ＫＴＷｉｒｅ（ｍｉｎ）の誤差が大きくなる。
【００５０】
そこで、この実施の形態２では、温度変動係数ＫＴＷｉｒｅ（ｍａｘ），ＫＴＷｉｒｅ（ｍｉｎ）を使用することなく、Ｍａｘ条件及びＭｉｎ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ），Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）を計算できるようにするため、抵抗容量特定部２５がプロセス変動後の配線抵抗Ｒ２（ｍａｘ），Ｒ２（ｍｉｎ）を特定する際、抵抗の温度依存性を考慮して配線抵抗を特定するようにする（図６及び図７を参照）。
具体的には、上記実施の形態１と同様に計算するが、この実施の形態２では、式（１７）の代わりに、下式を利用してプロセス変動後の配線抵抗Ｒ２（ｍａｘ），Ｒ２（ｍｉｎ）を計算する。ただし、ＫＴは当該配線抵抗に係る固有の温度係数である。
Ｒ（ｍａｘ）＝Ｒｓｈｅｅｔ×Ｌ／Ｗ×ＫＴ　　　　　　　　　　　（２８）
Ｒ（ｍｉｎ）＝Ｒｓｈｅｅｔ×Ｌ／Ｗ×ＫＴ　　　　　　　　　　（２８）’
【００５１】
遅延時間計算部２６は、抵抗容量特定部２５が抵抗の温度依存性を考慮して、Ｍａｘ条件及びＭｉｎ条件時の配線抵抗Ｒ２（ｍａｘ），Ｒ２（ｍｉｎ）を特定すると、上記実施の形態１と同様に関数ＦＷｉｒｅ（）を使用して、Ｍａｘ条件及びＭｉｎ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ），Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）を計算する。
Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）＝ＦＷｉｒｅ（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍａｘ），Ｒ２（ｍａｘ））（２９）
Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）＝ＦＷｉｒｅ（Ｒｓ（ｔｙｐ），Ｃｄ（ｔｙｐ），Ｃ（ｍｉｎ），Ｒ２（ｍｉｎ））（３０）
以下、上記実施の形態１と同様であるため説明を省略する。
【００５２】
この実施の形態２によれば、温度変動係数ＫＴＷｉｒｅ（ｍａｘ），ＫＴＷｉｒｅ（ｍｉｎ）を使用することなく、Ｍａｘ条件及びＭｉｎ条件時の配線遅延Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ），Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）を計算することができるため、温度が変動する場合でも、ゲートの遅延時間を正確に計算することができる効果を奏する。
【００５３】
実施の形態３．
上記実施の形態１，２では、Ｔｙｐｉｃａｌ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）’，Ｃｅｌｌ＿ｄｅｌａｙ（ｔｙｐ）”に、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）を乗算して、Ｍａｘ条件及びＭｉｎ条件時におけるセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ），Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）を計算するものについて示したが、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）は、遅延時間計算対象のセルに係る固有の係数ではなく、半導体集積回路を構成する全セルに共通の係数であるため、遅延時間計算対象のセルによってはプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）が大きな誤差を含んでいる場合がある。
【００５４】
そこで、この実施の形態３では、プロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）を使用することなく、Ｍａｘ条件及びＭｉｎ条件時におけるセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ），Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）を計算できるようにするため、抵抗容量特定部２５がＴｙｐｉｃａｌ条件時のソース抵抗Ｒｓ（ｔｙｐ），拡散容量Ｃｄ（ｔｙｐ）を特定する代わりに、Ｍａｘ条件及びＭｉｎ条件時のソース抵抗Ｒｓ（ｍａｘ），Ｒｓ（ｍｉｎ），拡散容量Ｃｄ（ｍａｘ），Ｃｄ（ｍｉｎ）を特定するようにする。図８及び図９において、３４はＭａｘ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）の遅延計算モデル、３５はＭｉｎ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）の遅延計算モデルである。
【００５５】
遅延時間計算部２６は、抵抗容量特定部２５がＭａｘ条件及びＭｉｎ条件時のソース抵抗Ｒｓ（ｍａｘ），Ｒｓ（ｍｉｎ），拡散容量Ｃｄ（ｍａｘ），Ｃｄ（ｍｉｎ）を特定すると、上記実施の形態１，２と同様に関数Ｆｃｅｌｌ（）を使用して、Ｍａｘ条件及びＭｉｎ条件時のセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ），Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）を計算する。
Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）＝Ｆｃｅｌｌ（Ｒｓ（ｍａｘ），Ｃｄ（ｍａｘ），Ｃ（ｍａｘ），Ｒ（ｍａｘ））（３１）
Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）＝Ｆｃｅｌｌ（Ｒｓ（ｍｉｎ），Ｃｄ（ｍｉｎ），Ｃ（ｍｉｎ），Ｒ（ｍｉｎ））（３２）
以下、上記実施の形態１，２と同様であるため説明を省略する。
【００５６】
この実施の形態３によれば、セル遅延に対するプロセス変動係数ＫＰｃｅｌｌ（ｍａｘ），ＫＰｃｅｌｌ（ｍｉｎ）を使用することなく、Ｍａｘ条件及びＭｉｎ条件時におけるセル遅延Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ），Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）を計算することができるため、ゲートの遅延時間を更に正確に計算することができる効果を奏する。
【００５７】
なお、上記実施の形態１〜３では、特に言及していないが、トランジスタ特性の変動と配線形状の変動は独立事象であるため、逆方向（例えば、トランジスタはｍａｘ，配線形状はｍｉｎ）の組み合わせでも、遅延計算が可能である。
したがって、式（３１）、式（３２）を次のように表すことができる。
Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）＝Ｆｃｅｌｌ（Ｒｓ（ｍａｘ），Ｃｄ（ｍａｘ），Ｃ（ｍｉｎ），Ｒ（ｍｉｎ））（３１）’
Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）＝Ｆｃｅｌｌ（Ｒｓ（ｍｉｎ），Ｃｄ（ｍｉｎ），Ｃ（ｍａｘ），Ｒ（ｍａｘ））（３２）’
【００５８】
同様の観点から、上記実施の形態１における式（２４）、式（２５）を次のように表すことができる。
Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｍａｘ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｍｉｎ）（２４）’
Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）＝Ｃｅｌｌ＿ｄｅｌａｙ（ｍｉｎ）＋Ｗｉｒｅ＿ｄｅｌａｙ（ｍａｘ）（２５）’
これにより、検証可能な条件が増えるため、より多くの検証を実施することができる。
【００５９】
【発明の効果】
以上のように、この発明によれば、配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部を設け、その抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算するように構成したので、ゲートの遅延時間を正確に計算することができる効果がある。
【００６０】
この発明によれば、プロセス変動後の配線抵抗と配線容量を特定するに際して、最もセル遅延が長くなる場合の配線抵抗及び配線容量と、最もセル遅延が短くなる場合の配線抵抗及び配線容量とを特定するように構成したので、プロセス変動後のゲートの遅延時間を計算することができる効果がある。
【００６１】
この発明によれば、プロセス変動後の配線抵抗を特定する際、抵抗の温度依存性を考慮して配線抵抗を特定するように構成したので、温度が変動する場合でも、ゲートの遅延時間を正確に計算することができる効果がある。
【００６２】
この発明によれば、配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動後のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部を設け、その抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算するように構成したので、ゲートの遅延時間を更に正確に計算することができる効果がある。
【００６３】
この発明によれば、プロセス変動後のソース抵抗と拡散容量を特定するに際して、最もセル遅延が長くなる場合のソース抵抗及び拡散容量と、最もセル遅延が短くなる場合のソース抵抗及び拡散容量とを特定するように構成したので、プロセス変動後のゲートの遅延時間を正確に計算することができる効果がある。
【００６４】
この発明によれば、配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動前のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部と、その抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算する遅延時間計算部とを設け、その遅延時間計算部により計算された遅延時間を参照して、配置配線部による配置結果と配線結果を検証するように構成したので、その配置結果と配線結果に不備がある場合、ゲートの配置位置等の変更が可能になる効果がある。
【００６５】
この発明によれば、配置配線結果取得部により取得された配置結果と配線結果を参照して、遅延時間計算対象のゲートにおけるプロセス変動後のソース抵抗と拡散容量を特定するとともに、そのゲートに接続されている配線のプロセス変動後の配線抵抗と配線容量を特定する抵抗容量特定部と、その抵抗容量特定部による特定内容に基づいて当該ゲートの遅延時間を計算すると遅延時間計算部を設け、その遅延時間計算部により計算された遅延時間を参照して、配置配線部による配置結果と配線結果を検証するように構成したので、その配置結果と配線結果に不備がある場合、ゲートの配置位置等の変更が可能になる効果がある。
【００６６】
この発明によれば、遅延時間計算部により計算された遅延時間が所定の条件を満足しない場合、配置配線部に対してゲートの配置位置又は配線位置の変更を指示するように構成したので、ゲートの配置位置や配線位置の適正化を図ることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による集積回路設計装置を示す構成図である。
【図２】この発明の実施の形態１による集積回路設計装置の処理内容を示すフローチャートである。
【図３】ターゲット配線と他の配線との関係を示す説明図である。
【図４】Ｍａｘ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）の遅延計算モデルを示す説明図である。
【図５】Ｍｉｎ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）の遅延計算モデルを示す説明図である。
【図６】Ｍａｘ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）の遅延計算モデルを示す説明図である。
【図７】Ｍｉｎ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）の遅延計算モデルを示す説明図である。
【図８】Ｍａｘ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）の遅延計算モデルを示す説明図である。
【図９】Ｍｉｎ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）の遅延計算モデルを示す説明図である。
【図１０】Ｔｙｐｉｃａｌ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）を示す説明図である。
【図１１】Ｍａｘ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）を示す説明図である。
【図１２】Ｍｉｎ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）を示す説明図である。
【図１３】Ｔｙｐｉｃａｌ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｔｙｐ）の遅延計算モデルを示す説明図である。
【図１４】Ｍａｘ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍａｘ）の従来例の遅延計算モデルを示す説明図である。
【図１５】Ｍｉｎ条件時のゲート遅延Ｇａｔｅ＿ｄｅｌａｙ（ｍｉｎ）の従来例の遅延計算モデルを示す説明図である。
【図１６】Ｔｙｐｉｃａｌ条件時の配線形状の一例を示す説明図である。
【図１７】Ｍａｘ条件時の配線形状の一例を示す説明図である。
【図１８】Ｍｉｎ条件時の配線形状の一例を示す説明図である。
【符号の説明】
２１　メモリ、２２　自動配置配線部、２３　遅延時間計算装置、２４　配置配線結果取得部、２５　抵抗容量特定部、２６　遅延時間計算部、２７　検証部、３１　遅延計算モデル、３２　遅延計算モデル、３３　遅延計算モデル、３４
遅延計算モデル、３５　遅延計算モデル。
【図１】
2004110701.tif 000003
【図２】
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【図３】
2004110701.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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