(57)【要約】【課題】　半導体素子及びその製造方法に係り、特に、抵抗素子及びその製造方法を提供する。 【解決手段】　半導体素子はソース領域を連結する導電パターンと抵抗素子とが同一の物質からなっていることを特徴とする。前記同一の物質はポリシリコンである。前記方法は前記導電パターンと前記抵抗素子とを同時に形成することを特徴とする。これによって、新しいマスクの追加なしに、均一の面抵抗を得ることができる。【選択図】　　　図９
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【特許請求の範囲】
【請求項１】
　半導体基板に形成され、活性領域を画定する素子分離膜と、
　前記活性領域上に形成されたゲートパターンと、
　前記ゲートパターンの間の活性領域内に形成されたソース領域と、
　前記ソース領域を連結し、前記ゲートパターンの間に介在する導電パターンと、
　前記素子分離膜上に形成された抵抗素子とを備え、
　前記導電パターンと前記抵抗素子とは同時に形成された同一の物質からなることを特徴とする半導体素子。
【請求項２】
　前記導電パターンと前記抵抗素子とはポリシリコンからなることを特徴とする請求項１に記載の半導体素子。
【請求項３】
　前記ゲートパターンは順次、積層されたトンネリング絶縁膜、電荷貯蔵膜、ブロッキング絶縁膜、及びゲート電極からなることを特徴とする請求項１に記載の半導体素子。
【請求項４】
　前記トンネリング絶縁膜とブロッキング絶縁膜とは酸化膜からなることを特徴とする請求項３に記載の半導体素子。
【請求項５】
　前記電荷貯蔵膜は窒化膜からなることを特徴とする請求項３に記載の半導体素子。
【請求項６】
　前記ゲート電極は順次、積層されたポリシリコン膜と金属シリサイド膜とからなることを特徴とする請求項３に記載の半導体素子。
【請求項７】
　前記導電パターンと前記抵抗素子とは水平的に整列していること特徴とする請求項１に記載の半導体素子。
【請求項８】
　前記ゲートパターンの側壁を覆うスペーサをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項９】
　前記スペーサは窒化膜または酸化膜からなることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
　前記抵抗素子に隣接した素子分離膜上にダミーゲートパターンをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項１１】
　半導体基板に素子分離膜を形成して活性領域を画定する段階と、
　前記素子分離膜が形成された前記半導体基板の全面上にゲート絶縁膜及びゲート導電膜を順次、積層する段階と、
　前記ゲート導電膜及び前記ゲート絶縁膜を順次、パターニングして前記活性領域上にゲート絶縁膜パターンとゲート導電膜パターンとからなるゲートパターンを形成する段階と、
　前記ゲートパターンをイオン注入マスクとして使用し、前記ゲートパターンの間の前記活性領域内に不純物をドーピングしてソース領域を形成する段階と、
　前記ソース領域を連結する導電パターンを形成すると同時に、前記素子分離膜上に抵抗素子を形成する段階とを具備することを特徴とする半導体素子の形成方法。
【請求項１２】
　前記導電膜はポリシリコンで形成することを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１３】
　前記ゲート絶縁膜は順次、積層されたトンネル絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜で形成することを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１４】
　前記トンネル絶縁膜とブロッキング絶縁膜とは酸化膜で形成することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１５】
　前記電荷貯蔵膜は窒化膜で形成することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１６】
　前記ゲート導電膜は順次、積層されたポリシリコン膜と金属シリサイド膜とで形成することを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１７】
　前記活性領域上に前記ゲートパターンを形成すると同時に、前記素子分離膜上にダミーゲートパターンを追加的に形成することを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１８】
　前記ソース領域を形成する段階の後に、
　前記ゲートパターンの側壁を覆うスペーサを形成する段階をさらに含むことを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１９】
　前記スペーサは酸化膜または窒化膜で形成することを特徴とする請求項１８に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体素子及びその形成方法に係り、さらに詳細には、半導体抵抗素子及びその形成方法に関する。
【背景技術】
【０００２】
　半導体装置の抵抗素子としてポリシリコンが主に使用される。従来の不揮発性メモリ素子において、周辺回路領域の抵抗素子の作製方法は次の通りである。
　図１は従来の技術による半導体素子として、ＮＡＮＤフラッシュメモリ素子の平面図を示す。
　図２は従来の技術に従って、図１のＩ−Ｉ’ライン及びＩＩ−ＩＩ’ラインに沿って各々切断したＳＯＮＯＳ型ＮＡＮＤフラッシュメモリ素子の断面図を示す。
【０００３】
　図１及び図２を参照すると、セルアレイ領域ａと周辺回路領域ｂとに区分された半導体基板３１上に活性領域ＡＲを画定するように、素子分離膜（Ｆｏｘ、３２）を形成する。半導体基板の全面上にトンネル酸化膜３３、電荷貯蔵膜３５、ブロッキング絶縁膜３７、ポリシリコン膜３９及びタングステンシリサイド膜４０を順次に積層する。これらの膜を順次、パターニングしてセルアレイ領域ａ上に活性領域ＡＲを横切るように、互いに平行な1列のワードラインＷＬ、４１ｗを形成する。同時に、この１列のワードラインの両側に各々ストリング選択ライン（図示しない）と接地選択ライン(ＧＳＬ、４１ｇ)とを形成する。また前記パターニング工程で周辺回路領域ｂの素子分離膜３２上に抵抗素子Ｒ、４１ｒを形成する。前記パターニング工程が完了した後に、露出した活性領域ＡＲに不純物を注入して、不純物領域４３を形成する。各々のライン４１ｗ、４１ｇと抵抗素子４１ｒとを覆うように、層間絶縁膜４７を積層する。セルアレイ領域ａで接地選択ラインと隣接する接地選択ラインとの間に層間絶縁膜４７を貫通する共通ソースライン（ＣＳＬ、４５）を形成する。共通ソースライン４５上に層間絶縁膜をさらに積層する。周辺回路領域ｂで層間絶縁膜４７を貫通してタングステンシリサイド膜４０と電気的に接続する抵抗素子コンタクト(ＲＣ、４９)を形成する。しかし、タングステンシリサイド膜は面抵抗値(ｓｈｅｅｔ　ｒｅｓｉｓｔａｎｃｅ)がポリシリコンに比べてかなり低く、抵抗素子の面積を広げなければならないという短所がある。
【０００４】
　したがって、上述の問題を解決するために、上述の抵抗素子構造で図３のように、周辺回路領域ｂでタングステンシリサイド膜４０を完全に除去することが考えられる。しかし、タングステンシリサイド膜４０を除去するための乾式エッチング工程において、エッチング速度を調節することが難しく、抵抗素子の抵抗値が不均一になるという短所がある。また、乾式エッチングのために新しいマスクを形成しなければならないので、工程が複雑になる。タングステンシリサイド膜４０は湿式エッチングでは除去が難しく、湿式エッチング工程は下部のポリシリコン膜３９に損傷を与える可能性がある。
【特許文献１】韓国公開特許公報１９９９−００２７６０号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　したがって、上述の問題を解決するために、本発明の課題は、抵抗素子の面積を広げず、新しいマスクの追加なしに、均一の面抵抗を得ることができる半導体素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
　上述の課題を解決するために、本発明による半導体素子はソース領域を連結する導電パターンと抵抗素子とが同一の物質からなることを特徴とする。
　さらに具体的に、前記半導体素子は半導体基板に形成されて活性領域を画定する素子分離膜、前記活性領域上に形成されたゲートパターン、前記ゲートパターンの間の活性領域内に形成されたソース領域、前記ソース領域を連結し、前記ゲートパターンの間に介在する導電パターン、及び前記素子分離膜上に形成された抵抗素子を備え、前記導電パターンと前記抵抗素子とは同一の物質からなる。
【０００７】
　前記半導体素子において、前記導電パターンと前記抵抗素子とはポリシリコンからなる。前記ゲートパターンは順次、積層されたトンネリング絶縁膜、電荷貯蔵膜、ブロッキング絶縁膜、及びゲート電極から構成することができる。前記トンネリング絶縁膜とブロッキング絶縁膜とは酸化膜から構成することができる。前記電荷貯蔵膜は窒化膜から構成することができる。前記ゲート電極は順次、積層されたポリシリコン膜と金属シリサイド膜とから構成することができる。前記導電パターンと前記抵抗素子とは同一の高さを有するように構成することができる。
【０００８】
　前記半導体素子は前記ゲートパターンの側壁を覆うスペーサをさらに備えることができる。この時に、前記スペーサは窒化膜または酸化膜から構成することができる。
　前記半導体素子は、前記抵抗素子の横の素子分離膜上にダミーゲートパターンをさらに備えることができる。前記ダミーゲートパターンは前記ゲートパターンと同一の構造を有する。
　上述の課題を解決するために、本発明による半導体素子を形成する方法は、ソース領域を連結する導電パターンと抵抗素子とを同時に形成することを特徴とする。
【０００９】
　さらに詳細に、上述の方法は次の通りである。先ず、半導体基板に素子分離膜を形成して活性領域を画定する。前記素子分離膜が形成された前記半導体基板の全面上にゲート絶縁膜及びゲート導電膜を順次、積層する。前記ゲート導電膜及び前記ゲート絶縁膜を順次、パターニングして前記活性領域上にゲート絶縁膜パターンとゲート導電膜パターンとからなるゲートパターンを形成する。前記ゲートパターンをイオン注入マスクとして使用して前記ゲートパターンの間の前記活性領域内に不純物をドーピングして、ソース領域を形成する。前記ソース領域が形成された半導体基板の全面上に層間絶縁膜を積層し、平坦化する。前記層間絶縁膜を貫通して、前記ソース領域及び素子分離膜を各々露出する第１グルーブ及び第２グルーブを形成する。前記第１及び第２グルーブを各々導電膜で満たして平坦化して、前記ソース領域を連結する導電パターンを形成すると同時に、前記素子分離膜上に抵抗素子を形成する。
【００１０】
　上述の方法において、前記導電膜はポリシリコンで形成することができる。前記ゲート絶縁膜は順次に積層されたトンネル絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜で形成することができる。前記トンネル絶縁膜とブロッキング絶縁膜とは酸化膜で形成することができる。前記電荷貯蔵膜は窒化膜で形成することができる。前記ゲート導電膜は順次、積層されたポリシリコン膜と金属シリサイド膜とで形成することができる。
　上述の方法において、前記活性領域上に前記ゲートパターンを形成すると同時に、前記素子分離膜上にダミーゲートパターンを追加的に形成することができる。
　上述の方法において、前記ソース領域を形成した後に、前記ゲートパターンの側壁を覆うスペーサを形成することができる。この時に、前記スペーサは酸化膜または窒化膜で形成することができる。
【発明の効果】
【００１１】
　本発明による半導体構造及びその形成方法によると、抵抗素子がポリシリコンからなり、面抵抗が適合し、抵抗素子の面積を広げなくても良い。また、共通ソースラインと同時に形成されるので、新しいマスクの追加が不要となる。したがって、工程が単純化され、従来のように乾式エッチング工程を要しないので、均一の面抵抗を得ることができる。
【発明を実施するための最良の形態】
【００１２】
　以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。下記の実施の形態ではＳＯＮＯＳ型ＮＡＮＤフラッシュメモリ素子を例としてあげる。しかし、本発明はここで説明される実施の形態に限定されず、ＮＯＲフラッシュメモリ素子など他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が十分であり、完全であって、当業者に本発明の思想が十分に伝わるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。明細書全体にわたって同一の参照番号を付された部分は同一の構成要素を示し、ａはセルアレイ領域を、ｂは周辺回路領域を示す。
【実施例１】
【００１３】
　図４は本発明の望ましい実施の形態によるＮＡＮＤフラッシュメモリ素子の平面図を示す。
　図５は本発明の望ましい実施の形態による図４のＩＩＩ−ＩＩＩ’ライン及びＩＶ−ＩＶ’ラインに沿って各々切断したＳＯＮＯＳ型ＮＡＮＤフラッシュメモリ素子の断面図を示す。
【００１４】
　図４及び図５を参照して、半導体基板１００上に活性領域ＡＲを画定する素子分離膜（Ｆｏｘ、１０２）が位置する。セルアレイ領域ａに、活性領域ＡＲを横切り、互いに平行な1列(ｓｔｒｉｎｇ)のワードラインＷＬ、１１３ｗが位置する。この１列のワードラインの両側に各々ストリング選択ライン（ＳＳＬ、図示しない）と接地選択ライン（ＧＳＬ、１１３ｇ）とが位置する。これら、１列のワードライン、ストリング選択ライン及び接地選択ラインを含む構造はセルアレイ領域ａで対称に繰り返される。各々のラインの間の活性領域ＡＲ内には不純物領域１１６が配置される。不純物領域１１６のうち、接地選択ライン１１３ｇと隣接する接地選択ライン１１３ｇとの間の不純物領域を共通ソース領域１１６ｃと名付ける。共通ソース領域１１６ｃに沿って共通ソースライン(ＣＳＬ、１２４ｃ)が位置する。各々のラインＷＬ、ＳＳＬ、ＧＳＬはポリシリコン膜１１０及びタングステンシリサイド膜１１２からなっており、これは半導体基板１００ 上に順次、積層されたトンネル酸化膜１０４、電荷貯蔵膜１０６、及びブロッキング絶縁膜１０８上に位置し、ＳＯＮＯＳ型の構造を形成する。各々のラインＷＬ、ＳＳＬ、ＧＳＬには、側壁を覆うスペーサ１１８が位置し、各々のラインＷＬ、ＳＳＬ、ＧＳＬには、上部を覆うキャッピング膜パターン１１４が存在する。周辺回路領域ｂには、素子分離膜１０２上に抵抗素子（Ｒ、１２４ｒ）が位置する。抵抗素子１２４ｒの両端には、電圧を印加するための抵抗素子コンタクト(ＲＣ、１２８)が存在する。半導体基板１００上には全面を覆い、共通ソースラインＣＳＬ及び抵抗素子Ｒにより貫通するエッチング阻止膜１２０が存在する。前記構造は第１層間絶縁膜１２２及び第２層間絶縁膜１２６をさらに含む。前記構造において、共通ソースライン(ＣＳＬ、１２４ｃ)と抵抗素子(Ｒ、１２４ｒ)とは同一の物質からなり、望ましくは、ポリシリコンからなる。
【００１５】
　図４及び図５の前記構造を形成する方法を図６乃至図８を参照して説明する。
　図６を参照すると、先ず、半導体基板１００上に素子分離膜１０２を形成して活性領域ＡＲを画定する。半導体基板１００の全面上に酸化膜、窒化膜、酸化膜、ポリシリコン膜、及びタングステンシリサイド膜を順次、積層する。セルアレイ領域ａで、タングステンシリサイド膜上に、各々、ラインＧＳＬ、ＳＳＬ、ＷＬを形成するためのハードマスクの役割及び下部膜を保護する役割をするキャッピング膜パターン１１４を形成する。キャッピング膜パターン１１４をエッチングマスクとして利用してパターニング工程を実行し、セルアレイ領域ａ上に、各々、ラインＧＳＬ、ＳＳＬ、ＷＬをなすゲートパターンを形成する。これらのゲートパターンは半導体基板１００上に、順次、積層されたトンネル酸化膜１０４、電荷貯蔵膜１０６、ブロッキング絶縁膜１０８、ポリシリコン膜１１０、タングステンシリサイド膜１１２及びキャッピングパターン１１４からなる。
【００１６】
　図７を参照すると、各々のゲートパターンをイオン注入マスクとして使用し、活性領域ＡＲ内に不純物をドーピングして不純物領域１１６を形成する。不純物領域１１６が形成された半導体基板１００の全面上に絶縁膜を積層する。この絶縁膜は窒化膜または酸化膜で形成することができる。この絶縁膜をエッチバック乃至乾式エッチングして、ゲートパターンの側壁を覆うスペーサ１１８を形成することができる。スペーサ１１８を含む半導体基板１００の全面上にエッチング阻止膜１２０を積層する。エッチング阻止膜１２０はシリコン窒化膜で形成することができる。
【００１７】
　図８を参照すると、エッチング阻止膜１２０が形成された半導体基板１００の全面上に第１層間絶縁膜１２２を積層してゲートパターンの間の空間を完全に埋め立てる。第１層間絶縁膜１２２は酸化膜で形成することができる。第１層間絶縁膜１２２の上部をＣＭＰ(化学機械的研磨、Ｃｈｅｍｉｃａｌ　ｍｅｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ)工程で平坦化してエッチング阻止膜１２０の上部を露出させる。この時に、エッチング阻止膜１２０は研磨阻止膜の役割を果たす。セルアレイ領域ａのゲートパターン密度に比べて周辺回路領域ｂの抵抗素子パターンの密度が低いので、ＣＭＰ工程中にディッシング現象が発生する可能性がある。すなわち、図８のように、第１層間絶縁膜１２２の高さが、周辺回路領ｂでセルアレイ領域ａでよりも低く形成される。ＣＭＰ工程が完了した後、第１層間絶縁膜１２２及びエッチング阻止膜１２０を順次、パターニングして、セルアレイ領域ａでソース領域１１６ｃを露出させる第１グルーブを形成する。これと同時に、周辺回路領域ｂで素子分離膜１０２を露出させる第２グルーブを形成する。第１及び第２グルーブが形成された半導体基板１００の全面上を導電膜で満たして平坦化し、セルアレイ領域ａで共通ソース領域１１６ｃと接する共通ソースラインＣＳＬ、１２４ｃを形成する。これと同時に、周辺回路領域ｂに素子分離膜１０２上に抵抗素子Ｒ、１２４ｒを形成する。望ましくは、導電膜としてポリシリコン膜を使用するのがよい。
【００１８】
　後続工程において、図５を参照して、共通ソースライン１２４ｃ及び抵抗素子１２４ｒを含む半導体基板１００の全面上に第２層間絶縁膜１２６を積層する。第２層間絶縁膜１２６をパターニングし、抵抗素子１２４ｒの端部に電圧を印加するための抵抗素子コンタクト（ＲＣ、１２８）を形成する。
【００１９】
　前記構造と方法によると、抵抗素子(Ｒ、１２４ｒ)がポリシリコンから形成されているため、面抵抗が適合し、抵抗素子の面積を広げなくても良い。また、共通ソースラインＣＳＬ、１２４ｃと同時に形成されるので、新しいマスクの追加は不要であり、工程を単純化することができる。また従来のように、乾式エッチング工程を必要としないので、抵抗素子の均一性を確保することがより容易である。しかし、ＣＭＰ工程で周辺回路領域ｂで発生するディッシング現像の程度を制御することが難しく、抵抗素子Ｒ、１２４ｒの均一性を完璧に得ることは難しい。
【実施例２】
【００２０】
　第１の実施の形態において、第１層間絶縁膜に対してＣＭＰ工程を適用する時に、周辺回路領域ｂで発生するディッシング現象を防止するために、第２実施の形態では周辺回路領域ｂにダミーゲートパターンを追加的に形成することを特徴とする。
　図９は本発明の他の望ましい実施の形態による半導体素子の平面図を示す。図１０は本発明の他の望ましい実施の形態による図９のＶ−Ｖ’ライン及びＶＩ−ＶＩ’ラインに沿って各々切断した半導体素子の断面図を示す。
【００２１】
　図９及び図１０を参照すると、第１実施の形態の図５及び図６、７のような構造のダミーゲートパターン（ＤＧ、１１３ｄ）を追加的に含んでいることを特徴とする。ダミーゲートパターン１１３ｄは各々のラインＷＬ、ＳＳＬ、ＧＳＬをなすゲートパターンと同一の構造を有し、素子分離膜１０２上に形成される。
　図９及び図１０の構造を形成する方法を図１１乃至図１３を参照して説明する。
【００２２】
　図１１を参照すると、素子分離膜１０２が形成された半導体基板１００の全面上に酸化膜、窒化膜、酸化膜、ポリシリコン膜、及びタングステンシリサイド膜を順次、積層する。セルアレイ領域ａ及び周辺回路領域ｂで、タングステンシリサイド膜上に各々のラインＧＳＬ、ＳＳＬ、ＷＬ及びダミーゲートパターンＤＧを形成するために、ハードマスクの役割及び下部膜を保護する役割を果たすキャッピング膜パターン１１４を形成する。キャッピング膜パターン１１４をエッチングマスクとして利用して、パターニング工程を実行してセルアレイ領域ａ上に各々のラインＧＳＬ、ＳＳＬ、ＷＬをなすゲートパターンを、周辺回路領域ｂ上にダミーゲートパターンＤＧを形成する。ゲートパターン及びダミーゲートパターン各々は、半導体基板１００上に順次、積層されたトンネル酸化膜１０４、電荷貯蔵膜１０６、ブロッキング絶縁膜１０８、ポリシリコン膜１１０、タングステンシリサイド膜１１２及びキャッピング膜パターン１１４からなる。
【００２３】
　図１２を参照すると、各々のゲートパターンをイオン注入マスクとして使用し、活性領域ＡＲ内に不純物をドーピングして不純物領域１１６を形成する。不純物領域１１６が形成された半導体基板１００の全面上に絶縁膜を積層する。この絶縁膜は窒化膜または酸化膜で形成することができる。絶縁膜をエッチバック乃至乾式エッチングして、ゲートパターン及びダミーゲートパターンＤＧの側壁を覆うスペーサ１１８を形成する。スペーサ１１８を含む半導体基板１００の全面上にエッチング阻止膜１２０を積層する。エッチング阻止膜１２０はシリコン窒化膜で形成することができる。
【００２４】
　図１３を参照すると、エッチング阻止膜１２０が形成された半導体基板１００の全面上に第１層間絶縁膜１２２を積層して、ゲートパターン及びダミーゲートパターンＤＧの間の空間を完全に埋め立てる。第１層間絶縁膜１２２は酸化膜で形成することができる。第１層間絶縁膜１２２の上部をＣＭＰ（化学機械的研磨）工程で平坦化して、エッチング阻止膜１２０の上部を露出させる。この時に、エッチング阻止膜１２０は研磨阻止膜の役割を果たす。周辺回路領域ｂでは、ダミーゲートパターンＤＧがあるため、第１の実施の形態のようなディッシング現象が発生しない。ＣＭＰ工程が完了した後に、第１層間絶縁膜１２２及びエッチング阻止膜１２０を順次、パターニングして、セルアレイ領域ａに、ソース領域１１６ｃを露出させる第１グルーブを形成する。これと同時に、周辺回路領域ｂに、素子分離膜１０２を露出させる第２グルーブを形成する。第１及び第２グルーブが形成された半導体基板１００の全面上を導電膜で満たして平坦化し、セルアレイ領域ａで共通ソース領域１１６Ｃと接する共通ソースライン(ＣＳＬ、１２４ｃ)を形成する。これと同時に、周辺回路領域ｂに素子分離膜１０２上に抵抗素子(Ｒ、１２４ｒ)を形成する。望ましくは、導電膜はポリシリコン膜を使用するのがよい。この時に、ダミーゲートパターンＤＧにより、共通ソースライン１２４ｃと抵抗素子１２４ｒとは同一の高さとなる。
【００２５】
　後続工程は第１の実施の形態と同一である。前記構造と方法によると、第１の実施の形態の長所を全部有し、追加的にディッシング現象を防止し、抵抗素子１２４ｒの均一性を確保することができる。
【図面の簡単な説明】
【００２６】
【図１】従来の技術による半導体素子の平面図を示す。
【図２】従来の技術に従って、図１のＩ−Ｉ’ライン及びＩＩ−ＩＩ’ラインに沿って各々切断した半導体素子の断面図を示す。
【図３】他の従来の技術に従って、図１のＩ−Ｉ’ライン及びＩＩ−ＩＩ’ラインに沿って各々切断した半導体素子の断面図を示す。
【図４】本発明の望ましい実施の形態による半導体素子の平面図を示す。
【図５】本発明の望ましい実施の形態による図４のＩＩＩ−ＩＩＩ’ライン及びＩＶ−ＩＶ’ラインに沿って各々切断した半導体素子の断面図を示す。
【図６】本発明の望ましい実施の形態による図５を形成する方法を順次に示す工程断面図である。
【図７】本発明の望ましい実施の形態による図５を形成する方法を順次に示す工程断面図である。
【図８】本発明の望ましい実施の形態による図５を形成する方法を順次に示す工程断面図である。
【図９】本発明の他の望ましい実施の形態による半導体素子の平面図を示す。
【図１０】本発明の他の望ましい実施の形態による図７のＶ−Ｖ’ライン及びＶＩ−ＶＩ’ラインに沿って各々切断した半導体素子の断面図を示す。
【図１１】本発明の他の望ましい実施の形態による図１０を形成する方法を順次に示す工程断面図である。
【図１２】本発明の他の望ましい実施の形態による図１０を形成する方法を順次に示す工程断面図である。
【図１３】本発明の他の望ましい実施の形態による図１０を形成する方法を順次に示す工程断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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