(57)【要約】【課題】高速アクセスを達成し、リフレッシュ処理を行うことなくデータを長期保存できる不揮発性ダイナミック・ランダムアクセスメモリを提供する。【解決手段】メモリセルを基板と保存素子と制御素子で構成する。該保存素子は、電荷を保存するフローティングゲートとチャネルを形成するコントロールゲートを具え、該制御素子は基板上に形成され、寄生キャパシタを具える。その制御方法は、該制御素子に所定の電圧を印加し、該寄生キャパシタに発生する電位の変化の量によって、該保存素子に保存されたデータを読取る。【選択図】　　図３
2004134531.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含んでなる不揮発性ダイナミック・ランダムアクセスメモリの制御方法であって、
該メモリセルは、基板と、保存素子と、制御素子とを具え、
該保存素子は、該基板上に形成され、電荷を保存するフローティングゲートと、操作電圧を印加することによって該基板の表面に該フローティングゲート内に保存した電荷の数に対応するチャネルを形成するコントロールゲートとを具えてなり、
該制御素子は、該基板上に形成され、該制御素子と保存素子との間に位置する寄生キャパシタを具え、該寄生キャパシタは該チャネルの形成によって変更され、
該制御素子に第１所定電圧を印加し、該第１所定電圧が該寄生キャパシタに電気的に接続することによって発生する電位の変化の量を検知して該保存素子に保存したデータを読取ることを特徴とする不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項２】
前記保存素子は、該基板とフローティングゲートとの間に形成されて、該ベースとフローティングゲートとを隔離する第１酸化層と、該コントロールゲートとフローティングゲートとの間に形成されて該コントロールゲートとフローティングゲートとを隔離する第２酸化層とをさらに具えることを特徴とする請求項１に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項３】
前記フローティングゲートが導電性のポリシリコンによってなることを特徴とする請求項２に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項４】
前記フローティングゲートが非導電性の窒化層によってなることを特徴とする請求項２に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項５】
前記制御素子が、第１電極領域と、第２電極領域と、第３電極領域とを具える金属酸化膜半導体トランジスタであって、
該第１電極領域は、制御電圧が印加されることによって該制御素子の導通を制御し、
該第２電極領域は、該第１所定電圧と、第２所定電圧と、及び第３所定電圧を印加することによって、該寄生キャパシタに保存される電荷を調整して対応する資料を保存し、
該第３電極領域は、該寄生キャパシタに電気的に接続することを特徴とする請求項１に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項６】
前記第１所定電圧が該第２所定電圧よりも低く、かつ該第３所定電圧よりも高いことを特徴とする請求項５に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項７】
前記第２所定電圧に対応するデータが二進法の数値である“１”を表わし、該第３所定電圧に対応するデータが二進法の数値である“０”を表わすことを特徴とする請求項６に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項８】
前記フローティングゲートに保存された電荷の数を調整し、該第３電極領域の電圧レベルを該第２所定電圧か、もしくは該第３所定電圧に近づけるステップをさらに含むことを特徴とする請求項７に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項９】
前記それぞれのメモリセルの保存素子のコントロールゲートに入力電圧を印加して、それぞれのメモリセルの基板の表面に該フローティングゲートに対応するチャネルを形成し、それぞれのメモリセルの寄生キャパシタを所定の電気容量値に近づけるステップをさらに含むことを特徴とする請求項８に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項１０】
前記電位の変化に基づき、該フローティングゲートに保存される電荷の数を調整して、対応するデータを保存するステップをさらに含むことを特徴とする請求項１に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【請求項１１】
前記電位の変化がプラス値であれば、該フローティングゲートに保存する電荷の数が所定の保存値よりも多くなるように調整され、かつ該電位の変化がマイナス値であれば、該フローティングゲートに保存する電荷の数が所定の保存値よりも少なくなるように調整するステップをさらに含むことを特徴とする請求項１０に記載の不揮発性ダイナミック・ランダムアクセスメモリの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、記憶媒体に関し、特に不揮発性データ保存機能と、揮発性データ保存機能とを具える不揮発性ダイナミック・ランダムアクセスメモリに関する。
【０００２】
【従来の技術】
この数年来、ポータブルタイプの電子製品は、市場におけるニーズがますます増えている。これに伴い、フラッシュメモリに関連技術も発展を遂げ、その応用製品は、市場において急増している。いわゆるポータブルタイプの電子製品には、ディジタルカメラ、携帯電話機、ゲーム機、パーソナル・ディジタル・アシスタント、留守番電話機などが挙げられ、フラッシュメモリは、これら電子製品において、例えばディジタルカメラのフィルム、データ保存用のメモリ、もしくはプログラマブル集積回路などに広く応用されている。
【０００３】
フラッシュメモリは一種の不揮発性記憶媒体であって、その原理はトランジスタ、もしくはメモリセルの閾電圧を変更してゲートチャネルの開閉を制御し、データ保存の目的を達成する。フラッシュメモリに保存されたデータは、電源からの電気の供給が中断しても消失しない。一般にフラッシュメモリは、いわゆるＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）と称する電気的消去型プログラマブル・リードオンリー・メモリに属する一種の特殊な構造である。
【０００４】
図１に従来のフラッシュメモリ１０の構造を開示する。フラッシュメモリ１０は基板１２と、ソース１４と、ドレイン１６と、フローティングゲート１８と、コントロールゲート２０とを具え、かつフローティングゲート１８と基板１２のチャネル２２とは、酸化層２４を間に形成して隔離する。さらにコントロールゲート２０とフローティングゲートとの間酸化層２５で隔離する。基板１２は参考電圧Ｖｂｂ（一般には接地電圧を参考電圧とする）に接続する。
【０００５】
仮にフラッシュメモリ１０はｎ型金属酸化膜半導体（ＮＭＯＳと称する）構造であれば、基板１２はｐ型ドーピング領域であって、ソース１４と、ドレイン１６はｎ型ドーピング領域となる。逆に、フラッシュメモリ１０がｐ型金属酸化膜半導体（ＰＭＯＳと称する）構造であれば、基板１２はｎ型ドーピング領域となり、ソース１４とドレイン１６はｐ型ドレイン領域となる。
【０００６】
図１には、説明の便宜を図るために一メモリセル２６のみを開示したが、但しフラッシュメモリは一般に行（ｒｏｗ）と列（ｃｏｌｕｍｎ）とを組み合わせた態様で配列する複数のメモリセル２６とによってなり、それぞれのアドレスに基づいてデータを保存する。
【０００７】
以下、フラッシュメモリ１０の原理について詳述する。コントロールゲート２０のコントロール電圧Ｖｃｇを入力すると、フローティングゲート１８に保存される電子の数量が変更し、さらにフローティングゲート１８の電子保存量に対応するチャネル２２の閾電圧がフローティングゲート１８に保存された電子の変更によって変更される。このため、データを読取る場合、メモリセル２６をフローティングゲート１８に保存される電子によって、“０”か“１”の２種類のデータの状態に区別する。かかる２種類の異なるデータの状態は、チャネル２２の電子が酸化層２４を介してフローティングゲート１８に移動してフローティングゲート１８に保存される電子の数量を増加させるか、もしくはフローティングゲート１８に保存される電子を移動させて、保存される電子の数量を減少させて形成される。即ち、フローティングゲート１８に保存される電子の数量が多い場合、相対的に閾電圧が高くなり、フローティングゲートに保存される電子の数量が少ない場合には、閾電圧が相対的に低くなる。
【０００８】
メモリセル２６のソース１４とドレイン１６とが導通状態にするためには、即ちチャネル２２を発生させるためには、コントロールゲート２０に制御電圧Ｖｃｇを入力してフローティングゲート１８の閾電圧のチャネル２２に対する影響を調整しなければならない。そして、ソース１４とドレイン１６の間に流れる電流の数値を読み取ることによって、制御電圧Ｖｃｇの作用においてメモリセル２６の表わしたデータの状態が“０”か“１”かを判定する。
【０００９】
図２に、図１に開示するメモリセル２６に係る閾電圧の分布を開示する。図示の縦軸はメモリセルの数であって、横軸は閾電圧の高さを表わす。メモリセル２６に二進法の数値“１”を入力する場合、メモリセル２６をプログラム化して、フローティングゲート１８に多量の電子を保存することによって閾電圧を比較的高くする。フラッシュメモリ１０に含まれる複数のメモリセル２６について、数値“１”を保存したそれぞれのメモリセル２６の閾電圧は必ずしも一致しているとは限らず、特性曲線２８を描いて分布した状態にある。これら数値“１”を保存したメモリセル２６は、それぞれＶ１１〜Ｖ１２に分布する閾電圧を有する。
【００１０】
逆に、メモリセル２６に二進法の数値“０”を保存する場合、メモリセル２６に対して消去を実行して、フローティングゲート１８が保存する電子の数量を少なくし、低い閾電圧を有するように調整する。フラッシュメモリ１０に含まれる複数のメモリセル２６について、数値“０”を保存したそれぞれのメモリセル２６の閾電圧は必ずしも一致しているとは限らず、特性曲線３０を描いて分布した状態にある。これら数値“０”を保存したメモリセル２６は、それぞれ−Ｖ２１〜−Ｖ２２に分布する閾電圧を有する。
【００１１】
したがって、フラッシュメモリ１０に含まれるそれぞれのメモリセル２６のコントロールゲート２０にＶ１１から−Ｖ２１までの間の電圧を入力すると、数値“０”を保存するメモリセル２６は導通状態となり、数値“１”を保存するメモリセル２６は導通状態とならない。このため、例えばセンス増幅器などの回路を外部から接続し、導通状態に基づいてメモリセル２６に保存した二進法の数値を判読することができる。
【００１２】
また、図２に開示する特性曲線２８、３０に対応する閾電圧の分布は、フローティングゲート１８にある電荷の数に基づいて決定する。よって、特性曲線２８、３０はユーザーの設定によってシフトできる。即ち特性曲線２８、３０は、プラス電圧の閾電圧の分布に同時に対応するか、もしくはマイナス電圧の閾電圧の分布に同時に対応することができる。
【００１３】
フラッシュメモリ１０に対して消去、もしくはプログラミングを実行する場合、一般にファウラー・ノルドハイムトンネルか、もしくは熱電子注入などの方式が用いられ、フローティングゲート１８に保存する電子の数を制御する。例えば、ファウラー・ノルドハイムトンネルについて説明すると、コントロールゲート２０に１０Ｖの制御電圧Ｖｃｇが入力され、ドレイン１６に５Ｖの電圧Ｖｄが入力され、ソース１４には０Ｖの電圧Ｖｓが入力される。電子がチャネル２２を通過してソース１４からドレイン１６に移動すると、コントロールゲート２０とソース１４に形成される電場と、及びソース１４とドレイン１６とによって形成される電場は、電子をフローティングゲート１８に移動させる。
【００１４】
熱電子注入については、ソース１４とドレイン１６との間に電圧差を形成し、プラス電圧をコントロールゲート２０に入力する。該電圧差はチャネル２２内の高エネルギーの電子を発生させ、さらに該高エネルギーの電子が原子の連鎖を破壊し、電子なだれを発生させて、さらに多くの自由電子を生成する。最終的に、コントロールゲート２０に印加したプラス電圧によってチャネル２２内の電子がフローティングゲート１８に吸引される。
【００１５】
但し、その他の記憶装置と比較した場合、例えばダイナミック・ランダムアクセスメモリ（ＤＲＡＭと称する）のアクセス速度は１０億分の１秒（＋１秒）にも達することができるが、図１に開示するフラッシュメモリ１０がフローティングゲート１８に対して実行する充電、放電のステップは、一般にミリ秒を単位として計算され、ダイナミック・ランダムアクセスメモリに比して明らかに速度が遅い。
【００１６】
上述の如く、フラッシュメモリ１０は読取りを実行する場合コントロールゲート２０に電圧を印加し、対応する出力電流か、もしくは出力電圧を読取り、保存された二進法の数値を判断する。この場合、電子を駆動してフローティングゲート１８に移動させるステップは実行しないので、フラッシュメモリ１０の読取りの速度はダイナミック・ランダムアクセスメモリと略同等である。但し、フラッシュメモリ１０にデータの書き込みを行う場合、電子を駆動してフローティングゲート１８に移動させるステップを実行するため、フラッシュメモリ１０のパフォーマンスが低下する。よって、データの高速アクセスを必要とする環境において応用することができない。
【００１７】
但し、従来のダイナミック・ランダムアクセスメモリについては、揮発性のデータ保存媒体であるため、定期的にリフレッシュ処理を行って保存したデータを維持しなければならない。よって、電源の供給が一旦中断すると、従来のダイナミック・ランダムアクセスメモリに保存したデータが失われる。従来のダイナミック・ランダムアクセスメモリは高速で読取り、もしくは書き込みを行うことができる。但し、フラッシュメモリのように外部からの電源供給の影響を受けることなく不揮発性のデータ保存を行うことができない。
【００１８】
【発明が解決しようとする課題】
この発明は、揮発性のデータ保存の特性である高速アクセスを達成するとともに、リフレッシュ処理を行うことなくデータを長期保存できる不揮発性のデータ保存の特性を達成できる不揮発性ダイナミック・ランダムアクセスメモリを提供することを課題とする。
【００１９】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、基板と、保存素子と、制御素子とを具えるメモリセルを複数配列して構成し、該メモリセルは、基板と、保存素子と、制御素子とを具え、該保存素子は、該基板上に形成され、電荷を保存するフローティングゲートと、操作電圧を印加することによって該基板の表面に該フローティングゲート内に保存した電荷の数に対応するチャネルを形成するコントロールゲートとを具えてなり、該制御素子は、該基板上に形成され、該制御素子と保存素子との間に位置する寄生キャパシタを具え、該寄生キャパシタは該チャネルの形成によって変更される構造によって得られる不揮発性ダイナミック・ランダムアクセスメモリと、かかる揮発性ダイナミック・ランダムアクセスメモリについて、該制御素子に第１所定電圧を印加し、該第１所定電圧が該寄生キャパシタに電気的に接続することによって発生する電位の変化の量を検知して該保存素子に保存したデータを読取る制御方法によって、この発明の課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００２０】
以下、この発明について具体的に説明する。
請求項１に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、複数のメモリセルを含んでなる不揮発性ダイナミック・ランダムアクセスメモリの制御方法であって、該メモリセルは、基板と、保存素子と、制御素子とを具え、該保存素子は、該基板上に形成され、電荷を保存するフローティングゲートと、操作電圧を印加することによって該基板の表面に該フローティングゲート内に保存した電荷の数に対応するチャネルを形成するコントロールゲートとを具えてなり、該制御素子は、該基板上に形成され、該制御素子と保存素子との間に位置する寄生キャパシタを具え、該寄生キャパシタは該チャネルの形成によって変更され、該制御素子に第１所定電圧を印加し、該第１所定電圧が該寄生キャパシタに電気的に接続することによって発生する電位の変化の量を検知して該保存素子に保存したデータを読取る。
【００２１】
請求項２に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項１における保存素子が、該基板とフローティングゲートとの間に形成されて、該ベースとフローティングゲートとを隔離する第１酸化層と、該コントロールゲートとフローティングゲートとの間に形成されて該コントロールゲートとフローティングゲートとを隔離する第２酸化層とをさらに具える。
【００２２】
請求項３に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項２におけるフローティングゲートが導電性のポリシリコンによってなる。
【００２３】
請求項４に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項２におけるフローティングゲートが非導電性の窒化層によってなる。
【００２４】
請求項５に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項１における前記制御素子が、第１電極領域と、第２電極領域と、第３電極領域とを具える金属酸化膜半導体トランジスタであって、該第１電極領域は、制御電圧が印加されることによって該制御素子の導通を制御し、該第２電極領域は、該第１所定電圧と、第２所定電圧と、及び第３所定電圧を印加することによって、該寄生キャパシタに保存される電荷を調整して対応する資料を保存し、該第３電極領域は、該寄生キャパシタに電気的に接続する。
【００２５】
請求項６に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項５における第１所定電圧が該第２所定電圧よりも低く、かつ該第３所定電圧よりも高い。
【００２６】
請求項７に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項６における第２所定電圧に対応するデータが二進法の数値である“１”を表わし、該第３所定電圧に対応するデータが二進法の数値である“０”を表わす。
【００２７】
請求項８に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項７におけるフローティングゲートに保存された電荷の数を調整し、該第３電極領域の電圧レベルを該第２所定電圧か、もしくは該第３所定電圧に近づけるステップをさらに含む。
【００２８】
請求項９に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項８におけるそれぞれのメモリセルの保存素子のコントロールゲートに入力電圧を印加して、それぞれのメモリセルの基板の表面に該フローティングに対応するチャネルを形成し、それぞれのメモリセルの寄生キャパシタを所定の電気容量値に近づけるステップステップをさらに含む。
【００２９】
請求項１０に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項１における電位の変化に基づき、該フローティングゲートに保存される電荷の数を調整して、対応するデータを保存するステップをさらに含む。
【００３０】
請求項１１に記載する不揮発性ダイナミック・ランダムアクセスメモリの制御方法は、請求項１０における電位の変化がプラス値であれば、該フローティングゲートに保存する電荷の数が所定の保存値よりも多くなるように調整され、かつ該電位の変化がマイナス値であれば、該フローティングゲートに保存する電荷の数が所定の保存値よりも少なくなるように調整するステップをさらに含む。
【００３１】
【発明の実施の形態】
この発明は、不揮発性データ保存機能と、揮発性データ保存機能とを具える不揮発性ダイナミック・ランダムアクセスメモリを提供するものであって、基板と、保存素子と、制御素子とを具えるメモリセルを複数配列して構成し、該メモリセルは、基板と、保存素子と、制御素子とを具える。
【００３２】
かかる不揮発性ダイナミック・ランダムアクセスメモリと、その制御方法について、構造と特徴とを詳述するために具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００３３】
【第１の実施例】
図３にこの発明による不揮発性ダイナミック・ランダムアクセスメモリ４０の部分的構造を開示する。図４は、図３に開示するメモリセル４２の第１の回路図であって、図５は図３に開示するメモリセル４２の第２の回路図である。図示によれば、不揮発性ダイナミック・ランダムアクセスメモリ４０は、二進法のデータを保存する複数のメモリセル４２を含んでなる。但し、図３においては、不揮発性ダイナミック・ランダムアクセスメモリ４０の好ましい実施例と、関連技術の開示に影響を与えないことを前提とし、説明の便宜を図るために部分的構造、即ち一メモリセルのみ開示する。該メモリセル４２は、基板４４と、保存素子４６と、制御素子４８とによって構成される。
【００３４】
該保存素子４６はコントロールゲート５０と、フローティングゲート５２と、第１酸化層５４と、第２酸化層５６とを含む。フローティングゲート５２は導電性のポリシリコンによってなる。第１酸化層５４はコントロールゲート５０とフローティングゲート５２とを隔離し、第２酸化層５６はフローティングゲート５２と基板４４とを隔離する。フローティングゲート５２は電荷を保存して、基板４４に形成されるチャネル５８に対応する閾電圧を変化させる。コントロールゲート５０は、電圧Ｖｐによって対応するフローティングゲート５２の閾電圧を制御して基板４４にチャネル５８を形成するか否かを決定する。
【００３５】
基板４４は電気的に電圧Ｖｂｂと接続する。基板４４にチャネル５８が形成されると、保存素子４６は該チャネル５８を介して電気的に制御素子４８と接続する。
【００３６】
制御素子４８は金属酸化膜半導体トランジスタであって、第１電極領域６０をゲートとしてワードラインＷＬに接続し、第２電極領域６２と、第３電極領域６４は電流の制御素子４８を流れる方向に基づいて、それぞれドレインか、もしくはソースとなる。実施例において、第２電極領域６２、第３電極領域６４はｎ型ドーピング領域であって、基板はｐ型ドーピング領域であり、また第２電極領域６２はビットラインＢＬに接続する。図４に開示するように。ワードラインＷＬに制御素子４８の第１電極領域６０の電圧が入力されると、制御素子４８の導通状態に影響を与え、即ちチャネル６５が形成される。
【００３７】
メモリセル４２が選択され、制御素子４８が導通状態になると、エンドポイントＡとビットラインＢＬとによって電流の経路が形成される。よって、ビットラインＢＬを介してメモリセル４６にアクセスすることができる。また、メモリセル４２が選択されない場合、ワードラインＷＬの電圧レベルは制御素子４８を導通させるに足りないため、ビットラインＢＬを介して保存素子４６にアクセスすることができない。
【００３８】
また、メモリセル４２の構造は、その構造自体が多くの寄生キャパシタを発生させる。その特性はメモリキャパシタと等価であるとみなすことができる。
【００３９】
図５に開示するように、コントロールゲート５０に印加された電圧Ｖｐが基板４４の表面にチャネル５８を形成するに足りるものであった場合、保存素子４６はチャネル５８の形成によって制御素子４８に電気的に接続し、同時に接続するユニットの増加によって対応する等価寄生キャパシタを増加する。したがって、該メモリキャパシタは、比較的大きな電気容量値を具えることになり、保存素子４６が制御素子４８に対して電気的に接続しない場合、該メモリキャパシタは、比較的小さい電気容量値を具えることになる。
【００４０】
以下、この発明による不揮発性ダイナミック・ランダムアクセスメモリ４０の操作と、その原理について詳述する。この発明による不揮発性ダイナミック・ランダムアクセスメモリ４０は、メモリセル４２によって不揮発性のデータ保存を行う。図１に開示する従来のメモリセル１０と同様に、フローティングゲート５２によって電子を保存して対応する不揮発性データを代表する。フローティングゲート５２は、第１酸化層５４と第２酸化層５６とによって、それぞれコントロールゲート５０と、基板４４と隔離される。よって、不揮発性ダイナミック・ランダムアクセスメモリ４０に印加する電源からの電流の供給が中断しても、フローティングゲート５２に保存された電子は失われることなく維持される。即ち、二進法に対応する数値“０”か“１”が保存される。
【００４１】
この発明による不揮発性ダイナミック・ランダムアクセスメモリ４０を設けたデバイスを再起動すると、予め保存素子４６に保存された不揮発性データが読取られる。図２に開示するように、非揮発性ダイナミック・ランダムアクセスメモリ４０の“０”が保存された保存素子４６と、“１”が保存された保存素子４６は異なる閾電圧分布の特性を具える。（特性曲線２８、３０参照）
図６は、図３に開示するビットラインＢＬの電圧レベルの変化を表わす表である。図２、図５、図６に開示するように、ワードラインＷＬを介して第１電極領域６０に電圧が印加されると、制御素子４８が導電状態になる。よって、ビットラインＢＬはチャネル６５を介してエンドポイントＡに対して電気的に接続する。仮に保存素子４６に保存した数値が“１”であれば、保存素子４６に対応する閾電圧は比較的高くなる。（Ｖ１１〜Ｖ１２）相対的に保存素子４６と制御素子４８との間に発生する寄生キャパシタは少なく、かつ対応する電気容量の少ないメモリキャパシタに対応する。
【００４２】
ワードラインＷＬを介して制御素子４８の第１電極領域６０に電圧が印加され、制御素子４８が導電状態になると、ビットラインＢＬはチャネル６５と第３電極領域６４を介してメモリキャパシタに対して電気的に接続する。この場合、ビットラインＢＬとメモリキャパシタ内に保存される残留電荷が新たに平均してビットラインＢＬとメモリキャパシタに分布する。よって、ビットラインＢＬの本来の電圧レベルがＶ１であれば、Ｔ０の時間においてメモリキャパシタに電気的に接続するときからビットラインＢＬの電圧レベルが下がり、かつＴ１の時間においてメモリキャパシタとの間に平衡状態を形成して電圧レベルＶ２を達成する。
【００４３】
同様に、保存素子４６に保存された数値が“０”であれば、保存素子４６は、これに対応して比較的低い閾電圧（−Ｖ２１〜−ｖ２２の間）となる。保存素子４６と制御素子４８との間においては、寄生キャパシタが多くなり、電気容量値の大きいメモリキャパシタに対応する。
【００４４】
ワードラインＷＬを介して制御素子４８の第１電極流域６０に電圧が印加されて制御素子４８が通電状態になると、ビットラインＢＬはチャネル６５と第３電極領域６４を介してメモリキャパシタに電気的に接続する。この場合、ビットラインＢＬと、メモリキャパシタに保存された電荷がビットラインＢＬと、メモリキャパシタとの間に、新たに平均して分布する。よって、仮にビットラインＢＬの本来の電圧レベルがＶ１であれば、Ｔ０の時間においてメモリキャパシタに電気的に接続するときからビットラインＢＬの電圧レベルが下がり、かつＴ２の時間においてメモリキャパシタとの間に平衡状態が形成されて電圧レベルＶ３を達成する。
【００４５】
したがって、保存素子４６に保存されたそれぞれの異なるデータに基づいて、ビットラインＢＬがメモリキャパシタと電気的に接続して異なる程度の電位変化を発生させることによって、該電位の変化の量を利用して対応する二進法の数値“０”か、“１”を読取ることができる。
【００４６】
次いで、読取った二進法の数値“０”か、“１”に基づいて、エンドポイントＡ《第３電極領域６４》の電位レベルをさらに調整する。
【００４７】
先ず、それぞれのメモリセル４２に、図２に開示する閾電圧Ｖ１２の電圧より高い電圧を印加する。保存素子４６のフローティングゲート５２に保存される電荷の数は、図２に開示する特性曲線２８３０の閾電圧の分布に対応する。よって、閾電圧Ｖ１２を越える電圧は、それぞれのメモリセル４２の基板４４に、保存素子４６に対応するチャネル５８を発生させる。即ち、不揮発性ダイレクト・ランダムアクセスメモリ４０において、それぞれのメモリセル４２に寄生キャパシタが形成される環境は近似しているため、それぞれのメモリセル４２は、いずれも所定の電気容量に近いメモリキャパシタを有することになる。
【００４８】
次いで、保存素子４６から既に読取った対応する二進法の数値“０”か、“１”に基づいてエンドポイントＡの電圧を駆動して第２所定電圧（例えばＶｃｃボルト）か、もしくは第３所定電圧（例えば０ボルト）とする。該第２所定電圧は“１”を表わし、該第３所定電圧は“０”を表わす。よって、本来データは、フローティングゲート５２に保存された電荷の数に対応して不揮発性の方式でメモリセル４２に保存されるが、上述の場合はデータを保存素子４６から読取、寄生キャパシタによって対応する電圧レベルを維持する。即ち、揮発性の方式でデータを保存する。この場合、不揮発性ダイレクト・ランダムアクセスメモリ４０は、従来のダイナミック・ランダムアクセスメモリと同様に、エンドポイントＡの電圧レベルを高速で変更することによって、即ちメモリキャパシタに保存した電荷を変更することによって揮発性データを保存する。
【００４９】
不揮発性ダイレクト・ランダムアクセスメモリ４０は、エンドポイントＡの電圧レベルを利用してデータの読取り、もしくは書き込みを行う。例えば、データを書き込む場合、ワードラインＷＬに電圧を印加して制御素子４８を導通させる。次に該データが“０”か“１”かに基づいて、ビットラインＢＬに対応する第２所定電圧（Ｖｃｃボルト）か、第３所定電圧（０ボルト）を印加すると、エンドポイントＡの電圧レベルはメモリキャパシタによる充電、放電の過程を経て該第２所定電圧か、もしくは第３所定電圧に近づく。また、データを読取る場合、ワードラインＷＬに電圧を印加して制御素子４８を導通させる。次いで、ビットラインＢＬに第１所定電圧（例えば１／２Ｖｃｃ）を印加する。仮にメモリセル４２に保存された数値が“１”であれば、エンドポイントＡの電圧レベルは第２所定電圧（Ｖｃｃボルト）となる。よって、該第１所定電圧はメモリキャパシタに充電されることによってエンドポイントＡの電圧を上昇させる。また、仮にメモリセル４２に保存された数値が“０”であれば、エンドポイントＡの電圧レベルは第３所定電圧（０ボルト）となる。よって、該第１所定電圧はメモリキャパシタの放電によってエンドポイントＡの電圧レベルを下降させる。よってエンドポイントＡの電圧レベルの変化の量を検知することによって、対応するデータを読取ることができる。
【００５０】
上述の通りこの発明による不揮発性ダイナミック・ランダムアクセスメモリ４０は、比較的高い電圧をコントロールゲート５０に印加して、フローティングゲート５２に保存された電荷に対応するチャネル５８の閾電圧の影響を消去する。
このためフローティングゲート５２に保存された電荷の数の多寡に係らず基板４４には、いずれも対応するチャネル５８が形成され、制御素子４８に電気的に接続する。即ち、かかる状況にあってはそれぞれのメモリセル４２の寄生キャパシタによって形成されるメモリキャパシタは、いずれも同一の電気容量に近づき、同等の特性を有する。この場合、それぞれのメモリセル４２に保存されたデータは対応する電圧に転換され、メモリキャパシタに充放電されるとともに、メモリキャパシタに該電圧を保存して該揮発性データを保存する。
【００５１】
上述の通り、本来保存素子４６のフローティングゲート５２に記録された不揮発性データは、メモリキャパシタが電圧を維持する方式によって対応する揮発性データに転換されて保存される。
【００５２】
また不揮発性ダイナミック・ランダムアクセスメモリ４０は、リフレッシュ回路図示しないに接続させる必要がある。該リフレッシュ回路は、定期的に不揮発性ダイナミック・ランダムアクセスメモリ４０に保存されたデータを更新し、揮発性のデータがメモリキャパシタの漏電などの原因で遺失、もしくはエラーが発生しないようにする。
【００５３】
この発明による不揮発性ダイナミック・ランダムアクセスメモリ４０を搭載したデバイスの電源を切る場合、揮発性のデータは、電源の供給が中断することによって失われることのないように対応する不揮発性のデータに転換する。よって不揮発性ダイナミック・ランダムアクセスメモリ４０は、メモリキャパシタの保持する揮発性データを保存素子４６のフローティングゲート５２に対応する電荷の数に回復させて、対応する不揮発性データを再度保存する。即ち、不揮発性ダイナミック・ランダムアクセスメモリ４０は、消去とプログラム化の動作によってデータをメモリセルに書き込む。例えば消去モードを実行する場合、コントロールゲート５０に印加される電圧Ｖｐは、プラス電圧であって、基板４４は、マイナス電圧に電気的に接続し、ビットラインＢＬを介してマイナス電圧が第２電極領域６２に入力される。またワードラインＷＬには接地電圧（０Ｖ）が入力される。よって、コントロールゲート５０と第３電極６４との間の電圧差と、コントロールゲート５０と基板４４との間の電圧差によって基板４４内の電子が駆動され、フローティングゲート５２に移動して二進法の数値“１”が保存される。
【００５４】
プログラム化のモードを実行する場合は、選択されたメモリセル４２のコントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であって、基板４４は接地電圧に電気的に接続し、ビットラインＢＬを介してプラス電圧が第２電極領域６２に入力される。またワードラインＷＬにはプラス電圧が入力される。よって、制御素子４８が導通し、コントロールゲート５０と第３電極領域６４との間の電圧差と、コントロールゲート５０と基板４４との間の電圧差によってフローティングゲート５２に保存された電子が駆動され、第３電極領域６４に移動し、メモリセル４２に二進法の数値“０”が保存される。
【００５５】
また選択されないメモリセル４２は、コントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であって、基板４４は、接地電圧に電気的に接続し、ビットラインＢＬを介して接地電圧が第２電極領域６２に入力される。またワードラインＷＬにはマイナス電圧が入力される。よって、制御素子４８は導通することなく、コントロールゲート５０と第３電極領域６４との間の電圧差と、コントロールゲート５０と基板４４との間の電圧差がフローティングゲート５２に保存された電子を駆動して第３電極領域６４に移動させるに足りないものであるため、保存素子４６はそれ以前の消去モード時において保存された二進法の数値“１”を維持する。
【００５６】
また上述の通り消去モードを実行する場合、複数のメモリセル４２のコントロールゲート５０は、互いに電気的に接続してブロック式消去の効果を達成する。
即ち、コントロールゲート５０プラス電圧と、基板４４マイナス電圧との間の電圧差によって基板４４に電子が発生する。複数のメモリセル４２のフローティングゲート５２に蓄積され、複数のメモリセル４２が同時に二進法の数値“１”を保存して消去のステップを完成させる。
【００５７】
さらに、実施例においてはその他電圧と組み合わせて消去、及びプログラム化のステップを実行してもよい。例えば、消去のステップを実行する場合、コントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であって、ビットラインＢＬと、ワードラインＷＬと、及び基板４４はいずれも接地電圧か、もしくはプラス電圧に電気的に接続する。よって制御素子４８は導通することなく、コントロールゲート５０と基板４４との間の電圧差によってフローティングゲート５２に保存した電子が駆動され、追われる。よって保存素子４６には二進法の数値“１”が保存される。
【００５８】
プログラム化モードを実行する場合、選択されたメモリセル４２のコントロールゲート５０に印加される電圧Ｖｐがプラス電圧であって、基板４４はマイナス電圧に電気的に接続する。またビットラインＢＬを介して第２電極領域にマイナス電圧が印加され、ワードラインＷＬにはプラス電圧が印加される。よって制御素子４８が導通し、コントロールゲート５０と第３電極領域６４との間の電圧差と、コントロールゲート５０とチャネル５８との間の電圧差によって電子が駆動され、フローティングゲート５２に移動する。よって保存素子４６には二進法の数値“０”が保存される。
【００５９】
また選択されないメモリセル４２は、二種類の電圧の組合せで操作を実行することができる。その一は、コントロールゲート５０に印加される電圧Ｖｐがプラス電圧であって、基板４４はマイナス電圧に電気的に接続し、ビットラインＢＬを介して第２電極領域６２に接地電圧が印加され、ワードラインＷＬにはプラス電圧が印加される。他の一は、コントロールゲート５０に印加される電圧Ｖｐが接地電圧であって、基板４４はマイナス電圧に電気的に接続し、ビットラインＢＬを介して第２電極領域６２にマイナス電圧が印加され、ワードラインＷＬにはプラス電圧が印加される。
【００６０】
上述の通り、二種類の電圧の組合せはいずれも制御素子４８を導通させ、かつコントロールゲート５０と第３電極領域６４との間の電圧差と、コントロールゲート５０とチャネル５８との間の電圧差が電子を吸引してフローティングゲート５２に移動させるに足りないものとなる。よって保存素子４６は、それ以前の消去モードにおいて保存した二進法の数値“１”を変えることなく維持する。
【００６１】
ここで注意すべきは、実施例において第２電極領域６２はｎ型ドーピング領域であって、基板４４がｐ型ドーピング領域である点である。よって、ビットラインＢＬを介して第２電極領域６２に印加される電圧は、基板４４と第２電極領域６２との間に順方向バイアスが形成されることのないように、基板４４に入力される電圧Ｖｂｂと等しいか、もしくは大きくなければならない。但し、仮にメモリセル４２がＰ型ウェルに形成され、かつ該Ｐ型ウェルと基板４４との間にＮ型ウェルを設けて隔離されるのであれば、コントロールゲート５０と基板４４との間は、Ｐ型ウェルとＮ型ウェルとによって隔離されることになる。したがってコントロールゲート５０と基板４４との間の電圧差は、消去とプログラム化を順調に実行するために、上述の電圧差より大きくなければならない。例えば、消去モードを実行する場合、コントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であり、ビットラインＢＬに入力される電圧がプラス電圧であり、ワードラインＷＬに入力される電圧がプラス電圧であり、かつ基板４４がプラス電圧に電気的に接続すると、コントロールゲート５０と基板４４との間には比較的大きな電圧差が発生し、フローティングゲート５２から電子を移動させる目的を達することができる。
【００６２】
【第２の実施例】
第２の実施例において、フローティングゲート５２を非導体とする。即ち、フローティングゲート５２が非導体の窒化層であれば、第１酸化層５４と、フローティングゲート５２と、及び第２酸化層５６とによって酸化−窒化−酸化誘電層（ＯＮＯ）となり、かかる構造によってもこの発明の不揮発性データ保存、及び揮発性データ保存の目的を達することができ、この発明の範囲に含まれるものとする。その原理について以下に説明する。
【００６３】
不揮発性ダイナミック・ランダムアクセスメモリ４０内のフローティングゲート５２が非導体の窒化層であって、また該フローティングゲート５２は、異なる数の電荷を保存して対応する不揮発性データを保存することができる。不揮発性ダイナミック・ランダムアクセスメモリ４０を搭載したシステムを起動した場合、保存素子４６に保存された不揮発性データは、揮発性データに転換され、メモリセル４２に対応するメモリキャパシタ（寄生キャパシタ）によって、対応する該不揮発性データの電圧レベルを保持する。次いで該メモリキャパシタによって対応する二進法の数値“０”と“１”との電圧レベルを保持する。即ち、従来のダイナミック・ランダムアクセスメモリと同様に該メモリキャパシタによって揮発性データを記録する。該システムの電源を切れる状態にすると、該揮発性データを転換して、再度不揮発性データにする。よってデータの消失を防ぐことができる。従って、該メモリキャパシタに記録された揮発性データに基づいて保存素子４６に消去とプログラム化のステップを行い、不揮発性のデータを保存する。
【００６４】
図３に開示するメモリセル４２のフローティングゲート５２は、導体である。
このためフローティングゲート５２の一端と第３電極領域６４との間に電気的接続を形成することによって、電荷の移動を制御する。但し、第２の実施例においてフローティングゲート５２は非導体であるため、電荷はフローティングゲート５２内を自由に移動することができない。よってフローティングゲート５２上の電子は、コントロールゲート５０と基板４４との間の電圧の差によって電子の増加、もしくは減少を制御しなければならない。例えば、図３に開示するように消去のステップを実行する場合、コントロールゲート５０に印加される電圧Ｖｐがマイナス電圧であり、ビットラインＢＬと、ワードラインＷＬと、及び基板４４は、いずれも接地電圧か、もしくはプラス電圧に電気的に接続する。このため、制御素子４８は、導通することなく、コントロールゲート５０と基板４４との間の電圧差によってフローティングゲート５２に保存された電子が駆動されて追われ、保存素子４６に二進法の数値“１”が保存される。
【００６５】
プログラム化モードを実行する場合、選択されたメモリセル４２のコントロールゲート５０に印加される電圧Ｖｐはプラス電圧であって、基板４４はマイナス電圧に電気的に接続する。また、ビットラインＢＬを介して第２電極領域６２にマイナス電圧が入力され、ワードラインＷＬにはプラス電圧が入力される。よって、制御素子４８が導通し、コントロールゲート５０とチャネル５８との間の電圧差によって電子が駆動され、フローティングゲート５２に移動する。よって、保存素子４６には二進法の数値“０”が保存される。
【００６６】
選択されないメモリセル４２の操作は、二種類の電圧の組合せを利用することができる。その一は、コントロールゲート５０に印加される電圧Ｖｐがプラス電圧であって、基板４４はマイナス電圧に電気的に接続する。また、ビットラインＢＬを介して第２電極領域６２に接地電圧を印加し、ワードラインＷＬにはプラス電圧を入力する。他の一は、コントロールゲート５０に印加される電圧Ｖｐが接地電圧であって、基板４４はマイナス電圧に電気的に接続する。また、ビットラインＢＬを介して第２電極領域６２にマイナス電圧を印加し、ワードラインＷＬにはプラス電圧を入力する。
【００６７】
以上の二種類の電圧の組合せは、いずれも制御素子４８を導通させることができる。但し、いずれの場合もコンロールゲート５０とチャネル５８との電圧差が電子を吸引し、フローティングゲート５２に移動させるに足りないものであるため、保存素子４６は、それ以前の消去モードで保存した二進法の数値“１”を変えることなく維持する。
【００６８】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００６９】
【発明の効果】
この発明による不揮発性ダイナミック・ランダムアクセスメモリは、保存素子によって不揮発性データを記録し、対応する寄生キャパシタをメモリキャパシタとして揮発性データを記録する。また、制御素子によって該保存素子に記録された不揮発性データの読取り、もしくは書込みを行う。また、該不揮発性データを対応する電圧レベル（揮発性データ）に転換し、該メモリキャパシタによって記録し、該メモリキャパシタに記録された揮発性データは、消去とプログラム化のステップによって対応する電荷の数（不揮発性データ）に転換され、該保存素子に記録される。よって、この発明による不揮発性ダイナミック・ランダムアクセスメモリは、揮発性メモリの特性である高速アクセスを達成するとともに不揮発性メモリの特性であるリフレッシュ処理を必要としないデータの長期保存を達成する効果を有する。
【図面の簡単な説明】
【図１】従来のフラッシュメモリの構造を表わす説明図である。
【図２】図１に開示するメモリセルの閾電圧の分布を表わす説明図である。
【図３】この発明による不揮発性ダイナミック・ランダムアクセスメモリの構造を表わす説明図である。
【図４】図３に開示するメモリの第１の回路を表わす説明図である。
【図５】図３に開示するメモリの第２の回路を表わす説明図である。
【図６】図３に開示するビットラインの電圧レベルの変化を表わす説明図である。
【符号の説明】
１０　　　　　　　　　　　　フラッシュメモリ
１２、４４　　　　　　　　　基板
１４　　　　　　　　　　　　ソース
１６　　　　　　　　　　　　ドレイン
１８、５２　　　　　　　　　フローティングゲート
２０、５０　　　　　　　　　コントロールゲート
２２、５８、６５　　　　　　チャネル
２４、２５、５４、５６　　　酸化層
２６、４２　　　　　　　　　メモリセル
４０　　　　　　　　　　　　不揮発性ダイナミック・ランダムアクセスメモリ
４６　　　　　　　　　　　　保存素子
４８　　　　　　　　　　　　制御素子
６０、６２、６４　　　　　　電極領域
【図１】
2004134531.tif 000003
【図２】
2004134531.tif 000004
【図３】
2004134531.tif 000005
【図４】
2004134531.tif 000006
【図５】
2004134531.tif 000007
【図６】
2004134531.tif 000008