(57)【要約】【課題】半導体装置全体の動作速度を容易に予測する。【解決手段】半導体集積回路１は、ブロック１０、２０、３０、４０、５０、６０から構成されている。このうちブロック１０、２０、３０、４０、６０は、ブロック内の回路の動作速度を測定するためのリングオシレータ部（ブロック１０の場合はリングオシレータ部１１）を内蔵している。このリングオシレータ部は、選択部（ブロック１０の場合は選択部１２）を介して他のブロックのリングオシレータ部とも接続することができる。選択部の設定によりブロック内部でリングオシレータが構成される場合、このリングオシレータの出力信号からブロックの動作速度を測定することができる。また、選択部により半導体集積回路１全体でリングオシレータを構成する選択が行なわれた場合、半導体集積回路１全体の動作速度を予測することができる。【選択図】　　　　図１
2004117050.tif 000002
【特許請求の範囲】
【請求項１】
所定の回路の動作速度の測定に用いられる動作速度測定回路において、
入力信号を反転出力するインバータをリング状に奇数段接続したリングオシレータ部と、
前記リングオシレータ部を構成するインバータの出力端子および前記所定の回路の外部の信号を入力する入力端子とに接続し、前記インバータの出力信号あるいは前記外部の信号のいずれかを選択する選択部と、
前記リングオシレータ部の生成する発振信号を外部に出力する出力端子と、
を具備し、前記所定の回路に組み込まれることを特徴とする動作速度測定回路。
【請求項２】
前記リングオシレータ部は、制御信号に応じて前記発振信号を生成するか否かを選択することを特徴とする請求項１記載の動作速度測定回路。
【請求項３】
複数のブロックから構成される半導体装置において、
前記ブロックに、入力信号を反転出力するインバータをリング状に奇数段接続したリングオシレータ部と、前記リングオシレータ部を構成するインバータの出力端子および所定の回路の外部の信号を入力する入力端子とに接続し、前記インバータの出力端子あるいは前記外部の信号のいずれかを選択する選択部と、前記リングオシレータ部の生成する発振信号を外部に出力する出力端子と、を有する動作速度測定回路を備え、
前記選択部の一方の入力端子は他のブロックに組み込まれた前記リングオシレータ部の出力端子に接続し、前記複数のブロックに組み込まれた前記動作速度測定回路がリング状に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は動作速度測定回路およびこれを組み込んだ半導体装置に関し、特に半導体集積回路の動作速度の試験に用いられる動作速度測定回路およびこれを組み込んだ半導体装置に関する。
【０００２】
【従来の技術】
従来、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）等の半導体装置の試験工程において、この半導体装置の動作速度が所定の性能を満たしているかどうかを検査するスピード試験が行なわれる。一般に、このスピード試験は、半導体装置の組み立て後に実施されるため、スピード不良品が多い場合は、組み立てコストが無駄になっていた。
【０００３】
このため、組み立て前のウェハテストの段階において、組み立て後の半導体装置の動作速度を予測する必要があったが、ウェハテスト段階において動作速度を直接測定する方法はなかった。そこで、半導体装置を構成するトランジスタ単体についての電流値等の特性を測定し、その特性と動作速度との相関関係が調べられた。そして、ウェハ上の単体トランジスタの特性を測定し、予め得られている相関関係に基づいて半導体装置全体の動作速度を予測し、スピードの出来具合を評価する試験が行なわれている。
【０００４】
また、トランジスタの特性から動作速度を予測する手法のほか、回路内に予め直列接続された複数の論理ゲートを組み込んでおき、この伝播遅延時間を測定することにより回路の動作速度を測定する手法がある。（例えば、特許文献１参照）
【０００５】
【特許文献１】
特開平８−７５８２３号公報（第３頁−第４頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかし、従来の動作速度測定方法を用いた試験には、動作速度の正確な予測が難しいという問題がある。
【０００７】
従来の動作速度測定方法では、単体のトランジスタの性能とスピードとの相関関係に基づいて半導体装置全体の動作速度を予測していたが、この相関関係を得ることが難しくなってきている。特に、近年のプロセスの微細化とともに、単体トランジスタでは、実際に回路を構成している内部トランジスタのばらつきを代表できなくなってきている。また、スピードを左右する要因がトランジスタだけでなく、配線の出来具合にも依存するようになってきている。このようなことから、単体トランジスタの性能と半導体装置全体のスピードとの相関関係が薄くなってきており、単体トランジスタの性能測定に基づく半導体装置全体の動作速度予測では正確な予測ができなくなってきている。
【０００８】
また、回路内に直列接続された論理ゲートを組み込んでおく手法は、複数のブロックから構成される半導体装置全体の動作速度を予測することが難しいという問題がある。
【０００９】
本発明はこのような点に鑑みてなされたものであり、半導体装置を構成する回路の動作速度を測定するとともに、半導体装置全体の動作速度を正確かつ容易に予測することを可能にする動作速度測定回路およびこれを組み込んだ半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明では上記課題を解決するために、所定の回路の動作速度の測定に用いられる動作速度測定回路において、入力信号を反転出力するインバータをリング状に奇数段接続したリングオシレータ部と、前記リングオシレータ部を構成するインバータの出力端子および前記所定の回路の外部の信号を入力する入力端子とに接続し、前記インバータの出力信号あるいは前記外部の信号のいずれかを選択する選択部と、前記リングオシレータ部の生成する発振信号を外部に出力する出力端子と、を具備し、前記所定の回路に組み込まれることを特徴とする動作速度測定回路、が提供される。
【００１１】
このような構成の動作速度測定回路は、所定の回路の動作速度を測定するため、この回路に予め組み込まれる。動作速度測定回路は、入力信号として選択部によって選択された回路内部の信号あるいは外部の信号のいずれかをリングオシレータ部へと出力する。リングオシレータ部は、奇数段のインバータがリング状に接続されており、この回路の遅延時間に応じた周波数の発振信号を生成する。この発振信号は、リングオシレータ部の生成する発振信号を外部に出力する出力端子から取り出すことができる。この出力端子より取り出された出力信号の周波数を測定することにより、この回路の動作速度を求めることができる。
【００１２】
また、上記課題を解決するために、半導体装置を構成する各ブロックに上記の説明の動作速度測定回路が組み込まれ、ブロックのリングオシレータ部の出力信号を取り出す出力端子が他のブロックの選択部の入力端子に接続することにより、ブロックの動作速度測定回路をリング状に接続することを特徴とする半導体装置、が提供される。
【００１３】
このような構成の半導体装置では、各ブロックに内蔵する動作速度測定回路の選択部が内部のインバータの出力信号を入力信号として選択した場合には、各ブロックのリングオシレータ部によりブロックごとにリングオシレータが形成される。また、各ブロックの動作速度測定回路の選択部が外部からの入力信号を選択した場合、ブロックは、前に接続するブロックのリングオシレータ部の出力端子と接続し、半導体装置全体でリングオシレータを形成する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
まず、実施の形態に適用される発明の概要について説明し、その後、実施の形態の具体的な内容を説明する。
【００１５】
図１は、本発明の実施の形態に適用される発明の概念図である。
本発明が適用される半導体集積回路１は、複数のブロック、図１の例では、ブロック１０、ブロック２０、ブロック３０、ブロック４０、ブロック５０およびブロック６０、から構成される。このうちの任意のブロック（ブロック１０、ブロック２０、ブロック３０、ブロック４０、ブロック６０）に、リングオシレータ部１１、２１、３１、４１、６１と、選択部１２、２２、３２、４２、６２と、から構成される動作速度測定回路が組み込まれている。
【００１６】
リングオシレータ部１１、２１、３１、４１、６１は、入出力信号を反転するインバータをリング状に奇数段接続することにより形成されており、入力信号をインバータが次々に反転していくことにより、回路の遅延時間に応じた周波数の発振信号を生成する。
【００１７】
選択部１２、２２、３２、４２、６２は、リングオシレータ部１１、２１、３１、４１、６１が形成するリングの任意の箇所に接続し、前に接続するインバータの出力端子に接続する入力端子と、他のブロックの出力信号などの外部信号を入力する入力端子と、を備え、選択信号に応じていずれかを選択し、後続のインバータへ出力する。また、図１の例では、リングオシレータ部１１によって生成される発振信号を外部に出力する出力端子も選択部１２、２２、３２、４２、６２に設けられている。出力端子からリングオシレータ部１１の生成する発振信号を取り出すことができる。
【００１８】
このような構成の動作速度測定回路がブロックに組み込まれた半導体集積回路１の動作およびその動作速度測定方法について説明する。
各ブロック１０、２０、３０、４０、６０では、内蔵されるリングオシレータ部１１、２１、３１、４１、６１において、各ブロックを構成するトランジスタの特性および配線の容量や抵抗などが反映された遅延時間に応じた周波数の発振信号が生成される。
【００１９】
本発明では、選択部１２、２２、３２、４２、６２の設定に応じて、各ブロック内部でリングオシレータを形成することも、半導体集積回路１全体で１つのリングオシレータを形成することもできる。
【００２０】
まず、各ブロック内部でリングオシレータを形成する場合について説明する。
この場合には、選択部１２、２２、３２、４２、６２は、ブロック内で前に接続するインバータの出力を選択する。これにより、リングオシレータ部１１、２１、３１、４１、６１は、それぞれのブロック１０、２０、３０、４０、６０内部でリングを形成することになる。すなわち、リングオシレータ部１１、２１、３１、４１、６１は、それぞれのブロック１０、２０、３０、４０、６０の遅延時間に応じた周波数の発振信号を生成することになる。この発振信号を出力端子経由で外部に取り出し、その周波数を測定する。
【００２１】
この発振信号の周波数は、遅延時間の逆数に相当し、周波数と動作速度とには高い相関関係がある。このため、リングオシレータ部１１、２１、３１、４１、６１の生成する発振信号の周波数を測定することにより動作速度を正確かつ容易に予測することが可能となる。
【００２２】
このようにして、各ブロックの動作速度を予測することができる。
次に、半導体集積回路１全体でリングオシレータを形成する場合について説明する。
【００２３】
この場合には、選択部１２、２２、３２、４２、６２は、外部からの入力信号を選択する。出力端子から取り出されるリングオシレータ部１１、２１、３１、４１、６１の出力信号は、他のブロックの入力信号として取り込むように接続されており、各ブロックのリングオシレータ部１１、２１、３１、４１、６１が大きな１つのリングオシレータとして機能するようになる。このとき生成される発振信号は、半導体集積回路１全体の遅延時間に応じた周波数になる。この発振信号を出力端子経由で外部に取り出し、その周波数を測定することにより、半導体集積回路１全体の動作速度を正確かつ容易に測定することが可能となる。
【００２４】
このように、本発明によれば、半導体集積回路の各ブロック、または半導体集積回路全体でリングオシレータを形成し、生成される発振信号の周波数を測定することで、比較的容易に各ブロックまたは半導体集積回路全体の動作速度を予測することができるようになる。
【００２５】
また、リングオシレータの発振周波数は、動作速度との間に高い相関関係を有している。さらに、配線のスピードへの影響も反映されているため、正確な予測が可能となる。
【００２６】
さらに、個々のブロック、あるいは半導体装置全体の動作速度測定の選択は、選択部の設定を変更することで容易に切換えることができる。
上記の説明の動作速度測定方法を選別試験に用いれば、テスト工程の早い段階でスピード不良品をリジェクトすることが可能となり、無駄な組立コストを削減することができる。
【００２７】
次に、本発明が適用される実施の形態について説明する。まず、各ブロックに内蔵される動作速度測定回路について説明し、続いて半導体装置全体について説明する。
【００２８】
図２は、本発明の実施の形態である動作速度測定回路の回路図である。ブロック１００は、半導体装置を構成する任意のブロックのうちの１つであり、動作速度測定回路としてリングオシレータ部１１０と、選択部であるセレクタ１２０および分周器１３０が内蔵されている。
【００２９】
リングオシレータ部１１０は、半導体装置の回路を構成する要素となるセルと同様のセル（図２の例では、ＮＡＮＤ１１１、１１２、１１３に代表されるＮＡＮＤ素子）が、奇数段リング状に接続して構成される。ＮＡＮＤ１１１は、セレクタ１２０の出力信号を反転して出力する。また、ＮＡＮＤ１１２は、前のＮＡＮＤの出力信号と制御信号ＣＴＬの論理積をとり、これを反転して出力する。すなわち、制御信号ＣＴＬがＨの場合は前のＮＡＮＤの出力信号を反転し、制御信号ＣＴＬがＬの場合は発振信号が停止される。さらに、ＮＡＮＤ１１３は、ＮＡＮＤ１１２の出力信号を反転して出力する。
【００３０】
セレクタ１２０は、リングオシレータ部１１０が形成するリング上に設けられている。その入力端子Ａは、外部入力信号（ＲＩ）の入力端子ＲＩに接続し、入力端子Ｂは、前に接続するＮＡＮＤ１１３の出力端子に接続している。どちらを選択するかは、選択信号入力端子ＳＥＬより入力する選択信号（ＳＥＬ）により決定される。図２の例では、選択信号（ＳＥＬ）がＬの場合、出力信号Ｘとして入力端子Ａから入力する外部入力信号（ＲＩ）が選択される。また、選択信号（ＳＥＬ）がＨの場合、出力信号（Ｘ）として入力端子Ｂから入力する前のＮＡＮＤ１１３の出力信号が選択される。
【００３１】
さらに、リングオシレータ部１１０の生成する発振信号は、ＮＡＮＤ１１３の出力端子と接続して、この信号を取り出す出力端子ＲＯ、およびＮＡＮＤ１１２の出力端子と分周器１３０を介して接続して、この信号を取り出す出力端子ＦＯ、から外部に取り出される。
【００３２】
なお、ブロック１００は、５つの入出力端子を介して、他のブロックなどの外部と入出力信号の交換を行なうことができる。入力端子として、他のブロックのリングオシレータ部が生成した発振信号などの外部入力信号（ＲＩ）を入力する入力端子ＲＩ、セレクタ１２０の選択制御を行なう選択信号（ＳＥＬ）を入力する選択信号入力端子ＳＥＬおよびリングオシレータ部１１０の発振信号の生成を制御する制御信号（ＣＴＬ）を入力する入力端子ＣＴＬがある。また、出力端子として、リングオシレータ部１１０の生成した発振信号を他のブロックなどに出力する出力端子ＲＯおよびリングオシレータ部１１０の生成した発振信号を測定器などに出力する出力端子ＦＯがある。
【００３３】
このような構成の動作速度測定回路の動作およびこれを用いた動作速度測定方法について説明する。
ブロック１００内のリングオシレータ部１１０は、選択信号（ＳＥＬ）によってブロック１００外からの外部入力信号（ＲＩ）を入力するか、自分自身でリングオシレータを構成するかを選択する。これにより、リングオシレータをブロック内で形成するかどうかが設定される。また、制御信号（ＣＴＬ）によってリングオシレータ部１１０による発振信号を生成するかどうかを制御する。これにより、試験時にのみリングオシレータ部１１０を動作させ、それ以外の場合には停止させておくことができる。
【００３４】
試験時、制御信号（ＣＴＬ）がＨになり、リングオシレータ部１１０による発振信号の生成が開始される。
選択信号（ＳＥＬ）にＨが設定されていた場合、ＮＡＮＤ１１１に前のＮＡＮＤ１１３の出力信号が入力し、ブロック１００内部でリングオシレータが構成される。ブロック１００内でリングオシレータを構成した場合の出力は、分周器１３０を通して、出力端子ＦＯから出力され、測定器などに接続される。出力端子ＦＯから取り出した信号の周波数を測定することにより、このブロック１００の動作速度を予測することができる。
【００３５】
また、選択信号（ＳＥＬ）がＬに設定されていた場合、ＮＡＮＤ１１１に外部入力信号（ＲＩ）が入力し、ブロック１００外部と繋いでリングオシレータが構成される。この場合、ブロック１００のリングオシレータ部１１０の出力は、出力端子ＲＯより出力し、他のブロックなどに繋ぐ。
【００３６】
試験が終了したら、制御信号（ＣＴＬ）をＬにし、リングオシレータ部１１０による発振を停止させる。
次に、このようなブロックから構成される半導体装置について説明する。図３は、本発明の実施の形態である半導体装置の回路図である。図２と同じものには同じ番号を付し、説明は省略する。
【００３７】
半導体装置は、動作速度測定回路を内蔵するブロックＡ（１００）、ブロックＢ（２００）、ブロックＣ（３００）、ブロックＤ（４００）、ブロックＥ（５００）およびブロックＦ（６００）と、各ブロックの出力端子ＦＯから出力される出力信号を選択して出力するセレクタ７１０と、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）に応じて制御信号（ＣＴＬ）を生成して各ブロックに供給するセレクタ７２０およびＡＮＤ７２１、７２２、７２３、７２４、７２５、７２６と、半導体装置全体でリングオシレータを構成する際に入力信号を制御するセレクタ７３１およびＮＡＮＤ７３２と、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）から各ブロックの選択信号（ＳＥＬ）を生成するＯＲ７４０と、から構成される。
【００３８】
ブロックＡ（１００）、ブロックＢ（２００）、ブロックＣ（３００）、ブロックＤ（４００）、ブロックＥ（５００）およびブロックＦ（６００）は、図２を用いて説明した動作速度測定回路を内蔵しており、制御信号（ＣＴＬ）に従って発振信号の生成を制御し、選択信号（ＳＥＬ）に応じてブロック内部または外部と接続してリングオシレータを構成する。外部と接続してリングオシレータを構成する場合は、外部からの入力信号を入力端子ＲＩより入力し、出力信号を出力端子ＲＯより出力する。また、ブロック内部でリングオシレータを構成した場合は、生成された発振信号は出力端子ＦＯより出力される。
【００３９】
セレクタ７１０は、各ブロックの出力信号および半導体装置全体で構成されたリングオシレータの出力信号を入力し、いずれかを選択して外部に出力する。図３の例では、ブロックＡ（１００）の出力信号は入力端子ｂ、ブロックＢ（２００）の出力信号は入力端子ｃ、ブロックＣ（３００）の出力信号は入力端子ｄ、ブロックＤ（４００）の出力信号は入力端子ｅ、ブロックＥ（５００）の出力信号は入力端子ｆ、ブロックＦ（６００）の出力信号は入力端子ｇ、半導体装置全体で構成されたリングオシレータの出力信号は入力端子ａに接続している。出力の選択は、各ブロックに供給される選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）に応じて決定される。
【００４０】
セレクタ７２０およびＡＮＤ７２１、７２２、７２３、７２４、７２５、７２６は、全体の制御信号（ＣＴＲＬ）と選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）に応じて各ブロックに供給する制御信号（ＣＴＬ）を生成し、各ブロックに供給する。制御信号（ＣＴＲＬ）がＬの場合、ＡＮＤ７２１，７２２、７２３、７２４、７２５、７２６は、Ｌを出力し、各ブロックはリングオシレータ部により発振信号の生成を一斉に停止する。
【００４１】
セレクタ７３１とＮＡＮＤ７３２は、半導体装置全体でリングオシレータを構成した場合の入力信号（Ｒｉｎ）を供給する。セレクタ７３１は、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）に応じて出力信号を選択する。
【００４２】
ＯＲ７４０は、各ブロックの選択信号（ＳＥＬ）として、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）がすべてＬの場合Ｌを出力し、それ以外の場合はＨを出力する。
【００４３】
ここで、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）と、セレクタ７１０、７２０、７３１の動作について説明する。図４は、本発明の実施の形態における選択信号とその動作モードの関係を示した図である。
【００４４】
選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）と、セレクタ７１０の出力信号（Ｙ）およびセレクタ７３１の出力信号（Ｚ）と、そのときの動作モードとが示されている。例えば、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｌ、Ｌ、Ｌ）の場合、半導体装置全体でリングオシレータが構成されるｘ６ＲＯＳＣモードとして動作し、セレクタ７１０およびセレクタ７３１は出力信号としてａ端子の入力信号を選択する。
【００４５】
また、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｌ、Ｌ、Ｈ）の場合、ブロックＡ（１００）内部でリングオシレータが構成されるＢｌｏｃｋＡ　ＲＯＳＣモードとして動作し、セレクタ７１０は出力信号としてブロックＡ（１００）の出力信号を入力するｂ端子の入力信号を選択する。同様に、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｌ、Ｈ、Ｌ）の場合、ブロックＢ（２００）内部でリングオシレータが構成され、セレクタ７１０は出力信号としてブロックＢ（２００）の出力信号を入力するｃ端子を選択する。選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｌ、Ｈ、Ｈ）の場合、ブロックＣ（３００）内部でリングオシレータが構成され、セレクタ７１０は出力信号としてブロックＣ（３００）の出力信号を入力するｄ端子を選択する。選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｈ、Ｌ、Ｌ）の場合、ブロックＤ（４００）内部でリングオシレータが構成され、セレクタ７１０は出力信号としてブロックＤ（４００）の出力信号を入力するｅ端子を選択する。選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｈ、Ｌ、Ｈ）の場合、ブロックＥ（５００）内部でリングオシレータが構成され、セレクタ７１０は出力信号としてブロックＥ（５００）の出力信号を入力するｆ端子を選択する。選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｈ、Ｈ、Ｌ）の場合、ブロックＦ（６００）内部でリングオシレータが構成され、セレクタ７１０は出力信号としてブロックＦ（６００）の出力信号を入力するｇ端子を選択する。
【００４６】
図３に戻って、このような半導体装置における動作およびその動作速度測定方法について説明する。まず、各ブロックでリングオシレータを構成する場合について、続いて半導体装置全体でリングオシレータを構成する場合について説明する。
【００４７】
各ブロックの動作は共通であるので、ブロックＡ（１００）の場合で説明する。ブロックＡ（１００）の動作速度測定試験が開始されると、制御信号（ＣＴＲＬ）がＨになるとともに、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｌ、Ｌ、Ｈ）になる。セレクタ７２０よりＡＮＤ７２１にＨが供給され、ＡＮＤ７２１の出力信号はＨになり、ブロックＡ（１００）に入力する制御信号（ＣＴＬ）がＨになる。また、ＯＲ７４０によって選択信号（ＳＥＬ）は、Ｈ（内部でリングオシレータを構成する）が生成され、供給される。これにより、ブロックＡ（１００）のリングオシレータ部は、内部でリングオシレータを構成し、回路の遅延時間に応じた発振信号の生成を開始する。セレクタ７１０は、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）に応じて、ｂ端子から入力するブロックＡ（１００）の出力信号を出力する。このようにしてブロックＡ（１００）内部で構成されたリングオシレータの生成する発振信号が外部に取り出される。この発振信号の周波数を測定することにより、ブロック（１００）の動作速度を予測することができる。ここで、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が、（Ｌ、Ｈ、Ｌ）の場合にはブロックＢ（２００）、（Ｌ、Ｈ、Ｈ）の場合にはブロックＣ（３００）、（Ｈ、Ｌ、Ｌ）の場合にはブロックＤ（４００）、（Ｈ、Ｌ、Ｈ）の場合にはブロックＥ（５００）、（Ｈ、Ｈ、Ｌ）の場合にはブロックＦ（６００）、がそれぞれ選択されて、上記の説明のブロックＡ（１００）と同様に内部でリングオシレータを構成して動作する。
【００４８】
半導体装置全体でリングオシレータを構成する場合、制御信号（ＣＴＲＬ）がＨになるとともに、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）が（Ｌ、Ｌ、Ｌ）になる。セレクタ７２０よりＡＮＤ７２１、７２２、７２３、７２４、７２５、７２６にＨが供給され、すべてのブロックに入力する制御信号（ＣＴＬ）がＨになる。また、ＯＲ７４０によって選択信号（ＳＥＬ）は、Ｌ（外部と繋いでリングオシレータを構成する）が生成され、供給される。これにより、ブロックＡ（１００）、ブロックＢ（２００）、ブロックＣ（３００）、ブロックＤ（４００）、ブロックＥ（５００）およびブロックＦ（６００）のリングオシレータ部は、入力端子ＲＩと出力端子ＲＯで接続し、１つのリングオシレータを構成し、半導体装置全体の遅延時間に応じた発振信号の生成を開始する。セレクタ７１０は、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）に応じて、ａ端子から入力する半導体装置全体で構成されるリングオシレータの出力信号を出力する。この発振信号の周波数を測定することにより、半導体装置全体の動作速度を予測することができる。
【００４９】
試験終了時、制御信号（ＣＴＲＬ）をＬにすることで、各ブロックのリングオシレータ部による発振信号の生成が停止する。
上記説明の回路を半導体チップに配置した一例を示す。図５は、半導体チップのイメージ図である。
【００５０】
半導体チップ８００には、図４で説明したような構成のブロックＡ（１０１）、ブロックＢ（２０１）、ブロックＣ（３０１）、ブロックＤ（４０１）、ブロックＥ（５０１）およびブロックＦ（６０１）が配置されている。これらのブロックは、入力端子ＲＩと出力端子ＲＯを介してリングオシレータを構成している。図５の例では、信号は、ブロックＡ（１０１）からブロックＤ（４０１）、ブロックＥ（５０１）、ブロックＦ（６０１）、ブロックＢ（２０１）、ブロックＣ（３０１）へと接続し、ブロックＡ（１０１）へ戻って、リングオシレータを形成している。リングオシレータの途中で、制御信号（ＣＴＲＬ）、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）、入力信号（Ｒｉｎ）を入力する入力端子と、リングオシレータの出力信号を出力する出力端子Ｆｏｕｔとに接続している。
【００５１】
試験時には、制御信号（ＣＴＲＬ）、選択信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）、入力信号（Ｒｉｎ）の設定を可変にすることにより、出力信号として、各ブロックの内部で形成されるリングオシレータ、あるいは半導体装置全体で構成されるリングオシレータの生成する発振信号を容易に取り出すことができる。出力端子Ｆｏｕｔより取り出された出力信号の周波数を測定することにより、各ブロックおよび半導体装置全体の動作速度を容易に予測することができる。さらに、リングオシレータにより生成される発振信号は、動作速度と高い相関性があるばかりでなく、配線の影響なども反映されるため、正確な動作速度を予測することが可能となる。
【００５２】
【発明の効果】
以上説明したように本発明の動作速度測定回路では、回路にインバータをリング状に接続したリングオシレータ部を内蔵したことにより、リングオシレータ部の生成する発振信号の周波数を測定することで回路の動作速度を予測することが可能となる。この回路の動作速度とリングオシレータ部の生成する信号の発振周波数とは、高い相関関係があり、かつ、配線の影響も反映されるため、高い精度で動作速度を予測することができる。
【００５３】
また、本発明の半導体装置では、半導体装置を構成する各ブロックに本発明の動作速度測定回路を内蔵しており、各動作速度測定回路の選択部の設定に応じて、ブロックごとあるいは半導体装置全体でリングオシレータを構成することができる。このため、個々のブロック、あるいは半導体装置全体の動作速度を高い精度で予測することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に適用される発明の概念図である。
【図２】本発明の実施の形態である動作速度測定回路の回路図である。
【図３】本発明の実施の形態である半導体装置の回路図である。
【図４】本発明の実施の形態における選択信号とその動作モードの関係を示した図である。
【図５】半導体チップのイメージ図である。
【符号の説明】
１・・・半導体集積回路、１０，２０，３０，４０，５０，６０・・・ブロック、１１，２１，３１，４１，６１・・・リングオシレータ部、１２，２２，３２，４２，６２・・・選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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