(57)【要約】【課題】アクチュエータ部に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図る。【解決手段】選択線７４から供給される駆動信号Ｓｓ（選択電圧）に基づいて、非選択時に信号線７６からのデータ信号Ｓｄの入力を禁止し、選択時に信号線７６からのデータ信号Ｓｄの入力を許可する論理ゲート９０と、選択時における論理ゲート９０の出力を保持し、制御電圧Ｖｃ１として出力するコンデンサＣ１と、該コンデンサＣ１からの制御電圧Ｖｃ１に基づいてアクチュエータ部２２を変位制御するための駆動電圧Ｖｄを発生する駆動電圧発生回路９４とを有する。【選択図】図８
2004133375.tif 000002
【特許請求の範囲】
【請求項１】
画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子を有する表示部と、
各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、
選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、
１つの選択線からの指示と１つの信号線からの信号に基づいて対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、
前記駆動回路は、
前記選択線から印加される選択電圧に基づいて、非選択時に前記信号線からの信号の入力を禁止し、選択時に前記信号線からの信号の入力を許可する論理ゲートと、
選択時における前記論理ゲートの出力を保持し、制御電圧とするコンデンサと、
前記制御電圧に基づいて前記容量性素子を変位制御するための駆動電圧を発生する駆動電圧発生回路とを有することを特徴とする表示装置。
【請求項２】
請求項１記載の表示装置において、
前記制御電圧と前記選択電圧として低ロジック電圧のバイナリ出力を適用することを特徴とする表示装置。
【請求項３】
請求項１又は２記載の表示装置において、
前記容量性素子は、一対の電極を有するコンデンサ構造を有し、
前記駆動電圧発生回路は、ゲートに前記制御電圧が印加され、ドレインに前記容量性素子の一方の電極が接続された薄膜トランジスタを有することを特徴とする表示装置。
【請求項４】
請求項１記載の表示装置において、
前記容量性素子は、一対の電極を有するコンデンサ構造を有し、
前記駆動電圧発生回路は、
共にゲートに前記制御電圧が印加される第１の薄膜トランジスタと第２の薄膜トランジスタとが直列に接続され、かつ、これら第１及び第２の薄膜トランジスタの共通接点に前記容量性素子の一方の電極が接続されたプッシュプル回路を有することを特徴とする表示装置。
【請求項５】
請求項４記載の表示装置において、
前記第１及び第２の薄膜トランジスタは、高電圧の電源と低電圧の電源間に直列に接続され、
これら第１及び第２の薄膜トランジスタのうち、高電圧の電源が接続される前記第２の薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造であることを特徴とする表示装置。
【請求項６】
請求項１記載の表示装置において、
前記駆動電圧発生回路は、ゲートに前記制御電圧が印加される第１の薄膜トランジスタと、該第１の薄膜トランジスタと電源との間に接続され、かつ、容量性素子への出力電流を制御する第２の薄膜トランジスタとを有することを特徴とする表示装置。
【請求項７】
請求項６記載の表示装置において、
前記第２の薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造であることを特徴とする表示装置。
【請求項８】
請求項７記載の表示装置において、
前記第２の薄膜トランジスタは、更に、ゲート端子とソース端子とが接続されていることを特徴とする表示装置。
【請求項９】
請求項１〜８のいずれか１項に記載の表示装置において、
前記論理ゲートが、アナログスイッチであることを特徴とする表示装置。
【請求項１０】
請求項１〜８のいずれか１項に記載の表示装置において、
前記論理ゲートが、トランスファゲートであることを特徴とする表示装置。
【請求項１１】
画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子と、
各画素に対してそれぞれ選択／非選択信号を供給する多数の選択線と、
選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、
１つの選択線からの指示と１つの信号線からの信号に基づいて対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、
前記駆動回路は、
ドレインに信号線からの信号が供給され、ゲートに前記選択線からの信号が供給され、前記容量性素子を変位制御するための駆動電圧を前記容量性素子に印加するトランジスタと、
前記トランジスタのゲートと前記選択線とを交流結合させ、非選択時における前記駆動電圧を一定に維持させるコンデンサと、
前記トランジスタのゲートと前記コンデンサとの接点と、前記トランジスタのソースとの間に接続された抵抗とを有することを特徴とする表示装置。
【請求項１２】
請求項３〜８又は１１のいずれか１項に記載の表示装置において、
前記トランジスタは、複数の小型トランジスタが配列されて構成され、
前記複数の小型トランジスタは、それぞれソースとドレインが共通化され、共通のゲート信号でスイッチング動作が行われる１つのモジュールとして構成されていることを特徴とする表示装置。
【請求項１３】
画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子と、
各画素に対してそれぞれリセット／選択／非選択信号を供給する多数の選択線と、
選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、
１つの選択線からの指示と１つの信号線からの信号に基づいて対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、
前記容量性素子は、一対の電極を有するコンデンサ構造を有し、かつ、前記一対の電極のうち、一方の電極に選択線が接続され、
前記駆動回路は、前記容量性素子の他方の電極と前記信号線との間に接続された２端子の非直線素子を有することを特徴とする表示装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の表示装置において、
少なくとも前記容量性素子が第１の基板上に形成され、
少なくとも前記駆動部が第２の基板上に形成され、
前記第１及び第２の基板が貼り合わされていることを特徴とする表示装置。
【請求項１５】
請求項１４記載の表示装置において、
前記第２の基板には、前記駆動部のほかに、前記選択線及び前記信号線が形成されていることを特徴とする表示装置。
【請求項１６】
請求項１４又は１５記載の表示装置において、
前記駆動部における駆動電圧発生回路が、オープンドレインの回路構成であって、前記駆動電圧発生回路の構成要素であるプルアップ抵抗が第１の基板に形成されていることを特徴とする表示装置。
【請求項１７】
画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子を有する表示部が第１の基板に形成され、
入力信号に基づいて対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部が第２の基板に形成され、
前記第１の基板及び第２の基板が貼り合わされ、
前記第２の基板には、１以上の通気孔が形成されていることを特徴とする表示装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の表示装置において、
前記表示部は、光源からの光が導入される光導波板を有し、入力される画像信号の属性に応じて前記光導波板に対する前記容量性素子の接触・離隔方向の変位動作を制御して、前記光導波板の所定部位の漏れ光を制御することにより、前記光導波板に前記画像信号に応じた映像を表示させる機能を有することを特徴とする表示装置。
【請求項１９】
請求項１〜１８のいずれか１項に記載の表示装置において、
前記容量性素子は、アクチュエータであることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子を有する表示部と、入力信号に基づいて対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備した表示装置に関する。
【０００２】
【従来の技術】
本出願人は、例えば特許文献１において、セラミック素子を用いた表示装置を提案している。この表示装置は、図４６に示すように、画素毎に配列されたアクチュエータ部２００を有し、各アクチュエータ部２００は、圧電／電歪層２０２と該圧電／電歪層２０２の上面及び下面にそれぞれ形成された上部電極２０４と下部電極２０６とを具備したアクチュエータ部本体２０８と、該アクチュエータ部本体２０８の下部に配設された振動部２１０と固定部２１２からなる基体２１４とを有して構成されている。アクチュエータ部本体２０８の下部電極２０６は、振動部２１０と接触して、振動部２１０により前記アクチュエータ部本体２０８が支持されている。
【０００３】
前記基体２１４は、振動部２１０及び固定部２１２が一体となってセラミックスにて構成され、更に、基体２１４には、前記振動部２１０が薄肉になるように凹部２１６が形成されている。
【０００４】
また、アクチュエータ部本体２０８の上部電極２０４には、光導波板２１８との接触面積を所定の大きさにするための変位伝達部２２０が接続されており、図４６の例では、前記変位伝達部２２０は、アクチュエータ部２００が静止している通常状態において、光導波板２１８に近接して配置され、励起状態において前記光導波板２１８の光の波長以下の距離で接触するように配置されている。
【０００５】
そして、前記光導波板２１８の例えば端部から光２２２を導入する。この場合、光導波板２１８の屈折率の大きさを調節することにより、全ての光２２２が光導波板２１８の前面及び背面において透過することなく内部で全反射する。この状態で、前記上部電極２０４及び下部電極２０６を通してアクチュエータ部２００に画像信号の属性に応じた電圧信号を選択的に印加して、該アクチュエータ部２００に通常状態による静止と励起状態による変位を行わせることにより、前記変位伝達部２２０の光導波板２１８への接触・離隔が制御され、これにより、前記光導波板２１８の所定部位の散乱光（漏れ光）２２４が制御されて、光導波板２１８に画像信号に応じた映像の表示がなされる。
【０００６】
この表示装置によれば、（１）消費電力を低減できる、（２）画面輝度を大きくすることができる、（３）カラー画面に適用した場合に、画素数を白黒画面の場合に比して増加させる必要がない、等の利点を有する。
【０００７】
上述のような表示装置の周辺回路においては、例えば図４７に示すように、多数の画素が配列された表示部２３０と、１つの行を構成する多数の画素（画素群）に対して共通とされた垂直選択線２３２が必要な行数分だけ導出された垂直シフト回路２３４と、１つの列を構成する多数の画素（画素群）に対して共通とされた信号線２３６が必要な列数分だけ導出された水平シフト回路２３８を有して構成されている。
【０００８】
そのため、水平シフト回路２３８から選択行の画素群に対して出力される表示情報（出力電圧）が非選択行に関する画素群にも印加されることになり、不必要な画素（アクチュエータ部）を駆動せざるを得ない。従って、不必要な消費電力が発生し、低消費電力化において不利になるおそれがある。
【０００９】
また、垂直走査期間内に全ての行について行選択を実施する場合、（垂直走査期間／必要な選択行数）だけの時間しか画素発光ができないため、高輝度化に不利になるおそれがある。
【００１０】
また、図４８に示すように、行単位に水平シフト回路２３８を設けることが考えられるが、回路構成が非常に複雑になるという問題がある。
【００１１】
そこで、本出願人は、上述の問題を解決するために、新規な表示装置を提案した（特許文献２参照）。
【００１２】
この表示装置３００は、図４９に示すように、駆動部上に形成された下部電極３０２ｂ、形状保持層３０４及び上部電極３０２ａによって構成されたアクチュエータ部３０６の近傍にスイッチング用の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）３０８が形成されて構成されている。
【００１３】
そして、アクチュエータ部３０６の上部電極３０２ａとＴＦＴ３０８のソース／ドレイン領域３１０とをコンタクト３１２を通じて電気的に接続し、選択線３１４とＴＦＴ３０８のゲート電極とをコンタクト３１６を通じて電気的に接続し、信号線３１８とＴＦＴ３０８のソース／ドレイン領域３２０とをコンタクト３２２を通じて電気的に接続する。
【００１４】
これにより、形状保持層３０４によるアクチュエータ部３０６を用いた表示装置３００の消費電力の低減化、高輝度化並びに配線形成の簡略化を図ることができる。
【００１５】
【特許文献１】
特開平７−２８７１７６号公報（段落［０００５］及び［０００９］）
【特許文献２】
国際公開第９８／５４６０９号パンフレット（図４）
【００１６】
【発明が解決しようとする課題】
しかしながら、アクチュエータ部３０６は、一対の電極を有するコンデンサ構造を有し、しかもその静電容量が大きいことから、高電圧・大電流駆動が必要となる。このことから、スイッチング素子としてＴＦＴ３０８を用いようとすると、ＴＦＴ３０８の耐圧・出力電流を大きくするために、ＴＦＴ３０８のサイズを大きくする必要がある。
【００１７】
従って、１画素当たりのアクチュエータ部３０６の面積が確保できない、もしくは画素の開口率が小さくなるという問題がある。
【００１８】
別途スイッチング素子をＩＣで設けた場合、画素数に相当するスイッチング素子を設けた駆動回路と、アクチュエータ部３０６が形成された基板（アクチュエータ基板）間で多数本の配線が必要になり、前記アクチュエータ基板での配線パターンの形成が困難になるという新たな問題が生じるおそれがある。
【００１９】
本発明はこのような課題を考慮してなされたものであり、アクチュエータなどの容量性素子に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる表示装置を提供することを目的とする。
【００２０】
また、本発明の他の目的は、容量性素子に対して駆動電圧を印加する回路として例えばＴＦＴを用いた場合にそのサイズを小さくすることができ、容量性素子の面積に対応したスペース内で、高耐圧・大出力電流のＴＦＴを形成することを可能とする表示装置を提供することにある。
【００２１】
また、本発明の他の目的は、容量性素子に対して駆動電圧を印加する回路による画素面積の減少がなく、画素の開口率を確保することができる表示装置を提供することにある。
【００２２】
【課題を解決するための手段】
本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子を有する表示部と、各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号（制御電圧）を供給する多数の信号線と、１つの選択線からの指示（選択電圧）と１つの信号線からの信号（制御電圧）に応じて、対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、前記駆動回路は、前記選択線から印加される選択電圧に基づいて、非選択時に前記信号線からの信号の入力を禁止し、選択時に前記信号線からの信号の入力を許可する論理ゲートと、選択時における前記論理ゲートの出力を保持し、制御電圧とするコンデンサと、前記制御電圧に基づいて前記容量性素子を変位制御するための駆動電圧を発生する駆動電圧発生回路とを有することを特徴とする。
【００２３】
これにより、まず、選択時においては、論理ゲートを通じて入力された信号線からの信号がコンデンサにて保持される。非選択時においては、前回の選択時における信号がそのままコンデンサにて保持される。コンデンサにて保持された信号は、制御電圧として後段の駆動電圧発生回路に印加される。
【００２４】
即ち、例えば１行目の画素群が選択されたとき、各信号線からの信号がこれら画素群についてのコンデンサにそれぞれ保持され、その後に非選択状態となった場合、各信号線からの信号は、論理ゲートにて入力が禁止されることから、コンデンサには供給されず、各コンデンサには、１行目の選択時における前記信号が保持されたままとなる。そして、次のフレーム（あるいはフィールド）にて再び１行目の画素群が選択されたときに、再び各信号線からの信号が論理ゲートを通じてコンデンサに供給され、それぞれ保持されることになる。
【００２５】
一方、駆動電圧発生回路は、コンデンサにて保持されている信号が制御電圧として印加され、該制御電圧に基づいて容量性素子を変位制御するための駆動電圧を発生する。従って、容量性素子は、選択時においては、信号線からの信号に応じた制御電圧に基づいて変位制御され、非選択時においては、前回の選択時における変位状態が保持されることになる。
【００２６】
上述の動作がフレーム（あるいはフィールド）単位に繰り返されることで、表示部に画像が表示されることになる。
【００２７】
このように、本発明では、駆動電圧発生回路は、コンデンサからの制御電圧に基づいて容量性素子を変位制御するための駆動電圧を発生する。コンデンサは、論理ゲートの出力を保持し、前記駆動電圧発生回路に対して前記制御電圧として印加する。
【００２８】
つまり、駆動電圧発生回路には、一般の論理回路に用いられている信号レベルが印加されることになる。この信号レベルとしては、例えば５ＶＴＴＬレベル、５ＶＣＭＯＳレベルといった５Ｖロジックレベルや３．３Ｖロジックレベル等の低ロジック電圧などがある。
【００２９】
従って、本発明においては、容量性素子に対して駆動電圧を印加する駆動電圧発生回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる。
【００３０】
また、上述の構成により、前記制御電圧と前記選択電圧として低ロジック電圧のバイナリ出力を適用することが可能となる。
【００３１】
そして、前記構成において、前記容量性素子は、一対の電極を有するコンデンサ構造を有し、前記駆動電圧発生回路は、ゲートに制御電圧が印加され、ドレインに前記容量性素子の一方の電極が接続された薄膜トランジスタを有するようにしてもよい。
【００３２】
この場合、薄膜トランジスタがＯＦＦの状態では、容量性素子の一方の電極に対してドレインに接続されている電源の高レベル電位が印加され、逆に、薄膜トランジスタがＯＮの状態では、ソースに接続されている電源の低レベル電位が印加される。前記薄膜トランジスタのＯＮ及びＯＦＦは、コンデンサに保持されている電圧（制御電圧）がゲートに印加されることで制御される。
【００３３】
つまり、前記薄膜トランジスタのゲートには、一般の論理回路に用いられている信号レベルが印加されることになることから、ゲート耐圧については、通常のスイッチング素子として使用されているＴＦＴと同様の規格で済む。従って、例えばゲートに５０Ｖ以上の電圧を印加するような高耐圧設計を施す必要がなくなり、薄膜トランジスタのサイズを、高耐圧設計に特化したものよりも小さくすることができる。これは、容量性素子の面積に対応したスペース内で、薄膜トランジスタを形成する上で有利となる。
【００３４】
また、前記構成において、前記容量性素子は、一対の電極を有するコンデンサ構造を有し、前記駆動電圧発生回路は、共にゲートに前記制御電圧が印加される第１の薄膜トランジスタと第２の薄膜トランジスタとが直列に接続され、かつ、これら第１及び第２の薄膜トランジスタの共通接点に前記容量性素子の一方の電極が接続されたプッシュプル回路を有するようにしてもよい。
【００３５】
この場合も、各薄膜トランジスタのゲートには、一般の論理回路に用いられている信号レベルが印加されることになることから、上述と同様に、各薄膜トランジスタのサイズを、高耐圧設計に特化したものよりも小さくすることができる。
【００３６】
特に、高電圧の電源と低電圧の電源間に直列に接続された前記第１及び第２の薄膜トランジスタのうち、高電圧の電源が接続される前記第２の薄膜トランジスタが、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造とすることが好ましい。
【００３７】
通常、プッシュプル回路は、高電圧の電源にソース端子を接続したｐチャネルの薄膜トランジスタと、低電圧の電源にソース端子を接続したｎチャネルの薄膜トランジスタとを直列接続し、共通のドレイン端子から出力を得るのが一般的である。この場合、ｐチャネルの薄膜トランジスタのゲートには、前記高電圧以上の電圧を印加する必要から保護回路を接続することが望ましい。しかし、この保護回路は、コンデンサやツェナーダイオードを有して構成されるため、回路構成が複雑になるおそれがある。
【００３８】
一方、上述の構成のように、前記第２の薄膜トランジスタが、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造とすれば、第２の薄膜トランジスタのゲート電圧を、半導体基板に印加されるバイアス電圧という独立した固定電圧に基づいて制御することができる。
【００３９】
そのため、第２の薄膜トランジスタのゲートには、前記高電圧とは関係なく、例えば一般の論理回路に用いられている信号レベルを用いることができる。これは、保護回路の省略化につながり、プッシュプル回路を用いた場合の回路構成の簡略化を有効に図ることができる。
【００４０】
また、第１及び第２の薄膜トランジスタを互いに異なる導電型チャネルで構成する必要はなく、例えば共にｎチャネルの薄膜トランジスタにて構成することも可能である。この場合、第２の薄膜トランジスタのゲートに対しては、インバータを介して制御電圧を印加すればよい。一般に、プッシュプル回路を用いた場合は、異なる導電型チャネルのトランジスタを混在させる必要があったが、上述のように同一の導電型チャネルのトランジスタだけでプッシュプル回路を構成することができるため、例えばＣｄＳｅ材料等のように、ｎチャネルしか形成できない材料にも十分に対応することができる。
【００４１】
もちろん、第２の薄膜トランジスタをｐチャネルの薄膜トランジスタで構成することもできる。この場合、第２の薄膜トランジスタのゲートには、インバータを介さずに直接制御電圧を印加することができるため、回路構成の簡単化を更に促進させることができる。
【００４２】
また、前記構成において、前記駆動電圧発生回路は、ゲートに前記制御電圧が印加される第１の薄膜トランジスタと、該第１の薄膜トランジスタと電源との間に接続され、かつ、容量性素子への出力電流を制御する第２の薄膜トランジスタとを有するようにしてもよい。つまり、第２の薄膜トランジスタをプルアップ抵抗として使用する。
【００４３】
この場合、前記第２の薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造であることが好ましい。これにより、第２の薄膜トランジスタのゲート電圧を、半導体基板に印加されたバイアス電圧という独立した固定電圧に基づいて制御することができることになる。
【００４４】
ここで、第２の薄膜トランジスタのゲート電圧をＶｇ、バイアス電圧をＶｓｇ、ドレイン電流を流すために必要な電圧（しきい値電圧）をＶｔとしたとき、第２の薄膜トランジスタとして例えばｎチャネルのデプレッション型ＦＥＴに適用した場合は、Ｖｇ−Ｖｓｇ＞Ｖｔが条件となり、例えばｐチャネルのエンハンスメント型ＦＥＴに適用した場合は、Ｖｇ−Ｖｓｇ＜Ｖｔが条件となる。これらの場合に、Ｖｇ＝Ｖｓｇ＝Ｖｓｓ（接地電圧）とすることで、新たに電源ラインを設ける必要がなく、設計並びにコスト的にも有利になる。
【００４５】
一方、第２の薄膜トランジスタとして例えばｐチャネルのデプレッション型ＦＥＴに適用した場合は、Ｖｇ−Ｖｓｇ＜Ｖｔが条件となり、ｎチャネルのエンハンスメント型ＦＥＴに適用した場合は、Ｖｇ−Ｖｓｇ＞Ｖｔが条件となる。これらの場合に、Ｖｇ＝Ｖｓｇ＝Ｖｄｄ（ロジック電圧）とすることで、新たに電源ラインを設ける必要がなく、設計並びにコスト的にも有利になる。
【００４６】
また、前記構成において、前記第２の薄膜トランジスタは、更に、ゲート端子とソース端子とが接続されていることが更に好ましい。
【００４７】
つまり、第１の薄膜トランジスタがＯＦＦの期間においては、第２の薄膜トランジスタのソース側の電圧が電源電圧レベルとなり、このソース側の電圧が第２の薄膜トランジスタのゲートに印加され、第２の薄膜トランジスタのドレイン電流は大きくなる。即ち、第２の薄膜トランジスタの抵抗値が低くなり、これに伴い、容量性素子のキャパシタンスと第２の薄膜トランジスタの抵抗によるＣＲ時定数が小さくなり、容量性素子の充電が高速に行われることになる。
【００４８】
一方、第１の薄膜トランジスタがＯＮの期間においては、第２の薄膜トランジスタのソース側の電圧が第１の薄膜トランジスタのソース電圧レベル（例えば接地電圧レベル）となり、この電圧が第２の薄膜トランジスタのゲートに印加され、第２の薄膜トランジスタのドレイン電流は小さくなる。即ち、第２の薄膜トランジスタの抵抗値が高くなり、第２の薄膜トランジスタは、プルアップ抵抗として機能することになる。この場合、第２の薄膜トランジスタでの電圧降下によって容量性素子の一方の電極の電位を第１の薄膜トランジスタのソース電位（例えば接地電位）にすることができる。つまり、第２の薄膜トランジスタに印加される電源電圧による消費電力を低く抑えることができる。
【００４９】
また、前記構成において、前記論理ゲートは、アナログスイッチであってもよい。この場合、論理ゲートを構成するトランジスタの数を低減することができるため、論理回路全体のサイズを小さくすることができ、論理ゲートを駆動電圧発生回路と共に薄膜トランジスタにて容量性素子の面積に対応したスペース内で形成する上で更に有利となる。
【００５０】
また、論理ゲートとしてトランスファゲートを採用するようにしてもよい。この場合、論理ゲートを１つのトランジスタにて構成することが可能となり、論理ゲートを駆動電圧発生回路と共に薄膜トランジスタにて容量性素子の面積に対応したスペース内で形成することができる。しかも、この構成で、駆動回路として薄膜トランジスタを用いた場合、１つの導電型（例えばｎチャネル）によるトランジスタの形成が可能となる。
【００５１】
通常、駆動電圧発生回路として、前記プッシュプル回路を用いると、薄膜トランジスタ形成領域を確保する上で有利であるが、ｐチャネルとｎチャネルという２つの導電型を必要とする。一方、１つの薄膜トランジスタ（ｎチャネル）と、そのドレインと電源との間に電圧降下用として形成する抵抗とで駆動電圧発生回路を構成すると、１つの導電型で済むが、薄膜抵抗が大きな面積を必要とし、薄膜トランジスタの形成領域を確保する面で不利である。
【００５２】
そこで、この抵抗としてデプレッション型の薄膜トランジスタを用いることで、すべてのトランジスタを１つの導電型（例えばｎチャネル）によって構成することが可能となり、例えばＣｄＳｅ材料等のように、ｎチャネルしか形成できない材料にも対応することができる。
【００５３】
また、本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子と、各画素に対してそれぞれ選択／非選択信号を供給する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、１つの選択線からの指示と１つの信号線からの信号に基づいて対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、前記駆動回路は、ドレインに信号線からの信号が供給され、ゲートに前記選択線からの信号が供給され、前記容量性素子を変位制御するための駆動電圧を前記容量性素子に印加するトランジスタと、前記トランジスタのゲートと前記選択線とを交流結合させ、非選択時における前記駆動電圧を一定に維持させるコンデンサと、前記トランジスタのゲートと前記コンデンサとの接点と、前記トランジスタのソースとの間に接続された抵抗とを有することを特徴とする。
【００５４】
まず、選択時においては、トランジスタがＯＮとなり、これによって、容量性素子には、信号線からの信号に基づく駆動電圧が印加される。非選択時においては、容量性素子に、前回の選択時における駆動電圧が印加された状態が維持されることになる。
【００５５】
特に、前記トランジスタのゲートと前記選択線とを交流結合するようにしたので、トランジスタのゲートと前記コンデンサとの接点と、前記トランジスタのソースとの間に抵抗を接続することで、ソースの電圧がゲートにも反映されることになる。従って、選択線に供給する電圧としては、トランジスタのソースにかかる電圧を考慮せずに、例えば低ロジック電圧のバイナリ出力を適用することができる。
【００５６】
しかも、トランジスタでのゲート耐圧は、低ロジック電圧を基準に考えればよいため、駆動回路系の小型化を図ることができる。これは、容量性素子の面積に対応したスペース内でトランジスタを形成する上で有利となる。
【００５７】
ところで、駆動電圧発生回路としてトランジスタ（薄膜トランジスタを含む）を用いた場合、トランジスタのチャネル長は耐圧を規定し、チャネル幅はドレイン電流を規定する。
【００５８】
そして、容量性素子は静電容量性であることから、高速に充放電するためには、大きいドレイン電流を確保することが重要となる。大きいドレイン電流を確保するためには、チャネル幅を大きくする必要が生じ、チャネル長に比べて、極端にチャネル幅が大きいトランジスタが必要となる。
【００５９】
これは、画素を構成する容量性素子の平面形状のアスペクト比が規定されていることを考慮すると、規定されたアスペクト比で限定されたスペースにトランジスタを形成する上で限界が生じることを示唆している。そこで、本発明では、前記トランジスタを、複数の小型トランジスタを配列して構成し、前記複数の小型トランジスタにおけるソースとドレインをそれぞれ共通化し、共通のゲート信号でスイッチング動作が行われるように１つのモジュールとして構成する。
【００６０】
即ち、チャネル幅の小さい小型トランジスタを複数配列して構成した１つのモジュールを前記駆動電圧発生回路のトランジスタとして構成する。これらの小型トランジスタは、ソースとドレインがそれぞれ共通化されたもので（ドレイン−ソースの電流路が並列）、共通のゲート信号で各々のトランジスタを駆動する。
【００６１】
このように構成することで、トランジスタを形成する場所のレイアウトに柔軟性を持たせることができる。
【００６２】
また、本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子と、各画素に対してそれぞれリセット／選択／非選択信号を供給する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、１つの選択線からの指示と１つの信号線からの信号に基づいて対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、前記容量性素子は、一対の電極を有するコンデンサ構造を有し、かつ、前記一対の電極のうち、一方の電極に選択線が接続され、前記駆動回路は、前記容量性素子の他方の電極と前記信号線との間に接続された２端子の非直線素子を有することを特徴とする。
【００６３】
この発明では、選択線からリセット／選択／非選択信号が出力され、この信号レベルがリセットのレベルに対応している場合に、各画素が例えば消光状態とされるリセットの概念が導入される。
【００６４】
また、選択線からのリセット／選択／非選択信号のレベル並びに信号線からの信号レベル（ＯＮ／ＯＦＦ）に応じて、リセット（ＯＦＦ）、選択（ＯＮ）、選択（ＯＦＦ）、非選択（ＯＮ）及び非選択（ＯＦＦ）の５つの動作が、ある規則性をもって行われることになる。
【００６５】
具体的には、選択線からのリセット／選択／非選択信号のレベルがリセットレベルであれば、選択中の行における各容量性素子には、リセットの状態に応じた駆動電圧が印加される。このとき、前記行における各画素は例えば消光状態とされる。
【００６６】
その後、上記行には、選択線から非選択レベルの信号が供給されると共に、信号線からＯＦＦレベルの信号が供給される。これにより、該行における各容量性素子には、非選択、かつ、ＯＦＦの状態に応じた駆動電圧が印加される。このとき、前記行における各画素は消光状態が維持される。
【００６７】
その後、上記行に選択線から選択レベルの信号が供給されたとき、画素によって、信号線からＯＦＦレベルの信号あるいはＯＮレベルの信号が供給される。
【００６８】
ＯＦＦレベルの信号が供給された容量性素子に関しては、選択、かつ、ＯＦＦの状態に応じた駆動電圧が印加される。このとき、当該画素は例えば消光状態が維持される。一方、ＯＮレベルの信号が供給された容量性素子に関しては、選択、かつ、ＯＮの状態に応じた駆動電圧が印加される。このとき、当該画素は例えば発光状態となる。
【００６９】
その後、上記行に選択線から非選択レベルの信号が供給されると、該行における容量性素子には前回の選択時における駆動電圧の印加が維持され、選択時にＯＮであった画素はその発光状態が維持され、選択時にＯＦＦであった画素はその消光状態が維持される。
【００７０】
その後、再び、上記行に選択線から選択レベルの信号が供給されたとき、画素によって、信号線からＯＦＦレベルの信号あるいはＯＮレベルの信号が供給されるが、前回の選択時におけるＯＮ又はＯＦＦが繰り返される場合は、該行における容量性素子には前回の選択時における駆動電圧の印加が維持される。
【００７１】
また、ある画素について、前回の非選択時にＯＦＦであった状態が次の選択時にＯＮとなった場合は、選択、かつ、ＯＮの状態に応じた駆動電圧が印加される。このとき、当該画素は例えば発光状態となる。
【００７２】
反対に、ある画素について、前回の非選択時にＯＮであった状態が次の選択時にＯＦＦにされる場合は、その選択の前段階で、少なくとも当該画素についてリセット及び非選択（ＯＦＦ）を経て選択（ＯＦＦ）に移行させなければならず、タイミング的にずれることになる。
【００７３】
そこで、（１）１フレーム毎に必ずリセットを行い、リセット、つまり、消光状態を始点として階調表現を行う、（２）階調に応じて、非選択（ＯＦＦ）から選択（ＯＮ）に移行するタイミングを制御し、一旦、選択（ＯＮ）で発光したらリセットまで発光を維持する、というように、フレーム単位でみると、消光状態の連続の後に続く発光状態の連続が、階調表現方法として毎フレーム行われることになる。
【００７４】
そして、上述の各発明において、少なくとも前記容量性素子を第１の基板上に形成し、少なくとも前記駆動部を第２の基板上に形成し、前記第１及び第２の基板を貼り合わさせることが好ましい。
【００７５】
これにより、画素の開口率に直接関わる容量性素子を、駆動回路の形成面積を考慮せずに配列形成することができ、駆動回路についても、容量性素子の形成面積を考慮せずに配列形成することができる。
【００７６】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置の製造コストの低廉化を図ることができるほか、表示装置の利用形態（設置される環境や使用目的等）に応じて様々な構成の表示装置を作製できることにつながる。
【００７７】
そして、前記第２の基板には、前記駆動部のほかに、前記選択線及び前記信号線を形成するようにしてもよい。容量性素子が形成された基板に選択線及び信号線を形成する場合は、容量性素子間の隙間を蛇行させながら配線する必要があり、配線設計の自由度が低くなることと、寄生インダクタンスや寄生抵抗の発生も懸念される。
【００７８】
しかし、前記選択線及び前記信号線を駆動部と共に第２の基板に形成することにより、容量性素子の配置に関係なく、自由に配線を形成することができることから、配線設計の自由度が向上すると共に、寄生インダクタンスや寄生抵抗の低減も期待できる。
【００７９】
また、前記駆動部における駆動電圧発生回路を、オープンドレインの回路構成とし、駆動電圧発生回路の構成要素であるプルアップ抵抗を第１の基板に形成するようにしてもよい。この場合、第２の基板に形成される薄膜トランジスタあるいはトランジスタの数を大幅に低減することができる。
【００８０】
しかも、第１の基板にプルアップ抵抗を設けることにより、プルアップ抵抗の抵抗値を容量性素子の静電容量に見合った抵抗値に調整する場合に、第２の基板に設けられる回路製作工程に関係なく行うことができる。従って、第２の基板への回路製作においては、個々にプルアップ抵抗のパターンを変更するなどの煩わしさがなくなり、容量性素子の静電容量に対して仕様を共通化した回路を製作することができ、設計並びにコスト的にも有利になる。
【００８１】
また、本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御する容量性素子を有する表示部が第１の基板に形成され、入力信号に基づいて対応する容量性素子を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部が第２の基板に形成され、前記第１の基板及び第２の基板が貼り合わされ、前記第２の基板は、１以上の通気孔が形成されていることを特徴とする。
【００８２】
これにより、容量性素子の耐久性及び表示装置の耐久性が著しく向上する。
【００８３】
即ち、容量性素子は、長時間の使用で、変位能力（ある所定電圧で達成されるべき変位量）が低下し、そのために表示が正しく行われなくなるおそれがある。この変位能力の低下は、水分の存在で加速されることが明らかになってきており、半導体やパッケージ技術において、水分によって様々な不良が発生することが一般に知られている。容量性素子の変位制御を用いた表示装置においても、電極−誘電体層間の剥離、誘電体内のクラック、電極のマイグレーションによる絶縁不良、あるいは断線、リーク電流の発生や発熱、電解・化合による内圧変化と形状変化等、種々の不具合が観察されている。
【００８４】
水分の影響による不良発生を低減させるために、真空封止や、不活性ガスや窒素雰囲気下で封止することも効果的な方法として一般に用いられる。通気孔を設ける方法は、これらの方法（真空封止や、不活性ガスや窒素雰囲気下で封止）を用いるのが困難な場合や、完全な封止を実現するのが困難な場合には、簡便に高い効果が得られる方法として有効に利用することができる。
【００８５】
水分は、構成材料に含有されていたり、構成材料の一部である樹脂材料に吸収されたり、製造工程において付着することによって、容量性素子近傍に存在する状態となる。
【００８６】
この状態で封止を実施すると、水分は閉空間に閉じ込められ、容量性素子近傍に常に存在することになる。
【００８７】
また、一般に樹脂材料は、水分を吸着して離さない特性が知られている。このような樹脂材料からなる封止材料や基板は、高湿度な環境におかれた場合、封止された内部空間に水分を浸透させる透湿性を持ち、一方、外界が低湿度化された場合には、封止材料や基板内部の水分を外界へ放出しにくい性質を持つものと考えられる。
【００８８】
その結果、内部空間は、高湿度に長時間保たれることとなり、容量性素子の劣化を促進する結果を招いている。更には、外界が結露しない温湿度変化であっても、内部に結露を生じる可能性もあり、その場合には、劣化を一層促進させることになる。
【００８９】
これに対して、通気孔を設けることで、内部空間の水分は外界へすばやく放出され、上述のように、容量性素子が長時間高湿度環境に曝されることが抑制される。更には、駆動によって容量性素子自体や周辺回路が発熱し、この環境温度により容量性素子近傍の温度が高くなることが水分の外界への放出を促進させ、容量性素子をより乾燥した状態にして劣化を抑制する効果がある。
【００９０】
そのほかに、水分の存在により電解や化合が起こり、気体が発生したり結合する場合においても、通気孔を形成することで、外界と内部空間との圧力差は生じない。これにより、内外の圧力差による形状変化、寸法変化及びそれに起因する不具合の発生も抑制できる。
【００９１】
通気孔は、１つの孔であっても、複数の孔であってもよい。また、基板に多孔質基板を使用することで、通気孔の働きを持たせてもよい。また、防塵等の目的で通気孔を透湿性フィルムやメッシュで覆っても構わない。通気孔の径は、通気の目的を達成しうる範囲で選択すればよい。
【００９２】
なお、表示部は、光源からの光が導入される光導波板を有し、入力される画像信号の属性に応じて前記光導波板に対する前記容量性素子の接触・離隔方向の変位動作を制御して、前記光導波板の所定部位の漏れ光を制御することにより、前記光導波板に前記画像信号に応じた映像を表示させる機能を有するようにしてもよい。
【００９３】
また、上述した容量性素子として、アクチュエータや液晶セルあるいはＰＤＰセルを用いることができる。
【００９４】
【発明の実施の形態】
以下、本発明に係る表示装置の実施の形態例について、図１〜図４５を参照しながら説明する。
【００９５】
本実施の形態に係る表示装置１０は、図１に示すように、表示装置１０としての表示面積を有する導光板１２の背面に、複数個の表示素子１４が配列されて構成されている。
【００９６】
表示素子１４は、図２に示すように、光源１６からの光１８が導入される光導波板２０と、該光導波板２０の背面に対向して設けられ、かつ多数の容量性素子２２が画素に対応してマトリクス状あるいは千鳥状に配列された表示部２４を有する。この実施の形態では、容量性素子２２をアクチュエータ部に適用した例である。従って、以下の説明では、容量性素子２２をアクチュエータ部２２と記す。
【００９７】
画素の配列構成は、図３に示すように２つのアクチュエータ部２２にて１つのドットを構成し、さらに、３つのドット（赤色ドット２６Ｒ、緑色ドット２６Ｇおよび青色ドット２６Ｂ）で１つの画素２８を構成する。また、図２の表示素子１４においては、画素２８の並びを水平方向に３２個（９６ドット）、垂直方向に３２個（３２ドット）としている。
【００９８】
そして、この表示装置１０は、図１に示すように、例えばＶＧＡの規格に準拠すべく、水平方向に６４０画素（１９２０ドット）が並び、垂直方向に４８０画素（４８０ドット）が並ぶように、導光板１２の背面に、表示素子１４を水平方向に２０個、垂直方向に１５個配列させるようにしている。
【００９９】
導光板１２は、ガラス板やアクリル板等の可視光領域での光透過率が大であって均一なものが使用され、各表示素子１４間は、ワイヤボンディングや半田付け、端面コネクタ、裏面コネクタ等で接続することにより相互間の信号供給が行えるようになっている。
【０１００】
なお、前記導光板１２と各表示素子１４の光導波板２０は、屈折率が類似したものが好ましく、導光板１２と光導波板２０とを貼り合わせる場合には、透明な接着剤や液体を用いてもよい。この接着剤や液体は、導光板１２や光導波板２０と同様に、可視光領域で均一で、高い透過率を有することが好ましく、また、屈折率も導光板１２や光導波板２０と近いものに設定することが、画面の明るさを確保する上で望ましい。
【０１０１】
ところで、各表示素子１４においては、図２に示すように、各アクチュエータ部２２上に、それぞれ画素構成体３０が積層されている。
【０１０２】
表示部２４は、例えばセラミックスにて構成されたアクチュエータ基板３２を有し、該アクチュエータ基板３２の各画素２８に応じた位置にアクチュエータ部２２が配設されている。前記アクチュエータ基板３２は、一主面が光導波板２０の背面に対向するように配置されており、該一主面は連続した面（面一）とされている。アクチュエータ基板３２の内部には、各画素２８に対応した位置にそれぞれ後述する振動部を形成するための空所３４が設けられている。各空所３４は、アクチュエータ基板３２の他端面に設けられた径の小さい貫通孔３６を通じて外部と連通されている。
【０１０３】
前記アクチュエータ基板３２のうち、空所３４の形成されている部分が薄肉とされ、それ以外の部分が厚肉とされている。薄肉の部分は、外部応力に対して振動を受けやすい構造となって振動部３８として機能し、空所３４以外の部分は厚肉とされて前記振動部３８を支持する固定部４０として機能するようになっている。
【０１０４】
つまり、アクチュエータ基板３２は、最下層である基板層３２Ａと中間層であるスペーサ層３２Ｂと最上層である薄板層３２Ｃの積層体であって、スペーサ層３２Ｂのうち、アクチュエータ部２２に対応する箇所に空所３４が形成された一体構造体として把握することができる。基板層３２Ａは、補強用基板として機能するほか、配線用の基板としても機能するようになっている。なお、前記アクチュエータ基板３２は、一体焼成であっても、後付けであってもよい。
【０１０５】
前記基板層３２Ａ、スペーサ層３２Ｂ及び薄板層３２Ｃの構成材料としては、例えば、安定化酸化ジルコニウム、部分安定化酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル及びムライト等の高耐熱性、高強度及び高靭性を兼ね備えるものが好適に採用される。なお、基板層３２Ａ、スペーサ層３２Ｂ及び薄板層３２Ｃは、全て同一材料としてもよく、それぞれ別の材料としてもよい。
【０１０６】
そして、前記薄板層３２Ｃの厚みとしては、アクチュエータ部２２を大きく変位させるために、通常５０μｍ以下とされ、好ましくは３〜２０μｍ程度とされる。
【０１０７】
スペーサ層３２Ｂは、アクチュエータ基板３２に空所３４を構成するものとして存在していればよく、その厚みは特に制限されるものではない。しかし一方で、空所３４の利用目的に応じてその厚みを決定してもよく、その中でもアクチュエータ部２２が機能する上で必要以上の厚みを有さず、例えば図４に示すように、薄い状態で構成されていることが好ましい。即ち、スペーサ層３２Ｂの厚みは、利用するアクチュエータ部２２の変位の大きさ程度であることが好ましい。
【０１０８】
このような構成により、薄肉の部分（振動部３８の部分）の撓みが、その撓み方向に近接する基板層３２Ａにより制限され、意図しない外力の印加に対して、前記薄肉部分の破壊を防止するという効果が得られる。なお、基板層３２Ａによる撓みの制限効果を利用して、アクチュエータ部２２の変位を特定値に安定させることも可能である。
【０１０９】
また、スペーサ層３２Ｂを薄くすることで、アクチュエータ基板３２自体の厚みが低減し、曲げ剛性を小さくすることができるため、例えばアクチュエータ基板３２を別体に接着・固定するにあたって、相手方（例えば光導波板２０）に対し、自分自身（この場合、アクチュエータ基板３２）の反り等が効果的に矯正され、接着・固定の信頼性の向上を図ることができる。
【０１１０】
加えて、アクチュエータ基板３２が全体として薄く構成されるため、アクチュエータ基板３２の製造にあたっての原材料使用量を低減することができ、製造コストの観点からも有利な構造である。従って、スペーサ層３２Ｂの具体的な厚みとしては、３〜５０μｍとすることが好ましく、中でも３〜２０μｍとすることが好ましい。
【０１１１】
一方、基板層３２Ａの厚みとしては、上述したスペーサ層３２Ｂを薄く構成することから、アクチュエータ基板３２全体の補強目的として、一般に５０μｍ以上、好ましくは８０〜３００μｍ程度とされる。
【０１１２】
ここで、アクチュエータ部２２と画素構成体３０の具体例を図５に基づいて説明する。なお、図５は、力に対して変形しない材料で構成されている桟４２と、光導波板２０との間に光遮蔽層４４を設けた場合を示す。
【０１１３】
まず、アクチュエータ部２２は、図５に示すように、前記振動部３８と固定部４０のほか、該振動部３８上に直接形成された圧電／電歪層４６と、該圧電／電歪層４６の上面と下面に形成された一対の電極４８（下部電極４８ａ及び上部電極４８ｂ）とを有する。
【０１１４】
一対の電極４８は、図５に示すように、圧電／電歪層４６に対して上下に形成した構造や片側だけに形成した構造でもよいし、圧電／電歪層４６の上部のみに一対の電極４８を形成するようにしてもよい。
【０１１５】
一対の電極４８を圧電／電歪層４６の上部のみに形成する場合、一対の電極４８の平面形状としては、多数のくし歯が相補的に対峙した形状のほか、特開平１０−７８５４９号公報にも示されているように、渦巻き状や多枝形状などを採用してもよい。
【０１１６】
ところで、図５に示すように、一対の電極４８として、圧電／電歪層４６の下面に下部電極４８ａを形成し、圧電／電歪層４６の上面に上部電極４８ｂを形成した場合においては、図２及び図５に示すように、アクチュエータ部２２を空所３４側に凸となるように一方向に屈曲変位させることも可能であり、その他、図６に示すように、アクチュエータ部２２を光導波板２０側に凸となるように、他方向に屈曲変位させることも可能である。なお、図６に示す例は、光遮蔽層４４（図２参照）を形成しない場合を示す。
【０１１７】
一方、画素構成体３０は、例えば図５に示すように、アクチュエータ部２２上に形成された白色散乱体５０と色フィルタ５２と透明層５４の積層体で構成される変位伝達部である。
【０１１８】
更に、前記積層体の他に、（１）前記白色散乱体５０の替わりに光反射層と絶縁層を積層して介在させた場合、（２）アクチュエータ部２２上に形成された画素構成体３０である変位伝達部を有色散乱体と透明層の積層体で構成した場合、（３）前記変位伝達部を透明層、有色散乱体、光反射層および絶縁層の積層体で構成した場合、等の組み合わせが考えられる。
【０１１９】
また、この表示素子１４においては、図２、図５及び図６に示すように、光導波板２０とアクチュエータ基板３２との間において、画素構成体３０以外の部分に形成された桟４２を有して構成され、図６の例では、桟４２の上面に直接光導波板２０が固着された場合を示している。桟４２の材質は、熱、圧力に対して変形しないものが好ましい。
【０１２０】
ここで、表示素子１４の動作を図２及び図５を参照しながら簡単に説明する。まず、下部電極４８ａを電位の基準点（例えば５０Ｖ）に取ると、上部電極４８ｂに例えば高レベルの駆動電圧（６０Ｖ）が印加された場合、上部電極４８ｂ及び下部電極４８ａ間に低レベル電圧（−１０Ｖ）がかかり、反対に、上部電極４８ｂに低レベルの駆動電圧（０Ｖ）が印加された場合、上部電極４８ｂ及び下部電極４８ａ間に高レベル電圧（５０Ｖ）がかかることになる。
【０１２１】
このような状態で、光導波板２０の例えば端部から光１８が導入される。この場合、画素構成体３０が光導波板２０に接触していない状態で、光導波板２０の屈折率の大きさを調節することにより、全ての光１８が光導波板２０の前面及び背面において透過することなく内部で全反射させるようにする。光導波板２０の屈折率ｎとしては、１．３〜１．８が望ましく、１．４〜１．７がより望ましい。
【０１２２】
この例においては、アクチュエータ部２２の自然状態において、画素構成体３０の端面が光導波板２０の背面に対して光１８の波長以下の距離で接触しているため、光１８は、画素構成体３０の表面で反射し、散乱光６２となる。この散乱光６２は、一部は再度光導波板２０の中で反射するが、散乱光６２の大部分は光導波板２０で反射されることなく、光導波板２０の前面（表面）を透過することになる。これによって、全てのアクチュエータ部２２がＯＮ状態となり、そのＯＮ状態が発光というかたちで具現され、しかも、その発光色は画素構成体３０に含まれる色フィルタ５２や白色散乱体５０の色に対応したものとなる。この場合、全てのアクチュエータ部２２に対応する画素がＯＮ状態となっているため、表示素子１４の画面からは白色が表示されることになる。
【０１２３】
また、更には、アクチュエータ部の上部電極に対して、先に例示した低レベル電圧（−１０Ｖ）が駆動電圧として印加されることにより、画素構成体３０の端面が光導波板２０の背面に対して押し付ける状態で接触し、より確実なＯＮ状態を作り出すことが可能となり、安定した表示が可能となる。
【０１２４】
この状態から、あるドット２６に対応するアクチュエータ部２２の上部電極４８ｂに高レベルの駆動電圧（６０Ｖ）が印加されると、当該アクチュエータ部２２が図２に示すように、空所３４側に凸となるように屈曲変位、即ち、下方に屈曲変位して、画素構成体３０の端面が光導波板２０から離隔し、当該アクチュエータ部２２に対応する画素がＯＦＦ状態となり、そのＯＦＦ状態が消光というかたちで具現される。
【０１２５】
つまり、この表示素子１４は、画素構成体３０の光導波板２０への接触の有無により、光導波板２０の前面における光の発光（漏れ光６２）の有無を制御することができる。
【０１２６】
そして、各表示素子１４は、図７に示すように、駆動部７０を有する。この駆動部７０は、表示部２４の各画素（アクチュエータ部２２）に対応して配列され、対応するアクチュエータ部２２を駆動制御する駆動回路７２と、多数の画素（アクチュエータ部２２）の行数に応じた本数の選択線７４と、多数の画素の列数に応じた本数の信号線７６とを有する。
【０１２７】
また、この駆動部７０は、選択線７４に選択的に駆動信号Ｓｓを供給して、１行単位にアクチュエータ部２２を順次選択する垂直シフト回路７８と、信号線７６にパラレルにデータ信号Ｓｄを出力して、前記垂直シフト回路７８にて選択された行（選択行）の各駆動回路７２にそれぞれデータ信号Ｓｄを供給する水平シフト回路８０と、入力される映像信号Ｓｖ及び同期信号Ｓｃに基づいて垂直シフト回路７８及び水平シフト回路８０を制御する信号制御回路８２とを有する。垂直シフト回路７８及び水平シフト回路８０には、電源部８４から電源電圧が供給される。
【０１２８】
そして、第１の実施の形態に係る駆動回路７２Ａは、図８に示すように、選択線７４から供給される駆動信号Ｓｓ（選択電圧）に基づいて、非選択時に信号線７６からのデータ信号Ｓｄの入力を禁止し、選択時に信号線７６からのデータ信号Ｓｄの入力を許可する論理ゲート９０と、選択時における論理ゲート９０の出力を保持し、制御電圧Ｖｃとして出力するコンデンサＣ１と、該コンデンサＣ１からの制御電圧Ｖｃ１に基づいてアクチュエータ部２２を変位制御するための駆動電圧Ｖｄを発生する駆動電圧発生回路９４とを有する。
【０１２９】
次に、第１の実施の形態に係る駆動回路７２Ａのいくつかの具体例について図９〜図３２を参照しながら説明する。
【０１３０】
まず、第１の具体例に係る駆動回路７２Ａａについて図９〜図１１を参照しながら説明する。この第１の具体例における駆動回路７２Ａａの論理ゲート９０は、１つのＮＡＮＤ回路１００と、１つのＮＯＲ回路１０２と、１つのインバータ１０４と、１つのｐチャネル型ＴＦＴ（ｐ−ＴＦＴ（Ｍ１））と、１つのｎチャネル型ＴＦＴ（ｎ−ＴＦＴ（Ｍ２））とを有する。
【０１３１】
ＮＡＮＤ回路１００は、一方の入力端子に信号線７６が接続され、他方の入力端子に選択線７４が接続されている。ＮＯＲ回路１０２は、一方の入力端子に信号線７６が接続され、他方の入力端子にインバータ１０４を介して選択線７４が接続されている。
【０１３２】
ｐ−ＴＦＴ（Ｍ１）のドレインとｎ−ＴＦＴ（Ｍ２）は共にドレインが共通に接続され、該接点１０６を通じて出力が取り出されるようになっている。なお、ｐ−ＴＦＴ（Ｍ１）のソースには電源電圧５Ｖが印加され、ｎ−ＴＦＴ（Ｍ２）のソースには電源電圧０Ｖが印加されている。
【０１３３】
前記接点１０６は抵抗Ｒ１を介してコンデンサＣ１の一方の端子に接続され、該コンデンサの他方の端子には電源電圧０Ｖが印加されている。
【０１３４】
駆動電圧発生回路９４は、チャネル幅の大きいＴＦＴ（パワーＴＦＴ（Ｍ３））を有する。該パワーＴＦＴ（Ｍ３）は、ゲートには、コンデンサＣ１の一方の端子が抵抗Ｒ２を介して接続され、ドレインには、プルアップ抵抗Ｒ３を通じて電源電圧６０Ｖが印加される。また、パワーＴＦＴ（Ｍ３）のドレインは、抵抗Ｒ４を介してアクチュエータ部２２における上部電極４８ｂに接続されている。
【０１３５】
そして、選択線７４に供給される駆動信号Ｓｓ（選択電圧）は、高レベルが５Ｖ、低レベルが０Ｖに設定され、信号線７６に供給されるデータ信号Ｓｄ（制御電圧）は、高レベルが５Ｖ、低レベルが０Ｖに設定されている。
【０１３６】
ここで、第１の具体例に係る駆動回路７２Ａａの動作について図１０及び図１１を参照しながら説明する。この第１の具体例では、各アクチュエータ部２２の下部電極４８ａに一定電位（例えば５０Ｖ）が印加されている場合を想定して説明する。また、図１１において、「１」は高レベル、「０」は低レベルを示す。
【０１３７】
まず、図１０の時点ｔ１において、選択線７４の駆動信号Ｓｓが高レベル、信号線７６のデータ信号Ｓｄが高レベルになると、論理ゲート９０のｐ−ＴＦＴ（Ｍ１）及びｎ−ＴＦＴ（Ｍ２）の各ゲートには、それぞれ低レベル電圧（０Ｖ）が印加されることから、該ｐ−ＴＦＴ（Ｍ１）はＯＮ、ｎ−ＴＦＴ（Ｍ２）はＯＦＦとなる。このとき、ｐ−ＴＦＴ（Ｍ１）のソースからコンデンサＣ１に向かって電流が流れ、これにより、コンデンサＣ１に電荷が蓄積され（充電）、高レベル電圧（５Ｖ）が保持されることになる。即ち、コンデンサＣ１の出力である制御電圧Ｖｃ１が高レベルとなり、これによって、パワーＴＦＴ（Ｍ３）がＯＮとなり、アクチュエータ部２２の上部電極４８ｂには、低レベルの駆動電圧Ｖｄ（０Ｖ）が印加される。その結果、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、高レベル電圧５０Ｖが印加されることになり、該アクチュエータ部２２は、下方に変位し、該アクチュエータ部２２に対応する画素は消光状態（ＯＦＦ）となる。
【０１３８】
その後、時点ｔ２において、選択線７４の駆動信号Ｓｓが低レベルになると、論理ゲート９０のｐ−ＴＦＴ（Ｍ１）及びｎ−ＴＦＴ（Ｍ２）の各ゲートには、それぞれ高レベル電圧（５Ｖ）及び低レベル電圧（０Ｖ）が印加されることから、該ｐ−ＴＦＴ（Ｍ１）及びｎ−ＴＦＴ（Ｍ２）は共にＯＦＦとなる。その結果、論理ゲート９０の出力インピーダンスが高くなり、コンデンサＣ１には高レベル電圧（５Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０１３９】
その後、時点ｔ３において、選択線７４の駆動信号Ｓｓが高レベル、信号線７６のデータ信号Ｓｄが低レベルになると、論理ゲート９０のｐ−ＴＦＴ（Ｍ１）及びｎ−ＴＦＴ（Ｍ２）の各ゲートには、それぞれ高レベル電圧（５Ｖ）が印加されることから、該ｐ−ＴＦＴ（Ｍ１）はＯＦＦ、ｎ−ＴＦＴ（Ｍ２）はＯＮとなる。このとき、コンデンサＣ１からｎ−ＴＦＴ（Ｍ２）のソースに向かって電流が流れ（放電）、コンデンサＣ１には低レベル電圧（０Ｖ）が保持されることになる。即ち、コンデンサＣ１の出力である制御電圧Ｖｃ１が低レベルとなり、これによって、パワーＴＦＴ（Ｍ３）がＯＦＦとなり、アクチュエータ部２２の上部電極４８ｂには、高レベルの駆動電圧Ｖｄ（６０Ｖ）が印加される。その結果、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、低レベル電圧−１０Ｖが印加されることになり、該アクチュエータ部２２は、上方に変位し、該アクチュエータ部２２に対応する画素は発光状態（ＯＮ）となる。
【０１４０】
その後、時点ｔ４において、選択線７４の駆動信号Ｓｓが低レベルになると、論理ゲート９０のｐ−ＴＦＴ（Ｍ１）及びｎ−ＴＦＴ（Ｍ２）の各ゲートには、それぞれ高レベル電圧（５Ｖ）及び低レベル電圧（０Ｖ）が印加されることから、該ｐ−ＴＦＴ（Ｍ１）及びｎ−ＴＦＴ（Ｍ２）は共にＯＦＦとなる。その結果、論理ゲート９０の出力インピーダンスが高くなり、コンデンサＣ１には低レベル電圧（０Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＮのままである。
【０１４１】
このように、この第１の具体例に係る駆動回路７２Ａａにおいては、パワーＴＦＴ（Ｍ３）は、コンデンサＣ１からの制御電圧Ｖｃ１に基づいてアクチュエータ部２２を変位制御するための駆動電圧Ｖｄを発生する。コンデンサＣ１は、論理ゲート９０の出力を保持し、パワーＴＦＴ（Ｍ３）に対して制御電圧Ｖｃ１として印加する。
【０１４２】
つまり、アクチュエータ部２２に対して駆動電圧Ｖｄを印加するパワーＴＦＴ（Ｍ３）を一般の論理回路に用いられている信号レベルにて動作させることができる。従って、パワーＴＦＴ（Ｍ３）のゲート耐圧については、通常のスイッチング素子として使用されているＴＦＴと同様の規格で済む。このことから、例えばゲートに５０Ｖ以上の電圧を印加するような高耐圧設計を施す必要がなくなり、パワーＴＦＴ（Ｍ３）のサイズを、高耐圧設計に特化したものよりも小さくすることができる。これは、駆動回路系の小型化につながり、アクチュエータ部２２の面積に対応したスペース内で、高耐圧・大出力電流のパワーＴＦＴ（Ｍ３）を形成することができる。
【０１４３】
次に、第２の具体例に係る駆動回路７２Ａｂについて図１２〜図１４を参照しながら説明する。この第２の具体例に係る駆動回路７２Ａｂは、上述した第１の具体例に係る駆動回路７２Ａａ（図９参照）とほぼ同様の構成を有するが、駆動電圧発生回路９４が以下の点で異なる。
【０１４４】
即ち、駆動電圧発生回路９４は、ｐチャネル型パワーＴＦＴ（ｐ−パワーＴＦＴ（Ｍ４））とｎチャネル型パワーＴＦＴ（ｎ−パワーＴＦＴ（Ｍ３））にて構成されたプッシュプル回路１１０を有する。ｐ−パワーＴＦＴ（Ｍ４）のドレインとｎ−パワーＴＦＴ（Ｍ３）は共にドレインが共通に接続され、該接点１１２を通じて出力が取り出されるようになっている。
【０１４５】
なお、ｐ−パワーＴＦＴ（Ｍ４）のソースには電源電圧６０Ｖが印加され、ｎ−パワーＴＦＴ（Ｍ３）のソースには電源電圧０Ｖが印加されている。また、ｐ−パワーＴＦＴ（Ｍ４）のソース−ゲート間にはツェナーダイオードＺＤ、抵抗Ｒ３及び結合容量Ｃ２からなる保護回路１１４が接続されている。
【０１４６】
ここで、第２の具体例に係る駆動回路７２Ａｂの動作について図１３及び図１４を参照しながら説明する。この図１４においても、「１」は高レベル、「０」は低レベルを示す。
【０１４７】
まず、図１３の時点ｔ１１において、選択線７４の駆動信号Ｓｓが高レベル、信号線７６のデータ信号Ｓｄが高レベルになると、上述したように、ｐ−ＴＦＴ（Ｍ１）はＯＮ、ｎ−ＴＦＴ（Ｍ２）はＯＦＦとなることから、コンデンサＣ１に高レベル電圧（５Ｖ）が保持されることになる。これによって、プッシュプル回路１１０のｐ−パワーＴＦＴ（Ｍ４）及びｎ−パワーＴＦＴ（Ｍ３）の各ゲートには、それぞれ高レベル電圧（５Ｖ）が印加されることから、該ｐ−パワーＴＦＴ（Ｍ４）はＯＦＦ、ｎ−パワーＴＦＴ（Ｍ３）はＯＮとなる。このとき、アクチュエータ部２２の上部電極４８ｂには、低レベルの駆動電圧Ｖｄ（０Ｖ）が印加される。その結果、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、高レベル電圧５０Ｖが印加されることになり、該アクチュエータ部２２は、下方に変位し、該アクチュエータ部２２に対応する画素は消光状態（ＯＦＦ）となる。
【０１４８】
その後、時点ｔ１２において、選択線７４の駆動信号Ｓｓが低レベルになると、ｐ−ＴＦＴ（Ｍ１）及びｎ−ＴＦＴ（Ｍ２）は共にＯＦＦとなる。その結果、コンデンサＣ１には高レベル電圧（５Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０１４９】
その後、時点ｔ１３において、選択線７４の駆動信号Ｓｓが高レベル、信号線７６のデータ信号Ｓｄが低レベルになると、ｐ−ＴＦＴ（Ｍ１）はＯＦＦ、ｎ−ＴＦＴ（Ｍ２）はＯＮとなることから、コンデンサＣ１には低レベル電圧（０Ｖ）が保持されることになる。これによって、プッシュプル回路１１０のｐ−パワーＴＦＴ（Ｍ４）及びｎ−パワーＴＦＴ（Ｍ３）の各ゲートには、それぞれ低レベル電圧（０Ｖ）が印加されることから、該ｐ−パワーＴＦＴ（Ｍ４）はＯＮ、ｎ−パワーＴＦＴ（Ｍ３）はＯＦＦとなる。このとき、アクチュエータ部２２の上部電極４８ｂには、高レベルの駆動電圧Ｖｄ（６０Ｖ）が印加される。その結果、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、低レベル電圧−１０Ｖが印加されることになり、該アクチュエータ部２２は、上方に変位し、該アクチュエータ部２２に対応する画素は発光状態（ＯＮ）となる。
【０１５０】
その後、時点ｔ１４において、選択線７４の駆動信号Ｓｓが低レベルになると、ｐ−ＴＦＴ（Ｍ１）及びｎ−ＴＦＴ（Ｍ２）は共にＯＦＦとなる。その結果、コンデンサＣ１には低レベル電圧（０Ｖ）が保持された状態となり、当該アクチュエータ部２２に対応する画素は依然ＯＮのままである。
【０１５１】
この第２の具体例に係る駆動回路７２Ａｂにおいても、アクチュエータ部２２に対して駆動電圧Ｖｄを印加するｐ−パワーＴＦＴ（Ｍ４）及びｎ−パワーＴＦＴ（Ｍ３）を一般の論理回路に用いられている信号レベルにて動作させることができる。
【０１５２】
次に、第３の具体例に係る駆動回路７２Ａｃについて図１５〜図１７を参照しながら説明する。この第３の具体例に係る駆動回路７２Ａｃは、上述した第２の具体例に係る駆動回路７２Ａｂ（図１２参照）とほぼ同様の構成を有するが、論理ゲート９０がアナログスイッチ１２０である点で異なる。
【０１５３】
このアナログスイッチ１２０は、ｎ−ＴＦＴとｐ−ＴＦＴの並列回路１２２とインバータ１２４を有して構成され、ｐ−ＴＦＴのゲートにインバータ１２４を介して選択線７４が接続され、ｎ−ＴＦＴのゲートに選択線７４が接続されている。また、並列回路１２２の入力が信号線７６に接続され、並列回路１２２の出力が抵抗Ｒ１を介してコンデンサＣ１の一方の端子に接続されている。
【０１５４】
ここで、第３の具体例に係る駆動回路７２Ａｃの動作について図１６及び図１７を参照しながら説明する。この図１７においても、「１」は高レベル、「０」は低レベルを示す。
【０１５５】
まず、図１６の時点ｔ２１において、選択線７４の駆動信号Ｓｓが高レベル、信号線７６のデータ信号Ｓｄが高レベルになると、アナログスイッチ１２０がＯＮ状態となって、信号線７６のデータ信号Ｓｄ（高レベル：５Ｖ）がコンデンサＣ１に保持されることになる。これによって、プッシュプル回路１１０のｐ−パワーＴＦＴ（Ｍ４）はＯＦＦ、ｎ−パワーＴＦＴ（Ｍ３）はＯＮとなり、アクチュエータ部２２の上部電極４８ｂには、低レベルの駆動電圧Ｖｄ（０Ｖ）が印加される。その結果、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、高レベル電圧５０Ｖが印加されることになり、該アクチュエータ部２２は下方に変位し、該アクチュエータ部２２に対応する画素は消光状態（ＯＦＦ）となる。
【０１５６】
その後、時点ｔ２２において、選択線７４の駆動信号Ｓｓが低レベルになると、アナログスイッチ１２０がＯＦＦとなるため、コンデンサＣ１には高レベル電圧（５Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０１５７】
その後、時点ｔ２３において、選択線７４の駆動信号Ｓｓが高レベル、信号線７６のデータ信号Ｓｄが低レベルになると、再びアナログスイッチ１２０がＯＮとなることから、コンデンサＣ１には今度は低レベル電圧（０Ｖ）が保持されることになる。これによって、プッシュプル回路１１０のｐ−パワーＴＦＴ（Ｍ４）はＯＮ、ｎ−パワーＴＦＴ（Ｍ３）はＯＦＦとなり、アクチュエータ部２２の上部電極４８ｂには、高レベルの駆動電圧Ｖｄ（６０Ｖ）が印加される。その結果、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、低レベル電圧−１０Ｖが印加されることになり、該アクチュエータ部２２は、上方に変位し、該アクチュエータ部２２に対応する画素は発光状態（ＯＮ）となる。
【０１５８】
その後、時点ｔ２４において、選択線７４の駆動信号Ｓｓが低レベルになると、アナログスイッチ１２０がＯＦＦとなるため、コンデンサＣ１には低レベル電圧（０Ｖ）が保持された状態となり、当該アクチュエータ部２２に対応する画素は依然ＯＮのままである。
【０１５９】
この第３の具体例に係る駆動回路７２Ａｃにおいても、アクチュエータ部２２に対して駆動電圧Ｖｄを印加するｐ−パワーＴＦＴ（Ｍ４）及びｎ−パワーＴＦＴ（Ｍ３）を一般の論理回路に用いられている信号レベルにて動作させることができる。
【０１６０】
特に、この第３の具体例に係る駆動回路７２Ａｃでは、論理ゲート９０としてアナログスイッチ１２０を用いたので、ＴＦＴの数を減らすことができる。即ち、第１の具体例に係る駆動回路７２Ａａ（図９参照）や第２の具体例に係る駆動回路７２Ａｂ（図１２参照）においては、論理ゲート９０として、それぞれ４つのＴＦＴを必要とするＮＡＮＤ回路１００及びＮＯＲ回路１０２と、２つのＴＦＴを必要とするインバータ１０４と、１つのｐ−ＴＦＴ（Ｍ１）と、１つのｎ−ＴＦＴ（Ｍ２）とを有し、合計で１２個のＴＦＴを必要とする。
【０１６１】
しかし、この第３の具体例では、論理ゲート９０を４つのＴＦＴで構成されるアナログスイッチ１２０としたので、大幅にＴＦＴの数を減らすことができる。これは、回路形成面積の縮小化を有効に図れることにつながる。
【０１６２】
次に、第４の具体例に係る駆動回路７２Ａｄについて図１８を参照しながら説明する。この第４の具体例に係る駆動回路７２Ａｄは、上述した第１の具体例に係る駆動回路７２Ａａ（図９参照）とほぼ同様の構成を有するが、論理ゲート９０が、第３の具体例に係る駆動回路７２Ａｃ（図１５参照）にて示したアナログスイッチ１２０である点で異なる。
【０１６３】
この第４の具体例に係る駆動回路７２Ａｄにおいては、駆動電圧発生回路９４として１つのパワーＴＦＴ（Ｍ３）を使用した回路を用いていることと、論理ゲート９０としてアナログスイッチ１２０を用いていることから、上述した第３の具体例の場合よりも、ＴＦＴの数を低減することができる。
【０１６４】
そして、上述の第１〜第４の具体例に係る駆動回路７２Ａａ〜７２Ａｄを用いて表示部２４の各アクチュエータ部２２を駆動する場合は、１フレーム期間において、全ての行を順次選択し、それぞれ選択された行に関する画素群に対して、信号線７６を通じてパラレルにデータ信号Ｓｄを出力することにより、光導波板２０の表面に画像を映し出すことができる。
【０１６５】
例えば、１列目の画素についてみたとき、図１９及び図２０に示すように、水平同期に合わせて１行目、２行目、・・・ｎ行目が順次選択されるように、各選択線７４から順番に高レベルのパルス信号（駆動信号Ｓｓ）を出力し、併せて信号線７６から１行目、２行目、・・・ｎ行目についてのデータ信号Ｓｄを出力する。なお、図２０は、図１９における駆動パターンを実現させるためのデータ信号Ｓｄ及び駆動信号Ｓｓの波形と、それによる駆動電圧Ｖｄの波形を示し、特に、１行目〜３行目の挙動について示している。
【０１６６】
また、図１９では、１フレーム目において、１行１列の画素がＯＮ、２行１列の画素がＯＦＦ、３行１列の画素がＯＦＦ、４行１列の画素がＯＮ、ｎ行１列の画素がＯＦＦとされ、２フレーム目において、１行１列の画素がＯＦＦ、２行１列の画素がＯＮ、３行１列の画素がＯＦＦ、４行１列の画素がＯＦＦ、ｎ行１列の画素がＯＮとされている例を示している。
【０１６７】
ここで、駆動部７０の実装について説明する。駆動部７０を表示素子１４に実装する場合、アクチュエータ部２２が形成されたアクチュエータ基板３２のアクチュエータ部２２の形成面に実装することが考えられる。しかし、この場合、画素の開口率に直接関わるアクチュエータ部２２の面積を十分に確保できなくなるおそれがある。一方、アクチュエータ基板３２のうち、アクチュエータ部２２が形成されていない面に実装する場合、実装スペースの確保が困難であるだけでなく、工程が複雑になり、アクチュエータ基板３２の歩留まりの低下を招くおそれがある。
【０１６８】
そこで、本実施の形態では、図２１に示すように、多数の画素に応じて配列されたアクチュエータ部２２をアクチュエータ基板３２に形成し、駆動部７０を別の回路基板１３０に形成し、光導波板２０とアクチュエータ基板３２とを貼り合わせ、更に、アクチュエータ基板３２の裏面に回路基板１３０を貼り合わせる。
【０１６９】
具体的には、図２２に示すように、一主面に多数のアクチュエータ部２２（図示せず）が配列形成されたアクチュエータ基板３２のほかに、一主面に駆動回路７２（形成範囲を破線で示す）が配列形成された回路基板１３０を用意する。アクチュエータ基板３２の一主面から他主面につながるスルーホール６６（図５参照）を各アクチュエータ部２２に対応して多数設け、該スルーホール６６におけるアクチュエータ基板３２の他主面側に電極パッド１３２を形成する。即ち、これら電極パッド１３２は、一主面に設けられたアクチュエータ部２２に対応した位置に設けられることになる。
【０１７０】
一方、回路基板１３０は、アクチュエータ基板３２の裏面に貼り合わせたときに、各電極パッド１３２に対応した位置にそれぞれ駆動回路７２の出力パッド１３４が形成されている。これら電極パッド１３２と出力パッド１３４との電気的接続によって、回路基板１３０における各駆動回路７２とアクチュエータ基板３２における各アクチュエータ部２２とが電気的に接続されることになる。
【０１７１】
これらアクチュエータ基板３２と回路基板１３０との貼り合わせは、アクチュエータ基板３２の裏面（多数の電極パッド１３２が形成された面）と回路基板１３０の一主面とを互いに合わせ、アクチュエータ基板３２における電極パッド１３２と回路基板１３０における出力パッド１３４とを例えば半田や導電性樹脂などで貼り合わせる。この貼り合わせによって、アクチュエータ部２２の一方の電極（例えば上部電極４８ｂ）と駆動回路７２の出力とが電気的に接続されることになる。
【０１７２】
このような構成により、画素の開口率に直接関わるアクチュエータ部２２を、駆動回路７２の形成面積を考慮せずに配列形成することができ、駆動回路７２についても、アクチュエータ部２２の形成面積を考慮せずに配列形成することができる。
【０１７３】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路７２のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置１０の製造コストの低廉化を図ることができるほか、表示装置１０の利用形態（設置される環境や使用目的等）に応じて様々な構成の表示装置１０を作製できることにつながる。
【０１７４】
更に、この実施の形態では、図２２に示すように、回路基板１３０の一主面に、駆動回路７２のほかに、選択線７４及び信号線７６を形成するようにしている。アクチュエータ部２２が形成されたアクチュエータ基板３２に選択線７４及び信号線７６を形成する場合は、アクチュエータ部２２間の隙間を蛇行させながら配線する必要があり、配線設計の自由度が低くなることと、寄生インダクタンスや寄生抵抗の発生も懸念される。
【０１７５】
しかし、本実施の形態のように、選択線７４及び信号線７６を駆動回路７２と共に回路基板１３０に形成することにより、アクチュエータ部２２の配置に関係なく、自由に配線形成することができることから、配線設計の自由度が向上すると共に、寄生インダクタンスや寄生抵抗の低減も期待できる。
【０１７６】
回路基板１３０の構成材料としては、セラミックス、ガラス、プラスチック（板状もしくはフィルム状）等を用いることができる。例えばガラスについては、高耐熱性であることと、表面の欠陥が少ないあるいは小さいことが好ましい。市販のものでは、コーニング社製のＥａｇｌｅ２０００、Ｃｏｄｅ１７３７、日本板硝子社製のＮＡ３５、旭硝子社製のＡＮ６３５を使用することができる。
【０１７７】
また、プラスチックを用いる場合は、軽量、堅牢、柔軟で、製造コスト的にも有利なロール・ツー・ロール方式に適用できるという利点がある。しかし、耐熱性で問題があるため、低温でＴＦＴを製造することが好ましい。
【０１７８】
一方、選択線７４への駆動信号Ｓｓの供給や、信号線７６へのデータ信号Ｓｄの供給、並びに論理ゲート９０への電源供給として、図２１に示すように、低圧ロジックＩＣ１３６を用いることができる。この場合、回路基板１３０の一主面に形成された駆動部７０から多数の配線を回路基板１３０の外部へと引き出す必要があるが、この方法として、図２３に示すように、アクチュエータ部２２と回路基板１３０との貼り合わせ部分から例えばＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）１３８を介して直接ＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）やＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）などのケーブル１４０を通じて低圧ロジックＩＣ１３６（図２１参照）に接続する方法が考えられる。
【０１７９】
しかし、この方法の場合、ケーブル１４０を引き回すスペースが必要になることから、図１のように多数の表示素子１４を配列させて大型の表示装置１０を構成した場合に、表示素子１４間の接合部の隙間が大きくなるという問題が生じる。
【０１８０】
そこで、本実施の形態では、回路基板１３０としてガラスを用いる場合、図２４に示すように、回路基板１３０の一主面から端面及び裏面にかけて配線パターン１４２を印刷し（端面印刷）、回路基板１３０の裏面において、ＡＣＦ１３８及びケーブル１４０を通じて低圧ロジックＩＣ１３６（図２１参照）に接続する。
【０１８１】
回路基板１３０としてプラスチックあるいはセラミックスを用いる場合は、図２２に示すように、回路基板１３０に、それぞれ駆動回路７２に対応してスルーホール１４４を形成し、各スルーホール１４４から配線を引き出すようにすればよい。
【０１８２】
これらの方法においては、表示素子１４間の接合部の隙間を限りなく小さくすることができ、大型の表示装置１０を構成した場合に、各表示素子１４の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【０１８３】
次に、第５の具体例に係る駆動回路７２Ａｅについて図２５を参照しながら説明する。この第５の具体例に係る駆動回路７２Ａｅは、上述した第１の具体例に係る駆動回路７２Ａａ（図９参照）とほぼ同様の構成を有するが、論理ゲート９０がトランスファゲート１５０である点と、駆動電圧発生回路９４において、パワーＴＦＴ（Ｍ３）のドレインと電源との間に接続される電圧降下用の抵抗の代わりに、デプレッション型のｎ−ＴＦＴ（Ｍ５）を接続している点で異なる。パワーＴＦＴ（Ｍ３）は、エンハンスメント型のｎ−ＴＦＴである。
【０１８４】
また、パワーＴＦＴ（Ｍ５）は、ソース端子と分離し、かつ、半導体基板に対するバイアス端子を有する４端子構造としている。そのため、パワーＴＦＴ（Ｍ５）のゲート電圧を、半導体基板に印加されたバイアス電圧Ｖｓｇという固定電圧に基づいて制御することが可能となる。更に、パワーＴＦＴ（Ｍ５）は、ゲート端子とソース端子とが接続されている。なお、前記バイアス電圧Ｖｓｇは接地電圧Ｖｓｓに設定している。
【０１８５】
一方、トランスファゲート１５０は、ゲートに選択線７４が接続され、入力に信号線７６が接続され、出力に抵抗Ｒ１を介してコンデンサＣ１の一方の端子が接続された例えばｎ−ＴＦＴ（Ｍ６）にて構成されている。図２５に示されている抵抗Ｒ１及びＲ２は必ずしも接続する必要はない。また、コンデンサＣ１についてもパワーＴＦＴ（Ｍ３）のゲート−ソース間のキャパシタＣｇｓにて代用することができる。
【０１８６】
なお、パワーＴＦＴ（Ｍ３）のドレインとアクチュエータ部２２の上部電極４８ｂ間には抵抗Ｒ４が接続されるが、この例では、前記ドレインと抵抗Ｒ４とを電極パッド１３２及び出力パッド１３４（図２２参照）を介して接続するようにしている。
【０１８７】
ここで、この第５の具体例に係る駆動回路７２Ａｅの動作について説明する。まず、パワーＴＦＴ（Ｍ３）がＯＦＦの期間においては、パワーＴＦＴ（Ｍ５）のソース側の電圧が電源電圧レベル（６０Ｖ）となり、この電圧がパワーＴＦＴ（Ｍ５）のゲートに印加され、パワーＴＦＴ（Ｍ５）のドレイン電流Ｉｄは大きくなる。即ち、パワーＴＦＴ（Ｍ５）のドレイン−ソース間における抵抗Ｒｄｓ（以下、単にパワーＴＦＴ（Ｍ５）の抵抗Ｒｄｓと記す）の値が低くなり、これに伴い、アクチュエータ部２２のキャパシタンスとパワーＴＦＴ（Ｍ５）の抵抗ＲｄｓによるＣＲ時定数が小さくなり、アクチュエータ部２２への充電が高速に行われることになる。
【０１８８】
一方、パワーＴＦＴ（Ｍ３）がＯＮの期間においては、パワーＴＦＴ（Ｍ５）のソース側の電圧がパワーＴＦＴ（Ｍ３）のソース電圧レベル（例えば０Ｖ）となり、この電圧がパワーＴＦＴ（Ｍ５）のゲートに印加され、パワーＴＦＴ（Ｍ５）のドレイン電流Ｉｄは小さくなる。即ち、パワーＴＦＴ（Ｍ５）の抵抗Ｒｄｓの値が高くなり、パワーＴＦＴ（Ｍ５）は、プルアップ抵抗として機能することになる。この場合、パワーＴＦＴ（Ｍ５）での電圧降下によってアクチュエータ部２２の上部電極４８ｂの電位ＶｄをパワーＴＦＴ（Ｍ３）のソース電位（例えば０Ｖ）にすることができる。つまり、パワーＴＦＴ（Ｍ５）に印加される電源電圧（６０Ｖ）による消費電力を低く抑えることができる。
【０１８９】
また、通常、駆動電圧発生回路９４として、第２の具体例に係る駆動回路７２Ａｂ（図１２参照）のように、プッシュプル回路１１０を用いると、パワーＴＦＴ（Ｍ３）の形成領域を確保する上で有利であるが、ｐチャネルとｎチャネルという２つの導電型を必要とする。一方、１つのパワーＴＦＴ（Ｍ３）と、そのドレインと電源との間に電圧降下用として形成する抵抗Ｒ３（図９参照）とで駆動電圧発生回路９４を構成すると、１つの導電型で済むが、抵抗Ｒ３を構成する薄膜抵抗が大きな面積を必要とすることから、パワーＴＦＴ（Ｍ３）の形成領域確保の面で不利である。
【０１９０】
そこで、この第５の具体例に係る駆動回路７２Ａｅでは、前記抵抗Ｒ３としてデプレッション型のｎ−パワーＴＦＴ（Ｍ５）を用いることにより、すべてのＴＦＴを１つの導電型（例えばｎチャネル）によって構成することが可能となり、例えばＣｄＳｅ材料等のように、ｎチャネルしか形成できない材料にも対応することができる。
【０１９１】
しかも、この第５の具体例に係る駆動回路７２Ａｅでは、論理ゲート９０を１つのｎ−ＴＦＴ（Ｍ６）で構成されるトランスファゲート１５０としたので、大幅にＴＦＴの数を減らすことができる。
【０１９２】
次に、上述の第５の具体例に係る駆動回路７２Ａｅのいくつかの変形例について図２６Ａ〜図２９Ｂを参照しながら説明する。図２６Ａ、図２７Ａ、図２８Ａ及び図２９Ａは簡単化のために、駆動電圧発生回路９４の部分のみを示す。そして、これらの変形例は、いずれもパワーＴＦＴ（Ｍ５）のゲートに固定電圧を印加するタイプとなっている。
【０１９３】
まず、第１の変形例に係る駆動回路７２Ａｅ１は、図２６Ａに示すように、パワーＴＦＴ（Ｍ５）としてｎチャネルのデプレッション型ＦＥＴを適用した場合を示す。この第１の変形例において、パワーＴＦＴ（Ｍ５）のゲート電圧をＶｇ、半導体基板のバイアス電圧をＶｓｇ、ドレイン電流を流すために必要な電圧（しきい値電圧）をＶｔとしたとき、図２６Ｂの入出力特性から、パワーＴＦＴ（Ｍ５）をプルアップ抵抗として利用する場合は、Ｖｇ−Ｖｓｇ＞Ｖｔ（負電圧）が条件となる。従って、ゲート電圧Ｖｇを大きくすると、パワーＴＦＴ（Ｍ５）の抵抗Ｒｄｓが小さくなる。
【０１９４】
この第１の変形例においては、ゲート電圧Ｖｇ＝バイアス電圧Ｖｓｇ＝Ｖｓｓ（接地電圧）とすることで、新たに電源ラインを設ける必要がなく、設計並びにコスト的にも有利になる。
【０１９５】
次に、第２の変形例に係る駆動回路７２Ａｅ２は、図２７Ａに示すように、パワーＴＦＴ（Ｍ５）としてｐチャネルのデプレッション型ＦＥＴを適用した場合を示す。図２７Ｂの入出力特性から、パワーＴＦＴ（Ｍ５）をプルアップ抵抗として利用する場合は、Ｖｇ−Ｖｓｇ＜Ｖｔ（正電圧）が条件となる。従って、ゲート電圧Ｖｇを小さくすると、パワーＴＦＴ（Ｍ５）の抵抗Ｒｄｓが小さくなる。この場合、ゲート電圧Ｖｇ＝バイアス電圧Ｖｓｇ＝Ｖｄｄ（高レベルのロジック電圧）とすることで、新たに電源ラインを設ける必要がなくなる。
【０１９６】
次に、第３の変形例に係る駆動回路７２Ａｅ３は、図２８Ａに示すように、パワーＴＦＴ（Ｍ５）としてｎチャネルのエンハンスメント型ＦＥＴを適用した場合を示す。図２８Ｂの入出力特性から、パワーＴＦＴ（Ｍ５）をプルアップ抵抗として利用する場合は、Ｖｇ−Ｖｓｇ＞Ｖｔ（正電圧）が条件となる。従って、ゲート電圧Ｖｇを大きくすると、パワーＴＦＴ（Ｍ５）の抵抗Ｒｄｓが小さくなる。この場合、ゲート電圧Ｖｇ＝Ｖｄｄ、バイアス電圧Ｖｓｇ＝Ｖｓｓとすることで、新たに電源ラインを設ける必要がなくなる。
【０１９７】
次に、第４の変形例に係る駆動回路７２Ａｅ４は、図２９Ａに示すように、パワーＴＦＴ（Ｍ５）としてｐチャネルのエンハンスメント型ＦＥＴを適用した場合を示す。図２９Ｂの入出力特性から、パワーＴＦＴ（Ｍ５）をプルアップ抵抗として利用する場合は、Ｖｇ−Ｖｓｇ＜Ｖｔ（負電圧）が条件となる。従って、ゲート電圧Ｖｇを小さくすると、パワーＴＦＴ（Ｍ５）の抵抗Ｒｄｓが小さくなる。この場合、ゲート電圧Ｖｇ＝Ｖｓｓ、バイアス電圧Ｖｓｇ＝Ｖｄｄとすることで、新たに電源ラインを設ける必要がなくなる。
【０１９８】
次に、第６の具体例に係る駆動回路７２Ａｆについて図３０を参照しながら説明する。
【０１９９】
この第６の具体例に係る駆動回路７２Ａｆは、図３０に示すように、上述した第５の具体例に係る駆動回路７２Ａｅ（図２５参照）とほぼ同様の構成を有するが、駆動電圧発生回路９４が以下の点で異なる。
【０２００】
即ち、駆動電圧発生回路９４は、共にゲートに制御電圧Ｖｃ１が印加される２つのパワーＴＦＴ（Ｍ３）及び（Ｍ５）にて構成されたプッシュプル回路１８０を有する。パワーＴＦＴ（Ｍ５）は、第５の具体例と同様に、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造とされている。
【０２０１】
この第６の具体例では、パワーＴＦＴ（Ｍ５）として、ｎチャネルのエンハンスメント型ＦＥＴが用いられる。従って、パワーＴＦＴ（Ｍ５）のゲートにはインバータ１８２及び抵抗Ｒ３を介して制御電圧Ｖｃ１が印加されるようになっている。なお、図３０に示されている抵抗Ｒ１〜Ｒ３は必ずしも接続する必要はない。また、コンデンサＣ１についてもパワーＴＦＴ（Ｍ３）のゲート−ソース間のキャパシタＣｇｓにて代用することができる。また、バイアス電圧Ｖｓｇは接地電圧Ｖｓｓに設定している。
【０２０２】
通常、プッシュプル回路は、例えば図１２に示すように、高電圧の電源にソース端子を接続したｐチャネルの薄膜トランジスタ（パワーＴＦＴ（Ｍ４））と、低電圧の電源にソース端子を接続したｎチャネルの薄膜トランジスタ（パワーＴＦＴ（Ｍ３））を直列接続し、共通のドレイン端子から出力を得るのが一般的である。この場合、パワーＴＦＴ（Ｍ４）のゲートには、前記高電圧以上の電圧を印加する必要から保護回路１１４を接続することが望ましい。しかし、この保護回路１１４は、コンデンサＣ２やツェナーダイオードＺＤ等を有して構成されるため、回路構成が複雑になるおそれがある。
【０２０３】
一方、上述の第６の具体例のように、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造のパワーＴＦＴ（Ｍ５）を用いれば、該パワーＴＦＴ（Ｍ５）のゲート電圧を、バイアス電圧Ｖｓｇという独立した固定電圧に基づいて制御することができる。
【０２０４】
そのため、パワーＴＦＴ（Ｍ５）のゲートへの印加電圧として、前記高電圧とは関係なく、例えば一般の論理回路に用いられている信号レベルを用いることができる。これは、前記保護回路１１４の省略化につながり、プッシュプル回路１８０を用いた場合の回路構成の簡略化を有効に図ることができる。
【０２０５】
また、パワーＴＦＴ（Ｍ３）及びパワーＴＦＴ（Ｍ５）を互いに異なる導電型チャネルで構成する必要はなく、この第６の具体例のように、共にｎチャネルのＭＯＳＦＥＴにて構成することも可能である。この場合、同一の導電型チャネルのトランジスタだけでプッシュプル回路１８０を構成することができるため、例えばＣｄＳｅ材料等のように、ｎチャネルしか形成できない材料にも十分に対応することができる。
【０２０６】
次に、図３１は、上述した第６の具体例の変形例に係る駆動回路７２Ａｆａを示すものであり、パワーＴＦＴ（Ｍ５）として、ｐチャネルのエンハンスメント型ＦＥＴを用いた点で異なる。バイアス電圧Ｖｓｇは高レベルのロジック電圧（Ｖｄｄ）に設定されている。
【０２０７】
この場合、パワーＴＦＴ（Ｍ５）のゲートには、インバータ１８２（図３０参照）を介さずに直接制御電圧Ｖｃ１を印加することができるため、回路構成の簡単化を更に促進させることができる。
【０２０８】
次に、第７の具体例に係る駆動回路７２Ａｇについて図３２を参照しながら説明する。この第７の具体例に係る駆動回路７２Ａｇは、上述した第５の具体例に係る駆動回路７２Ａｅ（図２５参照）とほぼ同様の構成を有するが、駆動電圧発生回路９４におけるパワーＴＦＴ（Ｍ３）を、オープンドレインの回路構成とし、駆動電圧発生回路９４の構成要素の１つであるプルアップ抵抗Ｒ３をアクチュエータ基板３２に形成している点で異なる。
【０２０９】
この第７の具体例に係る駆動回路７２Ａｇにおいては、回路基板１３０に形成される駆動回路７２Ａｇがトランスファゲート１５０を構成する１つのｎ−ＴＦＴ（Ｍ６）と駆動電圧発生回路９４の構成要素である１つのパワーＴＦＴ（Ｍ３）という２つのＴＦＴで済み、回路基板１３０に形成されるＴＦＴの数を大幅に低減させることができる。
【０２１０】
上述した各ＴＦＴとしては、硫化銅、アモルファスシリコン、多結晶シリコン、ＣｄＳｅ、ＣｄＳをガラス基板、プラスチック基板等の絶縁基板上に形成したもののほか、導電性ポリマー、有機溶剤、アルコール系溶剤を各々電極、半導体層、絶縁層に使用する組み合わせ等により、ガラス基板、プラスチック基板等の絶縁基板上に形成した有機材料によるＴＦＴなどを使用することができる。
【０２１１】
ＴＦＴの形成方法としては、配線工程にはスパッタ成膜、リソグラフィ、エッチング（ＲＩＥ等）の組み合わせによる薄膜形成法のほか、厚膜印刷やインクジェット法などが適用でき、ＴＦＴ工程には、ＣＶＤ、リソグラフィ、エッチング（ＲＩＥ等）の組み合わせによる薄膜形成法のほか、厚膜印刷やインクジェット法などが適用できる。
【０２１２】
また、この第７の具体例に係る駆動回路７２Ａｇでは、アクチュエータ基板３２にプルアップ抵抗Ｒ３を設けることから、プルアップ抵抗Ｒ３の抵抗値を対応するアクチュエータ部２２の静電容量に見合った抵抗値に調整する場合に、回路基板１３０に設けられる駆動回路７２等の回路製作工程に関係なく行うことができる。
【０２１３】
従って、回路基板１３０への回路製作においては、個々にプルアップ抵抗Ｒ３のパターンを変更するなどの煩わしさがなくなり、アクチュエータ部２２の静電容量に対して仕様を共通化したものを製作することができ、設計並びにコスト的にも有利になる。
【０２１４】
次に、第２の実施の形態に係る駆動回路７２Ｂについて図３３を参照しながら説明する。
【０２１５】
この第２の実施の形態に係る駆動回路７２Ｂは、図３３に示すように、ｎチャネル型のパワーＴＦＴ（Ｍ３）と、コンデンサＣ３と、抵抗Ｒ５を有する。
【０２１６】
具体的には、パワーＴＦＴ（Ｍ３）のドレインに信号線７６が接続され、パワーＴＦＴ（Ｍ３）のゲートにコンデンサＣ３（交流結合）を介して選択線７４が接続され、更に、パワーＴＦＴ（Ｍ３）のゲートとコンデンサＣ３との接点１５２と、パワーＴＦＴ（Ｍ３）のソースとの間に前記抵抗Ｒ５が接続されている。また、パワーＴＦＴ（Ｍ３）のソースには、抵抗Ｒ４を介してアクチュエータ部２２の上部電極４８ｂが接続されている。
【０２１７】
そして、選択線７４に供給される駆動信号Ｓｓ（選択電圧）は、高レベルが５Ｖ、低レベルが０Ｖに設定され、信号線７６に供給されるデータ信号Ｓｄ（制御電圧）は、高レベルが６０Ｖ、低レベルが０Ｖに設定されている。
【０２１８】
ここで、第２の実施の形態に係る駆動回路７２Ｂの動作について図３４を参照しながら説明する。この第２の実施の形態では、各アクチュエータ部２２の下部電極４８ａに一定電位（例えば５０Ｖ）が印加されている場合を想定して説明する。
【０２１９】
まず、図３４の時点ｔ３１において、信号線７６からのデータ信号Ｓｄが低レベルの状態であって、選択線７４の駆動信号Ｓｓが高レベルになると、パワーＴＦＴ（Ｍ３）のゲートにソース電圧（この段階では、６０Ｖ）に高レベル電圧（５Ｖ）が加算された電圧が印加されることから、該パワーＴＦＴ（Ｍ３）がＯＮとなる。これにより、アクチュエータ部２２の上部電極４８ｂから信号線７６に向かって電流が流れ（放電）、該上部電極４８ｂの電位は低レベル（０Ｖ）となる。その結果、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、高レベル電圧５０Ｖが印加されることになり、該アクチュエータ部２２は、下方に変位し、該アクチュエータ部２２に対応する画素は消光状態（ＯＦＦ）となる。
【０２２０】
その後、時点ｔ３２において、選択線７４の駆動信号Ｓｓが低レベル（０Ｖ）になると、パワーＴＦＴ（Ｍ３）のゲートには、ソース電圧（０Ｖ）が印加され、ゲート−ソース間の電位差がなくなることから、パワーＴＦＴ（Ｍ３）はＯＦＦとなる。その結果、接点１５２でのインピーダンスが高くなり、アクチュエータ部２２には高レベル電圧（５０Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０２２１】
その後、時点ｔ３３において、選択線７４の駆動信号Ｓｓが高レベル、信号線７６のデータ信号Ｓｄが高レベルになると、パワーＴＦＴ（Ｍ３）のゲートに、ソース電圧（この段階では、０Ｖ）に高レベル電圧（５Ｖ）が加算された電圧が印加されることから、該パワーＴＦＴ（Ｍ３）がＯＮとなる。これにより、信号線７６からアクチュエータ部２２の上部電極４８ｂに向かって電流が流れ（充電）、該上部電極４８ｂの電位は高レベル（６０Ｖ）となる。その結果、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、低レベル電圧−１０Ｖが印加されることになり、該アクチュエータ部２２は、上方に変位し、該アクチュエータ部２２に対応する画素は発光状態（ＯＮ）となる。
【０２２２】
その後、時点ｔ３４において、選択線７４の駆動信号Ｓｓが低レベル（０Ｖ）になると、パワーＴＦＴ（Ｍ３）のゲートには、ソース電圧（６０Ｖ）が印加され、ゲート−ソース間の電位差がなくなることから、パワーＴＦＴ（Ｍ３）はＯＦＦとなる。その結果、接点１５２でのインピーダンスが高くなり、アクチュエータ部２２には低レベル電圧（−１０Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＮのままである。
【０２２３】
このように、コンデンサＣ３によってパワーＴＦＴ（Ｍ３）のゲートと選択線７４とを交流結合するようにしたので、パワーＴＦＴ（Ｍ３）のゲートとコンデンサＣ３との接点１５２と、パワーＴＦＴ（Ｍ３）のソースとの間に抵抗Ｒ５を接続することで、ソースの電圧がゲートにも反映されることになる。従って、選択線７４に供給する電圧としては、パワーＴＦＴ（Ｍ３）のソースにかかる電圧を考慮せずに、例えば低ロジック電圧のバイナリ出力を適用することができる。
【０２２４】
しかも、パワーＴＦＴ（Ｍ３）でのゲート耐圧は、低ロジック電圧を基準に考えればよいため、駆動回路系の小型化を図ることができる。これは、アクチュエータ部２２の面積に対応したスペース内でパワーＴＦＴ（Ｍ３）を形成する上で有利となる。
【０２２５】
上述の第１及び第２の実施の形態に係る駆動回路７２Ａ及び７２Ｂにおいて、駆動電圧発生回路９４としてパワーＴＦＴ（Ｍ３）を用いた場合、パワーＴＦＴ（Ｍ３）のチャネル長は耐圧を規定し、チャネル幅はドレイン電流を規定する。
【０２２６】
そして、アクチュエータ部２２は静電容量性であることから、高速に充放電するためには、大きいドレイン電流を確保することが重要となる。大きいドレイン電流を確保するためには、チャネル幅を大きくする必要が生じ、チャネル長に比べて、極端にチャネル幅が大きいパワーＴＦＴが必要となる。
【０２２７】
これは、画素を構成するアクチュエータ部２２の平面形状のアスペクト比が規定されていることを考慮すると、規定されたアスペクト比で限定されたスペースにパワーＴＦＴ（Ｍ３）を形成する上で限界が生じることを示唆している。
【０２２８】
そこで、図３５に示すように、パワーＴＦＴ（Ｍ３）を、複数の小型ＴＦＴ（Ｍ３１〜Ｍ３４）を配列して構成し、複数の小型ＴＦＴ（Ｍ３１〜Ｍ３４）におけるソースとドレインをそれぞれ共通化し、共通のゲート信号でスイッチング動作を行われるように１つのモジュールとして構成する。
【０２２９】
即ち、チャネル幅の小さい小型トランジスタ（Ｍ３１〜Ｍ３４）を複数配列して構成した１つのモジュールを前記駆動電圧発生回路９４のパワーＴＦＴ（Ｍ３）として構成する。これらの小型ＴＦＴ（Ｍ３１〜Ｍ３４）は、ソースとドレインがそれぞれ共通化されたもので（ドレイン−ソースの電流路が並列）、共通のゲート信号で各々の小型ＴＦＴ（Ｍ３１〜Ｍ３４）を駆動する。
【０２３０】
このように構成することで、パワーＴＦＴ（Ｍ３）を形成する場所のレイアウトに柔軟性を持たせることができる。
【０２３１】
次に、第３の実施の形態に係る駆動回路７２Ｃについて図３６〜図４４を参照しながら説明する。
【０２３２】
この第３の実施の形態に係る駆動回路７２Ｃは、図３６に示すように、２端子の非直線素子である例えばＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）素子１６０を有する。そして、アクチュエータ部２２の下部電極４８ａに選択線７４が接続され、アクチュエータ部２２の上部電極４８ｂに前記ＭＩＭ素子１６０を介して信号線７６が接続されている。図３６において、破線で示す領域は、ＭＩＭ素子１６０の等価回路を示す。
【０２３３】
この第３の実施の形態に係る駆動回路７２Ｃを用いた表示素子１４においては、選択線７４から出力される駆動信号Ｓｓのレベルが３値であり、具体的には、図３９に示すように、リセットレベル（例えば−７０Ｖ）、選択レベル（例えば７０Ｖ）及び非選択レベル（例えば０Ｖ）に設定されている。そして、この駆動信号Ｓｓのレベルがリセットレベルである場合に、各画素が例えば消光状態とされるいわゆるリセットの概念が導入される。
【０２３４】
一方、信号線７６から出力されるデータ信号Ｓｄは、ＯＮの信号レベルが例えば−１０Ｖ、ＯＦＦの信号レベルが例えば５０Ｖに設定されている。
【０２３５】
この第３の実施の形態においては、図３８に示すように、選択線７４からの駆動信号Ｓｓの各レベル並びに信号線７６からのデータ信号Ｓｄのレベル（ＯＮ／ＯＦＦ）に応じて、リセット（ＯＦＦ）、選択（ＯＮ）、選択（ＯＦＦ）、非選択（ＯＮ）及び非選択（ＯＦＦ）の５つの動作がある規則性をもって行われることになる。
【０２３６】
つまり、全ての行を順次リセットし、それぞれリセットされた行に関する画素群に対して、信号線７６を通じてパラレルにデータ信号Ｓｄ（この場合、ＯＦＦ）を出力することにより、全ての行を消光状態にする。
【０２３７】
その後、全ての行を順次選択し、それぞれ選択された行に関する画素群に対して、信号線７６を通じてパラレルにデータ信号Ｓｄを出力することにより、光導波板２０の表面に画像を映し出すことができる。
【０２３８】
例えば、１列目の画素についてみたとき、図３７及び図３９に示すように、水平同期に合わせて１行目、２行目、・・・ｎ行目が順次リセットされるように、各選択線７４から順番に低レベルのパルス信号（駆動信号Ｓｓ）を出力し、併せて信号線７６から１行目、２行目、・・・ｎ行目についてのデータ信号Ｓｄ（ＯＦＦ）を出力する。
【０２３９】
次いで、水平同期に合わせて１行目、２行目、・・・ｎ行目が順次選択されるように、各選択線７４から順番に高レベルのパルス信号（駆動信号Ｓｓ）を出力し、併せて信号線７６から１行目、２行目、・・・ｎ行目についてのデータ信号Ｓｄを出力する。
【０２４０】
この動作について図３９〜図４４を参照しながら詳細に説明する。なお、図３９は、例えば１列目の画素についてみた場合の、データ信号Ｓｄ及び駆動信号Ｓｓの波形と、それによってアクチュエータ部２２に印加される電圧の波形を示し、特に、１行目〜３行目の挙動について示す。
【０２４１】
まず、図３９の時点ｔ４１（１行目）に示すように、信号線７６からのデータ信号ＳｄのレベルがＯＦＦ（５０Ｖ）であって、選択線７４からの駆動信号Ｓｓのレベルがリセットレベル（−７０Ｖ）であれば、図４０に示すように、信号線７６と選択線７４間の電圧は１２０Ｖとなる。ここで、ＭＩＭ素子１６０の降伏電圧を−７０Ｖ及び７０Ｖとしたとき、ＭＩＭ素子１６０はＯＮ状態、即ち、ＭＩＭ素子１６０の両端電圧が一定の降伏電圧７０Ｖとなるため、アクチュエータ部２２には５０Ｖが印加されることになり、該アクチュエータ部２２は、下方に変位し、該アクチュエータ部２２に対応する画素は消光状態（ＯＦＦ）となる。
【０２４２】
その後、図３９の時点ｔ４２（１行目）において、選択線７４からの駆動信号Ｓｓのレベルが非選択レベル（０Ｖ）になったとき、図４１に示すように、信号線７６と選択線７４間の電圧は５０Ｖとなる。このとき、ＭＩＭ素子１６０はＯＦＦ状態、即ち、ＭＩＭ素子１６０の両端電圧が０Ｖとなるため、アクチュエータ部２２には高レベル電圧（５０Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０２４３】
その後、図３９の時点ｔ４３（１行目）において、信号線７６からのデータ信号ＳｄのレベルがＯＮ（−１０Ｖ）であって、選択線７４からの駆動信号Ｓｓのレベルが選択レベル（７０Ｖ）であれば、図４２に示すように、信号線７６と選択線７４間の電圧は−８０Ｖとなる。このとき、ＭＩＭ素子１６０はＯＮ状態となって、その両端電圧が一定の降伏電圧−７０Ｖとなるため、アクチュエータ部２２には−１０Ｖが印加されることになり、該アクチュエータ部２２は、今度は上方に変位し、該アクチュエータ部２２に対応する画素は発光状態（ＯＮ）となる。
【０２４４】
その後、図３９の時点ｔ４４（１行目）において、信号線７６からのデータ信号ＳｄのレベルがＯＦＦ（５０Ｖ）、選択線７４からの駆動信号Ｓｓのレベルが非選択レベル（０Ｖ）になったとき、図４１に示すように、信号線７６と選択線７４間の電圧は５０Ｖとなる。このとき、ＭＩＭ素子１６０はＯＦＦ状態となって、その両端電圧が６０Ｖとなるため、アクチュエータ部２２には低レベル電圧（−１０Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＮのままである。
【０２４５】
その後、図３９の時点ｔ４５（１行目）において、信号線７６からのデータ信号ＳｄのレベルがＯＮ（−１０Ｖ）であって、選択線７４からの駆動信号Ｓｓのレベルが非選択レベル（０Ｖ）になったとき、図４３に示すように、信号線７６と選択線７４間の電圧は−１０Ｖとなる。このとき、ＭＩＭ素子１６０はＯＦＦ状態となって、その両端電圧が０Ｖとなるため、アクチュエータ部２２には低レベル電圧（−１０Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＮのままである。
【０２４６】
一方、図３９の時点ｔ４４（２行目）において、信号線７６からのデータ信号ＳｄのレベルがＯＦＦ（５０Ｖ）であって、選択線７４からの駆動信号Ｓｓのレベルが選択レベル（７０Ｖ）であれば、図４４に示すように、信号線７６と選択線７４間の電圧は−２０Ｖとなる。このとき、ＭＩＭ素子１６０はＯＮ状態となって、その両端電圧が一定の降伏電圧−７０Ｖとなるため、アクチュエータ部２２には前回のリセット時の電圧である５０Ｖが保持された状態となり、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０２４７】
また、図３９の時点ｔ４５（３行目）において、信号線７６からのデータ信号ＳｄのレベルがＯＮ（−１０Ｖ）であって、選択線７４からの駆動信号Ｓｓのレベルが非選択レベル（０Ｖ）であれば、図４３に示すように、信号線７６と選択線７４間の電圧は−１０Ｖとなる。このとき、ＭＩＭ素子１６０はＯＦＦ状態となって、その両端電圧が−６０Ｖとなるため、アクチュエータ部２２には前回の選択時の電圧である５０Ｖが保持された状態となり、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０２４８】
しかし、ある画素について、前回の非選択時にＯＮであった状態が次の選択時にＯＦＦにされる場合は、その選択の前段階で、少なくとも当該画素についてリセット（ＯＦＦ）及び非選択（ＯＦＦ）を経て選択（ＯＦＦ）とさせなければならず、タイミング的にずれることになる。
【０２４９】
そこで、（１）１フレーム毎に必ずリセットを行い、リセット、つまり、消光状態を始点として階調表現を行う、（２）階調に応じて、非選択（ＯＦＦ）から選択（ＯＮ）に移行するタイミングを制御し、一旦、選択（ＯＮ）で発光したらリセットまで発光を維持する、というように、フレーム単位でみた場合に、消光状態の連続の後に続く発光状態の連続が、階調表現方法として毎フレーム行われるようにすればよい。
【０２５０】
ところで、駆動部７０を回路基板１３０に形成した場合に、図２３及び図２４に示すように、回路基板１３０に１以上の通気孔１７０を形成することが好ましい。これにより、アクチュエータ部２２の耐久性及び表示素子１４並びに表示装置１０の耐久性が著しく向上する。
【０２５１】
アクチュエータ部２２は、長時間の使用で、変位能力（ある所定電圧で達成されるべき変位量）が低下し、そのために表示が正しく行われなくなるおそれがある。この変位能力の低下は、水分の存在で加速されることが明らかになってきており、半導体やパッケージ技術において、水分によって様々な不良が発生することが一般に知られている。アクチュエータ部２２の変位制御を用いた表示素子１４においても、電極４８ａ及び４８ｂと圧電／電歪層４６間の剥離、圧電／電歪層４６内のクラック、電極４８ａ及び４８ｂのマイグレーションによる絶縁不良、あるいは断線、リーク電流の発生や発熱、電解・化合による内圧変化と形状変化等、種々の不具合が観察されている。
【０２５２】
水分の影響による不良発生を低減する方法としては、真空封止や、不活性ガスや窒素雰囲気下で封止することも効果的であるため、一般に用いられている。通気孔１７０を設ける方法は、これらの方法（真空封止や、不活性ガスや窒素雰囲気下で封止）を用いるのが困難な場合や、完全な封止を実現するのが困難な場合には、簡便に高い効果が得られる方法として有効に利用できる。
【０２５３】
ここで、１つの実験例を示す。この実験例は、比較例と実施例について駆動時間（実験開始からの連続表示時間）に対するリーク電流と、欠陥の生じた表示素子１４の増加率（欠陥素子増加率）をみたものである。比較例は、回路基板１３０に通気孔１７０を設けない構成を有し、実施例は、回路基板１３０に径０．１ｍｍの通気孔１７０を２つ設けた構成を有する。
【０２５４】
実験結果を図４５に示す。比較例は、駆動時間が５２時間経過した時点でリーク電流が２０００ｍＡとなり、６４時間経過した時点では、リーク電流が６７００ｍＡとなり、これ以上の実験継続は不可能であるため、実験を終了させた。この時点での欠陥素子増加率は１６％であった。
【０２５５】
一方、実施例は、駆動時間が４５１時間経過した時点においてもリーク電流は１９６ｍＡ程度であり、欠陥素子増加率も１．３％であった。この結果から、比較例よりも大幅に耐久性が向上していることがわかる。
【０２５６】
上述した本実施の形態に係る表示装置１０並びに表示素子１４の効果から、アクチュエータ部２２の駆動回路７２は、例えば多数の高耐圧・大電流出力ドライバＩＣにて駆動する場合と比べて、表示装置１０の高精細度化に対して有利になることがわかる。
【０２５７】
上述の実施の形態では、表示素子１４の画素を、例えば図３に示すように、Ｒ、Ｇ、Ｂの３色のドット（６個のアクチュエータ部）とし、３原色の画素でカラーを表現する、いわゆるカラー画素方式について説明した。本実施の形態では、このカラー画素方式での高精細度化に有利であることは勿論のこと、光源切換え方式での高精細度化に対しても有利である。
【０２５８】
光源切換え方式とは、１個のアクチュエータ部に対して１個の画素（白色）を割り当て、更に、１フレームを３つのサブフレームに分割し、各サブフレームに同期してＲ、Ｇ、Ｂの光源を点灯／消灯させることで、カラーを表現する方式である。
【０２５９】
なぜならば、このような光源切換え方式で高精細度化を図った場合、これまで１ドット（２個のアクチュエータ部）に対して１出力で済んだドライバＩＣが１個のアクチュエータ部に対して１出力となり倍増する。この場合、ドライバＩＣのコスト、実装コストが大きくなるだけでなく、ドライバＩＣの実装スペースの確保も困難となる。
【０２６０】
一方、本実施の形態では、ＴＦＴ等の高耐圧・大電流スイッチング素子を一体でコンパクトに別の基板（回路基板１３０）に形成するようにしたので、コスト面からもパネル設計の自由度の面からも有利である。
【０２６１】
また、ＴＦＴ等を用いたアクティブマトリスク駆動方式を適用することにより、表示部の画素自体がメモリ効果を有していない場合においても、画素の非選択時について画素の発光／非発光状態を維持することができる。従って、ＴＦＴ等のスイッチング素子を画素毎に有している表示部は、その画素自体にメモリ効果を有していなくても、メモリ効果のある表示部として駆動することが可能である。
【０２６２】
なお、この発明に係る表示装置は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【０２６３】
【発明の効果】
以上説明したように、本発明に係る表示装置によれば、以下の効果を奏することができる。
【０２６４】
（１）容量性素子に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる。
（２）容量性素子に対して駆動電圧を印加する回路として例えばＴＦＴを用いた場合にそのサイズを小さくすることができ、容量性素子の面積に対応したスペース内で、高耐圧・大出力電流のＴＦＴを形成することができる。
（３）容量性素子に対して駆動電圧を印加する回路による画素面積の減少がなく、画素の開口率を確保することができる。
【図面の簡単な説明】
【図１】本実施の形態に係る表示装置の概略構成を示す斜視図である。
【図２】表示素子の構成を示す断面図である。
【図３】表示素子の画素構成を示す説明図である。
【図４】スペーサ層を薄くした場合の構成例を示す説明図である。
【図５】アクチュエータ部と画素構成体の構成例を示す断面図である。
【図６】表示素子の他の構成を示す断面図である。
【図７】本実施の形態に係る駆動部を示すブロック図である。
【図８】第１の実施の形態に係る駆動回路を概略的に示す構成図である。
【図９】第１の具体例に係る駆動回路を示す回路図である。
【図１０】第１の具体例に係る駆動回路の動作を示すタイミングチャートである。
【図１１】第１の具体例に係る駆動回路における各ポイントでのレベルを概略的に示す説明図である。
【図１２】第２の具体例に係る駆動回路を示す回路図である。
【図１３】第２の具体例に係る駆動回路の動作を示すタイミングチャートである。
【図１４】第２の具体例に係る駆動回路における各ポイントでのレベルを概略的に示す説明図である。
【図１５】第３の具体例に係る駆動回路を示す回路図である。
【図１６】第３の具体例に係る駆動回路の動作を示すタイミングチャートである。
【図１７】第３の具体例に係る駆動回路における各ポイントでのレベルを概略的に示す説明図である。
【図１８】第４の具体例に係る駆動回路を示す回路図である。
【図１９】１列目の画素群に対する駆動パターンを示す説明図である。
【図２０】図１９における駆動パターンを実現させるためのデータ信号及び駆動信号の波形と、それによる駆動電圧の波形を示す図である。
【図２１】本実施の形態に係る表示素子の構成を示す平面図である。
【図２２】本実施の形態に係る表示素子の構成要素のうち、アクチュエータ基板と回路基板を示す分解斜視図である。
【図２３】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の一例を示す説明図である。
【図２４】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の他の例を示す説明図である。
【図２５】第５の具体例に係る駆動回路を示す回路図である。
【図２６】図２６Ａは第５の具体例に係る駆動回路の第１の変形例を一部省略して示す回路図であり、図２６ＢはパワーＴＦＴ（Ｍ５）の入出力特性を示す図である。
【図２７】図２７Ａは第５の具体例に係る駆動回路の第２の変形例を一部省略して示す回路図であり、図２７ＢはパワーＴＦＴ（Ｍ５）の入出力特性を示す図である。
【図２８】図２８Ａは第５の具体例に係る駆動回路の第３の変形例を一部省略して示す回路図であり、図２８ＢはパワーＴＦＴ（Ｍ５）の入出力特性を示す図である。
【図２９】図２９Ａは第５の具体例に係る駆動回路の第４の変形例を一部省略して示す回路図であり、図２９ＢはパワーＴＦＴ（Ｍ５）の入出力特性を示す図である。
【図３０】第６の具体例に係る駆動回路を示す回路図である。
【図３１】第６の具体例に係る駆動回路の変形例を示す回路図である。
【図３２】第７の具体例に係る駆動回路を示す回路図である。
【図３３】第２の実施の形態に係る駆動回路を示す回路図である。
【図３４】第２の実施の形態に係る駆動回路の動作を示すタイミングチャートである。
【図３５】パワーＴＦＴ（Ｍ３）を複数の小型ＴＦＴ（Ｍ３１〜Ｍ３４）を組み合わせて構成した例を示す回路図である。
【図３６】第３の実施の形態に係る駆動回路を示す回路図である。
【図３７】第３の実施の形態に係る駆動回路において、１列目の画素群に対する駆動パターンを示す説明図である。
【図３８】第３の実施の形態に係る駆動回路での動作遷移を示す説明図である。
【図３９】図３７における駆動パターンを実現させるためのデータ信号及び駆動信号の波形と、それによってアクチュエータ部に印加される電圧の波形を示す図である。
【図４０】リセット時における信号線と選択線間の電圧、ＭＩＭ素子での電圧及びアクチュエータ部での電圧の関係を示す回路図である。
【図４１】非選択時において、データ信号がＯＦＦレベルにおける信号線と選択線間の電圧、ＭＩＭ素子での電圧及びアクチュエータ部での電圧の関係を示す回路図である。
【図４２】選択時において、データ信号がＯＮレベルにおける信号線と選択線間の電圧、ＭＩＭ素子での電圧及びアクチュエータ部での電圧の関係を示す回路図である。
【図４３】非選択時において、データ信号がＯＮレベルにおける信号線と選択線間の電圧、ＭＩＭ素子での電圧及びアクチュエータ部での電圧の関係を示す回路図である。
【図４４】選択時において、データ信号がＯＦＦレベルにおける信号線と選択線間の電圧、ＭＩＭ素子での電圧及びアクチュエータ部での電圧の関係を示す回路図である。
【図４５】実験例（駆動時間に対するリーク電流と欠陥素子増加率を測定した実験例）の結果を示す表図である。
【図４６】提案例に係る表示装置を示す構成図である。
【図４７】提案例に係る表示装置の周辺回路を示すブロック図である。
【図４８】提案例に係る表示装置の他の周辺回路を示すブロック図である。
【図４９】他の提案例に係る表示装置のアクチュエータ部とその周辺を示す平面図である。
【符号の説明】
１０…表示装置　　　　　　　　　　　１４…表示素子
２０…光導波板　　　　　　　　　　　２２…アクチュエータ部
３０…画素構成体　　　　　　　　　　３２…アクチュエータ基板
４６…圧電／電歪層　　　　　　　　　４８ａ…下部電極
４８ｂ…上部電極　　　　　　　　　　６６、１４４…スルーホール
７０…駆動部
７２、７２Ａ、７２Ａａ〜７２Ａｅ、７２Ａｅ１〜７２Ａｅ４、７２Ａｆ、７２Ａｆａ、７２Ａｇ、７２Ｂ、７２Ｃ…駆動回路
７４…選択線　　　　　　　　　　　　７６…信号線
７８…垂直シフト回路　　　　　　　　８０…水平シフト回路
９０…論理ゲート　　　　　　　　　　９４…駆動電圧発生回路
１１０…プッシュプル回路　　　　　　１２０…アナログスイッチ
１３０…回路基板　　　　　　　　　　１３２…電極パッド
１３４…出力パッド　　　　　　　　　１３６…低圧ロジックＩＣ
１４０…ケーブル　　　　　　　　　　１４２…配線パターン（端面印刷）
１５０…トランスファゲート　　　　　１６０…ＭＩＭ素子
１７０…通気孔　　　　　　　　　　　１８０…プッシュプル回路
Ｃ１、Ｃ２…コンデンサ　　　　　　　Ｃ３…コンデンサ（交流結合）
Ｓｄ…データ信号（制御電圧）　　　　Ｓｓ…駆動信号（選択電圧）
Ｖｄ…駆動電圧　　　　　　　　　　　Ｍ３〜Ｍ５…パワーＴＦＴ
Ｍ３１〜Ｍ３４…小型ＴＦＴ　　　　　Ｒ１、Ｒ２、Ｒ４、Ｒ５…抵抗
Ｒ３…プルアップ抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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