(57)【要約】【課題】フェイルメモリを構成するＳＤＲＡＭのバースト機能を有効に利用するために、フェイルメモリのアドレススクランブル回路の設定に変更を加えて、読み出し機能の高速化を実現する。【解決手段】デバイステストの結果であるフェイルメモリデータをアドレススクランブル回路４を介して変換したアドレスでメモリアレイ２に格納し、前記デバイステストの終了後のバックグラウンド時に格納した前記フェイルデータを読出して解析するためのフェイルメモリデータの読出装置であって、前記アドレススクランブル回路に含まれるアドレス選択レジスタの少なくとも１ビットをストレートモードの設定用とし、前記アドレス選択レジスタがストレートモードに設定された時には、バックグラウンドアドレス発生回路６で発生したアドレスを、そのままメモリアレイに出力できるように、前記アドレススクランブル回路の設定を行い、該メモリアレイをバーストモードでアクセスするフェイルメモリデータの読出装置。【選択図】図６
2004133960.tif 000002
【特許請求の範囲】
【請求項１】
デバイステストの結果であるフェイルメモリデータをアドレススクランブル回路を介して変換したアドレスでメモリアレイに格納し、前記デバイステストの終了後のバックグラウンド時に格納した前記フェイルデータを読出して解析するためのフェイルメモリデータの読出装置であって、
前記アドレススクランブル回路に含まれるアドレス選択レジスタの少なくとも１ビットをストレートモードの設定用とし、
前記アドレス選択レジスタがストレートモードに設定された時には、バックグラウンドアドレス発生回路で発生したアドレスを、そのままメモリアレイに出力できるように、前記アドレススクランブル回路の設定を行い、該メモリアレイをバーストモードでアクセスすることを特徴とするフェイルメモリデータの読出装置。
【請求項２】
デバイステストの結果であるフェイルメモリデータをアドレススクランブル回路を介して変換したアドレスでメモリアレイに格納するフェイルメモリにおいて、
前記デバイステストの終了後のバックグラウンドの解析時に、前記フェイルデータを読出すに際して、
前記アドレススクランブル回路に含まれるアドレス選択レジスタをストレートモードに設定するステップと、
前記ストレートモードの設定時には、バックグラウンドアドレス発生回路で発生したアドレスを、そのままメモリアレイに出力できるように、前記アドレススクランブル回路の設定を行い、該メモリアレイに出力するステップと、
前記メモリアレイをバーストモードでアクセスするステップと、
を含むことを特徴とするフェイルメモリデータの読出方法。
【請求項３】
前記バックグラウンドの解析は、デバイスのフェイル数のカウントであることを特徴とする請求項２又は３に記載のフェイルメモリデータの読出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリデバイスの試験を行う半導体検査装置であるメモリテストシステムにおいて、測定デバイスの不良解析を行うために、その不良情報を記憶させておくユニット、フェイルメモリに関するものである。
【０００２】
【従来の技術】
近年のメモリデバイスはその汎用機器の高性能化に伴い、大容量化・高速化が進んでいる。
デバイステストによるデバイスの不良情報（以下フェイルデータと称す）を解析する為に、メモリデバイスを検査するメモリテスタ内にはフェイルデータを記憶するフェイルメモリ回路が存在する。
フェイルメモリとしては以下のものが知られている。（特許文献１参照）
【０００３】
【特許文献１】
特開平１０−２３９３９８号公報（特許請求の範囲）
【０００４】
上記公報には、従来のフェイルメモリでは、フェイルデータの記憶部分に多ｂｉｔデバイスを採用した場合、ビット方向に独立した制御ができない。
このため、同一アドレスのテストを行った場合、フェイルデータが書き代わってしまい、累積データとして記憶できないという問題を解決するために、
「メモリＩＣテスト手段が出力するフェイルデータと当該フェイルデータを記憶するメモリデバイスから読み出した出力データとの論理和を演算するＯＲゲートと、前記ＯＲゲートの出力データをシステムクロックに同期させて保持するフリップフロップと、前記フリップフロップの出力を前記メモリデバイスの書き込みタイミングに合わせて当該メモリデバイスに供給するスイッチとを具備すること」（請求項１）が開示されている。
【０００５】
次に、従来の　図１にメモリテスタの概要を示す。
デバイステストでは、テストパターンに基づいたデータ（Ａ１）及びアドレス（Ａ５，Ａ６）をテストパターン及びアドレス発生回路（２０）から発生させ、被測定メモリデバイス（１０）に波形を印可し、その読み出したデータ（Ａ２）と期待値（Ａ３）を比較判定することによりメモリの動作試験を実行する。
フェイルメモリ（１）は、その比較判定結果で等しくなかったものをフェイルデータ（Ａ４）とし、そのフェイルの発生したＸアドレス（Ａ５）及びＹアドレス（Ａ６）を元にメモリデバイス（ＳＲＡＭ，ＤＲＡＭ，ＳＤＲＡＭ等）で構成されるメモリアレイ（２）に記憶する。
【０００６】
デバイステストは、その生産性を高めるために複数のデバイスについて並列で測定される。
よって、フェイルメモリも、複数のデバイスのフェイル情報を記憶することが必要となる。
デバイステスト後のバックグラウンドの処理では、フェイルメモリ内のアドレス発生回路（６）よりアドレスを発生させ、記憶したフェイル情報を読み出したり、フェイル発生数のカウントを行うなどのデバイスの不良解析が行なわれる。測定するデバイスによって、セル配置によるアドレスの並びなどの構造の違いやｂｉｔ構成及びメモリ容量等で様々な構成がある。
【０００７】
フェイルメモリは、それら様々な仕様のテストに対応するために、メモリアレイには記憶手段として現在主流である高速性，多ｂｉｔ及び大容量の性質を持つＳＤＲＡＭ（２）を使用し、広いｂｉｔ幅のデータ格納間口を持つ。
また、ＳＤＲＡＭへのデータの書き込み及び読み出しを制御するデータ構成変換回路（７）で、測定デバイス数・デバイスのｂｉｔ数に応じてデータの変換及び制御が行なわれる。
また、アドレスについても、あらゆる変換をかけることができるようにアドレススクランブル回路（４）を、ＳＤＲＡＭにアクセスするためのアドレス制御回路（３）を持っている。
【０００８】
図２に、フェイルメモリにおけるアドレススクランブル回路の概要を示す。
デバイステスト時とバックグラウンド動作時でのＸ，Ｙアドレス（Ａ５，Ａ６）からフェイルメモリアドレス（Ａ１０）への変換は、アドレススクランブル回路（４）で行なわれる。
スクランブルの機能としては、ＳＤＲＡＭのアドレスを構成するために、Ｘ，Ｙアドレスの任意のｂｉｔを、任意のフェイルメモリアドレスｂｉｔに接続可能とすることである。
【０００９】
その変換情報はレジスタ１（４２）とレジスタ２（４４）に設定する。
まず、レジスタ１（４２）は、フェイルメモリアドレス（Ａ１０）のどのアドレスｂｉｔの設定を行うかを示すアドレス選択レジスタである。
また、レジスタ２（４４）は、その選択したアドレスｂｉｔにＸ，Ｙアドレスのどのｂｉｔを割り当てるかを設定するアドレスｂｉｔ設定レジスタである。
レジスタ１（４２）で設定したデータと次段のデコーダ回路（４３）で、あるアドレスｂｉｔ（４０〜４１）のレジスタ２（４４）をイネーブルにし、そのアドレスｂｉｔにＸ，Ｙアドレスのどのｂｉｔを割り当てるかをレジスタ２（４４）に設定する。
【００１０】
この様に、レジスタ１，２の２段レジスタで構成し、レジスタ１の設定→レジスタ２の設定をフェイルメモリアドレスのｂｉｔ数分繰り返し行い、フェイルメモリアドレス（Ａ＊＊）にＸ，Ｙアドレスを割り当てる。
このようにして、任意のアドレススクランブルをかけることができる。
なお、図中の各信号のｂｉｔ数は例であり、仕様により様々な値となる。
【００１１】
次に、デバイステストの際のフェイルメモリへの書き込み方式を図３を用いて説明する。
測定デバイス、フェイルメモリを以下の構成で、特別なアドレススクランブルをかけない場合を例にとる。
容量１２８Ｍで８ｂｉｔ構成のメモリデバイス（ａ）を２個並列測定を行う場合で、フェイルメモリの構成が容量５１２Ｍでｂｉｔ幅は３２ｂｉｔである（ｅ）。
測定デバイスは８Ｉ／Ｏ品で１ｂｉｔあたりの容量を１６Ｍ、アドレスサイズは、Ｘアドレス：１６ｂｉｔ、Ｙアドレス：８ｂｉｔのサイズ（ｂ）とする。
この場合のアドレススクランブルの設定は、
Ｘ００→Ａ００，Ｘ０１→Ａ０１，Ｘ０２→Ａ０２，Ｘ０３→Ａ０３，
Ｘ０４→Ａ０４，Ｘ０５→Ａ０５，Ｘ０６→Ａ０６，Ｘ０７→Ａ０７，
Ｘ０８→Ａ０８，Ｘ０９→Ａ０９，Ｘ１０→Ａ１０，Ｘ１１→Ａ１１，
Ｘ１２→Ａ１２，Ｘ１３→Ａ１３，Ｘ１４→Ａ１４，Ｘ１５→Ａ１５，
Ｙ００→Ａ１６，Ｙ０１→Ａ１７，Ｙ０２→Ａ１８，Ｙ０３→Ａ１９，
Ｙ０４→Ａ２０，Ｙ０５→Ａ２１，Ｙ０６→Ａ２２，Ｙ０７→Ａ２３
となり、２４ｂｉｔのアドレス領域となる（ｄ）。
【００１２】
８ｂｉｔデバイスを２個並列で記憶するには、フェイルメモリのｂｉｔ幅の間口が１６ｂｉｔ必要となる。
フェイルメモリ（ｅ）は３２ｂｉｔの格納ｂｉｔ幅を持つため、残りの１６ｂｉｔはアドレス（１，０），（３，０），（５，０），・・・　と奇数アドレスのフェイルデータを格納する。
これはフェイルメモリアドレスの最下位ｂｉｔをｂｉｔ選択のイネーブル信号（ｆ）として使用し、このイネーブル信号をアドレス制御回路（３）からデータ構成変換回路（７）に出力し、データ構成変換回路でこのイネーブル信号を元に、データ３２ｂｉｔのイネーブル制御を行うことにより実現できる。
上記例では、フェイルメモリアドレスの最下位ｂｉｔＡ０が認識信号となり、データ構成変換回路で３２ｂｉｔのうち、Ａ０が’０’の時にＬＳＢ側１６ｂｉｔをイネーブル、’１’の時にＭＳＢ側１６ｂｉｔをイネーブルとする。
以上の処理で、フェイルメモリ１アドレス分に測定デバイス２アドレス分のデータを格納できる。
【００１３】
図４に、デバイステスト後のバックグラウンド処理を示す。
ここではフェイルの発生数をカウントするフェイルカウント機能についての処理を例として説明する。
アドレスの発生はＸアドレス：１６ｂｉｔ、Ｙアドレス：８ｂｉｔのサイズでアドレス（０，０），（１，０），・・・とインクリメントで読み出す。
この際、前記書き込み時と同様に、測定デバイス数は２つ、ｂｉｔ数は８ｂｉｔなので、アドレスが変わる毎にイネーブルとなるｂｉｔが、ＬＳＢ側：１６ｂｉｔ→ＭＳＢ側：１６ｂｉｔと切り替わる。
【００１４】
データ構成変換回路（７）では、測定デバイス数及びｂｉｔ数によりデータをＬＳＢ側に詰めてフェイルカウンタ回路（８）に出力し、フェイルカウンタ回路（８）でフェイルデータの各ｂｉｔのカウントを行う。
その後、ソフトウェア処理により結果を出力する。
以上の過程でフェイルカウントを行う。
よって、デバイステスト後からフェイルカウンタ回路（８）でのフェイルカウント終了までのデータを読み出す時間は、
（アドレスサイズ）×（１サイクルあたりの処理時間）
となる。
上記例では１サイクルあたりの処理時間をｔとすると、アドレスサイズは２４ｂｉｔ　：＄ＦＦＦＦＦＦであるから
＄ＦＦＦＦＦＦ×ｔ
となる。
【００１５】
【発明が解決しようとする課題】
メモリデバイスの検査結果を記憶するフェイルメモリにおいて、デバイステスト後の不良解析の処理時間を短くするために、フェイルメモリの記憶手段であるＳＤＲＡＭのバースト機能を利用する。
【００１６】
本発明の課題
（目的）は、フェイルメモリを構成するＳＤＲＡＭのバースト機能を有効に利用するために、フェイルメモリのアドレススクランブル回路の設定に変更を加えて、読み出し機能の高速化を実現することにある。
【００１７】
【課題を解決するための手段】
前記課題を解決するために、デバイステストの結果であるフェイルメモリデータをアドレススクランブル回路を介して変換したアドレスでメモリアレイに格納し、前記デバイステストの終了後のバックグラウンド時に格納した前記フェイルデータを読出して解析するためのフェイルメモリデータの読出装置であって、
前記アドレススクランブル回路に含まれるアドレス選択レジスタの少なくとも１ビットをストレートモードの設定用とし、前記アドレス選択レジスタがストレートモードに設定された時には、バックグラウンドアドレス発生回路で発生したアドレスを、そのままメモリアレイに出力できるように、前記アドレススクランブル回路の設定を行い、該メモリアレイをバーストモードでアクセスする。（請求項１）
【００１８】
デバイステストの結果であるフェイルメモリデータをアドレススクランブル回路を介して変換したアドレスでメモリアレイに格納するフェイルメモリにおいて、
前記デバイステストの終了後のバックグラウンドの解析時に、前記フェイルデータを読出すに際して、前記アドレススクランブル回路に含まれるアドレス選択レジスタをストレートモードに設定するステップと、前記ストレートモードの設定時には、バックグラウンドアドレス発生回路で発生したアドレスを、そのままメモリアレイに出力できるように、前記アドレススクランブル回路の設定を行い、該メモリアレイに出力するステップと、前記メモリアレイをバーストモードでアクセスするステップとでフェイルメモリデータの読出を実行する。（請求項２）
また、前記バックグラウンドの解析は、デバイスのフェイル数のカウントとする。（請求項３）
【００１９】
【発明の実施の形態】
フェイルメモリで使用するＳＤＲＡＭはバースト機能を持っている。
バースト機能とは、あるアドレスを入力すると、そのアドレスから連続したアドレスのデータが連続的に出力（出力されるデータ数はデバイスにより異なるが、おもに２，４，８個等）される機能である。
バースト機能を使用しない読み出しでは、１アドレス分読み出しを１サイクルとすると、サイクル毎にモード・アドレスを入力する必要がある。
しかし、図５に示す様に、バースト機能では、１回のサイクルでバースト数分のデータが出力される（図５ではバースト４）ので、フェイルデータの読み出しで利用すれば高速化の手段として好都合である。
【００２０】
バックグラウンドアドレス発生回路（６）でのアドレス発生はデバイステストとは異なり、データの読み出し用であるのでランダムに発生する必要はなく、指定された領域分のインクメントアドレスを発生できればよい。
しかし、アドレススクランブルの設定がデバイステスト時のスクランブル設定では、バックグラウンドアドレス発生回路（６）でインクリメントアドレスを発生させてもＳＤＲＡＭへのアクセスはランダムなってしまうため、バースト機能を利用しても効率良い読み出しができない。
アドレスサイズ
Ｘ：４ｂｉｔ，Ｙ：１ｂｉｔ（計５ｂｉｔの３２アドレス領域）
スクランブル設定
Ｘ０→Ａ１，Ｘ１→Ａ２，Ｘ２→Ａ０，Ｘ３→Ａ３，Ｙ０→Ａ４
バーストモード：４
以上の設定で読み出す場合を例にすると、
バックグラウンド発生回路出力はバースト４であるから、
（Ｘ，Ｙ）：（０，０）→（４，０）→（８，０）→（１２，０）→
（０，１）→（４，１）→（８，１）→（１２，１）
と４アドレス飛びのインクリメントアドレスを発生する。
しかし、フェイルメモリアドレスにはスクランブルがかかっているので、
Ａ＊＊：０→１→８→９→１６→１７→２４→２５
となる。
よって、ＳＤＲＡＭから出力されるデータのアドレスは
０→１→２→３→１→２→３→４→８→９→１０→１１→９→１０→
１１→１２→１６→１７→１８→１９→１７→１８→１９→２０→
２４→２５→２６→２７→２５→２６→２７→２８
と全てのアドレス分（０から３１の３２アドレス分）読み出せないという問題が生じるので、単にバースト機能を読み出し時に使用しただけでは十分ではない。
【００２１】
この問題を解決するために、アドレス発生回路でこのスクランブルを考慮に入れたアドレス発生を行えば良いが、これを実現するにはアドレス発生回路の回路規模が大きくなりすぎてしまい、現実的ではない。
また、デバイステスト後にスクランブル設定を再度行う方法もあるが、これはスクランブルのレジスタ設定を再度１ｂｉｔづつフェイルメモリアドレス分行わなければならず、データセットの時間がかかるめ、時間短縮は見込めない。
以上の点を踏まえて、本発明では、アドレススクランブル回路（４）に変更を加え、バースト機能を利用して、高速でフェイルデータの読み出し可能な回路を実現する。
【００２２】
図６に、本発明のアドレススクランブルの概要図を示す。
アドレススクランブル回路（４）におけるアドレス選択レジスタ（４２）のデータｂｉｔに１ｂｉｔ追加する。
この追加した１ｂｉｔ（Ａ２０）を、カウント高速化のためのモード認識信号として使用する。
【００２３】
アドレスの選択情報を決める２段のレジスタ１（４２），レジスタ２（４４）の設定は、ストレート設定時はレジスタ１のみがストレート設定の認識フラグを格納するレジスタとして働き、レジスタ２には情報をセットしない。
レジスタ１の追加した１ｂｉｔ（Ａ２０）のデータを立てることにより、その信号を後段のセレクタ（４５）が認識するとレジスタ２の情報ではなく自動的にフェイルメモリアドレスにＸ，Ｙアドレスを割り当てる。
【００２４】
アドレスの割り当ては、Ｘ０→Ａ０，Ｘ１→Ａ１，・・・とＸアドレスの下位ｂｉｔから割り当てる。（Ｘアドレス全て割り当てられた場合はＹ０から順次割り当てていく。）
これにより、スクランブル情報がストレートで設定される。
このことにより、フェイルデータ読み出しの前にデバイステスト時のスクランブル設定を一旦解除し、スクランブルをストレートで設定すれば、バックグラウンドアドレス発生回路（４）でのアドレスをそのままＳＤＲＡＭに与えることができるため、バーストモードに合わせたインクリメントアドレスを発生させることにより、連続的なデータの読み出しができる。
【００２５】
また、この方式の場合、フェイルメモリの最大ｂｉｔ幅で動作させるため１回のサイクルで複数アドレス分（測定デバイス数とデバイスのｂｉｔ数による）データを読み出せる。
デバイステスト後、レジスタ１にストレート設定認識のレジスタデータを送る必要があるが、１回のデータセットのため、時間に大きな影響は無い。
以上の方式をふまえたデータ読み出しが図７で、フェイルカウントを動作例とした場合である。
ＳＤＲＡＭの全ｂｉｔをイネーブルにして、ｂｉｔ方向に格納されているフェイルデータを同時に読み出し、フェイルデータの各ｂｉｔのカウントを行う。
【００２６】
その後、ソフトウェア処理により測定デバイス数とデバイスのｂｉｔ数をもとに、同一デバイスの同一ｂｉｔについてはカウント値を足し、結果を出力する。
したがって、デバイステスト後からフェイルカウンタ回路（８）でのフェイルカウント終了までの処理時間は
［アドレスサイズ］×［１サイクルあたりの処理時間］÷
［｛フェイルメモリのｂｉｔ幅｝÷
｛（測定デバイスｂｉｔ幅）×（測定デバイス数）｝］÷
［ＳＤＲＡＭのバーストモード数］
となり、時間短縮が可能となる。
フェイルメモリのデータ読み出し動作を高速化することにより、フェイルカウント等のバックグラウンド機能の時間短縮が可能となる。
【００２７】
（発明の実施例）
ストレート設定による高速動作で、フェイルカウントを行った時の例を示す。
測定デバイス、フェイルメモリの構成は図２のものと同等で、
測定デバイス：１２８Ｍ　８Ｉ／Ｏ
フェイルメモリ：５１２Ｍ　３２ｂｉｔ
ＳＤＲＡＭのバーストモードは４
とする。
また、バックグラウンドアドレス発生回路はＸ，Ｙともに１８ｂｉｔのサイズまで動作可能とする。
フェイルメモリアドレスサイズ：２４ｂｉｔであるので
スクランブルアドレスのストレート設定は
Ａ００←Ｘ００，Ａ０１←Ｘ０１，Ａ０２←Ｘ０２，Ａ０３←Ｘ０３，
Ａ０４←Ｘ０４，Ａ０５←Ｘ０５，Ａ０６←Ｘ０６，Ａ０７←Ｘ０７，
Ａ０８←Ｘ０８，Ａ０９←Ｘ０９，Ａ１０←Ｘ１０，Ａ１１←Ｘ１１，
Ａ１２←Ｘ１２，Ａ１３←Ｘ１３，Ａ１４←Ｘ１４，Ａ１５←Ｘ１５，
Ａ１６←Ｘ１６，Ａ１７←Ｘ１７，Ａ１８←Ｙ００，Ａ１９←Ｙ０１，
Ａ２０←Ｙ０２，Ａ２１←Ｙ０３，Ａ２２←Ｙ０４　　Ａ２３←Ｙ０５
となる。
上記がデバイステスト後のバックグラウンド処理でのアドレス発生回路のＸ／Ｙアドレスのフェイルメモリアドレスの割り当てとなる。
３２ｂｉｔイネーブルにするため１アドレスのアクセスで各デバイス２アドレス分読み出せる。
【００２８】
フェイルカウントの場合は各ｂｉｔカウントを行い、最終アドレスまで読み出しカウントを行う。
その後ソフトウェア処理により
ｂｉｔ０のカウント値＋ｂｉｔ１６のカウント値
ｂｉｔ１のカウント値＋ｂｉｔ１７のカウント値
ｂｉｔ２のカウント値＋ｂｉｔ１８のカウント値
・・・
ｂｉｔ１５のカウント値＋ｂｉｔ３１のカウント値
と同一デバイスの同一ｂｉｔのカウント値を足すことにより、フェイルカウント結果を出力する。
以上より、デバイステスト後からフェイルカウンタ回路（８）でのフェイルカウント終了までの処理時間は、ｔを１サイクルの処理時間とすると
［＄ＦＦＦＦＦＦ］÷［３２÷｛８×２｝］÷４×ｔ＝１ＦＦＦＦＦｔ
となる。
このように従来方式よりも読み出し時間を早くできる。
【００２９】
【発明の効果】
請求項１に記載の発明では、デバイステストの結果であるフェイルメモリデータをアドレススクランブル回路を介して変換したアドレスでメモリアレイに格納し、前記デバイステストの終了後のバックグラウンド時に格納した前記フェイルデータを読出して解析するためのフェイルメモリデータの読出装置であって、
前記アドレススクランブル回路に含まれるアドレス選択レジスタの少なくとも１ビットをストレートモードの設定用とし、前記アドレス選択レジスタがストレートモードに設定された時には、バックグラウンドアドレス発生回路で発生したアドレスを前記アドレススクランブル回路を介さずに前記メモリアレイに出力して、該メモリアレイをバーストモードでアクセスすることによって、アドレススクランブル回路に簡単な改良を加えることで、フェイルメモリを構成するメモリデバイスの有するバースト機能を有効に利用して、読出し時間を高速化が実現できる。
【００３０】
請求項２に記載の発明では、デバイステストの結果であるフェイルメモリデータをアドレススクランブル回路を介して変換したアドレスでメモリアレイに格納するフェイルメモリにおいて、
前記デバイステストの終了後のバックグラウンドの解析時に、前記フェイルデータを読出すに際して、前記アドレススクランブル回路に含まれるアドレス選択レジスタをストレートモードに設定するステップと、前記ストレートモードの設定時には、バックグラウンドアドレス発生回路で発生したアドレスを、そのままメモリアレイに出力できるように、前記アドレススクランブル回路の設定を行い、該メモリアレイに出力するステップと、前記メモリアレイをバーストモードでアクセスするステップとでフェイルメモリデータの読出高速にできる。
また、請求項３に記載の発明では、前記バックグラウンドの解析は、デバイスのフェイル数のカウントが高速にできる。
【図面の簡単な説明】
【図１】
メモリテストシステム概要を示すブロック図である。
【図２】
従来のフェイルメモリの概要を示すブロック図である。
【図３】
従来のフェイルメモリの書き込みを説明するための概要図である。
【図４】
従来のフェイルデータの読み出し（フェイルカウント）を説明するための概要図である。
【図５】ＳＤＲＡＭのアクセスを説明するための概要図である。
【図６】
本発明のフェイルメモリの概要を示すブロック図である。
【図７】
本発明のフェイルデータの読み出し（フェイルカウント）を説明するための概要図である。
【符号の説明】
１　　　フェイルメモリ
２　　　メモリアレイ：ＳＤＲＡＭ
３　　　アドレス制御回路
４　　　アドレススクランブル回路
５　　　セレクタ回路
６　　　バックグラウンドアドレス発生回路
７　　　データ構成変換回路
８　　　フェイルカウンタ回路
１０　　被測定メモリデバイス
２０　　テストパターン・アドレス発生回路
４０　　フェイルメモリアドレス選択−ＬＳＢ側
４１　　フェイルメモリアドレス選択−ＭＳＢ側
４２　　アドレス選択レジスタ
４３　　アドレスｂｉｔ選択デコーダ
４４　　アドレスｂｉｔ設定レジスタ
４５　　フェイルメモリアドレスセレクタ
Ａ１　　テストパターン信号
Ａ２　　リードデータ
Ａ３　　期待データ
Ａ４　　フェイルデータ
Ａ５　　テスト時Ｘアドレス
Ａ６　　テスト時Ｙアドレス
Ａ１０　フェイルメモリアドレス
Ａ１１　ＳＤＲＡＭアドレス
Ａ２０　スクランブルストレート設定フラグ
【図１】
2004133960.tif 000003
【図２】
2004133960.tif 000004
【図３】
2004133960.tif 000005
【図４】
2004133960.tif 000006
【図５】
2004133960.tif 000007
【図６】
2004133960.tif 000008
【図７】
2004133960.tif 000009