(57)【要約】【課題】　動作速度を増加させ、且つバス割り当て問題を解決できるデータバスシステムを提供する。【解決手段】　本発明のデータバスシステムは、データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できる少なくとも１つのバスと、第１のバス要請信号を受信して第２のバス要請信号を出力し、第２のバス承認信号を受信して第１のバス承認信号を出力するグローバルアービタと、少なくとも１つのデータバスの間にデータを伝送する少なくとも１つの双方向ブリッジと、前記データバス各々に存在し、前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカルアービタとを備える。【選択図】　　　図７
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【特許請求の範囲】
【請求項１】
　データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できる少なくとも１つのバスと、
　第１のバス要請信号を受信して第２のバス要請信号を出力し、第２のバス承認信号を受信して第１のバス承認信号を出力するグローバルアービタと、
　少なくとも１つのデータバスの間でデータを伝送する少なくとも１つの双方向ブリッジと、
　前記データバス各々に存在し、前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカルアービタとを備えることを特徴とするデータバスシステム。
【請求項２】
　前記データバスシステムは、ＡＨＢ（Advanced High-performance Bus）バスシステムであることを特徴とする請求項１に記載のデータバスシステム。
【請求項３】
　前記データバスシステムは、前記第１のバス要請信号と前記第１のバス承認信号とに関する情報を格納するレジスタブロックをさらに備えることを特徴とする請求項１に記載のデータバスシステム。
【請求項４】
　前記レジスタブロックは、前記少なくとも１つのデータバスに連結した前記マスタのうち１つのマスタから前記第１のバス要請信号を受信することを特徴とする請求項１に記載のデータバスシステム。
【請求項５】
　前記レジスタブロックは、前記少なくとも１つのデータバスに連結したマスタのうち１つのマスタに前記第２のバス要請信号を出力することを特徴とする請求項４に記載のデータバスシステム。
【請求項６】
　前記データバスシステムは、前記少なくとも１つのデータバスの間にクロスアクセスが発生しない時、前記少なくとも１つのバスが独立的に、かつ、同時にデータを伝送することを特徴とする請求項１に記載のデータバスシステム。
【請求項７】
　前記データバスシステムは、前記少なくとも１つのデータバスの間にクロスアクセスが発生する時、前記少なくとも１つのバスに連結した前記少なくとも１つのマスタ装置が、前記少なくとも１つのバスのうち他のバスを使用できることを特徴とする請求項１に記載のデータバスシステム。
【請求項８】
　前記データバスシステムは、前記少なくとも１つのデータバスに連結した前記少なくとも１つのマスタ装置が前記レジスタブロックを同時にアクセスする場合、前記レジスタブロックが、前記少なくとも１つのマスタ装置のうち１つのマスタに優先権を与えることを特徴とする請求項１に記載のデータバスシステム。
【請求項９】
　前記グローバルアービタは、前記少なくとも１つのバスの間にクロスアクセスが発生する時、クロスアクセスを要求したデータバスのローカルアービタにバス仲裁防止信号を送信することによって、バス仲裁が発生することを防止できることを特徴とする請求項１に記載のデータバスシステム。
【請求項１０】
　データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できる第１及び第２のデータバスと、
　第１のバス要請信号を受信して第２のバス要請信号を出力し、第２のバス承認信号を受信して第１のバス承認信号を出力するグローバルアービタと、
　前記第１のデータバスと前記第２のデータバスとの間でデータの伝送路として機能する第１の双方向ブリッジと、
　前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカルアービタと、
　複数の低速動作装置が連結しており、前記複数の低速動作装置の間でデータを伝達できる第３のデータバスと、
　前記第１のデータバスと前記第３のデータバスとの間、または前記第２のデータバスと前記第３のデータバスとの間でデータの伝送路として機能する第２の双方向ブリッジとを備えることを特徴とするデータバスシステム。
【請求項１１】
　前記データバスシステムは、ＡＨＢバスシステムであることを特徴とする請求項１０に記載のデータバスシステム。
【請求項１２】
　前記データバスシステムは、前記第１のデータバスと前記第２のデータバスとの間にデータのクロスアクセスが発生しない時には、これらの両方のバスは、独立的に、かつ、同時にデータの伝送が可能であることを特徴とする請求項１０に記載のデータバスシステム。
【請求項１３】
　データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できる第１及び第２のデータバスと、
　前記第１及び第２のデータバスのマスタから第１のバス要請信号を受信して第２のバス要請信号を出力し、第２のバス承認信号を受信して第１のバス承認信号を出力するグローバルアービタと、
　前記第１のデータバスと前記第２のデータバスとの間でデータを伝送する双方向ブリッジと、
　前記第１のデータバスと前記第２のデータバスとに各々存在し、前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカルアービタとを備えることを特徴とするデータバスシステム。
【請求項１４】
　前記グローバルアービタは、前記第１のバス要請信号と前記第１のバス承認信号とを格納するレジスタを含むことを特徴とする請求項１３に記載のデータバスシステム。
【請求項１５】
　前記レジスタは、前記第１または第２のデータバスに連結したマスタのうち１つのマスタから第１のバス要請信号を受信することを特徴とする請求項１４に記載のデータバスシステム。
【請求項１６】
　前記レジスタは、前記第１または第２のデータバスに連結したマスタのうち１つのマスタに第２のバス要請信号を出力することを特徴とする請求項１４に記載のデータバスシステム。
【請求項１７】
　前記グローバルアービタは、前記第１のデータバスと前記第２のデータバスとの間にクロスアクセスが発生する時、クロスアクセスを要求したデータバスのローカルアービタにバス仲裁防止信号を送信することを防止できることを特徴とする請求項１３に記載のデータバスシステム。
【請求項１８】
　第１のデータバスに連結したマスタがレジスタブロックに第１のバス要請信号を伝送する段階と、
　前記グローバルアービタが前記レジスタブロックの前記第１のバス要請信号によって第１のローカルアービタに第２のバス要請信号を伝送する段階と、
　前記第１のローカルアービタにバス仲裁が発生する段階と、
　前記第１のローカルアービタが前記グローバルアービタに第２のバス承認信号を伝送する段階と、
　前記グローバルアービタが前記レジスタブロックに第１のバス承認信号を伝送する段階と、
　第１のデータバスに連結したマスタがレジスタブロックの前記第１のバス承認信号を監視しながら、この信号がセットされると、前記第１のデータバスから第２のデータバスへとデータの伝送が始まる段階と、
　クロスアクセスが終了すれば、前記第１のバス要請信号をクリアさせる段階とを含むことを特徴とするバス間クロスアクセス方法。
【請求項１９】
　データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できるＮ個のデータバスと、
　第１のバス要請信号を受信して第２の要請信号を出力し、第２のバス承認信号を受信して前記第１のバス承認信号を出力するグローバルアービタ手段と、
　前記Ｎ個のバスの間でデータを伝送するブリッジ手段と、
　前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカル仲裁手段とを備えることを特徴とするデータバスシステム。
【請求項２０】
　データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できる第１及び第２のデータバスと、
　第１のバス要請信号を受信して第２のバス要請信号を出力し、第２のバス承認信号を受信して前記第１のバス承認信号を出力するグローバルアービタ手段と、
　前記第１のデータバスと前記第２のデータバスとの間でデータの伝送路として機能する第１のブリッジ手段と、
　前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカルアービタ手段と、
　複数の低速動作装置が連結しており、前記複数の低速動作装置の間でデータを伝達できる第３のデータバスと、
　前記第１のデータバスと前記第３のデータバスとの間、または前記第２のデータバスと前記第３のデータバスとの間でデータの伝送路として機能する第２のブリッジ手段とを備えることを特徴とするデータバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、データバスシステムに係り、より詳しくは、多数のＡＨＢバスを具備し、動作速度と性能とが改善したＡＨＢバスシステムに関するものである。
【背景技術】
【０００２】
　最近、埋め込みシステム（embedded system）を構成するＣＰＵとしてＡＲＭ系のプロセッサが多用されている。ＡＲＭプロセッサを用いてシステムを構成するために広く使用されているバスプロトコル（bus protocol）は、ＡＲＭ社で規定したＡＭＢＡ（Advanced Micro-controller Bus Architecture）である。ＡＭＢＡは、高速装置のためのＡＨＢ（Advanced High-performance Bus）と、低速装置のためのＡＰＢ（Advanced Peripheral Bus）とからなる。ＡＭＢＡ仕様に合うように動作するインタフェースを有するように設計された装置は、ＡＭＢＡを基盤とするいかなるシステムにも容易に集積（integration）できるという利点がある。現在までにＡＭＢＡを用いて実現されたシステムは、一般的に、シングル（single）ＡＨＢとシングルＡＰＢとからなる。すなわち、現在までにＡＭＢＡを用いて実現されたシステムは、１つのＡＨＢに複数のマスタ装置とスレーブ装置とが連結した構造を有する。
【０００３】
　図１には、シングルＡＨＢバスシステムを有する従来のＡＭＢＡが示されている。図１を参照すれば、従来のＡＭＢＡは、シングルＡＨＢバス ＡＨＢにＣＰＵ（Central Processing Unit）１１０、バスアービタ（Bus Arbiter）１２０、マスタ装置１３０、１４０、１５０、及びスレーブ装置１６０、１７０、１８０が連結した構造を有する。
【０００４】
　ところが、今までの埋め込みシステムは、前述のようなシングルＡＨＢバス構造でも充分な性能（performance）を発揮した。しかし、埋め込みシステムが次第にシステムオンチップ（System On Chip）化するに伴って、ＡＨＢバスシステムは一層高性能が要求されている。システムオンチップでは、従来より多くの装置がシステムバス上に連結され、一層高い動作速度が要求されるので、現在のシングルＡＨＢバス構造では、システムオンチップを実現するのに限界がある。
【０００５】
　シングルＡＨＢバスに複数のマスタ装置とスレーブ装置とが連結される場合、バスにかかる負荷（load）が増加して動作速度が低下するようになる問題や、大量のデータ伝送を要求するバスマスタがバスを掌握した時にバス割り当て（bus sharing）の問題が生ずる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　上述した問題を解決するために、本発明によれば、多数のＡＨＢバスを具備したＡＨＢバスシステムを提供して、システムバス上に連結されている装置を分散させることによって、バスにかかる負荷を減少させ動作速度を速くする。また、大量のデータ伝送を行うバスマスタがバスを使用する時に生ずるバス割り当て問題を解決することができ、これにより、システムの性能が向上する。
【０００７】
　本発明の目的は、動作速度を増加させ、かつ、バス割り当て問題を解決できるデータバスシステムを提供することにある。
【課題を解決するための手段】
【０００８】
　本発明の第１の実施様態によるデータバスシステムは、データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できる少なくとも１つのバスと、第１のバス要請信号を受信して第２のバス要請信号を出力し、第２のバス承認信号を受信して第１のバス承認信号を出力するグローバルアービタと、少なくとも１つのデータバスの間にデータを伝送する少なくとも１つの双方向ブリッジと、前記データバス各々に存在し、前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカルアービタとを備えることを特徴とする。
【０００９】
　本発明の第２の実施様態によるデータバスシステムは、　データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できる第１及び第２のデータバスと、第１のバス要請信号を受信して第２のバス要請信号を出力し、第２のバス承認信号を受信して第１のバス承認信号を出力するグローバルアービタと、前記第１のデータバスと前記第２のデータバスとの間でデータの伝送路として機能する第１の双方向ブリッジと、前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカルアービタと、複数の低速動作装置が連結しており、前記複数の低速動作装置の間でデータを伝達できる第３のデータバスと、前記第１のデータバスと前記第３のデータバスとの間、または前記第２のデータバスと前記第３のデータバスとの間でデータの伝送路として機能する第２の双方向ブリッジとを備えることを特徴とする。
【００１０】
　本発明の第３の実施様態によるデータバスシステムは、データの伝達を要請し制御することができる少なくとも１つのマスタを含む複数の装置が連結しており、前記複数の装置の間でデータを伝達できる第１及び第２のデータバスと、前記第１及び第２のデータバスのマスタから第１のバス要請信号を受信して第２のバス要請信号を出力し、第２のバス承認信号を受信して第１のバス承認信号を出力するグローバルアービタと、前記第１のデータバスと前記第２のデータバスとの間でデータを伝送する双方向ブリッジと、前記第１のデータバスと前記第２のデータバスとに各々存在し、前記グローバルアービタから前記第２のバス要請信号を受信し、前記第２のバス承認信号を出力するローカルアービタとを備えることを特徴とする。
【００１１】
　本発明によるデータバスシステムは、ＡＨＢバスシステムであることを特徴とする。
【００１２】
　本発明の他の実施様態によるバス間クロスアクセス方法は、第１のデータバスに連結したマスタがレジスタブロックに第１のバス要請信号を伝送する段階と、前記グローバルアービタが前記レジスタブロックの前記第１のバス要請信号によって第１のローカルアービタに第２のバス要請信号を伝送する段階と、前記第１のローカルアービタにバス仲裁が発生する段階と、前記第１のローカルアービタが前記グローバルアービタに第２のバス承認信号を伝送する段階と、前記グローバルアービタが前記レジスタブロックに第１のバス承認信号を伝送する段階と、第１のデータバスに連結したマスタがレジスタブロックの前記第１のバス承認信号を監視しながら、この信号がセットされると、前記第１のデータバスから第２のデータバスへとデータの伝送が始まる段階と、クロスアクセスが終了すれば、前記第１のバス要請信号をクリアさせる段階とを含むことを特徴とする。
【発明の効果】
【００１３】
　本発明のデータバスシステムによれば、システムバス上に連結されている装置を分散させることによって、バスにかかる負荷を減少させ動作速度を速くする。また、大量のデータ伝送を行うバスマスタがバスを使用する時に生ずるバス割り当て問題を解決することができ、これにより、システムの性能が向上する。
【発明を実施するための最良の形態】
【００１４】
　以下、添付の図面を参照して本発明によるデュアルＡＨＢバスシステムについて説明する。
【００１５】
　図２は、デュアルＡＨＢバスシステムを有する本発明の第１実施例によるＡＭＢＡを簡略に示すブロック図である。
【００１６】
　図２に示すように、デュアルＡＨＢバスシステムは、第１のＡＨＢバス ＡＨＢＮ、第２のＡＨＢバス ＡＨＢＳ、システムコントロールレジスタブロック２０１、グローバルアービタ２０２、第１のＡＨＢバス ＡＨＢＮに連結した第１のＣＰＵ２０４、第１のＡＨＢバス ＡＨＢＮに連結した第１のローカルアービタ２０５、第１のＡＨＢバス ＡＨＢＮに連結したマスタ装置２０６、２０７、２０８、第２のＡＨＢバス ＡＨＢＳに連結した第２のＣＰＵ２０９、第２のＡＨＢバス ＡＨＢＳに連結した第２のローカルアービタ２１０、第２のＡＨＢバス ＡＨＢＳに連結したマスタ装置２１１、２１２、２１３、及び第１のＡＨＢバス ＡＨＢＮと第２のＡＨＢバス ＡＨＢＳとの間で橋の役目を果たすＡＨＢ-to-ＡＨＢバスブリッジ２０３を備える。実際に、システムでは、ＡＨＢバスにスレーブ装置も連結されるが、図２では図示を省略した。図２で、ラインＬ１、Ｌ２は、システムコントロールレジスタブロック２０１と各バスＡＨＢＮ、ＡＨＢＳとの間にアドレスまたはデータを送受信するために使われる。第１のＡＨＢバス ＡＨＢＮに連結した第１のＣＰＵ２０４と第２のＡＨＢバス ＡＨＢＳに連結した第２のＣＰＵ２０９もマスタ装置として見ることができる。
【００１７】
　以下、図２を参照して本発明によるデータバスシステムの動作について説明する。
【００１８】
　以下では、第１のＡＨＢバス ＡＨＢＮは、ノース（North）ＡＨＢバスと称し、第２のＡＨＢバス ＡＨＢＳは、サウス（South）ＡＨＢバスと称する。
【００１９】
　図２を参照すれば、本発明のデュアルＡＨＢバスシステムを有するＡＭＢＡは、グローバルアービタ２０２、システムコントロールレジスタ２０１、及びＡＨＢ-to-ＡＨＢブリッジ２０３を備え、ノースＡＨＢバスに連結したマスタがサウスＡＨＢバスをアクセスしたり、サウスＡＨＢバスに連結したマスタがノースＡＨＢバスをアクセスすることができる。バスの間にクロスアクセスが発生する場合、グローバルアービタ２０２とシステムコントロールレジスタ２０１との間では、ＡＨＢ-to-ＡＨＢプロトコルによってデータ伝送を行うためのハンドシェーキング信号（handshaking signals）を発生させる。
【００２０】
　図３は、本発明の第２実施例によるデュアルＡＨＢバスシステムを有するＡＭＢＡを簡略に示すブロック図である。
【００２１】
　図３に示されているように、デュアルＡＨＢバスシステムは、第１のＡＨＢバス ＡＨＢＮ、第２のＡＨＢバス ＡＨＢＳ、グローバルアービタ３０１、第１のＡＨＢバス ＡＨＢＮに連結した第１のＣＰＵ３０５、第１のＡＨＢバス ＡＨＢＮに連結した第１のローカルアービタ３０９、第１のＡＨＢバス ＡＨＢＮに連結したマスタ装置３１３、３１５、３１７、第２のＡＨＢバス ＡＨＢＳに連結した第２のＣＰＵ３０７、第２のＡＨＢバス ＡＨＢＳに連結した第２のローカルアービタ３１１、第２のＡＨＢバス ＡＨＢＳに連結したマスタ装置３２３、３２５、３２７、及び第１のＡＨＢバス ＡＨＢＮと第２のＡＨＢバス ＡＨＢＳとの間で橋の役目を果たすＡＨＢ-to-ＡＨＢバスブリッジ２０３を備える。グローバルアービタ３０１内には、バス要請信号ＨＲＥＱＮ、ＨＲＥＱＳとバス承認信号ＨＧＲＡＮＴＮ、ＨＧＲＡＮＴＳとを格納するレジスタ３０２を含む。図３で、ラインＬ１、Ｌ２は、グローバルアービタ３０１と各バスＡＨＢＮ、ＡＨＢＳとの間にアドレスまたはデータを送受信するために使われる。
【００２２】
　図３を参照すれば、本発明のデュアルＡＨＢバスシステムを有するＡＭＢＡは、グローバルアービタ３０１、及びＡＨＢ-to-ＡＨＢブリッジ３０３を備え、ノースＡＨＢバスに連結したマスタがサウスＡＨＢバスをアクセスしたり、サウスＡＨＢバスに連結したマスタがノースＡＨＢバスをアクセスすることができる。バスの間にクロスアクセスが発生する場合、グローバルアービタ３０１は、ＡＨＢ-to-ＡＨＢプロトコルによってデータ伝送を行うためのハンドシェーキング信号を発生させる。
【００２３】
　従来のＡＭＢＡは、複数のマスタ装置とスレーブ装置とが１つのＡＨＢバスに連結しているので、バス過負荷（bus overload）が発生し、システムの動作速度を上げるに限界があった。また、従来のＡＭＢＡは、１つのマスタがバスを使用する場合、他のマスタはバスを使用することができないため、バス割り当て問題が生じ、このため、システムの性能向上に多くの制約があった。
【００２４】
　本発明では、図２に示すように、デュアルＡＨＢバスシステムを構成し、システムの性能を大いに向上させることができる。ノースＡＨＢバスとサウスＡＨＢバスとにマスタ装置とスレーブ装置とが分散することによって、システムバスにかかる負荷は、１つのＡＨＢバスを使用する場合より減少するようになる。
【００２５】
　デュアルＡＨＢシステムにおいて、ノースＡＨＢバスとサウスＡＨＢバスとの間にクロスアクセスが発生しない場合に、各々のＡＨＢバスは、互いに独立したローカルアービタ２０５、２１０と、システムリソース（ＣＰＵ２０４、２０９及びマスタ２０６〜２０８、２１１〜２１３）を有してＡＭＢＡシステムを構成するので、互いに独立して動作する。
【００２６】
　従って、本発明のデュアルＡＨＢシステムを使用すれば、データ伝送が多いマスタによって発生し得るバス割り当て問題を解決できる。
【００２７】
　デュアルＡＨＢシステムにおいて、ノースＡＨＢバスに連結したマスタがサウスＡＨＢバスをアクセスしたり、サウスＡＨＢバスに連結したマスタがノースＡＨＢバスをアクセスする時には、ＡＨＢ-to-ＡＨＢブリッジ２０３を経由する時にだけクロスアクセスが可能である。
【００２８】
　本発明によるＡＨＢバスシステムにおいて、バスＡＨＢＮ、ＡＨＢＳ間のプロトコルは、表１のソフトウェアアルゴリズムを利用できる。表１で、システムコントロールレジスタブロックをセッティングしクリアする時、ＳＷＰインストラクションを使用する理由は、サウス及びノースのいずれか一方のマスタがシステムコントロールレジスタブロックにアクセスしている間には、他方のマスタではアクセスできないようにするためである。
【００２９】
【表１】
2004133942.tif 000003
【００３０】
　図４は、システムコントロールレジスタブロックとグローバルアービタとの間、及びグローバルアービタとローカルアービタとの間における信号のハンドシェーク動作を示すブロック図である。
【００３１】
　図４を参照すれば、システムコントロールレジスタブロック２０１は、各ＡＨＢバスに連結したマスタからバス要請信号ＧＨＢＵＳＲＥＱＮ、ＧＨＢＵＳＲＥＱＳを受信し（図示せず）、グローバルアービタ２０２からバス承認信号ＧＨＢＵＳＧＮＴＮ、ＧＨＢＵＳＧＮＴＳを受信し、各々に関する情報を格納しており、グローバルアービタ２０２にバス要請信号ＧＨＢＵＳＲＥＱＮ、ＧＨＢＵＳＲＥＱＳを送信する。グローバルアービタ２０２は、システムコントロールレジスタブロック２０１のバス要請信号ＧＨＢＵＳＲＥＱＮ、ＧＨＢＵＳＲＥＱＳを受信し、システムコントロールレジスタブロック２０１にバス承認信号ＧＨＢＵＳＧＮＴＮ、ＧＨＢＵＳＧＮＴＳを送信する。
【００３２】
　また、グローバルアービタ２０２は、第１のローカルアービタ２０５にバス要請信号ＨＲＥＱＮとバス仲裁防止信号ＨＬＯＣＫＮとを送信し、第１のローカルアービタ２０５からバス承認信号ＨＧＲＡＮＴＮを受信する。また、グローバルアービタ２０２は、第２のローカルアービタ２１０にバス要請信号ＨＲＥＱＳとバス仲裁防止信号ＨＬＯＣＫＳとを送信し、第２のローカルアービタ２１０からバス承認信号ＨＧＲＡＮＴＳを受信する。第１のローカルアービタ２０５は、ノースＡＨＢバスに連結した各装置（図示せず）に要請信号を送信し、各装置から承認信号を受信し、第２のローカルアービタ２１０は、サウスＡＨＢバスに連結した各装置（図示せず）に要請信号を送信し、各装置から承認信号を受信する。
【００３３】
　例えば、ノースＡＨＢバス ＡＨＢＮに連結したマスタがサウスＡＨＢバス ＡＨＢＳをクロスアクセスする場合、ＡＨＢＮバスに連結したマスタは、システムコントロールレジスタブロック２０１のＧＨＢＵＳＲＥＱＮ ｂｉｔをセットさせ、システムコントロールレジスタブロック２０１のＧＨＢＵＳＧＮＴＮ ｂｉｔを監視（polling）する。グローバルアービタ２０２は、システムコントロールレジスタブロック２０１からＧＨＢＵＳＲＥＱＮに関する情報を受信し、サウスＡＨＢバスに連結しているサウスローカルアービタ２１０にＨＲＥＱＳ信号を伝送する。サウスローカルアービタ２１０にバス仲裁（arbitration）が発生する。サウスローカルアービタ２１０は、グローバルアービタ２０２にＨＧＲＡＮＴＳ信号を伝送し、グローバルアービタ２０２は、システムコントロールレジスタブロック２０１にＧＨＢＵＳＧＮＴＮ信号を伝送する。ＧＨＢＵＳＧＮＴＮ信号は、システムコントロールレジスタブロック２０１のレジスタマップ領域（図示せず）に行く。ＡＨＢＮに連結したマスタは、システムコントロールレジスタブロック２０１のＧＨＢＵＳＧＮＴＮ ｂｉｔを監視しながら、このｂｉｔがセットされると、サウスＡＨＢバスにデータ送受信を開始する。
【００３４】
　ＡＨＢＮバスに連結したマスタは、データ送受信が終了すれば、ＧＨＢＵＳＲＥＱＮ ｂｉｔをクリア（clear）させる。
【００３５】
　サウスＡＨＢバス ＡＨＢＳに連結したマスタがノースＡＨＢバス ＡＨＢＮをクロスアクセスする場合にも、上記と同様な方法でアクセスが可能である。
【００３６】
　ノースＡＨＢバス ＡＨＢＮに連結した１つのマスタ（第１のＣＰＵ２０４、マスタＮ１、マスタＮ２、…、またはマスタＮＮ）とサウスＡＨＢバス ＡＨＢＳに連結した１つのマスタ（第２のＣＰＵ２０９、マスタＳ１、マスタＳ２、…、またはマスタＳＭ）が同時にクロスアクセスする場合には、システムコントロールレジスタブロック２０１では、いずれか一方に優先権（priority）を付与することによって、同時にＢＵＳが承認（grant）されないようにする。そして、クロスアクセスしてデータ伝送を行う中に、バス仲裁防止信号ＨＬＯＣＫＮまたはＨＬＯＣＫＳを発生させて、バス仲裁（bus arbitration）が発生することを防止する。従って、システムコントロールレジスタブロック２０１内でノースＡＨＢバス ＡＨＢＮとサウスＡＨＢバス　ＡＨＢＳが同時にクロスアクセスする場合は発生しない。従って、デッドロック条件（dead lock condition）の発生を回避することができる。
【００３７】
　図５は、本発明の第１実施例によるデュアルＡＨＢバスを構成する第１のデータバスと第２のデータバスとの間のクロスアクセス実行過程を示す流れ図であり、ノースＡＨＢバス ＡＨＢＮに連結したマスタがサウスＡＨＢバス ＡＨＢＳをクロスアクセスする過程を示している。
【００３８】
　図５に示されているように、本発明によるＡＨＢバスシステムにおいて、ノースＡＨＢバス ＡＨＢＮに連結したマスタがサウスＡＨＢバス ＡＨＢＳをクロスアクセスする過程は、ノースＡＨＢバスに連結したＣＰＵなどのマスタがシステムコントロールレジスタブロックの第１のバス要請信号ＧＨＢＵＳＲＥＱＮをセッティングする段階（Ｓ１）と、グローバルアービタがシステムコントロールレジスタブロックのＧＨＢＵＳＲＥＱＮ ｂｉｔによってサウスローカルアービタにＨＲＥＱＳ信号を伝送する段階（Ｓ２）と、サウスローカルアービタにバス仲裁が発生する段階（Ｓ３）と、サウスローカルアービタがグローバルアービタにＨＧＲＡＮＴＳ信号を伝送する段階（Ｓ４）と、グローバルアービタがシステムコントロールレジスタブロックにＧＨＢＵＳＧＮＴＮ信号を伝送する段階（Ｓ５）と、ノースマスタがシステムコントロールレジスタブロックのＧＨＢＵＳＧＮＴ ｂｉｔを監視しながら、このｂｉｔがセットされると、ノースＡＨＢバスからサウスＡＨＢバスへとデータの伝送が始まる段階（Ｓ６）と、データの伝送が終了すれば、ＧＨＢＵＳＲＥＱＮ ｂｉｔをクリアさせる段階（Ｓ７）とを含む。
【００３９】
　図６は、本発明の第２実施例によるデュアルＡＨＢバスを構成する第１のデータバスと第２のデータバスとの間のクロスアクセス実行過程を示す流れ図であり、ノースＡＨＢバス ＡＨＢＮに連結したマスタがサウスＡＨＢバス ＡＨＢＳをクロスアクセスする過程を示している。
【００４０】
　図６に示されているように、本発明によるＡＨＢバスシステムにおいて、ノースＡＨＢバス ＡＨＢＮに連結したマスタがサウスＡＨＢバス ＡＨＢＳをクロスアクセスする過程は、ノースＡＨＢバスに連結したＣＰＵなどのマスタがグローバルアービタ内に備えられたレジスタの第１のバス要請信号ＧＨＢＵＳＲＥＱＮをセッティングする段階（Ｓ１）と、グローバルアービタがレジスタブロックのＧＨＢＵＳＲＥＱＮ ｂｉｔによってサウスローカルアービタにＨＲＥＱＳ信号を伝送する段階（Ｓ２）と、サウスローカルアービタにバス仲裁が発生する段階（Ｓ３）と、サウスローカルアービタがグローバルアービタにＨＧＲＡＮＴＳ信号を伝送する段階（Ｓ４）と、ノースマスタがシステムコントロールレジスタブロックのＧＨＢＵＳＧＮＴ ｂｉｔを監視しながら、このｂｉｔがセットされると、ノースＡＨＢバスからサウスＡＨＢバスへとデータの伝送が始まる段階（Ｓ５）と、データの伝送が終了すれば、ＧＨＢＵＳＲＥＱＮ ｂｉｔをクリアさせる段階（Ｓ６）とを含む。
【００４１】
　図７は、本発明の第２実施例によるデュアルＡＨＢバスシステムを有するＡＭＢＡを示すブロック図である。図７に示されたデュアルＡＨＢバスシステムは、図２のデュアルＡＨＢバスシステムにＡＨＢ-to-ＡＰＢブリッジ５２０、５２３がさらに連結した構造を有する。
【００４２】
　図７で、ノースＡＨＢバスに連結したマスタ５０４、５０６乃至５１０は、ＡＨＢ-to-ＡＰＢブリッジ５２０を介して第１のＡＰＢバス（Advanced Peripheral Bus)ＡＰＢＮに連結している低速動作装置とデータを送受信する。そして、サウスＡＨＢバスに連結したマスタ５１１、５１３乃至５１６は、ＡＨＢ-to-ＡＰＢブリッジ５２３を介して第２のＡＰＢバス ＡＰＢＳに連結している低速動作装置とデータを送受信する。ＣＰＵ５０４、イーサネット（登録商標）ＭＡＣ５０６、ＵＳＢ1.1ホスト５０７、メモリコントローラ５０８、ＰＣＩコントローラ５０９、ＤＭＡコントローラ５１０は、ノースＡＨＢバスに連結したマスタであり、ＣＰＵ５１１、メモリコントローラ５１３、内部ＳＲＡＭ５１４、ＴＦＴ−ＬＣＤコントローラ５１５、ＤＭＡコントローラ５１６は、サウスＡＨＢバスに連結したマスタである。メモリコントローラ５０８、５１３には、ＳＲＡＭ、ＳＤＲＡＭ、ＦＲＡＭなどのメモリ装置５１７、５１８が連結している。第１のＡＰＢバス ＡＰＢＮには、複数の周辺装置５２１、５２２が連結しており、第２のＡＰＢバス ＡＰＢＳには、複数の周辺装置５２４、５２５が連結している。
【００４３】
　図８は、本発明の一実施例によるマルチＡＨＢバスシステムを有するＡＭＢＡを簡略に示すブロック図であり、３つのデータバスＡＨＢ１、ＡＨＢ２、ＡＨＢ３を備えるＡＨＢバスシステムを例にして図示している。図８のグローバルアービタ８０１内には、バス要請信号ＨＲＥＱ１、ＨＲＥＱ２、ＨＲＥＱ３とバス承認信号ＨＧＲＡＮＴ１、ＨＧＲＡＮＴ２、ＨＧＲＡＮＴ３とを格納するレジスタ８０２を含む。図８で、ラインＬ１、Ｌ２、Ｌ３は、グローバルアービタ８０１と各バスＡＨＢ１、ＡＨＢ２、ＡＨＢ３との間にアドレスまたはデータを送受信するために使われる。
【００４４】
　図８のマルチＡＨＢバスシステムは、ローカルアービタとマスタを有するデータバスとが３つ存在し、グローバルアービタと各データバスＡＨＢ１、ＡＨＢ２、ＡＨＢ３との間にバス要請信号ＨＲＥＱ１、ＨＲＥＱ２、ＨＲＥＱ３、バス承認信号ＨＧＲＡＮＴ１、ＨＧＲＡＮＴ２、ＨＧＲＡＮＴ３、及びバス仲裁防止信号ＨＬＯＣＫ１、ＨＬＯＣＫ２、ＨＬＯＣＫ３が各々存在するという点を除いて、図３に示されている本発明の第２実施例によるデュアルＡＨＢバスシステムと類似している。従って、図８のマルチＡＨＢバスシステムの動作に関する説明は省略する。
【００４５】
　本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内で、いろいろと変更して実施することができるものである。
【図面の簡単な説明】
【００４６】
【図１】シングルＡＨＢバスシステムを有する従来のＡＭＢＡを示すブロック図である。
【図２】本発明の第１実施例によるデュアルＡＨＢバスシステムを有するＡＭＢＡを簡略に示すブロック図である。
【図３】本発明の第２実施例によるデュアルＡＨＢバスシステムを有するＡＭＢＡを簡略に示すブロック図である。
【図４】システムコントロールレジスタブロックとグローバルアービタとの間、及びグローバルアービタとローカルアービタとの間における信号のハンドシェーク動作を示すブロック図である。
【図５】本発明の第１実施例によるデュアルＡＨＢバスを構成する第１のデータバスと第２のデータバスとの間のクロスアクセス実行過程を示す流れ図である。
【図６】本発明の第２実施例によるデュアルＡＨＢバスを構成する第１のデータバスと第２のデータバスとの間のクロスアクセス実行過程を示す流れ図である。
【図７】本発明の第３実施例によるデュアルＡＨＢバスシステムを有するＡＭＢＡを簡略に示すブロック図である。
【図８】本発明の一実施例によるマルチＡＨＢバスシステムを有するＡＭＢＡを簡略に示すブロック図である。
【符号の説明】
【００４７】
　　　２０１、５０１　　システムコントロールレジスタブロック
　　　２０２、３０１、５０２、８０１　　グローバルアービタ
　　　２０３、３０３、５０３、８０３　　ＡＨＢ-to-ＡＨＢブリッジ
　　　２０４、２０９、３０５、３０７、５０４、５１１　　ＣＰＵ
　　　２０５、２１０、３０９、３１１、５０５、５１２、８０４、８０５、８０６　　ローカルアービタ
　　　５２０、５２３　　ＡＨＢ-to-ＡＰＢブリッジ
　　　８０２　　レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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