(57)【要約】【課題】    半導体の製造装置、記憶装置等をストレージエリアネットワークにより連係することにより、大容量の画像データあるいは設計データを高速に通信し、システムのスループットを向上する。【解決手段】  設計情報を記憶する１つの記憶装置３０と、露光部と、前記露光部を制御する制御部と、前記記憶装置３０と前記制御部とが接続されたストレージエリアネットワーク４０と、を有する。【選択図】  図１
2004349720.tif 000002
【特許請求の範囲】
【請求項１】
設計情報を記憶する１つの記憶装置と、
露光部と、
前記露光部を制御する制御部と、
前記記憶装置と前記制御部とが接続されたストレージエリアネットワークと、を有する
半導体製造システム。
【請求項２】
請求項１記載の半導体製造システムにおいて、
前記制御部は、前記記憶装置から読み出された情報を前記露光部に対応したショット情
報に変換するショット部を有する半導体製造システム。
【請求項３】
請求項１記載の半導体製造システムにおいて、
前記制御部は、
前記記憶装置から読み出された情報を一時的に格納するバッファと、
前記情報を加工する復元部と、
前記復元部により加工された情報を分解する分解部と、
前記分解部により分解された情報間の近接効果補正を行う近接補正部と、
前記近接補正部により補正された情報を前記露光部に対応したショット情報に変換す
るショット部と、
を有する半導体製造システム。
【請求項４】
請求項１記載の半導体製造システムにおいて、
前記記憶装置は、要求仕様情報、機能仕様情報、論理情報、セル情報、レイアウト情報、
マスク・レチクル情報、描画情報が格納される半導体製造システム。
【請求項５】
第１の記憶装置と、露光部と、前記露光部を制御する制御部とを有する半導体製造装置
と、
前記設計情報が記憶された第２の記憶装置と、
前記第２の記憶装置と前記半導体製造装置内の前記第１の記憶装置と前記制御部とがそ
れぞれ接続されたストレージエリアネットワークとを有する半導体製造システム。
【請求項６】
請求項５記載の半導体製造システムにおいて、
前記制御部は、前記第１の記憶装置及び前記第２の記憶装置から読み出された情報を前
記露光部に対応したショット情報に変換するショット部を有する半導体製造システム。
【請求項７】
請求項５記載の半導体製造システムにおいて、
前記制御部は、
前記第１の記憶装置または前記第２の記憶装置から読み出された情報を加工する復元
部と、
前記復元部により加工された情報を分解する分解部と、
前記分解部により分解された情報間の近接効果補正を行う近接補正部と、
前記近接補正部により補正された情報を前記露光部に対応したショット情報に変換す
るショット部と、
を有する半導体製造システム。
【請求項８】
請求項５記載の半導体製造システムにおいて、
前記第１の記憶装置または前記第２の記憶装置は、要求仕様情報、機能仕様情報、論理
情報、セル情報、レイアウト情報、マスク・レチクル情報、描画情報が格納される半導体
製造システム。
【請求項９】
請求項５記載の半導体製造システムにおいて、
前記第１の記憶装置は、レイアウト情報の設計情報が記憶され、
前記第２の記憶装置は、前記設計情報を処理した描画情報が記憶される半導体製造シス
テム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造システムにかかり、特に半導体製造装置、記憶装置をストレージエリアネットワークを用いて連係した半導体製造システムに関する。
【背景技術】
【０００２】
装置間を接続する通信手段としては、例えば特許文献１に示すようにＬＡＮ（ローカルエリアネットワーク）が一般的に使用されている。また、特許文献２に示すように、ＬＡＮを複数のセグメントに分割し、分割した各セグメント間に処理ステーションを設置し、データのコピーをおこなうシステムも知られている。
【０００３】
一方、ストレージエリアネットワークは、データの保管デバイスであるストレージをサーバから切り離し、ストレージのみで構築する独立したネットワークである。ストレージエリアネットワークは、例えば、特許文献３あるいは４に記載されたファイバ・チャネル（シリアルインタフェースの規格の１つ）による接続や、特許文献５に記載された光ファイバによるネットワークに示される。ストレージエリアネットワークは通信デバイスの種類によらないで記憶装置を接続するネットワークの総称であり、ＩＥＥＥ１３９４のようなシリアルバスによる記憶装置の接続、ＩｎｆｉｎｉＢａｎｄ（登録商標）のようなスイッチ型バスによる記憶装置の接続はストレージエリアネットワークとなる。しかし、従来のイーサネット（登録商標）のように、メッセージデータと記憶装置に対する送受信データが混在したネットワークはストレージエリアネットワークではない。
【特許文献１】特開２０００−１６４６６７号公報
【特許文献２】特開平９−１５３４４１号公報
【特許文献３】国際公開００／１８０４９号パンフレット
【特許文献４】国際公開００／１７７６９号パンフレット
【特許文献５】国際公開００／２９９５４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術は、ネットワークに流れるデータの種類について考慮することなく、例えば、半導体および半導体用マスクの設計情報である大容量のＣＡＤデータと、各種装置の制御および連携をおこなうための制御コマンドであるメッセージデータを同じネットワークで通信するため、トラフィックが増大して、ネットワーク通信の性能が低下し、この低下がシステム全体の性能に影響を及ぼしている。すなわち、制御コマンドの発行頻度および、該コマンドに対する応答の発生頻度、また画像等の大容量データの送受信により、ネットワークのスループットが変化し、装置全体の性能が低下するという問題がある。特に半導体の微細化に伴い、検査結果としての画像データ、および半導体とマスクの設計情報であるＣＡＤデータが膨大な容量になると、該データを通信するだけでネットワークの帯域を占有してしまい、メッセージデータの送受信に影響を与えていた。
【０００５】
また、ＬＡＮを複数のセグメントにわけて、該セグメント間に処理ステーションを設置し、データのコピーをおこなうことによりトラフィックの軽減を図る技術も存在するが、この場合は前記処理ステーションがセグメント間のデータのコピーを行うために、この処理ステーションがシステム全体の性能のボトルネックとなる。例えば、検査装置および製造装置をネットワークを介して接続しても、各装置間でデータをやりとりするためにはネットワークを介してデータをコピーしなければならないため、ネットワークが混雑しシステム全体のスループットが低下する。さらに、各セグメントに接続される記憶装置間でデータをコピーすることが必要であり、データの複製の整合性の管理が複雑になる。
【０００６】
本発明は前記問題点に鑑みてなされたもので、本発明は、大容量の画像データあるいは設計データを高速に通信し、記憶することができる半導体製造システムを提供することにある。また、半導体製造システムにおける各種の情報をネットワークを介して連係して半導体製造システムのスループットを向上することにある。
【課題を解決するための手段】
【０００７】
本発明は上記課題を解決するため、次のような手段を採用した。
【０００８】
設計情報を記憶する１つの記憶装置と、露光部と、前記露光部を制御する制御部と、前記記憶装置と前記制御部とが接続されたストレージエリアネットワークと、を有する。
【発明の効果】
【０００９】
本発明によれば、半導体の製造装置あるいは記憶装置等をストレージエリアネットワークにより連係するので、大容量の画像データあるいは設計データを高速に通信し、システムのスループットを向上することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図１ないし図３２を参照して説明する。図１は、本発明の実施例にかかる半導体製造システムを示すブロック図である。
【００１１】
図に示すように、ストレージエリアネットワーク４０により、半導体の検査装置１０、半導体の製造装置２０および記憶装置３０を接続する。また、半導体の検査装置１０と製造装置２０は、汎用ネットワーク５０で接続することができる。
【００１２】
本実施例によれば、ストレージエリアネットワーク４０を設けたことにより、半導体の検査装置１０および半導体製造装置２０間で、汎用ネットワーク５０に影響を与えることなく大容量のデータ通信を実行できる。また、記憶装置３０を共有するので、装置間でデータのコピーをする必要がなくり、システム全体の性能向上、およびデータ管理の簡素化を図ることができる。なお、前記製造装置２０は半導体の製造装置のみならず半導体マスクの製造装置とすることができ、前記検査装置１０は半導体の検査装置のみならず半導体マスクの検査装置とすることができるが、以後、簡単のために半導体の製造装置および半導体の検査装置で代表して説明する。
【００１３】
図２は、半導体製造システムの他の構成を示すブロック図である。図に示すように、ストレージエリアネットワーク４０により半導体の検査装置１０、半導体の製造装置２０および複数の記憶装置３０を接続する。ストレージエリアネットワーク４０としては、通信デバイスにファイバ・チャネル４１を採用し、該ファイバ・チャンネルをファブリック４２でそれぞれ接続する。また、半導体の検査装置１０および半導体の製造装置２０間は汎用ネットワーク５０で接続する。
【００１４】
前記ファブリック４２には、スイッチおよびハブが存在し両者ともにホットプラグをサポートしているので、記憶装置３０を動的にストレージエリアネットワークに追加拡張することができる。また、前記ファブリック４２はカスケード接続が可能であるから、さらなる追加拡張が実現できる。
【００１５】
また、ファブリック間をファイバ・チャンネルで接続することにより、検査装置１０、製造装置２０、および記憶装置３０の設置場所を任意に選定することができる。例えば、前記検査装置１０および製造装置２０を製造現場に設置し、前記記憶装置３０をオフィスやデータセンタに設置することができる。これにより、自然災害等により製造現場が被害を受けても、製造現場に設置されている検査装置１０や製造装置２０に係る情報は全て記憶装置３０に記憶されているので復旧が容易になる。なお、ファブリック４２にスイッチを採用した構成は、通信デバイスにＩｎｆｉｎｉＢａｎｄを採用した場合と同等になる。よって、ファイバ・チャネル４１の長距離通信が必要ない場合にはＩｎｆｉｎｉＢａｎｄを採用すると同等の構成でコンパクトなシステムが実現できる。
【００１６】
図３は、半導体製造システムの更に他の構成を示すブロック図である。図に示すように、ストレージエリアネットワーク４０により、半導体の検査装置１０、半導体の製造装置２０および複数の記憶装置３０を接続する。ストレージエリアネットワーク４０としては、通信デバイスにファイバ・チャネル４１を採用し、それぞれの装置をループ状に接続する。また、半導体の検査装置１０および導体の製造装置２０間は汎用ネットワーク５０で接続する。このループ状構成はファブリック等の設備を必要とせず、光ファイバの接続のみにより構築できる簡素なシステムである。また、メンテナンスが容易で、ループの２重化システムの構築も容易に実現できる。
【００１７】
図４は、半導体製造システムの更に他の構成を示すブロック図である。図に示すように、ストレージエリアネットワーク４０により、半導体の検査装置１０、半導体の製造装置２０および複数の記憶装置３０を接続する。ストレージエリアネットワーク４０としては、通信デバイスにＩＥＥＥ１３９４  ４３によりそれぞれをツリー状に接続する。この構成では、検査装置１０もしくは製造装置２０をツリーのルートとする。また、半導体の検査装置１０および半導体の製造装置２０間は汎用ネットワーク５０で接続する。ＩＥＥＥ１３９４はホットプラグをサポートしているので、記憶装置を動的にストレージエリアネットワークに追加拡張することができる。
【００１８】
図５は、半導体製造システムの更に他の構成を示すブロック図である。図に示すように、ストレージエリアネットワーク４０により、半導体の検査装置１０、半導体の製造装置２０、複数の記憶装置３０および計算機６０を接続する。また、半導体の検査装置１０、半導体の製造装置２０および計算機６０間は汎用ネットワーク５０で接続することができる。本実施例によれば、ストレージエリアネットワーク４０を設けたことにより、半導体の検査装置１０、半導体の製造装置２０および計算機６０間で汎用ネットワーク５０に影響を与えることなく大容量のデータ通信を実行できる。また、従来は論理設計等の上流工程でのデータを記憶する装置と、検査及び製造工程でのデータを記憶する装置を分離していたため、両工程間での情報のやりとりが困難であった。しかし、本実施例では記憶装置３０を共有するのでデータのコピーをする必要がなくなる。このため、システム全体の性能の向上、およびデータ管理の簡素化を図ることができる。さらにストレージエリアネットワーク４０に長距離通信が可能なものを選択すると、検査装置１０、製造装置２０および計算機６０の設置場所を柔軟に設定することができる。
【００１９】
図６ないし図８は検査処理を説明する図であり、図６は、半導体製造装置が検査位置を生成し、半導体検査装置が検査を実行するシーケンスを示す図である。
【００２０】
まず、製造装置２０は、設計情報を記憶装置３０から読み出す（Ｓ１０）。次に読み出した設計情報をもとに検査位置、あるいは検査領域を生成する（Ｓ２０）。次に生成した検査位置を記憶装置３０に書き込む（Ｓ３０）。この書き込み情報は処理遂行のログとなる。次に検査装置１０は、前記検査位置を記憶装置３０から読み込み（Ｓ４０）、読み込んだ位置に応じて検査を実行する（Ｓ５０）。
【００２１】
このように、検査位置を検査装置１０の外部装置から指定することにより検査装置の負荷を減少して検査装置の性能を向上することができる。
【００２２】
図７は、半導体検査装置が検査位置を生成し、検査を実行するシーケンスを示す図である。まず、検査装置１０は、設計情報を記憶装置３０から読み出す（Ｓ１００）。次に読み出した設計情報をもとに検査位置、あるいは検査領域を生成する（Ｓ１１０）。次に生成した検査位置を記憶装置３０に書き込む（Ｓ１２０）。この書き込み情報は処理遂行のログとなる。次に前記検査位置を記憶装置３０から読み込み（Ｓ１３０）、読み込んだ位置に応じて検査を実行する（Ｓ１４０）。このように、検査位置を検査装置１０の内部で生成することにより、検査装置以外の負荷を減らすことができる。
【００２３】
図８は、ストレージエリアネットワークに接続した計算機が検査位置を生成し、半導体検査装置が検査を実行するシーケンスを示す図である。まず、計算機６０は、設計情報を記憶装置３０から読み出す（Ｓ２００）。次に読み出した設計情報をもとに検査位置、あるいは検査領域を生成する（Ｓ２１０）。次に生成した検査位置を記憶装置３０に書き込む（Ｓ２２０）。この書き込み情報は処理遂行のログとなる。次に検査装置１０は、前記検査位置を記憶装置３０から読み込み（Ｓ２３０）、読み込んだ位置に応じて検査を実行する（Ｓ２４０）。このように、検査位置を検査装置１０の外部装置から指定することにより該検査装置の負荷が減り性能が向上する。
【００２４】
このように、検査位置の生成を、検査装置１０、製造装置２０あるいはこれらの装置とは別の計算機６０のいずれかとすることができ、これにより、前記各装置の負荷状態あるいは検査位置の生成方法の変更に柔軟に対応することができる。
【００２５】
図９および図１０は検査位置の生成を説明する図であり、図９は、設計情報の分割領域の情報をもとに、検査位置を生成するシーケンスを示す図である。なお、検査位置を生成する装置は、図６、図７、図８に示すように検査装置１０、製造装置２０、あるいは計算機６０のいずれかとすることができるが、本実施例では製造装置２０が生成する例で説明する。
【００２６】
まず、製造装置２０は、設計情報７１を記憶装置３０より読み込む（Ｓ４００）。次に、製造装置２０の多くは、読み込んだ設計情報の全領域を一度に処理できないため、該設計情報を、例えばストライプ状に分けて分割情報７２を作成する（Ｓ４１０）。次に分割情報間の境界を含む分割領域７３を抽出する（Ｓ４２０）。分割領域７３には、本来分割されるべきでない半導体セル、例えばトランジスタのようなデバイスが含まれている可能性がある。そこで分割されたセルを抽出する（Ｓ４３０）。次に前記分割されたセルが求まると、前記設計情報から分割されたセルの位置あるいは領域が判明する。これを検査の位置のリストとして生成し記憶装置３０に書き込む（Ｓ４４０）。このように、分割によって影響を受ける可能性が高い部分を検査位置とすることにより、検査位置の点数を削減することが可能になり、システム全体の性能が向上する。
【００２７】
図１０は、設計情報の分割による多重処理に係る情報をもとに、検査位置を生成するシーケンスを示す図である。図９と同様に、本シーケンスを製造装置２０が実行する例で説明する。まず、製造装置２０は、設計情報７１を記憶装置３０より読み込む（Ｓ５００）。製造装置２０の多くは、該設計情報の全領域を一度に処理できないため、該設計情報を例えばストライプ状に分けて、分割情報７２を作成する（Ｓ５１０）。次に分割情報間の境界を含む分割領域７３を抽出する（Ｓ５２０）。分割領域７３には、本来分割されるべきでない配線が含まれている可能性がある。分割された配線を最終的にきちんと繋ぐために、またがる分割情報で多重に処理する場合が多い。そこで分割された配線をもとに多重処理を行う部分を抽出する（Ｓ５３０）。次に多重処理を行う部分が求まると、前記設計情報７１から分割された配線の位置あるいは領域が判明する。これを検査の位置のリストとして生成し記憶装置３０に書き込む（Ｓ５４０）。このように、多重処理されることで影響を受ける可能性が高い部分を検査位置とすることにより、検査位置の点数を削減することが可能になり、システム全体の性能が向上する。
【００２８】
図１１は、補正処理に係る情報をもとに、検査位置を生成するシーケンスを示す図である。図９と同様に、本シーケンスを製造装置２０が実行する例で説明する。まず、製造装置２０は、設計情報７１を記憶装置３０より読み込む（Ｓ６００）。ＥＢ（電子線直接描画装置）のような製造装置２０では、電子線の近接効果により屈折など物理現象が発生し、設計情報７１の通りに描画しても、該設計情報と異なった結果になってしまう。そこで、近接効果に対する補正（ＯＰＣ）を実施する。ＯＰＣにはルールベースとシミュレーションベースが存在するが本発明はＯＰＣの手法にはよらない。ＯＰＣを実行することにより、補正パターンが付加された情報７７が生成される。（Ｓ６１０）。次に生成した補正パターン７８のみを抽出する（Ｓ６２０）。多くの場合、設計情報は図形データなので、補正パターンは、もとの設計情報７１と補正パターンが付加された情報７７との間で図形の論理演算をおこなうことで求めることができる。補正パターンがもとまると、前記設計情報７１から位置あるいは領域が判明する。これを検査の位置のリストとして生成し記憶装置３０に書き込む（Ｓ６４０）。このように、補正処理されることで影響を受ける可能性が高い部分を検査位置とすることにより、検査位置の点数を削減することが可能になり、システム全体の性能が向上する。
【００２９】
図１２は、検査装置が検査した不良位置の情報をもとに、該不良位置に対応する論理を特定するシーケンスを示す図である。まず、検査装置１０が記憶装置３０に書き込んだ不良位置を読み込む（Ｓ７００）。前記不良位置をもとにレイアウト情報の該当位置を抽出する（Ｓ７１０）。抽出したレイアウト情報をもとにトランジスタ等のセルを抽出する（Ｓ７２０）。以上の各ステップは既存のレイアウト検証ツールで実行されるＬＶＳ（ｌａｙｏｕｔ  ｖｅｒｓｕｓ  ｓｃｈｅｍａｔｉｃ）と同等である。
【００３０】
次に、抽出したセルに接続されている配線を辿る（Ｓ７３０）。辿ったパターンと同一のパターンをネットリスト等の論理情報から検索する（Ｓ７４０）。検索した論理を含むネットリスト等のもととなる論理情報を抽出する（Ｓ７５０）。
【００３１】
本実施例では、半導体製造工程の上流工程である論理生成の部分にまで遡って調査することができる。このため論理の変更によって不良を軽減できるかどうかの判断が可能になり、歩留まりが向上する。
【００３２】
図１３は、不良位置の検査画像、該不良位置のレイアウト情報、セルライブラリ情報、セルデバイス情報、論理記号、および論理記述を同時に表示する例を示す図である。図では、検査装置１０で観測された実画像１００、該実画像に相当するレイアウト情報１１０、該レイアウト位置に存在するセルライブラリ情報１２０、該セルライブラリのデバイス情報１３０、該デバイスに相当する論理１４０と、該論理を合成するもととなった論理記述１５０、同時に表示している。
【００３３】
従来より、前記検査画像とレイアウト情報を重ね合せて表示して不良を検査する技術は存在している。しかし前記従来技術では、不良があっても、例えば配線間を跨ぐ不純物は不良とし、配線間をまたがないような不純物は良とするといった程度の判断にしか使えなかった。これに対して、本発明では論理情報も表示するために、例えばクロックに関わる配線上の不良であれば、システム全体に与える影響が大と判断して不良とする等、不良の選定に厳密さを加えることができる。
【００３４】
図１４は、半導体製造に係るそれぞれの情報に関連付けのためのリンク情報を設けた例を示す図である。本実施例では、関連付け情報として、記憶装置３０を識別するための記憶装置ＩＤと情報そのもののＩＤとをの関連を示すリンク情報２００を設ける。すなわち、それぞれの情報に前記リンク情報２００を付加し、要求仕様情報２１０、機能仕様情報２２０、論理情報２３０、セル情報２４０、レイアウト情報２５０、マスク・レチクル情報２６０、描画情報２７０、および検査結果２８０を前記リンク情報２００で関連づける。このようなリンク方向を実際の製造工程に対応付けると、前記情報の連携がそのまま製造工程のログ情報として活用できる。
【００３５】
図１５は、それぞれの情報を物理的に一つの記憶装置に記憶させた例を示す図である。図に示すように、要求仕様情報２１０、機能仕様情報２２０、論理情報２３０、セル情報２４０、レイアウト情報２５０、マスク・レチクル情報２６０、描画情報２７０、および検査結果２８０を一つの記憶装置３０に記憶する。このように一つの記憶装置３０に全情報を記憶させることにより、リンク情報２００を辿ってそれぞれの情報へ高速にアクセスすることができる。
【００３６】
図１６は、それぞれの情報を物理的に異なった記憶装置に記憶させた例を示す図である。図に示すように、要求仕様情報２１０、機能仕様情報２２０、論理情報２３０、セル情報２４０、レイアウト情報２５０、マスク・レチクル情報２６０、描画情報２７０、および検査結果２８０をそれぞれ別の記憶装置３０に記憶する。このようにそれぞれ別々の記憶装置３０に記憶させることにより、図１５の記憶の仕方に比べて、記憶装置３０に故障に対しての被害が最小限で済む。
【００３７】
図１７は、関連付けのためのリンク情報のみを独立して記憶させた例を示す図である。要求仕様情報リンク情報３１０、機能仕様情報リンク情報３２０、論理情報リンク情報３３０、セル情報リンク情報３４０、レイアウト情報リンク情報３５０、マスク・レチクル情報リンク情報３６０、描画情報リンク情報３７０、および検査結果リンク情報３８０をリンクリストとして独立させることにより、任意の情報へのアクセスが、図１４の単方向リストのサーチに比べて高速に実行できる。
【００３８】
図１８は、検査における許容範囲、検査結果、最終製品の性能の相関を記録するテーブルの例を示す図である。相関テーブル４００は、検査の時に指定される許容範囲４１０、該範囲に収まった実測値４２０、該実測値４２０の製品の最終的な性能、例えばクロック周波数を記憶する。また、前記各項目のソート、あるいは性能値を基準にした実測値の領域分けをおこなうことができる。
【００３９】
図１９は、検査結果から性能を予測するシーケンスを示す図である。まず、検査装置２０が記憶装置３０に書き込んだ実測値を読み込む（Ｓ８００）。読み込んだ実測値をもとに相関テーブル４００を検索する（Ｓ８１０）。検索の結果、実測値４２０に一致するデータがある場合には、該データに対応する性能値４３０を読み出す（Ｓ８２０）。不一致の場合には、実測値４２０に近いデータをプラス方向およびマイナス方向で検索し、２つの近似値を求める（Ｓ８３０）。該近似値に対応する性能値４３０を求め、補間を行い性能値を算出する（Ｓ８４０）。このように、検査装置１０の検査結果から、性能を予測することにより、実際に半導体の完成品の性能評価をすることなく、検査の過程で性能を予測することができる。
【００４０】
図２０ないし図２３は、本発明の実施例になる半導体検査装置を示すブロック図であり、図２０は全体構成を示すブロック図である。図に示すように、検査装置１０は、光学的撮像素子等を有する観察部１２、該観察部を制御する制御部１４からなる。観察部１２および制御部１４はストレージエリアネットワーク４０を介して、検査装置外部の記憶装置３０、検査装置内部の記憶装置３１、および検査装置以外の装置６０と接続される。このような構成にすることにより、各部および装置間で記憶装置を共有することができる。
【００４１】
図２１は、制御部をストレージエリアネットワークに接続した半導体検査装置を示すブロック図である。図に示すように、検査装置１０は、光学的撮像素子等を有する観察部１２と、該観察部を制御する制御部１４からなる。制御部１４は、ストレージエリアネットワーク４０を介して検査装置外部の記憶装置３０、検査装置内部の記憶装置３１、および検査装置以外の装置６０と接続する。このような構成にすることにより、制御部は装置内外の全ての記憶装置にアクセスすることができる。
【００４２】
図２２は、複数の検査装置をストレージエリアネットワークに接続した半導体検査装置を示すブロック図である。図に示すように、検査装置１０は、光学的撮像素子等を有する観察部１２、該観察部を制御する制御部１４からなる。観察部１２および制御部１４は、ストレージエリアネットワーク４０を介して検査装置外部の記憶装置３０、検査装置内部の記憶装置３１、および複数の検査処理装置６０と接続する。このような構成にすると、検査装置１０で得られた画像データを外部の記憶装置３０に記憶した場合、複数の検査処理装置６０から容易に前記記憶装置３０に記憶した画像データにアクセスできるため、検査処理の並列化が容易に実現でき、システム全体の性能が向上する。また、ストレージエリアネットワーク４０では、システム動作中に検査処理装置６０を追加削除することが可能なので、システム負荷の変動に応じて検査処理装置６０の構成を変更することができる。
【００４３】
図２３は、ストレージエリアネットワークとしてファイバ・チャネルを採用した場合の半導体検査装置を示すブロック図である。図に示すように、検査装置１０は、光学的撮像素子等を有する観察部１２、該観察部を制御する制御部１４からなる。観察部１２および制御部１４は、ストレージエリアネットワーク４０を介して検査装置外部の記憶装置３０、検査装置内部の記憶装置３１、および複数の検査処理装置６０と接続する。ストレージエリアネットワーク４０は複数のファブリック４２を有し、該ファブリックと各部および装置はファイバ・チャネル４１で接続する。また、ファブリック４２間もファイバ・チャネル４３で接続されている。この場合、ファブリックを複数台設置し、該ファブリック間の接続４３をＡＴＭ等のＷＡＮで代用すると、検査装置本体を製造現場内のクリーンルームに設置し、検査処理装置を距離的に離れたオフィスに設置することも可能になる。
【００４４】
図２４ないし図２５は、本発明の実施例にかかる半導体製造装置を示すブロック図であり、図２４は全体構成を示すブロック図である。図に示すように、製造装置２０は、光学的露光手段、あるいは荷電粒子露光手段を有する露光部２２、該露光部を制御する制御部２４からなる。露光部２２および制御部２４は、ストレージエリアネットワーク４０を介して製造装置外部の記憶装置３０、製造装置内部の記憶装置３２、および製造装置２０以外の装置６０と接続する。このような構成にすることにより、各部および装置間で記憶装置を共有することができる。
【００４５】
図２５は、制御部をストレージエリアネットワークに接続した半導体製造装置を示すブロック図である。図に示すように、製造装置２０は、光学的露光手段あるいは荷電粒子露光手段を有する露光部２２と、該露光部を制御する制御部２４からなる。制御部２４は、ストレージエリアネットワーク４０を介して製造装置外部の記憶装置３０、製造装置内部の記憶装置３２、および製造装置２０以外の装置６０と接続する。このような構成にすることにより、制御部は装置内外の全ての記憶装置にアクセスすることができる。
【００４６】
図２６は、複数台の設計情報加工装置６０をストレージエリアネットワークに接続した半導体検査装置を示すブロック図である。図に示すように、製造装置２０は、光学的露光手段、あるいは荷電粒子露光手段を有する露光部２２、該露光部を制御する制御部２４からなる。露光部２２および制御部２４は、ストレージエリアネットワーク４０を介して製造装置外部の記憶装置３０、製造装置内部の記憶装置３２、および複数の設計情報加工装置６０と接続する。このような構成にすることにより、複数の設計情報加工装置６０が、それぞれ製造装置２０向けに加工した設計情報を記憶装置３０に記憶できるので、製造処理の並列化が容易に実現でき、システム全体の性能が向上する。また、ストレージエリアネットワークでは、システム動作中に設計情報加工装置６０を追加削除することが可能である。このため、新たな設計情報加工処理が要求される場合、新たな設計情報加工装置をシステムを停止させることなく追加することが可能であり、システムの拡張性が向上する。
【００４７】
図２７は、複数台の半導体製造装置をストレージエリアネットワークに接続した例を示すブロック図である。図に示すように、複数の製造装置２０は、ストレージエリアネットワーク経由で記憶装置３０に記憶されている設計情報にアクセス可能である。このため、同一の設計情報に対して、複数の製造装置が並列に製造工程を実行できるので、システム全体の性能が向上する。
【００４８】
図２８は、ストレージエリアネットワークとしてファイバ・チャネルを採用し、制御部に専用ハードウェアを搭載した場合の半導体製造装置を示す図である。
【００４９】
図に示すように、製造装置２０は、光学的露光手段あるいは荷電粒子露光手段を有する露光部２２および該露光部を制御する制御部２４からなる。露光部２２および制御部２４は、ストレージエリアネットワーク４０を介して製造装置外部の記憶装置３０、製造装置内部の記憶装置３２、および複数の設計情報加工装置６０と接続する。ストレージエリアネットワーク４０は、複数のファブリック４２を有し、該ファブリックと各部および装置はファイバ・チャネル４１で接続する。また、ファブリック４２間もファイバ・チャネル４３で接続する。制御部２４は、設計情報を一時的に貯め込むＢＭ（バッファメモリ）２５、設計情報を制御部２４向けに加工する復元部２６、復元部２５で加工されたデータを矩形等の最小図形単位に分解する分解部２７、分解部により分解された最小図形単位間の近接効果補正を実施する近接補正部２８、および前記露光部２２に対応したショット情報に変換するショット部２９からなる。
【００５０】
従来のハードウェア化されている制御部２４では、制御部２４はブラックボックスとなり内部のデータにアクセスすることは不可能であった。しかし、本実施例では前記ファイバ・チャンネルを介して制御部２４内部のデータにアクセスすることが可能である。このため、近接補正部２８における補正結果、あるいはショット部２９による実際のショット指示情報を取得することが可能であり、これらの情報に基づいて新たな機能を提供することができる。
【００５１】
図２９は、記憶装置に記憶されているショット情報と、該ショット情報のもととなった設計情報と比較することにより、製造工程の正確性を求めるシーケンスを示す図である。図２８に示す半導体製造装置に適用した場合を例に説明する。
【００５２】
まず、記憶装置３０あるいは記憶装置３２に記憶されているショット情報を読み込む（Ｓ９００）。読み込んだショット情報をもとに描画パターンを復元する（Ｓ９１０）。ショット情報は、矩形等の最小図形単位の集合であり、該単位図形間の補間により描画パターンの復元が可能である。次に、設計情報を読み込む（Ｓ９２０）。なお、描画パターンと設計情報の形式は、ＣＡＤデータもしくはベクトルデータとなる場合が多いが、前記設計情報が前記描画パターンと異なる形式のときには変換が必要である。次に描画パターンと設計情報の比較を行う（Ｓ９３０）。比較結果が一致した場合には処理が正確に行われたと判定し（Ｓ９４０）、不一致の場合には処理が不正確であったと判定する（Ｓ９５０）。なお、前記不一致の場合は、不一致となった場所を記憶装置３０に記憶し、記憶した情報をストレージエリアネットワーク４０に接続したＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）等の微細加工装置の制御データとすることもできる。
【００５３】
図３０は、半導体製造装置の処理時間予測シーケンスを示す図である。まず、ショット情報を記憶装置３０から読み込む（Ｓ１０００）。読み込んだショット情報から、ショット数を計測する（Ｓ１０１０）。ショット情報は、前述のように矩形等の最小図形単位の集合であり、該図形単位の総数がショット数となる。
【００５４】
計測されたショット数に、製造装置個々の最小図形単位のショットにかかる時間であるショット標準時間を乗算する（Ｓ１０２０）。なお、最小図形単位が複数あり、更に図形単位毎にショット標準時間が異なる場合には、各最小図形単位毎にショット数を計測し、該計測結果毎に各最小図形のショット標準時間を乗算し、合計することで正確な処理時間を予測することが可能である。
【００５５】
図３１は、半導体製造装置の現在処理位置を表示するシーケンスを示す図である。まず、現在のショット情報を記憶装置３０から読み込む（Ｓ１１００）。読み込んだショット情報からショット位置情報を取得する（Ｓ１１１０）。次に設計情報を記憶装置３０から読み込む（Ｓ１１２０）。次に読み込んだ設計情報と前記ショット位置情報を合成する（Ｓ１１３０）。合計結果を表示する（Ｓ１１４０）。
【００５６】
図３２は、半導体製造装置の現在処理位置を表示する表示画面の例を示す図である。図に示すように、表示画面５００には設計情報であるレイアウトの描画パターン５１０およびショット情報５２０を表示する。前記レイアウトの描画領域に対して、ショット位置は非常に微細な領域である。このため、表示画面５００にショット情報の領域を可視化するには、表示画面に表示している領域５３０の前記ショット位置を含む領域を拡大して表示することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例にかかる半導体製造システムの構成を示すブロック図である。
【図２】半導体製造システムの他の構成を示すブロック図である。
【図３】半導体製造システムの更に他の構成を示すブロック図である。
【図４】半導体製造システムの更に他の構成を示すブロック図である。
【図５】半導体製造システムの更に他の構成を示すブロック図である。
【図６】半導体製造装置が検査位置を生成し、半導体検査装置が検査を実行するシーケンスを示す図である。
【図７】半導体検査装置が検査位置を生成し、検査を実行するシーケンスを示す図である。
【図８】ストレージエリアネットワークに接続した計算機が検査位置を生成し、半導体検査装置が検査を実行するシーケンスを示す図である。
【図９】設計情報の分割領域の情報をもとに検査位置を生成するシーケンスを示す図である。
【図１０】設計情報の分割による多重処理にかかる情報をもとに検査位置を生成するシーケンスを示す図である。
【図１１】補正処理にかかる情報をもとに検査位置を生成するシーケンスを示す図である。
【図１２】検査装置が検査した不良位置の情報をもとに該不良位置に対応する論理を特定するシーケンスを示す図である。
【図１３】不良位置の検査画像等を同時に表示する例を示す図である。
【図１４】半導体製造にかかるそれぞれの情報に関連づけのためのリンク情報を設けた例を示す図である。
【図１５】それぞれの情報を物理的に一つの記憶装置に記憶させた例を示す図である。
【図１６】それぞれの情報を物理的に異なった記憶装置に記憶させた例を示す図である。
【図１７】関連づけのためのリンク情報のみを独立して記憶させた例を示す図である。
【図１８】検査装置における許容範囲、検査結果、最終製品の性能の相関を記録するテーブルの例を示す図である。
【図１９】検査結果から性能を予測するシーケンスを示す図である。
【図２０】半導体検査装置の全体構成を示す図である。
【図２１】制御部をストレージエリアネットワークに接続した半導体検査装置を示すブロック図である。
【図２２】複数の検査装置をストレージエリアネットワークに接続した半導体検査装置を示すブロック図である。
【図２３】ストレージエリアネットワークとしてファイバ・チャンネルを採用した場合の半導体検査装置を示すブロック図である。
【図２４】半導体製造装置の全体構成を示すブロック図である。
【図２５】制御部をストレージエリアネットワークにより接続した半導体製造装置を示す図ブロック図である。
【図２６】複数台の設計情報加工装置をストレージエリアネットワークに接続した半導体検査装置を示すブロック図である。
【図２７】複数台の半導体製造装置をストレージエリアネットワークに接続した半導体検査装置を示すブロック図である。
【図２８】ストレージエリアネットワークとしてファイバ・チャネルを採用し、制御部に専用ハードウェアを搭載した場合の半導体製造装置を示す図である。
【図２９】記憶装置に記憶されているショット情報と、該ショット情報のもととなった設計情報と比較することにより、製造工程の正確性を求めるシーケンスを示す図である。
【図３０】半導体製造装置の処理時間予測シーケンスを示す図である。
【図３１】半導体製造装置の現在処理位置を表示するシーケンスを示す図である。
【図３２】半導体製造装置の現在処理位置を表示する表示画面の例を示す図である。
【符号の説明】
【００５８】
１０  半導体の検査装置
１２  観察部
１４  制御部
２０  半導体の製造装置
２２  露光部
２４  制御部
３０，３１、３２  記憶装置
４０  ストレージエリアネットワーク
４１  ファイバ・チャンネル
４２  ファブリック
４３  通信デバイス
５０  汎用ネットワーク
６０  計算機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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