(57)【要約】【課題】本発明の目的は、１素子あたりに３ビット以上を記憶することが可能で大容量化に適し、書込み方式が高効率でかつ書込み時のリーク電流が低いために高速の書込み速度を実現できる半導体記憶装置、およびその製造方法を提供することにある。【解決手段】本発明は、１素子あたりにソース領域、ドレイン領域、制御ゲート、２箇所の電荷記憶領域と１個以上の補助ゲートを持ち、書込み時には、書込み目標素子では、この補助ゲートを利用してソースサイドインジェクション書込みをおこない、隣接素子ではこの補助ゲートを利用してフィールドアイソレーションにより素子分離を行うことを特徴とする。【選択図】  図１
2004152924.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面内に形成された第１導電型のウェル領域と、
前記ウェル領域内に所定の間隔を置いて形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に挟まれる前記半導体基板の主面上に、
第１の絶縁膜を介して形成された第１および第２のゲート並びに電荷蓄積領域と、
前記電荷蓄積領域上に設けられた第２の絶縁膜を介して形成された第３のゲートとを有し、
前記電荷蓄積領域が前記第１のゲートと第２のゲートとの間に設けられていることを特徴とする半導体記憶素子。
【請求項２】
半導体基板の主面内に形成された第１導電型のウェル領域と、
前記ウェル領域内に所定の間隔を置いて形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に挟まれる前記半導体基板の主面上に、
第１の絶縁膜を介して形成された第１のゲートおよび第２のゲートと、
前記半導体基板上に第２の絶縁膜を介して形成された電荷蓄積領域と、
前記電荷蓄積領域上に設けられた第３の絶縁膜を介して形成された第３のゲートとを有し、
前記電荷蓄積領域が前記第１のゲートと第２のゲートとの間に設けられていることを特徴とする半導体記憶素子。
【請求項３】
前記第１の絶縁膜は、前記第２の絶縁膜とその膜厚が異なることを特徴とする請求項２に記載の半導体記憶素子。
【請求項４】
半導体基板の主面内に形成された第１導電型のウェル領域と、
前記ウェル領域内の第１の方向に所定の間隔を置いて形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に挟まれる前記半導体基板の主面上に、
第１の絶縁膜を介して形成された第１のゲートおよび第２のゲートと、
前記半導体基板上に第２の絶縁膜を介して形成された電荷蓄積領域と、
前記電荷蓄積領域上に設けられた第３の絶縁膜を介して形成された第３のゲートとを有し、
前記第１のゲートおよび前記第２のゲートは、前記第１の方向と平行に形成され、
前記第３のゲートは、前記第１の方向と直行する方向に形成され、
前記電荷蓄積領域が前記第１のゲートと第２のゲートとの間に設けられていることを特徴とする半導体記憶素子。
【請求項５】
前記電荷蓄積領域が複数の半導体微小結晶からなる層を有することを特徴とする請求項１、２または４のいずれかに記載の半導体記憶素子。
【請求項６】
前記電荷蓄積領域が窒化シリコン薄膜を有することを特徴とする請求項１、２または４のいずれかに記載の半導体記憶素子。
【請求項７】
前記電荷蓄積領域が酸窒化シリコン薄膜を有することを特徴とする請求項１、２または４のいずれかに記載の半導体記憶素子。
【請求項８】
前記電荷蓄積領域がポリシリコンからなる浮遊ゲートを有することを特徴とする請求項１、２または４のいずれかに記載の半導体記憶素子。
【請求項９】
前記第３の絶縁膜が窒素を添加した二酸化シリコンであることを特徴とする請求項２または４に記載の半導体記憶素子。
【請求項１０】
請求項４に記載の半導体記憶素子を複数個並べたメモリセルアレイを有する半導体装置において、
第１の方向に並べられた前記複数の半導体記憶素子のドレイン領域が互いに接続された第１のローカルビット線と、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子のソース領域が互いに接続された第２のローカルビット線と、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子の第１のゲートが互いに接続された第１の補助ゲート線と、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子の第２のゲートが互いに接続された第２の補助ゲート線と、
前記第１の方向に直交する方向に並べられた前記複数の半導体記憶素子の第３のゲートが互いに接続されたワード線とを有し、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子が互いに異なるワード線に接続されていることを特徴とする半導体装置。
【請求項１１】
前記半導体記憶素子に対して情報を書込む際に、
前記半導体記憶素子の一方側で隣接し、該半導体記憶素子および前記ワード線を共有する第１の半導体記憶素子に対して、前記第１の半導体記憶素子の第１の補助ゲートおよび第２の補助ゲートに０Ｖを印加し、
前記半導体記憶素子の他方側で隣接し、前記半導体記憶素子とワード線を共有する第２の半導体記憶素子に対しては、前記第２の半導体記憶素子の第１の補助ゲートおよび第２の補助ゲートに０Ｖを印加することを特徴とする請求項１０に記載に半導体記憶装置。
【請求項１２】
前記メモリセルアレイの一端において、前記第１の補助ゲートが２本置きに結束され、同時に他端において、前記第２の補助ゲート線が２本置きに結束されていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１３】
半導体基板の主面内に形成された第１導電型のウェル領域と、
前記ウェル領域内に所定の間隔を置いて形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に挟まれる前記半導体基板の主面上に、第１の絶縁膜を介して形成された第１のゲートと、
前記半導体基板上に第２の絶縁膜を介して形成された第１および第２の電荷蓄積領域と、
前記第１および第２の電荷蓄積領域上に設けられた第３の絶縁膜を介して形成された第２のゲートとを有し、
前記第１の電荷蓄積領域が前記第１のゲートと前記ソース領域との間に前記第２の絶縁膜を介して設けられ、前記第２の電荷蓄積領域が前記第１のゲートと前記ドレイン領域との間に前記第２の絶縁膜を介して設けられていることを特徴とする半導体記憶素子。
【請求項１４】
前記第１および第２の電荷蓄積領域が複数の半導体微小結晶からなる層を有することを特徴とする請求項１３に記載の半導体記憶素子。
【請求項１５】
前記第１および第２の電荷蓄積領域が窒化シリコン薄膜を有することを特徴とする請求項１３に記載の半導体記憶素子。
【請求項１６】
前記第１および第２の電荷蓄積領域が酸窒化シリコン薄膜を有することを特徴とする請求項１３に記載の半導体記憶素子。
【請求項１７】
前記第１および第２の電荷蓄積領域がポリシリコンからなる浮遊ゲートを有することを特徴とする請求項１３に記載の半導体記憶素子。
【請求項１８】
前記第３の絶縁膜が窒素を添加した二酸化シリコンであることを特徴とする請求項１３に記載の半導体記憶素子。
【請求項１９】
請求項１３に記載の半導体記憶素子を複数個並べたメモリセルアレイを有する半導体装置において、
第１の方向に並べられた前記複数の半導体記憶素子のドレイン領域が互いに接続された第１のローカルビット線と、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子のソース領域が互いに接続された第２のローカルビット線と、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子の第１のゲートが互いに接続された補助ゲート線と、
前記第１の方向に直交する方向に並べられた前記複数の半導体記憶素子の第３のゲートが互いに接続されたワード線とを有し、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子が互いに異なるワード線に接続されていることを特徴とする半導体装置。
【請求項２０】
前記半導体記憶素子に対して情報を書込む際に、
前記半導体記憶素子の一方側で隣接し、該半導体記憶素子および前記ワード線を共有する第１の半導体記憶素子に対して、前記第１の半導体記憶素子の補助ゲートに０Ｖを印加し、
前記半導体記憶素子の他方側で隣接し、前記半導体記憶素子とワード線を共有する第２の半導体記憶素子に対しては、前記第２の半導体記憶素子の補助ゲートに０Ｖを印加することを特徴とする請求項１９に記載に半導体記憶装置。
【請求項２１】
前記メモリセルアレイの一端において、前記補助ゲートが２本置きに結束されていることを特徴とする請求項１９に記載の半導体記憶装置。
【請求項２２】
半導体基板の主面内に形成された第１導電型のウェル領域と、
前記ウェル領域内の第１の方向に所定の間隔を置いて形成された第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に挟まれる前記半導体基板の主面上に、第１の絶縁膜を介して形成された第１のゲートと、
前記半導体基板上に第２の絶縁膜を介して形成された第１および第２の電荷蓄積領域と、
前記第１の電荷蓄積領域上に設けられた第３の絶縁膜を介して形成された第２のゲートと、
前記第２の電荷蓄積領域上に設けられた第３の絶縁膜を介して形成された第３のゲートとを有し、
前記第１のゲートは、前記第１の方向と直行する方向に形成され、
前記第２のゲートおよび前記第３のゲートは、前記第１の方向と平行に形成され、
前記第１の電荷蓄積領域が前記第１のゲートと前記ソース領域との間に前記第２の絶縁膜を介して設けられ、前記第２の電荷蓄積領域が前記第１のゲートと前記ドレイン領域との間に前記第２の絶縁膜を介して設けられていることを特徴とする半導体記憶素子。
【請求項２３】
前記第１および第２の電荷蓄積領域が複数の半導体微小結晶からなる層を有することを特徴とする請求項２２に記載の半導体記憶素子。
【請求項２４】
前記第１および第２の電荷蓄積領域が窒化シリコン薄膜を有することを特徴とする請求項２２に記載の半導体記憶素子。
【請求項２５】
前記第１および第２の電荷蓄積領域が酸窒化シリコン薄膜を有することを特徴とする請求項２２に記載の半導体記憶素子。
【請求項２６】
前記第１および第２の電荷蓄積領域がポリシリコンからなる浮遊ゲートを有することを特徴とする請求項２２に記載の半導体記憶素子。
【請求項２７】
前記第３の絶縁膜が窒素を添加した二酸化シリコンであることを特徴とする請求項２２に記載の半導体記憶素子。
【請求項２８】
請求項２２に記載の半導体記憶素子を複数個並べたメモリセルアレイを有する半導体装置において、
第１の方向に並べられた前記複数の半導体記憶素子のドレイン領域が互いに接続された第１のローカルビット線と、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子のソース領域が互いに接続された第２のローカルビット線と、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子の第１のゲートが互いに接続された補助ゲート線と、
前記第１の方向に直交する方向に並べられた前記複数の半導体記憶素子の第３のゲートが互いに接続されたワード線とを有し、
前記第１のローカルビット線に接続された前記複数の半導体記憶素子が互いに異なるワード線に接続されていることを特徴とする半導体装置。
【請求項２９】
前記半導体記憶素子に対して情報を書込む際に、
前記半導体記憶素子の一方側で隣接し、該半導体記憶素子および前記ワード線を共有する第１の半導体記憶素子に対して、前記第１の半導体記憶素子の補助ゲートに０Ｖを印加し、
前記半導体記憶素子の他方側で隣接し、前記半導体記憶素子とワード線を共有する第２の半導体記憶素子に対しては、前記第２の半導体記憶素子の補助ゲートに０Ｖを印加することを特徴とする請求項２８に記載に半導体記憶装置。
【請求項３０】
前記メモリセルアレイの端部で、補助ゲート線が４本置きに結束されていることを特徴とする請求項２８に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体不揮発記憶素子及び半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のアプリケーション、サービスの高度化と、情報ネットワークのブロードバンド化により、半導体不揮発記憶素子であるフラッシュメモリには、大容量化と高速の書込み速度が同時に要求されるようになってきている。特に大容量化への要求は、微細加工技術の進歩よりも格段に速い速度で進んでいる。
【０００３】
大容量化には、物理的な素子サイズを縮小するという方向と、１素子に複数ビットの情報を記憶することでビット当りの面積を縮小するという方向からアプローチが試みられてきた。前者素子の物理サイズ縮小は、記憶素子の構造最適化によって行われる。このようなアプローチの例として「アイ・トリプル・イー・テクニカル・ダイジェスト・インターナショナル・デバイス・ミーティング」（非特許文献１を参照）を挙げる。また、１素子に複数ビットの情報を記憶する多値技術では、従来までは、記憶ノードに保持する電子数を制御して、多数のレベルを用意して１セル当り２ビットを記憶するマルチレベル技術が主として利用されてきた。最近になって、窒化シリコンなどの離散記憶を利用して、１素子内で空間的に離散的に離れた場所に電子を蓄積することで１素子あたり２ビットを記憶するマルチステート技術も提案されている。前者のマルチレベル多値技術の従来技術として、「アイ・トリプル・イー・インターナショナル・ソリッド・ステート・サーキット・コンファレンス」（非特許文献２を参照）を挙げる。また、後者のマルチステート多値技術については、「１９９９年エクステンド・アブストラクト・インターナショナル・コンファレンス・オン・ソリッドステート・デバイス・アンド・マテリアルズ」（非特許文献３を参照）を挙げる。また、積極的に電荷を蓄積する場所を２ヶ所作成する技術に関しては、例えば、特許文献１、２および４に記載されている。
書込み速度の高速化について述べる。素子単体への書込みには、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  （Ｆ−Ｎ）トンネル効果を利用した書込み方式が用いられてきた。Ｆ−Ｎトンネルによる書込みでは、素子への書込みに時間がかかる。それでも、多数の記憶素子に対し同時に書込み動作ができるため、チップ自体では、ある程度高速な書込み速度を得ることができる。しかし、Ｆ−Ｎトンネル方式では、高電圧を使用するため周辺回路の面積を低減することができず、チップ面積の増大、すなわちコストの増大を招き、大容量化が難しい。
【０００４】
素子分離をとらずに、高速書込みを実現する構造として、隣接する素子と拡散層を共有する仮想接地型アレイと、ソースサイドインジェクション（ＳＳＩ）方式とよばれる高効率書込み方式をとる記憶装置が提案されている。この方式は、例えば、特許文献３に開示されている。
【０００５】
また、最近になって、素子サイズの縮小と、高速書込みを両立する素子構造が提案された（たとえば、非特許文献４を参照）。これは、素子面積のなかで大きな割合を占める二酸化シリコンからなる素子分離領域のかわりに、ＭＯＳ構造で電気的に隣接素子を分離するフィールドアイソレーション技術を採用している。このフィールドアイソレーション技術とマルチレベル多値技術により、素子面積の低減を実現している。また、この電気的素子分離に用いるゲートを利用してスプリットゲート型構造を実現することにより、ソースサイドインジェクション（ＳＳＩ）方式とよばれる高効率の書込みをおこない、高速の書込み速度を実現している。
【０００６】
【特許文献１】
特開２００１−２３０３３２号公報
【特許文献２】
特開２００１−２３７３３０号公報
【特許文献３】
米国特許６，３４４，９９３号明細書
【特許文献４】
米国特許５，９４９，７１１号明細書
【非特許文献１】
「アイ・トリプル・イー・テクニカル・ダイジェスト・インターナショナル・デバイス・ミーティング（ＩＥＥＥ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ）」  ２０００年、ｐ．７６７
【非特許文献２】
「アイ・トリプル・イー・インターナショナル・ソリッド・ステート・サーキット・コンファレンス（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ−Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ）」１９９６年、ｐ．３２−３３
【非特許文献３】
「１９９９年エクステンド・アブストラクト・インターナショナル・コンファレンス・オン・ソリッドステート・デバイス・アンド・マテリアルズ（Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔ  ｏｆ  ｔｈｅ  １９９９  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，  Ｔｏｋｙｏ）」１９９９年、ｐ．５２２−５２３
【非特許文献４】
「アイ・トリプル・イー・テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイス・ミーティング（ＩＥＥＥ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ）」  ２００１年、ｐ．２９
【０００７】
【発明が解決しようとする課題】
大容量化への要求は、微細加工技術の進歩よりも格段に速い速度で進んでいる。この要求に応えるため、現在までは、１素子に２ビットを記憶する多値記憶技術が導入されてきた。しかしながら、この市場からの大容量化の要求は、さらに大きくなっており、１素子に３ビット以上を記憶することをもとめられている。
【０００８】
マルチレベル多値技術における課題を以下に述べる。素子のしきい電圧分布幅を１ビット記憶と比較して狭くしなければならず、複数の記憶素子間で書込みあるいは消去特性を揃えるためには、パルス印加後に読出しを行うベリファイ動作を繰り返しながらの書込みあるいは消去が必要となる。このため複数の素子に対して、書込み／消去動作を行う場合、単体素子の平均的な電荷注入（放出）時間よりも数倍あるいは数十倍の時間が必要となってしまう。現在までは、しきい電圧レベルを４レベル用意し、１素子で２ビットの情報を記憶させる技術が実用化されているが、このベリファイ動作によるオーバーヘッドのため、８レベル（３ビット）以上の情報記憶と高速の書込み／消去速度を両立させることには大きな困難がともなう。
【０００９】
またマルチステート多値技術における課題を以下に述べる。従来のマルチステート多値記憶は、チャネルホットエレクトロン（ＣＨＥ）注入とよばれる方式により、記憶素子のドレイン端、ソース端の電荷保持領域に独立して電荷を注入することで多値記憶を行う。この方式では、ソース端、ドレイン端と２種類の電荷蓄積場所を利用するのみであるので、情報は当然２ビットまでしか記憶できない。書込み速度については、ＣＨＥ方式では、素子単体では高速に書き込むことが可能である。しかしながら、ソースドレイン間に流れる電流に対して、電荷蓄積領域に注入される電流の割合が低い、すなわち書込み効率が低いため、ソースドレイン間に大電流を流す必要がある。周辺回路の電流駆動能力の制限から、同時に書込める素子数が限られるため、チップとして高速な書込み速度を達成することには困難である。
【００１０】
チップとして、高速書込みを実現するためには、同時に多数の素子に書込みを行う必要がある。同時に多数の素子に書込みを行うためには、高効率の書込みと書込み時に流れるリーク電流を低減することが必須となる。ＳＳＩ書込み方式を用いれば、高効率書込みを実現することが可能である。しかしながら、ＳＳＩ方式は通常ソース−ドレイン間に３Ｖ以上の大電圧が印加されることを要求する。素子が微細化によりスケーリングされても、この電圧はスケーリングされない。これは、チャネル内の電子は、ゲート酸化膜とシリコンの間のエネルギー障壁（３．２ｅＶ）という物理量よりも高いエネルギーを持つ状態まで加速しなければならないからである。書込み目標素子に隣接する素子のソースドレイン間にも、この電圧が印加される。書込み時にながれるリーク電流を低減するためには、書込み目標素子に隣接する素子でのリーク電流を低減する必要がある。
【００１１】
従来の物理的な素子分離領域をもちいれば、このリーク電流を低減することが可能である。しかし、物理的な素子分離領域は、一般に加工寸法を小さくすることができないため、素子の微細化が難しい。フィールドアイソレーションを利用しても、微細化によりゲート長は短くすると、パンチスルー効果により、リーク電流は増大してしまい、高速な書込み速度を実現することが困難となる。
【００１２】
以上から、本発明の目的は、１素子あたりに３ビット以上を記憶することが可能なために大容量化に適し、書込み方式が高効率でかつ書込み時のリーク電流が低いために高速の書込み速度を実現できる半導体記憶装置、およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、半導体基板の主面内に形成された第１導電型のウェル領域と、
そのウェル領域内に所定の間隔を置いて形成された第２導電型のソース領域およびドレイン領域と、そのソース領域およびドレイン領域に挟まれる半導体基板の主面上に、第１の絶縁膜を介して形成された第１および第２のゲート並びに電荷蓄積領域と、その電荷蓄積領域上に設けられた第２の絶縁膜を介して形成された第３のゲートとを有し、電荷蓄積領域が第１のゲートと第２のゲートとの間に設けられた半導体記憶素子を提供することにより上記課題を解決したものである。
【００１４】
また、上述の電荷蓄積領域が複数の半導体微小結晶からなる層とすると効果的であり、
また、上述の電荷蓄積領域が窒化シリコン薄膜であると効果的であり、
さらに、上述の電荷蓄積領域が酸窒化シリコン薄膜であると効果的であり、
また、上述の電荷蓄積領域がポリシリコンからなる浮遊ゲートをであると効果的であり、
また、上述の第３の絶縁膜が窒素を添加した二酸化シリコンであると効果的である。
【００１５】
上述の半導体記憶素子を複数個並べたメモリセルアレイを有する半導体装置において、
第１の方向に並べられた前記複数の半導体記憶素子のドレイン領域が互いに接続された第１のローカルビット線と、
この第１のローカルビット線に接続された複数の半導体記憶素子のソース領域が互いに接続された第２のローカルビット線と、
この第１のローカルビット線に接続された複数の半導体記憶素子の第１のゲートが互いに接続された第１の補助ゲート線と、
この第１のローカルビット線に接続された複数の半導体記憶素子の第２のゲートが互いに接続された第２の補助ゲート線と、
この第１の方向に直交する方向に並べられた複数の半導体記憶素子の第３のゲートが互いに接続されたワード線とを有し、
前述の第１のローカルビット線に接続された複数の半導体記憶素子が互いに異なるワード線に接続されていることを特徴とする半導体装置を提供することにより上記課題を解決したものである。
【００１６】
上述の半導体記憶素子に対して情報を書込む際に、
その半導体記憶素子の一方側で隣接し、該半導体記憶素子およびワード線を共有する第１の半導体記憶素子に対して、第１の半導体記憶素子の第１の補助ゲートおよび第２の補助ゲートに０Ｖを印加し、
上述の半導体記憶素子の他方側で隣接し、半導体記憶素子とワード線を共有する第２の半導体記憶素子に対しては、第２の半導体記憶素子の第１の補助ゲートおよび第２の補助ゲートに０Ｖを印加するようにして書き込みを行なうと効果的である。
【００１７】
また、上述のメモリセルアレイの一端において、第１の補助ゲートが２本置きに結束され、同時に他端において、第２の補助ゲート線が２本置きに結束されていることを特徴としている。
【００１８】
【発明の実施の形態】
以下に、本発明の具体的な実施例によって半導体記憶素子及び、半導体記憶装置を説明する。
【００１９】
＜実施例１＞
図１には、本実施例による半導体記憶素子の断面構造を示す。図１の図面において，図面を見やすくするために、各部材にハッチングを施し、一部の部材は省略している。記憶素子は、ｐ型シリコン基板１００１に、ｎ型ウェル領域１００２が設けられており、その上にｐ型ウェル領域１００３が設けられている、所謂３重ウェル構造を持つ。このｐ型ウェル領域１００３にｎ型の拡散層領域がありこれらがソース１００４、ドレイン１００５を形成する。このソース１００４とドレイン１００５の間のチャネル領域上には、二酸化シリコンからなるゲート絶縁膜１００６を介してｎ型多結晶シリコンからなる第１の補助ゲート電極１００７及び、第２の補助ゲート電極１００８が設けられている。これら第１補助ゲート電極１００７及び第２補助ゲート電極１００８上には窒化シリコン（Ｓｉ３Ｎ４）１００９が積層され、側壁には二酸化シリコンのサイドウォール構造１０１０が設けられている。ソース１００４、ドレイン１００５、第１補助ゲート電極１００７、第２補助ゲート電極１００８、第１補助ゲート電極１００７と第２補助ゲート電極１００８の間のゲート絶縁膜上には、ｉ型ポリシリコンの球１０１１が複数存在する。この複数のシリコン球１０１１の間は、二酸化シリコンで絶縁されている。
【００２０】
これら複数のシリコン球１０１１上には、二酸化シリコン膜１０１２を介して、ｎ型多結晶シリコン１０１３と珪化金属１０１４からなる制御ゲート電極が設けられている。この制御ゲート電極上には、二酸化シリコン膜１０１５が積層されている。
本実施例による半導体記憶素子の動作を、図２を用いて説明する。本実施例による半導体記憶素子は、隣接する素子と協調して動作するために、図２には隣接する３つの半導体記憶素子が示されている。
【００２１】
まず、情報の書込みについて説明する。隣接する記憶素子の情報の破壊を防ぐために、隣接記憶素子の第１補助ゲート電極１１０１及び第２補助ゲート電極１１０２、反対側の隣接記憶素子の第１補助ゲート電極１１０３および、第２補助ゲート電極１１０４に０Ｖ或は負電圧を印加することで、隣接記憶素子を電気的に切り離す。従来は素子分離領域とよばれる二酸化シリコンからなる領域を用いて、隣接する記憶素子同士は物理的に切り離されていたが、本実施例では電気的に切り離されていることが特徴である。これにより、素子分離領域を作成する必要がなくなるため、プロセスコスト低減、素子面積低減が可能となる。書込みは、書込みを行う素子の第１補助ゲート電極１１０５側にある複数のシリコン球からなる電荷蓄積領域１１０６と、書込みを行う第２補助ゲート電極１１０７側にある複数のシリコン球からなる電荷蓄積領域１１０８に、電荷を独立に制御して注入することで行う。電荷蓄積領域１１０６に電荷を注入する場合には、ソース領域１１０９に０Ｖ、第１補助ゲート電極１１０５に１Ｖ、第２補助ゲート電極１１０７に７Ｖを印加する。さらに、制御ゲート電極１１１０に１４Ｖを印加する。このとき、第１補助ゲート電極１１０５下チャネルは、弱反転のため高抵抗に、それ以外のチャネルは強反転して低抵抗になる。
【００２２】
ここで、ドレイン１１１１に５Ｖを印加する。このとき、チャネルの電荷蓄積領域１１０６下の部分でのみホットエレクトロンが発生する。発生したホットエレクトロンは、制御ゲート電極１１１０による電界により加速され、電荷蓄積領域１１０６に注入される。第２補助ゲート電極１１０７近傍のチャネルではホットエレクトロンはほとんど発生しないため、電荷蓄積領域１１０８では、ほとんど電子の注入はおこらない。したがって、電荷蓄積領域１１０８とは独立に、電荷蓄積領域１１０６に電子を注入できることになる。通常のドレイン近傍でホットエレクトロンを発生させる方法に対して、ソースサイドインジェクションと呼ばれるこの方式は、ホットエレクトロンの発生効率が高いため、書込みで消費する電力を下げることが可能となる。また、電荷蓄積領域１００６に注入される電子の総数を４レベル以上の複数レベルに制御することで、電荷蓄積領域１００６だけで、４値すなわち２ビット以上の情報を記憶することが可能である。隣接する素子で拡散層領域を共有しているため、ドレイン１１１１と隣接する素子の拡散層領域１１１２の間には、５Ｖが印加されることになる。本実施例では、１素子あたり２個の補助ゲート電極を持ち、この２個の補助ゲートが隣接素子を電気的に切り離すため、１個の補助ゲートで電気的に切り離すよりも良好なパンチスルー特性がえられる。したがって、書込み時の隣接素子でのリーク電流を低減することが可能であり、チップとして同時に書き込める素子数を多くとることができる。反対に、電荷蓄積領域１１０８に電子を注入するには、ドレイン領域１１１１に０Ｖ、第２補助ゲート電極１１０７に１Ｖ、第１補助ゲート電極１１０５に７Ｖを印加する。このとき、第１補助ゲート電極１１０７下のチャネルは高抵抗に、それ以外のチャネルは低抵抗になる。ここで、ソース１１０９に５Ｖを印加する。このとき、電荷蓄積領域１１０８下チャネルでのみホットエレクトロンが発生する。発生したホットエレクトロンは、制御ゲート電極１１１０による電界により加速され、電荷蓄積領域１１０８のみに注入される。このようにして、第１補助ゲート電極１１０５側の電荷蓄積領域１１０６と、第２補助ゲート電極１１０７側の電荷蓄積領域１１０８に対して、独立に電子の注入を行うことができる。電荷蓄積領域１１０６と、電荷蓄積領域１１０８にそれぞれ４値づつ情報を記憶すれば、１記憶素子で１６値すなわち４ビットの情報を記憶することが可能となり、製造コストを低減することが可能となる。もちろん片側の電荷蓄積領域に４値以上を記憶し、１記憶素子で４ビット以上の情報を記憶して、更なる製造コスト低減も可能である。
【００２３】
情報の消去について説明する。
消去は、ｐ型ウェル１１１３に０Ｖを印加し、制御ゲート電極１１１０に−１８Ｖを印加する。このとき、電荷蓄積領域の電子は、制御ゲート電極１１１０による電界によって引き起こされる、所謂Ｆ−Ｎトンネルとよばれるトンネル効果で基板に引き抜かれる。このとき、制御電極１１１０に＋１８Ｖを印加して、制御ゲート電極１１１０にＦ−Ｎトンネルで電子を引き抜くことも可能である。このようにすることで、発生させる電圧の極性をすべて０Ｖ以上にすることが可能となり、電源を発生させる周辺回路を単純にし、チップの面積を低減することが可能である。これらの場合は、第１補助ゲート電極１１０５側の電荷蓄積領域１１０６および第２補助ゲート電極１１０７側の電荷蓄積領域１１０８に対して同時に消去を行うことになる。したがって、高速な消去が可能となる。或は、第１補助ゲート電極１１０５、第２補助ゲート電極１１０７に＋２０Ｖを印加して、第１補助ゲート電極１１０５、第２補助ゲート電極１１０７にＦ−Ｎトンネルで電子を引き抜くことも可能である。このとき、第１補助ゲート電極１１０５、第２補助ゲート電極１１０７に与える電圧を独立に制御することで、第１補助ゲート電極１１０５側電荷蓄積領域１１０６、第２補助ゲート電極１１０７側電荷蓄積領域１１０８に蓄積された電子を独立に消去可能である。
【００２４】
これらのＦ−Ｎトンネルを用いた方法とは別にホットホールを用いた消去も可能である。この場合は、隣接記憶素子の第１補助ゲート電極１１０１及び第２補助ゲート電極１１０２、反対側の隣接記憶素子の第１補助ゲート電極１１０３および、第２補助ゲート電極１１０４に０Ｖ或は負電圧を印加することで、隣接記憶素子を電気的に切り離す。第１補助ゲート電極１１０５側の電荷蓄積領域１１０６の情報を消去するためには、ソース１１０９に０Ｖ、第１補助ゲート電極１１０５に−１２Ｖ、第２補助ゲート電極１１０７に−１２Ｖを印加する。続いて、制御ゲート電極１１１０に−１２Ｖを印加し、ドレイン１１１１に５Ｖを印加する。このとき、ソース１１０９近傍で、ホットホールが発生する。発生したホットホールは、第１補助ゲート電極１１０５、制御ゲート電極１１１０による電界で加速、第１補助ゲート電極１１０５側の電荷蓄積領域１１０６に注入され、電子と再結合し消滅する。したがって，第１補助ゲート電極１１０５側の電荷蓄積領域１１０６に記憶された情報が消去されることになる。第２補助ゲート電極１１０７側の電荷蓄積領域１１０８の情報を消去するには、同様に、隣接記憶素子の第１補助ゲート電極１１０１及び第２補助ゲート電極１１０２、反対側の隣接記憶素子の第１補助ゲート電極１１０３および、第２補助ゲート電極１１０４に０Ｖ或は負電圧を印加して、隣接記憶素子を電気的に切り離し、ドレイン１１１１に０Ｖ、第２補助ゲート電極１１０７に−１２Ｖ、第１補助ゲート電極１１０５に−１２Ｖを印加する。続いて、第制御ゲート電極１１１０に−１２Ｖを印加し、ソース１１０９に５Ｖを印加する。このとき、ドレイン１１０９近傍でホットホールが発生し、第２補助ゲート電極１１０７側の電荷蓄積領域１１０８に記憶された情報は消去される。この方法では、Ｆ−Ｎトンネルを用いる方法に比べ、低電圧で動作させることができるため、周辺回路を小さくすることが可能で、チップ面積縮小すなわちコストを低減することが可能である。電圧関係を調整することにより、第１補助ゲート電極１１０５側電子蓄積領域１１０６と第２補助ゲート電極１１０７側電子蓄積領域１１０８両方を同時に消去することも可能である。
【００２５】
情報の読出しについて説明する。
第１補助ゲート電極１１０５側電荷蓄積領域１１０６に記憶された情報を読出す場合について説明する。まず、隣接記憶素子の第１補助ゲート電極１１０１及び第２補助ゲート電極１１０２、反対側の隣接記憶素子の第１補助ゲート電極１１０３および、第２補助ゲート電極１１０４に０Ｖ或は負電圧を印加することで、隣接記憶素子を電気的に切り離す。ソース１１０９を０Ｖとする。第１補助ゲート電極１１０５に３Ｖを印加することで、第１補助ゲート電極１１０５下のチャネルを低抵抗とする。第２補助ゲート電極１１０７に７Ｖを印加して、第２補助ゲート電極１１０７下のチャネルを低抵抗とする。第２補助ゲート電極１１０７の電位を第１補助ゲート電極１１０５よりも高くすることで、静電結合により、第２補助ゲート電極１１０７側の電荷蓄積領域１１０８下のチャネルを低抵抗とする。ドレイン１１１１に４Ｖを印加しておく。ここで、制御ゲート電極１１１０に電圧パルスを加え、このときのドレイン１１１１の電流或は電圧をモニタすることで、第１補助ゲート電極１１０５側電荷蓄積領域１１０６に記憶された情報を読出す。このとき、第２補助ゲート電極１１０７の電荷蓄積領域１１０８に蓄積された電子による電界は、第２補助ゲート電極１１０７による電界で打ち消されるため、記憶素子の閾値電圧は、第１補助ゲート電極１１０５側電荷蓄積領域１１０６に蓄積された電子の数のみに依存する。したがって、制御ゲート電極１１１０に印加する正の電圧パルスを変化させて、複数回ドレイン１１１１の電流あるいは電圧をモニタすることで、情報を読み出すことができる。第２補助ゲート電極１１０７側電荷蓄積領域１１０８に記憶された情報の読み出しを説明する。隣接記憶素子の第１補助ゲート電極１１０１及び第２補助ゲート電極１１０２、反対側の隣接記憶素子の第１補助ゲート電極１１０３および、第２補助ゲート電極１１０４に０Ｖ或は負電圧を印加することで、隣接記憶素子を電気的に切り離す。ドレイン１１１１を０Ｖとする。第２補助ゲート電極１１０７に３Ｖを印加することで、第２補助ゲート電極１１０７下のチャネルを低抵抗とする。第１補助ゲート電極１１０５に７Ｖを印加して、第１補助ゲート電極１１０５下のチャネルと、第１補助ゲート電極１１０５側の電荷蓄積領域１１０６下のチャネルを低抵抗とする。ソース１１０９には４Ｖを印加しておく。ここで、制御ゲート電極１１１０に電圧パルスを加え、このときのソース１１０９の電流或は電圧をモニタすることで、第２補助ゲート電極１１０７側電荷蓄積領域１１０８に記憶された情報を読出す。
【００２６】
これら半導体記憶素子を複数ならべた半導体記憶装置について説明する。
図３に回路図上での本実施例による記憶素子単体に対応する表現を示す。ソース１２０１は図２の１１０９、ドレイン１２０２は図１の１１１１、第１補助ゲート電極１２０３は図２の１１０５、第２補助ゲート電極１２０４は図２の１１０７、制御ゲート電極１２０５は図２の１１１０、ソース側電荷蓄積領域１２０６は図２の１１０６、ドレイン側電荷蓄積領域１２０７は図２の１１０８にそれぞれ対応する。
【００２７】
図４に本実施例による半導体記憶素子を複数並べた半導体記憶装置の等価回路図を示す。実際には、多数の記憶素子からなるが、ここでは説明のため３ｘ３個の記憶素子で構成される記憶装置の等価回路を示してある。複数の半導体記憶素子のソース領域、ドレイン領域をそれぞれ拡散層で接続した１３０１、１３０２、１３０３、１３０４をローカルビット線とする。これらローカルビット線が選択トランジスタ１３０５、１３０６、１３０７、１３０８を介して接続されているローカルビット線と平行方向の１３０９、１３１０、１３１１、１３１２をグローバルビット線、ローカルビット線が選択トランジスタ１３１３、１３１４、１３１５、１３１６を介して接続されているローカルビット線と垂直方向の１３１７をソース線とする。記憶素子の制御ゲートをローカルビット線と直行する方向に接続した１３１８、１３１９、１３２０をワード線とする。記憶素子の第１補助ゲートをローカルビット線と平行な方向に接続した１３２１、１３２２、１３２３を第１補助ゲート線、記憶素子の第２補助ゲートをローカルビット線と平行な方向に接続した１３２４、１３２５、１３２６を第２補助ゲート線とする。ｎ本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲートと、ｎ＋２本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲートと接続した１３２７を第１選択線、ｎ＋１本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲートと、ｎ＋３本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲートを接続した１３２８を、第２選択線とする（ｎ＝１，２，３…）。ｎ本目のローカルビット線をソース線に接続する選択トランジスタのゲートと、ｎ＋２本目のローカルビット線をソース線に接続する選択トランジスタのゲートを接続した１３２９を第３選択線、ｎ＋１本目のローカルビット線をソース線に接続する選択トランジスタのゲートと、ｎ＋３本目のローカルビット線をソース線に接続する選択トランジスタのゲートとを接続した１３３０を第４選択線とする（ｎ＝１，２，３…）。これら、第１選択線１３２７、第２選択線１３２８、第３選択線１３２９、第４選択線１３３０は、ローカルビット線と垂直方向に走る。また、ｎ本目の第１補助ゲート線はｎ＋２本目の第１補助ゲート線と接続され、ｎ＋１本目の第１補助ゲート線はｎ＋３本目の第１補助ゲート線と接続されている。第２補助ゲート線も同様に、ｎ本目の第２補助ゲート線はｎ＋２本目の第２補助ゲート線と接続され、ｎ＋１本目の第２補助ゲート線はｎ＋３本目の第２補助ゲート線と接続されている。このように補助ゲート線を束ねることで、制御性をたもったままで、面積を低減、すなわちコスト低減をはかることができる。
【００２８】
本実施例の製造工程を、図５から図１１を用いて説明する。シリコン基板にイオン打ち込みで３重ウェル構造を形成後、Ｐ型ウェル上に閾値電圧調整のためのホウ素イオンの打ち込みを行う。基板表面を酸化して、第１補助ゲート電極および第２補助ゲート電極のゲート絶縁膜１４０１を形成した後、燐をドープした多結晶シリコン膜１４０２と窒化シリコン膜１４０３を堆積する。この窒化シリコンの代わりに二酸化シリコン薄膜を堆積してもかまわない。ホトレジストをマスクに、順次窒化シリコン１４０３、多結晶シリコン膜１４０２をエッチングする。この行程にて、第１補助ゲート電極１４０４、第２補助ゲート電極１４０５が形成される。さらに、拡散層を形成するためのパターンをホトリソグラフィーにより、レジストに転写する。このレジスト１４０６をマスクに砒素イオンの打ち込みを低エネルギーで行い、拡散層１４０７を形成する。二酸化シリコン薄膜をＬＰＣＶＤ法にて堆積した後、エッチングを行い、第１補助ゲート電極１４０４及び第２補助ゲート電極１４０５の側壁に所謂サイドウォール構造１４０８を形成する。再度拡散層を形成するためのパターンをレジストに転写し、このレジスト１４０９をマスクに砒素イオンの打ち込みを高エネルギーで行い深い拡散層１４１０を形成する。２回に分けて、砒素イオンの打ち込みを行うことで、短チャネル特性を向上させるとともに、拡散層の抵抗を低減することが可能となる。ここで、ホトリソグラフィーとエッチングにより、二酸化シリコンからなるサイドウォール構造を除去してもかまわない。洗浄を行い、再度熱酸化によりゲート絶縁膜１４１１を形成する。図１、図２では、このとき形成するゲート絶縁膜の膜厚を、第１補助ゲート電極或は第２補助ゲート電極のゲート絶縁膜の膜厚と等しくしたが、図１０のように厚さを変えてもかまわない。特に、第１、第２補助ゲート電極下のゲート絶縁膜１４０１の膜厚を１４１１より薄くすることは、素子分離特性、データ保持特性の向上に有効である。さらに、ＬＰＣＶＤにて直径１０ｎｍ程度のｉ型シリコン球の堆積を行う。続いて、熱酸化或はプラズマ酸化を行い、シリコン球同士を絶縁する。この際，プラズマ窒化を用いて、シリコン球同士を絶縁してもよい。シリコン窒化膜は、電荷保持特性にすぐれるため、良好な電荷保持特性を得ることができる。シリコン球の堆積と酸化という行程を複数回行って電荷蓄積領域１４１２を形成する。この後、ＬＰＣＶＤにて二酸化シリコン薄膜１４１３を堆積する。この後、例えば、アンモニア雰囲気中でアニールした後に熱酸化するなどして、この二酸化シリコン薄膜が良好な絶縁特性をもつように改質してもよい。さらに、制御ゲート電極となる燐をドープした多結晶シリコン薄膜１４１４と制御ゲートを低抵抗化するためのタングステンシリサイド薄膜１４１５を堆積する。ホトリソグラフィーによりこの多結晶シリコン薄膜とタングステンシリサイドからなる薄膜を加工し、制御ゲート電極を形成する。この制御ゲート電極は、第１、第２補助ゲート電極と直行する方向に形成される。この後、ＬＰＣＶＤにて二酸化シリコン薄膜を堆積し、配線行程を行う。
【００２９】
本実施例による半導体装置の平面図を図１２に示す。拡散層からなる１５０１がローカルビット線と、多結晶シリコンからなる補助ゲート線１５０２が平行に走り、これに直行する方向に多結晶シリコンからなるワード線１５０３が存在する。図１２のＡ−Ａ断面が図１に相当する。最小単位は、１５０４でしめされる構造であり、最小加工寸法をＦとした場合、その面積は８Ｆ２以下となる。
本実施例の特徴である記憶素子１セル当りにつき、２値以上の記憶を記憶する多値技術は、絶縁されたシリコン球のように、空間的に分割された領域に電荷を分散させて蓄積させることにより実現される。したがって図１３のように、電荷蓄積領域を膜中に電荷トラップサイトをもつ窒化シリコン膜１６０１としても実現することができる。複数のシリコン球を利用する場合に対して、窒化シリコン膜を利用すると、ドライエッチングを利用する製造工程が簡便になる、等の利点がある。この窒化シリコン膜のかわりに、同様に電荷をトラップすることが可能な酸窒化膜を利用してもかまわない。また、図１４のように多結晶シリコンからなる浮遊ゲート電極１６０２、１６０３を利用しても同様の効果を実現できる。多結晶シリコンによる浮遊ゲートを利用する場合には、浮遊ゲート１６０２、１６０３、第１補助ゲート電極１６０４、第２補助ゲート電極１６０５、制御ゲート電極１６０６との容量結合を強くすることが可能なため、書込み、読出し、消去動作を低電圧化することが可能になるという利点がある。
【００３０】
＜実施例２＞
図１５には、本実施例による半導体記憶素子の断面構造を示す。記憶素子をｐ型シリコン基板１７０１に、ｎ型ウェル領域１７０２が設けられており、その中にｐ型ウェル領域１７０３が設けられている、３重ウェル構造を持つ。このｐ型ウェル領域１７０３のなかにｎ型の拡散層領域があり、これらがソース領域１７０４、ドレイン領域１７０５を形成する。このソース領域１７０４とドレイン領域１７０５の間のチャネル領域上には、２酸化シリコンからなる厚さ７ｎｍのゲート酸化膜１７０６を介して、厚さ５０ｎｍのｎ型多結晶シリコンからなる補助ゲート電極１７０７が設けられている。この補助ゲート電極１７０７の上には窒化シリコン（Ｓｉ３Ｎ４）キャップ１７０８が積層され、側壁には二酸化シリコンのサイドウォール構造１７０９が設けられている。ゲート酸化膜上で補助ゲート電極１７０７およびサイドウォール構造１７０９が存在しない部分、サイドウォール構造１７０９上、そして窒化シリコンキャップ１７０８上には、電荷蓄積領域となる直径約５ｎｍのｎ型シリコン球１７１０が複数存在する。複数のｎ型シリコン球１７１０の間は、厚さ２．５ｎｍの二酸化シリコンで絶縁されている。これら複数のｎ型シリコン球１７１０上には、厚さ１３ｎｍの二酸化シリコン膜１７１１を介して、厚さ１５０ｎｍのｎ型多結晶シリコン膜１７１２と厚さ３０ｎｍのタングステンシリサイド膜１７１３が積層したものからなる制御ゲート電極が設けられている。この制御ゲート電極上には２酸化シリコン１７１４が積層されている。
本実施例による半導体記憶素子の動作を、図１６を用いて説明する。本実施例による半導体記憶素子は、隣接する素子と協調して動作するために、図１６には隣接する半導体記憶素子が示されている。
まず、情報の書込みについて説明する。隣接する記憶素子の情報の破壊を防ぐために、隣接する記憶素子の補助ゲート電極１８０１と１８０２に、０Ｖ或は負電圧を印加することで、隣接する素子を電気的に切り離す。従来は素子分離領域と呼ばれる二酸化シリコンからなる領域を用いて隣接記憶素子を物理的に切り離していたが、本実施例では、実施例１と同様に、電気的に隣接素子が切り離すところに特徴がある。隣接記憶素子を電気的に切り離すという方法を用いることで、プロセスコスト低減、素子面積低減できることも、実施例１と同様である。書込みは、補助ゲート電極１８０３よりもソース１８０７側に存在する複数のシリコン球からなる電荷蓄積領域１８０４と、補助ゲート電極１８０３よりもドレイン１８０６側に存在する複数のシリコン球からなる電荷蓄積領域１８０５に、独立に電荷を注入することで行う。ソース側の電荷蓄積領域１８０４に電荷を注入する場合は、ドレイン１８０６に０Ｖ、補助電極１８０３に１Ｖ印加する。さらにソース１８０７に５Ｖを印加する。ここで、制御ゲート電極１８０８に１４Ｖを印加する。このとき、補助ゲート電極１８０３下のチャネルは高抵抗に、それ以外のチャネルは低抵抗となっており、補助ゲート電極１８０３下のチャネルのソース１８０７側近傍でのみホットエレクトロンが発生する。発生したホットエレクトロンは、制御ゲート電極１８０８による電界により加速され、電荷蓄積領域１８０４に注入される。補助ゲート電極１８０３下のチャネルのドレイン１８０６側近傍では、ホットエレクトロンはほとんど発生しないため、電荷蓄積領域１８０５では、ほとんど電子の注入は起こらない。したがって、電荷蓄積領域１８０５とは独立に、電荷蓄積領域１８０４に電子を注入できることになる。通常のドレイン近傍でホットエレクトロンを発生させる方法に対して、この方式はホットエレクトロンの発生効率が高いため、書込みで消費する電力を下げることができ、高速書込みを実現することができる。電荷蓄積領域１８０４に注入される電子の総数を４レベル以上の複数レベルに制御することで、電荷蓄積領域１８０４だけで、４値すなわち２ビット以上の情報を記憶することが可能である。もちろん、従来技術のように蓄積する電子の総数を２レベルに制御して、１ビットの情報を記憶する動作も可能である。ドレイン１８０６側の電荷蓄積領域１８０５に電荷を注入する場合は、ソース領域１８０７に０Ｖ、補助ゲート電極１８０３に１Ｖ印加する。さらドレイン領域１８０６に５Ｖを印加する。ここで、制御ゲート電極１８０８に１４Ｖを印加する。このとき、補助ゲート電極１８０３下のチャネルは高抵抗に、それ以外のチャネルは低抵抗となっており、補助ゲート電極１８０３下のチャネルのドレイン１８０６側近傍でのみホットエレクトロンが発生する。発生したホットエレクトロンは、制御ゲート電極１８０８による電界により加速され、電荷蓄積領域１８０５に注入される。補助ゲート電極１８０３下のチャネルのソース１８０７側近傍では、ホットエレクトロンはほとんど発生しないため、電荷蓄積領域１８０４では、ほとんど電子の注入は起こらない。したがって、電荷蓄積領域１８０４とは独立に、電荷蓄積領域１８０５に電子を注入できることになる。ソース１８０７側の電荷蓄積領域１８０４、ドレイン１８０６側の電荷蓄積領域１８０５にそれぞれ４値づつ情報を記憶すれば、１記憶素子で１６値すなわち４ビットの情報を記憶することが可能となり、製造コストを低減することが可能となる。もちろん片側の電荷蓄積領域に４値以上を記憶し、１記憶素子で４ビット以上の情報を記憶して、更なる製造コスト低減も可能である。
【００３１】
次に、情報の消去について説明する。消去はｐ型ウェル１８０９に０Ｖを印加し、制御ゲート電極１８０８に−２０Ｖを印加する。このとき、電荷蓄積領域の電子は、制御ゲート電極１８０８による電界によって引き起こされる、所謂Ｆ−Ｎトンネルとよばれるトンネル効果で基板に引き抜かれる。このとき、制御ゲート電極１８０８に＋２０Ｖを印加して、制御ゲート電極１８０８にＦ−Ｎトンネルで電子を引き抜くことも可能である。或は、補助ゲート電極１８０３に＋２０Ｖを印加して、補助ゲート電極１８０３にＦ−Ｎトンネルで電子を引き抜くことも可能である。これらの場合は、ソース１８０７側の電荷蓄積領域１８０４およびドレイン１８０６側の電荷蓄積領域１８０５に対して同時に消去を行うことになる。したがって、高速な消去が可能となる。
ホットホールを用いた消去も可能である。例えば、まず、隣接記憶素子の補助ゲート電極１８０１、１８０２に０Ｖ或は負電圧を印加して、隣接記憶素子を電気的に切り離す。ソース１８０７側の電荷蓄積領域１８０４の情報を消去するためには、ドレイン１８０６に０Ｖ、補助ゲート電極１８０３に−１２Ｖ、制御ゲート電極１８０８に−１２Ｖを印加する。続いて、ソース１８０７に５Ｖを印加する。このとき、ソース１８０７近傍で、ホットホールが発生する。発生したホットホールは、制御ゲート電極１８０８によって作り出される電界で加速、電荷蓄積領域１８０４に注入され、電子と再結合し消滅する。したがって，電荷蓄積領域１８０４に記憶された情報が消去されることになる。電荷蓄積領域１８０５の情報を消去するには、同様に、隣接記憶素子の補助ゲート電極１８０１、１８０２に０Ｖ或は負電圧を印加して、隣接記憶素子を電気的に切り離し、ソース１８０７に０Ｖ、補助ゲート電極１８０３に−１２Ｖを印加する。続いて、制御ゲート電極１８０８に−１２Ｖを印加し、ドレイン１８０６に５Ｖを印加する。このとき、ドレイン１８０６近傍でホットホールが発生し、電荷蓄積領域１８０５に記憶された情報は消去される。この方法では、Ｆ−Ｎトンネルを用いる方法に比べ、低電圧で動作させることができるため、周辺回路を小さくすることが可能で、チップ面積縮小すなわちコストを低減することが可能である。電圧関係を調整することにより、電子蓄積領域１８０４、１８０５両方を同時に消去することも可能である。
【００３２】
次に情報の読出しについて説明する。
ソース１８０７側電荷蓄積領域１８０４に記憶された情報を読出す場合について説明する。まず、隣接記憶素子の補助ゲート電極１８０１、１８０２に０Ｖ或は負電圧を印加して、隣接記憶素子を電気的に切り離す。ソース１８０７を０Ｖとする。補助ゲート電極１８０３に３Ｖを印加することで、補助ゲート電極１８０３下のチャネルを低抵抗とする。ドレイン１８０６に２Ｖを印加しておく。ここで、制御ゲート電極１８０８に電圧パルスを加え、このときのドレイン１８０６の電流或は電圧をモニタすることで、電荷蓄積領域１８０４に記憶された情報を読出す。このとき高いドレイン電圧により、電荷蓄積領域１８０５の下では、電流は空乏層を流れるため、電荷蓄積領域１８０５に蓄積された電子の影響は受けない。したがって、記憶素子の閾値電圧は、電荷蓄積領域１８０４に蓄積された電子の数のみに依存する。電荷記憶領域１８０４に複数レベルの電荷を記憶している場合には、制御ゲート電極１８０８に印加する正の電圧パルスの大きさを変化させて、複数回ドレイン１８０６の電流あるいは電圧をモニタすることで、多値情報を読み出すことができる。ドレイン１８０６側電荷蓄積領域１８０５に記憶された情報を読出す場合には、ソース１８０７とドレイン１８０６に印加する電圧を入れ替えればよい。
次に、これら半導体記憶素子を複数ならべた半導体記憶装置について説明する。図１７に回路図上での本実施例による記憶素子単体に対応する表現を示す。ソース１９０１は図１６の１８０７、ドレイン１９０２は図１６の１８０６、補助ゲート電極１９０３は図１６の１８０３、制御ゲート電極１９０４は図１６の１８０８、ソース側電荷蓄積領域１９０５は図１６の１８０４、ドレイン側電荷蓄積領域１９０６は図１６の１８０５にそれぞれ対応する。
図１８に、本実施例による半導体記憶素子を複数並べた半導体記憶装置の等価回路図を示す。実際には、多数の記憶素子からなるが、ここでは説明のため４ｘ３個の記憶素子で構成される記憶装置の等価回路を示してある。複数の半導体記憶素子のソース領域、ドレイン領域をそれぞれ拡散層で接続した２００１、２００２、２００３、２００４、２００５をローカルビット線とする。このローカルビット線が選択トランジスタ２００６、２００７、２００８、２００９、２０１０を介して接続されているローカルビット線と平行方向の２０１１、２０１２、２０１３、２０１４、２０１５をグローバルビット線、ローカルビット線が選択トランジスタ２０１６、２０１７、２０１８、２０１９、２０２０を介して接続されているローカルビット線と垂直方向の２０２１をソース線とする。記憶素子の制御ゲート電極をローカルビット線と直行する方向に接続した２０２２、２０２３、２０２４をワード線とする。記憶素子の補助ゲート電極をローカルビット線と平行な方向に接続した２０２５、２０２６、２０２７、２０２８を補助ゲート線とする。ｎ本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲート電極と、ｎ＋２本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲート電極と接続した２０２９を第１選択線、ｎ＋１本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲート電極と、ｎ＋３本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲート電極と接続した２０３０を、第２選択線とする（ｎ＝１，２，３…）。ｎ本目のローカルビット線をソース線に接続する選択トランジスタのゲート電極と、ｎ＋２本目のローカルビット線をソース線に接続する選択トランジスタのゲート電極を接続した２０３１を第３選択線、ｎ＋１本目のローカルビット線をソース線に接続する選択トランジスタのゲート電極と、ｎ＋３本目のローカルビット線をソース線に接続する選択トランジスタのゲート電極とを接続した２０３２を第４選択線とする（ｎ＝１，２，３…）。これら、選択線２０２９から２０３２は、ローカルビット線と垂直方向に走る。また、ｎ本目の補助ゲート線はｎ＋２本目の補助ゲート線と接続され、ｎ＋１本目の補助ゲート線はｎ＋３本目の補助ゲート線と接続されている。このように補助ゲート線を束ねることで、制御性をたもったままで、面積を低減、すなわちコスト低減をはかることができる。
【００３３】
本実施例による半導体素子の製造工程を、図１９から図２８を用いて説明する。シリコン基板２１０１にイオン打ち込みで３重ウェル構造を形成後、Ｐ型ウェル２１０２上に閾値調整のためのホウ素（Ｂ）のイオン打ち込みを行う。基板表面を酸化して、ゲート絶縁膜２１０３を形成し、多結晶シリコン膜２１０４、Ｓｉ３Ｎ４膜２１０５をＬＰＣＶＤ法にて堆積する。ホトレジストをマスクに順次Ｓｉ３Ｎ４膜、多結晶シリコン膜をエッチングする。このとき補助ゲート電極２１０６が形成される。この後、二酸化シリコン薄膜を堆積し、エッチバックを行うことで補助ゲート電極の側壁にサイドウォール構造２１０７を作成する。洗浄後、さらに二酸化シリコン薄膜２１０８を堆積する。ここで、補助ゲート電極２１０６とサイドウォール構造２１０７をマスクとして図２３、２１０９のように斜めから砒素（Ａｓ）イオンの打ち込みを低エネルギーで行う。２１０９とは、反対の方向から図２４、２１１０のように再度砒素のイオン打ち込みを低エネルギーで行う。さらに図２５、２１１１のように基板２１０１と垂直方向から砒素のイオン打ち込みを高エネルギーで行い拡散層構造２１１２を作成する。このように角度を変えてイオン打ち込みをおこなうことにより、記憶素子の短チャネル効果を抑制し、さらに拡散層の抵抗を低減することができる。ドライエッチングにより、サイドウォール構造２１０７を除去したのち、再度二酸化シリコン薄膜を堆積させ、エッチバックすることによりサイドウォール構造２１１３を形成する。この後、熱酸化によりゲート酸化膜２１１４を形成する。このとき形成される二酸化シリコン膜の厚さは、補助ゲートのゲート酸化膜である酸化シリコン膜２１０３と同じ厚さでもかまわないが、図２７、２１１４のように２１０３の膜厚よりも厚くすることで、データ保持特性、素子分離特を向上させることができる。この後、ＬＰＣＶＤ法によりｎ型シリコン球２１１５を堆積する。球にｎ型シリコンを用いることで、球内での電圧降下を低減することが可能となり、制御ゲートに印加する電圧を低電圧化することが可能となる。続いて熱酸化あるいはプラズマ酸化を行い複数のシリコン球２１１５間を絶縁する。シリコン球堆積と酸化を複数回行って電荷蓄積領域を形成する。さらに制御ゲート電極となる多結晶シリコン膜２１１６と制御ゲート電極の抵抗を低減するためのタングステンシリサイド２１１７を積層する。エッチングにより制御電極を形成した後に、二酸化シリコン薄膜２１１８を堆積させ、配線行程を行う。
【００３４】
本実施例による半導体装置の平面図を図２９に示す。拡散層からなるローカルビット線２２０１と、多結晶シリコンからなる補助ゲート線２２０２が平行に走り、これに直行する方向に多結晶シリコンからなるワード線２２０３が存在する。図２９のＡ−Ａ断面が図１５に相当する。最小単位は、２２０４でしめされる構造であり、最小加工寸法をＦとした場合、その面積は６Ｆ２以下となる。
【００３５】
本実施例の特徴である記憶素子１セル当りにつき、２値以上の記憶を記憶する多値技術は、絶縁されたシリコン球のように、空間的に分割された領域に電荷を分散させて蓄積させることにより実現される。したがって図３０のように、電荷蓄積領域を膜中に電荷トラップサイトをもつ窒化シリコン膜２３０１としても実現することができる。窒化シリコン膜を利用すると、複数のシリコン球を利用する場合に対して、電荷蓄積領域の膜厚を薄膜化することができるため、ドライエッチングを利用する製造工程が簡便になる、等の利点がある。この窒化シリコン膜のかわりに、同様に電荷をトラップすることが可能な酸窒化膜を利用してもかまわない。また、図３１のように多結晶シリコンからなる浮遊ゲート電極２３０２、２３０３を利用しても同様の効果を実現できる。多結晶シリコンによる浮遊ゲート電極を利用する場合には、浮遊ゲート電極と、補助ゲート電極、制御ゲート電極との容量結合を強くすることが可能なため、書込み、読出し、消去動作を低電圧化することが可能になるという利点がある。
【００３６】
＜実施例３＞
図３２には、本実施例による半導体記憶素子の断面構造を示す。ｐ型シリコン基板２４０１に、ｎ型ウェル領域２４０２が設けられており、その中にｐ型ウェル領域２４０３が設けられている３重ウェル構造を持つ。このｐ型ウェル領域２４０４のなかにｎ型の拡散層領域がありこれらがソース領域２４０４、ドレイン領域２４０５を形成する。このソース領域２４０４とドレイン領域２４０５の間のチャネル領域上には、二酸化シリコンからなる厚さ７ｎｍのゲート酸化膜２４０６が存在する。このゲート絶縁膜２４０６上には、複数の直径１０ｎｍ程度のシリコン球２４０７、二酸化シリコン薄膜２４０８を介して、厚さ５０ｎｍのｎ型多結晶シリコンからなる第１補助ゲート電極２４０９と第２補助ゲート電極２４１０が設けられている。また、ゲート絶縁膜２４０６上には、制御ゲート電極２４１１が設けられており、これが第１補助ゲート電極２４０９と第２補助ゲート電極２４１０にかぶさる形となっている。第１補助ゲート電極２４０９あるいは第２補助ゲート電極２４１０と、制御ゲート電極２４１１の間には、二酸化シリコン薄膜２４０８、複数の直径１０ｎｍ程度のシリコン球２４０７、そして二酸化シリコンのサイドウォール構造２４１２からなる積層膜か、窒化シリコン薄膜２４１４が存在する。制御ゲート電極２４１１上には、タングステンシリサイド２４１５、二酸化シリコン２４１６が積層されている。
【００３７】
次に、本実施例による半導体記憶素子の動作を、図３３を用いて説明する。本実施例による半導体記憶素子は、隣接する素子と協調して動作するために、図３３には、隣接する３つの半導体記憶素子が示されている。
まず、情報の書込みを、半導体記憶素子２５０１に情報を書き込む場合を例にとり説明する。隣接する記憶素子の情報の破壊を防ぐために、２５０１に隣接する記憶素子２５０２の第２補助ゲート電極２５０３と、２５０２とは反対側に存在する隣接記憶素子２５０４の第１補助ゲート電極２５０５に０Ｖ或は負電圧を印加する。これにより、記憶素子２５０１を隣接する記憶素子２５０２、２５０４から電気的に切り離す。この電気的な分離の際、第２補助ゲート電極２５０３、第１補助ゲート電極２５０５だけではなく、２５０３、２５０５、記憶素子２５０２の第１補助ゲート電極２５０６、そして記憶素子２５０４の第２補助ゲート電極２５０７とに同時に０Ｖ或は負電圧を印加することで、記憶素子２５０１を２５０２、２５０４から電気的に切り離すことも可能である。このように２５０３、２５０５、２５０６、２５０７の４つのゲート電極を用いると分離特性が向上するため、第１補助ゲート電極、第２補助ゲート電極のゲート長を短くすることができ、記憶素子面積を縮小すなわち、コスト低減が可能となる。
【００３８】
書込みは、第１補助ゲート電極２５０８下に存在する複数のシリコン球からなる電荷記憶領域２５０９と、第２補助ゲート電極２５１０下に存在する複数のシリコン球からなる電荷記憶領域２５１１に、独立に電荷を注入することで行う。電荷蓄積領域２５０９に電荷を蓄積する場合は、ドレイン領域２５１２に０Ｖ、ソース領域２５１３に５Ｖ、第２補助ゲート電極２５１０に７Ｖ、制御ゲート電極２５１４に１．５Ｖ、第１補助ゲート電極２５０８に１４Ｖを印加する。このとき、第１補助ゲート電極２５０８、第２補助ゲート電極２５１０下のチャネル強反転のため低抵抗状態に、制御ゲート電極２５１４下のチャネルは弱反転のため高抵抗状態となる。このため、ソースドレイン間の電圧降下は、ほとんどが、制御ゲート電極２５１４下チャネルと第１補助ゲート電極２５０８下チャネルの接続部分でおこることになる。そのため、この部分に電界が集中し、この部分でのみホットエレクトロンが発生することになる。発生したホットエレクトロンは第１補助ゲート電極２５０８による電界で加速され、電荷蓄積領域２５０９に注入される。第２補助ゲート電極２５１０下のチャネル近傍ではホットエレクトロンはほとんど発生しないため、第２補助ゲート電極２５１０下の電荷蓄積領域２５１１ではほとんど電子の注入は起こらない。したがって、電荷蓄積領域２５１１とは独立に、電荷蓄積領域２５０９に電子を注入できることになる。通常のドレイン近傍でホットエレクトロンを発生させる方法に対して、この方式ではホットエレクトロンの発生効率が高いため、書込みで消費する電力を下げることができ、高速書込みを実現することができる。電荷蓄積領域２５０９に注入される電子の総数を４レベル以上の複数レベルに制御することで、電荷蓄積領域２５０９だけで、４値以上、すなわち２ビット以上の情報の記憶が可能である。第２補助ゲート電極２５１０下の電荷蓄積領域２５１１に電荷を注入する場合には、ソース領域２５１３に０Ｖ、ドレイン領域２５１２に５Ｖ、第１補助ゲート電極２５０８に７Ｖ、制御ゲート電極２５１４に１．５Ｖ、第２補助ゲート電極２５１０に１４Ｖを印加する。このとき、第１補助ゲート電極２５０８、第２補助ゲート電極２５１０下のチャネルは低抵抗状態に、補助ゲート電極２５１４下のチャネルは高抵抗状態となる。このため、ソースドレイン間の電圧降下は、ほとんどが、制御ゲート電極２５１４下チャネルと第２補助ゲート電極２５１０下チャネルの接続部分でおこることになる。そのため、この部分に電界が集中し、この部分でのみホットエレクトロンが発生することになる。発生したホットエレクトロンは第２補助ゲート電極２５１０による電界で加速され、電荷蓄積領域２５１１に注入される。電荷蓄積領域２５０９、２５１１にそれぞれ４値づつ情報を記憶すれば、１記憶素子で１６値すなわち４ｂｉｔの情報を記憶することが可能となり、製造コストを低減することが可能となる。もちろん片側の電荷蓄積領域に４値以上を記憶し、１記憶素子で４ビット以上の情報を記憶し、更なる製造コスト低減も可能である。
情報の消去について説明する。電荷蓄積領域２５０９に蓄積された情報を消去する方法について説明する。まず、Ｐ型ウェル２５１５に０Ｖを印加し、第１補助ゲート電極２５０８に−２０Ｖを印加する。このとき、電荷蓄積領域２５０９に蓄積された電子は、第１補助ゲート電極２５０８による電界によって引き越される、所謂Ｆ−Ｎトンネルとよばれるトンネル効果で基板に引き抜かれる。同様に、電荷蓄積領域２５１１に蓄積された情報を消去するためには、Ｐ型ウェル２５１５に０Ｖを印加し、第２補助ゲート電極２５１０に−２０Ｖを印加する。このとき、電荷蓄積領域２５１１に蓄積された電子は、Ｆ−Ｎトンネル効果で基板に引き抜かれる。第１補助ゲート電極２５０８、第２補助ゲート電極２５１０に＋２０Ｖを印加して、電荷蓄積領域の電子をそれぞれ、第１補助ゲート２５０８、第２補助ゲート電極２５１０に電子を引き抜くことも可能である。このようにすれば、記憶素子の動作に、負の電圧が必要ではなくなるため、周辺回路面積を削減することが可能となり、コスト低減に大きな効果がある。実施例１、２におけるＦ−Ｎトンネルを利用した消去動作のように、ソース２５１３−ドレイン２５１２と平行に走るゲート電極に電圧を印加して電子の引き抜きを行うのではなく、ソース２５１３−ドレイン２５１２と直行する方向にはしるゲート電極に電圧を印加して消去を行うところに、本実施例におけるＦ−Ｎトンネル消去動作の特徴がある。
【００３９】
次に、情報の読出しについて説明する。電荷蓄積領域２５０９に蓄積された情報を読み出す場合について説明する。まず、隣接記憶素子２５０２の第２補助ゲート電極２５０３及び隣接記憶素子２５０４の第１補助ゲート電極２５０５に０Ｖまたは負の電圧を印加し、隣接記憶素子２５０２、２５０４を電気的に切り離す。ソース２５１３に０Ｖとする。制御ゲート電極２５１４に３Ｖを印加する。さらに、第２補助ゲート電極２５１０に７Ｖを印加する。第２補助ゲート電極に印加される電圧が十分高いため、電荷蓄積領域２５１１に蓄積されている電子の数によらず、第２補助ゲート電極下のチャネルが低抵抗状態となるように設定し、電荷蓄積領域２５１１と独立に電荷蓄積領域２５０９の情報を読み出すことが可能となる。次に、ドレイン２５１２に１Ｖを印加する。第１補助ゲート電極２５０８に電圧パルスを加え、このときのドレイン２５１２の電流或は電圧をモニタすることで、電荷蓄積領域２５０９に蓄積された情報を読出す。同様に、電荷蓄積領域２５１１に蓄積された情報を読み出すには、隣接記憶素子２５０２の第２補助ゲート電極２５０３及び隣接記憶素子２５０４の第１補助ゲート電極２５０５に０Ｖまたは負の電圧を印加し、隣接記憶素子２５０２、２５０４を電気的に切り離す。書込み時と同様に、この電気的な分離の際、２５０３、２５０５だけではなく、２５０３、２５０５、２５０２の第１補助ゲート電極２５０６、そして２５０４の第２補助ゲート電極２５０７とに同時に０Ｖ或は負電圧を印加することで、２５０１を２５０２、２５０４から電気的に切り離すことも可能である。２５０３、２５０５、２５０６、２５０７の４つのゲート電極を用いると分離特性が向上するため、第１補助ゲート電極、第２補助ゲート電極のゲート長を短くすることができ、記憶素子面積を縮小すなわち、コスト低減が可能となることも同様である。
【００４０】
次に、これら半導体記憶素子を複数ならべた半導体記憶装置について説明する。図３４に回路図上での本実施例による記憶素子単体に対応する表現を示す。ソース２６０１は、図３３の２５１３に、ドレイン２６０２は、図３３の２５１２に、第１補助ゲート電極２６０３は、図３３の２５０８に、第２補助ゲート電極２６０４は、図３３の２５１０に、制御ゲート電極２６０５は、図３３の２５１４に、電荷蓄積領域２６０６は、図３３の２５０９に、電荷蓄積領域２６０７は図３３の２５１１に対応する。
【００４１】
図３５に、本実施例による半導体記憶素子複数並べた半導体記憶装置の等価回路図を示す。実際には、多数の記憶素子からなるが、ここでは説明のため３ｘ３個の記憶素子で構成される記憶装置の等価回路を示してある。複数の半導体記憶素子のソース領域、ドレイン領域をそれぞれ拡散層で接続した２７０１、２７０２、２７０３、２７０４をローカルビット線とする。このローカルビット線が選択トランジスタ２７０５、２７０６、２７０７、２７０８を介して接続されているローカルビット線と平行方向の２７０９、２７１０、２７１１、２７１２をグローバルビット線、ローカルビット線が選択トランジスタ２７１３、２７１４、２７１５、２７１６を介して接続されているローカルビット線と垂直方向の２７１７をソース線とする。記憶素子の制御ゲート電極をローカルビット線と直行する方向に接続した２７１８、２７１９、２７２０をワード線とする。記憶素子の第１補助ゲート電極をローカルビット線と平行な方向に接続した２７２１、２７２２、２７２３を第１補助ゲート線、記憶素子の第２補助ゲート電極をローカルビット線と平行方向に接続した２７２４、２７２５、２７２６を第２補助ゲート線とする。ｎ本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲート電極と、ｎ＋２本目のローカルビット線をグローバルビット線に接続する選択トランジスタのゲート電極を接続した２７２７を第１選択線、ｎ＋１本目のローカルビット線をグローバルビット線に接続する選択トランジスタの制御ゲートと、ｎ＋３本目のローカルビット線をグローバルビット線に接続する選択トランジスタの制御ゲートと接続した２７２８を、第２選択線とする（ｎ＝１，２，３…）。図３５では、選択トランジスタ２７０５のゲート電極と選択トランジスタ２７０７のゲート電極が第１選択線２７２７に接続され、選択トランジスタ２７０６のゲート電極と選択トランジスタ２７０８のゲート電極が第２選択線２７２８に接続されている。ｎ本目のローカルビット線をソース線に接続する選択トランジスタのゲート電極と、ｎ＋２本目のローカルビット線をソース線に接続する選択トランジスタのゲート電極と接続した２７２９を第３選択線、ｎ＋１本目のローカルビット線をソース線に接続する選択トランジスタの制御ゲートと、ｎ＋３本目のローカルビット線をソース線に接続する選択トランジスタのゲート電極とを接続した２７３０を第４選択線とする（ｎ＝１，２，３…）。図３５では、選択トランジスタ２７１３のゲート電極と２７１５のゲート電極が第３選択線２７２９に接続され、選択トランジスタ２７１４のゲート電極と２７１６のゲート電極が第４選択線２７３０に接続されている。これら、選択線２７２７、２７２８、２７２９、２７３０はローカルビット線と垂直に走る。また、ｎ本目の第１補助ゲート線は、ｎ＋２本目の第１補助ゲート線と接続され、ｎ＋１本目の第１補助ゲート線は、ｎ＋３本目の第１補助ゲート線と接続されている。
【００４２】
図３５では、第１補助ゲート線２７２１と２７２３が２７３２に接続されているのがこれに対応する。同様に第２補助ゲート線も、ｎ本目の第２補助ゲート線は、ｎ＋２本目の第２補助ゲート線と接続され、ｎ＋１本目の第２補助ゲート線は、ｎ＋３本目の補助ゲート線と接続されている。図３５では、第２補助ゲート線２７２４と２７２６が２７３４に接続されているのがこれに対応する。このように偶数本目の第１補助ゲート線、第２補助ゲート線、奇数本目の第１補助ゲート線、第２補助ゲート線を束ねることで、制御性を保ったままで、面積を低減すなわちコスト低減ができるのは、実施例１、実施例２と同様である。
【００４３】
本実施例の製造工程を、図３６から図４４を用いて説明する。シリコン基板にイオン打ち込みで３重ウェル構造を形成後、Ｐ型ウェル上にＢイオンの打ち込みを行い、閾値調整を行う。基板表面を酸化して，制御ゲート電極のゲート酸化膜２８０１を形成する。さらに、多結晶ポリシリコン薄膜２８０２、二酸化シリコン薄膜２８０３を堆積する。ここで、ホトリソグラフィーとドライエッチングにより、制御ゲート電極２８０４を形成する。次に二酸化シリコンを堆積しエッチバックを行うことにより、サイドウォール構造２８０５を形成する。ここで、熱酸化を行い、第１補助ゲート電極、第２補助ゲート電極のゲート絶縁膜２８０６を形成する。このとき形成する絶縁膜は、制御ゲート電極のゲート絶縁膜と同じ厚さでもよいし、信頼性を確保するために、制御ゲート電極のゲート絶縁膜の厚さより厚くてもよい。燐をドープした多結晶シリコン球２８０７の堆積とプラズマ酸化を複数回繰り返し、電荷蓄積領域を形成した後、二酸化シリコン薄膜２８０８を堆積する。さらに、燐をドープした多結晶シリコン薄膜を堆積し、エッチバックを行うことで、第１補助ゲート電極２８０９、第２補助ゲート電極２８１０を形成する。この第１補助ゲート電極２８０９、第２補助ゲート電極２８１０をマスクに、エッチングを行いソース、ドレイン領域を開口する。この開口したソース、ドレイン領域に基板に対して垂直と３０度傾けた方向から、砒素イオンを注入する。この行程で、ソース、ドレインの不純物領域２８１１が形成される。ここで、窒化シリコン薄膜を堆積し、エッチバックを行うことで、制御ゲート電極２８１２を構成する多結晶シリコンを露出させる。この後、燐をドープした多結晶シリコン、タングステンシリサイド２８１３、二酸化シリコン２８１４を連続して堆積し、ホトリソグラフィーを行うことで、制御ゲート電極を形成する。
【００４４】
本実施例による半導体装置の平面図を図４５に示す。拡散層からなるローカルビット線２９０１と、多結晶シリコンからなる補助ゲート線２９０２、２９０３が平行に走り、これに直行する方向に多結晶シリコンからなるワード線２９０４が存在する。図４５のＡ−Ａ断面が図３２に相当する。最小単位は、２９０５でしめされる構造であり、最小加工寸法をＦとした場合、その面積は６Ｆ２以下となる。
本実施例の特徴である記憶素子１セル当りにつき、２値以上の記憶を記憶する多値技術は、絶縁されたシリコン球のように、空間的に分割された領域に電荷を分散させて蓄積させることにより実現される。したがって図４６のように、電荷蓄積領域を膜中に電荷トラップサイトをもつ窒化シリコン膜３００１としても可能実現することができる。窒化シリコン膜を利用すると、複数のシリコン球を利用する場合に対して、電荷蓄積領域の膜厚を薄膜化することができるため、ドライエッチングを利用する製造工程が簡便になる、等の利点がある。この窒化シリコン膜のかわりに、同様に電荷をトラップすることが可能な酸窒化膜を利用してもかまわない。また、図４７のように多結晶シリコンからなる浮遊ゲート３００２を利用しても同様の効果を実現できる。多結晶シリコンによる浮遊ゲートを利用する場合には、浮遊ゲートと、第１補助ゲート、第２補助ゲート、制御ゲートとの容量結合を強くすることが可能なため、書込み、読出し、消去動作を低電圧化することが可能になるという利点がある。
【００４５】
＜実施例４＞
図４８には、本実施例による半導体記憶素子の断面構造を示す。ｐ型シリコン基板３１０１に、ｎ型ウェル領域３１０２が設けられており、その中にｐ型ウェル３１０３が設けられている、３重ウェル構造を持つ。このｐ型ウェル領域３１０３の中にｎ型領域がありこれらがソース領域３１０４とドレイン領域３１０５を形成する。このソース領域３１０４とドレイン領域３１０５の間のチャネル領域上には、ゲート酸化膜３１０６、複数の直径１０ｎｍ程度のシリコン球３１０７、二酸化シリコン薄膜３１０８を介して、多結晶ポリシリコンからなる補助ゲート電極３１１０がソース領域３１０４にオーバーラップして存在する。同様に、ドレイン領域３１０５にオーバーラップするように補助ゲート電極３１０９が存在する。これら補助ゲート電極３１０９、３１１０は隣接する半導体記憶素子と共有されている。また、絶縁膜３１０６上には、制御ゲート電極３１１１が存在し、この制御ゲート電極３１１１と補助ゲート電極３１０９或は３１１０の間は、基板と垂直な方向には、二酸化シリコン薄膜３１１２と、複数のシリコン球３１０７、二酸化シリコン薄膜３１０８が存在し、基板と平行方向には、窒化シリコン３１１３が存在する。制御ゲート電極３１１１上には、タングステンシリサイド３１１４と、二酸化シリコン薄膜３１１５が積層されている。
【００４６】
次に本実施例による半導体記憶素子の動作を、図４９を用いて説明する。本実施例による半導体記憶素子は、隣接する素子と強調して動作するために、図４９には隣接する３つの半導体記憶素子が示されている。
【００４７】
まず情報の書込みを、半導体記憶素子３２０１に情報を書き込む場合を例にとり説明する。隣接する記憶素子の情報の破壊を防ぐために、３２０１に隣接する記憶素子３２０２の補助ゲート電極３２０３、及び隣接記憶素子３２０４の補助ゲート電極３２０５に０Ｖ或は負電圧を印加する。このとき、これら補助ゲート３２０３、及び３２０５により、隣接素子３２０２、３２０４は電気的に切り離され、情報の破壊が防がれる。情報の書込みは、複数のシリコン球からなる電荷蓄積領域３２０６と３２０７に独立に電荷を注入することで行う。電荷蓄積領域３２０６に電荷を注入する場合は、ドレイン領域３２０８に０Ｖ、ソース領域３２０９に５Ｖを印加する。補助ゲート３２１０に７Ｖを印加し、電荷蓄積領域３２０７に蓄積されている電子の数によらず、補助ゲート３２１０下のチャネルを低抵抗状態とする。制御ゲート電極３２１１を１．５Ｖとし、補助ゲート電極３２１２を１４Ｖとする。このとき、補助ゲート電極３２１０、３２１２下のチャネルは低抵抗状態、制御ゲート３２１１下のチャネルは高抵抗状態となっている。このため、ソース３２０９ドレイン３２０８間の電圧降下は、制御ゲート３２１１下のチャネルと補助ゲート３２１２下のチャネルの接続部分で起こることになる。そのため、この部分に電界が集中し、この部分でのみホットエレクトロンが発生することになる。発生したホットエレクトロンは補助ゲート３２１２による電界によって加速され、電荷蓄積領域３２０６に注入される。補助ゲート３２１０下のチャネルではほとんどホットエレクトロンが発生しないため、電荷蓄積領域３２０７では電子の注入はほとんど起こらない。同様に、電荷蓄積領域３２０７に電荷を注入する場合には、ソース領域３２０９に０Ｖ、ドレイン領域３２０８に５Ｖを印加する。補助ゲート３２１２に７Ｖを印加し、電荷蓄積領域３２０６に蓄積されている電子の数によらず、補助ゲート３２１２下のチャネルを低抵抗状態とする。制御ゲート電極３２１１を１．５Ｖとし、補助ゲート電極３２１０を１４Ｖとする。このとき、補助ゲート電極３２１０、３２１２下のチャネルは低抵抗状態、制御ゲート３２１１下のチャネルは高抵抗状態となっている。このため、ソース３２０９ドレイン３２０８間の電圧降下は、制御ゲート３２１１下のチャネルと補助ゲート３２１０下のチャネルの接続部分で起こることになる。そのため、この部分に電界が集中し、この部分でのみホットエレクトロンが発生することになる。発生したホットエレクトロンは補助ゲート３２１０による電界によって加速され、電荷蓄積領域３２０７に注入される。実施例１、２、３と同様に、この方式では高いホットエレクトロンの発生効率が得られるため、書込みで消費する電力を下げ、高速書込みを実現することできる。電荷蓄積領域３２０６、３２０７に蓄積する電子の数を４レベル以上に制御して、１記憶素子で１６値以上、すなわち４ｂｉｔ以上の情報を記憶し、ビットコスト低減が可能となるのも、実施例１、２、３と同様である。
次に情報の消去について説明する。消去は、補助ゲートの下の電荷蓄積領域に蓄積された情報を同時に消去する。したがって、補助ゲート３２１２を例にとれば、電荷蓄積領域３２０６と３２１３に蓄積された情報を同時に消去することになる。まずＰ型ウェル３２１４に０Ｖを印加し、補助ゲート３２１２に−２０Ｖを印加する。このとき、電荷蓄積領域３２０６と３２１３に蓄積された電子は、補助ゲート３２１２による電界によって引き起こされるＦ−Ｎトンネル効果で基板に引き抜かれ、情報の消去が行われる。補助ゲートに正電圧、例えば＋２０Ｖを印加することで、蓄積された電子を基板ではなく、補助ゲートに引き抜くことも可能である。この場合、動作上負の大電圧を使用しないので、周辺回路構成が簡便になるという利点がある。
次に情報の読出しについて説明する。電荷蓄積領域３２０６に蓄積された情報を読み出す場合について説明する。書込みと同様に、隣接する記憶素子の情報の破壊を防ぐために、隣接する記憶素子３２０２の補助ゲート電極３２０３、及び隣接記憶素子３２０４の補助ゲート電極３２０５に０Ｖ或は負電圧を印加し、これら隣接記憶素子を電気的に切り離す。ソース３２０９を０Ｖとする。制御ゲート３２１１を３．０Ｖとする。補助ゲート３２１０に７Ｖを印加し、電荷蓄積領域３２０７に蓄積されている電子の数によらず、補助ゲート３２１０下のチャネルを強反転させ、低抵抗状態とし、電荷蓄積領域３２０６に蓄積された情報のみを読出すことを可能とする。ドレイン３２０８に１Ｖを印加する。この後、補助ゲート３２１２に電圧はパルスを加え、このときのドレイン３２０８の電流或は電圧をモニタすることで、電荷蓄積領域３２０６に蓄積されている情報を読み出す。同様に、電荷蓄積領域３２０７に蓄積された情報を読み出す場合には、隣接記憶素子３２０２の補助ゲート電極３２０３、及び隣接記憶素子３２０４の補助ゲート電極３２０５に０Ｖ或は負電圧を印加し、これら隣接記憶素子を電気的に切り離す。ドレイン３２０８を０Ｖとする。制御ゲート３２１１を３．０Ｖとする。補助ゲート３２１２に７Ｖを印加し、電荷蓄積領域３２０６に蓄積されている電子の数によらず、補助ゲート３２１２下のチャネルを低抵抗状態とし、電荷蓄積領域３２０７に蓄積された情報のみを読出すことを可能とする。ソース３２０９に１Ｖを印加する。この後、補助ゲート３２１０に電圧はパルスを加え、このときのソース３２０９の電流或は電圧をモニタすることで、電荷蓄積領域３２０７に蓄積されている情報を読み出す。
【００４８】
次に、これら半導体記憶素子を複数ならべた半導体記憶装置について説明する。図５０に回路図上での本実施例による記憶素子単体に対応する表現を示す。ソース３３０１は図４９の３２０９に、ドレイン３３０２は図４９の３２０８に、電荷蓄積領域３３０３は図４９の３２０６に、電荷蓄積領域３３０４は図４９の３２０７に、補助ゲート３３０５は図４９の３２１２に、補助ゲート３３０６は図４９の３２１０に、制御ゲート３３０７は図４９の３２１１に対応する。図５１に、本実施例による半導体記憶素子を複数並べた半導体記憶装置の等価回路図を示す。実際には多数の半導体記憶素子からなるが、ここでは説明のため、５ｘ３個の記憶素子が示されている。複数の半導体記憶素子のソース領域、ドレイン領域をそれぞれ拡散層で接続した３４０１、３４０２、３４０３、３４０４、３４０５、３４０６をローカルビット線とする。このローカルビット線が選択トランジスタ３４０７、３４０８、３４０９、３４１０、３４１１、３４１２を介して接続されているローカルビット線と平行方向の３４１３、３４１４、３４１５、３４１６、３４１７、３４１８をグローバルビット線、ローカルビット線が選択トランジスタ３４１９、３４２０、３４２１、３４２２、３４２３、３４２４を介して接続されているローカルビット線と垂直方向の３４２５をソース線とする。記憶素子の制御ゲートをローカルビット線と直行する方向に接続した３４２６、３４２７、３４２８をワード線とする。記憶素子の補助ゲート電極をローカルビット線と平行方向に接続した３４２９、３４３０、３４３１、３４３２、３４３２、３４３３、３４３４を補助ゲート線とする。選択トランジスタ３４０７、３４０９、３４１１で示される奇数本目のローカルビット線とグローバルビット線を接続する選択トランジスタのゲート電極を、ローカルビット線と直行する方向に接続した３４３５を第１選択線、選択トランジスタ３４０８、３４１０、３４１２で示される偶数本目のローカルビット線とグローバルビット線を接続する選択トランジスタのゲート電極をローカルビット線と平行する方向に接続した３４３６を第２選択線とする。選択トランジスタ３４１９、３４２１、３４２３で示される奇数数本目のローカルビット線とソース線を接続する選択トランジスタのゲート電極を接続するローカルビット線と平行する方向に接続した３４３７を第３選択線、選択トランジスタ３４２０、３４２２、３４２４で示される偶数数本目のローカルビット線とソース線を接続する選択トランジスタのゲート電極を接続するローカルビット線と平行する方向に接続した３４３８を第４選択線とする。補助ゲート線３４２９、３４３３で示される、ｎ本目（ｎは４の倍数）の補助ゲート線は３４３９で結束され、同様に３４３０、３４３４であらわされるｎ＋１本目の補助ゲート線は３４４０で、３４３１であらわされるｎ＋２本目の補助ゲート線３４４１で、３４３２であらわされるｎ＋３本目の補助ゲート線は３４４２で結束されている。
【００４９】
本実施例の製造工程を、図５２から図６４を用いて説明する。シリコン基板にイオン打ち込みで３重ウェルを形成後、Ｐ型ウェル３５０１にＢイオンを打ち込み行う。基板表面を酸化して、制御ゲートのゲート酸化膜３５０２を形成し、その上に燐をドープした多結晶シリコン薄膜３５０３、二酸化シリコン薄膜３５０４を堆積する。ホトリソグラフィーとドライエッチングを用いて、二酸化シリコン薄膜、多結晶シリコン薄膜を加工し、制御ゲート３５０５を形成する。二酸化シリコン薄膜を堆積し、エッチバックすることにより、サイドウォール構造３５０６を形成する。ここで、エッチングの終点判定のために、二酸化シリコン薄膜３５０７を堆積した後、燐をドープした多結晶シリコン薄膜を堆積しエッチバックを行うことで、多結晶シリコンからなるサイドウォール構造３５０８を形成する。このサイドウォール構造３５０８をマスクに、基板に対して、垂直及び３０度傾けた方向から砒素イオンを打ち込み拡散層３５０９を形成する。この後、二酸化シリコンに対して高い選択費がでるような条件でシリコンのドライエッチングを行い、この多結晶シリコンサイドウォール３５０８を除去する。フッ化水素で洗浄後、熱酸化により酸化膜３５１０を形成し、微細なシリコン球３５１１、二酸化シリコン薄膜３５１２、多結晶ポリシリコン薄膜３５１３を堆積する。さらに、ホトレジスト或はスピンオングラス等の平坦化膜３５１４を塗布した後、これと多結晶シリコンが等速でエッチングされるような条件でドライエッチを行い、補助ゲート電極３５１５を形成する。窒化シリコン薄膜３５１６を堆積し、再度，ホトレジスト或はスピンオングラス等の平坦化膜３５１７を塗布して平坦化を行った後に、ドライエッチでエッチバックを行い、制御ゲートとなる多結晶ポリシリコン３５１８を露出させる。多結晶シリコン薄膜を堆積して、隣接記憶素子間で制御ゲートを接続した後、タングステンシリサイド３５１９を堆積し、ホトリソグラフィーとドライエッチングを組み合わせて、制御ゲート電極を形成する。この後、配線行程を行う。
本実施例による半導体装置の平面図を図６５に示す。拡散層からなるローカルビット線３６０１と、このローカルビット線３６０１上に多結晶シリコンからなる補助ゲート線３６０２が平行に走り、これに直行する方向に多結晶シリコンからなるワード線３６０３が存在する。図６５のＡ−Ａ断面が図４８に相当する。最小単位は、３６０４でしめされる構造であり、最小加工寸法をＦとした場合、その面積は６Ｆ２以下となる。
【００５０】
本実施例の特徴である記憶素子１セル当りにつき、２値以上の記憶を記憶する多値技術は、絶縁されたシリコン球のように、空間的に分割された領域に電荷を分散させて蓄積させることにより実現される。したがって図６６のように、電荷蓄積領域を膜中に電荷トラップサイトをもつ窒化シリコン膜３７０１としても可能実現することができる。窒化シリコン膜を利用すると、複数のシリコン球を利用する場合に対して、電荷蓄積領域の膜厚を薄膜化することができるため、ホトリソグラフィーを利用する製造工程が簡便になる、等の利点がある。この窒化シリコン膜のかわりに、同様に電荷をトラップすることが可能な酸窒化膜を利用してもかまわない。また、図６７のように多結晶シリコンからなる浮遊ゲート電極３７０２を利用しても同様の効果を実現できる。多結晶シリコンによる浮遊ゲートを利用する場合には、浮遊ゲートと、補助ゲート電極、制御ゲート電極との容量結合を強くすることが可能なため、書込み、読出し、消去動作を低電圧化することが可能になるという利点がある。
【００５１】
【発明の効果】
本発明によれば、１素子あたりに４ビットを記憶することが可能であり、大容量化に適した半導体記憶素子を安価に提供することができる。また、記憶密度を低減することなく、素子あたりのリーク電流を低減することで、高速な書込み速度を実現できる半導体記憶装置を提供することができる。さらに、このような素子によって大容量記憶装置を実現する方法を提供することができる。
【図面の簡単な説明】
【図１】実施例１の半導体記憶素子の断面図を示したものである。
【図２】実施例１の半導体記憶素子を複数並べたもの断面図である。
【図３】実施例１の半導体記憶素子の対応する回路図上の表記である。
【図４】実施例１の半導体記憶装置の等価回路である。
【図５】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面
構造図である。
【図６】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面
構造図である。
【図７】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面
構造図である。
【図８】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面
構造図である。
【図９】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図１０】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図１１】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図１２】実施例１の半導体記憶装置の平面図である。
【図１３】電荷蓄積領域が窒化シリコンで形成される実施例１の半導体記憶素子の断面図を示したものである。
【図１４】電荷蓄積領域が多結晶シリコンで形成される実施例１の半導体記憶素子の断面図を示したものである。
【図１５】実施例２の半導体記憶素子の断面構造図である。
【図１６】実施例２の半導体記憶素子を複数並べたもの断面図である。
【図１７】実施例２の半導体記憶素子の対応する回路図上の表記である。
【図１８】実施例２の半導体記憶装置の等価回路である。
【図１９】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２０】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２１】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２２】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２３】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２４】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２５】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２６】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２７】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２８】実施例１の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図２９】実施例２の半導体記憶装置の平面図である。
【図３０】電荷蓄積領域が窒化シリコンで形成される実施例２の半導体記憶素子の断面図を示したものである。
【図３１】電荷蓄積領域が多結晶シリコンで形成される実施例２の半導体記憶素子の断面図を示したものである。
【図３２】実施例３の半導体記憶素子の断面図を示したものである。
【図３３】実施例３の半導体記憶素子を複数並べたもの断面図である。
【図３４】実施例３の半導体記憶素子の対応する回路図上の表記である。
【図３５】実施例３の半導体記憶装置の等価回路である。
【図３６】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図３７】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図３８】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図３９】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図４０】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図４１】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図４２】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図４３】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図４４】実施例３の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図４５】実施例３の半導体記憶装置の平面図である。
【図４６】電荷蓄積領域が窒化シリコンで形成される実施例３の半導体記憶素子の断面図を示したものである。
【図４７】電荷蓄積領域が多結晶シリコンで形成される実施例１の半導体記憶素子の断面図を示したものである。
【図４８】実施例４の半導体記憶素子の断面図を示したものである。
【図４９】実施例４の半導体記憶素子を複数ならべたものの断面図を示したものである。
【図５０】実施例４の半導体記憶素子の対応する回路図上の表記である。
【図５１】実施例４の半導体記憶装置の等価回路である。
【図５２】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図５３】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図５４】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図５５】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図５６】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図５７】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図５８】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図５９】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図６０】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図６１】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図６２】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図６３】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図６４】実施例４の半導体記憶装置の製造工程を説明するワード線平行面における断面構造図である。
【図６５】実施例４の半導体記憶装置の平面図である。
【図６６】電荷蓄積領域が窒化シリコンで形成される実施例４の半導体記憶素子の断面図を示したものである。
【図６７】電荷蓄積領域が多結晶シリコンで形成される実施例４の半導体記憶素子の断面図を示したものである。
【符号の説明】
１００２，１７０２，２４０２，３１０２…ｎ型ウェル領域、
１００３，１１１３，１７０３，１８０９，２１０２，２４０３，２５１５，３１０３，３２１４，３５０１…ｐ型ウェル領域、
１１１２，１４０７，１４１０，２１１２，２８１１，２５０９…拡散領域、
１００６，１４０１，１４１１，１７０６，２１０３，２１１４，２４０６，２８０１，２８０６，３１０６，３５０２，３５１０…ゲート絶縁膜、
１００１，１７０１，２１０１，２４０１，３１０１…シリコン基板、
１６０６，２８０４，３３０７，１１１０，１２０５，１８０８，１９０４，２４１１，２５１４，２６０５，２８１２，３１１１，３５０５…制御ゲート電極、
１００４，１１０９，１２０１，１７０４，１８０７，１９０１，２４０４，２５１３，２６０１，３１０４，３２０９，３３０１…ソース
１６０１，２３０１，３００１，３７０１…窒化シリコン薄膜、
１１０６，１１０８，１２０６，１２０７，１４１２，１８０４，１８０５，１９０５，１９０６，２５０９，２５１１，２６０６，２６０７，３２０６，３２０７，３２１３，３３０３，３３０４…電荷蓄積領域、
１００５，１１１１，１２０２，１７０４，１８０６，１９０２，２４０５，２５１２，２６０２，３１０５，３２０８，３３０２…ドレイン、
１０１１，１７１０，２１１５，２４０７，２８０７，３１０７，３５１１…微小シリコン球、
１６０２，１６０３，２３０２，２３０３，３００２，３７２０…浮遊ゲート、
１６０４，１６０５，１００７，００８，１１０１乃至１１０５，１１０７，１２０３，１２０４，１４０４，１４０５，１７０７，１８０１乃至１８０３，１９０３，１９０４，２１０６，２４０９，２４１０，２５０３，２５０５￣２５０８，２５１０，２６０３，２６０４，２８０９，２８１０，３１０９，３１１０，３２０３，３２０５，３２１０，３２１２，３３０５，３３０６，３５１５…補助ゲート電極、
１３０１乃至１３０４，１５０１，２００１乃至２００５，２２０１，２７０１乃至２７０４，２９０１，３４０１乃至３４０６，３６０１…ローカルビット線、
１３０９乃至１３１２，２０１１乃至２０１５，２７０９乃至２７１２，３４１３乃至３４１８…グローバルビット線、１３１８乃至１３２０ワード線，１５０３，２０２２乃至２０２４，２２０３，２７１８乃至２７２０，２９０４，３４２６乃至３４２８，３６０３…ワード線、
１３２１乃至１３２６，１５０２，２０２５乃至２０２８，２２０２，２７２１乃至２７２６，２９０２乃至２９０３，３４２９乃至３４３４，３６０２…補助ゲート線、
１３１７，２０２１，２７１７，３４２５…ソース線、
１３２７乃至１３３０，２０２９乃至２０３２，２７２７乃至２７３０，３４３５乃至３４３８…選択線、
１３０５乃至１３０８，１３１３乃至１３１６，２００６乃至２００１０，２０１６乃至２０２０，２７０５乃至２７０９，２７１３乃至２７１６，３４０７乃至３４１２，３４２０乃至３４２４…選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004152924.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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