(57)【要約】【課題】ソースライン抵抗の増大を防ぐ。【解決手段】第１のポリシリコン４のパターンニングを行って、各記憶素子毎に分け、それらの境界部分のシリコン基板１を露出させる。その露出されたシリコン基板１上に第２のポリシリコン４′を形成する。そして、熱処理により第２のポリシリコン４′に含有されている不純物を第１のポリシリコン４の境界部分におけるシリコン基板１中に拡散させて第１のＮ＋不純物拡散領域１４を形成する。その後、第１のポリシリコンと第２のポリシリコンとをフローティングゲートの材料とし、その上に中間絶縁膜５を形成し、さらにその上にコントロールゲートの材料を形成し、エッチングによりコントロールゲート８′とフローティングゲート９′とを形成する。最後に、シリコン基板１中に第２のＮ＋不純物拡散領域１２′を形成し、当該第２のＮ＋不純物拡散領域１２′と第１のＮ＋不純物拡散領域１４とを接続する。【選択図】　　　　図１
2004055657.tif 000002
【特許請求の範囲】
【請求項１】
第１のポリシリコンのパターンニングを行って、各記憶素子毎に第１のポリシリコンを分け、それらの境界部分のシリコン基板を露出させる工程と、
当該第１のポリシリコンがパターンニングされて境界部分が露出されたシリコン基板上に第２のポリシリコンを形成する工程と、
熱処理により前記第２のポリシリコンに含有されている不純物を前記第１のポリシリコンの境界部分におけるシリコン基板中に拡散させて第１の不純物拡散領域を形成する工程と、
前記第１のポリシリコンと第２のポリシリコンとをフローティングゲートの材料とし、その上に中間絶縁膜を形成し、さらにその上にコントロールゲートの材料を形成し、エッチングによりコントロールゲートとフローティングゲートとを形成する工程と、
前記シリコン基板中に記憶素子のソース・ドレイン領域を含む第２の不純物拡散領域を形成し、当該第２の不純物拡散領域と前記第１の不純物拡散領域とを接続する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１の不純物拡散領域の形成は、前記中間絶縁膜の形成時の熱処理により発生する熱により行うことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２の不純物拡散領域の形成は、熱処理により行うことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
第１のポリシリコンを選択的に酸化することにより、パターンニングを行って、各記憶素子毎に第１のポリシリコンを分け、それらの境界部分に第１の酸化膜を形成する工程と、
前記第１のポリシリコンをフローティングゲートの材料とし、その上に中間絶縁膜を形成し、さらにその上にコントロールゲートの材料を形成し、エッチングによりコントロールゲートとフローティングゲートとを形成する工程と、
前記シリコン基板中に記憶素子のソース・ドレイン領域を含む不純物拡散領域を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートを備えた不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
フローティングゲートを備えた不揮発性半導体記憶装置は、ＥＰＲＯＭ等としてよく知られている。このような記憶装置は、半導体チップ上に多数のフローティングゲートを格子状に配列して構成される。
まず、従来の製造方法を説明する。図２において、（ａ）〜（ｅ）は、それぞれこの製造の途中の過程を示す。
【０００３】
図２（ａ）に示すように、製造の初期の過程では、公知のＬＯＣＯＳ法により、シリコン基板１上にフィールド酸化膜２を形成する。このフィールド酸化膜２は、格子状に形成される。図２（ａ）では、その１つの格子の間に位置するシリコン基板１の部分について、その断面を示している。このようにして、素子分離を行って、各メモリ素子の領域を形成する。
【０００４】
図２（ｂ）では、熱酸化によりゲート酸化膜３を生成する。これはフローティングゲートをシリコン基板１から絶縁するための絶縁膜となる。
そして、このゲート酸化膜３の上に、公知のＬＰＣＶＤ法によりＮ型の不純物を含む第１のポリシリコン４を生成する。これは将来フローティングゲートとなる。
ここで、将来フローティングゲートを完成させるときに仕上がりが適切になされるようにするために、第１のポリシリコン４に対して以下の処理を施す。
すなわち、公知のホトリソ／エッチング技術により格子状のパターンニングを行う。そして、各素子毎に分けられた第１のポリシリコン４を形成する。
【０００５】
図２（ｃ）では、まず、公知の方法により、ＯＮＯ膜等から成るＩＰＯ膜５を生成する。これはフローティングゲートとコントロールゲートとの間の中間絶縁膜である。その一例として、酸化膜・窒化膜・酸化膜の３層構造から成るものを用いる。
その後、公知のＬＰＣＶＤ法により、Ｎ型の不純物を含む第２のポリシリコン６を生成する。これは、将来コントロールゲートの一部となるものである。
次に、公知のスパッタリング法またはＬＰＣＶＤ法により、ＷＳｉｘ等の高融点金属のシリサイド７を形成する。これは将来コントロールゲートの一部となるものである。
【０００６】
図２（ｄ）では、公知のホトリソ／エッチング技術により、パターンニングを行う。これにより、高融点金属のシリサイド７と第２のポリシリコン６とから成るコントロールゲート８を形成するとともに、第１のポリシリコン４から成るフローティングゲート９を形成する。これは、シリサイド７、第２のポリシリコン６、ＩＰＯ膜５、第１のポリシリコン４およびゲート酸化膜３をそれぞれ専用のドライエッチングで順次エッチングすることにより行う。
【０００７】
図２（ｅ）では、まず、熱酸化により、マスク酸化膜１１を生成する。その後、公知のホトリソ／インプラ技術により、Ｎ型不純物をソース・ドレイン領域に打ち込む。そして、アニールによりＮ＋不純物拡散領域１２を形成する。これによって、ソース・ドレイン領域を形成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術には、以下のような課題があった。
図２（ｂ）において、第１のポリシリコン４のパターンニングが行われる結果、すでに第１のポリシリコン４が除去されている領域がある。これは、パターンニングされた第１のポリシリコン４の境界部分の領域である。
図２（ｄ）で、第１のポリシリコン４をエッチングする際に、この境界部分の領域でオーバーエッチングが生じてシリコン基板１が掘られる領域１０が発生する。
【０００９】
このため、図２（ｅ）において、領域１０の両端の段部では、図中水平方向について不純物（Ｎ＋）の濃度が局所的に薄くなる高抵抗領域１３が発生してしまう。
このような高抵抗領域１３により、ソースライン抵抗が増大する。そして、メモリセルの書込特性等が低下するという不具合が生じた。
【００１０】
このような不具合を解消するためには、Ｎ＋不純物濃度が薄くなる領域が生じることがないように、ソース・ドレイン領域に打ち込むＮ＋不純物濃度を上げるという単純な方法を採ることも考えられる。また、アニールの温度を上げたり、アニールの時間を長くして、Ｎ＋不純物拡散領域１２を深く形成する方法も考えられる。しかし、これらの方法では、ソース・ドレイン間の短チャンネル効果が大きくなるという別の不具合が副作用として生じる。よって、これらの方法は実用性に乏しい。
このため、以上のような不具合を適切に解消することが課題となっていた。
【００１１】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
不揮発性半導体記憶装置の製造方法において、以下の工程を有する。
１番目の工程として、第１のポリシリコンのパターンニングを行って、各記憶素子毎に第１のポリシリコンを分け、それらの境界部分のシリコン基板を露出させる。
２番目の工程として、当該第１のポリシリコンがパターンニングされて境界部分が露出されたシリコン基板上に第２のポリシリコンを形成する。
【００１２】
３番目の工程として、熱処理により前記第２のポリシリコンに含有されている不純物を前記第１のポリシリコンの境界部分におけるシリコン基板中に拡散させて第１の不純物拡散領域を形成する。
４番目の工程として、前記第１のポリシリコンと第２のポリシリコンとをフローティングゲートの材料とし、その上に中間絶縁膜を形成し、さらにその上にコントロールゲートの材料を形成し、エッチングによりコントロールゲートとフローティングゲートとを形成する。
５番目の工程として、前記シリコン基板中に記憶素子のソース・ドレイン領域を含む第２の不純物拡散領域を形成し、当該第２の不純物拡散領域と前記第１の不純物拡散領域とを接続する。
また、前記第１の不純物拡散領域の形成は、前記中間絶縁膜の形成時の熱処理により発生する熱により行う。
【００１３】
〈構成２〉
不揮発性半導体記憶装置の製造方法において、以下の工程を有する。
１番目の工程として、第１のポリシリコンを選択的に酸化することにより、パターンニングを行って、各記憶素子毎に第１のポリシリコンを分け、それらの境界部分に第１の酸化膜を形成する。
２番目の工程として、前記第１のポリシリコンをフローティングゲートの材料とし、その上に中間絶縁膜を形成し、さらにその上にコントロールゲートの材料を形成し、エッチングによりコントロールゲートとフローティングゲートとを形成する。
３番目の工程として、前記シリコン基板中に記憶素子のソース・ドレイン領域を含む不純物拡散領域を形成する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１〉
図１は、本発明の不揮発性半導体記憶装置の製造方法についての１つの具体例を示す。
図１において、（ａ）〜（ｄ）は、それぞれこの製造の途中の過程を示す。
図１（ａ）に示すように、製造の初期の過程で、まず、公知のＬＯＣＯＳ法により、シリコン基板１上にフィールド酸化膜２を形成する。このフィールド酸化膜２は、格子状に形成される。図１（ａ）〜（ｄ）では、その１つの格子の間に位置するシリコン基板１の部分について、その断面を示している。このようにして、素子分離を行って、各メモリ素子の領域を形成する。以上は、従来と同様である。
【００１５】
次に、図１（ａ）では、熱酸化によりゲート酸化膜３を生成する。これはフローティングゲートをシリコン基板１から絶縁するための絶縁膜となる。
そして、このゲート酸化膜３の上に、公知のＬＰＣＶＤ法によりＮ型の不純物を含む第１のポリシリコン４を生成する。これは将来フローティングゲートの一部となる。
ここで、将来フローティングゲートを完成させるときに仕上がりが適切になされるようにするために、第１のポリシリコン４に対して以下の処理を施す。
すなわち、公知のホトリソ／エッチング技術により格子状のパターンニングを行う。これによって、図示の境界部分の領域を形成する。そして、各素子毎に分けられた第１のポリシリコン４を形成する。
本発明の具体例１では、この場合、境界部分の領域のゲート酸化膜３もエッチングされる。
【００１６】
次に、図１（ｂ）では、まず、公知のＬＰＣＶＤ法により、Ｎ型の不純物を含む第２のポリシリコン４′を生成する。これは、フローティングゲートの一部となるもので、境界部分の領域にも生成される。
そして、公知の方法により、ＯＮＯ膜等から成るＩＰＯ膜５を生成する。これはフローティングゲートとコントロールゲートとの間の中間絶縁膜である。その一例として、酸化膜・窒化膜・酸化膜の３層構造から成るものを用いる。この際、熱処理がされる。これにより、第２のポリシリコン４′中のＮ型の不純物が境界部分の領域のシリコン基板１中に拡散される。これにより、第１のＮ＋不純物拡散領域１４が形成される。ところで、後に行われる酸化膜のエッチング処理により、シリコン基板１中の境界部分の領域が掘られて領域１０′発生する（図１（ｃ）参照）。この第１のＮ＋不純物拡散領域１４は、この領域１０′をオーバーラップするように形成される。
【００１７】
その後、公知のＬＰＣＶＤ法により、Ｎ型の不純物を含む第３のポリシリコン６′を生成する。これは、将来コントロールゲートの一部となるものである。
次に、公知のスパッタリング法またはＬＰＣＶＤ法により、ＷＳｉｘ等の高融点金属のシリサイド７を形成する。これは将来コントロールゲートの一部となるものである。
【００１８】
図１（ｃ）では、公知のホトリソ／エッチング技術により、パターンニングを行う。これにより、高融点金属のシリサイド７と第３のポリシリコン６′とから成るコントロールゲート８′を形成するとともに、第１のポリシリコン４および第２のポリシリコン４′から成るフローティングゲート９′を形成する。これは、シリサイド７、第３のポリシリコン６′、ＩＰＯ膜５、第２のポリシリコン４′と第１のポリシリコン４、およびゲート酸化膜３をそれぞれ専用のドライエッチングで順次エッチングすることにより行う。
この際、シリコン基板１中の境界部分の領域が掘られて、従来と同様の領域１０′が発生する。ところが、この領域１０′は、先に形成した第１のＮ＋不純物拡散領域１４内において形成される。よって、この領域１０′の周辺には、第１のＮ＋不純物拡散領域１４が残される。
【００１９】
図１（ｄ）では、まず、熱酸化により、マスク酸化膜１１を生成する。その後、公知のホトリソ／インプラ技術により、Ｎ型不純物をソース・ドレイン領域に打ち込む。そして、アニールにより第２のＮ＋不純物拡散領域１２′を形成する。これによって、メモリ素子のソース・ドレイン領域を形成する。
【００２０】
〈具体例１の効果〉
以上のように、具体例１によれば、メモリ素子の形成の際にシリコン基板１中の境界部分の領域が掘られて発生した領域１０′の段差の部分において、Ｎ＋濃度が局所的に薄くなることを防止することができる。よって、ソースライン抵抗の増大を抑えることができ、メモリセルの書込特性等を向上させることができる。また、第１のＮ＋不純物拡散領域１４の存在は、ソース・ドレイン間の短チャンネル効果には、全く影響しない。このため、プロセス設定の自由度を大きく保つことができる。
【００２１】
〈具体例２〉
図３は、本発明の不揮発性半導体記憶装置の製造方法についてのもう１つの具体例を示す。
図３において、（ａ）〜（ｅ）は、それぞれこの製造の途中の過程を示す。
図３（ａ）に示すように、製造の初期の過程で、まず、具体例１と同様に、公知のＬＯＣＯＳ法により、シリコン基板１上にフィールド酸化膜２を形成する。このようにして、素子分離を行って、各メモリ素子の領域を形成する。
【００２２】
次に、図３（ａ）で、熱酸化によりゲート酸化膜３を生成する。これはフローティングゲートをシリコン基板１から絶縁するための絶縁膜となる。
そして、このゲート酸化膜３の上に、公知のＬＰＣＶＤ法によりＮ型の不純物を含む第１のポリシリコン４を生成する。これは将来フローティングゲートの一部となる。
その後、熱酸化により第１の酸化膜２１を形成する。これは、この上に形成される窒化膜２２を後で剥がすときにこの下の第１のポリシリコン４が削られすぎないようにするための膜である。
そして、公知のＬＰＣＶＤ法により窒化膜２２を形成する。この窒化膜２２は、公知のホトリソ／エッチング技術により、パターンニングを行う。
【００２３】
ここで、第２の具体例では、将来フローティングゲートを完成させるときに仕上がりが適切になされるようにするために、第１のポリシリコン４に対して以下の処理を施す。
すなわち、図３（ｂ）では、窒化膜２２をマスク材料として選択的に第１のポリシリコン４を酸化する。これによって、図示の境界部分の領域に第２の酸化膜２３を形成する。そして、公知のエッチング技術により、窒化膜２２および第１の酸化膜２１を除去する。これによって、第２の酸化膜２３によって各素子毎に分けられた第１のポリシリコン４を形成する。
【００２４】
図３（ｃ）では、公知の方法により、ＯＮＯ膜等から成るＩＰＯ膜５を生成する。これはフローティングゲートとコントロールゲートとの間の中間絶縁膜である。その一例として、酸化膜・窒化膜・酸化膜の３層構造から成るものを用いる。その後、公知のＬＰＣＶＤ法により、Ｎ型の不純物を含む第２のポリシリコン６″を生成する。これは、将来コントロールゲートの一部となるものである。次に、公知のスパッタリング法またはＬＰＣＶＤ法により、ＷＳｉｘ等の高融点金属のシリサイド７を形成する。これは将来コントロールゲートの一部となるものである。
【００２５】
図３（ｄ）では、公知のホトリソ／エッチング技術により、パターンニングを行う。これにより、高融点金属のシリサイド７と第２のポリシリコン６″とから成るコントロールゲート８″を形成するとともに、第１のポリシリコン４から成るフローティングゲート９″を形成する。これは、シリサイド７、第２のポリシリコン６″、ＩＰＯ膜５、第１のポリシリコン４、およびゲート酸化膜３をそれぞれ専用のドライエッチングで順次エッチングすることにより行う。
この際、第１のポリシリコン４の境界部分の領域には、図３（ｂ）に示すように第２の酸化膜２３が形成されているため、シリコン基板１が掘られることがない。つまり、第１のポリシリコン４のエッチングの際に、第２の酸化膜２３がエッチングされるが、その膜厚が厚いために従来のような領域１０（図２（ｄ）参照）は発生しない。
【００２６】
図３（ｅ）では、熱酸化により、マスク酸化膜１１を生成し、その後、公知のホトリソ／インプラ技術により、Ｎ型不純物をソース・ドレイン領域に打ち込む。そして、アニールによりＮ＋不純物拡散領域１２″を形成する。この際、メモリ素子のソース・ドレイン領域に図２（ｅ）に示すような高抵抗領域１３が形成されることがない。
【００２７】
〈具体例２の効果〉
以上のように、具体例２によれば、メモリ素子の形成の際にシリコン基板１中の境界部分の領域が掘られることがないため、Ｎ＋濃度が局所的に薄くなる領域が発生することを防止することができる。よって、ソースライン抵抗の増大を抑えることができ、メモリセルの書込特性等を向上させることができる。また、具体例１と比較して、ソースライン領域におけるＮ＋不純物濃度を、ソース・ドレイン領域とほぼ同様の濃度に保つことができる。このため、ソースライン抵抗を大幅に低減することができる。
【００２８】
尚、本発明は、上述した各具体例に限定されず、種々の変形が可能であることはもちろんである。例えば、半導体に添加する不純物はＰ型でもよいことはいうまでもない。
【００２９】
【発明の効果】
以上詳細に説明したように、本発明の不揮発性半導体記憶装置の製造方法によれば、ソース・ドレイン間の短チャンネル効果を生じさせずに、ソースライン抵抗の増大を防止して、メモリセルの書込特性等を良好に保つことができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の製造方法についての具体例１の説明図である。
【図２】従来の不揮発性半導体記憶装置の製造方法についての一例の説明図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法についての具体例２の説明図である。
【符号の説明】
１　シリコン基板
４　第１のポリシリコン
４′　第２のポリシリコン
５　中間絶縁膜
８′　コントロールゲート
９′　フローティングゲート
１２′　第２のＮ＋不純物拡散領域
１４　第１のＮ＋不純物拡散領域
【図１】
2004055657.tif 000003
【図２】
2004055657.tif 000004
【図３】
2004055657.tif 000005