(57)【要約】【課題】静電気保護素子の面積が大きくコスト効率が悪い。【解決手段】護るべき回路の種類毎に電流能力（面積）の異なる静電気保護素子を使用する。出力ＮＭＯＳトランジスタが繋がるパッドの保護素子は、繋がらないパッドの保護素子に対して１．５倍以上の電流処理能力のある保護素子を使用する。【選択図】　　図１
2004055676.tif 000002
【特許請求の範囲】
【請求項１】
出力ＮＭＯＳトランジスタのソースが直接電源パッドへ繋がり、ドレインが直接パッドに繋がる出力パッドの静電気保護素子の電流処理能力が、同一基板上にある他のパッドの静電気保護素子の電流処理能力に比べて、１．５倍以上であることを特徴とするＣＭＯＳ半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳ半導体装置を静電気破壊から守る静電気保護に関する。
【０００２】
【従来の技術】
ＣＭＯＳ半導体装置では、静電気保護素子として寄生的に構造化されているＰＮダイオード素子や、ＮＰＮバイポーラ素子、ＮＰＮＰサイリスタ素子等が用いられる。ＣＭＯＳ半導体装置の最大動作電圧以上でかつＥＳＤ破壊電圧には至らない電圧範囲にてＥＳＤ保護素子にスイッチングを引き起こさせ、大電荷を放出させる構造となっている。
【０００３】
ＰＮダイオードの場合、ダイオードそのものの逆方向ブレークダウンを利用し、そのまま大電流を放出している。電流増加に伴い電圧も上昇し、すべての電荷を放出し終わった後、電流および電圧が下がり、定常状態に復帰する。
【０００４】
ＮＰＮバイポーラおよびＮ　ＰＮＰサイリスタの場合、ベース領域もしくはゲート領域内に何らかのトリガー電流を発生させることにより、スナップバック動作を引き起こさせ、大電流を放出させている。このスナップバック動作によりＥＳＤ保護素子間にかかる電圧は急激に下がる。すべての電荷を放出し終わった後、定常状態に復帰するためにこの降下電圧はＣＭＯＳ半導体装置の最大動作電圧以上に設定する必要がある。
【０００５】
以上まとめるとＥＳＤ保護素子の条件としては、本回路の動作電圧以下では全く機能せず、本回路が破壊に至る電圧以下で動作が開始し、かつ、一度開始した動作も電圧が本回路の動作電圧以内に復帰した時は動作が終了する素子でなくてはならない。
【０００６】
図２は従来のＣＭＯＳ半導体装置で使用される静電気保護回路の一例を示す回路図である。静電気保護素子１はＮＭＯＳコンベンショナル型オフトランジスタを使用しており、ＮＭＯＳの表面ブレークダウンからソース−サブ−ドレインのＮＰＮバイポーラ動作をオンさせ、静電気電荷を逃がすことができる構造になっている。ＣＭＯＳ出力回路３、ＮＭＯＳドレイン出力４、出力回路（ＭＭＯＳソース電源接続以外）５、ＰＭＯＳドレイン出力６、入力回路７等の入出力形態が同一基板上に存在しており、すべての入出力端子には同一の静電気保護素子１が配置されている。
【０００７】
パッドから入力された静電気電荷は、同一ノード上の静電気保護素子１がオンするまでの短い時間だけ各回路に電気的ストレスを受けることになる。したがって、各回路素子はある短時間の静電気ストレスを受けても破壊されない耐性を持っていることが条件である。また、静電気保護素子１がオンしても、ＥＳＤ規格に決められる電流量を流す処理能力が足らなければ、すべての電流を処理しきる間にその余剰電流による電気的ストレスを受けてしまうことになる。そのため、各パッドの静電気耐圧は、護るべき回路の電圧耐性、電流（熱）耐性と静電気保護素子１の電流処理能力により決められる。
【０００８】
【発明が解決しようとする課題】
しかし、このような構成においては、各パッドに同一の静電気保護素子を用いるために、チップ面積が大きくなるといった問題点があった。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために、本発明は静電気保護回路を以下のように構成した。
【００１０】
出力ＮＭＯＳトランジスタのソースが直接電源パッドへ繋がり、ドレインが直接パッドに繋がる出力パッドの静電気保護素子の電流処理能力が、同一基板上にある他のパッドの静電気保護素子の電流処理能力に比べて、１．５倍以上であることを特徴とするＣＭＯＳ半導体装置とした。
【００１１】
【発明の実施の形態】
以下、本発明を図面を用いて説明する。図１は本発明のＣＭＯＳ半導体装置で使用される静電気保護回路の一例を示す回路図である。静電気保護素子１および静電気保護素子小２はＮＭＯＳコンベンショナル型のオフトランジスタを使用しており、ＮＭＯＳの表面ブレークダウンからソース−サブ−ドレインのＮＰＮバイポーラ動作をオンさせ、静電気電荷を逃がすことができる構造になっている。
【００１２】
静電気保護素子１のＮＭＯＳコンベンショナル型オフトランジスタの総Ｗ長は３００ミクロンであり、静電気保護素子小２のＮＭＯＳコンベンショナル型オフトランジスタの総Ｗ長は２００ミクロンである。ＮＭＯＳオフトランジスタによるＮＰＮバイポーラの電流処理能力は総Ｗ長に比例するため、静電気保護素子１は静電気保護素子小２に比べて電流処理能力は１．５倍あることになる。
【００１３】
ＣＭＯＳ出力回路３およびＮＭＯＳドレイン出力４における静電気保護回路は静電気保護素子１を使用している。ＣＭＯＳ出力回路３およびＮＭＯＳドレイン出力４のパッドから入力された＋電荷は、同一ノード上の静電気保護素子１がオンしてすべての電流を処理するまでの短い時間だけ出力ＮＭＯＳトランジスタのドレインに電気的ストレスを受けることになる。出力ＮＭＯＳトランジスタと静電気保護素子１に使用されるＮＭＯＳコンベンショナル型オフトランジスタのバイポーラ動作トリガー電圧の関係は、ＮＭＯＳコンベンショナル型オフトランジスタの方が低く設計されていても、数Ｖ程度の差しかない。したがって、静電気保護素子１の電流能力が高く設定しないと静電気ストレスに対し出力ＮＭＯＳトランジスタのバイポーラ動作が起こり、発熱による破壊が生じてしまう可能性がある。−電荷に対しては、寄生ダイオードの順方向動作により回避できる。
【００１４】
出力回路（ＭＭＯＳソース電源接続以外）５、ＰＭＯＳドレイン出力６、そして入力回路７における静電気保護回路は静電気保護素子小２を使用している。　出力回路（ＭＭＯＳソース電源接続以外）５、ＰＭＯＳドレイン出力６、そして入力回路７のパッドから入力される＋電荷は、同一ノード上の静電気保護素子小２がオンしてすべての電流を処理するまでの短い時間だけ各ノードに電気的ストレスを同様に受けることになる。しかし、出力ＮＭＯＳトランジスタが存在しなかったり、出力ＮＭＯＳトランジスタが存在しても、ソースが電源に接続されていないため、ＮＭＯＳトランジスタのバイポーラ動作は起こらない。したがって、静電気保護素子小２は電流能力が低くても、静電気による破壊は起こらない。
【００１５】
このような静電気保護回路を用いることで、護るべき回路形態毎に必要な電流能力の静電気保護素子を選ぶことで、十分な静電気耐圧を持ち、チップ面積が小さくＣＭＯＳ半導体装置を実現できる。
【００１６】
【発明の効果】
以上説明したように、本発明は、静電気に強く、コストに対応力のあるＣＭＯＳ半導体装置を供給することができる。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳ半導体装置で使用される静電気保護回路の実施例を示す回路図である。
【図２】従来のＣＭＯＳ半導体装置で使用される静電気保護回路の一例を示す回路図である。
【符号の説明】
１　　　静電気保護素子
２　　静電気保護素子小
３　　ＣＭＯＳ出力回路
４　　ＮＭＯＳドレイン出力
５　　出力回路（ＭＭＯＳソース電源接続以外）
６　　ＰＭＯＳドレイン出力
７　　入力回路
【図１】
2004055676.tif 000003
【図２】
2004055676.tif 000004