(57)【要約】【課題】不揮発性メモリアレイの一部にトリミングデータを格納することで各デバイス毎に固有のトリミングを行うことのできる不揮発性半導体記憶装置において、不揮発性メモリアレイから読み出されたトリミングデータを格納するレジスタ数を減らし、面積を削減することを可能にする。【解決手段】デコーダ回路５により動作モードを示すモード入力４に応じたトリミングデータをトリミングデータ格納領域３から読み出し、トリミングレジスタ６に格納し、更にセレクタ回路７がモード入力４に対応したトリミング回路へトリミングデータを供給し、トリミングを実施する。レジスタ数は選択されたモード動作時に必要なトリミング数のみとなり、各動作モードにて同一のトリミングレジスタを使用することで、従来の全てのトリミング情報をレジスタに格納する方式よりも、レジスタ数を減らし、面積を削減できる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
電気的にデータの書き込み、消去が可能で、各動作モードに対応したトリミングデータが格納される不揮発性メモリアレイと、
各動作モードに応じてトリミングを実施するための複数のトリミング回路と、
モード信号を入力し、前記モード信号の示す動作モードに対応したトリミングデータが格納されている前記不揮発性メモリアレイ内のアドレスを指定するデコーダ回路と、
前記デコーダ回路で指定されたアドレスにより前記不揮発性メモリアレイから読み出されるトリミングデータを格納するトリミングレジスタと、
前記トリミングレジスタに格納されたトリミングデータを前記モード信号の示す動作モードに応じた前記トリミング回路へ出力するセレクタ回路とを備えた不揮発性半導体記憶装置。
【請求項２】
前記トリミング回路は、前記不揮発性メモリアレイに対する書き込み、消去等に使用される各種電圧、センスアンプ、リファレンス等のトリミング機構を有する回路であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電源電圧検知回路を設け、前記電源電圧検知回路にて電源電圧に応じた出力を行うことで前記電源電圧検知回路から出力されるデータとモード信号の入力から判断し、それらに対応した不揮発性メモリアレイ内のアドレスを指定するデコーダ回路と、前記デコーダ回路にて指定されたアドレスにより前記不揮発性メモリアレイから読み出されるデータを格納するトリミングレジスタと、前記トリミングレジスタから出力されるデータを前記モード信号の示す動作モードに応じたトリミング回路へ出力するセレクタ回路とを備えた不揮発性半導体記憶装置。
【請求項４】
前記電源電圧検知回路にて電源電圧をモニタし、各動作モードに入る前に電源電圧に応じたトリミング動作を実施し、更にモード動作中においてもある一定の電源電圧の変化に応じてトリミング動作を割り込ませることによって電源電圧に対応したトリミング動作を可能とし、電源電圧に対し最適な動作を可能としたことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
ページプログラム機能等に使用されるカラムラッチ回路を備え、前記カラムラッチ回路を使用しない動作モード時に、前記不揮発性メモリアレイから読み出されるトリミングデータを前記トリミングレジスタとともに前記カラムラッチ回路にも格納するようにし、前記セレクタ回路は、前記トリミングレジスタおよび前記カラムラッチ回路に格納されたトリミングデータを前記モード信号の示す動作モードに応じた前記トリミング回路へ出力するようにしたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリアレイの一部にトリミング情報を格納することで各デバイス毎に固有のトリミングを行うことのできる不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、半導体機器の開発期間の短縮やユーザ側でのプログラム書き換えの要望により、電気的書き換え可能な不揮発性メモリを機器に搭載することが多くなってきた。不揮発性メモリアレイは従来のマスクＲＯＭを置き換えるメモリアレイであり、この不揮発性メモリを機器に組み込むことにより電源を切った状態でもデータを保持することができる。更に不揮発性メモリアレイの一部にトリミングデータをあらかじめ格納しておき、そのデータを利用し、各種電圧、センスアンプ、リファレンス等のトリミングを行うことで、プロセスばらつきや製造工程のばらつきを抑え、製品の精度向上を図ることができる。
【０００３】
【発明が解決しようとする課題】
従来の不揮発性半導体記憶装置では、電源投入時にあらかじめ不揮発性メモリアレイの一部の領域に格納された全てのトリミング情報を読み出し、その読み出しデータをトリミングレジスタに格納し、トリミング動作に使用してきたが、近年読み出しや書き換え時に使用する高電圧・負電圧の多種類化や、使用する電源電圧のワイドレンジ化に伴い、トリミング数が増加傾向にある。トリミング数が増加すると、トリミングに使用するレジスタ数も増加する為、面積の増加が課題となっている。
【０００４】
この課題に対して本発明では、従来のトリミング機能、トリミング数を損なわずに、且つトリミングレジスタ数を減らし、面積を減少させることを可能とした不揮発性半導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の請求項１記載の不揮発性半導体記憶装置は、電気的にデータの書き込み、消去が可能で、各動作モードに対応したトリミングデータが格納される不揮発性メモリアレイと、各動作モードに応じてトリミングを実施するための複数のトリミング回路と、モード信号を入力し、モード信号の示す動作モードに対応したトリミングデータが格納されている不揮発性メモリアレイ内のアドレスを指定するデコーダ回路と、デコーダ回路で指定されたアドレスにより不揮発性メモリアレイから読み出されるトリミングデータを格納するトリミングレジスタと、トリミングレジスタに格納されたトリミングデータをモード信号の示す動作モードに応じたトリミング回路へ出力するセレクタ回路とを備えている。
【０００６】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、トリミング回路は、不揮発性メモリアレイに対する書き込み、消去等に使用される各種電圧、センスアンプ、リファレンス等のトリミング機構を有する回路であることを特徴とする。
【０００７】
上記の請求項１，２の構成によれば、モード信号に応じて、不揮発性メモリアレイからあらかじめ格納された動作モードに対応したトリミングデータを読み出し、トリミングレジスタに格納し、更に選択された動作モードに対応したトリミング回路へデータを供給し、トリミングを実施し、その動作モードに最適な動作を実現する。これにより、レジスタ数は選択されたモード動作時に必要なトリミング数のみとなり、各動作モードにて同一のトリミングレジスタを使用することで、従来の全てのトリミング情報をトリミングレジスタに格納する方式よりも、レジスタ数を減らし、面積を減少させることができる。
【０００８】
請求項３記載の不揮発性半導体記憶装置は、電源電圧検知回路を設け、電源電圧検知回路にて電源電圧に応じた出力を行うことで電源電圧検知回路から出力されるデータとモード信号の入力から判断し、それらに対応した不揮発性メモリアレイ内のアドレスを指定するデコーダ回路と、デコーダ回路にて指定されたアドレスにより不揮発性メモリアレイから読み出されるデータを格納するトリミングレジスタと、トリミングレジスタから出力されるデータをモード信号の示す動作モードに応じたトリミング回路へ出力するセレクタ回路とを備えている。
【０００９】
この請求項３の構成によれば、電源電圧に応じたトリミングの実施により、電源電圧に応じた最適な動作を実現することを可能にする。
【００１０】
請求項４記載の不揮発性半導体記憶装置は、請求項３記載の不揮発性半導体記憶装置において、電源電圧検知回路にて電源電圧をモニタし、各動作モードに入る前に電源電圧に応じたトリミング動作を実施し、更にモード動作中においてもある一定の電源電圧の変化に応じてトリミング動作を割り込ませることによって電源電圧に対応したトリミング動作を可能とし、電源電圧に対し最適な動作を可能としたことを特徴とする。
【００１１】
この請求項４の構成によれば、常に電源電圧に応じたトリミングの実施により、電源電圧に応じた最適な動作を実現することを可能にする。
【００１２】
請求項５記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、ページプログラム機能等に使用されるカラムラッチ回路を備え、カラムラッチ回路を使用しない動作モード時に、不揮発性メモリアレイから読み出されるトリミングデータをトリミングレジスタとともにカラムラッチ回路にも格納するようにし、セレクタ回路は、トリミングレジスタおよびカラムラッチ回路に格納されたトリミングデータをモード信号の示す動作モードに応じたトリミング回路へ出力するようにしたことを特徴とする。
【００１３】
この請求項５の構成によれば、請求項１の効果に加え、書き込み動作に使用するカラムラッチ回路を使用しないモード、例えば読み出しモード等の際に、トリミングレジスタとして使用することで、トリミング数をカラムラッチ回路分拡張することができ、トリミングレジスタの数を減らし、面積を削減する効果が得られる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１５】
［第１の実施の形態］
図１は本発明の第１の実施の形態の不揮発性半導体記憶装置の構成を示すブロック図である。図１において、不揮発性メモリアレイ１は、少なくともユーザが通常使用するユーザ領域２とトリミングデータを格納するトリミングデータ格納領域３を備えている。また、モード入力４に応じてトリミングデータ格納領域３内の決められたアドレスにアクセスすることができるデコーダ回路５を備え、不揮発性メモリアレイ１に格納されたトリミングデータを読み出し、トリミングレジスタ６に格納することができ、トリミングレジスタ６に格納されたデータをモード入力４に応じて、供給先を変更することができるセレクタ回路７を備えている。また、データの供給先では、各種電圧・センスアンプ・リファレンス等のトリミングを行うＲｅａｄ用トリミング回路８、Ｐｒｏｇｒａｍ用トリミング回路９、Ｅｒａｓｅ用トリミング回路１０、評価用トリミング回路１１等のトリミング実施回路が備えられている構成となっている。なお、ここでいうモード入力４とは、複数のモード信号等からなるもの、または複数のモード信号等から作成される制御信号のことであり、以後説明する際にも同様である。
【００１６】
上記回路構成における動作について図２を参照しながら説明する。
【００１７】
（アドレス出力ステップＳ１）
初期ステップであるアドレス出力ステップでは、デコーダ回路５がモード入力４に応じてハード的にアクセスすべきアドレスを出力する。この際、モード入力４はモード信号に限らず、各モードに対応した信号であれば良い。
【００１８】
（読み出しステップＳ２）
アドレス出力ステップＳ１より出力されたアドレスにより、不揮発性メモリアレイ１のトリミングデータ格納領域３にアクセスし、格納されているトリミングデータを読み出す。
【００１９】
（レジスタ格納ステップＳ３）
読み出しステップＳ２にて読み出されたトリミングデータをトリミングレジスタ６に出力し、トリミングレジスタ６でラッチ、更にトリミングレジスタ６から出力する。
【００２０】
（セレクトステップＳ４）
トリミングレジスタ６にラッチされたデータとモード入力４をセレクタ回路７に入力し、モード入力４に応じてデータの供給先を選択し、選択されたトリミング回路へデータを出力する。
【００２１】
（トリミングステップＳ５）
各トリミング回路ではデータの入力に応じて、各種トリミングを行い、選択されたモードに対応した、期待値に設定する。
【００２２】
上記Ｓ１からＳ５の各ステップによって、選択されたモードにおいて、最適な動作を実現することができる。本実施の形態では、各モードに対応したトリミングデータを読み出しトリミングレジスタ６に格納しており、各モードで同一のトリミングレジスタ６を使用する（モード毎にトリミングレジスタの仕様が変わる）ことにより、従来あらかじめ全トリミングデータを読み出し、全てトリミングレジスタに格納していた方式よりもトリミングレジスタ数を削減することでき、トリミング数が今後増加した場合でも各モード毎にトリミングレジスタを兼用することで、少ないレジスタ数で対応することができ、面積を削減することができる。
【００２３】
実際の面積比率の例を上げると、レジスタ数を６４ｂｉｔから１６ｂｉｔに減らすとすると、従来方式｛レジスタ数（６４ｂｉｔ）｝：本方式｛レジスタ数（１６ｂｉｔ）＋デコーダ回路＋セレクタ回路｝≒２．３：１（モード数：４、不揮発性メモリ：６４ＫＢ、データ出力１６ｂｉｔ時）の割合となり、約１／２程度面積を削減することができる。本発明は、トリミング数が増加すればするほど面積の削減に対して有効である。しかし、分割するモード数が多いとその分デコーダ回路も増加する為、トリミング数に応じ、適当な分割数にすることが望ましい。
【００２４】
図３に、不揮発性メモリアレイ１の構成の一例を示す。図３のようにフローティングゲート型トランジスタ２０とセレクトトランジスタ２７の２トランジスタにより１つのメモリセル２１を構成している不揮発性メモリにおいて、不揮発性メモリアレイ１は、ソースライン２４、ビットライン２６、コントロールゲート２３、セレクトゲート２５でアクセスされるメモリセル２１のアレイとして構成されている。
【００２５】
図４に、メモリセルの印加バイアス条件について例を上げて説明する。図４では、それぞれ、ソースライン（ＳＬ）２４、コントロールゲート（ＣＧ）２３、セレクトゲート（ＳＧ）２５、ビットライン（ＢＬ）２６、基板（ＮＷ）３１を備えた、フローティングゲート型トランジスタとセレクトトランジスタの２トランジスタからなるメモリセルの構成図を表している。メモリセルに対し、各モードにおいて所望の電圧をＳＬ、ＣＧ、ＳＧ、ＢＬ、ＮＷに印加することにより各モード動作を実現している。表１に、各モード（Ｒｅａｄ、Ｐｒｏｇｒａｍ、Ｅｒａｓｅ）における電圧印加状態の例を挙げて説明する。
【００２６】
【表１】
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【００２７】
表１中、Ｖｐｐ１、Ｖｐｐ２はＰｒｏｇｒａｍ時に印加される正電圧１、２を示し、Ｖｐｎ１、Ｖｐｎ２はＰｒｏｇｒａｍ時に印加される負電圧１、２を示す。同様にして、Ｖｅｐ１、Ｖｅｐ２、Ｖｅｐ３はＥｒａｓｅ時に印加される正電圧１、２、３を示し、Ｖｅｎ１はＥｒａｓｅ時に印加される負電圧１を示す。
【００２８】
Ｒｅａｄ（読出し動作モード）時には、それぞれの電圧は、ＳＬ、ＣＧ、ＮＷはＶｒｅａｄとなり、ＳＧはＶｓｓ、ＢＬはセンスアンプに接続されＶｓａとなり、Ｒｅａｄ動作を行う。Ｐｒｏｇｒａｍ（書き込み動作モード）時は、ＳＬ：Ｈｉｚ（ハイインピーダンス）、ＣＧ：Ｖｐｐ１、ＳＧ：Ｖｐｎ１、ＢＬ：Ｖｐｎ２、ＮＷ：Ｖｐｐ２となり、フローティングゲートトランジスタにデータをＰｒｏｇｒａｍする。Ｅｒａｓｅ（消去動作モード）時には、ＳＬ：Ｖｅｐ１、ＣＧ：Ｖｅｎ１、ＳＧ：Ｖｅｐ２、ＢＬ：Ｈｉｚ、ＮＷ：Ｖｅｐ３となり、フローティングゲートトランジスタに対し消去動作を行う。
【００２９】
次に、それぞれ各モード（Ｒｅａｄ、Ｐｒｏｇｒａｍ、Ｅｒａｓｅ）における電圧のトリミングについて説明する。図４、表１で示したように、各モードによってそれぞれＳＬ、ＣＧ、ＳＧ、ＢＬ、ＮＷに印加する電圧は異なる。例えばＰｒｏｇｒａｍモード時には、ＳＬ：Ｈｉｚ、ＣＧ：Ｖｐｐ１、ＳＧ：Ｖｐｎ１、ＢＬ：Ｖｐｎ２、ＮＷ：Ｖｐｐ２の印加バイアスとなっている為、ＳＬのＨｉｚ以外のＶｐｐ１、Ｖｐｎ１、Ｖｐｎ２、Ｖｐｐ２の電圧についてトリミングを行う。その際、例えばＶｐｐ１の電圧をモニタした際に、期待する電圧と異なる場合、モニタした電圧と、期待する電圧との差に応じて、トリミングレジスタの値を表２のように設定することによって、Ｖｐｐ１電圧を生成している昇圧回路の設定を変更し、Ｖｐｐ１、Ｖｐｐ１＋０．１・・・のように電圧調整を行う。これにより、電圧の最適化を行うことができる。
【００３０】
【表２】
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【００３１】
なお、前述では、Ｐｒｏｇｒａｍ時に使用するＶｐｐ１電圧について説明したが、同様に各種電圧、各モードに使用する際にも同様である。また、トリミングビットを増やすことで、更に細かいステップの電圧トリミングに使用することも可能である。更に、電圧調整だけでなく、センスアンプの調整や、リファレンスセルの設定最適化など、さまざまな情報にも用いることができる。このことにより、各モード動作について起こるプロセス要因によるデバイス特性のばらつきや、加工ばらつき等の誤差を抑えることができ、更に各機能に応じてリファレンスの最適化や、センスアンプ調整などを設定することが可能である。
【００３２】
［第２の実施の形態］
図５は本発明の第２の実施の形態の不揮発性半導体記憶装置の構成を示すブロック図である。図５は図１に電源電圧検知回路１２を加えた構成であり、他の構成についてはデコード回路５の動作以外は第１の実施の形態と同様であり、以下、第１の実施の形態と異なる点について説明する。
【００３３】
電源電圧検知回路１２は入力された電源電圧１３を検知しそれに応じたデータを出力し、デコード回路５では電源電圧検知回路１２の出力データとモード入力４に応じてハード的にアクセスすべきアドレスを出力する。例えば電源電圧検知回路１２の検知電圧が１Ｖで、Ｒｅａｄモード時であれば、それに対応するトリミングデータ格納領域３のアドレスがデコード回路５から出力される。その後、デコード回路５から出力されたアドレスデータより不揮発性メモリアレイ１をアクセスする読み出しステップＳ２からステップＳ５（図２参照）までの動作を同様に行う。これにより、あらかじめ不揮発性メモリアレイ１のトリミングデータ格納領域３に格納された各種電源電圧に応じたデータを読み出すことで、その電圧での最適動作を実現することができる。例えば電源電圧が５Ｖ時には通常Ｒｅａｄを行い、低電圧の１Ｖ時には、トリミングにより所望の電圧に昇圧等することで、最適なＲｅａｄ動作を実現する。
【００３４】
なお、電源電圧の検知に関しては、まず各種、Ｒｅａｄ、Ｐｒｏｇｒａｍ等のモードに入る前にトリミング動作を行い、また更に、その動作モードに入った後でもある一定の電源電圧変化が生じた場合、トリミング動作が割り込み、その都度トリミングが行われる。
【００３５】
また、ここでは電源電圧を検知し、それに応じてハード的に昇圧回路を設定することもできるが、本発明を用いることで、回路を構成したあとでも不揮発性メモリアレイ１のトリミングデータ格納領域３に格納するデータを変更するだけで、トリミング仕様を変えることが可能である。なお、本方式は電源電圧に応じたトリミングを必要とするものであれば、いかなるシステムにも使用可能である。
【００３６】
［第３の実施の形態］
図６は第３の実施の形態の不揮発性半導体記憶装置の構成を示すブロック図である。この第３の実施の形態では、第１の実施の形態の構成において、ページプログラム機能等に使用されるカラムラッチ回路（カラムラッチｂ６２）を、このラッチ回路を使用しないモード時にトリミングレジスタとして使用できるようにしたものであり、図６との比較のため、第１の実施の形態の場合のカラムラッチ回路とその周辺回路の構成を図７に示す。
【００３７】
この第３の実施の形態では、図１のようにモード入力４に対応したトリミングデータをトリミングデータ格納領域３から読み出すことは第１の実施の形態と同様であり、デコーダ回路５、不揮発性メモリアレイ１、トリミングレジスタ６は第１の実施の形態のものと同じである。
【００３８】
図６の構成について説明する。ここでは、図３の不揮発性メモリアレイを備えたメモリセルにおける読み出し動作と書き換え動作、トリミング動作について説明する。
【００３９】
（読み出し動作）
メモリセル２１を読み出す際は、対象メモリセルを読み出し印加バイアス状態（図４、表１のＲｅａｄ参照）にし、メモリセル２１のデータを読み出す。その際同時にＣＭＯＳトランジスタ等で構成されたリファレンスセル４６を選択状態（ＯＮ状態）にし、リファレンス電流を流す。このとき対象となるトランスファーゲートで構成されたＹゲートトップ４１、Ｗゲートトップ４２、Ｙゲートボトム４３、Ｗゲートボトム４４は選択状態（ＯＮ状態）とする。メモリセル２１から読み出されたデータは、リファレンスセル４６からのリファレンス電流とセンスアンプ４８にて比較、判定され、その出力がＩ／Ｏ部５０を通して出力される。
【００４０】
（書き込み動作）
メモリセル２１にデータを書き込む場合は、Ｉ／Ｏ部５０から入力されたデータ５１をモード入力４によってカラムラッチｂ６２でラッチされ、書き込みモードに入った後に、レベルシフタ４７を介し、Ｙゲートトップ４１で選択されたビットライン２６に書き込み電圧が印加され、書き込みが行われる。
【００４１】
（トリミング動作）
読み出し動作と同様にセンスアンプ４８にて比較されたデータは、モード入力４に応じてＩ／Ｏ部５０を介し、一部はカラムラッチｂ６２へ入力してラッチされ、その他のデータはトリミングレジスタ６へ入力され格納される。その後、期待するモードが入力された際にカラムラッチｂ６２、トリミングレジスタ６からデータが出力され、セレクタ回路ｂ６１に入力され、その後モード入力４に応じた所望のトリミング回路５２へデータは供給される。
【００４２】
このように第３の実施の形態によれば、通常書き込みの際に使用するカラムラッチｂ６２を、例えばこのラッチ回路を使用しないＲｅａｄモード時の、トリミングレジスタとして使用することで、カラムラッチを兼用することができる。これにより、他のモードよりも多くのトリミングを行うことが可能になる。
【００４３】
なお、第１の実施の形態の場合（図７参照）の、カラムラッチａ４９とセレクタ回路７に対し、各回路内にモード入力４による切り替えトランジスタを加え（図６のカラムラッチｂ６２、セレクタ回路ｂ６１にそれぞれ対応）、各ブロックにデータを供給することで、この第３の実施の形態（図６参照）のように、カラムラッチｂ６２をトリミングレジスタに兼用することが可能となり、単純にトリミングレジスタの数を増やす場合よりも、大幅に面積を削減することができる。
【００４４】
【発明の効果】
本発明は、不揮発性メモリアレイとレジスタを用いたトリミングに関するものであり、各モード毎に、不揮発性メモリアレイからトリミングデータを読み出し、トリミングレジスタに格納し、更に選択されたモードに対応したトリミング回路へデータを供給し、トリミングを実行する。これにより、各モードにて同一のトリミングレジスタを用い、従来の全てのトリミング情報をトリミングレジスタに格納する方式よりも、レジスタ数を減らし、面積を減少させる効果が得られる。さらに、電源電圧検知回路を使用することで、電源電圧に応じたトリミングを実施し、電源電圧に応じた最適な動作を行うことが可能となる。また、書き込み動作に使用するカラムラッチ回路を、使用しないモード例えば読み出しモード等の際に、トリミングレジスタとして使用することで、レジスタ数を減らし、面積を削減する効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態における動作を説明するためのフロー図である。
【図３】本発明の第１の実施の形態における不揮発性メモリアレイの構成例を示す図である。
【図４】本発明の第１の実施の形態における不揮発性メモリアレイのメモリセルの構成例を示す図である。
【図５】本発明の第２の実施の形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図６】本発明の第３の実施の形態の不揮発性半導体記憶装置におけるカラムラッチ回路と周辺回路の構成図である。
【図７】本発明の第１の実施の形態の不揮発性半導体記憶装置におけるカラムラッチ回路と周辺回路の構成図である。
【符号の説明】
１　不揮発性メモリアレイ
２　ユーザ領域
３　トリミングデータ格納領域
４　モード入力
５　デコーダ回路
６　トリミングレジスタ
７　セレクタ回路
８　Ｒｅａｄ用トリミング回路
９　Ｐｒｏｇｒａｍ用トリミング回路
１０　Ｅｒａｓｅ用トリミング回路
１１　評価用トリミング回路
１２　電源電圧検知回路
１３　電源電圧
２０　フローティングゲート型トランジスタ
２１　メモリセル
２３　コントロールゲート（ＣＧ）
２４　ソースライン（ＳＬ）
２５　セレクトゲート（ＳＧ）
２６　ビットライン（ＢＬ）
２７　セレクトトランジスタ
３１　基板（ＮＷ）
４１　Ｙゲートトップ（ＹＧＴ）
４３　Ｗゲートトップ（ＷＧＴ）
４４　Ｗゲートボトム（ＷＧＢ）
４５　Ｙゲートボトム（ＹＧＢ）
４６　リファレンスセル
４７　レベルシフタ
４８　センスアンプ
４９　カラムラッチａ
５０　Ｉ／Ｏ（入出力）部
５１　入出力データ
５２　トリミング回路
６１　セレクタ回路ｂ
６２　カラムラッチｂ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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