(57)【要約】【課題】微細化が容易な半導体記憶装置を提供する。【解決手段】複数の電界効果トランジスタであるメモリ素子は活性領域に形成されてマトリクス状に配置されている。メモリ素子は、半導体基板１１０１上にゲート絶縁膜１１０３を介して形成されたゲート電極としてのワード線１１０４の一部と、このゲート電極の側方に形成され、電荷を保持する機能を有するメモリ機能体１１０５ａ，１１０５ｂと、ゲート絶縁膜１１０３下に配置されたチャネル領域１１１０と、チャネル領域の両側に配置された拡散領域１１０７とを含んでいる。また、同一行で隣り合う２つのメモリ素子は、この２つのメモリ素子のゲート電極間の領域に配置された拡散領域１１０７を共有している。更に、同一列で隣り合う２つのメモリ素子も、この２つのメモリ素子のゲート電極間の領域に配置された拡散領域１１０７を共有している。【選択図】  図２
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【特許請求の範囲】
【請求項１】
素子分離領域と活性領域とを表面に有する半導体基板と、
上記活性領域に形成されてマトリクス状に配置された複数の電界効果トランジスタである記憶素子と、
上記記憶素子のゲート電極に接続するワード線と、
上記記憶素子のソース・ドレイン拡散領域に接続するビット線とを備え、
隣り合う２つの上記ビット線に関して、一方の上記ビット線は同一列の上記ソース・ドレイン拡散領域の一方に電気的に接続する一方、他方の上記ビット線は上記同一列の上記ソース・ドレイン拡散領域の他方に電気的に接続し、
同一行で隣り合う上記記憶素子は上記ソース・ドレイン拡散領域の一方を共有し、
同一列で隣り合う上記記憶素子は上記ソース・ドレイン拡散領域の一方を共有し、
上記記憶素子は、
上記半導体基板上にゲート絶縁膜を介して形成された上記ゲート電極と、
上記ゲート電極の側方に形成され、電荷または分極を保持する機能を有するメモリ機能体と、
上記ゲート絶縁膜下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された上記ソース・ドレイン拡散領域と
を含み、
上記メモリ機能体に保持された電荷または分極の多寡により、上記ゲート電極に電圧を印加した際の上記ソース・ドレイン拡散領域の一方から上記ソース・ドレイン拡散領域の他方に流れる電流量が変化することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記ワード線は夫々蛇行して延在しており、
隣り合う２つの上記ワード線間において、上記ビット線が延在する方向に平行な方向の距離は、上記活性領域上よりも上記素子分離領域上の方が短いことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は、上記ワード線の両側に形成され、夫々独立した記憶単位として書き換え動作及び読み出し動作が行われることを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体の少なくとも一部が上記ソース・ドレイン拡散領域の一部にオーバーラップすることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は、上記ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する電荷保持膜を含むことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
上記電荷保持膜は、上記ゲート電極の側面と略平行な表面を有することを特徴とする半導体記憶装置。
【請求項７】
請求項５に記載の半導体記憶装置において、
上記メモリ機能体は、上記電荷保持膜と上記活性領域との間に形成された絶縁膜を含み、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上であることを特徴とする半導体記憶装置。
【請求項８】
請求項５に記載の半導体記憶装置において、
上記メモリ機能体は、上記電荷保持膜と上記活性領域との間に形成された絶縁膜を含み、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より厚く、かつ、２０ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は、シリコン窒化膜と、このシリコン窒化膜を挟むシリコン酸化膜とを含むことを特徴とする半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置において、
カラムデコーダー、センスアンプ及びロウデコーダーを含み、１つのチップから成ることを特徴とする半導体記憶装置。
【請求項１１】
請求項１に記載の半導体記憶装置の動作方法であって、
動作させるべき上記メモリ機能体が属する上記記憶素子の上記ゲート電極に接続された上記ワード線に、上記メモリ機能体を動作させるための電位を与える前に、
上記記憶素子の一方の側方に位置する全ての上記ビット線を第１の電位にプリチャージすると共に、上記記憶素子の他方の側方に位置する全ての上記ビット線を第２の電位にプリチャージすることを特徴とする半導体記憶装置の動作方法。
【請求項１２】
請求項１に記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその動作方法、並びに携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置及びその動作方法、並びに、そのような半導体記憶装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
不揮発性メモリの一つであるフラッシュメモリは、半導体記憶装置としてのメモリセルアレイを備えている。
【０００３】
従来、フラッシュメモリのメモリセルアレイとしては、図２９に示すようなものがある（例えば、特許文献１参照）。
【０００４】
図２９は、上記メモリセルアレイの概略平面図である。図３０は、図２９の３０−３０線から見た概略断面図である。図２９及び図３０中、９０１は半導体基板、９０２はチャネル領域、ＦＧはフローティングゲート、ＷＬはワード線、ＳＬはソース線、ＢＬはビット線、９０８は素子分離領域、９３１は絶縁膜をそれぞれ示している。
【０００５】
上記メモリセルアレイは、マトリクス状に配置された複数のメモリセルを備えている。各メモリセルは、図３０に示すように、フローティングゲートＦＧを有し、フローティングゲートＦＧ中の電荷量の多寡として記憶を保持する。
【０００６】
上記構成のメモリセルアレイによれば、特定のワード線ＷＬ、ビット線ＢＬを選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００７】
図３１は、上記メモリセルのフローティングゲートＦＧ中の電荷量が変化したときにおけるドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。
【０００８】
上記フローティングゲートＦＧ中の負電荷の量が増加すると閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向（図中の矢印方向）に略平行移動する。
【０００９】
【特許文献１】
特開０５−３０４２７７号公報
【００１０】
【発明が解決しようとする課題】
ところで、上記従来のメモリセルアレイでは、ゲート電極を兼ねるワード線ＷＬとチャネル領域９０２との間にフローティングゲートＦＧを配置している。そして、上記フローティングゲートＦＧからの電荷漏れを防ぐために、フローティングゲートＦＧとワード線ＷＬと間、及び、フローティングゲートＦＧとチャネル領域９０２との間に絶縁膜９３１を設けている。
【００１１】
このように、上記ワード線ＷＬとチャネル領域９０２との間にはフローティングゲートＦＧ及び絶縁膜９３１が存在し、この絶縁膜９３１の厚さを薄くすることが困難である。その結果、上記従来のメモリセルアレイは、メモリセルを微細化することができないという問題がある。
【００１２】
そこで、本発明の目的は、微細化が容易な半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を目的を達成するため、第１の発明の半導体記憶装置は、
素子分離領域と活性領域とを表面に有する半導体基板と、
上記活性領域に形成されてマトリクス状に配置された複数の電界効果トランジスタである記憶素子と、
上記記憶素子のゲート電極に接続するワード線と、
上記記憶素子のソース・ドレイン拡散領域に接続するビット線とを備え、
隣り合う２つの上記ビット線に関して、一方の上記ビット線は同一列の上記ソース・ドレイン拡散領域の一方に電気的に接続する一方、他方の上記ビット線は上記同一列の上記ソース・ドレイン拡散領域の他方に電気的に接続し、
同一行で隣り合う上記記憶素子は上記ソース・ドレイン拡散領域の一方を共有し、
同一列で隣り合う上記記憶素子は上記ソース・ドレイン拡散領域の一方を共有し、
上記記憶素子は、
上記半導体基板上にゲート絶縁膜を介して形成された上記ゲート電極と、
上記ゲート電極の側方に形成され、電荷または分極を保持する機能を有するメモリ機能体と、
上記ゲート絶縁膜下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された上記ソース・ドレイン拡散領域と
を含み、
上記メモリ機能体に保持された電荷または分極の多寡により、上記ゲート電極に電圧を印加した際の上記ソース・ドレイン拡散領域の一方から上記ソース・ドレイン拡散領域の他方に流れる電流量が変化することを特徴としている。
【００１４】
上記構成の半導体記憶装置によれば、上記ワード線の側壁には、電荷を保持する機能又は分極を保持する機能を有するメモリ機能体が形成されている。このメモリ機能体は、チャネル領域とワード電極とを隔てる絶縁体（ゲート絶縁膜）と分離されて形成されている。これにより、上記絶縁体を薄膜化して短チャネル効果を抑制するのが容易である。したがって、上記記憶素子を微細化して、製造コストを削減することができる。
【００１５】
更には、上記同一行で隣り合う記憶素子はソース・ドレイン拡散領域の一方を共有し、同一列で隣り合う記憶素子はソース・ドレイン拡散領域の一方を共有している。すなわち、１つのソース・ドレイン拡散領域は、４つの電界効果トランジスタによって共有されていることとなる。そのため、上記ビット線が少なくなると共に、ビット線とソース・ドレイン拡散領域とを接続するコンタクト孔数も少なくなる。したがって、上記ビット線及びコンタクト孔に纏わるマージンが小さいので半導体記憶装置を更に縮小し、製造コストを低減することが可能となる。
【００１６】
一実施形態の半導体記憶装置は、上記ワード線は夫々蛇行して延在しており、隣り合う２つの上記ワード線間において、上記ビット線が延在する方向に平行な方向の距離は、上記活性領域上よりも上記素子分離領域上の方が短い。
【００１７】
上記実施形態の半導体記憶装置によれば、上記ワード線は夫々蛇行して延在している。このような複数のワード線の中で隣り合う２つのワード線間では、ビット線が延在する方向に平行な方向の距離が活性領域上よりも素子分離領域上の方が短くなっている。これにより、上記ビット線とソース・ドレイン拡散領域との接続部と、ワード線とのマージンを保ったまま素子分離領域の長さを縮小することができる。つまり、上記接続部に対するワード線のマージンを確保しつつ、素子分離領域の表面積を低減できる。したがって、上記記憶素子をメモリセルアレイのメモリセルとして用いた場合、メモリセルアレイの更なる縮小（もしくは高密度化）及び製造コストの低減が可能となる。
【００１８】
一実施形態の半導体記憶装置は、上記メモリ機能体は、上記ワード線の両側に形成され、夫々独立した記憶単位として書き換え動作及び読み出し動作が行われる。
【００１９】
上記実施形態の半導体記憶装置によれば、上記ワード線の両側の側壁に形成された２つのメモリ機能体のそれぞれに、独立して記憶の書き換え動作及び読み出し動作を行なうので、記憶素子の多値化が容易に実現する。したがって、上記記憶素子をメモリセルアレイのメモリセルとして用いた場合、１つのメモリセルの多値化が容易に実現する。その結果、上記メモリセルアレイを更に大容量化して、製造コストを削減することができる。
【００２０】
一実施形態の半導体記憶装置は、上記メモリ機能体の少なくとも一部が上記ソース・ドレイン拡散領域の一部にオーバーラップする。
【００２１】
上記実施形態の半導体記憶装置によれば、上記メモリ機能体の少なくとも一部が上記ソース・ドレイン拡散領域の一部にオーバーラップするので、記憶素子の読出し速度を十分に高速にすることができる。
【００２２】
一実施形態の半導体記憶装置は、上記メモリ機能体は、上記ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する電荷保持膜を含む。
【００２３】
上記実施形態の半導体記憶装置によれば、上記メモリ機能体が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する電荷保持膜を含むことにより、記憶素子のメモリ効果のばらつきを小さくすることができる。その結果、上記記憶素子の読出し電流ばらつきを抑えることができる。更には、記憶保持中の記憶素子の特性変化を小さくすることができるので、記憶素子の記憶保持特性が向上する。
【００２４】
一実施形態の半導体記憶装置は、上記電荷保持膜は、上記ゲート電極の側面と略平行な表面を有する。
【００２５】
上記実施形態の半導体記憶装置によれば、上記電荷保持膜が、ゲート電極の側面と略平行な表面を有するので、記憶素子の書換え動作を高速にすることができる。
【００２６】
一実施形態の半導体記憶装置は、上記メモリ機能体は、上記電荷保持膜と上記活性領域との間に形成された絶縁膜を含み、上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上である。
【００２７】
上記実施形態の半導体記憶装置によれば、上記絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上であるので、記憶素子の書込み動作及び消去動作の電圧を低下させたり、書込み動作及び消去動作を高速にしたりすることが可能となる。更には、上記記憶素子のメモリ効果が増大するので、記憶素子の読出し速度を高速にすることが可能となる。
【００２８】
一実施形態の半導体記憶装置は、上記メモリ機能体は、上記電荷保持膜と上記活性領域との間に形成された絶縁膜を含み、上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より厚く、かつ、２０ｎｍ以下である。
【００２９】
上記実施形態の半導体記憶装置によれば、上記絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚く、かつ、２０ｎｍ以下であるから、記憶素子の短チャネル効果を悪化させることなく保持特性を改善することができる。したがって、上記記憶素子を高集積化しても、記憶素子において十分な記憶保持性能を得ることができる。
【００３０】
一実施形態の半導体記憶装置は、上記メモリ機能体は、シリコン窒化膜と、このシリコン窒化膜を挟むシリコン酸化膜とを含む。
【００３１】
上記実施形態の半導体記憶装置によれば、上記メモリ機能体は、シリコン窒化膜がシリコン酸化膜で挟まれた構造を有するので、書換え動作時におけるメモリ機能体への電荷注入効率が高くなり、より高速な動作が可能となる。
【００３２】
一実施形態の半導体記憶装置は、カラムデコーダー、センスアンプ及びロウデコーダーを含み、１つのチップから成る。
【００３３】
上記実施形態の半導体記憶装置によれば、上記カラムデコーダー、センスアンプ及びロウデコーダーとを備えているので、特定の記憶素子を選択して書換え及び読み出し動作を行なうことができる。
【００３４】
更には、上記カラムデコーダー、センスアンプ及びロウデコーダーなどの論理回路やアナログ回路を構成する通常トランジスタと、上記本発明の半導体記憶装置との混載が容易であるから、製造プロセスが容易なって、製造コストを下げることができる。
【００３５】
また、第２の発明の半導体記憶装置の動作方法は、上記第１の発明の半導体記憶装置の動作方法であって、動作させるべき上記メモリ機能体が属する上記記憶素子の上記ゲート電極に接続された上記ワード線に、上記メモリ機能体を動作させるための電位を与える前に、上記記憶素子の一方の側方に位置する全ての上記ビット線を第１の電位にプリチャージすると共に、上記記憶素子の他方の側方に位置する全ての上記ビット線を第２の電位にプリチャージすることを特徴としている。
【００３６】
上記構成の半導体記憶装置の動作方法によれば、上記動作させるべきメモリ機能体が属する記憶素子の一方の側方に位置する全てのビット線を第１の電位にプリチャージすると共に、その記憶素子の他方の側方に位置する全てのビット線を第２の電位にプリチャージする。その後、上記記憶素子のゲート電極に接続されたワード線に、メモリ機能体を動作させるための電位を与える。このような動作方法により、比較的簡単な制御回路でのランダムアクセスによる読み出し、書込み・消去動作が可能となり、メモリの占有面積がさらに縮小すると共に、動作効率が向上し、高速動作が可能となる。例えば、上記記憶素子の情報を読み出す場合、その記憶素子のゲート電極に接続されたワード線に読み出し動作を行なうための電位を与えた後には、速やかに記憶素子の情報を読み出すことができる。
【００３７】
更には、上記記憶素子の一方の側方に位置する全ての上記ビット線を第１の電位にプリチャージすると共に、その記憶素子の他方の側方に位置する全ての上記ビット線を第２の電位にプリチャージするから、選択された電界効果トランジスタ（記憶素子）を流れる電流を検知するにあたってのノイズ電流を小さくすることができる。
【００３８】
また、第３の発明の携帯電子機器は、上記第１の発明の半導体記憶装置を備えたことを特徴としている。
【００３９】
上記構成の携帯電子機器によれば、上記第１の発明の半導体記憶装置を備えることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
【００４０】
【発明の実施の形態】
以下、本発明の半導体記憶装置を図示の実施の形態により詳細に説明する。
【００４１】
本発明の半導体記憶装置（メモリセルアレイ）では、２ビットの情報を記憶することが可能であり、微細化が容易であり、形成が容易な記憶素子としてのメモリ素子が配列されている。
【００４２】
本発明の半導体記憶装置が備える記憶素子としてのメモリ素子は、主として、ソース・ドレイン拡散領域としての第１導電型の領域と、第２導電型の領域と、第１及び第２導電型の領域の境界に跨って配置されたメモリ機能体と、絶縁膜を介して設けられた電極とを含むか、あるいは、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置されたソース・ドレイン拡散領域と、ゲート電極下に配置されたチャネル領域とを含む。
【００４３】
本明細書において、第１導電型とは、Ｐ型またはＮ型を意味する。また、第２導電型とは、第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。
【００４４】
上記メモリ素子は、１つの電荷保持膜に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、このメモリ素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００４５】
本発明の半導体記憶装置は、半導体基板、好ましくは半導体基板内に形成された第１導電型のウェル領域を用いて形成されることが好ましい。
【００４６】
半導体基板としては、半導装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００４７】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（シリコン局所酸化）膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００４８】
ゲート絶縁膜又は絶縁膜は、通常、半導体記憶装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００４９】
ゲート電極又は電極は、ゲート絶縁膜上に、通常の半導体記憶装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。また、ゲート電極は単一のゲート電極であってもよい。なお、単一のゲート電極とは、ゲート電極としては、単層又は複層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体記憶装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００５０】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップするか、電荷分極状態を保持する機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００５１】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００５２】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００５３】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００５４】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００５５】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【００５６】
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００５７】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース・ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００５８】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００５９】
電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース・ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００６０】
ソース・ドレイン拡散領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、電荷保持膜のゲート電極と反対側のそれぞれに配置されている。ソース・ドレイン拡散領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース・ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース・ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚と略同程度の接合深さを有していることが好ましい。
【００６１】
ソース・ドレイン拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷蓄積領域の少なくとも一部が、拡散領域であるソース・ドレイン拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース・ドレイン拡散領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００６２】
ソース・ドレイン拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース・ドレイン拡散領域上に、このソース・ドレイン拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース・ドレイン拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース・ドレイン拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００６３】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、上記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００６４】
このメモリ素子の形成方法の一例を説明する。
【００６５】
まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、上記半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を、熱酸化法により形成し、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００６６】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００６７】
その後、上記ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００６８】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子は次の要件（１）〜（１０）の全てを満たすとき最良の形態となる。
（１）  複数のメモリ素子のゲート電極が一体となってワード線の機能を有する。
（２）  上記ワード線の両側にはメモリ機能体が形成されている。
（３）  メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である。
（４）  メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している。
（５）  メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている。
（６）  メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている。
（７）  ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる。
（８）  １個のメモリ素子の書込み及び消去動作は単一のワード線により行なう。
（９）  メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない。
（１０）  メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する。
【００６９】
本発明のメモリ素子は、無論、必ずしも上記要件（１）〜（１０）を全て満たす必要はない。
【００７０】
上記要件（１）〜（１０）を複数満たす場合、特に好ましい組み合わせが存在する。例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件（３）及び（９）を満たす場合は、要件▲６▼を満たすことが必須であることが判明した。一方、メモリ機能体内で電荷を保持するのが導電体である場合はメモリ機能体内の導電体と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた（メモリ機能体内の導体が書込み電極との容量カップリングにより書込み補助を行なうため）。また、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。
【００７１】
しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、かつメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。
【００７２】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても複数のメモリ機能体が干渉せず記憶情報を保持できるので、メモリ素子の微細化が容易となる。メモリ機能体内の電荷保持領域が導体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００７３】
また、メモリ機能体内の電荷保持領域が絶縁体（例えばシリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要が無くなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり製造工程が簡略化される。更には、フォトの位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化できる効果がある（メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる）。
【００７４】
更に、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。
【００７５】
更にまた、非常に重要な設計事項として、メモリ機能体内の電荷保持領域が絶縁体であり、かつメモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がない場合（上記２つの条件を満たすことにより、セル占有面積の縮小、製造方法の簡略化による歩留まり向上、ならびにコスト削減という非常に重要な効果が得られる）であっても、メモリ機能体内の電荷保持領域と拡散層をオーバーラップさせることにより、非常に低電圧で書込、消去が可能となることを我々は発見した。具体的には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。この作用は回路設計上非常に大きな効果を有する。つまり、フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略、もしくは、規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略、もしくは、規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００７６】
以上より、上記要件（３）、（９）及び（６）を満たすことが特に好ましいのである。
【００７７】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００７８】
以下の実施形態では、Ｎチャネル型素子をメモリとした場合について述べているが、Ｐチャネル型素子をメモリとして用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【００７９】
また、以下の図面の記載において、同一の材料および物質を用いている部分においては、同一の符号を付しており、必ずしも同様の形状を示すものではない。
【００８０】
また、以下の図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００８１】
（実施の形態１）
図１は、本発明の半導体記憶装置が備える記憶素子の一例としてのメモリ素子の断面構造を示すものである。
【００８２】
図１に示すように、メモリ素子１は、半導体基板１０１の表面に形成されたＰ型ウェル領域１０２上に形成されている。Ｐ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。上記ゲート電極１０４の両側には、メモリ機能体１０５ａ、１０５ｂが形成されている。ここで、メモリ機能体とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指している。図１に示す例では、ゲート電極１０４の上面及び側面を、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が覆っており、上記シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能体１０５ａ、１０５ｂとなっている。ソース・ドレイン拡散領域の一例としての拡散領域１０７ａ、１０７ｂは、それぞれソース領域又はドレイン領域として機能する。メモリ素子１の拡散領域は、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下領域１２１には達しておらず、電荷保持部下のオフセット領域１２０がチャネル領域１２２の一部を構成している。
【００８３】
図２は、本発明の半導体記憶装置が備える記憶素子としてのメモリ素子の他の例を示すものである。
【００８４】
図２のメモリ素子２が図１のメモリ素子１と異なるのは、メモリ機能体１３１ａ、１３１ｂのそれぞれは、電荷を保持するトラップ準位を有し、電荷保持膜の一例としてのシリコン窒化膜１１３が、シリコン酸化膜１１１と、絶縁膜の一例としてのシリコン酸化膜１１２とに挟まれた構造を有しているという点である。上記シリコン窒化膜１１３がシリコン酸化膜１１１、１１２で挟まれた構造とすることにより、メモリ素子の書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。
【００８５】
なお、図２において、シリコン窒化膜１１３を強誘電体で置き換えてもよい。更には、図１おいて、メモリ機能体１０５ａ、１０５ｂは、ナノメートルサイズの導電体または半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。このとき、上記微粒子が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、上記微粒子の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。また、メモリ機能体１３１ａ、１３１ｂは、必ずしもメモリ素子２（図２）のようにサイドウォールスペーサ形状である必要はない。例えば、メモリ素子１（図１）では、電荷を保持するトラップ準位を有するシリコン窒化膜１０９はゲート電極１０４の側面及び上面を覆っているが、実質的に電荷を保持するメモリ機能体は、ゲート電極の両側壁部分（１０５ａ、１０５ｂ）である。すなわち、これらの領域に電荷を保持する機能もしくは分極を保持する物質が配置されていればよいのである。
【００８６】
上記メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂが電荷を保持する機能を有する場合について説明する。
【００８７】
ここで、書込みとは、メモリ素子１、２がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指すこととする。以後、上記メモリ素子１、２はＮチャネル型であるとして説明する。
【００８８】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、第１の拡散領域１０７ａ（Ｎ型の導電型を有する）をソース電極に、第２の拡散領域１０７ｂ（Ｎ型の導電型を有する）をドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加すればよい。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００８９】
このようにして、第２のメモリ機能体１３１ｂに電子を注入して、書込みを行なうことができる。
【００９０】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加すればよい。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース・ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００９１】
次に、上記メモリ素子の消去動作原理を図５及び図６で説明する。
【００９２】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、更にゲート電極１０４に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００９３】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域の電位を入れ替えればよい。
【００９４】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加すればよい。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００９５】
この第２の方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１及び図２を参照）が存在する場合は、負の電位が印加されたゲート電極により上記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００９６】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００９７】
何れの消去方法によっても、本発明のメモリ素子は過消去が起きにくいという特徴を有している。過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ：電気的に消去可能な読み出し専用メモリ）では大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。本発明のメモリ素子においては、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくいのである。
【００９８】
次に、上記メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００９９】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、図７に示すように、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋２Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無に影響されることなく、第１のメモリ機能体１３１ａにおける電荷蓄積の状態について、より高精度に判定することが可能となる。
【０１００】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋２Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース・ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【０１０１】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１０２の幅を決定することが好ましい。
【０１０２】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース・ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【０１０３】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【０１０４】
また、上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合ソース・ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース・ドレイン領域に接続されるビット線の本数を半減することができる。
【０１０５】
以上の説明から明らかなように、上記メモリ素子によれば、メモリ機能体はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能体とは分離されているので、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子の微細化が容易となる。
【０１０６】
（実施の形態２）
この実施の形態のメモリ素子は、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、図８に示すように、ＯＮＯ構造を有している。すなわち、シリコン酸化膜２４１とシリコン酸化膜２４３との間にシリコン窒化膜２４２が挟まれ、メモリ機能体２６１、２６２を構成している。ここで、シリコン窒化膜は電荷を保持する機能を果たす。また、シリコン酸化膜２４１、２４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１０７】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、ソース・ドレイン拡散領域の一例としての拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、図８の参照番号に関して、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１は（ゲート電極と拡散領域との）オフセット領域である。また、ゲート絶縁膜２１４下であって半導体基板２１１最表面部はチャネル領域２７２となっている。
【０１０８】
メモリ機能体２６１、２６２における電荷を保持する領域２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【０１０９】
図９は、図８の右側のメモリ機能体２６２周辺部の拡大図である。図９において、Ｗ１はゲート電極２１７と拡散領域２１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅を示しているが、メモリ機能体２６２のうちシリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。Ｗ２−Ｗ１が、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量である。メモリ機能体２６２と拡散領域２１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１１０】
また、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜２４２ａのゲート電極２１７ａと遠い側の端までと定義すればよい。
【０１１１】
図１１は、図９の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０１１２】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度に略比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース・ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０１１３】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０１１４】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１１５】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１１６】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１１７】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１１８】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、電荷保持膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行な電荷保持膜２４２ａがあることにより、電荷保持膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１１９】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行な電荷保持膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【０１２０】
なお、電荷保持膜２４２ａの膜厚を制御すると共に、電荷保持膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、電荷保持膜２４２ａ下の絶縁膜の最小膜厚値から、電荷保持膜２４２ａ下の絶縁膜の最大膜厚値と電荷保持膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１２１】
（実施の形態３）
この実施の形態は、メモリ機能体２６２の電荷保持膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置された領域２８１と、さらに、ゲート電極２１７側面と略平行に配置された領域２８２とを有している。つまり、上記電荷保持膜２４２は、ゲート絶縁膜２１４の表面と略平行な表面を有する領域２８１を含むと共に、ゲート電極２１７の側面と略平行な表面を有する領域２８２を含んでいる。
【０１２２】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線は矢印２８３のように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１の部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、領域２８１のみを有する電荷保持膜の場合よりも、矢印２８３方向の電気力線方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１２３】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１２４】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１２５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１２６】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１２７】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１２８】
さらに、上記実施の形態２と同様に、電荷保持膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１２９】
（実施の形態４）
この実施の形態は、ゲート電極、メモリ機能体及びソース・ドレイン領域間距離の最適化に関する。
【０１３０】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース・ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１３１】
まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極２１７下の部分とソース・ドレイン領域２１２、２１３との間にはオフセット領域２７１が存する。Ｂ＜Ｃにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１３２】
また、ゲート電極２１７とソース・ドレイン領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域２７１がない場合においても、ソース・ドレイン領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１３３】
（実施の形態５）
この実施の形態のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１３４】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１３５】
このメモリ素子によっても、上記実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１３６】
（実施の形態６）
この実施の形態のメモリ素子は、図１６に示すように、実施の形態２において、Ｎ型のソース・ドレイン領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実質的に同様の構成を有する。
【０１３７】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１３８】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１３９】
また、図１６において、ソース・ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース・ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１４０】
（実施の形態７）
この実施の形態のメモリ素子は、図１７に示すように、上記実施の形態２において、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実質的に同様の構成を有する。
【０１４１】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１４２】
本実施の形態のメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。本実施の形態のメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施の形態のメモリ素子において電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０１４３】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１４４】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線は矢印２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１４５】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１４６】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバーＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、ゲート酸化膜を薄膜化することができない。上記液晶ドライバーＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できている。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１４７】
（実施の形態８）
この実施の形態のメモリ素子は、図１８に示すように、実施の形態２において、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実質的に同様の構成を有する。
【０１４８】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１４９】
本実施の形態のメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【０１５０】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１５１】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１５２】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。本発明のメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。例えば、本発明では、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現した。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである。また、本発明のメモリセルはゲート電極に対して、ソース・ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にしている。
【０１５３】
以上要約すると、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するだけである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリセルの実現が可能になるのである。
【０１５４】
（実施の形態９）
この実施の形態は、メモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１５５】
図１９は、Ｎチャネル型メモリ素子のメモリ機能体中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性（実測値）である。なお、図１９において、実線は消去状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示し、点線は書き込み状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示している。
【０１５６】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、図３１に示したフラッシュメモリの特性と大きく異なる。
【０１５７】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。なおかつ、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１５８】
以上のことから明らかなように、本発明の半導体メモリ素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１５９】
（実施の形態１０）
この実施の形態は、上記実施の形態１〜８のメモリ素子をメモリセルとして有するメモリセルアレイについて説明する。
【０１６０】
図２０は、実施の形態１０のメモリセルアレイの概略平面図であり、図２１は、図２０の２１−２１線から見た概略断面図であり、図２２は、図２０の２２−２２線から見た概略断面図であり、図２３は、図２０の２３−２３線から見た概略断面図である。ただし、図２０においては、上部配線構造（ビット線及びコンタクト）は簡略のため結線図として表現している。また、図２０〜図２２では、４行×５列のメモリセルアレイを示しているが、行数及び列数は任意である。
【０１６１】
図２２および図２３に示すように、半導体基板１１０１上には、Ｐ型ウェル領域１１０２が形成されている。上記Ｐ型ウェル領域１１０２の表面には、素子分離領域１１０８が形成されている。半導体基板表面の、素子分離領域１１０８が形成されていない領域は、活性領域となる。図２０の紙面横方向にワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４（１１０４）が延び、図２０の紙面縦方向に関して並んで形成されている。
【０１６２】
各活性領域上には、図２１に示すように、ゲート絶縁膜１１０３を介してワード線１１０４（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）が通過している。つまり、上記ワード線１１０４と各活性領域との間にはゲート絶縁膜１１０３を形成している。そして、各ワード線１１０４（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）の両側（活性領域であってかつワード線１１０４に覆われない領域）には、ソース・ドレイン拡散領域の一例としての拡散領域１１０７が形成されている。この拡散領域１１０７間の領域がメモリ素子のチャネル領域１１１０となっている。
【０１６３】
このように、ワード線１１０４（ゲート電極）と、ワード線１１０４の両側に形成された拡散領域１１０７（ソース領域またはドレイン領域）とを、１つの電界効果トランジスタであるメモリ素子が含んでいる。
【０１６４】
ここで、図２０において、隣り合う３本のワード線１１０４（例えばＷＬ１、ＷＬ２、ＷＬ３）を選び、並び順に第１のワード線（ＷＬ１）、第２のワード線（ＷＬ２）、第３のワード線（ＷＬ３）とする。このとき、第１のワード線と第２のワード線との間には、これら第１、第２のワード線と素子分離領域１１０８（Ｔ１）とで囲まれたソース・ドレイン領域の一方となる第１の拡散領域（図２０でＤ１と示す）が、ワード線１、２の延びる方向に関して並んでいる。同様に、第２のワード線（ＷＬ２）と第３のワード線（ＷＬ３）との間には、これらの第２、第３のワード線と素子分離領域１１０８（Ｔ２）とで囲まれたソース・ドレイン領域の他方となる第２の拡散領域（図２０でＤ２と示す）が、第２、第３のワード線の延びる方向に関して並んでいる。上記第１の拡散領域（Ｄ１）は、２つの上記第２の拡散領域（Ｄ２）とそれぞれ１つのチャネル領域を共有しており、それぞれ１つの電界効果トランジスタを構成している。同様に、上記第２の拡散領域（Ｄ２）は、２つの上記第１の拡散領域（Ｄ１）とそれぞれ１つのチャネル領域を共有しており、それぞれ１つの電界効果トランジスタを構成している。それゆえ、１つの拡散領域は、４つの電界効果トランジスタによって共有されている。
【０１６５】
すなわち、上記メモリセルアレイのメモリセルとしての複数のメモリ素子は、マトリクス状に配置されている。これらの複数のメモリ素子において、同一行で隣り合う２つのメモリ素子は、この２つのメモリ素子のゲート電極間の領域下に配置された拡散領域を供給している。また、また、同一列で隣り合う２つのメモリ素子も、この２つのメモリ素子のゲート電極間の領域下に配置された拡散領域を共有している。
【０１６６】
素子分離領域１１０８および拡散領域１１０７の配置に関する上記説明は、次のように言い換えることができる。図２０において第１のワード線（ＷＬ１）と第２のワード線（ＷＬ２）とに跨って配置された第１の素子分離領域（Ｔ１）と、第２のワード線（ＷＬ２）と第３のワード線（ＷＬ３）とに跨って配置された第２の素子分離領域（Ｔ２）が、ワード線の延びる方向に関して交互に配置されている。２つの上記第１の素子分離領域（Ｔ１）と、第１、第２のワード線とにより囲まれた、ソース・ドレイン領域の一方となる第１の拡散領域（Ｄ１）が規定される。同様に、２つの上記第２の素子分離領域（Ｔ２）と、第２、第３のワード線とにより囲まれた、ソース・ドレイン領域の他方となる第２の拡散領域（Ｄ２）が規定される。素子分離領域と拡散領域の配置は、以上のように言い換えることができる。
【０１６７】
図２１に示すように、上記ワード線１１０４（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）の側壁及び上面にはシリコン窒化膜１１０９が形成されている。つまり、上記ワード線１１０４の側面および上面はシリコン窒化膜１１０９で覆われている。上記シリコン窒化膜１１０９のうち、ワード線１１０４の両側壁に存する部分がメモリ機能体１１０５ａ、１１０５ｂとなっている。なお、上記シリコン窒化膜１１０９上には層間絶縁膜１１４１を積層している。
【０１６８】
上記ソース・ドレイン領域の一方（Ｄ１）は、第１層メタル配線で構成されたビット線１１３２（ＢＬ２、ＢＬ４、ＢＬ６）に接続され、ソース・ドレイン領域の他方（Ｄ２）は、そのビット線１１３２の隣りのビット線１１３２（ＢＬ１、ＢＬ３、ＢＬ５）に接続されている。上記ビット線は、ワード線の延びる方向とは垂直な方向に延在している。本実施の形態ではビット線１１３２は、拡散領域１１０７とは、導電性の材料から成るコンタクト１１３１（図２０においてはＣＨで表す）により接続されている。
【０１６９】
図２４に、上記メモリセルアレイの回路図を示す。簡単のため、メモリ素子は通常の電界効果トランジスタをあらわす記号で表現している。メモリセルＭｉｊ（ｉ＝１、２、３、４、ｊ＝１、２、３、４、５）は、ゲート電極がワード線ＷＬｉ（ｉ＝１、２、３、４）に、拡散領域の一方がビット線ＢＬｊ（ｊ＝１、２、３、４、５）に、拡散領域の他方がビット線ＢＬｊ＋１（ｊ＝２、３、４、５）に、それぞれ接続されている。また、上記メモリセルＭｉｊはそれぞれ２つのメモリ機能体ｍ１，ｍ２（１１０５ａ，１１０５ｂ）を含んでいる。
【０１７０】
次に、上記メモリセルアレイの動作方法についての説明を行なう。
【０１７１】
まず、読み出し方法について説明する。ここで、メモリセルＭ２３のビット線ＢＬ３側のメモリ機能体（ｍ１）の記憶情報を読み出すものとする。まず、ビット線ＢＬ３を論理レベルＬに、ＢＬ４を論理レベルＨに、それぞれプリチャージを行なう。ここで更に、ビット線ＢＬ３の図中左側（ビット線４とは反対側）で隣り合うビット線ＢＬ２を論理レベルＬにプリチャージし、ビット線ＢＬ４の図中右側（ビット線３とは反対側）で隣り合うビット線ＢＬ５を論理レベルＨにプリチャージしておくのが好ましい。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにする。ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２２及びＭ２３はオン状態になる。このとき、メモリセルＭ２３のソース・ドレイン間に高い電圧（論理レベルＨ−論理レベルＬ）がかかり電流が流れるのであるが、メモリ機能体ｍ１の状態によって電流量は変化する。したがって、ビット線ＢＬ３又はＢＬ４に流れる電流量を検知するか、若しくはビット線ＢＬ３又はＢＬ４の電位変化をモニターすることにより、メモリッ機能体ｍ１の状態を知ることができるのである。
【０１７２】
上記動作において、ビット線ＢＬ２を論理レベルＬにプリチャージしていなかった場合、ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２２がオン状態になって、ビット線ＢＬ２からビット線ＢＬ３へ電流が流れてしまう。このような電流は、選択されたメモリセルＭ２３に流れる電流の検知を阻害する。したがって、ビット線ＢＬ２は、ビット線ＢＬ３と同じ論理レベルＬにプリチャージするのが好ましいのである。同様に、ビット線ＢＬ５は、ビット線ＢＬ４と同じ論理レベルＨにプリチャージするのが好ましい。
【０１７３】
なお、メモリセルＭ２３のビット線ＢＬ４側のメモリ機能体（ｍ２）の記憶情報を呼び出す場合は、ビット線ＢＬ２及びＢＬ３を論理レベルＨに、ＢＬ４及びＢＬ５を論理レベルＬに、それぞれプリチャージを行なう。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにすればよい。
【０１７４】
本実施の形態のメモリセルアレイにおける書込み、読み出し、消去の各動作における、具体的な電圧の一例を、表１に示す。Ｌｂｗ、Ｈｂｗ、Ｌｗｗ、Ｈｗｗは、それぞれ書込み時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。また、Ｌｂｒ、Ｈｂｒ、Ｌｗｒ、Ｈｗｒは、それぞれ読み出し時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。Ｌｂｅ１、Ｌｂｅ２、Ｈｂｅ、Ｌｗｅ、Ｈｗｅは、それぞれ消去時におけるビット線の低レベル電位１、ビット線の低レベル電位２、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。いずれも、括弧内に具体的な電圧の一例を示す。
【０１７５】
なお、下表１に記載した消去方法は、上述の第２の消去方法を用いたものである。それゆえ、消去時にはＰ型のウェル領域にはＬｂｅ２（表１では＋０．８Ｖ）を印加しておく。メモリセルＭ２３のメモリ機能体ｍ１を消去する場合は、Ｐ型ウェル領域とビット線ＢＬ４とに印加された順方向電圧により注入された電子がトリガーとなり、消去が行われるのである。また、ビット線ＢＬ２にはＬｂｅ２を与えるが、これはメモリセルＭ２１を誤消去するのを防ぐためである。
【０１７６】
【表１】
2004349353.tif 000003
【０１７７】
上記表１から明らかなように、本実施の形態のメモリセルアレイは、ランダムアクセス（１ビット毎の読出し及び書換え動作）が可能である。このため、一括消去しなければならないデバイスに比較し、アクセス効率を上げることが可能である。また、メモリ状態の一時記憶、一括消去、書込みといったシーケンスも不要となるため制御回路が簡単になるという効果がある。なお、上述の第１の消去方法を用いた場合は、表１においてＬｂｅ２をＬｂｅ１と同じ（０Ｖ）にし、Ｈｂｅを適切な電圧値（例えば＋６Ｖ）にすればよい。この場合、消去動作は少なくとも２ビットが一括に行われることとなる。
【０１７８】
上記読出し動作時によれば、あるメモリセルの２ビットの記憶を連続して読み出そうとする場合（例えば、メモリセルＭ２３のメモリ機能体ｍ１、ｍ２を連続して読み出すなど）、近傍のビット線の電位を全て反転しなければならない（上の例ではビット線ＢＬ２〜ＢＬ５の電位を全て反転する）ため、効率が悪い。そのため、アドレスデコーダー回路などの工夫を行い、左右のメモリ機能体のアドレスを互いに離すなどの対策を行なうことにより連続して交互に読み出す状態を回避することが好ましい。
【０１７９】
以上の説明より明らかなように、本実施の形態のメモリセルアレイは、上記メモリ素子を配列して構成されている。上述のように、上記メモリ素子は、１つの素子で２ビットの記憶が可能であり、ゲート絶縁膜の薄膜化が可能であるから、微細化が容易である。したがって、上記メモリ素子を配列して構成する本実施の形態のメモリセルアレイも、面積の縮小（もしくは高密度化）が容易となり、製造コストが削減される。
【０１８０】
また、本実施の形態のメモリセルアレイにおいては、１つの拡散領域が、４個のメモリ素子（電界効果トランジスタ）によって共有されているため、ビット線数及びビット線と拡散領域とを接続するコンタクト孔数が少なくなる。したがって、ビット線及びコンタクト孔に纏わるマージンが小さいのでメモリセルアレイの更なる縮小（もしくは高密度化）及び製造コストの低減が可能となる。
【０１８１】
また、上述のように、上記メモリ素子を形成するプロセスは、通常のＣＭＯＳ（相補型金属酸化膜半導体）プロセスに非常に近く、従来のＥＥＰＲＯＭなどフローティングゲートを有する不揮発性メモリに比べて非常に簡単に製造することが可能である。したがって、本発明のメモリセルアレイの製造が容易であり、更には論理回路との混載も容易となる。
【０１８２】
本実施の形態に用いるメモリ素子は、上記実施の形態２に記載するように、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップするのが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０１８３】
また、本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子のメモリ効果のばらつきを小さくすることができるので、半導体記憶装置の読出し電流ばらつきを抑えることができる。更には、記憶保持中のメモリ素子の特性変化を小さくすることができるので、半導体記憶装置の記憶保持特性が向上する。
【０１８４】
また、本実施の形態に用いるメモリ素子は、上記実施の形態３に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含み、かつ、ゲート電極側面と略並行に延びた部分を含むことが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子の書換え速度が増大するので、半導体記憶装置の書換え動作を高速にすることができる。
【０１８５】
また、本実施の形態に用いるメモリ素子は、上記実施の形態７のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。更には、メモリ素子のメモリ効果が増大するので、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０１８６】
また、本実施の形態に用いるメモリ素子は、上記実施の形態８のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０１８７】
また、本実施の形態に用いるメモリ素子は、例えば上記実施の形態２（図７）のように、シリコン窒化膜がシリコン酸化膜で挟まれた構造を有するメモリ機能体を備えていることが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、半導体記憶装置の動作速度を向上し、信頼性を向上させることが可能となる。
【０１８８】
また、本実施の形態に用いるメモリ素子は、既に述べた最良の形態のメモリ素子を用いるのが、最も好ましい。それにより、半導体記憶装置の性能を最良のものにすることができる。
【０１８９】
（実施の形態１１）
本発明の実施の形態１１を、図２５を用いて説明する。本実施の形態の半導体記憶装置は、上記実施の形態１０の半導体記憶装置において、ワード線１１０４（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を蛇行させることによりメモリセル面積を縮小したものである。また、図２５において、図２０に示した構成部と同一構成部は、図２０における構成部と同一参照番号を付して説明を省略する。
【０１９０】
ワード線１１０４（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）は、素子分離領域１１０８が並ぶ周期と同期して蛇行している。互いに隣接するワード線１１０４の蛇行は、逆位相となっている（１８０度ずれている）。そのため、互いに隣り合う２本のワード線１１０４において、ワード線１１０４が延びる方向と垂直な方向（図２５における紙面上下方向）における距離は、素子分離領域１０８が並ぶ周期と同期して変化している。具体的には、上記隣り合う２本のワード線１１０４間において、ビット線１１３２が延在する方向に平行な方向の距離は、活性領域上よりも素子分離領域１１０８上の方が短くなっている。具体的には、互いに隣り合うワード線１１０４間に第１又は第２の拡散領域Ｄ１、Ｄ２が挟持される部分においては上記距離は長く、互いに隣接するワード線が１つの素子分離領域１１０８上を通過する部分においては上記距離は短い。
【０１９１】
上記のようにワード線１１０４（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を蛇行させることにより、ワード線１１０４とコンタクトＣＨとのマージンを保ったまま、素子分離領域１１０８の長さを短くすることができる。図２０と図２５とを比較すれば明らかなように、本実施の形態の半導体記憶装置のメモリセルの大きさは、図２５における紙面上下方向の長さにおいて縮小される。したがって、メモリセルアレイの更なる縮小（もしくは高密度化）及び製造コストの低減が可能となる。
【０１９２】
（実施の形態１２）
本発明の実施の形態１２を、図２６及び図２７を用いて説明する。本実施の形態の半導体記憶装置は、上記実施の形態１又は上記実施の形態２のメモリセルアレイと論理回路部とを含み、１つのチップから成っている。
【０１９３】
図２６は、メモリセルアレイを構成する記憶素子１３と、論理回路部を構成するスイッチング素子１４との概略の断面図を並べて比較した図である。ここでは、既出の符号については説明を省略する。記憶素子１３と、スイッチング素子１４との構造上の違いは、スイッチング素子１４においては、拡散領域１２０７ａ、１２０７ｂがゲート端に達しているという点のみである。すなわち、スイッチング素子１４はオフセット領域１１２０をもたない。拡散領域１２０７ａ、１２０７ｂは、例えばＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有している。なお、スイッチング素子１４のサイドウォールスペーサ１２０５は、記憶素子１３のメモリ機能体１１０５ａ、１１０５ｂと全く同じ構造を有している。
【０１９４】
記憶素子１３を形成するための手順は、通常の標準ロジック（論理）トランジスタ形成プロセスと非常に親和性の高いものとなっている。上述のように論理回路部を構成するスイッチング素子１４は、記憶素子１３の構成に近い構成を有している。上記スイッチング素子１４と上記記憶素子１３との相違点は、スイッチング素子１４においてはサイドウォールスペーサ１２０５をメモリ機能体としては使用しない点と、スイッチング素子４はＬＤＤ領域を持つという点とである。シリコン酸化膜１１１１、１１１２、シリコン窒化膜１１１３の膜厚構成比は記憶素子１３が適切な動作をするように選べばよい。上記スイッチング素子１４のサイドウォールスペーサの膜構成が記憶素子１３と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜１１１１、１１１２とシリコン窒化膜１１１３のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことがない。
【０１９５】
なお、図２６の参照番号に関して、１１０７ａおよび１１０７ｂはソース・ドレイン拡散領域の一例としての拡散領域、１１２１はゲート電極下領域である。
【０１９６】
これまでの説明で明らかなように、上記論理回路部を構成するスイッチング素子１４と上記メモリセルアレイを構成する記憶素子１３とを混載させるためには、スイッチング素子１４にのみＬＤＤ構造を形成する必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって上記メモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ形成のための不純物注入を行なえばよい。したがって、上記ＬＤＤ形成のための不純物注入を行なう際に、上記記憶素子１３のみフォトレジストでマスクするだけで、記憶素子１３と上記論理回路部を構成するスイッチング素子１４とを容易に混載することが可能となる。更に、スイッチング素子１４によってＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）を構成すれば、不揮発性メモリ、ロジック回路、ＳＲＡＭを容易に混載することができる。
【０１９７】
なお、スイッチング素子１４は必ずしもＬＤＤ構造を有する必要はなく、記憶素子３は必ずしもＬＤＤ構造を有してはならないわけではない。しかしながら、スイッチング素子１４はＬＤＤ構造を有し、記憶素子１３は必ずしもＬＤＤ構造を有しないのが好ましい。これにより、スイッチング素子１４の駆動電流を大きくしつつ、記憶素子３のメモリ効果を大きくすることができる。したがって、スイッチング素子１４で構成される上記論理回路部は高速で動作し、かつ記憶素子１３で構成されるメモリセルアレイからは良好なメモリ特性を得ることができる。
【０１９８】
図２７は、本実施の形態である半導体記憶装置の構成図である。半導体記憶装置１５は、記憶素子１３から構成されるメモリセルアレイ１３０１を含んでいる。半導体記憶装置１５は、更に、それぞれスイッチング素子１４から構成されるアクセス対象のメモリセルを特定するためのカラムアドレスバッファ１３０２、ロウアドレスバッファ１３０３、カラムアドレスデコーダー１３０４、ロウアドレスデコーダー１３０５、センスアンプ１３０６、これらの各部を制御する制御回路１３０７、ＭＰＵ（マイクロ・プロセッサ・ユニット）１３０８を含んでいる。
【０１９９】
上記実施の形態１０又は上記実施の形態１１のメモリセルアレイと、論理回路部を１つのチップ上に混載することにより、大容量の不揮発性メモリを搭載し、製造が容易で低コストなＬＳＩチップが提供される。
【０２００】
ところで、上記のような半導体記憶装置を設計する際に、読み出し動作の効率を考えると、前述したように、あるメモリセルの２ビットの記憶を連続して読み出そうとするのは効率が悪い。なぜなら、前述のように、メモリセルの２ビット情報を連続して読み出そうとすれば、読み出し電流の向きを反対にする（ソースとドレインを入れ替える）必要があり、近傍のビット線の電位を全て反転しなければならないからである。それゆえ、あるメモリセルに記憶される２ビットのアドレスは、互いに離しておくのが好ましい。例えば、同一のワード線に属し互いに隣接するメモリセルの記憶ビットの一方を連続したアドレスにしておき、同一メモリセル内の記憶ビットの一方と他方のアドレスは離しておけばよい。
【０２０１】
（実施の形態１３）
上記実施の形態１０乃至１２の半導体記憶装置を、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
【０２０２】
図２８は、携帯電話の例を示している。この携帯電話の制御回路１４１１には、本発明の半導体記憶装置又は半導体装置が組み込まれている。また、図２８の参照番号に関して、１４１２は電池、１４１３はＲＦ（無線周波数）回路部、１４１４は表示部、１４１５はアンテナ部、１４１６は信号線、１４１７は電源線である。
【０２０３】
本発明の半導体記憶装置又は半導体装置を携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
【０２０４】
【発明の効果】
以上より明らかなように、第１の発明の半導体記憶装置によれば、ワード線の側壁には、電荷を保持する機能又は分極を保持する機能を有するメモリ機能体が形成されており、チャネル領域とワード電極とを隔てる絶縁体は分離されて形成されている。その結果、上記絶縁体を薄膜化して短チャネル効果を抑制するのが容易になるから、記憶素子を微細化できると共に、製造コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置のメモリ素子の要部の概略断面図である。
【図２】本発明の実施の形態１の半導体記憶装置の他のメモリ素子の要部の概略断面図である。
【図３】上記実施の形態１のメモリ素子の書込み動作を説明する図である。
【図４】上記実施の形態１のメモリ素子の書込み動作を説明する図である。
【図５】上記実施の形態１のメモリ素子のの去動作を説明する図である。
【図６】上記実施の形態１のメモリ素子の消去動作を説明する図である。
【図７】上記実施の形態１のメモリ素子の読出し動作を説明する図である。
【図８】本発明の実施の形態２の半導体記憶装置のメモリ素子の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の要部の変形例の拡大概略断面図である。
【図１１】上記実施の形態２のメモリ素子の電気特性を示すグラフである。
【図１２】上記実施の形態２のメモリ素子の変形例の要部の概略断面図である。
【図１３】本発明の実施の形態３の半導体記憶装置のメモリ素子の要部の概略断面図である。
【図１４】本発明の実施の形態４の半導体記憶装置のメモリ素子の要部の概略断面図である。
【図１５】本発明の実施の形態５の半導体記憶装置のメモリ素子の要部の概略断面図である。
【図１６】本発明の実施の形態６の半導体記憶装置のメモリ素子の要部の概略断面図である。
【図１７】本発明の実施の形態７の半導体記憶装置のメモリ素子の要部の概略断面図である。
【図１８】本発明の実施の形態８の半導体記憶装置のメモリ素子の要部の概略断面図である。
【図１９】本発明の実施の形態９の半導体記憶装置のメモリ素子の電気特性を示すグラフである。
【図２０】本発明の実施の形態１０の半導体記憶装置の概略平面図である。
【図２１】図２０の２１−２１線の概略断面図である。
【図２２】図２０の２２−２２線の概略断面図である。
【図２３】図２０の２３−２３線の概略断面図である。
【図２４】上記実施の形態１０の半導体記憶装置の回路図である。
【図２５】本発明の実施の形態１１の半導体記憶装置の概略平面図である。
【図２６】本発明の実施の形態１２の半導体記憶装置を説明するための図であり、メモリセルアレイを構成する記憶素子と、論理回路部を構成するスイッチング素子の概略の断面図を並べて比較した図である。
【図２７】上記実施の形態１２の半導体記憶装置のブロック図である。
【図２８】本発明の実施の形態１３の携帯電子機器のブロック図である。
【図２９】従来のフラッシュメモリのメモリセルアレイの概略平面図である。
【図３０】図２９の３０−３０線の概略断面図である。
【図３１】上記従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１  メモリ素子
２  メモリ素子
１３  記憶素子
１５  半導体記憶装置
１０１  半導体基板
１０４  ゲート電極
１０５ａ，１０５ｂ  メモリ機能体
１０７ａ，１０７ｂ  拡散領域
１２２  チャネル領域
１３１ａ，１３１ｂ  メモリ機能体
２１１  半導体基板
２１２，２１３  拡散領域
２１４  ゲート絶縁膜
２１７  ゲート電極
２６１，２６２  メモリ機能体
２６２ａ  メモリ機能体
２７２  チャネル領域
１１０１  半導体基板
１１０３  ゲート絶縁膜
１１０４  ワード線
１１０５ａ，１１０５ｂ  メモリ機能体
１１０７ａ，１１０７ｂ  拡散領域
１１０８  素子分離領域
１１１０  チャネル領域
１１３２  ビット線
１３０１  メモリセルアレイ
Ｍ１１，Ｍ１２，…，Ｍ４１  メモリセル
ｍ１，ｍ２  メモリ機能体
ＷＬ，ＷＬ１，ＷＬ２，…，ＷＬ４  ワード線
ＢＬ１，ＢＬ２，…，ＢＬ６  ビット線
【図１】
2004349353.tif 000004
【図２】
2004349353.tif 000005
【図３】
2004349353.tif 000006
【図４】
2004349353.tif 000007
【図５】
2004349353.tif 000008
【図６】
2004349353.tif 000009
【図７】
2004349353.tif 000010
【図８】
2004349353.tif 000011
【図９】
2004349353.tif 000012
【図１０】
2004349353.tif 000013
【図１１】
2004349353.tif 000014
【図１２】
2004349353.tif 000015
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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