(57)【要約】【課題】オン状態における通電能力が高い電力用半導体装置を提供する。【解決手段】電力用半導体装置は、半導体活性層の表面内で第１導電型の第１ベース層（１）に至るように配設された複数のトレンチ（４）を含む。トレンチ（４）は、メインセル（ＭＲ）とダミーセル（ＤＲ）とを区画するように間隔をおいて配設される。メインセル（ＭＲ）内に第２導電型の第２ベース層（７）と第１導電型のエミッタ層（８）とが配設され、ダミーセル（ＤＲ）内に第２導電型のバッファ層（９）が配設される。トレンチ（４）内にゲート絶縁膜（５）を介してゲート電極（６）が配設される。バッファ層（９）をエミッタ電極（１２）から電気的に絶縁するように、半導体活性層の表面内に仕切り構造（２０）が配設される。【選択図】    図１
2004349634.tif 000002
【特許請求の範囲】
【請求項１】
半導体活性層と、
前記活性層内に配設された第１導電型の第１ベース層と、
前記活性層の表面内でメインセルとダミーセルとを区画するように間隔をおいて且つ前記第１ベース層に至るように配設された複数のトレンチと、
前記トレンチから離間した位置で、前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記メインセル内で前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記ダミーセル内で前記第１ベース層上に配設された第２導電型のバッファ層と、
前記トレンチ内に配設され、前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記バッファ層を前記エミッタ電極から電気的に絶縁するように、前記活性層の前記表面内に配設された仕切り構造と、
を具備することを特徴とする電力用半導体装置。
【請求項２】
前記仕切り構造は、前記活性層の前記表面内に配設された仕切りトレンチからなる仕切り壁を具備することを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記仕切りトレンチは前記トレンチと実質的に同じ深さを有することを特徴とする請求項２に記載の電力用半導体装置。
【請求項４】
前記仕切りトレンチ内に絶縁膜に被覆された状態で配設された導電層を更に具備し、前記導電層は前記ゲート電極に電気的に接続されることを特徴とする請求項２に記載の電力用半導体装置。
【請求項５】
前記仕切りトレンチ内は絶縁層で埋め込まれることを特徴とする請求項２に記載の電力用半導体装置。
【請求項６】
前記仕切り構造は、前記活性層の前記表面内に配設された第１導電型の仕切り層からなる仕切り壁を具備することを特徴とする請求項１に記載の電力用半導体装置。
【請求項７】
前記仕切り層は前記第１ベース層と一体的な部分を具備することを特徴とする請求項６に記載の電力用半導体装置。
【請求項８】
前記仕切り構造は、前記活性層の前記表面内に配設された仕切りトレンチと、前記仕切りトレンチよりも深い位置で前記活性層内に配設された第１導電型の仕切り層と、の組み合わさからなる仕切り壁を具備することを特徴とする請求項１に記載の電力用半導体装置。
【請求項９】
前記仕切り構造は、前記ダミーセルの両側で前記トレンチの端部間を橋渡し、前記トレンチと協働して前記ダミーセルを包囲するダミーセル端部壁を具備することを特徴とする請求項１に記載の電力用半導体装置。
【請求項１０】
前記仕切り構造は、前記メインセルの両側で前記トレンチの端部間を橋渡し、前記トレンチと協働して前記メインセルを包囲するメインセル端部壁を具備することを特徴とする請求項１に記載の電力用半導体装置。
【請求項１１】
動作領域と、前記動作領域を包囲する接合終端領域とを有する電力用半導体装置であって、
前記動作領域及び前記接合終端領域に共通の半導体活性層と、前記活性層は互いに逆側の第１及び第２主面を有することと、
前記動作領域及び前記接合終端領域に亘って前記活性層内に配設された第１導電型の第１ベース層と、
前記動作領域内において、前記活性層の前記第１主面内でメインセルとダミーセルとを区画するように間隔をおいて且つ前記第１ベース層に至るように配設された複数のトレンチと、
前記動作領域内において、前記活性層の前記第２主面側で前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記メインセル内で前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記ダミーセル内で前記第１ベース層上に配設された第２導電型のバッファ層と、
前記トレンチ内に配設され、前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記動作領域と前記接合終端領域との間の境界部分において、前記動作領域を包囲するように、前記活性層の前記第１主面内に形成され且つ前記エミッタ電極に電気的に接続された第２導電型のガードリング層と、
前記バッファ層を前記エミッタ電極から電気的に絶縁するように、前記活性層の前記表面内に配設された仕切り構造と、前記仕切り構造は、前記バッファ層と前記第２ベース層との間に介在してこれらを互いに電気的に絶縁する第１隔離部と、前記バッファ層と前記ガードリング層との間に介在してこれらを互いに電気的に絶縁する第２隔離部とを含むことと、
を具備することを特徴とする電力用半導体装置。
【請求項１２】
前記仕切り構造は、前記第１隔離部または前記第２隔離部として、前記活性層の前記第１主面内に配設された仕切りトレンチからなる仕切り壁を具備することを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１３】
前記仕切り構造は、前記第１隔離部または前記第２隔離部として、前記活性層の前記第１主面内に配設された第１導電型の仕切り層からなる仕切り壁を具備することを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１４】
前記仕切り構造は、前記第１隔離部または前記第２隔離部として、前記活性層の前記第１主面内に配設された仕切りトレンチと、前記仕切りトレンチよりも深い位置で前記活性層内に配設された第１導電型の仕切り層と、の組み合わせからなる仕切り壁を具備することを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１５】
前記第１及び第２隔離部は、前記ダミーセルの両側で前記トレンチの端部間を橋渡し、前記トレンチと協働して前記ダミーセルを包囲するダミーセル端部壁からなる共通の壁を具備することを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１６】
前記第１隔離部は、前記メインセルの両側で前記トレンチの端部間を橋渡し、前記トレンチと協働して前記メインセルを包囲するメインセル端部壁を具備することを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１７】
前記第２隔離部は、前記メインセル及び前記ダミーセルを包囲するように前記活性層の前記第１主面内に配設された包囲壁を具備することを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１８】
前記バッファ層及び前記ガードリング層は前記トレンチよりも深いことを特徴とする請求項１１に記載の電力用半導体装置。
【請求項１９】
前記第１及び第２隔離部は、前記トレンチと協働して前記ダミーセルを包囲する共通の壁を具備し、前記共通の壁は、前記ダミーセルの両側で前記トレンチの端部間を橋渡し、前記トレンチと協働して前記ダミーセルを包囲する仕切りトレンチと、前記トレンチ及び前記仕切りトレンチに沿って前記活性層内に配設された第１導電型の包囲層と、を具備し、前記トレンチ及び前記仕切りトレンチと前記包囲層との組み合わせにより、前記メインセル及び前記ダミーセルを包囲する包囲壁が形成されることを特徴とする請求項１８に記載の電力用半導体装置。
【請求項２０】
前記第２隔離部は、前記メインセル及び前記ダミーセルを包囲するように前記活性層の前記第１主面内に配設された包囲壁を具備し、前記包囲壁は、前記活性層の前記第１主面内に配設された包囲トレンチと、前記包囲トレンチよりも深い位置で前記活性層内に配設された第１導電型の包囲層との組み合わせを具備することを特徴とする請求項１８に記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電力用半導体装置に関し、特に電力用スイッチング素子として好適な絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
近年、パワーエレクトロニクス分野においては、電源機器の小型化・高性能化が強く要求されている。この要求を受けて、電力用半導体装置では、高耐圧・大電流化と共に、低損失化や低ノイズ化に対する性能改善が行われている。このような状況下で、低オン電圧特性を有し、同時にターンオフ損失の低減が可能な素子として、従来のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を改良したデバイス（ここではＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）と呼ぶ）が注目されている。
【０００３】
ＩＥＧＴの典型的な構造として、メインセル間にダミーセルを配設してメインセルの面積の割合を減少させたものが知られている（例えば、特許文献１及び特許文献２参照）。この構造によれば、メインセル面積が減少しているため、ＩＥＧＴのオン状態において、コレクタ側からｎ型ベース層へ注入され、メインセルを通してエミッタ側へ排出される正孔の排出が制限される。これにより、エミッタ側からｎ型ベース層へ注入される電子の注入効率が向上し、ｎ型ベース層の伝導度変調が促進され、低オン電圧がもたらされる。
【０００４】
図２０は、従来のダミーセルを有するＩＥＧＴのチップの平面レイアウトを示す図である。図２１は、図２０図示のＩＥＧＴのチップの周辺部を示す図２０中のＸＸＩ  −ＸＸＩ  線に沿った断面図である。図２０及び図２１図示の如く、この装置は、半導体基板（活性層）Ｓｕｂの中央部に配設された動作領域Ｒ１１と、基板Ｓｕｂの周辺部に配設されて動作領域Ｒ１１を包囲する接合終端領域Ｒ１２とを有する。半導体基板Ｓｕｂは高抵抗のｎ型であり、これ自体がｎ型ベース層１０１として使用される。
【０００５】
図２１図示の如く、半導体基板Ｓｕｂの下面側には、高不純物濃度のｐ型コレクタ層１０３が配設される。一方、半導体基板Ｓｕｂの上面側には、動作領域Ｒ１１内において、メインセルＭＲとダミーセルＤＲとを交互に区画するように間隔をおいて複数のトレンチ１０４が形成される。メインセルＭＲ内でｎ型ベース層１０１上にはｐ型ベース層１０７が配設される。ｐ型ベース層１０７の表面内にはｎ型エミッタ層１０８が形成される。ダミーセルＤＲ内でｎ型ベース層１０１上にはｐ型バッファ層１０９が配設される。更に、メインセルＭＲ及びダミーセルＤＲを包囲するようにｐ型包囲バッファ層１０９ａが配設される。
【０００６】
ｐ型コレクタ層１０３とコンタクトするようにこの上にコレクタ電極１１１が配設される。ｐ型ベース層１０７及びｎ型エミッタ層１０８とコンタクトするようにこれ等の上にエミッタ電極１１２が配設される。エミッタ電極１１２とダミーセルＤＲのｐ型バッファ層１０９との間には、絶縁層１０２が配設される。各トレンチ１０４内に、ゲート絶縁膜１０５で包まれた状態でゲート電極１０６が埋め込まれる。ゲート電極１０６は、ｎ型ベース層１０１とｎ型エミッタ層１０８とにより挟まれたｐ型ベース層１０７の部分に、ゲート絶縁膜１０５を介して対向する。
【０００７】
動作領域Ｒ１１と接合終端領域Ｒ１２との間の境界部分には、エミッタ電極１１２に電気的に接続された高不純物濃度のｐ型ガードリング層１１３が配設される。一方、接合終端領域Ｒ１２のチップの周縁に沿って、コレクタ電極１１１に電気的に接続された高不純物濃度のｎ型外側リング層１１４が配設される。ｐ型ガードリング層１１３及びｎ型外側リング層１１４との間には、複数の高不純物濃度のｐ型フィールドリミットリング層１１６が配設される。これらの層１１３、１１４、１１６の組み合わせにより、基板Ｓｕｂの上面側の耐圧が維持される。なお、ｎ型外側リング層１１４及びｐ型フィールドリミットリング層１１６には、ストッパ電極１１５及びフローティング電極１１７がコンタクトする。
【０００８】
このようなＩＥＧＴでは、メインセルＭＲが、ｎ型ベース層１０１とエミッタ電極１１２とをつなぐ十分に狭い電流通路を形成する。このため、ＩＥＧＴのオン状態において、ｎ型ベース層１０１からメインセルＭＲのｐ型ベース層１０７を介してエミッタ電極１１２へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極１１２への正孔の排出が制限される。これにより、ｎ型エミッタ層１０８からｎ型ベース層１０１への電子の注入効率が向上し、ｎ型ベース層１０１の伝導度変調が促進され、低オン電圧がもたらされる。
【０００９】
【特許文献１】
米国特許第５，５８５，６５１号明細書
【００１０】
【特許文献２】
米国特許第６，４４５，０４８号明細書
【００１１】
【発明が解決しようとする課題】
後述するように、本発明者らの研究によれば、従来のＩＥＧＴにおいてはオン電圧の低減化に不十分な点が見出されている。本発明は、かかる従来技術の問題点に鑑みてなされたものであり、オン状態における通電能力が高く、オン電圧の低減化が可能な電力用半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の視点は、電力用半導体装置であって、
半導体活性層と、
前記活性層内に配設された第１導電型の第１ベース層と、
前記活性層の表面内でメインセルとダミーセルとを区画するように間隔をおいて且つ前記第１ベース層に至るように配設された複数のトレンチと、
前記トレンチから離間した位置で、前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記メインセル内で前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記ダミーセル内で前記第１ベース層上に配設された第２導電型のバッファ層と、
前記トレンチ内に配設され、前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記バッファ層を前記エミッタ電極から電気的に絶縁するように、前記活性層の前記表面内に配設された仕切り構造と、
を具備することを特徴とする。
【００１３】
本発明の第２の視点は、動作領域と、前記動作領域を包囲する接合終端領域とを有する電力用半導体装置であって、
前記動作領域及び前記接合終端領域に共通の半導体活性層と、前記活性層は互いに逆側の第１及び第２主面を有することと、
前記動作領域及び前記接合終端領域に亘って前記活性層内に配設された第１導電型の第１ベース層と、
前記動作領域内において、前記活性層の前記第１主面内でメインセルとダミーセルとを区画するように間隔をおいて且つ前記第１ベース層に至るように配設された複数のトレンチと、
前記動作領域内において、前記活性層の前記第２主面側で前記第１ベース層上に配設された第２導電型のコレクタ層と、
前記メインセル内で前記第１ベース層上に配設された第２導電型の第２ベース層と、
前記第２ベース層上に配設された第１導電型のエミッタ層と、
前記ダミーセル内で前記第１ベース層上に配設された第２導電型のバッファ層と、
前記トレンチ内に配設され、前記第１ベース層と前記エミッタ層とにより挟まれた前記第２ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、
前記コレクタ層上に配設されたコレクタ電極と、
前記第２ベース層及び前記エミッタ層上に配設されたエミッタ電極と、
前記動作領域と前記接合終端領域との間の境界部分において、前記動作領域を包囲するように、前記活性層の前記第１主面内に形成され且つ前記エミッタ電極に電気的に接続された第２導電型のガードリング層と、
前記バッファ層を前記エミッタ電極から電気的に絶縁するように、前記活性層の前記表面内に配設された仕切り構造と、前記仕切り構造は、前記バッファ層と前記第２ベース層との間に介在してこれらを互いに電気的に絶縁する第１隔離部と、前記バッファ層と前記ガードリング層との間に介在してこれらを互いに電気的に絶縁する第２隔離部とを含むことと、
を具備することを特徴とする。
【００１４】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１５】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図２０及び図２１図示の従来のＩＥＧＴ等について研究を行った。その結果、以下に述べるような知見を得た。
【００１６】
従来のＩＥＧＴにおいて、メインセルＭＲ内のｐ型ベース層１０７、ダミーセルＤＲ内のｐ型バッファ層１０９、及びこれらの周囲のｐ型包囲バッファ層１０９ａは一体的に形成され、動作領域Ｒ１１の周辺部で互いに電気的に接続される。従って、ダミーセルＤＲ内のｐ型バッファ層１０９は、半導体基板のバルクによる高い配線抵抗を介してではあるが、エミッタ電極１１２に電気的に接続される。このような構成によれば、ＩＥＧＴのターンオフ時に、ｎ型ベース層１０１内の正孔をダミーセルＤＲ内のｐ型バッファ層１０９を介してエミッタ電極１１２に逃すことができるため、ターンオフ速度を高めることができる。
【００１７】
しかし、反面、ＩＥＧＴのオン状態において、ダミーセルＤＲ内のｐ型バッファ層１０９はエミッタ電極１１２の影響で幾分かであるが電位が低下する。このため、ｐ型コレクタ層３からｎ型ベース層１に注入された正孔が、ダミーセルＤＲの電位に誘引されて分散する。これにより、メインセルＭＲ内のｎ型ベース層１の上部における正孔の集中度が下がり、その結果、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率が低下する。
【００１８】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下の全ての実施の形態において、第１導電型としてｎ型、第２導電型としてｐ型が使用される。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図である。図２は、図１図示のＩＥＧＴのチップの周辺部を示す図１中のＩＩ−ＩＩ線に沿った断面図である。図１及び図２図示の如く、この装置は、半導体基板（活性層）Ｓｕｂの中央部に配設された動作領域Ｒ１と、基板Ｓｕｂの周辺部に配設されて動作領域Ｒ１を包囲する接合終端領域Ｒ２とを有する。半導体基板Ｓｕｂは高抵抗のｎ型であり、これ自体が動作領域Ｒ１及び接合終端領域Ｒ２に亘るｎ型ベース層１として使用される。
【００２０】
図２図示の如く、半導体基板Ｓｕｂの下面側には、動作領域Ｒ１及び接合終端領域Ｒ２に亘って、高抵抗のｎ型ベース層１上に高不純物濃度のｐ型コレクタ層３が配設される。なお、ｎ型ベース層１とｐ型コレクタ層３との間に高不純物濃度のｎ型バッファ層を配設することができる。一方、半導体基板Ｓｕｂの上面側には、動作領域Ｒ１内において、メインセルＭＲとダミーセルＤＲとを交互に区画するように間隔をおいて複数のトレンチ４が形成される。トレンチ４は基板Ｓｕｂからｎ型ベース層１に至る深さを有する。
【００２１】
メインセルＭＲ内でｎ型ベース層１上にはトレンチ４より浅いｐ型ベース層７が配設される。ｐ型ベース層７の表面内にはｎ型エミッタ層８が形成される。ダミーセルＤＲ内でｎ型ベース層１上にはトレンチ４より浅いｐ型バッファ層９が配設される。更に、メインセルＭＲ及びダミーセルＤＲを包囲するように、トレンチ４より浅いｐ型包囲バッファ層９ａが配設される。ｐ型ベース層７、ｐ型バッファ層９、及びｐ型包囲バッファ層９ａは、共通のｐ型層をトレンチ４などにより分割することにより形成される。なお、これらの層７、９、９ａは別々の層として形成することもできる。
【００２２】
ｐ型コレクタ層３とコンタクトするようにこの上にコレクタ電極１１が配設される。ｐ型ベース層７及びｎ型エミッタ層８とコンタクトするようにこれ等の上にエミッタ電極１２が配設される。エミッタ電極１２とダミーセルＤＲのｐ型バッファ層９との間には、絶縁層２が配設される。なお、エミッタ電極１２とコンタクトするため、ｐ型ベース層７内に高不純物濃度のｐ型コンタクト層を形成してもよい。
【００２３】
各トレンチ４内に、ゲート絶縁膜５で包まれた状態でゲート電極６が埋め込まれる。なお、メインセルＭＲとダミーセルＤＲとが交互に配置されていない場合は、メインセルＭＲに隣接するトレンチ４内にのみゲート電極６を配設することができる。ゲート電極６は、ｎ型ベース層１とｎ型エミッタ層８とにより挟まれたｐ型ベース層７の部分に、ゲート絶縁膜５を介して対向する。従って、メインセルＭＲ内には、ｐ型ベース層７をチャネル領域としてｎ型エミッタ層８をｎ型ベース層１に選択的に接続する電子注入用のｎ型チャネルＭＯＳＦＥＴが形成される。一方、ダミーセルＤＲ内には、このようなｎ型チャネルＭＯＳＦＥＴは形成されない。
【００２４】
動作領域Ｒ１と接合終端領域Ｒ２との間の境界部分において、半導体基板Ｓｕｂの上面内に高不純物濃度のｐ型ガードリング層１３が配設される。ｐ型ガードリング層１３はトレンチ４よりも深く、動作領域Ｒ１を包囲するように形成される。ｐ型ガードリング層１３は、その内側でメインセルＭＲ及びダミーセルＤＲを包囲する浅いｐ型包囲バッファ層９ａに電気的に接続される。また、ｐ型ガードリング層１３は、エミッタ電極１２の端部にコンタクトすることにより、エミッタ電極１２に電気的に接続される。
【００２５】
接合終端領域Ｒ２のチップの周縁に沿って、半導体基板Ｓｕｂの上面内に高不純物濃度のｎ型外側リング層１４が配設される。ｎ型外側リング層１４とコンタクトするようにこの上にリング状のストッパ電極１５が配設される。ｎ型外側リング層１４及びストッパ電極１５は、基板Ｓｕｂの側面を介してコレクタ電極１１に導通する。ｐ型ガードリング層１３及びｎ型外側リング層１４の組み合わせにより、基板Ｓｕｂの上面側の耐圧が維持される。
【００２６】
ｐ型ガードリング層１３及びｎ型外側リング層１４との間で、半導体基板Ｓｕｂの上面内に複数の高不純物濃度のｐ型フィールドリミットリング層１６が配設される。ｐ型フィールドリミットリング層１６はトレンチ４よりも深く、動作領域Ｒ１を包囲するように形成される。ｐ型フィールドリミットリング層１６とコンタクトするようにこれらの上にフローティング状態のリング電極１７が配設される。ｐ型フィールドリミットリング層１６は、オフ状態において、等電位面を横方向に広げる機能を有し、これにより電界集中を緩和でき、耐圧向上を更に図ることができる。
【００２７】
本実施の形態において、ｐ型ガードリング層１３及びｐ型フィールドリミットリング層１６は、同一工程で形成され且つ同じ不純物濃度及び同じ深さを有する。しかし、これらの層１３、１６の不純物濃度や深さは異なっていてもよい。また、ｐ型フィールドリミットリング層１６に代え、基板Ｓｕｂの上面内に配設されたｐ型リサーフ層を使用することもできる。
【００２８】
ダミーセルＤＲのｐ型バッファ層９の上面は、絶縁層２によってエミッタ電極１２から電気的に絶縁される。また、トレンチ４の両端部におけるｐ型バッファ層９の側面は、半導体基板Ｓｕｂの上面内に配設された仕切り構造２０によってエミッタ電極１２から電気的に絶縁される。仕切り構造２０は、ｐ型バッファ層９とメインセルＭＲのｐ型ベース層７との間に介在してこれらを互いに電気的に絶縁する第１隔離部と、ｐ型バッファ層９とｐ型ガードリング層１３との間に介在してこれらを互いに電気的に絶縁する第２隔離部とを含む。
【００２９】
本実施の形態において、第１及び第２隔離部は共通の壁（仕切り壁）によって形成され、これは、ダミーセルＤＲの両側でトレンチ４の端部間を橋渡し、トレンチ４と協働してダミーセルＤＲを包囲するダミーセル端部壁（仕切り壁）を具備する。このダミーセル端部壁は、半導体基板Ｓｕｂの上面内に、トレンチ４と同一工程で形成され且つ同じ深さを有するダミーセル端部トレンチ（仕切りトレンチ）２１からなる。
【００３０】
ダミーセル端部トレンチ２１内には、絶縁膜とこれに被覆された導電層とが配設され、これらはトレンチ４内のゲート絶縁膜５及びゲート電極６と同一工程で同じ材料から形成される。ダミーセル端部トレンチ２１内の導電層はゲート電極６に電気的に接続される。なお、後述するように、ダミーセル端部トレンチ２１内は絶縁層で埋め込んでもよい。
【００３１】
本実施の形態に係るＩＥＧＴよれば、トレンチ４の深さや幅、間隔等を最適設計することにより、サイリスタ並みの低オン電圧を得ることができる。これは、ダミーセルＤＲを設けることにより、ｐ型コレクタ層３から注入される正孔電流に対し、ｎ型ベース層１の横方向抵抗が発生することと、メインセルＭＲが、ｎ型ベース層１とエミッタ電極１２とをつなぐ十分に狭い電流通路を形成し、抵抗を発生することによる。
【００３２】
即ち、ＩＥＧＴのオン状態において、ｐ型コレクタ層３からｎ型ベース層１及びメインセルＭＲのｐ型ベース層７を介してエミッタ電極１２へ向かう正孔の流れに対して抵抗が増加し、エミッタ電極１２への正孔の排出が制限される。これにより、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率が向上し、ｎ型ベース層１の伝導度変調が促進され、低オン電圧がもたらされる。
【００３３】
また、トレンチ４と一体のダミーセル端部トレンチ２１により、ダミーセルＤＲのｐ型バッファ層９がエミッタ電極１２から完全に電気的に絶縁される。このため、ＩＥＧＴのオン状態において、ｐ型コレクタ層３からｎ型ベース層１に注入された正孔が、ダミーセルＤＲの電位に誘引されて分散されることなく、メインセルＭＲ内のｎ型ベース層１の上部に集中する。その結果、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率を向上させ、オン電圧を更に低減することができる。
【００３４】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図である。図４は、図３図示のＩＥＧＴのチップの周辺部を示す図３中のＩＶ−ＩＶ線に沿った断面図である。図示の如く、本実施の形態は、ダミーセルＤＲのｐ型バッファ層９をエミッタ電極１２から電気的に絶縁するため、図１及び図２図示の第１の実施の形態に係る仕切り構造２０とは異なる仕切り構造２５を有する。即ち、ダミーセルＤＲのｐ型バッファ層９の上面は、絶縁層２によってエミッタ電極１２から電気的に絶縁される。また、ｐ型バッファ層９の側面は、半導体基板Ｓｕｂの上面内に配設された仕切り構造２５によってエミッタ電極１２から電気的に絶縁される。
【００３５】
仕切り構造２５は、ｐ型バッファ層９をｐ型ベース層７から電気的に絶縁する第１隔離部として、メインセルＭＲの両側でトレンチ４の端部間を橋渡し、トレンチ４と協働してメインセルＭＲを包囲するメインセル端部壁（仕切り壁）を具備する。仕切り構造２５はまた、ｐ型バッファ層９をｐ型ガードリング層１３から電気的に絶縁する第２隔離部として、メインセルＭＲ及びダミーセルＤＲを包囲するように浅いｐ型包囲バッファ層９ａを貫通分断する包囲壁（仕切り壁）を具備する。メインセル端部壁及び包囲壁は、夫々、半導体基板Ｓｕｂの上面内に、トレンチ４と同一工程で形成され且つ同じ深さを有するメインセル端部トレンチ（仕切りトレンチ）２６及び包囲トレンチ（仕切りトレンチ）２７からなる。
【００３６】
メインセル端部トレンチ２６及び包囲トレンチ２７内には、絶縁膜２２とこれに被覆された導電層２３とが配設され、これらは、トレンチ４内のゲート絶縁膜５及びゲート電極６と同一工程で同じ材料から形成される。導電層２３はゲート電極６に電気的に接続される。なお、後述するように、メインセル端部トレンチ２６及び包囲トレンチ２７内は絶縁層で埋め込んでもよい。
【００３７】
本実施の形態に係るＩＥＧＴよれば、トレンチ４と一体のメインセル端部トレンチ２６と、メインセルＭＲ及びダミーセルＤＲを包囲する包囲トレンチ２７とにより、ダミーセルＤＲのｐ型バッファ層９がエミッタ電極１２から完全に電気的に絶縁される。このため、本実施の形態においても、第１の実施の形態と同様、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率を向上させ、オン電圧を更に低減することができる。
【００３８】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図である。図６は、図５図示のＩＥＧＴのチップの周辺部を示す図５中のＶＩ−ＶＩ線に沿った断面図である。図示の如く、本実施の形態においては、ダミーセルＤＲ内にトレンチ４より深い高不純物濃度のｐ型バッファ層１０が形成される。また、動作領域Ｒ１と接合終端領域Ｒ２との間の境界部分に、動作領域Ｒ１に延在する大きな幅を有し且つトレンチ４より深い高不純物濃度のｐ型ガードリング層１３Ｔが形成される。ｐ型バッファ層とｐ型ガードリング層１３Ｔとの間には、浅いｐ型包囲バッファ層９ａが配設される。本実施の形態において、ｐ型バッファ層１０及びｐ型ガードリング層１３Ｔは、同一工程で形成され且つ同じ不純物濃度及び同じ深さを有する。しかし、これらの層１０、１３Ｔの不純物濃度や深さは異なっていてもよい。
【００３９】
ダミーセルＤＲのｐ型バッファ層１０の上面は、絶縁層２によってエミッタ電極１２から電気的に絶縁される。また、ｐ型バッファ層１０の側面は、半導体基板Ｓｕｂの上面内に配設された仕切り構造３０によってエミッタ電極１２から電気的に絶縁される。仕切り構造３０は、ｐ型バッファ層１０をｐ型ベース層７から電気的に絶縁する第１隔離部として、ダミーセルＤＲの両側でトレンチ４の端部間を橋渡し、トレンチ４と協働してダミーセルＤＲを包囲するダミーセル端部壁（仕切り壁）を具備する。このダミーセル端部壁は、第１の実施の形態で説明したダミーセル端部トレンチ２１からなる。
【００４０】
仕切り構造３０はまた、ｐ型バッファ層１０をｐ型ガードリング層１３Ｔから電気的に絶縁する第２隔離部として、ｐ型ガードリング層１３Ｔの内側に沿ってメインセルＭＲ及びダミーセルＤＲを包囲する包囲壁（仕切り壁）を具備する。この包囲壁は、第２の実施の形態で説明した包囲トレンチ２７と、包囲トレンチ２７よりも深い位置で半導体基板Ｓｕｂ内に配設されたｎ型包囲層（仕切り層）３１との組み合わせからなる。包囲トレンチ２７は、メインセルＭＲ及びダミーセルＤＲを包囲するｐ型包囲バッファ層９ａとｐ型ガードリング層１３Ｔとの間に配設される。ｎ型包囲層３１は、浅いｐ型包囲バッファ層９ａの下に位置する、ｎ型ベース層と一体的な部分（即ち、半導体基板Ｓｕｂの生地）からなる。
【００４１】
本実施の形態において、ｐ型バッファ層１０及びｐ型ガードリング層１３Ｔは、ダミーセル端部トレンチ２１及び包囲トレンチ２７よりも深い。このため、図５中の線Ｌ−Ｌ方向において、ダミーセル端部トレンチ２１及び及び包囲トレンチ２７だけでは、ｐ型バッファ層１０をｐ型ガードリング層１３Ｔから電気的に絶縁することはできない。このため、包囲トレンチ２７と、これよりも深い位置に配設されたｎ型包囲層３１とを組み合わせて包囲壁を形成し、ｐ型バッファ層１０をｐ型ガードリング層１３Ｔから電気的に絶縁する。
【００４２】
本実施の形態に係るＩＥＧＴよれば、トレンチ４と一体のダミーセル端部トレンチ２１と、メインセルＭＲ及びダミーセルＤＲを包囲する包囲トレンチ２７及びｎ型包囲層３１とにより、ダミーセルＤＲのｐ型バッファ層１０がエミッタ電極１２から完全に電気的に絶縁される。このため、本実施の形態においても、第１の実施の形態と同様、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率を向上させ、オン電圧を更に低減することができる。
【００４３】
（第４の実施の形態）
図７は、本発明の第４の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図である。図８は、図７図示のＩＥＧＴのチップの周辺部を示す図７中のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。図示の如く、本実施の形態においても、ダミーセルＤＲ内のｐ型バッファ層がトレンチ４より深い高不純物濃度のｐ型バッファ層１０からなる。メインセルＭＲ及びダミーセルＤＲの周囲には、トレンチ４より深い高不純物濃度のｐ型内側包囲層１０ａが配設される。ｐ型内側包囲層１０ａはダミーセルＤＲのｐ型バッファ層１０と一体的で且つこれに電気的に接続された層からなる。ｐ型内側包囲層１０ａとｐ型ガードリング層１３との間に、浅いｐ型包囲バッファ層９ａが配設される。
【００４４】
ダミーセルＤＲのｐ型バッファ層１０及びその周囲のｐ型内側包囲層１０ａの上面は、絶縁層２によってエミッタ電極１２から電気的に絶縁される。また、ｐ型バッファ層１０及びｐ型内側包囲層１０ａの側面は、半導体基板Ｓｕｂの上面内に配設された仕切り構造３５によってエミッタ電極１２から電気的に絶縁される。仕切り構造３５は、ｐ型バッファ層１０をｐ型ベース層７から電気的に絶縁する第１隔離部として、メインセルＭＲの両側でトレンチ４の端部間を橋渡し、トレンチ４と協働してメインセルＭＲを包囲するメインセル端部壁（仕切り壁）を具備する。このメインセル端部壁は、第２の実施の形態で説明したメインセル端部トレンチ２６からなる。
【００４５】
仕切り構造３５はまた、ｐ型バッファ層１０に電気的に接続されたｐ型内側包囲層１０ａをｐ型ガードリング層１３から電気的に絶縁する第２隔離部として、ｐ型内側包囲層１０ａとｐ型ガードリング層１３との間に配設された包囲壁（仕切り壁）を具備する。この包囲壁は、第２の実施の形態で説明した包囲トレンチ２７と、包囲トレンチ２７と同じ内部構造を有し且つその外側で同心状に配設された第２の包囲トレンチ（仕切りトレンチ）３６と、両包囲トレンチ２７、３６間で且つこれらよりも深い位置で半導体基板Ｓｕｂ内に配設されたｎ型包囲層（仕切り層）３７との組み合わせからなる。包囲トレンチ２７、３６は、メインセルＭＲ及びダミーセルＤＲを包囲する浅いｐ型包囲バッファ層９ａを挟むように配設される。ｎ型包囲層３７は、浅いｐ型包囲バッファ層９ａの下に位置する、ｎ型ベース層と一体的な部分（即ち、半導体基板Ｓｕｂの生地）からなる。
【００４６】
本実施の形態において、ｐ型ガードリング層１３と、ｐ型バッファ層１０に電気的に接続されたｐ型内側包囲層１０ａとは、包囲トレンチ２７、３６よりも深い。このため、図７中の線Ｌ−Ｌ方向において、包囲トレンチ２７、３６だけでは、ｐ型内側包囲層１０ａをｐ型ガードリング層１３から電気的に絶縁することはできない。このため、包囲トレンチ２７、３６と、これらよりも深い位置に配設されたｎ型包囲層３７とを組み合わせて包囲壁を形成し、ｐ型内側包囲層１０ａをｐ型ガードリング層１３から電気的に絶縁する。
【００４７】
本実施の形態に係るＩＥＧＴよれば、トレンチ４と一体のメインセル端部トレンチ２６と、メインセルＭＲ及びダミーセルＤＲを包囲する包囲トレンチ２７、３６及びｎ型包囲層３７とにより、ダミーセルＤＲのｐ型バッファ層１０及びこれに電気的に接続されたｐ型内側包囲層１０ａがエミッタ電極１２から完全に電気的に絶縁される。このため、本実施の形態においても、第１の実施の形態と同様、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率を向上させ、オン電圧を更に低減することができる。
【００４８】
図９は、第４の実施の形態の変更例に係る電力用半導体装置（ＩＥＧＴのチップ）の周辺部を示す断面図である。図示の如く、本変更例においては、包囲トレンチ２７、３６間に浅いｐ型包囲バッファ層９ａが形成されておらず、ｎ型包囲層（仕切り層）３７Ａが半導体基板Ｓｕｂの表面まで到達する。また、包囲トレンチ２７、３６内には、ゲート絶縁膜５及びゲート電極６と同じ構造が配設されておらず、絶縁層３９が埋め込まれる。このような変更例によれば、ダミーセルＤＲのｐ型バッファ層１０をエミッタ電極１２からより確実に電気的に絶縁することができる。
【００４９】
（第５の実施の形態）
図１０は、本発明の第５の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図である。図１１及び図１２は、図１０図示のＩＥＧＴのチップの周辺部を示す図１０中のＸＩ−ＸＩ線及びＸＩＩ  −ＸＩＩ  線に夫々沿った断面図である。図示の如く、本実施の形態は、図３及び図４図示の第２の実施の形態と比較して、メインセルＭＲ及びダミーセルＤＲを包囲する包囲トレンチ２７を含まない点と、浅いｐ型包囲バッファ層９ａｓが、ｐ型ガードリング層１３に至る前に終端し、ｐ型ガードリング層１３にコンタクトしない点とにおいて相違する。このような構造の本実施の形態においては、下記の態様でダミーセルＤＲのｐ型バッファ層９がエミッタ電極１２から電気的に絶縁される。
【００５０】
ダミーセルＤＲのｐ型バッファ層９の上面は、絶縁層２によってエミッタ電極１２から電気的に絶縁される。また、ｐ型バッファ層９の側面は、半導体基板Ｓｕｂの上面内に配設された仕切り構造４０によってエミッタ電極１２から電気的に絶縁される。仕切り構造４０は、ｐ型バッファ層９をｐ型ベース層７から電気的に絶縁する第１隔離部として、メインセルＭＲの両側でトレンチ４の端部間を橋渡し、トレンチ４と協働してメインセルＭＲを包囲するメインセル端部壁（仕切り壁）を具備する。このメインセル端部壁は、第２の実施の形態で説明したメインセル端部トレンチ２６からなる。
【００５１】
仕切り構造４０はまた、ｐ型バッファ層９をｐ型ガードリング層１３から電気的に絶縁する第２隔離部として、ｐ型ガードリング層１３の内側に沿ってメインセルＭＲ及びダミーセルＤＲを包囲する包囲壁（仕切り壁）を具備する。この包囲壁は、ｐ型包囲バッファ層９ａｓとｐ型ガードリング層１３との間で半導体基板Ｓｕｂ内の表面内に配設されたｎ型包囲層（仕切り層）４１からなる。ｎ型包囲層４１は、ｐ型包囲バッファ層９ａｓがｐ型ガードリング層１３に至る前に終端することにより残された、ｎ型ベース層と一体的な部分（即ち、半導体基板Ｓｕｂの生地）からなる。
【００５２】
本実施の形態に係るＩＥＧＴよれば、トレンチ４と一体のメインセル端部トレンチ２６と、メインセルＭＲ及びダミーセルＤＲを包囲するｎ型包囲層４１とにより、ダミーセルＤＲのｐ型バッファ層９がエミッタ電極１２から完全に電気的に絶縁される。このため、本実施の形態においても、第１の実施の形態と同様、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率を向上させ、オン電圧を更に低減することができる。
【００５３】
（第６の実施の形態）
図１３は、本発明の第６の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図である。図１４及び図１５は、図１３図示のＩＥＧＴのチップの周辺部を示す図１３中のＸＩＶ  −ＸＩＶ  線及びＸＶ−ＸＶ線に夫々沿った断面図である。図示の如く、本実施の形態は、図７及び図８図示の第４の実施の形態と比較して、メインセルＭＲ及びダミーセルＤＲを包囲する２つの包囲トレンチ２７、３６と、その間に配設された浅いｐ型包囲バッファ層９ａとを含まない点において相違する。このような構造の本実施の形態においては、下記の態様でダミーセルＤＲのｐ型バッファ層９がエミッタ電極１２から電気的に絶縁される。
【００５４】
ダミーセルＤＲのｐ型バッファ層１０及びその周囲のｐ型内側包囲層１０ａの上面は、絶縁層２によってエミッタ電極１２から電気的に絶縁される。また、ｐ型バッファ層１０及びｐ型内側包囲層１０ａの側面は、半導体基板Ｓｕｂの上面内に配設された仕切り構造４５によってエミッタ電極１２から電気的に絶縁される。仕切り構造４５は、ｐ型バッファ層１０をｐ型ベース層７から電気的に絶縁する第１隔離部として、メインセルＭＲの両側でトレンチ４の端部間を橋渡し、トレンチ４と協働してメインセルＭＲを包囲するメインセル端部壁（仕切り壁）を具備する。このメインセル端部壁は、第２の実施の形態で説明したメインセル端部トレンチ２６からなる。
【００５５】
仕切り構造４５はまた、ｐ型バッファ層１０に電気的に接続されたｐ型内側包囲層１０ａをｐ型ガードリング層１３から電気的に絶縁する第２隔離部として、ｐ型内側包囲層１０ａとｐ型ガードリング層１３との間に配設された包囲壁（仕切り壁）を具備する。この包囲壁は、ｐ型内側包囲層１０ａとｐ型ガードリング層１３との間で半導体基板Ｓｕｂ内の表面内に配設されたｎ型包囲層（仕切り層）４６からなる。ｎ型包囲層４６は、浅いｐ型包囲バッファ層９ａを排除することにより残された、ｎ型ベース層と一体的な部分（即ち、半導体基板Ｓｕｂの生地）からなる。
【００５６】
本実施の形態に係るＩＥＧＴよれば、トレンチ４と一体のメインセル端部トレンチ２６と、メインセルＭＲ及びダミーセルＤＲを包囲するｎ型包囲層４６とにより、ダミーセルＤＲのｐ型バッファ層１０及びこれに電気的に接続されたｐ型内側包囲層１０ａがエミッタ電極１２から完全に電気的に絶縁される。このため、本実施の形態においても、第１の実施の形態と同様、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率を向上させ、オン電圧を更に低減することができる。
【００５７】
（第７の実施の形態）
図１６は、本発明の第７の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図である。図１７及び図１８は、図１６図示のＩＥＧＴのチップの周辺部を示す図１６中のＸＶＩＩ−ＸＶＩＩ線及びＸＶＩＩＩ  −ＸＶＩＩＩ  線に夫々沿った断面図である。図示の如く、本実施の形態は、図５及び図６図示の第３の実施の形態と比較して、メインセルＭＲ及びダミーセルＤＲを包囲する包囲トレンチ２７を含まない点において相違する。このような構造の本実施の形態においては、下記の態様でダミーセルＤＲのｐ型バッファ層９がエミッタ電極１２から電気的に絶縁される。
【００５８】
ダミーセルＤＲのｐ型バッファ層１０の上面は、絶縁層２によってエミッタ電極１２から電気的に絶縁される。また、ｐ型バッファ層１０の側面は、半導体基板Ｓｕｂの上面内に配設された仕切り構造５０によってエミッタ電極１２から電気的に絶縁される。仕切り構造５０においては、ｐ型バッファ層１０をｐ型ベース層７から電気的に絶縁する第１隔離部と、ｐ型バッファ層１０をｐ型ガードリング層１３Ｔから電気的に絶縁する第２隔離部とが、共通の壁（仕切り壁）によって形成される。この共通の壁は、第１の実施の形態で説明したダミーセル端部トレンチ２１と、ダミーセル端部トレンチ２１よりも深い位置で半導体基板Ｓｕｂ内に配設されたｎ型包囲層（仕切り層）５１との組み合わせからなる。ｎ型包囲層５１は、メインセルＭＲ及びダミーセルＤＲを包囲する浅いｐ型包囲バッファ層９ａの下に位置する、ｎ型ベース層と一体的な部分（即ち、半導体基板Ｓｕｂの生地）からなる。
【００５９】
本実施の形態に係るＩＥＧＴよれば、トレンチ４と一体のダミーセル端部トレンチ２１と、メインセルＭＲ及びダミーセルＤＲを包囲するｎ型包囲層５１とにより、ダミーセルＤＲのｐ型バッファ層１０がエミッタ電極１２から完全に電気的に絶縁される。このため、本実施の形態においても、第１の実施の形態と同様、ｎ型エミッタ層８からｎ型ベース層１への電子の注入効率を向上させ、オン電圧を更に低減することができる。
【００６０】
図１９は、第７の実施の形態の変更例に係る電力用半導体装置（ＩＥＧＴのチップ）の周辺部を示す断面図である。図示の如く、本変更例においては、トレンチ４、２１とｐ型ガードリング層１３Ｔとの間に浅いｐ型包囲バッファ層９ａが形成されておらず、ｎ型包囲層（仕切り層）５１Ａが半導体基板Ｓｕｂの表面まで到達する。このような変更例によれば、ダミーセルＤＲのｐ型バッファ層１０をエミッタ電極１２からより確実に電気的に絶縁することができる。
【００６１】
以上の実施の形態によれば、仕切り構造３０、３５、４０、４５、５０で使用される仕切り用のｎ型層は、ｎ型ベース層と一体的な部分（即ち、半導体基板Ｓｕｂの生地）からなる。しかし、仕切り用のｎ型層、特に半導体基板Ｓｕｂの表面に露出するｎ型層は、基板Ｓｕｂの表面からｎ型不純物を導入して別途形成することもできる。
【００６２】
なお、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００６３】
【発明の効果】
本発明によれば、オン状態における通電能力が高い電力用半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図。
【図２】図１図示のＩＥＧＴのチップの周辺部を示す図１中のＩＩ−ＩＩ線に沿った断面図。
【図３】本発明の第２の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図。
【図４】図３図示のＩＥＧＴのチップの周辺部を示す図３中のＩＶ−ＩＶ線に沿った断面図。
【図５】本発明の第３の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図。
【図６】図５図示のＩＥＧＴのチップの周辺部を示す図５中のＶＩ−ＶＩ線に沿った断面図。
【図７】本発明の第４の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図。
【図８】図７図示のＩＥＧＴのチップの周辺部を示す図７中のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。
【図９】第４の実施の形態の変更例に係る電力用半導体装置（ＩＥＧＴのチップ）の周辺部を示す断面図。
【図１０】本発明の第５の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図。
【図１１】図１０図示のＩＥＧＴのチップの周辺部を示す図１０中のＸＩ−ＸＩ線に沿った断面図。
【図１２】図１０図示のＩＥＧＴのチップの周辺部を示す図１０中のＸＩＩ  −ＸＩＩ  線に沿った断面図。
【図１３】本発明の第６の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図。
【図１４】図１３図示のＩＥＧＴのチップの周辺部を示す図１３中のＸＩＶ  −ＸＩＶ  線に沿った断面図。
【図１５】図１３図示のＩＥＧＴのチップの周辺部を示す図１３中のＸＶ−ＸＶ線に沿った断面図。
【図１６】本発明の第７の実施の形態に係る電力用半導体装置（ＩＥＧＴのチップ）の平面レイアウトを示す図。
【図１７】図１６図示のＩＥＧＴのチップの周辺部を示す図１６中のＸＶＩＩ−ＸＶＩＩ線に沿った断面図。
【図１８】図１６図示のＩＥＧＴのチップの周辺部を示す図１６中のＸＶＩＩＩ  −ＸＶＩＩＩ  線に沿った断面図。
【図１９】第７の実施の形態の変更例に係る電力用半導体装置（ＩＥＧＴのチップ）の周辺部を示す断面図。
【図２０】従来のダミーセルを有するＩＥＧＴのチップの平面レイアウトを示す図。
【図２１】図２０図示のＩＥＧＴのチップの周辺部を示す図２０中のＸＸＩ  −ＸＸＩ  線に沿った断面図。
【符号の説明】
Ｒ１…動作領域；Ｒ１２…接合終端領域；ＭＲ…メインセル；ＤＲ…ダミーセル；Ｓｕｂ…半導体基板；１…ｎ型ベース層；３…ｐ型コレクタ層；４…トレンチ；５…ゲート絶縁膜；６…ゲート電極；７…ｐ型ベース層；８…ｎ型エミッタ層；９…ｐ型バッファ層（浅い）；９ａ、９ａｓ…ｐ型包囲バッファ層；１０…ｐ型バッファ層（深い）；１０ａ…ｐ型内側包囲層；１１…コレクタ電極；１２…エミッタ電極；１３、１３Ｔ…ｐ型ガードリング層；１４…ｎ型外側リング層；１６…ｐ型フィールドリミットリング層１６；２０、２５、３０、３５、４０、４５、５０…仕切り構造；２１…ダミーセル端部トレンチ（仕切りトレンチ）；２６…メインセル端部トレンチ（仕切りトレンチ）；２７、３６…包囲トレンチ（仕切りトレンチ）；３１、３７、３７Ａ、４１、４６、５１、５１Ａ…ｎ型包囲層（仕切り層）。
【図１】
2004349634.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2004349634.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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