(57)【要約】【課題】多数の貫通電極を設けることに伴う、装置の大型化防止及び多段積層の困難化解消を図り得る積層型半導体装置を提供する。【解決手段】積層型半導体装置３０は、素子領域から導かれる電極パッド２の領域内に半導体チップの表裏間を貫通する貫通電極１が複数個接続されてなる半導体装置１０ａ〜１０ｅが複数積層されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
素子領域から導かれる電極パッドの領域内に半導体チップの表裏間を貫通する貫通電極が複数個接続されてなる半導体装置が複数積層されていることを特徴とする積層型半導体装置。
【請求項２】
前記各電極パッドは、素子領域を取り囲むように各半導体チップの周辺に設けられていることを特徴とすると請求項１記載の積層型半導体装置。
【請求項３】
前記貫通電極のうち少なくとも１種類は、前記電極パッドと電気的に接続される接続用貫通電極であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記貫通電極のうち少なくとも１種類は、前記電極パッドとは電気的に接続されないスルー用貫通電極であることを特徴とする請求項１、２又は３記載の半導体装置。
【請求項５】
前記電極パッドの領域外にさらに貫通電極が設けられていることを特徴とする請求項１〜４のいずれか１項に記載の積層型半導体装置。
【請求項６】
前記各半導体装置の貫通電極同士がバンプを介して接続されることにより、各半導体装置が積層されていることを特徴とすると１〜５のいずれか１項に記載の積層型半導体装置。
【請求項７】
半導体装置を形成する半導体装置製造工程と、
上記半導体装置を複数積層する半導体装置積層工程とを含む一方、
上記半導体装置製造工程は、
素子領域から導かれた電極パッドの領域内に所定形状の開口部を有するマスクを用いて、上記電極パッドを貫いて半導体チップに所定の深さを有する溝部を形成する工程と、
上記溝部の内壁に絶縁膜を形成する工程と、
上記溝部に導電材料を充填する工程と、
上記半導体チップの裏面の一部を除去して上記導電材料を露出させることにより、半導体チップの表裏を貫通する上記導電材料からなる貫通電極を形成する工程とをこの順に含むことを特徴とする積層型半導体装置の製造方法。
【請求項８】
前記半導体装置製造工程における溝部の内壁に絶縁膜を形成する工程と前記溝部に導電材料を充填する工程との間に、上記溝部の内壁に形成した絶縁膜のうち、電極パッドと同層部分を除去する工程を含むことを特徴とする請求項７記載の積層型半導体装置の製造方法。
【請求項９】
前記半導体装置製造工程において、前記電極パッドの領域外にもさらに貫通電極を形成する工程を含むことを特徴とする請求項７又は８記載の積層型半導体装置の製造方法。
【請求項１０】
前記半導体装置製造工程において、前記溝部を形成する工程の前に、素子領域から導かれる電極パッドを形成する工程を含むとともに、
上記電極パッドを形成する工程では、電極パッドの領域をマスク変更により省スペース化して形成する一方、
上記省スペース化による電極パッド空き領域に貫通電極を形成する工程をさらに含むことを特徴とする請求項７又は８記載の積層型半導体装置の製造方法。
【請求項１１】
前記半導体装置製造工程における電極パッドを貫いて半導体チップに所定の深さを有する溝部を形成する工程において、上記溝部は電極パッドの領域内に複数形成されることを特徴とする請求項７又は８記載の積層型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、貫通電極を有する半導体装置、及びこの半導体装置を複数個積層することにより、高機能化、小型化及び薄型化を図るための積層型半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）型半導体装置が広く用いられている。
【０００３】
図３０は、ワイヤボンドタイプのＣＳＰ型半導体装置１００の断面構造の一例を示している。上記ワイヤボンドタイプのＣＳＰ型半導体装置１００では、半導体チップ１０１の周辺に設けられた電極パッド１０２からＡｕワイヤ１０３を介して回路基板であるインターポーザ基板１０４に電気的な接続が行われ、インターポーザ基板１０４の裏面に設けられた外部取り出し電極１０５を介して、図示しない外部機器に接続されるようになっている。
【０００４】
Ａｕワイヤ１０３によるワイヤボンディングによって、半導体チップ１０１に形成されている電極パッド１０２とインターポーザ基板１０４との電気的な接続が行われる。このため、Ａｕワイヤ１０３の高さ分だけ高くなり、さらにＡｕワイヤ１０３の保護のためにモールド樹脂１０６による封止が必要となるため、ワイヤボンドタイプのＣＳＰ型半導体装置１００の薄型化が図り難いという問題点を有している。
【０００５】
また、この問題を解決するために、図３１（ａ）に示すＦＣＢ（Ｆｌｉｐ  Ｃｈｉｐ  Ｂｏｎｄｉｎｇ）タイプのものと、図３１（ｂ）に示す貫通電極を有するもの等がある。これらのＣＳＰ型半導体装置では、ワイヤを不要とすることによって半導体装置の薄型化を図ることができる。
【０００６】
図３１（ａ）に示すＦＣＢタイプの半導体装置２００では、半導体チップ２０１は、電極パッド２０２上に形成された突起電極２０３を介して、インターポーザ基板２０４の接続パッド２０５と電気的に接続されている。この時、半導体チップ２０１の回路形成面２０６とインターポーザ基板２０４とは対向する向きに接続され、回路形成面２０６とインターポーザ基板２０４との間には、半導体チップ２０１の保護と接続部の保護とのために封止樹脂２０７にて封止されている。
【０００７】
また、図３１（ｂ）に示す貫通電極により電気的接続が行われた半導体装置２１０では、半導体チップ２１１に形成された貫通電極２１２とインターポーザ基板２１３に形成された接続パッド２１４とは、突起電極２１５を介して電気的に接続されている。必要に応じて、半導体チップ２１１とインターポーザ基板２１３との界面に、封止樹脂２１６を注入し封止することも可能である。この場合、半導体チップ２１１の回路形成面２１７は上向きである。
【０００８】
最近では、これらの半導体装置において、例えば特許文献１〜特許文献３に開示されているように、実装効率を高めるために、半導体装置としてのフィルムキャリア半導体モジュールを複数積み重ねて、電気的に接続したマルチチップ半導体装置が提案されている。
【０００９】
上記の特許文献１に記載のマルチチップ半導体装置３００は、図３２に示すように、３つの半導体装置３０１ａ・３０１ｂ・３０１ｃが下から順に積層されてなっている。各半導体装置３０１ａ・３０１ｂ・３０１ｃは、それぞれ、大きく分けて、素子がそれぞれ集積形成されたシリコン基板３０２・３０２・３０２と、集積形成された素子を所定の関係に接続するための多層配線層３０３・３０３・３０３と、これら各多層配線層３０３の層間絶縁膜３０４及び各シリコン基板３０２を貫通する貫通口３０５内に形成され、各半導体装置３０１ａ・３０１ｂ及び半導体装置３０１ｂ・３０１ｃ同士を電気的に接続するための接続プラグである貫通電極３０６及び開口絶縁膜３０７とから構成されている。上記貫通電極３０６…は、グランド端子や電源端子、及びその他の信号端子等の外部接続用端子に利用されるものであり、各半導体装置３０１ａ・３０１ｂ・３０１ｃ毎に、各用途に応じて複数設けられている。また、各シリコン基板３０２の裏面における上記貫通電極３０６以外の領域は裏面絶縁膜３０８にて被覆されている。
【００１０】
また、各半導体装置３０１ａ・３０１ｂ・３０１ｃの各多層配線層３０３には、上記金属プラグ３０６に電気的に接続された電極パッド３０９がそれぞれ設けられている。そして、半導体装置３０１ａの貫通電極３０６は、電極パッド３０９及び半田バンプ３１０を介して半導体装置３０１ｂの貫通電極３０６に接続されるとともに、半導体装置３０１ｂの貫通電極３０６は、電極パッド３０９及び半田バンプ３１０を介して半導体装置３０１ｃの貫通電極３０６に接続されている。
【００１１】
これにより、各半導体装置３０１ａ・３０１ｂ・３０１ｃは、相互に電気的に接続されていることになり、積層型半導体装置が完成される。
【００１２】
ところで、上記従来の積層型半導体装置では、上下間の電気的導通をとる場合、同一信号端子は同じ端子位置にて上下間の電気的導通を確保している。
【００１３】
【特許文献１】
特開平１０−２２３８３３号公報（１９９８年８月２１日公開）
【００１４】
【特許文献２】
特許第３１８６９４１号公報（２００１年５月１１日発行）
【００１５】
【特許文献３】
ＵＳ特許第６，１８４，０６０号明細書（２００１年２月６日登録）
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の貫通電極を形成した積層型半導体装置では、素子領域の外側に貫通孔を作成していたが、積層する半導体装置が多段になればなる程、貫通電極のための貫通孔が増加する。また、多段になる程、半導体装置は電気的な動作をせず、下層又は上層の半導体装置の橋渡し的な役目のみを行うスルー用貫通電極も必要になる。
【００１７】
この結果、貫通孔を形成するために積層型半導体装置の周辺部が大きくなり、積層型半導体装置の小型化が図れないという問題点を有している。
【００１８】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、多数の貫通電極を設けることに伴う、装置の大型化防止及び多段積層の困難化解消を図り得る積層型半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の積層型半導体装置は、上記課題を解決するために、素子領域から導かれる電極パッドの領域内に半導体チップの表裏間を貫通する貫通電極が複数個接続されてなる半導体装置が複数積層されていることを特徴としている。
【００２０】
すなわち、従来では、貫通電極を電極パッドの領域外における電極パッドの周辺に設け、その貫通電極を介して上下の半導体装置のコンタクトを取っていた。
【００２１】
しかし、この場合、半導体装置の積層数が増加すると貫通電極の本数が増え、半導体チップの周辺に広い貫通電極のスペースを設けなければならないので、積層型半導体装置の小型化が図れないという問題があった。
【００２２】
しかし、本発明では、電極パッドの領域内に半導体チップの表裏間を貫通する貫通電極が複数個接続されてなる。したがって、電極パッドの領域を貫通電極の形成スペースに使用できる。
【００２３】
この結果、半導体チップの周辺部を広く形成する必要がないので、半導体チップの周辺部だけではスペースを確保できなくなるのを緩和させることができるとともに、積層型半導体装置の小型化を図ることができる。また、多段積層も容易に実現できるようになる。
【００２４】
したがって、多数の貫通電極を設けることに伴う、装置の大型化防止及び多段積層の困難化解消を図り得る積層型半導体装置を提供することができる。
【００２５】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記各電極パッドは、素子領域を取り囲むように各半導体チップの周辺に設けられていることを特徴としている。
【００２６】
上記の発明によれば、前記各電極パッドは、素子領域を取り囲むように各半導体チップの周辺に設けられているので、貫通電極を形成する際に素子領域が邪魔になるということがない。
【００２７】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記貫通電極のうち少なくとも１種類は、前記電極パッドと電気的に接続される接続用貫通電極であることを特徴としている。
【００２８】
上記の発明によれば、貫通電極のうち少なくとも１種類は、前記電極パッドと電気的に接続される接続用貫通電極である。
【００２９】
このため、一般的な素子領域に接続される接続用貫通電極を形成することができる。
【００３０】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記貫通電極のうち少なくとも１種類は、前記電極パッドとは電気的に接続されないスルー用貫通電極であることを特徴としている。
【００３１】
上記の発明によれば、貫通電極のうち少なくとも１種類は、前記電極パッドとは電気的に接続されないスルー用貫通電極である。したがって、貫通電極として、素子領域に接続されないで単に半導体装置をスルーするためだけのスルー用貫通電極が設けられることになる。この結果、半導体装置に発生する熱をスルー用貫通電極を介して外部に逃したり、上層の半導体装置の接続用貫通電極に連結することにより、下層の半導体装置側に導くことができる。
【００３２】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記電極パッドの領域外にさらに貫通電極が設けられていることを特徴としている。
【００３３】
上記の発明によれば、電極パッドの領域外にさらに貫通電極が設けられているので、電極パッドの領域内に貫通電極を形成し、さらに、電極パッドの領域外にもさらに貫通電極を形成することによって、多層の積層型半導体装置にも対応することが可能となる。
【００３４】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記各半導体装置の貫通電極同士がバンプを介して接続されることにより、各半導体装置が積層されていることを特徴としている。
【００３５】
上記の発明によれば、各半導体装置の貫通電極同士がバンプを介して接続されることにより、各半導体装置が積層されているので、積層工程を容易に行うことができる。
【００３６】
また、本発明の積層型半導体装置の製造方法は、上記課題を解決するために、半導体装置を形成する半導体装置製造工程と、上記半導体装置を複数積層する半導体装置積層工程とを含む一方、上記半導体装置製造工程は、素子領域から導かれた電極パッドの領域内に所定形状の開口部を有するマスクを用いて、上記電極パッドを貫いて半導体チップに所定の深さを有する溝部を形成する工程と、上記溝部の内壁に絶縁膜を形成する工程と、上記溝部に導電材料を充填する工程と、上記半導体チップの裏面の一部を除去して上記導電材料を露出させることにより、半導体チップの表裏を貫通する上記導電材料からなる貫通電極を形成する工程とをこの順に含むことを特徴としている。
【００３７】
上記の発明によれば、積層型半導体装置の製造方法は、まず、半導体装置を形成する半導体装置製造工程と、上記半導体装置を複数積層する半導体装置積層工程とを含む。
【００３８】
そして、上記半導体装置製造工程は、素子領域から導かれた電極パッドの領域内に所定形状の開口部を有するマスクを用いて、上記電極パッドを貫いて半導体チップに所定の深さを有する溝部を形成する工程と、上記溝部の内壁に絶縁膜を形成する工程と、上記溝部に導電材料を充填する工程と、上記半導体チップの裏面の一部を除去して上記導電材料を露出させることにより、半導体チップの表裏を貫通する上記導電材料からなる貫通電極を形成する工程とをこの順に含む。
【００３９】
したがって、この工程にて積層型半導体装置を製造することにより、例えば、既存の電極パッドが形成された半導体装置にて積層型半導体装置の製造する場合において、容易に、電極パッドの領域内に貫通電極を形成することができる。
【００４０】
したがって、多数の貫通電極を設けることに伴う、装置の大型化防止及び多段積層の困難化解消を図り得る積層型半導体装置の製造方法を提供することができる。
【００４１】
また、本発明の積層型半導体装置の製造方法は、上記記載の積層型半導体装置の製造方法において、前記半導体装置製造工程における溝部の内壁に絶縁膜を形成する工程と前記溝部に導電材料を充填する工程との間に、上記溝部の内壁に形成した絶縁膜のうち、電極パッドと同層部分を除去する工程を含むことを特徴としている。
【００４２】
上記の発明によれば、前記半導体装置製造工程における溝部の内壁に絶縁膜を形成する工程と前記溝部に導電材料を充填する工程との間に、上記溝部の内壁に形成した絶縁膜のうち、電極パッドと同層部分を除去する工程を含む。
【００４３】
したがって、これにより、スルー用貫通電極を容易に形成することができる。
【００４４】
また、本発明の積層型半導体装置の製造方法は、上記記載の積層型半導体装置の製造方法において、前記半導体装置製造工程において、前記電極パッドの領域外にもさらに貫通電極を形成する工程を含むことを特徴としている。
【００４５】
上記の発明によれば、前記半導体装置製造工程において、前記電極パッドの領域外にもさらに貫通電極を形成する工程を含む。したがって、電極パッドの領域内に貫通電極１を形成し、さらに、電極パッドの領域外にもさらに貫通電極を形成することによって、多層の積層型半導体装置にも対応できる積層型半導体装置を容易に製造することができる。
【００４６】
また、本発明の積層型半導体装置の製造方法は、上記記載の積層型半導体装置の製造方法において、前記半導体装置製造工程において、前記溝部を形成する工程の前に、素子領域から導かれる電極パッドを形成する工程を含むとともに、上記電極パッドを形成する工程では、電極パッドの領域をマスク変更により省スペース化して形成する一方、上記省スペース化による電極パッド空き領域に貫通電極を形成する工程をさらに含むことを特徴としている。
【００４７】
上記の発明によれば、前記半導体装置製造工程において、前記溝部を形成する工程の前に、素子領域から導かれる電極パッドを形成する工程を含むとともに、上記電極パッドを形成する工程では、電極パッドの領域をマスク変更により省スペース化して形成する一方、上記省スペース化による電極パッド空き領域に貫通電極を形成する工程をさらに含む。
【００４８】
したがって、従来では、大きな電極パッドが存在したが、その電極パッドを小さく形成することによって、従来電極パッドがあるはずの箇所に生まれたスペースにさらに貫通電極を形成することができる。
【００４９】
また、本発明の積層型半導体装置の製造方法は、上記記載の積層型半導体装置の製造方法において、前記半導体装置製造工程における電極パッドを貫いて半導体チップに所定の深さを有する溝部を形成する工程において、上記溝部は電極パッドの領域内に複数形成されることを特徴としている。
【００５０】
上記の発明によれば、前記半導体装置製造工程における電極パッドを貫いて半導体チップに所定の深さを有する溝部を形成する工程において、上記溝部は電極パッドの領域内に複数形成される。
【００５１】
このため、一つの電極パッドの領域内に、接続用貫通電極とスルー用貫通電極とを複数個形成することができる。
【００５２】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図９に基づいて説明すれば、以下の通りである。
【００５３】
本実施の形態の積層型半導体装置３０は、図１に示すように、上側から順に第１半導体装置１０ａ、第２半導体装置１０ｂ、第３半導体装置１０ｃ、第４半導体装置１０ｄ、及び第５半導体装置１０ｅの例えば５段の各半導体装置１０が積層されたものからなっている。なお、本実施の形態では、５段の各半導体装置１０が積層されたものからなっているが、必ずしもこれに限らず、他の複数段であってもよい。
【００５４】
上記の積層型半導体装置３０には、各半導体装置１０…を相互に電気的に接続するために、１個の半導体装置１０における後述する半導体チップ８の表裏間を貫通する貫通電極１…が設けられている。これによって、例えば、最上段の第１半導体装置１０ａの表面に形成された電極パッド２が、最下段の第５半導体装置１０ｅに至るまで電気的に接続され、当該最下段の第５半導体装置１０ｅの裏面から外部の図示しない例えばインターポーザ基板等の基板に接続可能となっている。
【００５５】
すなわち、各半導体装置１０における半導体チップ８の基本形態は、図３（ａ）（ｂ）に示すように、半導体ウエハからなるシリコン（Ｓｉ）基板３の略中央位置に素子領域４を有し、その素子領域４からは複数の３層になったアルミニウム（Ａｌ）又は銅（Ｃｕ）からなる図示しない配線パターンが互いに層間絶縁膜６…にて絶縁された状態で外側に延びて形成されている。
【００５６】
上記各配線パターンの先端は、半導体チップ８の周辺部に設けられた電極パッド２まで延びており、この電極パッド２は半導体チップ８の表面に形成されているパッシベーション膜７から露出したものとなっている。上記電極パッド２…は、半導体チップ８の周辺部において、素子領域４を取り囲むように複数設けられており、これら電極パッド２…は、外部取り出し用電極の機能を果たすものとなっている。なお、本実施の形態では、３層の配線パターンについて説明しているが、配線パターンは必ずしも３層に限らず、１層でもよく、又は他の複数でも良い。
【００５７】
すなわち、半導体チップ８内には、素子領域４から延びる無数の微細な配線が配線パターンとして走っている。上記の電極パッド２は、上記の配線パターンの中で外部との電気的なやり取りを行うために、配線パターンの先端に設けられかつ半導体チップ８の周辺に配置されている比較的大きな電極端子をいうものであり、半導体チップ８の表面に露出するものである。
【００５８】
また、上記の素子領域４は、半導体素子の電気的な動きのある場所をいうものであり。スイッチングを行う部分をいう。具体的には、ソース・ゲート・ドレインの部分である。
【００５９】
本実施の形態の積層型半導体装置３０は、上記基本形態の構成を有する半導体装置１０を５段に積層したものである。
【００６０】
ところで、積層型半導体装置３０において各半導体装置１０…を積層するためには、貫通電極１の形成が必要となる。ここで、従来では、上記電極パッド２の外側に貫通孔を形成して貫通電極１を作成していたが、積層する半導体装置１０…が多段になればなる程貫通電極１のための貫通孔が増加する。また、多段になる程、下層又は上層の半導体装置１０の橋渡し的な役目のみを行うスルー用貫通電極も必要になる。すなわち、例えば、３段積層の半導体装置と５段積層の半導体装置とでは、行って帰る信号の箇所が同じとは限らず、違う箇所に信号が帰ることもあるので、貫通電極１の数は増える。
【００６１】
この結果、貫通孔を形成するために半導体チップ８の周辺部が大きくなり、積層型半導体装置の小型化が図り難いという問題点があった。
【００６２】
そこで、本実施の形態では、図１及び図２（ａ）〜（ｅ）に示すように、上記の電極パッド２の領域内に貫通電極１を形成するようにしている。
【００６３】
この積層型半導体装置３０では、図１において最も左には、第２半導体装置１０ｂと第３半導体装置１０ｃとの接続を図るために第２半導体装置１０ｂの電極パッド２に接続される貫通電極１となっているとともに、第３半導体装置１０ｃの貫通電極１は絶縁膜９によって第３半導体装置１０ｃの電極パッド２とは絶縁されたものとなっている。
【００６４】
ここで、本実施の形態では、電極パッド２に接続される貫通電極１を接続用貫通電極１１と呼ぶ一方、電極パッド２に接続されない貫通電極１をスルー用貫通電極１２と呼んでいる。
【００６５】
したがって、図１において左から２つ目の貫通電極１は、第１半導体装置１０ａが接続用貫通電極１１であり、第２半導体装置１０ｂ〜第５半導体装置１０ｅはスルー用貫通電極１２…となっている。すなわち、スルー用貫通電極１２は、前述したように、下層又は上層の半導体装置１０…の橋渡し的な役目のみを行っている。
【００６６】
また、本実施の形態の積層型半導体装置３０では、上側から２段目の第２半導体装置１０ｂにおける同図１の左側の電極パッド２に着目すると、この電極パッド２は第２半導体装置１０ｂにおける前記素子領域４からの一つの信号を取り出して下層の第３半導体装置１０ｃに接続するためのものである一方、この電極パッド２の領域内に、図１において左から２つ目の貫通電極１であるスルー用貫通電極１２が形成されているものとなっている。
【００６７】
したがって、本実施の形態では、ある信号を流すための電極パッド２の領域内に、異なる信号を流すためのスルー用貫通電極１２が形成されているということにもなる。
【００６８】
本実施の形態では、図２（ａ）〜（ｅ）に示すように、この電極パッド２内の領域には、例えば、１〜９個の貫通電極１を形成している。ただし、必ずしもこれに限らず、さらに多くの貫通電極１…を形成することが可能である。このように、本実施の形態の積層型半導体装置３０では、電極パッド２の領域内に、貫通電極１…が複数形成されている。そして、その電極パッド２の領域内の貫通電極１は、接続用貫通電極１１又はスルー用貫通電極１２のいずれであってもよい。
【００６９】
なお、本実施の形態では、当初の各半導体装置１０は、電極パッド２の下に未だ貫通電極１が形成されていない半導体装置であることを前提に説明しているが、必ずしもこれに限らず、既に電極パッド２の下に貫通電極１が存在する半導体装置であってもよい。その電極パッド２の空き領域に追加の貫通電極１を形成することができるためである。
【００７０】
上記構成の半導体装置１０における電極パッド２に、接続用貫通電極１１とスルー用貫通電極１２との貫通電極１を同時に形成する方法について図４〜図１０に基いて説明する。
【００７１】
例えば、図４（ａ）に示すように、半導体装置１０の周辺部において、表面のパッシベーション膜７から露出する電極パッド２が２箇所に設けられているとする。上記の電極パッド２の大きさは、例えば７０μｍ角である。
【００７２】
これら電極パッド２…の下側には、２層の配線パターン５…が層間絶縁膜６・６を介して形成されている。すなわち、配線パターン５…は３層からなり、最上層の配線パターン５が電極パッド２となっている。また、最下層の配線パターン５の下側には、層間膜１３が設けられており、その下側はシリコン（Ｓｉ）基板３となっている。上記の配線パターン５は、例えば、金属配線にてなり、直接電気を流すための配線である。通常、アルミニウム（Ａｌ）９９％にシリコン（Ｓｉ）１％、アルミニウム（Ａｌ）９９％に銅（Ｃｕ）１％、アルミニウム（Ａｌ）＋パラジウム（Ｐｄ）、又は銅（Ｃｕ）のみ等の金属が用いられる。なお、本発明においては、この金属の種類にはこだわらない。
【００７３】
この電極パッド２に貫通電極１を形成するための貫通孔作成の前準備として、まず、図４（ｂ）に示すように、ウエハ全体にレジスト１４の塗布を行う。次いで、貫通パターン作成のため、縮小投影型露光機を使用し、電極パッド２の領域内に例えば１０μｍ角の貫通孔用のパターンを１カ所から最大９ヶ所を開口し、電極パッド２を露出した状態にする。なお、説明においては、分かり易くするため、各電極パッド２に１個の貫通孔を形成することとする。
【００７４】
ここで、上記縮小投影型露光機は、世間一般では「ステッパー」と呼ばれており、微細な加工を行い易くするための装置として、半導体製造には欠かせないものである。この縮小投影型露光機では、マスクを等倍では使用せず縮小することによって微細なパターニングができる。すなわち、等倍で有ればマスク作成時に１μｍパターンは難しいが、１：５のステッパーであれば５μｍの形状で作成できるようになる。
【００７５】
次いで、図４（ｃ）に示すように、ドライエッチングにて、露光した部分であるアルミニウム（Ａｌ）−シリコン（Ｓｉ）配線又はアルミニウム（Ａｌ）−銅（Ｃｕ）配線からなる電極パッド２のエッチングを行う。ここで、ドライエッチングとは、化学反応を利用して材料層や薄膜を形状加工するエッチング（蝕刻）のうち、ガスやプラズマやイオンにより気相−固相界面反応を用いる方法をいう。エッチング種が材料表面に吸着されると化学反応が起こり、表面から離脱した生成物を外部を廃棄除去することによってエッチングが進行する。薬液を使用するウエットエッチング（湿式蝕刻）に対し、乾式蝕刻とも呼ばれるものである。
【００７６】
次いで、腐食が発生しないように直ぐに防腐食処理を行う。具体的には、ポリマー除去→水洗処理を行う。続けて、図４（ｄ）に示すように、層間絶縁膜６をドライエッチングにてエッチングする。ここで、ドライエッチャーでは異種の膜質を連続エッチングするが、使用ガス種の違いからなるチャンバ内の雰囲気や、特に金属腐食等を懸念してできるだけ大気に触れない理由からも、マルチチャンバ型ドライエッチャーを使用するのが好ましい。
【００７７】
次いで、図５（ａ）（ｂ）（ｃ）（ｄ）に示すように、上記の工程を、さらに２層の配線パターン５・５について繰り返し、層間膜１３をエッチングすることにより、シリコン（Ｓｉ）基板３の上面にまで到達する。
【００７８】
次いで、図６（ａ）に示すように、シリコン（Ｓｉ）深堀用ドライエッチャーにてシリコン（Ｓｉ）基板３のエッチングを行う。このときのシリコン（Ｓｉ）基板３のエッチングは、例えば５０μｍから７０μｍであり、シリコン（Ｓｉ）基板３の層厚さの途中で終了する。
【００７９】
次いで、図６（ｂ）に示すように、パッシベーション膜７の上面に塗布されていたレジスト１４の剥離を行い、図６（ｃ）に示すように、接続用貫通電極１１のための貫通孔１ａである接続用貫通電極貫通孔１１ａ及びスルー用貫通電極１２のための貫通孔１ａであるスルー用貫通電極貫通孔１２ａの壁面に絶縁膜成長設備にて側壁絶縁膜１５を成長させる。本実施の形態では、深い穴の内壁に側壁絶縁膜１５を形成するために、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によってＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）酸化膜を形成した。今回は、内壁に例えば１μｍ程度の厚みが形成されるようにした。なお、このＴＥＯＳ酸化膜とは、二酸化ケイ素（ＳｉＯ２）の化学気相成長（ＣＶＤ）で用いられる液体ソースの一種であるＴＥＯＳを使ってシリコン（Ｓｉ）上に形成した酸化膜のことをいう。
【００８０】
上記の側壁絶縁膜１５は、ウエハ表面にも成長するので、ドライエッチャーにてエッチバックを行い表面の側壁絶縁膜１５を取り除く必要がある。このとき、スルー用貫通電極貫通孔１２ａの側壁表面部は側壁絶縁膜１５を残しておきたいので、図６（ｄ）に示すように、先に、レジスト１６を塗布した後に、縮小投影型露光機にてパターニングしカバーする。その後、図７（ａ）に示すように、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いて表面の側壁絶縁膜１５をエッチングにて除去し、さらに、レジスト１６を剥離する。なお、上記の反応性イオンエッチング（ＲＩＥ）は、チャンバー（化学反応室）内のガスを電場や磁場でプラズマ化し、方向性を有する反応性イオン種を用いて行うエッチングである。化学反応と同時に進行するスパッタリング作用により、サイドエッチのない垂直断面形状が得易いため微細パターンの加工に適しているものである。
【００８１】
次いで、図７（ｂ）に示すように、シード層である金属膜１７をスパッタし、図７（ｃ）に示すように、レジスト１８を塗布することにより、必要な部分である接続用貫通電極貫通孔１１ａの内部及びスルー用貫通電極貫通孔１２ａの内部とウエハ上部の再配線パターン５ａとを残してエッチングを行い、図７（ｄ）に示すように、レジスト剥離後、図８（ａ）に示すように、無電解メッキ技術を使用して導体２０を成長させる。
【００８２】
次いで、図８（ｂ）に示すように、ウエハ表面に補強板２１をＵＶ接着シート２２にて張り合わせ、図８（ｃ）に示すように、シリコン（Ｓｉ）基板３の裏面研磨を実施する。これにより、貫通電極１の裏面側が露出され、その後、図８（ｄ）に示すように、補強板２１を取り除く。
【００８３】
次いで、図９（ａ）に示すように、成長した導体２０の上に例えば金ワイヤバンプからなるバンプ２３を付け、図９（ｂ）に示すように、導電性シート２４にて上下の半導体装置１０・１０を密着させて完了する。
【００８４】
なお、上記の例では、バンプ２３として、金ワイヤバンプで作成を行っている。したがって、バンプ作成に際して、周りがアルミニウム（Ａｌ）−シリコン（Ｓｉ）又はアルミニウム（Ａｌ）−銅（Ｃｕ）からなる導体２０であるので、スルー用貫通電極貫通孔１２ａとなる箇所のバンプ作成は周りの導体２０にショートしないように慎重に行う必要がある。
【００８５】
このように、本実施の形態の積層型半導体装置３０では、電極パッド２の領域内に半導体チップ８の表裏間を貫通する貫通電極１が複数個接続されてなる。したがって、電極パッド２の領域を貫通電極１の形成スペースに使用できる。
【００８６】
この結果、半導体チップ８の周辺部を広く形成する必要がないので、半導体チップ８の周辺部だけではスペースを確保できなくなるのを緩和させることができるとともに、積層型半導体装置３０の小型化を図ることができる。また、多段積層も容易に実現できるようになる。
【００８７】
したがって、多数の貫通電極１を設けることに伴う、装置の大型化防止及び多段積層の困難化解消を図り得る積層型半導体装置３０を提供することができる。
【００８８】
また、本実施の形態の積層型半導体装置３０では、各電極パッド２は、素子領域４を取り囲むように各半導体チップ８の周辺に設けられているので、貫通電極１を形成する際に、素子領域４が邪魔になるということがない。
【００８９】
また、本実施の形態の積層型半導体装置３０では、貫通電極１のうち少なくとも１種類は、電極パッド２と電気的に接続される接続用貫通電極１１である。
【００９０】
このため、一般的な素子領域４に接続される接続用貫通電極１１を形成することができる。
【００９１】
また、本実施の形態の積層型半導体装置３０では、貫通電極１のうち少なくとも１種類は、電極パッド２とは電気的に接続されないスルー用貫通電極１２である。したがって、貫通電極１として、素子領域４に接続されないで単に半導体装置１０をスルーするためだけのスルー用貫通電極１２が設けられることになる。この結果、半導体装置１０に発生する熱をスルー用貫通電極１２を介して外部に逃したり、上層の半導体装置１０の接続用貫通電極１１に連結することにより、下層の半導体装置１０側に導くことができる。
【００９２】
また、本実施の形態の積層型半導体装置３０では、各半導体装置１０の貫通電極１同士がバンプ２３を介して接続されることにより、各半導体装置１０が積層されているので、積層工程を容易に行うことができる。
【００９３】
また、本実施の形態の積層型半導体装置３０は、まず、半導体装置１０を形成する半導体装置製造工程と、上記半導体装置１０を複数積層する半導体装置積層工程とを含む。
【００９４】
そして、上記半導体装置製造工程は、素子領域４から導かれた電極パッド２の領域内に所定形状の開口部を有するマスクであるレジスト１４を用いて、電極パッド２を貫いて半導体チップ８に所定の深さを有する溝部である貫通孔１ａを形成する工程と、上記貫通孔１ａの内壁に絶縁膜としての側壁絶縁膜１５を形成する工程と、貫通孔１ａに導電材料である導体２０を充填する工程と、上記半導体チップ８の裏面の一部を除去して上記導電材料を露出させることにより、半導体チップ８の表裏を貫通する上記導電材料からなる貫通電極１を形成する工程とをこの順に含む。
【００９５】
したがって、この工程にて積層型半導体装置３０を製造することにより、例えば、既存の電極パッド２が形成された半導体装置１０にて積層型半導体装置３０の製造する場合において、容易に、電極パッド２の領域内に貫通電極１を形成することができる。
【００９６】
したがって、多数の貫通電極１を設けることに伴う、装置の大型化防止及び多段積層の困難化解消を図り得る積層型半導体装置３０の製造方法を提供することができる。
【００９７】
また、本実施の形態の積層型半導体装置３０の製造方法は、半導体装置製造工程における貫通孔１ａの内壁に側壁絶縁膜１５を形成する工程と貫通孔１ａに導電材料を充填する工程との間に、貫通孔１ａの内壁に形成した側壁絶縁膜１５のうち、電極パッド２と同層部分を除去する工程を含む。
【００９８】
したがって、これにより、スルー用貫通電極１２を容易に形成することができる。
【００９９】
また、本実施の形態の積層型半導体装置３０の製造方法は、半導体装置製造工程における電極パッド２を貫いて半導体チップ８に所定の深さを有する貫通孔１ａを形成する工程において、貫通孔１ａは電極パッド２の領域内に複数形成される。
【０１００】
このため、一つの電極パッド２の領域内に、接続用貫通電極１１とスルー用貫通電極１２とを複数個形成することができる。
【０１０１】
〔実施の形態２〕
本発明の他の実施の形態について図１０ないし図２０に基いて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１０２】
本実施の形態では、電極パッド２の領域外にさらに貫通電極１を設ける場合について説明する。
【０１０３】
例えば、積層型半導体装置が多段になる程、各半導体装置１０…での熱の発生も多くなることから、各半導体装置１０…で発生する熱を積層型半導体装置の下側に逃すことが好ましい。したがって、その場合等においては、電気的な動作をせず、下層又は上層の半導体装置１０の橋渡し的な役目のみを行うスルー用貫通電極１２が必要になる。
【０１０４】
また、積層型半導体装置における中間層の各半導体装置１０…同士で、電気的な接続がさらに必要となる場合がある。
【０１０５】
そこで、本実施の形態の積層型半導体装置４０では、図１０及び図１１（ａ）〜（ｅ）に示すように、第２半導体装置１０ｂ、第３半導体装置１０ｃ、第４半導体装置１０ｄ、及び第５半導体装置１０ｅを接続するスルー用貫通電極１２を、電極パッド２・２の間に形成している。また、図１２に示すように、既存の電極パッド２・２（同図において左右に設けられているもの）の間に、第２半導体装置１０ｂ及び第４半導体装置１０ｄには接続用貫通電極１１を形成し、第３半導体装置１０ｃにはスルー用貫通電極１２を形成することが可能である。なお、この場合、第２半導体装置１０ｂ及び第４半導体装置１０ｄにおける接続用貫通電極１１の形成に際しては、新たに電極パッド２を形成する必要がある。
【０１０６】
すなわち、貫通電極１を新たに形成する場合に、電極パッド２が存在する領域に既に貫通電極１が多く形成するときには、当該電極パッド２の領域には最早貫通電極１を設けることができない場合がある。このような場合に、本実施の形態では、電極パッド２の領域ではない部分にも貫通電極１を形成する方法を提供するものである。
【０１０７】
上記構成の半導体装置１０における電極パッド２・２の間に、スルー用貫通電極１２を形成するに際して、電極パッド２に貫通電極を設けると同時に電極パッド２・２の間にスルー用貫通電極１２又は接続用貫通電極１１を形成する方法について、図１３〜図１９に基いて説明する。なお、本工程は、前記実施の形態１の製造工程と略同様の工程で進んでいくので、詳細説明は省略する。
【０１０８】
本実施の形態においても、図１３（ａ）に示すように、既存の半導体装置１０の周辺部において、表面のパッシベーション膜７から露出する電極パッド２が２箇所に設けられている。すなわち、同図（ａ）は、実施の形態１の図４（ａ）と同じである。
【０１０９】
本実施の形態では、これら電極パッド２・２の間にも貫通電極１を形成する。すなわち、この電極パッド２・２の間の領域の下は層間絶縁膜６であることから、配線パターン５…等が無く、スルー用貫通電極貫通孔を開けるスペースとして確保するができる。
【０１１０】
まず、ウエハ表面全体にレジスト１４の塗布を行い、次いで、図１３（ｂ）に示すように、貫通パターン作成のため、縮小投影型露光機を使用し、電極パッド２の領域内、及び電極パッド２・２の間を、例えば１０μｍ角の貫通孔用のパターンを開口し、電極パッド２、及び電極パッド２・２の間を露出した状態にする。
【０１１１】
次いで、図１３（ｃ）（ｄ）、及び図１４（ａ）（ｂ）（ｃ）（ｄ）に示すように、実施の形態１と同様のエッチング方式にて、配線パターン５…及び層間絶縁膜６…のエッチングを行う。このとき、金属エッチング時のプロセスでは層間絶縁膜６のエッチングレートつまりエッチングする速度は極めて遅いので、電極パッド２・２の間のエッチングが電極パッド２領域のエッチングに比べて遅くなる。
【０１１２】
次いで、図１５（ａ）に示すように、エッチングの最終ステップで残っている層間絶縁膜６の絶縁残膜をエッチングする。このとき、シリコン（Ｓｉ）基板３も１ミクロン程度のオーバーエッチング量があるものの、その後に、図１５（ｂ）に示すように、シリコン（Ｓｉ）基板３を５０μｍから７０μｍエッチングをするので、問題になる数値では無い。
【０１１３】
次いで、図１５（ｂ）（ｃ）（ｄ）〜図１８（ａ）に示すように、前記実施の形態１における図６（ｂ）（ｃ）（ｄ）〜図９（ａ）と同様のプロセスを行う。
【０１１４】
次いで、図１８（ｂ）に示すように、このように形成した半導体装置１０・１０を導電性シート２４にて接着することにより、積層型半導体装置４０が完成する。
【０１１５】
なお、上記の説明では、図１６（ａ）（ｂ）（ｃ）（ｄ）〜図１７（ａ）（ｂ）に示すように、右側の接続用貫通電極１１の形成において、再配線パターン５ｃを形成した後、バンプ２３を形成していた。しかしながら、必ずしもこれに限らず、例えば、図１９（ａ）（ｂ）（ｃ）（ｄ）〜図２０に示すように、再配線パターン５ｃを形成することなく、バンプ２３を形成することも可能である。これにより、再配線を無くすことができる。
【０１１６】
このように、本実施の形態の積層型半導体装置４０では、電極パッド２の領域外にさらに貫通電極１が設けられているので、電極パッド２の領域内に貫通電極１を形成し、さらに、電極パッド２の領域外にもさらに貫通電極１を形成することによって、多層の積層型半導体装置４０にも対応することが可能となる。
【０１１７】
また、本実施の形態の積層型半導体装置４０では、各半導体装置１０の貫通電極１同士がバンプ２３を介して接続されることにより、各半導体装置１０が積層されているので、積層工程を容易に行うことができる。
【０１１８】
また、本実施の形態の積層型半導体装置４０の製造方法は、半導体装置製造工程において、電極パッド２の領域外にもさらに貫通電極１を形成する工程を含む。したがって、電極パッド２の領域内に貫通電極１を形成し、さらに、電極パッド２の領域外にもさらに貫通電極１を形成することによって、多層の積層型半導体装置４０にも対応できる積層型半導体装置４０を容易に製造することができる。
【０１１９】
〔実施の形態３〕
本発明の他の実施の形態について図２１及び図２２に基いて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１２０】
既存の半導体装置１０において、外部取り出し用の電極パッド２が半導体装置１０の周辺に並んでいるタイプでは、電極パッド２が一般に大き過ぎ、スペース的に余裕がなくなり、スルー用貫通電極１２…を形成するためのスペースを確保することが厳しくなる。
【０１２１】
そこで、本実施の形態の積層型半導体装置５０では、図２１及び図２２（ａ）（ｂ）（ｃ）（ｄ）（ｅ）に示すように、各半導体装置１０…における配線パターン５…における電極パッド２の領域を縮小するようにマスク変更を行い、電極パッド２の仕上がりサイズを縮小する。
【０１２２】
すなわち、既存の半導体装置１０における電極パッド２の大きさは、図２２（ａ）（ｂ）（ｃ）（ｄ）（ｅ）において一点鎖線で示すように、７０μｍ角である。本実施の形態では、この電極パッド２の大きさを例えば仕上がりサイズ１５μｍ角に変更している。
【０１２３】
これによって、余裕のできたスペースに、スルー用貫通電極１２のスルー用貫通電極貫通孔１２ａのパターンとともに、通常の貫通孔１ａも前記実施の形態一及び実施の形態２と同様に、レジスト１４を塗布した後、縮小投影型露光機を使用して作成する。
【０１２４】
このとき、スルー用貫通電極貫通孔１２ａを形成するためのパターンの下は全て層間絶縁膜６となっているので、実施の形態１及び実施の形態２と同様のエッチング方式にエッチングを行う。したがって、金属エッチング時のプロセスでは、前記実施の形態１にて説明したように、層間絶縁膜６のエッチングレートは極めて遅くなる。
【０１２５】
また、図は省略するが、エッチングの最終ステップで残っている層間膜１３の絶縁残膜をエッチングする際、シリコン（Ｓｉ）基板３も１ミクロン程度のオーバーエッチング量があるものの、その後にシリコン（Ｓｉ）基板３を５０μｍから７０μｍエッチングをするので、問題になる数値では無い。
【０１２６】
エッチング後の工程は、前記実施の形態１及び実施の形態２と同じ工程である。
【０１２７】
このように、本実施の形態の積層型半導体装置５０では、半導体装置製造工程において、貫通孔１ａを形成する工程の前に、素子領域４から導かれる電極パッド２を形成する工程を含むとともに、電極パッド２を形成する工程では、電極パッド２の領域をマスク変更により省スペース化して形成する一方、省スペース化による電極パッド空き領域に貫通電極１を形成する工程をさらに含む。
【０１２８】
したがって、従来では、大きな電極パッド２が存在したが、その電極パッド２を小さく形成することによって、従来電極パッド２があるはずの箇所に生まれたスペースにさらに貫通電極１を形成することができる。
【０１２９】
〔実施の形態４〕
本発明の他の実施の形態について図２３ないし図２９に基いて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１ないし実施の形態３の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１３０】
複数の半導体装置１０を用いて積層型半導体装置を形成する場合に、上下の半導体装置１０・１０における貫通電極１・１の貫通孔１ａ・１ａ同士がパターンレイアウト上、合わないときが多々発生する。その解決策として、本実施の形態では、ウエハ裏面又はウエハ表面に再配線を行い、問題を解決している。
【０１３１】
すなわち、本実施の形態の積層型半導体装置５０では、図２３に示す上側の半導体装置１０における貫通電極１の位置と、同図に示す下側の半導体装置１０における貫通電極１の位置とが一致していない。しかし、この場合、図２３に示す上側の半導体装置１０における裏面に再配線５１を形成することにより、上側の半導体装置１０における貫通電極１と、下側の半導体装置１０における貫通電極１とを電気的に接続させている。
【０１３２】
上記の再配線５１の形成方法を図２４及び図２５に基いて説明する。
【０１３３】
まず、図２４（ａ）に示すように、前記実施の形態１及び実施の形態２におけるウエハ裏面研磨完了後、補強板２１を取り除く前の状態において（図８（ｃ）参）、ウエハ裏面側に絶縁膜５２のデポジットを行い、次いで、図２４（ｂ）に示すように、レジスト５３を塗布した後、図２４（ｃ）に示すように、縮小投影型露光機を使用して上記絶縁膜５２をエッチングする。
【０１３４】
次いで、図２４（ｄ）に示すように、レジスト５３を剥離した後、図２５（ａ）に示すように、バリアメタル及び導電物５４を順番につけ、もう一度、レジスト５４を塗布する。この理由は、次工程にて電解メッキを行うが、図２５（ｂ）に示すように、付けたくない所に予めレジスト５５にてカバーしておくためである。なお、上記バリアメタルとは、アルミニウム（Ａｌ）・銅（Ｃｕ）・タングステン（Ｗ）等の金属配線、或いはタングステン（Ｗ）プラグを用いた埋め込みコンタクトやビアホール、さらにデュアルダマシンプロセスによる銅（Ｃｕ）の埋め込みビアホール等と、各種絶縁膜、シリコン（Ｓｉ）等の半導体基板、多結晶シリコン層、シリサイド層、さらに他の配線層との接続部において、界面に設けられた障壁膜をいう。バリア膜には、接続部における合金反応やシリコン（Ｓｉ）の金属配線への拡散を抑える目的があり、チタンナイトライド・チタンタングステン・タングステンナイトライド・タンタルナイチライド等が使われることが多い。
【０１３５】
また、上記導電物５４は、例えば、アルミニウム（Ａｌ）・銅（Ｃｕ）・タングステン（Ｗ）等の電気を流すものである。
【０１３６】
次いで、図２５（ｃ）（ｄ）に示すように、導体５６を電解メッキ後、レジスト５５の剥離を行い、さらに、図２６（ａ）に示すように、薬品にて不必要なメッキ部分を取り省き、図２６（ｂ）に示すように、その上から保護膜５７をつける。
【０１３７】
次いで、図２６（ｃ）に示すように、レジスト５８をパターニングし、図２６（ｄ）に示すように、エッチングにて開口する。最後に、図２７に示すように、レジスト５８の剥離を行うことにより完了する。
【０１３８】
なお、上記の例では、半導体装置１０の裏面に再配線５１を形成したが、図２８に示すように、ウエハ裏面研磨行程の前に上記半導体装置１０の表面に再配線５１を施すことも可能である。
【０１３９】
また、本実施の形態では、導体５６の形成に際して、電解メッキにて行ったが、必ずしもこれに限らず、例えば、無電解メッキにて行うことが可能である。この無電解メッキは、電解メッキに際して電極も外部電源も不要なプロセスである。この無電界メッキ工程においては、導体は触媒の役目をし、メッキに変化する。
【０１４０】
この場合は、前記図２４（ａ）（ｂ）（ｃ）（ｄ）に示すように、ウエハ裏面の研磨完了後、補強板２１を取り除く前の状態において、ウエハ裏面側に絶縁膜５２の堆積を行い、レジスト５３を塗布した後、縮小投影型露光機を使用して絶縁膜５２をエッチングする。
【０１４１】
次いで、図２９（ａ）に示すように、バリアメタル５４ａをスパッタし、図示しないレジストを塗布した後エッチングを行い、無電解メッキをしたい部分のみ残す。
【０１４２】
その後は、前記図２６（ｂ）（ｃ）（ｄ）、及び図２７に示す工程と同様にして、最終的に、図２９（ｂ）に示すように、保護膜５７を施して完了する。
【０１４３】
【発明の効果】
本発明の積層型半導体装置は、以上のように、素子領域から導かれる電極パッドの領域内に半導体チップの表裏間を貫通する貫通電極が複数個接続されてなる半導体装置が複数積層されているものである。
【０１４４】
それゆえ、電極パッドの領域を貫通電極の形成スペースに使用できる。この結果、半導体チップの周辺部を広く形成する必要がないので、半導体チップの周辺部だけではスペースを確保できなくなるのを緩和させることができるとともに、積層型半導体装置の小型化を図ることができる。また、多段積層も容易に実現できるようになる。
【０１４５】
したがって、多数の貫通電極を設けることに伴う、装置の大型化防止及び多段積層の困難化解消を図り得る積層型半導体装置を提供することができるという効果を奏する。
【０１４６】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記各電極パッドは、素子領域を取り囲むように各半導体チップの周辺に設けられているものである。
【０１４７】
それゆえ、貫通電極を形成する際に素子領域が邪魔になるということがないという効果を奏する。
【０１４８】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記貫通電極のうち少なくとも１種類は、前記電極パッドと電気的に接続される接続用貫通電極であるものである。
【０１４９】
それゆえ、一般的な素子領域に接続される接続用貫通電極を形成することができるという効果を奏する。
【０１５０】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記貫通電極のうち少なくとも１種類は、前記電極パッドとは電気的に接続されないスルー用貫通電極であるものである。
【０１５１】
それゆえ、貫通電極として、素子領域に接続されないで単に半導体装置をスルーするためだけのスルー用貫通電極が設けられることになる。この結果、半導体装置に発生する熱をスルー用貫通電極を介して外部に逃したり、上層の半導体装置の接続用貫通電極に連結することにより、下層の半導体装置側に導くことができるという効果を奏する。
【０１５２】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記電極パッドの領域外にさらに貫通電極が設けられているものである。
【０１５３】
それゆえ、電極パッドの領域内に貫通電極を形成し、さらに、電極パッドの領域外にもさらに貫通電極を形成することによって、多層の積層型半導体装置にも対応することが可能となるという効果を奏する。
【０１５４】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、前記各半導体装置の貫通電極同士がバンプを介して接続されることにより、各半導体装置が積層されているものである。
【０１５５】
それゆえ、積層工程を容易に行うことができるという効果を奏する。
【０１５６】
また、本発明の積層型半導体装置の製造方法は、以上のように、半導体装置を形成する半導体装置製造工程と、上記半導体装置を複数積層する半導体装置積層工程とを含む一方、上記半導体装置製造工程は、素子領域から導かれた電極パッドの領域内に所定形状の開口部を有するマスクを用いて、上記電極パッドを貫いて半導体チップに所定の深さを有する溝部を形成する工程と、上記溝部の内壁に絶縁膜を形成する工程と、上記溝部に導電材料を充填する工程と、上記半導体チップの裏面の一部を除去して上記導電材料を露出させることにより、半導体チップの表裏を貫通する上記導電材料からなる貫通電極を形成する工程とをこの順に含む方法である。
【０１５７】
それゆえ、この工程にて積層型半導体装置を製造することにより、例えば、既存の電極パッドが形成された半導体装置にて積層型半導体装置の製造する場合において、容易に、電極パッドの領域内に貫通電極を形成することができる。
【０１５８】
したがって、多数の貫通電極を設けることに伴う、装置の大型化防止及び多段積層の困難化解消を図り得る積層型半導体装置の製造方法を提供することができるという効果を奏する。
【０１５９】
また、本発明の積層型半導体装置の製造方法は、上記記載の積層型半導体装置の製造方法において、前記半導体装置製造工程における溝部の内壁に絶縁膜を形成する工程と前記溝部に導電材料を充填する工程との間に、上記溝部の内壁に形成した絶縁膜のうち、電極パッドと同層部分を除去する工程を含む方法である。
【０１６０】
それゆえ、スルー用貫通電極を容易に形成することができるという効果を奏する。
【０１６１】
また、本発明の積層型半導体装置の製造方法は、上記記載の積層型半導体装置の製造方法において、前記半導体装置製造工程において、前記電極パッドの領域外にもさらに貫通電極を形成する工程を含む方法である。
【０１６２】
それゆえ、電極パッドの領域内に貫通電極１を形成し、さらに、電極パッドの領域外にもさらに貫通電極を形成することによって、多層の積層型半導体装置にも対応できる積層型半導体装置を容易に製造することができるという効果を奏する。
【０１６３】
また、本発明の積層型半導体装置の製造方法は、上記記載の積層型半導体装置の製造方法において、前記半導体装置製造工程において、前記溝部を形成する工程の前に、素子領域から導かれる電極パッドを形成する工程を含むとともに、上記電極パッドを形成する工程では、電極パッドの領域をマスク変更により省スペース化して形成する一方、上記省スペース化による電極パッド空き領域に貫通電極を形成する工程をさらに含む方法である。
【０１６４】
それゆえ、従来では、大きな電極パッドが存在したが、その電極パッドを小さく形成することによって、従来電極パッドがあるはずの箇所に生まれたスペースにさらに貫通電極を形成することができるという効果を奏する。
【０１６５】
また、本発明の積層型半導体装置の製造方法は、上記記載の積層型半導体装置の製造方法において、前記半導体装置製造工程における電極パッドを貫いて半導体チップに所定の深さを有する溝部を形成する工程において、上記溝部は電極パッドの領域内に複数形成される方法である。
【０１６６】
それゆえ、一つの電極パッドの領域内に、接続用貫通電極とスルー用貫通電極とを複数個形成することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明における積層型半導体装置の実施の一形態を示すものであり、図２（ａ）〜（ｅ）のＡ−Ａ線断面図である。
【図２】（ａ）〜（ｅ）は積層型半導体装置の各半導体装置の構成を示す平面図である。
【図３】（ａ）は本実施の形態で使用する半導体装置の構成を示す平面図であり、（ｂ）は一部を破断して示す（ａ）のＢ−Ｂ線拡大断面図である。
【図４】（ａ）〜（ｄ）は、半導体装置の貫通電極の製造工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、半導体装置の貫通電極における図４の続きの製造工程を示す断面図である。
【図６】（ａ）〜（ｄ）は、半導体装置の貫通電極における図５の続きの製造工程を示す断面図である。
【図７】（ａ）〜（ｄ）は、半導体装置の貫通電極における図６の続きの製造工程を示す断面図である。
【図８】（ａ）〜（ｄ）は、半導体装置の貫通電極における図７の続きの製造工程を示す断面図である。
【図９】（ａ）は、半導体装置の貫通電極における図８の続きの製造工程を示すものであり、貫通電極に金バンプを形成した半導体装置を示す断面図である。また、（ｂ）は、（ａ）の半導体装置を積層することにより完成した積層型半導体装置を示す断面図である。
【図１０】本発明における積層型半導体装置の他の実施の形態を示すものであり、図１１（ａ）〜（ｅ）のＣ−Ｃ線断面図である。
【図１１】（ａ）〜（ｅ）は、上記積層型半導体装置における各半導体装置の構成を示す平面図である。
【図１２】上記積層型半導体装置の他の形態を示す断面図である。
【図１３】（ａ）〜（ｄ）は、図１０に示す積層型半導体装置の製造工程を示す断面図である。
【図１４】（ａ）〜（ｄ）は、図１３の続きの製造工程を示す断面図である。
【図１５】（ａ）〜（ｄ）は、図１４の続きの製造工程を示す断面図である。
【図１６】（ａ）〜（ｄ）は、図１５の続きの製造工程を示す断面図である。
【図１７】（ａ）〜（ｄ）は、図１６の続きの製造工程を示す断面図である。
【図１８】（ａ）は、半導体装置の貫通電極における図１７の続きの製造工程を示すものであり、貫通電極に金バンプを形成した半導体装置を示す断面図である。また、（ｂ）は、（ａ）の半導体装置を積層することにより完成した積層型半導体装置を示す断面図である。
【図１９】（ａ）〜（ｄ）は、図１６（ｂ）の続きを示すものであり、再配線パターンを行うことなく、バンプを形成する場合の製造工程を示す断面図である。
【図２０】再配線パターンを行うことなく、バンプを形成して完成した半導体装置を示す断面図である。
【図２１】本発明における積層型半導体装置のさらに他の実施の形態を示すものであり、図２２（ａ）〜（ｅ）のＤ−Ｄ線断面図である。
【図２２】（ａ）〜（ｅ）は、上記積層型半導体装置における各半導体装置の構成を示す平面図である。
【図２３】本発明における積層型半導体装置のさらに他の実施の形態を示すものであり、上記積層型半導体装置において、上下の半導体装置における貫通電極の位置が揃っていない場合の該貫通電極の接続状態を示す断面図である。
【図２４】（ａ）〜（ｄ）は、図２３に示す積層型半導体装置の製造工程を示す断面図である。
【図２５】（ａ）〜（ｄ）は、図２４の続きの製造工程を示す断面図である。
【図２６】（ａ）〜（ｄ）は、図２５の続きの製造工程を示す断面図である。
【図２７】上記の製造工程により完成した、ウエハ裏面に導体を形成した半導体装置を示す断面図である。
【図２８】ウエハ表面に導体を形成した半導体装置を示す断面図である。
【図２９】（ａ）（ｂ）は、無電解メッキにより導体を形成する場合の製造工程を示す断面図である。
【図３０】従来の半導体装置を示す断面図である。
【図３１】従来の他の半導体装置を示す断面図である。
【図３２】従来の積層型半導体装置を示す断面図である。
【符号の説明】
１    貫通電極
１ａ  貫通孔（溝部）
２    電極パッド
４    素子領域
３    シリコン（Ｓｉ）基板
５    配線パターン
７    パッシベーション膜
８    半導体チップ
１０    半導体装置
１１    接続用貫通電極（貫通電極）
１１ａ  接続用貫通電極貫通孔
１２    スルー用貫通電極（貫通電極）
１２ａ  スルー用貫通電極貫通孔
１４    レジスト（マスク）
１５    側壁絶縁膜（絶縁膜）
２０    導体（導電材料）
２３    バンプ
３０    積層型半導体装置
４０    積層型半導体装置
５０    積層型半導体装置
５１    再配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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