(57)【要約】　　　（修正有）【課題】集積回路用のクロック及びタイミング条件を提供するために高速シリアルインターフェースから高周波数タイミング基準発生器を使用することを可能とする集積回路を提供する。【解決手段】本発明におけるタイミングメカニズムは、ＩＣにおけるタイミング基準及びタイミング信号を提供するためにフェーズロックループ（ＰＬＬ）マクロセルに対する必要性を取除いている。本発明のＩＣは、好適には、ＤＳＰ、メモリ、データ経路制御器、データインターフェース、カスタムマクロセル、ＤＳＰペリフェラルを包含するディスクドライブ集積回路として使用される。高速シリアルインターフェースは、好適には、シリアルＡＴＡ（ＳＡＴＡ）、ユニバーサルシリアルバス（ＵＳＢ）、ファイバーチャンネル、又はシリアルアタッチトＳＣＳＩ（ＳＡＳ）である。【選択図】図２
2004133899.tif 000002
【特許請求の範囲】
【請求項１】
集積回路において、
　タイミング基準発生器を包含するシリアルインターフェース、
　前記タイミング基準発生器と電子的通信状態にある初期的デバイダー、
　前記初期的デバイダーと電子的通信状態にある最終的デバイダー、
を有していることを特徴とする集積回路。
【請求項２】
請求項１において、前記集積回路が、前記タイミング基準発生器の外側にフェーズロックループマクロセルを有するものではないことを特徴とする集積回路。
【請求項３】
請求項１において、前記最終的デバイダーが前記集積回路のコア論理の一部を有していることを特徴とする集積回路。
【請求項４】
請求項１において、前記シリアルインターフェースがＵＳＢと、ＳＡＳと、ファイバーチャンネルと、シリアルＡＴＡ（ＳＡＴＡ）とからなるグループから選択したものであることを特徴とする集積回路。
【請求項５】
請求項１において、前記シリアルインターフェースがＳＡＴＡ　ＰＨＹマクロセルを有するシリアルＡＴＡ（ＳＡＴＡ）インターフェースであることを特徴とする集積回路。
【請求項６】
請求項１において、前記シリアルインターフェースがオシレータを有していることを特徴とする集積回路。
【請求項７】
請求項１において、前記集積回路が安定な周波数タイミング基準へ結合していることを特徴とする集積回路。
【請求項８】
請求項１において、前記安定な周波数タイミング基準が水晶を有していることを特徴とする集積回路。
【請求項９】
請求項１において、前記安定な周波数タイミング基準がセラミック発振子を有していることを特徴とする集積回路。
【請求項１０】
請求項１において、前記集積回路がディスクドライブＩＣであり、前記ディスクドライブＩＣが、
　前記集積回路へ結合しているユーザインターフェースポート、
　前記集積回路へ結合しているディスクドライブ回路、
を有しており、前記ディスクドライブ回路がハードディスク及び読取／書込ヘッドの機械的作動を制御するＶＣＭ／スピンドルパワードライバー回路、及び読取／書込データ処理回路を包含していることを特徴とする集積回路。
【請求項１１】
集積回路において、
　タイミング基準発生器とオシレータとを有しており、前記オシレータが水晶安定周波数タイミング基準へ結合しているシリアルＡＴＡ（ＳＡＴＡ）インターフェースポート、
　前記タイミング基準発生器へ結合している初期的デバイダー、
　前記初期的デバイダーへ結合されており、本集積回路のコア論理の一部を有している最終的デバイダー、
を有しており、前記集積回路が前記タイミング基準発生器の外側にフェーズロックループマクロセルを有するものでないことを特徴とする集積回路。
【請求項１２】
集積回路においてタイミング基準信号を発生する方法において、
　集積回路内のシリアルインターフェースの一部であるタイミング基準発生器で高周波数信号を発生し、
　前記高周波数信号を初期的デバイダーで分割して中間周波数タイミング基準信号を発生し、
　前記中間周波数タイミング基準信号を最終的デバイダーで分割して最終的タイミング基準信号を発生する、
上記各ステップを有していることを特徴とする方法。
【請求項１３】
請求項１２において、本方法が前記タイミング基準発生器外側のフェーズロックループマイクロセルでタイミング基準信号を発生するステップを有するものでないことを特徴とする方法。
【請求項１４】
請求項１２において、前記シリアルインターフェースと電子的通信状態にある安定周波数タイミング基準で低周波数タイミング基準信号を発生するステップを有していることを特徴とする方法。
【請求項１５】
請求項１４において、前記低周波数タイミング基準信号が約３０ＭＨｚの周波数を有していることを特徴とする方法。
【請求項１６】
請求項１２において、前記高周波数信号が約１．５ＧＨｚの周波数を有していることを特徴とする方法。
【請求項１７】
請求項１２において、前記中間周波数タイミング基準信号が約２００ＭＨｚ乃至約１０００ＭＨｚの周波数を有していることを特徴とする方法。
【請求項１８】
請求項１２において、前記中間周波数タイミング基準信号が約４００ＭＨｚ乃至約６００ＭＨｚの周波数を有していることを特徴とする方法。
【請求項１９】
請求項１２において、前記最終的タイミング基準信号が約４０ＭＨｚ乃至約２００ＭＨｚの周波数を有していることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、クロック発生能力を具備する高速シリアルインターフェースを有する集積回路に関するものである。更に詳細には、本高速シリアルインターフェースは、集積回路用のタイミング供給源として作動することが可能な高周波数タイミング基準発生器を有している。
【背景技術】
【０００２】
　集積回路は、従来別個のチップによって提供されていた機能を採用し且つそれらを単一のチップに集積化させる。集積回路の当然の進化がシステム・オン・チップ（ＳＯＣ）回路となり、それは殆どのシステム機能を単一のＩＣチップ上に集積化している。ＳＯＣは、又、典型的に、チップ内の同期型コア論理及びマクロセルに対してクロック及びタイミング情報を供給する１個又はそれ以上の内部タイミング基準を包含している。
【０００３】
　今日使用されているＳＯＣの１例はディスクドライブＳＯＣであり、それはデジタル信号プロセッサ（ＤＳＰ）、メモリ、データ経路制御器、データインターフェース、マクロセル、ＤＳＰペリフェラルを単一のＩＣチップ上に有している。ディスクドライブＳＯＣは、通常、パラレルデータインターフェースを有しており、且つ典型的に、安定周波数タイミング基準を与えるためにオシレータ回路のフィードバック内に組み込まれている水晶又はセラミック発振子を有している。この安定周波数タイミング基準のタイミング基準周波数は、通常、ＳＯＣのコア論理及びマクロセルに対して典型的な高周波数（例えば、数百ＭＨｚ又はそれ以上）と比較した場合に通常低いものである（例えば、３０ＭＨｚ）。この高周波数は、典型的に、フェーズロックループ（ＰＬＬ）マクロセル及びプログラマブルデバイダー（プログラム可能分割器）を有する安定周波数タイミング基準からの信号を処理することによって発生される。
【０００４】
　ＰＬＬは、典型的に、フォワード及びフィードバックデバイダー（即ち、回路論理）によって定義される比でより低い周波数タイミング基準の周波数を増倍させる。ＰＬＬは、又、典型的に、位相検知器、補償器、電圧制御型オシレータ（ＶＣＯ）を有しており、それらは混合信号回路である。ＰＬＬによって発生される高周波数信号は、典型的に、更に、デジタルデバイダー及びその他の回路論理によって処理されて、ＳＯＣにおけるコア論理及びマクロセルによって必要とされる周波数で信号を発生する。
【０００５】
　典型的にＳＯＣにおけるマクロセルとして与えられるＰＬＬ及びプログラマブルデバイダーはＳＯＣで使用される特定の安定周波数タイミング基準について最適化される。これらの混合信号マクロセルはアナログ及びデジタルの両方の回路を有しており、従って、実現するためにアナログ及びデジタルの両方の設計方法を必要とする。従って、これらの高周波数混合信号マクロセルの開発は、設計者がハイレベルプログラミング言語で統合させることが可能であり且つチップ製造技術の詳細について知っていることを必要としない全デジタル回路よりもより多くの開発時間及び資源を必要とする。
【０００６】
　幾つかの最近のＳＯＣ設計は、パラレルデータインターフェースを高速シリアルインターフェースで置換させるか又は補完させるものである。高速シリアルインターフェースは、典型的に、安定周波数タイミング基準を提供するためのオシレータ、及びシリアルインターフェースマクロセル回路において専用的に使用する専用の高品質高周波数タイミング基準発生器を有している。然しながら、高周波数タイミング基準発生器はシリアルインターフェースによってのみ使用されるので、その他のＳＯＣ回路が、実質的に従来の態様で混合信号回路を使用するオシレータからタイミング基準信号を展開させる。従って、これらの高速シリアルインターフェースＳＯＣもＰＬＬ及びプログラマブルデバイダーを有しており、そのことは、設計者がこれら及びこれらのコンポーネントを最適化し且つ設計変更を実現するための時間と資源とを費やすることを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　混合信号タイミング基準発生器回路に対する条件を除去するか又は簡単化し且つ好適にはシリアルインターフェース回路及びマクロセル内に既に組込まれているタイミング基準発生コンポーネントを改善するシステム及び技術に対する必要性が存在している。
【課題を解決するための手段】
【０００８】
　本発明は、タイミング基準発生器を包含するシリアルインターフェース、該タイミング基準発生器と電子的通信状態にある初期的デバイダー、該初期的デバイダーと電子的通信状態にある固定又はプログラマブルな最終的デバイダーを有する集積回路を提供している。
【０００９】
　本発明は、又、タイミング基準発生器とオシレータ（尚、このオシレータは水晶安定周波数タイミング基準へ結合されており且つそれと電子的通信状態にある）を有するシリアルＡＴＡ（ＳＡＴＡ）インターフェース、該タイミング基準発生器と結合しており且つそれと電子的通信状態にある初期的デバイダー、該初期的デバイダーへ結合しており且つそれと電子的通信状態にある最終的デバイダーを有する集積回路を提供しており、該最終的デバイダーは該集積回路のコア論理の一部を有している（尚、該集積回路は該高速シリアルインターフェースのタイミング基準発生器外側においてフェーズロックループマクロセルを有するものではない）。
【００１０】
　本発明は、更に、集積回路におけるタイミング基準信号を発生する方法を提供しており、該方法は、該集積回路内のシリアルインターフェースの一部であるタイミング基準発生器で高周波数信号を発生し、該高周波数信号を初期的デバイダーで分割して中間周波数基準信号を発生し、且つ該中間周波数タイミング基準信号を最終的デバイダーで分割して最終的タイミング基準信号を発生する、上記各ステップを有している。
【発明を実施するための最良の形態】
【００１１】
　図１は従来のパラレルデータインターフェースＩＣ集積回路１００のブロック図を示している。この図において、ＩＣ１０１は安定周波数タイミング基準１０２へ結合しているオシレータ１０４からの低周波数タイミング基準信号と電子的通信状態にある。この安定周波数タイミング基準１０２は、典型的に、水晶又はセラミック発振子であり、それはオシレータ１０４を規制し、オシレータ１０４は典型的に約１ＭＨｚ乃至約５０ＭＨｚ、より典型的には約２０ＭＨｚ乃至約４０ＭＨｚ、更により典型的には約３０ＭＨｚにおいて低周波数タイミング基準信号を発生する。
【００１２】
　この低周波数タイミング基準信号はオシレータ１０４から１個又はそれ以上のフェーズロックループ（ＰＬＬ）及びプログラマブルデバイダーマクロセル１０６へ結合され、従ってそれらは、集積回路のコア論理及びマクロセル１０８によって使用可能な周波数でのタイミング基準信号を発生することが可能である。ＰＬＬは、典型的に、フォワード及びバックワードデバイダー（即ち、論理）によって定義される比でこの低周波数タイミング基準信号の周波数を増倍させる。ＰＬＬは、典型的に、位相検知器、補償器、電圧制御型オシレータ（ＶＣＯ）を包含しており、それらは混合信号回路である。
【００１３】
　ＰＬＬ及びプログラマブルデバイダーマクロセル１０６は高速タイミング基準信号を発生し、該信号はＩＣのコア論理及びマクロセル１０８にとって有用なより遅いタイミング基準信号を発生するために１個又はそれ以上のデジタルデバイダーで分割させることが可能である。ＰＬＬ及びプログラマブルデバイダーマクロセル１０６によって発生される高速タイミング基準信号は、典型的に、約２００ＭＨｚ乃至約１０００ＭＨｚ、且つより典型的には約４００ＭＨｚにおける周波数を有している。このより遅いタイミング基準信号は、典型的に、約５０ＭＨｚ乃至約２００ＭＨｚの周波数か、又はＩＣ１０１のコア論理又はマクロセル１０８の一部によって必要とされる何等かの特定の周波数を有している。この例においては、パラレルインターフェースポート１１０が示されており、従ってパラレルインターフェース信号がＩＣ１０１のコア論理及びマクロセル１０８と電子的通信状態にある。
【００１４】
　図２は高速シリアルインターフェースを組込んだ本発明の集積回路２００の一例のブロック図を示している。高速シリアルインターフェース２１２は、典型的に、高周波数タイミング基準発生器によって発生される高周波数・低ジッター・高精度タイミング基準信号を使用する。本発明はこれらの高周波数タイミング基準信号を使用して、比較的廉価なデジタル装置を使用して、上述した図１について説明したようにＰＬＬマクロセルから別個のタイミング基準信号を発生させる代わりにコア論理２０８に対してタイミング基準信号を発生する。従って、本発明はＩＣ２０１集積回路においてＰＬＬマクロセルに対する必要性を取除いている。
【００１５】
　図２に示した例においては、安定周波数タイミング基準２０２が、低周波数タイミング基準信号を発生するオシレータ２０４へ結合している。安定周波数タイミング基準２０２は水晶又はセラミック発振子とすることが可能であり、且つオシレータ２０４は約１ＭＨｚ乃至約５０ＭＨｚ、又は約２０ＭＨｚ乃至約４０ＭＨｚ、又は約３０ＭＨｚにおいて低周波数タイミング基準信号を発生する。オシレータ２０４はＩＣ２０１の高速シリアルインターフェース２１２に近接して又はその中に位置させることが可能である。
【００１６】
　この低周波数信号は、高速シリアルインターフェース２１２の一部である場合がある高周波数タイミング基準発生器２１４へ結合される。この周波数タイミング基準発生器２１４は、複数個の位相、典型的には３個の位相を有する場合があり且つ約１ＧＨｚ乃至約５ＧＨｚ、より典型的には約１．５ＧＨｚ（尚、１ＧＨｚ＝１×１０9サイクル数／秒である）における周波数を有する場合のある１個又はそれ以上で、典型的に３個の低ジッター・高精度信号を発生する。
【００１７】
　高周波数タイミング基準発生器２１４は初期的デバイダー２０７へ結合されており、該初期的デバイダー２０７は、高周波数タイミング基準発生器２１４からの高周波数タイミング基準信号を中間周波数タイミング基準信号へ処理することが可能である。この中間周波数タイミング基準信号は約２００ＭＨｚ乃至約１０００ＭＨｚ、又は約４００ＭＨｚ乃至約６００ＭＨｚの周波数を有する場合がある。初期的デバイダー２０７はシリアルインターフェース２１２の全論理部分とすることが可能であり、そのことは混合信号設計技術を必要とするものではない。一方、初期的デバイダー２０７は別体とし且つ高周波数タイミング基準発生器２１４へ結合させることが可能である。
【００１８】
　本発明の１例においては、初期的デバイダー２０７はＩＣ２０１のコア論理２０８との互換性のために予め選択されている分割比を使用することが可能である。例えば、初期的デバイダー２０７において使用される分割比は、コア論理２０８によるか、又はコア論理２０８の一部を形成する最終的デバイダー２１６でその信号を最初に処理することにより付加的な処理なしで使用することが可能な中間周波数タイミング基準信号を発生すべく選択することが可能である。この最終的デバイダー２１６は固定の分割比を使用するか又はプログラマブル即ちプログラム可能な分割比を使用することが可能であることを意図している。
【００１９】
　上述したように、この例の高周波数タイミング基準発生器２１４は高速シリアルインターフェース２１２にとって専用のものでない場合があり、ＩＣ２０１によって使用されるタイミング基準信号を発生するために使用することも可能である。高速シリアルインターフェース２１２は、シリアル・アドバンスト・テクノロジー・アタッチメント（ＳＡＴＡ）、ユニバーサル・シリアル・バス（ＵＳＢ）、ファイバーチャンネル（Ｆｉｂｒｅ　Ｃｈａｎｎｅｌ）、シリアル・アタッチトＳＣＳＩ（ＳＡＳ）等を包含するタイプの高速シリアルインターフェースとすることが可能である。
【００２０】
　図３は本発明のＩＣにおけるタイミング基準信号処理のブロック図の１例を示している。この例において、水晶タイミング基準又はオシレータへ結合したセラミック発振子とすることが可能な安定周波数タイミング基準３０２を高周波数タイミング基準発生器３１４へ結合させることが可能である。安定周波数タイミング基準３２０は、約１ＭＨｚ乃至約５０ＭＨｚ、又は約２０ＭＨｚ乃至約４０ＭＨｚ、又は約３０ＭＨｚにおいての低周波数タイミング基準信号を発生することが可能である。高周波数タイミング基準発生器３１４は高速シリアルインターフェース物理層（ＳＡＴＡ　ＰＨＹ）３０２とすることが可能であり且つ複数個の位相、典型的に３個の位相を有する場合のある１個又はそれ以上で典型的に３個の低ジッター・高精度・高周波数タイミング基準信号を発生するために安定周波数タイミング基準３０２からの低周波数タイミング基準信号を使用することが可能である。この高周波数タイミング基準信号は約１ＧＨｚ乃至約５ＧＨｚ、より典型的には約１．５ＧＨｚの周波数を有することが可能である。
【００２１】
　高周波数タイミング基準発生器３１４は初期的タイミング基準デバイダー３０７へ結合させることが可能である。初期的タイミング基準デバイダー３０７はシリアル高速インターフェースの物理層におけるマイクロセルとすることが可能である。初期的基準デバイダー３０７は、又、初期的タイミング基準デバイダー３０７へレジスターを基礎としたコマンドを供給するＩＣのコア論理の一部へ結合させることが可能である。レジスターを基礎としたコマンドの例は、初期的タイミング基準デバイダー３０７から出力されるタイミング基準信号の周波数を制御するデバイダー比の制御を包含することが可能である。
【００２２】
　初期的タイミング基準デバイダー３０７によって発生されるタイミング基準信号は最終的デバイダー３１６へ結合させることが可能である。最終的デバイダー３１６はＩＣのコア論理の一部とすることが可能であり且つＩＣのコア論理のコンポーネントに対して最終的タイミング基準信号を供給するために初期的タイミング基準デバイダー３０７からのタイミング基準信号を処理することが可能である。最終的デバイダー３１６をＩＣのコア論理内に集積化させることにより別個のＰＬＬマクロセルに対する必要性を取除いている。このことは最終的デバイダーを標準のコア論理内に統合させることを可能としており、そのことはＰＬＬマクロセルにおけるカスタムデバイダーに対する必要性を取除いている。最終的デバイダー３１６は固定デバイダー比を使用することが可能であり、又はプログラマブルなデバイダー比を使用することも可能である。
【００２３】
　本発明のＩＣは高速シリアルデータインターフェース（例えば、ＳＡＴＡ、ＦＣ、ＳＡＳ）を包含する記憶システム及びディスク記憶装置を包含する多数のタイプのシステム及び装置と共に動作することが意図されている。図４は本発明に基づく高速シリアルデータインターフェースを具備する例示的なディスクドライブ適用例４００のブロック図を示している。ＩＣ４０２は高速シリアルユーザインターフェースポートを介してユーザインターフェースとディスクドライブとの間でコマンドとデータとを送信及び受信するためのコア論理を有している。
【００２４】
　ＩＣ４０２は、例えば読取／書込データ処理回路４０６及びボイスコイルモータ（ＶＣＭ）／スピンドルパワードライバー回路４０８等のユーザインターフェース４０４及びディスクドライブ回路へ結合させることが可能である。この読取／書込データ処理回路は、典型的に、前置増幅器及び読取チャンネル（不図示）を有している。この前置増幅器及び読取チャンネルは、本集積回路の外部に位置させることが可能であり、又は本集積回路内に組込むことも可能である。読取／書込データ処理回路４０６は、データディスク４１２に対して二進データの読取及び書込を行う読取／書込ヘッド回路４１４へ結合させることが可能である。ＶＣＭ／スピンドルパワードライバー回路４０８は、データディスク４１２の回転を行わせるスピンドルモータ４１０へ結合させることが可能であり、且つデータディスク４１２にわたって読取／書込ヘッド４１４の動作を制御するＶＣＭ回路４１６へ結合させることも可能である。
【００２５】
　以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【００２６】
【図１】低周波数タイミング基準へ結合されているＰＬＬ及びデバイダーマクロセルを包含するパラレルデータインターフェースＩＣ集積回路のブロック図。
【図２】ＩＣ内のコア論理最終的デバイダーへ結合されている初期的デバイダーへ結合されている高周波数タイミング基準発生器を具備するシリアルインターフェースを包含する本発明の例示的なＩＣのブロック図。
【図３】本発明のＩＣにおける例示的なタイミング基準回路のブロック図。
【図４】本発明に基づく高速シリアルデータインターフェースを具備するディスクドライブＩＣの例示的な適用例のブロック図。
【符号の説明】
【００２７】
　２００　集積回路
　２０１　ＩＣ
　２０２　安定周波数タイミング基準
　２０４　オシレータ
　２０７　初期的デバイダー
　２０８　コア論理
　２１０　シリアルインターフェースポート
　２１２　高速シリアルインターフェース
　２１４　高周波数タイミング基準発生器
　２１６　最終的デバイダー
【図１】
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【図２】
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【図３】
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【図４】
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