(57)【要約】      （修正有）【課題】ホールド期間からサンプリング期間への遷移時におけるセトリング時間を短くしたサンプルホールド回路を提供する。【解決手段】第１のスイッチＳＷ１を閉じるリセット状態において、短絡スイッチ手段ＳＷ４がホールドキャパシタＣＨの第１及び第２の電極間を短絡し、リセット状態の後のサンプル状態において、第１及び第２のスイッチＳＷ１、ＳＷ２がオンし、ホールド状態において、第３のスイッチＳＷ３がオンすることを特徴とする。前サイクルでのホールド状態から、次のサイクルのサンプル状態に遷移する時に、短絡スイッチ手段ＳＷ４がホールドキャパシタＣＨを短絡して電荷を放電するので、当該遷移時におけるセトリング時間を短くすることができる。【選択図】図５
2004152329.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング入力をサンプルホールドして出力するサンプルホールド回路において、
第１及び第２の入力端子間の電圧差に応じた電圧を出力端子に出力する差動増幅器と、
前記差動増幅器の第１の入力端子と出力端子との間に設けられた第１のスイッチと、
前記差動増幅器の第１の入力端子に第１の電極が接続されたホールドキャパシタと、
前記サンプリング入力と前記ホールドキャパシタの第２の電極との間に設けられた第２のスイッチと、
前記ホールドキャパシタの第２の電極と前記出力端子との間に設けられた第３のスイッチとを有し、
更に、前記ホールドキャパシタの第１及び第２の電極間を短絡する短絡スイッチ手段を有し、
前記第１のスイッチをオンさせるリセット状態において、前記短絡スイッチ手段がホールドキャパシタの第１及び第２の電極間を短絡し、当該リセット状態の後のサンプル状態において、前記第１及び第２のスイッチがオンし、ホールド状態において、前記第３のスイッチがオンすることを特徴とするサンプルホールド回路。
【請求項２】
請求項１において、
前記差動増幅器の第２の入力端子に所定の基準電圧が印加されることを特徴とするサンプルホールド回路。
【請求項３】
サンプリング差動入力をサンプルホールドして出力するサンプルホールド回路において、
入力端子対間の電圧差に応じた差動電圧を出力端子対間に出力する差動増幅器と、
前記差動増幅器の入力端子対と出力端子対との間にそれぞれ設けられた第１のスイッチ対と、
前記差動増幅器の入力端子対にそれぞれ第１の電極が接続されたホールドキャパシタ対と、
前記サンプリング差動入力と前記ホールドキャパシタ対の第２の電極との間に設けられた第２のスイッチ対と、
前記ホールドキャパシタ対の第２の電極と前記出力端子対との間に設けられた第３のスイッチ対とを有し、
更に、前記ホールドキャパシタ対の第１及び第２の電極間をそれぞれ短絡する短絡スイッチ対を有し、
前記第１のスイッチ対をオンさせるリセット状態において、前記短絡スイッチ対がホールドキャパシタ対の第１及び第２の電極間をそれぞれ短絡し、当該リセット状態の後のサンプル状態において、前記第１及び第２のスイッチ対がオンし、ホールド状態において、前記第３のスイッチ対がオンすることを特徴とするサンプルホールド回路。
【請求項４】
サンプリング入力をサンプルホールドして出力するサンプルホールド回路において、
第１及び第２の入力端子間の電圧差に応じた電圧を出力端子に出力する差動増幅器と、
前記差動増幅器の第１の入力端子と出力端子との間に設けられた第１のスイッチと、
前記差動増幅器の第１の入力端子に第１の電極が接続されたホールドキャパシタと、
前記サンプリング入力と前記ホールドキャパシタの第２の電極との間に設けられた第２のスイッチと、
前記ホールドキャパシタの第２の電極と前記出力端子との間に設けられた第３のスイッチとを有し、
前記第１のスイッチをオンさせるリセット状態において、前記第３のスイッチもオン状態にして前記ホールドキャパシタの第１及び第２の電極間を短絡し、当該リセット状態の後のサンプル状態において、前記第１及び第２のスイッチがオンし、ホールド状態において、前記第３のスイッチがオンすることを特徴とするサンプルホールド回路。
【請求項５】
請求項６において、
前記差動増幅器の第２の入力端子に所定の基準電圧が印加されることを特徴とするサンプルホールド回路。
【請求項６】
サンプリング差動入力をサンプルホールドして出力するサンプルホールド回路において、
入力端子対間の電圧差に応じた差動電圧を出力端子対に出力する差動増幅器と、
前記差動増幅器の入力端子対と出力端子対との間に設けられた第１のスイッチ対と、
前記差動増幅器の入力端子対にそれぞれ第１の電極が接続されたホールドキャパシタ対と、
前記サンプリング差動入力と前記ホールドキャパシタ対の第２の電極との間に設けられた第２のスイッチ対と、
前記ホールドキャパシタ対の第２の電極と前記出力端子対との間に設けられた第３のスイッチ対とを有し、
前記第１のスイッチ対をオンさせるリセット状態において、前記第３のスイッチ対もオン状態にして前記ホールドキャパシタ対の第１及び第２の電極間を短絡し、当該リセット状態の後のサンプル状態において、前記第１及び第２のスイッチ対がオンし、ホールド状態において、前記第３のスイッチ対がオンすることを特徴とするサンプルホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ入力をサンプルホールドするサンプルホールド回路に関し、入力電圧が変動した時のセトリング時間を短くすることができるサンプルホールド回路に関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換器などに用いられるサンプルホールド回路は、アナログ信号を所定のタイミングでサンプリングし、その後そのサンプリングしたアナログ信号を所定の期間ホールドして出力する。図１は、従来のサンプルホールド回路を示す図である。このサンプルホールド回路は、例えば下記の公知文献に記載されている。
【０００３】
サンプルホールド回路は、入力端子間の電圧を増幅する増幅器１と、入力信号ＶＩＮと増幅器１の入力端子との電圧差をホールドするホールドキャパシタＣＨと、スイッチ群ＳＷ１〜ＳＷ３とを有する。増幅器１の増幅率を仮にＡとする。これらのスイッチ群ＳＷ１〜ＳＷ３をそれぞれ制御する制御信号φ１〜φ３が、制御回路６により生成される。制御回路６は、例えばクロックＣＬＫから制御信号φ１〜φ３を生成するインバータとＮＯＲゲートとを有し、それらの制御信号の波形は、図中に示される通りである。また、コモンレベルＶｃは、アナログ入力電圧に対する共通レベル（例えばＶＤＤ／２）である。
【０００４】
このサンプルホールド回路の動作において、制御信号φ１、φ２がＨレベルでスイッチＳＷ１、ＳＷ２が共にオン、制御信号φ３がＬレベルでスイッチＳＷ３がオフの時がサンプル状態（図中左下の状態）であり、入力電圧ＶＩＮがホールドキャパシタＣＨに印加されてそれに対応して所定の電荷が蓄積される。そして、制御信号φ１、φ２がＬレベルでスイッチＳＷ１，ＳＷ２が共にオフ、制御信号φ３がＨレベルでスイッチＳＷ３がオンの時がホールド状態（図中右下の状態）であり、ホールドキャパシタＣＨに蓄えられた電荷を保持し、それを出力に反映させることによって出力電圧Ｖｏを得る。
【０００５】
上記のサンプルホールド回路では、サンプル状態でホールドキャパシタＣＨに蓄えられる電荷Ｑｓは、次の通りであり、
Ｑｓ＝ＣＨ×（ＶＩＮ−Ｖｏ）                （１）
更に、増幅器１の入力と出力の関係は、
Ａ×（（ＶＯＦＦ＋Ｖｃ）−Ｖｏ）＝Ｖｏ
Ｖｏ＝Ａ／（１＋Ａ）×（ＶＯＦＦ＋Ｖｃ）          （２）
である。ここで、ＶＯＦＦは、サンプル状態及びホールド状態における増幅器１のオフセット電圧を表す。
【０００６】
ホールド状態では、入力電圧ＶＩＮがスイッチＳＷ２のオフで切り離され、スイッチＳＷ１がオフ、スイッチＳＷ３がオンになる。増幅器の負入力電圧をＶｘとすると、ホールドキャパシタＣＨの電荷Ｑｈは、次の通りである。
【０００７】
Ｑｈ＝ＣＨ×（Ｖｏ−Ｖｘ）                  （３）
そして、増幅器の入力と出力の関係は、
Ｖｏ＝Ａ×（（ＶＯＦＦ＋Ｖｃ）−Ｖｘ）
従って、負入力電圧Ｖｘは、次の通りである。
【０００８】
Ｖｘ＝ＶＯＦＦ＋Ｖｃ−Ｖｏ／Ａ                    （４）
ここで、スイッチＳＷ１〜ＳＷ３のオン・オフによって電荷の放電パスが存在しないため、ホールドキャパシタＣＨの電荷は電荷保存則により保持される。従って、サンプル時とホールド時とで電荷が等しく、式（２）を式（１）に、式（４）を式（３）をそれぞれ代入して、Ｑｓ＝Ｑｈより、
ＣＨ×（ＶＩＮ−Ａ／（１＋Ａ）（ＶＯＦＦ＋Ｖｃ））＝ＣＨ×（Ｖｏ−（（ＶＯＦＦ＋Ｖｃ）−Ｖｏ／Ａ））  （５）
が成立し、これを出力Ｖｏについて解くと、次の式が導き出される。
【０００９】
Ｖｏ＝（Ａ／（１＋Ａ））（ＶＩＮ＋１／（１＋Ａ）（ＶＯＦＦ＋Ｖｃ））      （６）
この時、増幅率Ａを無限大とすると、Ｖｏ＝ＶＩＮとなり、入力電圧ＶＩＮがそのまま出力電圧Ｖｏとして保持されることが理解される。そして、増幅器にオフセット電圧ＶＯＦＦが存在しても、増幅率Ａを大きくすることにより、その寄与を小さくして、入力電圧ＶＩＮを精度よく出力電圧として保持することができるのである。通常は、増幅率Ａは３桁程度に設計される。
【００１０】
【非特許文献１】
「Ａｎａｌｏｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ」のｐ．３４６、著者：Ｄａｖｉｄ  Ａ．  Ｊｏｈｎｓ，Ｋｅｎ  Ｍａｒｔｉｎ出版社：Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，  ｉｎｃ．、発行年：１９９７
【００１１】
【発明が解決しようとする課題】
しかしながら、上記のサンプルホールド回路は、サンプリングクロックＣＬＫの切り替わりに応答して、サンプリング状態とホールド状態とを繰り返し、入力電圧ＶＩＮが前のサイクルから次のサイクルで大きく変動した場合、サンプリング期間でのセトリング時間が長くなりすぎ、高周波のサンプリングクロックに対応できないという課題を有する。つまり、前のサイクルでの入力電圧ＶＩＮをホールドしている状態から、大きく異なる入力電圧ＶＩＮが印加されると、以下のようにセトリング時間が長くなる。
【００１２】
図２は、図１のサンプルホールド回路の３つの状態を示す図である。また、図３が、時間に対する入力電圧ＶＩＮと増幅器の負入力電圧Ｖｘとの関係を示す図であり、図４が、時間に対する出力電圧Ｖｏを示す図である。今仮に、前のサイクルでは入力電圧ＶＩＮ＝Ｖｍａｘであり、出力にはＶｏ＝Ｖｍａｘがホールドされており、時刻ｔ１より前に入力電圧がＶＩＮ＝−Ｖｍａｘに変化し、これが次のサイクルでサンプルホールドされるものとする。図２（Ａ）は、φ１＝Ｈ、φ２＝Ｌ、φ３＝Ｌのリセット状態を示し、スイッチＳＷ１のみがオンし、スイッチＳＷ２，ＳＷ３は共にオフである。時間ｔ１でこの状態になると、スイッチＳＷ１のオンにより、負入力電圧Ｖｘは一時的に出力Ｖｏ＝Ｖｍａｘとなるが、増幅器１の動作によりＶｘ＝Ｖｃ（＋ＶＯＦＦ）に近づく。つまり、前記式（２）の状態である。この時、電圧ＶＦには前サイクルの電圧Ｖｍａｘが生じているため、ホールドキャパシタＣＨ間には、（電圧Ｖｍａｘ−Ｖｃ）の電位差が生じており、電荷ＣＨ×（Ｖｍａｘ−Ｖｃ）が保存されている。
【００１３】
図２（Ｂ）は、サンプリング状態であり、スイッチＳＷ１に続いてスイッチＳＷ２がオンになり、スイッチＳＷ３はオフのままである。時刻ｔ２でこの状態になると、スイッチＳＷ２を介して新たな入力電圧ＶＩＮ＝−Ｖｍａｘが印加される。しかし、ホールドキャパシタＣＨには電荷放電のパスがないので、従前の電荷ＣＨ×（Ｖｍａｘ−Ｖｃ）を保持しようとして、負入力電圧Ｖｘが（−２Ｖｍａｘ＋Ｖｃ）の電圧に引き下げられる。その結果、時刻ｔ２では、負入力電圧Ｖｘに急峻なピーク電圧が発生する。この状態から、増幅回路１の動作により、Ｖｏ＝Ｖｘ＝ＶＯＦＦ＋Ｖｃとなり、出力電圧Ｖｏ及び負入力電圧ＶｘはコモンレベルＶｃ（＋ＶＯＦＦ）になるが、そのためには一定のセトリング時間を要することになる。つまり、増幅器１が２つの入力端子及び出力Ｖｏの電圧をバランス（安定）させようと動作するために、一定のセトリング時間が必要となる。
【００１４】
図３（Ｃ）は、上記のセトリング時間後に、スイッチＳＷ１，ＳＷ２が共にオフになり、スイッチＳＷ３がオンになるホールド状態を示す。セトリング時間が長いと、ホールド状態への遷移が遅くなり、高速サンプリングクロックに対応した動作ができなくなる。
【００１５】
更に、入力電圧ＶＩＮが理想電源ではなく、出力部よりも入力部のインピーダンスが低い場合は、その入力部にも上記のピーク電圧の影響が及び、他の回路、例えば入力電圧ＶＩＮと他の電圧とを比較する比較回路など、の誤動作に原因になることが予想される。
【００１６】
そこで、本発明の目的は、入力電圧が大きく変動しても、セトリング時間を短くすることができ、高速サンプリングを可能にするサンプルホールド回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、サンプルホールド回路において、第１及び第２の入力端子間の電圧差に応じた電圧を出力端子に出力する差動増幅器と、差動増幅器の第１の入力端子と出力端子との間に設けられた第１のスイッチと、差動増幅器の第１の入力端子に第１の電極が接続されたホールドキャパシタと、サンプリング入力とホールドキャパシタの第２の電極との間に設けられた第２のスイッチと、ホールドキャパシタの第２の電極と出力端子との間に設けられた第３のスイッチとを有し、更に、ホールドキャパシタの第１及び第２の電極間を短絡する短絡スイッチ手段を有し、第１のスイッチを閉じるリセット状態において、短絡スイッチ手段がホールドキャパシタの第１及び第２の電極間を短絡し、リセット状態の後のサンプル状態において、第１及び第２のスイッチがオンし、ホールド状態において、第３のスイッチがオンすることを特徴とする。
【００１８】
上記の発明によれば、前サイクルでのホールド状態から、次のサイクルのサンプル状態に遷移する時に、短絡スイッチ手段がホールドキャパシタを短絡して電荷を放電するので、当該遷移時におけるセトリング時間を短くすることができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２０】
図５は、第１の実施の形態におけるサンプルホールド回路を示す図である。図１と同じ構成要素には同じ引用番号が与えられている。図１の従来例と異なるところは、制御回路６が第４の制御信号φ４を生成していることと、ホールドキャパシタＣＨの両電極間に短絡スイッチＳＷ４が設けられていることである。そして、この短絡スイッチＳＷ４は、従前のホールド期間から次のサンプリング期間に遷移する時に、第４の制御信号φ４のＨレベルパルスによりオンして、ホールドキャパシタＣＨの両端に蓄えられた電荷をディスチャージする。つまり、第１のスイッチＳＷ１がオンとなって、差動増幅器１をリセットしている間、第４のスイッチＳＷ４をオンにして、ホールドキャパシタＣＨの電荷を放電する。従って、その後に、第２のスイッチＳＷ２がオンとなってサンプリング入力ＶＩＮがホールドキャパシタＣＨに接続されても、蓄えられた電荷によって負入力電圧Ｖｘが追従させられることなく、差動増幅器１の負入力端子Ｖｘに急峻なピークが発生することがない。従って、サンプリング期間での長いセトリング時間が緩和される。それ以外の、サンプルリング動作とホールド動作とは、図１のサンプルホールド回路と同様である。
【００２１】
図６は、図５のサンプルホールド回路の３つの状態を示す図である。図６（Ａ）のリセット状態では、第１のスイッチＳＷ１と第４のスイッチＳＷ４とがオンする。但し、第２及び第３のスイッチＳＷ２，ＳＷ３は共にオフ状態である。ホールド期間からサンプリング期間に遷移するときに一時的にリセット状態にされる。図６（Ｂ）は、リセット状態後のサンプリング状態であり、第４のスイッチＳＷ４はオフになり、第２のスイッチＳＷ２がオンとなり、ホールドキャパシタＣＨにアナログ入力電圧ＶＩＮが印加される。これは従来例と同じである。このとき、第１のスイッチＳＷ１はオンのまま、第３のスイッチＳＷ３はオフのままである。そして、図６（Ｃ）のホールド状態では、スイッチＳＷ１，ＳＷ２がオフになり、スイッチＳＷ３のみがオンとなり、アナログ入力電圧ＶＩＮが前記式（６）に従って出力端子Ｖｏに出力される。短絡スイッチＳＷ４はオフのままである。
【００２２】
図７は、時間ｔに対するアナログ入力電圧ＶＩＮと負入力電圧Ｖｘとの関係を示す図である。また、図８は、時間ｔに対するアナログ入力電圧ＶＩＮと出力電圧Ｖｏとの関係を示す図である。時間ｔ１より前の従前のサイクルでは、アナログ入力電圧ＶＩＮ＝Ｖｍａｘであり、図８に示されるとおり、ホールド状態では出力電圧Ｖｏがそのアナログ入力電圧ＶＩＮ＝Ｖｍａｘになっている。
【００２３】
時間ｔ１にて、図６（Ａ）または図７の回路図に示されるとおり、第１のスイッチＳＷ１と第４のスイッチＳＷ４とがオンになるリセット状態において、第１のスイッチＳＷ１のオンにより、Ｖｏ＝Ｖｘ＝ＶＯＦＦ＋Ｖｃとなるのは従来例と同じである。このリセット状態の時、第４のスイッチＳＷ４が一時的にオンするので、ホールドキャパシタＣＨに従前のサイクルで蓄積されていた電荷がディスチャージされる。このディスチャージ動作は、キャパシタの短絡動作であり短時間で完了する。
【００２４】
その状態で、時間ｔ２にて、第４のスイッチＳＷ４がオフ、第２のスイッチＳＷ２がオンになり、図６（Ｂ）のサンプリング状態になる。この時、アナログ入力電圧ＶＩＮ＝−ＶｍａｘがホールドキャパシタＣＨに印加される。しかし、ホールドキャパシタＣＨ内には電荷が蓄積されておらず、電荷の無い状態を維持しようとするために、負入力電圧Ｖｘは、−Ｖｍａｘに遷移する。つまり、従来例のように負入力電圧Ｖｘに発生した−２Ｖｍａｘの急峻なピークが緩和される。従って、その後の差動増幅器１の動作により負入力電圧ＶｘがコモンレベルＶｃ（＋ＶＯＦＦ）にされるのに必要なセトリング時間は、従来例よりも短くなる。出力電圧Ｖｏも負入力電圧Ｖｘと同様に、コモンレベルにされる。
【００２５】
そして、図８に示されるように、時間ｔ３で第１のスイッチＳＷ１、第２のスイッチＳＷ２が共にオフになり、第３のスイッチＳＷ３のみオンになると、ホールド状態になり、出力端子Ｖｏには、アナログ入力電圧ＶＩＮ＝−Ｖｍａｘが出力される。
【００２６】
以上の通り、第１の実施の形態では、第４のスイッチをホールドキャパシタの第１及び第２の電極間に設けて、ホールド期間からサンプル期間に遷移するときに第４のスイッチＳＷ４がホールドキャパシタＣＨの電極間を一時的に短絡して電荷を放電するので、差動増幅器の負入力電圧Ｖｘに急峻なピーク電圧が生成されることがない。従って、セトリング時間を短くすることができ、高速のサンプリングクロックに対応して動作することができる。更に、ピーク電圧による他の回路への悪影響も緩和することができる。
【００２７】
図９は、第２の実施の形態のサンプルホールド回路を示す図である。図１の従来例とは、第３のスイッチＳＷ３を制御する第３の制御信号φ３が異なる。即ち、制御回路６内に示される制御信号から理解されるとおり、従前のホールド期間からサンプリング期間に遷移するとき、第１の制御信号φ１がＨレベルになり第１のスイッチＳＷ１がオンになる。この時、ホールド期間中にオン状態であった第３のスイッチＳＷ３がそのオン状態を維持する。その結果、第１のスイッチＳＷ１と第３のスイッチＳＷ３とが共にオン状態になる。この状態は、出力端子Ｖｏを介してホールドキャパシタＣＨが短絡された状態と同じである。これにより、ホールドキャパシタＣＨに蓄積されていた電荷がディスチャージされる。つまり、ホールド期間からサンプリング期間に遷移するときのリセット状態において、ホールドキャパシタが短絡されて、電荷がディスチャージされるのである。その後、新たな入力電圧ＶＩＮがホールドキャパシタに印加されて、サンプリングされる。
【００２８】
図１０は、図９のサンプルホールド回路の３つの状態を示す図である。上記したとおり、従前のホールド期間からサンプリング期間に遷移するとき、図１０（Ａ）のリセット状態になる。この時、第１のスイッチＳＷ１がオンとなって、Ｖｏ＝Ｖｘ＝Ｖｃ（＋ＶＯＦＦ）となる。そして、従前のホールド期間でオン状態であった第３のスイッチＳＷ３がそのオン状態を維持するので、ホールドキャパシタＣＨが出力端子Ｖｏを介して短絡され、従前のサイクルで蓄積した電荷がディスチャージされる。その後、図１０（Ｂ）のサンプリング状態では、第３の制御信号φ３がＬレベルなって、第２の制御信号φ２がＨレベルになり、第３のスイッチＳＷ３はオフ、第２のスイッチＳＷ２はオンとなり、アナログ入力信号ＶＩＮがホールドキャパシタＣＨに印加される。このとき、ホールドキャパシタに電荷が蓄積されていないので、急峻なピーク電圧が負入力端子に発生することはなく、セトリング時間も短くなる。
【００２９】
最後に、図１０（Ｃ）に示されるとおり、第１及び第２のスイッチＳＷ１、ＳＷ２が共にオフになり、第３のスイッチＳＷ３がオンとなり、出力端子Ｖｏにサンプリングしたアナログ入力電圧ＶＩＮが出力される。これがホールド状態である。
【００３０】
以上のように、第２の実施の形態では、第４のスイッチを設けることなく、第１のスイッチＳＷ１と第３のスイッチＳＷ３とを利用して、ホールド期間からサンプリング期間への遷移時において、ホールドキャパシタＣＨの両電極間を短絡して電荷をディスチャージする。従って、アナログ入力電圧の変化に伴い、差動増幅器の負入力電圧Ｖｘに急峻なピーク波形が生成されることが緩和され、セトリング時間を短くすることができる。
【００３１】
図１１は、第１の実施の形態の変形例を示す図である。図５のサンプルホールド回路は、コモンレベルＶｃに対してアナログ入力電圧ＶＩＮが供給され、差動増幅器の正入力端にはコモンレベルＶｃが、負入力端Ｖｘにはアナログ入力電圧ＶＩＮがホールドキャパシタＣＨを介してそれぞれ供給されている。それに対して、図１１の変形例では、アナログ入力電圧ＶＩＮが差動電圧で供給され、それに伴って、アナログ出力電圧Ｖｏも差動電圧で出力される。
【００３２】
従って、差動増幅器１には、ホールドキャパシタ対ＣＨ，ＣＨＢ、第１〜第４のスイッチ群ＳＷ１〜ＳＷ４、ＳＷ１Ｂ〜ＳＷ４Ｂが、それぞれ設けられる。そして、第１のスイッチ対ＳＷ１，ＳＷ１Ｂは、第１の制御信号φ１で制御され、第２のスイッチ対ＳＷ２，ＳＷ２Ｂは、第２の制御信号φ２で制御され、同様に、第３、第４のスイッチ対も第３、第４の制御信号φ３、φ４でそれぞれ制御される。制御回路６が生成する制御信号は、図５と同じである。従って、そのリセット動作とサンプリング動作とホールド動作とは、第１の実施の形態と同じである。
【００３３】
図１２は、第２の実施の形態の変形例を示す図である。この例も、アナログ入力電圧ＶＩＮが差動電圧で供給され、アナログ出力電圧Ｖｏも差動電圧で出力される。従って、ホールドキャパシタ対ＣＨ，ＣＨＢと第１〜第３のスイッチ群ＳＷ１〜ＳＷ３、ＳＷ１Ｂ〜ＳＷ３Ｂが２セット設けられ、スイッチ群は第１〜第３の制御信号φ１〜φ３でそれぞれ制御される。制御回路６が生成する制御信号は、図９と同じである。従って、そのリセット動作とサンプリング動作とホールド動作とは、第２の実施の形態と同じである。
【００３４】
以上、実施の形態例をまとめると以下の付記の通りである。
【００３５】
（付記１）サンプリング入力をサンプルホールドして出力するサンプルホールド回路において、
第１及び第２の入力端子間の電圧差に応じた電圧を出力端子に出力する差動増幅器と、
前記差動増幅器の第１の入力端子と出力端子との間に設けられた第１のスイッチと、
前記差動増幅器の第１の入力端子に第１の電極が接続されたホールドキャパシタと、
前記サンプリング入力と前記ホールドキャパシタの第２の電極との間に設けられた第２のスイッチと、
前記ホールドキャパシタの第２の電極と前記出力端子との間に設けられた第３のスイッチとを有し、
更に、前記ホールドキャパシタの第１及び第２の電極間を短絡する短絡スイッチ手段を有し、
前記第１のスイッチをオンさせるリセット状態において、前記短絡スイッチ手段がホールドキャパシタの第１及び第２の電極間を短絡し、当該リセット状態の後のサンプル状態において、前記第１及び第２のスイッチがオンし、ホールド状態において、前記第３のスイッチがオンすることを特徴とするサンプルホールド回路。
【００３６】
（付記２）付記１において、
前記第１、第２、第３のスイッチと前記短絡スイッチ手段とをそれぞれ制御する第１乃至第４の制御信号を生成する制御回路を更に有することを特徴とするサンプルホールド回路。
【００３７】
（付記３）付記１において、
前記差動増幅器の第２の入力端子に所定の基準電圧が印加されることを特徴とするサンプルホールド回路。
【００３８】
（付記４）サンプリング差動入力をサンプルホールドして出力するサンプルホールド回路において、
入力端子対間の電圧差に応じた差動電圧を出力端子対間に出力する差動増幅器と、
前記差動増幅器の入力端子対と出力端子対との間にそれぞれ設けられた第１のスイッチ対と、
前記差動増幅器の入力端子対にそれぞれ第１の電極が接続されたホールドキャパシタ対と、
前記サンプリング差動入力と前記ホールドキャパシタ対の第２の電極との間に設けられた第２のスイッチ対と、
前記ホールドキャパシタ対の第２の電極と前記出力端子対との間に設けられた第３のスイッチ対とを有し、
更に、前記ホールドキャパシタ対の第１及び第２の電極間をそれぞれ短絡する短絡スイッチ対を有し、
前記第１のスイッチ対をオンさせるリセット状態において、前記短絡スイッチ対がホールドキャパシタ対の第１及び第２の電極間をそれぞれ短絡し、当該リセット状態の後のサンプル状態において、前記第１及び第２のスイッチ対がオンし、ホールド状態において、前記第３のスイッチ対がオンすることを特徴とするサンプルホールド回路。
【００３９】
（付記５）付記５において、
前記第１、第２、第３のスイッチ対と前記短絡スイッチ対とをそれぞれ制御する第１乃至第４の制御信号を生成する制御回路を更に有することを特徴とするサンプルホールド回路。
【００４０】
（付記６）サンプリング入力をサンプルホールドして出力するサンプルホールド回路において、
第１及び第２の入力端子間の電圧差に応じた電圧を出力端子に出力する差動増幅器と、
前記差動増幅器の第１の入力端子と出力端子との間に設けられた第１のスイッチと、
前記差動増幅器の第１の入力端子に第１の電極が接続されたホールドキャパシタと、
前記サンプリング入力と前記ホールドキャパシタの第２の電極との間に設けられた第２のスイッチと、
前記ホールドキャパシタの第２の電極と前記出力端子との間に設けられた第３のスイッチとを有し、
前記第１のスイッチをオンさせるリセット状態において、前記第３のスイッチもオン状態にして前記ホールドキャパシタの第１及び第２の電極間を短絡し、当該リセット状態の後のサンプル状態において、前記第１及び第２のスイッチがオンし、ホールド状態において、前記第３のスイッチがオンすることを特徴とするサンプルホールド回路。
【００４１】
（付記７）付記６において、
前記第１乃至第３のスイッチとをそれぞれ制御する第１乃至第３の制御信号を生成する制御回路を更に有することを特徴とするサンプルホールド回路。
【００４２】
（付記８）付記６において、
前記差動増幅器の第２の入力端子に所定の基準電圧が印加されることを特徴とするサンプルホールド回路。
【００４３】
（付記９）サンプリング差動入力をサンプルホールドして出力するサンプルホールド回路において、
入力端子対間の電圧差に応じた差動電圧を出力端子対に出力する差動増幅器と、
前記差動増幅器の入力端子対と出力端子対との間に設けられた第１のスイッチ対と、
前記差動増幅器の入力端子対にそれぞれ第１の電極が接続されたホールドキャパシタ対と、
前記サンプリング差動入力と前記ホールドキャパシタ対の第２の電極との間に設けられた第２のスイッチ対と、
前記ホールドキャパシタ対の第２の電極と前記出力端子対との間に設けられた第３のスイッチ対とを有し、
前記第１のスイッチ対をオンさせるリセット状態において、前記第３のスイッチ対もオン状態にして前記ホールドキャパシタ対の第１及び第２の電極間を短絡し、当該リセット状態の後のサンプル状態において、前記第１及び第２のスイッチ対がオンし、ホールド状態において、前記第３のスイッチ対がオンすることを特徴とするサンプルホールド回路。
【００４４】
（付記１０）付記９において、
前記第１乃至第３のスイッチとをそれぞれ制御する第１乃至第３の制御信号を生成する制御回路を更に有することを特徴とするサンプルホールド回路。
【００４５】
【発明の効果】
以上、本発明によれば、ホールド期間からサンプリング期間への遷移時におけるセトリング時間を短くしたサンプルホールド回路を提供することができる。
【図面の簡単な説明】
【図１】従来のサンプリングホールド回路を示す図である。
【図２】図１のサンプルホールド回路の３つの状態を示す図である。
【図３】図１のサンプルホールド回路の時間ｔに対するアナログ入力電圧ＶＩＮと増幅器の負入力電圧Ｖｘとの関係を示す図である。
【図４】図１のサンプルホールド回路の時間ｔに対する出力電圧Ｖｏを示す図である。
【図５】第１の実施の形態におけるサンプルホールド回路を示す図である。
【図６】図５のサンプルホールド回路の３つの状態を示す図である。
【図７】図５のサンプルホールド回路の時間ｔに対するアナログ入力電圧ＶＩＮと負入力電圧Ｖｘとの関係を示す図である。
【図８】図５のサンプルホールド回路の時間ｔに対するアナログ入力電圧ＶＩＮと出力電圧Ｖｏとの関係を示す図である。
【図９】第２の実施の形態のサンプルホールド回路を示す図である。
【図１０】図９のサンプルホールド回路の３つの状態を示す図である。
【図１１】第１の実施の形態の変形例を示す図である。
【図１２】第２の実施の形態の変形例を示す図である。
【符号の説明】
１  差動増幅器、６  制御回路  ＳＷ１〜ＳＷ３    第１〜第３のスイッチ、ＳＷ４    短絡スイッチ、ＣＨ  ホールドキャパシタ、φ１〜φ４  制御信号、Ｖｃ  コモンレベル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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