(57)【要約】【課題】ＳＴＩと素子領域の境界の形状に関る寄生トランジスタをなくし、かつソース／ドレイン信頼性ある低抵抗化対策を有する制御性の良い高性能のＭＯＳ型半導体装置及びその製造方法を提供する。【解決手段】ＭＯＳＦＥＴ　１０に関し、基板１１上にはＳＴＩ部１８に囲まれた素子領域のみにゲート絶縁膜、例えばゲート酸化膜１３と下部ゲート電極部材１４が積層されている。そして、下部ゲート電極部材１４及び上部ゲート電極部材２２の積層が実質的なゲート電極２３のパターンを形成している。上部ゲート電極部材２２は、ＳＴＩ部１８上にコンタクトのため広く延在すると共に下部ゲート電極部材１４上ではそのゲート電極部材１４の最小寸法以下に制御されている。ソース／ドレイン拡散層Ｓ，Ｄは例えばエピタキシャル層２１を伴い酸化膜２０で絶縁されつつ下部ゲート電極部材１４側部に厚く形成されている。【選択図】　　図１
2004055640.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ素子分離による素子分離部を有する半導体基板と、前記半導体基板上において前記素子分離部に囲まれた素子領域内にのみ配されたゲート絶縁膜及び下部ゲート電極部材と、
少なくとも前記下部ゲート電極部材上に下部ゲート電極の最小寸法以下で配されかつ前記素子分離部上に亘って延在する上部ゲート電極部材と、
前記上部ゲート、上部ゲート電極部材を実質的なゲート電極とし、このゲート電極を隔てて前記半導体基板上に形成され、少なくとも前記下部ゲート電極側部に絶縁膜を挟んで隣接したソース／ドレイン拡散層と、
を具備したことを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記下部、上部ゲート電極部材はポリシリコン部材を含み、前記ソース／ドレイン拡散層はエピタキシャル層を含むことを特徴とした請求項１記載のＭＯＳ型半導体装置。
【請求項３】
前記下部、上部ゲート電極部材はポリシリコン部材を含んでその上部がシリサイド化され、前記ソース／ドレイン拡散層はエピタキシャル層を含んでその上部がシリサイド化されていることを特徴とした請求項１記載のＭＯＳ型半導体装置。
【請求項４】
前記下部ゲート電極部材はポリシリコン部材を含み、前記上部ゲート電極部材は前記ポリシリコン部材以外の金属部材を含み、前記ソース／ドレイン拡散層はエピタキシャル層を含むことを特徴とした請求項１記載の半導体装置。
【請求項５】
前記下部ゲート電極部材はポリシリコン部材を含み、前記上部ゲート電極部材は前記ポリシリコン部材以外の金属部材を含み、前記ソース／ドレイン拡散層はエピタキシャル層を含んでその上部がシリサイド化されていることを特徴とした請求項１記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に下部ゲート電極部材を形成する工程と、
前記下部ゲート電極部材上に所定のマスクパターンを形成し、マスクパターンに従って前記半導体基板内所定深さにまで達するトレンチを形成する工程と、
前記トレンチに第１絶縁膜を埋め込み、前記下部ゲート電極部材と共に前記ゲート絶縁膜が露出しない程度に平坦化することにより、素子分離部を形成する工程と、
前記下部ゲート電極部材をパターニングする工程と、
前記下部ゲート電極部材の領域をマスクとしたソース／ドレイン領域への第１のイオン注入工程と、
前記下部ゲート電極部材を含む基板上全体に前記ゲート絶縁膜より厚い第２絶縁膜を形成する工程と、
前記第２絶縁膜を前記下部ゲート電極部材側部にのみ残留させる異方性エッチング工程と、
前記下部ゲート電極部材及び前記素子分離部で囲まれたソース／ドレイン領域を前記下部ゲート電極部材の高さ近傍にまでエピタキシャル成長させるエピタキシャル層を形成する工程と、
少なくとも前記下部ゲート電極部材上に上部ゲート電極部材を堆積する工程と、
前記上部ゲート電極部材をパターニングする工程と、
を具備したことを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項７】
前記上部ゲート電極部材のパターニング後、前記素子領域上全面に第４絶縁膜を形成する工程と、
少なくとも前記ソース／ドレイン領域のエピタキシャル層への第２のイオン注入工程と、
を具備したことを特徴とする請求項６記載のＭＯＳ型半導体装置の製造方法。
【請求項８】
前記上部ゲート電極部材のパターニング後、前記素子領域上全面に第４絶縁膜を形成する工程と、
前記第４絶縁膜を前記上部ゲート電極部材側面に残留させる異方性エッチング工程と、
露出している前記上部ゲート電極部材の上面及び前記ソース／ドレイン領域のエピタキシャル層上にシリサイド化のための金属膜をスパッタ形成する工程と、
１回以上の熱処理を経て自己整合的にシリサイド層を形成する工程と、
を具備したことを特徴とする請求項６記載のＭＯＳ型半導体装置の製造方法。
【請求項９】
前記上部ゲート電極部材のパターニング後、前記素子領域上全面に第４絶縁膜を形成する工程と、
少なくとも前記ソース／ドレイン領域のエピタキシャル層への第２のイオン注入工程と、
前記第４絶縁膜を前記上部ゲート電極部材側面に残留させる異方性エッチング工程と、
露出している前記上部ゲート電極部材の上面及び前記ソース／ドレイン領域のエピタキシャル層上にシリサイド化のための金属膜をスパッタ形成する工程と、
１回以上の熱処理を経て自己整合的にシリサイド層を形成する工程と、
を具備したことを特徴とする請求項６記載のＭＯＳ型半導体装置の製造方法。
【請求項１０】
前記下部電極部材はポリシリコン部材とし、前記上部電極部材はポリシリコン部材またはポリシリコン部材以外の金属部材とすることを特徴とする請求項６〜９いずれか一つに記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成する際の素子間分離技術にＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）が用いられ、高集積、高性能が要求されるＭＯＳ型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の高集積化を進めていく上で、半導体基板上に形成した素子どうしを互いに分離する方法は、ＬＯＣＯＳ分離法（選択酸化分離）からトレンチ・アイソレーションに移行してきている。トレンチ・アイソレーションはＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）と呼称される。ＳＴＩは、素子形成領域以外の半導体基板に溝（トレンチ）を形成し、溝内部を絶縁物、特に酸化シリコン膜などで充填し、素子間分離を実現する。ＬＯＣＯＳ分離法に比べれば基板中に深く分離距離を稼げる。このため、分離幅を著しく縮小することが可能である。
【０００３】
図１３（ａ）〜（ｃ）は、それぞれ従来のＳＴＩを有するＭＯＳＦＥＴの１素子の要部を示す平面図、及びそのＢ−Ｂ断面図、Ｃ−Ｃ断面図である。
ＭＯＳＦＥＴ　１００は、ＳＴＩ部１０３により素子分離されている。すなわち、所定の導電型にされたシリコン基板１０１に所定深さのトレンチＴＲをエッチングし、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法により酸化シリコン膜を埋め込んだ形態である。通常、ＳＴＩ部１０３を形成した後、図示しないプレ酸化膜形成工程、フォトリソグラフィ工程を経てウェルやチャネル等、イオン注入を所定数回実施する。その後、改めてゲート酸化膜１０４、所定パターンのゲート電極１０５を形成する。ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造とするためのサイドウォール（スペーサ）１０６を有し、エクステンション領域を有するソース／ドレイン拡散層１０７が形成されている。また、図示しないがサリサイドプロセスにより、ゲート電極上部、ソース／ドレイン拡散層上部にはシリサイド層が形成され、低抵抗化を図る構成も知られている。
【０００４】
【発明が解決しようとする課題】
上記従来の構成のＭＯＳ　ＦＥＴに関し、ＳＴＩ部１０３の形成工程は、ウェルのイオン注入やゲート酸化膜１０４の形成以前に行なわれていた。すると、ＳＴＩ部１０３とゲート電極１０５下のチャネル領域との境界１０８上部にてゲート酸化膜１０４の厚さが不十分となり易い。そこで、境界１０８の角を丸めるラウンディングのために高温の酸化処理を実施して対処することが考えられる。例えばトレンチＴＲ形成後に適当な時間ドライ酸化を行うことによって境界１０８の角のラウンディングが促進される。
【０００５】
境界１０７の角のラウンディングが不十分である場合は、ＭＯＳ型トランジスタ素子において特性の異なるトランジスタが寄生することになる。この寄生の程度はＭＯＳ型トランジスタのサイズ（特にゲート幅）によって変化し、設計に不都合である。逆に、境界１０７の角のラウンディングが大きすぎる場合は、やはり実際のトランジスタと設計値とのずれの大きさが回路動作に影響する恐れがある。これにより、ハンプ等好ましくない特性が現出する原因になる。また、境界１０７の角の形状が丸いと、素子領域（プロセスウィンドウ）は実質的に狭められることになる。
【０００６】
さらに、ソース／ドレイン領域に関する問題に着目する。ソース／ドレイン拡散層のゲート電極下への入り込みも、エクステンション領域で対処しているものの期待値とずれが生じる可能性がある。ゲート電極パターニング時のオーバーエッチングの程度でも大きく変わる可能性がある。また、シリサイド層もソース／ドレイン拡散層の浅層化によりスパイク転移防止等、ジャンクション・リーク対策を考慮した制御性が要求される。
【０００７】
本発明は上記のような事情を考慮してなされたもので、ＳＴＩと素子領域の境界の形状に関る寄生トランジスタをなくし、かつソース／ドレイン信頼性ある低抵抗化対策を有する制御性の良い高性能のＭＯＳ型半導体装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
トレンチ素子分離による素子分離部を有する半導体基板と、
前記半導体基板上において前記素子分離部に囲まれた素子領域内にのみ配されたゲート絶縁膜及び下部ゲート電極部材と、
少なくとも前記下部ゲート電極部材上に下部ゲート電極の最小寸法以下で配されかつ前記素子分離部上に亘って延在する上部ゲート電極部材と、
前記上部ゲート、上部ゲート電極部材を実質的なゲート電極とし、このゲート電極を隔てて前記半導体基板上に形成され、少なくとも前記下部ゲート電極側部に絶縁膜を挟んで隣接したソース／ドレイン拡散層と、
を具備したことを特徴とする。
【０００９】
上記本発明に係るＭＯＳ型半導体装置によれば、ゲート絶縁膜及びその近傍の下部ゲート電極部材が、素子分離部のトレンチ形成以前に準備される。それゆえ、素子分離に起因する平坦性の制御が不安定な下地にゲート絶縁膜が形成されることはない。よって、ゲート絶縁膜の厚さは素子分離部の境界まで全体的に均一になり易い構成となっている。また、ソース／ドレイン拡散層は深さ方向で稼ぐのではなく高さ方向に伸ばし下部ゲート電極側部にまで及んでいる。よって、上部ゲート電極部材は、素子分離部上ではコンタクトに応じて広い領域も存在するが、下部ゲート電極部材上では下部ゲート電極部材の最小寸法以下に合わせ込み、短絡防止に寄与する。
【００１０】
なお、［請求項２］に係る半導体装置としては、［請求項１］に従属し、
前記下部、上部ゲート電極部材はポリシリコン部材を含み、前記ソース／ドレイン拡散層はエピタキシャル層を含むことを特徴としている。
また、［請求項３］に係る半導体装置としては、［請求項１］に従属し、
前記下部、上部ゲート電極部材はポリシリコン部材を含んでその上部がシリサイド化され、前記ソース／ドレイン拡散層はエピタキシャル層を含んでその上部がシリサイド化されていることを特徴としている。
また、［請求項４］に係る半導体装置としては、［請求項１］に従属し、
前記下部ゲート電極部材はポリシリコン部材を含み、前記上部ゲート電極部材は前記ポリシリコン部材以外の金属部材を含み、前記ソース／ドレイン拡散層はエピタキシャル層を含むことを特徴としている。
また、［請求項５］に係る半導体装置としては、［請求項１］に従属し、
前記下部ゲート電極部材はポリシリコン部材を含み、前記上部ゲート電極部材は前記ポリシリコン部材以外の金属部材を含み、前記ソース／ドレイン拡散層はエピタキシャル層を含んでその上部がシリサイド化されていることを特徴としている。
［請求項２］〜［請求項５］の発明によれば、実質的なゲート電極を分けて形成することになるので、同じ材質、あるいは互いに異なる材質で構成することができる。低抵抗化のためシリサイド化も可能である。また、ソース／ドレイン拡散層はエピタキシャル層により、高さ方向に伸ばす。低抵抗化のためシリサイド化も可能である。
【００１１】
本発明の［請求項６］に係るより好ましい実施態様としての半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に下部ゲート電極部材を形成する工程と、
前記下部ゲート電極部材上に所定のマスクパターンを形成し、マスクパターンに従って前記半導体基板内所定深さにまで達するトレンチを形成する工程と、
前記トレンチに第１絶縁膜を埋め込み、前記下部ゲート電極部材と共に前記ゲート絶縁膜が露出しない程度に平坦化することにより、素子分離部を形成する工程と、
前記下部ゲート電極部材をパターニングする工程と、
前記下部ゲート電極部材の領域をマスクとしたソース／ドレイン領域への第１のイオン注入工程と、
前記下部ゲート電極部材を含む基板上全体に前記ゲート絶縁膜より厚い第２絶縁膜を形成する工程と、
前記第２絶縁膜を前記下部ゲート電極部材側部にのみ残留させる異方性エッチング工程と、
前記下部ゲート電極部材及び前記素子分離部で囲まれたソース／ドレイン領域を前記下部ゲート電極部材の高さ近傍にまでエピタキシャル成長させるエピタキシャル層を形成する工程と、
少なくとも前記下部ゲート電極部材上に上部ゲート電極部材を堆積する工程と、
前記上部ゲート電極部材をパターニングする工程と、
を具備したことを特徴とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、ゲート絶縁膜及びその近傍の下部ゲート電極部材が半導体基板上に均一に形成されてから、素子分離に必要な所定領域にトレンチが形成される。これにより、素子分離領域であるトレンチとの境界付近でゲート絶縁膜の厚さが不均一になるような工程を避ける。また、ソース／ドレイン領域をエピタキシャル成長させることによって深さ方向ではなく高さ方向に領域を稼ぐ。このため、第２絶縁膜の形成及び上部ゲート電極部材のパターニングが短絡防止のために重要である。
【００１３】
本発明の［請求項７］に係る半導体装置の製造方法は、［請求項６］に従属され、
前記上部ゲート電極部材のパターニング後、前記素子領域上全面に第４絶縁膜を形成する工程と、
少なくとも前記ソース／ドレイン領域のエピタキシャル層への第２のイオン注入工程と、
を具備したことを特徴とする。
上記第２のイオン注入工程により、ソース／ドレイン領域のいっそうの低抵抗化を図る。
【００１４】
本発明の［請求項８］に係る半導体装置の製造方法は、［請求項６］に従属され、
前記上部ゲート電極部材のパターニング後、前記素子領域上全面に第４絶縁膜を形成する工程と、
前記第４絶縁膜を前記上部ゲート電極部材側面に残留させる異方性エッチング工程と、
露出している前記上部ゲート電極部材の上面及び前記ソース／ドレイン領域のエピタキシャル層上にシリサイド化のための金属膜をスパッタ形成する工程と、
１回以上の熱処理を経て自己整合的にシリサイド層を形成する工程と、
を具備したことを特徴とする。
上記自己整合的にシリサイド層を形成する工程により、ゲート電極、ソース／ドレイン領域のいっそうの低抵抗化を図る。
【００１５】
本発明の［請求項９］に係る半導体装置の製造方法は、［請求項６］に従属され、
前記上部ゲート電極部材のパターニング後、前記素子領域上全面に第４絶縁膜を形成する工程と、
少なくとも前記ソース／ドレイン領域のエピタキシャル層への第２のイオン注入工程と、
前記第４絶縁膜を前記上部ゲート電極部材側面に残留させる異方性エッチング工程と、
露出している前記上部ゲート電極部材の上面及び前記ソース／ドレイン領域のエピタキシャル層上にシリサイド化のための金属膜をスパッタ形成する工程と、
１回以上の熱処理を経て自己整合的にシリサイド層を形成する工程と、
を具備したことを特徴とする。
上記第２のイオン注入、自己整合的にシリサイド層を形成する工程により、ゲート電極、ソース／ドレイン領域のいっそうの低抵抗化を図る。
【００１６】
本発明の［請求項１０］に係る半導体装置の製造方法は、［請求項６］〜［請求項９］のいずれか一つに従属され、
また、［請求項８］の半導体装置の製造方法は、［請求項７］に従属され、
前記下部電極部材はポリシリコン部材とし、前記上部電極部材はポリシリコン部材またはポリシリコン部材以外の金属部材とすることを特徴とする。すなわち、下部と上部電極部材は２工程に分けて形成されるので、２工程とも同じ材質、あるいは互いに異なる材質を必要に応じ用いることができる。
【００１７】
【発明の実施の形態】
図１（ａ）〜（ｃ）は、それぞれ従来のＳＴＩを有するＭＯＳＦＥＴの１素子の要部を示す平面図、及びそのＢ−Ｂ断面図、Ｃ−Ｃ断面図である。
ＭＯＳＦＥＴ　１０は、ＳＴＩ部１８により素子分離されている。ＳＴＩ部１８は所定の導電型にされたシリコン基板１１にトレンチ素子分離による酸化膜埋め込みがなされた形態である。基板１１上には、ＳＴＩ部１８に囲まれた素子領域のみにゲート絶縁膜、例えばゲート酸化膜１３と下部ゲート電極部材１４が積層されている。そして、下部ゲート電極部材１４上に上部ゲート電極部材２２が形成されている。下部ゲート電極部材１４及び上部ゲート電極部材２２の積層が実質的なゲート電極２３のパターンを形成している。このゲート電極２３を隔てて基板１１上にソース／ドレイン拡散層Ｓ，Ｄが形成されている。このソース／ドレイン拡散層Ｓ，Ｄは少なくとも下部ゲート電極部材１４側部に酸化膜２０を挟んで隣接した形態となっている。
【００１８】
上部ゲート電極部材２２は、ＳＴＩ部１８上にコンタクトのため広く延在すると共に下部ゲート電極部材１４上ではそのゲート電極部材１４の最小寸法以下に制御されている。下部ゲート電極部材１４に絶縁膜２０を介して隣接したソース／ドレイン拡散層Ｓ，Ｄとの短絡を防止するためである。ソース／ドレイン拡散層Ｓ，Ｄは例えばエピタキシャル層２１を伴って高さ方向に厚く形成されている。
【００１９】
ゲート電極２３に関し、例えば下部、上部ゲート電極部材１４，２２は共にポリシリコン部材であってもよい。
また、下部ゲート電極部材１４はポリシリコン部材、上部ゲート電極部材２２は、ポリシリコン部材の少なくとも上部がシリサイド化されたシリサイドゲートを構成してもよい。この場合、ソース／ドレイン拡散層Ｓ，Ｄはエピタキシャル層２１上部がシリサイド化されていてもよい。
【００２０】
また、下部ゲート電極部材１４はポリシリコン部材、上部ゲート電極部材１９はＷなどの金属部材とするポリメタルゲートを構成してもよい。いずれも、ゲート電極２３の低抵抗化対策となり得る。ゲート電極２３の細線化に伴う抵抗上昇を極力低減する。
【００２１】
上記実施形態の構成によれば、ゲート酸化膜１３及びその近傍の下部ゲート電極部材１４は、ＳＴＩ部１８に囲まれた素子領域のみに配され、ＳＴＩ部１８上には存在しない。これは、ゲート酸化膜１３及びその近傍の下部ゲート電極部材１４が、ＳＴＩ部１８による素子分離以前に形成されたものである理由による。ゲート酸化膜１３の厚さは全体的に均一になり易い構成となっている。上部ゲート電極部材２２は下部ゲート電極部材１４上に下部ゲート電極の最小寸法以下で配されかつ素子分離部１８上に亘って延在する。これら下部、上部ゲート電極部材１４，２２によりゲート電極２３が構成されている。
【００２２】
これにより、ＳＴＩ部１８とゲート電極２３下のチャネル領域との境界２６の角（アクティブエッジ）を丸める制御性の乏しいラウンディング処理などが不要になる。これにより、従来例で説明したような寄生トランジスタの懸念は解消される。また、ソース／ドレイン拡散層Ｓ，Ｄはエピタキシャル層２１によって深さ方向ではなく高さ方向に領域を稼いでいる。これにより、ゲート長の制御性が向上する。特に、チャネル長の短いトランジスタにおいて、低リークかつ高能力を有する構造的設計を行う上で有利である。
【００２３】
図２〜図１０は、それぞれ本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す断面図であり、上記図１の構成を実現する方法について説明するものである。図１（ｂ）に対応しており同様の箇所には同一の符号を付す。
【００２４】
図２に示すように、シリコン基板１１においてプレ酸化膜１２を形成する。次にフォトリソグラフィ技術を伴い、ウェル、チャネル領域等、素子形成に必要な不純物イオン注入を実施する。
【００２５】
次に、図３に示すように、プレ酸化膜１２を剥離し、ゲート絶縁膜、ここでは熱酸化によりゲート酸化膜１３を形成する。続いて、下部ゲート電極部材１４を形成する。ここでの下部ゲート電極部材１４はポリシリコン層とし、ＣＶＤ法を用いて形成する。
【００２６】
次に、図４に示すように、マスク材を堆積しフォトリソグラフィ技術を用いてマスクパターン１５を形成する。このマスクパターン１５を形成するマスク材は、フォトレジストの他、ＳｉＯ２等ハードマスクを併用したものが考えられる。次に、マスクパターン１５に従って基板１１内所定深さ（２００〜４００ｎｍ程度）にまで達する所定幅（だいたい０．２０μｍ以上）のトレンチを素子分離部１６としてエッチング形成する。
【００２７】
次に、図５に示すように、マスクパターン１５を剥離した後、炉内温度４００℃以下に制御したＣＶＤ法により素子分離部１６内部を絶縁膜、ここでは酸化シリコン膜１７で埋め込む。その後、化学的機械的研磨、いわゆるＣＭＰ技術を用いて酸化シリコン膜１７と下部ゲート電極部材１４を共に平坦化する。このとき、ゲート酸化膜１３が露出しないように制御することが重要である。例えば、ＣＭＰによる酸化シリコン膜１７の研磨中、下部ゲート電極部材１４であるポリシリコン層の露出検出から所定時間経過後に任意の膜厚だけポリシリコン層を残しての研磨終了とする。これにより、ＳＴＩ部１８を形成する。
【００２８】
次に、図６に示すように、フォトリソグラフィ技術を用いて図示しないマスクパターン形成後、下部ゲート電極部材１４及びゲート酸化膜１３を選択的にエッチングする。次に、後酸化して下部ゲート電極部材１４の領域をマスクとした不純物イオン注入を実施し、ソース／ドレインの拡散層１９を形成する。次に、下部ゲート電極部材１４を含む基板上全体にゲート酸化膜１３より厚い酸化膜２０をＣＶＤ法等により形成する。
【００２９】
次に、図７に示すように、酸化膜２０に対し、異方性エッチング技術を用いる。これにより、酸化膜２０を下部ゲート電極部材１４側部にのみ残留させる。ここで、再び後酸化してソース／ドレインの拡散層１９へのイオン注入を実施してもよい。
【００３０】
次に、図８に示すように、下部ゲート電極部材１４及び素子分離部１８で囲まれたソース／ドレイン拡散層１９の領域上をエピタキシャル成長させる。これにより、下部ゲート電極部材１４の高さ近傍にまでソース／ドレインのエピタキシャル成長層２１を形成する。下部ゲート電極部材１４とエピタキシャル成長層２１は酸化膜２０によって絶縁状態が保たれる。ソース／ドレイン拡散層１９をＳ，Ｄと表記する。
【００３１】
次に、図９に示すように、下部ゲート電極部材１４上を含む全面に上部ゲート電極部材２２を形成する。ここではポリシリコン層とする。その厚さは、下部、上部ゲート電極部材１４及び２２によって実質的なゲート電極が構成されることを考慮に入れて制御する。
【００３２】
次に、図１０に示すように、フォトリソグラフィ技術を用いて図示しないマスクパターン形成後、上部ゲート電極材２２を選択的にエッチングし、ゲート電極２３のパターンを形成する。上部ゲート電極材２２のパターニングは、ソース／ドレインのエピタキシャル成長層２１との短絡を防止するため、下部ゲート電極部材１４上では寸法を制御する必要がある。また、ＳＴＩ部１８上では、上部ゲート電極材２２はコンタクト部の形成などのため下部ゲート電極部材１４のゲート長より広くパターニングされる（図１（ａ）参照）。
【００３３】
上記実施形態の方法によれば、ゲート酸化膜１３及びその近傍の下部ゲート電極部材１４がシリコン基板１１上に均一に形成されてから、素子分離部（トレンチ）１６をエッチング形成する。その後、酸化シリコン膜１７で埋め込み、ゲート酸化膜１３を露出させずに平坦化する。これにより、この素子分離部１８との境界付近でゲート酸化膜１３の厚さが不均一になってしまうような工程は避けられる。これにより、寄生トランジスタの懸念は解消される。また、ソース／ドレイン領域はエピタキシャル成長させ、いわゆるエレベーテッド・ソース／ドレイン構造をとることによって、深さ方向ではなく高さ方向に領域を稼ぐ（エピタキシャル層２１）。これにより、ゲート長の制御性が向上する。特に、チャネル長の短いトランジスタにおいて、低リークかつ高能力を有する構造的設計を行う上で有利である。。
【００３４】
図１１（ａ），（ｂ）は、自己整合シリサイド形成工程の一例を示す断面図である。前記図１０の工程後において、絶縁膜３１を全面に形成する。絶縁膜３１越しにソース／ドレインのためのイオン注入を加えてもよい。その後、異方性エッチングを経てサイドウォールとする（図１１（ａ））。次に、ＣｏやＴｉ、Ｍｏなど高融点金属から選ばれた金属部材をスパッタ形成し、熱処理、未反応金属除去することによって自己整合的なシリサイド層３２を伴うサリサイド構造を実現する（図１１（ｂ））。電極２３の低抵抗化、高速動作に寄与する。
【００３５】
図１２（ａ），（ｂ）は、ポリメタルゲート形成工程の一例を示す断面図である。図８の工程後において、シリサイド化のための金属部材（例えばＷ）を薄くスパッタ形成し、熱処理、未反応金属除去することによりシリサイド層４１が形成される（図１２（ａ））。その後、上記金属部材または異なる金属部材４２を厚くスパッタ形成しエッチング処理を経て上部ゲート電極部材（２２）を金属部材４２とする（図１２（ｂ））。これにより、ポリメタルゲートでなるゲート電極（２３）を形成する。
【００３６】
他のゲート電極形成の例は上記に限らない。また、素子分離部１８としてのトレンチ幅、深さ、形状は仕様に合わせて多様化される。図示しないが、積極的にテーパ形状を持たせるのもよい。これにより、酸化シリコン膜１７の埋め込み時のストレスを弱め、結晶欠陥、転移欠陥の派生防止に寄与する。酸化シリコン膜１７による埋め込みも、高密度プラズマＣＶＤによる技術を利用することができる。
【００３７】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の形成を下部ゲート電極部材形成、上部ゲート電極部材形成の２工程に分け、工程間に素子分離部を形成する。すなわち、ゲート絶縁膜及びその近傍の下部ゲート電極部材が半導体基板上に均一に形成されてから、素子分離部をエッチング形成する。その後、絶縁膜を埋め込み、ゲート絶縁膜を露出させずに平坦化するので、この素子分離部との境界付近でゲート絶縁膜の厚さが不均一になってしまうような工程は避けられる。これにより、寄生トランジスタの懸念は解消される。また、ソース／ドレイン領域をエピタキシャル成長させることによって深さ方向ではなく高さ方向に領域を稼ぐ。これにより、ゲート長の制御性が向上する。また、実際のトランジスタのサイズ（特にゲート幅）と設計値の誤差の低減に大いに寄与する。この結果、ＳＴＩと素子領域の境界の形状に関る寄生トランジスタをなくし、かつソース／ドレイン信頼性ある低抵抗化対策を有する制御性の良い高性能のＭＯＳ型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、それぞれ従来のＳＴＩを有するＭＯＳ　ＦＥＴの１素子の要部を示す平面図、及びそのＢ−Ｂ断面図、Ｃ−Ｃ断面図である。
【図２】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第１の断面図である。
【図３】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第２の断面図である。
【図４】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第３の断面図である。
【図５】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第４の断面図である。
【図６】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第５の断面図である。
【図７】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第６の断面図である。
【図８】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第７の断面図である。
【図９】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第８の断面図である。
【図１０】本発明の一実施形態に係るＳＴＩを有するＭＯＳ　ＦＥＴの製造方法を工程順に示す第９の断面図である。
【図１１】（ａ），（ｂ）は、自己整合シリサイド形成工程の一例を示す断面図である。
【図１２】（ａ），（ｂ）は、メタルゲート形成工程の一例を示す断面図である。
【図１３】（ａ）〜（ｃ）は、それぞれ従来のＳＴＩを有するＭＯＳ　ＦＥＴの１素子の要部を示す平面図、及びそのＢ−Ｂ断面図、Ｃ−Ｃ断面図である。
【符号の説明】
１０…ＭＯＳＦＥＴ
１１，１０１…シリコン基板
１２…プレ酸化膜
１３，１０４…ゲート酸化膜
１４…下部ゲート電極部材
１５…マスクパターン
１６…素子分離部
１７…酸化シリコン膜
１８，１０３…ＳＴＩ部
１９，１０７，Ｓ，Ｄ…ソース／ドレインの拡散層
２０…酸化膜
２１…エピタキシャル層
２２…上部ゲート電極部材
２３，１０５…ゲート電極
２６，１０８…境界
３１，１０６…サイドウォール
３２，４１…シリサイド層
４２…金属部材
ＴＲ…トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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