(57)【要約】【課題】製造工程を増加させることなく基板コンタクト孔および電極コンタクト孔の両者を同時に開孔することが可能で、かつマスク枚数の削減が可能なセルフアラインソース構造を有する半導体装置の製造方法を提供する。【解決手段】ゲート電極に対して自己整合的にソース線が形成されるセルフアラインソース構造を実現するための一工程である素子分離膜のエッチング工程において、ゲート電極上に電極コンタクト２９が形成されるトランジスタのゲート電極上に位置するパターニング用絶縁膜１２の電極コンタクト孔形成予定領域を含む部分を選択的に同時に除去し、ゲート電極の上面の一部を露出せしめる。【選択図】　　　　図１
2004055826.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に対して自己整合的にソース線が形成されるセルフアラインソース構造を有する半導体装置の製造方法であって、
前記ソース線を形成するために行なわれるソース領域間の素子分離膜の除去時に、前記ゲート電極上に位置する絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に同時に除去し、前記ゲート電極の上面の一部を露出せしめることを特徴とする、半導体装置の製造方法。
【請求項２】
メモリセルトランジスタのゲート電極に対して自己整合的にソース線が形成されるセルフアラインソース構造を有する半導体装置の製造方法であって、
前記ソース線を形成するために行なわれるソース領域間の素子分離膜の除去時に、前記メモリセルトランジスタ以外の周辺回路のトランジスタのゲート電極上に位置する絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に同時に除去し、前記周辺回路のトランジスタのゲート電極の上面の一部を露出せしめることを特徴とする、半導体装置の製造方法。
【請求項３】
半導体基板の主表面上に、上面を覆うように絶縁膜が位置したゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を挟んで位置する前記半導体基板の主表面に、ソースおよびドレイン領域を形成する拡散層形成工程と、
前記ソース領域と隣接する素子分離膜を除去するとともに、同時に前記絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に除去し、前記ゲート電極の上面の一部を露出せしめる第１エッチング工程と、
前記半導体基板の主表面側の全面を覆うように、第１酸化膜系絶縁膜、窒化膜系絶縁膜および第２酸化膜系絶縁膜の３層からなる層間絶縁膜を順次堆積する層間絶縁膜堆積工程と、
前記層間絶縁膜を選択的に除去し、前記ゲート電極に達する電極コンタクト孔と、前記ソースおよびドレイン領域に達する基板コンタクト孔とを同時に開孔する第２エッチング工程と、
前記電極コンタクト孔および前記基板コンタクト孔を導体材料にて充填するコンタクト形成工程とを備えた、半導体装置の製造方法。
【請求項４】
前記第２エッチング工程は、前記窒化膜系絶縁膜に選択性のあるエッチング条件を用いて前記窒化膜系絶縁膜上に位置する前記第２酸化膜系絶縁膜を除去する工程と、上記エッチング条件とは異なる条件にて前記窒化膜系絶縁膜と前記第１酸化膜系絶縁膜を除去する工程とを含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極の上面を覆うように位置する絶縁膜は、酸化膜系の絶縁膜と窒化膜系の絶縁膜とを順次堆積した２層の絶縁膜である、請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板は、メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタ以外のトランジスタが形成される周辺回路領域とを含み、
前記第１エッチング工程は、前記周辺回路領域のトランジスタのゲート電極上の絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に同時に除去することを含み、
前記第２エッチング工程は、前記周辺回路領域のトランジスタの電極コンタクト孔および基板コンタクト孔を同時に開孔することを含む、請求項３から５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特に、セルフアラインソース（Ｓｅｌｆ　Ａｌｉｇｎ　Ｓｏｕｒｃｅ）構造を備える不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置の一種であるフラッシュメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）よりも安価に製造できるため、次世代のメモリデバイスとして注目を浴びている。フラッシュメモリのメモリセルは、対応したソース線に接続されるソース領域と、対応したビット線に接続されるドレイン領域と、情報を蓄積するためのフローティングゲート電極と、対応したワード線に接続されるコントロールゲート電極とを備えている。
【０００３】
一般的に、このようなフラッシュメモリを含めて、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）といったフローティングゲート電極を有するフローティングゲート型の不揮発性半導体装置においては、セルフアラインソース構造が採用されている。
【０００４】
セルフアラインソース構造とは、各メモリセルトランジスタのソース領域の接続に際し、各メモリセルトランジスタの拡散層上に基板コンタクトを形成してこれらを導体配線によって接続するものではなく、基板コンタクトを設けることなく拡散層配線により接続するものである。拡散層配線とは、ソース領域間に位置する素子分離膜をエッチングにより除去し、素子分離膜除去後の半導体基板主表面に、イオン注入によりソース領域に対応した導電型の不純物拡散層を形成することにより、各メモリセルトランジスタのソース領域を接続する配線のことである。一般に、この拡散層配線は、ソース線と呼ばれる。
【０００５】
一方、近年における半導体装置の微細化に伴い、半導体装置の製造プロセスにおいてはセルフアラインコンタクト（Ｓｅｌｆ　Ａｌｉｇｎ　Ｃｏｎｔａｃｔ）構造が必須となりつつある。上記のフローティングゲート電極を有するフローティングゲート型の不揮発性半導体記憶装置においてもその例外ではなく、多くの場合、セルフアラインコンタクト構造が採用されている。
【０００６】
セルフアラインコンタクト構造は、ソース領域やドレイン領域上に形成される基板コンタクトを自己整合的に形成することが可能な構造であり、マスクの位置ずれが生じた場合にも確実に微細コンタクトの形成が可能な構造である。セルフアラインコンタクト構造としては、ゲート電極と基板コンタクト間の絶縁性を確保しつつ、ゲート電極に対して自己整合的に基板コンタクトを形成する構造と、基板コンタクト孔開孔時にソース領域やドレイン領域に隣接して位置する素子分離膜が過ってエッチングされることを防ぐ構造との２通りがある。
【０００７】
ゲート電極と基板コンタクト間の絶縁性を確保しつつ、ゲート電極に対して自己整合的に基板コンタクトを形成するセルフアラインコンタクト構造は、予め窒化膜などの絶縁膜にてゲート電極を覆い、基板コンタクト孔の開孔時にこの絶縁膜によってエッチングをストップさせるものである。このように、予めエッチングストッパ膜にてゲート電極を覆うことにより、マスクの位置ずれが生じた場合にもゲート電極に対して自己整合的に基板コンタクトが形成されるようになる。
【０００８】
基板コンタクト孔開孔時にソース領域やドレイン領域に隣接して位置する素子分離膜が過ってエッチングされることを防ぐセルフアラインコンタクト構造は、基板コンタクトが形成される層である層間絶縁膜の下層部分に薄い窒化膜を堆積し、基板コンタクト孔のエッチングの際に一旦この窒化膜によってエッチングをストップさせ、さらにエッチング条件を最適化して再度窒化膜および下敷き酸化膜をエッチングするものである。このように、基板コンタクト孔を開孔するエッチングを２段階に分けて行なうことにより、オーバーエッチングによる素子分離膜のミスエッチが未然に防止される。
【０００９】
以上において説明したように、近年の不揮発性半導体記憶装置の製造プロセスにおいては、不揮発性半導体記憶装置の微細化のために、セルフアラインソース構造とセルフアラインコンタクト構造とが必須の構造となりつつある。
【００１０】
以下においては、上述のセルフアラインソース構造およびセルフアラインコンタクト構造を備えた従来の不揮発性半導体記憶装置としてフラッシュメモリを例示し、その構造について詳細に説明する。
【００１１】
図１３に示すように、通常フラッシュメモリは、同一シリコン基板上にメモリセル領域と周辺回路領域とを有している。メモリセル領域に形成されるメモリセルトランジスタのゲート電極は、シリコン基板１０１の主表面上にトンネル酸化膜１０６を介して位置するフローティングゲート電極１１３と、フローティングゲート電極１１３上に酸化膜／窒化膜／酸化膜からなるＯＮＯ（Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ）膜１０８を介して位置するコントロールゲート電極１１４とからなる。コントロールゲート電極１１４は、その上部がタングステンシリサイド（ＷＳｉ）膜１１１によって覆われている。
【００１２】
上記構成からなるメモリセルトランジスタのゲート電極は、その上面がゲート電極のパターニング用の絶縁膜１１２によって覆われており、さらにその側面がサイドウォール絶縁膜１２２によって覆われている。これらパターニング用絶縁膜１１２およびサイドウォール絶縁膜１２２としては、酸化膜系の絶縁膜が用いられる。また、セルフアラインコンタクト構造を採用し、ゲート電極に対して自己整合的に基板コンタクトを形成する場合には、これらパターニング用の絶縁膜１１２およびサイドウォール絶縁膜１２２として、酸化膜系の絶縁膜とその上に形成される窒化膜系の絶縁膜とからなる積層膜が用いられる。ここで、窒化膜系の絶縁膜の下に酸化膜系の絶縁膜が形成される理由は、窒化膜系の絶縁膜の真性応力を酸化膜系の絶縁膜にて緩和するためであり、この下敷きの酸化膜系絶縁膜を形成することにより、直接窒化膜系の絶縁膜をゲート電極上に堆積した場合に比べ、大幅にゲート電極にかかる応力を緩和することが可能になる。
【００１３】
メモリセルトランジスタのゲート電極を挟んで位置するシリコン基板１０１の主表面には、ソース領域１１６およびドレイン領域１１７が設けられる。ドレイン領域１１７上には、メモリセルごとに独立して基板コンタクト１２８が形成され、対応するビット線へと接続される。これに対し、ソース領域１１６は、紙面と垂直な方向に隣接するソース領域と互いに拡散層配線であるソース線１１８によって接続されるため（図１５参照）、ソース領域１１６上に基板コンタクトは設けられない。
【００１４】
周辺回路領域に形成される周辺回路トランジスタのゲート電極１１５は、シリコン基板１０１の主表面上にトンネル酸化膜１０９を介して位置している。周辺回路トランジスタのゲート電極構造は、上記メモリセルトランジスタのゲート電極構造とは異なり、通常のＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極構造である。なお、周辺回路トランジスタのゲート電極１１５もその上部がタングステンシリサイド膜１１１によって覆われている。
【００１５】
上記構成からなる周辺回路トランジスタのゲート電極は、その上面をゲート電極のパターニング用の絶縁膜１１２によって覆われており、さらにはその側面をサイドウォール絶縁膜１２２によって覆われている。このパターニング用の絶縁膜１１２およびサイドウォール絶縁膜１２２は、酸化膜系の絶縁膜にて形成される。なお、ここでも、セルフアラインコンタクト構造を採用し、ゲート電極に対して自己整合的に基板コンタクトを形成する場合には、酸化膜系の絶縁膜に代えて、酸化膜系の絶縁膜と窒化膜系の絶縁膜とからなる積層膜が用いられる。
【００１６】
周辺回路トランジスタのゲート電極を挟んで位置するシリコン基板１０１の主表面には、ソース領域１１９ａ，１１９ｂおよびドレイン領域１２０ａ，１２０ｂが設けられる。ソース領域１１９ａ，１１９ｂ上およびドレイン領域１２０ａ，１２０ｂ上には、それぞれ基板コンタクト１２８が形成され、それぞれに対応した配線へと接続される。周辺回路トランジスタにあっては、ソース領域同士の接続にセルフアラインソース構造が用いられないため、ソース領域１１９ａ，１１９ｂ上には個々に基板コンタクト１２８が形成される。また、周辺回路トランジスタのゲート電極上には、電極コンタクト１２９が形成される。
【００１７】
上記メモリセルトランジスタの基板コンタクト、上記周辺回路トランジスタの基板コンタクトおよび電極コンタクトは、いずれもゲート電極上およびシリコン基板１０１主表面を覆うように堆積された層間絶縁膜を貫くように形成される。セルフアラインコンタクト構造を採用し、素子分離膜のミスエッチを防止するためには、層間絶縁膜は、第１酸化膜系絶縁膜１２３／窒化膜系絶縁膜１２４／第２酸化膜系絶縁膜１２５の３層から構成される。このうち、窒化膜系絶縁膜１２４は、上記セルフアラインコンタクト構造を採用する場合に、基板コンタクト孔開孔工程において素子分離膜をミスエッチしてしまうことを防止するために形成される絶縁膜であり、第１酸化膜系絶縁膜１２３は、窒化膜系絶縁膜１２４の下敷きとなる絶縁膜である。
【００１８】
以上の構成の不揮発性半導体記憶装置の製造に際しては、製造コストを削減するために、可能な限り工程を簡略化することが望ましい。しかしながら、セルフアラインコンタクト構造を採用した場合には、コンタクト孔開孔時に、活性領域上に形成される基板コンタクト孔と、ゲート電極上に形成される電極コンタクト孔とを同時に開孔することができないという問題があった。このため、従来においては、これらコンタクト孔を別々の工程にて開孔していたため、製造工程が複雑化し、製造コストが増大する原因となっていた。
【００１９】
以下においては、上記構造を有する従来のフラッシュメモリの製造方法について説明するとともに、上述の如く基板コンタクト孔と電極コンタクト孔とを同時に開孔できない理由について詳細に説明する。
【００２０】
図１４を参照して、まず、シリコン基板１０１の主表面に選択的に素子分離膜１０５を形成し、活性領域と素子分離領域とを形成する。つづいて、メモリセル領域においてはフローティングゲート電極１１３とコントロールゲート電極１１４との積層電極からなるゲート電極を形成し、周辺回路領域においては、通常のＭＯＳトランジスタのゲート電極１１５を形成する。また、これらゲート電極の上方には、ゲート電極のパターニングを行なうために用いられたパターニング用絶縁膜１１２が各々の上面を覆うように残存している。
【００２１】
次に、図１５を参照して、周辺回路領域の全域とメモリセル領域のドレイン領域部分とをレジスト膜１３１にて覆い、このレジスト膜１３１をマスクとして、メモリセル領域のソース領域間に位置する素子分離膜をエッチングによって除去する。つづいて、この除去された素子分離膜が位置していたシリコン基板１０１主表面にイオン注入を行うことにより、ソース領域１１６に対応した導電型の拡散層を形成する。これにより、図示の如く、ゲート幅方向に隣接するソース領域間を接続するソース線１１８が形成される。なお、図において示すメモリセル領域のゲート幅方向の断面は、メモリセル領域のゲート長方向の断面の点線１５０に沿う断面である。
【００２２】
次に、図１６を参照して、レジスト膜１３１の除去後、イオン注入により周辺回路トランジスタのソース領域の一部となるエクステンション層１１９ａおよびドレイン領域の一部となるエクステンション層１２０ａを形成する。つづいて、サイドウォール絶縁膜１２２を形成し、このサイドウォール絶縁膜１２２をマスクとして、ソース領域となる拡散層領域１１９ｂおよびドレイン領域となる拡散層領域１２０ｂをイオン注入により形成する。この後、シリコン基板１０１の主表面の全面に、第１酸化膜系絶縁膜１２３／窒化膜系絶縁膜１２４／第２酸化膜系絶縁膜１２５を順次堆積し、層間絶縁膜とする。
【００２３】
次に、図１７を参照して、層間絶縁膜上にパターニングされたレジスト膜１３２を堆積し、このレジスト膜１３２をマスクとして、基板コンタクトとなる部分の層間絶縁膜を選択的に除去し、基板コンタクト孔１２６を形成する。なお、このときの層間絶縁膜のエッチングは、窒化膜系絶縁膜１２４に対して選択性のあるエッチング条件にて第２酸化膜系絶縁膜１２５を除去する工程と、上記エッチング条件とは異なるエッチング条件にて、残存する窒化膜系絶縁膜１２４および第１酸化膜系絶縁膜１２３を除去する工程との２段階の工程にて行なわれる。これにより、上記エッチングを一度に行なった場合に比べてオーバーエッチング量を少なく抑えることが可能になるため、形成される基板コンタクト孔１２６に隣接して位置する素子分離膜のミスエッチが防止される。
【００２４】
次に、図１８を参照して、基板コンタクト孔１２６形成用のレジスト膜１３２をすべて除去する。さらに、図１９に示すように、層間絶縁膜上を新たなレジスト膜１３３によって覆い、パターニングする。次に図２０に示すように、このパターニングされたレジスト膜１３３をマスクとして、層間絶縁膜の電極コンタクトとなる部分を選択的に除去することにより、電極コンタクト孔１２７を形成し、レジスト膜１３３をすべて除去する。このとき形成される電極コンタクト孔１２７としては、周辺回路トランジスタの電極コンタクト孔と、メモリセルトランジスタの一部のトランジスタに形成される電極コンタクト孔との２種類の電極コンタクト孔が考えられるが、図においては周辺回路トランジスタに形成される電極コンタクトのみを図示している。
【００２５】
この後、基板コンタクト孔１２６および電極コンタクト孔１２７を導体材料にて埋め込み、さらにアルミニウムなどからなる配線を備えた配線層を形成することにより、図１３に示す如くの基板コンタクト１２８および電極コンタクト１２９を備えたフラッシュメモリが完成する。
【００２６】
以上において説明したように、基板コンタクト孔と電極コンタクト孔とは、別々のレジスト膜を用いて形成されていた。これは、セルフアラインコンタクト構造を採用した場合に、コンタクト孔開孔時に、ソース領域上およびドレイン領域上の膜構成とゲート電極上の膜構成とが異なるためである。特に、ゲート電極上のパターニング絶縁膜に窒化膜を用いた場合には、ソースおよびドレイン領域上には存在しない分厚い窒化膜系の絶縁膜がゲート電極上に位置していることになる。
【００２７】
言い換えるならば、基板コンタクト孔と電極コンタクト孔とを同時にエッチングしても、基板コンタクト孔の開孔が完了した時点では依然として電極コンタクト孔は完全には開孔していない。このため、電極コンタクト孔がゲート電極の上面にまで到達せず、不完全なエッチングとなってしまう。また、電極コンタクト孔が完全に開孔するまで引き続きエッチングを行なった場合には、ソース領域およびドレイン領域近傍におけるオーバーエッチングが発生し、素子分離膜のミスエッチが生じてしまう。これでは、セルフアラインコンタクト構造を採用する意義が薄れてしまう。
【００２８】
このように、基板コンタクト孔と電極コンタクト孔とを同一の工程にて同時に形成することはできず、別々のエッチング工程にて別々に形成されていた。このため、製造工程は複雑化し、また別々にマスクを必要としていたため、製造コストが増大していた。
【００２９】
このコンタクト孔形成工程の簡略化が可能になる半導体装置の製造方法として、特開平１０−８４３７８号公報に開示の半導体装置の製造方法がある。上記公報に開示された半導体装置の製造方法においては、ゲート電極保護用の窒化膜系絶縁膜の一部を、予め層間絶縁膜を堆積する工程の前に除去しておくことにより、コンタクト孔形成工程において同時に基板コンタクト孔と電極コンタクト孔とを開孔することが可能になる。
【００３０】
しかしながら、上記公報に開示の半導体装置の製造方法においては、ゲート電極上に位置する窒化膜系の絶縁膜の一部を選択的に除去するためのエッチング工程を別途増設する必要があり、また、このエッチング工程用のマスクも別途必要になる。このため、半導体装置の製造プロセス全体としては、製造コストの削減に十分な効果を奏するものではない。
【００３１】
従来例として説明した上記フラッシュメモリにおいて、セルフアラインコンタクト構造を採用するために、層間絶縁膜を酸化膜系絶縁膜／窒化膜系絶縁膜／酸化膜系絶縁膜の３層にて構成し、かつゲート電極上のパターニング用絶縁膜を酸化膜にて形成した場合には、以下のような問題も生じていた。
【００３２】
電極コンタクト孔の形成工程においては、酸化膜系絶縁膜のエッチングスピードと窒化膜系絶縁膜のエッチングスピードとに差があるため、電極コンタクト孔開孔後において、図２１に示すように、電極コンタクト孔１２７の内周壁の中間部分に窒化膜系絶縁膜１２４の突出部１２４ａが生じる。このため、その後に行なわれる電極コンタクト形成工程において、安定してコンタクトメタルを電極コンタクト孔１２７に充填することが難しく、歩留まりを悪化させていた。
【００３３】
【発明が解決しようとする課題】
したがって、本発明は、上記問題点を解決すべくなされたものであり、製造工程を増加させることなく基板コンタクト孔および電極コンタクト孔の両者を同時に開孔することが可能で、かつマスク枚数の削減が可能なセルフアラインソース構造を有する半導体装置の製造方法を提供することを目的とするものである。
【００３４】
また、セルフアラインコンタクト構造を有する半導体装置に限られず、一般的な半導体装置において、信頼性の高いコンタクトをゲート電極上に有する半導体装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明の第１の局面における半導体装置の製造方法は、ゲート電極に対して自己整合的にソース線が形成されるセルフアラインソース構造を有する半導体装置の製造方法であって、ソース線を形成するために行なわれるソース領域間の素子分離膜の除去時に、ゲート電極上に位置する絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に同時に除去し、ゲート電極の上面の一部を露出せしめることを特徴とするものである。
【００３６】
このように、セルフアラインソース構造を有する半導体装置の製造に際して、ゲート電極上に位置する絶縁膜の電極コンタクト形成予定領域を含む部分を予めセルフアラインソース構造の形成工程の一工程である素子分離膜の除去工程において同時に除去することにより、基板コンタクト孔と電極コンタクト孔とを同時に開孔することが可能になる。また、ゲート電極上の絶縁膜を一部除去する工程を別途設ける必要もないため、工程数が増加することもなく、マスク枚数の削減も可能になる。このため、製造コストの削減が可能になる。
【００３７】
本発明の第２の局面における半導体装置の製造方法は、メモリセルトランジスタのゲート電極に対して自己整合的にソース線が形成されるセルフアラインソース構造を有する半導体装置の製造方法であって、ソース線を形成するために行なわれるソース領域間の素子分離膜の除去時に、メモリセルトランジスタ以外の周辺回路のトランジスタのゲート電極上に位置する絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に同時に除去し、周辺回路のトランジスタのゲート電極の上面の一部を露出せしめることを特徴とするものである。
【００３８】
このように、周辺回路トランジスタを有する半導体装置の製造に際しても、上記の如く素子分離膜の除去工程時に同時に周辺回路トランジスタのゲート電極上の絶縁膜の電極コンタクト孔形成予定領域を含む部分を除去することにより、基板コンタクト孔および電極コンタクト孔の同時の開孔が可能になり、製造コストの大幅な削減が可能になる。
【００３９】
本発明の第３の局面における半導体装置の製造方法は、ゲート電極形成工程と、拡散層形成工程と、第１エッチング工程と、層間絶縁膜堆積工程と、第２エッチング工程と、コンタクト形成工程とを備える。ゲート電極形成工程は、半導体基板の主表面上に、上面を覆うように絶縁膜が位置したゲート電極を形成する工程である。拡散層形成工程は、ゲート電極を挟んで位置する半導体基板の主表面に、ソースおよびドレイン領域を形成する工程である。第１エッチング工程は、ソース領域と隣接する素子分離膜を除去するとともに、同時に絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に除去し、ゲート電極の上面の一部を露出せしめる工程である。層間絶縁膜堆積工程は、半導体基板の主表面側の全面を覆うように、第１酸化膜系絶縁膜、窒化膜系絶縁膜および第２酸化膜系絶縁膜の３層からなる層間絶縁膜を順次堆積する工程である。第２エッチング工程は、層間絶縁膜を選択的に除去し、ゲート電極に達する電極コンタクト孔と、ソースおよびドレイン領域に達する基板コンタクト孔とを同時に開孔する工程である。コンタクト形成工程は、電極コンタクト孔および基板コンタクト孔を導体材料にて充填する工程である。
【００４０】
このように、ソース領域と隣接する素子分離膜を除去する工程において、同時にゲート電極上に位置する絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に除去することにより、後に行なわれる層間絶縁膜の堆積工程後において、ゲート電極上に位置する膜の構成および膜厚と、ソース領域およびドレイン領域上に位置する膜の構成および膜厚とがほぼ同じとなるため、第２エッチング工程において同時に基板コンタクト孔と電極コンタクト孔とを形成することが可能になる。また、層間絶縁膜を第１酸化膜系絶縁膜、窒化膜系絶縁膜および第２酸化膜系絶縁膜の３層からなる膜とした場合にも、安定した接触の得られる電極コンタクトをゲート電極上に形成することが可能になる。
【００４１】
上記本発明の第３の局面における半導体装置の製造方法にあっては、第２エッチング工程は、窒化膜系絶縁膜に選択性のあるエッチング条件を用いて窒化膜系絶縁膜上に位置する第２酸化膜系絶縁膜を除去する工程と、窒化膜系絶縁膜と第１酸化膜系絶縁膜を除去する工程とを含むことが好ましい。
【００４２】
このように、基板コンタクト孔および電極コンタクト孔を開孔する第２エッチング工程において、上記２段階の工程にて、第１酸化膜系絶縁膜、窒化膜系絶縁膜および第２酸化膜系絶縁膜の３層からなる層間絶縁膜を除去することにより、オーバーエッチング量を小さく抑えることが可能になるため、ソースおよびドレイン領域に隣接して位置する素子分離膜のミスエッチを防止することが可能になる。
【００４３】
上記本発明の第３の局面における半導体装置の製造方法にあっては、ゲート電極の上面を覆うように位置する絶縁膜は、酸化膜系の絶縁膜と窒化膜系の絶縁膜とを順次堆積した２層の絶縁膜であることが好ましい。
【００４４】
このように、ゲート電極の上面を覆う絶縁膜を酸化膜系の絶縁膜と窒化膜系の絶縁膜との積層膜とすることにより、コンタクト孔開孔時にゲート電極に対して自己整合的に基板コンタクト孔の形成が可能になる。
【００４５】
上記本発明の第３の局面における半導体装置の製造方法にあっては、半導体基板は、メモリセルトランジスタが形成されるメモリセル領域と、このメモリセルトランジスタ以外のトランジスタが形成される周辺回路領域とを含み、第１エッチング工程は、周辺回路領域のトランジスタのゲート電極上の絶縁膜の電極コンタクト孔形成予定領域を含む部分を選択的に同時に除去することを含み、第２エッチング工程は、周辺回路領域のトランジスタの電極コンタクト孔および基板コンタクト孔を同時に開孔することを含んでいてもよい。
【００４６】
このように、メモリセル領域のみならず、周辺回路領域に位置するトランジスタに対しても同様の処理を施すことにより、半導体基板主表面に位置するすべてのトランジスタの基板コンタクト孔および電極コンタクト孔を同時に開孔することが可能になるため、製造コストの大幅な削減が可能になる。
【００４７】
【発明の実施の形態】
以下、本発明の実施の形態の一例について、図を参照して説明する。なお、本実施の形態においては、シリコン基板上にメモリセルのみならず周辺回路をも備えたフラッシュメモリを例示する。また、基板コンタクト孔と同時に開孔される電極コンタクト孔としては、メモリセルトランジスタと周辺回路トランジスタのゲート電極上に形成される電極コンタクト、図においては特に周辺回路トランジスタの電極コンタクト孔を示す。
【００４８】
まず、本発明の実施の形態におけるフラッシュメモリの構造について、図１を参照して説明する。図１は、本発明の実施の形態におけるフラッシュメモリの断面図である。
【００４９】
メモリセル領域に形成されるメモリセルトランジスタのゲート電極は、シリコン基板１の主表面上にトンネル酸化膜６を介して位置するフローティングゲート電極１３と、フローティングゲート電極１３上に酸化膜／窒化膜／酸化膜からなるＯＮＯ膜８を介して位置するコントロールゲート電極１４とからなる。コントロールゲート電極１４は、その上部がタングステンシリサイド膜１１によって覆われている。
【００５０】
上記構成からなるメモリセルトランジスタのゲート電極は、その上面がゲート電極のパターニング用の絶縁膜１２によって覆われており、さらにその側面がサイドウォール絶縁膜２２によって覆われている。これらパターニング用絶縁膜１２およびサイドウォール絶縁膜２２としては、酸化膜系の絶縁膜が用いられる。また、セルフアラインコンタクト構造を採用し、ゲート電極に対して自己整合的に基板コンタクトを形成する場合には、これらパターニング用の絶縁膜１２およびサイドウォール絶縁膜２２として、酸化膜系の絶縁膜とその上に形成される窒化膜系の絶縁膜とからなる積層膜が用いられる。
【００５１】
メモリセルトランジスタのゲート電極を挟んで位置するシリコン基板１の主表面には、ソース領域１６およびドレイン領域１７が設けられる。ドレイン領域１７上には、メモリセルごとに独立して基板コンタクト２８が形成され、対応するビット線へと接続される。これに対し、ソース領域１６は、紙面と垂直な方向に隣接するソース領域と互いに拡散層配線であるソース線１８によって接続されるため（図６参照）、ソース領域１６上に基板コンタクトは設けられない。
【００５２】
周辺回路領域に形成される周辺回路トランジスタのゲート電極１５は、シリコン基板１の主表面上にトンネル酸化膜９を介して位置している。周辺回路トランジスタのゲート電極構造は、上記メモリセルトランジスタの構造とは異なり、通常のＭＯＳトランジスタの構造である。なお、周辺回路トランジスタのゲート電極もその上部がタングステンシリサイド膜１１によって覆われている。
【００５３】
上記構成からなる周辺回路トランジスタのゲート電極は、その上面をゲート電極のパターニング用の絶縁膜１２によって覆われており、さらにはその側面をサイドウォール絶縁膜２２によって覆われている。このパターニング用の絶縁膜１２およびサイドウォール絶縁膜２２は、酸化膜系の絶縁膜にて形成される。なおここでも、セルフアラインコンタクト構造を採用し、ゲート電極に対して自己整合的に基板コンタクトを形成する場合には、酸化膜系の絶縁膜に代えて、酸化膜系の絶縁膜と窒化膜系の絶縁膜とからなる積層膜が用いられる。また、ゲート電極の上面に残存しているパターニング用の絶縁膜１２はその一部が除去されているが、これについては後述する。
【００５４】
周辺回路トランジスタのゲート電極を挟んで位置するシリコン基板１の主表面には、ソース領域１９ａ，１９ｂおよびドレイン領域２０ａ，２０ｂが設けられる。ソース領域１９ａ，１９ｂ上およびドレイン領域２０ａ，２０ｂ上には、それぞれ基板コンタクト２８が形成され、それぞれに対応した配線へと接続される。周辺回路トランジスタにあっては、ソース領域同士を接続しないため、セルフアラインソース構造が用いられることはない。このため、ソース領域１９ａ，１９ｂ上には個々に基板コンタクト２８が設けられる。
【００５５】
上記メモリセルトランジスタの基板コンタクト、上記周辺回路トランジスタの基板コンタクトおよび電極コンタクトは、いずれもゲート電極上およびシリコン基板１主表面を覆うように堆積された層間絶縁膜を貫くように形成される。セルフアラインコンタクト構造を採用し、素子分離膜のミスエッチを防止するためには、層間絶縁膜は、第１酸化膜系絶縁膜２３／窒化膜系絶縁膜２４／第２酸化膜系絶縁膜２５の３層から構成される。このうち、窒化膜系絶縁膜２４は、上記セルフアラインコンタクト構造を採用する場合に、基板コンタクト孔開孔工程において素子分離膜をミスエッチしてしまうことを防止するために形成される絶縁膜であり、第１酸化膜系絶縁膜２３は、窒化膜系絶縁膜２４の下敷きとなる絶縁膜である。
【００５６】
上述したように、周辺回路トランジスタのゲート電極上に位置するパターニング用絶縁膜１２はその一部が除去されている。このパターニング用の絶縁膜１２の除去部分は層間絶縁膜によって埋め込まれている。さらに、この層間絶縁膜の埋め込み部分を貫くように電極コンタクト２９がゲート電極上面にまで達している。このため、パターニング用の絶縁膜１２と電極コンタクト２９との間には層間絶縁膜が位置している。また、この層間絶縁膜の埋め込み部分は、ゲート電極の上面であるタングステンシリサイド膜１１に接している。
【００５７】
次に、上記構成のフラッシュメモリの製造工程について、詳細に説明する。図２から図１２は、本実施の形態におけるフラッシュメモリの製造方法を示す工程図である。
【００５８】
まず、図２を参照して、シリコン基板１の主表面全面に熱酸化により２００Å程度の酸化膜２を形成する。この酸化膜２上に、さらに厚さ２０００Å程度の窒化膜３を堆積する。その後、所定のピッチでパターニングされたレジスト膜をマスクとして窒化膜３および酸化膜２をドライエッチングする。次に、レジスト膜を除去し、パターニングした窒化膜３および酸化膜２をマスクとして、シリコン基板１をドライエッチングし、深さ３０００Å程度のトレンチ４を形成する。
【００５９】
次に、トレンチ４のコーナーでの電界集中を防ぐためにトレンチ４の内壁を熱酸化し、内壁酸化膜を３００Å程度形成する。つづいて、トレンチ４の内部が埋め込まれるように、一部が素子分離膜となる埋め込み酸化膜を５０００Å程度堆積する。さらに、埋め込み酸化膜の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により平坦化した後、希フッ酸を用いて埋め込み酸化膜を所定量だけウェットエッチングする。さらに、窒化膜３を熱リン酸で除去する。以上により、図３に示す如くのトレンチ素子分離膜５が形成される。
【００６０】
次に、Ｎウェル層およびＰウェル層を形成するために所定の条件にてシリコン基板１主表面にイオンを注入し、酸化膜２を希フッ酸で除去する。さらに、メモリセルトランジスタのトンネル絶縁膜となる酸化膜６を熱酸化によって１００Å程度成長させ、さらにメモリセルトランジスタのフローティングゲート電極となるリン添加ポリシリコン層７を１０００Å程度堆積する。この後、所定のピッチでパターニングされたレジスト膜をマスクとしてリン添加ポリシリコン層７をドライエッチングすることにより、フローティングゲート電極のゲート幅方向のパターニングを行なう。つづいて、レジスト膜を除去し、リン添加ポリシリコン層７の表面を熱酸化させ、５０Å程度の酸化膜を形成し、つづけて窒化膜および酸化膜を堆積することにより、酸化膜／窒化膜／酸化膜の三層からなるＯＮＯ膜８を形成する。以上により、図４に示すが如くの構造が得られる。
【００６１】
次に、メモリセルトランジスタ領域をレジスト膜で覆い、周辺回路領域上に位置するリン添加ポリシリコン層７およびＯＮＯ膜８をドライエッチングすることにより除去し、さらにその下に位置する酸化膜６を除去し、レジスト膜を除去する。
【００６２】
つづいて、メモリセルトランジスタのコントロールゲート電極および周辺回路トランジスタのゲート電極となるリン添加ポリシリコン層１０を１０００Å程度堆積し、さらにタングステンシリサイド膜１１を堆積する。２０００Å程度の酸化膜からなる絶縁膜１２を堆積した後、写真製版を行うことにより絶縁膜１２をパターニングする。このパターニングされた絶縁膜１２をマスクとして、メモリセルトランジスタのコントロールゲート電極および周辺回路トランジスタのゲート電極のパターニングを行なう。以上により、メモリセル領域においては、フローティングゲート電極１３およびコントロールゲート電極１４からなる積層電極が、また、周辺回路領域においては、通常のＭＯＳトランジスタのゲート電極１５が形成される。
【００６３】
つづいて、メモリセルトランジスタのソース領域１６およびドレイン領域１７をイオン注入によって形成する。この結果、図５に示す構造が得られる。なお、メモリセルトランジスタのコントロールゲート電極１４に対して自己整合的に基板コンタクトを形成する場合には、パターニング用の絶縁膜１２を、上記の２０００Å程度の酸化膜に代えて、１００Å程度の下敷き酸化膜および１９００Å程度の窒化膜とする。
【００６４】
次に、図６を参照して、周辺回路領域の全域とメモリセル領域のドレイン領域部分とをレジスト膜３１にて覆い、このレジスト膜３１とパターニング用絶縁膜１２をマスクとして、メモリセル領域のソース領域間に位置する素子分離膜をエッチングによって除去する。このとき、周辺回路トランジスタのゲート電極１５上に位置するパターニング用の絶縁膜１２の電極コンタクト孔形成予定領域を含む部分も同時に除去する。
【００６５】
つづいて、この除去された素子分離膜が位置していたシリコン基板１主表面にイオン注入を行うことにより、ソース領域１６に対応した導電型の拡散層を形成する。これにより、図示の如く、ゲート幅方向に隣接するソース領域間を接続するソース線１８が形成される。なお、図において示すメモリセル領域のゲート幅方向の断面は、メモリセル領域のゲート長方向の断面の点線５０に沿う断面である。
【００６６】
次に、図７を参照して、レジスト膜３１の除去後、周辺回路トランジスタのソース領域およびドレイン領域の一部となるエクステンション層１９ｂ，２０ｂのイオン注入を行なう。この後、シリコン基板１主表面の全面に２０００Åのサイドウォール絶縁膜となる酸化膜２１を堆積する。なお、メモリセルトランジスタのコントロールゲート電極に対して自己整合的に基板コンタクトを形成する場合には、上記２０００Å程度の酸化膜に代えて、１００Å程度の下敷き酸化膜および１９００Å程度の窒化膜を順次積層する。
【００６７】
次に、図８を参照して、酸化膜２１のエッチバックを行なって、サイドウォール絶縁膜２２を形成する。この後、このサイドウォール絶縁膜２２およびゲートパターニング用の絶縁膜１２等をマスクとしてイオン注入を行ない、周辺回路トランジスタのソース領域となるべき拡散層１９ｂおよびドレイン領域となるべき拡散層２０ｂを形成する。
【００６８】
この後、図９に示すように、シリコン基板１の主表面全面に、１００Å程度の第１酸化膜系絶縁膜２３と、５００Å程度の窒化膜系絶縁膜２４とを順次堆積する。第１酸化膜系絶縁膜２３は、その上に堆積される窒化膜系絶縁膜２４の下敷きとなる膜であり、窒化膜系絶縁膜２４は、後工程にて行なわれるコンタクト孔形成工程において、ソース領域やドレイン領域に対して自己整合的に基板コンタクト孔を形成するための膜である。この窒化膜系絶縁膜２４を層間絶縁膜の下層に形成することにより、マスクの位置ずれが生じた場合にも素子分離膜がミスエッチされることが防止される。
【００６９】
さらに、図１０に示すように、窒化膜系絶縁膜２４上に７０００Å程度の第２酸化膜系絶縁膜２５を堆積し、第１酸化膜系絶縁膜２３／窒化膜系絶縁膜２４／第２酸化膜系絶縁膜２５の３層からなる層間絶縁膜とする。なお、第２酸化膜系絶縁膜２５は、層間の距離を保つスペーサ膜である。
【００７０】
次に、図１１を参照して、層間絶縁膜上にパターニングされたレジスト膜３２を堆積し、このレジスト膜３２をマスクとして、第２酸化膜系絶縁膜２５の基板コンタクトおよび電極コンタクトとなる部分を選択的に除去する。なお、このときの第２酸化膜系絶縁膜２５のエッチングは、窒化膜系絶縁膜２４に対して選択性のあるエッチング条件にて行ない、窒化膜系絶縁膜２４によってエッチングを一旦ストップさせる。
【００７１】
つづいて、上記エッチング条件とは異なり、窒化膜系絶縁膜２４と第１酸化膜系絶縁膜２３とがエッチング可能なエッチング条件にて、残存する窒化膜系絶縁膜２４および第１酸化膜系絶縁膜２３の基板コンタクトおよび電極コンタクトとなる部分を除去する。以上のように２段階のエッチングにて、基板コンタクト孔２６と電極コンタクト孔２７とを形成することにより、上記エッチングを一度に行なった場合に比べてオーバーエッチング量を少なく抑えることが可能になるため、形成される基板コンタクト孔２６に隣接して位置する素子分離膜のミスエッチが防止される。
【００７２】
次に、図１２に示すように、レジスト膜３２をすべて除去し、基板コンタクト孔２６および電極コンタクト孔２７を導体材料にて埋め込み、さらにアルミニウムなどからなる配線を備えた配線層を形成することにより、図１に示す如くの基板コンタクト２８および電極コンタクト２９を備えたフラッシュメモリが完成する。
【００７３】
以上のように、セルフアラインソース構造を形成するための一工程である素子分離膜のエッチング工程において、電極コンタクトが形成される周辺回路トランジスタのゲート電極上に位置するパターニング用絶縁膜の電極コンタクト孔形成予定領域を含む部分を同時に除去しておくことにより、コンタクト孔開孔時に、ゲート電極上に位置する被エッチング膜の膜構成や厚みが、ソース領域およびドレイン領域上に位置する被エッチング膜の膜構成や膜厚とほぼ同様となるため、単一のエッチング工程にて、基板コンタクト孔と電極コンタクト孔とを同時に開孔することが可能になる。しかも、上記製造方法によれば、セルフアラインソース構造を形成するための一工程である素子分離膜の除去工程において同時にゲート電極上に位置する絶縁膜の選択的な除去が可能であるため、従来に比して製造工程が増加することもなく、またマスク枚数が増加することもない。このため、製造コストを大幅に削減することが可能になる。
【００７４】
また、パターニング用絶縁膜の電極コンタクト孔形成予定領域を含む部分を除去し、かつこの除去部分を層間絶縁膜にて覆う構成とすることにより、層間絶縁膜を酸化膜系の絶縁膜／窒化膜系の絶縁膜／酸化膜系の絶縁膜の３層からなる絶縁膜にて構成した場合にも、電極コンタクト孔開孔時に電極コンタクトの内周壁の中間部分に窒化膜の突出部が生じなくなる。このため、コンタクトメタルの充填が安定して行なえるようになり、信頼性の高い電極コンタクトの形成が可能になる。なお、この構成の適用が可能な半導体装置としては、上述したセルフアラインソース構造を備えた半導体装置に限られず、ＤＲＡＭなどの一般的な半導体装置にも適用することが可能である。
【００７５】
上記実施の形態においては、基板コンタクト孔と同時に開孔する電極コンタクト孔として、周辺回路領域に形成されるトランジスタの電極コンタクト孔を図示して説明したが、メモリセルトランジスタの電極コンタクト孔を同時に開孔することも当然に可能である。この場合には、メモリセルトランジスタのセルフアラインソース構造を形成するための一工程である素子分離膜のエッチング工程において、電極コンタクトが形成されるメモリセルトランジスタのゲート電極上に位置する絶縁膜の電極コンタクト孔形成予定領域を含む部分を同時に除去することにより行われる。
【００７６】
また、上記実施の形態においては、メモリセルトランジスタが形成されるメモリセル領域のみならず周辺回路トランジスタが形成される周辺回路領域をも備えたフラッシュメモリを例示して説明を行なったが、特にこれに限定されるものではなく、メモリセルのみが半導体基板上に形成される半導体装置にも本発明を適用することは当然に可能である。
【００７７】
このように、今回開示した上記実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００７８】
【発明の効果】
本発明により、製造工程を増加させることなく基板コンタクト孔および電極コンタクト孔の両者を同時に開孔することが可能で、かつマスク枚数の削減が可能なセルフアラインソース構造を有する半導体装置の製造方法を提供することが可能になる。
【００７９】
また、本発明により、ゲート電極に対して安定した接触の得られる信頼性の高い電極コンタクトを有する半導体装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるフラッシュメモリの断面図である。
【図２】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第１工程図である。
【図３】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第２工程図である。
【図４】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第３工程図である。
【図５】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第４工程図である。
【図６】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第５工程図である。
【図７】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第６工程図である。
【図８】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第７工程図である。
【図９】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第８工程図である。
【図１０】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第９工程図である。
【図１１】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第１０工程図である。
【図１２】本発明の実施の形態におけるフラッシュメモリの製造方法を示す第１１工程図である。
【図１３】従来例におけるフラッシュメモリの断面図である。
【図１４】従来例におけるフラッシュメモリの製造方法を示す第１工程図である。
【図１５】従来例におけるフラッシュメモリの製造方法を示す第２工程図である。
【図１６】従来例におけるフラッシュメモリの製造方法を示す第３工程図である。
【図１７】従来例におけるフラッシュメモリの製造方法を示す第４工程図である。
【図１８】従来例におけるフラッシュメモリの製造方法を示す第５工程図である。
【図１９】従来例におけるフラッシュメモリの製造方法を示す第６工程図である。
【図２０】従来例におけるフラッシュメモリの製造方法を示す第７工程図である。
【図２１】従来例における他の問題点を説明するための電極コンタクト開孔後の拡大断面図である。
【符号の説明】
１　シリコン基板、２　酸化膜、３　窒化膜、４　トレンチ、５　素子分離膜、６　酸化膜、７　リン添加ポリシリコン層、８　ＯＮＯ膜、９　酸化膜、１０リン添加ポリシリコン層、１１　タングステンシリサイド膜、１２　（パターニング用の）絶縁膜、１３　フローティングゲート電極、１４　コントロールゲート電極、１５　ゲート電極、１６　（メモリセルトランジスタの）ソース領域、１７　（メモリセルトランジスタの）ドレイン領域、１８　ソース線、１９ａ，２０ａ　（周辺回路トランジスタの）エクステンション層、１９ｂ，２０ｂ　（周辺回路トランジスタの）拡散層、２１　酸化膜、２２　サイドウォール絶縁膜、２３　第１酸化膜系絶縁膜、２４　窒化膜系絶縁膜、２５　第２酸化膜系絶縁膜、２６　基板コンタクト孔、２７　電極コンタクト孔、２８　基板コンタクト、２９　電極コンタクト、３１，３２　レジスト膜。
【図１】
2004055826.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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