(57)【要約】【課題】キャパシタへの水素の浸透を防止することができる半導体装置を提供する。【解決手段】半導体装置は、半導体基板１０と、半導体基板１０の上方に形成された第１の水素遮断膜９０ａと、第１の水素遮断膜９０ａ上に形成された複数のキャパシタ８０と、キャパシタ８０の上に形成された第２の水素遮断膜９０ｂとを備える。水素遮断膜９０ａは共通のセルプレート１４０を含む。共通のセルプレート１４０の上に第２の水素遮断膜９０ｂが形成されている。半導体装置は、セルプレート１４０に接続され、キャパシタ８０の数よりも少ないプラグ１５０ａをさらに備える。【選択図】        図１
2004349424.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたメモリセル領域とを備え、
前記メモリセル領域は、前記半導体基板の上方に形成された第１の水素遮断膜と、
前記第１の水素遮断膜上に形成された複数のキャパシタと、
前記複数のキャパシタの上に形成された第２の水素遮断膜とを備え、
前記複数のキャパシタは共通のセルプレートを含み、
前記共通のセルプレートの上に前記第２の水素遮断膜が形成されており、
さらに、一方が前記セルプレートに接続され、他方が前記第２の水素遮断膜上に形成された配線に接続される、前記複数のキャパシタの数よりも少ない数のプラグを備えた、半導体装置。
【請求項２】
前記半導体基板に形成された周辺回路領域をさらに備え、
前記第１および第２の水素遮断膜は前記メモリセル領域に形成されており、前記周辺回路領域には前記第１および第２の水素遮断膜が形成されていない、請求項１に記載の半導体装置。
【請求項３】
前記複数のキャパシタは円筒形状のストレージノードを有し、前記ストレージノードの上に誘電体膜、前記セルプレートおよび前記第２の水素遮断膜が形成されている、請求項１に記載の半導体装置。
【請求項４】
前記第１および第２の水素遮断膜の一部分が互いに接触しており、前記第１および第２の水素遮断膜に囲まれる領域に前記キャパシタが位置しており、前記第１および第２の水素遮断膜に囲まれる領域に窒化膜が存在しない、請求項３に記載の半導体装置。
【請求項５】
前記半導体基板と前記第１の水素遮断膜との間に形成され、孔を有する層間絶縁膜と、前記孔に形成され、かつ前記第１のストレージノードに嵌り合う第１の嵌合部を有するコンタクトプラグとをさらに備え、
前記ストレージノードは前記第１の嵌合部に嵌り合う第２の嵌合部を有する、請求項３または４に記載の半導体装置。
【請求項６】
前記半導体基板の上方かつ前記第１および第２の水素遮断膜下に設けられ、前記メモリセル領域のメモリセルに接続されるビット線と、前記メモリセルに接続されないダミービット線をさらに備え、
前記キャパシタから離隔した位置では前記第１および第２の水素遮断膜に貫通孔が設けられて、その貫通孔が前記ダミービット線に到達しており、さらに前記貫通孔に充填されたダミープラグをさらに備えた、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記共通のセルプレートに電気的に接続され、前記半導体基板に形成された拡散層ダイオードをさらに備えた、請求項１から６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特にキャパシタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来、キャパシタを備えた半導体装置は、特開２００２−１００７４２号公報（特許文献１）、特開２００３−６８９８７号公報（特許文献２）および特開２００３−６８９９３号公報（特許文献３）に開示されている。
【０００３】
【特許文献１】
特開２００２−１００７４２号公報
【０００４】
【特許文献２】
特開２００３−６８９８７号公報
【０００５】
【特許文献３】
特開２００３−６８９９３号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、従来技術では、水素遮断膜がキャパシタの上部のみに形成されており、キャパシタ下部からのキャパシタの水素の透過に対して対策がなされていないため水素シンター時に供給される水素や、層間絶縁膜などの膜中に含まれる水素が、キャパシタに到達し、キャパシタのリーク特性が悪化するという問題が生じていた。
【０００７】
また、特開２００３−６８９８７号公報および特開２００３−６８９９３号公報に記載の技術では、キャパシタの上下の面に水素遮断膜が形成されているものの、各々のキャパシタにプラグ層を設けるため、このプラグ層を介した水素の浸透が問題となっていた。
【０００８】
そこで、この発明は上述のような問題点を解決するためになされたものであり、この発明の１つの目的は、キャパシタに水素が透過することを防ぐことができる構造を備えた半導体装置を得ることである。
【０００９】
また、この発明の別の目的は、水素がキャパシタに到達することを防ぐとともに、トランジスタには十分に水素が到達し得る構造を備えた半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
この発明に従った半導体装置は、半導体基板と、半導体基板上に形成されたメモリセル領域とを備える。メモリセル領域は、半導体基板の上方に形成された第１の水素遮断膜と、第１の水素遮断膜上に形成された複数のキャパシタと、複数のキャパシタの上に形成された第２の水素遮断膜とを備える。複数のキャパシタは共通のセルプレートを含み、共通のセルプレートの上に第２の水素遮断膜が形成されている。半導体装置は、一方がセルプレートに接続され、他方が第２の水素遮断膜上に形成された配線に接続される、複数のキャパシタの数よりも少ない数のプラグを有する。
【００１１】
このように構成された半導体装置では、第１の水素遮断膜上にキャパシタが形成され、そのキャパシタ上に第２の水素遮断膜が形成されるため、第１および第２の水素遮断膜に挟まれた領域にキャパシタが位置する。そのため、上下からの水素の透過を防止することができる。
【００１２】
さらに、共通のセルプレート上に第２の水素遮断膜が形成されるため、セルプレートが分離している場合に比べて、共通のセルプレートを第２の水素遮断膜で覆いやすくなる。特に、キャパシタの間隔が狭くなった場合には、セルプレートが分離されている場合には第２の水素遮断膜による段差被覆性が悪化し、複数のキャパシタの間の領域で水素遮断膜が薄くなり、水素の遮断性が悪化する。本発明の構造では、そのような問題を伴わないので、水素の遮断性が向上する。また、セルプレートに接続されるプラグの数がキャパシタの数より少ないため、プラグを介した水素の浸透を防止することができる。
【００１３】
【発明の実施の形態】
（実施の形態１）
図１は、この発明の実施の形態１に従った半導体装置の断面図である。図１を参照して、この発明の実施の形態１に従った半導体装置では、シリコン基板により構成される半導体基板１０上には、メモリセルが形成されるメモリセル領域１００と、メモリセル領域に信号を送るトランジスタが形成される周辺回路領域２００とが形成されている。シリコン基板からなる半導体基板１０には、素子分離絶縁膜２０が形成されている。素子分離絶縁膜２０が形成されていない領域には、トランジスタのソース／ドレイン領域３０が形成されている。
【００１４】
半導体基板１０の表面には、ゲート絶縁膜４２を介在させてゲート電極４０が形成されている。ゲート電極４０はシリコン窒化膜４１で覆われている。電界効果型のトランジスタ４５は、ゲート電極４０を有する。
【００１５】
ゲート電極４０を覆うように第１の層間絶縁膜７１が形成されている。第１の層間絶縁膜７１には複数のコンタクトホール７１ａが形成されており、コンタクトホール７１ａには、導電体からなるランディングパッド６０が埋込まれている。
【００１６】
第１の層間絶縁膜７１上には、別の第２の層間絶縁膜７２が形成されている。第２の層間絶縁膜７２には、ランディングパッド６０に達するコンタクトホール７２ａと、ゲート電極４０およびソース／ドレイン領域３０に達するコンタクトホール７２ｂが形成されている。第２の層間絶縁膜７２上にはビット線８０と、コンタクトホール７２ａおよび７２ｂを充填するビット線コンタクト５０とが形成されている。
【００１７】
第２の層間絶縁膜７２を覆うように別の第３の層間絶縁膜７３が形成されている。第３の層間絶縁膜７３には、ランディングパッド６０に達するコンタクトホール７３ａが形成されている。コンタクトホール７３ａには導電体からなるストレージノードコンタクト１０１が充填されている。
【００１８】
第３の層間絶縁膜７３表面には第１の水素遮断膜９０ａが形成されている。第１の水素遮断膜９０ａ上にはキャパシタのストレージノード１２０、キャパシタ絶縁膜１３０およびセルプレート１４０が形成されている。ストレージノード１２０、キャパシタ絶縁膜１３０およびセルプレート１４０によりキャパシタ１８０が構成される。この図では、２つのキャパシタ１８０が共通のセルプレート１４０とキャパシタ絶縁膜１３０とを有する。セルプレート１４０上には第２の水素遮断膜９０ｂが形成される。第１および第２の水素遮断膜９０ａおよび９０ｂはアルミナ（Ａｌ２Ｏ３）などにより形成される。
【００１９】
第１および第２の水素遮断膜９０ａおよび９０ｂの適当な厚みとしては、例えば、アルミナを用いた場合には水素の遮蔽性を考慮すると１０ｎｍ以上がよい。一方で、アルミナをエッチングするときの、キャパシタ１８０へのプラズマダメージを考慮すると、アルミナは出来るだけ薄くしてエッチング時間を短くすることが好ましい。従って、アルミナを第１および第２の水素遮断膜９０ａおよび９０ｂとして使用する場合の膜厚としては、１０ｎｍ程度が適当である。
【００２０】
キャパシタ１８０を覆うように第４の層間絶縁膜７４が形成される。第４の層間絶縁膜７４にはコンタクトホール７４ａおよび７４ｂが形成されている。コンタクトホール７４ａには共通のセルプレート１４０に達するプラグ１５０ａが形成されており、コンタクトホール７４ｂにはビット線８０に達する別のプラグ１５０ｂが形成されている。
【００２１】
第４の層間絶縁膜７４上には第１のメタル配線１６０が形成されており、第１のメタル配線１６０は第５の層間絶縁膜７５で覆われる。第５の層間絶縁膜７５にはコンタクトホール７５ａが形成されており、コンタクトホール７５ａをプラグ１５０ｃが充填する。
【００２２】
第５の層間絶縁膜７５上には第２のメタル配線１７０が形成されており、第２のメタル配線１７０の一部分がパッシベーション膜１７１で覆われている。
【００２３】
半導体装置は、半導体基板１０と、半導体基板１０上に形成されたメモリセル領域１００とを備える。メモリセル領域１００は、半導体基板１０の上方に形成された第１の水素遮断膜９０ａと、第１の水素遮断膜９０ａ上に形成された複数のキャパシタ１８０と、複数のキャパシタ１８０の上に形成された第２の水素遮断膜９０ｂとを備える。複数のキャパシタ１８０は共通のセルプレート１４０を含む。共通のセルプレート１４０の上に第２の水素遮断膜９０ｂが形成されている。半導体装置は、一方がセルプレート１４０に接続され、第２の水素遮断膜９０ｂ上に形成された第１メタル配線１６０に接続され、キャパシタ１８０の数よりも少ない数のプラグ１５０ａをさらに備える。
【００２４】
半導体装置は、半導体基板１０に形成された周辺回路領域２００をさらに備える。第１および第２の水素遮断膜９０ａおよび９０ｂは、メモリセル領域１００にのみ形成されており、周辺回路領域２００には第１および第２の水素遮断膜９０ａおよび９０ｂが形成されていない。
【００２５】
実施の形態１では、キャパシタ絶縁膜１３０およびセルプレート１４０が１つのメモリセル領域１００内で共有化されている。これにより、セルプレート１４０に接続するプラグ１５０ａをキャパシタ１８０ごとに備える必要がないため、プラグ１５０ａは、たとえば図１で示されるように、メモリセル領域１００の端にのみ接地することができる。
【００２６】
第１および第２の水素遮断膜９０ａおよび９０ｂはメモリセル領域１００にのみ形成されており、周辺回路領域２００には第１および第２の水素遮断膜９０ａおよび９０ｂが形成されていない。
【００２７】
次に、図１で示す半導体装置の製造方法について説明する。図２から図２２は、図１で示す半導体装置の製造方法を説明するための断面図である。図２を参照して、まず、半導体基板１０の表面にレジストパターン（図示せず）を形成する。レジストパターンに従って半導体基板１０をエッチングすることによりトレンチを形成し、このトレンチを充填するように素子分離絶縁膜２０を形成する。
【００２８】
図３を参照して、半導体基板１０の表面にたとえば熱酸化によりゲート絶縁膜４２を形成する。その上にドープトポリシリコン膜とシリコン酸化膜を堆積する。シリコン酸化膜上にレジストパターン（図示せず）を形成し、レジストパターンに従ってシリコン酸化膜とドープトポリシリコン膜とをエッチングすることによりゲート電極４０を形成する。ゲート電極４０を覆うようにシリコン酸化膜を形成し、これを全面エッチバックすることによりゲート電極４０の側面と頂面とを覆うシリコン窒化膜４１を形成する。
【００２９】
図４を参照して、ゲート電極４０およびシリコン窒化膜４１をマスクとして半導体基板１０に不純物を注入することにより、ソース／ドレイン領域３０を形成する。
【００３０】
図５を参照して、たとえば化学気相成長法（ＣＶＤ）によりゲート電極４０を覆うように第１の層間絶縁膜７１を形成する。
【００３１】
図６を参照して、第１の層間絶縁膜７１上にレジストパターン（図示せず）を形成し、レジストパターンに従って第１の層間絶縁膜７１をエッチングする。これによりソース／ドレイン領域３０に達するコンタクトホール７１ａを形成する。コンタクトホール７１ａを導電体で充填することによりランディングパッド６０を形成する。
【００３２】
図７を参照して、第１の層間絶縁膜７１を覆うように第２の層間絶縁膜７２を形成する。
【００３３】
図８を参照して、第２の層間絶縁膜７２上にレジストパターン（図示せず）を形成し、レジストパターンに従って第２の層間絶縁膜７２および第１の層間絶縁膜７１をエッチングする。これによりコンタクトホール７２ａおよび７２ｂを形成する。コンタクトホール７２ａおよび７２ｂを充填し、かつ第２の層間絶縁膜７２表面を覆うように導電体を形成する。この導電体上にレジストパターン（図示せず）を形成し、レジストパターンに従って導電体をパターニングすることにより、ビット線コンタクト５０およびビット線８０を形成する。
【００３４】
図９を参照して、第２の層間絶縁膜７２およびビット線８０を覆うように第３の層間絶縁膜７３を形成する。
【００３５】
図１０を参照して、第３の層間絶縁膜７３を覆うようにたとえばアルミナからなる第１の水素遮断膜９０ａを形成する。第１の水素遮断膜９０ａの厚みとしては、たとえば上述のようなアルミナを用いる場合には、水素の遮断性を考慮するとその厚みは１０ｎｍ以上とする必要がある。
【００３６】
図１１を参照して、第１の水素遮断膜９０ａ上にレジストパターン（図示せず）を形成する。レジストパターンをマスクとして第１の水素遮断膜９０ａおよび第３の層間絶縁膜７３をエッチングする。これによりコンタクトホール７３ａを形成する。コンタクトホール７３ａはランディングパッド６０にまで達する。
【００３７】
図１２を参照して、コンタクトホール７３ａを導電体で充填する。これによりストレージノードコンタクト１０１を形成する。
【００３８】
図１３を参照して、第１の水素遮断膜９０ａを覆うように導電体を形成し、この導電体上にレジストパターン（図示せず）を形成する。レジストパターンをマスクとして導電体をエッチングすることによりキャパシタのストレージノード１２０を形成する。このとき、隣り合うキャパシタに属するストレージノード１２０同士は分離されている。
【００３９】
図１４を参照して、ストレージノード１２０上にタンタルオキサイド（Ｔａ２Ｏ５）などからなるキャパシタ絶縁膜１３０、チタンナイトライドなどからなるセルプレート１４０および第２の水素遮断膜９０ｂを形成する。
【００４０】
図１５を参照して、メモリセル領域１００上の第２の水素遮断膜９０ｂ上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして周辺回路領域２００上に位置する第２の水素遮断膜９０ｂ、セルプレート１４０、キャパシタ絶縁膜１３０および第１の水素遮断膜９０ａをエッチングする。
【００４１】
図１６を参照して、再び第２の水素遮断膜９０ｂを形成する。このとき、前の工程で剥き出しになったメモリセル領域１００の外周部が再び第２の水素遮断膜９０ｂで覆われる。
【００４２】
図１７を参照して、周辺回路領域２００のみで第２の水素遮断膜９０ｂが取除かれるように、第２の水素遮断膜９０ｂをエッチバックする。
【００４３】
図１８を参照して、第２の水素遮断膜９０ｂを覆うように第４の層間絶縁膜７４を形成する。第４の層間絶縁膜７４上にレジストパターン（図示せず）を形成し、レジストパターンに従って第４の層間絶縁膜７４をエッチングする。これによりコンタクトホール７４ａおよび７４ｂを形成する。コンタクトホール７４ａおよび７４ｂを導電体で充填することによりプラグ１５０ａおよび１５０ｂを形成する。
【００４４】
図１９を参照して、プラグ１５０ａおよび１５０ｂに接するように第１メタル配線１６０を形成する。
【００４５】
図２０を参照して、第１メタル配線１６０を覆うように第４の層間絶縁膜７４上に第５の層間絶縁膜７５を形成する。
【００４６】
図２１を参照して、第５の層間絶縁膜７５上にレジストパターン（図示せず）を形成し、このレジストパターンに従って第５の層間絶縁膜７５をエッチングすることにより、第１のメタル配線１６０に達するコンタクトホール７５ａを形成する。コンタクトホール７５ａを導電体で充填することによりプラグ１５０ｃを形成する。
【００４７】
図２２を参照して、プラグ１５０ｃに接触するように第２のメタル配線１７０を形成し、水素シンターを行なう。
【００４８】
図１を参照して、パッシベーション膜１７１を形成し、水素シンターを行なう。次に、パッシベーション膜１７１のうち、第２のメタル配線１７０から構成される電極パッドの上の部分をエッチバックすることにより図１で示す半導体装置が完成する。
【００４９】
このように構成された半導体装置では、セルプレート１４０を１つのメモリセル領域１００内で共通化することにより、セルプレート１４０に接続されるプラグ１５０ａの本数を減らすことができるので、セルプレート１４０に接続しているプラグ１５０ａからキャパシタ絶縁膜１３０への水素の侵入を抑制し、キャパシタ１８０のリーク特性の悪化を抑制することができる。
【００５０】
また、複数のキャパシタ１８０がセルプレート１４０を共有しているため、複数のキャパシタ１８０間隔を狭めても、複数のキャパシタの間にはセルプレート１４０が存在するため、複数のキャパシタ１８０の間にセルプレート１４０が存在しない従来の技術に比べて、キャパシタ１８０の間での第２の水素遮断膜９０ｂの段差被覆性を向上する。その結果、水素の遮断性が向上する。
【００５１】
また、周辺回路領域２００上には第１および第２の水素遮断膜９０ａおよび９０ｂが存在しておらず、水素シンター時にゲート電極４０を有するトランジスタ４５に水素が到達しやすくなるので、トランジスタ４５の界面準位が除去されやすくなり、半導体装置の性能が向上する。
【００５２】
また、第１および第２の水素遮断膜９０ａおよび９０ｂを備えず、本実施の形態と同様の構造のキャパシタ１８０を備えた半導体装置と比較して、マスクを追加することなく、本発明の実施の形態に従った半導体装置を製造することができる。
【００５３】
（実施の形態２）
図２３は、この発明の実施の形態２に従った半導体装置の断面図である。図２３を参照して、この発明の実施の形態２に従った半導体装置では、第１および第２の水素遮断膜９０ａおよび９０ｂが、周辺回路領域２００にも存在する点で、実施の形態１に従った半導体装置と異なる。第１および第２の水素遮断膜９０ａおよび９０ｂを周辺回路領域２００上にも残す代わりに、より多くの水素がゲート電極４０を有するトランジスタに到達できるように、実際に動作するメモリセルに接続されないダミープラグ２１０とダミービット線２０１を設けている。ダミープラグ２１０は水素の通過経路の役割を果たし、電気信号の通信に用いられることがない。ダミービット線２０１はダミープラグ２１０を形成するコンタクトホール７４ｃを開口するときのエッチングストッパとしての役割を果たす。
【００５４】
実施の形態２に従った半導体装置は、半導体基板１０の上方に設けられ、かつ、第１および第２の水素遮断膜９０ａおよび９０ｂ下に設けられ、メモリセル領域１００のメモリセルに接続されるビット線８０と、メモリセルに接続されないダミービット線２０１をさらに備える。キャパシタ１８０から離隔した位置では、第１および第２の水素遮断膜９０ａおよび９０ｂに貫通孔としてのコンタクトホール７４ｃが設けられて、そのコンタクトホール７４ｃがダミービット線２０１に達している。コンタクトホール７４ｃには、ダミープラグ２１０が充填されている。
【００５５】
次に、図２３で示す半導体装置の製造方法について説明する。図２４および図２５は、図２３で示す半導体装置の製造方法を説明するための断面図である。まず、実施の形態１と同様に、ストレージノード１２０までの構造を形成する。
【００５６】
図２４を参照して、キャパシタ絶縁膜１３０およびセルプレート１４０を形成する。キャパシタ絶縁膜１３０とセルプレート１４０のうち周辺回路領域２００の部分をエッチバックして取除く。
【００５７】
図２５を参照して、第２の水素遮断膜９０ｂを形成する。その後の工程は、実施の形態１と同様にする。
【００５８】
このような実施の形態２に従った半導体装置では、キャパシタ１８０は実施の形態１と同様に第１および第２の水素遮断膜９０ａおよび９０ｂで覆われているので、実施の形態１と同様に水素によるキャパシタ１８０のリーク特性の悪化を抑制することができる。
【００５９】
また、水素は、プラグ１５０ｂまたはダミープラグ２１０を形成するときに開口された第１および第２の水素遮断膜９０ａおよび９０ｂの孔を通ってゲート電極４０を有するトランジスタ４５に到達することができ、その結果、トランジスタ４５の界面準位が除去されやすくなり、半導体装置の性能が向上する。
【００６０】
また、実施の形態１と比較して、周辺回路領域２００上の第１および第２の水素遮断膜９０ａおよび９０ｂをエッチバックする必要がないので、工程が簡略化される。
【００６１】
また、セルプレート１４０を１つのメモリセル領域１００内で共通化することにより、セルプレート１４０に接続されるプラグ１５０ａの本数を減らすことができるので、セルプレート１４０に接続しているプラグ１５０ａからキャパシタ絶縁膜１３０への水素の侵入を抑制し、キャパシタ１８０のリーク特性が悪化することをより抑制することができる。
【００６２】
またこの実施の形態では、セルプレート１４０を複数のキャパシタ１８０で共通化しているため、第２の水素遮断膜９０ｂをキャパシタ１８０間に埋込む必要がない。その結果、水素の遮断性が向上する。
【００６３】
また、第１および第２の水素遮断膜９０ａおよび９０ｂを備えておらず、かつこの実施の形態と同構造のキャパシタ１８０を備えた半導体装置と比較して、マスクを追加することなく本実施の形態の構造を備えた半導体装置を製造することが可能である。
【００６４】
（実施の形態３）
図２６は、この発明の実施の形態３に従った半導体装置の断面図である。図２６を参照して、この発明の実施の形態３に従った半導体装置では、キャパシタ１８０の構造が円筒型である点で、実施の形態１に従った半導体装置と異なる。複数のキャパシタ１８０は円筒形状のストレージノード１２０を有し、ストレージノード１２０の上に誘電体膜としてのキャパシタ絶縁膜１３０、セルプレート１４０および第２の水素遮断膜９０ｂが形成されている、
図２７から図３５は、図２６で示す半導体装置の製造工程を説明するための断面図である。図２７を参照して、ストレージノードコンタクト１０１を形成するまでは、実施の形態１と同様に製造する。ストレージノードコンタクト１０１上に第１の水素遮断膜９０ａ、ストッパ窒化膜１１０および第６の層間絶縁膜７６を形成する。
【００６５】
図２８を参照して、第６の層間絶縁膜７６上にレジストパターン（図示せず）を形成し、レジストパターンをマスクとして第６の層間絶縁膜７６をエッチングすることにより、キャパシタを形成する部分にホール７６ａを開口する。
【００６６】
図２９を参照して、ホール７６ａの内周面に沿うようにストレージノード１２０を形成する。
【００６７】
図３０を参照して、キャパシタ１８０が形成されるホール７６ａにレジスト１９０を充填する。ストレージノード１２０のうち、第６の層間絶縁膜７６の上部に形成されている部分をエッチバックして隣り合ったキャパシタ１８０に属するストレージノード１２０を分離する。
【００６８】
図３１を参照して、レジスト１９０を除去した後に、第６の層間絶縁膜７６をエッチバックにより取除く。
【００６９】
図３２を参照して、ストレージノード１２０表面およびストッパ窒化膜１１０の表面にキャパシタ絶縁膜１３０を形成する。
【００７０】
図３３を参照して、キャパシタ絶縁膜１３０を覆うようにセルプレート１４０を形成する。
【００７１】
図３４を参照して、メモリセル領域１００を覆うようにレジストパターン（図示せず）を形成し、レジストパターンをマスクとして周辺回路領域２００でのセルプレート１４０、キャパシタ絶縁膜１３０およびストッパ窒化膜１１０をエッチバックする。
【００７２】
図３５を参照して、メモリセル領域１００および周辺回路領域２００に第２の水素遮断膜９０ｂを形成する。
【００７３】
その後、第４の層間絶縁膜７４を形成する工程以降の工程は、実施の形態２と同様に形成する。
【００７４】
このように構成された半導体装置では、実施の形態２と比較して、さらにキャパシタ１８０の容量を増大させることができる。
【００７５】
また、プラグ１５０ｂやダミープラグ２１０を形成するときに開口された第１および第２の水素遮断膜９０ａおよび９０ｂの孔を通って水素がトランジスタ４５に到達することができ、その結果、トランジスタ４５の界面準位が除去される。
【００７６】
また、第１および第２の水素遮断膜９０ａおよび９０ｂを備えておらず、かつ本実施の形態と同構造のキャパシタ１８０を備えた半導体装置と比較して、マスクを追加することなく本実施の形態の構造を備えた半導体装置を製造することが可能である。
【００７７】
（実施の形態４）
図３６は、この発明の実施の形態４に従った半導体装置の断面図である。図３６を参照して、この発明の実施の形態４に従った半導体装置では、ストッパ窒化膜１１０が除去されている点で、実施の形態３に従った半導体装置と異なる。第１および第２の水素遮断膜９０ａおよび９０ｂの一部分が互いに接触しており、第１および第２の水素遮断膜９０ａおよび９０ｂに囲まれる領域にキャパシタ１８０が位置しており、第１および第２の水素遮断膜９０ａおよび９０ｂに囲まれる領域にストッパ窒化膜１１０が存在しない。
【００７８】
次に、図３６で示す半導体装置の製造方法について説明する。図３７は、図３６で示す半導体装置の製造工程を説明するための断面図である。図３７を参照して、まず、ストレージノード１２０を形成するまでは実施の形態３と同様の工程に従う。次に、熱燐酸などを用いてストッパ窒化膜１１０を除去する。次に、図３１で示されるストッパ窒化膜１１０を、熱燐酸などを用いて除去する。その後、キャパシタ絶縁膜１３０を形成する工程からは、実施の形態３と同様に製造する。
【００７９】
このように構成された、実施の形態４に従った半導体装置では、実施の形態３と比較して、ストッパ窒化膜１１０が除去されているために、ストッパ窒化膜１１０に含まれる水素がキャパシタ１８０に到達してキャパシタ１８０のリーク特性を悪化させることを抑制することができる。
【００８０】
また、実施の形態２よりもさらにキャパシタ１８０の容量を増大させることができる。
【００８１】
また、プラグ１５０ｂやダミープラグ２１０を形成するときに開口された第１および第２の水素遮断膜９０ａおよび９０ｂの孔を通って水素がトランジスタ４５に到達することができ、その結果トランジスタ４５の界面準位が除去される。
【００８２】
また、第１および第２の水素遮断膜９０ａおよび９０ｂを備えておらず、かつ本実施の形態と同構造のキャパシタ１８０を備えた半導体装置と比較して、マスクを追加することなく、本実施の形態の構造を備えた半導体装置を製造することが可能である。
【００８３】
（実施の形態５）
図３８は、この発明の実施の形態５に従った半導体装置の断面図である。図３８を参照して、この発明の実施の形態５に従った半導体装置では、ストレージノードコンタクト１０１がストレージノード１２０によって取囲まれている構造を備えている。すなわち、実施の形態５に従った半導体装置では、半導体基板１０と第１の水素遮断膜９０ａとの間に形成され、孔としてのコンタクトホール７３ａを有する第３の層間絶縁膜７３と、コンタクトホール７３ａに形成され、ストレージノード１２０に嵌り合う第１の嵌合部としての先端部１０１ｔを有するコンタクトプラグとしてのストレージノードコンタクト１０１とをさらに備える。ストレージノード１２０は先端部１０１ｔに嵌り合う第２の嵌合部としての凹部１２０ｕを有する。
【００８４】
なお、この実施の形態では、ストレージノードコンタクト１０１が凸形状であり、ストレージノード１２０が凹形状であるが、この逆でもよい。すなわち、ストレージノード１２０に凸形状が設けられ、この凸形状に嵌り合うようにストレージノードコンタクト１０１に凹形状が設けられてもよい。また、ストレージノード１２０の凸形状がコンタクトホール７３ａに嵌り合っていてもよい。
【００８５】
次に、図３８で示す実施の形態５に従った半導体装置の製造方法について説明する。図３９から図４４は、図３８で示す半導体装置の製造工程を説明するための断面図である。まず、第３の層間絶縁膜７３上に第１の水素遮断膜９０ａを形成するまでは、実施の形態４と同様に製造する。
【００８６】
次に、図３９を参照して、第１の水素遮断膜９０ａを覆うようにストッパ窒化膜１１０を形成する。
【００８７】
図４０を参照して、ストッパ窒化膜１１０を覆うようにレジストパターン（図示せず）を形成し、レジストパターンに従ってストッパ窒化膜１１０、第１の水素遮断膜９０ａならびに第２および第３の層間絶縁膜７２および７３をエッチングする。これによりコンタクトホール７３ａを形成する。コンタクトホール７３ａを導電体で充填することによりストレージノードコンタクト１０１を形成する。
【００８８】
図４１を参照して、ストッパ窒化膜１１０を覆うように第６の層間絶縁膜７６を形成する。
【００８９】
図４２を参照して、第６の層間絶縁膜７６上にレジストパターン（図示せず）を形成し、レジストパターンに従って第６の層間絶縁膜７６をエッチングする。これにより、キャパシタが形成される部分にホール７６ａを形成する。
【００９０】
図４３を参照して、ストッパ窒化膜１１０のうち、キャパシタが形成される部分をエッチバックする。これにより、ストレージノードコンタクト１０１の先端部１０１ｔは第１の水素遮断膜９０ａ上に突き出た構造となる。
【００９１】
図４４を参照して、ストレージノード１２０を形成する。このとき、ホール７６ａ内では、ストレージノード１２０が先端部１０１ｔを受け入れる。
【００９２】
その後、ストレージノード１２０のうち第６の層間絶縁膜７６上に形成されている部分をエッチバックする工程からは、実施の形態４と同様に製造する。
【００９３】
このように構成された、この発明の実施の形態５に従った半導体装置では、ストレージノードコンタクト１０１がストレージノード１２０によって取囲まれる構造を備えているために、ストレージノード１２０の倒れが発生しくくなり、製造時の歩留まりが向上する。
【００９４】
また、実施の形態３と比較して、ストッパ窒化膜１１０が除去されているために、ストッパ窒化膜１１０内に含まれる水素がキャパシタ１８０に到達して、キャパシタ１８０のリーク特性が悪化することを抑制することができる。
【００９５】
また、実施の形態２よりもさらにキャパシタ１８０の容量を増大させることができる。
【００９６】
また、プラグ１５０ｂやダミープラグ２１０を形成するときに開口された第１および第２の水素遮断膜９０ａおよび９０ｂの孔を通って水素がトランジスタ４５に到達することができる。その結果、トランジスタ４５の界面準位が除去される。
【００９７】
また、第１および第２の水素遮断膜９０ａおよび９０ｂを備えておらず、かつこの実施の形態と同じ構造のキャパシタ１８０を備えた半導体装置と比較して、マスクを追加することなく本実施の形態の構造を備えた半導体装置を製造することが可能である。
【００９８】
（実施の形態６）
図４５は、この発明の実施の形態６に従った半導体装置の断面図である。図４５を参照して、この発明の実施の形態６に従った半導体装置では、セルプレート１４０が、プラグ１０２を介して、半導体基板１０上に形成された拡散層ダイオード３５に接続されている。なお、ここでは実施の形態２に対する変形例として説明しているが、実施の形態１、３から５に対しても、同様にセルプレート１４０と拡散層ダイオード３５とが接続されている構造を採用することができる。
【００９９】
次に、図４５で示す半導体装置の製造方法について説明する。
なお、以下の説明では、第１および第２の水素遮断膜９０ａおよび９０ｂをエッチングするガスがマイナスイオンガスである、情報としてセルプレート１４０に蓄えられる電荷がプラスであると想定して説明するが、拡散層ダイオード３５の極性を逆にすることによって、エッチングガスイオンがプラスイオンでかつセルプレート１４０に蓄えられる電荷をマイナスとすることもできる。
【０１００】
図４６から図４９は、図４５で示す半導体装置の製造方法を説明するための断面図である。図４６および図４７を参照して、半導体基板１０への不純物の注入工程において、Ｎ＋拡散層３１およびＰ＋拡散層３２からなる拡散層ダイオード３５を形成する。
【０１０１】
次に、ストレージノード１２０下の第１の水素遮断膜９０ａを形成するまでの工程は実施の形態２と同様にする。第１の水素遮断膜９０ａ上にレジストパターン（図示せず）を形成し、レジストパターンをマスクとして第１の水素遮断膜９０ａから下の構造をエッチングする。これによりコンタクトホール７３ａおよび７３ｄを形成する。コンタクトホール７３ａおよび７３ｄを導電体で充填することによりストレージノードコンタクト１０１およびプラグ１０２を形成する。プラグ１０２は拡散層ダイオード３５につながる。
【０１０２】
図４８を参照して、ストレージノード１２０およびキャパシタ絶縁膜１３０を形成する工程までは、実施の形態２と同様とする。
【０１０３】
キャパシタ絶縁膜１３０のうち、プラグ１０２上のキャパシタ絶縁膜をエッチングにより取除く。
【０１０４】
図４９を参照して、セルプレート１４０を形成する。これにより、セルプレート１４０がプラグ１０２を介して拡散層ダイオード３５に接続される。
【０１０５】
その後、実施の形態１と同様の工程に従い、図４５で示す半導体装置が完成する。
【０１０６】
このように構成された、この発明の実施の形態６に従った半導体装置では、セルプレート１４０上にある第２の水素遮断膜９０ｂをエッチングする際に、イオン化されたエッチングガスがセルプレート１４０に帯電することを防ぎ、キャパシタ絶縁膜１３０が帯電したイオンによって破壊されることを防ぐことができる。セルプレート１４０を拡散層ダイオード３５につなげることにより、イオン化したエッチングガスのみを半導体基板１０に逃がし、デバイスが動作したときに上方として得られる電荷をエッチングガスイオンと逆の特性を持たせることにより、半導体基板１０に逃がさないようにすることが可能である。
【０１０７】
（実施の形態の変形例および応用例）
この発明が適用される半導体装置は、トランジスタとキャパシタを併せ持つものであればどのようなものであってもよい。たとえば、このような半導体装置には、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）やフェローエレクトリックランダムアクセスメモリ（ＦＲＡＭ）がある。
【０１０８】
なお、実施の形態１から６において、ストレージノード１２０とセルプレート１４０はルテニウムなどの金属を用いて、キャパシタ１８０をＭＩＭ（金属／絶縁体／金属）キャパシタとしてもよい。
【０１０９】
また、ゲート電極４０の構造はポリサイド構造でもポリメタル構造でもよい。特に、ポリメタル構造においてゲートのハードマスクにシリコン窒化膜を用いた場合、界面準位が出現しやすいため、水素がトランジスタ４５に到達しやすい。この場合、界面準位が除去されやすい実施の形態１から６の構造は特に効果的である。
【０１１０】
また、第１および第２の水素遮断膜９０ａおよび９０ｂとしては、ｐ−ＳｉＯなどのシリコンがダングリングボンドを持つ膜を用いてもよい。ｐ−ＳｉＯを用いるとＡｌ２Ｏ３よりもエッチングが容易となる。
【０１１１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１２】
【発明の効果】
この発明に従えば、キャパシタへの水素の侵入を確実に防ぐことができる半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従った半導体装置の断面図である。
【図２】図１で示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】図１で示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】図１で示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】図１で示す半導体装置の製造方法の第４工程を示す断面図である。
【図６】図１で示す半導体装置の製造方法の第５工程を示す断面図である。
【図７】図１で示す半導体装置の製造方法の第６工程を示す断面図である。
【図８】図１で示す半導体装置の製造方法の第７工程を示す断面図である。
【図９】図１で示す半導体装置の製造方法の第８工程を示す断面図である。
【図１０】図１で示す半導体装置の製造方法の第９工程を示す断面図である。
【図１１】図１で示す半導体装置の製造方法の第１０工程を示す断面図である。
【図１２】図１で示す半導体装置の製造方法の第１１工程を示す断面図である。
【図１３】図１で示す半導体装置の製造方法の第１２工程を示す断面図である。
【図１４】図１で示す半導体装置の製造方法の第１３工程を示す断面図である。
【図１５】図１で示す半導体装置の製造方法の第１４工程を示す断面図である。
【図１６】図１で示す半導体装置の製造方法の第１５工程を示す断面図である。
【図１７】図１で示す半導体装置の製造方法の第１６工程を示す断面図である。
【図１８】図１で示す半導体装置の製造方法の第１７工程を示す断面図である。
【図１９】図１で示す半導体装置の製造方法の第１８工程を示す断面図である。
【図２０】図１で示す半導体装置の製造方法の第１９工程を示す断面図である。
【図２１】図１で示す半導体装置の製造方法の第２０工程を示す断面図ある。
【図２２】図１で示す半導体装置の製造方法の第２１工程を示す断面図である。
【図２３】この発明の実施の形態２に従った半導体装置の断面図である。
【図２４】図２３で示す半導体装置の製造方法の第１工程を示す断面図である。
【図２５】図２３で示す半導体装置の製造方法の第２工程を示す断面図である。
【図２６】この発明の実施の形態３に従った半導体装置の断面図である。
【図２７】図２６で示す半導体装置の製造方法の第１工程を示す断面図である。
【図２８】図２６で示す半導体装置の製造方法の第２工程を示す断面図である。
【図２９】図２６で示す半導体装置の製造方法の第３工程を示す断面図である。
【図３０】図２６で示す半導体装置の製造方法の第４工程を示す断面図である。
【図３１】図２６で示す半導体装置の製造方法の第５工程を示す断面図である。
【図３２】図２６で示す半導体装置の製造方法の第６工程を示す断面図である。
【図３３】図２６で示す半導体装置の製造方法の第７工程を示す断面図である。
【図３４】図２６で示す半導体装置の製造方法の第８工程を示す断面図である。
【図３５】図２６で示す半導体装置の製造方法の第９工程を示す断面図である。
【図３６】この発明の実施の形態４に従った半導体装置の断面図である。
【図３７】図３６で示す半導体装置の製造方法を説明するための断面図である。
【図３８】この発明の実施の形態５に従った半導体装置の断面図である。
【図３９】図３８で示す半導体装置の製造方法の第１工程を示す断面図である。
【図４０】図３８で示す半導体装置の製造方法の第２工程を示す断面図である。
【図４１】図３８で示す半導体装置の製造方法の第３工程を示す断面図である。
【図４２】図３８で示す半導体装置の製造方法の第４工程を示す断面図である。
【図４３】図３８で示す半導体装置の製造方法の第５工程を示す断面図である。
【図４４】図３８で示す半導体装置の製造方法の第６工程を示す断面図である。
【図４５】この発明の実施の形態６に従った半導体装置の断面図である。
【図４６】図４５で示す半導体装置の製造方法の第１工程を示す断面図である。
【図４７】図４５で示す半導体装置の製造方法の第２工程を示す断面図である。
【図４８】図４５で示す半導体装置の製造方法の第３工程を示す断面図である。
【図４９】図４５で示す半導体装置の製造方法の第４工程を示す断面図である。
【符号の説明】
１０  半導体基板、２０  素子分離絶縁膜、３０  ソース／ドレイン領域、３１  Ｎ＋拡散層、３２  Ｐ＋拡散層、４５  トランジスタ、５０  ビット線コンタクト、６０  ランディングパッド、７１〜７６  第１〜第６の層間絶縁膜、８０ビット線、９０ａ  第１の水素遮断膜、９０ｂ  第２の水素遮断膜、１００  メモリセル領域、１０１  ストレージノードコンタクト、１０２  プラグ、１１０  ストッパ窒化膜、１２０  ストレージノード、１３０  キャパシタ絶縁膜、１４０  セルプレート、１５０  プラグ、１６０  第１のメタル配線、１７０  第２のメタル配線、１７１  パッシベーション膜、１８０  キャパシタ、１９０レジスト、２００  周辺回路領域、２０１  ダミービット線、２１０  ダミープラグ。
【図１】
2004349424.tif 000003
【図２】
2004349424.tif 000004
【図３】
2004349424.tif 000005
【図４】
2004349424.tif 000006
【図５】
2004349424.tif 000007
【図６】
2004349424.tif 000008
【図７】
2004349424.tif 000009
【図８】
2004349424.tif 000010
【図９】
2004349424.tif 000011
【図１０】
2004349424.tif 000012
【図１１】
2004349424.tif 000013
【図１２】
2004349424.tif 000014
【図１３】
2004349424.tif 000015
【図１４】
2004349424.tif 000016
【図１５】
2004349424.tif 000017
【図１６】
2004349424.tif 000018
【図１７】
2004349424.tif 000019
【図１８】
2004349424.tif 000020
【図１９】
2004349424.tif 000021
【図２０】
2004349424.tif 000022
【図２１】
2004349424.tif 000023
【図２２】
2004349424.tif 000024
【図２３】
2004349424.tif 000025
【図２４】
2004349424.tif 000026
【図２５】
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【図２６】
2004349424.tif 000028
【図２７】
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【図２８】
2004349424.tif 000030
【図２９】
2004349424.tif 000031
【図３０】
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【図３１】
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【図３２】
2004349424.tif 000034
【図３３】
2004349424.tif 000035
【図３４】
2004349424.tif 000036
【図３５】
2004349424.tif 000037
【図３６】
2004349424.tif 000038
【図３７】
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【図３８】
2004349424.tif 000040
【図３９】
2004349424.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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