(57)【要約】【課題】小面積化を図りつつ、高性能で低消費電力とし、アクティブ用とスタンバイ用の２つの降圧電源回路の自動電圧調整を実現した半導体集積回路装置を提供する。【解決手段】固定電圧発生回路で形成された固定電圧を、抵抗回路と第１トリミングスイッチ設定信号により制御されるスイッチとにより電圧利得が調整される増幅回路で増幅して第１基準電圧を形成し、第１制御信号により活性化される第１出力バッファにより内部回路がアクティブ状態のときの内部降圧電圧を出力し、複数のＭＯＳＦＥＴと第２トリミングスイッチ設定信号により制御されるスイッチとにより上記ＭＯＳＦＥＴのしきい値電圧の組み合わせを調整して第２基準電圧を形成して、第２制御信号により活性化される第２出力バッファにより内部回路がスタンバイ状態のときの内部降圧電圧を出力する。【選択図】　　図２
2004133800.tif 000002
【特許請求の範囲】
【請求項１】
固定電圧発生回路と、
上記固定電圧発生回路で形成された固定電圧を受け、抵抗回路と第１トリミングスイッチ設定信号により制御されるスイッチとにより電圧利得が調整される増幅回路により第１基準電圧を形成する第１基準電圧発生回路と、
第１制御信号により活性化されて、上記第１基準電圧に対応した内部電圧を形成する第１出力バッファと、
複数のＭＯＳＦＥＴと第２トリミングスイッチ設定信号により制御されるスイッチとにより上記ＭＯＳＦＥＴのしきい値電圧の組み合わせが調整されて第２基準電圧を形成する第２基準電圧発生回路と、
第２制御信号により活性化されて、上記第２基準電圧に対応した内部電圧を形成する第２出力バッファと、
上記第１制御信号と第２制御信号により活性化された上記第１出力バッファ又は第２出力バッファから供給される内部電圧を受ける内部回路とを備え、
上記内部回路は、上記第１制御信号により第１出力バッファにより内部電圧が供給されるときにアクティブ状態にされ、上記第２制御信号により第２出力バッファにより内部電圧が供給されるときにはスタンバイ状態にされてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第２基準電圧発生回路は、ダイオード形態の複数ＭＯＳＦＥＴ及びスイッチからなる直列回路の複数個と、上記複数の直列回路に対して共通に設けられた電流源回路を含み、
上記第２トリミングスイッチ設定信号により上記スイッチを制御して上記第２基準電圧を調整してなることを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記第２基準電圧発生回路は、ＰＮ接合ダイオードの順方向電圧を形成する定電圧回路と、異なる電流密度の電流を流す差動ＭＯＳＦＥＴによりオフセット電圧を持つようにされたボルテージフォロワ回路の複数の縦列回路と、上記差動増幅回路の縦列接続点の電圧を選択するセレクタとを備え、
上記定電圧は上記縦列回路の初段回路の入力電圧とされ、上記第２トリミングススイッチ設定信号により上記セレクタを制御して上記縦列接続点の１つを上記第２基準電圧として出力させることを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
上記第１出力バッファよりも電流供給能力が小さくされた第３出力バッファを更に備え、
上記第３出力バッファは、半導体集積回路装置の直流電流試験動作のときに上記第１出力バッファに替わって動作状態にされることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記第１出力バッファは上記第１制御信号により活性化され、
上記第３出力バッファは第３制御信号により活性化され、
上記固定電圧発生回路及び上記第１基準電圧発生回路は、上記第１制御信号と第２制御信号との論理和信号により活性化されてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項１おいて、
上記第１基準電圧の出力電圧が上記内部回路が安定動作する所定電圧に到達したことを検出する電圧検出回路を更に備え、
上記第１制御信号により上記第１固定電圧発生回路、第１基準電圧発生回路及び第１出力バッファが非活性状態から活性化状態に遷移するとき、上記電圧検出回路の検出信号により上記内部回路へのクロック供給を開始し、上記第２制御信号により第２出力バッファを非活性状態に遷移させてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記電圧検出回路は、上記固定電圧と上記第１基準電圧とを比較する電圧比較回路と、この電圧比較出力を受ける遅延回路とを含み、上記固定電圧に対して上記第１基準電圧が高くなったことの比較出力信号を上記遅延回路で遅延させて上記検出信号を形成することを特徴とする半導体集積回路装置。
【請求項８】
請求項１において、
上記第２基準電圧を受け、第４制御信号により活性化にされる第３出力バッファを更に備え、
上記第４制御信号は、上記第１制御信号により上記第１基準電圧に対応した内部電圧が出力された状態で上記第３出力バッファを活性化させて上記内部回路を動作状態とし、かかる内部回路により上記第３出力バッファの出力電圧が所望の電圧なるよう上記第２トリミングスイッチ設定信号を形成し、内部回路に含まれる不揮発性記憶回路に記憶させることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において
上記内部回路は、上記第１出力バッファの出力電圧が所望の電圧なるよう上記第１トリミングスイッチ設定信号を形成し、上記不揮発性記憶回路に記憶させる動作を行うことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
上記内部回路は、マイクロプロセッサ及びその動作の少なくとも一部が記憶されたＲＯＭ及び不揮発性記憶回路を含み、
上記ＲＯＭには、上記第１基準電圧及び第２基準電圧を所望の電圧に設定する第１トリミングスイッチ設定信号及び第２トリミングスイッチ設定信号を形成する動作及びかかるトリミングスイッチ設定信号を上記不揮発性記憶回路に記憶させる動作を実行するプログラムを含むものであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項９において、
上記内部回路は、マイクロプロセッサ及びその動作の少なくとも一部が記憶されたＲＯＭ及び不揮発性記憶回路を含み、
上記ＲＯＭには、上記第１基準電圧及び第２基準電圧を所望の電圧に設定するプログラムを読みこむ機能を含むものであることを特徴とする半導体集積回路装置。
【請求項１２】
第１電圧を形成する電圧発生回路と、
上記第１電圧を受ける第１入力端子と第２入力端子と出力端子とを有する増幅回路と、上記出力端子と上記第２入力端子との間に接続された第１抵抗と、上記第２入力端子と第２電圧との間に接続された第２抵抗とを含み、第１基準電圧を形成する第１基準電圧発生回路と、
上記第１基準電圧に対応した内部電圧を形成する第１出力バッファと、
第２電圧と第３電圧との間に直列接続されたダイオード接続の第１ＭＯＳＦＥＴと電流源回路と、上記第１ＭＯＳＦＥＴと上記電流源回路との間のノードに接続されたゲートを有しそのソース−ドレイン経路から第２基準電圧を出力する第２ＭＯＳＦＥＴを含む第２基準電圧発生回路と、
上記第２基準電圧に対応した内部電圧を形成する第２出力バッファと、
第１出力バッファ及び第２出力バッファから供給される内部電圧を受ける内部回路とを備え、
上記内部回路がアクティブ状態であるとき、上記第１出力バッファから上記内部電圧が供給され、上記内部回路がスタンバイ状態であるとき、上記第２出力バッファから上記内部電圧が供給されることを特徴とする半導体集積回路装置。
【請求項１３】
第１電圧を形成する電圧発生回路と、
上記第１電圧を受ける第１入力端子と第２入力端子と出力端子とを有する増幅回路と、上記上記出力端子と上記第２入力端子との間に接続された第１抵抗と、上記第２入力端子と第２電圧との間に接続された第２抵抗とを含み、第１基準電圧を形成する第１基準電圧発生回路と、
直列接続されたダイオード接続の第１ＭＯＳＦＥＴと電流源回路と、上記第１ＭＯＳＦＥＴと上記電流源回路との間のノードに接続されたゲートを有しそのソース−ドレイン経路から第２基準電圧を出力する第２ＭＯＳＦＥＴを含む第２基準電圧発生回路と、
内部電圧で動作する内部回路とを含み、
上記内部電圧は、上記第１基準電圧又は第２基準電圧に基づいて形成され、
上記内部回路がアクティブ状態であるとき、上記第１基準電圧発生回路は活性状態であり、
上記内部回路がスタンバイ状態であるとき、上記第１基準電圧発生回路は非活性状態であり、上記第２基準電圧発生回路は活性状態であることを特徴とする半導体集積回路装置。
【請求項１４】
上記固定電圧を受け、抵抗回路と第１トリミングスイッチ設定信号により制御されるスイッチを有する増幅回路を含み、第１基準電圧を形成する第１基準電圧発生回路と、
複数のＭＯＳＦＥＴと第２トリミングスイッチ設定信号により制御されるスイッチとを含み、第２基準電圧を形成する第２基準電圧発生回路と、
内部電圧を受けて動作する内部回路とを含み、
上記内部電圧は、上記第１基準電圧又は第２基準電圧に基づいて形成され、
上記内部回路がアクティブ状態であるとき、上記第１基準電圧発生回路は活性状態であり、
上記内部回路がスタンバイ状態であるとき、上記第１基準電圧発生回路は非活性状態であり、上記第２基準電圧発生回路は活性状態であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば１チップのマイクロコンピュータの降圧電源回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
内部降圧電源回路を持つ半導体集積回路装置に関して、以下の文献の存在が報告された。特開２００１−１１７６５０公報（以下、先行技術１という）には、アクティブ用には自己消費電流が大きいが応答性の良いアクティブ用の内部降圧回路を使用し、スタンバイ用には応答性に劣るが自己消費電流の小さなスタンバイ用の内部降圧回路を切り替えて使用することで、スタンバイ時の低消費電力を実現することが記載されている。”Ａ　ｔｕｎａｂｌｅ　ＣＭＯＳ−ＤＲＡＭ　Ｖｏｌｔａｇｅ　Ｌｉｍｉｔｅｒ　ｗｉｔｈＳｔａｂｉｌｉｚｅｄ　Ｆｅｅｄｂａｃｋ　Ａｍｐｌｉｆｉｅｒ”，ＩＥＥＥ　Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，ｖｏｌ１２５，Ｎｏ．５　ＯＣＴ，１９９０（以下、先行技術２という）には、ＭＯＳＦＥＴの直列／並列を切替て電圧トリミングすることが記載されている。
【特許文献１】
特開２００１−１１７６５０
【非特許文献１】
”Ａ　ｔｕｎａｂｌｅ　ＣＭＯＳ−ＤＲＡＭ　Ｖｏｌｔａｇｅ　Ｌｉｍｉｔｅｒ　ｗｉｔｈ　Ｓｔａｂｉｌｉｚｅｄ　Ｆｅｅｄｂａｃｋ　Ａｍｐｌｉｆｉｅｒ”，ＩＥＥＥ　Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，ｖｏｌ１２５，Ｎｏ．５　ＯＣＴ，１９９０
【０００３】
【発明が解決しようとする課題】
本願発明者においては、ＣＰＵ（マイクロプロセッサ）搭載の半導体集積回路装置におけるスタイバイ電流を約１μＡ程度まで低減させることを検討した。前記先行技術１のようなスタンバイ用の降圧電源回路において、上記のような低消費電力を実現するためには、高抵抗を使用する必要があり、かかる高抵抗を半導体基板上に形成するためには抵抗素子の面積が巨大になってしまうという問題に直面した。そこで、先行技術２のＭＯＳＦＥＴを用いる回路を利用して降圧電源回路を構成することを考えたが、トリミング等で電圧を調整した場合に温度特性が残り、精度が低下する問題のあることが判明した。
【０００４】
更に、旧来のＤＲＡＭのようなスタンバイ電流が１００μＡ以上と大きな半導体集積回路装置では、格別な問題は生じないと考えられるが、ＣＰＵとその周辺回路を１つの半導体集積回路装置に搭載したシステムＬＳＩのような多様な回路機能を持つものにおいては、スタンバイ時での電流低減のためにアクティブ用の基準電源回路を停止させる構成にすると、スタンバイ状態からアクティブ状態へ切り替える際に、アクティブ用の基準電源回路の再起動が必要となり、内部電圧が所望の安定電圧状態に到達するまで時間がかかり、上記アクティブへの切り替えとともにＣＰＵ等の内部回路を動作させると誤動作が生じてしまうこと、あるいはＣＰＵによる降圧電圧のトリミングの自動化を図るときには、降圧電源回路の動作に格別な配慮を行う必要なこと等が判明した。
【０００５】
この発明の目的は、小面積化を図りつつ、高性能で低消費電力を実現した降圧電源回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、アクティブ用とスタンバイ用の２つの降圧電源回路の自動電圧調整を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。固定電圧発生回路で形成された固定電圧を、抵抗回路と第１トリミングスイッチ設定信号により制御されるスイッチとにより電圧利得が調整される増幅回路で増幅して第１基準電圧を形成し、第１制御信号により活性化される第１出力バッファにより内部回路がアクティブ状態のときの内部降圧電圧を出力し、複数のＭＯＳＦＥＴと第２トリミングスイッチ設定信号により制御されるスイッチとにより上記ＭＯＳＦＥＴのしきい値電圧の組み合わせを調整して第２基準電圧を形成して、第２制御信号により活性化される第２出力バッファにより内部回路がスタンバイ状態のときの内部降圧電圧を出力する。
【０００７】
【発明の実施の形態】
図１には、この発明が適用されたマイコンＬＳＩの一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。
【０００８】
上記マイコンＬＳＩは、特に制限されないが、ＲＩＳＣ（Ｒｅｄｕｃｅｄ　ｉｎｓｔｒｕｃｔｉｏｎｓｅｔ　ｃｏｍｐｕｔｅｒ）タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けて以下のような周辺回路が搭載されている。
【０００９】
内部バスは、Ｉバス、Ｙバス、Ｘバス、Ｌバス及び周辺バスからなり、最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、画像処理に向けたメモリＸＹＭＥＭ、メモリコントローラＸＹＣＮＴが設けられる。このメモリＸＹＭＥＭ及びコントローラＸＹＣＮＴは、Ｉバス、Ｘ，Ｙバス及びＬバスに接続され、画像処理のためのデータ入出力及び表示動作のためのデータ出力動作が行われる。
【００１０】
上記Ｉバスには、キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢ、割り込みコントローラＩＮＴＣ、クロック発振器／ウォッチドッグタイマＣＰＧ／ＷＤＴ、ビデオＩ／ＯモジュールＶＩＯ及び外部バスインターフェイスが設けられる。この外部バスインターフェイスを介して、図示しない外部のメモリＬＳＩ等と接続される。
【００１１】
Ｌバスには、上記キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢと、上記中央処理装置ＣＰＵ、データシグナルプロセッサＤＳＰ、ユーザーブレークコントローラＵＢＣ及びアドバンストユーザーデバッガＡＵＤが接続される。
【００１２】
上記周辺バスには、１６ビットのタイマユニットＴＭＵ、コンペアマッチタイマＣＭＴ、シリアルＩ／Ｏ（ＦＩＦＯ付き）ＳＩＯＦ０、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１、Ｉ２　ＣコントローラＩ２　Ｃ、多機能インターフェイスＭＦＩ、ＮＡＮＤ／ＡＮＤフラッシュインターフェイスＦＬＣＴＬ、ユーザーデバックインターフェイスＨ−ＵＤＩ、ＡＳＥメモリＡＳＥＲＡＭ及びピンファンクションコントローラＰＦＣ、ＲＣＬＫ動作ウォッチドッグタイマＲＷＤＴが接続される。上記周辺バスとＩバスには、バスステートコントローラＢＳＣ、ダイレクトメモリアクセスコントローラＤＭＡＣが接続される。
【００１３】
電源回路ＶＧは、外部端子から供給された３．０Ｖ等のような比較的高い外部電圧を受け、ＣＰＵ等の内部回路がアクティブ状態のときには１．４Ｖ〜１．６Ｖのような降圧電圧を形成し、ＣＰＵ等の内部回路がスタンバイ状態のときには１．３Ｖ〜１．７Ｖのような降圧電圧を形成する。このような降圧電圧は、上記各内部回路に動作電圧として供給される。ただし、外部バスインターフェイスは、上記約３Ｖのような外部電圧に対応した信号レベルの授受のための入力回路、出力回路及びレベル変換回路を有し、かかる入力回路、出力回路及びレベル変換回路には、上記降圧電圧ではなく外部電圧が供給される。
【００１４】
図２には、上記電源回路ＶＧの一実施例のブロック図が示されている。上記電源回路ＶＧは、アクティブ用降圧電源回路とスタンバイ用降圧電源回路とから構成される。上記アクティブ用降圧電源回路とスタンバイ用降圧電源回路は、半導体集積回路装置ＬＳＩに供給される外部電源電圧Ｖｅｘｔ　を受けて、ＣＰＵや不揮発性記憶素子を含む内部回路に供給される内部電圧Ｖｉｎｔ　を形成する。
【００１５】
アクティブ用の降圧電源回路は、バンドギャップ型の固定電圧発生回路と、抵抗分圧比をトリミングスイッチ１設定信号によりトリミングスイッチを切り替えて基準電圧ＶＲＥＦ１を形成する基準電圧１発生回路と、かかる基準電圧ＶＲＥＦ１を受けるボルテージフォロワ形態の増幅回路からなる出力バッファＢ１により電流増幅して内部電圧Ｖｉｎｔ　を形成する。つまり、上記バンドギャップ型の固定電圧発生回路は、温度補償された固定電圧ＢＧＲ１を発生させる。上記基準電圧１発生回路は、上記抵抗分圧比をトリミングスイッチ１設定信号によりスイッチ１を切り替えて増幅回路Ａ１の電圧利得を調整して、上記固定電圧ＢＧＲ１をアクティブ状態で必要とされる例えば１．４Ｖ〜１．６Ｖのような基準電圧ＶＲＥＦ１に増幅する。これら上記アクティブ用の降圧電源回路を構成する各回路は、ＣＰＵから発生される制御信号ｅｎａｂｌｅ１　により選択的に活性化される。
【００１６】
スタンバイ用の降圧電源回路は、低消費電力化を図りつつ、所望の降圧電圧に設定するために、ＭＯＳＦＥＴのしきい値電圧差型の基準電圧回路においてＭＯＳＦＥＴの接続をトリミングスイッチ２設定信号によりトリミングスイッチを切り替えて基準電圧ＶＲＥＦ２を形成する基準電圧２発生回路と、かかる基準電圧ＶＲＥＦ２を受けるボルテージフォロワ形態の増幅回路からなる出力バッファＢ２により電流増幅して内部電圧Ｖｉｎｔ　を形成する。上記基準電圧２発生回路は、上記ＭＯＳＦＥＴの接続をトリミングスイッチ２設定信号によりスイッチ２を切り替えてスタンバイ状態で必要とされる例えば１．３Ｖ〜１．７Ｖのような基準電圧ＶＲＥＦ２を発生させる。上記アクティブ用の降圧電源回路を構成する基準電圧２発生回路と出力バッファＢ２は、ＣＰＵから発生される制御信号ｅｎＶＲＥＦ２とｅｎＯＵＴ２により選択的に活性化される。
【００１７】
半導体集積回路装置ＬＳＩの内部回路（Ｖｉｎｔ　動作回路）がアクティブ状態のときには、上記制御信号ｅｎａｂｌｅ１　によりアクティブ用降圧電源回路の各回路が活性化される。このとき、スタンバイ用降圧電源回路の出力バッファ２は上記制御信号ｅｎＯＵＴ２より非活性状態にされる。これにより、内部回路（Ｖｉｎｔ　動作回路）は、上記アクティブ用降圧電源回路により形成された内部電圧Ｖｉｎｔ　により動作するものである。上記スタンバイ用降圧電源回路の基準電圧２発生回路は、上記制御信号ｅｎＶＲＥＦ２により上記出力バッファＢ２と同様に非活性状態にしてもよいが、基準電圧２発生回路は、それ自身に流れる電流は上記アクティブ状態での半導体集積回路装置ＬＳＩ全体で消費される電流に比べて無視できる程度に小さくされているから固定的に活性化状態にしてもよい。また、固定的に活性化すればアクティブからスタンバイへの切替時間を短縮するメリットがある。それ故、上記制御信号ｅｎＶＲＥＦ２を固定的に活性化レベルにするか、あるいは省略してもよい。
【００１８】
半導体集積回路装置ＬＳＩの内部回路（Ｖｉｎｔ　動作回路）をスタンバイ状態に切り替えると、上記制御信号ｅｎａｂｌｅ１　によりアクティブ用降圧電源回路の各回路が非活性化される。つまり、アクティブ用降圧電源回路を構成する固定電圧発生回路、基準電圧１発生回路の増幅回路Ａ１やトリミング抵抗及び出力バッファＢ１には直流電流が流れないようにされる。そして、上記制御信号ｅｎＯＵＴ２より出力バッファＢ２が活性状態にされて内部回路（Ｖｉｎｔ　動作回路）には、スタンバイ用降圧電源回路の基準電圧２発生回路で形成された基準電圧ＶＲＥＦ２に対応した内部電圧Ｖｉｎｔ　が供給される。内部回路のスタンバイ状態は、クロックの供給が停止されてＡＣ動作するほぼ全ての内部回路動作が停止され、ＤＣ的な保持電流が主となる。
【００１９】
内部回路は、上記のように回路動作が停止させられるので、このときに消費される電流がＭＯＳＦＥＴ等に流れるリーク電流となり、内部回路では上記スタンバイ用降圧電源回路によりレジスタやラッチ回路等の記憶回路の記憶状態を保持するという動作を行う。したがって、スタンバイ状態で半導体集積回路装置ＬＳＩで消費される電流は、前記スタンバイ用降圧電源回路で消費される電流と上記内部回路に流れるリーク電流となり、後述するようにスタンバイ用降圧電源回路で消費される電流を小さくすることにより、スタンバイ状態での消費電流を約１μＡ程度まで小さくする。
【００２０】
図３には、図１の電源回路ＶＧの他の一実施例のブロック図が示されている。この実施例では、スタンバイ状態での低消費電力化を図るために固定電圧発生回路を含む上記アクティブ用降圧電源回路の全ての回路動作を停止させてしまうので、スタンバイ状態からアクティブ状態に切り替える際に、アクティブ用降圧電源回路が安定動作するまで時間がかかる。このようにアクティブ用降圧電源回路が安定動作する前にＣＰＵ等の内部回路が動作すると、アクティブ用降圧電源回路からの電流供給不足によって内部電圧Ｖｉｎｔ　が大幅に低下してしまい回路誤動作が生じてしまう。
【００２１】
この実施例では、アクティブ用降圧電源回路にコンパレータＣＭＰとロジック回路からなる電圧検出回路が設けられる。コンパレータＣＭＰは、反転入力（−）に固定電圧発生回路で形成された固定電圧ＢＧＲ１を受け、非反転入力（＋）に分圧抵抗の所定の分圧電圧を受けるようにされる。上記分圧電圧は、上記基準電圧１発生回路が安定動作した状態では、上記固定電圧ＢＧＲ１よりも高くなる電位が選ばれる。
【００２２】
したがって、制御信号ｅｎａｂｌｅ１　によりアクティブ用降圧電源回路が活性化された初期状態では、固定電圧ＢＧＲ１が上記分圧電圧よりも高くなっているので、コンパレータＣＭＰはロウレベルの出力信号を形成する。そして、上記基準電圧１発生回路がほぼ安定動作した状態になると、上記固定電圧ＢＧＲ１よりも分圧電圧が高くなり、コンパレータＣＭＰはハイレベルの出力信号を形成する。ロジック回路は、それを遅延させて制御信号ＲＡＤＹＲＥＧを発生させる。
【００２３】
上記制御信号ＲＡＤＹＲＥＧは、内部回路に設けられたクロック制御回路のゲート回路Ｇ１の制御信号として用いられる。上記制御信号ＲＡＤＹＲＥＧによりゲート回路Ｇ１がゲートを開いて、クロックＣＬＫをＣＰＵに供給する。これにより、ＣＰＵは、上記制御信号ｅｎａｂｌｅ１　によりアクティブ状態にされてから、上記コンパレータＣＭＰの出力信号がハイレベルに変化し、それを遅延させて形成された制御信号ＲＡＤＹＲＥＧに対応してクロックＣＰＵＣＬＫが供給されて動作するものとなり、前記のような誤動作を防止することができる。
【００２４】
図４には、この発明に係る電源回路の動作の一例を説明するための波形図が示されている。同図には、スタンバイ状態からアクティブ状態に切り替えられた後に、再びスタンバイ状態に切り替えた場合の各信号波形が示されている。まず、アクティブ用の降圧電源回路を起動する制御信号ｅｎａｂｌｅ１　が立ち上がる。これにより、アクティブ用降圧電源回路の各回路が活性化され、固定電圧ＢＧＲ１、基準電圧ＶＲＥＦ１の順に立ち上がる。
【００２５】
最初、内部電圧Ｖｉｎｔ　はスタンバイ用の出力バッファＢ１で保持している。スタンバイからアクティブへの切り替わりの期間、アクティブ用の出力バッファＢ１とスタンバイ用の出力バッファＢ２は同時に動作している。２つのバッファにＰＭＯＳ側の供給能力の高いバッファを使用することで、電圧の高いスタンバイ用の出力バッファＢ２が内部電圧Ｖｉｎｔ　を支えるので、出力衝突による電圧低下は起きない。基準電圧ＶＲＥＦ１の立ち上がりに従って、アクティブ用の出力バッファＢ１が出そうとする出力電圧が上昇するが、負荷電流が軽い状態では内部電圧Ｖｉｎｔ　はスタンバイ用の出力バッファで高いレベルに支えられているので、内部電圧Ｖｉｎｔ　の変化は最初は見えない。
【００２６】
コンパレータＣＭＰは、基準電圧ＶＲＥＦ１を分圧し、定常状態では固定電圧ＢＧＲ１よりより少し高い分圧電圧ｃｈｋＶＲＥＦ１と上記固定電圧ＢＧＲ１を比較することにより、基準電圧ＶＲＥＦ１の立ち上りを判定し、ロジック回路により制御信号ＲＥＡＤＹＲＥＧをハイレベル（論理１）にする。これにより、クロック制御回路のゲートＧ１がゲートを開いてＣＰＵに対してクロックＣＰＵＣＬＫの供給が開始され、スタンバイ用降圧電源回路の出力バッファＢ２に供給される制御信号ｅｎＯＵＴをロウレベルに変化させ、出力バッファＢ２を非活性状態にする。これにより、アクティブ状態での内部電圧ＶＩＮＴ（＝Ｖｉｎｔ）は、基準電圧ＶＲＥＦ１に対応した電圧（ＶＩＮＴ＝ＶＲＥＦ１）とされる。
【００２７】
前記のようにアクティブ状態でも制御信号ｅｎＲＥＦ２はハイレベル（常にイネーブル状態）にされ、基準電圧２発生回路は活性化された状態を維持する。それ故、基準電圧２発生回路では、上記基準電圧ＶＲＥＦ２を形成しているが、出力バッファＢ２が非活性状態（出力ハイインピーダンス状態）になるため、内部電圧ＶＩＮＴは、上記基準電圧ＶＲＥＦ１に対応した電圧となる。
【００２８】
アクティブ状態からスタンバイ状態への切り替えは、特に制限されないが、ＣＰＵにより指示され、制御信号ｅｎａｂｌｅ１　が立ち下がる。これにより、アクティブ用降圧電源回路の各回路が非活性状態となり、それに応じてコンパレータＣＭＰ及びロジック回路からなるＲＥＡＤＹＲＥＧ信号発生回路が制御信号ＲＥＡＤＹＲＥＧをロウレベル（論理０）にして、クロック制御回路のゲートＧ１を閉じて、ＣＰＵに対するクロックＣＰＵＣＬＫを停止させ、ＣＰＵをスタンバイ又はスリープ状態にする。また、望ましくは、ｅｎａｂｌｅ１より前に、制御信号ｅｎＯＵＴがハイとして、出力バッファＢ２を活性化させる。これにより、スタンバイ状態での内部電圧ＶＩＮＴ（＝Ｖｉｎｔ）は、基準電圧ＶＲＥＦ２に対応した電圧（ＶＩＮＴ＝ＶＲＥＦ２）とされる。
【００２９】
上記スタンバイ状態からアクティブ状態への切り替えは、ＣＰＵに対して割り込み信号を入力して、上記制御信号ｅｎａｂｌｅ１　を立ち上げるようにするか、あるいはＣＰＵ内のタイマー回路のみを動作状態にしておいて、一定時間経過後に上記制御信号ｅｎａｂｌｅ１　を立ち上げることにより実現される。また、外部信号により、上記制御信号ｅｎａｂｌｅ１　を立ち上げるようにしてもよい。
【００３０】
図５には、図３のＲＥＡＤＹＲＥＧ信号発生回路の動作の一例を説明するための波形図が示されている。電圧　ｃｈｋＶＲＥＦ１は、基準電圧ＶＲＥＦ１の分圧電子であり、定常時には固定電圧ＢＧＲ１よりも高い電圧に選ばれている。したがって、前記のような制御信号ｅｎａｂｌｅ１　のハイレベルに変化した直後には、ＢＧＲ１＞　ｃｈｋＶＲＥＦ１の関係にあるが、基準電圧１発生回路での増幅動作によって安定状態に近づくと、ＢＧＲ１＜　ｃｈｋＶＲＥＦ１のように逆転する。これをコンパレータが検知して、出力信号をロウレベルからハイレベルに変化させる。これをロジックにより遅延させて前記制御信号ＲＥＡＤＹＲＥＧがロウレベルからハイレベルに変化させられる。
【００３１】
図６には、図１の電源回路ＶＧの更に他の一実施例のブロック図が示されている。この実施例では、スタンバイ用降圧電源回路を含んで半導体集積回路装置自体で自動トリミング調整を行うようにされる。この実施例では、半導体集積回路装置の動作モードとして、前記のようなアクティブ／スタンバイの切り替え他に「アクティブ／スタンバイ用の基準電圧のトリミング」のモードを設ける。このため、基準電圧ＶＲＥＦ２をモニタする出力バッファＢ４、及び電圧セレクタＳＥＬとコンパレータＣＭＰが追加される。
【００３２】
上記コンパレータＣＭＰの反転入力（−）には、特に制限されないが、外部端子から設定すべき電圧が印加され、非反転入力（＋）には、セレクタＳＥＬを通した基準内部電圧Ｖｉｎｔ　又は出力バッァＢ４のモニタ電圧ＭＯＮＩが印加される。上記出力バッファＢ４は、上記出力バッファＢ２とは別に設けられた制御信号ｅｎＭＯＮＩにより選択的に活性化される。
【００３３】
例えば、前記のように内部電圧Ｖｉｎｔ　をアクティブ状態では１．４〜１．６Ｖにし、スタンバイ状態では１．３〜１．７Ｖにするには、その中心電圧である１．５Ｖが上記外部端子から供給される。アクティブ用の基準電圧のトリミングモードにされると、ＣＰＵにより制御信号ｅｎａｂｌｅ１　を立ち上げ、半導体集積回路装置をアクティブ状態にして基準電圧ＶＲＥＦ１に対応した内部電圧Ｖｉｎｔ　をセレクタＳＥＬにより選択してコンパレータＣＭＰの入力信号ＣＭＰｉｎとして供給する。コンパレータＣＭＰは、前記１．５Ｖのような参照電圧と比較し、その比較結果ＣＭＰｏｕｔ　をＣＰＵ等の内部回路に伝える。
【００３４】
例えば、トリミングの手順は、前記基準電圧１発生回路の分圧比を最小に設定し、スイッチ１を切り替えて電圧利得を順次に大きくさせる。このようなスイッチ１の切り替えにより順次に基準電圧ＶＲＥＦ１を大きくし、上記コンパレータＣＭＰの比較結果ＣＭＰｏｕｔ　がロウレベルからハイレベルに変化したとき、又はその直前のトリミングスイッチ１設定信号、つまり上記内部電圧Ｖｉｎｔ　が上記１．５Ｖに最も近い電圧となったときのトリミングスイッチ１設定信号が検出され、それを不揮発性記憶素子に記憶させる。以後、この不揮発性記憶素子に記憶されたトリミングスイッチ１設定信号をレジスタ等に記憶させておいて、上記スイッチ１の制御信号を形成する。
【００３５】
スタンバイ用の基準電圧のトリミングモードにおいては、前記のようなスタンバイ状態とは異なり、ＣＰＵにより制御信号ｅｎａｂｌｅ１　を立ち上げたままとし半導体集積回路装置をアクティブ状態にしておいて、制御信号ｅｎＭＯＮＩにより出力バッファＢ４を活性化させる。つまり、前記のようなスタンバイ状態にすると、内部回路の動作が停止させられるので、アクティブ用のトリミングモードのような動作が行えないからである。
【００３６】
この実施例では、制御信号ｅｎａｂｌｅ１　を立ち上げたままとし半導体集積回路装置をアクティブ状態にしているので、前記基準電圧ＶＲＥＦ２に対応した内部電圧ＭＯＮＩをセレクタＳＥＬにより選択してコンパレータＣＭＰの入力信号ＣＭＰｉｎとして供給することができる。コンパレータＣＭＰは、前記１．５Ｖのような参照電圧ＣＭＰｂａｓｅと比較し、その比較結果ＣＭＰｏｕｔ　をＣＰＵ等の内部回路に伝える。
【００３７】
したがって、スタンバイ時のトリミングの手順も前記アクティブ時のトリミング手順と同様に、前記基準電圧２発生回路の出力電圧を最小に設定し、スイッチ２の切り替えにより順次に基準電圧ＶＲＥＦ２を順次に高くし、上記コンパレータＣＭＰの比較結果ＣＭＰｏｕｔ　がロウレベルからハイレベルに変化したとき、又はその直前のトリミングスイッチ２設定信号、つまり上記内部電圧ＭＯＮＩが上記１．５Ｖに最も近い電圧となったときのトリミングスイッチ２設定信号の組み合わせが検出され、それを不揮発性記憶素子に記憶させる。以後、この不揮発性記憶素子に記憶されたトリミングスイッチ２設定信号をレジスタ等の記憶させておいて、上記スイッチ２の制御信号を形成する。
【００３８】
この構成では、テストコスト低減のためテスタ１台当たりの同時測定個数を増やして１個当たりのテスタ占有時間を削減することができる。つまり、テスタに複数の半導体集積回路装置を並列接続させ、上記参照電圧ＣＭＰｂａｓｅを供給することにより、テスト動作中に上記複数個の半導体集積回路装置のトリミングを同時並行して行うようにすることができる。
【００３９】
上記モニタ端子の信号ＭＯＮＩを基準電圧（ＣＭＰｂａｓｅ）と比較するコンパレータＣＭＰとコンパレータＣＭＰの比較結果を判定し新しいトリミングデータを決定する回路は、ＣＰＵの他にランダムロジック等で構成された専用回路により行うようにしてもよい。このトリミングデータを不揮発記憶素子に書き込む信号の経路も同様である。上記不揮発性素子は、上記電源回路ＶＧに含ませるもの他、前記半導体集積回路装置ＬＳＩに搭載される不揮発性記憶回路を利用するものであってもよい。
【００４０】
図７には、前記図２の基準電圧２発生回路の一実施例の具体的回路図が示されている。この実施例では、前記図２の実施例等の制御信号ｅｎＶＲＥＦ２は省略されている。この実施例は、ダイオード接続のＭＯＳＦＥＴＭ１とＭ２に定電流を流して、しきい値電圧ＶＴＨに対応した定電圧２×ＶＴＨを形成する。この定電圧２×ＶＴＨをＭＯＳＦＥＴＭ３，Ｍ４とそれぞれのソースに設けられた定電流源からなるソースフォロワ回路により出力させ、それを増幅回路Ａ２で増幅して基準電圧ＶＲＥＦ２を形成する。
【００４１】
上記ＭＯＳＦＥＴＭ１とＭ２の直列回路は、その詳細図に示されていくように２つのダイオード接続のＭＯＳＦＥＴとスイッチからなる直列回路の複数個が並列形態にされて構成される。上記スイッチは、トリミング信号により選択的にオン状態にされる。つまり、オン状態にされたスイッチを持つ直列回路が並列接続されることになる。ＭＯＳＦＥＴＭ１とＭ２は、上記スイッチにより並列接続されたＭＯＳＦＥＴを代表して示している。
【００４２】
上記直列回路を構成するＭＯＳＦＥＴＭ１とＭ２は、ソースフォロワ回路等を構成するＭＯＳＦＥＴＭ３〜Ｍ６に比べて大きなしきい値電圧を持つようにされる。特に制限されないが、ＭＯＳＦＥＴＭ１，Ｍ２は、そのチャネル領域にはその不純物濃度を高くするようイオン打ち込みが実施されることにより、イオン打ち込みが行われないＭＯＳＦＥＴＭ３等のしきい値電圧ＶＴＨ２に比べて大きなしきい値電圧ＶＴＨ１を持つようにされる。これにより、ＭＯＳＦＥＴＭ１とＭ２でされたノードＮ１の電圧は、２×ＶＴＨ１のような電圧にされる。この電圧２×ＶＴＨ１がＭＯＳＦＥＴＭ３、Ｍ４のゲート，ソースを介して出力させるので、ノードＮ２の電圧は、２×ＶＴＨ１−２×ＶＴＨ２のような電圧にされる。
【００４３】
このようにしきい値電圧ＶＴＨが異なる２種類のＭＯＳのゲート，ソース間電圧ＶＧＳの差電圧の基準電圧に用いる。この実施例では、低消費電力のために上記ＭＯＳＦＥＴに電流を流す定電流源Ｉ１の電流値は、例えば１００ｎＡのような小さな電流にされる。増幅回路Ａ１のバイアス電流も同様に１００ｎＡとなるようにされる。そして、増幅回路Ａ１の利得を設定するＭＯＳＦＥＴＭ５、Ｍ６に流れる電流は、約２００ｎＡ程度にされる。これにより、基準電圧２発生回路で消費される消費電流は約５００ｎＡ程度に抑えられる。
【００４４】
上記ＭＯＳＦＥＴＭ１とＭ２は、前記のような並列接続のＭＯＳＦＥＴの数により設定される。つまり、並列接続するＭＯＳＦＥＴの合計の幅をＮのように増加させると、前記のように定電流源Ｉ１で形成した１００ｎＡのような電流が並列接続数に対応して分配され、１つの直列回路に流れる電流が１／Ｎのように小さくなる。このため、Ｍ１とＭ２に代表されるようなＭＯＳＦＥＴの単位幅当りの電流が減少するので、ゲート，ソース間電圧ＶＧＳ（ＶＴＨ１）が減少して前記２×ＶＴＨ１を低下する。これにより、ノードＮ２の電圧（２×ＶＴＨ１−２×ＶＴＨ２）も低下し、それを増幅回路Ａ２の２倍に増幅する（Ｍ５＝Ｍ６）ので、上記基準電圧ＶＲＥＦ２を調整することができる。
【００４５】
このトリミング方法は、電流密度を調整することが本質である。図中、Ｉ１と同じ電流で表しているが、ＭＯＳＦＥＴＭ１，Ｍ２の電流源の電流と、ＭＯＳＦＥＴＭ３、Ｍ４の電流源の電流の値を変えることでもトリミング可能である。この回路は、ＭＯＳＦＥＴＭ１，Ｍ２，Ｍ３，Ｍ４のＭＯＳの形（特にゲート幅Ｗ、ゲート長Ｌｇ、及び、配置）が等しく、Ｉ１で示した電流が全て等しい時、デバイスの差は殆どキャンセルされ、基準電圧はＭＯＳＦＥＴＭ１，Ｍ２とＭ３，Ｍ４のインプラの差だけで制御することが出来るメリットがある。
【００４６】
トリミングにより、ＭＯＳＦＥＴＭ１，Ｍ２の幅をＮ倍に変化させた場合、例えばＭＯＳをサブスレッショルド領域で動作させる場合は、
ＶＥＲＦ２＝２×２×（ＶＴＨ１−ＶＴＨ２−Ｓ×ｌｏｇ１０（Ｎ））
で表すことが出来る。ここでＳはサブスレッショルドスイング［Ｖ／１０倍］である。この式から、トリミングで電圧の調整はできるが、Ｎ＝１からずれる程、サブスレッショルドスイングＳの温度特性の影響が強く見えることが判る。
【００４７】
図８には、前記図２の基準電圧２発生回路の他の一実施例の具体的回路図が示されている。この実施例でも、前記図２の実施例等の制御信号ｅｎＶＲＥＦ２は省略されている。この実施例は、電圧トリミングとともに温度補償も行うようにされる。この実施例では、ＰＮ接合ダイオードＤ１の順バイアス時の順方向電圧を、多段接続のボルティージフォロワ回路により伝達させる。各段の電圧をトリミング設定信号により制御されるセレクタＳＥＬにより選択できるようにし、出力バッファＢ２に伝える。
【００４８】
この実施例では、ボルテージフォロワ回路を構成する差動増幅回路Ａ１１〜Ａ１Ｎのそれぞれは、差動増幅回路Ａ１１に代表されるようにＰチャネルの差動ＭＯＳＦＥＴＱ１とＱ２の幅が、１：Ｍのように異なるようにされる。これらの差動ＭＯＳＦＥＴＱ１とＱ２のドレイン側に設けられた電流ミラー形態のＮチャネルの負荷ＭＯＳＦＥＴは、サイズが１：１にされて同じ差動ＭＯＳＦＥＴＱ１とＱ２に同じ電流を流すようにされる。これにより、差動ＭＯＳＦＥＴＱ１とＱ２に流れる電流密度に差が生じて、サブスレショルドスイングＳに比例したオフセット電圧が発生する。
【００４９】
上記ダイオードＤ１の順バイアス時の順方向電圧は多段構成のボルテージフォワ回路Ａ１１〜Ａ１Ｎを１段通る毎にオフセット電圧が累積して行くので、セレクタＳＥＬにより適切な段数の出力を取り出すことで、所望の電圧と温度特性の基準電圧ＶＲＥＦ２をとり出すことが出来る。この実施例でも、低消費電力化のために、上記ダイオードＤ１や差動増幅回路Ａ１１〜Ａ１Ｎに設けられる定電流源Ｉｏの電流値は約５０ｎＡ程度に小さくされる。これにより、差動増幅回路を多数設けても前記図７と同様に低消費電力とすることができる。
【００５０】
この実施例では、トリミング可能な基準電圧ＶＲＥＦ２の形成のために、ＭＯＳＦＥＴを用いているのでスタンバイ用降圧電源回路が占める面積を小さくすることができる。ちなみに、アクティブ用降圧電源回路のように、抵抗トリミング回路により上記スタンバイ用降圧電源回路を構成する場合、前記のような低消費電力化のために基準電圧ＶＲＥＦ２を１．５Ｖとして、そこに約１００ｎＡ程度の電流しか流さないようにするには、１５ＭΩのような高抵抗値とする必要がある。このような高抵抗素子をポリシリコン抵抗素子により実現するためには、ＭＯＳＦＥＴ換算で約５０個分以上の大きな占有面積を必要とする。
【００５１】
図９には、図８の基準電圧２発生回路の動作を説明するための温度特性図が示されている。ＰＮ接合ダイオードＤ１の順方向電圧は、周知のように負の温度特性を持ち、サブスレッショルドスイングＳは正の温度特性を持つので、上記タップ数が大きくなって上記加算されるオフセット電圧が多くなるに従い、温度特性は負特性から正特性に変化する。図８の温度特性において、半導体集積回路装置の動作環境温度を考慮して、上記複数の選択タップに対応した特性ｔａｐ００からｔａｐ０７の中から１つが選ばれる。温度特性を優先させるなら特性ｔａｐ０３、特性ｔａｐ０４が選ばれる。基準電圧ＶＲＥＦ２の電圧範囲が許容範囲内であれば、所望の電圧にするために温度依存性が残ってもよい。
【００５２】
図１０には、アクティブ用降圧電源回路の他の一実施例の回路図が示されている。この実施例では、固定電圧発生回路で形成される固定電圧ＢＧＲ１ｕｂは、基準電圧ＶＲＥＦ１よりも高い場合が示されている。固定電圧発生回路で形成された固定電圧ＢＧＲ１ｕｂは、ボルテージフォロワ回路からなるバッファ回路Ｂ５により電流増幅されて固定電圧ＢＧＲ１とされる。この固定電圧ＢＧＲ１は、分圧抵抗回路により分圧され、各分圧点の電圧がトリミングスイッチ１設定信号により制御されるスイッチ１により選択される。このスイッチ１により選択された分圧電圧ＶＲＥＦ１ｕｂは、ボルテージフォロワ回路からなるバッファ回路Ｂ６により電流増幅されて基準電圧ＶＲＥＦ１とされ、前記出力バッファＢ１を通して内部電圧Ｖｉｎｔ　として出力される。
【００５３】
この実施例では、前記のように固定電圧ＢＧＲ１を分圧して上記基準電圧ＶＲＦ１を形成する構成をとるので、ＲＥＡＤＹＲＥＧ生成回路のコンパレータＣＭＰの非反転入力（＋）には、上記基準電圧ＶＲＥＦ１が電圧ｔａｔとして供給され、反転入力（−）には、トリミング用の分圧電圧よりも低い分圧電圧ｃｈｋが供給される。
【００５４】
アクティブ用降圧電源回路の制御信号ｅｎａｂｌｅ１　は、起動信号ｃｍｐｓｔａｒｔとして遅延回路ＴＤ１とゲート回路Ｇ２とゲート回路Ｇ３に供給される。遅延回路ＴＤ１により遅延された信号のハイレベルとコンパレータＣＭＰの出力信号のハイレベルにより、ゲート回路Ｇ２の出力信号をハイレベルにし、遅延回路ＴＤ２により再度遅延させて上記制御信号ｅｎａｂｌｅ１　によりゲートを開いているゲート回路Ｇ３を通してＲＥＡＤＹＲＥＧ信号を出力させる。上記コンパレータＣＭＰの参照電圧　ｃｈｋは、比較電圧　ｔｇｔよりも早く立ち上がるが、制御信号ｅｎａｂｌｅ１（ｃｍｐｓｔａｒｔ）　で立ち上がる信号であることと、コンパレータＣＭＰ自身も非活性から活性化されるものであるので、　ｃｍｐｓｔａｔ直後の遅延時間ｔｄ１期間の比較結果は不安定となる。そこで、遅延時間ＴＤ１を不安定時間として、コンパレータ出力をマスクする。この実施例では、基準電圧１発生回路の起動時の安定動作までの時間を上記のような遅延回路ＴＤ１、ＴＤ２の時間設定により確保するものである。コンパレータＣＭＰは、主としてバッファ回路Ｂ６の動作を確認するために設けられる。
【００５５】
図１１には、アクティブ用降圧電源回路に設けられるＲＥＡＤＹＲＥＧ生成回路の他の一実施例の回路図が示されている。アクティブ用降圧電源回路は、前記図２等の実施例と同様である。この実施例では、基準電圧ＶＲＥＦ１の立ち上がり判定に、基準電圧ＶＲＥＥ２を適当に分圧しｃｈｋＶＲＥＦ１の定常値よりも低い電圧にした電圧　ｃｈｋＶＲＥＦ２を用いる。つまり、前記のようにスタンバイ用降圧回路の基準電圧２発生回路は、定常的に基準電圧ＶＲＥＦ２を形成しているので、それを分圧した電圧　ｃｈｋＶＲＥＦ２もスタンバイ状態でもアクティブ状態でも定常的に一定の電圧レベルを維持している。
【００５６】
したがって、アクティブ用降圧電源回路が制御信号ｅｎａｂｌｅ１　により活性化されて、前記分圧した電圧　ｃｈｋＶＲＥＦ１が上記電圧　ｃｈｋＶＲＥＦ２を超えることをコンパレータで比較するので、前記図３のようにＶＲＥＦ１の立ち上がりの判定が出来る。上記コンパレータＣＭＰの出力信号を処理するロジック回路は、前記図１０と同様である。すなわち、コンパレータＣＭＰにおいて、　ｔｇｔ電圧を最終値より若干小さな　ｃｈｋ電圧とを比較し、超えたことを判定し、その後に最終値までの到達見こみ時間ＴＤ２待った後ＲＥＡＤＹＲＥＧ信号を出力する。なお、ロジック回路は、前記図１０と同様である。
【００５７】
図１２には、図１の電源回路ＶＧの更に他の一実施例のブロック図が示されている。この実施例では、半導体集積回路装置の直流電流（ｉｄｄｑ）テスト用の電源を設けるようにするものである。上記ｉｄｄｑテストにおいては、内部回路をゆっくりと動作させながら半導体集積回路装置の外部端子Ｖｅｘｔ　から流れ込む電流を測定して素子や配線での絶縁不良を検出する。
【００５８】
上記アクティブ用降圧電源回路は、内部回路を高速に動作させても安定した内部電圧Ｖｉｎｔ　を得るように比較的大きな電流供給能力を持つことが必要とされる。つまり、内部回路で消費される動作電流が変動しても内部電圧Ｖｉｎｔ　が安定するように大きな電流供給能力を持つことが必要であり、アクティブ用降圧電源回路自身で流れる電流も大きくことが必要とされる。したがって、上記のようなｉｄｄｑテストでの絶縁不良によって発生するリーク電流に比べて上記アクティブ用降圧電源回路自身で流れる電流が大きく、リーク電流の有無の検出が難しくなる。
【００５９】
この問題を解決するために、ｉｄｄｑテスト用降圧電源回路が設けられる。このｉｄｄｑテスト用降圧電源回路は、回路の簡素化のめたに出力バッファＢ３から構成される。つまり、前記基準電圧１発生回路で形成された基準電圧ＶＲＥＦ１を上記出力バッファＢ３に入力して内部電圧Ｖｉｎｔ　を形成する。このため、アクティブ用の制御信号ｅｎａｂｌｅ１　の他にｉｄｄｑテスト用の制御信号ｅｎａｂｌｅ２　が設けられ、上記出力バッファＢ３の活性化に用いる。上記基準電圧１発生回路は、上記制御信号ｅｎａｂｌｅ１　とｅｎａｂｌｅ２　を受けるオアゲート回路Ｇ４で形成された制御信号ｅｎａｂｌｅにより上記アクティブ時及びｉｄｄｑテスト時に活性化される。
【００６０】
上記出力バッファＢ３は、上記ｉｄｄｑテスト時に内部回路がゆっくりとした動作しかしないので、動作電流を出力バッファＢ１に比べて小さく設定できる。これにより、ｉｄｄｑテスト時に降圧電源回路で消費される電流を小さくすることができるから、上記絶縁不良によって発生するリーク電流の検出精度が高くなる。上記基準電圧１発生回路での消費電流が無視できないのなら、ｉｄｄｑテストモードでは、アクティブ用降圧電源回路の動作を停止させ、上記スタンバイ用の基準電圧２発生回路の基準電圧ＶＲＥＦ２を用いて上記出力バッファＢ３により内部電圧Ｖｉｎｔ　を形成するものであってもよい。
【００６１】
図１３には、アクティブ用降圧電源回路に設けられるＲＥＡＤＹＲＥＧ生成回路の更に他の一実施例の回路図が示されている。この実施例のアンプ（増幅回路）Ａ１は、差動増幅回路にＰチャネルの出力段ＭＯＳＦＥＴＭＰ１０１を設けて、そのゲートＶＰｌｉｍｉｔ　がＲＥＡＤＹＲＥＧ生成回路の出力段の電流制限用のＰチャネルのＭＯＳＭＰ４０１に電流ミラー形態に接続される。これにより、基準電圧ＶＲＥＦ１を形成するために寄生容量ＣＲＥＦ１に流れる電流と、固定電圧ＢＧＲ１と前記分圧電圧　ｃｈｋＶＲＥＦ１を比較するコンパレータＣＭＰに流れる電流が対応される。上記コンパレータＣＭＰの出力に設けられる遅延用の容量ＣＤＬＹ２が設けられる。
【００６２】
スタンバイ時の初期値は、ＢＧＲ１＝ＶＲＥＦ１＝ＮＤＬＹ２＝ＲＥＡＤＹＲＥＧ＝０Ｖ（ロウレベル）である。制御信号ｅｎａｂｌｅ１　が立ち上がるとＲＤＹＲＥＳＥＴ信号等初期値を決めていたスイッチＭＯＳＦＥＴＭＮ４３２等がオフとなる共に、固定電圧発生回路の固定電圧ＢＧＲ１が立ち上が始める。これに続いて、アンプＡ１のＭＯＳＦＥＴＭＰ１０１が、容量ＣＰＨ１やＣＲＥＦ１を充電しながら、基準電圧ＶＲＥＦ１信号を立ち上げる。基準電圧ＶＲＥＦ１の分圧電圧ｃｈｋＶＲＥＦ１のレベルが固定電圧ＢＧＲ１を超えると、コンパレータＣＭＰの出力が反転し、ＰチャネルＭＯＳＦＥＴＭＰ４０２がオンし、ＮＤＬＹ２信号が立ち上がり始める。
【００６３】
ノードＮＤＬＹへ流れ込む電流は、ノードＶＲＥＦ１へ電流を流しているＭＯＳＭＰ１０１のとＭＰ４０１がＶＰｌｉｍｉｔ　を介してミラー接続しているのでミラー比（サイズ比）で決まる小電流に絞ることができる。ＮＤＬＹ２信号がインバータＩＶ１，ＩＶ２のスレッショルドを超えると、ＲＥＡＤＹＲＥＧ信号がハイレベルとなる。上記のようにＲＥＡＤＹＲＥＧ信号を形成する電流を小電流に絞ることができるので、遅延用容量ＣＤＬ２は小さい容量値（サイズ）のものを用いることができる。
【００６４】
アクティブからスタンバイヘの切り替え時は信号ＲＤＹＲＥＳＥＴ２をハイレベルにしてＭＯＳＦＥＴＭ４３２をオン状態にし、ＲＥＡＤＹＲＥＧ信号をロウレベルにする。信号ＲＤＹＰＲＥＳＥＴ２は、それをロウレベルにすることによりＰチャネルＭＯＳＦＥＴＭＰ４２２をオンとし、強制的にＲＥＡＤＹＲＥＧ信号をハイレベルにするためのものである。
【００６５】
以上の各実施例の説明においては、本願発明と関係の無い部分は省略されている。例えば、トリミング前の初期値や、電源投入、部分的な誤動作に対する破壊防止と復帰等の考慮がチップの何れかの部分で必要になる。本実施例で明示した回路でこれらに関した信号の追加削除を禁止するものではない。
【００６６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、固定電圧発生回路や基準電圧１発生回路は、消費電流に制約がないから種々の実施形態とすることができる。スタンバイ用降圧回路は、ＭＯＳＦＥＴのしきい値電圧差を利用しつつ、トリミングが可能とされるものであればよい。この発明は、マイクロプロセッサ等を含むような各種のデジタル信号処理回路の他、ダイナミック型ＲＡＭやスタティック型ＲＡＭ等のように書き込みや読み出し動作が行われるアクティブモードと、記憶情報を保持するだけのスタンバイモードを有する半導体記憶装置にも同様に適用することができる。
【００６７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。固定電圧発生回路で形成された固定電圧を、抵抗回路と第１トリミングスイッチ設定信号により制御されるスイッチとにより電圧利得が調整される増幅回路で増幅して第１基準電圧を形成し、第１制御信号により活性化される第１出力バッファにより内部回路がアクティブ状態のときの内部降圧電圧を出力し、複数のＭＯＳＦＥＴと第２トリミングスイッチ設定信号により制御されるスイッチとにより上記ＭＯＳＦＥＴのしきい値電圧の組み合わせを調整して第２基準電圧を形成して、第２制御信号により活性化される第２出力バッファにより内部回路がスタンバイ状態のときの内部降圧電圧を出力することにより、小面積で高性能と低消費電力を実現した半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図１】この発明が適用されたマイコンＬＳＩの一実施例を示すブロック図である。
【図２】図１の電源回路ＶＧの一実施例を示すブロック図である。
【図３】図１の電源回路ＶＧの他の一実施例を示すブロック図である。
【図４】この発明に係る電源回路の動作の一例を説明するための波形図である。
【図５】図３のＲＥＡＤＹＲＥＧ信号発生回路の動作の一例を説明するための波形図である。
【図６】図１の電源回路ＶＧの更に他の一実施例を示すブロック図である。
【図７】図２の基準電圧２発生回路の一実施例を示す具体的回路図である。
【図８】図２の基準電圧２発生回路の他の一実施例を示す具体的回路図である。
【図９】図８の基準電圧２発生回路の動作を説明するための温度特性図である。
【図１０】この発明に係るアクティブ用降圧電源回路の他の一実施例を示す回路図である。
【図１１】この発明に係るアクティブ用降圧電源回路に設けられるＲＥＡＤＹＲＥＧ生成回路の他の一実施例を示す回路図である。
【図１２】図１の電源回路ＶＧの更に他の一実施例を示すブロック図である。
【図１３】この発明に係るアクティブ用降圧電源回路に設けられるＲＥＡＤＹＲＥＧ生成回路の更に他の一実施例を示す回路図である。
【符号の説明】
ＣＰＵ…中央処理装置（マイクロプロセッサ）、ＤＳＰ…データシグナルプロセッサＤＳＰ、ＸＹＭＥＭ…メモリ、ＸＹＣＮＴ…メモリコントローラ、ＣＡＣＨＥ…キュッシュメモリ、ＣＣＮ…キャッシュメモリコントローラ、ＭＭＵ…メモリマネージメントコントローラ、ＴＬＢ…トランスレーションルックアサイドバッファ、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ／ＷＤＴ…クロック発振器／ウォッチドッグタイマ、ＶＩＯ…ビデオＩ／Ｏモジュール、ＵＢＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、ＴＭＵ…タイマユニット、ＣＭＴ…コンペアマッチタイマ、ＳＩＯＦ０…シリアルＩ／Ｏ（ＦＩＦＯ付き）、ＳＣＩＦ１…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、Ｉ２　Ｃ…Ｉ２　Ｃコントローラ、ＭＦＩ…多機能インターフェイス、ＦＬＣＴＬ…ＮＡＮＤ／ＡＮＤフラッシュインターフェイス、Ｈ−ＵＤＩ…ユーザーデバックインターフェイス、ＡＳＥＲＡＭ…ＡＳＥメモリ、ＰＦＣ…メモリピンファンクションコントローラ、ＲＷＤＴ…ＲＣＬＫ動作ウォッチドッグタイマ、ＢＳＣ…バスステートコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ。
Ｂ１〜Ｂ３…出力バッファ、Ｂ４〜Ｂ６…バッファ回路、Ａ１〜Ａ２…増幅回路、Ａ１１〜Ａ１Ｎ…差動増幅回路、ＳＥＬ…セレクタ、ＣＭＰ…コンパレータ、Ｍ１〜Ｍ６…ＭＯＳＦＥＴ、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｇ１〜Ｇ４…ゲート回路、Ｉｏ，Ｉ１…電流源、ＩＶ１，ＩＶ２…インバータ。
【図１】
2004133800.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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