(57)【要約】【課題】電源電圧の変動の影響を受けない参照電圧が生成される記憶装置であって、バーンインテストを行うのに適した記憶装置を実現する。【解決手段】例えばＴＭＲ素子ＲｉｊおよびＮチャネルＭＯＳトランジスタＭｉｊをメモリ素子として含むＭＲＡＭの場合において、参照電圧ＶｒｅｆＮをメモリ素子に印加するか、あるいは、参照電圧ＶｒｅｆＮよりも大きな値のバーンインテスト用参照電圧ＶｒｅｆＢをメモリ素子に印加するかを切り換えることが可能な切り換え回路ＳＷ１を設ける。外部からモード移行用信号ＭＯＤＥ１〜ｎを与えてデコード回路ＴＤを介しつつ切り換え回路ＳＷ１を操作することにより、バーンインテスト時には、通常読み出し動作時の参照電圧ＶｒｅｆＮに代えてバーンインテスト用参照電圧ＶｒｅｆＢを、センス回路ＳＣを介してメモリ素子に印加することができる。【選択図】　　　　図１
2004055001.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ素子と、
前記メモリ素子に記憶された情報の読み出しに用いられる所定値の電圧であって、電源電圧の所定の範囲内の変動に影響しない参照電圧を発生する電圧発生回路と、
前記参照電圧を前記メモリ素子に印加するか、あるいは、前記参照電圧に代えて前記参照電圧よりも大きな値のバーンインテスト用参照電圧を前記メモリ素子に印加するかを切り換えることが可能な切り換え手段と
を備える記憶装置。
【請求項２】
請求項１に記載の記憶装置であって、
前記切り換え手段は、前記参照電圧および前記バーンインテスト用参照電圧を入力とし、それらのいずれか一方を、所定の制御信号の内容に応じて出力する切り換え回路を含む
記憶装置。
【請求項３】
請求項１に記載の記憶装置であって、
前記バーンインテスト用参照電圧として前記電源電圧が採用される
記憶装置。
【請求項４】
請求項１に記載の記憶装置であって、
前記メモリ素子に記憶された情報を読み出すセンス回路をさらに備え、
前記参照電圧は前記センス回路を介して前記メモリ素子に印加され、
前記メモリ素子は前記参照電圧の印加を受けて電流信号を発生し、
前記センス回路は前記電流信号に基づいて前記メモリ素子に記憶された情報を読み出す
記憶装置。
【請求項５】
請求項４に記載の記憶装置であって、
前記メモリ素子はＴＭＲ（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）素子を含む
記憶装置。
【請求項６】
請求項４に記載の記憶装置であって、
前記センス回路および前記メモリ素子間に設けられた、前記参照電圧の伝達経路たる信号線
をさらに備え、
前記切り換え手段は、
所定の制御信号が入力される制御電極と、前記バーンインテスト用参照電圧が与えられる第１電流電極と、前記信号線に接続された第２電流電極とを有するトランジスタを含む
記憶装置。
【請求項７】
請求項４に記載の記憶装置であって、
前記バーンインテスト用参照電圧も前記センス回路を介して前記メモリ素子に印加され、
前記センス回路は、
負入力端、前記参照電圧または前記バーンインテスト用参照電圧が与えられる正入力端、および出力端を有する演算増幅器と、
前記出力端に接続された制御電極、所定の電位が与えられた第１電流電極、および前記負入力端に接続された第２電流電極を有するトランジスタと、
前記第２電流電極に接続され、前記メモリ素子に電流を供給可能な電流源と
を含む回路要素を備えるカレントコンベイア回路である
記憶装置。
【請求項８】
請求項１に記載の記憶装置であって、
前記電圧発生回路は、前記電源電圧に基づいて前記参照電圧および前記バーンインテスト用参照電圧のいずれをも生成し、前記電源電圧の値に応じて前記参照電圧および前記バーンインテスト用参照電圧のいずれをも出力することが可能な可変電圧発生回路であって、
前記切り換え手段は前記電源電圧である
記憶装置。
【請求項９】
請求項１に記載の記憶装置であって、
前記バーンインテスト用参照電圧は、複数の前記メモリ素子のうち２以上の前記メモリ素子を含む一部または全部に、同時に印加される
記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バーンインテスト（ｂｕｒｎ−ｉｎ　ｔｅｓｔ）を行うのに適した記憶装置に関する。
【０００２】
【従来の技術】
半導体技術を利用して製造される記憶装置として、ＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＦＲＡＭ（Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等がある。
【０００３】
このうちＭＲＡＭは、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）素子と呼ばれる記憶素子をメモリアレイ内のメモリ素子に用いる記憶装置である。ＴＭＲ素子は、磁性体−絶縁体−磁性体の積層構造を有しており、磁性体が特定方向に磁化されることで多値（例えば二値）の情報を記憶する不揮発性メモリ素子である。
【０００４】
さて、ＴＭＲ素子においては上下層の各磁性体の一方が、ある方向に磁化されている。そして、記憶すべき例えば二値情報の内容（“０”または“１”のいずれか）に応じて、他方の磁性体が特定の磁化方向に磁化される。この他方の磁性体の磁化は、その近傍に配置したデジット線に電流を、一方から他方へ、あるいは、他方から一方へ流すことで行う。すなわち、この磁化がＴＭＲ素子への情報の「書き込み」動作に相当する。
【０００５】
一方、両磁性体間に電位差を発生させ、積層構造を貫通するトンネル電流を流したとき、上下層の磁性体の磁化方向のずれに応じてＴＭＲ素子の電気抵抗に違いが現れる。よって、この電気抵抗の違いを電流信号や電圧信号として検出すれば、ＴＭＲ素子から情報の「読み出し」が行える。
【０００６】
ところで、ＴＭＲ素子における絶縁層は、トンネル電流の値を増加させるために数原子分程度ときわめて薄く形成されている。トンネル電流を発生させるためにはＴＭＲ素子に定電圧を印加するが、この定電圧の値があまりに大きいと絶縁破壊が生じてＴＭＲ素子が損傷してしまう。
【０００７】
記憶装置内で利用可能な定電圧としては、例えば記憶装置の駆動用として外部電源から与えられる電源電圧Ｖｃｃが考えられる。しかし、一般的には、電源電圧Ｖｃｃの値は変動しやすく、ＴＭＲ素子に印加する定電圧としては適さない。変動が大きい場合には、ＴＭＲ素子の破壊もあり得るからである。
【０００８】
そこで、ＭＲＡＭにおいては一般的に、電源電圧Ｖｃｃが変動した場合であっても所定の範囲内の変動であればその影響を受けない所定値の参照電圧Ｖｒｅｆが生成されて、その参照電圧ＶｒｅｆがＴＭＲ素子に印加される。なお、参照電圧Ｖｒｅｆは、ＭＲＡＭ内部または外部に設けられたＶｒｅｆ電圧発生回路により、電源電圧Ｖｃｃに基づいて生成される。
【０００９】
【発明が解決しようとする課題】
記憶装置にバーンインテストを行う場合、一般的には、電源電圧Ｖｃｃの値を高めて高温環境に晒すことで、故障因子の劣化を加速させる。しかし、上記のＭＲＡＭの場合のように、電源電圧Ｖｃｃから定電圧たる参照電圧Ｖｒｅｆが生成される場合には、バーンインテストにおいて電源電圧Ｖｃｃの値をたとえ高めたとしても、通常動作時と何ら変わらない参照電圧ＶｒｅｆがＴＭＲ素子に与えられるだけである。よって、バーンインテストを適切に実行することができない。
【００１０】
そこで、この発明の課題は、電源電圧の変動の影響を受けない参照電圧が生成される記憶装置であって、バーンインテストを行うのに適した記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１に記載の発明は、複数のメモリ素子と、前記メモリ素子に記憶された情報の読み出しに用いられる所定値の電圧であって、電源電圧の所定の範囲内の変動に影響しない参照電圧を発生する電圧発生回路と、前記参照電圧を前記メモリ素子に印加するか、あるいは、前記参照電圧に代えて前記参照電圧よりも大きな値のバーンインテスト用参照電圧を前記メモリ素子に印加するかを切り換えることが可能な切り換え手段とを備える記憶装置である。
【００１２】
請求項２に記載の発明は、請求項１に記載の記憶装置であって、前記切り換え手段は、前記参照電圧および前記バーンインテスト用参照電圧を入力とし、それらのいずれか一方を、所定の制御信号の内容に応じて出力する切り換え回路を含む記憶装置である。
【００１３】
請求項３に記載の発明は、請求項１に記載の記憶装置であって、前記バーンインテスト用参照電圧として前記電源電圧が採用される記憶装置である。
【００１４】
請求項４に記載の発明は、請求項１に記載の記憶装置であって、前記メモリ素子に記憶された情報を読み出すセンス回路をさらに備え、前記参照電圧は前記センス回路を介して前記メモリ素子に印加され、前記メモリ素子は前記参照電圧の印加を受けて電流信号を発生し、前記センス回路は前記電流信号に基づいて前記メモリ素子に記憶された情報を読み出す記憶装置である。
【００１５】
請求項５に記載の発明は、請求項４に記載の記憶装置であって、前記メモリ素子はＴＭＲ（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）素子を含む記憶装置である。
【００１６】
請求項６に記載の発明は、請求項４に記載の記憶装置であって、前記センス回路および前記メモリ素子間に設けられた、前記参照電圧の伝達経路たる信号線をさらに備え、前記切り換え手段は、所定の制御信号が入力される制御電極と、前記バーンインテスト用参照電圧が与えられる第１電流電極と、前記信号線に接続された第２電流電極とを有するトランジスタを含む記憶装置である。
【００１７】
請求項７に記載の発明は、請求項４に記載の記憶装置であって、前記バーンインテスト用参照電圧も前記センス回路を介して前記メモリ素子に印加され、前記センス回路は、負入力端、前記参照電圧または前記バーンインテスト用参照電圧が与えられる正入力端、および出力端を有する演算増幅器と、前記出力端に接続された制御電極、所定の電位が与えられた第１電流電極、および前記負入力端に接続された第２電流電極を有するトランジスタと、前記第２電流電極に接続され、前記メモリ素子に電流を供給可能な電流源とを含む回路要素を備えるカレントコンベイア回路である記憶装置である。
【００１８】
請求項８に記載の発明は、請求項１に記載の記憶装置であって、前記電圧発生回路は、前記電源電圧に基づいて前記参照電圧および前記バーンインテスト用参照電圧のいずれをも生成し、前記電源電圧の値に応じて前記参照電圧および前記バーンインテスト用参照電圧のいずれをも出力することが可能な可変電圧発生回路であって、前記切り換え手段は前記電源電圧である記憶装置である。
【００１９】
請求項９に記載の発明は、請求項１に記載の記憶装置であって、前記バーンインテスト用参照電圧は、複数の前記メモリ素子のうち２以上の前記メモリ素子を含む一部または全部に、同時に印加される記憶装置である。
【００２０】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、センス回路を含むＭＲＡＭであって、参照電圧をメモリ素子に印加するか、あるいは、参照電圧に代えて参照電圧よりも大きな値のバーンインテスト用参照電圧をメモリ素子に印加するかを切り換えることが可能な切り換え回路を備える記憶回路である。よって、切り換え回路を操作することにより、バーンインテスト時には通常読み出し動作時の参照電圧に代えてバーンインテスト用参照電圧をメモリ素子に印加することができる。すなわち、参照電圧が生成される記憶装置であっても、バーンインテストを行うのに適した記憶装置を実現できる。
【００２１】
図１は本実施の形態に係る記憶装置を示す図である。図１に示すように、本実施の形態に係る記憶装置は、センス回路ＳＣと、複数のメモリ素子がアレイ状に並ぶメモリアレイとを備える。
【００２２】
センス回路ＳＣは、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２を備える。まず、ＰチャネルＭＯＳトランジスタＰ２およびＰ３は互いのソースおよびゲートが接続され、ＰチャネルＭＯＳトランジスタＰ３のゲートおよびドレインが短絡されている。すなわち、ＰチャネルＭＯＳトランジスタＰ２およびＰ３は、カレントミラー回路を構成している。
【００２３】
ＰチャネルＭＯＳトランジスタＰ２およびＰ３のソースには、ＰチャネルＭＯＳトランジスタＰ１のドレインが接続される。また、ＰチャネルＭＯＳトランジスタＰ１のソースには、本実施の形態に係る記憶装置を駆動するための電源電圧Ｖｃｃが与えられる。ＰチャネルＭＯＳトランジスタＰ１のゲートには、センス回路駆動用ロウデコーダＤＣ１からの制御信号ＳＥが与えられる。
【００２４】
ＰチャネルＭＯＳトランジスタＰ２のドレインには、ＮチャネルＭＯＳトランジスタＮ１のドレインが接続される。また、ＰチャネルＭＯＳトランジスタＰ３のドレインには、ＮチャネルＭＯＳトランジスタＮ２のドレインが接続される。なお、両接続ノードはそれぞれ、電圧信号／ｏｕｔ、ｏｕｔの取り出し点として機能する（なお、明細書中の記号「／」は、論理反転信号であることを意味する。以下同様）。
【００２５】
ＮチャネルＭＯＳトランジスタＮ１およびＮ２のゲート同士は接続される。また、ＮチャネルＭＯＳトランジスタＮ１のソースには信号線／ＬＩＯが接続され、ＮチャネルＭＯＳトランジスタＮ２のソースには信号線ＬＩＯが接続される。信号線／ＬＩＯにはＮチャネルＭＯＳトランジスタＴｒｅｆのドレインが接続され、信号線ＬＩＯにはＮチャネルＭＯＳトランジスタＴｊの各ドレインが接続される。
【００２６】
一方、メモリアレイに含まれる１つのメモリ素子は、ＴＭＲ素子ＲｉｊとＮチャネルＭＯＳトランジスタＭｉｊとで構成される。なお、Ｔｊ，Ｒｉｊ，Ｍｉｊ等の添え字ｉ、ｊはともに正の数であり、ｉはロウを示す数、ｊはコラムを示す数である。
【００２７】
メモリ素子における接続構成を具体的に説明すれば、ＮチャネルＭＯＳトランジスタＭｉｊのドレインにＴＭＲ素子Ｒｉｊの一端が接続され、ＮチャネルＭＯＳトランジスタＭｉｊのソースには接地電位ＧＮＤが与えられる。そして、各ＮチャネルＭＯＳトランジスタＭｉｊのゲートは読み取り用ワード線ＲＷＬｉに接続される。読み取り用ワード線ＲＷＬｉの電位は、読み取り用ロウデコーダＤＣ３により制御される。
【００２８】
ＴＭＲ素子Ｒｉｊの他端にはビット線ＢＬｊが接続される。ビット線ＢＬｊはＮチャネルＭＯＳトランジスタＴｊのソースに接続される。なお、ＮチャネルＭＯＳトランジスタＴｊのゲートはコラム選択線ＣＳＬｊに接続される。コラム選択線ＣＳＬｊの電位は、コラムデコーダＤＣ４により制御される。
【００２９】
メモリアレイには、参照用ＴＭＲ素子Ｒｉｒｅｆと参照用ＮチャネルＭＯＳトランジスタＭｉｒｅｆとで構成される参照用メモリ素子が含まれる。そして参照用ＮチャネルＭＯＳトランジスタＭｉｒｅｆのドレインに参照用ＴＭＲ素子Ｒｉｒｅｆの一端が接続され、参照用ＮチャネルＭＯＳトランジスタＭｉｒｅｆのソースには接地電位ＧＮＤが与えられる。そして、参照用ＮチャネルＭＯＳトランジスタＭｉｒｅｆのゲートは読み取り用ワード線ＲＷＬｉに接続される。
【００３０】
参照用ＴＭＲ素子Ｒｉｒｅｆの他端には参照用ビット線ＢＬｒｅｆが接続される。参照用ビット線ＢＬｒｅｆはＮチャネルＭＯＳトランジスタＴｒｅｆのソースに接続される。なお、ＮチャネルＭＯＳトランジスタＴｒｅｆのゲートは参照用コラム選択線ＣＳＬｒｅｆに接続される。参照用コラム選択線ＣＳＬｒｅｆの電位は、コラムデコーダＤＣ４により制御される。
【００３１】
ＴＭＲ素子Ｒｉｊおよび参照用ＴＭＲ素子Ｒｉｒｅｆの近傍には、ＴＭＲ素子を磁化するためのデジット線ＤＬｉが配置される。デジット線ＤＬｉの電位は、書き込み用ロウデコーダＤＣ２により制御される。
【００３２】
また、図１に示すように、本実施の形態に係る記憶装置は、Ｖｒｅｆ電圧発生回路ＧＮ１、切り換え回路ＳＷ１およびデコード回路ＴＤをさらに備える。Ｖｒｅｆ電圧発生回路ＧＮ１には、パッドＰＤ１を介して電源電圧Ｖｃｃが与えられる。Ｖｒｅｆ電圧発生回路ＧＮ１は、ＴＭＲ素子Ｒｉｊを含むメモリ素子に記憶された多値の情報の通常読み出し動作時に用いられる参照電圧ＶｒｅｆＮを、電源電圧Ｖｃｃに基づいて生成する。
【００３３】
デコード回路ＴＤには、パッドＴＰ１〜ＴＰｎ（ｎは正の数）を介してモード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎが与えられる。なお、モード移行用信号ＭＯＤＥ１、ＭＯＤＥ２、…のそれぞれは１ビットの信号である。デコード回路ＴＤは、複数の論理回路で構成され、モード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの各信号内容の論理値の組み合わせに従って、所定の制御信号ＳＥＬを生成して出力する。
【００３４】
切り換え回路ＳＷ１には、Ｖｒｅｆ電圧発生回路ＧＮ１で生成された参照電圧ＶｒｅｆＮ、および、パッドＰＤ２を介してバーンインテスト用参照電圧ＶｒｅｆＢが与えられる。また、制御信号ＳＥＬも与えられる。そして、切り換え回路ＳＷ１は、参照電圧ＶｒｅｆＮおよびバーンインテスト用参照電圧ＶｒｅｆＢのいずれか一方を、制御信号ＳＥＬの内容に応じて出力する（制御信号ＳＥＬについては後述）。
【００３５】
次に、本実施の形態に係る記憶装置の動作について説明する。まず、一般的なＭＲＡＭの動作として、ＴＭＲ素子を磁化することで書き込みが行われる。具体的に図１を用いて説明すれば、デジット線ＤＬｉに電流を流し、次にビット線ＢＬｊに電流ＩＢＬｊを流すことで、その交点に位置するＴＭＲ素子Ｒｉｊの両磁性体が磁化される。このとき、ビット線ＢＬｊに流れる電流ＩＢＬｊの向きによってＴＭＲ素子Ｒｉｊの一方の磁性体の磁化方向が異なり、そのため、ＴＭＲ素子Ｒｉｊの電気抵抗に違いが現れる。
【００３６】
なお、書き込み動作時にはＮチャネルＭＯＳトランジスタＭｉｊはオフ状態にある。よって、ＴＭＲ素子Ｒｉｊにはトンネル電流は流れない。すなわち、書き込み動作においては、ＴＭＲ素子Ｒｉｊに電流を流すバーンインテストを行うことはできない。
【００３７】
続いて、ＭＲＡＭの読み出し動作について説明する。読み出し時には、ロウアドレスが読み取り用ロウデコーダＤＣ３により指定され、読み取り用ワード線ＲＷＬｉの電位がＨｉとなる。これにより、ＮチャネルＭＯＳトランジスタＭｉｊがオンとなる。また、コラムアドレスがコラムデコーダＤＣ４により指定され、コラム選択線ＣＳＬｊの電位がＨｉとなる。これにより、ＮチャネルＭＯＳトランジスタＴｊがオンとなり、ビット線ＢＬｊが選択される。
【００３８】
以上を経て、読み取り用ワード線ＲＷＬｉとビット線ＢＬｊとの交点に位置するＴＭＲ素子Ｒｉｊの電気抵抗値が読み取り可能な状態となる。すなわち、両線の交点に位置するメモリ素子に記憶された多値の情報が、読み取り可能な状態となる。
【００３９】
各ＴＭＲ素子の電気抵抗値はセンス回路ＳＣにて読み出されるが、この電気抵抗値の読み出しに際しては、基準となる電気抵抗値との比較を行うことにより読み出しの正確さを図る。
【００４０】
各ＴＭＲ素子の電気抵抗値は、最大抵抗値Ｒｍａｘと最小抵抗値Ｒｍｉｎとの範囲内に収まっている。そこで、メモリアレイ内に、最大抵抗値Ｒｍａｘと最小抵抗値Ｒｍｉｎとの中間の電気抵抗値を有する参照用ＴＭＲ素子Ｒｉｒｅｆを設けておく。センス回路ＳＣは、選択されたＴＭＲ素子Ｒｉｊの電気抵抗値と参照用ＴＭＲ素子Ｒｉｒｅｆの電気抵抗値との比較を行うことで、ＴＭＲ素子Ｒｉｊに記憶された情報を判断する。
【００４１】
よって、読み出し時には、参照用ＴＭＲ素子Ｒｉｒｅｆの電気抵抗値も、上記のＴＭＲ素子Ｒｉｊの電気抵抗値と同様にして読み取り可能な状態とされる。すなわち、読み取り用ワード線ＲＷＬｉの電位がＨｉとなったときに、参照用ＮチャネルＭＯＳトランジスタＭｉｒｅｆもオンとなる。また、参照用コラムアドレスがコラムデコーダＤＣ４により指定され、参照用コラム選択線ＣＳＬｒｅｆの電位がＨｉとなる。これにより、ＮチャネルＭＯＳトランジスタＴｒｅｆがオンとなり、参照用ビット線ＢＬｒｅｆが選択される。
【００４２】
さて、ＴＭＲ素子Ｒｉｊおよび参照用ＴＭＲ素子Ｒｉｒｅｆの電気抵抗値の読み出しに際しては、ビット線ＢＬｊおよび参照用ビット線ＢＬｒｅｆに定電圧が与えられる。この定電圧の印加により、ＴＭＲ素子Ｒｉｊおよび参照用ＴＭＲ素子Ｒｉｒｅｆのそれぞれに電流ＩＢＬｊ，ＩＢＬｒｅｆが流れる。その電流量の差をセンス回路ＳＣが読み取ることで、ＴＭＲ素子Ｒｉｊの電気抵抗値の状態を検出することができる。
【００４３】
ビット線ＢＬｊおよび参照用ビット線ＢＬｒｅｆへの定電圧の印加は、センス回路ＳＣが行う。すなわち、センス回路駆動用ロウデコーダＤＣ１から制御信号ＳＥが与えられたとき、センス回路ＳＣ内のＰチャネルＭＯＳトランジスタＰ１はオンし、ＰチャネルＭＯＳトランジスタＰ２およびＰ３で構成されるカレントミラー回路が駆動する。これにより、ＰチャネルＭＯＳトランジスタＰ２およびＰ３の各ドレインに等しい電流が流れる。
【００４４】
ＮチャネルＭＯＳトランジスタＮ１，Ｎ２のゲートに所定値の定電圧たる信号Ｖｒｅｆが与えられると、両トランジスタはオンし、ＰチャネルＭＯＳトランジスタＰ２およびＰ３からの電流が信号線／ＬＩＯ，ＬＩＯに流れる。このとき、ＮチャネルＭＯＳトランジスタＴｊ，Ｔｒｅｆがオンで、ビット線ＢＬｊおよび参照用ビット線ＢＬｒｅｆが選択されておれば、メモリ素子および参照用メモリ素子に電流が流れる。
【００４５】
ＴＭＲ素子Ｒｉｊおよび参照用ＴＭＲ素子Ｒｉｒｅｆは互いに電気抵抗値が異なっているので、それぞれに流れる電流ＩＢＬｊ，ＩＢＬｒｅｆの値には差異が生じる。よって、この差異がセンス回路ＳＣにおいて電圧信号／ｏｕｔ、ｏｕｔに変換されて現れる。これにより、メモリ素子に記憶された多値の情報を読み取ることができる。
【００４６】
なお、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２にはゲート−ソース間のしきい値電圧Ｖｔｈが存在する。よって、参照用メモリ素子に印加される電圧は、厳密には（Ｖｒｅｆ−Ｖｔｈ）となる。また、ＮチャネルＭＯＳトランジスタＮ２のドレイン−ソース間に流れる電流は、各メモリ素子の電気抵抗値に応じて変動がある。この変動は、ＮチャネルＭＯＳトランジスタＮ２のゲート−ソース間電圧の変動Ｖｍｃとして現れる。よって、各メモリ素子に印加される電圧は、厳密には（Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ）となる。
【００４７】
この読み取り動作においては、ＮチャネルＭＯＳトランジスタＭｉｊはオン状態にあり、ＴＭＲ素子Ｒｉｊにトンネル電流が流れる。よって、ビット線ＢＬｊおよび参照用ビット線ＢＬｒｅｆに印加する定電圧を高めてトンネル電流の値を増加させれば、バーンインテストを行うことが可能となる。
【００４８】
ただし、発明が解決しようとする課題の項に述べたように、ＭＲＡＭにおいては、ＴＭＲ素子に印加される定電圧として参照電圧Ｖｒｅｆが採用されている。そのため、バーンインテストにおいて電源電圧Ｖｃｃの値をたとえ高めたとしても、参照電圧ＶｒｅｆがＴＭＲ素子に与えられるだけであるので、バーンインテストを適切に実行することができない。
【００４９】
そこで、本発明では、通常読み出し動作を行う場合は通常の参照電圧ＶｒｅｆＮをメモリ素子に印加し、一方、バーンインテストを行う場合は参照電圧ＶｒｅｆＮに代えてそれよりも大きな値のバーンインテスト用参照電圧ＶｒｅｆＢをメモリ素子に印加するよう切り換えることが可能な切り換え手段を設ける。
【００５０】
このような切り換え手段を設ければ、切り換え手段を操作することにより、バーンインテスト時には通常読み出し動作時の参照電圧に代えてバーンインテスト用参照電圧をメモリ素子に印加することができる。すなわち、参照電圧が生成される記憶装置であっても、バーンインテストを行うのに適した記憶装置を実現できる。
【００５１】
図１の記憶装置の場合、この切り換え手段は切り換え回路ＳＷ１およびデコード回路ＴＤで構成される。デコード回路ＴＤは、パッドＴＰ１〜ＴＰｎを介して与えられたモード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの各信号内容の論理値の組み合わせに従って、制御信号ＳＥＬをアクティブ化または非アクティブ化する。
【００５２】
制御信号ＳＥＬは具体的には例えばＨｉまたはＬｏｗの二値信号である。例えば、モード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの論理値の組み合わせが通常の読み出しモードを示すものであれば、切り換え回路ＳＷ１から参照電圧ＶｒｅｆＮが信号Ｖｒｅｆとして出力されるよう、デコード回路ＴＤは制御信号ＳＥＬを非アクティブ化（例えばＬｏｗに）する。
【００５３】
一方、モード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの論理値の組み合わせがバーンインテストモードを示すものであれば、切り換え回路ＳＷ１からバーンインテスト用参照電圧ＶｒｅｆＢが信号Ｖｒｅｆとして出力されるよう、デコード回路ＴＤは制御信号ＳＥＬをアクティブ化（例えばＨｉに）する。
【００５４】
なお、モード移行用信号を複数ビット分入力しているのは、バーンインテストモードおよび通常読み出しモード以外のモードを考慮するからである。よって、仮にバーンインテストモードと通常読み出しモードしか存在しない場合には、例えばデコード回路ＴＤを省略して、モード移行用信号ＭＯＤＥ１のみをパッドＴＰ１から入力し、制御信号ＳＥＬとして切り換え回路ＳＷ１に与える構成であってもよい。
【００５５】
本実施の形態における記憶装置の通常読み出し動作のタイミングチャートを図２に示す。モード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの論理値の組み合わせが通常の読み出しモードを示す場合、デコード回路ＴＤから出力される制御信号ＳＥＬはＬｏｗである。これにより、参照電圧ＶｒｅｆＮが切り換え回路ＳＷ１により選択され、信号Ｖｒｅｆとしてセンス回路ＳＣに出力される。
【００５６】
そして、外部から入力されたアドレス信号に基づいて、時間ｔ１にて読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４が、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの電位をそれぞれＨｉにする。これにより、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの交点に存在するメモリ素子が選択される。
【００５７】
次に、時間ｔ２にて、センス回路駆動用ロウデコーダＤＣ１が制御信号ＳＥをＬｏｗにし（制御信号ＳＥはＬｏｗアクティブとする）、ＰチャネルＭＯＳトランジスタＰ１をオンにする。これによりセンス回路ＳＣが駆動し、信号線ＬＩＯ，／ＬＩＯに電流が流れる。そして、ビット線ＢＬｊ，ＢＬｒｅｆに参照電圧ＶｒｅｆＮ（厳密には上述のように（ＶｒｅｆＮ−Ｖｔｈ−Ｖｍｃ）および（ＶｒｅｆＮ−Ｖｔｈ））が電圧ＶＢＬｊ，ＶＢＬｒｅｆとして印加され、ビット線ＢＬｊ，ＢＬｒｅｆに電流ＩＢＬｊ，ＩＢＬｒｅｆが流れる。
【００５８】
この電流ＩＢＬｊ，ＩＢＬｒｅｆの差ΔＩを、センス回路ＳＣは電圧信号ｏｕｔ，／ｏｕｔの電圧値の差に変換して出力する。これによりメモリ素子に記憶された情報の読み出しが行える。
【００５９】
そして、時間ｔ３にて読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４が、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの電位をそれぞれＬｏｗにする。そして、センス回路駆動用ロウデコーダＤＣ１が制御信号ＳＥをＨｉにし、ＰチャネルＭＯＳトランジスタＰ１をオフにする。
【００６０】
一方、本実施の形態における記憶装置のバーンインテスト動作のタイミングチャートを図３に示す。時間ｔ０にてモード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの論理値の組み合わせがバーンインテストモードを示した場合、デコード回路ＴＤから出力される制御信号ＳＥＬはＨｉとなる。これにより、参照電圧ＶｒｅｆＮよりもΔＶだけ高いバーンインテスト用参照電圧ＶｒｅｆＢが切り換え回路ＳＷ１により選択され、信号Ｖｒｅｆとしてセンス回路ＳＣに出力される。
【００６１】
そして、外部から入力されたアドレス信号に基づいて、時間ｔ１にて読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４が、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの電位をそれぞれＨｉにする。これにより、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの交点に存在するメモリ素子が選択される。
【００６２】
次に、時間ｔ２にて、センス回路駆動用ロウデコーダＤＣ１が制御信号ＳＥをＬｏｗにし、ＰチャネルＭＯＳトランジスタＰ１をオンにする。これによりセンス回路ＳＣが駆動し、信号線ＬＩＯ，／ＬＩＯに電流が流れる。そして、ビット線ＢＬｊ，ＢＬｒｅｆにバーンインテスト用参照電圧ＶｒｅｆＢ（厳密には上述のように（ＶｒｅｆＢ−Ｖｔｈ−Ｖｍｃ）および（ＶｒｅｆＢ−Ｖｔｈ））が電圧ＶＢＬｊ，ＶＢＬｒｅｆとして印加され、ビット線ＢＬｊ，ＢＬｒｅｆに電流ＩＢＬｊ，ＩＢＬｒｅｆが流れる。
【００６３】
このとき、メモリ素子および参照用メモリ素子には、通常読み出し時の参照電圧ＶｒｅｆＮよりもΔＶだけ高いバーンインテスト用参照電圧ＶｒｅｆＢが印加されるので、バーンインテストを適切に行える。
【００６４】
そして、電流ＩＢＬｊ，ＩＢＬｒｅｆの差ΔＩを、センス回路ＳＣは電圧信号ｏｕｔ，／ｏｕｔの電圧値の差に変換して出力する。これによりメモリ素子に記憶された情報の読み出しが行える。バーンインテスト下においては、この情報の読み出しを監視することで、不良発生箇所を特定することができる。
【００６５】
そして、時間ｔ３にて読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４が、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの電位をそれぞれＬｏｗにする。そして、センス回路駆動用ロウデコーダＤＣ１が制御信号ＳＥをＨｉにし、ＰチャネルＭＯＳトランジスタＰ１をオフにする。
【００６６】
時間ｔ４にてモード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの論理値の組み合わせがバーンインテストモードの終了を示した場合、デコード回路ＴＤから出力される制御信号ＳＥＬはＬｏｗに戻る。これにより、バーンインテスト用参照電圧ＶｒｅｆＢではなく元の参照電圧ＶｒｅｆＮが、切り換え回路ＳＷ１により選択される。
【００６７】
本実施の形態に係る記憶装置によれば、切り換え回路ＳＷ１およびデコード回路ＴＤで構成される切り換え手段が、参照電圧ＶｒｅｆＮをメモリ素子に印加するか、あるいは、参照電圧ＶｒｅｆＮに代えて参照電圧よりも大きな値のバーンインテスト用参照電圧ＶｒｅｆＢをメモリ素子に印加するかを切り換え可能である。
【００６８】
よって、切り換え手段を操作することにより、バーンインテスト時には通常読み出し動作時の参照電圧に代えてバーンインテスト用参照電圧をメモリ素子に印加することができる。すなわち、参照電圧が生成される記憶装置であっても、バーンインテストを行うのに適した記憶装置を実現できる。
【００６９】
また、切り換え手段が、参照電圧ＶｒｅｆＮおよびバーンインテスト用参照電圧ＶｒｅｆＢを入力とし、それらのいずれか一方を、制御信号ＳＥＬの内容に応じて出力する切り換え回路ＳＷ１を含む。よって、制御信号ＳＥＬを与えるだけで容易に、通常読み出し動作時には参照電圧ＶｒｅｆＮをメモリ素子に印加し、バーンインテスト時にはバーンインテスト用参照電圧ＶｒｅｆＢをメモリ素子に印加することができる。
【００７０】
また、本実施の形態に係る記憶装置は、メモリ素子に記憶された多値の情報を読み出すセンス回路ＳＣを備え、参照電圧ＶｒｅｆＮおよびバーンインテスト用参照電圧ＶｒｅｆＢはセンス回路ＳＣを介してメモリ素子に印加される。そして、メモリ素子は参照電圧ＶｒｅｆＮおよびバーンインテスト用参照電圧ＶｒｅｆＢの印加を受けて電流信号ＩＢＬｊ，ＩＢＬｒｅｆを発生し、センス回路ＳＣは電流信号ＩＢＬｊ，ＩＢＬｒｅｆに基づいてメモリ素子に記憶された多値の情報を読み出す。
【００７１】
これにより、ＴＭＲ素子等の電流信号を発生するタイプのメモリ素子を含む、ＭＲＡＭ等の記憶装置の場合に、バーンインテストを行うのに適した記憶装置を実現できる。
【００７２】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る記憶装置の変形例であり、実施の形態１における切り換え回路ＳＷ１をトランジスタで構成し、さらに、バーンインテスト用参照電圧ＶｒｅｆＢとして電源電圧Ｖｃｃを採用したものである。
【００７３】
図４は本実施の形態に係る記憶装置を示す図である。図４に示すように、本実施の形態に係る記憶装置では、バーンインテスト用参照電圧ＶｒｅｆＢの入力が省略されている。そして、ＰチャネルＭＯＳトランジスタＰ４が設けられ、また、デコード回路ＴＤから出力される制御信号ＳＥＬが、論理反転した信号／ＳＥＬとなっている。なお、制御信号ＳＥＬを信号／ＳＥＬとして出力するには、デコード回路ＴＤの出力部にインバータ（図示せず）を一つ追加すればよい。
【００７４】
ＰチャネルＭＯＳトランジスタＰ４のソースには電源電圧Ｖｃｃが与えられ、そのゲートには信号／ＳＥＬが与えられる。また、そのドレインはＶｒｅｆ電圧発生回路ＧＮ１の出力部およびＮチャネルＭＯＳトランジスタＮ１，Ｎ２のゲートに接続される。なお、信号／ＳＥＬはＶｒｅｆ電圧発生回路ＧＮ１にも与えられる。
【００７５】
この記憶装置では、信号／ＳＥＬがアクティブ化する（すなわちＨｉ→Ｌｏｗになる）ことにより、Ｖｒｅｆ電圧発生回路ＧＮ１からの参照電圧ＶｒｅｆＮの出力が停止される。それとともに、ＰチャネルＭＯＳトランジスタＰ４がオンし、電源電圧Ｖｃｃをバーンインテスト用参照電圧ＶｒｅｆＢとして用いて、信号ＶｒｅｆとしてＮチャネルＭＯＳトランジスタＮ１，Ｎ２に出力する。
【００７６】
すなわち、この記憶装置では、バーンインテスト用参照電圧ＶｒｅｆＢとして電源電圧Ｖｃｃが採用され、ＰチャネルＭＯＳトランジスタＰ４が実施の形態１における切り換え回路ＳＷ１の機能を果たしている。言い換えれば、実施の形態１における切り換え回路ＳＷ１が、ＰチャネルＭＯＳトランジスタＰ４を含む切り換え回路ＳＷ１ａとして構成されていると考えることができる。
【００７７】
このように、ＰチャネルＭＯＳトランジスタＰ４を設け、Ｖｒｅｆ電圧発生回路ＧＮ１を信号／ＳＥＬのアクティブ化で参照電圧ＶｒｅｆＮの出力が停止するようにすれば、切り換え回路ＳＷ１を容易に構成することが可能となる。なお、Ｖｒｅｆ電圧発生回路ＧＮ１からの参照電圧ＶｒｅｆＮの出力の停止は、例えばＶｒｅｆ電圧発生回路ＧＮ１の出力部にスイッチ（図示せず）を設けておき、信号／ＳＥＬのアクティブ化で信号出力を遮断する動作を行わせるようにすればよい。
【００７８】
また、バーンインテスト用参照電圧ＶｒｅｆＢとして電源電圧Ｖｃｃが採用されることにより、バーンインテスト用参照電圧ｖｒｅｆＢを電源電圧Ｖｃｃと別個に用意する必要がなく、また、バーンインテスト用参照電圧入力用のパッドＰＤ２も不要となり簡易な回路構成となる。
【００７９】
その他の構成は図１に示した記憶装置と同様のため、説明を省略する。
【００８０】
なお、図５は本実施の形態に係る他の記憶装置を示す図である。図５の記憶装置では、デコード回路ＴＤから制御信号ＳＥＬとともに論理反転した信号／ＳＥＬが出力される。そして、図５の記憶装置は、図４のＰチャネルＭＯＳトランジスタＰ４に加えて、ＰチャネルＭＯＳトランジスタＰ５を備えている。なお、デコード回路ＴＤから制御信号ＳＥＬとともに信号／ＳＥＬを出力するには、制御信号ＳＥＬの出力部とともに、制御信号ＳＥＬの出力部にインバータ（図示せず）を一つ追加した新たな出力部を設ければよい。
【００８１】
ＰチャネルＭＯＳトランジスタＰ５のソースにはＶｒｅｆ電圧発生回路ＧＮ１からの参照電圧ＶｒｅｆＮが与えられ、そのゲートには制御信号ＳＥＬが与えられる。また、そのドレインはＰチャネルＭＯＳトランジスタＰ４のドレインおよびＮチャネルＭＯＳトランジスタＮ１，Ｎ２のゲートに接続される。すなわち、この記憶装置では、バーンインテスト用参照電圧ＶｒｅｆＢとして電源電圧Ｖｃｃが採用され、ＰチャネルＭＯＳトランジスタＰ４，Ｐ５が実施の形態１における切り換え回路ＳＷ１の機能を果たしている。言い換えれば、実施の形態１における切り換え回路ＳＷ１が、ＰチャネルＭＯＳトランジスタＰ４，Ｐ５を含む切り換え回路ＳＷ１ｂとして構成されていると考えることができる。
【００８２】
信号／ＳＥＬが非アクティブのときＰチャネルＭＯＳトランジスタＰ５はオンし、参照電圧ＶｒｅｆＮを出力するが、信号／ＳＥＬがアクティブ化すると、ＰチャネルＭＯＳトランジスタＰ５がオフし、代わってＰチャネルＭＯＳトランジスタＰ４がオンしてバーンインテスト用参照電圧ＶｒｅｆＢを出力するからである。
【００８３】
なお、図５では信号／ＳＥＬはＶｒｅｆ電圧発生回路ＧＮ１に与えられず、Ｖｒｅｆ電圧発生回路ＧＮ１から参照電圧ＶｒｅｆＮの出力は停止されない。
【００８４】
このように、ＰチャネルＭＯＳトランジスタＰ４，Ｐ５を設けても、切り換え回路ＳＷ１を容易に構成することが可能となる。その他の構成は図４に示した記憶装置と同様のため、説明を省略する。
【００８５】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る記憶装置の変形例であり、通常の参照電圧ＶｒｅｆＮとバーンインテスト用参照電圧ＶｒｅｆＢとの切り換えが可能な切り換え手段として、バーンインテスト用参照電圧ＶｒｅｆＢを、センス回路を介することなくメモリ素子に直接に印加するトランジスタを採用するものである。
【００８６】
図６は本実施の形態に係る記憶装置を示す図である。図６に示すように、本実施の形態に係る記憶装置では、図１の記憶装置における切り換え回路ＳＷ１が省略されており、Ｖｒｅｆ電圧発生回路ＧＮ１から出力される参照電圧ＶｒｅｆＮがそのままＮチャネルＭＯＳトランジスタＮ１，Ｎ２のゲートに入力される。
【００８７】
そして、本実施の形態においては、互いのゲートおよびドレインが接続されたＮチャネルＭＯＳトランジスタＮ３，Ｎ４が設けられている。ＮチャネルＭＯＳトランジスタＮ３，Ｎ４のドレインには、パッドＰＤ２を介してバーンインテスト用参照電圧ＶｒｅｆＢが与えられる。また、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４のゲートには、デコード回路ＴＤからの制御信号ＳＥＬが与えられる。
【００８８】
また、センス回路ＳＣとメモリ素子との間に設けられた、信号Ｖｒｅｆの伝達経路たる信号線ＬＩＯにＮチャネルＭＯＳトランジスタＮ４のソースが接続され、同様の伝達経路たる信号線／ＬＩＯにＮチャネルＭＯＳトランジスタＮ３のソースが接続される。
【００８９】
その他の構成は図１に示した記憶装置と同様のため、説明を省略する。
【００９０】
本実施の形態では、通常読み出し動作時にはデコード回路ＴＤからの制御信号ＳＥＬがアクティブ化しないので、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４はともにオンしない。よって、この場合はメモリ素子および参照用メモリ素子には、センス回路ＳＣを介した参照電圧ＶｒｅｆＮが、信号線ＬＩＯ，／ＬＩＯ、ＮチャネルＭＯＳトランジスタＴｊ，Ｔｒｅｆおよびビット線ＢＬｊ，ＢＬｒｅｆを経て与えられる。
【００９１】
一方、バーンインテスト時にはデコード回路ＴＤからの制御信号ＳＥＬがアクティブ化するので、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４はともにオンする。この場合は、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４のソースにセンス回路ＳＣを介した参照電圧ＶｒｅｆＮとパッドＰＤ２を介したバーンインテスト用参照電圧ＶｒｅｆＢとが与えられることになる。
【００９２】
ここで、バーンインテスト用参照電圧ＶｒｅｆＢの方が参照電圧ＶｒｅｆＮよりも大きな値であるので、メモリ素子および参照用メモリ素子には、参照電圧ＶｒｅｆＮに代えてバーンインテスト用参照電圧ＶｒｅｆＢがＮチャネルＭＯＳトランジスタＴｊ，Ｔｒｅｆおよびビット線ＢＬｊ，ＢＬｒｅｆを経て与えられる。
【００９３】
すなわち、本実施の形態においては、参照電圧ＶｒｅｆＮおよびバーンインテスト用参照電圧ＶｒｅｆＢのいずれかをメモリ素子に印加する切り換え手段を、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４で構成している。
【００９４】
これにより、センス回路ＳＣを介することなくバーンインテスト用参照電圧ＶｒｅｆＢをメモリ素子に印加できる。よって、センス回路ＳＣの駆動の有無に拘わらず、バーンインテスト用参照電圧ＶｒｅｆＢを確実にメモリ素子に印加することができる。
【００９５】
＜実施の形態４＞
本実施の形態も、実施の形態１に係る記憶装置の変形例であり、参照電圧ＶｒｅｆＮおよびバーンインテスト用参照電圧ＶｒｅｆＢのいずれをも生成し、電源電圧Ｖｃｃの値に応じて両電圧のいずれかを出力することが可能な可変電圧発生回路を採用し、切り換え手段として電源電圧Ｖｃｃを用いるものである。
【００９６】
図７は本実施の形態に係る記憶装置を示す図である。図７に示すように、本実施の形態に係る記憶装置では、図１の記憶装置における切り換え回路ＳＷ１およびデコード回路ＴＤが省略されており、Ｖｒｅｆ電圧発生回路ＧＮ１に代わって可変Ｖｒｅｆ電圧発生回路ＧＮ２が設けられている。また、可変Ｖｒｅｆ電圧発生回路ＧＮ２から出力される信号ＶｒｅｆがそのままＮチャネルＭＯＳトランジスタＮ１，Ｎ２のゲートに入力される。
【００９７】
本実施の形態において設けられた可変Ｖｒｅｆ電圧発生回路ＧＮ２は、図８に示す特性を有する電圧発生回路であり、パッドＰＤ１を介して入力された電源電圧Ｖｃｃに基づいて参照電圧ＶｒｅｆＮおよびバーンインテスト用参照電圧ＶｒｅｆＢのいずれをも生成することができる。そして、電源電圧Ｖｃｃの値に応じて参照電圧ＶｒｅｆＮおよびバーンインテスト用参照電圧ＶｒｅｆＢのいずれをも出力することができる。
【００９８】
なお、このような電圧発生回路は公知であり、例えば文献：伊藤清男　著“アドバンスト　エレクトロニクスＩ−９　超ＬＳＩメモリ”ｐｐ．３００〜３０６，培風館，１９９４に記載されている。
【００９９】
その他の構成は図１に示した記憶装置と同様のため、説明を省略する。
【０１００】
本実施の形態に係る記憶装置によれば、可変Ｖｒｅｆ電圧発生回路ＧＮ２を採用し、電源電圧Ｖｃｃを切り換え手段とするので、電源電圧Ｖｃｃを制御するだけでバーンインテスト用参照電圧ＶｒｅｆＢをメモリ素子に印加することが可能である。よって、実施の形態１における制御信号ＳＥＬを発生させて、切り換え手段に入力する必要がない。
【０１０１】
＜実施の形態５＞
本実施の形態も、実施の形態１に係る記憶装置の変形例であり、センス回路をカレントコンベイア回路で実現したものである。
【０１０２】
図９は本実施の形態に係る記憶装置を示す図である。図９に示すように、本実施の形態に係る記憶装置では、図１の記憶装置におけるセンス回路ＳＣに代わって、演算増幅器ＯＰ１，ＯＰ２と、ノーマリーオン型のＮチャネルＭＯＳトランジスタＮ５，Ｎ６と、電流源ＣＳ１，ＣＳ２とを含むカレントコンベイア回路が設けられている。なお、センス回路駆動用ロウデコーダＤＣ１は省略されている。
【０１０３】
本実施の形態において設けられたカレントコンベイア回路においては、演算増幅器ＯＰ１，ＯＰ２いずれもの正入力端に、切り換え回路ＳＷからの信号Ｖｒｅｆ（すなわち参照電圧ＶｒｅｆＮまたはバーンインテスト用参照電圧ＶｒｅｆＢ）が与えられる。そして、演算増幅器ＯＰ１の出力端はＮチャネルＭＯＳトランジスタＮ５のゲートに接続され、演算増幅器ＯＰ２の出力端はＮチャネルＭＯＳトランジスタＮ６のゲートに接続される。なお、演算増幅器ＯＰ１，ＯＰ２の出力端が電圧信号ｏｕｔ、／ｏｕｔの取り出し点として機能する。
【０１０４】
ＮチャネルＭＯＳトランジスタＮ５，Ｎ６のソースには共通して接地電位ＧＮＤが与えられる。また、ＮチャネルＭＯＳトランジスタＮ５のドレインは演算増幅器ＯＰ１の負入力端に接続され、ＮチャネルＭＯＳトランジスタＮ６のドレインは演算増幅器ＯＰ２の負入力端に接続される。なお、ＮチャネルＭＯＳトランジスタＮ５のドレインには信号線／ＬＩＯが接続され、ＮチャネルＭＯＳトランジスタＮ６のドレインには信号線ＬＩＯが接続される。
【０１０５】
電源電圧Ｖｃｃで駆動する電流源ＣＳ１はＮチャネルＭＯＳトランジスタＮ５のドレインに接続され、電流Ｉを供給する。また、電源電圧Ｖｃｃで駆動する電流源ＣＳ２はＮチャネルＭＯＳトランジスタＮ６のドレインに接続され、電流Ｉを供給する。
【０１０６】
その他の構成は図１に示した記憶装置と同様のため、説明を省略する。
【０１０７】
カレントコンベイア回路においては、電流源ＣＳ１，ＣＳ２から定電流Ｉが流れている。コラム選択線ＣＳＬｊ，ＣＳＬｒｅｆおよび読み取り用ワード線ＲＷＬｉが活性化しないスタンバイ時においては、定電流ＩがＮチャネルＭＯＳトランジスタＮ５，Ｎ６のドレイン−ソース間に流れる。
【０１０８】
一方、コラム選択線ＣＳＬｊ，ＣＳＬｒｅｆおよび読み取り用ワード線ＲＷＬｉが活性化し、読み取り可能状態になると、メモリ素子および参照用メモリ素子に電流ＩＢＬｊ，ＩＢＬｒｅｆが流れる。そのため、ＮチャネルＭＯＳトランジスタＮ５，Ｎ６のドレイン−ソース間に流れていた定電流Ｉの値が、それぞれ電流ＩＢＬｊ，ＩＢＬｒｅｆの分だけ減少する。この減少の度合いがＮチャネルＭＯＳトランジスタＮ５，Ｎ６のゲート−ソース間電圧に現れるので、電流ＩＢＬｊ，ＩＢＬｒｅｆの差が電圧信号ｏｕｔ，／ｏｕｔの電圧値の差に変換して出力される。
【０１０９】
カレントコンベイア回路においては、信号線／ＬＩＯ，ＬＩＯには信号Ｖｒｅｆが与えられる。つまり、トランジスタのしきい値電圧Ｖｔｈのロスを伴うことなく、信号線／ＬＩＯ，ＬＩＯに信号Ｖｒｅｆが伝達される。すなわち、参照電圧ＶｒｅｆＮやバーンインテスト用参照電圧ＶｒｅｆＢに、センス回路での電圧降下が加わることがない。
【０１１０】
本実施の形態に係る記憶装置のように、センス回路としてカレントコンベイア回路を採用すれば、バーンインテスト用参照電圧ＶｒｅｆＢにセンス回路での電圧降下が加わることがない。
【０１１１】
なお、図９のカレントコンベイア回路では、メモリ素子用と参照用メモリ素子用とにそれぞれ、演算増幅器ＯＰ１、ＮチャネルＭＯＳトランジスタＮ５、電流源ＣＳ１からなる回路要素と、演算増幅器ＯＰ２、ＮチャネルＭＯＳトランジスタＮ６、電流源ＣＳ２からなる回路要素とを設けた。このような回路要素は、メモリ素子のグループ分けや、参照用メモリ素子の数などに応じて多数設けてもよい。
【０１１２】
＜実施の形態６＞
本実施の形態も、実施の形態１に係る記憶装置の変形例であり、バーンインテスト用参照電圧ＶｒｅｆＢを、２以上のメモリ素子に同時に印加するようにしたものである。これにより、バーンインテストに要する時間の短縮が図れる。
【０１１３】
図１０は本実施の形態に係る記憶装置を示す図である。図１０に示すように、本実施の形態に係る記憶装置では、図１において明示されなかった、ＴＭＲ素子Ｒｉ＋１ｊとＮチャネルＭＯＳトランジスタＭｉ＋１ｊとで構成されるメモリ素子、ＴＭＲ素子Ｒｉｊ＋１とＮチャネルＭＯＳトランジスタＭｉｊ＋１とで構成されるメモリ素子、ＴＭＲ素子Ｒｉ＋１ｊ＋１とＮチャネルＭＯＳトランジスタＭｉ＋１ｊ＋１とで構成されるメモリ素子、参照用ＴＭＲ素子Ｒｉ＋１ｒｅｆとＮチャネルＭＯＳトランジスタＭｉ＋１ｒｅｆとで構成される参照用メモリ素子、ＮチャネルＭＯＳトランジスタＴｊ＋１、読み取り用ワード線ＲＷＬｉ＋１、デジット線ＤＬｉ＋１、コラム選択線ＣＳＬｊ＋１およびビット線ＢＬｊ＋１を明示している。
【０１１４】
また、デコード回路ＴＤから出力される制御信号ＳＥＬが、読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４にも入力されている。これは、バーンインテスト時に、２以上のメモリ素子を同時に読み取り可能状態にして故障因子の劣化の加速を複数のメモリ素子で同時に行うためである。
【０１１５】
その他の構成は図１に示した記憶装置と同様のため、説明を省略する。
【０１１６】
本実施の形態における記憶装置の通常読み出し動作のタイミングチャートを図１１に示す。モード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの論理値の組み合わせが通常の読み出しモードを示す場合、デコード回路ＴＤから出力される制御信号ＳＥＬはＬｏｗである。これにより、参照電圧ＶｒｅｆＮが切り換え回路ＳＷ１により選択され、信号Ｖｒｅｆとしてセンス回路ＳＣに出力される。
【０１１７】
そして、外部から入力されたアドレス信号に基づいて、ＴＭＲ素子ＲｉｊとＮチャネルＭＯＳトランジスタＭｉｊとで構成されるメモリ素子を読み取り可能状態とする場合、時間ｔ１にて読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４が、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの電位をそれぞれＨｉにする。これにより、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの交点に存在するメモリ素子が選択される。
【０１１８】
なお、このとき他のメモリ素子については読み取り可能状態にはしないので、その他の読み取り用ワード線ＲＷＬ１，…，ＲＷＬｉ−１，ＲＷＬｉ＋１，…およびコラム選択線ＣＳＬ１，…，ＣＳＬｊ−１，ＣＳＬｊ＋１，…の電位はそれぞれＬｏｗのままである。
【０１１９】
次に、時間ｔ２にて、センス回路駆動用ロウデコーダＤＣ１が制御信号ＳＥをＬｏｗにし（制御信号ＳＥはＬｏｗアクティブとする）、ＰチャネルＭＯＳトランジスタＰ１をオンにする。これによりセンス回路ＳＣが駆動し、信号線ＬＩＯ，／ＬＩＯに電流が流れる。そして、ビット線ＢＬｊ，ＢＬｒｅｆに参照電圧ＶｒｅｆＮ（厳密には上述のように（ＶｒｅｆＮ−Ｖｔｈ−Ｖｍｃ）および（ＶｒｅｆＮ−Ｖｔｈ））が電圧ＶＢＬｊ，ＶＢＬｒｅｆとして印加され、ビット線ＢＬｊ，ＢＬｒｅｆに電流ＩＢＬｊ，ＩＢＬｒｅｆが流れる。
【０１２０】
この電流ＩＢＬｊ，ＩＢＬｒｅｆの差ΔＩを、センス回路ＳＣは電圧信号ｏｕｔ，／ｏｕｔの電圧値の差に変換して出力する。これによりメモリ素子に記憶された情報の読み出しが行える。
【０１２１】
そして、時間ｔ３にて読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４が、読み取り用ワード線ＲＷＬｉおよびコラム選択線ＣＳＬｊの電位をそれぞれＬｏｗにする。そして、センス回路駆動用ロウデコーダＤＣ１が制御信号ＳＥをＨｉにし、ＰチャネルＭＯＳトランジスタＰ１をオフにする。
【０１２２】
一方、本実施の形態における記憶装置のバーンインテスト動作のタイミングチャートを図１２に示す。時間ｔ０にてモード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの論理値の組み合わせがバーンインテストモードを示した場合、デコード回路ＴＤから出力される制御信号ＳＥＬはＨｉとなる。これにより、参照電圧ＶｒｅｆＮよりもΔＶだけ高いバーンインテスト用参照電圧ＶｒｅｆＢが切り換え回路ＳＷ１により選択され、信号Ｖｒｅｆとしてセンス回路ＳＣに出力される。
【０１２３】
本実施の形態においては、バーンインテスト時に、２以上のメモリ素子を同時に読み取り可能状態にして故障因子の劣化の加速を複数のメモリ素子で同時に行う。よって、読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４は例えば、外部から入力されたアドレス信号および制御信号ＳＥＬに基づいて、アドレス指定されたメモリ素子およびその周囲の予め設定された範囲内のメモリ素子を読み取り可能状態にする。ここでは例えば、ＴＭＲ素子Ｒｉｊがアドレス指定されたときに、その周囲のＴＭＲ素子Ｒｉ＋１ｊ，Ｒｉｊ＋１，Ｒｉ＋１ｊ＋１が読み取り可能状態にされるものとする。
【０１２４】
よって、時間ｔ１にて読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４が、読み取り用ワード線ＲＷＬｉ，ＲＷＬｉ＋１およびコラム選択線ＣＳＬｊ，ＣＳＬｊ＋１の電位をそれぞれＨｉにする。これにより、読み取り用ワード線ＲＷＬｉ，ＲＷＬｉ＋１およびコラム選択線ＣＳＬｊ，ＣＳＬｊ＋１の交点に存在するメモリ素子が選択される。
【０１２５】
次に、時間ｔ２にて、センス回路駆動用ロウデコーダＤＣ１が制御信号ＳＥをＬｏｗにし、ＰチャネルＭＯＳトランジスタＰ１をオンにする。これによりセンス回路ＳＣが駆動し、信号線ＬＩＯ，／ＬＩＯに電流が流れる。そして、ビット線ＢＬｊ，ＢＬｊ＋１，ＢＬｒｅｆにバーンインテスト用参照電圧ＶｒｅｆＢ（厳密には上述のように（ＶｒｅｆＢ−Ｖｔｈ−Ｖｍｃ）および（ＶｒｅｆＢ−Ｖｔｈ））が電圧ＶＢＬｊ，ＶＢＬｊ＋１，ＶＢＬｒｅｆとして印加され、ビット線ＢＬｊ，ＢＬｊ＋１，ＢＬｒｅｆに電流ＩＢＬｊ，ＩＢＬｊ＋１，ＩＢＬｒｅｆが流れる。
【０１２６】
このとき、メモリ素子および参照用メモリ素子には、通常読み出し時の参照電圧ＶｒｅｆＮよりも高いバーンインテスト用参照電圧ＶｒｅｆＢが印加されるので、バーンインテストを適切に行える。
【０１２７】
そして、時間ｔ３にて読み取り用ロウデコーダＤＣ３およびコラムデコーダＤＣ４が、読み取り用ワード線ＲＷＬｉ，ＲＷＬｉ＋１およびコラム選択線ＣＳＬｊ，ＣＳＬｊ＋１の電位をそれぞれＬｏｗにする。そして、センス回路駆動用ロウデコーダＤＣ１が制御信号ＳＥをＨｉにし、ＰチャネルＭＯＳトランジスタＰ１をオフにする。
【０１２８】
時間ｔ４にてモード移行用信号ＭＯＤＥ１〜ＭＯＤＥｎの論理値の組み合わせがバーンインテストモードの終了を示した場合、デコード回路ＴＤから出力される制御信号ＳＥＬはＬｏｗに戻る。これにより、バーンインテスト用参照電圧ＶｒｅｆＢではなく元の参照電圧ＶｒｅｆＮが、切り換え回路ＳＷ１により選択される。
【０１２９】
本実施の形態に係る記憶装置によれば、バーンインテスト用参照電圧ＶｒｅｆＢは、ＭＲＡＭの備える複数のメモリ素子のうち２以上のメモリ素子を含む一部または全部に、同時に印加される。よって、バーンインテストに要する時間の短縮が図れる。
【０１３０】
＜その他＞
上記実施の形態１〜６においては、ＭＲＡＭに本発明が適用されることを説明した。しかし、本発明は、電源電圧で動作する記憶装置であって、電源電圧の所定の範囲内の変動に影響せず、メモリ素子に記憶された多値の情報の読み出しに用いられる所定値の参照電圧をメモリ素子に印加するタイプの記憶装置一般に適用することが可能である。
【０１３１】
本発明は、そのうち特に、メモリ素子に記憶された多値の情報を読み出すセンス回路を備えた記憶装置であって、参照電圧がセンス回路を介してメモリ素子に印加され、メモリ素子が参照電圧の印加を受けて電流信号を発生し、センス回路が電流信号に基づいて多値の情報を読み出すタイプの記憶装置に適している。ＭＲＡＭはそのような記憶装置の代表例である。
【０１３２】
【発明の効果】
請求項１に記載の発明によれば、切り換え手段を備え、切り換え手段が、参照電圧をメモリ素子に印加するか、あるいは、参照電圧に代えて参照電圧よりも大きな値のバーンインテスト用参照電圧をメモリ素子に印加するかを切り換え可能である。よって、切り換え手段を操作することにより、バーンインテスト時には通常読み出し動作時の参照電圧に代えてバーンインテスト用参照電圧をメモリ素子に印加することができる。すなわち、参照電圧が生成される記憶装置であっても、バーンインテストを行うのに適した記憶装置を実現できる。
【０１３３】
請求項２に記載の発明によれば、切り換え手段は、参照電圧およびバーンインテスト用参照電圧を入力とし、それらのいずれか一方を、所定の制御信号の内容に応じて出力する切り換え回路を含む。よって、所定の制御信号を外部より与えるだけで容易に、通常読み出し動作時には参照電圧をメモリ素子に印加し、バーンインテスト時にはバーンインテスト用参照電圧をメモリ素子に印加することができる。
【０１３４】
請求項３に記載の発明によれば、バーンインテスト用参照電圧として電源電圧が採用される。よって、バーンインテスト用参照電圧を電源電圧と別個に用意する必要がなく、また、バーンインテスト用参照電圧入力用のパッドも不要となり簡易な回路構成となる。
【０１３５】
請求項４に記載の発明によれば、センス回路をさらに備え、センス回路はメモリ素子で発生した電流信号に基づいてメモリ素子に記憶された情報を読み出す。よって、電流信号を発生するタイプのメモリ素子を含む記憶装置の場合に、バーンインテストを行うのに適した記憶装置を実現できる。
【０１３６】
請求項５に記載の発明によれば、メモリ素子はＴＭＲ素子を含む。よって、バーンインテストを行うのに適したＭＲＡＭ記憶装置を実現できる。
【０１３７】
請求項６に記載の発明によれば、バーンインテスト用参照電圧が第１電流電極に与えられるトランジスタを含む。よって、トランジスタは、所定の制御信号がアクティブ化したときに参照電圧に代えてバーンインテスト用参照電圧をメモリ素子に印加する。これにより、センス回路を介することなくバーンインテスト用参照電圧をメモリ素子に印加でき、センス回路の駆動の有無に拘わらず、バーンインテスト用参照電圧を確実にメモリ素子に印加することができる。
【０１３８】
請求項７に記載の発明によれば、センス回路はカレントコンベイア回路である。よって、バーンインテスト用参照電圧にセンス回路での電圧降下が加わることがない。
【０１３９】
請求項８に記載の発明によれば、電圧発生回路は、電源電圧の値に応じて参照電圧およびバーンインテスト用参照電圧のいずれをも出力することが可能な可変電圧発生回路であり、切り換え手段は電源電圧である。よって、電源電圧を制御するだけでバーンインテスト用参照電圧をメモリ素子に印加することが可能であり、所定の制御信号を切り換え手段に入力する必要がない。
【０１４０】
請求項９に記載の発明によれば、バーンインテスト用参照電圧は、複数のメモリ素子のうち２以上のメモリ素子を含む一部または全部に、同時に印加される。よって、バーンインテストに要する時間の短縮が図れる。
【図面の簡単な説明】
【図１】実施の形態１に係る記憶装置を示す図である。
【図２】実施の形態１に係る記憶装置における通常読み出し時のタイミングチャートである。
【図３】実施の形態１に係る記憶装置におけるバーンインテスト時のタイミングチャートである。
【図４】実施の形態２に係る記憶装置を示す図である。
【図５】実施の形態２に係る他の記憶装置を示す図である。
【図６】実施の形態３に係る記憶装置を示す図である。
【図７】実施の形態４に係る記憶装置を示す図である。
【図８】実施の形態４に係る記憶装置内の可変Ｖｒｅｆ電圧発生回路の特性を示す図である。
【図９】実施の形態５に係る記憶装置を示す図である。
【図１０】実施の形態６に係る記憶装置を示す図である。
【図１１】実施の形態６に係る記憶装置における通常読み出し時のタイミングチャートである。
【図１２】実施の形態６に係る記憶装置におけるバーンインテスト時のタイミングチャートである。
【符号の説明】
ＳＷ１　切り換え回路、ＴＤ　デコード回路、ＧＮ１　Ｖｒｅｆ電圧発生回路、ＧＮ２　可変Ｖｒｅｆ電圧発生回路、ＳＣ　センス回路、Ｒｉｊ，ＲｉｒｅｆＴＭＲ素子、Ｍｉｊ，Ｍｉｒｅｆ，Ｔｊ，Ｔｒｅｆ，Ｎ３〜Ｎ６　ＮチャネルＭＯＳトランジスタ、Ｐ４，Ｐ５　ＰチャネルＭＯＳトランジスタ、ＯＰ１，ＯＰ２　演算増幅器、ＣＳ１，ＣＳ２　電流源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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