(57)【要約】【課題】本発明は半導体装置用基板に埋め込むキャパシタ素子に関し、薄型化及び生産性の向上を図ることを課題とする。【解決手段】キャパシタ素子２０は、支持体２１が有機ポリシラン製の膜である構成であり、搭載される半導体素子と同じ大きさを有する。キャパシタ素子２０は、有機ポリシラン製の膜状の支持体２１と、膜状支持体２１の上面に形成してあるキャパシタ部２２と、膜状支持体２１の上面に形成してあり、キャパシタ部２２を覆う絶縁層２３と、膜状支持体２１の下面に露出している信号用端子２４、２５、電源用端子２６及び接地用端子２７と、絶縁層２３の上面に突き出ている半田バンプ２８とを有する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成としたことを特徴とするキャパシタ素子。
【請求項２】
有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、
且つ、該キャパシタ部を覆う絶縁層を有する構成としたことを特徴とするキャパシタ素子。
【請求項３】
有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、
べース材の表面に有機ポリシラン製の層を形成し、
該有機ポリシラン層上に、第１の電極を形成し、
該第１の電極上に誘電体を形成し、
該誘電体上に第２の電極を形成し、
上記有機ポリシラン層上に絶縁層を形成し、
積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、
上記べース材を除去するようにしたことを特徴とするキャパシタ素子の製造方法。
【請求項４】
有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、
べース材の表面に、最終的には上記の有機ポリシラン膜状支持体となる有機ポリシラン製の層を形成し、
該有機ポリシラン層上に、第１の電極を形成し、
該第１の電極上に誘電体層を形成し、
該誘電体層上に第２の電極を形成し、
上記有機ポリシラン層上に絶縁層を形成し、
積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、
上記絶縁層の上面に上記分離用溝を跨いでテープを接着し、
上記べース材を除去するようにしたことを特徴とするキャパシタ素子の製造方法。
【請求項５】
下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、
有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成としたことを特徴とする半導体装置用基板。
【請求項６】
下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成の半導体装置用基板を製造する方法であって、
ベース上に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、該キャパシタ部を覆う絶縁層を有する構成のキャパシタ素子を貼り付け、
該ベース上に、上記キャパシタ素子を覆うように複数の絶縁層を積層し、
最後に上記ベースを除去することを特徴とする半導体装置用基板の製造方法。
【請求項７】
請求項５記載の半導体装置用基板の半導体素子搭載面に、半導体素子が搭載された構成としたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はキャパシタ素子及びこの製造方法、並びにキャパシタ素子を有する半導体装置用基板に関する。
【０００２】
【従来の技術】
近年、半導体装置は搭載される半導体素子の動作周波数が高周波数化してきており、これに伴なって、半導体素子に供給する電源電圧の安定化を図ることが必要となってきている。これに対応するために、半導体素子が搭載される半導体装置用基板にキャパシタ素子を設ける構造が提案されている。
【０００３】
図２０は従来の半導体装置１０を示す。半導体装置１０は、半導体装置用基板１１上に半導体素子１２が搭載してある構造である。半導体装置用基板１１は、基板本体１３の内部にキャパシタ素子１４が設けてある構成である。キャパシタ素子１４は、シリコン基板１５の上面に、誘電材料からなる膜１６が形成してあり、更に膜１６の上に導電性の膜１７が形成してある構成である。（特許文献１参照）
【特許文献１】
特開特開２００１−２７４０３４号公報（段落番号００２５，００２６、図３）
【０００４】
【発明が解決しようとする課題】
ここで、キャパシタ素子１４は、シリコン基板１５を支持体とした構成であるため、膜１６、１７が形成されたシリコンウェハを個片化する場合に、シリコンウェハをダイシングする必要があり、製造に手間が掛かってしまう。シリコン基板１５に貫通孔を形成する場合には、ドライエッチング、ウェットエッチング、レーザ加工等が必要となり、製造に更に手間が掛かってしまう。
【０００５】
支持体がシリコン基板１５であるので、キャパシタ素子１４は、厚さが薄くできず、その分、半導体装置用基板１１が厚くなってしまう。
【０００６】
また、キャパシタ素子１４は半導体装置用基板１１のうち半導体素子搭載面から離れた位置に配置してあるので、半導体素子１２とキャパシタ素子１４との間の導電経路が長く、この部分のインダクタンスが大きくなって、半導体素子の動作周波数が高周波数化してきた場合に、このインダクタンスが原因で半導体素子に供給する電源電圧の安定化を図ることが難しくなる虞れがあった。
【０００７】
そこで、本発明は上記課題を解決したキャパシタ素子及びこの製造方法、並びにキャパシタ素子を有する半導体装置用基板を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成としたものである。
【０００９】
有機ポリシラン膜が支持体であるため、シリコン基板が支持体であるキャパシタ素子に比べて薄くすることが可能となり、且つ、製造を容易とすることが可能となる。キャパシタ素子が薄いため、これを半導体装置用基板内に埋め込んだ場合に、半導体装置用基板も薄くなる。
【００１０】
支持体が有機ポリシラン製であるので、キャパシタ素子の熱膨張係数が半導体素子の熱膨張係数と略同じくなって、キャパシタ素子を半導体装置用基板内に埋め込んで、キャパシタ素子上に半導体素子を搭載した構成の半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力が小さく抑制される。
【００１１】
支持体が有機ポリシラン製であるので、キャパシタ部を形成する過程における高温条件のプロセスに対応することが可能となる。
【００１２】
請求項２の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、
且つ、該キャパシタ部を覆う絶縁層を有する構成としたものである。
【００１３】
有機ポリシラン膜が支持体であるため、シリコン基板が支持体であるキャパシタ素子に比べて薄くすることが可能となり、且つ、製造を容易とすることが可能となる。キャパシタ素子が薄いため、これを半導体装置用基板内に埋め込んだ場合に、半導体装置用基板も薄くなる。
【００１４】
支持体が有機ポリシラン製であるので、キャパシタ素子の熱膨張係数が半導体素子の熱膨張係数と略同じくなって、キャパシタ素子を半導体装置用基板内に埋め込んで、キャパシタ素子上に半導体素子を搭載した構成の半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力が小さく抑制される。
【００１５】
支持体が有機ポリシラン製であるので、キャパシタ部を形成する過程における高温条件のプロセスに対応することが可能となる。
【００１６】
キャパシタ部を覆う絶縁層は、キャパシタ部を保護する。
【００１７】
請求項３の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、
べース材の表面に有機ポリシラン製の層を形成し、
該有機ポリシラン層上に、第１の電極を形成し、
該第１の電極上に誘電体を形成し、
該誘電体上に第２の電極を形成し、
上記有機ポリシラン層上に絶縁層を形成し、
積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、
上記べース材を除去するようにしたものである。
【００１８】
個片化はべース材を除去することによってなされるので、べース材をダイシングすることが必要でなく、よって、キャパシタ素子を生産性良く製造することが可能となる。
【００１９】
請求項４の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、
べース材の表面に、最終的には上記の有機ポリシラン膜状支持体となる有機ポリシラン製の層を形成し、
該有機ポリシラン層上に、第１の電極を形成し、
該第１の電極上に誘電体層を形成し、
該誘電体層上に第２の電極を形成し、
上記有機ポリシラン層上に絶縁層を形成し、
積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、
上記絶縁層の上面に上記分離用溝を跨いでテープを接着し、
上記べース材を除去するようにしたものである。
【００２０】
個片化はべース材を除去することによってなされるので、べース材をダイシングすることが必要でなく、よって、キャパシタ素子を生産性良く製造することが可能となる。
【００２１】
べース材が除去されてキャパシタ素子が個片に分離された後も、各キャパシタ素子はテープに接着されて支持されており、ばらばらにはならず、取り扱いはし易い。
【００２２】
請求項５の発明は、下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、
有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成としたものである。
【００２３】
キャパシタ素子が薄いため、半導体装置用基板も薄くすることが可能である。
【００２４】
キャパシタ素子が半導体素子搭載面の直ぐ真下の位置に配置してあるので、キャパシタ部から半導体素子搭載面の端子との間の導電経路の長さが極く短くなって、キャパシタ部から半導体素子搭載面の端子との間の導電経路のインダクタンスを極く小さくすることが可能となり、高速で動作する半導体素子に対応することが可能となる。
【００２５】
また、キャパシタ素子が半導体素子搭載面の直ぐ真下の位置に配置してあり、且つ、キャパシタ素子は有機ポリシラン膜状支持体を有する構成であるため、半導体装置用基板を使用した半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力を小さく抑制することが可能となる。
【００２６】
請求項６の発明は、下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成の半導体装置用基板を製造する方法であって、
ベース上に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、該キャパシタ部を覆う絶縁層を有する構成のキャパシタ素子を貼り付け、
該ベース上に、上記キャパシタ素子を覆うように複数の絶縁層を積層し、
最後に上記ベースを除去するようにしたものである。
【００２７】
キャパシタ素子が埋め込まれた構成の半導体装置用基板を効率良く製造することが可能となる。
【００２８】
請求項７の発明は、請求項５記載の半導体装置用基板の半導体素子搭載面に、半導体素子が搭載された構成としたものである。
【００２９】
薄くて、且つ、キャパシタ素子と半導体素子との間に発生する熱応力が抑制される半導体装置が実現可能となる。
【００３０】
【発明の実施の形態】
以下の順序で説明する。
【００３１】
１．キャパシタ素子及びその製造方法。
【００３２】
２．半導体装置用基板、半導体装置及び半導体装置用基板の製造方法。
【００３３】
先ず、キャパシタ素子の複数の実施例及びその製造方法について説明する。
【００３４】
［第１実施例］
図１は本発明の第１実施例になるキャパシタ素子２０を示す。キャパシタ素子２０は、半導体装置用基板にその表面に露出した状態で埋め込まれ、半導体素子の搭載部を形成する。後に説明するキャパシタ素子２０Ａ〜２０Ｄも同様である。
【００３５】
キャパシタ素子２０は、支持体２１が有機ポリシラン製の膜である構成である。キャパシタ素子２０は、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体２１と、膜状支持体２１の上面に形成してあるキャパシタ部２２と、膜状支持体２１の上面に形成してあり、キャパシタ部２２を覆う絶縁層２３と、膜状支持体２１の下面に露出している信号用端子２４、２５、電源用端子２６及び接地用端子２７と、絶縁層２３の上面に突き出ている半田バンプ２８とを有する構成である。
【００３６】
信号用端子２４、２５、電源用端子２６及び接地用端子２７は、搭載される半導体素子のパッドに対応しており、膜状支持体２１を貫通して設けてあり、膜状支持体２１の面２９に露出している。半田バンプ２８は信号用端子２４、２５、電源用端子２６及び接地用端子２７と電気的及び機械的に接続されており、絶縁層２３の面３０より突き出ている。面３０は実質上、半導体素子が搭載される半導体搭載面を構成する。
【００３７】
キャパシタ部２２は、下部電極３２と上部電極３３とが間に陽極酸化層（誘電体層）３４を挟んで対向している構成であり、膜状支持体２１と絶縁層２３との間に配置されて保護されている。陽極酸化層３４は下部電極３２の表面に形成してある。下部電極３２は接地用端子２７と電気的に接続されており、上部電極３３は電源用端子２６と電気的に接続されている。キャパシタ部２２は、電源用端子２６と接地用端子２７との間に設けてあり、後述するように半導体装置用基板に埋め込まれ、半導体素子が搭載された半導体装置がプリント基板に実装されて半導体装置が動作されるときに、バイパスキャパシタ又はデカップリングキャパシタとして機能して半導体素子に供給される電源電圧の安定化が図れる。
【００３８】
キャパシタ素子２０は、支持体２１が有機ポリシラン製の膜である構成であるので、厚さｔ１は薄い。
【００３９】
有機ポリシランは、具体的にはポリメチルフェニルシランであり、ケイ素原子を主鎖に、有機置換基を側壁に持つ構造であり、且つ、ＵＶ照射に対して光反応性を有し、且つ、ポストベークの温度によってガラス転移温度Ｔｇ（ｇｌａｓｓ−ｔｒａｎｓｉｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ）、熱膨張係数（ＣＴＥ）等が調整できる性質を有する。熱膨張係数は１０〜１００ｐｐｍ／Ｋの範囲で調整される。支持体２１の熱膨張係数は、後述するように半導体装置用基板本体の熱膨張係数と半導体素子の材質であるシリコン基板の熱膨張係数（約２．６ｐｐｍ／Ｋ）との中間の特性であって、シリコン基板の熱膨張係数に近い値を有している。よって、後述する図１４に示す半導体装置１３０において、半導体素子とキャパシタ素子２０との間の熱応力、及びキャパシタ素子２０と半導体装置用基板本体との間の熱応力が共に小さくなって改善される。
【００４０】
なお、有機ポリシラン膜状支持体２１のヤング率は１．２ＧＰａ、  誘電率は２．８、誘電正接は０．００５、絶縁性は３〜７Ｅ＋１３である。
【００４１】
次に、上記のキャパシタ素子２０の製造方法について、図２及び図３を参照して説明する。
【００４２】
キャパシタ素子２０は、大きいサイズの基板上に多数のキャパシタ部２２をマトリクス状に配置して形成し、最後に個片化して製造される。
【００４３】
先ず、図２（Ａ）に示すように、基材４０の上面に有機ポリシラン層４１を形成する。
【００４４】
基材４０はキャパシタ部を形成した後にエッチングによって除去することが可能であるものであり、且つ、約５００℃の温度に耐え得るものであり、具体的には、銅板である。鉄板でもよい。有機ポリシラン層４１は、有機ポリシランをスピンコートによって１〜数１０μｍの厚さに塗布し、１２０℃×１０ｍｉｎでプリベークする。
【００４５】
ここで、基材４０の上面に形成してあるものが有機ポリシラン層４１であるので、キャパシタ部２２を形成する過程における高温条件のプロセスにも対応することが可能である。
【００４６】
次いで、図２（Ｂ）に示すように、プリベークされた有機ポリシラン層を露光、現像して、基材４０にまで到るビア用の開口４２及び個片化用のマトリクス状の溝４３を形成し、ポストベークを行う。有機ポリシラン層４１はポストベーク済み有機ポリシラン層４４となる。このポストベーク済み有機ポリシラン層４４が前記の支持体２１を構成する。露光は５Ｊ／ｃｍ２（３１０ｎｍ）で行い、現像はアルカリ現像液で行う。ポストベークは２３０℃×６０ｍｉｎで行い、ポストベーク済み有機ポリシラン層４４は、熱膨張係数が、半導体装置用基板本体の熱膨張係数とシリコンの熱膨張係数との中間の特性であって、シリコンの熱膨張係数に近い値を有している。なお、５００℃以上の温度でポストベークした場合には、有機ポリシランは、完全に無機化して、Ｓｉ０２となり、支持体２１の熱膨張係数は半導体素子を構成するシリコンの熱膨張係数と近くなる。なお、特許請求の範囲に記載の「有機ポリシラン膜状支持体」は高い温度でもってポストベークされて完全に無機化された層も包含するものである。
【００４７】
次いで、図２（Ｃ）に示すように、ポストベーク済み有機ポリシラン層４４の溝４３をレジスト膜４５でマスクし、この状態で、最初にチタンをスパッタリングし、次いでタンタルをスパッタリングして、開口４２の底面及び側壁面を含めたポストベーク済み有機ポリシラン層４４の表面に金属層４６を形成する。
【００４８】
チタン及びタンタルの層を形成する前に、ポストベーク済み有機ポリシラン層４４の表面に、無電解銅めっき又は銅のスパッタリングをし、次いで銅の電解めっきを行って、銅の層を形成しておいてもよい。銅の層を形成しておくと、下部電極３２の電気抵抗が低くなる。
【００４９】
次いで、図２（Ｄ）に示すように、基材４０の下面をレジスト膜４７で被覆し、金属層４６をエッチングして、残った金属層４６によって、下部電極３２とビア４８〜５１とを形成する。
【００５０】
次いで、図２（Ｅ）に示すように、上面を下部電極３２の部分を除いてレジスト膜５２で被覆し、下部電極３２の上面を陽極酸化し、下部電極３２の上面に陽極酸化層３４を形成する。陽極酸化層３４がキャパシタ部２２の誘電体となる。
【００５１】
陽極酸化は、電解液として０．１％のクエン酸ナトリウム液を使用し、１．０ｍＡ／ｃｍ２の定電流で、化成電圧２００Ｖまで酸化させて行う。
【００５２】
次いで、図２（Ｆ）に示すように、溝４３の部分のレジスト膜４５はそのままとして、レジスト膜５２を除去し、クロムをスパッタし、次いで銅をスパッタして、金属層５３を形成する。
【００５３】
次いで、図２（Ｇ）に示すように、金属層５３をエッチングして、上部電極３３を形成する。また、レジスト膜４５を除去する。
【００５４】
次いで、図２（Ｈ）に示すように、上面にエポキシ樹脂を塗布して絶縁層２３を形成する。
【００５５】
絶縁層２３は、例えばエポキシ樹脂の膜である。このエポキシ樹脂の膜に代えて、ポリイミド樹脂を塗布してポリイミド樹脂膜でもよく、また、酸化シリコンやチッ化シリコンをスパッタして形成した膜でもよい。また、絶縁層２３は、前記の支持板２１と同様に有機ポリシランをベークして形成してもよい。
【００５６】
次いで、図３（Ａ）に示すように、レーザ加工又はエッチングによって、絶縁層２３のうち、ビア用の開口４２及び個片化用のマトリクス状の溝４３を埋めている部分を除去して、開口５４及び溝５５を形成し、ビア４８〜５１及び溝４３が露出するようにする。
【００５７】
絶縁層２３がエポキシ樹脂に代えて感光性樹脂膜である場合には、露光、現像によって開口５４及び溝５５を形成する。
【００５８】
次いで、図３（Ｂ）に示すように、溝４３及び溝５５をレジスト膜５６で埋め、基材４０からビア４８〜５１に給電して、最初に銅の電解めっきを行って銅めっき部５７でもってビア４８〜５１の内部を埋め、続いて半田の電解めっきを半田が絶縁層２３の表面より突き出るまで行って半田バンプ２８を形成する。
【００５９】
また、はんだボールをビア４８〜５１の部分に搭載してリフローすることによって、半田バンプ２８を形成してもよい。
【００６０】
次いで、図３（Ｃ）に示すように、レジスト膜５６を除去し、基材４０の全面を覆う大きさの仮止め用テープ５８を絶縁層２３の表面に接着し、レジスト膜４７を除去する。仮止め用テープ５８は分離用溝５５，４３を跨いでいる。
【００６１】
次いで、図３（Ｄ）に示すように、銅板である基材４０をエッチングによって除去する。
【００６２】
これによって、ポストベーク済み有機ポリシラン層４４の下面が露出し、ビア４８〜５１がポストベーク済み有機ポリシラン層４４の下面に露出して夫々信号用端子２４、２５、電源用端子２６及び接地用端子２７を構成するようになる。
【００６３】
また、溝４３及び溝５５が露出して、隣り合うキャパシタ素子２０が分離されて個片化され、個片化されたキャパシタ素子２０が仮止め用テープ５８に接着されてマトリクス状に並んで保持された状態となる。
【００６４】
キャパシタ素子２０の個片化は、ダイシングを行うことなしに、容易になされる。
【００６５】
個片化されたキャパシタ素子２０を仮止め用テープ５８から剥離することによって、図３（Ｅ）及び図１に示すキャパシタ素子２０が得られる。
【００６６】
［第２実施例］
図４は本発明の第２実施例になるキャパシタ素子２０Ａを示す。キャパシタ素子２０Ａは、図１に示すキャパシタ素子２０とはキャパシタ部及び端子の構造を異にし、他の部分は同じであり、図４中、図１に示す構成部分と対応する部分には同じ符号を付し、その説明は省略する。
【００６７】
キャパシタ素子２０は、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体２１と、膜状支持体２１の上面に形成してあるキャパシタ部２２Ａと、膜状支持体２１の上面に形成してあり、キャパシタ部２２Ａを覆う絶縁層２３と、膜状支持体２１の下面に露出している信号用端子２４Ａ、２５Ａ、電源用端子２６Ａ及び接地用端子２７Ａと、絶縁層２３の上面に突き出ている半田バンプ２８とを有する構成である。
【００６８】
キャパシタ部２２Ａは、下部電極３２と上部電極３３とが間に、陽極酸化層６０が形成されたタンタル層６１を挟んで対向している構成である。
【００６９】
信号用端子２４Ａ、２５Ａ、電源用端子２６Ａ及び接地用端子２７Ａは、バリア層６２とシード層６３とを有する構成である。
【００７０】
次に、上記のキャパシタ素子２０Ａの製造方法について、図５及び図６を参照して説明する。
【００７１】
図５（Ａ）乃至（Ｈ）及び図６（Ａ）乃至（Ｅ）を図２（Ａ）乃至（Ｈ）及び図３（Ａ）乃至（Ｄ）と比較するに、図５（Ａ）乃至（Ｈ）及び図６（Ａ）乃至（Ｆ）のうち、図５（Ｅ）が特有の工程である。図５（Ａ）乃至（Ｄ）は夫々図２（Ａ）乃至（Ｄ）に対応し、図５（Ｆ）、（Ｇ），（Ｈ）は夫々図２（Ｅ）、（Ｆ），（Ｇ）に対応し、図６（Ａ）は図２（Ｈ）に対応し、図６（Ｂ）乃至（Ｅ）は夫々図３（Ａ）乃至（Ｄ）に対応する。
【００７２】
先ず、図５（Ａ）及び（Ｂ）に示すように、基材４０の上面に有機ポリシラン層４１を形成し、ここに、ビア用の開口４２及び個片化用のマトリクス状の溝４３を形成し、ポストベークを行う。
【００７３】
次いで、図５（Ｃ）に示すように、ビア用の開口４２の底面である基材４０の露出している面に電解金めっきと電解ニッケルめっきとをこの順に行って、バリア層６２を形成する。このバリア層６２は、後述する半導体素子のバンプを接続するパッドや基材４０をエッチングで除去するときに配線パターンが溶解されることを防止する。
【００７４】
次いで、無電解銅めっきを行ってシード層６３を、ポストベーク済み有機ポリシラン層４４の上面、バリア層６２の上面、及び開口４２の周壁面に形成する。なお、シード層６３はクロムのスパッタを行い続いて銅のスパッタを行うことによっても形成できる。
【００７５】
次いで、このシード層６３を給電層として電解銅めっきを行って、金属層６４を形成する。金属層６４は、ポストベーク済み有機ポリシラン層４４の上面に形成されると共に、ビア用の開口４２を埋める。
【００７６】
次いで、図５（Ｄ）に示すように、金属層６４をエッチングして、残った金属層６４によって、下部電極３２とビア４８Ａ〜５１Ａとを形成する。
【００７７】
次いで、図５（Ｅ）に示すように、選択スパッタを行って、下部電極３２上に、誘電体形成用の金属層であるタンタル層６１を形成する。
【００７８】
選択スパッタの代わりに、ポストベーク済み有機ポリシラン層４４と下部電極３２の表面全面にタンタルをスパッタし、エッチングでパターニングして、タンタル層を下部電極３２上に残すようにしてもよい。
【００７９】
また、最初にチタン層を形成し、このチタン層の上にタンタル層６１を形成するようにしてもよい。
【００８０】
次いで、図５（Ｆ）に示すように、タンタル層６１の上面を陽極酸化し、タンタル層６１の上面に陽極酸化層６０を形成する。陽極酸化は図２（Ｅ）を参照して説明した条件と同じ条件で行う。
【００８１】
次いで、図５（Ｇ）に示すように、表面に金属層５３Ａを形成する。金属層５３Ａは、溝４３の部分のレジスト膜４５はそのままとして、レジスト膜５２を除去し、表面にシード層を形成し、このシード層を給電層として電解銅めっきを施して形成する。なお、シード層は、無電解銅めっきを行うことによって形成され、或いは、クロムのスパッタを行い続いて銅のスパッタを行うことによって形成される。なお、金属層５３Ａは、クロムと銅のスパッタによって形成してもよい。
【００８２】
次いで、図５（Ｈ）に示すように、金属層５３をエッチングして、上部電極３３とパッド６５とを形成する。パッド６５は各ビア４８Ａ、４９Ａ、５０Ａの上面に形成される。また、陽極酸化層６０及びタンタル層６１のうちビア５１Ａに対応する個所をエッチングで除去して、開口６６を形成して、ビア５１Ａの上面を露出させる。
【００８３】
次いで、図６（Ａ）に示すように、絶縁層２３を形成し、図６（Ｂ）に示すように、絶縁層２３に開口５４及び溝５５を形成し、ビア４８Ａ〜５１Ａ、パッド６５及び溝４３が露出するようにする。
【００８４】
次いで、図６（Ｃ）に示すように、基材４０から各ビア４８Ａ〜５１Ａに給電して、半田の電解めっきを半田が絶縁層２３の表面より突き出るまで行って半田バンプ２８を形成する。
【００８５】
次いで、図６（Ｄ）に示すように、仮止め用テープ５８を絶縁層２３の表面に接着し、図６（Ｅ）に示すように、銅板である基材４０をエッチングによって除去して、キャパシタ素子２０を個片化させる。
【００８６】
個片化されたキャパシタ素子２０を仮止め用テープ５８から剥離することによって、図６（Ｆ）及び図４に示すキャパシタ素子２０Ａが得られる。
【００８７】
なお、各工程では、図２（Ａ）乃至（Ｈ）及び図３（Ａ）乃至（Ｄ）を参照して説明した変形例を同じく適用できる。
【００８８】
［第３実施例］
図７（Ｃ）は本発明の第３実施例になるキャパシタ素子２０Ｂを示す。
【００８９】
キャパシタ素子２０Ｂは、図４に示すキャパシタ素子２０Ａとは半田バンプ２８を有しない点が相違する構造である。図７中、図４に示す構成部分と対応する部分には同じ符号を付し、その説明は省略する。
【００９０】
キャパシタ素子２０Ｂは、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体２１と、膜状支持体２１の上面に形成してあるキャパシタ部２２Ａと、膜状支持体２１の上面に形成してあり、キャパシタ部２２Ａを覆う絶縁層２３と、膜状支持体２１の下面に露出している信号用端子２４Ａ、２５Ａ、電源用端子２６Ａ及び接地用端子２７Ａとを有する。絶縁層２３には開口５４が形成してあり、開口５４の底に、パッド６５が露出している。
【００９１】
このキャパシタ素子２０Ｂは、図７（Ａ）、（Ｂ）に示すように、図６（Ｂ）に示す段階で仮止め用テープ５８を絶縁層２３の表面に接着し、銅板である基材４０をエッチングによって除去することによって製造される。
【００９２】
［第４実施例］
図８は本発明の第４実施例になるキャパシタ素子２０Ｃを示す。
【００９３】
キャパシタ素子２０Ｃは、図４に示すキャパシタ素子２０Ａとはキャパシタ部を二つ並んで有する点が相違する構造である。図８中、図４に示す構成部分と対応する部分には同じ符号を付し、その説明は省略する。
【００９４】
キャパシタ素子２０Ｃは、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体２１と、膜状支持体２１の上面に形成してあるキャパシタ部２２Ａ−１、２２Ａ−２と、膜状支持体２１の上面に形成してあり、キャパシタ部２２Ａ−１、２２Ａ−２を覆う絶縁層２３と、膜状支持体２１の下面に露出している信号用端子２４Ａ、２５Ａ、電源用端子２６Ａ−１、２６Ａ−２及び接地用端子２７Ａ−１、２７Ａ−２と、絶縁層２３の上面に突き出ている半田バンプ２８とを有する構成である。キャパシタ部２２Ａ−１は電源用端子２６Ａ−１と接地用端子２７Ａ−１との間に、キャパシタ部２２Ａ−２は電源用端子２６Ａ−２と接地用端子２７Ａ−２との間に設けてある。
【００９５】
［第５実施例］
図９は本発明の第５実施例になるキャパシタ素子２０Ｄを示す。
【００９６】
キャパシタ素子２０Ｄは、図４に示すキャパシタ素子２０Ａとは半田バンプ２８を有しない点、及び、端子がバンプの形状である点が相違する構造である。図９中、図３に示す構成部分と対応する部分には同じ符号を付し、その説明は省略する。
【００９７】
キャパシタ素子２０Ｄは、搭載される半導体素子と同じ大きさであり、有機ポリシラン製の膜状の支持体２１と、膜状支持体２１の上面に形成してあるキャパシタ部２２Ａと、膜状支持体２１の上面に形成してあり、キャパシタ部２２Ａを覆う絶縁層２３と、膜状支持体２１の下面に露出している信号用端子２４Ｄ、２５Ｄ、電源用端子２６Ｄ及び接地用端子２７Ｄとを有する。絶縁層２３には開口５４が形成してあり、開口５４の底に、パッド６５が露出している。
【００９８】
次に、上記のキャパシタ素子２０Ｄの製造方法について、図１０及び図１１を参照して説明する。
【００９９】
キャパシタ素子２０Ｄは、前記のキャパシタ素子２０、２０Ａの製造方法とは逆に、最初に端子２４Ｄ〜２７Ｄを形成し、その後に、キャパシタ部２２Ａを形成して製造される。
【０１００】
先ず、図１０（Ａ）及び（Ｂ）に示すように、基材４０の上面に有機ポリシラン層４１を形成し、プリベークし、ここに、ビア用の開口４２及び個片化用のマトリクス状の溝４３を形成し、ポストベークを行う。
【０１０１】
次いで、図１０（Ｃ）に示すように、ポストベーク済み有機ポリシラン層４４の溝４３をレジスト膜４５でマスクし、開口４２の底部に露出した基材４０をエッチングしてバンプ形成用の凹部７０を形成する。
【０１０２】
次いで、図１０（Ｄ）に示すように、基材４０から給電して半田めっきをおこなって、半田めっきを凹部７０及び開口４２内に充填させ、信号用端子２４Ｄ、２５Ｄ、電源用端子２６Ｄ及び接地用端子２７Ｄを形成する。
【０１０３】
次いで、図１０（Ｅ）に示すように、図５（Ｃ）に示す工程と同様に、ポストベーク済み有機ポリシラン層４４の上面にシード層を形成し、このシード層を給電層として電解銅めっきを行って、金属層６４を形成する。
【０１０４】
次いで、図１０（Ｆ）に示すように、図５（Ｄ）に示す工程と同様に、金属層６４をエッチングして、残った金属層６４によって、下部電極３２を形成する。
【０１０５】
その後に、図５（Ｅ）乃至（Ｈ）に示す工程及び図６（Ａ）に示す工程と同様な工程を経て、図１１（Ａ）に示すように、キャパシタ部２２Ａと、絶縁層２３と、開口５４とを形成する。
【０１０６】
次いで、図１１（Ｂ）に示すように、仮止め用テープ５８を絶縁層２３の表面に接着し、図１１（Ｃ）に示すように、銅板である基材４０をエッチングによって除去して、キャパシタ素子２０Ｄを個片化させる。個片化されたキャパシタ素子２０Ｄを仮止め用テープ５８から剥離することによって、図１１（Ｄ）及び図９に示すキャパシタ素子２０Ｄが得られる。
【０１０７】
なお、各工程では、図５（Ａ）乃至（Ｈ）及び図６（Ａ）乃至（Ｆ）を参照して説明した変形例を同じく適用できる。
【０１０８】
なお、図１乃至図１１に示すキャパシタ素子２０、２０Ａ乃至２０Ｄにおいて、キャパシタ部２２、２２Ａ、２２Ａ−１、２２Ａ−２を、陽極酸化層３４、６０に代えて、ＰＶＤやＣＶＤによってチタン酸バリウムやチタン酸ストロンチウム等の強誘電体を下部電極３２の上面にスパッタした強誘電体層を有する構成としてもよい。また、陽極酸化層に代えてゾル−ゲル法によって形成した電体層でもよい。
【０１０９】
また、図１乃至図１１に示すキャパシタ素子２０、２０Ａ乃至２０Ｄにおいて、有機ポリシラン膜状支持体２１に代えて、液晶ポリマー製の膜状支持体としてもよい。
【０１１０】
また、図１乃至図１１に示すキャパシタ素子２０、２０Ａ乃至２０Ｄにおいて、個片化用のマトリクス状の溝４３を形成しないで、基材をダイシングして個片化してもよい。
【０１１１】
また、図１乃至図１１に示すキャパシタ素子２０、２０Ａ乃至２０Ｄにおいて、配線パターンの途中に、陽極酸化層や強誘電体層を設けることによって、キャパシタ部に加えて、抵抗部を形成することも可能である。
【０１１２】
次に、半導体装置用基板及びその製造方法について説明する。
【０１１３】
図１２は半導体装置用基板１００を示し、図１３はこの半導体装置用基板１００の一部を拡大して示す。
【０１１４】
半導体装置用基板１００は、半導体装置用基板本体１０１及び図１に示すキャパシタ素子２０を有する。半導体装置用基板本体１０１は、樹脂層１０２、１０３，１０４が積層してある多層回路基板である。各層に形成された導体パターン１０５は各層を貫通しているビア１０６によって電気的に接続してある。半導体装置用基板本体１０１の上面には、補強材としての枠形状の金属板１０７が薄樹脂層１０８によって接合してある。１１０は半導体素子搭載面であり、半導体装置用基板本体１０１の上面のうち枠形状の金属板１０７の開口窓１０９の内側の部分であり、ここには、信号用端子１１１，１１２、電源用端子１１３及び接地用端子１１４が露出して並んでいる。１１５は実装面であり、半導体装置用基板本体１０１の下面であり、ここには、半田ボール１１６がビア１０６と接続されて設けてあり、且つ、ソルダレジスト１１７によって覆われている。
【０１１５】
図１３に拡大して示すように、キャパシタ素子２０は、樹脂層１０４内に埋め込まれて、半導体装置用基板本体１０１のうち半導体素子搭載面１１０の直ぐ真下の場所に埋め込んである。キャパシタ素子２０のバンプ２８は信号用端子１１１，１１２、電源用端子１１３及び接地用端子１１４と接続してある。キャパシタ素子２０の信号用端子２４、２５、電源用端子２６及び接地用端子２７はビア１５６と接続してある。キャパシタ素子２０内のキャパシタ部２２は半導体装置用基板１００内の電源供給導電経路１１８と接地導電経路１１９との間に接続してある。
【０１１６】
ここで、キャパシタ素子２０は薄いため一つの樹脂層１０４内に埋め込まれており、よって、半導体装置用基板１００の厚さｔ２は薄い。なお、樹脂層１０４の厚さは数１０μｍ以上である。
【０１１７】
図１４は半導体装置１３０を示す。半導体装置１３０は、図１２に示す半導体装置用基板１００の半導体素子搭載面１１０に、半導体素子１４０がフリップチップ接続によって搭載してある。半導体素子１４０の下面のバンプ１４１が、半導体素子搭載面１１０に露出している信号用端子１１１，１１２、電源用端子１１３及び接地用端子１１４と接続してある。
【０１１８】
ここで、キャパシタ素子２０は半導体装置用基板１００のうち半導体素子搭載面１１０の直ぐ直下の位置に配置してあり、実質上は半導体素子１４０がキャパシタ素子２０上に搭載されている構成である。このため、半導体素子１４０とキャパシタ素子２０との間の導電経路は極く短く、この部分のインダクタンスは小さい。よって、半導体素子の動作周波数が高周波数化してきた場合にも、半導体素子に供給する電源電圧はこのインダクタンスによる影響を受けないで、安定に維持される。
【０１１９】
また、実質上は半導体素子１４０がキャパシタ素子２０上に搭載されている構成であり、且つ、キャパシタ素子２０は、焼成された有機ポリシラン製の支持体２１を有しておりシリコン製の半導体素子１４０と略等しい熱膨張係数を有している。よって、半導体素子１４０が動作時に発熱し、キャパシタ素子２０が半導体素子１４０によって加熱された場合に、半導体素子１４０とキャパシタ素子２０との間に発生する熱応力は小さく抑えられて改善される。
【０１２０】
次に、半導体装置用基板１００の製造方法について、図１５、図１６及び図１７を参照して説明する。
【０１２１】
先ず、図１５（Ａ）に示すように、銅等の金属板１５０の上面にポリイミド等の樹脂を塗布して薄樹脂膜１５１を形成する。
【０１２２】
次いで、図１５（Ｂ）に示すように、薄樹脂膜１５１の表面に無電解めっき等によって銅等の薄膜金属層を形成し、この薄膜金属薄膜を給電層とする電解めっきにより形成した金属層に、フォトリソ法等の公知の方法でパターニングして接続パッド１５２を形成する。この接続パッド１５２が最終的には信号用端子１１１，１１２、電源用端子１１３及び接地用端子１１４となる。
【０１２３】
次いで、図１５（Ｃ）に示すように、図１に示すキャパシタ素子２０を、図１に示す姿勢から表裏反転させた姿勢で、半田バンプ２８を対応する接続パッド１５２に接合させて搭載する。
【０１２４】
次いで、図１５（Ｄ）に示すように、エポキシ等の樹脂層１０４をラミネートして、キャパシタ素子２０を完全に覆う。樹脂層１０４はキャパシタ素子２０と薄樹脂膜１５１との間の隙間も埋める。
【０１２５】
次いで、図１５（Ｅ）に示すように、樹脂層１０４にレーザ加工やエッチング等によってビア形成用の凹部１５３を形成する。凹部１５３の底面には、キャパシタ素子２０の信号用端子２４、２５、電源用端子２６及び接地用端子２７が露出する。
【０１２６】
次いで、図１６（Ａ）に示すように、銅の無電解めっきと電解めっきとを行って、樹脂層１０４の全面に金属層１５４を形成する。金属層１５４は凹部１５３を埋めている。
【０１２７】
次いで、図１６（Ｂ）に示すように、金属層１５４をフォトリソ法でパターニングして、導体パターン１５５及びビア１５６を形成する。
【０１２８】
次いで、図１６（Ｃ）に示すように、導体パターン１５５が覆われるように樹脂層１０３をラミネートし、この樹脂層１０３にレーザ加工やエッチング等によってビア形成用の凹部１５７を形成する。凹部１５７の底面には、導体パターン１５５及びビア１５６が露出する。
【０１２９】
次いで、図１７（Ａ）に示すように、上記と同じく、樹脂層１０４の全面に金属層を形成し、この金属層をパターニングして導体パターン１５７及びビア１５９を形成し、更に、樹脂層１０２をラミネートし、この樹脂層１０２にビア形成用の凹部を形成し、樹脂層１０２の全面に金属層を形成し、この金属層をパターニングしてビア１６０及びパッド１６１を形成する。
【０１３０】
次いで、図１７（Ｂ）に示すように、パッド１６１の部分を除いて樹脂層１０２の全面にソルダレジスト１１７を塗布する。
【０１３１】
最後に、図１７（Ｃ）に示すように、金属板１５０に対してエッチングを行って、金属板１５０に開口窓１０９を形成し、開口窓１０９の底面に露出している薄樹脂層１５１をこの薄樹脂層１５１のみをエッチングするエッチング液でこれらを除去し、更には、半田ボール１１６をパッド１６１に接合させる。なお、金属板１５０に開口窓１０９を形成する代わりに、金属板１５０を完全に除去してもよい。
【０１３２】
ここで、金属板１５０に対するエッチングの進行は薄樹脂層１５１によって停止され、過剰エッチングは起きない。また、半田ボール１１６のパッド１６１への接合は、半田ボール１１６をソルダレジスト１１７に形成してある凹部に置いて、リフローしてなされる。
【０１３３】
図４に示すキャパシタ素子２０Ａ、図８に示すキャパシタ素子２０Ｃ、及び図９に示すキャパシタ素子２０Ｄも、前記のキャパシタ素子２０の場合と略同様にして、半導体装置用基板の内部のうち半導体素子搭載面の直ぐ直下の位置に配置されて埋め込まれて使用される。なお、図９の場合は、バンプ状の端子２４Ｄ〜２７Ｄによってキャパシタ素子２０Ｄが接続パッド１５２と接続される。
【０１３４】
次に、図７（Ｃ）に示すキャパシタ素子２０Ｂが組み込まれた半導体装置用基板をその製造方法と併せてついて説明する
図１８（Ｄ）はキャパシタ素子２０Ｂが組み込まれた半導体装置用基板２００を示す。この半導体装置用基板２００は、図１８（Ａ）乃至（Ｃ）に示す工程を経て製造される。
【０１３５】
先ず、図１８（Ａ）に示すように、金属板２０１にポリイミド等の樹脂を塗布して薄樹脂膜２０２を形成する。薄樹脂膜２０２が半硬化状態の段階で、図７（Ｃ）に示すキャパシタ素子２０Ｂの面２９を薄樹脂膜２０２に接着し、薄樹脂膜２０２をキュアして硬化させる。薄樹脂膜２０２は接着剤と同様な働きをする。
【０１３６】
次いで、図１８（Ｂ）に示すように、キャパシタ素子２０Ｂを覆うようにビルドアップ層２０３，２０４を形成する。
【０１３７】
次いで、図１８（Ｃ）に示すように、エッチングによって金属板２０１を部分的に除去して、開口窓２０５を形成する。金属板２０１の全部を除去してもよい。
【０１３８】
最後に、エッチング又はアッシングを行って、開口窓２０５の底面に露出している薄樹脂膜２０２を除去して、図１８（Ｄ）に示す半導体装置用基板２００が完成する。
【０１３９】
半導体装置用基板２００は、キャパシタ素子２０Ｂの平坦な面２９が開口窓２０５の底面に露出し、且つ、信号用端子２４Ａ、２５Ａ、電源用端子２６Ａ及び接地用端子２７Ａが開口窓２０５の底面に露出している構成である。平坦な面２９が半導体素子搭載面であり、キャパシタ素子２０Ｂの端子２４Ａ、２５Ａ、２６Ａ、２７Ａが半導体素子接続用の端子としての役割を有する。
【０１４０】
図１９は図１８（Ｄ）に示す半導体装置用基板２００を有する半導体装置２１０を示す。半導体素子１４０が図１８（Ｄ）に示す半導体装置用基板２００に搭載してある。半導体素子１４０は、そのバンプを端子２４Ａ、２５Ａ、２６Ａ、２７Ａと接続されて、平坦な面２９に搭載してある。
【０１４１】
なお、キャパシタ素子２０、２０Ａ〜２０Ｄは、半導体装置用基板１００に埋め込まれて使用される他に、他の用途の基板に埋め込まれて使用することも可能である。
【０１４２】
【発明の効果】
上述の如く、請求項１の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成としたものであるため、以下の効果を有する。
【０１４３】
▲１▼有機ポリシラン膜が支持体であるため、シリコン基板が支持体であるキャパシタ素子に比べて薄くすることが出来、且つ、製造を容易とすることが出来る。キャパシタ素子が薄いため、これを半導体装置用基板内に埋め込んだ場合に、半導体装置用基板も薄く出来る。
【０１４４】
▲２▼支持体が有機ポリシラン製であるので、キャパシタ素子の熱膨張係数が半導体素子の熱膨張係数と略同じくなって、キャパシタ素子を半導体装置用基板内に埋め込んで、キャパシタ素子上に半導体素子を搭載した構成の半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力を小さく抑制することが出来る。
【０１４５】
▲３▼支持体が有機ポリシラン製であるので、キャパシタ部を形成する過程における高温条件のプロセスに対応することが出来る。
【０１４６】
請求項２の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、該キャパシタ部を覆う絶縁層を有する構成としたものであるため、上記請求項１の発明の効果に加えて、キャパシタ部を覆う絶縁層によってキャパシタ部を保護することが出来るという効果を有する。
【０１４７】
請求項３の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、べース材の表面に有機ポリシラン製の層を形成し、該有機ポリシラン層上に、第１の電極を形成し、該第１の電極上に誘電体を形成し、該誘電体上に第２の電極を形成し、上記有機ポリシラン層上に絶縁層を形成し、積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、上記べース材を除去するようにしたものであり、個片化はべース材を除去することによってなされるようにしたものであるので、べース材をダイシングすることが必要でなく、よって、キャパシタ素子を生産性良く製造することが出来る。
【０１４８】
請求項４の発明は、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有するキャパシタ素子を製造する方法であって、べース材の表面に、最終的には上記の有機ポリシラン膜状支持体となる有機ポリシラン製の層を形成し、該有機ポリシラン層上に、第１の電極を形成し、該第１の電極上に誘電体層を形成し、該誘電体層上に第２の電極を形成し、上記有機ポリシラン層上に絶縁層を形成し、積層されている上記有機ポリシラン層及び絶縁層にキャパシタ素子を個片に分離するための分離用溝を形成し、上記絶縁層の上面に上記分離用溝を跨いでテープを接着し、上記べース材を除去するようにしたものであり、個片化はべース材を除去することによってなされるので、べース材をダイシングすることが必要でなく、よって、キャパシタ素子を生産性良く製造することが出来、しかも、べース材が除去されてキャパシタ素子が個片に分離された後も、各キャパシタ素子はテープに接着されて支持されており、ばらばらにはならず、取り扱いがし易く出来る。
【０１４９】
請求項５の発明は、下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成としたものであるので以下の効果を有する。
【０１５０】
▲１▼キャパシタ素子が薄いため、半導体装置用基板も薄くすることが出来る。
【０１５１】
▲２▼キャパシタ素子が半導体素子搭載面の直ぐ真下の位置に配置してあるので、キャパシタ部から半導体素子搭載面の端子との間の導電経路の長さが極く短くなって、キャパシタ部から半導体素子搭載面の端子との間の導電経路のインダクタンスを極く小さくすることが可能となり、高速で動作する半導体素子に対応することが可能となる。
【０１５２】
▲３▼キャパシタ素子が半導体素子搭載面の直ぐ真下の位置に配置してあり、且つ、キャパシタ素子は有機ポリシラン膜状支持体を有する構成であるため、半導体装置用基板を使用した半導体装置において、キャパシタ素子と半導体素子との間に発生する熱応力を小さく抑制することが可能となる。
【０１５３】
請求項６の発明は、下面に外部接続端子が並んでいる実装面を有し、上面に半導体素子が搭載される半導体素子搭載面を有する半導体装置用基板本体の該半導体素子搭載面の直ぐ真下の位置に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有する構成のキャパシタ素子を設けた構成の半導体装置用基板を製造する方法であって、ベース上に、有機ポリシラン製であり且つ膜状である有機ポリシラン膜状支持体上に、電極が誘電体層を挟んで対向するキャパシタ部を有し、且つ、該キャパシタ部を覆う絶縁層を有する構成のキャパシタ素子を貼り付け、該ベース上に、上記キャパシタ素子を覆うように複数の絶縁層を積層し、最後に上記ベースを除去するようにしたものであるので、キャパシタ素子が埋め込まれた構成の半導体装置用基板を効率良く製造することが出来る。
【０１５４】
請求項７の発明は、請求項５記載の半導体装置用基板の半導体素子搭載面に、半導体素子が搭載された構成としたものであるので、薄くて、且つ、キャパシタ素子と半導体素子との間に発生する熱応力が抑制される半導体装置が実現可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例のキャパシタ素子を示す図である。
【図２】図１のキャパシタ素子の製造工程を示す図である。
【図３】図２（Ｈ）に続く製造工程を示す図である。
【図４】本発明の第２実施例のキャパシタ素子を示す図である。
【図５】図４のキャパシタ素子の製造工程を示す図である。
【図６】図５（Ｈ）に続く製造工程を示す図である。
【図７】本発明の第３実施例のキャパシタ素子を示す図である。
【図８】本発明の第４実施例のキャパシタ素子を示す図である。
【図９】本発明の第５実施例のキャパシタ素子を示す図である。
【図１０】図９のキャパシタ素子の製造工程を示す図である。
【図１１】図１０（Ｆ）に続く製造工程を示す図である。
【図１２】本発明の一実施例の半導体装置用基板を示す図である。
【図１３】図１２中の一部を拡大して示す図である。
【図１４】図１２の半導体装置用基板を有する半導体装置を示す図である。
【図１５】図１２の半導体装置用基板の製造工程を示す図である。
【図１６】図１６（Ｅ）に続く製造工程を示す図である。
【図１７】図１６（Ｃ）に続く製造工程を示す図である。
【図１８】本発明の別の実施例の半導体装置用基板をその製造工程と併せて示す図である。
【図１９】図１８（Ｄ）の半導体装置用基板を有する半導体装置を示す図である。
【図２０】従来例を示す図である。
【符号の説明】
２０、２０Ａ〜２０Ｄ  キャパシタ素子
２１  有機ポリシラン膜状支持体
２２，２２Ａ  キャパシタ部
２３  絶縁層
２４、２５，２４Ａ、２５Ａ  信号用端子
２６，２６Ａ  電源用端子
２７，２７Ａ  接地用端子
２８  半田バンプ
３２  下部電極
３３  上部電極
３４、６０  陽極酸化層
４０  基材
４１  有機ポリシラン層
４２  ビア用の開口
４３  個片化用のマトリクス状の溝
５８  仮止め用テープ
１００  半導体装置用基板
１０１  半導体装置用基板本体
１０２、１０３，１０４  樹脂層
１０６  導体パターン
１０６  ビア
１０７  金属板
１１０  半導体素子搭載面
１１５  実装面
１１８  電源供給導電経路
１１９  接地導電経路
１３０  半導体装置
１４０  半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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