(57)【要約】【課題】アナログ回路を含む半導体集積回路装置の自動レイアウト方法において、イタレーション（後戻り）の削減と信頼性の向上を目的とする。【解決手段】アナログ制約をＬＳＩ上のフロアプラン段階で、レイアウト環境に取り込むことのできるデータに置き換えて自動レイアウト設計に盛り込むことにより、事前にアナログ制約を満たすレイアウト設計が実現でき、制約に対する確認方法を制約判定処理で行うことで、人手による目視確認や確認ミスなどに起因するイタレーションを削減するとともに、開発期間短縮を実施する。【選択図】図２
2004055901.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路を含む半導体集積回路の自動レイアウトにおいて、半導体集積回路チップの回路情報に対しアナログ制約に基づいてアナログブロックを作成する工程と、
前記回路情報から配線長情報および交差禁止情報を抽出する抽出工程と、
抽出された前記配線長情報および交差禁止情報に基づいて、前記アナログブロックから、前記アナログ制約を満たすようにフロアプラン情報を作成するフロアプラン作成工程と、
前記フロアプラン情報から１チップのレイアウトパターン情報を自動生成する自動生成工程とを含むことを特徴とする半導体集積回路装置のレイアウト方法。
【請求項２】
前記自動生成工程の後、
生成されたレイアウトパターン情報から、外部端子距離情報および交差信号線情報を抽出し、抽出した情報を前記アナログ制約と比較する比較工程とを含むことを特徴とする請求項１に記載の半導体集積回路装置のレイアウト方法。
【請求項３】
さらに、前記比較工程は、前記生成されたアナログブロックの実レイアウトデータから抽出されたターゲット信号線の配線長と、生成された配線した１チップレイアウトデータから抽出した外部端子までの距離情報を入力情報としてトータル配線長を算出する工程と、
前記算出されたトータル配線長同士を比較し、前記アナログ制約を満たしているか否かを判断する工程とを含むことを特徴とする請求項２に記載の半導体集積回路装置のレイアウト方法。
【請求項４】
アナログ回路を含む半導体集積回路の自動レイアウト装置において、
半導体集積回路チップの回路情報に対しアナログ制約に基づいてアナログブロックを作成するアナログブロック作成手段と、
前記回路情報から配線長情報および交差禁止情報を抽出する抽出手段と、
抽出された前記配線長情報および交差禁止情報に基づいて、前記アナログブロックから、前記アナログ制約を満たすようにフロアプラン情報を作成するフロアプラン作成手段と、
前記フロアプラン情報から１チップのレイアウトパターン情報を自動生成する自動生成手段と、
前記抽出手段で抽出された配線長情報および交差禁止情報に基づいて、前記自動生成手段で生成された前記レイアウトパターンがアナログ制約を満たしているか否かを判断する判断手段と、
前記判断結果に基づいて、必要である場合は前記自動生成手段にフィードバックするフィードバックループとを具備したことを特徴とするレイアウト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジアナ混載集積回路装置のレイアウト方法およびこれに用いられるレイアウト装置に係り、特にアナログ回路を含むレイアウト設計の、高速化に関するものである。
【０００２】
【従来の技術】
以下に、従来のアナログ回路を含む集積回路の自動レイアウトフローについて説明する。
図４は、従来のアナログ回路を含んだ集積回路の自動レイアウト方法のフローチャートを示すものである。この方法では、図４に示すように、アナログセル作成（ステップＡ１）、アナログブロック作成（ステップＡ２）を経て、アナログを含む１チップフロアプランを作成し（ステップＡ３）、このフロアプラン配置情報がマニュアル情報としてのアナログ制約であるアナログ制約群から呼び出される（ステップＡ７）。そしてこの呼び出されたアナログ制約を満たしているか否かを判断し（制約判断ステップＡ４）、アナログ制約を満たしていると判断された場合のみアナログのマニュアル配線を行い（ステップＡ５）、さらに配線後のアナログ制約の最終判断を行う（最終制約判断ステップＡ６）。この最終判断ステップで制約を満たしていると判断された場合は、アナログ以外の自動配置配線（ステップＡ８）を行い、レイアウト完了（ステップＡ９）となる。
【０００３】
一方、制約判断ステップＡ４でＮＧであると判断された場合は、再度アナログブロック作成ステップＡ２に戻り、フロアプランの作成（ステップＡ３）を行う。あるいは、直接フロアプランの作成（ステップＡ３）に戻る。
【０００４】
また、最終制約判断ステップＡ６でＮＧであると判断された場合は、再度アナログブロック作成ステップＡ２に戻り、フロアプランの作成（ステップＡ３）を行う。
【０００５】
すなわち、この方法では、まず、アナログ仕様に基づいてアナログのセルを作成する（ステップＡ１）。次にアナログのセルを特性や機能に応じてブロックとして組み上げる（ステップＡ２）。ここではアナログ特性を考えたマニュアル情報としてのアナログ制約（Ａ７）を考慮し、アナログレイアウトを実現する。この時に発生する課題項目は、アナログ特性を十分考慮した制約であり、例えば、等長配線や配線交差禁止、スター配線やシールド配線などが挙げられる。ここでは等長配線と配線交差禁止の２つの制約事項に絞ってフロー動作を説明する。１チップのフロアプランで配線長を考慮したアナログブロック配置や配線交差禁止ターゲットを考慮した外部端子の配置などをオペレータが検討する。等長配線の場合、アナログブロック内部での配線長情報と１チップ上での配線長（外部端子からアナログブロックのピンまで）を、人手で測定しながら、アナログブロックの配置を実施する（ステップＡ２）。また交差禁止についても外部端子との配置やアナログブロック上のピン位置を考慮した上で、ブロックや外部端子位置を決定する。
【０００６】
この時、１チップフロアプラン上制約を満たすことができず、制約判断ステップＡ４でＮＧであると判断された場合は、再度フロアプラン見直しやアナログブロックやアナログセルの再作成を実施する（ステップＡ２、ステップＡ１）。
【０００７】
そして、ほぼ配置位置が決定した段階で実際に人手でアナログのマニュアル配線を実施する（ステップＡ５）。このマニュアル配線が数十本、数百本となっており、人手による作業なので工数はもちろんのことミスや抜けが発生して、イタレーションが発生している。
【０００８】
このようにして、アナログ回路におけるブロック配置と配線が完了した後、実際にレイアウトデータから配線長や交差禁止制約を満足しているかどうかを確認する（判断ステップＡ６）。
【０００９】
そしてこの判断ステップＡ６がＮＧであると判断された場合、アナログ制約自身の見直しを実施する。
【００１０】
ＯＫの場合、アナログ以外の自動配置配線を実施して（ステップＡ８）、デザインルールチェックやクロックのケアなどの工程を経てレイアウト完了となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記の方法では、アナログ特性は非常に制約が厳しく、従来は、アナログセル作成仕様に１チップ仕様がなく、アナログ仕様をレイアウトツールに読み込むことができず、人手による目視確認やマニュアル配線を行っている。このため、マニュアル配線後にアナログ制約を修正する必要が出てくることが多い。さらにアナログブロック再作成などのイタレーション（後戻り）が発生しており、やり直し工程も１つ前だけでなく、さらにもう１つ前の工程というふうにさかのぼるため、工数が膨大となり、開発期間に多大な影響をもたらしていた。
【００１２】
本発明は、前記実情に鑑みてなされたもので、開発期間短縮とアナログ制約に対する信頼性を向上することができる半導体集積回路装置のレイアウト方法および装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために本発明のレイアウト方法は、今までアナログの制約を目視確認やマニュアルとして用い、手動配線をしていたものを、１チップフロアプラン時にデータとして読み込ませ、それに基づいてこの制約を満たす配置を可能にし、イタレーションの削減をはかるものである。
また、アナログ制約の確認についても、データから必要な情報を抽出して判定処理を実施することで目視確認作業をなくし、抜けの無い、ＬＳＩ設計完成度の信頼性の向上が向上でき、全体の開発期間短縮を実現することができる。
すなわち本発明の方法では、アナログ回路を含む半導体集積回路の自動レイアウトにおいて、半導体集積回路チップの回路情報に対しアナログ制約に基づいてアナログブロックを作成する工程と、前記回路情報から配線長情報および交差禁止情報を抽出する抽出工程と、抽出された前記配線長情報および交差禁止情報に基づいて、前記アナログブロックから、前記アナログ制約を満たすようにフロアプラン情報を作成するフロアプラン作成工程と、前記フロアプラン情報から１チップのレイアウトパターン情報を自動生成する自動生成工程とを含むことを特徴とする。
【００１４】
かかる方法によれば、アナログ制約に基づいてアナログブロックを作成しているため、アナログブロック再作成などのイタレーションもなく、効率の良い自動レイアウトが可能となる。また、回路情報から抽出された配線長情報および交差禁止情報に基づいて、アナログブロックから、アナログ制約を満たすようにフロアプラン情報を作成しているため、信頼性の高いレイアウトが高速で実施可能となる。
【００１５】
また望ましくは、前記自動生成工程の後、生成されたレイアウトパターン情報から、外部端子距離情報および交差信号線情報を抽出し、抽出した情報を前記アナログ制約と比較する比較工程とを含むことを特徴とする。
かかる構成によれば、アナログ制約の確認が自動的に容易に可能となり、さらなる高速処理が可能となる。
【００１６】
さらに望ましくは、前記比較工程は、前記生成されたアナログブロックの実レイアウトデータから抽出されたターゲット信号線の配線長と、生成された配線した１チップレイアウトデータから抽出した外部端子までの距離情報を入力情報としてトータル配線長を算出する工程と、前記算出されたトータル配線長同士を比較し、前記アナログ制約を満たしているか否かを判断する工程とを含むことを特徴とする。
【００１７】
また本発明では、アナログ回路を含む半導体集積回路の自動レイアウト装置において、半導体集積回路チップの回路情報に対しアナログ制約に基づいてアナログブロックを作成するアナログブロック作成手段と、前記回路情報から配線長情報および交差禁止情報を抽出する抽出手段と、抽出された前記配線長情報および交差禁止情報に基づいて、前記アナログブロックから、前記アナログ制約を満たすようにフロアプラン情報を作成するフロアプラン作成手段と、前記フロアプラン情報から１チップのレイアウトパターン情報を自動生成する自動生成手段と、前記抽出手段で抽出された配線長情報および交差禁止情報に基づいて、前記自動生成手段で生成された前記レイアウトパターンがアナログ制約を満たしているか否かを判断する判断手段と、前記判断結果に基づいて、必要である場合は前記自動生成手段にフィードバックするフィードバックループを具備したことを特徴とする。
【００１８】
かかる装置によれば、自動レイアウトが容易に可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の第一実施形態について図面を参照しながら説明する。
図１は、本発明の第１の実施形態におけるレイアウト方法のフローチャートを示すものである。
【００２０】
このレイアウト方法では、回路情報から抽出された配線長情報および交差禁止情報に基づいて、アナログブロックから、アナログ制約を満たすようにフロアプラン情報を作成するようにしたことを特徴とするものである。
【００２１】
すなわち、図１に示すように、まずアナログセル作成ステップＳ１は、アナログ仕様Ｓ４にもとづいて、アナログブロックの作成を行う（ステップＳ２）。
そして、このアナログブロックから、配線長情報および交差禁止情報を考慮してフロアプランの作成を行う（ステップＳ３）。
【００２２】
なおこれら配線長情報および交差禁止情報は、は、アナログブロックから等長配線制約の信号線の配線長を抽出するステップＳ５、アナログ仕様から統一フォーマットでの配線交差禁止情報を抽出するステップＳ６を経て得られ、制約判定処理ステップＳ９を経て、アナログ制約を満足しているか判断する制約判断ステップＳ７の判断条件として入力される。
【００２３】
さらに、フロアプラン作成ステップＳ３で得られたフロアプランは、制約判定処理ステップＳ９で得られた判断条件を満たしているか否かの判定にかけられる（ステップＳ７）。
【００２４】
そして、自動配置配線ステップ、Ｓ８を経てレイアウトが完了する。
【００２５】
なお、制約判定処理ステップＳ９は等長配線と交差禁止制約を実レイアウトデータから抽出した情報とを比較判定するステップであり、このステップは配線したレイアウトデータから等長配線ターゲットのアナログピンから外部端子までの配線長を抽出するステップ、配線したレイアウトデータからアナログ信号線の中で交差して配線されているものを抽出するステップＳ１１を経て制約判定処理ステップＳ９に再度入力され、制約条件を満たしていれば、集積回路の自動レイアウト設計を完了する（Ｓ１２）ものである。
【００２６】
以上のようなフローチャートにもとづいて、以下にその方法を詳細に説明する。
まず、デジアナ混載ＬＳＩにおけるレイアウト設計を開始する。アナログ回路については標準ライブラリーに登録されている場合があるが、今回はそのアナログ回路も含めてレイアウト設計を行うコア開発について説明する。
【００２７】
アナログ特性や仕様をデータ化し、アナログ仕様を作成し（ステップＳ４）、これを満たすようにアナログセルのレイアウトを作成する（ステップＳ１）。
【００２８】
次にアナログセル同士の特性や仕様を考慮しながらアナログブロックのレイアウトを作成する（ステップＳ２）。ここで、アナログの制約が仕様に盛り込まれており、アナログブロックはこの制約を満足するように設計される。
【００２９】
この時、等長配線というアナログ制約を考慮して、アナログブロック作成時にターゲット信号線の配線長をレイアウトデータより抽出する（ステップＳ５）。また、ステップＳ４で生成されたアナログ仕様から配線交差禁止ターゲットを外部端子、信号線名、接続先のピン名を抽出してデータ変換を実施し、交差禁止情報を生成する（ステップＳ６）。
【００３０】
そして、１チップレイアウトのフロアプラン工程（ステップＳ３）では、アナログに関して配置を検討・実施する。上記配線長データと配線交差禁止データを組み込んで、フロアプランを実施する。このフロアプラン生成時においては、アナログブロックの配置を配線長データより決定し、また配線交差禁止データより外部端子の配置やアナログブロックピン位置を決定する。このステップでは、配線はまだ実施していない。
【００３１】
配置状態で等長配線と配線交差禁止のアナログ制約を判断する（ステップＳ７）。ＮＧの場合、配置位置の微修正あるいはアナログブロックのピン位置の修正を実施する。ＯＫの場合、自動配線工程へ移る（ステップＳ８）。
【００３２】
次に自動配置配線では、通常のロジックと同じようにテクノロジーファイルに上記配線長データと交差禁止データが追加され、それに基づいてアナログも含めて配線を実施する。この時、通常のデザインルールチェックもアナログ制約に対して実施することができ、１度に確認が行える。自動配置配線が完了した段階で、等長配線と配線交差禁止のターゲットに対して実レイアウトデータより外部端子距離情報を抽出する（ステップＳ１０）と共に交差情報を抽出して（ステップＳ１１）、初期の配線長データと配線交差禁止データとともに制約判定処理に入力することで、最終レイアウトデータにおけるアナログ制約の最終確認を実施する（ステップＳ９）。これでレイアウト完了となる。
【００３３】
以上のような本実施形態によれば、今までアナログセルあるいはブロック作成と１チップフロアプランでの配置や位置決定に多大な後戻りと工数が発生していたのを、事前に情報を抽出して１チップレイアウト設計に組み込んで１つのツール環境下で設計かつ確認を実施することにより、上流設計でのイタレーションと設計完成度の信頼性が向上でき、開発期間短縮を実現することができるものである。
【００３４】
以下本発明の第２の実施形態について、図面を参照しながら説明する。
図２は、本発明の第２の実施形態を示すレイアウト装置としてのＣＡＤ装置を示すものである。
このＣＡＤ装置は、図２に示すように、レイアウト設計におけるライブラリーやアナログレイアウトデータなどの記憶装置Ｔ１と、アナログ制約情報の記憶装置Ｔ２と、ホストコンピュータＴ３とで構成される。このホストコンピュータＴ３は、今回のアナログ制約を含む１チップレイアウト設計処理部Ｔ４と、１チップレイアウト設計処理部Ｔ４はフロアプラン作成部Ｔ５，ターゲット配線長抽出部Ｔ６，交差禁止情報抽出部Ｔ７，自動配置配線部Ｔ８，外部端子距離抽出部Ｔ９，交差信号線リスト抽出部Ｔ１０、制約判定装置Ｔ１１　入出力制御部Ｔ１２とで構成されている。
そしてこれらＴ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０，Ｔ１１は図１のＳ３，Ｓ５，Ｓ６，Ｓ８，Ｓ１０，Ｓ１１，Ｓ９を実行する手段に対応している。これらＴ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２は、コマンドやファイルを入力するためのキー操作装置Ｔ１３で操作され、処理結果は、表示装置Ｔ１４に表示される。
【００３５】
上記のように構成されたＣＡＤ装置について、以下にその動作を説明する。
まず、ホストコンピュータＴ１３を立ち上げ、キー操作装置Ｔ１３より支持に基づくレイアウト設計を開始する。このとき、ホストコンピュータＴ１３は、アナログブロック作成時のターゲット配線長の情報Ｔ６をレイアウトデータ記憶装置Ｔ１から読み出し、また配線交差禁止の信号線名もアナログ制約記憶装置Ｔ２より読み出し、１チップフロアプランＴ５を生成する。
次にホストコンピュータＴ１３は、自動配置配線Ｔ８を実施したあと、確認処理のため、実レイアウトデータより配線長Ｔ６を抽出して、交差している信号線名Ｔ１０もリストとして出力させる。この外部端子距離情報Ｔ９と交差信号線リストＴ１０を入力として、配線長抽出情報Ｔ６と交差禁止情報Ｔ７とからなるアナログ制約情報と比較する制約判定装置Ｔ１１で判定処理にかけて、ホストコンピュータＴ３で制約を判定させ、その結果を、入出力制御部Ｔ１２を通して、表示装置Ｔ１４に出力させる。
【００３６】
以上のように１チップレイアウト上にアナログ制約情報とその判定処理をホストコンピュータに設けることにより、１つのホストコンピュータでの操作を実施することで、人手を介しての作業や確認を削減でき、開発期間短縮を実現することができるものである。
【００３７】
以下本発明の第３の実施形態として，データの流れに沿って、本発明のレイアウト方法を図面を参照しつつ説明する。
図３において、Ｕ１は外部端子距離情報、Ｕ２はアナログブロック内のターゲット配線長情報、Ｕ３は実レイアウトデータより抽出したアナログ配線での交差配線のリスト、Ｕ４はアナログ仕様より統一フォーマットに変化された交差禁止データ、Ｕ５はターゲット配線における配線長計算処理ステップ、Ｕ６は各データの並び順をソートするデータ変換処理ステップ、Ｕ７，Ｕ８は並び順がソートされた出力データ、Ｕ９は等長配線の信号線名群、Ｕ１０は等長配線と交差禁止制約について各入力データをもとに比較・判定するステップ、Ｕ１１は最終結果の表示ステップである。
【００３８】
以上のようなフローチャートについて、以下にその動作を説明する。
まず、等長配線においては、アナログブロック作成時より等長配線ターゲット信号線の配線長データＵ２と配線された１チップレイアウトデータから抽出したアナログピンから外部端子までの距離データＵ１を入力として、等長配線ターゲットのトータル配線長を計算する（ステップＵ５）。
【００３９】
その計算された各配線長を等長配線信号線名群Ｕ９から数値を双方で比較して、判定する（ステップＵ１０）。また、配線交差禁止においても、交差禁止データＵ４と配線された１チップレイアウトデータから抽出したアナログ配線での交差している信号線名リストＵ３を入力として、それぞれ並び順をソートしてデータ変換して（ステップＵ６）、交差している外部端子名信号線名、ピン名Ｕ８、交差禁止情報である、外部端子名信号線名、ピン名Ｕ７とを比較・検索処理（ステップＵ１０）をかけて判定する。最終的にＯＫを表示させ（ステップＵ１１）、レイアウトを完了する。
【００４０】
以上のような本実施形態によれば、初期アナログ制約と実レイアウトデータとの比較や検索という基本的な処理をかけることで、人手による目視確認を削除して抜けやミス防止をはかれることで、イタレーション（後戻り）の削減による開発期間短縮を実現できるものである。
なお前記実施の形態では、デジアナ混載ＬＳＩについて説明したが、デジアナ混載ＬＳＩに限定されることなく、アナログ回路を含む半導体集積回路装置であれば有効である。
【００４１】
【発明の効果】
以上のように本発明はアナログ制約をデータ情報として、そのデータ情報をもとにフロアプランを作成してレイアウト設計を行うことで、１つのツール上での作業を実現できる。
【００４２】
また制約確認においても判定処理工程を設けることで、後工程の目視確認作業での抜けやミスを防止すると同時に工数を大幅に削減できる。
また本発明のレイアウト装置によれば、開発期間短縮と確認作業の信頼性向上の可能にする自動レイアウトの実現が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のデジアナ混載自動レイアウト方法のフローチャート図
【図２】本発明の第２の実施の形態のＣＡＤ装置を示す図
【図３】本発明の第３の実施の形態の制約判定処理のフローチャート図
【図４】従来のデジアナ混載自動レイアウト方法のフローチャート図
【符号の説明】
Ｔ１　レイアウトデータ記憶装置
Ｔ２　アナログ制約記憶装置
Ｔ１３　　キー操作装置
Ｔ４　表示装置
【図１】
2004055901.tif 000003
【図２】
2004055901.tif 000004
【図３】
2004055901.tif 000005
【図４】
2004055901.tif 000006