(57)【要約】【課題】大容量化するメモリに対してもワード線やビット線に対する検査時間の短縮を可能にする。【解決手段】センス信号線９ａ，９ｂと、センス信号線をプリチャージするプリチャージトランジスタ１０ａ，１０ｂと、センス信号線のレベルを判定する判定回路１１ａ，１１ｂと、ゲートをワード線６ａ〜６ｆの末端に接続し、センス信号線をディスチャージするセンス用トランジスタ８ａ〜８ｆとを設け、隣接し合うワード線に接続されるそれぞれのセンス用トランジスタを異なるセンス信号線へ接続する。プリチャージトランジスタ１０ａ，１０ｂによりセンス信号線９ａ，９ｂをハイレベルにプリチャージした後、ワード線制御デコーダ７により隣接し合うワード線が同時にハイとローの異なるレベルとなるように制御し、このときの判定回路１１ａ，１１ｂの出力に基づいてワード線間のショート不良の有無等を判断する。【選択図】　　　　図１
2004055082.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線とを備えた半導体記憶装置の検査方法であって、
隣接し合う前記ワード線が同時にハイとローの異なるレベルとなるように全ての前記ワード線を同時に１本毎交互にハイレベルとローレベルに制御するワード線制御回路と、
複数のセンス信号線と、
前記センス信号線をプリチャージするセンス信号線プリチャージ回路と、
それぞれの前記センス信号線のレベルを判定する判定回路と、
各ワード線に対して配置され、ゲートを前記ワード線の末端に接続し、ドレインを前記センス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、
隣接し合う前記ワード線に接続されるそれぞれの前記センス用トランジスタを異なる前記センス信号線へ接続し、
前記センス信号線プリチャージ回路により全ての前記センス信号線をハイレベルにプリチャージした後、前記ワード線制御回路により隣接し合う前記ワード線が同時にハイとローの異なるレベルとなるように全ての前記ワード線を制御し、このときの前記判定回路の出力に基づいて前記ワード線の良否を判断することを特徴とする半導体記憶装置の検査方法。
【請求項２】
複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線とを備えた半導体記憶装置であって、
隣接し合う前記ワード線が同時にハイとローの異なるレベルとなるように全ての前記ワード線を同時に１本毎交互にハイレベルとローレベルに制御するワード線制御回路と、
複数のセンス信号線と、
前記センス信号線をプリチャージするセンス信号線プリチャージ回路と、
前記センス信号線のレベルを判定する判定回路と、
各ワード線に対して配置され、ゲートを前記ワード線の末端に接続し、ドレインを前記センス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、
隣接し合う前記ワード線に接続されるそれぞれの前記センス用トランジスタを異なる前記センス信号線へ接続したことを特徴とする半導体記憶装置。
【請求項３】
複数のセンス信号線は、第１および第２の２本のセンス信号線からなり、各ワード線に接続したセンス用トランジスタをワード線１本毎に交互に第１と第２のセンス信号線に接続した請求項２記載の半導体記憶装置。
【請求項４】
２ポート型スタティックランダムアクセスメモリ用の複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される第１ポートアクセス用と第２ポートアクセス用の複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線とを備えた半導体記憶装置の検査方法であって、
隣接し合う前記第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とが同時にハイとローの異なるレベルとなるように前記第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とのいずれか一方をハイレベルに他方をローレベルに制御するワード線制御回路と、
複数のセンス信号線と、
前記センス信号線をプリチャージするセンス信号線プリチャージ回路と、
それぞれの前記センス信号線のレベルを判定する判定回路と、
各ワード線に対して配置され、ゲートを前記ワード線の末端に接続し、ドレインを前記センス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、
前記第１ポートアクセス用のワード線に接続される前記センス用トランジスタと前記第２ポートアクセス用のワード線に接続される前記センス用トランジスタとを異なる前記センス信号線へ接続し、
前記センス信号線プリチャージ回路により全ての前記センス信号線をハイレベルにプリチャージした後、前記ワード線制御回路により前記第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とが同時にハイとローの異なるレベルとなるように全ての前記ワード線を制御し、このときの前記判定回路の出力に基づいて前記ワード線の良否を判断することを特徴とする半導体記憶装置の検査方法。
【請求項５】
２ポート型スタティックランダムアクセスメモリ用の複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される第１ポートアクセス用と第２ポートアクセス用の複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線とを備えた半導体記憶装置であって、
隣接し合う前記第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とが同時にハイとローの異なるレベルとなるように前記第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とのいずれか一方をハイレベルに他方をローレベルに制御するワード線制御回路と、
複数のセンス信号線と、
前記センス信号線をプリチャージするセンス信号線プリチャージ回路と、
それぞれの前記センス信号線のレベルを判定する判定回路と、
各ワード線に対して配置され、ゲートを前記ワード線の末端に接続し、ドレインを前記センス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、
前記第１ポートアクセス用のワード線に接続される前記センス用トランジスタと前記第２ポートアクセス用のワード線に接続される前記センス用トランジスタとを異なる前記センス信号線へ接続したことを特徴とする半導体記憶装置。
【請求項６】
複数のセンス信号線は、第１および第２の２本のセンス信号線からなり、第１ポートアクセス用のワード線に接続したセンス用トランジスタを第１のセンス信号線に接続し、第２ポートアクセス用のワード線に接続したセンス用トランジスタを第２のセンス信号線に接続した請求項５記載の半導体記憶装置。
【請求項７】
複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線と、前記ビット線をプリチャージするプリチャージ回路とを備えた半導体記憶装置の検査方法であって、
隣接し合う前記ビット線のうちの一方のビット線をディスチャージするディスチャージ回路と、
前記隣接し合うビット線のうちの他方のビット線のレベルを判定する判定回路とを設け、
前記プリチャージ回路により全ての前記ビット線をハイレベルにプリチャージした後、前記ディスチャージ回路により前記一方のビット線をローレベルにディスチャージし、このときの前記判定回路の出力に基づいて前記ビット線の良否を判断することを特徴とする半導体記憶装置の検査方法。
【請求項８】
複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線と、前記ビット線をプリチャージするプリチャージ回路とを備えた半導体記憶装置であって、
隣接し合う前記ビット線のうちの一方のビット線をディスチャージするディスチャージ回路と、
前記隣接し合うビット線のうちの他方のビット線のレベルを判定する判定回路とを設けたことを特徴とする半導体記憶装置。
【請求項９】
複数のビット線は２本毎に対をなす非反転ビット線および反転ビット線からなり、ディスチャージ回路により第１のビット線対の前記非反転ビット線および反転ビット線がディスチャージされ、判定回路により前記第１のビット線対と隣接する第２のビット線対の前記非反転ビット線および反転ビット線のレベルが判定されることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線と、前記ビット線をプリチャージするビット線プリチャージ回路とを備えた半導体記憶装置の検査方法であって、
全ての前記ワード線を同時にフローティング状態に制御するワード線制御回路と、
センス信号線と、
前記センス信号線をプリチャージするセンス信号線プリチャージ回路と、
前記センス信号線のレベルを判定する判定回路と、
各ワード線に対して配置され、ゲートを前記ワード線の末端に接続し、ドレインを前記センス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、
前記センス信号線プリチャージ回路により前記センス信号線をハイレベルにプリチャージした後、前記ワード線制御回路により全ての前記ワード線をフローティング状態に制御するとともに前記ビット線プリチャージ回路により全ての前記ビット線をハイレベルにプリチャージし、このときの前記判定回路の出力に基づいて前記ワード線とビット線の良否を判断することを特徴とする半導体記憶装置の検査方法。
【請求項１１】
複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線と、前記ビット線をプリチャージするビット線プリチャージ回路とを備えた半導体記憶装置であって、
前記ワード線をフローティング状態に制御するワード線制御回路と、
センス信号線と、
前記センス信号線をプリチャージするセンス信号線プリチャージ回路と、
前記センス信号線のレベルを判定する判定回路と、
各ワード線に対して配置され、ゲートを前記ワード線の末端に接続し、ドレインを前記センス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設けたことを特徴とする半導体記憶装置。
【請求項１２】
複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線とを備えた半導体記憶装置の検査方法であって、
全ての前記ワード線を同時にハイレベルに制御するワード線制御回路と、
全ての前記ビット線を同時にディスチャージするディスチャージ回路と、
それぞれの前記ビット線のレベルを判定する判定回路とを設け、
前記ディスチャージ回路により全ての前記ビット線をローレベルにディスチャージした後、前記ワード線制御回路により全ての前記ワード線をハイレベルに制御し、このときの前記判定回路の出力に基づいて前記ワード線とビット線の良否を判断することを特徴とする半導体記憶装置の検査方法。
【請求項１３】
複数のメモリセルにより構成されるメモリアレーと、前記メモリセルに接続される複数のワード線と、前記ワード線と交差するように配置され前記メモリセルに接続される複数のビット線とを備えた半導体記憶装置であって、
全ての前記ワード線を同時にハイレベルに制御するワード線制御回路と、
全ての前記ビット線を同時にディスチャージするディスチャージ回路と、
それぞれの前記ビット線のレベルを判定する判定回路とを設けたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特にＳＲＡＭ（スタティックランダムアクセスメモリ）でのワード線およびビット線の製造時に発生する欠陥の検査を行う半導体記憶装置の検査方法および半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置を図１４を用いて説明する。
【０００３】
図１４は従来の半導体記憶装置の構成図である。図１４において、１０１はメモリセル、１０２ａ〜１０２ｈはビット線および反転ビット線、１０３ａ〜１０３ｈはプリチャージ回路、１０４はプリチャージ制御回路、１０５ａ〜１０５ｆはワード線、１０６はワード線制御デコーダを示している。
【０００４】
図１４のように構成された従来の半導体記憶装置の動作について説明する。
【０００５】
通常の書込み動作は、初めにメモリセル１０１に接続される全ビット線および反転ビット線１０２ａ〜１０２ｈをプリチャージ回路１０３の制御によりプリチャージを行い、十分にプリチャージされた後、プリチャージ動作を完了し、その後、指定したアドレス入力より、デコーダ１０６の制御により入力アドレスに相当するワード線１０５をハイにさせ、同時にＩ／Ｏ回路に入力されたデータ入力信号を、指定したアドレスに相当するビット線および反転ビット線１０２に印加して、所望のメモリセルにデータの書込みが行なわれる。
【０００６】
通常の読出し動作は、同様に全ビット線のプリチャージ動作を行いプリチャージ完了後、指定したアドレス入力より、デコーダ１０６の制御により入力アドレスに相当するワード線１０５をハイにさせ、ビット線または反転ビット線１０２をメモリセルの記憶データによりディスチャージさせる。Ｉ／Ｏ回路のセンスアンプによりビット線および反転ビット線のレベルを判定し読出し信号がＩ／Ｏ回路より出力される。
【０００７】
このような従来の半導体記憶装置の検査では、全てのワード線およびビット線／反転ビット線の製造上での欠陥を検出する為には、通常の書込み読出し動作を全てのアドレス空間に対し行う必要がある。
【０００８】
【発明が解決しようとする課題】
近年の特に半導体記憶装置の搭載記憶容量の大容量化に伴い、このような従来の半導体記憶装置では、製造上の欠陥を検出するために検査時に書込み読出しを実施するアドレス空間は膨大なものとなり検査時間が増加する、という課題を有する。また製造プロセスの微細化に伴い、メモリアレーのワード線やビット線などの配線工程での製造上の欠陥が発生し易くなり、検査時間の短縮化が望まれている。
【０００９】
本発明は、上記の課題を解決するもので、大容量化するメモリに対してもワード線やビット線に対する検査時間の短縮を可能にする半導体記憶装置の検査方法および半導体記憶装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置の検査方法は、複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線とを備えた半導体記憶装置の検査方法であって、隣接し合うワード線が同時にハイとローの異なるレベルとなるように全てのワード線を同時に１本毎交互にハイレベルとローレベルに制御するワード線制御回路と、複数のセンス信号線と、センス信号線をプリチャージするセンス信号線プリチャージ回路と、それぞれのセンス信号線のレベルを判定する判定回路と、各ワード線に対して配置され、ゲートをワード線の末端に接続し、ドレインをセンス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、隣接し合うワード線に接続されるそれぞれのセンス用トランジスタを異なるセンス信号線へ接続し、センス信号線プリチャージ回路により全てのセンス信号線をハイレベルにプリチャージした後、ワード線制御回路により隣接し合うワード線が同時にハイとローの異なるレベルとなるように全てのワード線を制御し、このときの判定回路の出力に基づいてワード線の良否を判断することを特徴とする。
【００１１】
本発明の請求項２記載の半導体記憶装置は、複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線とを備えた半導体記憶装置であって、隣接し合うワード線が同時にハイとローの異なるレベルとなるように全てのワード線を同時に１本毎交互にハイレベルとローレベルに制御するワード線制御回路と、複数のセンス信号線と、センス信号線をプリチャージするセンス信号線プリチャージ回路と、センス信号線のレベルを判定する判定回路と、各ワード線に対して配置され、ゲートをワード線の末端に接続し、ドレインをセンス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、隣接し合うワード線に接続されるそれぞれのセンス用トランジスタを異なるセンス信号線へ接続したことを特徴とする。
【００１２】
本発明の請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置において、複数のセンス信号線は、第１および第２の２本のセンス信号線からなり、各ワード線に接続したセンス用トランジスタをワード線１本毎に交互に第１と第２のセンス信号線に接続したものである。
【００１３】
請求項１〜３の発明によれば、センス信号線プリチャージ回路により全てのセンス信号線をハイレベルにプリチャージした後、ワード線制御回路により隣接し合うワード線が同時にハイとローの異なるレベルとなるように全てのワード線を制御することにより、例えば、ローレベルに制御されるワード線に対応するセンス信号線は正常時は変位しないが、配線層のショートなどの欠陥が隣接しているワード線間で発生した場合、隣接するワード線のハイレベルにより、ローレベルに制御されているワード線に接続したセンス用トランジスタがオンし、センス信号線をディスチャージして判定回路の出力は良品時と異なる結果となる。このようにセンス信号線をプリチャージ後に、全てのワード線を同時に制御することにより、同時に複数のワード線の良否判定が可能となり、検査時間の短縮を図ることができる。
【００１４】
本発明の請求項４記載の半導体記憶装置の検査方法は、２ポート型スタティックランダムアクセスメモリ用の複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される第１ポートアクセス用と第２ポートアクセス用の複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線とを備えた半導体記憶装置の検査方法であって、隣接し合う第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とが同時にハイとローの異なるレベルとなるように第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とのいずれか一方をハイレベルに他方をローレベルに制御するワード線制御回路と、複数のセンス信号線と、センス信号線をプリチャージするセンス信号線プリチャージ回路と、それぞれのセンス信号線のレベルを判定する判定回路と、各ワード線に対して配置され、ゲートをワード線の末端に接続し、ドレインをセンス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、第１ポートアクセス用のワード線に接続されるセンス用トランジスタと第２ポートアクセス用のワード線に接続されるセンス用トランジスタとを異なるセンス信号線へ接続し、センス信号線プリチャージ回路により全てのセンス信号線をハイレベルにプリチャージした後、ワード線制御回路により第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とが同時にハイとローの異なるレベルとなるように全てのワード線を制御し、このときの判定回路の出力に基づいてワード線の良否を判断することを特徴とする。
【００１５】
本発明の請求項５記載の半導体記憶装置は、２ポート型スタティックランダムアクセスメモリ用の複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される第１ポートアクセス用と第２ポートアクセス用の複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線とを備えた半導体記憶装置であって、隣接し合う第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とが同時にハイとローの異なるレベルとなるように第１ポートアクセス用のワード線と第２ポートアクセス用のワード線とのいずれか一方をハイレベルに他方をローレベルに制御するワード線制御回路と、複数のセンス信号線と、センス信号線をプリチャージするセンス信号線プリチャージ回路と、それぞれのセンス信号線のレベルを判定する判定回路と、各ワード線に対して配置され、ゲートをワード線の末端に接続し、ドレインをセンス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、第１ポートアクセス用のワード線に接続されるセンス用トランジスタと第２ポートアクセス用のワード線に接続されるセンス用トランジスタとを異なるセンス信号線へ接続したことを特徴とする。
【００１６】
本発明の請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置において、複数のセンス信号線は、第１および第２の２本のセンス信号線からなり、第１ポートアクセス用のワード線に接続したセンス用トランジスタを第１のセンス信号線に接続し、第２ポートアクセス用のワード線に接続したセンス用トランジスタを第２のセンス信号線に接続したものである。
【００１７】
請求項４〜６の発明によれば、請求項１〜３の発明の場合と同様、センス信号線をプリチャージ後に、全てのワード線を同時に制御することにより、同時に複数のワード線の良否判定が可能となり、検査時間の短縮を図ることができる。
【００１８】
本発明の請求項７記載の半導体記憶装置において、複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線と、ビット線をプリチャージするプリチャージ回路とを備えた半導体記憶装置の検査方法であって、隣接し合うビット線のうちの一方のビット線をディスチャージするディスチャージ回路と、隣接し合うビット線のうちの他方のビット線のレベルを判定する判定回路とを設け、プリチャージ回路により全てのビット線をハイレベルにプリチャージした後、ディスチャージ回路により一方のビット線をローレベルにディスチャージし、このときの判定回路の出力に基づいてビット線の良否を判断することを特徴とする。
【００１９】
本発明の請求項８記載の半導体記憶装置は、複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線と、ビット線をプリチャージするプリチャージ回路とを備えた半導体記憶装置であって、隣接し合うビット線のうちの一方のビット線をディスチャージするディスチャージ回路と、隣接し合うビット線のうちの他方のビット線のレベルを判定する判定回路とを設けたことを特徴とする。
【００２０】
本発明の請求項９記載の半導体記憶装置は、請求項８記載の半導体記憶装置において、複数のビット線は２本毎に対をなす非反転ビット線および反転ビット線からなり、ディスチャージ回路により第１のビット線対の非反転ビット線および反転ビット線がディスチャージされ、判定回路により第１のビット線対と隣接する第２のビット線対の非反転ビット線および反転ビット線のレベルが判定されることを特徴とする。
【００２１】
請求項７〜９の発明によれば、プリチャージ回路により全てのビット線をハイレベルにプリチャージした後、ディスチャージ回路により特定のビット線をローレベルにディスチャージすることにより、例えば配線層のショートなどの欠陥が隣接しているビット線間で起きていた場合、ディスチャージしたビット線に隣接しているビット線もディスチャージされ、隣接ビット線のレベルも変化し判定回路の出力として出力されるため、判定回路の出力に基づいてビット線の良否を判断することができる。このプリチャージ動作およびディスチャージ動作を、同時に複数のビット線に対して行うことにより、同時に複数のビット線の良否判定が可能となり、検査時間の短縮を図ることができる。
【００２２】
本発明の請求項１０記載の半導体記憶装置の検査方法は、複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線と、ビット線をプリチャージするビット線プリチャージ回路とを備えた半導体記憶装置の検査方法であって、全てのワード線を同時にフローティング状態に制御するワード線制御回路と、センス信号線と、センス信号線をプリチャージするセンス信号線プリチャージ回路と、センス信号線のレベルを判定する判定回路と、各ワード線に対して配置され、ゲートをワード線の末端に接続し、ドレインをセンス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設け、センス信号線プリチャージ回路によりセンス信号線をハイレベルにプリチャージした後、ワード線制御回路により全てのワード線をフローティング状態に制御するとともにビット線プリチャージ回路により全てのビット線をハイレベルにプリチャージし、このときの判定回路の出力に基づいてワード線とビット線の良否を判断することを特徴とする。
【００２３】
本発明の請求項１１記載の半導体記憶装置は、複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線と、ビット線をプリチャージするビット線プリチャージ回路とを備えた半導体記憶装置であって、ワード線をフローティング状態に制御するワード線制御回路と、センス信号線と、センス信号線をプリチャージするセンス信号線プリチャージ回路と、センス信号線のレベルを判定する判定回路と、各ワード線に対して配置され、ゲートをワード線の末端に接続し、ドレインをセンス信号線に接続し、ソースを接地へ接続した複数のセンス用トランジスタとを設けたことを特徴とする。
【００２４】
請求項１０，１１の発明によれば、センス信号線プリチャージ回路によりセンス信号線をハイレベルにプリチャージした後、ワード線制御回路により全てのワード線をフローティング状態に制御するとともにビット線プリチャージ回路により全てのビット線をハイレベルにプリチャージすることにより、例えば配線層のショートなどの欠陥がビット線とワード線間で起きていた場合、ビット線がプリチャージされることに伴いワード線もチャージアップされハイレベルとなりセンス用トランジスタがオンし、センス信号線がローレベルに変移し判定回路の出力として出力されるため、判定回路の出力に基づいてビット線とワード線間の短絡不良の有無を判断することができる。このようにセンス信号線をプリチャージ後に、同時に全てのワード線をフローティング状態に制御するとともに全てのビット線をハイレベルに制御することにより、同時に複数のビット線とワード線の良否判定が可能となり、検査時間の短縮を図ることができる。
【００２５】
本発明の請求項１２記載の半導体記憶装置の検査方法は、複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線とを備えた半導体記憶装置の検査方法であって、全てのワード線を同時にハイレベルに制御するワード線制御回路と、全てのビット線を同時にディスチャージするディスチャージ回路と、それぞれのビット線のレベルを判定する判定回路とを設け、ディスチャージ回路により全てのビット線をローレベルにディスチャージした後、ワード線制御回路により全てのワード線をハイレベルに制御し、このときの判定回路の出力に基づいてワード線とビット線の良否を判断することを特徴とする。
【００２６】
本発明の請求項１３記載の半導体記憶装置は、複数のメモリセルにより構成されるメモリアレーと、メモリセルに接続される複数のワード線と、ワード線と交差するように配置されメモリセルに接続される複数のビット線とを備えた半導体記憶装置であって、全てのワード線を同時にハイレベルに制御するワード線制御回路と、全てのビット線を同時にディスチャージするディスチャージ回路と、それぞれのビット線のレベルを判定する判定回路とを設けたことを特徴とする。
【００２７】
請求項１２，１３の発明によれば、ディスチャージ回路により全てのビット線をローレベルにディスチャージした後、ワード線制御回路により全てのワード線をハイレベルに制御することにより、例えば配線層のショートなどの欠陥がビット線とワード線間で起きていた場合、ワード線がハイレベルに制御されることに伴いビット線もチャージアップされハイレベルとなり判定回路の出力として出力されるため、判定回路の出力に基づいてビット線とワード線間の短絡不良の有無を判断することができる。このように全てのビット線をディスチャージ後に、同時に全てのワード線をハイレベルに制御することにより、同時に複数のビット線とワード線の良否判定が可能となり、検査時間の短縮を図ることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態の半導体記憶装置であるＳＲＡＭについて図面を参照ながら説明する。
【００２９】
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体記憶装置の構成図である。
【００３０】
メモリアレーＭＡ１はメモリセル１がアレー状に配置され、メモリセル１はビット線および反転ビット線２ａ〜２ｈに接続されている。ビット線および反転ビット線２ａ〜２ｈはプリチャージトランジスタ３ａ〜３ｈに接続されている。プリチャージトランジスタ３ａ〜３ｈはプリチャージ制御回路５から出力される制御信号４ａにより制御される。メモリセルの読み書きを制御するワード線６ａ〜６ｆの制御は、ワード線制御デコーダ７で行う。センス用トランジスタ８ａ〜８ｆのゲート端子をワード線６ａ〜６ｆの末端に接続し、センス用トランジスタ８ａ〜８ｆのソースは接地電位とする。センス用トランジスタ８ａ・８ｃ・８ｅのドレインをセンス信号線９ａに接続し、隣接するワード線に接続されるセンス用トランジスタ８ｂ・８ｄ・８ｆのドレインをセンス信号線９ｂに接続する。判定回路１１ａはセンス信号線９ａのレベルを判定し（ローかハイかを検出し）、そのレベルを出力する。同様に判定回路１１ｂはセンス信号線９ｂのレベルを判定し（ローかハイかを検出し）、そのレベルを出力する。センス信号線９ａ・９ｂはプリチャージトランジスタ１０ａ・１０ｂに接続され、これらのトランジスタ１０ａ・１０ｂはプリチャージ制御回路５により制御される。
【００３１】
本実施の形態の半導体記憶装置のメモリセル１である１ポート型ＳＲＡＭメモリセルの構成を図２に示す。図２に示すように、一対のラッチ型データ記憶素子と２個のアクセストランジスタより構成され、ラッチ型データ記憶素子の両端のノードを、アクセストランジスタを介し、１組のビット線および反転ビット線に接続し、１本のワード線が２個のアクセストランジスタのゲートに接続されている。ワード線によりラッチ型データ記憶素子へアクセスを制御する。
【００３２】
図１を用い本発明の第１の実施の形態の半導体記憶装置の通常の動作を説明する。
【００３３】
通常の動作は従来の半導体記憶装置と同一である。書込み動作は、初めにメモリセル１に接続される全ビット線および反転ビット線２ａ〜２ｈをプリチャージ回路３ａ〜３ｈにより全てプリチャージを行い、十分にプリチャージされた後、プリチャージ動作を完了する。その後、指定したアドレス入力より、デコーダ７により入力アドレスに相当するワード線６をハイにさせる。同時に書込み信号を指定したアドレスに相当するビット線および反転ビット線に印加して、所望のメモリセルにデータの書込みが行なわれる。
【００３４】
読出し動作は、同様に全ビット線のプリチャージ動作を行いプリチャージ完了後、指定したアドレス入力より、そのアドレスに相当するワード線６をハイにさせ、メモリセルの記憶データによりビット線または反転ビット線をディスチャージする。Ｉ／Ｏ回路（図示せず、図１４参照）のセンスアンプによりビット線および反転ビット線のレベルを判定し読出し信号がＩ／Ｏ回路より出力される。
【００３５】
図３は本発明の第１の実施の形態の半導体記憶装置の検査時のタイミングチャートである。図１と図３を用い本発明の第１の実施の形態の半導体記憶装置の検査時の動作について説明する。
【００３６】
本半導体記憶装置の検査時の動作は、初めに初期設定としてプリチャージ制御回路５により、プリチャージ制御信号４ａをローにして、プリチャージトランジスタ１０ａ・１０ｂによりセンス信号線９ａ・９ｂをハイレベルへプリチャージする。プリチャージを終了した後、次の判定サイクルでデコーダ７によりワード線６ａ・６ｃ・６ｅをハイレベル、ワード線６ｂ・６ｄ・６ｆをローレベル制御へ制御する。
【００３７】
正常な場合は、センス用トランジスタ８ａ・８ｃ・８ｅはオンになりセンス信号線９ａはローレベルとなり、センス用トランジスタ８ｂ・８ｄ・８ｆはオフで信号線９ｂはハイレベルを保持し続けるため、判定回路１１ａ・１１ｂの出力１２ａはローレベル、出力１２ｂはハイレベルを示す。
【００３８】
もし、本半導体記憶装置の配線製造工程上の欠陥により、隣接するワード線６ａ〜６ｂ間でブリッジなどショート不良があった場合、プリチャージ後の判定サイクルでワード線６ａのハイレベルに、ワード線６ｂもチャージアップされハイレベルとなりセンス用トランジスタ８ｂがオンしてセンス信号線９ｂがディスチャージされ判定回路出力１２ｂはローレベルを示すことになる。これは他の隣接ワード線間で不良があった場合も同時に判定回路出力１２ｂはローレベルを示し、この回路方式によれば同時に複数のワード線の良否判定が可能となる。
【００３９】
同様に判定サイクルでデコーダ７によりワード線６ａ・６ｃ・６ｅをローレベル、ワード線６ｂ・６ｄ・６ｆをハイレベル制御へ制御することにより、ワード線故障でワード線の電源線への短絡故障についても判別が可能である。
【００４０】
この判別方法について説明する。プリチャージおよび判定サイクルを２回実施する。例えば、先に述べたように、１回目のプリチャージ後の判定サイクルで、ワード線６ａ・６ｃ・６ｅを“Ｈ”（ハイレベル）、ワード線６ｂ・６ｄ・６ｆを“Ｌ”（ローレベル）に制御したときに、判定回路出力１２ａと１２ｂの両方が“Ｌ”になるのは、前述した隣接するワード線間のショート不良の場合に加え、ワード線６ｂ・６ｄ・６ｆのいずれかが電源線へ短絡故障している場合も考えられる。そこで、２回目のプリチャージ後の判定サイクルで、ワード線の印加レベルを逆にし、ワード線６ａ・６ｃ・６ｅを“Ｌ”、ワード線６ｂ・６ｄ・６ｆを“Ｈ”に制御し、このときの判定回路出力が正常な場合と同じく出力１２ａが“Ｈ”、出力１２ｂが“Ｌ”の場合は、ワード線間のショート不良ではなくワード線６ｂ・６ｄ・６ｆのいずれかが電源線へ短絡故障していると判別でき、このときも出力１２ａと１２ｂの両方が“Ｌ”となれば、ワード線間のショート不良であると判別できる。
【００４１】
また、図４のタイミングチャートのように制御することで、ワード線の接地電位への短絡故障を判別できる。図４に示すように、プリチャージ後、各ワード線を１ラインずつ“Ｈ”にする検査を実施する。例えば、ワード線６ａ・６ｂの故障を判別する場合、ワード線６ａ・６ｂの判定サイクルに、ワード線６ａ・６ｂを“Ｈ”、他のワード線６ｃ・６ｄ・６ｅ・６ｆを“Ｌ”に制御する。この時判定回路出力１２ａと１２ｂは、正常時は“Ｌ”を出力する。例えばワード線６ｂが接地電位へ短絡故障をしている場合は、ワード線６ｂが“Ｈ”へ成りきれず判定回路出力１２ｂが“Ｈ”となり識別できる。同様に、ワード線６ｃ・６ｄの接地電位への短絡故障を判別する場合、ワード線６ｃ・６ｄを“Ｈ”、他のワード線６ａ・６ｂ・６ｅ・６ｆを“Ｌ”に制御し、判定回路出力１２ａ・１２ｂの出力レベルを順に確認する。ワード線６ｅ・６ｆの接地電位への短絡故障についても同様である。
【００４２】
以上のように本実施の形態によれば、同時に複数のワード線の良否判定が可能となり、大容量化したメモリに対しても検査時間の短縮を図ることができる。
【００４３】
なお、本実施の形態では、センス信号線を２本設けた場合について説明したが、２本に限られるものではなく複数本であればよい。ただし、図３の判定サイクルで同時に異なるレベルに制御されるワード線に接続されたセンス用トランジスタが同じセンス信号線に接続されないようにする（異なるセンス信号線に接続する）。本実施の形態のように２本にすることにより、検査用回路の増大を最小限に抑制することができる。
【００４４】
（第２の実施の形態）
図５は本発明の第２の実施の形態の半導体記憶装置の構成図である。本実施の形態の半導体記憶装置は２ポート型のＳＲＡＭである。
【００４５】
メモリアレーＭＡ２はメモリセル１３がアレー状に配置され、メモリセル１３はビット線および反転ビット線２２に接続されている。ビット線および反転ビット線２２はプリチャージトランジスタ２３に接続されている。Ａポート側のプリチャージトランジスタ２３はプリチャージ制御回路２５から出力される制御信号２４ａにより制御され、Ｂポート側のプリチャージトランジスタ２３はプリチャージ制御回路２５から出力される制御信号２４ｂにより制御される。メモリセル１のＡポート側のワード線を２６ａ・２６ｃ・２６ｅとし、隣接するワード線を２６ｂ・２６ｄ・２６ｆとし、制御はワード線制御デコーダ２７で行う。センス用トランジスタ２８ａ〜２８ｆのゲート端子をワード線２６ａ〜２６ｆの末端に接続し、センス用トランジスタ２８ａ〜２８ｆのソースは接地電位とする。センス用トランジスタ２８ａ・２８ｃ・２８ｅのドレインをセンス信号線２９ａに接続し、隣接するワード線に接続されるセンス用トランジスタ２８ｂ・２８ｄ・２８ｆのドレインをセンス信号線２９ｂに接続する。判定回路３１ａはセンス信号線２９ａのレベルを判定し（ローかハイかを検出し）、そのレベルを出力する。同様に判定回路３１ｂはセンス信号線２９ｂのレベルを判定し（ローかハイかを検出し）、そのレベルを出力する。センス信号線２９ａ・２９ｂはプリチャージトランジスタ３０ａ・３０ｂに接続され、これらのトランジスタ３０ａ・３０ｂはプリチャージ制御回路２５により制御される。
【００４６】
本実施の形態の半導体記憶装置のメモリセル１３である２ポート型ＳＲＡＭメモリセルの構成を図６に示す。図６に示すように、一対のラッチ型データ記憶素子と４個のアクセストランジスタより構成され、ラッチ型データ記憶素子の両端のノードを、アクセストランジスタを介し、２組のビット線Ａ・Ｂおよび反転ビット線Ａ・Ｂに接続し、２本のワード線Ａ・Ｂが４個のアクセストランジスタのゲートに接続され、ラッチ型データ記憶素子へのアクセスを制御する。ワード線Ａはビット線Ａおよび反転ビット線Ａへのアクセスを制御し、ワード線Ｂはビット線Ｂおよび反転ビット線Ｂへのアクセスを制御する。この形式のＳＲＡＭはデータ記憶素子に対し、２組のビット線および反転ビット線へ独立して非同期に読み出し・書き込みのアクセスが行える回路構成である。
【００４７】
図５を用い本発明の第２の実施の形態の半導体記憶装置の通常の動作を説明する。
【００４８】
通常の動作は従来の半導体記憶装置と同一である。書込み動作は、初めにメモリセル１３に接続される全ビット線および反転ビット線２２をプリチャージ回路２３により全てプリチャージを行い、十分にプリチャージされた後、プリチャージ動作を完了する。その後、指定したアドレス入力より、デコーダ２７により入力アドレスに相当するワード線２６をハイにさせる。同時に書込み信号を指定したアドレスに相当するビット線および反転ビット線に印加して、所望のメモリセルにデータの書込みが行なわれる。
【００４９】
読出し動作は、同様に全ビット線のプリチャージ動作を行いプリチャージ完了後、指定したアドレス入力より、そのアドレスに相当するワード線２６をハイにさせ、メモリセルの記憶データによりビット線または反転ビット線をディスチャージする。Ｉ／Ｏ回路（図示せず、図１４参照）のセンスアンプによりビット線および反転ビット線のレベルを判定し読出し信号がＩ／Ｏ回路より出力される。
【００５０】
図７は本発明の第２の実施の形態の半導体記憶装置の検査時のタイミングチャートである。図５と図７を用い本発明の第２の実施の形態の半導体記憶装置の検査時の動作について説明する。
【００５１】
本半導体記憶装置の検査時の動作は、初めに初期設定としてプリチャージ制御回路２５により、プリチャージ制御信号２４ａ・２４ｂをローレベルにして、プリチャージトランジスタ３０ａ・３０ｂによりセンス信号線２９ａ・２９ｂをハイレベルへプリチャージする。プリチャージを終了した後、次の判定サイクルでデコーダ２７によりワード線２６ａ・２６ｃ・２６ｅをハイレベル、ワード線２６ｂ・２６ｄ・２６ｆをローレベル制御へ制御する。
【００５２】
正常な場合は、センス用トランジスタ２８ａ・２８ｃ・２８ｅはオンになりセンス信号線２９ａはローレベルとなり、センス用トランジスタ２８ｂ・２８ｄ・２８ｆはオフでセンス信号線２９ｂはハイレベルを保持し続けるため、判定回路３１ａ・３１ｂの出力３２ａはローレベル、出力３２ｂはハイレベルを示す。
【００５３】
もし、配線製造工程上の欠陥により、隣接するワード線２６ａ〜２６ｂ間でブリッジなどショート不良があった場合、プリチャージ後の判定サイクルでワード線２６ａのハイレベルに、ワード線２６ｂもチャージアップされハイレベルとなりセンス用トランジスタ２８ｂがオンしてセンス信号線２９ｂがディスチャージされ判定回路出力３２ｂはローレベルを示すことになる。これは他の隣接ワード線間で不良があった場合も同時に判定回路出力３２ｂはローレベルを示し、この回路方式によれば同時に複数のワード線の良否判定が可能となる。
【００５４】
同様に判定サイクルでデコーダ２７によりワード線２６ａ・２６ｃ・２６ｅをローレベル、ワード線２６ｂ・２６ｄ・２６ｆをハイレベル制御へ制御することにより、ワード線故障でワード線が電源線への短絡故障についても判別が可能である。また、ワード線の接地電位への短絡故障についても判別が可能である。これらの判別方法については、第１の実施の形態で説明した方法と同じである。
【００５５】
以上のように本実施の形態によれば、同時に複数のワード線の良否判定が可能となり、大容量化したメモリに対しても検査時間の短縮を図ることができる。
【００５６】
なお、本実施の形態では、センス信号線を２本設けた場合について説明したが、２本に限られるものではなく複数本であればよい。ただし、図７の判定サイクルで同時に異なるレベルに制御されるワード線に接続されたセンス用トランジスタが同じセンス信号線に接続されないようにする（異なるセンス信号線に接続する）。本実施の形態のように２本にすることにより、検査用回路の増大を最小限に抑制することができる。
【００５７】
（第３の実施の形態）
図８は本発明の第３の実施の形態の半導体記憶装置の構成図である。
【００５８】
メモリアレーＭＡ１はメモリセル１がアレー状に配置され、メモリセル１はビット線および反転ビット線４２ａ〜４２ｈに接続されている。ビット線および反転ビット線４２ａ〜４２ｈはプリチャージトランジスタ４３ａ〜４３ｈに接続されている。プリチャージトランジスタ４３ａ〜４３ｈはプリチャージ制御回路４５から出力される制御信号４４ａにより制御される。メモリセルの読み書きを制御するワード線４６ａ〜４６ｆの制御は、ワード線制御デコーダ４７で行う。ダミーセル５０ｃ，５０ｇはビット線および反転ビット線をディスチャージする回路で、ビット線および反転ビット線４２ｃ・４２ｄへダミーセル５０ｃを、４２ｇ・４２ｈへダミーセル５０ｇを接続する。ダミーセル５０ｃ，５０ｇはダミーセル制御回路５１により制御する。ダミーセル５０ｃ，５０ｇを接続したビット線および反転ビット線に隣り合うビット線および反転ビット線４２ａ・４２ｂおよび４２ｅ・４２ｆにそのレベルを判定（ローかハイかを検出）する判定回路４８ａ・４８ｂおよび４８ｅ・４８ｆを接続する。
【００５９】
図８を用い本発明の第３の実施の形態の半導体記憶装置の通常の動作を説明する。
【００６０】
通常の動作は従来の半導体記憶装置と同一である。書込み動作は、初めにメモリセル１に接続される全ビット線および反転ビット線４２ａ〜４２ｈをプリチャージ回路４３ａ〜４３ｈにより全てプリチャージを行い、十分にプリチャージされた後、プリチャージ動作を完了する。その後、指定したアドレス入力より、デコーダ７により入力アドレスに相当するワード線４６をハイにさせる。同時に書込み信号を指定したアドレスに相当するビット線および反転ビット線に印加して、所望のメモリセルにデータの書込みが行なわれる。
【００６１】
読出し動作は、同様に全ビット線のプリチャージ動作を行いプリチャージ完了後、指定したアドレス入力より、そのアドレスに相当するワード線４６をハイレベルにさせ、メモリセルの記憶データによりビット線または反転ビット線をディスチャージする。Ｉ／Ｏ回路（図示せず、図１４参照）のセンスアンプによりビット線および反転ビット線のレベルを判定し読出し信号がＩ／Ｏ回路より出力される。
【００６２】
図９は本発明の第３の実施の形態の半導体記憶装置の検査時のタイミングチャートである。図８と図９を用い本発明の第３の実施の形態の半導体記憶装置の検査時の動作について説明する。
【００６３】
本半導体記憶装置の検査時の動作は、初めに初期設定としてプリチャージ制御回路４５により、プリチャージ制御信号４４ａをローレベルにして、プリチャージトランジスタ４３ａ〜４３ｈによりビット線および反転ビット線４２ａ〜４２ｈをハイレベルへプリチャージする。プリチャージを終了後、次の判定サイクルでダミーセル制御回路５１によりディスチャージ制御線５２をハイレベルにしてダミーセル５０ｃ・５０ｇ内のトランジスタをオンさせ、ビット線および反転ビット線４２ｃ・４２ｄ・４２ｇ・４２ｈをディスチャージする。
【００６４】
正常な場合は、ビット線および反転ビット線４２ａ・４２ｂ・４２ｅ・４２ｆはプリチャージレベルを保持しハイレベルとなり、判定回路４８ａ・４８ｂ・４８ｅ・４８ｆの出力４９ａ・４９ｂ・４９ｅ・４９ｆはハイレベルを示す。
【００６５】
もし配線製造工程上の欠陥により、隣接するビット線４２ｂ〜４２ｃ間でブリッジなどショート不良があった場合、プリチャージ後の判定サイクルで反転ビット線４２ｂはビット線４２ｃのディスチャージに伴いディスチャージされ、判定回路出力４９ｂはローレベルを示すことになる。したがってこの回路方式によれば他の隣接ビット線間でも不良があった場合も複数同時に良否判定が可能となる。
【００６６】
以上のように本実施の形態によれば、同時に複数のビット線の良否判定が可能となり、大容量化したメモリに対しても検査時間の短縮を図ることができる。
【００６７】
なお、本実施の形態では、ビット線および反転ビット線からなるビット線対の１つおきにダミーセル５０ｃ，５０ｇを設け、ダミーセル５０ｃ，５０ｇを設けたビット線対と隣接するビット線対に判定回路を設けているが、この構成に限られるものではない。各ダミーセル５０ｃ，５０ｇは、図８に示されるようにビット線あるいは反転ビット線をディスチャージするための２つのトランジスタ（ディスチャージトランジスタ）で構成されており、このようなディスチャージトランジスタを、反転ビット線を含めビット線１つおき例えばビット線４２ａ・４２ｃ・４２ｅ・４２ｇに設け、そのビット線と隣接する反転ビット線４２ｂ・４２ｄ・４２ｆ・４２ｈに判定回路を設けた構成でもよいし、その逆でもよい。
【００６８】
（第４の実施の形態）
図１０は本発明の半導体記憶装置の第４の実施の形態の構成図である。
【００６９】
メモリアレーＭＡ１はメモリセル１がアレー状に配置され、メモリセル１はビット線および反転ビット線６２ａ〜６２ｈに接続されている。ビット線および反転ビット線６２ａ〜６２ｈはプリチャージトランジスタ６３ａ〜６３ｈに接続されている。プリチャージトランジスタ６３ａ〜６３ｈはプリチャージ制御回路６５から出力される制御信号６４ａにより制御される。メモリセルの読み書きを制御するワード線６６ａ〜６６ｆの制御は、ワード線制御デコーダ６７で行う。またこのデコーダ６７はワード線をＨｉ−ｚ（フローティング）状態へ制御可能な構成とする。センス用トランジスタ６８ａ〜６８ｆのゲート端子をワード線６６ａ〜６６ｆの末端に接続し、センス用トランジスタ６８ａ〜６８ｆのソースは接地電位とする。センス用トランジスタ６８ａ・６８ｃ・６８ｅのドレインをセンス信号線６９ａに接続し、隣接するワード線に接続されるセンス用トランジスタ６８ｂ・６８ｄ・６８ｆのドレインをセンス信号線６９ｂに接続する。判定回路７１ａはセンス信号線６９ａのレベルを判定し（ローかハイかを検出し）、そのレベルを出力する。同様に判定回路７１ｂはセンス信号線６９ｂのレベルを判定し（ローかハイかを検出し）、そのレベルを出力する。センス信号線６９ａ・６９ｂはプリチャージトランジスタ７０ａ・７０ｂに接続され、これらのトランジスタ７０ａ・７０ｂはプリチャージ制御回路６５により制御される。
【００７０】
図１０を用い本発明の第４の実施の形態の半導体記憶装置の通常の動作を説明する。
【００７１】
通常の動作は従来の半導体記憶装置と同一である。書込み動作は、初めにメモリセル１に接続される全ビット線および反転ビット線６２ａ〜６２ｈをプリチャージ回路６３ａ〜６３ｈにより全てプリチャージを行い、十分にプリチャージされた後、プリチャージ動作を完了する。その後、指定したアドレス入力より、デコーダ６７により入力アドレスに相当するワード線６６をハイレベルにさせる。同時に書込み信号を指定したアドレスに相当するビット線および反転ビット線に印加して、所望のメモリセルにデータの書込みが行なわれる。
【００７２】
読出し動作は、同様に全ビット線のプリチャージ動作を行いプリチャージ完了後、指定したアドレス入力より、そのアドレスに相当するワード線６６をハイレベルにさせ、メモリセルの記憶データによりビット線または反転ビット線をディスチャージする。Ｉ／Ｏ回路（図示せず、図１４参照）のセンスアンプによりビット線および反転ビット線のレベルを判定し読出し信号がＩ／Ｏ回路より出力される。
【００７３】
図１１は本発明の第４の実施の形態の半導体記憶装置の検査時のタイミングチャートである。図１０と図１１を用い本発明の第４の実施の形態の半導体記憶装置の検査時の動作について説明する。
【００７４】
本半導体記憶装置の検査時の動作は、初期設定としてプリチャージ制御回路６５により、プリチャージ制御信号６４ｂをローレベルにして、プリチャージトランジスタ７０ａ・７０ｂによりセンス信号線６９ａ・６９ｂをハイレベルへプリチャージする。次の判定サイクルで、プリチャージ制御回路６５により、プリチャージ制御信号６４ｂをハイレベルにしてプリチャージトランジスタ７０ａ・７０ｂをオフさせるとともに、プリチャージ制御信号６４ａをローレベルにしてビット線および反転ビット線６２ａ〜６２ｈをプリチャージし、さらにデコーダ６７によりワード線６６ａ〜６６ｆをフローティング状態にする。
【００７５】
正常な場合は、ワード線６６ａ〜６６ｆはローレベルを保持し、センス用トランジスタ６８ａ〜６８ｆはオフしておりセンス信号線６９ａ・６９ｂはハイレベルを保持し続けるため、判定回路７１ａ・７１ｂの出力７２ａ・７２ｂはハイレベルを示す。
【００７６】
もし、配線製造工程上の欠陥により、ビット線６２ｄと交差するワード線６６ｃの間でブリッジなどショート不良があった場合、判定サイクルでビット線６２ｄがハイレベルにプリチャージさせることに伴い、ワード線６６ｃもチャージアップされハイレベルとなりセンス用トランジスタ６８ｃがオンしてセンス信号線６９ａがディスチャージされ出力７２ａはローレベルを示すことになる。これは他のビット線〜ワード線間でも不良があった場合も同時に判定回路出力７２ａまたは７２ｂはローレベルを示し、この回路方式によれば同時に複数のビット線〜ワード線の良否判定が可能となる。
【００７７】
以上のように本実施の形態によれば、同時に複数のビット線とワード線の良否判定が可能となり、大容量化したメモリに対しても検査時間の短縮を図ることができる。
【００７８】
なお、本実施の形態では、センス信号線を２本設けた場合について説明したが、２本に限られるものではなく１本あるいは３本以上でもよい。ただし、全てのワード線に接続されるそれぞれのセンス用トランジスタはいずれかのセンス信号線に接続されるものとする。センス信号線の本数を少なくすることにより検査用回路の増加を抑制することができ、また、多くすることによりビット線とショート不良を発生しているワード線がどれかを絞り込むことが可能になる。
【００７９】
（第５の実施の形態）
図１２は本発明の半導体記憶装置の第５の実施の形態の構成図である。
【００８０】
メモリアレーＭＡ１はメモリセル１がアレー状に配置され、メモリセル１はビット線および反転ビット線８２ａ〜８２ｈに接続されている。ビット線および反転ビット線８２ａ〜８２ｈはプリチャージトランジスタ８３ａ〜８３ｈに接続されている。プリチャージトランジスタ８３ａ〜８３ｈはプリチャージ制御回路８５から出力される制御信号８４ａにより制御される。メモリセルの読み書きを制御するワード線８６ａ〜８６ｆの制御は、ワード線制御デコーダ８７で行う。ビット線および反転ビット線をディスチャージするダミーセル９０ａ〜９０ｇを全てのビット線および反転ビット線へ接続する。ダミーセル９０ａ〜９０ｇは制御回路９１により制御する。全てのビット線および反転ビット線８２ａ〜８２ｈに、そのレベルを判定（ローかハイかを検出）する判定回路８８ａ〜８８ｈを接続する。ダミーセル９０ａ〜９０ｇはそれぞれ、ビット線あるいは反転ビット線をディスチャージするための２つのトランジスタからなる。
【００８１】
図１２を用い本発明の第５の実施の形態の半導体記憶装置の通常の動作を説明する。
【００８２】
通常の動作は従来の半導体記憶装置と同一である。書込み動作は、初めにメモリセル１に接続される全ビット線および反転ビット線８２ａ〜８２ｈをプリチャージ回路８３ａ〜８３ｈにより全てプリチャージを行い、十分にプリチャージされた後、プリチャージ動作を完了する。その後、指定したアドレス入力より、デコーダ８７により入力アドレスに相当するワード線８６をハイにさせる。同時に書込み信号を指定したアドレスに相当するビット線および反転ビット線に印加して、所望のメモリセルにデータの書込みが行なわれる。
【００８３】
読出し動作は、同様に全ビット線のプリチャージ動作を行いプリチャージ完了後、指定したアドレス入力より、そのアドレスに相当するワード線８６をハイレベルにさせ、メモリセルの記憶データによりビット線または反転ビット線をディスチャージする。Ｉ／Ｏ回路（図示せず、図１４参照）のセンスアンプによりビット線および反転ビット線のレベルを判定し読出し信号がＩ／Ｏ回路より出力される。
【００８４】
図１３は本発明の第５の実施の形態の半導体記憶装置の検査時のタイミングチャートである。図１２と図１３を用い本発明の第５の実施の形態の半導体記憶装置の検査時の動作について説明する。
【００８５】
本半導体記憶装置の検査時の動作は、初期設定としてダミーセル制御回路９１により、ディスチャージ制御線９２をハイレベルにして、ディスチャージ用ダミーセル９０ａ〜９０ｇによりビット線および反転ビット線８３ａ〜８３ｈをローレベルへディスチャージする。ディスチャージを終了後、次の判定サイクルでデコーダ８７により全てのワード線８６ａ〜８６ｆをハイレベルにする。
【００８６】
正常な場合は、全てのビット線および反転ビット線８２ａ〜８２ｈはディスチャージレベルを保持しローレベルとなり、判定回路８８ａ〜８８ｈの出力８９ａ〜８９ｈはローレベルを示す。
【００８７】
もし配線製造工程上の欠陥により、ワード線と交差するビット線例えば８２ｂと８６ｃ間でブリッジなどショート不良があった場合、判定サイクルで反転ビット線８２ｂはワード線８６ｃのハイレベルへの変位に伴いハイレベルへチャージされ判定回路出力８９ｂはハイレベルを示すことになる。この回路方式によれば他のワード線〜ビット線間で不良があった場合も同時に良否判定が可能となる。
【００８８】
以上のように本実施の形態によれば、同時に複数のビット線とワード線の良否判定が可能となり、大容量化したメモリに対しても検査時間の短縮を図ることができる。
【００８９】
【発明の効果】
以上ように本発明によれば、微細化に伴うワード線，ビット線の配線層製造不良の判別を短時間に行なうことができ、近年の半導体記憶装置の大容量化による検査時間の増加を抑制し、検査時間短縮により製造コストの低減を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の構成図。
【図２】本発明の第１の実施の形態の半導体記憶装置のメモリセルの内部構成図。
【図３】本発明の第１の実施の形態の半導体記憶装置の検査時のタイミングチャート。
【図４】本発明の第１の実施の形態の半導体記憶装置の検査時のタイミングチャート。
【図５】本発明の第２の実施の形態の半導体記憶装置の構成図。
【図６】本発明の第２の実施の形態の半導体記憶装置のメモリセルの内部構成図。
【図７】本発明の第２の実施の形態の半導体記憶装置の検査時のタイミングチャート。
【図８】本発明の第３の実施の形態の半導体記憶装置の構成図。
【図９】本発明の第３の実施の形態の半導体記憶装置の検査時のタイミングチャート。
【図１０】本発明の第４の実施の形態の半導体記憶装置の構成図。
【図１１】本発明の第４の実施の形態の半導体記憶装置の検査時のタイミングチャート。
【図１２】本発明の第５の実施の形態の半導体記憶装置の構成図。
【図１３】本発明の第５の実施の形態の半導体記憶装置の検査時のタイミングチャート。
【図１４】従来の半導体記憶装置の構成図。
【符号の説明】
ＭＡ１，ＭＡ２　メモリアレー
１，１３　メモリセル
２ａ〜２ｈ　ビット線および反転ビット線
３ａ〜３ｈ　プリチャージトランジスタ
４ａ　プリチャージ制御信号
５　プリチャージ制御回路
６ａ〜６ｆ　ワード線
７　ワード線制御デコーダ
８ａ〜８ｆ　センス用トランジスタ
９ａ，９ｂ　センス信号線
１０ａ，１０ｂ　センス信号線プリチャージトランジスタ
１１ａ，１１ｂ　判定回路
１２ａ，１２ｂ　判定回路出力
２２　ビット線および反転ビット線
２３　プリチャージトランジスタ
２４ａ，２４ｂ　プリチャージ制御信号
２５　プリチャージ制御回路
２６ａ〜２６ｆ　ワード線
２７　ワード線制御デコーダ
２８ａ〜２８ｆ　センス用トランジスタ
２９ａ，２９ｂ　センス信号線
３０ａ，３０ｂ　センス信号線プリチャージトランジスタ
３１ａ，３１ｂ　判定回路
３２ａ，３２ｂ　判定回路出力
４２ａ〜４２ｈ　ビット線および反転ビット線
４３ａ〜４３ｈ　プリチャージトランジスタ
４４ａ　プリチャージ制御信号
４５　プリチャージ制御回路
４６ａ〜４６ｆ　ワード線
４７　ワード線制御デコーダ
４８ａ，４８ｂ，４８ｅ，４８ｆ　判定回路
４９ａ，４９ｂ，４９ｅ，４９ｆ　判定回路出力信号
５０ｃ，５０ｇ　ディスチャージダミーセル
５１　ダミーセル制御回路
５２　ディスチャージ制御線
６２ａ〜６２ｈ　ビット線および反転ビット線
６３ａ〜６３ｈ　プリチャージトランジスタ
６４ａ，６４ｂ　プリチャージ制御信号
６５　プリチャージ制御回路
６６ａ〜６６ｆ　ワード線
６７　ワード線制御デコーダ
６８ａ〜６８ｆ　センス用トランジスタ
６９ａ，６９ｂ　センス信号線
７０ａ，７０ｂ　センス信号線プリチャージトランジスタ
７１ａ，７１ｂ　判定回路
７２ａ，７２ｂ　判定回路出力
８２ａ〜８２ｈ　ビット線および反転ビット線
８３ａ〜８３ｈ　プリチャージトランジスタ
８４ａ　プリチャージ制御信号
８５　プリチャージ制御回路
８６ａ〜８６ｆ　ワード線
８７　ワード線制御デコーダ
８８ａ〜８８ｈ　判定回路
４９ａ〜４９ｈ　判定回路出力信号
９０ａ，９０ｃ，９０ｅ，９０ｇ　ディスチャージダミーセル
９１　ダミーセル制御回路
９２　ディスチャージ制御線
１０１　メモリセル
１０２ａ〜１０２ｈ　ビット線および反転ビット線
１０３ａ〜１０３ｈ　プリチャージ回路
１０４　プリチャージ制御回路
１０５ａ〜１０５ｆ　ワード線
１０６　ワード線制御デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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