(57)【要約】【課題】半導体素子用基板において、広範囲にわたって低欠陥な領域を得る。【解決手段】（０００１）面サファイア基板１１上に、２０ｎｍ程度の膜厚のＧａＮバッファ層１２、２μｍ程度のＧａＮ層１３を結晶成長させ、ＧａＮ層１３に深さ１．０μｍ、１．０〜２．５μｍ径の穴１３ａを形成する。次に、厚さ０．５μｍ程度のＳｉＯ２膜１５を成膜し、微細な穴以外部分（１３ｂ）上のＳｉＯ２膜１５をエッチングし、表面が平坦になるまでＧａＮ層１８を再成長する。次に、ＧａＮ層１８に深さ１．０μｍ、１．０〜２．５μｍ径の穴１８ａを形成する。次に、厚さ０．５μｍ程度のＳｉＯ２膜１９を成膜し、微細な穴以外の部分（１８ｂ）上のＳｉＯ２膜１９をエッチングする。その後、表面が平坦になるまでＧａＮ層２１を再成長する。【選択図】　　　　　図２
2004055864.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、第一のＧａＮ層を積層し、該第一のＧａＮ層表面に最大幅２．５μｍ以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のＧａＮ層の露出している表面を結晶成長の核として該第一のＧａＮ層上に第二のＧａＮ層を表面が平坦化するまで結晶成長させることを特徴とする半導体素子用基板の製造方法。
【請求項２】
前記第二のＧａＮ層の表面に最大幅２．５μｍ以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第二の誘電体膜で被覆し、その後、前記第二のＧａＮ層の露出している表面を結晶成長の核として第二のＧａＮ層上に第三のＧａＮ層を表面が平坦化するまで結晶成長させることを特徴とする請求項１記載の半導体素子用基板の製造方法。
【請求項３】
前記第二のＧａＮ層を、
前記第一のＧａＮ層の露出している表面を結晶成長の核として、該第一のＧａＮ層上に、該第一のＧａＮ層の上面に対する角度が２０°〜７０°のファセットが形成される成長条件で、上面を構成する面のうち前記第一のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまでＧａＮを結晶成長させる第１の工程と、該第１の工程で結晶成長されたＧａＮを結晶成長の核としてＧａＮを表面が平坦化するまで結晶成長させる第２の工程とにより、形成することを特徴とする請求項１記載の半導体素子用基板の製造方法。
【請求項４】
前記第三のＧａＮ層を、
前記第二のＧａＮ層の露出している表面を結晶成長の核として、該第二のＧａＮ層上に、該第二のＧａＮ層の上面に対する角度が２０°〜７０°のファセットが形成される成長条件で、上面を構成する面のうち前記第二のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまでＧａＮを結晶成長させる第３の工程と、該第３の工程とにより結晶成長されたＧａＮを結晶成長の核としてＧａＮを表面が平坦化するまで結晶成長させる第４の工程とにより、形成することを特徴とする請求項２または３記載の半導体素子用基板の製造方法。
【請求項５】
隣接する前記多数の微細な穴の間の間隔が、２．５μｍ以下であることを特徴とする請求項１、２、３または４記載の半導体素子用基板の製造方法。
【請求項６】
前記微細な穴が形成されるＧａＮ層の表面における該微細な穴の占める面積の割合が、４０％以上９０％以下であることを特徴とする請求項１、２、３、４または５記載の半導体素子用基板の製造方法。
【請求項７】
前記各誘電体膜が、ＳｉＯ２およびＳｉＮの少なくとも１つからなることを特徴とする請求項１、２、３、４、５または６記載の半導体素子用基板の製造方法。
【請求項８】
最上層として導電性のＧａＮ層を結晶成長させた後、前記最上層のみを残して、前記基板と、前記基板上に結晶成長せしめられた前記ＧａＮ層とを除去することを特徴とする請求項１から７いずれか１項記載の半導体素子用基板の製造方法。
【請求項９】
前記各ＧａＮ層を、該各ＧａＮ層に導電性不純物を導入しながら形成した後、前記基板を除去することを特徴とする請求項１から８いずれか１項記載の半導体素子用基板の製造方法。
【請求項１０】
前記基板が、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、ＧｅおよびＳｉの１つからなることを特徴とする請求項１から９いずれか１項記載の半導体素子用基板の製造方法。
【請求項１１】
請求項１から１０いずれか１項記載の半導体素子用基板の製造方法により製造された半導体素子用基板上に半導体層を備えてなることを特徴とする半導体素子。
【請求項１２】
第一のＧａＮ層と、該第一のＧａＮ層表面に離散して形成された最大幅２．５μｍ以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第一の誘電体膜と、前記第一のＧａＮ層の露出した表面を結晶成長の核として該第一のＧａＮ層上に表面が平坦化するまで結晶成長された第二のＧａＮ層とを備え、前記第一の誘電体膜と前記第二のＧａＮ層との間に空間を有することを特徴とする半導体素子用基板。
【請求項１３】
前記第二のＧａＮ層の表面に離散して形成された最大幅２．５μｍ以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第二の誘電体膜と、前記第二のＧａＮ層の露出した表面を結晶成長の核として該第二のＧａＮ層上に表面が平坦化するまで結晶成長された第三のＧａＮ層とを備え、前記第二の誘電体膜と前記第三のＧａＮ層との間に空間を有することを特徴とする請求項１２記載の半導体素子用基板。
【請求項１４】
前記第二のＧａＮ層が、前記第一のＧａＮ層の露出した表面を結晶成長の核として、該第一のＧａＮ層上に、該第一のＧａＮ層の上面に対する角度が２０°〜７０°のファセットを有し、上面を構成する面のうち前記第一のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまで結晶成長された凹凸状のＧａＮと、該凹凸状のＧａＮを結晶成長の核として表面が平坦化するまで結晶成長されたＧａＮとからなることを特徴とする請求項１２記載の半導体素子用基板。
【請求項１５】
前記第三のＧａＮ層が、前記第二のＧａＮ層の露出した表面を結晶成長の核として、該第二のＧａＮ層上に、該第二のＧａＮ層の上面に対する角度が２０°〜７０°のファセットを有し、上面を構成する面のうち前記第二のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまで結晶成長された凹凸状のＧａＮと、該凹凸状のＧａＮを結晶成長の核として表面が平坦化するまで結晶成長されたＧａＮとからなることを特徴とする請求項１３または１４記載の半導体素子用基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子用基板およびその製造方法ならびにその基板を用いた半導体素子に関するものである。
【０００２】
【従来の技術】
４１０ｎｍ帯の短波長半導体レーザ素子として、サファイア基板上にＧａＮ層を形成した後、ＧａＮ層上に形成したＳｉＯ２をストライプパターン状のマスクとし、このＳｉＯ２マスクにより露出するＧａＮ層のストライプ状部分を成長の核として選択横成長により　ＧａＮ厚膜を形成した後、このＧａＮ厚膜を剥がして基板とし、このＧａＮ基板（ＥＬＯＧ基板）上に、ｎ−ＧａＮバッファ層、ｎ−ＩｎＧａＮクラック防止層、ｎ−ＡｌＧａＮ／ＧａＮ変調ドープ超格子クラッド層、ｎ−ＧａＮ光導波層、ｎ−ＩｎＧａＮ／ＩｎＧａＮ　多重量子井戸活性層、ｐ−ＡｌＧａＮキャリアブロック層、ｐ−ＧａＮ光導波層、ｐ−ＡｌＧａＮ／ＧａＮ変調ドープ超格子クラッド層、ｐ−ＧａＮコンタクト層を積層してなり、端面コート膜としてＳｉＯ２膜とＴｉＯ２膜とを交互に積層した構成を用いているものが、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３７　（１９９８）　ｐｐ．Ｌ１０２０において報告されている。この半導体レーザ素子においては、３０ｍＷ程度の横基本横モード発振しか得られていない。
【０００３】
【発明が解決しようとする課題】
高出力で信頼性の高い半導体レーザを得るためには、基板上の導波路が形成される箇所が低欠陥領域となっている必要がある。すなわち、高出力半導体レーザを得るためには半導体レーザに幅広のストライプ構造を備える必要があるが、この幅広ストライプ構造を有する半導体レーザにおいて高信頼性を得るためには、広範囲に亘って欠陥の少ないＧａＮ基板を用いて半導体レーザを構成する必要がある。
【０００４】
しかし、上記文献のＥＬＯＧ基板は、ＳｉＯ２マスクに露出する　ＧａＮ層のストライプ状部分を成長の核としてＧａＮ層を選択横成長させて形成するので、ＧａＮ層の選択横成長した領域においては欠陥が低減されたものとなるが、結晶成長時の成長核形成密度が高いために成長核が小さい状態で架橋し、この架橋部分においては欠陥密度が高くなり、広範囲に亘って欠陥の少ない領域を形成することができない。また、選択横成長で形成するＧａＮ層を厚膜とすることにより欠陥密度はさらに増加するため、広範囲に亘って低欠陥領域を形成することは困難である。
【０００５】
そこで、例えば本出願による特願２００２−２５２１４号あるいは特願２００１−２７２８９４号において、ＧａＮ層を基板上にバッファ層を介して形成し、その上に通常のリソグラフィとドライエッチング技術を用いて２．５μｍ以下の径で深さ０．５μｍ程度の穴を開け、その上にＧａＮ層を結晶成長する方法が提案されている。この方法によれば、それまでの基板より２桁以上低欠陥なＧａＮ膜を得ることができることが確認されている。しかしながら、結晶成長されたＧａＮ層における穴部分上部では結晶欠陥が依然存在しており、さらに結晶欠陥を低減する上で問題となっている。一方、半導体素子用基板上に半導体層を備えてなる半導体素子の信頼性は、一般に基板の欠陥密度に左右されるため、広範囲に亘って欠陥の少ない基板を得ることは半導体素子全般に亘って求められている。
【０００６】
本発明は上記事情に鑑みて、広範囲に亘って欠陥密度が低い半導体素子用基板の製造方法および半導体素子用基板、ならびにそれを用いた信頼性の高い半導体素子を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明の第１の半導体素子用基板の製造方法は、基板上に、第一のＧａＮ層を積層し、該第一のＧａＮ層表面に最大幅２．５μｍ以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のＧａＮ層の露出している表面を結晶成長の核として該第一のＧａＮ層上に第二のＧａＮ層を表面が平坦化するまで結晶成長させることを特徴とするものである。
【０００８】
また、本発明の第２の半導体素子用基板の製造方法は、前記第二のＧａＮ層の表面に最大幅２．５μｍ以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第二の誘電体膜で被覆し、その後、第二のＧａＮ層の露出している表面を結晶成長の核として第二のＧａＮ層上に第三のＧａＮ層を表面が平坦化するまで結晶成長させるものであってもよい。
【０００９】
なお、第二のＧａＮ層を、
第一のＧａＮ層の露出している表面を結晶成長の核として、該第一のＧａＮ層上に、該第一のＧａＮ層の上面に対する角度が２０°〜７０°のファセットが形成される成長条件で、上面を構成する面のうち前記第一のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまでＧａＮを結晶成長させる第１の工程と、該第１の工程で結晶成長されたＧａＮを結晶成長の核としてＧａＮを表面が平坦化するまで結晶成長させる第２の工程とにより、形成してもよい。
【００１０】
また、同様に、第三のＧａＮ層を、
第二のＧａＮ層の露出している表面を結晶成長の核として、該第二のＧａＮ層上に、該第二のＧａＮ層の上面に対する角度が２０°〜７０°のファセットが形成される成長条件で、上面を構成する面のうち前記第二のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまでＧａＮを結晶成長させる第３の工程と、該第３の工程とにより結晶成長されたＧａＮを結晶成長の核としてＧａＮを表面が平坦化するまで結晶成長させる第４の工程とにより、形成してもよい。
【００１１】
隣接する多数の微細な穴の間の間隔は、２．５μｍ以下であることが望ましい。
【００１２】
微細な穴が形成されるＧａＮ層の表面における該微細な穴の占める面積の割合は、４０％以上９０％以下であることが望ましい。
【００１３】
また、誘電体膜は、ＳｉＯ２およびＳｉＮの少なくとも１つからなることが望ましい。
【００１４】
さらに、本発明の半導体素子用基板の製造方法は、最上層として導電性のＧａＮ層を結晶成長させた後、最上層のみを残して、基板と、基板上に結晶成長せしめられたＧａＮ層とを除去するものであってもよい。
【００１５】
また、各ＧａＮ層を、該各ＧａＮ層に導電性不純物を導入しながら形成した後、基板を除去するものであってもよい。
【００１６】
基板は、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＺｒＢ２、ＧａＡｓ、ＧａＰ、ＧｅおよびＳｉの１つからなることが望ましい。
【００１７】
本発明の半導体素子は、上記の半導体素子用基板の製造方法により製造された半導体素子用基板上に半導体層を備えてなることを特徴とするものである。
【００１８】
本発明の第１の半導体素子用基板は、第一のＧａＮ層と、該第一のＧａＮ層表面に離散して形成された最大幅２．５μｍ以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第一の誘電体膜と、第一のＧａＮ層の露出した表面を結晶成長の核として該第一のＧａＮ層上に表面が平坦化するまで結晶成長された第二のＧａＮ層とを備え、第一の誘電体膜と第二のＧａＮ層との間に空間を有することを特徴とするものである。
【００１９】
また、本発明の第２の半導体素子用基板は、さらに第二のＧａＮ層の表面に離散して形成された最大幅２．５μｍ以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第二の誘電体膜と、第二のＧａＮ層の露出した表面を結晶成長の核として第二のＧａＮ層上に表面が平坦化するまで結晶成長された第三のＧａＮ層とを備え、第二の誘電体膜と第三のＧａＮ層との間に空間を有するものであってもよい。
【００２０】
なお、第二のＧａＮ層は、第一のＧａＮ層の露出した表面を結晶成長の核として、該第一のＧａＮ層上に、該第一のＧａＮ層の上面に対する角度が２０°〜７０°のファセットを有し、上面を構成する面のうち第一のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまで結晶成長された凹凸状のＧａＮと、該凹凸状のＧａＮを結晶成長の核として表面が平坦化するまで結晶成長されたＧａＮとからなるものとしてもよい。
【００２１】
また、第三のＧａＮ層は、第二のＧａＮ層の露出した表面を結晶成長の核として、該第二のＧａＮ層上に、該第二のＧａＮ層の上面に対する角度が２０°〜７０°のファセットを有し、上面を構成する面のうち第二のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまで結晶成長された凹凸状のＧａＮと、該凹凸状のＧａＮを結晶成長の核として表面が平坦化するまで結晶成長されたＧａＮとからなるものとしてもよい。
【００２２】
【発明の効果】
本発明の第１の半導体素子用基板の製造方法によれば、基板上に、第一のＧａＮ層を積層し、該第一のＧａＮ層表面に最大幅２．５μｍ以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第一の誘電体膜で被覆し、その後、前記第一のＧａＮ層の露出している表面を結晶成長の核として該第一のＧａＮ層上に第二のＧａＮ層を表面が平坦化するまで結晶成長させるので、結果として第二のＧａＮ層の表面付近では広範囲にわたって低欠陥な領域を有するものとすることができる。
【００２３】
すなわち、穴に被覆されている誘電体膜上から第二のＧａＮ層が成長する速度は、第一のＧａＮ層の露出している表面から第二のＧａＮ層が成長する速度に比べ遅いため、第二のＧａＮ層は第一のＧａＮ層の露出している表面から横方向にも結晶成長しながら縦方向に結晶成長が進むため、第一のＧａＮ層の貫通欠陥等をそのまま引き継ぐことなく、結晶欠陥が低減された第二のＧａＮ層を得ることができる。
【００２４】
また、最大幅２．５μｍ以下の多数の微細な穴を離散させて形成することにより、従来のＥＬＯＧ基板に比べて成長核形成密度を小さくできるため、成長核が十分成長された状態で、横方向からの結晶成長が架橋するため、結晶欠陥の少ない良好な結晶を得ることができる。また、従来のＥＬＯＧ基板のようにストライプ状に成長が進んだ後、ストライプが長手端面で合体するような結晶成長ではなく、微細な穴以外の露出している表面から穴を塞ぐように四方に結晶成長が進むため、成長核が大きくなった場合に生じる面倒れを低減することが可能となり、成長核の架橋部分での貫通欠陥を低減することができる。
【００２５】
本発明の第２の半導体素子用基板の製造方法によれば、さらに、第二のＧａＮ層の表面に最大幅２．５μｍ以下の多数の微細な穴を離散させて形成し、次に、該穴が充填されない厚さで該穴の内壁を第二の誘電体膜で被覆し、その後、第二のＧａＮ層の露出している表面を結晶成長の核として第二のＧａＮ層上に第三のＧａＮ層を表面が平坦化するまで結晶成長させるので、すなわち、上記第１の半導体素子用基板の製造方法と同様の工程を再度行うことによって、第二のＧａＮ層よりさらに結晶欠陥が低減された第三のＧａＮ層を得ることができる。
【００２６】
また、第二のＧａＮ層を、第一のＧａＮ層の露出している表面を結晶成長の核として、該第一のＧａＮ層上に、該第一のＧａＮ層の上面に対する角度が２０°〜７０°のファセットが形成される成長条件で、上面を構成する面のうち前記第一のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまでＧａＮを結晶成長させる第１の工程と、該第１の工程で結晶成長されたＧａＮを結晶成長の核としてＧａＮを表面が平坦化するまで結晶成長させる第２の工程とにより、形成することにより、さらに成長核形成密度を低減させることができる。
【００２７】
また、第三のＧａＮ層を、第二のＧａＮ層の露出している表面を結晶成長の核として、該第二のＧａＮ層上に、該第二のＧａＮ層の上面に対する角度が２０°〜７０°のファセットが形成される成長条件で、上面を構成する面のうち前記第二のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまでＧａＮを結晶成長させる第３の工程と、該第３の工程とにより結晶成長されたＧａＮを結晶成長の核としてＧａＮを表面が平坦化するまで結晶成長させる第４の工程とにより、形成することにより、上記同様に、成長核形成密度を低減させることができる。
【００２８】
最上層として導電性のＧａＮ層を結晶成長させた後、最上層のみを残して、基板と、基板上に結晶成長せしめられたＧａＮ層とを除去することにより、導電性のＧａＮ層からなる導電性基板を得ることができる。この導電性基板を、例えば半導体レーザ素子の基板に用いれば、この導電性基板の裏面に電極を形成することができ、工程を簡略化することができ、またレーザ光の品質を向上させることができる。
【００２９】
また、各ＧａＮ層を、該各ＧａＮ層に導電性不純物を導入しながら形成した後、基板を除去することにより、導電性基板を得ることができるので、上記同様、工程を簡略化することができ、またレーザ光の品質を向上させることができる。
【００３０】
隣接する多数の微細な穴の間の間隔は、２．５μｍ以下とすることにより、また、微細な穴が形成されるＧａＮ層の表面における微細な穴の占める面積の割合を、４０％以上９０％以下とすることにより、さらに効果的に成長核形成密度を低減することができる。
【００３１】
本発明の半導体素子によれば、上記の半導体素子用基板の製造方法により製造された、結晶欠陥の少ない半導体素子用基板上に半導体層を備えてなるものであるので、高い信頼性を有するものとすることができる。
【００３２】
本発明の第１の半導体素子用基板によれば、第一のＧａＮ層と、該第一のＧａＮ層表面に離散して形成された最大幅２．５μｍ以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第一の誘電体膜と、第一のＧａＮ層の露出した表面を結晶成長の核として該第一のＧａＮ層上に表面が平坦化するまで結晶成長された第二のＧａＮ層とを備え、第一の誘電体膜と前記第二のＧａＮ層との間に空間を有するものであるので、結晶成長された第二のＧａＮ層を広範囲に亘って低欠陥領域を有するものとすることができる。また、誘電体膜と第二のＧａＮ層との間に空間を有していることにより、基板との熱膨張差により、結晶成長時の温度の上昇および降下の際に生じる歪を緩和することができるので、歪によって生じる欠陥の発生を抑制することができる。
【００３３】
また、本発明の第２の半導体素子用基板は、さらに第二のＧａＮ層の表面に離散して形成された最大幅２．５μｍ以下の多数の微細な穴と、該穴の内壁に該穴を充填しない厚さで被覆された第二の誘電体膜と、第二のＧａＮ層の露出した表面を結晶成長の核として第二のＧａＮ層上に表面が平坦化するまで結晶成長された第三のＧａＮ層とを備え、第二の誘電体膜と第三のＧａＮ層との間に空間を有するものであるので、第１の半導体素子用基板よりさらに広範囲にわたって低欠陥領域を有する第三のＧａＮ層を得ることができる。
【００３４】
第二のＧａＮ層を、第一のＧａＮ層の露出した表面を結晶成長の核として、該第一のＧａＮ層上に、該第一のＧａＮ層の上面に対する角度が２０°〜７０°のファセットを有し、上面を構成する面のうち前記第一のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまで結晶成長された凹凸状のＧａＮと、該凹凸状のＧａＮを結晶成長の核として表面が平坦化するまで結晶成長されたＧａＮとからなるものとすることにより、成長核形成密度をさらに低減させることができるので、より低欠陥なＧａＮ結晶を得ることができる。
【００３５】
また、第三のＧａＮ層を、第二のＧａＮ層の露出した表面を結晶成長の核として、該第二のＧａＮ層上に、該第二のＧａＮ層の上面に対する角度が２０°〜７０°のファセットを有し、上面を構成する面のうち前記第二のＧａＮ層の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまで結晶成長された凹凸状のＧａＮと、該凹凸状のＧａＮを結晶成長の核として表面が平坦化するまで結晶成長されたＧａＮとからなるものとすることにより、上記同様、成長核形成密度をさらに低減させることができるので、より低欠陥なＧａＮ結晶とすることができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳細に説明する。
【００３７】
本発明の６つの実施の形態による半導体素子用基板について説明する。それら半導体素子用基板の断面図を図１（ａ）〜（ｆ）に示す。
【００３８】
第１の実施の形態による半導体素子用基板は、図１（ａ）に示すように、サファイア基板１１上に形成されたＧａＮバッファ層１２およびＧａＮ層１３と、ＧａＮ層１３に離散して形成された最大幅２．５μｍ以下の多数の微細な穴１３ａと、穴１３ａの内壁に穴１３ａを充填しない厚さで被覆されたＳｉＯ２膜１５と、ＧａＮ層１３の露出した表面１３ｂを結晶成長の核としてＧａＮ層１３上に表面が平坦化するまで結晶成長されたＧａＮ層１８とを備えてなるものである。
【００３９】
また、図１（ｂ）に示すように、ＧａＮ層１８上に、ＧａＮ層１８に離散して形成された最大幅２．５μｍ以下の多数の微細な穴１８ａと、穴１８ａの内壁に穴１８ａを充填しない厚さで被覆されたＳｉＯ２膜１９と、ＧａＮ層１８の露出した表面１８ｂを結晶成長の核としてＧａＮ層１８上に表面が平坦化するまで結晶成長されたＧａＮ層２１とを備えてなり、ＳｉＯ２膜１５とＧａＮ層１８との間、およびＳｉＯ２膜１９とＧａＮ層２１の間に、それぞれ空間１７および２０を有するものとしてもよい。最終的に結晶成長されたＧａＮ層２１は広範囲にわたって低欠陥な領域を有するものとすることができる。
【００４０】
なお、ＧａＮ層１８を、図１（ｃ）、（ｄ）および（ｆ）に示すように、ＧａＮ層１３の上面に対する角度が２０°〜７０°のファセット５１ａを有し、上面を構成する面のうちＧａＮ層１３の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまで結晶成長された凹凸状のＧａＮ層５１と、該凹凸状のＧａＮ層５１を結晶成長の核として表面が平坦化するまで結晶成長されたＧａＮ層５２とからなるものとしてもよい。
【００４１】
またさらに、ＧａＮ層２１を、図１（ｅ）および（ｆ）に示すように、上面に対する角度が２０°〜７０°のファセット５５ａを有し、上面を構成する面のうちＧａＮ層１８の上面と平行な面の面積が前記上面を構成する面の全面積に対して３０％以下となるまで結晶成長された凹凸状のＧａＮ層５５と、該凹凸状のＧａＮ層５５を結晶成長の核として表面が平坦化するまで結晶成長されたＧａＮ層５６とからなるものとしてもよい。
【００４２】
次に、本実施の形態による半導体素子用基板の製造方法について、上述の図１（ｂ）に示すＧａＮ基板を用いて説明する。その製造過程の断面図を図２に示す。
【００４３】
図２（ａ）に示すように、（０００１）面サファイア基板上１１に、低温でＧａＮバッファ層１２を形成する。続いて、高温でＧａＮ層１３を成長させる。レジストを塗布し、フォトリソグラフィにより、最大径２．５μｍ以下のドット状の穴パターン１４を形成する。低温により形成されるＧａＮバッファ層を形成することは、サファイア基板とＧａＮとの格子不整合により生じる欠陥を低減させるのに効果的である。
【００４４】
次に、図２（ｂ）に示すように、ドライエッチングにより、ＧａＮ層１３をエッチングして穴１３ａを形成する。
【００４５】
次に、図２（ｃ）に示すように、レジストを剥離した後、ＳｉＨ４ガスとＮ２Ｏガスを用いたプラズマＣＶＤ法により、ＳｉＯ２膜１５を穴１３ａが充填されない厚さで成膜する。フォトリソグラフィにより、レジスト１６をＧａＮ層１３に形成された穴１３ａの内部に相当する領域にのみ形成する。
【００４６】
次に、図２（ｄ）に示すように、ドライエッチングにより、レジスト１６が形成されていない微細な穴以外の部分（１３ｂ）上のＳｉＯ２膜１５をエッチングする。
【００４７】
次に、図２（ｅ）に示すように、レジスト１６を除去した後、表面が平坦になるまでＧａＮ層１８を再成長する。ＧａＮ層１３の穴１３ａの内壁に形成されたＳｉＯ２膜１５上には、従来技術によるＥＬＯＧ法による選択成長と同様の効果によって、ＧａやＮがトラップされにくく、ＧａＮが形成されない。よって、ＧａＮ層１３の露出している表面１３ｂを結晶成長の核としてＧａＮが横方向に成長して繋がり、低結晶欠陥なＧａＮ層１８が形成される。ＳｉＯ２膜１５とＧａＮ層１８とで囲まれた部分には空洞１７が生じ、空洞１７は基板１１とＧａＮとの熱膨張差によって生じる歪を緩和する効果を有し、従来の穴を形成した後ＧａＮを結晶成長させる方法に対してさらなる結晶欠陥の低減効果を有する。
【００４８】
次に、図２（ｆ）に示すように、フォトリソグラフィにより、最大径２．５μｍ以下のドット状の微細な穴パターンを形成し、ドライエッチングにより、ＧａＮ層１８をエッチングして穴１８ａを形成する。レジストを剥離した後、ＳｉＨ４ガスとＮ２Ｏガスを用いたプラズマＣＶＤによりＳｉＯ２膜１９を穴１８ａが充填されない厚さで成膜する。フォトリソグラフィにより、ＧａＮ層１８に形成された穴１８ａの内部に相当する領域にのみレジストパターンを形成し、ドライエッチングにより、ＧａＮ層１８上に形成された穴以外の部分（１８ｂ）のＳｉＯ２膜１９をエッチングする。
【００４９】
次に、図２（ｇ）に示すように、レジストを除去し、表面が平坦になるまでＧａＮ層２１を再成長する。ＧａＮ層１８の露出している表面１８ｂを結晶成長の核としてＧａＮが横方向に成長して繋がり、低結晶欠陥なＧａＮ層２１が形成される。ＳｉＯ２膜１９とＧａＮ層２１との間には空洞２０が形成される。
【００５０】
なお、ＧａＮ層２１に、図２（ｆ）および（ｇ）の工程、すなわち、ＳｉＯ２膜で被覆された多数の微細な穴を形成しＧａＮ層を結晶成長する工程を行うことにより、さらに結晶欠陥の低減を図ることができる。
【００５１】
図３は、多数の微細な穴のレイアウトを示す平面図である。例として穴１３ａを用いて説明する。穴は、図３（ａ）に示すように、穴の幅Ａｘと穴間隔Ｂｘとが等間隔、穴の幅Ｂｙと穴間隔Ｂｙとが等間隔となるように整列されていてもよいし、あるいは図３（ｂ）に示すように、穴が正三角形状整列されていてもよい。また、図３（ｃ）に示すように、穴が無秩序に並べられていてもよい。図３（ｂ）においては、正三角形状に限らず規則的に並べられた三角形状であってもよい。但し、いずれの場合にも、最隣接穴同士の間隔（各図においてＺａ，Ｚｂ，Ｚｃ）が２．５μｍ以下となるようにすることが望ましい。図３（ｃ）においては穴が無秩序に並べられているため、各穴毎に最隣接穴との間隔が異なるが、いずれの穴についても最隣接の穴との間隔が２．５μｍ以下となるようにすることが望ましい。
【００５２】
上記実施の形態で形成する穴の占有面積は、該穴が形成されるＧａＮ層の表面の４０〜９０％の範囲であることが望ましい。
【００５３】
上記実施の形態では、基板１１にサファイア基板を用いたが、ＳｉＣ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＧａＡｓ、ＧａＰ、Ｇｅ、Ｓｉ、ＺｒＢ２等を用いてもよい。
【００５４】
微細な穴を被覆する材料としては、ＳｉＯ２の他にＳｉＮを用いてよい。またＳｉＯ２とＳｉＮとからなるものであってもよい。
【００５５】
結晶成長の方法としては、有機金属気層成長法を用いたが、ＭＢＥ、ＨＶＰＥ等の結晶成長法を用いてよい。
【００５６】
また、最上層として導電性のＧａＮ層を形成した場合は、最上層のみを残して、基板と、基板上に結晶成長せしめられたＧａＮ層とを除去して導電性のＧａＮ基板を得ることができる。また、各ＧａＮ層を、該各ＧａＮ層に導電性不純物を導入しながら形成した後、基板を除去することにより導電性のＧａＮ基板を得ることができる。
【００５７】
例えば、上記第１の実施の形態の図２（ｇ）を例に挙げて説明すると、ＧａＮ層２１の上に、導電性のＧａＮ層を１００〜２００μｍ形成した後、サファイア基板１１、ＧａＮバッファ層１２、ＧａＮ層１３、ＧａＮ層１８およびＧａＮ層２１を除去することにより、導電性ＧａＮ基板を得ることができる。また、ＧａＮバッファ層１２、ＧａＮ層１３、ＧａＮ層１８およびＧａＮ層２１を、導電性不純物を導入しながら形成した後、サファイア基板１１を除去することにより導電性ＧａＮ基板を得ることができる。
【００５８】
【実施例】
次に、本発明の具体的な一実施例について図２を参照して説明する。半導体層の成長用原料として、トリメチルガリウム（ＴＭＧ）、トリメチルインジウム（ＴＭＩ）、トリメチルアンモニウム（ＴＭＡ）とアンモニアを用い、ｎ型ドーパントとしてシランガス用い、ｐ型ドーパントとしてシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を用いる。
【００５９】
まず、半導体素子用基板の第１の実施例について製造方法と共に説明する。
【００６０】
（実施例１）
図２（ａ）に示すように、（０００１）面サファイア基板上１１上に、温度５００℃でＧａＮバッファ層１２を２０ｎｍ程度の膜厚で形成した。続いて、温度を１０５０℃にしてＧａＮ層１３を２μｍ程度成長した。レジスト１４を塗布し、フォトリソグラフィにより、１．０〜２．５μｍ径のドット状の穴パターン１４を形成した。
【００６１】
次に、図２（ｂ）に示すように、Ｃｌガスを用いたＲＩＥ（反応性イオンエッチング）により、ＧａＮ層１３を１．０μｍ深さにエッチングして穴１３ａを形成した。
【００６２】
次に、図２（ｃ）に示すように、レジスト１４を剥離した後、ＳｉＨ４ガスとＮ２Ｏガスを用いたプラズマＣＶＤ法により、厚さ０．５μｍ程度のＳｉＯ２膜１５を成膜した。フォトリソグラフィにより、ＧａＮ層１３に形成された穴１３ａの内部に相当する領域にのみレジストパターン１６を形成した。
【００６３】
次に、図２（ｄ）に示すように、ＣＨＦ３／Ｏ２ガスを用いたＲＩＥにより、レジスト１６が形成されていない微細な穴以外の部分（１３ｂ）上のＳｉＯ２膜１５をエッチングした。
【００６４】
次に、図２（ｅ）に示すように、レジスト１６を除去し、再び温度を１０５０℃にして、表面が平坦になるまでＧａＮ層１８を再成長した。ＳｉＯ２膜１５とＧａＮ層１８とで囲まれた部分には空洞１７が生じた。
【００６５】
次に、図２（ｆ）に示すように、ＧａＮ層１８上に、フォトリソグラフィにより、１．０〜２．５μｍ径のドット状の微細な穴パターンを形成し、Ｃｌガスを用いたＲＩＥによりＧａＮ層１８を深さ１．０μｍまでエッチングして穴１８ａを形成した。次に、レジストを剥離した後、ＳｉＨ４ガスとＮ２Ｏガスを用いたプラズマＣＶＤにより０．５μｍの厚さでＳｉＯ２膜１９を成膜し、フォトリソグラフィにより、ＧａＮ層１８に形成された穴１８ａの内部に相当する領域にのみレジストパターンを形成した。次に、ＲＩＥによりレジストパターンが形成されていないＧａＮ層１８に形成された穴以外の部分（１８ｂ）のＳｉＯ２膜１９をエッチングした。
【００６６】
次に、図２（ｇ）に示すように、レジストを除去し、再び温度を１０５０℃にして表面が平坦になるまでＧａＮ層２１を再成長した。ＧａＮ層１８の露出している表面１８ｂを結晶成長の核としてＧａＮが横方向に成長して繋がり、低結晶欠陥なＧａＮ層２１が形成された。ＳｉＯ２膜１５とＧａＮ層１８とで囲まれた部分には空洞１７が生じＳｉＯ２膜１９とＧａＮ層２１との間には空洞２０が形成された。
【００６７】
本実施例による半導体素子用基板について、エッチング液に浸水させて行うエッチピット密度（ｅｔｃｈ　ｐｉｔ　ｄｅｎｓｉｔｙ）評価を行った結果、従来の製造方法で製造された半導体素子用基板では１０１０／ｃｍ２程度であった欠陥密度が２桁から６桁程度低減し、１０４〜１０８／ｃｍ２程度となった。
【００６８】
次に、第２の実施例による半導体素子用基板をその製造方法と共に説明する。その製造過程の断面図を図４に示す。上記実施例１と同等の要素については同符号を付し説明を省略する。
【００６９】
（実施例２）
図４（ａ）に示すように、ＳｉＯ２膜１５が被覆された穴１３ａを有するＧａＮ層１３上に、成長温度を約１０００℃にしてＧａＮ層５１を、ＧａＮ層１３の露出した表面１３ｂを結晶成長の核として、ＧａＮ層１３の（０００１）面が消失するまで再成長した。このとき、成長温度を１０００℃と比較的低く設定したことにより、横方向成長速度に比べ縦方向成長温度が大きくなるため、ＧａＮ層５１は、
【数１】
2004055864.tif 000003
面等のファセット５１ａを作りながら成長した。本実施の形態においては、基板面を（０００１）としたため、ファセットとして主として上述の面が形成される。これらの面の（０００１）面に対する角度は約５０°であった。ただし、他の面指数が現われる場合もある。また、基板面が異なれば、ファセットの面指数、基板面に対する角度等は異なる。
【００７０】
次に、図４（ｂ）に示すように、温度を１１００℃にしてＧａＮ層５２を、ファセット５１ａによる凹凸を埋めるように表面が平坦になるまで、すなわち表面が（０００１）面になるまで成長した。
【００７１】
このようにして、低結晶欠陥なＧａＮ層５２が形成された。ＳｉＯ２膜１５とその上に結晶成長されたＧａＮ層５２との間には空洞１７が形成された。
【００７２】
次に、図４（ｃ）に示すように、上記と同様な方法で、ＧａＮ層５２に穴を形成し、厚さ０．５μｍ程度のＳｉＯ２膜１９を成膜した。次に、成長温度を約１０００℃にしてＧａＮ層５５を、ＧａＮ層１３の（０００１）面が消失するまで再成長する。このとき、成長温度を１０００℃と比較的低く設定したことにより、横方向成長速度に比べ縦方向成長温度が大きくなるため、ＧａＮ層５５は、
【数２】
2004055864.tif 000004
面等のファセット５５ａを作りながら成長した。
【００７３】
その後、図４（ｄ）に示すように、温度を１１００℃にしてＧａＮ層５６を、ファセット５５ａによる凹凸を埋めるように表面が平坦化するまで、すなわち表面が（０００１）面になるまで成長した。ＳｉＯ２膜１９とその上に形成されたＧａＮ層５６との間には空洞２０が形成された。
【００７４】
なお、ＧａＮ層の縦方向成長温度速度と横方向成長速度の相対速度は、成長温度、成長雰囲気のＶ／ＩＩＩ族元素比等の成長条件を変化させることにより変化させることができ、ファセットを有するＧａＮ層は１０８０℃以下の成長温度で、上面が平坦面になるＧａＮ層は１０５０℃以上の成長温度で、それぞれ温度以外の成長温度を選択的に設定することにより成長することができる。
【００７５】
本実施例２においては、実施例１のＧａＮ層１８および２１を、２段階で、縦方向および横方向の成長速度を変化させることによって結晶成長させることにより、成長核形成密度を低減させることができたので、より低欠陥なＧａＮ結晶とすることができた。
【００７６】
なお、サファイア基板は（０００１）面を成長面としたが、六方晶の基板の場合、（０００１）面に限らずどの面を基板面としてもよく、また、立方晶の基板の場合、（００１）面に限らずどの面を基板面としてもよい。また、所定の面に対してオフ角度を持つような面を基板面としてもよい。
【００７７】
次に、上記実施例１の半導体素子用基板を備えた半導体レーザ素子について、その製造方法と共に説明する。図５にその半導体レーザ素子の断面図を示す。
【００７８】
（実施例３）
図５に示すように、ＧａＮ層２１上に、ｎ−ＧａＮコンタクト層３１、ｎ−Ｇａ１−ｚ１Ａｌｚ１Ｎ（厚さ２．５ｎｍ）／ＧａＮ（厚さ２．５ｎｍ）超格子クラッド層３２、ｎ−Ｇａ１−ｚ２Ａｌｚ２Ｎ光導波層（０≦ｚ２≦ｚ１≦１）３３、Ｉｎｘ２Ｇａ１−ｘ２Ｎ／Ｉｎｘ１Ｇａ１−ｘ１Ｎ多重量子井戸活性層（０．５＞ｘ１＞ｘ２≧０）３４、ｐ−Ｇａ１−ｚ３Ａｌｚ３Ｎキャリアブロック層（ｚ２＜ｚ３＜１）３５、ｐ−Ｇａ１−ｚ２Ａｌｚ２Ｎ光導波層３６、ｐ−Ｇａ１−ｚ１Ａｌｚ１Ｎ（厚さ２．５ｎｍ）／ＧａＮ（厚さ２．５ｎｍ）超格子クラッド層３７、ｐ−ＧａＮコンタクト層３８を成長する。引き続き、ＳｉＯ２膜（図示せず）とレジストを形成し、通常のフォトリソグラフィにより３０μｍ程度の幅からなるストライプ領域以外のレジストとＳｉＯ２膜を除去する。ＲＩＥにより選択的にｐ型超格子クラッド層３７の途中までエッチングを行う。このエッチングのクラッド層３７の残し厚は、屈折率導波が達成できる厚さとする。その後、レジストとＳｉＯ２膜を除去した後、新たにレジストとＳｉＯ２膜を形成し、ストライプ領域とストライプ領域の長手方向の端から２０μｍ外側の領域とを残すように、それ以外の領域のレジストとＳｉＯ２膜を除去し、ＲＩＥでｎ−ＧａＮコンタクト層３１が露出するまでエッチングを行う。その後、レジストとＳｉＯ２膜を除去した後、通常のリソグラフィによりＴｉ／Ａｌよりなるｎ型電極４０とｐ型コンタクト層の表面にストライプ状にＮｉ／Ａｕよりなるｐ電極３９を形成する。その後、基板を研磨し、試料をへき開し、共振器面の一方に高反射率コート、他方に低反射率コートを行い、その後チップ化して半導体レーザ素子を完成させる。
【００７９】
このようにして作製された半導体レーザ素子の発振波長λ（ｎｍ）は、３８０＜λ＜５５０の範囲で制御が可能である。
【００８０】
上記構造は、ｎ型層を最初に成長しているが、ｐ型層から成長してもよく、その場合半導体層の導電性を反転するだけでよい。
【００８１】
また、本実施の形態による半導体レーザ素子は、サファイア基板を備えたＧａＮ基板を用いたが、前述の導電性ＧａＮ基板を用いれば、ｎ側電極との導通を得るために、ｎ−ＧａＮコンタクト層３１の途中まで除去する必要が無く、この導電性ＧａＮ層の裏面にｎ側電極を形成することができ、工程を簡略化することができる。また、電極が相対する位置に形成されているため、良好なスポット形状を得ることができる。
【００８２】
本実施の形態の、ストライプ幅が３０μｍ程度の幅広半導体レーザ素子は、広範囲にわたって低欠陥領域を有する本発明によるＧａＮ基板を用いて作製されたものであるので、高出力下での信頼性が高く高出力化が容易である。
【００８３】
また、本実施の形態では、幅広半導体レーザ素子について記載したが、本発明による半導体素子用基板は、ストライプ幅が１〜２μｍ程度の狭ストライプ幅の半導体レーザ素子にも用いることができる。
【００８４】
上記実施の形態ではリッジ構造の屈折率型レーザについて述べたが、本発明による半導体素子用基板は、広範囲にわたって低欠陥な領域を有するものであるため、内部に電流狭窄層を有するレーザやリッジ構造が埋め込まれた屈折率導波機構を形成した半導体光・電子デバイスに用いることが可能である。ここでいう半導体光・電子デバイスとしては、電界効果トランジスタ、半導体レーザ素子、半導体光増幅器、半導体発光素子、光検出器等を挙げることができる。また、このような半導体素子用基板を用いた半導体レーザ素子は、低欠陥な基板上に形成されてなるものであり、高い信頼性を有するものであるので、高速な情報・画像処理および通信、計測、医療、印刷分野において、光源として用いることが可能であり、高い信頼性を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体素子用基板の断面図
【図２】本発明の一実施の形態による半導体素子用基板の製造過程を示す断面図
【図３】微細な穴の配置例を示す平面図
【図４】本発明の実施例による半導体素子用基板の製造過程を示す断面図
【図５】本発明の半導体素子用基板を備えた半導体レーザ素子を示す断面図
【符号の説明】
１１　　サファイア基板
１２　　ＧａＮバッファ層
１３，１８，２１　　ＧａＮ層
１４，１６　　レジスト
１５，１９　　ＳｉＯ２膜
１７，２０　　空洞
【図１】
2004055864.tif 000005
【図２】
2004055864.tif 000006
【図３】
2004055864.tif 000007
【図４】
2004055864.tif 000008
【図５】
2004055864.tif 000009