(57)【要約】【課題】半導体装置の製造工程を追加することなく、ＬＳＩチップが半導体ウエハ内のどの位置にあったかを特定することのできる技術を提供する。【解決手段】ＬＳＩチップの表面パターン情報からＬＳＩチップの上下左右を特定した後、ＬＳＩチップの裏面の研削痕を画像取り込み装置に画像データとして取り込み、画像処理を行う。次に、予め画像取り込み装置に取り込んでいた半導体ウエハの裏面研削痕の画像データと、ＬＳＩチップの裏面研削痕の画像データとを重ね合わせて照合し、ＬＳＩチップの半導体ウエハにおける取得位置を特定する。【選択図】　　　図３
2004055882.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体ウエハの主面上に半導体集積回路を形成する工程と、
（ｂ）前記半導体ウエハの裏面を研削し、前記半導体ウエハの裏面の研削痕を画像データとして取り込む工程と、
（ｃ）前記半導体ウエハを複数のチップに分断する工程と、
（ｄ）前記複数のチップの中の１つである解析チップの上下左右を前記解析チップの表面パターン情報から特定する工程と、
（ｅ）前記解析チップの裏面の研削痕を画像データとして取り込む工程と、
（ｆ）前記半導体ウエハの裏面研削痕の画像データと前記解析チップの裏面研削痕の画像データとを重ね合わせ処理して、前記解析チップの前記半導体ウエハにおける取得位置を特定する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体ウエハの主面上に半導体集積回路を形成する工程と、
（ｂ）前記半導体ウエハの裏面を研削し、前記半導体ウエハの裏面の研削痕を画像データとして取り込む工程と、
（ｃ）前記半導体ウエハを複数のチップに分断する工程と、
（ｄ）前記複数のチップの中の１つである解析チップの上下左右を前記解析チップの表面パターン情報から特定する工程と、
（ｅ）前記解析チップの裏面の研削痕を画像データとして取り込む工程と、
（ｆ）前記半導体ウエハの裏面研削痕の画像データと前記解析チップの裏面研削痕の画像データとを重ね合わせ処理して、前記解析チップの前記半導体ウエハにおける取得位置を特定する工程とを有し、
前記解析チップの裏面研削痕の画像データは、その模様が鮮明になるように画像処理されることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体ウエハの主面上に半導体集積回路を形成する工程と、
（ｂ）前記半導体ウエハの裏面を研削し、前記半導体ウエハの裏面の研削痕を画像データとして取り込む工程と、
（ｃ）前記半導体ウエハを複数のチップに分断する工程と、
（ｄ）前記複数のチップの中の１つである解析チップの上下左右を前記解析チップの表面パターン情報から特定する工程と、
（ｅ）前記解析チップの裏面の研削痕を画像データとして取り込む工程と、
（ｆ）前記半導体ウエハの裏面研削痕の画像データと前記解析チップの裏面研削痕の画像データとを重ね合わせ処理して、前記解析チップの前記半導体ウエハにおける取得位置を特定する工程とを有し、
前記半導体ウエハの裏面の研削痕は、前記半導体ウエハの中心部から渦を巻くように残ることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体ウエハの主面上に半導体集積回路を形成する工程と、
（ｂ）前記半導体ウエハの裏面を研削し、前記半導体ウエハの裏面の研削痕を画像データとして取り込む工程と、
（ｃ）前記半導体ウエハを複数のチップに分断する工程と、
（ｄ）前記複数のチップの中の１つである解析チップの上下左右を前記解析チップの表面パターン情報から特定する工程と、
（ｅ）前記解析チップの裏面の研削痕を画像データとして取り込む工程と、
（ｆ）前記半導体ウエハの裏面研削痕の画像データと前記解析チップの裏面研削痕の画像データとを重ね合わせ処理して、前記解析チップの前記半導体ウエハにおける取得位置を特定する工程とを有し、
前記解析チップの前記半導体ウエハにおける取得位置を含めて前記解析チップの不良解析を行い、前記不良解析の結果を製造工程へフィードバックすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップが半導体ウエハ内のどの位置にあったかを特定するＬＳＩチップの位置検出に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の製造においては、１枚の半導体ウエハ上に多数の半導体集積回路を形成し、半導体集積回路の一群の領域を数ｍｍ角の矩形状のＬＳＩチップとして切り出し、１つの半導体装置としている。
【０００３】
ところで、顧客、エンドユーザまたは自社選別工程においてＬＳＩチップに不良が発生した場合、その不良の原因を調べるための不良解析が行なわれるが、ＬＳＩチップの半導体ウエハ内での位置が不良原因の特定において重要となることがある。
【０００４】
そこで、ＬＳＩチップに位置情報の判別がつく情報を持たせて、ＬＳＩチップの半導体ウエハにおける取得位置を検出する方法が検討されている。たとえば、半導体ウエハの表面または裏面に、リソグラフィおよびエッチング技術によって位置情報を有するパターンを形成し、そのパターンデータからＬＳＩチップの半導体ウエハにおけるチップ座標を確定する方法が提案されている。
【０００５】
たとえば、特開平９−２４６１２６号公報には、ウエハの裏面に、原点を中心とする同心円を形成し、同心円の線幅をＸ軸およびＹ軸からなる座標の象限に応じて異ならせることによって、半導体集積回路基板を切り出した後の個々のチップのチップ座標を特定する方法が開示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、半導体ウエハの表面または裏面に位置情報を有するパターンを形成する前記チップ位置検出技術では、検出パターンを形成するため、製造工程数が増加するという問題が生ずる。
【０００７】
本発明の目的は、半導体装置の製造工程を追加することなく、ＬＳＩチップが半導体ウエハ内のどの位置にあったかを特定することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、半導体ウエハの主面上に半導体集積回路を形成する工程と、半導体ウエハの裏面を研削し、半導体ウエハの裏面の研削痕を画像データとして取り込む工程と、半導体ウエハを複数のＬＳＩチップに分断する工程と、複数のＬＳＩチップの中の１つである解析チップの上下左右を解析チップの表面パターン情報から特定する工程と、解析チップの裏面の研削痕を画像データとして取り込む工程と、半導体ウエハの裏面研削痕の画像データと解析チップの裏面研削痕の画像データとを重ね合わせ処理し、解析チップの半導体ウエハにおける取得位置を特定する工程とを有するものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
図１は、本発明の一実施の形態である半導体ウエハの表面の一例を示した平面図であり、半導体ウエハ内のＬＳＩチップの配置を示したものである。図２は、図１に示した半導体ウエハの裏面について示した裏面図である。
【００１３】
半導体ウエハ１の口径は、たとえば８インチであり、半導体ウエハ１内にＬＳＩチップ２が複数個配置されている。これらＬＳＩチップ２の主面には公知の技術を用いてＬＳＩチップ２ごとに半導体集積回路が形成されている。
【００１４】
半導体ウエハ１に半導体集積回路を形成した後、付着物を除去するまたは所定の厚さに加工するなどのために半導体ウエハ１の裏面はインフィード型（自動交点タイプ）研削装置を用いて研削される。その研削痕は半導体ウエハ１の中心部から渦を巻くように残っており、その模様は装置間の差がなく、常に渦巻き状の研削痕が生ずる。
【００１５】
次に、ＬＳＩチップの半導体ウエハにおける取得位置を求める方法を以下に説明する。
【００１６】
図３は、ＬＳＩチップの半導体ウエハにおける取得位置を特定する方法の手順の一例を示した工程図である。図４は、半導体ウエハの裏面研削痕の画像データとＬＳＩチップの裏面研削痕の画像データとを重ねて示した図である。
【００１７】
予め、半導体ウエハの裏面の研削痕を画像取り込み装置に画像データ１ａとして取り込んでおく（図３の工程１００）。次に、数ｍｍ角の矩形状に切断されたＬＳＩチップにおいてその位置情報が必要となった場合、まずＬＳＩチップの表面パターン情報からＬＳＩチップの上下左右を特定する（図３の工程１０１）。
【００１８】
次に、そのＬＳＩチップの裏面の研削痕を画像取り込み装置に画像データ２ａとして取り込み（図３の工程１０２）、その研削痕の画像データ２ａが明確となるように、コントラストまたは明るさを変えるなどの画像処理を行う（図３の工程１０３）。次に、半導体ウエハの裏面研削痕の画像データ１ａとＬＳＩチップの裏面研削痕の画像データ２ａとを重ね合わせて照合し（図３の工程１０４）、ＬＳＩチップの半導体ウエハにおける取得位置を特定する（図３の工程１０５）。
【００１９】
このように、ＬＳＩチップの裏面の研削痕から、半導体ウエハ内でのＬＳＩチップの取得位置を求めることができるので、ＬＳＩチップが半導体ウエハから切り離された状態でも、容易にＬＳＩチップの半導体ウエハにおける取得位置を特定することができる。従って、パッケージングされたＬＳＩチップであっても、パッケージから剥がすことができ、裏面の研削痕が確認できるＬＳＩチップであれば、その取得位置を特定することが可能である。
【００２０】
次に、本発明を適用した半導体装置の製造方法について、図５〜図７を用いて簡単に説明する。図５および図６には、半導体装置を構成するデバイスの一例としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを記載する。
【００２１】
まず、図５に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１１を用意する。次に、半導体基板１１に素子分離部１２を形成した後、レジストパターンをマスクとして半導体基板１１に不純物をイオン注入し、ｐウェル１３およびｎウェル１４を形成する。ｐウェル１３にはｐ型不純物、たとえばボロンをイオン注入し、ｎウェル１４にはｎ型不純物、たとえばリンをイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のしきい値を制御する不純物をイオン注入してもよい。
【００２２】
次に、ゲート絶縁膜となるシリコン酸化膜、ゲート電極となるシリコン多結晶膜およびキャップ絶縁膜となるシリコン酸化膜を順次堆積して積層膜を形成した後、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜１５、ゲート電極１６およびキャップ絶縁膜１７を形成する。その後、半導体基板１１上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極１６の側壁にサイドウォールスペーサ１８を形成する。その後、レジストパターンをマスクとしてｐウェル１３にｎ型不純物、たとえばヒ素をイオン注入し、ｐウェル１３のゲート電極１６の両側にｎ型半導体領域１９を形成する。ｎ型半導体領域１９は、ゲート電極１６およびサイドウォールスペーサ１８に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能する。
【００２３】
同様に、レジストパターンをマスクとしてｎウェル１４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｎウェル１４のゲート電極１６の両側にｐ型半導体領域２０を形成する。ｐ型半導体領域２０は、ゲート電極１６およびサイドウォールスペーサ１８に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインとして機能する。
【００２４】
次に、図６に示すように、半導体基板１１上にシリコン酸化膜２１を形成した後、シリコン酸化膜２１を、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で研磨することによりその表面を平坦化する。続いてレジストパターンをマスクとしたドライエッチングによってシリコン酸化膜２１に接続孔２２を形成する。この接続孔２２はｎ型半導体領域１９またはｐ型半導体領域２０上などの必要部分に形成する。
【００２５】
続いて、接続孔２２の内部を含む半導体基板１１の全面にチタン窒化膜を、たとえばＣＶＤ法で形成し、さらに接続孔２２を埋め込むタングステン膜を、たとえばＣＶＤ法で形成した後、接続孔２２以外の領域のチタン窒化膜およびタングステン膜をＣＭＰ法により除去して、接続孔２２の内部にタングステン膜を主導体層とするプラグ２３を形成する。
【００２６】
次に、半導体基板１１上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたドライエッチングによってタングステン膜を加工し、第１配線層の配線２４を形成する。タングステン膜は、たとえばＣＶＤ法またはスパッタ法により形成できる。
【００２７】
次に、配線２４を覆う絶縁膜、たとえばシリコン酸化膜を形成した後、その絶縁膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜２５を形成する。次いでレジストパターンをマスクとしたドライエッチングによって層間絶縁膜２５の所定の領域に接続孔２６を形成する。
【００２８】
続いて、接続孔２６の内部を含む半導体基板１１の全面にバリアメタル層を形成し、さらに接続孔２６を埋め込む銅膜を形成する。バリアメタル層は、たとえばチタン窒化膜、タンタル膜、タンタル窒化膜などであり、たとえばＣＶＤ法またはスパッタ法で形成する。銅膜は主導体層として機能し、たとえばメッキ法で形成できる。メッキ法による銅膜の形成前に、たとえばＣＶＤ法またはスパッタ法によりシード層として薄い銅膜を形成できる。その後、接続孔２６以外の領域の銅膜およびバリアメタル層をＣＭＰ法により除去して、接続孔２６の内部にプラグ２７を形成する。
【００２９】
次に、半導体基板１１上にストッパ絶縁膜２８を形成し、さらに配線形成用の絶縁膜２９を形成する。ストッパ絶縁膜２８は、たとえばシリコン窒化膜とし、絶縁膜２９は、たとえばシリコン酸化膜とする。次いでレジストパターンをマスクとしてエッチングによってストッパ絶縁膜２８および絶縁膜２９の所定の領域に配線溝３０を形成する。
【００３０】
続いて、配線溝３０の内部を含む半導体基板１１の全面にバリアメタル層を形成し、さらに配線溝３０を埋め込む銅膜を形成する。その後、配線溝３０以外の領域の銅膜およびバリアメタル層をＣＭＰ法により除去して、配線溝３０の内部に銅膜を主導体層とする第２配線層の配線３１を形成する。さらに上層の配線を形成することによりＣＭＯＳデバイスが完成し、このＣＭＯＳデバイスを一例とした所定のデバイスを有する半導体集積回路が個々の半導体チップに作り込まれる。
【００３１】
次に、半導体基板１１の裏面に付着した形成膜および異物等を除去し、また半導体基板１１の厚さを所定の厚さとするために、半導体基板１１の裏面をインフィード型研削装置を用いて研削する。その研削痕は前記図２に示したように、半導体基板１１の中心部から渦を巻くように残る。続いて半導体基板１１の裏面の研削痕を画像取り込み装置に画像データとして取り込む。
【００３２】
次に、半導体基板１１上に作られた１個１個の半導体チップの良・不良を判定した後、半導体基板１１を個々の半導体チップに切り分ける。
【００３３】
次に、図７に示すように、良品と判定された半導体チップ３２をリードフレームのアイランド（タブ）３３上に載せて、半導体チップ３２の裏面をアイランド３３に貼り付ける。続いて半導体チップ３２上の電極パッドとリードフレームのリード３４とを金線３５で接続した後、半導体チップ３２が載っているリードフレームを金型にセットし、樹脂３６を圧送して半導体チップ３２全体を包みモールド成型する。次いでリードフレームから個々の半導体装置を切り離し、リードを成形し、リードに半田メッキを施した後、モールド表面に商標、品名、ロット番号などをレーザで捺印する。さらに半導体装置の特性検査、外観検査、信頼性試験などを行うことによって、半導体装置が選別される。
【００３４】
その後、良品と判定された半導体装置が出荷されるが、顧客、エンドユーザまたは自社選別工程で半導体装置に不良品が出た場合は、不良原因を究明するための半導体装置の不良解析が行われ、その結果は製造工程の装置またはプロセス条件等にフィードバックされる。この半導体装置の不良解析では、まずパッケージから半導体チップ３２を取り出し、次いで半導体チップ３２の裏面の研削痕を画像取り込み装置に画像データとして取り込んだ後、半導体基板１１の裏面研削痕の画像データと半導体チップ３２の裏面研削痕の画像データとを重ね合わせ処理することによって、半導体チップ３２の半導体基板１１における取得位置が特定される。
【００３５】
次に、前記図６に示したＣＭＯＳデバイスを含む所定のデバイスを有する半導体集積回路が作り込まれた半導体装置を例にとり、その解析の方法（ここでは不良解析の方法）を図８に示す工程図を用いて説明する。
【００３６】
顧客、エンドユーザまたは自社選別工程で半導体装置に不良が見つかると、まずパッケージから解析されるチップ（以下、解析チップと記す）を取り出し、前記図３に示した方法に従って、解析チップの半導体ウエハにおける取得位置を特定する（図８の工程１００）。
【００３７】
次に、半導体装置の不良原因の解明を行う（図８の工程１０１）。さらにその結果から半導体装置の不良原因を引き起こした製造工程を推定し、その製造工程で使用した装置またはプロセス条件などと半導体ウエハにおける解析チップの位置情報とを照らし合わせることによって、その製造工程での原因等を明らかにする（図８の工程１０２）。
【００３８】
たとえば半導体装置の不良原因が、前記ＣＭＯＳデバイスの接続孔２２の開口不良と確認できた場合、さらに接続孔２２の開口不良を引き起こした製造工程を推定する。接続孔２２の開口不良を引き起こす製造工程として、たとえばリソグラフィ工程またはドライエッチング工程を挙げることができるが、たとえば複数の解析チップの半導体ウエハ上における分布が、接続孔２２を形成する際のドライエッチング装置のプラズマ分布と一致すれば、接続孔２２の開口不良を引き起こした製造工程はドライエッチング工程、その製造工程での原因はドライエッチング装置のプラズマ分布の不均一性とすることができる。
【００３９】
次に、前記不良解析によって得られた結果を半導体装置の不良原因を引き起こした製造工程にフィードバックする（図８の工程１０３）。たとえば、接続孔２２を形成する際のドライエッチング装置のプラズマ分布の均一性を向上して、接続孔２２の開口を確実なものとする。これにより、接続孔２２の開口不良を無くして半導体装置の高信頼度を得ることができる。
【００４０】
なお、本実施の形態では、半導体装置の製造方法の一例としてＣＭＯＳデバイスの製造方法を記載したが、いかなるデバイスが搭載された半導体装置にも本発明を適用することができる。
【００４１】
また、本実施の形態では、トランスファーモールド法によってパッケージングされた半導体チップを例示したが、タブから剥がせて、裏面の研削痕を確認することができる半導体チップ、たとえば銀ペーストまたはポリミイドなどの接着剤を用いてタブに貼り付けられた半導体チップなどにも本発明を適用することができる。
【００４２】
このように、本実施の形態によれば、半導体ウエハ１の裏面の研削痕を用いて、ＬＳＩチップ２の取得位置を特定することができるので、製造工程を増やすことなく、ＬＳＩチップ２を半導体ウエハ１から切り出した後でも、容易にＬＳＩ２チップが半導体ウエハ１内のどの位置にあったかを特定することができる。
【００４３】
さらに、ＬＳＩチップ２を用いた不良解析であっても、半導体ウエハ１内における不良個所の正確な位置情報が得られるので、半導体装置に不良を引き起こす製造工程およびその原因をより正確に、かつ迅速に把握することができる。
【００４４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４５】
たとえば、前記実施の形態では、本発明をＬＳＩチップの不良品の解析に適用した場合について説明したが、不良品の解析に限定されるものではなく、半導体ウエハ内における位置情報が必要とされるいかなるＬＳＩチップにも適用することができる。
【００４６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４７】
半導体装置の製造工程を追加することなく、ＬＳＩチップを半導体ウエハから切り出した後でも、容易にＬＳＩチップが半導体ウエハ内のどの位置にあったかを特定することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体ウエハの表面の一例を示した平面図である。
【図２】図１に示した半導体ウエハの裏面について示した裏面図である。
【図３】本発明の一実施の形態であるＬＳＩチップの半導体ウエハにおける取得位置を特定する方法の手順の一例を示した工程図である。
【図４】本発明の一実施の形態である半導体ウエハの裏面研削痕の画像データとＬＳＩチップの裏面研削痕の画像データとを重ねて示した図である。
【図５】本発明を適用した半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図６】本発明を適用した半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図７】本発明を適用した半導体装置の製造方法を工程順に示すパッケージ構造の模式図である。
【図８】本発明の一実施の形態である半導体集積回路が作り込まれた半導体装置の不良解析の方法を示す工程図である。
【符号の説明】
１　半導体ウエハ
１ａ　画像データ
２　ＬＳＩチップ
２ａ　画像データ
１１　半導体基板
１２　素子分離部
１３　ｐウェル
１４　ｎウェル
１５　ゲート絶縁膜
１６　ゲート電極
１７　キャップ絶縁膜
１８　サイドウォールスペーサ
１９　ｎ型半導体領域
２０　ｐ型半導体領域
２１　シリコン酸化膜
２２　接続孔
２３　プラグ
２４　配線
２５　層間絶縁膜
２６　接続孔
２７　プラグ
２８　ストッパ絶縁膜
２９　絶縁膜
３０　配線溝
３１　配線
３２　半導体チップ
３３　アイランド
３４　リード
３５　金線
３６　樹脂
Ｑｎ　ｎチャネルＭＩＳＦＥＴ
Ｑｐ　ｐチャネルＭＩＳＦＥＴ
【図１】
2004055882.tif 000003
【図２】
2004055882.tif 000004
【図３】
2004055882.tif 000005
【図４】
2004055882.tif 000006
【図５】
2004055882.tif 000007
【図６】
2004055882.tif 000008
【図７】
2004055882.tif 000009
【図８】
2004055882.tif 000010