(57)【要約】【課題】  プロセス、電源電圧、及び温度の変動に対する耐性を与えるセンス増幅器バイアス回路を提供する。【解決手段】  メモリにおいて、バイアス回路（１１２、２１２、３１２、４１２）が、基準電流を供給するための電流基準（１０８）と制御回路（１０６、１２０）とを用いて、変動電圧（ＶＢ）でセンス増幅器（１１４）をバイアスする。この変動電圧は、ＭＲＡＭビットセル（１７７乃至１７９）を流れる電流を、平均ビットセル抵抗の変動よりも、基準電流に比例する値に保持して、上記変動に対する耐性を与える。１つの形態において、偽センス増幅器（１２２、１２６、１３２、１３４）及び偽ビットセルアレイ（１３０、１３６）を用いて、等化出力部を有するセンス増幅器の定常状態条件に等しい内部定常状態値を形成し、変動バイアス電圧を生成する。【選択図】        図１
2004152475.tif 000002
【特許請求の範囲】
【請求項１】
センス増幅器及びビットセルアレイを有するメモリ用センス増幅器バイアス回路であって、各ビットセルが少なくとも２つの異なった抵抗状態を有する前記センス増幅器バイアス回路において、
バイアスされると、等化出力部を有するセンス増幅器の定常状態条件に等しい内部定常状態電圧を形成する偽センス増幅器及び偽ビットセルアレイと、
基準電流を供給するための電流基準と、
前記電流基準、前記偽センス増幅器及び偽ビットセルアレイに接続された制御回路であって、前記偽センス増幅器及び偽ビットセルアレイにバイアスをかけて、前記偽ビットセルアレイのビットセルを流れる電流を、平均ビットセル抵抗の変動よりも、前記基準電流に比例する値に保持する前記制御回路と、を備えるセンス増幅器バイアス回路。
【請求項２】
請求項１に記載のセンス増幅器バイアス回路であって、前記制御回路は、更に、
前記偽センス増幅器における１つ以上のトランジスタの整合をとって変動電圧を生成するダイオード接続のトランジスタであって、前記変動電圧は、前記偽センス増幅器における前記１つ以上のトランジスタの１つをバイアスするために用いられると、前記偽ビットセルアレイのビットセルを流れる前記基準電流に比例する電流を保持するように機能する前記ダイオード接続のトランジスタを備えるセンス増幅器バイアス回路。
【請求項３】
請求項２に記載のセンス増幅器バイアス回路であって、前記ダイオード接続のトランジスタは、更に、前記センス増幅器における１つ以上のトランジスタの整合をとるセンス増幅器バイアス回路。
【請求項４】
請求項２に記載のセンス増幅器バイアス回路であって、前記制御回路は、更に、
前記変動電圧を受信するために前記ダイオード接続のトランジスタに接続された第１入力部と、前記偽センス増幅器内において形成された比較電圧を受信して前記変動電圧を追跡するために前記偽センス増幅器に接続された第２入力部と、出力バイアス電圧を供給して前記センス増幅器をバイアスするための出力部と、を有する演算増幅器が備えられたセンス増幅器バイアス回路。
【請求項５】
請求項１に記載のセンス増幅器バイアス回路であって、前記制御回路は、更に、
第１電流電極が第１電源電圧端子に接続され、また、第２電流電極と制御電極が共に接続された第１導電タイプの第１トランジスタと、
前記第１トランジスタの前記第２電流電極に接続された第１入力部と、第２入力部と、出力部と、を有する演算増幅器と、を備え、
前記偽センス増幅器は、
第１電流電極が前記第１電源電圧端子に接続され、また、第２電流電極と制御電極が共に接続されて前記演算増幅器の前記第２入力部に接続された前記第１導電タイプの第２トランジスタと、
前記第２トランジスタの前記第２電流電極に接続された第１電流電極と、前記演算増幅器の出力部に接続された制御電極と、第２電流電極と、を有する第２導電タイプの第３トランジスタと、
第１電流電極が前記第１電源電圧端子に接続され、また、第２電流電極と制御電極が共に接続されて前記演算増幅器の前記第２入力部に接続された前記第１導電タイプの第４トランジスタと、
前記第４トランジスタの前記第２電流電極に接続された第１電流電極と、前記演算増幅器の出力部に接続された制御電極と、第２電流電極と、を有する前記第２導電タイプの第５トランジスタと、を含み、
前記偽ビットセルアレイは、
前記第３トランジスタの前記第２電流電極と第２電源電圧端子との間に接続された第１ビットセルであって、高抵抗値にプログラムされた前記第１ビットセルと、
前記第５トランジスタの前記第２電流電極と前記第２電源電圧端子との間に接続された第２ビットセルであって、低抵抗値にプログラムされた前記第２ビットセルと、を含む、センス増幅器バイアス回路。
【請求項６】
請求項１に記載のセンス増幅器バイアス回路であって、前記制御回路は、更に、
第１電流電極が第１電源電圧端子に接続され、また、第２電流電極と制御電極が共に接続された第１導電タイプの第１トランジスタと、
前記第１トランジスタの前記第２電流電極に接続された第１入力部と、共に接続された第２入力部及び出力部と、を有する演算増幅器と、を備え、
前記偽センス増幅器は、
前記第１電源電圧端子に接続された第１電流電極と、前記演算増幅器の前記出力部に接続された制御電極と、第２電流電極と、を有する前記第１導電タイプの第２トランジスタと、
前記第２トランジスタの前記第２電流電極及びその制御電極に接続された第１電流電極と、第２電流電極と、を有する第２導電タイプの第３トランジスタと、
前記第１電源電圧端子に接続された第１電流電極と、前記演算増幅器の前記出力部に接続された制御電極と、第２電流電極と、を有する前記第１導電タイプの第４トランジスタと、
前記第４トランジスタの前記第２電流電極及び前記第３トランジスタの前記第１電流電極の双方に接続された第１電流電極と、前記第３トランジスタの前記制御電極に接続された制御電極と、第２電流電極と、を有する前記第２導電タイプの第５トランジスタと、を含み、
前記偽ビットセルアレイは、
前記第３トランジスタの前記第２電流電極と第２電源電圧端子との間に接続された第１ビットセルであって、高抵抗値にプログラムされた前記第１ビットセルと、
前記第５トランジスタの前記第２電流電極と前記第２電源電圧端子との間に接続された第２ビットセルであって、低抵抗値にプログラムされた前記第２ビットセルと、を含む、センス増幅器バイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
参照先行出願
本願は、２００２年１０月３０日、特許出願Ｎｏ．１０／２８３、６２２として米国において出願したものである。
【０００２】
本発明は、メモリビットが少なくとも２つの異なった抵抗状態を有する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）及び他のメモリに関し、特に、このようなメモリ用のセンス回路に関する。
【背景技術】
【０００３】
フラッシュメモリ等の不揮発性メモリ装置は、電子システムにおいて極めて重要な構成要素である。フラッシュメモリは、今日用いられている主要な不揮発性メモリである。フラッシュメモリの欠点は、高い電圧が必要であること及びプログラム並びに消去時間が遅いことである。また、フラッシュメモリのメモリ故障までの書込み耐久性は、１０４乃至１０６サイクルと小さいことである。更に、データを適切に保持するために、ゲート酸化物のスケーリングが、電子から見たトンネル障壁によって制限されることである。このことから、フラッシュメモリは、スケーリングされるディメンションにおいて制限を受ける。
【０００４】
これらの欠点を克服するために、他のタイプの不揮発性メモリが、評価されつつある。このような装置の１つが、磁気抵抗ＲＡＭ（以下、“ＭＲＡＭ“と称す）である。しかしながら、市販化のためには、ＭＲＡＭは、現行のメモリ技術に匹敵するメモリ密度、次世代への対応が可能なスケーリング、低動作電圧、低消費電力、及び競争に負けない読出し／書込み速度を満足しなければならない。
【０００５】
トンネル接合（ＴＪ）の抵抗は、トンネル接合の上部及び下部にある磁気層の分極状態に依存して値が変動する。抵抗は、磁界が同じ方向を向いている時の低抵抗値から磁界が反対方向を向いている時の高抵抗値に変動する。この値の変動は、３０％程度である。従って、１０Ｋオームという低抵抗値の場合、高抵抗値は、約１３Ｋオームになることがある。ＭＲＡＭ用のセンス増幅器は、この値の差異を検出する必要がある。トンネル接合部における酸化物の厚さは、処理によってばらつくことから、ＭＲＡＭ回路のウェーハロット間での抵抗値の分布は大きくなる。また、ウェーハ内における抵抗の公称値がばらつく。このため、ビットの状態を検出すると有用である。この検出は、ビットにおけるトンネル接合の抵抗を、ハイ状態の基準ビットとロー状態の基準ビットとの中間点として形成し得る近接中間基準値と比較することによって行なわれる。また、対称性を維持して、ビットラインの寄生抵抗及び寄生容量からの負荷と列多重のバランスを取ることも重要である。
【特許文献１】米国特許Ｎｏ．６、２６９、０４０
【特許文献２】米国特許Ｎｏ．６、２５６、２４７
【特許文献３】米国特許Ｎｏ．６、１９１、９８９
【特許文献４】米国特許Ｎｏ．６、５９７、６０１
【特許文献５】米国特許Ｎｏ．６、５２５、９７８
【特許文献６】米国特許Ｎｏ．６、５０１、６９７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＭＲＡＭセンス増幅器には、共通ゲート段に固定電圧を用いてＭＲＡＭセルに固定電圧を印加するものが多い。このようなセンス増幅器用の制御回路又は電圧基準回路は、共通ゲート段のゲート用の固定電圧を生成する。ＭＲＡＭセル抵抗の処理によるばらつきが大きい場合や固定電圧がセルに印加される場合、ＭＲＡＭセルのセンス増幅器への電流のばらつきが大きくなり、センス増幅器の最適化が困難になる。共通ゲート段のゲート用の固定電圧を用いることによって、ビットラインの電圧及びこれに伴うメモリセルに印加される電圧は、ビットの抵抗に左右されることなく、一定の値である。ロット間処理により変動するビット抵抗に起因する電流変動によって、センス増幅器におけるデバイス整合の精度が悪くなり、これによって検出時間及び精度が低下する。
【課題を解決するための手段】
【０００７】
本発明は、センス増幅器と、各ビットセルが少なくとも２つの異なった抵抗状態を有するビットセルアレイと、を有するメモリ用のセンス増幅器バイアス回路を提供する。本発明によるセンス増幅器バイアス回路は、バイアスされると等化出力部を有するセンス増幅器の定常状態条件に等しい内部定常状態電圧を形成する偽センス増幅器及び偽ビットセルアレイと、基準電流を供給するための電流基準と、電流基準、偽センス増幅器及び偽ビットセルアレイに接続された制御回路と、を含む。この制御回路は、偽センス増幅器及び偽ビットセルアレイにバイアスをかけて、偽ビットセルアレイのビットセルを流れる電流を、平均ビットセル抵抗の変動よりも、基準電流に比例する値に保持する。
【発明を実施するための最良の形態】
【０００８】
本発明における前述した又他の及び更に他の具体的な目的及び利点は、添付の図面を参照して、本発明の以下の詳細な説明から当業者には容易に理解されるであろう。
図１は、バイアス回路１１２、センス増幅器１１４、及びアレイ部１１６を一般的に有するメモリ１１３を示す。バイアス回路１１２は、Ｐ−チャネルトランジスタ１２２を有し、そのソースである第１電流電極は、電源電圧端子ＶＤＤに接続されている。トランジスタ１２２のゲートである制御電極は、ノード１２４において、そのドレインである第２電流電極に接続されている。Ｎ−チャネルトランジスタ１２６のドレインは、トランジスタ１２２のドレインに接続され、ゲートは、演算増幅器１２０の出力部に接続され、また、ソースは、ノード１２８に接続されている。演算増幅器１２０の正の（非反転）入力部である第１入力部は、トランジスタ１２２のドレイン及びゲートにあるノード１２４に接続されている。演算増幅器１２０の負の（反転）入力部である第２入力部は、ノード１０７に接続されている。抵抗１３０であるＲＨ１の第１端子は、ノード１２８に接続されている。抵抗１３０の第２端子は、ＶＳＳ基準電圧端子に接続されている。Ｐ−チャネルトランジスタ１３２のソースは、ＶＤＤ端子に接続され、ゲート及びドレインは、共に接続され、また、ノード１２４とＮ−チャネルトランジスタ１３４のドレインとに接続されている。トランジスタ１３４のゲートは、演算増幅器１２０の出力部に接続され、ソースは、ノード１２８に接続され、また、抵抗１３６であるＲＬ１の第１端子に接続されている。抵抗１３６の第２端子は、ＶＳＳ端子に接続されている。抵抗１３０及び抵抗１３６への接続には、後述するアレイ部１１６のアレイ抵抗１７７乃至１７９の接続部と整合をとるために、連結デバイス（図示せず）を含んでよい。演算増幅器１４０の正の入力部は、ノード１２４に接続され、また、負の入力部は、センスプリチャージ電圧ＶＢ１を供給するために、その出力部に接続されている。演算増幅器１４２の正の入力部は、ノード１２８に接続され、また、負の入力部は、ビットプリチャージ電圧ＶＢ３を供給するために、その出力部に接続されている。演算増幅器１２０の出力部は、共通ゲートバイアス電圧ＶＢ２を供給する。Ｐ−チャネルトランジスタ１０６のソースは、ＶＤＤ端子に接続され、ゲート及びドレインは、ダイオード接続構成で共に接続され、また、演算増幅器１２０の負入力部である反転入力部にあるノード１０７に接続されている。電流源１０８の第１端子は、ノード１０７に接続され、第２端子は、ＶＳＳ端子に接続されている。
【０００９】
センス増幅器１１４において、Ｐ−チャネルトランジスタ１４４のソースは、ＶＤＤ電圧端子に接続されている。トランジスタ１４４のドレインは、ＯＵＴと名付けた出力端子を形成する出力ノード１４８において、Ｎ−チャネルトランジスタ１５２のドレインに接続されている。トランジスタ１５２のゲートは、ＶＢ２共通ゲートバイアス電圧に接続されている。トランジスタ１５２のソースは、ノード１５４に接続され、また、１つ以上の連結デバイス（図示せず）を介して、抵抗ＲＢを有するビット抵抗１７７の第１端子に接続されている。ビット抵抗１７７の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。Ｐ−チャネルトランジスタ１６０のソースは、ＶＤＤ電圧端子に接続され、ゲートは、そのドレインとトランジスタ１４４のゲートとに接続されている。スイッチ１５０の第１端子は、ノード１４８でトランジスタ１４４のドレインに接続され、また、第２端子は、ノード１４６でトランジスタ１６０のドレインに接続されている。スイッチ１５０は、等化制御信号ＥＱによって制御される。Ｎ−チャネルトランジスタ１６２のドレインは、ノード１４６に接続されている。トランジスタ１６２のゲートは、ＶＢ２共通ゲートバイアス電圧に接続され、ソースは、ノード１６４に接続されている。高基準抵抗１７８であるＲＨ２の第１端子は、１つ以上の連結デバイス（図示せず）を介して、ノード１６４に接続されている。抵抗１７８の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。Ｐ−チャネルトランジスタ１６６のソースは、ＶＤＤ電圧端子に接続されている。トランジスタ１６６のゲートは、ノード１４６と、トランジスタ１６０のゲートとに接続されている。トランジスタ１６６のドレインは、基準出力端子ＯＵＴＲＥＦを形成するノード１８４に接続されている。スイッチ１８５の第１端子は、ノード１４６に接続され、第２端子は、ノード１８４でトランジスタ１６６のドレインに接続されている。スイッチ１８５の制御端子は、等化制御信号ＥＱを受信する。Ｎ−チャネルトランジスタ１６８のドレインは、ノード１８４に接続されている。トランジスタ１６８のゲートは、バイアス電圧ＶＢ２に接続されている。トランジスタ１６８のソースは、ノード１６４でトランジスタ１６２のソースに接続され、また、１つ以上の連結デバイス（図示せず）を介して、低基準抵抗１７９であるＲＬ２の第１端子に接続されている。抵抗１７９の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。スイッチ１８０の第１端子は、演算増幅器１４０の出力部に接続されている。スイッチ１８０の第２端子は、ノード１４６に接続され、また、制御端子は、プリチャージ制御信号ＰＲＥＣＨＡＲＧＥ−Ｓに接続されている。スイッチ１８１の第１端子は、演算増幅器１４２の出力部に接続され、第２端子はノード１５４に接続され、また、制御端子は、プリチャージ制御信号ＰＲＥＣＨＡＲＧＥ−Ｂを受信する。スイッチ１８２の第１端子は、演算増幅器１４２の出力部に接続され、第２端子はノード１６４に接続され、制御端子は、ＰＲＥＣＨＡＲＧＥ−Ｂ信号を受信する。抵抗１７７乃至１７９は、アレイ部１１６を形成する。バイアス回路１１２内において、トランジスタ１０６及び演算増幅器１２０は、制御回路を形成し、抵抗１３０及び１３６は、ビットセルの偽センスアレイを形成し、また、トランジスタ１２２、１２６、１３２、及び１３４は、偽センス増幅器を形成する。偽センス増幅器及びビットセルアレイは、それぞれセンス増幅器１１４及びアレイ部１１６と同じ動作特性をシミュレートしてその足跡をたどる。
【００１０】
動作中、バイアス回路１１２は、３つの特定のバイアス電圧を生成して、センス増幅器１１４を制御する。センス増幅器１１４は、共通ゲート電圧ＶＢ２を用いて、トランジスタ１５２、１６２、及び１６８にバイアスをかける。トランジスタ１５２、１６２、及び１６８にバイアスをかけると、ＶＢ２未満のトランジスタ閾値に近いほぼ同じバイアス電圧が、抵抗ＲＢ、ＲＨ２、及びＲＬ２に印加される。このバイアスによって、それぞれ、ＩＢ、ＩＨ、及びＩＬで表す各抵抗に対する電流レベルが生じ、また、ＩＢ、〔（ＩＨ＋ＩＬ）／２〕、及び〔（ＩＨ＋ＩＬ）／２〕で表す各トランジスタ１５２、１６２、及び１６８に対する飽和電流レベルが生じる。ＩＢ、ＩＨ、及びＩＬの値は、それぞれ、ほぼ、ノード１５４の電圧をＲＢで割ったもの、ノード１６４の電圧をＲＨ２で割ったもの、
及びノード１６４の電圧をＲＬ２で割ったものである。
【００１１】
しかしながら、各ＲＢ、ＲＨ２、及びＲＬ２の抵抗値は、プロセスのばらつきを受けやすい。電圧ＶＢ２が与えられた場合、ＲＢ、ＲＨ２、及びＲＬ２の抵抗のばらつきによって、その分だけ、電流値ＩＢ、ＩＨ、及びＩＬが変動する。
【００１２】
センス増幅器１１４内において、トランジスタ１６２及び１６８のソースは、ＩＨ及びＩＬを平均化するように接続され、これによって、トランジスタ１６０を流れる電流が（ＩＨ＋ＩＬ）／（２）に等しくなる。ノード１４６でトランジスタ１４４及び１６６のゲートをトランジスタ１６０のゲートに接続すると、（ＩＨ＋ＩＬ）／（２）にも等しいトランジスタ１４４及び１６６に対するミラー電流飽和電流レベルが生じる。トランジスタ１６６をバイアスすると、ノード１８４で基準電圧ＯＵＴＲＥＦが生じる。従って、ノード１４８における電圧すなわち出力（ＯＵＴ）は、トランジスタ１４４に流れる飽和電流（ＩＨ＋ＩＬ）／（２）と、トランジスタ１５２に流れる飽和電流ＩＢとの間の差を反映する。ＲＢが低抵抗状態の場合、ノード１４８における出力信号の定常状態電圧値は、基準電圧ＯＵＴＲＥＦよりも電位が低い。ＲＢが高抵抗状態の場合、ノード１４８における出力信号の定常状態電圧値は、基準電圧ＯＵＴＲＥＦよりも電位が高い。
【００１３】
プロセスのばらつきにより、トランジスタ１４４、１６０、及び１６６の閾値電圧は、僅かに異なる。この不整合は、トランジスタ１４４、１６０、及び１６６の公称電流（ＩＨ＋ＩＬ）／（２）間にオフセットを事実上加えることによりセンス増幅器１１４の精度に影響を与える。電流ＩＨ＋ＩＬの大きさは、トランジスタ１４４、１６０、及び１６６に印加されたゲート−ソース間電圧バイアスを変動させることによってこの不整合に影響を与え、これによって、トランジスタ１４４、１６０、及び１６６に対する（Ｖｇｓ−Ｖｔ）２の値が僅かに変動することによって生じるオフセットを変動させる。与えられたセンス増幅器の動作範囲内で、トランジスタ１４４、１６０、及び１６６に対応する量（Ｖｇｓ−Ｖｔ）２のより大きな値は、ＩＢ、ＩＨ、及びＩＬに対するより大きな電流値に起因し、トランジスタ１４４、１６０、及び１６６間の不整合を低減する。従って、ＶＢ２に対して固定電圧を維持するよりもむしろ、プロセス、電源電圧、及び温度変動以上に電流ＩＢ、ＩＨ、及びＩＬを制御すると、これらのばらつき範囲において、センス増幅器１１４の精度が改善される。
【００１４】
ＶＢ２の値を正確に制御して、電流ＩＢ、ＩＨ、及びＩＬに対して一定の値を維持するために、バイアス回路１１２は、電流基準・回路を用いて、センス増幅器１１４及びアレイ１１６を模倣する。トランジスタ１０６、１２２、及び１３２は、ほぼ同じ閾値電圧を有するようにサイズが整合されていると仮定する。従って、電流基準１０８がダイオード接続のトランジスタ１０６に印加される場合、ノード１０７で電圧が生じ、この電圧は、ノード１２４で保持された場合、ほぼ電流源１０８の電流に等しいトランジスタ１２２及び１３２を流れる電流を供給する。ノード１２４からのフィードバックを用いて、また、トランジスタ１２６及び１３４を流れる電流を制御することによって、演算増幅器１２０は、ノード１０７及び１２４において、ほぼ同じ電圧を維持する。このようにして、偽センス増幅器と共に演算増幅器１２０は、サーボループを形成する。サーボループが形成される結果、ＩＨ１及びＩＬ１が、それぞれ抵抗ＲＨ１及びＲＬ１を流れる電流であるとすると、電圧ＶＢ２は、電流源１０８によって供給される電流とほぼ同じトランジスタ１２６及び１３４を流れる平均電流〔（ＩＨ１＋ＩＬ１）／２〕を供給するレベルに維持される。従って、（１）トランジスタ１２６、１３４、１５２、１６２、及び１６８は、閾値電圧がほぼ同じになるように全て整合され、（２）ＲＨ１及びＲＬ１が、ＲＢ、ＲＨ２、及びＲＬ２上に見られる高抵抗値及び低抵抗値を表し、また、（３）抵抗ＲＨ１及びＲＬ１への相互接続経路選択が、抵抗ＲＢ、ＲＨ２、及びＲＬ２への経路選択に等しい、と仮定すると、電流ＩＢ、ＩＨ、及びＩＬは、電流基準１０８の電流と同等の大きさになるよ
うに維持される。トランジスタ１０６、１２２、及び１３２をトランジスタ１４４、１６０、及び１６６に整合することによって、偽センス増幅器におけるトランジスタ１２６及び１３４のドレイン−ソース間バイアスが、センス増幅器１１４におけるトランジスタ１５２、１６２、及び１６８のドレイン−ソース間バイアスに対して、より良く整合し、上述した電流整合が改善される。
【００１５】
センス増幅器１１４における等化スイッチ１５０及び１８５を用いて、容量性の不均衡がセンス増幅器の速度に及ぼす影響が低減できる。このことは、ノード１４８及び１８４上の電圧移動が生じる前に、ノード１５４及び１６４における電圧を定常状態値に近づけることによって可能になる。従って、ＥＱ制御信号のタイミングは、センス増幅器の出力が、有効であると予想されない期間中にのみアサートされるように形成される。しかしながら、等化スイッチ１５０及び１８５を用いることは、センス増幅器１１４の本質的な要素ではないことを良く理解されたい。
【００１６】
トランジスタ１４４、１６０、及び１６６とほぼ同じサイズのトランジスタ１２２及び１３２を用いることによって、演算増幅器１４０は、センス増幅器１１４のノード１４８、１４６、及び１８４をそれらの定常状態値に近い値にプリチャージするために用いられる電圧ＶＢ１を供給する。また、トランジスタ１５２、１６２、及び１６８とほぼ同じサイズのトランジスタ１２０及び１３４も用いることによって、演算増幅器１４２は、ノード１５４及び１６４をそれらの定常状態値に近い値にプリチャージするために用いられる電圧ＶＢ３を供給する。ＰＲＥＣＨＡＲＧＥ−Ｓ及びＰＲＥＣＨＡＲＧＥ−Ｂ制御信号は、好適な形態で、有効検出期間より前のプリチャージ期間中に、同時にアサートされる。これらのプリチャージ電圧ＶＢ１及びＶＢ３を用いると、センス増幅器１１４のノードの条件をより早く定常状態にすることによって、センス増幅器の速度が大きくなる。ＶＢ１及びＶＢ３を用いることが、センス増幅器１１４の本質的な要素ではないことも理解されたい。
【００１７】
バイアス回路１１２は、温度、電源電圧、及びプロセスのばらつき以上に電圧ＶＢ１、ＶＢ２、及びＶＢ３を調整するようになっている。バイアス回路１１２とセンス増幅器１１４との間の電圧値のトラッキングは、部分的には、電圧バイアス部１１２のトランジスタとセンス増幅器１１４のトランジスタとの意図的なデバイスサイズ整合及び基準抵抗ＲＨ１並びにＲＬ１を用いることによるものである。
【００１８】
図２は、図１のメモリ１１３の変形例であるメモリ２１５を示す。メモリ２１５は、一般的に、バイアス回路２１２、センス増幅器２１４、及びアレイ部２１６を有する。バイアス回路２１２は、Ｐ−チャネルトランジスタ２２２を有し、Ｐ−チャネルトランジスタ２２２のソースである第１電流電極は、電源電圧端子ＶＤＤに接続されている。トランジスタ２２２のゲートである制御電極は、ノード２２４に接続され、演算増幅器２２０の出力部と負の（反転）入力部である第１入力部の双方に接続されている。Ｎ−チャネルトランジスタ２２６のドレインは、そのゲートとトランジスタ２２２のドレインとに接続され、また、ソースは、ノード２２８に接続されている。演算増幅器２２０の正の（非反転）入力部である第２入力部は、ノード２０７に接続されている。抵抗２３０であるＲＨ１の第１端子は、ノード２２８に接続されている。抵抗２３０の第２端子は、ＶＳＳ基準電圧端子に接続されている。Ｐ−チャネルトランジスタ２３２のソースは、ＶＤＤ端子に接続され、ゲートはノード２２４に接続され、また、ドレインは、Ｎ−チャネルトランジスタ２３４のドレインに接続されている。トランジスタ２３４のゲートは、トランジスタ２２６のゲートに接続され、また、ソースは、抵抗２３６であるＲＬ１の第１端子に接続されている。抵抗２３６の第２端子は、ＶＳＳ端子に接続されている。メモリ１１３と同様に、抵抗２３０及び抵抗２３６への接続には、後述するアレイ部２１６のアレイ抵抗２７７乃至２７９の接続との整合をとるために、連結デバイス（図示せず）を含んでよい。演算
増幅器２４０の正の入力部は、ノード２２４に接続され、また、負の入力部は、ビットプリチャージ電圧ＶＢ２を供給するために、その出力部に接続されている。演算増幅器２４２の正の入力部は、ノード２２８に接続され、また、負の入力部は、ビットプリチャージ電圧ＶＢ３を供給するために、その出力部に接続されている。演算増幅器２２０の出力部は、バイアス電圧ＶＢ１を供給する。Ｐ−チャネルトランジスタ２０６のソースは、ＶＤＤ端子に接続され、また、ゲート及びドレインは、演算増幅器２２０の非反転入力部にあるノード２０７にダイオード接続構成で共に接続されている。電流源２０８の第１端子は、ノード２０７に接続され、また、第２端子は、ＶＳＳ端子に接続されている。
【００１９】
センス増幅器２１４において、Ｐ−チャネルトランジスタ２４４のソースは、ＶＤＤ電圧端子に接続され、また、ゲートは、ＶＢ１を受信するためにノード２２４に接続されている。トランジスタ２４４のドレインは、ＯＵＴと名付けた出力端子を形成する出力ノード２４８において、Ｎ−チャネルトランジスタ２５２のドレインに接続されている。トランジスタ２５２のゲートは、Ｎ−チャネルトランジスタ２６２のゲートに接続されている。トランジスタ２５２のソースは、ノード２５４に接続し、また、１つ以上の連結デバイス（図示せず）を介して、ビット抵抗２７７であるＲＢの第１端子に接続されている。ビット抵抗２７７の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。Ｐ−チャネルトランジスタ２６０のソースは、ＶＤＤ電圧端子に接続され、ゲートは、ＶＢ１を受信するためにノード２２４に接続され、また、ドレインは、ノード２４６に接続されている。スイッチ２５０の第１端子は、トランジスタ２４４のドレインに接続され、また、第２端子は、ノード２４６にあるトランジスタ２６０のドレインに接続されている。スイッチ２５０は、等化制御信号ＥＱによって制御される。Ｎ−チャネルトランジスタ２６２のドレインは、ノード２４６に接続されている。トランジスタ２６２のゲートは、そのドレインに接続され、また、ソースは、ノード２６４に接続されている。高基準抵抗２７８であるＲＨ２の第１端子は、１つ以上の連結デバイス（図示せず）を介して、ノード２６４に接続されている。抵抗２７８の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。Ｐ−チャネルトランジスタ２６６のソースは、ＶＤＤ電圧端子に接続されている。トランジスタ２６６のゲートは、ノード２２４においてトランジスタ２６０、２４４、２３２、及び２２２のゲートに接続され、また、ＶＢ１を受信するために演算増幅器２２０の出力部に接続されている。トランジスタ２６６のドレインは、基準出力端子ＯＵＴＲＥＦを形成するノード２８４に接続されている。スイッチ２８５の第１端子は、ノード２４６に接続され、また、第２端子は、ノード２８４でトランジスタ２６６のドレインに接続されている。スイッチ２８５の制御端子は、等化制御信号ＥＱを受信する。Ｎ−チャネルトランジスタ２６８のドレインは、ノード２８４に接続されている。トランジスタ２６８のゲートは、トランジスタ２５２及び２６２のゲートに接続されている。トランジスタ２６８のソースは、ノード２６４でトランジスタ２６２のソースに接続し、また、１つ以上の連結デバイス（図示せず）を介して、低基準抵抗２７９であるＲＬ２の第１端子に接続されている。抵抗２７９の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。スイッチ２８０の第１端子は、ＶＢ２を受信するために演算増幅器２４０の出力部に接続されている。スイッチ２８０の第２端子は、ノード２４６に接続され、また、制御端子は、プリチャージ制御信号ＰＲＥＣＨＡＲＧＥ−Ｓに接続されている。スイッチ２８１の第１端子は、演算増幅器２４２の出力部ＶＢ３に接続され、第２端子はノード２５４に接続され、また、制御端子は、プリチャージ制御信号ＰＲＥＣＨＡＲＧＥ−Ｂを受信する。スイッチ２８２の第１端子は、演算増幅器２４２の出力部ＶＢ３に接続され、第２端子はノード２６４に接続され、また、制御端子は、ＰＲＥＣＨＡＲＧＥ−Ｂ信号を受信する。抵抗２７７乃至２７９は、アレイ部２１６を形成する。バイアス回路２１２内において、トランジスタ２０６及び電流源２０８は、演算増幅器２２０によりバッファリングされるバイアス回路を構成し、抵抗２３０及び２３６は、ビットセルの偽センスアレイを形成し、また、トランジスタ２２２、２２６、２３２、及び２３４は、偽センス
増幅器を形成する。偽センス増幅器及びビットセルアレイは、それぞれ、センス増幅器２１４及びアレイ部２１６と同じ動作特性をシミュレートしてその足跡をたどる。演算増幅器２４０及び２４２は、それぞれプリチャージ電圧ＶＢ２及びＶＢ３をバッファリングする。
【００２０】
メモリ２１５は、幾つかの点において、メモリ１１３とは異なる。センス増幅器の場合、センス増幅器１１４は、ＶＢ２を用いて、ビットセルＲＢ、ＲＨ２、及びＲＬ２の基準電圧を形成し、また、鏡像構成にあるＰＭＯＳトランジスタ１４４、１６０、及び１６６を用いる。一方、センス増幅器２１４は、ＶＢ１を用いてビットセルＲＢ、ＲＨ２、及びＲＬ２の基準電流を形成し、また、鏡像構成にあるＮＭＯＳトランジスタ２５２、２６２、及び２６８を用いる。バイアス回路の場合、バイアス回路１１２は、ＶＢ２を調整して、電流基準１０８に応じてＲＨ１、及びＲＬ１を流れる電流レベルを保持する。これに対して、バイアス回路２１２は、電圧ＶＢ１を調整して、電流基準１０８に応じて抵抗ＲＨ１、及びＲＬ１を流れる電流レベルを保持する。
【００２１】
動作中、バイアス回路２１２は、センス増幅器２１４に対して、３つの特定のバイアス電圧を生成する。電圧ＶＢ１は、センス増幅器２１４を制御し、電圧ＶＢ２及びＶＢ３は、プリチャージ電圧である。センス増幅器２１４は、トランジスタ２４４、２６０、及び２６６のゲートに電圧ＶＢ１を印加して、〔（ＩＨ１＋ＩＬ１）／２〕として表されるこれらのトランジスタに対する飽和電流レベルを形成する。印加電圧ＶＢ１と、その結果生じた電流〔（ＩＨ１＋ＩＬ１）／２〕との関係は、プロセス条件、電源電圧、及び温度の変動と共に変動する。電流〔（ＩＨ１＋ＩＬ１）／２〕は、トランジスタ２６２及び２６８を流れるが、この場合、電流は、ノード２６４で合流し、それぞれＩＨ２及びＩＬ２としてＲＨ２及びＲＬ２に印加される。これによって、ノード２６４の電圧になるが、この電圧は、トランジスタ２５２のゲートに印加されると、抵抗２７８及び２７９にかかる電圧にほぼ等しい電圧で抵抗２７７をバイアスする。ＩＢとして表されるトランジスタ２５２の飽和電流レベルは、ＲＢで除算された抵抗２７８にかかる電圧によって規定される。等化スイッチ２５０及び２８５が、導通状態である間、ノード２４８及び２８４に定常状態電圧が形成される。等化スイッチ２５０及び２８５を非導通にした後、ノード２４８のＯＵＴ信号は、トランジスタ２４４、２６６、及び２６８の飽和電流レベル〔（ＩＨ１＋ＩＬ１）／２〕とトランジスタ２５２の飽和電流レベルＩＢとの間の差異に応じて、ノード２８４のＯＵＴＲＥＦ信号に対して、移動する。
【００２２】
プロセスのばらつきにより、トランジスタ２４４、２６０、及び２６６の閾値電圧は、僅かに異なる。この不整合は、トランジスタ２４４、２６０、及び２６６の公称電流（ＩＨ１＋ＩＬ１）／（２）間にオフセットを実質的に加えることによって、センス増幅器２１４の精度に影響を与える。電流ＩＨ及びＩＬの大きさは、トランジスタ２４４、２６０、及び２６６に印加されるゲート−ソース間電圧バイアスを変動させることによってこの不整合に影響を与え、これによって、トランジスタ２４４、２６０、及び２６６に対する（Ｖｇｓ−Ｖｔ）２の値の僅かな変動によって生じるオフセットを変動させる。与えられたセンス増幅器の動作範囲内において、トランジスタ２４４、２６０、及び２６６に対応する量（Ｖｇｓ−Ｖｔ）２のより大きな値は、ＩＢ、ＩＨ、及びＩＬに対するより大きな電流値に起因するが、トランジスタ２４４、２６０、及び２６６間の不整合を小さくする。従って、プロセス、電源電圧、及び温度変動の範囲以上に電圧ＶＢ１の値を調整することによって、これらの変動以上に電流ＩＢ、ＩＨ、及びＩＬを制御すると、センス増幅器２１４の精度が改善される。
【００２３】
電流ＩＢ、ＩＨ２、及びＩＬ２に対して一定の値を維持するためにＶＢ１の値を正確に制御する場合、バイアス回路２１２は、電流基準・回路を用いてセンス増幅器２１４及びアレイ２１６を模倣する。トランジスタ２０６、２２２、及び２３２は、ほぼ同じ閾値電
圧を有するようにサイズが整合されていると仮定する。従って、電流基準基準２０８が、ダイオード接続のトランジスタ２０６に印加される場合、ノード２０７で電圧が生成されるが、この電圧は、ノード２２４で保持された場合、電流源２０８の電流にほぼ等しいトランジスタ２２２及び２３２を流れる電流を供給する。ノード２２４からのフィードバックを用いることによって、演算増幅器２２０は、ノード２０７及び２２４においてほぼ同じ電圧を維持する。その結果、ＩＨ１及びＩＬ１が、それぞれ抵抗ＲＨ１及びＲＬ１を流れる電流であるとすると、電圧ＶＢ１は、電流源２０８によって供給される電流とほぼ同じトランジスタ２２６及び２３４を流れる平均電流〔（ＩＨ１＋ＩＬ１）／２〕を供給するレベルに維持される。従って、（１）トランジスタ２２２、２３２、２４４、２６０、及び２６６は、閾値電圧がほぼ同じになるように全て整合され、（２）ＲＨ１及びＲＬ１が、ＲＢ、ＲＨ２、及びＲＬ２上に見られる高抵抗値及び低抵抗値を表し、また、（３）抵抗ＲＨ１及びＲＬ１への相互接続経路選択が、抵抗ＲＢ、ＲＨ２、及びＲＬ２への経路選択に等しい、と仮定すると、電流ＩＢ、ＩＨ、及びＩＬは、電流基準２０８の電流と同等の大きさになるように維持される。トランジスタ２２６及び２３４をトランジスタ２５２、２６２、及び２６８に整合することによって、偽センス増幅器におけるトランジスタ２２２及び２３２のドレイン−ソース間バイアスは、センス増幅器２１４におけるトランジスタ２４４、２６０、及び２６６のドレイン−ソース間バイアスに対して、より良く整合し、上述した電流整合が改善される。
【００２４】
センス増幅器２１４の等化スイッチ２５０及び２８５は、図１のセンス増幅器１１４の等化スイッチと同様に機能する。即ち、等化スイッチは、容量性不均衡によるセンス増幅器の速度への影響を低減するが、このことは、ノード２４８及び２８４上で電圧変動が生じる前に、ノード２５４及び２６４の電圧を定常状態値付近に落ち着かせることによって行なわれる。
【００２５】
演算増幅器２４２によって供給される電圧ＶＢ３は、ノード２５４及び２６４をそれらの定常状態値に近い値にプリチャージするために用いられる。トランジスタ２５２、２６２、及び２６８とほぼ同じサイズのトランジスタ２２６及び２３４を用いることによって、演算増幅器２４０は、センス増幅器２１４のノード２４８、２４６、及び２８４をそれらの定常状態値に近い値にプリチャージするために用いられる電圧ＶＢ２を供給する。これらのプリチャージ電圧ＶＢ２及びＶＢ３を用いると、センス増幅器２１４のノードの条件をより早く定常状態にすることによって、センス増幅器の速度が大きくなる。ＶＢ２及びＶＢ３を用いることが、センス増幅器２１４の本質的な要素ではないことも理解されたい。
【００２６】
バイアス回路２１２は、温度、電源電圧、及びプロセスのばらつき以上に電圧ＶＢ１、ＶＢ２、及びＶＢ３を調整するようになっている。バイアス回路２１２とセンス増幅器２１４との間の電圧値のトラッキングは、部分的には、電圧バイアス部２１２のトランジスタとセンス増幅器２１４のトランジスタとの意図的なデバイスサイズ整合及び基準抵抗ＲＨ１並びにＲＬ１を用いることによるものである。
【００２７】
図３は、図１における制御回路１１３の他の形態を示す。制御回路３１３が備えられているが、この制御回路３１３は、センス増幅器３１４、ビットセルアレイ３１６、及びバイアス回路３１２を有する。バイアス回路３１２は、Ｐ−チャネルトランジスタ３０６を有し、Ｐ−チャネルトランジスタ３０６のソースは、ＶＤＤ電圧端子に接続され、ゲート及びドレインは、ノード３０７において共に接続され、ダイオードを形成する。電流源３０８の第１端子は、ノード３０７に接続され、電流源３０８の第２端子は、ＶＳＳ電圧端子に接続されている。演算増幅器３２０は、正の入力部、ノード３０７に接続された負の入力部、及び共通ゲートバイアス電圧ＶＢ２を供給するための出力部を有する。
【００２８】
センス増幅器３１４において、Ｐ−チャネルトランジスタ３４４のソースは、ＶＤＤ電圧端子に接続されている。トランジスタ３４４のドレインは、ＯＵＴと名付けた出力端子を形成する出力ノード３４８においてＮチャネルトランジスタ３５２のドレインに接続されている。トランジスタ３５２のゲートは、ＶＢ２共通ゲートバイアス電圧に接続されている。トランジスタ３５２のソースは、ノード３５４に接続され、また、１つ以上の連結デバイス（図示せず）を介して、ビット抵抗３７７であるＲＢの第１端子に接続されている。ビット抵抗３７７の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。Ｐ−チャネルトランジスタ３６０のソースは、ＶＤＤ電圧端子に接続され、また、ゲートは、そのドレインと、トランジスタ３４４のゲートと、演算増幅器３２０の正の（非反転）入力部とに接続されている。スイッチ３５０の第１端子は、ノード３４８でトランジスタ３４４のドレインに接続され、第２端子は、ノード３４６でトランジスタ３６０のドレインに接続されている。スイッチ３５０は、等化制御信号ＥＱによって制御される。Ｎ−チャネルトランジスタ３６２のドレインは、ノード３４６に接続されている。トランジスタ３６２のゲートは、ＶＢ２共通ゲートバイアス電圧に接続され、また、ソースは、ノード３６４に接続されている。高基準抵抗３７８であるＲＨ２の第１端子は、１つ以上の連結デバイス（図示せず）を介して、ノード３６４に接続されている。抵抗３７８の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。Ｐ−チャネルトランジスタ３６６のソースは、ＶＤＤ電圧端子に接続されている。トランジスタ３６６のゲートは、ノード３４６においてトランジスタ３６０のゲートに接続されている。トランジスタ３６６のドレインは、基準出力端子ＯＵＴＲＥＦを形成するノード３８４に接続されている。スイッチ３８５の第１端子は、ノード３４６に接続され、また、第２端子は、ノード３８４でトランジスタ３６６のドレインに接続されている。スイッチ３８５の制御端子は、等化制御信号ＥＱを受信する。Ｎ−チャネルトランジスタ３６８のドレインは、ノード３８４に接続されている。トランジスタ３６８のゲートは、バイアス電圧ＶＢ２に接続されている。トランジスタ３６８のソースは、ノード３６４でトランジスタ３６２のソースに接続され、また、１つ以上の連結デバイス（図示せず）を介して、低基準抵抗３７９であるＲＬ２の第１端子に接続されている。抵抗３７９の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。
【００２９】
動作中、バイアス回路３１２は、偽センス増幅器を用いることなく実行され、また、単一の制御信号ＶＢ２をセンス増幅器３１４のバイアストランジスタ３５２、３６２、及び３６８に供給して、プロセス、電源電圧、及び温度変動にかかわらず、これらのトランジスタを流れる一定の電流を保持する。その結果、図１のプリチャージスイッチ１８０乃至１８２は、実装されていない。トランジスタ３６０のドレインからのフィードバック信号は、演算増幅器３２０の非反転入力部である正の入力部に接続されている。電圧が、ノード３０７で演算増幅器３２０の反転入力部に供給されるが、この電圧は、トランジスタ３０６及び電流源３０８の導通により生じる。高抵抗又は低抵抗メモリビットセルＲＨ２及びＲＬ２それぞれを流れる電流が、幾つかの理由の何れかにより変動し始めるにつれて、流れる電流は、変動して、トランジスタ３６０のドレインの電圧に影響を与える。平均電流〔（ＩＨ＋ＩＬ）／２〕が減少すると、演算増幅器３２０の非反転入力部の電圧は、ノード３０７の電圧に対して増加する。これに応じて、トランジスタ３４８、３６２、及び３６８を更に導通させるＶＢ２電圧が増加し、これによってトランジスタ３４４、３６０、及び３６６を流れる電流が増加する。従って、平均電流（ＩＨ＋ＩＬ）／２は、電流源３０８によって供給される基準電流とほぼ同じになる。
【００３０】
図４は、図２におけるバイアス回路２１２の他の形態を示す。メモリ４１５が備えられるが、このメモリ４１５は、センス増幅器４１４、ビットセルアレイ４１６、及びバイアス回路４１２を有する。バイアス回路４１２内において、Ｐ−チャネルトランジスタ４０６のソースは、ＶＤＤ電圧端子に接続されている。トランジスタ４０６のゲートは、その
ドレインに接続され、また、ノード４０７に接続されている。演算増幅器４２０の非反転（正の）入力部は、ノード４０７に接続されている。電流源４０８の第１端子は、ノード４０７に接続され、電流源４０８の第２端子は、ＶＳＳ電圧端子に接続されている。演算増幅器４２０の反転（負の）入力部は、共通ゲートバイアス電圧ＶＢ１を供給するためにその出力部に接続されている。
【００３１】
センス増幅器４１４において、Ｐ−チャネルトランジスタ４４４のソースは、ＶＤＤ電圧端子に接続され、また、ゲートは、電圧ＶＢ１を受信するために演算増幅器４２０の出力部に接続されている。トランジスタ４４４のドレインは、出力信号ＯＵＴを提供するための出力ノード４４８においてＮ−チャネルトランジスタ４５２のドレインに接続されている。トランジスタ４５２のゲートは、Ｎ−チャネルトランジスタ４６２のゲートに接続されている。トランジスタ４５２のソースは、ノード４５４に接続され、また、１つ以上の連結デバイス（図示せず）を介して、ビット抵抗４７７であるＲＢの第１端子に接続されている。ビット抵抗４７７の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。Ｐ−チャネルトランジスタ４６０は、ＶＤＤ電圧端子に接続されたソースと、ＶＢ１を受信するために演算増幅器４２０の出力部に接続されたゲートと、ドレインと、を有する。スイッチ４５０の第１端子は、トランジスタ４４４のドレインに接続され、また、第２端子は、ノード４４６でトランジスタ４６０のドレインに接続されている。スイッチ４５０は、等化制御信号ＥＱによって制御される。Ｎ−チャネルトランジスタ４６２のドレインは、ノード４４６に接続されている。トランジスタ４６２のゲートは、そのドレインに接続され、また、ソースは、ノード４６４に接続されている。高基準抵抗４７８であるＲＨ２の第１端子は、１つ以上の連結デバイス（図示せず）を介して、ノード４６４に接続されている。抵抗４７８の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。Ｐ−チャネルトランジスタ４６６のソースは、ＶＤＤ電圧端子に接続されている。トランジスタ４６６のゲートは、トランジスタ４４４及び４６０のゲート、並びに、ＶＢ１を受信するために演算増幅器４２０の出力部に接続されている。スイッチ４８５の第１端子は、ノード４４６に接続され、また、第２端子は、ノード４８４でトランジスタ４６６のドレインに接続されている。スイッチ４８５の制御端子は、等化制御信号ＥＱを受信する。トランジスタ４６６のドレインは、基準出力端子ＯＵＴＲＥＦを形成するノード４８４に接続されている。Ｎ−チャネルトランジスタ４６８のドレインは、ノード４８４に接続されている。トランジスタ４６８のゲートは、トランジスタ４５２及び４６２のゲートに接続されている。トランジスタ４６８のソースは、ノード４６４でトランジスタ４６２のソースに接続され、また、１つ以上の連結デバイス（図示せず）を介して、低基準抵抗４７９であるＲＬ２の第１端子に接続されている。抵抗４７９の第２端子は、１つ以上の連結デバイス（図示せず）を介して、ＶＳＳ電圧端子に接続されている。抵抗４７７乃至４７９は、アレイ部４１６を形成する。バイアス回路４１２内において、演算増幅器４２０は、利得１のバッファである。
【００３２】
動作中、バイアス回路４１２は、偽センス増幅器を用いることなく実行され、また、センス増幅器４１４のバイアストランジスタ４４４、４６０、及び４６６に単一の制御信号ＶＢ１を供給して、プロセス、電源電圧、及び温度変動にかかわらず、これらのトランジスタを流れる一定の電流を保持する。その結果、図２のプリチャージスイッチ２８０乃至２８２は、実装されていない。電圧が、ノード４０７で演算増幅器４２０の反転入力部に供給されるが、この電圧は、トランジスタ４０６及び電流源４０８の導通により生じる。演算増幅器４２０は、電圧フォロア回路として機能して、ノード４０７の電圧に等しいＶＢ１で電圧レベルをバッファリング又は保持する。演算増幅器４２０は、バッファとして用いられ、結合寄生の有害な影響を克服するのに充分な駆動力を有する。所望の用途に応じて、制御回路４１２は、演算増幅器４２０を用いることなく実行され、また、電圧ＶＢ１としてノード４０７を直接用い得る。トランジスタ４０６、４４４、及び４６０は、ほ
ぼ同じ閾値電圧を有するように整合されていると仮定し、また、電圧ＶＢ１が、ほぼノード４０７と同じ電圧に維持されていると仮定すると、トランジスタ４４４、４６０、及び４６６に流れる平均電流〔（ＩＨ１＋ＩＬ１）／２〕は、電流源３０８によって供給される基準電流とほぼ同じである。従って、抵抗４７７乃至４７９に印加される電流は、抵抗値とは独立している。
【００３３】
以上により、プロセス、電源電圧、及び温度変動に応じて、センス増幅器の重要なトランジスタに一貫した整合レベルを維持させるＭＲＡＭセンス増幅器用の制御回路が提供されたことが明らかである。整合に影響を与える主なプロセスのばらつきの１つは、公称のビットセル抵抗の変動である。トンネル接合ビットセル構造を利用するＭＲＡＭ等のメモリの場合、この抵抗変動は、プロセスとの比較で、２対１と高い比率で変動し得る。理想的な信号が約１５％の電流差を与える場合、ミラー電流における２％という僅かな不整合が、ＭＲＡＭセンス増幅器の精度に極めて有害な影響を与え得る。本明細書に開示したバイアス回路を用いるセンス増幅器に対するビットセル電流変動は、電流基準１０８、２０８、３０８、及び４０８の電流の変動に影響されやすいままであることに留意されたい。しかしながら、この変動源は、通常、プロセス、電源電圧、及び温度変動によって生じるビットセル抵抗の変動と比較して、センス増幅器の信頼性に対する影響が非常に小さい。
【００３４】
説明のために選択した本明細書の実施形態に対して、様々な修正及び変形が、当業者には、容易に生じるであろう。これらのセンス増幅器及び利得段改善は、ビットのインピーダンスの変動として明らかにされた状態を有する他のタイプのメモリに適用可能である。幾つかの用途に対して、ＭＲＡＭについて議論しているが、本明細書に開示した特徴は、他のタイプのメモリセルに利用し得ることは明らかである。トランジスタの導電タイプやトランジスタの種類等は、容易に変更し得る。バイアス回路が、平均ビットセル抵抗の変動よりも基準電流に比例した値にビットセルを流れる電流を維持して、プロセス、電源電圧、及び温度の変動に耐える間、電流値は、必ずしも一定でなくてもよい。例えば、電流は、回路パラメータ及び条件に応じて、電流基準に比例した所定のレベル又は値に変化するように調整してよい。このような変形及び修正は、本発明の精神から逸脱しない程度に、以下の請求項の公平な説明によってのみ評価されるその範囲内に含まれるものとする。
【００３５】
恩恵、他の利点、及び問題の解決策は、具体的な実施形態に関して上述した。しかしながら、これらの恩恵、利点、問題の解決策、及び何らかの利益、利点、及び解決策を生じさせる又はより顕著にさせる如何なる要素（群）も、何れの又は全ての請求項の重要な、必要な、若しくは不可欠な特徴又は要素として解釈してはならない。本明細書に用いた用語“備える”、“備えている”又はその用語の他の変形は、非排他的な包括を網羅するものであり、一連の要素を含むプロセス、方法、物、又は装置が、これらの要素だけでなく、明示されていない他の要素や、このようなプロセス、方法、物、又は装置に固有の他の要素も含み得る。本明細書に用いた不定冠詞は、１つ又は１つ以上と定義する。本明細書中に用いた用語“複数の”は、２つ又は２つ以上と定義する。本明細書に用いた用語“他の”は、少なくとも第２の又はそれ以上と定義する。本明細書に用いた用語“含む”及び／又は“有する”は、備えている（即ち、オープンランゲージ）と定義する。本明細書中に用いた用語“連結された”は、必ずしも直接ではなく、また、必ずしも機械的にではないが、接続されるとして定義する。
【図面の簡単な説明】
【００３６】
【図１】センス増幅器の電圧制御用バイアス回路を示す概略図。
【図２】他のセンス増幅器の電圧制御用バイアス回路を示す概略図。
【図３】図１におけるバイアス回路の他の実施形態を示す概略図。
【図４】図２におけるバイアス回路の他の実施形態を示す概略図。
【符号の説明】
【００３７】
１１２・・・バイアス回路、１１３・・・メモリ、１１４・・・センス増幅器、１１６・・・アレイ部、１２０、１４０、１４２・・・演算増幅器、１２２・・・Ｐ−チャネルトランジスタ、１０７、１２４、１２８・・・ノード、１２６・・・Ｎ−チャネルトランジスタ、１３０、１３６・・・抵抗、１７７〜１７９・・・アレイ抵抗、１８０・・・スイッチ。
【図１】
2004152475.tif 000003
【図２】
2004152475.tif 000004
【図３】
2004152475.tif 000005
【図４】
2004152475.tif 000006