(57)【要約】【課題】  クロック遅延検出回路及びクロック遅延検出方法を提供する。【解決手段】  本発明における遅延検出回路及びクロックフォワーディング回路を備えるクロック遅延検出回路において、遅延検出回路は、所定の出力クロック信号及び入力クロック信号間の遅延を検出し、検出された遅延が全て一致すれば、遅延に対応する初期パラメータを発生し、検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、検出された遅延が全て一致するまで遅延を検出し続け、システムリセット信号または所定の内部リセット信号に応答してリセット制御信号を発生する。クロックフォワーディング回路は、初期パラメータに応答して入力データのローディング及びアンローディング動作を行う。【選択図】      図５
2004152288.tif 000002
【特許請求の範囲】
【請求項１】
クロック遅延検出回路を備え、システムリセット信号を受信し、出力データ及び前記出力データが同期される出力クロック信号と前記システムリセット信号とに応答するリセット制御信号を発生するマスター回路と、
前記リセット制御信号に応答してリセットされ、前記出力クロック信号及び前記出力データを受信して前記出力クロック信号のフィードバッククロック信号である入力クロック信号及び前記入力クロック信号に同期される入力データを前記マスター回路に印加するスレーブ回路と、を備え、
前記クロック遅延検出回路は、
前記システムリセット信号または所定の内部リセット信号に応答して前記リセット制御信号を発生し、前記出力クロック信号及び前記入力クロック信号間の遅延を検出し、前記遅延に対応する初期パラメータに応答して前記入力データのローディング及びアンローディング動作を行う、ことを特徴とするデジタルシステム。
【請求項２】
前記内部リセット信号は、
前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しない場合に発生するクロック信号である、ことを特徴とする請求項１に記載のデジタルシステム。
【請求項３】
所定の出力クロック信号及び入力クロック信号間の遅延を検出し、前記検出された遅延が全て一致すれば、前記遅延に対応する初期パラメータを発生し、前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記検出された遅延が全て一致するまで遅延を検出し続け、システムリセット信号または所定の内部リセット信号に応答してリセット制御信号を発生する遅延検出回路と、
前記初期パラメータに応答して入力データのローディング及びアンローディング動作を行うクロックフォワーディング回路と、を備える、ことを特徴とするクロック遅延検出回路。
【請求項４】
前記遅延検出回路は、
前記出力クロック信号と前記入力クロック信号間の遅延を検出するための検出回路と、
前記検出された遅延を比較し、前記検出された遅延が全て一致すれば、対応する前記初期パラメータを発生する比較回路と、
前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記検出回路をリセットし、前記内部リセット信号に応答して前記リセット制御信号を発生し、前記検出された遅延が全て一致するまでＮビットフリーランニングによって前記比較回路が比較動作を行うように制御する制御回路と、を備える、ことを特徴とする請求項３に記載のクロック遅延検出回路。
【請求項５】
前記検出回路は、
前記出力クロック信号に同期され、前記入力クロック信号によってリセットされる二つのＤフリップフロップを備えるカウンティング部と、
前記カウンティング部の出力を受信し、前記入力クロック信号に応答して前記出力クロック信号と前記入力クロック信号間の遅延を検出する検出部と、を備える、ことを特徴とする請求項４に記載のクロック遅延検出回路。
【請求項６】
前記比較回路は、
デマルチプレクサとＮ個のラッチとを備え、Ｎビットフリーランニングによって前記検出部から出力される遅延の最上位ビット及び最下位ビット各々をラッチングするラッチ部と、
前記ラッチ部から出力される最上位ビットと最下位ビット各々を比較し、全ての最上位ビットと全ての最下位ビットとが各々一致すれば、前記最上位ビットのうち何れか一つと前記最下位ビットのうち何れか一つとを前記初期パラメータとして出力し、所定の第１信号を第１レベルとして出力し、最上位ビット及び最下位ビットのうち何れか一つでも一致しなければ、前記第１信号を第２レベルとして出力する比較部と、を備える、ことを特徴とする請求項４に記載のクロック遅延検出回路。
【請求項７】
前記制御回路は、
前記第１信号に応答してＮビットフリーランニングを行うために前記デマルチプレクサを制御し、所定のクロック信号を前記ラッチ部に印加するＮビットフリーランニングカウンタ／デコーダと、
前記第１信号に応答して前記クロック信号を受信した後、内部リセット信号として出力するシステムクロック制御部と、
前記システムリセット信号または前記内部リセット信号を受信して前記Ｎビットフリーランニングカウンタ／デコーダに印加し、前記検出部をリセットし、前記システムリセット信号または前記内部リセット信号を前記リセット制御信号として出力するリセット制御部と、を備える、ことを特徴とする請求項６に記載のクロック遅延検出回路。
【請求項８】
前記クロックフォワーディング回路は、
前記システムクロック制御部の出力に応答してリセットされ、前記クロック信号を発生するクロックゼネレータと、
所定のマスター回路とデータインタフェースをするための内部データバスと、
前記内部データバスに連結され、前記クロック信号に応答してデータをスレーブ回路に出力するデータ制御部と、
前記クロック信号に応答して前記出力クロック信号を所定のスレーブ回路に出力する出力クロック信号制御部と、
前記クロック信号を受信して制御し、制御されたクロック信号を出力する入力クロック信号制御部と、
前記制御されたクロック信号を受信し、前記初期パラメータに応答してロード制御信号及びアンロード制御信号を発生するロード／アンロードクロック制御部と、
前記スレーブ回路から入力される前記入力データを受信し、前記ロード制御信号及び前記アンロード制御信号に応答して前記入力データを前記データ制御部を通じて前記内部データバスにアンローディングするためのロード／アンロードマルチプレクサと、を備える、ことを特徴とする請求項７に記載のクロック遅延検出回路。
【請求項９】
前記出力クロック信号は、所定のマスター回路から出力される信号であり、前記入力クロック信号は所定のスレーブ回路から出力される信号であり、前記入力クロック信号は前記出力クロック信号のフィードバッククロックである、ことを特徴とする請求項８に記載のクロック遅延検出回路。
【請求項１０】
前記内部リセット信号は、
前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しない場合に発生するクロック信号である、ことを特徴とする請求項３に記載のクロック遅延検出回路。
【請求項１１】
前記リセット制御信号は、
前記システムリセット信号または前記内部リセット信号が活性化されれば発生する信号である、ことを特徴とする請求項３に記載のクロック遅延検出回路。
【請求項１２】
クロック遅延検出方法において、
（ａ）所定の出力クロック信号及び入力クロック信号間の遅延を検出し、前記検出された遅延が全て一致すれば、前記遅延に対応する初期パラメータを発生する段階と、
（ｂ）前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記検出された遅延が全て一致するまで遅延を検出し続け、システムリセット信号または所定の内部リセット信号に応答してリセット制御信号を発生する段階と、
（ｃ）前記初期パラメータに応答して入力データのローディング及びアンローディング動作を行う段階と、を備える、ことを特徴とするクロック遅延検出方法。
【請求項１３】
前記（ａ）段階は、
（ａ１）前記出力クロック信号と前記入力クロック信号間の遅延を検出して出力する段階と、
（ａ２）前記（ａ１）段階から出力される遅延の最上位ビット及び最下位ビット各々をラッチングする段階と、
（ａ３）前記（ａ２）段階から出力される最上位ビットと最下位ビット各々を比較し、全ての最上位ビットと全ての最下位ビットとが各々一致すれば、前記最上位ビットのうち何れか一つと前記最下位ビットのうち何れか一つとを前記初期パラメータとして出力し、所定の第１信号を第１レベルとして出力し、最上位ビット及び最下位ビットのうち何れか一つでも一致しなければ、前記第１信号を第２レベルとして出力する段階と、を備える、ことを特徴とする請求項１２に記載のクロック遅延検出方法。
【請求項１４】
前記（ｂ）段階は、
前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記第１信号に応答して前記（ａ）段階を再び始めるための前記リセット制御信号を発生し、前記検出された遅延が全て一致するまでＮビットフリーランニングによって再び前記（ａ）段階を行うように制御する、ことを特徴とする請求項１３に記載のクロック遅延検出方法。
【請求項１５】
第１４項において、前記（ｂ）段階は、
（ｂ１）前記第１信号及び所定のクロック信号に応答して内部リセット信号を発生する段階と、
（ｂ２）前記システムリセット信号または前記内部リセット信号を受信して前記リセット制御信号を発生する段階と、
（ｂ３）前記第１信号に応答してＮビットフリーランニングを行ってＮビットフリーランニング信号を発生する段階と、を備える、ことを特徴とする請求項１４に記載のクロック遅延検出方法。
【請求項１６】
前記（ｃ）段階は、
（ｃ１）前記クロック信号を発生する段階と、
（ｃ２）前記クロック信号に応答して前記出力クロック信号を所定のスレーブ回路に出力する段階と、
（ｃ３）前記クロック信号を受信して制御し、制御されたクロック信号を出力する段階と、
（ｃ４）前記制御されたクロック信号を受信し、前記初期パラメータに応答してロード制御信号及びアンロード制御信号を発生する段階と、
（ｃ５）前記スレーブ回路から入力される入力データを受信し、前記ロード制御信号及び前記アンロード制御信号に応答して入力データをアンローディングする段階と、を備える、ことを特徴とする請求項１５に記載のクロック遅延検出方法。
【請求項１７】
前記出力クロック信号は、所定のマスター回路から出力される信号であり、前記入力クロック信号は所定のスレーブ回路から出力される信号であり、前記入力クロック信号は前記出力クロック信号のフィードバッククロックである、ことを特徴とする請求項１２に記載のクロック遅延検出方法。
【請求項１８】
前記内部リセット信号は、
前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しない場合に発生するクロック信号である、ことを特徴とする請求項１２に記載のクロック遅延検出方法。
【請求項１９】
前記リセット制御信号は、
前記システムリセット信号または前記内部リセット信号が活性化されれば発生する信号である、ことを特徴とする請求項１２に記載のクロック遅延検出方法。
【請求項２０】
前記リセット制御信号は、
出力クロック信号と入力クロック信号間の連続的な遅延を検出する検出手段と、
前記入力クロック信号と前記出力クロック信号間の検出された連続的な遅延を比較し、もし前記検出された遅延が互いに同じでなければ、前記遅延のうち何れか一つに応答して初期パラメータを発生して、内部リセット信号を発生し、前記検出された遅延が互いに同じであれば、前記遅延に応答して初期パラメータを発生して、前記システムリセット信号に応答してリセット制御信号を発生するリセット手段と、をさらに備える、ことを特徴とする請求項３に記載のクロック遅延検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路に係り、より詳細には、クロックフォワーディング回路の初期パラメータのためのクロック遅延を検出し、外部回路のリセットを制御するクロック遅延検出回路に関する。
【背景技術】
【０００２】
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）のようなマスター回路の速度が次第に高速度化するにつれて、マスター回路とインタフェースされるメモリやシステムバスなどの動作速度も比例して高速度化している。このような傾向によって、インタフェースされるクロックやデータが、マザーボードの回路構成によるクロック遅延ため、動作マージンが減少するという問題がある。
【０００３】
このような問題を改善するために、マスター回路からスレーブ回路にデータを伝送する時、マスター回路のクロックも共に伝送してスレーブ回路でデータフェッチをさせ、マスター回路とスレーブ回路間のクロックの遅延を分析して補償するクロックフォワーディング方法が採用されている。
【０００４】
図１は、マスター回路から出力される出力クロック信号と入力される入力クロック信号との関係を説明するタイミング図である。
出力クロック信号ＣＬＫ＿ＯＵＴは、マスター回路（図示せず）から出力されてスレーブ回路（図示せず）に印加される信号であり、入力クロック信号ＣＬＫ＿ＩＮは、スレーブ回路から出力されてマスター回路に印加される信号である。入力クロック信号ＣＬＫ＿ＩＮは、出力クロック信号ＣＬＫ＿ＯＵＴのフィードバッククロック信号である。
マスター回路は、スレーブ回路から印加されるデータをローディングするのに入力クロック信号ＣＬＫ＿ＩＮを使用し、ローディングされたデータを内部で処理するのに出力クロック信号ＣＬＫ＿ＯＵＴを使用する。
【０００５】
図１を参照すれば、出力クロック信号ＣＬＫ＿ＯＵＴと入力クロック信号ＣＬＫ＿ＩＮ間には遅延が存在する。遅延は、マスター回路とスレーブ回路とを含むマザーボードの回路構成に起因する。遅延は、出力クロック信号ＣＬＫ＿ＯＵＴや入力クロック信号ＣＬＫ＿ＩＮの速度が遅い場合には問題にならない。クロック速度が遅い場合には、マスター回路のデータローディング及びアンローディングのための動作マージンが十分である。
【０００６】
図２は、図１の出力クロック信号と入力クロック信号との速度が速くなった場合のタイミング図である。
最近は、マスター回路とスレーブ回路とのクロック速度が早くなる傾向がある。マスター回路とスレーブ回路とのクロック速度が速くなるにつれて、マスター回路のデータローディング及びアンローディングのための動作マージンは減少される。その結果、スレーブ回路からマスター回路へのデータ伝送にエラーが発生しうる。
【０００７】
図３は、図１の出力クロック信号と入力クロック信号との速度上昇によって動作マージンが消滅された場合を説明するタイミング図である。
もしも動作マージンを保証できない程度にクロック速度が速くなれば、スレーブ回路からマスター回路にデータを安全に伝送することはかなり難しい。図３では、出力クロック信号ＣＬＫ＿ＯＵＴが入力クロック信号に先立っていて、動作マージンは保証されていない。これは、マスター回路でのデータ処理がデータローディングより先行するという意味であるので、結局、誤動作である。
高速度で動作される高性能コンピュータでは、前記のようなインタフェースの誤動作を避けることが次第に難しくなっている。したがって、このような問題を解決するための方法がクロックフォワーディング方法である。
【０００８】
図４は、クロックフォワーディング方法による入力クロック信号と出力クロック信号との関係を説明する図面である。
遅延に対応する幾つかのクロック周期が、出力クロック信号ＣＬＫ＿ＯＵＴより先に伝送される。したがって、マスター回路でのデータ処理はデータローディング動作以後に行われ、スレーブ回路から入力されるデータはマスター回路に正確に伝送されうる。
【０００９】
クロックフォワーディング方法では、データローディング及びアンローディングのための初期パラメータを決定しなければならない。一般的に、初期パラメータはマザーボードデザイナーによって決定され、外部のＲＯＭ（図示せず）に保存される。電源が印加された後、マスター回路が初期化する時、初期パラメータは、クロックのフォワーディングのためにクロックフォワーディング回路（図示せず）にローディングされる。初期パラメータによるクロックフォワーディング回路によってマスター回路に入力されたデータは、誤動作なく処理されうる。
【００１０】
クロックフォワーディング方法は、特許文献１、特許文献２、特許文献３がある。
しかし、クロックフォワーディング方法のための初期パラメータは、マザーボードデザイナーによって設定されるので、製品の生産コストが高まり、初期パラメータがＲＯＭに保存されるため、製品の差によってデータ伝送のエラーが発生しうる。
また、クロックフォワーディング方法を利用する場合、マスター回路に備えられたクロックフォワーディング回路とスレーブ回路、すなわちメモリやチップセットは、相互同期されなければならないので、同時にリセットされなければならない。しかし、システムリセットを利用すること以外にはマスター回路とスレーブ回路とを同時にリセットできないので、スレーブ回路に発生するノイズによってもデータ伝送のエラーが発生しうる問題がある。
【特許文献１】米国特許４,８１１,３６４号公報，Ｓｅｇｅｒ ｅｔ ａｌ.，“ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＳＴＡＢＩＬＩＺＥＤ  ＤＡＴＡ  ＴＲＡＮＳＭＩＳＳＩＯＮ”（１９８９年３月７日）
【特許文献２】米国特許４,９７９,１９０号，Ｓｅｇｅｒ ｅｔ ａｌ.，“ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＳＴＡＢＩＬＩＺＥＤ  ＤＡＴＡ  ＴＲＡＮＳＭＩＳＳＩＯＮ”（１９９０年１２月１８日）
【特許文献３】米国特許４,５２５,８４９，Ｗｏｌｆ．，“ＤＡＴＡ  ＴＲＡＮＳＭＩＳＳＩＯＮ  ＦＡＣＩＬＩＴＹ  ＢＥＴＷＥＥＮ  ＴＷＯ  ＡＳＹＮＣＨＲＯＮＯＵＳＬＹ  ＣＯＮＴＲＯＬＬＥＤ  ＤＡＴＡ  ＰＲＯＣＥＳＳＩＮＧ  ＳＹＳＴＥＭＳ  ＷＩＴＨ  Ａ  ＢＵＦＦＥＲ  ＭＥＭＯＲＹ”（１９８５年６月２５日）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、クロックフォワーディング回路の初期パラメータを設定するためのクロック遅延を自動に検出し、外部スレーブ回路のリセットを直接制御できるクロック遅延検出回路を提供することである。
本発明が解決しようとする他の技術的課題は、クロックフォワーディング回路の初期パラメータを自動に設定するためのクロック遅延を自動に検出し、外部スレーブ回路のリセットを直接制御できるクロック遅延検出方法を提供することである。
【課題を解決するための手段】
【００１２】
前記技術的課題を達成するための本発明の第１実施例によるデジタルシステムは、マスター回路及びスレーブ回路を備える。
マスター回路は、クロック遅延検出回路を備え、システムリセット信号を受信し、出力データ及び前記出力データが同期される出力クロック信号と前記システムリセット信号とに応答するリセット制御信号を発生する。
【００１３】
スレーブ回路は、前記リセット制御信号に応答してリセットされ、前記出力クロック信号及び前記出力データを受信して前記出力クロック信号のフィードバッククロック信号の入力クロック信号及び前記入力クロック信号に同期される入力データを前記マスター回路に印加する。
さらに説明すれば、前記クロック遅延検出回路は、前記システムリセット信号または所定の内部リセット信号に応答して前記リセット制御信号を発生し、前記出力クロック信号及び前記入力クロック信号間の遅延を検出し、前記遅延に対応する初期パラメータに応答して前記入力データのローディング及びアンローディング動作を行う。
【００１４】
前記内部リセット信号は、前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しない場合に発生するクロック信号である。
前記技術的課題を達成するための本発明の第２実施例によるクロック遅延検出回路は、遅延検出回路及びクロックフォワーディング回路を備える。
遅延検出回路は、所定の出力クロック信号及び入力クロック信号間の遅延を検出し、前記検出された遅延が全て一致すれば、前記遅延に対応する初期パラメータを発生し、前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記検出された遅延が全て一致するまで遅延を検出し続け、システムリセット信号または所定の内部リセット信号に応答してリセット制御信号を発生する。
【００１５】
クロックフォワーディング回路は、前記初期パラメータに応答して入力データのローディング及びアンローディング動作を行う。
前記遅延検出回路は、前記出力クロック信号と前記入力クロック信号間の遅延を検出するための検出回路、前記検出された遅延を比較し、前記検出された遅延が全て一致すれば、対応する前記初期パラメータを発生する比較回路及び前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記検出回路をリセットし、前記内部リセット信号に応答して前記リセット制御信号を発生し、前記検出された遅延が全て一致するまでＮビットフリーランニングによって前記比較回路が比較動作を行うように制御する制御回路とを、備える。
【００１６】
前記検出回路は、前記出力クロック信号に同期され、前記入力クロック信号によってリセットされる二つのＤフリップフロップを備えるカウンティング部及び前記カウンティング部の出力を受信し、前記入力クロック信号に応答して前記出力クロック信号と前記入力クロック信号間の遅延を検出する検出部を備える。
前記比較回路は、デマルチプレクサとＮ個のラッチとを備え、Ｎビットフリーランニングによって前記検出部から出力される遅延の最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）及び最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）各々をラッチングするラッチ部、及び前記ラッチ部から出力されるＭＳＢとＬＳＢ各々を比較し、全てのＭＳＢと全てのＬＳＢとが各々一致すれば、前記ＭＳＢのうち何れか一つと前記ＬＳＢのうち何れか一つとを前記初期パラメータとして出力し、所定の第１信号を第１レベルとして出力し、ＭＳＢ及びＬＳＢのうち何れか一つでも一致しなげれば、前記第１信号を第２レベルとして出力する比較部、を備える。
【００１７】
前記制御回路は、前記第１信号に応答してＮビットフリーランニングを行うために前記デマルチプレクサを制御し、所定のクロック信号を前記ラッチ部に印加するＮビットフリーランニングカウンタ／デコーダ、前記第１信号に応答して、前記クロック信号を受信した後に、内部リセット信号として出力するシステムクロック制御部、及び前記システムリセット信号または前記内部リセット信号を受信して前記Ｎビットフリーランニングカウンタ／デコーダに印加し、前記検出部をリセットし、前記リセット制御信号として出力するリセット制御部、を備える。
【００１８】
前記クロックフォワーディング回路は、前記システムクロック制御部の出力に応答してリセットされ、前記クロック信号を発生するクロックゼネレータ、所定のマスター回路とデータインタフェースをするための内部データバス、前記内部データバスに連結されて前記クロック信号に応答してデータをスレーブ回路に出力するデータ制御部、前記クロック信号に応答して前記出力クロック信号を所定のスレーブ回路に出力する出力クロック信号制御部、前記クロック信号を受信して制御し、制御されたクロック信号を出力する入力クロック信号制御部、前記制御されたクロック信号を受信し、前記初期パラメータに応答してロード制御信号及びアンロード制御信号を発生するロード／アンロードクロック制御部、及び前記スレーブ回路から入力される前記入力データを受信し、前記ロード制御信号及び前記アンロード制御信号に応答して、前記入力データを前記データ制御部を通じて、前記内部データバスにアンローディングするためのロード／アンロードマルチプレクサを備える。
【００１９】
前記出力クロック信号は、所定のマスター回路から出力される信号であり、前記入力クロック信号は所定のスレーブ回路から出力される信号であり、前記入力クロック信号は前記出力クロック信号のフィードバッククロックである。
前記内部リセット信号は、前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しない場合に発生するクロック信号である。前記リセット制御信号は、前記システムリセット信号または前記内部リセット信号が活性化されれば発生する信号である。
【００２０】
前記他の技術的課題を達成するための本発明の第１実施例によるクロック遅延検出方法は、（ａ）所定の出力クロック信号及び入力クロック信号間の遅延を検出し、前記検出された遅延が全て一致すれば、前記遅延に対応する初期パラメータを発生する段階、（ｂ）前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記検出された遅延が全て一致するまで遅延を検出し続け、システムリセット信号または所定の内部リセット信号に応答してリセット制御信号を発生する段階、及び（ｃ）前記初期パラメータに応答して入力データのローディング及びアンローディング動作を行う段階、を備える、ことを特徴とする。
【００２１】
前記（ａ）段階は、（ａ１）前記出力クロック信号と前記入力クロック信号間の遅延を検出して出力する段階、（ａ２）前記（ａ１）段階から出力される遅延のＭＳＢ及びＬＳＢ各々をラッチングする段階、及び（ａ３）前記（ａ２）段階から出力されるＭＳＢとＬＳＢ各々を比較し、全てのＭＳＢと全てのＬＳＢとが各々一致すれば、前記ＭＳＢのうち何れか一つと前記ＬＳＢのうち何れか一つとを前記初期パラメータとして出力し、所定の第１信号を第１レベルとして出力し、ＭＳＢ及びＬＳＢのうち何れか一つでも一致しなければ、前記第１信号を第２レベルとして出力する段階、を備える。
【００２２】
前記（ｂ）段階は、前記検出された遅延のうち何れか一つでも一致しなければ、前記第１信号に応答して前記（ａ）段階を再び始めるための前記リセット制御信号を発生し、前記検出された遅延が全て一致するまでＮビットフリーランニングによって再び前記（ａ）段階を行うように制御することを特徴とする。
前記（ｂ）段階は、（ｂ１）前記第１信号及び所定のクロック信号に応答して内部リセット信号を発生する段階、（ｂ２）前記システムリセット信号または前記内部リセット信号を受信して前記リセット制御信号を発生する段階、及び（ｂ３）前記第１信号に応答してＮビットフリーランニングを行ってＮビットフリーランニング信号を発生する段階、を備えることを特徴とする。
【００２３】
前記（ｃ）段階は、（ｃ１）前記クロック信号を発生する段階、（ｃ２）前記クロック信号に応答して前記出力クロック信号を所定のスレーブ回路に出力する段階、（ｃ３）前記クロック信号を受信して制御し、制御されたクロック信号を出力する段階、（ｃ４）前記制御されたクロック信号を受信し、前記初期パラメータに応答してロード制御信号及びアンロード制御信号を発生する段階、及び（ｃ５）前記スレーブ回路から入力される入力データを受信し、前記ロード制御信号及び前記アンロード制御信号に応答して入力データをアンローディングする段階、を備える。
前記出力クロック信号は、所定のマスター回路から出力される信号であり、前記入力クロック信号は所定のスレーブ回路から出力される信号であり、前記入力クロック信号は前記出力クロック信号のフィードバッククロックである。
前記内部リセット信号は、前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しない場合に発生するクロック信号である。前記リセット制御信号は、前記システムリセット信号または前記内部リセット信号が活性化されれば発生する信号である。
【発明の効果】
【００２４】
本発明によるクロック遅延検出回路は、クロックフォワーディング回路の初期パラメータを設定するためのクロック遅延を自動的に検出でき、また、インタフェースされる外部回路をマスター回路と同時にリセットできるので、データ伝送をエラーなく行える長所がある。
【発明を実施するための最良の形態】
【００２５】
本発明と本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す
【００２６】
図５は、本発明の第１実施例によるデジタルシステムを示すブロック図である。
図５を参照すれば、本発明の第１実施例によるデジタルシステム５００は、マスター回路５１０及びスレーブ回路５３０を備える。
マスター回路５１０は、クロック遅延検出回路５２０を備え、システムリセット信号（図示せず）を受信し、出力データＤＡＴＡ＿ＯＵＴ及び出力データＤＡＴＡ＿ＯＵＴが同期される出力クロック信号ＣＬＫ＿ＯＵＴとシステムリセット信号（図示せず）とに応答するリセット制御信号ＲＥＳＥＴを発生する。
【００２７】
スレーブ回路５３０は、リセット制御信号ＲＥＳＥＴに応答してリセットされ、出力クロック信号ＣＬＫ＿ＯＵＴ及び出力データＤＡＴＡ＿ＯＵＴを受信して出力クロック信号ＣＬＫ＿ＯＵＴのフィードバッククロック信号である入力クロック信号ＣＬＫ＿ＩＮ及び入力クロック信号ＣＬＫ＿ＩＮに同期される入力データＤＡＴＡ＿ＩＮをマスター回路５１０に印加する。
デジタルシステム５００のマスター回路５１０は、出力クロック信号ＣＬＫ＿ＯＵＴ及び出力データＤＡＴＡ＿ＯＵＴをスレーブ回路５３０に印加する。スレーブ回路５３０は、出力データＤＡＴＡ＿ＯＵＴを受信して処理し、入力データＤＡＴＡ＿ＩＮをマスター回路５１０に再び印加する。入力データＤＡＴＡ＿ＩＮは、入力クロック信号ＣＬＫ＿ＩＮに同期される。
【００２８】
しかし、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間に遅延が発生する。マスター回路５１０は、入力クロック信号ＣＬＫ＿ＩＮを利用して入力データＤＡＴＡ＿ＩＮを受信し、出力クロック信号ＣＬＫ＿ＯＵＴを利用して入力データＤＡＴＡ＿ＩＮを処理するが、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延は誤動作の原因となる。したがって、マスター回路５１０は、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延を検出して補正するクロック遅延検出回路５２０を備える。
クロック遅延検出回路５２０は、出力クロック信号ＣＬＫ＿ＯＵＴ及び入力クロック信号ＣＬＫ＿ＩＮ間の遅延を検出し、前記遅延に対応する初期パラメータに応答して入力データＤＡＴＡ＿ＩＮのローディング及びアンローディング動作を行う。
【００２９】
クロック遅延検出回路５２０は、出力クロック信号ＣＬＫ＿ＯＵＴと入力クロック信号ＣＬＫ＿ＩＮ間の遅延を数回検出し、検出結果が相互一致しなければ、検出結果が一致するまで遅延を検出し続ける。クロック遅延検出回路５２０は、検出結果が相互一致すれば、検出された遅延に対応する初期パラメータを発生し、初期パラメータを利用して入力データＤＡＴＡ＿ＩＮをローディングまたはアンローディングする。
クロック遅延検出回路５２０は、システムリセット信号（図示せず）または所定の内部リセット信号（図示せず）に応答して、リセット制御信号ＲＥＳＥＴを発生する。内部リセット信号は、前記検出された遅延のうち何れか一つでも一致しない場合に発生するクロック信号である。
【００３０】
すなわち、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延を数回検出し、検出結果が相互一致しなければ、クロック遅延検出回路５２０は内部リセット信号を発生する。発生した内部リセット信号に応答してリセット制御信号が発生し、リセット制御信号ＲＥＳＥＴが発生すれば、スレーブ回路５３０はリセットされる。内部リセット信号が発生すれば、クロック遅延検出回路５２０もリセットされる。
リセット後、検出された結果が全て互いに同じになるまで、再び入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延を検出する。クロック遅延検出回路５２０の詳細な動作は、後述される。
【００３１】
図６は、本発明の第２実施例によるクロック遅延検出回路を示すブロック図である。
図６を参照すれば、本発明の第２実施例によるブロック遅延検出回路５２０は、遅延検出回路６１０及びクロックフォワーディング回路６２０を備える。
遅延検出回路６１０は、所定の出力クロック信号ＣＬＫ＿ＯＵＴ及び入力クロック信号ＣＬＫ＿ＩＮ間の遅延を検出し、検出された遅延が全て一致すれば、遅延に対応する初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞を発生する。前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記検出された遅延が全て一致するまで遅延を検出し続ける。また、遅延検出回路６１０は、システムリセット信号ＳＹＳＲＳＴまたは所定の内部リセット信号（図示せず）に応答して、リセット制御信号ＲＥＳＥＴを発生する。
クロックフォワーディング回路６２０は、初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞に応答して、入力データＤＡＴＡ＿ＩＮのローディング及びアンローディング動作を行う。
【００３２】
図１１は、クロック遅延検出方法を説明するフローチャートである。
図１１のクロック遅延検出方法１１００は、図６のクロック遅延検出回路５２０の動作を説明しているので、共に説明する。
まず、所定の出力クロック信号及び入力クロック信号間の遅延を検出し、前記検出された遅延が全て一致するか、あるいは、検出された遅延のうち何れか一つでも他の遅延と異なるものがあるか、を判断する（１１１０段階）。
【００３３】
前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、前記検出された遅延が全て一致するまで遅延を検出し続け、システムリセット信号または所定の内部リセット信号に応答してリセット制御信号を発生する（１１２０段階）。
検出された遅延が全て一致すれば、前記遅延に対応する初期パラメータを発生する（１１３０段階）。前記初期パラメータに応答して入力データのローディング及びアンローディング動作を行う（１１４０段階）。
【００３４】
図６を参照してクロック遅延検出回路５２０の動作をさらに詳細に説明する。
クロックフォワーディング回路６２０は、クロックゼネレータ６３０、内部データバス６４０、データ制御部６５０、出力クロック信号制御部６６０、入力クロック信号制御部６７０、ロード／アンロードクロック制御部６８０、及びロード／アンロードマルチプレクサ６９０を備える。
クロックゼネレータ６３０は、遅延検出回路６１０の内部のシステムクロック制御部（図示せず）の出力に応答してリセットされ、クロック信号ＣＬＫを発生する。出力クロック信号制御部６６０は、クロックゼネレータ６３０から発生するクロック信号ＣＬＫに応答して出力クロック信号ＣＬＫ＿ＯＵＴをスレーブ回路（図示せず）に出力する。
【００３５】
この時、マスター回路（図示せず）とデータインタフェースをする内部データバス６４０から伝送された出力データＤＡＴＡ＿ＯＵＴとは、データ制御部６５０を通じてスレーブ回路（図示せず）に出力される。
スレーブ回路（図示せず）は、マスター回路（図示せず）から出力される出力クロック信号ＣＬＫ＿ＯＵＴと出力データＤＡＴＡ＿ＯＵＴとを受信し、入力クロック信号ＣＬＫ＿ＩＮと入力データＤＡＴＡ＿ＩＮとをマスター回路（図示せず）のクロックフォワーディング回路６２０に印加する。入力クロック信号ＣＬＫ＿ＩＮは、出力クロック信号ＣＬＫ＿ＯＵＴのフィードバッククロックである。入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間には遅延が存在する。遅延は、マスター回路とスレーブ回路とを含むマザーボードの構造によって発生する。
【００３６】
遅延検出回路６１０は、自動に入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延を検出し、遅延に対応する初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞をロード／アンロードクロック制御部６８０に印加する。入力クロック信号制御部６７０は、クロック信号ＣＬＫを受信して制御し、制御されたクロック信号ＣＬＫ＿ＯＵＴを出力する。
ロード／アンロードクロック制御部６８０は、制御されたクロック信号ＣＬＫ＿ＯＵＴ'及び入力クロック信号ＣＬＫ＿ＩＮを受信し、初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞に応答して、ロード制御信号ＬＤ＜１：０＞及びアンロード制御信号ＵＮＬＤ＜１：０＞を発生する。
【００３７】
ロード／アンロードマルチプレクサ６９０は、入力データＤＡＴＡ＿ＩＮ、ロード制御信号ＬＤ＜１：０＞及びアンロード制御信号ＵＮＬＤ＜１：０＞に応答して、入力データＤＡＴＡ＿ＩＮを、データ制御部６５０を通じて内部データバス６４０にアンローディングする。
ロード／アンロードマルチプレクサ６９０は、ロード制御信号ＬＤ＜１：０＞及びアンロード制御信号ＵＮＬＤ＜１：０＞を初期値から発生させる。ロード制御信号ＬＤ＜１：０＞の初期値は、“００”に設定され、アンロード制御信号ＵＮＬＤ＜１：０＞の初期値は、初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞に応答して設定される。
【００３８】
このような方法で発生したロード制御信号ＬＤ＜１：０＞及びアンロード制御信号ＵＮＬＤ＜１：０＞に応答して、ロード／アンロードマルチプレクサ６９０は、入力データＤＡＴＡ＿ＩＮをローディングし、ローディングされた入力データＤＡＴＡ＿ＩＮを遅延に影響されず、データ制御部６５０を通じてマスター回路（図示せず）にエラーなくアンローディングできる。
【００３９】
図７は、図６の遅延検出回路を示す回路図である。
図７を参照すれば、遅延検出回路６１０は、検出回路７１０、比較回路７３０及び制御回路７６０を備える。検出回路７１０は、出力クロック信号ＣＬＫ＿ＯＵＴと入力クロック信号ＣＬＫ＿ＩＮ間の遅延を検出する。比較回路７３０は、前記検出された遅延を比較し、前記検出された遅延が全て一致すれば、対応する初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞を発生する。
【００４０】
制御回路７６０は、前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しなければ、検出回路７１０をリセットし、内部リセット信号ＩＲＳＴに応答してリセット制御信号ＲＥＳＥＴを発生する。この時、図６のクロックゼネレータ６３０も共にリセットされる。内部リセット信号ＩＲＳＴは、前記検出された遅延のうち何れか一つでも検出された他の遅延と一致しない場合に発生するクロック信号である。
また、制御回路７６０は、クロックゼネレータ６３０のリセットが解消された後、検出された遅延が全て一致するまで、Ｎビットフリーランニングによって、比較回路７３０が比較動作を行うように制御する。
【００４１】
検出回路７１０は、カウンティング部７１５及び検出部７２０を備える。カウンティング部７１５は、出力クロック信号ＣＬＫ＿ＯＵＴに同期され、入力クロック信号ＣＬＫ＿ＩＮによってリセットされる二つのＤフリップフロップ７１７，７１９を備える。検出部７２０は、カウンティング部７１５の出力を受信し、入力クロック信号ＣＬＫ＿ＩＮに応答して、出力クロック信号ＣＬＫ＿ＯＵＴと入力クロック信号ＣＬＫ＿ＩＮ間の遅延を検出する。検出部７２０は、二つのＤフリップフロップ７２３，７２５とＲ−Ｓフリップフロップ７２１とを備える。
【００４２】
Ｄフリップフロップ７１７の出力は、Ｄフリップフロップ７２３に印加され、Ｄフリップフロップ７１９の出力は、Ｄフリップフロップ７２５に印加される。入力クロック信号ＣＬＫ＿ＩＮは、Ｒ−Ｓフリップフロップ７２１を通じて、ＤフリップフロップＤＥＬ７２３，７２５のクロック信号として印加される。
Ｄフリップフロップ７２３，７２５は、カウンティング部７２０の出力とスレーブ回路（図示せず）とから入力される入力クロック信号ＣＬＫ＿ＩＮとに応答して、出力クロック信号ＣＬＫ＿ＯＵＴと入力クロック信号ＣＬＫ＿ＩＮ間の遅延を検出する。
【００４３】
比較回路７３０は、ラッチ部７３５及び比較部７５０を備える。ラッチ部７３５は、デマルチプレクサ７３７とＮ個のラッチ７３９，７４１，７４３，７４５とを備え、Ｎビットフリーランニングによって、検出部７２０から出力される遅延のＭＳＢ及びＬＳＢ各々をラッチングする。
比較部７５０は、ラッチ部７３５から出力されるＭＳＢとＬＳＢの各々を比較し、全てのＭＳＢと全てのＬＳＢとが各々一致すれば、前記ＭＳＢのうち何れか一つと前記ＬＳＢのうち何れか一つとを初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞として出力し、所定の第１信号Ｓ１を第１レベルとして出力する。また、比較部７５０は、ＭＳＢ及びＬＳＢのうち何れか一つでも一致しなければ、第１信号Ｓ１を第２レベルとして出力する。
【００４４】
さらに説明すれば、比較部７５０は、二つの排他的論理和手段７５１，７５３と反転論理和手段７５５とを備える。排他的論理和手段７５１，７５３は、検出された遅延のＭＳＢ Ｎ個とＬＳＢ Ｎ個とを、デマルチプレクサ７３７を通じて受信する。また、排他的論理和手段７５１，７５３は、ラッチ部７３５の出力、すなわち、検出された遅延が全て同じであるか否かを判断するために検出された遅延のＭＳＢとＬＳＢとを比較し、比較結果を反転論理和手段７５５として出力する。
もしも検出された遅延が全て同じであれば、反転論理和手段７５５は第１信号Ｓ１を第１レベルとして出力する。これにより、検出された遅延のＭＳＢのうち何れか一つと前記ＬＳＢのうち何れか一つとが、初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞としてロード／アンロードクロック制御部６８０に出力される。
【００４５】
しかし、検出された遅延が全て同じでなければ、反転論理和手段７５５は第１信号Ｓ１を第２レベルとして出力する。ここで、第１レベルは、ハイレバルであり、第２レベルはローレベルである。これにより、制御回路７６０は、第２レベルを有する第１信号Ｓ１に応答して、クロックゼネレータ６８０及び検出回路７１０をリセットする。
制御回路７６０は、Ｎビットフリーランニングカウンタ／デコーダ７６５、システムクロック制御部７７０及びリセット制御部７７５を備える。Ｎビットフリーランニングカウンタ／デコーダ７６５は、リセット制御部７７５とラッチ部７３５間に連結される。Ｎビットフリーランニングカウンタ／デコーダ７６５は、第１信号Ｓ１に応答してＮビットフリーランニングを行うためにデマルチプレクサ７３７を制御し、所定のクロック信号をラッチ部７３５に印加する。
【００４６】
すなわち、Ｎビットフリーランニングカウンタ／デコーダ７６５は、比較部７５０から出力される第１信号Ｓ１が第２レベルすなわち論理ローレベルである場合に活性化してＮビットフリーランニングを行い、クロックゼネレータ６３０からのクロック信号をラッチ部７３５のラッチに供給するためにデマルチプレクサ７３７を制御する。
システムクロック制御部７７０は、比較部７５０から発生する第１信号Ｓ１が第２レベルである場合、すなわち、検出された遅延のうち何れか一つでも他の検出された遅延と一致しない場合、第１信号Ｓ１に応答してクロックゼネレータ６３０をリセットし、内部リセット信号ＩＲＳＴを発生する。
【００４７】
リセット制御部７７５は、システムリセット信号ＳＹＳＲＳＴまたは内部リセット信号ＩＲＳＴを受信して、Ｎビットフリーランニングカウンタ／デコーダ７６５に印加し、検出回路７１０をリセットし、リセット制御信号ＲＥＳＥＴとして出力する。システムリセット信号ＳＹＳＲＳＴは、外部でシステム全体をリセットする場合に入力される信号である。内部リセット信号ＩＲＳＴは、検出された遅延のうち何れか一つでも検出された他の遅延と一致しない場合に発生するクロック信号である。
【００４８】
一定時間が過ぎた後、リセットが解除されれば、検出回路７１０も次の入力を受信できるように転換され、デマルチプレクサ７３７も、Ｎビットフリーランニングカウンタ／デコーダ７６５によって検出部７２０の出力を受信して、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延を検出する。総Ｎ回の検出された遅延が全て同じであればこそ安定した遅延が検出されたと言え、安定した遅延が検出されれば、第１信号Ｓ１は第１レベルとして発生して制御回路７６０を停止させる。また、初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞が、ロード／アンロードクロック制御部６８０に印加される。
【００４９】
このようなクロック遅延検出回路５２０は、電源がターンオンされた後、マスター回路（図示せず）が動作モードに戻る前に、初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞が設定されるように、制御ブロック（図示せず）に装着される。そして、毎度電源がターンオンされれば、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延を検出して、自動的に初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞を設定させる。
【００５０】
第１信号Ｓ１が第２レベルである場合、すなわち、検出された遅延のうち何れか一つでも他の検出された遅延と一致しない場合、クロックゼネレータ６３０や検出回路７１０は毎度リセットされるが、クロック遅延検出回路５２０が装着される制御ブロック（図示せず）の外部の回路、すなわちメモリやチップセットの場合は、リセットされない。したがって、保存された値が以前の状態を維持するか、または外部要因によって変えられる。
【００５１】
したがって、リセット制御部７７５は、システムクロック制御部７７０がクロックゼネレータ６３０をリセットさせ、内部リセット信号ＩＲＳＴを発生すれば、内部リセット信号ＩＲＳＴに応答して、リセット制御信号ＲＥＳＥＴを発生する。リセット制御信号ＲＥＳＥＴは、検出回路７１０をリセットさせると同時に、外部のメモリやチップセットをリセットさせる。したがって、クロックゼネレータ６３０及び検出回路７１０だけでなく、マスター回路（図示せず）とインタフェースされる外部回路も同時にリセットされうるので、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延を検出する場合、同じ条件下で検出を始められ、システムの安定した動作を保証する。
【００５２】
図８は、図７の遅延検出回路の動作を示すタイミング図である。
図７及び図８を参照すれば、フリップフロップ７１７，７１９は、出力クロック信号ＣＬＫ＿ＯＵＴに応答して動作される。図８のＦ／Ｆ＜１＞は、フリップフロップ７１７の出力波形であり、Ｆ／Ｆ＜０＞はフリップフロップ７１９の出力波形である。
検出部７２０は、入力クロック信号ＣＬＫ＿ＩＮとフリップフロップ７１７，７１９の出力波形Ｆ／Ｆ＜１＞，Ｆ／Ｆ＜０＞とに応答して、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延を検出する。図８を参照すれば、もし最大遅延が１ビットタイムより大きく、２ビットタイムより小さければ、検出された遅延は“１１”となる。これは、入力クロック信号ＣＬＫ＿ＩＮの上昇エッジでフリップフロップ７１７，７１９の出力波形Ｆ／Ｆ＜１＞，Ｆ／Ｆ＜０＞を検討することによって決定される。
【００５３】
Ｎ個の検出された遅延のうち何れか一つでも他の検出された遅延と同じでなければ、システムクロック制御部７７０はクロックゼネレータ６３０をリセットし、内部リセット信号ＩＲＳＴを発生し、内部リセット信号ＩＲＳＴに応答して、リセット制御部７７５は検出回路７１０をリセットする。クロックゼネレータ６３０のリセットが解除されれば、検出された遅延が全て同じになるまで遅延検出が反復される。
【００５４】
図９は、図７の遅延検出回路から発生する初期パラメータを示す表である。図９を参照すれば、初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞は、検出される最大遅延によって決定される。もしも最大遅延が１ビットタイムより大きく、２ビットタイムより小さければ、初期パラメータＩＮＩＴ＿ＵＮＬＤ＜１：０＞は“１１”となる。この時、フェッチされた結果、ＤＬＹ＜１：０＞が“１１”であるためである。もしも最大遅延が２ビットタイムより大きく、３ビットタイムより小さければ、初期パラメータは“１０”となる。
【００５５】
図１０は、図６のクロック遅延検出回路の動作を説明するタイミング図である。
もしもアンロード制御信号ＵＮＬＤの初期値が“１１”に設定されれば、アンロード制御信号ＵＮＬＤは、出力クロック信号ＣＬＫ＿ＯＵＴに応答して“１０”、“００”、“０１”そして、再び“１１”の順序に反復して発生する。そして、ロード制御信号ＬＤは、入力クロック信号ＣＬＫ＿ＩＮに応答して常に“０１”、“１１”、“１０”、“００”の順序に反復的に発生する。
【００５６】
もしもアンロード制御信号ＵＮＬＤの初期値が“１１”に設定されれば、これは最大遅延が１ビットタイムより大きく、２ビットタイムより小さな場合を意味する。したがって、クロック遅延検出回路５２０は、マスター回路（図示せず）とスレーブ回路（図示せず）間のデータ伝送が、入力クロック信号ＣＬＫ＿ＩＮと出力クロック信号ＣＬＫ＿ＯＵＴ間の遅延に影響されないようにするために、アンロード制御信号ＵＮＬＤ＜１：０＞“１０”及び“００”に対応する二つのクロックをあらかじめ伝送する。
【００５７】
したがって、アンロード制御信号ＵＮＬＤ＜１：０＞“１０”、“００”に対応する二つのクロックが伝送された後、“０１”、“１１”、“１０”、“００”の順序に発生するロード制御信号ＬＤに応答して、入力データＤＡＴＡ＿ＩＮはロード／アンロードマルチプレクサ６９０にローディングされる。これにより、“０１”、“１１”、“１０”、“００”の順序に発生するアンロード制御信号ＵＮＬＤに応答してローディングされた入力データＤＡＴＡ＿ＩＮは、アンローディングされる。したがって、本発明によるクロック遅延検出回路は、出力クロック信号ＣＬＫ＿ＯＵＴと入力クロック信号ＣＬＫ＿ＩＮ間の遅延に対応する初期パラメータを自動的に設定し、また、インタフェースされる外部回路をマスター回路と同時にリセットできる。
【００５８】
以上のように、図面と明細書で最適の実施例が開示された。ここで、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
【産業上の利用可能性】
【００５９】
本発明は、高速に動作されるチップセット間のクロック信号を相互同期させるクロックフォワーディング回路の分野に利用できる。
【図面の簡単な説明】
【００６０】
【図１】マスター回路から出力される出力クロック信号と入力される入力クロック信号との関係を説明するタイミング図である。
【図２】図１の出力クロック信号と入力クロック信号との速度が速くなった場合のタイミング図である。
【図３】図１の出力クロック信号と入力クロック信号との速度上昇によって動作マージンが消滅された場合を説明するタイミング図である。
【図４】クロックフォワーディング方法による入力クロック信号と出力クロック信号との関係を説明する図面である。
【図５】本発明の第１実施例によるデジタルシステムを示すブロック図である。
【図６】本発明の第２実施例によるクロック遅延検出回路を示すブロック図である。
【図７】図６の遅延検出回路を示す回路図である。
【図８】図７の遅延検出回路の動作を示すタイミング図である。
【図９】図７の遅延検出回路から発生する初期パラメータを示す表である。
【図１０】図６のクロック遅延検出回路の動作を説明するタイミング図である。
【図１１】クロック遅延検出方法を説明するフローチャートである。
【符号の説明】
【００６１】
５００    デジタルシステム
５１０    マスター回路
５２０    クロック遅延検出回路
５３０    スレーブ回路
ＣＬＫ＿ＯＵＴ    出力クロック信号
ＣＬＫ＿ＩＮ      入力クロック信号
ＤＡＴＡ＿ＯＵＴ  出力データ
ＤＡＴＡ＿ＩＮ    入力データ
ＲＥＳＥＴ        リセット制御信号
【図１】
2004152288.tif 000003
【図２】
2004152288.tif 000004
【図３】
2004152288.tif 000005
【図４】
2004152288.tif 000006
【図５】
2004152288.tif 000007
【図６】
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【図７】
2004152288.tif 000009
【図８】
2004152288.tif 000010
【図９】
2004152288.tif 000011
【図１０】
2004152288.tif 000012
【図１１】
2004152288.tif 000013