(57)【要約】【課題】小型で内部抵抗の小さいパワーＭＯＳＦＥＴと、また実装面積に小さなパワーＭＯＳＦＥＴ応用装置と、製造の容易なパワーＭＯＳＦＥＴの製造方法を提案する。【解決手段】半導体基板の相対向する主面上に、ソース端子層、ゲート端子層、ドレイン端子層を配置する。これらの各端子層は、各主面の面積内に納まる大きさを持って各主面上に配置され、ソース電極、ゲート電極、ドレイン電極に接合される。このパワーＭＯＳＦＥＴは、各主面が回路基板とほぼ直交するようにして、回路基板に実装される。パワーＭＯＳＦＥＴは、半導体ウエハの段階で、端子板を分離する工程、またはソース電極、ゲート電極、ドレイン電極に金属層を蒸着する方法によって、ソース端子層、ゲート端子層、ドレイン端子層を形成する。【選択図】  図１
2004349331.tif 000002
【特許請求の範囲】
【請求項１】
相対向する一方の主面にソース電極とゲート電極を有し、その他方に主面にドレイン電極を有する半導体基板、前記一方の主面上に配置され前記ソース電極に接合するソース端子層、前記一方の主面上に配置され前記ゲート電極に接合するゲート端子層、および前記他方の主面上に配置され前記ドレイン電極に接合するドレイン端子層を備え、前記ソース端子層とゲート端子層が前記一方の主面上にその主面の面積内に納まる大きさで配置され、また前記ドレイン端子層も前記他方の主面上にその主面の面積内に納まる大きさで配置されたことを特徴とするパワーＭＯＳＦＥＴ。
【請求項２】
請求項１記載のパワーＭＯＳＦＥＴであって、前記ソース端子層とゲート端子層とドレイン端子層が、導電性接着剤により前記各主面に接合されたことを特徴とするパワーＭＯＳＦＥＴ。
【請求項３】
請求項１記載のパワーＭＯＳＦＥＴであって、前記ソース端子層、ゲート端子層、ドレイン端子層が金属蒸着層で形成され、これらが前記ソース電極、ゲート電極、ドレイン電極に蒸着されたことを特徴とするパワーＭＯＳＦＥＴ。
【請求項４】
請求項１記載のパワーＭＯＳＦＥＴであって、前記ソース端子層、ゲート端子層、ドレイン端子層に表面にろう付け層が形成されたことを特徴とするパワーＭＯＳＦＥＴ。
【請求項５】
請求項１記載のパワーＭＯＳＦＥＴを前記半導体基板の各主面が回路基板にほぼ垂直となるように実装したことを特徴とするパワーＭＯＳＦＥＴ応用装置。
【請求項６】
請求項５記載のパワーＭＯＳＦＥＴ応用装置であって、前記ソース端子層、ゲート端子層、ドレイン端子層のそれぞれが、ろう付け材によって前記回路基板にろう付けされたパワーＭＯＳＦＥＴ応用装置。
【請求項７】
請求項５記載のパワーＭＯＳＦＥＴ応用装置であって、前記半導体基板と、前記ソース端子層と、ゲート端子層と、ドレイン端子層とを覆うように、樹脂封止部材が設けられたパワーＭＯＳＦＥＴ応用装置。
【請求項８】
半導体基板の一方の主表面側にソース電極とゲート電極を有し、その他方の主表面側にドレイン電極を有するパワーＭＯＳＦＥＴを複数個含んだ半導体ウエハを準備するウエハ準備工程、このウエハ準備工程の後で、前記半導体ウエハに含まれる各パワーＭＯＳＦＥＴのそれぞれのソース電極とゲート電極とに共通に接触する第１端子板を形成し、また前記半導体ウエハに含まれる各パワーＭＯＳＦＥＴのそれぞれのドレイン電極に共通に接触する第２端子板を形成する端子形成工程、およびこの端子形成工程の後で、前記半導体ウエハを前記各パワーＭＯＳＦＥＴの半導体基板に対応して分割し、半導体基板の一方の主面側に前記ソース電極とゲート電極にそれぞれ独立して接触するソース端子層とゲート端子層を有し、またその他方の主面側に前記ドレイン電極に接触するドレイン端子層を有するパワーＭＯＳＦＥＴを構成する分離工程を含んだパワーＭＯＳＦＥＴの製造方法。
【請求項９】
請求項８記載のパワーＭＯＳＦＥＴの製造方法であって、前記端子形成工程の後に端子整形工程を含み、この端子整形工程では、前記第１端子板が、前記各パワーＭＯＳＦＥＴのソース電極のそれぞれに対応するソース端子層とそのゲート電極のそれぞれに対応するゲート端子層とが細い接続片で互いに接続されたパターンに整形され、また前記第２端子板が、前記各パワーＭＯＳＦＥＴのドレイン電極のそれぞれに対応するドレイン端子層が細い接続片で互いに接続されたパターンに整形されるパワーＭＯＳＦＥＴの製造方法。
【請求項１０】
請求項９記載のパワーＭＯＳＦＥＴの製造方法であって、前記端子整形工程の後にさらにろう付け層形成工程を含み、このろう付け層形成工程では、前記各ソース端子層、ゲート端子層、ドレイン端子層と前記接続片とにろう付け層がメッキされるパワーＭＯＳＦＥＴの製造方法。
【請求項１１】
請求項１０記載のパワーＭＯＳＦＥＴの製造方法であって、前記ろう付け層形成工程の後に、前記分割工程が実行されるパワーＭＯＳＦＥＴの製造方法。
【請求項１２】
半導体基板の一方の主表面側にソース電極とゲート電極を有し、その他方の主表面側にドレイン電極を有するパワーＭＯＳＦＥＴを複数個含んだ半導体ウエハを準備するウエハ準備工程、このウエハ準備工程の後で、前記半導体ウエハに含まれる各パワーＭＯＳＦＥＴのそれぞれのソース電極とゲート電極とドレイン電極に金属層を蒸着し、ソース端子層、ゲート端子層、ドレイン端子層を形成する端子層形成工程、およびこの端子層形成工程の後で、前記半導体ウエハを前記各パワーＭＯＳＦＥＴの半導体基板に対応して分割し、パワーＭＯＳＦＥＴを構成する分離工程を含んだパワーＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、パワーＭＯＳＦＥＴとこれを応用したパワーＭＯＳＦＥＴ応用装置およびパワーＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】
一般にパワーＭＯＳＦＥＴでは、半導体基板の一主面にソース電極とゲート電極が配置され、半導体基板の他の主面にドレイン電極が配置される。このパワーＭＯＳＦＥＴは、そのドレイン電極をリードフレームのダイボンド領域に接合してパッケージされる。このリードフレームのダイボンド領域はドレイン端子を形成し、またリードフレームは、ダイボンド領域と電気的に分離されたソース端子と、ゲート端子を含む。パワーＭＯＳＦＥＴのソース電極とゲート電極は、細い金属ワイヤを介してソース端子とゲート端子に接続される。ソース電極は、オン抵抗を小さくするために、複数の細い金属ワイヤを介してソース端子に接続される。
【０００３】
特開２００２−３５９３３２号公報の図１７には、縦型のＭＯＳトランジスタを含む半導体チップを組み込んだ半導体パッケージが示される。この半導体パッケージにおいて、チップ上の金属電極はワイヤの配線抵抗を低減するため、複数本のＡｕワイヤを介してリードに接続される。この場合、電極パッド数を増やし、Ａｕワイヤの接続本数を増やすほど組立て工程のインデックスが増加すること、ワイヤ長の関係に起因して配線抵抗を更に低減するのが難しくなることが述べられている。
また、特開２００２−３５９３３２号公報の図１には、半導体チップ上のバンプコンタクトに導電性ストリップからなるリードを接合するものが示されている。この導電性ストリップからなるリードは、バンプコンタクトに直接接合するので、細い金属ワイヤを使用するものに比べて、配線抵抗を低減できる。
【０００４】
【特許文献１】
特開２００２−３５９３３２号公報（図１７、図１とその説明）
【０００５】
【発明が解決しようとする課題】
しかし、特開２００２−３５９３３２号公報の図１に示されたものでは、半導体チップ上に導電性ストリップからなる２つのリードを配置しており、組立て時には、これらのリードをそれぞれ半導体チップに組み付ける必要がある。
【０００６】
この発明は、ソース端子層、ゲート端子層、ドレイン端子層を半導体基板に主面上に配置し、小型化とともにそれらの端子層の接続抵抗の低減を図るように改良されたパワーＭＯＳＦＥＴを提案するものである。
また、この発明はこの改良されたパワーＭＯＳＦＥＴを応用し、より小さい実装面積でパワーＭＯＳＦＥＴを実装したパワーＭＯＳＦＥＴ応用装置を提案するものである。
また、この発明は、ソース端子、ゲート端子およびドレイン端子の形成工程を改良し、これらの端子を簡単に形成できるようにしたパワーＭＯＳＦＥＴの製造方法を提案するものである。
【０００７】
【課題を解決する手段】
この発明によるパワーＭＯＳＦＥＴは、相対向する一方の主面にソース電極とゲート電極を有し、その他方に主面にドレイン電極を有する半導体基板、前記一方の主面上に配置され前記ソース電極に接合するソース端子層、前記一方の主面上に配置され前記ゲート電極に接合するゲート端子層、および前記他方の主面上に配置され前記ドレイン電極に接合するドレイン端子層を備え、前記ソース端子層とゲート端子層が前記一方の主面上にその主面の面積内に納まる大きさで配置され、また前記ドレイン端子層も前記他方の主面上にその主面の面積内に納まる大きさで配置されたことを特徴とする。
【０００８】
この発明のパワーＭＯＳＦＥＴによれば、ソース端子層、ゲート端子層、ドレイン端子層は、半導体基板の各主面の面積内に納まる大きさで、各主面上に配置されるので、小型化されたパワーＭＯＳＦＥＴを得ることができ、またこれらのソース端子層、ゲート端子層、ドレイン端子層をソース電極、ゲート電極、ドレイン電極に接合しているので、内部抵抗の小さなパワーＭＯＳＦＥＴを得ることができる。併せて、ソース端子、ゲート端子、ドレイン端子をソース電極、ゲート電極、ドレイン電極に接触させているので、リードフレームを使用するものに比べて、外形寸法のより小さなパワーＭＯＳＦＥＴを得ることができる。
【０００９】
また、この発明によるパワーＭＯＳＦＥＴ応用装置は、前記パワーＭＯＳＦＥＴの発明によるパワーＭＯＳＦＥＴをその半導体基板の各主面が回路基板にほぼ垂直となるように実装したものである。このパワーＭＯＳＦＥＴ応用装置では、パワーＭＯＳＦＥＴが小型化された利点を活かし、パワーＭＯＳＦＥＴをより小さな面積で回路基板に実装できる。
【００１０】
また、この発明によるパワーＭＯＳＦＥＴの製造方法は、ウエハ準備工程、端子形成工程および分割工程を含む。ウエハ準備工程では、半導体基板の一方の主面側にソース電極とゲート電極を有し、その他方の主面側にドレイン電極を有するパワーＭＯＳＦＥＴを複数個含んだ半導体ウエハが準備される。端子形成工程は、このウエハ準備工程の後で実行され、この端子層形成工程では、前記半導体ウエハに含まれる各パワーＭＯＳＦＥＴのそれぞれのソース電極とゲート電極とに共通に接触する第１端子板を形成し、また前記半導体ウエハに含まれる各パワーＭＯＳＦＥＴのそれぞれのドレイン電極に共通に接触する第２端子板が形成される。分割工程はこの端子形成工程の後で実行され、前記半導体ウエハを前記各パワーＭＯＳＦＥＴの半導体基板に対応して分割し、半導体基板の一方の主面側に前記ソース電極とゲート電極にそれぞれ独立して接触するソース端子とゲート端子を有し、またその他方の主面側に前記ドレイン電極に接触するドレイン端子を有するパワーＭＯＳＦＥＴを構成する。
【００１１】
この発明によるパワーＭＯＳＦＥＴの製造方法では、複数のパワーＭＯＳＦＥＴを含む半導体ウエハに対し、各パワーＭＯＳＦＥＴのそれぞれのソース電極とゲート電極とに共通に接触する第１端子板と、各パワーＭＯＳＦＥＴのそれぞれのドレイン電極に共通に接触する第２端子板を形成した後に、第１、第２端子板が、個々のパワーＭＯＳＦＥＴのソース端子層、ゲート端子層、ドレイン端子層に分割されるので、半導体ウエハを個々のパワーＭＯＳＦＥＴの半導体基板に分割した後に、半導体基板にソース電極、ゲート電極、ドレイン電極に、ソース端子、ゲート端子、ドレイン端子を組み付ける必要がなくなり、パワーＭＯＳＦＥＴの製造を簡略化できる。また、ソース端子層、ゲート端子層、ドレイン端子層は、広い面積でソース電極、ゲート電極、ドレイン電極に接触させることができ、内部抵抗の小さなパワーＭＯＳＦＥＴを得ることができる。併せて、ソース端子層、ゲート端子層、ドレイン端子層をソース電極、ゲート電極、ドレイン電極に接触させているので、リードフレームを使用するものに比べて、外形寸法のより小さなパワーＭＯＳＦＥＴを得ることができる。
【００１２】
また、この発明によるパワーＭＯＳＦＥＴの別の製造方法は、半導体基板の一方の主面側にソース電極とゲート電極を有し、その他方の主面側にドレイン電極を有するパワーＭＯＳＦＥＴを複数個含んだ半導体ウエハを準備するウエハ準備工程、このウエハ準備工程の後で、前記半導体ウエハに含まれる各パワーＭＯＳＦＥＴのそれぞれのソース電極とゲート電極とドレイン電極に金属層を蒸着し、ソース端子層、ゲート端子層、ドレイン端子層を形成する端子層形成工程、およびこの端子層形成工程の後で、前記半導体ウエハを前記各パワーＭＯＳＦＥＴの半導体基板に対応して分割し、パワーＭＯＳＦＥＴを構成する分離工程を含んでいる。
【００１３】
この発明によるパワーＭＯＳＦＥＴの別の製造方法では、半導体ウエハに含まれる各パワーＭＯＳＦＥＴのそれぞれのソース電極とゲート電極とドレイン電極に金属層を蒸着し、ソース端子層、ゲート端子層、ドレイン端子層を形成し、その後前記半導体ウエハを前記各パワーＭＯＳＦＥＴの半導体基板に対応して分割しするので、半導体ウエハを個々のパワーＭＯＳＦＥＴの半導体基板に分割した後に、半導体基板にソース電極、ゲート電極、ドレイン電極に、ソース端子、ゲート端子、ドレイン端子を組み付ける必要がなくなり、パワーＭＯＳＦＥＴの製造を簡略化できる。また、ソース端子層、ゲート端子層、ドレイン端子層をソース電極、ゲート電極、ドレイン電極に接合しているので、内部抵抗を小さくし、またリードフレームを使用するものに比べて、外形寸法のより小さなパワーＭＯＳＦＥＴを得ることができる。
【００１４】
【実施の形態】
実施の形態１．
図１はこの発明によるパワーＭＯＳＦＥＴを含んだパワーＭＯＳＦＥＴ応用装置の実施の形態を示す。図１において、符号１００はパワーＭＯＳＦＥＴ応用装置を示し、この発明によるパワーＭＯＳＦＥＴ１０と、回路基板５０を含んでいる。
【００１５】
図１のパワーＭＯＳＦＥＴ１０について説明する。このパワーＭＯＳＦＥＴ１０は、半導体基板１１と、ソース端子層１５、ゲート端子層１６、ドレイン端子層１７を含んでいる。半導体基板１１は半導体チップとも呼ばれる。この半導体基板１１は、互いに対向する主面１１Ａと、主面１１Ｂを有する。この半導体基板１１は、例えばシリコンによって構成されたシリコン基板層１２を有する。このシリコン基板層１２は主面１２ａ、１２ｂを有し、これらの主面１２ａ、１２ｂにはそれぞれ表面層１３、１４が形成され、この表面層１３、１４が、それぞれ半導体基板１１の主面１１Ａ、１１Ｂを形成する。
【００１６】
図２はパワーＭＯＳＦＥＴ１０の両主面を示し、図２（ａ）はその主面１１Ａを、また図２（ｂ）はその主面１１Ｂを示す。
主面１１Ａを形成する表面層１３には、パワーＭＯＳＦＥＴ１０のソース電極１０Ｓと、ゲート電極１０Ｇとが、主面１１Ａに露出するように形成される。表面層１３はシリコン基板層１２の主面１２ａを覆う絶縁膜を含み、この絶縁膜上にはシリコン基板層１２の主面１２ａに形成されたソース領域にオーミック接触するソース電極１０Ｓが配置される。このソース電極１０Ｓはゲート電極１０Ｇよりも大きな面積を持って構成される。ゲート電極１０Ｇは表面層１３を構成する絶縁膜上に、シリコン基板層１２の主面１２ａに形成されたチャンネル領域に対して薄いゲート絶縁膜を介して対向するように配置される。ソース端子層１５は、主面１１Ａ上に配置され、ソース電極１０Ｓに導電性接着剤を介して接合される。ゲート端子層１６も主面１１Ａ上に配置され、ゲート電極１０Ｇに導電性接着剤を介して接合される。
【００１７】
シリコン基板層１２の主面１２ｂには、パワーＭＯＳＦＥＴ１０のドレイン領域がそのほぼ全面に形成され、表面層１４はこのドレイン領域にオーミック接触するドレイン電極１０Ｄを含む。ドレイン端子層１７は、主面１１Ｂ上に配置され、ドレイン電極１０Ｄに導電性接着剤により接着される。
ソース端子層１５、ゲート端子層１６、ドレイン端子層１７は、ＣｕまたはＣｕ−Ｓｎ、Ｃｕ−Ｓｎ−ＮｉなどのＣｕ合金で作られる。
【００１８】
パワーＭＯＳＦＥＴ１０は、ソース端子層１５、ゲート端子層１６と、ドレイン端子層１７との間に、半導体基板１１が挟まれるようにして構成される。ソース端子層１５とゲート端子層１６は、主面１１Ａ上にその主面１１Ａの面積内に納まる大きさを持って、並んで配置されており、主面１１Ａの外側にはみ出すことはなく、主面１１Ａ上に配置されている。また、ドレイン端子層１７は主面１１Ｂ上に、ソース端子層１５およびゲート端子層１６と対向するようにして配置されている。このドレイン端子層１７も、主面１１Ｂの面積内に納まる大きさを持っており、主面１１Ｂの外側へはみ出すことなく、主面１１Ｂ上に配置されている。
【００１９】
このような実施の形態１によるパワーＭＯＳＦＥＴ１０の構成は、パワーＭＯＳＦＥＴ１０を小型化するのに有効である。従来のように、半導体基板１１の表面層１４に含まれるドレイン電極をリードフレームのダイボンドエリアに接合し、このダイボンドエリアから外部に延びるドレイン端子を形成し、このドレイン端子と反対側に延びるソース端子とゲート端子を形成するものでは、リードフレームが半導体基板から大きくその両側へ延びるので、外形寸法が大きくなるが、実施の形態１に示すパワーＭＯＳＦＥＴ１０では、ソース端子層１５、ゲート端子層１６、ドレイン端子層１７を半導体基板１１の主面１１Ａ、１１Ｂの面積内に配置するので、パワーＭＯＳＦＥＴ１０の外形寸法を小型化できる。
【００２０】
また実施の形態１のパワーＭＯＳＦＥＴ１０において、ソース端子層１５、ゲート端子層１６およびドレイン端子層１７を、導電性接着剤によりソース電極１０Ｓ、ゲート電極１０Ｇ、ドレイン電極１０Ｄに接合する構成は、ソース端子層１５、ゲート端子層１６を、細い金属ワイヤにより接続する必要を解消する。このため、ソース端子層１５、ゲート端子層１６、ドレイン端子層１７と、ソース電極１０Ｓ、ゲート電極１０Ｇ、ドレイン電極１０Ｄとの間の接続抵抗を充分に小さくし、パワーＭＯＳＦＥＴ１０を小さい内部抵抗で、効率的に動作させることができる。
【００２１】
また、実施の形態１のパワーＭＯＳＦＥＴ１０は、回路基板５０の上主面５０Ａ上に配置される。パワーＭＯＳＦＥＴ１０は、とくにその主面１１Ａ、１１Ｂが、回路基板５０の上主面５０Ａにほぼ垂直になるようにして、回路基板５０の上主面５０Ａに配置され、ろう付け材１８によりろう付けされる。このろう付け材１８は、例えば半田である。図１の符号６０は、回路基板５０上のパワーＭＯＳＦＥＴ１０を封止する樹脂部材を示す。この樹脂部材６０は、パワーＭＯＳＦＥＴ１０を回路基板５０上に実装し、ろう付け材１８により固着した後、このパワーＭＯＳＦＥＴ１０を覆うように樹脂材料をポッティング（滴下）することにより形成される。この樹脂部材６０はパワーＭＯＳＦＥＴ１０に対する水分などの進入を防ぎ、パワーＭＯＳＦＥＴ１０を安定に動作させ、併せてパワーＭＯＳＦＥＴ１０からの放熱を行なう。
【００２２】
実施の形態１において、パワーＭＯＳＦＥＴ１０の主面１１Ａ、１１Ｂが、回路基板５０の主面５０Ａとほぼ垂直になるように、パワーＭＯＳＦＥＴ１０が実装されることは、回路基板５０上の実装に必要な面積を小さくするのに有効であり、回路基板５０における実装密度を向上するのに有効である。
【００２３】
実施の形態２．
実施の形態１のパワーＭＯＳＦＥＴ１０を製造する製造方法に関する実施の形態２について説明する。図３から図６は、このパワーＭＯＳＦＥＴ１０の製造方法を、その製造工程に沿って示す。この製造工程は、ウエハ準備工程、端子形成工程、端子整形工程、ろう付け層形成工程および分割工程を含む。
【００２４】
図３は、ウエハ準備工程と端子形成工程が終了した段階における半導体ウエハ２０を示す。この半導体ウエハ２０は、図１、図２に示す半導体基板１１が分割される前の半導体ウエハであり、この半導体ウエハ２０は分割される前の半導体基板１１を複数個含んでいる。この半導体ウエハ２０は、相対向する一対の主面２０Ａ、２０Ｂを有し、この半導体ウエハ２０には、複数のパワーＭＯＳＦＥＴ１０が、マトリクス状に作り込まれている。例えば図３では、半導体ウエハ２０は、鎖線で区切られた４つの区画２１を有し、これらの各区画２１に図１に示す半導体基板１１が作り込まれている。言い換えれば、これらの各区画２１が図１に示すパワーＭＯＳＦＥＴ１０の半導体基板１１である。半導体ウエハ２０の主面２０Ａには、各パワーＭＯＳＦＥＴ１０の主面１１Ａが含まれ、またその主面２０Ｂには、各パワーＭＯＳＦＥＴ１０の主面１１Ｂが含まれている。
【００２５】
図３に示す半導体ウエハ２０の主面２０Ａ、２０Ｂ上に、端子板２３、２４がそれぞれ導電性接着剤２５により接着される。端子板２３、２４はＣｕまたはＣｕ−Ｓｎ、Ｃｕ−Ｓｎ−Ｎｉで構成される金属板である。端子板２３は主面２０Ａの全面に被着され、導電性接着剤２５を介して、各パワーＭＯＳＦＥＴ１０のソース電極１０Ｓとゲート電極１０Ｇに共通に接合される。また端子板２４は主面２０Ｂの全面に被着され、導電性接着剤２５を介して各パワーＭＯＳＦＥＴ１０のドレイン電極１０Ｄに共通に接合される。
【００２６】
図４は端子整形工程の終了後の半導体ウエハ２０を示す。この端子整形工程では、端子板２３、２４が写真製版により所定パターンにエッチングされ、整形される。図５（ａ）は、半導体ウエハ２０の主面２０Ａにおける端子板２３のエッチングされたパターンを、また図５（ｂ）は、その主面２０Ｂにおける端子板２４のエッチングされた整形パターンを示す。図５（ａ）（ｂ）は、ともに、半導体ウエハ２０に含まれる４つの隣接するパワーＭＯＳＦＥＴ１０を代表的に示し、これらにおける端子板２３、２４のエッチングされた整形パターンを示す。図５（ａ）の端子板２３は、４つの各パワーＭＯＳＦＥＴ１０のソース端子層１５と、ゲート端子層１６とを含んでおり、これらのソース端子層１５とゲート端子層１６とが細い接続片２３ａによって互いに接続された状態に、整形される。また、図５（ｂ）の端子板２４は、４つの各パワーＭＯＳＦＥＴ１０のドレイン端子層１７を含んでおり、これらが細い接続片２４ａによって互いに接続された状態に、整形される。
【００２７】
端子板２３、２４が図５（ａ）（ｂ）に示すパターンに整形された状態で、ろう付け層２８が電気メッキされる。このろう付け層２８は半田層であり、図５（ａ）に示すソース端子層１５、ゲート端子層１６、および接続片２３ａの表面と、図５（ｂ）に示すドレイン端子層１７および接続片２４ａの表面に被着される。接続片２３ａは、各ソース端子層１５とゲート端子層１６を共通接続し、それらにろう付け層２８を共通に電気メッキするために使用され、また接続片２４ａは各ドレイン端子層１７を共通接続し、それらにろう付け層２８を共通に電気メッキするために使用される。
【００２８】
ろう付け層２８を形成した後、分割工程が実行される。図６はこの分割工程の終了後の状態を示す。図６において、斜線で示すライン２９がダイシングラインであり、半導体ウエハ２０はこのダイシングライン２９により、個々のパワーＭＯＳＦＥＴ１０に分割される。図６（ａ）は半導体ウエハ２０の主面２０Ａ側の端子板２３と半導体基板１１の分割状態を、図６（ｂ）はその主面２０Ｂ側の端子板２４と半導体基板１１の分割状態を示す。図６（ａ）（ｂ）において、ハッチング部分がダイシングライン２９であり、このダイシングライン２９により、半導体基板１１が分割され、また端子板２３、２４が分割される。各パワーＭＯＳＦＥＴ１０には、端子板２３の分割によりソース端子層１５とゲート端子層１６が互いに電気的に独立して形成される。また、端子板２４の分割によりドレイン端子層１７が形成される。接続片２３ａ、２４ａは、ダイシングライン２９に含まれ、この分割工程により、除去され、各ソース端子層１５、ゲート端子層１６、ドレイン端子層１７が独立する。
【００２９】
分割された各パワーＭＯＳＦＥＴ１０は、図１に示す状態で回路基板５０に実装され、樹脂部材６０により封止される。この樹脂部材６０による封止の前に、ソース端子層１５、ゲート端子層１６およびドレイン端子層１７の表面に付着されたろう付け層２８によるろう付けが行なわれる。このろう付けは、回路基板５０上でパワーＭＯＳＦＥＴ１０を加熱することにより、ろう付け層２８が溶融し、図１に示すろう付け材１８による固着が達成される。
【００３０】
実施の形態３．
図７、図８、図９は、この発明によるパワーＭＯＳＦＥＴ１０の製造方法に関する別の実施の形態３を示す。この実施の形態３は、図３に示す端子形成工程までは実施の形態２と同じに製造される。図７は、実施の形態３による端子整形工程の終了後の半導体ウエハ２０を示す。
【００３１】
この実施の形態３では、図３に示す端子形成工程の後、端子板２３、２４の全面にろう付け層３１が被着される。このろう付け層３１は、Ｓｎ−Ｐｂ、Ｓｎ−Ｂｉ、Ｓｎ−Ｃｕ、またはＳｎで構成され、端子板２３、２４の全面に蒸着法によって被着される。このろう付け層３１の形成後、端子板２３、２４に対する端子整形工程が実行される。
【００３２】
この実施の形態３の端子整形工程では、半導体ウエハ２０が、エッチングによらず、分離ライン３２に沿ってハーフカットされ、このハーフカットにより、端子板２３、２４が整形される。このハーフカットでは、図７に示すように、端子板２３、２４と導電性接着剤２５を分断する位置まで、分離ライン３２に沿って、端子板２３、２４、導電性接着材２５およびウエハ２０の表面部分がカットされ、この分離ライン３２上に蒸着されたろう付け層３１も除去される。
【００３３】
図８は、この端子整形工程の終了後の半導体ウエハ２０を示し、図８（ａ）はその主面２０Ａにおける４つの隣接するパワーＭＯＳＦＥＴ１０の端子板２３を代表的に示す。図８（ｂ）はその主面２０Ｂにおける４つの隣接するパワーＭＯＳＦＥＴ１０の端子板２４を代表的に示す。
分離ライン３２は、主面２０Ａでは端子板２３を一方向に沿って分離する分離ライン３２ａを含み、さらにこれらの分離ライン３２ａと平行に延びる分離ライン３２ｂを含む。また分離ライン３２は、主面２０Ｂでは端子板２４を一方向に沿って分離する分離ライン３２ａを含む。主面２０ａと主面２０ｂの分離ライン３２ａは、半導体ウエハ２０を挟んで互いに対向する位置にある。これらの分離ライン３２ａ、３２ｂに沿ったハーフカットによって主面２０Ａには、複数のソース端子ストリップ１５Ａおよびゲート端子ストリップ１６Ａが形成され、また主面２０Ｂには、複数のドレイン端子ストリップ１７Ａが形成される。ソース端子ストリップ１５Ａ、ゲート端子ストリップ１６Ａ、およびドレイン端子ストリップ１７Ａは、それぞれダイシングライン３２ａ、３２ｂに沿って複数のソース端子層１５、ゲート端子層１６、ドレイン端子層１７を含む。
【００３４】
実施の形態３では、図７、図８に示す分離ライン３２のハーフカットの後、半導体ウエハ２０は、図９に示すダイシングライン３３に沿ってフルカットされる。図９（ａ）はウエハ２０の主面２０Ａ側における４つの隣接するパワーＭＯＳＦＥＴ１０を代表的に示し、図９（ｂ）はその主面２０Ｂ側における４つの隣接するパワーＭＯＳＦＥＴ１０を代表的に示す。ダイシングライン３３は、分離ライン３２ａと一致したダイシングライン３３ａと、これらに直交するダイシングライン３３ｂを含む。ダイシングライン３３ｂは、ソース端子ストリップ１５Ａ、ゲート端子ストリップ１６Ａおよびドレイン端子ストリップ１７Ａを分断し、各パワーＭＯＳＦＥＴ１０に対応したソース端子層１５、ゲート端子層１６、ドレイン端子層１７に分断する。このダイシングライン３３によるフルカットのダイシングによって、ウエハ２０はそのすべての厚さに亘って分割され、個々のパワーＭＯＳＦＥＴ１０に分割される。
【００３５】
実施の形態３では、ろう付け層３１が蒸着によって、接続片２３ａ、２４ａを形成することなく、容易に形成され、このろう付け層３１の形成後に、分離ライン３２およびダイシングライン３３に沿って分離とダイシングすることによって、ソース端子層１５、ゲート端子層１６、ドレイン端子層１７とともにその上のろう付け層３１の分離、分断が行なわれ、半導体ウエハ２０の分割を行なうことができる。
【００３６】
実施の形態４．
この実施の形態４では、ソース端子層１５、ゲート端子層１６およびドレイン端子層１７の一部を樹脂マスクで覆ったパワーＭＯＳＦＥＴ１０が構成される。
【００３７】
この実施の形態４では、図５に示すように、ソース端子層１５、ゲート端子層１６およびドレイン端子層１７を、接続片２３ａ、２４ａとともに形成した状態において、樹脂マスク４０が施される。この樹脂マスク４０は、図１０に示すように、複数の樹脂バンド４１を含み、これらの各樹脂バンド４１は所定ピッチＰで横方向に延在するように、被着される。各樹脂バンド４１の幅をＷとする。ピッチＰは、２つの隣接する樹脂バンド４１の間に、２列に横方向に並ぶ複数のパワーＭＯＳＦＥＴ１０が配置されるように設定される。
【００３８】
樹脂マスク４０を被着した後、半導体ウエハ２０が、ダイシングライン２９によって分割される。横方向にダイシングライン２９は、樹脂バンド４１の中心位置を横方向に延びるダイシングライン２９ａと、接続片２３ａ、２４ａの位置を横方向に延びるダイシングライン２９ｂと、縦方向に延びるダイシングライン２９ｃを含み、このダイシングライン２９によって、個々のパワーＭＯＳＦＥＴ１０が分割される。各パワーＭＯＳＦＥＴ１０において、ソース端子層１５、ゲート端子層１６、ドレイン端子層１７の各端部が樹脂バンド４１によって被覆される。この樹脂バンド４１は、各端子層の信頼性を向上する効果がある。
【００３９】
実施の形態５．
この実施の形態５は、この発明によるパワーＭＯＳＦＥＴの製造方法に関する別の実施の形態であり、複数のパワーＭＯＳＦＥＴ１０を含む半導体ウエハ２０に対し、それぞれのパワーＭＯＳＦＥＴ１０のソース電極１０Ｓ、ゲート電極１０Ｇ，ドレイン電極１０Ｄに、ソース端子層１５、ゲート端子層１６、ドレイン端子層１７を直接蒸着して形成する製造方法である。
【００４０】
図３において、端子板２３、２４および導電性接着剤２５を形成する前の半導体ウエハ２０は、複数のパワーＭＯＳＦＥＴ１０を含み、それぞれのパワーＭＯＳＦＥＴ１０のソース電極１０Ｓ、ゲート電極１０Ｇが主面２０Ａに露出し、またそれぞれのドレイン電極１０Ｄが主面２０Ｂに露出した状態にある。実施の形態５では、この主面２０Ａに露出するソース電極１０Ｓ、ゲート電極１０Ｇと、主面２０Ｂに露出するドレイン電極１０Ｄに対し、直接Ｃｕを厚く蒸着し、それらに接合するソース端子層１５、ゲート端子層１６、ドレイン端子層１７を形成する。また、このソース端子層１５、ゲート端子層１６、ドレイン端子層１７の上にろう付け層２８が蒸着される。主面２０Ａでは、ソース電極１０Ｓ、ゲート電極１０Ｇ以外の領域は、マスクされ、このマスクを形成した状態で、Ｃｕの蒸着とろう付け層２８の蒸着を行う。これらの蒸着後に、マスクは取り除かれ、ソース電極１０Ｓ、ゲート電極１０Ｇ上に、ろう付け層２８を持ったソース端子層１５、ゲート端子層１６がそれぞれ独立して形成される。このソース端子層１５、ゲート端子層１６、ドレイン端子層１７は、それぞれソース電極１０Ｓ、ゲート電極１０Ｇ、ドレイン電極１０Ｄと同じ面積を持つ。
ろう付け層２８を持ったソース端子層１５、ゲート端子層１６、ドレイン端子層１７の形成後に、ウエハの分離工程が実行され、複数のパワーＭＯＳＦＥＴ１０が個々に分離される。
【００４１】
この実施の形態５によっても、ソース端子層１５、ゲート端子層１６、ドレイン端子層１７は、ウエハ段階で容易に形成することができ、個々のパワーＭＯＳＦＥＴ１０の分離後に、細い金属ワイヤにより端子を接続する必要がなく、小型で内部抵抗の小さいパワーＭＯＳＦＥＴ１０を得ることができる。
【００４２】
実施の形態６．
この実施の形態５は、実施の形態５による製造方法によって製造されたパワーＭＯＳＦＥＴ１０の実施の形態である。この実施の形態６にパワーＭＯＳＦＥＴ１０は、ソース電極１０Ｓ、ゲート電極１０Ｇ、ドレイン電極１０Ｄ上に、それらの面積と同じ大きさの、ろう付け層２８を持ったソース端子層１５、ゲート端子層１６、ドレイン端子層１７を有する。この実施の形態６によっても、小型で、内部抵抗の小さいパワーＭＯＳＦＥＴ１０を得ることができる。
【００４３】
【発明の効果】
以上のようにこの発明のパワーＭＯＳＦＥＴによれば、リードフレームを用いる従来のものに比べて、外形寸法をより小さくでき、併せて各端子の接続抵抗を充分小さくできる。またこの発明のパワーＭＯＳＦＥＴ応用装置では、パワーＭＯＳＦＥＴを小さな実装面積で実装できる効果がある。併せて、この発明のパワーＭＯＳＦＥＴの製造方法によれば、ソース端子層、ゲート端子層、ドレイン端子層を、半導体基板に分離後に個々に形成する必要がなくなり、これらを容易に形成できる。
【図面の簡単な説明】
【図１】この発明によるパワーＭＯＳＦＥＴとパワーＭＯＳＦＥＴ応用装置の実施の形態１を示す斜視図。
【図２】実施の形態１のパワーＭＯＳＦＥＴの各主面の正面図。
【図３】この発明によるパワーＭＯＳＦＥＴの製造方法についての実施の形態２におけるある製造工程の状態を示す側面図。
【図４】実施の形態２の別の製造工程の状態を示す側面図。
【図５】図４に対応する半導体ウエハの各主面の正面図。
【図６】実施の形態２の別の製造工程における各主面の正面図。
【図７】この発明によるパワーＭＯＳＦＥＴの製造方法についての実施の形態３におけるある製造工程の状態を示す側面図。
【図８】図７に対応する半導体ウエハの各主面の正面図。
【図９】実施の形態３の別の製造工程における各主面の正面図。
【図１０】この発明によるパワーＭＯＳＦＥＴの製造方法についての実施の形態３におけるある製造工程の状態を示す正面図。
【符号の説明】
１００：パワーＭＯＳＦＥＴ応用装置、１０：パワーＭＯＳＦＥＴ、５０：回路基板、６０：封止樹脂、１１：半導体基板、１１Ａ、１１Ｂ：主面、１０Ｓ：ソース電極、１０Ｇ：ゲート電極、１０Ｄ：ドレイン電極、１５：ソース端子層、１６：ゲート端子層、１７：ドレイン端子層、２０：半導体ウエハ、２３、２４：端子板、２８：ろう付け層。
【図１】
2004349331.tif 000003
【図２】
2004349331.tif 000004
【図３】
2004349331.tif 000005
【図４】
2004349331.tif 000006
【図５】
2004349331.tif 000007
【図６】
2004349331.tif 000008
【図７】
2004349331.tif 000009
【図８】
2004349331.tif 000010
【図９】
2004349331.tif 000011
【図１０】
2004349331.tif 000012