(57)【要約】【課題】本発明は、リダンダンシのためのアドレス情報をメモリマクロの外部のヒューズボックスから転送するようにした混載メモリにおいて、多様なシステムの構成に応じて広く対応できるようにすることを最も主要な特徴とする。【解決手段】たとえば、ヒューズボックス１１およびメモリマクロ２１，２２，２３を、データ線３１と転送クロック線３２とによってデイジーチェーン接続し、アドレス情報などの転送用データは外部のヒューズボックス１１より各メモリマクロ２１，２２，２３に供給する。その際、アドレス情報を含む転送用データの転送は、ヒューズボックス１１内にアドレス情報とともにプログラムされたコマンド情報にしたがって制御する構成となっている。【選択図】　　図１
2004133970.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがアレイ状に配置されたメモリセルアレイと、
複数の予備のメモリセルを有し、前記メモリセルアレイにおける不良のメモリセルを、プログラムされたアドレス情報にもとづいて特定の予備のメモリセルと置き換えるための冗長回路と、
前記アドレス情報をプログラムするための、複数の不揮発性記憶素子を有する記憶回路と、
前記冗長回路に対し、前記記憶回路にプログラムされた前記アドレス情報を転送するための転送回路と
を具備し、
前記転送回路の動作を、前記記憶回路にプログラムされたコマンド情報にしたがって制御することを特徴とする半導体集積回路装置。
【請求項２】
前記コマンド情報は、前記アドレス情報との識別のための所定のパターンデータをヘッダにもつことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記コマンド情報は、特定のパターンデータを複数回繰り返し出力させるための命令を含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記冗長回路は、不良のメモリセルを特定の予備のメモリセルと置き換える、もしくは、不良のメモリセルを含むメモリセルの集合を、特定の予備のメモリセルの集合と置き換えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記記憶回路は、レーザー光によって溶断されることにより前記アドレス情報および前記コマンド情報がプログラムされる第１の不揮発性記憶素子群、または、電気的に状態を変化させることにより前記アドレス情報および前記コマンド情報がプログラムされる第２の不揮発性記憶素子群のいずれかを含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記記憶回路は、レーザー光によって溶断されることにより前記アドレス情報および前記コマンド情報がプログラムされる第１の不揮発性記憶素子群と、電気的に状態を変化させることにより前記アドレス情報および前記コマンド情報がプログラムされる第２の不揮発性記憶素子群とを含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
前記アドレス情報には、前記第１の不揮発性記憶素子群にプログラムされる第１のグループと、前記第２の不揮発性記憶素子群にプログラムされる第２のグループとがあり、
転送回路は、一方のグループのアドレス情報の一部を、他方のグループのアドレス情報に置き換えて転送する機能を備えることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記第２の不揮発性記憶素子群には、さらに、前記転送回路による、前記第１のグループのアドレス情報の転送と前記第２のグループのアドレス情報の転送とを切り換えるための制御データが記憶されていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記第２の不揮発性記憶素子群には、さらに、前記転送回路による、前記第１のグループのアドレス情報の転送と前記第２のグループのアドレス情報の転送との切り換えを制御するためのコマンド情報がプログラムされていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１０】
前記メモリセルアレイと前記冗長回路とを含んで半導体メモリ回路部が構成され、
前記記憶回路と前記転送回路とを含んで記憶転送回路部が構成され、
前記半導体メモリ回路部と前記記憶転送回路部とはデイジーチェーン接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１１】
前記記憶転送回路部は、前記アドレス情報および前記コマンド情報を前記半導体メモリ回路部の外部から供給することを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記半導体メモリ回路部は、複数のメモリマクロを含むことを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記コマンド情報は、前記複数のメモリマクロに前もって付与された固有の識別コードにより指定された、そのメモリマクロにおけるデータの受信を制御するための命令を含むことを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記複数のメモリマクロは、前記識別コードが一致する場合に、前記データの受信を開始する機能を備えることを特徴とする請求項１３に記載の半導体集積回路装置。
【請求項１５】
前記メモリセルアレイと前記冗長回路とを含んで半導体メモリ回路部が構成され、
前記記憶回路と前記転送回路とを含んで記憶転送回路部が構成され、
前記半導体メモリ回路部と前記記憶転送回路部とはバス接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１６】
前記記憶転送回路部は、前記アドレス情報および前記コマンド情報を前記半導体メモリ回路部の外部から供給することを特徴とする請求項１５に記載の半導体集積回路装置。
【請求項１７】
前記半導体メモリ回路部は、複数のメモリマクロを含むことを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記コマンド情報は、前記複数のメモリマクロに前もって付与された固有の識別コードにより指定された、そのメモリマクロにおけるデータの受信を制御するための命令を含むことを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項１９】
前記複数のメモリマクロは、前記識別コードが一致する場合に、前記データの受信を開始する機能を備えることを特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２０】
前記記憶転送回路部は、同じ種類の複数のヒューズボックスを含むことを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項２１】
前記記憶転送回路部は、種類の異なる複数のヒューズボックスを含むことを特徴とする請求項１６に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関するもので、たとえば、リダンダンシのためのアドレス情報をメモリマクロの外部のヒューズボックスから転送するようにした混載メモリに関する。
【０００２】
【従来の技術】
近年、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）においては、大容量の混載メモリの使用が増えている。これにより、マルチメディアアプリケーションやＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）が実現されている。
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）といったメモリマクロでは、良品化のために、不良セルを救済するための冗長回路の搭載が不可欠である。
【０００４】
冗長回路は、通常のメモリセルに不良が発見された場合に、その不良セルを予備のメモリセルで置き換えることにより、不良セルの救済を行うようにしたものである。通常、不良セルの置き換えは、メモリセルの集合（スペア）を単位として行われる。つまり、不良セルの救済は、ロウ単位、カラム単位、ブロック単位で行われる。
【０００５】
不良セルをスペアによって置き換える場合、その不良セルを特定するアドレス（不良アドレス）を記憶しておく必要がある。このような不良アドレスは、ヒューズと呼ばれる素子によって記憶するのが一般的である。
【０００６】
ヒューズには、いくつかの種類がある。ＤＲＡＭやＳＲＡＭなどのメモリマクロでは、一般的に光ヒューズが使用されている。光ヒューズとは、特定の層の配線を、レーザー光の照射により発生する熱によって溶断できるように形成したものである。光ヒューズの場合、配線が切れているかいないかの違いによって１ビット（ｂｉｔ）のデータを記憶する。この光ヒューズは、チップをパッケージ内に封入する前に行われるテストによって発見された不良セルを救済する場合に、主に用いられる。
【０００７】
光ヒューズは、使用するレーザー光の波長によって素子のサイズ（配線幅）が決まる。そのため、チップにおける回路の微細化に歩調を合わせることができない。したがって、光ヒューズはトランジスタなどの半導体素子と比べるとサイズが大きい。
【０００８】
また、光ヒューズは、直接レーザー光を照射し、配線を溶断するものである。そのため、光ヒューズの上には、他の配線や接続電極を形成することができない。一般に、溶断という物理的な破壊によるダメージを避けるため、光ヒューズの下にも回路は配置されない。
【０００９】
以上の理由により、光ヒューズをメモリマクロ内に配置すると、大きな面積を占めることになる。また、それだけでなく、フロアープランや配線レイアウトにも大きな制約が課せられることになる。
【００１０】
特に、Ｆｌｉｐ　Ｃｈｉｐ　ＢＧＡ（フリップ　チップ　ボールグリッドアレイ）は、チップ上に形成されるバンプと呼ばれる接続電極を介して、チップを配線用基板に直に接続する構造である。そのため、このパッケージを選択した場合、光ヒューズの上にはバンプを形成できないという問題が生じる。
【００１１】
上記のような問題を解決するために、メモリマクロの外部に光ヒューズをまとめて配置する。そして、メモリマクロの初期化の時点で、光ヒューズに記憶されているヒューズデータを、メモリマクロヘ転送する方式が考えられている。
【００１２】
以下、メモリマクロの外部に、光ヒューズおよびヒューズデータの読み出しや転送に必要な回路をまとめたものを、ヒューズボックスと呼ぶことにする。ヒューズボックスは、複数のメモリマクロで共有することもできる。このような場合、ヒューズボックス内には非常に多くの光ヒューズが含まれることになる。
【００１３】
実際の製品レベルにおいて、予備のメモリセルは、その多くが未使用のまま残る。その場合、未使用の予備のメモリセルに対応する光ヒューズも未使用のまま残ることになる。よって、すべての光ヒューズに記憶されているデータをビット列として見ると、プログラムされていない状態“０（ヒューズが未切断）”が、プログラムされた状態“１（ヒューズが切断）”に比べて多く、また連続して現われることになる。
【００１４】
このような偏ったデータは、データ圧縮の効果が高い。そこで、光ヒューズには、圧縮データをプログラムするようにする。そして、データ転送時にデータ伸長を行う。こうすることで、データ伸長のためのロジック回路を付加したとしても、ヒューズボックスの面積を大きく削減できる。このような、圧縮されてプログラムされたヒューズデータの伸長のためのロジック回路をもつヒューズボックスが、既に提案されている（たとえば、非特許文献１参照）。
【００１５】
【非特許文献１】
“Ｓｈａｒｅｄ　ｆｕｓｅ　ｍａｃｒｏ　ｆｏｒ　ｍｕｌｔｉｐｌｅ　ｅｍｂｅｄｄｅｄ　ｍｅｍｏｒｙ　ｄｅｖｉｃｅｓ　ｗｉｔｈ　ｒｅｄｕｎｄａｎｃｙ”，Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　ＩＥＥＥ　２００１　Ｃｕｓｔｏｍ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｅ，，ｐｐ．１９１−１９４，２００１．
通常、単にヒューズという場合、光ヒューズを指す場合が多い。ヒューズには、電気ヒューズと呼ばれる、電気的に素子の状態を変化させることにより、データを記憶するタイプのものもある。この電気ヒューズは、ヒューズとして使用する素子やデータを記憶する方法に応じて多くの種類に分けられる。幾つかの例を上げると、配線に大電流を流すことで発生するジュール熱によって配線を溶断するものや、高電圧の印加により素子の絶縁膜を破壊するものなどがある。この素子の絶縁膜を破壊するタイプの電気ヒューズは、データを書き込む前が絶縁状態で、データを書き込んだ後が導通状態である。このため、アンチヒューズと呼ばれることもある。
【００１６】
電気ヒューズは、主に、チップのパッケージ内への封入後に行われるテストによって発見された不良セルの救済に用いられる。また、回路のチューニングに使用することもできる。このように、電気ヒューズは、歩留まりの向上が期待できるために、チップ上への搭載の要求がある。
【００１７】
電気ヒューズがあれば、光ヒューズはいらないというものではない。たとえば、ウェーハの段階では、大多数の不良セルを光ヒューズにより救済する。また、パッケージング後に発生した少数の不良セルは電気ヒューズを用いて救済する、という運用が考えられている。
【００１８】
チップ上に電気ヒューズを搭載する場合において、たとえそれが少数の不良セル分であるとしても、電気ヒューズをＡＳＩＣ内の各メモリマクロの内部に分散して配置しようとすると、以下のような問題がある。
【００１９】
大電流または高電圧を外部から供給する場合、使用できる接続端子には限りがある。そのため、電源配線を各メモリマクロに共通に接続する必要がある。しかしながら、この電源配線は、電圧降下が生じないように非常に強固なものにしなければならない。また、高電圧を発生させる内部昇圧回路を各メモリマクロの近傍に配置する方法もある。しかしながら、昇圧回路は大きな回路面積を占める。しかも、実際のメモリ動作では全く使われない複数の昇圧回路を、チップ内にもつことは非常に好ましくない。したがって、電気ヒューズの場合にも、ヒューズボックスという形でまとめて配置するのが有効である。
【００２０】
ヒューズボックスにプログラムされた不良アドレス、いわゆるヒューズデータは、初期化時に、ヒューズボックスからメモリマクロへと転送される。ヒューズボックス内が光ヒューズだけであれば、単純に、その内容をメモリマクロにシリアル転送すればよい。
【００２１】
図１５に示すように、たとえば、１つのヒューズボックス（Ｆｕｓｅ　Ｂｏｘ）１０１を複数のメモリマクロ（ＤＲＡＭ　Ｍａｃｒｏ）２０１，（ＤＲＡＭ　Ｍａｃｒｏ）２０２，（ＳＲＡＭ　Ｍａｃｒｏ）２０３で共有する場合には、各メモリマクロ２０１，２０２，２０３をデイジーチェーンにより接続する。こうすれば、ヒューズデータ（ｄａｔａ）の転送は単純なシリアル転送でよい。
【００２２】
しかし、ヒューズボックス内に光ヒューズおよび電気ヒューズの両方が設けられている場合には、不良アドレスだけでなく、電気ヒューズのデータをどの時点で転送するかを知る必要がある。また、その際には、たとえば、何番目のＤＲＡＭマクロの何番目のスペア、また別のＤＲＡＭマクロの何番目のスペア、何番目のＳＲＡＭマクロの何番目のスペアというように、メモリマクロの種類や構成に応じたあらゆる組み合わせに対応させることが重要となる。
【００２３】
このような組み合わせは膨大な数になる。これらの組み合わせのすべてに対して、逐次、ヒューズボックスのハード構成を変更することは、その都度、設計や検証のための作業が必要となり、好ましいものではない。
【００２４】
ヒューズデータの転送に関しては、光ヒューズ用のデータパスと電気ヒューズのデータパスとを分離する方法もある。また、任意のヒューズセットにおいて、電気ヒューズのデータによって光ヒューズのデータを置き換える方法もある。しかしながら、これらの方法では、メモリマクロ内のヒューズデータのデータパスのための回路が複雑になる。それを防ぐためには、電気ヒューズの対応するヒューズセットを限定する、あるいは、電気ヒューズ専用の予備のメモリセルを別に用意しなければならない。
【００２５】
【発明が解決しようとする課題】
本発明は、上記のような問題点に鑑みなされたもので、その目的とするところは、ヒューズボックスという形態において、リダンダンシのためのアドレス情報の圧縮を実現し、チップ面積を削減するとともに、複数のメモリマクロでヒューズボックスを共有する場合や、ヒューズボックス内に光ヒューズおよび電気ヒューズの両方が設けられている場合にも、ヒューズボックスのハード構成を変えることなく、メモリマクロの種類や構成に応じた多様な組み合わせに柔軟に対応することが可能な半導体集積回路装置を提供することにある。
【００２６】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体集積回路装置にあっては、複数のメモリセルがアレイ状に配置されたメモリセルアレイと、複数の予備のメモリセルを有し、前記メモリセルアレイにおける不良のメモリセルを、プログラムされたアドレス情報にもとづいて特定の予備のメモリセルと置き換えるための冗長回路と、前記アドレス情報をプログラムするための、複数の不揮発性記憶素子を有する記憶回路と、前記冗長回路に対し、前記記憶回路にプログラムされた前記アドレス情報を転送するための転送回路とを具備し、前記転送回路の動作を、前記記憶回路にプログラムされたコマンド情報にしたがって制御することを特徴とする。
【００２７】
この発明の半導体集積回路装置によれば、アドレス情報と同じく、記憶回路にプログラムされたコマンド情報によって転送回路の動作を制御できるようになる。これにより、アドレス情報の圧縮とともに、多様なメモリ構成に対しても広く対応することが可能となるものである。
【００２８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体集積回路装置（混載メモリ）の構成例を示すものである。
【００３０】
図１において、記憶転送回路部をなすヒューズボックス（Ｆｕｓｅ　Ｂｏｘ）１１は、たとえば、種類の異なる複数のメモリマクロ（半導体メモリ回路部）２１，２２，２３により共有されている。この場合、ヒューズボックス１１および各メモリマクロ２１，２２，２３は、データ（ｄａｔａ）線３１と転送クロック（ｃｌｏｃｋ）線３２とによって、デイジーチェーン接続されている。これにより、リダンダンシのためのアドレス情報などは、外部のヒューズボックス１１より、各メモリマクロ２１，２２，２３に供給されるようになっている。
【００３１】
上記ヒューズボックス１１は、たとえば、ヒューズデータ（Ｆｕｓｅ　Ｄａｔａ）をプログラムするための複数のヒューズ（不揮発性記憶素子）、および、そのヒューズデータの読み出しや転送に必要な回路を含んで構成されている。
【００３２】
ここで、上記ヒューズは、レーザー光によって溶断されることによりヒューズデータがプログラムされる光ヒューズ（第１の不揮発性記憶素子群）、または、電気的に状態を変化させることによりヒューズデータがプログラムされる電気ヒューズ（第２の不揮発性記憶素子群）のいずれかが用いられる。また、上記ヒューズデータとは、たとえば、上記アドレス情報やそのアドレス情報などの転送を制御するためのコマンド情報（詳細については、後述する）である。
【００３３】
上記メモリマクロ２１，２２，２３は、それぞれ、メモリセルアレイと冗長回路とを有して構成されている。また、上記メモリマクロ２１，２２，２３は、それぞれ、アドレス情報などを転送するためのシフトレジスタを備えている。本実施形態の場合、上記メモリマクロ２１，２２，２３は、たとえば、第１のＤＲＡＭ　Ｍａｃｒｏ（２１）、この第１のＤＲＡＭ　Ｍａｃｒｏ（２１）とは別の構成を有する第２のＤＲＡＭ　Ｍａｃｒｏ（２２）、および、ＳＲＡＭ　Ｍａｃｒｏ（２３）を含んで構成されている。
【００３４】
データ線３１は、リダンダンシのためのアドレス情報などを、上記各メモリマクロ２１，２２，２３に転送するためのものである。なお、アドレス情報を含む転送用データの転送は、上記ヒューズにプログラムされたコマンド情報にしたがって制御される。
【００３５】
転送クロック線３２は、上記ヒューズボックス１１によって駆動されるようになっている。
【００３６】
図２は、上記ヒューズデータの一例を示すものである。
【００３７】
ヒューズに実際にプログラムされるヒューズデータのうち、リダンダンシのためのアドレス情報は、たとえば同図（ａ）に示すように、イネーブルビット（Ｅｎａｂｌｅ　ｂｉｔ）「Ｅｎ」とアドレス「Ａｄｄｒｅｓｓ」とによって構成される。
【００３８】
不良セルをスペアによって救済する場合、アドレス情報としては、たとえば同図（ｂ）に示すように、イネーブルビット「Ｅｎ」に“１”がセットされる（プログラムされた状態）。そして、アドレス「Ａｄｄｒｅｓｓ」には、使用するスペアに対応した不良アドレスが書き込まれる。
【００３９】
スペアが未使用の場合、この場合のアドレス情報は、たとえば同図（ｃ）に示すように、イネーブルビット「Ｅｎ」およびアドレス「Ａｄｄｒｅｓｓ」が共に何もプログラムされていない状態、つまり、すべてのビットが“０”になる。
【００４０】
ここで、このヒューズデータの場合、たとえば同図（ｄ）に示すように、“０，１”で始まる所定のパターンデータをヘッダとしてもつアドレス情報はありえない。そこで、このありえないパターンデータ“０，１”をヘッダにもつビット列を、アドレス情報とは区別して、コマンド情報（ｃｏｍｍａｎｄ）として認識することが可能である。
【００４１】
この方法は、コマンド情報とアドレス情報とを区別するための一つの例であり、他の方法を用いることも可能である。
【００４２】
コマンド情報としては、たとえば同図（ｅ）に示すように、“０，１”のパターンデータをもつヘッダとは別に、そのコマンド情報の種類を表わすオペコード（Ｏｐｃｏｄｅ）と、コマンド情報の対象となるオペランド（Ｏｐｅｒａｎｄ）の、２つのフィールドを有して構成されている。
【００４３】
どのようなコマンド情報を用意するかは、様々な選択肢があり得る。本実施形態では、以下の３つのコマンド情報を用意した場合について説明する。
【００４４】
図３は、本実施形態において、用意されたコマンド情報（コマンドセット）の一例を示すものである。なお、実際のコマンド情報において、「ｏｐｃｏｄｅ」はビットの列である。ここでは、便宜上、ニーモニック（ｍｎｅｍｏｎｉｃ）として、文字列からなる名前で表わしている。また、「ｏｐｅｒａｎｄ」には数字が入る。ここでは、その数字の意味を説明している。
【００４５】
たとえば、Ｄａｔａ　Ｌｅｎｇｔｈは、データ長（データのビット数）を設定するためのコマンドである。このコマンドは、データ長ごとにヒューズデータのヘッダのチェックを行って、アドレス情報かコマンド情報かを判定するように、転送のための回路を制御するものである。
【００４６】
Ｓｋｉｐは、特定（ｏｐｅｒａｎｄ×データ長）の期間、“０”を出力させるためのコマンドである。つまり、スペアが未使用であることを意味する転送用データ（特定のパターンデータ）を必要なだけ生成するように、転送のための回路を制御する。こうすることで、ヒューズデータの圧縮による、ヒューズボックス１１の面積の大幅な削減が可能となる。
【００４７】
ＮｏＥｖａｌは、特定（ｏｐｅｒａｎｄ×データ長）の期間、ヒューズデータのヘッダのチェックを実行させないためのコマンドである。このコマンドは、回路のチューニングのための情報など、ランダムなビットデータを転送する場合に使用することを想定している。
【００４８】
ここで、上記したヒューズボックス１１およびメモリマクロ２１，２２，２３の構成について、より詳細に説明する。
【００４９】
図４は、ヒューズボックス１１およびメモリマクロ２１，２２，２３の構成を、より具体化して示すものである。なお、ここでは、ヒューズデータの転送に関係する回路ブロックを中心に示している。
【００５０】
ヒューズボックス１１内には、記憶回路を構成する複数のヒューズ１２が設けられている。また、ヒューズラッチ（Ｌａｔｃｈ）１３は、それぞれのヒューズ１２にプログラムされたヒューズデータを読み出すためのものである。シフトレジスタ（ｓｈｉｆｔ　ｒｅｇｉｓｔｅｒ）１４は、読み出されたヒューズデータをシリアル転送するためのものである。転送回路としてのデータ転送ロジック（Ｄａｔａ　Ｔｒａｎｓｆｅｒ　Ｌｏｇｉｃ）１５は、上記メモリマクロ２１，２２，２３にヒューズデータを転送するためのものである。また、データ転送ロジック１５は、上記ヒューズデータがコマンド情報の場合に、そのコマンドをデコードし、実際に転送する転送用データを作成するように構成されている。
【００５１】
メモリマクロ２１（２２，２３）内には、それぞれ、メモリセルアレイ２４および冗長回路２５が設けられている。また、シフトレジスタ２６は、データ線３１と転送クロック線３２とを介して、上記ヒューズボックス１１より送られてくるデータをシリアル転送するためのものである。上記メモリセルアレイ２４は、通常のメモリセルが複数アレイ状に配置されている。上記冗長回路２５は、通常のメモリセルとは別に用意された、予備のメモリセルを複数備えて構成されている。
【００５２】
図５は、上記のヒューズ１２にプログラムされているヒューズデータ（同図（ａ）参照）と、実際に転送される転送用データ（同図（ｂ）参照）の一例を、それぞれ対比して示すものである。
【００５３】
ヒューズデータにおいて、最初のコマンド「Ｄａｔａ　Ｌｅｎｇｔｈ」は、データ長を設定するためのものである。よって、データ転送ロジック１５より転送される転送用データに対応するものはない。
【００５４】
次ぎの「ｄａｔａ」は実際に有効なデータである（ｆｏｒ　ｒｅｄｕｎｄａｎｃｙ）。このデータは、データ転送ロジック１５よりメモリマクロ２１，２２，２３へと、そのまま転送される。
【００５５】
次ぎのコマンド「Ｓｋｉｐ　６」は、たとえば、“現在のデータ長で、６データ分をスキップせよ”というコマンドである。データ転送ロジック１５において、このコマンドが実行されると、メモリマクロ２１，２２，２３に対し、６データ分のすべてのビットについて“０”のデータが転送される（Ｓｋｉｐ　ｂｙ　ｃｏｍｍａｎｄ）。
【００５６】
次ぎの「ｄａｔａ」は実際に有効なデータである。このデータは、データ転送ロジック１５よりメモリマクロ２１，２２，２３へと、そのまま転送される。
【００５７】
次ぎのコマンドは「ＮｏＥｖａｌ」である。このコマンドが実行されると、データ転送ロジック１５では、たとえば、指定したデータ長分だけはコマンドの判定を行わず、このコマンドに続くデータをそのまま転送する（ｆｏｒ　ｔｒｉｍｍｉｎｇ）。
【００５８】
次ぎのコマンド「Ｄａｔａ　Ｌｅｎｇｔｈ」により、データ長が変更される。これは、ここでスペアの種類が変わることを想定してのものである。これにより、このコマンド以降は、転送用データのデータ長が変更される。したがって、以降のコマンド「Ｓｋｉｐ　７」で生成されるすべてのビットが“０”のデータも、このデータ長をもとに作られる。
【００５９】
次ぎの「ｄａｔａ」は実際に有効なデータである。このデータは、データ転送ロジック１５よりメモリマクロ２１，２２，２３へと、そのまま転送される。
【００６０】
次ぎのコマンド「Ｓｋｉｐ　７」は、たとえば、“現在（変更後）のデータ長で、７データ分をスキップせよ”というコマンドである。データ転送ロジック１５において、このコマンドが実行されると、メモリマクロ２１，２２，２３に対し、変更後のデータ長をもとに、７データ分のすべてのビットについて“０”のデータが転送される（Ｓｋｉｐ　ｂｙ　ｃｏｍｍａｎｄ）。
【００６１】
このように、コマンド「Ｓｋｉｐ」を使用することにより、コマンドのオーバヘッドを含めても、全体でのデータ圧縮の効果を上げることが可能となる。すなわち、「Ｓｋｉｐ　ｎ」というコマンドによってデータ転送ロジック１５を制御することにより、連続するｎデータ分のすべてのビットに対し、“０”のデータが生成される。その結果、ｎデータ分のすべてのビットを、高圧縮データとしてプログラムすることが可能となる。
【００６２】
上記したように、アドレス情報と同じく、ヒューズにプログラムされたコマンド情報によって、データ転送ロジックの動作を制御できるようにしている。
【００６３】
すなわち、コマンド「Ｓｋｉｐ　ｎ」を使用して、データ転送ロジックを制御するようにした場合、連続するｎデータ分のすべてのビットに対して、“０”のデータを生成できるようになる。これにより、ｎデータ分のすべてのビットを、圧縮率の高いデータとしてプログラムすることが可能となる。したがって、ヒューズデータの圧縮によるヒューズボックスの面積の削減が可能になる。
【００６４】
特に、ヒューズにプログラムされたコマンドを使用することで、単にアドレス情報の圧縮に限らず、ヒューズボックスのハード構成を変えることなしに、多様なメモリ構成に対しても柔軟に対応することが可能である。
【００６５】
（第２の実施形態）
図６は、本発明の第２の実施形態にかかり、半導体集積回路装置（混載メモリ）に用いられるヒューズボックスの構成例を示すものである。なお、ここでは、上記ヒューズ１２を、光ヒューズと電気ヒューズの両方を用いて構成し、電気ヒューズのデータ（第２のグループ）によって、光ヒューズのデータ（第１のグループ）を置き換える場合について説明する。
【００６６】
以下、本実施形態においては、出力するデータがビット列の何番目かという情報をシリアルアドレス（制御データ）と呼ぶことにする。つまり、データ転送ロジックが電気ヒューズのデータを転送するためには、不良アドレスと、その不良アドレスをいつ送るかを表わすシリアルアドレスの二つの情報が必要である。
【００６７】
シリアルアドレスがハードウェア的に固定されていると、多様なメモリ構成に対して、自由度の高い置き換えができなくなる。したがって、このシリアルアドレスも、電気ヒューズを用いてプログラムする必要がある。
【００６８】
図６に示すように、記憶回路は、第１の不揮発性記憶素子群である複数の光ヒューズからなるＰＲＯＭ（Ｏｐｔｉｃａｌ　Ｆｕｓｅ　ＰＲＯＭ）１２Ａと、第２の不揮発性記憶素子群である複数の電気ヒューズからなるＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ　Ｆｕｓｅ　ＰＲＯＭ）１２Ｂとを有して構成されている。上記ＰＲＯＭ１２Ａは、実際に転送する光ヒューズのデータである不良アドレス（ａｄｄｒｅｓｓ）情報やコマンド情報を記憶する。上記ＰＲＯＭ１２Ｂは、電気ヒューズのデータの転送を開始すべきシリアルアドレス（Ｓｅｒｉａｌ　Ａｄｄｒ．）と、実際に転送するデータである不良アドレス（ａｄｄｒｅｓｓ）情報をそれぞれ記憶する、二つのフィールドを持つ。
【００６９】
カウンタ（ｃｏｕｎｔｅｒ）１６は、転送クロックをカウントする。
【００７０】
コンパレータ（Ｃｏｍｐａｒａｔｏｒ）１７は、上記カウンタ１６のカウント出力と上記ＰＲＯＭ１２Ｂのシリアルアドレスとを比較する。そして、その比較結果に応じて、データセレクタ（Ｄａｔａ　Ｓｅｌｅｃｔｏｒ）１８および上記データ転送ロジック１５内のＭＵＸコントローラ（ＭＵＸ　Ｃｏｎｔｒｏｌ）１５ａを制御する。
【００７１】
データセレクタ１８は、上記コンパレータ１７の比較結果に応じた上記ＰＲＯＭ１２Ｂの不良アドレス情報を、上記データ転送ロジック１５内のデータＭＵＸ（Ｄａｔａ　ＭＵＸ）１５ｂに出力させる。
【００７２】
このデータＭＵＸ１５ｂには、コマンドデコーダ（Ｃｏｍｍａｎｄ　Ｄｅｃｏｄｅｒ）１５ｃを介して、上記ＰＲＯＭ１２Ａの光ヒューズからのデータがシリアル転送される。
【００７３】
ＭＵＸコントローラ１５ａは、上記コンパレータ１７の比較結果に応じて、上記データ転送ロジック１５内のデータＭＵＸ１５ｂを制御する。
【００７４】
データＭＵＸ１５ｂは、上記ＭＵＸコントローラ１５ａの制御のもと、上記ＰＲＯＭ１２Ａの光ヒューズからのデータと、上記ＰＲＯＭ１２Ｂの電気ヒューズからのデータとの転送を切り換える。
【００７５】
たとえば、ＰＲＯＭ１２Ｂにプログラムされたシリアルアドレスとカウンタ１６のカウント出力とが一致した場合、対応するコンパレータ１７の出力が活性化される。これにより、ＭＵＸコントローラ１５ａは、対応する電気ヒューズからの不良アドレス情報を転送するように、データＭＵＸ１５ｂを制御する。
【００７６】
シリアルアドレスはデータの切り換えの先頭だけを指定するものであるので、必要なビット数が転送されたら、もとに戻る必要がある。この必要なビット数としては、たとえば光ヒューズにコマンド「Ｄａｔａ　Ｌｅｎｇｔｈ」としてプログラムされているデータ長の現在の設定値が使われる。
【００７７】
なお、上記した構成のヒューズボックスにおいては、たとえば図７に示すように、電気ヒューズ側のＰＲＯＭ１２Ｂ’のシリアルアドレスを固定データとし、有効な電気ヒューズからのデータを転送すべきシリアルアドレスの位置に自動的（もしくは、強制的）に挿入させるように構成することも可能である。この場合、図６に示したカウンタ１６およびコンパレータ１７が不要になるだけでなく、光ヒューズ側のＰＲＯＭ１２Ａ’はコマンド情報をプログラムする必要がなくなるため、コマンドデコーダ１５ｃも省略できる。
【００７８】
また、ヒューズボックスとしては、たとえば図８に示すように、電気ヒューズ側のＰＲＯＭ１２Ｂａを光ヒューズ側のＰＲＯＭ１２Ａと同様に、データをシリアル転送するように構成することも可能である。その場合、データ転送ロジック１５に、ＰＲＯＭ１２Ｂａの電気ヒューズにプログラムされたコマンド情報を実行するためのコマンドデコーダ１５ｄを付加する。こうして、ＰＲＯＭ１２Ｂａの電気ヒューズに、必要な分だけコマンド「Ｓｋｉｐ」をプログラムすることによって、有効な電気ヒューズからのデータを転送すべきシリアルアドレスの位置まで持っていくという方法もある。
【００７９】
図９は、図８の構成における、各ヒューズデータと各ヒューズデータのデコードデータとを、それぞれ示すものである。
【００８０】
この例の場合、同図（ａ）は、光ヒューズ側のＰＲＯＭ１２Ａの内容（光ヒューズのデータ）である。
【００８１】
同図（ｂ）は、電気ヒューズ側のＰＲＯＭ１２Ｂａの内容（電気ヒューズのデータ）である。
【００８２】
同図（ｃ）は、光ヒューズからのデータをコマンドデコーダ１５ｃによりデコードして作られるデコードデータである。
【００８３】
同図（ｄ）は、電気ヒューズからのデータをコマンドデコーダ１５ｄによりデコードして作られるデコードデータである。
【００８４】
同図（ｅ）は、デコードデータをもとにデータＭＵＸ１５ｂにて生成される、実際にメモリマクロに転送される転送用データである。
【００８５】
このように、電気ヒューズのデータが有効（Ｅｎａｂｌｅビットが“１”）の場合に、光ヒューズからのデータに代わって、電気ヒューズからのデータが転送されるように、データＭＵＸ１５ｂを制御する。こうすることにより、有効な電気ヒューズからの不良アドレス情報によって、光ヒューズからの不良アドレス情報の一部が置き換えられて、メモリマクロに転送されることになる。
【００８６】
（第３の実施形態）
図１０は、この第３の実施形態において、用意されたコマンド情報の一例を示すものである。なお、本実施形態では、上述した３つのコマンド「Ｄａｔａ　Ｌｅｎｇｔｈ」、「Ｓｋｉｐ」、「ＮｏＥｖａｌ」の他に、さらに、もう１つのコマンド「Ｔｒｉｇｇｅｒ」を追加した場合について説明する。
【００８７】
Ｔｒｉｇｇｅｒは、たとえば、各メモリマクロに固有のマクロＩＤ（固有の識別コード）を出力するためのコマンドである。このコマンドは、マクロＩＤに対応する、特定のメモリマクロでのデータの受信を制御するために用いられるものである。
【００８８】
図１１は、図１０に示した４つのコマンドを用いるようにした場合の、半導体集積回路装置（混載メモリ）の構成例を示すものである。
【００８９】
図１１において、記憶転送回路部をなすヒューズボックス（Ｆｕｓｅ　Ｂｏｘ）１１は、たとえば、種類の異なる複数のメモリマクロ（半導体メモリ回路部）２１，２２により共有されている。この場合、ヒューズボックス１１および各メモリマクロ２１，２２は、データ（ｄａｔａ）線３１と転送クロック（ｃｌｏｃｋ）線３２と信号線（Ｔｒｉｇｇｅｒ）３３とによって、バス接続されている。つまり、ヒューズボックス１１および各メモリマクロ２１，２２は、データ線３１、転送クロック線３２および信号線３３に、それぞれ接続されている。これにより、リダンダンシのためのアドレス情報などは、外部のヒューズボックス１１より、各メモリマクロ２１，２２に供給されるようになっている。
【００９０】
上記ヒューズボックス１１は、たとえば、ヒューズデータ（Ｆｕｓｅ　Ｄａｔａ）をプログラムするための複数のヒューズ（不揮発性記憶素子）、および、そのヒューズデータの読み出しや転送に必要な回路を含んで構成されている。
【００９１】
ここで、上記ヒューズは、レーザー光によって溶断されることによりヒューズデータがプログラムされる光ヒューズ（第１の不揮発性記憶素子群）、または、電気的に状態を変化させることによりヒューズデータがプログラムされる電気ヒューズ（第２の不揮発性記憶素子群）のいずれかが用いられる。また、上記ヒューズデータとは、たとえば、上記アドレス情報やそのアドレス情報などの転送を制御するためのコマンド情報である。
【００９２】
上記メモリマクロ２１，２２は、それぞれ、メモリセルアレイと冗長回路とを有して構成されている。また、上記メモリマクロ２１，２２は、それぞれ、アドレス情報などを格納するためのシフトレジスタを備えている。本実施形態の場合、上記メモリマクロ２１，２２は、たとえば、第１のＤＲＡＭ　Ｍａｃｒｏ、および、この第１のＤＲＡＭ　Ｍａｃｒｏとは別の構成を有する第２のＤＲＡＭ　Ｍａｃｒｏ、もしくは、ＳＲＡＭ　Ｍａｃｒｏを含んで構成されている。
【００９３】
さらに、上記メモリマクロ２１，２２には、前もって、それぞれ固有のマクロＩＤが付与されている。たとえば、メモリマクロ２１には「ＩＤ＝１」が、また、メモリマクロ２２には「ＩＤ＝２」が、それぞれ付与されている。よって、このマクロＩＤを指定することにより、メモリマクロ２１，２２でのデータの受信を制御することが可能となる。たとえば、マクロＩＤが一致するメモリマクロでのみ、データの取り込みを開始するように制御できる。
【００９４】
データ線３１は、リダンダンシのためのアドレス情報などを、上記各メモリマクロ２１，２２に転送するためのものである。なお、アドレス情報を含む転送用データの転送は、上記ヒューズにプログラムされたコマンド情報にしたがって制御される。
【００９５】
転送クロック線３２は、上記ヒューズボックス１１によって駆動されるようになっている。
【００９６】
信号線３３は、上記ヒューズにプログラムされたコマンド情報に含まれるマクロＩＤを、上記各メモリマクロ２１，２２に取り込ませるために活性化されるものである。
【００９７】
上記した構成において、たとえば図１２（ａ）に示すようなコマンド情報が、ヒューズボックス１１内のヒューズにプログラムされているとする。そして、上記ヒューズボックス１１内のデータ転送ロジックにより、コマンド「Ｔｒｉｇｇｅｒ　１」が実行されたとする。すると、図１２（ｂ）に示すように、信号線３３が活性化されるとともに、図１２（ｄ）に示すように、データ線３１にマクロＩＤ（たとえば、ＩＤ＝１）が出力される。
【００９８】
これに対し、各メモリマクロ２１，２２は、データ線３１を転送されるマクロＩＤを取り込み、自身のマクロＩＤと比較する。そして、マクロＩＤが一致するメモリマクロ（この例の場合、メモリマクロ２１）において、マクロＩＤに続く、データ（ｄａｔａ　ｆｏｒ　ｍａｃｒｏ　１）の取り込みが行われる。一方、マクロＩＤが一致しないメモリマクロ（この例の場合、メモリマクロ２２）では、データの取り込みは行われない。
【００９９】
このように、コマンド「Ｔｒｉｇｇｅｒ」を使用することによって、ヒューズボックス１１および各メモリマクロ２１，２２のバス接続が可能になる。その結果、メモリマクロ２１，２２に前もって付与された固有のマクロＩＤの指定により、そのマスクＩＤに対応するメモリマクロ２１，２２でのデータの受信を制御できるようになる。
【０１００】
なお、共通のバスに対し、複数のヒューズボックスを接続することも可能である。
【０１０１】
図１３は、図１１に示した構成の半導体集積回路装置（混載メモリ）において、複数のヒューズボックスを備えて構成するようにした場合を例に示すものである。
【０１０２】
図１３に示すように、記憶転送回路部をなすヒューズボックス（Ｆｕｓｅ　Ｂｏｘ）１１ａ，１１ｂ、および、種類の異なる複数のメモリマクロ（半導体メモリ回路部）２１，２２は、データ（ｄａｔａ）線３１と転送クロック（ｃｌｏｃｋ）線３２と信号線（Ｔｒｉｇｇｅｒ）３３とによって、バス接続されている。これにより、リダンダンシのためのアドレス情報などは、外部のヒューズボックス１１ａ，１１ｂより、各メモリマクロ２１，２２に供給されるようになっている。
【０１０３】
上記ヒューズボックス１１ａ，１１ｂは、たとえば、ヒューズデータ（Ｆｕｓｅ　Ｄａｔａ）をプログラムするための複数のヒューズ（不揮発性記憶素子）、および、そのヒューズデータの読み出しや転送に必要な回路を含んで構成されている。
【０１０４】
ここで、上記ヒューズは、レーザー光によって溶断されることによりヒューズデータがプログラムされる光ヒューズ（第１の不揮発性記憶素子群）、または、電気的に状態を変化させることによりヒューズデータがプログラムされる電気ヒューズ（第２の不揮発性記憶素子群）のいずれかが用いられる。そして、これら同じ種類のヒューズボックス１１ａ，１１ｂには、前もって、それぞれ固有のヒューズＩＤが付与されている。たとえば、上記ヒューズボックス１１ａには「ＩＤ＝０」が、また、上記ヒューズボックス１１ｂには「ＩＤ＝１」が、それぞれ付与されている。
【０１０５】
一方、上記メモリマクロ２１，２２は、たとえば、第１のＤＲＡＭ　Ｍａｃｒｏ、および、この第１のＤＲＡＭ　Ｍａｃｒｏとは別の構成を有する第２のＤＲＡＭ　Ｍａｃｒｏ、もしくは、ＳＲＡＭ　Ｍａｃｒｏを含んで構成されている。また、上記メモリマクロ２１，２２には、前もって、それぞれ固有のマクロＩＤが付与されている。たとえば、メモリマクロ２１には「ＩＤ＝２」が、また、メモリマクロ２２には「ＩＤ＝３」が、それぞれ付与されている。
【０１０６】
図１３のように、ヒューズボックスが複数ある場合、たとえば、最初に動作するヒューズボックス１１ａのヒューズＩＤは“０”と決めておく。そして、このヒューズボックス１１ａには、データの最後にコマンド「Ｔｒｉｇｇｅｒ」をプログラムしておく。また、その「ｏｐｅｒａｎｄ」には、ヒューズボックス１１ｂのヒューズＩＤ（＝１）を指定しておく。
【０１０７】
こうして、以後、ヒューズボックス１１ｂにバスの制御が移るようにする。これにより、複数のヒューズボックス１１ａ，１１ｂが共通のバスに接続されてなる場合にも、各ヒューズボックス１１ａ，１１ｂからのデータ転送が個々に可能となる。
【０１０８】
このような構成によれば、共通のバス上に、複数のヒューズボックスを自由に配置できる。このため、より柔軟な配置が可能となる。また、複数のヒューズボックスを組み合わせることが可能となる。したがって、少ない種類のヒューズボックスを用意するだけで、多様なシステムに対応できる。
【０１０９】
（第４の実施形態）
図１４は、本発明の第４の実施形態にかかる半導体集積回路装置（混載メモリ）の構成例を示すものである。
【０１１０】
図１４において、記憶転送回路部をなすヒューズボックス（Ｆｕｓｅ　Ｂｏｘ）１１Ａ，１１Ｂ、および、種類の異なる複数のメモリマクロ（半導体メモリ回路部）２１，２２は、データ（ｄａｔａ）線３１と転送クロック（ｃｌｏｃｋ）線３２と信号線（Ｔｒｉｇｇｅｒ）３３と信号線（ＥＦＵＳＥ）３４とによって、バス接続されている。これにより、リダンダンシのためのアドレス情報などは、外部のヒューズボックス１１Ａ，１１Ｂより、各メモリマクロ２１，２２に供給されるようになっている。
【０１１１】
上記ヒューズボックス１１Ａ，１１Ｂは、たとえば、ヒューズデータ（Ｆｕｓｅ　Ｄａｔａ）をプログラムするための複数のヒューズ（不揮発性記憶素子）、および、そのヒューズデータの読み出しや転送に必要な回路を含んで構成されている。
【０１１２】
上記ヒューズボックス１１Ａ，１１Ｂのうち、たとえば光ヒューズ専用ヒューズボックス（Ｏｐｔｉｃａｌ　Ｆｕｓｅ　Ｂｏｘ）１１Ａは、レーザー光によって溶断されることによりヒューズデータがプログラムされる、複数の光ヒューズ（第１の不揮発性記憶素子群）を有して構成されている。このヒューズボックス１１Ａは、上述した第１の実施形態に示したヒューズボックス１１とほぼ同様に動作する。
【０１１３】
また、上記ヒューズボックス１１Ａとは種類の異なる、たとえば電気ヒューズ専用ヒューズボックス（Ｅｌｅｃ．　Ｆｕｓｅ　Ｂｏｘ）１１Ｂは、電気的に状態を変化させることによりヒューズデータがプログラムされる、複数の電気ヒューズ（第２の不揮発性記憶素子群）を有して構成されている。このヒューズボックス１１Ｂの場合、クロックは駆動せず、上記ヒューズボックス１１Ａからのクロックに同期して動作する。
【０１１４】
一方、上記メモリマクロ２１，２２は、それぞれ、メモリセルアレイと冗長回路とを有して構成されている。また、上記メモリマクロ２１，２２は、それぞれ、アドレス情報などを転送するためのシフトレジスタを備えている。本実施形態の場合、上記メモリマクロ２１，２２は、たとえば、第１のＤＲＡＭ　Ｍａｃｒｏ、および、この第１のＤＲＡＭ　Ｍａｃｒｏとは別の構成を有する第２のＤＲＡＭ　Ｍａｃｒｏ、もしくは、ＳＲＡＭ　Ｍａｃｒｏを含んで構成されている。また、上記メモリマクロ２１，２２には、前もって、それぞれ固有のマクロＩＤが付与されている。たとえば、メモリマクロ２１には「ＩＤ＝１」が、また、メモリマクロ２２には「ＩＤ＝２」が、それぞれ付与されている。
【０１１５】
データ線３１は、リダンダンシのためのアドレス情報などを、上記各メモリマクロ２１，２２に転送するためのものである。なお、アドレス情報を含む転送用データの転送は、上記ヒューズにプログラムされたコマンド情報にしたがって制御される。
【０１１６】
転送クロック線３２は、上記ヒューズボックス１１Ａによって駆動されるようになっている。
【０１１７】
信号線３３は、上記ヒューズにプログラムされたコマンド情報に含まれるマクロＩＤを、上記各メモリマクロ２１，２２に転送するために活性化されるものである。
【０１１８】
信号線３４は、電気ヒューズからのデータ転送を優先させる場合に活性化されるものである。
【０１１９】
上記した構成においては、光ヒューズからのデータ転送に対し、電気ヒューズからのデータ転送を優先させる場合、つまり、ヒューズボックス１１Ｂにプログラムされたシリアルアドレスによってデータ転送を行おうとする場合、まず、信号線３４を活性化させる。また、ヒューズボックス１１Ａは、上記信号線３４が活性化されている間、データの外部への出力を停止するようにする。その他の動作は、上述した第３の実施形態の場合と同じである。
【０１２０】
このように、信号線３４が活性化されている間は、ヒューズボックス１１Ｂにバスの制御が移るようにしている。これにより、共通のバスに対し、異なる種類のヒューズボックス１１Ａ，１１Ｂを接続することが可能となる。すなわち、種類の異なる複数のヒューズボックス１１Ａ，１１Ｂが共通のバスに接続されてなる場合にも、各ヒューズボックス１１Ａ，１１Ｂからのデータ転送が個々に可能となる。
【０１２１】
本実施形態によれば、光ヒューズ専用ヒューズボックスおよび電気ヒューズ専用ヒューズボックスを、それぞれ、別個のメモリマクロの専用ヒューズボックスとすることができる。よって、最小限の種類のヒューズボックスを用意するだけで、多様な組み合わせが可能となるとともに、より柔軟な配置が可能になる。
【０１２２】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも一つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも一つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１２３】
【発明の効果】
以上、詳述したようにこの発明によれば、ヒューズボックスという形態において、リダンダンシのためのアドレス情報の圧縮を実現し、チップ面積を削減するとともに、複数のメモリマクロでヒューズボックスを共有する場合や、ヒューズボックス内に光ヒューズおよび電気ヒューズの両方が設けられている場合にも、ヒューズボックスのハード構成を変えることなく、メモリマクロの種類や構成に応じた多様な組み合わせに柔軟に対応することが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体集積回路装置（混載メモリ）の構成例を示すブロック図。
【図２】図１の混載メモリにおける、ヒューズデータの一例を示す概略構成図。
【図３】図１の混載メモリにおいて、用意されたコマンド情報の一例を示す図。
【図４】図１の混載メモリにおいて、ヒューズボックスおよびメモリマクロの構成を、より具体化して示すブロック図。
【図５】ヒューズにプログラムされるヒューズデータと、実際に転送される転送用データの一例を示す概略図。
【図６】本発明の第２の実施形態にかかり、半導体集積回路装置（混載メモリ）に用いられるヒューズボックスの構成例を示すブロック図。
【図７】ヒューズボックスの他の構成例を示すブロック図。
【図８】図６に示したヒューズボックスの、さらに別の構成例を示すブロック図。
【図９】図８の構成のヒューズボックスにおける、ヒューズデータとそのデコードデータの一例を示す概略図。
【図１０】本発明の第３の実施形態にかかる混載メモリにおいて、用意されたコマンド情報の一例を示す図。
【図１１】図１０のコマンド情報を用いる、半導体集積回路装置（混載メモリ）の構成例を示すブロック図。
【図１２】図１１の混載メモリにおける動作の概略を説明するために示す図。
【図１３】複数のヒューズボックスを備えて構成するようにした場合を例に示す、半導体集積回路装置（混載メモリ）のブロック図。
【図１４】本発明の第４の実施形態にかかる半導体集積回路装置（混載メモリ）の構成例を示すブロック図。
【図１５】従来技術とその問題点を説明するために示す、半導体集積回路装置のブロック図。
【符号の説明】
１１，１１ａ，１１ｂ…ヒューズボックス
１１Ａ…光ヒューズ専用ヒューズボックス（Ｏｐｔｉｃａｌ　Ｆｕｓｅ　Ｂｏｘ）
１１Ｂ…電気ヒューズ専用ヒューズボックス（Ｅｌｅｃ．　Ｆｕｓｅ　Ｂｏｘ）
１２…ヒューズ
１２Ａ，１２Ａ’…ＰＲＯＭ（Ｏｐｔｉｃａｌ　Ｆｕｓｅ　ＰＲＯＭ）
１２Ｂ，１２Ｂ’，１２Ｂａ…ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ　Ｆｕｓｅ　ＰＲＯＭ）
１３…ヒューズラッチ
１４…シフトレジスタ
１５，１５’…データ転送ロジック
１５ａ…ＭＵＸコントローラ
１５ｂ…データＭＵＸ
１５ｃ，１５ｄ…コマンドデコーダ
１６…カウンタ
１７…コンパレータ
１８…データセレクタ
２１…メモリマクロ（第１のＤＲＡＭ　Ｍａｃｒｏ）
２２…メモリマクロ（第２のＤＲＡＭ　Ｍａｃｒｏ）
２３…メモリマクロ（ＳＲＡＭ　Ｍａｃｒｏ）
２４…メモリセルアレイ
２５…冗長回路
２６…シフトレジスタ
３１…データ線
３２…転送クロック線
３３…信号線
３４…信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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