(57)【要約】【課題】ゲート絶縁膜の形成に起因してチャネルドープ領域の不純物濃度が低下することを抑制し得る、半導体装置の製造方法を得る。【解決手段】シリコン酸化膜２０及びシリコン窒化膜２１が形成されている状態で、ｐ型不純物２３１，２３２を、Ｙ方向の斜め上方からイオン注入する。イオン注入の注入角度αとしては、第１部分２１１と第４部分２１４との間隔及び第３部分２１３と第６部分２１６との間隔をＷ１、第２部分２１２と第５部分２１５との間隔をＷ２、シリコン酸化膜２０及びシリコン窒化膜２１の合計の膜厚をＴと定義したときに、ｔａｎ−１（Ｗ２／Ｔ）＜α≦ｔａｎ−１（Ｗ１／Ｔ）の関係が成り立つ範囲の注入角度を採用する。注入角度αをこの範囲内に規定すると、第２側面１０Ａ２及び第５側面１０Ａ５内には、シリコン酸化膜１３を通して不純物２３１，２３２がイオン注入される。【選択図】        図５
2004349393.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）平面視第１方向に沿ってこの順に繋がる第１〜第３部分を有し、前記第１方向に垂直な平面視第２方向に関する前記第２部分の寸法が、前記第２方向に関する前記第１及び第３部分の各寸法よりも小さい、略Ｈ字状の第１のマスク材と、前記第１方向に沿ってこの順に繋がる第４〜第６部分を有し、前記第２方向に関する前記第５部分の寸法が、前記第２方向に関する前記第４及び第６部分の各寸法よりも小さい、略Ｈ字状の第２のマスク材とを、前記第１及び第４部分、前記第２及び第５部分、並びに前記第３及び第６部分のそれぞれが、互いに離間しつつ前記第２方向に沿って並ぶように、半導体基板の主面上に形成する工程と、
（ｂ）前記第１及び第２のマスク材をエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記第１〜第３部分の下方の前記半導体基板によってそれぞれ規定される第１〜第３側面と、前記第４〜第６部分の下方の前記半導体基板によってそれぞれ規定される第４〜第６側面とを有する凹部を、前記主面内に形成する工程と、
（ｃ）前記第１及び第２のマスク材が前記主面上に形成されている状態で、前記第２方向の斜め上方から不純物をイオン注入することにより、前記第１〜第６側面のうちの前記第２及び第５側面内のみに、第１導電型の第１のチャネルドープ領域をそれぞれ形成する工程と、
（ｄ）前記工程（ｃ）よりも後に実行され、前記凹部内を充填して素子分離絶縁膜を形成することにより、前記工程（ａ）で前記第１及び第２のマスク材が形成された部分の前記半導体基板を、それぞれ第１及び第２の素子形成領域として規定する工程と、
（ｅ）前記第１及び第２の素子形成領域内における前記主面内に、前記第１導電型の第２のチャネルドープ領域をそれぞれ形成する工程と、
（ｆ）前記工程（ｃ）よりも後に実行され、前記第１及び第２のマスク材を除去する工程と、
（ｇ）前記工程（ｆ）よりも後に実行され、前記第１及び第２の素子形成領域内における前記主面上に、絶縁膜をそれぞれ形成する工程と、
（ｈ）前記工程（ｇ）によって得られる構造上に、導電膜を形成する工程と、
（ｉ）前記導電膜をパターニングすることにより、前記第２方向に沿って延在するゲート電極を、前記工程（ａ）で前記第２及び第５部分が形成された各部分の前記主面の上方にそれぞれ形成する工程と、
（ｊ）前記工程（ａ）で前記第１及び第４部分が形成された各部分の前記主面内に、前記第１導電型とは異なる第２導電型の第１のソース・ドレイン領域をそれぞれ形成する工程と、
（ｋ）前記工程（ａ）で前記第３及び第６部分が形成された各部分の前記主面内に、前記第２導電型の第２のソース・ドレイン領域をそれぞれ形成する工程とを備える、半導体装置の製造方法。
【請求項２】
前記第１部分と前記第４部分との間隔及び前記第３部分と前記第６部分との間隔をＷ２、前記第２部分と前記第５部分との間隔をＷ１、前記工程（ｃ）における前記不純物の注入方向と前記主面の法線方向とが成す角度をα、前記第１及び第２のマスク材の膜厚をＴと定義したときに、
ｔａｎ−１（Ｗ２／Ｔ）＜α≦ｔａｎ−１（Ｗ１／Ｔ）
の関係が成り立つ、請求項１に記載の半導体装置の製造方法。
【請求項３】
（ａ）平面視第１方向に沿ってこの順に繋がる第１〜第３部分を有する第１のマスク材と、前記第１方向に沿ってこの順に繋がる第４〜第６部分を有する第２のマスク材と、前記第１方向に沿ってこの順に繋がる第７〜第９部分を有する第３のマスク材とを、前記第３、第４、及び第９部分が、互いに離間しつつ前記第１方向に垂直な平面視第２方向に沿ってこの順に並び、前記第２及び第８部分が互いに離間しつつ前記第２方向に沿って並び、かつ、前記第２及び第５部分が前記第２方向に沿って並ばないように、半導体基板の主面上に形成する工程と、
（ｂ）前記第１〜第３のマスク材をエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記第１〜第３部分の下方の前記半導体基板によってそれぞれ規定される第１〜第３側面と、前記第４〜第６部分の下方の前記半導体基板によってそれぞれ規定される第４〜第６側面と、前記第７〜第９部分の下方の前記半導体基板によってそれぞれ規定される第７〜第９側面とを有する凹部を、前記主面内に形成する工程と、
（ｃ）前記第１〜第３のマスク材が前記主面上に形成されている状態で、前記第２方向の斜め上方から不純物をイオン注入することにより、前記第２及び第３側面のうちの前記第２側面内のみ、前記第４及び第５側面のうちの前記第５側面内のみ、並びに前記第８及び第９側面のうちの前記第８側面内のみに、第１導電型の第１のチャネルドープ領域をそれぞれ形成する工程と、
（ｄ）前記工程（ｃ）よりも後に実行され、前記凹部内を充填して素子分離絶縁膜を形成することにより、前記工程（ａ）で前記第１〜第３のマスク材が形成された部分の前記半導体基板を、それぞれ第１〜第３の素子形成領域として規定する工程と、
（ｅ）前記第１〜第３の素子形成領域内における前記主面内に、前記第１導電型の第２のチャネルドープ領域をそれぞれ形成する工程と、
（ｆ）前記工程（ｃ）よりも後に実行され、前記第１〜第３のマスク材を除去する工程と、
（ｇ）前記工程（ｆ）よりも後に実行され、前記第１〜第３の素子形成領域内における前記主面上に、絶縁膜をそれぞれ形成する工程と、
（ｈ）前記工程（ｇ）によって得られる構造上に、導電膜を形成する工程と、
（ｉ）前記導電膜をパターニングすることにより、前記第２方向に沿って延在するゲート電極を、前記工程（ａ）で前記第２、第５、及び第８部分が形成された各部分の前記主面の上方にそれぞれ形成する工程と、
（ｊ）前記工程（ａ）で前記第１、第６、及び第７部分が形成された各部分の前記主面内に、前記第１導電型とは異なる第２導電型の第１のソース・ドレイン領域をそれぞれ形成する工程と、
（ｋ）前記工程（ａ）で前記第３、第４、及び第９部分が形成された各部分の前記主面内に、前記第２導電型の第２のソース・ドレイン領域をそれぞれ形成する工程と
を備える、半導体装置の製造方法。
【請求項４】
前記第３部分と前記第４部分との間隔及び前記第４部分と前記第９部分との間隔をＷ２、前記第２部分と前記第８部分との間隔をＷ１、前記工程（ｃ）における前記不純物の注入方向と前記主面の法線方向とが成す角度をα、前記第１〜第３のマスク材の膜厚をＴと定義したときに、
ｔａｎ−１（Ｗ２／Ｔ）＜α≦ｔａｎ−１（Ｗ１／Ｔ）
の関係が成り立つ、請求項３に記載の半導体装置の製造方法。
【請求項５】
（ｌ）前記工程（ｉ）〜（ｋ）よりも後に実行され、層間絶縁膜を形成する工程と、
（ｍ）前記層間絶縁膜内に、前記第２のソース・ドレイン領域に繋がるコンタクトホールを形成する工程と、
（ｎ）前記コンタクトホール内に導電性プラグを形成する工程と、
（ｏ）前記導電性プラグに繋がるキャパシタ下部電極を形成する工程と、
（ｐ）前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、
（ｑ）前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程と
をさらに備える、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記導電性プラグの材質は、前記第２導電型の不純物が添加された半導体であり、
（ｒ）前記工程（ｍ）と（ｎ）との間に実行され、前記コンタクトホール内を通して前記主面内に不純物を導入することにより、前記第２導電型の不純物導入領域を形成する工程をさらに備える、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）においては、前記第３部分と離間して対向しつつ前記第１方向に沿って前記第１のマスク材に並ぶ第４のマスク材が、前記主面上にさらに形成され、
前記工程（ｂ）においては、前記第１〜第４のマスク材をエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記凹部が形成され、
（ｓ）前記工程（ｄ）よりも前に実行され、前記第１及び第４のマスク材が前記主面上に形成されている状態で、前記第１方向の斜め上方から不純物をイオン注入することにより、前記第２導電型の不純物注入領域を前記第３側面内に形成する工程をさらに備える、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第１のマスク材と前記第４のマスク材との間隔をＶ、前記工程（ｓ）における前記不純物の注入方向と前記主面の法線方向とが成す角度をβ、前記第４のマスク材の膜厚をＴ、前記第４のマスク材の上面から前記凹部の底面までの深さをＵと定義したときに、
ｔａｎ−１（Ｖ／Ｕ）≦β≦ｔａｎ−１（Ｖ／Ｔ）
の関係が成り立つ、請求項７に記載の半導体装置の製造方法。
【請求項９】
（ｔ）前記工程（ｂ）よりも後、前記工程（ｄ）よりも前に実行され、前記凹部内を通して前記凹部の底面内に不純物を導入することにより、前記第１導電型の第１のチャネルカット領域を形成する工程をさらに備える、請求項５〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板はメモリセルアレイ部と周辺回路部とを有しており、
前記第１のチャネルカット領域は、前記メモリセルアレイ部内に形成され、
（ｕ）前記工程（ｔ）よりも前に実行され、前記周辺回路部を覆ってマスク材を形成する工程をさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板はメモリセルアレイ部と周辺回路部とを有しており、
前記第１のチャネルカット領域は、前記メモリセルアレイ部内に形成され、
前記工程（ｔ）において前記不純物が前記周辺回路部内にも導入されることにより、第２のチャネルカット領域が前記周辺回路部内に形成され、
（ｖ）前記工程（ｔ）よりも後に実行され、前記第２導電型の不純物を前記周辺回路部内に導入することにより、前記第２のチャネルカット領域を打ち消す工程をさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記半導体装置は、メモセルアレイ内に配設されており、
前記メモリセルアレイの最外周に配設されている複数のメモリセルは、ダミーセルである、請求項５〜１１のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）は、前記工程（ｇ）よりも後に実行される、請求項１〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板の主面上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜及び前記絶縁膜を通して前記主面内に不純物をイオン注入することにより、チャネルドープ領域を形成する工程と、
（ｄ）前記導電膜をパターニングすることにより、ゲート電極を形成する工程と、
（ｅ）前記ゲート電極から露出している部分の前記主面内に不純物を導入することにより、ソース・ドレイン領域を形成する工程と
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、ＤＲＡＭキャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭキャパシタを有する従来の半導体装置の製造方法では、（ａ）シリコン基板の上面内に素子分離絶縁膜を部分的に形成する工程と、（ｂ）シリコン基板の上面に対して垂直な方向から不純物をイオン注入することにより、素子形成領域内におけるシリコン基板内に、いずれもｐ型のチャネルドープ領域、チャネルカット領域、及びウェル領域を形成する工程と、（ｃ）熱酸化法によって、素子形成領域内におけるシリコン基板の上面上に、ゲート絶縁膜を形成する工程と、（ｄ）ゲート絶縁膜上にゲート電極を形成する工程と、（ｅ）シリコン基板の上面内に、ゲート電極の下方のチャネル形成領域を挟んで対を成す、いずれもｎ型のソース領域及びドレイン領域を形成する工程と、（ｆ）第１の層間絶縁膜を全面的に形成する工程と、（ｇ）ドレイン領域に接続された第１のコンタクトプラグを、第１の層間絶縁膜内に形成する工程と、（ｈ）第１のコンタクトプラグに接続されたビット線を形成する工程と、（ｉ）第２の層間絶縁膜を全面的に形成する工程と、（ｊ）ソース領域に接続された第２のコンタクトプラグを、第１及び第２の層間絶縁膜内に形成する工程と、（ｋ）第３の層間絶縁膜を全面的に形成する工程と、（ｌ）第２のコンタクトプラグに接続されたキャパシタ下部電極を、第３の層間絶縁膜内に形成する工程と、（ｍ）キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、（ｎ）キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程とが、この順に実行されていた。
【０００３】
なお、シリコン基板内にチャネルドープ領域を形成する工程を備える半導体装置の製造方法は、例えば下記の特許文献１〜３に開示されている。
【０００４】
【特許文献１】
特開平１０−６５１５３号公報
【特許文献２】
特開平９−２３７８２９号公報
【特許文献３】
特開平８−２５０５８３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法によると、チャネルドープ領域を形成した後にゲート絶縁膜が形成される。従って、チャネルドープ領域内に含まれている不純物の一部が、ゲート絶縁膜を形成するための熱処理によって、ゲート絶縁膜中に吸い上げられる。その結果、チャネルドープ領域の不純物濃度が所望の値よりも低くなるため、メモリセルトランジスタのしきい値電圧が低下する。特に、素子分離絶縁膜とチャネルドープ領域との境界部分ではその傾向が顕著であり、チャネルドープ領域の幅が一定値より狭くなるとメモリセルトランジスタのしきい値電圧が大幅に低下する現象（いわゆる逆ナロー効果）が発生する。
【０００６】
チャネルドープ領域を形成する際に所望の値よりも高濃度のｐ型不純物をイオン注入することによって、不純物濃度の低下を補うことは可能である。しかしながら、この高濃度のｐ型不純物はｎ型のソース領域及びドレイン領域が形成される予定の領域内にも注入されるため、以下の問題が生じる。
【０００７】
ソース領域及びドレイン領域の不純物濃度が低下するため、ソース領域と第２のコンタクトプラグとの接触抵抗が上昇する。その結果、メモリセルトランジスタの性能が低下し、ひいてはデータの書き込み特性が悪化するという問題が生じる。
【０００８】
また、ソース領域とチャネル形成領域との境界部分、及びソース領域と素子分離絶縁膜との境界部分において、電界強度が高くなる。その結果、接合リーク電流が増加し、ひいてはＤＲＡＭのデバイス特性（例えばリフレッシュ特性）が悪化するという問題が生じる。
【０００９】
本発明はかかる問題を解決するために成されたものであり、書き込み特性やリフレッシュ特性を劣化させることなく、ゲート絶縁膜の形成に起因してチャネルドープ領域の不純物濃度が低下することを抑制し得る、半導体装置の製造方法を得ることを目的とするものである。
【００１０】
【課題を解決するための手段】
第１の発明によれば、半導体装置の製造方法は、（ａ）平面視第１方向に沿ってこの順に繋がる第１〜第３部分を有し、第１方向に垂直な平面視第２方向に関する第２部分の寸法が、第２方向に関する第１及び第３部分の各寸法よりも小さい、略Ｈ字状の第１のマスク材と、第１方向に沿ってこの順に繋がる第４〜第６部分を有し、第２方向に関する第５部分の寸法が、第２方向に関する第４及び第６部分の各寸法よりも小さい、略Ｈ字状の第２のマスク材とを、第１及び第４部分、第２及び第５部分、並びに第３及び第６部分のそれぞれが、互いに離間しつつ第２方向に沿って並ぶように、半導体基板の主面上に形成する工程と、（ｂ）第１及び第２のマスク材をエッチングマスクとして用いて半導体基板をエッチングすることにより、第１〜第３部分の下方の半導体基板によってそれぞれ規定される第１〜第３側面と、第４〜第６部分の下方の半導体基板によってそれぞれ規定される第４〜第６側面とを有する凹部を、主面内に形成する工程と、（ｃ）第１及び第２のマスク材が主面上に形成されている状態で、第２方向の斜め上方から不純物をイオン注入することにより、第１〜第６側面のうちの第２及び第５側面内のみに、第１導電型の第１のチャネルドープ領域をそれぞれ形成する工程と、（ｄ）工程（ｃ）よりも後に実行され、凹部内を充填して素子分離絶縁膜を形成することにより、工程（ａ）で第１及び第２のマスク材が形成された部分の半導体基板を、それぞれ第１及び第２の素子形成領域として規定する工程と、（ｅ）第１及び第２の素子形成領域内における主面内に、第１導電型の第２のチャネルドープ領域をそれぞれ形成する工程と、（ｆ）工程（ｃ）よりも後に実行され、第１及び第２のマスク材を除去する工程と、（ｇ）工程（ｆ）よりも後に実行され、第１及び第２の素子形成領域内における主面上に、絶縁膜をそれぞれ形成する工程と、（ｈ）工程（ｇ）によって得られる構造上に、導電膜を形成する工程と、（ｉ）導電膜をパターニングすることにより、第２方向に沿って延在するゲート電極を、工程（ａ）で第２及び第５部分が形成された各部分の主面の上方にそれぞれ形成する工程と、（ｊ）工程（ａ）で第１及び第４部分が形成された各部分の主面内に、第１導電型とは異なる第２導電型の第１のソース・ドレイン領域をそれぞれ形成する工程と、（ｋ）工程（ａ）で第３及び第６部分が形成された各部分の主面内に、第２導電型の第２のソース・ドレイン領域をそれぞれ形成する工程とを備える。
【００１１】
第２の発明によれば、半導体装置の製造方法は、（ａ）平面視第１方向に沿ってこの順に繋がる第１〜第３部分を有する第１のマスク材と、第１方向に沿ってこの順に繋がる第４〜第６部分を有する第２のマスク材と、第１方向に沿ってこの順に繋がる第７〜第９部分を有する第３のマスク材とを、第３、第４、及び第９部分が、互いに離間しつつ第１方向に垂直な平面視第２方向に沿ってこの順に並び、第２及び第８部分が互いに離間しつつ第２方向に沿って並び、かつ、第２及び第５部分が第２方向に沿って並ばないように、半導体基板の主面上に形成する工程と、（ｂ）第１〜第３のマスク材をエッチングマスクとして用いて半導体基板をエッチングすることにより、第１〜第３部分の下方の半導体基板によってそれぞれ規定される第１〜第３側面と、第４〜第６部分の下方の半導体基板によってそれぞれ規定される第４〜第６側面と、第７〜第９部分の下方の半導体基板によってそれぞれ規定される第７〜第９側面とを有する凹部を、主面内に形成する工程と、（ｃ）第１〜第３のマスク材が主面上に形成されている状態で、第２方向の斜め上方から不純物をイオン注入することにより、第２及び第３側面のうちの第２側面内のみ、第４及び第５側面のうちの第５側面内のみ、並びに第８及び第９側面のうちの第８側面内のみに、第１導電型の第１のチャネルドープ領域をそれぞれ形成する工程と、（ｄ）工程（ｃ）よりも後に実行され、凹部内を充填して素子分離絶縁膜を形成することにより、工程（ａ）で第１〜第３のマスク材が形成された部分の半導体基板を、それぞれ第１〜第３の素子形成領域として規定する工程と、（ｅ）第１〜第３の素子形成領域内における主面内に、第１導電型の第２のチャネルドープ領域をそれぞれ形成する工程と、（ｆ）工程（ｃ）よりも後に実行され、第１〜第３のマスク材を除去する工程と、（ｇ）工程（ｆ）よりも後に実行され、第１〜第３の素子形成領域内における主面上に、絶縁膜をそれぞれ形成する工程と、（ｈ）工程（ｇ）によって得られる構造上に、導電膜を形成する工程と、（ｉ）導電膜をパターニングすることにより、第２方向に沿って延在するゲート電極を、工程（ａ）で第２、第５、及び第８部分が形成された各部分の主面の上方にそれぞれ形成する工程と、（ｊ）工程（ａ）で第１、第６、及び第７部分が形成された各部分の主面内に、第１導電型とは異なる第２導電型の第１のソース・ドレイン領域をそれぞれ形成する工程と、（ｋ）工程（ａ）で第３、第４、及び第９部分が形成された各部分の主面内に、第２導電型の第２のソース・ドレイン領域をそれぞれ形成する工程とを備える。
【００１２】
第３の発明によれば、半導体装置の製造方法は、（ａ）半導体基板の主面上に絶縁膜を形成する工程と、（ｂ）絶縁膜上に導電膜を形成する工程と、（ｃ）導電膜及び絶縁膜を通して主面内に不純物をイオン注入することにより、チャネルドープ領域を形成する工程と、（ｄ）導電膜をパターニングすることにより、ゲート電極を形成する工程と、（ｅ）ゲート電極から露出している部分の主面内に不純物を導入することにより、ソース・ドレイン領域を形成する工程とを備える。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す上面図である。素子分離絶縁膜４によって、略Ｈ字状の上面構造を有する素子形成領域ＡＲ１，ＡＲ２が規定されている。素子形成領域ＡＲ１，ＡＲ２は、互いに離間しつつＹ方向に沿って並んでいる。
【００１４】
素子形成領域ＡＲ１内には、ソース領域１Ｓ、ドレイン領域１Ｄ、チャネルドープ領域１Ｃ、及びゲート構造３を有する第１のトランジスタが形成されている。同様に、素子形成領域ＡＲ２内には、ソース領域２Ｓ、ドレイン領域２Ｄ、チャネルドープ領域２Ｃ、及びゲート構造３を有する第２のトランジスタが形成されている。図１に示した例では、第１のトランジスタが有するゲート構造３と、第２のトランジスタが有するゲート構造３とは、互いに繋がっている。第１及び第２のトランジスタは、例えば、ＤＲＡＭのメモリセルトランジスタ、周辺回路を構成するトランジスタ、ロジック回路を構成するトランジスタ等である。以下では、第１及び第２のトランジスタがいずれもｎチャネルＭＯＳＦＥＴである場合を例にとり説明する。
【００１５】
ソース領域１Ｓ、チャネルドープ領域１Ｃ、及びドレイン領域１Ｄは、Ｘ方向に沿ってこの順に並んでいる。同様に、ソース領域２Ｓ、チャネルドープ領域２Ｃ、及びドレイン領域２Ｄは、Ｘ方向に沿ってこの順に並んでいる。ソース領域１Ｓ及びソース領域２Ｓ、チャネルドープ領域１Ｃ及びチャネルドープ領域２Ｃ、並びにドレイン領域１Ｄ及びドレイン領域２Ｄのそれぞれは、互いに離間しつつＹ方向に沿って並んでいる。チャネルドープ領域１Ｃとチャネルドープ領域２Ｃとの間隔Ｗ１は、ソース領域１Ｓとソース領域２Ｓとの間隔Ｗ２、及びドレイン領域１Ｄとドレイン領域２Ｄとの間隔Ｗ２よりも広い。
【００１６】
図２は、図１に示した半導体装置の断面構造を示す断面図である。図２の（Ａ），（Ｂ），（Ｃ）は、それぞれ図１に示したラインＩＩＡ−ＩＩＡ，ＩＩＢ−ＩＩＢ，ＩＩＣ−ＩＩＣに沿った位置に関する断面構造を表している。
【００１７】
図３，５〜１１は、本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。各図の（Ａ）〜（Ｃ）は、図２の（Ａ）〜（Ｃ）にそれぞれ対応している。
【００１８】
図３を参照して、まず、シリコン酸化膜及びシリコン窒化膜を、ｎ型のシリコン基板１０の上面上にこの順に全面的に形成する。但し、シリコン酸化膜の代わりに、シリコン酸窒化膜を形成してもよい。また、シリコン窒化膜の代わりに、ポリシリコン膜、又はシリコン窒化膜とポリシリコン膜との積層膜を形成してもよい。次に、これらの膜をパターニングすることにより、シリコン酸化膜２０及びシリコン窒化膜２１を形成する。次に、シリコン窒化膜２１をエッチングマスクとして用いて、異方性ドライエッチング法によって、シリコン基板１０を所定の膜厚だけエッチングする。これにより、シリコン基板１０の上面内に凹部２２が形成される。次に、酸化炉又は枚葉式のランプ酸化装置を用いて、９００〜１１５０℃程度の熱酸化法によって、数ｎｍ〜数十ｎｍ程度の膜厚を有するシリコン酸化膜１３を、凹部２２の側面及び底面上に形成する。これにより、凹部２２を形成するためのエッチングのダメージによってシリコン基板１０内に発生した結晶欠陥が回復される。
【００１９】
図４は、図１に対応させて、シリコン窒化膜２１の形成パターンを示す上面図である。素子形成領域ＡＲ１に対応するシリコン窒化膜２１（図４における符号２１ａ）は、Ｘ方向に沿ってこの順に繋がる第１部分２１１、第２部分２１２、及び第３部分２１３を有している。シリコン窒化膜２１ａは、略Ｈ字状の上面構造を有しており、Ｙ方向に関する第２部分２１２の寸法は、Ｙ方向に関する第１部分２１１及び第３部分２１３の各寸法よりも小さい。同様に、素子形成領域ＡＲ２に対応するシリコン窒化膜２１（図４における符号２１ｂ）は、Ｘ方向に沿ってこの順に繋がる第４部分２１４、第５部分２１５、及び第６部分２１６を有している。シリコン窒化膜２１ｂは、略Ｈ字状の上面構造を有しており、Ｙ方向に関する第５部分２１５の寸法は、Ｙ方向に関する第４部分２１４及び第６部分２１６の各寸法よりも小さい。第１部分２１１及び第４部分２１４、第２部分２１２及び第５部分２１５、並びに第３部分２１３及び第６部分２１６のそれぞれは、互いに離間しつつＹ方向に沿って並んでいる。また、凹部２２は、第１〜第６部分２１１〜２１６の下方のシリコン基板１０によってそれぞれ規定される、第１〜第６側面１０Ａ１〜１０Ａ６を有している。
【００２０】
図３に引き続き、図５を参照して、次に、シリコン酸化膜２０及びシリコン窒化膜２１が形成されている状態で、Ｂ、ＢＦ２、又はＩｎ等のｐ型不純物２３１，２３２を、１Ｅ１１／ｃｍ２〜１Ｅ１４／ｃｍ２程度の濃度で、Ｙ方向の斜め上方からイオン注入する。このイオン注入は、図１において矢印Ｙ１，Ｙ２で示すように、＋Ｙ及び−Ｙの両方向から順に行われる。
【００２１】
また、イオン注入の注入角度α（即ち不純物２３１，２３２の注入方向とシリコン基板１０の上面の法線方向とが成す角度）としては、図４に示した第１部分２１１と第４部分２１４との間隔及び第３部分２１３と第６部分２１６との間隔をＷ２、第２部分２１２と第５部分２１５との間隔をＷ１、シリコン酸化膜２０及びシリコン窒化膜２１の合計の膜厚をＴと定義したときに、ｔａｎ−１（Ｗ２／Ｔ）＜α≦ｔａｎ−１（Ｗ１／Ｔ）の関係が成り立つ範囲の注入角度を採用する。
【００２２】
注入角度αをこの範囲内に規定すると、図４に示した第２側面１０Ａ２及び第５側面１０Ａ５内には、シリコン酸化膜１３を通して不純物２３１，２３２がイオン注入される。その結果、図５の（Ａ）に示すように、素子形成領域ＡＲ１，ＡＲ２内におけるシリコン基板１０の上面内に、ｐ型のチャネルドープ領域５１，５２がそれぞれ形成される。一方、シリコン酸化膜２０及びシリコン窒化膜２１のシャドーイング効果によって、図４に示した第１側面１０Ａ１、第３側面１０Ａ３、第４側面１０Ａ４、及び第６側面１０Ａ６内には、不純物２３１，２３２がイオン注入されない。その結果、図５の（Ｂ）に示すように、チャネルドープ領域５１，５２は形成されない。
【００２３】
図６を参照して、次に、塗布法又は高密度プラズマを用いたＣＶＤ法によって、凹部２２内を完全に充填し得る膜厚を有するシリコン酸化膜２４を、全面的に形成する。シリコン酸化膜２４内には、Ｆ、Ｐ、又はＢ等の不純物がドープされていてもよい。
【００２４】
図７を参照して、次に、ＣＭＰ法によって、シリコン窒化膜２１の上面が露出するまでシリコン酸化膜２４を研磨する。
【００２５】
図８を参照して、次に、素子分離絶縁膜４の上面の高さを調整するために、ＨＦ等の水溶液を用いて、シリコン酸化膜２４を所望の膜厚だけ除去する。次に、熱リン酸溶液を用いて、シリコン窒化膜２１を除去する。
【００２６】
図９を参照して、次に、ＣＭＯＳトランジスタを形成するために、Ｂ等の不純物を、シリコン酸化膜２０を通してシリコン基板１０内にイオン注入することにより、ｐ型のウェル領域１１を形成する。図９の符号１１は、ウェル領域内で不純物の濃度がピークとなる箇所を示している。次に、分離耐圧を向上させるために、Ｂ、ＢＦ２、又はＩｎ等の不純物を、シリコン酸化膜２０を通してシリコン基板１０内にイオン注入することにより、ｐ型のチャネルカット領域１２を形成する。次に、トランジスタのしきい値電圧を調整するために、Ｂ、ＢＦ２、又はＩｎ等の不純物を、１Ｅ１１／ｃｍ２〜１Ｅ１４／ｃｍ２程度の濃度で、シリコン酸化膜２０を通してシリコン基板１０内にイオン注入する。これにより、ｐ型のチャネルドープ領域１Ｃ，２Ｃが、シリコン基板１０の上面内に形成される。その後、ランプアニール法によって８００〜１１００℃程度の熱処理を行うことにより、シリコン基板１０内にイオン注入した上記の各不純物を活性化させる。
【００２７】
図１０を参照して、次に、ＨＦ等の水溶液を用いて、シリコン酸化膜２０を除去する。これにより、素子形成領域ＡＲ１，ＡＲ２内におけるシリコン基板１０の上面が露出する。また、シリコン酸化膜２４の一部が除去されてシリコン酸化膜１４となり、シリコン酸化膜１３，１４を有するトレンチ型の素子分離絶縁膜４が形成される。次に、７００〜８５０℃程度の酸化炉、又は９００〜１１００℃程度のランプ酸化装置を用いて、ゲート絶縁膜として機能するシリコン酸化膜１５１，１５２を、素子形成領域ＡＲ１，ＡＲ２内におけるシリコン基板１０の上面上に形成する。但し、シリコン酸化膜１５１，１５２の代わりに、シリコン酸窒化膜、又はシリコン酸化膜とシリコン酸窒化膜との積層膜を形成してもよい。次に、ＣＶＤ法等によって、シリコン酸化膜１５１，１５２及び素子分離絶縁膜４上に、導電膜１６を形成する。導電膜１６は、ポリシリコン膜、金属膜（Ｗ、Ｔｉ、Ａｌ、Ｃｕ等）、金属シリサイド膜、金属窒化膜、又はそれらの積層膜である。次に、ＣＶＤ法等によって、導電膜１６上にシリコン窒化膜１７を形成する。但し、シリコン窒化膜１７の代わりに、シリコン酸化膜、又はシリコン酸化膜とシリコン窒化膜との積層膜を形成してもよい。
【００２８】
図１１を参照して、次に、写真製版法及び異方性ドライエッチング法によって、シリコン窒化膜１７をパターニングする。次に、シリコン窒化膜１７をエッチングマスクとして用いて、異方性ドライエッチング法によって導電膜１６をエッチングする。エッチングされずに残った部分の導電膜１６は、ゲート電極として機能する。次に、ランプ酸化法又は通常の熱酸化法によって、Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＨ３、及びＨ２等の混合ガス雰囲気中で導電膜１６を酸化又は窒化することにより、絶縁膜１８を形成する。
【００２９】
次に、シリコン窒化膜１７を注入マスクとして用いて、Ｐ、Ａｓ、又はＳｂ等の不純物をイオン注入することにより、ｎ型のソース領域１Ｓ，２Ｓ及びｎ型のドレイン領域１Ｄ，２Ｄを、シリコン基板１０の上面内に形成する。以上の工程により、図２に示した構造が得られる。
【００３０】
このように本実施の形態１に係る半導体装置の製造方法によれば、図５に示した工程でチャネルドープ領域５１，５２が形成され、図９に示した工程でチャネルドープ領域１Ｃ，２Ｃが形成された後に、図１０に示した工程で、ゲート絶縁膜として機能するシリコン酸化膜１５１，１５２が形成される。従って、チャネルドープ領域５１，５２，１Ｃ，２Ｃ内に含まれている不純物の一部が、ゲート絶縁膜を形成するための熱処理によってゲート絶縁膜中に吸い上げられた場合であっても、チャネルドープ領域５１，５２が形成されない従来の製法と比較すると、チャネルドープ領域の不純物濃度の低下を抑制できる。その結果、第１及び第２のトランジスタのしきい値電圧が低下することを抑制できる。
【００３１】
しかも、図１に示すように、チャネルドープ領域５１，５２は、ゲート構造３の下方において、素子分離絶縁膜４とチャネルドープ領域１Ｃ，２Ｃとの境界部分に形成されるため、逆ナロー効果の発生を効果的に抑制することができる。
【００３２】
また、図５に示した工程において、Ｙ方向の斜め上方からｐ型不純物２３１，２３２をイオン注入し、しかも、イオン注入の注入角度αをｔａｎ−１（Ｗ２／Ｔ）＜α≦ｔａｎ−１（Ｗ１／Ｔ）の範囲内に規定したため、チャネルドープ領域５１，５２は、図４に示した第１〜第６側面１０Ａ１〜１０Ａ６のうち、第２側面１０Ａ２及び第５側面１０Ａ５内のみに、自己整合的に形成される。従って、ｐ型のチャネルドープ領域５１，５２の形成に起因してｎ型のソース領域１Ｓ，２Ｓ及びドレイン領域１Ｄ，２Ｄの不純物濃度が低下することを、適切に回避することができる。
【００３３】
実施の形態２．
本実施の形態２では、上記実施の形態１に係る発明を、ＤＲＡＭのメモリセルに適用する例について説明する。
【００３４】
図１２は、本発明の実施の形態２に係る半導体装置の構造を示す上面図である。また、図１３は、図１２に示したラインＸＩＩＩ−ＸＩＩＩに沿った位置に関する断面構造を示す断面図である。図１２を参照して、素子分離絶縁膜４によって、複数の素子形成領域ＡＲ（図１２における符号ＡＲ１１，ＡＲ１２，ＡＲ２１，ＡＲ３１，ＡＲ３２）が規定されている。メモリセルアレイの同一の列に属する素子形成領域ＡＲ１１と素子形成領域ＡＲ３１、及び同一の列に属する素子形成領域ＡＲ１２と素子形成領域ＡＲ３２とは、それぞれ互いに離間しつつＹ方向に沿って並んでいる。同一の行に属する素子形成領域ＡＲ１１と素子形成領域ＡＲ１２、及び同一の行に属する素子形成領域ＡＲ３１と素子形成領域ＡＲ３２とは、それぞれ互いに離間しつつＸ方向に沿って並んでいる。素子形成領域ＡＲ２１は、素子形成領域ＡＲ１１に対して、Ｘ方向に関する素子形成領域ＡＲの形成ピッチの半分だけずれて形成されている。即ち、いわゆるハーフピッチセルが構成されている。
【００３５】
図１２，１３を参照して、１個の素子形成領域ＡＲ内には、ドレイン領域５６Ｄを共有して、２個のメモリセルトランジスタが形成されている。ドレイン領域５６Ｄ上には、ビット線４８に接続されたコンタクトプラグ３２が形成されている。各ソース領域５Ｓ，６Ｓ上には、キャパシタ下部電極として機能するポリシリコン膜５２，５３に接続されたコンタクトプラグ３０，３１がそれぞれ形成されている。ハーフピッチセルが構成されているため、異なる行に属する素子形成領域ＡＲ内に形成されたソース領域５Ｓ，６Ｓ同士は、間隔Ｗ２をもって互いに離間しつつ、Ｙ方向に沿って並んでいる。また、異なる行に属する素子形成領域ＡＲ内に形成されたドレイン領域５６Ｄ同士及びチャネルドープ領域３８，４４同士は、間隔Ｗ２よりも広い間隔Ｗ１をもって互いに離間しつつ、Ｙ方向に沿って並んでいる。
【００３６】
各素子形成領域ＡＲ内には、上記実施の形態１のチャネルドープ領域５１，５２に相当するチャネルドープ領域５が形成されている。図５に示した工程と同様に、チャネルドープ領域５は、イオン注入の注入角度αをｔａｎ−１（Ｗ２／Ｔ）＜α≦ｔａｎ−１（Ｗ１／Ｔ）の範囲内に規定しつつ、Ｙ方向の斜め上方からｐ型不純物２３１，２３２をイオン注入することによって形成される。従って、チャネルドープ領域５は、チャネルドープ領域３８，４４内とドレイン領域５６Ｄ内とには形成されるが、ソース領域５Ｓ，６Ｓ内には形成されない。本実施の形態２において、一例として、間隔Ｗ１は３７０ｎｍ程度であり、間隔Ｗ２は１１０ｎｍ程度であり、膜厚Ｔは１２０ｎｍ程度である。
【００３７】
図１５〜１９は、本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の工程を経て、図１５に示すメモリセルトランジスタを形成する。
【００３８】
図１４は、図１２の一部に対応させて、素子分離絶縁膜４を形成する際のシリコン窒化膜２１の形成パターンを示す上面図である。素子形成領域ＡＲ１１に対応するシリコン窒化膜２１（図１４における符号２１ａ）は、Ｘ方向に沿ってこの順に繋がる第１部分２１１、第２部分２１２、及び第３部分２１３を有している。同様に、素子形成領域ＡＲ２１に対応するシリコン窒化膜２１（図１４における符号２１ｂ）は、Ｘ方向に沿ってこの順に繋がる第４部分２１４、第５部分２１５、及び第６部分２１６を有している。同様に、素子形成領域ＡＲ３１に対応するシリコン窒化膜２１（図１４における符号２１ｃ）は、Ｘ方向に沿ってこの順に繋がる第７部分２１７、第８部分２１８、及び第９部分２１９を有している。
【００３９】
第３部分２１３、第４部分２１４、及び第９部分２１９は、ソース領域５Ｓ，６Ｓに対応する。第２部分２１２、第５部分２１５、及び第８部分２１８は、チャネルドープ領域３８，４４に対応する。第１部分２１１、第６部分２１６、及び第７部分２１７は、ドレイン領域５６Ｄに対応する。
【００４０】
第３部分２１３、第４部分２１４、及び第９部分２１９は、互いに離間しつつＹ方向に沿ってこの順に並んでいる。第２部分２１２及び第８部分２１８は、互いに離間しつつＹ方向に沿って並んでいる。第１部分２１１及び第７部分２１７は、互いに離間しつつＹ方向に沿って並んでいる。第２部分２１２及び第５部分２１５はＹ方向に沿って並んでおらず、同様に、第１部分２１１及び第６部分２１６もＹ方向に沿って並んでいない。また、凹部２２は、第１〜第９部分２１１〜２１９の下方のシリコン基板１０によってそれぞれ規定される、第１〜第９側面１０Ａ１〜１０Ａ９を有している。
【００４１】
図５に示した工程と同様に、シリコン酸化膜２０及びシリコン窒化膜２１が形成されている状態で、イオン注入の注入角度αをｔａｎ−１（Ｗ２／Ｔ）＜α≦ｔａｎ−１（Ｗ１／Ｔ）の範囲内に規定しつつ、Ｙ方向の斜め上方からｐ型不純物２３１，２３２をイオン注入することによって、チャネルドープ領域５が形成される。その結果、チャネルドープ領域５は、第２側面１０Ａ２及び第３側面１０Ａ３のうちの第２側面１０Ａ２内のみ、第４側面１０Ａ４及び第５側面１０Ａ５のうちの第５側面１０Ａ５内のみ、並びに、第８側面１０Ａ８及び第９側面１０Ａ９のうちの第８側面１０Ａ８内のみに形成される。
【００４２】
図１５を参照して、図２と同様のトランジスタ構造を得た後、ＣＶＤ法によって、シリコン窒化膜を全面的に形成する。次に、異方性ドライエッチング法によってシリコン窒化膜をエッチバックすることにより、サイドウォール３７，４３を形成する。これにより、シリコン酸化膜３３，３９、導電膜３４，４０、シリコン窒化膜３５，４１、絶縁膜３６，４２、及びサイドウォール３７，４３を有するゲート構造３５，３６が得られる。
【００４３】
図１６を参照して、次に、塗布法又はＣＶＤ法によって、Ｂ又はＰ等の不純物がドープされたシリコン酸化膜４４を、ゲート構造３５，３６を覆って全面的に形成する。次に、Ｏ２、Ｎ２、又はＨ２の雰囲気中でアニールを行う。次に、写真製版法及び異方性ドライエッチング法によって、ソース領域５Ｓ，６Ｓ及びドレイン領域５６Ｄにそれぞれ繋がるコンタクトホールを、シリコン酸化膜４４内に形成する。次に、これらのコンタクトホール内を、Ｐ、Ａｓ、又はＳｂ等の不純物がドープされたポリシリコン膜によって充填することにより、それぞれソース領域５Ｓ，６Ｓ及びドレイン領域５６Ｄに接続されたコンタクトプラグ３０〜３２を形成する。
【００４４】
図１７を参照して、次に、ＣＶＤ法によって、シリコン酸化膜４５を全面的に形成する。次に、写真製版法及び異方性ドライエッチング法によって、コンタクトプラグ３２に繋がるコンタクトホールを、シリコン酸化膜４５内に形成する。次に、このコンタクトホール内を、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉ２、又はＣｏＳｉ２等のバリアメタル膜４６、及びＷ、Ｔｉ、Ｃｕ、又はＡｌ等の金属膜４７によって充填することにより、コンタクトプラグ３２に接続されたビット線４８を形成する。
【００４５】
図１８を参照して、次に、ＣＶＤ法によって、シリコン酸化膜４９を全面的に形成する。次に、写真製版法及び異方性ドライエッチング法によって、コンタクトプラグ３０，３１にそれぞれ繋がるコンタクトホールを、シリコン酸化膜４５，４９内に形成する。次に、これらのコンタクトホール内を、Ｐ、Ａｓ、又はＳｂ等の不純物がドープされたポリシリコン膜によって充填することにより、コンタクトプラグ３０，３１にそれぞれ接続されたコンタクトプラグ５０，５１を形成する。後に形成されるキャパシタ下部電極の材質によっては、コンタクトプラグ５０，５１の材質は、Ｔｉ、Ｗ、ＴｉＮ、ＷＮ、又はＴａＮ等であってもよい。
【００４６】
図１９を参照して、次に、ＣＶＤ法によって、シリコン酸化膜５６を全面的に形成する。次に、写真製版法及び異方性ドライエッチング法によって、コンタクトプラグ５０，５１にそれぞれ繋がる凹部を、シリコン酸化膜５６内に形成する。次に、ＣＶＤ法によって、Ｐ、Ａｓ、又はＳｂ等の不純物がドープされたポリシリコン膜を、全面的に形成する。次に、ＣＭＰ法によって、シリコン酸化膜５６の上面が露出するまでそのポリシリコン膜を研磨する。これにより、コンタクトプラグ５０，５１にそれぞれ接続されたポリシリコン膜５２，５３が形成される。ポリシリコン膜５２，５３は、キャパシタ下部電極として機能する。但し、ポリシリコン膜５２，５３の代わりに、Ｔｉ、Ｗ、ＴｉＮ、ＷＮ、Ｐｔ、Ｒｕ等の金属膜を形成してもよい。
【００４７】
次に、ＨＦを用いたエッチング法によって、シリコン酸化膜５６を除去する。但し、プロセス中の機械的なストレスによってポリシリコン膜５２，５３が倒壊することを回避すべく、シリコン酸化膜５６の底部は除去せずに残してもよい。次に、ＳｉＯ２、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、又はＨｆＯ等の絶縁膜５４を全面的に形成する。絶縁膜５４は、キャパシタ誘電体膜として機能する。次に、ポリシリコン、Ｔｉ、Ｗ、ＴｉＮ、ＷＮ、Ｐｔ、又はＲｕ等の導電膜５５を全面的に形成する。導電膜５５は、キャパシタ上部電極として機能する。以上の工程により、図１３に示した構造が得られる。
【００４８】
このように本実施の形態２に係る半導体装置の製造方法によれば、上記実施の形態１と同様の理由により、メモリセルトランジスタのしきい値電圧の低下及び逆ナロー効果の発生を抑制することができる。
【００４９】
また、チャネルドープ領域５はソース領域５Ｓ，６Ｓ内には形成されないため、ｐ型のチャネルドープ領域５の形成に起因してｎ型のソース領域５Ｓ，６Ｓの不純物濃度が低下することはない。従って、ソース領域５Ｓ，６Ｓとコンタクトプラグ３０，３１との接触抵抗は上昇しないため、データの書き込み特性が悪化することを回避できる。また、ソース領域５Ｓ，６Ｓの電界強度は高くならないため、リフレッシュ特性が悪化することを回避できる。
【００５０】
実施の形態３．
図２０，２１は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の工程を経て、図８に示した構造を得る。次に、ＨＦ等の水溶液を用いて、シリコン酸化膜２０を除去する。図２０を参照して、次に、ゲート絶縁膜として機能するシリコン酸化膜１５１，１５２を、素子形成領域ＡＲ１，ＡＲ２内におけるシリコン基板１０の上面上に形成する。次に、ＣＶＤ法等によって、シリコン酸化膜１５１，１５２及び素子分離絶縁膜４上に、導電膜１６を形成する。次に、ＣＶＤ法等によって、導電膜１６上にシリコン窒化膜１７を形成する。
【００５１】
図２１を参照して、次に、Ｂ等の不純物を、シリコン窒化膜１７、導電膜１６、及びシリコン酸化膜１５１，１５２を通して、シリコン基板１０内にイオン注入する。これにより、ｐ型のウェル領域１１が形成される。次に、Ｂ、ＢＦ２、又はＩｎ等の不純物を、シリコン窒化膜１７、導電膜１６、及びシリコン酸化膜１５１，１５２を通して、シリコン基板１０内にイオン注入する。これにより、ｐ型のチャネルカット領域１２が形成される。次に、Ｂ、ＢＦ２、又はＩｎ等の不純物を、シリコン窒化膜１７、導電膜１６、及びシリコン酸化膜１５１，１５２を通して、シリコン基板１０内にイオン注入する。これにより、ｐ型のチャネルドープ領域１Ｃ，２Ｃが形成される。その後、熱処理を行うことにより、シリコン基板１０内にイオン注入した上記の各不純物を活性化させる。
【００５２】
次に、写真製版法及び異方性ドライエッチング法によって、シリコン窒化膜１７をパターニングする。次に、シリコン窒化膜１７をエッチングマスクとして用いて、異方性ドライエッチング法によって導電膜１６をエッチングする。次に、ランプ酸化法等によって導電膜１６を酸化することにより、絶縁膜１８を形成する。次に、シリコン窒化膜１７を注入マスクとして用いて、Ｐ、Ａｓ、又はＳｂ等の不純物をイオン注入することにより、ｎ型のソース領域１Ｓ，２Ｓ及びｎ型のドレイン領域１Ｄ，２Ｄを、シリコン基板１０の上面内に形成する。以上の工程により、図２に示した構造が得られる。
【００５３】
このように本実施の形態３に係る半導体装置の製造方法によれば、図２０に示した工程で、ゲート絶縁膜として機能するシリコン酸化膜１５１，１５２が形成される。その後、図２１に示した工程で、チャネルドープ領域１Ｃ，２Ｃが形成される。従って、チャネルドープ領域１Ｃ，２Ｃ内に含まれている不純物は、ゲート絶縁膜を形成するための熱処理によってゲート絶縁膜中に吸い上げられることがない。その結果、チャネルドープ領域１Ｃ，２Ｃの不純物濃度の低下に起因するしきい値電圧の低下及び逆ナロー効果の発生を、回避することができる。
【００５４】
よって、チャネルドープ領域１Ｃ，２Ｃを形成する際に所望の値よりも高濃度のｐ型不純物をイオン注入する必要がないため、データの書き込み特性及びリフレッシュ特性の悪化を回避できる。
【００５５】
なお、本実施の形態３において、チャネルドープ領域５１，５２を形成しなくても上記の効果は得られるが、チャネルドープ領域５１，５２を形成した方がより効果的である。
【００５６】
実施の形態４．
図２２，２３は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態２と同様の工程を経て、図１５に示した構造を得る。図２２を参照して、次に、ＣＶＤ法等によって、シリコン酸化膜４４を、ゲート構造３５，３６を覆って全面的に形成する。次に、写真製版法及び異方性ドライエッチング法によって、ソース領域５Ｓ，６Ｓ及びドレイン領域５６Ｄにそれぞれ繋がるコンタクトホール６０，６２，６１を、シリコン酸化膜４４内に形成する。
【００５７】
図２３を参照して、次に、写真製版法によって、コンタクトホール６０，６２の上方が開口したパターンを有するフォトレジスト６３を形成する。次に、フォトレジスト６３を注入マスクとして用いて、Ｐ、Ａｓ、又はＳｂ等の不純物を、１Ｅ１２／ｃｍ２〜１Ｅ１４／ｃｍ２程度の濃度でイオン注入する。これにより、ｎ型の不純物導入領域１００が、ソース領域５Ｓ，６Ｓの上面内にそれぞれ形成される。
【００５８】
次に、フォトレジスト６３を除去する。次に、コンタクトホール６０〜６２内を、Ｐ、Ａｓ、又はＳｂ等の不純物がドープされたポリシリコン膜によって充填することにより、コンタクトプラグ３０〜３２を形成する。以降は、図１７に示した工程以降のプロセスが実行され、半導体装置が完成する。
【００５９】
このように本実施の形態４に係る半導体装置の製造方法によれば、ソース領域５Ｓ，６Ｓの上面内に不純物導入領域１００を形成することによって、上記実施の形態２と比較して、ソース領域５Ｓ，６Ｓの電界強度をさらに低下することができる。その結果、リフレッシュ特性やホットキャリア特性等のデバイス特性をさらに向上でき、さらにはデバイスの信頼性を高めることができる。しかも、不純物導入領域１００はソース領域５Ｓ，６Ｓ内のみに形成されるため、メモリセルトランジスタのショートチャネル特性が悪化することを回避できる。
【００６０】
実施の形態５．
図２４は、本発明の実施の形態５に係る半導体装置の構造を示す上面図である。また、図２５は、図２４に示したラインＸＸＶ−ＸＸＶに沿った位置に関する断面構造を示す断面図である。図２４を参照して、素子分離絶縁膜４によって、複数の素子形成領域ＡＲ（図２４における符号ＡＲａ〜ＡＲｅ）が規定されている。メモリセルアレイの同一の行に属する素子形成領域ＡＲａと素子形成領域ＡＲｂ、及び同一の行に属する素子形成領域ＡＲｄと素子形成領域ＡＲｅとは、互いに離間しつつＸ方向に沿って並んでいる。図２４，２５を参照して、各素子形成領域ＡＲ内には、Ｘ方向に関するソース領域５Ｓ，６Ｓの端部に、不純物導入領域７０，７３が形成されている。なお、上記実施の形態２と同様に、各素子形成領域ＡＲ内にはチャネルドープ領域５が形成されていてもよい。
【００６１】
図２６，２７は、本実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。図２６を参照して、まず、上記実施の形態１と同様の方法によって、シリコン酸化膜２０及びシリコン窒化膜２１を形成する。また、シリコン酸化膜２０及びシリコン窒化膜２１をパターニングするためのエッチングのオーバーエッチによって、シリコン基板１０の上面内に凹部２２ａを形成する。
【００６２】
図２７を参照して、次に、シリコン酸化膜２０及びシリコン窒化膜２１が形成されている状態で、Ｐ、Ａｓ、又はＳｂ等のｎ型不純物７６，７７を、１Ｅ１２／ｃｍ２〜１Ｅ１４／ｃｍ２程度の濃度で、Ｘ方向の斜め上方からイオン注入する。このイオン注入は、図２４において矢印Ｘ１，Ｘ２で示すように、＋Ｘ及び−Ｘの両方向から順に行われる。
【００６３】
また、イオン注入の注入角度β（即ち不純物７６，７７の注入方向とシリコン基板１０の上面の法線方向とが成す角度）としては、Ｘ方向に互いに隣接するシリコン窒化膜２１同士の間隔をＶ、シリコン酸化膜２０及びシリコン窒化膜２１の合計の膜厚をＴ、シリコン窒化膜２１の上面から凹部２２ａの底面までの深さをＵと定義したときに、ｔａｎ−１（Ｖ／Ｕ）≦β≦ｔａｎ−１（Ｖ／Ｔ）の関係が成り立つ範囲の注入角度を採用する。なお、一例として、間隔Ｖは３９０ｎｍ程度であり、深さＵは１７０ｎｍ程度である。
【００６４】
注入角度βをこの範囲内に規定すると、凹部２２ａの側面のうちＸ方向に垂直な部分内には、不純物７６，７７がイオン注入される。例えば、図１４に示した第３側面１０Ａ３に対応する凹部２２ａの側面のうち、Ｘ方向に垂直な部分内に、不純物７６，７７がイオン注入される。その結果、図２７に示すように、素子形成領域ＡＲｄ，ＡＲｅ内におけるシリコン基板１０の上面内に、ｎ型の不純物導入領域７０，７３がそれぞれ形成される。一方、Ｘ方向の斜め上方からのイオン注入であるため、凹部２２ａの側面のうちＹ方向に垂直な部分内には、不純物７６，７７はイオン注入されない。
【００６５】
その後、凹部２２を形成し、凹部２２の側面及び底面上にシリコン酸化膜１３を形成した後、上記実施の形態２と同様に、図６に示した工程以降のプロセスが実行されて半導体装置が完成する。
【００６６】
このように本実施の形態５に係る半導体装置の製造方法によると、素子形成領域ＡＲ内におけるシリコン基板１０の上面内に、不純物導入領域７０，７３がそれぞれ形成される。従って、凹部２２を形成するためのエッチング等のダメージによってシリコン基板１０内に結晶欠陥が発生した場合であっても、その結晶欠陥を不純物導入領域７０，７３によって覆うことができる。その結果、結晶欠陥に起因するリーク電流を抑制できるため、リフレッシュ特性を向上することが可能となる。
【００６７】
しかも、不純物導入領域７０，７３は、素子分離絶縁膜４との界面付近におけるソース領域５Ｓ，６Ｓ内のみに形成されるため、メモリセルトランジスタのショートチャネル特性が悪化することを回避できる。
【００６８】
実施の形態６．
図２８〜３１は、本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。図２８〜３１では、シリコン基板１０のうち、メモリセルアレイが形成されるメモリセルアレイ部の構造と、周辺回路が形成される周辺回路部の構造とを示している。以下、周辺回路部にｐチャネルＭＯＳＦＥＴが形成される場合を例にとり説明する。
【００６９】
図２８を参照して、まず、上記実施の形態１と同様の方法によって、メモリセルアレイ部及び周辺回路部において、シリコン酸化膜２０、シリコン窒化膜２１、凹部２２、及びシリコン酸化膜１３を形成する。また、メモリセルアレイ部において、チャネルドープ領域５１，５２を形成する。次に、写真製版法によって、周辺回路部を覆うフォトレジスト８０を形成する。次に、フォトレジスト８０を注入マスクとして用いて、Ｂ又はＩｎ等の不純物を、シリコン基板１０の上面に対して垂直な方向から、凹部２２及びシリコン酸化膜１３を通してシリコン基板１０内にイオン注入する。これにより、メモリセルアレイ部における凹部２２の底面内に、ｐ型のチャネルカット領域８１が形成される。
【００７０】
図２９を参照して、次に、フォトレジスト８０を除去した後、上記実施の形態１と同様に、図６〜８に示した工程を実行する。具体的には、凹部２２内を完全に充填し得る膜厚を有するシリコン酸化膜２４を全面的に形成し、次に、シリコン窒化膜２１の上面が露出するまでシリコン酸化膜２４を研磨し、次に、シリコン酸化膜２４を所望の膜厚だけ除去し、次に、シリコン窒化膜２１を除去する。
【００７１】
図３０を参照して、次に、写真製版法によって、周辺回路部を覆うフォトレジスト８２を形成する。次に、フォトレジスト８２を注入マスクとして用いてｐ型不純物をイオン注入することにより、メモリセルアレイ部におけるシリコン基板１０内に、ｐ型のチャネルドープ領域１Ｃ，２Ｃ及びｐ型のウェル領域１１を形成する。
【００７２】
図３１を参照して、次に、フォトレジスト８２を除去した後、写真製版法によって、メモリセルアレイ部を覆うフォトレジスト８３を形成する。次に、フォトレジスト８３を注入マスクとして用いてｎ型不純物をイオン注入することにより、周辺回路部におけるシリコン基板１０内に、ｎ型のチャネルドープ領域８６、ｎ型のチャネルカット領域８５、及びｎ型のウェル領域８４を形成する。
【００７３】
フォトレジスト８３を除去した後、上記実施の形態２と同様に、図１０に示した工程以降のプロセスが実行され、半導体装置が完成する。
【００７４】
このように本実施の形態６に係る半導体装置の製造方法によれば、メモリセルアレイ部においては、凹部２２の底面内のみにチャネルカット領域８１が形成される。換言すれば、ｎ型のソース領域５Ｓ，６Ｓの下方には、ｐ型のチャネルカット領域８１が形成されない。従って、上記実施の形態２と比較して、ソース領域５Ｓ，６Ｓの電界強度をさらに緩和できるため、リフレッシュ特性を向上することが可能となる。
【００７５】
また、チャネルカット領域８１を形成するためのイオン注入を行う際に、周辺回路部はフォトレジスト８０によって覆われている。従って、周辺回路部におけるシリコン基板１０内に不要なチャネルカット領域８１が形成されることを回避できる。
【００７６】
実施の形態７．
図３２〜３５は、本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。図３２を参照して、まず、上記実施の形態１と同様の方法によって、メモリセルアレイ部及び周辺回路部において、シリコン酸化膜２０、シリコン窒化膜２１、凹部２２、及びシリコン酸化膜１３を形成する。また、メモリセルアレイ部において、チャネルドープ領域５１，５２を形成する。次に、Ｂ又はＩｎ等の不純物を、シリコン基板１０の上面に対して垂直な方向から、凹部２２及びシリコン酸化膜１３を通してシリコン基板１０内にイオン注入する。これにより、メモリセルアレイ部及び周辺回路部における凹部２２の底面内に、ｐ型のチャネルカット領域８１，９０がそれぞれ形成される。
【００７７】
図３３を参照して、次に、上記実施の形態１と同様に、図６〜８に示した工程を実行する。具体的には、凹部２２内を完全に充填し得る膜厚を有するシリコン酸化膜２４を全面的に形成し、次に、シリコン窒化膜２１の上面が露出するまでシリコン酸化膜２４を研磨し、次に、シリコン酸化膜２４を所望の膜厚だけ除去し、次に、シリコン窒化膜２１を除去する。
【００７８】
図３４を参照して、次に、写真製版法によって、周辺回路部を覆うフォトレジスト９１を形成する。次に、フォトレジスト９１を注入マスクとして用いてｐ型不純物をイオン注入することにより、メモリセルアレイ部におけるシリコン基板１０内に、ｐ型のチャネルドープ領域１Ｃ，２Ｃ及びｐ型のウェル領域１１を形成する。
【００７９】
図３５を参照して、次に、フォトレジスト９１を除去した後、写真製版法によって、メモリセルアレイ部を覆うフォトレジスト９２を形成する。次に、フォトレジスト９２を注入マスクとして用いてｎ型不純物をイオン注入することにより、周辺回路部におけるシリコン基板１０内に、ｎ型のチャネルドープ領域８６、ｎ型のチャネルカット領域９３、及びｎ型のウェル領域８４を形成する。チャネルカット領域９３を形成するためのイオン注入においては、不純物の濃度を通常の濃度の２倍程度に設定する。これにより、ｐ型のチャネルカット領域９０がｎ型のチャネルカット領域９３によって打ち消される。
【００８０】
フォトレジスト９２を除去した後、上記実施の形態２と同様に、図１０に示した工程以降のプロセスが実行されて、半導体装置が完成する。
【００８１】
このように本実施の形態７に係る半導体装置の製造方法によれば、上記実施の形態６と同様の理由により、ソース領域５Ｓ，６Ｓの電界強度を緩和できるため、リフレッシュ特性を向上することが可能となる。
【００８２】
また、図２８に示したフォトレジスト８０が不要となるため、上記実施の形態６と比較して、フォトマスクの必要枚数を削減することができる。
【００８３】
実施の形態８．
図３６は、本発明の実施の形態８に係る半導体装置の構造を示す上面図である。シリコン基板１０は、メモリセルアレイ部９５と周辺回路部９６とを有している。図３６では、メモリセルアレイ部９５と周辺回路部９６との境界を、仮想的にライン９７によって表している。メモリセルアレイ部９５においては、素子分離絶縁膜４によって複数の素子形成領域ＡＲが規定されており、１個の素子形成領域ＡＲ内には２個のメモリセルが配設されている。本実施の形態８では、メモリセルアレイを構成する複数のメモリセルのうち、メモリセルアレイの少なくとも最外周に配設されている複数のメモリセルを、ダミーセルとして設定する。ダミーセルとして設定されたメモリセルは、コンタクトプラグ３０〜３２が形成されないことにより、ＤＲＡＭセルとしての機能を果たさない。
【００８４】
上記実施の形態２に係る半導体装置の製造方法では、Ｙ方向に隣接する素子形成領域ＡＲ上に形成されたシリコン窒化膜２１によるシャドーイング効果を利用して、チャネルドープ領域５を形成すべき箇所が決定される。従って、メモリセルアレイ部９５内でＹ方向の端に位置する素子形成領域ＡＲ１１，ＡＲ１２，ＡＲ１３では、シリコン窒化膜２１によるシャドーイング効果を利用できないため、所望の箇所にチャネルドープ領域５を形成することができない。そのため、素子形成領域ＡＲ１１，ＡＲ１２，ＡＲ１３内に形成されているメモリセルをダミーセルとして設定するのは必須である。
【００８５】
同様に、上記実施の形態５に係る半導体装置の製造方法では、Ｘ方向の斜め上方からのイオン注入によって、不純物導入領域７０，７３が形成される。従って、メモリセルアレイ部９５内でＸ方向の端に位置する素子形成領域ＡＲ１１，ＡＲ３１，ＡＲ５１に関しては、周辺回路部９６の構造等に起因して、不純物導入領域７０，７３を形成できない場合が生じ得る。そのため、素子形成領域ＡＲ１１，ＡＲ３１，ＡＲ５１内に各々形成されている２個のメモリセルのうち、最外周側のメモリセルをダミーセルとして設定するのは必須である。
【００８６】
このように本実施の形態８に係る半導体装置の製造方法によれば、メモリセルアレイの少なくとも最外周に配設されている複数のメモリセルを、ダミーセルとして設定する。これにより、所望の箇所にチャネルドープ領域５や不純物導入領域７０，７３が形成されていないことに起因して半導体装置の性能や信頼性が低下することを、予め回避することができる。
【００８７】
【発明の効果】
第１〜第３の発明によれば、ゲート絶縁膜の形成に起因してチャネルドープ領域の不純物濃度が低下することを抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す上面図である。
【図２】図１に示した半導体装置の断面構造を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図１に対応させて、シリコン窒化膜の形成パターンを示す上面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の構造を示す上面図である。
【図１３】図１２に示したラインＸＩＩＩ−ＸＩＩＩに沿った位置に関する断面構造を示す断面図である。
【図１４】図１２の一部に対応させて、シリコン窒化膜の形成パターンを示す上面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態５に係る半導体装置の構造を示す上面図である。
【図２５】図２４に示したラインＸＸＶ−ＸＸＶに沿った位置に関する断面構造を示す断面図である。
【図２６】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態８に係る半導体装置の構造を示す上面図である。
【符号の説明】
１Ｓ，２Ｓ，５Ｓ，６Ｓ  ソース領域、１Ｄ，２Ｄ，５６Ｄ  ドレイン領域、１Ｃ，２Ｄ，５，３８，４４  チャネルドープ領域、３  ゲート構造、４  素子分離絶縁膜、１０  シリコン基板、１３，１５１，１５２，２０，２４  シリコン酸化膜、１６，５５  導電膜、２１  シリコン窒化膜、２２，２２ａ  凹部、３０〜３２  コンタクトプラグ、５２，５３  ポリシリコン膜、５４  絶縁膜、７０，７３，１００  不純物導入領域、８０  フォトレジスト、８１，９０，９３チャネルカット領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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