(57)【要約】【課題】本発明はヘッダに宛先情報を含むフレームの受信部における複数ポートへのフレーム送信方式に関し，送信ポート別のフレームメモリを使用せず，１つに集約したフレームメモリの書込み／読出しレートを上げることなく複数ポート宛のイーフレームを処理できることを目的とする。【解決手段】受信ポートからのフレームを格納するフレームメモリと，フレーム内の宛先情報を識別して格納する情報メモリと，フレームメモリから読み出した出力を複数の各送信ポートへ制御信号により送信する複数の送信制御部と，情報メモリに格納された複数ポートを宛先とする宛先情報を読み出すと共に，送信先ポートの状態情報を受け取ると送信可能な送信先を識別して対応する前記各送信制御部に対して送信イネーブルの信号を発生する送信イネーブル制御部とを備え，複数の送信先ポートに対して同時にフレームを送信するよう構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ヘッダに宛先情報を含むフレームの受信部における複数ポートへのフレーム送信方式であって，
受信ポートからのフレームを格納するフレームメモリと，フレーム内の宛先情報を識別して格納する情報メモリと，
フレームメモリから読み出した出力を複数の各送信ポートへ制御信号により送信する複数の送信制御部と，
前記情報メモリに格納された複数ポートを宛先とする宛先情報を読み出すと共に，送信先ポートの状態情報を受け取ると送信可能な送信先を識別して対応する前記各送信制御部に対して送信イネーブルの信号を発生する送信イネーブル制御部とを備え，
複数の送信先ポートに対して同時にフレームを送信することを特徴とする複数ポートへのフレーム送信方式。
【請求項２】
請求項１において，
前記送信イネーブル制御部は，前記情報メモリに格納された複数の宛先情報に対応する送信先ポートの状態の一部が受信不可のため送信イネーブルの信号を発生しない送信ポートがあると，前記フレームメモリのフレームを保持すると共に前記情報メモリの当該フレームに対応した宛先情報を更新して格納することを特徴とする複数ポートへのフレーム送信方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はブロードキャストフレームまたはマルチキャストフレームのような複数ポートへのフレーム送信方式に関する。
【０００２】
ネットワークの通信プロトコルとして知られたイーサネット（Ｅｔｈｅｒｎｅｔ）（登録商標）  等では，  パケットのフレームは特定の一つのポートを相手に送信することが多いが，その他に複数のポートを宛先とするマルチキャストや，全てのポートを宛先とするブロードキャスト（またはグローバルキャスト）と呼ばれる送信も行われる。
【０００３】
そのような複数ポートへのフレームの送信を簡易な構成により高速に実現することが望まれている。
【０００４】
【従来の技術】
図６は従来例１の構成を示す。図中，５０は伝送装置（またはノード）の受信部，５１は宛先識別部，５２−１〜５２−ｎはそれぞれ送信ポート１〜ｎに対応したライト（Ｗｒｉｔｅ）制御部，５３−１〜５３−ｎは各送信ポートに対応して設けられたフレームメモリ，５４−１〜５４−ｎは各送信先の加入者側における受信状況（受信メモリの空きの有無）によるフロー制御（またはバックプレッシャー（Ｂａｃｋ  Ｐｒｅｓｓｕｒｅ）  ）  を受け取って読み出しを行うリード（Ｒｅａｄ）  制御部である。
【０００５】
受信部５０はネットワーク側の受信ポート（図示省略）より受信したイーサネットフレームの宛先を宛先識別部５１で識別し，識別結果により対応する宛先の送信ポートのライト制御部５２−１〜５２−ｎの何れかを駆動し，イーサネットフレームをその宛先の送信ポートに対応したフレームメモリ５３−１〜５３−ｎの一つに格納する。マルチキャストやブロードキャストのように複数ポート宛の場合は，それぞれの送信ポート（マルチキャストの場合は指定された宛先に対応した送信ポート，ブロードキャストの場合は全ての送信ポート）の各フレームメモリに同じイーサネットフレームが同時に格納される。送信側は，リード制御部５４−１〜５４−ｎでフロー制御（またはバックプレッシャ）等により送信先の状況を判断し，送信できる場合には対応する各フレームメモリよりイーサネットフレームを読み出し，最高速度（Ｍａｘ）Ｍｂｐｓで宛先へ送信するという処理を各送信ポート単位で行う。
【０００６】
この従来例１の構成では，複数ポート宛のイーサネットフレーム処理において，各送信ポートから並行して送信レート（Ｍａｘ  Ｍｂｐｓ）を落とさずに送信するために送信ポート数分のフレームメモリを持つ必要がある。
【０００７】
このように多数のフレームメモリ（周辺回路を含む）を備えるのはコストがかかるという問題があり，これを改善したものが従来例２である。
【０００８】
図７は従来例２の構成を示す。図中，６０は伝送装置（またはノード）の受信部，６１は宛先識別部，６２はフレームコピー部，６３はライト（Ｗｒｉｔｅ）制御部，６４は多数の領域６４−１〜６４−ｎからなるフレームメモリ，６５は送信先ポート情報（フロー制御またはバックプレッシャー）を受け取って読み出しを行うリード（Ｒｅａｄ）  制御部，６６はリード制御部６５により選択された宛先（送信ポート）へフレームメモリ６４からの信号を分離する分離部（ＤＭＵＸ）である。
【０００９】
この従来例２では，受信ポートより受信したイーサネットフレームの宛先を宛先識別部６１で識別し，識別結果はフレームメモリ６４のライト制御部６３へ送られる。ライト（Ｗｒｉｔｅ）  制御部６３はフレームメモリ６４の中の宛先に対応した領域６４−１〜６４−ｎの何れか一つにイーサネットフレームを格納する。宛先識別部６１で複数ポート宛フレームと識別された場合には，イーサネットフレームをフレームコピー部６２で送信先の数だけコピーを行い，フレームメモリ６４のそれぞれの送信先領域へ格納される。送信側は，リード（Ｒｅａｄ）制御部６５でフロー制御（またはバックプレッシャー）等により各送信先の状況を判断し，送信可能な場合には，フレームメモリ６４よりイーサネットフレームを読み出すという処理をフレームメモリ６４の領域毎に行う。フレームメモリより読み出されたイーサネットフレームは該当する送信ポートへ送信される。
【００１０】
また，パケット交換網におけるネットワークスイッチからフレームの複数のコピーを送信するための技術が存在する（特許文献１，特許文献２参照）。
【００１１】
それらの技術では，スイッチで受取ったフレームの１つのコピーを外部メモリへストアし，その際にフレームはフレームポインタが指すメモリ内の場所にストアされ，スイッチ内のストアされたフレームの複数の送信をキューに入力するに当たって，フレーム自体ではなく，フレームポインタが複製されて，ネットワークスイッチ内に送信のためにマルチコピーキューに入れられる。マルチコピーキューのエントリはフレームポインタと関連のコピー数を含みフレームポインタが指すフレームのコピーが送信されるべきことを示し，送信に応じてコピー数はデクレメントされる。
【００１２】
【特許文献１】
特表２００１−５１１９７６号公報
【特許文献２】
特表２００１−５１１９７８号公報
【００１３】
【発明が解決しようとする課題】
上記従来例２は，フレームメモリを一つに集約（容量としては従来例１のフレームメモリ５３−１〜５３−ｎの合計と同じ）したもので，コストを低下できる。しかし，イーサネットフレームの書込み／読出しを受信レートと同じ速度で行う場合，複数ポート宛でないフレームの処理には問題はないが，複数ポート宛のフレームを処理する場合に書き込み側のコピーが不可能となり，書き込み側の処理速度を上げてフレームを送信ポート分コピーして書き込みを一定時間内に処理することを可能とした場合にも，読み出し側が受信レートと同じ処理速度であれば，コピーフレームの数だけ送信レートが低下する。そのため，送信レートを落とさないためにはフレームメモリの書込み／読出しレートを受信フレームのレートのｎ倍に上げる必要がある。
【００１４】
また，上記特許文献１及び特許文献２の技術では，フレームがメモリに格納され，読み出しが行われる毎に必要コピー数が一つずつデクレメントされる技術であり，マルチコピーのために時間を要するという問題がある。
【００１５】
本発明は送信ポート別のフレームメモリを使用せず，１つに集約したフレームメモリの書込み／読出しレートを上げることなく複数ポート宛のフレームを高速に送信できる複数ポートへのフレームの送信方式を提供することを目的とする。
【００１６】
【課題を解決するための手段】
図１は本発明の原理構成である。図中，１は伝送装置の受信部，１０はフレームメモリ，１０ａはフレームメモリ１０のライト（Ｗｒｉｔｅ）  制御部，１０ｂはフレームメモリ１０のリード（Ｒｅａｄ）制御部，１１は宛先識別部，１２は情報メモリ，１２ａは情報メモリ１２への書き込み制御を行うライト（Ｗｒｉｔｅ）制御部，１２ｂは情報メモリ１２からの読み出しと情報メモリ１２への更新データの書き込みを行うリード・ライト（ＲＷ）制御部，１３−１〜１３−ｎは複数の各送信ポートに対応して設けられ，各送信ポートへのフレーム送信の制御をする送信制御部，１４は複数の送信制御部１３−１〜１３−ｎのそれぞれの動作を制御するイネーブル信号を出力する送信イネーブル制御部，１４−１〜１４−ｎはイネーブル信号であり，送信イネーブル制御部１４でフレームの宛先とそれぞれの各送信先ポートの状態（フロー制御またはバックプレッシャー等）を判別して送信可能の送信先ポートに対応する送信制御部（１３−１〜１３−ｎの中の１または複数）に対してイネーブル信号を生成する。
【００１７】
本発明ではフレームメモリを一つに集約し，フレームの宛先を格納する情報メモリを別に設け宛先が複数ポートであっても一つのフレームだけ格納し，フレームメモリから読み出し時に同時に複数ポートへ送信するようにしたものである。
【００１８】
ネットワーク側から受信ポートを介して受信部１へ入力したイーサネット等のフレーム（速度Ｍｂｐｓとする）の本体は，フレームメモリ１０へライト制御部１０ａの制御により書き込まれ，フレームのヘッダに含まれた宛先情報は宛先識別部１１で検出して，宛先が識別されて，一つの宛先，多数の指定された宛先（マルチキャスト），または全ての宛先（ブロードキャスト）を識別すると，識別結果を送信先情報として情報メモリ１２にライト制御部１２ａの制御により書き込まれる。なお，多数の宛先の場合は指定された各送信先（送信ポート）を表す情報（ブロードキャストの場合は全ての送信ポートの情報）が格納される。このように，フレームの宛先が一つでも，複数ポート宛であっても，フレーム書き込み時にフレームコピー処理は行われないため，フレーム書き込み速度は受信レート（Ｍｂｐｓ）と同じ速度である。
【００１９】
フレームメモリ１０に蓄積されたフレームは情報メモリ１２より送信先情報をリード・ライト（ＲＷ）制御部１２ｂの制御で読み出して処理を行う。まず，送信先が複数ポート宛でない場合，送信イネーブル制御部１４は端子１４ｂから入力する送信先ポート情報から送信先情報に対応する送信先の状態が送信可能な状態か判別し，送信可能ならフレーム本体をフレームメモリ１０から読み出し，該当送信ポート（１３−１〜１３−ｎの中の一つ）に送信イネーブル信号を供給することで，宛先の送信ポートからフレームを送信する。
【００２０】
複数ポート宛フレームの場合，指定された全ての送信先が同時に送信可能であれば，フレームメモリ１０からフレームを読み出し，同時に各送信ポートに対して送信イネーブル制御部１４から送信イネーブル信号（１４−１〜１４−ｎの中の指定送信先に対応する複数個）を供給することにより，同時に複数ポートへ同じフレームが送信される。送信可能ポートと送信不可ポートが混在している場合は，その時送信可能な送信ポートに対して送信イネーブル信号が生成されて，それらの送信ポートから送信され，情報メモリ１２の送信先情報を更新（実際に送信したポートの情報を削除し，送信できなかったポートの情報は残しておく）し，フレームメモリ１０の情報も残しておく。この場合も，同時に送信できた送信ポート分は１度のフレーム読み出しでフレームコピーと同様の効果が得られる。
【００２１】
【発明の実施の形態】
図２は実施例の構成を示し，送信ポートが４個設けられている例である。図中，１，１０〜１２，１４は上記図１の同一符号の各部に対応し，１は受信部，１０はフレームメモリ，１０ａはライト制御部，１０ｂはリード制御部，１１は宛先識別部，１１ａはフレーム内のヘッダに含まれた宛先情報をアドレスして入力すると送信ポート情報を出力する連想メモリ（ＣＡＭで表示：Ｃｏｎｔｅｎｔ    Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  ），１２は情報メモリ，１２ａは情報メモリ１２のライト制御部，１２ｂは情報メモリ１２からの読み出しと更新データを書き込みを行うリード・ライト（ＲＷ）制御部，１２ｃは情報メモリ１２への書き込みデータを多重化する多重部，１２ｄは読み出しデータの分離部，１２ｅは情報メモリ１２を更新するための書き込み情報であるフレーム格納位置と更新送信ポート情報を多重化する多重部，１４は送信イネーブル制御部，１５−１〜１５−４は送信イネーブル制御部１４からの信号により“０”か“１”を選択して対応する送信ポートに出力する選択部（ＳＥＬ），１６はフレームメモリ１０及び情報メモリ１２の格納位置の管理を行うキュー（Ｑｕｅｕｅ）管理部，１７はキュー（情報メモリへ格納した情報のアドレスのキュー）を格納したメモリである。また，１００は１０ａ，１１，１１ａ，１２ａ，１２ｃの各部により構成する受信側制御部，１０１は１０ｂ，１２ｂ，１２ｄ，１２ｅ，１４，１６，１７の各部により構成する送信側制御部を表す。
【００２２】
なお，図１に示す原理構成では，各送信ポートに対応して設けられた送信制御部１３−１〜１３−ｎを送信イネーブル制御部１４から発生する各イネーブル信号により，フレームメモリ１０から読み出されたフレーム信号の送信を直接制御して各送信ポートに送信しているが，この実施例の構成では，各送信ポート（図示省略）にフレームメモリ１０からの読み出しデータ（フレーム）と選択部１５−１〜１５−４からの各選択出力が送られて，各送信ポートにおいてフレームの送信制御が行われる。
【００２３】
図２の実施例における処理フローを図３及び図４を用いて説明する。図３は受信側の処理フロー，図４は送信側の処理フローである。
【００２４】
最初に受信側について説明すると，フレームを受信すると（図３のＳ１），キュー管理部（図２の１６）よりフレームメモリ／情報メモリの空アドレスを取得し（図３のＳ２），フレームメモリ（図２の１０）の空アドレスに受信したフレームを格納する（図３のＳ３）。一方，宛先識別部（図２の１１）ではＣＡＭ１１ａを用いて受信フレームのヘッダの宛先情報から送信ポートを判定し（図３のＳ４），フレーム格納位置（フレームメモリ１０の格納位置）と送信ポート情報を多重部（図２の１２ｃ）で多重化して情報メモリ（図２の１２）へ格納する（図３のＳ５）。次にキュー管理部へフレーム格納情報を通知し（図３のＳ６），最初のステップＳ１に戻る。
【００２５】
図５に情報メモリの構成例を示す。情報メモリ（図２の１２）には，複数ポート宛１２０，ポート１宛１２１，…ポート４宛１２４の各宛先別に領域が設けられ，各領域毎に複数のフレーム分の情報が格納される。複数ポート宛１２０の情報としては，フレームメモリ内のフレーム格納位置１２０ａと送信ポート情報１２０ｂとで構成される。送信ポート情報１２０ｂの４ビットは，それぞれポート１〜ポート４の各送信ポートへの送信指示（“１”にセットする）を表す。
【００２６】
送信側については，キュー管理部（図２の１６）より次に読み出す情報メモリ（図２の１２）のアドレスを取得すると（図４のＳ１），そのアドレスを用いて情報メモリをリードし，上記図５に示すようにフレーム格納位置と送信ポート情報を取得する（同Ｓ２）。そのフレーム格納位置を用いてリード制御部（図２の１０ｂ）からフレームを読み出してすべてのポートへ出力する（図４のＳ３）。また，情報メモリから取得した送信ポート情報と送信先情報（各送信先からのバックプレッシャー情報等）を受け取って送信イネーブル制御部（図２の１４）は送信可能な送信ポートに対応する選択部１５−１〜１５−４に対してイネーブル制御をし（図４のＳ４），送信できなかったポートが有るか判別する（同Ｓ５）。送信イネーブル制御部１４は，送信先情報により相手側が受信できない状態であるために送信できなかった送信ポートが有ると，フレーム情報の送信ポート情報を変更してリード・ライト制御部（図２の１２ｂ）から情報メモリへ格納する（図４のＳ７）。また送信できなかった送信ポートが無い場合には，キュー管理部（図２の１６）にてフレームをキューから削除する（図４のＳ６）。
【００２７】
このようにして，複数ポートを宛先とするフレームは，フレームメモリ（図２の１０）から一回読み出されると，送信先の状態が受信可能な状態であれば一度に並行して送信することができ，送信先の状態が受信不可の場合には情報メモリに未送信の送信ポートの情報を格納し，後で受信可能になった時に送信する。
【００２８】
（付記１）  ヘッダに宛先情報を含むフレームの受信部における複数ポートへのフレーム送信方式であって，受信ポートからのフレームを格納するフレームメモリと，フレーム内の宛先情報を識別して格納する情報メモリと，フレームメモリから読み出した出力を複数の各送信ポートへ制御信号により送信する複数の送信制御部と，前記情報メモリに格納された複数ポートを宛先とする宛先情報を読み出すと共に，送信先ポートの状態情報を受け取ると送信可能な送信先を識別して対応する前記各送信制御部に対して送信イネーブルの信号を発生する送信イネーブル制御部とを備え，複数の送信先ポートに対して同時にフレームを送信することを特徴とする複数ポートへのフレーム送信方式。
【００２９】
（付記２）  付記１において，前記送信イネーブル制御部は，前記情報メモリに格納された複数の宛先情報に対応する送信先ポートの状態の一部が受信不可のため送信イネーブルの信号を発生しない送信ポートがあると，前記フレームメモリのフレームを保持すると共に前記情報メモリの当該フレームに対応した宛先情報を更新して格納することを特徴とする複数ポートへのフレーム送信方式。
【００３０】
（付記３）  付記１において，前記送信メモリには前記フレームメモリの当該フレーム格納位置の情報と複数の宛先を含む送信ポート情報とを格納し，前記フレーム格納位置の情報を用いてフレームを読み出すことを特徴とする複数ポートへのフレーム送信方式。
【００３１】
【発明の効果】
本発明によれば送信ポート別のフレームメモリを持つ必要がなくなるため，メモリ数の削減が可能となる。また，複数ポート宛フレームのコピー回数（フレームを読み出す回数）は送信ポート数以下になるため，上位層におけるフレーム再送信等のプロトコルを考慮すればメモリを集約しても読み出しレートを上げる必要性が少くなり，消費電力削減と安価な素子により構成することができる。
【図面の簡単な説明】
【図１】本発明の原理構成を示す図である。
【図２】実施例の構成を示す図である。
【図３】受信側の処理フローを示す図である。
【図４】送信側の処理フローを示す図である。
【図５】情報メモリの構成例を示す図である。
【図６】従来例１の構成を示す図である。
【図７】従来例２の構成を示す図である。
【符号の説明】
１        受信部
１０      フレームメモリ
１０ａ    ライト制御部
１０ｂ    リード制御部
１１      宛先識別部
１２      情報メモリ
１２ａ    ライト制御部
１２ｂ    リード・ライト制御部
１３−１〜１３−ｎ    送信制御部
１４      送信イネーブル制御部
１４−１〜１４−ｎ    イネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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