(57)【要約】【課題】高データレートをもつシステム用の信号シーケンスの検出及び補正。【解決手段】パイプライン方式のＶｉｔｅｒｂｉデコーダ（１００）は複数の回路段と、各段内の回路の動作を制御するための同期クロック用配置とを有する。とくに、入力段（１１０）は多レベル入力信号を偶数および奇数ディジタルデータサンプルの流れに変換する。並列前計算段（２００）は各サンプルに対するしきい値を最適に確立し、シーケンス検出段（３００）はそのサンプルに対する複数レベルの１つを指定してから、その指定の有効性を判断する。有効性は多レベル符号化における交番するサンプルのシーケンスの性質に従って判断される。シーケンスの性質の違背はシーケンス補正段（４００）で補正されるから、有効な符号化されたデータとクロック信号がデコーダの出力に送られる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ディジタルサンプルのシーケンスによって表される３レベル信号を受信しそしてデコードすることができる、多段パイプライン方式のビタビデコーダであって、
各ディジタルサンプルに対するしきい値範囲を最適に確立するための並列前計算段（２００）と、ここで前記並列前計算段は複数のしきい値基準レベルを生成しそして複数の比較結果を生成するために前記基準レベルの各々を前記ディジタルサンプルと比較する複数の並列処理経路を含み、さらに前記並列前計算段はしきい値判断として前記比較結果の２つを選定するスイッチング手段（ＳＷ２）を含み、
前記サンプルに対する３レベルを指定しそして前記しきい値判断に応答して前記レベルを２進値に変換するため、前記並列前計算段に接続されたシーケンス検出段（３００）と、
前記２進値の有効性を判断するための、シーケンス検出段内の有効性判断手段（３０６、３０８、３１０、３１２）と、そして
前記シーケンス検出段による無効判断に応答して前記２進値を反転させるためのシーケンス補正段（４００）と
を含むデコーダ。
【請求項２】
前記複数の並列処理経路の少なくとも２つはそれぞれ加算器と減算器回路（２０４、２０６）を含む請求項１記載のデコーダ。
【請求項３】
前記複数の並列処理経路の少なくとももう１つは、先行するしきい値レベルを確立するためのしきい値確立手段（２２５）を含む請求項２記載のデコーダ。
【請求項４】
前記シーケンス検出段は入力として前記しきい値判断を有する少なくとも１つのＯＲゲート（３０４）を含み、前記ＯＲゲートはさらに前記入力されたしきい値判断を前記２進値に変換する請求項１記載のデコーダ。
【請求項５】
前記シーケンス補正段は複数のＸＯＲゲート（４３０）の入力に接続された並列出力を有する複数のシフト・レジスター（４１０、４２０）を含む請求項１記載のデコーダ。
【請求項６】
前記３レベル信号を前記ディジタルサンプルのシーケンスに変換するための入力段（１１０）をさらに含む請求項１記載のデコーダ。
【請求項７】
前記入力段は、前記並列前計算段に接続され、前記３レベル信号のほぼ半分の振幅を表す値を生成するための生成手段（１２０）をさらに含む請求項６記載のデコーダ。
【請求項８】
前記生成手段（１２０）はサムホイール回路を含む請求項７記載のデコーダ。
【請求項９】
前記デコーダの出力に前記反転された２進値を提供するための出力段（１５０）をさらに含む請求項８記載のデコーダ。
【請求項１０】
サンプルとしての表現に適合される多レベル符号化信号の最大見込みシーケンスを検出しそして補正するための装置であって、
前記多レベル符号化信号を前記サンプルに変換するための変換手段（１１２）と、
前記変換手段に接続され、複数の比較結果を生成するために各サンプルを複数の所定の基準値と比較するための比較手段（２１２−２２０）と、
前記比較手段に接続され、前記少なくとも２つの選定された比較結果によって確立された状態を有する選択制御信号に応答して、少なくとも２つの前記比較結果を選定するための選定手段（ＳＷ２）と、
前記選定手段に接続され、各サンプルに関する２進レベルを指定する指定手段（３０４）と、
前記選定手段に接続され、前記２進レベルの有効性を判断する有効性判断手段（３００）と、
前記指定手段および前記有効性判断手段に接続され、指定された２進レベルが無効であるとの判断に応答して前記２進レベルを反転させるための反転手段（４００）と、そして
前記反転手段に接続され、前記装置の出力に前記反転された２進値を提供するための出力手段（１５０）と
を含む装置。
【請求項１１】
前記比較手段は２つの比較器（２１２、２１４）を含み、そして前記複数の所定の基準値は少なくとも２つの基準値を含む請求項１０記載の装置。
【請求項１２】
前記比較手段は５つの比較器（２１２、２１４、２１６、２１８、２２０）を含み、そして前記複数の所定の基準値は５つの基準値を含む請求項１０記載の装置。
【請求項１３】
前記変換手段は前記多レベル符号化信号に応答して偶数および奇数サンプルの複数のデータ流を伝えるために構成されたＡ／Ｄ変換器（１１２）を含む請求項１２記載の装置。
【請求項１４】
さらに前記Ａ／Ｄ変換器（１１２）は受信したフルレートクロック信号（Ｃ１）に応答して第１および第２のハーフレートクロック信号を伝えるために構成されており、前記第１ハーフレートクロック信号は前記第２ハーフレートクロック信号の反転されたフォームである請求項１３記載の装置。
【請求項１５】
前記複数のデータ流は、偶数サンプル流における変遷が奇数サンプル流における変遷間の中間点で起こるようにスタガーされる請求項１４記載の装置。
【請求項１６】
奇数および偶数サンプルから得られたデータ流を結合するために前記第１ハーフレートクロック信号によって時間設定されるマルチプレクサスイッチ（１５５）をさらに含む請求項１５記載の装置。
【請求項１７】
サンプルとしての表現に適合する多レベル符号化信号の最大見込みシーケンスを検出する方法であって、前記方法は、
複数の比較結果を生成するために、各サンプルを複数の所定の基準値と比較し、
少なくとも２つの選定された前記比較結果によって確立された状態を有する選定制御信号に応答して、少なくとも２つの前記比較結果を選定し、
各サンプルに対し２進レベルを指定し、
前記指定された２進レベルの有効性を判断し、そして
指定された２進レベルは無効であると判断するステップによる判断に応答して前記２進レベルを反転させる
ステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般にエラー検出および補正システムに関連し、とくに高データレートをもつシステム用の多レベル符号化信号の最大見込みシーケンス（maximum-likelihood sequence）の検出及び補正に関する。
【背景技術】
【０００２】
高品質ディジタル電気通信および記録用システムは高データレートを確実に維持することができるチャンネルを必要とする。例えば、高分解能テレビジョン（ＨＤＴＶ）信号用の伝送レートは毎秒１５０メガビット（Ｍｂ／ｓ）から１０００Ｍｂ／ｓに及ぶ。一方、ディジタルビデオ応用には、２００Ｍｂ／ｓを超えるレートの高密度磁気記録を必要とするものもある。
【０００３】
高密度磁気記録において、密接しているフラックス遷移は干渉を重畳したり生成したりする。すなわち、表現しているシンボル間で生ずるシンボル間干渉である。
【０００４】
シンボル間干渉は記録応用ではヘッド媒体チャンネルの、電気通信応用では伝送チャンネルの不十分な帯域幅によって生じ得る。
【０００５】
高データレートチャンネルの性能は、データ記憶におけるＣｌａｓｓ−４部分応答（ＰＲ４）符号化の使用、あるいはデータ再正または受信の際にＶｉｔｅｒｂｉ(ビタビ)アルゴリズムを実行するために構成されるデータ検出器を用いる伝送チャンネルを通して拡大される。とくに、ＰＲ４符号化制御はチャンネルのデータレートにおいて著しい性能の向上をもたらす一方、限られた帯域幅でシンボル間干渉を制御する。さらに、部分応答符号化はデータシーケンスの間で高い相関関係をもたらすので誤差を伴うデータ値の予測を容易にする。
【０００６】
ＰＲ４波形は“高”“中”または“低”の値を持つ３値の信号であり、“高”および“低”値は２値の“１”であり、“中”値は“０”である。ＰＲ４波形は２値（２進値）波形から２ビット間隔のそれ自身の遅延バージョンを減算することによって、２進値波形から得られる。２進値形式への再変換の前に、ＰＲ４データの流れは交番するサンプルから得られる列に分解される。これらの“偶数”および“奇数”サンプルの列は、“高”および“低”信号は交番しなければならず、また“中”値のどのような数字によっても分離され得るということを示すＰＲ４符号化のシーケンスの性質に従う。
【０００７】
Ｖｉｔｅｒｂｉアルゴリズムは干渉にもかかわらずこれらの交番するデータサンプルの最大見込みシーケンスを判断する反復法を提供し、Ｖｉｔｅｒｂｉ検出器／デコーダはアルゴリズムに従ってデータシーケンスを処理するために作動する。在来型のＶｉｔｅｒｂｉ(ビタビ)デコーダの例は、Ｒｏｇｅｒ ＷｏｏｄとＤａｖｉｄ Ｐｅｔｅｒｓｏｎによる“The Viterbi detection of class 4 partial response on the magnetic recording channel ”IEEE, Transactions on Communications,vol.COMM-34 no.5(1986)という題の論文において提唱されている。
【０００８】
ＷｏｏｄほかのＶｉｔｅｒｂｉデコーダはＡ／Ｄ変換回路、Ｖｉｔｅｒｂｉ論理およびランダムアクセスメモリー（ＲＡＭ）から成る。Ｖｉｔｅｒｂｉ論理ブロックはＲＡＭに接続された論理方法の単一の処理用経路を含む。回路動作は再クロッキングが信号処理の後でしか起こらないため、基本的に非同期である。さらに、回路はＶｉｔｅｒｂｉデコーディングに必要な様々なしきい値レベルを計算するための帰還ループを含む。この帰還ループはデコーダの動作に相当な遅延をもたらす。したがって、これらの因子は高周波での信頼できるシーケンス検出動作に大きく影響するので、本発明は最大見込みシーケンス検出および補正のスピードと信頼性の改善に向けられている。
【非特許文献１】Roger Wood, David Peterson, “The Viterbi detection of class 4 partial response on the magnetic recording channel ” IEEE, Transactions on Communications, vol.COMM-34 no.5 (1986)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、複数の回路段と各段の内部で回路の機能を制御するための同期クロック用配置を備えたパイプライン方式のＶｉｔｅｒｂｉデコーダを提供する。とくに、このパイプライン方式のデコーダは多レベル入力信号を偶数および奇数のデータサンプルの流れに変換するための入力段を含める。並列前計算段は各サンプルに対ししきい値範囲を最適になるように確立し、シーケンス検出段は各サンプルに対し多数のレベルのうちの１つを指定し、その後その指定の有効性を判断する。有効性は多レベル符号化における入れ替わるサンプルのシーケンスの性質に従って判断される。シーケンスの性質違反は、シーケンス補正段で補正されるため、有効な符号化データおよびクロック信号がデコーダの出力に送られる。こうして本発明は高データレートをもつシステム用の多レベル符号化信号の最大見込みシーケンスを検出し、その補正をして、信号エラーを検出し、補正することを目的としている。
【課題を解決するための手段】
【００１０】
この発明の実施例では、並列前計算段は現在の入力サンプルを様々なしきい値基準レベルと比較し、そのサンプルに対し“高”“中”および“低”の３レベルが指定される並列処理経路から成る。従来のデコーダの典型では、これらのしきい値レベルはデコーダの処理するスピードを著しく下落させるような遅延素子に関連づけられた帰還ループを経由して生成されている。しかしながら本発明によれば、ここで示される高度並列構成はそのような帰還ループの必要性を除去し、その結果、関連する遅延を制限する一方、誤った信号の最大見込みシーケンス検出の際に処理するスループットを向上させる。
【００１１】
とくに、５つのしきい値レベルは同時に計算され、並列前計算段で現在のサンプルと比較される。上側および下側のしきい値判断出力信号はその後シーケンス検出段で使用するために生成される。これらのしきい値判断は後の段の回路で単一の、２値ビット流に結合されるので、“高”および“低”値は“１”になり、“中”値は“０”になる。それぞれ“１”値が得られる３レベルについての情報はシーケンス検出段回路からも得られる。データおよび制御信号はシーケンス補正段にあるデータおよびフラグシフトレジスタの内容をロードし、シフトし、消去するために送られる。
【００１２】
ここで、これらのシフトレジスタの内容は入れ替わるシーケンスの性質の選定されたデータ違反を補正するための排他的ＯＲ（ＸＯＲ）ゲート回路に並列に接続される。補正はフラグシフトレジスタを経由して“１”値を持つデータシフトレジスタ内の各ビットをトラッキングすることによって完成され、その後シーケンス検出段がそれをエラー（誤り）であると認識した場合はそのビットを反転する。“フラッグされた”ビットがエラーでないと判断された場合、それは変換されず、単にシーケンス補正段を通ってデコーダの出力へシフトされ、その後ノン・リターン・トゥ・ゼロ（ＮＲＺ）データとして送られる。
【００１３】
パイプライン方式のデコーダの利点は、多レベル符号化入力信号における信頼性のある高周波デコード用動作である。すなわち、新しいデコーダは１クロックサイクルで上記の動作の完成を可能とするので、誤差を伴う最大見込みシーケンスの検出および補正の処理するスピードを著しく改善する。高速処理は、部分的には、新しい並列前計算段の高度に並列な回路構成によって達成される。加えて、Ｖｉｔｅｒｂｉデコーダの段間ではパイプライントポロジィ（位相幾何学）と同期クロック用配置が各段での回路数を減らすので、動作の周波数は高められる。
【発明を実施するための最良の形態】
【００１４】
図１について言及すると、改良されたＶｉｔｅｒｂｉデコーダ１００はデコードする動作のスピードを向上させるパイプライントポロジィを持つ複数の同期回路段から成る。このパイプライン方式のデコーダは入力段１１０、並列前計算段２００、シーケンス検出段３００シーケンス補正段４００、および出力段１５０から成る。
【００１５】
一般に、改良されたデコーダ１００は(i)３レベル（３値）のｃｌａｓｓ−４部分応答（ＰＲ４）信号を受け、(ii)干渉にもかかわらずＰＲ４信号の正しい値を識別し、(iii)その信号をノン・リターン・トゥ・ゼロ（ＮＲＺ）信号形式に変換し、(iv)補正されたこれらのＰＲ４値を回路のＮＲＺ出力信号として配給する。この発明によれば、多段同期クロック用配置はクロック用装置、例えば様々な段への入力に位置するレジスタ間の回路数の減少をもたらすことによってＶｉｔｅｒｂｉデコードするスピードを向上させる。レジスタは同じクロック信号と同時であるため、それらの間の回路を減らすことによってより高速なデコード動作がもたらされるが、ここで明らかにする実施例によればそれは４００ＭＨｚもしくはそれ以上の可能性を有する。
【００１６】
クロック信号Ｃ１およびＰＲ４信号は入力段１１０で受信され、１：２デマルチプレクスのアナログ・ディジタル（Ａ／Ｄ）変換器へ送られる。Ｃ１信号は、望ましくは、連続したデータビットセルに連続する上昇の遷移を持つものであり、単純な相補的出力信号装置１１４を駆動して差分出力信号を生成する。在来型の駆動回路１１６はＰＲ４信号を変換器１１２へ伝送する。
【００１７】
Ａ／Ｄ変換器１１２は偶数および奇数データサンプルの２つのディジタイズしたデータ流を、それぞれ半分の入力レートで送出する。したがって、４００Ｍｂ／ｓＰＲ４入力データ流に対して、変換器１１２は２００Ｍｂ／ｓ流の偶数サンプルＹE と、第二の２００Ｍｂ／ｓ流内の奇数サンプルＹO とを作り出す。これらのデータ流はスタガー（stagger）されて、偶数サンプル流ＹE 内の遷移が奇数サンプル流ＹO 内の遷移間の正しく中間にあるようにされる。偶と奇のサンプルは、次に、レジスタ１１８ａ，ｂを通って並列前計算段２００に送られる。
【００１８】
Ａ／Ｄ変換器１１２はまた２つの半分レートクロック信号Ｃ２E,O を送出するが、奇数クロック信号Ｃ２O は偶数クロック信号Ｃ２E の反転形式のものである。これらクロック信号は、デコーダ１００の各段に送られて、この発明に従って、同期タイミング機構を作り出している。
【００１９】
定数値Ａで基準サムホイール回路１２０により入力段１１０で生成されたものも並列前計算段２００に送られる。値Ａは、望ましくは６ビット値で、到来するＰＲ４データ信号のほぼ半分の振幅を表すものである。Ｖｉｔｅｒｂｉアルゴリズムの実行に従って、値Ａが誤りを含むＰＲ４信号の正しい値を判断するためのオフセットをもたらす。振幅検出回路は自動振幅追跡回路（図示せず）のようなもので、ディジタル値の全範囲が変換器によって作られることを確実なものとし、到来するＰＲ４信号の振幅内の変化にかかわらず、分解能の損失が生じないようにしている。
【００２０】
この発明によると、並列前計算段２００は特定のサンプルの振幅推定値を判断するためのしきい値を適応性を持って確定し、シーケンス検出段３００はサンプルが置かれるべき３つのレベルがどれかを決定するための情報を帰還する。この後者の回路は次にＰＲ４符号化における交番するサンプルのシーケンスの性質に従って指定の有効性を判断する。シーケンスの性質の違背はシーケンス補正段４００で補正され、そこではサンプルデータの１６ビットが追跡され、違背発見時には、次下で述べるように、“問題のあるビット”を変える。
【００２１】
２つのハーフレートの補正されたデータ流、すなわち偶と奇とのサンプルＱE,O はシーケンス補正段４００から出力段１５０へ送られる。ここで、サンプルはマルチプレクサスイッチ１５５を介して“再結合”されるが、スイッチ１５５ハーフレートの奇数クロック信号Ｃ２Oによってタイミングがとられているのが望ましい。スイッチ１５５の出力はフルレートクロック信号Ｃ１によってクロックされているレジスタ１５６のデータ入力に接続されている。Ｃ１信号はインバータ１５８にも加えられるので、補正されたフルレートＮＲＺデータとクロック信号がデコーダの出力で送出されうる。
【００２２】
並列前計算段２００、シーケンス検出段３００、およびシーケンス補正段４００はそれぞれ、各サンプル流ＹE とＹO について１つずつの、２つの同一回路部分に割当てられるのがよい。記述と描図とを簡単にするために、１つの部分だけを２つの前記段に対してすることとし、一般的な参照記号としてサンプルＹとハーフレートクロック信号Ｃ２とを用いていく。
【００２３】
図２は並列前計算段２００の回路図である。現在の６ビット入力サンプルＹはレジスタ２０２で受領され、次のクロックサイクルＣ２で比較器２１２−２２０の第１の入力に送られる。ここで使用する“レジスタ”なる用語は望ましくは、６つの、エッジトリガされた１ビットの、Ｄ型フリップフロップである装置を意味する。図２−４の回路では、これらの装置はクロック信号パルス列Ｃ２と同期して作動されている。
【００２４】
この発明によると、複数の並列処理用経路を利用した並列前計算段が現在の入力サンプルＹを各種のしきい値レベルと比較を行い、“高”、“中”、または“低”状態（３値）がそのサンプルに指定されるようにしている。この発明の一実施例では、２つの並列経路が使用されている。しかし、この構成はさらに処理速度を増大させるために拡張でき、ここでは例示として、５つの並列処理経路を利用している。
【００２５】
とくに、入力サンプルＹは一時的にレジスタ２０５内に記憶され、比較器２１２の第２の入力へサンプルＹ´として送られる。２つの“オフセット”基準流がサンプルＹに対して、６ビット値Ａを加算および減算することにより、サンプルＹから生成される。〈Ｙ＋Ａ〉ブロック２０４と、〈Ｙ−Ａ〉ブロック２０６とはそれぞれ加算器および減算器回路を表し、それぞれレジスタ２０８、２１０を介して比較器２１４、２１６の第２の入力にそれらの和と差の出力が接続されている。Ｙ´、〈Ｙ＋Ａ〉、および〈Ｙ−Ａ〉基準レベルは、それぞれレジスタを通り、１クロックサイクル遅延しているので、比較器２１２−２１６の入力では前のサンプルを表すことになる。
【００２６】
比較器２１８、２２０は現在のサンプルＹを前のしきい値レベルＴＨ１、ＴＨ２と比較する構成をとる。ＴＨ１とＴＨ２とは保持状態回路２２５によって生成される。回路２２５には、その中核に、スイッチＳＷ１がある。とくにスイッチＳＷ１の出力Ｐ１、Ｐ２がレジスタ２２６、２２８を介してスイッチＳＷ１へ入力ｄ、ｅとして戻り、比較器２１８、２２０にはそれぞれＴＨ１、ＴＨ２として加えられている。スイッチＳＷ１の残りの入力ａ−ｃは、レジスタ２３０−２３４を経由した、基準レベルＹ´、〈Ｙ＋Ａ〉、〈Ｙ−Ａ〉のさらに遅延したバージョンである。
【００２７】
制御信号Ｌ１、Ｌ２は、次のＳＷ１真理値表に従ってＳＷ１がその入力の２つを出力Ｐ１、Ｐ２として選ぶことができるようにする。
【表１】
2004350299.tif 000003
【００２８】
制御信号Ｌ１、Ｌ２は、後に述べるように、スイッチＳＷ２の出力Ｐ１、Ｐ２の１サイクル遅延したバージョンである。Ｌ１、Ｌ２の各々が“０”状態とすると、保持状態回路２２５によって保持状態が作られる。この場合、入力ｄ、ｅが上述のようにＳＷ１の出力として選択される。
【００２９】
こうして、現在の入力サンプルＹの同時比較が振幅に関して、比較器２１２で修正されていない前のサンプルＹ´について、比較器２１４において前のサンプル〈Ｙ＋Ａ〉について、比較器２１６において前のサンプル〈Ｙ−Ａ〉について、比較器２１８において前のしきい値ＴＨ１について、および比較器２２０において前のしきい値ＴＨ２について、それぞれ行われ、以前のデコーダに関連した帰還ループ遅延をなくすような並列処理構成が提供されるようにしている。
【００３０】
比較器２１２−２２０の出力は、スイッチＳＷ２の入力ａ−ｅに接続されている。ここで、制御信号Ｌ１、Ｌ２はＳＷ２が次の真理値表に従って、その入力の２つを出力Ｐ１、Ｐ２として選択できるようにする。
【表２】
2004350299.tif 000004
【００３１】
ＳＷ２の出力Ｐ１、Ｐ２は、とりわけ、前のしきい値ＴＨ１とＴＨ２を更新するために使用される上側と下側のしきい値判断を表している。とくに、スイッチＳＷ１、ＳＷ２はＴＨ１、ＴＨ２を最適に更新するか、対応する比較器出力２１８、２２０でＴＨ１、ＴＨ２を選定するかのいずれかをするよう構成されている。前のしきい値の更新は、並列前計算段における一番遅い計算を表すしきい値の更新であるから、２クロックサイクルに亘り、処理のためのボトルネックの可能性を排除している。さらに特記すべきこととして、ＴＨ１とＴＨ２とは現在のサンプルＹが真の“±１”状態をもつときに更新される。すなわち、到来するサンプルが真の“０”であれば、ＴＨ１とＴＨ２とは“＋１”か“−１”のサンプルが受領されるまで保持状態が維持され、“±１”サンプルの受領時にしきい値が更新されかつ／または変化される。
【００３２】
ＳＷ２からのＰ１およびＰ２信号が図３に示すシーケンス検出段３００に提供される。これらの信号は一時的にレジスタ３０２ａ，ｂに記憶され、そこでＣ２によって再クロックにかけられて、データのタイミングが改善されてから、それぞれ制御信号Ｌ１，Ｌ２としてＳＷ１，ＳＷ２に供給される。再クロックは比較器２１２−２２０の大きな伝搬遅延許容のために望ましいことである。
【００３３】
この発明の一つの特徴は、シーケンス検出段３００がＰ１とＰ２の値に基づいて、現在のサンプルＹに対して３値レベルを指定することである。とくに、これらの信号がＯＲゲート３０４へ入力として提供され、そこで２つのしきい値判断の結果が結合されて単一の、２値ビット流Ｄとされ、“高”および“低”値が“１”に、“中”値が“０”となる。この信号Ｄはレジスタ３２２のデータ入力に転送され、その後、シーケンス補正段４００に送られる。
【００３４】
この発明の別な特徴は、シーケンス検出段３００がビット流Ｄについて交番するシーケンスの性質に関する違背をチェックする。チェックは、部分的には、データＤをホールドする（保持状態）か次の段階へとそれをクロックで送る（クロック状態）のいずれかによって達成される。保持またはクロック状態の選択はＯＲゲート３０４の出力状態によって判断される。すなわち、レジスタ３１４、３１６への入力におかれているスイッチ３０６、３０８を制御するＤ信号によって判断され、“１”という値がデータ流Ｄ内にあることが注目される。
【００３５】
とくに、保持状態がＤ＝１のときに用意され、Ｄ＝１はＨ端末位置内のスイッチ３０６、３０８に加えられて、レジスタ３１４、３１６と共働するループがＸＯＲゲート３１０、３１２への入力に作り出される。次のクロックサイクルでは、レジスタの出力は、それらが入力と同じ極性であるから、レジスタの出力は変わらない。
【００３６】
これとは対照的に、Ｄ＝０のときにクロック状態となり、スイッチ３０６、３０８の構成は、その入力にＰ２およびＰ１信号を受領するようになる。各ＸＯＲゲート３１０、３１２への入力の一つは１クロックサイクル遅れている（それぞれレジスタ３１４、３１６による）から、レジスタへの入力はそれぞれの出力と比較される。これらの比較結果はＯＲゲート３１８で結合され、その出力がレジスタ３２０を経由して、信号Ｅとしてシーケンス補正段に送られる。
【００３７】
図４はシーケンス補正段４００の構成図で、ＸＯＲゲート回路に接続された複数のシフトレジスタで成る。この段４００の偶数および奇数サンプル部は出力信号ＱEOを生成するようにしてあり、この信号が出力段１５０の再結合スイッチ１５５に送られている。
【００３８】
シーケンス補正段４００は選定されたＤ流ビットを交番するシーケンスの性質についての違背に対して補正をするための手段を提供している。これは、部分的には、Ｄ流の中の各“１”に“フラグを立てる”ことにより達成され、２つの１６ビットシフトレジスタ（ｓ−ｒ）を用いて所定の経路に出力している。したがって、この段４００の各部はデータ流Ｄのための１６ビットデータシフトレジスタ４１０、“フラグ”のための１６ビットフラグシフトレジスタ４２０、および５つのＸＯＲゲートをもつＸＯＲ回路で構成されている。
【００３９】
図５はシーケンス補正段４００の回路の一部の相互接続を示す模式化した回路である。各シフトレジスタの並列出力はＸＯＲゲートのそれぞれの入力に接続され、ロード動作の際は、データｓ−ｒ４１０の出力ｑ0 はＸＯＲゲート４３２でフラグｓ−ｒ４２０の出力ｑ0 と“排他的論理和”がとられる。この演算の結果が、ＸＯＲゲート４３２の出力を経由して、データｓ−ｒ４１０の並列出力ｐ1に送られる。
【００４０】
再び図４に戻って、ビット流Ｄがデータｓ−ｒ４１０の直列データ入力に送られ、信号Ｅがそのレジスタの並列／直列制御入力に送られる。インバータ４２５は制御入力におけるＤの極性をフラグｓ−ｒへ送る。さらに、フラグｓ−ｒ４２０の第一の入力ビットは論理“１”に結線されており、この値はロード動作中はそのレジスタ位置に記憶され、他の並列入力は論理“０”に結線されている。
【００４１】
Ｄ信号とＥ信号とはシフトレジスタの内容をシフトし、ロードし、消去することができる。とくに、Ｅ＝１は１ビット右へ正規のシフトをさせるものであり、Ｅ＝０はシフトレジスタからＸＯＲゲートへ並列ロードシフトさせるものであり、Ｄ＝１は消去（クリア）とロード動作であり、Ｄ＝０はシフト動作である。
【００４２】
フラグｓ−ｒはＤデータ流内の“問題のビット”（不鮮明な“１”の値）の追跡を維持するように機能する。その理由は、そのビットを修正するかどうかの判断がシーケンス検出段３００で行われることによる。追跡は結線された“１”をフラグｓ−ｒ４２０の第１のビット位置（“フラグ”）にロードするのを、データｓ−ｒ４１０内に問題のビットが出現した、すなわちロード動作と、同時に行うことによって結果がもたらされる。“０”値が検出され、データｓ−ｒ内に受領されると、フラグは問題のビットと順に移動し、そのビットの位置を追跡する。他の“１”値が後に検出され、問題のビットと同じ極性であると判断されて、シーケンスの性質に違背するとなると、後者のフラグを立てられたビットが誤っていると判断されて、反転される。並列ロード動作がこの反転を行う。もし“１”値が後に検出され、問題のビットとは反対の極性であると判断されたときは、フラグを立てられたビットは誤りではないと判断され、単にシフトがされ、不変のままデータｓ−ｒ４１０を通って出力Ｑへ進む。そこで、２つのデータｓ−ｒ４１０E,O の直列出力がスイッチ１５５に接続されて、そこで偶数および奇数のデータ信号ＱE,O が再結合され、デコードされた、すなわち０または１のビットとして分配される。
【００４３】
パイプラインＶｉｔｅｒｂｉデコーダ１００の動作をここで図１−５を参照して説明していく。ＰＲ４アナログ信号は、偶数および奇数のデータサンプルＹの２つの、６ビット流に入力段１１０で変換される。次にサンプルＹは比較器２１２で未修正の前のサンプルＹ´の各々と振幅で比較がされ、比較器２１４で前のサンプル〈Ｙ＋Ａ〉の各々と比較がされ、比較器２１６で前のサンプル〈Ｙ−Ａ〉の各々と比較がされ、比較器２１８で前のしきい値ＴＨ１の各々と比較がされ、また比較器２２０で前のしきい値ＴＨ２の各々と比較がされる。比較器２１２−２２０の出力の２つはスイッチＳＷ２を介して選択されて、“高”、“中”および“低”状態がサンプルに指定される。
【００４４】
最初に、比較器２１８、２２０の出力が選択される。その理由は制御信号Ｌ１、Ｌ２の各々が“０”状態を有するからである。これら選択された出力はまた“保持状態”回路のスイッチＳＷ１によって選択され、しきい値ＴＨ１、ＴＨ２として記憶される。次の数クロックサイクルの後に、この回路は比較器２１２−２２０からの２つの出力を、ＳＷ２真理値表に従って、しきい値判断出力Ｐ１、Ｐ２として選択する。例えば、Ｌ１＝１でＬ２＝０であれば、ＳＷ２の出力はＰ１＝ａ、Ｐ２＝ｃであり、これは比較器２１２と２１６の出力が選択されることである。もし現在のサンプルＹが前の未修正のサンプルＹ´よりも大きいときは、Ｐ１は値“１”を有し、もしＹが前の修正されたサンプル〈Ｙ−Ａ〉よりも大きければ、Ｐ２は値“１”を有する。
【００４５】
Ｐ１、Ｐ２信号は次にＯＲゲート３０４で結合されて単一の、２値ビット流Ｄとなり、“高””および“低”値が“１”に、“中”値が“０”となる。各“１“値が求められる元である３値レベルについての情報がシーケンス検出段３００から得られ、シーケンス検出段３００は上側のＰ１と下側のＰ２しきい値判断を検査する。とくに、ＸＯＲゲート３１０、３１２はレジスタ３１４、３１６への入力をそれぞれの出力と比較し、その結果がＯＲゲート３１８で結合される。上側のしきい値についての変更から“１”値が生ずるときにはデータ値の補正は必要としないから、レジスタの出力と入力の比較はＯＲゲート３１８の出力Ｅで“高”値を生じ、ゲート３１８はシーケンス補正段４００を介してのデータの正常の直列シフトを生じさせる。
【００４６】
もし、２つの継続する“１”値が上側のしきい値の同じ“側”で生ずる、すなわち同じ極性、とすれば、並列ロード動作（Ｄ＝１、Ｅ＝０）が実行されて、フラグを立てたビットを反転して補正する。すなわち、並列ロード動作がシフトレジスタの内容について実行されて、問題のビットを、例えば“高”から“低”へ変える。この発明の一実施例によると、この回路は一番古い問題のビット、すなわちシーケンス／シフトレジスタ内の一番下流にあるビットを変える。
【００４７】
もし、次のビット、すなわち、問題のビットの次が反対の極性であれば、消去動作（Ｄ＝１、Ｅ＝１）が実行される。すなわち、そのビットがレジスタにシフトダウンされ、フラグが消去され、シーケンスが開始される。もし“低”値が“高”に続くと、正常のシフト（Ｄ＝０、Ｅ＝１）動作が生ずる。“値”がいくつでも“高”で問題のあるものの後に生ずることができる。このような方法で、データ流Ｄの各“高”が検査されて、ＰＲ４符号化の交番するシーケンスの性質に従ったものであることが確かめられる。
【００４８】
これまでの実施例は誤りを有するデータ値の最大見込みシーケンスを検出するものについて記述してきたが、この発明の趣旨を変えない範囲で各種の他の適用や修正をすることができる。例えば、この発明は、同種、多段、パイプライン構成を有するが、２つだけの処理用経路をもつ並列前計算段を備えたデコーダに応用できる。
【００４９】
別な実施例では、一つの処理用経路内に加算器経路を含ませて、値Ａを現在のサンプルＹに加え、かつ、別の処理用経路内に減算器経路を置いて、値ＡをサンプルＹから減ずるようにする。和と差のしきい値結果を現在のサンプルと比較し、しきい値を更新する必要性により、帰還ループが間欠的に遅延を加えるようにする。しかし、これらの遅延の効果は発明の全体構築に照らして最小のものとなる。
【００５０】
この改良されたＶｉｔｅｒｂｉデコーダでここに記述したものはデータのスループットと、信頼性のある、最大見込みシーケンス検出と高周波数動作における誤りを含む信号の補正の処理スピードとを著しく改善した。高速処理はパイプライントポロジイと同期クロック用配置とをＶｉｔｅｒｂｉデコーダの段階内に置くことによって達成され、Ｖｉｔｅｒｂｉデコーダは、単一サイクルでの入力サンプルの処理を可能とした。さらに、高度に並列の回路構成が新しい並列前計算段でとられていて、先行技術の帰還ループ計算による著しい遅延を排除した。
【００５１】
これまでは特定の実施例に対する記述をしてきた。しかし他の変形および修正が記述した実施例に対して行われても同様のもしくはすべての特長が得られることは明らかであろう。この種の変形と修正はこの発明の趣旨の中に含まれるものである。
【００５２】
以上説明したように、本発明は前記の課題を解決してパイプライン方式のＶｉｔｅｒｂｉデコーダを実現した。
【図面の簡単な説明】
【００５３】
【図１】発明に従って改良された多段Ｖｉｔｅｒｂｉデコーダ回路のブロック図。
【図２】図１に示されたＶｉｔｅｒｂｉデコーダの並列前計算段の回路略図。
【図３】図１に示されたＶｉｔｅｒｂｉデコーダのシーケンス検出段の回路略図。
【図４】図１に示されたＶｉｔｅｒｂｉデコーダのシーケンス補正段の回路のブロック図。
【図５】シーケンス補正段の回路の一部の相互接続を示す模式的な回路。
【符号の説明】
【００５４】
１００…デコーダ、  １１０…入力段、  １１２…Ａ／Ｄ変換器、  １１４…相補的出力信号装置、  １１６…駆動回路、  １１８ａ．ｂ…レジスタ、  １２０…基準サムホイール回路、  １５０…出力段、  １５５…スイッチ、  １５６…レジスタ、  １５８…インバータ、  ２００…並列前計算段、  ２０２…レジスタ、  ２０４…ブロック、  ２０５…レジスタ、  ２０６…ブロック、  ２０８．２１０…レジスタ、  ２１２…比較器、  ２１４…比較器、  ２１６…比較器、  ２１８…比較器、  ２２０…比較器、  ２２５…保持状態回路、  ２２６…レジスタ、  ２２８…レジスタ、  ２３０…レジスタ、  ３００…シーケンス検出段、  ３０２ａ．ｂ…レジスタ、  ３０４…ＯＲゲート、  ３０６…スイッチ、  ３０８…スイッチ、  ３１０…ＸＯＲゲート、  ３１４…レジスタ、  ３１６…レジスタ、  ３１８…ＯＲゲート、  ３２０…レジスタ、  ３２２…レジスタ、  ４００…シーケンス補正段、  ４１０…ビットデータシフトレジスタ、  ４２０…ビットフラグシフトレジスタ、  ４２５…インバータ、  ４３２…ＸＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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