(57)【要約】【課題】高解像度の実現が容易な表示装置を提供する。【解決手段】表示装置は、基板上に設けられ、発光素子をそれぞれ含む複数の画素、画素それぞれに設けられる、ｉ番目の走査信号を印加する第１走査線及びｉ＋１番目の走査信号を印加する第２走査線、データ信号を印加するデータ線、駆動電源を印加する電源線、基準電圧を印加する基準電圧線、発光素子の電流を制御する第１トランジスタ、データ線と第１トランジスタの第１ゲート電極の間に接続され、ｉ番目の走査信号によってオンされる第２トランジスタ、基準電圧線と第１トランジスタの第１電極の間に接続され、ｉ＋１番目の走査信号によってオンされる第３トランジスタ、及び電源線と第１トランジスタの第２電極の間に接続され、発光制御線に発光制御信号が供給されるときオフされる第４トランジスタ、を含む。第４トランジスタは第１〜第３トランジスタと異なるタイプのトランジスタである。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板上に設けられ、発光素子をそれぞれ含む複数の画素と、
前記画素それぞれに設けられ、ｉ（ｉは自然数）番目の走査信号を印加する第１走査線及びｉ＋１番目の走査信号を印加する第２走査線と、
前記画素それぞれに設けられてデータ信号を印加するデータ線と、
前記画素それぞれに設けられて駆動電源を印加する電源線と、
前記画素それぞれに設けられて基準電圧を印加する基準電圧線と、
前記発光素子の電流を制御する第１トランジスタと、
前記データ線と前記第１トランジスタの第１ゲート電極の間に接続され、前記ｉ番目の走査信号によってオンされる第２トランジスタと、
前記基準電圧線と前記第１トランジスタの第１電極の間に接続され、前記ｉ＋１番目の走査信号によってオンされる第３トランジスタと、
前記電源線と前記第１トランジスタの第２電極の間に接続され、発光制御線に発光制御信号が供給されるときオフされる第４トランジスタと、を含み、
前記第４トランジスタは前記第１〜第３トランジスタと異なるタイプのトランジスタで設けられることを特徴とする表示装置。
【請求項２】
前記第１〜第３トランジスタは酸化物トランジスタで設けられ、前記第４トランジスタはポリシリコントランジスタで設けられることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記基板上に順に設けられたバッファ膜及びゲート絶縁膜と、
前記ゲート絶縁膜上に順に設けられた第１〜第４絶縁膜と、をさらに含むことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第１絶縁膜上に設けられ、互いに離隔した第１〜第３導電パターンを含み、
前記第１導電パターンは、平面上で見たとき、前記第１トランジスタと重畳し、前記第２導電パターンは、平面上で見たとき、前記第２トランジスタと重畳し、前記第３導電パターンは、平面上で見たとき、前記第３トランジスタと重畳することを特徴とする請求項３に記載の表示装置。
【請求項５】
前記第１トランジスタの第１ゲート電極、前記第２トランジスタの第２ゲート電極、前記第３トランジスタの第３ゲート電極、前記第１及び第２走査線は前記第３絶縁膜上に設けられ、
前記第４トランジスタの第４ゲート電極は前記ゲート絶縁膜上に設けられ、
前記第２トランジスタのゲート電極は前記第２導電パターンと電気的に接続され、
前記第３トランジスタのゲート電極は前記第３導電パターンと電気的に接続されることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１トランジスタは、
前記第２絶縁膜上に設けられた第１アクティブパターンと、
前記第３絶縁膜上に設けられた前記第１ゲート電極と、
前記第１アクティブパターンの両端部にそれぞれ接触される前記第１電極及び前記第２電極と、を含み、
前記第１導電パターンは前記第１トランジスタの第１及び第２電極のうち１つの電極と電気的に接続されることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記第１絶縁膜上に設けられる下部電極及び前記第２及び第３絶縁膜を挟んで前記下部電極と重畳する上部電極を含むストレージキャパシタをさらに含み、
前記下部電極は前記第１導電パターンと一体で設けられ、前記上部電極は前記第１ゲート電極と一体で設けられことを特徴とする請求項６に記載の表示装置。
【請求項８】
前記第１トランジスタの第１ゲート電極と前記第１導電パターンの間で前記第３絶縁膜の一部が除去されて、前記第２絶縁膜の一部を露出する開口部をさらに含むことを特徴とする請求項６に記載の表示装置。
【請求項９】
前記開口部は、平面上で見たとき、前記第１トランジスタの第１ゲート電極と前記第１導電パターンに重畳することを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記基準電圧線、前記データ線、及び前記電源線は前記第４絶縁膜上に設けられることを特徴とする請求項６に記載の表示装置。
【請求項１１】
前記第４絶縁膜上に設けられ、前記第３トランジスタと前記発光素子を電気的に接続する接続配線をさらに含むことを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記接続配線上に設けられた保護膜をさらに含み、
前記発光素子は、
前記保護膜上に設けられ、前記保護膜を貫通するコンタクトホールを介して前記接続配線に電気的に接続された第１電極と、
前記第１電極上に設けられた発光層と、
前記発光層上に設けられた第２電極と、を含むことを特徴とする請求項１１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画素を含む表示装置に関する。
【背景技術】
【０００２】
情報ディスプレイに関する関心が高まっており、携帯可能な情報媒体の利用に対する要求が高まるにつれて、表示装置に対する要求及び商業化が重点的に行われている。
【０００３】
特に、最近の表示装置は高解像度に対する要求が向上するにつれ、画素のサイズは小さくなるのに対し、画素に含まれる回路の構造が次第に複雑になっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国公開特許第１０−２０１８−００７８４７６号公報
【特許文献２】韓国公開特許第１０−２０１８−０１２７８８２号公報
【特許文献３】米国特許第１０１９９４４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は高解像度の実現が容易な表示装置を提供することに目的がある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態による表示装置は、基板上に設けられ、発光素子をそれぞれ含む複数の画素と、上記画素それぞれに設けられ、ｉ（ｉは自然数）番目の走査信号を印加する第１走査線及びｉ＋１番目の走査信号を印加する第２走査線と、上記画素それぞれに設けられてデータ信号を印加するデータ線と、上記画素それぞれに設けられて駆動電源を印加する電源線と、上記画素それぞれに設けられて基準電圧を印加する基準電圧線と、上記発光素子の電流を制御する第１トランジスタと、上記データ線と上記第１トランジスタの第１ゲート電極の間に接続され、上記ｉ番目の走査信号によってオンされる第２トランジスタと、上記基準電圧線と上記第１トランジスタの第１電極の間に接続され、上記ｉ＋１番目の走査信号によってオンされる第３トランジスタと、上記電源線と上記第１トランジスタの第２電極の間に接続され、発光制御線に発光制御信号が供給されるときにオフされる第４トランジスタと、を含んでもよい。
【０００７】
本発明の一実施形態において、上記第４トランジスタは上記第１〜第３トランジスタと異なるタイプのトランジスタで設けられてもよい。
【０００８】
本発明の一実施形態において、上記第１〜第３トランジスタは酸化物トランジスタで設けられ、上記第４トランジスタはポリシリコントランジスタで設けられてもよい。
【０００９】
本発明の一実施形態において、上記表示装置は、上記基板上に順に設けられたバッファ膜及びゲート絶縁膜と、上記ゲート絶縁膜上に順に設けられた第１〜第４絶縁膜と、をさらに含んでもよい。
【００１０】
本発明の一実施形態において、上記表示装置は上記第１絶縁膜上に設けられ、互いに離隔した第１〜第３導電パターンを含んでもよい。ここで、上記第１導電パターンは、平面上で見たとき、上記第１トランジスタと重畳し、上記第２導電パターンは、平面上で見たとき、上記第２トランジスタと重畳し、上記第３導電パターンは、平面上で見たとき、上記第３トランジスタと重畳してもよい。
【００１１】
本発明の一実施形態において、上記第１トランジスタの第１ゲート電極、上記第２トランジスタの第２ゲート電極、上記第３トランジスタの第３ゲート電極、上記第１及び第２走査線は上記第３絶縁膜上に設けられ、上記第４トランジスタの第４ゲート電極は上記ゲート絶縁膜上に設けられ、上記第２トランジスタのゲート電極は上記第２導電パターンと電気的に接続され、上記第３トランジスタのゲート電極は上記第３導電パターンと電気的に接続されてもよい。
【００１２】
本発明の一実施形態において、上記第１トランジスタは、上記第２絶縁膜上に設けられた第１アクティブパターンと、上記第３絶縁膜上に設けられた上記第１ゲート電極と、上記第１アクティブパターンの両端部にそれぞれ接触される上記第１電極及び上記第２電極と、を含んでもよい。ここで、上記第１導電パターンは上記第１トランジスタの第１及び第２電極のうち１つの電極と電気的に接続されてもよい。
【００１３】
本発明の一実施形態において、上記表示装置は、上記第１絶縁膜上に設けられる下部電極及び上記第２及び第３絶縁膜を挟んで上記下部電極と重畳する上部電極を含むストレージキャパシタをさらに含んでもよい。ここで、上記下部電極は上記第１導電パターンと一体で設けられ、上記上部電極は上記第１ゲート電極と一体で設けられてもよい。
【００１４】
本発明の一実施形態において、上記表示装置は上記第１トランジスタの第１ゲート電極と上記第１導電パターンの間で上記第３絶縁膜の一部が除去されて上記第２絶縁膜の一部を露出する開口部をさらに含んでもよい。ここで、上記開口部は、平面上で見たとき、上記第１トランジスタの第１ゲート電極と上記第１導電パターンに重畳してもよい。
【００１５】
本発明の一実施形態において、上記基準電圧線、上記データ線、及び上記電源線は上記第４絶縁膜上に設けられてもよい。
【００１６】
本発明の一実施形態において、上記表示装置は上記第４絶縁膜上に設けられ、上記第３トランジスタと上記発光素子を電気的に接続する接続配線をさらに含んでもよい。
【００１７】
本発明の一実施形態において、上記表示装置は上記接続配線上に設けられた保護膜をさらに含んでもよい。ここで、上記発光素子は、上記保護膜上に設けられ、上記保護膜を貫通するコンタクトホールを介して上記接続配線に電気的に接続された第１電極と、上記第１電極上に設けられた発光層と、上記発光層上に設けられた第２電極と、を含んでもよい。
【発明の効果】
【００１８】
本発明の一実施形態によると、絶縁層を挟んだ第１電極と第２電極の重畳面積を確保してストレージキャパシタのキャパシタンスを確保することで、高解像度の実現が可能な表示装置を提供することができる。
【００１９】
また、本発明の一実施形態によると、データ信号を伝達するデータ線と駆動トランジスタの間に遮蔽部材を配置してデータ線と駆動トランジスタの間の寄生キャパシタンスを最小化して、データ信号の変化による駆動トランジスタの信号の変化及びこれによる垂直クロストークを最小化した表示装置を提供することができる。
【００２０】
本発明の実施形態による効果は以上で記載された内容により制限されず、さらに多様な効果が本明細書内に含まれている。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態による表示装置を示した平面図である。
【図２】図１の表示装置における画素及び駆動部の実施形態を示したブロック図である。
【図３】図２に示された画素のうち１つの画素に含まれた構成要素の電気的接続関係を一実施形態に基づいて示した回路図である。
【図４】図２に示された１つの画素を概略的に示した平面図である。
【図５】図４のＡ−Ａ’線に沿った断面図である。
【図６】図４のＢ−Ｂ’線に沿った断面図である。
【図７】本発明の他の実施形態による１つの画素を概略的に示した平面図である。
【図８】本発明のさらに他の実施形態による１つの画素を概略的に示した平面図である。
【図９】図８のＣ−Ｃ’線に沿った断面図である。
【図１０】図８のＤ−Ｄ’線に沿った断面図である。
【図１１】本発明のさらに他の実施形態による１つの画素を概略的に示した平面図である。
【図１２】図１１のＥ−Ｅ’線に沿った断面図である。
【図１３】図１１のＦ−Ｆ’線に沿った断面図である。
【図１４】本発明のさらに他の実施形態による１つの画素を概略的に示した平面図である。
【図１５】図１４のＧ−Ｇ’線に沿った断面図である。
【図１６】図１４のＨ−Ｈ’線に沿った断面図である。
【図１７】本発明のさらに他の実施形態による１つの画素を概略的に示した平面図である。
【図１８】本発明のさらに他の実施形態による１つの画素を概略的に示した平面図である。
【図１９】図１８のＩ−Ｉ’線に沿った断面図である。
【図２０】図１８のＪ−Ｊ’線に沿った断面図である。
【発明を実施するための形態】
【００２２】
本発明は多様に変更し、また、様々な形態を有することができるため、特定の実施形態を図面に例示して本文に詳細に説明する。しかし、これは本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物又は代替物を含むと理解すべきである。
【００２３】
各図面を説明するにあたり、類似する構成要素には類似する参照符号を使用した。添付の図面における構造物の寸法は、本発明を明確にするために拡大して示した。第１、第２などの用語は様々な構成要素を説明するために用いられるが、上記構成要素は上記用語により限定されてはならない。上記用語は１つの構成要素を他の構成要素と区別するためだけに用いられる。例えば、本発明の権利範囲から外れない範囲内で、第１構成要素は第２構成要素と称されてもよく、これと同様に第２構成要素も第１構成要素と称されてもよい。単数の表現は文脈上明らかに違う意味を持たない限り、複数の表現を含む。
【００２４】
本出願において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらの組み合わせが存在することを示すものであり、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらの組み合わせの存在または付加可能性を事前に排除するものではないと理解すべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるというときは、他の部分の「真上に」ある場合のみならず、その中間にさらに他の部分がある場合も含む。また、本明細書において、ある層、膜、領域、板などの部分が他の部分上（ｏｎ）に形成されたというときは、上記形成された方向は上部方向のみに限らず、側面や下部方向に形成されたことを含む。逆に、層、膜、領域、板などの部分が他の部分の「下に」あるというときは、他の部分の「真下に」ある場合のみならず、その中間にさらに他の部分がある場合も含む。
【００２５】
以下、添付の図面を参照して本発明の好ましい実施形態及びその他に当業者が本発明の内容を理解しやすくするために必要な事項について詳細に説明する。以下の説明において、単数の表現は文脈上明らかに単数のみを含まない限り、複数の表現も含む。
【００２６】
図１は本発明の一実施形態による表示装置を示した平面図である。
【００２７】
図１を参照すると、本発明の一実施形態による表示装置は、基板ＳＵＢと、基板ＳＵＢ上に設けられた画素ＰＸＬと、基板ＳＵＢ上に設けられ、画素ＰＸＬを駆動する駆動部と、画素ＰＸＬと駆動部を接続する配線部（不図示）と、を含んでもよい。
【００２８】
基板ＳＵＢは、表示領域ＤＡ及び非表示領域ＮＤＡを含んでもよい。
【００２９】
表示領域ＤＡは、映像を表示する画素ＰＸＬが設けられる領域であってもよい。それぞれの画素ＰＸＬについては後述する。
【００３０】
非表示領域ＮＤＡは、画素ＰＸＬを駆動するための駆動部、画素ＰＸＬと駆動部を接続する配線（不図示）の一部が設けられる領域であってもよい。
【００３１】
表示領域ＤＡは、多様な形状を有することができる。例えば、表示領域ＤＡは、直線からなる辺を含む閉じた形の多角形、曲線からなる辺を含む円形、楕円形など、直線と曲線からなる辺を含む半円形、半楕円形などの様々な形状で設けられることができる。表示領域ＤＡが複数個の領域を含む場合、それぞれの領域も直線の辺を含む閉じた形の多角形、曲線の辺を含む半円、半楕円など様々な形状で設けられることができる。本発明の一実形態例では、表示領域ＤＡが直線の辺を含む四角形の１つの領域で設けられた場合を例に挙げて説明する。
【００３２】
非表示領域ＮＤＡは、表示領域ＤＡの少なくとも一側に設けられてもよい。例えば、非表示領域ＮＤＡは、表示領域ＤＡの周囲を取り囲んでもよい。
【００３３】
画素ＰＸＬは基板ＳＵＢ上の表示領域ＤＡ内に設けられ、配線に接続されてもよい。画素ＰＸＬのそれぞれは映像を表示する最小単位であり、複数個設けられることができる。
【００３４】
画素ＰＸＬは、白色光及び／またはカラー光を出射する発光素子（不図示）及び発光素子を駆動するための画素回路を含んでもよい。画素回路は発光素子に接続される少なくとも１つのトランジスタを含んでもよい。それぞれの画素ＰＸＬは赤色、緑色、及び青色のうち何れか１つの色を出射することができるが、本発明はこれに限定されない。それぞれの画素ＰＸＬはシアン、マゼンタ、イエロー、及び白色のうち１つの色を出射することもできる。
【００３５】
画素ＰＸＬは複数個設けられ、第１方向ＤＲ１に延長された行と第１方向ＤＲ１と交差する第２方向ＤＲ２に延長された列に沿って配列されてもよい。画素ＰＸＬの配列形態は特に限定されず、様々な形状に配列されることができる。
【００３６】
駆動部は配線部を介してそれぞれの画素ＰＸＬに信号を提供し、これにより、それぞれの画素ＰＸＬの駆動を制御することができる。図１には説明の便宜上、配線部が省略されており、当該配線部については後述する。
【００３７】
駆動部は、走査線を介して画素ＰＸＬに走査信号を伝達する走査駆動部ＳＤＶと、発光制御線を介して画素ＰＸＬに発光制御信号を伝達する発光駆動部ＥＤＶと、データ線を介して画素ＰＸＬにデータ信号を伝達するデータ駆動部ＤＤＶと、タイミング制御部（不図示）と、を含んでもよい。タイミング制御部は、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、及びデータ駆動部ＤＤＶを制御することができる。
【００３８】
本発明の一実施形態において、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、及びデータ駆動部ＤＤＶは、基板ＳＵＢの非表示領域ＮＤＡに配置されてもよい。走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、及び／またはデータ駆動部ＤＤＶの位置は必要に応じて変更されてもよい。
【００３９】
図２は、図１の表示装置における画素及び駆動部の実施形態を示したブロック図である。
【００４０】
図１及び図２を参照すると、本発明の一実施形態による表示装置は、画素ＰＸＬ、駆動部、及び配線部を含んでもよい。
【００４１】
駆動部は、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、データ駆動部ＤＤＶ、及びタイミング制御部ＴＣを含んでもよい。
【００４２】
図２において、走査駆動部ＳＤＶ、発光駆動部ＥＤＶ、データ駆動部ＤＤＶ、及びタイミング制御部ＴＣの位置は説明の便宜上設定されたものであり、実際に表示装置を実現する際には表示装置内の他の位置に配置されてもよい。
【００４３】
画素ＰＸＬは、光を出射する発光素子（不図示）及び上記発光素子を駆動するための画素回路（不図示）を含んでもよい。画素回路は、発光素子を駆動するための少なくとも１つ以上のトランジスタを含んでもよい。画素ＰＸＬのそれぞれは、画素回路を利用して該当画素ＰＸＬの電気的特性の変化をリアルタイムで補償することができる。
【００４４】
配線部は、表示領域ＤＡに配置されて駆動部から画素ＰＸＬにデータ電圧（またはデータ信号）を印加するデータ線ＤＬ１〜ＤＬｍ、画素ＰＸＬに走査信号を印加する走査線Ｓ１〜Ｓｎ、画素ＰＸＬに発光制御信号を印加する発光制御線Ｅ１〜Ｅｎ、画素ＰＸＬの電気的特性をセンシングするために用いられる基準電圧線（不図示）を含んでもよい。実施形態に応じて、各画素ＰＸＬには２つ以上の走査信号が印加されてもよい。
【００４５】
画素ＰＸＬは、表示領域ＤＡに設けられてもよい。各画素ＰＸＬは、対応する走査線から走査信号が供給されるときに対応するデータ線からデータ信号の供給を受けることができる。データ信号の供給を受ける各画素ＰＸＬは、電源線ＰＬを介して印加される第１駆動電源ＥＬＶＤＤから発光素子（不図示）を経由して第２駆動電源ＥＬＶＳＳに流れる電流量を制御することができる。画素ＰＸＬのそれぞれは基準電圧線（不図示）と接続され、上記基準電圧線を介して初期化電源Ｖｉｎｔ（または基準電圧）が各画素ＰＸＬに印加されてもよい。基準電圧線に対しては図３を参照して後述する。
【００４６】
走査駆動部ＳＤＶは、タイミング制御部ＴＣからの第１ゲート信号ＧＣＳ１に対応して走査線Ｓ１〜Ｓｎに走査信号を印加することができる。例えば、走査駆動部ＳＤＶは、走査線Ｓ１〜Ｓｎに走査信号が順に供給されると、画素ＰＸＬが水平ライン単位で順に選択されることができる。
【００４７】
発光駆動部ＥＤＶは、タイミング制御部ＴＣからの第２ゲート信号ＧＣＳ２に対応して発光制御線Ｅ１〜Ｅｎに発光制御信号を印加することができる。例えば、発光駆動部ＥＤＶは発光制御線Ｅ１〜Ｅｎに発光制御信号を順に供給することができる。
【００４８】
発光制御信号は、走査信号より広い幅（パルス幅）で設定されてもよい。例えば、ｉ（ｉは自然数）番目の発光制御線Ｅｉに供給される発光制御信号は、ｉ−１番目の走査線Ｓｉ−１に供給される走査信号及びｉ番目の走査線Ｓｉに供給される走査信号と少なくとも一部区間が重畳するように供給されることができる。
【００４９】
さらに、発光制御信号は、画素ＰＸＬに含まれたトランジスタがオフされるようにオフ電圧（例えば、ハイ電圧）に設定され、走査信号は、上記画素ＰＸＬに含まれたトランジスタがオンされるようにゲートオン電圧（例えば、ロー電圧）に設定されてもよい。
【００５０】
データ駆動部ＤＤＶは、データ制御信号ＤＣＳに対応してデータ線ＤＬ１〜ＤＬｍにデータ信号を供給することができる。データ線ＤＬ１〜ＤＬｍに供給されたデータ信号は走査信号によって選択された画素ＰＸＬに供給されることができる。
【００５１】
タイミング制御部ＴＣは、外部から供給されるタイミング信号に基づいて生成されたゲート制御信号ＧＣＳ１、ＧＣＳ２を走査駆動部ＳＤＶ及び発光駆動部ＥＤＶにそれぞれ供給し、データ制御信号ＤＣＳをデータ駆動部ＤＤＶに供給することができる。
【００５２】
ゲート制御信号ＧＣＳ１及びＧＣＳ２のそれぞれには、スタートパルス及びクロック信号が含まれてもよい。スタートパルスは最初の走査信号または最初の発光制御信号のタイミングを制御する。クロック信号はスタートパルスをシフトさせるために使用される。
【００５３】
データ制御信号ＤＣＳには、ソーススタートパルス及びクロック信号が含まれる。ソーススタートパルスはデータのサンプリング開始時点を制御し、クロック信号はサンプリング動作を制御するために使用される。
【００５４】
製品の出荷前または製品駆動中の画素ＰＸＬそれぞれの電気的特性の偏差を測定するためのセンシングモードにおいて、データ電圧（またはデータ信号）は、図示していない階調−輝度測定システムから受信したテストデータを変換してセンシング用データ電圧（またはデータ信号）を生成し、そのセンシング用データ電圧をデータ線ＤＬ１〜ＤＬｍを介してセンシング対象画素ＰＸＬに供給する。階調−輝度測定システムは、画素ＰＸＬそれぞれの電気的特性をセンシングし、そのセンシング結果に基づいて画素ＰＸＬ間の電気的特性の偏差、特に駆動トランジスタのしきい値電圧の偏差を補償する画素ＰＸＬの補償値（オフセット）を導出し、この画素ＰＸＬの補償値をメモリ（不図示）に格納するか、または既に格納された値を更新（ｕｐｄａｔｅ）する。
【００５５】
センシングモードに使用される階調−輝度測定システムは、センシングモードの動作時にメモリと電気的に接続されてもよい。
【００５６】
ノーマル駆動モードにおいて、表示装置に電源が印加されると、メモリからの補償値がデータ駆動部ＤＤＶの内部補償メモリにロードされる。データ駆動部ＤＤＶは、センシング部（不図示）を含んでもよい。センシング部は、製品の出荷前のエージング工程で画素ＰＸＬのそれぞれの電気的特性、例えば、駆動トランジスタのしきい値電圧をセンシングして階調−輝度測定システムに伝送するように構成されてもよい。例えば、アプリケーションの場合、センシング部は、製品の出荷後のノーマル駆動モードで画素ＰＸＬのそれぞれの電気的特性をセンシングして補償値をリアルタイムで更新することもできる。但し、アプリケーションに制限されない。
【００５７】
本発明の一実施形態において、画素ＰＸＬのそれぞれは、駆動素子のしきい値電圧を外部補償方法で補償することができる。画素ＰＸＬは駆動素子の電子移動度と温度偏差だけを内部補償方法で補償することができる。画素ＰＸＬは駆動素子のしきい値電圧をサンプリングしてしきい値電圧を補償する期間なしに駆動素子の電子移動度と温度偏差をリアルタイムで内部補償方法で補償することができる。従って、本発明は、１２０Ｈｚ以上のフレームレート（ｆｒａｍｅ  ｒａｔｅ）で高速駆動が必要なアプリケーションに適用するのに有利であることができる。
【００５８】
図３は図２に示された画素のうち１つの画素に含まれた構成要素の電気的接続関係を一実施形態に応じて示した回路図である。
【００５９】
図３では、図２に示された画素のそれぞれに含まれる構成要素だけでなく、上記構成要素が提供される領域まで包括して画素ＰＸＬと称する。
【００６０】
図１〜図３を参照すると、それぞれの画素ＰＸＬは、発光素子ＯＬＥＤ及び発光素子ＯＬＥＤに電気的に接続されて発光素子ＯＬＥＤを駆動する画素回路ＰＸＣを含んでもよい。
【００６１】
発光素子ＯＬＥＤのアノードは、画素回路ＰＸＣに接続されてもよい。発光素子ＯＬＥＤは、画素回路ＰＸＣから供給される電流量に対応して所定輝度の光を生成する。そのために表示装置の駆動期間の間、第２駆動電源ＥＬＶＳＳは第１駆動電源ＥＬＶＤＤより低い電圧に設定されることができる。
【００６２】
画素回路ＰＸＣは、データ信号（またはデータ電圧）に対応して第１駆動電源ＥＬＶＤＤから発光素子ＯＬＥＤを経由して第２駆動電源ＥＬＶＳＳに流れる電流量を制御することができる。そのために、画素回路ＰＸＣは、第１〜第４トランジスタＴ１〜Ｔ４及びストレージキャパシタＣｓｔを含んでもよい。
【００６３】
第１トランジスタＴ１（駆動トランジスタ）の一電極は、第４トランジスタＴ４を経由して第１駆動電源ＥＬＶＤＤが印加される電源線ＰＬに接続され、他の一電極は第２ノードＮ２に接続されてもよい。第１トランジスタＴ１は、自分のゲート電極である第１ノードＮ１の電圧に対応して第１駆動電源ＥＬＶＤＤから発光素子ＯＬＥＤを経由して第２駆動電源ＥＬＶＳＳに流れる電流量を制御する。
【００６４】
本発明の一実施形態において、第１トランジスタＴ１は酸化物トランジスタであってもよい。酸化物トランジスタとは、トランジスタを形成する半導体として酸化物半導体を含むトランジスタを意味する。例えば、第１トランジスタＴ１はオフ電流（Ｏｆｆ  ｃｕｒｒｅｎｔ）の低い酸化物半導体を含むＮＭＯＳで実現されてもよい。具体的な酸化物半導体については、後述する。ここで、オフ電流は、トランジスタのオフ状態でトランジスタの一電極と他の一電極の間に流れる漏れ電流を意味する。オフ電流の低い薄膜トランジスタは、オフ状態が長くても漏れ電流が少ないため、画素ＰＸＬを低速駆動するとき画素ＰＸＬの輝度変化を最小化することができる。第１トランジスタＴ１の他の一電極は導電性物質からなる第１導電パターンと電気的に接続されてもよい。ここで、第１導電パターンは第１トランジスタＴ１の下部に配置され、第１トランジスタＴ１と部分的に重畳されてもよい。
【００６５】
第２トランジスタＴ２（スイッチングトランジスタ）は、各画素ＰＸＬに接続されたｊ番目のデータ線ＤＬｊと第１ノードＮ１を介して第１トランジスタＴ１のゲート電極に接続されてもよい。第２トランジスタＴ２のゲート電極は該当画素ＰＸＬに接続されたｉ番目の走査線Ｓｉに接続されてもよい。第２トランジスタＴ２は、ｉ番目の走査線Ｓｉに印加されたｉ番目の走査信号によってオンされてｊ番目のデータ線ＤＬｊから伝達されたデータ電圧を第１ノードＮ１に供給する。第２トランジスタＴ２は、ｊ番目のデータ線ＤＬｊに接続された一電極と、第１ノードＮ１に接続された他の一電極と、を含んでもよい。
【００６６】
本発明の一実施形態において、第２トランジスタＴ２は酸化物トランジスタであってもよい。例えば、第２トランジスタＴ２は、オフ電流の低い酸化物半導体を含むＮＭＯＳで実現されてもよい。第２トランジスタＴ２のゲート電極は導電性物質からなる第２導電パターンと接続されてもよい。ここで、第２導電パターンは第２トランジスタＴ２の下部に配置され、第２トランジスタＴ２と部分的に重畳されてもよい。
【００６７】
本発明の一実施形態による表示装置は、停止映像で消費電力を減らすためにフレームレート（ｆｒａｍｅ  ｒａｔｅ）を下げて画素ＰＸＬを低速駆動することができる。この場合、データアップデート周期が長くなるため、画素ＰＸＬのそれぞれにおいて漏れ電流が発生してフリッカー（ｆｌｉｃｋｅｒ）が現れることがある。画素ＰＸＬの輝度が周期的に変動するとき使用者がフリッカーを感じることがある。そのため、オフ期間の長い第２トランジスタＴ２をオフ電流の低い酸化物半導体を含むＮＭＯＳで実現すると、低速駆動で漏れ電流を減らしてフリッカー現象を最小化することができる。
【００６８】
第３トランジスタＴ３（センシングトランジスタ）は、基準電圧Ｖｒｅｆが印加されるｊ番目の基準電圧線ＲＦｊと第１トランジスタＴ１の間に接続されてもよい。例えば、第３トランジスタＴ３の一電極は、ｊ番目の基準電圧線ＲＦｊに接続され、第３トランジスタＴ３の他の一電極は、第２ノードＮ２を介して第１トランジスタＴ１の他の一電極に接続されてもよい。
【００６９】
第３トランジスタＴ３のゲート電極は、該当画素ＰＸＬに接続されたｉ＋１番目の走査線Ｓｉ＋１に接続されてもよい。ここで、基準電圧Ｖｒｅｆは、第１駆動電源ＥＬＶＤＤ及び／またはデータ電圧より低い電圧、例えば、初期化電源Ｖｉｎｔの電圧であってもよい。第３トランジスタＴ３は、所定のセンシング期間の間、ｉ＋１番目の走査線Ｓｉ＋１に供給されるｉ＋１番目の走査信号によってオンされてｊ番目の基準電圧線ＲＦｊと第１トランジスタＴ１を電気的に接続する。
【００７０】
第３トランジスタＴ３は、ｊ番目の基準電圧線ＲＦｊを介して伝達される基準電圧Ｖｒｅｆ（または初期化電源Ｖｉｎｔ）を第２ノードＮ２に供給するか、上記第２ノードＮ２またはｊ番目の基準電圧線ＲＦｊの電圧または電流をセンシングするように動作することができる。
【００７１】
本発明の一実施形態において、第３トランジスタＴ３は酸化物トランジスタであってもよい。例えば、第３トランジスタＴ３はオフ電流の低い酸化物半導体を含むＮＭＯＳで実現されてもよい。第３トランジスタＴ３のゲート電極は、導電性物質からなる第３導電パターンと接続されてもよい。ここで、第３導電パターンは、第３トランジスタＴ３の下部に配置され、第３トランジスタＴ３と部分的に重畳されてもよい。
【００７２】
実施形態に応じて、センシング期間は、表示領域ＤＡに配置された画素ＰＸＬそれぞれの特性情報（例えば、第１トランジスタＴ１のしきい値電圧など）を抽出する期間であってもよい。上述したセンシング期間の間、ｊ番目のデータ線ＤＬｊ及び第２トランジスタＴ２を介して第１ノードＮ１に第１トランジスタＴ１がオンされる所定の基準電圧を供給するか、それぞれの画素ＰＸＬを電流源などに接続することにより、第１トランジスタＴ１をオンさせることができる。また、第３トランジスタＴ３にｉ＋１番目の走査信号を供給して第３トランジスタＴ３をオンさせることによって、第１トランジスタＴ１をｊ番目の基準電圧線ＲＦｊに接続することができる。これにより、ｊ番目の基準電圧線ＲＦｊを介して第１トランジスタＴ１のしきい値電圧などをはじめとするそれぞれの画素ＰＸＬの特性情報が抽出され、データ駆動部ＤＤＶのセンシング部に伝達されることができる。ｊ番目の基準電圧線ＲＦｊを介して抽出された特性情報は、画素ＰＸＬ間の特性偏差が補償されるように映像データを変換するのに用いられてもよい。
【００７３】
上述した第１〜第３導電パターンに対する詳細な説明は、図４を参照して後述する。
【００７４】
第４トランジスタＴ４は、電源線ＰＬと第１トランジスタＴ１の間に接続されて発光制御信号に応答して、電源線ＰＬと第１トランジスタＴ１の間の電流経路をスイッチングすることができる。第４トランジスタＴ４のゲート電極は対応する発光制御線、例えば、ｉ番目の発光制御線Ｅｉに接続されてもよい。第４トランジスタＴ４の一電極は第１トランジスタＴ１の一電極に接続され、第４トランジスタＴ４の他の一電極は電源線ＰＬに接続されてもよい。このような第４トランジスタＴ４は、ｉ番目の発光制御線Ｅｉにゲートオフ電圧の発光制御信号が供給されるときオフされ、それ以外の場合にオンされる。本発明の一実施形態において、第４トランジスタＴ４はポリシリコントランジスタであってもよい。ポリシリコントランジスタとは、トランジスタを形成する半導体としてポリシリコンを含むトランジスタを意味する。例えば、第４トランジスタＴ４はポリシリコン半導体を含むＰＭＯＳで実現されてもよい。
【００７５】
ストレージキャパシタＣｓｔは、データ電圧を貯蔵し、第１ノードＮ１と第２ノードＮ２の間に接続されてもよい。
【００７６】
上述した画素回路ＰＸＣは、駆動トランジスタである第１トランジスタＴ１のしきい値電圧を外部補償方法で補償し、第１トランジスタＴ１の素子特性、例えば、電子移動度または温度偏差などを内部補償方法で毎フレーム期間ごとにリアルタイムで補償することができる。
【００７７】
図４は図２に示された１つの画素を概略的に示した平面図であり、図５は図４のＡ−Ａ’線に沿った断面図であり、図６は図４のＢ−Ｂ’線に沿った断面図である。
【００７８】
図４では、便宜上、第１及び第３トランジスタＴ１、Ｔ３と接続される発光素子の図示を省略した。
【００７９】
図４〜図６には、表示領域ＤＡに配置されたｉ番目の画素行及びｊ番目の画素列に配置される１つの画素ＰＸＬを基準として、上記画素ＰＸＬに接続された走査線Ｓｉ、Ｓｉ＋１、ｉ番目の発光制御線Ｅｉ、ｊ番目の基準電圧線ＲＦｊ、ｊ番目のデータ線ＤＬｊ、及び電源線ＰＬを示した。
【００８０】
説明の便宜上、ｉ番目の行の走査線を「第１走査線Ｓｉ」と、ｉ＋１番目の行の走査線を「第２走査線Ｓｉ＋１」と、ｉ番目の発光制御線Ｅｉを「発光制御線Ｅｉ」と、ｊ番目のデータ線ＤＬｊを「データ線ＤＬｊ」と、ｊ番目の基準電圧線ＲＦｊを「基準電圧線ＲＦｊ」と称する。
【００８１】
また、図４〜図６では、それぞれの電極を単一の電極層と、それぞれの絶縁層を単一の絶縁層としてだけ示すなど画素ＰＸＬの構造を単純化して図示したが、本発明はこれに限定されるものではない。
【００８２】
これに加えて、本発明の一実施形態において、２つの構成間の「接続」とは、電気的な接続及び物理的な接続を全て包括して使用することを意味することができる。
【００８３】
図１〜図６を参照すると、本発明の一実施形態による表示装置は、基板ＳＵＢ、配線部、及び画素ＰＸＬを含んでもよい。
【００８４】
基板ＳＵＢは透明絶縁物質を含んで光を透過させることができる材料が選択されてもよい。基板ＳＵＢは硬性（Ｒｉｇｉｄ）基板または可撓性（Ｆｌｅｘｉｂｉｌｉｔｙ）基板であってもよい。
【００８５】
硬性基板は、例えば、ガラス基板、石英基板、ガラスセラミック基板、及び結晶質ガラス基板を含んでもよい。
【００８６】
可撓性基板は、高分子有機物を含むフィルム基板及びプラスチック基板を含んでもよい。例えば、可撓性基板は、ポリエーテルスルホン（ＰＥＳ、ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ）、ポリアクリレート（ｐｏｌｙａｃｒｙｌａｔｅ）、ポリエーテルイミド（ＰＥＩ、ｐｏｌｙｅｔｈｅｒｉｍｉｄｅ）、ポリエチレンナフタレート（ＰＥＮ、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｎａｐｈｔｈａｌａｔｅ）、ポリエチレンテレフタレート（ＰＥＴ、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｔｅｒｅｐｈｔｈａｌａｔｅ）、ポリフェニレンスルファイド（ＰＰＳ、ｐｏｌｙｐｈｅｎｙｌｅｎｅ  ｓｕｌｆｉｄｅ）、ポリアリレート（ＰＡＲ、ｐｏｌｙａｒｙｌａｔｅ）、ポリイミド（ＰＩ、ｐｏｌｙｉｍｉｄｅ）、ポリカーボネート（ＰＣ、ｐｏｌｙｃａｒｂｏｎａｔｅ）、トリアセテートセルロース（ＴＡＣ、ｔｒｉａｃｅｔａｔｅ  ｃｅｌｌｕｌｏｓｅ）、及びセルロースアセテートプロピオネート（ＣＡＰ、ｃｅｌｌｕｌｏｓｅ  ａｃｅｔａｔｅ  ｐｒｏｐｉｏｎａｔｅ）のうち１つを含んでもよい。
【００８７】
基板ＳＵＢに適用される物質は、表示装置の製造工程時に高い処理温度に抵抗性（または耐熱性）を有することが望ましい。本発明の一実施形態において、基板ＳＵＢは、全体または少なくとも一部が可撓性（ｆｌｅｘｉｂｉｌｉｔｙ）であってもよい。
【００８８】
基板ＳＵＢ上には、複数の絶縁膜と複数の導電層が配置されてもよい。
【００８９】
本発明の一実施形態において、絶縁膜は、例えば、基板ＳＵＢ上に順に積層されたバッファ膜ＢＦＬ、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、第３層間絶縁膜ＩＬＤ３、保護膜ＰＳＶを含んでもよい。
【００９０】
導電層は、上述した絶縁膜の間に設けられ及び／または形成されてもよい。本発明の一実施形態において、導電層は、例えば、第１ゲート絶縁膜ＧＩ１上に設けられた第１導電層と、第１層間絶縁膜ＩＬＤ１上に設けられた第２導電層と、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層と、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層と、を含んでもよい。
【００９１】
画素ＰＸＬのそれぞれは、基板ＳＵＢの表示領域ＤＡに含まれた画素領域ＰＸＡに設けられてもよい。
【００９２】
画素ＰＸＬは、基板ＳＵＢ上の表示領域ＤＡ内で第１方向ＤＲ１に延長された複数の画素行及び画素行に交差する第２方向ＤＲ２に延長された複数の画素列によりマトリックス（ｍａｔｒｉｘ）状及び／またはストライプ状に配列されてもよいが、本発明はこれに限定されない。実施形態に応じて、画素ＰＸＬは、現在公知の多様な配列形態で基板ＳＵＢ上の表示領域ＤＡ内に設けられてもよい。
【００９３】
配線部は、表示領域ＤＡに設けられた画素ＰＸＬのそれぞれに信号を提供し、走査線Ｓｉ、Ｓｉ＋１、データ線ＤＬｊ、発光制御線Ｅｉ、電源線ＰＬ、基準電圧線ＲＦｊを含んでもよい。
【００９４】
走査線Ｓｉ、Ｓｉ＋１は、第１方向ＤＲ１に延長されてもよい。走査線Ｓｉ、Ｓｉ＋１は、第１方向ＤＲ１と交差する第２方向ＤＲ２に沿って順に配列された第１走査線Ｓｉと第２走査線Ｓｉ＋１を含んでもよい。
【００９５】
走査線Ｓｉ、Ｓｉ＋１のそれぞれには、対応する走査信号が印加されてもよい。例えば、第１走査線Ｓｉにはｉ番目の走査信号が印加され、第２走査線Ｓｉ＋１にはｉ＋１番目の走査信号が印加されることができる。本発明の一実施形態において、走査線Ｓｉ、Ｓｉ＋１は第２ゲート絶縁膜ＧＩ２上に設けられ及び／または形成されてもよい。走査線Ｓｉ、Ｓｉ＋１は第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層であってもよい。
【００９６】
ここで、第２ゲート絶縁膜ＧＩ２は、無機材料を含む無機絶縁膜であってもよい。例えば、第２ゲート絶縁膜ＧＩ２は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）のような金属酸化物のうち少なくとも１つを含んでもよい。第２ゲート絶縁膜ＧＩ２は、単一膜で設けられてもよいが、少なくとも２重膜以上の多重膜で設けられることもできる。第２ゲート絶縁膜ＧＩ２が多重膜で設けられる場合、各層は同じ材料または異なる材料で形成されてもよい。第２ゲート絶縁膜ＧＩ２は、シリコン酸化物（ＳｉＯｘ）からなり、２０ｎｍ〜３００ｎｍ程度の厚さを有することができる。例えば、第２ゲート絶縁膜ＧＩ２は、１４０ｎｍ程度の厚さのシリコン酸化物（ＳｉＯｘ）からなってもよい。但し、本発明はこれに限定されず、実施形態に応じて、第２ゲート絶縁膜ＧＩ２は、有機材料を含む有機絶縁膜であってもよい。
【００９７】
発光制御線Ｅｉは、第１方向ＤＲ１に延長され、画素ＰＸＬそれぞれに設けられてもよい。発光制御線Ｅｉには発光制御信号が印加されてもよい。発光制御線Ｅｉは、第１ゲート絶縁膜ＧＩ１上に設けられ及び／または形成されて走査線Ｓｉ、Ｓｉ＋１と異なる層に設けられてもよい。発光制御線Ｅｉは、第１ゲート絶縁膜ＧＩ１上に設けられた第１導電層であってもよい。
【００９８】
第１ゲート絶縁膜ＧＩ１は、無機材料を含む無機絶縁膜からなってもよい。第１ゲート絶縁膜ＧＩ１は、第２ゲート絶縁膜ＧＩ２と同じ物質を含んでもよいが、本発明はこれに限定されない。例えば、第１ゲート絶縁膜ＧＩ１はシリコン酸化物（ＳｉＯｘ）からなり、２０ｎｍ〜３００ｎｍ程度の厚さを有することができる。例えば、第１ゲート絶縁膜ＧＩ１は１２０ｎｍ程度の厚さのシリコン酸化物（ＳｉＯｘ）からなってもよい。
【００９９】
データ線ＤＬｊは、第２方向ＤＲ２に延長されてもよい。データ線ＤＬｊにはデータ電圧（またはデータ信号）が印加されてもよい。本発明の一実施形態において、データ線ＤＬｊは第３層間絶縁膜ＩＬＤ３上に設けられ及び／または形成されてもよい。データ線ＤＬｊは、第３層間絶縁膜ＩＬＤ３上に設けられたた第４導電層であってもよい。
【０１００】
第３層間絶縁膜ＩＬＤ３は、無機材料を含む無機絶縁膜であってもよい。また、第３層間絶縁膜ＩＬＤ３は単一膜または多重膜からなってもよい。例えば、第３層間絶縁膜ＩＬＤ３は、順に積層された第１及び第２サブ層間絶縁膜ＩＬＤ３＿１、ＩＬＤ３＿２を含む多重膜からなってもよい。第１サブ層間絶縁膜ＩＬＤ３＿１は、シリコン酸化物（ＳｉＯｘ）からなり、２０ｎｍ〜３００ｎｍ程度の厚さを有することができる。例えば、第１サブ層間絶縁膜ＩＬＤ３＿１は、３００ｎｍ程度の厚さのシリコン酸化物（ＳｉＯｘ）からなってもよい。第２サブ層間絶縁膜ＩＬＤ３＿２は、シリコン酸化物（ＳｉＯｘ）からなり、２０ｎｍ〜３００ｎｍ程度の厚さを有することができる。例えば、第２サブ層間絶縁膜ＩＬＤ３＿２は、２００ｎｍ程度の厚さのシリコン酸化物（ＳｉＯｘ）からなってもよい。但し、本発明はこれに限定されない。実施形態に応じて、第３層間絶縁膜ＩＬＤ３は単一膜からなり、有機材料を含む有機絶縁膜からなってもよい。
【０１０１】
基準電圧線ＲＦｊは第２方向ＤＲ２に沿って延長され、データ線ＤＬｊと離隔して配置されてもよい。基準電圧線ＲＦｊには基準電圧Ｖｒｅｆが印加されてもよい。基準電圧線ＲＦｊはデータ線ＤＬｊと同じ層に配置され、同じ物質を含んでもよい。本発明の一実施形態において、基準電圧線ＲＦｊは第３層間絶縁膜ＩＬＤ３上に設けられ及び／または形成されてもよい。基準電圧線ＲＦｊは第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であってもよい。
【０１０２】
電源線ＰＬは第２方向ＤＲ２に沿って延長され、データ線ＤＬｊと離隔して配置されてもよい。平面上で見たとき、電源線ＰＬとデータ線ＤＬｊの間に画素回路ＰＸＣが配置されることができる。電源線ＰＬには第１及び第２駆動電源ＥＬＶＤＤ、ＥＬＶＳＳのうち１つ、例えば、第１駆動電源ＥＬＶＤＤが印加されてもよい。
【０１０３】
平面上で見たとき、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬは、第１方向ＤＲ１に沿って順に配置され、互いに離隔されてもよい。例えば、データ線ＤＬｊの一側には基準電圧線ＲＦｊが配置され、その他側には電源線ＰＬが配置されてもよい。本発明の一実施形態において、データ線ＤＬｊは、第３層間絶縁膜ＩＬＤ３上において電源線ＰＬより基準電圧線ＲＦｊに隣接して配置されてもよい。
【０１０４】
画素ＰＸＬのそれぞれは、画素回路ＰＸＣを備えた画素回路層ＰＣＬ及び光を放出する発光素子ＯＬＥＤを備えた表示素子層ＤＰＬを含んでもよい。
【０１０５】
便宜上、画素回路層ＰＣＬをまず説明した後、表示素子層ＤＰＬについて説明する。
【０１０６】
画素回路層ＰＣＬは、基板ＳＵＢ上に設けられたバッファ膜ＢＦＬと、バッファ膜ＢＦＬ上に設けられた画素回路ＰＸＣと、画素回路ＰＸＣ上に設けられた保護膜ＰＳＶと、を含んでもよい。
【０１０７】
バッファ膜ＢＦＬは、基板ＳＵＢ上に配置され、画素回路ＰＸＣに不純物が拡散するのを防止することができる。バッファ膜ＢＦＬは、無機材料を含む無機絶縁膜を含んでもよい。例えば、バッファ膜ＢＦＬは、シリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）のような金属酸化物のうち少なくとも１つを含んでもよい。バッファ膜ＢＦＬは、単一膜で設けられてもよいが、少なくとも２重膜以上の多重膜で設けられてもよい。バッファ膜ＢＦＬが多重膜で提供される場合、各層は同じ材料または異なる材料で形成されてもよい。例えば、バッファ膜ＢＦＬは、シリコン窒化物（ＳｉＮｘ）からなり、５０ｎｍ〜１４０ｎｍ程度の厚さの第１層とシリコン酸化物（ＳｉＯｘ）からなり、２０ｎｍ〜３００ｎｍ程度の厚さの第２層を含む２重膜からなってもよい。但し、本発明はこれに限定されず、上記バッファ膜ＢＦＬは、基板ＳＵＢの材料及び工程条件などを考慮して省略されてもよい。
【０１０８】
画素回路ＰＸＣは、バッファ膜ＢＦＬ上に設けられた第１〜第４トランジスタＴ１〜Ｔ４及びストレージキャパシタＣｓｔを含んでもよい。
【０１０９】
第１トランジスタＴ１（駆動トランジスタ）は、第１ゲート電極ＧＥ１、第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１を含んでもよい。
【０１１０】
第１ゲート電極ＧＥ１は、第４接続配線ＣＮＬ４を介して第２トランジスタＴ２の第２ソース領域ＳＥ２に接続されてもよい。第１ゲート電極ＧＥ１は、第２ゲート絶縁膜ＧＩ２上に設けられ及び／または形成されてもよい。本発明の一実施形態において、第１ゲート電極ＧＥ１は、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層であってもよく、第１及び第２走査線Ｓｉ、Ｓｉ＋１と同じ層に設けられ、同じ物質を含んでもよい。
【０１１１】
第４接続配線ＣＮＬ４は、第３層間絶縁膜ＩＬＤ３上に設けられ及び／または形成される第４導電層であってもよい。第４接続配線ＣＮＬ４は、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬと同じ層に設けられ、同じ物質を含んでもよい。
【０１１２】
第４接続配線ＣＮＬ４の一端は、第３層間絶縁膜ＩＬＤ３を貫通する第１コンタクトホールＣＨ１を介して第１ゲート電極ＧＥ１と接続されてもよい。第４接続配線ＣＮＬ４の他端は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第２コンタクトホールＣＨ２を介して第２トランジスタＴ２の第２ソース領域ＳＥ２に接続されてもよい。
【０１１３】
第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１は、ポリシリコン、アモルファスシリコン、酸化物半導体などからなる半導体パターンであってもよい。例えば、第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１は、酸化物半導体で形成されてもよい。第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１は、３０ｎｍ〜６０ｎｍ程度の厚さの酸化物半導体からなってもよいが、本発明はこれに限定されない。ここで、酸化物半導体は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ゲルマニウム（Ｇｅ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）またはインジウム（Ｉｎ）を基本とする酸化物、これらの複合酸化物であるインジウム−ガリウム−亜鉛酸化物（ＩｎＧａＺｎＯ４）、インジウム−亜鉛酸化物（Ｚｎ−Ｉｎ−Ｏ）、亜鉛−スズ酸化物（Ｚｎ−Ｓｎ−Ｏ）、インジウム−ガリウム酸化物（Ｉｎ−Ｇａ−Ｏ）、インジウム−スズ酸化物（Ｉｎ−Ｓｎ−Ｏ）、インジウム−ジルコニウム酸化物（Ｉｎ−Ｚｒ−Ｏ）、インジウム−ジルコニウム−亜鉛酸化物（Ｉｎ−Ｚｒ−Ｚｎ−Ｏ）、インジウム−ジルコニウム−スズ酸化物（Ｉｎ−Ｚｒ−Ｓｎ−Ｏ）、インジウム−ジルコニウム−ガリウム酸化物（Ｉｎ−Ｚｒ−Ｇａ−Ｏ）、インジウム−アルミニウム酸化物（Ｉｎ−Ａｌ−Ｏ）、インジウム−亜鉛−アルミニウム酸化物（Ｉｎ−Ｚｎ−Ａｌ−Ｏ）、インジウム−スズ−アルミニウム酸化物（Ｉｎ−Ｓｎ−Ａｌ−Ｏ）、インジウム−アルミニウム−ガリウム酸化物（Ｉｎ−Ａｌ−Ｇａ−Ｏ）、インジウム−タンタル酸化物（Ｉｎ−Ｔａ−Ｏ）、インジウム−タンタル−亜鉛酸化物（Ｉｎ−Ｔａ−Ｚｎ−Ｏ）、インジウム−タンタル−スズ酸化物（Ｉｎ−Ｔａ−Ｓｎ−Ｏ）、インジウム−タンタル−ガリウム酸化物（Ｉｎ−Ｔａ−Ｇａ−Ｏ）、インジウム−ゲルマニウム酸化物（Ｉｎ−Ｇｅ−Ｏ）、インジウム−ゲルマニウム−亜鉛酸化物（Ｉｎ−Ｇｅ−Ｚｎ−Ｏ）、インジウム−ゲルマニウム−スズ酸化物（Ｉｎ−Ｇｅ−Ｓｎ−Ｏ）、インジウム−ゲルマニウム−ガリウム酸化物（Ｉｎ−Ｇｅ−Ｇａ−Ｏ）、チタン−インジウム−亜鉛酸化物（Ｔｉ−Ｉｎ−Ｚｎ−Ｏ）、及びハフニウム−インジウム−亜鉛酸化物（Ｈｆ−Ｉｎ−Ｚｎ−Ｏ）のうち何れか１つを含んでもよい。
【０１１４】
第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１が酸化物半導体物質からなる場合には、高温などの外部環境に脆弱な酸化物半導体を保護するために別途の保護層が追加されてもよい。第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１は、第２層間絶縁膜ＩＬＤ２上に設けられてもよい。
【０１１５】
第１アクティブパターンＡＣＴ１は、第１ゲート電極ＧＥ１と重畳する領域であって、第１トランジスタＴ１のチャネル領域であってもよい。第１アクティブパターンＡＣＴ１が長く形成される場合、第１トランジスタＴ１のチャネル領域が長く形成されることができる。この場合、第１トランジスタＴ１に印加されるゲート電圧（またはゲート信号）の駆動範囲が広くなる。これにより、発光素子ＯＬＥＤから放出される光（または光）の階調を精密に制御することができる。
【０１１６】
第１ソース領域ＳＥ１は、第１アクティブパターンＡＣＴ１の一端に接続されてもよい。また、第１ソース領域ＳＥ１は、第３トランジスタＴ３の第３ソース領域ＳＥ３と接続されてもよい。
【０１１７】
第１ドレイン領域ＤＥ１は、第１アクティブパターンＡＣＴ１の他端に接続されてもよい。また、第１ドレイン領域ＤＥ１は、第５接続配線ＣＮＬ５を介して第４トランジスタＴ４の第４ドレイン領域ＤＥ４と接続されてもよい。
【０１１８】
上述した第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１は、第２層間絶縁膜ＩＬＤ２上に設けられ及び／または形成されてもよい。
【０１１９】
第２層間絶縁膜ＩＬＤ２は、無機材料を含む無機絶縁膜からなってもよい。例えば、第２層間絶縁膜ＩＬＤ２は、シリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）のような金属酸化物のうち少なくとも１つを含んでもよい。第２層間絶縁膜ＩＬＤ２は、単一膜で設けられてもよいが、少なくとも２重膜以上の多重膜で設けられてもよい。本発明の一実施形態において、第２層間絶縁膜ＩＬＤ２は、シリコン酸化物（ＳｉＯｘ）からなり、２０ｎｍ〜３００ｎｍ程度の厚さの単一膜からなってもよい。例えば、第２層間絶縁膜ＩＬＤ２は、３００ｎｍ程度の厚さの単一膜のシリコン酸化物（ＳｉＯｘ）からなってもよい。但し、本発明はこれに限定されない。実施形態に応じて、第２層間絶縁膜ＩＬＤ２は、有機材料を含む有機絶縁膜からなってもよく、２重膜以上の多重膜で設けられてもよい。
【０１２０】
第５接続配線ＣＮＬ５の一端は、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１０コンタクトホールＣＨ１０を介して第４トランジスタＴ４の第４ドレイン領域ＤＥ４と接続されてもよい。第５接続配線ＣＮＬ５の他端は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１１コンタクトホールＣＨ１１を介して第１トランジスタＴ１の第１ドレイン領域ＤＥ１と接続されてもよい。
【０１２１】
上述した第１トランジスタＴ１と基板ＳＵＢの間には、第１導電パターンＢＭＬ１が配置されてもよい。第１導電パターンＢＭＬ１は、平面上で見たとき、第１トランジスタＴ１と重畳されてもよい。本発明の一実施形態において、第１導電パターンＢＭＬ１は、第１層間絶縁膜ＩＬＤ１上に設けられ及び／または形成されてもよい。第１導電パターンＢＭＬ１は、第１層間絶縁膜ＩＬＤ１上に設けられた第２導電層であってもよい。
【０１２２】
本発明の一実施形態において、第１層間絶縁膜ＩＬＤ１は、無機材料を含む無機絶縁膜であってもよい。例えば、第１層間絶縁膜ＩＬＤ１は、シリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）のような金属酸化物のうち少なくとも１つを含んでもよい。第１層間絶縁膜ＩＬＤ１は、単一膜で設けられてもよいが、少なくとも２重膜以上の多重膜で設けられてもよい。第１層間絶縁膜ＩＬＤ１は、シリコン窒化物（ＳｉＮｘ）からなり、５０ｎｍ〜１４０ｎｍ程度の厚さの単一膜で設けられてもよい。例えば、第１層間絶縁膜ＩＬＤ１は、１４０ｎｍ程度の厚さのシリコン窒化物（ＳｉＮｘ）からなってもよいが、本発明はこれに限定されない。
【０１２３】
第１導電パターンＢＭＬ１は、第２層間絶縁膜ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１３コンタクトホールＣＨ１３を介して第１接続配線ＣＮＬ１と接続されてもよい。
【０１２４】
第１接続配線ＣＮＬ１は、第３層間絶縁膜ＩＬＤ３上に設けられ及び／または形成され、第１トランジスタＴ１及び第１導電パターンＢＭＬ１と重畳されてもよい。本発明の一実施形態において、第１接続配線ＣＮＬ１は第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であってもよい。第１接続配線ＣＮＬ１は、基準電圧線ＲＦｊ、データ線ＤＬｊ、電源線ＰＬなどと同じ層に設けられ、同じ物質を含んでもよい。第１接続配線ＣＮＬ１は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１２コンタクトホールＣＨ１２を介して第１トランジスタＴ１の第１ソース領域ＳＥ１に接続されてもよい。
【０１２５】
本発明の一実施形態において、第１接続配線ＣＮＬ１は、第１２コンタクトホールＣＨ１２を介して第１トランジスタＴ１の第１ソース領域ＳＥ１に接続され、第１３コンタクトホールＣＨ１３を介して第１導電パターンＢＭＬ１に接続されてもよい。結局、第１トランジスタＴ１の第１ソース領域ＳＥ１は、第１接続配線ＣＮＬ１を介して第１導電パターンＢＭＬ１と接続されることができる。
【０１２６】
上述したように、第１導電パターンＢＭＬ１が第１トランジスタＴ１の第１ソース領域ＳＥ１に接続されると、第２駆動電源ＥＬＶＳＳのスイング幅のマージンを確保することができる。このような場合、第１トランジスタＴ１の第１ゲート電極ＧＥ１に印加されるゲート電圧の駆動範囲（ｄｒｉｖｉｎｇ  ｒａｎｇｅ）を広げることができる。
【０１２７】
第２トランジスタＴ２（スイッチングトランジスタ）は、第２ゲート電極ＧＥ２、第２アクティブパターンＡＣＴ２、第２ソース領域ＳＥ２、及び第２ドレイン領域ＤＥ２を含んでもよい。
【０１２８】
第２ゲート電極ＧＥ２は、第１走査線Ｓｉと一体で設けられて第１走査線Ｓｉに接続されてもよい。第２ゲート電極ＧＥ２は、第１走査線Ｓｉの一部として設けられるか、第１走査線Ｓｉから突出した形状で設けられてもよい。
【０１２９】
第２アクティブパターンＡＣＴ２、第２ソース領域ＳＥ２、及び第２ドレイン領域ＤＥ２は、ポリシリコン、アモルファスシリコン、酸化物半導体などからなる半導体パターンであってもよい。例えば、第２アクティブパターンＡＣＴ２、第２ソース領域ＳＥ２、及び第２ドレイン領域ＤＥ２は、不純物がドープされないか、不純物がドープされた酸化物半導体で形成されてもよい。第２アクティブパターンＡＣＴ２、第２ソース領域ＳＥ２、及び第２ドレイン領域ＤＥ２は、３０ｎｍ〜６０ｎｍ程度の厚さの酸化物半導体で形成されてもよい。
【０１３０】
第２アクティブパターンＡＣＴ２、第２ソース領域ＳＥ２、及び第２ドレイン領域ＤＥ２は、第２層間絶縁膜ＩＬＤ２上に設けられてもよい。
【０１３１】
第２アクティブパターンＡＣＴ２は、第２ゲート電極ＧＥ２と重畳された領域であって、第２トランジスタＴ２のチャネル領域であってもよい。
【０１３２】
第２ソース領域ＳＥ２は、第２アクティブパターンＡＣＴ２の一端に接続されてもよい。また、第２ソース領域ＳＥ２は、第４接続配線ＣＮＬ４を介して第１トランジスタＴ１の第１ゲート電極ＧＥ１に接続されてもよい。
【０１３３】
第２ドレイン領域ＤＥ２は、第２アクティブパターンＡＣＴ２の他端に接続されてもよい。また、第２ドレイン領域ＤＥ２は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第６コンタクトホールＣＨ６を介してデータ線ＤＬｊに接続されてもよい。これにより、第２トランジスタＴ２がオンされるとき、データ線ＤＬｊに供給されたデータ電圧（またはデータ信号）が第２ドレイン領域ＤＥ２に伝達されることができる。
【０１３４】
第２導電パターンＢＭＬ２は、第２トランジスタＴ２と基板ＳＵＢの間に配置されてもよい。第２導電パターンＢＭＬ２は、平面上で見たとき、第２トランジスタＴ２と重畳されてもよい。第２導電パターンＢＭＬ２は、第１導電パターンＢＭＬ１と同じ層に設けられ、同じ物質を含んでもよい。例えば、第２導電パターンＢＭＬ２は、第１層間絶縁膜ＩＬＤ１と第２層間絶縁膜ＩＬＤ２の間に配置されることができる。第２導電パターンＢＭＬ２は、第４コンタクトホールＣＨ４を介して第２接続配線ＣＮＬ２に接続されてもよい。
【０１３５】
第２接続配線ＣＮＬ２は、第３層間絶縁膜ＩＬＤ３上に設けられ及び／または形成される第４導電層であってもよい。第２接続配線ＣＮＬ２は、第２層間絶縁膜ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第４コンタクトホールＣＨ４を介して第２導電パターンＢＭＬ２に接続されてもよい。また、第２接続配線ＣＮＬ２は、第３層間絶縁膜ＩＬＤ３を貫通する第５コンタクトホールＣＨ５を介して第２トランジスタＴ２の第２ゲート電極ＧＥ２に接続されてもよい。
【０１３６】
本発明の一実施形態において、第２接続配線ＣＮＬ２は、第４コンタクトホールＣＨ４を介して第２導電パターンＢＭＬ２に接続され、第５コンタクトホールＣＨ５を介して第２ゲート電極ＧＥ２に接続されてもよい。結局、第２ゲート電極ＧＥ２は、第２接続配線ＣＮＬ２を介して第２導電パターンＢＭＬ２と接続されることができる。
【０１３７】
上述したように、第２導電パターンＢＭＬ２が第２トランジスタＴ２の第２ゲート電極ＧＥ２に接続されると、第２導電パターンＢＭＬ２には、第２ゲート電極ＧＥ２に供給される電圧と同じレベルの電圧が伝達されることができる。第２導電パターンＢＭＬ２が第２トランジスタＴ２の第２ゲート電極ＧＥ２に接続されると、駆動トランジスタである第１トランジスタＴ１のゲート電圧の充電に有利であることができる。
【０１３８】
第３トランジスタＴ３は、第３ゲート電極ＧＥ３、第３アクティブパターンＡＣＴ３、第３ソース領域ＳＥ３、及び第３ドレイン領域ＤＥ３を含んでもよい。
【０１３９】
第３ゲート電極ＧＥ３は、第２走査線Ｓｉ＋１と一体で設けられて第２走査線Ｓｉ＋１と接続されてもよい。第３ゲート電極ＧＥ３は、第２走査線Ｓｉ＋１の一部として設けられるか、第２走査線Ｓｉ＋１から突出した形状で設けられてもよい。
【０１４０】
第３アクティブパターンＡＣＴ３、第３ソース領域ＳＥ３、及び第３ドレイン領域ＤＥ３は、ポリシリコン、アモルファスシリコン、酸化物半導体などからなる半導体パターンであってもよい。例えば、第３アクティブパターンＡＣＴ３、第３ソース領域ＳＥ３、及び第３ドレイン領域ＤＥ３は、不純物がドープされないか、不純物がドープされた酸化物半導体で形成されてもよい。第３アクティブパターンＡＣＴ３、第３ソース領域ＳＥ３、及び第３ドレイン領域ＤＥ３は、３０ｎｍ〜６０ｎｍ程度の厚さの酸化物半導体で形成されてもよい。
【０１４１】
第３アクティブパターンＡＣＴ３、第３ソース領域ＳＥ３、及び第３ドレイン領域ＤＥ３は、第２層間絶縁膜ＩＬＤ２上に設けられてもよい。
【０１４２】
第３アクティブパターンＡＣＴ３は、第３ゲート電極ＧＥ３と重畳する領域であって、第３トランジスタＴ３のチャネル領域であってもよい。
【０１４３】
第３ソース領域ＳＥ３は、第３アクティブパターンＡＣＴ３の一端に接続されてもよい。また、第３ソース領域ＳＥ３は、第１トランジスタＴ１の第１ソース領域ＳＥ１に接続されてもよい。
【０１４４】
第３ドレイン領域ＤＥ３は、第３アクティブパターンＡＣＴ３の他端に接続されてもよい。また、第３ドレイン領域ＤＥ３は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第７コンタクトホールＣＨ７を介して基準電圧線ＲＦｊに接続されてもよい。
【０１４５】
上述した第３トランジスタＴ３と基板ＳＵＢの間には、第３導電パターンＢＭＬ３が配置されてもよい。第３導電パターンＢＭＬ３は、第１層間絶縁膜ＩＬＤ１上に設けられた第２導電層であってもよい。第３導電パターンＢＭＬ３は、第１及び第２導電パターンＢＭＬ１、ＢＭＬ２と同じ層に設けられてもよい。
【０１４６】
第３導電パターンＢＭＬ３は、第２層間絶縁膜ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第９コンタクトホールＣＨ９を介して第３接続配線ＣＮＬ３と接続されてもよい。
【０１４７】
第３接続配線ＣＮＬ３は、第３層間絶縁膜ＩＬＤ３上に設けられる第４導電層であってもよい。第３接続配線ＣＮＬ３は、第３層間絶縁膜ＩＬＤ３を貫通する第８コンタクトホールＣＨ８を介して第３トランジスタＴ３の第３ゲート電極ＧＥ３と接続されてもよい。
【０１４８】
本発明の一実施形態において、第３接続配線ＣＮＬ３は、第８コンタクトホールＣＨ８を介して第３トランジスタＴ３の第３ゲート電極ＧＥ３に接続され、第９コンタクトホールＣＨ９を介して第３導電パターンＢＭＬ３に接続されてもよい。結局、第３トランジスタＴ３の第３ゲート電極ＧＥ３は、第３接続配線ＣＮＬ３を介して第３導電パターンＢＭＬ３と接続されることができる。
【０１４９】
上述したように、第３導電パターンＢＭＬ３が第３トランジスタＴ３の第３ゲート電極ＧＥ３に接続されると、第３導電パターンＢＭＬ３には、第３ゲート電極ＧＥ３に供給される電圧と同じレベルの電圧が伝達されることができる。第３導電パターンＢＭＬ３が第３トランジスタＴ３の第３ゲート電極ＧＥ３に接続されると、オン電流（Ｉｏｎ）が大きくなって第３トランジスタＴ３の電気的特性が向上することができる。
【０１５０】
第４トランジスタＴ４は、第４ゲート電極ＧＥ４、第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４を含んでもよい。
【０１５１】
第４ゲート電極ＧＥ４は、発光制御線Ｅｉに接続されてもよい。第４ゲート電極ＧＥ４は、発光制御線Ｅｉと一体で設けられて発光制御線Ｅｉと接続されてもよい。第４ゲート電極ＧＥ４は、発光制御線Ｅｉの一部として設けられるか、発光制御線Ｅｉから突出した形状で設けられてもよい。
【０１５２】
第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４は、バッファ膜ＢＦＬ上に設けられてもよい。
【０１５３】
第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４は、不純物がドープされないか、上記不純物がドープされたポリシリコン半導体層で形成されてもよい。例えば、第４ソース領域ＳＥ４及び第４ドレイン領域ＤＥ４は、不純物がドープされたポリシリコン半導体層からなり、第４アクティブパターンＡＣＴ４は、不純物がドープされないポリシリコン半導体層からなってもよい。
【０１５４】
第４アクティブパターンＡＣＴ４は、第４ゲート電極ＧＥ４と重畳する領域であって、第４トランジスタＴ４のチャネル領域であってもよい。
【０１５５】
第４ソース領域ＳＥ４は、第４アクティブパターンＡＣＴ４の一端に接続されてもよい。また、第４ソース領域ＳＥ４は、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第３コンタクトホールＣＨ３を介して電源線ＰＬに接続されてもよい。
【０１５６】
第４ドレイン領域ＤＥ４は、第４アクティブパターンＡＣＴ４の他端に接続されてもよい。また、第４ドレイン領域ＤＥ４は、第１０コンタクトホールＣＨ１０、第５接続配線ＣＮＬ５、及び第１１コンタクトホールＣＨ１１を介して第１トランジスタＴ１の第１ドレイン領域ＤＥ１に接続されてもよい。
【０１５７】
ストレージキャパシタＣｓｔは、下部電極ＬＥと上部電極ＵＥを含んでもよい。
【０１５８】
下部電極ＬＥは、第１トランジスタＴ１と重畳する第１導電パターンＢＭＬ１と一体で設けられてもよい。下部電極ＬＥが第１導電パターンＢＭＬ１と一体で設けられる場合、下部電極ＬＥは、第１導電パターンＢＭＬ１の一領域とみなすことができる。
【０１５９】
上部電極ＵＥは、下部電極ＬＥ上に設けられて下部電極ＬＥと重畳されてもよい。上部電極ＵＥと下部電極ＬＥの重畳面積を広げることにより、ストレージキャパシタＣｓｔのキャパシタンスが増加することができる。上部電極ＵＥは、第１トランジスタＴ１の第１ゲート電極ＧＥ１と一体で設けられてもよい。上部電極ＵＥが第１ゲート電極ＧＥ１と一体で設けられる場合、上部電極ＵＥは、第１ゲート電極ＧＥ１の一領域とみなすことができる。これにより、上部電極ＵＥは、第１コンタクトホールＣＨ１、第４接続配線ＣＮＬ４、及び第２コンタクトホールＣＨ２を介して第２トランジスタＴ２の第２ソース領域ＳＥ２に電気的に接続されることができる。
【０１６０】
保護膜ＰＳＶは、第４導電層に該当する構成、例えば、基準電圧線ＲＦｊ、データ線ＤＬｊ、電源線ＰＬ、第１〜第５接続配線ＣＮＬ１〜ＣＮＬ５上に設けられてもよい。
【０１６１】
保護膜ＰＳＶは、有機絶縁膜、無機絶縁膜、または上記無機絶縁膜上に配置された上記有機絶縁膜を含む形で設けられてもよい。ここで、無機絶縁膜は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＯｘＮｙ）、アルミニウム酸化物（ＡｌＯｘ）のような金属酸化物のうち少なくとも１つを含んでもよい。有機絶縁膜は、光を透過させることができる有機絶縁物質を含んでもよい。有機絶縁膜は、例えば、アクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ  ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ  ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ  ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ  ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ  ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ  ｐｏｌｙｅｓｔｅｒｓ  ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ−ｐｈｅｎｙｌｅｎ  ｅｔｈｅｒｓ  ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ−ｐｈｅｎｙｌｅｎｅ  ｓｕｌｆｉｄｅｓ  ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ  ｒｅｓｉｎ）のうち少なくとも１つを含んでもよい。本発明の一実施形態において、保護膜ＰＳＶは、平坦化に有利な有機絶縁膜、例えば、ポリイミド系樹脂からなってもよく、１６００ｎｍ程度の厚さを有することができる。但し、本発明はこれに限定されない。
【０１６２】
次いで、表示素子層ＤＰＬについて説明する。
【０１６３】
表示素子層ＤＰＬは、発光素子ＯＬＥＤ及び画素定義膜ＰＤＬを含んでもよい。
【０１６４】
発光素子ＯＬＥＤは、第１電極ＡＥ、第２電極ＣＥ、及び２つの電極ＡＥ、ＣＥの間に配置された発光層ＥＭＬを含んでもよい。ここで、第１及び第２電極ＡＥ、ＣＥのうち１つはアノード（ａｎｏｄｅ）電極で、他の１つはカソード（ｃａｔｈｏｄｅ）電極であってもよい。発光素子ＯＬＥＤが前面発光型有機発光素子である場合、第１電極ＡＥが反射型電極で、第２電極ＣＥが透過型電極であってもよい。本発明の一実施形態では、発光素子ＯＬＥＤが前面発光型有機発光素子であり、第１電極ＡＥがアノード電極である場合を例に挙げて説明する。
【０１６５】
第１電極ＡＥは、保護膜ＰＳＶ上に設けられ及び／または形成されてもよい。第１電極ＡＥは、保護膜ＰＳＶを貫通する第１４コンタクトホールＣＨ１４を介して第１接続配線ＣＮＬ１と接続されてもよい。これにより、第１電極ＡＥは、第１接続配線ＣＮＬ１を介して第１トランジスタＴ１の第１ソース領域ＳＥ１及び第３トランジスタＴ３の第３ソース領域ＳＥ３に接続されることができる。第１電極ＡＥは、光を反射させることができる反射膜（不図示）及び上記反射膜の上部及び下部にそれぞれ配置される透明導電膜（不図示）を含んでもよい。例えば、第１電極ＡＥは、インジウムスズ酸化物（ＩＴＯ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）からなる下部透明導電膜と、下部透明導電膜上に設けられ、銀（Ａｇ）からなる反射膜と、反射膜上に設けられ、インジウムスズ酸化物（ＩＴＯ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）からなる上部透明導電膜とを含む多重膜からなってもよい。このような場合、下部透明導電膜は５ｎｍ程度の厚さで、反射膜は８５ｎｍ程度の厚さで、上部透明導電膜７ｎｍ程度の厚さであってもよい。上述した下部透明導電膜、反射膜、及び上部透明導電膜のうち少なくとも１つは、第１トランジスタＴ１の第１ソース領域ＳＥ１及び第３トランジスタＴ３の第３ソース領域ＳＥ３にそれぞれ接続されてもよい。
【０１６６】
上述した実施形態では、第１電極ＡＥがＩＴＯ／Ａｇ／ＩＴＯが順に積層された多重膜からなると説明したが、本発明はこれに限定されない。実施形態に応じて、第１電極ＡＥは、インジウムスズ酸化物（ＩＴＯ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）のような透明な金属酸化物からなる単一膜からなってもよい。
【０１６７】
第１電極ＡＥ上には、画素定義膜ＰＤＬが配置されてもよい。画素定義膜ＰＤＬは、第１電極ＡＥの一部、例えば、第１電極ＡＥの上面を露出する開口部を備えてもよい。画素定義膜ＰＤＬは有機材料を含む有機絶縁膜であってもよい。例えば、画素定義膜ＰＤＬは、ポリイミド系樹脂からなり、１５００ｎｍ〜１６００ｎｍ程度の厚さを有することができる。但し、本発明はこれに限定されない。
【０１６８】
画素定義膜ＰＤＬの開口部によって露出された第１電極ＡＥの上面上には、発光層ＥＭＬが設けられてもよい。発光層ＥＭＬ上には、第２電極ＣＥが設けられることができる。
【０１６９】
発光層ＥＭＬは、露出された第１電極ＡＥの上面上に配置されてもよい。発光層ＥＭＬは、少なくとも光生成層（ｌｉｇｈｔ  ｇｅｎｅｒａｔｉｏｎ  ｌａｙｅｒ）を含む多層薄膜構造を有することができる。発光層ＥＭＬは、正孔を注入する正孔注入層（ｈｏｌｅ  ｉｎｊｅｃｔｉｏｎ  ｌａｙｅｒ）と、正孔の輸送性に優れ、上記光生成層で結合していない電子の移動を抑制して正孔と電子の再結合の機会を増やすための正孔輸送層（ｈｏｌｅ  ｔｒａｎｓｐｏｒｔ  ｌａｙｅｒ）と、注入された電子と正孔の再結合によって光を発する光生成層（ｌｉｇｈｔ  ｇｅｎｅｒａｔｉｏｎ  ｌａｙｅｒ）と、上記光生成層で結合していない正孔の移動を抑制するための正孔抑制層（ｈｏｌｅ  ｂｌｏｃｋｉｎｇ  ｌａｙｅｒ）と、電子を上記光生成層に円滑に輸送するための電子輸送層（ｅｌｅｃｔｒｏｎ  ｔｒａｎｓｐｏｒｔ  ｌａｙｅｒ）と、電子を注入する電子注入層（ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ  ｌａｙｅｒ）と、を備えてもよい。
【０１７０】
光生成層で生成される光の色は、赤色（ｒｅｄ）、緑色（ｇｒｅｅｎ）、青色（ｂｌｕｅ）、及び白色（ｗｈｉｔｅ）のうち１つであってもよいが、本実施形態ではこれを限定しない。例えば、発光層ＥＭＬの光生成層で生成される光の色は、マゼンタ（ｍａｇｅｎｔａ）、シアン（ｃｙａｎ）、イエロー（ｙｅｌｌｏｗ）のうち１つであってもよい。正孔注入層、正孔輸送層、正孔抑制層、電子輸送層、及び電子注入層は、互いに隣接する発光領域で接続される共通膜であってもよい。
【０１７１】
第２電極ＥＬ２上には、上記第２電極ＥＬ２をカバーする薄膜封止フィルムＴＦＥが設けられてもよい。
【０１７２】
薄膜封止フィルムＴＦＥは、単一層からなってもよいが、多重層からなってもよい。薄膜封止フィルムＴＦＥは、発光素子ＯＬＥＤをカバーする複数の絶縁膜を含んでもよい。具体的には、薄膜封止フィルムＴＦＥは少なくとも１つの無機膜及び少なくとも１つの有機膜を含んでもよい。例えば、薄膜封止フィルムＴＦＥは、無機膜及び有機膜が交互に積層された構造であってもよい。実施例に応じて、薄膜封止フィルムＴＦＥは、発光素子ＯＬＥＤ上に配置されシーラントにより基板ＳＵＢと合着される封止基板であってもよい。
【０１７３】
一方、本発明の一実施形態による表示装置は、薄膜封止フィルムＴＦＥ上に設けられるタッチセンサ（不図示）をさらに含んでもよい。タッチセンサは、基板ＳＵＢの映像が出射される方向の面上に配置されて、使用者のタッチ入力を受信することができる。タッチセンサは、使用者の手や別の入力手段を通じて表示装置へのタッチイベントを認識することができる。
【０１７４】
上述した実施形態によると、それぞれの画素ＰＸＬは、画素回路ＰＸＣに含まれたトランジスタのうち、第１〜第３トランジスタＴ１〜Ｔ３を酸化物トランジスタで実現することで漏れ電流を最小化して各素子の特性を向上させ、高解像度の表示装置を容易に実現することができる。
【０１７５】
また、上述した実施形態によると、基板ＳＵＢと酸化物トランジスタで実現される第１〜第３トランジスタＴ１〜Ｔ３との間に第１〜第３導電パターンＢＭＬ１、ＢＭＬ２、ＢＭＬ３を配置して基板ＳＵＢの背面に流入される光によって第１〜第３トランジスタＴ１〜Ｔ３の素子特性が変わることを防止することができる。
【０１７６】
また、上述した実施形態によると、第１導電パターンＢＭＬ１と第１トランジスタＴ１の第１ソース領域ＳＥ１が接続されることによって、第１トランジスタＴ１が初期化区間（またはリセット区間）にドレインシンク（Ｄｒａｉｎ  Ｓｙｎｃ）動作をして初期化期間の短縮に有利であることができる。また、第２駆動電源ＥＬＶＳＳのスイングマージンを確保して、第１トランジスタＴ１の第１ゲート電極ＧＥ１に印加されるゲート電圧の駆動範囲（ｄｒｉｖｉｎｇ  ｒａｎｇｅ）を広げることができる。
【０１７７】
さらに、上述したように、第１導電パターンＢＭＬ１をストレージキャパシタＣｓｔの一電極、例えば、下部電極ＬＥとして使用することにより、画素領域ＰＸＡの狭い空間内においてストレージキャパシタＣｓｔを形成する空間を十分に確保することができる。これにより、高解像度の実現が容易な表示装置を提供することができる。
【０１７８】
図７は、本発明の他の実施形態による１つの画素を概略的に示した平面図である。
【０１７９】
図７では、便宜上、第１及び第３トランジスタＴ１、Ｔ３と接続される発光素子ＯＬＥＤの図示を省略した。
【０１８０】
図７に示された画素は、データ線ＤＬｊが基準電圧線ＲＦｊより電源線ＰＬに隣接して配置される点を除いては、図４に示された画素と実質的に類似する構成であってもよい。そこで、図７において、重複した説明を避けるために上述した実施形態と異なる点を中心に説明する。図７の実施形態において特に説明しない部分は上述した一実施形態と同様であり、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
【０１８１】
図１〜図３、及び図７を参照すると、それぞれの画素ＰＸＬは、基板ＳＵＢの表示領域ＤＡに含まれた画素領域ＰＸＡに設けられてもよい。
【０１８２】
画素領域ＰＸＡは、画素回路ＰＸＣに接続された走査線Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬを含んでもよい。
【０１８３】
基準電圧線ＲＦｊ、電源線ＰＬ、及びデータ線ＤＬｊは、第２方向ＤＲ２に沿って延長された形態で設けられてもよい。また、基準電圧線ＲＦｊ、電源線ＰＬ、及びデータ線ＤＬｊは、第１方向ＤＲ１に沿って配列され、互いに離隔されてもよい。本発明の一実施形態において、基準電圧線ＲＦｊ、電源線ＰＬ、及びデータ線ＤＬｊは、第３層間絶縁膜（図５のＩＬＤ３を参照）上に設けられ、互いに離隔されてもよい。
【０１８４】
データ線ＤＬｊの一側には、基準電圧線ＲＦｊが一定間隔を置いて離隔され、その他側には電源線ＰＬが一定間隔を置いて離隔されてもよい。データ線ＤＬｊと基準電圧線ＲＦｊの間の間隔と、データ線ＤＬｊと電源線ＰＬの間の間隔とは異なってもよい。例えば、データ線ＤＬｊと電源線ＰＬの間の間隔が、データ線ＤＬｊと基準電圧線ＲＦｊの間の間隔より狭くてもよい。この場合、データ線ＤＬｊは、基準電圧線ＲＦｊより電源線ＰＬにさらに隣接して配置されることができる。
【０１８５】
平面上で見たとき、基準電圧線ＲＦｊとデータ線ＤＬｊの間には、画素回路ＰＸＣに含まれた第１〜第３トランジスタＴ１〜Ｔ３及びストレージキャパシタＣｓｔが配置されてもよい。本発明の一実施形態において、基準電圧線ＲＦｊとデータ線ＤＬｊは、平面上で見たとき、画素回路ＰＸＣに含まれた一部の構成を挟んで離隔して配置されてもよい。
【０１８６】
上述したように、データ線ＤＬｊを基準電圧線ＲＦｊより電源線ＰＬに隣接して配置する場合、図４に示された画素に比べて、第１トランジスタＴ１の第１ゲート電極ＧＥ１とデータ線ＤＬｊの間の間隔をさらに確保することができる。これにより、第１トランジスタＴ１の第１ゲート電極ＧＥ１とデータ線ＤＬｊの間で形成されるバーティカルキャップカップリング（Ｖｅｒｔｉｃａｌ  Ｃａｐ  Ｃｏｕｐｌｉｎｇ）（例えば、寄生キャパシタ）を遮断してクロストークを防止することができる。
【０１８７】
図８は、本発明のさらに他の実施形態による１つの画素を概略的に示した平面図であり、図９は図８のＣ−Ｃ’線に沿った断面図であり、図１０は図８のＤ−Ｄ’線に沿った断面図である。
【０１８８】
図８では、便宜上、第１及び第３トランジスタＴ１、Ｔ３と接続される発光素子ＯＬＥＤの図示を省略した。
【０１８９】
図８〜図１０に示された画素は、データ線ＤＬｊと電源線ＰＬが基準電圧線ＲＦｊと異なる層に配置され、第１及び第３トランジスタＴ１、Ｔ３がブリッジパターンＢＲＰを介して発光素子ＯＬＥＤと電気的に接続される点を除いては、図４に示された画素と実質的に類似する構成であってもよい。
【０１９０】
そこで、図８〜図１０において、重複した説明を避けるために上述した実施形態と異なる点を中心に説明する。図８〜図１０の実施形態において特に説明しない部分は、上述した一実施形態と同様であり、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
【０１９１】
図１〜図３、図８〜図１０を参照すると、本発明の一実施形態による表示装置は、基板ＳＵＢ、配線部、及び画素ＰＸＬを含んでもよい。
【０１９２】
基板ＳＵＢ上には、バッファ膜ＢＦＬ、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、第３層間絶縁膜ＩＬＤ３、第１保護膜ＰＳＶ１、及び第２保護膜ＰＳＶ２が順に積層されてもよい。また、基板ＳＵＢ上には、上述した絶縁膜の間に設けられ及び／または形成される複数の導電層が設けられ及び／または形成されてもよい。
【０１９３】
本発明の一実施形態において、導電層は、例えば、第１ゲート絶縁膜ＧＩ１上に設けられた第１導電層と、第１層間絶縁膜ＩＬＤ１上に設けられた第２導電層と、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層と、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層と、第１保護膜ＰＳＶ１上に設けられた第５導電層と、を含んでもよい。
【０１９４】
それぞれの画素ＰＸＬは、基板ＳＵＢの表示領域ＤＡに含まれた画素領域ＰＸＡに設けられてもよい。
【０１９５】
画素領域ＰＸＡには、第１及び第２走査線Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、データ線ＤＬｊ、基準電圧線ＲＦｊ、及び電源線ＰＬが配置されてもよい。
【０１９６】
平面上で見たとき、第１及び第２走査線Ｓｉ、Ｓｉ＋１と発光制御線Ｅｉは、第１方向ＤＲ１に沿って延長され、第２方向ＤＲ２に沿って配列されてもよい。第１及び第２走査線Ｓｉ、Ｓｉ＋１と発光制御線Ｅｉは、互いに異なる層に設けられてもよい。例えば、第１及び第２走査線Ｓｉ、Ｓｉ＋１は、第２ゲート絶縁膜ＧＩ２上に設けられ、発光制御線Ｅｉは、第１ゲート絶縁膜ＧＩ１上に設けられてもよい。本発明の一実施形態において、第１及び第２走査線Ｓｉ、Ｓｉ＋１は第３導電層で、発光制御線Ｅｉは第１導電層であってもよい。
【０１９７】
本発明の一実施形態において、電源線ＰＬは、第１電源線ＰＬ１と第２電源線ＰＬ２を含んでもよい。第１及び第２電源線ＰＬ１、ＰＬ２は、第２方向ＤＲ２に沿って延長されてもよい。第１電源線ＰＬ１は、第３層間絶縁膜ＩＬＤ３上に設けられ及び／または形成され、第２電源線ＰＬ２は、第１保護膜ＰＳＶ１上に設けられ及び／または形成されてもよい。第１電源線ＰＬ１は、第４導電層で、第２電源線ＰＬ２は第５導電層であってもよい。ここで、第１保護膜ＰＳＶ１は、図４〜図６を参照して説明した保護膜ＰＳＶと同じ構成であってもよい。
【０１９８】
第１電源線ＰＬ１と第２電源線ＰＬ２は、第３層間絶縁膜ＩＬＤ３を貫通する第１５コンタクトホールＣＨ１５を介して接続されてもよい。
【０１９９】
平面上で見たとき、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬは、第２方向ＤＲ２に沿って延長され、第１方向ＤＲ１に沿って基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬの順に配列されてもよい。
【０２００】
基準電圧線ＲＦｊと第１電源線ＰＬ１は、互いに同じ層に設けられ及び／または形成され、データ線ＤＬｊと第２電源線ＰＬ２は互いに同じ層に設けられてもよい。例えば、基準電圧線ＲＦｊは、第３層間絶縁膜ＩＬＤ３上に設けられ、データ線ＤＬｊは、第１保護膜ＰＳＶ１上に設けられることができる。本発明の一実施形態において、基準電圧線ＲＦｊは第４導電層で、データ線ＤＬｊは第５導電層であってもよい。
【０２０１】
それぞれの画素ＰＸＬは、画素回路ＰＸＣを備えた画素回路層ＰＣＬ及び発光素子ＯＬＥＤを備えた表示素子層ＤＰＬを含んでもよい。
【０２０２】
本発明の一実施形態において、画素回路層ＰＣＬは、基板ＳＵＢ上に設けられたバッファ膜ＢＦＬと、バッファ膜ＢＦＬ上に設けられた画素回路ＰＸＣと、画素回路ＰＸＣ上に設けられた第１及び第２保護膜ＰＳＶ１、ＰＳＶ２と、を含んでもよい。
【０２０３】
画素回路ＰＸＣは、第１〜第４トランジスタＴ１〜Ｔ４とストレージキャパシタＣｓｔを含んでもよい。また、画素回路ＰＸＣは、第１トランジスタＴ１に接続された第１導電パターンＢＭＬ１と、第２トランジスタＴ２に接続された第２導電パターンＢＭＬ２と、第３トランジスタＴ３に接続された第３導電パターンＢＭＬ３と、を含んでもよい。
【０２０４】
第１〜第４トランジスタＴ１〜Ｔ４のうち、第１〜第３トランジスタＴ１〜Ｔ３は、酸化物トランジスタで実現され、第４トランジスタＴ４は、ポリシリコントランジスタで実現されてもよい。
【０２０５】
第１トランジスタＴ１は、第１ゲート電極ＧＥ１、第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１を含んでもよい。第１トランジスタＴ１の下部には、第１導電パターンＢＭＬ１が配置されてもよい。
【０２０６】
第１導電パターンＢＭＬ１は、第１トランジスタＴ１と重畳されてもよい。例えば、第１導電パターンＢＭＬ１は、第１トランジスタＴ１の第１ゲート電極ＧＥ１の下部に配置されて第１ゲート電極ＧＥ１と重畳されてもよい。
【０２０７】
第１ゲート電極ＧＥ１は、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層であってもよい。第１ゲート電極ＧＥ１は、少なくとも１つ以上の絶縁膜を挟んで第１導電パターンＢＭＬ１と重畳されてもよい。例えば、第１ゲート電極ＧＥ１は、第２層間絶縁膜ＩＬＤ２及び第２ゲート絶縁膜ＧＩ２を挟んで第１導電パターンＢＭＬ１と重畳されてもよい。これにより、第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１の間でキャップカップリング（Ｃａｐ  ｃｏｕｐｌｉｎｇ）によるキャパシタンスが形成されることができる。
【０２０８】
実施形態に応じて、第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１の間には、第２ゲート絶縁膜ＧＩ２の一部が除去されて形成された開口部ＯＰＮが設けられてもよい。開口部ＯＰＮは、第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１が重畳される領域に設けられた一部の絶縁膜、例えば、第２ゲート絶縁膜ＧＩ２の一部が除去されて形成されてもよい。第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１の間に配置された第２ゲート絶縁膜ＧＩ２の一部が除去されて形成された開口部ＯＰＮにより、第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１の間には、図９及び図１０に示したように第２層間絶縁膜ＩＬＤ２だけが設けられることができる。
【０２０９】
第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１の間に第２層間絶縁膜ＩＬＤ２だけが設けられると、第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１の間に第２層間絶縁膜ＩＬＤ２及び第２ゲート絶縁膜ＧＩ２が順に配置された場合に比べて、第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１の間の間隔を狭くすることができる。これにより、第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１の間で形成されたキャップカップリング（Ｃａｐ  ｃｏｕｐｌｉｎｇ）によるキャパシタンスがさらに増加することができる。
【０２１０】
また、第１ゲート電極ＧＥ１と第１導電パターンＢＭＬ１が重畳する領域上には、第１接続配線ＣＮＬ１が配置されてもよい。第１接続配線ＣＮＬ１は、第３層間絶縁膜ＩＬＤ３上に配置され、第３層間絶縁膜ＩＬＤ３を挟んで第１ゲート電極ＧＥ１と重畳されてもよい。これにより、第１ゲート電極ＧＥ１と第１接続配線ＣＮＬ１の間でキャップカップリング（Ｃａｐ  ｃｏｕｐｌｉｎｇ）によるキャパシタンスが形成されることができる。
【０２１１】
上述したように、第２層間絶縁膜ＩＬＤ２を挟んだ第１導電パターンＢＭＬ１と第１ゲート電極ＧＥ１の間でキャパシタンスが形成され、第３層間絶縁膜ＩＬＤ３を挟んだ第１ゲート電極ＧＥ１と第１接続配線ＣＮＬ１の間でキャパシタンスが形成されることができる。本発明の一実施形態において、第１導電パターンＢＭＬ１はストレージキャパシタＣｓｔを形成する第１ストレージ電極で、第１ゲート電極ＧＥ１はストレージキャパシタＣｓｔを形成する第２ストレージ電極で、第１接続配線ＣＮＬ１はストレージキャパシタＣｓｔを形成する第３ストレージ電極であってもよい。
【０２１２】
第１トランジスタＴ１の第１ソース領域ＳＥ１は、第１２コンタクトホールＣＨ１２、第１接続配線ＣＮＬ１、及び第１３コンタクトホールＣＨ１３を介して第１導電パターンＢＭＬ１に接続されてもよい。例えば、第１ソース領域ＳＥ１は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１２コンタクトホールＣＨ１２を介して第１接続配線ＣＮＬ１に接続され、上記第１接続配線ＣＮＬ１は、第２層間絶縁膜ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１３コンタクトホールＣＨ１３を介して第１導電パターンＢＭＬ１に接続されることができる。これにより、第１ソース領域ＳＥ１は、第１２コンタクトホールＣＨ１２、第１接続配線ＣＮＬ１、第１３コンタクトホールＣＨ１３を介して第１導電パターンＢＭＬ１に接続されることができる。
【０２１３】
第１トランジスタＴ１の第１ドレイン領域ＤＥ１は、第１１コンタクトホールＣＨ１１、第５接続配線ＣＮＬ５、及び第１０コンタクトホールＣＨ１０を介して第４トランジスタＴ４の第４ドレイン領域ＤＥ４と接続されてもよい。
【０２１４】
第１０〜第１３コンタクトホールＣＨ１０〜ＣＨ１３は、図４〜図６を参照して説明した第１０〜第１３コンタクトホールＣＨ１０〜ＣＨ１３と同じ構成であってもよい。
【０２１５】
第１接続配線ＣＮＬ１上には、第１保護膜ＰＳＶ１が設けられてもよい。第１保護膜ＰＳＶ１上には、ブリッジパターンＢＲＰが配置されてもよい。本発明の一実施形態において、ブリッジパターンＢＲＰは、第１保護膜ＰＳＶ１上に設けられた第５導電層であってもよく、データ線ＤＬｊ及び第２電源線ＰＬ２と同じ層に設けられて同じ物質を含んでもよい。ブリッジパターンＢＲＰは、データ線ＤＬｊ及び第２電源線ＰＬ２にそれぞれ離隔して配置されてもよい。ブリッジパターンＢＲＰは、第１保護膜ＰＳＶ１を貫通する第１４コンタクトホールＣＨ１４を介して第１接続配線ＣＮＬ１と接続されてもよい。
【０２１６】
ブリッジパターンＢＲＰ、データ線ＤＬｊ、及び第２電源線ＰＬ２上には、第２保護膜ＰＳＶ２が設けられてもよい。第２保護膜ＰＳＶ２は、第１保護膜ＰＳＶ１と同じ物質を含んでもよい。例えば、第２保護膜ＰＳＶ２は、平坦化に有利な有機材料を含む有機絶縁膜からなってもよい。有機絶縁膜としてはポリイミド系樹脂が選択されてもよく、この場合、第２保護膜ＰＳＶ２は、１６００ｎｍ程度の厚さを有することができるが、本発明はこれに限定されない。
【０２１７】
ブリッジパターンＢＲＰは、第２保護膜ＰＳＶ２を貫通する第１７コンタクトホールＣＨ１７を介して発光素子ＯＬＥＤの第１電極ＡＥと接続されてもよい。結局、第１電極ＡＥは、ブリッジパターンＢＲＰ及び第１接続配線ＣＮＬ１を介して第１トランジスタＴ１の第１ソース領域ＳＥ１及び第３トランジスタＴ３の第３ソース領域ＳＥ３に接続されることができる。
【０２１８】
上述した第１４コンタクトホールＣＨ１４と第１７コンタクトホールＣＨ１７は、その下部に配置された絶縁膜、例えば、第１保護膜ＰＳＶ１と第２保護膜ＰＳＶ２の材料的特性により無機材料からなる無機絶縁膜を貫通するコンタクトホールより相対的に大きいサイズを有することができる。第１４コンタクトホールＣＨ１４と第１７コンタクトホールＣＨ１７は、第１〜第１３コンタクトホールＣＨ１〜ＣＨ１３、第１５及び第１６コンタクトホールＣＨ１５、ＣＨ１６よりサイズ（または面積）が大きくてもよい。
【０２１９】
第２トランジスタＴ２は、第２ゲート電極ＧＥ２、第２アクティブパターンＡＣＴ２、第２ソース領域ＳＥ２、及び第２ドレイン領域ＤＥ２を含んでもよい。第２トランジスタＴ２の下部には第２導電パターンＢＭＬ２が配置されてもよい。
【０２２０】
第２ゲート電極ＧＥ２は、第１走査線Ｓｉと一体で設けられ、第２アクティブパターンＡＣＴ２は、第２ゲート電極ＧＥ２と重畳されてもよい。
【０２２１】
第２ソース領域ＳＥ２は、第２アクティブパターンＡＣＴ２の一端に接続されてもよい。また、第２ソース領域ＳＥ２は、第２コンタクトホールＣＨ２、第４接続配線ＣＮＬ４、及び第１コンタクトホールＣＨ１を介して第１トランジスタＴ１の第１ゲート電極ＧＥ１に接続されてもよい。第１及び第２コンタクトホールＣＨ１、ＣＨ２は、図４〜図６を参照して説明した第１及び第２コンタクトホールＣＨ１、ＣＨ２と同じ構成であってもよい。
【０２２２】
第２ドレイン領域ＤＥ２は、第２アクティブパターンＡＣＴ２の他端に接続されてもよい。また、第２ドレイン領域ＤＥ２は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第６コンタクトホールＣＨ６を介して第６接続配線ＣＮＬ６に接続されてもよい。第６コンタクトホールＣＨ６は、図４〜図６を参照して説明した第６コンタクトホールＣＨ６と同じ構成であってもよい。
【０２２３】
第６接続配線ＣＮＬ６は、第１保護膜ＰＳＶ１を貫通する第１６コンタクトホールＣＨ１６を介してデータ線ＤＬｊと接続されてもよい。これにより、第２ドレイン領域ＤＥ２は、第６コンタクトホールＣＨ６、第６接続配線ＣＮＬ６、及び第１６コンタクトホールＣＨ１６を介してデータ線ＤＬｊと接続されることができる。これにより、第２トランジスタＴ２がオンされるとき、データ線ＤＬｊに供給されたデータ電圧（またはデータ信号）が第２ドレイン領域ＤＥ２に伝達されることができる。
【０２２４】
第２導電パターンＢＭＬ２は、第４コンタクトホールＣＨ４、第２接続配線ＣＮＬ２、及び第５コンタクトホールＣＨ５を介して第２トランジスタＴ２の第２ゲート電極ＧＥ２に接続されてもよい。第４及び第５コンタクトホールＣＨ４、ＣＨ５は、図４〜図６を参照して説明した第４及び第５コンタクトホールＣＨ４、ＣＨ５と同じ構成であってもよい。
【０２２５】
第３トランジスタＴ３は、第３ゲート電極ＧＥ３、第３アクティブパターンＡＣＴ３、第３ソース領域ＳＥ３、及び第３ドレイン領域ＤＥ３を含んでもよい。第３トランジスタＴ３の下部には、第３導電パターンＢＭＬ３が配置されてもよい。
【０２２６】
第３ゲート電極ＧＥ３は、第２走査線Ｓｉ＋１と一体で設けられ、第３アクティブパターンＡＣＴ３は、第３ゲート電極ＧＥ３と重畳されてもよい。
【０２２７】
第３ソース領域ＳＥ３は、第３アクティブパターンＡＣＴ３の一端と第１トランジスタＴ１の第１ソース領域ＳＥ１に接続されてもよい。
【０２２８】
第３ドレイン領域ＤＥ３は、第３アクティブパターンＡＣＴ３の他端に接続されてもよい。また、第３ドレイン領域ＤＥ３は、第７コンタクトホールＣＨ７を介して基準電圧線ＲＦｊに接続されてもよい。第７コンタクトホールＣＨ７は、図４〜図６を参照して説明した第７コンタクトホールＣＨ７と同じ構成であってもよい。
【０２２９】
第３導電パターンＢＭＬ３は、第９コンタクトホールＣＨ９、第３接続配線ＣＮＬ３、及び第８コンタクトホールＣＨ８を介して第３トランジスタＴ３の第３ゲート電極ＧＥ３に接続されてもよい。第８及び第９コンタクトホールＣＨ８、ＣＨ９は、図４〜図６を参照して説明した第８及び第９コンタクトホールＣＨ８、ＣＨ９と同じ構成であってもよい。
【０２３０】
第４トランジスタＴ４は、第４ゲート電極ＧＥ４、第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４を含んでもよい。
【０２３１】
第４ゲート電極ＧＥ４は、発光制御線Ｅｉと一体で設けられ、第４アクティブパターンＡＣＴ４は、第４ゲート電極ＧＥ４と重畳されてもよい。
【０２３２】
第４ソース領域ＳＥ４は、第４アクティブパターンＡＣＴ４の一端に接続されてもよい。また、第４ソース領域ＳＥ４は、第３コンタクトホールＣＨ３を介して第１電源線ＰＬ１に接続されてもよい。第３コンタクトホールＣＨ３は、図４〜図６を参照して説明した第３コンタクトホールＣＨ３と同じ構成であってもよい。
【０２３３】
第４ドレイン領域ＤＥ４は、第４アクティブパターンＡＣＴ４の他端に接続されてもよい。また、第４ドレイン領域ＤＥ４は、第１０コンタクトホールＣＨ１０、第５接続配線ＣＮＬ５、及び第１１コンタクトホールＣＨ１１を介して第１トランジスタＴ１の第１ドレイン領域ＤＥ１に接続されてもよい。
【０２３４】
一方、本発明の一実施形態において、電源線ＰＬは、平面上で見たとき、画素回路ＰＸＣに含まれた一部の構成、例えば、第１トランジスタＴ１の一部と重畳されて第１トランジスタＴ１の一部をカバーすることができる。例えば、図８に示したように、電源線ＰＬの第２電源線ＰＬ２を拡張して第１トランジスタＴ１の一部をカバーすると、第２電源線ＰＬ２がデータ線ＤＬｊと第１トランジスタＴ１の第１ゲート電極ＧＥ１の間に形成されるバーティカルキャップカップリングを遮断することができる。これにより、データ線ＤＬｊと第１トランジスタＴ１の間でクロストークが防止され、上記クロストークに因る画質不良が減少することができる。
【０２３５】
上述したように、第１導電パターンＢＭＬ１と第１トランジスタＴ１の第１ゲート電極ＧＥ１の間に配置される絶縁膜の一部を除去して形成された開口部ＯＰＮによって第１導電パターンＢＭＬ１と第１ゲート電極ＧＥ１の間で形成されたキャップカップリングによってキャパシタンスがさらに増加することができる。これにより、それぞれの画素ＰＸＬにおいてストレージキャパシタＣｓｔのキャパシタンスがさらに増加することができる。
【０２３６】
また、上述したように、電源線ＰＬを拡張して第１トランジスタＴ１をカバーすることで、データ線ＤＬｊと第１トランジスタＴ１の第１ゲート電極ＧＥ１の間で形成されるバーティカルキャップカップリングを遮断することができる。
【０２３７】
さらに、上述したように、第１導電パターンＢＭＬ１をストレージキャパシタＣｓｔの第１電極として、第１ゲート電極ＧＥ１をストレージキャパシタＣｓｔの第２電極として、第１接続配線ＣＮＬ１をストレージキャパシタＣｓｔの第３電極として使用することにより、それぞれの画素ＰＸＬの画素領域ＰＸＡの狭い空間内においてストレージキャパシタＣｓｔを形成する空間を十分に確保することができる。これにより、高解像度の実現が容易な表示装置を提供することができる。
【０２３８】
図１１は、本発明のさらに他の実施形態による１つの画素を概略的に示した平面図であり、図１２は図１１のＥ−Ｅ’線に沿った断面図であり、図１３は図１１のＦ−Ｆ’線に沿った断面図である。
【０２３９】
図１１では、便宜上、第１及び第３トランジスタＴ１、Ｔ３と接続される発光素子ＯＬＥＤの図示を省略した。
【０２４０】
図１１〜図１３において、重複した説明を避けるために上述した実施形態と異なる点を中心に説明する。本発明において特に説明しない部分は上述した一実施形態と同様であり、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
【０２４１】
図１〜図３、図１１〜図１３を参照すると、本発明の一実施形態による表示装置は、基板ＳＵＢ、配線部、及び画素ＰＸＬを含んでもよい。
【０２４２】
基板ＳＵＢ上には、複数の絶縁膜及び複数の導電層が設けられ及び／または形成されてもよい。
【０２４３】
本発明の一実施形態において、絶縁膜は、例えば、基板ＳＵＢ上に順に積層されたバッファ膜ＢＦＬ、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、第３層間絶縁膜ＩＬＤ３、第１保護膜ＰＳＶ１、及び第２保護膜ＰＳＶ２を含んでもよい。上述したバッファ膜ＢＦＬ、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ、第３層間絶縁膜ＩＬＤ３、第１保護膜ＰＳＶ１、及び第２保護膜ＰＳＶ２は、図４及び図８を参照して説明したバッファ膜ＢＦＬ、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、第３層間絶縁膜ＩＬＤ３、第１保護膜ＰＳＶ１、及び第２保護膜ＰＳＶ２と同じ構成に該当するため、これに対しては簡単に説明する。
【０２４４】
導電層は、上述した絶縁膜の間に設けられ及び／または形成されてもよい。本発明の一実施形態において、導電層は、例えば、第１ゲート絶縁膜ＧＩ１上に設けられた第１導電層と、第１層間絶縁膜ＩＬＤ１上に設けられた第２導電層と、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層と、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層と、第１保護膜ＰＳＶ１上に設けられた第５導電層と、を含んでもよい。
【０２４５】
それぞれの画素ＰＸＬは、基板ＳＵＢの表示領域ＤＡに含まれた画素領域ＰＸＡに設けられてもよい。それぞれの画素ＰＸＬは、画素回路ＰＸＣを備えた画素回路層ＰＣＬ及び発光素子ＯＬＥＤを備えた表示素子層ＤＰＬを含んでもよい。
【０２４６】
それぞれの画素ＰＸＬが設けられた画素領域ＰＸＡには、第１及び第２走査線Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬが配置されてもよい。第１及び第２走査線Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬは、図４及び図８を参照して説明した第１及び第２走査線Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬと同じ構成に該当するため、これに対しては簡単に説明する。
【０２４７】
第１及び第２走査線Ｓｉ、Ｓｉ＋１は、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層であり、発光制御線Ｅｉは、第１ゲート絶縁膜ＧＩ１上に設けられた第１導電層であってもよい。基準電圧線ＲＦｊは、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であり、データ線ＤＬｊ及び電源線ＰＬは、第１保護膜ＰＳＶ１上に設けられた第５導電層であってもよい。
【０２４８】
画素回路層ＰＣＬは、バッファ膜ＢＦＬと、バッファ膜ＢＦＬ上に設けられた画素回路ＰＸＣと、画素回路ＰＸＣ上に設けられた第１及び第２保護膜ＰＳＶ１、ＰＳＶ２と、を含んでもよい。また、画素回路層ＰＣＬは、画素回路ＰＸＣに含まれた構成と接続される第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３を含んでもよい。
【０２４９】
画素回路ＰＸＣは、第１〜第４トランジスタＴ１〜Ｔ４及びストレージキャパシタＣｓｔを含んでもよい。第１〜第４トランジスタＴ１〜Ｔ４のうち第１〜第３トランジスタＴ１〜Ｔ３は、酸化物トランジスタで実現され、第４トランジスタＴ４は、ポリシリコントランジスタで実現されてもよい。また、第１〜第４トランジスタＴ１〜Ｔ４のうち、第１トランジスタＴ１は、駆動トランジスタであってもよい。
【０２５０】
第１トランジスタＴ１は、第１ゲート電極ＧＥ１、第１アクティブパターンＡＣＴ１、第１ソース領域ＳＥ１、及び第１ドレイン領域ＤＥ１を含んでもよい。
【０２５１】
第１ゲート電極ＧＥ１は、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層であり、第１及び第２走査線Ｓｉ、Ｓｉ＋１と同じ層に設けられて同じ物質を含んでもよい。第１ゲート電極ＧＥ１は、第３層間絶縁膜ＩＬＤ３を貫通する第２コンタクトホールＣＨ２を介して第４接続配線ＣＮＬ４に接続されてもよい。
【０２５２】
本発明の一実施形態において、第４接続配線ＣＮＬ４は、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であってもよい。第４接続配線ＣＮＬ４は、基準電圧線ＲＦｊと同じ層に設けられ、同じ物質を含んでもよい。第４接続配線ＣＮＬ４は、第２コンタクトホールＣＨ２を介して第１ゲート電極ＧＥ１と接続されてもよい。また、第４接続配線ＣＮＬ４は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第３コンタクトホールＣＨ３を介して第２トランジスタＴ２の第２ソース領域ＳＥ２に接続されてもよい。これにより、第１ゲート電極ＧＥ１は、第２コンタクトホールＣＨ２、第４接続配線ＣＮＬ４、及び第３コンタクトホールＣＨ３を介して第２ソース領域ＳＥ２に接続されることができる。
【０２５３】
第１アクティブパターンＡＣＴ１は、第１ゲート電極ＧＥ１と重畳する領域であって、第１トランジスタＴ１のチャネル領域であってもよい。第１アクティブパターンＡＣＴ１は、第２層間絶縁膜ＩＬＤ２上に設けられてもよい。
【０２５４】
第１ソース領域ＳＥ１は、第１アクティブパターンＡＣＴ１の一端及び第３ソース領域ＳＥ３にそれぞれ接続されてもよい。
【０２５５】
第１ドレイン領域ＤＥ１は、第１アクティブパターンＡＣＴ１の他端に接続され、第５接続配線ＣＮＬ５を介して第４トランジスタＴ４の第４ドレイン領域ＤＥ４に接続されてもよい。
【０２５６】
第５接続配線ＣＮＬ５は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１０コンタクトホールＣＨ１０を介して第１ドレイン領域ＤＥ１と接続されてもよい。また、第５接続配線ＣＮＬ５は、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１１コンタクトホールＣＨ１１を介して第４ドレイン領域ＤＥ４に接続されてもよい。
【０２５７】
本発明の一実施形態において、第１トランジスタＴ１の下部には第１導電パターンＢＭＬ１が配置されてもよい。これにより、第１導電パターンＢＭＬ１は、第１トランジスタＴ１と重畳されてもよい。例えば、第１導電パターンＢＭＬ１は、第１トランジスタＴ１の第１ゲート電極ＧＥ１と重畳されてもよい。
【０２５８】
第１導電パターンＢＭＬ１は、第１層間絶縁膜ＩＬＤ１上に設けられた第２導電層であってもよい。第１導電パターンＢＭＬ１は、第２層間絶縁膜ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１５コンタクトホールＣＨ１５を介して第１接続配線ＣＮＬ１に接続されてもよい。第１導電パターンＢＭＬ１は、第１コンタクトホールＣＨ１が形成される領域に対応する開口部ＯＰＮを含んでもよい。
【０２５９】
第１接続配線ＣＮＬ１は、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であってもよい。第１接続配線ＣＮＬ１は、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１４コンタクトホールＣＨ１４を介して第１トランジスタＴ１の第１ソース領域ＳＥ１及び第３トランジスタＴ３の第３ソース領域ＳＥ３に接続されてもよい。
【０２６０】
これにより、第１導電パターンＢＭＬ１は、第１５コンタクトホールＣＨ１５、第１接続配線ＣＮＬ１、及び第１４コンタクトホールＣＨ１４を介して第１トランジスタＴ１の第１ソース領域ＳＥ１及び第３トランジスタＴ３の第３ソース領域ＳＥ３に接続されてもよい。
【０２６１】
第１接続配線ＣＮＬ１の一領域は、第１保護膜ＰＳＶ１を貫通する第１６コンタクトホールＣＨ１６を介して外部に露出されてもよい。外部に露出された第１接続配線ＣＮＬ１の一領域は、第１６コンタクトホールＣＨ１６を介して第１保護膜ＰＳＶ１上に設けられたブリッジパターンＢＲＰと接続されてもよい。
【０２６２】
ブリッジパターンＢＲＰは、第１保護膜ＰＳＶ１上に設けられた第５導電層であって、データ線ＤＬｊ及び電源線ＰＬと同じ層に設けられて同じ物質を含んでもよい。ブリッジパターンＢＲＰの一領域は、第２保護膜ＰＳＶ２を貫通する第１８コンタクトホールＣＨ１８を介して外部に露出されてもよい。外部に露出されたブリッジパターンＢＲＰは、第１８コンタクトホールＣＨ１８を介して発光素子ＯＬＥＤの第１電極ＡＥと接続されてもよい。結局、発光素子ＯＬＥＤの第１電極ＡＥは、第１８コンタクトホールＣＨ１８、ブリッジパターンＢＲＰ、第１６コンタクトホールＣＨ１６、及び第１接続配線ＣＮＬ１を介して第１トランジスタＴ１の第１ソース領域ＳＥ１と第３トランジスタＴ３の第３ソース領域ＳＥ３に接続されることができる。
【０２６３】
一方、本発明の一実施形態において、基板ＳＵＢと第１導電パターンＢＭＬ１の間に下部電極ＬＥが配置されてもよい。下部電極ＬＥは、第１ゲート絶縁膜ＧＩ１上に設けられた第１導電層であって、発光制御線Ｅｉと同じ層に設けられて同じ物質を含んでもよい。下部電極ＬＥは、第１導電パターンＢＭＬ１と重畳されてもよい。第１導電パターンＢＭＬ１は、第１層間絶縁膜ＩＬＤ１を挟んで下部電極ＬＥと重畳されてもよい。
【０２６４】
本発明の一実施形態において、下部電極ＬＥは、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１コンタクトホールＣＨ１を介して第４接続配線ＣＮＬ４と接続されてもよい。第４接続配線ＣＮＬ４は、第２トランジスタＴ２の第２ソース領域ＳＥ２と接続され、第２ソース領域ＳＥ２は、第１ゲート電極ＧＥ１と接続されるため、最終的に第１ゲート電極ＧＥ１に印加されたゲート電圧（またはゲート信号）が第４接続配線ＣＮＬ４及び下部電極ＬＥに伝達されることができる。
【０２６５】
第１ゲート電極ＧＥ１上には、第４接続配線ＣＮＬ４が設けられてもよい。平面上で見たとき、下部電極ＬＥ、第１導電パターンＢＭＬ１、第１ゲート電極ＧＥ１、及び第４接続配線ＣＮＬ４は、互いに重畳されてもよい。
【０２６６】
第１導電パターンＢＭＬ１は、第１層間絶縁膜ＩＬＤ１を挟んで下部電極ＬＥと重畳し、第１ゲート電極ＧＥ１は、第２層間絶縁膜ＩＬＤ２と第２ゲート絶縁層（ＧＩ２）を挟んで第１導電パターンＢＭＬ１と重畳し、第４接続配線ＣＮＬ４は、第３層間絶縁膜ＩＬＤ３を挟んで第１ゲート電極ＧＥ１と重畳することができる。これにより、下部電極ＬＥと第１導電パターンＢＭＬ１の間でキャップカップリングによるキャパシタンスが形成され、第１導電パターンＢＭＬ１と第１ゲート電極ＧＥ１の間でキャップカップリングによるキャパシタンスが形成され、第１ゲート電極ＧＥ１と第４接続配線ＣＮＬ４の間でキャップカップリングによるキャパシタンスが形成されることができる。このようなキャパシタンスが集まってそれぞれの画素ＰＸＬのストレージキャパシタＣｓｔのキャパシタンスを形成することができる。
【０２６７】
本発明の一実施形態において、下部電極ＬＥは、ストレージキャパシタＣｓｔの第１電極であり、第１導電パターンＢＭＬ１は、ストレージキャパシタＣｓｔの第２電極であり、第１ゲート電極ＧＥ１は、ストレージキャパシタＣｓｔの第３電極であり、第４接続配線ＣＮＬ４は、ストレージキャパシタＣｓｔの第４電極であってもよい。
【０２６８】
第２トランジスタＴ２は、第２ゲート電極ＧＥ２、第２アクティブパターンＡＣＴ２、第２ソース領域ＳＥ２、及び第２ドレイン領域ＤＥ２を含んでもよい。本発明の一実施形態において、第２アクティブパターンＡＣＴ２、第２ソース領域ＳＥ２、及び第２ドレイン領域ＤＥ２は、第２層間絶縁膜ＩＬＤ２上に設けられてもよい。
【０２６９】
第２ゲート電極ＧＥ２は、第１走査線Ｓｉと一体で設けられてもよい。第２ゲート電極ＧＥ２は、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層であってもよい。
【０２７０】
第２アクティブパターンＡＣＴ２は、第２ゲート電極ＧＥ２と重畳する領域であって、第２トランジスタＴ２のチャネル領域であってもよい。
【０２７１】
第２ソース領域ＳＥ２は、第２アクティブパターンＡＣＴ２の一端に接続され、第４接続配線ＣＮＬ４を介して第１トランジスタＴ１の第１ゲート電極ＧＥに接続されてもよい。
【０２７２】
第２ドレイン領域ＤＥ２は、第２アクティブパターンＡＣＴ２の他端に接続され、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第５コンタクトホールＣＨ５を介して第７接続配線ＣＮＬ７に接続されてもよい。
【０２７３】
第７接続配線ＣＮＬ７は、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であって、基準電圧線ＲＦｊと同じ層に設けられて同じ物質を含んでもよい。第７接続配線ＣＮＬ７は、第１保護膜ＰＳＶ１を貫通する第６コンタクトホールＣＨ６を介してデータ線ＤＬｊと接続されてもよい。これにより、第２ドレイン領域ＤＥ２は、第５コンタクトホールＣＨ５、第７接続配線ＣＮＬ７、及び第６コンタクトホールＣＨ６を介してデータ線ＤＬｊと接続されることができる。これにより、データ線ＤＬｊに印加されたデータ電圧（またはデータ信号）が第２ドレイン領域ＤＥ２に伝達されることができる。
【０２７４】
本発明の一実施形態において、第２トランジスタＴ２の下部には、第２導電パターンＢＭＬ２が配置されてもよい。これにより、第２導電パターンＢＭＬ２は、第２トランジスタＴ２と重畳されてもよい。
【０２７５】
第２導電パターンＢＭＬ２は、第１層間絶縁膜ＩＬＤ１上に設けられた第２導電層であってもよい。第２導電パターンＢＭＬ２は、第２層間絶縁膜ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第７コンタクトホールＣＨ７を介して第２接続配線ＣＮＬ２と接続されてもよい。
【０２７６】
第２接続配線ＣＮＬ２は、第７コンタクトホールＣＨ７を介して第２導電パターンＢＭＬ２と接続されてもよい。また、第２接続配線ＣＮＬ２は、第３層間絶縁膜ＩＬＤ３を貫通する第８コンタクトホールＣＨ８を介して第２ゲート電極ＧＥ２に接続されてもよい。これにより、第２ゲート電極ＧＥ２は、第８コンタクトホールＣＨ８、第２接続配線ＣＮＬ２、及び第７コンタクトホールＣＨ７を介して第２導電パターンＢＭＬ２と接続されることができる。
【０２７７】
第３トランジスタＴ３は、第３ゲート電極ＧＥ３、第３アクティブパターンＡＣＴ３、第３ソース領域ＳＥ３、及び第３ドレイン領域ＤＥ３を含んでもよい。本発明の一実施形態において、第３アクティブパターンＡＣＴ３、第３ソース領域ＳＥ３、及び第３ドレイン領域ＤＥ３は、第２層間絶縁膜ＩＬＤ２上に設けられてもよい。
【０２７８】
第３ゲート電極ＧＥ３は、第２走査線Ｓｉ＋１と一体で設けられてもよい。第３ゲート電極ＧＥ３は、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層であってもよい。
【０２７９】
第３アクティブパターンＡＣＴ３は、第３ゲート電極ＧＥ３と重畳する領域であって、第３トランジスタＴ３のチャネル領域であってもよい。
【０２８０】
第３ソース領域ＳＥ３は、第３アクティブパターンＡＣＴ３の一端に接続され、第１トランジスタＴ１の第１ソース領域ＳＥ１に接続されてもよい。
【０２８１】
第３ドレイン領域ＤＥ３は、第３アクティブパターンＡＣＴ３の他端に接続され、第２ゲート絶縁膜ＧＩ２及び第３層間絶縁膜ＩＬＤ３を順に貫通する第９コンタクトホールＣＨ９を介して基準電圧線ＲＦｊに接続されてもよい。
【０２８２】
本発明の一実施形態において、第３トランジスタＴ３の下部には、第３導電パターンＢＭＬ３が配置されてもよい。これにより、第３導電パターンＢＭＬ３は、第３トランジスタＴ３と重畳されてもよい。
【０２８３】
第３導電パターンＢＭＬ３は、第１層間絶縁膜ＩＬＤ１上に設けられた第２導電層であってもよい。第３導電パターンＢＭＬ３は、第２層間絶縁膜ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１２コンタクトホールＣＨ１２を介して第３接続配線ＣＮＬ３に接続されてもよい。
【０２８４】
第３接続配線ＣＮＬ３は、第３層間絶縁膜ＩＬＤ３を貫通する第１３コンタクトホールＣＨ１３を介して第３ゲート電極ＧＥ３と接続されてもよい。これにより、第３ゲート電極ＧＥ３は、第１３コンタクトホールＣＨ１３、第３接続配線ＣＮＬ３、及び第１２コンタクトホールＣＨ１２を介して第３導電パターンＢＭＬ３と接続されることができる。
【０２８５】
第４トランジスタＴ４は、第４ゲート電極ＧＥ４、第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４を含んでもよい。本発明の一実施形態において、第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４は、バッファ膜ＢＦＬ上に設けられてもよい。
【０２８６】
第４ゲート電極ＧＥ４は、発光制御線Ｅｉと一体で設けられてもよい。第４ゲート電極ＧＥ４は、第１ゲート絶縁膜ＧＩ１上に設けられた第１導電層であってもよい。
【０２８７】
第４アクティブパターンＡＣＴ４は、第４ゲート電極ＧＥ４と重畳する領域であって、第４トランジスタＴ４のチャネル領域であってもよい。
【０２８８】
第４ソース領域ＳＥ４は、第４アクティブパターンＡＣＴ４の一端に接続され、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第４コンタクトホールＣＨ４を介して第６接続配線ＣＮＬ６に接続されてもよい。
【０２８９】
第６接続配線ＣＮＬ６は、第４コンタクトホールＣＨ４を介して第４ソース領域ＳＥ４に接続され、第１保護膜ＰＳＶ１を貫通する第１７コンタクトホールＣＨ１７を介して電源線ＰＬに接続されてもよい。これにより、第４ソース領域ＳＥ４は、第４コンタクトホールＣＨ４、第６接続配線ＣＮＬ６、及び第１７コンタクトホールＣＨ１７を介して電源線ＰＬに接続されることができる。これにより、電源線ＰＬに印加された第１駆動電源ＥＬＶＤＤが第４ソース領域ＳＥ４に伝達されることができる。
【０２９０】
第４ドレイン領域ＤＥ４は、第４アクティブパターンＡＣＴ４の他端に接続され、第１１コンタクトホールＣＨ１１、第５接続配線ＣＮＬ５、及び第１０コンタクトホールＣＨ１０を介して第１トランジスタＴ１の第１ドレイン領域ＤＥ１に接続されてもよい。
【０２９１】
上述した実施形態において、それぞれの画素ＰＸＬのバッファ膜ＢＦＬ上には第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４が配置されてもよい。本発明の一実施形態において、第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４はポリシリコンからなる半導体パターンであり、５０ｎｍｋ程度の厚さを有することができるが、本発明はこれに限定されない。第４アクティブパターンＡＣＴ４、第４ソース領域ＳＥ４、及び第４ドレイン領域ＤＥ４上には、第１ゲート絶縁膜ＧＩ１が設けられてもよい。
【０２９２】
上述した実施形態において、それぞれの画素ＰＸＬの第１ゲート絶縁膜ＧＩ１上には、発光制御線Ｅｉ及び下部電極ＬＥが配置されてもよい。発光制御線Ｅｉと下部電極ＬＥは、第１導電層であってもよい。発光制御線Ｅｉ及び下部電極ＬＥは、導電性物質、例えば、金属からなってもよい。発光制御線Ｅｉ及び下部電極ＬＥは、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウムネオジウム（ＡｌＮｄ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銀（Ａｇ）、及びこれらの合金からなる群より選択された単独またはこれらの混合物で単一膜を形成するか、配線抵抗を減らすために低抵抗物質であるモリブデン（Ｍｏ）、アルミニウム（Ａｌ）または銀（Ａｇ）の２重膜または多重膜構造で形成することができる。本発明の一実施形態において、発光制御線Ｅｉ及び下部電極ＬＥはモリブデン（Ｍｏ）を含む単一膜からなってもよい。但し、発光制御線Ｅｉ及び下部電極ＬＥの材料は、上述した実施形態に限定されない。発光制御線Ｅｉ及び下部電極ＬＥ上には、第１層間絶縁膜ＩＬＤ１が設けられてもよい。
【０２９３】
それぞれの画素ＰＸＬの第１層間絶縁膜ＩＬＤ１上には、互いに離隔した第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３が配置されてもよい。第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３は、第２導電層であってもよい。第１導電パターンＢＭＬ１は、その下部に配置された第１層間絶縁膜ＩＬＤ１の一部を露出する開口部ＯＰＮを含んでもよい。第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３は、発光制御線Ｅｉ及び下部電極ＬＥと同じ物質を含むか、発光制御線Ｅｉ及び下部電極ＬＥの構成物質として例示された物質から選択された１つ以上の物質を含んでもよい。本発明の一実施形態において、第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３は、モリブデン（Ｍｏ）からなった単一膜からなってもよい。但し、第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３の材料は、上述した実施形態に限定されない。第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３上には、第２層間絶縁膜ＩＬＤ２が設けられてもよい。
【０２９４】
それぞれの画素ＰＸＬの第２層間絶縁膜ＩＬＤ２上には、第１〜第３アクティブパターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３、第１〜第３ソース領域ＳＥ１、ＳＥ２、ＳＥ３、第１〜第３ドレイン領域ＤＥ１、ＤＥ２、ＤＥ３が配置されてもよい。第１〜第３アクティブパターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３、第１〜第３ソース領域ＳＥ１、ＳＥ２、ＳＥ３、第１〜第３ドレイン領域ＤＥ１、ＤＥ２、ＤＥ３は、酸化物半導体からなってもよい。例えば、第１〜第３アクティブパターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３、第１〜第３ソース領域ＳＥ１、ＳＥ２、ＳＥ３、第１〜第３ドレイン領域ＤＥ１、ＤＥ２、ＤＥ３は、インジウム−ガリウム−亜鉛酸化物（ＩｎＧａＺｎＯ４）からなってもよい。但し、第１〜第３アクティブパターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３、第１〜第３ソース領域ＳＥ１、ＳＥ２、ＳＥ３、第１〜第３ドレイン領域ＤＥ１、ＤＥ２、ＤＥ３の材料は、上述した実施形態に限定されない。第１〜第３アクティブパターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３、第１〜第３ソース領域ＳＥ１、ＳＥ２、ＳＥ３、第１〜第３ドレイン領域ＤＥ１、ＤＥ２、ＤＥ３上には、第２ゲート絶縁膜ＧＩ２が設けられてもよい。
【０２９５】
それぞれの画素ＰＸＬの第２ゲート絶縁膜ＧＩ２上には、第１及び第２走査線Ｓｉ、Ｓｉ＋１、第１〜第３ゲート電極ＧＥ１、ＧＥ２、ＧＥ３が配置されてもよい。第１及び第２走査線Ｓｉ、Ｓｉ＋１と第１〜第３ゲート電極ＧＥ１、ＧＥ２、ＧＥ３は、第３導電層であってもよい。第２ゲート電極ＧＥ２は、第１走査線Ｓｉと一体で設けられ、第３ゲート電極ＧＥ３は、第２走査線Ｓｉ＋１と一体で設けられてもよい。第１及び第２走査線Ｓｉ、Ｓｉ＋１と第１〜第３ゲート電極ＧＥ１、ＧＥ２、ＧＥ３は、発光制御線Ｅｉ及び下部電極ＬＥと同じ物質を含むか、発光制御線Ｅｉ及び下部電極ＬＥの構成物質として例示された物質から選択された１つ以上の物質を含んでもよい。本発明の一実施形態において、第１及び第２走査線Ｓｉ、Ｓｉ＋１と第１〜第３ゲート電極ＧＥ１、ＧＥ２、ＧＥ３は、チタン（Ｔｉ）からなる第１層とモリブデン（Ｍｏ）からなる第２層を含む多重膜からなってもよい。但し、第１及び第２走査線Ｓｉ、Ｓｉ＋１と第１〜第３ゲート電極ＧＥ１、ＧＥ２、ＧＥ３の材料は、上述した実施形態に限定されない。第１及び第２走査線Ｓｉ、Ｓｉ＋１と第１〜第３ゲート電極ＧＥ１、ＧＥ２、ＧＥ３上には、第３層間絶縁膜ＩＬＤ３が設けられてもよい。
【０２９６】
それぞれの画素ＰＸＬの第３層間絶縁膜ＩＬＤ３上には、基準電圧線ＲＦｊと第１〜第７接続配線ＣＮＬ１〜ＣＮＬ７が配置されてもよい。基準電圧線ＲＦｊと第１〜第７接続配線ＣＮＬ１〜ＣＮＬ７は、第４導電層であってもよい。基準電圧線ＲＦｊと第１〜第７接続配線ＣＮＬ１〜ＣＮＬ７は、発光制御線Ｅｉ及び下部電極ＬＥと同じ物質を含むか、発光制御線Ｅｉ及び下部電極ＬＥの構成物質として例示された物質から選択された１つ以上の物質を含んでもよい。本発明の一実施形態において、基準電圧線ＲＦｊと第１〜第７接続配線ＣＮＬ１〜ＣＮＬ７は、チタン（Ｔｉ）からなる第１層、アルミニウム（Ａｌ）からなる第２層、チタン（Ｔｉ）からなる第３層が順に積層された多重膜で設けられてもよい。但し、基準電圧線ＲＦｊと第１〜第７接続配線ＣＮＬ１〜ＣＮＬ７の材料は、上述した実施形態に限定されない。基準電圧線ＲＦｊと第１〜第７接続配線ＣＮＬ１〜ＣＮＬ７上には、第１保護膜ＰＳＶ１が設けられてもよい。
【０２９７】
それぞれの画素ＰＸＬの第１保護膜ＰＳＶ１上には、データ線ＤＬｊ、電源線ＰＬ、及びブリッジパターンＢＲＰが配置されてもよい。データ線ＤＬｊ、電源線ＰＬ、及びブリッジパターンＢＲＰは、第５導電層であってもよい。データ線ＤＬｊ、電源線ＰＬ、及びブリッジパターンＢＲＰは、発光制御線Ｅｉ及び下部電極ＬＥと同じ物質を含むか、発光制御線Ｅｉ及び下部電極ＬＥの構成物質として例示された物質から選択された１つ以上の物質を含んでもよい。本発明の一実施形態において、データ線ＤＬｊ、電源線ＰＬ、及びブリッジパターンＢＲＰは、チタン（Ｔｉ）からなる第１層、アルミニウム（Ａｌ）からなる第２層、チタン（Ｔｉ）からなる第３層が順に積層された多重膜で設けられてもよい。但し、データ線ＤＬｊ、電源線ＰＬ、及びブリッジパターンＢＲＰの材料は、上述した実施形態に限定されない。データ線ＤＬｊ、電源線ＰＬ、及びブリッジパターンＢＲＰ上には、第２保護膜ＰＳＶが設けられてもよい。
【０２９８】
本発明の一実施形態において、電源線ＰＬは、平面上で見たとき、第１トランジスタＴ１と部分的に重畳されて第１トランジスタＴ１の一部をカバーすることができる。電源線ＰＬを拡張して第１トランジスタＴ１の一部をカバーすると、電源線ＰＬがデータ線ＤＬｊと第１トランジスタＴ１の第１ゲート電極ＧＥ１の間に形成されるバーティカルキャップカップリングを遮断することができる。これにより、データ線ＤＬｊと第１トランジスタＴ１の間でクロストークが防止され、上記クロストークに因る画質不良を減らすことができる。
【０２９９】
上述したように、少なくとも１つの絶縁膜を挟んで重畳する下部電極ＬＥ、第１導電パターンＢＭＬ１、第１ゲート電極ＧＥ１、及び第４接続配線ＣＮＬ４により、それぞれの画素ＰＸＬにおいて、ストレージキャパシタＣｓｔのキャパシタンスをさらに確保することができる。これにより、それぞれの画素ＰＸＬをより安定的に駆動することができる。
【０３００】
また、上述したように、第１導電パターンＢＭＬ１、第１トランジスタＴ１、及び第４接続配線ＣＮＬ４のそれぞれをストレージキャパシタＣｓｔの一電極として使用することで、画素領域ＰＸＡの狭い空間内においてストレージキャパシタＣｓｔを形成する空間を十分に確保することができる。これにより、高解像度の実現が容易な表示装置を提供することができる。
【０３０１】
図１４は、本発明のさらに他の実施形態による１つの画素を概略的に示した平面図であり、図１５は図１４のＧ−Ｇ’線に沿った断面図であり、図１６は図１４のＨ−Ｈ’線に沿った断面図である。
【０３０２】
図１４では、便宜上、第１及び第３トランジスタＴ１、Ｔ３と接続される発光素子ＯＬＥＤの図示を省略した。
【０３０３】
図１４〜図１６に示された画素は、データ線ＤＬｊと第１トランジスタＴ１の間に遮蔽部材ＳＤＬが配置される点を除いては、図１１に示された画素と実質的に類似する構成であってもよい。
【０３０４】
そこで、図１４〜図１６において、重複した説明を避けるために上述した実施形態と異なる点を中心に説明する。図１４〜図１６の実施形態において特に説明しない部分は、上述した一実施形態と同様であり、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
【０３０５】
図１〜図３、図１４〜図１６を参照すると、本発明の一実施形態による表示装置は、基板ＳＵＢ、配線部、及び画素ＰＸＬを含んでもよい。
【０３０６】
それぞれの画素ＰＸＬは、基板ＳＵＢの表示領域ＤＡに含まれた画素領域ＰＸＡに設けられてもよい。
【０３０７】
それぞれの画素ＰＸＬが配置された画素領域ＰＸＡには、第１及び第２走査線Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬが配置されてもよい。
【０３０８】
第１及び第２走査線Ｓｉ、Ｓｉ＋１は、第２ゲート絶縁膜ＧＩ２上に設けられた第３導電層であり、発光制御線Ｅｉは、第１ゲート絶縁膜ＧＩ１上に設けられた第１導電層であってもよい。基準電圧線ＲＦｊは、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であり、データ線ＤＬｊ及び電源線ＰＬは、第１保護膜ＰＳＶ１上に設けられた第５導電層であってもよい。
【０３０９】
それぞれの画素ＰＸＬは、画素回路ＰＸＣを備えた画素回路層ＰＣＬ及び発光素子ＯＬＥＤを備えた表示素子層ＤＰＬを含んでもよい。
【０３１０】
画素回路層ＰＣＬは、バッファ膜ＢＦＬ、下部電極ＬＥ、第１〜第４トランジスタＴ１〜Ｔ４、第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３を含んでもよい。また、画素回路層ＰＣＬは、第１〜第４トランジスタＴ１〜Ｔ４のそれぞれに備えられた構成の間に設けられた絶縁膜を含んでもよい。
【０３１１】
第１〜第４トランジスタＴ１〜Ｔ４のうち、第１〜第３トランジスタＴ１〜Ｔ３は、酸化物トランジスタで実現され、第４トランジスタＴ４は、ポリシリコントランジスタで実現されてもよい。
【０３１２】
本発明の一実施形態において、データ線ＤＬｊと第１トランジスタＴ１の間には、図１４に示したように、遮蔽部材ＳＤＬが配置されてもよい。遮蔽部材ＳＤＬは、平面上で見たとき、データ線ＤＬｊの少なくとも一部と重畳されてもよいが、本発明はこれに限定されない。
【０３１３】
遮蔽部材ＳＤＬは、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であってもよい。遮蔽部材ＳＤＬは、図１１〜図１３を参照して説明した基準電圧線ＲＦｊ、第１〜第７接続配線ＣＮＬ１〜ＣＮＬ７と同じ層に設けられ、同じ物質を含んでもよい。
【０３１４】
遮蔽部材ＳＤＬは、バッファ膜ＢＦＬ、第１ゲート絶縁膜ＧＩ１、第１及び第２層間絶縁膜ＩＬＤ１、ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１９コンタクトホールＣＨ１９を介して第４トランジスタＴ４の第４ソース領域ＳＥ４に接続されてもよい。
【０３１５】
第４ソース領域ＳＥ４は、第４コンタクトホールＣＨ４、第６接続配線ＣＮＬ６、及び第１７コンタクトホールＣＨ１７を介して電源線ＰＬに接続されてもよい。これにより、遮蔽部材ＳＤＬは、第１９コンタクトホールＣＨ１９、第４ソース領域ＳＥ４、第４コンタクトホールＣＨ４、第６接続配線ＣＮＬ６、及び第１７コンタクトホールＣＨ１７を介して電源線ＰＬに接続されることができる。これにより、電源線ＰＬに印加された第１駆動電源ＥＬＶＤＤの電圧が遮蔽部材ＳＤＬに伝達されることができる。
【０３１６】
それぞれの画素ＰＸＬにおいて、ストレージキャパシタＣｓｔのキャパシタンスを確保するためにストレージキャパシタＣｓｔの一電極として使用される第１トランジスタＴ１の第１ゲート電極ＧＥ１が広く形成されることができる。第１ゲート電極ＧＥ１の面積が大きくなると、第１ゲート電極ＧＥ１とデータ線ＤＬｊの間の間隔が近くなることができる。この場合、第１ゲート電極ＧＥ１とデータ線ＤＬｊの間でバーティカルキャップカップリング（例えば、寄生キャパシタ）が形成されることができ、データ線ＤＬｊに印加されるデータ電圧（またはデータ信号）の変化に応じて、第１ゲート電極ＧＥ１に印加されるゲート電圧（またはゲート信号）が変わるクロストーク現象が発生する可能性がある。
【０３１７】
本発明の一実施形態では、データ線ＤＬｊと第１トランジスタＴ１の一部の構成、例えば、第１ゲート電極ＧＥ１の間に遮蔽部材ＳＤＬを配置してデータ線ＤＬｊと第１ゲート電極ＧＥ１の間のバーティカルキャップカップリングを最小化することができる。これにより、データ線ＤＬｊを介して伝達されるデータ電圧（またはデータ信号）と第１トランジスタＴ１の第１ゲート電極ＧＥ１に印加されるゲート電圧（またはゲート信号）の間の干渉を防止することができる。
【０３１８】
図１７は、本発明のさらに他の実施形態による１つの画素を概略的に示した平面図である。
【０３１９】
図１７では、便宜上、第１及び第３トランジスタＴ１、Ｔ３と接続される発光素子ＯＬＥＤの図示を省略した。
【０３２０】
図１７に示された画素は、遮蔽部材ＳＤＬの位置が変わる点を除いては、図１４に示された画素と実質的に類似する構成であってもよい。そこで、図１７において重複した説明を避けるために、上述した実施形態と異なる点を中心に説明する。図１７の実施形態において特に説明しない部分は、上述した一実施例と同様であり、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
【０３２１】
図１〜図３、及び図１７を参照すると、それぞれの画素ＰＸＬは、基板ＳＵＢの表示領域ＤＡに含まれた画素領域ＰＸＡに設けられてもよい。
【０３２２】
画素領域ＰＸＡは、画素回路ＰＸＣに接続された走査線Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬを含んでもよい。
【０３２３】
本発明の一実施形態において、データ線ＤＬｊと画素回路ＰＸＣの一部の構成、例えば、第１トランジスタＴ１の間に遮蔽部材ＳＤＬが配置されてもよい。遮蔽部材ＳＤＬは、データ線ＤＬｊと第１トランジスタＴ１の第１ゲート電極ＧＥ１の間に配置されてもよい。
【０３２４】
本発明の一実施形態において、遮蔽部材ＳＤＬは、第１接続配線ＣＮＬ１と一体で設けられて第１接続配線ＣＮＬ１に接続されてもよい。遮蔽部材ＳＤＬが第１接続配線ＣＮＬ１と一体で設けられる場合、遮蔽部材ＳＤＬは、第１接続配線ＣＮＬ１の一領域とみなすことができる。
【０３２５】
第１接続配線ＣＮＬ１は、第２層間絶縁膜ＩＬＤ２、第２ゲート絶縁膜ＧＩ２、及び第３層間絶縁膜ＩＬＤ３を順に貫通する第１４コンタクトホールＣＨ１４を介して第１トランジスタＴ１の第１ソース領域ＳＥ１及び第３トランジスタＴ３の第３ソース領域ＳＥ３に接続されてもよい。これにより、第１トランジスタＴ１の第１ソース領域ＳＥ１及び第３トランジスタＴ３の第３ソース領域ＳＥ３に印加された電圧が、第１接続配線ＣＮＬ１に伝達されることができる。上述したように、遮蔽部材ＳＤＬが第１接続配線ＣＮＬ１と一体で設けられるため、第１トランジスタＴ１の第１ソース領域ＳＥ１及び第３トランジスタＴ３の第３ソース領域ＳＥ３に印加された電圧が遮蔽部材ＳＤＬに伝達されることができる。
【０３２６】
遮蔽部材ＳＤＬがデータ線ＤＬｊと第１トランジスタＴ１の第１ゲート電極ＧＥ１の間に配置されると、データ線ＤＬｊと第１ゲート電極ＧＥ１の間のバーティカルキャップカップリングが最小化されることができる。
【０３２７】
図１８は、本発明のさらに他の実施形態による１つの画素を概略的に示した平面図であり、図１９は図１８のＩ−Ｉ’線に沿った断面図であり、図２０は図１８のＪ−Ｊ’線に沿った断面図である。
【０３２８】
図１８では、便宜上、第１及び第３トランジスタＴ１、Ｔ３と接続される発光素子ＯＬＥＤの図示を省略した。
【０３２９】
図１８〜図２０に示された画素は、データ線ＤＬｊと電源線ＰＬの位置が変更される点を除いては、図１１に示された画素と実質的に類似する構成であってもよい。そこで、図１８〜図２０において重複した説明を避けるために上述した実施形態と異なる点を中心に説明する。図１８〜図２０の実施形態において特に説明しない部分は上述した一実施形態と同様であり、同じ番号は同じ構成要素を、類似する番号は類似する構成要素を示す。
【０３３０】
図１〜図３、図１８〜図２０を参照すると、それぞれの画素ＰＸＬは、基板ＳＵＢの表示領域ＤＡに含まれた画素領域ＰＸＡに設けられもよい。
【０３３１】
画素領域ＰＸＡには走査線Ｓｉ、Ｓｉ＋１、発光制御線Ｅｉ、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬが配置されてもよい。また、画素領域ＰＸＡには、第１〜第４トランジスタＴ１〜Ｔ４、第１〜第３導電パターンＢＭＬ１〜ＢＭＬ３、下部電極ＬＥ、第１〜７接続配線ＣＮＬ１〜ＣＮＬ７が配置されてもよい。
【０３３２】
平面上で見たとき、基準電圧線ＲＦｊ、データ線ＤＬｊ、及び電源線ＰＬは、第２方向ＤＲ２に沿って延長され、第１方向ＤＲ１に沿って基準電圧線ＲＦｊ、電源線ＰＬ、及びデータ線ＤＬｊの順に配列されてもよい。本発明の一実施形態において、基準電圧線ＲＦｊは、データ線ＤＬｊと電源線ＰＬと異なる層に設けられてもよい。例えば、基準電圧線ＲＦｊは、第３層間絶縁膜ＩＬＤ３上に設けられた第４導電層であり、データ線ＤＬｊと電源線ＰＬは、第１保護膜ＰＳＶ１上に設けられた第５導電層であってもよい。
【０３３３】
平面上で見たとき、基準電圧線ＲＦｊ、電源線ＰＬ、及びデータ線ＤＬｊは、互いに離隔して配置されてもよい。電源線ＰＬは、基準電圧線ＲＦｊとデータ線ＤＬｊの間に位置することができる。本発明の一実施形態において、電源線ＰＬは、第１トランジスタＴ１の一部の構成、例えば、第１ゲート電極ＧＥ１と重畳して第１ゲート電極ＧＥ１をカバーすることができる。
【０３３４】
それぞれの画素ＰＸＬが設けられた画素領域ＰＸＡにおいて、第１方向ＤＲ１に沿って基準電圧線ＲＦｊ、電源線ＰＬ、及びデータ線ＤＬｊの順に配列されると、データ線ＤＬｊと画素回路ＰＸＣの一部の構成、例えば、第１トランジスタＴ１の間の間隔がさらに遠くなることができる。
【０３３５】
データ線ＤＬｊと第１トランジスタＴ１の間の間隔がさらに遠くなり、電源線ＰＬによって第１トランジスタＴ１がカバーされると、データ線ＤＬｊに印加されるデータ電圧（またはデータ信号）の変化による第１トランジスタＴ１に印加されるゲート電圧（またはゲート信号）への影響が少なくなる。これにより、データ線ＤＬｊと第１トランジスタＴ１の間で形成されるバーティカルキャップカップリング（例えば、寄生キャパシタ）を遮断してクロストークによる画質不良を最小化することができる。
【０３３６】
以上では、本発明の好ましい実施形態を参照して説明したが、該当技術分野の熟練された当業者または該当技術分野で通常の知識を有する者であれば、添付の特許請求の範囲に記載された本発明の思想及び技術領域から外れない範囲内で本発明を多様に修正及び変更できることが理解できるだろう。
【０３３７】
従って、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されず、特許請求の範囲によって定められるべきである。
【図１】
2022003387.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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