(57)【要約】【課題】セル面積を大幅に縮小するとともに、良好な読み出しが可能なメモリセルを提供する。【解決手段】トランジスタに保持されている情報を読み出す際、読み出すべき情報を保持したトランジスタに接続されている第２のビット線と、読み出すべきトランジスタが接続されている第１のビット線以外の第１のビット線と、読み出すための一連の動作が同一であることにより、読み出すべきメモリセルは他のメモリセルからの信号の影響を受けたり、他のビット線に影響を与えたりせず、保持している情報を正確に読み出すことが可能となる。【選択図】  図１
2004349312.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にメモリ機能を有する複数のトランジスタが配列されてなる半導体記憶装置において、
第１導電型の半導体基板の表面に、第１の方向に伸びる素子分離領域が並んで形成され、隣り合う素子分離領域の間にそれぞれ上記第１の方向に対して交差する第２の方向に伸びる活性領域が定められ、
上記各活性領域内には、第１の拡散領域及び第２の拡散領域が交互に形成され、
隣り合う上記第１の拡散領域と第２の拡散領域との間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延びる複数のワード線が、上記各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記第１の方向に延びる複数の第１のビット線が、それぞれ下に対応する第１の拡散領域と接続されており、
上記半導体基板上に、上記第２の方向に延びる複数の第２のビット線が、上記第２の拡散領域上を通るように設けられ、それぞれ対応する第２の拡散領域と接続されていて、
上記複数のトランジスタのうち読出し動作を行なおうとする選択トランジスタの読出し動作時において、
上記選択トランジスタに接続されている第２のビット線と、
上記選択トランジスタに接続された第１のビット線以外の第１のビット線とに同一の電圧値を印加することを特徴とする半導体記憶装置。
【請求項２】
半導体基板上にメモリ機能を有する複数のトランジスタが配列されてなる半導体記憶装置において、
第１導電型の半導体基板の表面に、第１の方向に伸びる素子分離領域が並んで形成され、隣り合う素子分離領域の間にそれぞれ上記第１の方向に対して交差する第２の方向に伸びる活性領域が定められ、
上記各活性領域内には、第１の拡散領域及び第２の拡散領域が交互に形成され、
隣り合う上記第１の拡散領域と第２の拡散領域との間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延びる複数のワード線が、上記各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記第１の方向に延びる複数の第１のビット線が、それぞれ下に対応する第１の拡散領域と接続されており、
上記半導体基板上に、上記第２の方向に延びる複数の第２のビット線が、上記第２の拡散領域上を通るように設けられ、それぞれ対応する第２の拡散領域と接続されていて、
上記第２の方向に延びる複数の第２のビット線は、それぞれ２本の上記ワード線間に埋め込まれて形成されていることを特徴とする半導体記憶装置。
【請求項３】
上記ワード線間に埋め込まれた第２のビット線は、多結晶シリコンよりなることを特徴とする、請求項２に記載の半導体記憶装置。
【請求項４】
上記ワード線間に埋め込まれた第２のビット線は多結晶シリコンと、上記多結晶シリコン上に高融点金属を設けた積層構造であることを特徴とする、請求項２に記載の半導体記憶装置。
【請求項５】
上記ワード線間に埋め込まれた第２のビット線はタングステンシリサイドにより構成されることを特徴とする、請求項２に記載の半導体記憶装置。
【請求項６】
上記メモリ機能を有するトランジスタは、一つのトランジスタで、２ビットの情報を記憶することを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項７】
上記ワード線の両側にメモリ機能体が形成され、上記ワード線の上記活性領域上の両側に形成されたメモリ機能体の一部もしくは全体がそれぞれメモリ機能を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項８】
上記メモリ機能を有するメモリ機能体は、シリコン窒化膜を含む絶縁膜で形成されていることを特徴とする、請求項７に記載の半導体記憶装置。
【請求項９】
上記ワード線の下で、上記活性領域上にメモリ機能を有する絶縁膜が設けられていることを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項１０】
上記メモリ機能を有する絶縁膜は、シリコン窒化膜であることを特徴とする、請求項９に記載の半導体記憶装置。
【請求項１１】
上記複数の第１のビット線は、多結晶シリコンで構成されていることを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項１２】
上記複数の第１のビット線は、多結晶シリコンと高融点金属の多層膜よりなることを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項１３】
上記複数の第１のビット線は、タングステンシリサイドで構成されていることを特徴する、請求項１又は２に記載の半導体記憶装置。
【請求項１４】
請求項１乃至１３に記載のいずれかの半導体記憶装置を用いたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及び半導体記憶装置を含む半導体集積回路に関する。
【０００２】
【従来の技術】
図１１に従来のメモリセルの平面概略図、図１２に平面概略図のＡ−Ａ’における断面図、図１３にメモリセルアレイの回路図を示す。図１１のメモリセルはたとえばフラッシュメモリであり、半導体基板２０１上に、ゲート酸化膜２０２が設けられ、更にその上部に電荷保持膜となるフローティングゲート２０３を有している。２０４は絶縁膜、２０５はコントロールゲートである。２０６はソース領域、２０７はドレイン領域となる。２０８は層間絶縁膜、２０９の領域はビット線のコンタクト、２１０はビット線となるメタル配線である。フローティングゲート２０３の電荷の有無に応じて、コントロールゲート２０５から見た電界効果トランジスタのしきい値電圧が変化し、情報を読み出す。図１３のセルアレイ図を用いて、動作原理を説明する。Ｂ１、Ｂ２、・・・、Ｂｎがデータ線となるビット線であり、各メモリセルのたとえば、図１２におけるドレイン領域２０７に接続されており、図１２におけるメタル配線２１０である。Ｗ１、Ｗ２、Ｗ３、・・・、Ｗｍがワード線で、図１２のコントロールゲート２０５であり、Ｂ１、Ｗ１の一対で一つのメモリセルＭ１１を構成し、この場合、合計（ｍ×ｎ）個のメモリセルが存在する。ＳＬはソース線であり、各メモリセルのソース領域に接続されている。
【０００３】
【特許文献１】特開平３−２１９４９６号公報
【０００４】
【発明が解決しようとしている課題】
しかしながら、本構造における実際の加工寸法は、コンタクトの加工寸法も考慮しなければならず、このため実際のワード線間のピッチは２Ｆ以上になり、セル面積の増大を招く。このように、実際には、コンタクトやあるいはメタル間のピッチを考慮に入れると、セル面積は理論で考えた場合よりも大きくなってしまう。また、選択しているメモリセルＭ１１のビット線Ｂ１には、非選択セルであるＭ２１、・・・、Ｍｍ１が接続されており、非選択セルの各メモリセルでは、ビット線Ｂ１がＨｉｇｈレベル、ソース線ＳＬがＬｏｗレベルとなり、ソースドレイン間に流れるＯＦＦ電流による信号の影響が、選択したセルに影響を及ぼす。特にＯＮ／ＯＦＦ比が３桁程度ある場合、ｍ＝１０００の場合、Ｍ１１から読み出された信号が、Ｍ２１、・・・、からの信号の影響を受け、正確に読み出すことが不可能になる。
【０００５】
【課題を解決するための手段】
本発明は上記課題を鑑みなされたものであり、セル面積を大幅に縮小するとともに、良好な読み出しが可能なメモリセルを提供することを目的としている。
【０００６】
第１の発明の半導体記憶装置は、半導体基板上にメモリ機能を有する複数のトランジスタが配列されてなる半導体記憶装置において、第１導電型の半導体基板の表面に、第１の方向に伸びる素子分離領域が並んで形成され、隣り合う素子分離領域の間にそれぞれ上記第１の方向に対して交差する第２の方向に伸びる活性領域が定められ、上記各活性領域内には、第１の拡散領域及び第２の拡散領域が交互に形成され、隣り合う上記第１の拡散領域と第２の拡散領域との間にそれぞれチャネル領域が定められ、上記半導体基板上に、上記第２の方向に延びる複数のワード線が、上記各活性領域内のチャネル領域上を通るように設けられ、上記半導体基板上に、上記第１の方向に延びる複数の第１のビット線が、それぞれ下に対応する第１の拡散領域と接続されており、上記半導体基板上に、上記第２の方向に延びる複数の第２のビット線が、上記第２の拡散領域上を通るように設けられ、それぞれ対応する第２の拡散領域と接続されている半導体記憶装置において上記複数のトランジスタのうち読出し動作を行なおうとする選択トランジスタの読出し動作時において、上記選択トランジスタに接続されている第２のビット線と、上記選択トランジスタに接続された第１のビット線以外の第１のビット線とに同一の電圧値を印加することを特徴としている。
【０００７】
上記構成によれば、読み出すべきメモリセルは、他のメモリセルからの信号の影響を受けたり、他のビット線に影響を与えたりせず、保持している情報を正確に読み出すことが可能となる。
【０００８】
また、第２の発明の半導体記憶装置は、
半導体基板上にメモリ機能を有する複数のトランジスタが配列されてなる半導体記憶装置において、
第１導電型の半導体基板の表面に、第１の方向に伸びる素子分離領域が並んで形成され、隣り合う素子分離領域の間にそれぞれ上記第１の方向に対して交差する第２の方向に伸びる活性領域が定められ、
上記各活性領域内には、第１の拡散領域及び第２の拡散領域が交互に形成され、
隣り合う上記第１の拡散領域と第２の拡散領域との間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延びる複数のワード線が、上記各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記第１の方向に延びる複数の第１のビット線が、それぞれ下に対応する第１の拡散領域と接続されており、
上記半導体基板上に、上記第２の方向に延びる複数の第２のビット線が、上記第２の拡散領域上を通るように設けられ、それぞれ対応する第２の拡散領域と接続されていて、
上記第２の方向に延びる複数の第２のビット線は、それぞれ２本の上記ワード線間に埋め込まれて形成されていることを特徴としている。
【０００９】
上記構成によれば、ビット線がワード線間に埋め込まれているため、実質的な最小加工寸法はワード線間の距離で決まることになり、セル面積を縮小することが可能となる。
【００１０】
また、一実施の形態では、上記ワード線間に埋め込まれた第２のビット線は、多結晶シリコンよりなることを特徴とする。
【００１１】
上記実施の形態では、通常のシリコンプロセスで用いるＣＶＤにより、容易にビット線を形成することが可能となる。
【００１２】
また、一実施の形態では、上記ワード線間に埋め込まれた第２のビット線は多結晶シリコンと、上記多結晶シリコン上に高融点金属を設けた積層構造であることを特徴とする。
【００１３】
上記実施の形態では、ビット線をシリコンプロセスで容易に形成するとともに高融点金属を設けることで低抵抗化を図ることが可能となる。
【００１４】
また、一実施の形態では、上記ワード線間に埋め込まれた第２のビット線はタングステンシリサイドにより構成されることを特徴とする。
【００１５】
上記実施の形態では、通常のシリコンプロセスで平易に、しかも低抵抗でビット線を形成することが可能となり、良好なメモリセルを提供することができる。
【００１６】
また、一実施の形態では、上記メモリ機能を有するトランジスタは、一つのトランジスタで、２ビットの情報を記憶することを特徴とする。
【００１７】
上記実施の形態では、１ビット当たりのセル面積を半分にすることが可能になるため、よりセル面積を縮小することが可能となる。
【００１８】
また、一実施の形態では、上記ワード線の両側にメモリ機能体が形成され、上記ワード線の上記活性領域上の両側に形成されたメモリ機能体の一部もしくは全体がそれぞれメモリ機能を有することを特徴としている。上記実施の形態では、ゲート絶縁膜を薄くすることが可能になると共に、注入された電荷がお互いに干渉することがないので、素子の微細化が容易になり、高集積化が可能となる。
【００１９】
また、一実施の形態では、上記メモリ機能を有するメモリ機能体は、シリコン窒化膜を含む絶縁膜で形成されていることを特徴とする。
【００２０】
上記実施の形態では、シリコンプロセスにおけるＬＰＣＶＤを用いて形成することができ、より容易にセルアレイの高集積化が可能となる。
【００２１】
また、一実施の形態では、上記複数の第１のビット線は、多結晶シリコンで構成されていることを特徴とする。
【００２２】
上記実施の形態では、第１のビット線を金属ではなく、導電性の膜である多結晶シリコンを用いることにより、通常のシリコンプロセスを用いて配線ピッチを狭めることができるため、さらにチップ面積を縮小化することができるため、高集積メモリセルを提供できる。
【００２３】
また、一実施の形態では、上記複数の第１のビット線は、多結晶シリコンと高融点金属の多層膜よりなることを特徴とする。
【００２４】
上記実施の形態では、多結晶シリコン上に高融点金属を設けることにより、配線ピッチを狭めたまま、配線の低抵抗化が可能となり、より高集積で良好なメモリセルを提供できる。
【００２５】
また、一実施の形態では、上記複数の第１のビット線は、タングステンシリサイドで構成されていることを特徴する。
【００２６】
上記実施の形態では、第１のビット線をタングステンシリサイドで形成することにより、通常のシリコンプロセスで、より配線ピッチを狭めることができるため、よりチップ面積を縮小することが可能となり、高集積で良好なメモリセルを提供できる。
【００２７】
上記半導体記憶装置を用いたことを特徴とする半導体集積回路によれば、半導体集積回路の更なる高集積化が可能となる。
【００２８】
【発明の実施の形態】
（本発明のメモリセルアレイに用いられるメモリ素子の１例の詳細説明）
本発明の半導体記憶装置を構成するメモリ素子は、主として、拡散領域である第１導電型の領域と、第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置されたメモリ機能体と、絶縁膜を介して設けられた電極とから構成されるか、あるいは、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域（拡散領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【００２９】
このメモリ素子は、１つの電荷保持膜に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、このメモリ素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００３０】
本発明の半導体装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００３１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３２】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３３】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００３４】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００３５】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップするか、電荷分極状態を保持する機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３６】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００３７】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００３８】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００３９】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００４０】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【００４１】
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００４２】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００４３】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００４４】
電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００４５】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、電荷保持膜のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４６】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷蓄積領域の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００４７】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００４８】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。
【００４９】
具体的には、ゲート電極又は電極を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、上記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００５０】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、▲１▼複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、▲２▼上記ワード線の両側にはメモリ機能体が形成されている、▲３▼メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、▲４▼メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している、▲５▼メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、▲６▼メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、▲７▼ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、▲８▼１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、▲９▼メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。上記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【００５１】
上記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、▲３▼メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、▲９▼メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、▲６▼メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件▲３▼及び▲９▼を満たす場合は、要件▲６▼を満たすことが必須であることが判明した。
【００５２】
一方、メモリ機能体内で電荷を保持するのが導電体である場合はメモリ機能体内の導電体と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた（メモリ機能体内の導体が書込み電極との容量カップリングにより書込み補助を行なうため）。また、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。
【００５３】
しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、かつメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。
【００５４】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても複数のメモリ機能体が干渉せず記憶情報を保持できるので、メモリ素子の微細化が容易となる。メモリ機能体内の電荷保持領域が導体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００５５】
また、メモリ機能体内の電荷保持領域が絶縁体（例えばシリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要が無くなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり製造工程が簡略化される。更には、フォトの位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。
【００５６】
したがって、メモリ機能体内の電荷保持領域が導電体（例えば多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化できる効果がある（メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる）。
【００５７】
更に、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。
【００５８】
更にまた、非常に重要な設計事項として、メモリ機能体内の電荷保持領域が絶縁体であり、かつメモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がない場合（上記２つの条件を満たすことにより、セル占有面積の縮小、製造方法の簡略化による歩留まり向上、ならびにコスト削減という非常に重要な効果が得られる）であっても、メモリ機能体内の電荷保持領域と拡散層をオーバーラップさせることにより、非常に低電圧で書込、消去が可能となることを我々は発見した。具体的には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。
【００５９】
この作用は回路設計上非常に大きな効果を有する。つまり、フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略、もしくは、規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略、もしくは、規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００６０】
以上より、要件▲３▼、▲９▼及び▲６▼を満たすことが特に好ましいのである。
＜第１の実施形態＞
図１に本発明の第１の実施形態におけるメモリセルアレイの平面概略図、図２〜５に平面概略図のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図、図６にセルアレイの回路図を示す。
【００６１】
この場合、図６に示した各メモリセルの記号は、電界効果トランジスタの記号にあたるが、本実施の形態で用いるメモリセルに適当な記号がないため、電界効果トランジスタの記号を用いて、メモリ機能を有する電界効果トランジスタを表すものとする。
【００６２】
本実施形態では、たとえば図２に示すようなメモリセル構造を示す。半導体基板１０１上にゲート絶縁膜として、たとえばシリコン酸化膜１０２が１ｎｍ〜６ｎｍ程度形成されている。更に、多結晶シリコン、あるいは多結晶シリコンと金属膜の積層膜からなるゲート電極１０３を５０〜４００ｎｍ程度設けている。また、ゲート電極１０３上に酸化膜１０４を設けている。ゲート絶縁膜１０２及びゲート電極１０３の両側に、膜厚１〜２０ｎｍ程度のシリコン酸化膜１０５が設けられ、更にシリコン窒化膜からなる膜厚２〜２００ｎｍ程度のサイドウオールスペーサ形状の電荷保持膜１０６が設けられている。上記シリコン窒化膜からなる電荷保持膜１０６とシリコン酸化膜１０５とがメモリ機能体を構成している。電荷保持膜１０６は電荷を蓄積する機能を有し、シリコン酸化膜１０５は蓄積された電荷の散逸を防ぐ機能を有している。
【００６３】
ゲート電極１０３を挟んで、半導体基板１０１にそれぞれソースドレイン領域１０７、１０８、１０９、１１０を設けている。
【００６４】
ソースドレイン領域１０７、１０８、１０９、１１０のゲート電極１０３側の端面は、ゲート電極１０３から離れており、かつシリコン窒化膜からなる電荷保持膜１０６の直下に存在する。
【００６５】
セルフアラインビット線１１１は、半導体基板１０１上に多結晶シリコンにより形成された線で、ソースドレイン領域１０８、１１０と接している。また、低抵抗化のため多結晶シリコン上に高融点金属を設けてもよい。形成方法としては、たとえば多結晶シリコンを全面に堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、所望の場所に埋め込むことが可能である。もちろん、形成方法はこの方法に限定せず、同様の構造を得られるならどのような製造方法でも構わない。更に、導電性の膜であるなら、多結晶シリコン以外の膜でも構わず、たとえばタングステンシリサイドのような高融点金属でも構わない。また、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ−Ｃｏｎｔａｃｔ）プロセスを用いるためにシリコン酸化膜１１２、及びシリコン窒化膜１１３が設けられている。層間絶縁膜１１４はたとえばＢＰＳＧ膜（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）、メタル配線１１６は、たとえばＡｌ−Ｓｉ合金からなる。本発明の実施形態では多結晶シリコン１１１を形成した際に、タングステンプラグ１１５を形成する前に、タングステンプラグ１１５の領域にもセルフアラインビット線となる多結晶シリコンが形成されているが、たとえばＳＡＣ形成時などに除去しても構わない。
【００６６】
本実施例でのメモリセルは、電荷保持膜１０６に電荷を注入することで情報を書き込み、上記電荷保持膜１０６での電荷の有無によるしきい値の変化、すなわち電流量の変化を読み出すことで、メモリとして用いる。たとえば図２のＧのメモリセルでは、ソースドレイン領域１０７をドレイン、ソースドレイン領域１０８をソースとして用い、ホットエレクトロンをドレイン１０７側の電荷保持膜１０６に注入することで情報を書き込む。読み出しは、ソースドレイン領域１０７をソース、ソースドレイン領域１０８をドレインとして用い、流れる電流量によって、電荷の有無を判別し、情報を読みとる。
【００６７】
また、同様に電荷保持膜１０６のソースドレイン領域１０８側に電荷を注入することで情報の書き込み、読み出しが可能となる。この場合、ソースドレイン領域は、上記の場合とそれぞれにおいて逆になる。すなわち、一つのメモリセルで、２ビット動作が可能となる。もちろん、一つのメモリセルを１ビットの動作で用いても何ら問題はない。
【００６８】
本発明におけるセルアレイは、図６に示すように、１番目の第１のビット線をＢａ１、１番目の第２のビット線をＢｂ１と表記し、１番目のビット線対に接続されているメモリをＭ１とする。この場合、図２〜４では、第１のビット線Ｂａ１、Ｂａ２、・・・、Ｂａｎがセルフアラインビット線１１１、第２のビット線はメタル配線１１６となり、ワード線Ｗ１、Ｗ２、・・・、Ｗｍがゲート電極１０３となる。
【００６９】
この場合、メモリセルの第１のビット線は、Ｂａ１、Ｂａ２、・・・、Ｂａｎとｎ本で構成されている。また、メモリセル間のゲートを接続するために、ｍ本のワード線Ｗ１〜Ｗｍが、第１のビット線Ｂａ１、Ｂａ２、・・・、Ｂａｎと交差するように設けられている。また、第２のビット線はＢｂ１、Ｂｂ２、Ｂｂ３、・・・、Ｂｂｍとｍ本で構成されている。従って、図６のセルアレイは、（ｍＸｎ）個のメモリセルにより構成される。
【００７０】
メモリセルの読み出しは、たとえばＭ１を選択するために、第１のビット線Ｂａ１をＬｏｗレベルとし、接地状態にする。この場合第２のビット線Ｂｂ１はＨｉｇｈレベルとし、たとえば、電源電圧ＶＤＤとして２Ｖを印加する。選択するセルのワード線をＨｉｇｈレベルで、２Ｖの電圧をＷ１に印加し、メモリトランジスタＭ１を導通状態にする。これにより、Ｍ１からの１ビットの情報を読みとることが可能となる。Ｂａ１以外の、Ｂａ１に少なくとも隣接する第１のビット線は第２のビット線Ｂｂ１と同電位にするため、たとえば２Ｖを印加する。Ｂｂ１以外の第２のビット線Ｂｂ２、Ｂｂ３、・・・、Ｂｂｍは第１のビット線Ｂａ１と同電位にするため、この場合、Ｌｏｗレベルとし、たとえば、接地状態にする。第１のビット線であるＢａ１に接続されている非選択セルのメモリトランジスタは、ワード線Ｗ２、Ｗ３、・・・、ＷｍがＬｏｗであるため、非導通状態になる。また、第１のビット線Ｂａ１と第２のビット線Ｂｂ２、・・・、Ｂｂｍは同電位になるため、これらのメモリセルのソース／ドレイン間にオフ電流が流れることはない。すなわち、Ｂａ１に接続されている、選択されているメモリセルと非選択のメモリセル間のＯＮ／ＯＦＦ比を充分とることができるため、非選択のメモリセルの影響を小さくして選択セルの信号を良好に読み出すことができる。
【００７１】
この場合、Ｂａ１以外の第１のビット線はＬｏｗとすると、ワード線Ｗ１に接続されているメモリセルの全てから一括読み出しすることも可能である。
【００７２】
また、本実施形態で示したメモリセルは、２ビットの読み出しが可能であり、もう１ビットの読み出しを行うためには、第１のビット線と第２のビット線の関係を、上述と逆にするだけでよい。
【００７３】
消去する場合は、電荷保持膜であるシリコン窒化膜１０３に保持されている電子を、シリコン酸化膜１０２を通して、どちらか近い方のソース／ドレイン領域から引き抜くこととする。たとえば、メモリセルＭ１からデータを消去する場合を考える。この場合、第２のビット線に近い方の電荷保持領域から電荷を引き抜くとする。この場合、第１のビット線Ｂａ１は基板に対して、Ｂｕｉｌｔ−ｉｎＰｏｔｅｎｔｉａｌ（内蔵電位）程度の順バイアスを印加し、たとえば−０．７Ｖ〜−１．０Ｖ程度印加する。第２のビット線Ｂｂ１に３Ｖ〜５Ｖ程度の電圧を印加する。そして、Ｍ１に接続されているワード線Ｗ１に−３Ｖ〜−５Ｖ程度の電圧を印加する。Ｂａ１以外の、Ｂａ１に少なくとも隣接する第１のビット線は、第２のビット線Ｂｂ１と同電位に保ち、Ｂｂ１以外の第２のビット線は、第１のビット線Ｂａ１と同電位にする。
【００７４】
本方法を用いることにより、１ビットごとの消去が可能であり、ランダムアクセスが可能となり、製品応用範囲が広がる。
また、この場合、必要な複数のメモリセルの消去も可能であり、消去を行うメモリセルに接続されている第１のビット線に上記電圧を印加し、同様に消去を行う第２のビット線に上記電圧を印加する。また、消去を行うメモリセルのワード線に上記電圧を印加することで、選択したメモリセルを消去することが可能であり、必要なら全てのメモリセルを一括して消去することも可能である。
【００７５】
この場合、読み出すべきメモリセルに接続されている第２のビット線と、選択するメモリセルに接続されている第１のビット線以外の第１のビット線、すなわち非選択の第１のビット線の動作をまったく同じにすることにより、セル面積を縮小しつつ良好に所望のメモリセルからの情報を読み出すことが可能となる。
【００７６】
また、本発明では、第１のビット線として、セルフアラインの多結晶シリコンを用いているので、図１のＥの領域に示すようにゲートピッチを２Ｆで形成することが可能となり、１メモリセルあたり、２ビットの情報を読み書きできることから、１ビット当たりのセル面積を従来のメモリセルに比べ大幅に縮小することが可能となり、高集積で良好なメモリセルアレイを提供できる。
【００７７】
この場合、セルフアラインで形成されているビット線の選択には、選択トランジスタを設けて選択を行えばよい。
もちろん、この場合、用いられるメモリセルは、本実施の形態に限ったものではなく、たとえば、図７のようなメモリセルを用いても構わない。この場合は、ゲート絶縁膜１０２上に電荷保持膜としてシリコン窒化膜１１９を設け、さらにその上に絶縁膜としてシリコン酸化膜１２０を設け、シリコン窒化膜１１９の１２１、１２２の領域にホットキャリアが注入され電荷保持機能を果たす。この場合、サイドウオールは通常のシリコン酸化膜１２３で形成して良い。
さらに、メモリセルとして従来のフラッシュメモリを採用しても構わない。ただし、この場合は一つのメモリセルで１ビット動作となるので、ビット当たりのセル面積は上記に示したメモリセルの２倍になる。
【００７８】
本実施形態では、半導体基板にソースドレイン領域を形成したが、半導体基板に低濃度のウエル領域を設けて、ソースドレイン領域を形成しても構わない。この場合、ウエル領域はソースドレイン領域と導電型は逆であるが、半導体基板の導電型は限定しなくてよい。
【００７９】
また、サイドウオール膜として薄いシリコン酸化膜１０５上にシリコン窒化膜１０６を設けているが、サイドウオール構造は本実施形態以外の構造でも問題なく、たとえば、セルフアラインビット線１１１からの影響を少なくするために、シリコン窒化膜上にシリコン酸化膜を設けた３層構造でも、またそれ以上でも構わない。
また、本実施形態に示した膜厚、膜の種類などは、上述したものに限定されない。更に印加する電圧も、それぞれ用いる膜厚や用途などによって最適に決められるべきであって、上述した値に限定されるものではない。
＜第２の実施形態＞
図８に、このメモリセルの平面概略図、図９に図８における平面概略図のＡ−Ａ’における断面図、図１０に本実施形態におけるメモリセルアレイの回路図を示す。本実施形態では、図９に示すように、第１の実施形態の図２で示したタングステンプラグ１１５およびメタル配線１１６の代わりに多結晶シリコン１２４で埋め込み、多結晶シリコン１２５で配線を形成する。これらの複数の多結晶シリコンをＯＮ／ＯＦＦ制御を行う電界効果トランジスタなどを介してＡｌ−Ｓｉなどのメタル配線（図示せず）に接続する。この場合のメタル配線は、たとえば多結晶シリコン配線１２５上を、層間絶縁膜を介して形成するなどすればよい。多結晶シリコンによる配線は、メタル配線に比べて配線ピッチを狭めることができるので、活性領域１１８の間隔も最小加工寸法にまで狭めることできる。
【００８０】
本発明の実施形態におけるメモリセルは、３本の第１のビット線とｍ本の第２のビット線及びワード線で構成された（３×ｍ）個のメモリセルで１ブロックを構成し、この１ブロックのメモリセルアレイの第１のビット線Ｂａ１、Ｂａ２、Ｂａ３の両端に、ＯＮ／ＯＦＦ制御を行うために、それぞれ電界効果トランジスタＴｒａ１、Ｔｒａ２、Ｔｒａ３及びＴｒｂ１、Ｔｒｂ２、Ｔｒｂ３のソースドレインの一方が接続されている構成とする。この場合、図８および図９で示した多結晶シリコン配線１２５が第１のビット線Ｂａ１、Ｂａ２、Ｂａ３にあたる。また、本実施形態では３本のビット線としたが必要に応じて本数を増減しても問題ない。また、本実施形態におけるメモリセルアレイは、メモリ機能を有する電界効果トランジスタであり、Ｔｒａ１、Ｔｒａ２、Ｔｒａ３、Ｔｒｂ１、Ｔｒｂ２、Ｔｒｂ３はＯＮ／ＯＦＦ制御を行うためだけの用途なので、通常の電界効果トランジスタで構わない。ただし、本図の場合でも、適当な記号がないため、両者とも同じ電界効果トランジスタの記号を用いるものとする。Ｔｒａ１、Ｔｒａ２、Ｔｒａ３のソースドレインのもう一方は共通のメタル配線である第１のメタル配線Ｂ１に、Ｔｒｂ１、Ｔｒｂ２、Ｔｒｂ３のソースドレインのもう一方は、同じく共通のメタル配線である第２のメタル配線Ｂ２に接続されている。
【００８１】
この場合の動作例を、メモリセルアレイのＭ１を選択し読み出すとして説明する。第１のメタル配線Ｂ１をたとえばＨｉｇｈにプリチャージをし、第２のメタル配線Ｂ２はＬｏｗレベルに固定とする。たとえば、この場合、Ｂ１を電源電圧ＶＤＤにプリチャージし、Ｂ２をたとえば０Ｖに固定する。また、Ｍ１に接続されている第２のビット線Ｂｂ１はＬｏｗとして、たとえば０Ｖに固定し、それ以外の第２のビット線Ｂｂ２、・・・、ＢｂｍはたとえばＨｉｇｈとして電源電圧ＶＤＤに固定する。Ｍ１を選択するので、ワード線Ｗ１を選択するためＨｉｇｈレベルとしてＶＤＤを印加し、それ以外のワード線Ｗ２、Ｗ３、・・・、Ｗｍを非選択とする。
【００８２】
また、第１のビット線Ｂａ１に接続されている電界効果トランジスタＴｒａ１をＯＮとし、この電界効果トランジスタのしきい値をＶｔｈとすると、Ｔｒａ１のゲートにＶＤＤ＋Ｖｔｈの電圧を与える。また、Ｔｒｂ１はＯＦＦ状態とする。これにより、Ｂａ１はＶＤＤにチャージされる。Ｂ１に接続されている電界効果トランジスタＴｒ２、Ｔｒ３はＯＦＦとし、Ｂ２に接続されている電界効果トランジスタＴｒｂ２、Ｔｒｂ３はＯＮにする。これにより、Ｂａ２、Ｂａ３は０Ｖに固定される。続いて、メタル配線Ｂ１をＨｉｇｈ状態（ＶＤＤ）から、フローティング状態にし、読み出すためにメタル配線Ｂ１をセンスすることにより、Ｍ１の情報を読み出すことが可能となる。
【００８３】
もちろん、この場合でも２ビット動作をさせることが可能であり、もう１ビットの動作をさせる場合では、ＨｉｇｈおよびＬｏｗの関係を上述と逆にすればよい。具体的には、第１のメタル配線Ｂ１をＬｏｗにプリチャージをし、第２のメタル配線Ｂ２をＨｉｇｈに固定する。Ｔｒａ１、Ｔｒｂ２、Ｔｒｂ３をＯＮ状態にし、Ｔｒｂ１、Ｔｒａ２、Ｔｒａ３をＯＦＦ状態にするとともに、第２のビット線Ｂｂ１をＨｉｇｈ側、Ｂｂ２、・・・、ＢｂｍをＬｏｗに固定する。その後、第１のメタル配線Ｂ１をフローティング状態にしてセンスすることにより、Ｍ１を読み出すことが可能となる。
【００８４】
本実施形態においても、少なくとも読み出すべきメモリセルに接続されているワード線と平行なビット線は、選択しないメモリセルに接続されているワードと交差するビット線の動作をまったく同じにすることにより、セル面積を縮小しつつ良好に所望のメモリセルからの情報を読み出すことが可能となる。
【００８５】
さらに本実施形態においては、第１のビット線となる配線を多結晶シリコンで形成することにより、メタル配線により形成した場合に比べ配線ピッチを狭められるので、セル面積を縮小することが可能となる。さらに複数本の多結晶シリコン配線をメタル配線と接続させることにより、メタル配線の本数を減らすことができ、メタル配線のピッチを緩めてもチップ面積を小さくすることができる。
【００８６】
したがって、図８のＨの領域に示すように、一つ当たりのメモリセルの面積を４Ｆ２にすることが可能となり、更に１つのメモリセルで２ビット動作をさせることにより、１ビット当たりのセル面積が２Ｆ２と従来のメモリセルと比較して大幅に縮小することが可能となり、良好なメモリセルアレイを提供することができる。
【００８７】
もちろん、この場合、固定するのはメタル配線Ｂ１で、センスするのをメタル配線Ｂ２でも構わない。また、ＯＮ／ＯＦＦを制御するものとして、電界効果トランジスタを用いたが、ＯＮ／ＯＦＦを良好に制御できるものであれば他のデバイスであっても構わない。
さらに、第１のビット線として、多結晶シリコン配線を用いたが、たとえばタングステンシリサイドのような高融点金属や、配線ピッチを狭めることのできるものであれば構わない。
【００８８】
メモリセルは、１ブロックのみで構成されても構わないし、集積度に応じて必要なブロック数で構成しても何ら問題はない。
【００８９】
もちろん、用いるメモリセルは、図７に示したようなメモリ構造でも構わないしフラッシュメモリのような構造でも構わない。
【００９０】
また、本実施形態に示した膜厚、膜の種類などは、上述したものに限定されない。更に印加する電圧も、それぞれ用いる膜厚や用途などによって最適に決められるべきであって、上述した値に限定されるものではない。
【００９１】
【発明の効果】
本発明の半導体記憶装置では、非選択の第１のビット線と、選択するメモリセルに接続されている第２のビット線の動作を同一にすることにより、良好な読み出し特性を得ることができる。さらに、第２のビット線を隣り合う２本のワード線の間に埋め込むことにより、最小加工寸法をワード線間距離で規定することができ、セル面積を大幅に縮小することが可能になった。更に、一つのメモリセルトランジスタで２ビットの情報を記憶させることが可能になることにより、１ビット当たりのセル面積をさらに小さくすることが可能になり、メモリセルアレイの高集積化、高性能化が可能になった。
【００９２】
また、第１のビット線に多結晶シリコンやタングステンシリサイドなどの高融点金属を用い、メモリセルを通常の電界効果トランジスタにより制御することにより、配線ピッチを通常の金属配線を用いる場合に比べ狭められるので、メタル配線のピッチをゆるくすることができ、メモリセルアレイの１ビットあたりのセル面積を２Ｆ２と大幅に小さくすることが可能となった。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるメモリセルアレイの平面概略図である。
【図２】図１に示した平面概略図のＡ−Ａ’における断面図である。
【図３】図１に示した平面概略図のＢ−Ｂ’における断面図である。
【図４】図１に示した平面概略図のＣ−Ｃ’における断面図である。
【図５】図１に示した平面概略図のＤ−Ｄ’における断面図である。
【図６】本発明の第１の実施形態におけるメモリセルアレイの回路図である。
【図７】本発明の第１の実施形態におけるもう一つのメモリセルアレイの断面図である。
【図８】本発明の第２の実施形態におけるメモリセルアレイの平面概略図である。
【図９】図８に示した平面概略図のＡ−Ａ’における断面図である。
【図１０】本発明の第２の実施形態におけるメモリセルアレイの回路図である。
【図１１】従来のメモリセルアレイの平面概略図である。
【図１２】図１１に示した平面概略図のＡ−Ａ’における断面図である。
【図１３】従来のメモリセルアレイの回路図である。
【符号の説明】
１０１…半導体基板
１０２、１０４、１０５，１１２…シリコン酸化膜
１０３…ゲート電極
１０６…電荷保持膜
１０７、１０８、１０９、１１０…ソース／ドレイン領域
１１１…セルフアラインビット線
１１３…シリコン窒化膜
１１４…層間絶縁膜
１１５…タングステンプラグ
１１６…メタル配線
１１７…素子分離領域
１１８…活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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