(57)【要約】【課題】バルク単結晶ＳＴＯは、低温で高い誘電率を示すため、超伝導や低温デバイスの実用化で極めて有用な誘電体であるにも関わらず、薄膜化すると誘電率が低下してしまうという欠点があり、現在に至るもこの欠点は、克服されていない。【解決手段】本発明では、ＳＴＯ膜を第１と第２の２層構造とし、その２つの層の界面を化学的機械研磨（以下「ＣＭＰ」という。）面とすることにより、薄膜のＳＴＯにおいても、高誘電率とすることに成功した。【選択図】    図３
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【特許請求の範囲】
【請求項１】
基板上に第１のチタン酸ストロンチウム薄膜を形成し、該薄膜表面を化学的機械研磨により研磨した後、該研磨された表面上に第２のチタン酸ストロンチウム薄膜が形成されていることを特長とする高誘電率チタン酸ストロンチウム薄膜積層体。
【請求項２】
上記基板は、ＡＢａ２Ｃｕ３Ｏ７−δ（Ａ＝Ｙ，  Ｎｄ，  Ｓｍ，  Ｅｕ，  Ｇｄ，  Ｄｙ，  Ｈｏ，  Ｙｂ；δは１以下の正数）、ＭｇＯ、ＬａＡｌＯ３又は半導体ウェーハ基板に前記物質が形成されたものであることを特長とする請求項１に記載の高誘電率チタン酸ストロンチウム薄膜積層体。
【請求項３】
基板上に第１のチタン酸ストロンチウム薄膜を形成し、該薄膜表面を化学的機械研磨により研磨した後、該研磨された表面上に第２のチタン酸ストロンチウム薄膜を形成することを特長とする高誘電率チタン酸ストロンチウム薄膜積層体の作製方法。
【請求項４】
上記基板は、ＡＢａ２Ｃｕ３Ｏ７−δ（Ａ＝Ｙ，  Ｎｄ，  Ｓｍ，  Ｅｕ，  Ｇｄ，  Ｄｙ，  Ｈｏ，  Ｙｂ；δは１以下の正数）、ＭｇＯ、ＬａＡｌＯ３又は半導体ウェーハ基板に前記物質が形成されたものであることを特長とする請求項３に記載の高誘電率チタン酸ストロンチウム薄膜積層体の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＹＢａ２Ｃｕ３Ｏ７−δ薄膜を中心とする酸化物超伝導デバイスや低温で実用する半導体デバイス等に使用されるチタン酸ストロンチウム積層体及びその製造方法に関する。
【０００２】
【従来の技術】
バルク単結晶のチタン酸ストロンチウム（以下「ＳＴＯ」という。）は、量子常誘電体として知られ、その誘電率は、４．２Ｋで２０，０００以上の値を示す。また、その誘電率は、バイアス依存性、ストレス依存性を持ち、それらによって低下する特長を持っている。
【０００３】
ＳＴＯの格子定数は、酸化物超伝導体と非常に近い値を持つことから、該超伝導体のエピタキシャル成長下地基板として用いられ、超伝導デバイスの開発には重要な材料である。
【０００４】
実際に、ＳＴＯ薄膜は、デバイスに使用されているが、その誘電率（ε）は、１０，０００以下（４．２Ｋ）であり、バルク単結晶で得られている  ２０，０００には達していない。
【０００５】
図１に、例として、Ｍ．  Ｌｉｐｐｍａａ，  Ｍ．  Ｋａｗａｓａｋｉらの報告によるものを示す。この場合の誘電率は、８，２００にしか達していない。
【０００６】
図２に、Ｈｏｎｇ−Ｃｈｅｎｇ  Ｌｉ，  Ｘ．  Ｘ．  Ｘｉらの報告をに示す。この場合は、誘電率は、１，０００にも達していない。上記２件の例の様に現在のところ、ＳＴＯ薄膜の誘電率は１０，０００にも達していない。
【０００７】
【非特許文献１】
Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ７４，  ３５４３（１９９９）
【非特許文献２】
Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ７３，  ４６４（１９９８）
【０００８】
【発明が解決しようとする課題】
上述したように、バルク単結晶ＳＴＯは、低温で高い誘電率を示すため、超伝導や低温デバイスの実用化で極めて有用な誘電体であるにも関わらず、薄膜化すると誘電率が低下してしまうという欠点があり、現在に至るもこの欠点は、克服されていない。
【０００９】
【課題を解決するための手段】
本発明では、ＳＴＯ膜を第１と第２の２層構造とし、その２つの層の界面を化学的機械研磨（以下「ＣＭＰ」という。）面とすることにより、薄膜のＳＴＯにおいても、高誘電率とすることに成功した。
【００１０】
図３に、本願発明の概念図を示す。図３において、基板の上に下部イットリウム系酸化物超伝導（以下「ＹＢＣＯ」という。）層を積層し、該下部ＹＢＣＯ層の上に、第１のＳＴＯ層を堆積する。該第１層のＳＴＯ層の表面をＣＭＰ処理する。この後、該表面に第２のＳＴＯ層を形成し、該第２のＳＴＯ層の上にＹＢＣＯ層を形成する。
【００１１】
【実施例】
ＣＭＰを用いた３層構造の作製プロセスを図４に示す。パルスレーザ成長法（以下「ＰＬＤ法」という。）を用いて、ＳＴＯ（１００）基板上に下部ＹＢＣＯ膜としてｃ軸配向ＹＢＣＯ（００ｎ）薄膜を厚さ３００ｎｍ成膜後、真空を破ることなく連続してＳＴＯ（００１）薄膜を厚さ１０ｎｍ成膜して、ＳＴＯ／ＹＢＣＯ構造を作製する。
【００１２】
この厚さ１０ｎｍのＳＴＯ薄膜は、カバーＳＴＯ薄膜とよばれ、作製プロセスでＹＢＣＯが直接、大気や純水にさらされることを防ぎ、ＹＢＣＯ本来の超伝導特性を低下させないために成膜されている。
【００１３】
図５に、ＹＢＣＯ薄膜の成膜条件、図６に、ＳＴＯ薄膜の成膜条件を示す。
【００１４】
次に半導体技術で利用されているフォトリソグラフィー法を用いて、レジストにより下部パターンを作製し、低エネルギーイオンミリングを用いてエッチングを行い、下部ＹＢＣＯのパターンを形成する。次に、ＰＬＤ法により、ＳＴＯ（１００）薄膜厚さ１μｍ成膜を行う。
【００１５】
次に、成膜手順について説明する。まず、基板を２００℃に保持し、真空度が１０−４Ｐａに到達した後、酸素ガス雰囲気中（酸素圧１００Ｐａ）において温度上昇を行い、８１０℃に到達した後、ＳＴＯ薄膜を成長する。このＳＴＯ薄膜表面上に存在する突起物を除去し、下部ＹＢＣＯ薄膜の作るパターンの段差を平坦化するためＣＭＰにより研磨する。
【００１６】
下部ＹＢＣＯ薄膜を直接研磨すると超伝導特性を劣化させる原因になるため、ＳＴＯ薄膜の研磨を行った。その後、ＣＭＰプロセスによって表面に付着したＳｉ粒子等の不純物を、アセトン中でサンプルを超音波洗浄による表面クリーニングによって取り除いた。
【００１７】
ＣＭＰプロセス後、ＲＨＥＥＤ観測で観測した結果、試料表面は、アモルファス的であることが分かった。アモルファス結晶上にはエピタキシャル成長は、期待できない。
【００１８】
このため、酸素圧１００Ｐａ雰囲気中、温度６００℃、２時間の熱処理を行った。原子間力顕微鏡（ＡＦＭ）を用いて表面構造の観察を行った。その結果を図７に示す。この写真に見られるように、ＣＭＰ前においては、かなり大きな突起が観察されるが、ＣＭＰ後においては、上記突起に比べるとはるかに小さな突起が見られる程度に表面が滑らかになっている。
【００１９】
典型的に、２００ｎｍ程度の高さの円錐状形状の突起物は、ＣＭＰにより、高さで１／１０以下の２０ｎｍ以下に減少し、底面の面積で０．０４μｍ２以下と１／１０以下になっていることが確認され、ＣＭＰによって突起物の形状が小さくなっていることが確認され、超伝導マイクロショートが解消するであろうことが期待された。
【００２０】
熱処理後、ＰＬＤを用いて絶縁層ＳＴＯ薄膜を２００ｎｍ成膜し、真空を破ることなく連続して上部ＹＢＣＯ薄膜を２５０ｎｍ成膜する。このＳＴＯ薄膜は、ＣＭＰによって下部ＹＢＣＯ薄膜から成長している突起物の上部を切断した後、上部平面がＳＴＯ研磨表面に出現していることで生じるマイクロショートによる絶縁性の低下を防ぐためである。
【００２１】
成膜した上部ＹＢＣＯのパターンをフォトリソグラフィー法及び低エネルギーイオンミリングを用いて行い、平行平板コンデンサを作製した。ＨＦ５％を用いて、下部ＹＢＣＯに作製した電極部分のＳＴＯ薄膜をエッチングにより取り除いた。
【００２２】
上部ＹＢＣＯと下部ＹＢＣＯ薄膜のパターンは、クロスオーバーした構造であり、クロスした部分は、上部ＹＢＣＯ／絶縁層ＳＴＯ／ＣＭＰ−ＳＴＯ／ｃａｐｐｅｄ−ＳＴＯ／下部ＹＢＣＯの積層構造である。
【００２３】
【発明の効果】
作製した平行平板コンデンサの抵抗率の温度依存性を図８に示す。ＣＭＰ研磨によって、抵抗率は、半導体的挙動が確認され、その急激な減少が解消されたことが分かる。
【００２４】
図９に誘電率の温度依存性を示す。１００ｋＨｚで温度４．２Ｋにおいて２０，０００以上の誘電率が確認された。この誘電率の温度依存性は単結晶で得られた特性と一致していることから、優れた誘電特性を持つＳＴＯ薄膜がＹＢＣＯ薄膜上に作製されていることを示している。
【図面の簡単な説明】
【図１】Ｍ．  ＬｉｐｐｍａａらによるＳＴＯ薄膜の誘電率
【図２】Ｈｏｎｇ−Ｃｈｅｎｇ  Ｌｉ，  Ｘ．  Ｘ．  ＸｉらによるＳＴＯ薄膜の誘電率
【図３】本願発明の概念図
【図４】本願発明を利用した平行コンデンサの作製工程図
【図５】ＹＢＣＯ薄膜の成膜条件
【図６】ＳＴＯ薄膜の成膜条件
【図７】原子間力顕微鏡を用いて観察したＳＴＯ表面構造
【図８】本願発明を利用した平行平板コンデンサの抵抗率の温度依存性
【図９】本願発明を利用した平行平板コンデンサの誘電率の温度依存性
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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