(57)【要約】【課題】電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を簡易に防止し得る半導体装置及び積層型半導体装置を提供する。【解決手段】半導体装置１０は、半導体チップ１の表裏間を貫通する多数個の同一断面積の貫通電極８…を備える。貫通電極８は、同一信号に対してその流れる電流値の大きさに応じて複数個使用されている。【選択図】  図１
2004152812.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの表裏間を貫通する多数個の同一断面積の貫通電極を備えるとともに、
上記貫通電極は、同一信号に対してその流れる電流値の大きさに応じて複数個使用されていることを特徴とする半導体装置。
【請求項２】
前記貫通電極のうち少なくとも１種類は、半導体チップと電気的に接続される接続用貫通電極であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記貫通電極のうち少なくとも１種類は、半導体チップと電気的に接続されないスルー用貫通電極であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体チップのグランド端子又は電源端子に接続された貫通電極の個数は、他の信号端子に接続された貫通電極の個数よりも多く使用されていることを特徴とする請求項１〜３のいずれか１項に記載の記載の半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置が複数積層されていることを特徴とする積層型半導体装置。
【請求項６】
上下にｎ個（ｎは２以上の整数）連続して隣接する前記半導体装置間を接続するための貫通電極の個数よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する前記半導体装置間を接続するための貫通電極の個数の方が多く使用されていることを特徴とする請求項５記載の積層型半導体装置。
【請求項７】
複数の半導体装置の積層による接続距離の長さに伴って、貫通電極の個数が多く使用されていることを特徴とする請求項５記載の積層型半導体装置。
【請求項８】
複数の半導体装置の積層による接続距離に比例して、貫通電極の個数が多く使用されていることを特徴とする請求項７記載の積層型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、貫通電極を有する半導体装置、及びこの半導体装置を複数個積層することにより、高機能化、小型化及び薄型化を図るための積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）型半導体装置が広く用いられている。
【０００３】
図１５は、従来のＣＳＰ型半導体装置１００の断面構造の一例を示している。上記ＣＳＰ型半導体装置１００では、半導体チップ１０１の周辺に設けられた電極パッド１０２からＡｕワイヤ１０３を介して回路基板であるインターポーザ基板１０４に電気的な接続が行われ、インターポーザ基板１０４の裏面に設けられた外部取り出し電極１０５を介して、図示しない外部機器に接続されるようになっている。
【０００４】
Ａｕワイヤ１０３によるワイヤボンディングによって、半導体チップ１０１に形成されている電極パッド１０２とインターポーザ基板１０４との電気的な接続が行われる。このため、Ａｕワイヤ１０３の高さ分だけ高くなり、さらにＡｕワイヤ１０３の保護のためにモールド樹脂１０６による封止が必要となるため、ＣＳＰ型半導体装置１００の薄型化が図り難いという問題点を有している。
【０００５】
また、この問題を解決するために、図１６（ａ）に示すＦＣＢ（Ｆｌｉｐ  Ｃｈｉｐ  Ｂｏｎｄｉｎｇ）タイプのものと、図１６（ｂ）に示す貫通電極を有するもの等がある。これらのＣＳＰ型半導体装置では、ワイヤを不要とすることによって半導体装置の薄型化を図ることができる。
【０００６】
図１６（ａ）に示すＦＣＢタイプの半導体装置２００では、半導体チップ２０１は、電極パッド２０２上に形成された突起電極２０３を介して、インターポーザ基板２０４の接続パッド２０５と電気的に接続されている。この時、半導体チップ２０１の回路形成面２０６とインターポーザ基板２０４とは対向する向きに接続され、回路形成面２０６とインターポーザ基板２０４との間には、半導体チップ２０１の保護と接続部の保護とのために封止樹脂２０７にて封止されている。
【０００７】
また、図１６（ｂ）に示す貫通電極により電気的接続が行われた半導体装置２１０では、半導体チップ２１１に形成された貫通電極２１２とインターポーザ基板２１３に形成された接続パッド２１４とは、突起電極２１５を介して電気的に接続されている。必要に応じて、半導体チップ２１１とインターポーザ基板２１３との界面に、封止樹脂２１６を注入し封止することも可能である。この場合、半導体チップ２１１の回路形成面２１７は上向きである。
【０００８】
最近では、これらの半導体装置において、例えば特許文献１〜特許文献３に開示されているように、実装効率を高めるために、半導体装置としてのフィルムキャリア半導体モジュールを複数積み重ねて、電気的に接続したマルチチップ半導体装置が提案されている。
【０００９】
上記の特許文献１に記載のマルチチップ半導体装置３００は、図１７に示すように、３つの半導体装置３０１ａ・３０１ｂ・３０１ｃが下から順に積層されてなっている。各半導体装置３０１ａ・３０１ｂ・３０１ｃは、それぞれ、大きく分けて、素子がそれぞれ集積形成されたシリコン基板３０２・３０２・３０２と、集積形成された素子を所定の関係に接続するための多層配線層３０３・３０３・３０３と、これら各多層配線層３０３の層間絶縁膜３０４及び各シリコン基板３０２を貫通する貫通口３０５内に形成され、各半導体装置３０１ａ・３０１ｂ及び半導体装置３０１ｂ・３０１ｃ同士を電気的に接続するための接続プラグである貫通電極３０６及び開口絶縁膜３０７とから構成されている。上記貫通電極３０６…は、グランド端子や電源端子、及びその他の信号端子等の外部接続用端子に利用されるものであり、各半導体装置３０１ａ・３０１ｂ・３０１ｃ毎に、各用途に応じて複数設けられている。また、各シリコン基板３０２の裏面における上記貫通電極３０６以外の領域は裏面絶縁膜３０８にて被覆されている。
【００１０】
また、各半導体装置３０１ａ・３０１ｂ・３０１ｃの各多層配線層３０３には、上記金属プラグ３０６に電気的に接続された電極パッド３０９がそれぞれ設けられている。そして、半導体装置３０１ａの貫通電極３０６は、電極パッド３０９及びバンプ３１０を介して半導体装置３０１ｂの貫通電極３０６に接続されるとともに、半導体装置３０１ｂの貫通電極３０６は、電極パッド３０９及び半田バンプ３１０を介して半導体装置３０１ｃの貫通電極３０６に接続されている。
【００１１】
これにより、各半導体装置３０１ａ・３０１ｂ・３０１ｃは、相互に電気的に接続されていることになり、積層型半導体装置が完成される。
【００１２】
ところで、上記従来の積層型半導体装置では、上下間の電気的導通をとる場合、同一信号端子は同じ端子位置にて上下間の電気的導通を確保している。
【００１３】
【特許文献１】
特開平１０−２２３８３３号公報（１９９８年８月２１日公開）
【００１４】
【特許文献２】
特許第３１８６９４１号公報（２００１年５月１１日発行）
【００１５】
【特許文献３】
ＵＳ特許第６，１８４，０６０号明細書（２００１年２月６日登録）
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の貫通電極を形成した積層型半導体装置では、貫通電極の断面広さは、その機能に応じた配慮はされておらず、全て同じ大きさである。すなわち、グランド端子や電源端子等の、他の信号端子と比較して大きな電流が流れる端子でも、他の信号端子と同じ大きさであった。このため、電流を多く流す必要がある端子では、発熱・遅延等が発生するという問題点を有している。
【００１７】
また、貫通電極を形成した半導体装置を複数個積層した場合、積層数が増加するに伴い、上層の半導体装置から下層の半導体装置まで接続する必要がある端子は、貫通電極の接続距離が長くなることによって、電極の抵抗による電圧降下や発熱、遅延及びロスが発生するという問題点を有している。
【００１８】
さらに、様々な接続距離の貫通電極が混在することにより、電極の抵抗値がばらついてしまうという問題点を有している。
【００１９】
一方、この問題に対して、電流を多く流す貫通電極の断面積を大きくすることが考えられるが、そのためには、貫通電極形成のための開口径を大きくする必要がある。しかし、貫通電極の開口径について大小の種類を設けると、エッチングレートに差違が発生し、エッチング深さにバラツキが生じる。その結果、半導体ウエハの裏面研磨を行う場合に、シリコン（Ｓｉ）だけでなく、貫通電極に使用される金属も研磨しなければならないので、シリコン（Ｓｉ）に過度の応力が加わり、裏面研磨を円滑に行うことが困難であるという問題点を有している。
【００２０】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を簡易に防止し得る半導体装置及び積層型半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の半導体装置は、上記課題を解決するために、半導体チップの表裏間を貫通する多数個の同一断面積の貫通電極を備えるとともに、上記貫通電極は、同一信号に対してその流れる電流値の大きさに応じて複数個使用されていることを特徴としている。
【００２２】
上記の発明によれば、各貫通電極は、同一断面積を有しているとともに、電流を多く流す必要がある場合には、その流れる電流値の大きさに応じて貫通電極が複数個使用されている。これにより、貫通電極の断面積を相対的に大きくすることができ、その結果、貫通電極の抵抗値を下げ、発熱・遅延等を低減することが可能である。
【００２３】
一方、電流値の大きさに応じて貫通電極の断面積を増加させるために、貫通電極の開口径について大小の種類を設けると、エッチングレートに差違が発生し、エッチング深さにバラツキが生じる。その結果、半導体ウエハの裏面研磨を行う場合に、貫通電極に使用される金属も研磨しなければならないので、シリコン（Ｓｉ）に過度の応力が加わり、裏面研磨を円滑に行うことが困難であるという問題が生じる。
【００２４】
この点、本発明では、同一断面積の貫通電極を使用しているので、このような問題も発生しない。
【００２５】
したがって、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を簡易に防止し得る半導体装置を提供することができる。
【００２６】
また、本発明の半導体装置は、上記記載の半導体装置において、前記貫通電極のうち少なくとも１種類は、半導体チップに電気的に接続される接続用貫通電極であることを特徴としている。
【００２７】
上記の発明によれば、半導体チップ１に電気的に接続される接続用貫通電極について、電流を多く流す必要がある端子の貫通電極の個数を増やし、相対的に断面積を大きくすることによって、半導体チップを効率的に作動させることができる。
【００２８】
また、本発明の半導体装置は、上記記載の半導体装置において、前記貫通電極のうち少なくとも１種類は、半導体チップに電気的に接続されないスルー用貫通電極であることを特徴としている。
【００２９】
上記の発明によれば、貫通電極として、半導体チップに電気的に接続されないスルー用貫通電極が設けられることになる。
【００３０】
したがって、半導体装置に発生する熱をスルー用貫通電極を介して外部に逃すことができる。
【００３１】
また、本発明の半導体装置は、上記記載の半導体装置において、半導体チップのグランド端子又は電源端子に接続された貫通電極の個数は、他の信号端子に接続された貫通電極の個数よりも多く使用されていることを特徴としている。
【００３２】
すなわち、半導体チップのグランド端子又は電源端子は、他の信号端子に比べて大きい電流が流れる。
【００３３】
この点、本発明では、半導体チップのグランド端子又は電源端子に接続された貫通電極の個数は、他の信号端子に接続された貫通電極の個数よりも多く使用されている。
【００３４】
したがって、電流を多く流す必要がある半導体チップのグランド端子又は電源端子の貫通電極の個数を増やして、相対的に断面積を大きくすることによって、貫通電極の抵抗値を下げ、発熱・遅延等を低減することが可能である。また、端子間の抵抗ばらつきを押さえることが可能となる。
【００３５】
また、本発明の積層型半導体装置は、上記記載の半導体装置が複数積層されていることを特徴としている。
【００３６】
上記の発明によれば、上記記載の半導体装置が複数積層されている。したがって、長距離接続が必要な貫通電極の個数を距離に応じて多くして相対的な断面積を大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することが可能となる。また、端子間の抵抗ばらつきを押さえることが可能となる。
【００３７】
また、貫通電極の一部を、半導体チップに電気的に接続されないスルー用貫通電極とすることによって、上層の半導体装置から下層の半導体装置まで貫通して電流を流すことができる。
【００３８】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、上下にｎ個（ｎは２以上の整数）連続して隣接する前記半導体装置間を接続するための貫通電極の個数よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する前記半導体装置間を接続するための貫通電極の個数の方が多く使用されていることを特徴としている。
【００３９】
上記の発明によれば、接続する積層半導体装置の段数に応じて貫通電極の個数が多くなる。
【００４０】
このため、貫通電極の相対的な断面積を、接続距離に応じて大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することができる。
【００４１】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、複数の半導体装置の積層による接続距離の長さに伴って、貫通電極の個数が多く使用されていることを特徴としている。
【００４２】
上記の発明によれば、貫通電極の相対的な断面積は、複数の半導体装置の積層による接続距離の長さに伴って大きく形成されることになる。このため、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る積層型半導体装置を提供することができる。
【００４３】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、複数の半導体装置の積層による接続距離に比例して、貫通電極の個数が多く使用されていることを特徴としている。
【００４４】
上記の発明によれば、複数の半導体装置の積層による接続距離に比例して、貫通電極の個数が多く使用されているので、貫通電極の個数ひいては断面積の決定を容易に行うことができる。
【００４５】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図９に基づいて説明すれば、以下の通りである。
【００４６】
図１（ａ）は、本実施の形態の半導体装置１０を示す平面図である。上記半導体装置１０における半導体チップ１の周辺部分には、この半導体チップ１の表裏を貫通する貫通電極８が複数形成されている。
【００４７】
ここで、本実施の形態では、図１（ａ）（ｂ）に示すように、これら各貫通電極８…は、同一の断面積を有するものとなっているとともに、同一信号に対してその流れる電流値の大きさに応じて複数個使用されるようになっている。
【００４８】
すなわち、半導体装置１０の貫通電極８は、電源用貫通電極８ａ、グランド用貫通電極８ｂ及び信号用貫通電極８ｃの３種類に大別されるとともに、これら電源用貫通電極８ａ及びグランド用貫通電極８ｂの断面積と信号用貫通電極８ｃとして使用される貫通電極８…の個数がそれぞれ異なっている。具体的には、電源用貫通電極８ａは３個の貫通電極８…が接続されており、グランド用貫通電極８ｂは２個の貫通電極８…が接続されており、信号用貫通電極８ｃは１個の貫通電極８からなっている。この結果、電源用貫通電極８ａ及びグランド用貫通電極８ｂは、信号用貫通電極８ｃに比べて貫通電極８の使用個数が多くなっている。
【００４９】
この理由は、電源用貫通電極８ａ及びグランド用貫通電極８ｂには、信号用貫通電極８ｃに比べて、大きな電流値が流れるので、この大きな電流値が流れる電源用貫通電極８ａ及びグランド用貫通電極８ｂでは貫通電極８…の使用個数を多くすることにより、相対的な断面積の大きさを、これよりも小さな電流値が流れる信号用貫通電極８ｃの断面積の大きさよりも大きくしたものである。なお、上記の例では、貫通電極８の使用個数として、電源用貫通電極８ａ：グランド用貫通電極８ｂ：信号用貫通電極８ｃ＝３：２：１としているが、必ずしもこれに限らず、電源用貫通電極８ａ、グランド用貫通電極８ｂ、及び信号用貫通電極８ｃに対して、この貫通電極８に流れる電流の大きさに伴って、貫通電極８の使用個数を多くし、大きい断面積を有するようにすることが可能である。なお、上記の例では、貫通電極８は矩形に形成されているが、必ずしもこれに限らず、円形その他の形状であってもよい。
【００５０】
このように、電流を多く流す必要がある端子の貫通電極８の個数を多くすることによって、電極端子の面積を相対的に大きくし、その結果、電源用貫通電極８ａ及びグランド用貫通電極８ｂの抵抗値を下げ、発熱・遅延等を低減することが可能である。
【００５１】
上記の半導体装置１０では、図２に示すように、上記半導体チップ１に形成された図示しない素子領域から配線パターンが延びており、この配線パターンは電極パッド７にて貫通電極８に接続されている。すなわち、半導体チップ１内には、図示しないが、素子領域から延びる無数の微細な配線が配線パターンとして走っている。上記の電極パッド７は、上記の配線パターンの中で外部との電気的なやり取りを行うために、配線パターンの先端に設けられかつ半導体チップ１の周辺に配置されている比較的大きな電極端子をいう。なお、従来は、この電極パッド７からワイヤーボンドが行われていた。
【００５２】
上記の貫通電極８はインターポーザ基板３０の裏面に設けられた外部取り出し電極３１に電気的に接続されるようになっている。すなわち、インターポーザ基板３０の裏面には、外部取り出し電極３１が複数形成されており、これら外部取り出し電極３１は、インターポーザ基板３０の内部に形成された図示しないビアホールによって、表面に形成された複数の接続パッド３２に電気的に接続されている。これら接続パッド３２は、上記半導体装置１０の貫通電極８の平面位置と同じ領域に設けられており、これによって、接続パッド３２と電源用貫通電極８ａ及び信号用貫通電極８ｃ等の貫通電極８とをバンプ２５にて接続することにより、半導体装置１０の貫通電極８とインターポーザ基板３０の裏面に露出して形成された接続パッド３２とが電気的に接続される。この結果、半導体チップ１の素子領域が外部取り出し電極３１にまで電気的に接続されることになり、この外部取り出し電極３１を例えば他の図示しないプリント基板の電源等に接続することができる。
【００５３】
なお、上記の説明では、半導体装置１０の貫通電極８は、下側に設けられるインターポーザ基板３０にバンプ２５を介して接続されるものとなっているが、必ずしもこれに限らず、貫通電極８の表面に例えばワイヤを接続することも可能である。
【００５４】
また、上記インターポーザ基板３０は、本実施の形態では、半導体装置１０と図示しない回路基板との間に入る中継用の基板として使用している。半導体装置１０の電極パッド７のピッチは狭くて、回路基板やマザーボードの電極ピッチとは整合しないため、このインターポーザ基板３０にてピッチ変換することができる。また、インターポーザ基板３０は、このように半導体装置１０の電極パッド７を再配置することができるとともに、半導体装置１０と図示しない回路基板との間の応力緩和等にも役立つ。
【００５５】
ここで、半導体装置１０のチップサイズを最小にすることが、コストダウンのために重要であるため、通常、貫通電極８はできるだけ小さいことが望ましい。
【００５６】
本実施の形態では、信号用貫通電極８ｃの大きさを１０μｍ角としている。また、半導体装置１０の厚みを５０μｍと非常に薄くすることによって、小型、薄型化を達成している。なお、元の後述する半導体ウエハ１１の厚みは６００〜７００μｍ程度であるが、一般的には、それを３００〜４００μｍ程度の厚みに研磨していることが多い。最近のＣＳＰ（チップサイズパッケージ）等では１５０〜２００μｍに研磨しているものもある。
【００５７】
しかしながら、電源端子やグランド端子は電流が他の信号端子に比べて多く流れるために、配線抵抗はできるだけ小さいことが望ましい。その理由は、抵抗値が大きいと電圧降下や発熱、信号の遅延等が大きくなるためである。したがって、電源端子又はグランド端子に接続される電源用貫通電極８ａ又はグランド用貫通電極８ｂの断面積を、他の信号端子に接続される信号用貫通電極８ｃの２〜５倍程度に大きくすることが望ましい。
【００５８】
本実施の形態では、電源端子及びグランド端子の抵抗値を低減するために、電源端子及びグランド端子に接続された電源用貫通電極８ａ及びグランド用貫通電極８ｂの貫通電極８の使用個数を３個又は２個として、断面積のサイズを他の信号端子よりも相対的に大きくしている。
【００５９】
これにより、大電流が流れるこれら電源端子及びグランド端子の配線抵抗が低減され、発熱や信号の遅延を低減することが可能となる。
【００６０】
なお、上述の説明では、貫通電極８は、半導体チップ１に配されている電極パッド７に接続されたものとして説明しているが、必ずしもこれに限らない。すなわち、図３に示すように、例えば、貫通電極８のうち、半導体チップ１に配されている電極パッド７に接続されたものを接続用貫通電極１８とする一方、半導体チップ１の電極パッド７に接続されないスルー用貫通電極１９とすることができる。
【００６１】
このように、半導体装置１０において、スルー用貫通電極１９を設けることによって、このスルー用貫通電極１９を通して半導体装置１０で発生する熱をインターポーザ基板３０等の基板に逃がすことができるメリットがある。なお、スルー用貫通電極１９の他の用途については、後述する実施の形態２及び実施の形態３にて詳述する。
【００６２】
上記接続用貫通電極１８及びスルー用貫通電極１９を有する半導体装置１０の製造方法について、図４ないし図９に基いて説明する。また、説明は主として貫通電極８の形成方法について行う。
【００６３】
まず、シリコン（Ｓｉ）からなる半導体ウエハ１１の電極パッド７付近の断面構造を図４（ａ）に示す。
【００６４】
この図４（ａ）に示すものは、シリコン（Ｓｉ）からなる半導体ウエハ１１の表面に、二酸化ケイ素（ＳｉＯ２）からなる熱酸化膜１２と、アルミニウム（Ａｌ）−シリコン（Ｓｉ）、又はアルミニウム（Ａｌ）−銅（Ｃｕ）からなる電極パッド７とを形成し、さらに、これら熱酸化膜１２と一部の電極パッド７の表面とをＰ−ＳｉＮからなる絶縁膜１３で保護したものである。ここで、上記表面の前記絶縁膜１３の厚みは、電極パッド７の上で例えば０．７μｍである。なお、上記Ｐ−ＳｉＮからなる絶縁膜１３は、シリコン（Ｓｉ）と窒素（Ｎ）との化合物であり、「Ｐ」はプラズマの「Ｐ」である。このＰ−ＳｉＮからなる絶縁膜１３は、比誘電率が７でありシリコン酸化膜（酸化膜＝４）より高いので、パッシベーション膜等に使われる。Ｐ−ＳｉＮからなる絶縁膜１３は、通常、炉での成長を行うが、電極パッド７がパターニングされた後は、融点の問題で高温での処理ができなくなる。そこで、プラズマ放電をかけての成長を行う。本実施の形態では、炉成長よりも温度が低い分膜質は劣るが、酸化膜よりも比誘電率等が良いので使用しているものである。
【００６５】
次いで、図４（ｂ）に示すように、貫通電極８作成のための溝部９を作成するために、レジストを均一に塗布した後、縮小投影型露光機を使用して、電極パッド７内に上記溝部９のために開口して、電極パッド７を露出させる。
【００６６】
次いで、図４（ｃ）に示すように、ドライエッチングにて下層のアルミニウム（Ａｌ）−シリコン（Ｓｉ）、又はアルミニウム（Ａｌ）−銅（Ｃｕ）からなる電極パッド７のエッチングを行い、腐食が発生しないように直ちに防腐食処理としてポリマー除去及び水洗処理を行う。続いて、熱酸化膜１２をドライエッチングにてエッチングを行う。なお、このとき、ドライエッチャーでは異種の膜質を連続エッチングするので、使用ガス種の違いからなるチャンバー内の雰囲気や、特に金属腐食等を懸念してできるだけ大気に触れない理由から、マルチチャンバー型ドライエッチャーを使用するのが好ましい。
【００６７】
次いで、半導体ウエハ１１のシリコン（Ｓｉ）基板までエッチングが到達した後、このシリコン（Ｓｉ）基板をＳｉ深堀用ドライエッチャーにて５０μｍから７０μｍのエッチングを行う。
【００６８】
次いで、図４（ｄ）に示すように、エッチング完了後、ポリマー除去を行い、レジスト剥離を行う。
【００６９】
次いで、図５（ａ）に示すように、絶縁膜成長設備にて側壁絶縁膜１４を成長させる。この側壁絶縁膜１４は、ウエハ表面にも成長するので、ドライエッチャーにてエッチバックを行い表面の側壁絶縁膜１４を取り除く。このとき、スルー用貫通電極１９の溝部９は側壁絶縁膜１４を残しておきたいので、図５（ｂ）に示すように、先に、フィルム型レジスト１５を貼り付けた後に、縮小投影型露光機にてパターニングしカバーする。その後、図５（ｃ）に示すように、表面の側壁絶縁膜１４をエッチングで除去する。
【００７０】
次いで、図５（ｄ）に示すように、フィルム型レジスト１５を剥離した後、図６（ａ）に示すように、バリアメタル１６をスパッタし、図６（ｂ）に示すように、溝部９内とウエハ上部の再配線パターンの必要な部分を残してエッチングを行い、さらに、図６（ｃ）に示すように、無電解メッキ技術を使用して導体１７を成長させる。
【００７１】
次いで、図７（ａ）に示すように、ウエハ表面の一部に残っている絶縁膜１３をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ：科学的機械的研磨）にて取り除き、その後、図７（ｂ）に示すように、導電膜２０をスパッタし、抵抗の高い箇所及び接続距離の長い箇所は、貫通電極８をショートさせて抵抗を下げるようにするために、図７（ｃ）に示すように、レジスト２１を塗布した後、図８（ａ）に示すように、エッチングを行う。
【００７２】
なお、上記のＣＭＰとは、シリカ粒子を含んだ研磨液（スラリー）をウエハ表面に流しながら、スピンドルに張り合わせたウエハを回転テーブル表面の研磨パッドに圧着させて研磨する方法である。スラリーで研磨すべき材料層表面を酸化するという科学的メカニズムと、酸化層を機械的に削り取るという機械的メカニズムの両方を利用するものであり、ＩＣ製造工程におけるウエハ表面の完全平坦化技術であって、絶縁膜系とメタル系の２つの応用分野がある。上記絶縁膜系ＣＭＰは層間絶縁膜の平坦化やＳＴＩの埋め込み絶縁膜の形成に利用され、メタル系ＣＭＰはタングステンプラグ形成や銅のダマシンプロセスに利用されている。
【００７３】
次いで、図８（ｂ）に示すように、レジスト２１を剥離した後、図８（ｃ）に示すように、ウエハ表面に補強板２２をＵＶ接着シートにて貼り合わせ、半導体ウエハ１１の裏面研磨を実施する。
【００７４】
その結果、図８（ｄ）に示すように、貫通電極８の裏面側が露出された後、補強板２２を取り除く。次いで、成長した導電膜２０の上及び再配線にてショートさせた箇所の上にバンプ２５を付けて完了する。
【００７５】
なお、上記の例では、貫通電極８・８同士の接続のために、導電膜２０を使用したが、必ずしもこれに限らず、例えば、図９に示すように、金ワイヤバンプからなるバンプ２５にて形成することが可能である。なお、このバンプ２５の作成に際しては、周りが導体であることが必要である。
【００７６】
このように、本実施の形態の半導体装置１０では、各貫通電極８…は、同一断面積を有しているとともに、電流を多く流す必要がある場合には、その流れる電流値の大きさに応じて貫通電極８が複数個使用されている。これにより、貫通電極８の断面積を相対的に大きくすることができ、その結果、貫通電極８の抵抗値を下げ、発熱・遅延等を低減することが可能である。
【００７７】
一方、電流値の大きさに応じて貫通電極８の断面積を増加させるために、貫通電極８の溝部９の開口面積について大小の種類を設けると、エッチングレートに差違が発生し、エッチング深さにバラツキが生じる。その結果、半導体ウエハ１１の裏面研磨を行う場合に、貫通電極８に使用される金属も研磨しなければならないので、シリコン（Ｓｉ）に過度の応力が加わり、裏面研磨を円滑に行うことが困難であるという問題が生じる。
【００７８】
この点、本実施の形態では、同一断面積の貫通電極８を使用しているので、このような問題も発生しない。
【００７９】
したがって、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を簡易に防止し得る半導体装置１０を提供することができる。
【００８０】
また、本実施の形態の半導体装置１０は、貫通電極８…のうち少なくとも１種類は、半導体チップ１の電極パッド７を介して素子領域に電気的に接続される接続用貫通電極１８である。
【００８１】
したがって、半導体チップ１に電気的に接続される接続用貫通電極１８について、電流を多く流す必要がある端子の貫通電極８の個数を増やし、相対的に断面積を大きくすることによって、半導体チップ１を効率的に作動させることができる。
【００８２】
また、本実施の形態の半導体装置１０は、貫通電極８のうち少なくとも１種類は、半導体チップの電極パッド７に接続されないスルー用貫通電極１９であるので、貫通電極８として、半導体チップ１に接続されないスルー用貫通電極１９が設けられることになる。したがって、半導体装置１０に発生する熱をスルー用貫通電極１９を介して外部に逃すことができる。
【００８３】
ところで、グランド端子又は電源端子は、他の信号端子に比べて大きい電流が流れる。
【００８４】
この点、本実施の形態では、半導体チップ１のグランド端子又は電源端子に接続された電源用貫通電極８ａにおける貫通電極８の使用個数は、他の信号端子に接続された信号用貫通電極８ｃにおける貫通電極８の使用個数よりも多い。
【００８５】
したがって、電流を多く流す必要がある半導体チップ１のグランド端子又は電源端子の電源用貫通電極８ａの断面積を貫通電極８の個数を増やして相対的に大きくすることによって、電源用貫通電極８ａの抵抗値を下げ、発熱・遅延等を低減することが可能である。また、端子間の抵抗ばらつきを押さえることが可能となる。
【００８６】
〔実施の形態２〕
本発明の他の実施の形態について図１０ないし図１３に基いて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００８７】
本実施の形態では、前記実施の形態１の半導体装置１０が複数個としての５個積層された積層型半導体装置について説明する。
【００８８】
上記構成の積層型半導体装置４０では、図１０に示すように、下側から順に、第１半導体装置１０ａ、第２半導体装置１０ｂ、第３半導体装置１０ｃ、第４半導体装置１０ｄ、及び第５半導体装置１０ｅの５段の半導体装置１０が順に積層されている。
【００８９】
上記の積層型半導体装置４０では、同図において左から１番目、２番目及び５番目の貫通電極８は信号用貫通電極８ｃとして使用されているものであり、最上段の第５半導体装置１０ｅから最下段の第１半導体装置１０ａまで各半導体装置１０においてそれぞれ１個の貫通電極８によって電気的に接続されている。
【００９０】
一方、同図において左から３番目及び４番目の貫通電極８は、例えば、グランド用貫通電極８ｂとして使用されているものであり、最上段の第５半導体装置１０ｅから最下段の第１半導体装置１０ａまで各半導体装置１０においてそれぞれ２個の貫通電極８によって電気的に接続されている。
【００９１】
すなわち、最上段の第５半導体装置１０ｅにおいては、同図において左から３番目及び４番目の貫通電極８は、導電膜２０及びバンプ２５によって、電気的に接続されている。
【００９２】
また、上記の各半導体装置１０ａ〜１０ｅの貫通電極８は、いずれも当該各半導体装置１０ａ〜１０ｅの素子領域に電気的に接続される接続用貫通電極１８であり、それぞれ電極パッド７に接続されている。
【００９３】
このように、全ての半導体装置１０…における電極端子の位置が同一で揃っている場合には、このような形態をとることができる。
【００９４】
しかしながら、上下の半導体装置１０…の電極端子の位置がパターンレイアウト上揃わないときが多々発生する。
【００９５】
そこで、本実施の形態では、その解決策として、図１１に示すように、ウエハ裏面に再配線２３を行い、問題を解決している。
【００９６】
上記の再配線２３の形成方法について、図１２及び図１３に基いて説明する。
【００９７】
まず、図１２（ａ）に示すように、ウエハ裏面の研磨完了後、補強板２２を取り除く前の状態において、図１２（ｂ）に示すように、半導体ウエハ１１の裏面側に絶縁膜２４の蒸着を行い、レジスト２６を塗布した後、縮小投影型露光機を使用して貫通電極８の領域の絶縁膜２４のエッチングを行う。
【００９８】
次いで、図１２（ｃ）に示すように、バリアメタル２７をスパッタし、再度、レジスト２８を塗布した後、再配線２３のための導電物を電解めっきする。電解めっき終了後、図１２（ｄ）に示すように、レジスト２８の剥離を行い、図１３（ａ）に示すように、薬品にて不必要なめっき部分を取り除き、図１３（ｂ）に示すように、その上から保護膜２９をつけ、エッチングで開口する。その後、補強板２２を剥がす。なお、図１２（ｂ）〜（ｄ）及び図１３（ａ）（ｂ）においては、補強板２２の記載を省略している。
【００９９】
本実施の形態では、これにて完成とし、前記図１１に示すように、バンプ２５にて下層の半導体装置１０に接続することができる。
【０１００】
ただし、必ずしもこれに限らず、例えば、図１３（ｃ）に示すように、２個の貫通電極８・８の上面をバンプ２５にて接続することも可能である。
【０１０１】
このように、本実施の形態の積層型半導体装置４０では、長距離接続が必要な貫通電極８の個数を距離に応じて多くして相対的な断面積を大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することが可能となる。また、端子間の抵抗ばらつきを押さえることが可能となる。
【０１０２】
また、上記の例では、全て接続用貫通電極１８を使用していたが、必ずしもこれに限らず、貫通電極８の一部を、半導体チップ１具体的には電極パッド７に接続しないことによって、素子領域に電気的に接続されないスルー用貫通電極１９とすることができる。
【０１０３】
これによって、上層の半導体装置１０から下層の半導体装置１０まで貫通して電流を流すことができる。
【０１０４】
〔実施の形態３〕
本発明の他の実施の形態について図１４に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１０５】
本実施の形態では、複数の半導体装置１０の積層による接続距離の長さに伴って、貫通電極８の個数が多く使用される積層型半導体装置５０について説明する。
【０１０６】
上記積層型半導体装置５０は、図１４に示すように、インターポーザ基板３０上に、第１半導体装置１０ａ、第２半導体装置１０ｂ、第３半導体装置１０ｃ、第４半導体装置１０ｄ、及び第５半導体装置１０ｅの５段の半導体装置１０が順に積層されている。
【０１０７】
同図に示すように、最下段の第１半導体装置１０ａからインターポーザ基板３０の外部取り出し電極３１までの配線距離に比べて、最上段の第５半導体装置１０ｅからインターポーザ基板３０の外部取り出し電極３１までの接続距離は長くなっていることが分かる。
【０１０８】
すなわち、例えば、第５半導体装置１０ｅの電極パッド７をインターポーザ基板３０の外部取り出し電極３１に接続する場合や、第５半導体装置１０ｅを第１半導体装置１０ａの貫通電極８に接続する場合には配線距離が長くなり、配線抵抗が大きくなり、遅延や発熱を生じる問題がある。したがって、その場合には、できるだけ、配線抵抗は小さく、ばらつきのないことが望ましい。
【０１０９】
そこで、本実施の形態では、隣接する半導体装置１０…間を接続する貫通電極８と少なくとも１つの半導体装置１０をスルーして接続する貫通電極８との配線抵抗値のばらつきをなくすために、貫通電極８の断面積の大きさを調整すべく、貫通電極８の使用個数を増やしている。つまり、複数の半導体装置１０…の積層による接続距離の長さに伴って、貫通電極８の個数が多く使用されている。
【０１１０】
一般化すると、上下にｎ個（ｎは２以上の整数）連続して隣接する半導体装置１０…間を接続するための貫通電極８の使用個数よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する半導体装置１０…間を接続するための貫通電極８の使用個数の方が多い。
【０１１１】
具体的には、インターポーザ基板３０に接続する際、本実施の形態では、同じ厚みの半導体装置１０…を積層した場合、１つの半導体装置１０の場合には１個の貫通電極８を使用するのに対して、隣接する２段の半導体装置１０・１０を接続するときには貫通電極８を２個使用し、隣接する３段の半導体装置１０・１０・１０を接続するときには貫通電極８を３個使用し、隣接する４段の半導体装置１０・１０・１０・１０を接続するときには貫通電極８を４個使用し、隣接する５段の半導体装置１０・１０・１０・１０・１０を接続するときには、貫通電極８を５個使用している。
【０１１２】
したがって、本実施の形態では、複数の半導体装置１０…の積層による接続距離に比例して、貫通電極８…の使用個数が増加している。これにより、貫通電極８…の配線抵抗値を揃えることができる。
【０１１３】
また、様々な厚みの半導体装置１０を積層した場合も、貫通電極８の配線距離に比例して、使用個数を増加して断面積を相対的に大きくすれば、各端子間の抵抗ばらつきを低減することが可能となり、長距離配線の抵抗値を低減することが可能となる。
【０１１４】
さらに、半導体チップ１の電源端子及びグランド端子等は、数個の貫通電極８を使用し、相対的に断面積を大きく形成することによって、発熱や遅延等を低減することが可能となる。
【０１１５】
このように、本実施の形態の積層型半導体装置５０では、上下にｎ個（ｎは２以上の整数）連続して隣接する半導体装置１０…間を接続するための貫通電極８の個数よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する半導体装置１０…間を接続するための貫通電極８…の個数の方が多く使用されている。
【０１１６】
このため、接続する積層型半導体装置５０の段数に応じて貫通電極８の個数が多くなる。この結果、貫通電極８の相対的な断面積を、接続距離に応じて大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することができる。
【０１１７】
また、本実施の形態の積層型半導体装置５０では、貫通電極８の相対的な断面積は、複数の半導体装置１０…の積層による接続距離の長さに伴って大きく形成されることになる。このため、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る積層型半導体装置５０を提供することができる。
【０１１８】
また、本実施の形態の積層型半導体装置５０では、複数の半導体装置１０…の積層による接続距離に比例して、貫通電極８の個数が多く使用されているので、貫通電極８の個数ひいては断面積の決定を容易に行うことができる。
【０１１９】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的手段に含まれる。
【０１２０】
【発明の効果】
本発明の半導体装置は、以上のように、半導体チップの表裏間を貫通する多数個の同一断面積の貫通電極を備えるとともに、上記貫通電極は、同一信号に対してその流れる電流値の大きさに応じて複数個使用されているものである。
【０１２１】
それゆえ、貫通電極の断面積を相対的に大きくすることができ、その結果、貫通電極の抵抗値を下げ、発熱・遅延等を低減することが可能である。
【０１２２】
また、本発明では、同一断面積の貫通電極を使用しているので、貫通電極の開口径について大小の種類を設ける場合の問題も発生しない。
【０１２３】
したがって、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を簡易に防止し得る半導体装置を提供することができるという効果を奏する。
【０１２４】
また、本発明の半導体装置は、上記記載の半導体装置において、前記貫通電極のうち少なくとも１種類は、半導体チップに電気的に接続される接続用貫通電極である。
【０１２５】
それゆえ、半導体チップに電気的に接続される接続用貫通電極について、電流を多く流す必要がある端子の貫通電極の個数を増やし、相対的な断面積を大きくすることによって、半導体チップを効率的に作動させることができるという効果を奏する。
【０１２６】
また、本発明の半導体装置は、上記記載の半導体装置において、前記貫通電極のうち少なくとも１種類は、半導体チップに電気的に接続されないスルー用貫通電極である。
【０１２７】
それゆえ、半導体装置に発生する熱をスルー用貫通電極を介して外部に逃すことができるという効果を奏する。
【０１２８】
また、本発明の半導体装置は、上記記載の半導体装置において、半導体チップのグランド端子又は電源端子に接続された貫通電極の個数は、他の信号端子に接続された貫通電極の個数よりも多く使用されているものである。
【０１２９】
それゆえ、電流を多く流す必要がある半導体チップのグランド端子又は電源端子の貫通電極の個数を増やして、相対的な断面積を大きくすることによって、貫通電極の抵抗値を下げ、発熱・遅延等を低減することが可能である。また、端子間の抵抗ばらつきを押さえることが可能となるという効果を奏する。
【０１３０】
また、本発明の積層型半導体装置は、上記記載の半導体装置が複数積層されているものである。
【０１３１】
それゆえ、長距離接続が必要な貫通電極の個数を距離に応じて多くして相対的な断面積を大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することが可能となる。また、端子間の抵抗ばらつきを押さえることが可能となる。
【０１３２】
また、貫通電極の一部を、半導体チップに電気的に接続されないスルー用貫通電極とすることによって、上層の半導体装置から下層の半導体装置まで貫通して電流を流すことができるという効果を奏する。
【０１３３】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、上下にｎ個（ｎは２以上の整数）連続して隣接する前記半導体装置間を接続するための貫通電極の個数よりも、上下に（ｎ＋１）個（ｎは２以上の整数）以上連続して隣接する前記半導体装置間を接続するための貫通電極の個数の方が多く使用されているものである。
【０１３４】
それゆえ、貫通電極の相対的な断面積を、接続距離に応じて大きくすることができ、これによって、電極の抵抗値を下げ、電圧降下や発熱、遅延、ロスを低減することができるという効果を奏する。
【０１３５】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、複数の半導体装置の積層による接続距離の長さに伴って、貫通電極の個数が多く使用されているものである。
【０１３６】
それゆえ、貫通電極の相対的な断面積は、複数の半導体装置の積層による接続距離の長さに伴って大きく形成されることになる。このため、電極の抵抗による極度の電圧降下や発熱、遅延、ロス及び電極の抵抗値のばらつきの発生を防止し得る積層型半導体装置を提供することができるという効果を奏する。
【０１３７】
また、本発明の積層型半導体装置は、上記記載の積層型半導体装置において、複数の半導体装置の積層による接続距離に比例して、貫通電極の個数が多く使用されているものである。
【０１３８】
それゆえ、複数の半導体装置の積層による接続距離に比例して、貫通電極の個数が多く使用されているので、貫通電極の個数ひいては断面積の決定を容易に行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】（ａ）は本発明における半導体装置の実施の一形態を示す平面図、（ｂ）は上記半導体装置を示すＡ−Ａ線断面図である。
【図２】インターポーザ基板上に搭載した半導体装置を示す断面図である。
【図３】接続用貫通電極の他に、スルー用貫通電極を備えた半導体装置を示す断面図である。
【図４】（ａ）〜（ｄ）は、半導体装置の貫通電極の製造工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、半導体装置の貫通電極における図４の続きの製造工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、半導体装置の貫通電極における図５の続きの製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、半導体装置の貫通電極における図６の続きの製造工程を示す断面図である。
【図８】（ａ）〜（ｄ）は、半導体装置の貫通電極における図７の続きの製造工程を示す断面図である。
【図９】貫通電極に金バンプを形成した半導体装置を示す断面図である。
【図１０】本発明における積層型半導体装置の実施の形態を示す断面図である。
【図１１】上記積層型半導体装置において、上下の半導体装置における貫通電極の位置が揃っていない場合の該貫通電極の接続状態を示す断面図である。
【図１２】（ａ）〜（ｄ）は、上記図１１に示す積層型半導体装置の製造工程を示す断面図である。
【図１３】（ａ）〜（ｃ）は、図１２の続きの製造工程を示す断面図である。
【図１４】本発明における積層型半導体装置の他の実施の形態を示す断面図である。
【図１５】従来の半導体装置を示す断面図である。
【図１６】従来の他の半導体装置を示す断面図である。
【図１７】従来の積層型半導体装置を示す断面図である。
【符号の説明】
１    半導体チップ
７    電極パッド
８    貫通電極
８ａ  電源用貫通電極（貫通電極）
８ｂ  グランド用貫通電極（貫通電極）
８ｃ  信号用貫通電極（貫通電極）
１０    半導体装置
１１    半導体ウエハ
１８    接続用貫通電極
１９    スルー用貫通電極
２５    バンプ
３０    インターポーザ基板
３１    外部取り出し電極
３２    接続パッド
４０    積層型半導体装置
５０    積層型半導体装置
【図１】
2004152812.tif 000003
【図２】
2004152812.tif 000004
【図３】
2004152812.tif 000005
【図４】
2004152812.tif 000006
【図５】
2004152812.tif 000007
【図６】
2004152812.tif 000008
【図７】
2004152812.tif 000009
【図８】
2004152812.tif 000010
【図９】
2004152812.tif 000011
【図１０】
2004152812.tif 000012
【図１１】
2004152812.tif 000013
【図１２】
2004152812.tif 000014
【図１３】
2004152812.tif 000015
【図１４】
2004152812.tif 000016
【図１５】
2004152812.tif 000017
【図１６】
2004152812.tif 000018
【図１７】
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