(57)【要約】【課題】本発明はバイパスコンデンサとしてのキャパシタ部を備えた半導体装置用基板に関し、キャパシタ部を絶縁層の積層する途中の過程で作り込むことによってインダクタンスを極く小さくして、半導体素子の動作周波数が高周波数化した場合にも半導体素子に供給する電源電圧の安定化を図ることができるようにすることを課題とする。【解決手段】半導体装置用基板３０は、絶縁層３１、３２，３３が積層してある多層回路基板であり、上側に半導体素子搭載面３６を有する。絶縁層３３はベークされた有機ポリシラン製の層である。キャパシタ部５０は絶縁層３３と絶縁層３２との間に作り込まれており、電源供給導電経路４４と接地導電経路４５とに接続されている。【選択図】        図１
2004152884.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁層が積層された構造であり、半導体素子が搭載される半導体素子搭載面を有する構成の半導体装置用基板であって、
電極が誘電体部を挟んで対向する構造のキャパシタ部が、積層されている絶縁層の間に作り込まれている構成としたことを特徴とする半導体装置用基板。
【請求項２】
複数の絶縁層が積層された構造であり、半導体素子が搭載される半導体素子搭載面を有し、内部に電源供給導電路及び接地導電路を有する構成の半導体装置用基板であって、
電極が誘電体部を挟んで対向する構造のキャパシタ部が、上記電源供給導電路と接地導電路との間に電気的に接続させて、積層されている絶縁層の間に作り込まれている構成としたことを特徴とする半導体装置用基板。
【請求項３】
請求項１又は請求項２記載の半導体装置用基板において、
上記複数の絶縁層のうち上記半導体素子搭載面を形成する絶縁層は、ベークされた有機ポリシラン製の層である構成としたことを特徴とする半導体装置用基板。
【請求項４】
複数の絶縁層が積層された構造であり、且つ、電極が誘電体部を挟んで対向する構造のキャパシタ部を隣り合う絶縁層の間に備えている構造の半導体装置用基板を製造する方法において、
絶縁層を重ねて形成する工程の途中における一つの絶縁層を形成する工程と次の絶縁層を形成する工程との間で、
一つの電極を形成する工程、該形成された電極に重ねて誘電体部を形成する工程及び該形成された誘電体部に重ねて別の電極を形成する工程とを行うことを特徴とする半導体装置用基板の製造方法。
【請求項５】
請求項４記載の半導体装置用基板の製造方法において、
上記一つの絶縁層を形成する工程は、ベークされた有機ポリシラン製の層を形成する工程であることを特徴とする半導体装置用基板の製造方法。
【請求項６】
請求項１乃至請求項３のうち何れか一項記載の半導体装置用基板の半導体素子搭載面に半導体素子が搭載された構成としたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置用基板及びこの製造方法、並びに半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置は搭載される半導体素子の動作周波数が高周波数化してきており、これに伴なって、半導体素子に供給する電源電圧の安定化を図ることが必要となってきている。これに対応するために、半導体素子が搭載される半導体装置用基板にキャパシタ素子を設ける構造が提案されている。
【０００３】
図９は従来の半導体装置１０を示す。半導体素子１２が搭載してある半導体装置用基板１１は、基板本体１３の内部にキャパシタ素子１４が設けてある構成である。キャパシタ素子１４は、シリコン基板１５の上面に、誘電材料からなる膜１６が形成してあり、更に膜１６の上に導電性の膜１７が形成してある構成である。（特許文献１参照）
【特許文献１】
特開２００１−２７４０３４号公報（段落番号００２５，００２６、図３）
【０００４】
【発明が解決しようとする課題】
半導体装置用基板１１は別個に製造したキャパシタ素子１４を基板本体１３の内部に埋め込んである構造であるので、キャパシタ素子１４と半導体素子搭載面との距離を短くすることは困難であり、半導体素子１２とキャパシタ素子１４との間の導電経路を短くすることは難しい。よって、この導電経路の部分のインダクタンスを小さくすることが難しく、半導体素子の動作周波数が高周波数化してきた場合に、このインダクタンスが原因で半導体素子に供給する電源電圧の安定化を図ることが難しくなってしまう。
【０００５】
また、キャパシタ素子１４は、基板本体１３とは別個に製造したものであり、半導体装置用基板１１はキャパシタ素子１４を基板本体１３の内部に埋め込んで製造される。このため、半導体装置用基板１１の製造に手間が掛かっていた。
【０００６】
また、キャパシタ素子１４は支持体がシリコン基板１５であるので、膜１６、１７が形成されたシリコンウェハを個片化する場合に、シリコンウェハをダイシングする必要があり、製造に手間が掛かっており、その分、半導体装置用基板１１の製造コストが高くなっていた。
【０００７】
また、キャパシタ素子１４は支持体がシリコン基板１５であるので、キャパシタ素子１４は、厚さが薄くできず、その分、半導体装置用基板１１が厚くなってしまっていた。半導体装置用基板１１を薄くしようとして基板本体１３に窪み部１８を形成してあるが、この窪み部１８は基板本体１３の構造を複雑にしてしまっている。
【０００８】
そこで、本発明は上記課題を解決した半導体装置用基板及びこの製造方法、並びに半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１の発明は、複数の絶縁層が積層された構造であり、半導体素子が搭載される半導体素子搭載面を有する構成の半導体装置用基板であって、
電極が誘電体部を挟んで対向する構造のキャパシタ部が、積層されている絶縁層の間に作り込まれている構成としたものである。
【００１０】
キャパシタ素子を別途製造しておいて、これを半導体装置用基板本体に埋め込んでなる構造に比べて、キャパシタ部を半導体素子搭載面の極く近くに配置することが可能となり、インダクタンスの影響を小さく出来る。
【００１１】
また、キャパシタ素子を別途製造しておいて、これを半導体装置用基板本体に埋め込んでなる構造に比べて、キャパシタ部を有する半導体装置用基板を生産性良く製造することが可能である。
【００１２】
請求項２の発明は、複数の絶縁層が積層された構造であり、半導体素子が搭載される半導体素子搭載面を有し、内部に電源供給導電路及び接地導電路を有する構成の半導体装置用基板であって、
電極が誘電体部を挟んで対向する構造のキャパシタ部が、上記電源供給導電路と接地導電路との間に電気的に接続させて、積層されている絶縁層の間に作り込まれている構成としたものである。
【００１３】
キャパシタ素子を別途製造しておいてこれを半導体装置用基板本体に埋め込んでなる構造に比べて、キャパシタ部を電源供給導電路と接地導電路との間に電気的に接続させた状態で半導体素子搭載面の極く近くに配置することが可能となり、インダクタンスの影響を小さく出来、半導体素子の動作周波数が高周波数化した場合にも半導体素子に供給する電源電圧の安定化を図ることが出来る。
【００１４】
請求項３の発明は、請求項１又は請求項２記載の半導体装置用基板において、上記複数の絶縁層のうち上記半導体素子搭載面を形成する絶縁層は、ベークされた有機ポリシラン製の層である構成としたものである。
【００１５】
ベークされた有機ポリシラン製の層の熱膨張係数は半導体素子の熱膨張係数と略同じであるので、半導体素子搭載面に半導体素子が搭載されて半導体装置とされた場合に、搭載された半導体素子と半導体装置用基板との間に発生する熱応力を小さく抑制することが可能となる。
【００１６】
請求項４の発明は、複数の絶縁層が積層された構造であり、且つ、電極が誘電体部を挟んで対向する構造のキャパシタ部を隣り合う絶縁層の間に備えている構造の半導体装置用基板を製造する方法において、
絶縁層を重ねて形成する工程の途中における一つの絶縁層を形成する工程と次の絶縁層を形成する工程との間で、
一つの電極を形成する工程、該形成された電極に重ねて誘電体部を形成する工程及び該形成された誘電体部に重ねて別の電極を形成する工程とを行うようにしたものである。
【００１７】
絶縁層を重ねて形成する工程の途中でキャパシタ部を形成するため、内部にキャパシタ部を有する半導体装置用基板を効率良く製造することが可能となる。
【００１８】
請求項５の発明は、請求項４記載の半導体装置用基板の製造方法において、
上記一つの絶縁層を形成する工程は、ベークされた有機ポリシラン製の層を形成する工程であるようにしたものである。
【００１９】
ベークされた有機ポリシラン製の層は高温に対応可能であり、キャパシタ部を形成する工程をこのベークされた有機ポリシラン製の層に対して行うため、キャパシタ部を形成するのに高温条件のプロセスを適用することが可能となる。
【００２０】
請求項６の発明は、請求項１乃至請求項３のうち何れか一項記載の半導体装置用基板の半導体素子搭載面に半導体素子が搭載された構成としたものである。
【００２１】
インダクタンスが小さくてこの影響が小さく、半導体素子の動作周波数が高周波数化した場合にも半導体素子に供給する電源電圧の安定化を図ることが可能となり、且つ、搭載された半導体素子と半導体装置用基板との間に発生する熱応力を小さく抑制することが可能となって、信頼性の向上が図られる。
【００２２】
【発明の実施の形態】
［第１実施例］
図１は本発明の第１実施例になる半導体装置２０を示す。半導体装置２０は、半導体装置用基板３０の半導体素子搭載面３６上に半導体素子６０がバンプ６１によってフリップチップ接続されて搭載してあり、且つ、半導体素子６０がアンダフィル６２によって半導体装置用基板３０に接着してある構造であり、ボールグリッドアレイタイプである。半導体素子６０の下面のバンプ６１が、半導体素子搭載面３６に露出している信号用端子３８，３９、電源用端子４０、及び接地用端子４１と接続してある。
【００２３】
半導体装置用基板３０は、後述するように片面ビルドアップ法によって製造されたものであり、絶縁層３１、３２，３３が積層してある多層回路基板であり、上側に半導体素子搭載面３６を有し、下側に実装面３７を有する。実装面３７は、半導体装置２０がプリント基板上に実装されるときにプリント基板に対向する面である。絶縁層３２と絶縁層３３との間に、キャパシタ部５０が形成してある。キャパシタ部５０は後述するように、絶縁層３３を形成した工程の後で且つ、絶縁層３２を形成する工程の前の段階で、即ち、ビルドアップの途中の工程でもって形成されて、半導体装置用基板３０内に作り込まれている。
【００２４】
半導体素子搭載面３６には、信号用端子３８，３９、電源用端子４０及び接地用端子４１が露出しており、半導体素子６０のバンプ６１のパターンに対応した配置で並んでいる。各絶縁層のビア３５が適宜配線パターン３４を介して接続されており、半導体装置用基板３０を厚さ方向に貫通しており、信号用端子３８，３９から延びている信号導電経路４２，４３、電源用端子４０から延びている電源供給導電経路４４、及び接地用端子４１から延びている接地導電経路４５が形成されている。実装面３７には半田ボール４６が各導電経路４２〜４５の端に接合して設けてあり、且つ、実装面３７はソルダレジスト膜４７によって覆われている。
【００２５】
半導体素子搭載面３６を形成する絶縁層３３は、有機ポリシラン製の層をプリベーク、ポストベークして得られたものである。有機ポリシランは、具体的にはポリメチルフェニルシランであり、ケイ素原子を主鎖に、有機置換基を側壁に持つ構造であり、且つ、ＵＶ照射に対して光反応性を有し、且つ、ポストベークの温度によってガラス転移温度Ｔｇ（ｇｌａｓｓ−ｔｒａｎｓｉｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ）、熱膨張係数（ＣＴＥ）等が調整できる性質を有する。熱膨張係数は１０〜１００ｐｐｍ／Ｋの範囲で調整される。半導体装置用基板３０のうち半導体素子搭載面３６側の絶縁層３３の熱膨張係数は、後述するように半導体素子の材質であるシリコン基板の熱膨張係数（約２．６ｐｐｍ／Ｋ）に近い値を有している。よって、半導体装置１０において、半導体素子６０と半導体装置用基板３０との間の熱応力が小さくなって改善される。なお、有機ポリシラン製の層のヤング率は１．２ＧＰａ、誘電率は２．８、誘電正接は０．００５、絶縁性は３〜７Ｅ＋１３である。
【００２６】
キャパシタ部５０は、図２に示すように、銅製の電極５１と銅製の電極５２とがその間に、タンタル製の層５３とこのタンタル層５３を陽極酸化させてなる陽極酸化層５４とを挟んで対向している構成である。電極５１は電源供給導電経路４４と電気的に接続されており、電極５２は接地導電経路４５と電気的に接続されており、キャパシタ部５０は、電源供給導電経路４４と接地導電経路４５とに接続されて電源供給導電経路４４と接地導電経路４５との間に設けてある。このキャパシタ部５０は、半導体装置１０がプリント基板に実装されて動作されるときに、バイパスキャパシタやデカップリングキャパシタとして機能して半導体素子６０に供給される電源電圧の安定化が図られる。
【００２７】
また、キャパシタ部５０が配置してある場所は、半導体素子搭載面３６の真下の位置であって絶縁層３２と絶縁層３３との間の位置であり、この位置は、半導体素子搭載面３６に対しては、僅かに一つの絶縁層３３の厚み分の距離離れているだけである。このため、半導体素子６０とキャパシタ部５０との間の導電経路の距離ａ，ｂは極く短く、この部分のインダクタンスＬは小さい。よって、半導体素子の動作周波数が高周波数化してきた場合にも、半導体素子に供給する電源電圧はこのインダクタンスによる影響を受けないで、安定に維持される。よって、半導体装置用基板３０は動作周波数が高い半導体素子を搭載するのに適している。
【００２８】
また、キャパシタ部５０は極く薄く半導体装置用基板３０の厚さに影響を与えず、よって、半導体装置用基板３０の厚さｔ１は薄い。
【００２９】
次に、半導体装置用基板３０の製造方法について、図３、図４及び図５を参照して説明する。
【００３０】
先ず、図３（Ａ）に示すように、基材１００の上面に有機ポリシラン層１０１を形成する。
【００３１】
基材１００は半導体装置用基板を形成した後にエッチングによって除去することが可能であるものであり、且つ、約５００℃の温度に耐え得るものであり、具体的には、銅板である。鉄板でもよい。研磨によって除去することが可能であるシリコンでもよく、剥離可能である粘着性シートでもよい。有機ポリシラン層１０１は、有機ポリシランをスピンコートによって１〜数１０μｍの厚さに塗布し、１２０℃×１０ｍｉｎでプリベークする。
【００３２】
ここで、基材１００の上面に形成してあるものが有機ポリシラン層１０１であり、ベークされた状態では、キャパシタ部を形成する過程における高温条件のプロセスにも対応することが可能である。よって、キャパシタ部は高温条件のプロセスでもって問題なく形成される。
【００３３】
次いで、図３（Ｂ）に示すように、プリベークされた有機ポリシラン層を露光、現像して、基材１００にまで到るビア用の開口１０２を形成し、ポストベークを行う。有機ポリシラン層１０１はポストベーク済み有機ポリシラン層１０４となる。このポストベーク済み有機ポリシラン層１０４が前記の絶縁層３３を構成する。露光は５Ｊ／ｃｍ２（３１０ｎｍ）で行い、現像はアルカリ現像液で行う。ポストベークは２３０℃×６０ｍｉｎで行い、ポストベーク済み有機ポリシラン層１０４は、熱膨張係数が、シリコンの熱膨張係数に近い値を有している。なお、５００℃以上の温度でポストベークした場合には、有機ポリシランは、完全に無機化して、Ｓｉ０２となり、ポストベーク済み有機ポリシラン層１０４の熱膨張係数は半導体素子を構成するシリコンの熱膨張係数に近くなる。なお、特許請求の範囲に記載の「ベークされた有機ポリシラン層」は高い温度でもってポストベークされて完全に無機化された層も包含するものである。
【００３４】
次いで、図３（Ｃ）に示すように、ビア用の開口１０２の底面である基材１００の露出している面に電解金めっきと電解ニッケルめっきとをこの順に行って、パッド１０５を形成する。
【００３５】
次いで、無電解銅めっきを行ってシード層１０６を、ポストベーク済み有機ポリシラン層１０４の上面、パッド１０５の上面、及び開口１０２の周壁面に形成する。なお、シード層１０６は、クロムのスパッタを行い、続いて、銅をスパッタを行うことによっても形成することが可能である。
【００３６】
次いで、このシード層１０６を給電層として電解銅めっきを行って、金属層１０７を形成する。金属層１０７は、ポストベーク済み有機ポリシラン層４４の上面に形成されると共に、ビア用の開口１０２を埋める。
【００３７】
次いで、図３（Ｄ）に示すように、金属層１０７をエッチングして、残った金属層によって、電極５１とビア４２−１−１〜４２−１−４とを形成する。
【００３８】
ここで、電極５１は上記のようにサブトラクティブ法で形成しているけれども、セミアディティブ法、アディティブ法でもって形成してもよい。
【００３９】
次いで、図３（Ｅ）に示すように、タンタルを選択スパッタリングして電極５１上に限定してタンタル層５３を形成する。なお、ポストベーク済み有機ポリシラン層１０４の全面にタンタルをスパッタリングして全面にタンタル膜を形成し、このタンタル膜をエッチングしてパターニングして電極５１上のみタンタル膜を残すようにしてもよい。
【００４０】
次いで、図３（Ｆ）に示すように、ポストベーク済み有機ポリシラン層１０４の上面をタンタル層５３の部分を除いてレジスト膜１０８で被覆し、タンタル層５３の上面を陽極酸化し、タンタル層５３の上面に陽極酸化層（誘電体層）５４を形成する。陽極酸化層５４がキャパシタ部５０の誘電体となる。
【００４１】
陽極酸化は、電解液として０．１％のクエン酸ナトリウム液を使用し、１．０ｍＡ／ｃｍ２の定電流で、化成電圧２００Ｖまで酸化させて行う。
【００４２】
次いで、図３（Ｇ）に示すように、表面に金属層１０９を形成する。金属層１０９は、レジスト膜１０８を除去し、表面にシード層を形成し、このシード層を給電層として電解銅めっきを施して形成する。なお、シード層は、無電解銅めっきによって形成するか、或いは、クロムのスパッタを行い続いて銅をスパッタして形成する。
【００４３】
次いで、図４（Ａ）に示すように、金属層１０９をエッチングして、電極５２と配線パターン３４とを形成する。これによって、キャパシタ部５０が形成される。配線パターン３４はビア４２−１−１、４２−１−２と接続されて形成される。また、レジストパターンを形成し、陽極酸化層５４及びタンタル層５３のうちビア４２−１−４に対応する個所をエッチングで除去して、開口１１０を形成して、ビア４２−１−４の上面を露出させる。
【００４４】
次いで、図４（Ｂ）に示すように、上面にエポキシ樹脂を塗布してエポキシ樹脂膜１１１を形成する。
【００４５】
エポキシ樹脂膜１１１に代えて、ポリイミド樹脂膜でもよい。これらの樹脂膜は樹脂のシートを積層することによっても形成できる。
【００４６】
次いで、図４（Ｃ）に示すように、レーザ加工又はエッチングによって、エポキシ樹脂膜１１１にビア用の開口１１２を形成して、ビア４２−１−３、４２−１−４及び配線パターン３４が露出するようにする。
【００４７】
エポキシ樹脂膜１１１に代えて感光性樹脂膜である場合には、露光、現像によって開口１１２を形成する。
【００４８】
次いで、図４（Ｄ）に示すように、エポキシ樹脂膜１１１の表面に金属層１１３を形成する。金属層１１３はビア用の開口１１２を埋める。金属層１１３は、エポキシ樹脂膜１１１の表面にシード層を形成し、このシード層を給電層として電解銅めっきを施して形成する。シード層は、無電解銅めっき又はクロムのスパッタを行い、続いて、銅をスパッタして形成する。
【００４９】
次いで、図４（Ｅ）に示すように、金属層１１３をエッチングしてビア４２−２−１〜４２−２−４及び配線パターンを形成する。ビア４２−２−１、４２−２−２は配線パターン３４と電気的に接続され、ビア４２−２−３、４２−２−４は夫々ビア４２−１−３、４２−１−４と接続されて形成される。
【００５０】
次いで、図４（Ｂ）〜（Ｅ）に示す工程を繰り返して行って、図４（Ｆ）に示すように、エポキシ樹脂膜１１４、ビア４２−３−１〜４２−３−４、外部接続用パッド１１５を形成する。これによって、信号導電経路４２，４３、電源供給導電経路４４、及び接地導電経路４５が形成される。更には、上面に外部接続用パッド１１５の部分を除いてソルダレジスト膜４７を形成し、ソルダレジスト膜４７の開口に半田ボール４６を置いて、半田ボール４６をリフローさせて半田ボール４６を外部接続用パッド１１５に接続させる。図４（Ｂ）〜（Ｅ）に示す工程を複数回行ってもよい。
【００５１】
次いで、図５（Ａ）に示すように、基材１００をエッチングによって除去する。これによって、ポストベーク済み有機ポリシラン層１０４の下面が露出し、パッド１０５が露出して、ポストベーク済み有機ポリシラン層１０４の下面が、信号用端子３８，３９、電源用端子４０、及び接地用端子４１が並んでいる半導体素子搭載面３６となる。
【００５２】
また、基材１００をエッチングによって除去することによって、最終的に半導体装置用基板３０となる部分がマトリクス状に並んでおり、複数の絶縁層が積層してある大判の多層板体１１５が得られる。この多層板体１１５は途中の工程でキャパシタ部５０を作り込んで形成される。
【００５３】
なお、エッチングを基材１００のうち半導体素子搭載部の周囲の部分が枠状に残るように行ってもよい。この場合には、残された枠状部が半導体装置用基板を補強する。
【００５４】
次いで、図５（Ｂ）に示すように、接着力の弱い仮止め用テープ１１６を大判の多層板体１１５のソルダレジスト膜４７の面に接着する。多層板体１１５をダイシングしたときに個片化された半導体装置用基板がばらばらにならないようにするためである。
【００５５】
次いで、図５（Ｃ）に示すように、多層板体１１５を仮止め用テープ１１６とは反対側の面から切断線１１７に沿って仮止め用テープ１１６の厚さの途中までマトリクス状に切り込んで、多層板体１１５を多数の半導体装置用基板３０に個片化する。個片化された多数の半導体装置用基板３０がハーフカットされた仮止め用テープ１１６に弱く接着されて支持された状態となる。
【００５６】
半導体素子６０を搭載する際に、この個片化された半導体装置用基板３０が図５（Ｄ）に示すように仮止め用テープ１１６から剥離される。図５（Ｄ）は半導体装置用基板３０を半導体素子６０と対応させて示す。
【００５７】
次に、半導体素子搭載面３６の端子構造の変形例について説明する。
【００５８】
図６（Ｅ）は半導体装置用基板３０Ａのうち半導体素子搭載面３６の端子構造を、半導体素子６０と対応させて示す。信号用端子３８Ａ，３９Ａ、電源用端子４０Ａ、及び接地用端子４１Ａは、はんだから成るバンプによって形成されており、半導体素子搭載面３６から寸法ｈ突き出ている。端子３８Ａ，３９Ａ、４０Ａ、４１Ａがはんだから成るバンプによって形成されているため、搭載する半導体素子６０にはバンプを形成する必要がない。
【００５９】
上記の半導体装置用基板３０Ａに半導体素子６０を搭載してなる半導体装置は、半導体素子搭載面３６が半導体素子６０と熱膨張係数が近似しているポストベーク済み有機ポリシラン層１０４であることに加えて、信号用端子３８Ａ，３９Ａ、電源用端子４０Ａ、及び接地用端子４１Ａが半導体素子搭載面３６から突き出ている構成であることによって、搭載された半導体素子６０と半導体装置用基板３０Ａとの間に発生する熱応力が、図１に示す半導体装置２０に比べて低減され、高い信頼性を有する。
【００６０】
この半導体装置用基板３０Ａの端子３８Ａ〜４１Ａは、図６（Ａ）乃至（Ｅ）に示すように製造される。
【００６１】
図６（Ａ）、（Ｂ），（Ｃ）、（Ｄ）は夫々図３（Ｂ）〜（Ｄ）に対応し、図６（Ｅ）は図５（Ａ）に対応する。
【００６２】
先ず、図６（Ａ）に示すように銅板基材１００上に開口１０２が形成された有機ポリシラン層１０４を有するものに対してエッチングを行って、図６（Ｂ）に示すように、銅板基材１００に凹部１２０を形成する。凹部１２０は、有機ポリシラン層１０４の下側にまで広がって形成される。
【００６３】
次いで、銅板基材１００を給電層として電解の半田めっきを行う。これにより、図６（Ｃ）に示すように、半田が、最初に凹部１２０内に積層され、更には開口１０２内に積層されて開口１０２を一杯に充填して、信号用端子３８Ａ，３９Ａ、電源用端子４０Ａ、及び接地用端子４１Ａを形成する。
【００６４】
次いで、図６（Ｄ）に示すように、電極５１を接地用端子４１Ａと電気的に接続された状態で形成する。
【００６５】
その後は、図３（Ｅ）〜（Ｇ），図４（Ａ）〜（Ｆ）に示すと同じ工程を行って途中でキャパシタ部を作り込んで多層板体を形成し、銅板基材１００をエッチングによって除去することによって、図６（Ｅ）に示すように、信号用端子３８Ａ，３９Ａ、電源用端子４０Ａ、及び接地用端子４１Ａが、半導体素子搭載面３６から突き出して形成される。
【００６６】
また、有機ポリシラン層１０１、エポキシ樹脂膜１１１、１１４に多層板体１１５を半導体装置用基板３０に個片化するためのマトリクス状の溝を上記の切断線１１７に沿って形成すれば、多層板体１１５をダイシングしなくても、基材１００をエッチングによって除去した段階で、多層板体１１５は多数の半導体装置用基板３０に個片化される。
【００６７】
［第２実施例］
図７は本発明の第２実施例になる半導体装置２０Ｂを示す。半導体装置２０Ｂは、図１に示す半導体装置２０とは、半導体装置用基板３０Ｂが相違する。図７中、図１に示す構成部分と構成部分には同じ符号を付し、対応する構成部分には添え字Ｂを付した符号を付す。
【００６８】
半導体装置用基板３０Ｂは、後述するように両面ビルドアップ法によって製造されたものである。半導体装置用基板３０Ｂは、Ａ１方向にビルドアップされた絶縁層３３、３２，３１に加えて、Ａ２方向にビルドアップされた絶縁層１４０，１４１が積層してある多層回路基板であり、上側に半導体素子搭載面３６Ｂを有し、下側に実装面３７を有する。
【００６９】
絶縁層３２と絶縁層３３との間に、キャパシタ部５０が形成してある。キャパシタ部５０は後述するように、絶縁層３３を形成した工程の後で且つ絶縁層３２を形成する工程の前の段階で、即ち、Ａ１方向へビルドアップする途中の工程で形成されて、半導体装置用基板３０Ｂ内に作り込まれている。絶縁層３３と絶縁層１４０との間に、別のキャパシタ部１５０が形成してある。キャパシタ部１５０は上記のキャパシタ部５０と同じ構造であり、後述するように、絶縁層３３を形成した工程の後で、且つ、絶縁層１４０を形成する工程の前の段階で形成されて、即ち、Ａ２方向へビルドアップする途中の工程で形成されて、半導体装置用基板３０Ｂ内に作り込まれている。キャパシタ部５０とキャパシタ部１５０とは、電源供給導電経路４４Ｂと接地導電経路４５Ｂとに接続されて電源供給導電経路４４Ｂと接地導電経路４５Ｂとの間に並列に設けてあり、容量の大きいバイパスキャパシタ又はデカップリングコンデンサとして機能して半導体素子６０Ｂに供給される電源電圧の安定化が図られる。
【００７０】
半導体素子搭載面３６Ｂは、ソルダレジスト膜１４２によって覆われており、半田バンプである信号用端子３８Ｂ，３９Ｂ、電源用端子４０Ｂ及び接地用端子４１Ｂが並んでいる。実装面３７ははソルダレジスト膜４７によって覆われており、半田ボール４６が並んでいる。
【００７１】
半導体素子６０Ｂは、端子６１Ｂによってフリップチップ接続されて半導体素子搭載面３６Ｂ上に搭載してあり、且つ、アンダフィル６２によって半導体装置用基板３０Ｂに接着してある。半導体装置２０Ｂはボールグリッドアレイタイプである。
【００７２】
絶縁層３３は、有機ポリシラン製の層をプリベーク、ポストベークして得られたものである。有機ポリシランは、具体的にはポリメチルフェニルシランである。他の絶縁層３１，３２、１４０，１４１は共にエポキシ樹脂膜である。
【００７３】
また、キャパシタ部５０及び１５０は、半導体素子搭載面３６Ｂの真下の位置であって半導体素子搭載面３６Ｂに近い位置に配されており、半導体素子６０Ｂとキャパシタ部５０、１５０との間の導電経路の距離は極く短く、この部分のインダクタンスＬは小さい。よって、半導体素子の動作周波数が高周波数化してきた場合にも、半導体素子に供給する電源電圧はこのインダクタンスによる影響を受けないで、安定に維持される。また、キャパシタ部５０及び１５０は、共に極く薄く半導体装置用基板３０Ｂの厚さに影響を与えず、よって、半導体装置用基板３０Ｂの厚さｔ２は薄い。
【００７４】
次に、半導体装置用基板３０Ｂの製造方法について、図８及び図９を参照して説明する。
【００７５】
先ず、図７中、Ａ１方向へのビルドアップを行う。最初に、図８（Ａ）に示すように、銅板基材１００の上面に有機ポリシランを塗布しプリベークして有機ポリシラン層１０１を形成し、図８（Ｂ）に示すように、パターニングしてビア用の開口１０２と個片化のためのマトリクス状の溝２００を形成する。また、有機ポリシラン層１０１をポストベークしてポストベーク済み有機ポリシラン層１０４とする。このポストベーク済み有機ポリシラン層１０４が前記の絶縁層３３を構成する。
【００７６】
次いで、開口１０２及び溝２０１を含めた上面に無電解銅メッキと電解銅メッキとを行って、図８（Ｃ）に示すように、銅メッキでもって、開口１０２及び溝２０１を充填してビア２０２及び銅部２０３を形成すると共に、上面に、銅層２０１を形成する。銅部２０３がマトリクス状に並んで形成された半導体装置用基板３０Ｂを繋いでいる役割を有する。
【００７７】
次いで、図８（Ｄ）に示すように、銅板基材１００を除去し、ポストベーク済み有機ポリシラン層１０４の露出した下面に、無電解銅メッキと電解銅メッキとを行って銅層２０５を形成する。
【００７８】
次いで、両面の銅層２０１、２０５を同時にパターニングして、図８（Ｅ）に示すように、電極５１、１５１を形成し、更には、図３（Ｅ）、（Ｆ），（Ｇ）を参照して説明した工程と同じ工程を経て、図８（Ｆ）に示すようにキャパシタ部５０、１５０を形成する。
【００７９】
次いで、図４（Ａ）〜（Ｆ）を参照して説明した工程と同じ工程を経て、Ａ２方向へのビルドアップ及びＡ１方向へのビルドアップを同時に行って、図８（Ｇ）に示す大判の多層板体１１５Ｂが得られる。多層板体１１５Ｂは、上下面側に形成してある溝２１２，２１３によって最終的に半導体装置用基板３０Ｂとなる部分３０Ｃの周囲が囲まれ、且つ、厚さ方向上中心部のマトリクス状の溝２００が銅部２０３によって埋められて部分３０Ｃが繋がっている状態である。
【００８０】
最後に、エッチングを行って溝２００を埋めている銅部２０３を除去し、半導体装置用基板３０Ｂが個片化される。
【００８１】
上記の図２及び図７に示す半導体装置用基板３０、３０Ｂにおいて、キャパシタ部５０、１５０の誘電体は、陽極酸化法に限らず、ＰＶＤやＣＶＤによってチタン酸バリウムやチタン酸ストロンチウムの強誘電体層を形成して形成してもよく、また、ゾル−ゲル法によって形成することも出来る。
【００８２】
また、図２及び図７中、有機ポリシラン層３３に代えて、液晶ポリマー層であってもよい。
【００８３】
また、配線パターンの途中に、陽極酸化層や強誘電体層を設けることによって、キャパシタ部に加えて、抵抗部を形成することも可能である。
【００８４】
また、有機ポリシラン層に代えて、液晶ポリマーの層を使用することも可能である。
【００８５】
【発明の効果】
上述の如く、請求項１の発明は、複数の絶縁層が積層された構造であり、半導体素子が搭載される半導体素子搭載面を有する構成の半導体装置用基板であって、電極が誘電体部を挟んで対向する構造のキャパシタ部が、積層されている絶縁層の間に作り込まれている構成としたものであるため、キャパシタ素子を別途製造しておいて、これを半導体装置用基板本体に埋め込んでなる構造に比べて、キャパシタ部を半導体素子搭載面の極く近くに配置することが可能となり、インダクタンスの影響を小さく出来る。また、キャパシタ素子を別途製造しておいて、これを半導体装置用基板本体に埋め込んでなる構造に比べて、キャパシタ部を有する半導体装置用基板を生産性良く製造することが出来る。
【００８６】
請求項２の発明は、複数の絶縁層が積層された構造であり、半導体素子が搭載される半導体素子搭載面を有し、内部に電源供給導電路及び接地導電路を有する構成の半導体装置用基板であって、
電極が誘電体部を挟んで対向する構造のキャパシタ部が、上記電源供給導電路と接地導電路との間に電気的に接続させて、積層されている絶縁層の間に作り込まれている構成としたものであるため、キャパシタ素子を別途製造しておいてこれを半導体装置用基板本体に埋め込んでなる構造に比べて、キャパシタ部を電源供給導電路と接地導電路との間に電気的に接続させた状態で半導体素子搭載面の極く近くに配置することが可能となり、インダクタンスの影響を小さく出来、半導体素子の動作周波数が高周波数化した場合にも半導体素子に供給する電源電圧の安定化を図ることが出来る。
【００８７】
請求項３の発明は、請求項１又は請求項２記載の半導体装置用基板において、上記複数の絶縁層のうち上記半導体素子搭載面を形成する絶縁層は、ベークされた有機ポリシラン製の層である構成としたものであり、ベークされた有機ポリシラン製の層の熱膨張係数は半導体素子の熱膨張係数と略同じであるので、半導体素子搭載面に半導体素子が搭載されて半導体装置とされた場合に、搭載された半導体素子と半導体装置用基板との間に発生する熱応力を小さく抑制することが出来る。
【００８８】
請求項４の発明は、複数の絶縁層が積層された構造であり、且つ、電極が誘電体部を挟んで対向する構造のキャパシタ部を隣り合う絶縁層の間に備えている構造の半導体装置用基板を製造する方法において、絶縁層を重ねて形成する工程の途中における一つの絶縁層を形成する工程と次の絶縁層を形成する工程との間で、一つの電極を形成する工程、該形成された電極に重ねて誘電体部を形成する工程及び該形成された誘電体部に重ねて別の電極を形成する工程とを行うようにしたものであるため、絶縁層を重ねて形成する工程の途中でキャパシタ部を形成することによって、内部にキャパシタ部を有する半導体装置用基板を効率良く製造することが出来る。
【００８９】
請求項５の発明は、請求項４記載の半導体装置用基板の製造方法において、上記一つの絶縁層を形成する工程は、ベークされた有機ポリシラン製の層を形成する工程であるようにしたものである。
【００９０】
ベークされた有機ポリシラン製の層は高温に対応可能であり、キャパシタ部を形成する工程をこのベークされた有機ポリシラン製の層に対して行うため、キャパシタ部を形成するのに高温条件のプロセスを適用することが出来る。
【００９１】
請求項６の発明は、請求項１乃至請求項３のうち何れか一項記載の半導体装置用基板の半導体素子搭載面に半導体素子が搭載された構成としたものであるため、インダクタンスが小さくてこの影響が小さく、半導体素子の動作周波数が高周波数化した場合にも半導体素子に供給する電源電圧の安定化を図ることが出来、且つ、搭載された半導体素子と半導体装置用基板との間に発生する熱応力を小さく抑制することが出来、信頼性の向上を図ることが出来る。
【図面の簡単な説明】
【図１】本発明の第１実施例になる半導体装置を示す図である。
【図２】図１中、キャパシタ部及びこの周辺部を拡大して示す図である。
【図３】図１に示す半導体装置用基板の製造工程を示す図である。
【図４】図３（Ｇ）に続く製造工程を示す図である。
【図５】図４（Ｆ）に続く製造工程を示す図である。
【図６】半導体素子搭載面の端子構造部の変形例を示す図である。
【図７】本発明の第２実施例になる半導体装置を示す図である。
【図８】図７に示す半導体装置用基板の製造工程を示す図である。
【図９】従来例を示す図である。
【符号の説明】
２０，２０Ｂ  半導体装置
３０  半導体装置用基板
３１、３２、１４０，１４１  絶縁層（エポキシ樹脂膜）
３３  絶縁層（ポストベーク済み有機ポリシラン層）
３６  半導体素子搭載面
３７  実装面
３８，３９  信号用端子
４０  電源用端子
４１  接地用端子
４２，４３  信号導電経路
４４  電源供給導電経路
４５  接地導電経路
５０、１５０  キャパシタ部
５１，５２  銅製の電極
５３  タンタル製の層
５４  陽極酸化層
６０  半導体素子
１００  基材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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