(57)【要約】【課題】電極のシリサイド膜を安定して形成することにより、低抵抗で安定した電極を製造することが可能な構造の半導体装置、及びこの半導体装置の製造方法を提供する。【解決手段】第１のトランジスタ２００Ｎのｎ型のゲート電極２２１及び第２のトランジスタ２００Ｐのｐ型のゲート電極２２２が、共に１層以上のシリコン膜と高融点金属シリサイド膜２１６との積層膜から成り、これらゲート電極２２１及び２２２が直接接続された接続部におけるゲート電極の厚さが異なっている半導体装置を構成する。また、第１のトランジスタ２００Ｎのｎ型のゲート電極２２１及び第２のトランジスタ２００Ｐのｐ型のゲート電極２２２が、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成り、ｎ型のゲート電極２２１では高融点金属シリサイド膜２１６と多結晶シリコン膜２０６が接し、ｐ型のゲート電極２２２では高融点金属シリサイド膜と非晶質シリコン膜２０７が接する半導体装置を構成する。【選択図】　図６
2004055835.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを同一基板に形成して成り、
少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、
上記第１のトランジスタの上記電極を構成する上記シリコン膜には、第１導電型の不純物が導入されており、
上記第２のトランジスタの上記電極を構成する上記シリコン膜には、第２導電型の不純物が導入されており、
上記第１のトランジスタの上記電極と、上記第２のトランジスタの上記電極とが直接接続された接続部が形成され、
少なくとも上記接続部における上記第１のトランジスタの上記電極と、上記第２のトランジスタの上記電極の厚さが異なっている
ことを特徴とする半導体装置。
【請求項２】
上記第１のトランジスタが第１導電型チャネルのトランジスタであり、上記第２のトランジスタが第２導電型チャネルのトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数のトランジスタを同一基板に形成して成り、
少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、
上記第１のトランジスタの上記電極を構成する上記シリコン膜には、第１導電型の不純物が導入されており、
上記第２のトランジスタの上記電極を構成する上記シリコン膜には、第２導電型の不純物が導入されており、
上記第１のトランジスタの電極と、上記第２のトランジスタの電極とが直接接続された接続部が形成され、少なくとも該接続部における上記第１のトランジスタの電極と、上記第２のトランジスタの電極の厚さが異なり、
上記第１導電型がｎ型であり、上記第２導電型がｐ型であり、上記第１のトランジスタの上記電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が多結晶シリコン膜であり、上記第２のトランジスタの上記電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が非晶質シリコン膜である
ことを特徴とする半導体装置。
【請求項４】
上記第１のトランジスタがｎ型チャネルのトランジスタであり、上記第２のトランジスタがｐ型チャネルのトランジスタであり、上記第１のトランジスタの上記電極及び上記第２のトランジスタの上記電極がゲート電極であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
上記ｐ型チャネルのトランジスタのゲート電極を構成するシリコン膜は、多結晶シリコン膜上に非晶質シリコン膜が形成され、該ゲート電極の膜厚が、上記ｎ型チャネルのトランジスタのゲート電極の膜厚よりも厚いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
上記ｎ型チャネルのトランジスタのゲート電極を構成するシリコン膜は、非晶質シリコン膜上に多結晶シリコン膜が形成され、該ゲート電極の膜厚が、上記ｐ型チャネルのトランジスタのゲート電極の膜厚よりも厚いことを特徴とする請求項４に記載の半導体装置。
【請求項７】
複数のトランジスタを同一基板に形成して成り、
少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、
上記第１のトランジスタの上記電極を構成する上記シリコン膜には、第１導電型の不純物が導入されており、
上記第２のトランジスタの上記電極を構成する上記シリコン膜には、第２導電型の不純物が導入されており、
上記第１導電型がｎ型であり、上記第２導電型がｐ型であり、上記第１のトランジスタの上記電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が多結晶シリコン膜であり、上記第２のトランジスタの上記電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が非晶質シリコン膜である
ことを特徴とする半導体装置。
【請求項８】
上記第１のトランジスタがｎ型チャネルのトランジスタであり、上記第２のトランジスタがｐ型チャネルのトランジスタであり、上記第１のトランジスタの上記電極及び上記第２のトランジスタの上記電極がゲート電極であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
上記ｐ型チャネルのトランジスタのゲート電極を構成するシリコン膜は、多結晶シリコン膜上に非晶質シリコン膜が形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
上記ｎ型チャネルのトランジスタのゲート電極を構成するシリコン膜は、非晶質シリコン膜上に多結晶シリコン膜が形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
第１導電型チャネルのトランジスタと、第２導電型チャネルのトランジスタとを同一基板に形成して成る半導体装置を製造する方法であって、
上記基板上にシリコン膜を全面的に形成する工程と、
上記第２導電型チャネルのトランジスタとなる部分を覆う第１のマスクを形成し、該第１のマスクを用いて上記シリコン膜を薄くする工程と、
上記第１導電型チャネルのトランジスタとなる部分の上記シリコン膜に、第１導電型の不純物をイオン注入する工程と、
上記第２導電型チャネルのトランジスタとなる部分の上記シリコン膜に、第２導電型の不純物をイオン注入する工程と、
上記シリコン膜をパターニングして、上記第１導電型チャネルのトランジスタの電極及び上記第２導電型チャネルのトランジスタの電極を、少なくとも一部に上記第１導電型チャネルのトランジスタの電極及び上記第２導電型チャネルのトランジスタの電極が直接接続された接続部を有するパターンに形成する工程と、上記第１導電型チャネルのトランジスタの上記電極及び上記第２導電型チャネルのトランジスタの上記電極上に、高融点金属膜を形成し、熱処理して高融点金属シリサイド膜を形成する工程とを少なくとも有する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
第１導電型チャネルのトランジスタと、第２導電型チャネルのトランジスタとを同一基板に形成して成る半導体装置を製造する方法であって、上記基板上に、第１のシリコン膜及びその上の第２のシリコン膜を、順次全面的に形成する工程と、
上記第２導電型チャネルのトランジスタとなる部分を覆う第１のマスクを形成し、該第１のマスクを用いて上記第２のシリコン膜を除去して上記第１のシリコン膜のみを残す工程と、
上記第１導電型チャネルのトランジスタとなる部分の上記第１のシリコン膜に、第１導電型の不純物をイオン注入する工程と、
上記第２導電型チャネルのトランジスタとなる部分の上記第１のシリコン膜及び上記第２のシリコン膜に、第２導電型の不純物をイオン注入する工程と、
上記第１のシリコン膜及び上記第２のシリコン膜をパターニングして、上記第１導電型チャネルのトランジスタの電極と、上記第２導電型チャネルのトランジスタの電極とを形成する工程と、
上記第１導電型チャネルのトランジスタの電極及び上記第２導電型チャネルのトランジスタの電極に、高融点金属膜を成膜し、熱処理により高融点金属シリサイド膜を形成する工程とを少なくとも有し、
上記第１導電型がｎ型である場合には、多結晶シリコン膜を上記第１のシリコン膜に、非晶質シリコン膜を上記第２のシリコン膜にそれぞれ用い、
上記第１導電型がｐ型である場合には、非晶質シリコン膜を上記第１のシリコン膜に、多結晶シリコン膜を上記第２のシリコン膜にそれぞれ用いる
ことを特徴とする半導体装置の製造方法。
【請求項１３】
上記第１のシリコン膜及び上記第２のシリコン膜をパターニングして、上記第１導電型チャネルのトランジスタの電極と、上記第２導電型チャネルのトランジスタの電極とを形成する工程において、少なくとも一部に上記第１導電型チャネルのトランジスタの電極及び上記第２導電型チャネルのトランジスタの電極が直接接続された接続部を有するパターンに形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わる。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタを有する半導体デバイスにおいては、低電圧化や高速化を目的として、ｐ型の不純物がドープされたゲート電極及びｎ型の不純物がドープされたゲート電極をそれぞれ有する、いわゆるデュアルゲート構造を採用し、さらにゲート電極及び拡散層の低抵抗化のために高融点金属シリサイド（サリサイド）を使うことが主流となってきている。
【０００３】
ここで、デュアルゲート構造のＣＭＯＳトランジスタにおいて、ゲート電極及び拡散層にサリサイドを形成する場合の従来の製法を、図９及び図１０を用いて説明する。
【０００４】
まず、シリコン基板１０１に素子分離領域１０２を形成する。
次に、ＮＭＯＳトランジスタのＰｗｅｌｌ領域１０３及びＰＭＯＳトランジスタのＮｗｅｌｌ領域１０４を形成し、さらにトランジスタのパンチスルー抑制を目的とした埋め込み層の形成や、Ｖｔｈ調整のためのイオン注入を行う。
次に、シリコン基板１０１の表面に各ＭＯＳトランジスタのゲート酸化膜１０５を形成する。
続いて、ゲート電極となるシリコン膜（多結晶シリコンもしくは非晶質シリコン）１０６を成膜する。このとき、成膜するシリコン膜はノンドープのシリコンである（以上図９Ａ参照）。
【０００５】
次に、図９Ｂに示すように、プレドープとして、ＰＭＯＳトランジスタとなる部分にレジストによるマスク１０８を形成する。
【０００６】
続いて、図９Ｃに示すように、レジストによるマスク１０８を用いて、ＮＭＯＳトランジスタとなる部分にｎ型不純物のイオン注入１０９を行う。これは後の拡散層形成のイオン注入だけではゲート電極のシリコン膜１０６中の不純物が足りないため、補足をするために行うものである。
【０００７】
次に、図１０Ｄに示すように、レジストによるマスク１０８を除去した後に、シリコン膜１０６をＲＩＥ（反応性イオンエッチング）法により加工することによりパターニングして、ＮＭＯＳトランジスタとなる部分にゲート電極１１１、ＰＭＯＳトランジスタとなる部分にゲート電極１１２をそれぞれ形成する。
【０００８】
次に、ゲート電極１１１，１１２をマスクとして、シリコン基板１０１に自己整合的にＥｘｔｅｎｓｉｏｎやＰｏｃｋｅｔ（ハロー）のイオン注入を行う。さらに、ゲート電極１１１，１１２の側壁にサイドウォール絶縁膜１１５を形成し、その後シリコン基板１０１に高濃度の不純物のイオン注入を行い、図１０Ｅに示すようにｎ型拡散層（ソース・ドレイン）１１３とｐ型拡散層（ソース・ドレイン）１１４とを形成する。このイオン注入は、ゲート電極１１１，１１２中にも注入されて、それぞれ不純物がドープされる。特にｐ型のゲート電極１１２は、このイオン注入でドーピングを行うのが一般的である。
その後、注入された不純物の活性化のために、ＲＴＡ等により熱処理を行う。
【０００９】
さらに、図１０Ｆに示すように、ゲート電極１１１，１１２及び拡散層１１３，１１４の抵抗を下げるために、それぞれの表面に例えばＣｏシリサイドまたはＴｉ，Ｎｉのシリサイドから成るシリサイド膜１１６を形成する。
【００１０】
その後、例えばＤＲＡＭとの混載プロセスであれば、ＤＲＡＭ形成のための熱処理が入る。
また、ＤＲＡＭとの混載プロセスに限らず、例えばトランジスタのキャップ膜として、減圧ＣＶＤ法により窒化膜を形成する場合には熱処理が行われる。
また、熱処理により拡散層１１３，１１４やゲート電極１１１，１１２中の不純物が不活性化した場合は、活性化させるための熱処理が再度必要になる。
このように、シリサイド膜１１６を形成した後に、熱処理工程が行われることにより、シリサイド膜１１６に熱が加わることになる。
【００１１】
【発明が解決しようとする課題】
しかしながら、素子の微細化やメモリ混載によるサーマルバジェットの増加に伴い、この高融点金属シリサイド（サリサイド）の安定性、特にシリサイド膜を形成した後の工程でかかる熱処理に対する安定性が問題となってきている。
例えばＤＲＡＭ形成の熱処理のような比較的高温の熱処理に限らず、減圧ＣＶＤ法で必要となる６００℃程度の熱処理であっても、高融点金属シリサイドに不安定性が生じてくる。
【００１２】
ここで、ゲート長とゲートのシート抵抗との関係を、製造プロセスを変更して図１１に示す。
図１１は、具体的には、ゲート電極の多結晶シリコン膜上にＣｏ膜を成膜してコバルトシリサイド（ＣｏＳｉ２　）膜を自己整合的に形成した後に、各種熱処理を行った場合のシート抵抗をゲート長（線幅）を変えて測定した結果を示している。図１１Ａはｎ型不純物がドープされたゲート電極（ＮＭＯＳトランジスタに用いられる）の場合を示し、図１１Ｂはｐ型不純物がドープされたゲート電極（ＰＭＯＳトランジスタに用いられる）の場合を示している。そして、各図において、○印はＤＲＡＭ形成の熱処理と不純物を活性化するＲＴＡによる熱処理とを行った場合、□印は不純物を活性化するＲＴＡによる熱処理のみを行った場合、△印は、ロジックプロセス（ロジック回路を主体とした製造工程）により製造を行い、熱処理の温度が低い場合をそれぞれ示している。
【００１３】
図１１Ｂより、ｐ型不純物がドープされたゲート電極では、シート抵抗の抵抗値が、ゲート長が狭くなる即ち線幅が細線化されるに従い、また熱処理工程の増加に従い、ばらつきが大きくなっていることがわかる。特に、ゲート長が１００ｎｍ以下の領域では抵抗値の上昇とばらつきの増大がみられる。
一方、図１１Ａより、ｎ型不純物がドープされたゲート電極では、シート抵抗の抵抗値が安定していて、熱処理及びゲート長に全く依存しない特性を示すことがわかる。即ち、ｎ型不純物がドープされたシリコン膜上に形成されたＣｏＳｉ２　膜は非常に安定していることがわかる。
【００１４】
同様にして、非晶質シリコン膜から成るゲート電極上にＣｏ膜を成膜してシリサイド膜を形成した場合のシート抵抗とゲート長との関係を測定した。熱処理は図１１において○印で示した場合と同じく、ＤＲＡＭ形成の熱処理と不純物を活性化するＲＴＡによる熱処理とを行った。
この測定結果を、先の多結晶シリコン膜から成るゲート電極にシリサイド膜を形成した場合と比較して、図１２に示す。図１２Ａはｎ型不純物がドープされたゲート電極（ＮＭＯＳトランジスタに用いられる）の場合を示し、図１２Ｂはｐ型不純物がドープされたゲート電極（ＰＭＯＳトランジスタに用いられる）の場合を示している。各図において、△印は非晶質シリコン膜にシリサイド膜を形成した場合、□印は多結晶シリコン膜にシリサイド膜を形成した場合をそれぞれ示している。
【００１５】
図１２Ｂより、ｐ型不純物がドープされたゲート電極では、多結晶シリコンを用いた場合にシート抵抗が不安定であったのが、非晶質シリコンを用いることにより１００ｎｍ以下の領域まで安定に形成されていることがわかる。
逆に、図１２Ａより、ｎ型不純物がドープされたゲート電極では、非晶質シリコンを用いるとシート抵抗が不安定になることがわかる。
【００１６】
このように、高融点金属シリサイドの熱的安定性は、下地のシリコン材料によって、ｎ型とｐ型で全く逆の振る舞いをするため、この相反する特性に対して両者の特性を同時に満足する必要がある。
【００１７】
ところで、デュアルゲート構造のＣＭＯＳトランジスタを有する半導体装置では、さらに微細化や高集積化を目的として、ＮＭＯＳトランジスタのｎ型のゲート電極とＰＭＯＳトランジスタのｐ型のゲート電極とを配線を介さずに直接接続することがある。
即ち図１３Ａに平面図を示すように、ｎ型のゲート電極１２１とｐ型のゲート電極１２２とが直接接続されており、これらゲート電極１２１及び１２２の接続部（境界）１２０を有している。図中１２３はＮＭＯＳトランジスタのアクティブ（能動）領域を示し、１２４はＰＭＯＳトランジスタのアクティブ（能動）領域を示す。
【００１８】
この構成を製造する場合に、ｎ型のゲート電極１２１とｐ型のゲート電極１２２を作り分けるためには、ゲート電極となる不純物がドーピングされていないシリコン膜に対して、（１）ゲート電極のパターニング前の不純物注入（前述したプレドープ）と、（２）ゲート電極のパターニング後にＭＯＳトランジスタの拡散層領域を形成する不純物注入とを、両方もしくは（２）の不純物注入のみを実施する必要がある。
【００１９】
このうち、（２）の不純物注入の工程を、図１３Ｂ及び図１３Ｃの断面図に示す。
まず、図１３Ｂに示すように、ＰＭＯＳトランジスタとなる領域をレジスト１２５で覆って、ＮＭＯＳトランジスタとなる領域に対して、ｎ型不純物１２６のイオン注入を行う。このとき、ＮＭＯＳトランジスタのゲート電極のシリコン膜１２１はｎ型不純物が注入されてｎ型となり、ＰＭＯＳトランジスタのゲート電極のシリコン膜１２２はｎ型不純物が注入されないのでノンドープのままである。
【００２０】
続いて、レジスト１２５を除去した後に、図１３Ｃに示すように、ＮＭＯＳトランジスタとなる領域をレジスト１２７で覆って、ＰＭＯＳトランジスタとなる領域に対して、ｐ型不純物１２８のイオン注入を行う。このとき、ＰＭＯＳトランジスタのゲート電極のシリコン膜１２２はｐ型不純物が注入されてｐ型となり、ＮＭＯＳトランジスタのゲート電極のシリコン膜１２１はｐ型不純物が注入されないのでｎ型のままである。
その後、レジスト１２７を除去して、図１３Ａに平面図を示した構造を作製することができる。
【００２１】
そして、ｎ型のゲート電極１２１とｐ型のゲート電極１２２の境界１２０が、不純物注入のためのレジスト１２５，１２７の境界となっている。
ところが、不純物注入の際に、この境界１２０付近（図１３Ｃにおいて破線で囲んだ部分）に、レジスト１２５，１２７中のカーボン等が叩き込まれる。
そして、後で高融点金属シリサイドを形成する際に、このカーボンがシリサイド化反応を抑制してしまうため、低抵抗で安定なシリサイドの形成が困難になり、その結果、境界１２０付近で抵抗が高くなってしまう現象が発生する。
この現象も、素子の微細化により顕著に生じるようになってきている。
【００２２】
上述した問題の解決のために、本発明においては、電極のシリサイド膜を安定して形成することにより、低抵抗で安定した電極を製造することが可能な構造の半導体装置、及びこの半導体装置の製造方法を提供するものである。
【００２３】
【課題を解決するための手段】
本発明の半導体装置は、複数のトランジスタを同一基板に形成して成り、少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、第１のトランジスタの電極を構成するシリコン膜には第１導電型の不純物が導入されており、第２のトランジスタの電極を構成するシリコン膜には第２導電型の不純物が導入されており、第１のトランジスタの電極と、第２のトランジスタの電極とが直接接続された接続部が形成され、少なくとも接続部における第１のトランジスタの電極と、第２のトランジスタの電極の厚さが異なっているものである。
【００２４】
上述の本発明の半導体装置の構成によれば、第１導電型の不純物が導入されている第１のトランジスタの電極と、第２導電型の不純物が導入されている第２のトランジスタの電極とが直接接続された接続部が形成され、少なくとも接続部における第１のトランジスタの電極と第２のトランジスタの電極の厚さが異なっていることにより、各電極を構成するシリコン膜の膜厚も異なっており、接続部においてシリコン膜による段差を有している。これにより、シリコン膜に高融点金属シリサイド膜を形成する際に、接続部付近の高融点金属シリサイド膜を厚く形成して接続部付近の低抵抗化を図ることができる。
【００２５】
本発明の半導体装置は、複数のトランジスタを同一基板に形成して成り、少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、第１のトランジスタの電極を構成するシリコン膜には第１導電型の不純物が導入されており、第２のトランジスタの電極を構成するシリコン膜には第２導電型の不純物が導入されており、第１のトランジスタの電極と第２のトランジスタの電極とが直接接続された接続部が形成され、少なくともこの接続部における第１のトランジスタの電極と第２のトランジスタの電極の厚さが異なり、第１導電型がｎ型であり、第２導電型がｐ型であり、第１のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が多結晶シリコン膜であり、第２のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が非晶質シリコン膜であるものである。
【００２６】
上述の本発明の半導体装置の構成によれば、第１導電型の不純物が導入されている第１のトランジスタの電極と、第２導電型の不純物が導入されている第２のトランジスタの電極とが直接接続された接続部が形成され、少なくとも接続部における第１のトランジスタの電極と第２のトランジスタの電極の厚さが異なっていることにより、各電極を構成するシリコン膜の膜厚も異なっており、接続部においてシリコン膜による段差を有している。これにより、シリコン膜に高融点金属シリサイド膜を形成する際に、接続部付近の高融点金属シリサイド膜を厚く形成して接続部付近の低抵抗化を図ることができる。
さらに、第１導電型がｎ型であり、第２導電型がｐ型であり、第１のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が多結晶シリコン膜であり、第２のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が非晶質シリコン膜である構成とすることにより、第１のトランジスタの電極はｎ型不純物が導入されており、かつｎ型不純物が導入された多結晶シリコン膜と高融点金属シリサイド膜とが接することになる。これにより、第１のトランジスタの電極の高融点金属シリサイド膜の熱的安定性が高くなる。同様に、第２のトランジスタの電極はｐ型不純物が導入されており、かつｐ型不純物が導入された非晶質シリコン膜と高融点金属シリサイド膜とが接することになる。これにより、第２のトランジスタの電極の高融点金属シリサイド膜の熱的安定性も高くなる。
【００２７】
本発明の半導体装置は、複数のトランジスタを同一基板に形成して成り、少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、第１のトランジスタの電極を構成するシリコン膜には第１導電型の不純物が導入されており、第２のトランジスタの電極を構成するシリコン膜には第２導電型の不純物が導入されており、第１導電型がｎ型であり、第２導電型がｐ型であり、第１のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が多結晶シリコン膜であり、第２のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が非晶質シリコン膜であるものである。
【００２８】
上述の本発明の半導体装置の構成によれば、第１導電型がｎ型であり、第２導電型がｐ型であり、第１のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が多結晶シリコン膜であり、第２のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が非晶質シリコン膜である構成とすることにより、第１のトランジスタの電極はｎ型不純物が導入されており、かつｎ型不純物が導入された多結晶シリコン膜と高融点金属シリサイド膜とが接することになる。これにより、第１のトランジスタの電極の高融点金属シリサイド膜の熱的安定性が高くなる。同様に、第２のトランジスタの電極はｐ型不純物が導入されており、かつｐ型不純物が導入された非晶質シリコン膜と高融点金属シリサイド膜とが接することになる。これにより、第２のトランジスタの電極の高融点金属シリサイド膜の熱的安定性も高くなる。
【００２９】
本発明の半導体装置の製造方法は、第１導電型チャネルのトランジスタと、第２導電型チャネルのトランジスタとを同一基板に形成して成る半導体装置を製造する方法であって、基板上にシリコン膜を全面的に形成する工程と、第２導電型チャネルのトランジスタとなる部分を覆う第１のマスクを形成し、この第１のマスクを用いてシリコン膜を薄くする工程と、第１導電型チャネルのトランジスタとなる部分のシリコン膜に第１導電型の不純物をイオン注入する工程と、第２導電型チャネルのトランジスタとなる部分のシリコン膜に第２導電型の不純物をイオン注入する工程と、シリコン膜をパターニングして第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極を、少なくとも一部に第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極が直接接続された接続部を有するパターンに形成する工程と、第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極上に高融点金属膜を形成し、熱処理して高融点金属シリサイド膜を形成する工程とを少なくとも有するものである。
【００３０】
上述の本発明の半導体装置の製造方法によれば、基板上にシリコン膜を全面的に形成する工程と、第２導電型チャネルのトランジスタとなる部分を覆う第１のマスクを形成し、この第１のマスクを用いてシリコン膜を薄くする工程とにより、第１導電型チャネルのトランジスタとなる部分のシリコン膜は薄くなり、第２導電型チャネルのトランジスタとなる部分のシリコン膜は元の膜厚のままであるため、これらのシリコン膜は厚さが異なる構成となる。
続いて、第１導電型チャネルのトランジスタとなる部分のシリコン膜に第１導電型の不純物をイオン注入する工程と、第２導電型チャネルのトランジスタとなる部分のシリコン膜に第２導電型の不純物をイオン注入する工程とにより、第１導電型チャネルのトランジスタとなる部分の薄いシリコン膜に第１導電型の不純物が導入され、第２導電型チャネルのトランジスタとなる部分の厚いシリコン膜に第２導電型の不純物が導入される。
次に、シリコン膜をパターニングして第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極を、少なくとも一部に第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極が直接接続された接続部を有するパターンに形成する工程により、接続部において、第１導電型の不純物が導入された薄いシリコン膜と第２導電型の不純物が導入された厚いシリコン膜とが直接接続された段差が形成される。
そして、第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極上に高融点金属膜を形成し、熱処理して高融点金属シリサイド膜を形成する工程により、シリコン膜に段差が形成された接続部を含んで高融点金属膜が形成されるため、段差を有する接続部付近の高融点金属膜が厚く形成され、その結果熱処理して形成される高融点金属シリサイド膜も接続部付近が厚くなる。これにより、接続部付近を低抵抗化することができる。
【００３１】
本発明の半導体装置の製造方法は、第１導電型チャネルのトランジスタと、第２導電型チャネルのトランジスタとを同一基板に形成して成る半導体装置を製造する方法であって、基板上に第１のシリコン膜及びその上の第２のシリコン膜を順次全面的に形成する工程と、第２導電型チャネルのトランジスタとなる部分を覆う第１のマスクを形成し、この第１のマスクを用いて第２のシリコン膜を除去して第１のシリコン膜のみを残す工程と、第１導電型チャネルのトランジスタとなる部分の第１のシリコン膜に第１導電型の不純物をイオン注入する工程と、第２導電型チャネルのトランジスタとなる部分の第１のシリコン膜及び第２のシリコン膜に第２導電型の不純物をイオン注入する工程と、第１のシリコン膜及び第２のシリコン膜をパターニングして、第１導電型チャネルのトランジスタの電極と第２導電型チャネルのトランジスタの電極とを形成する工程と、第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極に高融点金属膜を成膜し、熱処理により高融点金属シリサイド膜を形成する工程とを少なくとも有し、第１導電型がｎ型である場合には、多結晶シリコン膜を第１のシリコン膜に、非晶質シリコン膜を第２のシリコン膜にそれぞれ用い、第１導電型がｐ型である場合には、非晶質シリコン膜を第１のシリコン膜に、多結晶シリコン膜を第２のシリコン膜にそれぞれ用いるものである。
【００３２】
上述の本発明の半導体装置の製造方法によれば、基板上に第１のシリコン膜及びその上の第２のシリコン膜を順次全面的に形成する工程と、第２導電型チャネルのトランジスタとなる部分を覆う第１のマスクを形成し、この第１のマスクを用いて第２のシリコン膜を除去して第１のシリコン膜のみを残す工程とにより、第１導電型チャネルのトランジスタとなる部分では第１のシリコン膜のみが残り、第２導電型チャネルのトランジスタとなる部分では第１のシリコン膜上に第２のシリコン膜が形成された積層膜がそのまま残る。
続いて、第１導電型チャネルのトランジスタとなる部分の第１のシリコン膜に第１導電型の不純物をイオン注入する工程と、第２導電型チャネルのトランジスタとなる部分の第１のシリコン膜及び第２のシリコン膜に第２導電型の不純物をイオン注入する工程とにより、第１導電型チャネルのトランジスタとなる部分の第１のシリコン膜に第１導電型の不純物が導入され、第２導電型チャネルのトランジスタとなる部分の第１のシリコン膜及び第２のシリコン膜に第２導電型の不純物が導入される。
次に、第１のシリコン膜及び第２のシリコン膜をパターニングして、第１導電型チャネルのトランジスタの電極と第２導電型チャネルのトランジスタの電極とを形成する工程により、（第１導電型の不純物が導入された）第１のシリコン膜のみからなる第１導電型チャネルのトランジスタの電極と、（第２導電型の不純物が導入された）第１のシリコン膜及び第２のシリコン膜の積層膜から成る第２導電型チャネルのトランジスタの電極が形成される。
そして、第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極に高融点金属膜を成膜することにより、高融点金属膜は、第１導電型チャネルのトランジスタの電極においては（第１導電型の不純物が導入された）第１のシリコン膜と接して形成され、第２導電型チャネルのトランジスタの電極においては（第２導電型の不純物が導入された）第２のシリコン膜と接して形成される。
さらに、第１導電型がｎ型である場合には、多結晶シリコン膜を第１のシリコン膜に、非晶質シリコン膜を第２のシリコン膜にそれぞれ用い、第１導電型がｐ型である場合には、非晶質シリコン膜を第１のシリコン膜に、多結晶シリコン膜を第２のシリコン膜にそれぞれ用いることにより、いずれにしてもｎ型チャネルのトランジスタではｎ型不純物が導入された多結晶シリコン膜と高融点金属膜が接して形成され、ｐ型チャネルのトランジスタではｐ型不純物が導入された非晶質シリコン膜と高融点金属膜が接して形成される。
高融点金属膜が、ｎ型不純物が導入された多結晶シリコン膜と接する場合やｐ型不純物が導入された非晶質シリコン膜と接する場合には、その後熱処理により高融点金属シリサイド膜を形成する工程による高融点金属シリサイド膜が熱的に安定となるので、上述の本発明製法により高融点金属シリサイド膜の熱的安定性を高めることが可能になる。
【００３３】
【発明の実施の形態】
本発明は、複数のトランジスタを同一基板に形成して成り、少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、第１のトランジスタの電極を構成するシリコン膜には第１導電型の不純物が導入されており、第２のトランジスタの電極を構成するシリコン膜には第２導電型の不純物が導入されており、第１のトランジスタの電極と、第２のトランジスタの電極とが直接接続された接続部が形成され、少なくとも接続部における第１のトランジスタの電極と、第２のトランジスタの電極の厚さが異なっている半導体装置である。
【００３４】
また本発明は、上記半導体装置において、第１のトランジスタが第１導電型チャネルのトランジスタであり、第２のトランジスタが第２導電型チャネルのトランジスタである構成とする。
【００３５】
本発明は、複数のトランジスタを同一基板に形成して成り、少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、第１のトランジスタの電極を構成するシリコン膜には第１導電型の不純物が導入されており、第２のトランジスタの電極を構成するシリコン膜には第２導電型の不純物が導入されており、第１のトランジスタの電極と第２のトランジスタの電極とが直接接続された接続部が形成され、少なくともこの接続部における第１のトランジスタの電極と第２のトランジスタの電極の厚さが異なり、第１導電型がｎ型であり、第２導電型がｐ型であり、第１のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が多結晶シリコン膜であり、第２のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が非晶質シリコン膜である半導体装置である。
【００３６】
また本発明は、上記半導体装置において、第１のトランジスタがｎ型チャネルのトランジスタであり、第２のトランジスタがｐ型チャネルのトランジスタであり、第１のトランジスタの電極及び第２のトランジスタの電極がゲート電極である構成とする。
【００３７】
また本発明は、上記半導体装置において、さらにｐ型チャネルのトランジスタのゲート電極を構成するシリコン膜は、多結晶シリコン膜上に非晶質シリコン膜が形成され、このゲート電極の膜厚が、ｎ型チャネルのトランジスタのゲート電極の膜厚よりも厚い構成とする。
【００３８】
また本発明は、上記半導体装置において、さらにｎ型チャネルのトランジスタのゲート電極を構成するシリコン膜は、非晶質シリコン膜上に多結晶シリコン膜が形成され、このゲート電極の膜厚が、ｐ型チャネルのトランジスタのゲート電極の膜厚よりも厚い構成とする。
【００３９】
本発明は、複数のトランジスタを同一基板に形成して成り、少なくとも第１のトランジスタ及び第２のトランジスタが、共に１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る電極を有し、第１のトランジスタの電極を構成するシリコン膜には第１導電型の不純物が導入されており、第２のトランジスタの電極を構成するシリコン膜には第２導電型の不純物が導入されており、第１導電型がｎ型であり、第２導電型がｐ型であり、第１のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が多結晶シリコン膜であり、第２のトランジスタの電極を構成する１層以上のシリコン膜のうち高融点金属シリサイド膜と接する膜が非晶質シリコン膜である半導体装置である。
【００４０】
また本発明は、上記半導体装置において、第１のトランジスタがｎ型チャネルのトランジスタであり、第２のトランジスタがｐ型チャネルのトランジスタであり、第１のトランジスタの電極及び第２のトランジスタの電極がゲート電極である構成とする。
【００４１】
また本発明は、上記半導体装置において、さらにｐ型チャネルのトランジスタのゲート電極を構成するシリコン膜は、多結晶シリコン膜上に非晶質シリコン膜が形成されている構成とする。
【００４２】
また本発明は、上記半導体装置において、さらにｎ型チャネルのトランジスタのゲート電極を構成するシリコン膜は、非晶質シリコン膜上に多結晶シリコン膜が形成されている構成とする。
【００４３】
本発明は、第１導電型チャネルのトランジスタと、第２導電型チャネルのトランジスタとを同一基板に形成して成る半導体装置を製造する方法であって、基板上にシリコン膜を全面的に形成する工程と、第２導電型チャネルのトランジスタとなる部分を覆う第１のマスクを形成し、この第１のマスクを用いてシリコン膜を薄くする工程と、第１導電型チャネルのトランジスタとなる部分のシリコン膜に第１導電型の不純物をイオン注入する工程と、第２導電型チャネルのトランジスタとなる部分のシリコン膜に第２導電型の不純物をイオン注入する工程と、シリコン膜をパターニングして第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極を、少なくとも一部に第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極が直接接続された接続部を有するパターンに形成する工程と、第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極上に高融点金属膜を形成し、熱処理して高融点金属シリサイド膜を形成する工程とを少なくとも有する半導体装置の製造方法である。
【００４４】
本発明は、第１導電型チャネルのトランジスタと、第２導電型チャネルのトランジスタとを同一基板に形成して成る半導体装置を製造する方法であって、基板上に第１のシリコン膜及びその上の第２のシリコン膜を順次全面的に形成する工程と、第２導電型チャネルのトランジスタとなる部分を覆う第１のマスクを形成し、この第１のマスクを用いて第２のシリコン膜を除去して第１のシリコン膜のみを残す工程と、第１導電型チャネルのトランジスタとなる部分の第１のシリコン膜に第１導電型の不純物をイオン注入する工程と、第２導電型チャネルのトランジスタとなる部分の第１のシリコン膜及び第２のシリコン膜に第２導電型の不純物をイオン注入する工程と、第１のシリコン膜及び第２のシリコン膜をパターニングして、第１導電型チャネルのトランジスタの電極と第２導電型チャネルのトランジスタの電極とを形成する工程と、第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極に高融点金属膜を成膜し、熱処理により高融点金属シリコン膜を形成する工程とを少なくとも有し、第１導電型がｎ型である場合には、多結晶シリコン膜を第１のシリコン膜に、非晶質シリコン膜を第２のシリコン膜にそれぞれ用い、第１導電型がｐ型である場合には、非晶質シリコン膜を第１のシリコン膜に、多結晶シリコン膜を第２のシリコン膜にそれぞれ用いる半導体装置の製造方法である。
【００４５】
また本発明は、上記半導体装置の製造方法において、第１のシリコン膜及び第２のシリコン膜をパターニングして、第１導電型チャネルのトランジスタの電極と、第２導電型チャネルのトランジスタの電極とを形成する工程において、少なくとも一部に第１導電型チャネルのトランジスタの電極及び第２導電型チャネルのトランジスタの電極が直接接続された接続部を有するパターンに形成する。
【００４６】
図１は、本発明の一実施の形態として、半導体装置の概略構成図（断面図）を示す。
この半導体装置は、シリコン基板２０１の素子分離領域２０２で分離された領域に、それぞれＮＭＯＳトランジスタ（ｎ型チャネルのＭＯＳトランジスタ）２００Ｎ及びＰＭＯＳトランジスタ（ｐ型チャネルのＭＯＳトランジスタ）２００Ｐが形成されて成り、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１はｎ型不純物がドープされた（ｎ型の）シリコン膜２０６（ｎ）を有し、ＰＭＯＳトランジスタ２００Ｐのゲート電極２２２はｐ型不純物がドープされた（ｐ型の）シリコン膜２０６（ｐ），２０７（ｐ）を有している。
即ち前述したデュアルゲート構造を有している。
【００４７】
また、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１は、ｎ型不純物がドープされたシリコン膜２０６（ｎ）の表面に、高融点金属シリサイド膜２１６が形成されている。そして、シリコン膜２０６（ｎ）及び高融点金属シリサイド膜２１６の側壁に、サイドウォール絶縁膜２１０が形成されている。
同様に、ＰＭＯＳトランジスタ２００Ｐのゲート電極２２２は、ｐ型不純物がドープされたシリコン膜２０６（ｐ），２０７（ｐ）の表面に、高融点金属シリサイド膜２１６が形成されている。そして、シリコン膜２０６（ｐ），２０７（ｐ）及び高融点金属シリサイド膜２１６の側壁に、サイドウォール絶縁膜２１０が形成されている。
さらに、ＮＭＯＳトランジスタ２００Ｎ及びＰＭＯＳトランジスタ２００Ｐのそれぞれの拡散層（ソース及びドレイン）２１３，２１４の表面にも、高融点金属シリサイド膜２１６が形成されている。
【００４８】
本実施の形態の半導体装置では、特にＰＭＯＳトランジスタ２００Ｐのゲート電極２２２を構成するｐ型のシリコン膜が、下層の多結晶シリコン膜２０６（ｐ）と上層の非晶質シリコン膜２０７（ｐ）の積層膜となっている。一方、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１を構成するｎ型のシリコン膜は、多結晶シリコン膜２０６（ｎ）のみとなっている。
【００４９】
そして、このようにゲート電極２２１，２２２を構成するシリコン膜が異なることにより、ＰＭＯＳトランジスタ２００Ｐのゲート電極２２２の厚さが、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１の厚さよりも厚くなっている。
【００５０】
上述した本実施の形態の半導体装置の構成によれば、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１は、ｎ型の多結晶シリコン膜２０６（ｎ）の表面に高融点金属シリサイド膜２１６が形成されているので、図１１Ａに示したように、熱的安定性が良好である。
また、ＰＭＯＳトランジスタ２００Ｐのゲート電極２２２は、ｐ型の非晶質シリコン膜２０７（ｐ）の表面に高融点金属シリサイド膜２１６が形成されているので、図１２Ｂに示したように、熱的安定性が良好である。
【００５１】
即ち本実施の形態の半導体装置によれば、高融点金属シリサイド膜２１６により各ゲート電極２２１，２２２の低抵抗化を図ることができ、かつ高融点金属シリサイド膜２１６が形成されたゲート電極２２１，２２２の熱的安定性を高めることができる。これにより、例えばＰＭＯＳトランジスタ２００Ｐのｐ型のゲート電極２２２において、ｐ型不純物のＢ（ボロン）がゲート電極のシリコン膜から抜けてゲート絶縁膜２０５やシリコン基板２０１へ拡散する問題や、この拡散によりゲート絶縁膜２０５やそのシリコン基板２０１との界面に準位を形成して信頼性を低下させてしまう問題を解決することができる。
従って、半導体装置の微細化を図っても、電極が低抵抗で、かつ熱的安定性を高くすることができ、信頼性の高い半導体装置を構成することができる。
【００５２】
上述の本実施の形態の半導体装置は、例えば次のようにして製造することができる。
まず、シリコン基板２０１に、トレンチ法（シャロートレンチアイソレーション：ＳＴＩ）やＬＯＣＯＳ法（例えば９５０℃、ウエット酸化）により、素子分離領域２０２を形成する。
次に、シリコン基板２０１に、ＮＭＯＳトランジスタ２００ＮのＰｗｅｌｌ領域２０３、ＰＭＯＳトランジスタ２００ＰのＮｗｅｌｌ領域２０４をそれぞれ形成し、さらに必要に応じてトランジスタのパンチスルー抑制を目的とした埋め込み層の形成や、Ｖｔｈ調整のためのイオン注入を行う。
【００５３】
その後、各ＭＯＳトランジスタのゲート絶縁膜２０５を、例えばＰｙｒｏｇｅｎｉｃ酸化（８５０℃、Ｈ２　Ｏ２　）により厚さ１．５〜６ｎｍ程度に形成する。この後、ゲート絶縁膜中に窒素を注入するために窒化を行うことも可能であり、その場合には例えばＮＯガスやＮ２　Ｏガス雰囲気で９００℃〜１０００℃、１分〜２０分程度の熱処理を行うことやプラズマ窒化プロセス等で窒化酸化膜を形成する。
【００５４】
続いて、表面を覆って全面的に、ゲート電極となる多結晶シリコン膜２０６を、例えば低圧のＣＶＤ法により以下の条件で成膜する。
膜厚：１００〜３００ｎｍ程度
反応ガス：ＳｉＨ４　ガス
ガス流量：５０〜５０００ｓｃｃｍ
圧力：１〜５０Ｐａ
温度：６００〜６３０℃
このとき、成膜する多結晶シリコン膜２０６は、ノンドープの多結晶シリコン膜である（以上図２Ａ参照）。
尚、図２Ａにおいて、左半分はＮＭＯＳトランジスタ２００Ｎとなる領域であり、右半分はＰＭＯＳトランジスタ２００Ｐとなる領域である。以下図示しないが同様とする。
【００５５】
次に、図２Ｂに示すように、多結晶シリコン膜２０６上に、非晶質シリコン膜２０７を、例えば低圧のＣＶＤ法により以下の条件で成膜する。
膜厚：５〜１００ｎｍ程度
反応ガス：ＳｉＨ４　ガス
ガス流量：５０〜５０００ｓｃｃｍ
圧力：５０〜２００Ｐａ
温度：５００〜５５０℃
このとき成膜する非晶質シリコン膜２０７は、ノンドープの非晶質シリコン膜である。
【００５６】
次に、図３Ｃに示すように、プレドープとして、非晶質シリコン膜２０７上に、レジストによるマスク２０８を形成する。このマスク２０８は、ＰＭＯＳトランジスタ２００Ｐとなる領域が覆われ、ＮＭＯＳトランジスタ２００Ｎとなる領域が露出するパターンとする。
【００５７】
続いて、図３Ｄに示すように、マスク２０８を用いて、ＮＭＯＳトランジスタ２００Ｎとなる領域の非晶質シリコン膜２０７を除去する。例えばＣＤＥ（Ｃｈｅｍｉｃａｌ　Ｄｒｙ　Ｅｔｃｈ　）処理のような低ダメージのエッチングでも良いし、ＲＩＥでも可能である。これにより、ＮＭＯＳトランジスタ２００Ｎとなる領域では、多結晶シリコン膜２０６のみが残る。
【００５８】
次に、図４Ｅに示すように、同じマスク２０８を用いて、ＮＭＯＳトランジスタ２００Ｎとなる領域に、ｎ型不純物のイオン注入２０９を行い、多結晶シリコン膜２０６にｎ型不純物をドープする。これは後の拡散層形成のイオン注入だけではゲート電極中の不純物が足りないため、補足をするために行うものである。このイオン注入の条件は、例えば砒素（Ａｓ＋　）やリン（Ｐ＋　）を１〜３０ｅＶ、１〜７×１０１５ｃｍ−２程度とする。
【００５９】
尚、図３Ｄに示した非晶質シリコン膜２０７の除去と、図４Ｅに示したｎ型不純物のイオン注入２０９とは順番を逆にしてもよい。
【００６０】
次に、レジストを除去した後に、ＲＩＥ（反応性イオンエッチング）法により多結晶シリコン膜２０６及び非晶質シリコン膜２０７をパターニングして、図４Ｆに示すように、ＮＭＯＳトランジスタ２００Ｎのゲート電極を構成するシリコン膜２０６と、ＰＭＯＳトランジスタ２００Ｐのゲート電極を構成するシリコン膜２０６，２０７を形成する。エッチングのガスは、例えば塩素（Ｃｌ２　）やＨＢｒとＯ２　の混合ガスを用いる。
【００６１】
次に、ゲート電極を構成するシリコン膜２０６，２０７をマスクとして、シリコン基板２０１に対して、自己整合的にＥｘｔｅｎｓｉｏｎやＰｏｃｋｅｔ（ハロー）のイオン注入を行う。
さらに、ゲート電極を構成するシリコン膜２０６，２０７の側壁に、サイドウォール絶縁膜２１０を形成する。
その後、図示しないマスクを用いて高濃度のｎ型不純物及びｐ型不純物のイオン注入をそれぞれ行うことにより、シリコン基板２０１にそれぞれｎ型拡散層（ソース・ドレイン）２１３とｐ型拡散層（ソース・ドレイン）２１４とを形成する。この高濃度不純物は、拡散層の形成だけでなく、ゲート電極を構成するシリコン膜２０６，２０７にも注入される。これにより、ＮＭＯＳトランジスタ２００Ｎのゲート電極を構成するシリコン膜即ち多結晶シリコン膜２０６にｎ型不純物がドープされ、ＰＭＯＳトランジスタ２００Ｐのゲート電極を構成するシリコン膜即ち多結晶シリコン膜２０６及び非晶質シリコン膜２０７にｐ型不純物がドープされる（以上図５Ｇ参照）。
このとき、それぞれのイオン注入の順序及び条件は例えば以下の通りとする。
（１）ＮＭＯＳＴｒ　Ｅｘｔｅｎｓｉｏｎ：Ａｓ，Ｐ／０．５〜２０ｋｅＶ／１×１０１４〜１×１０１５ｃｍ−２／（注入角度）０〜１０度
（２）ＮＭＯＳＴｒ　Ｐｏｃｋｅｔ：Ｂ，ＢＦ２／１０〜４０ｋｅＶ／１×１０１３〜１×１０１４ｃｍ−２／２０〜４５度
（３）ＰＭＯＳＴｒ　Ｅｘｔｅｎｓｉｏｎ：Ｂ，ＢＦ２／０．１〜２０ｋｅＶ／１×１０１４〜１×１０１５ｃｍ−２／０〜１０度
（４）ＰＭＯＳＴｒ　Ｐｏｃｋｅｔ：Ａｓ，Ｐ／１０〜４０ｋｅＶ／１×１０１３〜１×１０１４ｃｍ−２／２０〜４５度
これら（１）〜（４）のイオン注入をした後に、ゲート電極の側壁にサイドウォール絶縁膜２１０を形成する。
（５）ＮＭＯＳＴｒ　ソース・ドレイン：Ａｓ，Ｐ／１０〜６０ｋｅＶ／１×１０１５〜７×１０１５ｃｍ−２／０〜１０度
（６）ＰＭＯＳＴｒ　ソース・ドレイン：Ｂ，ＢＦ２／１〜５０ｋｅＶ／１×１０１５〜７×１０１５ｃｍ−２／０〜１０度
【００６２】
その後、ＲＴＡ等により、注入した不純物を活性化するための熱処理を行う。例えば９００〜１１５０℃、窒素雰囲気で０〜６０秒程度とする。
【００６３】
続いて、図５Ｈに示すように、不純物がドープされたシリコン膜から成り、ゲート電極を構成するシリコン膜２０６，２０７と、ソース・ドレイン拡散層２１３，２１４とに対して、抵抗を下げるためにそれぞれの表面に高融点金属シリサイド膜２１６を形成する。
高融点金属シリサイド膜２１６として、例えばＣｏシリサイドを形成する場合には、例えば成膜条件を以下のようにする
シリコン膜上に成膜するＣｏ膜の膜厚：１０〜３０ｎｍ
第１のＲＴＡ：４５０〜６００℃（窒素雰囲気１０〜６０秒）
ウエットエッチング：アンモニア過水／硫酸過水
第２のＲＴＡ：６００〜９００℃（窒素雰囲気１０〜６０秒）
ここで、Ｃｏの代わりにＴｉやＮｉを成膜してシリサイドを形成することも可能である。
【００６４】
この後は、図示しないがゲート電極上に絶縁膜を形成し、その後コンタクトホールを形成し、金属配線の形成を行う。
このようにして、図１に示した本実施の形態の半導体装置を製造することができる。
【００６５】
上述の本実施の形態では、ゲート電極２２１，２２２を構成するシリコン膜２０６，２０７の膜厚を異ならせるために非晶質シリコン膜２０７を一部除去する際に用いられるマスク２０８は、従来から使用しているイオン注入のためのマスクを使用できるため、耐熱性の高い高融点金属シリサイド膜２１６をマスク数の増加をさせなくても形成することが可能である。
【００６６】
さらに、ゲート電極２２１，２２２を構成するシリコン膜２０６，２０７を、マスクの増加をさせなくても、各々必要な膜厚で形成することができる。
このため、ＮＭＯＳトランジスタ２００Ｎのｎ型のゲート電極２２１では電極２２１の空乏化を抑制するために可能な限りシリコン膜２０６（ｎ）の薄膜化を狙い、かつＰＭＯＳトランジスタ２００Ｐのｐ型のゲート電極２２２で生じるｐ型不純物（ボロン等）の拡散やゲート絶縁膜２０５等の信頼性低下を回避するために、ｎ型のゲート電極２２１よりも厚くすることが可能になる。
【００６７】
従って、本実施の形態の半導体装置では、マスクの増加による製造コストの増加を抑制することができ、かつ耐熱性の高い高融点金属シリサイド膜２１６をゲート電極２２１，２２２に形成して、低抵抗化と製造の安定化を図ることができる。これにより、信頼性が高く良好な特性を有する半導体装置を、製造コストをあまり増大させずに、かつ安定して歩留まりよく製造することができる。
【００６８】
次に、本発明の半導体装置の他の実施の形態として、半導体装置の要部の概略構成図を図６に示す。図６Ａは平面図を示し、図６Ｂは断面図を示す。
本実施の形態では、基本的には先に図１に示した実施の形態の半導体装置と同様の構成を有し、さらに一部に、図６Ａ及び図６Ｂに示すようにＮＭＯＳトランジスタ２００Ｎのｎ型のゲート電極２２１とＰＭＯＳトランジスタ２００Ｐのｐ型のゲート電極２２２とが配線層を介さずに直接接続された接続部２２０を有する構成である。
【００６９】
本実施の形態では、図１に示した実施の形態と同様に各トランジスタ２００Ｎ，２００Ｐのゲート電極２２１，２２２が構成されているので、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１とＰＭＯＳトランジスタ２００Ｐのゲート電極２２２とは、厚さが異なっており、これにより接続部２２０では両ゲート電極２２１，２２２による段差が形成されている。
【００７０】
これにより、図６Ｂの接続部２２０付近の拡大図を図６Ｃに示すように、接続部２２０付近の高融点金属シリサイド膜２１６が厚くなり、これにより接続部２２０付近の抵抗を低減することができる。
これは、ゲート電極２２１，２２２を構成するシリコン膜２０６，２０７に段差があることにより、シリサイド化反応を行う際に供給される高融点金属膜（例えばＣｏ）を多く堆積させることができるからである。
【００７１】
従って、前述したマスクのレジスト膜から接続部２２０付近のシリコン膜へのカーボン打ち込みが生じていても、高融点金属膜を多く堆積させて高融点金属シリサイド膜２１６を厚く形成して低抵抗化することにより、カーボン打ち込みによる抵抗上昇を抑止して接続部２２０付近の抵抗を低くすることができる。
【００７２】
即ち上述の本実施の形態によれば、接続部２２０付近の抵抗を低くして、良好な特性を有する半導体装置を構成することができる。
【００７３】
本実施の形態の半導体装置を製造する場合には、基本的には図２〜図５で説明した先の実施の形態の製造方法と同様の工程を行えばよい。そして特に、図４Ｆに示した多結晶シリコン膜２０６及び非晶質シリコン膜２０７をパターニングする工程において、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１とＰＭＯＳトランジスタ２００Ｐのゲート電極２２２とが直接接続された接続部２２０が残るパターンとすればよい。これにより、図３Ｄに示した工程において接続部２２０に形成された段差がそのまま残る。
【００７４】
このとき、接続部２２０に段差を形成するためのマスク（図３Ｃのマスク２０８）は、従来から使用しているイオン注入のマスクを使用することができる。
従って、マスク数を増加させなくても、接続部２２０のシリコン膜２０６，２０７に段差を形成し、その上の高融点金属シリサイド膜２１６を厚く形成して、接続部２２０付近の抵抗を低減することができる。
【００７５】
続いて、本発明の半導体装置のさらに他の実施の形態の概略構成図（断面図）を図７に示す。
本実施の形態では、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１を構成するシリコン膜を、下層のｎ型不純物がドープされた非晶質シリコン膜２０７（ｎ）及び上層のｎ型不純物がドープされた多結晶シリコン膜２０６（ｎ）の積層膜としている。一方、ＰＭＯＳトランジスタ２００Ｐのゲート電極２２２を構成するシリコン膜を、ｐ型不純物がドープされた非晶質シリコン膜２０７（ｐ）のみとしている。これにより、両ゲート電極２２１及び２２２の厚さが異なっている。
その他の構成は、先に図１に示した実施の形態の半導体装置と同様であるので、同一符号を付して重複説明を省略する。
【００７６】
本実施の形態の半導体装置によれば、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１ではｎ型不純物がドープされた多結晶シリコン膜２０６（ｎ）の表面に高融点金属シリサイド膜２１６が形成され、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１ではｎ型不純物がドープされた多結晶シリコン膜２０６（ｎ）の表面に高融点金属シリサイド膜２１６が形成されているので、先の実施の形態の半導体装置と同様に高融点金属シリサイド膜２１６の熱的安定性が良好であり、その後の熱処理による変化をしないので、低抵抗のゲート電極を有し良好な特性を有する半導体装置を構成することができる。
【００７７】
本実施の形態の半導体装置を製造する場合には、非晶質シリコン膜２０７上に多結晶シリコン膜２０６を形成して積層膜とした後、ＰＭＯＳトランジスタ２００Ｐとなる領域の多結晶シリコン膜２０６を除去すればよい。その他の製造工程は、先の実施の形態の製造方法で説明したと同様の工程を経て、本実施の形態の半導体装置を製造することができる。これにより、信頼性が高く良好な特性を有する半導体装置を、安定して歩留まりよく製造することができる。
【００７８】
この多結晶シリコン膜２０６を一部除去する際には、従来から使用しているイオン注入のためのマスクを使用できるため、この場合も、耐熱性の高い高融点金属シリサイド膜２１６をマスク数の増加をさせなくても形成することが可能である。
【００７９】
さらに、ゲート電極２２１，２２２を構成するシリコン膜２０６，２０７を、マスクの増加をさせなくても、各々必要な膜厚で形成することができるため、図１に示した先の実施の形態と同様に、ＮＭＯＳトランジスタ２００Ｎのｎ型のゲート電極２２１では電極２２１の空乏化を抑制するために可能な限りシリコン膜２０６（ｎ）の薄膜化を狙い、かつＰＭＯＳトランジスタ２００Ｐのｐ型のゲート電極２２２で生じるｐ型不純物（ボロン等）の拡散やゲート絶縁膜２０５等の信頼性低下を回避するために、ｎ型のゲート電極２２１よりも厚くすることが可能になる。
【００８０】
また、本実施の形態においても、さらにＮＭＯＳトランジスタ２００Ｎのゲート電極２２１とＰＭＯＳトランジスタ２００Ｐのゲート電極２２２とが直接接続された接続部を有する構成とすることが可能であり、その場合には、図６に示したと同様に、接続部の段差付近の高融点金属シリサイド膜を厚くして、低抵抗化を図ることができる。
【００８１】
次に、本発明の半導体装置の別の実施の形態の概略構成図（断面図）を図８Ａに示す。
本実施の形態では、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１を構成するシリコン膜を、ｎ型不純物がドープされた多結晶シリコン膜２０６（ｎ）のみとしている。また、ＰＭＯＳトランジスタ２００Ｐのゲート電極２２２を構成するシリコン膜を、ｐ型不純物がドープされた多結晶シリコン膜２０６（ｐ）のみとしている。即ちゲート電極２２１，２２２を構成するシリコン膜が、いずれも多結晶シリコン２０６の単層となっている。
また、各ゲート電極２２１及び２２２を構成する多結晶シリコン膜２０６（ｎ）及び２０６（ｐ）の膜厚が異なり、これによりゲート電極２２１及び２２２の厚さが異なっている。
【００８２】
さらに、本実施の形態では、図８Ｂに半導体装置の他の部分の断面図を示すように、ＮＭＯＳトランジスタ２００Ｎのゲート電極２２１とＰＭＯＳトランジスタ２００Ｐのゲート電極２２２とが直接接続された接続部２２０を有している。接続部２２０では、多結晶シリコン膜２０６の膜厚が異なることにより、段差が形成されており、この多結晶シリコン膜２０６の段差により、図６Ｂ及び図６Ｃに示した場合と同様に、高融点金属シリサイド膜２１６を厚く形成して接続部２２０付近の低抵抗化を図ることができる。
その他の構成は、先に図１や図６に示した各実施の形態の半導体装置と同様であるので、同一符号を付して重複説明を省略する。
【００８３】
例えばトランジスタの各部の設計寸法等により、高融点金属シリサイド膜２１６の熱的な安定性が問題にならない構成の場合には、本実施の形態のように多結晶シリコン膜２０６の膜厚を変えて、接続部２２０に段差を形成して、接続部２２０付近の抵抗上昇の問題を解決すればよい。
【００８４】
本実施の形態の半導体装置を製造する場合には、多結晶シリコン膜２０６を形成した後、ＰＭＯＳトランジスタ２００Ｐとなる領域の多結晶シリコン膜２０６を薄くするように加工すればよい。その他の製造工程は、先の実施の形態の製造方法で説明したと同様の工程を経て、本実施の形態の半導体装置を製造することができる。
【００８５】
上述の本実施の形態によれば、接続部２２０の多結晶シリコン膜２０６の段差を形成するためのマスクは、従来から使用しているイオン注入のためのマスクを使用できるため、接続部２２０付近も低抵抗化することができる高融点金属シリサイド膜２１６を、マスク数の増加をさせなくても形成することが可能になる。
【００８６】
上述した各実施の形態では、いずれも本発明をデュアルゲート構造のＣＭＯＳトランジスタのゲート電極に適用したが、その他の構成にも本発明を適用することができる。
【００８７】
例えばＣＭＯＳトランジスタのソース・ドレインの拡散層及びその表面の高融点金属シリサイド膜に接続される電極を、メタル電極の代わりにサリサイド構造（１層以上のシリコン膜とその表面に形成されたシリサイド膜）から成る電極とした構成にも適用することができる。さらに、このサリサイド構造のソース・ドレイン電極を、直接隣のトランジスタ（反対導電型チャネルのトランジスタ）の電極と接続した接続部を有し、接続部を境にサリサイド構造の電極に互いに反対導電型の不純物がドープされている構成にも適用することができる。
【００８８】
また、例えばＮＰＮ型又はＰＮＰ型のバイポーラトランジスタを有する半導体装置において、エミッタ、コレクタ、ベースのいずれかの電極をメタル電極の代わりにサリサイド構造として、この電極を、直接隣のトランジスタの電極と接続した接続部を有し、接続部を境にサリサイド構造の電極に互いに反対導電型の不純物がドープされている構成にも適用することができる。
尚、このＮＰＮ型又はＰＮＰ型のバイポーラトランジスタを有する半導体装置において、それぞれのバイポーラトランジスタのエミッタ、コレクタ、ベースのいずれかの電極をメタル電極の代わりにサリサイド構造として、ｎ型不純物がドープされている電極では多結晶シリコン膜の表面にシリサイド膜を形成し、ｐ型不純物がドープされている電極では非晶質シリコン膜の表面にシリサイド膜を形成することも可能である。
【００８９】
もちろん、単一のＮＰＮ型又はＰＮＰ型のバイポーラトランジスタの例えばベース電極とエミッタ電極でも、またその１つの電極だけにおいて、ｎ型不純物がドープされている電極であれば多結晶シリコン膜の表面にシリサイド膜を形成し、ｐ型不純物がドープされている電極であれば非晶質シリコン膜の表面にシリサイド膜を形成して、そのシリサイド膜の耐熱性を向上するといったことも可能である。
【００９０】
尚、多結晶シリコン膜と非晶質シリコン膜との積層膜上に高融点金属膜を形成し、熱処理により高融点金属シリサイド膜を形成する工程において、積層膜のうち上層のシリコン膜の膜厚と高融点金属膜の膜厚との比率によっては、シリサイド化によって上層のシリコン膜が残らなくなる場合もある。この場合でも、上層のシリコン膜を不純物の導電型に応じて選定すれば、得られる高融点金属シリサイド膜の熱的安定性を向上する効果が得られる。
【００９１】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００９２】
【発明の効果】
それぞれ１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る、第１のトランジスタの第１導電型の不純物が導入された電極と第２のトランジスタの第２導電型の不純物が導入された電極とが直接接続された接続部を有し、この接続部において、第１のトランジスタ及び第２のトランジスタの各電極の厚さが異なる構成としたときには、接続部において段差を有し、接続部付近のシリサイド膜を厚く形成して低抵抗化を図ることができる。
これにより、カーボン打ち込みによる抵抗上昇等を抑制して、接続部付近の抵抗を低くすることができ、良好な特性を有する半導体装置を構成することができる。
【００９３】
また、それぞれ１層以上のシリコン膜と高融点金属シリサイド膜との積層膜から成る、第１のトランジスタのｎ型の不純物が導入された電極と、第２のトランジスタのｐ型の不純物が導入された電極とにおいて、ｎ型不純物の導入された第１のトランジスタの電極ではシリサイド膜に接する膜を多結晶シリコン膜とし、ｐ型不純物の導入された第２のトランジスタの電極ではシリサイド膜に接する膜を非晶質シリコン膜とする構成としたときには、これら第１のトランジスタの電極及び第２のトランジスタの電極において、シリサイド膜の熱的安定性を向上することができる。
これにより、例えば第２のトランジスタの電極からｐ型不純物が抜けて絶縁膜や基板側に拡散したり、この拡散により絶縁膜や絶縁膜と基板との界面に準位を形成したりすることを抑制し、信頼性が高く、良好な特性を有する半導体装置を構成することができる。
また、この構成の半導体装置は、シリサイド膜の熱的安定性を向上することができるため、安定して歩留まりよく製造することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施の形態の概略構成図（断面図）である。
【図２】Ａ、Ｂ　図１の半導体装置の製造方法を示す工程図である。
【図３】Ｃ、Ｄ　図１の半導体装置の製造方法を示す工程図である。
【図４】Ｅ、Ｆ　図１の半導体装置の製造方法を示す工程図である。
【図５】Ｇ、Ｈ　図１の半導体装置の製造方法を示す工程図である。
【図６】本発明の半導体装置の他の実施の形態の概略構成図である。
Ａ　要部の平面図である。
Ｂ　断面図である。
Ｃ　図６Ｂのゲート電極の接続部付近の拡大図である。
【図７】本発明の半導体装置のさらに他の実施の形態の概略構成図（断面図）である。
【図８】Ａ　本発明の半導体装置の別の実施の形態の概略構成図（断面図）である。
Ｂ　図８Ａの半導体装置の他の部分の断面図である。
【図９】Ａ〜Ｃ　従来の半導体装置の製造方法を示す工程図である。
【図１０】Ｄ〜Ｆ　従来の半導体装置の製造方法を示す工程図である。
【図１１】熱処理工程を変えたときの、ゲート長とシート抵抗との関係を示す図である。
Ａ　ｎ型ゲート電極の場合である。
Ｂ　ｐ型ゲート電極の場合である。
【図１２】ゲート電極を構成するシリコン膜を多結晶シリコン膜とした場合と非晶質シリコン膜とした場合とで、ゲート長とシート抵抗との関係を比較して示す図である。
Ａ　ｎ型ゲート電極の場合である。
Ｂ　ｐ型ゲート電極の場合である。
【図１３】Ａ〜Ｃ　ゲート電極の接続部における問題点を説明する図である。
【符号の説明】
２００Ｎ　ＮＭＯＳトランジスタ、２００Ｐ　ＰＭＯＳトランジスタ、２０１　半導体基板、２０６　多結晶シリコン膜、２０７　非晶質シリコン膜、２１６　高融点金属シリサイド膜、２２１，２２２　ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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