(57)【要約】【課題】  従来のＳＯＮＯＳメモリ装置と同じ設計基準で製造されても、従来のＳＯＮＯＳメモリ装置よりも多量のデータを単位メモリセルに記憶することができ、集積度を増大させることができるＳＯＮＯＳメモリ装置を提供する【解決手段】  第一結晶層４８ｂは、複数のナノサイズ結晶からなる。第一絶縁層４８ｃは、第一結晶層４８ｂが第二メモリノード層４８ｄに接触することを防いでいる。第二メモリノード層４８ｄは、所定密度のトラップサイトを有する誘電層である。第二結晶層４８ｅは、ナノサイズのトラップ手段からなる。第二絶縁層４８ｆは、第二結晶層４８ｅが第二メモリノード層４８ｄおよび第一ゲート電極４８ｇに接触することを防ぎ、かつ、第二結晶層４８ｅにトラップされた電子が第一ゲート電極４８ｇへ移動することを防いでいる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板に、ＳＯＮＯＳ構造を有するゲートが形成されたメモリ型トランジスタを備えているＳＯＮＯＳメモリ装置であって、
前記ゲートは、
トンネリング酸化物層と、
前記トンネリング酸化物層上に形成され、前記トンネリング酸化物層を通過した電荷がトラップされるトラップサイトを備えているメモリノード層と、
前記メモリノード層上に形成されたゲート電極と、を備え、
前記メモリノード層は、前記電荷をトラップするために、相互離隔されたナノサイズの結晶からなる結晶層を備えていることを特徴とするＳＯＮＯＳメモリ装置。
【請求項２】
前記メモリノード層は、順次積層された第一メモリノード層、第二メモリノード層および第三メモリノード層を備え、
前記第一メモリノード層、前記第二メモリノード層および前記第三メモリノード層の少なくとも一つが、隣接したメモリノード層に非接触の状態である前記結晶層を備えていることを特徴とする請求項１に記載のＳＯＮＯＳメモリ装置。
【請求項３】
前記第一メモリノード層および前記第三メモリノード層が、それぞれ前記結晶層を備えていることを特徴とする請求項２に記載のＳＯＮＯＳメモリ装置。
【請求項４】
前記第二メモリノード層が、前記結晶層を備えていることを特徴とする請求項２に記載のＳＯＮＯＳメモリ装置。
【請求項５】
前記結晶層と前記隣接したメモリノード層との間には、絶縁層が備えられていることを特徴とする請求項２に記載のＳＯＮＯＳメモリ装置。
【請求項６】
前記第二メモリノード層は、所定密度のトラップサイトを有する誘電層であることを特徴とする請求項３に記載のＳＯＮＯＳメモリ装置。
【請求項７】
前記第一メモリノード層および前記第三メモリノード層は、それぞれ所定密度のトラップサイトを有する誘電層であることを特徴とする請求項４に記載のＳＯＮＯＳメモリ装置。
【請求項８】
前記誘電層は、窒化物層であることを特徴とする請求項６に記載のＳＯＮＯＳメモリ装置。
【請求項９】
前記誘電層は、窒化物層であることを特徴とする請求項７に記載のＳＯＮＯＳメモリ装置。
【請求項１０】
前記第三メモリノード層と前記ゲート電極との間には、ブロッキング酸化物層が備えられていることを特徴とする請求項４に記載のＳＯＮＯＳメモリ装置。
【請求項１１】
半導体基板に、ＳＯＮＯＳ構造を有するゲートが形成されたメモリ型トランジスタを備えているＳＯＮＯＳメモリ装置であって、
前記ゲートは、
トンネリング酸化物層と、
前記トンネリング酸化物層上に形成され、前記トンネリング酸化物層を通過した電荷がトラップされるトラップサイトを備えているメモリノード層と、
前記メモリノード層上に形成されたゲート電極と、を備え、
前記メモリノード層は、前記電荷がトラップされるナノサイズのトラップ手段を備えていることを特徴とするＳＯＮＯＳメモリ装置。
【請求項１２】
前記メモリノード層は、順次積層された第一メモリノード層、第二メモリノード層および第三メモリノード層を備え、
前記第一メモリノード層、前記第二メモリノード層および前記第三メモリノード層の少なくとも一つが、隣接したメモリノード層に非接触の状態である前記トラップ手段を備えていることを特徴とする請求項１１に記載のＳＯＮＯＳメモリ装置。
【請求項１３】
前記第一メモリノード層および前記第三メモリノード層が、それぞれ前記トラップ手段を備えていることを特徴とする請求項１２に記載のＳＯＮＯＳメモリ装置。
【請求項１４】
前記第二メモリノード層が、前記トラップ手段を備えていることを特徴とする請求項１２に記載のＳＯＮＯＳメモリ装置。
【請求項１５】
前記トラップ手段は、相互離隔されたナノサイズの結晶からなる結晶層であることを特徴とする請求項１１に記載のＳＯＮＯＳメモリ装置。
【請求項１６】
前記トラップ手段は、相互離隔されたナノサイズの結晶からなる結晶層であることを特徴とする請求項１３に記載のＳＯＮＯＳメモリ装置。
【請求項１７】
前記トラップ手段は、相互離隔されたナノサイズの結晶からなる結晶層であることを特徴とする請求項１４に記載のＳＯＮＯＳメモリ装置。
【請求項１８】
前記第二メモリノード層は、所定密度のトラップサイトを有する誘電層であることを特徴とする請求項１３に記載のＳＯＮＯＳメモリ装置。
【請求項１９】
前記第一メモリノード層および前記第三メモリノード層は、それぞれ所定密度のトラップサイトを有する誘電層であることを特徴とする請求項１４に記載のＳＯＮＯＳメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳しくは、サイズを大きくすることなく集積度を向上させることができる、結晶層を有するＳＯＮＯＳメモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置（memory device：メモリ素子ともいう）のデータ記憶容量は、単位面積当たりのメモリセルの数、すなわち、メモリ装置の集積度（integration：集積化ともいう）に比例する。かかる半導体メモリ装置は、一つの回路内に接続された複数のメモリセルを備えている。
【０００３】
一般に、半導体メモリ装置（例えば、ＤＲＡＭ）の一つのメモリセルは、一つのトランジスタおよび一つのキャパシタを備えている。したがって、半導体メモリ装置の集積度を増大させるためには、トランジスタおよびキャパシタの少なくとも一方のサイズを縮小しなければならない。
【０００４】
集積度の低い初期の半導体メモリ装置は、フォトリソグラフィ工程およびエッチング工程において十分な工程マージンを有していた。したがって、トランジスタおよびキャパシタの少なくとも一方のサイズを縮小することによって、半導体メモリ装置の集積度を増大可能であった。
【０００５】
半導体技術および半導体関連の電子技術の向上に伴い、さらに高い集積度を有する半導体メモリ装置が要求されている。しかし、従来の、トランジスタおよびキャパシタの少なくとも一方のサイズを縮小する方法は、かかる要求を満たすことができなかった。
【０００６】
一方、半導体メモリ装置の集積度は、その製造工程に適用される設計基準と密接に関連している。したがって、半導体メモリ装置の集積度を向上させるためには、さらに厳密な設計基準がその製造工程に適用されなければならず、フォトリソグラフィ工程およびエッチング工程の工程マージンが低下してしまう。言い換えれば、半導体メモリ装置の製造に対して、より精密なフォトリソグラフィ工程およびエッチング工程を適用しなければならない。
【０００７】
半導体メモリ装置の製造工程におけるフォトリソグラフィ工程およびエッチング工程のマージンが減少した場合には、歩留まりも減少する。したがって、歩留まり低下を防ぎつつ半導体メモリ装置の集積度を増大する方法が必要とされている。
【０００８】
そこで、トランジスタ上にＧＭＲ、ＴＭＲなどの、従来のキャパシタとデータ保存作用の異なるデータ記憶媒体を備えた、従来の半導体メモリ装置と異なる構造を有する半導体メモリ装置が登場してきている。
【０００９】
ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）メモリ装置は、新しく登場した半導体メモリ装置の一種である。図１は、従来のＳＯＮＯＳメモリ装置の断面図である。
【００１０】
図１に示すように、従来のＳＯＮＯＳメモリ装置は、ｐ型半導体基板（以下、「半導体基板」と記載する）１０を備えている。半導体基板１０には、ｎ型導電性不純物がドーピングされたソース領域１２およびドレイン領域１４が形成されており、かかるソース領域１２およびドレイン領域１４の間には、チャンネル領域１６が介在している。かかる半導体基板１０のチャンネル領域１６上には、ソース領域１２およびドレイン領域１４と接触するトンネリング酸化物層（tunneling oxide layer）１８が形成されている。かかるトンネリング酸化物層１８上には、窒化物層（Ｓｉ3Ｎ4）２０およびブロッキング酸化物層（blocking oxide layer）２２が順次積層されている。かかるブロッキング酸化物層２２上には、ゲート電極２４が形成されている。窒化物層２０は、トンネリング酸化物層１８を通過する電子をトラップするためのトラップサイト（trap site）を備えている。ブロッキング酸化物層２２は、トラップされた電子がゲート電極２４へ移動することを防いでいる。
【００１１】
かかる従来のＳＯＮＯＳメモリ装置の電圧閾値は、窒化物層２０のトラップサイトに電子がトラップされた場合とトラップされていない場合とで異なる。従来のＳＯＮＯＳメモリ装置は、このような性質を利用して情報を保存および再生することができる。しかし、従来のＳＯＮＯＳメモリ装置は、セル一つ当たり１ビットの情報だけを保存可能であり、集積度を向上するためにはセルのサイズを小さくしなければならない。
【００１２】
このためには、図１のＳＯＮＯＳメモリ装置の体積を縮小しなければならず、そのためにはフォトリソグラフィ工程においてより厳密な設計基準が要求される。しかし、フォトリソグラフィ工程の解像度の限界のため、設計基準を厳密に適用することは困難である。
【００１３】
その結果、従来のＳＯＮＯＳメモリ装置は、一つのトランジスタおよび一つのキャパシタからなる既存の半導体メモリ装置よりも高い集積度を有することができるが、フォトリソグラフィ工程の限界によって集積度が制限されるといった問題点を有している。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、従来のＳＯＮＯＳメモリ装置と同じ設計基準で製造されても、従来のＳＯＮＯＳメモリ装置よりも多量のデータを単位メモリセルに記憶することができ、集積度を増大させることができるＳＯＮＯＳメモリ装置を提供することを課題とする。
【課題を解決するための手段】
【００１５】
前記した課題を解決するため、本発明のＳＯＮＯＳメモリ装置は、半導体基板に、ＳＯＮＯＳ構造を有するゲートが形成されたメモリ型トランジスタを備えているＳＯＮＯＳメモリ装置であって、前記ゲートは、トンネリング酸化物層と、前記トンネリング酸化物層上に形成され、前記トンネリング酸化物層を通過した電荷がトラップされるトラップサイトを備えているメモリノード層と、前記メモリノード層上に形成されたゲート電極と、を備え、前記メモリノード層は、前記電荷をトラップするために、相互離隔されたナノサイズの結晶からなる結晶層を備えていることを特徴とする。
【００１６】
前記メモリノード層は、順次積層された第一メモリノード層、第二メモリノード層および第三メモリノード層を備え、前記第一メモリノード層、前記第二メモリノード層および前記第三メモリノード層の少なくとも一つが、隣接したメモリノード層に非接触の状態である前記結晶層を備えていることが望ましい。
【００１７】
また、前記第一メモリノード層および前記第三メモリノード層が、それぞれ前記結晶層を備えていることが望ましい。そして、前記第二メモリノード層は、所定密度のトラップサイトを有する誘電層であることが望ましい。さらに、前記誘電層は、窒化物層であることが望ましい。
【００１８】
また、前記第二メモリノード層が、前記結晶層を備えていることが望ましい。そして、前記第一メモリノード層および前記第三メモリノード層は、それぞれ所定密度のトラップサイトを有する誘電層であることが望ましい。さらに、前記誘電層は、窒化物層であることが望ましい。
また、前記第二メモリノード層が、前記結晶層を備えており、前記第三メモリノード層と前記ゲート電極との間には、ブロッキング酸化物層が備えられていることが望ましい。
【００１９】
また、前記結晶層と前記隣接したメモリノード層との間には、絶縁層が備えられていることが望ましい。
【００２０】
また、本発明のＳＯＮＯＳメモリ装置は、半導体基板に、ＳＯＮＯＳ構造を有するゲートが形成されたメモリ型トランジスタを備えているＳＯＮＯＳメモリ装置であって、前記ゲートは、トンネリング酸化物層と、前記トンネリング酸化物層上に形成され、前記トンネリング酸化物層を通過した電荷がトラップされるトラップサイトを備えているメモリノード層と、前記メモリノード層上に形成されたゲート電極と、を備え、前記メモリノード層は、前記電荷がトラップされるナノサイズのトラップ手段を備えていることを特徴とする。
【００２１】
前記トラップ手段は、相互離隔されたナノサイズの結晶からなる結晶層であることが望ましい。
【００２２】
前記メモリノード層は、順次積層された第一メモリノード層、第二メモリノード層および第三メモリノード層を備え、前記第一メモリノード層、前記第二メモリノード層および前記第三メモリノード層の少なくとも一つが、隣接したメモリノード層に非接触の状態である前記トラップ手段を備えていることが望ましい。
【００２３】
また、前記第一メモリノード層および前記第三メモリノード層が、それぞれ前記トラップ手段を備えていることが望ましい。そして、前記トラップ手段は、相互離隔されたナノサイズの結晶からなる結晶層であることが望ましく、前記第二メモリノード層は、所定密度のトラップサイトを有する誘電層であることが望ましい。
【００２４】
また、前記第二メモリノード層が、前記トラップ手段を備えていることが望ましい。そして、前記トラップ手段は、相互離隔されたナノサイズの結晶からなる結晶層であることが望ましく、前記第一メモリノード層および前記第三メモリノード層は、それぞれ所定密度のトラップサイトを有する誘電層であることが望ましい。
【発明の効果】
【００２５】
本発明によると、複数ビットの情報が一つのメモリセルに記録可能となる。その結果、本発明のＳＯＮＯＳメモリ装置は、従来のＳＯＮＯＳメモリ装置と同サイズであったとしても、集積度が増大する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係るＳＯＮＯＳメモリ装置について、本発明の典型的な実施形態が示された添付図面を参照して詳細に説明する。参照する図面において、層および領域の厚さは、説明を明確にするために誇張して表現されている。
【００２７】
はじめに、本発明の第一の実施形態に係るＳＯＮＯＳメモリ装置について、図２を参照して説明する。
【００２８】
図２に示すように、本発明の第一の実施形態に係るＳＯＮＯＳメモリ装置（ＳＯＮＯＳメモリ素子ともいう）は、ｐ型半導体基板（以下、「半導体基板」と記載する）４０を備えている。かかる半導体基板４０には、ソース領域４２およびドレイン領域４４が、ｎ型導電性不純物を所定の深さまで注入することによって形成されており、かかるソース領域４２およびドレイン領域４４の間には、チャンネル領域４６が形成されている。半導体基板４０のチャンネル領域４６上には、第一ゲート積層物（gate stacking material）４８が形成されている。この第一ゲート積層物４８が、特許請求の範囲における「ゲート」の一例である。第一ゲート積層物４８の底部の両端部は、それぞれソース領域４２およびドレイン領域４４に接触している。第一ゲート積層物４８は、チャンネル領域４６の全面と接触しており、かつ、その両端部がそれぞれソース領域４２およびドレイン領域４４の一部と接触している第一トンネリング酸化物層（tunneling oxide layer）４８ａ（例えば、シリコン酸化物層（ＳｉＯ2））と、かかる第一トンネリング酸化物層４８ａ上に順次積層された、第一メモリノード層（memory node layer）４８ｂ・４８ｃ、第二メモリノード層４８ｄ、第三メモリノード層４８ｅ・４８ｆおよび第一ゲート電極（gate electrode）４８ｇと、を備えている。第一メモリノード層４８ｂ・４８ｃは、第一結晶層（crystal layer）４８ｂおよび第一絶縁層（insulating layer）４８ｃを備えている。第一結晶層４８ｂは、第一トンネリング酸化物層４８ａ上に形成された、相互離隔されたナノサイズのトラップ手段、すなわち、複数のナノサイズ結晶（nanocrystal）からなる。第一絶縁層４８ｃは、第一結晶層４８ｂが第二メモリノード層４８ｄに接触することを防いでいる。すなわち、第一結晶層４８ｂは、第二メモリノード層４８ｄと離隔しており、非接触の状態となっている。第二メモリノード層４８ｄは、所定密度のトラップサイト（trap site）を有する誘電層（例えば、窒化物層（Ｓｉ3Ｎ4））である。第三メモリノード層４８ｅ・４８ｆは、第二結晶層４８ｅおよび第二絶縁層４８ｆを備えている。第二結晶層４８ｅは、相互離隔されたナノサイズのトラップ手段、すなわち、複数のナノサイズ結晶からなる。第二絶縁層４８ｆは、第二結晶層４８ｅが第二メモリノード層４８ｄおよび第一ゲート電極４８ｇに接触することを防ぎ、かつ、第二結晶層４８ｅにトラップ（捕捉）された電子が第一ゲート電極４８ｇへ移動することを防いでいる。したがって、第二結晶層４８ｅは、第二メモリノード層４８ｄと離隔し、非接触の状態となるように、第二絶縁層４８ｆに埋め込まれている（内包されている）ことが望ましい。
【００２９】
第一ゲート積層物４８の第一結晶層４８ｂおよび第二結晶層４８ｅが、特許請求の範囲における「結晶層」の一例であり、これらは同一材料からなることが望ましいが、第一結晶層４８ｂおよび第二結晶層４８ｅが互いに異なる結晶からなる構成であってもよい。第一絶縁層４８ｃはシリコン酸化物層であることが望ましいが、他の絶縁物質（絶縁層）からなる構成であってもよい。第二絶縁層４８ｆは、トラップされた電子が第一ゲート電極４８ｇへ移動することを遮断するブロッキング絶縁層（blocking insulating layer）であり、シリコン酸化物層であることが望ましいが、他の絶縁層であってもよい。
【００３０】
なお、図２において、第一メモリノード層４８ｂ・４８ｃは、順次積層されたトラップ層（例えば、シリコン窒化物層（Ｓｉ3Ｎ4）または高誘電率を有する誘電層）および絶縁層に置換可能である。そして、第三メモリノード層４８ｅ・４８ｆは、順次積層された絶縁層、トラップ層（例えば、シリコン窒化物層または高誘電率を有する誘電層）および絶縁層に置換可能である。また、第一ゲート積層物４８は、第一メモリノード層４８ｂ・４８ｃおよび第二メモリノード層４８ｄだけを備える構成であってもよく、第二メモリノード層４８ｄおよび第三メモリノード層４８ｅ・４８ｆだけを備える構成であってもよい。すなわち、第一ゲート積層物４８は、第一メモリノード層４８ｂ・４８ｃおよび第三メモリノード層４８ｅ・４８ｆのいずれか一方を省略した構成であってもよい。
【００３１】
次に、本発明の第二の実施形態に係るＳＯＮＯＳメモリ装置について、図３を参照して説明する。なお、図２で用いた符号を、そのまま図３における同一構成要素に付すこととする。
【００３２】
図３に示すように、半導体基板４０には、ソース領域４２およびドレイン領域４４がチャンネル領域４６の両側に形成されている。半導体基板４０のチャンネル領域４６上には、第二ゲート積層物５０が形成されている。この第二ゲート積層物５０が、特許請求の範囲における「ゲート」の一例である。第二ゲート積層物５０は、順次積層された第二トンネリング酸化物層５０ａ、第四メモリノード層５０ｂ、第五メモリノード層５０ｃ・５０ｄ、第六メモリノード層５０ｅ、ブロッキング酸化物層５０ｆおよび第二ゲート電極５０ｇを備えている。これら第四メモリノード層５０ｂ、第五メモリノード層５０ｃ・５０ｄ、第六メモリノード層５０ｅが、それぞれ特許請求の範囲における「第一メモリノード層」、「第二メモリノード層」、「第三メモリノード層」の一例である。第二トンネリング酸化物層５０ａは、第一の実施形態の第一トンネリング酸化物層４８ａと同様である。第四メモリノード層５０ｂは、所定密度のトラップサイトを有する誘電層（例えば、窒化物層（Ｓｉ3Ｎ4））である。第二トンネリング酸化物層５０ａを通過した電荷（電荷担体、本実施形態では、電子）は、第四メモリノード層５０ｂにトラップされる。第五メモリノード層５０ｃ・５０ｄは、第一の実施形態の第一メモリノード層４８ｂ・４８ｃまたは第三メモリノード層４８ｅ・４８ｆと同様である。言い換えると、第五メモリノード層５０ｃ・５０ｄは、第三結晶層５０ｃおよび第三絶縁層５０ｄを備えている。第三結晶層５０ｃは、相互離隔されたナノサイズのトラップ手段、すなわち、複数のナノサイズの結晶からなる。第三絶縁層５０ｄは、第三結晶層５０ｃを内包しており、第三結晶層５０ｃが（第五メモリノード層５０ｃ・５０ｄと）隣接する第四メモリノード層５０ｂおよび第六メモリノード層５０ｅと接触することを防いでいる。すなわち、第三結晶層５０ｃは、第四メモリノード層５０ｂおよび第六メモリノード層５０ｅと離隔しており、非接触の状態となっている。第六メモリノード層５０ｅは、所定密度のトラップサイトを有する誘電層（例えば、窒化物層）である。
【００３３】
本発明の第一および第二の実施形態に係るＳＯＮＯＳメモリ装置の電圧閾値は、各メモリノード層に電子がトラップされることによって変化する。
【００３４】
以下、ＳＯＮＯＳメモリ装置の電圧閾値の変化について、本発明の第一の実施形態に係るＳＯＮＯＳメモリ装置を例にとって説明する。
【００３５】
図４は、電子ｅが第一メモリノード層４８ｂ・４８ｃにトラップされたケース（以下、第一のケースという）を示す断面図である。図５は、電子ｅが第一メモリノード層４８ｂ・４８ｃおよび第二メモリノード層４８ｄにトラップされたケース（以下、第二のケースという）を示す断面図である。図６は、電子ｅが第一メモリノード層４８ｂ・４８ｃ、第二メモリノード層４８ｄおよび第三メモリノード層４８ｅ・４８ｆにトラップされたケース（以下、第三のケースという）を示す断面図である。
【００３６】
そして、図７は、第一ないし第三のケースに係るＳＯＮＯＳメモリ装置の電圧閾値シフトを示すグラフである。図７の符号Ｇ１は、電子ｅが第一メモリモード層４８ｂ・４８ｃ、第二メモリノード層４８ｄおよび第三メモリノード層４８ｅ・４８ｆのいずれにもトラップされていない場合の電圧閾値を示している。そして図７の符号Ｇ２，Ｇ３，Ｇ４は、それぞれ第一、第二、第三のケースにおける電圧閾値を示している。
【００３７】
図７に示すように、第一のケースにおけるＳＯＮＯＳメモリ装置の電圧閾値ＶTH2は、電子ｅがメモリノード層のいずれにもトラップされていない場合における電圧閾値ＶTH1をΔＶ１だけシフト（平行移動）することによって得られる。そして、第二のケースにおけるＳＯＮＯＳメモリ装置の電圧閾値ＶTH3は、第一のケースにおける電圧閾値ＶTH2をΔＶ２だけシフトすることによって得られる。また、第三のケースにおけるＳＯＮＯＳメモリ装置の電圧閾値ＶTH4は、第二のケースにおける電圧閾値ＶTH3をΔＶ３だけシフトすることによって得られる。
【００３８】
本発明の第一の実施形態に係るＳＯＮＯＳメモリ装置は、電子のトラップ状態に応じた四つの状態を含んでいるので、一つのＳＯＮＯＳメモリ装置が２ビットのデータ（例えば、「００」、「０１」、「１０」または「１１」）を記憶することができる。したがって、本発明の第一の実施形態に係るＳＯＮＯＳメモリ装置の集積度は、従来のＳＯＮＯＳメモリ装置の集積度の２倍以上となる。
【００３９】
前記したように、本発明に係るＳＯＮＯＳメモリ装置は、電荷（前記各実施形態では、電子）がトラップされる第一メモリノード層、第二メモリノード層および第三メモリノード層を備え、これら各層のうち少なくとも一つのメモリノード層が、ナノサイズの結晶からなる結晶層を備えている。したがって、本発明に係るＳＯＮＯＳメモリ装置は、一つのメモリセルに２ビットデータを有する４つの相異なる状態を有することができ、一つのメモリセルに１ビットが記録可能な従来のＳＯＮＯＳ装置の２倍の集積度を達成することができる。
【００４０】
以上、本発明の典型的な実施形態について説明したが、本発明は、前記した各実施形態に限定されず、特許請求の範囲によって定義された本発明の要旨を逸脱しない範囲で適宜設計変更可能である。
例えば、本発明が属する技術分野における当業者であれば、メモリノード層として窒化物層以外に他の物質層を使用したり、ブロッキング酸化物層を複層としたりすることが可能である。
【産業上の利用可能性】
【００４１】
本発明は、メモリ装置を必要とするあらゆる電子装置に適用可能である。例えば、各種コンピュータ、カムコーダ、デジタルカメラ、携帯電話、家電製品（冷蔵庫、洗濯機、テレビ、オーディオなど）、ＣＤＰ、ＤＶＤＰ、ＭＰ３プレーヤーなどの各種メディアプレーヤー、ＰＤＡ、ＧＰＳなどに適用可能である。
【図面の簡単な説明】
【００４２】
【図１】従来のＳＯＮＯＳメモリ素子の断面図である。
【図２】本発明の第一の実施形態に係るナノ結晶層を有するＳＯＮＯＳメモリ装置の断面図である。
【図３】本発明の第二の実施形態に係るナノ結晶層を有するＳＯＮＯＳメモリ装置の断面図である。
【図４】図２のＳＯＮＯＳメモリ装置の第一メモリノード層に電荷がトラップされたケースを示す断面図である。
【図５】図２のＳＯＮＯＳメモリ装置の第一メモリノード層および第二メモリノード層に電荷がトラップされたケースを示す断面図である。
【図６】図２のＳＯＮＯＳメモリ装置の第一メモリノード層、第二メモリノード層および第三メモリノード層に電荷がトラップされたケースを示す断面図である。
【図７】図２のＳＯＮＯＳメモリ装置の各メモリノード層に電荷がトラップされることによる電圧閾値のシフトを示すグラフである。
【符号の説明】
【００４３】
４０    ｐ型半導体基板（半導体基板）
４２    ソース領域
４４    ドレイン領域
４６    チャンネル領域
４８    第一ゲート積層物（ゲート）
４８ａ  第一トンネリング酸化物層（トンネリング酸化物層）
４８ｂ  第一結晶層（結晶層、トラップ手段：第一メモリノード層の一部）
４８ｃ  第一絶縁層（第一メモリノード層の一部）
４８ｄ  第二メモリノード層
４８ｅ  第二結晶層（結晶層、トラップ手段：第三メモリノード層の一部）
４８ｆ  第二絶縁層（第三メモリノード層の一部）
４８ｇ  第一ゲート電極（ゲート電極）
５０    第二ゲート積層物（ゲート）
５０ａ  第二トンネリング酸化物層（トンネリング酸化物層）
５０ｂ  第四メモリノード層（第一メモリノード層）
５０ｃ  第三結晶層（結晶層、トラップ手段：第二メモリノード層の一部）
５０ｄ  第三絶縁層（第二メモリノード層の一部）
５０ｅ  第六メモリノード層（第三メモリノード層）
５０ｆ  ブロッキング酸化物層
５０ｇ  第二ゲート電極（ゲート電極）
【図１】
2004349705.tif 000003
【図２】
2004349705.tif 000004
【図３】
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【図４】
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【図５】
2004349705.tif 000007
【図６】
2004349705.tif 000008
【図７】
2004349705.tif 000009