(57)【要約】【課題】負荷電流の消費を大きくすることなく、チップ占有面積を大きくすることなく能動負荷回路の相互コンダクタンスを高める。【解決手段】第１の負荷電流を生成する第１の主電流生成回路１と、前記第１の負荷電流の値に対して所定の比率の負荷電流を生成する第１の副電流生成回路３と、第２の負荷電流を生成する第２の主電流生成回路２と、前記第２の負荷電流の値に対して所定の比率の負荷電流を生成する第２の副電流生成回路４とから構成され、第１の主電流生成回路１から電流を出力する出力端子１２と第２の副電流生成回路４から電流を出力する出力端子４２とを共通接続するとともに第２の主電流生成回路２から電流を出力する出力端子２２と第１の副電流生成回路３から電流を出力する出力端子３２を共通接続する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の負荷電流を生成する第１の主電流生成回路と、前記第１の負荷電流の値に対して所定の比率の負荷電流を生成する第１の副電流生成回路と、第２の負荷電流を生成する第２の主電流生成回路と、前記第２の負荷電流の値に対して所定の比率の負荷電流を生成する第２の副電流生成回路とを有し、第１の主電流生成回路から電流を出力する出力端子と第２の副電流生成回路から電流を出力する出力端子とを共通接続するとともに第２の主電流生成回路から電流を出力する出力端子と第１の副電流生成回路から電流を出力する出力端子とを共通接続したことを特徴とする能動負荷回路。
【請求項２】
前記第１の主電流生成回路の能動素子と第１の副電流生成回路の能動素子との面積比が１：ｍとし、前記第２の主電流生成回路の能動素子と第２の副電流生成回路の能動素子との面積比が１：ｍとすることを特徴とする請求項１に記載の能動負荷回路。
【請求項３】
前記第１及び第２の主電流生成回路と前記第１及び第２の副電流生成回路とを構成する４つの能動素子に対する相互コンダクタンスｇｍの値が前記第１及び第２の主電流生成回路を構成する２つの能動素子に対する相互コンダクタンスｇｍの値に対して（１＋ｍ）／（１−ｍ）倍とすることを特徴とする請求項２に記載の能動負荷回路。
【請求項４】
前記第１及び第２の主電流生成回路と前記第１及び第２の副電流生成回路は、バイポーラトランジスタまたはＣＭＯＳＦＥＴ素子からなる同一の能動素子で構成されることを特徴とする請求項３に記載の能動負荷回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、演算増幅器や差動増幅器などのアナログ増幅回路に使用可能な能動負荷回路に関し、さらに詳細には半導体集積回路に内蔵して使用するのに適した能動負荷回路に関する。
【０００２】
【従来の技術】
昨今の半導体集積回路技術の進展に伴い、携帯電子機器などに適用されるアナログ集積回路についても多様化してきており、例えば、微細化された半導体チップにアナログ集積回路が包含されたものが用いられるようになってきている。
【０００３】
携帯電子機器などに用いられるアナログ集積回路の半導体チップでは、携帯電子機器自体が小型であることから、半導体チップの占有面積を大きくすることなく、高入力感度であるアナログ集積回路にすること、つまり高い相互コンダクタンスｇｍを有するアナログ集積回路にすることが要求される。
【０００４】
相互コンダクタンスｇｍを高めることができるアクティブフィルタや電圧電流変換装置としては、例えば、コレクタ電流にそれぞれオフセットを与えることができるようにした第１、第２のエミッタ結合対によって差動増幅回路を構成し、各エミッタの共通接続点には、それぞれ定電流からなるエミッタ電流源としての二つの定電流源を接続し、そして、第１のコレクタ対を共通接続し、その共通接続点にコレクタ電流源を接続し、第２のコレクタ対を共通接続し、そして両コレクタ共通接続点の間に負荷となる容量を接続するようにしたものが特許文献１に開示されている。
【０００５】
一方、チップ占有面積の低減を図る増幅回路の技術としては、例えば、１対の差動入力トランジスタのそれぞれのドレイン電極に、ゲ−ト電極を共通接続する第１及び第２のカレントミラ−負荷を有する増幅回路を備えることにより、相互に一方のカレントミラ−負荷のコンダクタンスと他方のカレントミラ−負荷のコンダクタンスとの比を一定にして、差動入力信号の非反転／反転状態の何れにおいても同じような相補出力振幅を得ることができるようにした回路が特許文献２に開示されている。
【０００６】
アナログ集積回路の一例として差動増幅回路を用いて、相互コンダクタンスｇｍについて説明する。
図８は差動増幅回路の従来例を示す回路図である。図８（ａ）及び図８（ｂ）において、Ｎ０、Ｎ１及びＮ２はＮチャネルＦＥＴ（電解効果トランジスタ）である。Ｉ１及びＩ２は、Ｎ１及びＮ２のＮチャネルＦＥＴのドレイン電極に供給される負荷電流である。
２Ｉは、Ｎ０のＮチャネルＦＥＴのゲート電極に適当なバイアス電圧ＢＶが入力されるときに、Ｎ０のドレイン・ソース間に流れる定電流を示す。すなわち言い換えれば、Ｎ０は定電流２Ｉを流す定電流源として機能するように構成されている。
Ｖ１及びＶ２は、Ｎ１及びＮ２のゲート電極に入力する入力電圧を示す。ＲＬ１及びＲＬ２は負荷抵抗を示し、Ｏ１及びＯ２は出力端子をそれぞれ示す。なお、Ｖｄｄは定電圧電源の電圧を、ＧＮＤは接地電圧をそれぞれ示す。
【０００７】
図８（ａ）において、入力電圧差（Ｖ１−Ｖ２）の絶対値が小さいときは、Ｎ１とＮ２を流れる負荷電流Ｉ１及びＩ２は、次式で示される。
Ｉ１＝Ｉ＋（Ｖ１−Ｖ２）ＳＱＲＴ（ＫＩ）・・・（Ａ１）
Ｉ２＝Ｉ＋（Ｖ２−Ｖ１）ＳＱＲＴ（ＫＩ）・・・（Ａ２）
ｇｍ＝ＳＱＲＴ（ＫＩ）
【０００８】
ここで、ｇｍは入力電圧差に対する相互コンダクタンスを示し、ＳＱＲＴ（ＫＩ）はＫＩの平方根を示す。
定数Ｋは、Ｎ１とＮ２の寸法、形状、材質などに決まる定数で、同一集積回路内ではチップ占有面積に比例する。また、Ｎ１とＮ２とは同一集積回路内で形成され、同一寸法である。
したがって、この回路における入力電圧差に対する相互コンダクタンスｇｍは、定電流Ｉの平方根に比例し、また定数Ｋの平方根に比例している。
【０００９】
また、図８（ｂ）は、図８（ａ）に示す負荷抵抗ＲＬ１及びＲＬ２を半導体チップの占有面積が同じＰチャネルＦＥＴのＰ１及びＰ２に置き換えたものであり、それぞれのゲート電極は互いに接続され、Ｐ１のドレイン電極とＮ１のドレイン電極に共通接続され電流ミラー回路を構成している。
【００１０】
この場合、出力として、Ｏ２から次式の差動信号成分電流が得られる。
Ｉｏｕｔ  ＝２（Ｖ１−Ｖ２）ＳＱＲＴ（ＫＩ）
この回路においても入力電圧差に対する相互コンダクタンスｇｍは、定電流Ｉの平方根に比例し、また定数Ｋの平方根に比例している。
【００１１】
【特許文献１】
特開平２−１２４６２０号公報
【特許文献２】
特開平３−２９６９８８号公報
【００１２】
【発明が解決しようとする課題】
相互コンダクタンスｇｍを高くするには、ＳＱＲＴ（ＫＩ）を大きくする必要があり、ＳＱＲＴ（ＫＩ）を大きくするためには、ＫやＩを大きくする必要がある。
携帯機器のように低消費電流であることが要求される機器では定電流Ｉを小さくする必要があり、その場合はＫを大きくしてｇｍを高くする必要がある。このことをアナログ集積回路の半導体チップに適用すると、Ｋを大きくすることは、チップ占有面積を大きくすることになる。結局、低消費電流を求めればチップ占有面積を小さくすることが困難となり、チップ占有面積を小さくすることを求めれば低消費電流にすることが困難ということになる。
【００１３】
上述したように、特許文献１、２には相互コンダクタンスｇｍを高める要求、チップ占有面積を小さくする要求のいずれかを解決することについては記載されているが、双方の要求を満足することはできない。
【００１４】
本発明は、このような実情に鑑みてなされ、アナログ集積回路に適用され、負荷電流の消費を大きくすることなく、また、アナログ集積回路のチップ占有面積を大きくすることなく、相互コンダクタンスを高めることができる能動負荷回路を提供する。
【００１５】
【課題を解決するための手段】
上述の課題を解決するためになされた本発明の能動負荷回路は、第１の負荷電流を生成する第１の主電流生成回路と、前記第１の負荷電流の値に対して所定の比率の負荷電流を生成する第１の副電流生成回路と、第２の負荷電流を生成する第２の主電流生成回路と、前記第２の負荷電流の値に対して所定の比率の負荷電流を生成する第２の副電流生成回路とを有し、第１の主電流生成回路から電流を出力する出力端子と第２の副電流生成回路から電流を出力する出力端子とを共通接続するとともに第２の主電流生成回路から電流を出力する出力端子と第１の副電流生成回路から電流を出力する出力端子とを共通接続するようにしている。
【００１６】
これによれば、後に、数式を用いて説明する理由により、負荷電流の消費を大きくすることなく、つまりアナログ集積回路のチップ占有面積を大きくすることなく相互コンダクタンスｇｍを高めることができる能動負荷回路を提供することができる。
【００１７】
また、前記第１の主電流生成回路の能動素子と第１の副電流生成回路の能動素子との面積比が１：ｍとし、前記第２の主電流生成回路の能動素子と第２の副電流生成回路の能動素子との面積比が１：ｍとするようにしてもよい。
【００１８】
第１の主電流生成回路及び副電流生成回路と、第２の主電流生成回路及び副電流生成回路とは、第１及び第２の負荷電流を１：ｍに正確にそれぞれ生成することができるので、相互コンダクタンスｇｍの値を所定の値に正確に設定することができる。
【００１９】
また、前記第１及び第２の主電流生成回路と前記第１及び第２の副電流生成回路とを構成する４つの能動素子に対する相互コンダクタンスｇｍの値が前記第１及び第２の主電流生成回路を構成する２つの能動素子に対する相互コンダクタンスｇｍの値に対して（１＋ｍ）／（１−ｍ）倍とするようにしてもよい。
第１及び第２の主電流生成回路を構成する２つの能動素子に対する相互コンダクタンスｇｍの値に対して（１＋ｍ）／（１−ｍ）倍に設定することができる。
【００２０】
また、前記第１及び第２の主電流生成回路と前記第１及び第２の副電流生成回路は、バイポーラトランジスタまたはＣＭＯＳＦＥＴ素子からなる同一の能動素子で構成されるようにしてもよい。
能動負荷回路をバイポーラトランジスタやＣＭＯＳＦＥＴなどの同一の能動素子で構成されるのでアナログ集積回路を形成することができる。
【００２１】
【発明の実施の形態】
以下に、本発明の実施形態に係る能動負荷回路について図面を参照しつつ詳細に説明する。なお、本発明はこれによって限定されるものではない。図１は本発明の一実施形態に係る能動負荷回路の基本構成を示す構成図である。
【００２２】
図１において、能動負荷回路１０は、第１の負荷電流Ｉ１を生成する第１の主電流生成回路１と、前記第１の負荷電流Ｉ１の値に対して所定の比率（１：ｍ）の負荷電流ｍＩ１を生成する第１の副電流生成回路３と、第２の負荷電流Ｉ２を生成する第２の主電流生成回路２と、前記第２の負荷電流Ｉ２の値に対して所定の比率（１：ｍ）の負荷電流を生成する第２の副電流生成回路４とから構成され、第１の主電流生成回路１から電流Ｉ１を出力する出力端子１２と第２の副電流生成回路４から電流ｍＩ２を出力する出力端子４２とを共通接続するとともに第２の主電流生成回路２から電流Ｉ２を出力する出力端子２２と第１の副電流生成回路３から電流ｍＩ１を出力する出力端子３２とを共通接続している。
【００２３】
また、１１は供給電流Ｉ１０を入力する第１の主電流生成回路１の入力端子、２１は供給電流Ｉ２０を入力する第２の主電流生成回路２の入力端子、３１は供給電流Ｉ１１（またはＩ１０）を入力する第１の副電流生成回路３の入力端子、４１は供給電流Ｉ２１（またはＩ２０）を入力する第２の副電流生成回路４の入力端子をそれぞれ示す。また、１３は第１の主電流生成回路１の制御端子、２３は第２の主電流生成回路２の制御端子、３３は第１の副電流生成回路３の制御端子、４３は第２の副電流生成回路４の制御端子をそれぞれ示す。
【００２４】
第１の主電流生成回路１の制御端子１３と第１の副電流生成回路３の制御端子３３とは共通接続され、さらに第１の主電流生成回路１の出力端子１２に接続されている。また、第２の主電流生成回路２の制御端子２３と第２の副電流生成回路４の制御端子４３とは共通接続され、さらに第２の主電流生成回路２の出力端子２２に接続されている。よって、第１の主電流生成回路１の出力端子１２には、Ｉ１＋ｍＩ２の負荷電流が流れ、第２の主電流生成回路２の出力端子２２には、Ｉ２＋ｍＩ２の負荷電流が流れるように構成される。
【００２５】
また、第１の主電流生成回路１の能動素子と第１の副電流生成回路３の能動素子との面積比が１：ｍとし、第２の主電流生成回路２の能動素子と第２の副電流生成回路４の能動素子との面積比が１：ｍとなるように構成する。
これにより、第１の主電流生成回路１及び副電流生成回路３と、第２の主電流生成回路２及び副電流生成回路４とは、第１及び第２の負荷電流を１：ｍに正確にそれぞれ生成することができる。このため、相互コンダクタンスｇｍの値を所定の値に正確に設定することができる。
【００２６】
また、第１及び第２の主電流生成回路１、２と第１及び第２の副電流生成回路３、４とを構成する４つの能動素子に対する相互コンダクタンスｇｍの値が第１及び第２の主電流生成回路１、２を構成する２つの能動素子に対する相互コンダクタンスｇｍの値に対して（１＋ｍ）／（１−ｍ）倍になる。
【００２７】
また、第１及び第２の主電流生成回路１、２と第１及び第２の副電流生成回路３、４とは、バイポーラトランジスタやＣＭＯＳＦＥＴなどの同一の能動素子で構成されている。
これにより、能動負荷回路１０をバイポーラトランジスタやＣＭＯＳＦＥＴなどで構成されるアナログ集積回路に形成することができる。
【００２８】
次に、能動負荷回路１０の相互コンダクタンスｇｍが高められる理由について、図２に示す差動増幅回路に適用した能動負荷回路の構成と数式により詳述する。
【００２９】
図２は本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例（１）を示す回路図である。図２において、図１と同じ構成については、同符号を記す。１０は本発明の特徴部分である能動負荷回路を示す。図２において、ＲＬ１及びＲＬ２は負荷抵抗を、Ｏ１及びＯ２は出力端子をそれぞれ示す。Ｖｄｄは定電圧電源の供給電圧を、ＧＮＤは接地電圧をそれぞれ示す。Ｎ０、Ｎ１及びＮ２はＮチャネルＦＥＴ（電解効果トランジスタ）を示す。Ｉ１０及びＩ２０は負荷抵抗ＲＬ１及びＲＬ２を流れる負荷電流を示す。
２ＩはＮ０のＮチャネルＦＥＴのゲート電極に適当なバイアス電圧ＢＶが入力されたときにＮ０のドレイン・ソース間に流れる定電流を示す。Ｖ１及びＶ２はＮ１及びＮ２のゲート電極に入力する入力電圧を示す。
【００３０】
能動負荷回路１０において、Ｐ１、Ｐ２、Ｐ３及びＰ４はＰチャネルＦＥＴ（電解効果トランジスタ）を示し、Ｐ１とＰ２とは同じ大きさ、Ｐ３とＰ４は同じ大きさでＰ１とＰ２に対してｍ（０＜ｍ＜１）倍のチップ占有面積で形成されている。Ｐ１とＰ３のソース電極は互いに接続され一方の負荷抵抗ＲＬ１の一端に接続されている。同様に、Ｐ２とＰ４のソース電極は互いに接続され、他方の負荷抵抗ＲＬ２の一端に接続されている。Ｐ１とＰ３のゲート電極は共通接続され、かつＮ１のドレイン電極に接続されて電流ミラー回路を構成している。同様に、Ｐ２とＰ４のゲート電極は共通接続され、かつＮ２のドレイン電極に接続されて電流ミラー回路を構成している。Ｐ３のドレイン電極はＰ２とＮ２のドレイン電極に共通接続されている。同様に、Ｐ４のドレイン電極は、Ｐ１とＮ１のドレイン電極に共通接続されている。
【００３１】
Ｎ１とＮ２のゲート電極に入力される入力電圧Ｖ１とＶ２との間に差が無いときには、Ｎ１とＮ２にはそれぞれ等しい電流Ｉが流れるが、Ｖ１とＶ２とに差があるときは、それぞれ△Ｉの差が発生したものとして、Ｎ１とＮ２のソース電極にはＩ＋△Ｉ、Ｉ−△Ｉの電流が流れるものとする。また、Ｐ１とＰ２に流れる電流をそれぞれＩ１、Ｉ２とすると、Ｐ３とＰ４には電流ミラー回路の性質によりｍＩ１、ｍＩ２の電流が流れる。
【００３２】
従って、下記の式が成立する。
Ｉ１＋ｍＩ２＝Ｉ＋△Ｉ  ・・・（１）
Ｉ２＋ｍＩ１＝Ｉ−△Ｉ  ・・・（２）
これを、Ｉ１とＩ２について解けば下記の（３）式と（４）式が得られる。
Ｉ１＝Ｉ／（１＋ｍ）＋△Ｉ／（１−ｍ）  ・・・（３）
Ｉ２＝Ｉ／（１＋ｍ）−△Ｉ／（１−ｍ）  ・・・（４）
【００３３】
上記の（１）、（２）、（３）及び（４）式から、ｍＩ１とｍＩ２について解けば、下記の（５）式と（６）式が得られる。
ｍＩ１＝ｍＩ／（１＋ｍ）＋ｍ△Ｉ／（１−ｍ）  ・・・（５）
ｍＩ２＝ｍＩ／（１＋ｍ）−ｍ△Ｉ／（１−ｍ）  ・・・（６）
図２に示すように、負荷抵抗ＲＬに流れる負荷電流をＩ１０、Ｉ２０とすれば、下記の（７）式と（８）式が得られる。
Ｉ１０＝Ｉ１＋ｍＩ１＝Ｉ＋（１＋ｍ）△Ｉ／（１−ｍ）  ・・・（７）
Ｉ２０＝Ｉ２＋ｍＩ２＝Ｉ−（１＋ｍ）△Ｉ／（１−ｍ）  ・・・（８）
Ｉ１０−Ｉ２０＝２（１＋ｍ）△Ｉ／（１−ｍ）  ・・・（９）
【００３４】
（９）式より、Ｉ１０−Ｉ２０の変化分２△Ｉに対して（１＋ｍ）／（１−ｍ）倍になっていることが解る。
従って、ｍを１に近づけるほどＩ１０−Ｉ２０の変化分が大きくなることが解る。また、ｍの可能な範囲は半導体製造工程の誤差を勘案して決められるが、例えば、ｍ＝０．９、ｍ＝０．９５などの値ならば、実現可能な値である。ｍ＝０．９のとき、変化分２△Ｉのさらに１９倍に、ｍ＝０．９５のとき、変化分２△Ｉのさらに３９倍になる。つまり、ｍ＝０．９５のとき、相互コンダクタンスｇｍ（（Ｉ１０−Ｉ２０）／２（Ｖ１−Ｖ２）＝ＳＱＲＴ（ＫＩ））は３９倍になる。
【００３５】
すなわち、Ｐ１、Ｐ２のＰチャネルＦＥＴと、このＰ１、Ｐ２のチップ占有面積に対して０．９５倍のチップ占有面積のＰ３、Ｐ４のＰチャネルＦＥＴとで相補型の電流ミラー回路を構成した能動負荷回路を組み込むだけで３９倍の相互コンダクタンスｇｍが得られるという効果がある。例えば、図８に示す差動増幅回路で相互コンダクタンスｇｍを３９倍にするにはＫを１５２１（３９×３９）倍にする必要があり、Ｎ１、Ｎ２のＮチャネルＦＥＴのチップ占有面積を１５２１倍にする必要があることを考えれば、本発明の能動負荷回路の有効性が理解できる。
【００３６】
図２では、Ｐ１のソース電極とＰ３のソース電極を互いに接続し、Ｐ２のソース電極とＰ４のソース電極を互いに接続して、（７）式と（８）式を利用する構成としたが、（３）式と（４）式、及び（５）式と（６）式から解るように、Ｐ１とＰ２の対でも、Ｐ３とＰ４の対でも高い相互コンダクタンスｇｍを得ることができる。
【００３７】
図３は本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例２を示す回路図である。図３において、１０は能動負荷回路であり、図１及び図２と同じ構成については同符号を記す。図３では、図２に示す負荷抵抗ＲＬ１及びＲＬ２をチップ占有面積が同じＰチャネルＦＥＴのＰ５及びＰ６に置き換えたものであり、それぞれのゲート電極はＰ１のドレイン電極に共通接続され電流ミラー回路を構成している。この場合、Ｏ２から差動信号成分電流として２（Ｖ１−Ｖ２）ｇｍが得られる。また、相互コンダクタンスｇｍについては、図２に示すものと同じ効果が得られる。
【００３８】
図４は本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例３を示す回路図である。図４において、１０は能動負荷回路であり、図１及び図２と同じ構成については同符号を記す。図４では、図２に示す負荷抵抗ＲＬ３及びＲＬ４、出力端子Ｏ１及びＯ２に対し、負荷抵抗ＲＬ３及びＲＬ４を増やして、２対の独立した出力端子Ｏ３とＯ４を増やしたものである。また、相互コンダクタンスｇｍについては、図２に示すものと同じ効果が得られる。
【００３９】
図５は本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例４を示す回路図である。図５において、１０は能動負荷回路であり、図１及び図２と同じ構成については同符号を記す。図５では、図２に示す負荷抵抗ＲＬ１をチップ占有面積が同じＰチャネルＦＥＴのＰ５及びＰ７に置き換え、図２に示す負荷抵抗ＲＬ２をチップ占有面積が同じＰチャネルＦＥＴのＰ６及びＰ８に置き換えたものである。また、Ｐ５とＰ７のゲート電極はＰ５のドレイン電極に共通接続され電流ミラー回路を構成している。同様に、Ｐ６とＰ８のゲート電極はＰ６のドレイン電極に共通接続され電流ミラー回路を構成している。Ｐ７のドレイン電極の出力端子Ｏ１、Ｐ８のドレイン電極に出力端子Ｏ２を設けることができる。
【００４０】
図６は本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例５を示す回路図である。図６において、１０は能動負荷回路であり、図１及び図２と同じ構成については同符号を記す。図６では、例えば、図２に示す差動増幅回路に対して能動負荷回路１０を３段積み重ねた差動増幅回路を示し、その場合に、相互コンダクタンスｇｍの値が累乗になる効果を得ることができる。よって、増幅回路全体のチップ占有面積を非常に小さくすることができる。
【００４１】
図７は本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例６を示す回路図である。図７において、１０、２０は能動負荷回路であり、図１、図２及び図５と同じ構成については同符号を記す。図７では、例えば、図５に示す差動増幅回路に対して、能動負荷回路２０と負荷抵抗ＲＬ５及びＲＬ６を追加したものである。
【００４２】
また、能動負荷回路２０において、Ｎ３、Ｎ４、Ｎ５及びＮ６はＮチャネルＦＥＴ（電解効果トランジスタ）を示し、Ｎ３とＮ４とはチップ占有面積が同じ大きさであり、Ｎ５とＮ６はチップ占有面積が同じ大きさで、かつ、Ｎ３とＮ４に対してｍ（０＜ｍ＜１）倍のチップ占有面積で形成されている。Ｎ３とＮ５のゲート電極は互いに接続され、かつＰ６のドレイン電極に共通接続され、電流ミラー回路を構成している。同様に、Ｎ４とＮ６のゲート電極は互いに接続され、かつＰ８のドレイン電極に共通接続され、電流ミラー回路を構成している。このように、出力端子Ｏ１及び出力端子Ｏ２に対してさらに相互コンダクタンスｇｍを高める別の能動負荷回路２０を接地電圧ＧＮＤ側に利用することができる。
【００４３】
図２から図６では、ＰチャネルＦＥＴで構成した能動負荷回路１０を利用した差動増幅回路や、図７ではＰチャネルＦＥＴで構成した能動負荷回路１０とＮチャネルＦＥＴで構成した能動負荷回路２０とを利用した差動増幅回路について説明したが、ＰチャネルＦＥＴの代わりにＰＮＰバイポーラトランジスタでも、ＮチャネルＦＥＴの代わりにＮＰＮバイポーラトランジスタを用いてもよい。
【００４４】
また、本発明の能動負荷回路は、製造面の観点によると、ＣＭＯＳ集積回路、バイポーラ集積回路、これらを組み合わせたバイＭＯＳ集積回路、バイＣＭＯＳ集積回路に適用することができる。
【００４５】
また、本発明の能動負荷回路は、応用面の観点によると、差動増幅回路、演算増幅回路、平衡型増幅回路、乗算回路、位相差検出回路、電圧電流変換回路などの各種回路に適用することができる。
【００４６】
【発明の効果】
本発明によれば、アナログ集積回路に適用され、負荷電流の消費を大きくすることなく、つまりアナログ集積回路のチップ占有面積を大きくすることなく相互コンダクタンスｇｍを高めることができる能動負荷回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る能動負荷回路の基本構成を示す構成図である。
【図２】本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例１を示す回路図である。
【図３】本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例２を示す回路図である。
【図４】本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例３を示す回路図である。
【図５】本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例４を示す回路図である。
【図６】本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例５を示す回路図である。
【図７】本発明の一実施形態に係る能動負荷回路を適用した差動増幅回路の構成例６を示す回路図である。
【図８】従来技術による差動増幅回路の構成例を示す回路図であり、（ａ）は負荷抵抗を用いたものであり、（ｂ）は負荷抵抗をＦＥＴで置換したものである。
【符号の説明】
１    第１の主電流生成回路
２    第２の主電流生成回路
３    第１の副電流生成回路
４    第２の副電流生成回路
１０、２０  能動負荷回路
１１  第１の主電流生成回路の入力端子
１２  第１の主電流生成回路の出力端子
２１  第２の主電流生成回路の入力端子
２２  第２の主電流生成回路の出力端子
３１  第１の副電流生成回路の入力端子
３２  第１の副電流生成回路の出力端子
４１  第２の副電流生成回路の入力端子
４２  第２の副電流生成回路の出力端子
【図１】
2004350197.tif 000003
【図２】
2004350197.tif 000004
【図３】
2004350197.tif 000005
【図４】
2004350197.tif 000006
【図５】
2004350197.tif 000007
【図６】
2004350197.tif 000008
【図７】
2004350197.tif 000009
【図８】
2004350197.tif 000010