(57)【要約】【課題】  メモリセルとその他の周辺回路を共にＣＭＯＳＦＥＴで構成したメモリＬＳＩの集積度を向上させる。【解決手段】  ワード線ＷＬで制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルが構成されたＳＲＡＭにおいて、負荷用ＭＩＳＦＥＴの上層を電源電圧線（ＶCC)２５Ａで被覆することにより、負荷用ＭＩＳＦＥＴのゲート電極２０と電源電圧線（ＶCC)２５Ａとの間でスタック構造の容量素子Ｃを形成する。【選択図】    図１
2004349718.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２転送用ＭＩＳＦＥＴと、第１駆動用ＭＩＳＦＥＴおよび第１負荷用ＭＩＳＦＥＴを直列接続してなる第１インバータ回路と、第２駆動用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴを直列接続してなる第２インバータ回路とを有し、
前記第１駆動用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのゲート電極と、前記第２駆動用ＭＩＳＦＥＴのゲート電極と、前記第１転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続され、
前記第２駆動用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのゲート電極と、前記第１駆動用ＭＩＳＦＥＴのゲート電極と、前記第２転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続されたメモリセルを有する半導体集積回路装置の製造方法であって、
半導体基板の主面上に、前記第１および第２駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、
前記半導体基板内に、前記第１および第２駆動用ＭＩＳＦＥＴのドレイン領域を形成する工程、
前記第１および第２駆動用ＭＩＳＦＥＴのゲート電極の上部に、第１絶縁膜を形成する工程、
前記第１絶縁膜の上部に、前記第１および第２負荷用ＭＩＳＦＥＴを形成する工程、
前記第１および第２負荷用ＭＩＳＦＥＴの上部に、第２絶縁膜を形成する工程、
前記第２絶縁膜上に、前記第１および第２負荷用ＭＩＳＦＥＴを覆い、行および列方向に隣接するメモリセル上を延在するように第１導電膜を形成する工程、
を含み、
前記第１導電膜と、前記第２絶縁膜と、前記第１および第２負荷用ＭＩＳＦＥＴとで容量素子を構成することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
第１および第２転送用ＭＩＳＦＥＴと、第１駆動用ＭＩＳＦＥＴおよび第１負荷用ＭＩＳＦＥＴを直列接続してなる第１インバータ回路と、第２駆動用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴを直列接続してなる第２インバータ回路と、容量素子とを有し、
前記第１駆動用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのゲート電極と、前記第２駆動用ＭＩＳＦＥＴのゲート電極と、前記第１転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続され、
前記第２駆動用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのゲート電極と、前記第１駆動用ＭＩＳＦＥＴのゲート電極と、前記第２転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続されたメモリセルを有する半導体集積回路装置の製造方法であって、
半導体基板の主面上に、前記第１および第２駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、
前記半導体基板内に、前記第１および第２駆動用ＭＩＳＦＥＴのドレイン領域を形成する工程、
前記第１および第２駆動用ＭＩＳＦＥＴのゲート電極の上部に、第１絶縁膜を形成する工程、
前記第１絶縁膜の上部に、前記第１および第２負荷用ＭＩＳＦＥＴを形成する工程、
前記第１および第２負荷用ＭＩＳＦＥＴの上部に、第２絶縁膜を形成する工程、
前記第２絶縁膜上に、前記第１および第２負荷用ＭＩＳＦＥＴを覆い、行および列方向に隣接するメモリセル上を延在するように第１導電膜を形成する工程、
を含み、
前記容量素子は、前記第１導電膜と、前記第２絶縁膜とを含み、
前記第１導電膜は、容量素子のプレート電極を構成することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
第１および第２転送用ＭＩＳＦＥＴと、第１駆動用ＭＩＳＦＥＴおよび第１負荷用ＭＩＳＦＥＴを直列接続してなる第１インバータ回路と、第２駆動用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴを直列接続してなる第２インバータ回路とを有し、
前記第１駆動用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのゲート電極と、前記第２駆動用ＭＩＳＦＥＴのゲート電極と、前記第１転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続され、
前記第２駆動用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのゲート電極と、前記第１駆動用ＭＩＳＦＥＴのゲート電極と、前記第２転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続されたメモリセルを有する半導体集積回路装置の製造方法であって、
半導体基板の主面上に、前記第１および第２駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、
前記半導体基板内に、前記第１および第２駆動用ＭＩＳＦＥＴのドレイン領域を形成する工程、
前記第１および第２駆動用ＭＩＳＦＥＴのゲート電極の上部と、前記第１および第２転送用ＭＩＳＦＥＴの上部とに、第１絶縁膜を形成する工程、
前記第１絶縁膜の上部に、前記第１および第２負荷用ＭＩＳＦＥＴのソースおよびドレイン領域として作用する半導体膜を形成する工程、
前記半導体膜の上部に、前記第１および第２負荷用ＭＩＳＦＥＴのゲート電極を形成する工程、
前記第１および第２負荷用ＭＩＳＦＥＴのゲート電極の上部に、第２絶縁膜を形成する工程、
前記第２絶縁膜の上部に、前記第１および第２負荷用ＭＩＳＦＥＴのソース領域に電気的に接続される第１導電膜を形成する工程、
を含み、
前記第１導電膜は、行および列方向に隣接するメモリセル上を延在するように構成され、
前記第１導電膜と、前記第２絶縁膜と、前記第１および第２負荷用ＭＩＳＦＥＴとで容量素子を構成することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
第１および第２転送用ＭＩＳＦＥＴと、第１駆動用ＭＩＳＦＥＴおよび第１負荷用ＭＩＳＦＥＴを直列接続してなる第１インバータ回路と、第２駆動用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴを直列接続してなる第２インバータ回路と、容量素子とを有し、
前記第１駆動用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのゲート電極と、前記第２駆動用ＭＩＳＦＥＴのゲート電極と、前記第１転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続され、
前記第２駆動用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのゲート電極と、前記第１駆動用ＭＩＳＦＥＴのゲート電極と、前記第２転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続されたメモリセルを有する半導体集積回路装置の製造方法であって、
半導体基板上に、前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２負荷用ＭＩＳＦＥＴとを形成する工程、
前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２負荷用ＭＩＳＦＥＴとの上部に、第１絶縁膜を形成する工程、
前記第１絶縁膜と、前記第１および第２負荷用ＭＩＳＦＥＴとの上部に、列方向に隣接するメモリセル上を延在するように第１導電膜を形成する工程、
を含み、
前記容量素子は、前記第１導電膜と、前記第１絶縁膜とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
前記列方向は、前記メモリセルに隣接するワード線の延在方向であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項６】
前記第１導電膜は、前記列方向と交差する行方向と、前記列方向とに隣接するメモリセル上を延在するようにプレート電極を構成することを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項７】
前記第１絶縁膜は、酸化シリコン膜と、前記酸化シリコン膜上に形成された窒化シリコン膜とを含むことを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【請求項８】
第１および第２転送用ＭＩＳＦＥＴと、第１駆動用ＭＩＳＦＥＴおよび第１負荷用ＭＩＳＦＥＴを直列接続してなる第１インバータ回路と、第２駆動用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴを直列接続してなる第２インバータ回路とを有し、
前記第１駆動用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのゲート電極と、前記第２駆動用ＭＩＳＦＥＴのゲート電極と、前記第１転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続され、
前記第２駆動用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのゲート電極と、前記第１駆動用ＭＩＳＦＥＴのゲート電極と、前記第２転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続されたメモリセルを有する半導体集積回路装置の製造方法であって、
半導体基板上に、前記第１および第２駆動用ＭＩＳＦＥＴを形成する工程、
前記第１および第２駆動用ＭＩＳＦＥＴの上部に、第１絶縁膜を形成する工程、
前記第１絶縁膜の上部に、前記第１および第２負荷用ＭＩＳＦＥＴを形成する工程、
前記第１および第２負荷用ＭＩＳＦＥＴの上部に、水分の浸入を防ぐバリア層を、行および列方向に隣接するメモリセル上を延在するように形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
半導体集積回路装置の製造方法であって、
半導体基板の絶縁膜上に、ＭＩＳＦＥＴを形成する工程、
前記ＭＩＳＦＥＴの上部に、水分の浸入を防ぐバリア層を、第１方向および前記第１方向と交差する第２方向に隣接するＭＩＳＦＥＴ上を延在するように形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
前記バリア層は、容量素子の容量絶縁膜を構成することを特徴とする請求項８または９記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＳＲＡＭ(Static Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体記憶装置としてのＳＲＡＭは、相補性データ線とワード線との交差部にフリップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) とで構成されたメモリセルが配置される。
【０００３】
メモリセルの転送用ＭＩＳＦＥＴは、一方の半導体領域がフリップフロップ回路の入出力端子に接続され、他方の半導体領域が相補性データ線に接続される。また、ゲート電極にはワード線が接続され、このワード線により転送用ＭＩＳＦＥＴの導通、非導通が制御される。
【０００４】
メモリセルのフリップフロップ回路は情報蓄積部として構成され、２個の駆動用ＭＩＳＦＥＴと２個の負荷用抵抗素子とで構成される。駆動用ＭＩＳＦＥＴの一方の半導体領域（ドレイン）には転送用ＭＩＳＦＥＴの一方の半導体領域が接続され、他方の半導体領域（ソース）には基準電圧線が接続され、ゲート電極には転送用ＭＩＳＦＥＴの他方の半導体領域が接続される。
【０００５】
負荷用抵抗素子の一端側には転送用ＭＩＳＦＥＴの一方の半導体領域が接続され、他端側には電源電圧線が接続される。負荷用抵抗素子は、メモリセルの占有面積を縮小し、集積度を向上させるために、駆動用ＭＩＳＦＥＴの上部に積層される。
【０００６】
近年、この種のＳＲＡＭは、情報の大容量化および動作速度の高速化を図ることを目的として高集積化が進められているが、特開平３−２３４０５５号公報（特許文献１）には、ＳＲＡＭの高集積化に最適な技術が記載されている。
【０００７】
上記公報記載の技術は、メモリセルの駆動用ＭＩＳＦＥＴのゲート電極と転送用ＭＩＳＦＥＴのゲート電極（ワード線）とを異なる導電層で構成し、駆動用ＭＩＳＦＥＴと転送用ＭＩＳＦＥＴとを互いにゲート長方向を交差させて配置し、ワード線を駆動用ＭＩＳＦＥＴのゲート電極のゲート長方向に延在すると共に、このゲート電極の一部に交差させている。
【０００８】
このような技術によれば、メモリセルの駆動用ＭＩＳＦＥＴおよびワード線のそれぞれの一部を重ね合わせることにより、この重ね合わせた領域に相当する分、駆動用ＭＩＳＦＥＴのゲート幅方向においてメモリセルの占有面積を縮小することができるので、ＳＲＡＭの集積度を向上させることができる。
【０００９】
また、上記公報記載の技術は、メモリセルの第１転送用ＭＩＳＦＥＴのゲート電極上に第１ワード線を接続すると共に、第２転送用ＭＩＳＦＥＴのゲート電極に第１ワード線と離隔し、かつ同一方向に延在する第２ワード線を接続し、この第１ワード線と第２ワード線との間に、第１転送用ＭＩＳＦＥＴの一方の半導体領域にドレイン領域が接続された第１駆動用ＭＩＳＦＥＴと第２転送用ＭＩＳＦＥＴの一方の半導体領域にドレイン領域が接続された第２駆動用ＭＩＳＦＥＴとを配置し、第１転送用ＭＩＳＦＥＴおよび第１駆動用ＭＩＳＦＥＴの平面形状と第２転送用ＭＩＳＦＥＴおよび第２駆動用ＭＩＳＦＥＴの平面形状とをメモリセルの中心点に対して点対称に構成し、さらに第１および第２転送用ＭＩＳＦＥＴのゲート幅寸法を、第１および第２駆動用ＭＩＳＦＥＴのゲート幅寸法に比べて小さく構成している。
【００１０】
このような技術によれば、メモリセル内、特に第１転送用ＭＩＳＦＥＴと第２転送用ＭＩＳＦＥＴとの間および第１駆動用ＭＩＳＦＥＴと第２駆動用ＭＩＳＦＥＴとの間において、フォトリソグラフィ工程での合わせ余裕を大きくすることができるので、各素子の寸法ばらつきを低減し、メモリセルの安定動作を確保できることから、各素子の寸法を縮小してメモリセルの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。
【００１１】
また、このような技術によれば、メモリセル内の第１転送用ＭＩＳＦＥＴおよび第１駆動用ＭＩＳＦＥＴと第２転送用ＭＩＳＦＥＴおよび第２駆動用ＭＩＳＦＥＴとの間の離隔寸法を第１駆動用ＭＩＳＦＥＴと第２駆動用ＭＩＳＦＥＴとの間の素子分離領域の寸法で一義的に律則し、この離隔寸法から無駄な寸法（駆動用ＭＩＳＦＥＴと転送用ＭＩＳＦＥＴの間に相当する空領域）を排除できるので、メモリセルの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。
【００１２】
また、上記公報記載の技術は、メモリセルの２個の転送用ＭＩＳＦＥＴのゲート電極のそれぞれに２本のワード線を接続している。
【００１３】
このような技術によれば、２個の転送用ＭＩＳＦＥＴのゲート電極間を接続するワード線のメモリセル内での引回し（メモリセル当たり１本のワード線の場合）を排除できるので、２本のワード線のそれぞれをほぼ直線で延在し、かつその長さを短くでき、ワード線の抵抗値を低減することができることから、メモリセルの情報の書込み動作および読出し動作を速め、ＳＲＡＭの動作速度の高速化を図ることができる。
【００１４】
また、上記公報記載の技術は、スタンバイ電流を低減するために、メモリセルのフリップフロップ回路を２個の駆動用ＭＩＳＦＥＴと２個の負荷用ＭＩＳＦＥＴとで構成した、いわゆる完全ＣＭＯＳ構造を採用している。この負荷用ＭＩＳＦＥＴは、メモリセルの占有面積を縮小し、集積度を向上させるために、駆動用ＭＩＳＦＥＴの上部に積層されている。
【特許文献１】特開平３−２３４０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明者は、より高集積、高速のＳＲＡＭを開発するにあたり、前記従来技術に次のような問題点があることを見出した。
【００１６】
前記従来技術は、メモリセルの駆動用ＭＩＳＦＥＴのゲート電極とその上層に形成された負荷用ＭＩＳＦＥＴのゲート電極との間で容量素子を構成しているため、大容量の容量素子を形成することが困難で、ＳＲＡＭの微細化に伴い、メモリセルのα線ソフトエラー耐性が不充分になるという問題がある。
【００１７】
また、前記従来技術は、メモリセルの一方の駆動用ＭＩＳＦＥＴのドレイン領域、一方の負荷用ＭＩＳＦＥＴのゲート電極、他方の駆動用ＭＩＳＦＥＴのゲート電極、他方の負荷用ＭＩＳＦＥＴのドレイン領域のそれぞれを複数のコンタクトホールを通じて相互に接続しているため、コンタクトホールの占有面積が大きくなり、これがメモリセルの面積縮小の妨げになるという問題がある。
【００１８】
本発明の目的は、ＳＲＡＭのメモリセルのα線ソフトエラー耐性を向上させることのできる技術を提供することにある。
【００１９】
本発明の目的は、ＳＲＡＭの集積度を向上させることのできる技術を提供することにある。
【００２０】
本発明の目的は、ＳＲＡＭの動作速度の高速化を図ることのできる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本発明は、第１および第２転送用ＭＩＳＦＥＴと、第１駆動用ＭＩＳＦＥＴおよび第１負荷用ＭＩＳＦＥＴを直列接続してなる第１インバータ回路と、第２駆動用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴを直列接続してなる第２インバータ回路とを有し、
前記第１駆動用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのゲート電極と、前記第２駆動用ＭＩＳＦＥＴのゲート電極と、前記第１転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続され、
前記第２駆動用ＭＩＳＦＥＴのドレイン領域と、前記第２負荷用ＭＩＳＦＥＴのドレイン領域と、前記第１負荷用ＭＩＳＦＥＴのゲート電極と、前記第１駆動用ＭＩＳＦＥＴのゲート電極と、前記第２転送用ＭＩＳＦＥＴのソースおよびドレイン領域の一方とが互いに電気的に接続されたメモリセルを有する半導体集積回路装置の製造方法であって、
半導体基板の主面上に、前記第１および第２駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、
前記半導体基板内に、前記第１および第２駆動用ＭＩＳＦＥＴのドレイン領域を形成する工程、
前記第１および第２駆動用ＭＩＳＦＥＴのゲート電極の上部に、第１絶縁膜を形成する工程、
前記第１絶縁膜の上部に、前記第１および第２負荷用ＭＩＳＦＥＴを形成する工程、
前記第１および第２負荷用ＭＩＳＦＥＴの上部に、第２絶縁膜を形成する工程、
前記第２絶縁膜上に、前記第１および第２負荷用ＭＩＳＦＥＴを覆い、行および列方向に隣接するメモリセル上を延在するように第１導電膜を形成する工程、
を含み、
前記第１導電膜と、前記第２絶縁膜と、前記第１および第２負荷用ＭＩＳＦＥＴとで容量素子を構成するものである。
【００２４】
本発明の上記以外の構成を簡単に説明すれば、次の通りである。
(1).ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルが構成されたＳＲＡＭを有する半導体集積回路装置において、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を構成し、前記半導体基板の主面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲート電極を構成し、前記第１および第２導電膜の上層に形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成し、前記第３導電層の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を構成し、前記第４導電膜の上層に形成した第５導電膜で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記電源電圧線を前記負荷用ＭＩＳＦＥＴと重なるように配置し、前記負荷用ＭＩＳＦＥＴのゲート電極を構成する前記第４導電膜と前記電源電圧線を構成する前記第５導電膜との間で容量素子を構成する。
(2).前記(1)のＳＲＡＭにおいて、第１および第２導電膜の上層に形成した第６導電膜で駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成する第３導電膜を形成し、前記負荷用ＭＩＳＦＥＴが設けられていない領域上の前記第６導電層に開孔を設ける。
(3).前記(1)のＳＲＡＭにおいて、一方の駆動用ＭＩＳＦＥＴのドレイン領域上に形成したコンタクトホールを通じて前記一方の駆動用ＭＩＳＦＥＴのドレイン領域、一方の負荷用ＭＩＳＦＥＴのゲート電極、他方の駆動用ＭＩＳＦＥＴのゲート電極、他方の負荷用ＭＩＳＦＥＴのドレイン領域のそれぞれを相互に接続する。
(4).前記(3)のＳＲＡＭにおいて、第１および第２導電膜の上層に形成した第６導電膜で駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成する第３導電膜を形成し、前記駆動用ＭＩＳＦＥＴのドレイン領域上に形成したコンタクトホールの周囲を前記第２導電膜および前記第６導電膜で囲み、前記第２導電膜および前記第６導電膜の上層に厚い絶縁膜を形成する。
(5).前記(1)のＳＲＡＭにおいて、第１および第２導電膜の上層に形成した第６導電膜で駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成する第３導電膜を形成し、転送用ＭＩＳＦＥＴのドレイン領域上に前記第６導電膜でパッド層を形成し、前記パッド層を介して前記転送用ＭＩＳＦＥＴのドレイン領域にデータ線を接続する。
(6).前記(1)のＳＲＡＭにおいて、第１および第２導電膜の上層に形成した第６導電膜で駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成する第３導電膜を形成し、周辺回路の一部を構成するｎチャネル型ＭＩＳＦＥＴの一方の半導体領域上に前記第６導電膜でパッド層を形成し、前記パッド層を介して前記ｎチャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続する。
(7).前記(1)のＳＲＡＭにおいて、第１および第２導電膜の上層に形成した第６導電膜で駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を構成し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を構成する第３導電膜を形成し、周辺回路の一部を構成するｐチャネル型ＭＩＳＦＥＴの一方の半導体領域上に第５導電膜でパッド層を形成し、前記パッド層を介して前記ｐチャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続する。
(8).前記(1)のＳＲＡＭにおいて、周辺回路の一部を構成する非対称構造のｎチャネル型ＭＩＳＦＥＴのソース領域を高濃度のｎ+型半導体領域と低濃度のｎ型半導体領域とで構成した２重拡散ドレイン構造とし、ドレイン領域を高濃度のｎ+型半導体領域と低濃度のｎ型半導体領域とで構成したＬＤＤ構造とする。
(9).前記(1)のＳＲＡＭにおいて、周辺回路の一部を構成するｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域のそれぞれを高濃度のｎ+型半導体領域と低濃度のｎ型半導体領域とで構成したＬＤＤ構造とし、前記低濃度のｎ型半導体領域の下に低濃度のｐ型半導体領域を形成する。
(10).前記(1)のＳＲＡＭにおいて、周辺回路の一部を構成するｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域のそれぞれを高濃度のｐ+型半導体領域と低濃度のｐ型半導体領域とで構成したＬＤＤ構造とし、前記低濃度のｐ型半導体領域の下に低濃度のｎ型半導体領域を形成する。
(11).前記(1)のＳＲＡＭにおいて、負荷用ＭＩＳＦＥＴのゲート電極を構成する第４導電層と前記電源電圧線を構成する第５導電層との間の絶縁膜を、酸化シリコン膜とその上に形成した窒化シリコン膜との積層膜で構成する。
(12).ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルが構成されたＳＲＡＭを有する半導体集積回路装置の製造方法において、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、前記半導体基板の主面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲート電極を形成する工程、前記第１および第２導電膜の上層に形成した第３導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を形成する工程、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を形成する工程、前記駆動用ＭＩＳＦＥＴのドレイン領域上にコンタクトホールを形成する工程、前記第４導電膜の上層に形成した第５導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を形成し、前記コンタクトホールを通じて前記駆動用ＭＩＳＦＥＴのドレイン領域、前記負荷用ＭＩＳＦＥＴのゲート電極、他方の駆動用ＭＩＳＦＥＴのゲート電極、他方の負荷用ＭＩＳＦＥＴのドレイン領域のそれぞれを相互に接続する工程を有する。
(13).ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルが構成されたＳＲＡＭを有する半導体集積回路装置の製造方法において、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、前記半導体基板の主面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲート電極を形成する工程、前記第１および第２導電膜の上層に形成した第３導電膜で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を形成する工程、前記第３導電膜の上層に形成した第４導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を形成する工程、前記第４導電膜の上層に形成した絶縁膜をエッチングして前記負荷用ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程、前記第４導電膜を熱酸化してその表面に前記負荷用ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、前記負荷用ＭＩＳＦＥＴのゲート絶縁膜の上層に形成した第５導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレイン領域を形成する工程を有する。
(14).ワード線で制御される転送用ＭＩＳＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなるフリップフロップ回路とでメモリセルが構成されたＳＲＡＭを有する半導体集積回路装置の製造方法であって、半導体基板の主面上に形成した第１導電膜で前記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、前記第１導電膜の上層に絶縁膜を形成する工程、前記絶縁膜の上層に第２導電膜を形成する工程、前記半導体基板の主面に不純物を導入して前記駆動用ＭＩＳＦＥＴのソース領域、ドレイン領域を形成する工程、前記第２導電膜をエッチングして前記駆動用ＭＩＳＦＥＴのゲート電極の上層のみに前記第２導電膜を残す工程、前記第２導電膜の上層に第２絶縁膜を形成する工程、前記第２絶縁膜および前記絶縁膜を順次エッチングして前記駆動用ＭＩＳＦＥＴのソース領域上にコンタクトホールを形成する工程、前記第２絶縁膜の上層に形成した第３導電膜をエッチングすることにより、前記コンタクトホールを通じて前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を形成すると共に、前記コンタクトホールの側壁を通じて前記駆動用ＭＩＳＦＥＴのゲート電極上の前記第２導電膜と前記基準電圧線とを接続する工程を有する。
【００２５】
上記した手段(1)によれば、負荷用ＭＩＳＦＥＴのゲート電極と、このゲート電極の上を覆う大面積の電源電圧線との間で容量素子Ｃを構成することにより、大容量の容量素子を形成することができるので、メモリセルのα線ソフトエラー耐性を向上させることができる。
【００２６】
上記した手段(2)によれば、電源電圧線の一部に開孔を形成してその比抵抗値を低減することにより、電源電圧線を通じてメモリセルに供給される電源電位の低下を抑制することができるので、ＳＲＡＭの動作の安定化を図ることができる。
【００２７】
上記した手段(3)および(12)によれば、半導体基板の主面に形成された一方の駆動用ＭＩＳＦＥＴのドレイン領域と、一方の負荷用ＭＩＳＦＥＴのゲート電極と、他方の負荷用ＭＩＳＦＥＴのドレイン領域と、他方の駆動用ＭＩＳＦＥＴのゲート電極とを１個のコンタクトホールを通じて相互に接続することにより、これらの導電層を複数のコンタクトホールを通じて接続する場合に比べて、コンタクトホールの占有面積に相当する分、メモリセルの占有面積を縮小することができる。また、これらの導電層を複数のコンタクトホールを通じて接続する場合に比べて、製造工程数を低減することができる。
【００２８】
上記した手段(4)によれば、駆動用ＭＩＳＦＥＴのドレイン領域上に形成したコンタクトホールの周囲を第２導電膜および第６導電膜で囲むと共に、第２導電膜および第６導電膜の上層の厚い絶縁膜で囲むことにより、コンタクトホールを開孔する際の合わせ余裕を大きくすることができる。
【００２９】
上記した手段(5)によれば、基準電圧線を構成する第６導電膜で形成したパッド層を介して転送用ＭＩＳＦＥＴのドレイン領域にデータ線を接続することにより、ドレイン領域上に形成するコンタクトホールの合わせ余裕が不要となるので、転送用ＭＩＳＦＥＴのドレイン領域の面積を縮小することができる。
【００３０】
上記した手段(6)によれば、第６導電膜で形成したパッド層を介して周辺回路の一部を構成するｎチャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続することにより、この半導体領域上に形成するコンタクトホールの合わせ余裕が不要となるので、ｎチャネル型ＭＩＳＦＥＴの半導体領域の面積を縮小することができる。
【００３１】
上記した手段(7)によれば、第５導電膜で形成したパッド層を介して周辺回路の一部を構成するｐチャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続することにより、この半導体領域上に形成するコンタクトホールの合わせ余裕が不要となるので、ｐチャネル型ＭＩＳＦＥＴの半導体領域の面積を縮小することができる。
【００３２】
上記した手段(8)によれば、周辺回路の一部を構成する非対称構造のｎチャネル型ＭＩＳＦＥＴのソース領域を２重拡散ドレイン構造とすることにより、ソース領域の抵抗値が低減され、電流駆動能力を向上させることができる。また、ドレイン領域をＬＤＤ構造とすることにより、ドレイン領域の耐圧を向上させることができる。
【００３３】
上記した手段(9)によれば、低濃度のｎ型半導体領域の下に低濃度のｐ型半導体領域を形成することにより、ｎチャネル型ＭＩＳＦＥＴの短チャネル効果を低減することができる。
【００３４】
上記した手段(10)によれば、低濃度のｐ型半導体領域の下に低濃度のｎ型半導体領域を形成することにより、ｐチャネル型ＭＩＳＦＥＴの短チャネル効果を低減することができる。
【００３５】
上記した手段(11)によれば、第５導電膜の下層の絶縁膜を酸化シリコン膜とその上に形成した窒化シリコン膜との積層膜で構成することにより、第５導電膜をエッチングして電源電圧線を形成する際、下層の絶縁膜の削れを防止することができるので、第５導電膜とこの絶縁膜と第４導電膜とで構成される容量素子の耐圧を向上させることができる。
【００３６】
上記した手段(13)によれば、負荷用ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成することにより、このゲート電極の角部がサイドウォールスペーサで保護され、また、このゲート電極を熱酸化することにより、その角部が丸くなるので、負荷用ＭＩＳＦＥＴのゲート絶縁膜の耐圧を向上させることができる。また、ゲート絶縁膜を熱酸化法で形成することにより、ＣＶＤ法で形成したゲート絶縁膜に比べてその耐圧が向上する。
【００３７】
上記した手段(14)によれば、駆動用ＭＩＳＦＥＴのゲート電極と基準電圧線との間で容量素子が形成される。この容量素子の誘電体膜を構成する絶縁膜と第２絶縁膜との間には第２導電膜が形成されているので、実効的に誘電体膜の膜厚を薄くすることが可能となり、容量素子の容量増大を図ることができる。
【発明の効果】
【００３８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1).本発明によれば、負荷用ＭＩＳＦＥＴのゲート電極と、このゲート電極の上を覆う大面積の電源電圧線との間で容量素子Ｃを構成することにより、大容量の容量素子を形成することができるので、ＳＲＡＭのメモリセルのα線ソフトエラー耐性を向上させることができる。
(2).本発明によれば、電源電圧線の一部に開孔を形成してその比抵抗値を低減することにより、電源電圧線を通じてメモリセルに供給される電源電位の低下を抑制することができるので、ＳＲＡＭの動作の安定化を図ることができる。
(3).本発明によれば、半導体基板の主面に形成された一方の駆動用ＭＩＳＦＥＴのドレイン領域と、一方の負荷用ＭＩＳＦＥＴのゲート電極と、他方の負荷用ＭＩＳＦＥＴのドレイン領域と、他方の駆動用ＭＩＳＦＥＴのゲート電極とを１個のコンタクトホールを通じて相互に接続することにより、これらの導電層を複数のコンタクトホールを通じて接続する場合に比べて、コンタクトホールの占有面積に相当する分、メモリセルの占有面積を縮小することができるので、ＳＲＡＭの高集積化を図ることができる。また、これらの導電層を複数のコンタクトホールを通じて接続する場合に比べて、ＳＲＡＭの製造工程数を低減することができる。
(4).本発明によれば、駆動用ＭＩＳＦＥＴのドレイン領域上に形成したコンタクトホールの周囲を厚い絶縁膜で囲むことにより、コンタクトホールを開孔する際の合わせ余裕を大きくすることができるので、駆動用ＭＩＳＦＥＴのドレイン領域の面積を縮小することができ、ＳＲＡＭの高集積化を図ることができる。
(5).本発明によれば、基準電圧線を構成する導電層で形成したパッド層を介して転送用ＭＩＳＦＥＴのドレイン領域にデータ線を接続することにより、ドレイン領域上に形成するコンタクトホールの合わせ余裕が不要となるので、転送用ＭＩＳＦＥＴのドレイン領域の面積を縮小することができ、ＳＲＡＭの高集積化を図ることができる。
(6).本発明によれば、基準電圧線を構成する導電層で形成したパッド層を介して周辺回路の一部を構成するｎチャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続することにより、この半導体領域上に形成するコンタクトホールの合わせ余裕が不要となるので、ｎチャネル型ＭＩＳＦＥＴの半導体領域の面積を縮小することができ、ＳＲＡＭの高集積化を図ることができる。
(7).本発明によれば、電源電圧線を構成する導電層で形成したパッド層を介して周辺回路の一部を構成するｐチャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続することにより、この半導体領域上に形成するコンタクトホールの合わせ余裕が不要となるので、ｐチャネル型ＭＩＳＦＥＴの半導体領域の面積を縮小することができ、ＳＲＡＭの高集積化を図ることができる。
(8).本発明によれば、周辺回路の一部を構成する非対称構造のｎチャネル型ＭＩＳＦＥＴのソース領域を２重拡散ドレイン構造とすることにより、ソース領域の抵抗値が低減され、電圧低下を防止することができるので、ＳＲＡＭの高速動作を図ることができる。
(9).本発明によれば、低濃度のｎ型半導体領域の下に低濃度のｐ型半導体領域を形成することにより、ｎチャネル型ＭＩＳＦＥＴの短チャネル効果を低減することができるので、ＳＲＡＭの高集積化、高信頼化を図ることができる。
(10).本発明によれば、低濃度のｐ型半導体領域の下に低濃度のｎ型半導体領域を形成することにより、ｐチャネル型ＭＩＳＦＥＴの短チャネル効果を低減することができるので、ＳＲＡＭの高集積化、高信頼化を図ることができる。
(11).本発明によれば、電源電圧線を構成する導電層の下層の絶縁膜を酸化シリコン膜とその上に形成した窒化シリコン膜との積層膜で構成することにより、この導電層をエッチングして電源電圧線を形成する際、下層の絶縁膜の削れを防止することができるので、この導電層とその下層の絶縁膜とさらにその下層の導電層とで構成される容量素子の耐圧を向上させることができ、ＳＲＡＭのメモリセルのα線ソフトエラー耐性を向上させることができる。
(12).本発明によれば、負荷用ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成することにより、このゲート電極の角部がサイドウォールスペーサで保護され、また、このゲート電極を熱酸化することにより、その角部が丸くなるので、負荷用ＭＩＳＦＥＴのゲート絶縁膜の耐圧を向上させることができ、ＳＲＡＭの高信頼化を図ることができる。
【００３９】
また、負荷用ＭＩＳＦＥＴのゲート絶縁膜を熱酸化法で形成することにより、ＣＶＤ法で形成したゲート絶縁膜に比べてその耐圧が向上するので、ＳＲＡＭの高信頼化を図ることができる。
(13).本発明によれば、駆動用ＭＩＳＦＥＴのゲート電極と基準電圧線との間で形成される容量素子の誘電体膜を構成する絶縁膜と第２絶縁膜との間に第２導電層が介在することにより、実効的に誘電体膜の膜厚を薄くすることができるので、容量素子の容量増大を図ることができ、ＳＲＡＭのメモリセルのα線ソフトエラー耐性を向上させることができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００４１】
（実施の形態１）
図２は、本発明の一実施の形態であるＳＲＡＭの全体の概略構成（チップレイアウト）図であり、図３は、その一部を拡大して示す概略構成図である。
【００４２】
長方形の半導体チップ１の主面には、特に限定はされないが、例えば１６メガビット〔Mbit〕の大容量を有するＳＲＡＭが形成されている。このＳＲＡＭのメモリセルアレイは、４個のメモリブロックＭＢ（ＭＢ1〜ＭＢ4)からなり、各メモリブロックＭＢは、３２個のサブアレイＳＭＡで構成されている。また、各サブアレイＳＭＡは、１０２４行×１２８列のメモリセルで構成されている。
【００４３】
各メモリブロックＭＢの一端には、ロード回路ＬＯＡＤが配置されており、他端には、Ｙセレクタ回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアンプ回路ＳＡが配置されている。また、各メモリブロックＭＢの中央部には、Ｘデコーダ回路ＸＤＥＣが配置されている。
【００４４】
図３に示すように、メモリブロックＭＢを構成するサブアレイＳＭＡのそれぞれの一端には、ワードデコーダ回路ＷＤＥＣが配置されている。このワードデコーダ回路ＷＤＥＣは、メモリブロックＭＢの上を列方向に延在するメインワード線ＭＷＬを介して前記Ｘデコーダ回路ＸＤＥＣで選択される。
【００４５】
ワードデコーダ回路ＷＤＥＣは、サブアレイＳＭＡの上を列方向に延在するサブワード線ＳＷＬを介して、このサブワード線ＳＷＬと平行に延在するワード線ＷＬを選択する。ワード線ＷＬは、列方向に配列されたメモリセルＭＣ毎に配置され、各メモリセルＭＣには、同一選択信号が印加される２本のワード線ＷＬ（第１ワード線、第２ワード線）が接続されている。
【００４６】
サブアレイＳＭＡの上には、前記メインワード線ＭＷＬ、サブワード線ＳＷＬおよびワード線ＷＬと交差する方向（行方向）に延在する相補性データ線ＤＬが配置されている。相補性データ線ＤＬは、互いに平行に延在する２本のデータ線（第１データ線、第２データ線）からなり、行方向に配列されたメモリセルＭＣ毎に配置されている。相補性データ線ＤＬの一端は、ロード回路ＬＯＡＤに接続され、他端はＹセレクタ回路ＹＳＷを介してセンスアンプ回路ＳＡに接続されている。
【００４７】
図４は、上記サブアレイＳＭＡに配置されたメモリセルＭＣの等価回路図である。
【００４８】
メモリセルＭＣは、フリップフロップ回路と２個の転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2とで構成され、第１ワード線ＷＬ1および第２ワード線ＷＬ2と相補性データ線ＤＬ（第１データ線ＤＬ1および第２データ線ＤＬ2）との交差部に配置されている。フリップフロップ回路は、情報蓄積部として構成され、１ビットの情報（“１”または“０”）を記憶する。
【００４９】
メモリセルＭＣの２個の転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ｎチャネル型で構成され、フリップフロップ回路の一対の入出力端子にそれぞれのソース領域が接続されている。転送用ＭＩＳＦＥＴＱｔ1のソース領域またはドレイン領域の一方は、第１データ線ＤＬ1に接続され、そのゲート電極は、第１ワード線ＷＬ1に接続されている。転送用ＭＩＳＦＥＴＱｔ2のソース領域またはドレイン領域の一方は、第２データ線ＤＬ2に接続され、そのゲート電極は、第２ワード線ＷＬ2に接続されている。
【００５０】
フリップフロップ回路は、ｎチャネル型で構成された２個の駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2およびｐチャネル型で構成された２個の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2で構成されている。すなわち、本実施の形態のＳＲＡＭのメモリセルＭＣは、完全ＣＭＯＳ構造で構成されている。
【００５１】
駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦＥＴＱｐ1は、互いのドレイン領域が接続され、かつ互いのゲート電極が接続されてＣＭＯＳを構成している。同様に、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2は、互いのドレイン領域が接続され、かつ互いのゲート電極が接続されてＣＭＯＳを構成している。
【００５２】
駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦＥＴＱｐ1のそれぞれのドレイン領域は、転送用ＭＩＳＦＥＴＱｔ1のソース領域またはドレイン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2のそれぞれのゲート電極に接続されている。
【００５３】
駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2のそれぞれのドレイン領域（フリップフロップ回路の他方の入出力端子）は、転送用ＭＩＳＦＥＴＱｔ2のソース領域またはドレイン領域の他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦＥＴＱｐ1のそれぞれのゲート電極に接続されている。
【００５４】
駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれのソース領域は、基準電圧線（ＶSS）に接続され、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのソース領域は、電源電圧線（ＶCC）に接続されている。基準電圧（ＶSS)は、例えば０Ｖ（グランド電位）であり、電源電圧（ＶCC)は、例えば５Ｖである。
【００５５】
負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのゲート電極と電源電圧線（ＶCC)との間には、容量素子Ｃが構成されている。この容量素子Ｃは、メモリセルＭＣのα線ソフトエラー耐性の向上を目的としており、その構成については後に詳述する。
【００５６】
上記のようなメモリセルＭＣを有する本実施の形態のＳＲＡＭは、前記図２および図３に示すように、Ｘデコーダ回路ＸＤＥＣによりメインワード線ＭＷＬを介してサブアレイＳＭＡのワードデコーダ回路ＷＤＥＣの１つを選択し、この選択されたワードデコーダ回路ＷＤＥＣによりサブワード線ＳＷＬを介してワード線ＷＬ（第１ワード線ＷＬ1および第２ワード線ＷＬ2）を選択する。なお、後述するが、ワード線ＷＬは第２層目のゲート材で構成され、サブワード線ＳＷＬは第１層目の配線材で構成される。
【００５７】
すなわち、本実施の形態のＳＲＡＭは、サブアレイＳＭＡの上を延在する複数のワード線ＷＬのうちの１組のワード線ＷＬ（第１ワード線ＷＬ1および第２ワード線ＷＬ2）をワードデコーダ回路ＷＤＥＣおよびＸデコーダ回路ＸＤＥＣにより選択するデバイデッドワードライン方式を採用し、この１組の第１ワード線ＷＬ1および第２ワード線ＷＬ2をサブワード線ＳＷＬを介してワードデコーダ回路ＷＤＥＣに接続するダブルワードライン方式を採用している。
【００５８】
各メモリブロックＭＢに配置された前記Ｘデコーダ回路ＸＤＥＣ、Ｙセレクタ回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣ、センスアンプ回路ＳＡ、ロード回路ＬＯＡＤなどは、ＳＲＡＭの周辺回路を構成している。これらの周辺回路は、ＣＭＯＳで構成され、メモリセルＭＣの情報の書込み動作、保持動作、読出し動作などを制御する。
【００５９】
次に、上記ＳＲＡＭのメモリセルＭＣの具体的な構成について、図１および図５〜図１４を用いて説明する。
【００６０】
図１に示すように、ｎ-型シリコン単結晶からなる半導体基板（ウエハ）１の主面には、ｐ-型ウエル２ｐが形成され、このｐ-型ウエル２ｐの非活性領域の主面には、酸化シリコン膜からなる素子分離用のフィールド絶縁膜３が形成されている。このフィールド絶縁膜３の下には、反転防止用のｐ型チャネルストッパ領域４が形成されている。
【００６１】
半導体基板１の主面に形成された上記フィールド絶縁膜３のパターンレイアウトを図５に示す。図中、二点鎖線で囲んだ長方形の領域は、メモリセルＭＣ１個分の占有領域である。
【００６２】
ＳＲＡＭのメモリセルＭＣを構成する前記転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2および負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のうち、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2および駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれは、前記フィールド絶縁膜３で囲まれたｐ-型ウエル２ｐの活性領域の主面に形成され、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2は、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の上層に形成されている。
【００６３】
駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2は、ゲート絶縁膜５、ゲート電極６、ｎ型の半導体領域（ソース領域、ドレイン領域）７で構成されている。図１には、２個の駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のうち、駆動用ＭＩＳＦＥＴＱｄ1の一方の半導体領域（ドレイン領域）７と、駆動用ＭＩＳＦＥＴＱｄ2のゲート電極６および一方の半導体領域（ソース領域）７とが示してある。
【００６４】
図６に示すように、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれのゲート電極６は、行方向（相補性データ線ＤＬの延在方向またはＹ方向）に沿って延在されている。すなわち、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2は、ゲート長（Ｌｇ）方向と列方向（ワード線ＷＬの延在方向またはＸ方向）とが一致するように配置されている。
【００６５】
駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６の一端側は、少なくとも製造プロセスにおけるマスク合わせ余裕寸法に相当する分、フィールド絶縁膜３上を行方向に突出している。駆動用ＭＩＳＦＥＴＱｄ1のゲート電極６の他端側は、フィールド絶縁膜３上を介して駆動用ＭＩＳＦＥＴＱｄ2の一方の半導体領域（ドレイン領域）７上まで行方向に突出している。同様に、駆動用ＭＩＳＦＥＴＱｄ2のゲート電極６の他端側は、フィールド絶縁膜３上を介して駆動用ＭＩＳＦＥＴＱｄ1の一方の半導体領域（ドレイン領域）７上まで行方向に突出している。
【００６６】
駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６は、第１層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で形成されている。この多結晶シリコン膜には、抵抗値を低減するためにｎ型不純物（リン（Ｐ）またはヒ素（Ａｓ））が導入されている。ゲート電極６の上部には、ゲート電極６と上層の導電層とを電気的に分離するための絶縁膜９が形成されている。この絶縁膜９は、例えば酸化シリコン膜からなる。
【００６７】
駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれの半導体領域（ソース領域、ドレイン領域）７は、低不純物濃度のｎ型半導体領域７ａと高不純物濃度のｎ+型半導体領域７ｂとで構成されている。ｎ型半導体領域７ａおよびｎ+型半導体領域７ｂは、ゲート電極７およびその側壁に形成されたサイドウォールスペーサ８に対して自己整合的に形成されている。
【００６８】
このように、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2は、それぞれの半導体領域（ソース領域、ドレイン領域）７が、いわゆる２重拡散ドレイン(Double Diffused Drain)構造で構成されている。この２重拡散ドレイン構造は、ソース領域、ドレイン領域間の電流経路において、ｎ型半導体領域７ａの寄生抵抗が後述するＬＤＤ(Lightly Doped Drain)構造のｎ型半導体領域に比べて小さいので、後述するＬＤＤ構造で構成された転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2に比べて駆動能力〔gm〕が高い。これにより、メモリセルＭＣの実効的なβレシオを大きくすることができるので、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート幅を短くでき、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の占有面積を縮小してメモリセルＭＣの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。
【００６９】
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、前記フィールド絶縁膜３で囲まれたｐ-型ウエル２ｐの活性領域の主面に形成されている。転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ゲート絶縁膜１０、ゲート電極１１、ｎ型の半導体領域（ソース領域、ドレイン領域）１２で構成されている。図１には、２個の転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のうち、一方の転送用ＭＩＳＦＥＴＱｔ1のゲート絶縁膜１０、ゲート電極１１、ｎ型の半導体領域（ソース領域およびドレイン領域）１２が示してある。
【００７０】
図７に示すように、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１は、列方向（ワード線ＷＬの延在方向またはＸ方向）に沿って延在されている。すなわち、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、そのゲート長（Ｌｇ）方向が駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート長（Ｌｇ）方向と直交するように配置されている。転送用ＭＩＳＦＥＴＱｔ1および駆動用ＭＩＳＦＥＴＱｄ1は、互いのゲート長（Ｌｇ）方向が直交するように配置されているので、一体に構成された部分を中心にして、駆動用ＭＩＳＦＥＴＱｄ1の活性領域は、列方向に向かって配置され、転送用ＭＩＳＦＥＴＱｔ1の活性領域は、行方向に向かって配置されている。
【００７１】
転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１は、第２層目のゲート材形成工程で形成され、例えば多結晶シリコン膜と、この多結晶シリコン膜よりも比抵抗値が小さい高融点金属シリサイド膜との積層膜（ポリサイド膜）で構成されている。下層の多結晶シリコン膜には、抵抗値を低減するためにｎ型不純物（ＰまたはＡｓ）が導入されている。上層の高融点金属シリサイド膜は、例えばＷＳｉX、ＭｏＳｉX、ＴｉＳｉX、ＴａＳｉXなどからなる。転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１の上層には、ゲート電極１１と上層の導電層とを電気的に分離するための絶縁膜１３が形成されている。この絶縁膜１３は、例えば酸化シリコン膜からなる。
【００７２】
転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の半導体領域１２は、低不純物濃度のｎ型半導体領域１２ａと高不純物濃度のｎ+型半導体領域１２ｂとで構成されている。すなわち、転送用ＭＩＳＦＥＴＱｔ1、Ｑｄ2の半導体領域１２は、ＬＤＤ(Lightly Doped Drain)構造で構成されている。また、この低不純物濃度のｎ型半導体領域１２ａの下には、低不純物濃度のｐ型半導体領域１４が形成されている。
【００７３】
転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の半導体領域１２を構成するｎ型半導体領域１２ａ、ｎ+型半導体領域１２ｂおよびｐ型半導体領域１４のうち、ｎ型半導体領域１２ａおよびｐ型半導体領域１４は、ゲート電極１１に対して自己整合的に形成され、ｎ+型半導体領域１２ｂは、ゲート電極１１およびその側壁に形成されたサイドウォールスペーサ１５に対して自己整合的に形成されている。
【００７４】
このように、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、半導体領域１２がＬＤＤ構造で構成され、かつ低不純物濃度のｎ型半導体領域１２ａの下に低不純物濃度のｐ型半導体領域１４が形成されている。このＬＤＤ構造により、半導体領域１２の耐圧が向上し、その端部の電荷強度を緩和することができるので、ホットキャリヤの発生量が低減され、かつｐ型半導体領域１４により、短チャネル効果が抑制され、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のしきい値電圧の変動を防止することができる。また、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の占有面積を縮小してメモリセルＭＣの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。
【００７５】
図７に示すように、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のそれぞれのゲート電極１１は、フィールド絶縁膜３上を列方向に延在するワード線ＷＬと一体に構成されている。メモリセルＭＣのうち、転送用ＭＩＳＦＥＴＱｔ1のゲート電極１１には第１ワード線ＷＬ1が接続され、転送用ＭＩＳＦＥＴＱｔ2のゲート電極１１には第２ワード線ＷＬ2が接続されている。
【００７６】
すなわち、１個のメモリセルＭＣには、互いに離隔し、かつ列方向に平行して延在する２本のワード線ＷＬ（第１ワード線ＷＬ1および第２ワード線ＷＬ2）が配置されている。第１ワード線ＷＬ1は、駆動用ＭＩＳＦＥＴＱｄ1のゲート電極７のフィールド絶縁膜３上に突出した部分と交差し、第２ワード線ＷＬ2は、駆動用ＭＩＳＦＥＴＱｄ2のゲート電極７のフィールド絶縁膜３上に突出した部分と交差している。
【００７７】
フィールド絶縁膜３で囲まれたｐ-型ウエル２ｐの活性領域の主面に形成された前記駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の上層には、基準電圧線（ソース線：ＶSS）１６Ａが配置されている。この基準電圧線（ＶSS）１６Ａは、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート絶縁膜５と同一層の絶縁膜に開孔されたコンタクトホール１７Ａを通じて、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれの半導体領域（ソース領域）７に接続されている。
【００７８】
図８に示すように、サブアレイＳＭＡにおいて、基準電圧線（ＶSS）１６Ａは、各メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の半導体領域（ソース領域）７上に開孔されたコンタクトホール１７Ａ上の領域およびコンタクトホール１７Ａ間を結ぶ領域に一体に構成されている。すなわち、基準電圧線（ＶSS）１６Ａは、各メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2に共通のソース線として構成されている。また、基準電圧線（ＶSS)１６Ａは、列方向および行方向において連続的に形成され、いわゆるメッシュ状に構成されている。これにより、基準電圧線（ＶSS）１６Ａの抵抗値を低減することができる。
【００７９】
基準電圧線１６Ａ（ＶSS）は、第３層目のゲート材形成工程で形成され、前記転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１と同様、例えば多結晶シリコン膜と高融点金属シリサイド膜との積層膜（ポリサイド膜）で構成されている。下層の多結晶シリコン膜には、抵抗値を低減するためにｎ型不純物（ＰまたはＡｓ）が導入されている。上層の高融点金属シリサイド膜は、例えばＷＳｉX、ＭｏＳｉX、ＴｉＳｉX、ＴａＳｉXなどからなる。
【００８０】
このように、基準電圧線（ＶSS）１６Ａおよび前記ワード線ＷＬのそれぞれを多結晶シリコン膜と高融点金属シリサイド膜との積層膜で構成したことにより、基準電圧線（ＶSS）１６Ａおよびワード線ＷＬのそれぞれの比抵抗値を低減することができるので、メモリセルＭＣの情報書込み動作および情報読出し動作を速め、ＳＲＡＭの動作速度の高速化を図ることができる。
【００８１】
図１および図８に示すように、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２の上層には、基準電圧線（ＶSS）１６Ａと同じ第３層目のゲート材で形成されたパッド層１６Ｂが配置されている。このパッド層１６Ｂは、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート絶縁膜１０と同一層の絶縁膜に開孔されたコンタクトホール１７Ｂを通じて、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域１２に接続されている。
【００８２】
図８に示すように、サブアレイＳＭＡにおいて、パッド層１６Ｂは、各メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域１２上に開孔されたコンタクトホール１７Ｂ上の領域に島状に配置されている。メモリセルＭＣ１個分の占有領域における駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１（第１ワード線Ｗ1、第２ワード線Ｗ2）および基準電圧線（ＶSS）１６Ａ、パッド層１６Ｂの相互の配置を図９に示す。
【００８３】
メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のうち、負荷用ＭＩＳＦＥＴＱｐ1は、駆動用ＭＩＳＦＥＴＱｄ2の領域上に配置され、負荷用ＭＩＳＦＥＴＱｐ2は、駆動用ＭＩＳＦＥＴＱｄ1の領域上に配置されている。負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれは、ｐ型のソース領域１８Ｐ、ドレイン領域１８Ｐ、ｎ型のチャネル領域１８Ｎ、ゲート絶縁膜１９、ゲート電極２０で構成されている。図１には、負荷用ＭＩＳＦＥＴＱｐ1のソース領域１８Ｐ、ドレイン領域１８Ｐ、チャネル領域１８Ｎおよびゲート絶縁膜１９と、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極２０が示してある。
【００８４】
負荷用ＭＩＳＦＥＴＱｐ1のチャネル領域１８Ｎは、絶縁膜２１、絶縁膜２２を介して駆動用ＭＩＳＦＥＴＱｄ2の上層に形成されている。負荷用ＭＩＳＦＥＴＱｐ2のチャネル領域１８Ｎは、絶縁膜２１、絶縁膜２２を介して駆動用ＭＩＳＦＥＴＱｄ1の上層に形成されている。絶縁膜２１および絶縁膜２２は、例えば酸化シリコン膜からなる。
【００８５】
負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のチャネル領域１８Ｎのパターンレイアウトを図１０に示す。図面を見易くするため、同図は、チャネル領域１８Ｎの下層に形成された基準電圧線（ＶSS）１６Ａ、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、フィールド絶縁膜３などの図示が省略してある。負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのチャネル領域１８Ｎは、第４層目のゲート材形成工程で形成され、例えば多結晶シリコン膜１８で構成されている。この多結晶シリコン膜１８の一部（ソース側）または全面には、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のしきい値電圧をエンハンスメント型に設定するためのｎ型不純物（例えばＰ）が導入されている。
【００８６】
負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのチャネル領域１８Ｎの一端側にはドレイン領域１８Ｐが、他端側にはソース領域１８Ｐがそれぞれ形成されている。ドレイン領域１８Ｐおよびソース領域１８Ｐは、チャネル領域１８Ｎと同じ第４層目のゲート材（多結晶シリコン膜１８）形成工程で形成され、チャネル領域１８Ｎと一体に構成されている。第４層目のゲート材（多結晶シリコン膜１８）のうち、ドレイン領域１８Ｐおよびソース領域１８Ｐを構成する領域の多結晶シリコン膜１８には、ｐ型不純物（例えばＢＦ2またはホウ素（Ｂ））が導入されている。
【００８７】
負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのゲート絶縁膜１９は、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のチャネル領域１８Ｎ、ドレイン領域１８Ｐおよびソース領域１８Ｐを構成する上記多結晶シリコン膜の上層に形成されている。このゲート絶縁膜１９は、例えば酸化シリコン膜からなる。
【００８８】
負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのゲート電極２０は、上記ゲート絶縁膜１９の上層に形成されている。ゲート電極２０は、第５層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で構成されている。この多結晶シリコン膜には、抵抗値を低減するためにｎ型の不純物（例えばＰ）が導入されている。
【００８９】
図１１に示すように、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのゲート電極２０は、行方向に沿って延在されている。前記負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のチャネル領域１８Ｎは、このゲート電極２０と重なる領域に形成され、ドレイン領域１８Ｐ、ソース領域１８Ｐは、その他の領域に形成されている。図面を見易くするため、同図は、チャネル領域１８Ｎの下層に形成された基準電圧線（ＶSS）１６Ａ、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、フィールド絶縁膜３などの図示が省略してある。
【００９０】
図１、図１１および図１２に示すように、２個の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のうち、一方の負荷用ＭＩＳＦＥＴＱｐ2のゲート電極２０は、ゲート絶縁膜１９、絶縁膜２２、絶縁膜９などを開孔して形成したコンタクトホール２３を通じて、駆動用ＭＩＳＦＥＴＱｄ1の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ1の一方の半導体領域１２）と接続されている。他方の負荷用ＭＩＳＦＥＴＱｐ1のゲート電極２０は、コンタクトホール２３を通じて、駆動用ＭＩＳＦＥＴＱｄ2の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ2の一方の半導体領域１２）と接続されている。
【００９１】
図１に示すように、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極２０と駆動用ＭＩＳＦＥＴＱｄ1の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ1の一方の半導体領域１２）とを接続する上記コンタクトホール２３の側壁には、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域１８Ｐの断面が露出し、この露出したドレイン領域１８Ｐとゲート電極２０とがコンタクトホール２３の側壁の壁面で電気的に接続されている。また、このコンタクトホール２３の側壁には、駆動用ＭＩＳＱｄ2のゲート電極６の一端の主面部が露出し、この露出したゲート電極６と負荷用ＭＩＳＦＥＴＱｐ2のゲート電極２０とがコンタクトホール２３の側壁の壁面で電気的に接続されている。
【００９２】
すなわち、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極２０と、駆動用ＭＩＳＦＥＴＱｄ1の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ1の一方の半導体領域１２）と、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域１８Ｐと、駆動用ＭＩＳＱｄ2のゲート電極６とは、１個のコンタクトホール２３を通じて相互に接続されている。
【００９３】
図１には示さないが、同様に、負荷用ＭＩＳＦＥＴＱｐ1のゲート電極２０と駆動用ＭＩＳＦＥＴＱｄ2の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ2の一方の半導体領域）とを接続するコンタクトホール２３の側壁には、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域１８Ｐの断面が露出し、この露出したドレイン領域１８Ｐとゲート電極２０とがコンタクトホール２３の側壁の壁面で電気的に接続されている。また、このコンタクトホール２３の側壁には、駆動用ＭＩＳＱｄ1のゲート電極６の一端の主面部が露出し、この露出したゲート電極６と負荷用ＭＩＳＦＥＴＱｐ1のゲート電極２０とがコンタクトホール２３の側壁の壁面で電気的に接続されている。
【００９４】
すなわち、負荷用ＭＩＳＦＥＴＱｐ1のゲート電極２０と、駆動用ＭＩＳＦＥＴＱｄ2の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ2の一方の半導体領域１２）と、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域１８Ｐと、駆動用ＭＩＳＱｄ1のゲート電極６とは、１個のコンタクトホール２３を通じて相互に接続されている。
【００９５】
このように、半導体基板１の主面に形成された駆動用ＭＩＳＦＥＴＱｄの一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔの一方の半導体領域１２）と、第１層目のゲート材で構成された駆動用ＭＩＳＦＥＴＱｄのゲート電極６と、第４層目のゲート材で構成された負荷用ＭＩＳＦＥＴＱｐのドレイン領域１８Ｐと、第５層目のゲート材で構成された負荷用ＭＩＳＦＥＴＱｐのゲート電極２０とを１個のコンタクトホール２３を通じて相互に接続することにより、これらの導電層を複数のコンタクトホールを通じて接続する場合に比べて、コンタクトホールの占有面積に相当する分、メモリセルＭＣの占有面積を縮小することができるので、ＳＲＡＭの集積度を向上させることができる。
【００９６】
図１および図１３に示すように、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０の上層には、絶縁膜２４を介して電源電圧線（ＶCC）２５Ａが配置されている。電源電圧線（ＶCC）２５Ａは、絶縁膜２４に開孔されたコンタクトホール２６Ａを通じて、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのソース領域１８Ｐに接続されている。図面を見易くするため、同図は、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のチャネル領域１８Ｎの下層に形成された基準電圧線（ＶSS）１６Ａ、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、フィールド絶縁膜３などの図示が省略してある。
【００９７】
図１３に示すように、サブアレイＳＭＡにおいて、電源電圧線（ＶCC）２５Ａは、各メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０の上を覆うように一体に構成され、各メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2に共通の電源電圧線（ＶCC）２５Ａとして構成されている。電源電圧線（ＶCC）２５Ａの一部には、開孔２７が形成されている。この開孔２７は、主としてメモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2が形成されていない領域上に配置されている。すなわち、電源電圧線（ＶCC）２５Ａは、各メモリセルＭＣを覆うように、列方向および行方向に連続的に設けられている。
【００９８】
電源電圧線（ＶCC）２５Ａは、第６層目のゲート材形成工程で形成され、例えば多結晶シリコン膜で構成されている。電源電圧線（ＶCC）２５Ａは、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のソース領域１８Ｐに接続されるため、このソース領域１８Ｐと同じ導電型、すなわちｐ型の不純物（例えばＢＦ2)を導入した多結晶シリコン膜で構成されている。
【００９９】
前記図４に示すように、メモリセルＭＣには、２個の容量素子Ｃが配置されている。本実施の形態のＳＲＡＭの場合、この容量素子Ｃは、上記負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのゲート電極２０と電源電圧線（ＶCC）２５Ａとの間に形成されている。すなわち、容量素子Ｃは、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０を第１電極とし、その上層の電源電圧線（ＶCC）２５Ａを第２電極（プレート電極）とし、ゲート電極２０と電源電圧線（ＶCC）２５Ａとの間の前記絶縁膜２４を誘電体膜とするスタック（積層）構造で構成されている。絶縁膜２４は、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
【０１００】
このように、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０と、このゲート電極２０の上を覆う大面積の電源電圧線（ＶCC）２５Ａとの間で容量素子Ｃを構成することにより、大容量の容量素子Ｃを形成することができるので、メモリセルＭＣのα線ソフトエラー耐性を向上させることができる。
【０１０１】
また、電源電圧線（ＶCC）２５Ａは、列方向および行方向に連続的に形成されるように、その一部に開孔２７を形成することでその比抵抗値を低減することができる。これにより、電源電圧線（ＶCC）２５Ａを通じてメモリセルＭＣに供給される電源電位の低下を抑制することができるので、ＳＲＡＭの動作の安定化を図ることができる。
【０１０２】
図１に示すように、電源電圧線（ＶCC）２５Ａの上層には、層間絶縁膜２８を介してサブワード線ＳＷＬが配置されている。図１４に示すように、このサブワード線ＳＷＬは、サブアレイＳＭＡの上を列方向に延在し、行方向に配列されたメモリセルＭＣ毎に１本配置されている。図面を見易くするため、同図は、サブワード線ＳＷＬの下層に形成された負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2、基準電圧線（ＶSS）１６Ａ、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、フィールド絶縁膜３などの図示が省略してある。
【０１０３】
サブワード線ＳＷＬは、第１層目の配線材形成工程で形成され、例えばバリアメタル膜と高融点金属膜との積層膜で構成されている。バリアメタルは、例えばチタンタングステン（ＴｉＷ）で構成され、高融点金属は、例えばタングステン（Ｗ）で構成されている。層間絶縁膜２８は、例えば酸化シリコン膜とＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜との積層膜で構成されている。
【０１０４】
図１に示すように、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２の上層には、サブワード線ＳＷＬと同じ第１層目の配線材で形成された中間導電層２９Ａが配置されている。この中間導電層２９は、層間絶縁膜２８、絶縁膜２４、絶縁膜２２、絶縁膜２１に開孔されたコンタクトホール３０Ａを通じて、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２上に形成された前記パッド層１６Ｂに接続されている。図１４に示すように、サブアレイＳＭＡにおいて、中間導電層２９Ａは、各メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２上に開孔されたコンタクトホール１７Ｂの上層に島状に配置されている。
【０１０５】
図１に示すように、サブワード線ＳＷＬおよび中間導電層２９Ａの上層には、第２層目の層間絶縁膜３１を介して相補性データ線ＤＬが配置されている。相補性データ線ＤＬは、層間絶縁膜３１に開孔されたコンタクトホール３２Ａを通じて中間導電層２９Ａに接続されている。
【０１０６】
相補性データ線ＤＬは、第２層目の配線材形成工程で形成され、例えばバリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した３層膜からなる。バリアメタルは、例えばＴｉＷで構成され、アルミニウム合金は、例えばＣｕおよびＳｉを添加したアルミニウムで構成される。層間絶縁膜３１は、例えば酸化シリコン膜、スピンオングラス（ＳＯＧ：Spin On Glass)膜、酸化シリコン膜を順次積層した３層膜からなる。
【０１０７】
相補性データ線ＤＬは、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２に接続されている。相補性データ線ＤＬのうち、第１データ線ＤＬ1は、転送用ＭＩＳＦＥＴＱｔ1の一方の半導体領域（ドレイン領域）１２に接続され、第２データ線ＤＬ2は、転送用ＭＩＳＦＥＴＱｔ2の一方の半導体領域（ドレイン領域）１２に接続されている。相補性データ線ＤＬと転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２との接続は、前記中間導電層２９Ａおよびパッド層１６Ｂを介して行われている。
【０１０８】
図１４に示すように、相補性データ線ＤＬは、サブアレイＳＭＡの上を行方向に延在している。相補性データ線ＤＬのうち、第１データ線ＤＬ1は、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、転送用ＭＩＳＦＥＴＱｔ2および負荷用ＭＩＳＦＥＴＱｐ2の上を行方向に延在し、第２データ線ＤＬ2は、駆動用ＭＩＳＦＥＴＱｄ2、転送用ＭＩＳＦＥＴＱｔ1および負荷用ＭＩＳＦＥＴＱｐ1の上を行方向に延在している。
【０１０９】
図１に示すように、相補性データ線ＤＬの上層には、第３層目の層間絶縁膜３３を介してメインワード線ＭＷＬが配置されている。メインワード線ＭＷＬは、第３層目の配線材形成工程で形成され、例えば前記第２層目の配線材と同じバリアメタル膜、アルミニウム合金膜、バリアメタル膜を順次積層した３層膜からなる。層間絶縁膜３３は、例えば酸化シリコン膜、酸化シリコン膜、スピンオングラス膜、酸化シリコン膜を順次積層した４層膜からなる。
【０１１０】
図１４に示すように、メインワード線ＭＷＬは、サブアレイＳＭＡの上を列方向に延在している。メインワード線ＭＷＬは、サブアレイＳＭＡの上を列方向に延在する前記サブワード線ＳＷＬと重なるように配置されている。
【０１１１】
図１に示すように、メインワード線ＭＷＬの上層には、ファイナルパッシベーション膜３４が形成されている。ファイナルパッシベーション膜３４は、例えば酸化シリコン膜、酸化シリコン膜、窒化シリコン膜、ポリイミド樹脂膜を順次積層した４層膜からなる。
【０１１２】
次に、上記ＳＲＡＭの具体的な製造方法について、図１５〜図４３を用いて説明する。
【０１１３】
まず、１０〔Ω／cm〕程度の比抵抗値を有するｎ-形シリコン単結晶からなる半導体基板１を用意し、その主面に酸化シリコン膜４０を形成した後、この酸化シリコン膜４０の上に窒化シリコン膜４１を堆積する。酸化シリコン膜４０は熱酸化法で形成し、３５〜４５nm程度の膜厚とする。窒化シリコン膜４１はＣＶＤ(Chemical Vapor Deposition)法で形成し、４５〜５５nm程度の膜厚とする。
【０１１４】
次に、窒化シリコン膜４１上にフォトレジスト膜４２を形成し、これをマスクにしたエッチングでｎ型ウエル形成領域の窒化シリコン膜４１を除去した後、このフォトレジスト膜４２をマスクにして半導体基板１のｎ型ウエル形成領域の主面にｎ型不純物（例えばＰ）を導入する。Ｐはイオン注入法を使用し、１２０〜１３０ｋeV程度のエネルギーで２．０×１０13/cm2程度導入する（図１５）。
【０１１５】
次に、上記フォトレジスト膜４２をアッシングで除去した後、半導体基板１のｎ型ウエル形成領域の主面の前記酸化シリコン膜４０を成長させる。酸化シリコン膜４０の成長は、ｐ-型ウエル形成領域の前記窒化シリコン膜４１を耐酸化マスクにした熱酸化法で行い、１３０〜１４０nm程度の膜厚に成長させる。
【０１１６】
続いて、上記窒化シリコン膜４１を熱リン酸を使ったエッチングで除去した後、ｎ型ウエル形成領域の酸化シリコン膜４０をマスクにして半導体基板１のｐ-型ウエル形成領域の主面にｐ型不純物（例えばＢＦ2)を導入する。ＢＦ2は、イオン注入法を使用し、６０ｋeVのエネルギーで１．０×１０13/cm2程度導入する（図１６）。
【０１１７】
次に、半導体基板１の主面に導入された上記ｎ型不純物、ｐ型不純物のそれぞれを引伸し拡散させ、ｎ型不純物でｎ型ウエル２ｎを、ｐ型不純物でｐ-型ウエル２ｐをそれぞれ形成する。不純物の引伸し拡散は、１２００℃程度の窒素雰囲気中で１８０分程度行う（図１７）。
【０１１８】
半導体基板１のｐ-型ウエル２ｐの主面の一部の領域（図１７のＭＣで示す領域）にはＳＲＡＭのメモリセルＭＣが形成される。周辺回路を構成するＣＭＯＳのうち、ｎチャネル型ＭＩＳＦＥＴはｐ-型ウエル２ｐの主面の他の領域に形成され、ｐチャネル型ＭＩＳＦＥＴはｎ型ウエル２ｎの主面に形成される。
【０１１９】
次に、半導体基板１の主面の酸化シリコン膜４０を希フッ酸水溶液によるエッチングで除去した後、半導体基板１の主面に新たな酸化シリコン膜４３を形成し、続いて、この酸化シリコン膜４３の上に窒化シリコン膜４４を堆積する。酸化シリコン膜４３は熱酸化法で形成し、１０nm程度の膜厚とする。窒化シリコン膜４４はＣＶＤ法で形成し、１１０〜１５０nm程度の膜厚とする。次に、この窒化シリコン膜４４の上にフォトレジスト膜４５を形成し、これをマスクにしたエッチングでｐ-型ウエル２ｐの素子分離領域の窒化シリコン膜４４を除去する（図１８）。
【０１２０】
次に、上記フォトレジスト膜４５をアッシングで除去した後、半導体基板１の主面に新たなフォトレジスト膜（図示せず）を形成し、ｐ-型ウエル２ｐの主面にチャネルストッパ用のｐ型不純物（例えばＢＦ2)を導入する。ＢＦ2は、イオン注入法を使用し、５０ｋeV程度のエネルギーで7.０×１０13/cm2程度導入する。フォトレジスト膜および窒化シリコン膜４４がイオン注入のマスクとなるので、ＢＦ2は、ｐ-型ウエル２ｐの素子分離領域のみに注入される。
【０１２１】
次に、上記フォトレジスト膜をアッシングで除去した後、素子分離領域の酸化シリコン膜４３を成長させてフィールド絶縁膜３を形成する。酸化シリコン膜４３の成長は、窒化シリコン膜４４を耐酸化マスクにした熱酸化法で行い、４００〜５００nm程度の膜厚に成長させる。このとき、同時にｐ-型ウエル２ｐのフィールド絶縁膜３の下にチャネルストッパ領域４が形成される。なお、ｎ型ウエル２ｎは、ｐ-型ウエル２ｐに比べて反転領域が発生し難く、素子分離を確実に行うことができるので、ｎ型ウエル２ｎのフィールド絶縁膜３の下にはチャネルストッパ領域を形成しなくともよい。その後、半導体基板１の主面の前記窒化シリコン膜４４を熱リン酸を使ったエッチングで除去する（図１９）。
【０１２２】
なお、図１９において、（Ａ）で示す領域はメモリセル形成領域を、（Ｂ）および（Ｃ）で示す領域は周辺回路形成領域をそれぞれ表している。また、周辺回路形成領域のうち、（Ｂ）で示す領域は周辺回路のｎチャネル型ＭＩＳＦＥＴ形成領域、（Ｃ）で示す領域は周辺回路のｐチャネル型ＭＩＳＦＥＴ形成領域をそれぞれ表している。
【０１２３】
次に、ｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面に酸化シリコン膜（図示せず）を形成する。酸化シリコン膜は熱酸化法で形成し、１２〜１４nm程度の膜厚とする。続いて、ｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面に、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のしきい値電圧調整用の不純物を導入する。しきい値電圧調整用の不純物としては、例えばＢＦ2を導入する。ＢＦ2はイオン注入法を使用し、４０ｋeV程度のエネルギーで３．４×１０13/cm2程度導入する。
【０１２４】
次に、ｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面の前記酸化シリコン膜を希フッ酸水溶液によるエッチングで除去した後、ｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面にメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート絶縁膜５を形成する。ゲート絶縁膜５は熱酸化法で形成し、その膜厚は９nm程度とする。
【０１２５】
次に、半導体基板１の全面に第１層目のゲート材である多結晶シリコン膜４６を堆積する。この多結晶シリコン膜４６は、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６として使用する。多結晶シリコン膜４６はＣＶＤ法で形成し、その膜厚は３５〜４５nm程度とする。この多結晶シリコン膜４６は、抵抗値を低減するため、その堆積時にｎ型不純物（例えばＰ）が導入される。Ｐの濃度は、１×１０20/cm2程度である（図２０）。
【０１２６】
次に、上記多結晶シリコン膜４６の上に酸化シリコン膜からなる絶縁膜９を堆積する。酸化シリコン膜（絶縁膜９）はＣＶＤ法で形成し、その膜厚は１２０〜１４０nm程度とする。この絶縁膜９は、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６とその上層に形成される導電層とを電気的に分離するために形成する。続いて、絶縁膜９の上に形成したフォトレジスト膜４７をマスクにして絶縁膜９およびその下層の多結晶シリコン膜４６を順次エッチングすることにより、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６を形成する（図２１）。
【０１２７】
次に、上記フォトレジスト膜４７をアッシングで除去した後、半導体基板１の全面に酸化シリコン膜（図示せず）を堆積する。この酸化シリコン膜はＣＶＤ法で形成し、その膜厚は１２０〜１４０nm程度とする。続いて、この酸化シリコン膜をＲＩＥ(Reactive Ion Etching)などの異方性エッチングでエッチングして、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６の側壁にサイドウォールスペーサ８を形成する（図２２）。
【０１２８】
次に、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６の下を除くｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面のゲート絶縁膜５を希フッ酸水溶液によるエッチングで除去した後、ｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面に新たな酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は熱酸化法で形成し、１０nm程度の膜厚とする。
【０１２９】
続いて、ｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面に、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のしきい値電圧調整用の不純物を導入する。しきい値電圧調整用の不純物としては、例えばＢＦ2を導入する。ＢＦ2は、イオン注入法を使用し、４０ｋeV程度のエネルギーで１．６×１０12/cm2程度導入する。
【０１３０】
次に、ｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面の前記酸化シリコン膜を希フッ酸水溶液によるエッチングで除去した後、ｐ-型ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面にゲート絶縁膜１０を形成する。ゲート絶縁膜１０は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、周辺回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート絶縁膜１０として使用する。ゲート絶縁膜１０は熱酸化法で形成し、その膜厚は９nm程度とする（図２３）。
【０１３１】
次に、半導体基板１の全面に第２層目のゲート材（図示せず）を堆積する。このゲート材は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、周辺回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極１１として使用する。ゲート材は、多結晶シリコン膜とタングステンシリサイド（ＷＳｉx)膜との積層膜（ポリサイド膜）からなる。下層の多結晶シリコン膜はＣＶＤ法で形成し、その膜厚は３５〜４５nm程度とする。この多結晶シリコン膜は、抵抗値を低減するため、その堆積時にｎ型不純物（例えばＰ）が導入される。Ｐの濃度は、２．５×１０20/cm2程度である。上層のタングステンシリサイドはＣＶＤ法で形成し、その膜厚は５５〜６５nm程度とする。
【０１３２】
次に、上記第２層目のゲート材（ポリサイド膜）の上に酸化シリコン膜からなる絶縁膜１３を堆積する。酸化シリコン膜（絶縁膜１３）はＣＶＤ法で形成し、その膜厚は１６０〜２００nm程度とする。この酸化シリコン膜からなる絶縁膜１３は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、周辺回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極１１とそれらの上層に形成される導電層とを電気的に分離するために形成する。
【０１３３】
続いて、上記絶縁膜１３の上にフォトレジスト膜４８を形成し、これをマスクにして絶縁膜１３およびその下層の前記第２層目のゲート材（ポリサイド膜）を順次エッチングすることにより、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、周辺回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極１１（およびワード線ＷＬ）を形成する（図２４）。
【０１３４】
次に、上記フォトレジスト膜４８をアッシングで除去した後、半導体基板１の主面に新たなフォトレジスト膜（図示せず）を形成し、これをマスクにしてメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の形成領域および周辺回路のｎチャネル型ＭＩＳＦＥＴの形成領域のそれぞれの半導体基板１の主面にｐ型不純物およびｎ型不純物を順次導入する。ｐ型不純物としては、例えばＢＦ2を導入する。ＢＦ2はイオン注入法を使用し、４０ｋeV程度のエネルギーで１×１０13/cm2程度導入する。ｎ型不純物としては、例えばＰを導入する。Ｐはイオン注入法を使用し、５０ｋeV程度のエネルギーで３．５×１０13/cm2程度導入する。
【０１３５】
次に、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の主面に導入した上記ｎ型不純物、ｐ型不純物のそれぞれを引伸し拡散させ、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、周辺回路のｎチャネル型ＭＩＳＦＥＴのそれぞれのソース形成領域およびドレイン形成領域の半導体基板１の主面にｎ型半導体領域１２ａおよびｐ型半導体領域１４を形成する。
【０１３６】
ｎ型半導体領域１２ａおよびｐ型半導体領域１４は、ゲート電極１１に対して自己整合的に形成される。ｐ型不純物はｎ型不純物に比べて拡散速度が大きく、かつｎ型不純物よりも高エネルギーで導入されるので、ｐ型半導体領域１４は、ｎ型半導体領域１２ａの下に形成される（図２５）。
【０１３７】
次に、半導体基板１の主面にフォトレジスト膜（図示せず）を形成し、これをマスクにしてｎ型ウエル２ｎ、すなわち周辺回路のｐチャネル型ＭＩＳＦＥＴの形成領域の半導体基板１の主面にｎ型不純物およびｐ型不純物を順次導入する。ｎ型不純物としては、例えばＰを導入する。Ｐはイオン注入法を使用し、１００ｋeV程度のエネルギーで７×１０12/cm2程度導入する。ｐ型不純物としては、例えばＢＦ2を導入する。ＢＦ2はイオン注入法を使用し、４０ｋeV程度のエネルギーで５×１０12/cm2程度導入する。
【０１３８】
次に、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の主面に導入した上記ｎ型不純物、ｐ型不純物のそれぞれを引伸し拡散させ、周辺回路のｐチャネル型ＭＩＳＦＥＴのソース形成領域およびドレイン形成領域の半導体基板１の主面にｐ型半導体領域５０ａおよびｎ型半導体領域５１を形成する。ｐ型半導体領域５０ａおよびｎ型半導体領域５１は、ゲート電極１１に対して自己整合的に形成される。ｎ型不純物はｐ型不純物に比べて高エネルギーで導入されるので、ｎ型半導体領域５１は、ｐ型半導体領域５０ａの下に形成される（図２６）。
【０１３９】
次に、半導体基板１の主面にフォトレジスト膜（図示せず）を形成し、これをマスクにしてメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の形成領域の半導体基板１の主面にｎ型不純物１００を導入する（図２８）。ｎ型不純物１００としては、例えばＰを導入する。Ｐはイオン注入法を使用し、５０ｋeV程度のエネルギーで３×１０14/cm2程度導入する。
【０１４０】
この時、同時に周辺回路の一部のｎチャネル型ＭＩＳＦＥＴのソース形成領域の半導体基板１の主面にも上記ｎ型不純物を導入する（図２８）。このｎ型不純物を導入する周辺回路のｎチャネル型ＭＩＳＦＥＴは、その一対の半導体領域の一方向のみに電流が流れる、いわゆる非対称構造のｎチャネル型ＭＩＳＦＥＴに限られ、一対の半導体領域の両方向から電流が流れる対称構造のｎチャネル型ＭＩＳＦＥＴにはこのｎ型不純物を導入しない。
【０１４１】
一例として、ＳＲＡＭの周辺回路のうち、前記メモリブロックＭＢの一端に配置されたセンスアンプ回路ＳＡおよびその近傍の回路の構成を図２７に示す。図中、太い破線で囲んだ領域（Ｙセレクタ回路ＹＳＷ、マルチプレクサ、データバスマルチプレクサなど）のｎチャネル型ＭＩＳＦＥＴは対称構造であり、その他の領域（ビット線負荷回路、ライトリカバリ回路、イコライザ、センスアンプＳＡ（１），ＳＡ（２）、メインアンプ、出力バッファ、出力ＭＯＳなど）のｎチャネル型ＭＩＳＦＥＴは非対称構造である。従って、前記ｎ型不純物は、この太い破線で囲んだ領域内のｎチャネル型ＭＩＳＦＥＴを除いた他のｎチャネル型ＭＩＳＦＥＴのソース形成領域にのみ導入する。
【０１４２】
次に、前記フォトレジスト膜をアッシングで除去した後、半導体基板１の全面に酸化シリコン膜（図示せず）を堆積する。この酸化シリコン膜はＣＶＤ法で形成し、その膜厚は１４０〜１６０nm程度とする。続いて、この酸化シリコン膜をＲＩＥなどの異方性エッチングでエッチングして、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極１１（ワード線ＷＬ）の側壁にサイドウォールスペーサ１５を形成する（図２８）。
【０１４３】
次に、半導体基板１の主面にフォトレジスト膜（図示せず）を形成し、これをマスクにしてｐ-型ウエル２ｐ、すなわちメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の形成領域、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の形成領域および周辺回路のｎチャネル型ＭＩＳＦＥＴの形成領域のそれぞれの半導体基板１の主面にｎ型不純物を導入する。ｎ型不純物としては、例えばＡｓを導入する。Ａｓはイオン注入法を使用し、５０ｋeV程度のエネルギーで３×１０15/cm2程度導入する。
【０１４４】
次に、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の主面に導入した上記ｎ型不純物を引伸し拡散させる。メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の形成領域の半導体基板１の主面には、拡散速度および濃度の異なる２種のｎ型不純物（Ｐ（ｎ型不純物１００）およびＡｓ）が導入されているので、Ａｓで高い不純物濃度のｎ+型半導体領域７ｂが形成され、その下にＰ（ｎ型不純物１００）でｎ+型半導体領域７ｂよりも低い不純物濃度のｎ型半導体領域７ａが形成される。すなわち、この引伸し拡散により、２重拡散ドレイン構造の駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2（および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のソース領域）が完成する。ｎ+型半導体領域７ｂおよびｎ型半導体領域７ａは、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６およびその側壁に形成されたサイドウォールスペーサ８に対して自己整合的に形成される（図２９）。
【０１４５】
また、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の形成領域の半導体基板１の主面にはＡｓのみが導入されているので、このＡｓで高い不純物濃度のｎ+型半導体領域１２ｂが形成される。このｎ+型半導体領域１２ｂは、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１およびその側壁に形成されたサイドウォールスペーサ１５に対して自己整合的に形成される。転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の形成領域の半導体基板１の主面には、前の工程で低い不純物濃度のｎ型半導体領域１２ａ（およびｐ型半導体領域１４）が形成されているので、上記引伸し拡散により、ＬＤＤ構造の半導体領域１２を有する転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2が完成する（図２９）。
【０１４６】
また、周辺回路のｎチャネル型ＭＩＳＦＥＴのうち、前記対称構造のｎチャネル型ＭＩＳＦＥＴの形成領域の半導体基板１の主面にはＡｓのみが導入されているので、このＡｓで高い不純物濃度のｎ+型半導体領域１２ｂが形成される。このｎ+型半導体領域１２ｂは、ｎチャネル型ＭＩＳＦＥＴのゲート電極１１およびその側壁に形成されたサイドウォールスペーサ１５に対して自己整合的に形成される。このｎチャネル型ＭＩＳＦＥＴの形成領域の半導体基板１の主面には、前の工程で低い不純物濃度のｎ型半導体領域１２ａ（およびｐ型半導体領域１４）が形成されているので、上記引伸し拡散により、ＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴＱｎ1が完成する（図２９）。
【０１４７】
このように、周辺回路のｎチャネル型ＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴＱｎ1は、ＬＤＤ構造で構成され、かつ低不純物濃度のｎ型半導体領域１２ａの下に低不純物濃度のｐ型半導体領域１４が形成されているので、短チャネル効果が抑制される。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎ1の占有面積を縮小してメモリセルＭＣの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。
【０１４８】
また、周辺回路のｎチャネル型ＭＩＳＦＥＴのうち、前記非対称構造のｎチャネル型ＭＩＳＦＥＴのソース形成領域の半導体基板１の主面にはＰ（ｎ型不純物１００）およびＡｓが導入されているので、このソース形成領域にはこのＡｓで高い不純物濃度のｎ+型半導体領域７ｂが形成され、その下にＰでｎ型半導体領域７ａが形成される。このｎ型半導体領域７ａおよびｎ+型半導体領域７ｂは、ｎチャネル型ＭＩＳＦＥＴのゲート電極１１およびその側壁に形成されたサイドウォールスペーサ１５に対して自己整合的に形成される。このｎチャネル型ＭＩＳＦＥＴの形成領域の半導体基板１の主面には、前の工程で低い不純物濃度のｎ型半導体領域１２ａ（およびｐ型半導体領域１４）が形成されているので、上記引伸し拡散により、一方の半導体領域（ドレイン領域）１２がＬＤＤ構造で、他方の半導体領域（ソース領域）１２が２重拡散ドレイン構造のｎチャネル型ＭＩＳＦＥＴＱｎ2が完成する（図３０）。なお、ｎ型半導体領域７ａは、ｎ型半導体領域１２ａやｐ型半導体領域１４よりも高い不純物濃度を持っている。
【０１４９】
このように、周辺回路のｎチャネル型ＭＩＳＦＥＴのうち、非対称構造のｎチャネル型ＭＩＳＦＥＴｎ2は、一方の半導体領域（ソース領域）１２が２重拡散ドレイン構造で構成されているので、この半導体領域（ソース領域）１２の抵抗値が低減され、電圧低下を防止することができる。これにより、メモリセルＭＣの情報の書込み動作および読出し動作を速め、ＳＲＡＭの動作速度の高速化を図ることができる。
【０１５０】
また、低不純物濃度のｎ型半導体領域１２ａの下に低不純物濃度のｐ型半導体領域１４が形成されているので、短チャネル効果が抑制される。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎ2の占有面積を縮小してメモリセルＭＣの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。
【０１５１】
次に、半導体基板１の主面にフォトレジスト膜（図示せず）を形成し、これをマスクにしてメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の一方の半導体領域（ソース領域）７上の絶縁膜（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート絶縁膜５と同一工程で形成した絶縁膜）、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２上の絶縁膜（転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート絶縁膜１０と同一工程で形成した絶縁膜）、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一方の半導体領域（ドレイン領域）１２上の絶縁膜（ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜１０と同一工程で形成した絶縁膜）のそれぞれを開孔して、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の一方の半導体領域（ソース領域）７上にコンタクトホール１７Ａを、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２上にコンタクトホール１７Ｂを、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一方の半導体領域（ドレイン領域）１２上にコンタクトホール１７Ｃをそれぞれ形成する。
【０１５２】
次に、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の全面に第３層目のゲート材（図示せず）を堆積する。このゲート材は、多結晶シリコン膜とタングステンシリサイド（ＷＳｉx)膜との積層膜（ポリサイド膜）からなる。下層の多結晶シリコン膜はＣＶＤ法で形成し、その膜厚は２５〜３５nm程度とする。この多結晶シリコン膜は、抵抗値を低減するため、その堆積時にｎ型不純物（例えばＰ）が導入される。Ｐの濃度は、２．５×１０20/cm2程度である。上層のタングステンシリサイドはＣＶＤ法で形成し、その膜厚は３５〜４５nm程度とする。
【０１５３】
次に、上記第３層目のゲート材（ポリサイド膜）の上に酸化シリコン膜からなる絶縁膜２１を堆積する。酸化シリコン膜はＣＶＤ法で形成し、その膜厚は１２５〜１５５nm程度とする。続いて、この絶縁膜２１の上にフォトレジスト膜４９を形成し、これをマスクにして絶縁膜２１およびその下層の第３層目のゲート材（ポリサイド膜）を順次エッチングすることにより、前記コンタクトホール１７Ａを通じてメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の一方の半導体領域（ソース領域）７に接続された基準電圧線（ＶSS）１６Ａ、前記コンタクトホール１７Ｂを通じて転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域（ドレイン領域）１２に接続されたパッド層１６Ｂ、前記コンタクトホール１７Ｃを通じて周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一方の半導体領域（ドレイン領域）１２に接続されたパッド層１６Ｃをそれぞれ形成する（図３１）。
【０１５４】
次に、上記フォトレジスト膜４９をアッシングで除去した後、半導体基板１の全面に酸化シリコン膜（図示せず）を堆積する。この酸化シリコン膜はＣＶＤ法で形成し、その膜厚は１１０〜１３０nm程度とする。続いて、この酸化シリコン膜をＲＩＥなどの異方性エッチングでエッチングして、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６の一方の側壁、基準電圧線（ＶSS）１６Ａ（およびその上の絶縁膜２１）の側壁、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１（ワード線ＷＬ）の一方の側壁、パッド層１６Ｂ（およびその上の絶縁膜２１）の側壁、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１の一方の側壁、パッド層１６Ｃ（およびその上の絶縁膜２１）のそれぞれの側壁にサイドウォールスペーサ５２を形成する（図３２）。
【０１５５】
次に、半導体基板１の全面に酸化シリコン膜からなる絶縁膜２２を堆積した後、その上に第４層目のゲート材である多結晶シリコン膜５３を堆積する（図３３）。この酸化シリコン膜および多結晶シリコン膜５３はＣＶＤ法で形成し、それぞれ２０nm程度の膜厚とする。多結晶シリコン膜５３は、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のチャネル領域１８Ｎ、ドレイン領域１８Ｐおよびソース領域１８Ｐを構成する導電層として使用する。
【０１５６】
次に、上記多結晶シリコン膜５３にｎ型不純物（例えばＰ）を導入する。Ｐはイオン注入法を使用し、２０ｋeVのエネルギーで１×１０12/cm2程度導入する。このＰは負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のしきい値電圧をエンハンスメント型に設定するために導入する。
【０１５７】
続いて、上記多結晶シリコン膜５３の上にフォトレジスト膜（図示せず）を形成し、これをマスクにして多結晶シリコン膜５３の一部にｐ型不純物（例えばＢＦ2)を導入する。ＢＦ2はイオン注入法を使用し、２０ｋeV程度のエネルギーで１×１０12/cm2程度導入する。このＢＦ2の導入により、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のドレイン領域１８Ｐおよびソース領域１８Ｐが形成され、このドレイン領域１８Ｐとソース領域１８Ｐとの間に負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のチャネル領域１８Ｎが形成される。
【０１５８】
次に、上記フォトレジスト膜をアッシングで除去した後、上記多結晶シリコン膜５３の上に新たなフォトレジスト膜５４を形成し、これをマスクにして多結晶シリコン膜５３をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のチャネル領域１８Ｎ、ドレイン領域１８Ｐおよびソース領域１８Ｐをそれぞれ形成する（図３４）。
【０１５９】
次に、上記フォトレジスト膜５４をアッシングで除去した後、半導体基板１の主面に新たなフォトレジスト膜５５を形成し、これをマスクにして周辺回路のｐチャネル型ＭＩＳＦＥＴの形成領域の半導体基板１の主面にｐ型不純物を導入して、高い不純物濃度のｐ+半導体領域５０ｂを形成する。ｐ型不純物としては、例えばＢＦ2を導入する。ＢＦ2はイオン注入法を使用し、６０ｋeV程度のエネルギーで２×１０15/cm2程度導入する。
【０１６０】
上記ｐ+半導体領域５０ｂは、ｐチャネル型ＭＩＳＦＥＴのゲート電極１１、その側壁に形成されたサイドウォールスペーサ１５、５２および絶縁膜２２に対して自己整合的に形成される。ｐチャネル型ＭＩＳＦＥＴの形成領域の半導体基板１の主面には、前の工程で低い不純物濃度のｐ型半導体領域５０ａ（およびｎ型半導体領域５１）が形成されているので、このｐ型半導体領域５０ａとｐ+半導体領域５０ｂとでｐチャネル型ＭＩＳＦＥＴの半導体領域（ソース領域、ドレイン領域）５０が形成され、ＬＤＤ構造のｐチャネル型ＭＩＳＦＥＴＱｐが完成する（図３５）。
【０１６１】
このように、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｎは、ＬＤＤ構造で構成され、かつ低不純物濃度のｐ型半導体領域５０ａの下に低不純物濃度のｎ型半導体領域５１が形成されているので、短チャネル効果が抑制される。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐの占有面積を縮小してメモリセルＭＣの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。
【０１６２】
次に、上記フォトレジスト膜５５をアッシングで除去した後、半導体基板１の全面にメモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート絶縁膜１９を堆積する。このゲート絶縁膜１９は酸化シリコン膜からなる。酸化シリコン膜はＣＶＤ法で形成し、その膜厚は３５〜４５nm程度とする。
【０１６３】
次に、上記ゲート絶縁膜１９の上にフォトレジスト膜（図示せず）を形成し、これをマスクにしてメモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート絶縁膜１９、ドレイン領域１８Ｐ、絶縁膜２２、絶縁膜９などを順次エッチングすることにより、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ1の一方の半導体領域１２）、および駆動用ＭＩＳＦＥＴＱｄ2の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ2の一方の半導体領域１２）のそれぞれの主面にコンタクトホール２３を形成する（図３６）。同図に示すように、このコンタクトホール２３の側壁には、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のドレイン領域１８Ｐの断面部および駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６の一端の主面部がそれぞれ露出する。
【０１６４】
次に、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の全面に第５層目のゲート材である多結晶シリコン膜（図示せず）を堆積する。この多結晶シリコン膜は、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０、容量素子Ｃの第１電極として使用する。多結晶シリコン膜はＣＶＤ法で形成し、その膜厚は６５〜７５nm程度とする。この多結晶シリコン膜は、抵抗値を低減するため、その堆積時にｎ型不純物（例えばＰ）が導入される。Ｐの濃度は、１×１０20〜１×１０21/cm2程度である。
【０１６５】
次に、上記多結晶シリコン膜の上にフォトレジスト膜（図示せず）を形成した後、これをマスクにして多結晶シリコン膜をエッチングし、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０（および容量素子Ｃの第１電極）を形成することにより、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2が完成する。その後、上記フォトレジスト膜をアッシングで除去する（図３７）。
【０１６６】
上記負荷用ＭＩＳＦＥＴＱｐ2のゲート電極２０の形成により、このゲート電極２０と、駆動用ＭＩＳＦＥＴＱｄ1の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ1の一方の半導体領域１２）と、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域１８Ｐと、駆動用ＭＩＳＱｄ2のゲート電極６とが前記コンタクトホール２３を通じて相互に接続される。また、同様に、上記負荷用ＭＩＳＦＥＴＱｐ1のゲート電極２０の形成により、このゲート電極２０と、駆動用ＭＩＳＦＥＴＱｄ2の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ2の一方の半導体領域１２）と、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域１８Ｐと、駆動用ＭＩＳＱｄ1のゲート電極６とがコンタクトホール２３を通じて相互に接続される。
【０１６７】
このように、半導体基板１の主面に形成された駆動用ＭＩＳＦＥＴＱｄの一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔの一方の半導体領域１２）と、第１層目のゲート材で構成された駆動用ＭＩＳＦＥＴＱｄのゲート電極６と、第４層目のゲート材で構成された負荷用ＭＩＳＦＥＴＱｐのドレイン領域１８Ｐと、第５層目のゲート材で構成された負荷用ＭＩＳＦＥＴＱｐのゲート電極２０とを１個のコンタクトホール２３を通じて相互に接続することにより、これらの導電層を複数のコンタクトホールを通じて接続する場合に比べて、コンタクトホールを形成する工程が低減されるので、ＳＲＡＭの製造工程数を低減することができる。
【０１６８】
次に、半導体基板１の全面に絶縁膜２４を堆積する。この絶縁膜２４は容量素子Ｃの誘電体膜として使用される。絶縁膜２４は、酸化シリコン膜と窒化シリコン膜との積層膜からなる。下層の酸化シリコン膜はＣＶＤ法で形成し、その膜厚は９〜１１nm程度とする。上層の窒化シリコン膜はＣＶＤ法で形成し、その膜厚は９〜１１nm程度とする。上層の窒化シリコン膜は、負荷用ＭＩＳＦＥＴＱｐのチャネル領域１８Ｎに水分が浸入するのを防ぐバリヤ層として作用し、これにより、負荷用ＭＩＳＦＥＴＱｐのしきい値電圧の変動を防止することができ、負荷用ＭＩＳＦＥＴＱｐの回路動作の信頼性を向上させることができる。
【０１６９】
次に、上記絶縁膜２４の上にフォトレジスト膜（図示せず）を形成し、これをマスクにして絶縁膜２４をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のソース領域１８Ｐの上にコンタクトホール２６Ａを、また周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの一方の半導体領域５０の上にコンタクトホール２６Ｂをそれぞれ形成する。その後、上記フォトレジスト膜をアッシングで除去する（図３８）。
【０１７０】
次に、半導体基板１の全面に第６層目のゲート材である多結晶シリコン膜を堆積する。この多結晶シリコン膜は、電源電圧線（ＶCC）２５Ａ、容量素子Ｃの第２電極（プレート電極）、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの一方の半導体領域５０上のパッド層２５Ｂとして使用する。多結晶シリコン膜はＣＶＤ法で形成し、その膜厚は６５〜７５nm程度とする。多結晶シリコン膜は、抵抗値を低減するためにｐ型不純物（例えばＢＦ2)を導入する。ＢＦ2はイオン注入法を使用し、４０ｋeV程度のエネルギーで３×１０15/cm2程度導入する。
【０１７１】
次に、上記多結晶シリコン膜の上にフォトレジスト膜（図示せず）を形成し、これをマスクにして多結晶シリコン膜をエッチングすることにより、電源電圧線（ＶCC）５Ａ、容量素子Ｃおよびパッド層２５Ｂをそれぞれ形成する。また、電源電圧線（ＶCC）２５Ａの一部に開孔２７を形成する。電源電圧線（ＶCC）２５Ａは、前記コンタクトホール２６Ａを通じてメモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のソース領域１８Ｐに接続される。パッド層２５Ｂは、前記コンタクトホール２６Ｂを通じて周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの一方の半導体領域５０に接続される。その後、上記フォトレジスト膜をアッシングで除去する（図３９）。
【０１７２】
次に、半導体基板１の全面に層間絶縁膜２８を堆積する。層間絶縁膜２８は、酸化シリコン膜とＢＰＳＧ膜との積層膜からなる。下層の酸化シリコン膜はＣＶＤ法で形成し、その膜厚は９０〜１１０nm程度とする。上層のＢＰＳＧ膜はＣＶＤ法で形成し、その膜厚は２７０〜３３０nm程度とする。このＢＰＳＧ膜を堆積した後、例えば８５０℃程度の窒素ガス雰囲気中で半導体基板１を２０分程度アニールすることにより、ＢＰＳＧ膜の表面を平坦化する。
【０１７３】
次に、上記層間絶縁膜２８の上にフォトレジスト膜（図示せず）を形成し、これをマスクにして層間絶縁膜２８、絶縁膜２４、絶縁膜１９、絶縁膜２２などをエッチングすることにより、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域１２上にコンタクトホール３０Ａを形成する。この時、同時に周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一方の半導体領域１２の上にコンタクトホール３０Ｂを、ｐチャネル型ＭＩＳＦＥＴＱｐの一方の半導体領域５０の上にコンタクトホール３０Ｃをそれぞれ形成する。その後、上記フォトレジスト膜をアッシングで除去する（図４０）。
【０１７４】
次に、半導体基板１の全面に第１層目の配線材を堆積する。この配線材は、ＴｉＷ膜（下層）とＷ膜（上層）との積層膜からなる。ＴｉＷ膜とＷ膜とはそれぞれスパッタ法で形成し、Ｗ膜の膜厚は３００nm程度とする。続いて、この配線材の上にフォトレジスト膜（図示せず）を形成し、これをマスクにして配線材をエッチングすることにより、サブアレイＳＭＡ上にサブワード線ＳＷＬおよび中間導電層２９Ａを、周辺回路上に配線２９Ｂ、２９Ｃをそれぞれ形成した後、上記フォトレジスト膜をアッシングで除去する。
【０１７５】
上記中間導電層２９Ａは、コンタクトホール３０Ａを通じて前記パッド層１６Ｂに接続され、さらにコンタクトホール１７Ｂを通じてメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の一方の半導体領域１２に接続される。配線２９Ｂは、コンタクトホール３０Ｂを通じて前記パッド層１６Ｃに接続され、さらにコンタクトホール１７Ｃを通じて周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一方の半導体領域１２に接続される。配線２９Ｃは、コンタクトホール３０Ｃを通じてパッド層２５Ｂに接続され、さらにコンタクトホール２６Ｂを通じて周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの一方の半導体領域５０に接続される（図４１）。
【０１７６】
次に、半導体基板１の全面に第２層目の層間絶縁膜３１を堆積する。この層間絶縁膜３１は、酸化シリコン膜、スピンオングラス膜、酸化シリコン膜を順次積層した３層膜からなる。下層の酸化シリコン膜はＣＶＤ法で形成し、その膜厚は９０〜１１０nm程度とする。中間層のスピンオングラス膜はスピン塗布法で堆積し、その膜厚は２００nm程度とする。このスピンオングラス膜を堆積した後、エッチバックを行い、その表面を平坦化する。上層の酸化シリコン膜はＣＶＤ法で形成し、その膜厚は３６０〜４４０nm程度とする。
【０１７７】
次に、上記層間絶縁膜３１の上にフォトレジスト膜（図示せず）を形成し、これをマスクにして層間絶縁膜３１をエッチングすることにより、サブアレイＳＭＡ上にコンタクトホール３２Ａを、周辺回路上にコンタクトホール３２Ｂ、３２Ｃをそれぞれ形成する。
【０１７８】
次に、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の全面に第２層目の配線材を堆積する。この配線材は、バリアメタル膜、Ａｌ合金膜、バリアメタル膜を順次積層した３層膜からなる。バリアメタルはＴｉＷで構成され、Ａｌ合金は、ＣｕおよびＳｉを添加したアルミニウムで構成される。ＴｉＷ膜とＡｌ合金膜とはそれぞれスパッタ法で形成し、Ａｌ合金膜の膜厚は３００nm程度とする。
【０１７９】
次に、上記配線材の上にフォトレジスト膜（図示せず）を形成し、これをマスクにして配線材をエッチングすることにより、サブアレイＳＭＡ上に相補性データ線ＤＬ（第１データ線ＤＬ1、第２データ線ＤＬ2)を、周辺回路上に配線５６Ａ、５６Ｂをそれぞれ形成した後、上記フォトレジスト膜をアッシングで除去する。
【０１８０】
相補性データ線ＤＬのうち、第１データ線ＤＬ1は、前記コンタクトホール３２Ａを通じて中間導電層２９Ａに接続され、次いでコンタクトホール３０Ａを通じてパッド層１６Ｂに接続され、さらにコンタクトホール１７Ｂを通じてメモリセルの転送用ＭＩＳＦＥＴＱｔ1の一方の半導体領域（ドレイン領域）１２に接続される。第２データ線ＤＬ2は、前記コンタクトホール３２Ａを通じて中間導電層２９Ａに接続され、次いでコンタクトホール３０Ａを通じてパッド層１６Ｂに接続され、さらにコンタクトホール１７Ｂを通じて転送用ＭＩＳＦＥＴＱｔ2の一方の半導体領域（ドレイン領域）１２に接続される。
【０１８１】
このように、相補性データ線ＤＬと転送用ＭＩＳＦＥＴＱｔの一方の半導体領域（ドレイン領域）１２とを中間導電層２９Ａおよびパッド層１６Ｂを介して接続することにより、コンタクトホール３２Ａ、コンタクトホール３０Ａ、コンタクトホール１７Ｂのそれぞれの合わせ余裕が不要となるので、転送用ＭＩＳＦＥＴＱｔの半導体領域（ドレイン領域）１２の面積を縮小することができる。
【０１８２】
これにより、メモリセルＭＣの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。また、これにより、転送用ＭＩＳＦＥＴＱｔの半導体領域（ドレイン領域）１２の容量を低減することができるので、メモリセルＭＣの情報書込み動作および情報読出し動作を速め、ＳＲＡＭの動作速度の高速化を図ることができる。
【０１８３】
配線５６Ａは、コンタクトホール３２Ｂを通じて前記配線２９Ｂに接続され、次いでコンタクトホール３０Ｂを通じてパッド層１６Ｃに接続され、さらにコンタクトホール１７Ｃを通じて周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一方の半導体領域１２に接続される。配線５６Ｂは、コンタクトホール３２Ｃを通じて前記配線２９Ｃに接続され、次いでコンタクトホール３０Ｃを通じてパッド層２５Ｂに接続され、さらにコンタクトホール２６Ｂを通じて周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの一方の半導体領域５０に接続される（図４２）。
【０１８４】
このように、配線５６Ａと周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一方の半導体領域１２とを配線２９Ｂおよびパッド層１６Ｃを介して接続することにより、コンタクトホール３２Ｂ、コンタクトホール３０Ｂ、コンタクトホール１７Ｃのそれぞれの合わせ余裕が不要となるので、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの半導体領域１２の面積を縮小することができる。
【０１８５】
これにより、周辺回路の占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。また、これにより、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの半導体領域１２の容量を低減することができるので、メモリセルＭＣの情報書込み動作および情報読出し動作を速め、ＳＲＡＭの動作速度の高速化を図ることができる。
【０１８６】
また、配線５６Ｂと周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの一方の半導体領域５０とを配線２９Ｃおよびパッド層２５Ｂを介して接続することにより、コンタクトホール３２Ｃ、コンタクトホール２６Ｂのそれぞれの合わせ余裕が不要となるので、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの半導体領域５０の面積を縮小することができる。
【０１８７】
これにより、周辺回路の占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。また、これにより、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの半導体領域５０の容量を低減することができるので、メモリセルＭＣの情報書込み動作および情報読出し動作を速め、ＳＲＡＭの動作速度の高速化を図ることができる。
【０１８８】
次に、半導体基板１の全面に第３層目の層間絶縁膜３３を堆積する。この層間絶縁膜３３は、例えば酸化シリコン膜、酸化シリコン膜、スピンオングラス膜、酸化シリコン膜を順次積層した４層膜からなる。酸化シリコン膜はＣＶＤ法で形成する。中間層のスピンオングラス膜はスピン塗布法で堆積し、その膜厚は２００nm程度とする。スピンオングラス膜を堆積した後、エッチバックを行い、その表面を平坦化する。
【０１８９】
次に、半導体基板１の全面に第３層目の配線材を堆積する。この配線材は、バリアメタル膜、Ａｌ合金膜、バリアメタル膜を順次積層した３層膜からなる。バリアメタルはＴｉＷで構成され、Ａｌ合金は、ＣｕおよびＳｉを添加したアルミニウムで構成される。ＴｉＷ膜とＡｌ合金膜とはそれぞれスパッタ法で形成し、Ａｌ合金膜の膜厚は８００nm程度とする。
【０１９０】
次に、上記配線材の上にフォトレジスト膜（図示せず）を形成し、これをマスクにして配線材をエッチングすることにより、サブアレイＳＭＡ上にメインワード線ＭＷＬを形成する。続いて、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の全面にファイナルパッシベーション膜３４を堆積する。このファイナルパッシベーション膜３４は、酸化シリコン膜、酸化シリコン膜、窒化シリコン膜、ポリイミド樹脂膜を順次積層した４層膜からなる。酸化シリコン膜、窒化シリコン膜はそれぞれＣＶＤ法で形成する。ポリイミド樹脂膜はスピン塗布法で堆積し、その膜厚は１００００nm程度とする（図４３）。以上の工程により、本実施の形態のＳＲＡＭが完成する。
【０１９１】
（実施の形態２）
本実施の形態のＳＲＡＭは、サブアレイＳＭＡにおいて、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2に共通のソース線として構成される基準電圧線（ＶSS)１６Ａの形状の一部が前記実施の形態のものと異なっている。
【０１９２】
すなわち、本実施の形態では、図４４、図４５に示すように、第３層目のゲート材形成工程で形成される基準電圧線（ＶSS）１６Ａの一部（図４５の○印で囲んだ箇所）を行方向に延在することにより、駆動用ＭＩＳＦＥＴＱｄ1の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ1の一方の半導体領域１２）の上部をこの基準電圧線（ＶSS）１６Ａと転送用ＭＩＳＦＥＴＱｔ1のゲート電極１１（ワード線ＷＬ1）とで囲み、同じく駆動用ＭＩＳＦＥＴＱｄ2の一方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ2の一方の半導体領域１２）の上部をこの基準電圧線（ＶSS）１６Ａと転送用ＭＩＳＦＥＴＱｔ2のゲート電極１１（ワード線ＷＬ2）とで囲んでいる。すなわち、基準電圧線（ＶSS）１６Ａ上には１２５〜１５５nm程度の厚い膜厚の酸化シリコン膜２１が、ワード線（ＷＬ）上には１００〜２００nm程度の厚い膜厚の酸化シリコン膜１３がそれぞれ形成されているので、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の半導体領域（ドレイン領域）７は、これら厚い膜厚の酸化シリコン膜１３、２１で囲まれた構成になる。
【０１９３】
このようにすると、一方の駆動用ＭＩＳＦＥＴＱｄの半導体領域（ドレイン領域）７上に、この半導体領域（ドレイン領域）７と、一方の負荷用ＭＩＳＦＥＴＱｐのドレイン領域１８Ｐと、他方の負荷用ＭＩＳＦＥＴＱｐのゲート電極２０と、他方の駆動用ＭＩＳＦＥＴＱｄのゲート電極６とを相互に接続するコンタクトホール２３を開孔する際、その合わせ余裕を大きくすることができる。
【０１９４】
すなわち、コンタクトホール２３の開孔位置がずれた場合でも、酸化シリコン膜１３、２１がエッチングで削れる量は、それらの膜厚に比べて充分小さいので、酸化シリコン膜１３、２１がエッチングのバッファ層として作用する。これにより、駆動用ＭＩＳＦＥＴＱｄの半導体領域（ドレイン領域）７の面積を縮小することができるので、メモリセルＭＣの占有面積を縮小し、ＳＲＡＭの集積度を向上させることができる。
【０１９５】
（実施の形態３）
前記実施の形態１のＳＲＡＭのメモリセルＭＣは、第５層目のゲート材形成工程で形成される負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのゲート電極２０と、第６層目のゲート材形成工程で形成される電源電圧線（ＶCC）２５Ａとの間に２個の容量素子Ｃを配置しているが、本実施の形態のＳＲＡＭは、図４６に示すように、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極（６）と、この駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のソース領域（７）に接続される基準電圧線（ＶSS）１６Ａとの間に２個の容量素子Ｃを配置している。
【０１９６】
すなわち、容量素子Ｃは、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれのゲート電極（６）を第１電極とし、その上層の基準電圧線（ＶSS）１６Ａを第２電極（プレート電極）とし、このゲート電極（６）と基準電圧線（ＶSS）１６Ａとの間の絶縁膜を誘電体膜とするスタック（積層）構造で構成されている。
【０１９７】
次に、上記容量素子Ｃの具体的な製造方法について、図４７〜図５３を用いて説明する。なお、以下の説明では、周辺回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴの製造方法の説明は省略する。
【０１９８】
まず、前記実施の形態１と同様、半導体基板１のｐ-型ウエル２ｐの活性領域の主面にメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート絶縁膜５を形成した後、半導体基板１の全面に第１層目のゲート材である多結晶シリコン膜（図示せず）を堆積する。続いて、この多結晶シリコン膜の上に形成したフォトレジスト膜５７をマスクにしてこの多結晶シリコン膜をエッチングすることにより、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれのゲート電極６を形成する（図４７）。
【０１９９】
次に、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の全面に絶縁膜５８を堆積する（図４８）。この絶縁膜５８は、例えばＣＶＤ法で形成した酸化シリコン膜（下層）およびＣＶＤ法で形成した窒化シリコン膜（上層）の積層膜からなる。また、この絶縁膜５８は、酸化シリコン膜と窒化シリコン膜との積層膜に代えて、窒化シリコン膜のみで構成してもよい。
【０２００】
次に、半導体基板１の全面に第２層目のゲート材である多結晶シリコン膜５９をＣＶＤ法で形成する（図４９）。この多結晶シリコン膜５９は、抵抗値を低減するため、その堆積時にｎ型不純物（例えばＰ）が導入される。
【０２０１】
次に、図示は省略するが、半導体基板１のｐ-型ウエル２ｐの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のしきい値電圧調整用の不純物を導入した後、ｐ-型ウエル２ｐの活性領域の主面の酸化シリコン膜を希フッ酸水溶液によるエッチングで除去し、新たに熱酸化法でゲート絶縁膜１０を形成する。
【０２０２】
次に、図示は省略するが、半導体基板１の全面に第３層目のゲート材を堆積した後、その上にフォトレジスト膜を形成し、これをマスクにして第３層目のゲート材をエッチングすることにより、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のそれぞれのゲート電極１１（およびワード線ＷＬ）を形成する。このゲート電極１１（およびワード線ＷＬ）は、多結晶シリコン膜とタングステンシリサイド（ＷＳｉx)膜との積層膜（ポリサイド膜）からなる。下層の多結晶シリコン膜は、抵抗値を低減するため、その堆積時にｎ型不純物（例えばＰ）が導入される。
【０２０３】
次に、図示は省略するが、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の主面に新たなフォトレジスト膜を形成し、これをマスクにして転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の形成領域の半導体基板１の主面にｐ型不純物（例えばＢＦ2)およびｎ型不純物（例えばＰ）を順次導入した後、上記フォトレジスト膜をアッシングで除去し、半導体基板１の主面に導入した上記ｎ型不純物、ｐ型不純物のそれぞれを引伸し拡散させることにより、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のソース形成領域およびドレイン形成領域の半導体基板１の主面にｎ型半導体領域１２ａおよびｐ型半導体領域１４を形成する。
【０２０４】
次に、半導体基板１の主面にフォトレジスト膜（図示せず）を形成し、これをマスクにして駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の形成領域の半導体基板１の主面にｎ型不純物（例えばＰ）を導入した後、上記フォトレジスト膜をアッシングで除去する。続いて、半導体基板１の主面にフォトレジスト膜（図示せず）を形成し、これをマスクにして駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2の形成領域の半導体基板１の主面にｎ型不純物（例えばＡｓ）を導入する。
【０２０５】
次に、上記フォトレジスト膜をアッシングで除去した後、半導体基板１の主面に導入した上記ｎ型不純物を引伸し拡散させる。駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の形成領域の半導体基板１の主面には、拡散速度および濃度の異なる２種のｎ型不純物（ＰおよびＡｓ）が導入されているので、Ａｓで高い不純物濃度のｎ+型半導体領域７ｂが形成され、その下にＰで低い不純物濃度のｎ型半導体領域７ａが形成される。これにより、半導体基板１の主面に駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれの半導体領域（ソース領域およびドレイン領域）７が形成され、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2が完成する（図５０）。
【０２０６】
次に、半導体基板１の主面にフォトレジスト膜６０を形成した後、これをマスクにして前記絶縁膜５８上の多結晶シリコン膜（第２層目のゲート材）５９をエッチングし、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６を覆うように多結晶シリコン膜５９を残す（図５１）。多結晶シリコン膜５９の下層の絶縁膜５８は、窒化シリコン膜（およびその下層の酸化シリコン膜）で構成されているので、この窒化シリコン膜がエッチングのストッパとなり、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６の削れを防止することができる。
【０２０７】
次に、半導体基板１の全面に絶縁膜６１を堆積する。この絶縁膜６１は、ＣＶＤ法で形成した酸化シリコン膜からなる。次に、この絶縁膜６１上にフォトレジスト膜６２を形成し、これをマスクにして絶縁膜６１、絶縁膜５８およびゲート絶縁膜５のそれぞれを開孔して駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2の一方の半導体領域（ソース領域）７上にコンタクトホール１７Ａを形成する（図５２）。
【０２０８】
次に、上記フォトレジスト膜６２をアッシングで除去した後、半導体基板１の全面に第４層目のゲート材（図示せず）を堆積する。このゲート材は、多結晶シリコン膜とタングステンシリサイド（ＷＳｉx)膜との積層膜（ポリサイド膜）からなる。多結晶シリコン膜には、その抵抗値を低減するため、堆積時にｎ型不純物（例えばＰ）が導入される。
【０２０９】
次に、上記第４層目のゲート材（ポリサイド膜）の上にフォトレジスト膜６３を形成し、これをマスクにして第４層目のゲート材（ポリサイド膜）を順次エッチングすることにより、前記コンタクトホール１７Ａを通じて駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2 の一方の半導体領域（ソース領域）７に接続された基準電圧線（ＶSS）１６Ａを形成する。また同時に、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれのゲート電極６を第１電極とし、基準電圧線（ＶSS）１６Ａを第２電極（プレート電極）とし、このゲート電極６と基準電圧線（ＶSS）１６Ａとの間の絶縁膜５８、絶縁膜６１を誘電体膜とするスタック（積層）構造の容量素子Ｃを形成する（図５３）。
【０２１０】
このようにして形成される本実施の形態の容量素子Ｃは、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれのゲート電極６上の前記多結晶シリコン膜５９がコンタクトホール１７Ｂの側壁を通じて基準電圧線（ＶSS）１６Ａに接続された構成になっている。これにより、ゲート電極６と基準電圧線（ＶSS）１６Ａとの間の誘電体膜（絶縁膜５８、絶縁膜６１）を実効的に薄くすることができるので、大容量の容量素子Ｃを形成することができ、メモリセルＭＣのα線ソフトエラー耐性を向上させることができる。
【０２１１】
（実施の形態４）
図５４に示すように、本実施の形態のＳＲＡＭのメモリセルＭＣは、半導体基板１の主面上に形成した第１導電層で駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６を構成し、このゲート電極６の上層に形成した第２導電層で転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１（ワード線ＷＬ）を構成し、このゲート電極１１（ワード線ＷＬ）の上層に形成した第３導電層で基準電圧線（ＶSS)１６Ａを構成している。
【０２１２】
また、図５５に示すように、上記基準電圧線（ＶSS)１６Ａの上層に形成した第４導電層で負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０を構成し、このゲート電極２０の上層に形成した第５導電層で負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のソース領域１８Ｐ、チャネル領域１８Ｎおよびドレイン領域１８Ｐをそれぞれ構成し、さらにこの第５導電層で電源電圧線（ＶCC)２５Ａを構成している。すなわち、電源電圧線（ＶCC)２５Ａは、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のソース領域１８Ｐ、チャネル領域１８Ｎおよびドレイン領域１８Ｐと一体に形成されている。
【０２１３】
このように、本実施の形態のメモリセルＭＣと前記実施の形態１のメモリセルＭＣとは、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のソース領域１８Ｐ、チャネル領域１８Ｎおよびドレイン領域１８Ｐを構成する導電層と、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０を構成する導電層の上下の配置が逆になっている。なお、図面を見易くするため、図５５は、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０の下層に形成された基準電圧線（ＶSS）１６Ａ、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、フィールド絶縁膜３などの図示が省略してある。
【０２１４】
次に、本実施の形態の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2の具体的な製造方法について図５６〜図５９を用いて説明する。なお、以下の説明では、メモリセルＭＣの基準電圧線（ＶSS）１６Ａ、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、周辺回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴの製造方法の説明は省略する。
【０２１５】
まず、半導体基板１の絶縁膜６４上に第４層目のゲート材である多結晶シリコン膜（図示せず）を堆積する。図示はしないが、この絶縁膜６４の下層には、第３層目のゲート材で構成された基準電圧線（ＶSS）１６Ａが形成されている。この多結晶シリコン膜はＣＶＤ法で形成し、その抵抗値を低減するため、堆積時にｎ型不純物（例えばＰ）を導入する。続いて、この多結晶シリコン膜の上にフォトレジスト膜６５を形成し、これをマスクにして多結晶シリコン膜をエッチングすることにより、絶縁膜６４上に負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのゲート電極２０を形成する（図５６）。
【０２１６】
次に、上記フォトレジスト膜６５をアッシングで除去した後、半導体基板１の全面にＣＶＤ法で酸化シリコン膜（図示せず）を堆積し、この酸化シリコン膜をＲＩＥなどの異方性エッチングでエッチングして、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのゲート電極２０の側壁にサイドウォールスペーサ６６を形成する（図５７）。
【０２１７】
次に、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０を熱酸化してその表面に負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート絶縁膜６７を形成する（図５８）。この熱酸化により、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０の角部が熱変形して丸みを帯びた形状となる。
【０２１８】
次に、半導体基板１の全面に第５層目のゲート材である多結晶シリコン膜をＣＶＤ法で堆積する。続いて、この多結晶シリコン膜に負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のしきい値電圧をエンハンスメント型に設定するためのｎ型不純物（例えばＰ）をイオン注入法で導入した後、この多結晶シリコン膜の上にフォトレジスト膜６８を形成する。続いて、このフォトレジスト膜６８をマスクにして多結晶シリコン膜の一部にｐ型不純物（例えばＢＦ2）を導入し、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のドレイン領域１８Ｐおよびソース領域１８Ｐを形成し、このドレイン領域１８Ｐとソース領域１８Ｐとの間に負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のチャネル領域１８Ｎを形成することにより、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2が完成する（図５９）。
【０２１９】
このようにして形成される本実施の形態の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2は、ゲート電極２０の側壁をサイドウォールスペーサ６６で保護し、かつゲート電極２０を熱酸化してその角部を丸くすることにより、ゲート電極２０上に形成されるゲート絶縁膜６７の耐圧を向上させることができる。また、ゲート絶縁膜６７を熱酸化法で形成することにより、ＣＶＤ法で形成したゲート絶縁膜に比べて耐圧が向上する。これにより、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2の高信頼化を図ることができる。
【０２２０】
なお、本実施の形態のＳＲＡＭのメモリセルＭＣにおいて、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極６、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極１１（ワード線ＷＬ）、基準電圧線（ＶSS）１６Ａのそれぞれは、図６０に示すようなパターンで構成してもよい。
【０２２１】
同様に、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のソース領域１８Ｐ、チャネル領域１８Ｎおよびドレイン領域１８Ｐ、電源電圧線（ＶCC）２５Ａのそれぞれは、図６１に示すようなパターンで構成してもよい。なお、図面を見易くするため、図６１は、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極２０の下層に形成された基準電圧線（ＶSS）１６Ａ、駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2、フィールド絶縁膜３などの図示が省略してある。
【０２２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２２３】
本発明は、ＳＲＡＭを有する半導体集積回路装置とその製造方法に適用することができる。
【図面の簡単な説明】
【０２２４】
【図１】本発明の一実施の形態である半導体集積回路装置のメモリセルを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の全体の概略構成（チップレイアウト）図である。
【図３】図２の一部を拡大して示す概略構成図（チップレイアウト）である。
【図４】本発明の一実施の形態である半導体集積回路装置のメモリセルの等価回路図である。
【図５】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図６】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図７】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図８】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図９】本発明の一実施の形態である半導体集積回路装置のメモリセルのパターンレイアウトを模式的に示す斜視図である。
【図１０】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態である半導体集積回路装置の周辺回路の一部を示す回路図である。
【図２８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図４５】本発明の他の実施の形態である半導体集積回路装置のメモリセルのパターンレイアウトを模式的に示す斜視図である。
【図４６】本発明の他の実施の形態である半導体集積回路装置のメモリセルの等価回路図である。
【図４７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の他の実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図５５】本発明の他の実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図５６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６０】本発明の他の実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【図６１】本発明の他の実施の形態である半導体集積回路装置のサブアレイのパターンレイアウトを示す要部平面図である。
【符号の説明】
【０２２５】
１  半導体基板（チップ）
２ｐ  ｐ-型ウエル
２ｎ  ｎ型ウエル
３  フィールド絶縁膜
４  チャネルストッパ領域
５  ゲート絶縁膜
６  ゲート電極
７  半導体領域
７ａ  ｎ型半導体領域
７ｂ  ｎ+型半導体領域
８  サイドウォールスペーサ
９  絶縁膜
１０  ゲート絶縁膜
１１  ゲート電極
１２  半導体領域
１２ａ  ｎ型半導体領域
１２ｂ  ｎ+型半導体領域
１３  絶縁膜
１４  ｐ型半導体領域
１５  サイドウォールスペーサ
１６Ａ  基準電圧線（ＶSS)
１６Ｂ  パッド層
１６Ｃ  パッド層
１７Ａ  コンタクトホール
１７Ｂ  コンタクトホール
１８  多結晶シリコン膜
１８Ｎ  チャネル領域
１８Ｐ  ソース領域
１８Ｐ  ドレイン領域
１９  ゲート絶縁膜
２０  ゲート電極
２１  絶縁膜
２２  絶縁膜
２３  コンタクトホール
２４  絶縁膜
２５Ａ  電源電圧線（ＶCC)
２５Ｂ  パッド層
２６Ａ  コンタクトホール
２６Ｂ  コンタクトホール
２７  開孔
２８  層間絶縁膜
２９Ａ  中間導電層
２９Ｂ  配線
２９Ｃ  配線
３０Ａ  コンタクトホール
３０Ｂ  コンタクトホール
３０Ｃ  コンタクトホール
３１  層間絶縁膜
３２Ａ  コンタクトホール
３２Ｂ  コンタクトホール
３２Ｃ  コンタクトホール
３３  層間絶縁膜
３４  ファイナルパッシベーション膜
３５  フォトレジスト膜
４０  酸化シリコン膜
４１  窒化シリコン膜
４２  フォトレジスト膜
４３  酸化シリコン膜
４４  窒化シリコン膜
４５  フォトレジスト膜
４６  多結晶シリコン膜
４７  フォトレジスト膜
４８  フォトレジスト膜
４９  フォトレジスト膜
５０  半導体領域
５０ａ  ｐ型半導体領域
５０ｂ  ｐ+型半導体領域
５１  ｎ型半導体領域
５２  サイドウォールスペーサ
５３  多結晶シリコン膜
５４  フォトレジスト膜
５５  フォトレジスト膜
５６Ａ  配線
５６Ｂ  配線
５７  フォトレジスト膜
５８  絶縁膜
５９  多結晶シリコン膜
６０  フォトレジスト膜
６１  絶縁膜
６２  フォトレジスト膜
６３  フォトレジスト膜
６４  絶縁膜
６５  フォトレジスト膜
６６  サイドウォールスペーサ
６７  ゲート絶縁膜
６８  フォトレジスト膜
１００  ｎ型不純物
Ｃ  容量素子
ＤＬ  相補性データ線
ＤＬ1  第１データ線
ＤＬ2  第２データ線
ＬＯＡＤ  ロード回路
ＭＢ  メモリブロック
ＭＣ  メモリセル
ＭＷＬ  メインワード線
ＳＡ  センスアンプ
ＳＭＡ  サブアレイ
ＳＷＬ  サブワード線
Ｑｄ1  駆動用ＭＩＳＦＥＴ
Ｑｄ2  駆動用ＭＩＳＦＥＴ
Ｑｎ1  ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ2  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ1  負荷用ＭＩＳＦＥＴ
Ｑｐ2  負荷用ＭＩＳＦＥＴ
Ｑｔ1  転送用ＭＩＳＦＥＴ
Ｑｔ2  転送用ＭＩＳＦＥＴ
ＷＬ  ワード線
ＷＬ1  第１ワード線
ＷＬ2  第２ワード線
ＸＤＥＣ  Ｘデコーダ回路
ＹＤＥＣ  Ｙデコーダ回路
ＹＳＷ  Ｙスイッチ回路
【図１】
2004349718.tif 000003
【図２】
2004349718.tif 000004
【図３】
2004349718.tif 000005
【図４】
2004349718.tif 000006
【図５】
2004349718.tif 000007
【図６】
2004349718.tif 000008
【図７】
2004349718.tif 000009
【図８】
2004349718.tif 000010
【図９】
2004349718.tif 000011
【図１０】
2004349718.tif 000012
【図１１】
2004349718.tif 000013
【図１２】
2004349718.tif 000014
【図１３】
2004349718.tif 000015
【図１４】
2004349718.tif 000016
【図１５】
2004349718.tif 000017
【図１６】
2004349718.tif 000018
【図１７】
2004349718.tif 000019
【図１８】
2004349718.tif 000020
【図１９】
2004349718.tif 000021
【図２０】
2004349718.tif 000022
【図２１】
2004349718.tif 000023
【図２２】
2004349718.tif 000024
【図２３】
2004349718.tif 000025
【図２４】
2004349718.tif 000026
【図２５】
2004349718.tif 000027
【図２６】
2004349718.tif 000028
【図２７】
2004349718.tif 000029
【図２８】
2004349718.tif 000030
【図２９】
2004349718.tif 000031
【図３０】
2004349718.tif 000032
【図３１】
2004349718.tif 000033
【図３２】
2004349718.tif 000034
【図３３】
2004349718.tif 000035
【図３４】
2004349718.tif 000036
【図３５】
2004349718.tif 000037
【図３６】
2004349718.tif 000038
【図３７】
2004349718.tif 000039
【図３８】
2004349718.tif 000040
【図３９】
2004349718.tif 000041
【図４０】
2004349718.tif 000042
【図４１】
2004349718.tif 000043
【図４２】
2004349718.tif 000044
【図４３】
2004349718.tif 000045
【図４４】
2004349718.tif 000046
【図４５】
2004349718.tif 000047
【図４６】
2004349718.tif 000048
【図４７】
2004349718.tif 000049
【図４８】
2004349718.tif 000050
【図４９】
2004349718.tif 000051
【図５０】
2004349718.tif 000052
【図５１】
2004349718.tif 000053
【図５２】
2004349718.tif 000054
【図５３】
2004349718.tif 000055
【図５４】
2004349718.tif 000056
【図５５】
2004349718.tif 000057
【図５６】
2004349718.tif 000058
【図５７】
2004349718.tif 000059
【図５８】
2004349718.tif 000060
【図５９】
2004349718.tif 000061
【図６０】
2004349718.tif 000062
【図６１】
2004349718.tif 000063