(57)【要約】【課題】低接合リークで、かつゲート電極との電気的容量結合も少ない、シリサイド化エレベーテッド・ソース・ドレイン構造を得る。【解決手段】半導体基板１００上にゲート電極３００、ソース領域１２１およびドレイン領域１２２を形成し、ソース、ドレイン領域上に第１の半導体層１３１、１３２およびゲート電極側に層厚の薄い薄層領域１４１２、１４２１をもつ第２の半導体層１４１、１４２を形成する。まず第２の半導体層にシリサイドの低温度で生成される第１のシリサイド相を形成し、続いて第２の半導体層の薄層領域を第１のシリサイド相５０１２、５０２１として残存させたまま、他の領域を、高い温度で生成し第１のシリサイド相と異なる組成比を有する第２のシリサイド相に変化させる半導体装置の製造方法。【選択図】  図１
2004152973.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜およびこのゲート絶縁膜上にゲート電極を形成し、前記半導体基板に前記ゲート電極を挟んでソース領域とドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域上に第１の半導体層を形成する工程と、
前記第１の半導体層上に前記ゲート電極側に層厚の薄い薄層領域をもつ第２の半導体層を形成する工程と、
前記第２の半導体層に所定温度で生成される第１のシリサイド相を形成する工程と、
前記第２の半導体層の前記薄層領域を前記第１のシリサイド相として残存させたまま、前記第２の半導体層の他の領域を、前記第１のシリサイド相の前記所定の温度よりも高い温度で生成し前記第１のシリサイド相と異なる組成比を有する第２のシリサイド相に変化させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記シリサイドがコバルトシリサイド、第１のシリサイド相がＣｏＳｉ、第２のシリサイド相がＣｏＳｉ２である事を特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜およびこのゲート絶縁膜上にゲート電極を形成し、前記半導体基板に前記ゲート電極を挟んでソース領域とドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域上に第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記ゲート電極側に層厚の薄い薄層領域をもつ第２の半導体層を形成する工程と、
前記薄層領域を除く前記第２の半導体層を非晶質化する工程と、
前記第２の半導体層に所定温度で生成される第１のシリサイド相を形成する工程と、
前記第２の半導体層の前記薄層領域を前記第１のシリサイド相として残存させたまま、前記第２の半導体層の他の領域を、前記第１のシリサイド相の前記所定の温度よりも高い温度で生成し前記第１のシリサイド相と異なる組成比を有する第２のシリサイド相に変化させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、第１のシリサイド相を形成するに先立って、前記第１の半導体層の薄層領域上に絶縁物質を形成した後、この絶縁物質をマスクにして前記第２の半導体層上を非晶質化する事を特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体基板に形成されたソース、ドレイン領域と、
前記ソース、ドレイン領域上に形成され、前記ゲート電極に近づくにつれて膜厚が薄くなる傾斜領域を備える半導体層と、
前記傾斜領域上に形成された第１の温度で安定な組成比を有する第１のシリサイド相及び前期第１の利子サイド相の周縁に形成された第１の温度よりも高温の第２の温度で安定な組成比を有する第２のシリサイド相を備えるシリサイド層とを具備することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記シリサイドがコバルトシリサイド、第１のシリサイド相がＣｏＳｉ、第２のシリサイド相がＣｏＳｉ２である事を特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、前記傾斜領域下に拡散により形成されているソース、ドレイン領域の深さが、それ以外のソース、ドレイン領域の深さよりも浅い事を特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、前記ソース、ドレイン領域上の半導体層内の酸素濃度が、基板側で１ｘ１０１９ｃｍ−３を超え、上表面では、１ｘ１０１８ｃｍ−３を下回る事を特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、前記ゲート電極上部に前記第２のシリサイド相が形成されている事を特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に高速微細電界効果型トランジスタの大規模集積化半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
高速高機能半導体装置の実現のため、これに用いられる個々の半導体素子の微細化、およびその大規模集積化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素である電界効果型トランジスタ（ＭＯＳＦＥＴ）の微細化を考えた場合、これには様々な困難が伴う。
【０００３】
例えば、ＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降する（短チャネル効果）。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし回路全体の機能を損なう。さらにゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工すれでも、目途の特性の素子を得る事が不可能となり、多数の均一な素子を必要とする半導体回路、例えば、ＤＲＡＭ  （Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造には、極めて不都合となる。
【０００４】
この様な短チャネル効果は、ＭＯＳＦＥＴのソースおよびドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分中央付近にまで影響を与える事に起因している。この影響は、ソースおよびドレインを形成するｐｎ接合の接合位置を半導体表面に近づける、（即ちｐｎ接合を浅くする）事で回避出来る。しかし、単に、ｐｎ接合を浅くすると、これにより構成されているソース、ドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。
【０００５】
この問題に対処し、ソース、ドレイン電極の低抵抗化を図るために、ソース、ドレインの上部を一部、金属と化合（シリサイド化）させることが行われる。シリサイドを行うための金属種としては、コバルトＣｏ，チタンＴｉ，ニッケルＮｉのような元素が使用されている。このうち細線形状にしたときに電気抵抗の上昇（細線効果）がみられず、高温での安定性を保持し微細化Ｓｉに対応可能なシリサイド化用の金属種はＣｏである。しかし、この時、金属原子がソース、ドレイン領域を形成するシリコン中を急速に拡散し、これらの領域を浅い接合で形成した場合、接合部分にまで到達してしまう。このため、接合のリークをもたらす。
【０００６】
実際、この金属原子の拡散は極めて高速で、Ｃｏの場合、シリサイド化を行うため、８００℃，３０秒の急速熱処理を行っただけで１５０ｎｍの深さにまで達してしまうほどである。実際、図１８に、接合深さを変えたｎ＋／ｐ接合上に、Ｃｏシリサイドを３５ｎｍ形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。シリサイド膜よりずっと深い、接合深さ１５０ｎｍ付近で、すでに接合リークが発生していることがわかる。これはＣｏ原子が基板中に拡散した結果である。
【０００７】
このように、金属原子の高速な拡散は、金属とシリコンが接した面では不可避的に進行する。シリコン基板の深くに侵入した金属原子により、シリコン禁止帯中にリークの生成を媒介する準位が形成される。当然ソース、ドレイン接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース、ドレイン接合を通じて電流が漏れ出すと、素子の動作が損われたり、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【０００８】
この対策として、従来、ソース、ドレイン電極を形成しようとする半導体基板表面部分に選択的に半導体物質を追加形成し、この領域の表面をもともとの半導体表面（即ちチャネルの形成される面）より上方に移動させ、この追加形成された表面を通じてソース、ドレインのｐｎ接合の形成、および、シリサイド層の形成を行うエレベーテッド・ソース・ドレイン法が用いられている。接合の位置は本来の半導体表面（即ちチャネルの形成される面）に対しては浅く、一方でこのように新たに形成された表面からは深く、したがって、ソース、ドレインを形成する電極部分の厚み（拡散層の厚み）は確保するというものである。こうした選択シリコン成長は、エピタキシャル成長技法を用いて達成することが出来る。
【０００９】
しかし、結晶中の金属の拡散はそれ自体極めて急速であるので、追加形成するシリコン層の厚さを充分確保しなければならない。しかしながら、選択シリコン成長膜はゲート電極に隣接した領域でその膜厚が薄くなる。このため、金属を堆積した層から、接合面への最短距離はこの浅い部分で決してしまい、選択シリコン成長膜をいくら厚くしても、接合リークを抑制する機能は限られてしまうことになる。
【００１０】
結局、ゲート電極直近に形成される極めて浅いソース、ドレイン拡張部（ソース、ドレイン・エクステンション部）上にシリコン層を追加形成し、これをシリサイド化すれば、忽ち、著しい接合リークが発生してしまうことになる。よって、ソース、ドレイン・エクステンション部上には金属化合層を形成することはできず、この部分の電気的抵抗は非常に高くなり、大きな電位降下が発生する。即ち、素子に印加する電位が充分チャネル部分に伝達せず、高駆動力のＭＯＳＦＥＴの実現を妨げることになる。
【００１１】
一方、ソース、ドレイン・エクステンション部を含むソース、ドレイン領域上に、シリコン層を追加形成する場合、ゲート側壁は非常に薄くなければならず、ゲート電極に隣接したソース、ドレイン・エクステンション部領域上で追加シリコン層の膜厚が薄くなる事は、ソース、ドレイン電極とゲート電極との電気的容量結合を少なく保ち、素子の高速動作を確保するためにはむしろ極めて好都合な特徴である。しかし、上述したように、この利点が、電気的抵抗の低減のためのシリサイド化と両立しないと言う困難が生じてくる。
【００１２】
【発明が解決しようとする課題】
以上詳しく説明した通り、素子の微細化に伴い、ソース、ドレインの接合位置を浅く保ちつつ、且つ、ソース、ドレインの電気抵抗を低く抑えるために、これをシリサイド化することが必要になるが、シリサイドを形成する金属原子の高速拡散と、これが引き起こす接合リークを低く抑えるということが困難になってくる。
【００１３】
しかし、この困難を解消すべくエレベーテッド・ソース・ドレイン構造を実現するに当たっては、ソース、ドレイン電極とゲート電極との電気的容量結合を少なく保つために、ゲート電極に隣接したソース、ドレイン・エクステンション部で追加シリコン層の膜厚は薄く無ければならない。しかしながら、これでは、ここでの接合リークを抑制することが困難となる。
【００１４】
本発明は、前記のような、従来技術の欠点を除去し、浅いソース、ドレイン接合位置を保ちつつ、シリサイド化され、かつ接合リークが低く抑えられ、ソース、ドレイン電極と、ゲート電極との電気的容量結合も少なく保たれた、エレベーテッド・ソース・ドレイン構造を有する、半導体装置の製造方法を提供しようとするものである。
【００１５】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体基板上にゲート絶縁膜およびこのゲート絶縁膜上にゲート電極を形成し、前記半導体基板に前記ゲート電極を挟んでソース領域とドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域上に第１の半導体層を形成する工程と、
前記第１の半導体層上に前記ゲート電極側に層厚の薄い薄層領域をもつ第２の半導体層を形成する工程と、
前記第２の半導体層に所定温度で生成される第１のシリサイド相を形成する工程と、
前記第２の半導体層の前記薄層領域を前記第１のシリサイド相として残存させたまま、前記第２の半導体層の他の領域を、前記第１のシリサイド相の前記所定の温度よりも高い温度で生成し前記第１のシリサイド相と異なる組成比を有する第２のシリサイド相に変化させる工程と、
を具備することを特徴とする半導体装置の製造方法を得るものである。
【００１６】
本発明の一態様によれば、半導体基板例えばシリコンのＭＯＳＦＥＴのソース、ドレイン領域（エクステンション部を含む）、ゲート電極、ゲート側壁を形成後、エクステンション部を含むソース、ドレイン領域上に選択的に第１と第２の半導体層例えばシリコン層を追加形成することを含んでいる。このとき、ゲート電極に近いソース、ドレイン・エクステンション部上に形成されるシリコン層の第２の半導体層が薄層化、例えばゲート電極に向かって薄くなるように傾斜を持っていることを特徴とする。さらに、追加形成されたシリコン層上に薄いＣｏ膜を形成し、これを熱処理し、ソース、ドレイン、ゲート電極上にＣｏＳｉ層を形成することを含んでいる。
【００１７】
さらに本発明は、ソース、ドレイン・エクステンション部上に形成された前記ＣｏＳｉ層を残存させつつ、その他のソース、ドレイン領域上に形成されたＣｏＳｉ層のみを選択的にＣｏＳｉ２層へ相転移させる事を含んでいる。
【００１８】
さらに本発明は、ソース、ドレイン領域上に選択的に堆積形成されるシリコンの第１の半導体層と第２の半導体層のうち、第１の半導体層に含まれる酸素濃度を高くし、第２の半導体層で低くし、基板側で高く、表面付近で低くなるように非均一にすることを特徴とする。第１の半導体層と第２の半導体層を連続して形成し、含有酸素濃度を層厚方向に変化させてもよい。
【００１９】
また、本発明は、選択的にシリコン層を追加形成した後、再びゲート側壁を形成する事を含んでいる。
【００２０】
さらに、シリサイド化熱処理に先立ち、ソース、ドレイン領域上に選択的に形成されるシリコン層を非晶質（アモルファス）化することを特徴とする。
【００２１】
さらに、本発明は、半導体基板と、半導体基板上に形成されたゲート電極と、ゲート電極を挟んで半導体基板に形成されたソース、ドレイン領域と、ソース、ドレイン領域上に形成され、ゲート電極に近づくにつれて膜厚が薄くなる傾斜領域を備える半導体層と、傾斜領域上に形成された第１の温度で安定な組成比を有する第１のシリサイド相及び前期第１の利子サイド相の周縁に形成された第１の温度よりも高温の第２の温度で安定な組成比を有する第２のシリサイド相を備えるシリサイド層とを具備することを特徴とする半導体装置を提供する。
【００２２】
ＳｉとＣｏの金属化合反応（シリサイド化反応）は、低温でＣｏＳｉという相を形成後、温度の上昇に伴い、最終的には電気抵抗の低いＣｏＳｉ２相へ転移していく。このシリサイド化反応に伴ってＣｏ原子がシリコン基板奥深くに拡散侵入し、リークの原因になることは先に説明した。そこで、さらに、Ｃｏ原子の拡散侵入がシリサイド化反応のどの時点で顕著に進行するかを調べた。その結果、図２に示す様に、Ｃｏの拡散は、ＣｏＳｉ相がＣｏＳｉ２相に相転移する際に発生していることがわかった。図中にはＣｏＳｉ２相への転移後のシリコン基板内のＣｏ原子の濃度分布のＳＩＭＳ測定結果をＣｏＳｉ相形成後の分布と比較して示してある。明らかに、Ｃｏのシリコン基板内への拡散は、ＣｏＳｉ２相への相転移反応に伴い遊離したＣｏ原子がシリコン基板中に放出されることで進行する事がわかる。
【００２３】
さて、この相転移反応であるが、発明者の調査の結果、ＣｏＳｉ相からＣｏＳｉ２相への相転移温度はシリコンの結晶状態、および、シリコン中の酸素原子の存在に大きく依存することが発見された。
【００２４】
図３には、ＣｏＳｉ相に熱処理を施し、これがＣｏＳｉ２相へ相転移してゆくに伴い、その抵抗率が減少してゆく様子を熱処理温度の関数として示してある。単結晶シリコン基板上に形成されたＣｏＳｉ相（Ａ）と、Ａｓを注入量１×１Ｏ１４ｃｍ−２でイオン注入することにより非晶質（アモルファス）化したシリコン上に形成したＣｏＳｉ相（Ｂ）、および、前記イオン注入を酸化膜を介して行うことによりシリコン中に酸素原子を弾き入れたシリコン上に形成したＣｏＳｉ相（Ｃ）の各特性を比較して図示している。熱処理には窒素雰囲気中で昇降温速度１００℃／ｓｅｃの急速熱処理（ＲＴＡ，Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）処理を用いた。図中、抵抗率の急速な減少はＣｏＳｉ相からＣｏＳｉ２相への相転移を意味することは言うまでもない。
【００２５】
シリコン単結晶上では６５０℃から７００℃で初めて相転移が進行するのに対して、アモルファス上では５５０℃ですでに相転移が完了していることがわかる。一方、酸素原子を弾き入れたシリコン上では６００℃から６５０℃で相転移が進行することが見て取れる。このとき弾き入れられた酸素原子の濃度は１ｘ１Ｏ１９ｃｍ−３であった。酸素濃度が１ｘ１０１８ｃｍ−３を下回った場合、このような酸素の効果は見られなかった。酸素濃度は実用上１×１０２１ｃｍ−３まで可能である。
【００２６】
そこで図１に示すように、素子分離領域１０１，１０２、ゲート絶縁物２００、ゲート電極３００が形成されたシリコン単結晶基板１００面の、エクステンション部１１１，１１２を含むソース、ドレイン１２１，１２２上に、選択的にシリコン層を追加形成する。この際、エピタキシャル成長技法を調節して、成長の初期には酸素を含む第１のシリコン層１３１，１３２，１３３を追加形成し、その上に、酸素を含まない第２のシリコン層１４１，１４２，１４３を形成する。このとき、ゲート電極直近での酸素を含まないシリコン層の選択成長速度が遅くなるようにエピタキシャル成長技法を調節する。当然、エクステンション部１１１，１１２上には第２のシリコン層の傾斜領域分１４１２，１４２１が形成され、ここでの、酸素を含まないシリコン層１４１，１４２の厚さが、ソース・ドレイン領域１２１，１２２上に形成される水平部分の酸素を含まないシリコン層１４１，１４２の厚さよりは薄くなる。これにより、ゲート電極３００とソース、ドレイン電極１２１，１２２との電気容量結合が抑制され、素子の高速動作が可能になる。
【００２７】
次いで、これらにＡｓを１ｘ１０１４ｃｍ−２注入し表面をアモルファス化した後、薄いＣｏ層を堆積し、選択ＣｏＳｉ相を生成するべく第１の熱処理を施し、未反応のＣｏをウエットエッチングすることで、第２のシリコン層１４１，１４２の水平部１４１３，１４２３、傾斜領域１４１２，１４２１共に、自己整合的にＣｏＳｉ層を形成する。このとき、酸素を含まないシリコン層が形成する薄い、エクステンション上の傾斜領域１４１２，１４２１では、これがシリサイド化により消費され、ＣｏＳｉ下層は、酸素を含むシリコン層１３１，１３２に接する。一方、酸素を含まない第２のシリコン層１４１，１４２が厚い水平部１４１３，１４２３では、ＣｏＳｉ層下に、未だ、酸素を含まないシリコン層が残存する。従って、これに、５５０℃で第２の熱処理を行うと、水平部ではＣｏＳｉ２層５１１，５１２，５１３への相転移反応が進行するが、前記に説明した通り、エクステンション上の傾斜領域１４１２，１４２１では相転移が進行せず、ＣｏＳｉ層５０１１，５０１２，５０２１，５０２２が残存し、図１（ｂ）に示す構造を得る。
【００２８】
このように、第２の熱処理を、エクステンション部上の傾斜領域では相転移が進行せず、水平部で進行するように調節することで、前述したように、Ｃｏ原子のシリコン中への拡散は相転移に付随して進行するので、相転移反応が進行しないエクステンション部では、原子の拡散が発生しない。当然、エクステンション部では接合面に金属原子が到達することはなくなる。従って、これに伴う接合リークも発生しない。
【００２９】
したがって、ソース、ドレイン・エクステンション部上に、リークを伴わない金属化合層が形成でき、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、高駆動力のＭＯＳＦＥＴが実現できる。同時に、接合の深いソース、ドレイン領域上には、より抵抗の低いＣｏＳｉ２層が形成されておりＭＯＳＦＥＴの超高速化が達成できる。
【００３０】
一方、ソース、ドレイン・エクステンション部上に追加形成されたシリコン層は傾斜を有しており、ゲート電極とソース、ドレイン電極との電気容量結合を小さく抑えられるので、更なるＭＯＳＦＥＴの超高速化が図れる。
【００３１】
また、エクステンション部では接合面に金属原子が到達することはなくなるので、持ち上げ用半導体層の膜厚は薄く保つことができる。
【００３２】
さらに、ソース、ドレイン・エクステンション部の接合深さは、シリサイド化に伴う接合リークを考慮する必要がないため、設計上必要な任意の深さに設定できる。よって、短チャネル効果を防止し、しきい値電圧の制御性を確保できる。
【００３３】
加えて、ゲート側壁の長さ（ソース、ドレイン・エクステンション部の長さ）は、シリサイド化に伴う接合リークを考慮する必要がないため、１００ｎｍ以下にすることができ、素子の駆動力を向上させることができる。
【００３４】
【発明の実施の形態】
（実施形態１）
以下、本発明の実施形態１を図４乃至図１１を参照して説明する。本実施形態は、Ｃｏ原子の基板への拡散とゲート電極とソース、ドレイン電極との電気的容量を抑制したサリサイド型のエレベーテッドソース・ドレインＭＯＳＦＥＴ構造の簡略な製造工程を具現するものである。ここにサリサイドとは、ソース、ドレイン、ゲート電極上に自己整合的にシリサイドを形成する方法およびこれにより得られる構造をいう。
【００３５】
（１）（図４）単結晶シリコン半導体基板１００の主面に素子分離領域１０１，１０２を形成する。
【００３６】
（２）（図５）次にシリコン半導体基板の表面に例えばシリコン酸化膜からなるゲート絶縁膜２００を形成し、さらにその上にゲート電極３００を例えばポリシリコンで形成している。また、ゲート電極３００の左右には、これを挟んでソース、ドレイン・エクステンション領域となる基板と逆の導電性を有した浅い拡散層１１１，１１２を形成する。
【００３７】
（３）（図６）さらにゲート電極３００の左右には窒化シリコン層のゲート側壁３０１，３０２が例えばシリコン窒化膜が形成され、また基板上にはゲート電極を挟んで、ソース、ドレイン領域となる基板と逆の導電性を有した拡散層１２１，１２２が形成されている。ゲート側壁３０１、３０２は核酸層１２１、１２２を形成後、浅い拡散層１１１、１１２の上部の一部を露出するように、例えば選択的等方エッチングにより後退させておく。
【００３８】
（４）（図７）この後、１ｘ１０１９ｃｍ−３以上の濃度で酸素を含むシリコン層１３１，１３２，１３３を選択的に夫々、エクステンション部を含むソース、ドレイン領域上、および、ゲート電極上に形成する。これは、エピタキシャル成長技法を用いて、例えば８００℃，１０ＴｏｒｒでＳｉＨ２Ｃｌ２を３００ｃｍ３／ｍｉｎ、ＨＣｌを１００ｃｍ３／ｍｉｎ、Ｈ２を１００００ｃｍ３／ｍｉｎ、Ｏ２を１ｃｍ３／ｍｉｎの流量で供給することで行える。この条件下では、ゲート電極に隣接したエクステンション部にもシリコン層は成長し、大きな傾斜は形成されない。酸素含有シリコン層膜厚はゲート電極に接したエクステンション部で、例えば２０ｎｍ程度になるようにする。また、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、シリコン層１３１，１３２，１３３を導電性にしても良いことはいうまでもない。
【００３９】
（５）（図８）引き続き、酸素の含有濃度が１ｘ１０１８ｃｍ−３以下のシリコン層１４１，１４２，１４３を酸素含有シリコン層１３１，１３２，１３３の上に、エピタキシャル成長技法を用いて、例えば、供給ガス流量を、ＳｉＨ２Ｃｌ２：３００ｃｍ３／ｍｉｎ，  ＨＣｌ：２００ｃｍ３／ｍｉｎ，  Ｈ２：１００００ｃｍ３／ｍｉｎ、と変更することで形成する。この条件下では、ゲート電極隣接部、および、素子分離隣接部には、ほとんどシリコン層が成長せず、ここに、＜１１１＞結晶面が現れた場合、５５°近くの傾斜領域部１４１１，１４１２，１４２１，１４２２が形成されることになる。一方、ゲート電極３００を構成するポリシリコン上では、結晶性が不定なため、追加シリコン層１４３に傾斜領域は形成されない。シリコン層１４１，１４２，１４３の膜厚は、この後行うシリサイド化反応で消費されるシリコン厚さ以上にしておくことが好ましい。例えば、３５ｎｍのＣｏＳｉ２層を形成する場合、シリコン層１４１，１４２，１４３の平坦部１４１３，１４２３の膜厚は３６ｎｍ程度とする。また、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、シリコン層１４１，１４２，１４３を導電性にしても良いこと前記と同様である。もちろん、追加形成シリコン層１３１，１３２，１３３，１４１，１４２，１４３に、傾斜領域の角度以上の角度を持って、斜めから導電性物質をイオン注入して、急速熱処理を加え、これらを導電性としても良いことはいうまでもない。
【００４０】
（６）（図９）次いで、Ａｓを例えば、３０ｋｅＶ，注入量１ｘ１Ｏ１４ｃｍ−２でイオン注入し、追加形成シリコン層１４１，１４２，１４３上部をアモルファス化する。形成されるアモルファス層の厚さは、この後のシリサイド化反応で消費されるシリコン厚さ以下に設定することが望ましい。さらに、この上にＣｏ層６００を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１０ｎｍの膜厚で、全面に堆積する。必要に応じてこの上にさらに、Ｃａｐとなる金属物質、例えばＴｉ、ＴｉＮのような物質を堆積形成しても良い。Ｃｏの膜厚は、この後形成されるＣｏＳｉ層により消費されるシリコン層厚さが、側壁３０１，３０２の外方に拡張したエクステンション部１１１ａ，１１２ａの長さの８割以上になるようにすることが望ましい。
【００４１】
（７）（図１０）続いて、この半導体基板を、例えば４５０℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。ＣｏＳｉ領域が、ソース上５０１、ゲート上５０３、ドレイン上５０２に形成される。当然、傾斜領域１４１１，１４１２，１４２１，１４２２にもＣｏＳｉ層５０１１，５０１２，５０２１，５０２２が形成される。この熱処理ではＣｏＳｉ２層は形成されないことに注目すべきである。従ってＣｏ原子がソース１２１、ゲート３００、ドレイン１２２、および、エクステンション部１１１，１１２へ拡散することもない。この場合、形成されるＣｏＳｉ層の厚さは２０ｎｍ程度となる。ゲート側壁３０１，３０２、素子分離領域１０１，１０２上の未反応のＣｏは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。側壁３０１，３０２の外方に拡張したエクステンション部１１１ａ，１１２ａの長さが２５ｎｍであるとすれば、この部分の上部に位置する、傾斜領域１４１２，１４２１に形成されたＣｏＳｉ層５０１２，５０２１の下面は酸素含有シリコン層１３１，１３２に接することになる。
【００４２】
（８）（図１１）続いて、例えば、窒素雰囲気中で、５５０℃，３０ｓｅｃの急速熱処理を行う。ＣｏＳｉ層の内、水平面に形成されたものは、その下部が酸素含有シリコン層に接していないため、ＣｏＳｉ２  ５１１，５１３，５１２へ相転移する。最終的なＣｏＳｉ２層の膜厚は３５ｎｍ程度となる。一方、傾斜領域１４１１，１４１２，１４２１，１４２２上の形成されたＣｏＳｉ層５０１１，５０１２，５０２１，５０２２の下面は酸素含有シリコン層に接しているため、ＣｏＳｉ２へ相転移することなく、そのまま残存する。
【００４３】
従って、エクステンション部上部に形成された追加シリコン層傾斜領域１４１２，１４２１上では、Ｃｏ原子が拡散することもないので、接合の浅いこの部分で、リーク電流が発生することもない。その上、エクステンション部上部に追加シリコン層、および、金属シリサイド層５０１２，５０２１が存在するために、この部分での電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、高駆動力のＭＯＳＦＥＴが実現できる。加えて、エクステンション部上に追加形成されたシリコン層は傾斜を有しており、ゲート電極とソース、ドレイン電極との電気容量結合を小さく抑えられるので、更なるＭＯＳＦＥＴの高速化が図れる。また、接合の深いソース、ドレイン領域上には、より抵抗の低いＣｏＳｉ２層５１１，５１２が形成されておりＭＯＳＦＥＴの超高速化が達成できる。
【００４４】
これに引き続き、層間膜とこれを通じた各電極へのコンタクトの形成、さらに配線工程、実装工程などを経て、半導体装置を完成させる。
【００４５】
（実施形態２）
以下、本発明の実施形態２を図１２乃至図１７を参照して説明する。実施形態１と共通する符号は同様部分を示すものである。本実施形態は、高酸素濃度のシリコン層を用いないで、Ｃｏ原子の基板への拡散とゲート電極とソース、ドレイン電極との電気的容量を抑制したサリサイド型エレベーテッド・ソース・ドレインＭＯＳＦＥＴ構造の簡略な製造工程を具現する。
【００４６】
（１）（図１２）実施形態１に示した工程とおなじく、図６に示す構造を作製する。次に、酸素の含有濃度が１ｘ１０１８ｃｍ−３以下のシリコン層１５１，１５２，１５３をエピタキシャル成長技法を用いて、例えば８００℃、１０Ｔｏｒｒ，でＳｉＨ２Ｃｌ２を３００ｃｍ３／ｍｉｎ，ＨＣｌを１００ｃｍ３／ｍｍ、Ｈ２を１００００ｃｍ３／ｍｉｎの流量で供給することで行える。この条件下では、ゲート電極３００に隣接したエクステンション部１１１ａ，１１２ａにもシリコン層は成長し、大きな傾斜は形成されない。シリコン層１５１，１５２の膜厚はゲート電極に接したエクステンション部１１１ａ，１１２ａ上で、例えば２０ｎｍ程度になるようにする。また、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、シリコン層１５１，１５２，１５３を導電性にしても良いことはいうまでもない。
【００４７】
（２）（図１３）酸素の含有濃度が１ｘ１０１８ｃｍ−３以下のシリコン層１６１，１６２，１６３をシリコン層１５１，１５２，１５３の上に、エピタキシャル成長技法を用いて、例えば、供給ガス流量を、ＳｉＨ２Ｃｌ２：３００ｃｍ３／ｍｉｎ，  ＨＣｌ：２００ｃｍ３／ｍｉｎ，  Ｈ２：１００００ｃｍ３／ｍｉｎ、と変更することで形成する。この条件下では、ゲート電極３００隣接部、および、素子分離１０１，１０２隣接部には、ほとんどシリコン層が成長せず、ここに、＜１１１＞結晶面が現れた場合、５５°近くの傾斜領域１６１１、１６１２，１６２１，１６２２が形成されることになる。一方、ゲート電極３００を構成するポリシリコン上では、結晶性が不定なため、追加シリコン層１６３に傾斜領域は形成されない。シリコン層１６１，１６２，１６３の膜厚は、この後行うシリサイド化反応で消費されるシリコン厚さ以上にしておくことが好ましい。例えば、３５ｎｍのＣｏＳｉ２層を形成する場合、シリコン層１６１，１６２，１６３の膜厚は３６ｎｍ程度とする。また、エピタキシャル成長時に、ソース、ドレイン領域と同じ極性の導電性不純物を含むガスをさらに供給し、シリコン層１６１，１６２，１６３を導電性にしても良いこと前記と同様である。
【００４８】
この後、ゲート電極の側部に第２の側壁３１１，３１２を、例えばシリコン酸化膜を一面に堆積した後、これを異方性エッチングすることにより形成する。このとき、第２のゲート側壁３１１，３１２は、ゲート電極に隣接するエクステンション部上に形成された追加シリコン層傾斜領域１６１２，１６２１上を覆うように形成する。この時点で、導電性物質をイオン注入して、急速熱処理を加え、追加形成シリコン層１５１，１５２，１５３，１６１，１６２，１６３を導電性としても良いことはいうまでもない。
【００４９】
次いで、Ａｓを例えば、３０ｋｅＶ，  注入量１ｘ１０１４ｃｍ−２でイオン注入し、追加形成シリコン層１６１，１６２，１６３上部をアモルファス化する。形成されるアモルファス層１７１，１７２，１７３の厚さは、この後のシリサイド化反応で消費されるシリコン厚さ以下に設定することが望ましい。このとき、ゲート電極に隣接するエクステンション部上部に形成された追加シリコン層傾斜領域１６１２，１６２１は、第２のゲート側壁３１１，３１２に保護されているため、アモルファス化しないことに注目すべきである。図１４は、この段階の素子断面図を示している。
【００５０】
（３）（図１５）さらに、第２のゲート側壁３１１，３１２を、例えば、ＨＦ溶液に浸すことにより除去した後、この上にＣｏ層６００を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば１０ｎｍの膜厚で、全面に堆積する。必要に応じてこの上にさらに、Ｃａｐとなる金属物質、例えばＴｉ，ＴｉＮのような物質を堆積形成しても良い。Ｃｏの膜厚は、この後形成されるＣｏＳｉ層により消費されるシリコン層厚さが、側壁３０１，３０２の外方に拡張したエクステンション部の長さの８割以上になるようにすることが望ましい。
【００５１】
（４）（図１６）続いて、この半導体基板を、例えば４５０℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。ＣｏＳｉ領域が、ソース上５０１、ゲート上５０３、ドレイン上５０２に形成される。当然、傾斜領域１６１１，１６１２，１６２１，１６２２にもＣｏＳｉ層５０１１，５０１２，５０２１，５０２２が形成される。この熱処理ではＣｏＳｉ２相は形成されないことに注目すべきである。従ってＣｏ原子がソース１２１、ゲート３００、ドレイン１２２、および、エクステンション部１１１，１１２へ拡散することもない。この場合、形成されるＣｏＳｉ層の厚さは２０ｎｍ程度となる。ゲート側壁３０１，３０２、素子分離領域１０１，１０２上の未反応のＣｏは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【００５２】
（５）（図１７）引き続き、例えば、窒素雰囲気中で、５５０℃、３０ｓｅｃの急速熱処理を行う。水平面１６１３，１６２３，１６３３、および、傾斜領域１６１１，１６２２はアモルファス化されているため、この部分のＣｏＳｉ層５０１，５０３，５０２，５０１１，５０２２は、領域５０１２，５０２１を除いてＣｏＳｉ２層５１１，５１２，５１３に相転移する。最終的なＣｏＳｉ２層の膜厚は３５ｎｍ程度となる。一方、傾斜領域１６１２，１６２１上に形成されたＣｏＳｉ層５０１２，５０２１は結晶化シリコン上に形成されているため、そのまま残存する。
【００５３】
当然、エクステンション部上部に形成された追加シリコン層傾斜領域１６１２，１６２１上では、ＣｏＳｉ層５０１２，５０２１からＣｏ原子が拡散することもないので、接合の浅いこの部分で、リーク電流が発生することもない。その上、エクステンション部上部に追加シリコン層、および、金属シリサイド層５０１２，５０２１が存在するために、この部分での電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、高駆動力のＭＯＳＦＥＴが実現できる。加えて、エクステンション部１１１ａ，１１２ａ上に追加形成されたシリコン層は傾斜を有しており、ゲート側壁３０１，３０２との接触部分が少なく、ゲート電極とソース、ドレイン電極との電気容量結合を小さく抑えられるので、重なるＭＯＳＦＥＴの高速化が図れる。また、接合の深いソース、ドレイン領域上には、より抵抗の低いＣｏＳｉ２層５１１，５１２が形成されておりＭＯＳＦＥＴの超高速化が達成できる。
【００５４】
これに引き続き、公知の技術を用いて、層間膜とこれを通じた各電極へのコンタクトの形成、さらには、配線工程、実装工程などを経て、半導体装置を完成させる。
【００５５】
前記の実施形態は単一のＭＯＳＦＥＴで説明したが、前記製造方法が複数の素子に対しても同様に適応可能であること、また、半導体装置の一部を形成する素子群に対して選択的に適用すること、或いは異なる導電性のＭＯＳＦＥＴに対しても、適用できることはいうまでもない。
【００５６】
また、シリサイド化金属はＣｏに限定されるものではなく、異なる温度で生成される少なくとも２つ以上の組成比の異なるシリサイド相を形成し、低温で形成される第１のシリサイド相とアモルファスシリコン層が第２のシリサイド相に相転移していく反応が、結晶化シリコンとの相転移反応より起こりやすく、選択的にアモルファス層との相転移反応を誘起し得る、いかなる金属物質をソース、ドレイン上に形成する場合にも有効である。
【００５７】
同様に、異なる温度で生成される少なくとも２つ以上の組成比の異なるシリサイド相を形成し、低温で形成される第１のシリサイド相と酸素を含まないシリコン層が第２のシリサイド相に相転移していく反応が、酸素含有シリコンとの相転移反応より起こりやすく、選択的に相転移反応を誘起し得る、その他の金属物質をソース、ドレイン上に形成する場合にも有効であることは言うまでもない。
【００５８】
【発明の効果】
本発明によれば、下記の効果をもつ半導体装置、特に大規模集積化半導体装置を得ることができる。
（１）第２の熱処理を、エクステンション部上の傾斜領域では相転移が進行せず、水平部で進行するように調節することで、相転移反応が進行しないエクステンション部では、原子の拡散が発生しない。当然、エクステンション部では接合面に金属原子が到達することはなくなる。従って、これに伴う接合リークも発生しない。
（２）ソース、ドレイン・エクステンション部上に、リークを伴わない金属化合層が形成でき、この部分の電気的抵抗を大きく低減し、素子に印加する電位が充分チャネル部分に伝達され、高駆動力のＭＯＳＦＥＴが実現できる。
（３）接合の深いソース、ドレイン領域上には、より抵抗の低いＣｏＳｉ２層が形成されておりＭＯＳＦＥＴの超高速化が達成できる。
（４）ソース、ドレイン・エクステンション部上に追加形成されたシリコン層は傾斜を有しており、ゲート電極とソース、ドレイン電極との電気容量結合を小さく抑えられるので、重なるＭＯＳＦＥＴの超高速化が図れる。
（５）エクステンション部では接合面に金属原子が到達することはなくなるので、持ち上げ用半導体層の膜厚は薄く保つことができる。
（６）ソース、ドレイン・エクステンション部の接合深さは、シリサイド化に伴う接合リークを考慮する必要がないため、設計上必要な任意の深さに設定できる。よって、短チャネル効果を防止し、しきい値電圧の制御性を確保できる。
（７）ゲート側壁の長さ（ソース、ドレイン・エクステンション部の長さ）は、シリサイド化に伴う接合リークを考慮する必要がないため、１００ｎｍ以下にすることができ、素子の駆動力を向上させることができる。
【図面の簡単な説明】
【図１】（ａ）（ｂ）は本発明に係る半導体装置の一態様を示す断面図。
【図２】ＣｏＳｉ２相への転移後のシリコン基板内のＣｏ原子の濃度分布のＳＩＭＳ測定結果をＣｏＳｉ相形成後の分布と比較して示した曲線図。
【図３】ＣｏＳｉ相に熱処理を施し、これの伴うＣｏＳｉ２相への相転移反応による抵抗率の減少の様子を、単結晶シリコン基板上に形成されたＣｏＳｉ相（Ａ）と、Ａｓを１ｘ１０１４ｃｍ−２イオン注入することにより非晶質（アモルファス）化したシリコン上に形成したＣｏＳｉ相（Ｂ）、および、前記イオン注入を酸化膜を介して行うことによりシリコン中に酸素原子を弾き入れたシリコン上に形成したＣｏＳｉ相（Ｃ）を比較して、急速熱処理温度の関数として示した曲線図。
【図４】図５乃至図１１とともに本発明の一実施形態の製造方法の工程を説明する断面図。
【図５】本発明の一実施形態の製造方法を説明する断面図。
【図６】本発明の一実施形態の製造方法を説明する断面図。
【図７】本発明の一実施形態の製造方法を説明する断面図。
【図８】本発明の一実施形態の製造方法を説明する断面図。
【図９】本発明の一実施形態の製造方法を説明する断面図。
【図１０】本発明の一実施形態の製造方法を説明する断面図。
【図１１】本発明の一実施形態の製造方法を説明する断面図。
【図１２】図１３乃至図１７とともに本発明の他の実施形態の製造方法の工程を説明する断面図。
【図１３】本発明の他の実施形態の製造方法を説明する断面図。
【図１４】本発明の他の実施形態の製造方法を説明する断面図。
【図１５】本発明の他の実施形態の製造方法を説明する断面図。
【図１６】本発明の他の実施形態の製造方法を説明する断面図。
【図１７】本発明の他の実施形態の製造方法を説明する断面図。
【図１８】接合深さを変えたｎ＋／ｐ接合上に、Ｃｏシリサイドを３５ｎｍ形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に接合深さの関数として示した曲線図。
【符号の説明】
１００：半導体基板、
１０１，１０２：素子分離領域
１１１，１１２：ソース、ドレイン、エクステンション領域
１２１，１２２：ソース、ドレイン拡散層領域
１３１，１３２，１３３：酸素含有追加シリコン層（第１の半導体層）
１４１，１４２，１４３：追加シリコン層（第２の半導体層）
１４１１，１４１２，１４２１，１４２２：第２半導体層の傾斜領域（薄層領域）
１４１３、１４２３、１４３３：は第２半導体層の水平領域
１５１，１５２，１５３：追加シリコン層（第１の半導体層）
１６１，１６２，１６３：追加シリコン層（第２の半導体層）
１６１１，１６１２，１６２１，１６２２：第２半導体層の傾斜領域（薄層領域）
１６１３、１６２３、１６３３：第２半導体領域の水平領域
１７１，１７２，１７３：アモルファス層
２００：ゲート絶縁膜
３００：ゲート電極
３０１，３０２：ゲート側壁
３１１，３１２：第２のゲート側壁（絶縁物質）
５０１，５０２，５０３：ＣｏＳｉ層
５０１１，５０１２，５０２１，５０２２：ＣｏＳｉ層
５１１，５１２，５１３：ＣｏＳｉ２層
５１１１，５１２２：ＣｏＳｉ２層
６００：Ｃｏ層
【図１】
2004152973.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004152973.tif 000017
【図１６】
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【図１７】
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【図１８】
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