(57)【要約】【課題】半導体記憶装置のページ毎の読み出し動作を高速化させること。【解決手段】実施形態の半導体記憶装置は、第１及び第２メモリセルと、第１及び第２ワード線と、コントローラとを含む。第１及び第２メモリセルの各々の閾値電圧は、電圧が低い方から順に設定された第１〜第１６ステートのいずれかに含まれる。第１及び第２ワード線は、それぞれ第１及び第２メモリセルに接続される。第１メモリセルの閾値電圧と第２メモリセルの閾値電圧との組み合わせによって、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、第６ビット、第７ビット、及び第８ビットを含む８ビットデータが記憶される。【選択図】図１１
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【特許請求の範囲】
【請求項１】
各々の閾値電圧が、電圧が低い方から順に設定された第１ステート、第２ステート、第３ステート、第４ステート、第５ステート、第６ステート、第７ステート、第８ステート、第９ステート、第１０ステート、第１１ステート、第１２ステート、第１３ステート、第１４ステート、第１５ステート、及び第１６ステートのいずれかに含まれた複数の第１メモリセル及び複数の第２メモリセルと、
前記複数の第１メモリセルを含む第１メモリセルアレイと、
前記複数の第２メモリセルを含む第２メモリセルアレイと、
前記複数の第１メモリセルに接続された第１ワード線と、
前記複数の第２メモリセルに接続された第２ワード線と、
コントローラと、を備え、
前記第１メモリセルの閾値電圧と前記第２メモリセルの閾値電圧との組み合わせに、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、第６ビット、第７ビット、及び第８ビットを含む８ビットデータが記憶され、
前記コントローラは、前記第１ビットを含む第１ページの読み出し動作と、前記第２ビットを含む第２ページの読み出し動作と、前記第３ビットを含む第３ページの読み出し動作と、前記第４ビットを含む第４ページの読み出し動作と、前記第５ビットを含む第５ページの読み出し動作と、前記第６ビットを含む第６ページの読み出し動作と、前記第７ビットを含む第７ページの読み出し動作と、前記第８ビットを含む第８ページの読み出し動作とのそれぞれにおいて、前記第１ワード線と前記第２ワード線とのそれぞれに複数種類の読み出し電圧を並列に印加し、前記第１メモリセルから読み出された第１データと前記第２メモリセルから読み出された第２データとに基づいて確定させたデータを外部に出力する、
半導体記憶装置。
【請求項２】
前記コントローラは、
前記第１ページの読み出し動作において、前記第１ワード線及び前記第２ワード線のそれぞれに２種類の読み出し電圧を印加し、
前記第２ページの読み出し動作において、前記第１ワード線及び前記第２ワード線のそれぞれに２種類の読み出し電圧を印加し、
前記第３ページの読み出し動作において、前記第１ワード線及び前記第２ワード線のそれぞれに２種類の読み出し電圧を印加し、
前記第４ページの読み出し動作において、前記第１ワード線及び前記第２ワード線のそれぞれに３種類の読み出し電圧を印加し、
前記第５ページの読み出し動作において、前記第１ワード線及び前記第２ワード線のそれぞれに３種類の読み出し電圧を印加し、
前記第６ページの読み出し動作において、前記第１ワード線及び前記第２ワード線にそれぞれ３種類及び２種類の読み出し電圧を印加し、
前記第７ページの読み出し動作において、前記第１ワード線及び前記第２ワード線にそれぞれ２種類及び３種類の読み出し電圧を印加し、
前記第８ページの読み出し動作において、前記第１ワード線及び前記第２ワード線にそれぞれ２種類及び３種類の読み出し電圧を印加する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ページの読み出し動作において、前記第２ワード線に印加される２種類の読み出し電圧は、前記第６ページの読み出し動作において、前記第２ワード線に印加される２種類の読み出し電圧と同じであり、
前記第２ページの読み出し動作において、前記第１ワード線に印加される２種類の読み出し電圧は、前記第７ページの読み出し動作において、前記第１ワード線に印加される２種類の読み出し電圧と同じであり、
前記第３ページの読み出し動作において、前記第１ワード線に印加される２種類の読み出し電圧は、前記第８ページの読み出し動作において、前記第１ワード線に印加される２種類の読み出し電圧と同じであり、
前記第４ページの読み出し動作において、前記第２ワード線に印加される３種類の読み出し電圧は、前記第５ページの読み出し動作において、前記第２ワード線に印加される３種類の読み出し電圧と同じである、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記コントローラは、前記第１データとして読み出される“０”又は“１”ビットデータと、前記第２データとして読み出される“０”又は“１”ビットデータとによって形成される４種類の組み合わせに割り当てられた復号化ルールに基づいて、外部に出力するデータを確定させる、
請求項１乃至請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
各々の閾値電圧が、電圧が低い方から順に設定された第１ステート、第２ステート、第３ステート、及び第４ステートのいずれかに含まれた複数の第１メモリセル、複数の第２メモリセル、複数の第３メモリセル、及び複数の第４メモリセルと、
前記複数の第１メモリセルと前記複数の第２メモリセルとを含む第１メモリセルアレイと、
前記複数の第３メモリセルと前記複数の第４メモリセルとを含む第２メモリセルアレイと、
前記複数の第１メモリセルと前記複数の第２メモリセルとに接続された第１ワード線と、
前記複数の第３メモリセルと前記複数の第４メモリセルとに接続された第２ワード線と、
コントローラと、を備え、
前記第１メモリセルの閾値電圧と前記第２メモリセルの閾値電圧と前記第３メモリセルの閾値電圧と前記第４メモリセルの閾値電圧との組み合わせに、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、第６ビット、第７ビット、及び第８ビットを含む８ビットデータが記憶され、
前記コントローラは、前記第１ビットを含む第１ページの読み出し動作と、前記第２ビットを含む第２ページの読み出し動作と、前記第３ビットを含む第３ページの読み出し動作と、前記第４ビットを含む第４ページの読み出し動作と、前記第５ビットを含む第５ページの読み出し動作と、前記第６ビットを含む第６ページの読み出し動作と、前記第７ビットを含む第７ページの読み出し動作とのそれぞれにおいて、前記第１ワード線と前記第２ワード線とのそれぞれに１種類の読み出し電圧を並列に印加し、前記第１メモリセルから読み出された第１データと、前記第２メモリセルから読み出された第２データと、前た前記第３メモリセルから読み出された第３データと、前記第４メモリセルから読み出された第４データとに基づいて確定させたデータを外部に出力し、
前記コントローラは、前記第８ビットを含む第８ページの読み出し動作において、前記第２ワード線に２種類の読み出し電圧を印加し、前記第３メモリセルから読み出された第５データと前記第４メモリセルから読み出された第４データとに基づいて確定させたデータを外部に出力する、
半導体記憶装置。
【請求項６】
前記第１ページの読み出し動作と前記第２ページの読み出し動作とのそれぞれにおいて、前記第１ワード線及び前記第２ワード線にそれぞれ印加される２種類の読み出し電圧は同じであり、
前記第３ページの読み出し動作と前記第４ページの読み出し動作とのそれぞれにおいて、前記第１ワード線及び前記第２ワード線にそれぞれ印加される２種類の読み出し電圧は同じであり、
前記第５ページの読み出し動作と前記第６ページの読み出し動作とのそれぞれにおいて、前記第１ワード線及び前記第２ワード線にそれぞれ印加される２種類の読み出し電圧は同じであり、
前記第８ページの読み出し動作において、前記第２ワード線に印加される２種類の読み出し電圧は、前記第７ページの読み出し動作において前記第２ワード線に印加される読み出し電圧を含む、
請求項５に記載の半導体記憶装置。
【請求項７】
前記コントローラは、前記第１ページの読み出し動作と前記第２ページの読み出し動作とを一括で実行し、前記第３ページの読み出し動作と前記第４ページの読み出し動作とを一括で実行し、前記第５ページの読み出し動作と前記第６ページの読み出し動作とを一括で実行し、前記第７ページの読み出し動作と前記第８ページの読み出し動作とを一括で実行する、
請求項６に記載の半導体記憶装置。
【請求項８】
前記コントローラは、前記第１データとして読み出される“０”又は“１”ビットデータと、前記第２データとして読み出される“０”又は“１”ビットデータと、前記第３データとして読み出される“０”又は“１”ビットデータと、前記第４データとして読み出される“０”又は“１”ビットデータとによって形成される１６種類の組み合わせに割り当てられた復号化ルールに基づいて、外部に出力するデータを確定させる、
請求項５乃至請求項７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記複数の第１メモリセルにそれぞれ接続され、共通の第１バスに接続された複数のラッチ回路を各々が含む複数の第１センスアンプモジュールと、
前記複数の第２メモリセルにそれぞれ接続され、共通の第２バスに接続された複数のラッチ回路を各々が含む複数の第２センスアンプモジュールと、
前記コントローラの前記外部に出力するデータの確定に関する論理演算を実行する論理回路と、
前記論理回路に接続された入出力回路と、をさらに備え、
前記第１データが、前記第１センスアンプモジュールに含まれた第１ラッチ回路を介して前記論理回路に出力され、
前記第２データが、前記第２センスアンプモジュールに含まれた第２ラッチ回路を介して前記論理回路に出力される、
請求項５乃至請求項８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記複数の第１メモリセルにそれぞれ接続され、共通の第１バスに接続された複数のラッチ回路を各々が含む複数の第１センスアンプモジュールと、
前記複数の第２メモリセルにそれぞれ接続され、共通の第２バスに接続された複数のラッチ回路を各々が含む複数の第２センスアンプモジュールと、
前記コントローラの前記外部に出力するデータの確定に関する論理演算の一部を実行する論理回路と、
前記論理回路に接続された入出力回路と、をさらに備え、
前記複数の第１センスアンプモジュールは、それぞれ前記複数の第２センスアンプモジュールと組み合わされ、
前記第１センスアンプモジュールと前記第２センスアンプモジュールとの組み合わせのそれぞれにおいて、前記第１バスと前記第２バスとがスイッチを介して接続され、前記第１データと前記第２データとの演算結果が前記論理回路に出力される、
請求項５乃至請求項８のいずれか一項に記載の半導体記憶装置。
【請求項１１】
第１領域に複数の第１メモリセルと複数の第２メモリセルとを含み、前記第１領域と異なる第２領域に複数の第３メモリセルを含むメモリセルアレイと、
前記複数の第１メモリセルと前記複数の第２メモリセルと前記複数の第３メモリセルとに接続されたワード線と、
コントローラと、を備え、
前記複数の第１メモリセルは、それぞれ前記複数の第２メモリセルと組み合わされ、
前記コントローラは、
前記第１領域におけるデータの記憶に、前記第１メモリセルと前記第２メモリセルとの組み合わせに、第１ビット、第２ビット、第３ビット、第４ビット、及び第５ビットを含む少なくとも５ビットデータを記憶させる第１コーディングを適用し、
前記第２領域におけるデータの記憶に、前記第３メモリセルの各々に少なくとも第１ビット及び第２ビットを含む２ビットデータを記憶させる第２コーディングを適用し、
第１ページデータの読み出し動作において、前記第１コーディングの前記第１ビットと、前記第２コーディングの前記第１及び第２ビットとを読み出し、
第２ページデータの読み出し動作において、前記第１コーディングの前記第２及び第３ビットを読み出し、
第３ページデータの読み出し動作において、前記第１コーディングの前記第４及び第５ビットを読み出し、
前記第１ページデータと、前記第２ページデータと、前記第３ページデータとのそれぞれのページサイズが等しい、
半導体記憶装置。
【請求項１２】
前記第１コーディングは、前記第１メモリセルと前記第２メモリセルとの組み合わせによって、さらに第６ビット及び第７ビットを記憶させ、
前記コントローラは、第４ページデータの読み出し動作において、前記第１コーディングの前記第６及び第７ビットを読み出し、
前記第１ページデータと、前記第２ページデータと、前記第３ページデータと、前記第４ページデータとのそれぞれのページサイズが等しい、
請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第２コーディングは、前記第３メモリセルの各々にさらに第３ビットを記憶させ、
前記コントローラは、前記第１ページデータの読み出し動作において、前記第２コーディングの前記第３ビットをさらに読み出す、
請求項１１又は請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第１コーディングは、前記第１メモリセルと前記第２メモリセルとの組み合わせによって、さらに第８ビット、及び第９ビットを記憶させ、
前記コントローラは、
第５ページデータの読み出し動作において、前記第１コーディングの前記第８及び第９ビットを読み出し、
前記第１ページデータと、前記第２ページデータと、前記第３ページデータと、前記第４ページデータと、前記第５ページデータとのそれぞれのページサイズが等しい、
請求項１１に記載の半導体記憶装置。
【請求項１５】
前記第２コーディングは、前記第３メモリセルの各々にさらに第３ビットを記憶させ、
前記コントローラは、前記第１ページデータの読み出し動作において、前記第２コーディングの前記第３ビットをさらに読み出す、
請求項１４に記載の半導体記憶装置。
【請求項１６】
前記第２コーディングは、前記第３メモリセルの各々にさらに第４ビットを記憶させ、
前記コントローラは、前記第１ページデータの読み出し動作において、前記第２コーディングの前記第４ビットをさらに読み出す、
請求項１５に記載の半導体記憶装置。
【請求項１７】
第１領域に複数の第１メモリセルと複数の第２メモリセルとを含み、前記第１領域と異なる第２領域に複数の第３メモリセルと複数の第４メモリセルとを含むメモリセルアレイと、
前記複数の第１メモリセルと前記複数の第２メモリセルと前記複数の第３メモリセルと前記複数の第４メモリセルとに接続されたワード線と、
コントローラと、を備え、
前記複数の第１メモリセルは、それぞれ前記複数の第２メモリセルと組み合わされ、
前記複数の第３メモリセルは、それぞれ前記複数の第４メモリセルと組み合わされ、
前記コントローラは、
前記第１領域におけるデータの記憶に、前記第１メモリセルと前記第２メモリセルとの組み合わせに、第１ビット、第２ビット、第３ビット、第４ビット、及び第５ビットを含む少なくとも５ビットデータを記憶させる第１コーディングを適用し、
前記第２領域におけるデータの記憶に、前記第３メモリセルと前記第４メモリセルとの組み合わせに、第１ビット、第２ビット、第３ビット、第４ビット、及び第５ビットを含む少なくとも５ビットデータを記憶させる第２コーディングを適用し、
第１ページデータの読み出し動作において、前記第１コーディングの前記第１、第２及び第３ビットと、前記第２コーディングの前記第２及び第３ビットとを読み出し、
第２ページデータの読み出し動作において、前記第１コーディングの前記第４及び第５ビットと、前記第２コーディングの前記第１、第４及び第５ビットとを読み出し、
前記第１ページデータと、前記第２ページデータとのそれぞれのページサイズが等しい、
半導体記憶装置。
【請求項１８】
前記第１コーディングと前記第２コーディングとは、同じコーディングである、
請求項１７に記載の半導体記憶装置。
【請求項１９】
前記第１コーディングと前記第２コーディングとは、異なるコーディングである、
請求項１７に記載の半導体記憶装置。
【請求項２０】
前記メモリセルアレイは、前記第１及び第２領域と異なる第３領域に複数の第５メモリセルと複数の第６メモリセルとをさらに含み、
前記ワード線は、前記複数の第５メモリセルと前記複数の第６メモリセルとにも接続され、
前記複数の第５メモリセルは、それぞれ前記複数の第６メモリセルと組み合わされ、
前記コントローラは、
前記第１領域で使用される前記第１コーディングにおいて、前記第１メモリセルと前記第２メモリセルとの組み合わせにさらに第６ビット及び第７ビットを記憶させ、
前記第２領域で使用される前記第２コーディングにおいて、前記第３メモリセルと前記第４メモリセルとの組み合わせにさらに第６ビット及び第７ビットを記憶させ、
前記第３領域におけるデータの記憶に、前記第５メモリセルと前記第６メモリセルとの組み合わせに、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、第６ビット、及び第７ビットを含む少なくとも７ビットデータを記憶させる第３コーディングを適用し、
前記第１ページデータの読み出し動作において、前記第３コーディングの前記第２及び第３ビットとをさらに読み出し、
前記第２ページデータの読み出し動作において、前記第３コーディングの前記第４及び第５ビットとをさらに読み出し、
第３ページデータの読み出し動作において、前記第１コーディングの前記第６及び第７ビットと、前記第２コーディングの前記第６及び第７ビットと、前記第３コーディングの前記第１、第６及び第７ビットとを読み出し、
前記第１ページデータと、前記第２ページデータと、前記第３ページデータとのそれぞれのページサイズが等しい、
請求項１７に記載の半導体記憶装置。
【請求項２１】
前記メモリセルアレイは、前記第１、第２及び第３領域と異なる第４領域に複数の第７メモリセルと複数の第８メモリセルとをさらに含み、
前記ワード線は、前記複数の第７メモリセルと前記複数の第８メモリセルとにも接続され、
前記複数の第６メモリセルは、それぞれ前記複数の第７メモリセルと組み合わされ、
前記コントローラは、
前記第１領域で使用される前記第１コーディングにおいて、前記第１メモリセルと前記第２メモリセルとの組み合わせにさらに第８ビット及び第９ビットを記憶させ、
前記第２領域で使用される前記第２コーディングにおいて、前記第３メモリセルと前記第４メモリセルとの組み合わせにさらに第８ビット及び第９ビットを記憶させ、
前記第３領域で使用される前記第３コーディングにおいて、前記第５メモリセルと前記第６メモリセルとの組み合わせにさらに第８ビット及び第９ビットを記憶させ、
前記第４領域におけるデータの記憶に、前記第７メモリセルと前記第８メモリセルとの組み合わせに、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、第６ビット、第７ビット、第８ビット、及び第９ビットを含む少なくとも９ビットデータを記憶させる第４コーディングを適用し、
前記第１ページデータの読み出し動作において、前記第４コーディングの前記第２及び第３ビットとをさらに読み出し、
前記第２ページデータの読み出し動作において、前記第４コーディングの前記第４及び第５ビットとをさらに読み出し、
前記第３ページデータの読み出し動作において、前記第４コーディングの前記第６及び第７ビットとをさらに読み出し、
第４ページデータの読み出し動作において、前記第１コーディングの前記第８及び第９ビットと、前記第２コーディングの前記第８及び第９ビットと、前記第３コーディングの前記第８及び第９ビットと、前記第４コーディングの前記第１、第８及び第９ビットを読み出し、
前記第１ページデータと、前記第２ページデータと、前記第３ページデータと、前記第４ページデータのそれぞれのページサイズが等しい、
請求項２０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１７−２２４３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置のページ毎の読み出し動作を高速化させること。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の第１メモリセル及び複数の第２メモリセルと、第１メモリセルアレイと、第２メモリセルアレイと、第１ワード線と、第２ワード線と、コントローラとを含む。複数の第１メモリセル及び複数の第２メモリセルとの各々の閾値電圧は、電圧が低い方から順に設定された第１ステート、第２ステート、第３ステート、第４ステート、第５ステート、第６ステート、第７ステート、第８ステート、第９ステート、第１０ステート、第１１ステート、第１２ステート、第１３ステート、第１４ステート、第１５ステート、及び第１６ステートのいずれかに含まれる。第１メモリセルアレイは、複数の第１メモリセルを含む。第２メモリセルアレイは、複数の第２メモリセルを含む。第１ワード線は、複数の第１メモリセルに接続される。第２ワード線は、複数の第２メモリセルに接続される。第１メモリセルの閾値電圧と第２メモリセルの閾値電圧との組み合わせによって、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、第６ビット、第７ビット、及び第８ビットを含む８ビットデータが記憶される。コントローラは、第１ビットを含む第１ページの読み出し動作と、第２ビットを含む第２ページの読み出し動作と、第３ビットを含む第３ページの読み出し動作と、第４ビットを含む第４ページの読み出し動作と、第５ビットを含む第５ページの読み出し動作と、第６ビットを含む第６ページの読み出し動作と、第７ビットを含む第７ページの読み出し動作と、第８ビットを含む第８ページの読み出し動作とのそれぞれにおいて、第１ワード線と第２ワード線とのそれぞれに複数種類の読み出し電圧を並列に印加し、第１メモリセルから読み出された第１データと第２メモリセルから読み出された第２データとに基づいて確定させたデータを外部に出力する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置とメモリコントローラとの間で使用される制御信号の一例を示す模式図。
【図３】第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
【図４】第１実施形態に係る半導体記憶装置が備えるロウデコーダモジュールの回路構成の一例を示す回路図。
【図５】第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールの回路構成の一例を示す回路図。
【図６】第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。
【図７】第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図８】第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。
【図９】第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【図１０】第１実施形態に係る半導体記憶装置におけるシェアコーディングで使用される構成の接続の一例を示す回路図。
【図１１】第１実施形態に係る半導体記憶装置で使用されるシェアコーディングの一例を示すテーブル。
【図１２】第１実施形態に係る半導体記憶装置で使用される復号化ルールの割り当てを示すテーブル。
【図１３】第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタＭＴａの読み出し結果の一例を示すテーブル。
【図１４】第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタＭＴｂの読み出し結果の一例を示すテーブル。
【図１５】第１実施形態に係る半導体記憶装置におけるＰＧ１読み出しの一例を示すタイミングチャート。
【図１６】第１実施形態に係る半導体記憶装置におけるＰＧ２読み出しの一例を示すタイミングチャート。
【図１７】第１実施形態に係る半導体記憶装置におけるＰＧ３読み出しの一例を示すタイミングチャート。
【図１８】第１実施形態に係る半導体記憶装置におけるＰＧ４読み出しの一例を示すタイミングチャート。
【図１９】第１実施形態に係る半導体記憶装置におけるＰＧ５読み出しの一例を示すタイミングチャート。
【図２０】第１実施形態に係る半導体記憶装置におけるＰＧ６読み出しの一例を示すタイミングチャート。
【図２１】第１実施形態に係る半導体記憶装置におけるＰＧ７読み出しの一例を示すタイミングチャート。
【図２２】第１実施形態に係る半導体記憶装置におけるＰＧ８読み出しの一例を示すタイミングチャート。
【図２３】第１実施形態の比較例における４ビット／１セルのコーディングの一例を示すテーブル。
【図２４】第１実施形態の第１変形例のシェアコーディングを示すテーブル。
【図２５】第１実施形態の第２変形例のシェアコーディングを示すテーブル。
【図２６】第１実施形態の第３変形例のシェアコーディングを示すテーブル。
【図２７】第２実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【図２８】第２実施形態に係る半導体記憶装置におけるシェアコーディングで使用される構成の接続の一例を示す回路図。
【図２９】第２実施形態に係る半導体記憶装置で使用されるシェアコーディングの一例を示すテーブル。
【図３０】第２実施形態に係る半導体記憶装置で使用される復号化ルールの割り当てを示すテーブル。
【図３１】第２実施形態に係る半導体記憶装置におけるＰＧ１＆２読み出しの一例を示すタイミングチャート。
【図３２】第２実施形態に係る半導体記憶装置におけるＰＧ３＆４読み出しの一例を示すタイミングチャート。
【図３３】第２実施形態に係る半導体記憶装置におけるＰＧ５＆６読み出しの一例を示すタイミングチャート。
【図３４】第２実施形態に係る半導体記憶装置におけるＰＧ７＆８読み出しの一例を示すタイミングチャート。
【図３５】第２実施形態の比較例における２ビット／１セルのコーディングの一例を示すテーブル。
【図３６】第２実施形態の第１変形例のシェアコーディングを示すテーブル。
【図３７】第２実施形態の第２変形例のシェアコーディングを示すテーブル。
【図３８】第２実施形態の第３変形例のシェアコーディングを示すテーブル。
【図３９】第２実施形態の第４変形例のシェアコーディングを示すテーブル。
【図４０】第２実施形態の第４変形例におけるＰＧ７＆８読み出しの一例を示すタイミングチャート。
【図４１】第２実施形態の第５変形例のシェアコーディングを示すテーブル。
【図４２】第２実施形態の第６変形例におけるメモリセルトランジスタの配置の一例を示す回路図。
【図４３】第２実施形態の第７変形例におけるメモリセルトランジスタの配置の一例を示す回路図。
【図４４】第２実施形態の第８変形例におけるセンスアンプモジュールの回路構成の一例を示す回路図。
【図４５】第２実施形態の第９変形例におけるセンスアンプモジュールの回路構成の一例を示す回路図。
【図４６】第３実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。
【図４７】第３実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図４８】第３実施形態に係る半導体記憶装置においてページデータの記憶に使用される構成の接続の一例を示す回路図。
【図４９】第３実施形態に係る半導体記憶装置が備えるメモリセルアレイの第１領域内のメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【図５０】第３実施形態に係る半導体記憶装置が備えるメモリセルアレイの第１領域で使用されるシェアコーディングの一例を示すテーブル。
【図５１】第３実施形態に係る半導体記憶装置が備えるメモリセルアレイの第２領域で使用されるコーディングとデータの割り当ての一例を示す模式図。
【図５２】第３実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図５３】第３実施形態の比較例におけるメモリセルアレイの構成の一例を示すブロック図。
【図５４】第３実施形態の比較例における読み出し動作の流れの一例を示す模式図。
【図５５】第３実施形態の変形例においてメモリセルアレイの第２領域で使用されるコーディングとデータの割り当ての一例を示す模式図。
【図５６】第３実施形態の変形例におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図５７】第４実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図５８】第４実施形態に係る半導体記憶装置が備えるメモリセルアレイの第１領域内のメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【図５９】第４実施形態に係る半導体記憶装置が備えるメモリセルアレイの第１領域で使用されるシェアコーディングの一例を示すテーブル。
【図６０】第４実施形態に係る半導体記憶装置が備えるメモリセルアレイの第２領域で使用されるコーディングとデータの割り当ての一例を示す模式図。
【図６１】第４実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図６２】第４実施形態の比較例におけるメモリセルアレイの構成の一例を示すブロック図。
【図６３】第４実施形態の比較例におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図６４】第４実施形態の変形例におけるメモリセルアレイの構成の一例を示すブロック図。
【図６５】第４実施形態の変形例においてメモリセルアレイの第２領域で使用されるコーディングとデータの割り当ての一例を示す模式図。
【図６６】第５実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図６７】第５実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
【図６８】第５実施形態に係る半導体記憶装置が備えるメモリセルアレイの第１領域で使用されるシェアコーディングの一例を示すテーブル。
【図６９】第５実施形態に係る半導体記憶装置が備えるメモリセルアレイの第２領域で使用されるコーディングとデータの割り当ての一例を示す模式図。
【図７０】第５実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図７１】第５実施形態の比較例におけるメモリセルアレイの構成の一例を示すブロック図。
【図７２】第５実施形態の比較例におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図７３】第５実施形態の第１変形例におけるメモリセルアレイの構成の一例を示すブロック図。
【図７４】第５実施形態の第１変形例におけるメモリセルアレイの第２領域で使用されるコーディングとデータの割り当ての一例を示す模式図。
【図７５】第５実施形態の第２変形例におけるメモリセルアレイの構成の一例を示すブロック図。
【図７６】第５実施形態の第２変形例におけるメモリセルアレイの第２領域で使用されるコーディングとデータの割り当ての一例を示す模式図。
【図７７】第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図７８】第６実施形態に係る半導体記憶装置においてページデータの記憶に使用される構成の接続の一例を示す回路図。
【図７９】第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの第２領域で使用されるシェアコーディングの一例を示すテーブル。
【図８０】第６実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図８１】第６実施形態に係る半導体記憶装置の読み出し動作で使用される読み出しページの組み合わせの一例を示すテーブル。
【図８２】第７実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図８３】第７実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図８４】第７実施形態に係る半導体記憶装置の読み出し動作で使用される読み出しページの組み合わせの一例を示すテーブル。
【図８５】第８実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図８６】第８実施形態に係る半導体記憶装置においてページデータの記憶に使用される構成の接続の一例を示す回路図。
【図８７】第８実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図８８】第８実施形態に係る半導体記憶装置の読み出し動作で使用される読み出しページの組み合わせの一例を示すテーブル。
【図８９】第９実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図９０】第９実施形態に係る半導体記憶装置においてページデータの記憶に使用される構成の接続の一例を示す回路図。
【図９１】第９実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図９２】第９実施形態に係る半導体記憶装置の読み出し動作で使用される読み出しページの組み合わせの一例を示すテーブル。
【図９３】第１０実施形態に係る半導体記憶装置におけるコーディングで使用される構成の接続の一例を示す回路図。
【図９４】第１０実施形態に係る半導体記憶装置における下位ページ読み出しの一例を示すタイミングチャート。
【図９５】第１０実施形態に係る半導体記憶装置における上位ページ読み出しの一例を示すタイミングチャート。
【図９６】第１１実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図９７】第１１実施形態に係る半導体記憶装置においてページデータの記憶に使用される構成の接続の一例を示す回路図。
【図９８】第１１実施形態に係る半導体記憶装置が備えるメモリセルアレイの第２領域で使用されるシェアコーディングの一例を示すテーブル。
【図９９】第１１実施形態に係る半導体記憶装置が備えるメモリセルアレイの第３領域で使用されるコーディングとデータの割り当ての一例を示す模式図。
【図１００】第１１実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【図１０１】第１２実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
【図１０２】第１２実施形態に係る半導体記憶装置における読み出し動作で印加される電圧の一例を示す模式図。
【図１０３】第１２実施形態の第１比較例における読み出し動作で印加される電圧の一例を示す模式図。
【図１０４】第１２実施形態の第２比較例における読み出し動作で印加される電圧の一例を示す模式図。
【図１０５】第１２実施形態の第１変形例に係る半導体記憶装置における読み出し動作で印加される電圧の一例を示す模式図。
【図１０６】第１２実施形態の第２変形例に係る半導体記憶装置における読み出し動作で印加される電圧の一例を示す模式図。
【図１０７】第１２実施形態の第２変形例に係る半導体記憶装置における読み出し動作で印加される電圧の一例を示す模式図。
【図１０８】第１３実施形態に係る半導体記憶装置が備えるメモリセルアレイの構成の一例を示すブロック図。
【図１０９】第１３実施形態に係る半導体記憶装置が備えるメモリセルアレイの第１〜第４領域のそれぞれで使用されるシェアコーディングの一例を示すテーブル。
【図１１０】第１３実施形態に係る半導体記憶装置におけるページ毎の読み出し動作の流れの一例を示す模式図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
第１実施形態に係る半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリの一種である。そして、第１実施形態に係る半導体記憶装置１は、２つのメモリセルトランジスタの組み合わせを用いて、８ビットデータを記憶する。以下に、第１実施形態に係る半導体記憶装置１について説明する。
【００１０】
［１−１］構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の全体構成の一例を示している。図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０Ａ及び１０Ｂ、入出力回路１１、コマンドレジスタ１２、アドレスレジスタ１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６Ａ及び１６Ｂ、センスアンプモジュール１７Ａ及び１７Ｂ、並びに論理回路１８を備えている。
【００１１】
メモリセルアレイ１０Ａ及び１０Ｂのそれぞれは、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性のメモリセルトランジスタの集合を含み、例えばデータの消去単位として使用される。メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルトランジスタは、１本のビット線と１本のワード線とに関連付けられている。
【００１２】
入出力回路１１は、外部のメモリコントローラ２（図示せず）から送信されたデータＤＡＴ、コマンドＣＭＤ、アドレスＡＤＤ等を受信し、論理回路１８から転送されたデータＤＡＴをメモリコントローラ２に送信する。言い換えると、入出力回路１１は、メモリコントローラ２との間でデータを入出力することが出来、半導体記憶装置１の動作に使用される情報を受信することが出来る。
【００１３】
コマンドレジスタ１２は、入出力回路１１から転送されたコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１４に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【００１４】
アドレスレジスタ１３は、入出力回路１１から転送されたＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含んでいる。ブロックアドレス、ページアドレス、及びカラムアドレスは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【００１５】
シーケンサ１４は、半導体記憶装置１の全体の動作を制御する。例えば、シーケンサ１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づいて、ドライバ回路１５、ロウデコーダモジュール１６Ａ及び１６Ｂ、センスアンプモジュール１７Ａ及び１７Ｂ、論理回路１８等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【００１６】
ドライバ回路１５は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバ回路１５は、例えば、アドレスレジスタ１３に保持されたページアドレスに基づいて、メモリセルアレイ１０Ａで選択されたワード線に対応する信号線と、メモリセルアレイ１０Ｂで選択されたワード線に対応する信号線とのそれぞれに、生成した電圧を印加する。尚、選択されたワード線等に印加される電圧は、メモリセルアレイ１０Ａとメモリセルアレイ１０Ｂとの間で異なっていても良い。
【００１７】
ロウデコーダモジュール１６Ａ及び１６Ｂは、それぞれメモリセルアレイ１０Ａ及び１０Ｂに対応して設けられている。ロウデコーダモジュール１６は、アドレスレジスタ１３に保持されたブロックアドレスに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択し、ドライバ回路１５によって生成された電圧を、対応するメモリセルアレイ１０の各配線に転送する。
【００１８】
センスアンプモジュール１７Ａ及び１７Ｂは、それぞれメモリセルアレイ１０Ａ及び１０Ｂに対応して設けられている。センスアンプモジュール１７は、メモリコントローラ２から入出力回路１１を介して転送された書き込みデータに応じて、対応するメモリセルアレイ１０の複数のビット線に所定の電圧を印加する。また、センスアンプモジュール１７は、対応するビット線の電圧に基づいて、選択されたワード線に接続されたメモリセルトランジスタに記憶されたデータを読み出し、読み出し結果を論理回路１８に転送する。
【００１９】
論理回路１８は、入出力回路１１との間でデータＤＡＴを送受信する。また、入出力回路１１から転送された書き込みデータに対して所定の符号化処理を実行し、符号化された書き込みデータをセンスアンプモジュール１７Ａ及び１７Ｂの少なくとも一方に送信する。また、論理回路１８は、センスアンプモジュール１７Ａ及び１７Ｂの少なくとも一方から転送された読み出し結果に対して所定の復号化処理を実行し、復号化されたデータを読み出しデータとして入出力回路１１に送信する。論理回路１８は、入出力されるデータに応じて、符号化及び復号化の処理を省略しても良い。
【００２０】
以上で説明されたメモリセルアレイ１０、ロウデコーダモジュール１６、及びセンスアンプモジュール１７の組は、“プレーン”とも呼ばれる。第１実施形態に係る半導体記憶装置１は、メモリセルアレイ１０Ａ、ロウデコーダモジュール１６Ａ、及びセンスアンプモジュール１７Ａを含むプレーンＰＬ１と、メモリセルアレイ１０Ｂ、ロウデコーダモジュール１６Ｂ、及びセンスアンプモジュール１７Ｂを含むプレーンＰＬ２とを備えている。１つのプレーンは、少なくともメモリセルアレイ１０を含んでいれば良い。シーケンサ１４は、複数のプレーンＰＬを独立に制御することが出来る。
【００２１】
さらに、第１実施形態に係る半導体記憶装置１では、プレーンＰＬ１及びＰＬ２間で関連付けられたメモリセルトランジスタの組によって複数ビットデータが記憶される。言い換えると、複数ビットデータが、メモリセルアレイ１０Ａ内のメモリセルトランジスタとメモリセルアレイ１０Ｂ内のメモリセルトランジスタとの組によって記憶される。これらのメモリセルトランジスタが含まれるブロックＢＬＫは、物理アドレスが同じであっても良いし、異なっていても良い。プレーンＰＬ１及びＰＬ２間のメモリセルトランジスタの関連付けは、任意の組み合わせに設定され得る。本明細書では、複数のメモリセルトランジスタＭＴを用いて複数ビットデータを記憶させるデータの割り当てのことを、“シェアコーディング”と呼ぶ。データの記憶方法の詳細については後述する。
【００２２】
図２は、第１実施形態に係る半導体記憶装置１とメモリコントローラ２との間で使用される制御信号の一例を示している。図２に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。具体的には、制御信号として、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
【００２３】
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれであるかをメモリコントローラ２に通知する信号である。レディ状態は半導体記憶装置１が命令を受け付ける状態であり、ビジー状態は半導体記憶装置１が、命令を受け付けない状態である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【００２４】
以上で説明された半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、入出力信号Ｉ／Ｏのビット数は８ビットに限定されず、１６ビット等であっても良い。メモリコントローラ２は、半導体記憶装置１の制御に、図２に示された制御信号以外の制御信号を併せて使用しても良い。
【００２５】
［１−１−２］半導体記憶装置１の回路構成
（メモリセルアレイ１０の回路構成について）
図３は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
【００２６】
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【００２７】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【００２８】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００２９】
本明細書では、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合ことを、“セルユニットＣＵ”と呼ぶ。第１実施形態では、プレーンＰＬ１内のメモリセルトランジスタＭＴとプレーンＰＬ２内のメモリセルトランジスタＭＴとの組が１ビットデータを記憶した場合に、プレーンＰＬ１内のセルユニットＣＵとプレーンＰＬ２内の１つのセルユニットＣＵとの組が記憶するデータの総量のことを“１ページデータ”と定義する。
【００３０】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。選択ゲート線ＳＧＳは、ストリングユニットＳＵ毎に分離して設けられても良い。ＮＡＮＤストリングＮＳは、ダミートランジスタを含んでいても良い。
【００３１】
（ロウデコーダモジュール１６の回路構成について）
図４は、第１実施形態に係る半導体記憶装置１が備えるロウデコーダモジュール１６の回路構成の一例を示している。図４に示すように、ロウデコーダモジュール１６は、例えば信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ及びＵＳＧＳを介して、ドライバ回路１５に接続される。
【００３２】
また、ロウデコーダモジュール１６は、ブロックＢＬＫ０〜ＢＬＫｎにそれぞれ関連付けられたロウデコーダＲＤ０〜ＲＤｎを含んでいる。図４には、ロウデコーダＲＤ０の詳細な回路構成のみが表示されている。各ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０〜ＴＲ１７を含んでいる。
【００３３】
ブロックデコーダＢＤは、ブロックアドレスを復号化して、復号化結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。言い換えると、転送ゲート線ｂＴＧには、転送ゲート線ＴＧの反転信号が入力される。
【００３４】
トランジスタＴＲ０〜ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０〜ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１３〜ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。また、トランジスタＴＲ０〜ＴＲ１７のそれぞれは、ドライバ回路１５に接続された信号線と、関連付けられたブロックＢＬＫに設けられた配線との間に接続される。
【００３５】
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
【００３６】
つまり、信号線ＣＧ０〜ＣＧ７は、複数のブロックＢＬＫ間で共有されたグローバルワード線として使用される。ワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ毎に設けられたローカルワード線として使用される。信号線ＳＧＤＤ０〜ＳＧＤＤ３並びにＳＧＳＤは、複数のブロックＢＬＫ間で共有されたグローバル転送ゲート線として使用される。選択ゲート線ＳＧＤ０〜ＳＧＤ３並びにＳＧＳは、ブロックＢＬＫ毎に設けられたローカル転送ゲート線として使用される。
【００３７】
各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、転送ゲート線ＴＧ及びｂＴＧにそれぞれ“Ｈ”レベル及び“Ｌ”レベルの電圧を印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、転送ゲート線ＴＧ及びｂＴＧにそれぞれ“Ｌ”レベル及び“Ｈ”レベルの電圧を印加する。これにより、ロウデコーダモジュール１６は、ブロックＢＬＫを選択することが出来る。
【００３８】
尚、第１実施形態に係る半導体記憶装置１が備えるロウデコーダモジュール１６の回路構成は、以上で説明された構成に限定されない。例えば、ロウデコーダモジュール１６が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計され得る。ロウデコーダモジュール１６とドライバ回路１５とを接続する信号線の本数も同様に、トランジスタＴＲの個数に基づいて変更され得る。
【００３９】
（センスアンプモジュール１７の回路構成について）
図５は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１７の回路構成の一例を示している。図５に示すように、センスアンプモジュール１７は、例えば、ビット線ＢＬ０〜ＢＬｍにそれぞれ関連付けられたセンスアンプユニットＳＡＵ０〜ＳＡＵｍを含んでいる。各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬを含んでいる。
【００４０】
ビット線接続部ＢＬＨＵは、関連付けられたビット線ＢＬとセンスアンプ部ＳＡとの間に接続された高耐圧のトランジスタを含む。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬは、バスＬＢＵＳに共通に接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬは、バスＬＢＵＳを介して互いにデータを送受信することが出来る。
【００４１】
各センスアンプ部ＳＡには、例えばシーケンサ１４によって生成された制御信号ＳＴＢが入力される。そして、センスアンプ部ＳＡは、制御信号ＳＴＢがアサートされたタイミングに基づいて、関連付けられたビット線ＢＬに読み出されたデータが“０”であるか“１”であるかを判定する。つまり、センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいて、選択されたメモリセルトランジスタＭＴの記憶するデータを判定する。
【００４２】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬのそれぞれは、データを一時的に保持する。ラッチ回路ＸＤＬは、論理回路１８とセンスアンプユニットＳＡＵとの間のデータＤＡＴの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。半導体記憶装置１は、少なくともラッチ回路ＸＤＬが空いていれば、レディ状態に遷移することが出来る。
【００４３】
図６は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵの回路構成の一例を示している。図６に示すように、例えば、センスアンプ部ＳＡはトランジスタ２０〜２７並びにキャパシタ２８を含み、ビット線接続部ＢＬＨＵはトランジスタ２９を含んでいる。トランジスタ２０は、Ｐ型のＭＯＳトランジスタである。トランジスタ２１〜２７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタ２９は、トランジスタ２０〜２７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。
【００４４】
トランジスタ２０のソースは、電源線に接続される。トランジスタ２０のドレインは、ノードＮＤ１に接続される。トランジスタ２０のゲートは、ラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。トランジスタ２１のドレインは、ノードＮＤ１に接続される。トランジスタ２１のソースは、ノードＮＤ２に接続される。トランジスタ２１のゲートには、制御信号ＢＬＸが入力される。トランジスタ２２のドレインは、ノードＮＤ１に接続される。トランジスタ２２のソースは、ノードＳＥＮに接続される。トランジスタ２２のゲートには、制御信号ＨＬＬが入力される。トランジスタ２３のドレインは、ノードＳＥＮに接続される。トランジスタ２３のソースは、ノードＮＤ２に接続される。トランジスタ２３のゲートには、制御信号ＸＸＬが入力される。トランジスタ２４のドレインは、ノードＮＤ２に接続される。トランジスタ２４のゲートには、制御信号ＢＬＣが入力される。
【００４５】
トランジスタ２５のドレインは、ノードＮＤ２に接続される。トランジスタ２５のソースは、ノードＳＲＣに接続される。トランジスタ２５のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。トランジスタ２６のソースは、接地される。トランジスタ２６のゲートは、ノードＳＥＮに接続される。トランジスタ２７のドレインは、バスＬＢＵＳに接続される。トランジスタ２７のソースは、トランジスタ２６のドレインに接続される。トランジスタ２７のゲートには、制御信号ＳＴＢが入力される。キャパシタ２８の一方電極は、ノードＳＥＮに接続される。キャパシタ２８の他方電極には、クロック信号ＣＬＫが入力される。トランジスタ２９のドレインは、トランジスタ２４のソースに接続される。トランジスタ２９のソースは、ビット線ＢＬに接続される。トランジスタ２９のゲートには、制御信号ＢＬＳが入力される。
【００４６】
ラッチ回路ＳＤＬは、例えばインバータ３０及び３１、並びにＮ型のＭＯＳトランジスタ３２及び３３を含んでいる。インバータ３０の入力ノードは、ノードＳＬＡＴに接続される。インバータ３０の出力ノードは、ノードＳＩＮＶに接続される。インバータ３１の入力ノードは、ノードＳＩＮＶに接続される。インバータ３１の出力ノードは、ノードＳＬＡＴに接続される。トランジスタ３２の一端は、ノードＳＩＮＶに接続される。トランジスタ３２の他端は、バスＬＢＵＳに接続される。トランジスタ３２のゲートには、制御信号ＳＴＩが入力される。トランジスタ３３の一端は、ノードＳＬＡＴに接続される。トランジスタ３３の他端は、バスＬＢＵＳに接続される。トランジスタ３３のゲートには、制御信号ＳＴＬが入力される。例えば、ノードＳＬＡＴに保持されるデータが、ラッチ回路ＳＤＬに保持されるデータに相当する。一方で、ノードＳＩＮＶに保持されるデータが、ノードＳＬＡＴに保持されるデータの反転データに相当する。
【００４７】
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様である。例えば、ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを保持し、ノードＡＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＡＤＬのトランジスタ３２のゲートには制御信号ＡＴＩが入力され、ラッチ回路ＡＤＬのトランジスタ３３のゲートには制御信号ＡＴＬが入力される。ラッチ回路ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬについても同様のため、説明を省略する。
【００４８】
以上で説明されたセンスアンプユニットＳＡＵの回路構成において、トランジスタ２０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、及びＢＬＳ、並びにクロック信号ＣＬＫのそれぞれは、例えばシーケンサ１４によって生成される。ノードＳＥＮは、センスアンプ部ＳＡのセンスノードと呼ばれても良い。本例において、制御信号をアサートすることは、“Ｌ”レベルの電圧を一時的に“Ｈ”レベルの電圧に変化させることに対応している。
【００４９】
尚、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１７の回路構成は、以上で説明された構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプユニットＳＡＵは、簡単な論理演算を実行することが可能な演算回路を含んでいても良い。ゲートがセンスノードに接続されるトランジスタがＰ型のトランジスタである場合に、制御信号ＳＴＢをアサートすることは、“Ｈ”レベルの電圧を一時的に“Ｌ”レベルの電圧に変化させることに対応し得る。
【００５０】
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向（積層方向）に対応している。平面図のハッチングは、図を見易くするために適宜付加されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。
【００５１】
（メモリセルアレイ１０の平面レイアウトについて）
図７は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示している。図７に示すように、メモリセルアレイ１０は、例えば複数のスリットＳＬＴ、複数のメモリピラーＭＰ、及び複数のコンタクトＣＶを含んでいる。
【００５２】
各スリットＳＬＴの少なくとも一部は、Ｘ方向に沿って延伸して設けられる。また、複数のスリットＳＬＴは、Ｙ方向に配列している。そして、スリットＳＬＴは、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層の間を分断している。具体的には、スリットＳＬＴは、例えばワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
【００５３】
また、各スリットＳＬＴは、例えばスペーサＳＰ及びコンタクトＬＩを含んでいる。各スリットＳＬＴにおいて、コンタクトＬＩの少なくとも一部は、Ｘ方向に延伸して設けられる。スペーサＳＰは、コンタクトＬＩの側面に設けられる。コンタクトＬＩとスリットＳＬＴに隣接した複数の配線層との間は、スペーサＳＰによって離隔及び絶縁される。コンタクトＬＩは、ソース線ＣＥＬＳＲＣとして使用される。コンタクトＬＩは、半導体であっても良いし、金属であっても良い。
【００５４】
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。各メモリピラーＭＰには、少なくとも１本のビット線ＢＬが重なって配置される。複数のビット線ＢＬは、それぞれの少なくとも一部がＹ方向に延伸し、Ｘ方向に配列している。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【００５５】
以上で説明されたメモリセルアレイ１０の平面レイアウトは、Ｙ方向に繰り返し配置される。そして、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３の組が、Ｙ方向に配列している。１本のビット線ＢＬには、例えばスリットＳＬＴによって区切られた空間のそれぞれにおいて１つのコンタクトＣＶが接続される。
【００５６】
（メモリセルアレイ１０の断面構造について）
図８は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の断面構造の一例を示し、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面を表示している。図８に示すように、メモリセルアレイ１０は、例えばＰ型ウェル領域４０、絶縁体層４２〜４８、並びに導電体層５０〜５３をさらに含んでいる。
【００５７】
Ｐ型ウェル領域４０は、半導体基板の表面近傍に設けられ、Ｎ型半導体領域４１を含んでいる。Ｎ型半導体領域４１は、Ｐ型ウェル領域４０の表面近傍に設けられたＮ型不純物の拡散領域である。Ｎ型半導体領域４１には、例えばリン（Ｐ）がドープされている。
【００５８】
Ｐ型ウェル領域４０上には、絶縁体層４２が設けられる。絶縁体層４２上には、導電体層５０と絶縁体層４３とが交互に積層される。導電体層５０は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層５０は、選択ゲート線ＳＧＳとして使用される。導電体層５０は、例えばタングステン（Ｗ）を含んでいる。
【００５９】
最上層の導電体層５０上には、絶縁体層４４が設けられる。絶縁体層４４上には、導電体層５１と絶縁体層４５とが交互に積層される。導電体層５１は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層５１は、Ｐ型ウェル領域４０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層５１は、例えばタングステン（Ｗ）を含んでいる。
【００６０】
最上層の導電体層５１上には、絶縁体層４６が設けられる。絶縁体層４６上には、導電体層５２と絶縁体層４７とが交互に積層される。導電体層５２は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層５２は、選択ゲート線ＳＧＤとして使用される。導電体層５２は、例えばタングステン（Ｗ）を含んでいる。
【００６１】
最上層の導電体層５２上には、絶縁体層４８が設けられる。絶縁体層４８上には、導電体層５３が設けられる。導電体層５３は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層５３が、Ｘ方向に沿って配列している。導電体層５３は、例えば銅（Ｃｕ）を含んでいる。
【００６２】
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層４２〜４７、並びに導電体層５０〜５２を貫通している。メモリピラーＭＰの底部は、Ｐ型ウェル領域４０に接触している。また、メモリピラーＭＰの各々は、例えば半導体層６０、トンネル絶縁膜６１、絶縁膜６２、及びブロック絶縁膜６３を含んでいる。半導体層６０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層６０の上端は、最上層の導電体層５２よりも上層に含まれ、半導体層６０の下端は、Ｐ型ウェル領域４０に接触している。トンネル絶縁膜６１は、半導体層６０の側面を覆っている。絶縁膜６２は、トンネル絶縁膜６１の側面を覆っている。ブロック絶縁膜６３は、絶縁膜６２の側面を覆っている。トンネル絶縁膜６１及びブロック絶縁膜６３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜６２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
【００６３】
メモリピラーＭＰ内の半導体層６０上には、柱状のコンタクトＣＶが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶ上には、１つの導電体層５３（１本のビット線ＢＬ）が接触している。前述の通り、１つの導電体層５３には、スリットＳＬＴによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層５３の各々には、隣り合う２本のスリットＳＬＴの間に設けられた１本のメモリピラーＭＰが電気的に接続される。
【００６４】
スリットＳＬＴは、例えばＸＺ平面に沿って広がった形状に形成され、絶縁体層４２〜４７、並びに導電体層５０〜５２を分断している。スリットＳＬＴの上端は、絶縁体層４８が設けられたレベルに含まれている。スリットＳＬＴの下端は、Ｐ型ウェル領域４０内のＮ型半導体領域４１に接触している。具体的には、スリットＳＬＴ内のコンタクトＬＩは、ＸＺ平面に沿って広がった板状に形成される。コンタクトＬＩの底部は、Ｎ型半導体領域４１と電気的に接続される。コンタクトＬＩと、導電体層５０〜５２のそれぞれとの間は、スペーサＳＰによって離隔されている。
【００６５】
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造は、以上で説明された構造に限定されない。スリットＳＬＴは、少なくともブロックＢＬＫの境界部分に設けられていれば良い。隣り合うスリットＳＬＴ間に複数のストリングユニットＳＵが配置される場合、選択ゲート線ＳＧＤを分断する少なくとも１本のスリットが、隣り合うスリットＳＬＴの間に設けられる。
【００６６】
［１−１−４］データの記憶方法
第１実施形態に係る半導体記憶装置１では、８ビットデータが、メモリセルアレイ１０Ａ内のメモリセルトランジスタＭＴとメモリセルアレイ１０Ｂ内のメモリセルトランジスタＭＴとの組み合わせによって記憶される。この場合、メモリセルアレイ１０Ａ内のセルユニットＣＵとメモリセルアレイ１０Ｂ内のセルユニットＣＵとの組は、８ページデータを記憶する。以下に、第１実施形態におけるデータの記憶方法の詳細について説明する。
【００６７】
尚、第１実施形態では、メモリセルアレイ１０Ａ内のセルユニットＣＵとメモリセルアレイ１０Ｂ内のセルユニットＣＵとによって記憶される８ページデータのことを、それぞれページＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６、ＰＧ７、ＰＧ８と呼ぶ。ページＰＧ１〜ＰＧ８は、それぞれ第１〜第８ビットデータを含んでいる。また、ページＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６、ＰＧ７、及びＰＧ８を対象とした読み出し動作のことを、それぞれＰＧ１読み出し、ＰＧ２読み出し、ＰＧ３読み出し、ＰＧ４読み出し、ＰＧ５読み出し、ＰＧ６読み出し、ＰＧ７読み出し、及びＰＧ８読み出しと呼ぶ。
【００６８】
（メモリセルトランジスタＭＴの閾値分布について）
図９は、第１実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値電圧分布の一例を示し、あるセルユニットＣＵを対象とした書き込み動作が実行された後の閾値電圧分布を表示している。尚、以下で参照される同様の図面において、縦軸の“ＮＭＴｓ”は、メモリセルトランジスタＭＴの個数に対応し、横軸の“Ｖｔｈ”は、メモリセルトランジスタＭＴの閾値電圧に対応している。
【００６９】
図９に示すように、あるセルユニットＣＵに含まれた複数のメモリセルトランジスタＭＴの閾値電圧分布は、１６種類のステートを形成し得る。以下では、この１６種類のステートのことを、閾値電圧の低い方から順に、“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、“Ｓ７”ステート、“Ｓ８”ステート、“Ｓ９”ステート、“Ｓ１０”ステート、“Ｓ１１”ステート、“Ｓ１２”ステート、“Ｓ１３”ステート、“Ｓ１４”ステート、“Ｓ１５”ステートと呼ぶ。これらのステートは、書き込みステートと呼ばれても良い。
【００７０】
隣り合うステートの間のそれぞれには、読み出し電圧が設定される。具体的には、読み出し電圧Ｒ１が、“Ｓ０”及び“Ｓ１”ステートの間に設定される。読み出し電圧Ｒ２が、“Ｓ１”及び“Ｓ２”ステートの間に設定される。読み出し電圧Ｒ３が、“Ｓ２”及び“Ｓ３”ステートの間に設定される。読み出し電圧Ｒ４が、“Ｓ３”及び“Ｓ４”ステートの間に設定される。読み出し電圧Ｒ５が、“Ｓ４”及び“Ｓ５”ステートの間に設定される。読み出し電圧Ｒ６が、“Ｓ５”及び“Ｓ６”ステートの間に設定される。読み出し電圧Ｒ７が、“Ｓ６”及び“Ｓ７”ステートの間に設定される。読み出し電圧Ｒ８が、“Ｓ７”及び“Ｓ８”ステートの間に設定される。読み出し電圧Ｒ９が、“Ｓ８”及び“Ｓ９”ステートの間に設定される。読み出し電圧Ｒ１０が、“Ｓ９”及び“Ｓ１０”ステートの間に設定される。読み出し電圧Ｒ１１が、“Ｓ１０”及び“Ｓ１１”ステートの間に設定される。読み出し電圧Ｒ１２が、“Ｓ１１”及び“Ｓ１２”ステートの間に設定される。読み出し電圧Ｒ１３が、“Ｓ１２”及び“Ｓ３”ステートの間に設定される。読み出し電圧Ｒ１４が、“Ｓ１３”及び“Ｓ１４”ステートの間に設定される。読み出し電圧Ｒ１５が、“Ｓ１４”及び“Ｓ１５”ステートの間に設定される。そして、読み出しパス電圧ＶＲＥＡＤが、“Ｓ１５”ステートよりも高い電圧に設定される。制御ゲートに読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【００７１】
例えば、図３に示されたＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴのうち１つのメモリセルトランジスタＭＴが読み出し動作の対象である場合、読み出し電圧Ｒ１〜Ｒ１５のいずれかが当該メモリセルトランジスタＭＴの制御ゲートに接続されたワード線（選択ワード線）に印加され、読み出しパス電圧ＶＲＥＡＤがそれ以外のメモリセルトランジスタＭＴの制御ゲートに接続されたワード線（非選択ワード線）に印加される。このように、ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴのうち１つのメモリセルトランジスタＭＴが読み出し動作の対象である場合、それ以外のメモリセルトランジスタＭＴの制御ゲートには、読み出しパス電圧ＶＲＥＡＤが印加される。従って、読み出しパス電圧ＶＲＥＡＤは、それが制御ゲートに印加されたとしてもメモリセルトランジスタＭＴの閾値電圧が影響を受けない程度に（ｄｉｓｔｕｒｂが実用上問題にならない程度に）、低く設定される。そして、図９に示すように、各メモリセルトランジスタＭＴが設定され得る“Ｓ０”ステート〜“Ｓ１５”の閾値電圧分布は、読み出しパス電圧ＶＲＥＡＤよりも低い範囲に位置している必要がある。従って、各メモリセルトランジスタＭＴが設定され得るステートの数が多い場合、各ステートの分布を狭くする必要がある。一方で、各メモリセルトランジスタＭＴが設定され得るステートの数が少ない場合、各ステートの分布を広くすることが許される。
【００７２】
（シェアコーディングに関する回路構成について）
図１０は、第１実施形態に係る半導体記憶装置１におけるシェアコーディングで使用される構成の接続の一例を示している。図１０に示すように、メモリセルアレイ１０Ａは、ビット線ＢＬａ及びワード線ＷＬａに接続されたメモリセルトランジスタＭＴａを含んでいる。メモリセルアレイ１０Ｂは、ビット線ＢＬｂ及びワード線ＷＬｂに接続されたメモリセルトランジスタＭＴｂを含んでいる。
【００７３】
メモリセルトランジスタＭＴａが記憶するデータＤＡＴａは、センスアンプモジュール１７Ａに含まれたセンスアンプユニットＳＡＵａによって読み出され、データバスＢＵＳａを介して論理回路１８に転送される。同様に、メモリセルトランジスタＭＴｂが記憶するデータＤＡＴｂは、センスアンプモジュール１７Ｂに含まれたセンスアンプユニットＳＡＵｂによって読み出され、データバスＢＵＳｂを介して論理回路１８に転送される。そして、論理回路１８は、メモリセルトランジスタＭＴａから読み出されたデータＤＡＴａと、メモリセルトランジスタＭＴｂから読み出されたデータＤＡＴｂとを用いて復号化処理を実行し、復号化したデータＤＡＴを、入出力回路１１を介してメモリコントローラ２に出力する。
【００７４】
メモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの閾値電圧は、図９を用いて説明されたように、１６種類のステートのいずれかに含まれ得る。つまり、第１実施形態に係る半導体記憶装置１では、メモリセルトランジスタＭＴａに適用され得る１６種類のステートと、メモリセルトランジスタＭＴｂに適用され得る１６種類のステートとの組み合わせが、２５６種類存在する。そして、第１実施形態に係る半導体記憶装置１では、この２５６種類の組み合わせに対して、互いに異なる８ビットデータが割り当てられる。本明細書において、シェアコーディングにおけるデータの割り当ては、“復号化ルール”と“読み出し電圧”との組み合わせによって確定する。
【００７５】
（シェアコーディングの詳細について）
図１１は、第１実施形態に係る半導体記憶装置１で使用されるシェアコーディングの一例を示し、各ページの読み出し動作で使用される復号化ルールと読み出し電圧との組み合わせを表示している。第１実施形態に係る半導体記憶装置１では、図１１及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【００７６】
（例）読み出しページ：復号化ルール［ａ,ｂ,ｃ,ｄ］、使用する読み出し電圧［ＭＴａに設定された読み出し電圧／ＭＴｂに設定された読み出し電圧］
ＰＧ１：［１,０,０,１］、［（Ｒ５,Ｒ１５）／（Ｒ４,Ｒ１２）］
ＰＧ２：［１,０,０,１］、［（Ｒ１,Ｒ１１）／（Ｒ５,Ｒ１３）］
ＰＧ３：［１,０,０,１］、［（Ｒ７,Ｒ９）／（Ｒ３,Ｒ１１）］
ＰＧ４：［１,０,０,１］、［（Ｒ２,Ｒ６,Ｒ１４）／（Ｒ６,Ｒ８,Ｒ１０）］
ＰＧ５：［１,０,０,１］、［（Ｒ４,Ｒ１０,Ｒ１２）／（Ｒ６,Ｒ８,Ｒ１０）］
ＰＧ６：［１,０,０,１］、［（Ｒ３,Ｒ８,Ｒ１３）／（Ｒ４,Ｒ１２）］
ＰＧ７：［１,０,０,１］、［（Ｒ１,Ｒ１１）／（Ｒ２,Ｒ９,Ｒ１５）］
ＰＧ８：［１,０,０,１］、［（Ｒ７,Ｒ９）／（Ｒ１,Ｒ７,Ｒ１４）］
【００７７】
図１２は、第１実施形態に係る半導体記憶装置１で使用される復号化ルールの割り当ての一例を示している。第１実施形態に係る半導体記憶装置１では、図１２及び以下に示すように、メモリセルトランジスタＭＴａ及びＭＴｂの読み出し結果の組み合わせのそれぞれに、復号化ルール“ａ”〜“ｄ”のいずれかが割り当てられる。
【００７８】
（例）ＭＴａの読み出し結果／ＭＴｂの読み出し結果：復号化ルール
“１”／“１”：“ａ”
“１”／“０”：“ｂ”
“０”／“１”：“ｃ”
“０”／“０”：“ｄ”
【００７９】
図１３及び図１４は、第１実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴａ及びＭＴｂの読み出し結果の一例をそれぞれ示している。図１３に示すように、メモリセルトランジスタＭＴａに適用される読み出し電圧は、図９に示された１５種類の読み出し電圧の全てが使用されている。同様に、図１４に示すように、メモリセルトランジスタＭＴｂに適用される読み出し電圧は、図９に示された１５種類の読み出し電圧の全てが使用されている。このため、メモリセルトランジスタＭＴａ及びＭＴｂの読み出し動作は、メモリセルトランジスタＭＴａ及びＭＴｂのそれぞれがステート“Ｓ０”〜“Ｓ１５”のいずれに含まれているのかを判定することが出来る。
【００８０】
また、メモリセルトランジスタＭＴａでは、ＰＧ２読み出しとＰＧ７読み出しとで使用される読み出し電圧が同じであり、ＰＧ３読み出しとＰＧ８読み出しとで使用される読み出し電圧が同じである。メモリセルトランジスタＭＴｂでは、ＰＧ１読み出しとＰＧ６読み出しとで使用される読み出し電圧が同じであり、ＰＧ４読み出しとＰＧ５読み出しとで使用される読み出し電圧が同じである。
【００８１】
つまり、メモリセルトランジスタＭＴａのＰＧ２読み出しとＰＧ７読み出しとで使用される読み出し電圧が同じである一方で、メモリセルトランジスタＭＴｂのＰＧ２読み出しとＰＧ７読み出しとで使用される読み出し電圧が異なっている。メモリセルトランジスタＭＴａのＰＧ１読み出しとＰＧ６読み出しとで使用される読み出し電圧が同じである一方で、メモリセルトランジスタＭＴｂのＰＧ１読み出しとＰＧ６読み出しとで使用される読み出し電圧が異なっている。
【００８２】
これにより、第１実施形態に係る半導体記憶装置１は、２つのメモリセルトランジスタＭＴａ及びＭＴｂの組み合わせに、８ビットデータを記憶させることが出来る。例えば、読み出し動作において、論理回路１８は、まずメモリセルトランジスタＭＴａ及びＭＴｂの読み出し結果の組み合わせを確認する。そして、論理回路１８は、当該組み合わせに割り当てられた復号化ルールに設定されたデータを、入出力回路１１に出力する。
【００８３】
具体的には、ＰＧ１読み出しにおいて論理回路１８は、メモリセルトランジスタＭＴａの読み出し結果が“１”であり、メモリセルトランジスタＭＴｂの読み出し結果が“１”である場合に、ページＰＧ１の復号化ルール“ａ”に設定された“１”データを入出力回路１１に出力する。ＰＧ２読み出しにおいて論理回路１８は、メモリセルトランジスタＭＴａの読み出し結果が“１”であり、メモリセルトランジスタＭＴｂの読み出し結果が“０”である場合に、ページＰＧ２の復号化ルール“ｂ”に設定された“０”データを入出力回路１１に出力する。論理回路１８は、その他の組み合わせにおいても同様に、図１１に示されたシェアコーディングと、図１２に示された復号化ルールとに基づいて、読み出しデータを確定させることが出来る。
【００８４】
以上で説明された２つのメモリセルトランジスタＭＴａ及びＭＴｂによって８ビットデータが記憶されるコーディングは、８ビット／２セルのシェアコーディングとも呼ばれる。また、第１実施形態におけるシェアコーディングでは、ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６、ＰＧ７、及びＰＧ８の読み出し回数が、それぞれ２回、２回、２回、３回、３回、３回、３回、及び３回である。このため、第１実施形態におけるシェアコーディングは、２−２−２−３−３−３−３−３コーディングとも呼ばれる。
【００８５】
［１−２］読み出し動作
第１実施形態に係る半導体記憶装置１は、ページ毎の読み出し動作を実行することが出来る。以下に、第１実施形態に係る半導体記憶装置１の読み出し動作について、ＰＧ１読み出し、…、ＰＧ８読み出しの順に説明する。尚、以下の説明において、ワード線ＷＬに印加される電圧は、シーケンサ１４の制御に基づいて、ドライバ回路１５及びロウデコーダモジュール１６によって印加されるものとする。
【００８６】
（ＰＧ１読み出し）
図１５は、第１実施形態に係る半導体記憶装置１におけるＰＧ１読み出しのタイミングチャートの一例を示している。図１５には、入出力信号Ｉ／Ｏと、レディビジー信号ＲＢｎと、ワード線ＷＬａ及びＷＬｂの電圧と、制御信号ＳＴＢａ及びＳＴＢｂとが示されている。“ＳＴＢａ”及び“ＳＴＢｂ”は、それぞれメモリセルアレイ１０Ａ及び１０Ｂに関連付けられた制御信号ＳＴＢに対応している。尚、読み出し動作を開始する前の初期状態において、レディビジー信号ＲＢｎは“Ｈ”レベル（レディ状態）である。ワード線ＷＬａ及びＷＬｂのそれぞれの電圧はＶＳＳである。制御信号ＳＴＢａ及びＳＴＢｂのそれぞれは、“Ｌ”レベルである。
【００８７】
図１５に示すように、まずメモリコントローラ２は、コマンド“０１ｈ”、コマンド“００ｈ”、アドレス情報“ＡＤＤ”、及びコマンド“３０ｈ”を、この順に半導体記憶装置１に送信する。コマンド“０１ｈ”は、ページＰＧ１に対応する動作を指示するコマンドである。コマンド“００ｈ”は、読み出し動作を指示するコマンドである。コマンド“３０ｈ”は、半導体記憶装置１に対して、コマンドレジスタ１２に格納されたコマンドとアドレスレジスタ１３に格納されたアドレスとに基づいた読み出し動作の開始を指示するコマンドである。
【００８８】
コマンドレジスタ１２にコマンド“３０ｈ”が格納されると、シーケンサ１４は、半導体記憶装置１をレディ状態（ＲＢｎ＝“Ｈ”レベル）からビジー状態（ＲＢｎ＝“Ｌ”レベル）に遷移させて、ＰＧ１読み出しを開始する。ＰＧ１読み出しにおいてシーケンサ１４は、メモリセルアレイ１０Ａに対する読み出し処理と、メモリセルアレイ１０Ｂに対する読み出し処理とを同時に開始し、並行して実行する。
【００８９】
メモリセルアレイ１０Ａに対する読み出し処理において、選択されたワード線ＷＬａには、読み出し電圧Ｒ５及びＲ１５が、この順に印加される。また、シーケンサ１４は、ワード線ＷＬａに読み出し電圧Ｒ５が印加されている間と、ワード線ＷＬａに読み出し電圧Ｒ１５が印加されている間とのそれぞれにおいて、制御信号ＳＴＢａをアサートする。各センスアンプユニットＳＡＵａは、当該読み出し処理で得られた複数の読み出し結果に基づいてメモリセルトランジスタＭＴａの読み出し結果を確定させ、確定させたデータを例えばラッチ回路ＸＤＬに格納させる。
【００９０】
メモリセルアレイ１０Ｂに対する読み出し処理において、選択されたワード線ＷＬｂには、読み出し電圧Ｒ４及びＲ１２が、この順に印加される。また、シーケンサ１４は、ワード線ＷＬｂに読み出し電圧Ｒ４が印加されている間と、ワード線ＷＬｂに読み出し電圧Ｒ１２が印加されている間とのそれぞれにおいて、制御信号ＳＴＢｂをアサートする。各センスアンプユニットＳＡＵｂは、当該読み出し処理で得られた複数の読み出し結果に基づいてメモリセルトランジスタＭＴｂの読み出し結果を確定させ、確定させたデータを例えばラッチ回路ＸＤＬに格納させる。
【００９１】
以上で説明されたワード線ＷＬａに対する読み出し電圧Ｒ５の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ４の印加とは並行して処理される。同様に、ワード線ＷＬａに対する読み出し電圧Ｒ１５の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ１２の印加とは並行して処理される。制御信号ＳＴＢａがアサートされるタイミングと、制御信号ＳＴＢｂがアサートされるタイミングとは、ワード線ＷＬａ及びＷＬｂに読み出し電圧が並行して印加されている間であれば良く、揃っていても良いし、ずれていても良い。
【００９２】
メモリセルアレイ１０Ａに対する読み出し処理とメモリセルアレイ１０Ｂに対する読み出し処理とのそれぞれが完了すると、シーケンサ１４は、ＰＧ１読み出しを終了し、半導体記憶装置１をビジー状態からレディ状態に遷移させる。メモリコントローラ２は、レディビジー信号ＲＢｎの変化に基づいてＰＧ１読み出しの終了を検知すると、例えばリードイネーブル信号ＲＥｎをトグルすることによって、半導体記憶装置１にページＰＧ１の読み出しデータＤＡＴ（ＰＧ１）を順次出力させる。
【００９３】
簡潔に述べると、まずセンスアンプモジュール１７Ａ及び１７Ｂ内の複数のラッチ回路ＸＤＬに格納された読み出し結果が、論理回路１８に転送される。すると、論理回路１８が、メモリセルアレイ１０Ａから読み出されたメモリセルトランジスタＭＴａの読み出し結果と、メモリセルアレイ１０Ｂから読み出されたメモリセルトランジスタＭＴｂの読み出し結果と、図１１に示されたシェアコーディングと、図１２に示された復号化ルールとに基づいて、ページＰＧ１の読み出しデータを確定させる。それから、確定されたページＰＧ１の読み出しデータＤＡＴ（ＰＧ１）が、入出力回路１１に転送され、リードイネーブル信号ＲＥｎに基づいてメモリコントローラ２に順次出力される。
【００９４】
尚、上述した論理回路１８による読み出しデータの復号化処理は、半導体記憶装置１がレディ状態に遷移する前に可能な範囲で実行されても良い。例えば、シーケンサ１４は、読み出し対象のセルユニットＣＵの出力順の早い方から、パイプラインを使用して予め入出力回路１１の近くまで読み出しデータを転送しておくことも可能である。第１実施形態に係る半導体記憶装置１は、このようなデータの出力に備えた制御を実行することによって、読み出しデータの出力の開始を早めることも出来る。
【００９５】
（ＰＧ２読み出し）
図１６は、第１実施形態に係る半導体記憶装置１におけるＰＧ２読み出しのタイミングチャートの一例を示している。図１６に示すように、ＰＧ２読み出しは、図１５を用いて説明されたＰＧ１読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【００９６】
具体的には、ＰＧ２読み出しにおけるコマンドシーケンスは、ＰＧ１読み出しにおけるコマンド“０１ｈ”がコマンド“０２ｈ”に置き換えられた構成を有している。コマンド“０２ｈ”は、ページＰＧ２に対応する動作を指示するコマンドである。また、ＰＧ２読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ１及びＲ１１が順に印加され、これと並行して、ワード線ＷＬｂに読み出し電圧Ｒ５及びＲ１３が順に印加される。そして、ＰＧ２読み出しの終了後に、ページＰＧ２の復号化ルールに基づいた復号化処理が実行され、ページＰＧ２の読み出しデータＤＡＴ（ＰＧ２）が順次出力される。ＰＧ２読み出しのその他の動作は、ＰＧ１読み出しと同様である。
【００９７】
（ＰＧ３読み出し）
図１７は、第１実施形態に係る半導体記憶装置１におけるＰＧ３読み出しのタイミングチャートの一例を示している。図１７に示すように、ＰＧ３読み出しは、図１５を用いて説明されたＰＧ１読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【００９８】
具体的には、ＰＧ３読み出しにおけるコマンドシーケンスは、ＰＧ１読み出しにおけるコマンド“０１ｈ”がコマンド“０３ｈ”に置き換えられた構成を有している。コマンド“０３ｈ”は、ページＰＧ３に対応する動作を指示するコマンドである。また、ＰＧ３読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ７及びＲ９が順に印加され、これと並行して、ワード線ＷＬｂに読み出し電圧Ｒ３及びＲ１１が順に印加される。そして、ＰＧ３読み出しの終了後に、ページＰＧ３の復号化ルールに基づいた復号化処理が実行され、ページＰＧ３の読み出しデータＤＡＴ（ＰＧ３）が順次出力される。ＰＧ３読み出しのその他の動作は、ＰＧ１読み出しと同様である。
【００９９】
（ＰＧ４読み出し）
図１８は、第１実施形態に係る半導体記憶装置１におけるＰＧ４読み出しのタイミングチャートの一例を示している。図１８に示すように、ＰＧ４読み出しは、図１５を用いて説明されたＰＧ１読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【０１００】
具体的には、ＰＧ４読み出しにおけるコマンドシーケンスは、ＰＧ１読み出しにおけるコマンド“０１ｈ”がコマンド“０４ｈ”に置き換えられた構成を有している。コマンド“０４ｈ”は、ページＰＧ４に対応する動作を指示するコマンドである。また、ＰＧ４読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ２、Ｒ６及びＲ１４が順に印加され、これと並行して、ワード線ＷＬｂに読み出し電圧Ｒ６、Ｒ８及びＲ１０が順に印加される。そして、ＰＧ４読み出しの終了後に、ページＰＧ４の復号化ルールに基づいた復号化処理が実行され、ページＰＧ４の読み出しデータＤＡＴ（ＰＧ４）が順次出力される。ＰＧ４読み出しのその他の動作は、ＰＧ１読み出しと同様である。
【０１０１】
（ＰＧ５読み出し）
図１９は、第１実施形態に係る半導体記憶装置１におけるＰＧ５読み出しのタイミングチャートの一例を示している。図１９に示すように、ＰＧ５読み出しは、図１８を用いて説明されたＰＧ４読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【０１０２】
具体的には、ＰＧ５読み出しにおけるコマンドシーケンスは、ＰＧ４読み出しにおけるコマンド“０４ｈ”がコマンド“０５ｈ”に置き換えられた構成を有している。コマンド“０５ｈ”は、ページＰＧ５に対応する動作を指示するコマンドである。また、ＰＧ５読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ４、Ｒ１０及びＲ１２が順に印加され、これと並行して、ワード線ＷＬｂに読み出し電圧Ｒ６、Ｒ８及びＲ１０が順に印加される。そして、ＰＧ５読み出しの終了後に、ページＰＧ５の復号化ルールに基づいた復号化処理が実行され、ページＰＧ５の読み出しデータＤＡＴ（ＰＧ５）が順次出力される。ＰＧ５読み出しのその他の動作は、ＰＧ４読み出しと同様である。
【０１０３】
（ＰＧ６読み出し）
図２０は、第１実施形態に係る半導体記憶装置１におけるＰＧ６読み出しのタイミングチャートの一例を示している。図２０に示すように、ＰＧ６読み出しは、図１８を用いて説明されたＰＧ４読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【０１０４】
具体的には、ＰＧ６読み出しにおけるコマンドシーケンスは、ＰＧ４読み出しにおけるコマンド“０４ｈ”がコマンド“０６ｈ”に置き換えられた構成を有している。コマンド“０６ｈ”は、ページＰＧ６に対応する動作を指示するコマンドである。また、ＰＧ６読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ３、Ｒ８及びＲ１３が順に印加され、ワード線ＷＬｂに読み出し電圧Ｒ４及びＲ１２が順に印加される。ワード線ＷＬａに対する読み出し電圧Ｒ３の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ４の印加とは並行して処理される。ワード線ＷＬａに対する読み出し電圧Ｒ８の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ１２の印加とは並行して処理される。ワード線ＷＬａに対する読み出し電圧Ｒ１３の印加が処理されている間に、ワード線ＷＬｂの電圧は立ち下げられている。そして、ＰＧ６読み出しの終了後に、ページＰＧ６の復号化ルールに基づいた復号化処理が実行され、ページＰＧ６の読み出しデータＤＡＴ（ＰＧ６）が順次出力される。ＰＧ６読み出しのその他の動作は、ＰＧ４読み出しと同様である。
【０１０５】
（ＰＧ７読み出し）
図２１は、第１実施形態に係る半導体記憶装置１におけるＰＧ７読み出しのタイミングチャートの一例を示している。図２１に示すように、ＰＧ７読み出しは、図１８を用いて説明されたＰＧ４読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【０１０６】
具体的には、ＰＧ７読み出しにおけるコマンドシーケンスは、ＰＧ４読み出しにおけるコマンド“０４ｈ”がコマンド“０７ｈ”に置き換えられた構成を有している。コマンド“０７ｈ”は、ページＰＧ７に対応する動作を指示するコマンドである。また、ＰＧ７読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ１及びＲ１１が順に印加され、ワード線ＷＬｂに読み出し電圧Ｒ２、Ｒ９及びＲ１５が順に印加される。ワード線ＷＬａに対する読み出し電圧Ｒ１の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ２の印加とは並行して処理される。ワード線ＷＬａに対する読み出し電圧Ｒ１１の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ９の印加とは並行して処理される。ワード線ＷＬｂに対する読み出し電圧Ｒ１５の印加が処理されている間に、ワード線ＷＬａの電圧は立ち下げられている。そして、ＰＧ７読み出しの終了後に、ページＰＧ７の復号化ルールに基づいた復号化処理が実行され、ページＰＧ７の読み出しデータＤＡＴ（ＰＧ７）が順次出力される。ＰＧ７読み出しのその他の動作は、ＰＧ４読み出しと同様である。
【０１０７】
（ＰＧ８読み出し）
図２２は、第１実施形態に係る半導体記憶装置１におけるＰＧ８読み出しのタイミングチャートの一例を示している。図２２に示すように、ＰＧ８読み出しは、図１８を用いて説明されたＰＧ４読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【０１０８】
具体的には、ＰＧ８読み出しにおけるコマンドシーケンスは、ＰＧ４読み出しにおけるコマンド“０４ｈ”がコマンド“０８ｈ”に置き換えられた構成を有している。コマンド“０８ｈ”は、ページＰＧ８に対応する動作を指示するコマンドである。また、ＰＧ８読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ７及びＲ９が順に印加され、ワード線ＷＬｂに読み出し電圧Ｒ１、Ｒ７及びＲ１４が順に印加される。ワード線ＷＬａに対する読み出し電圧Ｒ７の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ１の印加とは並行して処理される。ワード線ＷＬａに対する読み出し電圧Ｒ９の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ７の印加とは並行して処理される。ワード線ＷＬｂに対する読み出し電圧Ｒ１４の印加が処理されている間に、ワード線ＷＬａの電圧は立ち下げられている。そして、ＰＧ８読み出しの終了後に、ページＰＧ８の復号化ルールに基づいた復号化処理が実行され、ページＰＧ８の読み出しデータＤＡＴ（ＰＧ８）が順次出力される。ＰＧ８読み出しのその他の動作は、ＰＧ４読み出しと同様である。
【０１０９】
以上で説明されたＰＧ１読み出し、…、ＰＧ８読み出しのそれぞれにおいて、レディビジー信号ＲＢｎが“Ｌ”レベルである期間が、読み出し動作の処理時間ｔＲに対応している。各読み出し動作のｔＲの長さは、ワード線ＷＬａ及びＷＬｂのうち使用される読み出し電圧の数が多い方に依存する。例えば、ＰＧ１読み出しでは、ワード線ＷＬａ及びＷＬｂのそれぞれに２種類の読み出し電圧が使用されるため、２回の読み出しに対応する読み出し時間ｔＲが設定される。ＰＧ６読み出しでは、ワード線ＷＬａで３種類の読み出し電圧が使用されるため、ワード線ＷＬｂで２種類の読み出し電圧が使用されることに依らずに、３回の読み出しに対応する読み出し時間ｔＲが設定される。このように、読み出し時間ｔＲは、読み出し回数が多くなるにつれて長くなるように設定される。
【０１１０】
［１−３］第１実施形態の効果
以上で説明された第１実施形態に係る半導体記憶装置１に依れば、ページ毎の読み出し動作を高速化させることが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について、比較例を用いて説明する。
【０１１１】
図２３は、第１実施形態の比較例における４ビット／１セル（ＱＬＣ：Quadruple-Level Cell）のコーディングの一例を示している。図２３に示すように、第１実施形態の比較例では、第１実施形態と同様の１６種類のステートのそれぞれに対して、互いに異なる４ビットデータが割り当てられている。本比較例では、下位ページデータが、読み出し電圧Ｒ１、Ｒ４、Ｒ６及びＲ１１を用いた読み出し動作により確定される。中位ページデータが、読み出し電圧Ｒ３、Ｒ７、Ｒ９及びＲ１３を用いた読み出し動作により確定される。上位ページデータが、読み出し電圧Ｒ２、Ｒ８及びＲ１４を用いた読み出し動作により確定される。最上位ページデータが、読み出し電圧Ｒ５、Ｒ１０、Ｒ１２及びＲ１５を用いた読み出し動作により確定される。このような４ビット／１セルのコーディングは、各ページの読み出し回数に基づいて、例えば４−４−３−４コーディングと呼ばれる。
【０１１２】
第１実施形態の比較例のコーディングは、１つのメモリセルトランジスタＭＴを用いて４ビットデータを記憶する。そして、１ページあたりの読み出し回数が、例えば（４＋４＋３＋４）／４＝３．７５回である。
【０１１３】
これに対して、第１実施形態に係る半導体記憶装置１は、２つのメモリセルトランジスタＭＴの組を用いて８ビットデータを記憶する。そして、１ページあたりの読み出し回数が、（２＋２＋２＋３＋３＋３＋３＋３）／８＝２．６２５回である。
【０１１４】
このように、第１実施形態に係る半導体記憶装置１では、メモリセルトランジスタＭＴあたりの記憶容量が第１実施形態の比較例と同じである一方で、１ページあたりの読み出し回数が第１実施形態の比較例よりも少なくなる。従って、第１実施形態に係る半導体記憶装置１は、同じ記憶領域の面積で第１実施形態の比較例と同等の記憶容量を実現し、且つ第１実施形態の比較例よりもページ毎の読み出し動作を高速化させることが出来る。
【０１１５】
［１−４］第１実施形態の変形例
第１実施形態と同様の効果を有するシェアコーディングは、図１１に示されたシェアコーディングに限定されない。以下に、第１実施形態と同様の効果を有するシェアコーディングについて幾つか例示する。尚、第１実施形態と同様の効果を有するシェアコーディングは、以下に示される第１実施形態の各変形例以外にも存在し得る。
【０１１６】
（第１実施形態の第１変形例）
図２４は、第１実施形態の第１変形例におけるシェアコーディングを示している。第１実施形態の第１変形例では、図２４及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１１７】
（例）読み出しページ：［復号化ルール］、［使用する読み出し電圧］
ＰＧ１：［１,０,０,１］、［（Ｒ５,Ｒ１５）／（Ｒ４,Ｒ１２）］
ＰＧ２：［１,０,０,１］、［（Ｒ１,Ｒ１１）／（Ｒ３,Ｒ１１）］
ＰＧ３：［１,０,０,１］、［（Ｒ７,Ｒ９）／（Ｒ５,Ｒ１３）］
ＰＧ４：［１,０,０,１］、［（Ｒ２,Ｒ６,Ｒ１４）／（Ｒ６,Ｒ８,Ｒ１０）］
ＰＧ５：［１,０,０,１］、［（Ｒ４,Ｒ１０,Ｒ１２）／（Ｒ６,Ｒ８,Ｒ１０）］
ＰＧ６：［１,０,０,１］、［（Ｒ３,Ｒ８,Ｒ１３）／（Ｒ４,Ｒ１２）］
ＰＧ７：［１,０,０,１］、［（Ｒ１,Ｒ１１）／（Ｒ１,Ｒ７,Ｒ１４）］
ＰＧ８：［１,０,０,１］、［（Ｒ７,Ｒ９）／（Ｒ２,Ｒ９,Ｒ１５）］
【０１１８】
（第１実施形態の第２変形例）
図２５は、第１実施形態の第２変形例におけるシェアコーディングを示している。第１実施形態の第２変形例では、図２５及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１１９】
（例）読み出しページ：［復号化ルール］、［使用する読み出し電圧］
ＰＧ１：［１,０,０,１］、［（Ｒ５,Ｒ１５）／（Ｒ５,Ｒ１３）］
ＰＧ２：［１,０,０,１］、［（Ｒ１,Ｒ１１）／（Ｒ４,Ｒ１２）］
ＰＧ３：［１,０,０,１］、［（Ｒ７,Ｒ９）／（Ｒ３,Ｒ１１）］
ＰＧ４：［１,０,０,１］、［（Ｒ２,Ｒ１０,Ｒ１４）／（Ｒ６,Ｒ８,Ｒ１０）］
ＰＧ５：［１,０,０,１］、［（Ｒ４,Ｒ６,Ｒ１２）／（Ｒ６,Ｒ８,Ｒ１０）］
ＰＧ６：［１,０,０,１］、［（Ｒ３,Ｒ８,Ｒ１３）／（Ｒ４,Ｒ１２）］
ＰＧ７：［１,０,０,１］、［（Ｒ５,Ｒ１５）／（Ｒ２,Ｒ９,Ｒ１５）］
ＰＧ８：［１,０,０,１］、［（Ｒ７,Ｒ９）／（Ｒ１,Ｒ７,Ｒ１４）］
【０１２０】
（第１実施形態の第３変形例）
図２６は、第１実施形態の第３変形例におけるシェアコーディングを示している。第１実施形態の第３変形例では、図２６及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１２１】
（例）読み出しページ：［復号化ルール］、［使用する読み出し電圧］
ＰＧ１：［１,０,０,１］、［（Ｒ５,Ｒ１５）／（Ｒ３,Ｒ１１）］
ＰＧ２：［１,０,０,１］、［（Ｒ１,Ｒ１１）／（Ｒ４,Ｒ１２）］
ＰＧ３：［１,０,０,１］、［（Ｒ７,Ｒ９）／（Ｒ５,Ｒ１３）］
ＰＧ４：［１,０,０,１］、［（Ｒ２,Ｒ１０,Ｒ１４）／（Ｒ６,Ｒ８,Ｒ１０）］
ＰＧ５：［１,０,０,１］、［（Ｒ４,Ｒ６,Ｒ１２）／（Ｒ６,Ｒ８,Ｒ１０）］
ＰＧ６：［１,０,０,１］、［（Ｒ３,Ｒ８,Ｒ１３）／（Ｒ４,Ｒ１２）］
ＰＧ７：［１,０,０,１］、［（Ｒ５,Ｒ１５）／（Ｒ１,Ｒ７,Ｒ１４）］
ＰＧ８：［１,０,０,１］、［（Ｒ７,Ｒ９）／（Ｒ２,Ｒ９,Ｒ１５）］
【０１２２】
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、４つのメモリセルトランジスタの組み合わせを用いて８ビットデータを記憶する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
【０１２３】
［２−１］構成
第２実施形態に係る半導体記憶装置１では、８ビットデータが、メモリセルアレイ１０Ａ内の２つのメモリセルトランジスタＭＴと、メモリセルアレイ１０Ｂ内の２つのメモリセルトランジスタＭＴとで構成される４つのメモリセルトランジスタＭＴの組み合わせによって記憶される。この場合、メモリセルアレイ１０Ａ内のセルユニットＣＵとメモリセルアレイ１０Ｂ内のセルユニットＣＵとの組は、第１実施形態と同様に、８ページデータを記憶する。以下に、第２実施形態に係る半導体記憶装置１におけるデータの記憶方法に関する各項目について説明する。
【０１２４】
（メモリセルトランジスタＭＴの閾値分布について）
図２７は、第２実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値電圧分布の一例を示し、あるセルユニットＣＵを対象とした書き込み動作が実行された後の閾値電圧分布を表示している。図２７に示すように、あるセルユニットＣＵに含まれた複数のメモリセルトランジスタＭＴの閾値電圧分布は、４種類のステートを形成し得る。具体的には、第２実施形態における閾値電圧分布は、第１実施形態で図９を用いて説明された１６種類のステートから“Ｓ４”〜“Ｓ１５”ステートが省略され、残る各ステートの分布が広がった構成を有している。
【０１２５】
（シェアコーディングに関する回路構成ついて）
図２８は、第１実施形態に係る半導体記憶装置１におけるシェアコーディングで使用される構成の接続の一例を示している。図１０に示すように、メモリセルアレイ１０Ａは、ビット線ＢＬａ及びＢＬｂにそれぞれ接続され且つワード線ＷＬａに共通に接続されたメモリセルトランジスタＭＴａ及びＭＴｂを含んでいる。メモリセルアレイ１０Ｂは、ビット線ＢＬｃ及びＢＬｄにそれぞれ接続され且つワード線ＷＬｂに共通に接続されたメモリセルトランジスタＭＴｃ及びＭＴｄを含んでいる。
【０１２６】
メモリセルトランジスタＭＴａが記憶するデータＤＡＴａは、センスアンプモジュール１７Ａに含まれたセンスアンプユニットＳＡＵａによって読み出され、データバスＢＵＳａを介して論理回路１８に転送される。メモリセルトランジスタＭＴｂが記憶するデータＤＡＴｂは、センスアンプモジュール１７Ａに含まれたセンスアンプユニットＳＡＵｂによって読み出され、データバスＢＵＳｂを介して論理回路１８に転送される。
【０１２７】
メモリセルトランジスタＭＴｃが記憶するデータＤＡＴｃは、センスアンプモジュール１７Ｂに含まれたセンスアンプユニットＳＡＵｃによって読み出され、データバスＢＵＳｃを介して論理回路１８に転送される。メモリセルトランジスタＭＴｄが記憶するデータＤＡＴｄは、センスアンプモジュール１７Ｂに含まれたセンスアンプユニットＳＡＵｄによって読み出され、データバスＢＵＳｂを介して論理回路１８に転送される。
【０１２８】
そして、論理回路１８は、メモリセルトランジスタＭＴａから読み出されたデータＤＡＴａと、メモリセルトランジスタＭＴｂから読み出されたデータＤＡＴｂと、メモリセルトランジスタＭＴｃから読み出されたデータＤＡＴｃと、メモリセルトランジスタＭＴｄから読み出されたデータＤＡＴｄとを用いて復号化処理を実行し、復号化したデータＤＡＴを、入出力回路１１を介してメモリコントローラ２に出力する。
【０１２９】
（使用されるシェアコーディングの詳細について）
メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄのそれぞれの閾値電圧は、図２７を用いて説明されたように、４種類のステートのいずれかに含まれ得る。つまり、第２実施形態に係る半導体記憶装置１では、メモリセルトランジスタＭＴａに適用され得る４種類のステートと、メモリセルトランジスタＭＴｂに適用され得る４種類のステートと、メモリセルトランジスタＭＴｃに適用され得る４種類のステートと、メモリセルトランジスタＭＴｄに適用され得る４種類のステートとの組み合わせが、２５６種類存在する。そして、第２実施形態に係る半導体記憶装置１では、この２５６種類の組み合わせに対して、互いに異なる８ビットデータが割り当てられる。
【０１３０】
図２９は、第２実施形態に係る半導体記憶装置１で使用されるシェアコーディングの一例を示している。第２実施形態に係る半導体記憶装置１では、図２９及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１３１】
（例）読み出しページ：復号化ルール［ａ,ｂ,ｃ,ｄ,ｅ,ｆ,ｇ,ｈ,ｉ,ｊ,ｋ,ｌ,ｍ,ｎ,ｏ,ｐ］、使用する読み出し電圧［ＭＴａ及びＭＴｂに設定された読み出し電圧／ＭＴｃ及びＭＴｄに設定された読み出し電圧］
ＰＧ１：［１,０,０,１,０,１,１,０,０,１,１,０,１,０,０,１］、［Ｒ１／Ｒ２］
ＰＧ２：［１,０,１,０,１,０,１,０,０,１,０,１,０,１,０,１］、［Ｒ１／Ｒ２］
ＰＧ３：［１,０,１,０,１,０,１,０,０,１,０,１,０,１,０,１］、［Ｒ３／Ｒ２］
ＰＧ４：［１,１,０,０,０,０,１,１,１,１,０,０,０,０,１,１］、［Ｒ３／Ｒ２］
ＰＧ５：［１,１,０,０,１,１,０,０,０,０,１,１,０,０,１,１］、［Ｒ２／Ｒ３］
ＰＧ６：［１,１,０,０,１,１,０,０,０,０,１,１,０,０,１,１］、［Ｒ２／Ｒ３］
ＰＧ７：［１,１,１,１,０,０,０,０,１,１,１,１,０,０,０,０］、［Ｒ２／Ｒ１］
ＰＧ８：［１,０,１,０,１,０,１,０,１,０,１,０,１,０,１,０］、［−／（Ｒ１,Ｒ３）］
【０１３２】
図３０は、第２実施形態に係る半導体記憶装置１で使用される復号化ルールの割り当てを示している。第２実施形態に係る半導体記憶装置１では、図３０及び以下に示すように、メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄの読み出し結果の組み合わせのそれぞれに、復号化ルール“ａ”〜“ｐ”のいずれかが割り当てられる。
【０１３３】
（例）ＭＴａの読み出し結果／ＭＴｂの読み出し結果／ＭＴｃの読み出し結果／ＭＴｄの読み出し結果：復号化ルール
“１”／“１”／“１”／“１”：“ａ”
“１”／“１”／“１”／“０”：“ｂ”
“１”／“１”／“０”／“１”：“ｃ”
“１”／“１”／“０”／“０”：“ｄ”
“１”／“０”／“１”／“１”：“ｅ”
“１”／“０”／“１”／“０”：“ｆ”
“１”／“０”／“０”／“１”：“ｇ”
“１”／“０”／“０”／“０”：“ｈ”
“０”／“１”／“１”／“１”：“ｉ”
“０”／“１”／“１”／“０”：“ｊ”
“０”／“１”／“０”／“１”：“ｋ”
“０”／“１”／“０”／“０”：“ｌ”
“０”／“０”／“１”／“１”：“ｍ”
“０”／“０”／“１”／“０”：“ｎ”
“０”／“０”／“０”／“１”：“ｏ”
“０”／“０”／“０”／“０”：“ｐ”
【０１３４】
これにより、第１実施形態に係る半導体記憶装置１は、４つのメモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄの組み合わせに、８ビットデータを記憶させることが出来る。例えば、読み出し動作において、論理回路１８は、まずメモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄの読み出し結果の組み合わせを確認する。そして、論理回路１８は、当該組み合わせに割り当てられた復号化ルールに設定されたデータを、入出力回路１１に出力する。
【０１３５】
具体的には、ＰＧ１読み出しにおいて論理回路１８は、メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄの読み出し結果がそれぞれ“１”、“１”、“１”、及び“１”である場合に、ページＰＧ１の復号化ルール“ａ”に設定された“１”データを入出力回路１１に出力する。ＰＧ２読み出しにおいて論理回路１８は、メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄの読み出し結果がそれぞれ“１”、“１”、“１”、及び“０”である場合に、ページＰＧ２の復号化ルール“ｂ”に設定された“０”データを入出力回路１１に出力する。論理回路１８は、その他の組み合わせにおいても同様に、図２９に示されたシェアコーディングと、図３０に示された復号化ルールに基づいて、読み出しデータを確定させることが出来る。
【０１３６】
以上で説明された４つのメモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄによって８ビットデータが記憶されるコーディングは、８ビット／４セルのシェアコーディングとも呼ばれる。また、第２実施形態におけるシェアコーディングでは、ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６、ＰＧ７、及びＰＧ８の読み出し回数が、それぞれ１回、１回、１回、１回、１回、１回、１回、及び２回である。このため、第１実施形態におけるシェアコーディングは、１−１−１−１−１−１−１−２コーディングとも呼ばれる。第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
【０１３７】
［２−２］読み出し動作
第２実施形態におけるシェアコーディングでは、同じ読み出し電圧を使用するページの組み合わせが存在する。具体的には、ＰＧ１読み出しとＰＧ２読み出しとの間で、メモリセルトランジスタＭＴａ及びＭＴｂに印加される読み出し電圧と、メモリセルトランジスタＭＴｃ及びＭＴｄに印加される読み出し電圧とが同じである。ＰＧ３読み出しとＰＧ４読み出しとの間で、メモリセルトランジスタＭＴａ及びＭＴｂに印加される読み出し電圧と、メモリセルトランジスタＭＴｃ及びＭＴｄに印加される読み出し電圧とが同じである。ＰＧ５読み出しとＰＧ６読み出しとの間で、メモリセルトランジスタＭＴａ及びＭＴｂに印加される読み出し電圧と、メモリセルトランジスタＭＴｃ及びＭＴｄに印加される読み出し電圧とが同じである。ＰＧ７読み出しとＰＧ８読み出しとの間で、メモリセルトランジスタＭＴｃ及びＭＴｄに印加される読み出し電圧の一部が同じである。
【０１３８】
このため、第２実施形態に係る半導体記憶装置１は、ページＰＧ１及びＰＧ２の読み出し動作と、ページＰＧ３及びＰＧ４の読み出し動作と、ページＰＧ５及びＰＧ６の読み出し動作と、ページＰＧ７及びＰＧ８の読み出し動作とのそれぞれを、一括で実行することが出来る。言い換えると、第２実施形態に係る半導体記憶装置１は、２ページ単位で読み出し動作を実行し得る。以下では、ページＰＧ１及びＰＧ２を対象とした読み出し動作のことを、ＰＧ１＆２読み出しと呼び、ページＰＧ３及びＰＧ３を対象とした読み出し動作のことを、ＰＧ３＆４読み出しと呼び、ページＰＧ５及びＰＧ６を対象とした読み出し動作のことを、ＰＧ５＆６読み出しと呼び、ページＰＧ７及びＰＧ８を対象とした読み出し動作のことを、ＰＧ７＆８読み出しと呼ぶ。以下に、第２実施形態に係る半導体記憶装置１の読み出し動作について、ＰＧ１＆２読み出し、ＰＧ３＆４読み出し、ＰＧ５＆６読み出し、ＰＧ７＆８読み出しの順に説明する。
【０１３９】
（ＰＧ１＆２読み出し）
図３１は、第２実施形態に係る半導体記憶装置１におけるＰＧ１＆２読み出しのタイミングチャートの一例を示している。図３１には、入出力信号Ｉ／Ｏと、レディビジー信号ＲＢｎと、ワード線ＷＬａ及びＷＬｂの電圧と、制御信号ＳＴＢａ及びＳＴＢｂとが示されている。尚、第２実施形態に係る半導体記憶装置１が読み出し動作を開始する前の初期状態は、第１実施形態と同様である。
【０１４０】
図３１に示すように、まずメモリコントローラ２は、コマンド“ｘｘｈ”、コマンド“００ｈ”、アドレス情報“ＡＤＤ”、及びコマンド“３０ｈ”を、この順に半導体記憶装置１に送信する。コマンド“ｘｘｈ”は、ページＰＧ１及びＰＧ２に対応する動作を指示するコマンドである。コマンドレジスタ１２にコマンド“３０ｈ”が格納されると、シーケンサ１４は、半導体記憶装置１をレディ状態（ＲＢｎ＝“Ｈ”レベル）からビジー状態（ＲＢｎ＝“Ｌ”レベル）に遷移させて、ＰＧ１＆２読み出しを開始する。ＰＧ１＆２読み出しにおいてシーケンサ１４は、メモリセルアレイ１０Ａに対する読み出し処理と、メモリセルアレイ１０Ｂに対する読み出し処理とを同時に開始し、並行して実行する。
【０１４１】
メモリセルアレイ１０Ａに対する読み出し処理において、選択されたワード線ＷＬａには、読み出し電圧Ｒ１が印加される。また、シーケンサ１４は、ワード線ＷＬａに読み出し電圧Ｒ１が印加されている間に、制御信号ＳＴＢａをアサートする。各センスアンプユニットＳＡＵａは、当該読み出し処理で得られたメモリセルトランジスタＭＴａの読み出し結果を、例えばラッチ回路ＸＤＬに格納させる。同様に、各センスアンプユニットＳＡＵｂは、当該読み出し処理で得られたメモリセルトランジスタＭＴｂの読み出し結果を、例えばラッチ回路ＸＤＬに格納させる。
【０１４２】
メモリセルアレイ１０Ｂに対する読み出し処理において、選択されたワード線ＷＬｂには、読み出し電圧Ｒ２が印加される。また、シーケンサ１４は、ワード線ＷＬｂに読み出し電圧Ｒ２が印加されている間に、制御信号ＳＴＢｂをアサートする。各センスアンプユニットＳＡＵｂは、当該読み出し処理で得られたメモリセルトランジスタＭＴｃの読み出し結果を、例えばラッチ回路ＸＤＬに格納させる。同様に、各センスアンプユニットＳＡＵｄは、当該読み出し処理で得られたメモリセルトランジスタＭＴｄの読み出し結果を、例えばラッチ回路ＸＤＬに格納させる。
【０１４３】
以上で説明されたワード線ＷＬａに対する読み出し電圧Ｒ１の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ２の印加とは並行して処理される。制御信号ＳＴＢａがアサートされるタイミングと、制御信号ＳＴＢｂがアサートされるタイミングとは、ワード線ＷＬａ及びＷＬｂに読み出し電圧が並行して印加されている間であれば良く、揃っていても良いし、ずれていても良い。
【０１４４】
メモリセルアレイ１０Ａに対する読み出し処理とメモリセルアレイ１０Ｂに対する読み出し処理とのそれぞれが完了すると、シーケンサ１４は、ＰＧ１＆２読み出しを終了し、半導体記憶装置１をビジー状態からレディ状態に遷移させる。メモリコントローラ２は、レディビジー信号ＲＢｎの変化に基づいてＰＧ１＆２読み出しの終了を検知すると、例えばリードイネーブル信号ＲＥｎをトグルすることによって、半導体記憶装置１にページＰＧ１の読み出しデータＤＡＴ（ＰＧ１）とＰＧ２の読み出しデータＤＡＴ（ＰＧ２）とを順次出力させる。
【０１４５】
簡潔に述べると、まずセンスアンプモジュール１７Ａ及び１７Ｂ内の複数のラッチ回路ＸＤＬに格納された読み出し結果が、論理回路１８に転送される。すると、論理回路１８が、メモリセルアレイ１０Ａから読み出されたメモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの読み出し結果と、メモリセルアレイ１０Ｂから読み出されたメモリセルトランジスタＭＴｃ及びＭＴｄのそれぞれの読み出し結果と、図２９に示されたシェアコーディングと、図３０に示された復号化ルールとに基づいて、ＰＧ１の読み出しデータとＰＧ２の読み出しデータとを確定させる。それから、確定された読み出しデータＤＡＴ（ＰＧ１）と読み出しデータＤＡＴ（ＰＧ２）とが、入出力回路１１に転送され、リードイネーブル信号ＲＥｎのトグルに基づいてメモリコントローラ２に順次出力される。
【０１４６】
尚、上述した論理回路１８による読み出しデータの復号化処理は、第１実施形態と同様に、半導体記憶装置１がレディ状態に遷移する前に可能な範囲で実行されても良い。例えば、シーケンサ１４は、読み出し対象のセルユニットＣＵの出力順の早い方から、パイプラインを使用して予め入出力回路１１の近くまで読み出しデータを転送しておくことも可能である。第２実施形態に係る半導体記憶装置１は、このようなデータの出力に備えた制御を実行することによって、読み出しデータの出力の開始を早めることが出来る。
【０１４７】
（ＰＧ３＆４読み出し）
図３２は、第２実施形態に係る半導体記憶装置１におけるＰＧ３＆４読み出しのタイミングチャートの一例を示している。図３２に示すように、ＰＧ３＆４読み出しは、図３１を用いて説明されたＰＧ１＆２読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【０１４８】
具体的には、ＰＧ３＆４読み出しにおけるコマンドシーケンスは、ＰＧ１＆２読み出しにおけるコマンド“ｘｘｈ”がコマンド“ｘｙｈ”に置き換えられた構成を有している。コマンド“ｘｙｈ”は、ページＰＧ３及びＰＧ４に対応する動作を指示するコマンドである。また、ＰＧ３＆４読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ３が印加され、これと並行して、ワード線ＷＬｂに読み出し電圧Ｒ２が印加される。そして、ＰＧ３＆４読み出しの終了後に、ページＰＧ３の復号化ルールに基づいた復号化処理とページＰＧ４の復号化ルールに基づいた復号化処理とがそれぞれ実行され、ページＰＧ３の読み出しデータＤＡＴ（ＰＧ３）とページＰＧ４の読み出しデータＤＡＴ（ＰＧ４）とが順次出力される。ＰＧ３＆４読み出しのその他の動作は、ＰＧ１＆２読み出しと同様である。
【０１４９】
（ＰＧ５＆６読み出し）
図３３は、第２実施形態に係る半導体記憶装置１におけるＰＧ５＆６読み出しのタイミングチャートの一例を示している。図３３に示すように、ＰＧ５＆６読み出しは、図３３を用いて説明されたＰＧ１＆２読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【０１５０】
具体的には、ＰＧ５＆６読み出しにおけるコマンドシーケンスは、ＰＧ１＆２読み出しにおけるコマンド“ｘｘｈ”がコマンド“ｘｚｈ”に置き換えられた構成を有している。コマンド“ｘｚｈ”は、ページＰＧ５及びＰＧ６に対応する動作を指示するコマンドである。また、ＰＧ５＆６読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ２が印加され、これと並行して、ワード線ＷＬｂに読み出し電圧Ｒ３が印加される。そして、ＰＧ５＆６読み出しの終了後に、ページＰＧ５の復号化ルールに基づいた復号化処理とページＰＧ６の復号化ルールに基づいた復号化処理とがそれぞれ実行され、ページＰＧ５の読み出しデータＤＡＴ（ＰＧ５）とページＰＧ６の読み出しデータＤＡＴ（ＰＧ６）とが順次出力される。ＰＧ５＆６読み出しのその他の動作は、ＰＧ１＆２読み出しと同様である。
【０１５１】
（ＰＧ７＆８読み出し）
図３４は、第２実施形態に係る半導体記憶装置１におけるＰＧ７＆８読み出しのタイミングチャートの一例を示している。図３４に示すように、ＰＧ５＆６読み出しは、図３３を用いて説明されたＰＧ１＆２読み出しに対して、コマンドシーケンスと、使用される読み出し電圧とが異なっている。
【０１５２】
具体的には、ＰＧ７＆８読み出しにおけるコマンドシーケンスは、ＰＧ１＆２読み出しにおけるコマンド“ｘｘｈ”がコマンド“ｙｘｈ”に置き換えられた構成を有している。コマンド“ｙｘｈ”は、ページＰＧ７及びＰＧ８に対応する動作を指示するコマンドである。また、ＰＧ７＆８読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ２が印加され、これと並行して、ワード線ＷＬｂに読み出し電圧Ｒ１及びＲ３が順に印加される。ワード線ＷＬａに対する読み出し電圧Ｒ２の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ１の印加とは並行して処理される。ワード線ＷＬｂに対する読み出し電圧Ｒ３の印加が処理されている間に、ワード線ＷＬａの電圧は立ち下げられている。
【０１５３】
ページＰＧ７の読み出しデータは、ワード線ＷＬａに対して読み出し電圧Ｒ２を印加することにより得られたメモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの読み出し結果と、ワード線ＷＬｂに対して読み出し電圧Ｒ１を印加することにより得られたメモリセルトランジスタＭＴｃ及びＭＴｄのそれぞれの読み出し結果とによって確定する。一方で、ページＰＧ８の読み出しデータは、ワード線ＷＬｂに対して読み出し電圧Ｒ１及びＲ３を印加することにより得られたメモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの読み出し結果によって確定する。つまり、ＰＧ７＆８読み出しでは、読み出しデータが確定するタイミングが、ページＰＧ８よりもページＰＧ７の方が早い。
【０１５４】
このため、シーケンサ１４は、ワード線ＷＬｂに対して読み出し電圧Ｒ３が印加されている最中に、半導体記憶装置１をビジー状態からレディ状態に遷移させ、ページＰＧ７の読み出しデータＤＡＴ（ＰＧ７）の出力を開始させても良い。この場合、ページＰＧ８の読み出しデータＤＡＴ（ＰＧ８）は、読み出しデータＤＡＴ（ＰＧ７）が出力されている間に、ワード線ＷＬｂに対する読み出し電圧Ｒ３を用いた読み出し処理の完了に応じて確定される。そして、確定された読み出しデータＤＡＴ（ＰＧ８）が、読み出しデータＤＡＴ（ＰＧ７）の出力が完了した後に、続けて出力される。
【０１５５】
尚、シーケンサ１４は、図３４の破線で示されるように、ページＰＧ８の読み出しデータが確定した後に、半導体記憶装置１をビジー状態からレディ状態に遷移させても良い。この場合、読み出しデータＤＡＴ（ＰＧ７）と読み出しデータＤＡＴ（ＰＧ８）との両方が、ページＰＧ８の読み出しデータが確定した後に出力される。ＰＧ７＆８読み出しのその他の動作は、ＰＧ１＆２読み出しと同様である。
【０１５６】
［２−３］第２実施形態の効果
以上で説明された第２実施形態に係る半導体記憶装置１に依れば、ページ毎の読み出し動作を高速化させることが出来る。以下に、第２実施形態に係る半導体記憶装置１の詳細な効果について、比較例を用いて説明する。
【０１５７】
図３５は、第２実施形態の比較例における２ビット／１セル（ＭＬＣ：Multi-Level Cell）のコーディングの一例を示している。図３５に示すように、第２実施形態の比較例では、第２実施形態と同様の４種類のステートのそれぞれに対して、互いに異なる２ビットデータが割り当てられている。本比較例では、下位ページデータが、読み出し電圧Ｒ２を用いた読み出し動作により確定される。上位ページデータが、読み出し電圧Ｒ１及びＲ３を用いた読み出し動作により確定される。このような２ビット／１セルのコーディングは、各ページの読み出し回数に基づいて、例えば１−２コーディングと呼ばれる。
【０１５８】
第２実施形態の比較例のコーディングは、１つのメモリセルトランジスタＭＴを用いて２ビットデータを記憶する。そして、１ページあたりの読み出し回数が、例えば（１＋２）／２＝１．５回である。
【０１５９】
これに対して、第２実施形態に係る半導体記憶装置１は、２つのメモリセルトランジスタＭＴの組を用いて４ビットデータを記憶する。そして、１ページあたりの読み出し回数が、（１＋１＋１＋１＋１＋１＋１＋２）／８＝１．１２５回である。
【０１６０】
このように、第２実施形態に係る半導体記憶装置１では、メモリセルトランジスタＭＴあたりの記憶容量が第２実施形態の比較例と同じである一方で、１ページあたりの読み出し回数が第２実施形態の比較例よりも少なくなる。従って、第２実施形態に係る半導体記憶装置１は、同じ記憶領域の面積で第２実施形態の比較例と同等の記憶容量を実現し、且つ第２実施形態の比較例よりもページ毎の読み出し動作を高速化させることが出来る。
【０１６１】
［２−４］第２実施形態の変形例
第２実施形態と同様の効果を有するシェアコーディングは、図２９に示されたシェアコーディングに限定されない。以下に、第２実施形態と同様の効果を有するその他のシェアコーディングの一例について、第２実施形態の第１〜第５変形例として例示する。尚、第２実施形態と同様の効果を有するシェアコーディングは、以下に示される第２実施形態の各変形例以外にも存在し得る。
【０１６２】
（第２実施形態の第１変形例）
図３６は、第２実施形態の第１変形例におけるシェアコーディングを示している。第２実施形態の第１変形例では、図３６及び以下示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１６３】
（例）読み出しページ：［復号化ルール］、［使用する読み出し電圧］
ＰＧ１：［１,０,０,１,０,１,１,０,０,１,１,０,１,０,０,１］、［Ｒ１／Ｒ２］
ＰＧ２：［１,０,１,０,１,０,１,０,０,１,０,１,０,１,０,１］、［Ｒ１／Ｒ２］
ＰＧ３：［１,０,１,０,１,０,１,０,０,１,０,１,０,１,０,１］、［Ｒ３／Ｒ２］
ＰＧ４：［１,１,０,０,０,０,１,１,１,１,０,０,０,０,１,１］、［Ｒ３／Ｒ２］
ＰＧ５：［１,１,０,０,１,１,０,０,０,０,１,１,０,０,１,１］、［Ｒ２／Ｒ３］
ＰＧ６：［１,１,０,０,１,１,０,０,０,０,１,１,０,０,１,１］、［Ｒ２／Ｒ３］
ＰＧ７：［１,１,１,１,０,０,０,０,１,１,１,１,０,０,０,０］、［Ｒ２／Ｒ１］
ＰＧ８：［１,０,１,０,１,０,１,０,１,０,１,０,１,０,１,０］、［−／（Ｒ１,Ｒ３）］
【０１６４】
（第２実施形態の第２変形例）
図３７は、第２実施形態の第２変形例におけるシェアコーディングを示している。第２実施形態の第２変形例では、図３７及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１６５】
（例）読み出しページ：［復号化ルール］、［使用する読み出し電圧］
ＰＧ１：［１,０,０,１,０,１,１,０,１,０,０,１,０,１,１,０］、［Ｒ２／Ｒ１］
ＰＧ２：［１,０,１,０,１,０,１,０,０,１,０,１,０,１,０,０］、［Ｒ２／Ｒ１］
ＰＧ３：［１,０,１,０,１,０,１,０,１,０,１,０,１,０,１,０］、［Ｒ３／Ｒ２］
ＰＧ４：［１,０,０,１,１,０,０,１,０,１,１,０,０,１,１,０］、［Ｒ３／Ｒ２］
ＰＧ５：［１,０,１,０,１,０,１,０,０,１,０,１,０,１,０,０］、［Ｒ２／Ｒ３］
ＰＧ６：［１,１,０,０,０,０,１,１,１,１,０,０,０,０,１,０］、［Ｒ２／Ｒ３］
ＰＧ７：［１,１,０,０,１,１,０,０,０,０,１,１,０,０,１,０］、［Ｒ１／Ｒ２］
ＰＧ８：［１,１,１,１,０,０,０,０,１,１,１,１,０,０,０,０］、［（Ｒ１,Ｒ３）／−］
【０１６６】
（第２実施形態の第３変形例）
図３８は、第２実施形態の第３変形例におけるシェアコーディングを示している。第２実施形態の第３変形例では、図３８及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１６７】
（例）読み出しページ：［復号化ルール］、［使用する読み出し電圧］
ＰＧ１：［１,０,０,１,１,０,０,１,０,１,１,０,０,１,１,０］、［Ｒ２／Ｒ１］
ＰＧ２：［１,０,１,０,０,１,０,１,１,０,１,０,０,１,０,０］、［Ｒ２／Ｒ１］
ＰＧ３：［１,０,１,０,１,０,１,０,１,０,１,０,１,０,１,０］、［Ｒ３／Ｒ２］
ＰＧ４：［１,０,０,１,０,１,１,０,１,０,０,１,０,１,１,０］、［Ｒ３／Ｒ２］
ＰＧ５：［１,０,１,０,０,１,０,１,１,０,１,０,０,１,０,０］、［Ｒ２／Ｒ３］
ＰＧ６：［１,１,０,０,０,０,１,１,１,１,０,０,０,０,１,０］、［Ｒ２／Ｒ３］
ＰＧ７：［１,１,０,０,１,１,０,０,０,０,１,１,０,０,１,０］、［Ｒ１／Ｒ２］
ＰＧ８：［１,１,１,１,１,１,１,１,０,０,０,０,０,０,０,０］、［（Ｒ１,Ｒ３）／−］
【０１６８】
（第２実施形態の第４変形例）
図３９は、第２実施形態の第４変形例におけるシェアコーディングを示している。第２実施形態の第４変形例では、図３９及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１６９】
（例）読み出しページ：［復号化ルール］、［使用する読み出し電圧］
ＰＧ１：［１,０,０,１,０,１,１,０,１,０,０,１,０,１,１,０］、［Ｒ１／Ｒ２］
ＰＧ２：［１,０,１,０,１,０,１,０,１,０,１,０,１,０,１,０］、［Ｒ１／Ｒ２］
ＰＧ３：［１,０,０,１,１,０,０,１,０,１,１,０,０,１,１,０］、［Ｒ２／Ｒ１］
ＰＧ４：［１,０,１,０,０,１,０,１,１,０,１,０,０,１,０,０］、［Ｒ２／Ｒ１］
ＰＧ５：［１,０,１,０,０,１,０,１,１,０,１,０,０,１,０,０］、［Ｒ２／Ｒ３］
ＰＧ６：［１,１,０,０,０,０,１,１,１,１,０,０,０,０,１,０］、［Ｒ２／Ｒ３］
ＰＧ７：［１,１,０,０,１,１,０,０,０,０,１,１,０,０,１,０］、［Ｒ３／Ｒ２］
ＰＧ８：［１,１,１,１,１,１,１,１,０,０,０,０,０,０,０,０］、［（Ｒ１,Ｒ３）／−］
【０１７０】
また、第２実施形態の第４変形例のシェアコーディングでは、第２実施形態及び第２実施形態の第１〜第３変形例のそれぞれに対して、ＰＧ７＆８読み出しの挙動が異なっている。図４０は、第２実施形態の第４変形例におけるＰＧ７＆８読み出しの一例を示している。図４０に示すように、第２実施形態の第４変形例におけるＰＧ７＆ＰＧ８読み出しは、リバースリードを利用する。尚、“リバースリード”は、複数の読み出し電圧を高い方から印加する読み出し動作のことを示している。
【０１７１】
具体的には、第２実施形態の第４変形例におけるＰＧ７＆８読み出しでは、ワード線ＷＬａに読み出し電圧Ｒ３及びＲ１がこの順に印加され、これと並行して、ワード線ＷＬｂに読み出し電圧Ｒ２が順に印加される。ワード線ＷＬａに対する読み出し電圧Ｒ３の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ２の印加とは並行して処理される。ワード線ＷＬａに対する読み出し電圧Ｒ１の印加が処理されている間に、ワード線ＷＬａの電圧は立ち下げられている。
【０１７２】
ページＰＧ７の読み出しデータは、ワード線ＷＬａに対して読み出し電圧Ｒ３を印加することにより得られたメモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの読み出し結果と、ワード線ＷＬｂに対して読み出し電圧Ｒ２を印加することにより得られたメモリセルトランジスタＭＴｃ及びＭＴｄのそれぞれの読み出し結果とによって確定する。一方で、ページＰＧ８の読み出しデータは、ワード線ＷＬｂに対して読み出し電圧Ｒ１及びＲ３を印加することにより得られたメモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの読み出し結果によって確定する。
【０１７３】
第２実施形態の第４変形例におけるＰＧ７＆８読み出しは、メモリセルアレイ１０Ａに対する読み出し処理で上述されたリバースリードを適用することによって、ページＰＧ７及びＰＧ８のそれぞれの読み出しデータが確定するタイミングを、第２実施形態におけるＰＧ７及びＰＧ８読み出しと同様にすることが出来る。第２実施形態の第４変形例におけるＰＧ７＆８読み出しのその他の動作は、第２実施形態と同様である。
【０１７４】
（第２実施形態の第５変形例）
図４１は、第２実施形態の第５変形例におけるシェアコーディングを示している。第２実施形態の第５変形例では、図４１及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０１７５】
（例）読み出しページ：［復号化ルール］、［使用する読み出し電圧］
ＰＧ１：［１,０,１,０,１,０,１,０,１,０,１,０,１,０,１,０］、［Ｒ１／Ｒ２］
ＰＧ２：［１,０,０,１,１,０,０,１,０,１,１,０,０,１,１,０］、［Ｒ１／Ｒ２］
ＰＧ３：［１,０,０,１,０,１,１,０,１,０,０,１,０,１,１,０］、［Ｒ２／Ｒ１］
ＰＧ４：［１,０,１,０,１,０,１,０,０,１,０,１,０,１,０,０］、［Ｒ２／Ｒ１］
ＰＧ５：［１,０,１,０,１,０,１,０,０,１,０,１,０,１,０,０］、［Ｒ２／Ｒ３］
ＰＧ６：［１,１,０,０,０,０,１,１,１,１,０,０,０,０,１,０］、［Ｒ２／Ｒ３］
ＰＧ７：［１,１,０,０,１,１,０,０,０,０,１,１,０,０,１,０］、［Ｒ３／Ｒ２］
ＰＧ８：［１,１,１,１,０,０,０,０,１,１,１,１,０,０,０,０］、［（Ｒ１,Ｒ３）／−］
【０１７６】
また、第２実施形態の第５変形例のシェアコーディングでは、第２実施形態の第４変形例と同様に、ＰＧ７＆８読み出しにおいてリバースリードが利用され得る。第２実施形態の第５変形例のその他の構成及び動作は、第２実施形態と同様である。
【０１７７】
（第２実施形態の第６変形例）
第２実施形態の第６変形例及び第７変形例は、第２実施形態のシェアコーディングにおいて組み合わされるメモリセルトランジスタＭＴの配置に関する。以下に、第２実施形態の第６変形例及び第７変形例について順に説明する。
【０１７８】
図４２は、第２実施形態の第６変形例におけるメモリセルトランジスタＭＴの配置の一例を示し、メモリセルアレイ１０Ａに対応する構成の一部を表示している。尚、第２実施形態の第６変形例におけるメモリセルアレイ１０ＢにおけるメモリセルトランジスタＭＴｃ及びＭＴｄの配置は、メモリセルアレイ１０ＡにおけるメモリセルトランジスタＭＴａ及びＭＴｂの配置とそれぞれ同様である。
【０１７９】
図４２に示すように、メモリセルトランジスタＭＴａが、ビット線ＢＬ０〜ＢＬ（ｋ−１）（ｋは、２／ｍに相当する数字）のそれぞれに割り当てられ、メモリセルトランジスタＭＴｂが、ビット線ＢＬｋ〜ＢＬｍのそれぞれに割り当てられている。言い換えると、メモリセルトランジスタＭＴａが、センスアンプユニットＳＡＵ０〜ＳＡＵ（ｋ−１）のそれぞれに割り当てられ、メモリセルトランジスタＭＴｂが、センスアンプユニットＳＡＵＳＡＵｋ〜ＳＡＵｍのそれぞれに割り当てられている。
【０１８０】
この場合、メモリセルアレイ１０Ａは、複数のメモリセルトランジスタＭＴａが連続的に並んだ領域と、複数のメモリセルトランジスタＭＴｂが連続的に並んだ領域とを含んでいる。同様に、図示が省略されているが、メモリセルアレイ１０Ｂは、複数のメモリセルトランジスタＭＴｃが連続的に並んだ領域と、複数のメモリセルトランジスタＭＴｄが連続的に並んだ領域とを含んでいる。第２実施形態の第６変形例のその他の構成及び動作は、第２実施形態と同様である。
【０１８１】
（第２実施形態の第７変形例）
図４３は、第２実施形態の第７変形例におけるメモリセルトランジスタＭＴの配置の一例を示し、メモリセルアレイ１０Ａに対応する構成の一部を表示している。尚、第２実施形態の第７変形例におけるメモリセルアレイ１０ＢにおけるメモリセルトランジスタＭＴｃ及びＭＴｄの配置は、メモリセルアレイ１０ＡにおけるメモリセルトランジスタＭＴａ及びＭＴｂの配置とそれぞれ同様である。
【０１８２】
図４３に示すように、メモリセルトランジスタＭＴａが、偶数番号のビット線ＢＬのそれぞれに割り当てられ、メモリセルトランジスタＭＴｂが、奇数番号のビット線ＢＬのそれぞれに割り当てられている。言い換えると、メモリセルトランジスタＭＴａが、偶数番号のセンスアンプユニットＳＡＵのそれぞれに割り当てられ、メモリセルトランジスタＭＴｂが、奇数番号のセンスアンプユニットＳＡＵのそれぞれに割り当てられている。
【０１８３】
この場合、メモリセルアレイ１０Ａでは、メモリセルトランジスタＭＴａ及びＭＴｂが交互に並んで配置されている。同様に、メモリセルアレイ１０Ｂでは、メモリセルトランジスタＭＴｃ及びＭＴｄが交互に並んで配置されている。尚、複数個のメモリセルトランジスタＭＴａと、複数個のメモリセルトランジスタＭＴｂとが交互に配置されても良い。第２実施形態の第７変形例のその他の構成及び動作は、第２実施形態と同様である。
【０１８４】
第２実施形態の第６及び第７変形例のそれぞれにおいて、シェアコーディングを用いたデータの記憶で組み合わされるメモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄは、メモリセルアレイ１０Ａ内のメモリセルトランジスタＭＴａ及びＭＴｂと、メモリセルアレイ１０Ｂ内のメモリセルトランジスタＭＴｃ及びＭＴｄとのそれぞれから１つずつ抽出されていれば良く、任意の場所に配置され得る。
【０１８５】
また、メモリセルトランジスタＭＴａに接続されたセンスアンプユニットＳＡＵａと、メモリセルトランジスタＭＴｂに接続されたセンスアンプユニットＳＡＵｂと、メモリセルトランジスタＭＴｃに接続されたセンスアンプユニットＳＡＵｃと、メモリセルトランジスタＭＴｂに接続されたセンスアンプユニットＳＡＵｄとのそれぞれは、関連付けられたメモリセルトランジスタＭＴの配置に応じて、任意の場所に配置され得る。
【０１８６】
（第２実施形態の第８変形例）
第２実施形態の第８変形例及び第９変形例は、センスアンプモジュール１７内で簡単な論理演算が実行される場合の回路構成に関する。以下に、第２実施形態の第８変形例及び第９変形例について順に説明する。
【０１８７】
図４４は、第２実施形態の第８変形例におけるセンスアンプモジュール１７Ａの回路構成の一例を示し、メモリセルアレイ１０Ａに対応する構成の一部を表示している。尚、第２実施形態の第８変形例におけるセンスアンプモジュール１７Ｂの構成は、センスアンプモジュール１７Ａと同様である。
【０１８８】
図４４に示すように、センスアンプモジュール１７Ａは、複数のセンスアンプセットＳＡＳを含んでいる。各センスアンプセットＳＡＳは、スイッチＳＷと、１つのセンスアンプユニットＳＡＵａと１つのセンスアンプユニットＳＡＵｂとの組み合わせを含んでいる。センスアンプユニットＳＡＵａは、バスＬＢＵＳ１に共通に接続されたセンスアンプ部ＳＡ１、ラッチ回路ＳＤＬ１、ＡＤＬ１、ＢＤＬ１、ＣＤＬ１、ＤＤＬ１及びＸＤＬ１を含んでいる。センスアンプユニットＳＡＵｂは、バスＬＢＵＳ２に共通に接続されたセンスアンプ部ＳＡ２、ラッチ回路ＳＤＬ２、ＡＤＬ２、ＢＤＬ２、ＣＤＬ２、ＤＤＬ２及びＸＤＬ２を含んでいる。ラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれは、バスＢＵＳを介して論理回路１８に接続されている。スイッチＳＷは、バスＬＢＵＳ１及びＬＢＵＳ２の間に接続され、スイッチＳＷのオンオフは、シーケンサ１４によって制御される。
【０１８９】
各センスアンプセットＳＡＳは、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれのラッチ回路を用いて簡単な論理演算を実行することが出来る。同様に、センスアンプモジュール１７Ｂにも、センスアンプユニットＳＡＵｃ及びＳＡＵｄを含むセンスアンプセットＳＡＳが設けられる。第２実施形態の第８変形例のその他の構成及び動作は、第２実施形態と同様である。
【０１９０】
（第２実施形態の第９変形例）
図４５は、第２実施形態の第９変形例におけるセンスアンプモジュール１７Ａの回路構成の一例を示し、メモリセルアレイ１０Ａに対応する構成の一部を表示している。尚、第２実施形態の第９変形例におけるセンスアンプモジュール１７Ｂの構成は、センスアンプモジュール１７Ａと同様である。
【０１９１】
図４５に示すように、第２実施形態の第９変形例におけるセンスアンプモジュール１７Ａは、図４４を用いて説明された第２実施形態の第８変形例におけるセンスアンプモジュール１７Ａから、ラッチ回路ＸＤＬ２とバスＢＵＳとの間の接続が省略された構成を有する。つまり、第２実施形態の第９変形例では、各センスアンプセットＳＡＳが、１つのラッチ回路ＸＤＬを介して論理回路１８と接続されている。第２実施形態の第９変形例のその他の構成及び動作は、第２実施形態の第８変形例と同様である。
【０１９２】
第２実施形態の第８及び第９変形例のそれぞれにおいて、各センスアンプセットＳＡＳは、第２実施形態における論理回路１８の一部の演算を実行することが出来る。これにより、第２実施形態の第８及び第９変形例のそれぞれは、論理回路１８の回路面積を抑制することが出来る。また、センスアンプセットＳＡＳが論理回路１８の処理の全てを実行することが可能であれば、論理回路１８が省略されても良い。センスアンプセットＳＡＳは、第２実施形態の第８変形例及び第９変形例のように、少なくとも１つのラッチ回路ＸＤＬを介して論理回路１８に接続されていれば良い。
【０１９３】
第２実施形態の第８及び第９変形例のそれぞれにおいて、センスアンプユニットＳＡＵａ及びＳＡＵｂの配置は、例えば第２実施形態の第７変形例で説明された配置が適用される。これに限定されず、センスアンプモジュール１７ＡのセンスアンプセットＳＡＳに含まれたセンスアンプユニットＳＡＵａ及びＳＡＵｂは隣接していなくても良く、互いに通信可能に配置されていれば良い。同様に、センスアンプモジュール１７ＢのセンスアンプセットＳＡＳに含まれたセンスアンプユニットＳＡＵｃ及びＳＡＵｄは隣接していなくても良く、互いに通信可能に配置されていれば良い。
【０１９４】
第２実施形態では、バスＢＵＳａ、ＢＵＳｂ、ＢＵＳｃ及びＢＵＳｄが分離して設けられた場合について例示したが、これに限定されない。センスアンプモジュール１７と論理回路１８との間に設けられるバスＢＵＳの本数及び組み合わせは、任意に設計され得る。
【０１９５】
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、５ビット／２セルのシェアコーディングを適用する記憶領域と従来のコーディングを適用する記憶領域とを組み合わせることによって、読み出しページ毎のページサイズを統一する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
【０１９６】
［３−１］構成
図４６は、第３実施形態に係る半導体記憶装置１の全体構成の一例を示している。図４６に示すように、第３実施形態に係る半導体記憶装置１は、図１を用いて説明された第１実施形態に係る半導体記憶装置１から１つのプレーンＰＬが省略された構成を有する。尚、第３実施形態に係る半導体記憶装置１は、少なくとも１つのプレーンＰＬを備えていれば良く、複数のプレーンＰＬを備えていても良い。以下で説明される構成及び動作は、複数のプレーンＰＬのそれぞれに対して適用され得る。以下に、第３実施形態に係る半導体記憶装置１におけるデータの記憶方法について項目分けして説明する。
【０１９７】
（記憶領域のレイアウトについて）
図４７は、第３実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図４７に示すように、第３実施形態におけるメモリセルアレイ１０は、Ｘ方向に並んで配置された第１領域ＣＲ１及び第２領域ＣＲ２を含んでいる。ロウデコーダモジュール１６は、例えば第１領域ＣＲ１側に設けられ、第１領域ＣＲ１及び第２領域ＣＲ２で共有されたワード線ＷＬを用いてメモリセルトランジスタＭＴを制御する。
【０１９８】
第１領域ＣＲ１と第２領域ＣＲ２とは、適用される記憶方式が異なる。例えば、第１領域ＣＲ１では、後述する５ビット／２セルのシェアコーディング（Ｄ２．５）が適用され、第２領域ＣＲ２では、２ビット／１セルのコーディング（Ｄ２）が適用される。例えば、１本のワード線ＷＬには、第１領域ＣＲ１内で少なくとも１６ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝１６ｋＢ）、第２領域ＣＲ２内で少なくとも４ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝４ｋＢ）。
【０１９９】
以下の実施形態では、共通のワード線ＷＬに接続されたメモリセルトランジスタＭＴ、すなわち１つのセルユニットＣＵによって記憶されるデータのことを“ページデータ”と定義する。そして、１つのセルユニットＣＵは、使用されるコーディングに応じて複数ページデータを記憶し得る。第３実施形態に係る半導体記憶装置１では、１つのセルユニットＣＵによって３ページデータが記憶され、設定された３ページデータのそれぞれのページサイズが１６ｋＢに統一される。
【０２００】
（シェアコーディングに関する回路構成について）
図４８は、第３実施形態に係る半導体記憶装置１においてページデータの記憶に使用される構成の接続の一例を示している。図４８に示すように、第１領域ＣＲ１は、複数のメモリセルトランジスタＭＴａと、複数のメモリセルトランジスタＭＴｂとを含み、第２領域ＣＲ２は、複数のメモリセルトランジスタＭＴｃを含んでいる。第１領域ＣＲ１内のメモリセルトランジスタＭＴａ及びＭＴｂと、第２領域ＣＲ２内のメモリセルトランジスタＭＴｃとは、ワード線ＷＬを共有している。メモリセルトランジスタＭＴａ、ＭＴｂ及びＭＴｃは、それぞれビット線ＢＬａ、ＢＬｂ及びＢＬｃに接続される。
【０２０１】
メモリセルトランジスタＭＴａが記憶するデータＤＡＴａは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵａによって読み出され、データバスＢＵＳａを介して論理回路１８に転送される。メモリセルトランジスタＭＴｂが記憶するデータＤＡＴｂは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｂによって読み出され、データバスＢＵＳｂを介して論理回路１８に転送される。論理回路１８は、メモリセルトランジスタＭＴａから読み出されたデータＤＡＴａと、メモリセルトランジスタＭＴｂから読み出されたデータＤＡＴｂとを用いて復号化処理を実行し、復号化したデータＤＡＴを、入出力回路１１を介してメモリコントローラ２に出力する。
【０２０２】
メモリセルトランジスタＭＴｃが記憶するデータＤＡＴｃは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｃによって読み出され、データバスＢＵＳｃを介して入出力回路１１に転送される。データＤＡＴｃは、論理回路１８による復号化処理が実行されることなく、そのまま読み出しデータＤＡＴとして出力される。尚、データＤＡＴｃは、論理回路１８を介して入出力回路１１に転送されても良い。この場合、論理回路１８は、データＤＡＴｃに対する復号化処理を省略して、データＤＡＴｃをそのまま入出力回路１１に転送する。尚、データバスＢＵＳａ、ＢＵＳｂ及びＢＵＳｃは、分離されていなくても良い。第３実施形態で説明される動作が実行可能であれば、データバスは適宜共有されても良い。
【０２０３】
（第１領域ＣＲ１で使用されるシェアコーディングの詳細について）
図４９は、第３実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第１領域ＣＲ１内のメモリセルトランジスタＭＴの閾値電圧分布の一例を示している。図４９に示すように、第１領域ＣＲ内の複数のメモリセルトランジスタＭＴの閾値電圧分布は、６種類のステートを形成し得る。具体的には、第３実施形態における閾値電圧分布は、第１実施形態で図９を用いて説明された１６種類のステートから“Ｓ６”〜“Ｓ１５”ステートが省略され、残る各ステートの分布が広がった構成を有している。
【０２０４】
第１領域ＣＲ１内のメモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの閾値電圧は、上述された６種類のステートのいずれかに含まれ得る。つまり、第３実施形態の第１領域ＣＲ１では、メモリセルトランジスタＭＴａに適用され得る６種類のステートと、メモリセルトランジスタＭＴｂに適用され得る６種類のステートとの組み合わせが、３６種類存在する。そして、第３実施形態に係る半導体記憶装置１では、この３６種類の組み合わせのそれぞれに、５ビットデータが割り当てられる。尚、互いに異なる５ビットデータを割り当てるためには、少なくとも３２種類の組み合わせが存在していれば良い。このため、重複した５ビットデータが、一部の組み合わせに割り当てられても良い。
【０２０５】
図５０は、第３実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第１領域ＣＲ１で使用されるシェアコーディングの一例を示している。第３実施形態における第１領域ＣＲ１では、図５０及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０２０６】
（例）読み出しページ：復号化ルール［ａ,ｂ,ｃ,ｄ］、使用する読み出し電圧［ＭＴａに設定された読み出し電圧／ＭＴｂに設定された読み出し電圧］
ＰＧ１：［１,１,１,０］、［Ｒ２／Ｒ２］
ＰＧ２：［１,０,１,０］、［−／（Ｒ１,Ｒ４）］
ＰＧ３：［１,１,０,０］、［（Ｒ１,Ｒ４）／−］
ＰＧ４：［１,０,０,１］、［（Ｒ３,Ｒ５）／Ｒ２］
ＰＧ５：［１,０,０,１］、［Ｒ２／（Ｒ３,Ｒ５）］
【０２０７】
以上で説明された２つのメモリセルトランジスタＭＴａ及びＭＴｂによって５ビットデータが記憶されるコーディングは、５ビット／２セルのシェアコーディングとも呼ばれる。また、第３実施形態の第１領域ＣＲ１で使用されるシェアコーディングでは、ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、及びＰＧ５の読み出し回数が、それぞれ１回、２回、２回、２回、及び２回である。このため、第３実施形態の第１領域ＣＲ１で使用されるシェアコーディングは、１−２−２−２−２コーディングとも呼ばれる。
【０２０８】
（第２領域ＣＲ２で使用されるコーディングについて）
図５１は、第３実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第２領域ＣＲ２で使用されるコーディングの一例を示している。図５１に示すように、第３実施形態における第２領域ＣＲ２では、２ビットデータが、第１領域ＣＲ１で使用される６種類のステートの一部に割り当てられる。
【０２０９】
具体的には、“１１（第１ビット／第２ビット）”データが、“Ｓ０”ステートに割り当てられている。“１０”データが、“Ｓ２”ステートに割り当てられている。“００”データが、“Ｓ４”ステートに割り当てられている。“０１”データが、“Ｓ５”ステートに割り当てられている。
【０２１０】
そして、第１ビットを含むページＰＧ１の読み出し動作では、読み出し電圧Ｒ４が使用される。第２ビットを含むページＰＧ２の読み出し動作では、読み出し電圧Ｒ２及びＲ５が使用される。つまり、本例では、第２領域ＣＲ２において、２ビット／１セルの１−２コーディングが使用される。第３実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
【０２１１】
尚、第３実施形態では、“１１”データを記憶するメモリセルトランジスタＭＴの閾値電圧が、“Ｓ０”〜“Ｓ１”ステートの範囲内に含まれていれば良い。また、“０１”データを記憶するメモリセルトランジスタＭＴの閾値電圧が、“Ｓ２”〜“Ｓ３”ステートの範囲内に含まれていれば良い。これに限定されず、第２領域ＣＲ２で使用される２ビット／１セルのコーディングは、第１領域ＣＲ１のシェアコーディングのＰＧ１読み出しで使用される読み出し電圧のいずれかを、少なくとも使用していれば良い。
【０２１２】
［３−２］読み出し動作
図５２は、第３実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図５２に示すように、第３実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、３ページデータのページ毎の読み出し動作を実行することが出来る。図５２（１）〜（３）は、それぞれ下位ページデータ、中位ページデータ、及び上位ページデータの読み出し動作に対応している。以下に、第３実施形態における各ページの読み出し動作の詳細について説明する。尚、以下では、下位ページデータの読み出し動作のことを、“下位ページ読み出し”と呼ぶ。中位ページデータの読み出し動作のことを、“中位ページ読み出し”と呼ぶ。上位ページデータの読み出し動作のことを、“上位ページ読み出し”と呼ぶ。
【０２１３】
（下位ページ読み出し）
下位ページデータは、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１及びＰＧ２との組み合わせに対応している。図５２（１）に示すように、半導体記憶装置１は、メモリコントローラ２から下位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０２１４】
下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ５及びＲ４が順に印加される。読み出し電圧Ｒ２による読み出しが完了すると、第１領域ＣＲ１のページＰＧ１のデータが確定する。読み出し電圧Ｒ５による読み出しが完了すると、第２領域ＣＲ２のページＰＧ２のデータが確定する。読み出し電圧Ｒ４による読み出しが完了すると、第２領域ＣＲ２のページＰＧ１のデータが確定する。
【０２１５】
読み出し電圧Ｒ２、Ｒ５及びＲ４の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ１（８ｋＢ）、第２領域ＣＲ２のページＰＧ２（４ｋＢ）、第２領域ＣＲ２のページＰＧ１（４ｋＢ）の順に、データＤＡＴが出力される。下位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ１）＋４ｋＢ（ＣＲ２：ＰＧ１）＋４ｋＢ（ＣＲ２：ＰＧ２）＝１６ｋＢである。
【０２１６】
（中位ページ読み出し）
中位ページデータは、第１領域ＣＲ１のページＰＧ２及びＰＧ３の組み合わせに対応している。図５２（２）に示すように、半導体記憶装置１は、メモリコントローラ２から中位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、中位ページ読み出しを実行する。
【０２１７】
中位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ１及びＲ４が順に印加される。読み出し電圧Ｒ１及びＲ４のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ２及びＰＧ３のそれぞれのデータが確定する。
【０２１８】
読み出し電圧Ｒ１及びＲ４の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。中位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ２（８ｋＢ）、第１領域ＣＲ１のページＰＧ３（８ｋＢ）の順に、データＤＡＴが出力される。中位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ２）＋８ｋＢ（ＣＲ１：ＰＧ３）＝１６ｋＢである。
【０２１９】
（上位ページ読み出し）
上位ページデータは、第１領域ＣＲ１のページＰＧ４及びＰＧ５の組み合わせに対応している。図５２（３）に示すように、半導体記憶装置１は、メモリコントローラ２から上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、上位ページ読み出しを実行する。
【０２２０】
上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ３及びＲ５が順に印加される。読み出し電圧Ｒ２、Ｒ３及びＲ５のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ４及びＰＧ５のそれぞれのデータが確定する。
【０２２１】
読み出し電圧Ｒ２、Ｒ３及びＲ５の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。上位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ４（８ｋＢ）、第１領域ＣＲ１のページＰＧ５（８ｋＢ）の順に、データＤＡＴが出力される。上位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ４）＋８ｋＢ（ＣＲ１：ＰＧ５）＝１６ｋＢである。
【０２２２】
以上のように、第３実施形態における各ページのデータサイズは、いずれも１６ｋＢに揃えられている。尚、各ページの読み出し動作におけるデータの出力順は、適宜入れ替えられても良い。下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１と第２領域ＣＲ２のページＰＧ２とのそれぞれのデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。また、下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。
【０２２３】
［３−３］第３実施形態の効果
以上で説明された第３実施形態に係る半導体記憶装置１に依れば、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。以下に、第３実施形態に係る半導体記憶装置１の詳細な効果について、比較例を用いて説明する。
【０２２４】
図５３は、第３実施形態の比較例におけるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図５３に示すように、第３実施形態の比較例におけるメモリセルアレイ１０は、第３実施形態と同様の５ビット／２セルのシェアコーディング（Ｄ２．５）が適用された領域のみを有している。
【０２２５】
図５４は、第３実施形態の比較例におけるページ毎の読み出し動作の流れの一例を示している。図５４に示すように、第３実施形態の比較例における下位ページデータは、５ビット／２セルのシェアコーディングのページＰＧ１に対応している。つまり、第３実施形態の比較例では、下位ページデータのページサイズが、８ｋＢ（ＰＧ１）になる。
【０２２６】
第３実施形態で説明された５ビット／２セルのシェアコーディングは、ページＰＧ２及びＰＧ３で設定された読み出し電圧が同じであるため、ページＰＧ２及びＰＧ３の読み出し動作を一括で実行することが出来る。中位ページデータにページＰＧ２及びＰＧ３が割り当てられた場合、中位ページデータのページサイズが、８ｋＢ（ＰＧ２）＋８ｋＢ（ＰＧ３）＝１６ｋＢになる。同様に、ページＰＧ４及びＰＧ５の読み出し動作が、一括で実行され得る。上位ページデータにページＰＧ４及びＰＧ５が割り当てられた場合、上位ページデータのページサイズが、８ｋＢ（ＰＧ４）＋８ｋＢ（ＰＧ５）＝１６ｋＢになる。
【０２２７】
第３実施形態の比較例に係る半導体記憶装置１は、上述したようにシェアコーディングの複数ページを一括で読み出すことによって、読み出し動作を高速化することが出来る。しかしながら、下位ページデータのページサイズ（８ｋＢ）が、その他のページデータのページサイズ（１６ｋＢ）とで異なっている。メモリコントローラ２によるデータの取り扱いは、ページサイズのばらつきにより煩雑になり得るため、読み出しページ毎のページサイズは統一されていることが好ましい。
【０２２８】
これに対して、第３実施形態に係る半導体記憶装置１は、コーディングの異なる２つの記憶領域（第１領域ＣＲ１及び第２領域ＣＲ２）を備えている。具体的には、第１領域ＣＲ１は、メインの記憶領域として使用され、第３実施形態で説明された５ビット／２セルのシェアコーディングが適用される。第２領域ＣＲ２は、サブの補助領域として使用され、例えば２ビット／１セルのコーディングが適用される。
【０２２９】
そして、第３実施形態に係る半導体記憶装置１は、下位ページ読み出しにおいて、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１及びＰＧ２との読み出しとを一括で実行する。下位ページデータのページサイズは、第２領域ＣＲ２に配置された複数のメモリセルトランジスタＭＴが第１領域ＣＲ１のページＰＧ１と同様の記憶容量を有する場合に、その他のページデータと同様の１６ｋＢになる。
【０２３０】
その結果、第３実施形態に係る半導体記憶装置１は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。そして、第３実施形態に係る半導体記憶装置１を制御するメモリコントローラ２は、データの取り扱いを簡便にすることが出来るため、メモリコントローラ２の設計コストも抑制され得る。
【０２３１】
尚、ワード線ＷＬのロウデコーダモジュール１６から遠い部分では、電圧変化の遅延が発生し得る。そこで、第３実施形態に係る半導体記憶装置１では、２ビット／１セルのコーディングが適用された第２領域ＣＲ２が、第１領域ＣＲ１よりもロウデコーダモジュール１６から離れた領域に配置されている。第２領域ＣＲ２に適用されたコーディングは、第１領域ＣＲ１に適用されたシェアコーディングよりも隣り合うステートの間隔に余裕がある。このため、第３実施形態で説明された第１領域ＣＲ１及び第２領域ＣＲ２の配置は、ワード線ＷＬの電圧変化の遅延によるエラービットの発生を抑制することが出来る。
【０２３２】
［３−４］第３実施形態の変形例
第３実施形態と同様の効果を有する領域ＣＲ１及びＣＲ２のコーディングの組み合わせは、第３実施形態で説明されたコーディングの組み合わせに限定されない。以下に、第３実施形態と同様の効果を有するコーディングの組み合わせについて第３実施形態の変形例として例示する。尚、第３実施形態と同様の効果を有するコーディングの組み合わせは、第３実施形態の変形例以外にも存在し得る。
【０２３３】
第３実施形態の変形例において、メモリセルアレイ１０の第１領域ＣＲ１で使用されるシェアコーディングは、第３実施形態と同様である。一方で、第３実施形態の変形例では、メモリセルアレイ１０の第２領域ＣＲ２で使用されるコーディングが、第３実施形態と異なっている。図５５は、第３実施形態の変形例においてメモリセルアレイ１０の第２領域ＣＲ２で使用されるコーディングの一例を示している。
【０２３４】
図５５に示すように、第３実施形態の変形例における第２領域ＣＲ２では、２ビットデータの割り当てが、第３実施形態と異なっている。具体的には、“１１（第１ビット／第２ビット）”データが、“Ｓ０”ステートに割り当てられている。“１０”データが、“Ｓ１”ステートに割り当てられている。“００”データが、“Ｓ２”ステートに割り当てられている。“０１”データが、“Ｓ３”ステートに割り当てられている。
【０２３５】
そして、第１ビットを含むページＰＧ１の読み出し動作では、読み出し電圧Ｒ２が使用される。第２ビットを含むページＰＧ２の読み出し動作では、読み出し電圧Ｒ１及びＲ３が使用される。つまり、本例では、第２領域ＣＲ２において、２ビット／１セルの１−２コーディングが使用される。
【０２３６】
尚、第３実施形態の変形例では、“０１”データを記憶するメモリセルトランジスタＭＴの閾値電圧が、“Ｓ３”〜“Ｓ５”ステートの範囲内に含まれていれば良い。第２領域ＣＲ２のコーディングは、第１領域ＣＲ１のシェアコーディングのＰＧ１読み出しで使用される読み出し電圧のいずれかを、少なくとも使用していれば良い。
【０２３７】
図５６は、第３実施形態の変形例におけるページ毎の読み出し動作の流れの一例を示している。図５６に示すように、第３実施形態の変形例では、第３実施形態に対して、下位ページの読み出し動作の詳細が異なっている。
【０２３８】
第３実施形態の変形例において、下位ページデータは、第３実施形態と同様に、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１及びＰＧ２との組み合わせに対応している。一方で、第３実施形態の変形例の下位ページ読み出しでは、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ１及びＲ３が順に印加される。読み出し電圧Ｒ２による読み出しが完了すると、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ１及びＲ３による読み出しが完了すると、第２領域ＣＲ２のページＰＧ２のデータが確定する。第３実施形態の変形例におけるその他の構成及び動作は、第３実施形態と同様である。
【０２３９】
このように、第３実施形態の変形例における下位ページ読み出しでは、第２領域ＣＲ２のページＰＧ１のデータを確定させるために印加する読み出し電圧の数が、第３実施形態よりも少ない。その結果、第３実施形態の変形例に係る半導体記憶装置１は、第３実施形態と同様の効果を得ることが出来、且つ下位ページ読み出しにおける第２領域ＣＲ２のページＰＧ１のデータ出力を第３実施形態よりも早めることが出来る。
【０２４０】
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、７ビット／２セルのシェアコーディングを適用する記憶領域と従来のコーディングを適用する記憶領域とを組み合わせることによって、読み出しページ毎のページサイズを統一する。以下に、第４実施形態に係る半導体記憶装置１について、第１〜第３実施形態と異なる点を説明する。
【０２４１】
［４−１］構成
第４実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１に対して、記憶領域のレイアウトと、使用されるコーディングとが異なる。第４実施形態に係る半導体記憶装置１のその他の構成は、第３実施形態と同様である。以下に、第４実施形態に係る半導体記憶装置１におけるデータの記憶方法について項目分けして説明する。
【０２４２】
（記憶領域のレイアウトについて）
図５７は、第４実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図５７に示すように、第４実施形態におけるメモリセルアレイ１０は、第３実施形態で図４７を用いて説明されたレイアウトから、第１領域ＣＲ１に適用される記憶方式と、第２領域ＣＲ２に適用される記憶方式とが変更された構成を有している。
【０２４３】
具体的には、第１領域ＣＲ１では、後述する７ビット／２セルのシェアコーディング（Ｄ３．５）が適用され、第２領域ＣＲ２では、２ビット／１セルのコーディング（Ｄ２）が適用される。例えば、１本のワード線ＷＬには、第１領域ＣＲ１内で少なくとも１６ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝１６ｋＢ）、第２領域ＣＲ２内で少なくとも４ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝４ｋＢ）。これにより、第４実施形態に係る半導体記憶装置１では、１つのセルユニットＣＵによって４ページデータが記憶され、設定された４ページのそれぞれのページサイズが１６ｋＢに統一される。尚、第４実施形態におけるメモリセルアレイ１０と入出力回路１１との間の接続は、第３実施形態と同様である。
【０２４４】
（第１領域ＣＲ１で使用されるシェアコーディングの詳細について）
図５８は、第４実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第１領域ＣＲ１内のメモリセルトランジスタＭＴの閾値電圧分布の一例を示している。図５８に示すように、第１領域ＣＲ内の複数のメモリセルトランジスタＭＴの閾値電圧分布は、１２種類のステートを形成し得る。具体的には、第４実施形態における閾値電圧分布は、第１実施形態で図９を用いて説明された１６種類のステートから“Ｓ１２”〜“Ｓ１５”ステートが省略され、残る各ステートの分布が広がった構成を有している。
【０２４５】
第１領域ＣＲ１内のメモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの閾値電圧は、上述された１２種類のステートのいずれかに含まれ得る。つまり、第４実施形態の第１領域ＣＲ１では、メモリセルトランジスタＭＴａに適用され得る１２種類のステートと、メモリセルトランジスタＭＴｂに適用され得る１２種類のステートとの組み合わせが、１４４種類存在する。そして、第４実施形態に係る半導体記憶装置１では、この１４４種類の組み合わせのそれぞれに、７ビットデータが割り当てられる。尚、互いに異なる７ビットデータを割り当てるためには、少なくとも１２８種類の組み合わせが存在していれば良い。このため、重複した７ビットデータが、一部の組み合わせに割り当てられても良い。
【０２４６】
図５９は、第４実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第１領域ＣＲ１で使用されるシェアコーディングの一例を示している。第４実施形態に係る半導体記憶装置１では、図５９及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０２４７】
（例）読み出しページ：復号化ルール［ａ,ｂ,ｃ,ｄ］、使用する読み出し電圧［ＭＴａに設定された読み出し電圧／ＭＴｂに設定された読み出し電圧］
ＰＧ１：［１,１,１,０］、［Ｒ４／Ｒ４］
ＰＧ２：［１,０,０,１］、［Ｒ４／（Ｒ６,Ｒ９,Ｒ１１）］
ＰＧ３：［１,０,０,１］、［（Ｒ６,Ｒ９,Ｒ１１）／Ｒ４］
ＰＧ４：［１,１,０,０］、［（Ｒ１,Ｒ３,Ｒ８）／−］
ＰＧ５：［１,０,１,０］、［−／（Ｒ１,Ｒ３,Ｒ８）］
ＰＧ６：［１,１,０,０］、［（Ｒ２,Ｒ５,Ｒ７,Ｒ１０）／−］
ＰＧ７：［１,０,１,０］、［−／（Ｒ２,Ｒ５,Ｒ７,Ｒ１０）］
【０２４８】
以上で説明された２つのメモリセルトランジスタＭＴａ及びＭＴｂによって５ビットデータが記憶されるコーディングは、７ビット／２セルのシェアコーディングとも呼ばれる。また、第４実施形態の第１領域ＣＲ１で使用されるシェアコーディングでは、ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６、及びＰＧ７の読み出し回数が、それぞれ１回、４回、４回、３回、３回、４回、及び３回である。このため、第４実施形態の第１領域ＣＲ１で使用されるシェアコーディングは、１−４−４−３−３−４−４コーディングとも呼ばれる。
【０２４９】
（第２領域ＣＲ２で使用されるコーディングの詳細について）
図６０は、第４実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第２領域ＣＲ２で使用されるコーディングの一例を示している。図６０に示すように、第４実施形態における第２領域ＣＲ２では、２ビットデータが、第１領域ＣＲ１で使用される１２種類のステートの一部に割り当てられる。
【０２５０】
具体的には、“１１（第１ビット／第２ビット）”データが、“Ｓ０”ステートに割り当てられている。“１０”データが、“Ｓ２”ステートに割り当てられている。“００”データが、“Ｓ４”ステートに割り当てられている。“０１”データが、“Ｓ６”ステートに割り当てられている。
【０２５１】
そして、第１ビットを含むページＰＧ１の読み出し動作では、読み出し電圧Ｒ４が使用される。第２ビットを含むページＰＧ２の読み出し動作では、読み出し電圧Ｒ２及びＲ６が使用される。すなわち、本例では、第２領域ＣＲ２において、２ビット／１セルの１−２コーディングが使用される。第４実施形態に係る半導体記憶装置１のその他の構成は、第４実施形態と同様である。
【０２５２】
尚、第４実施形態では、“１１”データを記憶するメモリセルトランジスタＭＴの閾値電圧が、“Ｓ０”〜“Ｓ１”ステートの範囲内に含まれていれば良い。“１０”データを記憶するメモリセルトランジスタＭＴの閾値電圧が、“Ｓ２”〜“Ｓ３”ステートの範囲内に含まれていれば良い。“００”データを記憶するメモリセルトランジスタＭＴの閾値電圧が、“Ｓ４”〜“Ｓ５”ステートの範囲内に含まれていれば良い。“０１”データを記憶するメモリセルトランジスタＭＴの閾値電圧が、“Ｓ６”〜“Ｓ１１”ステートの範囲内に含まれていれば良い。これに限定されず、第２領域ＣＲ２で使用される２ビット／１セルのコーディングは、第１領域ＣＲ１のシェアコーディングのＰＧ１読み出しで使用される読み出し電圧のいずれかを、少なくとも使用していれば良い。
【０２５３】
［４−２］読み出し動作
図６１は、第４実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図６１に示すように、第４実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、４ページデータのページ毎の読み出し動作を実行することが出来る。図６１（１）〜（４）は、それぞれ下位ページデータ、中位ページデータ、上位ページデータ、及び最上位ページデータの読み出し動作に対応している。以下に、第４実施形態における各ページの読み出し動作の詳細について説明する。尚、以下では、最上位ページデータの読み出し動作のことを、“最上位ページ読み出し”と呼ぶ。
【０２５４】
（下位ページ読み出し）
下位ページデータは、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１及びＰＧ２との組み合わせに対応している。図６１（１）に示すように、半導体記憶装置１は、メモリコントローラ２から下位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０２５５】
下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ４、Ｒ２及びＲ６が順に印加される。読み出し電圧Ｒ４による読み出しが完了すると、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１とのそれぞれのデータが確定する。読み出し電圧Ｒ２及びＲ６による読み出しが完了すると、第２領域ＣＲ２のページＰＧ２のデータが確定する。
【０２５６】
読み出し電圧Ｒ４、Ｒ２及びＲ６の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ１（８ｋＢ）、第２領域ＣＲ２のページＰＧ１（４ｋＢ）、第２領域ＣＲ２のページＰＧ２（４ｋＢ）の順に、データＤＡＴが出力される。下位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ１）＋４ｋＢ（ＣＲ２：ＰＧ１）＋４ｋＢ（ＣＲ２：ＰＧ２）＝１６ｋＢである。
【０２５７】
（中位ページ読み出し）
中位ページデータは、第１領域ＣＲ１のページＰＧ２及びＰＧ３の組み合わせに対応している。図６１（２）に示すように、半導体記憶装置１は、メモリコントローラ２から中位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、中位ページ読み出しを実行する。
【０２５８】
中位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ１、Ｒ６、Ｒ９及びＲ１１が順に印加される。読み出し電圧Ｒ１、Ｒ６、Ｒ９及びＲ１１のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ２及びＰＧ３のそれぞれのデータが確定する。
【０２５９】
読み出し電圧Ｒ１、Ｒ６、Ｒ９及びＲ１１の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。中位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ２（８ｋＢ）、第１領域ＣＲ１のページＰＧ３（８ｋＢ）の順に、データＤＡＴが出力される。中位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ２）＋８ｋＢ（ＣＲ１：ＰＧ３）＝１６ｋＢである。
【０２６０】
（上位ページ読み出し）
上位ページデータは、第１領域ＣＲ１のページＰＧ４及びＰＧ５の組み合わせに対応している。図６１（３）に示すように、半導体記憶装置１は、メモリコントローラ２から上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、上位ページ読み出しを実行する。
【０２６１】
上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ１、Ｒ３及びＲ８が順に印加される。読み出し電圧Ｒ１、Ｒ３及びＲ８のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ４及びＰＧ５のそれぞれのデータが確定する。
【０２６２】
読み出し電圧Ｒ１、Ｒ３及びＲ８の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。上位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ４（８ｋＢ）、第１領域ＣＲ１のページＰＧ５（８ｋＢ）の順に、データＤＡＴが出力される。上位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ４）＋８ｋＢ（ＣＲ１：ＰＧ５）＝１６ｋＢである。
【０２６３】
（最上位ページ読み出し）
最上位ページデータは、第１領域ＣＲ１のページＰＧ６及びＰＧ７の組み合わせに対応している。図６１（４）に示すように、半導体記憶装置１は、メモリコントローラ２から最上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、最上位ページ読み出しを実行する。
【０２６４】
最上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加される。読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ６及びＰＧ７のそれぞれのデータが確定する。
【０２６５】
読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。最上位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ６（８ｋＢ）、第１領域ＣＲ１のページＰＧ７（８ｋＢ）の順に、データＤＡＴが出力される。最上位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ６）＋８ｋＢ（ＣＲ１：ＰＧ７）＝１６ｋＢである。
【０２６６】
以上のように、第４実施形態における各ページのデータサイズは、いずれも１６ｋＢに揃えられている。尚、各ページの読み出し動作におけるデータの出力順は、適宜入れ替えられても良い。下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１と第２領域ＣＲ２のページＰＧ１とのそれぞれのデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。
【０２６７】
［４−３］第４実施形態の効果
以上で説明された第４実施形態に係る半導体記憶装置１に依れば、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。以下に、第３実施形態に係る半導体記憶装置１の詳細な効果について、比較例を用いて説明する。
【０２６８】
図６２は、第４実施形態の比較例におけるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図６２に示すように、第４実施形態の比較例におけるメモリセルアレイ１０は、第４実施形態と同様の７ビット／２セルのシェアコーディング（Ｄ３．５）が適用された領域のみを有している。
【０２６９】
図６３は、第４実施形態の比較例におけるページ毎の読み出し動作の流れの一例を示している。図６３に示すように、第４実施形態の比較例における下位ページデータは、７ビット／２セルのシェアコーディングのページＰＧ１に対応している。つまり、第４実施形態の比較例では、下位ページデータのページサイズが、８ｋＢ（ＰＧ１）になる。
【０２７０】
第４実施形態で説明された７ビット／２セルのシェアコーディングでは、ページＰＧ２及びＰＧ３で設定された読み出し電圧が同じであるため、ページＰＧ２及びＰＧ３の読み出し動作が一括で実行され得る。中位ページデータにページＰＧ２及びＰＧ３が割り当てられた場合、中位ページデータのページサイズが、８ｋＢ（ＰＧ２）＋８ｋＢ（ＰＧ３）＝１６ｋＢになる。同様に、ページＰＧ４及びＰＧ５の読み出し動作と、ページＰＧ６及びＰＧ７の読み出し動作とのそれぞれが、一括で実行され得る。中位ページデータにページＰＧ４及びＰＧ５が割り当てられた場合、中位ページデータのページサイズが、８ｋＢ（ＰＧ４）＋８ｋＢ（ＰＧ５）＝１６ｋＢになる。上位ページデータにページＰＧ６及びＰＧ７が割り当てられた場合、上位ページデータのページサイズが、８ｋＢ（ＰＧ６）＋８ｋＢ（ＰＧ７）＝１６ｋＢになる。
【０２７１】
第４実施形態の比較例に係る半導体記憶装置１は、上述したようにシェアコーディングの複数ページを一括で読み出すことによって、読み出し動作を高速化することが出来る。しかしながら、下位ページデータのページサイズ（８ｋＢ）が、その他のページデータのページサイズ（１６ｋＢ）とで異なっている。
【０２７２】
これに対して、第４実施形態に係る半導体記憶装置１は、コーディングの異なる２つの記憶領域（第１領域ＣＲ１及び第２領域ＣＲ２）を備えている。具体的には、第１領域ＣＲ１は、メインの記憶領域として使用され、第１領域ＣＲ１には、第３実施形態で説明された７ビット／２セルのシェアコーディングが適用される。第２領域ＣＲ２は、サブの補助領域として使用され、第２領域ＣＲ２には、例えば２ビット／１セルのコーディングが適用される。
【０２７３】
そして、第４実施形態に係る半導体記憶装置１は、下位ページ読み出しにおいて、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１及びＰＧ２との読み出しとを一括で実行する。下位ページデータのページサイズは、第２領域ＣＲ２に配置された複数のメモリセルトランジスタＭＴが第１領域ＣＲ１のページＰＧ１と同様の記憶容量を有する場合に、その他のページデータと同様の１６ｋＢになる。
【０２７４】
その結果、第４実施形態に係る半導体記憶装置１は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。そして、第４実施形態に係る半導体記憶装置１を制御するメモリコントローラ２は、データの取り扱いを簡便にすることが出来るため、メモリコントローラ２の設計コストも抑制され得る。
【０２７５】
尚、第４実施形態に係る半導体記憶装置１では、２ビット／１セルのコーディングが適用された第２領域ＣＲ２が、第３実施形態と同様に、第１領域ＣＲ１よりもロウデコーダモジュール１６から離れた領域に配置されている。これにより、第４実施形態で説明された第１領域ＣＲ１及び第２領域ＣＲ２の配置は、第３実施形態と同様に、ワード線ＷＬの電圧変化の遅延によるエラービットの発生を抑制することが出来る。
【０２７６】
［４−４］第４実施形態の変形例
第４実施形態に係る半導体記憶装置１は、メモリセルアレイ１０の第２領域ＣＲ２に含まれたメモリセルトランジスタＭＴに、３ビットデータを記憶させても良い。以下に、第２領域ＣＲ２に適用されるその他のコーディングの一例について、第４実施形態の変形例として例示する。
【０２７７】
図６４は、第４実施形態の変形例におけるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図６４に示すように、第４実施形態の変形例におけるメモリセルアレイ１０は、第４実施形態で図５７を用いて説明されたレイアウトの第２領域ＣＲ２に、３ビット／１セルのコーディング（Ｄ３）が適用された構成を有している。
【０２７８】
そして、１本のワード線ＷＬに、第１領域ＣＲ１内で１６ｋ個のメモリセルトランジスタＭＴが接続された場合に、第２領域ＣＲ２内で少なくとも２．６７ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝２．６７ｋＢ）。これにより、第４実施形態の変形例では、１つのセルユニットＣＵによって４ページデータが記憶され、設定された４ページのそれぞれのページサイズが１６ｋＢに統一される。
【０２７９】
図６５は、第４実施形態の変形例におけるメモリセルアレイ１０の第２領域ＣＲ２で使用されるコーディングの一例を示している。図６５に示すように、第４実施形態の変形例における第２領域ＣＲ２では、３ビットデータが、第１領域ＣＲ１で使用される１２種類のステートの一部に割り当てられる。
【０２８０】
具体的には、“１１１（第１ビット／第２ビット／第３ビット）”データが、“Ｓ０”ステートに割り当てられている。“０１１”データが、“Ｓ２”ステートに割り当てられている。“００１”データが、“Ｓ３”ステートに割り当てられている。“０００”データが、“Ｓ４”ステートに割り当てられている。“０１０”データが、“Ｓ７”ステートに割り当てられている。“１１０”データが、“Ｓ８”ステートに割り当てられている。“１００”データが、“Ｓ９”ステートに割り当てられている。“１０１”データが、“Ｓ１１”ステートに割り当てられている。
【０２８１】
そして、第１ビットを含むページＰＧ１の読み出し動作では、読み出し電圧Ｒ２及びＲ８が使用される。第２ビットを含むページＰＧ２の読み出し動作では、読み出し電圧Ｒ３、Ｒ７及びＲ９が使用される。第３ビットを含むページＰＧ３の読み出し動作では、読み出し電圧Ｒ４及びＲ１１が使用される。つまり、本例では、第２領域ＣＲ２において、３ビット／１セルの２−３−２コーディングが使用される。
【０２８２】
尚、第４実施形態の変形例において、第２領域ＣＲ２で使用される３ビット／１セルのコーディングは、これに限定されない。第２領域で使用される３ビット／１セルのコーディングは、第１領域ＣＲ１のシェアコーディングのＰＧ１読み出しで使用される読み出し電圧のいずれかを、少なくとも使用していれば良い。それから、第４実施形態の変形例では、下位ページ読み出しにおいて、第２領域ＣＲ２の各ページのデータが、第１領域ＣＲ１のページＰＧ１のデータと共に読み出される。第４実施形態の変形例におけるその他の構成及び動作は、第４実施形態と同様である。
【０２８３】
その結果、第４実施形態の変形例は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来、第４実施形態と同様の効果を得ることが出来る。さらに、第４実施形態の変形例における第２領域ＣＲ２の面積は、第４実施形態よりも小さくすることが出来る。従って、第４実施形態の変形例は、第４実施形態よりも半導体記憶装置１のチップ面積を小さくすることが出来る。
【０２８４】
［５］第５実施形態
第５実施形態に係る半導体記憶装置１は、９ビット／２セルのシェアコーディングを適用する記憶領域と従来のコーディングを適用する記憶領域とを組み合わせることによって、読み出しページ毎のページサイズを統一する。以下に、第５実施形態に係る半導体記憶装置１について、第１〜第４実施形態と異なる点を説明する。
【０２８５】
［５−１］構成
第５実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１に対して、記憶領域のレイアウトと、使用されるコーディングとが異なる。第５実施形態に係る半導体記憶装置１のその他の構成は、第３実施形態と同様である。以下に、第５実施形態に係る半導体記憶装置１におけるデータの記憶方法について項目分けして説明する。
【０２８６】
（記憶領域のレイアウトについて）
図６６は、第５実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図６６に示すように、第５実施形態におけるメモリセルアレイ１０は、第３実施形態で図４７を用いて説明されたレイアウトから、第１領域ＣＲ１に適用される記憶方式と、第２領域ＣＲ２に適用される記憶方式とが変更された構成を有している。
【０２８７】
具体的には、第１領域ＣＲ１では、後述する９ビット／２セルのシェアコーディング（Ｄ４．５）が適用され、第２領域ＣＲ２では、２ビット／１セルのコーディング（Ｄ２）が適用される。例えば、１本のワード線ＷＬには、第１領域ＣＲ１内で少なくとも１６ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝１６ｋＢ）、第２領域ＣＲ２内で少なくとも４ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝４ｋＢ）。これにより、第５実施形態に係る半導体記憶装置１では、１つのセルユニットＣＵによって５ページデータが記憶され、設定された５ページデータのそれぞれのページサイズが１６ｋＢに統一される。尚、第５実施形態におけるメモリセルアレイ１０と入出力回路１１との間の接続は、第３実施形態と同様である。
【０２８８】
（第１領域ＣＲ１で使用されるシェアコーディングの詳細について）
図６７は、第５実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第１領域ＣＲ１内のメモリセルトランジスタＭＴの閾値電圧分布の一例を示している。図６７に示すように、第１領域ＣＲ内の複数のメモリセルトランジスタＭＴの閾値電圧分布は、２４種類のステートを形成し得る。具体的には、第５実施形態における閾値電圧分布は、第１実施形態で図９を用いて説明された１６種類のステートに対して、“Ｓ１６”〜“Ｓ２３”ステートが追加された構成を有している。
【０２８９】
“Ｓ１６”〜“Ｓ２３”ステートは、ステート“Ｓ１６”よりも高い電圧に設定され、この順に電圧が高く設定される。そして、読み出し電圧Ｒ１６が、“Ｓ１５”及び“Ｓ１６”ステートの間に設定される。読み出し電圧Ｒ１６は、読み出し電圧Ｒ１５よりも高い。読み出し電圧Ｒ１７が、“Ｓ１６”及び“Ｓ１７”ステートの間に設定される。読み出し電圧Ｒ１８が、“Ｓ１７”及び“Ｓ１８”ステートの間に設定される。読み出し電圧Ｒ１９が、“Ｓ１８”及び“Ｓ１９”ステートの間に設定される。読み出し電圧Ｒ２０が、“Ｓ１９”及び“Ｓ２０”ステートの間に設定される。読み出し電圧Ｒ２１が、“Ｓ２０”及び“Ｓ２１”ステートの間に設定される。読み出し電圧Ｒ２２が、“Ｓ２１”及び“Ｓ２２”ステートの間に設定される。読み出し電圧Ｒ２３が、“Ｓ２２”及び“Ｓ２３”ステートの間に設定される。読み出し電圧Ｒ１６は、読み出しパス電圧ＶＲＥＡＤよりも低い。
【０２９０】
第１領域ＣＲ１内のメモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの閾値電圧は、上述された２４種類のステートのいずれかに含まれ得る。つまり、第５実施形態の第１領域ＣＲ１では、メモリセルトランジスタＭＴａに適用され得る２４種類のステートと、メモリセルトランジスタＭＴｂに適用され得る２４種類のステートとの組み合わせが、５７６種類存在する。そして、第４実施形態に係る半導体記憶装置１では、この５７６種類の組み合わせのそれぞれに、９ビットデータが割り当てられる。尚、互いに異なる９ビットデータを割り当てるためには、少なくとも５１２種類の組み合わせが存在していれば良い。このため、重複した９ビットデータが、一部の組み合わせに割り当てられても良い。
【０２９１】
図６８は、第５実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第１領域ＣＲ１で使用されるシェアコーディングの一例を示している。第５実施形態に係る半導体記憶装置１では、図５９及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０２９２】
読み出しページ：復号化ルール［ａ,ｂ,ｃ,ｄ］、使用する読み出し電圧［ＭＴａに設定された読み出し電圧／ＭＴｂに設定された読み出し電圧］
ＰＧ１：［１,１,１,０］、［Ｒ８／Ｒ８］
ＰＧ２：［１,０,０,１］、［Ｒ８／（Ｒ１０，Ｒ１２,Ｒ１４，Ｒ１９，Ｒ２３）］
ＰＧ３：［１,０,０,１］、［（Ｒ１０，Ｒ１２,Ｒ１４，Ｒ１９，Ｒ２３）／Ｒ８］
ＰＧ４：［１,１,０,０］、［（Ｒ１,Ｒ３，Ｒ５，Ｒ７，Ｒ１６）／−］
ＰＧ５：［１,０,１,０］、［−／（Ｒ１,Ｒ３，Ｒ５，Ｒ７，Ｒ１６）］
ＰＧ６：［１,１,０,０］、［（Ｒ２,Ｒ６，Ｒ９，Ｒ１３，Ｒ１７，Ｒ２１）／−］
ＰＧ７：［１,０,１,０］、［−／（Ｒ２,Ｒ６，Ｒ９，Ｒ１３，Ｒ１７，Ｒ２１）］
ＰＧ８：［１,１,０,０］、［（Ｒ４，Ｒ１１,Ｒ１５，Ｒ１８，Ｒ２０，Ｒ２２）／−］
ＰＧ９：［１,０,１,０］、［−／（Ｒ４，Ｒ１１,Ｒ１５，Ｒ１８，Ｒ２０，Ｒ２２）］
【０２９３】
以上で説明された２つのメモリセルトランジスタＭＴａ及びＭＴｂによって９ビットデータが記憶されるコーディングは、９ビット／２セルのシェアコーディングとも呼ばれる。また、第５実施形態の第１領域ＣＲ１で使用されるシェアコーディングでは、ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６、ＰＧ７、ＰＧ８、及びＰＧ９の読み出し回数が、それぞれ１回、６回、６回、５回、５回、６回、６回、６回、及び６回である。このため、第５実施形態の第１領域ＣＲ１で使用されるシェアコーディングは、１−６−６−５−５−６−６−６−６コーディングとも呼ばれる。
【０２９４】
（第２領域ＣＲ２で使用されるコーディングの詳細について）
図６９は、第５実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第２領域ＣＲ２で使用されるコーディングの一例を示している。図６９に示すように、第５実施形態における第２領域ＣＲ２では、２ビットデータが、第１領域ＣＲ１で使用される２４種類のステートの一部に割り当てられる。
【０２９５】
具体的には、“１１（第１ビット／第２ビット）”データが、“Ｓ０”ステートに割り当てられている。“１０”データが、“Ｓ４”ステートに割り当てられている。“００”データが、“Ｓ８”ステートに割り当てられている。“０１”データが、“Ｓ１２”ステートに割り当てられている。
【０２９６】
そして、第１ビットを含むページＰＧ１の読み出し動作では、読み出し電圧Ｒ８が使用される。第２ビットを含むページＰＧ２の読み出し動作では、読み出し電圧Ｒ４及びＲ１２が使用される。すなわち、本例では、第２領域ＣＲ２において、２ビット／１セルの１−２コーディングが使用される。第５実施形態に係る半導体記憶装置１のその他の構成は、第４実施形態と同様である。
【０２９７】
尚、第５実施形態において、第２領域ＣＲ２で使用される２ビット／１セルのコーディングは、これに限定されない。第２領域で使用される２ビット／１セルのコーディングは、第１領域ＣＲ１のシェアコーディングのＰＧ１読み出しで使用される読み出し電圧のいずれかを、少なくとも使用していれば良い。
【０２９８】
［５−２］読み出し動作
図７０は、第５実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図７０に示すように、第５実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、５ページデータのページ毎の読み出し動作を実行することが出来る。図７０（１）〜（５）は、それぞれ下位ページデータ、中位ページデータ、上位ページデータ、最上位ページデータ、及び最下位ページデータの読み出し動作に対応している。以下に、第５実施形態における各ページの読み出し動作の詳細について説明する。尚、以下では、最下位ページデータの読み出し動作のことを、“最下位ページ読み出し”と呼ぶ。
【０２９９】
（下位ページ読み出し）
下位ページデータは、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１及びＰＧ２の組み合わせに対応している。図７０（１）に示すように、半導体記憶装置１は、メモリコントローラ２から下位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０３００】
下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ８、Ｒ４及びＲ１２が順に印加される。読み出し電圧Ｒ８による読み出しが完了すると、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１とのそれぞれのデータが確定する。読み出し電圧Ｒ４及びＲ１２による読み出しが完了すると、第２領域ＣＲ２のページＰＧ２のデータが確定する。
【０３０１】
読み出し電圧Ｒ８、Ｒ４及びＲ１２の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ１（８ｋＢ）、第２領域ＣＲ２のページＰＧ１（４ｋＢ）、第２領域ＣＲ２のページＰＧ２（４ｋＢ）の順に、データＤＡＴが出力される。下位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ１）＋４ｋＢ（ＣＲ２：ＰＧ１）＋４ｋＢ（ＣＲ２：ＰＧ２）＝１６ｋＢである。
【０３０２】
（中位ページ読み出し）
中位ページデータは、第１領域ＣＲ１のページＰＧ２及びＰＧ３の組み合わせに対応している。図７０（２）に示すように、半導体記憶装置１は、メモリコントローラ２から中位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、中位ページ読み出しを実行する。
【０３０３】
中位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ８、Ｒ１０、Ｒ１２、Ｒ１４、Ｒ１９及びＲ２３が順に印加される。読み出し電圧Ｒ８、Ｒ１０、Ｒ１２、Ｒ１４、Ｒ１９及びＲ２３のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ２及びＰＧ３のそれぞれのデータが確定する。
【０３０４】
読み出し電圧Ｒ８、Ｒ１０、Ｒ１２、Ｒ１４、Ｒ１９及びＲ２３の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。中位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ２（８ｋＢ）、第１領域ＣＲ１のページＰＧ３（８ｋＢ）の順に、データＤＡＴが出力される。中位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ２）＋８ｋＢ（ＣＲ１：ＰＧ３）＝１６ｋＢである。
【０３０５】
（上位ページ読み出し）
上位ページデータは、第１領域ＣＲ１のページＰＧ４及びＰＧ５の組み合わせに対応している。図７０（３）に示すように、半導体記憶装置１は、メモリコントローラ２から上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、上位ページ読み出しを実行する。
【０３０６】
上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ１、Ｒ３、Ｒ５、Ｒ７及びＲ１６が順に印加される。読み出し電圧Ｒ１、Ｒ３、Ｒ５、Ｒ７及びＲ１６のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ４及びＰＧ５のそれぞれのデータが確定する。
【０３０７】
読み出し電圧Ｒ１、Ｒ３、Ｒ５、Ｒ７及びＲ１６の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。上位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ４（８ｋＢ）、第１領域ＣＲ１のページＰＧ５（８ｋＢ）の順に、データＤＡＴが出力される。上位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ４）＋８ｋＢ（ＣＲ１：ＰＧ５）＝１６ｋＢである。
【０３０８】
（最上位ページ読み出し）
最上位ページデータは、第１領域ＣＲ１のページＰＧ６及びＰＧ７の組み合わせに対応している。図７０（４）に示すように、半導体記憶装置１は、メモリコントローラ２から最上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、最上位ページ読み出しを実行する。
【０３０９】
最上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ６、Ｒ９、Ｒ１３、Ｒ１７及びＲ２１が順に印加される。読み出し電圧Ｒ２、Ｒ６、Ｒ９、Ｒ１３、Ｒ１７及びＲ２１のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ６及びＰＧ７のそれぞれのデータが確定する。
【０３１０】
読み出し電圧Ｒ２、Ｒ６、Ｒ９、Ｒ１３、Ｒ１７及びＲ２１の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。最上位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ６（８ｋＢ）、第１領域ＣＲ１のページＰＧ７（８ｋＢ）の順に、データＤＡＴが出力される。最上位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ６）＋８ｋＢ（ＣＲ１：ＰＧ７）＝１６ｋＢである。
【０３１１】
（最下位ページ読み出し）
最下位ページデータは、第１領域ＣＲ１のページＰＧ８及びＰＧ９の組み合わせに対応している。図７０（５）に示すように、半導体記憶装置１は、メモリコントローラ２から最下位ページの読み出し動作を指示するコマンドセットＣＭＤを受信すると、ビジー状態に遷移して、最下位ページ読み出しを実行する。
【０３１２】
最下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ４、Ｒ１１、Ｒ１５、Ｒ１８、Ｒ２０及びＲ２２が順に印加される。読み出し電圧Ｒ４、Ｒ１１、Ｒ１５、Ｒ１８、Ｒ２０及びＲ２２のそれぞれの読み出しが完了すると、第１領域ＣＲ１のページＰＧ８及びＰＧ９のそれぞれのデータが確定する。
【０３１３】
読み出し電圧Ｒ４、Ｒ１１、Ｒ１５、Ｒ１８、Ｒ２０及びＲ２２の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。最下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ８（８ｋＢ）、第１領域ＣＲ１のページＰＧ９（８ｋＢ）の順に、データＤＡＴが出力される。最下位ページデータのページサイズは、８ｋＢ（ＣＲ１：ＰＧ８）＋８ｋＢ（ＣＲ１：ＰＧ９）＝１６ｋＢである。
【０３１４】
以上のように、第５実施形態における各ページのデータサイズは、いずれも１６ｋＢに揃えられている。尚、各ページの読み出し動作におけるデータの出力順は、適宜入れ替えられても良い。下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１と第２領域ＣＲ２のページＰＧ２とのそれぞれのデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。
【０３１５】
［５−３］第５実施形態の効果
以上で説明された第５実施形態に係る半導体記憶装置１に依れば、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。以下に、第５実施形態に係る半導体記憶装置１の詳細な効果について、比較例を用いて説明する。
【０３１６】
図７１は、第５実施形態の比較例におけるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図７１に示すように、第５実施形態の比較例におけるメモリセルアレイ１０は、第５実施形態と同様の９ビット／２セルのシェアコーディング（Ｄ４．５）が適用された領域のみを有している。
【０３１７】
図７２は、第５実施形態の比較例におけるページ毎の読み出し動作の流れの一例を示している。図７２に示すように、第５実施形態の比較例における下位ページデータは、９ビット／２セルのシェアコーディングのページＰＧ１に対応している。つまり、第５実施形態の比較例では、下位ページデータのページサイズが、８ｋＢ（ＰＧ１）になる。
【０３１８】
第５実施形態で説明された９ビット／２セルのシェアコーディングでは、ページＰＧ２及びＰＧ３で設定された読み出し電圧が同じであるため、ページＰＧ２及びＰＧ３の読み出し動作が一括で実行され得る。中位ページデータにページＰＧ２及びＰＧ３が割り当てられた場合、中位ページデータのページサイズが、８ｋＢ（ＰＧ２）＋８ｋＢ（ＰＧ３）＝１６ｋＢになる。同様に、ページＰＧ４及びＰＧ５の読み出し動作と、ページＰＧ６及びＰＧ７の読み出し動作と、ページＰＧ８及びＰＧ９の読み出し動作とのそれぞれが、一括で実行され得る。中位ページデータにページＰＧ４及びＰＧ５が割り当てられた場合、中位ページデータのページサイズが、８ｋＢ（ＰＧ４）＋８ｋＢ（ＰＧ５）＝１６ｋＢになる。上位ページデータにページＰＧ６及びＰＧ７が割り当てられた場合、上位ページデータのページサイズが、８ｋＢ（ＰＧ６）＋８ｋＢ（ＰＧ７）＝１６ｋＢになる。最上位ページデータにページＰＧ８及びＰＧ９が割り当てられた場合、最上位ページデータのページサイズが、８ｋＢ（ＰＧ８）＋８ｋＢ（ＰＧ９）＝１６ｋＢになる。
【０３１９】
第５実施形態の比較例に係る半導体記憶装置１は、上述したようにシェアコーディングの複数ページを一括で読み出すことによって、読み出し動作を高速化することが出来る。しかしながら、下位ページデータのページサイズ（８ｋＢ）が、その他のページデータのページサイズ（１６ｋＢ）とで異なっている。
【０３２０】
これに対して、第５実施形態に係る半導体記憶装置１は、コーディングの異なる２つの記憶領域（第１領域ＣＲ１及び第２領域ＣＲ２）を備えている。具体的には、第１領域ＣＲ１は、メインの記憶領域として使用され、第１領域ＣＲ１には、第３実施形態で説明された９ビット／２セルのシェアコーディングが適用される。第２領域ＣＲ２は、サブの補助領域として使用され、第２領域ＣＲ２には、例えば２ビット／１セルのコーディングが適用される。
【０３２１】
そして、第５実施形態に係る半導体記憶装置１は、下位ページ読み出しにおいて、第１領域ＣＲ１のページＰＧ１と、第２領域ＣＲ２のページＰＧ１及びＰＧ２との読み出しとを一括で実行する。下位ページデータのページサイズは、第２領域ＣＲ２に配置された複数のメモリセルトランジスタＭＴが第１領域ＣＲ１のページＰＧ１と同様の記憶容量を有する場合に、その他のページデータと同様の１６ｋＢになる。
【０３２２】
その結果、第５実施形態に係る半導体記憶装置１は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。そして、第５実施形態に係る半導体記憶装置１を制御するメモリコントローラ２は、データの取り扱いを簡便にすることが出来るため、メモリコントローラ２の設計コストも抑制され得る。
【０３２３】
尚、第５実施形態に係る半導体記憶装置１では、２ビット／１セルのコーディングが適用された第２領域ＣＲ２が、第３実施形態と同様に、第１領域ＣＲ１よりもロウデコーダモジュール１６から離れた領域に配置されている。これにより、第５実施形態で説明された第１領域ＣＲ１及び第２領域ＣＲ２の配置は、第３実施形態と同様に、ワード線ＷＬの電圧変化の遅延によるエラービットの発生を抑制することが出来る。
【０３２４】
［５−４］第５実施形態の変形例
第５実施形態に係る半導体記憶装置１は、第４実施形態の変形例のように、メモリセルアレイ１０の第２領域ＣＲ２に含まれたメモリセルトランジスタＭＴに、３ビット以上のデータを記憶させても良い。以下に、第２領域ＣＲ２に適用されるその他のコーディングの一例について、第２実施形態の第１〜第５変形例として例示する。
【０３２５】
（第５実施形態の第１変形例）
図７３は、第５実施形態の第１変形例におけるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図７３に示すように、第５実施形態の第１変形例におけるメモリセルアレイ１０は、第５実施形態で図６６を用いて説明されたレイアウトの第２領域ＣＲ２に、３ビット／１セルのコーディング（Ｄ３）が適用された構成を有している。
【０３２６】
そして、１本のワード線ＷＬに、第１領域ＣＲ１内で１６ｋ個のメモリセルトランジスタＭＴが接続された場合に、第２領域ＣＲ２内で少なくとも２．６７ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝２．６７ｋＢ）。これにより、第５実施形態の第１変形例では、１つのセルユニットＣＵによって５ページデータが記憶され、設定された５ページのそれぞれのページサイズが１６ｋＢに統一される。
【０３２７】
図７４は、第５実施形態の第１変形例におけるメモリセルアレイ１０の第２領域ＣＲ２で使用されるコーディングの一例を示している。図７４に示すように、第５実施形態における第２領域ＣＲ２では、３ビットデータが、第１領域ＣＲ１で使用される２４種類のステートの一部に割り当てられる。
【０３２８】
具体的には、“１１１（第１ビット／第２ビット／第３ビット）”データが、“Ｓ０”ステートに割り当てられている。“０１１”データが、“Ｓ２”ステートに割り当てられている。“００１”データが、“Ｓ５”ステートに割り当てられている。“０００”データが、“Ｓ８”ステートに割り当てられている。“０１０”データが、“Ｓ１１”ステートに割り当てられている。“１１０”データが、“Ｓ１４”ステートに割り当てられている。“１００”データが、“Ｓ１７”ステートに割り当てられている。“１０１”データが、“Ｓ２０”ステートに割り当てられている。
【０３２９】
そして、第１ビットを含むページＰＧ１の読み出し動作では、読み出し電圧Ｒ２及びＲ１４が使用される。第２ビットを含むページＰＧ２の読み出し動作では、読み出し電圧Ｒ５、Ｒ１１及びＲ１７が使用される。第３ビットを含むページＰＧ３の読み出し動作では、読み出し電圧Ｒ８及びＲ２０が使用される。つまり、本例では、第２領域ＣＲ２において、３ビット／１セルの２−３−２コーディングが使用される。
【０３３０】
尚、第５実施形態の第１変形例において、第２領域ＣＲ２で使用される３ビット／１セルのコーディングは、これに限定されない。第２領域で使用される３ビット／１セルのコーディングは、第１領域ＣＲ１のシェアコーディングのＰＧ１読み出しで使用される読み出し電圧のいずれかを、少なくとも使用していれば良い。それから、第５実施形態の第１変形例では、下位ページ読み出しにおいて、第２領域ＣＲ２の各ページのデータが、第１領域ＣＲ１のページＰＧ１のデータと共に読み出される。第５実施形態の第１変形例におけるその他の構成及び動作は、第５実施形態と同様である。
【０３３１】
その結果、第５実施形態の第１変形例は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来、第５実施形態と同様の効果を得ることが出来る。さらに、第５実施形態の第１変形例における第２領域ＣＲ２の面積は、第５実施形態よりも小さくすることが出来る。従って、第５実施形態の第１変形例は、第５実施形態よりも半導体記憶装置１のチップ面積を小さくすることが出来る。
【０３３２】
（第５実施形態の第２変形例）
図７５は、第５実施形態の第２変形例におけるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図７５に示すように、第５実施形態の第２変形例におけるメモリセルアレイ１０は、第５実施形態で図６６を用いて説明されたレイアウトの第２領域ＣＲ２に、４ビット／１セルのコーディング（Ｄ４）が適用された構成を有している。
【０３３３】
そして、１本のワード線ＷＬに、第１領域ＣＲ１内で１６ｋ個のメモリセルトランジスタＭＴが接続された場合に、第２領域ＣＲ２内で少なくとも２ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝２ｋＢ）。これにより、第５実施形態の第２変形例では、１つのセルユニットＣＵによって５ページデータが記憶され、設定された５ページのそれぞれのページサイズが１６ｋＢに統一される。
【０３３４】
図７６は、第５実施形態の第２変形例におけるメモリセルアレイ１０の第２領域ＣＲ２で使用されるコーディングの一例を示している。図７６に示すように、第５実施形態における第２領域ＣＲ２では、４ビットデータが、第１領域ＣＲ１で使用される２４種類のステートの一部に割り当てられる。
【０３３５】
具体的には、“１１１１（第１ビット／第２ビット／第３ビット／第４ビット）”データが、“Ｓ０”ステートに割り当てられている。“０１１１”データが、“Ｓ２”ステートに割り当てられている。“０１０１”データが、“Ｓ３”ステートに割り当てられている。“０００１”データが、“Ｓ５”ステートに割り当てられている。“１００１”データが、“Ｓ６”ステートに割り当てられている。“１０００”データが、“Ｓ８”ステートに割り当てられている。“００００”データが、“Ｓ９”ステートに割り当てられている。“０１００”データが、“Ｓ１１”ステートに割り当てられている。“０１１０”データが、“Ｓ１２”ステートに割り当てられている。“００１０”データが、“Ｓ１４”ステートに割り当てられている。“００１１”データが、“Ｓ１５”ステートに割り当てられている。“１０１１”データが、“Ｓ１７”ステートに割り当てられている。“１０１０”データが、“Ｓ１８”ステートに割り当てられている。“１１１０”データが、“Ｓ２０”ステートに割り当てられている。“１１００”データが、“Ｓ２１”ステートに割り当てられている。“１１０１”データが、“Ｓ２２”ステートに割り当てられている。
【０３３６】
そして、第１ビットを含むページＰＧ１の読み出し動作では、読み出し電圧Ｒ２、Ｒ６、Ｒ９及びＲ１７が使用される。第２ビットを含むページＰＧ２の読み出し動作では、読み出し電圧Ｒ５、Ｒ１１、Ｒ１４及びＲ２０が使用される。第３ビットを含むページＰＧ３の読み出し動作では、読み出し電圧Ｒ３、Ｒ１２及びＲ２１が使用される。第４ビットを含むページＰＧ４の読み出し動作では、読み出し電圧Ｒ８、Ｒ１５、Ｒ１８及びＲ２２が使用される。つまり、本例では、第２領域ＣＲ２において、４ビット／１セルの４−４−３−４コーディングが使用される。
【０３３７】
尚、第５実施形態の第２変形例において、第２領域ＣＲ２で使用される４ビット／１セルのコーディングは、これに限定されない。第２領域で使用される４ビット／１セルのコーディングは、第１領域ＣＲ１のシェアコーディングのＰＧ１読み出しで使用される読み出し電圧のいずれかを、少なくとも使用していれば良い。それから、第５実施形態の第２変形例では、下位ページ読み出しにおいて、第２領域ＣＲ２の各ページのデータが、第１領域ＣＲ１のページＰＧ１のデータと共に読み出される。第５実施形態の第２変形例におけるその他の構成及び動作は、第５実施形態と同様である。
【０３３８】
その結果、第５実施形態の第２変形例は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来、第５実施形態と同様の効果を得ることが出来る。さらに、第５実施形態の第２変形例における第２領域ＣＲ２の面積は、第５実施形態の第１変形例よりも小さくすることが出来る。従って、第５実施形態の第１変形例は、第５実施形態の第１変形例よりも半導体記憶装置１のチップ面積を小さくすることが出来る。
【０３３９】
［６］第６実施形態
第６実施形態に係る半導体記憶装置１は、５ビット／２セルのシェアコーディングを２種類使用し、シェアコーディングが異なる第１の記憶領域と第２の記憶領域とを組み合わせることによって、ページサイズを統一する。以下に、第６実施形態に係る半導体記憶装置１について、第１〜第５実施形態と異なる点を説明する。
【０３４０】
［６−１］構成
第６実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１に対して、記憶領域のレイアウトと、使用されるコーディングとが異なる。第６実施形態に係る半導体記憶装置１のその他の構成は、第３実施形態と同様である。以下に、第６実施形態に係る半導体記憶装置１におけるデータの記憶方法について項目分けして説明する。
【０３４１】
（記憶領域のレイアウトについて）
図７７は、第６実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図７７に示すように、第６実施形態におけるメモリセルアレイ１０は、Ｘ方向に並んで配置された第１領域ＣＲ１及び第２領域ＣＲ２を含んでいる。ロウデコーダモジュール１６は、例えば第１領域ＣＲ１側に設けられ、第１領域ＣＲ１及び第２領域ＣＲ２で共有されたワード線ＷＬを用いて各メモリセルトランジスタＭＴを制御する。
【０３４２】
第１領域ＣＲ１及び第２領域ＣＲ２は、略同一の面積を有している。第１領域ＣＲ１と第２領域ＣＲ２とのそれぞれでは、異なるシェアコーディングが適用される。例えば、第１領域ＣＲ１では、第３実施形態で説明された５ビット／２セルのシェアコーディング（Ｄ２．５）が適用される。一方で、第２領域ＣＲ２では、第１領域ＣＲ１と異なる５ビット／２セルのシェアコーディング（Ｄ２．５）が適用される。第２領域ＣＲ２で使用されるシェアコーディングの詳細については後述する。
【０３４３】
例えば、１本のワード線ＷＬには、第１領域ＣＲ１内で少なくとも６．４ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝６．４ｋＢ）、第２領域ＣＲ２内で少なくとも６．４ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝６．４ｋＢ）。これにより、第６実施形態に係る半導体記憶装置１では、少なくとも１２．８ｋ個のメモリセルトランジスタＭＴを含むセルユニットＣＵによって２ページデータが記憶され、設定された２ページデータのそれぞれのページサイズが１６ｋＢに統一される。
【０３４４】
（シェアコーディングに関する回路構成について）
図７８は、第６実施形態に係る半導体記憶装置１においてページデータの記憶に使用される構成の接続の一例を示している。図７８に示すように、半導体記憶装置１は、２つの論理回路１８Ａ及び１８Ｂを備えている。論理回路１８Ａは、第３実施形態で説明された５ビット／２セルのシェアコーディングに関する演算処理を実行する。論理回路１８Ｂは、後述する５ビット／２セルのシェアコーディングに関する演算処理を実行する。
【０３４５】
第６実施形態において、第１領域ＣＲ１は、複数のメモリセルトランジスタＭＴａと、複数のメモリセルトランジスタＭＴｂとを含んでいる。第２領域ＣＲ２は、複数のメモリセルトランジスタＭＴｃと、複数のメモリセルトランジスタＭＴｄとを含んでいる。第１領域ＣＲ１内のメモリセルトランジスタＭＴａ及びＭＴｂと、第２領域ＣＲ２内のメモリセルトランジスタＭＴｃ及びＭＴｄとは、ワード線ＷＬを共有している。メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄは、それぞれビット線ＢＬａ、ＢＬｂ、ＢＬｃ及びＢＬｄに接続されている。
【０３４６】
メモリセルトランジスタＭＴａが記憶するデータＤＡＴａは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵａによって読み出され、データバスＢＵＳａを介して論理回路１８Ａに転送される。メモリセルトランジスタＭＴｂが記憶するデータＤＡＴｂは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｂによって読み出され、データバスＢＵＳｂを介して論理回路１８Ａに転送される。論理回路１８Ａは、メモリセルトランジスタＭＴａから読み出されたデータＤＡＴａと、メモリセルトランジスタＭＴｂから読み出されたデータＤＡＴｂとを用いて復号化処理を実行し、復号化したデータＤＡＴを、入出力回路１１を介してメモリコントローラ２に出力する。
【０３４７】
メモリセルトランジスタＭＴｃが記憶するデータＤＡＴｃは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｃによって読み出され、データバスＢＵＳｃを介して論理回路１８Ｂに転送される。メモリセルトランジスタＭＴｄが記憶するデータＤＡＴｄは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｄによって読み出され、データバスＢＵＳｄを介して論理回路１８Ｂに転送される。論理回路１８Ｂは、メモリセルトランジスタＭＴｃから読み出されたデータＤＡＴｃと、メモリセルトランジスタＭＴｄから読み出されたデータＤＡＴｄとを用いて復号化処理を実行し、復号化したデータＤＡＴを、入出力回路１１を介してメモリコントローラ２に出力する。
【０３４８】
尚、以上の説明では半導体記憶装置１が２つの論理回路１８Ａ及び１８Ｂを備える場合について例示したが、これに限定されない。例えば、１つの論理回路１８によって、第１領域ＣＲ１で使用されるシェアコーディングと、第２領域ＣＲ２で使用されるシェアコーディングとのそれぞれの演算処理が実行されても良い。また、論理回路１８は、２種類のシェアコーディングで共有される部分と、シェアコーディング毎に設けられた部分とを備えていても良い。また、データバスＢＵＳａ、ＢＵＳｂ、ＢＵＳｃ及びＢＵＳｄは、分離されていなくても良い。第６実施形態で説明される動作が実行可能であれば、データバスは適宜共有されても良い。
【０３４９】
（第２領域ＣＲ２で使用されるシェアコーディングの詳細について）
第２領域ＣＲ２内のメモリセルトランジスタＭＴｃ及びＭＴｄのそれぞれの閾値電圧は、図４９に示された６種類のステートのいずれかに含まれ得る。つまり、第６実施形態の第２領域ＣＲ２では、メモリセルトランジスタＭＴｃに適用され得る６種類のステートと、メモリセルトランジスタＭＴｄに適用され得る６種類のステートとの組み合わせが、３６種類存在する。そして、第６実施形態に係る半導体記憶装置１では、この３６種類の組み合わせのそれぞれに、５ビットデータが割り当てられる。尚、互いに異なる５ビットデータを割り当てるためには、少なくとも３２種類の組み合わせが存在していれば良い。このため、重複した５ビットデータが、一部の組み合わせに割り当てられても良い。
【０３５０】
図７９は、第６実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第２領域ＣＲ２で使用されるシェアコーディングの一例を示している。第６実施形態における第２領域ＣＲ２では、図７９及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０３５１】
（例）読み出しページ：復号化ルール［ａ,ｂ,ｃ,ｄ］、使用する読み出し電圧［ＭＴｃに設定された読み出し電圧／ＭＴｄに設定された読み出し電圧］
ＰＧ１：［１,０,０,０］、［Ｒ４／Ｒ４］
ＰＧ２：［１,０,１,０］、［−／（Ｒ２,Ｒ５）］
ＰＧ３：［１,１,０,０］、［（Ｒ２,Ｒ５）／−］
ＰＧ４：［１,０,０,１］、［Ｒ４／（Ｒ１,Ｒ３）］
ＰＧ５：［１,０,０,１］、［（Ｒ１,Ｒ３）／Ｒ４］
【０３５２】
以上のように、第６実施形態の第２領域ＣＲ２で使用されるシェアコーディングでは、ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、及びＰＧ５の読み出し回数が、それぞれ１回、２回、２回、３回、及び３回である。つまり、第６実施形態に係る半導体記憶装置１において、第２領域ＣＲ２で使用されるシェアコーディングは、第１領域ＣＲ１と同様に、１−２−２−３−３コーディングに対応している。
【０３５３】
［６−２］読み出し動作
図８０は、第６実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図８０に示すように、第６実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、２ページデータのページ毎の読み出し動作を実行することが出来る。図８０（１）及び（２）は、それぞれ下位ページデータ、及び上位ページデータの読み出し動作に対応している。以下に、第６実施形態における各ページの読み出し動作の詳細について説明する。
【０３５４】
（下位ページ読み出し）
下位ページデータは、第１領域ＣＲ１のページＰＧ１、ＰＧ４及びＰＧ５と、第２領域ＣＲ２のページＰＧ２及びＰＧ３との組み合わせに対応している。図８０（１）に示すように、半導体記憶装置１は、メモリコントローラ２から下位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０３５５】
下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ３及びＲ５が順に印加される。読み出し電圧Ｒ２による読み出しが完了すると、第１領域ＣＲ１のページＰＧ１のデータが確定する。読み出し電圧Ｒ３及びＲ５による読み出しが完了すると、第１領域ＣＲ１のページＰＧ４及びＰＧ５と、第２領域ＣＲ２のページＰＧ２及びＰＧ３とのそれぞれのデータが確定する。
【０３５６】
読み出し電圧Ｒ２、Ｒ３及びＲ５の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ１（３．２ｋＢ）、第１領域ＣＲ１のページＰＧ４及びＰＧ５（６．４ｋＢ）、第２領域ＣＲ２のページＰＧ２及びＰＧ３（６．４ｋＢ）の順に、データＤＡＴが出力される。下位ページデータのページサイズは、３．２ｋＢ（ＣＲ１：ＰＧ１）＋６．４ｋＢ（ＣＲ１：ＰＧ４及び５）＋６．４ｋＢ（ＣＲ２：ＰＧ２及び３）＝１６ｋＢである。
【０３５７】
（上位ページ読み出し）
上位ページデータは、第２領域ＣＲ２のページＰＧ１、ＰＧ４及びＰＧ５と、第１領域ＣＲ１のページＰＧ４及びＰＧ５との組み合わせに対応している。図８０（２）に示すように、半導体記憶装置１は、メモリコントローラ２から上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、上位ページ読み出しを実行する。
【０３５８】
上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ４、Ｒ３及びＲ１が順に印加される。読み出し電圧Ｒ４による読み出しが完了すると、第２領域ＣＲ２のページＰＧ１のデータが確定する。読み出し電圧Ｒ３及びＲ１による読み出しが完了すると、第２領域ＣＲ２のページＰＧ４及びＰＧ５と、第１領域ＣＲ１のページＰＧ２及びＰＧ３とのそれぞれのデータが確定する。
【０３５９】
読み出し電圧Ｒ４、Ｒ３及びＲ１の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。上位ページ読み出しでは、例えば、第２領域ＣＲ２のページＰＧ１（３．２ｋＢ）、第２領域ＣＲ２のページＰＧ４及びＰＧ５（６．４ｋＢ）、第１領域ＣＲ１のページＰＧ２及びＰＧ３（６．４ｋＢ）の順に、データＤＡＴが出力される。中位ページデータのページサイズは、３．２ｋＢ（ＣＲ２：ＰＧ１）＋６．４ｋＢ（ＣＲ２：ＰＧ４及び５）＋６．４ｋＢ（ＣＲ１：ＰＧ２及び３）＝１６ｋＢである。
【０３６０】
（読み出しページの組み合わせについて）
図８１は、第６実施形態係る半導体記憶装置１においてページ毎の読み出し動作で出力される読み出しページの組み合わせを示している。図８１に示すように、下位ページデータは、第１領域ＣＲ１の３ページ（ＰＧ１、ＰＧ４及びＰＧ５）と、第２領域ＣＲ２の２ページ（ＰＧ２及びＰＧ３）とを含んでいる。上位ページデータは、第１領域ＣＲ１の２ページ（ＰＧ２及びＰＧ３）と、第２領域ＣＲ２の３ページ（ＰＧ１、ＰＧ４及びＰＧ５）とを含んでいる。つまり、下位ページデータと上位ページデータとのそれぞれは、第１領域ＣＲ１及び第２領域ＣＲ２における５ページ分のデータを含んでいる。その結果、第６実施形態における各ページのデータサイズが、いずれも１６ｋＢに揃えられている。
【０３６１】
尚、各ページの読み出し動作におけるデータの出力順は、適宜入れ替えられても良い。下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。上位ページ読み出しにおいて半導体記憶装置１は、第２領域ＣＲ２のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。
【０３６２】
［６−３］第６実施形態の効果
以上で説明されたように、第６実施形態に係る半導体記憶装置１は、略同一の面積を有し且つコーディングの異なる２つの記憶領域（第１領域ＣＲ１及び第２領域ＣＲ２）を備えている。２つの記憶領域のそれぞれには、５ビット／２セルのシェアコーディング（Ｄ２．５）が適用される。そして、第６実施形態に係る半導体記憶装置１は、２つの記憶領域と５ビット／２セルのシェアコーディングとを用いて、２ページデータを形成する。
【０３６３】
具体的には、下位ページ読み出しにおいて、半導体記憶装置１が、第１領域ＣＲ１のページＰＧ１、ＰＧ４及びＰＧ５の読み出しと、第２領域ＣＲ２のページＰＧ２及びＰＧ３の読み出しとを一括で実行する。上位ページ読み出しにおいて、半導体記憶装置１が、第１領域ＣＲ１のページＰＧ２及びＰＧ３の読み出しと、第２領域ＣＲ２のページＰＧ１、ＰＧ４及びＰＧ５の読み出しとを一括で実行する。
【０３６４】
つまり、第１領域ＣＲ１で５ビット／２セルのシェアコーディングによって形成される５ページと、第２領域ＣＲ２で５ビット／２セルのシェアコーディングによって形成される５ページとの合計１０ページが、５ページ毎に分割されている。そして、５ページの２グループが、それぞれ下位ページデータ及び上位ページデータに割り当てられている。
【０３６５】
その結果、第６実施形態に係る半導体記憶装置１は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。そして、第６実施形態に係る半導体記憶装置１を制御するメモリコントローラ２は、データの取り扱いを簡便にすることが出来るため、メモリコントローラ２の設計コストも抑制され得る。
【０３６６】
［７］第７実施形態
第７実施形態に係る半導体記憶装置１は、５ビット／２セルのシェアコーディングを使用し、特定のページのデータ出力タイミングを２つの記憶領域で変更することによって、読み出しページ毎のページサイズを統一する。以下に、第７実施形態に係る半導体記憶装置１について、第１〜第６実施形態と異なる点を説明する。
【０３６７】
［７−１］構成
第７実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１に対して、記憶領域のレイアウトと、使用されるコーディングとが異なる。以下に、第７実施形態に係る半導体記憶装置１における記憶領域のレイアウトについて説明する。
【０３６８】
図８２は、第７実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図８２に示すように、第７実施形態におけるメモリセルアレイ１０は、第６実施形態で図７７を用いて説明されたメモリセルアレイ１０と同様のレイアウトを有している。
【０３６９】
そして、第７実施形態では、第１領域ＣＲ１と第２領域ＣＲ２とで同じシェアコーディングが適用される。第７実施形態で使用されるシェアコーディングとしては、例えば第３実施形態で説明された５ビット／２セルのシェアコーディング（Ｄ２．５）が使用される。これにより、第７実施形態に係る半導体記憶装置１では、第６実施形態と同様に、少なくとも１２．８ｋ個のメモリセルトランジスタＭＴを含むセルユニットＣＵによって２ページデータが記憶され、設定された２ページデータのそれぞれのページサイズが１６ｋＢに統一される。第７実施形態に係る半導体記憶装置１のその他の構成は、第３実施形態と同様である。
【０３７０】
［７−２］読み出し動作
図８３は、第７実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図８３に示すように、第７実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、２ページデータのページ毎の読み出し動作を実行することが出来る。図８３（１）及び（２）は、それぞれ下位ページデータ、及び上位ページデータの読み出し動作に対応している。以下に、第７実施形態における各ページの読み出し動作の詳細について説明する。
【０３７１】
（下位ページ読み出し）
下位ページデータは、第１領域ＣＲ１のページＰＧ１と、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのＰＧ４及びＰＧ５との組み合わせに対応している。図８３（１）に示すように、半導体記憶装置１は、メモリコントローラ２から下位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０３７２】
下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ３及びＲ５が順に印加される。読み出し電圧Ｒ２による読み出しが完了すると、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ３及びＲ５による読み出しが完了すると、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ４及びＰＧ５のデータが確定する。
【０３７３】
読み出し電圧Ｒ２、Ｒ３及びＲ５の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ１（３．２ｋＢ）、第１領域ＣＲ１のページＰＧ４及びＰＧ５（６．４ｋＢ）、第２領域ＣＲ２のページＰＧ４及びＰＧ５（６．４ｋＢ）の順に、データＤＡＴが出力される。一方で、第２領域ＣＲ２のページＰＧ１のデータＤＡＴの出力が省略される。下位ページデータのページサイズは、３．２ｋＢ（ＣＲ１：ＰＧ１）＋６．４ｋＢ（ＣＲ１：ＰＧ４及び５）＋６．４ｋＢ（ＣＲ２：ＰＧ４及び５）＝１６ｋＢである。
【０３７４】
（上位ページ読み出し）
上位ページデータは、第２領域ＣＲ２のページＰＧ１と、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ２及びＰＧ３との組み合わせに対応している。図８３（２）に示すように、半導体記憶装置１は、メモリコントローラ２から上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０３７５】
上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ１及びＲ４が順に印加される。読み出し電圧Ｒ２による読み出しが完了すると、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ１及びＲ４による読み出しが完了すると、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ２及びＰＧ３のデータが確定する。
【０３７６】
読み出し電圧Ｒ２、Ｒ１及びＲ４の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。上位ページ読み出しでは、例えば、第２領域ＣＲ２のページＰＧ１（３．２ｋＢ）、第２領域ＣＲ２のページＰＧ２及びＰＧ３（６．４ｋＢ）、第１領域ＣＲ１のページＰＧ２及びＰＧ３（６．４ｋＢ）の順に、データＤＡＴが出力される。一方で、第１領域ＣＲ１のページＰＧ１のデータＤＡＴの出力は省略される。上位ページデータのページサイズは、３．２ｋＢ（ＣＲ２：ＰＧ１）＋６．４ｋＢ（ＣＲ２：ＰＧ２及び３）＋６．４ｋＢ（ＣＲ１：ＰＧ２及び３）＝１６ｋＢである。
【０３７７】
（読み出しページの組み合わせについて）
図８４は、第７実施形態係る半導体記憶装置１においてページ毎の読み出し動作で出力される読み出しページの組み合わせを示している。図８４に示すように、下位ページデータは、第１領域ＣＲ１の３ページ（ＰＧ１、ＰＧ４及びＰＧ５）と、第２領域ＣＲ２の２ページ（ＰＧ４及びＰＧ５）とを含んでいる。上位ページデータは、第１領域ＣＲ１の２ページ（ＰＧ２及びＰＧ３）と、第２領域ＣＲ２の３ページ（ＰＧ１、ＰＧ２及びＰＧ３）とを含んでいる。
【０３７８】
以上のように、第７実施形態に係る半導体記憶装置１では、下位ページデータと上位ページデータとのそれぞれが、第１領域ＣＲ１及び第２領域ＣＲ２における５ページ分のデータを含んでいる。その結果、第７実施形態における各ページのデータサイズが、いずれも１６ｋＢに揃えられている。
【０３７９】
尚、各ページの読み出し動作におけるデータの出力順は、適宜入れ替えられても良い。下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。上位ページ読み出しにおいて半導体記憶装置１は、第２領域ＣＲ２のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。
【０３８０】
［７−３］第７実施形態の効果
以上で説明されたように、第７実施形態に係る半導体記憶装置１は、略同一の面積を有し且つ同じコーディングが適用された２つの記憶領域（第１領域ＣＲ１及び第２領域ＣＲ２）を備えている。２つの記憶領域のそれぞれには、５ビット／２セルのシェアコーディング（Ｄ２．５）が適用される。そして、第７実施形態に係る半導体記憶装置１は、２つの記憶領域と５ビット／２セルのシェアコーディングを用いて、２ページデータを形成する。
【０３８１】
簡潔に述べると、下位ページ読み出しにおいて、半導体記憶装置１が、第１領域ＣＲ１のページＰＧ１、ＰＧ４及びＰＧ５の読み出しと、第２領域ＣＲ２のページＰＧ４及びＰＧ５の読み出しとを一括で実行する。上位ページ読み出しにおいて、半導体記憶装置１が、第１領域ＣＲ１のページＰＧ２及びＰＧ３の読み出しと、第２領域ＣＲ２のページＰＧ１、ＰＧ２及びＰＧ３の読み出しとを一括で実行する。
【０３８２】
つまり、第１領域ＣＲ１で５ビット／２セルのシェアコーディングによって形成される５ページと、第２領域ＣＲ２で５ビット／２セルのシェアコーディングによって形成される５ページとの合計１０ページが、５ページ毎に分割されている。そして、５ページの２グループが、それぞれ下位ページデータ及び上位ページデータに割り当てられている。
【０３８３】
その結果、第７実施形態に係る半導体記憶装置１は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。そして、第７実施形態に係る半導体記憶装置１を制御するメモリコントローラ２は、データの取り扱いを簡便にすることが出来るため、メモリコントローラ２の設計コストも抑制され得る。
【０３８４】
［８］第８実施形態
第８実施形態に係る半導体記憶装置１は、７ビット／２セルのシェアコーディングを使用し、特定のページのデータ出力タイミングを３つの記憶領域で変更することによって、読み出しページ毎のページサイズを統一する。以下に、第８実施形態に係る半導体記憶装置１について、第１〜第７実施形態と異なる点を説明する。
【０３８５】
［８−１］構成
第８実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１に対して、記憶領域のレイアウトと、使用されるコーディングとが異なる。第８実施形態に係る半導体記憶装置１のその他の構成は、第３実施形態と同様である。以下に、第８実施形態に係る半導体記憶装置１におけるデータの記憶方法について項目分けして説明する。
【０３８６】
（記憶領域のレイアウトについて）
図８５は、第８実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図８５に示すように、第８実施形態におけるメモリセルアレイ１０は、Ｘ方向に並んで配置された第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３を含んでいる。ロウデコーダモジュール１６は、例えば第１領域ＣＲ１側に設けられ、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３で共有されたワード線ＷＬを用いて各メモリセルトランジスタＭＴを制御する。
【０３８７】
そして、第８実施形態では、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれで同じシェアコーディングが適用される。第８実施形態で使用されるシェアコーディングとしては、例えば第４実施形態で図５９を用いて説明された７ビット／２セルのシェアコーディング（Ｄ３．５）が使用される。
【０３８８】
例えば、１本のワード線ＷＬには、第１領域ＣＲ１内と、第２領域ＣＲ２内と、第３領域ＣＲ３内とのそれぞれで、少なくとも４．５８ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝４．５８ｋＢ）。これにより、第８実施形態に係る半導体記憶装置１では、少なくとも１３．７４ｋ個のメモリセルトランジスタＭＴを含むセルユニットＣＵによって３ページデータが記憶され、設定された３ページデータのそれぞれのページサイズが１６ｋＢに統一される。
【０３８９】
（シェアコーディングに関する回路構成について）
図８６は、第８実施形態に係る半導体記憶装置１においてページデータの記憶に使用される構成の接続の一例を示している。図８６に示すように、第８実施形態に係る半導体記憶装置１は、３つの論理回路１８Ａ、１８Ｂ及び１８Ｃを備えている。論理回路１８Ａ、１８Ｂ及び１８Ｃのそれぞれは、例えば第４実施形態で説明された７ビット／２セルのシェアコーディングに関する演算処理を実行する。
【０３９０】
第８実施形態において、第１領域ＣＲ１は、複数のメモリセルトランジスタＭＴａと、複数のメモリセルトランジスタＭＴｂとを含んでいる。第２領域ＣＲ２は、複数のメモリセルトランジスタＭＴｃと、複数のメモリセルトランジスタＭＴｄとを含んでいる。第３領域ＣＲ３は、複数のメモリセルトランジスタＭＴｅと、複数のメモリセルトランジスタＭＴｆとを含んでいる。第１領域ＣＲ１内のメモリセルトランジスタＭＴａ及びＭＴｂと、第２領域ＣＲ２内のメモリセルトランジスタＭＴｃ及びＭＴｄと、第３領域ＣＲ３内のメモリセルトランジスタＭＴｅ及びＭＴｆとは、ワード線ＷＬを共有している。メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ、ＭＴｄ、ＭＴｅ及びＭＴｆは、それぞれビット線ＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄ、ＢＬｅ及びＢＬｆに接続されている。
【０３９１】
メモリセルトランジスタＭＴａ及びＭＴｂの組に関する接続と、メモリセルトランジスタＭＴｃ及びＭＴｄの組に関する接続とのそれぞれは、第７実施形態と同様である。メモリセルトランジスタＭＴｅが記憶するデータＤＡＴｅは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｅによって読み出され、データバスＢＵＳｅを介して論理回路１８Ｃに転送される。メモリセルトランジスタＭＴｆが記憶するデータＤＡＴｆは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｆによって読み出され、データバスＢＵＳｆを介して論理回路１８Ｃに転送される。論理回路１８Ｃは、メモリセルトランジスタＭＴｅから読み出されたデータＤＡＴｅと、メモリセルトランジスタＭＴｆから読み出されたデータＤＡＴｆとを用いて復号化処理を実行し、復号化したデータＤＡＴを、入出力回路１１を介してメモリコントローラ２に出力する。
【０３９２】
尚、以上の説明では半導体記憶装置１が３つの論理回路１８Ａ、１８Ｂ及び１８Ｃを備える場合について例示したが、これに限定されない。例えば、１つの論理回路１８によって、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれの演算処理が実行されても良い。また、論理回路１８は、各領域ＣＲで共有される部分と、領域ＣＲ毎に設けられた部分とを備えていても良い。また、データバスＢＵＳａ、ＢＵＳｂ、ＢＵＳｃ、ＢＵＳｄ、ＢＵＳｅ及びＢＵＳｆは、分離されていなくても良い。第８実施形態で説明される動作が実行可能であれば、データバスは適宜共有されても良い。
【０３９３】
［８−２］読み出し動作
図８７は、第８実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図８７に示すように、第８実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、３ページデータのページ毎の読み出し動作を実行することが出来る。図８７（１）〜（３）は、それぞれ下位ページデータ、中位ページデータ、及び上位ページデータの読み出し動作に対応している。以下に、第８実施形態における各ページの読み出し動作の詳細について説明する。
【０３９４】
（下位ページ読み出し）
下位ページデータは、第１領域ＣＲ１のページＰＧ１と、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ２及びＰＧ３との組み合わせに対応している。図８７（１）に示すように、半導体記憶装置１は、メモリコントローラ２から下位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０３９５】
下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ４、Ｒ６、Ｒ９及びＲ１１が順に印加される。読み出し電圧Ｒ４による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ６、Ｒ９及びＲ１１による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ２及びＰＧ３のデータが確定する。
【０３９６】
読み出し電圧Ｒ４、Ｒ６、Ｒ９及びＲ１１の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ１（２．２９ｋＢ）、第１領域ＣＲ１のページＰＧ２及びＰＧ３（４．５８ｋＢ）、第２領域ＣＲ２のページＰＧ２及びＰＧ３（４．５８ｋＢ）、第３領域ＣＲ３のページＰＧ２及びＰＧ３（４．５８ｋＢ）の順に、データＤＡＴが出力される。一方で、第２領域ＣＲ２及び第３領域ＣＲ３のそれぞれのページＰＧ１のデータＤＡＴの出力が省略される。下位ページデータのページサイズは、２．２９ｋＢ（ＣＲ１：ＰＧ１）＋４．５８ｋＢ（ＣＲ１：ＰＧ２及び３）＋４．５８ｋＢ（ＣＲ２：ＰＧ２及び３）＋４．５８ｋＢ（ＣＲ３：ＰＧ２及び３）＝１６．０３ｋＢである。
【０３９７】
（中位ページ読み出し）
中位ページデータは、第２領域ＣＲ２のページＰＧ１と、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ４及びＰＧ５との組み合わせに対応している。図８７（２）に示すように、半導体記憶装置１は、メモリコントローラ２から中位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、中位ページ読み出しを実行する。
【０３９８】
中位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ４、Ｒ１、Ｒ３及びＲ８が順に印加される。読み出し電圧Ｒ４による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ１、Ｒ３及びＲ８による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ４及びＰＧ５のデータが確定する。
【０３９９】
読み出し電圧Ｒ４、Ｒ１、Ｒ３及びＲ８の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。中位ページ読み出しでは、例えば、第２領域ＣＲ２のページＰＧ１（２．２９ｋＢ）、第１領域ＣＲ１のページＰＧ４及びＰＧ５（４．５８ｋＢ）、第２領域ＣＲ２のページＰＧ４及びＰＧ５（４．５８ｋＢ）、第３領域ＣＲ３のページＰＧ４及びＰＧ５（４．５８ｋＢ）の順に、データＤＡＴが出力される。一方で、第１領域ＣＲ１及び第３領域ＣＲ３のそれぞれのページＰＧ１のデータＤＡＴの出力が省略される。中位ページデータのページサイズは、２．２９ｋＢ（ＣＲ２：ＰＧ１）＋４．５８ｋＢ（ＣＲ１：ＰＧ４及び５）＋４．５８ｋＢ（ＣＲ２：ＰＧ４及び５）＋４．５８ｋＢ（ＣＲ３：ＰＧ４及び５）＝１６．０３ｋＢである。
【０４００】
（上位ページ読み出し）
上位ページデータは、第３領域ＣＲ３のページＰＧ１と、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ６及びＰＧ７との組み合わせに対応している。図８７（３）に示すように、半導体記憶装置１は、メモリコントローラ２から上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、上位ページ読み出しを実行する。
【０４０１】
上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ４、Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加される。読み出し電圧Ｒ４による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ６及びＰＧ７のデータが確定する。
【０４０２】
読み出し電圧Ｒ４、Ｒ２、Ｒ５、Ｒ７及びＲ１０の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。上位ページ読み出しでは、例えば、第３領域ＣＲ３のページＰＧ１（２．２９ｋＢ）、第１領域ＣＲ１のページＰＧ６及びＰＧ７（４．５８ｋＢ）、第２領域ＣＲ２のページＰＧ６及びＰＧ７（４．５８ｋＢ）、第３領域ＣＲ３のページＰＧ６及びＰＧ７（４．５８ｋＢ）の順に、データＤＡＴが出力される。一方で、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ１のデータＤＡＴの出力が省略される。上位ページデータのページサイズは、２．２９ｋＢ（ＣＲ３：ＰＧ１）＋４．５８ｋＢ（ＣＲ１：ＰＧ６及び７）＋４．５８ｋＢ（ＣＲ２：ＰＧ６及び７）＋４．５８ｋＢ（ＣＲ３：ＰＧ６及び７）＝１６．０３ｋＢである。
【０４０３】
（読み出しページの組み合わせについて）
図８８は、第８実施形態係る半導体記憶装置１においてページ毎の読み出し動作で出力される読み出しページの組み合わせを示している。図８８に示された読み出しページの組み合わせについて、以下に羅列する。
【０４０４】
下位ページデータは、第１領域ＣＲ１の３ページ（ＰＧ１、ＰＧ２及びＰＧ３）と、第２領域ＣＲ２の２ページ（ＰＧ２及びＰＧ３）と、第３領域ＣＲ３の２ページ（ＰＧ２及びＰＧ３）とを含んでいる。
【０４０５】
中位ページデータは、第１領域ＣＲ１の２ページ（ＰＧ４及びＰＧ５）と、第２領域ＣＲ２の３ページ（ＰＧ１、ＰＧ４及びＰＧ５）と、第３領域ＣＲ３の２ページ（ＰＧ４及びＰＧ５）とを含んでいる。
【０４０６】
上位ページデータは、第１領域ＣＲ１の２ページ（ＰＧ６及びＰＧ７）と、第２領域ＣＲ２の２ページ（ＰＧ６及びＰＧ７）と、第３領域ＣＲ３の３ページ（ＰＧ１、ＰＧ６及びＰＧ７）とを含んでいる。
【０４０７】
以上のように、第８実施形態に係る半導体記憶装置１では、下位ページデータと中位ページデータと上位ページデータとのそれぞれが、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３における７ページ分のデータを含んでいる。その結果、第８実施形態における各ページのデータサイズが、いずれも約１６ｋＢに揃えられている。
【０４０８】
尚、各ページの読み出し動作におけるデータの出力順は、適宜入れ替えられても良い。下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。中位ページ読み出しにおいて半導体記憶装置１は、第２領域ＣＲ２のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。上位ページ読み出しにおいて半導体記憶装置１は、第３領域ＣＲ３のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。
【０４０９】
［８−３］第８実施形態の効果
以上で説明されたように、第８実施形態に係る半導体記憶装置１は、略同一の面積を有し且つ同じコーディングが適用された３つの記憶領域（第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３）を備えている。３つの記憶領域のそれぞれには、７ビット／２セルのシェアコーディング（Ｄ３．５）が適用される。そして、第８実施形態に係る半導体記憶装置１は、３つの記憶領域と７ビット／２セルのシェアコーディングとを用いて、３ページデータを形成する。
【０４１０】
簡潔に述べると、下位ページ読み出しにおいて、半導体記憶装置１が、第１領域ＣＲ１のページＰＧ１の読み出しと、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ２及びＰＧ３とのそれぞれの読み出しとを一括で実行する。中位ページ読み出しにおいて、半導体記憶装置１が、第２領域ＣＲ２のページＰＧ１の読み出しと、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ４及びＰＧ５の読み出しとを一括で実行する。上位ページ読み出しにおいて、半導体記憶装置１が、第３領域ＣＲ３のページＰＧ１の読み出しと、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ６及びＰＧ７の読み出しとを一括で実行する。
【０４１１】
つまり、第１領域ＣＲ１で７ビット／２セルのシェアコーディングによって形成される７ページと、第２領域ＣＲ２で７ビット／２セルのシェアコーディングによって形成される７ページと、第３領域ＣＲ３で７ビット／２セルのシェアコーディングによって形成される７ページとの合計２１ページが、７ページ毎に分割されている。そして、７ページの３グループが、それぞれ下位ページデータ、中位ページデータ、及び上位ページデータに割り当てられている。
【０４１２】
その結果、第８実施形態に係る半導体記憶装置１は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。そして、第７実施形態に係る半導体記憶装置１を制御するメモリコントローラ２は、データの取り扱いを簡便にすることが出来るため、メモリコントローラ２の設計コストも抑制され得る。
【０４１３】
［９］第９実施形態
第９実施形態に係る半導体記憶装置１は、９ビット／２セルのシェアコーディングを使用し、特定のページのデータ出力タイミングを４つの記憶領域で変更することによって、読み出しページ毎のページサイズを統一する。以下に、第９実施形態に係る半導体記憶装置１について、第１〜第８実施形態と異なる点を説明する。
【０４１４】
［９−１］構成
第９実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１に対して、記憶領域のレイアウトと、使用されるコーディングとが異なる。第９実施形態に係る半導体記憶装置１のその他の構成は、第３実施形態と同様である。以下に、第９実施形態に係る半導体記憶装置１におけるデータの記憶方法について項目分けして説明する。
【０４１５】
（記憶領域のレイアウトについて）
図８９は、第９実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図８９に示すように、第９実施形態におけるメモリセルアレイ１０は、Ｘ方向に並んで配置された第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４を含んでいる。ロウデコーダモジュール１６は、例えば第１領域ＣＲ１側に設けられ、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４で共有されたワード線ＷＬを用いて各メモリセルトランジスタＭＴを制御する。
【０４１６】
そして、第９実施形態では、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれで同じシェアコーディングが適用される。第９実施形態で使用されるシェアコーディングとしては、例えば第５実施形態で図６８を用いて説明された９ビット／２セルのシェアコーディング（Ｄ４．５）が使用される。
【０４１７】
例えば、１本のワード線ＷＬには、第１領域ＣＲ１内と、第２領域ＣＲ２内と、第３領域ＣＲ３内と、第４領域ＣＲ４とのそれぞれで、少なくとも３．５６ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝３．５６ｋＢ）。これにより、第９実施形態に係る半導体記憶装置１では、少なくとも１４．２４ｋ個のメモリセルトランジスタＭＴを含むセルユニットＣＵによって３ページデータが記憶され、設定された３ページデータのそれぞれのページサイズが１６ｋＢに統一される。
【０４１８】
（シェアコーディングに関する回路構成について）
図９０は、第９実施形態に係る半導体記憶装置１においてページデータの記憶に使用される構成の接続の一例を示している。図９０に示すように、第９実施形態に係る半導体記憶装置１は、４つの論理回路１８Ａ、１８Ｂ、１８Ｃ及び１８Ｄを備えている。論理回路１８Ａ、１８Ｂ、１８Ｃ及び１８Ｄのそれぞれは、例えば第５実施形態で説明された９ビット／２セルのシェアコーディングに関する演算処理を実行する。
【０４１９】
第９実施形態において、第１領域ＣＲ１は、複数のメモリセルトランジスタＭＴａと、複数のメモリセルトランジスタＭＴｂとを含んでいる。第２領域ＣＲ２は、複数のメモリセルトランジスタＭＴｃと、複数のメモリセルトランジスタＭＴｄとを含んでいる。第３領域ＣＲ３は、複数のメモリセルトランジスタＭＴｅと、複数のメモリセルトランジスタＭＴｆとを含んでいる。第４領域ＣＲ４は、複数のメモリセルトランジスタＭＴｇと、複数のメモリセルトランジスタＭＴｈとを含んでいる。第１領域ＣＲ１内のメモリセルトランジスタＭＴａ及びＭＴｂと、第２領域ＣＲ２内のメモリセルトランジスタＭＴｃ及びＭＴｄと、第３領域ＣＲ３内のメモリセルトランジスタＭＴｅ及びＭＴｆと、第４領域ＣＲ４内のメモリセルトランジスタＭＴｇ及びＭＴｈとは、ワード線ＷＬを共有している。メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ、ＭＴｄ、ＭＴｅ、ＭＴｆ、ＭＴｇ及びＭＴｈは、それぞれビット線ＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄ、ＢＬｅ、ＢＬｆ、ＢＬｇ及びＢＬｈに接続されている。
【０４２０】
メモリセルトランジスタＭＴａ及びＭＴｂの組に関する接続と、メモリセルトランジスタＭＴｃ及びＭＴｄの組に関する接続とのそれぞれは、メモリセルトランジスタＭＴｅ及びＭＴｆの組に関する接続とのそれぞれは、第８実施形態と同様である。メモリセルトランジスタＭＴｇが記憶するデータＤＡＴｇは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｇによって読み出され、データバスＢＵＳｇを介して論理回路１８Ｄに転送される。メモリセルトランジスタＭＴｈが記憶するデータＤＡＴｈは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｈによって読み出され、データバスＢＵＳｈを介して論理回路１８Ｄに転送される。論理回路１８Ｄは、メモリセルトランジスタＭＴｇから読み出されたデータＤＡＴｇと、メモリセルトランジスタＭＴｈから読み出されたデータＤＡＴｈとを用いて復号化処理を実行し、復号化したデータＤＡＴを、入出力回路１１を介してメモリコントローラ２に出力する。
【０４２１】
尚、以上の説明では半導体記憶装置１が４つの論理回路１８Ａ、１８Ｂ、１８Ｃ及び１８Ｄを備える場合について例示したが、これに限定されない。例えば、１つの論理回路１８によって、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれの演算処理が実行されても良い。また、論理回路１８は、各領域ＣＲで共有される部分と、領域ＣＲ毎に設けられた部分とを備えていても良い。また、データバスＢＵＳａ、ＢＵＳｂ、ＢＵＳｃ、ＢＵＳｄ、ＢＵＳｅ、ＢＵＳｆ、ＢＵＳｇ及びＢＵＳｈは、分離されていなくても良い。第９実施形態で説明される動作が実行可能であれば、データバスは適宜共有されても良い。
【０４２２】
［９−２］読み出し動作
図９１は、第９実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図９１に示すように、第９実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、４ページデータのページ毎の読み出し動作を実行することが出来る。図９１（１）〜（４）は、それぞれ下位ページデータ、中位ページデータ、上位ページデータ、及び最上位データの読み出し動作に対応している。以下に、第９実施形態における各ページの読み出し動作の詳細について説明する。
【０４２３】
（下位ページ読み出し）
下位ページデータは、第１領域ＣＲ１のページＰＧ１と、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、第４領域ＣＲ４のそれぞれのページＰＧ２及びＰＧ３との組み合わせに対応している。図９１（１）に示すように、半導体記憶装置１は、メモリコントローラ２から下位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０４２４】
下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ８、Ｒ１０、Ｒ１２、Ｒ１４、Ｒ１９及びＲ２３が順に印加される。読み出し電圧Ｒ８による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ１０、Ｒ１２、Ｒ１４、Ｒ１９及びＲ２３による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ２及びＰＧ３のデータが確定する。
【０４２５】
読み出し電圧Ｒ８、Ｒ１０、Ｒ１２、Ｒ１４、Ｒ１９及びＲ２３の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ１（１．７８ｋＢ）、第１領域ＣＲ１のページＰＧ２及びＰＧ３（３．５６ｋＢ）、第２領域ＣＲ２のページＰＧ２及びＰＧ３（３．５６ｋＢ）、第３領域ＣＲ３のページＰＧ２及びＰＧ３（３．５６ｋＢ）、第４領域ＣＲ４のページＰＧ２及びＰＧ３（３．５６ｋＢ）の順に、データＤＡＴが出力される。一方で、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ１のデータＤＡＴの出力が省略される。下位ページデータのページサイズは、１．７８ｋＢ（ＣＲ１：ＰＧ１）＋３．５６ｋＢ（ＣＲ１：ＰＧ２及び３）＋３．５６ｋＢ（ＣＲ２：ＰＧ２及び３）＋３．５６ｋＢ（ＣＲ３：ＰＧ２及び３）＋３．５６ｋＢ（ＣＲ４：ＰＧ２及び３）＝１６．０２ｋＢである。
【０４２６】
（中位ページ読み出し）
中位ページデータは、第２領域ＣＲ２のページＰＧ１と、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、第４領域ＣＲ４のそれぞれのページＰＧ４及びＰＧ５との組み合わせに対応している。図９１（２）に示すように、半導体記憶装置１は、メモリコントローラ２から中位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、中位ページ読み出しを実行する。
【０４２７】
中位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ８、Ｒ１、Ｒ３、Ｒ５、Ｒ７及びＲ１６が順に印加される。読み出し電圧Ｒ８による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ１、Ｒ３、Ｒ５、Ｒ７及びＲ１６による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ４及びＰＧ５のデータが確定する。
【０４２８】
読み出し電圧Ｒ８、Ｒ１、Ｒ３、Ｒ５、Ｒ７及びＲ１６の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。中位ページ読み出しでは、例えば、第２領域ＣＲ２のページＰＧ１（１．７８ｋＢ）、第１領域ＣＲ１のページＰＧ４及びＰＧ５（３．５６ｋＢ）、第２領域ＣＲ２のページＰＧ４及びＰＧ５（３．５６ｋＢ）、第３領域ＣＲ３のページＰＧ４及びＰＧ５（３．５６ｋＢ）、第４領域ＣＲ４のページＰＧ４及びＰＧ５（３．５６ｋＢ）の順に、データＤＡＴが出力される。一方で、第１領域ＣＲ１、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ１のデータＤＡＴの出力が省略される。中位ページデータのページサイズは、１．７８ｋＢ（ＣＲ２：ＰＧ１）＋３．５６ｋＢ（ＣＲ１：ＰＧ４及び５）＋３．５６ｋＢ（ＣＲ２：ＰＧ４及び５）＋３．５６ｋＢ（ＣＲ３：ＰＧ４及び５）＋３．５６ｋＢ（ＣＲ４：ＰＧ４及び５）＝１６．０２ｋＢである。
【０４２９】
（上位ページ読み出し）
上位ページデータは、第３領域ＣＲ３のページＰＧ１と、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、第４領域ＣＲ４のそれぞれのページＰＧ６及びＰＧ７との組み合わせに対応している。図９１（３）に示すように、半導体記憶装置１は、メモリコントローラ２から上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、上位ページ読み出しを実行する。
【０４３０】
上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ８、Ｒ２、Ｒ６、Ｒ９、Ｒ１３、Ｒ１７及びＲ２１が順に印加される。読み出し電圧Ｒ８による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ２、Ｒ６、Ｒ９、Ｒ１３、Ｒ１７及びＲ２１による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ６及びＰＧ７のデータが確定する。
【０４３１】
読み出し電圧Ｒ８、Ｒ２、Ｒ６、Ｒ９、Ｒ１３、Ｒ１７及びＲ２１の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。上位ページ読み出しでは、例えば、第３領域ＣＲ３のページＰＧ１（１．７８ｋＢ）、第１領域ＣＲ１のページＰＧ６及びＰＧ７（３．５６ｋＢ）、第２領域ＣＲ２のページＰＧ６及びＰＧ７（３．５６ｋＢ）、第３領域ＣＲ３のページＰＧ６及びＰＧ７（３．５６ｋＢ）、第４領域ＣＲ４のページＰＧ６及びＰＧ７（３．５６ｋＢ）の順に、データＤＡＴが出力される。一方で、第１領域ＣＲ１、第２領域ＣＲ２、及び第４領域ＣＲ４のそれぞれのページＰＧ１のデータＤＡＴの出力が省略される。上位ページデータのページサイズは、１．７８ｋＢ（ＣＲ３：ＰＧ１）＋３．５６ｋＢ（ＣＲ１：ＰＧ６及び７）＋３．５６ｋＢ（ＣＲ２：ＰＧ６及び７）＋３．５６ｋＢ（ＣＲ３：ＰＧ６及び７）＋３．５６ｋＢ（ＣＲ４：ＰＧ６及び７）＝１６．０２ｋＢである。
【０４３２】
（最上位ページ読み出し）
最上位ページデータは、第４領域ＣＲ４のページＰＧ１と、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、第４領域ＣＲ４のそれぞれのページＰＧ８及びＰＧ９との組み合わせに対応している。図９１（４）に示すように、半導体記憶装置１は、メモリコントローラ２から最上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、最上位ページ読み出しを実行する。
【０４３３】
最上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ８、Ｒ４、Ｒ１１、Ｒ１５、Ｒ１８、Ｒ２０及びＲ２２が順に印加される。読み出し電圧Ｒ８による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ１のデータが確定する。読み出し電圧Ｒ４、Ｒ１１、Ｒ１５、Ｒ１８、Ｒ２０及びＲ２２による読み出しが完了すると、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ８及びＰＧ９のデータが確定する。
【０４３４】
読み出し電圧Ｒ８、Ｒ４、Ｒ１１、Ｒ１５、Ｒ１８、Ｒ２０及びＲ２２の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。最上位ページ読み出しでは、例えば、第４領域ＣＲ４のページＰＧ１（１．７８ｋＢ）、第１領域ＣＲ１のページＰＧ８及びＰＧ９（３．５６ｋＢ）、第２領域ＣＲ２のページＰＧ８及びＰＧ９（３．５６ｋＢ）、第３領域ＣＲ３のページＰＧ８及びＰＧ９（３．５６ｋＢ）、第４領域ＣＲ４のページＰＧ８及びＰＧ９（３．５６ｋＢ）の順に、データＤＡＴが出力される。一方で、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３のそれぞれのページＰＧ１のデータＤＡＴの出力が省略される。最上位ページデータのページサイズは、１．７８ｋＢ（ＣＲ４：ＰＧ１）＋３．５６ｋＢ（ＣＲ１：ＰＧ８及び９）＋３．５６ｋＢ（ＣＲ２：ＰＧ８及び９）＋３．５６ｋＢ（ＣＲ３：ＰＧ８及び９）＋３．５６ｋＢ（ＣＲ４：ＰＧ８及び９）＝１６．０２ｋＢである。
【０４３５】
（読み出しページの組み合わせについて）
図９２は、第９実施形態係る半導体記憶装置１においてページ毎の読み出し動作で出力される読み出しページの組み合わせを示している。図９２に示された読み出しページの組み合わせについて、以下に羅列する。
【０４３６】
下位ページデータは、第１領域ＣＲ１の３ページ（ＰＧ１、ＰＧ２及びＰＧ３）と、第２領域ＣＲ２の２ページ（ＰＧ２及びＰＧ３）と、第３領域ＣＲ３の２ページ（ＰＧ２及びＰＧ３）と、第４領域ＣＲ４の２ページ（ＰＧ２及びＰＧ３）とを含んでいる。
【０４３７】
中位ページデータは、第１領域ＣＲ１の２ページ（ＰＧ４及びＰＧ５）と、第２領域ＣＲ２の３ページ（ＰＧ１、ＰＧ４及びＰＧ５）と、第３領域ＣＲ３の２ページ（ＰＧ２及びＰＧ５）と、第４領域ＣＲ４の２ページ（ＰＧ４及びＰＧ５）とを含んでいる。
【０４３８】
上位ページデータは、第１領域ＣＲ１の２ページ（ＰＧ６及びＰＧ７）と、第２領域ＣＲ２の２ページ（ＰＧ６及びＰＧ７）と、第３領域ＣＲ３の３ページ（ＰＧ１、ＰＧ６及びＰＧ７）と、第４領域ＣＲ４の２ページ（ＰＧ６及びＰＧ７）とを含んでいる。
【０４３９】
最上位ページデータは、第１領域ＣＲ１の２ページ（ＰＧ８及びＰＧ９）と、第２領域ＣＲ２の２ページ（ＰＧ８及びＰＧ９）と、第３領域ＣＲ３の２ページ（ＰＧ８及びＰＧ９）と、第４領域ＣＲ４の３ページ（ＰＧ１、ＰＧ８及びＰＧ９）とを含んでいる。
【０４４０】
以上のように、第９実施形態に係る半導体記憶装置１では、下位ページデータと中位ページデータと上位ページデータと最上位ページデータのそれぞれが、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４における９ページ分のデータを含んでいる。その結果、第９実施形態における各ページのデータサイズが、いずれも約１６ｋＢに揃えられている。
【０４４１】
尚、各ページの読み出し動作におけるデータの出力順は、適宜入れ替えられても良い。下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。中位ページ読み出しにおいて半導体記憶装置１は、第２領域ＣＲ２のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。上位ページ読み出しにおいて半導体記憶装置１は、第３領域ＣＲ３のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。最上位ページ読み出しにおいて半導体記憶装置１は、第４領域ＣＲ４のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。
【０４４２】
［９−３］第９実施形態の効果
以上で説明されたように、第９実施形態に係る半導体記憶装置１は、略同一の面積を有し且つ同じコーディングが適用された４つの記憶領域（第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、第４領域ＣＲ４）を備えている。４つの記憶領域のそれぞれには、９ビット／２セルのシェアコーディング（Ｄ４．５）が適用される。そして、第９実施形態に係る半導体記憶装置１は、４つの記憶領域と９ビット／２セルのシェアコーディングとを用いて、４ページデータを形成する。
【０４４３】
簡潔に述べると、下位ページ読み出しにおいて、半導体記憶装置１が、第１領域ＣＲ１のページＰＧ１の読み出しと、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ２及びＰＧ３の読み出しとを一括で実行する。中位ページ読み出しにおいて、半導体記憶装置１が、第２領域ＣＲ２のページＰＧ１の読み出しと、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ４及びＰＧ５の読み出しとを一括で実行する。上位ページ読み出しにおいて、半導体記憶装置１が、第３領域ＣＲ３のページＰＧ１の読み出しと、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ６及びＰＧ７の読み出しとを一括で実行する。最上位ページ読み出しにおいて、半導体記憶装置１が、第４領域ＣＲ４のページＰＧ１の読み出しと、第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３、及び第４領域ＣＲ４のそれぞれのページＰＧ７及びＰＧ８の読み出しとを一括で実行する。
【０４４４】
つまり、第１領域ＣＲ１で９ビット／２セルのシェアコーディングによって形成される９ページと、第２領域ＣＲ２で９ビット／２セルのシェアコーディングによって形成される９ページと、第３領域ＣＲ３で９ビット／２セルのシェアコーディングによって形成される９ページと、第４領域ＣＲ４で９ビット／２セルのシェアコーディングによって形成される９ページとの合計３６ページが、９ページ毎に分割されている。そして、９ページの４グループが、それぞれ下位ページデータ、中位ページデータ、上位ページデータ、及び最上位ページデータに割り当てられている。
【０４４５】
その結果、第９実施形態に係る半導体記憶装置１は、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。そして、第９実施形態に係る半導体記憶装置１を制御するメモリコントローラ２は、データの取り扱いを簡便にすることが出来るため、メモリコントローラ２の設計コストも抑制され得る。
【０４４６】
［１０］第１０実施形態
第１０実施形態に係る半導体記憶装置１は、複数のプレーンＰＬを有し、２ビット／１セルのコーディングにおける読み出しページの組み合わせ方を工夫することによって、ページ毎の読み出し動作における読み出しデータの出力を早める。以下に、第１０実施形態に係る半導体記憶装置１について、第１乃至第９実施形態と異なる点を説明する。
【０４４７】
［１０−１］構成
第１０実施形態に係る半導体記憶装置１は、第１実施形態と同様に、２つのメモリセルアレイ１０Ａ及び１０Ｂを備えている。そして、メモリセルアレイ１０Ａ及び１０Ｂのそれぞれに、第２実施形態で図３５を用いて説明された２ビット／１セルの１−２コーディングが適用される。
【０４４８】
図９３は、第１０実施形態に係る半導体記憶装置１においてページデータの記憶に使用される構成の接続の一例を示している。図９３に示すように、メモリセルアレイ１０Ａは、複数のメモリセルトランジスタＭＴａを含み、メモリセルアレイ１０Ｂは、複数のメモリセルトランジスタＭＴｂを含んでいる。メモリセルトランジスタＭＴａ及びＭＴｂは、それぞれワード線ＷＬａ及びＷＬｂに接続される。また、メモリセルトランジスタＭＴａ及びＭＴｂは、それぞれビット線ＢＬａ及びＢＬｂに接続される。
【０４４９】
メモリセルトランジスタＭＴａが記憶するデータＤＡＴａは、センスアンプモジュール１７Ａに含まれたセンスアンプユニットＳＡＵａによって読み出され、データバスＢＵＳａを介して入出力回路１１に転送される。メモリセルトランジスタＭＴｂが記憶するデータＤＡＴｂは、センスアンプモジュール１７Ｂに含まれたセンスアンプユニットＳＡＵｂによって読み出され、データバスＢＵＳｂを介して入出力回路１１に転送される。入出力回路１１は、メモリセルトランジスタＭＴａから読み出されたデータＤＡＴａと、メモリセルトランジスタＭＴｂから読み出されたデータＤＡＴｂとのそれぞれを、読み出しデータＤＡＴとしてメモリコントローラ２に出力する。
【０４５０】
第１０実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。尚、本例では、ワード線ＷＬａに４ｋ個のメモリセルトランジスタＭＴａが接続され、ワード線ＷＬｂに４ｋ個のメモリセルトランジスタＭＴｂが接続されているものと仮定する。データバスＢＵＳａ及びＢＵＳｂは、分離されていなくても良い。第１０実施形態で説明される動作が実行可能であれば、データバスは適宜共有されても良い。また、第１０実施形態において半導体記憶装置１が備えるプレーンＰＬの数は、偶数であることが好ましい。例えば、メモリセルアレイ１０Ａに対応するプレーンＰＬと、メモリセルアレイ１０Ｂに対応するプレーンＰＬとのそれぞれが、同じ個数に設計されていれば良い。
【０４５１】
［１０−２］読み出し動作
第１０実施形態に係る半導体記憶装置１は、メモリセルアレイ１０Ａに対する上位ページの読み出し動作とメモリセルアレイ１０Ｂに対する下位ページの読み出し動作とを組み合わせて実行し、メモリセルアレイ１０Ａに対する下位ページの読み出し動作とメモリセルアレイ１０Ｂに対する上位ページの読み出し動作とを組み合わせて実行する。
【０４５２】
第１０実施形態では、メモリセルアレイ１０Ａに対する上位ページの読み出し動作とメモリセルアレイ１０Ｂに対する下位ページの読み出し動作とを組み合わせのことを、下位ページ読み出しと呼び、メモリセルアレイ１０Ａに対する下位ページの読み出し動作とメモリセルアレイ１０Ｂに対する上位ページの読み出し動作とを組み合わせのことを、上位ページ読み出しと呼ぶ。以下に、第１０実施形態に係る半導体記憶装置１の読み出し動作について、下位ページ読み出し、上位ページ読み出しの順に説明する。
【０４５３】
（下位ページ読み出し）
図９４は、第１０実施形態に係る半導体記憶装置１における下位ページ読み出しのタイミングチャートの一例を示している。図９４には、入出力信号Ｉ／Ｏと、レディビジー信号ＲＢｎと、ワード線ＷＬａ及びＷＬｂの電圧と、制御信号ＳＴＢａ及びＳＴＢｂとが示されている。尚、第１０実施形態に係る半導体記憶装置１が読み出し動作を開始する前の初期状態は、第１実施形態と同様である。
【０４５４】
図９４に示すように、下位ページ読み出しのコマンドシーケンスは、例えば第１実施形態で説明されたＰＧ１読み出しと同様である。コマンドレジスタ１２にコマンド“３０ｈ”が格納されると、シーケンサ１４は、半導体記憶装置１をレディ状態からビジー状態に遷移させて、下位ページ読み出しを開始する。下位ページ読み出しにおいてシーケンサ１４は、メモリセルアレイ１０Ａに対する読み出し処理と、メモリセルアレイ１０Ｂに対する読み出し処理とを同時に開始し、並行して実行する。
【０４５５】
メモリセルアレイ１０Ａに対する読み出し処理において、選択されたワード線ＷＬａには、例えば読み出し電圧Ｒ３及びＲ１が順に印加される。メモリセルアレイ１０Ｂに対する読み出し処理において、選択されたワード線ＷＬｂには、読み出し電圧Ｒ２が印加される。ワード線ＷＬａに対する読み出し電圧Ｒ３の印加と、ワード線ＷＬｂに対する読み出し電圧Ｒ２の印加とは並行して処理される。ワード線ＷＬａに対する読み出し電圧Ｒ１の印加が処理されている間に、ワード線ＷＬｂの電圧は立ち下げられている。
【０４５６】
第１０実施形態で使用される１−２コーディングでは、下位ページの読み出しデータが、読み出し電圧Ｒ２を用いた読み出し結果によって確定し、上位ページの読み出しデータが、読み出し電圧Ｒ１及びＲ３を用いた読み出し結果によって確定する。つまり、下位ページ読み出しでは、読み出しデータが確定するタイミングが、メモリセルアレイ１０Ａよりもメモリセルアレイ１０Ｂの方が早い。
【０４５７】
このため、第１０実施形態に係る半導体記憶装置１は、ワード線ＷＬａに対して読み出し電圧Ｒ１が印加されている最中に、ビジー状態からレディ状態に遷移して、メモリセルアレイ１０Ｂの下位ページデータ（４ｋＢ）を出力する。その後、ワード線ＷＬａに対する読み出し電圧Ｒ１を用いた読み出しが完了すると、半導体記憶装置１は、メモリセルアレイ１０Ａの上位ページデータ（４ｋＢ）を出力する。
【０４５８】
（上位ページ読み出し）
図９５は、第１０実施形態に係る半導体記憶装置１における上位ページ読み出しのタイミングチャートの一例を示している。図９５に示すように、上位ページ読み出しのコマンドシーケンスは、例えば第１実施形態で説明されたＰＧ２読み出しと同様である。コマンドレジスタ１２にコマンド“３０ｈ”が格納されると、シーケンサ１４は、半導体記憶装置１をレディ状態からビジー状態に遷移させて、上位ページ読み出しを開始する。
【０４５９】
第１０実施形態における上位ページ読み出しは、下位ページ読み出しにおいて、メモリセルアレイ１０Ａに対応する動作と、メモリセルアレイ１０Ｂに対する動作とが入れ替えられた動作と同様である。そして、半導体記憶装置１は、ワード線ＷＬｂに対して読み出し電圧Ｒ１が印加されている最中に、ビジー状態からレディ状態に遷移して、メモリセルアレイ１０Ａの下位ページデータ（４ｋＢ）を出力する。その後、ワード線ＷＬｂに対する読み出し電圧Ｒ１を用いた読み出しが完了すると、半導体記憶装置１は、メモリセルアレイ１０Ｂの上位ページデータ（４ｋＢ）を出力する。
【０４６０】
尚、第１０実施形態に係る半導体記憶装置１は、下位ページ読み出し及び上位ページ読み出しのいずれにおいても、一方のメモリセルアレイ１０のデータの出力が完了したタイミングで他方のメモリセルアレイ１０の読み出し処理が完了していない場合に、再びレディ状態からビジー状態に遷移しても良い。この場合、半導体記憶装置１は、他方のメモリセルアレイ１０の読み出し処理の完了に応じて、再びビジー状態からレディ状態に遷移して、当該メモリセルアレイ１０のデータを出力する。
【０４６１】
［１０−３］第１０実施形態の効果
以上のように、第１０実施形態に係る半導体記憶装置１は、２ビット／１セルの１−２コーディングが適用された２つのメモリセルアレイ１０Ａ及び１０Ｂを備えている。そして、ページ毎の読み出し動作において、異なるワード線ＷＬに接続された２つのメモリセルトランジスタＭＴが組み合わされている。
【０４６２】
具体的には、下位ページ読み出しでは、メモリセルアレイ１０Ａの上位ビットデータと、メモリセルアレイ１０Ｂの下位ビットデータとが読み出される。上位ページ読み出しでは、メモリセルアレイ１０Ａの下位ビットデータと、メモリセルアレイ１０Ｂの上位ビットデータとが読み出される。つまり、各ページが、１つの読み出し電圧でデータを確定することが可能な下位ビットデータを含んでいる。
【０４６３】
これにより、第１０実施形態に係る半導体記憶装置１は、各ページのうち半数のデータを、１レベルの読み出し後に出力することが出来る。そして、第１０実施形態に係る半導体記憶装置１は、当該半数のデータを出力している間に２レベルの読み出しを進行させることが出来、２レベルの読み出しに係る時間の少なくとも一部を隠すことが出来る。その結果、第１０実施形態に係る半導体記憶装置１は、読み出し動作のレイテンシを各ページで均一にすることが出来、さらにレイテンシの遅延を抑制することが出来る。
【０４６４】
［１１］第１１実施形態
第１１実施形態に係る半導体記憶装置１は、７ビット／２セルでシェアコーディングが異なる第１及び第２の記憶領域と、従来のコーディングを適用する第３の記憶領域とを組み合わせることによって、ページサイズを統一する。以下に、第１１実施形態に係る半導体記憶装置１について、第１〜第１０実施形態と異なる点を説明する。
【０４６５】
［１１−１］構成
第１１実施形態に係る半導体記憶装置１は、第３実施形態と同様に、１つのプレーンＰＬのみを備えた構成を有する。尚、第１１実施形態に係る半導体記憶装置１は、複数のプレーンＰＬを備えていても良い。以下で説明される構成及び動作は、複数のプレーンＰＬのそれぞれに対して適用され得る。以下に、第１１実施形態に係る半導体記憶装置１におけるデータの記憶方法について項目分けして説明する。
【０４６６】
（記憶領域のレイアウトについて）
図９６は、第１１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図９６に示すように、第１１実施形態におけるメモリセルアレイ１０は、Ｘ方向に並んで配置された第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３を含んでいる。ロウデコーダモジュール１６は、例えば第１領域ＣＲ１側に設けられ、第１領域ＣＲ１、第２領域ＣＲ２、及び第３領域ＣＲ３で共有されたワード線ＷＬを用いてメモリセルトランジスタＭＴを制御する。
【０４６７】
第１領域ＣＲ１と第２領域ＣＲ２と第３領域ＣＲ３とは、適用される記憶方式が異なる。例えば、第１領域ＣＲ１では、第４実施形態で図５９を用いて説明された７ビット／２セルのシェアコーディング（Ｄ３．５）が適用される。第２領域ＣＲ２では、第１領域ＣＲ１と異なる７ビット／２セルのシェアコーディングが適用される。第３領域ＣＲ３では、２ビット／１セルのコーディング（Ｄ２）が適用される。
【０４６８】
例えば、１本のワード線ＷＬには、第１領域ＣＲ１内で少なくとも６．４ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝６．４ｋＢ）、第２領域ＣＲ２内で少なくとも６．４ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝６．４ｋＢ）、第３領域ＣＲ３内で少なくとも１．６ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝１．６ｋＢ）。これにより、第１１実施形態に係る半導体記憶装置１では、１つのセルユニットＣＵによって３ページデータが記憶され、設定された３ページデータのそれぞれのページサイズが１６ｋＢに統一される。
【０４６９】
（シェアコーディングに関する回路構成について）
図９７は、第１１実施形態に係る半導体記憶装置１においてページデータの記憶に使用される構成の接続の一例を示している。図９７に示すように、第１１実施形態に係る半導体記憶装置１は、２つの論理回路１８Ａ及び１８Ｂを備えている。論理回路１８Ａは、第４実施形態で説明された７ビット／２セルのシェアコーディングに関する演算処理を実行する。論理回路１８Ｂは、後述する７ビット／２セルのシェアコーディングに関する演算処理を実行する。
【０４７０】
第１１実施形態において、第１領域ＣＲ１は、複数のメモリセルトランジスタＭＴａと、複数のメモリセルトランジスタＭＴｂとを含んでいる。第２領域ＣＲ２は、複数のメモリセルトランジスタＭＴｃと、複数のメモリセルトランジスタＭＴｄとを含んでいる。第３領域ＣＲ３は、複数のメモリセルトランジスタＭＴｅを含んでいる。第１領域ＣＲ１内のメモリセルトランジスタＭＴａ及びＭＴｂと、第２領域ＣＲ２内のメモリセルトランジスタＭＴｃ及びＭＴｄと、第３領域ＣＲ３内のメモリセルトランジスタＭＴｅとは、ワード線ＷＬを共有している。メモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ、ＭＴｄ及びＭＴｅは、それぞれビット線ＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄ及びＢＬｅに接続されている。
【０４７１】
メモリセルトランジスタＭＴａ及びＭＴｂの組に関する接続と、メモリセルトランジスタＭＴｃ及びＭＴｄの組に関する接続とのそれぞれは、第６実施形態と同様である。メモリセルトランジスタＭＴｅが記憶するデータＤＡＴｅは、センスアンプモジュール１７に含まれたセンスアンプユニットＳＡＵｅによって読み出され、データバスＢＵＳｅを介して入出力回路１１に転送される。
【０４７２】
尚、以上の説明では半導体記憶装置１が２つの論理回路１８Ａ及び１８Ｂを備える場合について例示したが、これに限定されない。例えば、１つの論理回路１８によって、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれの演算処理が実行されても良い。また、論理回路１８は、各領域ＣＲで共有される部分と、領域ＣＲ毎に設けられた部分とを備えていても良い。また、データバスＢＵＳａ、ＢＵＳｂ、ＢＵＳｃ、ＢＵＳｄ及びＢＵＳｅは、分離されていなくても良い。第１１実施形態で説明される動作が実行可能であれば、データバスは適宜共有されても良い。
【０４７３】
（第２領域ＣＲ２で使用されるシェアコーディングの詳細について）
第２領域ＣＲ２内のメモリセルトランジスタＭＴｃ及びＭＴｄのそれぞれの閾値電圧は、図５８に示された１２種類のステートのいずれかに含まれ得る。つまり、第１１実施形態の第２領域ＣＲ２では、メモリセルトランジスタＭＴｃに適用され得る１２種類のステートと、メモリセルトランジスタＭＴｄに適用され得る１２種類のステートとの組み合わせが、１４４種類存在する。そして、第１１実施形態に係る半導体記憶装置１では、この１４４種類の組み合わせのそれぞれに、７ビットデータが割り当てられる。尚、重複した７ビットデータが、一部の組み合わせに割り当てられても良い。
【０４７４】
図９８は、第１１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第２領域ＣＲ２で使用されるシェアコーディングの一例を示している。第１１実施形態における第２領域ＣＲ２では、図９８及び以下に示すように、ページ毎の復号化ルール及び読み出し電圧が設定される。
【０４７５】
（例）読み出しページ：復号化ルール［ａ,ｂ,ｃ,ｄ］、使用する読み出し電圧［ＭＴｃに設定された読み出し電圧／ＭＴｄに設定された読み出し電圧］
ＰＧ１：［０１１１］、［Ｒ８／Ｒ８］
ＰＧ２：［０１００］、［Ｒ８／（Ｒ１,Ｒ３,Ｒ６）］
ＰＧ３：［０１１０］、［（Ｒ１,Ｒ３,Ｒ６）／Ｒ８］
ＰＧ４：［００１１］、［（Ｒ４,Ｒ９,Ｒ１１）／−］
ＰＧ５：［０１０１］、［−／（Ｒ４,Ｒ９,Ｒ１１）］
ＰＧ６：［００１１］、［（Ｒ２,Ｒ５,Ｒ７,Ｒ１０）／−］
ＰＧ７：［０１０１］、［−／（Ｒ２,Ｒ５,Ｒ７,Ｒ１０）］
【０４７６】
以上のように、第１１実施形態の第２領域ＣＲ２で使用されるシェアコーディングでは、ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４、ＰＧ５、ＰＧ６及びＰＧ７の読み出し回数が、それぞれ１回、４回、４回、３回、３回、４回、及び３回である。つまり、第１１実施形態に係る半導体記憶装置１において、第２領域ＣＲ２で使用されるシェアコーディングは、第１領域ＣＲ１と同様に、１−４−４−３−３−４−４コーディングに対応している。
【０４７７】
尚、第２領域ＣＲ２で使用されるシェアコーディングは、第１領域ＣＲ１で使用されるシェアコーディングとの一定の関係を有している。例えば、第１領域ＣＲ１で使用されるシェアコーディングのページＰＧ１〜ＰＧ３に割り当てられた複数の読み出し電圧は、第２領域ＣＲ２で使用されるシェアコーディングのページＰＧ４及びＰＧ５に割り当てられた複数の読み出し電圧を含んでいる。第２領域ＣＲ２で使用されるシェアコーディングのページＰＧ１〜ＰＧ３に割り当てられた複数の読み出し電圧は、第１領域ＣＲ１で使用されるシェアコーディングのページＰＧ４及びＰＧ５に割り当てられた複数の読み出し電圧を含んでいる。第１領域ＣＲ１で使用されるシェアコーディングのページＰＧ６及びＰＧ７に割り当てられた複数の読み出し電圧は、第２領域ＣＲ２で使用されるシェアコーディングのページＰＧ６及びＰＧ７に割り当てられた複数の読み出し電圧と同じである。
【０４７８】
（第３領域ＣＲ３で使用されるコーディングについて）
図９９は、第１１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の第３領域ＣＲ３で使用されるコーディングの一例を示している。図９９に示すように、第１１実施形態における第３領域ＣＲ３では、２ビットデータが、第１領域ＣＲ１及び第２領域ＣＲ２で使用される１２種類のステートの一部に割り当てられる。
【０４７９】
具体的には、“１１（第１ビット／第２ビット）”データが、“Ｓ０”ステートに割り当てられている。“１０”データが、“Ｓ２”ステートに割り当てられている。“００”データが、“Ｓ５”ステートに割り当てられている。“０１”データが、“Ｓ７”ステートに割り当てられている。
【０４８０】
そして、第１ビットを含むページＰＧ１の読み出し動作では、読み出し電圧Ｒ５が使用される。第２ビットを含むページＰＧ２の読み出し動作では、読み出し電圧Ｒ２及びＲ７が使用される。すなわち、本例では、第３領域ＣＲ３において、２ビット／１セルの１−２コーディングが使用される。第１１実施形態に係る半導体記憶装置１のその他の構成は、第４実施形態と同様である。
【０４８１】
尚、第３領域ＣＲ３におけるデータの割り当ては、以上で説明されたデータの割り当てに限定されない。第３領域ＣＲ３で使用される２ビット／１セルのコーディングでは、使用される読み出し電圧が、第１領域ＣＲ１及び第２領域ＣＲ２のＰＧ６＆ＰＧ７読み出し使用される読み出し電圧を使用していれば良い。具体的には、本例における２ビット／１セルのコーディングは、読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０のうち３種類の読み出し電圧を使用していれば良い。
【０４８２】
［１１−２］読み出し動作
図１００は、第１１実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図１００に示すように、第１１実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、３ページデータのページ毎の読み出し動作を実行することが出来る。図１００（１）〜（３）は、それぞれ下位ページデータ、中位ページデータ、及び上位ページデータの読み出し動作に対応している。以下に、第１１実施形態における各ページの読み出し動作の詳細について説明する。
【０４８３】
（下位ページ読み出し）
下位ページデータは、第１領域ＣＲ１のページＰＧ１〜ＰＧ３と、第２領域ＣＲ２のページＰＧ４及びＰＧ５との組み合わせに対応している。図１００（１）に示すように、半導体記憶装置１は、メモリコントローラ２から下位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、下位ページ読み出しを実行する。
【０４８４】
下位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ４、Ｒ６、Ｒ９及びＲ１１が順に印加される。読み出し電圧Ｒ４による読み出しが完了すると、第１領域ＣＲ１のページＰＧ１のデータが確定する。読み出し電圧Ｒ６、Ｒ９及びＲ１１による読み出しが完了すると、第１領域ＣＲ１のページＰＧ２及びＰＧ３と、第２領域ＣＲ２のページＰＧ４及びＰＧ５とのそれぞれのデータが確定する。
【０４８５】
読み出し電圧Ｒ４、Ｒ６、Ｒ９及びＲ１１の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。下位ページ読み出しでは、例えば、第１領域ＣＲ１のページＰＧ１（３．２ｋＢ）、第１領域ＣＲ１のページＰＧ２及びＰＧ３（６．４ｋＢ）、第２領域ＣＲ２のページＰＧ４及びＰＧ５（６．４ｋＢ）の順に、データＤＡＴが出力される。下位ページデータのページサイズは、３．２ｋＢ（ＣＲ１：ＰＧ１）＋６．４ｋＢ（ＣＲ１：ＰＧ２及び３）＋６．４ｋＢ（ＣＲ２：ＰＧ４及び５）＝１６ｋＢである。
【０４８６】
（中位ページ読み出し）
中位ページデータは、第２領域ＣＲ２のページＰＧ１〜ＰＧ３と、第１領域ＣＲ１のページＰＧ４及びＰＧ５との組み合わせに対応している。図１００（２）に示すように、半導体記憶装置１は、メモリコントローラ２から中位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、中位ページ読み出しを実行する。
【０４８７】
中位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ８、Ｒ１、Ｒ３及びＲ６が順に印加される。読み出し電圧Ｒ８による読み出しが完了すると、第２領域ＣＲ２のページＰＧ１のデータが確定する。読み出し電圧Ｒ１、Ｒ３及びＲ６による読み出しが完了すると、第２領域ＣＲ２のページＰＧ２及びＰＧ３と、第１領域ＣＲ１のページＰＧ４及びＰＧ５とのそれぞれのデータが確定する。
【０４８８】
読み出し電圧Ｒ８、Ｒ１、Ｒ３及びＲ６の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。中位ページ読み出しでは、例えば、第２領域ＣＲ２のページＰＧ１（３．２ｋＢ）、第２領域ＣＲ２のページＰＧ２及びＰＧ３（６．４ｋＢ）、第１領域ＣＲ１のページＰＧ４及びＰＧ５（６．４ｋＢ）の順に、データＤＡＴが出力される。中位ページデータのページサイズは、３．２ｋＢ（ＣＲ２：ＰＧ１）＋６．４ｋＢ（ＣＲ２：ＰＧ２及び３）＋６．４ｋＢ（ＣＲ１：ＰＧ４及び５）＝１６ｋＢである。
【０４８９】
（上位ページ読み出し）
上位ページデータは、第３領域ＣＲ３のページＰＧ１及びＰＧ２と、第１領域ＣＲ１、第２領域ＣＲ２のそれぞれのページＰＧ６及びＰＧ７との組み合わせに対応している。図１００（３）に示すように、半導体記憶装置１は、メモリコントローラ２から上位ページ読み出しを指示するコマンドセットＣＭＤを受信すると、レディ状態からビジー状態に遷移して、上位ページ読み出しを実行する。
【０４９０】
上位ページ読み出しでは、例えば、選択されたワード線ＷＬに対して、読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加される。読み出し電圧Ｒ２、Ｒ５及びＲ７による読み出しが完了すると、第３領域ＣＲ３のページＰＧ１及びＰＧ２のデータが確定する。読み出し電圧Ｒ１０による読み出しが完了すると、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ６及びＰＧ７のデータが確定する。
【０４９１】
読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０の読み出しが完了した後に、半導体記憶装置１は、ビジー状態からレディ状態に遷移して、データＤＡＴの出力を開始する。上位ページ読み出しでは、例えば、第３領域ＣＲ３のページＰＧ１及びＰＧ２（３．２ｋＢ）、第１領域ＣＲ１のページＰＧ６及びＰＧ７（６．４ｋＢ）、第２領域ＣＲ２のページＰＧ６及びＰＧ７（６．４ｋＢ）の順に、データＤＡＴが出力される。上位ページデータのページサイズは、３．２ｋＢ（ＣＲ３：ＰＧ１及び２）＋６．４ｋＢ（ＣＲ１：ＰＧ６及び７）＋６．４ｋＢ（ＣＲ２：ＰＧ６及び７）＝１６ｋＢである。
【０４９２】
以上のように、第１１実施形態における各ページのデータサイズは、いずれも１６ｋＢに揃えられている。尚、各ページの読み出し動作におけるデータの出力順は、適宜入れ替えられても良い。下位ページ読み出しにおいて半導体記憶装置１は、第１領域ＣＲ１のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。中位ページ読み出しにおいて半導体記憶装置１は、第２領域ＣＲ２のページＰＧ１のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。上位ページ読み出しにおいて半導体記憶装置１は、第３領域ＣＲ３のページＰＧ１及びＰＧ２の少なくとも一方のデータが確定した後にレディ状態に遷移して、確定したデータの出力を開始しても良い。
【０４９３】
［１１−３］第１１実施形態の効果
以上で説明されたように、第１１実施形態に係る半導体記憶装置１は、コーディングの異なる３つの記憶領域（第１領域ＣＲ１、第２領域ＣＲ２及び第３領域ＣＲ３）を備えている。具体的には、第１領域ＣＲ１及び第２領域ＣＲ２は、メインの記憶領域として使用され、第１領域ＣＲ１及び第２領域ＣＲ２には、互いに異なる７ビット／２セルのシェアコーディングが適用される。第３領域ＣＲ３は、サブの補助領域として使用され、第３領域ＣＲ３には、２ビット／１セルのコーディングが適用される。
【０４９４】
そして、第１１実施形態に係る半導体記憶装置１は、下位ページ読み出しにおいて、第１領域ＣＲ１のページＰＧ１、ＰＧ２及びＰＧ３の読み出しと、第２領域ＣＲ２のページＰＧ４及びＰＧ５の読み出しとを一括で実行する。中位ページ読み出しにおいて、第２領域ＣＲ２のページＰＧ１、ＰＧ２及びＰＧ３の読み出しと、第１領域ＣＲ１のページＰＧ４及びＰＧ５の読み出しとを一括で実行する。上位ページ読み出しにおいて、第３領域ＣＲ３のページＰＧ１及びＰＧ２の読み出しと、第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれのページＰＧ６及びＰＧ７の読み出しとを一括で実行する。
【０４９５】
上位ページデータのページサイズは、第３領域ＣＲ３に配置された複数のメモリセルトランジスタＭＴが第１領域ＣＲ１又は第２領域ＣＲ２のページＰＧ１と同様の記憶容量を有する場合に、その他のページデータと同様の１６ｋＢになる。その結果、第１１実施形態に係る半導体記憶装置１は、第４実施形態と同様に、シェアコーディング使用時における読み出しページ毎のページサイズを統一することが出来る。
【０４９６】
さらに、第１１実施形態に係る半導体記憶装置１では、１ページあたりの読み出し回数が、（４＋４＋４）／３＝４回である。一方で、複数の領域で同じ７ビット／２セルのシェアコーディングを用いてページサイズを統一する第８実施形態では、１ページあたりの読み出し回数が、（４＋４＋５）／４＝４．４回である。このように、第１１実施形態に係る半導体記憶装置１は、第８実施形態よりも１ページあたりの読み出し回数を減らすことが出来、ページ毎の読み出し動作を高速化することが出来る。
【０４９７】
尚、第１１実施形態に係る半導体記憶装置１では、２ビット／１セルのコーディングが適用された第３領域ＣＲ３が、第３実施形態と同様に、第１領域ＣＲ１よりもロウデコーダモジュール１６から離れた領域に配置されている。これにより、第１１実施形態で説明された各領域ＣＲの配置は、第３実施形態と同様に、ワード線ＷＬの電圧変化の遅延によるエラービットの発生を抑制することが出来る。
【０４９８】
［１２］第１２実施形態
第１２実施形態に係る半導体記憶装置１は、ワード線ＷＬを共有した状態でシェアコーディングを利用する場合の回路構成に関する。以下に、第１２実施形態に係る半導体記憶装置１について、第１〜第１１実施形態と異なる点を説明する。
【０４９９】
［１２−１］構成
図１０１は、第１２実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示している。図１０１に示すように、第１２実施形態に係る半導体記憶装置１は、メモリセルアレイ１０Ａ及び１０Ｂを含んでいる。尚、図１０１は、各メモリセルアレイ１０の１つのストリングユニットＳＵに対応する回路構成を表示している。メモリセルアレイ１０Ａには、ビット線ＢＬ０〜ＢＬ（ｋ−１）が接続され、メモリセルアレイ１０Ｂには、ビット線ＢＬｋ〜ＢＬｍが接続されている。
【０５００】
メモリセルアレイ１０Ａ及び１０Ｂは、ワード線ＷＬを共有している。具体的には、メモリセルアレイ１０Ａ及び１０Ｂで同じブロックＢＬＫに関連付けられた複数のワード線ＷＬは、メモリセルアレイ１０Ａ及び１０Ｂのそれぞれに接続されている。同様に、メモリセルアレイ１０Ａ及び１０Ｂで同じブロックＢＬＫに関連付けられた選択ゲート線ＳＧＤ及びＳＧＳは、メモリセルアレイ１０Ａ及び１０Ｂのそれぞれに接続されている。これにより、メモリセルアレイ１０Ａ及び１０Ｂのワード線ＷＬ等には、共通のロウデコーダモジュール１６によって電圧が印加される。
【０５０１】
そして、メモリセルアレイ１０Ａ及び１０Ｂには、ソース線が独立に設けられている。具体的には、メモリセルアレイ１０Ａに含まれた複数のＮＡＮＤストリングＮＳには、ソース線ＳＲＣ１が接続されている。メモリセルアレイ１０Ｂに含まれた複数のＮＡＮＤストリングＮＳには、ソース線ＳＲＣ２が接続されている。ドライバ回路１５は、ソース線ＳＲＣ１及びＳＲＣ２に対して、互いに異なる電圧を印加することが出来る。言い換えると、ドライバ回路１５は、メモリセルアレイ１０Ａ及び１０Ｂのそれぞれのソース線電圧を、独立に制御することが出来る。第１２実施形態に係る半導体記憶装置１のその他の構成は、第２実施形態と同様である。
【０５０２】
［１２−２］読み出し動作
図１０２は、第１２実施形態に係る半導体記憶装置１における読み出し動作で印加される電圧の一例を示し、図１０１に示された回路構成に印加される電圧を表示している。以下に、第２実施形態で説明されたＰＧ１＆ＰＧ２読み出しにおいて、ワード線ＷＬ４が選択された場合の動作について説明する。尚、以下の説明において各配線に印加される電圧の数値は、あくまで一例である。
【０５０３】
図１０２に示すように、選択ゲート線ＳＧＤには、ＶＳＧＤ（５．５Ｖ）が印加される。選択ゲート線ＳＧＳには、ＶＳＧＳ（５．５Ｖ）が印加される。選択されたワード線ＷＬ４には、読み出し電圧Ｒ１／Ｒ２（１．５Ｖ）が印加される。非選択のワード線ＷＬには、読み出しパス電圧ＶＲＥＡＤ（６Ｖ）が印加される。
【０５０４】
そして、ビット線ＢＬ及びソース線ＳＲＣ１及びＳＲＣ２に印加される電圧が、メモリセルアレイ１０Ａ及び１０Ｂ間で異なる。具体的には、メモリセルアレイ１０Ａのビット線ＢＬには、ＶＢＬ（０．３Ｖ）＋ＶＳＲＣ１（１．５Ｖ）が印加される。メモリセルアレイ１０Ｂのビット線ＢＬには、ＶＢＬ（０．３Ｖ）＋ＶＳＲＣ２（０．５Ｖ）が印加される。メモリセルアレイ１０Ａのソース線ＳＲＣ１には、ＶＳＲＣ１（１．５Ｖ）が印加される。メモリセルアレイ１０Ｂのソース線ＳＲＣ２には、ＶＳＲＣ２（０．５Ｖ）が印加される。
【０５０５】
選択ゲート線ＳＧＤに印加されたＶＳＧＤは、メモリセルアレイ１０Ａ内の選択トランジスタＳＴ１と、メモリセルアレイ１０Ｂ内の選択トランジスタＳＴ１とのそれぞれがオンすることが可能な電圧に設定される。選択ゲート線ＳＧＳに印加されたＶＳＧＳは、メモリセルアレイ１０Ａ内の選択トランジスタＳＴ２と、メモリセルアレイ１０Ｂ内の選択トランジスタＳＴ２とのそれぞれがオンすることが可能な電圧に設定される。非選択のワード線ＷＬに印加されたＶＲＥＡＤは、メモリセルアレイ１０Ａ内のメモリセルトランジスタＭＴと、メモリセルアレイ１０Ｂ内のメモリセルトランジスタＭＴとのそれぞれがオンすることが可能な電圧に設定される。これにより、メモリセルアレイ１０ＡのＮＡＮＤストリングＮＳに供給される電流の条件と、メモリセルアレイ１０ＢのＮＡＮＤストリングＮＳに供給される電流の条件とが同一になる。
【０５０６】
また、メモリセルアレイ１０Ａのビット線ＢＬには、ＶＢＬに対してＶＳＲＣ１が加算された電圧が印加され、メモリセルアレイ１０Ｂのビット線ＢＬには、ＶＢＬに対してＶＳＲＣ２が加算された電圧が印加されている。つまり、メモリセルアレイ１０ＡのＮＡＮＤストリングＮＳにおけるビット線ＢＬ及びソース線ＳＲＣ１間の電圧差と、メモリセルアレイ１０ＢのＮＡＮＤストリングＮＳにおけるビット線ＢＬ及びソース線ＳＲＣ２間の電圧差とが同等に設定されている。
【０５０７】
以上のように各配線に電圧が印加されると、選択されたワード線ＷＬ４に印加された電圧と、ＮＡＮＤストリングＮＳのチャネルとの間の電圧差のみが、メモリセルアレイ１０Ａ及び１０Ｂ間で異なった状態になる。言い換えると、ソース線ＳＲＣ１に印加された電圧ＶＳＲＣ１と、ソース線ＳＲＣ２に印加された電圧ＶＳＲＣ２との電圧差に基づいて、各メモリセルトランジスタＭＴのチャネル−制御ゲート間の電位差に差異が生じる。
【０５０８】
例えば、メモリセルアレイ１０Ａでは、ソース線ＳＲＣ１に１．５Ｖの電圧ＶＳＲＣ１が印加されているのに対して、メモリセルアレイ１０Ｂでは、ソース線ＳＲＣ２に０．５Ｖの電圧ＶＳＲＣ２が印加されている。このＶＳＲＣ１及びＶＳＲＣ２の電圧差は、読み出し電圧Ｒ１及びＲ２の電圧差に対応して設定される。これにより、選択されたワード線ＷＬ４に１種類の電圧が印加されている状態において、メモリセルアレイ１０Ａにおいて読み出し電圧ＡＲに対応する電圧が印加され、メモリセルアレイ１０Ｂにおいて読み出し電圧ＢＲに対応する電圧が印加された状態になる。
【０５０９】
その結果、第１２実施形態に係る半導体記憶装置１は、第２実施形態で説明されたＰＧ１＆ＰＧ２読み出しを実行することが出来る。さらに、第１２実施形態に係る半導体記憶装置１は、ソース線ＳＲＣ１及びＳＲＣ２に印加する電圧を、シェアコーディングの設定に基づいて適宜変更し得る。つまり、第１２実施形態に係る半導体記憶装置１は、ワード線ＷＬを共有するメモリセルアレイ１０Ａ及び１０Ｂにおいて、第２実施形態で説明されたシェアコーディングを用いた読み出し動作を実行することが出来る。
【０５１０】
尚、第１２実施形態に係る半導体記憶装置１が書き込み動作を実行する際には、ベリファイ動作として、上述したように異なるメモリセルアレイに接続されたソース線及びビット線には異なる電圧を印加して読み出し動作を実行してもよいし、異なるメモリセルアレイに接続されたソース線及びビット線に同じ電圧を印加して読み出し動作を実行してもよい。
【０５１１】
［１２−３］第１２実施形態の効果
以上で説明された第１２実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１のチップ面積を抑制することが出来る。以下に、第１２実施形態に係る半導体記憶装置１の効果について、第１２実施形態の第１及び第２比較例を用いて説明する。図１０３及び図１０４は、第１２実施形態の第１及び第２比較例における読み出し動作で印加される電圧の一例をそれぞれ示している。
【０５１２】
図１０３に示すように、第１２実施形態の第１比較例は、第２実施形態と同様に、メモリセルアレイ１０Ａ及び１０Ｂ間でワード線ＷＬが分離された構成を有している。この場合に、読み出し動作においてビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びに非選択のワード線ＷＬに印加される電圧は、メモリセルアレイ１０Ａ及び１０Ｂ間で共通である。一方で、メモリセルアレイ１０Ａ及び１０Ｂ間では、読み出し電圧が異なっている。
【０５１３】
例えば、第２実施形態の第１比較例におけるＰＧ１＆ＰＧ２読み出しでは、メモリセルアレイ１０Ａにおいて選択されたワード線ＷＬに読み出し電圧ＡＲ（０．５Ｖ）が印加され、メモリセルアレイ１０Ｂにおいて選択されたワード線ＷＬに読み出し電圧ＢＲ（１．５Ｖ）が印加される。非選択のワード線ＷＬに、読み出しパス電圧ＶＲＥＡＤ（５Ｖ）が印加される。選択ゲート線ＳＧＳに、ＶＳＧＤ（４．５Ｖ）が印加される。選択ゲート線ＳＧＳに、ＶＳＧＳ（４．５Ｖ）が印加される。ビット線ＢＬに、ＶＢＬ（０．３Ｖ）＋ＶＳＲＣ（０．５Ｖ）が印加される。メモリセルアレイ１０Ａ及び１０Ｂ間で共有されたソース線ＣＥＬＳＲＣに、ＶＳＲＣ（０．５Ｖ）が印加される。
【０５１４】
これにより、第１２実施形態の第１比較例は、選択されたメモリセルトランジスタＭＴの記憶するデータを判定することが出来る。一方で、第１２実施形態の第２比較例は、図１０４に示すように、メモリセルアレイ１０Ａ及び１０Ｂ間でソース線が分割された構成を有している。そして、第１２実施形態の第２比較例の読み出し動作は、第１２実施形態の第１比較例に対して、ビット線ＢＬと、ソース線と、選択されたワード線ＷＬとのそれぞれに印加される電圧が異なっている。
【０５１５】
具体的には、第１２実施形態の第２比較例におけるＰＧ１＆ＰＧ２読み出しでは、メモリセルアレイ１０Ａに対応する全ての電圧が、第１２実施形態の第１比較例に対して、＋１Ｖに設定されている。この“＋１Ｖ”は、メモリセルアレイ１０Ａ及びメモリセルアレイ１０Ｂの選択ワード線ＷＬの電圧差に対応している。これにより、第１２実施形態の第２比較例は、第１メモリセルアレイ１０Ａで選択されたワード線ＷＬに印加される読み出し電圧Ｒ１と、第２メモリセルアレイ１０Ｂで選択されたワード線ＷＬに印加される読み出し電圧Ｒ２とを同等の数値に設定した読み出し動作を実行することが出来る。
【０５１６】
そして、第１２実施形態に係る半導体記憶装置１は、第１２実施形態の第２比較例からさらに発展させて、メモリセルアレイ１０Ａ及び１０Ｂ間でワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳを共有させた構成を有している。このような場合においても、第１２実施形態に係る半導体記憶装置１は、メモリセルアレイ１０Ａ及び１０Ｂ間で異なる読み出し電圧を用いた読み出し動作を実行することが出来る。第１２実施形態では、選択ゲート線ＳＧＳ及びＳＧＤ並びに非選択のワード線ＷＬのそれぞれに印加される電圧が、少なくとも対応するトランジスタがオン状態になる電圧に設定されていれば良い。
【０５１７】
その結果、第１２実施形態に係る半導体記憶装置１は、メモリセルアレイ１０Ａ及び１０Ｂで使用されるロウデコーダモジュール１６を共通化することが出来る。また、メモリセルアレイ１０Ａ及び１０Ｂが隣接して設けられるため、メモリセルアレイ１０の回路面積が抑制され得る。従って、第１２実施形態に係る半導体記憶装置１は、半導体記憶装置１のチップ面積を抑制することが出来る。
【０５１８】
尚、第１２実施形態で説明された読み出し動作では、ＮＡＮＤストリングＮＳのチャネル抵抗の差異が、選択ゲート線ＳＧＤ及びＳＧＳ並びに非選択のワード線ＷＬの電圧が異なることによって、メモリセルアレイ１０Ａ及び１０Ｂ間で生じ得る。具体的には、これらの配線に高い電圧が印加されたメモリセルアレイ１０のＮＡＮＤストリングＮＳのチャネル抵抗が、他方のメモリセルアレイ１０のＮＡＮＤストリングＮＳのチャネル抵抗よりも低くなり得る。
【０５１９】
これに対して、第１２実施形態に係る半導体記憶装置１は、メモリセルアレイ１０Ａ及び１０Ｂ間でビット線ＢＬの電圧を補正することによって、ＮＡＮＤストリングＮＳのチャネル抵抗の差異を補正しても良い。例えば、半導体記憶装置１は、チャネル抵抗が高くなる方のＮＡＮＤストリングＮＳに接続されたビット線ＢＬの電圧を、他方のビット線ＢＬの電圧よりも高くなるように設定する。
【０５２０】
また、メモリセルアレイ１０Ａ及び１０Ｂ間で、選択ゲート線ＳＧＤが分離されていても良いし、選択ゲート線ＳＧＳが分離されていても良い。この場合、半導体記憶装置１は、選択ゲート線ＳＧＤ及びＳＧＳの少なくとも一方の電圧を、メモリセルアレイ１０Ａ及び１０Ｂ間で異なる設定にすることが出来る。これにより、半導体記憶装置１は、上述したＮＡＮＤストリングＮＳのチャネル抵抗の差異を小さくすることが出来る。
【０５２１】
また、第１２実施形態で説明された構成及び動作は、半導体記憶装置１がメモリセルアレイ１０を３個以上備える場合についても適用され得る。第１２実施形態で説明された動作が実行されるためには、少なくとも複数のメモリセルアレイ１０のそれぞれに、独立したソース線が設けられていれば良い。
【０５２２】
例えば、図１０５に示すように、半導体記憶装置１が３つのメモリセルアレイ１０Ａ、１０Ｂ及び１０Ｃを含み、ソース線ＳＲＣ１、ＳＲＣ２及びＳＲＣ３並びにビット線ＢＬａ、ＢＬｂ及びＢＬｃがそれぞれ接続されている場合、３種類のソース線電圧及びビット線電圧の組み合わせを用いることで、３つ以上の閾値に対する読み出し動作を同時に実行することが可能であり、それらの読み出し結果を組み合わせて読み出しデータとすることが出来る。ここでいうビット線ＢＬａ、ＢＬｂ及びＢＬｃは、メモリセルアレイ１０Ａ、１０Ｂ及び１０Ｃにそれぞれ含まれるメモリセルトランジスタに接続された複数のビット線を示している。
【０５２３】
また、例えば、図１０６及び図１０７に示すように、半導体記憶装置１が４つのメモリセルアレイ１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄを含み、ソース線ＳＲＣ１、ＳＲＣ２、ＳＲＣ３及びＳＲＣ４並びにビット線ＢＬａ、ＢＬｂ、ＢＬｃ及びＢＬｄがそれぞれ接続されている場合、異なるソース線電圧及びビット線電圧の組み合わせを用いることで、４つ以上の閾値に対する読み出し動作を同時に実行することが可能であり、それらの読み出し結果を組み合わせて読み出しデータとすることが出来る。ここでいうビット線ＢＬａ、ＢＬｂ、ＢＬｃ及びＢＬｄは、メモリセルアレイ１０Ａ、１０Ｂ、１０Ｃ及び１０ｄにそれぞれ含まれるメモリセルトランジスタに接続された複数のビット線を示している。
【０５２４】
その他、第１２実施形態は、第１実施形態〜第１１実施形態のいずれと組み合わせることも可能である。また、第１２実施形態は、“半導体メモリ”という２０１８年９月６日に出願された米国特許出願１６／１２３，１６２号、及び、“半導体メモリ”という２０１９年１２月２０日に出願された米国特許出願１６／７２４，１００号に記載されている各実施形態と組み合わせることも可能である。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０５２５】
［１３］第１３実施形態
第１３実施形態に係る半導体記憶装置１は、７ビット／２セルで２通りのシェアコーディングが適用された記憶領域を２つ組み合わせることによって、ページサイズを統一する。
【０５２６】
第１３実施形態に係る半導体記憶装置１は、第１２実施形態に関連して説明した図１０７と同様に、４つのメモリセルアレイ１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄを含み、ソース線ＳＲＣ１、ＳＲＣ２、ＳＲＣ３及びＳＲＣ４並びにビット線ＢＬａ、ＢＬｂ、ＢＬｃ及びＢＬｄがそれぞれ接続されている。
【０５２７】
図１０８は、第１３実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の記憶領域のレイアウトの一例を示している。図１０８に示すように、第１１実施形態におけるメモリセルアレイ１０は、Ｘ方向に並んで配置された第１領域ＣＲ１、第２領域ＣＲ２、第３領域ＣＲ３及び領域ＣＲ４を含んでいる。
【０５２８】
第１領域ＣＲ１と第２領域ＣＲ２はそれぞれソース線ＳＲＣ１及びＳＲＣ２に対応し、第３領域ＣＲ３と第４領域ＣＲ４とはそれぞれソース線ＳＲＣ３及びＳＲＣ４に対応しており、図１０９に示されるように、異なった７ビット／２セルのシェアコーディング（Ｄ３．５）が適用される。
【０５２９】
例えば、１本のワード線ＷＬには、第１領域ＣＲ１内で少なくとも４．５８ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝４．５８ｋＢ）、第２領域ＣＲ２内で少なくとも４．５８ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝４．５８ｋＢ）、あわせて９．１６ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝９．１６ｋＢ）。また、他の１本のワード線ＷＬには、第３領域ＣＲ３内で少なくとも４．５８ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝４．５８ｋＢ）、第４領域ＣＲ４内で少なくとも４．５８ｋ個のメモリセルトランジスタＭＴが接続され（Ｃｅｌｌ数＝４．５８ｋＢ）、あわせて９．１６ｋ個のメモリセルトランジスタＭＴが接続される（Ｃｅｌｌ数＝９．１６ｋＢ）。
【０５３０】
尚、第１領域ＣＲ１及び第２領域ＣＲ２に接続されるワード線と、第３領域ＣＲ３及び第４領域ＣＲ４に接続されるワード線とを分割してもよいし、ワード線は共通として、第１領域ＣＲ１及び第２領域ＣＲ２に対応するソース線及びビット線に印加される電圧と、第３領域ＣＲ３及び第４領域ＣＲ４に対応するソース線及びビット線に印加される電圧とを変化させてもよい。以下では、第１領域ＣＲ１及び第２領域ＣＲ２に接続されるワード線と、第３領域ＣＲ３及び第４領域ＣＲ４に接続されるワード線とが分割されている場合について説明する。
【０５３１】
図１１０は、第１１実施形態に係る半導体記憶装置１におけるページ毎の読み出し動作の流れの一例を示している。図１１０に示すように、第１３実施形態に係る半導体記憶装置１は、メモリコントローラ２の命令に基づいて、４ページデータのページ毎の読み出し動作を実行することが出来る。図１１０は、下位ページデータ、中位ページデータ、上位ページデータ及び最上位ページデータの読み出し動作を示している。
【０５３２】
下位ページ読み出しでは、例えば、第１領域ＣＲ１及び第２領域ＣＲ２における選択されたワード線ＷＬに読み出し電圧Ｒ４、Ｒ６、Ｒ９及びＲ１１が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４における選択されたワード線ＷＬに読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加される。このとき、ワード線に印加される電圧は同じにして、ソース線に印加される電圧とビット線に印加される電圧を変化させることができる。読み出しが完了すると、第３領域ＣＲ３及び第４領域ＣＲ４の第１コーディングにおけるページＰＧ１のデータ、第１領域ＣＲ１及び第２領域ＣＲ２の第１コーディングにおけるページＰＧ２及びページＰＧ３のデータ、第１領域ＣＲ１及び第２領域ＣＲ２の第２コーディングにおけるページＰＧ４及びページＰＧ５のデータ、及び第３領域ＣＲ３及び第４領域ＣＲ４の第２コーディングにおけるページＰＧ６及びページＰＧ７のデータ、が確定する。従って、これらを合わせて、１６ｋＢの下位ページデータを出力することができる。
【０５３３】
尚、第３領域ＣＲ３及び第４領域ＣＲ４の第１コーディングにおけるページＰＧ１のデータは、１レベル（読み出し電圧Ｒ４）だけを用いた読み出し動作で確定する。このため、第３領域ＣＲ３及び第４領域ＣＲ４における選択されたワード線ＷＬに印加される読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０のうち、近いレベル（例えば、読み出し電圧Ｒ５）が印加されているときに、ソース線に印加される電圧とビット線に印加される電圧とを変化させることで、読み出すことができる。
【０５３４】
中位ページ読み出しでは、例えば、第１領域ＣＲ１及び第２領域ＣＲ２における選択されたワード線ＷＬに読み出し電圧Ｒ１、Ｒ３、Ｒ６及びＲ８が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４における選択されたワード線ＷＬに読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加される。このとき、ワード線に印加される電圧は同じにして、ソース線に印加される電圧とビット線に印加される電圧を変化させることができる。読み出しが完了すると、第３領域ＣＲ３及び第４領域ＣＲ４の第２コーディングにおけるページＰＧ１のデータ、第１領域ＣＲ１及び第２領域ＣＲ２の第２コーディングにおけるページＰＧ２及びページＰＧ３のデータ、第１領域ＣＲ１及び第２領域ＣＲ２の第１コーディングにおけるページＰＧ４及びページＰＧ５のデータ、及び第３領域ＣＲ３及び第４領域ＣＲ４の第１コーディングにおけるページＰＧ６及びページＰＧ７のデータ、が確定する。従って、これらを合わせて、１６ｋＢの中位ページデータを出力することができる。
【０５３５】
尚、第３領域ＣＲ３及び第４領域ＣＲ４の第２コーディングにおけるページＰＧ１のデータは、１レベル（読み出し電圧Ｒ８）だけを用いた読み出し動作で確定する。このため、第３領域ＣＲ３及び第４領域ＣＲ４における選択されたワード線ＷＬに印加される読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０のうち、近いレベル（例えば、読み出し電圧Ｒ７）が印加されているときに、ソース線に印加される電圧とビット線に印加される電圧とを変化させることで、読み出すことができる。
【０５３６】
上位ページ読み出しでは、例えば、第１領域ＣＲ１及び第２領域ＣＲ２における選択されたワード線ＷＬに読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４における選択されたワード線ＷＬに読み出し電圧Ｒ４、Ｒ６、Ｒ９及びＲ１１が順に印加される。このとき、ワード線に印加される電圧は同じにして、ソース線に印加される電圧とビット線に印加される電圧を変化させることができる。読み出しが完了すると、第１領域ＣＲ１及び第２領域ＣＲ２の第２コーディングにおけるページＰＧ１のデータ、第３領域ＣＲ３及び第４領域ＣＲ４の第１コーディングにおけるページＰＧ２及びページＰＧ３のデータ、第３領域ＣＲ３及び第４領域ＣＲ４の第２コーディングにおけるページＰＧ４及びページＰＧ５のデータ、及び第１領域ＣＲ１及び第２領域ＣＲ２の第１コーディングにおけるページＰＧ６及びページＰＧ７のデータ、が確定する。従って、これらを合わせて、１６ｋＢの上位ページデータを出力することができる。
【０５３７】
尚、第１領域ＣＲ１及び第２領域ＣＲ２の第２コーディングにおけるページＰＧ１のデータは、１レベル（読み出し電圧Ｒ８）だけを用いた読み出し動作で確定する。このため、第１領域ＣＲ１及び第２領域ＣＲ２における選択されたワード線ＷＬに印加される読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０のうち、近いレベル（例えば、読み出し電圧Ｒ７）が印加されているときに、ソース線に印加される電圧とビット線に印加される電圧とを変化させることで、読み出すことができる。
【０５３８】
最上位ページ読み出しでは、例えば、第１領域ＣＲ１及び第２領域ＣＲ２における選択されたワード線ＷＬに読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４における選択されたワード線ＷＬに読み出し電圧Ｒ１、Ｒ３、Ｒ６及びＲ８が順に印加される。このとき、ワード線に印加される電圧は同じにして、ソース線に印加される電圧とビット線に印加される電圧を変化させることができる。読み出しが完了すると、第１領域ＣＲ１及び第２領域ＣＲ２の第１コーディングにおけるページＰＧ１のデータ、第３領域ＣＲ３及び第４領域ＣＲ４の第２コーディングにおけるページＰＧ２及びページＰＧ３のデータ、第３領域ＣＲ３及び第４領域ＣＲ４の第１コーディングにおけるページＰＧ４及びページＰＧ５のデータ、及び第１領域ＣＲ１及び第２領域ＣＲ２の第２コーディングにおけるページＰＧ６及びページＰＧ７のデータ、が確定する。従って、これらを合わせて、１６ｋＢの最上位ページデータを出力することができる。
【０５３９】
尚、第１領域ＣＲ１及び第２領域ＣＲ２の第１コーディングにおけるページＰＧ１のデータは、１レベル（読み出し電圧Ｒ４）だけを用いた読み出し動作で確定する。このため、第１領域ＣＲ１及び第２領域ＣＲ２における選択されたワード線ＷＬに印加される読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０のうち、近いレベル（例えば、読み出し電圧Ｒ５）が印加されているときに、ソース線に印加される電圧とビット線に印加される電圧とを変化させることで、読み出すことができる。
【０５４０】
尚、第１領域ＣＲ１及び第２領域ＣＲ２のソース線が共通（ソース線に印加される電圧が共通）で、第３領域ＣＲ３及び第４領域ＣＲ４のソース線が共通（ソース線に印加さえる電圧が共通）である場合、下位ページデータ、中位ページデータ、上位ページデータ及び最上位ページデータの読み出し動作は、以下のようになる。
【０５４１】
この場合、第１領域ＣＲ１及び第２領域ＣＲ２に接続されるワード線と、第３領域ＣＲ３及び第４領域ＣＲ４に接続されるワード線とを分割してもよいし、ワード線は共通として、第１領域ＣＲ１及び第２領域ＣＲ２に対応するソース線及びビット線に印加される電圧と、第３領域ＣＲ３及び第４領域ＣＲ４に対応するソース線及びビット線に印加される電圧とを変化させてもよい。以下では、第１領域ＣＲ１及び第２領域ＣＲ２に接続されるワード線と、第３領域ＣＲ３及び第４領域ＣＲ４に接続されるワード線とが分割されている場合について説明する。
【０５４２】
下位ページ読み出しでは、例えば、第１領域ＣＲ１及び第２領域ＣＲ２それぞれのワード線ＷＬに読み出し電圧Ｒ４、Ｒ６、Ｒ９及びＲ１１が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４それぞれのワード線ＷＬに読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加され、第１領域ＣＲ１及び第２領域ＣＲ２のメモリセルアレイで第１コーディングに基づいて読み出されたページＰＧ１のデータは、第３領域ＣＲ３及び第４領域ＣＲ４のメモリセルアレイに転送される。
【０５４３】
中位ページ読み出しでは、例えば、第１領域ＣＲ１及び第２領域ＣＲ２それぞれのワード線ＷＬに読み出し電圧Ｒ１、Ｒ３、Ｒ６及びＲ８が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４それぞれのワード線ＷＬに読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加され、第１領域ＣＲ１及び第２領域ＣＲ２のメモリセルアレイで第２コーディングに基づいて読み出されたページＰＧ１のデータは、第３領域ＣＲ３及び第４領域ＣＲ４のメモリセルアレイに転送される。
【０５４４】
上位ページ読み出しでは、例えば、第１領域ＣＲ１及び第２領域ＣＲ２それぞれのワード線ＷＬに読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４それぞれのワード線ＷＬに読み出し電圧Ｒ４、Ｒ６、Ｒ９及びＲ１１が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４のメモリセルアレイで第１コーディングに基づいて読み出されたページＰＧ１のデータは、第１領域ＣＲ１及び第２領域ＣＲ２のメモリセルアレイに転送される。
【０５４５】
最上位ページ読み出しでは、例えば、第１領域ＣＲ１及び第２領域ＣＲ２それぞれのワード線ＷＬに読み出し電圧Ｒ２、Ｒ５、Ｒ７及びＲ１０が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４それぞれのワード線ＷＬに読み出し電圧Ｒ１、Ｒ３、Ｒ６及びＲ８が順に印加され、第３領域ＣＲ３及び第４領域ＣＲ４のメモリセルアレイで第２コーディングに基づいて読み出されたページＰＧ１のデータは、第１領域ＣＲ１及び第２領域ＣＲ２のメモリセルアレイに転送される。
【０５４６】
［１４］その他
第１実施形態では、プレーンＰＬ１内のメモリセルトランジスタＭＴａとプレーンＰＬ２内のメモリセルトランジスタＭＴｂとの組み合わせによって複数ビットデータが記憶される場合について例示しているが、これに限定されない。第１実施形態は、共通のワード線ＷＬに接続されたメモリセルトランジスタＭＴａ及びＭＴｂの組によって複数ビットデータが記憶される場合についても適用され得る。
【０５４７】
第２実施形態の第８及び第９変形例で説明されたセンスアンプセットＳＡＳは、その他の実施形態にも適用され得る。例えば、センスアンプセットＳＡＳは、第３〜第５実施形態における第１領域ＣＲ１に対応して設けられても良い。同様に、センスアンプセットＳＡＳは、第６〜第９実施形態における第１領域ＣＲ１及び第２領域ＣＲ２のそれぞれに対応して設けられても良い。
【０５４８】
第３〜第５実施形態で説明された第１領域ＣＲ１及び第２領域ＣＲ２の配置は、あくまで一例である。メモリセルアレイ１０は、少なくとも第２領域ＣＲ２を含んでいれば良く、第１領域ＣＲ１とロウデコーダモジュール１６との間に配置されても良いし、第１領域ＣＲ１内に第２領域ＣＲ２が挿入されても良い。同様に、第６実施形態〜第１１実施形態で説明された領域ＣＲの設定は、あくまで一例である。これらの実施形態における領域ＣＲは、明確に区別されていなくても良い。例えば、各領域ＣＲがストライプ状に配置されていても良いし、２つに分割された領域ＣＲの間に、他の領域ＣＲが挿入されても良い。各領域ＣＲは、第３実施形態〜第１１実施形態で説明された動作を実行することが可能であれば、自由に配置され得る。
【０５４９】
第１〜第９実施形態におけるページデータの定義では、ページの一部又はページ全部の読み出しデータの“１”と“０”の定義が、逆に設定されても良い。第３〜第９実施形態で説明された構成及び動作は、ページサイズが１６ｋＢ以下で有る場合にも適用され得る。例えば、ページサイズが８ｋＢであっても良いし、３２ｋＢであっても良い。このような場合においても、１本のワード線ＷＬに対する、第１領域ＣＲ１におけるメモリセルトランジスタＭＴの接続数と、第２領域ＣＲ２におけるメモリセルトランジスタＭＴの接続数とを適宜変更されることによって、所望のページサイズが形成され得る。
【０５５０】
上記実施形態において、各ページに対応するデータの割り当ては適宜変更され得る。例えば、第１実施形態において、第２ページに適用されるデータの割り当てと、第３ページに適用されるデータの割り付けとが入れ替えられても良い。その他のページについても同様に、データの割り付けが入れ替えられても良い。このような場合においても、各ページに適切な読み出し電圧が設定されることによって、上記実施形態と同様にデータを記憶することが可能である。
【０５５１】
上記実施形態の各ページの読み出し動作において、読み出し電圧が割り当てられていない場合、論理回路１８は、当該部分のデータを“１”又は“０”のいずれかで固定して取り扱う。これにより、論理回路１８は、上記実施形態で説明された復号化処理を実行することが出来る。
【０５５２】
第２実施形態では、プレーンＰＬ１内のメモリセルトランジスタＭＴａ及びＭＴｂとプレーンＰＬ２内のメモリセルトランジスタＭＴｃ及びＭＴｄとの組み合わせによって複数ビットデータが記憶される場合について例示しているが、これに限定されない。第２実施形態は、共通のワード線ＷＬに接続されたメモリセルトランジスタＭＴａ、ＭＴｂ、ＭＴｃ及びＭＴｄの組によって複数ビットデータが記憶される場合についても適用され得る。
【０５５３】
上記実施形態では、複数のメモリセルトランジスタＭＴの閾値電圧の組み合わせで、データの記憶に使用されていない組み合わせが存在している場合がある。例えば、第３実施形態における５ビット／２セルのシェアコーディングでは、４種類の組み合わせが余り得る。第４実施形態における７ビット／２セルのシェアコーディングでは、１６種類の組み合わせが余り得る。第５実施形態における９ビット／２セルのシェアコーディングでは、６４種類の組み合わせが余り得る。半導体記憶装置１は、これらの余った組み合わせに対して、何らかのデータを記憶させても良い。このようなデータとしては、例えばメモリセルトランジスタＭＴの不良状態を示すデータや、秘匿データ等が挙げられる。
【０５５４】
上記実施形態における読み出し動作において、選択されたワード線ＷＬに印加される電圧は、例えばドライバ回路１５がロウデコーダモジュール１６に電圧を供給する信号線ＣＧの電圧と同様の電圧となる。つまり、各種配線に印加される電圧や電圧が印加されている期間は、対応する信号線ＣＧの電圧を調べることにより大まかに知ることが出来る。ドライバ回路１５に接続された各信号線の電圧から選択ゲート線及びワード線等の電圧を見積もる場合には、ロウデコーダＲＤに含まれたトランジスタＴＲによる電圧降下が考慮されても良い。この場合、選択ゲート線及びワード線のそれぞれの電圧は、対応する信号線に印加されている電圧よりもトランジスタＴＲの電圧降下の分だけ低くなる。
【０５５５】
上記実施形態における読み出し動作において、半導体記憶装置１は、選択されたワード線ＷＬに印加される読み出し電圧を、低いレベルから高いレベルに変化させても良いし、高いレベルから低いレベルに変化させても良い。読み出し電圧が印加される順序は、適宜変更され得る。半導体記憶装置１は、何れの場合においても、メモリセルトランジスタＭＴからデータを読み出すことが出来る。また、上記実施形態で説明されたコーディング及びシェアコーディングはあくまで一例である。どのようなコーディング及びシェアコーディングに対しても、上述された構成及び動作が応用され得る。
【０５５６】
第３〜９及び１０実施形態に於いては、各ページのページサイズが１６ｋＢ（又は８ｋＢ、３２ｋＢ）に統一できている一方で、メモリセルアレイに設けられているビット線及びそれに接続されたセンスアンプの数は、ページサイズより（ページに含まれるビット数より）小さい。このため、読み出しデータは、例えば、図５に示されたラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬに分散して保持される。また、読み出しデータの全部をキャッシュメモリとしてのラッチ回路ＸＤＬに格納することはできないため、ラッチ回路ＸＤＬから論理回路１８へ読み出しデータを転送する場合、まず、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬのいずれかから、ラッチ回路ＸＤＬに読み出しデータの一部を移動させ、それを論理回路１８へ転送しメモリコントローラ２０へ出力する。例えば、半数のラッチ回路ＸＤＬをグループ１とし、残り半分のラッチ回路ＸＤＬをグループ２とすると、まず、グループ１のラッチ回路ＸＤＬのデータを外部に出力する。グループ１のラッチ回路ＸＤＬのデータを外部に出力した後、グループ２のラッチ回路ＸＤＬのデータを外部に出力するとともに、グループ１のラッチ回路ＸＤＬに、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬのいずれかから、読み出しデータの残部を移動させる。そして、グループ２のラッチ回路ＸＤＬのデータを外部に出力した後、グループ１のラッチ回路ＸＤＬのデータを外部に出力する。同様に、第３〜１１実施形態に於いて、書き込みデータを入力する場合、例えば、まず、グループ１のラッチ回路ＸＤＬに外部から書き込みデータの一部を入力する。グループ１のラッチ回路ＸＤＬへデータを入力した後、グループ２のラッチ回路ＸＤＬへ外部から書き込みデータの別の一部を入力するとともに、グループ１のラッチ回路ＸＤＬから、データをラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬのいずれかに移動させる。グループ２のラッチ回路ＸＤＬへデータを入力した後、グループ１のラッチ回路ＸＤＬへ外部から書き込みデータの残部を入力する。
【０５５７】
上記実施形態において、説明に使用されたコマンド“０１ｈ”〜“０８ｈ”、“ｘｘｈ”、“ｘｙｈ”、“ｘｚｈ”、及び“ｙｘｈ”のそれぞれは、任意のコマンドに置き換えることが可能である。第１〜第８ページに対応する動作を指示するコマンドとして、それぞれコマンド“０１ｈ”〜“０８ｈ”が使用された場合を例に説明したが、コマンド“０１ｈ”〜“０８ｈ”はその他のコマンドに置き換えられても良い。読み出しページを指定するコマンドは、アドレス情報ＡＤＤにページの情報を含ませることによって省略されても良い。
【０５５８】
上記実施形態におけるメモリセルアレイ１０は、その他の構成であっても良い。その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０５５９】
上記実施形態では、メモリセルアレイ１０に設けられたメモリセルトランジスタＭＴが三次元に積層されている場合について説明したが、これに限定されない。例えば、半導体記憶装置１は、メモリセルトランジスタＭＴが二次元に配置された平面ＮＡＮＤフラッシュメモリであっても良い。このような場合においても、上記実施形態は実現することが可能であり、同様の効果を得ることが出来る。
【０５６０】
上記実施形態において、ブロックＢＬＫは消去単位でなくても良い。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０５６１】
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
【０５６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０５６３】
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…入出力回路、１２…コマンドレジスタ、１３…アドレスレジスタ、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダモジュール、１７…センスアンプモジュール、１８…論理回路、２０〜２７，２９，３２，３３，ＴＲ…トランジスタ、２８…キャパシタ、２９…トランジスタ、３０，３１…インバータ、４０…Ｐ型ウェル領域、４１…Ｎ型半導体領域、４２〜４８…絶縁体層、５０〜５３…導電体層、６０…半導体層、６１…トンネル絶縁膜、６２…絶縁膜、６３…ブロック絶縁膜、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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