(57)【要約】【課題】不純物領域のイオン注入時におけるオフセットスペーサの厚さをＮＭＯＳ領域とＰＭＯＳ領域とで異ならせることにより、電流駆動力とショートチャネル特性を向上させた半導体装置を提供する。【解決手段】半導体装置は、ＣＭＯＳデバイスを有する半導体装置であって、第１のオフセットスペーサとしてのサイドウォールスペーサ１２ａを有するＮＭＯＳと、第２のオフセットスペーサとしてのサイドウォールスペーサ１２ｂを有するＰＭＯＳとを備え、サイドウォールスペーサ１２ｂの幅は、サイドウォールスペーサ１２ａの幅よりも大きくなるように形成されている。【選択図】        図１０
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【特許請求の範囲】
【請求項１】
第１のオフセットスペーサを有するＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と、
第２のオフセットスペーサを有するＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とを備え、
前記第２のオフセットスペーサの幅は、前記第１のオフセットスペーサの幅よりも大きい半導体装置。
【請求項２】
前記第２のオフセットスペーサの幅は、前記第１のオフセットスペーサの幅よりも５ｎｍ以上１０ｎｍ以下だけ大きい、請求項１に記載の半導体装置。
【請求項３】
前記第２のオフセットスペーサはＬ形断面形状を含む酸化膜を有する、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１のオフセットスペーサは、酸化膜と窒化膜とを有し、
前記第２のオフセットスペーサは、酸化膜と第１の窒化膜と第２の窒化膜とを有する、請求項１から請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）およびＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ  ＭＯＳ）を有する半導体装置に関する。
【０００２】
【従来の技術】
ＰＭＯＳおよびＮＭＯＳの結合回路で作った論理演算素子を通常、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）デバイスという。
【０００３】
以下に、デュアルゲートＣＭＯＳデバイスを有する半導体装置の従来の製造プロセスについて説明する。
【０００４】
デュアルゲートＣＭＯＳデバイスを有する半導体装置においては、従来、ホットキャリア寿命劣化抑制の観点から、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が用いられていたが、近年、電源電圧の低下に伴なってホットキャリア特性が向上した結果、従来はＬＤＤ構造であったソース／ドレイン・エクステンション領域を高濃度化した構造が採用されている。
【０００５】
また、ゲート長の微細化に伴うショートチャネル特性の改善の観点から、ゲート電極の側面に形成されたオフセットスペーサ越しにソース／ドレイン・エクステンション領域を形成する工程が採用されている。
【０００６】
【特許文献１】
特開平１０−１６３３３９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のプロセスにおいては、以下のような問題があった。
【０００８】
一般的に、ｐ＋ドーパント（たとえばボロンなど）は、ｎ＋ドーパント（たとえばヒ素など）に比べて熱拡散しやすいので、ショートチャネル特性は、ＮＭＯＳに比べて、ＰＭＯＳの方が劣化しやすい傾向にある。
【０００９】
ショートチャネル特性が劣化した場合、製造プロセスのばらつきによってゲート長が短くなった場合にトランジスタの性能が仕様外のものとなるので、要求される性能の半導体装置を安定して製造することができない。
【００１０】
ところで、特開平１０−１６３３３９号公報（従来例１）において、ＮＭＯＳ領域のｎ＋形高濃度不純物領域は薄い接合により形成して電流駆動力を向上させ、ＰＭＯＳ領域のｐ＋形高濃度不純物領域はチャネルから離れて形成してショートチャネル特性を向上しうるようにした半導体素子の製造方法が開示されている。
【００１１】
しかしながら、従来例１においては、不純物領域のイオン注入時におけるオフセットスペーサについて、ＮＭＯＳ領域とＰＭＯＳ領域において同一の厚さを有する場合、およびＰＭＯＳ領域のみがオフセットスペーサを有する場合のみが示されており、不純物領域のイオン注入時におけるオフセットスペーサの厚さをＮＭＯＳ領域とＰＭＯＳ領域とで異ならせることについては、何ら開示されていない。
【００１２】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、不純物領域のイオン注入時におけるオフセットスペーサの厚さをＮＭＯＳ領域とＰＭＯＳ領域とで異ならせることにより、電流駆動力とショートチャネル特性を向上させた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、第１のオフセットスペーサを有するＮＭＯＳと、第２のオフセットスペーサを有するＰＭＯＳとを備え、第２のオフセットスペーサの幅は、第１のオフセットスペーサの幅よりも大きい。
【００１４】
【発明の実施の形態】
以下に、本発明に基づく半導体装置の実施の形態について説明する。
【００１５】
（実施の形態１）
図１から図１０は、実施の形態１に係る半導体装置の製造工程の各工程における断面図である。ここで、図１から図１０において、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【００１６】
本実施の形態に係る半導体装置は、ＣＭＯＳデバイスを有する半導体装置であって、図１０に示すように、第１のオフセットスペーサとしてのサイドウォールスペーサ１２ａを有するＮＭＯＳと、第２のオフセットスペーサとしてのサイドウォールスペーサ１２ｂを有するＰＭＯＳとを備え、サイドウォールスペーサ１２ｂの幅（Ｗ２）は、サイドウォールスペーサ１２ａの幅（Ｗ１）よりも５ｎｍ以上１０ｎｍ以下程度大きくなるように形成されている。
【００１７】
サイドウォールスペーサ１２ａは、酸化膜により形成されるオフセットスペーサ５ａおよび窒化膜により形成されるオフセットスペーサ１１によって構成されている。一方、サイドウォールスペーサ１２ｂは、Ｌ形断面形状を有する酸化膜５および第１の窒化膜としての窒化膜６を含むオフセットスペーサ９と第２の窒化膜としてのオフセットスペーサ１１とによって構成されている。
【００１８】
図１０に示す半導体装置の製造方法は、図１から図９に示すように、ＮＭＯＳのゲート電極３側壁に第１のオフセットスペーサとしてのオフセットスペーサ５ａを形成する工程と、オフセットスペーサ５ａを用いてＮＭＯＳの不純物領域としてのｎ＋ソース／ドレイン・エクステンション領域８をイオン注入によって形成する工程と、ＰＭＯＳのゲート電極３側壁に、オフセットスペーサ５ａよりも大きな幅を有する第２のオフセットスペーサとしてのオフセットスペーサ９を形成する工程と、オフセットスペーサ９を用いてＰＭＯＳの不純物領域としてのｐ＋ソース／ドレイン・エクステンション領域１０をイオン注入によって形成する工程とを備える。
【００１９】
また、オフセットスペーサ５ａは酸化膜５による単層構造を有し、オフセットスペーサ９は、酸化膜５および窒化膜６を含む積層構造を有する。
【００２０】
以下、上記の製造方法について、図１から図９を用いて、さらに詳細に説明する。
【００２１】
図１に示すように、ＣＭＯＳデバイスに含まれるＮＭＯＳおよびＰＭＯＳ領域において、シリコン基板１上にゲート酸化膜２およびゲート電極３およびシリサイド膜４を形成した後、１０ｎｍ以上３０ｎｍ以下程度の厚さを有する酸化膜５をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成し、続いて、５ｎｍ以上１０ｎｍ以下程度の厚さを有する窒化膜６をＣＶＤによって形成する。
【００２２】
図１の状態から、図２に示すように、リソグラフィによってＰＭＯＳ領域上にフォトレジスト７を形成し、その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）による等方性エッチングによって、ＮＭＯＳ領域における窒化膜６のみを選択的にエッチングして除去する。なお、この際、ＲＩＥの条件としては、窒化膜６のエッチンググレードが大きく、酸化膜５のエッチンググレードが小さい条件に設定する必要がある。
【００２３】
図２の状態から、図３に示すように、ＲＩＥによる異方性エッチングによって、ＮＭＯＳ領域における酸化膜５をエッチングし、ゲート電極３の側面部のみに酸化膜５を残存させる。この残存した酸化膜５が、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン・エクステンション領域８のイオン注入時のオフセットスペーサ５ａとなる。
【００２４】
図３の状態から、図４に示すように、矢印に示す方向のイオン注入によって、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン・エクステンション領域８を形成する。なお、ここで、ｎ＋ドーパントとしては、たとえばＡｓなどが用いられる。この場合、イオン注入は、２．０ｋｅＶ以上４．０ｋｅＶ以下程度、イオン濃度１．０×１０１４ｃｍ−２以上１．０×１０１５ｃｍ−２以下程度の条件で行なわれる。
【００２５】
次に、図５に示すように、ＰＭＯＳ領域上のフォトレジスト７を除去するとともに、リソグラフィによってＮＭＯＳ領域上にフォトレジスト７を形成し、その後、ＲＩＥによる異方性エッチングによって、ＰＭＯＳ領域の酸化膜５および窒化膜６をエッチングして、ゲート電極３の側面部のみに酸化膜５および窒化膜６を残存させる。なお、この際、ＲＩＥの条件としては、酸化膜５と窒化膜６とのエッチンググレードがほぼ同じとなるように設定する必要がある。
【００２６】
上記のエッチング工程の結果、ＰＭＯＳ領域においてシリコン基板１上の酸化膜５が、窒化膜６の厚さ分だけエッチングされずに残存するため、図５（ｂ）に示すように、Ｌ形形状を有する酸化膜５が形成される。また、本工程の実施後に残存した酸化膜５および窒化膜６の積層構造が、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン・エクステンション領域１０のイオン注入時のオフセットスペーサ９となる。該オフセットスペーサ９は、酸化膜５上に残存した窒化膜６の層厚分だけ、ＮＭＯＳ領域におけるオフセットスペーサ５ａよりも厚く（幅が大きく）なるため、ｐ＋ソース／ドレイン・エクステンション領域１０のイオン注入時において、ソース／ドレイン間のオフセット量を、ｎ＋ソース／ドレイン・エクステンション領域８のイオン注入時よりも大きく確保することができる。これにより、ＰＭＯＳにおけるショートチャネル効果を抑制することができる。
【００２７】
図５の状態から、図６に示すように、矢印に示す方向のイオン注入によって、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン・エクステンション領域１０を形成する。なお、ここで、ｐ＋ドーパントとしては、たとえばＢ（ボロン）などが用いられる。この場合、イオン注入は、０．６ｋｅＶ以上１．０ｋｅＶ以下程度、イオン濃度１．０×１０１４ｃｍ−２以上３．０×１０１４ｃｍ−２以下程度の条件で行なわれる。
【００２８】
図６の状態から、図７に示すように、ＮＭＯＳ領域のフォトレジスト７を除去した後、ＮＭＯＳおよびＰＭＯＳ領域上に３０ｎｍ以上５０ｎｍ以下程度の窒化膜をＣＶＤによって形成し、ＲＩＥによる異方性エッチングによって、この窒化膜をエッチングして、ゲート電極３の側面部のみに窒化膜１１を残存させる。これにより、ＮＭＯＳ領域においては、オフセットスペーサ５ａと窒化膜１１とを含むサイドウォールスペーサ１２ａが、ＰＭＯＳ領域においては、オフセットスペーサ９と窒化膜１１とを含むサイドウォールスペーサ１２ｂが形成される。
【００２９】
図７の状態から、図８に示すように、リソグラフィによってＮＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン領域１３を形成する。なお、ここで、ｐ＋ドーパントとしては、たとえばＢまたはＢＦ２などが用いられる。イオン注入は、ドーパントがＢの場合は、２．０ｋｅＶ以上４．０ｋｅＶ以下程度、イオン濃度２．０×１０１４ｃｍ−２以上５．０×１０１５ｃｍ−２以下程度の条件で行なわれ、ドーパントがＢＦ２の場合は、１５．０ｋｅＶ以上３０．０ｋｅＶ以下程度、イオン濃度２．０×１０１４ｃｍ−２以上５．０×１０１５ｃｍ−２以下程度の条件で行なわれる。
【００３０】
図８の状態から、図９に示すように、ＮＭＯＳ領域上のフォトレジスト７を除去するとともに、リソグラフィによってＰＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン領域１４を形成する。なお、ここで、ｎ＋ドーパントとしては、たとえばＡｓなどが用いられる。この場合、イオン注入は、３０．０ｋｅＶ以上６０．０ｋｅＶ以下程度、イオン濃度２．０×１０１５ｃｍ−２以上５．０×１０１５ｃｍ−２以下程度の条件で行なわれる。その後、ＰＭＯＳ領域上のフォトレジスト７を除去することで、図１０に示すような、ＣＭＯＳデバイスを有する半導体装置が形成される。
【００３１】
本実施の形態においては、以上の構成により、ＰＭＯＳにおけるソース／ドレイン領域間のオフセット量をＮＭＯＳよりも大きくすることができるので、ＮＭＯＳにおける駆動特性を確保しながら、ＰＭＯＳにおけるショートチャネル特性を向上させることができる。
【００３２】
（実施の形態２）
図１１から図１９は、実施の形態２に係る半導体装置の製造工程の各工程における断面図である。ここで、図１１から図１９（ａ）はＮＭＯＳ領域の断面を示し、図１１から図１９（ｂ）はＰＭＯＳ領域の断面を示す。
【００３３】
本実施の形態に係る半導体装置は、ＣＭＯＳデバイスを有する半導体装置であって、図１９に示すように、第１のオフセットスペーサとしてのサイドウォールスペーサ１２ａを有するＮＭＯＳと、第２のオフセットスペーサとしてのサイドウォールスペーサ１２ｂを有するＰＭＯＳとを備える。ここで、サイドウォールスペーサ１２ａ，１２ｂの幅（Ｗ１，Ｗ２）は、ほぼ同じとなるように形成されている。
【００３４】
サイドウォールスペーサ１２ａ，１２ｂは、酸化膜により形成されるオフセットスペーサ５ａ，５ｂおよび窒化膜により形成されるオフセットスペーサ１１によって構成されている。
【００３５】
図１９に示す半導体装置の製造方法は、図１１から図１８に示すように、ＮＭＯＳのゲート電極３側壁に第１のオフセットスペーサとしてのオフセットスペーサ５ａを形成する工程と、オフセットスペーサ５ａを用いてＮＭＯＳの不純物領域としてのｎ＋ソース／ドレイン・エクステンション領域８をイオン注入によって形成する工程と、ＰＭＯＳのゲート電極３側壁に、第２のオフセットスペーサとしてのオフセットスペーサ５ａ，５ｂを形成する工程と、オフセットスペーサ５ａ，５ｂを用いてＰＭＯＳの不純物領域としてのｐ＋ソース／ドレイン・エクステンション領域１０をイオン注入によって形成する工程とを備える。
【００３６】
ここで、第２のオフセットスペーサとしてのオフセットスペーサ５ａ，５ｂは、酸化膜５による積層構造を有し、酸化膜５による単層構造を有する第１のオフセットスペーサとしてのオフセットスペーサ５ａよりも大きな厚さを有する。
【００３７】
以下、上記の製造方法について、図１１から図１８を用いて、さらに詳細に説明する。
【００３８】
図１１に示すように、ＣＭＯＳデバイスに含まれるＮＭＯＳおよびＰＭＯＳ領域において、シリコン基板１上にゲート酸化膜２およびゲート電極３およびシリサイド膜４を形成した後、１０ｎｍ以上３０ｎｍ以下程度の厚さを有する酸化膜５をＣＶＤによって形成する。
【００３９】
図１１の状態から、図１２に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  ＩｏｎＥｔｃｈｉｎｇ）による異方性エッチングによって、酸化膜５をエッチングし、ゲート電極３の側面部のみに該酸化膜５を残存させた状態を示す。この残存した酸化膜５が、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン・エクステンション領域８のイオン注入時のオフセットスペーサ５ａとなる。
【００４０】
図１２の状態から、図１３に示すように、リソグラフィによってＰＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン・エクステンション領域８を形成する工程を示す。なお、ここで、ｎ＋ドーパントとしては、たとえばＡｓなどが用いられる。また、イオン注入は、実施の形態１と同等の条件で行なわれる。
【００４１】
図１３の状態から、図１４に示すように、ＰＭＯＳ領域上のフォトレジスト７を除去した後、ＮＭＯＳおよびＰＭＯＳ領域において、５ｎｍ以上１０ｎｍ以下程度の厚さを有する酸化膜５をＣＶＤによって形成し、その後、ＲＩＥによる異方性エッチングによって、ＮＭＯＳおよびＰＭＯＳ領域の酸化膜５をエッチングして、ゲート電極３の側面部のみに酸化膜５ｂを残存させる。
【００４２】
上記のエッチング工程の実施後に残存した酸化膜５ａ，５ｂの積層構造が、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン・エクステンション領域１０のイオン注入時のオフセットスペーサ５ａ，５ｂとなる。該オフセットスペーサ５ａ，５ｂは、オフセットスペーサ５ｂの層厚分だけ、ＮＭＯＳ領域におけるオフセットスペーサ５ａよりも厚く（幅が大きく）なるため、ｐ＋ソース／ドレイン・エクステンション領域１０のイオン注入時において、ソース／ドレイン間のオフセット量を、ｎ＋ソース／ドレイン・エクステンション領域８のイオン注入時よりも大きく確保することができる。これにより、ＰＭＯＳにおけるショートチャネル効果を抑制することができる。
【００４３】
図１４の状態から、図１５に示すように、リソグラフィによってＮＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン・エクステンション領域１０を形成する。なお、ここで、ｐ＋ドーパントとしては、たとえばＢ（ボロン）などが用いられる。また、イオン注入は、実施の形態１と同等の条件で行なわれる。
【００４４】
図１５の状態から、図１６に示すように、ＮＭＯＳ領域上のフォトレジスト７を除去した後、ＮＭＯＳおよびＰＭＯＳ領域上に３０ｎｍ以上５０ｎｍ以下程度の窒化膜をＣＶＤによって形成し、ＲＩＥによる異方性エッチングによって、この窒化膜をエッチングして、ゲート電極３の側面部のみに窒化膜１１を残存させる。これにより、ＮＭＯＳおよびＰＭＯＳ領域において、オフセットスペーサ５ａ，５ｂと窒化膜１１とを含むサイドウォールスペーサ１２ａ，１２ｂがそれぞれ形成される。
【００４５】
図１６の状態から、図１７に示すように、リソグラフィによってＮＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン領域１３を形成する。なお、ここで、ｐ＋ドーパントとしては、たとえばＢまたはＢＦ２などが用いられる。また、イオン注入は、実施の形態１と同等の条件で行なわれる。
【００４６】
図１７の状態から、図１８に示すように、ＮＭＯＳ領域上のフォトレジスト７を除去するとともに、リソグラフィによってＰＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン領域１４を形成する。なお、ここで、ｎ＋ドーパントとしては、たとえばＡｓなどが用いられる。また、イオン注入は、実施の形態１と同等の条件で行なわれる。その後、ＰＭＯＳ領域上のフォトレジスト７を除去することにより、図１９に示すような、ＣＭＯＳデバイスを有する半導体装置が形成される。
【００４７】
本実施の形態においても、実施の形態１と同様に、ＰＭＯＳにおけるソース／ドレイン領域間のオフセット量をＮＭＯＳよりも大きくすることができるので、ＮＭＯＳにおける駆動特性を確保しながら、ＰＭＯＳにおけるショートチャネル特性を向上させることができる。
【００４８】
以下に、実施の形態１および実施の形態２に係る半導体装置における、駆動特性およびショートチャネル特性の向上に関する効果の一例について、図２０から図２３を用いて説明する。
【００４９】
図２０および図２１は、不純物注入時のオフセットスペーサの厚さ（１４ｎｍおよび１９ｎｍ）に対する半導体装置の駆動特性について示した図であり、図２０はＮＭＯＳ領域の駆動特性を示し、図２１はＰＭＯＳ領域の駆動特性を示す。
【００５０】
図２０および図２１において、横軸（Ｉｄｓｎ，Ｉｄｓｐ）は、ＯＮ状態においてソース／ドレイン領域間に流れる電流であり、縦軸（Ｉｏｆｆ）は、ＯＦＦ状態においてトランジスタの表面を流れる表面リーク電流成分である。ここで、同一のＩｏｆｆに対してＩｄｓｎ，Ｉｄｓｐがより大きい方が、駆動特性に優れたトランジスタであるといえる。
【００５１】
ＮＭＯＳについては、図２０に示すように、スペーサの膜厚が５ｎｍ（＝１９−１４ｎｍ）小さい場合に、トランジスタの駆動特性が改善されていることが分かる。一方、ＰＭＯＳについては、図２１に示すように、スペーサの膜厚が５ｎｍ変化しても、トランジスタの駆動特性には大きな変化はみられない。
【００５２】
図２２および図２３は、トランジスタのゲート長Ｌｇと閾値電圧Ｖｔｈｅとの関係を示した図である。ここで、図２２は、ＮＭＯＳにおける関係を示し、図２３は、ＰＭＯＳ領域における関係を示す。なお、スペーサの膜厚については、ＮＭＯＳ、ＰＭＯＳともに１４ｎｍである。
【００５３】
ここで、閾値電圧Ｖｔｈｅが極端に小さくなると、ショートチャネル効果が生じやすくなる。しかし、ＮＭＯＳについては、図２２に示すように、ゲート長Ｌｇが変化しても、閾値電圧Ｖｔｈｅが極端に小さくなることはない。一方、ＰＭＯＳについては、図２３に示すように、ゲート長Ｌｇが０．１０μｍ以下程度の場合に、ゲート長の減少に伴って、閾値電圧Ｖｔｈｅが極端に小さくなる傾向がみられる。
【００５４】
以上の理由により、ソース／ドレイン領域間のオフセットスペーサの厚さは、ショートチャネル効果の抑制の観点からは、ＰＭＯＳ領域において大きくすることが望ましく、駆動特性向上の観点からは、ＮＭＯＳ領域においてＰＭＯＳ領域よりも小さくすることが望ましい。ここで、図２０から図２３の結果より、該オフセットスペーサの厚さをＮＭＯＳ領域においてＰＭＯＳ領域よりも５ｎｍ程度小さくした場合、トランジスタのＮＭＯＳにおける駆動特性を向上させながら、ＰＭＯＳにおけるショートチャネル効果を抑制することが可能であるといえる。なお、この際、ＰＭＯＳにおける電流駆動特性の確保の観点などから、ＮＭＯＳ、ＰＭＯＳ領域間のオフセットスペーサの厚さの差は、上述の値（１０ｎｍ）以下程度であることが好ましい。
【００５５】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【００５６】
【発明の効果】
本発明によれば、不純物領域のイオン注入時におけるオフセットスペーサの厚さがＮＭＯＳ領域とＰＭＯＳ領域とで異ならせることにより、半導体装置の電流駆動力とショートチャネル特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造工程の第１工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図２】本発明の実施の形態１に係る半導体装置の製造工程の第２工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図３】本発明の実施の形態１に係る半導体装置の製造工程の第３工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図４】本発明の実施の形態１に係る半導体装置の製造工程の第４工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図５】本発明の実施の形態１に係る半導体装置の製造工程の第５工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図６】本発明の実施の形態１に係る半導体装置の製造工程の第６工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図７】本発明の実施の形態１に係る半導体装置の製造工程の第７工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図８】本発明の実施の形態１に係る半導体装置の製造工程の第８工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図９】本発明の実施の形態１に係る半導体装置の製造工程の第９工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１０】本発明の実施の形態１に係る半導体装置の断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１１】本発明の実施の形態２に係る半導体装置の製造工程の第１工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１２】本発明の実施の形態２に係る半導体装置の製造工程の第２工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１３】本発明の実施の形態２に係る半導体装置の製造工程の第３工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１４】本発明の実施の形態２に係る半導体装置の製造工程の第４工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１５】本発明の実施の形態２に係る半導体装置の製造工程の第５工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１６】本発明の実施の形態２に係る半導体装置の製造工程の第６工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１７】本発明の実施の形態２に係る半導体装置の製造工程の第７工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１８】本発明の実施の形態２に係る半導体装置の製造工程の第８工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１９】本発明の実施の形態２に係る半導体装置の断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図２０】ＣＭＯＳデバイスを有する半導体装置のＮＭＯＳ領域において、不純物注入時のオフセットスペーサの厚さに対する半導体装置の駆動特性について示した図である。
【図２１】ＣＭＯＳデバイスを有する半導体装置のＰＭＯＳ領域において、不純物注入時のオフセットスペーサの厚さに対する半導体装置の駆動特性について示した図である。
【図２２】ＣＭＯＳデバイスを有する半導体装置のＮＭＯＳ領域におけるゲート長と閾値電圧との関係を示した図である。
【図２３】ＣＭＯＳデバイスを有する半導体装置のＰＭＯＳ領域におけるゲート長と閾値電圧との関係を示した図である。
【符号の説明】
１  シリコン基板、２  ゲート酸化膜、３  ゲート電極、４  シリサイド膜、５  酸化膜、５ａ，５ｂ，９，１１  オフセットスペーサ、６  窒化膜、７  フォトレジスト、８  ｎ＋ソース／ドレイン・エクステンション領域、１０  ｐ＋ソース／ドレイン・エクステンション領域、１２ａ，１２ｂ  サイドウォールスペーサ、１３  ｐ＋ソース／ドレイン領域、１４  ｎ＋ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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