(57)【要約】【課題】ＭＩＳＦＥＴのキンク特性の発現を抑制する。【解決手段】単結晶シリコンからなる基板１の主面には、素子分離溝２によって囲まれた矩形のアクティブ領域３が形成されている。アクティブ領域３は、ゲート電極４によって左右に二分割されており、この二分割されたアクティブ領域３の一方がＭＩＳＦＥＴ（Ｑ１）のソース領域５を構成し、他方がドレイン領域６を構成している。アクティブ領域３の上には、ＭＩＳＦＥＴ（Ｑ１）のゲート電極４が形成されている。このゲート電極４の一部は、ドレイン領域６側のアクティブ領域３と素子分離溝２との境界部を覆うように配置されている。【選択図】    図１
2004152976.tif 000002
【特許請求の範囲】
【請求項１】
素子分離溝によって周囲を規定された第１アクティブ領域の半導体基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の前記半導体基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第１ゲート電極の一部は、前記素子分離溝と、前記第１ＭＩＳＦＥＴのソース領域側またはドレイン領域側の前記第１アクティブ領域との境界部を覆っていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ゲート電極は、複数本存在し、前記ソース領域および前記ドレイン領域は、前記複数本の前記第１ゲート電極を挟んで交互に配置されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
素子分離溝によって周囲を規定された第１アクティブ領域の半導体基板に第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴは、ソース領域またはドレイン領域のいずれか一方を互いに共有し、
前記第１アクティブ領域の前記半導体基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極とが形成されており、
前記第１ゲート電極の一部は、前記第１ＭＩＳＦＥＴのソース領域またはドレイン領域のうち、前記第２ＭＩＳＦＥＴと共有されていない領域側の前記第１アクティブ領域と前記素子分離溝との境界部を覆っており、
前記第２ゲート電極の一部は、前記第２ＭＩＳＦＥＴのソース領域またはドレイン領域のうち、前記第１ＭＩＳＦＥＴと共有されていない領域側の前記第１アクティブ領域と前記素子分離溝との境界部を覆っていることを特徴とする半導体集積回路装置。
【請求項４】
素子分離溝によって周囲を規定された第１および第２アクティブ領域の半導体基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の前記半導体基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在し、ゲート幅が二分の一に分割された前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の前記半導体基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在し、ゲート幅が二分の一に分割された前記第１ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域に形成された前記第１ゲート電極の一部は、前記素子分離溝と、前記第１ＭＩＳＦＥＴのソース領域側またはドレイン領域側の前記第１アクティブ領域との境界部を覆っており、
前記第２アクティブ領域に形成された前記第２ゲート電極の一部は、前記素子分離溝と、前記第１ＭＩＳＦＥＴのソース領域側またはドレイン領域側の前記第２アクティブ領域との境界部を覆っていることを特徴とする半導体集積回路装置。
【請求項５】
前記第１ＭＩＳＦＥＴは、フラッシュメモリの電源回路の一部を構成していることを特徴とする請求項１、２または４記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦＥＴ（Ｍｅｔａｌ  ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のキンク特性の発現を抑制する技術に関する。
【０００２】
【従来の技術】
近年、シリコン基板に形成されるＬＳＩの素子分離構造として、半導体基板（以下、単に基板という）に形成した溝の内部に酸化シリコン膜などの絶縁膜を埋め込む素子分離溝（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が採用されている。
【０００３】
基板に素子分離溝を形成するには、まず、窒化シリコン膜をマスクにしたエッチングで素子分離領域の基板に溝を形成し、続いて基板上に酸化シリコン膜を堆積して溝の内部に酸化シリコン膜を埋め込んだ後、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法を用いて溝の外部の不要な酸化シリコン膜を除去する。
【０００４】
しかし、上記のような方法で素子分離溝を形成した基板上にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極を形成した場合は、素子分離溝と接するアクティブ領域の端部でしきい値電圧（Ｖｔｈ）が局所的に低下し、低いゲート電圧（Ｖｇ）でチャネルが反転してドレイン電流が流れる現象（キンク特性あるいはバンプ特性などと呼ばれる）が発生する。
【０００５】
上記したしきい値電圧の低下は、アクティブ領域の基板に導入されたしきい値電圧制御用の不純物の一部が製造工程中の熱処理によって素子分離溝内の酸化シリコン膜中に拡散し、アクティブ領域の端部で上記不純物の濃度が低下することや、製造工程中に生じた素子分離溝の端部における酸化シリコン膜の膜厚減少（リセス）に起因してアクティブ領域の端部に形成されるゲート絶縁膜の膜厚が薄くなり、そこに高電界が集中することなどが原因と考えられている。
【０００６】
その対策として、ゲート電極の平面パターンを「Ｈ」状または「日」状とし、アクティブ領域と素子分離領域との境界部の一部あるいは全部をゲート電極の一部で覆う構造が提案されている（例えば、特許文献１参照）。
【０００７】
上記した対策のうち、アクティブ領域と素子分離領域との境界部の一部をゲート電極で覆う構造は、寄生ＭＩＳＦＥＴの実効ゲート長を増やすことによってキンク特性の低減を図るものである。また、上記境界部全体をゲート電極の一部で覆う構造は、寄生ＭＩＳＦＥＴ領域を無くすことによって、実質的にキンク特性を無くそうとするものである。
【０００８】
【特許文献１】
特開２００１−２１７３２５号公報
【０００９】
【発明が解決しようとする課題】
例えばマイコンとフラッシュメモリを１チップ上に形成するＬＳＩにおいては、フラッシュメモリのメモリセルに印加する電圧に温度依存性を付加することによって書き換え時間や読み出し時間の温度依存性を補償する温度補償回路や、各種昇圧電源および降圧電源を制御する比較回路など、ＭＩＳＦＥＴのサブスレッショルド領域およびその近傍の電流特性を利用する回路が多数使用されている。
【００１０】
上記のような回路は、ＭＩＳＦＥＴの微細化に伴って前述したキンク特性が顕在化した場合、ゲート電極の平面パターンを「Ｈ」状にする前記特許文献１の対策では、キンク特性の低減が充分に図れないことから、キンク特性およびその変動に起因する動作点のずれを有効に抑制することが困難である。他方、ゲート電極の平面パターンを「日」状にすることによってアクティブ領域と素子分離領域との境界部全体をゲート電極の一部で覆う対策は、キンク特性の影響を無くすことができる反面、サイズ比が大きい複数のＭＩＳＦＥＴ対を使用する上記のような回路では、互いに隣接するアクティブ領域同士の間隔が広くなって回路面積が増大する結果、高集積化が妨げられるという問題が生じる。
【００１１】
本発明の目的は、ＭＩＳＦＥＴのキンク特性の発現を抑制することのできる技術を提供することにある。
【００１２】
本発明の他の目的は、ＭＩＳＦＥＴのサブスレッショルド領域およびその近傍の電流特性を利用する回路を備えたＬＳＩにおいて、回路面積の増大を最小限に抑えながら、キンク特性に起因する回路動作のばらつきを抑制することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体集積回路装置は、素子分離溝によって周囲を規定された第１アクティブ領域の半導体基板に第１ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の前記半導体基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成され、前記第１ゲート電極の一部は、前記素子分離溝と、前記第１ＭＩＳＦＥＴのソース領域側またはドレイン領域側の前記第１アクティブ領域との境界部を覆っているものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本実施の形態によるＭＩＳＦＥＴのゲート電極の平面パターンを示す平面図である。
【００１８】
単結晶シリコンからなる基板１の主面には、素子分離溝２によって囲まれた矩形のアクティブ領域３が形成されている。また、このアクティブ領域３の上には、ＭＩＳＦＥＴ（Ｑ１）のゲート電極４が形成されている。
【００１９】
上記アクティブ領域３は、ゲート電極４によって左右に二分割されており、この二分割されたアクティブ領域３の一方がＭＩＳＦＥＴ（Ｑ１）のソース領域５を構成し、他方がドレイン領域６を構成している。なお、ソース領域５とドレイン領域６は、互いの位置を逆にしてもよい。
【００２０】
上記ゲート電極４は、多結晶シリコン膜またはポリサイド膜からなり、その一部は、ドレイン領域６側のアクティブ領域３と素子分離溝２との境界部を覆うように配置されている。ゲート電極４をこのようなパターンで構成することにより、寄生ＭＩＳＦＥＴが形成される領域を無くすことができるので、ＭＩＳＦＥＴ（Ｑ１）のキンク特性を改善することができる。
【００２１】
また、従来のように、ゲート電極の平面パターンを「日」状とすることによって、アクティブ領域と素子分離領域との境界部全体をゲート電極の一部で覆う場合に比べると、ソース領域５側のアクティブ領域３と素子分離溝２との境界部にゲート電極４の一部が配置されていないので、その分、隣接アクティブ領域（図示せず）との間隔を縮小することができ、回路面積の増大が抑制される。さらに、上記従来構造に比べてゲート電極４の面積が小さくなった分、ゲート容量も低減されるので、ＭＩＳＦＥＴ（Ｑ１）の応答特性も改善される。
【００２２】
図２は、本実施の形態のフラッシュメモリ内蔵マイコンの回路構成を示すブロック図、図３は、図２に示すフラッシュメモリの回路構成を示すブロック図、図４は、図３に示す電源回路の一部である降圧回路を示す回路図、図５は、図３に示す電源回路の一部である昇圧回路を示す回路図、図６は、図３に示す行デコーダ・ドライバ回路を示す回路図である。
【００２３】
フラッシュメモリにおいては、メモリセルへのデータの書き込みまたは消去後に、このメモリセルのしきい値電圧が、あらかじめ定義された書き込み状態または消去状態に到達しているかを確認するベリファイ動作を行うことがある。このベリファイ動作は、例えばメモリセルのゲート電極に電源電圧よりも低い電圧を印加してドレイン電流を検知することによって行われる。降圧回路は、このベリファイ動作時にメモリセルのゲート電極に印加する電圧を発生させるために使用される。
【００２４】
上記降圧回路は、比較回路と、出力部のｐチャネル型ＭＩＳＦＥＴ（Ｑ１２）などから構成され、電源電圧（Ｖｃｃ）よりも低い電圧（ＶＣＬ）を二つの抵抗（Ｒ１，Ｒ２）で分圧した電圧値（ＶＲ）と参照電位（Ｖｒｅｆ）とを比較回路で比較した出力電圧（ＶＡＭＧ）によって、ｐチャネル型ＭＩＳＦＥＴ（Ｑ１２）を制御することにより、所望の電圧値に到達させる。メモリセル電流の温度依存性を補償するために、電圧（ＶＣＬ）に温度依存性を与える場合は、温度補償回路を設け、バンドギャップ回路などを用いた基準電源から発生させた参照電位（Ｖｒｅｆ）を温度依存性を有する参照電位（Ｖｒｅｆｔ）に変換した後、電圧値（ＶＲ）と比較する構成となる。
【００２５】
また、フラッシュメモリにおいては、書き込み動作または消去動作によって、対象メモリセルのしきい値電圧を、あらかじめ定義された書き込み状態または消去状態に到達させる。昇圧回路は、このとき必要とされるメモリセルのゲート電極に印加する電源電圧（Ｖｃｃ）よりも高い電圧（ＶＣＰ）を発生させるために使用される。
【００２６】
上記昇圧回路は、発振回路とチャージポンプ回路と比較回路とから構成される。発振回路から出力される位相が相補的なクロック信号（ＣＬＫ、ＣＬＫＢ）によってチャージポンプ回路と駆動させ、電圧（ＶＣＰ）を発生させる。電圧（ＶＣＰ）は、二つの抵抗（Ｒ１，Ｒ２）で分圧した電圧値（ＶＲ）と参照電位（Ｖｒｅｆ）とを比較回路で比較した出力電圧（ＶＡＭＧ）をバッファ（ＤＲＶ）で論理信号（ＶＬＯＧ）に変換し、この論理信号（ＶＬＯＧ）によってクロック信号（ＣＬＫ、ＣＬＫＢ）のチャージポンプ回路への入力を制御することによって、所望の電圧に到達させる。メモリセルの書き込み時間または消去時間を一定に制御するような場合には、温度補償回路を設け、バンドギャップ回路などを用いた基準電源から発生させた参照電位（Ｖｒｅｆ）を温度依存性を有する参照電位（Ｖｒｅｆｔ）に変換した後、電圧値（ＶＲ）と比較する構成となる。
【００２７】
フラッシュメモリの行デコーダ・ドライバ回路は、デコーダ回路とドライバ回路とで構成される。デコーダ回路にアドレス信号を入力して選択信号に変換し、対応するドライバ回路を駆動して対象メモリセルの電極端子に電圧を与える。ドライバ回路の電源電圧（ＶＣＣＨ、ＶＳＳＬ）は、前記降圧回路の電圧（ＶＣＬ）や昇圧回路の電圧（ＶＣＰ）などを切替え回路によって接続させて与える。
【００２８】
書き込み動作または消去動作を行う場合、電源電圧（ＶＣＣＨ）には、例えば電圧（ＶＣＰ）を接続させる。図７に示すグラフ中の実線８は、このとき、ドライバ回路を構成するＭＩＳＦＥＴの電流特性を示している。また、このＭＩＳＦＥＴにキンク特性がある場合には、同図の破線７に示すような電流特性が表れる。ドライバ回路を構成するＭＩＳＦＥＴ全体では、実効的にゲート幅が数十ｍｍにも達するため、ＭＩＳＦＥＴ全体の電流特性は、同図の実線Ｔ８のようになり、キンク特性がある場合には、同図の破線Ｔ７のようになる。
【００２９】
従って、ドライバ回路を構成するＭＩＳＦＥＴがキンク特性を示す場合、特に高温時や、しきい値電圧が製造条件のばらつきによって低電圧側に偏った時のドライバ回路全体のリーク電流は、実用的な回路面積を有する前記昇圧回路が発生し得る供給電流の上限を超えてしまう。
【００３０】
そこで、上記ドライバ回路を構成するＭＩＳＦＥＴとして、前記図１に示すゲート電極４を有するＭＩＳＦＥＴ（Ｑ１）を採用することにより、ドライバ回路の駆動速度を低下させることなく、かつドライバ回路の面積増大を最小限に抑えながら、上記昇圧回路を実用的な面積で設計することができる。
【００３１】
また、上記電源回路（降圧回路、昇圧回路）を構成するＭＩＳＦＥＴとして、前記図１に示すＭＩＳＦＥＴ（Ｑ１）を採用することにより、リーク電流を減らすことができるので、スタンバイ電流を低減することができる。また、供給電流が少なくて済むので、電源回路を小面積で設計することができる。
【００３２】
（実施の形態２）
図８は、本実施の形態によるＭＩＳＦＥＴのゲート電極の平面パターンを示す平面図である。
【００３３】
基板１の主面には、素子分離溝２によって囲まれた矩形のアクティブ領域３が形成され、このアクティブ領域３の上には、２個のＭＩＳＦＥＴ（Ｑ３，Ｑ４）のそれぞれのゲート電極４ａ、４ｂが形成されている。これらのゲート電極４ａ、４ｂの平面パターンは、前記実施の形態１のＭＩＳＦＥＴ（Ｑ１）のゲート電極４と同じであり、アクティブ領域３の中央部が２個のＭＩＳＦＥＴ（Ｑ３，Ｑ４）に共通のソース領域５を構成している。また、一方のＭＩＳＦＥＴ（Ｑ３）のゲート電極４ａの一部は、ドレイン領域６側のアクティブ領域３と素子分離溝２との境界部を覆うように配置されており、他方のＭＩＳＦＥＴ（Ｑ４）のゲート電極４ｂの一部も、ドレイン領域６側のアクティブ領域３と素子分離溝２との境界部を覆うように配置されている。なお、ソース領域５とドレイン領域６は、互いの位置を逆にしてもよい。
【００３４】
２個のＭＩＳＦＥＴ（Ｑ３，Ｑ４）のゲート電極４ａ、４ｂを上記のようなパターンで構成することにより、寄生ＭＩＳＦＥＴが形成される領域を無くすことができるので、ＭＩＳＦＥＴ（Ｑ３，Ｑ４）のキンク特性を改善することができる。
【００３５】
また、ソース領域５を２個のＭＩＳＦＥＴ（Ｑ３，Ｑ４）で共有し、この領域と素子分離溝２との境界部にはゲート電極４ａ、４ｂを配置しないことにより、回路面積の増大が抑制されると共に、ゲート容量も低減される。
【００３６】
図９は、２個のＭＩＳＦＥＴ（Ｑ５，Ｑ６）のゲート電極４ｃ、４ｄの平面パターンを示す平面図である。この例では、素子分離溝２によって互いに分離された４個のアクティブ領域３の上に、２個のＭＩＳＦＥＴ（Ｑ５，Ｑ６）のそれぞれのゲート電極４ｃ、４ｄが半分ずつ形成されている。すなわち、この例では、２個のＭＩＳＦＥＴ（Ｑ５，Ｑ６）のそれぞれのゲート電極４ｃ、４ｄのゲート幅を１／２に分割し、１／２に分割されたゲート電極４ｃ、４ｄを２個ずつ襷掛けに配置した構成になっている。このとき、ＭＩＳＦＥＴ対（Ｑ５，Ｑ６）のそれぞれのゲート電極４ｃ、４ｄのＸ座標と、アクティブ領域３のＹ軸方向に沿った外周のＸ座標と、対になるＭＩＳＦＥＴ側にないＸ軸方向外周のＹ座標を一致させることにより、２個のＭＩＳＦＥＴ（Ｑ５，Ｑ６）の特性を互いに一致させることができる。
【００３７】
２個のＭＩＳＦＥＴ（Ｑ５，Ｑ６）のゲート電極４ｃ、４ｄを上記のようなパターンで構成した場合にも、寄生ＭＩＳＦＥＴが形成される領域を無くすことができるので、ＭＩＳＦＥＴ（Ｑ５，Ｑ６）のキンク特性を改善することができる。
【００３８】
また、２個のＭＩＳＦＥＴ（Ｑ５，Ｑ６）のそれぞれのソース領域５側のアクティブ領域３と素子分離溝２との境界部をゲート電極４ｃ、４ｄで覆わないので、回路面積の増大が抑制されると共に、ゲート容量も低減される。
【００３９】
図１０は、同一寸法のアクティブ領域３を２個形成し、それぞれのアクティブ領域３上にゲート幅を１／４に分割したゲート電極４ｅ、４ｆを有するＭＩＳＦＥＴ対（ＭＩＳＦＥＴ（Ｑ７）およびＭＩＳＦＥＴ（Ｑ８））を２個ずつ配置することによって、ＭＩＳＦＥＴ対（Ｑ７，Ｑ８）の特性を互いに一致させるようにした例である。このＭＩＳＦＥＴ対（Ｑ７，Ｑ８）は、２個のアクティブ領域３、３上にソース領域５を介して互い違いに配置されており、一方のアクティブ領域３上の中央部にドレイン領域６が配置されているＭＩＳＦＥＴは、他方のアクティブ領域３の両端部にそのドレイン領域６が配置されている。
【００４０】
２個のＭＩＳＦＥＴ（Ｑ７，Ｑ８）のゲート電極４ｅ、４ｆを上記のようなパターンで構成した場合にも、寄生ＭＩＳＦＥＴが形成される領域を無くすことができるので、ＭＩＳＦＥＴ（Ｑ７，Ｑ８）のキンク特性を改善することができる。
【００４１】
また、２個のＭＩＳＦＥＴ（Ｑ７，Ｑ８）のそれぞれのソース領域５側のアクティブ領域３と素子分離溝２との境界部をゲート電極４ｅ、４ｆで覆わないので、回路面積の増大が抑制されると共に、ゲート容量も低減される。
【００４２】
図１１は、前記図４に示した降圧回路の一部を構成する温度補償回路の回路図、図１２は、この温度補償回路を構成するＭＩＳＦＥＴの電流特性を表したグラフである。
【００４３】
上記温度補償回路は、２個のｐチャネル型ＭＩＳＦＥＴ（ＭＰ１、ＭＰ２）で構成されるカレントミラー部（Ｐ１）と、２個のｎチャネル型ＭＩＳＦＥＴ（ＭＮ１、ＭＮ２）で構成される温度補償部（Ｐ２）と、定電圧（Ｖｒｅｆ２）、ゲート長、ゲート幅などを調整することによって回路の動作電流領域をサブスレッショルド領域に制御するｎチャネル型ＭＩＳＦＥＴ（ＭＮ３）から構成されている。出力電圧（Ｖｒｅｆｔ）の温度依存性の大きさは、温度補償部（Ｐ２）を構成する２個のｎチャネル型ＭＩＳＦＥＴ（ＭＮ１、ＭＮ２）のサイズ比とテーリング係数との積に比例するようになっている。
【００４４】
図１２の破線（Ｓ１）は、ＭＩＳＦＥＴにキンク特性がある場合（破線９）のテーリング係数を示しており、実線（Ｓ２）で示すキンク特性がない場合（実線１０）のテーリング係数とは異なっている。また、上記温度補償回路は、テーリング係数のばらつきの影響を受け易いにもかかわらず、キンク特性のばらつきは予測し難いため、ＭＩＳＦＥＴにキンク特性があると回路の設計が困難になる。
【００４５】
そこで、温度補償部（Ｐ２）を構成する２個のｎチャネル型ＭＩＳＦＥＴ（ＭＮ１、ＭＮ２）として、前記図８、図９、図１０に示すＭＩＳＦＥＴ対（Ｑ３〜Ｑ８）のいずれかを採用することにより、温度補償回路の面積増大を最小限に抑えながら、特性ばらつきを低減することができる。さらに、カレントミラー部（Ｐ１）を構成する２個のｐチャネル型ＭＩＳＦＥＴ（ＭＰ１、ＭＰ２）として、前記図８、図９、図１０に示すＭＩＳＦＥＴ対（Ｑ３〜Ｑ８）のいずれかを採用することにより、温度補償回路の特性ばらつきをより低減することができる。
【００４６】
（実施の形態３）
図１３は、前記図５に示した昇圧回路の一部を構成する比較回路の回路図、図１４は、この比較回路を構成するＭＩＳＦＥＴの電流特性を表したグラフ、図１５は、この比較回路の入出力波形例を示す図である。
【００４７】
上記比較回路は、２個のｐチャネル型ＭＩＳＦＥＴ（ＭＰ３、ＭＰ４）で構成されるカレントミラー部（Ｐ３）と、２個のｎチャネル型ＭＩＳＦＥＴ（ＭＮ３、ＭＮ４）で構成される差動部（Ｐ４）と、定電圧（Ｖｒｅｆ３）、ゲート長、ゲート幅などを調整することによって回路の動作電流領域を制御するｎチャネル型ＭＩＳＦＥＴ（ＭＮ５）から構成されている。
【００４８】
上記比較回路の差動部（Ｐ４）を構成するＭＩＳＦＥＴ（ＭＮ３、ＭＮ４）に図１４の破線１１で示すようなキンク特性がある場合、図１５の破線で示すＶＬＯＧ信号のように、参照電位（Ｖｒｅｆｔ）から電位（ＤＶ）だけずれた点で比較回路が応答する。また、電位（ＤＶ）は、キンク特性のばらつきによって様々に変化し得る。そのため、前記図４および図５に示した回路（降圧回路、昇圧回路）を有する電源回路で発生させる電圧（ＶＣＬ、ＶＣＰ）を所望の値に制御することが困難となる。
【００４９】
そこで、上記差動部（Ｐ４）を構成する２個のｎチャネル型ＭＩＳＦＥＴ（ＭＮ３、ＭＮ４）として、前記図８、図、図１０に示すＭＩＳＦＥＴ対（Ｑ３〜Ｑ８）のいずれかを採用することにより、比較回路の面積増大を最小限に抑えながら、応答速度の低下を抑制することができる。また、カレントミラー部（Ｐ３）を構成する２個のｐチャネル型ＭＩＳＦＥＴ（ＭＰ３、ＭＰ４）として、前記図８、図９、図１０に示すＭＩＳＦＥＴ対（Ｑ３〜Ｑ８）のいずれかを採用することにより、比較回路の特性ばらつきをさらに低減することができる。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
例えばゲート幅が大きいゲート電極を有するＭＩＳＦＥＴにおいては、一般にゲート電極を幅方向に分割し、ソース領域とドレイン領域とをゲート電極を挟んで交互に配置することによって、ＭＩＳＦＥＴのレイアウト面積を縮小することが行われる。この場合、例えば図１６に示すＭＩＳＦＥＴ（Ｑ９）のように、ソース領域５側のアクティブ領域３と素子分離溝２との境界部をゲート電極４で覆うことにより、寄生ＭＩＳＦＥＴが形成される領域を無くすことができるので、ＭＩＳＦＥＴのキンク特性を改善することができる。また、ドレイン領域６側のアクティブ領域３と素子分離溝２との境界部は、ゲート電極４で覆わないので、隣接アクティブ領域（図示せず）との間隔を縮小することができ、回路面積の増大が抑制されると共に、ゲート容量も低減されるので、ＭＩＳＦＥＴ（Ｑ９）の応答特性も改善される。
【００５２】
また、図１７に示すＭＩＳＦＥＴ（Ｑ１０）のように、ドレイン領域６側のアクティブ領域３と素子分離溝２との境界部のうち、ゲート電極４のゲート長方向に平行な境界部のみをゲート電極４の一部で覆った場合は、ゲート電極４で覆われた境界部に寄生ＭＩＳＦＥＴが形成されるので、キンク特性は完全には除去されないが、アクティブ領域３と素子分離溝２との境界部のうち、ゲート電極４で覆われない領域が増えるので、隣接アクティブ領域（図示せず）との間隔を縮小することができ、回路面積の増大がさらに抑制されると共に、ゲート容量もさらに低減される。
【００５３】
前記実施の形態では、本発明をフラッシュメモリ内蔵マイコンに適用した場合について説明したが、これに限定されるものではなく、特にＭＩＳＦＥＴのサブスレッショルド領域およびその近傍の電流特性を利用する回路を有する各種ＬＳＩに広く適用することができる。
【００５４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５５】
ＭＩＳＦＥＴのサブスレッショルド領域およびその近傍の電流特性を利用する回路を備えたＬＳＩにおいて、回路面積の増大を最小限に抑えながら、キンク特性に起因する回路動作のばらつきを抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＭＩＳＦＥＴのゲート電極の平面パターンを示す平面図である。
【図２】本発明の一実施の形態によるフラッシュメモリ内蔵マイコンの回路構成を示すブロック図である。
【図３】図２に示すフラッシュメモリの回路構成を示すブロック図である。
【図４】図３に示す電源回路の一部である降圧回路を示す回路図である。
【図５】図３に示す電源回路の一部である昇圧回路を示す回路図である。
【図６】図３に示す行デコーダ・ドライバ回路を示す回路図である。
【図７】図６に示すドライバ回路を構成するＭＩＳＦＥＴの電流特性を表したグラフである。
【図８】本発明の他の実施の形態によるＭＩＳＦＥＴのゲート電極の平面パターンを示す平面図である。
【図９】本発明の他の実施の形態によるＭＩＳＦＥＴのゲート電極の平面パターンを示す平面図である。
【図１０】本発明の他の実施の形態によるＭＩＳＦＥＴのゲート電極の平面パターンを示す平面図である。
【図１１】図４に示す降圧回路の一部を構成する温度補償回路の回路図である。
【図１２】図１１に示す温度補償回路を構成するＭＩＳＦＥＴの電流特性を表したグラフである。
【図１３】図５に示した昇圧回路の一部を構成する比較回路の回路図である。
【図１４】図１３に示す比較回路を構成するＭＩＳＦＥＴの電流特性を表したグラフである。
【図１５】図１３に示す比較回路の入出力波形例を示す図である。
【図１６】本発明の他の実施の形態によるＭＩＳＦＥＴのゲート電極の平面パターンを示す平面図である。
【図１７】本発明の他の実施の形態によるＭＩＳＦＥＴのゲート電極の平面パターンを示す平面図である。
【符号の説明】
１  基板
２  素子分離溝
３  アクティブ領域
４、４ａ〜４ｆ  ゲート電極
５  ソース領域
６  ドレイン領域
ＭＮ１〜ＭＮ５  ｐチャネル型ＭＩＳＦＥＴ
ＭＰ１〜ＭＰ４  ｐチャネル型ＭＩＳＦＥＴ
Ｑ１２  ＭＩＳＦＥＴ
Ｑ１〜Ｑ１０  ＭＩＳＦＥＴ
Ｒ１，Ｒ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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