(57)【要約】【課題】コアのアイソレーションテスト回路を作成挿入するシステムにおいて、ＰＡＤと端子接続において１対多あるいは多対１の接続が必要な場合に再度のコアテスト回路の設計を不要にし、コアのアイソレーションテスト回路を自動的に作成挿入でき、ユーザの負担を軽減する。【解決手段】テストモード別回路接続情報入力手段１０４と、１チップ情報入力手段１０５と、ピンアサイン表マージ手段１０６と、ＰＡＤ情報抽出手段１０７と、ＰＡＤ仕様選択手段１０８と、ルール情報入力手段１０９と、ルールチェック手段１１０と、ルール違反修正手段１１１とを備え、コアとなるマクロセル１０１とＰＡＤ情報１０２とを含む回路接続情報１００を入力し、コアのアイソレーションテスト回路を自動的に挿入するための回路接続情報を作成する。【選択図】　図１
2004133694.tif 000002
【特許請求の範囲】
【請求項１】
マクロセルとＰＡＤ情報とを含む回路接続情報を入力しコアのアイソレーションテスト回路を生成する方法において、
前記回路接続情報に基づいてテストモード別の回路接続情報を入力するステップと、１チップ情報を入力するステップと、１チップのピンアサイン表をマージするステップと、ＰＡＤ情報を抽出するステップと、ＰＡＤ仕様を選択するステップと、ルール情報を入力するステップと、前記ルール情報をチェックするステップと、ルール違反を修正するステップと、前記コアのアイソレーションテスト回路を自動的に挿入するための回路接続情報を作成するステップとを含むコアテスト回路の生成方法。
【請求項２】
前記ピンアサイン表をマージするステップは、入力されたテストモード別の回路接続情報を入力された１チップ情報をもとにして最適な１チップレベルの回路接続情報へ変換することを特徴とする請求項１記載のコアテスト回路の生成方法。
【請求項３】
前記ＰＡＤ情報を抽出するステップは、前記ピンアサイン表をマージするステップで生成された１チップピンアサイン表からチップにおける必要なＰＡＤ情報を抽出し、レポートとして出力することを特徴とする請求項１または２記載のコアテスト回路の生成方法。
【請求項４】
前記ルール情報を入力するステップは、１チップレベルにおける仕様をチェック可能にルール化することを特徴とする請求項１から３のいずれか一項記載のコアテスト回路の生成方法。
【請求項５】
前記ルール違反を修正するステップは、前記ルール情報をチェックするステップで判断された違反内容の修正を１チップピンアサイン表へ反映し、再度１チップピンアサイン表を生成することを特徴とする請求項１から４のいずれか一項記載のコアテスト回路の生成方法。
【請求項６】
前記ピンアサイン表をマージするステップは、複数のシステムＬＳＩ用回路接続情報からシステムインパッケージ用の回路接続情報を作成することを特徴とする請求項１から５のいずれか一項記載のコアテスト回路の生成方法。
【請求項７】
マクロセルとＰＡＤ情報とを含む回路接続情報を入力しコアのアイソレーションテスト回路を生成する装置において、
前記回路接続情報に基づいてテストモード別の回路接続情報を入力する手段と、１チップ情報を入力する手段と、１チップのピンアサイン表をマージする手段と、ＰＡＤ情報を抽出する手段と、ＰＡＤ仕様を選択する手段と、ルール情報を入力する手段と、前記ルール情報をチェックする手段と、ルール違反を修正する手段と、前記コアのアイソレーションテスト回路を自動的に挿入するための回路接続情報を作成する手段とを含むコアテスト回路の生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アイソレーションコアテスト回路自動挿入システムにおけるコアテスト回路の生成方法に関するものである。
【０００２】
【従来の技術】
アイソレーションコアテスト回路（以下、コアテスト回路）は、システムオンチップ（ＳＯＣ）やシステムインパッケージ（ＳＩＰ）等、多数のＩＰコア（以下、コア）を組み込むシステムＬＳＩの検証、評価において、コアのアイソレーションテストを行うために必要な回路である。
【０００３】
図３は従来のコアテスト回路生成手段の構成を示すブロック図である。図３において、テスト回路作成手段３０３は、コアを含むマクロセル３０１とＰＡＤブロック３０２を含む回路接続情報３００を入力として、回路接続情報入力手段３０４、端子情報抽出手段３０５、ＰＡＤブロックコントロール端子クランプ手段３０６、テーブル初期化手段３０７、マクロセル選択手段３０８、マクロテストバス端子選択手段３０９、ＰＡＤブロック選択手段３１０、テストバス端子接続手段３１１、デコーダ作成手段３１２、分離テスト回路挿入後情報出力手段３１３、回路接続情報出力手段３１４から構成される。
【０００４】
図４は、上記従来のコアテスト回路生成手段によるコアテスト回路生成手順を示すフローチャートである。図４において、ステップ４００では回路接続情報を入力し、ステップ４０１では端子情報を抽出し、ステップ４０２ではＰＡＤブロックコントロール端子をクランプし、ステップ４０３ではテーブルを初期化し、ステップ４０４ではマクロセルを選択し、ステップ４０５ではマクロテストバス端子を選択し、ステップ４０６ではＰＡＤブロックを選択し、ステップ４０７ではテストバス端子を接続し、ステップ４０８では未使用端子有無を判断し、ステップ４０９では未設定マクロセル有無を判断し、ステップ４１０ではデコーダを作成し、ステップ４１１では分離テスト回路挿入後情報を出力し、ステップ４１２では回路接続情報を出力する。
【０００５】
上記のアイソレーションコアテスト回路自動挿入システムは特許文献１に記載されている。
【０００６】
【特許文献１】
特許第３００３２９３号公報
【０００７】
【発明が解決しようとする課題】
上記従来のコアテスト回路の生成方法では、コア毎にテスト回路挿入を定義しているので、例えば、１つのテストモードにおいて複数のコアの端子を外部端子に割り当てて確認したい場合、あるいは１つのＰＡＤブロックに複数のコア端子を割り当てて確認したい場合、もしくはその逆に複数のＰＡＤブロックに１つのコア端子を割り当てて確認したい場合には、従来の方式ではテスト回路を挿入することができないため、再度のコアテスト回路の設計が必要であり、設計ミスの要因になりかねない。
【０００８】
また、従来のコアテスト回路の生成方法では、本来必要とする回路の他にコアテスト回路の正当性をシミュレーション等で確認しておかなければならないので、ユーザの負担が大となる欠点があった。
【０００９】
本発明は上記事情に鑑みてなされたもので、前記欠点を解決することにより、コアブロックのアイソレーションテスト回路を自動的に作成挿入でき、ユーザの負担を軽減できるアイソレーションコアテスト回路の生成方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るコアテスト回路の生成方法は、マクロセルとＰＡＤ情報とを含む回路接続情報を入力しコアのアイソレーションテスト回路を生成する方法において、前記回路接続情報に基づいてテストモード別の回路接続情報を入力するステップと、１チップ情報を入力するステップと、１チップのピンアサイン表をマージするステップと、ＰＡＤ情報を抽出するステップと、ＰＡＤ仕様を選択するステップと、ルール情報を入力するステップと、前記ルール情報をチェックするステップと、ルール違反を修正するステップと、前記コアのアイソレーションテスト回路を自動的に挿入するための回路接続情報を作成するステップとを含む。
【００１１】
上記構成によれば、コアを含むマクロセルとＰＡＤ情報を入力することで１チップ回路接続情報を生成することができ、さらに生成段階で各仕様内容をルール化することで用途に適合したルールチェックが可能となり、１チップレベルでの仕様を満たしたテスト回路を設計することができる。また、これを自動化することにより、アイソレーションテスト回路の設計と検証に必要な工数が削減され、回路の動作も保証でき、ユーザ負担が軽減される効果がある。
【００１２】
本発明の請求項２に係るコアテスト回路の生成方法は、請求項１記載のコアテスト回路の生成方法において、前記ピンアサイン表をマージするステップは、入力されたテストモード別回路接続情報を入力された１チップ情報をもとにして最適な１チップレベルの回路接続情報へ変換するものである。
【００１３】
上記構成によれば、１チップ情報としてチップのパッケージ仕様や、ＰＡＤと端子接続において１対多あるいは多対１の接続が必要な場合にその情報を入力することができ、最適な１チップレベルの回路接続情報が生成されるため、従来のような再度のコアテスト回路の設計が不要となる。
【００１４】
本発明の請求項３に係るコアテスト回路の生成方法は、請求項１または２記載のコアテスト回路の生成方法において、前記ＰＡＤ情報を抽出するステップは、前記ピンアサイン表をマージするステップで生成された１チップピンアサイン表からチップにおける必要なＰＡＤ情報を抽出し、レポートとして出力するものである。
【００１５】
上記構成によれば、チップにおける必要なＰＡＤ情報として双方向端子、入力端子、出力端子の必要数や前記端子の仕様情報等がレポートとして出力されるため、チップ構成を検討する上で必要な情報を得ることができ、最適なチップ構成を構築することが可能となる。
【００１６】
本発明の請求項４に係るコアテスト回路の生成方法は、請求項１から３のいずれか一項記載のコアテスト回路の生成方法において、前記ルール情報を入力するステップは、１チップレベルにおける仕様をチェック可能にルール化するものである。
【００１７】
上記構成によれば、例えば、テストモードと段数を指定することで、指定したテストモードの信号が優先されるようなコアテスト回路構成を生成できるかどうかのチェックをルール化することができる。回路挿入前のピンアサイン表レベルでこのような内容をチェックすることにより、所望のテスト回路を容易に設計することができる。
【００１８】
本発明の請求項５に係るコアテスト回路の生成方法は、請求項１から４のいずれか一項記載のコアテスト回路の生成方法において、前記ルール違反を修正するステップは、前記ルール情報をチェックするステップで判断された違反内容の修正を１チップピンアサイン表へ反映し、再度１チップピンアサイン表を生成する機能を有するものである。
【００１９】
上記構成によれば、ルール違反内容の修正が自動的に１チップピンアサイン表へ反映されるため、アイソレーションテスト回路の設計と検証に必要な工数が削減され、生成回路の動作も保証でき、ユーザ負担が軽減される。
【００２０】
本発明の請求項６に係るコアテスト回路の生成方法は、請求項１から５のいずれか一項記載のコアテスト回路の生成方法において、前記ピンアサイン表をマージするステップは、複数のシステムＬＳＩ用回路接続情報からシステムインパッケージ用の回路接続情報を作成する機能を有するものである。
【００２１】
上記構成によれば、システムインパッケージ用の回路接続情報を作成することにより、システムインパッケージ用の回路接続情報を自動的に空きＰＡＤや制限ＰＡＤを認識して振り分けることができるため、従来は複雑で多くの工数を必要としたこの工程が短縮される効果がある。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係るコアテスト回路生成方法を実施する手段の構成を示すブロック図である。
【００２３】
図１において、コアテスト回路生成手段１０３は、コアのマクロセル１０１とＰＡＤ情報１０２を含む回路接続情報１００を入力として、テストモード別回路接続情報入力手段１０４、１チップ情報入力手段１０５、ピンアサイン表マージ手段１０６、ＰＡＤ情報抽出手段１０７、ＰＡＤ仕様選択手段１０８、ルール情報入力手段１０９、ルールチェック手段１１０、ルール違反修正手段１１１から構成される。
【００２４】
図２は、コアテスト回路生成手順を示すフローチャートである。図２において、ステップ２００ではテストモード別回路接続情報を入力し、ステップ２０１では１チップ情報を入力し、ステップ２０２ではピンアサイン表をマージし、ステップ２０３ではＰＡＤ情報を抽出し、ステップ２０４ではＰＡＤ仕様を選択し、ステップ２０５では修正有無を判断し、ステップ２０６ではルール情報を入力し、ステップ２０７ではルールをチェックし、ステップ２０８では違反有無を判断し、ステップ２０９ではルール違反を修正する。
【００２５】
表１から表５は各テストモードにおける回路接続情報を示するものであり、表１はテストモード１、表２はテストモード２、表３はテストモード３、表４はテストモードＮのそれぞれの回路接続情報を示し、表５は１チップレベルの回路接続情報を示している。図１における回路接続情報１００からテストモード別回路接続情報入力手段１０４により、表１から表５のフォーマットで回路接続情報が生成される。
【００２６】
【表１】
2004133694.tif 000003
【００２７】
【表２】
2004133694.tif 000004
【００２８】
【表３】
2004133694.tif 000005
【００２９】
【表４】
2004133694.tif 000006
【００３０】
【表５】
2004133694.tif 000007
【００３１】
ここで、テストモード毎の回路接続情報のフォーマットは、ＰＡＤ名、ＰＡＤ仕様、端子名、モード名、ブロック名、ブロックの端子名からなる。また、ＰＡＤ名の記述の際、１チップレベルでのＰＡＤ位置をあらかじめ配慮したい場合はＰＡＤ名を指定する。それ以外の場合はＰＡＤと記述する。さらに、ＰＡＤ仕様において、ＰＡＤの電流能力等を指定したい場合はその値を記述する。無記名なら無条件で空きＰＡＤに割り当てるようにする。
【００３２】
また、１チップ情報入力手段１０５ではチップのパッケージ仕様や、ＰＡＤと端子接続において１対多あるいは多対１の接続が必要な場合にその情報を入力する。さらに、テストモード毎の回路接続情報と１チップ情報入力手段で得られる１チップ情報をもとにして、表５のような１チップレベルの回路接続情報が生成される。このようにすることにより最適な１チップレベルの回路接続情報が得られる。
【００３３】
さらに、ピンアサイン表マージ手段１０６では１チップピンアサイン表を生成し、この表によりＰＡＤ情報抽出手段１０７では、チップにおける必要なＰＡＤ情報として双方向端子、入力端子、出力端子の必要数や前記端子の仕様情報を抽出し、レポートとして出力する。このレポート作成機能によりチップ構成を検討する上で必要な情報を得ることができ、最適なチップ構成を構築することが可能となる。
【００３４】
１チップレベルでの仕様として、例えば、テストモード数が多数になった場合はアイソレーションテスト回路のセレクタ段数が多数存在することになる。そのため、高速なテストモードではできるだけ段数を減らすにする必要がある。ルール情報入力手段１０９においては、テストモードと段数を指定することで、指定したテストモードの信号が優先されるようなコアテスト回路構成を生成できるかどうかチェックすることができる。
【００３５】
また、スキャンパステスト時に使用するＰＡＤが双方向端子の場合、方向を固定する方がテスト安定性を考えた上で有効である。そのため、そのような回路構成となるかどうかもチェックすることができる。このように、回路挿入前のピンアサイン表レベルで上記のような内容をチェックすることにより、所望のテスト回路を容易に設計することができる。
【００３６】
ルールチェック手段１１０ではルール情報入力手段１０９により入力されたルール内容に対する違反をチェックし、違反と判断された場合にはルール違反修正手段１１１にて違反内容を確認し、その内容を１チップピンアサイン表へ反映させた修正版ピンアサイン表を生成することができる。
【００３７】
例えば、テストモード１でセレクタ段数が２のレベル以上で信号が通過することをルールにより禁止していた場合に、ピンアサイン表マージ手段１０６で生成された１チップピンアサイン表がテストモード１のセレクタ段数を考慮しない記述になっていた場合は、テストモード１の仕様が優先されるように１チップピンアサイン表の記述を修正する。ここでいう優先度は、表５の１チップピンアサイン表において左側から優先度の高い順に並んで記述されているものとする。
【００３８】
システムインパッケージ用の回路接続情報の生成については、ピンアサイン表マージ手段１０６に対して１チップ回路情報としてシステムインパッケージ情報を入力する。また、パッケージに内蔵されるシステムＬＳＩもしくはシステムオンチップ用回路接続情報をテストモード別回路接続情報入力手段１０４に与える。これら入力に対してピンアサイン表マージ手段１０６にてシステムインパッケージ用回路接続情報が生成される。これにより、これまで複雑で工数がかかっていたシステムインパッケージ用の回路接続情報を自動的に空きＰＡＤや制限ＰＡＤを認識して振り分けることができるため、短期間で回路設計が可能になる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、コアとなるマクロセルとＰＡＤ情報を入力することで１チップ回路接続情報を生成することができ、さらに生成段階で各仕様内容をルール化することで用途に適合したルールチェックが可能となり、１チップレベルでの仕様を満たしたテスト回路を設計することができる。また、これを自動化することにより、アイソレーションテスト回路の設計と検証に必要な工数が削減され、回路の動作も保証でき、ユーザ負担が軽減される効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るコアテスト回路生成方法を実施する手段の構成を示すブロック図。
【図２】本発明の一実施の形態に係るコアテスト回路生成方法を示すフローチャート。
【図３】従来のコアテスト回路生成手段の構成を示すブロック図。
【図４】従来のコアテスト回路生成手順を示すフローチャート。
【符号の説明】
１００　回路接続情報
１０１　マクロセル
１０２　ＰＡＤ情報
１０３　コアテスト回路生成手段
１０４　テストモード別回路接続情報入力手段
１０５　１チップ情報入力手段
１０６　ピンアサイン表マージ手段
１０７　ＰＡＤ情報抽出手段
１０８　ＰＡＤ仕様選択手段
１０９　ルール情報入力手段
１１０　ルールチェック手段
１１１　ルール違反修正手段
２００　テストモード別回路接続情報入力ステップ
２０１　１チップ情報入力ステップ
２０２　ピンアサイン表マージステップ
２０３　ＰＡＤ情報抽出ステップ
２０４　ＰＡＤ仕様選択ステップ
２０５　修正有無判断ステップ
２０６　ルール情報入力ステップ
２０７　ルールチェックステップ
２０８　違反有無判断ステップ
２０９　ルール違反修正ステップ
３００　回路接続情報
３０１　マクロセル
３０２　ＰＡＤブロック
３０３　テスト回路作成手段
３０４　回路接続情報入力手段
３０５　端子情報抽出手段
３０６　ＰＡＤブロックコントロール端子クランプ手段
３０７　テーブル初期化手段
３０８　マクロセル選択手段
３０９　マクロテストバス端子選択手段
３１０　ＰＡＤブロック選択手段
３１１　テストバス端子接続手段
３１２　デコーダ作成手段
３１３　分離テスト回路挿入後情報出力手段
３１４　回路接続情報出力手段
４００　回路接続情報入力ステップ
４０１　端子情報抽出ステップ
４０２　ＰＡＤブロックコントロール端子クランプステップ
４０３　テーブル初期化ステップ
４０４　マクロセル選択ステップ
４０５　マクロテストバス端子選択ステップ
４０６　ＰＡＤブロック選択ステップ
４０７　テストバス端子接続ステップ
４０８　未使用端子有無判断ステップ
４０９　未設定マクロセル有無判断ステップ
４１０　デコーダ作成ステップ
４１１　分離テスト回路挿入後情報出力ステップ
４１２　回路接続情報出力ステップ
【図１】
2004133694.tif 000008
【図２】
2004133694.tif 000009
【図３】
2004133694.tif 000010
【図４】
2004133694.tif 000011