(57)【要約】【課題】  少ない電流でカルコゲナイド物質層の相変化に必要な熱量を伝達できるため、データの記録動作を低電流で行なうことができる半導体メモリ素子およびその製造方法を提供する。【解決手段】  トランジスタおよびデータ貯蔵部の間に配置された発熱部と、前記データ貯蔵部に連結された金属配線とを備え、前記データ貯蔵部は前記発熱部の発熱により相変化してデータを貯蔵するカルコゲナイド物質層を含む半導体メモリ素子およびその製造方法。【選択図】    図２
2004349709.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタおよびデータ貯蔵部を含む半導体メモリ素子において、
前記トランジスタと前記データ貯蔵部の間に配置された発熱部と、
前記データ貯蔵部に連結された金属配線とを備え、
前記データ貯蔵部は、前記発熱部の発熱により相変化してデータを貯蔵するカルコゲナイド物質層を含むことを特徴とする半導体メモリ素子。
【請求項２】
前記カルコゲナイド物質層は、Ｔｅ−Ｇｅ−Ｓｂ三相系複合物質で形成されていることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記発熱部は、
前記トランジスタと前記データ貯蔵部の間に介設された層間絶縁層を貫通して前記トランジスタの一部に連絡するビアホールと、
前記ビアホールの内面に形成されたスペーサと、
前記スペーサの内側に充填された発熱物質層とを備えることを特徴とする請求項１または請求項２に記載の半導体メモリ素子。
【請求項４】
前記スペーサの内側に充填された発熱物質層は、下部面積が上部面積より狭いことを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記発熱物質層は、ＴｉＡｌＮで形成されていることを特徴とする請求項３または請求項４に記載の半導体メモリ素子。
【請求項６】
前記発熱部と前記トランジスタとは導電性プラグで連結されていることを特徴とする請求項１〜請求項５のいずれか１項に記載の半導体メモリ素子。
【請求項７】
前記導電性プラグは、ポリシリコンまたはタングステンで形成されていることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記発熱部は、
前記トランジスタと前記データ貯蔵部の間に介設された層間絶縁層を貫通して前記導電性プラグに連絡するビアホールと、
前記ビアホールの内面に形成されたスペーサと、
前記スペーサの内面を充填した発熱物質層とを備えることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項９】
前記発熱物質層はＴｉＡｌＮ層であることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記発熱部の上部表面は酸化処理されていることを特徴とする請求項１〜請求項９のいずれか１項に記載の半導体メモリ素子。
【請求項１１】
前記データ貯蔵部と前記金属配線の間にＴｉＡｌＮ膜がさらに形成され、前記ＴｉＡｌＮ膜の上部表面は酸化処理されていることを特徴とする請求項１〜請求項１０のいずれか１項に記載の半導体メモリ素子。
【請求項１２】
前記金属配線は、ＴｉＡｌＮまたはタングステンで形成されていることを特徴とする請求項１〜請求項１１のいずれか１項に記載の半導体メモリ素子。
【請求項１３】
基板にトランジスタを形成する第１段階と、
前記基板の上に、前記トランジスタを覆う第１層間絶縁層を形成する第２段階と、
前記第１層間絶縁層を貫通して前記トランジスタの所定領域を露出するコンタクトホールを形成する第３段階と、
前記コンタクトホールの内側に導電性プラグを形成する第４段階と、
前記第１層間絶縁層の上に第２層間絶縁層を形成する第５段階と、
前記第２層間絶縁層の内部に発熱部を形成する第６段階と、
前記発熱部の上部にカルコゲナイド物質層を形成する第７段階と、
前記カルコゲナイド物質層の上部に金属配線を形成する第８段階とを備える半導体メモリ素子の製造方法。
【請求項１４】
前記第６段階は、
前記第２層間絶縁層の内部に前記導電性プラグを露出するビアホールを形成する段階と、
前記第２層間絶縁層の上に、前記ビアホールの内面を覆う絶縁膜を形成する段階と、
前記第２層間絶縁層が露出されるまで前記絶縁膜を蝕刻して前記ビアホールの内部にスペーサを形成する段階と、
前記スペーサ内に発熱物質層を形成する段階とを備えることを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記発熱物質層を形成する段階は、
前記第２層間絶縁層の上に、前記ビアホールの前記スペーサの内側に充填されるＴｉＡｌＮ膜を形成する段階と、
前記第２層間絶縁層が露出されるように前記ＴｉＡｌＮ膜を平坦化する段階とを備えることを特徴とする請求項１４に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記ＴｉＡｌＮ膜は、原子層堆積法で形成されることを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記平坦化されたＴｉＡｌＮ膜の上部表面を酸化させる段階をさらに含むことを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記平坦化されたＴｉＡｌＮ膜の上部表面は、プラズマ酸化によって酸化されることを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記第８段階は、
前記第２層間絶縁層の上に、前記カルコゲナイド物質層を覆う第３層間絶縁層を形成する段階と、
前記第３層間絶縁層に、前記カルコゲナイド物質層を露出するビアホールを形成する段階と、
前記第３層間絶縁層の上に前記ビアホールを充填する金属配線を形成する段階とを備えることを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記第８段階は、
前記第２層間絶縁層の上に前記カルコゲナイド物質層を覆う第３層間絶縁層を形成する段階と、
前記第３層間絶縁層に、前記カルコゲナイド物質層を露出するビアホールを形成する段階と、
前記第３層間絶縁層の上に前記露出されたカルコゲナイド物質層を覆うＴｉＡｌＮ膜を蒸着する段階と、
前記ＴｉＡｌＮ膜の上部表面を酸化する段階と、
前記酸化されたＴｉＡｌＮ膜の上に、前記ビアホールを充填する金属配線を形成する段階とを備えることを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項２１】
前記ＴｉＡｌＮ膜の上部表面を酸化する段階は、プラズマ酸化によって行なうことを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子およびその製造方法に関し、より詳しくは貯蔵メモリノードである相変化物質を加熱する発熱体の構造が改善された半導体メモリ素子および製造方法に関する。
【背景技術】
【０００２】
一般的なＤＲＡＭメモリのキャパシタの代わりに、データ貯蔵部として相変化物質を使用するメモリ素子であるオボニック合成メモリ(ovonics  unified  memory：ＯＵＭ)がある。このＯＵＭは、カルコゲナイド物質の相変化によってその電気的抵抗特性が変わることを利用して情報を記録／再生する記憶素子である。カルコゲナイド物質は、書き換え可能なＣＤ，ＤＶＤ（ＣＤ−ＲＷ，ＤＶＤ−ＲＷ、ＤＶＤ−ＲＡＭ，ＤＶＤ＋ＲＷ）で使用されてきた物質である。カルコゲナイド物質が結晶質から非晶質に相変化すると、カルコゲナイド物質の抵抗は約１００倍に増加する。カルコゲナイド物質は、加熱温度および冷却時間によって相変化が異なる。これにより、結晶質である時は抵抗が低くて導電体になるが、非晶質になると抵抗が高くなって抵抗体に変わる。
【０００３】
図１は、特許文献１に開示されたＯＵＭの概略的断面図である。
図１に示すとおり、基板１００の上に、チップ部１１４を有する下部電極１０２が形成されており、下部電極１０２のチップ部１１４の上には、カルコゲナイド物質層１２８および上部電極１２２が積層されている。また、カルコゲナイド物質層１２８と下部電極１０２の間には、導電バリア層１２０が配置されて、カルコゲナイド物質層１２８と下部電極１０２の間の拡散を防止する。そして、上部電極１２２は、グリッド配線１２６に接続され、外部電源から電力を供給される。図１において、参照番号１１６および１２４は絶縁層を示す。
【０００４】
前記カルコゲナイド物質は、ゲルマニウム(Ｇｅ)−テルル(Ｔｅ)−アンチモン(Ｓｂ)の三相系より成る。このカルコゲナイド物質は、所定の電流が印加された状態で加えられる熱量により非晶質状態に変わった後、冷却時間に応じて抵抗が変化する。すなわち、カルコゲナイド物質は、非晶質状態で原子が徐冷されると結晶状態になって導電体になるが、急冷されると非晶質状態になって高い抵抗を示す。こうした抵抗の変化はバイナリコード（binary  code）を表現することができ、メモリの役割を果たすことができる。
【０００５】
従って、前記相変化をさせる過程を利用して、オボニック合成メモリの選択されたセルにバイナリコード“１”または“０”を記録できる。また、プログラマブル領域の抵抗値を読み取ることにより、記録されたバイナリコード“１”または“０”を読み取ることができる。
【０００６】
ＯＵＭは、読み取り回数による磨耗がなく、読み取りに必要な電圧も非常に低く、既存の設計環境に対する適応性も非常に高く、既存の設計環境に容易に統合することができる。また、ＯＵＭは、約１０億回程度書き込むことができるので、既存の大容量ストレージを代替することができると考えられる。
【０００７】
しかし、前記構造の従来のオボニック合成メモリでは、カルコゲナイド物質層１２８を非晶質に相変化させるためには６００℃以上に加熱しなければならず、このためには多くの電流を下部電極１０２に印加しなければならない、という問題があった。
【特許文献１】米国特許第６，２９４，４５２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の技術的課題は、カルコゲナイド物質層の下部に発熱体を配置し、少ない電流で前記発熱体を加熱して、カルコゲナイド物質の相変化を起こすことができる半導体メモリ素子およびその製造方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するために、本発明の半導体メモリ素子は、トランジスタおよびデータ貯蔵部を含む半導体メモリ素子において、前記トランジスタと前記データ貯蔵部の間に配置された発熱部と、前記データ貯蔵部に連結された金属配線とを備え、前記データ貯蔵部は、前記発熱部の発熱により相変化してデータを貯蔵するカルコゲナイド物質層を含むことを特徴とする。
前記カルコゲナイド物質層は、Ｔｅ−Ｇｅ−Ｓｂ三相系複合物質で形成されていることが望ましい。
【００１０】
前記発熱部は、
前記トランジスタと前記データ貯蔵部の間に介設された層間絶縁層を貫通して前記トランジスタの一部に連絡するビアホールと、前記ビアホールの内面に形成されたスペーサと、前記スペーサの内側に充填された発熱物質層とを備えることが望ましい。
【００１１】
前記スペーサの内側に充填された発熱物質層は、下部面積が上部面積より狭いことが望ましい。
前記発熱物質層は、ＴｉＡｌＮで形成されていることが望ましい。
【００１２】
前記発熱部と前記トランジスタとは導電性プラグで連結されていることが望ましい。
前記導電性プラグは、ポリシリコンまたはタングステンで形成されていることが望ましい。
前記導電性プラグは、低電気抵抗を有するタングステンで形成されていることが望ましい。
【００１３】
前記発熱部は、前記トランジスタと前記データ貯蔵部の間に介設された層間絶縁層を貫通して前記導電性プラグに連絡するビアホールと、前記ビアホールの内面に形成されたスペーサと、前記スペーサの内面を充填した発熱物質層とを備えることが望ましい。
前記発熱物質層はＴｉＡｌＮ層であることが望ましい。
【００１４】
前記発熱部の上部表面は酸化処理されていることが望ましい。
前記データ貯蔵部と前記金属配線の間にＴｉＡｌＮ膜がさらに形成され、前記ＴｉＡｌＮ膜の上部表面は酸化処理されていることが望ましい。
前記金属配線は、ＴｉＡｌＮまたはタングステンで形成されていることが望ましい。
【００１５】
前記技術的課題を達成するために本発明の半導体メモリ素子の製造方法は、基板にトランジスタを形成する第１段階と、前記基板の上に、前記トランジスタを覆う第１層間絶縁層を形成する第２段階と、前記第１層間絶縁層を貫通して前記トランジスタの所定領域を露出するコンタクトホールを形成する第３段階と、前記コンタクトホールの内側に導電性プラグを形成する第４段階と、前記第１層間絶縁層の上に第２層間絶縁層を形成する第５段階と、前記第２層間絶縁層の内部に発熱部を形成する第６段階と、前記発熱部の上部にカルコゲナイド物質層を形成する第７段階と、前記カルコゲナイド物質層の上部に金属配線を形成する第８段階とを備える。
【００１６】
前記第６段階は、前記第２層間絶縁層の内部に前記導電性プラグを露出するビアホールを形成する段階と、前記第２層間絶縁層の上に、前記ビアホールの内面を覆う絶縁膜を形成する段階と、前記第２層間絶縁層が露出されるまで前記絶縁膜を蝕刻して前記ビアホールの内部にスペーサを形成する段階と、前記スペーサ内に発熱物質層を形成する段階とを備えることが望ましい。
【００１７】
また、前記発熱物質層を形成する段階は、前記第２層間絶縁層の上に、前記ビアホールの前記スペーサの内側に充填されるＴｉＡｌＮ膜を形成する段階と、前記第２層間絶縁層が露出されるように前記ＴｉＡｌＮ膜を平坦化する段階とを備えることが望ましい。
【００１８】
前記ＴｉＡｌＮ膜は、原子層堆積法で形成されることが望ましい。
【００１９】
一方、前記平坦化されたＴｉＡｌＮ膜の上部表面を酸化させる段階をさらに含むことが望ましい。
【００２０】
前記平坦化されたＴｉＡｌＮ膜の上部表面は、プラズマ酸化によって酸化されることが望ましい。
【００２１】
前記第８段階は、前記第２層間絶縁層の上に、前記カルコゲナイド物質層を覆う第３層間絶縁層を形成する段階と、前記第３層間絶縁層に、前記カルコゲナイド物質層を露出するビアホールを形成する段階と、前記第３層間絶縁層の上に前記ビアホールを充填する金属配線を形成する段階とを備えることが望ましい。
【００２２】
前記第８段階は、前記第２層間絶縁層の上に前記カルコゲナイド物質層を覆う第３層間絶縁層を形成する段階と、前記第３層間絶縁層に、前記カルコゲナイド物質層を露出するビアホールを形成する段階と、前記第３層間絶縁層の上に前記露出されたカルコゲナイド物質層を覆うＴｉＡｌＮ膜を蒸着する段階と、前記ＴｉＡｌＮ膜の上部表面を酸化する段階と、前記酸化されたＴｉＡｌＮ膜の上に、前記ビアホールを充填する金属配線を形成する段階とを備えることが望ましい。
【発明の効果】
【００２３】
本発明に係る半導体メモリ素子は、カルコゲナイド物質層の下部に発熱物質層を配置し、発熱物質層の表面をプラズマ酸化させて抵抗値を高めることにより、少ない電流量でカルコゲナイド物質層に所要の熱量を伝達できる。従って、半導体メモリ素子に使用される電流の量が低減される長所がある。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面に基づき、本発明の望ましい実施形態による半導体メモリ素子およびその製造方法を詳細に説明する。なお、図面に示された層や領域の厚さは明細書の明確性のために誇張して示した。
【００２５】
図２は、本発明の第１実施形態による半導体メモリ素子の断面図である。
図２に示す半導体メモリ素子は、スイッチング用のトランジスタ２０と、データ貯蔵部と、前記データ貯蔵部を加熱する発熱部３０とを備える。トランジスタ２０は、例えば、ｐ型シリコンより成る基板１０の表面に間隔を置いて形成されたｎ+層より成るソース領域１１およびドレーン領域１２を備える。ソース領域１１およびドレーン領域１２の間の基板１０の上には、ゲート絶縁膜２１およびゲート電極２２が形成されている。
【００２６】
データ貯蔵部は、カルコゲナイド物質層４０より成り、このカルコゲナイド物質層４０の上部には、外部信号を伝達する金属配線５０が形成されている。前記カルコゲナイド物質層４０は、Ｔｅ−Ｇｅ−Ｓｂの三相系の金属で形成される。
【００２７】
前記カルコゲナイド物質層４０の下部には、本発明の特徴である発熱部３０が形成されている。そして、この発熱部３０およびトランジスタ２０は、導電性プラグ２４により連結されている。この導電性プラグ２４は、基板１０の上にトランジスタ２０を覆って形成された第１層間絶縁層２３を貫通して設けられたコンタクトホール２３ａの内部に形成される。前記導電性プラグ２４は、前記ソース領域１１から前記発熱部３０に電流を通電させるため、電気抵抗が低いタングステンで形成されることが望ましい。
【００２８】
前記発熱部３０は、第１層間絶縁層２３の上部に積層された第２層間絶縁層３２に形成されたビアホール３２ａ内に設けられる。前記ビアホール３２ａの内面にはスペーサ３４が形成され、このスペーサ３４は、下部面積が広く、上部面積が狭いことが望ましい。このスペーサ３４の内側には、発熱物質層３６、例えば、チタンアルミニウムナイトライド(ＴｉＡｌＮ)層が形成される。この発熱物質層３６の下部面積は、上部面積より狭いことが望ましい。前記発熱物質層３６の上面は、プラズマ酸化によって酸化され、さらに所定の酸化膜３８が形成されて高抵抗を有することが望ましく、下部は導電性が良好なことが望ましい。
【００２９】
前記金属配線５０は、第２層間絶縁層３２の上に形成された第３層間絶縁層４２を貫通するビアホール４２ａを通じてカルコゲナイド物質層４０と連絡されている。
【００３０】
一方、参照番号３１はＳｉＮ膜を示し、このＳｉＮ膜３１は、第２層間絶縁層３２であるＳｉＯ2層を湿式エッチングしてビアホール３２ａを形成する時に蝕刻阻止層の役割を果たす。
【００３１】
図３は、原子層堆積(ＡＬＤ：atomic  layer  deposition)法で発熱物質層３６であるＴｉＡｌＮ層を形成する場合に、蒸着温度および酸化処理と、形成されるＴｉＡｌＮ金属の抵抗値との関係を示すグラフである。
図３に示すとおり、Ｔｉ前駆体であるＴｉＣｌ4と、Ａｌ前駆体であるＡｌ（ＣＨ3）3とを反応させるとき、蒸着温度によって前駆体の間の反応速度が変化し、生成するＴｉＡｌの質量組成（Ｔｉ／（Ｔｉ＋Ａｌ））が変化することが分かる。次に、ＮＨ3を吸着させて窒化させることによって、ＴｉＡｌＮ層が形成される。また、図３より、生成するＴｉＡｌＮ層の組成が変わることにより、ＴｉＡｌＮ層の抵抗値が変わることが分かる。一方、ＴｉＡｌＮ層の表面がプラズマ酸化されることにより、抵抗値が約１００倍程度に急激に上昇することが分かる。図３において、「ＡＳ−ＤＥＰ」を付した線は、プラズマ酸化前のＴｉＡｌＮを示し、「酸化後」を付した線は、プラズマ酸化後のＴｉＡｌＮを示す。
【００３２】
前記構造のメモリセルの動作について図面を参照して詳細に説明する。
トランジスタ２０のゲート電極２２に電圧が印加されると、例えば、トランジスタ２０のスイッチがＯＮになって、ソース領域１１とドレーン領域１２との間に電流が流れる。これにより、導電性プラグ２４および発熱物質層３６を通じてカルコゲナイド物質層４０に電流が流れる。この際、発熱物質層３６の下部には電流密度が高くなって予熱が容易になり、発熱物質層３６の上部の発熱量が多くなるため、発熱物質層３６は、カルコゲナイド物質層４０に多量の熱を伝達することができる。このとき、発熱物質層３６の発熱量に応じて、カルコゲナイド物質層４０が結晶化状態または非晶質状態になる。すなわち、トランジスタ２０をＯＮする時間を長くすればカルコゲナイド物質層４０は結晶質になり、これにより導電性物質となる。これに対して、トランジスタをＯＮする時間を短くすればカルコゲナイド物質層４０は非晶質になって電気抵抗性物質となる。
【００３３】
従って、前記相変化の過程を利用して、トランジスタ２０および金属配線５０を含むメモリセルを選択して、データ“１”または“０”を記録できる。また、前記カルコゲナイド物質層４０の抵抗を読み取ることによって、記録されたデータ“１”または“０”を読み取ることができる。
【００３４】
図４は本発明に係る半導体メモリ素子の変形例であり、前記実施形態と同一の構成要素には同一の参照番号を使用し、詳細な説明は省略する。
【００３５】
図４に示すとおり、第３層間絶縁層４２の上に、ビアホール４２ａを覆うＴｉＡｌＮ膜５１が形成されている。このＴｉＡｌＮ膜５１の表面はプラズマ酸化によって酸化されて、前記カルコゲナイド物質層４０から金属配線５０への熱の伝導が防止される。
【００３６】
図５Ａ乃至図５Ｉは、図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
先ず、半導体の分野で公知の方法を利用して基板１０にトランジスタ２０を形成する。次いで、基板１０の上に第１層間絶縁層２３を形成する。この第１層間絶縁層２３を選択的に蝕刻して、トランジスタ２０のソース領域１１を露出するコンタクトホール２３ａを形成する。次に、このコンタクトホール２３ａに導電性プラグ２４を充填して、導電性プラグ２４をソース領域１１に接続させる(図５Ａ参照)。ここで、導電性プラグ２４はポリシリコンまたはタングステンで形成され、望ましくは抵抗が低いタングステンで形成される。
【００３７】
次いで、第１層間絶縁層２３の上に、前記導電性プラグ２４を覆うＳｉＮからなる絶縁膜３１、および第２層間絶縁層３２の順に積層する。前記絶縁膜３１および第２層間絶縁層３２を選択的に乾式蝕刻することによって、前記導電性プラグ２４を露出させるビアホール３２ａが形成される(図５Ｂ参照)。
【００３８】
次いで、前記第２層間絶縁層３２の上に、前記ビアホール３２ａの内面を覆う絶縁膜３３、例えば、ＳｉＮ膜を形成する(図５Ｃ参照)。
【００３９】
次に、絶縁膜３３の上方から、前記第２層間絶縁層３２が露出されるまで、前記絶縁膜３３をイオンエッチングする。イオンエッチングによって、ビアホールの内面には、絶縁膜３３が図５Ｄに示されたように蝕刻されて、下部の面積が広く、上部の面積が狭いスペーサ３４が形成される。
【００４０】
次いで、前記第２層間絶縁層３２の上に、ＡＬＤ法でＴｉＡｌＮ膜３５を積層して、前記ビアホール３２ａのスペーサ３４の内側にＴｉＡｌＮを充填する(図５Ｅ参照)。ここで、ＴｉＡｌＮ膜３５をＡＬＤ法で蒸着して積層し、蒸着温度を調整することにより生成するＴｉＡｌＮの組成を制御できる。これにより図３に示されたように抵抗値を調節できる。
【００４１】
次いで、前記第２層間絶縁層３２が露出されるように、前記ＴｉＡｌＮ膜３５を化学的機械的研磨(chemical  mechanical  polishing：ＣＭＰ)で平坦化して発熱物質層３６を形成する。そして、発熱物質層３６の表面をプラズマ酸化によって酸化することによって、表面に酸化膜３８を形成する(図５Ｆ参照)。この酸化膜３８が形成された発熱物質層３６の抵抗は、図３で説明したように急激に大きくなり、同一の電流が流れても発熱量が高くなる。
【００４２】
次いで、第２層間絶縁層３２および発熱物質層３６の上に、Ｔｅ−Ｇｅ−Ｓｂ三相系の金属をスパッタリングしてカルコゲナイド薄膜を形成した後、このカルコゲナイド薄膜をパターニングして前記発熱物質層３６の上にカルコゲナイド物質層４０を形成する(図５Ｇ参照)。
【００４３】
次いで、第２層間絶縁層３２の上に、前記カルコゲナイド物質層４０を覆う第３層間絶縁層４２を形成した後、前記カルコゲナイド物質層４０が露出されるように、前記第３層間絶縁層４２にビアホール４２ａを形成する(図５Ｇ参照)。
【００４４】
次いで、図５Ｈに示すように、前記第３層間絶縁層４２の上に、前記ビアホール４２ａを覆うＴｉＡｌＮ膜５１をＡＬＤ法で蒸着する。次いで、前記ＴｉＡｌＮ膜５１の表面をプラズマ酸化によって酸化する。このように酸化されたＴｉＡｌＮ膜５１は、前記カルコゲナイド物質層４０から後述する金属配線５０への伝熱を防止する役割を有する。
【００４５】
次いで、図５Ｉに示すように、前記酸化されたＴｉＡｌＮ膜５１の上に、ＴｉＡｌＮまたはタングステンからなる金属配線５０を形成する。前記金属配線５０は、グリッド形態に形成され、外部信号を選択されたメモリセルのデータ貯蔵部であるカルコゲナイド物質層４０に伝達する。
【００４６】
以上、図面に示す実施形態を参照して本発明を説明しが、前記の実施形態は例示的なものに過ぎず、本発明の技術分野の当業者であれば、前記実施形態より多様な変形および均等な実施形態が可能であることは容易に理解できる。従って、本発明の真の技術的保護範囲は特許請求の範囲に基づいて決められなければならない。
【産業上の利用可能性】
【００４７】
本発明の半導体メモリ素子およびその製造方法は、例えば、半導体メモリ分野に効果的に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】特許文献１に開示されたオボニック合成メモリの概略的断面図である。
【図２】本発明の第１実施形態による半導体メモリ素子の断面図である。
【図３】ＡＬＤ法で形成したＴｉＡｌＮ層について、温度および酸化処理に応じて変化するＴｉＡｌＮ金属の抵抗値を示すグラフである。
【図４】本発明の第２実施形態による半導体メモリ素子の断面図である。
【図５Ａ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【図５Ｂ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【図５Ｃ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【図５Ｄ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【図５Ｅ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【図５Ｆ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【図５Ｇ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【図５Ｈ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【図５Ｉ】図４に示す半導体メモリ素子を製造する工程を説明する断面図である。
【符号の説明】
【００４９】
１０      基板
１１      ソース領域
１２      ドレーン領域
２０      トランジスタ
２１      ゲート絶縁膜
２２      ゲート電極
２３      第１層間絶縁層
２３ａ    コンタクトホール
２４      導電性プラグ
３０      発熱部
３１      ＳｉＮ膜
３２      第２層間絶縁層
３２ａ    ビアホール
３４      スペーサ
３６      発熱物質層
３８      酸化膜
４０      カルコゲナイド物質層
４２      第３層間絶縁層
４２ａ    ビアホール
５０      金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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