(57)【要約】【課題】ＬＳＩの試験を高速且つ容易に行うことのできる半導体試験装置を提供すること。【解決手段】半導体試験装置１１の試験ボード１２には、ＬＳＩ１３（被試験デバイス）の各電源ピン１５ａ，１５ｂに対して電源装置１４（試験ユニット）からの電源を供給する各配線Ｌ１，Ｌ２毎に電流計測手段１６ａ，１６ｂが設けられる。各電流計測手段１６ａ，１６ｂは、各電源ピン１５ａ，１５ｂに流れる電流を個々に計測し、該計測結果に基づいて電源装置１４は、各電源ピン１５ａ，１５ｂがＬＳＩ１３のチップ内電源配線と正しく接続されているか否かを判断する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に計測する電流計測手段を備えることを特徴とする半導体試験装置。
【請求項２】
前記電流計測手段は、
前記電源ピンに流れる電流を検出する電流検出部と、
前記電流検出部により検出される電流を計測するアンプ部と
を備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に検出する電流検出部を備えることを特徴とする半導体試験装置。
【請求項４】
前記試験ユニットは、前記試験ボードにて複数の電流検出部により検出される電流を個々に計測するアンプ部を備えることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記電流検出部を抵抗素子により構成したことを特徴とする請求項２乃至４の何れか一項記載の半導体試験装置。
【請求項６】
前記電流検出部を誘電コイルにより構成したことを特徴とする請求項２乃至４の何れか一項記載の半導体試験装置。
【請求項７】
前記電流検出部を磁気抵抗素子により構成したことを特徴とする請求項２乃至４の何れか一項記載の半導体試験装置。
【請求項８】
前記被試験デバイスの複数の電源ピンに対して行う検査に、１つの試験ユニットを共用することを特徴とする請求項１乃至７の何れか一項記載の半導体試験装置。
【請求項９】
試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流計測手段により個々に計測し、該計測結果を前記試験ユニットに出力して前記各電源ピンに流れる電流の有無を検査することを特徴とする半導体試験方法。
【請求項１０】
試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流検出部により個々に検出し、該検出結果を前記試験ユニットに出力して前記各電源ピンに流れる電流を計測し、該電流の有無を検査することを特徴とする半導体試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の測定試験を行うための半導体試験装置及び半導体試験方法に関するものである。
【０００２】
近年、半導体装置（ＬＳＩ）は、システムＬＳＩなどの大規模集積化の要求に伴い、多ピン化が進んでいる。一般に、こうしたＬＳＩには、外部からの電源供給を正確且つ安定的に行うため、同一機能の電源ピンが複数備えられている。ＬＳＩの試験では、複数の電源ピンに対して個々の配線が正しく接続されているか否かを検査する必要があるが、その試験を高速且つ容易に行うことが要求されている。
【０００３】
【従来の技術】
図６は、ＬＳＩの内部構造の一例を示す概略図である。
ＬＳＩ６１は、例えばリードフレーム等の基板６２上にチップ６３を搭載して作成される。基板６２には、チップ６３の縁辺（４辺）に配置される多数のパッド６４に対応して複数の端子（リード）６５が形成され、各端子６５はそれぞれ対応するチップ６３上のパッド６４とワイヤ６６により配線される。
【０００４】
通常、こうしたＬＳＩ６１において、チップ６３内の電源配線（以下、チップ内電源配線）６７は、該チップ６３上の各パッド６４のうち複数（図では例えば４つ）のパッド６４ａ〜６４ｄと接続され、それらに対応する各端子６５ａ〜６５ｄは、外部からの電源電圧を供給するための電源ピンとして設定される。
【０００５】
従来、このようなＬＳＩ６１に対して各種の試験を行うための半導体試験装置として例えば以下の構成がある。
図７は、第１の従来例を示す半導体試験装置の概略構成図である。
【０００６】
この試験装置７１は、試験ボード７２上に搭載されるＬＳＩ７３（被試験デバイス）の複数（図では例えば２つ）の電源ピン７４ａ，７４ｂに対応して、電流測定機能を有する試験ユニットとしての電源装置７５ａ，７５ｂをそれぞれ備える。尚、電流測定機能を有する試験ユニットとしては、例えば特許文献１及び特許文献２に示す構成がある。
【０００７】
この構成では、各電源ピン７４ａ，７４ｂに流れる電流をそれぞれ対応する各電源装置７５ａ，７５ｂ内部の電流計（図示略）にて個々に計測し、各々の絶対値が０Ａよりも大きいか否か（つまり電流が流れているかどうか）を判断する。これにより、試験装置７１は、各電源ピン７４ａ，７４ｂがＬＳＩ７３のチップ内電源配線に対して正しく接続されているかどうかを検査する。
【０００８】
図８は、第２の従来例を示す半導体試験装置の概略構成図である。
この試験装置８１は、試験ボード８２上に搭載されるＬＳＩ８３（被試験デバイス）の複数（図では例えば２つ）の電源ピン８４ａ，８４ｂに対して、前記電流測定機能を有する試験ユニットとしての電源装置８５を１つ備えている。各電源ピン８４ａ，８４ｂと電源装置８５との間において、試験ボード８２には、切り替え用のリレー８６ａ，８６ｂがそれぞれ設けられている。
【０００９】
このような構成では、個々のリレー８６ａ，８６ｂを順次切り替えて、前記と同様、各電源ピン８４ａ，８４ｂに流れる電流を電源装置８５内部の電流計（図示略）にて計測し、各々の絶対値が０Ａよりも大きいか否かを判断する。これにより、試験装置８１は、各電源ピン８４ａ，８４ｂがＬＳＩ８３のチップ内電源配線に対して正しく接続されているかどうかを検査する。
【００１０】
【特許文献１】
特開２００１−３２４５５２号公報
【特許文献２】
特開２００２−２１４２８０号公報
【００１１】
【発明が解決しようとする課題】
ところで、上記のような従来技術では、以下のような問題があった。
第１の従来例では、試験装置７１内の電源装置７５ａ，７５ｂは電源ピン７４ａ，７４ｂにそれぞれ対応して設けられるため、電源ピンの数が増加すると、それに応じて電源装置の数も増加させる必要がある。このため、試験装置が大型化するとともに装置コストが上昇するという問題があった。また、この試験方法では、各電源装置７５ａ，７５ｂの個体差によって、電流測定結果に誤差が生じるため、精度の高い試験を行うことができなかった。
【００１２】
第２の従来例では、リレー８６ａ，８６ｂを切り替える毎に、ＬＳＩ８３への電源電圧の供給を遮断（ＬＳＩ８３の内部状態を初期化する）してパワーオンシーケンスをその都度繰り返す必要がある。このため、多数の電源ピンが設けられている場合には、試験効率が低下し、試験時間が長くなるという問題があった。
【００１３】
本発明は、上記問題点を解決するためになされたものであって、その目的は、ＬＳＩの試験を高速且つ容易に行うことのできる半導体試験装置及び半導体試験方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１，８，９に記載の発明によれば、試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源が供給されると、前記試験ボードに備えられる電流計測手段によって各電源ピンに流れる電流が個々に計測される。試験ユニットは、各電流計測手段から出力される計測結果を基に各電源ピンに流れる電流の有無を検査し、各電源ピンがＬＳＩ（被試験デバイス）のチップ内電源配線と正しく接続されているか否かを判断する。その結果、この試験装置では、ＬＳＩが有する全ての電源ピンについての検査を１つの試験ユニットで同時に行うことができるため、１回のパワーオンシーケンスで試験を行うことができる。従って、高速且つ容易に試験を行うことができる。
【００１５】
請求項２に記載の発明によれば、前記電流計測手段は、前記電源ピンに流れる電流を検出する電流検出部と、前記電流検出部にて検出する電流を計測するアンプ部とを備えている。その結果、試験対象とするＬＳＩの電源ピンの数に依らずに、前記試験ユニットを１つとすることができる。
【００１６】
請求項３，１０に記載の発明によれば、被試験デバイスの複数の電源ピンに試験ユニットから電源が供給されると、試験ボードに備えられる電流検出部によって各電源ピンに流れる電流が個々に検出される。試験ユニットは、各電流検出部での検出結果を基に各電源ピンに流れる電流の有無を検査する。その結果、この試験装置では、ＬＳＩが有する全ての電源ピンについての検査を１つの試験ユニットで同時に行うことができるため、１回のパワーオンシーケンスで試験を行うことができる。従って、高速且つ容易に試験を行うことができる。
【００１７】
請求項４に記載の発明によれば、前記試験ボードにて複数の電流検出部により検出される電流は、前記試験ユニットに備えられるアンプ部によって個々に計測される。この構成では、試験ボードの構成を簡易化することができる。
【００１８】
請求項５に記載の発明によれば、前記電流検出部を抵抗素子によって構成することで、極めて簡易な構成とすることができる。
請求項６に記載の発明によれば、前記電流検出部は誘電コイルにより構成される。この構成では、電流計測手段の構成を簡易化することができる。
【００１９】
請求項７に記載の発明によれば、前記電流検出部は磁気抵抗素子により構成される。この構成では、電流検出感度を高めることができるため、試験をより高精度に行うことができる。
【００２０】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１及び図２に従って説明する。
【００２１】
図１は、本実施形態の半導体試験装置を示す概略構成図である。
半導体試験装置１１には、試験ボード１２と、該ボード１２上に搭載される被試験デバイスとしての半導体集積回路装置（以下、ＬＳＩ）１３に電源（電源電圧）を供給して試験を実施する試験ユニットとしての電源装置１４とが備えられる。
【００２２】
ＬＳＩ１３には、複数（本実施形態では例えば２つ）の電源ピン１５ａ，１５ｂが備えられ、各電源ピン１５ａ，１５ｂには電源装置１４から所定の電源電圧がそれぞれ供給されるようになっている。
【００２３】
各電源ピン１５ａ，１５ｂと電源装置１４とを接続する各配線Ｌ１，Ｌ２において、前記試験ボード１２上には、該電源装置１４から各電源ピン１５ａ，１５ｂに流れる電源電流を計測する電流計測手段１６ａ，１６ｂがそれぞれ設けられている。
【００２４】
各電流計測手段１６ａ，１６ｂは、後述するように電流検出部とアンプ部とからなり、アンプ部は電流検出部による電流検出に基づいて電流を計測し、該計測結果を電源装置１４に出力する。
【００２５】
電源装置１４は、各電流計測手段１６ａ，１６ｂから出力される電流計測結果に基づいて、図示しない判定回路により各電源ピン１５ａ，１５ｂに電流が流れているかどうかを判断する。これにより、個々の電源ピン１５ａ，１５ｂがＬＳＩ１３のチップ内電源配線（図６参照）に対して正しく接続されているかどうかが検査される。
【００２６】
以下、本実施形態の電流計測手段１６ａ，１６ｂの具体的構成について説明する。尚、電流計測手段１６ａ，１６ｂはそれぞれ同様な構成である。
図２に示すように、電流計測手段１６ａは、電流検出部としての抵抗素子２１と、その抵抗素子２１の両端の電圧に基づいて該抵抗素子２１を流れる電流を計測するアンプ部としての第１〜第３アンプ２２〜２４とからなる。
【００２７】
抵抗素子２１は、電源装置１４と電源ピン１５ａとを接続する配線Ｌ１に対して挿入される。第１アンプ２２は、抵抗素子２１の電源装置１４側の電圧を検出し、第２アンプ２３は、抵抗素子２１の負荷側（電源ピン１５ａ側）の電圧を検出する。そして、第３アンプ２４は、第１及び第２アンプ２２，２３からの各検出電圧に基づいて抵抗素子２１（すなわち電源ピン１５ａ）に流れる電流を計測する。
【００２８】
ちなみに、抵抗素子２１の抵抗値は、電圧損失（抵抗素子２１での電圧降下に伴う電源電圧低下）と電流検出精度との兼ね合いから、電圧損失が小さく且つ低電流を正確に測定することのできる低抵抗値に設定される。
【００２９】
次に、上記のように構成される半導体試験装置１１の作用について説明する。
ＬＳＩ１３（被試験デバイス）の各電源ピン１５ａ，１５ｂに対して電源装置１４から電源が供給されると、試験ボード１２上に組み込まれた各電流計測手段１６ａ，１６ｂによって、個々の電源ピン１５ａ，１５ｂに流れる電流がそれぞれ計測される。
【００３０】
電源装置１４は、各電流計測手段１６ａ，１６ｂにて計測される計測結果に基づいて各電源ピン１５ａ，１５ｂに流れる電流の有無を判断し、それによって、個々の電源ピン１５ａ，１５ｂがＬＳＩ１３のチップ内電源配線に対して正しく接続されているかどうかを検査する。すなわち、この場合、各電源ピン１５ａ，１５ｂに電流が流れていれば、正しく配線が行われていると判断される。
【００３１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＬＳＩ１３（被試験デバイス）の各電源ピン１５ａ，１５ｂに流れる電流は、試験ボード１２が備える各電流計測手段１６ａ，１６ｂによって個々に計測される。そして、電源装置１４（試験ユニット）は、各電流計測手段１６ａ，１６ｂから出力される計測結果に基づいて各電源ピン１５ａ，１５ｂがＬＳＩ１３のチップ内電源配線と正しく接続されているか否かを判断する。これにより、ＬＳＩ１３が有する全ての電源ピン１５ａ，１５ｂについての検査を１つの電源装置１４で同時に行うことができる。換言すれば、１回のパワーオンシーケンスで個々の電源ピン１５ａ，１５ｂについての検査を並列して行うことができる。従って、試験を高速且つ容易に行うことが可能である。
【００３２】
（２）全ての電源ピン１５ａ，１５ｂについての検査を１つの電源装置１４から供給する電源に基づいて行うため、精度の高い試験を行うことが可能である。すなわち、複数の電源装置を必要としないため、従来のように各電源装置の個体差に起因する試験精度の低下を招くこともない。
【００３３】
（３）全ての電源ピン１５ａ，１５ｂについての検査を１つの電源装置１４で行うことができるため、試験対象とするＬＳＩが多数の電源ピンを有している場合であっても、試験装置１１の大型化及び装置コストの上昇を抑制することができる。
【００３４】
（４）本実施形態の半導体試験装置１１では、近年の多ピン化するＬＳＩについて、精度の高い検査を高速且つ容易に実施することができるため、配線についての歩留まりの向上に貢献することができる。
【００３５】
（５）本実施形態の半導体試験装置１１は、多ピン化が要求されるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ  ）パッケージ等のＬＳＩの試験を行う際に、特に有用な装置とすることができる。
【００３６】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図３に従って説明する。
本実施形態の半導体試験装置は、第一実施形態と同様な構成（図１参照）であり、前記試験ボード１２に設ける各電流計測手段１６ａ，１６ｂの他の構成例について示すものである。尚、前記と同様、電流計測手段１６ａ，１６ｂはそれぞれ同様な構成である。
【００３７】
図３に示すように、本実施形態の電流計測手段１６ａは、誘電コイル３１（電流検出部）と、該誘電コイル３１に発生する誘導起電力に基づいて電源電流を計測するアンプ３２（アンプ部）とからなる。
【００３８】
誘電コイル３１は、前記電源装置１４と電源ピン１５ａとを接続する配線Ｌ１が中心に挿通される空芯コイルであって、アンプ３２は、配線Ｌ１に電流が流れる場合に生じる磁束の変化によって誘電コイル３１に発生する起電力を検出することで電流を計測する。この構成では、上記第一実施形態と同様な効果を奏するとともに、電流計測手段１６ａ，１６ｂの構成を簡易化することができる。
【００３９】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図４に従って説明する。
本実施形態の半導体試験装置は、第一実施形態と同様な構成（図１参照）であり、前記試験ボード１２に設ける各電流計測手段１６ａ，１６ｂの他の構成例について示すものである。尚、前記と同様、電流計測手段１６ａ，１６ｂはそれぞれ同様な構成である。
【００４０】
図４に示すように、本実施形態の電流計測手段１６ａは、磁気抵抗素子としてのＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）  センサ４１（電流検出部）と、該ＧＭＲセンサ４１に発生する電圧を検出して電源電流を計測する第１〜第３アンプ４２〜４４（アンプ部）とからなる。
【００４１】
ＧＭＲセンサ４１には、ＬＳＩ１３（被試験デバイス）に供給される電源装置１４からの電源電圧Ｖｃｃが供給される。このＧＭＲセンサ４１は、電源装置１４と電源ピン１５ａとを接続する配線Ｌ１に隣接して設けられ、その配線Ｌ１に電流が流れる場合に生じる磁束の変化を内部のセンス抵抗（図示略）により検出して、それに対応する電圧を発生させる。
【００４２】
第１〜第３アンプ４２〜４４は、第一実施形態で用いられる第１〜第３アンプ２２〜２４（図２参照）と同様に構成され、前記ＧＭＲセンサ４１に発生する電圧を検出することによって電源ピン１５ａに流れる電流を計測する。
【００４３】
この構成では、上記第一実施形態と同様な効果を奏するとともに、ＧＭＲセンサ４１を用いたことで電流検出感度を高められるため、試験をより高精度に行うことができる。
【００４４】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図５に従って説明する。
尚、本実施形態は、上述した各実施形態における各電流計測手段１６ａ，１６ｂの電流検出部とアンプ部とを分離し、電流検出部を試験ボード上に搭載し、アンプ部を試験ユニットに搭載した実施例を示すものである。従って、上記各実施形態と同様な構成部分については同一符号を付して説明する。
【００４５】
図５に示すように、本実施形態の半導体試験装置５１は、試験ボード５２と試験ユニット５３とをインターフェイス５４を介して接続して構成されている。
試験ボード５２には、それに搭載される前記ＬＳＩ１３（被試験デバイス）の各電源ピン１５ａ，１５ｂに対応して、各電流計測手段１６ａ，１６ｂをそれぞれ構成する電流検出部５５ａ，５５ｂが設けられている。尚、各電流検出部５５ａ，５５ｂの構成としては、上述した各実施形態における抵抗素子２１，誘電コイル３１及びＧＭＲセンサ４１のうちの何れの構成であってもよい。
【００４６】
試験ユニット５３は、前記電源装置１４と、各電流計測手段１６ａ，１６ｂをそれぞれ構成するアンプ部５６ａ，５６ｂとを備えている。尚、各アンプ部５６ａ，５６ｂの構成は、前記電流検出部５５ａ，５５ｂの構成に応じて適宜設計される（図２〜図４参照）。この構成では、上記各実施形態と同様な効果を奏するとともに、試験ボード５２の構成を簡略化することができる。
【００４７】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態では、ＬＳＩ１３が２つの電源ピン１５ａ，１５ｂを有する場合について説明したが、勿論、ＬＳＩが３つ以上の電源ピンを有する場合であっても適用することはできる。
【００４８】
・前記電流計測手段１６ａ，１６ｂを構成する電流検出部の構成としては、各実施形態で述べた構成（抵抗素子２１，誘電コイル３１，ＧＭＲセンサ４１）に限らず、その他の構成であってもよい。
【００４９】
・第三実施形態の電流検出部を構成する磁気抵抗素子としては、ＧＭＲセンサ４１のみに限定されず、ＭＲセンサやトンネル接合型のＴＭＲセンサ等、その他の磁気抵抗素子としてもよい。
【００５０】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１）  被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に計測する電流計測手段を備えることを特徴とする半導体試験装置。
（付記２）  前記電流計測手段は、
前記電源ピンに流れる電流を検出する電流検出部と、
前記電流検出部により検出される電流を計測するアンプ部と
を備えることを特徴とする付記１記載の半導体試験装置。
（付記３）  被試験デバイスを搭載する試験ボードと、
前記被試験デバイスが有する複数の電源ピンに電源を供給し、各電源ピンに流れる電流を検査する試験ユニットとを備える半導体試験装置であって、
前記試験ボードは、
前記各電源ピンに前記試験ユニットからの電源を供給する配線毎に、前記各電源ピンに流れる電流を個々に検出する電流検出部を備えることを特徴とする半導体試験装置。
（付記４）  前記試験ユニットは、前記試験ボードにて複数の電流検出部により検出される電流を個々に計測するアンプ部を備えることを特徴とする付記３記載の半導体試験装置。
（付記５）  前記電流検出部を抵抗素子により構成したことを特徴とする付記２乃至４の何れか一記載の半導体試験装置。
（付記６）  前記電流検出部を誘電コイルにより構成したことを特徴とする付記２乃至４の何れか一記載の半導体試験装置。
（付記７）  前記電流検出部を磁気抵抗素子により構成したことを特徴とする付記２乃至４の何れか一記載の半導体試験装置。
（付記８）  前記被試験デバイスの複数の電源ピンに対して行う検査に、１つの試験ユニットを共用することを特徴とする付記１乃至７の何れか一記載の半導体試験装置。
（付記９）  試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流計測手段により個々に計測し、該計測結果を前記試験ユニットに出力して前記各電源ピンに流れる電流の有無を検査することを特徴とする半導体試験方法。
（付記１０）  試験ボードに搭載した被試験デバイスの複数の電源ピンに試験ユニットから電源を供給し、各電源ピンに流れる電流を検査する半導体試験方法であって、
前記各電源ピンに流れる電流を前記試験ボードに含む複数の電流検出部により個々に検出し、該検出結果を前記試験ユニットに出力して前記各電源ピンに流れる電流を計測し、該電流の有無を検査することを特徴とする半導体試験方法。
（付記１１）  前記被試験デバイスの複数の電源ピンに対して１つの試験ユニットから同時に電源を供給して検査を行うことを特徴とする付記１０又は１１記載の半導体試験装置。
【００５１】
【発明の効果】
以上詳述したように、本発明によれば、ＬＳＩの試験を高速且つ容易に行うことのできる半導体試験装置及び半導体試験方法を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態を示す半導体試験装置の概略構成図である。
【図２】第一実施形態の電流計測手段の構成を示す回路図である。
【図３】第二実施形態の電流計測手段の構成を示す回路図である。
【図４】第三実施形態の電流計測手段の構成を示す回路図である。
【図５】第四実施形態を示す半導体試験装置の概略構成図である。
【図６】ＬＳＩの内部構造の一例を示す概略図である。
【図７】第１の従来例を示す半導体試験装置の概略構成図である。
【図８】第２の従来例を示す半導体試験装置の概略構成図である。
【符号の説明】
１２  試験ボード
１３  被試験デバイスとしての半導体集積回路装置（ＬＳＩ）
１４，５３  試験ユニット
１５ａ，１５ｂ  複数の電源ピン
１６ａ，１６ｂ  電流計測手段
２１  電流検出部としての抵抗素子
３１  電流検出部としての誘電コイル
４１  電流検出部としてのＧＭＲセンサ
５５ａ，５５ｂ  電流検出部
２２〜２４，３２，４２〜４４，５６ａ，５６ｂ  アンプ部
【図１】
2004184328.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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