(57)【要約】【課題】チップ中央部の電圧降下を回避することのできる半導体集積回路装置を実現する。【解決手段】チップ中央部に容量セル６５を配置するとともに、容量セル６５を配置した領域以外のチップ上に論理セル３１を配置し、容量セル６５を配線８１で電源配線４１，４２に接続する。従来電圧降下の発生しやすかったチップ中央部には論理セル３１を配置せずに、容量セル６５を設けることにより、チップ中央部の電圧降下を回避し、チップ上の電圧降下を防止することが可能になる。また、チップ中央部の容量セル６５からも電圧供給が可能になるため、チップ上の電圧のばらつきも小さくなり、設計マージンをより小さくすることが可能になる。【選択図】　　　　図８
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【特許請求の範囲】
【請求項１】
チップ上に論理セルを複数配置し、電源配線を前記論理セルに接続した半導体集積回路装置であって、
前記チップ中央部に容量セルを配置するとともに、前記容量セルを配置した領域以外の前記チップ上に前記論理セルを配置し、前記容量セルを前記電源配線に接続する配線を設けたことを特徴とする半導体集積回路装置。
【請求項２】
チップ上の複数の論理セルは論理セル列が複数並んだ状態に配置され、容量セルは前記論理セル列の複数の列にまたがる領域と対応する前記チップ中央部の領域に配置されたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
チップ上に論理セルを複数配置し、電源配線を前記論理セルに接続する第１の処理過程と、
前記チップ中央部に容量セルを配置するとともに、前記容量セルを配置した領域以外の前記チップ上に前記論理セルを配置しなおす第２の処理過程と、
前記容量セルを前記電源配線に接続する配線を施す第３の処理過程とを含む半導体集積回路装置の設計方法。
【請求項４】
第１の処理過程と第２の処理過程との間に、前記第１の処理過程の後のチップ上の電圧分布を見積もり、その見積もり結果から前記チップ中央部の電圧降下量を算出し、この算出した電圧降下量を補償できるように前記第２の処理過程で配置する容量セルの大きさを決定する処理過程を有することを特徴とする請求項３記載の半導体集積回路装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップ上に複数の論理セルが配置された半導体集積回路装置およびその設計方法に関する。
【０００２】
【従来の技術】
近年、微細化技術が進歩し、配線が薄膜化されることにより、配線の抵抗が増大し、寄生容量も増大してきている。またＬＳＩ規模も益々増加している。そのため、配線の寄生素子や、ＬＳＩ中の論理セルによる電力消費量も増大してきている。そのためＬＳＩにおいて、局所的な電圧降下や、クロックの周期でフリップフロップが動作した直後の一時的な電圧降下が発生するようになってきている。電圧降下は、チップ誤動作の原因や、設計マージンを増やす原因となる。
【０００３】
同問題に対し、従来の手法として、図１０に示すように、セル列の空き領域に容量セル９１を挿入し、電圧降下が生じた場合には、電圧降下箇所に対し、容量セル９１に蓄積された電荷を供給することで、電圧降下を防止する方法があった。また、具体的に容量を設ける方法としては、特許第１８７９１５８号に示されるように、論理セル上に、配線層を利用して容量を設ける方法が提案されている。
【０００４】
【発明が解決しようとする課題】
しかしながら上記従来の手法では、チップ中央部の電圧降下を防止することが不可能であった。
【０００５】
図１１に、チップ中央部の電圧と、チップ外側の電圧の様子を示す。図１１に示すように、チップ外側では、電圧降下は小さいが、中央部に近づくにつれて、電圧降下が大きくなる。これに対し、従来の手法を用いて、セル列の空き領域に容量セルを配置しても、電圧降下が発生する箇所に対して容量セルが配置されるとは限らない。従って、もともと電圧降下が発生しやすいチップ中央部分に対し、電圧を供給することにはならないため、チップ中央の電圧降下を回避することは不可能であった。
【０００６】
本発明の目的は、チップ中央部の電圧降下を回避することのできる半導体集積回路装置およびその設計方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路装置は、チップ上に論理セルを複数配置し、電源配線を論理セルに接続した半導体集積回路装置であって、チップ中央部に容量セルを配置するとともに、容量セルを配置した領域以外のチップ上に論理セルを配置し、容量セルを電源配線に接続する配線を設けたことを特徴とする。
【０００８】
この請求項１の構成によれば、従来電圧降下の発生しやすかったチップ中央部には論理セルを配置せずに、容量セルを設けることにより、チップ中央部の電圧降下を回避し、チップ上の電圧降下を防止することが可能になる。また、チップ周辺電源だけでなく、チップ中央部の容量セルからも電圧供給が可能になるため、チップ上の電圧のばらつきも小さくなり、設計マージンをより小さくすることが可能になる。
【０００９】
また、請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、チップ上の複数の論理セルは論理セル列が複数並んだ状態に配置され、容量セルは論理セル列の複数の列にまたがる領域と対応するチップ中央部の領域に配置されたことを特徴とする。
【００１０】
この請求項２の構成によれば、請求項１と同様の効果が得られる。また、複数の論理セル列にまたがる領域と対応する領域に容量セルを配置することで、容量セルのもつ容量を大きくすることができる。
【００１１】
本発明の請求項３記載の半導体集積回路装置の設計方法は、チップ上に論理セルを複数配置し、電源配線を論理セルに接続する第１の処理過程と、チップ中央部に容量セルを配置するとともに、容量セルを配置した領域以外のチップ上に論理セルを配置しなおす第２の処理過程と、容量セルを電源配線に接続する配線を施す第３の処理過程とを含んでいる。
【００１２】
この請求項３の設計方法によれば、従来電圧降下の発生しやすかったチップ中央部には論理セルを配置せずに、容量セルを配置することにより、チップ中央部の電圧降下を回避し、チップ上の電圧降下を防止することが可能になる。また、チップ周辺電源だけでなく、チップ中央部の容量セルからも電圧供給が可能になるため、チップ上の電圧のばらつきも小さくなり、設計マージンをより小さくすることが可能になる。
【００１３】
また、請求項４記載の半導体集積回路装置の設計方法は、請求項３記載の半導体集積回路装置の設計方法において、第１の処理過程と第２の処理過程との間に、第１の処理過程の後のチップ上の電圧分布を見積もり、その見積もり結果からチップ中央部の電圧降下量を算出し、この算出した電圧降下量を補償できるように第２の処理過程で配置する容量セルの大きさを決定する処理過程を有することを特徴とする。
【００１４】
この請求項４の設計方法によれば、請求項３の効果に加え、必要最小限の大きさの容量セルをチップ内に配置することが可能になるので、論理セルの配置領域を必要以上に小さくしなくても済む。
【００１５】
【発明の実施の形態】
本発明の実施の形態を図面に基づいて説明する。図１は、本発明の実施の形態における半導体集積回路装置の設計方法、特に論理セルの自動配置および容量セルの配置処理手順について示すフロー図である。
【００１６】
図１に示すように、まず、ステップＳＴ１において、回路の接続情報、セルのライブラリ、設計制約、電圧降下を計算するために必要なデータを読みこむ。
【００１７】
次にステップＳＴ２において、論理セルを配置する。図２に、ステップＳＴ２で論理セルを配置する領域を示す。２１〜２７は、論理セルを配置する領域であるセル列を表す。図３に、ステップＳＴ２での、論理セルの配置結果を示す。３１は論理セルである。
【００１８】
次に、ステップＳＴ３において、電源配線を施す。図４に電源配線結果を示す。図４において、４１はＶＤＤ配線、４２はＧＮＤ配線を表す。
【００１９】
次に、ステップＳＴ４で、チップ上の電圧見積もりを行う。図５に、チップ上の電圧見積もり結果を示す。図５の例では、チップが動作するための電圧は１．５Ｖであり、チップ中央部においては、電圧が０．２Ｖ下がって、１．３Ｖになっている様子を示す
次に、ステップＳＴ５では、見積もった電圧をもとに、チップ中央に配置する容量セルの大きさを決定する。チップ中央部に配置する容量セルは、配線層を利用して、金属−絶縁体−金属の構造を作成すれば容易に実現可能である。
【００２０】
図６に、容量セル６５の作成例を示す。図６（Ａ）はその断面図であり、図６（Ｂ）は同容量セルを上から見た平面図である。図６において、６１〜６３は、第１の配線層、第２の配線層、第３の配線層をそれぞれ示す。この例では、第２の配線層６２と第３の配線層６３を利用して金属平板６６，６７を形成することで、その間に容量６８が作成される。すなわち容量６８は、絶縁層を挟んだ異なる複数の配線層による並行平板（６６，６７）によって形成されている。一方の金属平板６６は第１の配線層６１で形成された電源ラインＶＤＤに接続され、もう一方の金属平板６７は同じく第１の配線層６１で形成された電源ラインＶＳＳに接続されている。ここで、第１の配線層６１は、論理セルの電源配線等に利用されており、容量セル６５の第１の配線層６１からなる電源ラインＶＤＤは、後で図４のＶＤＤ配線４１に接続され、電源ラインＶＳＳは、後で図４のＶＳＳ配線４２に接続されることになる。
【００２１】
作成される容量６８の大きさは金属平板６６と６７の重なり部分の面積に比例する。従って、容量セル６５の大きさの調整、すなわち容量値の調整は、金属平板６６および６７の面積を調整することで可能である。図５の例の場合、チップ中央部の電圧降下分である０．２Ｖの電圧を供給できるだけの電荷を蓄積できる容量をもつように容量セル６５の大きさを決定する。
【００２２】
次に、ステップＳＴ６で、容量セルをチップ中央部に配置し、チップ中央部に配置されていた論理セルを、周辺に再配置する。図７に、チップ中央に容量セル６５を配置し、他の論理セル３１を再配置した結果を示す。
【００２３】
次に、ステップＳＴ７で、チップ中央部に配置した容量セルから、その周辺の電源配線に対して、電源配線を追加する。図８に、電源配線を追加した結果を示す。追加した電源配線８１は、先に配置されている電源のＶＤＤ，ＶＳＳ配線４１，４２と同じ第１の配線層で形成されて接続されることになる。
【００２４】
図９に、ステップＳＴ７での電源配線を追加後の、チップ上の電圧見積もり結果を示す。容量セル６５からの電源配線８１によって、ＶＤＤ配線４１およびＶＳＳ配線４２に対し、電圧を供給することが可能になるので、図５に示す電源強化前と比較し、電圧降下量が抑えられていることがわかる。
【００２５】
以上のように本実施の形態によれば、チップ中央部に容量セル６５を配置し、同容量セル６５から電源配線（８１，４１，４２）を介して周辺の論理セル３１への電圧を供給することが可能になるので、チップ中央部の電圧降下を回避し、チップ上の電圧降下を抑えることが可能になる。また、チップ周辺電源だけでなく、チップ中央部の容量セル６５からも電圧供給が可能になるため、チップ上の電圧のばらつきを抑え、設計マージンをより小さくすることが可能になる。
【００２６】
また、従来のように電圧降下の大きいチップ中央部分に論理セルを配置しないので、電圧降下によって動作スピードの劣化が生じる論理セルが発生しない。
【００２７】
また、論理セル３１を配置し電源配線（４１，４２）を施した後、チップ上の電圧分布を見積もり、その見積もり結果からチップ中央部の電圧降下量を算出し、この算出した電圧降下量を補償できるように配置すべき容量セル６５の大きさを決定することにより、必要最小限の大きさの容量セルをチップ内に配置することが可能になるので、論理セルの配置領域を必要以上に小さくしなくても済む。
【００２８】
【発明の効果】
以上のように本発明によれば、従来電圧降下の大きかったチップ中央部には論理セルを配置せずに、容量セルを配置することにより、チップ中央部の電圧降下を回避し、チップ上の電圧降下を抑えることが可能になる。また、チップ周辺電源だけでなく、チップ中央部の容量セルからも電圧供給が可能になり、チップ上の電圧のばらつきを抑えることが可能になるので、設計マージンをより小さくすることが可能になる。また、従来のように電圧降下の大きいチップ中央部分に論理セルを配置しないので、電圧降下によって動作スピードの劣化が生じる論理セルが発生しない。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体集積回路装置の設計方法を示すフロー図
【図２】本実施の形態において論理セルを配置する領域の複数のセル列を示す図
【図３】本実施の形態において論理セルを配置した結果を示す図
【図４】本実施の形態において論理セルを配置後、電源配線を施した図
【図５】本実施の形態において容量セル配置前におけるチップ上の電圧見積もり結果を示す図
【図６】（Ａ）は本実施の形態おいて容量セルを横から見た側面図、（Ｂ）は容量セルを上から見た平面図
【図７】本実施の形態において容量セルの配置および論理セルの再配置結果を示す図
【図８】本実施の形態において容量セルから周辺の電源配線に電源強化配線を施した図
【図９】本実施の形態において電源強化配線を施した後のチップ上の電圧見積もり結果を示す図
【図１０】従来の半導体集積回路装置における容量セルおよび論理セルの配置を示す図
【図１１】従来の半導体集積回路装置における電圧の分布を示す図
【符号の説明】
ＳＴ１〜ＳＴ７　処理ステップ
２１〜２７　セル配置列
３１　論理セル
４１　ＶＤＤ配線
４２　ＶＳＳ配線
６１〜６３　第１〜第３の配線層
６５　容量セル
６６　ＶＤＤに接続された平板
６７　ＶＳＳに接続された平板
６８　容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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