(57)【要約】【課題】回路構成を単純化し回路搭載面積を小さくしてチップサイズを小さくしたデータ復調回路を提供する。【解決手段】ウォブル信号と第１の基準クロック信号とを周波数及び位相クロックさせる第１のＰＬＬ回路と、第１のＰＬＬ回路からの第１の出力信号とシステムクロック信号とを比較し、周波数及び位相の差異に基づく第２の出力信号を出力する周波数・位相比較器（ＦＰＣ）と、第２の出力信号に所定のカットオフを与えて第３の出力信号を出力するＰＬＬフィルタと、第２の基準クロック信号をキャリア周波数とするパルス波を発生させ、第３の出力信号によってパルス波のパルス幅が変調された第４の出力信号を出力するパルス幅変調回路と、第４の出力信号を平滑し第５の出力信号を出力するローパスフィルタと、第５の出力信号を制御電圧とするＶＣＯ回路と、ＶＣＯ回路の出力信号をＮ分周してシステムクロック信号を出力する第１の分周回路と、システムクロック信号をＭ分周して周波数・位相比較器にフィードバックする第２の分周回路とを具備する。【選択図】      図１
2004152361.tif 000002
【特許請求の範囲】
【請求項１】
光ディスクを一定回転速度（ＣＡＶ）で回転させ、取出されたウォブル信号に基づいて、前記光ディスクにＣＡＶ記録を行うための前記ウォブル信号にロックしたシステムクロック信号を生成するシステムクロック発生回路において、
前記ウォブル信号と第１の基準クロック信号とを周波数及び位相クロックさせる第１のＰＬＬ回路と、
前記第１のＰＬＬ回路からの第１の出力信号と前記システムクロック信号とを比較し、周波数及び位相の差異に基づく第２の出力信号を出力する周波数・位相比較器（ＦＰＣ）と、
前記第２の出力信号に所定のカットオフを与えて第３の出力信号を出力するＰＬＬフィルタと、
第２の基準クロック信号をキャリア周波数とするパルス波を発生させ、前記第３の出力信号によって前記パルス波のパルス幅が変調された第４の出力信号を出力するパルス幅変調回路と、
前記第４の出力信号に所定のカットオフを与えて平滑し第５の出力信号を出力するローパスフィルタと、
前記第５の出力信号を制御電圧として所定の周波数範囲の発振周波数を持つ第６の出力信号を発生するＶＣＯ回路と、
前記第６の出力信号をＮ（Ｎは整数）分周して前記システムクロック信号を出力する第１の分周回路と、
前記システムクロック信号をＭ（Ｍは整数）分周して前記周波数・位相比較器（ＦＰＣ）にフィードバックする第２の分周回路と、
を具備することを特徴とするシステムクロック発生回路。
【請求項２】
請求項１に記載のシステムクロック発生回路において、
ＣＡＶ記録情報のエンコーダから出力されるサブ同期信号（ＳＵＢｓｙｎｃ）と前記ウォブル信号から得られたＡＴＩＰ同期信号（ＡＴＩＰｓｙｎｃ）との位相差に基づいて前記第２の分周回路の分周比Ｍを変化させ、前記サブ同期信号と前記ＡＴＩＰ同期信号とをロックさせることを特徴とするシステムクロック発生回路。
【請求項３】
請求項１に記載のシステムクロック発生回路において、
前記第１のＰＬＬ回路に、前記ウォブル信号又は第３の基準クロック信号のいずれかを選択的に入力する選択回路を設けたことを特徴とするシステムクロック発生回路。
【請求項４】
請求項１に記載のシステムクロック発生回路において、
前記第１のＰＬＬ回路がＰＩ型のディジタルフィルタとして構成されることを特徴とするシステムクロック発生回路。
【請求項５】
請求項１に記載のシステムクロック発生回路において、
前記パルス幅変調回路の前記キャリア周波数の１周期内の変動が最小化するよう前記第３の出力信号を分割して前記パルス幅変調回路に供給することを特徴とするシステムクロック発生回路。
【請求項６】
請求項３に記載のシステムクロック発生回路において、
基準クロック信号を２０４ＭＨｚ近傍に選択し、前記基準クロック信号を分周することにより前記第１、第２および第３の基準クロック信号を得ることを特徴とするシステムクロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、システムクロック発生回路に係り、特に、ＣＡＶ（一定回転速度）でウォブル信号のデータ再生ができ、得られたシステムクロック信号にジッターが少なく、かつ、ウォブル信号の欠損に対しても安定したシステムクロック信号を生成することのできる、デジタル化されたシステムクロック発生回路に関する。
【０００２】
【従来の技術】
ＣＤ−Ｒ／ＲＷ，ＤＶＤ−ＲＡＭ等の光ディスクに書き込みデータを記録するためには、書き込みデータをＥＦＭ変調し、レーザコントローラにより書き込み用に制御されたレーザ光を用い、光ディスクの所定のトラックに照射することによりデータの書き込みが行われる。
このような光ディスクでは、グルーブ（溝）を蛇行させて形成することにより回転制御のための同期信号やアドレス情報（絶対時間情報）をウォブル信号として記録している。
【０００３】
ウォブル信号は、バイフェーズコードの変調信号（ＢＩＤＡＴＡ）でＦＳＫ変調された信号で、ディスク回転が規定の線速度のときにウォブル周波数ｆＷＢＬが２２．０５±１ｋＨｚ（１倍速再生のとき）になる。
ウォブル信号からデータ再生される絶対時間情報を含むＡＴＩＰ（アブソリュート・タイム・イン・プリグルーブ）信号は、ＢＩＤＡＴＡとして同期信号とアドレスデータ（絶対時間データ）、誤り検出符号ＣＲＣとにより構成され、通常、４２ビットを単位としている。
そして、同期信号の繰り返し周波数としては７５Ｈｚである。光ディスクにウォブル信号として記録されたこのようなデータを再生するには、ウォブル信号のデータを復調する復調回路が必要となる。
この種のシステムクロック発生回路として特許文献１に記載されたものが知られている。
【０００４】
【特許文献１】
特開２００１−１４３４０４号公報
【０００５】
図５は、上記特許文献１等に紹介されているウォブル信号に同期したシステムクロック発生回路の概略構成を示す図である。
図５に示すシステムクロック発生回路は、ＰＬＬ回路として構成されており、光ディスクから検出されたウォブル信号ＷＢＬがシステムクロック信号ＷＰＣＬＫにロックするように動作する。位相比較回路１０、速度（周波数）比較回路２０、チャージポンプ回路３０，４０、ローパスフィルタ（ＬＰＦ）５０、電圧制御発振回路（ＶＣＯ）６０、Ｎ（Ｎは整数）分周回路７０とから構成されている。
【０００６】
このＰＬＬシステムクロック発生回路により発生したシステムクロック（ＷＰＣＬＫ）を、図示しないウォブル信号のＦＭ復調回路やディジタルＰＬＬ（ＤＴＬＬ）に入力することにより、同期信号とＡＴＩＰ信号とが検出される。
光ディスクをＣＡＶ駆動してデータ記録を行うには、光ディスクを駆動するスピンドルモータを一定回転になるように駆動する。
ここで、一定の回転速度を規定速度、すなわち一倍速として説明すると、光ディスクのトラックの内周部においてウォブル周波数ｆＷＢＬが２２．０５±１ｋＨｚになる。
【０００７】
内周トラックより外周側ではウォブル周波数ｆＷＢＬは２２．０５±１ｋＨｚよりも高い周波数となる。このように、ウォブル周波数ｆＷＢＬの周波数変化範囲は、例えば２２ｋＨｚから５３ｋＨｚ程度である。ウォブル信号ＷＢＬは、位相比較回路１０及び速度（周波数）比較回路２０の一方の入力端子Ａに入力される。他方の入力端子Ｂには、ＶＣＯ６０の出力が分周器７０によりＮ分周されて入力される。
【０００８】
位相比較回路１０は、入力端子Ａの入力パルスの立ち上がりから入力端子Ｂの入力パルスの立ち上がりまでの位相差に対応する期間ハイとなるチャージアップ信号を出力し、反転バッファアンプ３１を介してチャージポンプ回路３０に送出する。
また、位相比較回路１０は、入力端子Ｂの入力パルスの立ち上がりから入力端子Ａの入力パルスの立ち上がりまでの位相差に対応する期間ハイとなるチャージダウン信号を、チャージポンプ回路３０に送出する。
【０００９】
同様に、速度比較回路４０も速度（周波数）の差に基づく信号を作成し、チャージアップ信号を反転バッファアンプ４１を介してｐチャネルトランジスタ４３に供給し、チャージダウン信号をｎチャネルトランジスタ４４に供給する。チャージポンプ回路３０は、反転バッファアンプ３１、定電流源３２、ｐチャネルトランジスタ３３、ｎチャネルトランジスタ３４及び定電流源３５から構成される。
また、チャージポンプ回路４０は、反転バッファ回路４１、定電流源４２、ｐチャネルトランジスタ４３、ｎチャネルトランジスタ４４及び定電流源４５から構成される。
【００１０】
位相比較器１０からのチャージアップ信号に基づいて定電流Ｉ０がローパスフィルタ５０に供給され、チャージダウン信号に基づいてローパスフィルタ５０から定電流Ｉ０がシンク電流としてチャージポンプ回路３０に吸い出される。同様に、速度比較回路２０からのチャージアップ信号により定電流Ｉ１がローパスフィルタ５０に供給され、チャージダウン信号に基づいてシンク電流として定電流Ｉ１がチャージポンプ回路４０に吸い出される。ローパスフィルタ（ＬＰＦ）５０は、抵抗Ｒと容量Ｃ１，Ｃ２とから構成され、チャージアップ電流の流入及びチャージダウン電流の流出により信号線５１の電位は変化し、平滑化された電圧がＶＣＯ６０の制御電圧として供給される。ＶＣＯ６０は制御電圧に応じたウォブル信号ＷＢＬに追従可能な周波数の発振出力信号を出力する。
これにより、１／Ｎ分周された信号がフィードバックされて位相比較回路１０及び速度比較回路２０に供給されることにより、ＰＬＬループ制御状態となる。これにより、ウォブル信号ＷＢＬとシステムクロック信号ＷＰＣＬＫとはロックした状態となる。
【００１１】
【発明が解決しようとする課題】
図５に示すようなシステムクロック発生回路にあっては、位相比較を行うための位相比較回路１０と速度（周波数）比較を行うための速度比較回路２０の２つの比較回路が必要となる。また、システムクロックＷＰＣＬＫを１倍速から５６倍速までの広範囲なレンジで動作させようとすると、定電流Ｉ０，Ｉ１、あるいは、抵抗Ｒの値を変化させる必要がある。
このようなＩ０，Ｉ１，Ｒ等のアナログ値を変化させるためには、そのためのアナログ回路を別途搭載する必要があり、回路搭載面積が大きくなるという問題がある。また、ローパスフィルタ回路５０には、２個の外付けの容量Ｃ１とＣ２とを必要とする。
【００１２】
このように、従来のデータ復調回路に用いられているシステムクロック発生回路では、アナログ回路搭載面積が大きくなり、ワンチップ化した集積回路を作成した場合、チップ面積が大きくなるという問題があった。また、さらに外付け容量を２つも使用するため、調整が複雑化するという問題もあった。
本発明は、上述した課題を解決するためになされたものであり、外付容量個数を減らし、簡単な構成のローパスフィルタにすると同時に、チャージポンプ回路の使用を止め回路規模を縮小することのできる、ウォブル信号のデータ復調回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のシステムクロック発生回路は、光ディスクを一定回転速度（ＣＡＶ）で回転させ、取出されたウォブル信号に基づいて、前記光ディスクにＣＡＶ記録を行うための前記ウォブル信号にロックしたシステムクロック信号を生成するシステムクロック発生回路において、前記ウォブル信号と第１の基準クロック信号とを周波数及び位相クロックさせる第１のＰＬＬ回路と、前記第１のＰＬＬ回路からの第１の出力信号と前記システムクロック信号とを比較し、周波数及び位相の差異に基づく第２の出力信号を出力する周波数・位相比較器（ＦＰＣ）と、前記第２の出力信号に所定のカットオフを与えて第３の出力信号を出力するＰＬＬフィルタと、第２の基準クロック信号をキャリア周波数とするパルス波を発生させ、前記第３の出力信号によって前記パルス波のパルス幅が変調された第４の出力信号を出力するパルス幅変調回路と、前記第４の出力信号に所定のカットオフを与えて平滑し第５の出力信号を出力するローパスフィルタと、前記第５の出力信号を制御電圧として所定の周波数範囲の発振周波数を持つ第６の出力信号を発生するＶＣＯ回路と、前記第６の出力信号をＮ（Ｎは整数）分周して前記システムクロック信号を出力する第１の分周回路と、前記システムクロック信号をＭ（Ｍは整数）分周して前記周波数・位相比較器（ＦＰＣ）にフィードバックする第２の分周回路とを具備することを特徴とする。
【００１４】
また、本発明は、システムクロック発生回路において、ＣＡＶ記録情報のエンコーダから出力されるサブ同期信号（ＳＵＢｓｙｎｃ）と前記ウォブル信号から得られたＡＴＩＰ同期信号（ＡＴＩＰｓｙｎｃ）との位相差に基づいて前記第２の分周回路の分周比Ｍを変化させ前記サブ同期信号と前記ＡＴＩＰ同期信号とをロックさせることを特徴とする。
また、本発明は、システムクロック発生回路において、前記第１のＰＬＬ回路に、前記ウォブル信号又は第３の基準クロック信号のいずれかを選択的に入力する選択回路を設けたことを特徴とする。
また、本発明は、システムクロック発生回路において、前記第１のＰＬＬ回路がＰＩ型のディジタルフィルタとして構成されることを特徴とする。
また、本発明は、システムクロック発生回路において、前記パルス幅変調回路の前記キャリア周波数の１周期内の変動が最小化するよう前記第３の出力信号を分割して前記パルス幅変調回路に供給することを特徴とする。
例えば、本発明は、システムクロック発生回路において、基準クロック信号を２０３ＭＨｚ近傍に選択し、前記基準クロック信号を分周することにより前記第１、第２および第３の基準クロック信号を得ることを特徴とする。
【００１５】
【発明の実施の形態】
図１は、本発明の一実施の形態に係るウォブル信号のデータ復調回路を示す図である。
本発明では図５に示す従来の回路構成と異なり、チャージポンプ回路を採用せず、パルス幅変調（ＰＷＭ）回路１１１を採用し、ＦＰＣ１０９で位相エラーを求め、この位相エラー信号に基づいてＰＷＭ回路１１１のパルス幅を変化させることにより、等価的にチャージポンプ回路と同等の機能を発揮するように構成している。
【００１６】
ウォブル信号ＷＢＬ３０２は、ＣＡＶ駆動の場合、一定の回転速度で回転しており、１倍速の場合には２２ｋＨｚ〜５３ｋＨｚのＦＳＫ変調されたウォブル周波数ｆＷＢＬを持つウォブル信号ＷＢＬがマルチプレクサ１０５の一方の端子に供給される。また、マルチプレクサ１０５の他方の端子には基準信号３０４が入力されるようになっており、１倍速の場合のＣＡＶ駆動におけるウォブル周波数ｆＷＢＬの変化する範囲２２ｋＨｚから５３ｋＨｚの基準信号３０４がマルチプレクサ１０５に供給されている。
【００１７】
本実施の形態では、クリスタル発振器１０１により３３．８６８８ＭＨｚを発振させ、これを６進倍して２０３．２１２８ＭＨｚ（約２０３ＭＨｚ）の周波数をもつ基準信号を発振させ、３３．８６８８ＭＨｚを分周回路１０３により分周し、基準信号３０４として用いている。なお、基準信号３０４とウォブル信号（ＷＢＬ）３０２とは選択信号３１０により選択的に切り替えが可能で、所定の周波数をもつウォブル信号ＷＢＬが光ディスクから得られるまでの間は、基準信号３０４を選択してシステムクロックＷＰＣＬＫを発生させ、ウォブル信号ＷＢＬが得られるようになった段階で、選択信号３１０によりマルチプレクサ１０５を切り替え、ウォブル信号ＷＢＬが選択されるように動作させる。
【００１８】
マルチプレクサ１０５からの出力は、ＰＬＬ回路１０７に入力され、ＰＬＬ回路１０７から得られる基準信号３０６と位相及び周波数ロックする。マルチプレクサ１０５がウォブル信号を選択して、かつ、ＰＬＬ回路１０７が位相ロックしたとき、ウォブル信号とＰＬＬ回路１０７は位相ロック状態を保持する。なお、基準信号３０６は、前述した約３４ＭＨｚの信号を分周して供給することが可能である。ＰＬＬ１０７の出力は、周波数位相比較器（ＦＰＣ）１０９の一方の入力に供給される。ＦＰＣ１０９の他方の入力には、システムクロック信号ＷＰＣＬＫの１／Ｍ分周された信号が入力され、周波数及び位相比較されてその差異に基づく出力信号はＰＬＬフィルタ２００に供給される。
【００１９】
ＰＬＬフィルタ２００は、ＰＩ型のディジタルフィルタとして構成することができる。すなわち、係数Ｋ０およびＫ１をもつ乗算器２０１，２０３と、加算器２０２，２０５及び遅延回路２０４とから構成される。
ＰＬＬフィルタ２００は、ＦＰＣ１０９からの出力に対して所定のカットオフを与えるもので、乗算器２０１，２０３のケースＫ０，Ｋ１を変更することにより容易にカットオフ周波数を変化させることができる。
【００２０】
ＰＬＬフィルタ２００からの出力信号は、ＰＷＭ回路１１１に入力される。ＰＷＭ回路１１１は、基準クロック信号３０８をキャリア周波数とするパルス波を発生させ、ＰＬＬフィルタ２００からの信号によってそのパルス波のパルス幅が変調される。なお基準信号３０８として、本実施の形態では、前述した約２０３ＭＨｚを１／８分周した２５．４ＭＨｚの周波数をもつ基準信号を用いている。
ＰＷＭ回路１１１の出力は、Ｒ，Ｃから構成されるローパスフィルタ１１３に供給される。ローパスフィルタ１１３は、ＰＷＭ回路１１１の出力に所定のカットオフを与えて平滑し、後続のＶＣＯ１１５に対する制御電圧を供給する。
【００２１】
本実施の形態で使用されるローパスフィルタ１１３は、１０ｋＨｚのカットオフを与えるようにＲおよびＣの値が選択されている。ＶＣＯ１１５は制御電圧が１ボルト変化すると約２００ＭＨｚ程度の周波数変化を持った発振周波数を出力するように構成されている。
ＶＣＯ１１５からの出力は、分周器１１７によってＮ（Ｎは整数）分周され、さらに分周器１１９によってＭ（Ｍは整数）分周されて、ＦＰＣ１０９にフィードバックされて供給される。これによりＦＰＣ１０９は、ＰＬＬ１０７の出力信号と分周器１１９からの出力信号とを周波数及び位相比較し、その差異に基づく信号を出力する。
【００２２】
このような閉ループによるＰＬＬ動作により、システムクロック信号ＷＰＣＬＫはウォブル信号ＷＢＬと周波数及び位相がロックした信号として出力される。
なお、分周器１１７の分周比Ｎは、光ディスクの回転倍速に合わせて１，２，４が選択される。また、分周器１１９の分周比Ｍは、通常は６８６に設定されている。
【００２３】
図２は、ＣＡＶ記録情報のエンコーダから出力されるサブ同期信号ＳＵＢｓｙｎｃと、ウォブル信号ＷＢＬから得られたＡＴＩＰ同期信号ＡＴＩＰｓｙｎｃとを示したもので、サブ同期信号は１倍速で回転している時には７５Ｈｚの同期信号を出力する。
ＡＴＩＰ同期信号は、光ディスクからデータ復調回路により読み取られた信号であって、同期信号と±２フレーム以内で先端エッジをロックさせる必要がある。
【００２４】
本発明の回路においては、サブ同期信号３１０とＡＴＩＰ同期信号３１２との位相差を位相差比較回路１２１により検出し、この検出値に基づいて分周器１１９の分周比Ｍを変化させることにより、サブ同期信号をＡＴＩＰ同期信号に一致させる。
具体的には、分周比６８６を６８８、もしくは６８４と変化させることによりこれを実現することができる。
【００２５】
このようにして作成されたシステムクロックＷＰＣＬＫは、ＣＡＶ記録のチャンネルクロックとして用いられるが、線速度一定（ＣＬＶ）記録の場合のチャンネルクロックとしても用いることが可能である。
また、ＰＬＬフィルタ２００の乗算器２０１の係数Ｋ０を変えることにより、ＣＡＶＰＬＬのループゲインを容易に調整することができる。同様に、乗算器２０３の係数Ｋ１は、このＰＬＬフィルタ２００のカットオフ周波数を決定している。したがって、係数Ｋ０，Ｋ１を適切に選択することにより、ＰＬＬループの安定化を容易に計ることができる。
【００２６】
ＰＬＬフィルタ２００からの出力により、ＰＷＭ回路１１１のキャリア周波数のパルス幅を変更するためのデータは、キャリア周波数の一周期内の変動が最小化するように分割して供給することが望ましい。このように、一周期内の変動が最小化するように分割して供給することによりＶＣＯ１１５に与えられる制御電圧が大きく変動することなく、発振が安定に得られるからである。
図３は、ＰＬＬフィルタからの出力電圧を分割してＰＷＭ回路１１１に与える場合の一例を示した図である。
【００２７】
このような制御を行うことにより、システムクロック信号ＷＰＣＬＫの変動の標準偏差を１％以下に制御することができた。また、−６０ｄＢのＰＷＭキャリア減衰率が得られた。
なお、本実施の形態の場合、約２０３ＭＨｚのクロック周波数を持つ基準クロックを用いて、これにより基準信号を発生させているが、ＰＷＭ回路１１１のキャリアによるＶＣＯ１１５の変動を小さくするためには、ＰＷＭに供給されるキャリア信号の周波数を高くする必要がある。したがって、基準信号３０８は、素子の駆動周波数の範囲内で可能な限り高く設定することが好ましい。
図４は、ＶＣＯ６０の出力波形を示したもので、極めて短時間（１５０μｓ）程度で安定状態に移行していることがわかる。
【００２８】
【発明の効果】
以上、本発明の実施の形態に基づいて詳細に説明したが、本発明では、位相比較回路と速度比較回路とを一つにしたデジタルＦＰＣを採用したため、周波数制御と位相制御とを同時に行うことが可能となった。
また、デジタルＦＰＣは、ＪＫフリップフロップ２個とゲートとで簡単に構成することができるため、回路構成が簡略化されるという利点もある。
さらに、ＰＬＬフィルタをデジタルのＰＩフィルタで構成したため、カットオフ周波数を容易に変更することができる。
また、チャージポンプ回路に代わって用いられるＰＷＭ回路は、カウンタとして構成することができるため、回路を簡略化できるという利点もある。
また、回路全体を２重ＰＬＬ構成としたことにより、ウォブル信号の欠損に対しても安定したクロック信号を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るウォブル信号のデータ復調回路。
【図２】エンコーダから出力されるサブ同期信号とウォブル信号から得られるＡＴＩＰ同期信号との位相差の関係を示す図。
【図３】ＰＷＭ回路に供給される信号の一例を示す図。
【図４】ＶＣＯの変化を示す図。
【図５】特許文献１等に紹介されているウォブル信号のデータ復調回路に用いられるシステムクロック発生回路の概略構成を示す図。
【符号の説明】
１０１    クリスタル発振器
１０３    分周回路
１０５    マルチプレクサ
１０７    ＰＬＬ回路
１０９    周波数位相比較器（ＦＰＣ）
１１１    パルス幅変調（ＰＷＭ）回路
１１３    ローパスフィルタ
１１５    ＶＣＯ
１１７，１１９    分周器
１２１    位相差比較回路
２００    ＰＬＬフィルタ
２０１，２０３    乗算器
２０２，２０５    加算器
２０４    遅延回路
３０２    ウォブル信号ＷＢＬ
３０４，３０６，３０８    基準信号
３１０    サブ同期信号
３１２    ＡＴＩＰ同期信号
【図１】
2004152361.tif 000003
【図２】
2004152361.tif 000004
【図３】
2004152361.tif 000005
【図４】
2004152361.tif 000006
【図５】
2004152361.tif 000007