(57)【要約】【課題】　回路の動作解析が困難な半導体装置を提供する。【解決手段】　出力ノードＮＯに接続される負荷回路に流れる負荷電流が、定電流回路４０の供給能力を越えたときには、この定電流回路４０に並列に接続されたＰＭＯＳ３１から不足分の負荷電流が供給される。一方、負荷電流が定電流回路４０の供給電流以下のときには、余剰分の電流がＮＭＯＳ３２を介して接地電位ＧＮＤに流される。定電流回路４０の供給能力を、最大負荷電流以下の適切な値に設定することにより、消費電力の僅かな増加で、電源電圧ＶＤＤから供給する電流の変動を抑えることが可能になる。これにより、電流信号波形のモニタによる負荷回路の動作解析を困難にすることができる。【選択図】　図１
2004133954.tif 000002
【特許請求の範囲】
【請求項１】
出力ノードに電流を供給する定電流源と、
　前記出力ノードに接続し、参照電圧と第１の分圧電圧との電位差を増幅して該出力ノードに電流を供給する第１の電圧レギュレータと、
　前記出力ノードに接続し、前記参照電圧と第２の分圧電圧との電位差を増幅して該出力ノードから電流を引き込む第２の電圧レギュレータとを、
　備えたことを特徴とする半導体装置。
【請求項２】
前記第１及び第２の電圧レギュレータは、シリーズ型電圧レギュレータであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の電圧レギュレータは、前記出力ノードに対して過剰に電流が引き込まれているときには、該過剰の電流の引き込みを抑制するように動作し、
　前記第２の電圧レギュレータは、前記出力ノードに対して過剰に電流が供給されているときには、該過剰の電流の供給を抑制するように動作することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１及び第２の分圧電圧は、前記出力ノードの電圧レベルを分圧することによって生成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１及び第２の分圧電圧は、それぞれ異なることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の分圧電圧の電圧レベルは、前記第２の分圧電圧の電圧レベルよりも高いことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、ＩＣカード等に使用するための、電圧レギュレータを備えた半導体装置に関するものである。
【背景技術】
【０００２】
　図２は、ＩＣカードの一例を示すシステム構成図である。
　このＩＣカードは、個人情報等のデータを記憶するためのＥＥＰＲＯＭ（電気的に消去可能な不揮発性メモリ）１と、データ処理を行うためのＣＰＵ（中央処理装置）やＲＡＭ，ＲＯＭ等のメモリを備えた内部ロジック部２を有している。更に、このＩＣカードは、外部から与えられる電源電圧ＶＤＤを調整して、内部ロジック部２に一定の電圧ＶREG を供給するための電圧レギュレータ３と、この電圧ＶREG の基準となる基準電圧ＶＲや定電流制御信号ＣＳを生成するバンドギャップ４を有している。
【０００３】
　図３（ａ），（ｂ）は、ＩＣカードに用いられている従来の電圧レギュレータの構成図であり、それぞれシリーズ型及びシャント型と呼ばれるものである。
【０００４】
　図３（ａ）の電圧レギュレータは、−入力端子に基準電圧ＶＲが与えられる差動型の増幅回路Ａを有している。増幅回路Ａの出力側はＰ型ＭＯＳトランジスタＭ１のゲートに接続されている。トランジスタＭ１のソースには電源電圧ＶＤＤが与えられ、ドレインは出力ノードＮ１に接続されている。出力ノードＮ１と接地電位ＧＮＤの間には、抵抗Ｒ１，Ｒ２による分圧回路が接続され、この分圧回路で生成された比較電圧ＶＣが、増幅回路Ａの＋入力端子に与えられるようになっている。
【０００５】
　また、増幅回路Ａには、内部で一定の電流を発生するための定電流制御信号ＣＳが与えられると共に、出力ノードＮ１の信号が位相補償用のコンデンサＣ１を介して与えられるようになっている。更に、出力ノードＮ１と接地電位ＧＮＤ間には、電圧平滑用のコンデンサＣ２が接続されている。
【０００６】
　この電圧レギュレータでは、出力ノードＮ１の電圧ＶREG が、抵抗Ｒ１，Ｒ２で分圧されて比較電圧ＶＣ（＝ＶREG ×Ｒ２／（Ｒ１＋Ｒ２））として増幅回路Ａの＋入力端子に与えられ、−入力端子に与えられる基準電圧ＶＲとの差の電圧が増幅されて出力される。　　　
【０００７】
　従って、比較電圧ＶＣが基準電圧ＶＲよりも高ければ、増幅回路Ａの出力電圧ＶＯは高くなり、トランジスタＭ１の内部抵抗（ソース・ドレイン間抵抗）が増加し、出力ノードＮ１の電圧ＶREG が低下する。逆に、比較電圧ＶＣが基準電圧ＶＲよりも低ければ、増幅回路Ａの出力電圧ＶＯは低くなり、トランジスタＭ１の内部抵抗が減少して、出力ノードＮ１の電圧ＶREG は上昇する。
【０００８】
　このような、フィードバック動作により、比較電圧ＶＣと基準電圧ＶＲが一致する状態で、出力ノードＮ１の電圧ＶREG が安定する。従って、ＶREG ＝ＶＲ×（１＋Ｒ１／Ｒ２）となる。なお、フィードバック動作による出力ノードＮ１の電圧変動は、コンデンサＣ１を介して増幅回路Ａに帰還され、発振状態となることが防止される。また、出力ノードＮ１に接続される負荷の微小な電流変動は、コンデンサＣ２によって吸収され、この出力ノードＮ１の電圧ＶREG はほぼ一定に保持される。
【０００９】
　図３（ｂ）の電圧レギュレータは、図３（ａ）中のトランジスタＭ１に代えて、電源電圧ＶＤＤから出力ノードＮ１に一定の電流を供給する定電流回路Ｂを設けると共に、この出力ノードＮ１と接地電位ＧＮＤとの間に、増幅回路Ａの出力電圧ＶＯで制御されるＮ型のＭＯＳトランジスタＭ２を設けたものである。
【００１０】
　この電圧レギュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤから出力ノードＮ１に常に一定の電流が供給される。ここで、出力ノードＮ１に接続される負荷に流れる電流が減少すると、出力ノードＮ１の電圧ＶREG は上昇する。これにより、増幅回路Ａの出力電圧ＶＯが上昇してトランジスタＭ２の内部抵抗が減少し、このトランジスタＭ２に流れる電流が増加する。逆に、負荷に流れる電流が増加すると、出力ノードＮ１の電圧ＶREG が低下する。これにより、増幅回路Ａの出力電圧ＶＯが低下してトランジスタＭ２の内部抵抗が増加し、このトランジスタＭ２に流れる電流が減少する。このような、フィードバック動作により、出力ノードＮ１に接続される負荷に流れる電流と、トランジスタＭ２に流れる電流の和が常に一定となるように制御され、出力ノードＮ１の電圧ＶREG が安定する。
【特許文献１】特開平３−８２３６３号公報
【特許文献２】特開２０００−６６７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
　しかしながら、従来の電圧レギュレータでは、次のような課題があった。
　例えば、入力側の電源電圧ＶＤＤが５Ｖ、出力ノードＮ１の電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡで変動する場合、図３（ａ）のシリーズ型の電圧レギュレータでは、電源電圧ＶＤＤから負荷電流に対応して０〜１０ｍＡの電流が供給される。従って、直列に挿入されるトランジスタＭ１での電圧降下（２Ｖ）と負荷電流の積が損失となり、消費電力の観点からは問題は無い。
【００１２】
　しかし、電源電圧ＶＤＤから供給される電流が、負荷電流に対応しているため、供給される電流の変化を外部からモニタすることにより、ＩＣカードの内部ロジック部の動作を解析することが可能になってしまうという問題があった。
【００１３】
　特に、ＤＰＡ／ＳＰＡ（Differential Power Analysis ／Simple Power Analysis)等の進んだ解析技術を使用した場合、セキュリティ上守られるべき秘密データが、電源電流波形から解読されてしまうという問題が発生するおそれがある。
【００１４】
　一方、図３（ｂ）のシャント型の電圧レギュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤから常に一定の電流が流れるため、電源電流波形のモニタによって内部の状態が解読されるおそれはない。しかし、このために実際の負荷電流に関係なく、常に１０ｍＡを越える電流を供給する必要があり、消費電力の観点で問題があった。
【００１５】
　本発明は、前記従来技術が持っていた課題を解決し、負荷回路の動作解析が困難な電圧レギュレータ等の半導体装置を提供するものである。
【課題を解決するための手段】
【００１６】
　本発明の半導体装置は、出力ノードに電流を供給する定電流源と、前記出力ノードに接続し、参照電圧と第１の分圧電圧との電位差を増幅して該出力ノードに電流を供給する第１の電圧レギュレータと、前記出力ノードに接続し、前記参照電圧と第２の分圧電圧との電位差を増幅して該出力ノードから電流を引き込む第２の電圧レギュレータとを備えたことを特徴としている。
【発明の効果】
【００１７】
　本発明の半導体装置は、出力ノードに電流を供給する第１の電圧レギュレータと、この出力ノードから電流を引き込む第２の電圧レギュレータとを備えているので、電源電流波形のモニタをされても、内部の状態が解読されるおそれ少ないという効果がある。
【発明を実施するための最良の形態】
【００１８】
　この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１９】
　図１は、本発明の実施例１を示す電圧レギュレータの構成図である。
　この電圧レギュレータは、−入力端子に基準電圧ＶＲが与えられ、＋入力端子に比較電圧ＶＣが与えられる差動型の増幅回路１０1 ，１０2 を有している。増幅回路１０1 ，１０2 はいずれも同じ構成で、その出力側は、それぞれＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３２のゲートに接続されている。ＰＭＯＳ３１のソースには電源電圧ＶＤＤが与えられ、ドレインは出力ノードＮＯに接続されている。ＮＭＯＳ３２のドレインは出力ノードＮＯに接続され、ソースが接地電位ＧＮＤに接続されている。
【００２０】
　また、増幅回路１０1 ，１０2 には、内部で一定の電流を発生するための定電流制御信号ＣＳが与えられている。更に、増幅回路１０1 ，１０2 には、発振状態とならずに安定した動作が行われるように、出力ノードＮＯからそれぞれ位相補償用のコンデンサ３３，３４を介して、位相補償信号ＰＳが与えられるようになっている。
【００２１】
　電源電圧ＶＤＤと出力ノードＮＯの間には、例えば平均負荷電流の１／２程度の一定電流を流すように設定された定電流回路４０が接続されている。また、出力ノードＮＯと接地電位ＧＮＤの間には、電圧平滑用のコンデンサ３５が接続されている。
【００２２】
　更に、出力ノードＮＯと接地電位ＧＮＤの間には、抵抗３６，３７による分圧回路が接続され、この分圧回路で生成された比較電圧ＶＣが、増幅回路１０1 ，１０2 の＋入力端子に与えられるようになっている。そして、出力ノードＮＯから、図示しない負荷回路に対して、所望の一定電圧に調整された電圧ＶREG が出力されるようになっている。
【００２３】
　図４（ａ），（ｂ）は、図１中の増幅回路と定電流回路の一例を示す回路図である。
　この増幅回路は、図４（ａ）に示すように、差動入力部を構成するＰＭＯＳ１１，１２を有しており、これらのＰＭＯＳ１１，１２のゲートに、それぞれ基準電圧ＶＲと比較電圧ＶＣが与えられるようになっている。ＰＭＯＳ１１，１２のソースは、共通接続されてＰＭＯＳ１３を介して電源電圧ＶＤＤに接続されている。ＰＭＯＳ１３のゲートには定電流制御信号ＣＳが与えられ、このＰＭＯＳ１３を介して一定の電流が、ＰＭＯＳ１１，１２に供給されるようになっている。ＰＭＯＳ１１，１２のドレインは、それぞれ順方向にダイオード接続されたＮＭＯＳ１４，１５を介して接地電位ＧＮＤに接続されている。
【００２４】
　更に、この増幅回路は、定電流制御信号ＣＳに基づいて一定の電流を流すように構成されたＰＭＯＳ１６を有しており、このＰＭＯＳ１６のソースが電源電圧ＶＤＤに、ドレインがノードＮ１１に接続されている。ノードＮ１１には、ＮＭＯＳ１７のドレインとゲートが接続され、このＮＭＯＳ１７のソースがＮＭＯＳ１８のドレインとゲートに接続されている。そして、ＮＭＯＳ１８のソースは、接地電位ＧＮＤに接続されている。
【００２５】
　ノードＮ１１には、ＮＭＯＳ１９のゲートが接続され、このＮＭＯＳ１９のソースは、ＮＭＯＳ２０を介して接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２０のゲートは、ＮＭＯＳ１４のゲートと共にこのＮＭＯＳ１４のドレインに接続され、ここに位相補償信号ＰＳが与えられるようになっている。ＮＭＯＳ１９のドレインは、ＰＭＯＳ２１のドレインとゲートに接続され、このＰＭＯＳ２１のソースが電源電圧ＶＤＤに接続されている。
【００２６】
　更に、ノードＮ１１には、ＮＭＯＳ２２のゲートが接続され、このＮＭＯＳ２２のソースは、ＮＭＯＳ２３を介して接地電位ＧＮＤに接続されている。また、ＮＭＯＳ２３のゲートは、ＮＭＯＳ１５のゲートと共にこのＮＭＯＳ１５のドレインに接続されている。ＮＭＯＳ２２のドレインは、ＰＭＯＳ２４のドレインに接続され、このＰＭＯＳ２４のソースとゲートが、それぞれ電源電圧ＶＤＤとＰＭＯＳ２１のドレインに接続されている。
【００２７】
　このような増幅回路では、差動入力部のＰＭＯＳ１１，１２に入力される基準電圧ＶＲと比較電圧ＶＣの差の電圧が増幅され、ＮＭＯＳ２２とＰＭＯＳ２４のドレインの接続点から出力電圧ＶＯが出力されるようになっている。
【００２８】
　一方、定電流回路は、図３（ｂ）に示すように、定電流制御信号ＣＳに基づいて一定の電流を流すように構成されたＰＭＯＳ４１を有しており、このＰＭＯＳ４１のソースが電源電圧ＶＤＤに、ドレインがＮＭＯＳ４２のドレインとゲートに接続されている。ＮＭＯＳ４２のソースは接地電位ＧＮＤに接続されている。
【００２９】
　また、ＮＭＯＳ４２のドレインには、このＮＭＯＳ４２に対して電流ミラー回路を構成するＮＭＯＳ４３のゲートが接続されている。ＮＭＯＳ４３のソースは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ４４のドレインとゲートに接続されている。ＰＭＯＳ４４のソースは電源電圧ＶＤＤに接続されている。
【００３０】
　更に、ＰＭＯＳ４４のドレインには、このＰＭＯＳ４４に対して電流ミラー回路を構成するＰＭＯＳ４５のゲートが接続されている。ＰＭＯＳ４５のソースは電源電圧ＶＤＤに接続され、ドレインは電圧レギュレータの出力ノードＮＯに接続されるようになっている。
【００３１】
　このような定電流回路では、各トランジスタのゲート幅とゲート長のディメンジョンを所定の比率になるように構成することにより、所望の一定電流を出力ノードＮＯに供給するようになっている。例えば、定電流制御信号ＣＳに基づいてＰＭＯＳ４１及びＮＭＯＳ４２に５０μＡの電流が流れると、このＮＭＯＳ４２に流れる電流に比例してＮＭＯＳ４３には５００μＡの電流が流れる。これにより、ＰＭＯＳ４４にも５００μＡの電流が流れ、このＰＭＯＳ４４に流れる電流に比例して、ＮＭＯＳ４５には５ｍＡの電流が流れる。そして、出力ノードＮＯに５ｍＡの一定電流が供給される。
【００３２】
　次に、図１の動作を説明する。
　まず、出力ノードＮＯに、例えば所要の電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡの範囲で変化する図示しない負荷回路が接続される。
【００３３】
　そして、外部から、例えば５Ｖの電源電圧ＶＤＤが供給され、安定した基準電圧ＶＲと定電流制御信号ＣＳが与えられると、定電流回路４０を介して例えば５ｍＡの一定電流が出力ノードＮＯに供給される。
【００３４】
　これと同時に、増幅回路１０1 の出力電圧ＶＯ１によって、定電流回路４０に並列に接続された電流源であるＰＭＯＳ３１のゲートが制御される。また、増幅回路１０2 の出力電圧ＶＯ２によって、負荷回路に並列に接続されたＮＭＯＳ３２のゲートが制御される。　　　
【００３５】
　増幅回路１０1 ，１０2 の入力側には、出力ノードＮＯの電圧が抵抗３６，３７で分圧され、比較電圧ＶＣとして与えられると共に、この出力ノードＮＯが所要の電圧ＶREG となるように設定された基準電圧ＶＲが与えられている。
【００３６】
　これにより、出力ノードＮＯが電圧ＶREG となった状態で、増幅回路１０1 の出力電圧ＶＯ１と、増幅回路１０2 の出力電圧ＶＯ２が安定し、安定した一定の電圧ＶREG が出力される。
【００３７】
　例えば、負荷電流が１０ｍＡの場合、定電流回路４０を介して５ｍＡが供給され、ＰＭＯＳ３１を介して不足分の５ｍＡが供給される。そして、ＮＭＯＳ３２はオフ状態となる。
【００３８】
　また、負荷電流が１ｍＡの場合、ＰＭＯＳ３１はオフ状態となり、定電流回路４０から出力ノードＮＯに供給された５ｍＡの内、１ｍＡが負荷回路に供給され、余剰分の４ｍＡはＮＭＯＳ３２を介して接地電位ＧＮＤに流れる。
【００３９】
　以上のように、この実施例１の電圧レギュレータは、定電流回路４０に並列にＰＭＯＳ３１を設けると共に、負荷回路に並列にＮＭＯＳ３２を設け、出力ノードＮＯが電圧ＶREG となるように、これらのＰＭＯＳ３１とＮＭＯＳ３２を制御するように構成している。　　　
【００４０】
　これにより、負荷回路に流れる負荷電流が定電流回路４０の能力を越えない限り、電源電圧ＶＤＤから供給される電流が一定値となるので、電源電流波形のモニタによる負荷回路の内部状態の解析が不可能になる。
【００４１】
　また、負荷電流が定電流回路４０の能力を越えたときには、その不足分だけをＰＭＯＳ３１から供給するので、電源電圧ＶＤＤから供給される電流の変動は少なく、負荷回路の内部状態の解析は非常に困難である。
【００４２】
　従って、定電流回路４０の電流を適切な値に設定することにより、消費電力をほとんど増加させず、かつ負荷回路の動作解析が困難な電圧レギュレータが得られる。
【実施例２】
【００４３】
　図５は、本発明の実施例２を示す電圧レギュレータの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４４】
　この電圧レギュレータは、図１中の出力ノードＮＯと接地電位ＧＮＤ間に直列接続された抵抗３６，３７の間に、抵抗３８を挿入したものである。この抵抗３６，３８の値の合計は、図１中の抵抗３６の値と同じ値に設定されている。抵抗３６，３８の接続箇所の比較電圧ＶＣ１を増幅回路１０1 の＋入力端子に与え、抵抗３８，３７の接続箇所の比較電圧ＶＣ２を増幅回路１０2 の＋入力端子に与えるように構成している。
【００４５】
　抵抗３８の値は、増幅回路１０1 ，１０2 のオフセットのばらつき電圧以上の電位差を、これらの増幅回路１０1 ，１０2 の＋入力端子に与えることができる値に設定されている。なお、抵抗３６，３８，３７の抵抗比は、出力ノードＮＯの電圧ＶREG に対し、比較電圧ＶＣ２が基準電圧ＶＲのレベルと等しくなるような分圧比が設定される。即ち、抵抗３６，３８，３７の値をそれぞれＲ36，Ｒ38，Ｒ37とすると、次式のようになる。
　　ＶＲ＝ＶREG ×Ｒ37／（（Ｒ36＋Ｒ38）＋Ｒ37）
【００４６】
　また、増幅回路１０2 の駆動能力は、増幅回路１０2 よりも大きく設定されている。その他の構成は、図１と同様である。
【００４７】
　次に動作を説明する。
　まず、電源電圧ＤＶＶが供給され、基準電圧ＶＲ、定電流制御信号ＣＳ、定電流回路４０が安定すると、増幅回路１０1 の出力電圧ＶＯ１は、比較電圧ＶＣ１が基準電圧ＶＲと同レベルになるように、電流源であるＰＭＯＳ３１のゲートを制御しようとする。また、増幅回路１０2 の出力電圧ＶＯ２は、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになるように、ＮＭＯＳ３２のゲートを制御する。
【００４８】
　この時、増幅回路１０1 は、増幅回路１０2 よりも駆動能力があるため、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになる。そして、抵抗３８を設けたことにより、比較電圧ＶＣ１は基準電圧ＶＲに対して若干高いレベルになる。従って、電圧ＶREG は、増幅回路１０2 及びＮＭＯＳ３２によって一定の電圧になり、内部電圧として内部に供給されるようになる。
【００４９】
　比較電圧ＶＣ１は、基準電圧ＶＲよりも高いため、増幅回路１０1 の出力電圧ＶＯ１は“Ｈ”レベルであり、電流源であるＰＭＯＳ３１は“ＯＦＦ”状態である。即ち、通常では、内部への電流供給は定電流回路４０のみから行われることになる。
【００５０】
　内部回路の電流消費が定電流回路４０の供給能力を越えると、電圧ＶREG は徐々に下がり、そのうちに比較電圧ＶＣ１は基準電圧ＶＲに近付く。比較電圧ＶＣ１が基準電圧ＶＲを下回ると、増幅回路１０1 の出力電圧ＶＯ１は低下し、電流源であるＰＭＯＳ３１を“ＯＮ”にさせ、比較電圧ＶＣ１を上げようとする。即ち、内部回路の電流消費が定電流回路４０の供給能力を越えた場合は、２つの増幅回路１０1 ，１０2 、ＰＭＯＳ３１及びＮＭＯＳ３２によって、出力ノードＮＯの電圧ＶREG が制御される。
【００５１】
　以上のように、この実施例２の電圧レギュレータは、増幅回路１０1 に与える比較電圧ＶＣ１を、増幅回路１０2 に与える比較電圧ＶＣ２よりも高くなるように設定している。これにより、ＰＭＯＳ３１よりもＮＭＯＳ３２の制御が優先され、内部回路への電流供給は定電流回路４０から供給される。従って、定電流回路４０の供給能力を越えた時にのみ、ＰＭＯＳ３１から電流が供給されるので、内部電流消費のモニタが困難になり、更にセキュリティ対策の効果が大きくなるという利点がある。
【実施例３】
【００５２】
　図６は、本発明の実施例３を示す電圧レギュレータの構成図であり、図５中の要素と共通の要素には共通の符号が付されている。
【００５３】
　この電圧レギュレータは、図５中の増幅回路１０2 に代えて、制御信号Ｓ１によって動作が制御される増幅回路１０Ａを設けている。また、定電流回路４０に直列に、制御信号Ｓ１によってオン／オフ制御されるスイッチ用のＰＭＯＳ５１を設けると共に、増幅回路１０Ａの出力側と接地電位ＧＮＤの間に、この制御信号Ｓ１によってオン／オフ制御されるスイッチ用のＮＭＯＳ５２を設けている。その他の構成は、図５と同様である。
【００５４】
　図７は、図６中の増幅回路１０Ａの一例を示す回路図であり、図４（ａ）中の要素と共通の要素には共通の符号が付されている。
【００５５】
　この増幅回路１０Ａは、図４（ａ）の増幅回路に、ＮＭＯＳ２５、ＰＭＯＳ２６，２７、及びインバータ２８を追加したものである。
【００５６】
　ＮＭＯＳ２５は、ノードＮ１１と接地電位ＧＮＤの間に接続され、制御信号Ｓ１によってゲートが制御されるようになっている。ＰＭＯＳ２６は、ＰＭＯＳ１１，１２のソースとＰＭＯＳ１３のドレインの間に挿入され、制御信号Ｓ１によってゲートが制御されるようになっている。また、ＰＭＯＳ２７は、ＰＭＯＳ２４のゲートとソースの間に接続され、制御信号Ｓ１をインバータ２８で反転した信号によってゲートが制御されるようになっている。
【００５７】
　次に動作を説明する。
　制御信号Ｓ１がレベル“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとなる。従って、制御信号Ｓ１が“Ｌ”のときの図６の電圧レギュレータの動作は、図５の電圧レギュレータと同じである。
【００５８】
　一方、制御信号Ｓ１がレベル“Ｈ”のとき、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。
【００５９】
　従って、制御信号Ｓ１が“Ｈ”のとき、この電源レギュレータは、図３（ａ）の従来のシリーズ型の電源レギュレータと同様の構成となる。
【００６０】
　以上のように、この実施例３の電源レギュレータは、制御信号Ｓ１に応じて、定電流回路４０を切り離すためのＰＭＯＳ５１と、出力ノードＮＯに並列に接続されたＮＭＯＳ３２をオフ状態にするためのＮＭＯＳ５２を有すると共に、この制御信号Ｓ１によってほとんどの動作が停止される増幅回路１０Ａを有している。このため、実施例２と同様の利点に加えて、セキュリティ上問題とならない動作状態の場合には、制御信号Ｓ１を“Ｈ”に設定することにより、シリーズ型の電源レギュレータを構成することが可能になり、更に消費電力を削減することができるという利点がある。
【実施例４】
【００６１】
　図８は、本発明の実施例４を示す電圧レギュレータの構成図であり、図６中の要素と共通の要素には共通の符号が付されている。
【００６２】
　この電圧レギュレータは、図６中の増幅回路１０1 に代えて、待機信号ＳＡによって動作が制御される増幅回路１０Ｂを設けている。また、待機信号ＳＡと制御信号ＳＢの論理和を取るための論理和ゲート（以下、「ＯＲ」という）５３を設け、このＯＲ５３の出力信号によって増幅回路１０Ａ、ＰＭＯＳ５１及びＮＭＯＳ５２を制御するようにしている。その他の構成は、図６と同様である。
【００６３】
　図９は、図８中の増幅回路１０Ｂの一例を示す回路図であり、図４（ａ）中の要素と共通の要素には共通の符号が付されている。
【００６４】
　この増幅回路１０Ｂは、図４（ａ）の増幅回路に、直列接続されたＰＭＯＳ２９ａ，２９ｂを追加すると共に、ＰＭＯＳ１３に代えて電流容量の少ないＰＭＯＳ１３ａを設けたものである。ＰＭＯＳ１３ａのゲート幅は、増幅回路１０ＢによってＰＭＯＳ３１を駆動できる最小の寸法に設定され、このＰＭＯＳ１３ａとＰＭＯＳ２９ａのゲート幅の合計が、ＭＯＳ１３のゲート幅に等しくなるように構成されている。
【００６５】
　ＰＭＯＳ２９ａのソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳ２９ｂのソースに接続されている。更に、ＰＭＯＳ２９ｂのドレインは、ＰＭＯＳ１３ａのドレインに接続されている。そして、ＰＭＯＳ２９ａ，２９ｂのゲートには、定電流制御信号ＣＳと制御信号ＳＡがそれぞれ与えられるようになっている。その他の構成は、図４（ａ）と同様である。
【００６６】
　次に動作を説明する。
　待機信号ＳＡと制御信号ＳＢが共に“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとなる。更に、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが並列に接続される。従って、待機信号ＡＳと制御信号ＳＢが“Ｌ”のときの図８の電圧レギュレータの動作は、図５の電圧レギュレータと同じである。
【００６７】
　待機信号ＳＡが“Ｌ”で、制御信号ＳＢが“Ｈ”のとき、ＰＭＯＳ５１はオフとなり、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。更に、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが並列に接続される。従って、待機信号が“Ｌ”で制御信号ＳＢが“Ｈ”のとき、この電源レギュレータは、図３（ａ）の従来のシリーズ型の電源レギュレータと同様の構成となる。
【００６８】
　待機信号ＳＡが“Ｈ”のときは、制御信号ＳＢのレベルに関係なく、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。これにより、定電流回路４０が切り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほとんどの電流経路がカットオフされる。一方、増幅回路１０Ｂでは、ＰＭＯＳ２９ｂがオフとなり、ＰＭＯＳ１３ｂが切り離される、これにより、増幅回路１０ＢのＰＭＯＳ３１に対する駆動能力が低下すると共に、この増幅回路１０Ｂの消費電力が低減する。従って、制御信号ＳＡが“Ｌ”のとき、この電源レギュレータは、低消費電力モードのシリーズ型の構成となる。
【００６９】
　以上のように、この実施例４の電源レギュレータは、待機信号ＳＡに応じて、低消費電力モードとなるように構成された増幅回路１０Ｂを有している。これにより、待機信号ＳＡと制御信号ＳＢにより、実施例３と同様のセキュリティを必要とする動作と、セキュリティを必要としない動作に加えて、例えば待機時に低消費電力モードの動作を行うことができるという利点がある。
【００７０】
　なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００７１】
（ａ）　ＰＭＯＳ３１とＮＭＯＳ３２に代えて、バイポーラトランジスタを使用しても良い。
【００７２】
（ｂ）　増幅回路１０や定電流回路４０等の構成は、図示したものに限定されず、同様の動作が可能なものであれば、どのような回路構成のものでも適用可能である。
【００７３】
（ｃ）　位相補償用のコンデンサ３３，３４の接続箇所は、図示した箇所に限定されず、位相補償によって増幅回路が発振状態となることを防止することができれば良い。
【００７４】
（ｄ）　図６及び図８中のＮＭＯＳ５２に代えて、出力ノードＮＯとＮＭＯＳ３２の間にＰＭＯＳを設け、このＰＭＯＳをＰＭＯＳ５１と同じように制御信号Ｓ１でオン／オフ制御するようにしても良い。
【００７５】
（ｅ）　図８中のＯＲ５３を省略し、待機信号ＳＡで増幅回路１０Ａ，１０Ｂを制御するようにしても良い。その場合、待機信号ＳＡによって、セキュリティを必要とする動作と、低消費電力動作の２つの動作モードの切り替えができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１を示す電圧レギュレータの構成図である。
【図２】ＩＣカードの一例を示すシステム構成図である。
【図３】従来の電圧レギュレータの構成図である。
【図４】図１中の増幅回路と定電流回路の一例を示す回路図である。
【図５】本発明の実施例２を示す電圧レギュレータの構成図である。
【図６】本発明の実施例３を示す電圧レギュレータの構成図である。
【図７】図６中の増幅回路１０Ａの一例を示す回路図である。
【図８】本発明の実施例４を示す電圧レギュレータの構成図である。
【図９】図８中の増幅回路１０Ｂの一例を示す回路図である。
【符号の説明】
【００７７】
　１０，１０Ａ，１０Ｂ　　増幅回路
　３１，５１　　ＰＭＯＳ
　３２，５２　　ＮＭＯＳ
　３３〜３５　　コンデンサ
　３６〜３８　　抵抗
　４０　　定電流回路
　５３　　ＯＲ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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