(57)【要約】【課題】シェアード信号による消費電流を削減した半導体装置を提供すること。【解決手段】センス動作及びプリチャージ動作を行なう際に、昇圧電源と外部電源とを切り替えて信号電圧の昇圧を行なう半導体記憶装置で、外部電源により昇圧を行なう時間の長さを、センス動作とプリチャージ動作とで変える。【選択図】　　　図１
2004055086.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置がセンス動作及びプリチャージ動作を行なう際に、それぞれ異なる特性を有する複数の電源を用いて信号電圧を昇圧する方法であって、前記複数の電源の一電源から他の一電源に切り替えながら前記信号電圧の昇圧を行なう方法において、
前記複数の電源の一により昇圧を行なう時間の長さが、センス動作とプリチャージ動作とで異なることを特徴とする信号電圧昇圧方法。
【請求項２】
半導体記憶装置のセンスアンプとセルとの間に接続されるシェアード信号を発生するシェアード信号発生回路であって、前記半導体記憶装置がセンス動作及びプリチャージ動作を行なう際、夫々が異なる特性を有する２つの電源を切り替えて用いて前記シェアード信号を昇圧するシェアード信号発生回路において、
前記電源の一方を用いて昇圧を行なう時間の長さが、センス動作とプリチャージ動作とで異なることを特徴とするシェアード信号発生回路。
【請求項３】
一のセンスアンプにつき二のセルを備える半導体記憶装置のセンスアンプとセルとの間に接続されるシェアード信号を発生するシェアード信号発生回路であって、前記半導体記憶装置がセンス動作及びプリチャージ動作を行なう際、夫々が異なる特性を有する２つの電源を切り替えて用いて前記シェアード信号を昇圧するシェアード信号発生回路において、
前記二のセルの一方を選択する選択信号に応じて、電源を切り替えるタイミングを変更するタイミング変更回路を備えることを特徴とするシェアード信号発生回路。
【請求項４】
請求項３に記載のシェアード信号発生回路において、前記タイミング変更回路は、一方の端子を前記選択信号に接続したキャパシタを備えることを特徴とするシェアード信号発生回路。
【請求項５】
請求項３に記載のシェアード信号発生回路において、前記タイミング変更回路は、一方の端子を前記選択信号に接続したＮＯＲ回路を備えることを特徴とするシェアード信号発生回路。
【請求項６】
請求項２乃至５のいずれかに記載のシェアード信号発生回路を備える半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｕｍ−Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の消費電力削減に関する。
【０００２】
【従来の技術】
ＤＲＡＭの記憶容量は年々増大しており、それに伴い消費電流は増加する一方である。そのため、ＤＲＡＭの消費電力を削減する技術への要求は年々強くなっている。特に、昇圧電源の効率が低いことが着目されており、昇圧電源での消費電力を削減する技術が求められている。
【０００３】
こうした技術のひとつに、昇圧が必要なレベルの信号を、一旦外部電源である程度まで充電した後で、残りを昇圧電源で充電することにより、効率の悪い昇圧電源の使用を極力減らす方式がある。
【０００４】
図６を参照してこのような従来の方法を採用したＤＲＡＭ１について説明する。ＤＲＡＭ１は、センスアンプ２ひとつにつき、２つのプレート３及び４がセンスアンプ２の左右に接続した構造を有する。プレート３及び４のセルからの信号（微少差電位）はセンスアンプ２に供給される。即ち、プレート３のセルからの信号ＢＬＴＰ０とＢＬＮＰ０の微少差電位と、プレート４のセルからの信号ＢＬＴＰ１とＢＬＮＰ１との微少差電位は、ビット線ＢＬＴＳＡ及びＢＬＮＳＡからセンスアンプ２に入力される。センスアンプ２はこれらの微少差電位を増幅する。
【０００５】
センスアンプ２とプレート３の間にはシェアード信号ＴＧＬが接続される。また、セルアンプ２とプレート４の間にはシェアード信号ＴＧＲが接続される。これらのシェアード信号は、従来、図７に示すようなシェアード信号発生回路１０を用いて発生していた。
【０００６】
信号ＴＧＳがインバータ１１Ｌ及び１１Ｒに入力される。プレート選択信号Ｐ０ＥＮがインバータ１２Ｒに入力される。プレート選択信号Ｐ１ＥＮがインバータ１２Ｌに入力される。
【０００７】
インバータ１１Ｌ及び１２Ｌの出力はＮＡＮＤ回路１３Ｌに入力される。ＮＡＮＤ回路１３Ｌの出力は二分岐され、一方はインバータ１４Ｌ及び１５Ｌを経てＮＯＲ回路１６Ｌに入力され、他方はＮＯＲ回路１６Ｌに直接入力される。ここで、インバータ１４Ｌ及び１５Ｌは十分な遅延時間を有するものとする。このようなインバータ１４Ｌ、１５Ｌ及びＮＯＲ回路１６Ｌにより、外部電源ＶＤＤから昇圧電源ＶＰＰに切り替えるタイミングを作っている。ＮＡＮＤ回路１３Ｒ、インバータ１４Ｒ及び１５Ｒ、ＮＯＲ回路１６Ｒについても同様である。
【０００８】
また、トランジスタ１８Ｌ、１９Ｌ、２０Ｌ、１８Ｒ、１９Ｒ及び２０Ｒを介して昇圧電源ＶＰＰが供給される。更に、トランジスタ２１Ｌ及び２１Ｒを介して外部電源ＶＤＤが供給される。
【０００９】
シェアード信号発生回路１０がプレート３のセルをプリチャージするとき、図８に示すように、シェアード信号ＴＧＲが区間ｔ１の間は外部電源ＶＤＤで充電され、続いて、区間ｔ２の間は昇圧電源ＶＰＰで充電される。
【００１０】
ここで、区間ｔ１におけるグラフの傾きは、区間ｔ２における傾きよりも小さいことに注意されたい。また、外部電源ＶＤＤによる充電時間が長いほど、消費電力の削減効果は大きくなることにも注意されたい。
【００１１】
このようなシェアード信号発生回路１０によれば、その回路構成上、外部電源ＶＤＤにてシェアード信号を充電する時間は、プリチャージ動作とセンス動作で等しくなる。
【００１２】
【発明が解決しようとする課題】
従って、セルリストア特性（ｔＲＣスペック）を満足するため、より時間的な制約が厳しいセンス動作を基準として外部電源ＶＤＤによる充電時間を定めると、必然的にプリチャージ動作時における外部電源ＶＤＤによる充電時間も、センス動作と同じ時間的な制約を受けてしまうことになる。その結果、プリチャージ動作の際に外部電源ＶＤＤをより長い時間用いて充電を行なえば期待できるであろう消費電力削減効果が得られていないという問題があった。
【００１３】
また、昇圧電源の消費電力が大きいと、プリチャージ時の昇圧電源ＶＰＰによるノイズが大きくなり、結果としてプリチャージ特性（ｔＲＰスペック）も悪化するという問題があった。
【００１４】
本発明はこのような状況に鑑みてなされたものであり、本発明が解決しようとする課題は、シェアード信号の消費電流を出来る限り削減した半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
上述の課題を解決するため、本発明は、次のような信号電圧昇圧方法、シェアード信号発生回路及び半導体記憶装置を提供する。
【００１６】
即ち、本発明は、半導体記憶装置がセンス動作及びプリチャージ動作を行なう際に、それぞれ異なる特性を有する複数の電源を用いて信号電圧を昇圧する方法であって、複数の電源の一電源から他の一電源に切り替えながら信号電圧の昇圧を行なう方法において、複数の電源の一により昇圧を行なう時間の長さが、センス動作とプリチャージ動作とで異なることを特徴とする信号電圧昇圧方法を提供する。
【００１７】
この方法によれば、より時間的な制約が厳しいセンス動作時に、外部電圧による充電時間を短くして昇圧電源による充電時間を長くとることにより、全体の充電時間を短く抑えることと、プリチャージ動作時に、逆に外部電圧による充電時間を長くして昇圧電源による充電時間を短くすることにより、消費電力を削減することとを、両立することができる。
【００１８】
また、本発明は、半導体記憶装置のセンスアンプとセルとの間に接続されるシェアード信号を発生するシェアード信号発生回路であって、半導体記憶装置がセンス動作及びプリチャージ動作を行なう際、夫々が異なる特性を有する２つの電源を切り替えて用いてシェアード信号を昇圧するシェアード信号発生回路において、電源の一方を用いて昇圧を行なう時間の長さが、センス動作とプリチャージ動作とで異なることを特徴とするシェアード信号発生回路を提供する。
【００１９】
更に、本発明は、一のセンスアンプにつき二のセルを備える半導体記憶装置のセンスアンプとセルとの間に接続されるシェアード信号を発生するシェアード信号発生回路であって、半導体記憶装置がセンス動作及びプリチャージ動作を行なう際、夫々が異なる特性を有する２つの電源を切り替えて用いてシェアード信号を昇圧するシェアード信号発生回路において、二のセルの一方を選択する選択信号に応じて、電源を切り替えるタイミングを変更するタイミング変更回路を備えることを特徴とするシェアード信号発生回路を提供する。
【００２０】
このシェアード信号発生回路において、タイミング変更回路は、一方の端子を選択信号に接続したキャパシタを備えることとしてもよい。または、タイミング変更回路は、一方の端子を選択信号に接続したＮＯＲ回路を備えることとしてもよい。
【００２１】
更に、本発明は、これらのシェアード信号発生回路を備える半導体記憶装置を提供する。
【００２２】
【発明の実施の形態】
本発明では、センスアンプとセル部の間に接続されるシェアード（以下ＴＧと記す）を、昇圧レベルに充電する際に、一旦外部電源で充電した後、昇圧電源で充電する方式のＤＲＡＭにおいて、センス時とプリチャージ時で、外部電源の充電時間を変える事を特徴としている。
【００２３】
シェアード信号発生回路は、遅延素子を利用して、外部電源から昇圧電源に切り替える時間を作っている。より具体的には、本発明では、シェアード信号発生回路は、この素子の遅延時間をセンス時とプリチャージ時とで変更する手段を備える。
【００２４】
このシェアード信号発生回路は、シェアード信号ＴＧＬをＨレベルにする過程で、次のように動作する。
【００２５】
センス動作のとき、プレート選択信号Ｐ０ＥＮはＨレベルである。このため、シェアード信号ＴＧＬをＨレベルに充電する時、キャパシタＮ１Ｌ、Ｎ２Ｌのチャネルが形成されない。従って、キャパシタＮ１Ｌ及びＮ２Ｌは遅延時間に影響を与えない。
【００２６】
これに対して、プリチャージ動作のとき、プレート選択信号Ｐ０ＥＮはＬレベルである。このため、キャパシタＮ１Ｌ、Ｎ２Ｌのチャネルが形成され、インバータ１４Ｌ及び１５Ｌの負荷として寄与するので、遅延時間が長くなる。その結果、外部電源による充電時間を長くすると共に、昇圧電源による充電時間を短くすることができる。
【００２７】
同様に、シェアード信号ＴＧＲをＨレベルにする過程では、上述の動作において、プレート選択信号Ｐ０ＥＮをＰ１ＥＮに置き換え、シェアード信号ＴＧＬをＴＧＲに置き換え、キャパシタＮ１Ｌ及びＮ２ＬをＮ１Ｒ及びＮ２Ｒに置き換えた説明が成り立つ。
【００２８】
このようにして、センス時とプリチャージ時で外部電源で充電する時間を変えているため、セルリストア特性（ｔＲＣスペック）を満足した上で、ＶＰＰの消費電流を効率的に削減出来るという効果が得られる。
【００２９】
本発明の第１の実施の形態であるシェアード信号発生回路３０について説明する。シェアード信号発生回路３０は前述の従来の技術であるシェアード信号発生回路１０に代わってＤＲＡＭ１と共に用いられる。
【００３０】
図６に示したＤＲＡＭ１において、プレート３のセルデータをセンスする場合、外部から入力されるＡＣＴコマンドに応じてプレート選択信号Ｐ０ＥＮがＨレベルになり、シェアード信号ＴＧＲがＬレベルになる。その後、ワード線を動作させ、センスアンプ２内のビット線ＢＬＴＳＡ及びＢＬＮＳＡに十分な差電位が得られた後、センスアンプ活性化信号ＳＥ１にてセンスアンプ２を活性化する。その直後、信号ＴＧＳをＨレベルにしてシェアード信号ＴＧＬをＬレベルにする。これにより、センスアンプ２の負担を軽減し、高速なセンス動作を可能とする。この後、信号ＴＧＳをＬレベルにしてシェアード信号ＴＧＬをＨレベルにすることにより、プレート３のセルのリストア動作を行なう。
【００３１】
また、プリチャージ時には、プレート４のセルの信号ＢＬＴＰ１及びＢＬＮＰ１に対してプリチャージを行うため、シェアード信号ＴＧＲをＨレベルにする必要がある。
【００３２】
シェアード信号発生回路３０の構成について説明する。シェアード信号発生回路３０は、前述のシェアード信号発生回路１０の代わりに用いられるものであり、キャパシタ３１Ｌ、３２Ｌ、３１Ｒ及び３２Ｒを備える点が大きく異なる。その他の構成回路についてはほぼ同様である。
【００３３】
図１を参照すると、シェアード信号ＴＧＬ及びＴＧＲを発生するシェアード信号発生回路３０は以下のように構成されている。尚、インバータ１４Ｌ、１５Ｌ、１４Ｒ及び１５Ｒが、充分な遅延時間を持つ点についても前述と同様である。
【００３４】
プレート３のセルデータを増幅する時、プレート選択信号Ｐ０ＥＮがＨレベルになり、シェアード信号ＴＧＲがＬレベルになる。その後、ワード線を活性化し、ビット線ＢＬＴＳＡ及びＢＬＮＳＡに充分な差電位が得られた後、センスアンプ活性化信号ＳＥ１をＨレベルにしてセンスアンプを活性化する。その直後、ビット線ＢＬＴＳＡ及びＢＬＮＳＡを高速に増幅するため、信号ＴＧＳをＨにして、一旦シェアード信号ＴＧＬをＬレベルにした後、信号ＴＧＳをＬにし、シェアード信号ＴＧＬをＨレベルにする。この時、プレート選択信号Ｐ０ＥＮがＨレベルのため、キャパシタＮ１Ｌ、Ｎ２Ｌのチャネルは形成されず、負荷として寄与されない遅延時間分だけ、外部電源ＶＤＤでシェアード信号ＴＧＬを充電した後、昇圧電源ＶＰＰで充電する。
【００３５】
プリチャージ時には、プレート選択信号Ｐ０ＥＮがＬレベルとなり、シェアード信号ＴＧＲをＨレベルにする。この時、プレート選択信号Ｐ１ＥＮはＬレベルであり、キャパシタＮ１Ｒ、Ｎ２Ｒのチャネルが形成され、インバータ３１Ｒ及び３２Ｒの負荷容量として寄与する。これにより、センス時より、長い時間、外部電源ＶＤＤでの充電を行った後、昇圧電源ＶＰＰでの充電を行う。以上より、センス時とプリチャージ時それぞれのＴＧの動作が行われる。
【００３６】
尚、図のセンスアンプ２やプレート３、４及びこれらのセルの構成については、当業者にとってよく知られており、また本発明とは直接関係しないので、これらの構成に関する説明は省略する。
【００３７】
続いて、シェアード信号発生回路３０の動作について説明する。まず、センス時の動作について図２のタイミング図を用いて説明する。
【００３８】
センス動作であるので、プレート選択信号Ｐ０ＥＮが選択される。これにより、選択したプレート３と反対のプレート４に接続されるシェアード信号ＴＧＲはＬレベルにされる。
【００３９】
その後、選択プレート３のワード線を選択し、ある一定時間待った後、センスアンプ活性化信号ＳＥ１をＨレベルにし、センス動作を行う。この時、センス高速化のために、信号ＴＧＳをＨレベルにしシェアード信号ＴＧＬを一旦Ｌレベルにする事で、負荷を少なくして、高速にセンスを行う。
【００４０】
その後、信号ＴＧＳをＬレベルにし、シェアード信号ＴＧＬをＨレベルにし、セルリストアを行う。シェアード信号ＴＧＬをＨレベルに充電する際、消費電流削源のため、一旦外部電源ＶＤＤで充電し、昇圧電源ＶＰＰで充電する動作を行うが、外部電源ＶＤＤで充電する時間ｔ３が大きいと、セルリストアが遅れてしまうため、ｔ３はあまり大きく出来ない点に留意する必要がある。
【００４１】
一方、プリチャージ動作に付いては図３のタイミング図に従って実行される。即ち、プリチャージ時はシェアード信号Ｐ０ＥＮがＬレベルになり、選択プレート３と反対側のプレート４に接続されるシェアード信号ＴＧＲは、Ｈレベルになる。この時、プレート選択信号Ｐ１ＥＮはＬレベルのため、インバータ１４Ｒ及び１５Ｒが動作する時には、キャパシタ３１Ｒ及び３２Ｒのチャネルが形成され、負荷として寄与する。プリチャージ時は、次のセンス時のワード活性化までに、シェアード信号ＴＧＲを昇圧レベルに充電すれば良いため、プリチャージ動作時の外部電源ＶＤＤでの充電時間ｔ４は、センス動作時の外部電源ＶＤＤでの充電時間ｔ３より大きくする事が可能である。
【００４２】
このように、シェアード信号発生回路３０によれば、センス時とプリチャージ時で、シェアード信号を外部電源ＶＤＤで充電する時間を変えているので、センス時のリストア時間の遅れを最小限に止めつつ、プリチャージ時のシェアード信号による消費電流を削減することができる。
【００４３】
発明者らの実験結果によれば、２５６ＭＢのＲＤＲＡＭ（Ｒａｍｂｕｓ　ＤＲＡＭ）に本発明を適用したとき、動作周波数８００ＭＨｚ、ｔＳＳ＝２０ｎＳ動作時において、ＶＰＰ電流を従来の２５ｍＡから２３ｍＡに削減することが出来た。これをＶＤＤ電流に換算すると５ｍＡに相当する。
【００４４】
次に、本発明の第２の実施の形態であるシェアード信号発生回路４０について説明する。図４及び図７を参照してシェアード信号発生回路４を従来技術であるシェアード信号発生回路１０と比較すると、インバータ１５Ｌ及び１５Ｒの代わりに、ＮＯＲ回路４１Ｌ及び４１Ｒを備える点で大きく異なる。ＮＯＲ回路４１Ｌには、インバータ１４Ｌの出力と、プレート選択信号Ｐ０ＥＮとが入力され、その出力はＮＯＲ回路１６Ｌに入力されている。同様に、ＮＯＲ回路４１Ｒには、インバータ１４Ｒの出力と、プレート選択信号Ｐ１ＥＮとが入力され、その出力はＮＯＲ回路１６Ｒに入力されている。
【００４５】
図４からも分かるように、信号ＴＧＳがＬレベルであっても、プレート選択信号Ｐ０ＥＮがＨレベルならば、インバータ１４Ｌ及びＮＯＲ回路１６Ｌによる遅延はディセーブルとなり、外部電源ＶＤＤによる充電を行なわない。
【００４６】
従って、シェアード信号発生回路４０の動作は図５のようになる。即ち、センス時は、外部電源ＶＤＤの使用無しに、昇圧電源ＶＰＰのみで、シェアード信号を昇圧レベルまで充電する。これにより、リストアを最速で行なうことが可能でありながら、プリチャージ時には消費電流を削減することが出来る。
【００４７】
このように、シェアード信号発生回路４０によれば、セルリストア特性に悪影響を与えることなく、昇圧電源ＶＰＰによる消費電流を削減するという効果が得られる。
【００４８】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、当業者の通常の知識の範囲内でその変更や改良が可能であることは勿論である。例えば、外部電源ＶＤＤは、アレイ降圧電源ＶＤＬや、周辺降圧電源ＶＰＥＲＩ等に変更してもよい。
【００４９】
【発明の効果】
本発明によれば、センス時とプリチャージ時でシェアード信号を外部電源ＶＤＤで充電する時間を変えることができる。これにより、センス時のリストア時間の遅れを最小限に止めつつ、プリチャージ時のシェアード信号による消費電流を削減することができる。従って、動作速度を犠牲にすることなく消費電力を削減した半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるシェアード信号発生回路３０の回路図である。
【図２】シェアード信号発生回路３０の動作を説明するためのタイミングチャートである。
【図３】シェアード信号発生回路３０の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施の形態であるシェアード信号発生回路４０の回路図である。
【図５】シェアード信号発生回路４０の動作を説明するためのタイミングチャートである。
【図６】ＤＲＡＭにおけるセンスアンプ、セル及びシェアード信号の接続を説明するためのブロック図である。
【図７】従来のシェアード信号発生回路１０の回路図である。
【図８】シェアード信号発生回路１０の動作を説明するためのタイミングチャートである。
【符号の説明】
１　ＤＲＡＭ
２　センスアンプ
３、４　プレート
１０、３０、４０　シェアード信号発生回路
１１Ｌ、１１Ｒ、１２Ｌ、１２Ｒ、１４Ｌ、１４Ｒ、１５Ｌ、１５Ｒ　インバータ
１３Ｌ、１３Ｒ　ＮＡＮＤ回路
１６Ｌ、１６Ｒ、４１Ｌ、４１Ｒ　ＮＯＲ回路
３１Ｌ、３１Ｒ、３２Ｌ、３２Ｒ　キャパシタ
【図１】
2004055086.tif 000003
【図２】
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【図３】
2004055086.tif 000005
【図４】
2004055086.tif 000006
【図５】
2004055086.tif 000007
【図６】
2004055086.tif 000008
【図７】
2004055086.tif 000009
【図８】
2004055086.tif 000010