(57)【要約】【課題】寄生抵抗の増加を抑制する。【解決手段】一実施形態のメモリデバイスは、第１配線と、第２配線と、各々の第１端が第１配線に共通接続された第１ストリング及び第２ストリングと、各々の第２端が第２配線に共通接続された第３ストリング及び第４ストリングと、第１ストリング及び第２ストリングの各々の第２端と、第３ストリング及び第４ストリングの各々の第１端と、に共通接続された第３配線と、ドライバと、を備える。第１ストリング、第２ストリング、第３ストリング、及び第４ストリングの各々は、直列接続された第１スイッチ素子及びメモリセルを含む。メモリセルは、並列接続された第２スイッチ素子及び抵抗変化素子を含む。第３配線は、第１配線又は第２配線を介してドライバと接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１配線と、
第２配線と、
各々の第１端が前記第１配線に共通接続された第１ストリング及び第２ストリングと、
各々の第２端が第２配線に共通接続された第３ストリング及び第４ストリングと、
前記第１ストリング及び前記第２ストリングの各々の第２端と、前記第３ストリング及び前記第４ストリングの各々の第１端と、に共通接続された第３配線と、
ドライバと、
を備え、
前記第１ストリング、前記第２ストリング、前記第３ストリング、及び前記第４ストリングの各々は、直列接続された第１スイッチ素子及びメモリセルを含み、
前記メモリセルは、並列接続された第２スイッチ素子及び抵抗変化素子を含み、
前記第３配線は、前記第１配線又は前記第２配線を介して前記ドライバと接続される、
メモリデバイス。
【請求項２】
前記第１ストリング、前記第２ストリング、前記第３ストリング、及び前記第４ストリングの各々の第１スイッチ素子の制御端は、互いに異なる配線に接続された、
請求項１記載のメモリデバイス。
【請求項３】
前記第１ストリングのメモリセルへデータを書き込む際、
前記第１ストリング、前記第３ストリング、及び前記第４ストリングの各々の第１スイッチ素子はオン状態となり、
前記第２ストリングの第１スイッチ素子はオフ状態となる
ように構成された、
請求項２記載のメモリデバイス。
【請求項４】
前記第１ストリングのメモリセルからデータを読み出す際、
前記第１ストリング、前記第３ストリング、及び前記第４ストリングの各々の第１スイッチ素子はオン状態となり、
前記第２ストリングの第１スイッチ素子はオフ状態となる
ように構成された、
請求項３記載のメモリデバイス。
【請求項５】
前記第１ストリングのメモリセルからデータを読み出す際、
前記第１ストリング及び前記第３ストリングの各々の第１スイッチ素子はオン状態となり、
前記第２ストリング及び前記第４ストリングの各々の第１スイッチ素子はオフ状態となる
ように構成された、
請求項３記載のメモリデバイス。
【請求項６】
前記第１ストリング及び前記第２ストリングの各々の第２スイッチ素子の制御端は、第４配線に共通接続され、
前記第３ストリング及び前記第４ストリングの各々の第２スイッチ素子の制御端は、第５配線に共通接続された、
請求項２記載のメモリデバイス。
【請求項７】
前記第１ストリング、前記第２ストリング、前記第３ストリング、及び前記第４ストリングの各々の第２スイッチ素子の制御端は、互いに異なる配線に接続され、
前記第１ストリング、前記第２ストリング、前記第３ストリング、及び前記第４ストリングの各々の第１スイッチ素子の制御端は、互いに異なる配線に接続された、
請求項２記載のメモリデバイス。
【請求項８】
前記第１ストリングのメモリセルにデータを書き込む際、又は前記第１ストリングのメモリセルからデータを読み出す際、
前記第１ストリング及び前記第２ストリングの各々の第２スイッチ素子はオフ状態となり、
前記第３ストリング及び前記第４ストリングの各々の第２スイッチ素子はオン状態となる
ように構成された、
請求項７記載のメモリデバイス。
【請求項９】
前記第１ストリングのメモリセルにデータを書き込む際、又は前記第１ストリングのメモリセルからデータを読み出す際、
前記第１ストリングの第２スイッチ素子はオフ状態となり、
前記第２ストリング、前記第３ストリング、及び前記第４ストリングの各々の第２スイッチ素子はオン状態となる
ように構成された、
請求項７記載のメモリデバイス。
【請求項１０】
前記第１ストリング及び前記第２ストリングの各々は、第３スイッチ素子を更に含み、
前記第１ストリング及び前記第２ストリングの各々において、前記メモリセルは、前記第１スイッチ素子と前記第３スイッチ素子との間に接続された、
請求項１記載のメモリデバイス。
【請求項１１】
基板の上方に第１方向に沿ってこの順に積層された第１導電体層、少なくとも１つの第２導電体層、第３導電体層、第４導電体層、及び第５導電体層と、
前記第１導電体層、前記第２導電体層、前記第３導電体層、前記第４導電体層、及び前記第５導電体層の各々を、前記第１方向に直交する第２方向に並ぶ第１部分と第２部分とに分断する第１絶縁体層と、
前記第２導電体層の第１部分を、前記第２方向に並ぶ第１サブ部分と第２サブ部分とに分断する第２絶縁体層と、
前記第５導電体層の第１部分を、前記第２方向に並ぶ第１サブ部分と第２サブ部分とに分断する第３絶縁体層と、
前記第１導電体層の第１部分及び前記第２導電体層の第１サブ部分内を前記第１方向に沿って延び、前記第３導電体層の第１部分の下面に接する第１構造体と、
前記第１導電体層の第１部分及び前記第２導電体層の第２サブ部分内を前記第１方向に沿って延び、前記第３導電体層の第１部分の下面に接する第２構造体と、
前記第４導電体層の第１部分及び前記第５導電体層の第１サブ部分内を前記第１方向に沿って延び、前記第３導電体層の第１部分の上面に接する第３構造体と、
前記第４導電体層の第１部分及び前記第５導電体層の第２サブ部分内を前記第１方向に沿って延び、前記第３導電体層の第１部分の上面に接する第４構造体と、
を備え、
前記第１構造体及び前記第２構造体の各々は、
前記第１導電体層内を前記第１方向に沿って延びる第１抵抗変化膜と、
前記第１導電体層内及び前記第２導電体層内を前記第１方向に沿って延び、かつ前記第１方向に沿って前記第１抵抗変化膜に接する第１半導体膜と、
前記第１導電体層及び前記第２導電体層と、前記第１半導体膜と、の間に設けられる第１絶縁体膜と、
を含み、
前記第３構造体及び前記第４構造体の各々は、
前記第４導電体層内を前記第１方向に沿って延びる第２抵抗変化膜と、
前記第４導電体層内及び前記第５導電体層内を前記第１方向に沿って延び、かつ前記第１方向に沿って前記第２抵抗変化膜に接する第２半導体膜と、
前記第４導電体層及び前記第５導電体層と、前記第２半導体膜と、の間に設けられる第２絶縁体膜と、
を含む、
メモリデバイス。
【請求項１２】
前記第１構造体及び前記第２構造体の各々の第１抵抗変化膜は、前記第１導電体層及び前記第２導電体層内を前記第１方向に沿って延びる、
請求項１１記載のメモリデバイス。
【請求項１３】
前記第２導電体層の前記第１方向に沿った厚さは、前記第５導電体層の前記第１方向に沿った厚さより厚い、
請求項１２記載のメモリデバイス。
【請求項１４】
前記第１方向に沿って積層された前記第２導電体層の数は、前記第１方向に沿って積層された前記第５導電体層の数より多い、
請求項１２記載のメモリデバイス。
【請求項１５】
前記第１構造体及び前記第２構造体の各々の下端は、前記基板に接する、
請求項１１記載のメモリデバイス。
【請求項１６】
前記基板と前記第１導電体層との間に設けられ、前記第１構造体及び前記第２構造体の各々の下端に接する第６導電体層を更に備えた、
請求項１１記載のメモリデバイス。
【請求項１７】
前記第６導電体層の前記第１方向に沿った厚さは、前記第１構造体及び前記第２構造体と接する領域よりも、前記第１導電体層の第１部分と第２部分との間の領域の方が厚い、
請求項１６記載のメモリデバイス。
【請求項１８】
第１方向に沿ってこの順に積層された第１導電体層、少なくとも１つの第２導電体層、第３導電体層、及び第４導電体層と、
前記第２導電体層を、前記第１方向に直交する第２方向に並ぶ第１部分と第２部分とに分断する第１絶縁体層と、
前記第１導電体層内、前記第２導電体層の第１部分内、前記第３導電体層内、及び前記第４導電体層内を前記第１方向に沿って延びる第１構造体と、
前記第１導電体層内、前記第２導電体層の第２部分内、前記第３導電体層内、及び前記第４導電体層内を前記第１方向に沿って延びる第２構造体と、
を備え、
前記第１構造体は、第１抵抗変化膜、及び前記第１方向に沿って前記第１抵抗変化膜に接する第１半導体膜を含み、
前記第２構造体は、第２抵抗変化膜、及び前記第１方向に沿って前記第２抵抗変化膜に接する第２半導体膜を含み、
前記第１半導体膜は、前記第１抵抗変化膜及び前記第３導電体層の間に位置し、
前記第２半導体膜は、前記第２抵抗変化膜及び前記第３導電体層の間に位置し、
前記第１半導体膜と、前記第２半導体膜と、前記第３導電体層とは接続している、
メモリデバイス。
【請求項１９】
前記第４導電体層の前記第１方向の側の第５導電体層をさらに備え、
前記第１抵抗変化膜は、
前記第１導電体層内、前記第２導電体層内、前記第３導電体層内、及び前記第４導電体層内を前記第１方向に沿って延び、
前記第１半導体膜は、
前記第１導電体層内、前記第２導電体層内、前記第３導電体層内、前記第４導電体層内、及び前記第５導電体層内を前記第１方向に沿って延び、
前記第２抵抗変化膜は、
前記第１導電体層内、前記第２導電体層内、前記第３導電体層内、及び前記第４導電体層内を前記第１方向に沿って延び、
前記第２半導体膜は、
前記第１導電体層内、前記第２導電体層内、前記第３導電体層内、前記第４導電体層内、及び前記第５導電体層内を前記第１方向に沿って延びる、
請求項１８記載のメモリデバイス。
【請求項２０】
前記第４導電体層の前記第１方向の側の第５導電体層をさらに備え、
前記第５導電体層を、前記第２方向に並ぶ第３部分と第４部分とに分断する第２絶縁体層を更に備え、
前記第１構造体は、前記第５導電体層の前記第３部分内を前記第１方向に沿って延び、
前記第２構造体は、前記第５導電体層の前記第４部分内を前記第１方向に沿って延びる、
請求項１８記載のメモリデバイス。
【請求項２１】
前記第１構造体は、
前記第１導電体層、前記第２導電体層、及び前記第４導電体層と、前記第１半導体膜と、の間に設けられる第１絶縁体膜を更に備え、
前記第２構造体は、
前記第１導電体層、前記第２導電体層、及び前記第４導電体層と、前記第２半導体膜と、の間に設けられる第２絶縁体膜を更に備える、
請求項１８記載のメモリデバイス。
【請求項２２】
前記第３導電体層は、タングステン、シリコン、又はリン又はボロンをドーピングされたシリコンを含む、
請求項１８記載のメモリデバイス。
【請求項２３】
前記第３導電体層は、第１材料を含み、
前記第１半導体膜は、前記第１材料を含み、
前記第２半導体膜は、前記第１材料を含む、
請求項１８記載のメモリデバイス。
【請求項２４】
前記第３導電体層と前記第４導電体層との間に設けられ、前記第３導電体層に電圧を印加する、第５導電体層を更に備える、
請求項１８記載のメモリデバイス。
【請求項２５】
前記第４導電体層の前記第１方向の側の第５導電体層をさらに備え、
前記第２導電体層の前記第１方向に沿った厚さは、前記第５導電体層の前記第１方向に沿った厚さより厚い、
請求項１８記載のメモリデバイス。
【請求項２６】
前記第４導電体層の前記第１方向の側の第５導電体層をさらに備え、
前記第１方向に沿って積層された前記第２導電体層の数は、前記第１方向に沿って積層された前記第５導電体層の数より多い、
請求項１８記載のメモリデバイス。
【請求項２７】
前記第１導電体層の前記第１方向に沿った下方の基板と、
前記第１導電体層、前記第２導電体層、前記第３導電体層、前記第４導電体層、及び前記第５導電体層の各々を、前記第２方向に並ぶ第５部分と第６部分とに分断する第３絶縁体層とを更に備え、
前記第５部分は、前記第２導電体層の前記第１部分及び前記第２部分と、前記第５導電体層の前記第３部分と前記第４部分を含む、
請求項２０記載のメモリデバイス。
【請求項２８】
前記第３導電体層を囲む第２絶縁体層を更に備え、
前記第２絶縁体層は前記第１絶縁体膜及び前記第２絶縁体膜に接し、
前記第２絶縁体層は、第２材料を含み、
前記第１絶縁体膜は、前記第２材料を含み、
前記第２絶縁体膜は、前記第２材料を含む、
請求項２１記載のメモリデバイス。
【請求項２９】
前記第１構造体及び前記第２構造体の各々の下端は、前記基板に接する、
請求項２７記載のメモリデバイス。
【請求項３０】
前記基板と前記第１導電体層との間に設けられ、前記第１構造体及び前記第２構造体の各々の下端に接する第６導電体層を更に備える、
請求項２７記載のメモリデバイス。
【請求項３１】
前記第３導電体層はシリコン、又はリン又はボロンをドーピングされたシリコンを含み、
前記第３導電体層と前記第４導電体層との間に設けられ、前記第３導電体層に電圧を印加する、第５導電体層を更に備える、
請求項２８記載のメモリデバイス。
【請求項３２】
前記第６導電体層の前記第１方向に沿った厚さは、前記第１構造体及び前記第２構造体と接する領域よりも、前記第１導電体層の第１部分と第２部分との間の領域の方が厚い、
請求項３０記載のメモリデバイス。
【請求項３３】
第１方向に沿って交互に積層された第１絶縁体層及び第１犠牲層と、最上層の前記第１絶縁体層の前記第１方向に沿った上面上の第２犠牲層と、前記第２犠牲層の前記第１方向に沿った上面上の第２絶縁体層とを含んだ第１積層構造を形成することと、
各々が前記第１積層構造を貫通する複数の第３犠牲層を形成することと、
前記第２犠牲層を、前記第１方向に直交する第２方向に並ぶ第１部分と第２部分とに分断する第３絶縁体層を形成することと、
前記複数の第３犠牲層の前記第１方向に沿った上面上に、第４犠牲層を形成することと、
前記第４犠牲層の前記第１方向に沿った上面上に、前記第１方向に沿って交互に積層された第４絶縁体層と第５犠牲層と、最上層の前記第４絶縁体層の前記第１方向に沿った上面上の第６犠牲層と、前記第６犠牲層の前記第１方向に沿った上面上の第５絶縁体層とを含んだ第２積層構造を形成することと、
各々が前記第２積層構造を貫通するとともに前記第４犠牲層に接する複数の第７犠牲層を形成することと、
前記第６犠牲層を、前記第２方向に並ぶ第１部分と第２部分とに分断する第６絶縁体層を形成することと、
前記複数の第３犠牲層、前記第４犠牲層、及び前記複数の第７犠牲層を除去して、前記複数の第３犠牲層が除去された第１空間と、前記複数の第７犠牲層が除去された第２空間と、前記第４犠牲層が除去された空間のうち前記第１空間と前記第２空間に前記第１方向に沿って挟まれている部分である第３空間と、前記第４犠牲層が除去された空間のうち前記第３空間でない部分である第４空間とを形成することと、
前記第１乃至第４空間に第１半導体膜を形成することと、
前記第１半導体膜を覆うように第１抵抗変化膜を形成することと、
前記第１犠牲層、前記第２犠牲層、前記第５犠牲層、及び前記第６犠牲層を除去して第５空間を形成することと、
前記第５空間に導電体を形成することと、を備える、
メモリデバイスの製造方法。
【請求項３４】
前記複数の第７犠牲層は、
前記複数の第３犠牲層の前記第１方向に沿った直上部に形成される、
請求項３３記載のメモリデバイスの製造方法。
【請求項３５】
前記第１乃至第４空間を形成した後に、
前記第１乃至第４空間の露出した部分の表面上に第１絶縁体膜を形成することと、
前記第１乃至第４空間の前記第１絶縁体膜を覆うように前記第１半導体膜を形成することと、
を更に備える、
請求項３３記載のメモリデバイスの製造方法。
【請求項３６】
前記第４空間は、前記第１絶縁体膜と前記第１半導体膜とによって埋め込まれ、
前記第１抵抗変化膜は、前記第１乃至第３空間に形成され、前記第４空間に形成されない、
請求項３５記載のメモリデバイスの製造方法。
【請求項３７】
第１方向に沿って交互に積層された第１絶縁体層及び第１犠牲層と、最上層の前記第１絶縁体層の前記第１方向に沿った上面上の第２犠牲層と、前記第２犠牲層の前記第１方向に沿った上面上の第２絶縁体層とを含んだ第１積層構造を形成することと、
各々が前記第１積層構造を貫通する複数の第３犠牲層を形成することと、
前記第２犠牲層を、前記第１方向に直交する第２方向に並ぶ第１部分と第２部分とに分断する第３絶縁体層を形成することと、
前記複数の第３犠牲層の前記第１方向に沿った上面上に、第４犠牲層を形成することと、
前記第４犠牲層の前記第１方向に沿った上面上に、前記第１方向に沿って交互に積層された第４絶縁体層と第５犠牲層と、最上層の前記第４絶縁体層の前記第１方向に沿った上面上の第６犠牲層と、前記第６犠牲層の前記第１方向に沿った上面上の第５絶縁体層とを含んだ第２積層構造を形成することと、
各々が前記第２積層構造を貫通するとともに前記第４犠牲層に接する複数の第７犠牲層を形成することと、
前記第６犠牲層を、前記第２方向に並ぶ第１部分と第２部分とに分断する第６絶縁体層を形成することと、
前記複数の第３犠牲層、前記第４犠牲層、及び前記複数の第７犠牲層を除去して、前記複数の第３犠牲層が除去された第１空間と、前記複数の第７犠牲層が除去された第２空間と、前記第４犠牲層が除去された空間のうち前記第１空間と前記第２空間に前記第１方向に沿って挟まれている部分である第３空間と、前記第４犠牲層が除去された空間のうち前記第３空間でない部分である第４空間とを形成することと、
第１導電体膜によって前記第４空間を埋め込むことと、
前記第１乃至第３空間の露出した部分の表面上に第１半導体膜を形成することと、
前記第１半導体膜を覆うように第１抵抗変化膜を形成することと、
前記第１犠牲層、前記第２犠牲層、前記第５犠牲層、及び前記第６犠牲層を除去して第５空間を形成することと、
前記第５空間に導電体を形成することと、を備える、
メモリデバイスの製造方法。
【請求項３８】
前記複数の第７犠牲層は、
前記複数の第３犠牲層の前記第１方向に沿った直上部に形成される、
請求項３７記載のメモリデバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリデバイス及びメモリデバイスの製造方法に関する。
【背景技術】
【０００２】
データを不揮発に記憶することが可能なメモリデバイスが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５８９４４４７号明細書
【特許文献２】米国特許第９０２５３６９号明細書
【特許文献３】米国特許第９９６６１３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
寄生抵抗の増加を抑制する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１配線と、第２配線と、各々の第１端が上記第１配線に共通接続された第１ストリング及び第２ストリングと、各々の第２端が第２配線に共通接続された第３ストリング及び第４ストリングと、上記第１ストリング及び上記第２ストリングの各々の第２端と、上記第３ストリング及び上記第４ストリングの各々の第１端と、に共通接続された第３配線と、ドライバと、を備える。上記第１ストリング、上記第２ストリング、上記第３ストリング、及び上記第４ストリングの各々は、直列接続された第１スイッチ素子及びメモリセルを含む。上記メモリセルは、並列接続された第２スイッチ素子及び抵抗変化素子を含む。上記第３配線は、上記第１配線又は上記第２配線を介して上記ドライバと接続される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリデバイスを含むメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係るメモリデバイスのメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係るメモリデバイスのメモリストリングセットの構成を説明するための回路図。
【図４】第１実施形態に係るメモリデバイスのメモリセルアレイの平面レイアウトを説明するための平面図。
【図５】第１実施形態に係るメモリデバイスのメモリセルアレイの平面レイアウトを説明するための平面図。
【図６】図４及び図５のＶＩ−ＶＩ線に沿ったメモリセルアレイの断面図。
【図７】図４及び図５のＶＩＩ−ＶＩＩ線に沿ったメモリセルアレイの断面図。
【図８】第１実施形態に係るメモリデバイスのメモリセル及び選択トランジスタの構成を説明するための断面図。
【図９】第１実施形態に係るメモリデバイスにおける書込み動作を説明するためのタイミングチャート。
【図１０】第１実施形態に係るメモリデバイスにおける第１モードによる読出し動作を説明するためのタイミングチャート。
【図１１】第１実施形態に係るメモリデバイスにおける第２モードによる読出し動作を説明するためのタイミングチャート。
【図１２】第１実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の電流経路を説明するための模式図。
【図１３】第１実施形態に係るメモリデバイスにおける第２モードによる読出し動作の電流経路を説明するための模式図。
【図１４】第２実施形態に係るメモリデバイスのメモリストリングセットの構成を説明するための回路図。
【図１５】第２実施形態に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図。
【図１６】第２実施形態に係るメモリデバイスにおける書込み動作を説明するためのタイミングチャート。
【図１７】第２実施形態に係るメモリデバイスにおける第１モードによる読出し動作を説明するためのタイミングチャート。
【図１８】第２実施形態に係るメモリデバイスにおける第２モードによる読出し動作を説明するためのタイミングチャート。
【図１９】第３実施形態に係るメモリデバイスのメモリストリングセットの構成を説明するための回路図。
【図２０】第３実施形態に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図。
【図２１】第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第１例を説明するためのタイミングチャート。
【図２２】第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第１例の電流経路を説明するための模式図。
【図２３】第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第２例を説明するためのタイミングチャート。
【図２４】第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第２例の電流経路を説明するための模式図。
【図２５】第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第３例を説明するためのタイミングチャート。
【図２６】第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第３例の電流経路を説明するための模式図。
【図２７】第３実施形態に係るメモリデバイスにおける第２モードによる読出し動作を説明するためのタイミングチャート。
【図２８】第３実施形態に係るメモリデバイスにおける第２モードによる読出し動作の電流経路を説明するための模式図。
【図２９】第１変形例に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図。
【図３０】第１変形例に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図。
【図３１】第２変形例に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図。
【図３２】第３変形例に係るメモリデバイスのメモリストリングセットの構成を説明するための回路図。
【図３３】第３変形例に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図。
【図３４】第４変形例に係るメモリデバイスのメモリストリングセットの構成を説明するための回路図。
【図３５】第４変形例に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図。
【図３６】第４変形例に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作を説明するためのタイミングチャート。
【図３７】第４変形例に係るメモリデバイスにおける第２モードによる読出し動作を説明するためのタイミングチャート。
【図３８】第５変形例に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図。
【図３９】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの断面構造を説明するための断面図。
【図４０】第４実施形態の構成例Ｂに係るメモリデバイスのメモリセルアレイの断面構造を説明するための断面図。
【図４１】第４実施形態に係るメモリデバイスのメモリセルアレイの断面構造を説明するための図４の一部における拡大図。
【図４２】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図４３】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図４４】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図４５】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図４６】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図４７】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図４８】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図４９】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図５０】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図５１】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図５２】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図５３】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図５４】第４実施形態の構成例Ａに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図５５】第４実施形態の構成例Ｂに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図５６】第４実施形態に係るメモリデバイスにおける書込み動作を説明するためのタイミングチャート。
【図５７】第４実施形態に係るメモリデバイスにおける第１モードによる読出し動作を説明するためのタイミングチャート。
【図５８】第４実施形態に係るメモリデバイスのメモリセルアレイの効果を説明するための断面図。
【図５９】第４実施形態の構成例Ｃに係るメモリデバイスのメモリセルアレイの断面構造を説明するための断面図。
【図６０】第４実施形態の構成例Ｃに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図６１】第４実施形態の構成例Ｃに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【図６２】第４実施形態の構成例Ｃに係るメモリデバイスのメモリセルアレイの製造途中の断面構造を説明するための断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、文字又は数字を含む同一の参照符号が付される。なお、同一の参照符号によって参照され、且つ同様の構成を有する要素同士を相互に区別する場合、当該参照符号の後に、更なる文字又は数字が付される場合がある。
【０００９】
１．第１実施形態
第１実施形態について説明する。以下では、抵抗値を可逆的に変化させることができる抵抗変化素子を記憶素子として用いることによってデータを不揮発に記憶するメモリデバイスと、当該メモリデバイスを備えたメモリシステムを例に挙げて説明する。
【００１０】
１．１  構成
第１実施形態の構成について説明する。
【００１１】
１．１．１  メモリシステム
まず、第１実施形態に係るメモリシステムを含む構成の概要について、図１を用いて説明する。
【００１２】
図１に示すように、メモリシステム１は、メモリデバイス１００とメモリコントローラ２００とを備えている。メモリデバイス１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１３】
メモリデバイス１００は複数のメモリセルを備え、データを不揮発に記憶する。メモリコントローラ２００は、メモリバスによってメモリデバイス１００に接続され、ホストバスによってホスト機器３００に接続される。そしてメモリコントローラ２００は、メモリデバイス１００を制御し、またホスト機器３００から受信した命令に応答して、メモリデバイス１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、ＰＣＩｅ（Peripheral component interconnect express）に従ったバスである。メモリバスは、メモリデバイス１００とメモリコントローラ２００との間のインタフェースに従った信号の送受信を行う。
【００１４】
１．１．２  メモリコントローラ
引き続き図１を用いて、メモリコントローラ２００の構成について説明する。
【００１５】
メモリコントローラ２００は、例えば、ＳｏＣ（System on a chip）であり、ホストインタフェース回路２１０、ＲＡＭ（Random access memory）２２０、ＣＰＵ（Central processing unit）２３０、バッファメモリ２４０、メモリインタフェース回路２５０、及びＥＣＣ回路２６０を備えている。なお、以下に説明されるメモリコントローラ２００の各部２１０−２６０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
【００１６】
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【００１７】
ＲＡＭ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そしてＲＡＭ２２０は、メモリデバイス１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１８】
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホスト機器３００から書込み命令及び読出し命令を受信した際には、それに応答して、メモリインタフェース回路２５０に対してそれぞれ書込みコマンド及び読出しコマンドを発行する。またＣＰＵ２３０は、メモリデバイス１００を管理するための様々な処理を実行する。
【００１９】
バッファメモリ２４０は、書込みデータや読出しデータを一時的に保持する。
【００２０】
メモリインタフェース回路２５０は、メモリバスを介してメモリデバイス１００と接続され、メモリデバイス１００との通信を司る。そして、ＣＰＵ２３０から受信した命令に基づき、各種信号をメモリデバイス１００へ出力する。また書込み動作の際には、ＣＰＵ２３０で発行された書込みコマンド、及びバッファメモリ２４０内の書込みデータを、入信号としてメモリデバイス１００へ転送する。更に読出し動作の際には、ＣＰＵ２３０で発行された読出しコマンドを、入力信号としてメモリデバイス１００へ転送し、更にメモリデバイス１００から読み出されたデータを出力信号として受信し、これをバッファメモリ２４０へ転送する。
【００２１】
ＥＣＣ回路２６０は、メモリデバイス１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書込みデータに付与し、データの読出し動作時にはこれを復号し、誤りビットの有無を検出する。そして誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。誤り訂正の方法は、例えば、硬判定復号（Hard bit decoding）処理及び軟判定復号（Soft bit decoding）処理を含む。硬判定復号処理に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose - Chaudhuri - Hocquenghem）符号やＲＳ（Reed- Solomon）符号等を用いることができ、軟判定復号処理に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
【００２２】
１．１．３  メモリデバイス
引き続き図１を用いて、メモリデバイス１００の構成について説明する。
【００２３】
図１に示すようにメモリデバイス１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
【００２４】
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数のメモリセルを含む複数のブロックＢＬＫを備える。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示される。そしてメモリセルアレイ１１０は、メモリコントローラ２００から与えられたデータを記憶する。
【００２５】
ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。
【００２６】
ドライバ１３０は、アドレスレジスタ１５０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
【００２７】
センスアンプ１４０は、アドレスレジスタ１５０内のカラムアドレスＣＡに基づいて、ビット線を選択する。例えば、センスアンプ１４０は、データの読出し動作の際には、ビット線を介してメモリセルアレイ１１０内の記憶素子に記憶されたデータを読み出し、当該読出しデータＤＡＴをメモリコントローラ２００に出力する。また、データの書込み動作の際には、メモリコントローラ２００から受信した書込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
【００２８】
アドレスレジスタ１５０は、メモリコントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、上述のブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡが含まれる。コマンドレジスタ１６０は、メモリコントローラ２００から受信したコマンドＣＭＤを保持する。
【００２９】
シーケンサ１７０は、メモリデバイス１００全体の動作を制御する。例えば、シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づいてロウデコーダ１２０、ドライバ１３０、及びセンスアンプ１４０等を制御して、読出し動作及び書込み動作等を実行する。
【００３０】
１．１．４  メモリセルアレイの回路構成
次に、第１実施形態に係るメモリデバイスのメモリセルアレイの回路構成の一例について説明する。
【００３１】
図２及び図３は、第１実施形態に係るメモリデバイスのメモリセルアレイの構成を説明するための回路図である。図２では、メモリセルアレイ１１０に含まれる複数のブロックＢＬＫのうち１つが示される。図３では、図２に示されるブロックＢＬＫに含まれる複数のメモリストリングセットＭＳＳのうちの１つが示される。
【００３２】
図２及び図３に示すように、ブロックＢＬＫは、各々がビット線ＢＬ０及びローカルビット線ＬＢＬａｂ０の組〜ビット線ＢＬｍ及びローカルビット線ＬＢＬａｂｍの組（ｍは１以上の整数）にそれぞれ関連付けられた複数のメモリストリングセットＭＳＳを含む。各メモリストリングセットＭＳＳは、複数組のローカルメモリストリングＬＭＳａ及びＬＭＳｂを含む。図２の例では、各メモリストリングセットＭＳＳが４組のローカルメモリストリングＬＭＳａ及びＬＭＳｂ（ＬＭＳａ０及びＬＭＳｂ０〜ＬＭＳａ３及びＬＭＳｂ３）を含む場合が示される。
【００３３】
ブロックＢＬＫは、各メモリストリングセットＭＳＳに含まれるローカルメモリストリングＬＭＳａ及びＬＭＳｂの組数に対応する数のストリングユニットＳＵ（図２の例では、４つのストリングユニットＳＵ０〜ＳＵ３）に分類される。ストリングユニットＳＵ０〜ＳＵ３はそれぞれ、ローカルメモリストリングＬＭＳａ０及びＬＭＳｂ０〜ＬＭＳａ３及びＬＭＳｂ３を含む。
【００３４】
同一のメモリストリングセットＭＳＳにおいて、ローカルメモリストリングＬＭＳｂ０、ＬＭＳｂ１、ＬＭＳｂ２、及びＬＭＳｂ３の各々の第１端は、対応するビット線ＢＬに共通接続される。ローカルメモリストリングＬＭＳｂ０、ＬＭＳｂ１、ＬＭＳｂ２、及びＬＭＳｂ３の各々の第２端、並びにローカルメモリストリングＬＭＳａ０、ＬＭＳａ１、ＬＭＳａ２、及びＬＭＳａ３の各々の第１端は、ローカルビット線ＬＢＬａｂに共通接続される。ローカルメモリストリングＬＭＳａ０、ＬＭＳａ１、ＬＭＳａ２、及びＬＭＳａ３の各々の第２端は、ソース線ＳＬに共通接続される。
【００３５】
ローカルビット線ＬＢＬａｂは、ビット線ＢＬ及びソース線ＳＬと異なり、ドライバ１３０によって駆動されない、ビット線ＢＬとソース線ＳＬとの間のメモリストリングセットＭＳＳ内で閉じた配線である。言い換えると、ローカルビット線ＬＢＬａｂは、ビット線ＢＬ又はソース線ＳＬを介して、ドライバ１３０に接続される。選択したブロックＢＬＫのローカルビット線ＬＢＬａｂの電圧は、ビット線ＢＬ及びソース線ＳＬに基づいて決定される。
【００３６】
ローカルメモリストリングＬＭＳａは、例えば選択トランジスタＳＴＤａ、及び直列接続されたメモリセルの組ＭＣａ０〜ＭＣａ７を含む。ローカルストリングセットＬＭＳｂは、例えば選択トランジスタＳＴＤｂ、及び直列接続されたメモリセルの組ＭＣｂ０〜ＭＣｂ７を含む。
【００３７】
選択トランジスタＳＴＤｂの第１端は、関連付けられたビット線ＢＬに、ローカルメモリストリングＬＭＳｂの第１端として接続され、選択トランジスタＳＴＤｂの第２端は、メモリセルの組ＭＣｂ０〜ＭＣｂ７の第１端に接続される。メモリセルの組ＭＣｂ０〜ＭＣｂ７の第２端はローカルメモリストリングＬＭＳｂの第２端として、選択トランジスタＳＴＤａの第１端はローカルメモリストリングＬＭＳａの第１端として、ローカルビット線ＬＢＬａｂに共通接続される。選択トランジスタＳＴＤａの第２端は、メモリセルの組ＭＣａ０〜ＭＣａ７の第１端に接続される。メモリセルの組ＭＣａ０〜ＭＣａ７の第２端は、ローカルメモリストリングＬＭＳａの第２端として、ソース線ＳＬに接続される。
【００３８】
メモリセルＭＣは、抵抗変化素子ＭＲ及びスイッチ素子ＳＷを含む。抵抗変化素子ＭＲ及びスイッチ素子ＳＷは、各々の第１端同士が互いに接続されてメモリセルＭＣの第１端を形成し、各々の第２端同士が互いに接続されてメモリセルＭＣの第２端を形成する。すなわち、抵抗変化素子ＭＲ及びスイッチ素子ＳＷは、対応するメモリセルＭＣの第１端と第２端との間に並列接続される。
【００３９】
本実施形態の抵抗変化素子ＭＲは、結晶状態が変化することにより、低抵抗状態と高抵抗状態とを可逆的に遷移可能な素子であり、例えば合金型相変化素子（Ｇｅ２Ｓｂ２Ｔｅ５）である。以下では、抵抗変化素子ＭＲの結晶状態が変化することを「相変化」と呼び、抵抗変化素子ＭＲが低抵抗状態にある場合を「セット状態」と記載し、高抵抗状態にある場合を「リセット状態」と記載する。また、本実施形態でのスイッチ素子ＳＷは、半導体チャネル、ゲート絶縁膜、及びゲート電極を含むトランジスタである。
【００４０】
メモリセルＭＣが選択されない（非選択状態である）場合は、スイッチ素子ＳＷをオン状態（導通状態）にする。抵抗変化素子ＭＲの低抵抗状態における抵抗値は、スイッチ素子ＳＷのオン状態における半導体層の抵抗値よりも例えば１０倍（一桁）以上高い。このため、メモリセルＭＣが非選択状態である場合、当該メモリセルＭＣの抵抗変化素子ＭＲにはほとんど電流が流れない。
【００４１】
一方、メモリセルＭＣが選択される（選択状態である）である場合は、スイッチ素子ＳＷをオフ状態（非導通状態）にする。抵抗変化素子ＭＲの高抵抗状態における抵抗値は、スイッチ素子ＳＷのオフ状態における半導体層の抵抗値よりも例えば１０倍（一桁）以上低い。このため、メモリセルＭＣが選択状態である場合、当該メモリセルＭＣの抵抗変化素子ＭＲには有意に電流が流れる。
【００４２】
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３の全ての複数のスイッチ素子ＳＷａ０〜ＳＷａ７のゲート電極はそれぞれ、ワード線ＷＬａ０〜ＷＬａ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３の全ての複数のスイッチ素子ＳＷｂ０〜ＳＷｂ７のゲート電極はそれぞれ、ワード線ＷＬｂ０〜ＷＬｂ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の複数の選択トランジスタＳＴＤａのゲート電極はそれぞれ、選択ゲート線ＳＧＤａ０〜ＳＧＤａ３に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の複数の選択トランジスタＳＴＤｂのゲート電極はそれぞれ、選択ゲート線ＳＧＤｂ０〜ＳＧＤｂ３に共通接続される。
【００４３】
１つのストリングユニットＳＵにおいて、各々が共通のワード線ＷＬに接続されたスイッチ素子ＳＷを有する複数のメモリセルＭＣの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルＭＣを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。
【００４４】
以上で説明したメモリセルアレイ１１０の回路構成において、ビット線ＢＬは、例えば各々が異なるブロックＢＬＫに含まれる複数のメモリストリングセットＭＳＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【００４５】
なお、本実施形態に係るメモリデバイス１００が備えるメモリセルアレイ１１０の回路構成は、以上で説明した構成に限定されない。例えば、各ローカルメモリストリングＬＭＳが含むメモリセルＭＣ並びに選択トランジスタＳＴＤの個数は、任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【００４６】
１．１．５  メモリセルアレイの構造
次に、第１実施形態に係るメモリデバイスのメモリセルアレイの構造の一例について説明する。
【００４７】
なお、以下で参照される図面において、Ｘ軸はビット線ＢＬの延伸方向に対応し、Ｙ軸はワード線ＷＬ及び選択ゲート線ＳＧＤの延伸方向に対応し、Ｚ軸はメモリデバイス１００が形成される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
【００４８】
図４及び図５は、第１実施形態に係るメモリデバイスのメモリセルアレイの平面レイアウトを説明するための平面図である。図４では、或るブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３の各々のローカルメモリストリングＬＭＳａに対応する構造体（ティアＡ）の一部を、ローカルビット線ＬＢＬａｂの上方から見た平面図が示される。図５では、図４の上方に設けられる、ローカルメモリストリングＬＭＳｂに対応する構造体（ティアＢ）の一部を、ビット線ＢＬの上方から見た平面図が示される。
【００４９】
まず、ティアＡについて図４を用いて説明する。
【００５０】
図４に示すように、メモリセルアレイ１１０は、例えばスリットＳＬＴ、ＳＨＥａ、メモリピラーＭＰａ、ビアＶＩＡａ、並びにローカルビット線ＬＢＬａｂを含む。
【００５１】
複数のスリットＳＬＴは、それぞれがＹ軸に沿って延伸し、Ｘ軸に沿って並ぶ。複数のスリットＳＨＥａは、それぞれがＹ軸に沿って延伸し、隣り合うスリットＳＬＴ間においてＸ軸に沿って並ぶ。スリットＳＬＴの幅は、例えばスリットＳＨＥａの幅よりも広い。スリットＳＬＴ及びＳＨＥａのそれぞれは、絶縁体を含む。スリットＳＬＴは、例えばワード線ＷＬａ（図示せず）に対応する配線層と、選択ゲート線ＳＧＤａに対応する配線層とのそれぞれを分断する。スリットＳＨＥａは、選択ゲート線ＳＧＤａに対応する配線層を分断する。
【００５２】
スリットＳＬＴ及びＳＨＥａによって区切られた領域が、１つのストリングユニットＳＵ内のローカルメモリストリングＬＭＳａに対応する。具体的には、例えばＸ軸に沿って隣り合うスリットＳＬＴ間に、ストリングユニットＳＵ０〜ＳＵ３が設けられる。そして、スリットＳＬＴ間に配列する３つのスリットＳＨＥａによって区切られた４つの領域が、それぞれストリングユニットＳＵ０〜ＳＵ３内のローカルメモリストリングＬＭＳａに対応する。
【００５３】
複数のメモリピラーＭＰａ及び複数のダミーピラーＤＰａは、隣り合うスリットＳＬＴ間の領域において、例えばＸ軸に沿って１１列の千鳥状に配置される。複数のメモリピラーＭＰａは、スリットＳＨＥａと重複しない領域に配置され、ダミーピラーＤＰａは、スリットＳＨＥａと重複する領域に配置される。図４の例では、複数のメモリピラーＭＰａは、１つのストリングユニットＳＵ内において、Ｘ軸に沿って２列の千鳥状に配置される。メモリセルアレイ１１０には、例えば同様のレイアウトがＸ軸に沿って繰り返し配置される。
【００５４】
複数のローカルビット線ＬＢＬａｂの各々は、スリットＳＬＴ間においてＸ軸に沿って延伸し、Ｙ軸に沿って並ぶ。１本のローカルビット線ＬＢＬａｂは、平面視において、ストリングユニットＳＵ毎に１つのメモリピラーＭＰａと重なるように配置され、当該ストリングユニットＳＵ毎のメモリピラーＭＰａと、それぞれビアＶＩＡａを介して接続される。メモリピラーＭＰａ内に構成される電流経路は、ビアＶＩＡａを介して、対応するローカルビット線ＬＢＬａｂと電気的に接続される。
【００５５】
次に、ティアＢについて図５を用いて説明する。
【００５６】
図５に示すように、メモリセルアレイ１１０は、スリットＳＨＥｂ、メモリピラーＭＰｂ、ビアＶＩＡｂ、並びにビット線ＢＬを更に含む。
【００５７】
複数のスリットＳＨＥｂは、それぞれがＹ軸に沿って延伸し、隣り合うスリットＳＬＴ間においてＸ軸に沿って並ぶ。スリットＳＨＥｂは、絶縁体を含み、例えば平面視においてスリットＳＨＥａと同じ位置に形成される。スリットＳＨＥｂは、選択ゲート線ＳＧＤｂに対応する配線層を分断する。スリットＳＬＴは、例えばワード線ＷＬｂ（図示せず）に対応する配線層と、選択ゲート線ＳＧＤｂに対応する配線層とのそれぞれを、更に分断する。
【００５８】
スリットＳＬＴ間に配列する３つのスリットＳＨＥｂによって区切られた４つの領域が、それぞれストリングユニットＳＵ０〜ＳＵ３内のローカルメモリストリングＬＭＳｂに対応する。ストリングユニットＳＵ０〜ＳＵ３の各々のローカルメモリストリングＬＭＳｂはそれぞれ、例えば平面視においてストリングユニットＳＵ０〜ＳＵ３の各々のローカルメモリストリングＬＭＳａと同じ位置に形成される。
【００５９】
複数のメモリピラーＭＰｂ及び複数のダミーピラーＤＰｂはそれぞれ、対応する複数のメモリピラーＭＰａ及び複数のダミーピラーＤＰａの上方において、平面視において当該複数のメモリピラーＭＰａ及び複数のダミーピラーＤＰａと同じ位置に形成される。
【００６０】
複数のビット線ＢＬは、複数のブロックＢＬＫにわたって、それぞれがＸ軸に沿って延伸し、Ｙ軸に沿って並ぶ。１本のビット線ＢＬは、平面視において、ストリングユニットＳＵ毎に１つのメモリピラーＭＰｂと重なるように配置される。ビット線ＢＬは、ストリングユニットＳＵ毎に、平面視において重なるメモリピラーＭＰｂと、ビアＶＩＡｂを介して接続される。メモリピラーＭＰｂ内に構成される電流経路は、ビアＶＩＡｂを介して、対応するビット線ＢＬと電気的に接続される。
【００６１】
なお、以上で説明したメモリセルアレイ１１０の平面レイアウトはあくまで一例であり、これに限定されない。例えば、隣り合うスリットＳＬＴ間に配置されるスリットＳＨＥａ及びＳＨＥｂの数は、任意の数に設計され得る。隣り合うスリットＳＬＴ間のストリングユニットＳＵの個数は、スリットＳＨＥａ及びＳＨＥｂの数に基づいて変化する。メモリピラーＭＰａ及びＭＰｂの個数及び配置は、任意の個数及び配置に設計され得る。各メモリピラーＭＰａと重なるローカルビット線ＬＢＬａｂの本数、及び各メモリピラーＭＰｂと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
【００６２】
図６は、図４及び図５のＶＩ−ＶＩ線に沿った断面図であり、図７は、図４及び図５のＶＩＩ−ＶＩＩ線に沿った断面図であり、それぞれメモリセルアレイ１１０のＸＺ断面及びＹＺ断面における構造の一例を示す。図６及び図７に示すように、メモリセルアレイ１１０は、半導体基板２０の上方において、導電体層２１〜３１を含む。
【００６３】
具体的には、半導体基板２０の上方に、絶縁体層（図示せず）を介して、導電体層２１が設けられる。導電体層２１は、ソース線ＳＬとして使用される。導電体層２１の上方に、絶縁体層（図示せず）と導電体層２２とが交互に積層された積層体が設けられる。例えば、複数の導電体層２２は、半導体基板２０側から順にワード線ＷＬａ０〜ＷＬａ７として使用される。最上層の導電体層２２の上方に、絶縁体層（図示せず）を介して導電体層２３が設けられる。導電体層２３は、選択ゲート線ＳＧＤａとして使用される。導電体層２１〜２３は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２３の上方に、導電体層２４及び２５を介して導電体層２６が設けられる。例えば導電体層２６は、ローカルビット線ＬＢＬａｂとして使用される。
【００６４】
導電体層２１と導電体層２６との間において、メモリピラーＭＰａ及びダミーピラーＤＰａが設けられる。具体的には、メモリピラーＭＰａ及びダミーピラーＤＰａは、Ｚ軸に沿って延伸して設けられる。具体的には、メモリピラーＭＰａ及びダミーピラーＤＰａは、導電体層２２及び２３を通過し、底部が導電体層２１に接触する。また、メモリピラーＭＰａ及びダミーピラーＤＰａは、例えばコア膜３５、抵抗変化膜３６、半導体膜３７、絶縁体膜３８、及び半導体部３９を含む。
【００６５】
コア膜３５は、Ｚ軸に沿って延伸する。コア膜３５の上端は最上層の導電体層２２よりも上方に位置し、その下端は最下層の導電体層２２よりも下方に位置する。コア膜３５は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。抵抗変化膜３６は、コア膜３５の側面を覆う。抵抗変化膜３６の上端は最上層の導電体層２２よりも上方に位置し、その下端は最下層の導電体層２２よりも下方に位置する。半導体膜３７は、抵抗変化膜３６の側面を覆う。半導体膜３７の上端は導電体層２３よりも上方に位置し、その下端は導電体層２１に接触する。絶縁体膜３８は、半導体膜３７の側面を覆う。絶縁体膜３８の上端は導電体層２３よりも上方に位置し、その下端は最下層の導電体層２２よりも下方に位置する。半導体部３９は、コア膜３５、抵抗変化膜３６、及び半導体膜３７の上面を覆い、コア膜３５の上方の絶縁体膜３８の内壁部分と、半導体部３９の直上に形成された導電体層２４の下端と、に接触する。
【００６６】
以上のような構成のメモリピラーＭＰａのうち、複数の導電体層２２と交差する部分はそれぞれ、メモリセルＭＣａ０〜ＭＣａ７として使用され、導電体層２３と交差する部分は、選択トランジスタＳＴＤａとして使用される。
【００６７】
メモリピラーＭＰａ内の半導体部３９の上面には、柱状のコンタクトＣＰａとして機能する導電体層２４が設けられる。導電体層２４の上面には、柱状のビアＶＩＡａとして機能する導電体層２５が設けられる。導電体層２５は、例えば、導電体層２４より小さい径を有し、その上端は、対応する１つの導電体層２６（ローカルビット線ＬＢＬａｂ）に接触する。これにより、導電体層２１及び２６は、メモリピラーＭＰａ内の半導体膜３７又は抵抗変化膜３６、及び半導体部３９を介して互いに接続される。一方、ダミーピラーＤＰａ内の半導体部３９の上面には、コンタクトＣＰａ及びビアＶＩＡａは設けられない。このため、導電体層２６は、ダミーピラーＤＰａ内の半導体膜３７又は抵抗変化膜３６、及び半導体部３９とは接続されない。
【００６８】
絶縁体層３２は、例えばダミーピラーＤＰａに重複する位置において、ＹＺ平面に沿って板状に形成される。絶縁体層３２は、導電体層２３をＸ軸に沿って分断するスリットＳＨＥａとして機能する。絶縁体層３２により、導電体層２３は、例えばストリングユニットＳＵ０〜ＳＵ３の選択ゲート線ＳＧＤａ０〜ＳＧＤａ３に対応する導電体層２３＿０〜２３＿３にそれぞれ分断される。絶縁体層３２の上端は導電体層２３と導電体層２６との間に位置し、その下端は導電体層２３と最上層の導電体層２２との間に位置する。絶縁体層３２は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
【００６９】
以上のメモリピラーＭＰａ及びダミーピラーＤＰａを含む導電体層２１と導電体層２６との間の構造体により、ティアＡが形成される。
【００７０】
導電体層２６の上方には、絶縁体層（図示せず）と導電体層２７とが交互に積層された積層体が設けられる。例えば、複数の導電体層２７は、半導体基板２０側から順にワード線ＷＬｂ０〜ＷＬｂ７として使用される。最上層の導電体層２７の上方に、絶縁体層（図示せず）を介して導電体層２８が設けられる。導電体層２８は、選択ゲート線ＳＧＤｂとして使用される。導電体層２７及び２８は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２８の上方に、導電体層２９及び３０を介して導電体層３１が設けられる。導電体層３１は、ビット線ＢＬとして使用される。
【００７１】
導電体層２６と導電体層３１との間において、メモリピラーＭＰｂ及びダミーピラーＤＰｂが設けられる。具体的には、メモリピラーＭＰｂ及びダミーピラーＤＰｂは、Ｚ軸に沿って延伸して設けられる。具体的には、メモリピラーＭＰｂ及びダミーピラーＤＰｂは、導電体層２７及び２８を通過し、底部が導電体層２６に接触する。また、メモリピラーＭＰｂ及びダミーピラーＤＰｂは、例えばコア膜４０、抵抗変化膜４１、半導体膜４２、絶縁体膜４３、及び半導体部４４を含む。
【００７２】
コア膜４０は、Ｚ軸に沿って延伸する。コア膜４０の上端は最上層の導電体層２７よりも上方に位置し、その下端は最下層の導電体層２７よりも下方に位置する。コア膜４０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。抵抗変化膜４１は、コア膜４０の側面を覆う。抵抗変化膜４１の上端は最上層の導電体層２７よりも上方に位置し、その下端は最下層の導電体層２７よりも下方に位置する。半導体膜４２は、抵抗変化膜４１の側面を覆う。半導体膜４２の上端は導電体層２８よりも上方に位置し、その下端は導電体層２６に接触する。絶縁体膜４３は、半導体膜４２の側面を覆う。絶縁体膜４３の上端は導電体層２８よりも上方に位置し、その下端は最下層の導電体層２７よりも下方に位置する。半導体部４４は、コア膜４０、抵抗変化膜４１、及び半導体膜４２の上面を覆い、コア膜４０の上方の絶縁体膜４３の内壁部分と、半導体部４４の直上に形成された導電体層２９の下端と、に接触する。
【００７３】
以上のような構成のメモリピラーＭＰｂのうち、複数の導電体層２７と交差する部分はそれぞれ、メモリセルＭＣｂ０〜ＭＣｂ７として使用され、導電体層２８と交差する部分は、選択トランジスタＳＴＤｂとして使用される。
【００７４】
メモリピラーＭＰｂ内の半導体部４４の上面には、柱状のコンタクトＣＰｂとして機能する導電体層２９が設けられる。導電体層２９の上面には、柱状のビアＶＩＡｂとして機能する導電体層３０が設けられる。導電体層３０は、例えば、導電体層２９より小さい径を有し、その上端は、対応する１つの導電体層３１（ビット線ＢＬ）に接触する。これにより、導電体層２６及び３１は、メモリピラーＭＰｂ内の半導体膜４２又は抵抗変化膜４１、及び半導体部４４を介して互いに接続される。一方、ダミーピラーＤＰｂ内の半導体部４４の上面には、コンタクトＣＰｂ及びビアＶＩＡｂは設けられない。このため、導電体層３１は、ダミーピラーＤＰｂ内の半導体膜４２又は抵抗変化膜４１、及び半導体部４４とは接続されない。
【００７５】
絶縁体層３３は、例えばダミーピラーＤＰｂに重複する位置において、ＹＺ平面に沿って板状に形成される。絶縁体層３３は、導電体層２８をＸ軸に沿って分断するスリットＳＨＥｂとして機能する。絶縁体層３３により、導電体層２８は、例えばストリングユニットＳＵ０〜ＳＵ３の選択ゲート線ＳＧＤｂ０〜ＳＧＤｂ３に対応する導電体層２８＿０〜２８＿３にそれぞれ分断される。絶縁体層３３の上端は導電体層２８と導電体層３１との間に位置し、その下端は導電体層２８と最上層の導電体層２７との間に位置する。絶縁体層３３は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
【００７６】
以上のメモリピラーＭＰｂ及びダミーピラーＤＰｂを含む導電体層２６と導電体層３１との間の構造体により、ティアＢが形成される。
【００７７】
絶縁体層３４は、例えばＹＺ平面に沿って延伸する板状に形成され、導電体層２２〜２８をＹ軸に沿って分断するスリットＳＬＴとして機能する。絶縁体層３４により、導電体層２２〜２８は、例えばブロックＢＬＫ毎に分断される。絶縁体層３４の上端は、導電体層２８と導電体層３１との間に位置し、絶縁体層３４の下端は、例えば最下層の導電体層２２の下方に位置する。絶縁体層３４は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
【００７８】
次に、メモリピラーＭＰのＸＹ平面に沿った断面構造について図８を用いて参照して説明する。
【００７９】
図８（Ａ）は、図６のＶＩＩＩＡ−ＶＩＩＩＡ線に沿った断面図であり、メモリセルＭａの断面構造の一例を示す。図８（Ｂ）は、図６のＶＩＩＩＢ−ＶＩＩＩＢ線に沿った断面図であり、選択トランジスタＳＴＤａの断面構造の一例を示す。
【００８０】
図８（Ａ）に示すように、導電体層２２を含むＸＹ平面におけるメモリピラーＭＰａの中心部には円形状のコア膜３５が設けられる。そして、抵抗変化膜３６がコア膜３５の側面を同心円状に囲み、半導体膜３７が抵抗変化膜３６の側面を同心円状に囲み、絶縁体膜３８が半導体膜３７の側面を同心円状に囲む。抵抗変化膜３６は、抵抗変化素子ＭＲとして機能し、半導体膜３７、絶縁体膜３８、及び導電体層２２は、トランジスタとして機能する。
【００８１】
以上のように構成されることにより、メモリピラーＭＰａのうち導電体層２２と交差する部分は、各々が、互いに並列接続された抵抗変化素子ＭＲ及びスイッチ素子ＳＷを有するメモリセルＭＣａ０〜ＭＣａ７として機能することができる。また、メモリピラーＭＰｂにおいても同様に、メモリピラーＭＰｂのうち導電体層２７と交差する部分は、メモリセルＭＣｂ０〜ＭＣｂ７として機能することができる。
【００８２】
図８（Ｂ）に示すように、導電体層２３を含むＸＹ平面におけるメモリピラーＭＰａの中心部には円形状の半導体部３９が設けられ、絶縁体膜３８が半導体部３９の側面を同心円状に囲む。半導体部３９、絶縁体膜３８、及び導電体層２３は、トランジスタとして機能する。
【００８３】
以上のように構成されることにより、メモリピラーＭＰａのうち導電体層２３と交差する部分は、選択トランジスタＳＴＤａとして機能することができる。また、メモリピラーＭＰｂにおいても同様に、メモリピラーＭＰｂのうち導電体層２８と交差する部分は、選択トランジスタＳＴＤｂとして機能することができる。
【００８４】
なお、以上で説明したメモリセルアレイ１１０の構造はあくまで一例であり、メモリセルアレイ１１０はその他の構造を有していても良い。例えば、導電体層２２及び２７の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＤにはそれぞれ、複数層の導電体層２３及び２８が割り当てられても良い。メモリピラーＭＰａと導電体層２６との間、及びメモリピラーＭＰｂと導電体層３１との間は、３つ以上のコンタクト及びビアを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。
【００８５】
１．２  動作
次に、第１実施形態に係るメモリデバイスにおける動作について説明する。なお、以下の説明では、動作対象のメモリセルＭＣを含む（又は対応する）構成要素に「選択」を付し、動作対象のメモリセルＭＣを含まない（又は対応しない）構成要素に「非選択」を付して互いに区別する場合がある。例えば、動作対象のメモリセルＭＣ（選択メモリセルＭＣ）を含むローカルメモリストリングＬＭＳ（選択ローカルメモリストリングＬＭＳ）に含まれる選択トランジスタＳＴＤに接続された選択ゲート線ＳＧＤは、選択された選択ゲート線ＳＧＤ（又は選択ＳＧＤ）等と記載される場合がある。また、例えば、選択メモリセルＭＣを含まないローカルメモリストリングＬＭＳ（非選択ローカルメモリストリングＬＭＳ）に含まれる選択トランジスタＳＴＤに接続された選択ゲート線ＳＧＤは、非選択の選択ゲート線ＳＧＤ（又は非選択ＳＧＤ）等と記載される場合がある。
【００８６】
１．２．１  書込み動作
第１実施形態に係るメモリデバイスにおける書込み動作について、図９に示すタイミングチャートを参照して説明する。図９では、或るブロックＢＬＫ内のメモリセルＭＣにデータを書き込む場合において、選択ゲート線ＳＧＤ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬに印加される電圧の時間変化の一例が示される。
【００８７】
図９に示すように、時刻Ｔ１０に至るまで、選択ゲート線ＳＧＤ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬの各々は、スタンバイ状態にある。具体的には、スタンバイ状態において、選択ゲート線ＳＧＤ、ビット線ＢＬ、及びソース線ＳＬには電圧ＶＳＳが供給され、ワード線ＷＬには電圧ＶＰＰが供給される。電圧ＶＳＳは、例えば０Ｖであり、スイッチ素子ＳＷ及び選択トランジスタＳＴＤをオフ状態にし得る電圧である。電圧ＶＰＰは、例えば電圧ＶＳＳより高く、スイッチ素子ＳＷをオン状態にし得る電圧である。したがって、時刻Ｔ１０に至るまで、全ての選択トランジスタＳＴＤはオフ状態となり、全てのスイッチ素子ＳＷはオン状態となる。
【００８８】
時刻Ｔ１０において、ロウデコーダ１２０は、選択された選択ゲート線ＳＧＤと、非選択ティアに属する全ての非選択の選択ゲート線ＳＧＤと、に電圧ＶＰＰを印加し、各々に対応する選択トランジスタＳＴＤをオン状態とする。また、ロウデコーダ１２０は、選択ティアに属する全ての非選択の選択ゲート線ＳＧＤに引き続き電圧ＶＳＳを印加し、各々に対応する選択トランジスタＳＴＤをオフ状態とする。これにより、選択ビット線ＢＬに接続されたメモリストリングセットＭＳＳにおいて、選択ティアでは選択ローカルメモリストリングＬＭＳが導通し、非選択ティアでは４つの非選択ローカルメモリストリングＬＭＳが全て導通する。
【００８９】
更に、ロウデコーダ１２０は、選択ワード線ＷＬに電圧ＶＳＳを印加し、選択ワード線ＷＬに共通接続された、選択メモリセルＭＣを含む複数のメモリセルＭＣのスイッチ素子ＳＷをオフ状態とする。また、ロウデコーダ１２０は、非選択ワード線ＷＬに引き続き電圧ＶＰＰを印加し、非選択ワード線ＷＬに共通接続された全ての非選択メモリセルＭＣのスイッチ素子ＳＷをオン状態とする。
【００９０】
センスアンプ１４０は、選択ビット線ＢＬに電圧ＶＷＲＩＴＥを印加する。これにより、導通した５つのローカルメモリストリングＬＭＳ内のメモリセルＭＣに電流が流れる。電流が流れるメモリセルＭＣのうち、選択メモリセルＭＣでは抵抗変化素子ＭＲを電流が流れ、残りの全ての非選択メモリセルＭＣではスイッチ素子ＳＷを電流が流れる。なお、電圧ＶＷＲＩＴＥは、例えば、電圧ＶＰＰより低く、抵抗変化素子ＭＲ内の合金を融解させ得る電圧である。このため、選択メモリセルＭＣの抵抗変化素子ＭＲは、電圧ＶＷＲＩＴＥによる電流が流れることにより、温度が上昇し、素子内の合金が融解する。
【００９１】
時刻Ｔ２０において、センスアンプ１４０は、選択ビット線ＢＬの電圧をＶＷＲＩＴＥからＶＳＳに変化させる。ここで、抵抗変化素子ＭＲを高抵抗状態に相変化させる（リセット状態にする）場合、センスアンプ１４０は、選択ビット線ＢＬの電圧を急激に低下させる。これにより、選択メモリセルＭＣの抵抗変化素子ＭＲは、アモルファス状態となり、高抵抗状態に相変化する。一方、抵抗変化素子ＭＲを低抵抗状態に相変化させる（セット状態にする）場合、センスアンプ１４０は、リセット状態の場合よりも、選択ビット線ＢＬの電圧を緩やかに低下させる。これにより、選択メモリセルＭＣの抵抗変化素子ＭＲは、結晶状態となり、低抵抗状態に相変化する。
【００９２】
時刻Ｔ３０において、ロウデコーダ１２０及びセンスアンプ１４０は、選択ゲート線ＳＧＤ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬの各々を、スタンバイ状態に戻す。
【００９３】
以上により、選択メモリセルＭＣへのデータの書込み動作が終了する。
【００９４】
１．２．２  読出し動作
次に、第１実施形態に係るメモリデバイスにおける読出し動作について説明する。第１実施形態に係るメモリデバイス１００は、２つの読出しモードを適宜選択可能に構成される。図１０及び図１１はそれぞれ、第１実施形態に係るメモリデバイスにおける読出し動作の第１モード及び第２モードにそれぞれ対応するタイミングチャートである。図１０及び図１１では、或るブロックＢＬＫ内のメモリセルＭＣからデータを読み出す場合において、選択ゲート線ＳＧＤ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬに印加される電圧の時間変化の一例が示される。
【００９５】
まず、第１モードによる読出し動作について図１０を用いて説明する。第１モードによる読出し動作では、導通させるローカルメモリストリングＬＭＳが図９において説明した書込み動作と一致する。
【００９６】
図１０に示すように、時刻Ｔ５０に至るまで、選択ゲート線ＳＧＤ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬの各々は、スタンバイ状態にある。
【００９７】
時刻Ｔ５０において、ロウデコーダ１２０は、選択された選択ゲート線ＳＧＤと、非選択ティアに属する非選択の選択ゲート線ＳＧＤと、に電圧ＶＰＰを印加し、各々に対応する選択トランジスタＳＴＤをオン状態とする。また、ロウデコーダ１２０は、選択ティアに属する全ての非選択の選択ゲート線ＳＧＤに引き続き電圧ＶＳＳを印加し、各々に対応する選択トランジスタＳＴＤをオフ状態とする。これにより、選択ビット線ＢＬに接続されたメモリストリングセットＭＳＳにおいて、選択ティアでは選択ローカルメモリストリングＬＭＳが導通し、非選択ティアでは全ての非選択ローカルメモリストリングＬＭＳが導通する。
【００９８】
センスアンプ１４０は、選択ビット線ＢＬに電圧ＶＲＥＡＤを印加する。これにより、導通した５つのローカルメモリストリングＬＭＳ内のメモリセルＭＣに電流が流れる。電流が流れるメモリセルＭＣのうち、選択メモリセルＭＣでは抵抗変化素子ＭＲを電流が流れ、残りの全ての非選択メモリセルＭＣではスイッチ素子ＳＷを電流が流れる。なお、電圧ＶＲＥＡＤは、例えば電圧ＶＰＰより低く、抵抗変化素子ＭＲ内の合金を融解させない範囲において抵抗変化素子ＭＲに十分な大きさの電流を流し得る電圧である。
【００９９】
時刻Ｔ６０において、センスアンプ１４０は、選択ビット線ＢＬの駆動を止める。選択メモリセルＭＣの抵抗変化素子ＭＲが高抵抗状態（すなわち、リセット状態）の場合、選択メモリセルＭＣに流れる電流は比較的小さくなる。このため、選択ビット線ＢＬの電圧は、時刻Ｔ６０から所定の時間経過した後においても、電圧ＶＲＥＡＤからほとんど変化しない。一方、選択メモリセルＭＣの抵抗変化素子ＭＲが低抵抗状態（すなわちセット状態）の場合、選択メモリセルＭＣに流れる電流は比較的大きくなる。このため、選択ビット線ＢＬの電圧は、時刻Ｔ６０から所定の時間経過した後において、電圧ＶＲＥＡＤから有意に低下する。
【０１００】
センスアンプ１４０は、選択メモリセルＭＣの抵抗変化素子ＭＲの抵抗状態の違いに起因する選択ビット線ＢＬの電圧変化の違いをセンスする。これにより、選択メモリセルＭＣに記憶されたデータを読み出すことができる。
【０１０１】
なお、時刻Ｔ６０におけるロウデコーダ１２０によるワード線ＷＬ及び選択ゲート線ＳＧＤに対する動作は、書込み動作と同様であるため、説明を省略する。
【０１０２】
時刻Ｔ７０において、センスアンプ１４０は、選択メモリセルＭＣからデータが読み出されたことを確認すると、選択ビット線ＢＬに電圧ＶＳＳを供給する。
【０１０３】
時刻Ｔ８０において、ロウデコーダ１２０及びセンスアンプ１４０は、選択ゲート線ＳＧＤ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬの各々を、スタンバイ状態に戻す。
【０１０４】
以上により、第１モードによる選択メモリセルＭＣからのデータの読出し動作が終了する。
【０１０５】
次に、第２モードによる読出し動作について図１１を用いて説明する。第２モードによる読出し動作では、非選択ティアの４つのローカルメモリストリングＬＭＳのうちの１つを導通させる点において、図１０に示した第１モードによる読出し動作と異なる。
【０１０６】
図１１に示すように、時刻Ｔ５０に至るまで、選択ゲート線ＳＧＤ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬの各々は、スタンバイ状態にある。
【０１０７】
時刻Ｔ５０において、ロウデコーダ１２０は、選択された選択ゲート線ＳＧＤと、非選択ティアに属する非選択の選択ゲート線ＳＧＤのうち、選択ストリングユニットＳＵに属する選択ゲート線ＳＧＤに電圧ＶＰＰを印加し、各々に対応する選択トランジスタＳＴＤをオン状態とする。また、ロウデコーダ１２０は、非選択ストリングユニットＳＵに属する全ての非選択の選択ゲート線ＳＧＤに引き続き電圧ＶＳＳを印加し、各々に対応する選択トランジスタＳＴＤをオフ状態とする。これにより、選択ビット線ＢＬに接続されたメモリストリングセットＭＳＳにおいて、選択ティアでは選択ローカルメモリストリングＬＭＳが導通し、非選択ティアでは１つの非選択ローカルメモリストリングＬＭＳが導通する。センスアンプ１４０は、選択ビット線ＢＬに電圧ＶＲＥＡＤを印加する。これにより、導通した２つのローカルメモリストリングＬＭＳ内のメモリセルＭＣに電流が流れる。
【０１０８】
なお、時刻Ｔ６０におけるロウデコーダ１２０によるワード線ＷＬに対する動作、及びセンスアンプ１４０によるビット線ＢＬに対する動作は、第１モードによる読出し動作と同様であるため、説明を省略する。
【０１０９】
時刻Ｔ７０において、センスアンプ１４０は、選択メモリセルＭＣからデータが読み出されたことを確認すると、選択ビット線ＢＬに電圧ＶＳＳを供給する。
【０１１０】
時刻Ｔ８０において、ロウデコーダ１２０及びセンスアンプ１４０は、選択ゲート線ＳＧＤ、ワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬの各々を、スタンバイ状態に戻す。
【０１１１】
以上により、第２モードによる選択メモリセルＭＣからのデータの読出し動作が終了する。
【０１１２】
１．３  本実施形態に係る効果
メモリストリングセットＭＳＳ内において、ローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３の第１端と、ローカルメモリストリングＬＭＳｂ０〜ＬＭＳｂ３の第２端とは、ローカルビット線ＬＢＬａｂによって共通接続される。これにより、選択メモリセルＭＣに電流を流す動作において、非選択ティアに属する任意の数の非選択ローカルメモリストリングＬＭＳを、電流経路として用いることができる。
【０１１３】
図１２は、第１実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の電流経路を示す模式図である。図１２では、一例として、ローカルメモリストリングＬＭＳｂ０のうちワード線ＷＬｂ１に接続されたメモリセルＭＣが選択された場合が示される。
【０１１４】
図１２に示すように、書込み動作及び第１モードによる読出し動作では、選択メモリストリングＬＭＳｂ０を流れた電流は、ローカルビット線ＬＢＬａｂを介して非選択ティアの全てのローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３に分流する。このため、非選択ティアに属する非選択ローカルメモリストリングＬＭＳの１つを電流経路として用いる場合よりも、非選択ティアにおける寄生抵抗を減少させることができる。したがって、書込み動作の際に選択メモリセルＭＣに流れる電流の減少を抑制することができ、抵抗変化素子ＭＲの相変化に必要な大きさの電流を得やすい構成とすることができる。また、読出し動作の際のセンスに用いる信号量（例えば、ビット線ＢＬの電圧変化割合のセット状態とリセット状態との間の差）の減少を抑制することができ、読出し動作に要する時間の短縮することができる。
【０１１５】
図１３は、第１実施形態に係るメモリデバイスにおける第２モードによる読出し動作の電流経路を示す模式図であり、図１２の場合と同じメモリセルＭＣが選択された場合が示される。
【０１１６】
図１３に示すように、第２モードによる読出し動作では、選択メモリストリングＬＭＳｂ０を流れた電流は、ローカルビット線ＬＢＬａｂを介して非選択ティアの１つのローカルメモリストリングＬＭＳａ０のみを流れる。このため、非選択ティアに属する非選択ローカルメモリストリングＬＭＳの全てを電流経路として用いる場合よりも、選択メモリセルＭＣを流れる電流を小さくすることができる。また、駆動する選択ゲート線ＳＧＤの数を減らすことができる。したがって、読出し動作の際の消費電力の増加を抑制できる。
【０１１７】
このように、メモリデバイス１００が２つの読出しモードを有することにより、よりメリットの大きい電流経路を選択することができる。ただし、メモリデバイス１００は、必ずしも２つの読出しモードの両方を有する必要はなく、用途に応じて適している片方のモードのみが実装されてもよい。
【０１１８】
２．  第２実施形態
次に、第２実施形態に係るメモリデバイスについて説明する。第２実施形態では、メモリセルＭＣａ０とソース線ＳＬとの間に選択トランジスタが設けられる点において、第１実施形態と異なる。以下では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１１９】
２．１  構成
図１４は、第２実施形態に係るメモリデバイスのメモリストリングセットの構成を示す回路図であり、第１実施形態における図３に対応する。
【０１２０】
図１４に示すように、ローカルメモリストリングＬＭＳａは、メモリセルＭＣａ０とソース線ＳＬとの間に、選択トランジスタＳＴＳを更に含む。同一のブロックＢＬＫ内の全ての選択トランジスタＳＴＳのゲート電極は、選択ゲート線ＳＧＳに共通接続される。
【０１２１】
図１５は、第２実施形態に係るメモリデバイスのメモリストリングセットの構成を示す断面図であり、図１４に示した回路構成に対応する。
【０１２２】
図１５に示すように、半導体基板２０の上部には、ｐ型ウェル領域２０ｐが形成される。そして、ｐ型ウェル領域２０ｐの上方には、図示せぬ絶縁体層を介して導電体層４５が設けられる。導電体層４５は、選択ゲート線ＳＧＳとして使用される。
【０１２３】
導電体層４５の上方には、図６に示した導電体層２１より上方の構造と同等の構造が設けられる。なお、メモリピラーＭＰａ及びダミーピラーＤＰａは、導電体層４５を通過して、ｐ型ウェル領域２０ｐに達する。これにより、メモリピラーＭＰａのうち、導電体層４５と交差する領域は、選択トランジスタＳＴＳとして機能することができる。
【０１２４】
ｐ型ウェル領域２０ｐのうち、例えば平面視においてスリットＳＬＴと重複する領域に、ｎ型不純物拡散領域２０ｎが形成される。ｎ型不純物拡散領域２０ｎの上面上には、ソース線ＳＬのコンタクトとして使用される導電体層４６が設けられる。導電体層４６の上端は、例えば、導電体層２８よりも上方に位置する。これにより、メモリセルアレイ１１０の上方に配線されたソース線ＳＬの電位を、導電体層４６、ｎ型不純物拡散領域２０ｎ、及びｐ型ウェル領域２０ｐを介して、選択トランジスタＳＴＳの一端に印加することができる。なお、導電体層４６の側面は、例えば、スリットＳＬＴとして使用される絶縁体層３４Ａに覆われる。これにより、導電体層４６と導電体層２２〜２８、及び４５との間が絶縁される。
【０１２５】
２．２  動作
図１６は、第２実施形態に係るメモリデバイスにおける書込み動作を示すタイミングチャートであり、第１実施形態における図９に対応する。図１７及び図１８はそれぞれ、第２実施形態に係るメモリデバイスにおける第１モード及び第２モードによる読出し動作を示すタイミングチャートであり、第１実施形態における図１０及び図１１に対応する。
【０１２６】
図１６〜図１８に示すように、スタンバイ状態において、ロウデコーダ１２０は、選択ゲート線ＳＧＳに電圧ＶＰＰを印加する。これにより、選択トランジスタＳＴＳは、スタンバイ状態でオン状態となる。そして、書込み動作、第１モードの読出し動作、及び第２モードの読出し動作のいずれにおいても、選択トランジスタＳＴＳは終始オン状態が維持される。
【０１２７】
２．３  本実施形態に係る効果
第２実施形態によれば、メモリピラーＭＰａは、ｐ型ウェル領域２０ｐに接続される。ソース線ＳＬは、メモリセルアレイ１１０の上方に設けられ、コンタクトを介してｐ型ウェル領域２０ｐの上部に形成されたｎ型不純物拡散領域２０ｎに接続される。メモリピラーＭＰａに交差する導電体層のうち、最下層の導電体層４５は、動作中において常時オン状態となる選択トランジスタＳＴＳとして使用される。これにより、メモリピラーＭＰａが半導体基板２０に直接接触する場合においても、動作中にｐ型ウェル領域２０ｐにチャネルが形成され、ソース線ＳＬとメモリピラーＭＰａとを電気的に接続することができる。したがって、メモリピラーＭＰａがソース線ＳＬに接触しない場合（半導体基板２０に接触する場合）にも、ビット線ＢＬからソース線ＳＬに向けて電流を流すことができる。
【０１２８】
３．  第３実施形態
次に、第３実施形態に係るメモリデバイスについて説明する。第３実施形態では、ローカルビット線ＬＢＬａｂが２つ以上のブロックＢＬＫ間で繋がっている点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【０１２９】
３．１  構成
図１９は、第３実施形態に係るメモリデバイスのメモリストリングセットの構成を示す回路図である。図１９では、同一のビット線ＢＬに共通接続され、かつ互いに異なるブロックＢＬＫ０及びＢＬＫ１にそれぞれ含まれる２つのメモリストリングセットＭＳＳ（ＢＬＫ０）及びＭＳＳ（ＢＬＫ１）が示される。
【０１３０】
図１９に示すように、２つのメモリストリングセットＭＳＳは、共通のローカルビット線ＬＢＬａｂを介して接続される。より具体的には、メモリストリングセットＭＳＳ（ＢＬＫ０）内のローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３、及びメモリストリングセットＭＳＳ（ＢＬＫ１）内のローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３の各々の第１端と、メモリストリングセットＭＳＳ（ＢＬＫ０）内のローカルメモリストリングＬＭＳｂ０〜ＬＭＳｂ３、及びメモリストリングセットＭＳＳ（ＢＬＫ１）内のローカルメモリストリングＬＭＳｂ０〜ＬＭＳｂ３の各々の第２端と、が同一のローカルビット線ＬＢＬａｂに共通接続される。このように、メモリストリングセットＭＳＳ（ＢＬＫ０）内のローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３を流れる電流は、ローカルビット線ＬＢＬａｂを介して、メモリストリングセットＭＳＳ（ＢＬＫ１）内のローカルメモリストリングＬＭＳｂ０〜ＬＭＳｂ３を流れることができるように構成される。
【０１３１】
一方、メモリストリングセットＭＳＳ（ＢＬＫ０）に接続されるワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７、並びに選択ゲート線ＳＧＤａ０〜ＳＧＤａ３及びＳＧＤｂ０〜ＳＧＤｂ３は、メモリストリングセットＭＳＳ（ＢＬＫ１）に接続されるワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７、並びに選択ゲート線ＳＧＤａ０〜ＳＧＤａ３及びＳＧＤｂ０〜ＳＧＤｂ３とは電気的に絶縁される。すなわち、メモリストリングセットＭＳＳ（ＢＬＫ０）内の電流経路と、メモリストリングセットＭＳＳ（ＢＬＫ１）内の電流経路とは、個別に制御される。
【０１３２】
図２０は、第３実施形態に係るメモリデバイスのメモリストリングセットの構成を示す断面図であり、図１９に示した回路構成のうち、１つのメモリストリングセットＭＳＳに対応する。
【０１３３】
図２０に示すように、絶縁体層３４ａは、例えばＹＺ平面に沿って延伸する板状に形成され、導電体層２２及び２３をＹ軸に沿って分断するスリットＳＬＴａとして機能する。絶縁体層３４ａにより、導電体層２２及び２３は、例えばブロックＢＬＫ毎に分断される。絶縁体層３４ａの上端は、導電体層２３と導電体層２６Ｂとの間に位置し、絶縁体層３４ａの下端は、例えば最下層の導電体層２２の下方に位置する。
【０１３４】
また、絶縁体層３４ｂは、例えばＹＺ平面に沿って延伸する板状に形成され、導電体層２７及び２８をＹ軸に沿って分断するスリットＳＬＴｂとして機能する。絶縁体層３４ｂにより、導電体層２７及び２８は、例えばブロックＢＬＫ毎に分断される。絶縁体層３４ｂの上端は、導電体層２８と導電体層３１との間に位置し、絶縁体層３４ｂの下端は、例えば最下層の導電体層２７と導電体層２６Ｂとの間に位置する。
【０１３５】
導電体層２６Ｂは、絶縁体層３４ａと絶縁体層３４ｂとの間をＸ軸に沿って延伸し、２つのブロックＢＬＫ間を接続するローカルビット線ＬＢＬａｂとして使用される。
【０１３６】
なお、図２０の例では、ティアＡに対応するスリットＳＬＴａと、ティアＢに対応するスリットＳＬＴｂとが個別に設けられる場合について説明したが、これに限られない。例えば、連続した１つの絶縁体層がティアＡ及びティアＢに対応する１つのスリットＳＬＴとして設けられてもよい。この場合、導電体層２６Ｂは、当該絶縁体層を貫通してＸ軸に沿って延伸する。
【０１３７】
３．２  動作
次に、第３実施形態に係るメモリデバイスにおける動作について説明する。
【０１３８】
第３実施形態に係るメモリデバイスにおける書込み動作及び読出し動作でビット線ＢＬ及びソース線ＳＬに印加される電圧は、第１実施形態及び第２実施形態と同等であるため、説明を省略する。以下では、第３実施形態に係るメモリデバイスにおける、ローカルビット線ＬＢＬを共有する複数のブロックＢＬＫにおける書込み動作及び読出し動作で選択ゲート線ＳＧＤ及びワード線ＷＬに印加される電圧について主に説明する。
【０１３９】
３．２．１  書込み動作及び第１モードによる読出し動作
第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作について説明する。以下では、書込み動作及び第１モードによる読出し動作において共通する、選択ゲート線ＳＧＤ及びワード線ＷＬに印加される電圧のタイミングチャートの例として、３つの動作例を示す。
【０１４０】
（第１例）
まず、第１例について説明する。第１例では、選択メモリセルＭＣを含まないブロック（非選択ブロックＢＬＫ））と選択メモリセルＭＣを含むブロック（選択ブロックＢＬＫ）とで、互いに対応するワード線ＷＬ同士に同じ電圧が印加される。
【０１４１】
図２１は、第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第１例を説明するためのタイミングチャートである。図２１では、読み出し動作に対応する時刻が括弧書きで示される。
【０１４２】
図２１に示すように、時刻Ｔ１０（又は時刻Ｔ５０）において、ロウデコーダ１２０は、書込み動作又は第１モードによる読出し動作を実行するために選択ゲート線ＳＧＤ及びワード線ＷＬに電圧を印加する。
【０１４３】
具体的には、ロウデコーダ１２０は、選択された選択ゲート線ＳＧＤと、非選択ティアに属する全ての非選択の選択ゲート線ＳＧＤ（選択ブロックＢＬＫであるか、非選択ブロックＢＬＫであるかを問わない）と、に電圧ＶＰＰを印加し、各々に対応する選択トランジスタＳＴＤをオン状態とする。また、ロウデコーダ１２０は、選択ティアに属する全ての非選択の選択ゲート線ＳＧＤ（選択ブロックＢＬＫであるか、非選択ブロックＢＬＫであるかを問わない）への電圧ＶＳＳの供給を維持し、各々に対応する選択トランジスタＳＴＤをオフ状態とする。これにより、選択ビット線ＢＬに接続されたメモリストリングセットＭＳＳにおいて、選択ティアでは選択ローカルメモリストリングＬＭＳが導通し、非選択ティアでは８つの非選択ローカルメモリストリングＬＭＳが全て導通する。
【０１４４】
更に、ロウデコーダ１２０は、選択ワード線ＷＬと、非選択ブロックＢＬＫにおいて選択ワード線ＷＬに対応するワード線ＷＬと、に電圧ＶＳＳを印加する。また、ロウデコーダ１２０は、選択ブロックＢＬＫ内の非選択ワード線ＷＬと、非選択ブロックＢＬＫにおいて非選択ワード線ＷＬに対応するワード線ＷＬと、に引き続き電圧ＶＰＰを印加する。
【０１４５】
時刻Ｔ３０（又は時刻Ｔ８０）において、ロウデコーダ１２０は、選択ゲート線ＳＧＤ及びワード線ＷＬの電圧をスタンバイ状態に戻す。
【０１４６】
以上により、第１例に基づく動作が終了する。
【０１４７】
図２２は、第１例に基づく動作において形成される電流経路の具体例を示す模式図である。図２２では、一例として、ブロックＢＬＫ０のローカルメモリストリングＬＭＳｂ０のメモリセルＭＣｂ１が選択された場合が示される。
【０１４８】
図２２に示すように、選択ティアでは、選択メモリセルＭＣｂ１を含むブロックＢＬＫ０のローカルメモリストリングＬＭＳｂ０のみが電流経路となる。一方、非選択ティアでは、ブロックＢＬＫ０及びＢＬＫ１の各々のローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３が全て電流経路となる。これにより、非選択ブロックＢＬＫの非選択ティアにおけるローカルメモリストリングＬＭＳを、寄生抵抗の増加の抑制に寄与させることができる。
【０１４９】
また、ローカルビット線ＬＢＬａｂによって接続された２つのブロックＢＬＫ０及びＢＬＫ１において、ブロックＢＬＫに依存せずにワード線ＷＬが制御される。このため、第１例では、ロウデコーダ１２０による書込み動作及び第１モードによる読出し動作におけるワード線ＷＬの制御負荷の増加を抑制することができる。
【０１５０】
（第２例）
次に、第２例について説明する。第２例は、選択ブロックＢＬＫと非選択ブロックＢＬＫとで、対応するワード線ＷＬにそれぞれ異なる電圧が印加される場合に対応する。具体的には、第２例では、非選択ブロックＢＬＫの選択ティアにおける全てのスイッチ素子ＳＷがオフ状態に制御される。
【０１５１】
図２３は、第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第２例を説明するためのタイミングチャートであり、第１例における図２１に対応する。
【０１５２】
図２３に示すように、時刻Ｔ１０（又は時刻Ｔ５０）において、ロウデコーダ１２０は、書込み動作又は第１モードによる読出し動作を実行するために選択ゲート線ＳＧＤ及びワード線ＷＬに電圧を印加する。なお、選択ゲート線ＳＧＤに対する制御は、第１例と同等であるため、説明を省略する。
【０１５３】
ロウデコーダ１２０は、選択ブロックＢＬＫ内の選択ワード線ＷＬと、選択ティアにおける非選択ブロックＢＬＫ内の全てのワード線ＷＬと、に電圧ＶＳＳを印加する。また、ロウデコーダ１２０は、選択ブロックＢＬＫ内の非選択ワード線ＷＬと、非選択ティアにおける非選択ブロックＢＬＫ内の全てのワード線ＷＬと、に引き続き電圧ＶＰＰを印加する。
【０１５４】
時刻Ｔ３０（又は時刻Ｔ８０）において、ロウデコーダ１２０は、選択ゲート線ＳＧＤ及びワード線ＷＬの電圧をスタンバイ状態に戻す。
【０１５５】
以上により、第２例に基づく動作が終了する。
【０１５６】
図２４は、第２例に基づく動作において形成される電流経路の具体例を示す模式図であり、第１例における図２２に対応する。
【０１５７】
図２４に示すように、選択ティアでは、選択メモリセルＭＣｂ１を含むブロックＢＬＫ０のローカルメモリストリングＬＭＳｂ０のみが電流経路となる。一方、非選択ティアでは、ブロックＢＬＫ０及びＢＬＫ１の各々のローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３が全て電流経路となる。これにより、第１例と同様、非選択ブロックＢＬＫの非選択ティアにおけるローカルメモリストリングＬＭＳを、寄生抵抗の増加の抑制に寄与させることができる。
【０１５８】
また、ローカルビット線ＬＢＬａｂによって接続された２つのブロックＢＬＫ０及びＢＬＫ１において、ブロックＢＬＫ毎に独立してワード線ＷＬが制御される。具体的には、非選択ブロックＢＬＫでは、選択ティアに属する全てのスイッチ素子ＳＷがオフ状態となる。このため、第２例では、非選択ブロックＢＬＫにおける選択ティアの電流経路をより強くカットオフすることができ、電流のリークを抑制することができる。
【０１５９】
（第３例）
次に、第３例について説明する。第３例は、第２例と同様、選択ブロックＢＬＫと非選択ブロックＢＬＫとで、対応するワード線ＷＬにそれぞれ異なる電圧が印加される場合に対応する。具体的には、第３例では、非選択ブロックＢＬＫの全てのスイッチ素子ＳＷがオン状態に制御される。
【０１６０】
図２５は、第３実施形態に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作の第３例を説明するためのタイミングチャートであり、第２例における図２３に対応する。
【０１６１】
図２５に示すように、時刻Ｔ１０（又は時刻Ｔ５０）において、ロウデコーダ１２０は、書込み動作又は第１モードによる読出し動作を実行するために選択ゲート線ＳＧＤ及びワード線ＷＬに電圧を印加する。なお、選択ゲート線ＳＧＤに対する制御は、第２例と同等であるため、説明を省略する。
【０１６２】
ロウデコーダ１２０は、選択ブロックＢＬＫ内の選択ワード線ＷＬに電圧ＶＳＳを印加する。また、ロウデコーダ１２０は、選択ブロックＢＬＫ内の非選択ワード線ＷＬと、非選択ブロックＢＬＫ内の全てのワード線ＷＬと、に引き続き電圧ＶＰＰを印加する。
【０１６３】
時刻Ｔ３０（又は時刻Ｔ８０）において、ロウデコーダ１２０は、選択ゲート線ＳＧＤ及びワード線ＷＬの電圧をスタンバイ状態に戻す。
【０１６４】
以上により、第３例に基づく動作が終了する。
【０１６５】
図２６は、第３例に基づく動作において形成される電流経路の具体例を示す模式図であり、第２例における図２４に対応する。
【０１６６】
図２６に示すように、選択ティアでは、選択メモリセルＭＣｂ１を含むブロックＢＬＫ０のローカルメモリストリングＬＭＳｂ０のみが電流経路となる。一方、非選択ティアでは、ブロックＢＬＫ０及びＢＬＫ１の各々のローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３が全て電流経路となる。これにより、第１例及び第２例と同様、非選択ブロックＢＬＫの非選択ティアにおけるローカルメモリストリングＬＭＳを、寄生抵抗の増加の抑制に寄与させることができる。
【０１６７】
また、ローカルビット線ＬＢＬａｂによって接続された２つのブロックＢＬＫ０及びＢＬＫ１において、ブロックＢＬＫ毎に独立してワード線ＷＬが制御される。具体的には、非選択ブロックＢＬＫでは、全てのスイッチ素子ＳＷがオン状態となる。上述のとおり、スタンバイ状態において、スイッチ素子ＳＷはオン状態となる（すなわち、ワード線ＷＬに電圧ＶＰＰが印加されている）。このため、第３例では、非選択ブロックＢＬＫの全てのワード線ＷＬをスタンバイ状態から変化させることなく、書込み動作及び第１モードによる読出し動作を実行できる。したがって、書込み動作及び第１モードによる読出し動作の実行に伴うワード線ＷＬの電圧が変化する回数の増加を抑制することができ、消費電力の増加を抑制することができる。
【０１６８】
３．２．２  第２モードによる読出し動作
第３実施形態に係るメモリデバイスにおける第２モードによる読出し動作について説明する。
【０１６９】
図２７は、第３実施形態に係るメモリデバイスにおける第２モードによる読出し動作を説明するためのタイミングチャートである。
【０１７０】
図２７に示すように、時刻Ｔ５０において、ロウデコーダ１２０は、第２モードによる読出し動作を実行するために選択ゲート線ＳＧＤ及びワード線ＷＬに電圧を印加する。
【０１７１】
具体的には、ロウデコーダ１２０は、選択された選択ゲート線ＳＧＤ、及び選択ブロックＢＬＫ内の選択ストリングユニットＳＵに属する非選択の選択ゲート線ＳＧＤに電圧ＶＰＰを印加し、各々の選択トランジスタＳＴＤをオン状態とする。また、ロウデコーダ１２０は、選択ブロックＢＬＫ内の非選択ストリングユニットＳＵに属する全ての非選択の選択ゲート線ＳＧＤと、非選択ブロックＢＬＫ内の全ての選択ゲート線ＳＧＤと、に引き続き電圧ＶＳＳ印加し、各々の選択トランジスタＳＴＤをオフ状態とする。これにより、選択ビット線ＢＬに接続されたメモリストリングセットＭＳＳにおいて、選択ティア及び非選択ティアのいずれにおいても、ローカルメモリストリングＬＭＳが１つずつ導通する。
【０１７２】
更に、ロウデコーダ１２０は、選択ブロックＢＬＫ内の選択ワード線ＷＬに電圧ＶＳＳを印加する。また、ロウデコーダ１２０は、選択ブロックＢＬＫ内の非選択ワード線ＷＬと、非選択ブロックＢＬＫ内の全てのワード線ＷＬと、に引き続き電圧ＶＰＰを印加する。
【０１７３】
時刻Ｔ８０において、ロウデコーダ１２０は、選択ゲート線ＳＧＤ及びワード線ＷＬの電圧をスタンバイ状態に戻す。
【０１７４】
以上により、第２モードによる読出し動作が終了する。
【０１７５】
図２８は、第２モードによる読出し動作において形成される電流経路の具体例を示す模式図である。
【０１７６】
図２８に示すように、選択ティアでは、選択メモリセルＭＣｂ１を含むブロックＢＬＫ０のローカルメモリストリングＬＭＳｂ０のみが電流経路となる。同様に、非選択ティアでも、ブロックＢＬＫ０のローカルメモリストリングＬＭＳａ０のみが電流経路となる。これにより、非選択ブロックＢＬＫへの電流を停止できる。このため、読出し動作における電流の大きさを小さくすることができ、消費電力を抑制できる。
【０１７７】
３．３  本実施形態に係る効果
第３実施形態によれば、ローカルビット線ＬＢＬａｂは、複数のブロックＢＬＫに共通接続される。書込み動作及び第１モードによる読出し動作において、ロウデコーダ１２０は、選択ティアでは選択メモリセルＭＣを含むローカルメモリストリングＬＭＳのみを導通させ、非選択ティアではローカルビット線ＬＢＬａｂに接続された複数のブロックＢＬＫに含まれる全てのローカルメモリストリングＬＭＳを導通させる。これにより、電流が１つのブロックＢＬＫ内を流れる場合よりも非選択ティアにおける電流経路に生じる寄生抵抗を小さくすることができる。
【０１７８】
なお、上述の例では、２つのブロックＢＬＫ間でローカルビット線ＬＢＬａｂが共有される場合について説明したが、これに限られない。例えば、ローカルビット線ＬＢＬａｂは、３つ以上の任意の数のブロックＢＬＫ間で共有可能である。
【０１７９】
４．  変形例等
なお、上述した第１実施形態乃至第３実施形態には、種々の変形が可能である。
【０１８０】
４．１  第１変形例
上述した第１実施形態乃至第３実施形態では、ティアＡの選択トランジスタＳＴＤａは抵抗変化膜３６を含まない場合について説明したが、これに限られない。例えば、ティアＡの選択トランジスタＳＴＤａは、抵抗変化膜３６を含んでいてもよい。
【０１８１】
図２９及び図３０は、第１変形例に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図であり、第１実施形態における図６に対応する。図２９及び図３０ではそれぞれ、互いに第１変形例の異なる例が示される。
【０１８２】
図２９及び図３０のいずれの場合においても、メモリピラーＭＰａは、例えば、半導体部３９を含まず、その上端は導電体層２３Ｃ又は２３Ｄよりも上方に位置する。より具体的には、コア膜３５、抵抗変化膜３６、半導体膜３７、及び絶縁体膜３８の上端はいずれも、導電体層２３Ｃ又は２３Ｄよりも上方に位置する。
【０１８３】
以上のような構成は、例えば製造工程上の制約によって発生する可能性がある。これに伴い、選択トランジスタＳＴＤａは、抵抗変化膜３６を含む構成となり、抵抗変化膜３６を含まない構成よりもカットオフ性能が低下する可能性がある。
【０１８４】
これに対し、図２９に示す例では、最上層の導電体層２２の上方には、図示せぬ絶縁体層を介して、選択ゲート線ＳＧＤａとして使用される導電体層２３Ｃ（２３＿０Ｃ〜２３＿３Ｃ）が設けられる。導電体層２３Ｃは、例えば、他の導電体層（例えば、導電体層２２、２７、及び２８）よりもＺ軸に沿った膜厚が厚くなるように設けられる。
【０１８５】
また、図３０に示す例では、最上層の導電体層２２の上方には、図示せぬ絶縁体層を介して、選択ゲート線ＳＧＤａとして使用される複数の導電体層２３Ｄ（２３＿０Ｄ〜２３＿３Ｄ）が設けられる。複数の導電体層２３Ｄの各々は、例えば、他の導電体層（例えば、導電体層２２、２７、及び２８）と同等の膜厚を有する。
【０１８６】
これにより、選択トランジスタＳＴＤａの実効的なゲート長をより長くすることができる。このため、選択トランジスタＳＴＤａが抵抗変化膜３６を有するような場合であっても、選択トランジスタＳＴＤａのカットオフ性能の低下を抑制することができる。
【０１８７】
４．２  第２変形例
上述した第１実施形態乃至第３実施形態及び第１変形例では、導電体層２６の上面上に、メモリピラーＭＰｂ及びダミーピラーＤＰｂが接触するように設けられる場合について説明したが、これに限られない。例えば、メモリピラーＭＰｂは、コンタクト及びビアを介して導電体層２６と接続されてもよい。また、ダミーピラーＤＰｂは、導電体層２６と接続されていなくてもよい。
【０１８８】
図３１は、第２変形例に係るメモリデバイスのメモリセルアレイの構造を説明するための断面図であり、第１実施形態における図６に対応する。
【０１８９】
図３１に示すように、導電体層２６の上面のうち、メモリピラーＭＰｂに対応する複数の領域の各々に、ビアＶＩＡｂとして使用される導電体層４７が設けられる。導電体層４７の上面上には、コンタクトＣＰｂとして使用される導電体層４８が設けられる。導電体層４８の上面上には、メモリピラーＭＰｂが設けられる。
【０１９０】
以上のような構成によれば、メモリピラーＭＰｂ、ワード線ＷＬｂ０〜ＷＬｂ７、及び選択ゲート線ＳＧＤｂを形成するＺ軸に沿った高さを自由に設定することができ、メモリピラーＭＰｂを微細なローカルビット線ＬＢＬａｂへ接続することが容易となる。また、ダミーピラーＤＰｂがローカルビット線ＬＢＬａｂから物理的に離れるため、ローカルビット線ＬＢＬａｂに生じる寄生容量を小さくすることができる。
【０１９１】
４．３  第３変形例
上述した第１実施形態乃至第３実施形態、第１変形例及び第２変形例では、１本のローカルビット線ＬＢＬａｂを介して接続された２つのローカルメモリストリングＬＭＳがＺ軸に沿って設けられる場合について説明したが、これに限られない。例えば、ｎ本のローカルビット線ＬＢＬを介して接続された（ｎ＋１）個のローカルメモリストリングＬＭＳがＺ軸に沿って設けられてもよい（ｎは２以上の整数）。
【０１９２】
図３２は、第３変形例に係るメモリデバイスのメモリストリングセットの構成を説明するための回路図であり、第１実施形態における図３に対応する。
【０１９３】
図３２に示すように、メモリストリングセットＭＳＳは、各々がビット線ＢＬに対応付けられた複数組のローカルメモリストリングＬＭＳａ、ＬＭＳｂ、ＬＭＳｃ、及びＬＭＳｄを含む。ストリングユニットＳＵ０〜ＳＵ３はそれぞれ、ローカルメモリストリングＬＭＳａ０、ＬＭＳｂ０、ＬＭＳｃ０、及びＬＭＳｄ０〜ＬＭＳａ３、ＬＭＳｂ３、ＬＭＳｃ３、及びＬＭＳｄ３を含む。なお、ローカルメモリストリングＬＭＳｃ及びＬＭＳｄの構成は、ローカルメモリストリングＬＭＳａ及びＬＭＳｂと同等であるため、説明を省略する。
【０１９４】
同一のメモリストリングセットＭＳＳにおいて、ローカルメモリストリングＬＭＳｄ０、ＬＭＳｄ１、ＬＭＳｄ２、及びＬＭＳｄ３の各々の第１端は、対応するビット線ＢＬに共通接続される。ローカルメモリストリングＬＭＳｄ０、ＬＭＳｄ１、ＬＭＳｄ２、及びＬＭＳｄ３の各々の第２端、並びにローカルメモリストリングＬＭＳｃ０、ＬＭＳｃ１、ＬＭＳｃ２、及びＬＭＳｃ３の各々の第１端は、ローカルビット線ＬＢＬｃｄに共通接続される。ローカルメモリストリングＬＭＳｃ０、ＬＭＳｃ１、ＬＭＳｃ２、及びＬＭＳｃ３の各々の第２端、並びにローカルメモリストリングＬＭＳｂ０、ＬＭＳｂ１、ＬＭＳｂ２、及びＬＭＳｂ３の各々の第１端は、ローカルビット線ＬＢＬｂｃに共通接続される。ローカルメモリストリングＬＭＳｂ０、ＬＭＳｂ１、ＬＭＳｂ２、及びＬＭＳｂ３の各々の第２端、並びにローカルメモリストリングＬＭＳａ０、ＬＭＳａ１、ＬＭＳａ２、及びＬＭＳａ３の各々の第１端は、ローカルビット線ＬＢＬａｂに共通接続される。ローカルメモリストリングＬＭＳａ０、ＬＭＳａ１、ＬＭＳａ２、及びＬＭＳａ３の各々の第２端は、ソース線ＳＬに共通接続される。
【０１９５】
図３３は、第３変形例に係るメモリデバイスのメモリセルアレイの構成を説明するための断面図であり、第１実施形態における図７に対応する。
【０１９６】
図３３に示すように、導電体層２８の上方に、導電体層２９及び３０を介して導電体層５１が設けられる。例えば導電体層５１は、ローカルビット線ＬＢＬｂｃとして使用される。
【０１９７】
導電体層５１の上方に、絶縁体層（図示せず）と導電体層５２とが交互に積層された積層体が設けられる。例えば、複数の導電体層５２は、半導体基板２０側から順にワード線ＷＬｃ０〜ＷＬｃ７として使用される。
【０１９８】
最上層の導電体層５２の上方に、絶縁体層（図示せず）を介して導電体層５３が設けられる。導電体層５３は、選択ゲート線ＳＧＤｃとして使用される。
【０１９９】
導電体層５２及び５３は、例えばＸＹ平面に沿って広がった板状に形成される。
【０２００】
導電体層５３の上方に、導電体層５４及び５５を介して導電体層５６が設けられる。例えば導電体層５６は、ローカルビット線ＬＢＬｃｄとして使用される。
【０２０１】
導電体層５６の上方に、絶縁体層（図示せず）と導電体層５７とが交互に積層された積層体が設けられる。例えば、複数の導電体層５７は、半導体基板２０側から順にワード線ＷＬｄ０〜ＷＬｄ７として使用される。
【０２０２】
最上層の導電体層５７の上方に、絶縁体層（図示せず）を介して導電体層５８が設けられる。導電体層５８は、選択ゲート線ＳＧＤｄとして使用される。
【０２０３】
導電体層５７及び５８は、例えばＸＹ平面に沿って広がった板状に形成される。
【０２０４】
導電体層５８の上方に、導電体層５９及び６０を介して、ビット線ＢＬとして使用される導電体層３１が設けられる。
【０２０５】
メモリピラーＭＰｃ及びＭＰｄは、メモリピラーＭＰａ及びＭＰｂと同様、Ｚ軸に沿って延伸して設けられる。なお、メモリピラーＭＰｃ及びＭＰｄの構成は、メモリピラーＭＰａ及びＭＰｂと同等であるため、説明を省略する。
【０２０６】
メモリピラーＭＰｃは、導電体層５２及び５３を通過し、その下端が導電体層５１に接触し、その上端がコンタクトＣＰｃとして使用される導電体層５４に接触する。導電体層５４の上面上には、ビアＶＩＡｃとして使用される導電体層５５が設けられる。導電体層５５の上面上には、導電体層５６が設けられる。これにより、導電体層５６と導電体層５１とは、メモリピラーＭＰｃを介して接続される。
【０２０７】
また、メモリピラーＭＰｄは、導電体層５７及び５８を通過し、その下端が導電体層５６に接触し、その上端がコンタクトＣＰｄとして使用される導電体層５９に接触する。導電体層５９の上面上には、ビアＶＩＡｄとして使用される導電体層６０が設けられる。導電体層６０の上面上には、導電体層３１が設けられる。これにより、導電体層３１と導電体層５６とは、メモリピラーＭＰｄを介して接続される。
【０２０８】
以上のような構成により、Ｚ軸に沿って３ティア以上のメモリピラーＭＰが積層される場合においても、同一のメモリストリングセットＭＳＳ内の非選択ティアにおける全てのローカルメモリストリングＬＭＳに、ローカルビット線ＬＢＬを介して電流を流すことができる。
【０２０９】
４．４  第４変形例
上述した第１実施形態乃至第３実施形態、及び第１変形例乃至第３変形例では、同一のビット線ＢＬに接続されたローカルメモリストリングＬＭＳが、Ｚ軸に沿って半導体基板２０側（ビット線ＢＬよりも下側）にのみ設けられる場合について説明したが、これに限られない。例えば、同一のビット線ＢＬに接続されたローカルメモリストリングＬＭＳは、ビット線ＢＬよりも下側だけでなく、上側にも設けられてよい。
【０２１０】
図３４は、第４変形例に係るメモリデバイスのメモリストリングセットの構成を説明するための回路図であり、第１実施形態における図３に対応する。
【０２１１】
図３４に示すように、ブロックＢＬＫは、各メモリストリングセットＭＳＳに含まれるローカルメモリストリングＬＭＳａ及びＬＭＳｂの組数と、ローカルメモリストリングＬＭＳｃ及びＬＭＣｄの組数と、の和に対応する数のストリングユニットＳＵ（図３４の例では、８つのストリングユニットＳＵ０〜ＳＵ７）に分類される。ストリングユニットＳＵ０〜ＳＵ３はそれぞれ、ローカルメモリストリングＬＭＳａ０及びＬＭＳｂ０〜ＬＭＳａ３及びＬＭＳｂ３を含み、ストリングユニットＳＵ４〜ＳＵ７はそれぞれ、ローカルメモリストリングＬＭＳｃ０及びＬＭＳｄ０〜ＬＭＳｃ３及びＬＭＳｄ３を含む。
【０２１２】
メモリストリングセットＭＳＳは、２つのサブセットＳＳ（ＳＳ０及びＳＳ１）を含む。サブセットＳＳ０は、ビット線ＢＬ及びソース線ＳＬＡの間に接続されたローカルメモリストリングＬＭＳａ０〜ＬＭＳａ３及びＬＭＳｂ０〜ＬＭＳｂ３を含む。サブセットＳＳ１は、ビット線ＢＬ及びソース線ＳＬＢの間に接続されたローカルメモリストリングＬＭＳｃ０〜ＬＭＳｃ３及びＬＭＳｄ０〜ＬＭＳｄ３を含む。ソース線ＳＬＡ及びＳＬＢは、電気的に接続されていてもよいし、互いに独立に制御可能なように電気的に絶縁されていてもよい。
【０２１３】
メモリストリングセットＭＳＳにおいて、ローカルメモリストリングＬＭＳｄ０、ＬＭＳｄ１、ＬＭＳｄ２、及びＬＭＳｄ３の各々の第１端は、対応するソース線ＳＬＢに共通接続される。ローカルメモリストリングＬＭＳｄ０、ＬＭＳｄ１、ＬＭＳｄ２、及びＬＭＳｄ３の各々の第２端、並びにローカルメモリストリングＬＭＳｃ０、ＬＭＳｃ１、ＬＭＳｃ２、及びＬＭＳｃ３の各々の第１端は、ローカルビット線ＬＢＬｃｄに共通接続される。ローカルメモリストリングＬＭＳｃ０、ＬＭＳｃ１、ＬＭＳｃ２、及びＬＭＳｃ３の各々の第２端、並びにローカルメモリストリングＬＭＳｂ０、ＬＭＳｂ１、ＬＭＳｂ２、及びＬＭＳｂ３の各々の第１端は、ビット線ＢＬに共通接続される。ローカルメモリストリングＬＭＳｂ０、ＬＭＳｂ１、ＬＭＳｂ２、及びＬＭＳｂ３の各々の第２端、並びにローカルメモリストリングＬＭＳａ０、ＬＭＳａ１、ＬＭＳａ２、及びＬＭＳａ３の各々の第１端は、ローカルビット線ＬＢＬａｂに共通接続される。ローカルメモリストリングＬＭＳａ０、ＬＭＳａ１、ＬＭＳａ２、及びＬＭＳａ３の各々の第２端は、ソース線ＳＬＡに共通接続される。
【０２１４】
図３５は、第４変形例に係るメモリデバイスのメモリセルアレイの構成を説明するための断面図であり、第１実施形態における図７に対応する。
【０２１５】
図３５に示すように、導電体層３１の上方に、絶縁体層（図示せず）と導電体層５２とが交互に積層された積層体が設けられる。例えば、複数の導電体層５２は、半導体基板２０側から順にワード線ＷＬｃ０〜ＷＬｃ７として使用される。
【０２１６】
最上層の導電体層５２の上方に、絶縁体層（図示せず）を介して導電体層５３が設けられる。導電体層５３は、選択ゲート線ＳＧＤｃとして使用される。
【０２１７】
導電体層５２及び５３は、例えばＸＹ平面に沿って広がった板状に形成される。
【０２１８】
導電体層５３の上方に、導電体層５４及び５５を介して導電体層５６が設けられる。例えば導電体層５６は、ローカルビット線ＬＢＬｃｄとして使用される。
【０２１９】
導電体層５６の上方に、絶縁体層（図示せず）と導電体層５７とが交互に積層された積層体が設けられる。例えば、複数の導電体層５７は、半導体基板２０側から順にワード線ＷＬｄ０〜ＷＬｄ７として使用される。
【０２２０】
最上層の導電体層５７の上方に、絶縁体層（図示せず）を介して導電体層５８が設けられる。導電体層５８は、選択ゲート線ＳＧＤｄとして使用される。
【０２２１】
導電体層５８の上方に、導電体層５９及び６０を介して、ソース線ＳＬＢとして使用される導電体層６１が設けられる。
【０２２２】
導電体層５７、５８及び６１は、例えばＸＹ平面に沿って広がった板状に形成される。
【０２２３】
メモリピラーＭＰｃ及びＭＰｄは、メモリピラーＭＰａ及びＭＰｂと同様、Ｚ軸に沿って延伸して設けられる。なお、メモリピラーＭＰｃ及びＭＰｄの構成は、メモリピラーＭＰａ及びＭＰｂと同等であるため、説明を省略する。
【０２２４】
メモリピラーＭＰｃは、導電体層５２及び５３を通過し、その下端が導電体層３１に接触し、その上端がコンタクトＣＰｃとして使用される導電体層５４に接触する。導電体層５４の上面上には、ビアＶＩＡｃとして使用される導電体層５５が設けられる。導電体層５５の上面上には、導電体層５６が設けられる。これにより、導電体層５６と導電体層３１とは、メモリピラーＭＰｃを介して接続される。
【０２２５】
また、メモリピラーＭＰｄは、導電体層５７及び５８を通過し、その下端が導電体層５６に接触し、その上端がコンタクトＣＰｄとして使用される導電体層５９に接触する。導電体層５９の上面上には、ビアＶＩＡｄとして使用される導電体層６０が設けられる。導電体層６０の上面上には、導電体層６１が設けられる。これにより、導電体層６１と導電体層５６とは、メモリピラーＭＰｄを介して接続される。
【０２２６】
以上のように、Ｚ軸に沿って異なる位置に設けられた２つのソース線ＳＬＡ及びＳＬＢの間にビット線ＢＬが設けられる構成にすることにより、同一のビット線ＢＬに接続されたローカルメモリストリングＬＭＳを、ビット線ＢＬに対して下側と上側の両方に設けることができる。
【０２２７】
図３６は、第４変形例に係るメモリデバイスにおける書込み動作及び第１モードによる読出し動作を説明するためのタイミングチャートであり、第３実施形態における図２１等に対応する。
【０２２８】
図３６に示すように、時刻Ｔ１０（又は時刻Ｔ５０）において、ロウデコーダ１２０は、書込み動作又は第１モードによる読出し動作を実行するために選択ゲート線ＳＧＤ及びワード線ＷＬに電圧を印加する。
【０２２９】
具体的には、ロウデコーダ１２０は、選択された選択ゲート線ＳＧＤと、選択サブセットＳＳ内の非選択ティアに属する全ての非選択の選択ゲート線ＳＧＤと、に電圧ＶＰＰを印加し、各々に対応する選択トランジスタＳＴＤをオン状態とする。また、ロウデコーダ１２０は、選択サブセットＳＳ内の選択ティアに属する全ての非選択の選択ゲート線ＳＧＤ、及び非選択サブセットＳＳ内の全ての非選択の選択ゲート線ＳＧＤへの電圧ＶＳＳの供給を維持し、各々に対応する選択トランジスタＳＴＤをオフ状態とする。
【０２３０】
更に、ロウデコーダ１２０は、選択ワード線ＷＬに電圧ＶＳＳを印加しつつ、全ての非選択ワード線ＷＬに引き続き電圧ＶＰＰを印加する。
【０２３１】
これにより、選択ビット線ＢＬに接続されたメモリストリングセットＭＳＳにおいて、非選択サブセットＳＳとの電流経路を遮断しつつ、選択サブセットＳＳ内の非選択ティアに属する全てのローカルメモリストリングＬＭＳに電流を流すことができる。
【０２３２】
図３７は、第４変形例に係るメモリデバイスにおける第２モードによる読出し動作を説明するためのタイミングチャートであり、第３実施形態における図２７に対応する。
【０２３３】
図３７に示すように、時刻Ｔ５０において、ロウデコーダ１２０は、書込み動作又は第１モードによる読出し動作を実行するために選択ゲート線ＳＧＤ及びワード線ＷＬに電圧を印加する。
【０２３４】
具体的には、ロウデコーダ１２０は、選択された選択ゲート線ＳＧＤ及び選択サブセットＳＳ内の選択ストリングユニットＳＵに属する非選択の選択ゲート線ＳＧＤに電圧ＶＰＰを印加しつつ、残りの全ての非選択の選択ゲート線ＳＧＤへの電圧ＶＳＳの供給を維持する。また、ロウデコーダ１２０は、選択ワード線ＷＬに電圧ＶＳＳを印加しつつ、全ての非選択ワード線ＷＬに引き続き電圧ＶＰＰを印加する。
【０２３５】
これにより、選択ビット線ＢＬに接続されたメモリストリングセットＭＳＳにおいて、非選択サブセットＳＳとの電流経路を遮断しつつ、選択サブセットＳＳ内の非選択ティアの１つのローカルメモリストリングＬＭＳのみに電流を流すことができる。
【０２３６】
４．５  第５変形例
上述の第４変形例では、ソース線ＳＬＡ及びＳＬＢとしてそれぞれ機能する導電体層２１及び６１がＸＹ平面に沿って広がった板状に形成される場合について説明したが、これに限られない。例えば、導電体層２１及び６１の膜厚は、メモリピラーＭＰと接続される領域と、ブロックＢＬＫ間の領域とで異なっていてもよい。以下では、第４変形例との相違点について述べる。
【０２３７】
図３８は、第５変形例に係るメモリデバイスにおけるメモリセルアレイの構成を示す断面図である。
【０２３８】
図３８に示すように、導電体層２１Ｅの膜厚は、ブロックＢＬＫ間の領域の方が、メモリピラーＭＰａと接続する領域よりも厚い。具体的には、例えば、ブロックＢＬＫ間の領域における導電体層２１Ｅの上端は、導電体層３１より下方かつ導電体層２２〜２８の少なくとも１つよりも上方に位置していてもよい。ブロックＢＬＫ間の領域において、導電体層２１Ｅと、導電体層２２〜２８との接触を防ぐため、導電体層２１Ｅは、例えば、ブロックＢＬＫ間の領域において、サブセットＳＳ０におけるスリットＳＬＴとして使用される絶縁体層３４Ｅａｂの内部に位置し得る。
【０２３９】
また、導電体層６１Ｅの膜厚は、ブロックＢＬＫ間の領域の方が、メモリピラーＭＰｄと接続する領域よりも厚い。具体的には、例えば、ブロックＢＬＫ間の領域における導電体層６１Ｅの下端は、導電体層３１より上方かつ導電体層５２〜５８の少なくとも１つよりも下方に位置していてもよい。ブロックＢＬＫ間の領域において、導電体層６１Ｅと、導電体層５２〜５８との接触を防ぐため、導電体層６１Ｅは、例えば、ブロックＢＬＫ間の領域において、サブセットＳＳ１におけるスリットＳＬＴとして使用される絶縁体層３４Ｅｃｄの内部に位置し得る。
【０２４０】
以上のように構成されることにより、ソース線ＳＬＡ及びＳＬＢの断面積を大きくすることができる。これにより、ソース線ＳＬＡ及びＳＬＢの抵抗の増加を抑制することができる。
【０２４１】
５．  第４実施形態
次に、第４実施形態に係るメモリデバイスについて説明する。第４実施形態は、主にメモリピラーＭＰａとメモリピラーＭＰｂとの積層を同時に（同工程で）形成する点において第１変形例と異なる。以下では、第１変形例と同等の構成及び動作については説明を省略し、第１変形例と異なる構成、製造方法、及び動作について主に説明する。
【０２４２】
５．１  構成
図３９及び図４０は、それぞれ第４実施形態に係るメモリデバイスにおけるメモリセルアレイの断面構造の一例である。図３９及び図４０は、それぞれ第１変形例における図２９及び図３０と同じ領域の断面を示す。図３９及び図４０において、図を見易くする等の目的で、絶縁体層が省略されている場合がある。図３９及び図４０の構造は、それぞれ第４実施形態の構成例Ａ及び構成例Ｂと称される場合がある。
【０２４３】
第４実施形態の構成例Ａ（図３９）では、図２９と同様にティアＡの選択トランジスタＳＴＤａは抵抗変化膜３６を含み、導電体層２３ＣのＺ軸に沿った厚さは、例えば他の導電体層（例えば、導電体層２２）よりも厚い。第４実施形態の構成例Ｂ（図４０）では、図３０と同様にティアＡの選択トランジスタＳＴＤａは抵抗変化膜３６を含み、導電体層２３Ｄが、複数の導電体層によって構成される。構成例Ｂは、導電体層２３Ｄが複数の導電体層によって構成されること以外は構成例Ａと同じである。
【０２４４】
構成例Ａ及び構成例Ｂのいずれの場合においても、第４実施形態に係るメモリセルアレイ１１０は、ローカルビット線ＬＢＬａｂの構造において第１変型例（図２９及び図３０）と異なる。第１変形例のローカルビット線ＬＢＬａｂと区別するために、第４実施形態におけるローカルビット線は、以下ではローカルビット線ＬＢＬＤと称される場合がある。
【０２４５】
第４実施形態に係るメモリセルアレイ１１０は、メモリピラーＭＰの構造において第１変型例と異なる。第１変形例のメモリピラーＭＰと区別するために、第４実施形態におけるメモリピラーは、以下ではメモリピラーＭＰＤと称される場合がある。ローカルビット線ＬＢＬＤ及びメモリピラーＭＰＤの詳細については後述する。
【０２４６】
構成例Ａ及び構成例Ｂにおいて、スリットＳＬＴ及びソース線ＳＬに関連する構造は、第２実施形態と同様の構造が適用された例に基づく。具体的には、半導体基板２０の上部において、ｐ型ウェル領域２０ｐが形成される。ｐ型ウェル領域２０ｐと導電体層２２との間に、選択ゲート線ＳＧＳとして機能する導電体層４５を含む。
【０２４７】
また、ｐ型ウェル領域２０ｐのうち、例えば平面視においてスリットＳＬＴと重複する領域に、ｎ型不純物拡散領域２０ｎが形成される。ｎ型不純物拡散領域２０ｎの上面上には、ソース線ＳＬのコンタクトとして使用される導電体層４６が設けられる。導電体層４６の上端は、例えば、導電体層２８よりも上方に位置する。これにより、メモリセルアレイ１１０の上方に配線されたソース線ＳＬの電位を、導電体層４６、ｎ型不純物拡散領域２０ｎ、及びｐ型ウェル領域２０ｐを介して、選択トランジスタＳＴＳの一端に印加することができる。なお、導電体層４６の側面は、例えば、スリットＳＬＴとして使用される絶縁体層３４Ａに覆われる。これにより、導電体層４６と導電体層２２〜２８、及び４５との間が絶縁される。第４実施形態におけるスリットＳＬＴ及びソース線ＳＬに関連する構造は、第１実施形態と同様の構造を有していてもよい。
【０２４８】
第４実施形態におけるローカルビット線ＬＢＬＤの構造について説明する。ローカルビット線ＬＢＬＤとメモリピラーＭＰＤとは、交差して設けられている。ローカルビット線ＬＢＬＤは、第１実施形態におけるローカルビット線ＬＢＬａｂと同様に、例えばＸ軸に沿って延伸したライン状に形成される。図３９及び図４０に示されない領域において複数のローカルビット線ＬＢＬＤは、Ｙ軸に沿って配列している。ローカルビット線ＬＢＬＤは、導電体層２３＿Ｃと導電体層２７との間に形成される。ローカルビット線ＬＢＬＤは、例えば絶縁体層と導電体層を含んだ複数の層より形成される。ローカルビット線ＬＢＬＤの詳細については後述する。
【０２４９】
第４実施形態におけるメモリセルアレイ１１０は、図３９及び図４０に示すように、ローカルビット線ＬＢＬＤと導電体層２７との間に、導電体層８０を含む。導電体層８０は、例えばダミーワード線ＤＷＬとして使用される。ダミーワード線ＤＷＬの具体的な機能については後述する。導電体層８０は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層８０は、例えばタングステンを含んでいる。
【０２５０】
第４実施形態におけるメモリピラーＭＰＤの構造について説明する。メモリピラーＭＰＤは、ｐ型ウェル領域２０ｐと導電体層３１との間に設けられる。具体的には、メモリピラーＭＰＤは、Ｚ軸に沿って延伸して設けられる。メモリピラーＭＰＤは、導電体層４５、２２、２３、８０、２７、及び２８を通過し、底部においてｐ型ウェル領域２０ｐに接触する。
【０２５１】
また、メモリピラーＭＰＤは、例えば下部ピラーＭＰＤａと、上部ピラーＭＰＤｂと、下部ピラーＭＰＤａと上部ピラーＭＰＤｂとの間の連結部ＭＰＤｃとを含んでいる。
【０２５２】
連結部ＭＰＤｃは、下部ピラーＭＰＤａ上に設けられ、上部ピラーＭＰＤｂは、連結部ＭＰＤｃ上に設けられる。連結部ＭＰＤｃは、下部ピラーＭＰＤａ及び上部ピラーＭＰＤｂと連結している。言い換えると、メモリピラーＭＰＤにおいて、ティアＡに含まれる部分を下部ピラーＭＰＤａと呼ぶ。メモリピラーＭＰＤにおいて、ティアＢに含まれる部分を上部ピラーＭＰＤｂと呼ぶ。メモリピラーＭＰＤにおいて、ローカルビット線ＬＢＬＤと交差する部分を連結部ＭＰＤｃと呼ぶ。このようにメモリピラーＭＰＤは、ティアＡとティアＢとで連続した構造を有している。また、連結部ＭＰＤｃは、ローカルビット線ＬＢＬＤと連結されている。連結部ＭＰＤｃの具体的な構造については後述する。
【０２５３】
メモリピラーＭＰＤは、例えばコア膜３５Ｄ、抵抗変化膜３６Ｄ、半導体膜３７Ｄ、絶縁体膜３８Ｄ、及び半導体部４４を含む。コア膜３５Ｄにおいて、下部ピラーＭＰＤａに含まれる部分、上部ピラーＭＰＤｂに含まれる部分、及び連結部ＭＰＤｃに含まれる部分をそれぞれコア膜３５Ｄａ、コア膜３５Ｄｂ、及びコア膜３５Ｄｃと呼ぶ。
【０２５４】
抵抗変化膜３６Ｄにおいて、下部ピラーＭＰＤａに含まれる部分、上部ピラーＭＰＤｂに含まれる部分、及び連結部ＭＰＤｃに含まれる部分をそれぞれ抵抗変化膜３６Ｄａ、抵抗変化膜３６Ｄｂ、及び抵抗変化膜３６Ｄｃと呼ぶ。
【０２５５】
半導体膜３７Ｄにおいて、下部ピラーＭＰＤａに含まれる部分、上部ピラーＭＰＤｂに含まれる部分、及び連結部ＭＰＤｃに含まれる部分をそれぞれ半導体膜３７Ｄａ、半導体膜３７Ｄｂ、及び半導体膜３７Ｄｃと呼ぶ。
【０２５６】
絶縁体膜３８Ｄにおいて、下部ピラーＭＰＤａに含まれる部分、上部ピラーＭＰＤｂに含まれる部分、及び連結部ＭＰＤｃに含まれる部分をそれぞれ絶縁体膜３８Ｄａ、絶縁体膜３８Ｄｂ、及び絶縁体膜３８Ｄｃと呼ぶ。
【０２５７】
コア膜３５Ｄは、Ｚ軸に沿って延伸する。コア膜３５Ｄの上端は最上層の導電体層２７よりも上方に位置し、その下端は導電体層４５よりも下方に位置する。コア膜３５Ｄは、例えば酸化シリコン等の絶縁体を含む。抵抗変化膜３６Ｄは、コア膜３５Ｄの側面を覆う。抵抗変化膜３６Ｄの上端は最上層の導電体層２７よりも上方に位置し、その下端はｐ型ウェル領域２０ｐに接触する。
【０２５８】
下部ピラーＭＰＤａにおいて、半導体膜３７Ｄａは、抵抗変化膜３６Ｄａの側面を覆う。半導体膜３７Ｄａの上端は下部ピラーＭＰＤａの上端であり、その下端はｐ型ウェル領域２０ｐに接触する。半導体膜３７Ｄａとｐ型ウェル領域２０ｐとは、電気的に接続される。絶縁体膜３８Ｄａは、半導体膜３７Ｄａの側面を覆う。絶縁体膜３８Ｄａの上端は下部ピラーＭＰＤａの上端であり、その下端は導電体層４５よりも下方に位置する。
【０２５９】
上部ピラーＭＰＤｂにおいて、半導体膜３７Ｄｂは、抵抗変化膜３６Ｄｂの側面を覆う。半導体膜３７Ｄｂの上端は最上層の導電体層２７よりも上方に位置し、その下端は上部ピラーＭＰＤｂの下端である。絶縁体膜３８Ｄｂは、半導体膜３７Ｄｂの側面を覆う。絶縁体膜３８Ｄｂの上端は導電体層２８よりも上方に位置し、その下端は上部ピラーＭＰＤｂの下端である。
【０２６０】
半導体部４４は、コア膜３５Ｄｂ、抵抗変化膜３６Ｄｂ、及び半導体膜３７Ｄｂの上面を覆い、絶縁体膜３８Ｄｂのうちのコア膜３５Ｄｂ、抵抗変化膜３６Ｄｂ、及び半導体膜３７Ｄｂの上面よりも上方に延伸する部分の内壁に接触する。半導体部４４は、半導体膜３７Ｄｂ及び抵抗変化膜３６Ｄｂと電気的に接続される。
【０２６１】
半導体部４４の上面上には、コンタクトＣＰｂとして機能する導電体層２９が設けられる。導電体層２９の上面上には、ビアＶＩＡｂとして機能する導電体層３０が設けられる。導電体層３０は、例えば、導電体層２９より小さい径を有し、その上端は、対応する１つの導電体層３１（ビット線ＢＬ）に接触する。半導体部４４と導電体層２９と導電体層３０とは、電気的に接続される。
【０２６２】
メモリピラーＭＰＤは、下部ピラーＭＰＤａと上部ピラーＭＰＤｂとが連結部ＭＰＤｃを介して連結した構造を有している。このことから、メモリピラーＭＰＤは、第１変形例と異なり、下部ピラーＭＰＤａと上部ピラーＭＰＤｂとの間にコンタクトＣＰａ及びビアＶＩＡａを有しない。
【０２６３】
連結部ＭＰＤｃについては、図４１を参照して後述する。
【０２６４】
絶縁体層３２は、例えばＸ軸に沿って並ぶ下部ピラーＭＰＤａと下部ピラーＭＰＤａの間において、ＹＺ平面に沿って板状に形成される。絶縁体層３２は、導電体層２３をＸ軸に沿って分断するスリットＳＨＥａとして機能する。絶縁体層３２により、導電体層２３＿Ｃは、例えばストリングユニットＳＵ０〜ＳＵ３の選択ゲート線ＳＧＤａ０〜ＳＧＤａ３にそれぞれ対応する導電体層２３＿０Ｃ〜２３＿３Ｃに分断される。絶縁体層３２の上端は導電体層２３＿Ｃとローカルビット線ＬＢＬＤとの間に位置し、その下端は導電体層２３＿Ｃと最上層の導電体層２２との間に位置する。絶縁体層３２は、例えば酸化シリコン等の絶縁体を含む。
【０２６５】
絶縁体層３３は、例えばＸ軸に沿って並ぶ上部ピラーＭＰＤｂと上部ピラーＭＰＤｂの間において、ＹＺ平面に沿って板状に形成される。絶縁体層３３は、導電体層２８をＸ軸に沿って分断するスリットＳＨＥｂとして機能する。絶縁体層３３により、導電体層２８は、例えばストリングユニットＳＵ０〜ＳＵ３の選択ゲート線ＳＧＤｂ０〜ＳＧＤｂ３にそれぞれ対応する導電体層２８＿０〜２８＿３に分断される。絶縁体層３３の上端は導電体層２８と導電体層３１との間に位置し、その下端は導電体層２８と最上層の導電体層２７との間に位置する。絶縁体層３３は、例えば酸化シリコン等の絶縁体を含む。
【０２６６】
また、図３９及び図４０は、ダミーピラーを有しない構造が適用された例に基づく。ダミーピラーを有しない構造は、ローカルビット線ＬＢＬＤに生じる寄生容量を小さくすることができる。第４実施形態におけるメモリセルアレイ１１０は、第１実施形態と同様に、各スリットＳＨＥの下にダミーピラーを有していてもよい。このときダミーピラーは、ＳＨＥによって選択ゲート線ＳＧＤから電気的に絶縁された構造であればよい。
【０２６７】
以上で説明したメモリピラーＭＰＤの構造では、下部ピラーＭＰＤａのうち導電体層２２と交差する部分は、各々が、互いに並列接続された抵抗変化素子ＭＲ及びスイッチ素子ＳＷを有するメモリセルＭＣａ０〜ＭＣａ７として機能する。また、上部ピラーＭＰＤｂにおいても同様に、上部ピラーＭＰＤｂのうち導電体層２７と交差する部分は、各々が、互いに並列接続された抵抗変化素子ＭＲ及びスイッチ素子ＳＷを有するメモリセルＭＣｂ０〜ＭＣｂ７として機能する。下部ピラーＭＰＤａのうち導電体層４５及び導電体層２３＿Ｃと交差する部分は、それぞれ選択トランジスタＳＴＳ及びＳＴＤａとして機能する。上部ピラーＭＰＤｂのうち導電体層２８と交差する部分は、選択トランジスタＳＴＤｂとして機能する。
【０２６８】
ローカルビット線ＬＢＬＤ及び連結部ＭＰＤｃについて、図４１を参照して説明する。図４１は、図３９及び４０の一部を拡大した図である。図４１に示すように、下部ピラーＭＰＤａと上部ピラーＭＰＤｂとは、連結部ＭＰＤｃを介して互いに連結しており、且つローカルビット線ＬＢＬＤとメモリピラーＭＰＤとは、連結部ＭＰＤｃにおいて交差している。言い換えると、ローカルビット線ＬＢＬＤとメモリピラーＭＰＤとは、連結部ＭＰＤｃを共有している。
【０２６９】
ローカルビット線ＬＢＬＤにおける、連結部ＭＰＤｃ以外の部分をＭＰＤ間ローカルビット線ＬＢＬｄとする。すなわちローカルビット線ＬＢＬＤは、ＭＰＤ間ローカルビット線ＬＢＬｄ及び連結部ＭＰＤｃを含む。ＭＰＤ間ローカルビット線ＬＢＬｄは連結部ＭＰＤｃを介して互いに連結しており、且つＭＰＤ間ローカルビット線ＬＢＬｄは連結部ＭＰＤｃを介して下部ピラーＭＰＤａ及び上部ピラーＭＰＤｂと連結している。
【０２７０】
ＭＰＤ間ローカルビット線ＬＢＬｄは、半導体膜３７Ｄｄ及び絶縁体膜３８Ｄｄを含む。半導体膜３７Ｄｄは、Ｘ軸に沿って延伸して設けられ、ＭＰＤ間ローカルビット線ＬＢＬｄの中央部に設けられる。例えば、半導体膜３７Ｄｄの一端は、メモリピラーＭＰＤの連結部ＭＰＤｃに接し、他端は、当該メモリピラーＭＰＤとＸ軸に沿って隣り合うメモリピラーＭＰＤの連結部ＭＰＤｃに接する。
【０２７１】
絶縁体膜３８Ｄｄは、半導体膜３７Ｄｄを覆う。絶縁体膜３８Ｄｄの一端は、メモリピラーＭＰＤの連結部ＭＰＤｃに接し、他端は、当該メモリピラーＭＰＤとＸ軸に沿って隣り合うメモリピラーＭＰＤの連結部ＭＰＤｃに接する。
【０２７２】
連結部ＭＰＤｃは、コア膜３５Ｄｃ、抵抗変化膜３６Ｄｃ、半導体膜３７Ｄｃ、及び絶縁体膜３８Ｄｃを含む。半導体膜３７Ｄｃは、抵抗変化膜３６Ｄｃの側面を覆い、ＭＰＤ間ローカルビット線ＬＢＬｄの半導体膜３７ＤｄとＸ軸に沿って連結する。半導体膜３７Ｄｃは、半導体膜３７Ｄａと半導体膜３７ＤｂとにＺ軸に沿って挟まれ、半導体膜３７Ｄａ、半導体膜３７Ｄｂ、及び半導体膜３７Ｄｃは、Ｚ軸に沿って連結する。半導体膜３７Ｄａ、半導体膜３７Ｄｂ、半導体膜３７Ｄｃ、及び半導体膜３７Ｄｄは、電気的に接続される。以下では、半導体膜３７Ｄａ、半導体膜３７Ｄｂ、半導体膜３７Ｄｃ、及び半導体膜３７Ｄｄは、まとめて半導体膜３７Ｄと称される場合がある。
【０２７３】
これにより、ローカルビット線ＬＢＬＤの半導体膜３７Ｄｄとｐ型ウェル領域２０ｐ及び導電体層３１とは、メモリピラーＭＰＤ内の半導体膜３７Ｄａ、半導体膜３７Ｄｂ及び半導体膜３７Ｄｃ、又は抵抗変化膜３６Ｄを介して電気的に接続される。
絶縁体膜３８Ｄｃは、半導体膜３７Ｄｃの側面を覆い、ＭＰＤ間ローカルビット線ＬＢＬｄの絶縁体膜３８ＤｄとＸ軸に沿って連結する。絶縁体膜３８Ｄｃは、絶縁体膜３８Ｄａと絶縁体膜３８ＤｂとにＺ軸に沿って挟まれ、絶縁体膜３８Ｄａ、絶縁体膜３８Ｄｂ、及び絶縁体膜３８Ｄｃは、Ｚ軸に沿って連結する。以下では、絶縁体膜３８Ｄａ、絶縁体膜３８Ｄｂ、絶縁体膜３８Ｄｃ、及び絶縁体膜３８Ｄｄは、まとめて絶縁体膜３８Ｄと称される場合がある。
【０２７４】
なお、以上で説明した第４実施形態に係るメモリセルアレイ１１０の構造はあくまで一例であり、メモリセルアレイ１１０はその他の構造を有していてもよい。例えば、導電体層２２及び２７の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＤｂ及び選択トランジスタＳＴＤｂの構造は、選択ゲート線ＳＧＤａ及び選択トランジスタＳＴＤａと同様の構造を有していてもよい。上部ピラーＭＰＤｂと導電体層３１との間は、３つ以上のコンタクト及びビアを介して電気的に接続されてもよいし、その他の配線を介して電気的に接続されてもよい。スリットＳＬＴ内は、複数種類の絶縁体により構成されてもよい。第４実施形態に係るメモリセルアレイ１１０は、例えば第３実施形態に係るメモリセルアレイ１１０のように、ローカルビット線ＬＢＬＤが２つ以上のブロックＢＬＫ間で繋がっていてもよい。
【０２７５】
５．２  製造工程
５．２．１  構成例Ａの製造工程
以下に、第４実施形態に係るメモリセルアレイ１１０における、メモリセルアレイ１１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図４２〜図５４のそれぞれは、第４実施形態の構成例Ａに係るメモリセルアレイ１１０の製造途中の断面構造の一例であり、図２９と同様の断面を示している。
【０２７６】
まず、図４２に示されるように、まず半導体基板２０上にｐ型ウェル領域２０ｐが形成される。ｐ型ウェル領域２０ｐのうち、例えば平面視においてスリットＳＬＴが形成される予定の領域と重複する領域に、ｎ型不純物拡散領域２０ｎが形成される。ｎ型不純物拡散領域２０ｎの上面上は、ソース線ＳＬのコンタクトとして使用される導電体層４６が設けられる予定の領域である。
【０２７７】
ｐ型ウェル領域２０ｐの上面上に絶縁体層７１、犠牲部材４５１が順に積層される。その後、犠牲部材４５１の上面上に絶縁体層７２及び犠牲部材２２１が交互に繰り返し、積層され、最上層の絶縁体層７２の上面上に犠牲部材２３１＿Ｃが形成される。犠牲部材２３１＿Ｃの上面上には絶縁体層７３ａが形成される。犠牲部材４５１、２２１及び２３１＿Ｃは、各々が選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤａとして機能する導電体層４５、２２及び２３＿Ｃが形成される予定の領域に形成される。例えば、犠牲部材２２１が形成される層数は、ティアＡに積層されるワード線ＷＬの本数に等しい。絶縁体層７１、７２、及び７３ａのそれぞれは、例えば酸化シリコンを含む。犠牲部材４５１、２２１及び２３１＿Ｃは、例えば窒化シリコンを含む。
【０２７８】
次に、図４３に示されるように下部ピラーＭＰＤａが形成される予定の領域に、犠牲部材１３７が形成される。具体的には、まずフォトリソグラフィ等によって、ここまでの工程によって得られる構造の上面上に、下部ピラーＭＰＤａが形成される予定の領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、下部ピラーＭＰＤａが形成される予定の領域がエッチングされる。そして当該領域に、犠牲部材１３７が埋め込まれる。
【０２７９】
犠牲部材１３７は、絶縁体層７１、７２、及び７３ａ、犠牲部材４５１並びに２２１及び２３１＿Ｃのそれぞれを貫通し、犠牲部材１３７の底部は、例えばｐ型ウェル領域２０ｐ内に位置する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。犠牲部材１３７は、シリコンを含み、例えばノンドープのアモルファスシリコンを含む。
【０２８０】
次に、図４４に示されるようにスリットＳＨＥａが形成される。具体的には、まずフォトリソグラフィ等によって、ここまでの工程によって得られる構造の上面上に、スリットＳＨＥａが形成される予定の領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥａが形成される予定の領域がエッチングされる。そして当該領域に、絶縁体層３２が埋め込まれる。
【０２８１】
本工程で形成されるスリットＳＨＥａは、絶縁体層７３ａ、犠牲部材２３１＿Ｃのそれぞれを分断し、スリットＳＨＥａの底部は、例えば絶縁体層７２内で停止する。スリットＳＨＥａの底部は、少なくとも絶縁体層７２に達していれば良い。犠牲部材２３１＿Ｃは、スリットＳＨＥａによって、犠牲部材２３１＿０Ｃ、２３１＿１Ｃ、２３１＿２Ｃ、及び２３１＿３Ｃに分断される。犠牲部材２３１＿０Ｃ〜２３１＿３Ｃは、それぞれ選択ゲート線ＳＧＤａ０〜ＳＧＤａ３として機能する、導電体層２３＿０Ｃ〜２３＿３Ｃが形成される予定の領域に形成される。本工程における異方性エッチングは、例えばＲＩＥである。
【０２８２】
次に、図４５に示されるようにローカルビット線ＬＢＬＤが形成される予定の領域に、犠牲部材１３８が形成される。具体的には、まず絶縁体層７３ａ及び犠牲部材１３７の上面上に絶縁体層７３ｂが形成される。そしてフォトリソグラフィ等によって、犠牲部材１３７の上面上に、ローカルビット線ＬＢＬＤが形成される予定の領域が開口したマスクが形成される。形成されたマスクを用いた異方性エッチングによって、絶縁体層７３ｂのうちのローカルビット線ＬＢＬＤが形成される予定の領域がエッチングされる。そして当該領域に、犠牲部材１３８が埋め込まれる。そして、絶縁体層７３ｂ及び犠牲部材１３８の上面上に絶縁体層７３ｃが形成される。以下では、絶縁体層７３ａ、絶縁体層７３ｂ、及び絶縁体層７３ｃよりなる絶縁体層は、絶縁体層７３と称される場合がある。絶縁体層７３は、例えば酸化シリコンを含む。
【０２８３】
犠牲部材１３８は、犠牲部材１３７の上面に接している。犠牲部材１３８は、シリコンを含んでおり、例えばノンドープのアモルファスシリコンを含む。犠牲部材１３８は、例えば犠牲部材１３７と同様の材料を含む。本工程における異方性エッチングは、例えばＲＩＥである。
【０２８４】
次に、図４６に示されるように、ティアＢの積層構造が形成される。まず絶縁体層７３の上面上に犠牲部材８０１が形成される。犠牲部材８０１の上面上に絶縁体層７４及び犠牲部材２７１が交互に繰り返し、積層され、最上層の絶縁体層７４の上面上に犠牲部材２８１が形成される。犠牲部材２８１の上面上には絶縁体層７５が形成される。犠牲部材８０１、２７１及び２８１は、各々がダミーワード線ＤＷＬ、ワード線ＷＬ、及び選択ゲート線ＳＧＤｂとして機能する導電体層８０、２７及び２８が形成される予定の領域に形成される。例えば、犠牲部材２７１が形成される層数は、ティアＢに積層されるワード線ＷＬの本数に等しい。絶縁体層７４及び７５のそれぞれは、例えば酸化シリコンを含む。犠牲部材８０１、２７１及び２８１は、例えば窒化シリコンを含む。
【０２８５】
次に、図４７に示されるように上部ピラーＭＰＤｂが形成される予定の領域に、犠牲部材１３９が形成される。具体的には、まずフォトリソグラフィ等によって、ここまでの工程によって得られる構造の上面上に、上部ピラーＭＰＤｂが形成される予定の領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、上部ピラーＭＰＤｂが形成される予定の領域がエッチングされる。そして当該領域に、犠牲部材１３９が埋め込まれる。
【０２８６】
犠牲部材１３９は、絶縁体層７４及び７５、並びに犠牲部材８０１、２７１及び２８１のそれぞれを貫通する。犠牲部材１３９の底部は、例えば絶縁体層７３内で停止し、犠牲部材１３８に位置する。本工程における異方性エッチングは、例えばＲＩＥである。犠牲部材１３９は、シリコンを含み、例えばノンドープのアモルファスシリコンを含む。犠牲部材１３９は、例えば犠牲部材１３７及び１３８と同様の材料を含む。
【０２８７】
次に、図４８に示されるようにスリットＳＨＥｂが形成される。具体的には、まずフォトリソグラフィ等によって、ここまでの工程によって得られる構造の上面上に、スリットＳＨＥｂが形成される予定の領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥｂが形成される予定の領域がエッチングされる。そして当該領域に、絶縁体層３３が埋め込まれる。
【０２８８】
本工程で形成されるスリットＳＨＥｂは、絶縁体層７５、犠牲部材２８１のそれぞれを分断し、スリットＳＨＥｂの底部は、例えば絶縁体層７４内で停止する。スリットＳＨＥｂの底部は、少なくとも絶縁体層７４に達していれば良い。犠牲部材２８１は、スリットＳＨＥｂによって、犠牲部材２８１＿０、２８１＿１、２８１＿２、及び２８１＿３に分断される。犠牲部材２８１＿０〜２８１＿３は、それぞれ選択ゲート線ＳＧＤｂ０〜ＳＧＤｂ３として機能する、導電体層２８＿０Ｃ〜２８＿３Ｃが形成される予定の領域に形成される。本工程における異方性エッチングは、例えばＲＩＥである。
【０２８９】
次に、図４９に示されるように、犠牲部材１３７〜１３９が除去される。具体的には、犠牲部材１３７〜１３９がエッチングによって、除去される。エッチングは、例えばフッ硝酸によるウェットエッチングが用いられてもよく、ＲＩＥ等のドライエッチングが用いられてもよく、これらを組み合わせて用いてもよい。これにより、メモリピラーＭＰＤ及びローカルビット線ＬＢＬＤが形成される予定の領域に空間が形成される。下部ピラーＭＰＤａ、上部ピラーＭＰＤｂ、連結部ＭＰＤｃ、及びＭＰＤ間ローカルビット線ＬＢＬｄが形成される予定の空間をそれぞれ、空間Ａ、空間Ｂ、空間Ｃ、及び空間Ｄと称する。
【０２９０】
次に、図５０に示されるように、絶縁体膜３８Ｄ及び半導体膜３７Ｄが形成される。具体的には、まず空間Ａ〜Ｄの露出した部分の表面上に絶縁体膜３８Ｄが形成される。空間Ａ〜Ｄにおける絶縁体膜３８Ｄは、それぞれ連続している。空間Ａにおける絶縁体膜３８Ｄの底面は、ｐ型ウェル領域２０ｐに接する。
【０２９１】
次に絶縁体膜３８Ｄの側壁を覆うように、半導体膜３７Ｄが形成される。半導体膜３７Ｄは、理想的には空間Ｄを埋め込むように形成される。空間Ａ〜Ｃは、半導体膜３７Ｄの形成によっても、一部は埋め込まれずに空間Ａ〜Ｃとして残存する。空間Ａ〜Ｄにおける半導体膜３７Ｄは、それぞれ連続しており電気的に接続される。空間Ａにおける半導体膜３７Ｄの底面は、ｐ型ウェル領域２０ｐに接し、電気的に接続される。
【０２９２】
次に、図５１に示されるように、メモリピラーＭＰＤが形成される。具体的には、まず半導体膜３７Ｄの側壁を覆うように、抵抗変化膜３６Ｄが形成される。理想的には、空間Ｄは半導体膜３７Ｄによって埋め込まれているため、抵抗変化膜３６Ｄは空間Ａ〜Ｃの半導体膜３７Ｄの側壁を覆うように形成される。しかしながら例えば製造上の都合により空間Ｄが半導体膜３７Ｄによって完全に埋め込まれていなかった場合、抵抗変化膜３６Ｄは空間Ｄにおける半導体膜３７Ｄの側壁にも形成される。この場合であっても、半導体膜３７Ｄは抵抗変化膜３６Ｄの周囲を覆うように形成されているため、空間Ａ〜Ｄにおける半導体膜３７Ｄは、問題なく電気的に接続される。
【０２９３】
空間Ａ〜Ｃ又は空間Ａ〜Ｄにおける抵抗変化膜３６は、それぞれ連続しており電気的に接続される。空間Ａにおける抵抗変化膜３６Ｄの底面は、ｐ型ウェル領域２０ｐに接し、電気的に接続される。
【０２９４】
次に抵抗変化膜３６の側壁を覆うように、コア膜３５Ｄが形成され、空間Ａ〜Ｃを埋め込む。空間Ａ〜Ｃにおけるコア膜３５Ｄは、それぞれ連続している。空間Ａにおけるコア膜３５Ｄの底面は、ｐ型ウェル領域２０ｐに接する。
【０２９５】
次に、半導体膜３７Ｄ、抵抗変化膜３６Ｄ、及びコア膜３５ＤのうちのメモリピラーＭＰＤの上方の部分が除去され、除去された領域に半導体部４４が埋め込まれる。半導体部４４は、半導体膜３７Ｄ及び抵抗変化膜３６Ｄと電気的に接続される。
【０２９６】
このように、第４実施形態に係るメモリピラーＭＰＤにおいて、下部ピラーＭＰＤａ、上部ピラーＭＰＤｂ、及び連結部ＭＰＤｃの積層構造は、同じ工程で一度に形成される。
【０２９７】
次に、図５２に示されるように犠牲部材４５１、２２１、２３１＿Ｃ、８０１、２７１及び２８１が除去される。具体的には、まずメモリピラーＭＰＤ、スリットＳＨＥｂ、及び絶縁体層７５の上に、絶縁体層７６が形成される。
【０２９８】
次に、フォトリソグラフィ等によって、絶縁体層７６の上面上に、絶縁体層３４Ａ及び導電体層４６が形成される予定の領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、当該領域に空間Ｘが形成される。
【０２９９】
本工程で形成される空間Ｘによって、絶縁体層７１〜７６並びに犠牲部材４５１、２２１、２３１＿Ｃ、８０１、２７１及び２８１のそれぞれが分断され、ｎ型不純物拡散領域２０ｎの上面が露出する。本工程における異方性エッチングは、例えばＲＩＥである。
【０３００】
次に、例えば熱リン酸によるウェットエッチングによって、犠牲部材４５１、２２１、２３１＿Ｃ、８０１、２７１及び２８１が選択的に除去される。
【０３０１】
このとき、例えば犠牲部材４５１、２２１、２３１＿０Ｃ、２３１＿３Ｃ、８０１、２７１、２８１＿０、及び２８１＿３は、空間Ｘを介してエッチングされる。これに対して例えば犠牲部材２３１＿１Ｃ、２３１＿２Ｃ、２８１＿１、及び２８１＿２は、スリットＳＨＥａ又はスリットＳＨＥｂに挟まれているため、空間Ｘを介してエッチングすることが難しい。このため、犠牲部材２３１＿１Ｃ、２３１＿２Ｃ、２８１＿１、及び２８１＿２に関しては、例えばストリングユニットＳＵ１及びＳＵ２の図示せぬ領域にリプレース用の穴を形成し、この穴を介してエッチングを行うことができる。
【０３０２】
犠牲部材４５１、２２１、２３１＿Ｃ、８０１、２７１及び２８１が除去された構造体は、複数のメモリピラーＭＰＤ等によってその立体構造が維持される。犠牲部材４５１、２２１、２３１＿Ｃ、８０１、２７１及び２８１の除去により、犠牲部材４５１、２２１、２３１＿Ｃ、８０１、２７１及び２８１が形成されていた領域に空間が形成される。
【０３０３】
次に、図５３に示されるように、犠牲部材が除去されたことによって形成された空間に導電体層４５、２２、２３Ｃ、８０、２７、及び２８が埋め込まれる。例えば、導電体層４５、２２、２３Ｃ、８０、２７、及び２８は、メモリピラーＭＰＤの側面等、エッチングによって露出した部分から成長する。
【０３０４】
次に、図５４に示されるように、絶縁体層３４Ａ（スリットＳＬＴ）及び導電体層４６が形成される。具体的には、まず空間Ｘに形成された導電体が除去される。これにより、選択ゲート線ＳＧＳとして機能する導電体層４５と、ワード線ＷＬとして機能する複数の導電体層２２と、選択ゲート線ＳＧＤａとして機能する導電体層２３＿Ｃと、ダミーワード線ＤＷＬとして機能する導電体層８０と、ワード線ＷＬとして機能する複数の導電体層２７と、選択ゲート線ＳＧＤｂとして機能する導電体層２８とが形成される。導電体層４５、２２、２３Ｃ、８０、２７、及び２８はバリアメタルを含んでいても良い。次に空間Ｘの側面に絶縁体層３４Ａが形成され、残りの空間に導電体層４６が埋め込まれる。導電体層４６は、ｎ型不純物拡散領域２０ｎの上面に接し、ソース線ＳＬのコンタクトとして使用される。絶縁体層３４Ａは、スリットＳＬＴとして機能する。
【０３０５】
この後、図３９に示すように、半導体部４４の上面上には、コンタクトＣＰｂとして機能する導電体層２９が設けられる。導電体層２９の上面上には、柱状のビアＶＩＡｂとして機能する導電体層３０が設けられる。導電体層３０の上端は、導電体層３１（ビット線ＢＬ）に接触する。
【０３０６】
以上で説明した第４実施形態に係るメモリセルアレイ１１０の製造工程によって、メモリピラーＭＰＤと、メモリピラーＭＰに接続されるワード線ＷＬ、選択ゲート線ＳＧＳ、ＳＧＤａ、及びＳＧＤｂ、並びにダミーワード線ＤＷＬとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番は問題が生じない範囲で入れ替えられても良い。
【０３０７】
５．２．２  構成例Ｂの製造工程
次に、第４実施形態の構成例Ｂに係るメモリセルアレイ１１０内の積層配線構造の形成に関する製造工程の一例について、構成例Ａと異なる部分についてのみ説明する。図５５は、第４実施形態の構成例Ｂに係るメモリセルアレイ１１０の製造途中の断面構造の一例であり、図３０と同様の断面を示している。第４実施形態の構成例Ｂの製造工程の一部である図５５は、第４実施形態の構成例Ａの製造工程の一部である図４２に相当する。図５５に示される構造を形成する工程のうち、絶縁体層７２を積層するところまでは図４２についての説明での工程と同様である。
【０３０８】
絶縁体層７２が積層された後、最上層の絶縁体層７２上に犠牲部材２３１＿Ｄと絶縁体層２３１１とが交互に繰り返し、形成される。最上層の犠牲部材２３１＿Ｄ上面上に絶縁体層７３ａが形成される。犠牲部材２３１＿Ｄは、選択ゲート線ＳＧＤａとして機能する導電体層２３＿Ｄが形成される予定の領域に形成される。
【０３０９】
図５５は、犠牲部材２３１＿Ｄが２層である例に基づくが、犠牲部材２３１＿Ｄの数は２層に限定されない。例えば、犠牲部材２３１＿Ｄが形成される層数は、ティアＡに積層される選択ゲート線ＳＧＤａの本数に等しい。犠牲部材２３１＿Ｄは、犠牲部材４５１、２２１と同様に例えば窒化シリコンを含む。
【０３１０】
この後の工程は、第４実施形態の構成例Ａの製造工程である図４３〜図５４と同様である。犠牲部材２３１＿Ｄは、犠牲部材２３１＿Ｃと同様に、絶縁体層３２（スリットＳＨＥａ）を介して犠牲部材２３１＿０Ｄ〜２３１＿３Ｄに分割される。
【０３１１】
犠牲部材２３１＿１Ｄ及び２３１＿２Ｄは、犠牲部材２３１＿Ｃと同様に、図５２における空間Ｘを介してエッチングされる。犠牲部材２３１＿０Ｄ及び２３１＿３Ｄは、犠牲部材２３１＿Ｃと同様に、例えばストリングユニットＳＵ１及びＳＵ２の領域にリプレース用の穴を形成し、この穴を介してエッチングを行う。エッチングによって形成された空間には、導電体層２３＿Ｄが埋め込まれる。導電体層２３＿Ｄは、選択ゲート線ＳＧＤａとして機能する。
【０３１２】
５．３  動作
図５６は、第４実施形態に係るメモリデバイスにおける書込み動作を示すタイミングチャートであり、第２実施形態における図１６に対応する。図５７は、第４実施形態に係るメモリデバイスにおける第１モードによる読出し動作を示すタイミングチャートであり、第２実施形態における図１７に対応する。第４実施形態に係るメモリデバイスにおける第２モードによる読出し動作を示すタイミングチャートは、第２実施形態に係るメモリデバイスにおける第２モードによる読出し動作を示すタイミングチャートである図１８と同じであるため、説明を省略する。
【０３１３】
図５６及び図５７に示すように、スタンバイ状態において、ロウデコーダ１２０は、ダミーワード線ＤＷＬに電圧ＶＰＰを印加する。これにより、ダミートランジスタＤＴは、スタンバイ状態でオン状態となる。そして、書込み動作及び第１モードの読出し動作のいずれにおいても、ダミートランジスタＤＴは終始オン状態が維持される。
【０３１４】
５．４  本実施形態に係る効果
第４実施形態によれば、第１実施形態と同様に、メモリセルアレイ１１０は、選択メモリセルＭＣに電流を流す動作において、非選択ティアに属する任意の数の非選択ローカルメモリストリングＬＭＳを、電流経路として用いることができる。また、第４実施形態によれば、第１実施形態と同様に、メモリセルアレイ１１０は、メモリデバイス１００が２つの読出しモードを有することにより、よりメリットの大きい電流経路を選択することができる。
【０３１５】
第４実施形態によれば、第２実施形態と同様に、メモリセルアレイ１１０は、下部ピラーＭＰＤａがソース線ＳＬに接触しない場合（半導体基板２０に接触する場合）にも、ビット線ＢＬからソース線ＳＬに向けて電流を流すことができる。
【０３１６】
第４実施形態によれば、第１変形例と同様に、メモリセルアレイ１１０は、選択トランジスタＳＴＤａの実効的なゲート長をより長くすることができる。このため、選択トランジスタＳＴＤａが抵抗変化膜３６を有するような場合であっても、メモリセルアレイ１１０は、選択トランジスタＳＴＤａのカットオフ性能の低下を抑制することができる。
【０３１７】
第４実施形態によれば、下部ピラーＭＰＤａと、ローカルビット線ＬＢＬＤと、上部ピラーＭＰＤｂとの積層を同時に（同工程で）形成することができる。下部ピラーＭＰＤａと、ローカルビット線ＬＢＬＤと、上部ピラーＭＰＤｂとを同工程で形成することにより、第４実施形態に係るメモリセルアレイ１１０は、下部ピラーＭＰＤａと、ローカルビット線ＬＢＬＤと、上部ピラーＭＰＤｂとを別々に製造する場合に比べて、製造工程を簡略化することができる。また、第４実施形態に係るメモリセルアレイ１１０は、下部ピラーＭＰＤａとローカルビット線ＬＢＬＤの間のコンタクトを設ける必要がなくなるため、その分のスペースを省略することができる。
【０３１８】
第４実施形態に係るメモリセルアレイ１１０は、その他の実施形態と異なり、ダミーワード線ＤＷＬを有している。ダミーワード線ＤＷＬの効果について、図５８を用いて説明する。図５８は、第４実施形態に係るダミーワード線ＤＷＬに電圧を印加することによる効果を示す図である。図５８に示すように、ダミーワード線ＤＷＬはスタンバイ状態で電圧ＶＰＰが印加されている。ダミーワード線ＤＷＬに電圧ＶＰＰが印加されることにより、ＭＰＤ間ローカルビット線ＬＢＬｄに電界が掛かり、半導体膜３７Ｄｄのキャリアが増加する。すなわち半導体膜３７Ｄｄの電気抵抗が低下し、ローカルビット線ＬＢＬＤを電流が流れやすくなる。
【０３１９】
５．５  第４実施形態の構成例Ｃ
次に、第４実施形態の構成例Ｃに係るメモリデバイスについて説明する。第４実施形態の構成例Ａ及びＢに係るローカルビット線ＬＢＬＤにおけるＭＰＤ間ローカルビット線ＬＢＬｄは、半導体膜３７Ｄｄ及び絶縁体膜３８Ｄｄより構成されている。しかしながら、ＭＰＤ間ローカルビット線ＬＢＬｄは、メモリピラーＭＰＤ同士を電気的に接続できるものであれば、その他の構成を有していてもよい。例えば、ＭＰＤ間ローカルビット線ＬＢＬｄは、タングステン等の金属や、リンやボロン等の元素をドーピングされたシリコンを含んだ構成でもよい。このような構成を有する構造を第４実施形態の構成例Ｃと称する。以下では、構成例Ｃについて、構成例Ａ及びＢと異なる構成及び製造方法について主に説明する。
【０３２０】
５．５．１  構成例Ｃの構成
図５９は、第４実施形態の構成例Ｃに係るメモリデバイスにおけるメモリセルアレイ１１０の断面構造の一例である。図５９は、構成例Ａにおける図３９が示す領域と同じ領域の断面を示す。図５９において、図を見易くする等の目的で、絶縁体層が省略されている場合がある。図５９は、構成例Ａに対して構成例Ｃを適用した例に基づくが、構成例Ｃは構成例Ｂに適用されてもよい。
【０３２１】
構成例Ｃは、ＭＰＤ間ローカルビット線ＬＢＬｄが導電体層２６Ｄを含んでいる点において構成例Ａ及びＢと異なる。導電体層２６Ｄは、例えばタングステン等の金属や、リンやボロン等の元素をドーピングされたシリコンを含む。導電体層２６Ｄは、例えば半導体膜３７Ｄと比較して、外部から電圧が印加されない状態において電気伝導度が高い。
【０３２２】
構成例Ｃは、ダミーワード線ＤＷＬ有しなくてもよい。構成例Ｃでは、ＭＰＤ間ローカルビット線ＬＢＬｄに半導体膜３７Ｄではなく導電体層２６Ｄが埋め込まれている。導電体層２６Ｄは、外部から電圧が印加されない状態において、例えば半導体膜３７Ｄと比較して高い電気伝導度を有することから、ダミーワード線ＤＷＬからＭＰＤ間ローカルビット線ＬＢＬｄに電圧を印加しなくともよい。
【０３２３】
ローカルビット線ＬＢＬＤが有する導電体層２６Ｄは、メモリピラーＭＰＤの有する半導体膜３７Ｄと接し、電気的に接続する。これにより、ローカルビット線ＬＢＬＤの導電体層２６Ｄとｐ型ウェル領域２０ｐ及び導電体層３１とは、メモリピラーＭＰＤ内の半導体膜３７Ｄ又は抵抗変化膜３６Ｄを介して電気的に接続される。導電体層２６Ｄは、例えばタングステンと半導体膜３７Ｄとの間に窒化チタン等を介するような、多層構造を有していてもよい。この場合、窒化チタンは、例えば半導体膜３７Ｄから導電体層２６Ｄへのシリコンの拡散を防ぐことができる。
【０３２４】
５．５．２  構成例Ｃの製造工程
以下では、構成例Ｃの製造工程について、構成例Ａの製造工程と異なる部分について主に説明する。図６０〜６２は、第４実施形態の構成例Ｃに係るローカルビット線ＬＢＬＤの製造途中の断面構造の一例である。図６０〜６２は、図４１に示す断面の領域と同じ領域の断面を示している。
【０３２５】
図６０及び６１に示す工程は、第４実施形態の構成例Ａの製造工程の一部である図５０に示す工程に相当する。構成例Ｃの製造工程は、図５０の絶縁体膜３８Ｄが形成される工程までは、構成例Ａについての工程と同様である。その後、図６０に示されるように、導電体層２６Ｄが形成される。導電体層２６Ｄは、絶縁体膜３８Ｄの側壁を覆うように空間Ｄに埋め込まれる。導電体層２６Ｄは、理想的には空間Ｄを埋め込んでおり、空間Ａ〜Ｃにも形成されていても良い。
【０３２６】
次に、図６１に示されるように、空間Ａ〜Ｃにおいて半導体膜３７Ｄが形成される。具体的には、まず導電体層２６Ｄを形成する過程で空間Ａ〜Ｃに形成された導電体が除去される。これにより、ＭＰＤ間ローカルビット線ＬＢＬｄとして機能する導電体層２６Ｄが形成される。
【０３２７】
空間Ａ〜Ｃの露出した部分の表面上に半導体膜３７Ｄが形成される。空間Ａ〜Ｃにおける半導体膜３７Ｄは、それぞれ連続している。空間Ａにおける半導体膜３７Ｄの底面は、ｐ型ウェル領域２０ｐに接し、電気的に接続される。空間Ｄにおける導電体層２６Ｄと、空間Ａ〜Ｃにおける半導体膜３７Ｄとは、それぞれ連続しており電気的に接続される。空間Ａ〜Ｃは、半導体膜３７Ｄの形成によっても、一部は埋め込まれずに空間Ａ〜Ｃとして残存する。
【０３２８】
次に、図６２に示されるように、メモリピラーＭＰＤが形成される。具体的には、まず空間Ａ〜Ｃにおける半導体膜３７Ｄの側壁を覆うように、抵抗変化膜３６Ｄが形成される。空間Ａ〜Ｃにおける抵抗変化膜３６は、それぞれ連続しており電気的に接続される。空間Ａにおける抵抗変化膜３６Ｄの底面は、ｐ型ウェル領域２０ｐに接し、電気的に接続される。
【０３２９】
次に抵抗変化膜３６の側壁を覆うように、コア膜３５Ｄが形成され、空間Ａ〜Ｃを埋め込む。空間Ａ〜Ｃにおけるコア膜３５Ｄは、それぞれ連続している。空間Ａにおけるコア膜３５Ｄの底面は、ｐ型ウェル領域２０ｐに接する。
【０３３０】
次に、半導体膜３７Ｄ、抵抗変化膜３６Ｄ、及びコア膜３５ＤのうちのメモリピラーＭＰＤの上方の部分が除去され、除去された領域に半導体部４４が埋め込まれる。半導体部４４は、半導体膜３７Ｄ及び抵抗変化膜３６Ｄと電気的に接続される。
【０３３１】
このように、第４実施形態の構成例Ｃに係るメモリピラーＭＰＤにおいて、下部ピラーＭＰＤａ、上部ピラーＭＰＤｂ、及び連結部ＭＰＤｃの積層構造は、同じ工程で一度に形成される。この後の工程は、第４実施形態の構成例Ａの製造工程と同様である。
【０３３２】
５．５．３  構成例Ｃの効果
第４実施形態に係る構成例Ｃによれば、構成例Ａ及びＢが有する効果に加え、以下の効果をさらに有する。第４実施形態に係る構成例Ｃによれば、ＭＰＤ間ローカルビット線ＬＢＬｄに例えば導電体層２６Ｄのような電気伝導度の高い材料を選択して埋め込むことができるため、ローカルビット線ＬＢＬＤ内の電流をより流しやすくすることができる。
【０３３３】
第４実施形態に係る構成例Ｃは、ダミーワード線ＤＷＬを持たない分、構成例Ａ及びＢよりも回路面積を小さくすることが可能である。第４実施形態に係る構成例Ｃは、ダミーワード線ＤＷＬに電圧を印加する必要がない分、消費電力を低くすることができ、且つ制御を容易にすることができる。
【０３３４】
５．６  その他
また、上述の第１実施形態乃至第４実施形態、及び第１変形例乃至第３変形例では、ソース線ＳＬからビット線ＢＬまでに対応する構造体が、半導体基板２０の上方に１組設けられる場合について説明したが、これに限られない。例えば、半導体基板２０の上方にＺ軸に沿って、ソース線ＳＬからビット線ＢＬまでに対応する構造体が２組以上繰り返し積層されてもよい。
【０３３５】
同様に、上述の第４変形例及び第５変形例では、ソース線ＳＬＡからソース線ＳＬＢまでに対応する構造体が半導体基板２０の上方に１組設けられる場合について説明したが、これに限られない。例えば、半導体基板２０の上方にＺ軸に沿って、ソース線ＳＬＡからソース線ＳＬＢまでに対応する構造体が２組以上繰り返し積層されてもよい。
【０３３６】
なお、ソース線ＳＬＡからソース線ＳＬＢまでに対応する構造体がＺ軸に沿って２組積層される場合、下方の積層体におけるソース線ＳＬＢと、上方の積層体におけるソース線ＳＬＡとは、１つの導電体層によって統合されていてもよい。下方の積層体におけるソース線ＳＬＢと上方の積層体におけるソース線ＳＬＡとが統合された機能を有する導電体層が第５変形例に適用された場合、当該導電体層は、ブロックＢＬＫ間の領域において、メモリピラーＭＰと接続される領域と比較して、下方にも上方にも突出した形状となり得る。
【０３３７】
また、上述の第４変形例及び第５変形例では、メモリストリングセットＭＳＳが、ストリングユニットＳＵ０〜ＳＵ３のいずれかに属する２つのサブセットＳＳ０及びＳＳ１に分類される場合について示したが、分類の仕方はこれに限られない。例えば、メモリストリングセットＭＳＳは、８つのストリングユニットＳＵに分類されてもよい。
【０３３８】
また、上述の第１実施形態乃至第３実施形態、及び第１変形例乃至第５変形例では、素子の相変化によって抵抗値が変化する抵抗変化素子を用いてデータを記憶するＰＣＲＡＭ（Phase change random access memory）を例に説明したが、これに限られない。例えば、ｉＰＣＲＡＭ（Interfacial phase change random access memory）及びＲｅＲＡＭ（Resistive Random Access Memory）のように、ＰＣＲＡＭとは異なる原理に基づく抵抗変化素子を使用した抵抗変化型メモリにも適用可能である。
【０３３９】
第１乃至第４実施形態において、メモリセルアレイ１１０の構造はその他の構造であっても良い。例えば、下部ピラーＭＰＤａ及び上部ピラーＭＰＤｂは、テーパー形状や、逆テーパー形状を有していても良い。下部ピラーＭＰＤａと上部ピラーＭＰＤｂの位置は、製造ばらつきによる誤差などの理由により、ＸＹ平面上においてずれていてもよい。
【０３４０】
第１乃至第４実施形態で説明に使用した図面では、メモリピラーＭＰのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
【０３４１】
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。
【０３４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０３４３】
１…メモリシステム、２０…半導体基板、２１，２２，２３，２４，２５，２６，２７，２８，２９，３０，３１，４５，４６，５１，５２，５３，５４，５５，５６，５７，５８，５９，６０，６１，８０…導電体層、２０ｐ…ｐ型ウェル領域、２０ｎ…ｎ型不純物拡散領域、３２，３３，３４，７１，７２，７３，７４，７５，７６…絶縁体層、３５，４０…コア膜、３６，４１…抵抗変化膜、３７，４２…半導体膜、３８，４３…絶縁体膜、３９，４４…半導体部、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ、１４０…センスアンプ、１５０…アドレスレジスタ、１６０…コマンドレジスタ、１７０…シーケンサ、１００…メモリデバイス、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…ＲＡＭ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…メモリインタフェース回路、２６０…ＥＣＣ回路、３００…ホスト機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【手続補正書】
【提出日】令和3年5月7日(2021.5.7)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２４
【補正方法】変更
【補正の内容】
【図２４】
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