(57)【要約】【課題】合わせ精度の低下を防ぎ、信頼性を維持しながら工数削減を実現しつつ製造コストを低減する半導体装置及びその製造方法を提供する。【解決手段】Ｐ型領域１１上に熱酸化膜の第１のゲート絶縁膜１３、その一部上にシリコン窒化膜の第２のゲート絶縁膜１４が設けられている。ポリシリコンでなるゲート電極１５は、第２のゲート絶縁膜１４上から第１のゲート絶縁膜１３上に亘って所定長形成されている。このゲート電極１５は、第２のゲート絶縁膜１４とその端部が自己整合的に形成された形態となっている。また、Ｐ型領域１１において、ドレインの低濃度拡散層としてＮ−型領域１６が設けられ、第２のゲート絶縁膜１４下に延在する。さらにソース・ドレインの高濃度拡散層としてＮ＋型領域１７がゲート電極１５の領域を隔てて両側に設けられている。【選択図】　　図１
2004055999.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域に囲まれた第１導電型の半導体領域上における第１のゲート絶縁膜及びその一部上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜とその端部が自己整合的に形成された前記第２のゲート絶縁膜上から前記第１のゲート絶縁膜上に亘って形成されたゲート電極と、
前記半導体領域において前記第２のゲート絶縁膜下に延在するドレインの第２導電型の低濃度拡散層と、
前記半導体領域において前記ゲート電極の領域を隔てて両側に設けられたソース・ドレインの第２導電型の高濃度拡散層と、
を具備したことを特徴とする半導体装置。
【請求項２】
素子分離領域に囲まれた第１導電型の半導体領域上に第１のゲート絶縁膜及びその上に第２のゲート絶縁膜を形成し、第２のゲート絶縁膜を所定領域除去する工程と、
前記第２のゲート絶縁膜上から前記第１のゲート絶縁膜上に亘る所定領域を含んでゲート電極を形成しパターニング時少なくとも前記第２のゲート絶縁膜を共にパターニングする工程と、
前記素子分離領域と前記第２のゲート絶縁膜上の前記ゲート電極端部に囲まれた前記半導体領域において選択的にドレインの第２導電型の低濃度拡散層を導入し、前記第２のゲート絶縁膜下に延在させる工程と、
前記半導体領域において前記ゲート電極の領域を隔てて両側にソース・ドレインの第２導電型の高濃度拡散層を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項３】
前記ドレインの低濃度拡散層は熱拡散によって前記第２のゲート絶縁膜下に延在させることを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モノリシックＩＣ中に組み込まれる高耐圧及び低オン抵抗特性が要求される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩチップは多様化し、高集積化、縮小化、低消費電力化が要求される。例えば液晶ドライバＩＣの出力段の駆動回路等には、高耐圧、低オン抵抗が要求される。高耐圧構造のトランジスタとして、ＬＯＣＯＳオフセット構造、片側ＬＯＣＯＳオフセット構造、ＤＭＯＳ（Ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　ＭＯＳ）トランジスタ等の構造が提案されている。
【０００３】
ＬＯＣＯＳオフセット構造は、ゲート電極の両側に形成される選択酸化膜の厚さで耐圧を稼ぐことは容易である。しかしながら、電流駆動能力の低下、ばらつきが著しいという問題がある。片側ＬＯＣＯＳオフセット構造は、電流駆動能力の向上は見込めるものの、選択酸化膜上からチャネル領域上へのポリシリコンゲートの配置に関し、その合わせ精度の影響を強く受ける。結局、電流駆動能力、耐圧のばらつきを招く。ＤＭＯＳトランジスタ構造では電流駆動能力が高く、高耐圧構造となり得るが、低電圧のトランジスタとの共存には、製造上工程数の極端な増加を伴う。
【０００４】
【発明が解決しようとする課題】
このように、従来では高耐圧構造のトランジスタとして、ＬＯＣＯＳオフセット構造、片側ＬＯＣＯＳオフセット構造、ＤＭＯＳトランジスタ等の構造がある。しかしながら、それぞれ電流駆動能力の問題、製作上の合わせ精度による駆動能力、耐圧のばらつきの問題、製造工程数増加の懸念等があり、これらを解消する構成がなかった。
【０００５】
本発明は上記事情を考慮してなされたもので、合わせ精度の低下を防ぎ、信頼性を維持しながら工数削減を実現しつつ製造コストを低減する半導体装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
素子分離領域に囲まれた第１導電型の半導体領域上における第１のゲート絶縁膜及びその一部上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜とその端部が自己整合的に形成された前記第２のゲート絶縁膜上から前記第１のゲート絶縁膜上に亘って形成されたゲート電極と、
前記半導体領域において前記第２のゲート絶縁膜下に延在するドレインの第２導電型の低濃度拡散層と、
前記半導体領域において前記ゲート電極の領域を隔てて両側に設けられたソース・ドレインの第２導電型の高濃度拡散層と、
を具備したことを特徴とする。
【０００７】
本発明の［請求項２］に係る半導体装置の製造方法は、
素子分離領域に囲まれた第１導電型の半導体領域上に第１のゲート絶縁膜及びその上に第２のゲート絶縁膜を形成し、第２のゲート絶縁膜を所定領域除去する工程と、
前記第２のゲート絶縁膜上から前記第１のゲート絶縁膜上に亘る所定領域を含んでゲート電極を形成しパターニング時少なくとも前記第２のゲート絶縁膜を共にパターニングする工程と、
前記素子分離領域と前記第２のゲート絶縁膜上の前記ゲート電極端部に囲まれた前記半導体領域において選択的にドレインの第２導電型の低濃度拡散層を導入し、前記第２のゲート絶縁膜下に延在させる工程と、
前記半導体領域において前記ゲート電極の領域を隔てて両側にソース・ドレインの第２導電型の高濃度拡散層を形成する工程と、
を具備したことを特徴とする。
【０００８】
上記本発明に係る半導体装置及びその製造方法によれば、ゲート電極は第２のゲート絶縁膜とその端部が自己整合的に形成される。すなわち、第２のゲート絶縁膜上から第１のゲート絶縁膜上に亘る所定領域を含んでゲート電極を形成するそのパターニング時少なくとも第２のゲート絶縁膜を共にパターニングする。また、少なくともゲート電極及び第２のゲート絶縁膜の積層端部をマスクとし低濃度拡散層が設けられる。このため、チャネル長の設定がし易い。
【０００９】
本発明の［請求項３］に係る半導体装置の製造方法は、
前記ドレインの低濃度拡散層は熱拡散によって前記第２のゲート絶縁膜下に延在させることを特徴とする。ゲート電極及び第２のゲート絶縁膜の積層端部をマスクとして低濃度拡散層が設けられ、熱拡散される。これにより、ドレインは二重拡散層となり、耐圧向上に寄与する。
【００１０】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示す断面図である。素子分離絶縁膜１２による素子分離領域に囲まれたシリコン基板にＰ型領域１１が形成されている。Ｐ型領域１１はウェル領域またはエピタキシャル層として構成される。Ｐ型領域１１上に第１のゲート絶縁膜１３が形成され、その一部上に第２のゲート絶縁膜１４が設けられている。ここでは第１のゲート絶縁膜１３は熱酸化膜、第２のゲート絶縁膜１４はシリコン窒化膜とする。
【００１１】
ポリシリコンでなるゲート電極１５は、第２のゲート絶縁膜１４上から第１のゲート絶縁膜１３上に亘って所定長形成されている。このゲート電極１５は、第２のゲート絶縁膜１４とその端部が自己整合的に形成された形態となっている。
【００１２】
また、Ｐ型領域１１において、ドレインの低濃度拡散層としてＮ−型領域１６が設けられ、第２のゲート絶縁膜１４下に延在する。さらにソース・ドレインの高濃度拡散層としてＮ＋型領域１７がゲート電極１５の領域を隔てて両側に設けられている。
【００１３】
上記実施形態の構成によれば、オフセット部分としての第２のゲート絶縁膜（窒化膜）１４がゲート電極１５の端部と自己整合的にほぼ一致した形態となっている。このため、低濃度ドレインのＮ−型領域１６の配置精度は良好となる。ソース・ドレインのＮ＋型領域１７の配置、所定範囲のチャネル長設定も比較的容易に設計どおりに構成される。よって、合わせ精度に左右されにくい片側オフセット高耐圧トランジスタ構造となる。
【００１４】
図２〜図５は、それぞれ本発明の実施形態に係る半導体装置の製造方法の要部を工程順に示すものであり、図１の構成の要部を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
【００１５】
まず、図２に示すように、シリコン基板における素子分離絶縁膜１２はＬＯＣＯＳ法やトレンチ素子分離法により形成する。Ｐ型領域１１はウェル領域またはエピタキシャル層を構成しており、ウェル領域であれば、素子分離絶縁膜１２形成後に配され、エピタキシャル層であれば、素子分離絶縁膜１２形成前に準備される。この素子分離絶縁膜１２に囲まれたＰ型領域１１に、チャネルイオン注入を施した後、熱酸化法により第１のゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、使用される電圧に応じた厚さ形成される。ここで全ての厚さを形成しなくてもよい。
【００１６】
次に、図３に示すように、第１のゲート絶縁膜１３上にシリコン窒化膜を堆積し、フォトリソグラフィ技術を利用して所定領域を除去する。すなわち、第２のゲート絶縁膜１４について一方の端部１４１をパターニングする。その後、さらなるチャネルイオン注入、ゲート絶縁膜１３の形成を行ってもよい。次に、第２のゲート絶縁膜１４上から第１のゲート絶縁膜１３上に亘る所定領域を含んで不純物をドープしたポリシリコン層（ゲート電極１５）を堆積する。
【００１７】
次に、図４に示すように、フォトリソグラフィ技術を経ることによりレジスト層２１を形成し、これをマスクに反応性イオンエッチング技術を用いてポリシリコン層（１５）を選択的にエッチングする。エッチングガスは例えば塩素系を用いる。さらにエッチングガスを変え、連続してレジスト層２１をマスクにシリコン窒化膜をエッチングする。エッチングガスは例えばフロン系を用いる。これにより、ゲート電極１５のパターニングと同時に第２のゲート絶縁膜１４についてもう一方の端部１４２のパターニングがなされる。
【００１８】
次に、図５に示すように、フォトリソグラフィ技術を経ることによりレジスト層２２を形成し、素子分離領域と第２のゲート絶縁膜１４及びゲート電極１５の端部に囲まれたＰ型領域１１において選択的にドレインの低濃度Ｎ−型領域１６を導入する。このときのＮ−型領域１６は、Ｐを加速電圧１２０ｋｅｖ、ドーズ量１×１０１４ｃｍ−２程度で配する。その後、１２００℃程度、約２時間のアニールにより第２のゲート絶縁膜１４下に所定距離拡散させる。
【００１９】
その後、レジスト層２２を除去し、Ｐ型領域１１においてゲート電極１５の領域を隔てて両側にソース・ドレインのＮ＋型領域１７を形成する。Ｎ＋型領域１７は、Ｐを加速電圧８０ｋｅｖ、ドーズ量４×１０１５ｃｍ−２程度で配する。その後、９００℃程度、約２０分のアニールにより拡散層とする。これにより、ドレインは二重拡散層となり、耐圧向上に寄与する。このようにして、前記図１に示すような、合わせ精度に左右されにくい高信頼性の片側オフセット高耐圧トランジスタ構造が実現できる。
【００２０】
上記実施形態及び方法によれば、合わせ精度の低下による耐圧の低下や電流駆動能力の低下を防ぐことのできる片側オフセット高耐圧トランジスタ構造が実現できる。また、工程数的には、通常のＬＯＣＯＳオフセット工程に対し、第２のゲート絶縁膜１４（シリコン窒化膜）の堆積、一方端部１４１のパターニングで用いられるリソグラフィ工程及びエッチング工程の３工程を追加すれば製造可能である。すなわち、ＤＭＯＳトランジスタ構造に比べれば製造コストの大幅な削減となる。
【００２１】
【発明の効果】
以上説明したように本発明に係る構成及び方法によれば、ゲート電極は第２のゲート絶縁膜とその端部が自己整合的に形成される。また、少なくともゲート電極及び第２のゲート絶縁膜の積層端部をマスクとし低濃度拡散層が設けられチャネル長の設定がし易い。これにより、ＬＳＩ製造の中で工数を削減しつつ、安価に、耐圧及び電流駆動能力の低下を防ぐことのできる片側オフセット高耐圧トランジスタ構造が実現できる。この結果、合わせ精度の低下を防ぎ、信頼性を維持しながら工数削減を実現しつつ製造コストを低減する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部構成を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法の要部を工程順に示すものであり、図１の構成の要部を工程順に示す第１の断面図である。
【図３】図２に続く第２の断面図である。
【図４】図３に続く第３の断面図である。
【図５】図４に続く第４の断面図である。
【符号の説明】
１１…Ｐ型領域
１２…素子分離絶縁膜
１３…第１のゲート絶縁膜
１４…第２のゲート絶縁膜
１４１，１４２…端部
１５…ゲート電極
１６…ドレインの低濃度拡散層（Ｎ−型領域）
１７…ソース・ドレインの高濃度拡散層（Ｎ＋型領域）
１９…Ｎ＋型拡散層
２１，２２…レジスト層
【図１】
2004055999.tif 000003
【図２】
2004055999.tif 000004
【図３】
2004055999.tif 000005
【図４】
2004055999.tif 000006
【図５】
2004055999.tif 000007