(57)【要約】      （修正有）【課題】イメージャ動作時のアドレス整定の遅延時間を短縮する撮像アレイ及び方法を提供する。【解決手段】画素センサアレイ１２において、タイミングパターン発生器８４は、選択された行の画素センサ３０を動作させるタイミングパターン制御信号を生成し、アレイのすべての行に供給する。行アドレス発生器７２は、選択された行ごとに行アドレスイネーブル信号を生成するために、行イネーブルラッチ制御信号を出力する。ラッチ行ドライバ回路は、タイミングパターン期間の開始時に、選択された行の画素センサ３０＿０、３０＿Ｘへのタイミングパターン制御信号をゲート制御する行イネーブルラッチ６８＿０、６８＿Ｘを含む。【選択図】図６
2022000942.tif 000002
【特許請求の範囲】
【請求項１】
撮像アレイであって、
複数の行の画素センサと、
タイミングパターン期間の間に生成され、選択された行の前記画素センサを動作させるように指図されたタイミングパターン制御信号を生成し、前記アレイのすべての行に前記タイミングパターン制御信号を供給するタイミングパターン発生器と、
前記タイミングパターン期間の開始時に、前記選択された行の前記画素センサへの前記タイミングパターン制御信号をゲート制御するために、前記タイミングパターン期間に先立って供給された行アドレスイネーブル信号に応答する前記アレイの各行に行イネーブルラッチを含むラッチ行ドライバ回路と、
前記タイミングパターン期間に先立って、選択された行ごとに前記行アドレスイネーブル信号を生成するために、前記タイミングパターン発生器、及び前記アレイの各行の前記イネーブルラッチに結合された行アドレス発生回路と、を含む撮像アレイ。
【請求項２】
前記タイミングパターン信号を前記アレイの各行に運ぶために、前記タイミングパターン発生器と、前記アレイの各行との間に結合されたタイミングパターン信号制御ラインを更に含む、請求項１に記載の撮像アレイ。
【請求項３】
各行に、前記行の各画素センサに結合された個々の行タイミングパターン信号制御ラインを更に含む、請求項２に記載の撮像アレイ。
【請求項４】
各行に、グローバルなタイミングパターン信号制御ラインと前記行タイミングパターン制御信号ラインとの間に結合されたタイミングパターン制御信号スイッチをさらに含み、前記タイミングパターン制御スイッチのそれぞれは、前記行イネーブルラッチによってゲート制御される請求項３に記載の撮像アレイ。
【請求項５】
前記行アドレス発生回路は、各行イネーブルラッチを動作させるように動作可能に結合される、請求項４に記載の撮像アレイ。
【請求項６】
前記行アドレス発生回路は、各行イネーブルラッチに結合された行イネーブルラッチ制御信号ラインを駆動する行イネーブルラッチ制御信号出力と、個々の行アドレスデータの個々の行アドレス出力と、アドレス有効イネーブルラインのアドレス有効イネーブル出力と、前記タイミングパターン期間に先立つ前記イネーブルラッチ制御信号出力のアドレス行イネーブルラッチ制御信号と、を含む、請求項５に記載の撮像アレイ。
【請求項７】
前記タイミングパターン信号制御ラインは、リセット制御信号ラインと、電荷転送制御信号ラインと、読み出し選択制御信号ラインと、を含み、
各行の前記行タイミングパターン信号制御ラインは、各行の各画素センサに結合された個々の行リセットラインと、行電荷転送ラインと、行読み出し選択ラインと、を含み、
各行の前記タイミングパターン制御スイッチは、前記リセット制御信号ラインと前記行リセットラインとの間に結合され、前記行イネーブルラッチによってゲート制御された行リセットスイッチと、前記電荷転送制御信号ラインと前記行電荷転送ラインとの間に結合され、前記行イネーブルラッチによってゲート制御された行電荷転送スイッチと、前記行読み出し選択制御信号ラインと前記行読み出し選択ラインとの間に結合され、前記行イネーブルラッチによってゲート制御された行読み出し選択スイッチと、を含む、請求項６に記載の撮像アレイ。
【請求項８】
前記行アドレス発生回路は、前記タイミングパターン期間に先立って、２つ以上の行アドレスを出力して、２つ以上の行を選択するように構成され、
前記行イネーブルラッチは、前記タイミングパターン期間の前記開始時に、前記２つ以上の行アドレスによって識別された前記２つ以上の行が、前記２つ以上の選択された行の前記画素センサへの前記タイミングパターン制御信号をゲート制御するように構成される、請求項６に記載の撮像アレイ。
【請求項９】
複数の行の画素センサを含む撮像アレイを動作させるための方法であって、
各タイミングパターン期間の間に、かつ、行アドレス信号及び行アドレスイネーブル信号をゲート制御することに応答して、直後のタイミングパターン期間に対して、前記アレイの各行の行イネーブルラッチで行選択データ及び行選択解除データのうちの１つをラッチするステップと、
前記直後のタイミングパターン期間の開始時に、タイミングパターン制御信号を生成し、前記タイミングパターン制御信号を前記アレイのすべての行に供給するステップと、
前記タイミングパターン期間の開始時に、前記タイミングパターン制御信号をゲート制御して、ラッチされた行選択データを有する行のみの前記画素センサを動作させるステップと、を含む方法。
【請求項１０】
タイミングパターン制御信号を生成するステップは、
リセット制御信号を生成するステップと、
電荷転送制御信号を生成するステップと、
読み出し選択制御信号を生成するステップと、を含む、請求項９に記載の方法。
【請求項１１】
前記タイミングパターン期間の前記開始時に、前記選択された行の前記画素センサへの前記タイミングパターン制御信号をゲート制御するステップは、
タイミング制御パターン信号ごとにタイミング制御パターンスイッチを各行に設けるステップと、
前記タイミングパターン期間の前記開始時に、ラッチされた行選択データを有する前記行のみのタイミング制御パターン信号ごとに前記タイミング制御パターンスイッチのすべてをアクティブ化するステップと、を含む、請求項９に記載の方法。
【請求項１２】
前記タイミングパターン期間の前記開始時に、ラッチされた行選択データを有する前記行のみの前記画素センサへの前記タイミングパターン制御信号をゲート制御するステップは、
前記選択された行の行リセットラインへの前記リセット制御信号をゲート制御するステップと、
前記選択された行の行電荷転送ラインへの前記電荷転送制御信号をゲート制御するステップと、
前記選択された行の行読み出し選択ラインへの前記読み出し選択制御信号をゲート制御するステップと、を含む、請求項１０に記載の方法。
【請求項１３】
行アドレス信号及び行アドレスイネーブル信号に応答する前記アレイの各行の前記行イネーブルラッチで行選択データ及び行選択解除データのうちの１つをラッチするステップは、２つ以上の行で行選択データをラッチするステップを含む、請求項９に記載の方法。
【請求項１４】
行アドレス信号及び行アドレスイネーブル信号に応答する前記アレイの各行の行イネーブルラッチで行選択データ及び行選択解除データのうちの１つをラッチするステップは、前記行アドレス信号を前記行アドレスイネーブル信号とともにゲート制御するステップと、各行で、前記ゲート制御された行アドレス信号、及び前記行選択データと行選択解除データのうちの１つをラッチするステップと、を含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素センサの撮像アレイに関する。特に、本発明は、画素センサアレイの動作のための行デコーディング、及びより高速なイメージャの行デコーディングのためのパイプライン化されたトポロジに関する。
【背景技術】
【０００２】
フォトダイオードセンサから形成された画素センサアレイの画像センサの動作は、２つの別個の動作に分けることができる。まず、撮像アレイの画素センサは、露光時間の間に光に露出され、次に、蓄積された信号レベル（電荷／電圧）は、通常はコンデンサである記憶素子に読み出しされる。次に、記憶素子に格納された蓄積された信号レベルは、読み出し信号経路を通して読み出しされ、電荷／電圧は、デジタル出力に変換される。
【０００３】
画素センサのアレイの動作には３つのモードがある。まず、リセットモードにおいて、画素センサはリセットされて、露光の前に画素を既知の状態に置く。次に、集積モードにおいて、画素は光に露出され、光が「集積／捕捉」されることで、露光に応答してフォトダイオードの電荷が変化する。次に、画素アレイ区分に蓄積された電荷は、素早くアクセスできるように、通常画素アレイの縁部付近にあるコンデンサなどの揮発性が低い記憶素子に転送される。この転送の後に続いて、この格納された情報は、画素センサから読み出しされる。
【０００４】
画素センサは、上記の３つのモードのうちの１つにない場合には、アイドルモードにある。アイドルモードでは、画素は、リセットモード、集積モード、又は電荷転送モードのいずれかにある他の画素に干渉しない。
【０００５】
アレイの個々の画素センサ、又は画素センサは、アレイの行と列に配列される。アレイの画素センサの上記動作は、行と列をベースに実行される。リセット動作、集積動作、及び電荷転送動作は通常、アレイの画素センサの行で行われる。電荷転送の後に続いて、転送された電荷は通常、アレイの列方向に配置されたラインの行から読み出しされる。
【０００６】
典型的な先行技術のイメージャが図１に描かれている。イメージャには、個々の画素センサの行及び列を含む画素センサアレイが含まれている。デジタルコントローラは、リセット動作、集積動作、及び電荷転送動作を実行する画素センサの個々の行を選択する行ドライバ回路に信号を供給する。行が選択され次第、特定のパターンの制御電圧（本明細書では「タイミングパターン」と呼ばれる。）がアレイの選択された行（単数又は複数）の画素センサの様々なノードに印加され、リセット動作、集積動作、及び電荷転送動作を実行する。読み出し回路は、画素センサから転送された電荷をリセットし、光に露出した後に、それらを読み出しするために使用される。デジタルコントローラは、行ドライバ回路及び読み出し回路の動作を制御する。制御インタフェースは、例えば、露光時間を設定できるようにするなど、ユーザとの対話を可能にする。周辺回路は、温度測定回路、基準発生器、並びに内部バイアス及び電圧回路などであり、画素センサアレイで他の機能を実行する。
【０００７】
デジタルコントローラは、行の選択、及び選択された行で様々な動作を実行するために使用される制御信号の特定のタイミングパターンの実施を制御する。アドレス整定時間及び他の制御ラインのチャージアップ時間などの考慮事項により、画像を捕捉し、画素センサアレイから読み出しする速度が制限される。画素センサのより多くの行から画像データを処理することが必要になった結果として、並びに、行及び列の物理的なサイズが大きくなった結果として、画素センサアレイのサイズが大きくなるにつれて、画像捕捉及び読み出しの合計時間が増加する。
【０００８】
図２は、典型的な先行技術の画素センサの撮像アレイの動作を図示する。画素センサの行は、デジタルコントローラの制御下で、行ドライバによってアドレス指定され、選択された行の画素センサへの行全体にわたる制御信号をアサートすることによって、選択された行の画素センサで動作が実行される。図２は、一例として、まず、アサートされている画素センサアレイの行１０１のアドレス、及び実行されている行１０１の画素センサをリセットする動作を示す。リセット動作は、行１０１の画素センサを光に露出して画像の一部を捕捉するのに先立って起こる。次に、画素センサアレイの行１のアドレスがアサートされ、行１の画素センサから行１の画素センサによってすでに収集された画像の一部の光電荷を転送する動作が実行される。次に、画素センサアレイの行１０２のアドレスがアサートされ、行１０２の画素センサをリセットする動作が実行される。次に、画素センサアレイの行２のアドレスがアサートされ、行２の画素センサから行２の画素センサによって収集された光電荷を転送する動作が実行される。
【０００９】
当業者は、図１に描かれているタイプの撮像アレイの動作のこの態様を理解しており、図２に描かれているリセット動作及び電荷転送動作が交互に配置されることが容易にわかるであろう。図２に示される説明図では、行１０１及び１０２を含む画素センサアレイの一部は、光電荷転送が行われた後にリセットされ、行１及び２を含む画素センサアレイの一部に蓄積された光電荷は、画素センサアレイから転送されている。
【００１０】
当業者は、図２に描かれたリセット動作及び電荷転送動作の実行に必要な時間には、デジタルコントローラによってコマンドされたアドレスが行ドライバ回路によってアサートされて、整定され、有効になるのに十分な量の時間と、他のデジタル制御信号及びサンプリング信号からの追加のオーバーヘッドと、が含まれることもまたわかるであろう。連続する行アドレスのアサートの間のこの合計時間は、約５００ナノ秒である場合がある。リセット及び電荷転送のタイミングパターンは、アサートされた行アドレス及び関連する制御信号が有効になるまで、選択された行に適用することができない。
【発明の概要】
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、撮像アレイは、複数の行の画素センサを含む。タイミングパターン発生器は、タイミングパターン制御信号を生成し、アレイのすべての行にタイミングパターン制御信号を供給し、このタイミングパターン制御信号は、タイミングパターン期間の間に生成され、選択された行の画素センサを動作させるように指図される。ラッチ行ドライバ回路は、タイミングパターン期間の開始時に、選択された行の画素センサへのタイミングパターン制御信号をゲート制御するために、タイミングパターン期間に先立って供給される行アドレスイネーブル信号に応答するアレイの各行に行イネーブルラッチを含む。行アドレス発生回路は、タイミングパターン期間に先立って、選択された各行に行アドレスイネーブル信号を生成するために、タイミングパターン発生器、及びアレイの各行のイネーブルラッチに結合されている。
【００１２】
本発明の一態様によれば、撮像アレイは、タイミングパターン信号をアレイの各行に運ぶために、タイミングパターン発生器と、アレイの各行との間に結合されたタイミングパターン信号制御ラインを更に含む。
【００１３】
本発明の一態様によれば、撮像アレイは、各行に、行の各画素センサに結合された個々の行タイミングパターン信号制御ラインを更に含む。
【００１４】
本発明の一態様によれば、撮像アレイは、各行に、グローバルなタイミングパターン信号制御ラインと行タイミングパターン制御信号ラインとの間に結合されたタイミングパターン制御信号スイッチを更に含み、タイミングパターン制御スイッチのそれぞれは、行イネーブルラッチによってゲート制御される。
【００１５】
本発明の一態様によれば、行アドレス発生回路は、各行イネーブルラッチを動作させるように動作可能に結合されている。
【００１６】
本発明の一態様によれば、行アドレス発生回路は、各行イネーブルラッチに結合された行イネーブルラッチ制御信号ラインを駆動する行イネーブルラッチ制御信号出力と、個々の行アドレスデータの個々の行アドレス出力と、アドレス有効イネーブルラインのアドレス有効イネーブル出力と、タイミングパターン期間に先立って出力されたイネーブルラッチ制御信号に対するアドレス行イネーブルラッチ制御信号と、を含む。
【００１７】
本発明の一態様によれば、タイミングパターン信号制御ラインは、リセット制御信号ラインと、電荷転送制御信号ラインと、読み出し選択制御信号ラインと、を含むとともに、各行の行タイミングパターン信号制御ラインは、各行の各画素センサに結合された個々の行リセットラインと、行電荷転送ラインと、行読み出し選択ラインと、を含み、各行のタイミングパターン制御スイッチは、リセット制御信号ラインと行リセットラインとの間に結合され、行イネーブルラッチによってゲート制御された行リセットスイッチと、電荷転送制御信号ラインと行電荷転送ラインとの間に結合され、行イネーブルラッチによってゲート制御された行電荷転送スイッチと、行読み出し選択制御信号ラインと行読み出し選択ラインとの間に結合され、行イネーブルラッチによってゲート制御された行読み出し選択スイッチと、を含む。
【００１８】
本発明の一態様によれば、行アドレス発生回路は、タイミングパターン期間に先立って、２つ以上の行アドレスを出力して、２つ以上の行を選択するように構成され、行イネーブルラッチは、タイミングパターン期間の開始時に、２つ以上の行アドレスによって識別された２つ以上の行が、２つ以上の選択された行の画素センサへのタイミングパターン制御信号をゲート制御するように構成されている。
【００１９】
本発明の一態様によれば、複数の行の画素センサを含む撮像アレイを動作させるための方法は、各タイミングパターン期間の間に、かつ、行アドレス信号及び行アドレスイネーブル信号をゲート制御することに応答して、直後のタイミングパターン期間に対して、アレイの各行の行イネーブルラッチで行選択データ及び行選択解除データのうちの１つをラッチするステップと、直後のタイミングパターン期間の開始時に、タイミングパターン制御信号を生成し、タイミングパターン制御信号をアレイのすべての行に供給するステップと、タイミングパターン期間の開始時に、タイミングパターン制御信号をゲート制御して、ラッチされた行選択データを有する行のみの画素センサを動作させるステップと、を含む。
【００２０】
本発明の一態様によれば、タイミングパターン制御信号を生成するステップは、リセット制御信号を生成するステップと、電荷転送制御信号を生成するステップと、読み出し選択制御信号を生成するステップと、を含む。
【００２１】
本発明の一態様によれば、タイミングパターン期間の開始時に、選択された行の画素センサへのタイミングパターン制御信号をゲート制御するステップは、タイミング制御パターン信号ごとにタイミング制御パターンスイッチを各行に設けるステップと、タイミングパターン期間の開始時に、ラッチされた行選択データを有する行のみのタイミング制御パターン信号ごとにタイミング制御パターンスイッチのすべてをアクティブ化するステップと、を含む。
【００２２】
本発明の一態様によれば、タイミングパターン期間の開始時に、ラッチされた行選択データを有する行のみの画素センサへのタイミングパターン制御信号をゲート制御するステップは、選択された行の行リセットラインへのリセット制御信号をゲート制御するステップと、選択された行の電荷転送ラインへの電荷転送制御信号をゲート制御するステップと、選択された行の行読み出し選択ラインへの読み出し選択制御信号をゲート制御するステップと、を含む。
【００２３】
本発明の一態様によれば、行アドレス信号及び行アドレスイネーブル信号に応答するアレイの各行の行イネーブルラッチで行選択データ及び行選択解除データのうちの１つをラッチするステップは、２つ以上の行の行選択データをラッチするステップを含む。
【００２４】
本発明の一態様によれば、行アドレス信号及び行アドレスイネーブル信号に応答するアレイの各行の行イネーブルラッチで行選択データ及び行選択解除データのうちの１つをラッチするステップは、行アドレス信号を行アドレスイネーブル信号とともにゲート制御するステップと、各行で、ゲート制御された行アドレス信号、並びに行選択データ及び行選択解除データのうちの１つをラッチするステップと、を含む。
【００２５】
本発明について、実施形態及び図面を参照して以下で、より詳細に説明する。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【図面の簡単な説明】
【００３５】
【図１】典型的な先行技術の画素センサアレイのブロック図である。
【図２】図１の先行技術の画素センサアレイにおけるような、典型的な行ドライバ回路の動作を示すタイミング図である。
【図３】本発明の一態様による画素センサアレイのブロック図である。
【図４】図３の画素センサアレイのラッチ行ドライバ回路の動作を示すタイミング図である。
【図５】本発明の一態様による例示的な画素センサアレイにおけるタイミングパターンの履行を示す図である。
【図６】本発明の一態様による例示的なデジタルコントローラ、ラッチ行ドライバ回路、及び画素センサアレイの一部を示すブロック図である。
【図７】本発明の一態様による図６の画素センサアレイの代表的な行によって履行されるタイミングパターンを示すタイミング図である。
【図８】画素センサ機能を同時に実行するために、複数の行を選択して、タイミングパターンの実装を可能にする図６に示されるラッチ素子を、各行に実装するための例示的な回路である。
【図９】画素センサ機能を同時に実行するために、４つの行を選択して、タイミングパターンを実装する図８のラッチ素子回路の動作の説明図を示すタイミング図である。
【図１０】本発明の一態様による複数の行の画素センサを含む撮像アレイを動作させるための方法を図示するフロー図である。
【発明を実施するための形態】
【００３６】
当業者は、以下の説明が単なる例示であり、決して限定的なものではないことを認識するであろう。このような当業者は、他の実施形態に容易に想到するであろう。
【００３７】
本発明の一態様によれば、ラッチ行ドライバ回路が提供される。各行に設けられる行イネーブルラッチは、画素が次のタイミングパターンを履行することになる行を事前に選択する。少なくとも１つの行アドレスは、タイミングパターンがアレイの行のすべてに適用されるタイミングパターン期間の開始時に直ちにイネーブルになるように、タイミングパターン期間の開始に先立って、行イネーブルラッチで設定及び格納される。タイミングパターンは、事前に選択された行又は複数の行によってのみ履行される。
【００３８】
タイミングパターンの開始に先立ってアドレスを設定することにより、アドレス整定と関連付けされたレイテンシのすべてが排除される。タイミングパターンはアレイの行のすべてに提供されるため、タイミングオーバーヘッドなしで、リセット及び電荷転送の両方のタイミングパターンに対して複数のアドレスをアクティブ化することができる。
【００３９】
アレイサイズ（アレイの行の数）は、追加の設計変更の原因とはならない。タイミングパターン信号の駆動を強くしさえすればよい。
【００４０】
本発明を使用することにより、行ごとの行デコーダのシリコン領域を増やさずに、行イネーブルラッチを追加するだけで、読み出しスピードがかなり上がる。
【００４１】
最初に、図３を参照すると、ブロック図は、画素センサアレイ１２を含む例示的なイメージャ１０を示す。画素センサアレイ１２は、本明細書に見られるように、個々の画素センサの行及び列のアレイとして配置されている。１つの実施形態では、画素センサは、当技術分野で知られているようなフォトダイオードを用いる画素センサとすることができ、また、当技術分野で知られている、カリフォルニア州、サンノゼのＦｏｖｅｏｎ，Ｉｎｃ．により製造されているような、垂直色ＣＭＯＳ画素センサとすることができるが、当業者は、本発明に従って動作するように構成された他の画素センサ技術をイメージャで用いてもよいことが容易にわかるであろう。
【００４２】
画像の捕捉、及び読み出しは、行ドライバ回路１６を制御して、画像を捕捉し、捕捉された画像を読み出しするようにアレイ１２の個々の画素センサを動作させるデジタルコントローラ１４によって指図される。行ドライバ回路１６は、アレイの行を先行技術のイメージャよりも効率的にアドレス指定できるようにする行イネーブルラッチ１８を含む。捕捉された画像データは、本明細書で説明するように、読み出し回路２０を使用して、画素アレイから読み出しされる。
【００４３】
タイミングメモリ２２は、デジタルコントローラ１４に結合され、デジタルコントローラ１４が制御信号を生成して行ドライバ回路１４、行イネーブルラッチ１８、及び読み出し回路２０を駆動するために使用するタイミング制御情報を提供する。制御インタフェース２４は、例えば、露光時間を設定できるようにするなど、ユーザとの対話を可能にする。周辺回路２６は、温度測定回路、基準発生器、並びに内部バイアス及び電圧回路などであり、画素センサアレイで他の機能を実行する。
【００４４】
図３のイメージャ１０の動作は、図１の先行技術のイメージャの動作とは異なる。行イネーブルラッチ１８を含む行ドライバ回路１６を使用することにより、選択された行アドレスをプレローディングして、イメージャ１０の動作時のアドレス整定時間のレイテンシを短縮することが可能になる。本発明のこの態様は、図４に図示される。
【００４５】
図４の第１のラインは、タイミングパターンクロックを表す波形である。タイミングパターンクロックの期間は、図４では垂直方向の破線で表示されている。タイミングパターン制御信号は、タイミングパターンクロックの各期間の間にアサートされ、アレイの行のすべてに一斉送信される。本明細書に示されるように、前のタイミングパターン期間の間に選択された行の画素だけがタイミングパターン制御信号に応答する。
【００４６】
図４に示されるように、第１のタイミングパターン期間の間に、行アドレス１０１は、デジタルコントローラ１４によって図３の行ドライバ回路１６にアサートされる。この期間の間に、行１０１は、その行のイネーブル信号を行１０１と関連付けされた行イネーブルラッチに格納することにより、次の（第２の）タイミングパターンに対してイネーブルになる。第１のタイミング期間の間に、タイミングパターンは、前のタイミングパターンクロック期間の間にアドレスがラッチされた行の画素センサに対して履行される。この行は、行０として図４に示されている。
【００４７】
第２のタイミングパターン期間の間に、行アドレス１は、デジタルコントローラ１４によって図３の行ドライバ回路１６にアサートされる。この期間の間に、行１は、その行のイネーブル信号を行１と関連付けされた行イネーブルラッチに格納することにより、次の（第３の）タイミングパターンに対してイネーブルになる。第２のタイミングパターン期間の間に、タイミングパターンは、前の（第１の）タイミングパターン期間の間にアドレスがラッチされた行１０１の画素センサに対して履行される。
【００４８】
第３のタイミングパターン期間の間に、行アドレス１０２は、デジタルコントローラ１４によって図３の行ドライバ回路１６にアサートされる。このタイミングパターン期間の間に、行１０２は、その行のイネーブル信号を行１０２と関連付けされた行イネーブルラッチに格納することにより、次の（第４の）タイミングパターンに対してイネーブルになる。第３のタイミングパターン期間の間に、タイミングパターンは、前の（第２の）タイミングパターン期間の間にアドレスがラッチされた行１の画素センサに対して履行される。
【００４９】
第４のタイミングパターン期間の間に、行アドレス２は、デジタルコントローラ１４によって図３の行ドライバ回路１６にアサートされる。このタイミングパターン期間の間に、行２は、その行のイネーブル信号を行２と関連付けされた行イネーブルラッチに格納することにより、次の（第５の）タイミングパターンに対してイネーブルになる。第４のタイミングパターン期間の間に、タイミングパターンは、前の（第３の）タイミングパターン期間の間にアドレスがラッチされた行１０２の画素センサに対して履行される。
【００５０】
第５のタイミングパターン期間の間に、行アドレス１０３は、デジタルコントローラ１４によって図３の行ドライバ回路１６にアサートされる。このタイミングパターン期間の間に、行１０３は、その行のイネーブル信号を行１０３と関連付けされた行イネーブルラッチに格納することにより、次の（第６の）タイミングパターンに対してイネーブルになる。第５のタイミングパターン期間の間に、タイミングパターンは、前の（第４の）タイミングパターン期間の間にアドレスがラッチされた行２の画素センサに対して履行される。
【００５１】
ここで図５を参照すると、本発明のイメージャの動作の別の態様が描かれている。タイミングパターン期間の２つのグループが、図５のタイミングパターン／行部分に示され、タイミングパターン期間ＴＰ１からＴＰ６が、図５の左側に示され、タイミングパターン期間ＴＰ１０１からＴＰ１０６が、図５の右側に示されている。タイミングパターン期間に示されている動作は、画素センサの行を露光に備えてリセットすること（行番号が後に付された「Ｒ」で表された）と、露光が終了した後に、画素センサの行から電荷を転送すること（行番号が後に付された「Ｃ」で表された）と、の間で交互に行われる。
【００５２】
タイミングパターン期間ＴＰ１の間に、行０の画素センサがリセットされる。タイミングパターン期間ＴＰ２の間に、電荷転送動作が履行される。イメージャの動作の始まりの部分では、露光された画素センサの行がなく、そのため、ダミーの行（「Ｄ」として指定された）がアドレス指定されている。タイミングパターン期間ＴＰ３の間に、行１の画素センサがリセットされる。タイミングパターン期間ＴＰ４の間に、ダミーの行Ｄに電荷転送動作が履行される。タイミングパターン期間ＴＰ５の間に、行２の画素センサがリセットされる。タイミングパターン期間ＴＰ６の間に、ダミーの行Ｄに電荷転送動作が履行される。
【００５３】
図５に示される例示的な例では、イメージャの集積時間（すなわち、光電荷がアレイの画素センサに蓄積される露光時間）は、集積時間の矢印で表示されるように、およそ２０２個のタイミングパターン期間に設定されているものとして示されている。したがって、図５に示されるように、タイミングパターン期間ＴＰ１０１の間に、行１００の画素センサがリセットされる。この時までには、行０はリセットされ、１０１個のタイミングパターンに等しい期間にわたって、露光されている。タイミングパターン期間ＴＰ１０２の開始までには、蓄積された光電荷は、行０の画素センサから転送するために利用可能であり、こうした光電荷は、図５の一番上のラインの動作「Ｃ０」で表示されるように転送される。
【００５４】
タイミングパターン期間ＴＰ１０３の間に、行１０１の画素センサがリセットされる。この時までには、行１はリセットされ、１０１個のタイミングパターンに等しい期間にわたって、露光されている。タイミングパターン期間ＴＰ１０４の間に、行１の画素センサに電荷転送動作が履行される。タイミングパターン期間ＴＰ１０５の間に、行１０２の画素センサがリセットされる。タイミングパターン期間ＴＰ６の間に、行２の画素センサに電荷転送動作が履行される。
【００５５】
画素センサアレイの行０、１、及び２の画素センサの状態を図示する図５の「状態」部分では、画素センサアレイの行０、１、及び２の画素センサの「アクティブ」、「アイドル」、又は「光電荷集積モード」状態が示されている。リセット動作及び電荷転送動作は、画素センサの行のアクティブ状態であり、アクティブ状態でも、光電荷集積モード状態でもない画素センサの行は、「アイドル」状態にある。
【００５６】
読み出し動作は、図５の「読み出し動作」部分に示されている。本明細書に示されるように、電荷転送のタイミングパターンは、画素センサから転送される電荷を読み出しするための制御信号を含んでもまたよい。転送される電荷の読み出しが可能な、画素センサの実在する行がないので、最初の数回の読み出しはダミーの行からである。図５は、電荷転送タイミングパターン期間の後に続いて始まる読み出し動作を示すが、当業者は、任意の行の転送された電荷に対する読み出し期間の始まりの部分は、電荷転送の完了の後に続いて、いつでも起こり得ることがわかるであろう。
【００５７】
図５に示された例から、当業者は、画素センサアレイの残りの行の動作を容易に外挿することができる。
【００５８】
ここで図６を参照すると、概略図は、本発明の一態様による例示的な画素センサアレイ１２の一部を示す。例示を目的として２つの行ごとに１つの画素センサが示されている。画素センサ３０−０が画素センサアレイ１２の行０に示され、同一の画素センサ３０−Ｘが画素センサアレイの行Ｘに示されている。画素センサ３０−０及び３０−Ｘは、本発明で利用され得る任意の数の異なる画素センサを表すものであり、当業者は、本発明の原理を他の画素センサ構成に容易に適合させることができるであろう。
【００５９】
画素センサ３０−０は、当技術分野で知られているような光電荷収集器として、フォトダイオード３２−０を使用する。フォトダイオード３２−０によって蓄積された電荷は、電荷転送トランジスタ３４−０を介して、破線で示されているコンデンサ３６−０によって表されたフローティングノードに転送される。当業者は、コンデンサ３６−０は実際のコンポーネントではなく、むしろ、フローティングノードの固有のキャパシタンスを表していることがわかるであろう。電荷転送トランジスタ３４−０のゲートは、行電荷転送ライン３８−０によって駆動される。
【００６０】
フローティングノード３６−０は、リセット電位Ｖｒｅｓｅｔに結合されたリセットトランジスタ４０−０を介しての電荷蓄積に先立って、既知の電位にリセットされる。リセットトランジスタ４０−０のゲートは、行リセットライン４２−０によって駆動される。
【００６１】
ソースフォロアトランジスタ４４−０は、そのゲートがフローティングノード３６−０に結合され、行読み出し選択トランジスタ４８−０を介して列ライン４６に結合されている。行読み出し選択トランジスタ４８−０のゲートは、行読み出し選択ライン５０−０によって駆動され、転送された電荷を列ライン４６に出力する。行電荷転送ライン３８−０、行リセットライン４２−０、及び行読み出し選択ライン５０−０は、総称して、行タイミングパターン信号制御ラインと呼ばれる場合がある。列ライン４６は、当技術分野で知られているように、列放電トランジスタ５２及び電流源５４によって駆動される。
【００６２】
画素センサアレイの行Ｘの画素センサ３０−Ｘの構成は、画素センサアレイ１２の行０の画素センサ３０−０の構成と同じである。画素センサ３０−Ｘは、当技術分野で知られているような光電荷収集器として、フォトダイオード３２−Ｘを使用する。フォトダイオード３２−Ｘによって蓄積された電荷は、電荷転送トランジスタ３４−Ｘを介して、破線で示されているコンデンサ３６−Ｘによって表されるフローティングノードに転送される。当業者は、コンデンサ３６−Ｘは実際のコンポーネントではなく、むしろ、フローティングノードの固有のキャパシタンスを表していることがわかるであろう。電荷転送トランジスタ３４−Ｘのゲートは、行電荷転送ライン３８−Ｘによって駆動される。
【００６３】
フローティングノード３６−Ｘは、リセット電位Ｖｒｅｓｅｔに結合されたリセットトランジスタ４０−Ｘを介しての電荷蓄積に先立って、既知の電位にリセットされる。リセットトランジスタ４０−Ｘのゲートは、行リセットライン４２−Ｘによって駆動される。
【００６４】
ソースフォロアトランジスタ４４−Ｘは、そのゲートがフローティングノード３６−Ｘに結合され、行読み出し選択トランジスタ４８−Ｘを介して列ライン４６に結合されている。行読み出し選択トランジスタ４８−Ｘのゲートは、行読み出し選択ライン５０−Ｘによって駆動され、転送された電荷を列ライン４６に出力する。行電荷転送ライン３８−Ｘ、行リセットライン４２−Ｘ、及び行読み出し選択ライン５０−Ｘもまた、総称して、行タイミングパターン信号制御ラインと呼ばれる場合がある。
【００６５】
先行技術の画素センサアレイであれば、画素センサ３０−０及び３０−Ｘをそれぞれ動作させるために使用される行リセットライン４２−０及び４２−Ｘ、行電荷転送ライン３８−０及び３８−Ｘ、並びに、行読み出し選択ライン５０−０及び５０−Ｘは、特定の行アドレスデコードによってゲート制御された図１のデジタルコントローラからのリセット信号、電荷転送信号、及び行読み出し信号によって直接駆動されることになる。本発明では、これらの信号は、図６に示されるような、行イネーブルタイミングパターン制御スイッチによって、画素センサ３０−０及び３０−Ｘに結合されている。
【００６６】
画素センサアレイの行０の画素センサ３０−０の行電荷転送ライン３８−０は、行電荷転送タイミングパターン制御スイッチ５８−０を介して、画素センサアレイ全体のグローバルな電荷転送制御ライン５６に結合されている。画素センサアレイの行Ｘの画素センサ３０−Ｘの行電荷転送ライン３８−Ｘもまた、行電荷転送タイミングパターン制御スイッチ５８−Ｘを介して、グローバルな電荷転送制御ライン５６に結合されている。
【００６７】
画素センサアレイの行０の画素センサ３０−０に結合された行リセットライン４２−０は、行リセットタイミングパターン制御スイッチ６２−０を介して、画素センサアレイ全体のグローバルなリセット制御ライン６０に結合されている。画素センサアレイの行Ｘの画素センサ３０−Ｘの行リセットライン４２−Ｘもまた、行リセットタイミングパターン制御スイッチ６２−Ｘを介して、グローバルなリセット制御ライン６０に結合されている。
【００６８】
画素センサアレイの行０の画素センサ３０−０の行読み出し選択ライン５０−０は、行読み出し選択タイミングパターン制御スイッチ６６−０を介して、画素センサアレイ全体のグローバルな行読み出し選択制御ライン６４に結合されている。画素センサアレイの行Ｘの画素センサ３０−Ｘの行読み出し選択ライン５０−Ｘもまた、行読み出し選択タイミングパターン制御スイッチ６６−Ｘを介して、グローバルな行読み出し選択制御ライン６４に結合されている。
【００６９】
行電荷転送タイミングパターン制御スイッチ５８−０、行電荷転送タイミングパターン制御スイッチ５８−Ｘ、行リセットタイミングパターン制御スイッチ６２−０、行リセットタイミングパターン制御スイッチ６２−Ｘ、行読み出し選択タイミングパターン制御スイッチ６６−０、及び、行読み出し選択タイミングパターン制御スイッチ６６−Ｘは、論理ゲート、特に、ＡＮＤゲートとして図６に描かれており、それぞれの一方の入力がグローバルな電荷転送制御ライン５６、グローバルなリセット制御ライン６０、及びグローバルな行読み出し選択制御ライン６４のうちの該当する１つに結合されている。当業者は、他の論理ゲートだけでなく、トランジスタなどの他のタイプのスイッチも用いる場合があり得ることを容易に理解するであろう。
【００７０】
図６に示される実施形態では、行電荷転送タイミングパターン制御スイッチ５８−０、行リセットタイミングパターン制御スイッチ６２−０、及び行読み出し選択タイミングパターン制御スイッチ６６−０を形成する論理ゲートのそれぞれのもう一方の入力は、行０のアクティブなライン７０−０の行イネーブルラッチ６８−０の出力にともに接続されている。同様に、行電荷転送タイミングパターン制御スイッチ５８−Ｘ、行リセットタイミングパターン制御スイッチ６２−Ｘ、及び行読み出し選択タイミングパターン制御スイッチ６６−Ｘを形成する論理ゲートのそれぞれのもう一方の入力は、行Ｘのアクティブなライン７０−Ｘの行イネーブルラッチ６８−Ｘの出力にともに接続されている。行イネーブルラッチ６８−０及び６８−Ｘは、ライン７４のデジタルコントローラ１４の行アドレス発生回路７２から出力される行イネーブルラッチ制御信号によって、クロック制御されている。行イネーブルラッチ６８−０及び６８−Ｘを使用して、行電荷転送タイミングパターン制御スイッチ５８−０及び５８−Ｘ、行リセットタイミングパターン制御スイッチ６２−０及び６２−Ｘ、並びに行読み出し選択タイミングパターン制御スイッチ６６−０及び６６−Ｘを制御して、グローバルな行電荷転送選択制御ライン５６から行電荷転送ライン３８−０及び３８−Ｘへの信号を選択的にゲート制御し、グローバルな行リセット制御ライン６０から行リセットライン４２−０及び４２−Ｘへの信号を選択的にゲート制御し、グローバルな行読み出し選択制御ライン６４から行読み出し選択ライン５０−０及び５０−Ｘへの信号を選択的にゲート制御する。図６に示される実施形態では、行をイネーブル（図６の回路では論理１レベル）にする行イネーブルラッチ６８−０及び６８−Ｘの出力は、行選択データと呼ばれ、行をディスエーブル（図６の回路では論理０レベル）にする行イネーブルラッチ６８−０及び６８−Ｘの出力は、行選択解除データと呼ばれる。
【００７１】
イネーブルラッチ６８−０のためのデータは、ＡＮＤゲート７８−０で、行アドレス発生回路７２からのライン８０のアドレス有効イネーブル信号とＡＮＤ演算された、ライン７６の行アドレス発生回路７２のアドレス０の出力によって提供される。イネーブルラッチ６８−Ｘのためのデータは、ＡＮＤゲート７８−Ｘで、行アドレス発生回路７２からのライン８０のアドレス有効イネーブル信号とＡＮＤ演算された、ライン８２の行アドレス発生回路７２のアドレスＸの出力によって提供される。ライン８０のアドレス有効イネーブル信号は、行アドレス発生回路７２（例えば、ライン７６のアドレスライン０、及びライン８２のアドレスラインＸ）からの任意のアドレスラインのアドレス出力が有効なときに表示する。イネーブルラッチ６８−０に供給されるデータは、行アドレス発生回路７２のアドレス０の出力７６が真（論理１）である場合にのみ、真（論理１）となる。イネーブルラッチ６８−Ｘに供給されるデータは、行アドレス発生回路７２のアドレスＸの出力８２が真（論理１）である場合にのみ、真（論理１）となる。
【００７２】
グローバルな行電荷転送制御ライン５６、グローバルな行リセット制御ライン６０、及びグローバルな行読み出し選択制御ライン６４のタイミング制御信号は、デジタルコントローラ１２のタイミングパターン発生器８４で生成される。タイミングパターン発生器８４の動作は、デジタルコントローラ１４によって、行アドレス発生回路７２と連携される。
【００７３】
図７は、図６に描かれた画素センサアレイ１２を動作させる制御信号の例示的なタイミングパターンを示すタイミング図である。タイミングパターン及び図６に示される他の制御ラインに出現する信号が、図７では、それらの制御ラインを識別する参照番号によって、括弧内に表示されている。波形の上方の欄の中の文言は、図示されているタイミングパターン期間の間に起こっている動作を説明している。当業者は、タイミングパターン制御信号は、それらの制御信号を選択された行の画素センサに供給する際に、セットアップ時間違反が絶対にないようにするために、各タイミングパターン期間の始まりの部分からわずかに遅れていることに気づくであろう。
【００７４】
本発明の一態様によれば、２つ以上の行を選択して、任意のタイミングパターン期間の間にタイミングパターン制御信号に応答することができる。図８は、任意のタイミングパターン期間の間に２つ以上の行を選択して、タイミングパターン制御信号に応答することができる本発明の一実施形態による、図６の行イネーブルラッチ６８−０及び６８−Ｘを実装するための例示的な行イネーブルラッチ回路９０の概略図である。これらの行イネーブルラッチ回路９０のうちの１つが、図６の画素センサアレイ１２のそれぞれの行と関連付けされている。図７に示されている特定の事例では、ラッチ回路９０は、画素センサアレイのいずれかの行と関連付けされている。図９は、図面の中央に矢印によって識別された、定義済みのタイミングパターン期間にラッチ回路に適用された制御信号を示すタイミング図である。
【００７５】
ＡＮＤゲート９２（図６のＡＮＤゲート７８−０及び７８−Ｘのいずれかに相当）は、第１の入力に存在する行アドレス信号と、第２の入力に存在する、図６の行アドレス発生回路７２からのアドレス有効イネーブル信号８０と、を有する。ＡＮＤゲート９２の出力は、行アドレスが真である（つまり、行アドレス発生回路７２によって行が選択された）場合にのみ、真（論理１）であるライン９４の信号Ｑ０である。Ｑ０信号は、ＳＲラッチ９６のデータ入力に提示される。ＳＲラッチ９６は、ライン９８のラッチ１信号によってクロック制御される。ライン１００の出力信号Ｑ１は、ラインで信号コピーＤによってクロック制御される、ゲート制御されたＤラッチ１０２に提示される。
【００７６】
ライン１０６のゲート制御されたＤラッチ１０２の出力信号Ｑ２は、ＡＮＤゲート１０８の第１の入力に提示される。ライン１１０のイネーブル２信号は、ＡＮＤゲート１０８の第２の入力に供給される。ＡＮＤゲート１０８の出力は、（例えば、図６で、行０及びＸの参照番号７０−０及び７０−Ｘでそれぞれ見られる）その行の行アクティブライン１１２である。
【００７７】
ライン９８の信号ラッチ１は、図９に示されるタイミングパターン期間の開始を定義するタイミングパターンクロック（タイミングパターンクロック／イネーブル２）の立ち上がり縁部でアサートされる。ライン９８のラッチ１信号が行になると、ＳＲラッチ９６がリセットされ、ライン９８のラッチ１信号が再びハイになると、ＳＲラッチ９６は、どんな値でも、ＱＯライン９４に提示される値をラッチする。図９を参照すると、画素センサアレイ１２の行Ａと関連付けされたラッチ回路９０では、行アドレス発生回路７２によってアサートされているアドレスＡと同時に起こる第１のイネーブル１のパルスは、論理ハイレベルを出力するようにＳＲラッチ９６を設定することになる。
【００７８】
図９に示されるように、図６の行アドレス発生回路７２によってアドレスＡがアサートされた後に、行アドレス発生回路７２はアドレスＢをアサートする。画素センサアレイ１２の行Ｂと関連付けされたラッチ回路９０では、行アドレス発生回路７２によってアサートされているアドレスＢと同時に起こる第２のイネーブル１のパルスは、論理ハイレベルを出力するように、画素センサアレイ１２の行Ｂと関連付けされたラッチ回路９０のＳＲラッチ９６を設定することになる。
【００７９】
図９に示されるように、図６の行アドレス発生回路７２によってアドレスＢがアサートされた後に、行アドレス発生回路７２はアドレスＣをアサートする。画素センサアレイ１２の行Ｃと関連付けされたラッチ回路９０では、行アドレス発生回路７２によってアサートされているアドレスＣと同時に起こる第３のイネーブル１のパルスは、論理ハイレベルを出力するように、画素センサアレイ１２の行Ｃと関連付けされたラッチ回路９０のＳＲラッチ９６を設定することになる。
【００８０】
図９に示されるように、図６の行アドレス発生回路７２によってアドレスＣがアサートされた後に、行アドレス発生回路７２はアドレスＤをアサートする。画素センサアレイ１２の行Ｄと関連付けされたラッチ回路９０では、行アドレス発生回路７２によってアサートされているアドレスＤと同時に起こる第４のイネーブル１のパルスは、論理ハイレベルを出力するように、画素センサアレイ１２の行Ｄと関連付けされたラッチ回路９０のＳＲラッチ９６を設定することになる。
【００８１】
これで、画素センサアレイ１２の行Ａ、Ｂ、Ｃ及びＤのすべてと関連付けされたラッチ回路９０のＳＲラッチ９６が設定されている。コピーＤ信号は、画素センサアレイ１２の行のすべてと関連付けされた、ゲート制御されたＤラッチ回路１０２のすべてのクロックライン１０４でアサートされる。図９で提示されたシナリオでは、画素センサアレイ１２のアレイの行Ａ、Ｂ、Ｃ、及びＤと関連付けされたラッチ回路９０のＳＲラッチ９６だけが設定されている。したがって、画素センサアレイ１２の行Ａ、Ｂ、Ｃ、及びＤと関連付けされた、ゲート制御されたＤラッチ回路１０２のＱ２出力は、ハイ論理状態に設定されることになる。画素センサアレイ１２のすべての他の行と関連付けされた、ゲート制御されたＤラッチ回路１０２のＱ２出力はすべて、論理ロー状態に設定されることになる。これで、次のタイミングパターン期間の間（すなわち、タイミングパターンクロックイネーブル２が次にハイになるとき）に、アクティブになる行を定義するデータが設定される。
【００８２】
次のタイミングパターン期間の開始時に、（信号イネーブル２でもある）タイミングパターンクロック、画素センサアレイ１２のアレイの行Ａ、Ｂ、Ｃ、及びＤと関連付けされたラッチ回路９０のＡＮＤゲート１０８の出力は、ハイ論理状態になり、画素センサアレイ１２のアレイの他の行のすべてと関連付けされたラッチ回路９０のＡＮＤゲート１０８の出力は、ロー論理状態になる。上述したように、ＡＮＤゲート１０８の出力は、図６に示される画素センサアレイ１２の行の行アクティブライン７０−０及び７０−Ｘである。図８及び図９のこの議論で提示されたシナリオでは、画素センサアレイ１２の行Ａ、Ｂ、Ｃ及びＤの行アクティブラインは、行Ａ、Ｂ、Ｃ、及びＤの電荷転送タイミングパターン制御スイッチ５６、リセットタイミングパターン制御スイッチ６０、及び行読み出し選択タイミングパターン制御スイッチ６４をオンにすることで、それらの行Ａ、Ｂ、Ｃ、及びＤの中にだけ、タイミングパターン制御信号を通すことになる。当業者は、図９に伴う議論においてアドレスを表すために使用される名称Ａ、Ｂ、Ｃ、及びＤは、単に便宜上使用されているにすぎず、複数の選択されたアドレスが連続的でなければならないことを示唆する意図ではないことがわかるであろう。実際、本発明のこの態様によれば、複数の選択されたアドレスが連続的であるという要件はなく、本発明のこの特徴が供される使用法に応じて、複数のアドレスの任意の所望のパターンを選択することができる。
【００８３】
ここで、図１０を参照すると、フロー図は、本発明の一態様による複数の行の画素センサを含む撮像アレイを動作させるための方法１２０を図示している。
【００８４】
参照番号１２２において、各タイミングパターン期間の間に、直後のタイミングパターン期間に対して、アレイの各行の行イネーブルラッチで行選択データ及び行選択解除データ（行選択データは、２つ以上の行でラッチすることが可能である）のうちの１つを、行アドレス信号を行アドレスイネーブル信号とともにゲート制御して行イネーブルラッチを動作させることによって、ラッチする。
【００８５】
参照番号１２４において、直後のタイミングパターン期間の開始時に、（例えば、リセット、電荷転送、及び読み出し選択制御信号を生成する）タイミングパターン制御信号が生成され、アレイのすべての行に供給される。
【００８６】
参照番号１２６において、直後のタイミングパターン期間の開始時に、（例えば、選択された行の行リセットラインへのリセット制御信号をゲート制御し、ラッチされた行選択データを有する行の電荷転送ラインへの電荷転送制御信号をゲート制御し、ラッチされた行選択データを有する行の行読み出し選択ラインへの読み出し選択制御信号をゲート制御する）タイミングパターン制御信号がゲート制御されて、タイミング制御パターン信号ごとにタイミング制御パターンスイッチを各行に設けることと、ラッチされた行選択データを有する行のタイミング制御パターン信号ごとにタイミング制御パターンスイッチのすべてをアクティブ化することと、によって、図６及び図７を参照して先に議論したように、例えば、タイミング制御パターン信号ごとにタイミング制御パターンスイッチを各行に設けることと、ラッチされた行選択データを有する行のタイミング制御パターン信号ごとにタイミング制御パターンスイッチのすべてをアクティブすることと、によって、ラッチされた行選択データを有する行のみの画素センサを動作させる。
【００８７】
本発明の実施形態及び適用について示し、説明してきたが、本明細書における本発明の概念から逸脱せずに、上記よりもはるかに多くの変更形態が可能であることが当業者であれば明らかであろう。したがって、本発明は、添付の特許請求の範囲の趣旨以外に限定されないものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【外国語明細書】
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