(57)【要約】【課題】固体撮像素子の光電変換部の開口率を大きくし、高感度化を図る。【解決手段】素子基板に貼り合わせＳＯＩ基板８０Ａ、８０Ｂを用いることにより、光電変換部７０と電荷読み出し部（トランジスタ３２、３６等）をＳＯＩ絶縁層６０の上下両側（つまり別平面）に配置する構造とし、光電変換部と電荷読み出し部を光入射方向に対して垂直方向（板厚方向）に積層した構造によって開口率の向上を図る。また、貼り合わせＳＯＩ基板にコンタクトホール９４を形成し、その内周端面に熱酸化により形成した絶縁膜６６を形成し、その絶縁膜を利用してキャパシタＣ１を形成し、そのキャパシタを信号線の一部に利用する。光電変換部７０の上部に透明電極６４が接続された構造とすることにより、グローバルシャッタ動作と、余剰電荷の排出をできるようにした。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
第１シリコン基板の片面にＳＯＩ絶縁層を設けたＳＯＩ基板と、
前記ＳＯＩ基板のＳＯＩ絶縁層側に接合された第２シリコン基板と、
前記第１シリコン基板または第２シリコン基板のいずれか一方に設けられた光電変換部と、
前記第１シリコン基板または第２シリコン基板のいずれか他方に設けられた電荷読み出し部と、
前記第１シリコン基板から第２シリコン基板にわたって前記ＳＯＩ絶縁層を貫通する状態で形成され、前記光電変換部によって生成された信号電荷を前記電荷読み出し部側に伝送するプラグ部と、
を有することを特徴とする固体撮像素子。
【請求項２】
前記光電変換部と電荷読み出し部が前記光電変換部の光入射方向に対して垂直に積層されていることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記プラグ部が埋め込まれたコンタクトホールの内周部にシリコン面の熱酸化による絶縁膜が形成され、前記絶縁膜によって形成されるキャパシタを前記光電変換部と電荷読み出し部との間の信号線の一部として構成したことを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記ＳＯＩ基板と第２シリコン基板がＳＯＩの高温貼り付けによって接合されていることを特徴とする請求項１記載の固体撮像素子。
【請求項５】
前記電荷読み出し部の配線材料にポリシリコン膜を用いたことを特徴とする請求項４記載の固体撮像素子。
【請求項６】
前記光電変換部の表面に透明電極を配置したことを特徴とする請求項１記載の固体撮像素子。
【請求項７】
前記透明電極を通してグローバルシャッタ動作を行うことを特徴とする請求項６記載の固体撮像素子。
【請求項８】
前記透明電極を通して余剰電荷を排出することを特徴とする請求項６記載の固体撮像素子。
【請求項９】
前記光電変換部と前記電荷読み出し部の電荷電圧変換部との間に暗時出力低減用のキャパシタを直列に配置したことを特徴とする請求項１記載の固体撮像素子。
【請求項１０】
前記光電変換部は一対のフォトダイオードを有し、各フォトダイオードの第１極端子同士が接続され、その接続点が電荷電圧変換部に接続されるとともに、一方のフォトダイオードの第２極端子が基準電位に接続され、他方のフォトダイオードの第２極端子がリセット制御線に接続されていることを特徴とする請求項１記載の固体撮像素子。
【請求項１１】
第１シリコン基板と、
前記第１シリコン基板の片面に形成されたＳＯＩ絶縁層と、
前記ＳＯＩ絶縁層を通して前記第１シリコン基板に不純物イオンの打ち込みを行うことによって形成された高濃度不純物層と、
を有するＳＯＩ基板を備えたことを特徴とする固体撮像素子。
【請求項１２】
前記ＳＯＩ絶縁層は、前記第１シリコン基板の片面を熱酸化することにより形成されていることを特徴とする請求項１１記載の固体撮像素子。
【請求項１３】
前記ＳＯＩ基板のＳＯＩ絶縁層側に接合された第２シリコン基板と、前記第１シリコン基板または第２シリコン基板のいずれか一方に設けられた光電変換部と、前記第１シリコン基板または第２シリコン基板のいずれか他方に設けられた電荷読み出し部と、前記第１シリコン基板から第２シリコン基板にわたって前記ＳＯＩ絶縁層を貫通する状態で形成され、前記光電変換部によって生成された信号電荷を前記電荷読み出し部側に伝送するプラグ部とを有することを特徴とする請求項１１記載の固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種の撮像システムに用いられるＣＣＤイメージセンサやＣＭＯＳイメージセンサ等の固体撮像素子に関する。
【０００２】
【従来の技術】
従来より、ＣＣＤイメージセンサやＣＭＯＳイメージセンサ等の固体撮像素子が提供されている。
図１１は、ＣＣＤイメージセンサの光電変換部周辺の素子構造の一例を示す断面図である。
このＣＣＤイメージセンサは、シリコン基板１０のＮ＋層１２上に設けたＰウェル領域１４に、光電変換部となるフォトダイオード１６や電荷転送部１８等を設けたものである。
フォトダイオード１６は、上層のＰ＋領域１６Ａと下層のＮ領域１６Ｂとからなり、シリコン基板１０の表面から受光した光を電荷に変換してＮ領域１６Ｂに蓄積する。
【０００３】
また、フォトダイオード１６の一方の側部には、Ｎ＋領域１８Ａよりなる電荷転送部１８が設けられており、フォトダイオード１６のＮ領域１６Ｂと電荷転送部１８のＮ＋領域１８Ａの一部は読み出し部２０として接続されている。
また、フォトダイオード１６の他方の側部には、Ｐ＋領域による素子分離領域２２が形成され、隣接画素への電荷の漏洩を防止している。
また、シリコン基板１０の上面には、絶縁膜２４Ａを介して電荷転送部１８の転送電極２６が配置され、その上に絶縁膜２４Ｂを介して遮光膜２８が設けられ、フォトダイオード１６の受光領域に対応して開口されている。
【０００４】
図１２は、ＣＭＯＳイメージセンサの画素回路の一例を示す回路図である。なお、図１２では、４つの画素を示しているが、実際には、より多数の画素が２次元配列されて画素領域を構成しているものとする。
このＣＭＯＳイメージセンサは、各画素毎に、１つの光電変換部となるフォトダイオード３０と、４つの画素トランジスタ（ＭＯＳトランジスタ）３２、３４、３６、３８を設けたものである。
また、画素領域の外側には、各画素トランジスタ３２、３４、３６、３８を駆動制御して、信号の読み出し動作を行う垂直シフトレジスタ４０及び水平シフトレジスタ４２が設けられている。
【０００５】
読み出しトランジスタ３２は、読み出しパルスに基づいてフォトダイオード３０によって生成した信号電荷を読み出して電荷検出部（ＦＤ；フローティングデフュージョン）に転送するものであり、リセットトランジスタ３４は、リセットパルスに基づいて電荷検出部の電位を電源電位にリセットするものである。
また、アンプトランジスタ３６は、電荷検出部の電位をゲート入力し、その電位に対応した電圧信号を出力する電荷電圧変換部として機能するものであり、アドレストランジスタ３８は、アドレスパルスに基づいて該当する画素行が選択されたタイミングでアンプトランジスタ３６の出力信号を信号線に出力するものである。
また、垂直シフトレジスタ４０及び水平シフトレジスタ４２は、各トランジスタ３２、３４、３６、３８に対する各駆動パルスを所定のタイミングで出力し、画素信号の出力動作を制御するものであり、垂直シフトレジスタ４０で画素行を選択し、水平シフトレジスタ４２で画素列を選択することにより、各画素信号を画素列毎にトランジスタ４４を介して垂直信号線４６から水平信号線４８に出力する。
【０００６】
【発明が解決しようとする課題】
ところで、上述した図１１に示すＣＣＤイメージセンサにおいては、光電変換領域（フォトダイオード１６）、電荷読み出し部２０、及び電荷転送部１８の各領域は２次元的な平面に配置されていたために、それぞれを独立して配置することができず、配置スペース等の制約を受けるという問題があった。特に、電荷読み出し部２０と電荷転送部１８が隣接していたために、光電変換部の面積を大きくすることができず、飽和出力、感度の低下を招いていた。
【０００７】
また、上述した図１２に示すＣＭＯＳイメージセンサにおいても、各画素トランジスタが２次元的な平面に配置され、それぞれのトランジスタを３次元的な多層配線で接続していたために、光電変換部の面積を大きくすることができない、また、光電変換部上の配線が集光を阻害するなどの問題があった。また、図１２に示すように、全画素一斉にリセット動作（グローバルシャッタ動作）を行って読み出すような動作が行なえず、各画素（各画素行）毎に蓄積時間が異なるという問題もあった。
【０００８】
本発明は、このような実情に鑑み、光電変換部とその読み出し用の素子等を別平面に形成でき、受光感度の向上やノイズ低減、さらにはグローバルシャッタ動作等の機能向上を実現できる固体撮像素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は前記目的を達成するため、第１シリコン基板の片面にＳＯＩ絶縁層を設けたＳＯＩ基板と、前記ＳＯＩ基板のＳＯＩ絶縁層側に接合された第２シリコン基板と、前記第１シリコン基板または第２シリコン基板のいずれか一方に設けられた光電変換部と、前記第１シリコン基板または第２シリコン基板のいずれか他方に設けられた電荷読み出し部と、前記第１シリコン基板から第２シリコン基板にわたって前記ＳＯＩ絶縁層を貫通する状態で形成され、前記光電変換部によって生成された信号電荷を前記電荷読み出し部側に伝送するプラグ部とを有することを特徴とする。
また本発明は、第１シリコン基板と、前記第１シリコン基板の片面に形成されたＳＯＩ絶縁層と、前記ＳＯＩ絶縁層を通して前記第１シリコン基板に不純物イオンの打ち込みを行うことによって形成された高濃度不純物層とを有するＳＯＩ基板を備えたことを特徴とする。
【００１０】
本発明の固体撮像素子では、ＳＯＩ基板のＳＯＩ絶縁層の両側に配置された２つのシリコン基板に光電変換部と電荷読み出し部を分けて配置し、ＳＯＩ絶縁層を貫通するプラグ部によって光電変換部の信号電荷を電荷読み出し部側に伝送するようにした。
このため、光電変換部とその読み出し用の素子等を別平面に形成でき、光電変換部の開口率を向上でき、受光感度の向上やノイズ低減を実現できる。
また、本発明の固体撮像素子では、光電変換部や電荷読み出し部の各素子を形成する基板にＳＯＩ基板を用いることから、各素子を形成するためのウェル領域等を形成する工程を省略でき、製造が容易で、低消費電力で高速動作に適した固体撮像素子を提供することが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明による固体撮像素子の実施の形態例について説明する。
本実施の形態例による固体撮像素子は、素子基板に貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いることにより、光電変換部と電荷読み出し部を積層構造とし、光電変換部と電荷読み出し部を光入射方向に対して垂直に積層した構造によって開口率の向上を図るものである。
また、貼り合わせＳＯＩ基板にコンタクトホールを形成し、その内周端面に熱酸化により形成した絶縁膜を形成し、その絶縁膜を利用してキャパシタを形成し、そのキャパシタを信号線の一部に利用する。また、ポリシリコンを配線材料として使用することにより、高温のＳＯＩ貼り合わせ工程を利用できるようにした。
また、光電変換部の上部に透明電極が接続された構造とすることにより、グローバルシャッタ動作を実現できるようにし、また、余剰電荷を排出できるようにしたものである。
さらに、光電変換部と電荷電圧変換部の間にキャパシタを直列に配した構造により、暗時出力の低減を可能としたものである。
【００１２】
以下、本発明の具体的実施例を図面に基づき説明する。
図１は、本発明の実施例による固体撮像素子の画素回路を示す回路図である。図示のように本例の固体撮像素子は、図１２に示したＣＭＯＳイメージセンサを変更したものであり、図１２と同一の構成については同一符号を付し、ここでは図１２との相違点を中心に説明する。
【００１３】
本例のＣＭＯＳイメージセンサにおいて、光電変換部７０はアノード側を共通接続された一対のダイオード７０Ａ、７０Ｂよりなり、一方のダイオード７０Ａのカソードがグランドに接地され、他方のダイオード７０Ｂのカソードがリセット端子ＲＳＴに接続されている。
したがって、本例においては、リセット端子ＲＳＴからのリセットパルス入力によってダイオード７０Ａ、７０Ｂを直接リセットすることができる。また、これにより、図１２に示した画素構成からリセットトランジスタを削除した構成となっている。
そして、この光電変換部７０は、各ダイオード７０Ａ、７０Ｂのアノード接続点がコンデンサＣ１、Ｃ２を介してアドレストランジスタ３８のソースに接続されている。したがって、アドレストランジスタ３８がオンすると、光電変換部７０の電位がアンプトランジスタ３６のゲートに印加され、この電位変動が負荷トランジスタ５０を介したソースフォロワ回路の出力として垂直信号線４６に伝えられる。この電位を水平シフトレジスタ４２を順次走査させることにより出力させる。
【００１４】
図２は、図１に示すＣＭＯＳイメージセンサの素子構造の一例を示す断面図である。
本例のＣＭＯＳイメージセンサは、貼り合わせ型のＳＯＩ基板を用いたものであり、ＳＯＩ絶縁層６０の上面側（上層Ｓｉ基板８０Ａ）に光電変換部７０を形成し、下面側に読み出し回路及び駆動回路を構成する各種トランジスタ３２、３６、３８等の素子を形成したものである。
本例の光電変換部７０の各フォトダイオード７０Ａ、７０Ｂは、ＳＯＩ絶縁層６０の上部に、下層から順番にＮ＋領域７１、Ｐ領域７２、表面Ｎ＋領域７３の各不純物層を設けたものである。また、各フォトダイオード７０Ａ、７０Ｂの境界領域には、Ｎ型の不純物層６２が設けられ、隣接する素子と電気的に分離されている。
【００１５】
また、各フォトダイオード７０Ａ、７０Ｂの表面は、表面Ｎ＋領域７３を介して一層の透明電極６４に接続されている。
さらに、一対のフォトダイオード７０Ａ、７０Ｂの境界部には、絶縁膜６６を介して多結晶シリコン縦配線（ポリシリコンプラグ）６８が配置されている。
この多結晶シリコン縦配線６８は、キャパシタ（コンデンサＣ１）を構成するものであり、ＳＯＩ絶縁層６０を上下に貫通する状態で形成され、ＳＯＩ絶縁層６０の下面側に配置された底部で下層多結晶シリコン電極８２に接続されている。
この下層多結晶シリコン電極８２は、下層Ｓｉ基板８０Ｂに設けられたＮ＋層８４と絶縁膜８６を介して配置されており、この下層多結晶シリコン電極８２とＮ＋層８４とでキャパシタ（コンデンサＣ２）が構成されている。
なお、多結晶シリコン縦配線６８の上端と透明電極６４との間は、絶縁膜６７によって分離されている。
【００１６】
また、下層Ｓｉ基板８０Ｂには、絶縁膜８６の下側に各トランジスタ３２、３６、３８のソース及びドレインを構成するＮ＋層８４、８５が形成されており、そのうち読み出しトランジスタ３２のソースとして働くＮ＋層８４が上述した下層多結晶シリコン電極８２に対応して配置されたものである。
また、絶縁膜８６の上面には、上述した下層多結晶シリコン電極８２以外にも、各トランジスタ３２、３６、３８等のゲートに対応して下層多結晶シリコンゲート電極８３が設けられており、また、各トランジスタ３２、３６、３８等の配線は、一層のポリシリコン配線８９で構成され、図１に示した回路構成を実現している。
また、絶縁膜８６の一部は下層に延在され、素子分離領域８６Ａを構成している。さらに、絶縁膜８６の上層は、ＣＶＤ等による酸化膜９０が積層され、下層多結晶シリコン電極８２、８３やポリシリコン配線８９等を絶縁状態で包囲している。
【００１７】
次に、以上のような本実施の形態例によるＣＭＯＳイメージセンサの動作について説明する。
光電変換部７０のフォトダイオード７０Ａ、７０Ｂに入射した光により、各フォトダイオード７０Ａ、７０Ｂに電荷が発生し、Ｐ領域７２に蓄積される。
この時、フォトダイオード７０Ａ、７０Ｂの表面に接続された透明電極６４の電位を適宜変化させることにより、最大蓄積量が決定されるとともに、Ｓｉ表面のＮ＋層７３と透明電極６４の界面で発生した界面順位に起因するノイズ成分は透明電極６４側へ排出される。
また、この透明電極６４にＰ領域７２よりも低い電位を与えることにより、フォトダイオード７０Ａ、７０Ｂの光電変換領域に蓄積された電荷は全て透明電極６４側へ排出され、フォトダイオード７０Ａ、７０Ｂのリセットが行なえる。
この時、全フォトダイオードに対し一斉に電圧を加えると、グローバルシャッタ動作が行なえる。
【００１８】
また、透明電極６４の電位を保ちつつ、一定期間の光を当てると、光電変換により発生した電荷によって、フォトダイオード７０Ａ、７０Ｂの電位、すなわちポリシリコンプラグ６８の電位を変動させ、この電位が読み出しトランジスタ３２のソース部分（Ｎ＋層８４）の電位を変化させ、この変化した電位をアンプトランジスタ３６のゲートに伝え、ソースフォロワ回路を介して出力させる。
また、この構造は、光電変換部７０と電位伝達の配線（ポリシリコンプラグ６８）とが良質の絶縁膜（熱酸化膜）を介して絶縁されているため、界面準位等に代表されるノイズ発生源が少ないため、信号電荷に対するノイズ量の小さな構造になっている。
【００１９】
次に、以上のような本実施の形態例によるＣＭＯＳイメージセンサの製造方法について説明する。
図３〜図１０は、図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
まず、図３は、ＳＯＩ絶縁層６０と上層Ｓｉ基板８０Ａを構成する第１基板を示している。この第１基板は、Ｎ型Ｓｉ基板の表面に熱酸化等の方法を用いて酸化膜を形成し、ＳＯＩ絶縁層６０とする。そして、このＳＯＩ絶縁層６０側から、Ｓｉ基板側にイオン打ち込みを行うことにより、そのＳｉ基板の表面にＮ＋層を形成する。
これにより、上層Ｓｉ基板８０ＡとＳＯＩ絶縁層６０の境界に上述したフォトダイオードのＮ＋領域７１を有する第１基板を作製できる。
【００２０】
また、図４は下層Ｓｉ基板８０Ｂを構成する第２基板を示している。この第２基板は、Ｓｉ基板に一般的な半導体工程を用いて所望のトランジスタを形成し、さらに、後のＳＯＩ貼り合わせ工程での高温処理に耐えられるよう、ポリシリコン膜で配線（ポリシリコン配線８９）を形成し、全ての形成物を被うように酸化膜９０をＣＶＤ等の手法により成膜したものである。
そして、この第２基板では、酸化膜９０の表面をＣＭＰ等の手法を用いて平坦化している。
【００２１】
次に、図３及び図４に示した第１基板と第２基板を、図５に示すように、互いの酸化膜、すなわち、ＳＯＩ絶縁層６０と酸化膜９０が正対するように一般的なＳＯＩ貼り合わせ手法により貼り合わせる。
そして、トランジスタが形成されていないＳｉ基板、すなわち上層Ｓｉ基板８０Ａを表面にしてＣＭＰ等の方法を用いて所望の厚さになるまでＮ型Ｓｉ基板層を薄くする。
【００２２】
次に、図６に示すように、研磨されたＳｉ基板表面の除去と、その後のイオン打ち込み制御を目的として、熱酸化によりＳｉ基板８０Ａの表面を酸化し、酸化膜９２を形成する。
そして、この酸化膜９２を通して、Ｓｉ基板８０Ａの深部にＰ型イオンを打ち込み、Ｐ領域７２を形成した後、最表面にＮ＋型イオンを打ち込み、Ｎ＋領域７３を形成する。
次に、図７に示すように、フォトレジストをマスクに画素分離（Ｎ型不純物層６２）用のＮ型イオン打ち込みを行い、その後、再びフォトレジストをマスクにコンタクトホール９４をエッチング法によって形成する。
次に、図８に示すように、コンタクトホール９４の形成直後に、コンタクトホール９４の内周面に露呈した上層Ｓｉ基板８０ＡのＳｉ面に熱酸化による酸化膜（絶縁膜６６）を形成し、次いでポリシリコンプラグ６８を形成するための電極材料９６をＣＶＤ等の方法で成膜する。
【００２３】
次に、図９に示すように、電極材料９６をＣＭＰ、エッチバック等の方法で酸化膜９２の部分まで除去する。
そして、図１０に示すように、最表面の酸化膜９２を除去した後に酸化、ＣＶＤ、あるいはその双方の方法を用いて絶縁膜６５となる酸化膜（図示せず）を形成し、フォトレジストを用いて画素分離領域、プラグ表面部分以外の酸化膜を除去し、絶縁膜６５を形成する。ただし、出力端子として使用するプラグ部表面の酸化膜は一緒に除去しておくものとする。
最後に、図２に示したように、ＩＴＯ、ＺｎＯ等の透明電極６４を成膜する。なお、必要に応じて、この後、絶縁膜（酸化膜等）や電極材料を成膜してエッチングを行い、上部配線（図示せず）を形成する。
【００２４】
以上のように、本実施の形態例では、電荷読み出し回路部と光電変換部を別平面に配置でき、その結果として光電変換部を大きくすることができるので、最大電荷蓄積量、感度等の撮像素子としての基本特性が大幅に向上できる。
また、透明電極をフォトダイオード表面に接続したことにより、入射光量の低減を招くことなく電荷蓄積量を制御できるようになり、場合によっては、全画素一斉の電荷排出が行なえる。しかも、各画素のフォトダイオードのリセット動作がフォトダイオード単体で行なえるため、リセット動作に必要であったリセットトランジスタが不要になり、読み出し回路の構成が単純化でき、その結果として多層の配線が必要で無くなり、一層のポリシリコン配線で全ての配線が形成できる。
さらに、信号読み出し経路に良質な酸化膜によって形成されたキャパシタを直列に配置することにより、フォトダイオードの完全リセットとノイズの発生抑制が同時に行なえ、ノイズ成分の少ない信号が取り出せる。
【００２５】
なお、以上の実施例において、光電変換部で取り扱う電荷を電子ではなく正孔とし、排出する正孔を電子とした場合には、説明図のＰ型がＮ型に、Ｎ型がＰ型にそれぞれ入れ替わるものとする。
また、以上の例は、ＣＭＯＳイメージセンサについて説明したが、上述したＳＯＩ基板を用いて光電変換部と電荷転送部とを別平面に形成する構成及び製造方法は、ＣＣＤイメージセンサ等においても応用が可能である。
【００２６】
【発明の効果】
以上説明したように本発明の固体撮像素子によれば、ＳＯＩ基板のＳＯＩ絶縁層の両側に配置された２つのシリコン基板に光電変換部と電荷読み出し部を分けて配置し、ＳＯＩ絶縁層を貫通するプラグ部によって光電変換部の信号電荷を電荷読み出し部側に伝送するようにしたことから、光電変換部とその読み出し用の素子等を別平面に形成でき、光電変換部の開口率を向上でき、受光感度の向上やノイズ低減を実現できる効果がある。
また、光電変換部の受光側に透明電極を配置すれば、グローバルシャッタ動作を実行したり、余剰電荷の排出等を行うことも容易に行える利点がある。
また、本発明の固体撮像素子によれば、光電変換部や電荷読み出し部の各素子を形成する基板にＳＯＩ基板を用いることから、各素子を形成するためのウェル領域等を形成する工程を省略でき、製造が容易で、低消費電力で高速動作に適した固体撮像素子を提供することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例による固体撮像素子（ＣＭＯＳイメージセンサ）の画素回路を示す回路図である。
【図２】図１に示すＣＭＯＳイメージセンサの素子構造の一例を示す断面図である。
【図３】図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
【図４】図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
【図５】図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
【図６】図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
【図７】図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
【図８】図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
【図９】図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
【図１０】図２に示す素子構造を作製する場合の各段階における素子構造を示す断面図である。
【図１１】従来のＣＣＤイメージセンサの光電変換部周辺の素子構造の一例を示す断面図である。
【図１２】従来のＣＭＯＳイメージセンサの画素回路の一例を示す回路図である。
【符号の説明】
３２……読み出しトランジスタ、３６……アンプトランジスタ、３８……アドレストランジスタ、６０……ＳＯＩ絶縁層、６４……透明電極、６８……多結晶シリコン縦配線（ポリシリコンプラグ）、７０……光電変換部、７０Ａ、７０Ｂ……フォトダイオード、７１……Ｎ＋領域、７２……Ｐ領域、７３……表面Ｎ＋領域、８０Ａ……上層Ｓｉ基板、８０Ｂ……下層Ｓｉ基板、８２、８３……多結晶シリコン電極、９４……コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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