(57)【要約】【課題】仮想接地線とビット線とを独立にプリチャージさせるＲＯＭ集積回路装置を提供する。【解決手段】データが貯蔵されるＲＯＭセルブロックと、前記ＲＯＭセルブロックに連結された仮想接地線と、仮想接地線プリチャージ信号に応答して前記仮想接地線をプリチャージさせる仮想接地線プリチャージ部と、前記仮想接地線に連結され、ディスチャージ信号に応答して前記仮想接地線を接地させるスイッチング部と、前記ＲＯＭセルブロックに連結されたビット線と、ビット線プリチャージ信号に応答して前記ビット線とをプリチャージさせるビット線プリチャージ部とを具備することによってＲＯＭ集積回路装置の動作速度が向上して消費電力が減少する。【選択図】　図１
2004055123.tif 000002
【特許請求の範囲】
【請求項１】
貯蔵セルと、
前記貯蔵セルに連結された仮想接地線と、
前記貯蔵セルに連結されたビット線と、
前記仮想接地線とビット線とをプリチャージする時間を独立に制御するプリチャージ回路と、
を具備することを特徴とするＲＯＭ集積回路装置。
【請求項２】
前記プリチャージ回路は前記ビット線を非活性化させる前に前記仮想接地線を非活性化させることを特徴とする請求項１に記載のＲＯＭ集積回路装置。
【請求項３】
前記プリチャージ回路は、
仮想接地線プリチャージ信号に応答して前記仮想接地線をプリチャージさせる仮想接地線プリチャージ回路と、
前記仮想接地線プリチャージ信号が非活性化された後に非活性化されるビット線プリチャージ信号に応答して前記ビット線をプリチャージさせるビット線プリチャージ回路と、
を具備することを特徴とする請求項２に記載のＲＯＭ集積回路装置。
【請求項４】
前記仮想接地線に連結されたディスチャージ回路をさらに具備し、前記仮想接地線プリチャージ回路は前記ディスチャージ回路が活性化されると同時に前記仮想接地線を非活性化させることを特徴とする請求項３に記載のＲＯＭ集積回路装置。
【請求項５】
前記ディスチャージ回路は前記仮想接地線を接地させ、前記仮想接地線プリチャージ回路は前記仮想接地線をプリチャージ電圧に連結させ、前記ビット線プリチャージ信号は前記ビット線を前記プリチャージ電圧に連結させることを特徴とする請求項４に記載のＲＯＭ集積回路装置。
【請求項６】
前記ディスチャージ回路はディスチャージ制御信号に応答して前記仮想接地線をディスチャージさせることを特徴とする請求項４に記載のＲＯＭ集積回路装置。
【請求項７】
前記仮想接地線プリチャージ回路はアドレス制御信号に応答して前記仮想接地線をプリチャージさせ、前記ディスチャージ回路は前記貯蔵セルに関連したアドレス信号に応答して前記仮想接地線を活性化することを特徴とする請求項６に記載のＲＯＭ集積回路装置。
【請求項８】
前記仮想接地線プリチャージ回路は仮想接地線プリチャージ制御部と仮想接地線プリチャージ部とを具備し、前記仮想接地線プリチャージ制御部は前記アドレス制御信号と仮想接地線プリチャージ信号とに応答して仮想接地線プリチャージイネーブル信号を生成し、前記仮想接地線プリチャージ部は前記仮想接地線プリチャージイネーブル信号がゲートに入力されるトランジスタを具備することを特徴とする請求項７に記載のＲＯＭ集積回路装置。
【請求項９】
前記仮想接地線プリチャージ制御部は前記アドレス制御信号と前記仮想接地線プリチャージ信号とが入力され、これらの信号に対し、ＮＡＮＤ演算を実行して前記仮想接地線プリチャージイネーブル信号を生成することを特徴とする請求項８に記載のＲＯＭ集積回路装置。
【請求項１０】
前記ビット線プリチャージ回路はビット線プリチャージ制御部とビット線プリチャージ部とを具備し、前記ビット線プリチャージ制御部は前記ビット線プリチャージ信号に応答してビット線プリチャージイネーブル信号を生成し、前記ビット線プリチャージ部は前記ビット線プリチャージイネーブル信号がゲートに入力されるトランジスタを具備することを特徴とする請求項８に記載のＲＯＭ集積回路装置。
【請求項１１】
前記ディスチャージ回路は前記ディスチャージ制御信号と前記アドレス信号とに応答してディスチャージ信号を生成するディスチャージ制御部と、前記ディスチャージ信号がゲートに入力されるトランジスタと、を具備することを特徴とする請求項８に記載のＲＯＭ集積回路装置。
【請求項１２】
前記ディスチャージ制御部は前記ディスチャージ制御信号と前記アドレス信号とが入力され、これらの信号に対し、ＮＡＮＤ演算を実行して前記ディスチャージ信号を生成することを特徴とする請求項１１に記載のＲＯＭ集積回路装置。
【請求項１３】
複数の貯蔵セルを具備し、各貯蔵セルは前記プリチャージ回路によって独立に制御されるビット線と仮想接地線とを具備することを特徴とする請求項１２に記載のＲＯＭ集積回路装置。
【請求項１４】
貯蔵セル、前記貯蔵セルに連結された仮想接地線及びビット線を具備するＲＯＭ集積回路装置のプリチャージを制御する方法において、
前記仮想接地線とビット線とをプリチャージする時間を独立に制御する段階を含むことを特徴とするＲＯＭ集積回路装置のプリチャージ制御方法。
【請求項１５】
前記プリチャージする時間を独立に制御する段階は前記ビット線を非活性化させる前に前記仮想接地線を非活性化させる段階を含むことを特徴とする請求項１４に記載のＲＯＭ集積回路装置のプリチャージ制御方法。
【請求項１６】
前記仮想接地線の非活性化と同時に前記仮想接地線をディスチャージする段階をさらに含むことを特徴とする請求項１５に記載のＲＯＭ集積回路装置のプリチャージ制御方法。
【請求項１７】
データが貯蔵されるＲＯＭセルブロックと、
前記ＲＯＭセルブロックに連結された仮想接地線と、
仮想接地線プリチャージ信号に応答して前記仮想接地線をプリチャージさせる仮想接地線プリチャージ部と、
前記仮想接地線に連結され、ディスチャージ信号に応答して前記仮想接地線を接地させるスイッチング部と、
前記ＲＯＭセルブロックに連結されたビット線と、
ビット線プリチャージ信号に応答して前記ビット線をプリチャージさせるビット線プリチャージ部と、
を具備することを特徴とするＲＯＭ集積回路装置。
【請求項１８】
仮想接地線プリチャージ制御信号とアドレス制御信号とが入力されて前記仮想接地線プリチャージ信号を出力する仮想接地線プリチャージ制御部をさらに具備し、前記仮想接地線プリチャージ制御信号と前記アドレス制御信号とが全て論理ハイのときに、前記仮想接地線プリチャージ信号は論理ローになり、前記仮想接地線プリチャージ制御信号と前記アドレス制御信号のうちで少なくとも１つが論理ローである場合に、前記仮想接地線プリチャージ信号は論理ハイになることを特徴とする請求項１７に記載のＲＯＭ集積回路装置。
【請求項１９】
前記仮想接地線プリチャージ信号が論理ローである場合に前記仮想接地線プリチャージ部は活性化されて前記仮想接地線をプリチャージさせ、前記仮想接地線プリチャージ信号が論理ハイである場合に前記仮想接地線プリチャージ部は非活性化されることを特徴とする請求項１８に記載のＲＯＭ集積回路装置。
【請求項２０】
ビット線プリチャージ制御信号が入力されて前記ビット線プリチャージ信号を出力するビット線プリチャージ制御部をさらに具備し、前記ビット線プリチャージ制御信号が論理ハイのときに、前記ビット線プリチャージ信号は論理ローになり、前記ビット線プリチャージ制御信号が論理ローのときに、前記ビット線プリチャージ信号は論理ハイになることを特徴とする請求項１７に記載のＲＯＭ集積回路装置。
【請求項２１】
前記ビット線プリチャージ信号が論理ローである場合に前記ビット線プリチャージ部は活性化されて前記ビット線をプリチャージさせ、前記ビット線プリチャージ信号が論理ハイである場合に前記ビット線プリチャージ部は非活性化されることを特徴とする請求項２０に記載のＲＯＭ集積回路装置。
【請求項２２】
ディスチャージ制御信号とアドレス信号とが入力されて前記ディスチャージ信号を出力するディスチャージ制御部をさらに具備し、前記ディスチャージ制御信号と前記アドレス信号のうちで少なくとも１つが論理ローである場合に前記ディスチャージ信号は論理ハイになり、前記ディスチャージ制御信号と前記アドレス信号が全て論理ハイである場合に前記ディスチャージ信号は論理ローになることを特徴とする請求項１７に記載のＲＯＭ集積回路装置。
【請求項２３】
前記ディスチャージ信号が論理ハイである場合に前記スイッチング部は活性化されて前記仮想接地線を接地させ、前記ディスチャージ信号が論理ローである場合に前記スイッチング部は非活性化されることを特徴とする請求項２２にＲＯＭ集積回路装置。
【請求項２４】
データが貯蔵されるＲＯＭセルブロックと、
前記ＲＯＭセルブロックに連結された複数の仮想接地線と、
仮想接地線プリチャージ信号に応答して前記複数の仮想接地線をプリチャージさせる複数の仮想接地線プリチャージ部と、
各々前記複数の仮想接地線のうちのいずれか１つに連結され、各々ディスチャージ信号に応答して前記仮想接地線を接地させる複数のスイッチング部と、
前記ＲＯＭセルブロックに連結された複数のビット線と、
ビット線プリチャージ信号に応答して前記複数のビット線をプリチャージさせる複数のビット線プリチャージ部と、
を具備することを特徴とするＲＯＭ集積回路装置。
【請求項２５】
仮想接地線プリチャージ制御信号とアドレス制御信号とが入力されて前記仮想接地線プリチャージ信号を出力する仮想接地線プリチャージ制御部をさらに具備し、前記仮想接地線プリチャージ制御信号と前記アドレス制御信号とが全て論理ハイのときに、前記仮想接地線プリチャージ信号は論理ローになり、前記仮想接地線プリチャージ制御信号と前記アドレス制御信号のうちで少なくとも１つが論理ローである場合に前記仮想接地線プリチャージ信号は論理ハイになることを特徴とする請求項２４に記載のＲＯＭ集積回路装置。
【請求項２６】
前記仮想接地線プリチャージ信号が論理ローである場合に前記複数の仮想接地線プリチャージ部は活性化されて前記仮想接地線をプリチャージさせ、前記仮想接地線プリチャージ信号が論理ハイである場合に前記仮想接地線プリチャージ部は非活性化されることを特徴とする請求項２５に記載のＲＯＭ集積回路装置。
【請求項２７】
ビット線プリチャージ制御信号が入力されて前記ビット線プリチャージ信号を出力するビット線プリチャージ制御部をさらに具備し、前記ビット線プリチャージ制御信号が論理ハイのときに、前記ビット線プリチャージ信号は論理ローになり、前記ビット線プリチャージ制御信号が論理ローのときに、前記ビット線プリチャージ信号は論理ハイになることを特徴とする請求項１７に記載のＲＯＭ集積回路装置。
【請求項２８】
前記ビット線プリチャージ信号が論理ローである場合に前記複数のビット線プリチャージ部は活性化されて前記ビット線をプリチャージさせ、前記ビット線プリチャージ信号が論理ハイである場合に前記ビット線プリチャージ部は非活性化されることを特徴とする請求項２７に記載のＲＯＭ集積回路装置。
【請求項２９】
各々ディスチャージ制御信号とアドレス信号とが入力されて前記ディスチャージ信号を出力する複数のディスチャージ制御部をさらに具備し、前記複数のディスチャージ制御部は各々前記ディスチャージ制御信号と前記アドレス信号のうちで少なくとも１つが論理ローである場合に前記ディスチャージ信号を論理ハイとして出力し、前記ディスチャージ制御信号と前記アドレス信号とが全て論理ハイである場合に前記ディスチャージ信号を論理ローとして出力することを特徴とする請求項１７に記載のＲＯＭ集積回路装置。
【請求項３０】
前記スイッチング部は各々前記ディスチャージ信号が論理ハイである場合に活性化されて対応する仮想接地線を接地させ、前記ディスチャージ信号が論理ローである場合に非活性化されることを特徴とする請求項２９に記載のＲＯＭ集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路装置に係り、特に仮想接地線とビット線とを独立にプリチャージさせるＲＯＭ集積回路装置及びこれを制御する方法に関する。
【０００２】
【従来の技術】
ＲＯＭ集積回路装置は、データを一度貯蔵すれば読み取りだけが可能であり、書込みはできないＲＯＭセルブロック、ＲＯＭセルブロックに貯蔵されたデータが外部に出力される複数のビット線、及び仮想接地線を具備する。仮想接地線とビット線とは互いに隣接するように配置される。集積回路装置の製造技術が発展するにつれて集積回路装置に形成される線幅と線間隔が次第に狭まっている。したがって、仮想接地線とビット線との間隔も次第に狭まって相互間の電子結合現象が目立っている。このような電子結合現象を防止するために、仮想接地線とビット線とのプリチャージ時間とディスチャージ時間とが互いに異なるようにしている。
【０００３】
例えば、仮想接地線とビット線とをプリチャージさせた状態で、仮想接地線を接地させるためにディスチャージさせると同時に、ビット線に供給されるプリチャージ電圧を中断すればビット線の電圧が仮想接地線の影響を受け、所定レベルに降下する。これを防止するために仮想接地線が接地し状態で所定時間後に、ビット線に供給されるプリチャージ電圧を中断する。したがって、ビット線は仮想接地線の影響を受けないようになる。
【０００４】
ところが、仮想接地線とビット線とは同時にプリチャージされるために仮想接地線が接地されても仮想接地線にプリチャージ電圧が引続き供給される状態であるので、仮想接地線には短絡電流が流れて仮想接地線は十分に接地されない。この状態は仮想接地線に供給されるプリチャージ電圧が中断されるまで続けられる。このように仮想接地線が十分に接地されないとＲＯＭ半導体装置の動作速度が遅くなって消費電力が増加する。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、仮想接地線がプリチャージされてからディスチャージして接地されるときに、仮想接地線に短絡電流が流れることを防止して、仮想接地線を十分に接地させるＲＯＭ半導体装置を提供するところにある。
【０００６】
また、発明の他の目的は、上記のＲＯＭ半導体装置を制御する方法を提供するところにある。
【０００７】
【課題を解決するための手段】
前記技術的な課題を解決するために本発明は、貯蔵セルと、前記貯蔵セルに連結された仮想接地線と、前記貯蔵セルに連結されたビット線と、及び前記仮想接地線とビット線をプリチャージする時間を独立に制御するプリチャージ回路とを具備するＲＯＭ集積回路装置を提供する。
【０００８】
望ましくは、前記プリチャージ回路は前記ビット線を非活性化させる前に前記仮想接地線を非活性化させる。
【０００９】
さらに望ましくは、前記プリチャージ回路は仮想接地線プリチャージ信号に応答して前記仮想接地線をプリチャージさせる仮想接地線プリチャージ回路と、前記仮想接地線プリチャージ信号が非活性化された後に非活性化されるビット線プリチャージ信号に応答して前記ビット線をプリチャージさせるビット線プリチャージ回路とを具備する。
【００１０】
さらに望ましくは、前記ＲＯＭ集積回路は前記仮想接地線に連結されたディスチャージ回路をさらに具備し、前記仮想接地線プリチャージ回路は前記ディスチャージ回路が活性化されると同時に前記仮想接地線を非活性化させる。
【００１１】
さらに望ましくは、前記ディスチャージ回路は前記仮想接地線を接地させ、前記仮想接地線プリチャージ回路は前記仮想接地線をプリチャージ電圧に連結させ、前記ビット線プリチャージ信号は前記ビット線を前記プリチャージ電圧に連結させる。
【００１２】
さらに望ましくは、前記ディスチャージ回路はディスチャージ制御信号に応答して前記仮想接地線をディスチャージさせる。
【００１３】
さらに望ましくは、前記仮想接地線プリチャージ回路はアドレス制御信号に応答して前記仮想接地線をプリチャージさせ、前記ディスチャージ回路は前記貯蔵セルに関連したアドレス信号に応答して前記仮想接地線を活性化させる。
【００１４】
さらに望ましくは、前記仮想接地線プリチャージ回路は仮想接地線プリチャージ制御部と仮想接地線プリチャージ部とを具備して、前記仮想接地線プリチャージ制御部は前記アドレス制御信号と仮想接地線プリチャージ信号とに応答して仮想接地線プリチャージイネーブル信号を生成し、前記仮想接地線プリチャージ部は前記仮想接地線プリチャージイネーブル信号がゲートに入力されるトランジスタを具備する。
【００１５】
さらに望ましくは、前記仮想接地線プリチャージ制御部は前記アドレス制御信号と前記仮想接地線プリチャージ信号とが入力され、これらの信号に対してＮＡＮＤ演算を実行して前記仮想接地線プリチャージイネーブル信号を生成する。
【００１６】
さらに望ましくは、前記ビット線プリチャージ回路はビット線プリチャージ制御部とビット線プリチャージ部とを具備して、前記ビット線プリチャージ制御部は前記ビット線プリチャージ信号に応答してビット線プリチャージイネーブル信号を生成し、前記ビット線プリチャージ部は前記ビット線プリチャージイネーブル信号がゲートに入力されるトランジスタを具備する。
【００１７】
さらに望ましくは、前記ディスチャージ回路は前記ディスチャージ制御信号と前記アドレス信号とに応答してディスチャージ信号を生成するディスチャージ制御部と、前記ディスチャージ信号がゲートに入力されるトランジスタとを具備する。
【００１８】
さらに望ましくは、前記ディスチャージ制御部は前記ディスチャージ制御信号と前記アドレス信号とが入力され、これらの信号に対してＮＡＮＤ演算を実行して前記ディスチャージ信号を生成する。
【００１９】
さらに望ましくは、前記ＲＯＭ集積回路装置は複数の貯蔵セルを具備し、各貯蔵セルは前記プリチャージ回路によって独立に制御されるビット線と仮想接地線とを具備する。
【００２０】
前記技術的課題を成し遂げるために本発明はまた、
データが貯蔵されるＲＯＭセルブロックと、前記ＲＯＭセルブロックに連結された仮想接地線と、仮想接地線プリチャージ信号に応答して前記仮想接地線をプリチャージさせる仮想接地線プリチャージ部と、前記仮想接地線に連結され、ディスチャージ信号に応答して前記仮想接地線を接地させるスイッチング部と、前記ＲＯＭセルブロックに連結されたビット線と、ビット線プリチャージ信号に応答して前記ビット線をプリチャージさせるビット線プリチャージ部とを具備するＲＯＭ集積回路装置を提供する。
【００２１】
望ましくは、仮想接地線プリチャージ制御信号とアドレス制御信号とが入力されて前記仮想接地線プリチャージ信号を出力する仮想接地線プリチャージ制御部をさらに具備し、前記仮想接地線プリチャージ制御信号と前記アドレス制御信号とが全て論理ハイのときに、前記仮想接地線プリチャージ信号は論理ローになり、前記仮想接地線プリチャージ制御信号と前記アドレス制御信号の中の少なくとも１つが論理ローである場合に前記仮想接地線プリチャージ信号は論理ハイになる。
【００２２】
さらに望ましくは、前記仮想接地線プリチャージ信号は論理ローである場合に前記仮想接地線プリチャージ部は活性化されて前記仮想接地線をプリチャージさせ、前記仮想接地線プリチャージ信号が論理ハイである場合に前記仮想接地線プリチャージ部は非活性化される。
【００２３】
さらに望ましくは、ビット線プリチャージ制御信号が入力されて前記ビット線プリチャージ信号を出力するビット線プリチャージ制御部をさらに具備し、前記ビット線プリチャージ制御信号が論理ハイのときに、前記ビット線プリチャージ信号は論理ローになり、前記ビット線プリチャージ制御信号が論理ローのときに、前記ビット線プリチャージ信号は論理ハイになる。
【００２４】
さらに望ましくは、前記ビット線プリチャージ信号が論理ローである場合に前記ビット線プリチャージ部は活性化されて前記ビット線をプリチャージさせ、前記ビット線プリチャージ信号が論理ハイである場合に前記ビット線プリチャージ部は非活性化される。
【００２５】
さらに望ましくは、ディスチャージ制御信号とアドレス信号とが入力されて前記ディスチャージ信号を出力するディスチャージ制御部をさらに具備し、前記ディスチャージ制御信号と前記アドレス信号の中の少なくとも１つが論理ローである場合に前記ディスチャージ信号は論理ハイになり、前記ディスチャージ制御信号と前記アドレス信号と全て論理ハイである場合に前記ディスチャージ信号は論理ローになる。
【００２６】
さらに望ましくは、前記ディスチャージ信号が論理ハイである場合に前記スイッチング部は活性化されて前記仮想接地線を接地させ、前記ディスチャージ信号が論理ローである場合に前記スイッチング部は非活性化される。
【００２７】
前記技術的課題を成し遂げるために本発明はまた、データが貯蔵されるＲＯＭセルブロックと、前記ＲＯＭセルブロックに連結された複数の仮想接地線と、仮想接地線プリチャージ信号に応答して前記複数の仮想接地線をプリチャージさせる複数の仮想接地線プリチャージ部と、各々前記複数の仮想接地線の中の何れか１つに連結され、各々ディスチャージ信号に応答して前記仮想接地線を接地させる複数のスイッチング部と、前記ＲＯＭセルブロックに連結された複数のビット線と、ビット線プリチャージ信号に応答して前記複数のビット線をプリチャージさせる複数のビット線プリチャージ部とを具備する。
【００２８】
さらに望ましくは、仮想接地線プリチャージ制御信号とアドレス制御信号とが入力されて前記仮想接地線プリチャージ信号を出力する仮想接地線プリチャージ制御部をさらに具備し、前記仮想接地線プリチャージ制御信号と前記アドレス制御信号とが全て論理ハイのときに、前記仮想接地線プリチャージ信号は論理ローになり、前記仮想接地線プリチャージ制御信号と前記アドレス制御信号の中の少なくとも１つが論理ローである場合に前記仮想接地線プリチャージ信号は論理ハイになる。
【００２９】
さらに望ましくは、前記仮想接地線プリチャージ信号は論理ローである場合に前記複数の仮想接地線プリチャージ部は活性化されて前記仮想接地線をプリチャージさせ、前記仮想接地線プリチャージ信号が論理ハイである場合に前記仮想接地線プリチャージ部は非活性化される。
【００３０】
さらに望ましくは、ビット線プリチャージ制御信号が入力されて前記ビット線プリチャージ信号を出力するビット線プリチャージ制御部をさらに具備し、前記ビット線プリチャージ制御信号が論理ハイのときに、前記ビット線プリチャージ信号は論理ローになり、前記ビット線プリチャージ制御信号が論理ローのときに、前記ビット線プリチャージ信号は論理ハイになる。
【００３１】
さらに望ましくは、前記ビット線プリチャージ信号が論理ローである場合に前記複数のビット線プリチャージ部は活性化されて前記ビット線をプリチャージさせ、前記ビット線プリチャージ信号が論理ハイである場合に前記ビット線プリチャージ部は非活性化される。
【００３２】
さらに望ましくは、各々ディスチャージ制御信号とアドレス信号とが入力されて前記ディスチャージ信号を出力する複数のディスチャージ制御部をさらに具備し、前記複数のディスチャージ制御部は各々前記ディスチャージ制御信号と前記アドレス信号の中の少なくとも１つが論理ローである場合に前記ディスチャージ信号を論理ハイとして出力し、前記ディスチャージ制御信号と前記アドレス信号とが全て論理ハイである場合に前記ディスチャージ信号を論理ローとして出力する。
【００３３】
さらに望ましくは、前記スイッチング部は各々前記ディスチャージ信号が論理ハイである場合に活性化されて対応する仮想接地線を接地させ、前記ディスチャージ信号が論理ローである場合に非活性化される。
【００３４】
前記他の技術的課題を成し遂げるために本発明は、貯蔵セル、前記貯蔵セルに連結された仮想接地線及びビット線を具備するＲＯＭ集積回路装置のプリチャージを制御する方法において、前記仮想接地線とビット線とをプリチャージする時間を独立に制御する段階を含むＲＯＭ集積回路装置のプリチャージ制御方法を提供する。
【００３５】
望ましくは、前記プリチャージする時間を独立に制御する段階は前記ビット線を非活性化させる前に前記仮想接地線を非活性化させる段階を含む。
【００３６】
さらに望ましくは、前記プリチャージ制御方法は前記仮想接地線の非活性化と同時に前記仮想接地線をディスチャージする段階をさらに含む。
【００３７】
前記本発明によってＲＯＭ半導体装置の動作速度が向上して消費電力が減少する。
【００３８】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００３９】
図１は、本発明の好適な実施の形態によるＲＯＭ集積回路装置のブロック図である。図１を参照すれば、ＲＯＭ集積回路装置１０１はＲＯＭセルブロック１１１、仮想接地線ＶＧＬ１、ＶＧＬ２、・・・、ビット線ＢＬ１、ＢＬ２、・・・、感知増幅部１８１、仮想接地線プリチャージ制御部１２１、仮想接地線プリチャージ部１３１、１３２、・・・、ビット線プリチャージ制御部１４１、ビット線プリチャージ部１５１、１５２、・・・、ディスチャージ制御部１６１、１６２、・・・、及びスイッチング部１７１、１７２、・・・を具備する。
【００４０】
ＲＯＭセルブロック１１１にはデータが貯蔵される。ＲＯＭセルブロック１１１には一度データが貯蔵されれば修正または再貯蔵ができず、単に読み取りだけが可能である。
【００４１】
ＲＯＭセルブロック１１１には複数の仮想接地線ＶＧＬ１、ＶＧＬ２、・・・とビット線ＢＬ１、ＢＬ２、・・・とが連結される。
【００４２】
ＲＯＭセルブロック１１１に貯蔵されたデータはビット線ＢＬ１、ＢＬ２、・・・を通じて感知増幅部１８１に伝送され、感知増幅部１８１は入力されたデータを増幅し、増幅されたデータＤｏｕｔを外部に伝送する。
【００４３】
仮想接地線プリチャージ制御部１２１は仮想接地線プリチャージ制御信号ＶＰＣＯＮとアドレス制御信号ＡＣＯＮとが入力され、仮想接地線プリチャージ信号ＶＰＲＥを出力する。仮想接地線プリチャージ制御部１２１は仮想接地線プリチャージ制御信号ＶＰＣＯＮとアドレス制御信号ＡＣＯＮとが全て論理ハイのときに、仮想接地線プリチャージ信号ＶＰＲＥを論理ローとして出力し、仮想接地線プリチャージ制御信号ＶＰＣＯＮとアドレス制御信号ＡＣＯＮの中の少なくとも１つが論理ローである場合に仮想接地線プリチャージ信号ＶＰＲＥを論理ハイとして出力する。
【００４４】
仮想接地線プリチャージ部１３１、１３２、・・・は仮想接地線プリチャージ制御部１２１から出力される仮想接地線プリチャージ信号ＶＰＲＥに応答して仮想接地線ＶＧＬ１、ＶＧＬ２、・・・をプリチャージさせる。すなわち、仮想接地線プリチャージ部１３１、１３２、・・・は仮想接地線プリチャージ信号ＶＰＲＥが論理ローである場合に活性化されて仮想接地線ＶＧＬ１、ＶＧＬ２、・・・をプリチャージさせ、仮想接地線プリチャージ信号ＶＰＲＥが論理ハイである場合に非活性化されて仮想接地線ＶＧＬ１、ＶＧＬ２、・・・に影響を与えない。
【００４５】
ビット線プリチャージ制御部１４１はビット線プリチャージ制御信号ＢＰＣＯＮが入力されてビット線プリチャージ信号ＢＰＲＥを出力する。ビット線プリチャージ制御部１４１はビット線プリチャージ制御信号ＢＰＣＯＮが論理ハイである場合にビット線プリチャージ信号ＢＰＲＥを論理ローとして出力し、ビット線プリチャージ制御信号ＢＰＣＯＮが論理ローである場合にビット線プリチャージ信号ＢＰＲＥを論理ハイとして出力する。
【００４６】
ビット線プリチャージ部１５１、１５２、・・・はビット線プリチャージ制御部１４１から出力されるビット線プリチャージ信号ＢＰＲＥに応答してビット線ＢＬ１、ＢＬ２、・・・をプリチャージさせる。すなわち、ビット線プリチャージ部１５１、１５２、・・・はビット線プリチャージ信号ＢＰＲＥが論理ローである場合に活性化されてビット線ＢＬ１、ＢＬ２、・・・をプリチャージさせ、ビット線プリチャージ信号ＢＰＲＥが論理ハイである場合に非活性化されてビット線ＢＬ１、ＢＬ２、・・・に影響を与えない。
【００４７】
ディスチャージ制御部１６１、１６２、・・・はディスチャージ制御信号ＤＣＯＮとアドレス信号Ａｄｄ０、Ａｄｄ１、・・・が入力されてディスチャージ信号ＤＩＳ０、ＤＩＳ１、・・・を出力する。
【００４８】
すなわち、ディスチャージ制御部１６１はディスチャージ制御信号ＤＣＯＮとアドレス信号Ａｄｄ０とが入力されてディスチャージ信号ＤＩＳ０を出力し、ディスチャージ制御信号ＤＣＯＮとアドレス信号Ａｄｄ０の中の少なくとも１つが論理ローである場合にディスチャージ信号ＤＩＳ０を論理ハイとして出力し、ディスチャージ制御信号ＤＣＯＮとアドレス信号Ａｄｄ０が全て論理ハイである場合にディスチャージ信号ＤＩＳ０を論理ローとして出力する。
【００４９】
また、ディスチャージ制御部１６２はディスチャージ制御信号ＤＣＯＮとアドレス信号Ａｄｄ１とが入力されてディスチャージ信号ＤＩＳ１を出力し、ディスチャージ制御信号ＤＣＯＮとアドレス信号Ａｄｄ１の中の少なくとも１つが論理ローである場合にディスチャージ信号ＤＩＳ１を論理ハイとして出力し、ディスチャージ制御信号ＤＣＯＮとアドレス信号Ａｄｄ１とが全て論理ハイである場合にディスチャージ信号ＤＩＳ１を論理ローとして出力する。
【００５０】
このように、ディスチャージ制御部１６１、１６２、・・・はアドレス信号Ａｄｄ０、Ａｄｄ１、・・・によって選択的に活性化される。
【００５１】
スイッチング部１７１、１７２、・・・は仮想接地線ＶＧＬ１、ＶＧＬ２、・・・に連結され、ディスチャージ信号ＤＩＳ０、ＤＩＳ１、・・・に応答して仮想接地線ＶＧＬ１、ＶＧＬ２、・・・を接地させる。
【００５２】
すなわち、スイッチング部１７１はディスチャージ信号ＤＩＳ０が論理ハイである場合に活性化されて仮想接地線ＶＧＬ１を接地させ、ディスチャージ信号ＤＩＳ０が論理ローである場合に非活性化されて仮想接地線ＶＧＬ１を接地しない。
【００５３】
また、スイッチング部１７２はディスチャージ信号ＤＩＳ１が論理ハイである場合に活性化されて仮想接地線ＶＧＬ２を接地させ、ディスチャージ信号ＤＩＳ１が論理ローである場合に非活性化されて仮想接地線ＶＧＬ２を接地しない。
【００５４】
図２は、図１に図示された仮想接地線プリチャージ制御部１２１及び一番目の仮想接地線プリチャージ部１３１の回路図である。
【００５５】
図２を参照すれば、仮想接地線プリチャージ制御部１２１は仮想接地線プリチャージ制御信号ＶＰＣＯＮとアドレス制御信号ＡＣＯＮとが入力されて仮想接地線プリチャージ信号ＶＰＲＥを出力するＮＡＮＤゲートを具備する。
【００５６】
仮想接地線プリチャージ部１３１はソースに電源電圧ＶＤＤが印加され、ゲートに仮想接地線プリチャージ信号ＶＰＲＥが印加され、ドレーンが仮想接地線ＶＧＬ１に連結されたＰＭＯＳトランジスタを具備する。
【００５７】
図３は、図１に図示されたビット線プリチャージ制御部１４１及び一番目のビット線プリチャージ部１５１の回路図である。
【００５８】
図３を参照すれば、ビット線プリチャージ制御部１４１はビット線プリチャージ制御信号ＢＰＣＯＮが入力されてビット線プリチャージ信号ＢＰＲＥを出力するインバータを具備する。
【００５９】
ビット線プリチャージ部１５１はソースに電源電圧ＶＤＤが印加され、ゲートにビット線プリチャージ信号ＢＰＲＥが印加され、ドレーンがビット線ＢＬ１に連結されたＰＭＯＳトランジスタを具備する。
【００６０】
図４は、図１に図示された一番目のディスチャージ制御部１６１及び一番目のスイッチング部１７１の回路図である。
【００６１】
図４を参照すれば、ディスチャージ制御部１６１はディスチャージ制御信号ＤＣＯＮとアドレス信号Ａｄｄ０とが入力されてディスチャージ信号ＤＩＳ０を出力するＮＡＮＤゲートを具備する。
【００６２】
スイッチング部１７１はドレーンに仮想接地線ＶＧＬ１が連結され、ゲートにディスチャージ信号ＤＩＳ０が印加され、ソースが接地されたＮＭＯＳトランジスタを具備する。
【００６３】
図５は、図１に図示された各信号の波形図である。
【００６４】
区間（ａ）においては、仮想接地線プリチャージ信号ＶＰＲＥとビット線プリチャージ信号ＢＰＲＥ及びディスチャージ信号ＤＩＳｉが全て論理ローであり、仮想接地線ＶＧＬｉとビット線ＢＬｉは全てプリチャージ電圧Ｖｐｒｅにプリチャージされている。
【００６５】
区間（ｂ）においては、仮想接地線プリチャージ電圧ＶＰＲＥとディスチャージ電圧ＤＩＳｉとが全て論理ハイになるにつれて図１の仮想接地線ＶＧＬ１、ＶＧＬ２、・・・は接地される。このとき、アドレス信号Ａｄｄ０、Ａｄｄ１、・・・がアクティブであるかどうかによって仮想接地線ＶＧＬ１、ＶＧＬ２、・・・は選択的に接地される。ところが、仮想接地線ＶＧＬ１、ＶＧＬ２、・・・が接地されると同時に仮想接地線ＶＧＬ１、ＶＧＬ２、・・・へのプリチャージ電圧ＶＰＲＥの供給が遮断されるので、仮想接地線ＶＧＬ１、ＶＧＬ２、・・・には短絡電流が流れない。また、仮想接地線ＶＧＬ１、ＶＧＬ２、・・・が接地されてもビット線ＢＬ１、ＢＬ２、・・・には引続きプリチャージ電圧ＶＰＲＥが供給されているので、仮想接地線ＶＧＬ１、ＶＧＬ２、・・・とビット線ＢＬ１、ＢＬ２、・・・とが隣接しているにもかかわらず、ビット線ＢＬ１、ＢＬ２、・・・の電圧は降下されない。すなわち、電子結合効果が最小化される。
【００６６】
区間（ｃ）においては、仮想接地線プリチャージ信号ＶＰＲＥとビット線プリチャージ信号ＢＰＲＥ及びディスチャージ信号ＤＩＳｉと全て論理ハイであるので、仮想接地線ＶＧＬ１、ＶＧＬ２、・・・は接地され、ビット線ＢＬ１、ＢＬ２、・・・もプリチャージ電圧Ｖｐｒｅの供給が遮断された状態である。したがって、区間（ｃ）においては、ＲＯＭセルブロック１１１に貯蔵されているデータを読み取る動作が行われる。
【００６７】
前述したように本発明によれば、仮想接地線（図１のＶＧＬ１、ＶＧＬ２、・・・）とビット線（図１のＢＬ１、ＢＬ２、．．．）のプリチャージ動作が独立に制御されることによって仮想接地線ＶＧＬ１、ＶＧＬ２、・・・が接地されるときに、仮想接地線ＶＧＬ１、ＶＧＬ２、・・・に短絡電流が流れることが防止される。したがって、ＲＯＭ集積回路装置（図１の１０１）の動作速度が向上して消費電力が減少する。また、仮想接地線ＶＧＬ１、ＶＧＬ２、・・・が接地されるときに、ビット線ＢＬ１、ＢＬ２、・・・にはプリチャージ電圧ＶＰＲＥが引続き供給されるために、ビット線ＢＬ１、ＢＬ２、・・・のプリチャージ電圧Ｖｐｒｅが降下することを防止することができる。
【００６８】
以上述べたように、本発明についての図面と明細書とによって最適の実施形態が開示されている。ここで、特定の用語が使われているが、これは単に本発明を説明するための目的で使われたものであり、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使われたものではない。したがって、当業者であれば、これにより種々の変形及び均等な他の実施形態が可能である点が理解されよう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【００６９】
【発明の効果】
本発明によれば、仮想接地線がプリチャージされてからディスチャージして接地されるときに、仮想接地線に短絡電流が流れることを防止して、仮想接地線を十分に接地させるＲＯＭ半導体装置を提供することができる。
【００７０】
また、発明によれば、上記のＲＯＭ半導体装置を制御する方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態によるＲＯＭ集積回路装置のブロック図である。
【図２】図１に図示された仮想接地線プリチャージ制御部及び一番目の仮想接地線プリチャージ部の回路図である。
【図３】図１に図示されたビット線プリチャージ制御部及び一番目のビット線プリチャージ部の回路図である。
【図４】図１に図示された一番目のディスチャージ制御部及び一番目のスイッチング部の回路図である。
【図５】図１に図示された信号の波形図である。
【符号の説明】
１１１　ＲＯＭセルブロック
１２１　仮想接地線プリチャージ制御部
１３１、１３２仮想接地線プリチャージ部
１４１　ビット線プリチャージ制御部
１５１、１５２ビット線プリチャージ部
１６１、１６２ディスチャージ制御部
１７１、１７２スイッチング部
１８１　感知増幅部
【図１】
2004055123.tif 000003
【図２】
2004055123.tif 000004
【図３】
2004055123.tif 000005
【図４】
2004055123.tif 000006
【図５】
2004055123.tif 000007