(57)【要約】【課題】簡単な構成で多用途に向けた単位論理回路を備えた半導体集積回路装置を提供する。【解決手段】第１ＭＯＳＦＥＴのソース又はドレインの一方に第１入力信号を供給し、ゲートに供給された第２入力信号が一方のレベルにあるときに第１入力信号の他方のレベルの信号をソース又はドレインの他方のから出力させ、第２ＭＯＳＦＥＴのソース又はドレインの一方に第１入力信号を供給し、ゲートに供給された第２入力信号が他方のレベルにあるときに第１入力信号の一方のレベルの信号をソース又はドレインの他方のから出力させ、第３ＭＯＳＦＥＴのソース又はドレインの一方に与えられた第１入力信号の一方のレベルに対応した固定電位を、ゲートに供給された第２入力信号が他方のレベルにあるときにソース又はドレインの他方のから出力させる。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
ソース又はドレインの一方に第１入力信号が供給され、ゲートに第２入力信号が供給され、第２入力信号が一方のレベルにあるときに上記第１入力信号の他方のレベルの信号を上記ソース又はドレインの他方から出力ノードに出力させる第１導電型の第１ＭＯＳＦＥＴと、
ソース又はドレインの一方に上記第１入力信号が供給され、ゲートに上記第２入力信号の反転信号が供給され、上記第２入力信号が他方のレベルにあるときに上記第１入力信号の一方のレベルの信号を上記ソース又はドレインの他方から上記出力ノードに出力させる第２導電型の第２ＭＯＳＦＥＴと、
ソース又はドレインの一方に上記第１入力信号の一方のレベルの信号に対応した所定電位が与えられ、ゲートに上記第２入力信号が供給され、かかる第２入力信号が他方のレベルにあるときに上記所定電位を上記出力ノードに伝る第２導電型の第３ＭＯＳＦＥＴとかなる単位論理回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１ＭＯＳＦＥＴはＰチャネル型であり、上記第１入力信号の他方のレベルは正の電源電圧であり、
上記第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴはＮチャネル型であり、上記第１入力信号の一方のレベルは回路の接地電位であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
上記第１ＭＯＳＦＥＴはＮチャネル型であり、上記第１入力信号の他方のレベルは回路の接地電位であり、
上記第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴはＰチャネル型であり、上記第１入力信号の一方のレベルは正の電源電圧であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
上記第２入力信号は、２進の重みを持つ相補信号であり、
２個の上記単位論理回路を１組として上記第２入力信号が相補的に供給され、
上記２個の単位論理回路の入力ノードには、上記第１入力信号が共通に供給され、それぞれの単位論理回路の出力ノードは、下位ビットの第２入力信号に対応した２個の上記単位論理回路の入力ノードと接続されるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
複数ビットからなる上記第２入力信号のうち最上位ビットの信号は、相補信号のうちの一方の信号が２個の上記単位論理回路に第１入力信号として伝えられ、他方の信号が２個の上記単位論理回路に第１入力信号として伝えられ、
かかる４個の単位論理回路に対して、上記最上位ビットの次位ビットの２進信号が上記第２入力信号として供給されるものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記再上位ビットの信号は、制御信号により上記相補信号が強制的に同相信号に設定されるものであることを特徴とする半導体集積回路装置。
【請求項７】
請求項５において
複数ビットからなる上記第２入力信号は、制御信号により上記相補信号が強制的に同相信号に設定されるものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項６において、
上記単位論理回路は、メモリ回路に供給されるアドレス信号を解読してワード線又はビット線の選択信号を形成するデコーダ回路を構成するものであることを特徴とする半導体集積回路装置。
【請求項９】
請求項７において、
上記単位論理回路は、表示データに対応して複数の階調電圧中の１つを選択する選択スイッチの選択信号を形成するデコーダ回路を構成するものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばアドレス信号に従ってメモリセルの選択や、表示データに従って階調電圧を選択する等のデコーダ回路を内蔵するものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
図１８には、この発明に先立って検討されたデコーダ回路の回路図が示されている。このデコーダ回路は、ナンド（ＮＡＮＤ）ゲート回路を用いて、アドレス信号Ａ０〜Ａ３からなる４ビットの入力信号を受けて０ないしＦのような１６通りのデコード出力信号を形成する。各ゲート回路ＮＡＮＤは、同図に１つが代表として例示的に示されているように、入力端子ＩＮ１〜ＩＮ４にゲートが接続された４対のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる。上記ＰチャネルＭＯＳＦＥＴは、互いに並列形成に接続され、上記ＮチャネルＭＯＳＦＥＴは互いに直列形態に接続される。また、液晶駆動装置に用いられるデコーダ回路の例として、特開平１０−３２８５号公報、米国特許第５，７１９，　５９１号公報がある。
【０００３】
【発明が解決しようとする課題】
上記論理ゲート回路を用いたデコード回路では、アドレス信号のビット数がＮビットのときには、２Ｎ　×Ｎ×２のトランジスタが必要であり、アドレス信号のビット数が増えるとそれに応じて指数関数でトランジスタ数が増加してしまう。また、ＴＦＴ（薄膜トランジスタ）液晶表示用のコントロールドライバでは、液晶電源生成回路で生成された階調電圧を表示データに従って階調選択信号により選択し、液晶駆動電圧として液晶パネルに供給する構成となっている。
【０００４】
上記階調電圧を選択する階調セレクタとして、回路素子数の削減のために図１９に示したようなトーナメント型のスイッチトリーを検討した。この回路では、選択信号により上記各スイッチトリーを制御して例えば６４通りの階調レベルの中から１つを選択して液晶駆動電圧を形成するので、ＭＯＳトランジスタの数を減らすことができる。しかしながら、ＭＯＳトランジスタは抑えることができるが、液晶駆動電圧端子を所望の電圧にする為には階調レベル電圧生成アンプから端子まで、スイッチのＯＮ抵抗が選択ビット数分直列に見えることになる。つまり、この例のように選択信号が６ビットからなるときには、６対のＣＭＯＳスイッチを介して１つの階調電圧が選ばれる。
【０００５】
図２０には、図１９の階調セレクタにより選択された液晶駆動信号の波形図が示されている。図に示した通り、実際の液晶パネルでは、ＬＳＩ内の前述のスイッチトリーでのＯＮ抵抗及び液晶パネル抵抗の影響により立ちあがり波形が鈍る。また、液晶表示サイズが大画面化されると１フレームの周期が短くなり、立ち上がりの波形の鈍りが画質に影響を及ぼしてくる。したがって、液晶パネルの大画面化対応ＬＳＩには出力のＯＮ抵抗の低減が必須条件となる。
【０００６】
この発明の目的は、簡単な構成で多用途に向けた単位論理回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、高表示品質と高集積化の液晶駆動装置に向けた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１ＭＯＳＦＥＴのソース又はドレインの一方に第１入力信号を供給し、第１ＭＯＳＦＥＴのゲートに供給された第２入力信号が一方のレベルにあるときに第１入力信号の他方のレベルの信号を第１ＭＯＳＦＥＴのソース又はドレインの他方から出力させ、第２ＭＯＳＦＥＴのソース又はドレインの一方に第１入力信号を供給し、第２ＭＯＳＦＥＴのゲートに供給された第２入力信号が他方のレベルにあるときに第１入力信号の一方のレベルの信号を第２ＭＯＳＦＥＴのソース又はドレインの他方から出力させ、第３ＭＯＳＦＥＴのソース又はドレインの一方に与えられた第１入力信号の一方のレベルに対応した所定電位を、第３ＭＯＳＦＥＴのゲートに供給された第２入力信号が他方のレベルにあるときに第３ＭＯＳＦＥＴのソース又はドレインの他方から出力させて単位論理回路を構成する。
【０００８】
【発明の実施の形態】
図１には、この発明に係る単位論理回路の一実施例の回路図が示されている。この実施例では、アンド（ＡＮＤ）ゲート回路に向けられている。つまり、２つの入力信号が共に論理１（ハイレベル）ときに論理１の出力信号を形成し、いずれか一方の入力信号が論理０（ロウレベル）のとには、論理０の出力信号を形成する。この実施例の論理回路は、特に制限されないが、後述するようなトーナメントロジック型デコーダ回路に向けられており、それに対応して２つの入力信号は、上位ノードと相補の選択信号（ポジ，ネガ）とされ、出力端子は下位ノードとされる。
【０００９】
上記のようにハイレベルを論理１とするような正論理を採る場合、一方の入力端子である上位ノードと、出力端子に対応した出力ノードとの間には、Ｐチャネルの選択信号伝達ＰＭＯＳＱ１と、Ｎチャネルの非選択信号伝達用ＮＭＯＳＱ２とが並列形態に設けられる。そして、論理０（非選択レベル）に対応した回路の接地電位と出力ノードとの間には、Ｎチャネルの非選択時下位ノード固定ＮＭＯＳＱ３が設けられる。上記ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ３のゲートは、共通接続されて他方の入力端子とされ、選択ネガ信号が供給される。また、上記ＮチャネルＭＯＳＦＥＴＱ２のゲートは、他方の入力端子とされ、選択ポジ信号が供給される。ここで、選択ネガ信号は、選択時にロウレベルにされる相補信号のうちのネガティブ信号であり、選択ポジ信号は、選択時にハイレベルにされる相補信号のうちのポジティブ信号である。
【００１０】
同図において、上記ＭＯＳＦＥＴＱ１〜Ｑ３からなる単位論理回路は、以下の図６、図７、図１３、図１４及び図１６図に示したトーナメントロジック型デコーダ回路におていは、簡略回路記号で示したように、スイッチと、その両端に設けられた上位ノードと回路ノード及び、スイッチの選択信号Ｐ（ポジ）とＮ（ネガ）によって表されているものである。
【００１１】
図１において、上位ノードに供給される一方の入力信号が論理１のハイレベルとき、他方の入力信号である選択ポジ信号が論理１のハイレベルで、選択ネガ信号が論理０のロウレベルとき、選択ネガ信号のロウレベルによりＰチャネルＭＯＳＦＥＴＱ１がオン状態となり、上位ノードに供給される一方の入力信号の論理１のハイレベルを出力ノードに出力させる。このとき、選択ポジ信号の論理１のハイレベルによりＮチャネルＭＯＳＦＥＴＱ２もオン状態であるが、上位ノードのハイレベルは、ＭＯＳＦＥＴＱ２の有するしきい値電圧Ｖｔｈ分だけレベルシフトされて出力ノードに伝えられる。したがって、上記上位ノードのハイレベルを下位ノードに伝えるのは、上記ＰチャネルＭＯＳＦＥＴＱ１によるものと見做される。
【００１２】
図１において、上位ノードに供給される一方の入力信号が論理１のハイレベルとき、他方の入力信号である選択ポジ信号が論理１のロウレベルで、選択ネガ信号が論理０のハイレベルとき、選択ネガ信号のハイレベルによりＰチャネルＭＯＳＦＥＴＱ１がオフ状態となり、選択ポジ信号のロウレベルによりＮチャネルＭＯＳＦＥＴＱ２もオフ状態となる。このときには、選択ネガ信号のハイレベルによりＮチャネルＭＯＳＦＥＴＱ３がオン状態となり、ロウレベルを下位ノードに伝える。つまり、上位ノードと下位ノードとの間が、上記ＭＯＳＦＥＴＱ１とＱ２が共にオフ状態により切断されることによる出力ノードのフローティング状態を防止しつつ、論理０に対応した出力信号を形成する。
【００１３】
図１において、上位ノードに供給される一方の入力信号が論理０のロウレベルとき、他方の入力信号である選択ポジ信号が論理１のハイレベルで、選択ネガ信号が論理０のロウレベルとき、選択ポジ信号のハイレベルによりＮチャネルＭＯＳＦＥＴＱ２がオン状態となり、上位ノードに供給される一方の入力信号の論理０のロウレベルを出力ノードに出力させる。このとき、選択ネガ信号の論理０のロウレベルによりＰチャネルＭＯＳＦＥＴＱ１もオン状態であるが、上位ノードのロウレベルは、ＭＯＳＦＥＴＱ１の有するしきい値電圧Ｖｔｈ分だけレベルシフトされて出力ノードに伝えられる。したがって、上記上位ノードのロウレベルを下位ノードに伝えるのは、上記ＰチャネルＭＯＳＦＥＴＱ２によるものと見做される。
【００１４】
図１において、上位ノードに供給される一方の入力信号が論理０のロウレベルとき、他方の入力信号である選択ポジ信号が論理１のロウレベルで、選択ネガ信号が論理０のハイレベルとき、選択ネガ信号のハイレベルによりＰチャネルＭＯＳＦＥＴＱ１がオフ状態となり、選択ポジ信号のロウレベルによりＮチャネルＭＯＳＦＥＴＱ２もオフ状態となる。このときには、選択ネガ信号のハイレベルによりＮチャネルＭＯＳＦＥＴＱ３がオン状態となり、ロウレベルを下位ノードに伝える。つまり、上位ノードと下位ノードとの間が、上記ＭＯＳＦＥＴＱ１とＱ２が共にオフ状態により切断されることによる出力ノードのフローティング状態を防止しつつ、論理０に対応した出力信号を形成する。
【００１５】
このようにして、３つのＭＯＳＦＥＴの組み合わせにより、アンド（ＡＮＤ）論理回路を実現することができる。ＭＯＳＦＥＴによりＡＮＤゲート回路を構成する場合には、ナンドゲート回路とインバータ回路の組み合わせによるものであるので、２入力の回路では、４＋２の合計６個のＭＯＳＦＥＴが必要になるものである。しかも、ナンドゲート回路とインバータ回路の２段の論理段で信号が伝達されるものであるので、信号伝搬遅延時間が長くなってしまう。これに対して、この実施例のＡＮＤゲート回路では、上記３つのＭＯＳＦＥＴにより回路が構成でき、しかも、ＭＯＳＦＥＴのゲート，ソース間での信号伝搬遅延時間によって信号伝達が行われるので高速動作も可能となる。
【００１６】
厳密には、選択ネガ信号と選択ポジ信号を形成するためにインバータ回路が必要となるので、合計５個のＭＯＳＦＥＴが必要になるものである。しかしながら、後述するようなトーナメントロジック型デコーダ回路では、選択ポジ信号と選択ネガ信号を複数の論理段に共通に用いることができるので、かかるトーナメントロジック型デコーダ回路では、実質的には１つの論理回路が３個で構成されると見做すことができるものである。
【００１７】
図２には、この発明に係る論理回路の他の一実施例の回路図が示されている。この実施例では、オア（ＯＲ）ゲート回路に向けられている。つまり、２つの入力信号が共に論理０（ロウレベル）ときに論理０の出力信号を形成し、いずれか一方の入力信号が論理１（ハイレベル）のとには、論理１の出力信号を形成する。前記図１と同様に２つの入力信号は、上位ノードと相補の選択信号（ポジ，ネガ）とされ、出力端子は下位ノードとされる。
【００１８】
この実施例回路では、一方の入力端子である上位ノードと、出力端子に対応した出力ノードとの間には、Ｐチャネルの非選択信号用伝達ＰＭＯＳＱ４と、Ｎチャネルの選択信号伝達用ＮＭＯＳＱ５とが並列形態に設けられる。そして、論理１（非選択レベル）に対応した電源電圧ＶＤＤと出力ノードとの間には、Ｐチャネルの非選択時下位ノード固定用ＰＭＯＳＱ６が設けられる。上記ＮチャネルＭＯＳＦＥＴＱ５とＰチャネルＭＯＳＦＥＴＱ６のゲートは、共通接続されて他方の入力端子とされ、選択ポジ信号が供給される。また、上記ＰチャネルＭＯＳＦＥＴＱ４のゲートは、他方の入力端子とされ、選択ネガ信号が供給される。
【００１９】
この実施例は、論理レベルとＭＯＳＦＥＴの導電型が前記図１の実施例とは逆となり、上位ノードの一方の入力信号が論理０で、他方の入力信号が論理０、つまり選択ポジ信号がハイレベルで、選択ネガ信号がロウレベルのときには、ＭＯＳＦＥＴＱ５を通して上位ノードの論理０が出力ノードに伝えられる。それ以外の組み合わせは、入力ノードの論理１がＰチャネルＭＯＳＦＥＴＱ１を通して出力である下位ノード伝えられ、あるいは電源電圧ＶＤＤの論理１がＮチャネルＭＯＳＦＥＴＱ６を通して出力である下位ノードに伝えられる。
【００２０】
図２の実施例回路は、ロウレベルを論理１とする負論理を採る場合には、ＡＮＤゲート回路として動作する。逆に、前記図１の実施例回路は、ロウレベルを論理１とする負論理を採る場合には、ＯＲゲート回路として動作する。
【００２１】
図３には、図１の実施例回路の一実施例の素子レイアウト図が示されている。第１導電型とされるＰ型ウェル領域ＰＷＥＬに２つのＮチャネルＭＯＳＦＥＴ（Ｑ２，Ｑ３）が形成される。つまり、下位ノードに対応したソース，ドレイン領域が共通化され、かかるソース，ドレイン領域の２つのゲート電極が配置され、上記２つのゲート電極をそれぞれ挟むように他方のソース，ドレイン領域が形成されて、非選択信号伝達用ＮＭＯ（Ｑ２）と、非選択時下位ノード固定用ＮＭＯＳ（Ｑ３）が構成される。上記非選択信号伝達用ＮＭＯＳ（Ｑ２）に対応した右側のゲート電極は、選択信号（ポジ信号）が供給され、非選択時下位ノード固定用ＮＭＯＳ（Ｑ３）に対応した左側のゲート電極には選択信号（ネガ信号）が供給される。この非選択時下位ノード固定用ＮＭＯＳ（Ｑ３）の他方のソース，ドレイン領域には基板電位（下位の接地電位）が与えられる。
【００２２】
上記Ｐ型ウェル領域ＰＷＥＬに形成されたＮチャネルＭＯＳＦＥＴ（Ｑ２，Ｑ３）のゲート電極の延長方向に隣接して第２導電型とされるＮ型ウェル領域ＮＷＥＬが設けられる。このＮ型ウェル領域ＮＷＥＬには、Ｐ型の一対のソース，ドレイン領域と、それらに挟まるようにゲート電極が形成されて、選択信号伝達用ＰＭＯＳ（Ｑ１）が構成される。この選択信号伝達用ＰＭＯＳ（Ｑ１）と、上記非選択信号伝達用ＮＭＯＳ（Ｑ２）とは、そのゲート及びソース，ドレイン領域が上記ゲート電極の延長方向に並ぶように配置される。そして、一方の入力端子としての上位ノードと、出力端子としての下位ノードを構成する配線は、上記ゲート電極の延長方向に配置される直線的な配線により最短距離をもって接続される。
【００２３】
上記選択信号（ネガ信号）が伝えられる、上記非選択時下位ノード固定用ＮＭＯＳ（Ｑ３）のゲート電極と上記選択信号伝達用ＰＭＯＳ（Ｑ１）のゲート電極と一体的に形成される。つまり、上記のようにソース，ドレインが配置される結果、選択信号伝達用ＰＭＯＳ（Ｑ１）のゲート電極と非選択信号伝達用ＮＭＯＳ（Ｑ２）のゲート電極とが一直線上に並ぶように配置されるので、上記選択信号伝達用ＰＭＯＳ（Ｑ１）のゲート電極と非選択時下位ノード固定用ＮＭＯＳ（Ｑ３）のゲート電極とはウェル領域ＰＷＥＬとＮＷＥＬとの接合部分に沿って折れ曲がるように一体的に形成される。
【００２４】
この実施例のように、２つのＮチャネルＭＯＳＦＥＴ（Ｑ２とＱ３）の下位ノードに対応したソース，ドレイン領域が共通化されること、及びそのためのコンタクト領域が共通化できることにより、３つのＭＯＳＦＥＴで単位論理回路が構成されるにもかかわらず、効率よく回路素子を配置させることができる。
【００２５】
図４には、図１の実施例回路を２個組み合わせてトーナメントロジック型デコーダ回路に向けた一実施例の素子レイアウト図が示されている。この実施例では、１つの入力ノードに対して２つの下位ノードが設けられる１つのトーナメント分岐（山）に向けられている。この実施例では、上位ノードが２個の単位論理回路に対して共通化される。つまり、この上位ノードに対応した接続配線を中心にして鏡像関係（ミラー）となるようにゲート電極、ソース，ドレイン領域が配置される。これにより、合計６個ものＭＯＳＦＥＴを効率よく配置させることができる。
【００２６】
図５には、図４のトーナメント分岐（山）を３個組み合わせたトーナメントロジック型デコーダ回路に向けた一実施例の素子レイアウト図が示されている。この実施例では、上記３個のトーナメント分岐（山）を組み合わせて２ビットのデコーダ回路が構成される。最上位ノードに対応した２つの単位論他回路は、前記図４の実施例と同様である。この２つの単位論理回路の出力ノードを入力ノードとする次位ビットの２つのトーナメント分岐（山）が上記同様に設けられる。この構成においても、単位論理回路が鏡像関係となるように配置されることによって、効率よく素子配置を行うようにすることができる。
【００２７】
図６には、この発明に係る単位論理回路を用いたトーナメントロジック型デコーダ回路の一実施例の回路図が示されている。この実施例のトーナメントロジック型デコーダ回路では、４ビットのアドレス信号Ａ０〜Ａ３を解読して０ないしＦの１６通りのデコード信号を形成する。
【００２８】
この実施例では、最上位ビットのアドレス信号Ａ３は、直列接続された２つのインバータ回路Ｎ７，Ｎ８により反転信号（ネガ信号）と非反転信号（ポジ信号）としてそのまま出力される。このネガ信号とポジ信号とは、アドレス信号Ａ２により形成される選択信号（ポジ信号，ネガ信号）を受ける単位論理回路ＵＬ２１〜ＵＬ２４の入力ノードの信号としてそのまま用いられる。つまり、アドレス信号Ａ３に対応した上記ネガ信号は、２つの単位論理回路ＵＬ２１とＵＬ２２からなるトーナメント分岐単位論理回路の入力ノードに伝えられる。アドレス信号Ａ３に対応した上記ポジ信号は、２つの単位論理回路ＵＬ２３とＵＬ２４からなるトーナメント分岐単位論理回路の入力ノードに伝えられる。
【００２９】
上記アドレス信号Ａ２を選択信号とする単位論理回路ＵＬ２１の出力ノードは、下位のアドレス信号Ａ１を選択信号とする２つの単位論理回路ＵＬ１１とＵＬ１２からなるトーナメント分岐単位論理回路の入力ノードに伝えられる。同様に、単位論理回路ＵＬ２２〜２４の出力ノードも、下位のアドレス信号Ａ１を選択信号とする２個ずつの単位論理回路ＵＬ１３とＵＬ１４、ＵＬ１５とＵＬ１６及びＵＬ１７とＵＬ１８からなる３個のトーナメント分岐単位論理回路の入力ノードにそれぞれ伝えられる。上記アドレス信号Ａ０〜Ａ２は、それぞれインバータ回路Ｎ１，Ｎ２〜Ｎ５，Ｎ６により選択信号（ネガ信号，ポジ信号）が形成される。
【００３０】
そして、上記アドレス信号Ａ１を選択信号とする単位論理回路ＵＬ１１の出力ノードは、最下位のアドレス信号Ａ０を選択信号とする２つの単位論理回路ＵＬ０１とＵＬ０２からなるトーナメント分岐単位論理回路の入力ノードに伝えられる。残り７個の単位論理回路ＵＬ１２ないしＵＬ１８の出力ノードにも、それぞれ２個ずつの単位論理回路が設けられる。この結果、最下位ビットのアドレス信号Ａ０を選択信号とする単位論理回路は、ＵＬ０１ないしＵＬ０Ｆのように１６個から構成され、それぞれから０ないしＦのような１６通りのデコード信号が出力される。
【００３１】
この実施例のトーナメントロジック型デコーダ回路方式は、大まかにいうならば、最上位アドレスを入力信号とし、以下のアドレス信号を制御信号とした図１の単位論理回路をトーナメント型に配置し、最下位アドレスで制御する単位論理回路の下位ノードをデコード出力とするものである。
【００３２】
図７には、図６のトーナメントロジック型デコーダ回路の動作の一例を説明するための説明図が示されている。この実施例では、アドレス信号Ａ３〜Ａ０として、（０１１０）が入力された場合の各ノードの状態が示されている。同図より、選択されたアドレスのみ黒太い実線で示したようにポジ信号が出力され、他の信号はそれぞれの段数が異なるもののハッチングで示したような何らかの形でネガ信号に固定されている。
【００３３】
この実施例では、選択信号はアドレス信号Ａ３の論理０による反転信号のハイレベルが、前記太い実線で示したようにアドレス信号Ａ２の論理１による単位論理回路の選択伝達経路、アドレス信号Ａ１の論理１による単位論理回路の選択信号伝達経路及びアドレス信号Ａ０の論理０による単位論理回路の選択信号伝達経路を通してデコード出力６からハイレベルの選択信号が出力される。
【００３４】
これに対して、デコード出力０は、アドレス信号Ａ１で形成された非選択時回路ノード固定ＮＭＯＳで形成されたロウレベルが、アドレス信号Ａ０の論理０による単位論理回路の選択信号伝達経路を通して出力される。このような信号経路は、デコード出力４、８、Ｃも同様である。デコード出力１は、アドレス信号Ａ０で形成された非選択時回路ノード固定ＮＭＯＳで形成されたロウレベルが出力される。このような信号経路は、デコード出力３、５、９、Ｃ、Ｆも同様である。デコード出力２は、アドレス信号Ａ２で形成された非選択時回路ノード固定ＮＭＯＳで形成されたロウレベルが、アドレス信号Ａ１の論理１による単位論理回路の選択信号伝達経路及びアドレス信号Ａ０の論理０による単位論理回路の選択信号伝達経路を通して出力される。このような信号経路は、デコード出力Ａも同様である。
【００３５】
そして、デコード出力Ｅは、選択信号はアドレス信号Ａ３の論理０による非反転信号のロウレベルが、アドレス信号Ａ２の論理１による単位論理回路の選択伝達経路、アドレス信号Ａ１の論理１による単位論理回路の選択信号伝達経路及びアドレス信号Ａ０の論理０による単位論理回路の選択信号伝達経路を通してデコード出力６からロウレベルの非選択信号として出力される。
【００３６】
本回路の基本動作は、アドレス信号のビット数の増加には関係無く、ビット数を増やす場合も、トーナメントの最下位ビットの単位論理回路を追加するだけでデコーダ回路を実現できる。この場合のＮビットデコーダ回路のトランジスタ数は入力バッファを除いた場合、図８に示したように、ＮＡＮＤ型を採用した場合より、５ビットで約５６％、６ビットで約４８％、７ビットで約４２％、８ビットで約３７％のようにビット数が増加すればするほど効果が現れる。つまり、素子の削減効果が大きくなる。また、デコーダの選択速度であるが、選択、非選択アドレス共にＮＡＮＤ回路を用いた場合よりも伝達速度が速くなるので、デコーダ回路としては同等かそれ以上の能力を有する。
【００３７】
図９には、この発明が適用される液晶表示システムの一実施例の主要部のブロック図が示されている。この実施例の表示システムでは、表示データを生成する図示しないマイクロプロセッサと、ＴＦＴドレインドライバＬＳＩ及びＧＡＴＥ（ゲート）ドライバト及び液晶パネルから構成される。
【００３８】
上記ＴＦＴドレインドライバＬＳＩは、特に制限されないが、１つの半導体集積回路装置により構成されており、液晶パネルの駆動に使用される電圧（表示電圧）を供給するための液晶駆動電圧発生回路（表示電圧発生回路）と、この液晶駆動電圧に基づいて液晶パネルを駆動するための液晶ドライバ（ＤＲＡＩＮドライバ）と、出力電圧制御チッチ及びコントローラ、メモリを含んでいる。上記コントローラは、上記ドレインドライバ及び液晶駆動電圧発生回路の動作を制御する。
【００３９】
上記液晶パネルの走査線電極（ゲート電極）は、ＧＡＴＥドライバにより順次に選択される。液晶パネルの信号線電極（ドレイン線）は、表示データに対応した液晶駆動電圧を出力するＤＲＡＩＮドライバにより駆動される。液晶パネルの上記走査線電極と信号線電極の交点に設けれられた１つの画素（ピクセル）により階調表示に対応した液晶駆動電圧が入力されて１フレーム期間保持することにより、アクティブマトリックス表示動作を行う。
【００４０】
つまり、液晶パネルは、アクティブＴＦＴ（薄膜トランジスタ）構成の液晶表示パネルからなり、複数の走査線電極（コモン電極）及び複数の信号線電極（セグメンド電極）の交点にＴＦＴトランジスタにより表示電圧が加えられる液晶画素から構成される。図示しないマイクロプロセッサは、表示データを形成するものであり、所定のデータ処理を行って、その結果を上記液晶パネルに表示させるための表示データ等を生成する。
【００４１】
図１０には、液晶表示駆動回路の一実施例のブロック図が示されている。この液晶表示駆動回路は、前記図９の上記ＤＲＡＩＮドライバ部に対応している。マイコンから入力された表示データは、コントローラ又は図示しないメモリ回路あるいは出力電圧制御ラッチにおいて少なくとも１走査線分の複数からなる表示データが保持されており、この発明に係るトーナメントロジック型デコーダ回路にパラレルに入力される。
【００４２】
上記トーナメントロジック型デコーダ回路は、上記複数からなる表示データに対応した複数個が設けられており、表示データを解読して階調選択信号を形成する。液晶表示パネルの信号線電極（ドレイン線）に対応して設けられた階調セレクタは、階調電圧生成回路で形成された複数通りの階調電圧の中から、上記表示データに対応した階調選択信号に従って１つの階調電圧を選択し、液晶表示パネルの信号線電極（ドレイン線）に上記階調電圧を出力する。
【００４３】
図１１には、図１０の複数の階調セレタクの内の１つの階調セレタクの一実施例の回路図が示されている。トーナメントロジック型デコーダ回路で形成された選択信号は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳスイッチの相補制御信号を形成するインバータ回路Ｎ１０，Ｎ１１等を通して出力される。この階調セレクタを通して階調入力に対して図１２に示したような電圧が出力される。このような出力階調レベルに対して、前記トーナメントロジック型デコーダ回路で形成された信号が低い場合には、上記ＣＭＯＳスイッチを通して上記階調電圧が出力できないために、上記インバータ回路Ｎ１０，Ｎ１１等にレベル変換機能が設けられ、階調電圧に対してＣＭＯＳスイッチの選択信号のレベルが十分高くなるようにされる。
【００４４】
複数の階調レベルに対して、上記ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴからなるＣＭＯＳスイッチが設けられ、出力側が共通接続されて液晶駆動電圧として出力される。この構成では、階調レベルを出力させる信号経路においては、上記ＣＭＯＳスイッチが１個設けられる。このため、スイッチＯＮ抵抗をＲとすると、表示ドライバでの出力抵抗はＲのように小さくできる。このため、前記説明したようにトーナメント型のスイッチトリーで複数の階調電圧の中から１つのを選択して出力させる構成に比べて、図２０の理想波形に近い液晶パネル充電電圧を得ることができ高い表示品質を得ることができる。
【００４５】
図１３には、この発明に係る単位論理回路を用いたトーナメントロジック型デコーダ回路の他の一実施例の回路図が示されている。この実施例のトーナメントロジック型デコーダ回路も、前記図６と同様に４ビットのアドレス信号Ａ０〜Ａ３を解読して０ないしＦの１６通りのデコード信号を形成する。
【００４６】
この実施例では、最上ビットのアドレス信号Ａ３は、ノアゲート回路Ｇ７，Ｇ８により選択信号（ネガ信号，ポジ信号）が形成される。上記ノアゲート回路Ｇ７，Ｇ８にはアドレス選択信号ＡＳが供給される。この信号ＡＳをハイレベル（論理１）とすることにより、上記ゲート回路Ｇ７とＧ８の信号レベルをアドレス信号Ａ３とは無関係にロウレベル（論理０）に設定することができる。この構成は、アドレス選択信号ＡＳをハイレベルにすることにより、全デコーダ出力０〜Ｆを非選択レベル（ロウレベル）にすることができる。
【００４７】
この実施例では、前記図６のインバータ回路Ｎ７，Ｎ８をゲート回路Ｇ７，Ｇ８に変更するだけの簡単な構成により、デコーダ出力０〜Ｆを同時に全非選択状態にすることができる。この構成は、例えばメモリ回路や液晶パネルに対して全非選択状態を作り出すときに有益なものとなる。
【００４８】
図１４には、この発明に係る単位論理回路を用いたトーナメントロジック型デコーダ回路の更に他の一実施例の回路図が示されている。この実施例のトーナメントロジック型デコーダ回路も、前記図６と同様に４ビットのアドレス信号Ａ０〜Ａ３を解読して０ないしＦの１６通りのデコード信号を形成する。
【００４９】
この実施例では、前記図６のアドレス信号Ａ０〜Ａ２に対応したインバータ回路Ｎ１〜Ｎ６をオアゲート回路Ｇ１〜Ｇ６に置き換えられ、アドレス信号Ａ３に対応したインバータ回路Ｎ７，Ｎ８がナンドゲート回路Ｇ７，Ｇ８に置き換えられる。そして、アドレス選択信号ＡＳは、上記ゲート回路Ｇ１〜Ｇ６に伝えられ、インバータ回路Ｎ９を介して反転されて上記ゲート回路Ｇ７とＧ８に伝えられる。
【００５０】
この構成は、アドレス選択信号ＡＳをハイレベル（論理１）にすると、アドレス信号Ａ３に無関係に上記最上ビットに対応した入力ノードがハイレベル（論理１）となり、アドレス信号Ａ０〜Ａ２には無関係にネガ信号（Ｎ）とポジ信号（Ｐ）ともにロウレベル（論理０）となり、各単位論理回路では選択伝達ＰＭＯＳがオン状態（つまり、スイッチが接続された状態）となる。そして、上記最上位ビットＡ３に対応した入力ノードが共にハイレベル（論理１）となるので、デコード出力信号０〜Ｆは全選択状態のハイレベルになる。
【００５１】
この実施例では、インバータ回路をノアゲート回路とナンドゲート回路に変更するだけの簡単な構成により、デコーダ出力０〜Ｆを同時に全選択状態にすることができる。この構成は、例えばメモリ回路や液晶パネルに対して全選択状態を作り出すときに有益なものとなる。
【００５２】
図１５には、この発明が適用されるスタティック型ＲＡＭの一実施例の回路図が示されている。メモリセルは、ＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるラッチ回路と、かかるラッチ回路の一対の入出力ノードと相補のデータ線との間に設けられたＮチャネルのアドレス選択ＭＯＳＦＥＴとから構成される。上記アドレス選択ＭＯＳＦＥＴのゲートはワード線に接続される。
【００５３】
上記メモリセルは、複数の相補のデータ線対と複数のワード線との交点に設けられる。ワード線選択回路は、上記複数のワード線の中から１つのワード線の選択信号を形成する。データ線選択回路は、上記複数対のデータ線の中から一対のデータ線を選択し、図示しないセンスアンプ等の増幅回路の入力端子にデータ線の読み出し信号を伝える。あるいは、図示しない書き込みアンプで形成された書き込み信号を上記一対のデータ線に伝え、ワード線が選択されたメモリセルに上記書き込み信号を書き込む。
【００５４】
図１６には、図１５のワード線選択回路の一実施例の回路図が示されている。この実施例は、前記図１３に示した全非選択機能を持つトーナメントロジック型デコーダ回路が用いられる。図１３に示したトーナメントロジック型デコーダ回路の出力部にインバータ回路からなるワードドライバが設けられて、ワード線ＷＬ０〜ＷＬ１５等のようなワード駆動信号が形成される。
【００５５】
この実施例では、スタティック型ＲＡＭに書き込みや読み出しも行わないデータ保持状態（スタンバイ状態）ときに、信号ＡＳのハイレベルにより全ワード線ＷＬ０〜ＷＬ１５等を非選択状態のロウレベルにすることができる。この構成は、前記図１５に示したようなスタティック型ＲＡＭにおいて、メモリセルのアドレス選択ＭＯＳＦＥＴを全てオフ状態にすることができる。これにより、データ線に設けられた図示しない負荷ＭＯＳＦＥＴ等から上記メモリセルを通して流れる直流電流の発生が防止でき、低消費電力化を図ることができる。
【００５６】
このようなメモリ回路に含まれるすべてのデコーダ回路部に本実施例のトーナメントロジック型デコーダ回路の適用が可能であり、その結果、前記のような全非選択機能を簡単に設けることの他、素子数が削減されることの結果レイアウト面積の縮小が可能である。
【００５７】
図１７には、この発明が適用された携帯電話装置の一実施例のブロック図が示されている。マイク（送話器）、スピーカ（受話器）に対応して音声インターフェイスが設けられる。アンテナに対応して送信電波を出力し、受信電波を入力する高周波インターフェイスが設けられる。信号処理（ベースバンド）を行うマイクロプロセッサ、ＤＳＰ（デジタル・シグナル・プロセッサ）及びＡＳＩＣ（論理回路）及びデータを記憶するメモリ回路が設けられる。メモリ回路は、スタティック型ＲＡＭや不揮発性メモリ（フラッシュメモリ）が用いられる。
【００５８】
前記説明した液晶コントローラ（ＬＳＩ）と液晶パネルが設けられて必要な表示動作が行われる。なお、ダイヤル入力や文字入力のためのスイッチ（ボタンや動作モードの切り替えを行うスイッチ（ボタン）は、ベースバンド部に含まれる。このような携帯電話装置に搭載される液晶コントローラは、液晶ドライバあるいは表示ＲＡＭにおいて、前記のようなトーナメントロジック型デコーダ回路を利用することにより、そのレイアウト面積の縮小効果が得られる。
【００５９】
ＴＦＴ液晶用のドレインドライバＬＳＩでは、それぞれに選択された液晶レベルを各出力端子よりパネルに出力する為に、出力端子ごとにデコーダ回路を内蔵している。この出力端子に接続する回路は液晶駆動電圧を出力するロジックであるので、高い電圧でも動作できる素子（高耐圧素子）で構成しなければならず、通常の単位素子よりも面積が大きい。
【００６０】
この発明に係るトーナメントロジック型デコーダ回路を採用することにより、この発明に先立って検討された図１８に示されたようなデコーダ回路を採用した場合に比べ、出力端子部の面積を約半分に削減できる。つまり、前記図１１に示した階調セレクタを用いた場合、出力のＯＮ抵抗の低減は実現されるが、デコーダ部も高耐圧で構成しなければならず、ＬＳＩのチップサイズがトーナメント方式の３倍となってしまう。通常の液晶駆動ＬＳＩでは階調セレクタ部はチップの約３０％であるのでチップ全体では６０％大きくなる。以上のことより、今後の液晶コントローラドライバＬＳＩの階調セレクタには、より少数の高耐圧ＣＭＯＳ構造で構成できるこの発明に係るトーナメントロジック型デコーダ回路デコーダ回路が有益なものとなる。
【００６１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、単位論理回路の素子レアウイトは、その回路構成に応じて種々の実施形態を採ることができる。この発明は、液晶駆動ＬＳＩやスタティック型ＲＡＭのようなメモリ回路に用いられるトーナメントロジック型デコーダ回路の他、アンドゲート回路又はオアゲート回路からなるタランダム論理回路にも広く利用することができる。
【００６２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１ＭＯＳＦＥＴのソース，ドレインの一方に第１入力信号を供給し、第１ＭＯＳＦＥＴのゲートに供給された第２入力信号が一方のレベルにあるときに第１入力信号の他方のレベルの信号を第１ＭＯＳＦＥＴのソース，ドレインの他方から出力させ、第２ＭＯＳＦＥＴのソース，ドレインの一方に第１入力信号を供給し、第２ＭＯＳＦＥＴのゲートに供給された第２入力信号が他方のレベルにあるときに第１入力信号の一方のレベルの信号を第２ＭＯＳＦＥＴのソース，ドレインの他方から出力させ、第３ＭＯＳＦＥＴのソース，ドレインの一方に与えられた第１入力信号の一方のレベルに対応した固定電位を、第３ＭＯＳＦＥＴのゲートに供給された第２入力信号が他方のレベルにあるときに第３ＭＯＳＦＥＴのソース，ドレインの他方から出力させることにより、簡単な構成で多用途に向けた単位論理回路を得ることができる。
【図面の簡単な説明】
【図１】この発明に係る論理回路の一実施例を示す回路図である。
【図２】この発明に係る論理回路の他の一実施例を示す回路図である。
【図３】図１の論理回路の一実施例の素子レイアウト図である。
【図４】図１の論理回路を２個組み合わせたトーナメントロジック型デコーダ回路の一実施例の素子レイアウト図である。
【図５】図４のトーナメント分岐を３個組み合わせたトーナメントロジック型デコーダ回路の一実施例の素子レイアウト図である。
【図６】この発明に係る単位論理回路を用いたトーナメントロジック型デコーダ回路の一実施例を示す回路図である。
【図７】図６のトーナメントロジック型デコーダ回路の動作の一例を説明するための説明図である。
【図８】この発明に係るトーナメントロジック型とＮＡＮＤ型のデコーダ回路との必要なトランジスタ数の比較説明図である。
【図９】この発明が適用される液晶表示システムの一実施例を示す主要部のブロック図である。
【図１０】液晶表示駆動回路の一実施例を示すブロック図である。
【図１１】図１０の階調セレタクの一実施例を示す回路図である。
【図１２】階調と電圧との関係を説明するための特性図である。
【図１３】この発明に係る単位論理回路を用いたトーナメントロジック型デコーダ回路の他の一実施例を示す回路図である。
【図１４】この発明に係る単位論理回路を用いたトーナメントロジック型デコーダ回路の更に他の一実施例を示す回路図である。
【図１５】この発明が適用されるスタティック型ＲＡＭの一実施例を示す回路図である。
【図１６】図１５のワード線選択回路の一実施例を示す回路図である。
【図１７】この発明が適用された携帯電話装置の一実施例を示すブロック図である。
【図１８】この発明に先立って検討されたデコーダ回路の回路図である。
【図１９】この発明に先立って検討された階調セレタクの回路図である。
【図２０】図１９の階調セレクタにより選択された液晶駆動信号の波形図である。
【符号の説明】
Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＵＬ０１〜ＵＬ２４…単位論理回路、Ｎ１〜Ｎ１１…インバータ回路、Ｇ１〜Ｇ８…ゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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