(57)【要約】【課題】同一パッケージ品に対して前世代から後世代へのチップの置き換えを容易化する。【解決手段】後世代のチップ内には、並列動作が可能な複数のメモリセルアレイ  Ａｒｒａｙ０，  Ａｒｒａｙ１，  Ａｒｒａｙ２，  Ａｒｒａｙ３，  Ａｒｒａｙ４，  Ａｒｒａｙ５，  Ａｒｒａｙ６，  Ａｒｒａｙ７  が配置される。メモリセルアレイ  Ａｒｒａｙ０，  Ａｒｒａｙ４、メモリセルアレイ  Ａｒｒａｙ１，  Ａｒｒａｙ５、メモリセルアレイ  Ａｒｒａｙ２，  Ａｒｒａｙ６、及び、メモリセルアレイ  Ａｒｒａｙ３，  Ａｒｒａｙ７は、それぞれ、１つのセルアレイブロックを構成する。動作の成功又は失敗を示すＰａｓｓ／Ｆａｉｌ信号は、セルアレイブロック毎に出力される。セルアレイブロックの数は、前世代のチップのメモリセルアレイの数又はセルアレイブロックの数に等しいのがよい。【選択図】    図７
2004152414.tif 000002
【特許請求の範囲】
【請求項１】
マトリクスに配置される複数のメモリセルユニットから構成される複数のメモリセルアレイを具備し、
前記複数のメモリセルアレイは、２つ以上のメモリセルアレイからなる複数のセルアレイブロックを構成し、セルアレイブロック毎に、動作の成功又は失敗を示す第１Ｐａｓｓ／Ｆａｉｌ信号を出力することを特徴とする半導体メモリ。
【請求項２】
前記動作は、前記複数のメモリセルアレイに対して並列に実行されることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記動作は、書き込み／消去動作であることを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記第１Ｐａｓｓ／Ｆａｉｌ信号は、前記２つ以上のメモリセルアレイの全ての動作が成功したか、又は、前記２つ以上のメモリセルアレイの少なくとも１つの動作が失敗したかを示すＰａｓｓ／Ｆａｉｌ信号であることを特徴とする請求項１に記載の半導体メモリ。
【請求項５】
前記第１Ｐａｓｓ／Ｆａｉｌ信号は、前記２つ以上のメモリセルアレイのうちの選択された１つのメモリセルアレイに対して、動作が成功したか、又は、失敗したかを示すＰａｓｓ／Ｆａｉｌ信号であることを特徴とする請求項１に記載の半導体メモリ。
【請求項６】
前記複数のメモリセルアレイの全ての動作が成功したか、又は、前記複数のメモリセルアレイの少なくとも１つの動作が失敗したかを示すチップ全体の第２Ｐａｓｓ／Ｆａｉｌ信号を出力することを特徴とする請求項４又は５に記載の半導体メモリ。
【請求項７】
前記第１Ｐａｓｓ／Ｆａｉｌ信号を出力するか、又は、前記第２Ｐａｓｓ／Ｆａｉｌ信号を出力するかは、コマンド信号により決定されることを特徴とする請求項６に記載の半導体メモリ。
【請求項８】
メモリセルアレイ毎に、動作の成功又は失敗を示すメモリセルアレイ毎の第２Ｐａｓｓ／Ｆａｉｌ信号を出力することを特徴とする請求項４又は５に記載の半導体メモリ。
【請求項９】
前記第１Ｐａｓｓ／Ｆａｉｌ信号を出力するか、又は、前記第２Ｐａｓｓ／Ｆａｉｌ信号を出力するかは、コマンド信号により決定されることを特徴とする請求項８に記載の半導体メモリ。
【請求項１０】
セルアレイブロック毎に、前記２つ以上のメモリセルアレイのうちの少なくともｎ（ｎは、複数）のメモリセルアレイの動作の成功又は失敗を示す少なくともｎの第２Ｐａｓｓ／Ｆａｉｌ信号を出力することを特徴とする請求項４又は５に記載の半導体メモリ。
【請求項１１】
前記第１Ｐａｓｓ／Ｆａｉｌ信号を出力するか、又は、前記第２Ｐａｓｓ／Ｆａｉｌ信号を出力するかは、コマンド信号により決定されることを特徴とする請求項１０に記載の半導体メモリ。
【請求項１２】
前記複数のメモリセルユニットの各々は、１つ以上のメモリセルを含んでいることを特徴とする請求項１に記載の半導体メモリ。
【請求項１３】
前記メモリセルは、電気的にデータの書き換えが可能な不揮発性メモリであることを特徴とする請求項１２に記載の半導体メモリ。
【請求項１４】
前記複数のメモリセルユニットの各々は、ＮＡＮＤセル型を有していることを特徴とする請求項１に記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に、並列動作を行うことが可能な複数のメモリセルアレイを有する不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
従来、半導体メモリの一つとして、電気的に書き換えが可能なＥＥＰＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている（例えば、特許文献１を参照）。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成し、これを一単位として、ビット線に接続するものである。
【０００４】
このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型基板又はｐ型ウェル内に集積形成される。
【０００５】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、その他端側のソースは、それぞれ選択ゲートトランジスタを介して共通ソース線に接続される。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００６】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。
【０００７】
データ書き込みの動作は、主に、ビット線コンタクトから最も離れた位置のメモリセルから順に行う。
【０００８】
まず、データ書き込み動作が開始されると、書き込みデータに応じて、ビット線には、０Ｖ（“１”−データ書き込みビット線）又は電源電圧Ｖｃｃ（“０”−データ書き込みビット線）を与え、ビット線コンタクト側の選択ゲート線には、Ｖｃｃが与えられる。この場合、“１”−データ書き込みビット線に接続された選択ＮＡＮＤセルでは、選択ゲートトランジスタを介してＮＡＮＤセル内チャネル部が０Ｖに固定される。
【０００９】
一方、“１”−データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内チャネル部は、選択ゲートトランジスタを介して、［Ｖｃｃ−Ｖｔｓｇ（Ｖｔｓｇは、選択ゲートトランジスタの閾値電圧）］まで充電された後に、フローティング状態となる。続いて、選択ＮＡＮＤセル内の選択メモリセルの制御ゲート線が、０Ｖ→Ｖｐｐ（＝２０Ｖ程度：書き込み用高電圧）、選択ＮＡＮＤセル内の他の制御ゲート線が、０Ｖ→Ｖｍｇ（＝１０Ｖ程度：中間電圧）となる。
【００１０】
“１”−データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤ内チャネル部が０Ｖに固定されているため、選択ＮＡＮＤセル内の選択メモリセルのゲート（＝Ｖｐｐ電位）とチャネル部（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生し、チャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択されたメモリセルのしきい値は、正方向にシフトし、“１”−データの書き込みが完了する。
【００１１】
“０”−データ書き込みビット線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤ内チャネル部がフローティング状態にある。このため、選択ＮＡＮＤセル内の制御ゲート線とチャネル部の間の容量カップリングの影響により、制御ゲート線電圧の上昇（０Ｖ→Ｖｐｐ，Ｖｍｇ）に伴い、チャネル部電位がフローティング状態を維持したまま［Ｖｃｃ−Ｖｔｓｇ］電位→Ｖｍｃｈ（＝８Ｖ程度）と上昇する。この時には、選択ＮＡＮＤセル内の選択メモリセルのゲート（＝Ｖｐｐ電位）とチャネル部（＝Ｖｍｃｈ）の間の電位差が１２Ｖ程度と比較的小さいため、電子注入が起こらない。従って、選択メモリセルのしきい値は、変化せず、負の状態に維持される。
【００１２】
データ消去は、選択されたＮＡＮＤセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全ての制御ゲートを０Ｖとし、ビット線、ソース線、ｐ型ウェル（もしくはｐ型基板）、非選択ＮＡＮＤセルブロック中の制御ゲート及び全ての選択ゲートに２０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮＤセルブロック中の全てのメモリセルで浮遊ゲートの電子がｐ型ウェル（もしくはｐ型基板）に放出され、しきい値電圧は、負方向にシフトする。
【００１３】
データ読み出し動作は、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを読み出し用中間電圧Ｖｒｅａｄ（≦４Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【００１４】
【特許文献１】
特開平９−８２９２３号公報
【００１５】
【発明が解決しようとする課題】
以上のようなＮＡＮＤセル型ＥＥＰＲＯＭは、通常、書き込み、消去などの動作が終了した後に、この動作が成功したか、又は、失敗したかを示すＰａｓｓ／Ｆａｉｌ信号を出力する機能を有している。即ち、例えば、書き込み／消去動作が終了した後に、Ｐａｓｓ／Ｆａｉｌ信号をチップ外に出力するためのコマンドを入力すると、Ｉ／ＯパッドからＰａｓｓ／Ｆａｉｌ信号が出力される。
【００１６】
また、図１４に示すように、近年のＮＡＮＤ型ＥＥＰＲＯＭは、１チップ内に複数のメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  を有し、かつ、高速動作を実現するために、これら複数のメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，
Ａｒｒａｙ２  ，  Ａｒｒａｙ３  が並列動作するように構成されている。
【００１７】
この場合、ＮＡＮＤ型ＥＥＰＲＯＭには、例えば、書き込み／消去動作が終了した後に、全てのメモリセルアレイに対して書き込み／消去動作が成功したか、又は、少なくとも１つのメモリセルアレイに対して書き込み／消去動作が失敗したかを示すＰａｓｓ／Ｆａｉｌ信号、即ち、チップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能が付加される。また、複数のメモリセルアレイの各々に対して、書き込み／消去動作が成功したか、又は、失敗したかを示す複数のＰａｓｓ／Ｆａｉｌ信号、即ち、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能が付加される。
【００１８】
表１は、図１４の不揮発性半導体メモリにおけるＰａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けの一例を示している。
【００１９】
【表１】
2004152414.tif 000003
【００２０】
【表２】
2004152414.tif 000004
【００２１】
表１及び表２から分かるように、通常、不揮発性半導体メモリは、チップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能（表１）を持つと共に、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能（表２）も持っている。
【００２２】
そして、例えば、表１の機能を実現するには、コマンドｃｏｍ−Ａをチップに与えればよく、また、表２の機能を実現するには、コマンドｃｏｍ−Ｂをチップに与えればよい。
【００２３】
ところで、図１４に示すように、パッケージ品に必要なメモリ容量が１チップで足りる場合（パッケージ品＝１ギガビット、メモリチップ容量＝１ギガビット）には、通常、パッケージ品内には、１個のチップのみを入れるが、図１５に示すように、パッケージ品に必要なメモリ容量が１チップでは足りない場合（パッケージ品＝２ギガビット、メモリチップ容量＝１ギガビット）には、パッケージ品内には、複数チップ、本例では、２個のチップを入れる必要がある。
【００２４】
また、図１５の不揮発性半導体メモリにおけるＰａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けは、図１４の半導体メモリの場合と同様に、表１及び表２に示すようになる。
【００２５】
即ち、２個のチップの選択は、チップアドレスにより行う。そして、選択されたチップに対して、表１又は表２に基づくステータスの下で、Ｐａｓｓ／Ｆａｉｌ信号の出力動作が実行される。
【００２６】
図１４及び図１５に示すパッケージ品に使用されるチップを第１世代とした場合、第２世代のチップは、デザインルールの縮小などにより、通常、第１世代が有するメモリ容量の２倍以上のメモリ容量を有する。従って、例えば、図１５に示すパッケージ品に、第２世代のチップを使用すれば、パッケージ品内には、１個のチップのみを入れればよいため、チップコストの低減を図れる。
【００２７】
しかし、従来の不揮発性半導体メモリは、Ｐａｓｓ／Ｆａｉｌ信号の出力モードとしては、チップ全体のＰａｓｓ／Ｆａｉｌ信号の出力モードと、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号の出力モードとからなる２種類の出力モードしか持っていない。これは、メモリチップの世代が進んでも同じであった。一方、メモリチップの世代が１つ進むと、１チップ内に配置される並列動作可能なメモリセルアレイ数は、２倍以上に増える。
【００２８】
このため、例えば、第２世代のチップに対するメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号の出力においては、表２に示すような第１世代のチップに対するＰａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けをそのまま使用することができない。
【００２９】
従って、第２世代のチップにおけるＰａｓｓ／Ｆａｉｌ信号を出力するシステムは、第１世代のチップにおけるそれとは異なるものとなるため、同一のパッケージ品に対して、メモリチップを、単純に、第１世代から第２世代に置き換えるということはできなくなる。
【００３０】
このように、従来は、同一パッケージ品に使用するチップを第１世代から第２世代に置き換えるということは、チップコストの低減を図るに当たって非常に有効となる。しかし、第１世代のチップにおけるＰａｓｓ／Ｆａｉｌ信号を出力するシステムと第２世代のチップにおけるＰａｓｓ／Ｆａｉｌ信号を出力するシステムとの間には、互換性がないため、結果として、同一パッケージ品に使用するチップを第１世代から第２世代に置き換えることが困難となる、という問題があった。
【００３１】
本発明は、このような問題を解決するためになされたものであり、その目的は、Ｐａｓｓ／Ｆａｉｌ信号を出力するシステムに関して、前世代のチップと後世代のチップとの間に互換性を持たせることにより、同一パッケージ品に対して、前世代のチップから後世代のチップへの置き換えを容易にし、チップコストの低減を図ることにある。
【００３２】
【課題を解決するための手段】
本発明の半導体メモリは、マトリクスに配置される複数のメモリセルユニットから構成される複数のメモリセルアレイを備え、前記複数のメモリセルアレイは、２つ以上のメモリセルアレイからなる複数のセルアレイブロックを構成し、セルアレイブロック毎に、動作の成功又は失敗を示す第１Ｐａｓｓ／Ｆａｉｌ信号を出力する。
【００３３】
前記動作は、通常、前記複数のメモリセルアレイに対して並列に実行される。前記動作は、書き込み／消去動作であるのが一般的である。
【００３４】
前記第１Ｐａｓｓ／Ｆａｉｌ信号は、例えば、前記２つ以上のメモリセルアレイの全ての動作が成功したか、又は、前記２つ以上のメモリセルアレイの少なくとも１つの動作が失敗したかを示すＰａｓｓ／Ｆａｉｌ信号である。
【００３５】
前記第１Ｐａｓｓ／Ｆａｉｌ信号は、例えば、前記２つ以上のメモリセルアレイのうちの選択された１つのメモリセルアレイに対して、動作が成功したか、又は、失敗したかを示すＰａｓｓ／Ｆａｉｌ信号である。
【００３６】
本発明の半導体メモリは、さらに、前記複数のメモリセルアレイの全ての動作が成功したか、又は、前記複数のメモリセルアレイの少なくとも１つの動作が失敗したかを示すチップ全体の第２Ｐａｓｓ／Ｆａｉｌ信号を出力する。
【００３７】
前記第１Ｐａｓｓ／Ｆａｉｌ信号を出力するか、又は、前記第２Ｐａｓｓ／Ｆａｉｌ信号を出力するかは、例えば、コマンド信号により決定される。
【００３８】
本発明の半導体メモリは、さらに、メモリセルアレイ毎に、動作の成功又は失敗を示すメモリセルアレイ毎の第２Ｐａｓｓ／Ｆａｉｌ信号を出力する。
【００３９】
前記第１Ｐａｓｓ／Ｆａｉｌ信号を出力するか、又は、前記第２Ｐａｓｓ／Ｆａｉｌ信号を出力するかは、例えば、コマンド信号により決定される。
【００４０】
本発明の半導体メモリは、さらに、セルアレイブロック毎に、前記２つ以上のメモリセルアレイのうちの少なくともｎ（ｎは、複数）のメモリセルアレイの動作の成功又は失敗を示す少なくともｎの第２Ｐａｓｓ／Ｆａｉｌ信号を出力する。
【００４１】
前記第１Ｐａｓｓ／Ｆａｉｌ信号を出力するか、又は、前記第２Ｐａｓｓ／Ｆａｉｌ信号を出力するかは、例えば、コマンド信号により決定される。
【００４２】
前記複数のメモリセルユニットの各々は、例えば、１つ以上のメモリセルを含んでいる。前記メモリセルは、例えば、電気的にデータの書き換えが可能な不揮発性メモリである。
【００４３】
前記複数のメモリセルユニットの各々は、例えば、ＮＡＮＤセル型を有する。
【００４４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体メモリについて詳細に説明する。
【００４５】
（１）    概要
図１は、本発明の実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの主要部を示している。
【００４６】
メモリセルアレイ１０１に対して、データ書き込み、読み出し、再書き込み及びベリファイ読み出しを行うために、ビット線制御回路１０２が設けられている。このビット線制御回路１０２は、データ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力を入力として受ける。
【００４７】
また、メモリセルアレイ１０１に対して、制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０５が設けられる。基板電位制御回路１０７は、メモリセルアレイ１０１が形成されるｐ型基板（または、ｐ型ウェル）の電位を制御する。また、データ書き込み動作時に、書き込み用高電圧発生回路１０９は、書き込み用高電圧Ｖｐｐ（≦２０Ｖ）を発生し、書き込み用中間電圧発生回路１１０は、中間電圧Ｖｍｇ（≦１０Ｖ）を発生する。
【００４８】
読み出し用中間電圧発生回路１１１は、データ読出し時に、読み出し用中間電圧Ｖｒｅａｄを発生する。また、消去用高電圧発生回路１１２は、消去動作時に、消去用高電圧Ｖｐｐ（≦２０Ｖ）を発生する。
【００４９】
ビット線制御回路１０２は、主に、ＣＭＯＳフリップフロップから成り、書き込みためのデータのラッチやビット線の電位を読むためのセンス動作、また、書き込み後のベリファイ読み出しのためのセンス動作、さらに、再書き込みデータのラッチを行う。
【００５０】
図２（ａ），（ｂ）は、メモリセルアレイの１つのＮＡＮＤセル部分の平面図と等価回路図であり、図３（ａ）は、図２（ａ）のＡ−Ａ’線に沿う断面図、図３（ｂ）は、図２（ａ）のＢ−Ｂ’線に沿う断面図である。
【００５１】
素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。１つのＮＡＮＤセルに着目して説明すると、この例では、８個のメモリセルＭ１〜Ｍ８が直列接続されて、１つのＮＡＮＤセルを構成している。
【００５２】
メモリセルは、シリコン基板１１上に形成される。メモリセルは、ゲート絶縁膜１３上の浮遊ゲート電極１４（１４１，１４２，・・・１４８）と、層間絶縁膜１５上の制御ゲート電極１６（１６１，１６２，・・・１６８）とから構成される。制御ゲート電極１６（１６１，１６２，・・・１６８）は、ワード線として機能する。
【００５３】
ｎ型拡散層（１９０，１９１，・・・１９１０）は、メモリセルのソース／ドレインとなる。ｎ型拡散層（１９０，１９１，・・・１９１０）は、互いに隣接するメモリセル同士で共用され、その結果、複数のメモリセルが直列接続されて、ＮＡＮＤセルが構成される。
【００５４】
ＮＡＮＤセルのドレイン側及びソース側には、それぞれ、選択ゲート電極１４９，１６９，１４１０，１６１０が形成される。選択ゲート電極１４９，１６９，１４１０，１６１０は、メモリセルの浮遊ゲート電極１４（１４１，１４２，・・・１４８）及び制御ゲート電極１６（１６１，１６２，・・・１６８）と同時に形成される。
【００５５】
メモリセル及び選択トランジスタは、ＣＶＤ酸化膜１７により覆われる。ビット線１８は、ＣＶＤ酸化膜１７上に配置され、ＮＡＮＤセルの一端、即ち、ドレイン側拡散層１９に接続される。
【００５６】
制御ゲート電極１６（１６１，１６２，・・・１６８）は、制御ゲート線ＣＧ１，ＣＧ２，・・・ＣＧ８となり、選択ゲート電極１４９，１６９，１４１０，１６１０は、選択ゲート線ＳＧ１，ＳＧ２となる。
【００５７】
図４は、マトリクスに配置されたＮＡＮＤセルから構成されるメモリセルアレイの等価回路を示している。
【００５８】
制御ゲート線ＣＧ１，ＣＧ２，・・・ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２が延びる方向に配置される複数のＮＡＮＤセルユニットは、１つのブロックを構成する。具体的には、図４の破線で囲まれた領域が１つのブロックとなる。通常の読み出し／書き込み動作においては、複数のブロックのうちの１つだけが選択される。選択されたブロックは、選択ブロックとなる。
【００５９】
図５は、ＮＡＮＤセル型ＥＥＰＲＯＭのチップ構成の一例を示している。
【００６０】
ＮＡＮＤセル型ＥＥＰＲＯＭのチップは、メモリセルアレイ、ビット線制御回路、ロウデコーダ回路、パッド領域、及び、［周辺回路＋バスライン］領域を含んでいる。
【００６１】
ＮＡＮＤセル型ＥＥＰＲＯＭのチップ構成は、上述のように、複数の要素から構成されるが、以下（図６以降）の説明では、簡単のため、チップ外形とセルアレイのみを示すことにする。
【００６２】
（１）    実施例１
・  ２ギガビットパッケージ品に対するチップの置き換え
パッケージ品に必要なメモリ容量が２ギガビットである場合について考える。
【００６３】
第１世代のＥＥＰＲＯＭチップは、例えば、図１４に示すように、４つのメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  を有し、チップ全体のメモリ容量は、１ギガビットとなっている。
【００６４】
この場合、図１４に示すように、パッケージ品に必要なメモリ容量が１ギガビットであれば、パッケージ品内には、１個のＥＥＰＲＯＭチップを入れれば足りる。しかし、本例では、パッケージ品に必要なメモリ容量は、２ギガビットであるため、図１５に示すように、パッケージ品内には、２個のＥＥＰＲＯＭチップを入れなければならない。
【００６５】
２個のＥＥＰＲＯＭチップの選択は、チップアドレスにより実行される。選択されたＥＥＰＲＯＭチップでは、コマンドｃｏｍ−Ａがチップに与えられると、表１に示すＰａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けに従い、チップ全体のＰａｓｓ／Ｆａｉｌ信号が出力される。また、コマンドｃｏｍ−Ｂがチップに与えられると、表２に示すＰａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けに従い、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号が出力される。
【００６６】
ところで、第１世代（第１のデザインルールを使用した世代）よりも後の第２世代（第１のデザインルールよりも小さい第２のデザインルールを使用した世代）では、１つのＥＥＰＲＯＭチップが持つメモリ容量は、第１世代のＥＥＰＲＯＭチップのメモリ容量よりも大きくなる。
【００６７】
例えば、第１世代のＥＥＰＲＯＭチップの最大メモリ容量が１ギガビットである場合には、第２世代のＥＥＰＲＯＭチップの最大メモリ容量は、２ギガビットとなる。この場合には、図７に示すように、２ギガビットパッケージ品に対して、第１世代の２個のＥＥＰＲＯＭチップを、第２世代の１個のＥＥＰＲＯＭチップに置き換えることが可能になる。
【００６８】
通常、一定のメモリ容量（例えば、１ビット）当たりのチップコストは、第１世代のチップよりも、第２世代のチップの方が小さくなるため、この置き換えにより、パッケージ品のコストの低下を実現できる。
【００６９】
しかし、第１世代のチップを第２世代のチップに置き換える際に注意しなければならない点は、システムの互換性である。
【００７０】
ＮＡＮＤセル型ＥＥＰＲＯＭには、通常、チップのＰａｓｓ／Ｆａｉｌ状態を出力する機能が備えられており、例えば、書き込み／消去動作後に、これらの動作が成功したか、又は、失敗したかを示すＰａｓｓ／Ｆａｉｌ信号を出力することが可能となっている。このＰａｓｓ／Ｆａｉｌ信号は、Ｐａｓｓ／Ｆａｉｌ出力用コマンドがチップに入力された後、Ｉ／Ｏパッドから出力される。
【００７１】
即ち、Ｐａｓｓ／Ｆａｉｌ信号出力時の流れとしては、▲１▼  Ｐａｓｓ／Ｆａｉｌ出力用コマンド入力  →  ▲２▼  Ｐａｓｓ／Ｆａｉｌ信号の出力、となる。
【００７２】
表３及び表４は、図７の第２世代のＥＥＰＲＯＭチップにおけるＰａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けの一例を示している。
【００７３】
【表３】
2004152414.tif 000005
【００７４】
【表４】
2004152414.tif 000006
【００７５】
表３及び表４の例では、使用するデータ入出力端子は、Ｉ／Ｏ０〜Ｉ／Ｏ７の８本であり、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から出力されるデータは、最大で、８ビットとなっている。これは、本発明におけるチップの置き換えを分かり易くするためのもので、第１世代のＥＥＰＲＯＭチップ（表１及び表２）に合せたものである。
【００７６】
以下の説明では、このように、８本のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を使用する例（８ビット出力）について説明するが、本発明は、この場合に限定されるものではなく、例えば１ビット出力、２ビット出力、４ビット出力、１６ビット出力、３２ビット出力などの場合に応用することも可能である。
【００７７】
表３は、チップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する場合のステータスを示している。この場合には、Ｐａｓｓ／Ｆａｉｌ出力用コマンドとして、ｃｏｍ−Ａがチップに与えられる。
【００７８】
チップ全体のＰａｓｓ／Ｆａｉｌ信号の出力動作では、チップ内の全てのメモリセルアレイに対して所定の動作が成功した場合には、Ｐａｓｓ信号（＝“０”）を出力し、チップ内の少なくとも１つのメモリセルアレイに対して所定の動作が失敗した場合には、Ｆａｉｌ信号（＝“１”）を出力する。チップ全体のＰａｓｓ／Ｆａｉｌ信号は、データ入出力端子Ｉ／Ｏ０から出力される。
【００７９】
チップ全体のＰａｓｓ／Ｆａｉｌ信号は、例えば、図７のＥＥＰＲＯＭチップの場合、８つのメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  からそれぞれ出力されるＰａｓｓ／Ｆａｉｌ信号の論理和（オア）をとることにより得られる（Ｐａｓｓ＝“０”、Ｆａｉｌ＝“１”の場合）。
【００８０】
表３におけるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスは、表１におけるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスと一致している。例えば、いずれの場合も、チップ全体のＰａｓｓ／Ｆａｉｌ信号は、データ入出力端子Ｉ／Ｏ０から出力される。
【００８１】
従って、第２世代のＥＥＰＲＯＭに、チップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能を設けることに関しては、第１世代のチップと第２世代のチップとの間で互換性が保たれており、図１５に示す２個の第１世代チップを用いた２ギガビットパッケージ品を、図７に示す１個の第２世代チップを用いた２ギガビットパッケージ品に置き換えることができる。
【００８２】
表４は、チップ全体のＰａｓｓ／Ｆａｉｌ信号を出力すると共に、複数のメモリセルアレイからなるセルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号を出力する場合のステータスを示している。この場合には、Ｐａｓｓ／Ｆａｉｌ出力用コマンドとして、ｃｏｍ−Ｂがチップに与えられる。
【００８３】
チップ全体のＰａｓｓ／Ｆａｉｌ信号の出力動作については、表３で、既に説明したため、ここでは、省略する。
【００８４】
複数のメモリセルアレイからなるセルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号の出力動作では、セルアレイブロック内の全てのメモリセルアレイに対して所定の動作が成功した場合には、そのセルアレイブロックからＰａｓｓ信号（＝“０”）を出力し、セルアレイブロック内の少なくとも１つのメモリセルアレイに対して所定の動作が失敗した場合には、そのセルアレイブロックからＦａｉｌ信号（＝“１”）を出力する。セルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号は、データ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ４から出力される。
【００８５】
セルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号は、例えば、図７のＥＥＰＲＯＭチップの場合、１つのセルアレイブロックを構成する２つのメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ４  からそれぞれ出力されるＰａｓｓ／Ｆａｉｌ信号の論理和（オア）をとることにより得られる（Ｐａｓｓ＝“０”、Ｆａｉｌ＝“１”の場合）。他のセルアレイブロックについても、同様である。
【００８６】
メモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ４  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ信号は、データ入出力端子Ｉ／Ｏ１から出力され、メモリセルアレイ  Ａｒｒａｙ１  ，  Ａｒｒａｙ５  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ信号は、データ入出力端子Ｉ／Ｏ２から出力され、メモリセルアレイ  Ａｒｒａｙ２  ，  Ａｒｒａｙ６  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ信号は、データ入出力端子Ｉ／Ｏ３から出力され、メモリセルアレイ  Ａｒｒａｙ３  ，  Ａｒｒａｙ７  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ信号は、データ入出力端子Ｉ／Ｏ４から出力される。
【００８７】
表４におけるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスは、表２におけるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスと一致している。例えば、いずれの場合も、Ｐａｓｓ／Ｆａｉｌ信号は、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ４から出力される。
【００８８】
従って、第２世代のＥＥＰＲＯＭに、チップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能を設けると共に、複数のメモリセルアレイからなるセルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を設ける場合には、第１世代のチップと第２世代のチップとの間で互換性が保たれており、図１５に示す２個の第１世代チップを用いた２ギガビットパッケージ品を、図７に示す１個の第２世代チップを用いた２ギガビットパッケージ品に置き換えることができる。
【００８９】
ここで、例えば、２ギガビットパッケージ品に対して、第１世代の２個のチップ（１個のチップのメモリ容量は、１ギガビット）から第２世代の１個のチップ（１個のチップのメモリ容量は、２ギガビット）に置き換える場合に、両世代の間でシステムの互換性を確保するための原理について説明する。
【００９０】
まず、２ギガビットパッケージ品内に第１世代の２個のチップを搭載するシステムの場合には、図１５に示すように、１ビットのチップアドレスにより、チップの選択を行う。Ｐａｓｓ／Ｆａｉｌ信号は、選択されたチップのみから出力される。このときの選択されたチップにおけるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスは、例えば、表２に示すようになる。
【００９１】
ところで、パッケージ品に接続された外部装置からパッケージ品を見た場合には、図１５のパッケージ品は、図６に示すようなチップイメージとなる。即ち、図１５のパッケージ品は、図６のパッケージ品に等しいとみなすことができる。図６では、パッケージ品内には、１個のチップが搭載され、そのチップ内には、４個のメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  が配置される。また、１個のメモリセルアレイＡｒｒａｙ  ｉ  （  ｉ  ＝  ０，１，２，３  ）は、２つの領域を有し、その２つの領域は、チップアドレスにより選択される。表２のステータスの下で、４個のメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  からは、Ｐａｓｓ／Ｆａｉｌ信号が出力される。
【００９２】
図６において、４個のメモリセルアレイ（点線で囲んだ部分）  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  を、それぞれ、セルアレイブロックと考え、１個のメモリセルアレイＡｒｒａｙ  ｉ  内の２つの領域を、それぞれ、独立したメモリセルアレイと考えると、図６のパッケージ品は、第２世代のチップを使用した図７のパッケージ品に等しくなる。
【００９３】
但し、図７のパッケージ品では、図６のチップアドレスに対応するものはなく、また、１チップ内には、８個のメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  が存在する。
【００９４】
通常、書き込み、消去、読み出しなどの動作においては、高速化を実現するために、８個のメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  は、並列動作する。このため、第２世代のチップにおいて、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号の出力形式を採用すると、少なくとも、８つのＰａｓｓ／Ｆａｉｌ信号を出力するために、８個のデータ入出力端子が必要になる。
【００９５】
この場合には、表２に示すデータ入出力端子のステータスに等しいステータスを採用することができず、第１世代のチップと第２世代のチップとの間で、システムの互換性を確保することができない。
【００９６】
そこで、図７に示すような第２世代のチップにおいては、２つのメモリセルアレイを含むセルアレイブロック（点線で囲んだ部分）から１つのＰａｓｓ／Ｆａｉｌ信号を出力するようなシステムを構成する。
【００９７】
この場合には、図７における４つのセルアレイブロックから４つのＰａｓｓ／Ｆａｉｌ信号が出力されることになるため、表４に示すようなデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスにより、Ｐａｓｓ／Ｆａｉｌ信号を出力できる。つまり、第１世代のチップと第２世代のチップとの間で、システムの互換性を確保できる。
【００９８】
なお、セルアレイブロックから１つのＰａｓｓ／Ｆａｉｌ信号を出力するようなシステムとは、例えば、セルアレイブロックを構成する複数のメモリセルアレイからそれぞれ出力されるＰａｓｓ／Ｆａｉｌ信号の論理和（オア）をとり、これを、セルアレイブロックのＰａｓｓ／Ｆａｉｌ信号とするようなシステムをいう（Ｐａｓｓ＝“０”、Ｆａｉｌ＝“１”の場合）。
【００９９】
本例では、第２世代のチップのメモリセルアレイの数（メモリ容量）が、第１世代のチップのメモリセルアレイの数（メモリ容量）の２倍になる場合について述べたが、本発明は、一般に、メモリセルアレイの数がｎ（ｎは自然数）倍になる場合に適用できる。この場合には、セルアレイブロック内のメモリセルアレイの数は、全てのセルアレイブロックの間で、等しくなる。
【０１００】
また、これらの場合に限らず、本発明は、第２世代のチップのメモリセルアレイの数が、第１世代のチップのメモリセルアレイの数よりも単に多くなる場合にも、応用することができる。この場合には、セルアレイブロック内のメモリセルアレイの数は、一定とならない。
【０１０１】
本例では、セルアレイブロックからは、そのセルアレイブロック内の複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号の論理和をとった信号が出力されるが、Ｐａｓｓ＝“１”、Ｆａｉｌ＝“０”の場合には、論理積（アンド）となる。
【０１０２】
また、本例では、セルアレイブロックからは、そのセルアレイブロック内の複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとった１つの信号を出力するが、これに代えて、そのセルアレイブロック内の複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号を選択的に出力するようにしてもよい。
【０１０３】
以上のように、本発明によれば、チップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能及びメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能に加え、複数のメモリセルアレイからなるセルアレイブロックを新規に設定し、セルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を新たに設けている。
【０１０４】
従って、Ｐａｓｓ／Ｆａｉｌ信号を出力するシステムに関して、前世代のチップと後世代のチップとの間に互換性を持たせることができるため、同一パッケージ品に対して、前世代のチップから後世代のチップへの置き換えを容易にし、チップコストの低減を図ることができる。
【０１０５】
次に、上述した本発明の不揮発性半導体メモリに、さらに、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を付加する例について説明する。
【０１０６】
表５は、図７の第２世代のＥＥＰＲＯＭチップにおけるＰａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けの一例を示している。
【０１０７】
【表５】
2004152414.tif 000007
【０１０８】
同一パッケージ品に対して、第１世代のチップから第２世代のチップへの置き換えのみを考慮した場合には、例えば、図１５に示す第１世代のチップにおけるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータス（表１及び表２）に対して、図７に示す第２世代のチップにおけるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータス（表３及び表４）を規定すれば足りる。
【０１０９】
しかし、例えば、図７に示す第２世代のチップの特徴の一つは、８個のメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  を並列動作させることによる高速動作機能にある。
【０１１０】
この高速動作機能を実効的なものにするには、８個のメモリセルアレイ  Ａｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  を並列動作させると共に、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を付加することが重要となる。
【０１１１】
そこで、図７に示す第２世代のＥＥＰＲＯＭチップに、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を付加する。この機能を実施するには、例えば、Ｐａｓｓ／Ｆａｉｌ出力用コマンドとして、ｃｏｍ−Ｃをチップに与えればよい。
【０１１２】
この場合、例えば、Ｐａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けは、表５に示すようになる。即ち、８個のメモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  から出力される８個のＰａｓｓ／Ｆａｉｌ信号は、８個のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から出力される。
【０１１３】
このように、本例では、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を付加しているため、同一パッケージ品に対して、第１世代のチップから第２世代のチップへの置き換えを容易化できると共に、第２世代のチップにおける高速動作機能を実現できる。
【０１１４】
次に、上述の本発明の不揮発性半導体メモリの変形例について説明する。
【０１１５】
上述の例では、セルアレイブロックからは、そのセルアレイブロック内の複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとった１つの信号を出力したが、本例では、そのセルアレイブロック内の複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号を選択的に出力する。
【０１１６】
このように、本例では、セルアレイブロック内の選択された１つのメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号を、セルアレイブロック毎に出力する。
【０１１７】
表６〜表９は、図７の第２世代のＥＥＰＲＯＭチップにおけるＰａｓｓ／Ｆａｉｌ信号のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７への割付けの一例を示している。
【０１１８】
【表６】
2004152414.tif 000008
【０１１９】
コマンドｃｏｍ−Ａが入力された場合には、チップ全体のＰａｓｓ／Ｆａｉｌ信号が出力される。このときのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスは、表６に示すようになる。
【０１２０】
【表７】
2004152414.tif 000009
【０１２１】
コマンドｃｏｍ−Ｂが入力された場合には、セルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号が出力される。このときのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスは、表７に示すようになる。
【０１２２】
４つのセルアレイブロック内の８個のメモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  のうちの４個のメモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  が選択される。これら選択されたメモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  のＰａｓｓ／Ｆａｉｌ信号が、セルアレイブロック毎に出力される。
【０１２３】
【表８】
2004152414.tif 000010
【０１２４】
コマンドｃｏｍ−Ｃが入力された場合には、セルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号が出力される。このときのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスは、表８に示すようになる。
【０１２５】
４つのセルアレイブロック内の８個のメモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  のうちの４個のメモリセルアレイＡｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  が選択される。これら選択されたメモリセルアレイＡｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  のＰａｓｓ／Ｆａｉｌ信号が、セルアレイブロック毎に出力される。
【０１２６】
【表９】
2004152414.tif 000011
【０１２７】
コマンドｃｏｍ−Ｄが入力された場合には、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号が出力される。このときのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７のステータスは、表９に示すようになる。
【０１２８】
本例においては、表６のステータスは、表１のステータスと同じである。また、表７及び表８のステータスは、表２のステータスと同じである。従って、同一パッケージ品に対して、第１世代のチップから第２世代のチップへの置き換えを容易化できる。さらに、表９に示すようなメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号の出力機能を設ければ、第２世代のチップにおける高速動作機能を実現できる。
【０１２９】
以上、本発明の説明を行ったが、本発明は、上述の例に限定されるものではなく、種々変更可能である。
【０１３０】
上述の例では、第１世代のＥＥＰＲＯＭチップが４個のメモリセルアレイを有し、第２世代のＥＥＰＲＯＭチップが８個のメモリセルアレイを有する場合に、同一パッケージ品に対して、第１世代の２個のチップを第２世代の１個のチップに置き換える例について説明した。
【０１３１】
これに対し、例えば、本発明は、第１世代のＥＥＰＲＯＭチップが４個のメモリセルアレイを有し、第２世代のＥＥＰＲＯＭチップが８個のメモリセルアレイを有し、第３世代のＥＥＰＲＯＭチップが１６個のメモリセルアレイを有する場合に、同一パッケージ品に対して、第１世代の４個のチップを第２世代の２個のチップに置き換え、又は、第２世代の２個のチップを第３世代の１個のチップに置き換える場合にも適用できる。
【０１３２】
（２）    実施例２
・  ４ギガビットパッケージ品に対するチップの置き換え
図８は、４ギガビットパッケージ品に、第１世代のチップを４個搭載した例を示している。図９は、４ギガビットパッケージ品に、第２世代のチップを２個搭載した例を示している。図１０は、４ギガビットパッケージ品に、第３世代のチップを１個搭載した例を示している。
【０１３３】
このように、同一パッケージ品に対して、第１世代のチップから第２世代のチップへの置き換えを実行し、さらに、第２世代のチップから第３世代のチップへの置き換えを実行することができる。
【０１３４】
ここで、第１世代のチップは、４個のメモリセルアレイと１ギガビットのメモリ容量を有し、第２世代のチップは、８個のメモリセルアレイと２ギガビットのメモリ容量を有し、第３世代のチップは、１６個のメモリセルアレイと４ギガビットのメモリ容量を有するものとする。
【０１３５】
図８に示す第１世代のＥＥＰＲＯＭチップは、図１５に示す第１世代のＥＥＰＲＯＭチップと同様に、表１に示すチップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能及び表２に示すメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を有している。
【０１３６】
図９に示す第２世代のＥＥＰＲＯＭチップは、図７に示す第２世代のＥＥＰＲＯＭチップと同様に、表３又は表６に示すチップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能及び表４又は表７，８に示すセルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を有している。さらに、図９に示す第２世代のＥＥＰＲＯＭチップは、図７に示す第２世代のＥＥＰＲＯＭチップと同様に、表５又は表９に示すメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を付加してもよい。
【０１３７】
図１０に示す第３世代のＥＥＰＲＯＭチップは、表１０に示すチップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能及び表１１に示すセルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を有している。
【０１３８】
表１１の機能は、セルアレイブロック内の複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとるものであるが、表７及び表８の場合と同様に、選択されたメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号を出力する機能にしてもよい。
【０１３９】
【表１０】
2004152414.tif 000012
【０１４０】
【表１１】
2004152414.tif 000013
【０１４１】
さらに、図１０に示す第３世代のＥＥＰＲＯＭチップは、表１２及び表１３に示すメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を付加してもよい。
【０１４２】
【表１２】
2004152414.tif 000014
【０１４３】
【表１３】
2004152414.tif 000015
【０１４４】
図１０では、１６個のメモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  ，  Ａｒｒａｙ８  ，  Ａｒｒａｙ９  ，  Ａｒｒａｙ１０  ，  Ａｒｒａｙ１１  ，  Ａｒｒａｙ１２  ，  Ａｒｒａｙ１３  ，  Ａｒｒａｙ１４  ，  Ａｒｒａｙ１５  に対して、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、８個しかないため、表１２及び表１３に示すように、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号は、２回（ｃｏｍ−Ｃ，ｃｏｍ−Ｄ）で読み出す。
【０１４５】
表１２及び表１３の機能は、セルアレイブロック内の選択された複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号を、セルアレイブロック毎に出力する機能ということもできる。
【０１４６】
図１１は、４ギガビットパッケージ品に、第２世代のチップを２個搭載した例を示している。図１２は、外部装置から図１１のパッケージ品を見た場合のチップイメージを示している。図１３は、４ギガビットパッケージ品に、第３世代のチップを１個搭載した例を示している。
【０１４７】
図１１に示す第２世代のＥＥＰＲＯＭチップは、図７に示す第２世代のＥＥＰＲＯＭチップと同様に、表３又は表６に示すチップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能及び表４又は表７，８に示すセルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を有している。さらに、図９に示す第２世代のＥＥＰＲＯＭチップは、図７に示す第２世代のＥＥＰＲＯＭチップと同様に、表５又は表９に示すメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を付加してもよい。
【０１４８】
図１３に示す第３世代のＥＥＰＲＯＭチップは、表１４に示すチップ全体のＰａｓｓ／Ｆａｉｌ信号を出力する機能及び表１５に示すセルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を有している。
【０１４９】
表１５の機能は、セルアレイブロック内の複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとるものであるが、表７及び表８の場合と同様に、選択されたメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号を出力する機能にしてもよい。
【０１５０】
【表１４】
2004152414.tif 000016
【０１５１】
【表１５】
2004152414.tif 000017
【０１５２】
さらに、図１３に示す第３世代のＥＥＰＲＯＭチップは、表１６及び表１７に示すメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能を付加してもよい。
【０１５３】
【表１６】
2004152414.tif 000018
【０１５４】
【表１７】
2004152414.tif 000019
【０１５５】
図１３では、１６個のメモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ１  ，  Ａｒｒａｙ２  ，  Ａｒｒａｙ３  ，  Ａｒｒａｙ４  ，  Ａｒｒａｙ５  ，  Ａｒｒａｙ６  ，  Ａｒｒａｙ７  ，  Ａｒｒａｙ８  ，  Ａｒｒａｙ９  ，  Ａｒｒａｙ１０  ，  Ａｒｒａｙ１１  ，  Ａｒｒａｙ１２  ，  Ａｒｒａｙ１３  ，  Ａｒｒａｙ１４  ，  Ａｒｒａｙ１５  に対して、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、８個しかないため、表１６及び表１７に示すように、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号は、２回（ｃｏｍ−Ｃ，ｃｏｍ−Ｄ）で読み出す。
【０１５６】
本例では、さらに、表１５のセルアレイブロック内の複数のメモリセルアレイのＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとる機能と、表１６及び表１７のメモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号を出力する機能とを組み合わせても良い。
【０１５７】
【表１８】
2004152414.tif 000020
【０１５８】
表１８の機能は、例えば、図１３のメモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ８  のＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとり、その結果を、メモリセルアレイＡｒｒａｙ０  ，  Ａｒｒａｙ８  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ出力として、データ入出力端子Ｉ／Ｏ０から出力したものである。
【０１５９】
同様に、メモリセルアレイＡｒｒａｙ１  ，  Ａｒｒａｙ９  のＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとり、その結果を、メモリセルアレイＡｒｒａｙ１  ，  Ａｒｒａｙ９  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ出力として、データ入出力端子Ｉ／Ｏ１から出力する。
【０１６０】
メモリセルアレイＡｒｒａｙ２  ，  Ａｒｒａｙ１０  のＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとり、その結果を、メモリセルアレイＡｒｒａｙ２  ，  Ａｒｒａｙ１０  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ出力として、データ入出力端子Ｉ／Ｏ２から出力する。
【０１６１】
メモリセルアレイＡｒｒａｙ３  ，  Ａｒｒａｙ１１  のＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとり、その結果を、メモリセルアレイＡｒｒａｙ３  ，  Ａｒｒａｙ１１  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ出力として、データ入出力端子Ｉ／Ｏ３から出力する。
【０１６２】
メモリセルアレイＡｒｒａｙ４  ，  Ａｒｒａｙ１２  のＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとり、その結果を、メモリセルアレイＡｒｒａｙ４  ，  Ａｒｒａｙ１２  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ出力として、データ入出力端子Ｉ／Ｏ４から出力する。
【０１６３】
メモリセルアレイＡｒｒａｙ５  ，  Ａｒｒａｙ１３  のＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとり、その結果を、メモリセルアレイＡｒｒａｙ５  ，  Ａｒｒａｙ１３  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ出力として、データ入出力端子Ｉ／Ｏ５から出力する。
【０１６４】
メモリセルアレイＡｒｒａｙ６  ，  Ａｒｒａｙ１４  のＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとり、その結果を、メモリセルアレイＡｒｒａｙ６  ，  Ａｒｒａｙ１４  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ出力として、データ入出力端子Ｉ／Ｏ６から出力する。
【０１６５】
メモリセルアレイＡｒｒａｙ７  ，  Ａｒｒａｙ１５  のＰａｓｓ／Ｆａｉｌ信号の論理和又は論理積をとり、その結果を、メモリセルアレイＡｒｒａｙ７  ，  Ａｒｒａｙ１５  からなるセルアレイブロックのＰａｓｓ／Ｆａｉｌ出力として、データ入出力端子Ｉ／Ｏ７から出力する。
【０１６６】
（３）    その他
上述の例では、１個のＮＡＮＤセルを構成する直列接続されたメモリセルの数が８個の場合について説明したが、１個のＮＡＮＤセルは、８個ではなく、例えば、２、４，１６，３２，６４個などであってもよい。
【０１６７】
本発明は、２つの選択トランジスタの間に１つのメモリセルのみが配置されるいわゆる３ｔｒ−ＮＡＮＤセルにも適用できる。
【０１６８】
上述の例では、ＮＡＮＤセル型ＥＥＰＲＯＭについて説明を行なったが、本発明は、ＮＡＮＤセル型ＥＥＰＲＯＭ以外のデバイス、例えば、ＮＯＲセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭ、選択トランジスタ付きＮＯＲセル型ＥＥＰＲＯＭなどにも適用できる。
【０１６９】
なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭの詳細に関しては、例えば、”Ｈ．  Ｏｎｏｄａｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇｅｓｔ，  １９９２，  ｐｐ．  ５９９−６０２”に、ＡＮＤセル型ＥＥＰＲＯＭの詳細に関しては、例えば、”Ｈ．  Ｋｕｍｅ  ｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇｅｓｔ，  １９９２，
ｐｐ．  ９９１−９９３”に記載されている。
【０１７０】
本発明は、主に、電気的に書き換えが可能な不揮発性半導体メモリに適用されるが、例えば、その他の不揮発性半導体メモリ、ＤＲＡＭや、ＳＲＡＭなどにも適用できると考えられる。
【０１７１】
以上、実施例を用いて本発明の説明を行なったが、本発明は、その要旨を逸脱しない範囲で種々変更可能である。
【０１７２】
【発明の効果】
以上、説明したように、本発明の例によれば、チップ動作に関するＰａｓｓ／Ｆａｉｌ結果を出力するに当たり、チップ全体のＰａｓｓ／Ｆａｉｌ信号、メモリセルアレイ毎のＰａｓｓ／Ｆａｉｌ信号に加えて、チップ内の複数のメモリセルアレイからなるセルアレイブロック毎のＰａｓｓ／Ｆａｉｌ信号を出力可能とした。これにより、後世代のチップ内にセルアレイブロックを１個以上設けることにより、同一パッケージ品に対して、前世代のチップから後世代のチップへの置き換えが可能になる。
【０１７３】
なお、前世代のチップから後世代のチップへの置き換えに際しては、後世代のチップ内のセルブロックの数は、前世代のチップ内のメモリセルアレイの数又はセルブロックの数と同じにするのがよい。
【０１７４】
この置き換えが可能になったことにより、チップコストが低い後世代のチップを大容量パッケージ品に対して使用することができ、その結果、安価なパッケージ品を実現することができる。
【図面の簡単な説明】
【図１】本発明の例に関わるＥＥＰＲＯＭの主要部を示すブロック図。
【図２】ＮＡＮＤセルの例を示す図。
【図３】ＮＡＮＤセルの構造例を示す断面図。
【図４】ＮＡＮＤセルアレイの回路例を示す回路図。
【図５】ＮＡＮＤセル型ＥＥＰＲＯＭのチップレイアウトの例を示す図。
【図６】外部装置から図１５のパッケージ品を見た場合のチップイメージを示す図。
【図７】第２世代の１個のチップを搭載したパッケージ品を示す図。
【図８】第１世代の４個のチップを搭載したパッケージ品を示す図。
【図９】第２世代の２個のチップを搭載したパッケージ品を示す図。
【図１０】第３世代の１個のチップを搭載したパッケージ品を示す図。
【図１１】第２世代の２個のチップを搭載したパッケージ品を示す図。
【図１２】外部装置から図１１のパッケージ品を見た場合のチップイメージを示す図。
【図１３】第３世代の１個のチップを搭載したパッケージ品を示す図。
【図１４】第１世代の１個のチップを搭載したパッケージ品を示す図。
【図１５】第１世代の２個のチップを搭載したパッケージ品を示す図。
【符号の説明】
１０１          ：メモリセルアレイ、
１０２          ：ビット線制御回路、
１０３          ：カラムデコーダ、
１０４          ：アドレスバッファ、
１０５          ：ロウデコーダ、
１０６          ：データ入出力バッファ、
１０７          ：基板バイアス回路、
１０９          ：書き込み用高電圧発生回路、
１１０          ：書き込み用中間電圧発生回路、
１１１          ：読み出し用中間電圧発生回路、
１１２          ：消去用高電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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