(57)【要約】【課題】ＯＦＦ状態の出力端子からの流入電流を最小限に保ち接地電位にすることが可能な電圧源回路を実現する。【解決手段】ＣＯＮＴ信号がハイレベルの場合、ＯＰアンプ１は非動作（ＯＦＦ）状態になりＰＭＯＳトランジスタ３のゲート電圧をＶＤＤに持ち上げたまま固定された状態となるため、ＰＭＯＳトランジスタ３はＯＦＦとなる。さらに電源端子５にはＰＭＯＳトランジスタ１５のゲートおよびソースが接続されており、ドレインはＮＭＯＳトランジスタ１３を介してＮＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２よりなるカレントミラー回路１０に接続されている。カレントミラー回路１０の出力であるＮＭＯＳトランジスタ１２のドレインはＮＭＯＳトランジスタ１４を介して出力端子４に接続されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
非反転入力側に任意の電圧が印加されたＯＰアンプの出力が第１のＭＯＳトランジスタのゲートに接続され、前記第１のＭＯＳトランジスタのドレインと接地電位との間に接続された複数の抵抗素子の任意の接続点が前記ＯＰアンプの反転入力側に接続され、ソースとゲートが電源に接続された第２のＭＯＳトランジスタのドレイン電流がカレントミラー回路により所定の倍率の電流に変換され、前記カレントミラー回路の出力が前記第１のＭＯＳトランジスタのドレインに接続されていることを特徴とする電圧源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の電圧源回路に関するものである。
【０００２】
【従来の技術】
電圧源回路の従来例としては特許文献１，２などを例示することができる。図２は、従来の電圧源回路を説明するための回路図であって、１はＯＰアンプであり、その非反転入力端子にはＶＡの電圧を有する基準電圧源２が接続され、出力はＰＭＯＳトランジスタ３のゲートに接続されている。ＰＭＯＳトランジスタ３のドレインは抵抗素子Ｒ１および抵抗素子Ｒ２の直列回路を介して接地され、抵抗素子Ｒ１と抵抗素子Ｒ２の接続点はＯＰアンプ１の反転入力端子に接続されて、ＰＭＯＳトランジスタ３の分圧されたドレイン電圧がＯＰアンプ３の反転入力端子に印加される。４は出力端子、５は電源端子である。また、６はＮＭＯＳトランジスタであり、そのゲートおよびＯＰアンプ１には制御端子７が接続されている。また、ＮＭＯＳトランジスタ６のソースは接地され、ドレインは抵抗素子Ｒ３を介してＰＭＯＳトランジスタ３のドレインに接続されている。なお、抵抗素子Ｒ１，Ｒ２，Ｒ３は、抵抗値も同符号で表すものとする。
【０００３】
上記構成において、制御端子７に入力されるＣＯＮＴ信号がロウレベルになっている場合は、ＯＰアンプ１が動作（ＯＮ）状態になるとともにＮＭＯＳトランジスタ６がＯＦＦ状態になるため、出力端子４には通常の基準電圧ＶＲＥＦ＝ＶＡ・（１＋Ｒ１／Ｒ２）が出力される。逆にＣＯＮＴ信号がハイレベルの場合は、ＯＰアンプ１が非動作（ＯＦＦ）状態になり、ＰＭＯＳトランジスタ３のゲート電圧をＶＤＤに持ち上げたまま固定された状態となる。このときＣＯＮＴ信号がハイレベルとなっているため、ＮＭＯＳトランジスタ６がＯＮ状態になり、ＯＦＦ状態にあるＰＭＯＳトランジスタ３から抵抗素子Ｒ３を通して電流を流そうとするため、出力端子４の電圧ＶＲＥＦは接地電位となる。
【０００４】
以上のように、ＣＯＮＴ信号により出力端子電圧を制御し、通常動作の場合にはＶＲＥＦ＝ＶＡ・（１＋Ｒ１／Ｒ２）、基準電圧が不要な場合にはＶＲＥＦが接地電位となる動作が行われる。
【０００５】
【特許文献１】
特開昭６３−１５０７１３号公報
【特許文献２】
特開昭６３−２５５７１８号公報
【０００６】
【発明が解決しようとする課題】
図２に示す従来の電圧源回路では、ＣＯＮＴ信号がハイレベルの場合、ＯＰアンプ１はＯＦＦ状態になり、ＰＭＯＳトランジスタ３のゲート電圧をＶＤＤに持ち上げたまま固定された状態となり、ＯＮ状態のＮＭＯＳトランジスタ６は、抵抗素子Ｒ３を介して出力端子４を接地電位にしようとする。
【０００７】
しかしながら、ＯＦＦ状態にあるＰＭＯＳトランジスタ３からリーク電流ＩＬ３が流れるため、ＮＭＯＳトランジスタ６のオン抵抗を無視すれば抵抗素子Ｒ３にはＶ３＝ＩＬ３・Ｒ３なる電位差が発生するため、出力端子４は接地電位から上昇する。さらにリーク電流ＩＬ３は高温時に増加するため、出力端子４の電位は高温時にさらに上昇するという問題が発生する。また抵抗素子Ｒ３のインピーダンスを小さくするかあるいは抵抗素子Ｒ３を除去して出力端子４を直接ＮＭＯＳトランジスタ６でドライブすればＶＲＥＦは低くなるが、その場合、出力端子４の出力インピーダンスが小さくなりすぎて、外部から余計な電流が流入してしまうという問題が発生する。
【０００８】
従って、ＣＯＮＴ信号をロウレベルにした場合、通常の基準電圧を出力する動作は問題なく行われるが、ＣＯＮＴ信号をハイレベルにしてオフ状態にした場合には、高温時のリーク電流による出力端子の電位上昇や、出力端子に接続されている回路からの流入電流が増加するという問題があった。
【０００９】
本発明は、上記従来の課題を解決するものであり、電圧源がオフになった場合に、出力端子からの流入電流を最小限に保ちながら確実に接地電位とすることが可能な電圧源回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明の電圧源回路は、非反転入力側に任意の電圧が印加されたＯＰアンプの出力が第１のＭＯＳトランジスタのゲートに接続され、前記第１のＭＯＳトランジスタのドレインと接地電位との間に接続された複数の抵抗素子の任意の接続点が前記ＯＰアンプの反転入力側に接続され、ソースとゲートが電源に接続された第２のＭＯＳトランジスタのドレイン電流がカレントミラー回路により所定の倍率の電流に変換され、前記カレントミラー回路の出力が前記第１のＭＯＳトランジスタのドレインに接続されていることを特徴とするものである。
【００１１】
上記構成によれば、電圧源がオフになって温度が上昇した場合でも、出力端子からの流入電流を最小限に保ちながら出力電圧を接地電位にすることが可能になる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。  図１は、本発明の一実施の形態における電圧源回路を示したものである。なお、図２と同一の素子には同一符号を付してある。すなわち、１はＯＰアンプ、２は基準電圧源、３はＰＭＯＳトランジスタ、４は出力端子、５は電源端子、７は制御端子、Ｒ１およびＲ２は抵抗素子である。また、１１，１２，１３，１４はＮＭＯＳトランジスタ、１５はＰＭＯＳトランジスタ、１０はカレントミラー回路である。
【００１３】
ＯＰアンプ１の非反転入力端子にはＶＡの電圧を有する基準電圧源２が接続され、出力はＰＭＯＳトランジスタ３のゲートに接続されている。ＰＭＯＳトランジスタ３のドレインは抵抗素子Ｒ１および抵抗素子Ｒ２の直列回路を介して接地され、抵抗素子Ｒ１と抵抗素子Ｒ２の接続点はＯＰアンプ１の反転入力端子に接続されて、ＰＭＯＳトランジスタ３の分圧されたドレイン電圧がＯＰアンプ３の反転入力端子に印加される。
【００１４】
ＰＭＯＳトランジスタ１５のゲートおよびソースは電源端子５に接続されてＯＦＦ状態になっており、ＰＭＯＳトランジスタ１５のドレインはＮＭＯＳトランジスタ１３を介してＮＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２により形成されるカレントミラー回路１０の入力側に接続されている。カレントミラー回路１０の出力であるＮＭＯＳトランジスタ１２のドレインはＮＭＯＳトランジスタ１４を介して出力端子４に接続されており、カレントミラー回路１０のＯＮ／ＯＦＦはＮＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４のゲートをＣＯＮＴ信号により制御することにより行われる。
【００１５】
このように構成された本実施の形態における電圧源回路について、以下その動作を説明する。最初にＣＯＮＴ信号がロウレベルの場合について考える。この場合にはＯＰアンプ１はＯＮ状態になりＰＭＯＳトランジスタ３のドレインに接続された抵抗素子Ｒ１および抵抗素子Ｒ２により分圧された電圧がＯＰアンプ１の反転入力端子に印加され、さらにＯＰアンプ１の非反転入力端子にＶＡなる基準電圧が印加されていることにより、出力端子４のＶＲＥＦにはＶＡ（１＋Ｒ１／Ｒ２）なる電圧が出力される。またＮＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４は、そのゲートにロウレベルが印加されているためＯＦＦとなっている。このときＮＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２により形成されるカレントミラー回路１０はＯＦＦとなり、ＰＭＯＳトランジスタ１５のリーク電流ＩＬ１５はミラーされることはないためＮＭＯＳトランジスタ１４のドレインには電流が流れない。
【００１６】
次に、ＣＯＮＴ信号がハイレベルの場合について考える。この場合には、ＯＰアンプ１はＯＦＦ状態になり、ＰＭＯＳトランジスタ３のゲート端子をＶＤＤに持ち上げたまま固定状態となるため、ＰＭＯＳトランジスタ３はＯＦＦ状態となっている。また、ＰＭＯＳトランジスタ３からはリーク電流ＩＬ３が流れ、ＰＭＯＳトランジスタ３のドレインに接続されている抵抗素子Ｒ１および抵抗素子Ｒ２に電位差が発生するため、出力端子４の電位は接地電位から上昇しようとする。
【００１７】
しかしながら、ＮＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４がＯＮしているために、ソースとゲートがＶＤＤに接続されたＰＭＯＳトランジスタ１５のドレインからのリーク電流ＩＬ１５が、ＮＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２により構成されるカレントミラー回路１０によりミラー電流としてＮＭＯＳトランジスタ１４のドレインから流れることになる。そのときＰＭＯＳトランジスタ１５のリーク電流ＩＬ１５をＰＭＯＳトランジスタ３のリーク電流ＩＬ３よりも大きくなるようにカレントミラー回路１０のミラー比を設定してＮＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１４から電流を流すようにすれば、ＰＭＯＳトランジスタ３のリーク電流を吸収するために、出力端子４の電位はほぼ接地電位となる。
【００１８】
ＮＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１４は、比較的小さなＰＭＯＳトランジスタ１５のリーク電流ＩＬ１５を流せればよいので、それらトランジスタのサイズは小さなもので十分である。従って出力端子４のインピーダンスは必要以上に小さくならないため、電圧源回路がＯＦＦ状態になりＶＲＥＦが接地電位になった場合でも、出力端子４からの流入電流は最小になる。また温度が変化した場合でも、出力端子４を接地電位に固定している要因は、同じＰＭＯＳトランジスタのリーク電流であるＩＬ１５とＩＬ３の比であるために、ＮＭＯＳトランジスタ１４のドレイン電流は必要以上に大きくならず、出力端子４からの流入電流はほとんど変化することがない。
【００１９】
【発明の効果】
以上説明したように、本発明によれば、ＯＮ、ＯＦＦ可能な電圧源回路において、ＯＦＦ状態のときに温度が上昇した場合でも、出力端子からの流入電流を最小限に保ちながら出力電圧を接地電位にすることが可能な電圧源回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における電圧源回路図
【図２】従来の電圧源回路図
【符号の説明】
１  ＯＰアンプ
２  基準電圧源
３，１５  ＰＭＯＳトランジスタ
４  出力端子
５  電源端子
７  制御端子
１０  カレントミラー回路
１１，１２，１３，１４  ＮＭＯＳトランジスタ
【図１】
2004152092.tif 000003
【図２】
2004152092.tif 000004