(57)【要約】【課題】消費電流をより低減することができるパワーオンリセット回路装置を提供する。【解決手段】電流経路制御回路３７は、定常電流カット信号がアクティブになると、抵抗１を介して流れる電流経路を遮断してＦＥＴ３をオフ状態にし、ＮＡＮＤゲート１６によりパワーオンリセット（ＰＯＲ）の解除状態を維持させ、前記信号がインアクティブとなるＰＯＲ回路装置３８の通常動作時には前記電流経路を確保する。そして、ＰＯＲ信号がハイレベルとなりリセット解除状態になると、コンデンサ３２に抵抗３１を介して充電が行われ、コンデンサ３２の端子電圧が所定のしきい値レベルを超えるとＯＲゲート３６がハイレベル信号を出力し、電流経路制御回路３７により前記電流経路を遮断する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源が投入されるとその電源電圧が降圧用抵抗機能素子を介してゲートに印加されることで、グランド側に接続されている抵抗機能素子に電源電流を供給して第１基準点の電位を上昇させる第１ＦＥＴ、及びグランド側に接続されている第１コンデンサに電源電流を供給して第２基準点の電位を上昇させる第２ＦＥＴと、電源端子と前記第１コンデンサとの間に逆方向接続される第１ダイオードとを備え、前記第１及び第２基準点の電位が双方とも所定のレベルを超えた場合に、パワーオンリセットを解除するように信号を出力するパワーオンリセット回路装置において、
外部より与えられる電流カット信号がアクティブになると、前記降圧用抵抗機能素子を介して流れる電流経路を遮断することで前記第１ＦＥＴをオフ状態にすると共に前記パワーオンリセットの解除状態を維持するように動作し、前記電流カット信号がインアクティブである場合は、前記電流経路を確保することで前記第１及び第２基準点の電位に基づくパワーオンリセットの制御を可能とするように動作する電流経路制御手段と、
前記パワーオンリセット信号の出力端子とグランドとの間に接続される、抵抗機能素子及び第２コンデンサよりなる直列回路と、
前記電源端子と前記抵抗機能素子及びコンデンサの共通接続点との間に逆方向接続される第２ダイオードと、
前記電流経路制御手段における電流カット信号の入力点に出力端子が接続され、一方の入力端子に前記電流カット信号が与えられ、他方の入力端子が前記共通接続点に接続されており、何れかの入力端子に与えられる信号がアクティブになると、前記入力点を前記電流カット信号のアクティブレベルにする論理回路とを備えたことを特徴とするパワーオンリセット回路装置。
【請求項２】
前記抵抗機能素子は、ゲートがグランドに接続されるＰチャネルＭＯＳＦＥＴで構成されていることを特徴とする請求項１記載のパワーオンリセット回路装置。
【請求項３】
前記抵抗機能素子は、ゲートが電源端子に接続されるＮチャネルＭＯＳＦＥＴで構成されていることを特徴とする請求項１記載のパワーオンリセット回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＣＰＵに動作用電源が投入された場合に、所定の時間が経過し、電源電圧が安定した状態になった時点で当該ＣＰＵに出力されているリセット信号を解除するためのパワーオンリセット回路装置に関する。
【０００２】
【従来の技術】
図５は、従来のパワーオンリセット回路装置を用いてなるシステム構成の一例を示すものである。パワーオンリセット回路１００は、ＣＰＵ１０２のパワーオンリセットを行うものであり、電源ＶＣＣが投入されるとロウレベルのリセット信号を出力し、例えば数１０ｍ〜数１００ｍ秒後にリセット信号をハイレベルにすることでＣＰＵ１０２のリセットを解除する。
【０００３】
クロック同期回路１０１は、パワーオンリセット回路１００より出力されるリセット信号を、クロック信号に同期させてＣＰＵ１０２に出力するための回路である。また、パワーオンリセット回路１００は、ＣＰＵ１０２に対してリセット信号を直接出力するようにもなっているが、これは、クロック同期でリセット解除をする必要がない機能部分に使用される。
【０００４】
図６は、パワーオンリセット回路１００の一構成例を示すものである。電源端子ＶＣＣとグランドとの間には、抵抗１及びＮチャネルＭＯＳＦＥＴ２の直列回路と、ＰチャネルＭＯＳＦＥＴ３及び抵抗４の直列回路と、ＰチャネルＭＯＳＦＥＴ５及びコンデンサ６の直列回路とが接続されている。ＦＥＴ５のソース−ドレイン間には、ダイオード７が逆方向接続されている。
【０００５】
ＦＥＴ３のゲートは、ＦＥＴ２のドレイン（Ｅ点）に接続されている。また、ＦＥＴ３のゲートには、ＰチャネルＭＯＳＦＥＴ８のソース及びＮチャネルＭＯＳＦＥＴ９のドレインが接続されており、ＦＥＴ８のドレイン及びＮチャネルＭＯＳＦＥＴ９のソース（Ｄ点）は、ＮチャネルＭＯＳＦＥＴ１０のドレインに接続されている。そのＦＥＴ１０のソースは、グランドに接続されている。
【０００６】
ＦＥＴ３のドレイン（Ａ点）は、２個のインバータ（ＩＮＶ）ゲート１１，１２を介してＮＡＮＤゲート１３の一方の入力端子に接続されており、ＦＥＴ５のドレイン（Ｂ点）は、２個のＩＮＶゲート１４，１５を介してＮＡＮＤゲート１３の他方の入力端子に接続されている。そして、ＮＡＮＤゲート１３の出力端子は、３入力ＮＡＮＤゲート１６の１つの入力端子に接続されており、３入力ＮＡＮＤゲート１６の出力端子からは２つのＩＮＶゲート１７，１８を介してパワーオンリセット信号が出力されるようになっている。
【０００７】
ここで、図７に示すように、パワーオンリセット回路１００には、外部より定常電流カット信号が与えられるようになっている。即ち、クロック同期回路１０１及びＣＰＵ１０２はデジタル回路であるから、定常的な消費電流はきわめて低い。しかし、パワーオンリセット回路１００は、後述するように、リセットを解除している定常的な状態においてもある程度の電流が流れるような構成となっている。
【０００８】
そこで、定常電流カット信号は、製品出荷前の段階で、パワーオンリセット回路１００がリセット解除状態で流す電流を遮断し、システム全体について過剰なリーク電流が流れていないかどうかをチェックするために使用される。
【０００９】
再び図６を参照する。定常電流カット信号（Ｃ点）は、ＩＮＶゲート１９を介してＦＥＴ９のゲート，ＩＮＶゲート２０及び２１並びに３入力ＮＡＮＤゲート１６の入力端子に与えられている。ＩＮＶゲート２１の出力端子は、ＩＮＶゲート２２を介して３入力ＮＡＮＤゲート１６の入力端子に接続されている共に、コンデンサ２３を介してグランドに接続されている。そして、ＩＮＶゲート２０の出力端子は、ＦＥＴ８及び１０のゲートに接続されている。
【００１０】
次に、パワーオンリセット回路１００の動作について説明する。尚、定常電流カット信号は、リーク電流テストを行なう場合以外はロウレベルに設定される。電源ＶＣＣが投入された直後は、各ＦＥＴは何れもオンオフ不定の状態となっており（定常電流カット信号のレベルも不定）、ＦＥＴ２，３は、夫々ドレイン，ソース側に電源電流を流す。また、ＦＥＴ５も同様の状態であり、コンデンサ６に充電が行われる。
【００１１】
その後、極めて短時間内に定常電流カット信号のレベルがロウに確定し、ＦＥＴ８，９はオン、ＦＥＴ１０はオフとなる。そして、ＮＡＮＤゲート１３の入力端子は何れもロウレベルであるから、３入力ＮＡＮＤゲート１６の入力端子は全てハイレベルとなり、ロウレベルのリセット信号が出力されてＣＰＵ１０２はリセット状態となる。
【００１２】
また、この時、ＦＥＴ１０がオフとなることでＦＥＴ８，９を介して電流は流れなくなるが、ＦＥＴ２のゲート電位がハイレベルとなってＦＥＴ２がオンする。これにより、抵抗１を介して流れる電流経路が確保されるので、Ｅ点及びＤ点の電位は抵抗１で降圧された中間電位となり、その結果、ＦＥＴ２，３，５はオンオフ不定の状態で電流を流し続ける。
【００１３】
ＦＥＴ３，５を介して電流が流れることで、図７に示すように、電源電圧の上昇に伴ってＡ点の電位は上昇し、Ｂ点の電位も、コンデンサ６の端子電圧が上昇することで上昇する。そして、Ａ点，Ｂ点の電位が、夫々ＩＮＶゲート１１，１４の反転しきい値を超えると、ＮＡＮＤゲート１３の入力端子が何れもハイレベルとなり、その出力端子はロウレベルとなる。従って、次段のＮＡＮＤゲート１６の出力端子はハイレベルとなり、ＣＰＵ１０２のリセットは解除される。
【００１４】
また、何らかの原因によって電源電圧が低下した場合には、コンデンサ６の充電電荷がダイオード７を介して電源ＶＣＣ側に抜けるので、Ａ点，Ｂ点の電位が夫々ＩＮＶゲート１１，１４の反転しきい値を下回ると、ＮＡＮＤゲート１３の出力端子はハイレベルとなる。従って、次段のＮＡＮＤゲート１６の出力端子はロウレベルとなり、ＣＰＵ１０２はリセットされる。
【００１５】
そして、リーク電流の有無をテストする場合は、定常電流カット信号をハイレベルにする。すると、ＦＥＴ８，９はオフ、ＦＥＴ１０はオンとなるので、ＦＥＴ２のゲートはロウレベルとなってオフ、ＦＥＴ３のゲートはハイレベルとなってオフとなる。尚、ＦＥＴ５のゲートレベルはロウとなるのでＦＥＴ５はオンとなるが、コンデンサ６を充電した状態にあるので電流は殆ど流れない。
【００１６】
従って、オンオフ不定の状態であったＦＥＴ２，３，５は夫々オフ、オフ、オンに確定し、ＦＥＴ２，３を介して流れる電流を遮断することができ、パワーオンリセット回路１００における消費電流は極めて小さくなるはずである。この状態で流れる電源電流を測定することで、パワーオンリセット回路１００若しくはシステム全体についてのリーク電流の有無を検出することができる。尚、出願人は、この従来技術に対応する先行技術文献を特定することはできなかった。
【００１７】
【発明が解決しようとする課題】
以上のように、パワーオンリセット回路１００は、リセット信号を解除した後の定常状態においても、ＦＥＴ２，３を介して電流（暗電流）が流れ続ける構成であるため、消費電流が大きくなってしまうという問題があった。
本発明は上記事情に鑑みてなされたものであり、その目的は、消費電流をより低減することができるパワーオンリセット回路装置を提供することにある。
【００１８】
【課題を解決するための手段】
請求項１記載のパワーオンリセット回路装置によれば、電流経路制御手段は、電流カット信号がアクティブ（例えば、ハイとする）になると、降圧用抵抗機能素子を介して流れる電流経路を遮断して第１ＦＥＴをオフ状態にすると共に、パワーオンリセットの解除状態を維持する。また、電流経路制御手段は、電流カット信号がインアクティブである場合、即ち、パワーオンリセット回路装置の通常動作時においては、降圧用抵抗機能素子を介して流れる電流経路を確保することで、通常のパワーオンリセット制御が可能となるようにする。
【００１９】
そして、ロウアクティブのパワーオンリセット信号がハイレベル、即ちリセット解除状態になると、直列回路の第２コンデンサに抵抗機能素子を介して充電が行われてその端子電圧が上昇し、所定のしきい値レベルを超えると論理回路はハイレベル信号を出力する（この場合、論理回路は実質的に論理和回路となっている）。
【００２０】
即ち、電流経路制御手段の機能は、電流カット信号がアクティブである場合に降圧用抵抗機能素子を介して流れる電流経路を遮断することにある。従って、その機能を通常の動作時についても利用し、外部より与えられる電流カット信号がインアクティブである場合でも、パワーオンリセット信号がハイレベルになることで、論理回路を介して電流経路制御手段を動作させるための信号を付与すれば、リセット解除状態におけるパワーオンリセット回路装置の消費電流を低減することが容易に可能となる。
【００２１】
請求項２又は３記載のパワーオンリセット回路装置によれば、抵抗機能素子を、ゲートがグランドに接続されるＰチャネルＭＯＳＦＥＴで構成し（請求項２）、又はゲートが電源端子に接続されるＮチャネルＭＯＳＦＥＴで構成するので（請求項３）、請求項１と同様の作用効果を得ることができる。
【００２２】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。尚、図５及び図６と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図１に示す構成では、ＩＮＶゲート１８の出力端子と回路グランドとの間に抵抗（抵抗機能素子）３１とコンデンサ（第２コンデンサ）３２との直列回路が接続されており、両者の共通接続点は、ダイオード３３（第２ダイオード）を介して電源ＶＣＣに接続されていると共に、ＮＯＲゲート３４の一方の入力端子に接続されている。
【００２３】
ＮＯＲゲート３４の他方の入力端子には定常電流カット信号が与えられており、ＮＯＲゲート３４の出力端子は、ＩＮＶゲート３５を介してＩＮＶゲート１９の入力端子に接続されている。尚、ＮＯＲゲート３４とＩＮＶゲート３５とがＯＲゲート（論理回路）３６を構成している。
【００２４】
また、ＦＥＴ２，８〜１０，ＮＡＮＤゲート１６，ＩＮＶゲート１９〜２２，コンデンサ２３は、電流経路制御回路（電流経路制御手段）３７を構成している。即ち、パワーオンリセット回路１００にこれらを加えたものが、パワーオンリセット回路（パワーオンリセット回路装置）３８を構成している。
【００２５】
次に、本実施例の作用について図２も参照して説明する。電源ＶＣＣが投入された時点からリセットが解除されるまでのシーケンスと、定常電流カット信号がハイレベルとなるリーク電流検出時のシーケンスは、ＯＲゲート３６により図６に示すものと同様である。
【００２６】
そして、リセット信号がハイレベルになりパワーオンリセットが解除されると、抵抗３１を介してコンデンサ３２に充電が行われるため、コンデンサ３２の端子電圧（Ｆ点の電位）は上昇する。その端子電圧レベルがＮＯＲゲート３４のしきい値を越えると、ＮＯＲゲート３４の出力端子はロウレベルとなり、定常電流カット信号がハイレベルになった場合と同様の回路動作が行なわれる。即ち、抵抗１（降圧用抵抗機能素子）を介して流れる電流経路が遮断され、ＦＥＴ８，９はオフ、ＦＥＴ１０はオンとなり、ＦＥＴ２，ＦＥＴ３（第１ＦＥＴ）は何れもオフ、ＦＥＴ５（第２ＦＥＴ）はオンとなり、ＦＥＴ２，３を介して流れる電流を遮断することができる。
【００２７】
また、何らかの原因によって電源電圧が低下した場合には、コンデンサ（第１コンデンサ）６の充電電荷がダイオード７（第１ダイオード）を介して電源ＶＣＣ側に抜けると共に、コンデンサ３２の充電電荷がダイオード３３を介して電源ＶＣＣ側に抜けるので、コンデンサ３２の端子電圧は低下して、ＮＯＲゲート３４の入力端子はロウレベルとなる。従って、電源ＶＣＣの復帰時における回路動作は（リセット信号がハイレベルになるまで）、図６の構成と同様になる。
【００２８】
以上のように本実施例によれば、電流経路制御回路３７は、定常電流カット信号がアクティブになると、抵抗１を介して流れる電流経路を遮断してＦＥＴ３をオフ状態にすると共にＮＡＮＤゲート１６によってパワーオンリセットの解除状態を維持させ、定常電流カット信号がインアクティブであるパワーオンリセット回路装置３８の通常動作時には、前記電流経路を確保する。
【００２９】
そして、パワーオンリセット信号がハイレベルとなりリセット解除状態になると、コンデンサ３２に抵抗３１を介して充電が行われ、コンデンサ３２の端子電圧が所定のしきい値レベルを超えるとＯＲゲート３６を介してハイレベル信号を出力し、電流経路制御回路３７により前記電流経路を遮断するようにした。
【００３０】
即ち、電流経路制御回路３７の機能は、本来パワーオンリセットの解除状態を維持したままで抵抗１を介して流れる電流経路を遮断することにあるので、その機能を利用し、定常電流カット信号がインアクティブである場合でも、パワーオンリセット信号がハイレベルになればＯＲゲートを３６介して電流経路制御回路３７を動作させることができ、リセット解除状態におけるパワーオンリセット回路装置３８の消費電流を容易に低減することが可能となる。
【００３１】
（第２実施例）
図３は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例では、第１実施例で用いた抵抗１，４，３１に代えて、ゲートがグランドに接続されるＰチャネルＭＯＳＦＥＴ（抵抗機能素子）３９，４０，４１を使用したものである。パワーオンリセット回路装置３８ａを斯様に構成した場合も、第１実施例と同様の効果が得られる。
【００３２】
（第３実施例）
図４は、本発明の第４実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。第３実施例では、第１実施例で用いた抵抗１，４，３１に代えて、ゲートが電源端子に接続されるＮチャネルＭＯＳＦＥＴ（抵抗機能素子）４２，４３，４４を使用したものである。パワーオンリセット回路装置３８ｂを斯様に構成した場合も、第１実施例と同様の効果が得られる。
【００３３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ＦＥＴ８，９は、何れか一方のみを設けても良い。
電流カット信号はロウアクティブであっても良く、それに応じて、論理回路の入出力論理を適宜変更すれば良い。
クロック同期回路１０１は、必要に応じて設ければ良い。
また、パワーオンリセット回路装置の構成は実施例に示すものに限らず、請求項１において述べた機能を実現するものであれば、個別の設計に応じて適宜変更して実施すれば良い。
【図面の簡単な説明】
【図１】本発明の第１実施例であり、パワーオンリセット回路装置の電気的構成を示す図
【図２】各信号の電圧波形等を示すタイミングチャート
【図３】本発明の第２実施例を示す図１相当図
【図４】本発明の第３実施例を示す図１相当図
【図５】従来のパワーオンリセット回路装置を用いたシステム構成の一例を示す図
【図６】図１相当図
【図７】図２相当図
【符号の説明】
１は抵抗（降圧用抵抗機能素子）、２はＮチャネルＭＯＳＦＥＴ、３はＰチャネルＭＯＳＦＥＴ（第１ＦＥＴ）、４は抵抗（抵抗機能素子）、５はＰチャネルＭＯＳＦＥＴ（第２ＦＥＴ）、６はコンデンサ（第１コンデンサ）、７はダイオード（第１ダイオード）、３１は抵抗（抵抗機能素子）、３２はコンデンサ（第２コンデンサ）、３３はダイオード（第２ダイオード）、３６はＯＲゲート（論理回路）、３７は電流経路制御回路（電流経路制御手段）、３８，３８ａ，３８ｂはパワーオンリセット回路（パワーオンリセット回路装置）、３９，４０，４１はＰチャネルＭＯＳＦＥＴ（抵抗機能素子）、４２，４３，４４はＮチャネルＭＯＳＦＥＴ（抵抗機能素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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