(57)【要約】【課題】メモリセルの動作時に非選択セルからの信号の影響を小さくし、良好な読み出しが可能となるメモリセルアレイを提供する。【解決手段】半導体基板上に構成されたメモリ機能を有する複数のトランジスタを有する半導体記憶装置において、複数のトランジスタのソース領域に接続されるビット線が複数あり、それぞれ独立してセンスする。従来、ソース領域に接続されているビット線を共通化せず複数設けることにより、選択したセルの読み出し側のビット線に接続されている非選択セルの信号の影響を小さくすることができるセルアレイを提供できる。【選択図】  図１
2004349309.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にメモリ機能を有する複数のトランジスタが行列状に配列されてなる半導体記憶装置において、
上記トランジスタはソース／ドレイン領域となる２つの拡散領域を有し、
行方向に並ぶトランジスタのゲート電極はワード線によって互いに接続され、
列方向に並ぶトランジスタの拡散領域の一方は第１のビット線によって互いに接続され、
行方向に並ぶトランジスタの拡散領域の他方は第２のビット線によって互いに接続されていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上にメモリ機能を有する複数のトランジスタが配列されてなる半導体記憶装置において、
第１導電型の半導体基板の表面に、第１の方向に伸びる素子分離領域が上記第１の方向に対して交差する第２の方向に並んで形成され、隣り合う素子分離領域の間にそれぞれ上記第１の方向に伸びる活性領域が定められ、
上記各活性領域内には、第１の拡散領域及び第２の拡散領域が交互に形成され、
隣り合う上記第１の拡散領域と第２の拡散領域との間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延びる複数のワード線が、上記各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記第１の方向に延びる複数の第１のビット線が、それぞれ下方に存する第１の拡散領域と接続されており、
上記半導体基板上に、上記第２の方向に延びる複数の第２のビット線が、上記第２の拡散領域上を通るように設けられ、それぞれ対応する第２の拡散領域と接続されていることを特徴とする半導体記憶装置。
【請求項３】
上記チャネル領域上と上記ワード線が交差する領域のワード線の下方に、メモリ機能を有する膜が設けられ、上記メモリ機能を有する膜がシリコン膜であり、上記シリコン膜は絶縁膜によってワード線及びチャネル領域と電気的に分離されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
上記シリコン膜が、多結晶シリコンであることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
上記メモリ機能を有するトランジスタは、一つのトランジスタで、２ビットの情報を記憶することを特徴とする、請求項１乃至２に記載の半導体記憶装置。
【請求項６】
上記チャネル領域上と上記ワード線が交差する活性領域上のワード線の下方に、メモリ機能を有する絶縁膜が設けられていることを特徴とする、請求項２に記載の半導体記憶装置。
【請求項７】
上記メモリ機能を有する絶縁膜は、シリコン窒化膜であることを特徴とする、請求項６に記載の半導体記憶装置。
【請求項８】
上記ワード線の上記チャネル領域上の部分の両側に、メモリ機能体が形成され、かつ上記メモリ機能体が電荷を蓄積する機能を有する電荷保持膜を備えたことを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
上記電荷保持膜は、シリコン窒化膜であることを特徴とする、請求項８に記載の半導体記憶装置。
【請求項１０】
上記第１のビット線あるいは第２のビット線の少なくともどちらか一方が、高融点金属からなる部分を備えたことを特徴とする、請求項２に記載の半導体記憶装置。
【請求項１１】
上記半導体記憶装置において、
選択されたメモリセルに接続されたワード線に電圧Ｖ１を印加して、
選択されたメモリセルに接続された第１のビット線に電圧Ｖ２を印加して、
選択されたメモリセルに接続された第２のビット線に電圧Ｖ３を印加して、
上記選択されたメモリセルに接続された第１のビット線以外の第１のビット線に電圧Ｖ３を印加して、
上記選択されたメモリセルに接続された第２のビット線以外の第２ビット線に電圧Ｖ２を印加することにより、
メモリセルの読出し動作を行うことを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。より具体的には、不揮発性メモリ素子を配列したメモリセルアレイからなる半導体記憶装置に関する。
【０００２】
【従来の技術】
図１１に従来のメモリセルの平面概略図、図１２に平面概略図のＡ−Ａ’における断面図、図１３にメモリセルアレイの回路図を示す。図１２のメモリセルは例えばフラッシュメモリであり、半導体基板４０１上に、ゲート酸化膜４０２が設けられ、更にその上部に電荷保持膜となるフローティングゲート４０３を有している。４０４は絶縁膜、４０５はコントロールゲートである。４０６はソース領域、４０７はドレイン領域となる。４０８は層間絶縁膜、４０９の領域はビット線のコンタクト、４１０はビット線となるメタル配線である。フローティングゲート４０３の電荷の有無に応じて、コントロールゲート４０５から見た電界効果トランジスタのしきい値電圧が変化し、情報を読み出す。図１３のセルアレイ図を用いて、動作原理を説明する。Ｂ１、Ｂ２、・・・、Ｂｎがデータ線となるビット線であり、各メモリセルの例えば、図１２におけるドレイン領域４０７に接続されている。Ｗ１、Ｗ２、Ｗ３、・・・、Ｗｍがワード線で、コントロールゲート４０５からなる。特定のワード線及びビット線を選択することにより、特定のメモリセルを選択することができる。例えば、ワード線Ｗ１とビット線Ｂ２を選択すれば、メモリセルＭ１１が選択される。ＳＬはソース線であり、各メモリセルのソース領域に接続されている。
【０００３】
この場合、例えば、Ｍ１１を選択して読み出す際、ワード線Ｗ１をＨｉｇｈレベルとし、ビット線Ｂ１をＨｉｇｈレベル、ソース線ＳＬをＬｏｗレベルにすることにより、Ｍ１１に書き込まれている情報を読み出すことができる。
【０００４】
【特許文献１】特開平３−２１９４９６号公報
【０００５】
【発明が解決しようとしている課題】
しかしながら、上記従来技術のメモリセルにおいては、選択メモリセルＭ１１に接続されるビット線Ｂ１には、非選択セルであるＭ２１、・・・、Ｍｍ１もまた接続されている。すなわち、非選択セルに接続されるワード線Ｗ２、Ｗ３，・・・、ＷｍはＬｏｗレベルであるものの、ビット線Ｂ１がＨｉｇｈレベル、ソース線ＳＬがＬｏｗレベルのため、ソース／ドレイン間に電位差が生じ、各非選択メモリセルＭ２１、Ｍ３１、・・・、Ｍｍ１にはオフ電流が流れる。例えば、各メモリセルを構成するトランジスタのＯＮ／ＯＦＦ比が３桁程度の場合、ｍ＝１０００の場合にはＭ１１から読み出された電流が、Ｍ２１、Ｍ３１・・・、Ｍｍ１から読み出されたトータルの電流と同程度になり、選択ビット線を流れる電流によって選択セルの記憶情報を検出するのが困難となる。従って、メモリセルを構成するトランジスタのＯＮ／ＯＦＦ比によってビット線に接続されるメモリセルの数（ｍの数）に制限が生じる。
【０００６】
本発明は上記課題を鑑みなされたものであり、メモリセルの読み出し動作時に非選択セルからのリーク電流の影響を小さくし、良好な読み出しが可能となるメモリセルアレイを提供する。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、第１の発明の半導体記憶装置は、
半導体基板上にメモリ機能を有する複数のトランジスタが行列状に配列されてなる半導体記憶装置において、
上記トランジスタはソース／ドレイン領域となる２つの拡散領域を有し、
行方向に並ぶトランジスタのゲート電極はワード線によって互いに接続され、
列方向に並ぶトランジスタの拡散領域の一方は第１のビット線によって互いに接続され、
行方向に並ぶトランジスタの拡散領域の他方は第２のビット線によって互いに接続されていることを特徴としている。
【０００８】
上記構成によれば、特定のワード線と第１のビット線とを選択することにより、特定のメモリ機能を有するトランジスタを選択することができる。更には、第１のビット線及び第２のビット線に与える電位は、それぞれ１本毎に独立して制御が可能なため、選択されたメモリセルの読み出し動作時に非選択メモリセルからのリーク電流の影響を小さくし、良好な読み出し動作が可能となる。更には、非選択メモリセルのリーク電流の影響を効果的に抑えることができるので、ビット線に接続されるメモリセルの数を多くして、メモリセルアレイの集積度を向上することができる。
【０００９】
また、第２の発明の半導体記憶装置は、半導体基板上にメモリ機能を有する複数のトランジスタが配列されてなる半導体記憶装置において、
第１導電型の半導体基板の表面に、第１の方向に伸びる素子分離領域が上記第１の方向に対して交差する第２の方向に並んで形成され、隣り合う素子分離領域の間にそれぞれ上記第１の方向に伸びる活性領域が定められ、
上記各活性領域内には、第１の拡散領域及び第２の拡散領域が交互に形成され、
隣り合う上記第１の拡散領域と第２の拡散領域との間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延びる複数のワード線が、上記各活性領域内のチャネル領域上を通るように設けられ、
上記半導体基板上に、上記第１の方向に延びる複数の第１のビット線が、それぞれ下方に存する第１の拡散領域と接続されており、
上記半導体基板上に、上記第２の方向に延びる複数の第２のビット線が、上記第２の拡散領域上を通るように設けられ、それぞれ対応する第２の拡散領域と接続されていることを特徴している。
【００１０】
上記構成によってもまた、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００１１】
一実施の形態では、上記チャネル領域上と上記ワード線が交差する領域のワード線の下方に、メモリ機能を有する膜が設けられ、上記メモリ機能を有する膜がシリコン膜であり、上記シリコン膜は絶縁膜によってワード線及びチャネル領域と電気的に分離されていることを特徴としている。
【００１２】
上記実施の形態は、メモリ機能を有する膜を構成する材料を特定している。
また、一実施の形態では、上記シリコン膜が、多結晶シリコンであることを特徴としている。
【００１３】
上記実施の形態によれば、多結晶シリコン膜はＬＳＩ製造プロセスで最も一般的に用いられる材料であるから、プロセス構築が容易となる。
【００１４】
また、一実施の形態では、上記メモリ機能を有するトランジスタは、一つのトランジスタで、２ビットの情報を記憶することを特徴としている。
【００１５】
上記実施の形態によれば、１ビットあたりのセル面積が大幅に減少するので、メモリセルアレイの集積度を向上することができる。
【００１６】
また、一実施の形態では、チャネル領域上と上記ワード線が交差する活性領域上のワード線の下方に、メモリ機能を有する絶縁膜が設けられていることを特徴としている。
【００１７】
上記実施の形態は、一つのトランジスタで２ビットの情報を記憶する具体的な構成を示している。メモリ機能を有する絶縁膜が用いられているため、絶縁膜内で電荷を局所的に蓄積することが可能であり、２ビットの記憶が可能となる。
【００１８】
また、一実施の形態では、メモリ機能を有する絶縁膜は、シリコン窒化膜であることを特徴としている。
【００１９】
上記実施の形態によれば、シリコン窒化膜は電荷を捕獲する準位が多数存在するためメモリ効果を大きくすることができる。更には、シリコン窒化膜はＬＳＩ製造プロセスで標準的に用いられる材料であるから、プロセス構築が容易となる。
【００２０】
また、一実施の形態によれば、上記ワード線の上記チャネル領域上の部分の両側に、メモリ機能体が形成され、かつ上記メモリ機能体が電荷を蓄積する機能を有する電荷保持膜を備えたことを特徴としている。
【００２１】
上記実施の形態によれば、電荷を蓄積する機能を有する電荷保持膜は、ワード線の両側に形成されたメモリ機能体の中に形成されているため、トランジスタの微細化が容易である。したがって、メモリセルアレイの集積度を向上することが可能となる。
【００２２】
更には、メモリ素子と論理回路を構成する通常の電界効果トランジスタと極めて親和性の高いプロセスで形成することができる。言い換えれば、論理回路とメモリセルアレイとの混載プロセスが容易である。
【００２３】
また、一実施の形態では、上記電荷保持膜は、シリコン窒化膜であることを特徴としている。
【００２４】
上記実施の形態によれば、シリコン窒化膜は電荷を捕獲する準位が多数存在するためメモリ効果を大きくすることができる。更には、シリコン窒化膜はＬＳＩ製造プロセスで標準的に用いられる材料であるから、プロセス構築が容易となる。
【００２５】
また、一実施の形態では、上記第１のビット線あるいは第２のビット線の少なくともどちらか一方が、高融点金属からなる部分を備えたことを特徴としている。
【００２６】
上記実施の形態によれば、メタル配線の層数を少なくすることができるので、集積度を高めるため微細化を進めてもメタル配線を重ねることによる段差形状が悪くなることを抑制することができる。しがたって、メモリセルアレイの微細化が容易となる。更には、高融点金属を用いることによりソース／ドレイン領域（拡散領域）を浅接合化しても低抵抗化が実現できるため、メモリセルアレイの動作を高速化することが可能となる。
【００２７】
また、一実施の形態では、選択されたメモリセルに接続されたワード線に電圧Ｖ１を印加して、選択されたメモリセルに接続された第１のビット線に電圧Ｖ２を印加して、選択されたメモリセルに接続された第２のビット線に電圧Ｖ３を印加して、上記選択されたメモリセルに接続された第１のビット線以外の第１のビット線に電圧Ｖ３を印加して、上記選択されたメモリセルに接続された第２のビット線以外の第２ビット線に電圧Ｖ２を印加することにより、メモリセルの読出し動作を行うことを特徴している。
【００２８】
上記実施の形態によれば、非選択メモリセルのオフリークの影響を小さくすることができる。更には、ワード線に接続された非選択メモリセルがオン状態となって電流を流し、第２のビット線の電位を変動させる事を防ぐことができる。
【００２９】
【発明の実施の形態】
＜第１の実施形態＞
図１に本発明の第１の実施形態におけるメモリセルアレイの平面概略図、図２〜４にそれぞれ図１における切断面線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図、図５にメモリセルアレイの回路図を示す。図５中、メモリ機能を有するトランジスタ（メモリセル）は、通常の電界効果トランジスタを示す記号であらわしている。
【００３０】
本実施の形態のメモリセルアレイは、図１〜図３に示すように、半導体基板１０１上にゲート絶縁膜として、例えばシリコン酸化膜１０２が１ｎｍ〜１０ｎｍ程度形成されている。更に、その上部に例えばシリコン窒化膜からなる電荷保持膜１０３が２ｎｍ〜１０ｎｍ程度設けられている。その上部に絶縁膜として、シリコン酸化膜１０４を５ｎｍ〜１０ｎｍの厚さで設ける。電荷は、シリコン窒化膜１０３の１０５と、１０６の領域に保持される。また、シリコン酸化膜１０４上にゲート電極１０７を設ける。本実施の形態では、ゲート電極１０７はワード線を構成している。ゲート電極１０７は、多結晶シリコン、あるいは多結晶シリコンと金属との積層膜からなる。ゲート電極１０７を挟んで、半導体基板１０１に拡散領域（ソース／ドレイン領域）１０８、１０９、１１０、１１１を設けている。１１２は、ゲート側壁絶縁膜で例えばシリコン酸化膜で形成されている。また、コンタクト１１６、１１７をＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ−Ｃｏｎｔａｃｔ、自己整合コンタクト）プロセスで形成のするために、ゲート電極１０７上にシリコン酸化膜１１３及びシリコン窒化膜１１４を設ける。第１層間絶縁膜１１５は、例えばＢＰＳＧ膜（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）からなる。コンタクト１１６、１１７は、例えば、タングステンからなるコンタクトプラグからなる。第１層メタル１１８（第２のビット線を構成する）は、例えば、アルミニウムシリコンからなる。１１９は第２層間絶縁膜、１２０は第２層メタル（第１のビット線を構成する）、１２１は素子分離領域である。
【００３１】
本実施の形態のメモリセルアレイは、図１〜図５より明らかなように、半導体基板１０１上にメモリ機能を有する複数のトランジスタが行列状に配列されており、上記トランジスタはそれぞれソース／ドレイン領域となる２つの拡散領域を有し（例えば、図２のトランジスタＡは拡散領域１０８及び１０９を有する）、行方向（図１及び図５では紙面横方向）に並ぶトランジスタのゲート電極はワード線（Ｗ１、Ｗ２、…、Ｗｍ）によって互いに接続され、列方向（図１及び図５では紙面縦方向）に並ぶトランジスタの拡散領域の一方（図２では拡散領域１０９、１１１）は第１のビット線（Ｂａ１、Ｂａ２、…、Ｂａｎ）によって互いに接続され、行方向に並ぶトランジスタの拡散領域の他方（図２では拡散領域１０８、１１０）は第２のビット線（Ｂｂ１、Ｂｂ２、…、Ｂｂｍ）によって互いに接続されている。特定のワード線及び第１のビット線を選択することにより、特定のメモリセルが選択される。例えば、ワード線Ｗ１及び第１のビット線Ｂａ１を選択すれば、メモリセルＭ１１を選択することができる。
【００３２】
本実施の形態のメモリセルはまた、半導体基板上にメモリ機能を有する複数のトランジスタが配列されており、第１導電型の半導体基板１０１の表面に、第１の方向（図１及び図５では紙面縦方向）に伸びる素子分離領域１２１が上記第１の方向に対して交差する第２の方向（図１及び図５では紙面横方向）に並んで形成され、隣り合う素子分離領域１２１の間にそれぞれ上記第１の方向に伸びる活性領域が定められ、上記各活性領域内には、第１の拡散領域（図２では拡散領域１０９、１１１）及び第２の拡散領域（図２では拡散領域１０８、１１０）が交互に形成され、隣り合う上記第１の拡散領域と第２の拡散領域との間にそれぞれチャネル領域が定められ、上記半導体基板上に、上記第２の方向に延びる複数のワード線（Ｗ１、Ｗ２、…、Ｗｍ）が、上記各活性領域内のチャネル領域上を通るように設けられ、上記半導体基板上に、上記第１の方向に延びる複数の第１のビット線（Ｂａ１、Ｂａ２、…、Ｂａｎ）が、それぞれ下方に存する第１の拡散領域と接続されており、上記半導体基板上に、上記第２の方向に延びる複数の第２のビット線（Ｂｂ１、Ｂｂ２、…、Ｂｂｍ）が、上記第２の拡散領域上を通るように設けられ、それぞれ対応する第２の拡散領域と接続されている。
【００３３】
本実施の形態のメモリセルアレイは、従来技術のメモリセルアレイとは異なり、ワード線と平行な第２のビット線（Ｂｂ１、Ｂｂ２、…、Ｂｂｍ）の電位を独立して制御できる。そのため、選択メモリセルＭ１１を読みだす際に、ワード線Ｗ１をＨｉｇｈレベルに、第１のビット線Ｂａ１をＨｉｇｈレベルに、第２のビット線Ｂｂ１をＬｏｗレベルにし、その他の第１のビット線（Ｂａ２、…、Ｂａｎ）及び第２のビット線（Ｂｂ２、…、Ｂｂｍ）をオープン状態にすることができる。この場合、メモリセルＭ１以外のオフ電流が選択されたビット線に流れることはない。したがって、メモリセルの読み出し動作時に非選択メモリセルからのリーク電流の影響を小さくし、良好な読み出し動作が可能となる。更には、非選択メモリセルのリーク電流の影響を効果的に抑えることができるので、ビット線に接続されるメモリセルの数を多くして、メモリセルアレイの集積度を向上することができる。
【００３４】
本実施例のメモリセルアレイを構成するメモリセルは、電荷保持膜１０３中の領域１０５あるいは領域１０６に電荷を注入することで情報を書き込み、領域１０５、１０６での電荷の有無によるしきい値の変化、すなわち電流量の変化を読み出す。例えば図２のトランジスタＡでは、拡散領域１０８をドレイン、拡散領域１０９をソースとして、ホットエレクトロンを電荷保持膜１０３中の領域１０５に注入することで情報を書き込む。読み出しは、拡散領域１０８をソース、拡散領域１０９をドレインとして用い、流れる電流量によって、電荷の有無を判別し、情報を読みとる。
【００３５】
また、同様に電荷保持膜１０３中の領域１０６に電荷を注入することで情報の書き込みが可能となる。この場合、ソース／ドレインは、領域１０５に電荷を書き込み、読み出しする際と、それぞれにおいて逆になる。以上の方法により、１つのメモリセルで、２ビット動作が可能となる。もちろん、１つのメモリセルを１ビットの動作で用いても何ら問題はない。しかしながら、１つのメモリセルで２ビットの情報を記憶させればメモリセルアレイの集積度が大幅に向上するため好ましい。
【００３６】
本実施の形態の半導体装置（メモリセルアレイ）の読み出しの動作例を、図５を使って説明する。
【００３７】
例えば、メモリセルＭ１を選択する場合、ワード線Ｗ１にＶ１（例えば、２Ｖ）を、第１ビット線Ｂａ１にＶ２（例えば、０Ｖ）を、第２ビット線Ｂｂ１にＶ３（例えば、２Ｖ）を、それぞれ印加する。このように電圧を印加することにより、メモリセルＭ１がオン状態となり、第２のビット線Ｂｂ１から第１のビット線Ｂａ１へ電流が流れる。この際、電子は第１のビット線Ｂａ１から第２のビット線Ｂｂ１へと流れる。この際、例えば、第１のビット線Ｂａ１に流れる電流値を検知し、もしくは第１のビット線Ｂａ１の電位変化をモニターすることによりメモリセルＭ１の記憶情報を知ることができる。なお、以上の読み出し動作に加えて更に第１のビット線Ｂａ１と第２のビット線Ｂｂ１の電位を入れ替えて読み出し動作を行うことにより、メモリセルＭ１の２ビット読み出しを行うことができる。
【００３８】
なお、選択された第２のビット線（Ｂｂ１）以外の第２のビット線には、Ｖ２（例えば、０Ｖ）を印加するのが好ましい。なぜならば、第１のビット線Ｂａ１にはＶ２が印加されており、Ｂｂ１以外の第２のビット線にもＶ２を印加することによって、Ｂａ１に接続された非選択メモリセルのオフリークの影響を小さくすることができるからである。
【００３９】
更には、選択された第１のビット線（Ｂａ１）以外の第１のビット線には、Ｖ３（例えば、２Ｖ）を印加するのが好ましい。なぜならば、Ｖ１（例えば、２Ｖ）の電圧が印加されたワード線Ｗ１に接続された非選択メモリセルの一方はＶ３（例えば、２Ｖ）の電圧が印加された第２ビット線Ｂｂ１に接続されているためである。Ｂａ１以外の第１ビット線にＶ３を印加することにより、ワード線Ｗ１に接続された非選択メモリセルがオン状態となって電流を流し、第２のビット線Ｂｂ１の電位を変動させる事を防ぐことができる。
【００４０】
以上より、選択されたメモリセルに接続されたワード線に電圧Ｖ１を印加して、選択されたメモリセルに接続された第１のビット線に電圧Ｖ２を印加して、選択されたメモリセルに接続された第２のビット線に電圧Ｖ３を印加して、選択されたメモリセルに接続された第１のビット線以外の第１のビット線（非選択の第１のビット線）に電圧Ｖ３を印加して、選択されたメモリセルに接続された第２のビット線以外の第２ビット線（非選択の第２のビット線）に電圧Ｖ２を印加することが好ましい。
【００４１】
無論、非選択の第１のビット線及び非選択の第２のビット線をオープン状態としてもよい。
【００４２】
本実施の形態のメモリセルアレイにおいては、例えば図２から明らかなように、ゲート電極１０７とチャネル領域との間には、メモリ機能を有する絶縁膜（シリコン窒化膜１０３）が設けられている。このように電荷を絶縁膜に蓄積させた場合、既に記した説明から明らかなように１セル２ビット動作が可能となり、メモリセルアレイの集積度をこうじょうさせることができる。
【００４３】
更に、メモリ機能を有する絶縁膜はシリコン窒化膜であることが好ましい。なぜならば、シリコン窒化膜は電荷を捕獲する準位が多数存在するためメモリ効果を大きくすることができるからである。更には、シリコン窒化膜はＬＳＩ製造プロセスで標準的に用いられる材料であるから、プロセス構築が容易となる。
【００４４】
なお、ゲート電極１０７とチャネル領域との間に存するメモリ機能を有する膜は、シリコン窒化膜とは限らず、絶縁膜によってゲート電極及びチャネル領域と隔てられたシリコン膜であってもよい。この場合、１セル１ビット動作となるものの、本実施の形態のメモリセルアレイが奏する効果（メモリセルの読み出し動作時に非選択セルからのリーク電流の影響を小さくし、良好な読み出し動作が可能となり、ビット線に接続されるメモリセルの数を多くして、メモリセルアレイの集積度を向上することができる）を得ることができる。
【００４５】
また、上記シリコン膜は多結晶シリコンからなるのが好ましい。
【００４６】
ところで、本実施の形態のメモリセルアレイの製造には、ＳＡＣプロセスを採用することが可能となるため、図１の点線Ｄで示すように、ゲートピッチ及びメタルピッチを２Ｆ（Ｆは最小加工寸法）で形成することが可能となり、更に、１メモリセルあたり、２ビットの情報を読み書きできるため、１ビットあたりのセル面積が２Ｆ２とすることができる。したがって、従来のメモリセルに比べ大きくセル面積を縮小することが可能となる。
【００４７】
本実施形態では、半導体基板にソース／ドレイン領域を形成したが、半導体基板に低濃度のウエル領域を設けて、ソース／ドレイン領域を形成しても構わない。この場合、ウエル領域はソース／ドレイン領域と不純物導電型は逆であるが、半導体基板の導電型は限定されない。
【００４８】
また、本実施形態に示した膜厚、膜の種類などは、上述したものに限定されない。更に印加する電圧も、それぞれ用いる膜厚や用途などによって最適に決められるべきであって、上述した値に限定されるものではない。
＜第２の実施形態＞
本実施の形態のメモリセルアレイは、第１の実施の形態とは、第２のビット線が高融点金属からなる部分を備えている点で異なる。その他は第１の実施形態とほぼ同様の構造を持つので、同様な部分の詳しい説明は省略する。本実施のメモリセルアレイの回路図は、図５と全く同じである。
【００４９】
なお、図６はメモリセルアレイの平面概略図、図７及び図８は、図６の切断面線Ａ−Ａ’及び  Ｂ−Ｂ’における概略断面図を示している。
【００５０】
本実施の形態のメモリセルアレイでは、図５における第１層メタル１１８（第２のビット線）に相当するのは、高融点金属層２１３である。高融点金属としては、例えば、ＷＳｉやＴｉＳｉ２などが挙げられる。
【００５１】
図６〜図８中、２０１は半導体基板、２０２はシリコン酸化膜、２０３はシリコン窒化膜、２０４はシリコン酸化膜、２０５及び２０６は電荷保持領域、２０７はゲート電極、２０８、２０９、２１０及び２１１は拡散領域、２１２はゲート側壁絶縁膜、２１４はシリコン酸化膜、２１５はシリコン窒化膜、２１６は第１層間絶縁膜、２１７はコンタクト、２１８は第１層メタル（第１のビット線）である。
【００５２】
本実施形態では、ビット線の配線に、高融点金属を用いているので、メタル配線の層数を少なくすることができる。それゆえ、集積度を高めるため微細化を進めてもメタル配線を重ねることによる段差形状が悪くなることを抑制することができる。しがたって、メモリセルアレイの微細化が容易となる。更には、高融点金属を用いることによりソース／ドレイン領域（拡散領域）を浅接合化しても低抵抗化が実現できるため、メモリセルアレイの動作を高速化することが可能となる。
＜第３の実施形態＞
本実施の形態のメモリセルアレイは、第１の実施の形態とは、ゲート電極側壁に設けられたメモリ機能体内の電荷保持膜に電荷が蓄積されるという点が異なる。すなわち、電荷を保持する機能は、ゲート絶縁膜ではなく、ゲート側壁絶縁膜に備わっているのである。また、拡散領域とゲート電極とがオーバーラップしていない。その他は第１の実施形態とほぼ同様の構造を持つので、同様な部分の詳しい説明は省略する。本実施のメモリセルアレイの回路図は、図５と全く同じである。
【００５３】
なお、図９はメモリセルアレイの平面概略図、図１０は、図９の切断面線Ａ−Ａ’における概略断面図を示している。
【００５４】
図９及び図１０中、３０１は半導体基板、３０２はシリコン酸化膜（ゲート絶縁膜）、３０３はゲート電極、３０４はシリコン酸化膜、３０５はシリコン窒化膜、３０６、３０７、３０８及び３０９は拡散領域、３１０はシリコン酸化膜、３１１はシリコン窒化膜、３１２は第１層間絶縁膜、３１３及び３１４はコンタクト、３１５は第１層メタル、３１６は第２層間絶縁膜、３１７は第２層メタルである。
【００５５】
ゲート電極３０３の側壁には側壁絶縁膜形状のメモリ機能体（シリコン酸化膜３０４及びシリコン窒化膜３０５で構成される）が形成されている。シリコン窒化膜３０５は電荷を蓄積する機能を有しており、シリコン酸化膜３０４は蓄積された電荷が散逸するのを防ぐ機能を有している。
【００５６】
拡散領域３０６、３０７、３０８、３０９は、図１０に示すように、ゲート電極３０３とはオーバーラップしていない。すなわち、拡散領域の端は、ゲート電極の端には達しておらず、いわゆるオフセット構造（オフセット領域）を有している。このため、シリコン窒化膜３０５に蓄積された電荷の多寡によって、上記オフセット領域での反転層の発生しやすさが変化し、メモリ素子を流れる電流差となって検知される。
【００５７】
ゲート酸化膜３０２は電荷を蓄積する機能を有する必要がないため、十分に薄くすることができる。したがって、メモリ素子を微細化するのが容易であり、メモリセルアレイを高集積化することができる。
【００５８】
更には、本メモリ素子は論理回路を構成する通常の電界効果トランジスタと極めて親和性の高いプロセスで形成することができる。言い換えれば、論理回路とメモリセルアレイとの混載プロセスが容易である。なぜならば、本メモリ素子のメモリ機能体（シリコン酸化膜３０４及びシリコン窒化膜３０５で構成される）は、そのまま通常の電界効果トランジスタのゲート側壁絶縁膜として用いることが可能であるからである。ただし、通常の電界効果トランジスタにおいては、エクステンション又はＬＤＤ（Ｌｉｇｈｔｌｙ    Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成する必要がある。
【００５９】
ところで、電荷を蓄積する機能を有する絶縁膜はシリコン窒化膜であることが好ましい。なぜならば、シリコン窒化膜は電荷を捕獲する準位が多数存在するためメモリ効果を大きくすることができるからである。更には、シリコン窒化膜はＬＳＩ製造プロセスで標準的に用いられる材料であるから、プロセス構築が容易となる。
【００６０】
なお、本実施形態のメモリセルアレイの動作方法は、第１の実施形態の場合と同様である。
（第３の実施形態に用いたメモリ素子の詳細）
本発明の半導体記憶装置を構成するメモリ素子は、主として、拡散領域である第１導電型の領域と、第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置されたメモリ機能体と、絶縁膜を介して設けられた電極とから構成されるか、あるいは、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域（拡散領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【００６１】
このメモリ素子は、１つの電荷保持膜に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、このメモリ素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００６２】
本発明の半導体装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００６３】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ    ｏｎ    Ｉｎｓｕｌａｔｏｒ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００６４】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００６５】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００６６】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００６７】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップするか、電荷分極状態を保持する機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００６８】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００６９】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００７０】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００７１】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【００７２】
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００７３】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００７４】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００７５】
電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００７６】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、電荷保持膜のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００７７】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷蓄積領域の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００７８】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００７９】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、上記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、▲１▼複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、▲２▼上記ワード線の両側にはメモリ機能体が形成されている、▲３▼メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、▲４▼メモリ機能体はＯＮＯ（Ｏｘｉｄｅ    Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している、▲５▼メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、▲６▼メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、▲７▼ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、▲８▼１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、▲９▼メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。上記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【００８０】
上記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、▲３▼メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、▲９▼メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、▲６▼メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件▲３▼及び▲９▼を満たす場合は、要件▲６▼を満たすことが必須であることが判明した。一方、メモリ機能体内で電荷を保持するのが導電体である場合はメモリ機能体内の導電体と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた（メモリ機能体内の導体が書込み電極との容量カップリングにより書込み補助を行なうため）。また、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。
【００８１】
しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、かつメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。
【００８２】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても複数のメモリ機能体が干渉せず記憶情報を保持できるので、メモリ素子の微細化が容易となる。メモリ機能体内の電荷保持領域が導体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
また、メモリ機能体内の電荷保持領域が絶縁体（例えばシリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要が無くなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり製造工程が簡略化される。更には、フォトの位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化できる効果がある（メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる）。
【００８３】
更に、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。
【００８４】
更にまた、非常に重要な設計事項として、メモリ機能体内の電荷保持領域が絶縁体であり、かつメモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がない場合（上記２つの条件を満たすことにより、セル占有面積の縮小、製造方法の簡略化による歩留まり向上、ならびにコスト削減という非常に重要な効果が得られる）であっても、メモリ機能体内の電荷保持領域と拡散層をオーバーラップさせることにより、非常に低電圧で書込、消去が可能となることを我々は発見した。具体的には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。この作用は回路設計上非常に大きな効果を有する。つまり、フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略、もしくは、規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略、もしくは、規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
以上より、要件▲３▼、▲９▼及び▲６▼を満たすことが特に好ましいのである。
【００８５】
【発明の効果】
上記課題を解決するため、第１の発明の半導体記憶装置によれば、特定のワード線と第１のビット線とを選択することにより、特定のメモリ機能を有するトランジスタを選択することができる。更には、第１のビット線及び第２のビット線に与える電位は、それぞれ１本毎に独立して制御が可能なため、選択されたメモリセルの読み出し動作時に非選択メモリセルからのリーク電流の影響を小さくし、良好な読み出し動作が可能となる。更には、非選択メモリセルのリーク電流の影響を効果的に抑えることができるので、ビット線に接続されるメモリセルの数を多くして、メモリセルアレイの集積度を向上することができる。
【００８６】
また、第２の発明の半導体記憶装置によってもまた、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００８７】
一実施の形態では、メモリ機能を有する膜がシリコン膜であり、上記シリコン膜は絶縁膜によってワード線及びチャネル領域と電気的に分離おり、メモリ機能を有する膜を構成する材料を特定している。
【００８８】
また、一実施の形態では、上記シリコン膜が、多結晶シリコンであり、多結晶シリコン膜はＬＳＩ製造プロセスで最も一般的に用いられる材料であるから、プロセス構築が容易となる。
また、一実施の形態では、上記メモリ機能を有するトランジスタは、一つのトランジスタで、２ビットの情報を記憶ので、１ビットあたりのセル面積が大幅に減少する。したがって、メモリセルアレイの集積度を向上することができる。
【００８９】
また、一実施の形態では、メモリ機能を有する絶縁膜が設けられており、一つのトランジスタで２ビットの情報を記憶する具体的な構成を示している。メモリ機能を有する絶縁膜が用いられているため、絶縁膜内で電荷を局所的に蓄積することが可能であり、２ビットの記憶が可能となる。
【００９０】
また、一実施の形態では、メモリ機能を有する絶縁膜は、シリコン窒化膜であり、シリコン窒化膜は電荷を捕獲する準位が多数存在するためメモリ効果を大きくすることができる。更には、シリコン窒化膜はＬＳＩ製造プロセスで標準的に用いられる材料であるから、プロセス構築が容易となる。
【００９１】
また、一実施の形態によれば、電荷を蓄積する機能を有する電荷保持膜は、ワード線の両側に形成されたメモリ機能体の中に形成されているため、トランジスタの微細化が容易である。したがって、メモリセルアレイの集積度を向上することが可能となる。
【００９２】
更には、メモリ素子と論理回路を構成する通常の電界効果トランジスタと極めて親和性の高いプロセスで形成することができる。言い換えれば、論理回路とメモリセルアレイとの混載プロセスが容易である。
【００９３】
また、一実施の形態では、上記電荷保持膜は、シリコン窒化膜であり、シリコン窒化膜は電荷を捕獲する準位が多数存在するためメモリ効果を大きくすることができる。更には、シリコン窒化膜はＬＳＩ製造プロセスで標準的に用いられる材料であるから、プロセス構築が容易となる。
【００９４】
また、一実施の形態では、上記第１のビット線あるいは第２のビット線の少なくともどちらか一方が、高融点金属からなる部分を備えているから、メタル配線の層数を少なくすることができる。それゆえ、集積度を高めるため微細化を進めてもメタル配線を重ねることによる段差形状が悪くなることを抑制することができる。しがたって、メモリセルアレイの微細化が容易となる。更には、高融点金属を用いることによりソース／ドレイン領域（拡散領域）を浅接合化しても低抵抗化が実現できるため、メモリセルアレイの動作を高速化することが可能となる。
【００９５】
また、一実施の形態によれば、非選択メモリセルのオフリークの影響を小さくすることができる。更には、ワード線に接続された非選択メモリセルがオン状態となって電流を流し、第２のビット線の電位を変動させる事を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるメモリセルアレイの平面概略図である。
【図２】図１に示した平面概略図のＡ−Ａ’における断面図である。
【図３】図１に示した平面概略図のＢ−Ｂ’における断面図である。
【図４】図１に示した平面概略図のＣ−Ｃ’における団馬頭である。
【図５】本発明におけるメモリセルアレイの回路図である。
【図６】本発明の第２の実施の形態におけるメモリセルアレイの平面概略図である。
【図７】図６に示した平面概略図のＡ−Ａ’における断面図である。
【図８】図６に示した平面概略図のＢ−Ｂ’における断面図である。
【図９】本発明の第３の実施の形態におけるメモリセルアレイの平面概略図である。
【図１０】図９に示した平面概略図のＡ−Ａ’における断面図である。
【図１１】従来のメモリセルアレイの平面概略図である。
【図１２】図１１のＡ−Ａ’における断面図である。
【図１３】従来の半導体記憶装置のメモリセルアレイの回路図である。
【符号の説明】
１０１…半導体基板
１０２、１０４、１１３…シリコン酸化膜
１０３…電荷保持膜
１０５、１０６…電荷が保持される領域
１０７…ゲート電極
１０８、１０９、１１０、１１１…ソース／ドレイン領域
１１２…サイドウオール膜
１１４…シリコン窒化膜
１１５…第１層間絶縁膜
１２０…第２メタル
１２１…素子分離領域
【図１】
2004349309.tif 000003
【図２】
2004349309.tif 000004
【図３】
2004349309.tif 000005
【図４】
2004349309.tif 000006
【図５】
2004349309.tif 000007
【図６】
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【図７】
2004349309.tif 000009
【図８】
2004349309.tif 000010
【図９】
2004349309.tif 000011
【図１０】
2004349309.tif 000012
【図１１】
2004349309.tif 000013
【図１２】
2004349309.tif 000014
【図１３】
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