(57)【要約】　　　（修正有）【課題】トライステート技術によって複数のコンポーネントをバスに接続することができるようにするための、通信の順番と方法を制御する低価格なシステムを提供する。【解決手段】第１のプロセッサから制御信号線を介して第２のプロセッサへ第１の制御信号を送信し、これにより第２のプロセッサのバス接続をハイインピーダンス状態におき、デバイスと第１のプロセッサとの間でバスを介してデータの受け渡しを行い、次に第１のプロセッサのバス接続をハイインピーダンス状態におき、第１のプロセッサから制御信号線を介して第２のプロセッサに第２の制御信号を送信し、これにより第２のプロセッサのバス接続がハイインピーダンス状態を終了するようにする。【選択図】図２
2004133902.tif 000002
【特許請求の範囲】
【請求項１】
　第１のプロセッサと、第２のプロセッサと、デバイスとを接続するバス上の通信を制御する方法であって、
　前記第１のプロセッサから制御信号線を介して前記第２のプロセッサへ第１の制御信号を送信し、これにより前記第２のプロセッサのバス接続をハイインピーダンス状態におく工程と、
　前記デバイスと前記第１のプロセッサとの間で前記バスを介してデータの受け渡しを行い、次に前記第１のプロセッサのバス接続をハイインピーダンス状態におく工程と、
　前記第１のプロセッサから前記制御信号線を介して前記第２のプロセッサに第２の制御信号を送信し、これにより前記第２のプロセッサのバス接続がハイインピーダンス状態を終了するようにする工程と、
を備えることを特徴とする方法。
【請求項２】
　前記デバイスはメモリであることを特徴とする、請求項１に記載の方法。
【請求項３】
　前記第１のプロセッサは、前記デバイスから送信される前記データを格納するメモリを備えることを特徴とする、請求項１に記載の方法。
【請求項４】
　前記第１の制御信号を送信する工程は、前記第１のプロセッサに電源が印加されたときに行われることを特徴とする、請求項１に記載の方法。
【請求項５】
　前記第１の制御信号を送信する工程は、前記第１のプロセッサが命令を実行するときに行われることを特徴とする、請求項１に記載の方法。
【請求項６】
　前記第１のプロセッサは、前記バス接続から独立して制御されるインピーダンスを有する、付加的なバスへ付加的なバス接続をすることを特徴とする、請求項１に記載の方法。
【請求項７】
　前記第２のプロセッサは、前記第１の制御信号と前記第２の制御信号とを受信するリセットピンを備え、前記ハイインピーダンス状態はリセット状態であることを特徴とする、請求項１に記載の方法。
【請求項８】
　前記第２の制御信号を送信する工程の後、前記デバイスと前記第２のプロセッサとの間で前記バスを介してデータの受け渡しを行う工程をさらに備えることを特徴とする、請求項１に記載の方法。
【請求項９】
　バス上での通信を制御するシステムであって、
　制御されたインピーダンスを有する第１のバス接続を介して、前記バスと接続し、さらにリセット信号線を介してリセット信号を送信するための補助接続を有する第１のプロセッサと、
　リセットピンを備え、前記リセットピンが受信した前記リセット信号によって制御されるインピーダンスを有する第２のバス接続を介して前記バスと接続する第２のプロセッサと、
を備えることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、信号バス上の通信を制御する方法及びシステムに関する。より詳しくは、本発明は信号バスを介してメモリと通信するプロセッサを制御する方法及びシステムに関する。
　本出願は、２００２年８月３日に出願された米国仮出願番号６０／４００，８０４号の優先権を主張するものである。
【背景技術】
【０００２】
　近年の電子デバイスは２つ以上のプロセッサを備えるものが多い。各プロセッサは例えばソフトウェアコードなどの半永久的なデータを持つが、これらのデータはシステムの起動時にアクセスされることがあり、故に不揮発性メモリに格納されなければならない。その機能と構成に従い、プロセッサはデータ格納の為に異なる容量の不揮発性メモリを必要とする。例えば、汎用プロセッサは不揮発性メモリに大容量のデータを格納する必要があるし、特殊用途プロセッサなどの他のプロセッサはそれほど多くない容量のデータを格納する必要があるであろう。コストやコンポーネントをできるだけ少なくするためには、各プロセッサ用のデータを格納するために、単一で、大容量の不揮発性メモリを共用で用いることが考えられる。
【０００３】
　システム内のプロセッサには、データを継続的にアクセスする必要がないものがある。例えば、あるプロセッサは初期設定の時にアクセスするか、あるいは動作中に時々アクセスするだけでよい。ランダムアクセスメモリ（ＲＡＭ）からの命令を実行するプロセッサは、例えばリードオンリーメモリ（ＲＯＭ）などの不揮発性メモリからデータを読み出し、そのデータをＲＡＭに格納することにより、動作中にＲＯＭにアクセスする必要性を排除するか、減じることができる。
【０００４】
　プロセッサは、「バス」として知られる信号線を少なくとも一つ経由して不揮発性メモリと接続される。バスは、アドレス、データ、制御情報などをプロセッサとメモリとの間で受け渡す信号線を含む。物理的な制限から、一つのコンポーネントのみ、例えばプロセッサまたはメモリのみが一度に信号線経由でデータを送信できる。システム内の各プロセッサについて別々のメモリおよびバスを用意するのは非効率であり、費用がかかるため、プロセッサがバスを共用するシステムを提供するのが望ましい。バスの共用は、多くの複雑なタイミングおよび割り込みスキームのいずれかを採用することによって達成されるが、これらのタイミングおよび割り込みスキームはそれぞれ特有の問題や不利益がある。
【０００５】
　バスの共用は、トライステート技術を用いることにより、容易化できる。トライステートとは、例えばプロセッサなどのデジタル電子コンポーネントの一つの機能であって、コネクタピンがロジックロー（０Ｖ）、ロジックハイ（一般的に＋５Ｖ）、ハイインピーダンス（開回路）の３つの構成のうちの一つをとるものである。
【０００６】
　トライステート技術によれば、１以上のコンポーネントがハイインピーダンス状態の信号線に接続する一方で、アクティブ状態にある他のコンポーネントが、例えば論理「１」または「０」などに対応する電圧を信号線に印加することができるようになる。ハイインピーダンス状態に置かれると、コネクタピンは開回路として成り、他のコンポーネントが信号線上に信号を出力することによってダメージを受けることがない。コネクタピンがハイインピーダンス状態にないとき、つまり「アクティブ」状態にあるとき、コネクタピンはもはや開回路ではなく、信号線に例えば０Ｖまたは＋５Ｖの信号を送る。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　トライステート技術によって複数のコンポーネントがバスに接続できるようになるが、これらの部品がバス上で通信する順番と方法を制御するという、より困難な問題の解決する必要がある。よって、バスを介する複数コンポーネントの通信を制御するための、強くて低価格なシステムが必要とされる。
【課題を解決するための手段】
【０００８】
　本発明は、第１のプロセッサと、第２のプロセッサと、デバイスとを接続するバス上の通信を制御する方法に関し、この方法は、第１のプロセッサから制御信号線を介して第２のプロセッサへ第１の制御信号を送信し、これにより第２のプロセッサのバス接続をハイインピーダンス状態におく工程と、デバイスと第１のプロセッサとの間でバスを介してデータの受け渡しを行い、次に第１のプロセッサのバス接続をハイインピーダンス状態におく工程と、第１のプロセッサから制御信号線を介して第２のプロセッサに第２の制御信号を送信し、これにより第２のプロセッサのバス接続がハイインピーダンス状態を終了するようにする工程と、を備える。
【０００９】
　添付の図面を参照しながら以下に述べる詳細な説明に基づいて本発明およびその利点を深く理解することにより、本発明およびその利点をより正しく評価することができる。
【発明を実施するための最良の形態】
【００１０】
　図面に表される本発明の好適な実施形態の説明においては、理解を容易にするために特定の用語が用いられる。本発明は選択された特定の用語によって制限を受けるものではなく、以下に特定される構成要素は同様の方法で動作する全ての技術的同等物を含むものとする。
【００１１】
　図１は、本発明のシステムおよび方法を実施することができるシステムを示す。図１において、メインプロセッサ１０は中央処理装置（ＣＰＵ）１２と、例えばＳＲＡＭまたはＳＤＲＡＭなどのオンチップＲＡＭ１４と、を備える。本発明のシステムおよび方法の他のアスペクトにおいては、ＲＡＭ１４はメインプロセッサ１０に外付けされ、例えば付加的なコネクタピン２０を介してアクセスされる。
【００１２】
　メインプロセッサ１０は、バス６０に接続されるコネクタピン１６と、電源および他のバスや装置に接続される付加的なコネクタピン２０とをさらに備える。メインプロセッサ１０の補助ピン１８は、信号線３０を介してサーボ制御プロセッサ（ＳＣＰ）４０のリセットピン４８に接続されている。本発明のシステムおよび方法の１つのアスペクトによれば、メインプロセッサ１０はデータ格納のためのブートＲＯＭをさらに備えてもよい。
【００１３】
　メインプロセッサ１０は汎用プロセッサでよく、例えばユーザの入力を実行したり、ディスプレイを制御したり、データを符号化／複合化するなどの付加的な機能を持っていてもよい。ＳＣＰ４０は汎用プロセッサでよく、あるいはＣＤまたはＤＶＤ装置などのメディアプレーヤーのロード機構などのサーボ装置とインターフェイスをとってこれを制御するプロセッサであってもよい。本発明のシステムおよび方法の１つのアスペクトによれば、メインプロセッサ１０とＳＣＰ４０とは、単一の集積回路チップ上のモジュールである。当業者ならば理解できるように、本発明のシステムおよび方法は特定の機能や構成を持つのプロセッサに限定されるものではない。
【００１４】
　ＳＣＰ４０はＣＰＵ４２と、バス６０に接続されるコネクタピン４６と、電源および他のバスや装置に接続される付加的なコネクタピン５０とを備える。ＳＣＰ４０は、データ格納のためのオンチップＲＡＭ４４をさらに備えてもよい。本発明のシステムおよび方法の他のアスペクトによれば、ＲＡＭ４４はＳＣＰ４０に外付けされ、例えば付加的なコネクタピン５０を介してアクセスされてもよい。
【００１５】
　メインプロセッサ１０とＳＣＰ４０とはどちらもトライステートコネクタピン動作が可能である。例えば、メインプロセッサ１０はコネクタピン１６のハイインピーダンス状態を制御し、ＳＣＰ４０は自己がリセット状態の時にコネクタピン４６をハイインピーダンス状態にする。
【００１６】
　ＲＯＭ７０は、バス６０に接続されるコネクタピン７２を備えており、多くの種類から成るＲＯＭのうち一つ、例えばＥＥＰＲＯＭまたはフラッシュＲＯＭなどであってよい。本発明の他のアスペクトによれば、他の種類のメモリ、例えばハードディスクドライブまたはランダムアクセルメモリ（ＲＡＭ）、などをＲＯＭ７０の代わりに用いることができる。
【００１７】
　図２は、本発明のシステムおよび方法のフローチャートである。図２に示される工程は、例えば初期化の時や、システムを立ち上げるときに実行される。ステップＳ１００では、メインプロセッサ１０はリセット信号を、補助ピン１８からの信号線３０を介してＳＣＰ４０のリセットピン４８に送信する。メインプロセッサ１０からのリセット信号送信は、メインプロセッサ１０に電源を入れた時に自動的に行われるか、所定の命令が実行された時、例えば以下に述べるＲＯＭの再プログラムの際に行われてもよい。
【００１８】
　リセット信号は、例えばロジックハイ信号でよい。リセット信号を受信すると、ＳＣＰ４０はリセット状態になり、バス６０に接続されるコネクタピン４６をハイインピーダンス状態にする。ＳＣＰ４０は、ステップＳ１１２で解除信号が送信されるまで、リセット状態におかれる。
【００１９】
　ステップＳ１０４では、メインプロセッサ１０はＲＯＭ７０にアクセスする。この工程の間、メインプロセッサは例えば命令コードのようなデータを受信し、そのデータは、ＲＡＭ１４または付加的なコネクタピン２０に接続される外付けＲＡＭに格納される。
【００２０】
　ステップＳ１０８では、メインプロセッサ１０はＲＯＭ７０へのアクセスを完了し、バス６０に接続されるコネクタピン１６をハイインピーダンス状態にする。メインプロセッサ１０は、コネクタピン１６がハイインピーダンス状態にあるうちに、他の構成要素やバスと通信してもよい。ＳＣＰ４０と異なり、メインプロセッサ１０は、コネクタピン１６がハイインピーダンス状態にあるときもリセット状態にはならず、動作を続けるか命令を実行する。
【００２１】
　このとき、ＳＣＰのコネクタピン４６と、メインプロセッサのコネクタピン１６とはどちらもハイインピーダンス状態であり、ＳＣＰ４０はリセット状態であり、メインプロセッサ１０はリセット状態ではない。
【００２２】
　ステップＳ１１２では、メインプロセッサ１０は解除信号を補助ピン１８からＳＣＰ４０のリセットピン４８に送信する。例えば、リセット信号がロジック「ハイ」または「１」信号で表されるとすると、解除信号はロジック「ロー」または「０」信号である。リセット状態でなくなるため、ＳＣＰ４０はバス６０にアクセスすることができるようになる。
【００２３】
　ステップＳ１１６では、ＳＣＰ４０はＲＯＭ７０にアクセスして、例えば命令コードなどのデータを検索し、このデータを直接実行したり、ＲＡＭ４４に格納したりする。
【００２４】
ＲＯＭの再プログラム
　本発明のシステムの他のアスペクトによれば、ＲＯＭ７０が書き込み型のＲＯＭ、例えばフラッシュＲＯＭであった場合に、例えばコンパクトディスクなどのメディアに格納され、メディアプレーヤーに挿入されたデータがＲＯＭ７０に書き込まれてもよい。データはユニットに挿入されたＣＤから読み出されてメインプロセッサ１０のＲＡＭ１４にロードされてもよい。この工程は、図２に示されるのと同様の方法で進められてもよい。ステップＳ１００では、メインプロセッサ１０はリセット信号を補助ピン１８から、信号線３０経由でＳＣＰ４０のリセットピン４８に送信する。このとき、メインプロセッサのコネクタピン１６がハイインピーダンス状態にあれば、メインプロセッサはこれらをアクティブ状態に戻す。
【００２５】
　ステップＳ１０４では、メインプロセッサ１０はＲＡＭ１４からの更新データをバス６０を介してＲＯＭ７０に送信し、そこに格納する。ステップＳ１０８では、送信が完了したとき、メインプロセッサ１０はバス６０に接続されるコネクタピン１６をハイインピーダンス状態にする。ステップＳ１１２では、メインプロセッサは解除信号をＳＣＰ４０のリセットピン４６に送信し、ステップＳ１１６では、ＳＣＰ４０がＲＯＭ７０にアクセスする。
【００２６】
　上述の記載を考慮して、本発明の修正や変更が数多く考えられる。故に、添付の請求項の範囲内で、本明細書で具体的に記載した以上のものについて本発明を実施することが可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態による通信を制御する方法を実行することができるシステムを示す図。
【図２】本発明の実施形態による通信を制御する方法のフローチャート。
【符号の説明】
【００２８】
１０　メインプロセッサ
１２，４２　ＣＰＵ
１４，４４　ＲＡＭ
１６，２０，４６　コネクタピン
１８　補助ピン
３０　信号線
４０　ＳＣＰ
４８　リセットピン
６０　バス
７０　ＲＯＭ
【図１】
2004133902.tif 000003
【図２】
2004133902.tif 000004
【外国語明細書】
2004133902000001.pdf