(57)【要約】【課題】安定で頑強な高分解能デルタ−シグマ誤差フィードバック変調器を提供すること。【解決手段】デジタル・アナログ変換器および位相ロック・ループにおいて使用されるようなデルタ−シグマ誤差フィードバック変調器は、打切り要素からのＬ＋１高次ビットを備えるＬ次雑音伝達関数を含む。そのようなデルタ−シグマ誤差フィードバック変調器の安定性は、入力信号に依存しない。さらに、雑音伝達関数の帯域外利得を限定する必要がなく、これにより、帯域内信号の分解能および信号対雑音比が改善される。【選択図】図１
2004350295.tif 000002
【特許請求の範囲】
【請求項１】
ａ）入力信号を受信する第１入力と、第２入力と、出力とを有する第１信号ミキサと、
ｂ）前記第１信号ミキサの前記出力と結合された入力と、出力信号を確定するいくつかのより高次のビットを有する出力とを有する打切り要素と、
ｃ）前記打切り要素によって出力された出力以外の前記第１信号ミキサの前記出力のビットをより低次のビットとして提供する手段であって、前記打切り要素と結合された入力と、前記より低次のビットを提供する出力とを含む手段と、
ｄ）前記提供する手段の前記出力と結合された入力と、前記第１信号ミキサの前記第２入力と結合された出力とを有する雑音伝達関数要素であって、雑音伝達関数がＬ次伝達関数であり、Ｌが少なくとも１であり、より高次のビットの数がＬ＋１であり、雑音伝達関数の安定性が前記入力信号に依存しない雑音伝達関数要素とを備える装置。
【請求項２】
前記雑音伝達関数要素の帯域外利得が限定されない、請求項１に記載の装置。
【請求項３】
ｅ）前記打切り要素の前記出力と結合された入力を有するアナログのデジタル・アナログ変換器をさらに備える、請求項１に記載の装置。
【請求項４】
ｅ）前記打切り要素の前記出力と結合された入力を有するスクランブラをさらに備える、請求項１に記載の装置。
【請求項５】
Ｌが少なくとも４であり、Ｌ＝５であることがより好ましい、請求項１に記載の装置。
【請求項６】
前記提供する手段が、前記第１信号ミキサの前記出力と結合された第１入力と、前記打切り要素の前記出力と結合された第２入力と、出力とを有する第２信号ミキサを含む、請求項１に記載の装置。
【請求項７】
ａ）入力信号を受信することと、
ｂ）前記入力信号を第２信号と混合して、第３信号を生成することと、
ｃ）前記第３信号を打ち切りして、出力信号を確定するいくつかのより高次のビットを生成することと、
ｄ）前記第３信号のより低次のビットを第４信号として提供することと、
ｅ）前記第４信号を雑音伝達関数に適用して、前記第２信号を生成し、前記雑音伝達関数がＬ次伝達関数であり、Ｌが少なくとも１であり、より高次のビットの数がＬ＋１であり、前記雑音伝達関数要素の安定性が、前記入力信号に依存しないこととを備える方法。
【請求項８】
前記雑音伝達関数の帯域外利得が限定されない、請求項７に記載の方法。
【請求項９】
ｅ）前記出力信号をアナログ信号に変換することをさらに備える、請求項７に記載の方法。
【請求項１０】
Ｌが少なくとも４であり、Ｌ＝５であることが好ましい、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタ−シグマ誤差フィードバック（ΔΣＥＦ）変調器に関する。より具体的には、本発明は、具体的にはデジタル・アナログ変換器（ＤＡＣ）および位相ロック・ループ（ＰＬＬ）において使用されるΔΣＥＦ変調器であるΔΣＥＦ変調器の雑音伝達関数（ＮＴＦ）に関する。
【背景技術】
【０００２】
優先権の主張
２００３年５月２２日に出願された「ＳＴＡＢＬＥ  ＨＩＧＨ−ＯＲＤＥＲ  ＤＥＬＴＡ−ＳＩＧＭＡ  ＭＯＤＵＬＡＴＯＲＳ」という名称であり、Ｐｅｔｅｒ  Ｋｉｓｓ、Ｊｅｓｕｓ  Ａｒｉａｓ、およびＤａｎｄａｎ  Ｌｉを発明者として列挙する米国仮特許出願第６０／４７２，４８８号明細書の出願日に対する利益を主張する。この仮出願は、明らかに参照によって本発明に組み込まれている。本発明は、仮出願において記載されている例示的な実施形態のいずれかの１つの任意の要件に限定されるものではない。
【０００３】
デルタ−シグマ（ΔΣ）変調器が、下の§１．２．１において導入される。次いで、デジタル・アナログ変換器（ＤＡＣ）および位相ロック・ループ（ＰＬＬ）におけるΔΣＥＦ変調器の使用が、§１．２．２において導入される。最後に、高性能ΔΣＥＦ変調器を設計する課題について、§１．２．３において議論する。
【０００４】
§１．２．１ΔΣ変調器
たとえばΔΣ変調器を使用するＤＡＣなどデータ変換器が、混合信号チップ（すなわち、アナログ回路およびデジタル回路の両方を有するチップ）においてブロックを構築する際に使用されてきた。図１に示すように、ΔΣＥＦ変調器１００には、第１ミキサ（アダーなど）１２０と、打切り要素１１０と、第２ミキサ１４０と、雑音伝達関数（ＮＴＦ）要素１３０とが含まれる（Ｈ（ｚ）＝１−ＮＴＦであるが、簡略化のために「ＮＴＦ」を使用することが可能である）。第１ミキサ１２０には、入力信号を受信する第１入力１２２と、ＮＴＦ要素１３０の出力と結合された第２入力１２４と、打切り要素１２０の入力と結合された出力１２６とが含まれる。打切り要素１１０の出力１１２は、出力として提供される。第２ミキサ１４０には、第１ミキサ１２０の出力１２６と結合された第１入力と、打切り要素１１０の出力１１２と結合された第２入力と、ＮＴＦ要素１３０の入力と結合された出力１４２とが含まれる。第２ミキサ１４０は、ビット１２６からより高次のビット１１２を減算して、より低次のビット１４２を出力として提供する。打切り要素１１０は、入力信号のビット数を低減する。また、ΔΣ変調器は、オーバーサンプリングを使用する。ＮＴＦ要素１３０を使用して、打切り（すなわち量子化）誤差整形を実施することが可能である。
【０００５】
ΔΣ変調器の設計には、速度と分解能との兼合い、アナログ回路の精度、およびデジタル回路の複雑性が含まれる可能性がある。高分解能で高速のΔΣアナログ・デジタル変換器（ＡＤＣ）またはＤＡＣを獲得する１つの可能な方式は、高次および／またはマルチビット変調器を使用することである。高次量子化誤差整形は、単一ループまたは多重ループ（すなわち、カスケードまたはＭＡＳＨ）構造によって達成することができる（たとえば、参照によって本明細書に組み込まれ、かつこれ以後「ノーズワージ（Ｎｏｒｓｗｏｒｔｈｙ）・テキスト」と呼ぶＳ．Ｒ．Ｎｏｒｓｗｏｒｔｈｙ、Ｒ．Ｓｃｈｒｅｉｅｒ、およびＧ．Ｃ．Ｔｅｍｅｓ、Ｅｄｓ．、Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ：Ｔｈｅｏｒｙ、Ｄｅｓｉｇｎ、ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ．ＮＹ：ＩＥＥＥ  Ｐｒｅｓｓ、１９９６年参照）。
【０００６】
量子化誤差または量子化雑音伝達関数（ＮＴＦ）の選択は、変調器の達成可能な性能において重要な役割を果たす。ＮＴＦの帯域内減衰は、ゼロ点によって提供されるが、ＮＴＦの帯域外利得（ＯＢＧ）は、極によって制御される。ＯＢＧを低減することにより、ループの安定性が改善されるが、帯域内雑音は増大し、それにより、変調器の信号対雑音比（ＳＮＲ）は悪化する。高次ループ（すなわち１より大きい）では、ＤＣのゼロ点をＮＴＦの外部に移動させ、ゼロ点を信号帯域に配置して、所与のオーバーサンプリング比（ＯＳＲ）について最大雑音抑制を提供することによって、より高い性能を獲得することが可能である（たとえば、参照によって本明細書に組み込まれ、かつこれ以後「シュライヤ（Ｓｃｈｒｅｉｅｒ）Ｉアーティクル」と呼ぶＲ．Ｓｃｈｒｅｉｅｒ、「Ａｎ  ｅｍｐｉｒｉｃａｌ  ｓｔｕｄｙ  ｏｆ  ｈｉｇｈ−ｏｒｄｅｒ  ｓｉｎｇｌｅ−ｂｉｔ  ｄｅｌｔａ−ｓｉｇｍａ  ｍｏｄｕｌａｔｏｒｓ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．ＩＩ、ｖｏｌ．４０、ｎｏ．８、４６１〜４６６ページ、１９９３年８月参照）。また、高次変調器は、大きな入力信号に対して不安定になり易い（たとえば、ノーズワージ・テキスト、第４〜５章参照）。
【０００７】
打切り要素（または量子化装置）１１０が非線形であるということにより、高次ループの安定性の分析が課題となる。「不安定」は、変調器が、大きいが必ずしも非拘束ではない状態と、線形モデルによって予測されたＳＮＲと比較して不十分なＳＮＲとを提示することを意味する（たとえば、ノーズワージ・テキスト、セクション４．１参照）。
【０００８】
§１．２．１．１出力フィードバックΔΣ変調器
いわゆる「出力フィードバック」（ＯＦ）変調器が一般的である。デルタ−シグマＡＤＣおよびＤＡＣ（たとえば図２を参照）に使用されるＯＦ変調器は、それぞれ、フィードバック合計またはフィードフォーワード合計を有する積分器またはアキュムレータの鎖を含むことが可能である。現在、安定性を保証するために、保守的な経験則（たとえば、参照によって本明細書に組み込まれ、かつこれ以後「Ｌｅｅアーティクル」と呼ぶＷ．Ｌ．Ｌｅｅ、「Ａ  ｎｏｖｅｌ  ｈｉｇｈｅｒ−ｏｒｄｅｒ  ｉｎｔｅｒｐｏｌａｔｉｖｅ  ｍｏｄｕｌａｔｏｒ  ｔｏｐｏｌｏｇｙ  ｆｏｒ  ｈｉｇｈ  ｒｅｓｏｌｕｔｉｏｎ  ｏｖｅｒｓａｍｐｌｉｎｇ  Ａ／Ｄ  ｃｏｎｖｅｒｔｅｒｓ」、Ｍａｓｔｅｒ’ｓ  ｔｈｅｓｉｓ、Ｍａｓｓａｃｈｕｓｅｔｔｓ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｔｅｃｈｎｏｌｏｇｙ、マサチューセッツ州ケンブリッジ、１９８７年６月参照）、および根軌跡法（たとえば、参照によって本明細書に組み込まれ、かつこれ以後「Ｒｉｔｏｎｉｅｍｉアーティクル」と呼ぶＴ．Ｒｉｔｏｎｉｅｍｉ、Ｔ．Ｋａｒｅｍａ、およびＨ．Ｔｅｎｈｕｎｅｎ、「Ｔｈｅ  ｄｅｓｉｇｎ  ｏｆ  ｓｔａｂｌｅ  ｈｉｇｈ−ｏｒｄｅｒ  １−ｂｉｔ  ｓｉｇｍａ−ｄｅｌｔａ  ｍｏｄｕｌａｔｏｒｓ」、Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．、１９９０年５月、３２６７〜３２７０ページ参照）を、拡大シミュレーションと共に使用することが可能である。リー・アーティクルにおいて提供される経験則は、単一ビット変調器に適用可能である。これは、ＮＴＦのＯＢＧが１．５未満であることを必要とする。マルチビット高次変調器の設計では、ＮＴＦのＯＢＧについてより緩和された値（３．５未満など）が安定のために十分である（たとえば、参照によって本明細書に組み込まれ、かつこれ以後「Ｒｈｅｅアーティクル」と呼ぶＷ．Ｒｈｅｅ、Ａ．Ａｌｉ、およびＢ．Ｓｏｎｇ、「Ａ  １．１ＧＨｚ  ＣＭＯＳ  ｆｒａｃｔｉｏｎａｌ−Ｎ  ｆｒｅｑｕｅｎｃｙ  ｓｙｎｔｈｅｓｉｚｅｒ  ｗｉｔｈ  ａ  ３ｂ  ３ｒｄ−ｏｒｄｅｒ  ｄｅｌｔａ−ｓｉｇｍａ  ｍｏｄｕｌａｔｏｒ」、Ｄｉｇ．ＩＥＥＥ  Ｉｎｔ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆ．、２０００年２月、１９８〜１９９ページ参照）。ＯＢＧの低減は、ＮＴＦ要素において実施される。
【０００９】
残念ながら、安定性を保証する既存の技術は、少なくとも２つの些細とは言えない欠点を有する。第１に、単一ループ高次変調器の達成可能な性能を厳しく限定する。より具体的には、ＯＢＧを低減することにより、帯域内雑音が増大し、それにより分解能が低下する。第２に、Ｈ（ｚ）要素によって使用されるＮＴＦを設計するとき、変調器の安定性を保証するために、予防措置および長いシミュレーションが必要である。
【００１０】
§１．２．１．２  誤差フィードバックΔΣ変調器
誤差フィードバック（ＥＦ）変調器が、ΔΣＤＡＣ（たとえば、ノーズワージ・テキスト；参照によって本明細書に組み込まれ、かつこれ以後「ムスマン（Ｍｕｓｍａｎｎ）特許」と呼ぶＨ．Ｇ．ＭｕｓｍａｎｎおよびＷ．Ｋｏｒｔｅ、「Ｇｅｎｅｒａｌｉｚｅｄ  ｉｎｔｅｒｐｏｌａｔｉｖｅ  ｍｅｔｈｏｄ  ｆｏｒ  ｄｉｇｉｔａｌ／ａｎａｌｏｇ  ｃｏｎｖｅｒｓｉｏｎ  ｏｆ  ＰＣＭ  ｓｉｇｎａｌｓ」、米国特許第４，４６７，３１６号明細書、１９８４年８月２１日；および参照によって本明細書に組み込まれ、かつこれ以後「ノーズ（Ｎａｕｓ）・アーティクル」と呼ぶＰ．Ｊ．Ｎａｕｓ、Ｅ．Ｃ．Ｄｉｊｋｍａｎｓ、Ｅ．Ｆ．Ｓｔｉｋｖｏｏｒｔ、Ａ．Ｊ．ＭｃＫｎｉｇｈｔ、Ｄ．Ｊ．Ｈｏｌｌａｎｄ、およびＷ．Ｂｒａｄｉｎａｌ、「Ａ  ＣＭＯＳ  ｓｔｅｒｅｏ  １６−ｂｉｔ  Ｄ／Ａ  ｃｏｎｖｅｒｔｅｒ  ｆｏｒ  ｄｉｇｉｔａｌ  ａｕｄｉｏ」、ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．２２、ｎｏ．３、３９０〜３９５ページ、１９８７年６月参照）、およびフラクショナルＮ  ＰＬＬ（たとえば、参照によって本明細書に組み込まれ、かつこれ以後「ウィリンガム（Ｗｉｌｌｉｎｇｈａｍ）・アーティクル」と呼ぶＳ．Ｗｉｌｌｉｎｇｈａｍ、Ｍ．Ｐｅｒｒｏｔｔ、Ｂ．Ｓｅｔｔｅｒｂｅｒｇ、Ａ．Ｇｒｚｅｇｏｒｅｋ、およびＢ．ＭｃＦａｒｌａｎｄ、［Ａｎ  ｉｎｔｅｇｒａｔｅｄ  ２．５ＧＨｚ  ｄｅｌｔａ−ｓｉｇｍａ  ｆｒｅｑｕｅｎｃｙ  ｓｙｎｔｈｅｓｉｚｅｒ  ｗｉｔｈ  ５１ｓ  ｓｅｔｔｌｉｎｇ  ａｎｄ  ２Ｍｂ／ｓ  ｃｌｏｓｅｄ  ｌｏｏｐ  ｍｏｄｕｌａｔｉｏｎ］、Ｄｉｇ．ＩＥＥＥ  Ｉｎｔ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆ．、２０００年２月、２００〜２０１ページ参照）において広く使用されている。
【００１１】
図３Ａは、図１に示した変調器１００などのΔΣＥＦ変調器３９０を含むＤＡＣ３００と、アナログＤＡＣ３５０とのブロック図である。ΔΣＥＦ変調器３９０を使用して、量子化（すなわち打切り）雑音を形成する。（ｉ）より簡単な回路を使用することが可能である、および／または（ｉｉ）アナログＤＡＣ３５０がより良好な線形性を有する（周波数に関して）ように、アナログＤＡＣ３５０がより少ないビットを処理することが望ましい可能性がある。図１のＥＦ変調器１００と同様に、ＥＦ変調器３９０には、第１混合要素３２０と、打切り要素３１０と、第２混合要素３４０と、ＮＴＦ要素３３０とが含まれる。
【００１２】
§１．２．１．３  高性能ΔΣＥＦ変調器を設計する課題
高次ＮＴＦ要素（ループ・フィルタなど）では、内部リミタをしばしば使用して、内部信号のオーバーフローを保護する（たとえば、ノーズ・アーティクル参照）。また、設計の安定性は、広範なシミュレーションによって一般的に慎重に確認される。
【００１３】
ループ・フィルタｈ（ｔ）のインパルス応答のＬノルムに基づくＥＦ変調器の十分安定性試験が提案された（たとえば、参照によって本明細書に組み込まれ、かつこれ以後「シュライヤＩＩアーティクル」と呼ぶＲ．ＳｃｈｒｅｉｅｒおよびＹ．Ｙａｎｇ、「Ｓｔａｂｉｌｉｔｙ  ｔｅｓｔｓ  ｆｏｒ  ｓｉｎｇｌｅ−ｂｉｔ  ｓｉｇｍａ−ｄｅｌｔａ  ｍｏｄｕｌａｔｏｒｓ  ｗｉｔｈ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ＦＩＲ  ｎｏｉｓｅ  ｔｒａｎｓｆｅｒ  ｆｕｎｃｔｉｏｎｓ」、Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ，Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ、１９９２年５月、１３１６〜１３１９ページ参照）。シュライヤＩＩアーティクルは、具体的には２次ＮＴＦを有する単一ビットの場合について、デルタ−シグマ・ループを安定に維持することを議論する。シュライヤＩＩアーティクルのこのＬノルム試験は、ディザー信号も同様に含むように拡大された（たとえば、参照によって本明細書に組み込まれ、かつこれ以後「ノーズワージ・アーティクル」と呼ぶＳ．Ｒ．Ｎｏｒｓｗｏｒｔｈｙ、「Ｏｐｔｉｍａｌ  ｎｏｎｒｅｃｕｒｓｉｖｅ  ｎｏｉｓｅ  ｓｈａｐｉｎｇ  ｆｉｌｔｅｒｓ  ｆｏｒ  ｏｖｅｒｓａｍｐｌｉｎｇ  ｄａｔａ  ｃｏｎｖｅｒｔｅｒｓ、Ｐａｒｔ１：Ｔｈｅｏｒｙ」、Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．、１９９３年５月、１３５３〜１３５６ページ参照；また、ノーズワージ・テキストのセクション３．１４．１参照）。残念ながら、これらの技術は、入力信号が、小さいまたは拘束された信号に制約されることを必要とする。
【特許文献１】米国仮特許出願第６０／４７２，４８８号
【非特許文献１】Ｓ．Ｒ．Ｎｏｒｓｗｏｒｔｈｙ、Ｒ．Ｓｃｈｒｅｉｅｒ、およびＧ．Ｃ．Ｔｅｍｅｓ，Ｅｄｓ．、Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ：Ｔｈｅｏｒｙ、Ｄｅｓｉｇｎ、ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ．ＮＹ：ＩＥＥＥ  Ｐｒｅｓｓ、１９９６年
【非特許文献２】Ｒ．Ｓｃｈｒｅｉｅｒ、「Ａｎ  ｅｍｐｉｒｉｃａｌ  ｓｔｕｄｙ  ｏｆ  ｈｉｇｈ−ｏｒｄｅｒ  ｓｉｎｇｌｅ−ｂｉｔ  ｄｅｌｔａ−ｓｉｇｍａ  ｍｏｄｕｌａｔｏｒｓ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．ＩＩ、ｖｏｌ．４０、ｎｏ．８、４６１〜４６６ページ、１９９３年８月
【非特許文献３】Ｗ．Ｌ．Ｌｅｅ、「Ａ  ｎｏｖｅｌ  ｈｉｇｈｅｒ−ｏｒｄｅｒ  ｉｎｔｅｒｐｏｌａｔｉｖｅ  ｍｏｄｕｌａｔｏｒ  ｔｏｐｏｌｏｇｙ  ｆｏｒ  ｈｉｇｈ  ｒｅｓｏｌｕｔｉｏｎ  ｏｖｅｒｓａｍｐｌｉｎｇ  Ａ／Ｄ  ｃｏｎｖｅｒｔｅｒｓ」、Ｍａｓｔｅｒ’ｓ  ｔｈｅｓｉｓ、Ｍａｓｓａｃｈｕｓｅｔｔｓ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｔｅｃｈｎｏｌｏｇｙ、マサチューセッツ州ケンブリッジ、１９８７年６月
【非特許文献４】Ｔ．Ｒｉｔｏｎｉｅｍｉ、Ｔ．Ｋａｒｅｍａ、およびＨ．Ｔｅｎｈｕｎｅｎ、「Ｔｈｅ  ｄｅｓｉｇｎ  ｏｆ  ｓｔａｂｌｅ  ｈｉｇｈ−ｏｒｄｅｒ  １−ｂｉｔ  ｓｉｇｍａ−ｄｅｌｔａ  ｍｏｄｕｌａｔｏｒｓ」、Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．、１９９０年５月、３２６７〜３２７０ページ
【非特許文献５】Ｗ．Ｒｈｅｅ、Ａ．Ａｌｉ、およびＢ．Ｓｏｎｇ、「Ａ  １．１ＧＨｚ  ＣＭＯＳ  ｆｒａｃｔｉｏｎａｌ−Ｎ  ｆｒｅｑｕｅｎｃｙ  ｓｙｎｔｈｅｓｉｚｅｒ  ｗｉｔｈ  ａ  ３ｂ  ３ｒｄ−ｏｒｄｅｒ  ｄｅｌｔａ−ｓｉｇｍａ  ｍｏｄｕｌａｔｏｒ」、Ｄｉｇ．ＩＥＥＥ  Ｉｎｔ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆ．、２０００年２月、１９８〜１９９ページ
【特許文献２】米国特許第４，４６７，３１６号明細書
【非特許文献６】Ｐ．Ｊ．Ｎａｕｓ、Ｅ．Ｃ．Ｄｉｊｋｍａｎｓ、Ｅ．Ｆ．Ｓｔｉｋｖｏｏｒｔ、Ａ．Ｊ．ＭｃＫｎｉｇｈｔ、Ｄ．Ｊ．Ｈｏｌｌａｎｄ、およびＷ．Ｂｒａｄｉｎａｌ、「Ａ  ＣＭＯＳ  ｓｔｅｒｅｏ  １６−ｂｉｔ  Ｄ／Ａ  ｃｏｎｖｅｒｔｅｒ  ｆｏｒ  ｄｉｇｉｔａｌ  ａｕｄｉｏ」、ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ｖｏｌ．２２、ｎｏ．３、３９０〜３９５ページ、１９８７年６月
【非特許文献７】Ｗｉｌｌｉｎｇｈａｍ、Ｍ．Ｐｅｒｒｏｔｔ、Ｂ．Ｓｅｔｔｅｒｂｅｒｇ、Ａ．Ｇｒｚｅｇｏｒｅｋ、およびＢ．ＭｃＦａｒｌａｎｄ、［Ａｎ  ｉｎｔｅｇｒａｔｅｄ  ２．５ＧＨｚ  ｄｅｌｔａ−ｓｉｇｍａ  ｆｒｅｑｕｅｎｃｙ  ｓｙｎｔｈｅｓｉｚｅｒ  ｗｉｔｈ  ５１ｓ  ｓｅｔｔｌｉｎｇ  ａｎｄ  ２Ｍｂ／ｓ  ｃｌｏｓｅｄ  ｌｏｏｐ  ｍｏｄｕｌａｔｉｏｎ］、Ｄｉｇ．ＩＥＥＥ  Ｉｎｔ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆ．、２０００年２月、２００〜２０１ページ
【非特許文献８】Ｒ．ＳｃｈｒｅｉｅｒおよびＹ．Ｙａｎｇ、「Ｓｔａｂｉｌｉｔｙ  ｔｅｓｔｓ  ｆｏｒ  ｓｉｎｇｌｅ−ｂｉｔ  ｓｉｇｍａ−ｄｅｌｔａ  ｍｏｄｕｌａｔｏｒｓ  ｗｉｔｈ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ＦＩＲ  ｎｏｉｓｅ  ｔｒａｎｓｆｅｒ  ｆｕｎｃｔｉｏｎｓ」、Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ，Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ、１９９２年５月、１３１６〜１３１９ページ
【非特許文献９】Ｓ．Ｒ．Ｎｏｒｓｗｏｒｔｈｙ、「Ｏｐｔｉｍａｌ  ｎｏｎｒｅｃｕｒｓｉｖｅ  ｎｏｉｓｅ  ｓｈａｐｉｎｇ  ｆｉｌｔｅｒｓ  ｆｏｒ  ｏｖｅｒｓａｍｐｌｉｎｇ  ｄａｔａ  ｃｏｎｖｅｒｔｅｒｓ、Ｐａｒｔ１：Ｔｈｅｏｒｙ」、Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．、１９９３年５月、１３５３〜１３５６ページ
【非特許文献１０】Ｒ．Ｓｃｈｒｅｉｅｒ、「Ｔｈｅ  ｄｅｌｔａ−ｓｉｇｍａ  ｔｏｏｌｂｏｘ  ｆｏｒ  Ｍａｔｌａｂ」、マットラボ・コードおよび説明書、１９９７〜２００３ページ
【非特許文献１１】Ｔ．ＢａｉｒｄおよびＴ．Ｓ．Ｆｉｅｚ、「Ｉｍｐｒｏｖｅｄ  ｄｅｌｔａ−ｓｉｇｍａ  ＤＡＣ  ｌｉｎｅａｒｉｔｙ  ｕｓｉｎｇ  ｄａｔａ  ｗｅｉｇｈｔｅｄ  ａｖｅｒａｇｉｎｇ」、Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ，Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．、ｖｏｌ．１、１９９５年５月、１３〜１６ページ
【非特許文献１２】Ｏ．Ｍｅｎｃｅｒ、Ｍ．Ｐｌａｔｚｎｅｒ、Ｍ．Ｍｏｒｆ、およびＭ．Ｆｌｙｎｎ、「Ｏｂｊｅｃｔ−ｏｒｉｅｎｔｅｄ  ｄｏｍａｉｎ  ｓｐｅｃｉｆｉｃ  ｃｏｍｐｉｌｅｒｓ  ｆｏｒ  ｐｒｏｇｒａｍｍｉｎｇ  ＦＰＧＡｓ」、ＩＥＥＥ  Ｔｒａｎｓ．ＶＬＳＩ  Ｓｙｓｔ．、ｖｏｌ．９、ｎｏ．１、２０５〜２１０ページ、２００１年２月
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上を考慮すると、安定なΔシグマ変調器が必要である。安定なΔシグマ変調器は、そのようなΔΣ変調器がより大きなまたは拘束されない入力信号を備えることができる場合、有利である可能性がある。安定なΔシグマ変調器は、安定性を保証する技術がＯＢＧを低減するときに生じるような帯域内雑音および分解能を犠牲にしない場合、有利である可能性がある。安定なΔシグマ変調器は、より高次のＮＴＦを有する安定なΔΣ変調器を提供することが有利である可能性がある。要するに、より良好なΔΣ変調器が有用であり、ＤＡＣおよびＰＬＬなど、ΔΣ変調器を使用する装置を改良するために使用することができる。
【課題を解決するための手段】
【００１５】
本発明によれば、デジタル・アナログ変換器および位相ロック・ループなどにおいて使用されるようなΔΣＥＦ変調器の安定性は、打切り要素からのＬ＋１高次ビットを備えるＬ次雑音伝達関数（ＮＴＦ）を含むことによって保証することができる。そのようなΔΣＥＦ変調器の安定性は、入力信号に依存しない。
本発明による少なくともいくつかの実施形態では、ＮＴＦの帯域外利得は限定されない。
本発明による少なくともいくつかの実施形態では、Ｌは、少なくとも４である。本発明による少なくともいくつかの実施形態では、Ｌは、４または５である。
【発明を実施するための最良の形態】
【００１６】
本発明は、安定なΔΣＥＦ変調器を提供する新規な方法および／または装置を含むことが可能である。以下の記述は、当業者が本発明を作成および使用するのを可能にするために提示され、かつ具体的な応用例およびその要件の文脈において提供されている。したがって、本発明による実施形態の以下の記述は、例示および記述を提供するが、開示する厳密な形態のみとする、またはそれで本発明を限定することを意図していない。開示する実施形態に対する様々な修正が、当業者には明らかになるであろう。また、以下で述べる一般的な原理は、他の実施形態および応用例に適用することが可能である。たとえば、一連の行為を記述することが可能であるが、行為の順序は、一行為の実施が他の行為の完了に依存しないとき、他の実施態様では異なることが可能である。さらに、非依存性の行為は、並行して実施することが可能である。記述において使用される要素、行為、または命令のいずれも、本発明に対して決定的または必須として明瞭に記述されない限り、そのように構築されるべきではない。また、本明細書において使用する際に、冠詞「ａ」は、１つまたは複数の項目を含むことを意図する。唯一の項目を意図する場合は、「一」という用語または同様の語を使用する。したがって、本発明は、示される実施形態に限定されることを意図せず、本発明者は、あらゆる特許にすることが可能な主題事項が記述されたものとして本発明を見なす。
【００１７】
§４．１  ΔΣＥＦ変調器の例示的な雑音伝達関数
再び図３Ａのブロック図を参照すると、打切り要素３１０は、入力の最上位ビットｙｄ（ＭＳＢ）をそれに続くＤＡＣ３５０に提供する。ミキサ３４０は、入力からＭＳＢを除去して、再開ビット（ＬＳＢ）をＮＴＦ要素（デジタル・ループ・フィルタＨ（ｚ）など）３３０に供給する。ＬＳＢがＮＴＦ要素３３０に提供されるということを、図３Ｂの簡略的な機能図に示す。打切り要素３１０について追加の白色モデル（たとえば、ノーズワージ・テキストのセクション２．３参照）を使用して、デルタ−シグマ変調器を線形モデルによって記述することができる。この線形モデルによれば、打切り要素３１０の出力ｙｄは、以下のように表すことが可能である。
【数１】
2004350295.tif 000003
上式で、ＳＴＦ（ｚ）＝１は、信号伝達関数であり、ＮＴＦ（ｚ）＝１−Ｈ（ｚ）は、打切り誤差（または打切り雑音）伝達関数である。
【００１８】
ＮＴＦ（ｚ）が、有限インパルス応答（ＦＩＲ）伝達関数であるとき、Ｈ（ｚ）も、ΔΣＥＦ変調器のＦＩＲ関数である（式（１）参照）。したがって、ＯＦトポロジの場合とは対照的に、Ｈ（ｚ）に累積はない。唯一の累積は、入力ノードにおける追加中に生じるが、これにはすぐ後に打切り動作が続く。したがって、各内部信号のビット長は、数値分析を必要とせずに、分析により精確に予測することができる。
【００１９】
図３Ｂを参照すると、たとえば、ＮＴＦ要素３３０は、ｍビットをビット長に追加するＦＩＲループ・フィルタＨ（ｚ）であると想定されている。入力合計３２０は、せいぜいもう１ビットを追加する。すべての内部信号を制限して維持するために、ループに入るいかなるものも出て行く必要がある。したがって、ｙｄは、少なくともｍ＋１ビットを有するはずである（すなわち、「ｍ」はＨ（ｚ）により、「１」は入力合計による）。表記によって、入力ｘｄはｋｘビットを有し、フィードバックｃｈはｋｅビットを有する。有効な初期条件であるｋｃ≦ｋｘが保持され、かつｙｄがｍ＋１の最小値に維持される場合、ｅｉは、せいぜいｋｘ＋１ビットを有し、ｋｘ−ｍのＬＳＢが、ループに送り返される。これは、ｋｘビットのｅｈとなる。したがって、ｋｘ＝ｋｅ＝ｋが定常状態について保持され、すべての内部信号は、図３Ｂに示すように制限される。実用的な利用のためにｋ＞ｍであり、したがってｋ−ｍは負になることがないことに留意されたい。すなわち、本発明によれば、ΔΣＥＦ変調器の十分安定性基準は、以下のように表すことができる：ｍ＋１ビットのトランケータおよびＦＩＲループ・フィルタＨ（ｚ）を有し、データフローにおけるｍビットの増大に寄与するＥＦ変調器が安定である。
【００２０】
低周波数信号帯域において低打切り誤差エネルギーを達成するために、ＮＴＦ（ｚ）は、高域通過特性を有するべきである。たとえば、Ｌ次微分器（１−ｚ−１）ＬをＮＴＦ（ｚ）として選択することが可能である。Ｌは、デルタ−シグマ・ループの次数をも決定する。このＦＩＲ  ＮＴＦ（ｚ）のすべてのゼロ点は、ＤＣにある。したがって、ＯＢＧは２Ｌであり、これは、Ｌ次変調器の最大に可能なＯＢＧである。最適化されたゼロ点がＦＩＲ  ＮＴＦ（ｚ）において使用されるとき、ＯＢＧは、２Ｌの付近に留まり、ごくわずかにより小さい。本発明によれば、十分安定性基準は、無限インパルス応答（ＩＩＲ）ＮＴＦ（ｚ）が使用される場合にも適用可能である。
【００２１】
比較において、上記の§１．２．１．１から、ＯＦ変調器は、安定性のためにはるかにより小さいＯＢＧ値（３．５など）を必要とすることを思い出されたい。したがって、有限値の極が、ＯＦ変調器のＮＴＦ（ｚ）に追加され、それがＩＩＲフィルタに変換された。
【００２２】
以上の議論は、トランケータを実用的な真に非線形の回路として扱い、したがって、式（１）において使用される追加の白色雑音モデルの簡略的な想定に依存しない。また、以上の内容は、十分な分析基準であるが、必ずしも必要基準および十分基準の両方ではないことに留意されたい。すなわち、トランケータにおいてＬ＋１ビットを使用することは、すべての内部信号を制限して維持し、それにより高次ループを安定に維持するのに十分であるが、保存性ではない。
【００２３】
§４．１．１  本発明による例示的な安定ＥＦ変調器
第１例として、ＮＴＦ（ｚ）＝（１−ｚ−１）ＬおよびＨ（ｚ）＝１−ＮＴＦ（ｚ）を有するＬ次ＥＦループを考慮する。最悪のシナリオでは、（１−ｚ−１）Ｌに適用されるａ±１交代シーケンスは、２Ｌ（すなわちＬビットの出力）となる。したがって、Ｈ（ｚ）のデータフローへの寄与は、Ｌビットより少なくなる。すなわち、ｍの最低値はＬであり、したがって、ｙｄがｍ＋１＝Ｌ＋１ビットを有する場合、すべての内部信号は制限される、すなわち、Ｌ次ループは安定である。ＮＴＦ（ｚ）＝（１−ｚ−１）４およびＨ（ｚ）＝ｚ−１（４−６ｚ−１＋４ｚ−２−ｚ−３）を有する４次ループの場合では、ｍは４であり、ｙｄは、この場合に記述する基準により５ビットを有することになる。
【数２】
2004350295.tif 000004
この第１の例示的なΔΣＥＦ変調器は、ハードウエア効率が良い。
【００２４】
第２例として、最適ゼロ点ＦＩＲ  ＮＴＦ（ｚ）を有するＬ次ＥＦループを考慮する。ゼロ点は単位円内に留まるので、Ｈ（ｚ）＝１−ＮＴＦ（ｚ）の寄与は、Ｌビットを超えない。すなわち、最適ゼロ点をＬ次のＮＴＦ（ｚ）において使用するとき、Ｈ（ｚ）のｍビットの寄与は、常にＬよりわずかに小さい、すなわちｍ＜Ｌである（至近整数に概数化されるｍおよびＬの値は、同じとすることが可能である）。４次ループでＯＳＲ＝８の場合では、（１−１．９８ｚ−１＋ｚ−２）（１−１．８８ｚ−１＋ｚ−２）のＮＴＦ（ｚ）が得られる（たとえば、シュライヤ・アーティクル参照）。再び、ｍは４であり、ｙｄが５ビットを有する場合、変調器は、ここで記述する基準に基づいて安定である。
【数３】
2004350295.tif 000005
この第２例は、性能について最適化される。
【００２５】
§４．１．２  代替および改善
再び、（１−ｚ−１）ＬＦＩＲ  ＮＴＦ（ｚ）およびＬ＋１ビットを有するΔΣＥＦ変調器が安定である。この安定なＥＦ変調器は、２ＬのＯＢＧを有する。一般に、ＯＢＧを低減することにより、安定性が改善される（たとえば、ノーズワージ・テキストのセクション５．５参照）。したがって、有限値の極をＮＴＦ（ｚ）に追加することによって（すなわち、初期ＦＩＲ  ＮＴＦをＩＩＲフィルタとすることによって）この変調器のＯＢＧを低減しても、安定性が低下しないと想定することが妥当である。すなわち、安定なＬ次（Ｌ＋１）ビットのΔΣＥＦ変調器が、すべての可能なＯＢＧ値について予期される。
【００２６】
本発明によるΔΣＥＦ  ＤＡＣは、マルチビット・デジタル・アナログ変換を必要とする可能性がある。１ビットＤＡＣは本質的に線形なので、デジタル出力ｙｄにおいて単一ビットデータフローを獲得することが一般に望ましい。しかし、非常に線形なマルチビットＤＡＣが利用可能である（たとえば、ノーズワージ・テキストの第８章参照）。代替として、そのような高次変調器は、カスケード構成において使用することが可能である（たとえば、ムスマン特許参照）。
【００２７】
ＮＴＦの選択は、本発明の実施（たとえば回路として）に影響を与える可能性がある。たとえば、最適ゼロ点ＮＴＦの使用は、Ｈ（ｚ）のデジタル回路実施態様において高価な乗算器を必要とする可能性があり、一方、純粋な微分装置ＮＴＦの実施には、乗算器は必要ではない。しかし、図９を参照する以下の§４．３において提示する設計例は、最適ゼロ点ＮＴＦでさえ、乗算器のない単一デジタル回路によって有効に実施することができることを実証する。
【００２８】
§４．２  本発明による雑音伝達関数を有するΔΣＥＦ変調器の例示的な応用例
本発明によるΔΣＥＦ変調器は、図３Ａに示したアナログＤＡＣに適用されるビット数を低減するようなＤＡＣにおいて使用することが可能である。そのようなΔΣＥＦ変調器は、ウィリンガム・アーティクルにおいて記述したものなど、ＰＬＬにおいて使用することも可能である。
【００２９】
§４．３  本発明によるシミュレーションした例示的なΔΣＥＦ変調器の特性
§４．３．１  シミュレーションしたΔΣＥＦ変調器
高次ΔΣＥＦ  ＤＡＣ（図３Ａおよび図３Ｂ）の振舞いを示すために、４次変調器をマットラボにおいてシミュレーションした。ＮＴＦの最適ゼロ点は、Ｒ．Ｓｃｈｒｅｉｅｒ、「Ｔｈｅ  ｄｅｌｔａ−ｓｉｇｍａ  ｔｏｏｌｂｏｘ  ｆｏｒ  Ｍａｔｌａｂ」、マットラボ・コードおよび説明書、１９９７〜２００３ページに記載されたツールボックスを使用して設計された。このツールボックスは、＜ｈｔｔｐ：＝＝ｗｗｗ．ｍａｔｈｗｏｒｋｓ．ｃｏｍ＝ｍａｔｌａｂｃｅｎｔｒａｌ＝ｆｉｌｅｅｘｃｈａｎｇｅ＞においてオンラインで利用可能であり、これ以後「マットラボΔΣツールボックス」と呼ぶ。ＥＦ  ＮＴＦ（ｚ）のｚ領域の式は、以下によって与えられる。
【数４】
2004350295.tif 000006
この式は、数百万のサンプルについて安定なままであった。５ビット出力データ・ストリームｙｄの２１４点ハン（Ｈａｎｎ）・ウィンドウＦＦＴを図４に示す。デジタル入力ｘｄは、ｋｘ＝２４ビットであるように量子化された。５ビット打切り誤差は、４次ＦＩＲ  ＮＴＦで帯域から積極的に押し出されたので、９３．１ｄＢのピークＳＮＲが、ＯＳＲが８の低い値についてさえ獲得された。
【００３０】
比較のために、図５は、同様の４次５ビットＤＡＣの出力スペクトルを示すが、ＯＦトポロジを使用して設計された（図２を思い出されたい）。ループを安定に維持するために、ＮＴＦのＯＢＧを３．３に限定しなければならなかった。ＯＦ  ＮＴＦ（ｚ）のｚ領域の式は、以下によって与えられる。
【数５】
2004350295.tif 000007
この変調器は、シミュレーションしたＥＦアーキテクチャより約１２ｄＢ低い８１．２ｄＢのピークＳＮＲを達成した。
【００３１】
図６は、２つの４次５ビット最適ゼロ点のＥＦ変調器およびＯＦ変調器の達成可能な性能を比較する。これは、ピークＳＮＲおよび対応する入力信号振幅ＡｕをＯＢＧの関数として示す。図示したように、ＯＦ変調器の性能は、ＯＢＧ＞３．６のとき、突然降下する。グラフは、そのようなＯＦシステムは、ＯＢＧ＞４．１では安定な動作を全く維持することができないことを示す。ＯＢＧが高いＯＦ変調器は、入力信号が鮮鋭な移行を含む場合、不安定になることに留意されたい。入力信号の帯域幅が限定されている場合でも、ＯＦ変調器は、始動中に不安定になることがあり、回復しない可能性がある。
【００３２】
一方、ＥＦ変調器は、図示したように、利用可能な入力範囲が約０．７Ｖ／Ｖ（フル・スケールに正規化）まで小さく減少するＯＢＧの可能な全範囲について安定なままである。ＥＦ変調器は、入力信号の鮮鋭な移行および始動条件に対して反応しない。これらの２つの４次５ビット最適ゼロ点のＥＦ変調器およびＯＦ変調器の最適なＳＮＲシナリオを、それぞれ図４および５に示した。
【００３３】
上記で記述した安定性の実験は、広範なＯＳＲ、ループ次数（Ｌ）、および対応するビット数（Ｎ＝Ｌ＋１）について実施された。ＥＦ変調器は、ＯＢＧ＝１・・・２Ｌの全範囲について大きな入力信号（Ａｕ＞０．５Ｖ／Ｖ）に対して安定なままであることが確認された。ＥＦ変調器は、ＮＴＦがＦＩＲ伝達関数であるとき、ＯＢＧ≒２Ｌについて最適な性能を達成した（たとえば、図６のＯＢＧ≒１６＝２４点参照）。
【００３４】
図７のグラフは、最適ゼロ点を有する様々な次数のＥＦ変調器およびＯＦ変調器についてピークＳＮＲの比較を示す。ＮＴＦ（ｚ）＝（１−ｚ−１）Ｌを有するＤＣゼロ点ＥＦ変調器は、簡単なデジタル回路で実施することができるので、魅力的である可能性がある。したがって、やはりプロットした。しかし、シミュレーションは、ＤＣゼロ点ＥＦ変調器の性能が、より高次において（Ｌ≧５など）最適ゼロ点ＥＦ変調器の性能より優れているだけであることを示す。Ｌ＝２では、ＯＦ変調器も安定であり、したがって、ＥＦ変調器を使用することは、大きな利点ではない。しかし、Ｌ≧３では、ＯＦ変調器の性能は、ループの安定性が脆弱であることによって限定されるので、ＥＦ変調器は、明らかにＯＦ変調器より性能が優れている。
【００３５】
大まかな定量的比較を表に示す。
【表１】
2004350295.tif 000008
表は、Ｌ＝２・・・５およびＮ＝３・・・６について、最適ゼロ点ＥＦ変調器（ＥＦｏｐｔ）のＳＮＲ利得対最適ゼロ点ＯＦ変調器（ＯＦｏｐｔ）のＳＮＲ利得をまとめたものである。ＤＣゼロ点ＥＦ変調器（ＥＦｄｃ）のＳＮＲ利得も、図７に示され、かつ表の比較に含まれている。ΔＳＮＲはＯＳＲと共に変化するので、平均概数値が表に含まれている。たとえば、４次５ビットＥＦｄｃ変調器は、ＯＦｏｐｔと比較してＳＮＲがわずかに約２ｄＢ足りないが、ＥＦｄｃは、ＯＦｏｐｔより実施が著しく簡単である。再び、４次５ビット変調器がＥＦｏｐｔトポロジによって実施されるとき、表に示すように、ＯＦｏｐｔより約１０ｄＢ大きいＳＮＲを獲得することができる（図４、５、および７は、この場合、ΔＳＮＲ＝１１．９ｄＢの「精確な」値を示す）。結果に対する変調器の非線形な振舞いおよび数値誤差の影響のために、所与の値は近似である。それにもかかわらず、図７および表は、本発明によるＥＦｏｐｔ変調器を使用することによってＳＮＲが劇的に改善されることを示す。
【００３６】
§４．３．２  例示的なΔΣＥＦ変調器
本発明による４次５ビットΔΣＥＦ  ＤＡＣの原型が、離散構成要素から構築された。この原型を使用して、高次ループの安定性に関するシミュレーション結果を実験的に検証し、マルチビットＤＡＣのアナログ回路の不全により起こり得る悪影響を調査した。
【００３７】
図８に示すように、原型８００には、デジタル（正弦波など）信号生成装置８１０と、ΔΣＥＦ変調器８２０と、スクランブラ８３０と、ＤＡＣ（アナログＤＡＣなど）８４０とが含まれる。ΔΣＥＦ変調器８２０は、２４ビット入力ｘｄ（デジタル正弦波生成装置８１０によって提供される）および５ビット出力ｙｄを有する。出力ｙｄは、信号ｙｓを生成するスクランブラ８３０によってスクランブルされる。次いで、信号ｙｓは、３２要素（すなわち５ビット）ＤＡＣ８４０によってアナログ信号ｙａに変換される。
【００３８】
図９は、図８の変調器８２０として使用することが可能である最適ゼロ点４次５ビットＥＦ変調器のデジタル実施態様９００を示す。４という非常に低いＯＳＲを使用して、高速応用例について１０ビットの精度を実証した。したがって、ループ・フィルタは、Ｈ（ｚ）＝３．４８８３ｚ−１−５．００７１ｚ−２＋３．４８８３ｚ−３−ｚ−４によって（上記の式（１）から、マットラボΔΣツールボックスを使用して）与えられる。これらの係数は、２進演算をシフトおよび加算／減算することによって実施することができるので、高価な乗算器を回避することができる（たとえば、図９のシフト要素９１０および遅延要素９２０参照）。たとえば、係数３．４８８３≒４−１／２−１／６４および−５．００７１≒−４−１である。係数の近似誤差は、結果として得られるＮＴＦ（ｚ）の著しい変化を回避するように十分小さく、約０．１ｄＢ  ＳＮＲのペナルティとなるだけである。トランケータ９３０は、単にビットを分割する。５つのＭＳＢは出力ｙｄを構成し、一方、１９ＬＳＢ打切り誤差−ｅＬは、再びループ・フィルタＨ（ｚ）に供給される。
【００３９】
１％の許容度の抵抗器によって実施される要素間の不整合によるマルチビットＤＡＣの非線形性に対処するために、データ加重平均（ＤＷＡ）（たとえば、参照によって組み込まれ、かつこれ以後「ベアード・アーティクル」と呼ぶＲ．Ｔ．ＢａｉｒｄおよびＴ．Ｓ．Ｆｉｅｚ、「Ｉｍｐｒｏｖｅｄ  ｄｅｌｔａ−ｓｉｇｍａ  ＤＡＣ  ｌｉｎｅａｒｉｔｙ  ｕｓｉｎｇ  ｄａｔａ  ｗｅｉｇｈｔｅｄ  ａｖｅｒａｇｉｎｇ」、Ｐｒｏｃ．ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ，Ｃｉｒｃｕｉｔｓ  Ｓｙｓｔ．、ｖｏｌ．１、１９９５年５月、１３〜１６ページ参照）を使用することが可能である。１０ビットの精度を目標としていたので、ＤＷＡによって提供される１次不整合の形成は十分であった。ＯＳＲ＞４のとき、より高次の信号対雑音およびひずみ比（ＳＮＤＲ）を達成するために、２次不整合形成（たとえば、ノーズワージ・テキストのセクション８．３参照）を使用することができる。
【００４０】
図１０は、図８のＤＡＣ８００においてスクランブラ８３０として使用することが可能である例示的なＤＷＡスクランブラ１０００のブロック図である。ＤＷＡスクランブラ１０００は、バレル・シフタ（ＲＯＴ）１０２０を使用して温度計コード化ワードを回転させる。５ビット抵抗器（ＲＥＧ１）１０４０が、各サンプルの出力値ｙｄによって増大された回転指標を保持する。回転子が円形であるという性質により、指標アダーは、出力を５ビットに打ち切る。スクランブラの最後の抵抗器（ＲＥＧ２）が、信号経路におけるデータ依存遅延を回避する。
【００４１】
図８のシステム８００では、×８６プロセッサ上で整数算術を使用して、様々なデジタル論理（生成装置８１０、変調器８２０、および／またはスクランブラ８３０など）を実施することが可能である。代替として、そのようなデジタル論理は、デジタル信号プロセッサ（ＤＳＰ）および／またはフィールド・プログラミング可能ゲート・アレイ（ＦＰＧＡ）を使用して実施することが可能である。
【００４２】
図１１は、図８のシステム８００においてＤＡＣ８４０として使用することが可能である例示的な（アナログ）ＤＡＣ１１００を示す。３２線温度計コード化デジタル出力ｙｓは、パーソナル・コンピュータ（ＰＣ）の並行ポート１１２０および８ビット・バッファ１１３０を使用して、３２抵抗器１１１０「アナログ」ＤＡＣとインタフェースされる。抵抗器１１１０の共通ノードは、ΔΣＤＡＣのアナログ出力ｙａを提供する。回路のタイミングは、精確な外部クロック（ＣＬＫ）によって制御される。
【００４３】
離散構成要素の実験セットアップは、集積回路ＩＣシナリオを模倣する（商用の実施態様では、チップでなく集積回路を使用する可能性が高いことに留意されたい）。実験用の原型では、ＤＡＣのサンプリング率は、実験に使用されるＰＣの並行ポートによって６４ｋＨｚに限定された。サンプリング率を増大させるために、デジタル論理は、ベル研究所において開発されたストリーム・コンパイラ（ＡＳＣ）を使用してザイリンクス・バーテックス（Ｘｉｌｉｎｘ  Ｖｉｒｔｅｘ）３００ＦＰＧＡ上においても実施される（たとえば、参照によって組み込まれ、かつこれ以後「メンサー・アーティクル」と呼ぶＯ．Ｍｅｎｃｅｒ、Ｍ．Ｐｌａｔｚｎｅｒ、Ｍ．Ｍｏｒｆ、およびＭ．Ｆｌｙｎｎ、「Ｏｂｊｅｃｔ−ｏｒｉｅｎｔｅｄ  ｄｏｍａｉｎ  ｓｐｅｃｉｆｉｃ  ｃｏｍｐｉｌｅｒｓ  ｆｏｒ  ｐｒｏｇｒａｍｍｉｎｇ  ＦＰＧＡｓ」、ＩＥＥＥ  Ｔｒａｎｓ．ＶＬＳＩ  Ｓｙｓｔ．、ｖｏｌ．９、ｎｏ．１、２０５〜２１０ページ、２００１年２月参照）。ＦＰＧＡカードによって支持される最大クロック率は、１００ＭＨｚである。ＡＳＣによって実施されるデジタル論理および最適化が簡単であることにより、ザイリンクス・バーテックス３００ＦＰＧＡ上で実行される７０ＭＨｚ出力サンプリング率が獲得される。
【００４４】
図８〜１１を参照して上記で記述した最適ゼロ点を有するプロトタイプ４次５ビットＥＦ  ＤＡＣの実験結果について、図１２ａ〜１２ｃを参照して記述する。効果的なサンプリング率は、６４ｋＨｚであった。高次ループは、数時間の動作後依然として安定であった。マルチビットＤＡＣのアナログ出力ｙａは、ローデ（Ｒｏｈｄｅ）＆シュワルツ（Ｓｃｈｗａｒｚ）ＦＳＥＡスペクトル分析装置によって獲得された。獲得されたスペクトルをＰＣにおいて事後処理して、８ｋＨｚ（すなわちＯＳＲ＝４）の帯域幅においてＳＮＤＲ値を獲得した。
【００４５】
図１２（ａ）は、ＤＷＡスクランブラ８３０（分解能帯域幅（ＲＢＷ）：３０Ｈｚ）を使用しない帯域内出力スペクトルを示す。大きな高調波および増大した雑音フロアを獲得することができ、これにより、ＳＮＤＲは５８．７ｄＢに限定される。図１２（ｂ）に示すように、ＤＷＡスクランブラ８３０を稼動することによって、高調波の内容は無視できるようになり、雑音フロアは著しく減少する（ＲＢＷ：３０Ｈｚ）。２つのＮＴＦ（ｚ）最小値を明瞭に見ることができる。いくつかの小さい帯域内偽トーンが、１次不整合形成のアイドル・トーンのために、第２ＮＴＦ（ｚ）ゼロ点の付近に存在する。これらのスパーは、たとえば、ノーズワージ・テキストのセクション８．３に記載されているような２次不整合形成を使用することによって、低減することができる。６４．１ｄＢのＳＮＤＲが獲得された。この測定値は、浮動点算術および理想的なアナログＤＡＣ（図７を思い出されたい）を想定したシミュレーションによって獲得されるＳＮＲより、１．８ｄＢ低いだけである。最後に、図１２（ｃ）は、ＲＢＷが１００Ｈｚに増大されているが、ＤＷＡスクランブルＤＡＣの完全な０・・・３２ｋＨｚ４次雑音形成スペクトルを示す。
【００４６】
§４．４  結論
Ｌ次ＦＩＲ（またはおそらくはさらにＩＩＲ）雑音伝達関数およびＬ＋１ビットを有するＥＦ変調器が安定であることを述べた本発明による十分安定性基準を使用して設計された高次ΔΣＥＦ  ＤＡＣは、頑強であり、かつＯＦアーキテクチャより優れた性能を達成することが判明した。そのようなΔΣＥＦ  ＤＡＣは、低いオーバーサンプリング率についても高分解能を達成することができた。本発明により、ＮＴＦのＯＢＧを低減する必要性が排除される。ＭＡＳＨトポロジ変調器と同様に、本発明による高次ＥＦ変調器は、安定であり、かつ高次雑音形成マルチビット出力を生成する。しかし、本発明による高次ＥＦ変調器は、単一ループ内において実施することが可能であり、よりハードウエア効率がよく、かつＭＡＳＨトポロジ変調器より低い電力を導出するように作成することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明による例示的なΔΣＥＦ変調器のブロック図である。
【図２】例示的なΔΣＯＦ  ＤＡＣのブロック図である
【図３Ａ】本発明による例示的なΔΣＥＦ  ＤＡＣのブロック図である。
【図３Ｂ】本発明による例示的なΔΣＥＦ  ＤＡＣの機能図である。
【図４】９３．１ｄＢのＳＮＲを示す、ＯＳＲ＝８について４次５ビットΔΣＥＦ変調器のシミュレーションした高速フーリエ変換（ＦＦＴ）の図である。
【図５】８１．２ｄＢのＳＮＲを示す、ＯＳＲ＝８について４次５ビットΔΣＯＦ変調器のシミュレーションしたＦＦＴの図である。
【図６】ΔΣＥＦ変調器とΔΣＯＦ変調器とを比較するシミュレーション安定性試験の図である。
【図７】様々な変調器の可能な性能を示すグラフである。
【図８】本発明による実験用４次５ビットΔΣＥＦ  ＤＡＣのブロック図である。
【図９】図８のΔΣＥＦ  ＤＡＣにおいて使用することが可能である例示的なΔΣＥＦ変調器のブロック図である。
【図１０】図８のΔΣＥＦ  ＤＡＣにおいて使用することが可能である例示的なスクランブラの概略図である。
【図１１】図８の実験用ΔΣＤＦ  ＤＡＣにおいて使用することが可能である例示的なアナログＤＡＣの概略図である。
【図１２ａ】ＤＷＡスクランブラを有さず、ＳＮＤＲ＝５８．７ｄＢである、図８〜１０において示したような、ＯＳＲ＝４の４次５ビットΔΣＥＦ変調器の測定スペクトルのグラフである。
【図１２ｂ】ＤＷＡスクランブラを有し、ＳＮＤＲ＝６４．１ｄＢである、図８〜１０において示したような、ＯＳＲ＝４の４次５ビットΔΣＥＦ変調器の測定スペクトルのグラフである。
【図１２ｃ】分解能帯域幅が増大されているが、図１２ｂにおいて測定した装置の完全スペクトル・バージョンである。
【図１】
2004350295.tif 000009
【図２】
2004350295.tif 000010
【図３Ａ】
2004350295.tif 000011
【図３Ｂ】
2004350295.tif 000012
【図４】
2004350295.tif 000013
【図５】
2004350295.tif 000014
【図６】
2004350295.tif 000015
【図７】
2004350295.tif 000016
【図８】
2004350295.tif 000017
【図９】
2004350295.tif 000018
【図１０】
2004350295.tif 000019
【図１１】
2004350295.tif 000020
【図１２ａ】
2004350295.tif 000021
【図１２ｂ】
2004350295.tif 000022
【図１２ｃ】
2004350295.tif 000023