(57)【要約】【課題】工程数を増加させることなく、解像度の異なる２種類以上のモードを実現することができるマルチモード型のリニアイメージセンサ及びその製造方法の提供。【解決手段】フォトダイオードＮウェル１からなる画素が一方向に配列された受光部（画素列）と、φＴＧにより画素から電荷を読み出す読み出しゲート２と、φ１及びφ２パルスラインにより電荷転送Ｎウェルに読み出された電荷を順次転送する電荷転送部３とを備える高解像度及び低解像度の２つのモードで動作するリニアイメージセンサであって、両解像度の受光部の画素ピッチは等しく設定され、高解像度側では、各々の画素から電荷転送部に至る経路がチャネルストッパーにより画素毎に分離され、低解像度側では、ｎ（ｎは２以上の整数）個の相隣り合う画素の組から電荷転送部に至る経路がチャネルストッパーにより画素の組毎に分離して形成される。【選択図】図１
2004152816.tif 000002
【特許請求の範囲】
【請求項１】
画素を一方向に配列した受光部と、前記画素から信号電荷を読み出す読み出しゲートと、前記信号電荷を順次転送する電荷転送部とを備える所定の解像度の検出部を複数有するリニアイメージセンサであって、
複数の前記検出部において、
前記受光部の画素ピッチは等しく設定され、
前記検出部の前記解像度に応じて、１又は相隣り合う複数の画素毎に、前記画素から前記電荷転送部に至る前記信号電荷の移動経路が分離して形成されていることを特徴とするリニアイメージセンサ。
【請求項２】
ウェル領域からなる画素が一方向に配列され、少なくとも前記画素間にチャネルストッパーが形成された受光部と、前記画素から信号電荷を読み出す読み出しゲートと、前記信号電荷を順次転送する電荷転送部とを備える検出部を複数有するリニアイメージセンサであって、
複数の前記検出部における前記受光部の画素ピッチは等しく設定され、
一の前記検出部は、各々の前記画素から前記電荷転送部に至る前記信号電荷の移動経路が、前記チャネルストッパーにより前記画素ごとに分離して形成され、
他の前記検出部は、相隣り合う複数の前記画素の組から前記電荷転送部に至る前記信号電荷の移動経路が、前記チャネルストッパーにより前記画素の組ごとに分離して形成されていることを特徴とするリニアイメージセンサ。
【請求項３】
半導体基板に形成したウェル領域からなる画素が一方向に配列され、少なくとも前記画素間にチャネルストッパーが形成された受光部と、前記半導体基板に形成したウェル領域を含む電荷転送部と、前記受光部と前記電荷転送部との間の、前記半導体基板上に形成した読み出しゲートとを備える高解像度及び低解像度の２つの検出部を有するリニアイメージセンサにおいて、
前記２つの検出部における前記受光部の画素ピッチは等しく設定され、
前記高解像度側の前記検出部は、各々の前記画素から前記電荷転送部に至る前記信号電荷の移動経路が、前記チャネルストッパーにより前記画素ごとに分離して形成され、
前記低解像度側の前記検出部は、ｎ（ｎは２以上の整数）個の相隣り合う前記画素の組から前記電荷転送部に至る前記信号電荷の移動経路が、前記チャネルストッパーにより前記画素の組ごとに分離して形成されていることを特徴とするリニアイメージセンサ。
【請求項４】
前記電荷転送部上に、前記画素の配列方向に直交する複数のゲート電極を備え、各々の前記ゲート電極は、前記信号電荷の前記移動経路に対応して配設されることを特徴とする請求項１乃至３のいずれか一に記載のリニアイメージセンサ。
【請求項５】
前記ゲート電極は、前記画素の配列方向に交互に繰り返し配列された第１相及び第２相のゲート電極対からなることを特徴とする請求項４記載のリニアイメージセンサ。
【請求項６】
前記複数の検出部の少なくとも１つは、前記受光部の両側に前記読み出しゲートと前記電荷転送部とを備え、
前記受光部の両側の前記電荷転送部はその出力端側で結合され、
前記受光部を構成する各々の前記画素の前記信号電荷が、交互に各々の側の前記電荷転送部に移動し、相隣り合う前記画素の前記信号電荷が前記出力端側で合成されるように、前記経路が形成されていることを特徴とする請求項１乃至５のいずれか一に記載のリニアイメージセンサ。
【請求項７】
ウェル領域からなる画素が一方向に配列され、少なくとも前記画素間にチャネルストッパーが形成された受光部と、前記画素から信号電荷を読み出す読み出しゲートと、前記信号電荷を順次転送する電荷転送部とを備える所定の解像度の検出部を複数有するリニアイメージセンサの製造方法において、
等しい画素ピッチで形成される複数の前記検出部のウェル形成領域に同一の注入条件で同時に注入を行い、
前記画素から前記電荷転送部に至る前記信号電荷の移動経路が、各々の前記検出部の前記解像度に応じて、画素毎又は相隣り合う複数の画素の組毎に分離されるように、前記チャネルストッパーを形成することを特徴とするリニアイメージセンサの製造方法。
【請求項８】
半導体基板に形成したウェル領域からなる画素が一方向に配列され、少なくとも前記画素間にチャネルストッパーが形成された受光部と、前記半導体基板に形成したウェル領域を含む電荷転送部と、前記受光部と前記電荷転送部との間の、前記半導体基板上に形成した読み出しゲートとを備える高解像度及び低解像度の２つの検出部を有するリニアイメージセンサの製造方法において、
等しい画素ピッチで形成される複数の前記検出部のウェル形成領域に同一の注入条件で同時に注入を行い、
高解像度側の前記検出部は、各々の前記画素から前記電荷転送部に至る信号電荷の移動経路が前記画素ごとに分離され、低解像度の前記検出部は、ｎ（ｎは２以上の整数）個の相隣り合う前記画素の組から前記電荷転送部に至る前記信号電荷の移動経路が前記画素の組ごとに分離されるように、前記チャネルストッパーを形成することを特徴とするリニアイメージセンサの製造方法。
【請求項９】
前記電荷転送部上の前記画素の配列方向に直交するように設ける複数のゲート電極を、前記信号電荷の前記移動経路に対応して形成することを特徴とする請求項７又は８に記載のリニアイメージセンサの製造方法。
【請求項１０】
前記ゲート電極は、前記画素の配列方向に交互に繰り返し配列される第１相及び第２相のゲート電極対からなり、各々の前記ゲート電極対を、前記信号電荷の前記移動経路に対応して形成することを特徴とする請求項７又は８に記載のリニアイメージセンサの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リニアイメージセンサ及びその製造方法に関し、特に、解像度の異なる複数のモードを実現することができるリニアイメージセンサ及びその製造方法に関する。
【０００２】
【従来の技術】
スキャナ、複写機、ファクシミリ装置等の原稿読み取り装置として、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型のリニアイメージセンサ等の電荷転送デバイスが用いられている。このリニアイメージセンサは、フォトダイオードを一方向に配列した受光部と、受光部で光電変換され蓄積された信号電荷を読み出す電荷読み出し部と、信号電荷を転送する電荷転送部とを備えている。また、電荷転送部は、通常２層駆動のＣＣＤシフトレジスタからなっており、２層駆動パルス（φ１，φ２）を供給するためのパルスラインが電荷転送部に近接して配置された構造となっている。
【０００３】
そして、受光部で発生した信号電荷は電荷読み出し部に印加されるパルス（φＴＧ）がＬＯＷレベルの期間に蓄積され、ＨＩＧＨレベルの期間に電荷転送部に読み出され、駆動パルス（φ１，φ２）によって順次転送された信号電荷は、信号電荷を信号電圧に変換する信号電荷検出部とソースホロワ、インバータ等のアナログ回路からなる出力回路によって外部に出力される。そして、このリニアイメージセンサを受光部の配列方向（主走査方向）に対して垂直（副走査方向）に機械的に走査することにより、２次元の情報が取得される。
【０００４】
ここで、電荷転送デバイスはフォトダイオードに蓄積された信号電荷を順次転送するものであるため、高精細な画像を得るために受光部を構成する画素の数を増やすとその分転送時間が長くなってしまう。そこで、リニアイメージセンサを高解像度と低解像度の２つのモードで駆動し、低解像度の場合は画素を間引きして転送時間を短くする方法が提案されている。例えば、特開２００１−２４４４４８号公報（以下、第１の公報）には、多数の画素を一方向に配列した受光部と、前記受光部の一方の側に設けられた第１の信号電荷読み出し部及びＣＣＤシフトレジスタによる第１の信号電荷転送部を有する高解像度モード手段と、前記受光部の他方の側に設けられた第２の信号電荷読み出し部及びＣＣＤシフトレジスタによる第２の信号電荷転送部を有する低解像度モード手段とを具備するリニアイメージセンサが開示されている。
【０００５】
上記第１の公報は、単一の受光部の両側に第１及び第２の２つの信号電荷転送部を設け、選択するモードに応じて信号電荷転送部を使い分けるものであり、高解像度モード時は通常の１画素ごとに信号電荷転送部に読み出し、低解像度モード時は隣接する２画素を合成して１カ所の電荷転送部に読み出すことにより、２つのモードに対応できるようにしている。
【０００６】
しかしながら、上記第１の公報記載の方法では、単一の受光部を異なる解像度のモード間で併用しているため、高解像度と低解像度の信号を同時に処理することができないという問題がある。また、リニアイメージセンサでは２つの画素列を半画素分ずらして千鳥状に配列するスタッガード構造が用いられる場合があるが、第１の公報記載の方法では、リニアイメージセンサを単一の画素列で構成しているため、スタッガード構造に適用することができないという問題もある。
【０００７】
そこで、複数の解像度の信号を同時に処理するために画素ピッチの異なる複数の受光部を設けるマルチモードＣＣＤが提案されている。例えば、特開２００１−１６９０５０号公報等（以下、第２の公報）には、第１のアクティブ領域をそれぞれ有する少なくとも１行の第１のフォトセンサと、第２のアクティブ領域をそれぞれ有する少なくとも１行の第２のフォトセンサとを含むフォトアレイセンサが開示されており、第１のアクティブ領域と第２のアクティブ領域の大きさや波長感度特性を変えることにより、２種類のモードを同時に実現している。
【０００８】
【特許文献１】
特開２００１−２４４４４８号公報（第４−７頁、第１図）
【特許文献２】
特開２００１−１６９０５０号公報（第３−５頁、第１図）
【０００９】
【発明が解決しようとする課題】
ここで、図８乃至図１０を参照して従来のマルチモード型のリニアイメージセンサの構造について説明する。図８は、従来のリニアイメージセンサの概略構成を示す平面図であり、図９及び図１０は、それぞれ図８のＡ部及びＢ部の拡大図である。図８乃至図１０に示すように、従来のリニアイメージセンサは、同一チップ１４上に解像度（画素ピッチ）の異なる複数の画素（フォトダイオードＮウェル１）からなる画素列（図では、上側が画素ピッチ２ａの低解像度用画素列、下側が画素ピッチａの高解像度用画素列）が並んで形成されている。また、各々のフォトダイオードＮウェル１はＰ＋チャネルストッパー５によって分離されており、画素列に隣接して電荷読み出し部があり、その先には電荷転送部３が設けられている。また、電荷転送部３を駆動するためのパルスラインφ１（φ１配線９）、φ２（φ２配線１０）、読み出しゲート２を制御するためのパルスラインφＴＧ（φＴＧ配線２）が設けられている。
【００１０】
ここで、フォトダイオードＮウェル１のポテンシャルはフォトダイオードＮウェル注入量とこの部分のパターン形状によって決定され、特にフォトダイオードＮウェル注入領域の幅が小さいと狭チャンネル効果によりポテンシャルが浅くなる。従って、図８乃至図１０に示す従来のリニアイメージセンサでは、高解像度と低解像度とで解像度を変えるために各々の画素列で画素ピッチを変えているためにフォトダイオードＮウェル注入領域の幅に広狭が生じ、その結果、幅の狭い画素列（高解像度側画素列）では上記狭チャンネル効果によりポテンシャルが浅くなってしまう。
【００１１】
この問題を図で説明すると、リニアイメージセンサでは、フォトダイオードＮウェル１と読み出しゲート２のポテンシャル関係が適切な場合は、フォトダイオードＮウェル１に蓄積された信号電荷は読み出しゲート２にかけられるφＴＧにより電荷転送Ｎウェル６に移動するが、ポテンシャル関係が適正でない場合は、図１１（ｃ）に示すように信号電荷の一部が読み出されずフォトダイオードＮウェル１に残留する読み出し不良や、図１１（ｂ）に示すようにフォトダイオードＮウェル１のポテンシャルが浅すぎてフォトダイオードに十分に電荷を蓄積できない不良が発生する。
【００１２】
このためフォトダイオードＮウェル１の注入条件をポテンシャルが適正な値になるようにコントロールしなければならないが、１チップ上に異なる解像度（画素ピッチ）の画素列が配置されるマルチモード型リニアイメージセンサでは、解像度毎すなわち画素列毎に異なる条件でフォトダイオードＮウェル１の注入を行わなければならず、その結果、工程数が増加する。
【００１３】
上記狭チャンネル効果によるポテンシャルの不一致を防止するには、解像度毎に注入の打ち分けを行い各画素列のポテンシャルを揃える必要があるが、そのためには図１２（ａ）に示すように、第１フォトダイオードＮウェル（例えば、高解像度側）のＰＲ、注入、ＰＲ剥離（ステップＳ１０２〜１０４）と、第２フォトダイオードＮウェル（例えば、低解像度側）のＰＲ、注入、ＰＲ剥離（ステップＳ１０５〜１０７）とを別々に行わなければならず、少なくとも１回分のＰＲ、注入、ＰＲ剥離分の工程が増加してしまう。この工程数の増加は、デバイスの低価格化が求められている現状においては大きなデメリットとなってしまう。
【００１４】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、工程数を増加させることなく、解像度の異なる２種類以上のモードを実現することができるマルチモード型のリニアイメージセンサ及びその製造方法を提供することにある。
【００１５】
【問題を解決するための手段】
上記目的を達成するため、本発明のリニアイメージセンサは、画素を一方向に配列した受光部と、前記画素から信号電荷を読み出す読み出しゲートと、前記信号電荷を順次転送する電荷転送部とを備える所定の解像度の検出部を複数有するリニアイメージセンサであって、複数の前記検出部において、前記受光部の画素ピッチは等しく設定され、前記検出部の前記解像度に応じて、１又は相隣り合う複数の画素毎に、前記画素から前記電荷転送部に至る前記信号電荷の移動経路が分離して形成されているものである。
【００１６】
また、本発明のリニアイメージセンサは、ウェル領域からなる画素が一方向に配列され、少なくとも前記画素間にチャネルストッパーが形成された受光部と、前記画素から信号電荷を読み出す読み出しゲートと、前記信号電荷を順次転送する電荷転送部とを備える検出部を複数有するリニアイメージセンサであって、複数の前記検出部における前記受光部の画素ピッチは等しく設定され、一の前記検出部は、各々の前記画素から前記電荷転送部に至る前記信号電荷の移動経路が、前記チャネルストッパーにより前記画素ごとに分離して形成され、他の前記検出部は、相隣り合う複数の前記画素の組から前記電荷転送部に至る前記信号電荷の移動経路が、前記チャネルストッパーにより前記画素の組ごとに分離して形成されているものである。
【００１７】
また、本発明のリニアイメージセンサは、半導体基板に形成したウェル領域からなる画素が一方向に配列され、少なくとも前記画素間にチャネルストッパーが形成された受光部と、前記半導体基板に形成したウェル領域を含む電荷転送部と、前記受光部と前記電荷転送部との間の、前記半導体基板上に形成した読み出しゲートとを備える高解像度及び低解像度の２つの検出部を有するリニアイメージセンサにおいて、前記２つの検出部における前記受光部の画素ピッチは等しく設定され、前記高解像度側の前記検出部は、各々の前記画素から前記電荷転送部に至る前記信号電荷の移動経路が、前記チャネルストッパーにより前記画素ごとに分離して形成され、前記低解像度側の前記検出部は、ｎ（ｎは２以上の整数）個の相隣り合う前記画素の組から前記電荷転送部に至る前記信号電荷の移動経路が、前記チャネルストッパーにより前記画素の組ごとに分離して形成されているものである。
【００１８】
本発明においては、前記電荷転送部上に、前記画素の配列方向に直交する複数のゲート電極を備え、各々の前記ゲート電極は、前記信号電荷の前記移動経路に対応して配設されることが好ましく、前記ゲート電極は、前記画素の配列方向に交互に繰り返し配列された第１相及び第２相のゲート電極対からなる構成とすることができる。
【００１９】
また、本発明においては、前記複数の検出部の少なくとも１つは、前記受光部の両側に前記読み出しゲートと前記電荷転送部とを備え、前記受光部の両側の前記電荷転送部はその出力端側で結合され、前記受光部を構成する各々の前記画素の前記信号電荷が、交互に各々の側の前記電荷転送部に移動し、相隣り合う前記画素の前記信号電荷が前記出力端側で合成されるように、前記経路が形成されている構成とすることができる。
【００２０】
また、本発明のリニアイメージセンサの製造方法は、ウェル領域からなる画素が一方向に配列され、少なくとも前記画素間にチャネルストッパーが形成された受光部と、前記画素から信号電荷を読み出す読み出しゲートと、前記信号電荷を順次転送する電荷転送部とを備える所定の解像度の検出部を複数有するリニアイメージセンサの製造方法において、等しい画素ピッチで形成される複数の前記検出部のウェル形成領域に同一の注入条件で同時に注入を行い、前記画素から前記電荷転送部に至る前記信号電荷の移動経路が、各々の前記検出部の前記解像度に応じて、画素毎又は相隣り合う複数の画素の組毎に分離されるように、前記チャネルストッパーを形成するものである。
【００２１】
また、本発明のリニアイメージセンサの製造方法は、半導体基板に形成したウェル領域からなる画素が一方向に配列され、少なくとも前記画素間にチャネルストッパーが形成された受光部と、前記半導体基板に形成したウェル領域を含む電荷転送部と、前記受光部と前記電荷転送部との間の、前記半導体基板上に形成した読み出しゲートとを備える高解像度及び低解像度の２つの検出部を有するリニアイメージセンサの製造方法において、等しい画素ピッチで形成される複数の前記検出部のウェル形成領域に同一の注入条件で同時に注入を行い、高解像度側の前記検出部は、各々の前記画素から前記電荷転送部に至る信号電荷の移動経路が前記画素ごとに分離され、低解像度の前記検出部は、ｎ（ｎは２以上の整数）個の相隣り合う前記画素の組から前記電荷転送部に至る前記信号電荷の移動経路が前記画素の組ごとに分離されるように、前記チャネルストッパーを形成するものである。
【００２２】
このように、本発明では、複数の受光部（画素列）における画素の形状や画素ピッチを変えるのではなく、画素列の構造は同じにして読み出し構造（すなわち、チャネルストッパーによる分離構造や電荷転送部の構造）を工夫することにより、解像度の異なる複数のモードを実現する。これにより、各解像度のフォトダイオードＮウェル注入条件を共通化することができ、工程数の増加を抑制することができると共に、複数の画素列のポテンシャルを同一にし、読み出し特性やフォトダイオードに蓄積できる電荷量の特性を近づけることにより各解像度の感度の見積もりが容易になり、アンプやフォトダイオード開口の設計がしやすくなるという効果が得られる。
【００２３】
【発明の実施の形態】
従来技術で説明したように、高解像度と低解像度の２つのモードの情報を同時に取得するためには画素列を複数設ける構造が有効であるが、図８に示すような同一チップ１４上に解像度（画素ピッチ）の異なる２種類の画素列を有するリニアイメージセンサでは、フォトダイオードＮウェル１に同一条件で注入を行うと、図１１に示すように、狭チャンネル効果により高解像度側のフォトダイオードＮウェル１のポテンシャルが相対的に浅くなったり、信号電荷の一部が読み出されずフォトダイオードＮウェル１に残留する読み出し不良が発生するという問題が生じる。
【００２４】
これにより、フォトダイオードの読み出し特性やフォトダイオードに蓄積できる信号電荷量が画素列毎で大きく異なってしまうため、フォトダイオードＮウェル１の注入条件を画素列毎に設定しなければ高解像度／低解像度の両方の特性を満足することができないが、画素列毎に注入条件を変更すると、図１２（ａ）に示すように少なくとも一回分のＰＲ、注入、ＰＲ剥離を追加しなければならず、デバイスの価格上昇を招いてしまう。
【００２５】
そこで、本発明では、工程数を増加させることなく複数のモードに対応できるように、画素列毎の注入領域を変えるのではなく、電荷読み出し方法を改良することを特徴としている。すなわち、低解像度側のフォトダイオードＮウェル注入領域を、高解像度側のフォトダイオードＮウェル注入領域と同一にし、両画素列のフォトダイオード部のポテンシャルを同一にする。加えて、低解像度側の電荷読み出し部で複数のフォトダイオードＮウェルから一つの電荷転送部に信号電荷を読み出す構造（例えば、高解像度側ではフォトダイオードＮウェルから電荷転送部までの経路を一画素毎にＰ＋チャネルストッパーで分離し、低解像度側では該経路を複数の画素毎に分離する構造）とすることにより解像度（画素数）を調整する。
【００２６】
これにより、解像度間のフォトダイオード読み出し特性や、フォトダイオードに蓄積できる信号電荷量の違いを小さくすることができ、また、単一のフォトダイオードＮウェル注入条件で製造することが可能となり、工程数の増加を抑制することができる。
【００２７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２８】
［実施例１］
まず、本発明の第１の実施例に係るリニアイメージセンサ及びその製造方法について、図１乃至図３、図１１及び図１２を参照して説明する。図１は、本発明の第１の実施例に係るリニアイメージセンサの概略構成を示す平面図であり、図２及び図３は、それぞれ図１のＡ部及びＢ部の拡大図である。また、図１１は、各クロック（φＴＧ、φ１、φ２）と出力信号のタイミングを示すタイミングチャート図であり、図１２は、本発明の工程削減効果を説明するためのフローチャート図である。
【００２９】
図１乃至図３に示すように、本実施例のリニアイメージセンサは、同一チップ１４上に同一の画素ピッチで配列された複数のフォトダイオードＮウェル１からなる画素列が並んで形成されており、フォトダイオードＮウェル１はＰ＋チャネルストッパー５によって分離されており、フォトダイオードＮウェル１に隣接して電荷読み出し部があり、その先に電荷転送部３が形成されている。そして、電荷転送部３を駆動するためのパルスラインφ１（φ１配線９）、パルスラインφ２（φ２配線１０）、読み出しゲート２を制御するためのパルスラインφＴＧが設けられ、フォトダイオードＮウェル１の信号電荷は読み出しゲート２と２層駆動パルス（φ１，φ２）を供給する第１層ポリシリコンゲート７及び第２層ポリシリコンゲート８によって電荷転送Ｎウェル６に転送される。このように、本実施例では、電荷読み出し部分のＰ＋チャネルストッパー５が２つのフォトダイオードＮウェル１から単一の電荷転送部３に読み出すレイアウトになっている点を除いては、フォトダイオードＮウェル１部分のパターンはＰ＋チャネルストッパー５も含めて高低解像度側／低解像度側で同一である。
【００３０】
ここで、リニアイメージセンサでは、光電変換された電子は電荷読み出し部の電極にかけられるパルスφＴＧによって電荷転送部３に読み出され、φ１、φ２パルスによって順次転送され、図示しない信号電荷検出部で信号として検出され、その後、出力回路４を経て外部に出力される。各クロックと出力信号のタイミングチャートを図１１（ａ）に示す。読み出しゲート２にかかる電圧がＨＩＧＨレベルになると光電変換された電子は電荷転送部３に読み出されるが、このときの読み出しゲート２のポテンシャルがフォトダイオードＮウェル１のポテンシャルよりも浅いと、図１１（ｃ）に示すように一部の信号電荷が読み出せずに残ってしまい読み出し不良が発生する。また、フォトダイオードＮウェル１のポテンシャルが浅すぎると、図１１（ｂ）に示すようにフォトダイオードＮウェル１に蓄積できる信号電荷量が不足する。
【００３１】
このような問題は、画素列毎に画素ピッチが異なる場合に、狭チャンネル効果によりフォトダイオードＮウェル部のポテンシャルが変動することによって生じるが、本実施例では、高解像度側及び低解像度側のフォトダイオードＮウェル注入領域を同一にし、低解像度側のＰ＋チャネルストッパー５を隣接する複数の画素の組毎（ここでは２画素毎）に電荷転送部３まで配設し、画素の組に対応して第１層及び第２層ポリシリコンゲート７、８を形成することにより複数のフォトダイオードＮウェル１の電荷が合成されるようにしているため、単一のイオン注入条件で両解像度に対応する画素列のフォトダイオードのポテンシャルを同一にすることができ、その結果、工程数の増加を抑えることができる。この工程削減効果について図１２のフローチャート図を参照して説明する。
【００３２】
従来は、図１２（ａ）に示すように、Ｎ型半導体基板１３上にＰウェル注入（ステップＳ１０１）を行った後に、まず、どちらか一方（例えば、高解像度側）のフォトダイオードＮウェル注入（ステップＳ１０２〜１０４）を行い、続いてもう一方（この場合、低解像度側）のフォトダイオードＮウェル注入（ステップＳ１０５〜１０７）を行っていたが、本発明では画素ピッチが等しいため、図１２（ｂ）に示すように、ステップＳ２０２〜２０４で両画素列のフォトダイオードＮウェル注入を同時に行うことができるため、フォトダイオードＮウェル１の注入工程数を半分にすることができ、また、画素列毎のマスク作成も不要となる。
【００３３】
また、本発明では２分割したフォトダイオードの信号を回路上で合成するのではなく、フォトダイオードからの読み出し時に一つに合成するため、画素加算のタイミング調整等を図る必要もない。更に、各解像度に対応する画素列のパターンを揃えるために各解像度の感度の見積もりが容易になり、アンプやフォトダイオード開口の設計をしやすくすることができる。
【００３４】
［実施例２］
次に、本発明の第２の実施例に係るリニアイメージセンサ及びその製造方法について、図４及び図５を参照して説明する。図４は、本発明の第２の実施例に係るリニアイメージセンサの概略構成を模式的に示す平面図であり、図５は、図４のＡ部（低解像度側）を拡大した図である。
【００３５】
前記した第１の実施例では、高解像度側の画素ピッチをａ、低解像度側の画素ピッチを２ａ、フォトダイオード長を両解像度共にｂとした場合について説明したが、本発明は上記実施例に限定されず、低解像度側の画素ピッチを３ａ、４ａ・・・・・・ｎａ（ｎは正数）の場合、すなわち両解像度の比が整数倍になっているものに対しても適用可能である。
【００３６】
その際には画素数の調整のために、Ｐ＋チャネルストッパー５をｎ分割したフォトダイオードＮウェル１から読み出し時に一つに合成されるようなレイアウト（例えば、相隣合う３つのフォトダイオードＮウェル１の組毎に、Ｐ＋チャネルストッパー５を電荷転送部３まで配設し、３つのフォトダイオードＮウェル１の信号電荷が１本のポリシリコンゲート（ここでは、第１層ポリシリコンゲート７）下層の電荷転送Ｎウェル６に転送される構成）にする。例として、ｎ＝３の場合の構成を図４及び図５に示す。
【００３７】
このような構成によっても、画素列間でフォトダイオードＮウェル１の間隔は変わらないため、高解像度側と低解像度側の画素列に対して同一条件で注入を行うことができ、注入工程を削減することができる。また、フォトダイオードＮウェル１からの読み出し時に信号電荷が一つに合成されるため、画素加算のタイミング調整等を図る必要もない。
【００３８】
なお、上記説明では、解像度の異なる２種類のフォトダイオード列が１チップ上に配列されている場合について説明しているが、３種類以上のフォトダイオード列が１チップ上にあり、かつ、その解像度が全て整数倍になっている場合についても本発明は適用可能である。例えば、画素ピッチがａ、２ａ、３ａのフォトダイオード列が１チップ内に存在するようなリニアイメージセンサにおいては図２、図５、図１０を組み合わせた構造となる。
【００３９】
［実施例３］
次に、本発明の第３の実施例に係るリニアイメージセンサ及びその製造方法について、図６及び図７を参照して説明する。図６は、本発明の第３の実施例に係るリニアイメージセンサの概略構成を示す平面図であり、図７は、図６のＡ部（低解像度側）を拡大した図である。
【００４０】
前記した第１及び第２の実施例では、低解像度側の読み出しを全画素で同一の方向としたが、電荷転送部３をフォトダイオード列の両側に設けて１画素おきに両側に交互に読み出し、例えば、両側の電荷転送部３の経路長やφ１、φ２、φＴＧのパルスのタイミングを調整することにより、電荷転送部３の終端で２画素を合成しても同様の効果が得られる。図６及び図７にその構成例を示す。
【００４１】
なお、上記各実施例ではフォトダイオード長ｂが両解像度共に等しい場合について説明してきたが、フォトダイオード長ｂが画素ピッチａに比べて十分大きい場合にはフォトダイオード長ｂが解像度間で異なってもポテンシャルの変調は小さく、本発明は適用可能である。また、上記各実施例では異なる画素列におけるフォトダイオードＮウェル１を同一位置となるように配置しているが、半画素分ずらして千鳥状に配列するスタッガード構造に適用することもできる。
【００４２】
【発明の効果】
以上説明したように、本発明のリニアイメージセンサ及びその製造方法によれば下記記載の効果を奏する。
【００４３】
本発明の第１の効果は、解像度の異なる複数の画素列を１チップ上に配置しても、解像度ごとにフォトダイオードＮウェル注入条件を個別に設定する必要がなく、工程数の増加を抑えることができるということである。
【００４４】
その理由は、従来は、１チップに解像度が異なる画素列が２種類ある場合には、フォトダイオードＮウェルの注入条件も２種類必要であったが、本発明では、複数の画素列で画素ピッチを同一にしているため、単一条件での注入が可能となるからである。
【００４５】
また、本発明の第２の効果は、各解像度の感度の見積もりが容易になり、アンプやフォトダイオード開口の設計がしやすくなるということである。
【００４６】
その理由は、このような構造のリニアイメージセンサでは解像度毎に感度の規格が設定されるのが一般的であるが、本発明ではフォトダイオード部のパターンを各解像度で同一にそろえるため各解像度の感度を正確に見積もることができるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るリニアイメージセンサの概略構成を示す平面図である。
【図２】本発明の第１の実施例に係るリニアイメージセンサの低解像度側の構成を示す平面図である。
【図３】本発明の第１の実施例に係るリニアイメージセンサの高解像度側の構成を示す平面図である。
【図４】本発明の第２の実施例に係るリニアイメージセンサの概略構成を示す平面図である。
【図５】本発明の第２の実施例に係るリニアイメージセンサの低解像度側の構成を示す平面図である。
【図６】本発明の第３の実施例に係るリニアイメージセンサの概略構成を示す平面図である。
【図７】本発明の第３の実施例に係るリニアイメージセンサの低解像度側の構成を示す平面図である。
【図８】従来のリニアイメージセンサの概略構成を示す平面図である。
【図９】従来のリニアイメージセンサの低解像度側の構成を示す平面図である。
【図１０】従来のリニアイメージセンサの高解像度側の構成を示す平面図である。
【図１１】各クロック（φＴＧ、φ１、φ２）と出力信号のタイミングを示すタイミングチャート図である。
【図１２】従来のリニアイメージセンサの製造方法と本発明のリニアイメージセンサの製造方法とを比較するフローチャート図である。
【符号の説明】
１  フォトダイオードＮウェル
２  読み出しゲート（φＴＧ配線）
３  電荷転送部
４  出力回路
５  Ｐ＋チャネルストッパー
６  電荷転送Ｎウェル
７  第１層ポリシリコンゲート
８  第２層ポリシリコンゲート
９  φ１配線
１０  φ２配線
１１  コンタクト
１２  Ｐｗｅｌｌ
１３  Ｎ型半導体基板
１４  チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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