(57)【要約】【課題】フラッシュメモリを消去した後ディスチャージさせる方法を変形し、消去時にリカバリー過程まで同時に行うことにより、セルのしきい値電圧を一定の電圧に収斂させるフラッシュメモリセルの消去方法を提供すること。【解決手段】基板、ソース、ドレイン、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートからなるフラッシュメモリセルの消去方法において、コントロールゲートに消去電圧の陰電圧を印加し、基板に消去電圧の陽電圧を印加してセルに対する消去過程を行う段階と、コントロールゲートを接地させてディスチャージさせる段階と、ソースを接地させてディスチャージさせる段階と、基板せを接地させてディスチャージ及びリカバリーを同時に行う段階とを含む。【選択図】　　　　図３
2004055109.tif 000002
【特許請求の範囲】
【請求項１】
基板、ソース、ドレイン、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートからなるフラッシュメモリセルの消去方法において、
（ａ）前記コントロールゲートに消去電圧の陰電圧を印加し、前記基板に消去電圧の陽電圧を印加してセルに対する消去過程を行う段階と、
（ｂ）前記コントロールゲートを接地させてディスチャージさせる段階と、
（ｃ）前記ソースを接地させてディスチャージさせる段階と、
（ｄ）前記基板を接地させてディスチャージ及びリカバリーを同時に行う段階とを含むことを特徴とするフラッシュメモリセルの消去方法。
【請求項２】
前記消去電圧としての陰電圧は−５Ｖ〜−１０Ｖであり、前記消去電圧としての陽電圧は５〜１００Ｖであることを特徴とする請求項１記載のフラッシュメモリセルの消去方法。
【請求項３】
前記（ｃ）段階及び（ｄ）段階において、
前記ソース及び基板を同時に接地させてソース及び基板をディスチャージさせ、同時にセルに対するリカバリーを行うことを特徴とする請求項１記載のフラッシュメモリセルの消去方法。
【請求項４】
前記（ｂ）段階後に、前記ドレインバイアスを所定の電圧に降下させる段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリセルの消去方法。
【請求項５】
前記所定の電圧は４．５Ｖであり、前記ドレインバイアスを４．５Ｖに降下させた後、１０μｓ〜５００μｓの間維持することを特徴とする請求項４記載のフラッシュメモリセルの消去方法。
【請求項６】
基板、ソース、ドレイン、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートからなるフラッシュメモリセルの消去方法において、
（ａ）前記コントロールゲートに消去電圧としての陰電圧を印加し、前記ソース及びドレインに消去電圧としての陽電圧を印加し、前記基板を接地させてセルに対する消去過程を行う段階と、
（ｂ）前記コントロールゲートを接地させてディスチャージさせる段階と、
（ｃ）前記ソースを接地させて前記ソース及びドレイン電圧をソース側にディスチャージさせ、同時にセルに対するリカバリーを行う段階とを含むことを特徴とするフラッシュメモリセルの消去方法。
【請求項７】
前記消去電圧としての陰電圧は−５Ｖ〜−１０Ｖであり、前記消去電圧としての陽電圧は５〜７Ｖであることを特徴とする請求項６記載のフラッシュメモリセルの消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリセルの消去方法に関し、特に、フラッシュメモリを消去した後ディスチャージさせる方法を改良し、消去時にリカバリー過程まで同時に行うことが可能なフラッシュメモリセルの消去方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリは、消去時にしきい値電圧Ｖｔの分布を一定にするために、まずプリプログラム（ｐｒｅ−ｐｒｏｇｒａｍ）という過程を行って、消去したいセルのしきい値電圧を一定にセットした後消去を行う。その後、ポストプログラム（ｐｏｓｔ−ｐｒｏｇｒａｍ）またはリカバリー（ｒｅｃｏｖｅｒｙ）過程を行って、もしかしたら過消去されたかも知れないセルに対して一定のしきい値電圧に収斂するようにする過程を行う。
【０００３】
以下、通常のフラッシュメモリ消去方法を図１に基づいて説明する。図１はフラッシュメモリ素子の消去方法を説明するためのフローチャートである。図１によれば、フラッシュメモリ素子の消去方法は、まず、フラッシュメモリ素子に対する消去を行う前に、選択されたブロックのセルをプログラムし、各セルのしきい値電圧を高めるためのプリプログラム（ステップ１１）及び検証（ｖｅｒｉｆｙ）を行う（ステップ１２）。プリプログラムは、既に消去されて低いしきい値電圧を有するセルが再び消去されると、一層低いしきい値電圧に移動して大部分のセルが過消去される現象を防止するために実施することである。検証後には全体セルのしきい値電圧を調整した後、ブロック単位で消去を行う（ステップ１３）。その後、消去状態を検証し（ステップ１４）、消去が十分でなければ再び消去動作を行う一連の動作を繰り返す。全てのセルの消去が完了した後は、相対的に速い速度の消去特性を有する一部セルの過消去問題を解決するために、若干のプログラム動作でセルの漏洩電流を防ぐリカバリー（ステップ１５）及び検証を行って（ステップ１６）フラッシュメモリ素子の消去動作を完了する。ところで、ステップ１３とステップ１４による消去及び消去検証の際、最も遅い速度の消去特性を有するセルの電圧が所定（例えば２Ｖ）のしきい値電圧以下に降下しなければ、全てのセルに消去パルスが印加される。この際、速い消去特性を有すセルは過消去状態になる。このような過消去されたセルの漏洩電流が許容可能なレベル以上であれば、リカバリー過程でセルのしきい値電圧を高めることができるが、漏洩電流が許容限界以上であれば、このチップはフェールになる。このようにフラッシュメモリにおいてリカバリー過程の失敗は収率低下を誘発する最も大きい問題点になる。
【０００４】
次に、従来の技術に係るフラッシュメモリセルの消去方法をさらに詳しく説明する。
【０００５】
図２は従来の技術に係るフラッシュメモリセルの消去方法を説明するための素子の断面図であって、半導体基板２０、ソース領域２２、ドレイン領域２４、フローティングコントロールゲート２６及びコントロールゲート２８からなる。この際、説明の便宜上、基板に印加される電圧をＶｂとし、ソース、ドレイン、コントロールゲートに印加される電圧はそれぞれＶＳ、ＶＤ、Ｖｇとする。
【０００６】
まず、フラッシュメモリのセルを消去するために、Ｖｇに−８Ｖを印加し、Ｖｂには８Ｖを印加する。すると、フローティングコントロールゲート２６内のＦ−Ｎトンネリング方法で基板２０へ抜け出す。この際、ソース２２とドレイン２４はフローティング状態であり、基板がＰ型でジャンクションがＮ型であれば、基板とジャンクションは順方向バイアス状態なので、実際にはソースとドレインに約７．３Ｖが印加された状態になる。その後、消去過程が完了すると、ディスチャージ過程を経るが、まずコントロールゲートを接地させ、Ｖｇを０Ｖにディスチャージさせた後、Ｖｂバイアスも０Ｖにディスチャージさせる。
【０００７】
次に、フラッシュメモリセルの消去過程が完成すると、リカバリー過程を行うが、リカバリー時にはＶｇ、Ｖｂ及びＶＳは接地させ、ＶＤには５Ｖを印加して、過消去されたセルを一定のしきい値電圧に収斂させる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、フラッシュメモリを消去した後ディスチャージさせる方法を改良し、消去時にリカバリー過程まで同時に行うことにより、セルのしきい値電圧を一定の電圧に収斂させるフラッシュメモリセルの消去方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るフラッシュメモリセルの消去方法は、基板、ソース、ドレイン、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートからなるフラッシュメモリセルの消去方法において、コントロールゲートに消去電圧の陰電圧を印加し、基板に消去電圧の陽電圧を印加してセルに対する消去過程を行う段階と、コントロールゲートを接地させてディスチャージさせる段階と、ソースを接地させてディスチャージさせる段階と、基板せを接地させてディスチャージ及びリカバリーを同時に行う段階とを含むことが好ましい。
【００１０】
上記目的を達成するために、本発明に係るフラッシュメモリセルの消去方法は、基板、ソース、ドレイン、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートからなるフラッシュメモリセルの消去方法において、コントロールゲートに消去電圧としての陰電圧を印加し、ソース及びドレインに消去電圧としての陽電圧を印加し、基板を接地させてセルに対する消去過程を行う段階と、コントロールゲートを接地させてディスチャージさせる段階と、ソースを接地させてソース及びドレイン電圧をソース側にディスチャージさせ、同時にセルに対するリカバリーを行う段階とを含むことが好ましい。
【００１１】
【発明の実施の形態】
以下、添付図に基づいて本発明に係る好適な実施例を詳細に説明する。これらの実施例は当技術分野で通常の知識を有する者が本発明を十分理解し得るように提供されるもので、いろいろの形に変形することができ、本発明の範囲を限定するものではない。
【００１２】
図３の（ａ）及び（ｂ）は、本発明に係るフラッシュメモリセルの消去方法を説明するための素子の断面図であって、半導体基板３０、ソース領域３２、ドレイン領域３４、フローティングコントロールゲート３６及びコントロールゲート３８からなる。この際、説明の便宜上、基板３０に印加される電圧をＶｂとし、ソース３２、ドレイン３４、コントロールゲート３８に印加される電圧をそれぞれＶＳ、ＶＤ、Ｖｇとする。
【００１３】
フラッシュメモリの消去過程は、図２に基づいて上述したように、Ｖｇに−５〜−１０Ｖ、好ましくて−８Ｖを印加し、Ｖｂには５〜１０Ｖ、好ましくは８Ｖを印加して実施する。従って、Ｖｇに−８Ｖを印加し、Ｖｂに８Ｖを印加すれば、ソースとドレインはフローティング状態になって約７．３Ｖのバイアスがかかる。消去が終わると、本発明の好適な実施例によるディスチャージを行うために、Ｖｇを接地させてコントロール電圧をまずディスチャージさせる。その後、ソースとしてディスチャージさせるために、ＶＳを接地させる。すると、図３（ａ）のようにソースが０Ｖに転換されるとき、基板がＰ型でジャンクションがＮ型であれば、基板とソース領域は順方向バイアス状態なので、矢印のような方向に電流が流れてディスチャージされる効果が発生する。次いで、基板を接地させる。すると、ＶＳとＶｂが０Ｖになる瞬間、基板とドレインは逆方向バイアス状態になって約７．３Ｖがかかっている状態になる。これは従来の技術で説明したフラッシュメモリのリカバリー過程と同一のバイアス状態になる。すなわち、Ｖｇ、Ｖｂ及びＶＳには０Ｖを印加し、ＶＤには５Ｖを印加してリカバリーを行ったのと同一のバイアス状態になる。図３（ｂ）を参照して説明すると、ＶＳとＶｂに０Ｖを印加すると、矢印方向の如く電子が移動する。従って、ドレインがディスチャージされる間に自動的にリカバリー過程が行われることになり、後で追加的なリカバリー過程を必要としない。
【００１４】
また、上述したように、ソースＶＳを接地させてソース側にまずディスチャージさせた後基板を接地させる方法と同様に、ソースＶＳと基板Ｖｂを同時に接地させ、基板の電圧をソースと基板側に同時にディスチャージさせる方法を用いることもできる。
【００１５】
以下、本発明に係るフラッシュメモリ消去方法の他の実施例について説明する。まず、セルを消去するために、コントロールゲートＶｇには−５Ｖ〜−１０Ｖ、好ましくは−８Ｖを印加し、基板Ｖｂには５〜１０Ｖ、好ましくは８Ｖを印加し、ソース及びドレインはフローティングさせる。次いで、ディスチャージを行うために、Ｖｇを接地させてコントロールゲートをまずディスチャージさせ、ドレイン電圧としてのＶＤを４．５Ｖまでディスチャージさせた後、ソースＶＳ及び基板Ｖｂを同時に接地させてディスチャージさせる。これはドレインジャンクションの漏洩が最も小さい理想的な状態でソース及び基板を接地させると、基板とドレイン間の電圧差が瞬間的に７．３Ｖ程度まで上がるので、ジャンクションに損傷を引き起こす虞があるためである。従って、ソース及び基板をディスチャージさせる前にドレイン電圧を４．５Ｖまでディスチャージさせる方法を用いると、ジャンクションの損傷を防止することができる。この際、ＶＤを４．５Ｖに維持させる時間は１０μｓ〜５００μｓであることが好ましく、ドレイン電圧が４．５Ｖになったとき、カラム当たりドレイン電流が１００μＡ以下の時までドレイン電流を維持することが好ましい。
【００１６】
次に、本発明に係るフラッシュメモリ消去方法の別の実施例について説明する。まず、フラッシュメモリセルの消去時、Ｖｇに−５〜−１０Ｖ、好ましくは−８Ｖを印加し、ＶＳ及びＶＤには５〜７Ｖを印加し、基板Ｖｂは接地させる消去方法を用いる。そして、消去が完了した後、ディスチャージ時にはＶｇをまず接地させてディスチャージさせ、ＶＳを接地させてソース及びドレイン電圧をソース側にディスチャージさせる方法を用いることもできる。
【００１７】
図４を参照して説明すると、図４は本発明に係るフラッシュメモリセルの消去方法を用いてリカバリー過程を行った後のセルのしきい値電圧の差異を説明するためのグラフである。グラフにおいて、四角形からなる点はセルに対するリカバリー過程を行う前のしきい値電圧Ｖｔの分布を示し、丸からなる点は本発明によって消去過程を行った後のしきい値電圧Ｖｔの分布を示す。即ち、本発明に係るフラッシュメモリ消去方法を用いると、セルのしきい値電圧が２．２Ｖに収斂することが分かる。また、本発明に係るフラッシュメモリ消去方法を用いると、フラッシュメモリセルが自己収斂（Ｓｅｌｆ　Ｃｏｎｖｅｒｇｅｎｔ）した特性を有するので、消去しようとするセルのしきい値電圧を一定にセットする過程としてのプログラムを省略することもできる。
【００１８】
【発明の効果】
以上説明したように、本発明に係るフラッシュメモリセルの消去方法は、フラッシュメモリを消去した後ディスチャージさせる方法を変形し、消去時にリカバリー過程まで同時に行うので、別途のリカバリー過程を行うことなく、セルのしきい値電圧を一定の電圧に収斂させる効果がある。
【００１９】
以上、本発明の好適な実施例によって詳細に説明したが、本発明はこれらの実施例に限定されるものではなく、本発明の技術的思想から外れない範囲内で、当分野で通常の知識を有する者によって様々な変形が可能である。
【図面の簡単な説明】
【図１】従来の技術に係るフラッシュメモリセルの消去方法を説明するためのフローチャートである。
【図２】従来の技術に係るフラッシュメモリセルの消去方法を説明するための素子の断面図である。
【図３】図３の（ａ）及び（ｂ）は本発明に係るフラッシュメモリセルの消去方法を説明するための素子の断面図である。
【図４】本発明に係るフラッシュメモリセルの消去方法を用いてリカバリー過程を行った後のセルのしきい値電圧の差異を説明するためのグラフである。
【図１】
2004055109.tif 000003
【図２】
2004055109.tif 000004
【図３】
2004055109.tif 000005
【図４】
2004055109.tif 000006