(57)【要約】      （修正有）【課題】プログラミング電圧をモニタし、書き込み動作の不首尾を回避する能力を有するメモリ・システムを提供する。【解決手段】第１プログラミング電圧が第１電圧レベルを超えれば、メモリ・コントローラをイネーブルに為して、プログラミング動作の内の１つを始動させ、もし前記第１プログラミング電圧が第２電圧レベルまで降下したならば、ひとたび始動させられたプログラミング動作を続行させ、そしてもし前記第１プログラミング電圧が前記第２電圧レベルを下回って降下すれば、ひとたび始動させられた前記プログラミング動作を終了させるように構成され、前記第１電圧レベルが前記第２電圧レベルよりも大きいことから成る電圧検出回路を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
メモリ・システムであって、
複数のメモリセルから成るアレイ（１２）と、
プログラミング電圧を受け取るプログラミング電圧ノード（ＶPP）と、
前記メモリセルから成るアレイ（１２）に対するプログラミング動作を制御する状態マシン（１２０）と、
前記状態マシン（１２０）及び前記プログラミング電圧ノード（ＶPP）に結合された電圧検出回路（３００）であり、前記プログラミング電圧が第１電圧を超えていれば、前記状態マシン（１２０）をイネーブルに為して、前記プログラミング動作の内の１つを始動させ、もし前記プログラミング電圧が前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧を超えていれば、前記プログラミング動作を続行させ、そしてもし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了させるように構成された電圧検出回路（３００）と、
を備えることを特徴とするメモリ・システム。
【請求項２】
前記プログラミング電圧ノード（ＶPP）、前記電圧検出回路（３００）、並びに、前記アレイ（１２）の間に結合されて、前記プログラミング電圧から押し上げられた電圧を生成する充電ポンプ（３１０）と、
前記電圧検出回路（３００）が、もし前記プログラミング電圧が第３電圧未満であり且つ第４電圧よりも大きく、前記第３電圧が前記第２電圧未満であれば、前記プログラミング動作の内の１つを実行させるように、そして、前記プログラミング電圧が前記第３電圧及び前記第４電圧の間である際に、前記アレイ（１２）に対して前記押し上げられた電圧を提供する前記充電ポンプを結合させるように、前記状態マシン（１２０）をイネーブルに為す要素又は指示を有することと、
を更に含むことを特徴とする、請求項１に記載のメモリ・システム。
【請求項３】
前記電圧検出回路（３００）が、前記プログラミング電圧が前記第３電圧よりも大きく且つ前記第１電圧未満である際に、前記状態マシン（１２０）が前記プログラミング動作の内の１つを始動することを防止する要素又は指示を有することを特徴とする、請求項２に記載のメモリ・システム。
【請求項４】
外部のソースから集積回路へ前記プログラミング電圧を受け取らせるべく前記プログラミング電圧ノード（ＶPP）を形成する金属パッドを含んで、前記集積回路として具現化されていることを特徴とする、請求項１に記載のメモリ・システム。
【請求項５】
前記メモリセルが不揮発性メモリセルであることを特徴とする、請求項１に記載のメモリ・システム。
【請求項６】
複数のメモリセルから成るアレイ（１２）を含むメモリ・システムの動作を制御する方法であって、
プログラミング電圧を受け取り、
もし前記プログラミング電圧が第１電圧を超えていれば、前記アレイ（１２）に対するプログラミング動作を始動し、
もし前記プログラミング電圧が前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧よりも大きく維持されていれば、前記プログラミング動作を継続し、
もし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了することを特徴とする方法。
【請求項７】
プログラミング動作を始動する前記段階が、プログラムされるべき前記アレイ（１２）内のメモリセルに前記プログラミング電圧を印加することを特徴としている、請求項６に記載の方法。
【請求項８】
もし前記プログラミング電圧が、前記２電圧を下回る第３電圧未満であり且つ第４電圧よりも大きければ、前記アレイ（１２）に対するプログラミング動作を始動し、
前記プログラミング電圧から充電ポンプ回路（３１０）で押し上げられた電圧を生成し、
プログラムされるべき前記アレイ（１２）内のメモリセルに前記押し上げられた電圧を提供することを特徴とする、請求項６に記載の方法。
【請求項９】
もし前記プログラミング電圧が前記第１電圧未満であり且つ前記第３電圧よりも大きければ、前記アレイ（１２）に対するプログラミング動作の始動を防止することを特徴とする、請求項８に記載の方法。
【請求項１０】
基準電圧を生成し、
前記プログラミング電圧の第１分割部である第１中間電圧を生成し、
前記第１中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第１電圧を超えているかを決定することを特徴とする、請求項６に記載の方法。
【請求項１１】
前記プログラミング電圧の第２分割部である第２中間電圧を生成し、
前記第２中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第２電圧を超えているかを決定することを特徴とする、請求項１０に記載の方法。
【請求項１２】
前記プログラミング電圧の第３分割部である第３中間電圧を生成し、
前記第３中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第３電圧を超えているかを決定し、
前記プログラミング電圧の第４分割部である第４中間電圧を生成し、
前記第４中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第４電圧を超えているかを決定することを特徴とする、請求項１０に記載の方法。
【請求項１３】
メモリ・システムであって、
複数のメモリセルから成るアレイ（１２）と、
前記メモリ・システムに対するプログラミング動作を制御する状態マシン（１２０）と、
プログラミング電圧を受け取るべく結合されたプログラミング電圧ノード（ＶPP）と、
前記プログラミング電圧ノード（ＶPP）及び前記状態マシン（１２０）に結合されると共に、セットアップ状態及びプログラミング状態の間を切り替わり可能な電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）を具備する電圧検出回路（３００）であり、前記プログラミング電圧が前記セットアップ状態において第１電圧よりも大きい際、第１ノード（Ｎ１）で第１中間電圧を、第２ノード（Ｎ２）で第２中間電圧を、そして第３ノード（Ｎ３）で第３中間電圧をそれぞれ生成する要素を有し、そしてまた、前記プログラミング電圧が前記プログラミング状態において前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧よりも大きい際、前記第１ノード（Ｎ１）で前記第１中間電圧を、前記第２ノード（Ｎ２）で前記第２中間電圧を、そして前記第３ノード（Ｎ３）で前記第３中間電圧をそれぞれ生成する要素を有する前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）を具備することから成る電圧検出回路（３００）と、
を備えることを特徴とするメモリ・システム。
【請求項１４】
前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に結合された制御回路であり、前記プログラミング電圧が前記第１電圧よりも大きい際、前記セットアップ状態において前記状態マシン（１２０）をイネーブルに為して、プログラミング動作を始動させ、前記プログラミング電圧が前記第２電圧未満である際、前記プログラミング状態において前記状態マシン（１２０）に前記プログラミング動作を終了させるように構成された制御回路を含むことを特徴とする、請求項１３に記載のメモリ・システム。
【請求項１５】
前記セットアップ状態において前記プログラミング電圧が第３電圧未満であると共に第４電圧よりも大きい際であり、前記第３電圧が前記第２電圧未満であると共に該第４電圧よりも大きい際、前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が前記第２ノード（Ｎ２）に前記第２中間電圧を生成すると共に、前記第３ノード（Ｎ３）に前記第３中間電圧を生成する要素を含み、前記プログラミング電圧が前記第３及び第４電圧の間にある際、前記制御回路が前記状態マシン（１２０）をイネーブルに為して、プログラミング動作を実行させる要素を含むことを特徴とする、請求項１４に記載のメモリ・システム。
【請求項１６】
前記制御回路が、前記第１ノード（Ｎ１）に結合された第１入力を有する第１コンパレータ（１４８）と、前記第２ノード（Ｎ２）に結合された第１入力を有する第２コンパレータ（１５０）と、前記第３ノード（Ｎ３）に結合された第１入力を有する第３コンパレータ（１５２）とを含むことを特徴とする、請求項１４に記載のメモリ・システム。
【請求項１７】
前記制御回路が、前記第１、第２、並びに第３コンパレータ（１４８，１５０，１５２）の出力に結合して、前記状態マシン（１２０）をイネーブルに為し、プログラミング動作を始動し、終了する論理回路を含むことを特徴とする、請求項１６に記載のメモリ・システム。
【請求項１８】
前記第１、第２、並びに第３コンパレータ（１４８，１５０，１５２）の各第２入力に結合された基準電圧を生成する電圧基準回路（１７０）を含むことを特徴とする、請求項１７に記載のメモリ・システム。
【請求項１９】
前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が二重抵抗ラダーであり、該二重抵抗ラダーが、
前記プログラミング電圧ノード（ＶPP）及び前記第３ノード（Ｎ３）の間に結合された第１インピーダンス（ＲＤ）と、前記第３ノード（Ｎ３）及び前記第２ノード（Ｎ２）の間に結合された第２インピーダンス（ＲＣ）と、前記第２ノード（Ｎ２）及び前記第１ノード（Ｎ１）の間に結合された第３インピーダンス（ＲＢ）と、前記第１ノード（Ｎ１）及びシステム接地の間に結合された第４ピンピーダンス（ＲＡ）とを有する低抵抗脚（ＲＡ，ＲＢ，ＲＣ，ＲＤ）と、
前記プログラミング電圧ノード（ＶPP）及び前記第３ノード（Ｎ３）の間に結合された第１インピーダンス（Ｒ４）と、前記第３ノード（Ｎ３）及び前記第２ノード（Ｎ２）の間に結合された第２インピーダンス（Ｒ３）と、前記第２ノード（Ｎ２）及び前記第１ノード（Ｎ１）の間に結合された第３インピーダンス（Ｒ２）と、前記第１ノード（Ｎ１）及び前記システム接地の間に結合された第４ピンピーダンス（Ｒ１）とを有する高抵抗脚（Ｒ１，Ｒ２，Ｒ３，Ｒ４）と、
を含むことを特徴とする、請求項１３に記載のメモリ・システム。
【請求項２０】
前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が、
前記高抵抗脚及び前記低抵抗脚の前記第４インピーダンス（ＲＡ，Ｒ１）間の前記第１ノード（Ｎ１）に接続された第１トランジスタ（１３４）と、
前記高抵抗脚及び前記低抵抗脚の前記第３インピーダンス（ＲＢ，Ｒ２）間の前記第２ノード（Ｎ２）に接続された第２トランジスタ（１３６）と、
前記高抵抗脚及び前記低抵抗脚の前記第１及び第２インピーダンス（ＲＣ，ＲＤ，Ｒ３，Ｒ４）間の前記第３ノード（Ｎ３）に接続された第３トランジスタ（１３８）と、
前記セットアップ状態において、前記低抵抗脚（ＲＡ，ＲＢ，ＲＣ，ＲＤ）を前記高抵抗脚（Ｒ１，Ｒ２，Ｒ３，Ｒ４）に結合すべく前記第１、第２、並びに第３トランジスタ（１３４，１３６，１３８）をスイッチ・オンし、前記プログラミング状態において、前記低抵抗脚（ＲＡ，ＲＢ，ＲＣ，ＲＤ）を前記高抵抗脚（Ｒ１，Ｒ２，Ｒ３，Ｒ４）から結合解除すべく前記第１、第２、並びに第３トランジスタ（１３４，１３６，１３８）をスイッチ・オフするスイッチング回路と、
前記第４インピーダンス（ＲＡ，Ｒ１）及び前記システム接地の間にそれぞれ接続された第１及び第２のイネーブリング・トランジスタ（１３２，１４０）と、
を含むことを特徴とする、請求項１９に記載のメモリ・システム。
【請求項２１】
前記アレイ（１２）、前記プログラミング電圧ノード（ＶPP）、並びに、前記電圧検出回路（３００）の間に結合された充電ポンプ回路（３１０）であり、前記プログラミング電圧が第３電圧未満であり且つ第４電圧より大きい際に前記プログラミング電圧から押し上げられた電圧を生成して、その押し上げられた電圧を前記プログラミング動作中に前記アレイへ提供する充電ポンプ回路（３１０）を含むことを特徴とする、請求項１５に記載のメモリ・システム。
【請求項２２】
メモリ・システムであって、
複数のメモリセルから成るアレイ（１２）と、
前記メモリ・システムの動作を制御する状態マシン（１２０）と、
プログラミング電圧を受け取るプログラミング電圧ノード（ＶPP）と、
電圧検出回路（３００）であり、
各々が前記プログラミング電圧ノード（ＶPP）及びシステム接地の間に直列結合された４つのインピーダンス（ＲＡ，ＲＢ，ＲＣ，ＲＤ），（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を有する第１及び第２の電圧分割器であり、これら第１及び第２電圧分割器の各々が、前記４つのインピーダンスの間にそれぞれ接続された第１、第２、並びに第３のノード（Ｎ１，Ｎ２，Ｎ３）を有し、前記プログラミング電圧が当該第１及び第２電圧分割器によって分割されて、前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に前記プログラミング電圧の分割部をそれぞれ生成することから成る第１及び第２電圧分割器と、
前記第１及び第２電圧分割器の間に接続されると共に、前記状態マシン（１２０）から制御信号（１１０）を受信すべく結合されたスイッチング回路（１３２，１３４，１３６，１３８）であり、前記制御信号（１１０）が当該スイッチング回路（１３２，１３４，１３６，１３８）に指図して、前記第１及び第２電圧分割器各々の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）を相互に結合させるかそれらの結合を解除させることから成るスイッチング回路（１３２，１３４，１３６，１３８）と、
前記第２電圧分割器の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に接続されると共に前記状態マシン（１２０）に接続された制御回路であり、前記状態マシン（１２０）をイネーブルに為して、もし前記プログラミング電圧が第１電圧を超えればプログラミング動作を始動させ、もし前記プログラミング電圧が前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧を超えれば前記プログラミング動作を続行させ、そして、もしプログラミング電圧が前記第２電圧を下回って降下すれば前記プログラミング動作を終了させるように構成された制御回路と、
を含む電圧検出回路（３００）と、
を備えることを特徴とするメモリ・システム。
【請求項２３】
前記制御回路が、前記プログラミング電圧を決定すべく３つのコンパレータ（１４８，１５０，１５２）を有し、各コンパレータが、前記第１、第２，並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に接続された第１入力と、基準電圧を伴う基準電圧回路に結合された第２入力とを有し、これらコンパレータ（１４８，１５０，１５２）が前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）での前記電圧を前記基準電圧と比較することと、
前記制御回路が、前記プログラミング電圧に基づき信号を前記状態マシン（１２０）に提供すべく、前記コンパレータ（１４８，１５０，１５２）の出力と前記状態マシン（１２０）との間に接続された論理回路を具備することを特徴とする、請求項２２に記載のメモリ・システム。
【請求項２４】
前記プログラミング電圧ノード（ＶPP）、前記電圧検出回路（３００）、並びに、前記アレイ（１２）の間に結合された充電ポンプ回路（３１０）であり、前記電圧検出回路（３００）が、前記プログラミング電圧が第３電圧未満であり且つ第４電圧よりも大きいことを検出する際であり、前記第３電圧が前記第２電圧未満である際に該電圧検出回路（３００）が当該充電ポンプ回路（３１０）に、プログラミングのために前記アレイ（１２）に対して提供されるべき押し上げられた電圧を生成させる回路を有することから成る充電ポンプ回路（３１０）を含むことを特徴とする、請求項２２に記載のメモリ・システム。
【請求項２５】
前記第１電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ）が、前記第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）の直列インピーダンスの少なくとも半分である直列インピーダンスを有することを特徴とする、請求項２２に記載のメモリ・システム。
【請求項２６】
前記スイッチング回路が、前記第１及び第２電圧分割器の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）各々間にそれぞれ接続された３つの結合トランジスタ（１３４，１３６，１３９）と、前記第１及び第２電圧分割器の一方と前記システム接地との間にそれぞれ接続された２つのイネーブルリング・トランジスタ（１３２，１４０）と、を含み、前記結合トランジスタ（１３４，１３６，１３８）及び前記イネーブリング・トランジスタ（１３２，１４０）の各々が、前記状態マシンからの制御信号を受信すべく結合された制御端子を有して、前記第１及び第２電圧分割器をイネーブルに為して、それらを一体的に結合することを特徴とする、請求項２２に記載のメモリ・システム。
【請求項２７】
メモリ・システムを制御する方法であって、
プログラミング電圧ノード（ＶPP）でプログラミング電圧を受け取り、
前記プログラミング電圧ノード（ＶPP）及びシステム接地の間に結合された電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）に前記プログラミング電圧を印加し、
前記プログラミング電圧から、前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）内の第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）にそれぞれ第１、第２、並びに第３中間電圧を生成し、
前記第１、第２、並びに第３中間電圧の各々を基準電圧と比較して、前記プログラミング電圧を評価し、
もし前記プログラミング電圧が第１電圧によって規定された下限を有する第１電圧範囲内に入れば、前記メモリ・システムにおける複数のメモリセルから成るアレイ（１２）内のプログラムされべきセルに対するプログラミング動作を始動し、
もし前記プログラミング電圧が前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧を下回って降下すれば、前記プログラミング動作を終了させることを特徴とする方法。
【請求項２８】
もし前記プログラミング電圧が第３電圧で規定された上限と第４電圧で規定された下限とを有する第２電圧範囲内に入れば、プログラミング動作を始動し、
前記プログラミング電圧が前記第２電圧範囲内である際、充電ポンプ回路（３１０）内で押し上げられた電圧を生成し、
前記押し上げられた電圧をプログラムされるべき前記セルに印加し、
もし前記プログラミング電圧が前記第１電圧範囲及び前記第２電圧範囲の両範囲外に入れば、プログラミング動作が生ずることを防止することを特徴とする、請求項２７に記載の方法。
【請求項２９】
前記プログラミング電圧を電圧分割器に印加することが、一体的に結合されると共に、前記プログラミング電圧ノード（ＶPP）及び前記システム接地の間に並列に結合された第１電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ）及び第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）に前記プログラミング電圧を印加することを含み、
第１、第２、並びに第３中間電圧を生成することが、前記プログラミング電圧から、前記第１電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ）及び前記第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）における相互に一体的に結合された第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）にそれぞれ第１、第２、並びに第３中間電圧を生成することを含み、
前記第１、第２、並びに第３中間電圧の各々を基準電圧を比較して、前記プログラミング電圧を評価し、
前記第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を前記第１電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ）から結合解除して、プログラムされるべき前記セルがプログラムされている際、前記第１、第２、並びに第３中間電圧をそれぞれ前記第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）における前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に生成することを特徴とする、請求項２７に記載の方法。
【請求項３０】
プログラムされるべき前記セルがプログラムされている際、前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）で前記第１、第２、並びに第３中間電圧を変更することを特徴とする、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的には、外部から供給されたプログラミング電圧を利用するメモリ・システムに関する。
【背景技術】
【０００２】
集積回路メモリ・システムは、メモリ読取りプログラム及び消去動作を含む様々なメモリ動作を実行すべく、ある種の形態の外部供給電圧を必要とする。典型的には、様々な大きさの電圧がこれら動作を実行すべく必要とされている。メモリ・システムは一般的に著しい電流能力を有する一次電源を利用する。この一次電源は、典型的には、電力供給源或はバッテリ等の外部ソースによってメモリへ提供される。一次電源はしばしばＶCCと云われて、集積回路自体上に形成された金属回路パッドによってメモリ・システムに接続されている。趨勢としての電圧は＋３．３ボルト、そしてそれよりも低く低減されるが、一次供給電圧ＶCCは、典型的には、＋５ボルトにセットされる。
【０００３】
またメモリ・システムは、典型的には、メモリ動作を実行するために一次供給電圧ＶCC以外の電圧を利用する。例えば、フラッシュ・メモリ・システムに対するメモリ・プログラム動作は、典型的には、相対的に大きな正電圧をフラッシュ・セル・アレイのワード線の内の選択された１つへ印加することを必要として、プログラミング動作を実行している。そうした電圧、典型的には＋１２ボルト程度でしばしば電圧ＶPPと云われる。同時に、典型的には＋７ボルト程度の中間値である電圧ＶPPBLが、プログラミング動作の一部としてフラッシュ・セル・アレイのビット線の内の選択された１つへ印加される。殆どの適用例において、ビット線プログラム電圧はチップに実装された電圧調整器を用いて電圧ＶPPから誘導される。
【０００４】
典型的な従来のメモリ・システムは、電圧ＶCCを受信するパッドと共に、外部ソースからプログラミング電圧ＶPPを受信する別個の金属回路パッドを有し得る。単一の電力供給動作が望まれた場合、充電ポンプ回路がチップ上に実装され得て外部供給電圧ＶCCが電圧ＶPPまで電圧上げされる。
Sparksの特許文献１には低電圧プログラム禁止回路が開示されている。Haggertyの特許文献２には閾値電圧を用いた書込み保護方法が開示されている。
【特許文献１】米国特許第５，１９９，０３２号
【特許文献２】米国特許第５，２７４，８２７号
【０００５】
外部ソースからのプログラミング電圧ＶPPを利用するメモリ・システムの一例として、従来の不揮発性フラッシュ・メモリ・システムの機能が図１のブロック線図に示されている。メモリ・システム１の中心部は複数のメモリセルから成るアレイ１２である。アレイ１２内の個々別々のセル（不図示）は行及び列の形態で配列され、この例においては、アレイ１２内に合計２５６Ｋの８ビット・ワードがある。メモリ・システム１に対するデータ入出力は、８ビット・データ・バスＤＱ０乃至ＤＱ７を用いて達成される。個々別々のメモリセルは、アドレス・ピン１３によって入力される１８ビットのアドレスＡ０乃至Ａ１７を用いてアクセスされる。１８アドレス・ビットの内の９ビットはＸデコーダ１４で用いられて、所望のメモリセルが据えられているアレイ１２の行に関連されたワード線を選択し、残りの９ビットはＹデコーダ１６で用いられて、その所望セルが据えられているアレイ１２の適切な列に関連されたビット線を選択する。センス増幅器５０が用いられて、読取り動作中、或は、セル状態が書込み或は消去動作の後に決定されるデータ確認（ベリファイ）ステップ中、メモリセル内に含まれるデータを読取る。センス増幅器回路及び確認（ベリファイ）回路はそのセルの状態を、その動作に依存して、プログラムされるセル或は消去されるセルと対応する基準状態と比較する。
【０００６】
アレイ１２内のメモリセルの書込み或は消去は適切な各種電圧を、適切な期間、セルのソース（ソース線）、ドレイン（ビット線）、並びに、制御ゲート（ワード線）にそれぞれ印加することによって実行される。これで電子をチャネル領域から浮動ゲートへ通り抜け或は注入させる。浮動ゲート上に存する電荷量は制御ゲートに対して必要される電圧を決定して、装置をしてソース及びドレインの両領域間に電流を導通させている。これはセルの閾値電圧と云われ、プログラムされる閾値電圧ＶTHPとは異なる消去される閾値電圧ＶTHEが伴われる。導通は装置の「オン(ON)」を表すか或は該装置の消去状態を表し、１の論理値に対応する。「オフ(OFF)」或はプログラム状態は、ソース及びドレインの両領域間に電流が導通されない状態であり、ゼロの論理値に対応する。セルの閾値電圧を適切な値に設定することによって、セルは数々の印加電圧から成る所与の一組に対する電流を導通するか或は導通しないかの何れかに為され得る。こうして、セルが数々の印加電圧から成る所与の一組で電流を導通するか否かを決定することによって、セルの状態（プログラムされたか或は消去されたか）が見出され得る。
【０００７】
メモリ・システム１は、メモリ・アレイ１２内に含まれたメモリセルに対して実行されるデータ処理動作及びサブ動作を制御する内部状態マシン（ＩＳＭ）２０を備える。これらは、アレイ１２のメモリセルに対して書込み、読取り、並びに、消去の各動作を実行するために必要な種々の段階を含む。加えて、内部状態マシン２０は、ステータス・レジスタ２６の読取り或はクリアリング、識別コマンドに応じてのメモリ・システム１の識別、並びに、消去動作の一時停止等々の各種動作を制御する。状態マシン２０は、典型的にはメモリ・システム１と関連されて使用される外部プロセッサ（不図示）に要求された一般諸経費を低減すべく機能する。
【０００８】
メモリ装置の故意でないプログラミングを回避するために、プログラミング・コマンド（書込み或は消去）は２つのサイクルから成る。第１サイクルは、プログラミング動作に対応するコードがメモリ・チップに書込まれるセットアップ・コマンドである。このセットアップ・コマンドを実行するために、外部プロセッサは出力イネーブル・ピン（／ＯＥ）を不活性又はイナクティブ（高）に為し、チップ・イネーブル（／ＣＥ）及び書込みイネーブル（／ＷＥ）のピンを活性化又はアクティブ（低）と為す。次いでプロセッサは８ビットのセットアップ・コマンド・コードをデータＩ／Ｏ（入出力）ピン１５（ＤＱ０乃至ＤＱ７）に配し、チップ・イネーブル（／ＣＥ）及び書込みイネーブル（／ＷＥ）の各ピンをイナクティブにする。
【０００９】
書込み動作の第１サイクル（書込みセットアップ）に対するコマンド・コードは、例えば、４０Ｈ(1000 0000)或は１０Ｈ(0001 0000)の何れかである。書込みシーケンスの第２サイクルで、チップ・イネーブル（／ＣＥ）及び書込みイネーブル（／ＷＥ）の各ピンがイナクティブ（高）と為された後、書込まれるべきデータはデータＩ／Ｏピン１５上に配され、プログラムされるべきメモリ箇所のアドレスはアドレス・ピン１３（Ａ０乃至Ａ１７）上に配される。チップ・イネーブル（／ＣＥ）及び書込みイネーブル（／ＷＥ）は、再度、アクティブ（低）と為され、プログラミング電圧ＶPPはＸデコーダ１４によってメモリ装置１のワード線の内の選択された１つに印加される。加えて、ＶPPBLがＹデコーダ１６によって選択されたビット線に印加される。チップ・イネーブル（／ＣＥ）及び書込みイネーブル（／ＷＥ）の立ち上がりエッジは、どちらにしろ時間的に後の方は、メモリ・セルに対する物理的書込み動作がそのセルに対してのプログラミング電圧の印加によって始動させられる。
【００１０】
同様に、消去動作の場合、第１サイクルは２０Ｈ(0010 0000)等の消去セットアップ・コマンド・コードのメモリ装置１への送信を含む。しかしながら消去の第２サイクルは、メモリ装置に書込まれるＤＯＨ(1101 0000)等の消去確認コマンド・コードを含み、チップ・イネーブル（／ＣＥ）及び書込みイネーブル（／ＷＥ）の立ち上がりエッジは、装置内に設計された機能性に依存して、全メモリ・アレイ１２か或はアレイ内の複数のメモリ箇所から成るブロックかの何れかを消去する消去サイクルを始動する。
【００１１】
データＩ／Ｏピン１５上に配されたコマンドはデータ入力バッファ２２へ転送されてから、コマンド実行論理ユニット２４へ向かう。コマンド実行論理ユニット２４は、アレイ１２に書込むか或は別の所望動作を実行するために必要とされる各種段階を始動し制御するように、状態マシン２０に指示すべく使用されるコマンドを受信し解釈する。書込み動作が実行されていると、メモリセル内へプログラムされるべきデータがデータＩ／Ｏピン１５を用いて入力され、入力バッファ２２へ転送され、そして入力データ・ラッチ３０内に配される。次いで、ラッチ３０内の入力データはセル・プログラミング及びデータ確認動作に対して利用可能と為される。
【００１２】
セル・プログラミング動作において、内部プログラム・パルス・カウンタ（不図示）は始動される。このカウンタは、プログラムされているワード（バイト）のセルに付与されたプログラミング・パルス数を追跡する。次に、プログラミング・パルスは、アドレス・ピン１３上に据えられたアドレスに配置されたワードのセルに付与される。次にパルス・カウンタが増分されて、所定の最大パルス数がそれらセルに付与されたか否かついての決定が為される。次いで、確認サイクル中、セルは検査されて、それらセルが、事実上、プログラムされたか否かを決定する。もしセルがプログラムされれば、この動作が首尾良く実行された。もしセルがプログラムされずに、最大パルス数に未だ到達していなければ、別のプログラム・パルスがそれらセルに付与される。セルのプログラミング状態を検査することはセンス増幅器及び関連構成要素５０を用いて達成される。
【００１３】
もし、最大のパルス計数（カウント）に到達した際、セルが依然としてプログラムされていなければ、最大プログラミング・パルス数がセルに付与されたのであるから失敗又は故障が生じたことになる。特定のメモリの設計に依存してシーケンスが終了されるか、或は故障（又は失敗）ワードの記録が為されてシーケンスが続行される。次いでこの情報はステータス・レジスタ２６へ転送されて、プロセッサによって読取り可能となる。ひとたび所望された書込み或は消去の動作シーケンスが完了すると、状態マシン２０が８ビット・ステータス・レジスタ２６を更新する。典型的なメモリ装置において、ステータス・レジスタ２６の内容は、書込み或は消去シーケンスが首尾良く完了されたか否かを示す。ステータス・レジスタ２６の内容はデータ出力バッファ２８へ転送され、該バッファはその内容をメモリ・システム１のデータＩ／Ｏピン１５上で利用可能と為す。
【００１４】
典型的には、上述されたプログラミング電圧レベルは指定レベルから１０％だけ変動することが許容され、メモリ装置はそれでも依然として正しく動作する。しかしながら、もし電圧レベルがその指定範囲以外になると、プログラミング機能は停止又は故障してメモリセル内に記憶されたデータを損なう可能性があるか、或は、良好なプログラミング動作が受け入れることができない長期間を必要とすることになる。また、仕様外の電圧レベルはメモリ装置が接続されているシステムにおける故障の表示である。
【００１５】
従来のメモリ・システムは、典型的には、ＶPPがプログラミング動作中、＋１０Ｖ等のプリセット電圧レベル以下に降下することを検出できるのみである。もしＶPPが所定限界以下に降下すれば、電圧センス回路が無効電圧状態が存することを検知することになる。プログラミング動作の始めで、或はＩＳＭ２０によってＶPPが所定限界以下であることの表示を受け取る任意の時点で、ＩＳＭ２０は動作を中途終了し、ステータス・レジスタ２６内に１つ以上のステータス・ビットをセットする。
【００１６】
ステータス・レジスタ２６内の１つの共通ステータス・ビットは、ＶPPが動作中に指定限界外となったか否かを表示するプログラミング電圧エラー・フラグである。もしＶPPが指定範囲外であったならば、メモリ装置は動作を中途停止することなり、それはＶPPが一瞬でも範囲外に浸ったとしてもである。もし、プログラミング・パルスが付与された後の確認サイクル中、ＩＳＭ２０がプログラミング電圧が指定範囲外であることを検出すると、それはプログラミング動作を一時停止し、プラグラミング電圧エラー・フラグをセットすることになる。しかしながらセルのプログラミング状態はプログラミング・パルスによってある程度まで既に変えられている。
【００１７】
ひとたび、プログラミング或は消去動作が完了すると、ユーザはステータス・レジスタ２６にアクセス出来、動作中、ＶPPのステータスを含む各種パラメータのステータスを決定する。もし消去動作が不首尾に終わったならば、低電圧レベル等の問題の要因が削除されなければならず、手続きが繰り返される。しかしながら、もし書込み動作が不首尾に終わったならば、メモリ・システム内のデータは損なわれて回復が不可能であることが確実である。幾つかの不揮発性メモリ・システムにおいて、不首尾に終わる書込み試行は、メモリ・アレイの内の少なくとも一部は別の書込み動作が該アレイ内の同一箇所に実行され得る前に消去されなければならない。
【００１８】
加えて、典型的には、プログラミング動作を実行すべくメモリ・システムによって吸い込まれる電流の結果、ＶPP電圧レベルは落ち込む。その結果、ＶPPの電圧レベルはプログラミング動作の始動に先行して所定限界以上であり得るが、プログラミング動作自体の結果としてその限界以下に降下する。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
プログラミング電圧をモニタし、不首尾に終わる可能性があるようなプログラミング動作を始動させることを妨げる能力か、或は、恐らくは首尾良く完了するような始動済みメモリ動作を中途停止することを回避する能力を有するメモリ・システムが、是非とも望まれる。
【課題を解決するための手段】
【００２０】
本発明は、メモリ装置に対するプログラミング電圧ＶPPのレベルが幾つかの許容可能な電圧範囲の内の一範囲内にあるか否かを検出し、プログラミング動作のためのプログラミング電圧が許容可能な電圧範囲内になければそのプログラミング動作の実行を妨げる装置及び方法に向けられている。
【００２１】
本発明の方法において、書込み或は消去等のプログラミング動作が始動される際、そのプログラミング電圧がサンプリングされる。もしその電圧が所定の許容可能な電圧範囲外であると判明されれば、そのプログラミング動作はその進行を阻止される。
【００２２】
本発明の回路において、プログラミング動作が始動される際、内部制御装置がメモリ装置の接続パッドに付与されたプログラミング電圧を電圧検出回路によってサンプリングさせる。検出回路はそのサンプリングされた電圧が、プログラミングが首尾良く終わることを保証する幾つかの所定範囲の内の一範囲内であるか否かを決定して、そのプログラミング電圧がメモリ装置のメモリセルに付与される前に対応する論理信号を生成する。もしその電圧レベルが範囲外であれば、内部制御装置はプログラミング動作の進行を阻止して、メモリ内のデータが損なわれることを防止して、動作が不充分なプログラミング電圧の故に終了された旨を通信すべくエラー表示を起動する。
【００２３】
プログラミング動作の開始後、プログラミング電圧が許容可能な電圧レベルの初期範囲外になったとしても、プログラミング動作をメモリ装置に続行させるプログラミング電圧に対して、電圧検出回路は許容可能な電圧範囲の異なる一組（１セット）を適用する。
【００２４】
本発明の更なる目的及び長所は以下の詳細な説明や添付図面から明らかとなるであろう。
【発明を実施するための最良の形態】
【００２５】
図２は本発明に係るフラッシュ・メモリ・システムの各種構成要素のブロック線図であり、プログラミング電圧レベルＶPPをモニタし、その電圧信号がプログラミングが成就することを保証する範囲内にあるか否かを表示する信号を作り出す。留意することは、図１及び図２での同様の参照番号は、両図面において同一信号及び同一構成要素を表すことである。本発明はフラッシュ・メモリ・システムを参照して説明されるが、本発明は他のタイプのメモリ・システムの一部として具現化され得ることを理解して頂くことが重要である。
【００２６】
図１のメモリ・システムでのように、メモリ・システム１００の中心部は複数のフラッシュ・メモリセルから成るセル１２である。個々別々のメモリセル（不図示）は１８ビット・アドレスＡ０乃至Ａ１７を用いてアクセスされ、それらアドレスはアドレス・ピン１３によって入力される。メモリ・システム１００は内部状態マシン（ＩＳＭ）１２０を有し、これがアレイ１２におけるメモリセルに対する書込み、読取り、並びに、消去の各動作を実行するために必要な諸段階等の、メモリ・システム１００上で行われるデータ処理動作及びサブ動作を制御する。内部状態マシン１２０は、典型的には、一組の論理ゲートの形態で具現化され、それら論理ゲートの入力が、メモリ・システムのどの動作及びどのサブ動作が実行されているか、そしてそれら動作がどのような順序で生じているかを決定する。
【００２７】
メモリ・システム・コマンドがデータＩ／Ｏピン１５上に配され、データ入力バッファ２２へ転送されてから、コマンド実行論理ユニット２４へ向けられる。コマンド実行論理ユニット２４は、アレイ１２の書込み或は消去に必要であるか、或は別の所望動作を実行するに必要である諸段階を実行すべく、状態マシン１２０に指示するために使用されるコマンドを受け取って解釈する。ひとたび１つの動作が完了すると、状態マシン１２０が８ビット・ステータス・レジスタ２６を更新する。ステータス・レジスタ２６の内容はデータ出力バッファ２８へ転送されて、該内容がメモリ・システム１００のデータＩ／Ｏピン１５上で利用可能と為される。
【００２８】
より詳細に説明されるように、プログラム電圧制御回路１３０が提供されて、プログラミング動作の始動時にプログラミング電圧ＶPPの大きさをモニタする。その電圧が所定の許容可能な初期電圧範囲外或は一組の許容可能な初期電圧範囲外である場合、この回路は任意のメモリ・データが損なわれ得る前にプログラミング動作を妨害するように機能する。
【００２９】
プログラミング動作の実行中、プログラミング電圧制御回路１３０はＶPPをモニタし続けるが、異なる所定の許容可能な実行電圧範囲或は一組の許容可能な実行電圧範囲を付与して、ＩＳＭ１２０がＶPPがたとえ許容可能な初期電圧範囲外にあったとしても、そのＶPPが許容可能実行範囲内にある限り実行を許容するようにしている。
【００３０】
典型的な従来のメモリ・システムにおいて、電圧ＶPPが許容可能な初期範囲でなければならない時点と、メモリセルが該メモリ・システムに対する動作仕様に合致している一方で物理的にプログラムされるようにし始める時点との間には指定された最小セットアップ期間がある。プログラミング・サイクルは、典型的には、／ＷＥ信号の立ち上がりエッジで始動される。模範的な最小セットアップ期間は１００ナノ秒である（非特許文献１のMT28F002 256K×8 Flash Memoryの装置仕様を参照のこと）。本発明のプログラム電圧制御回路１３０はそのセットアップ時間内にプログラミング電圧ＶPPを検知しなければならず、もしそのＶPPが、以下に説明されように所定の電圧範囲内でなければそのプログラミング・シーケンスを中途停止しなければならない。
【非特許文献１】“Flash Memory Data Book”, Micron Quantum Devices, Inc., 1994
【００３１】
プログラム電圧制御回路１３０はプログラミング電源パッドに接続され、状態マシン１２０からタイミング信号１１０を受信し、電圧レベル信号１１５を状態マシン１２０へ戻す。プログラミング動作のセットアップ及び実行の際、ＩＳＭ１２０は、プログラム電圧制御回路１３０にプログラミング電源パッドに存するプログラミング電圧レベルＶPPをサンプリングさせることになるタイミング信号１１０を生成する。電圧基準１７０は、プログラム電圧制御回路１３０が比較目的で使用する基準電圧レベル１７２を提供する。
【００３２】
プログラム電圧制御回路１３０は、ＩＳＭ１２０がプログラミング動作の実行を進める前に検査する電圧レベルＯＫ(LevelOK)を引き続き生成する。もし電圧レベル信号１１５が、プログラミング電圧が許容可能な初期電圧範囲内にないことを表示すれば、ＩＳＭ１２０はその書込み動作を阻止し、エラー表示が８ビット・ステータス・レジスタ２６へ送信されることになる。もし電圧レベル信号１１５が、プログラミング電圧が許容可能な初期電圧範囲内にあることを表示すれば、ＩＳＭ１２０はそのプログラミング動作の実行を進める。
【００３３】
プログラム電圧制御回路もワード線プログラミング電圧ＶPPWL及びビット線プログラミング電圧ＶPPBLをＶPPスイッチ１８へ供給し、該スイッチが更にこれら電圧を、メモリ・アレイ１２のセルに対する付与のために、Ｘデコーダ１４及びＹデコーダ１６へそれぞれリレーする。
【００３４】
図３はプログラム電圧制御回路１３０のブロック線図である。このプログラム電圧制御回路１３０は、電圧検出回路３００によって受け取られる外部から供給されたプログラミング電圧又は外部供給プログラミング電圧ＶPPに接続されている。この電圧検出回路３００も状態マシン１２０から制御信号１１０を受信して、書込み動作に備えてＶPPの電圧レベルをサンプリングさせられる。電圧検出回路３００はLevelOK信号１１５を生成してこれを状態マシン１２０に対して供給し、ＶPPが許容可能な電圧範囲内にあるか否かを表示する。更に、ＶPPの電圧レベルがメモリセルを直にプログラムするには不充分であるが、充電ポンプ回路３１０に適切なプログラミング電圧レベルを作り出させるには充分な電圧範囲内にある際、電圧検出回路３００は充電ポンプ選択信号を生成する。以下に説明されるように、充電ポンプ選択信号は、電圧ＶPPが＋６ボルト未満で＋３ボルトを上回るの大きさを有するときのみアクティブである。アクティブである際、この充電ポンプ選択信号はスイッチ３３０に充電ポンプ回路３１０の入力をＶPPに接続させる一方で、同時にスイッチ３４０に電圧調整器３２０のＶPPWL入力を充電ポンプ回路３１０の出力に接続させる。次いで電圧調整器３２０の出力は充電ポンプ回路３１０からの電圧レベル出力（例えば＋１２ボルト）を用いて、ＶPPBLとして適切な電圧を生成する（例えば＋７ボルト）。
【００３５】
逆に、ＶPPの電圧レベルがプログラミング電圧レベルを直に供給するに充分高ければ（例えば＋１０ボルト以上）、電圧検出回路３００は、スイッチ３３０によって、ＶPPの充電ポンプ回路３１０に対する接続を解除させ、ＶPP乃至ＶPPBLをスイッチ３３０及び３４０を介して電圧調整器３２０の入力に直に結合させる。次いでＶPPが用いられて、ＶPPWLを電圧調整器３２０に対して直に提供しこれを駆動して、ＶPPBLを作り出させる。幾つかの適用例において、電圧ＶPPWLを生成するために更なる電圧調整器（不図示）を提供することが望ましい場合もある。その場合、そうした電圧調整器は調整器３２０のようにスイッチ３４０の出力に接続された入力を有することとなって、電圧ＶPPWLが電圧ＶPPBLと同一な方式で調整される。これは、入力ＶPPがあまりも大きくなる際、ＶPPWLが最大仕様値を超えないことを確保することになる。留意することは、ＶPWLを作り出すべく使用される任意のそうした調整器が電圧における降下を引き起こして、別の充電ポンプ回路をその調整器及びスイッチ３４０の間に提供する必要性があるかもしれないことである。電圧ＶPPWLは殆ど電流を吸い込まないワード線に接続されているので、そうした追加の充電ポンプ回路の電流要件は小さくなる。
【００３６】
電圧ＶPPが＋１０ボルト未満である場合、その電圧はメモリを直にプログラムするためには使用できず、回路３１０等の充電ポンプ回路が使用可能となる。しかしながら、もし電圧が＋６ボルトを上回るものであれば、この大きさの電圧は典型的には充電ポンプ回路３１０を具現化すべく使用されるＣＭＯＳ回路を恐らくは損なうことになるので、依然として使用され得ない。損傷は、ポンプ３１０のＣＭＯＳインバータが、一方の状態から他方の状態へスイッチングする際、動作のスナップバック（反動）・モードに入ったときに典型的には生じる。こうして、ＶPPが＋６ボルトを上回る際に充電ポンプ選択信号をイナクティブに為すことによって、充電ポンプ回路３１０に印加される＋６ボルトを上回る電圧が全くないことを確保することが必要である。
【００３７】
本発明に係る電圧検出回路３００の実施例が図４に示されている。ＩＳＭ１２０によって供給されるタイミング信号１１０の各種成分が、イネーブル1 １１０ａ，イネーブル2 １１０ｂ，コネクト１１０ｃとして示されている。
【００３８】
電圧検出回路３００は、プログラム電圧をサンプリングするための二重抵抗ラダー(dual resistance ladder)を利用する。低抵抗脚は、イネーブル1 信号１１０ａがアクティブである際、プログラミング電圧ＶPPパッドから接地への電流を許容するトランジスタ１３２に直列した、低抵抗値を有する抵抗ＲＡ，ＲＢ，ＲＣ，ＲＤを含む。これら低抵抗値は、電圧コンパレータ（比較器）１４８，１５０，１５２の入力にトランジスタ１４２，１４４，１４６を介してそれぞれ接続されている一連の電圧サンプリング・ノードＮ１，Ｎ２，Ｎ３の急速始動を許容する。
【００３９】
トランジスタ１３４，１３６，１３８は、低抵抗脚をサンプリング・ノードＮ１，Ｎ２，Ｎ３にそれぞれ接続し、コネクト信号１１０ｃによって制御されており、該コネクト信号は、それがイナクティブ（不活性）である際、低抵抗脚をノードから絶縁させる。この低抵抗脚のより高電流がサンプリング・ノードＮ１乃至Ｎ３を急激に充電して、プログラミング電圧の迅速なサンプリングを許容している。コネクト信号１１０ｃ及びイネーブル1信号１１０ａを不活性に為すことによって、ひとたび電圧サンプリング・ノードＮ１乃至Ｎ３が充電されたならば、低抵抗脚内の相対的に高い電流が遮断され得る。
【００４０】
また、抵抗ＲＡ、ＲＢ、ＲＣ、並びに、ＲＤは、イネーブル1 １１０ａ及びコネクト１１０ｃがアクティブである間、アクティブなLevelOK信号１１５を作り出し、イネーブル2 １１０ｂがアクティブであるときのみに適用される一組の許容可能な実行電圧とは異なる一組の許容可能な初期電圧範囲となる相対比を有するように選択され得る。
【００４１】
抵抗ラダーの高抵抗脚は、イネーブル2 １１０ｂによって制御されるトランジスタ１４０と直列に接続された高マグニチュードの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４から構成される。高抵抗脚の抵抗が遭遇する点は電圧サンプリング・ノードＮ１乃至Ｎ３である。これら高抵抗脚のより大きな抵抗は相対的に低い電流の吸い込みとなる。逆にサンプリング・ノードＮ１乃至Ｎ３での電圧は、イネーブル1 １１０ａ及びコネクト１１０ｃが起動解除された後に、イネーブル2 １１０ｂをアクティブに為したままとすることによって、より低電流レベルで維持され得る。
【００４２】
本発明の実施例における抵抗ＲＡ、ＲＢ、ＲＣ、並びに、ＲＤに対する幾つかのサンプリング抵抗値は、それぞれ、６ｋΩ、４ｋΩ、１０ｋΩ、並びに、１０ｋΩである。抵抗Ｒ１、Ｒ２、Ｒ３、並びに、Ｒ４の対応する値は、それぞれ、６０ｋΩ、４０ｋΩ、１００ｋΩ、並びに、１００ｋΩである。これらの値はｎ-ウェル抵抗に基づく近似化であり、使用される半導体技法や特定のメモリ・システムの設計詳細に依存して変わる。ここで注目すべきことは、Ｒ１、Ｒ２、Ｒ３、並びに、Ｒ４の抵抗値はＲＡ、ＲＢ、ＲＣ、並びに、ＲＤの抵抗値よりも大きなマグニチュードの等級であり、その高抵抗脚を通じてより低い電流吸引を確保していることである。
【００４３】
また所与の抵抗値の比も、これら２つの脚間で調整され得て、イネーブル1 １１０ａ及びイネーブル2 １１０ｂの双方がアクティブである際、そしてイネーブル2 １１０ｂのみがアクティブである際に、ＶPPの異なる電圧範囲に対してアクティブなLevelOK信号１１５を確保する。イネーブル2 １１０ｂのみがアクティブである際、アクティブなLevelOK信号１１５を作り出す電圧範囲はＲ１、Ｒ２、Ｒ３、並びに、Ｒ４の相対比によって決定され、その理由は、低電圧用の脚抵抗ＲＡ、ＲＢ、ＲＣ、並びに、ＲＤがサンプリング・ノードＮ１，Ｎ２，Ｎ３から絶縁されているからである。それ故に、許容可能な実行電圧範囲の異なる一組は、Ｒ１、Ｒ２、Ｒ３、並びに、Ｒ４に対する抵抗値の適切な選択で規定され得る。
【００４４】
トランジスタ１４２，１４４，１４６は、コンパレータ（比較器）１４８，１５０，１５２を、ノードＮ１，Ｎ２，Ｎ３で生じ得る過剰電圧状態から保護している。これらトランジスタのゲートは動作供給電圧ＶCCに接続されている。基準電圧１７２は典型的には約２ボルト程度である。トランジスタ１４２，１４４，１４６のゲートでの電圧ＶCCが各トランジスタのドレインからソースへ２ボルトを転送する程に充分高い限り、コンパレータ１４８，１５０，１５２の論理は適切に機能することになる。しかしながら、もしノードＮ１，Ｎ２，Ｎ３での任意の電圧が供給電圧レベル以上に立ち上がれば、これらコンパレータへの入力での電圧がトランジスタの閾値電圧を下回る供給電圧レベルまで制限されることになる。イネーブル1 １１０ａ及びイネーブル2 １１０ｂが非プログラミング動作中にイナクティブであるので、ノードＮ１乃至Ｎ３はＶPPでの電圧まで引き上げられることになる。ＶPPは、プログラミング動作中と同様に、非プログラミング・モード中に１２Ｖ或はそれ以上となり得る。これが意味することは、ノードＮ１乃至Ｎ３は長期間にわたって高電圧レベルであり得ることである。こうして、トランジスタ１４２，１４４，１４６は、コンパレータ１４８，１５０，１５２を長期の高ゲート或は酸化電圧露出損失から保護する電圧リミッタとして作用する。
【００４５】
充電ポンプ選択信号は、インバータ１５７をＡＮＤゲート１５９と共に用いて、信号Gt3vLevを信号Gt6vLevの逆数と組み合わせることによって生成される。こうして先に留意したように充電ポンプ選択信号は、電圧ＶPPが＋６ボルト未満であり且つ＋３ボルトを上回るときのみにアクティブとなる。
【００４６】
図５におけるタイミング線図は本発明用のタイミング方式の一例を図示し、図４での回路の機能を更に説明するべく使用される。
【００４７】
先ず書込み或は消去のセットアップ・コマンドは、図５の時点ｔ０及び時点ｔ１の間の（／ＷＥ）において生ずる書込みパルス中にメモリ装置１００に書込まれる。時点ｔ１での書込みイネーブル（／ＷＥ）信号の立ち上がりエッジに応じて、ＩＳＭ１２０はイネーブル1 １１０ａ、イネーブル2 １１０ｂ、並びに、コネクト１１０ｃを起動する。これによって電流をＶPPパッドから抵抗ラダーの両脚を通じて流れさせ、ｔ１からｔ２までの期間中にサンプリング・ノードＮ１，Ｎ２，Ｎ３の容量を迅速に充電させる。ノードＮ１乃至Ｎ３に存する電圧は、電圧検出回路３００のLevelOK出力１１５における論理レベル変化を生じさせ得る。しかしながらこのLevelOK１１５は、書込み／消去のシーケンスの後になるまでＩＳＭ１２０によってサンプリングされることがない。
【００４８】
先に議論されたように、ＶPPが＋３Ｖと＋６Ｖの間或は＋１０Ｖ以上等のメモリ装置１００に対して指定された所定の電圧範囲内でなければならない間にセットアップ時間がある。セットアップ時間に対しての共通装置仕様は１００ナノ秒である。これはｔ３以前の１００ナノ秒に対応する。ｔ３でイネーブル1 １１０ａ及びコネクト１１０ｃ信号はイナクティブになり、それによって低抵抗脚（ＲＡ，ＲＢ，ＲＣ，ＲＤ）を高抵抗脚（Ｒ１，Ｒ２，Ｒ３，Ｒ４）から絶縁する。しかしながらイネーブル2 １１０ｂはアクティブを維持し、ＶPPパッドからの電流がこの高抵抗脚中に流れ続けて、ノードＮ１乃至Ｎ３での電圧サンプルを維持する。
【００４９】
イネーブル1 １１０ａ及びコネクト１１０ｃはｔ３までアクティブを維持することになる。Ｒ１乃至Ｒ４がＲＡ乃至ＲＤよりも相当により高いインピーダンスを有するので、ＲＡ乃至ＲＤの抵抗の比はｔ３でのプログラミングの始動に及んでLevelOK１１５信号の論理値を主に決定する。ｔ３まで、LevelOK１１５信号はＶPPパッドでの状態を反映している有効論理値でなければならず、ＩＳＭ１２０はプログラミング動作を進めるか、或はプログラミングを阻止するかの何れかを為して、LevelOK１１５の値に基づいてエラー表示を発することとなる。表１はＶPPとLevelOK１１５の論理値との間の関係の一例を示す。（表１において、LevelOk列内のエントリー「---」は、可能ではない電圧状態を表示し、例えば、第２行目でのエントリーはＶPPが＋１０Ｖよりも大きく、よって＋３Ｖ未満でも、＋１０Ｖ未満でもあり得ない。）
【００５０】
【表１】
2004152484.tif 000003
【００５１】
ｔ１から始めると、ノードＮ１での電圧はトランジスタ１４４を介してコンパレータ１４８の正の入力に接続されている。Ｎ１での電圧は、コンパレータ１４８の負の端子に電圧基準１７０から供給された基準電圧１７２と比較される。基準電圧１７２とＲＡ乃至ＲＤ及びＲ１乃至Ｒ４に対する抵抗値とは、ＶPPが所定電圧レベル（この例では＋１０Ｖ）を上回る際、コンパレータ１４８の出力は高となるように選択され、論理信号Gt10vLevがインバータ１５６及びＮＡＮＤゲート１６０を通じてＮＡＮＤゲート１５４の入力へ伝播することになる。もしＶPPが＋１０Ｖを上回れば、コンパレータ１５２の出力も高となって、ＮＡＮＤゲート１５４の出力が低に付勢される。ＶPPに関しての電圧スパイクに起因するコンパレータ１４８，１５０，１５２の出力に現れる遷移信号変化は、ノイズ・フィルタ１５８によってインバータ１６２を通じてLevelOK信号１１５内へ伝播されることが防止される。加えて、抵抗Ｒ１乃至Ｒ４はこれら抵抗がｎ-ウェル半導体装置として作製された場合、容量を有するように製作され得る。高抵抗を達成するために必要とされる大きなエリアは高容量となる。装置類の大きな抵抗及び容量の故に、大きなＲＣ定数を備えるフィルタは、ＶPPでの電圧における遷移ノイズを濾過するような介抱をも為すように作製されている。
【００５２】
Ｎ１での状況と同様に、Ｎ２での電圧はトランジスタ１４４を介してコンパレータ１５０の入力まで通過して、Gt6vLevを作り出す。この例の場合、基準電圧１７２とＲＡ乃至ＲＤ及びＲ１乃至Ｒ４に対する抵抗値とは、ＶPPが＋６Ｖを上回る際、Gt6vLevが高となるように選択される。もし電圧が＋１０Ｖ未満であれば、Gt10vLevが低となって、ＮＡＮＤゲート１６０の出力が低に付勢されることなる。この低い値はLeverOK１１５出力まで伝播してそれが低に付勢されることになる。LevelOK上の低論理レベルは、ＶPPでの電圧が、メモリ・アレイ１２内のセルをプログラムするために直に使用するには低過ぎること、そしてセルに対するプログラミング電圧を生成するために充電ポンプを使用するには高過ぎることを表示している。ＩＳＭ１２０は、LevelOK１１５からのその低論理出力を観測すると、プログラミング動作が進行することを禁止して、ＶPP故障ビットがステータス・レジスタ内にセットされる。
【００５３】
同様に、Ｎ３での電圧はトランジスタ１４６を介してサンプリング用のコンパレータ１５２の正の入力まで通過する。上述のノードＮ１及びＮ２の場合のように、基準電圧１７２とＲＡ乃至ＲＤ及びＲ１乃至Ｒ４に対する抵抗値とは、ＶPPが＋３Ｖを上回る際、Gt3vLevが高となるように選択される。Gt3vLevが低である際、ＶPPでの電圧はプログラミング電圧レベルを提供するか或は充電ポンプにプログラミング電圧レベルを生成させるには低過ぎ、LevelOK１１５は低に付勢されて、ＩＳＭ１２０に対して、プログラミング動作の更なる実行を阻止するような信号で合図する。もし、Gt3vLevが高であるが、Gt6vLevが低であれば、電圧は＋３Ｖを上回るが＋６Ｖ未満であるので、充電ポンプが動作することを表示し、ＮＡＮＤゲート１５４の両入力が高となり、それがLevelOK１１５を高とし、よってＩＳＭ１２０に対して、ＶPPが充電ポンプを動作するには少なくとも充分であることを信号で合図し、ＩＳＭ１２０がプログラミング動作を進めることになる。
【００５４】
ノイズ・フィルタ１５８の一実施例が図６に示されている。ＮＡＮＤゲート１５４の出力は２つの信号に分割され、その一方がＡＮＤゲート５０４の入力に直に供給され、他方が遅延回路５０２に入力される。有効電圧状態が存在する際、ＮＡＮＤゲート１５４の出力は低となって、ＡＮＤゲート５０４の出力も低と為させる。もしＶPPにおける遷移状態がＮＡＮＤゲート１５４の出力を高にさせれば、遅延回路５０２の出力が所定遅延時間だけ低を維持し、よってＡＮＤ５０４の出力も低に付勢する。もしＮＡＮＤゲート５０２の出力が、高信号が遅延回路５０２の出力へ伝播する前に低値に戻れば、ＡＮＤ５０４の出力はＮＡＮＤゲート１５４からの信号における変化を反映しなくなる。
【００５５】
加えて、先に議論されたように、低抵抗脚をコネクト信号１１０ｃによって制御されるトランジスタ１３４，１３６，１３８で高抵抗脚から絶縁させるので、ＲＡ、ＲＢ、ＲＣ、並びに、ＲＤの値は、Ｒ１、Ｒ２、Ｒ３、並びに、Ｒ４とは相互に異なるように比例されるように選択可能である。これら２つの脚に対する異なる相対比例を選択することによって、許容可能な初期電圧範囲が許容可能な実行電圧範囲とは異なるように為され得る。言い換えれば、異なる電圧範囲が、高抵抗脚に対してよりも低抵抗脚を通じての初期サンプリングに対してLevelOK１１５がアクティブとなるように、これらの抵抗が選択され得る。このように、プログラミング電圧はプログラミング動作の始めでより高い要件を被り得て、プログラミング動作が故障することなるような始動から防止するが、プログラミング・パルスが付与される際の電流吸引によるＶPPにおいて生ずるような電圧下落をも補償する。実行が開始された後、メモリセルは既に変更されていて、それが首尾良く完了できる場合にはその動作を続行する試みが為されることが望ましい。
【００５６】
ひとたびプログラミング動作がｔ３で開始されると、動作を中途停止したり、揺動が小さく、それ故にメモリ・アレイ１２に対する書込み或は消去動作が失敗することにはならないであろう場合、ＶPPにおける瞬間的な下落に応じてエラー表示を作り出したりすることは望ましくはない可能性がある。また、プログラミング動作はプログラミング・パルスのより多数をセルに対して単に付与することによって首尾良く完了できる可能性がある。ｔ３後、イネーブル2 １１ｂだけがアクティブであるので、抵抗Ｒ１乃至Ｒ４の比はアクティブなLevelOK１１５信号を作り出す電圧の範囲を決定する。それ故に、Ｒ１乃至Ｒ４は、ｔ３後の期間中の許容可能な電圧の異なる範囲を獲得すべく選択され得て、その間、プログラミング動作は執り行われる。プログラミング動作の始動、例えばこの例の場合のｔ３での許容可能な電圧の範囲に対してより厳しい制約を負荷することによって、動作実行中、プログラミング動作はプログラミング電圧における束の間の動揺の存在にもかかわらず実行され得る。
【００５７】
ここで利用された用語及び表現は、制限のための用語ではなく、記述のための用語として使用されており、そうした用語及び表現の使用で、図示され説明された特徴或はその部分等の均等物を排除する意図はなく、様々な変更等が本発明の請求の範囲以内で可能であることをご理解して頂きたい。
【図面の簡単な説明】
【００５８】
【図１】従来のフラッシュ・メモリ・システムの機能ブロック線図である。
【図２】本発明を実施しているフラッシュ・メモリ・システムの機能ブロック線図である。
【図３】本発明に係るプログラム電圧制御回路の実施例を図示する機能ブロック線図である。
【図４】プログラミング電圧ＶPPをモニタして、その電圧がメモリ・アレイをプログラムするに充分であるかを表示する信号を作り出す、本発明の実施例に係る電圧検出回路の概略構成図である。
【図５】図４に示される電圧検出回路に対する信号入力と、該電圧検出回路からの信号出力の一例を図示するタイミング線図である。
【図６】ノイズ・フィルタの実施例を図示する概略構成図である。
【符号の説明】
【００５９】
１２    メモリ・アレイ
１２０    状態マシン
１３２，１３４    イネーブリング・トランジスタ
１３４，１３６，１３８    トランジスタ
１４８，１５０，１５２    コンパレータ
３００    電圧検出回路
３１０    充電ポンプ
ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４    電圧分割器
【図１】
2004152484.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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