(57)【要約】【課題】セルフアライメントオフセット領域を備えた多結晶薄膜トランジスタの提供。【解決手段】本発明の薄膜トランジスタ製造方法として、基板を提供し、基板上に有効層を形成し、有効層上にゲート絶縁層を形成し、ゲート絶縁層上には少なくともセンターエリア及び遮蔽エリアが定義されており、その遮蔽エリアはセンターエリアの外囲に位置する。次にエッチング工程を行い、よってゲート層はゲート絶縁層のセンターエリアを覆い、並びに遮蔽エリアを露出させる。イオン注入工程を行い、遮蔽エリア及びゲート層に覆われていない有効層にドープエリアを形成する。こうして遮蔽エリアに覆われた有効層をオフセット領域に変化させる。【選択図】図３
2004349678.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたチャネルエリアと、前記チャネルエリアの外囲エリアに位置するオフセット領域および前記オフセット領域の外囲に位置するドープエリアを含む有効層と、前記有効層上に形成され、少なくとも前記チャネルエリアを覆う１つのセンターエリアおよび前記センターエリアの外囲に位置し前記オフセット領域を覆う遮蔽エリアを含むゲート絶縁層と、前記ゲート絶縁層上に形成され、前記センターエリアを覆い、前記遮蔽エリアを露出するゲート層とを含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート絶縁層の遮蔽エリアは横幅が０．１μm〜１．０μmである請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート絶縁層は前記ドープエリアを覆わない請求項１に記載の薄膜トランジスタ。
【請求項４】
前記ゲート絶縁層は、前記遮蔽エリアの外囲に位置する前記ドープエリアを覆う延伸エリアを含み、前記延伸エリアの厚さは前記遮蔽エリアよりも薄い請求項１に記載の薄膜トランジスタ。
【請求項５】
前記ゲート絶縁層は第１絶縁層及び第２絶縁層を含み、前記ゲート絶縁層の遮蔽エリアは前記第１絶縁層と前記第２絶縁層の堆積によって構成され、また前記ゲート絶縁層の延伸エリアは前記第１絶縁層から構成される請求項４に記載の薄膜トランジスタ。
【請求項６】
前記オフセット領域のドープ濃度は１×１０１２ａｔｏｍ／ｃｍ２よりも小さく、前記ドープエリアのドープ濃度は１×１０１４〜１×１０１６ａｔｏｍ／ｃｍ２である請求項１に記載の薄膜トランジスタ。
【請求項７】
前記基板は透明絶縁基板もしくはガラス基板からなり、前記有効層は半導体シリコン層もしくは多結晶シリコン層からなり、前記ゲート絶縁層は酸化シリコン層、窒化シリコン層、窒酸化シリコン層もしくはその組合せの堆積層からなる請求項１に記載の薄膜トランジスタ。
【請求項８】
基板を提供するステップと、前記基板上に有効層を形成するステップと、
前記有効層上にセンターエリアと前記センターエリアの外囲に位置する遮蔽エリアを少なくとも有するゲート絶縁層を形成するステップと、前記ゲート絶縁層上にゲート層を形成するステップと、前記ゲート層が前記ゲート絶縁層のセンターエリアを覆い、前記ゲート絶縁層の遮蔽エリアを露出させるエッチング工程を行うステップと、前記遮蔽エリア及び前記ゲート層に覆われていない前記有効層にドープエリアを形成するイオン注入工程を行うステップとを含み、前記遮蔽エリアに覆われた前記有効層をオフセット領域とし、前記センターエリア及び前記ゲート層に覆われた前記有効層をチャネルエリアとすることを特徴とする薄膜トランジスタの製造方法。
【請求項９】
前記ゲート絶縁層の遮蔽エリアの横幅は０．１〜１．０μmの範囲である請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記エッチング工程は前記有効層の前記ドープエリアを露出する請求項８に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記ゲート絶縁層の前記エッチング工程において、前記遮蔽エリアの外囲に位置する前記ドープエリアを覆う延伸エリアを更に形成し、前記延伸エリアの厚さを前記遮蔽エリアの厚さよりも薄くする請求項８に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記ゲート絶縁層の前記遮蔽エリア及び前記延伸エリアの製作方法について、前記有効層上に第１絶縁層を形成するステップと、前記第１絶縁層上に第２絶縁層を形成するステップと、前記延伸エリアの前記第２絶縁層を除去し、前記第１絶縁層の前記延伸エリアを残しておく前記エッチング工程を行うステップとを含み、前記遮蔽エリアは前記第１絶縁層及び前記第２絶縁層により構成され、前記延伸エリアは前記第１絶縁層により形成される請求項８に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記オフセット領域のドープ濃度は１×１０１２ａｔｏｍ／ｃｍ２よりも小さく、前記ドープエリアのドープ濃度は１×１０１４〜１×１０１６ａｔｏｍ／ｃｍ２である請求項８に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記基板は透明絶縁基板もしくはガラス基板からなり、前記有効層は半導体シリコン層もしくは多結晶シリコン層からなり、前記ゲート絶縁層は酸化シリコン層、窒化シリコン層、窒酸化シリコン層もしくはその組合せの堆積層からなる請求項８に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタに関し、特にセルフアライメントオフセット領域を有する多結晶シリコン薄膜トランジスタ及びその製造方法によるものである。
【背景技術】
【０００２】
液晶ディスプレイ器（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ、ＬＣＤ）の薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）は、画素のスイッチ素子として使用され、一般的に非結晶質シリコン薄膜トランジスタと多結晶シリコン薄膜トランジスタの２種類に分けられる。多結晶シリコン薄膜トランジスタのキャリア移動度は比較的高く、駆動電気回路の堆積度にも優れており、また電流漏れも比較的少なく、それによって多結晶シリコン薄膜トランジスタは操作速度の早い電気回路に応用されることが多い。しかし、ＬＣＤのスイッチ素子としての多結晶シリコンにおいて、ソース電極及びドレイン電極の電圧差が、ドレイン電極に隣接する空乏区域で明らかに低下する状況が見られ、更に空乏区域に大きな電場を形成してしまう。よって、材料の欠陥及びトンネル効果により発生するエネルギーギャップは、ドレイン電極エリア内の電子極と空乏区域の電子ホールをきわめて容易に結合させ、結果的に多結晶シリコン薄膜トランジスタのオフ状態の下で容易に漏電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）するという問題が起こり、ＬＣＤが電荷を損失してしまう事態を招く。前記の問題を解決するため、現在の技術はゲート及びドレイン層間に未ドープオフセット範囲（ｕｎｄｏｐｅｄ  ｏｆｆｓｅｔ  ｒｅｇｉｏｎ）を製作し、ドレインジャンクション（ｄｒａｉｎ  ｊｕｎｃｔｉｏｎ）の電場を低下させる事により、漏電流現象を改善させている効果が期待できる。
【０００３】
図１と図２は、従来の技術の多結晶シリコン薄膜トランジスタオフセット領域の製作方法の断面図である。
【０００４】
図１では、透明絶縁基板１０の特定エリア上に多結晶シリコン層１２が製作され、またゲート絶縁層１４は多結晶シリコン層１２を覆っている。例えば、PMOSの多結晶シリコン薄膜トランジスタを製作することにおいて、はじめにゲート絶縁層１４上にフォトレジスト層１６をパターミングし、次にフォトレジスト層１６をマスクとして高ドープイオン注入工程１７を行い、フォトレジスト層１６の周囲の多結晶シリコン層１２内にN＋ドープエリア１８を形成し、それをソース／ドレインエリアとする。図２では、フォトレジスト層１６を除去した後、金属材料の堆積、フォトリソグラフィ及びエッチング工程を行い、ゲート絶縁層１４上にゲート層２０をパターミングする。ゲート層２０は多結晶シリコン層１２のセンターエリア１２aのみ覆っているため、ゲート層２０の両側に位置する未ドープエリア１２bは露出されており、それがオフセット領域１２bとなる。
【０００５】
しかしながら、前記の方法はフォトレジスト層１６のパターンによりソース／ドレインエリアを定義することが必要であり、並びにゲート層２０のパターンによりオフセット領域１２bのパターンを定義する事も必要になる。それによりオフセット範囲１２bの長さ、位置及び対称性を正確にコントロールしにくくなってしまう。また、露光技術のミスアライメント（ｐｈｏｔｏ  ｍｉｓａｌｉｇｎｍｅｎｔ）により、ゲート層２０の位置偏移量のコントロールも難しくなり、オフセット領域１２bの位置偏移の問題が更に深刻化する。その上、前記の製造ステップは複雑で、製品の生産率も低く、オフセット領域１２bの横幅もコントロールしにくく、多結晶シリコン薄膜トランジスタの収縮率、電気特性の信頼度にも影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
よって、本発明の主要な目的は、セルフアライメントオフセット領域を備えた多結晶薄膜トランジスタの提供であり、ゲート絶縁層上のゲート層の両側に露出されている遮蔽エリアの横幅をイオン注入工程のマスクとして、セルフアライメントでオフセット領域及びソース／ドレインエリアの製作を実行し、従来の技術の問題を解決する。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、本発明は薄膜トランジスタを提供する。
本発明の薄膜トランジスタは、基板と、基板上に形成されているチャネルエリア、チャネルエリアの外囲に位置するオフセット範囲およびオフセット領域の外囲に位置するドープエリアを含む有効層と、有効層上に形成され、チャネルエリアを覆うセンターエリアと、センターエリアの外囲に位置し、オフセット領域を覆う遮蔽エリアを少なくとも含むゲート絶縁層と、およびゲート絶縁層上に形成され、センターエリアを覆い遮蔽エリアを露出するゲート層とを含んでおり、前記のゲート絶縁層遮蔽エリアの横幅は０．１〜１．０μmとする。
【０００８】
前記の目的を達成するため、本発明は薄膜トランジスタの製造方法を提供する。製造方法は以下のようなステップからなる。
１．基板を提供する。
２．基板上に有効層を形成する。
３．有効層上にゲート絶縁層を形成し、ゲート絶縁層上には少なくともセンターエリア及び遮蔽エリアを定義し、その遮蔽エリアはセンターエリアの外囲に位置する。
４．エッチング工程を行い、ゲート層はゲート絶縁層のセンターエリアを覆い、並びに遮蔽エリアを露出させる。その遮蔽エリアの横幅は０．１〜１．０μmである。
５．イオン注入工程を行い、遮蔽エリア及びゲート層に覆われていない有効層にドープエリアを形成し、そのドープ濃度は１×１０１４〜１×１０１６atom／cm２とする。こうして遮蔽エリアに覆われた有効層をオフセット領域に変化させる。その際のドープ濃度は１×１０１２atom／cm２以下である。
【発明の効果】
【０００９】
本発明を実行した場合、まずエッチング条件を調整する事によりオフセット領域の位置を正確にコントロールできるため薄膜トランジスタの電気特性要求に答えられる。次に、１回のマスクの工程を減少させる事により製造ステップが簡易化し、コストが押えられ、生産歩留まりや生産速度の向上により大量生産が可能になる。
【発明を実施するための最良の形態】
【００１０】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施例を例示し、図面を参照にしながら、詳細に説明する。
【実施例１】
【００１１】
図３は、本発明実施例１の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。基板５０上には緩衝層５２、有効層５４、ゲート絶縁層５６及びゲート層５８が順に製作されている。基板５０の材質で好ましいものは例えばガラス基板のような透明絶縁基板である。また緩衝層５２の材質で好ましいものは、例えば酸化シリコン層のような誘電材料層で、それは基板５０上での有効層５４の形成を補助するために形成されている。有効層５４の材質で好ましいものは、例えば多結晶シリコン層のような半導体シリコン層である。ゲート絶縁層５６の材質で比較的好ましいものは、酸化シリコン層、窒化シリコン層、窒酸化シリコン層もしくはそれらを組み合わせた堆積層である。ゲート層５８の材質で好ましいものは、例えば金属層、多結晶シリコン層のような導電材料層である。
【００１２】
以下、本発明実施例１の薄膜トランジスタの構造の特徴について説明する。
【００１３】
ゲート絶縁層５６はセンターエリア５６aと２個の遮蔽エリアを含んでおり、センターエリア５６aはゲート層５８の底部に覆われており、また遮蔽エリア５６bはゲート層５８底部の両側に露出している。有効層５４はチャネルエリア５４c、２個のオフセット領域５４b、及び２個のソース／ドレインエリア５４aを含んでおり、チャネルエリア５４cはゲート層５８の底部に覆われ、またセンターエリアとの位置に対応し、オフセット領域５４bは遮蔽エリア５６bに覆われチャネルエリア５４cの両側に位置する。またソース／ドレインエリア５４aは遮蔽エリア５６bの両側で露出し、オフセット領域５４bの両側に位置する。
【００１４】
上述したように、ゲート層５８の製造過程のフォトリソグラフィーとエッチング工程の条件パラメータを調整することにより遮蔽エリア５６bの横幅Wをコントロールでき、後に遮蔽エリア５６bをイオン注入工程のマスクとして利用でき、並びにイオン注入工程におけるイオン注入エネルギーと分量の調整が可能で、１回のイオン注入工程でソース／ドレインエリア５４aが完成し、有効層５４のチャネルエリア５４cとソース／ドレインエリア５４a間にオフセット領域５４bを定義し製作することができる。遮蔽エリア５６bの横幅Wは０．１〜１．０μmが好ましく、イオン注入エネルギーは１．６０×１０−１５〜１．６０×１０−１４J（１０〜１００ｋeＶ）、イオン注入量が２×１０１８ａｔｏｍ／ｃｍ３（ＬＤＤ構造にて１ｃｍ２毎のイオン、或いは原子分布の数は単位体積あたり２×１０１８であることを意味する。以下同じ）よりも小さいと好ましい。更に好ましいのは、遮蔽エリア５６bの横幅Ｗが０．１〜０．８μｍ、イオン注入量が１×１０１８ａｔｏｍ／ｃｍ３よりも小さいときである。
【００１５】
理論上から言えば、遮蔽エリア５６bをイオン注入工程のマスクとして利用するため、オフセット領域５４bはチャネルエリア５４cと同じく未ドープエリアに属する。しかし実際には、ソース／ドレインエリア５４aの設置イオンはオフセット領域５４b内に拡散する可能性があり、よってオフセット領域５４bのドープ濃度は１×１０１２ａｔｏｍ／ｃｍ２（ＬＤＤ構造にて１ｃｍ２毎のイオン、或いは原子分布の数は単位面積あたり１×１０１２であることを意味する。以下同じ）よりも小さく、ソース／ドレインエリア５４aのドープ濃度は１×１０１４〜１×１０１６ａｔｏｍ／ｃｍ２の範囲が好ましい。
【００１６】
本発明実施例１の薄膜トランジスタには以下のような長所がある。
第１に、ゲート層５８のエッチング条件を調整することにより、ゲート絶縁層５６の遮蔽エリア５６bの横幅Wをコントロールでき、さらに遮蔽エリア５６bをオフセット領域５４bのイオン注入工程のマスクとして使用できる。よって本発明のオフセット領域５４bの位置が正確になり、薄膜トランジスタの電気特性の要求に答えることができる。
【００１７】
第２に、マスクを余計に用いてオフセット領域５４bのパターンを定義する必要が無いため、露光技術のミスアライメントが引き起こすオフセット領域の位置偏移の問題発生を防ぐことができる。故にオフセット領域５４bの位置を正確にコントロールでき、更に薄膜トランジスタの電気特性を確保できる。
【００１８】
第３に、マスク工程を１回省略（減少）でき、よって製造過程におけるステップが簡易化し、コストの減少が可能である等の他に、産品の生産歩留り、生産速度の向上などにより、大量生産の要求に答えられる。
【００１９】
このほかに、本発明実施例１の薄膜トランジスタはP型薄膜トランジスタに応用でき、その場合ソース／ドレインエリア５４aはN＋ドープエリアとなる。本発明実施例１の薄膜トランジスタはまた、N型薄膜トランジスタにも応用でき、その場合ソース／ドレインエリア５４aはP＋ドープエリアとなる。本発明ではゲート絶縁層５６の厚さにおいて特に限定されないが、好ましいのは２０００〜１０００００ｎｍ（２００〜１００００Å）である。またゲート層５８の輪郭についても特に限定されないが、好ましいのは正方形もしくは台形である。
【実施例２】
【００２０】
図４〜６は、本発明実施例２の薄膜トランジスタのセルフアライメントオフセット範囲の断面図である。実施例２の薄膜トランジスタの部品と構造の特徴は大体において実施例１と同じであるので、共通部分は記述しない。相違点は、ゲート絶縁層５６がセンターエリア５６a、２個の遮蔽エリア５６b及び２個の延伸エリア５６cを含む点である。その中で、延伸エリア５６cは遮蔽エリア５６bの延長部分で、ゲート層５８の底部の両側に露出しており、また延長してソース／ドレインエリア５４aを覆っている。その特徴は、延伸エリア５６cの厚さが遮蔽エリア５６bの厚さよりもはるかに薄く、オフセット領域５４b及びソース／ドレインエリア５４aの製作に影響が無いという点である。
【００２１】
前述したように、ゲート層５８の製造工程のフォトリソグラフィとエッチング工程の条件パラメータを調整することにより遮蔽エリア５６bの横幅Ｗをコントロールでき、遮蔽エリア５６bをイオン注入工程の遮蔽層５６bとして利用できる。並びにイオン注入工程のイオン注入エネルギー及びイオン注入量を調整し、１回のイオン注入工程で同時にオフセット領域５４b及びソース／ドレインエリア５４aの製作が可能である。遮蔽エリア５６bの横幅Ｗで好ましいのは０．１〜１．０μmである。イオン注入エネルギーは１．６０×１０−１５〜１．６０×１０−１４Ｊ（１０〜１００ｋeＶ）、イオン注入量は２×１０１８ａｔｏｍ／ｃｍ３よりも小さく、オフセット領域５４bのドープ濃度は１×１０１２ａｔｏｍ／ｃｍ２以下、ソース／ドレインエリア５４aのドープ濃度は１×１０１４〜１×１０１６ａｔｏｍ／ｃｍ２が好ましい。更に好ましいのは、遮蔽エリア５６bの横幅Ｗが０．１〜０．８μｍ、イオン注入量は１×１０１３ａｔｏｍ／ｃｍ３よりも小さいものである。よって、本発明実施例２の薄膜トランジスタは実施例１と同様の長所を達成でき、ここには記述しない。
【００２２】
図４が示すのはゲート絶縁層５６の遮蔽エリア５６b及び延伸エリア５６cが同じ層の同一の素材から構成されている点で、図５と図６はゲート絶縁層５６の遮蔽エリア５６b及び延伸エリア５６cは第１絶縁層５５及び第２絶縁層５７から構成されていることを示している。その中で、第１絶縁層５５の材質は酸化シリコン層、窒化シリコン層、窒酸化シリコン層もしくはその組合せが好ましく、第２絶縁層でも酸化シリコン層、窒化シリコン層、窒酸化シリコン層もしくはその組合せが好ましい。
【００２３】
図５と図６に示されるように、センターエリア５６a内に位置する第１絶縁層５５及び第２絶縁層５７の２層構造がチャネルエリア５４cを覆っている。遮蔽エリア５６b内に位置する第１絶縁層５５と第２絶縁層５７の２層構造はオフセット領域５４bを覆い、ゲート層５８の両側に露出している。延伸エリア５６c内に位置する第１絶縁層５５はソース／ドレインエリア５４aを覆っている。比較すると、図５の示す延伸エリア５６cの製作では、第１絶縁層５５上において第２絶縁層５７のエッチングを停止し、図６の示す延伸エリア５６cの製作では、第１絶縁層５５に対しさらなるエッチングを行っている。その他に、ゲート絶縁層は３層またはそれ以上の絶縁堆積効果を採用でき、よって遮蔽エリア５６bと延伸エリア５６cの厚さの差異を作り出すことができる。
【実施例３】
【００２４】
図７〜図１２は、本発明実施例３の薄膜トランジスタのセルフアライメントオフセット領域製造方法の断面図である。
【００２５】
本発明薄膜トランジスタの製造方法は実施例１と実施例２での記述内容に応用でき、またP型薄膜トランジスタ及びN型薄膜トランジスタに応用できる。以下に実施例１の薄膜トランジスタを例として、薄膜トランジスタのセルフアライメントオフセット範囲の製造方法を詳細に説明していく。
【００２６】
まず、図７では、基板５０を提供し、基板５０上に緩衝層５２を堆積し、緩衝層５２上に有効層５４が製作される。基板５０の材質は、例えばガラス基板のような透明絶縁基板が好ましく、緩衝層５２では、例えば基板５０上で有効層５４の形成を補助するような酸化シリコン層のような誘電材料層が好ましい。有効層５４は、例えば多結晶シリコン層のような半導体シリコン層が好ましい。本発明は有効層５４の厚さ及びその製造方法に制限されるものではないが、例を挙げると、有効層５４の製作には低温ポリシリコン（ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ、ＬＴＰＳ）工程が採用でき、ガラス基板上に非結晶質シリコン層を形成後、熱処理もしくはエキシマレーザアニーリング（ｅｘｃｉｍｅｒ  ｌａｓｅｒ  ａｎｎｅａｌｉｎｇ、ＥＬＡ）を利用して非結晶質シリコン層を多結晶シリコン材質に変化させる。
【００２７】
次に、図８が示すように、有効層５４上にゲート絶縁層５６及びゲート層５８がこの順に堆積し、ゲート層５８上にはパターン化されたフォトレジスト層６０が形成される。ゲート絶縁層５６の材質は酸化シリコン層、窒化シリコン層、窒酸化シリコン層もしくはその組合せからなる堆積層が好ましく、ゲート層５８では、例えば金属層、多結晶シリコン層等からなる導電材料層が好ましい。パターン化されたフォトレジスト層６０のサイズ及び位置は次に形成されるゲート層５８のパターンと対応している。
【００２８】
次に、図９では、パターン化されたフォトレジスト層６０をマスクとしてエッチング工程を行い、パターン化されたフォトレジスト層６０以外のエリアに位置するゲート層５８及びゲート絶縁層５６を除去し、よってゲート層５８のパターンを定義する。この場合プラズマエッチング（ｐｌａｓｍａ  ｅｔｃｈｉｎｇ）或いは反応性イオンエッチング方法を利用するのが好ましく、このステップは製品の要求に合わせてゲート絶縁層５６のエッチング程度を調整でき、例えば、実施例１の構造を形成したい場合はゲート層５８のパターン以外のゲート絶縁層５６を完全に除去し、有効層５４の特定のソース／ドレインエリアを露出させる。
【００２９】
次に、図１０では、ゲート層５８を台形型に製作し、ゲート層５８の底部はゲート絶縁層５６のセンターエリア５６aのみを覆っている。よってゲート絶縁層５６の遮蔽エリア５６bはゲート層５８底部の両側に露出する。また、このステップは製品の要求に合わせてゲート絶縁層５６のエッチング程度を調整でき、例えば実施例１の構造を形成したい場合は遮蔽エリア５６b以外のゲート絶縁層５６をを完全に除去し、有効層５４の特定のソース／ドレインエリアを露出させる。遮蔽エリア５６bの横幅Ｗは０．１〜１．０μｍが好ましく、さらに好ましいのは０．１〜０．８μｍの範囲である。
【００３０】
例を挙げれば、エッチング工程の反応ガスには酸素及び塩素の混合ガスを使用し、必要に基づいて適宜各気体の流量を調整できる。ゲート層５８のエッチング工程において、酸素を含む気体の流量を少しずつ調整しながら最大にし、さらには酸素のみを含むガスをエッチング反応ガスとしてゲート層５８を台形型に形成する。ゲート絶縁層５６のエッチング工程において、酸素を含むガスの流量は最小限にまで調整でき、塩素のみをエッチング反応ガスとして使用する。この他に、このステップは図９のエッチング工程に代わる事ができ、製造時間とコストの減少を実現できる。
【００３１】
そして、図１１では、パターン化されたフォトレジスト層６０を除去した後、ゲート層５８及び遮蔽エリア５６bをマスクとしてイオン注入工程６２を行う。こうして、遮蔽エリア５６bが覆う有効層５４は未ドープエリアとなり、これをオフセット領域５４bとする。ゲート層５８及び遮蔽エリア５６bに覆われていない有効層５４は高ドープエリアとなり、これをソース／ドレインエリア５４aとする。ゲート層５８及びセンターエリア５６aに覆われている有効層５４は未ドープエリアであり、それをチャネルエリア５４cとする。
【００３２】
理論上から言えば、オフセット領域５４bはチャネルエリア５４cと同じく未ドープエリアに属すが、実際には、ソース／ドレインエリア５４aの設置イオンはオフセット領域５４b内に拡散する可能性があり、よってオフセット領域５４bのドープ濃度は１×１０１２ａｔｏｍ／ｃｍ２よりも小さいものが好ましく、ソース／ドレインエリア５４aのドープ濃度は１×１０１４〜１×１０１６ａｔｏｍ／ｃｍ２の範囲が好ましい。イオン注入工程６２の操作条件として比較的好ましいものは、イオン注入エネルギーが１．６０×１０−１５〜１．６０×１０−１４Ｊ（１０〜１００ｋeＶ）、イオン注入量が２×１０１８ａｔｏｍ／ｃｍ３よりも小さいものであり、更に好ましいものはイオン注入量が１×１０１３ａｔｏｍ／ｃｍ３よりも小さいものである。本発明の方法はP型薄膜トランジスタに応用でき、その場合ソース／ドレインエリア５４aはN＋ドープエリアとなる。また本発明の方法はN型薄膜トランジスタにも応用でき、その時はソース／ドレインエリア５４aはP＋ドープエリアとなる。
【００３３】
最後に、図１２では、インターコネクト誘電層６４、複数の接触孔６５及び複数のインターコネクト６６の製造工程を含むインターコネクト工程を行う。このステップの実施方式は実質的には本発明の特徴及び効果に影響を及ぼさないので、詳細に記述しない。
【００３４】
よって、本発明実施例３の薄膜トランジスタの製造方法には以下のような長所が挙げられる。
第１に、エッチング条件の調整によりゲート絶縁層５６の遮蔽エリア５６bの横幅Wをコントロールでき、よってオフセット領域５４bの位置を正確にコントロールできる事により薄膜トランジスタの電気特性要求に答えられる。
【００３５】
第２に、マスクを余計に用いてオフセット領域５４bのパターンを定義する必要がなく、故に露光技術のミスアライメントによるオフセット領域の位置偏移の問題発生を避ける事ができ、よってオフセット領域５４bの位置を正確にコントロールでき、更に薄膜トランジスタの電気特性を確保できる。
【００３６】
第３に、マスクの工程を１回減少することにより製造ステップが簡易化し、コストが抑えられる等の他にも、生産歩留りや生産速度の向上により大量生産の要求に答えることができる。
【００３７】
第４に、本発明の方法は同時にＮＭＯＳエリア及びＰＭＯＳエリアに程度の異なるドープを行い素子の特性を調整する事ができ、よって製造ステップの簡易化、生産歩留り及び速度の向上が実現する。
【実施例４】
【００３８】
図１３〜図１６は、本発明実施例４の薄膜トランジスタのセルフアライメントオフセット領域の製造方法の断面図である。
【００３９】
実施例３の製造方法は実施例１の図３に応用でき、実施例４の製造方法は実施例２の図４の構造に応用できるので、実施例４の実施ステップは大体において実施例３と同じであるので、共通する部分はここに記述しない。相違点は前記の図９のエッチング工程において、製品の要求に合わせてゲート絶縁層５６のエッチング程度を調整できるという部分で、例えばエッチング工程パラメータを調整してゲート層５８のパターン以外のゲート絶縁層５６を残しておけるので、有効層５４の特定のソース／ドレインエリアを覆う延伸エリア５６cを形成でき、その結果図１４のようになる。またもう１つの相違部分は、前述の図１０のエッチング工程において、製品の要求に合わせてゲート絶縁層５８のエッチング程度を調整できるという部分で、例えばエッチング工程パラメータを調整してゲート層５８のパターン以外のゲート絶縁層５６を残しておけるので、有効層５４の特定のソース／ドレインエリアを覆う延伸エリア５６cを形成でき、その結果図１５のようになる。
【００４０】
特徴として、延伸エリア５６cの厚さは遮蔽エリア５６bの厚さよりもはるかに薄く、オフセット領域５４b及びソース／ドレインエリア５４ａの製作に影響を及ぼす事はない。この後でイオン注入工程を行うと、実施例２（図４）の薄膜トランジスタの構造が完成する。また、本発明実施例４の製造方法も実施例３と同じ長所を備えているのでここには記述しない。
【実施例５】
【００４１】
図１７〜図２０は、本発明実施例５の薄膜トランジスタセルフアライメントオフセット範囲の製造方法の断面図である。
【００４２】
実施例５の製造方法は実施例２の図５、図６の構造に応用でき、前述のものと大体同じであるので、共通部分はここに記述しない。まず、図１７では、基板５０を提供し、基板５０上には緩衝層５２、有効層５４、第１絶縁層５５、第２絶縁層５７、ゲート層５８及びパターン化されたフォトレジスト層６０がこの順で形成されている。第１絶縁層５５の材質は酸化シリコン層、窒化シリコン層、窒酸化シリコン層が好ましく、第２絶縁層５７の材質は酸化シリコン層、窒化シリコン層、または窒酸化シリコン層が好ましい。本発明実施例５の特徴として、第１絶縁層５５及び第２絶縁層５７の組合せがゲート絶縁層５６となり、またゲート絶縁層５６上にはセンターエリア５６a、２個の遮蔽エリア５６b及び２個の延伸エリア５６cが定義されている。
【００４３】
次に、図１８では、パターン化されたフォトレジスト層６０をマスクとしてエッチング工程を行い、パターン化されたフォトレジスト層６０以外のエリアのゲート層５８とゲート絶縁層５６を除去し、ゲート層５８のパターンを定義する。エッチング工程はプラズマエッチングまたは反応性イオンエッチング法を使用するのが好ましく、またこのステップは第１絶縁層５５、第２絶縁層５７のエッチング程度を適度に調節することで、延伸エリア５６cの第２絶縁層５７を除去し、延伸エリア５６cの第１絶縁層５５を残し、その結果第１絶縁層５５が有効層５４の特定のソース／ドレインエリアを覆う事になる。
【００４４】
次に、図１９では、ゲート層５８を台形型にし、ゲート層５８の底部をセンターエリア５６aのみを覆うようにする。そして遮蔽エリア５６内の第１絶縁層５５と第２絶縁層５７の２層構造はゲート層５８底部の両側に露出しており、延伸エリア５６c内の第１絶縁層５５は有効層５４の特定のソース／ドレインエリアを覆う。また、このステップは産品の要求に合わせて第１絶縁層５５のエッチングの程度を調整できる。このステップは図１８のエッチング工程に代わる事ができ、製造時間とコストの減少が実現できる。
【００４５】
そして、図２０では、パターン化されたフォトレジスト層６０を除去した後、ゲート層５８及び遮蔽エリア５６b内の第１絶縁層５５と第２絶縁層５７の２層構造をマスクとして、イオン注入工程６２を行う。こうして、遮蔽エリア５６bに覆われた有効層５４は未ドープエリアとなり、それをオフセット領域５４bとする。ゲート層５８及び遮蔽エリア５６bに覆われていない有効層５４は高ドープエリアとなり、それをソース／ドレインエリア５４aとする。ゲート層及びセンターエリア５６aに覆われた有効層５４は未ドープエリアとなり、それをチャネルエリア５４cとする。オフセット領域５４bのドープ濃度は１×１０１２ａｔｏｍ／ｃｍ２よりも小さく、ソース／ドレインエリア５４aのドープ濃度は１×１０１４〜１×１０１６ａｔｏｍ／ｃｍ２が好ましい。
【００４６】
イオン注入工程６２の操作条件として、イオン注入エネルギーが１．６０×１０−１５〜１．６０×１０−１４Ｊ（１０〜１００ｋeＶ）のときが比較的好ましい。イオン注入量が２×１０１８ａｔｏｍ／ｃｍ３よりも小さいものである。さらに好ましいものは、イオン注入量が１×１０１３ａｔｏｍ／ｃｍ３よりも小さいものである。本発明の方法はP型薄膜トランジスタに応用でき、その場合ソース／ドレインエリア５４aはN＋ドープエリアとなる。また本発明の方法はN型薄膜トランジスタにも応用でき、その場合ソース／ドレインエリア５４aはP＋ドープエリアとなる。
【００４７】
最後に、インターコネクト工程の実行について、このステップの実施方式は実質的に本発明の特徴、効果に影響を及ぼすものではないのでここには記述しない。この他に、ゲート絶縁層５６は３層またはそれ以上の絶縁層の堆積させ、遮蔽エリア５６b及び延伸エリア５６cの厚さの差異を作り出すことが可能である。
【００４８】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００４９】
【図１】従来の多結晶シリコン薄膜トランジスタのオフセット範囲の製作方法の断面図である。
【図２】従来の多結晶シリコン薄膜トランジスタのオフセット範囲の製作方法の断面図である。
【図３】本発明実施例１の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図４】本発明実施例２の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図５】本発明実施例２の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図６】本発明実施例２の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図７】本発明実施例３の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図８】本発明実施例３の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図９】本発明実施例３の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１０】本発明実施例３の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１１】本発明実施例３の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１２】本発明実施例３の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１３】本発明実施例４の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１４】本発明実施例４の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１５】本発明実施例４の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１６】本発明実施例４の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１７】本発明実施例５の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１８】本発明実施例５の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図１９】本発明実施例５の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【図２０】本発明実施例５の薄膜トランジスタのセルフアライメントオフセット領域の断面図である。
【符号の説明】
【００５０】
従来の技術
１０    透明絶縁基板
１２    多結晶シリコン層
１２ａ  センターエリア
１２ｂ  オフセット領域
１４    ゲート絶縁層
１６    フォトレジスト層
１７    高ドープイオン注入工程
１８    N＋ドープエリア
２０    ゲート層
本発明の技術
５０    基板
５２    緩衝層
５４    有効層
５４ａ  ソース／ドレインエリア
５４ｂ  オフセット領域
５４ｃ  チャネルエリア
５６    ゲート絶縁層
５５    第１絶縁層
５７    第２絶縁層
５６ａ  センターエリア
５６ｂ  遮蔽エリア
５６ｃ  延伸エリア
５８    ゲート層
６０    パターン化されたフォトレジスト層
６２    イオン注入工程
６４    インターコネクト誘電層
６５    接触孔
６６    インターコネクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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