(57)【要約】【課題】インターポーザ構造を使用することなく、半導体集積回路素子の近傍の最短距離にデカップリングキャパシタを実装することが可能な半導体装置を提供する。【解決手段】支持基板１と、支持基板上に実装された半導体集積回路素子２と、半導体集積回路素子の高周波領域での安定動作を可能にする薄膜キャパシタ２０とを備える半導体装置において、薄膜キャパシタ２０が半導体集積回路素子２下面の電極パッドに電気的に接続され、かつ、支持基板１上における薄膜キャパシタ２０の基板を含めた厚さが半導体集積回路素子のバンプ高さよりも小さい。【選択図】　図３
2004055769.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備える半導体装置であって、
前記キャパシタは、前記半導体集積回路素子下面の電極パッドに電気的に接続され、前記支持基板上における前記キャパシタの基板を含めた厚さが前記半導体集積回路素子のバンプ高さより小さいか、あるいは等しいことを特徴とする半導体装置。
【請求項２】
前記キャパシタの基板の背面は、前記半導体集積回路素子を実装するための前記支持基板表面に接触することを特徴とする請求項１記載の半導体装置。
【請求項３】
支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備え、前記半導体集積回路素子とリードフレームとがワイヤボンディングにより電気的に接続される半導体装置であって、
前記キャパシタは、前記半導体集積回路素子上面の電極パッドに電気的に接続され、前記半導体集積回路素子上面における前記キャパシタの基板を含めた高さが、前記ワイヤボンディングのワイヤ高さよりも低いことを特徴とする半導体装置。
【請求項４】
前記支持基板はシリコンであることを特徴とする請求項１又は３記載の半導体装置。
【請求項５】
前記キャパシタの誘電体層を構成する誘電体酸化物が、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、Ｎｂの中、少なくとも１つの元素を含む複合酸化物であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記キャパシタにおいて、誘電体層を間に挟み込んで形成される上部電極及び下部電極が、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、Ｃｒの中、少なくとも１つ以上の金属元素又は金属酸化物を含有することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記キャパシタは、前記基板及び電極パッドを含めた厚さが５０μｍ以下となるよう構成したことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記キャパシタは、前記基板上に誘電体層を間に挟み込んで形成される上部電極及び下部電極を含む薄膜キャパシタであることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータ等の電子機器に使用される半導体集積回路素子を実装してなる半導体装置に関する。より詳細には、半導体集積回路素子の近傍に電源供給用デカップリングキャパシタを配置して半導体集積回路素子の高周波領域における動作を安定化させることが可能な半導体装置に関する。
【従来の技術】
従来、電源電圧変動および基板内の高周波ノイズによる半導体集積回路素子の誤動作防止対策として、デカップリングキャパシタ（バイパスコンデンサ）を、回路配線基板の半導体集積回路素子の近傍に実装した半導体装置が知られている。このような半導体装置では、上記キャパシタとして、積層チップキャパシタが通常用いられる。
【０００２】
図１は、積層チップキャパシタを実装した従来の半導体装置を示す。
【０００３】
図１の半導体装置においては、パッケージ基板１にＢＧＡ（ボールグリッドアレイ）接続された半導体集積回路素子２に対して、パッケージ下部に積層チップキャパシタ４がバンプ接続されている。このパッケージ基板１は、例えば、マルチチップモジュール（ＭＣＭ）基板等である。積層チップキャパシタ４の高さが回路配線基板（マザーボード）３と干渉するために、回路配線基板３のキャパシタ実装部分はくり貫いて形成してある。この場合、半導体集積回路素子２とキャパシタ４間のインダクタンスが問題となる。
【０００４】
図１のような半導体装置の場合、パッケージ基板１内で、積層チップキャパシタ４と半導体集積回路素子２と間の配線の引き回しが必要になり、この引き回し配線でインダクタンスが存在することから、高速動作の半導体集積回路素子２に対しての電源電圧変動の抑止、および高周波リップル吸収の効果は薄れてくる。電圧変動を抑えるためにキャパシタに求められることは、等価直列抵抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）の低減である。特に、配線の引き回しによるインダクタンスの増加は、デカップリングキャパシタの高周波特性を妨げている。
【０００５】
この問題を回避するため、半導体集積回路素子近傍にキャパシタを配置し、半導体集積回路素子の電源、グランドからキャパシタまでの配線引き回しを最短にすることにより、インダクタンスの低減が可能となる。そこで、特開平４−２１１１９１号公報には、セラミック回路基板上に誘電体薄膜を形成し、インダクタンスを低減することにより電源系に対するノイズの低減を実現することが考案されている。
【０００６】
また、特開平７−１７６４５３号公報、特開２００１−６８５８３号公報、特開２００１−３５９９０号公報には、ビアホールを有する支持基板上に形成された薄膜型キャパシタの上面パッドを半導体集積回路素子に、下面パッドは回路基板に接続し、インダクタンスを低減することが考案されている。
【０００７】
図２は、キャパシタ内蔵インターポーザを実装した従来の半導体装置を示す。図２の（Ａ）においては、パッケージ基板１上にＢＧＡ接続された半導体集積回路素子２に対して、半導体集積回路素子２下部にキャパシタ内蔵インターポーザ５がＢＧＡ接続されている。この場合、インターポーザ５の高さがパッケージ基板１と干渉するため、パッケージ基板１のインターポーザ実装部分はくり貫いてある。図２の（Ｂ）の構成では、パッケージ基板１と半導体集積回路素子２との間にキャパシタ内蔵インターポーザ５がＢＧＡ接続により実装されている。
【０００８】
図１に比べて、図２の半導体装置の場合は、半導体集積回路素子とキャパシタの接続距離は短くなるが、インターポーザ型を使用すると、製造工程が増加し、技術的にも困難となり、低コスト化は難しくなる。また、素子間接続数が増加するので信頼性の面でも問題がある。また、図２（Ａ）のようにキャパシタ自体の厚みのため、半導体集積回路素子の実装用パッケージを加工しなければならない。
【発明が解決しようとする課題】
従来、半導体集積回路素子の近傍にキャパシタを配置するには、図２に示したように、支持基板と半導体集積回路素子間にインターポーザ型のチップキャパシタを適用しなければならなかった。しかし、インターポーザ型キャパシタを作製するには、基板にスルービアを形成しなければならず、導体とセラミックスを同時焼成するプロセスによるものや、シリコン等の基板に貫通孔を形成して導体を充填してスルービアを形成しなければならない。これらは、製造上、技術的に困難であり、低コスト化を見込むことができなかった。
【０００９】
本発明は、上記の点に鑑みてなされたものであり、インターポーザ構造や積層チップキャパシタを使用することなく、半導体集積回路素子の近傍の最短距離にデカップリングキャパシタを実装することを可能とし、キャパシタのデカップリング機能を最大限に引き出すことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備える半導体装置であって、前記キャパシタが、前記半導体集積回路素子下面の電極パッドに電気的に接続され、前記支持基板上における前記キャパシタの基板を含めた厚さが前記半導体集積回路素子のバンプ高さよりも小さいか、あるいは等しいことを特徴とする。本発明の半導体装置では、キャパシタをシリコンやガラス等の平滑性を有する基板上に作製し、このキャパシタを基板側から薄型化することで、半導体集積回路素子のパッケージ実装時のバンプ高さより小さいか、あるいは同程度の高さにすることで、半導体集積回路素子とキャパシタ間を最短距離にすることができる。
【００１０】
請求項２に記載した発明は、請求項１記載の半導体装置において、前記キャパシタの基板の背面が、前記半導体集積回路素子を実装するための前記支持基板表面に接触することを特徴とする。
【００１１】
請求項３に記載した発明は、支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備え、前記半導体集積回路素子とリードフレームとがワイヤボンディングにより電気的に接続される半導体装置であって、前記キャパシタは、前記半導体集積回路素子上面の電極パッドに電気的に接続され、前記半導体集積回路素子上面における前記キャパシタの基板を含めた高さが、前記ワイヤボンディングのワイヤ高さよりも低いことを特徴とする。本発明の半導体装置では、キャパシタをシリコンやガラス等の平滑性を有する基板上に作製し、このキャパシタを基板側から薄型化することで、半導体集積回路素子のパッケージ実装時のワイヤボンディングのワイヤ高さよりも低くしてあり、半導体集積回路素子とキャパシタ間を最短距離にすることができる。
【００１２】
請求項４に記載した発明は、請求項１又は３記載の半導体装置において、前記支持基板がシリコンであることを特徴とする。
【００１３】
請求項５に記載した発明は、請求項１記載の半導体装置において、前記キャパシタの誘電体層を構成する誘電体酸化物が、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、Ｎｂの中、少なくとも１つの元素を含む複合酸化物であることを特徴とする。
【００１４】
請求項６に記載した発明は、請求項１記載の半導体装置において、前記キャパシタの誘電体層を間に挟み込んで形成される上部電極及び下部電極が、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、Ｃｒの中、少なくとも１つ以上の金属元素又は金属酸化物を含有することを特徴とする。
【００１５】
請求項７に記載した発明は、請求項１記載の半導体装置において、前記キャパシタが、前記基板及び電極パッドを含めた厚さが５０μｍ以下となるよう構成したことを特徴とする。
【００１６】
請求項８に記載した発明は、請求項１記載の半導体装置において、前記キャパシタが、前記基板上に誘電体層を間に挟み込んで形成される上部電極及び下部電極を含む薄膜キャパシタであることを特徴とする。
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
【００１７】
図３に、本発明の半導体装置の第１の実施形態の構成を示す。図３の（Ａ）は、本発明の半導体装置の第１の実施形態の構成例を示し、（Ｂ）はこの実施形態の半導体装置の部分拡大図である。
【００１８】
図３の実施形態において、半導体装置１０は、支持基板としてのパッケージ基板１と、パッケージ基板１上に実装された半導体集積回路素子２と、半導体集積回路素子２の高周波領域における動作を安定化するデカップリングキャパシタとして配置される薄膜キャパシタ２０とから構成される。薄膜キャパシタ２０は、半導体集積回路素子２下面の電極パッド部に電気的に接続されると共に、支持基板１上における薄膜キャパシタ２０の基板を含めた厚さが半導体集積回路素子２の半田バンプ高さＨよりも小さく構成されている。
【００１９】
この薄膜キャパシタ２０は、例えば、シリコンやガラス等の平滑性を有する基板上に、誘電体層を間に挟み込んだ上部電極層と下部電極層を形成することにより作製される。この薄膜キャパシタ２０の電極パッド及び基板を含めた厚さは５０μｍ以下まで薄型化してある。薄膜キャパシタ２０と半導体集積回路素子２の電極パッド部どうしを、例えば、Ａｕ−Ａｕの超音波接合を利用して電気的に接続することで実装される。
【００２０】
図３の（Ｂ）に示したように、半導体集積回路素子２をパッケージ基板１に半田バンプにより接合する際に用いられる半田バンプの高さＨ（ここでは、パッケージ基板１及び半導体集積回路素子２の各電極パッドの厚さを含む高さとする）は、７０μｍ程度である。また、パッケージ基板１の電極パッド及び半導体集積回路素子２の電極パッドの厚さは共に、１０μｍ程度である。したがって、この実施形態の薄膜キャパシタ２０は、支持基板１上における薄膜キャパシタ２０の基板を含めた厚さが半導体集積回路素子２の半田バンプ高さＨよりも小さく、もしくは同程度の高さに構成することができる。
【００２１】
この実施形態では、図３の（Ｂ）のように、薄膜キャパシタ２０の基板背面が、パッケージ基板１の表面に接触する構成にしてある。このように構成することで、半導体集積回路素子２をパッケージ基板１に接続する際に、半田バンプ高さが規定されることになる。このように半導体集積回路素子２とパッケージ基板１間の距離が規定されると、半田溶融時に、半導体集積回路素子２とパッケージ基板１の電極パッドにより半田の広がりが制限されるため、半田の表面張力により接続部の形状は球欠体となることが防止され、円柱形状になる。このため、半田と半導体集積回路素子２およびパッケージ基板１上の電極パッドとの接着部分に応力集中が生じることを防止できる。
【００２２】
なお、特開昭５７−１１８６５０号公報に記載されたように、半田溶融時に、支持基板の電極と回路素子の電極間の半田接続部を球欠体ではなく、円柱形状に形成すると、同一半田量でも接続高さが高くなり、温度変化により生じる応力が、半田接続部に均一にしかも高さ増加分だけ減少して分配される。ため、回路素子の半田接続部の接続信頼性が向上する。
【００２３】
図４に、本発明の半導体装置の第２の実施形態の構成を示す。
【００２４】
図４の実施形態において、半導体装置１１は、支持基板としてのパッケージ基板１と、パッケージ基板１上に実装された半導体集積回路素子２と、半導体集積回路素子２の高周波領域における動作を安定化するデカップリングキャパシタとして配置される薄膜キャパシタ２０とから構成される。この半導体装置１１は、半導体集積回路素子２とリードフレーム１６とがワイヤボンディングにより電気的に接続される構成であり、樹脂モールド１８に封止された状態で使用される。
【００２５】
この実施形態において、薄膜キャパシタ２０は、半導体集積回路素子２上面の電極パッド部に電気的に接続されると共に、半導体集積回路素子２の上面における薄膜キャパシタ２０の基板を含めた高さＨ１がボンディングワイヤ１７のワイヤ高さＨ２も小さく構成されている。
【００２６】
図３の実施形態と同様に、この薄膜キャパシタ２０は、例えば、シリコンやガラス等の平滑性を有する基板上に、誘電体層を間に挟み込んだ上部電極層と下部電極層を形成することにより作製される。この薄膜キャパシタ２０の電極パッド及び基板を含めた厚さは５０μｍ以下まで薄型化してある。薄膜キャパシタ２０と半導体集積回路素子２の電極パッド部どうしを、例えば、Ａｕ−Ａｕの超音波接合を利用して電気的に接続することで実装される。
【００２７】
この実施形態では、薄膜キャパシタ２０の基板を含めた厚さＨ１が、半導体集積回路素子２表面からのボンディングワイヤ１７のワイヤ高さＨ２よりも小さいことを特徴とする。図４に示したように、ワイヤボンディングのリードフレーム１６からのワイヤ高さは１５０μｍ程度であり、薄膜キャパシタ２０を内蔵っする本実施形態の半導体装置１１は容易に作製することができる。
【００２８】
図４の半導体装置１１においても、第１の実施形態と同様、薄膜キャパシタ２０は、その支持基板としてのシリコンウェハーの背面を研磨して、厚さ５０μｍ以下に薄型化してある。また、薄膜キャパシタ２０と半導体集積回路素子２の各電極端子どうしを、Ａｕ−Ａｕの超音波接合法を用いて実装してある。上述したように、ボンディングワイヤ１７のワイヤ高さは１５０μｍ程度であり、樹脂モールド１８を形成する際に、薄膜キャパシタ２０が干渉することがない。したがって、薄膜キャパシタ２０を内蔵する半導体装置１１が容易に作製することができる。
【００２９】
図５は、本発明に係る薄膜キャパシタの製造方法の実施例を説明するための図である。図６は、図５の薄膜キャパシタを実装した本発明の半導体装置の詳細構造を示す。
【００３０】
図５の（ａ）に示したように、支持基板にはシリコンウェハー２１を用いている。支持基板にシリコンを使用することで、背面研磨による薄型化が容易である。シリコンは３０μｍ程度に薄く研磨しても割れにくいため、本発明に係る薄膜キャパシタ２０の支持基板として好適である。また、半導体集積回路素子２と薄膜キャパシタ２０との熱膨張係数をほぼ同じレベルに合わせることができ、実装ストレスを回避することができる。
【００３１】
図５の（ｂ）、（ｃ）、（ｄ）に示したように、シリコンウェハー２１上に下部電極層２３、誘電体層２４、上部電極層２５の薄膜を順次成膜する。この実施例では、厚さ０．３ｍｍのＳｉＯ２熱酸化膜が形成されたシリコンウェハー２１を用い、まず、このシリコンウェハー２１上に下部電極材料としてＴｉＯ２（０．０５μｍ）／Ｐｔ（０．１μｍ）をスパッタリング法により成膜を行う。次に、同一真空系内で、高誘電体材料（Ｂａ、Ｓｒ）ＴｉＯ３（以下、ＢＳＴという）をスパッタリング法により成膜する。さらに、その上に、Ｐｔ（０．１μｍ）をスパッタリング法により成膜してある。
【００３２】
本発明に係る薄膜キャパシタ２０の、誘電体層２４を構成する誘電体酸化物として好適な構成材料としては、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、鉛（Ｐｂ）、スズ（Ｚｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、ニオブ（Ｎｂ）等の中、少なくとも１つの元素を含む複合酸化物を適用することができる。薄膜キャパシタ２０の誘電体層２４に好適な誘電体酸化物として、上記実施例の（Ｂａ，Ｓｒ）ＴｉＯ３の他、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｔａ２Ｏ５等を挙げることができる。
【００３３】
また、本発明に係る薄膜キャパシタ２０において、誘電体層２４を間に挟み込んで形成される上部電極層２５及び下部電極層２３に好適な構成材料として、白金（Ｐｔ）、金（Ａｕ）、銅（Ｃｕ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ルテニウム酸化物、イリジウム（Ｉｒ）、イリジウム酸化物、クロム（Ｃｒ）等の中、少なくとも１つ以上の金属元素又は金属酸化物を含有するものを適用することができる。
【００３４】
次に、図５の（ｅ）に示したように、フォトリソグラフィ法により、上部電極層２５および誘電体層２４の開口部をパターニングする。さらに、Ａｒイオンミリングを使用して、Ｐｔ、ＢＳＴの一括ドライエッチングを行う。
【００３５】
次に、図５の（ｆ）、（ｇ）に示したように、ポリイミド絶縁層２６を成膜して、Ｃｒ膜０．０５μｍ、Ｃｕ膜１μｍ、Ａｕ膜１０μｍを順次積層して電極パッド２２が形成してある。図６に示したように、この電極パッド２２には、半導体集積回路素子２の電極パッド１２とＡｕ−Ａｕ超音波接合を行なうため、薄膜キャパシタ２０側は、直径４０μｍ、厚さ１０μｍ程度のＡｕ最表面パッドが形成され、半導体集積回路素子２側には、厚さ０．２μｍ程度のＡｕ最表面パッドが形成されている。半導体集積回路素子２の電極パッド１２は、Ｃｕ膜３μｍ、Ｎｉ膜２μｍ、Ａｕ膜０．２μｍを積層して形成してある。
【００３６】
その後、図５の（ｈ）、図６の（Ａ）に示したように、シリコンウェハー２１の背面２１ａを研磨して、薄膜キャパシタ２０の基板２１を含む厚さ（電極パッド２２を除く）を４０μｍまで薄型化させる。これは、半導体集積回路素子２の実装高さ（バンプ高さ）と同程度の厚さにするためである。
【００３７】
このようにして作製された薄膜キャパシタ２０を適用することによって、薄膜キャパシタを内蔵した本発明の半導体装置を得ることができる。
【００３８】
図６の（Ｂ）に示したように、薄膜キャパシタ２０の電極パッド２２と半導体集積回路素子２の電極パッド１２とのＡｕ−Ａｕ超音波接合によって、薄膜キャパシタ２０の電極部と半導体集積回路素子２の電極部とが接合され、本発明の半導体装置１０が完成する。
【００３９】
図６の実施例の半導体装置１０においては、薄膜キャパシタ２０の厚さは、半導体集積回路素子２の半田バンプ高さＨよりある程度小さくしてあり、薄膜キャパシタ２０の基板の背面２１ａはパッケージ基板１の表面に接触していない。この実施例のように、完成品としての半導体装置１０を使用する際に、半導体集積回路素子２の半田接合部の温度変化による応力変動の影響が直接、薄膜キャパシタ２０に伝わらないように構成してもよい。半田疲労寿命を延ばすことができ、半田接合の電気的接続の信頼性を向上することができる。
【００４０】
以上の図５及び図６の説明では、図３の実施形態に基づいて薄膜キャパシタ２０及び半導体装置１０の作製方法を述べてきたが、同様にして、図４の半導体装置１１も容易に作製することができる。すなわち、図６の（Ａ）に示した薄膜キャパシタ２０を上下反転させた状態で、薄膜キャパシタ２０の電極パッド２２と半導体集積回路素子２の電極パッド１２とのＡｕ−Ａｕ超音波接合によって、薄膜キャパシタ２０の電極部と半導体集積回路素子２の電極部とを接合して、図４の半導体装置１１を作製できる。
【００４１】
（付記１）
支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備える半導体装置であって、前記キャパシタは、前記半導体集積回路素子下面の電極パッドに電気的に接続され、前記支持基板上における前記キャパシタの基板を含めた厚さが前記半導体集積回路素子のバンプ高さより小さいか、あるいは等しいことを特徴とする半導体装置。
【００４２】
（付記２）
前記キャパシタの基板の背面は、前記半導体集積回路素子を実装するための前記支持基板表面に接触することを特徴とする付記１記載の半導体装置。
【００４３】
（付記３）
支持基板と、前記支持基板上に実装された半導体集積回路素子と、前記半導体集積回路素子の高周波領域での安定動作を可能にするキャパシタとを備え、前記半導体集積回路素子とリードフレームとがワイヤボンディングにより電気的に接続される半導体装置であって、前記キャパシタは、前記半導体集積回路素子上面の電極パッドに電気的に接続され、前記半導体集積回路素子上面における前記キャパシタの基板を含めた高さが、前記ワイヤボンディングのワイヤ高さよりも低いことを特徴とする半導体装置。
【００４４】
（付記４）
前記支持基板はシリコンであることを特徴とする付記１又は３記載の半導体装置。
【００４５】
（付記５）
前記キャパシタの誘電体層を構成する誘電体酸化物が、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、Ｎｂの中、少なくとも１つの元素を含む複合酸化物であることを特徴とする付記１記載の半導体装置。
【００４６】
（付記６）
前記キャパシタにおいて、誘電体層を間に挟み込んで形成される上部電極及び下部電極が、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、Ｃｒの中、少なくとも１つ以上の金属元素又は金属酸化物を含有することを特徴とする付記１記載の半導体装置。
【００４７】
（付記７）
前記キャパシタは、前記基板及び電極パッドを含めた厚さが５０μｍ以下となるよう構成したことを特徴とする付記１記載の半導体装置。
【００４８】
（付記８）
前記キャパシタは、前記基板上に誘電体層を間に挟み込んで形成される上部電極及び下部電極を含む薄膜キャパシタであることを特徴とする付記１記載の半導体装置。
【００４９】
（付記９）
前記キャパシタの基板の背面は、前記半導体集積回路素子を実装するための前記支持基板表面に接触しないよう構成したことを特徴とする付記１記載の半導体装置。
【００５０】
（付記１０）
前記キャパシタは樹脂モールドにより封止されることを特徴とする付記３記載の半導体装置。
【発明の効果】
以上説明したように、本発明の半導体装置によれば、半導体集積回路素子の直下に薄膜キャパシタを実装し、両者の距離を最短することができるため、キャパシタの低抵抗化および低インダクタンス化を達成させることができ、半導体集積回路素子の高周波領域（ＧＨｚ帯）での動作を安定化することを可能にする半導体装置を提供できる。さらに、半導体パッケージとして、キャパシタの部品高さを調整することにより、半田疲労寿命を延ばすことができ、半田接合の電気的接続の信頼性を向上することができる。
【図面の簡単な説明】
【図１】積層チップキャパシタを実装した従来の半導体装置を示す図である。
【図２】キャパシタ内蔵インターポーザを実装した従来の半導体装置を示す図である。
【図３】本発明の半導体装置の第１の実施形態の構成を示す図である。
【図４】本発明の半導体装置の第２の実施形態の構成を示す図である。
【図５】本発明に係る薄膜キャパシタの製造方法を説明するための説明図である。
【図６】図５の薄膜キャパシタを実装した本発明の半導体装置の詳細構造を示す図である。
【符号の説明】
１　パッケージ基板
２　半導体集積回路素子
３　回路配線基板
４　積層チップキャパシタ
５　キャパシタ内蔵インターポーザ
１０、１１　半導体装置
１２　電極パッド
１５　半田バンプ
１６　リードフレーム
１７　ボンディングワイヤ
１８　樹脂モールド
２０　薄膜キャパシタ
２１　シリコンウェハー
２１ａ　研磨面
２２　電極パッド
２３　下部電極層
２４　誘電体層
２５　上部電極層
２６　ポリイミド絶縁層
【図１】
2004055769.tif 000003
【図２】
2004055769.tif 000004
【図３】
2004055769.tif 000005
【図４】
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【図５】
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【図６】
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