(57)【要約】【課題】半導体集積回路装置の特性を向上させ、その歩留りを向上させる。【解決手段】半導体基板１上のメモリ領域に、浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上にＯＮＯ膜２１を介して形成された制御ゲート電極ＣＧと、前記浮遊ゲート電極ＦＧの両側に形成されたソース、ドレイン領域と、を有する不揮発性メモリセルを形成し、周辺回路領域Ｐ−ＡのＲＯＭヒューズ領域Ｆ２−Ａに、前記メモリセルと同じ構成のＲＯＭヒューズを形成し、また、溶断ヒューズ領域Ｆ１−Ａに、浮遊ゲート電極ＦＧと同層の導電性膜よりなる溶断ヒューズ部Ｆ１ａを形成し、欠陥メモリセルの冗長救済を溶断ヒューズで行い、メモリセルの性能を決めるデータはＲＯＭヒューズに記憶させ、メモリセルの性能の再調整を可能にする。【選択図】  図１０
2004152974.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１領域および第２領域を有する半導体基板を有し、
（ｂ）前記第１領域には、第１の導電性膜からなる第１ゲート電極と、前記第１ゲート電極上に絶縁膜を介して形成され、第２の導電性膜からなる第２ゲート電極と、前記第１の導電性膜の両側に形成された半導体領域と、を有する第１不揮発性メモリセルがマトリクス状に形成され、
（ｃ）前記第２領域には、
（ｃ１）前記第１ゲート電極、前記第２ゲート電極および前記半導体領域と、を有する第２不揮発性メモリセルと、
（ｃ２）第３の導電性膜よりなるヒューズと、
が形成されていることを特徴とする半導体集積回路装置。
【請求項２】
（ａ）第１領域および第２領域を有する半導体基板を有し、
（ｂ）前記第１領域には、第１の導電性膜からなる第１ゲート電極と、前記第１ゲート電極上に絶縁膜を介して形成され、第２の導電性膜からなる第２ゲート電極と、前記第１の導電性膜の両側に形成された半導体領域と、を有する第１不揮発性メモリセルがマトリクス状に形成され、
（ｃ）前記第２領域には、
（ｃ１）前記第１ゲート電極、前記第２ゲート電極および前記半導体領域と、を有し、前記第１不揮発性メモリセルの性能を決めるデータを記憶する第２不揮発性メモリセルと、
（ｃ２）前記第１不揮発性メモリセルの冗長救済データを記憶し、第３の導電性膜よりなるヒューズと、
が形成されていることを特徴とする半導体集積回路装置。
【請求項３】
（ａ）第１領域および第２領域を有する半導体基板を有し、
（ｂ）前記第１領域には、第１の導電性膜からなる第１ゲート電極と、前記第１ゲート電極上に絶縁膜を介して形成され、第２の導電性膜からなる第２ゲート電極と、前記第１の導電性膜の両側に形成された半導体領域と、を有する第１不揮発性メモリセルがマトリクス状に形成され、
（ｃ）前記第２領域には、
（ｃ１）電圧発生回路と、
（ｃ２）前記第１ゲート電極、前記第２ゲート電極および前記半導体領域と、を有し、前記電圧発生回路から出力される電位の調整データを記憶する第２不揮発性メモリセルと、
（ｃ３）前記第１不揮発性メモリセルの冗長救済データを記憶し、第３の導電性膜よりなるヒューズと、
が形成されていることを特徴とする半導体集積回路装置。
【請求項４】
（ａ）第１領域および第２領域を有する半導体基板を有し、
（ｂ）前記第１領域には、第１の導電性膜からなる第１ゲート電極と、前記第１ゲート電極上に絶縁膜を介して形成され、第２の導電性膜からなる第２ゲート電極と、前記第１の導電性膜の両側に形成された半導体領域と、を有する第１不揮発性メモリセルがマトリクス状に形成され、
（ｃ）前記第２領域には、
（ｃ１）入力電位Ａを所定の電位Ｂまで変化させる電圧発生回路と、
（ｃ２）前記入力電位Ａを前記所定の電位Ｂより小さい電位Ｃまで変化させる際の調整データを記憶し、第３の導電性膜よりなるヒューズと、
（ｃ３）前記第１ゲート電極、前記第２ゲート電極および前記半導体領域と、を有し、前記電位Ｃから前記所定の電位Ｂまで変化させる際の調整データを記憶する第２不揮発性メモリセルと、
が形成されていることを特徴とする半導体集積回路装置。
【請求項５】
前記電圧発生回路から出力される電位は、前記第１不揮発性メモリの前記第２ゲート電極に印加されることを特徴とする請求項３または４記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）によって欠陥メモリセルの救済やメモリセルの特性を調整する回路を備えた半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等のメモリＬＳＩは、製造工程で生じた欠陥を救済するための冗長機能を備えることによって、製造歩留りの向上を図っている。
【０００３】
これは、半導体集積回路装置内にあらかじめ冗長救済用のメモリセル列やメモリセル行（冗長回路）を用意しておき、メモリアレイ内に欠陥メモリセル列が生じた場合には、かかる欠陥メモリセルに入るアドレス信号を、冗長救済用のメモリセル列に入力することによって所望のメモリ動作を行わせるという不良救済機能である。
【０００４】
前記欠陥メモリセルと冗長救済用のメモリセルとの切り換えは、アドレス切り換え回路に接続されたヒューズを切断することによって行なわれる。ヒューズの切断には、電流溶断方式やレーザ溶断方式などが採用されている。以下、レーザ等で溶断（切断）可能なヒューズを溶断ヒューズという。
【０００５】
【発明が解決しようとする課題】
一方、メモリＬＳＩの駆動には、種々の回路、例えば電圧発生回路（昇圧回路や降圧回路）が用いられ、これらの回路の調整も種々の回路に接続された溶断ヒューズを適宜切断することによって行なわれる。
【０００６】
特に、フラッシュメモリ等に代表されるＥＥＰＲＯＭの駆動には、高電位（電位の絶対値の大きい電位）が用いられ、このような電位を内部で発生させるために複数段の昇圧回路（降圧回路）が用いられる。
【０００７】
また、メモリセルの動作試験（Ｐ検）において、メモリセルの所望の動作が得られない場合には、当該メモリは不良となる。
【０００８】
しかしながら、例えば、動作速度が所定の値より小さい等、軽微な不具合の場合には、駆動電圧を少し上昇させる等して、メモリセルの特性を再調整することが可能である。
【０００９】
しかしながら、前述したように、電圧発生回路等の調整に溶断ヒューズを用い、溶断を行った場合は、その後の再調整（微調整）の際、溶断部を再接続し、他のヒューズを溶断することによって対応可能な場合でも、溶断部の再接続が困難であった。その結果、メモリセルの駆動回路の再調整によるメモリセルの救済が困難となっていた。
【００１０】
特に、多値のフラッシュメモリ、例えば、４値の場合には、浮遊ゲート電極への注入電荷によって４つの閾値を有するよう形成されるが、製造ばらつき等により正確に閾値を作り分けることは困難である。
【００１１】
そこで、メモリセルが所望の動作を行うよう、駆動電位を再調整することが重要となる。
【００１２】
本発明の目的は、半導体集積回路装置のヒューズの構成を工夫することにより、半導体集積回路装置の特性を向上させることにある。また、その歩留りを向上させることにある。
【００１３】
また、本発明の他の目的は、半導体集積回路装置のヒューズの構成を工夫することにより、メモリセルの検査時間を短縮することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路装置は、（ａ）第１領域および第２領域を有する半導体基板を有し、（ｂ）前記第１領域には、第１の導電性膜からなる第１ゲート電極と、前記第１ゲート電極上に絶縁膜を介して形成され、第２の導電性膜からなる第２ゲート電極と、前記第１の導電性膜の両側に形成された半導体領域と、を有する第１不揮発性メモリセルがマトリクス状に形成され、（ｃ）前記第２領域には、（ｃ１）前記第１ゲート電極、前記第２ゲート電極および前記半導体領域と、を有する第２不揮発性メモリセルと、（ｃ２）第３の導電性膜よりなるヒューズと、が形成されたものである。
【００１７】
例えば、前記第２不揮発性メモリは、前記第１不揮発性メモリセルの性能を決めるデータを記憶し、前記ヒューズは、前記第１不揮発性メモリセルの冗長救済データを記憶している。
【００１８】
また、第２領域には、電圧発生回路が形成され、前記前記第２不揮発性メモリは、電圧発生回路から出力される電位の調整データを記憶している。
【００１９】
また、第２領域には、電圧発生回路であって、入力電位Ａを所定の電位Ｂまで変化させる回路が形成され、前記ヒューズは、入力電位Ａを前記所定の電位Ｂより小さい電位Ｃまで変化させる際の調整データを記憶し、前記第２不揮発性メモリは、前記電位Ｃから前記所定の電位Ｂまで変化させる際の調整データを記憶している。
【００２０】
また、前記電圧発生回路から出力される電位は、例えば、前記第１不揮発性メモリの前記第２ゲート電極に印加される。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
以下、本発明の実施の形態である半導体集積回路装置を説明する。図１に示すように、本実施の形態の半導体集積回路装置は、メモリ領域Ｍ−Ａと周辺回路領域Ｐ−Ａを有し、メモリ領域Ｍ−Ａには、例えば、不揮発性メモリセルが複数形成される。また、周辺回路領域Ｐ−Ａには、メモリセルの駆動に必要な種々の回路が形成され、例えば、論理回路を構成するＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成されるＬ−Ａが存在する。また、メモリセルの冗長救済を行う溶断ヒューズが形成されるＦ１−Ａおよびメモリ性能を決めるＲＯＭヒューズが形成されるＦ２−Ａが存在する。
【００２３】
以下、本発明の実施の形態である半導体集積回路装置の構造をその製造方法に従って説明する。
【００２４】
図２〜図１１は、本実施の形態である不揮発性メモリの製造方法の一例を示す基板の要部断面図もしくは要部平面図である。なお、Ｍ−Ａは、メモリ領域を示し、Ｐ−Ａは周辺回路領域を示す。また、メモリ領域Ｍ−Ａにおいては、不揮発性メモリの制御ゲート電極ＣＧに垂直な断面（左側）と、水平な断面（右側）を示す。また、周辺回路領域Ｐ−Ａには、前述の通り論理回路領域Ｌ−Ａと、溶断ヒューズ領域Ｆ１−Ａと、ＲＯＭヒューズ領域Ｆ２−Ａが存在する。
【００２５】
まず、図２および図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより素子分離溝を形成する。次いで、半導体基板１を熱酸化し、溝の内壁に薄い酸化シリコン膜（図示せず）を形成し、さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で溝を埋め込む程度の酸化シリコン膜２を堆積した後、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜２を研磨し、その表面を平坦化する。
【００２６】
次いで、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、熱処理を施し、前記不純物を拡散させることによって、メモリ領域にｐ型ウエル８を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル８およびｎ型ウエル７形成する。
【００２７】
次に、図４および図５に示すように、熱酸化でｐ型ウエル８およびｎ型ウエル７のそれぞれの表面に熱酸化膜を形成する。この熱酸化膜は、不揮発性メモリセルやＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のゲート酸化膜９を構成する。なお、これらのゲート酸化膜を異なる工程で形成してもよい。
【００２８】
次に、ゲート酸化膜９の上部に、多結晶シリコン膜１０をＣＶＤ法で堆積し、図示しない膜をマスクにドライエッチングする。
【００２９】
その結果、メモリ領域Ｍ−ＡおよびＲＯＭヒューズ領域Ｆ２−Ａに、浮遊ゲート電極ＦＧとなるパターン１０ａが形成され、また、溶断ヒューズ領域Ｆ１−Ａには、溶断ヒューズ部Ｆ１ａおよびこのＦ１ａと他の素子とを接続する配線部Ｆ１ｂとが形成される。
【００３０】
次に、メモリ領域Ｍ−Ａのパターン１０ａの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入し、ｎ型半導体領域１３を形成する。
【００３１】
続いて、半導体基板１の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、酸化シリコン膜１９を堆積し、パターン１０ａ上の酸化シリコン膜１９が除去されるよう、その表面を平坦化する。
【００３２】
次いで、パターン１０ａ上に、例えば、ＣＶＤ法により膜厚４ｎｍ程度の酸化シリコン膜、膜厚６ｎｍ程度の窒化シリコン膜および膜厚４ｎｍ程度の酸化シリコン膜を順次堆積することにより、ＯＮＯ膜２１を形成する。
【００３３】
次いで、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部に高融点金属のシリサイド膜、例えば、タングステンシリサイド（ＷＳｉ２）膜２３を堆積し、さらにその上部に例えばＣＶＤ法で窒化シリコン膜２４を堆積する。
【００３４】
次に、図６および図７に示すように、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、多結晶シリコン膜２２、ＷＳｉ２膜２３、多結晶シリコン膜１０もしくはパターン１０ａをドライエッチングする。
【００３５】
その結果、メモリ領域Ｍ−ＡおよびＲＯＭヒューズ領域Ｆ２−Ａに、多結晶シリコン膜１０よりなる浮遊ゲート電極ＦＧおよび多結晶シリコン膜２２とＷＳｉ２膜２３よりなる制御ゲート電極ＣＧが形成される。この制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。また、論理回路領域Ｌ−Ａには、多結晶シリコン膜１０よりなるＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のゲート電極Ｇが形成される。なお、多結晶シリコン膜１０と多結晶シリコン膜２２等を電気的に接続し、これらの積層膜でゲート電極Ｇを構成しても良い。
【００３６】
以上の工程により、メモリ領域Ｍ−Ａに、制御ゲート電極ＣＧ（多結晶シリコン膜２２およびタングステンシリサイド膜２３）、ＯＮＯ膜２１および浮遊ゲート電極ＦＧ（多結晶シリコン膜１０）を有するＡＮＤ型不揮発性メモリセルが形成される。図８に、本実施の形態の不揮発性メモリセルの基板の要部平面図を示す。例えば、図６のメモリ領域Ｍ−Ａの右部は、図８のＡ−Ａ断面部と対応し、左部は、Ｂ−Ｂ断面部と対応する。
【００３７】
また、ＲＯＭヒューズ領域Ｆ２−Ａに、前記不揮発性メモリと同じ構成のＲＯＭヒューズＦ２が形成される。
【００３８】
次に、図９および図１０に示すように、周辺回路領域Ｐ−Ａのゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入することによってｎ−型半導体領域２５を形成する。また、ゲート電極Ｇの両側のｎ型ウエル７（半導体基板１）にｐ型不純物（ホウ素）を注入することによってｐ−型半導体領域２６を形成する。
【００３９】
次いで、半導体基板１上にＣＶＤ法で例えば窒化シリコン膜を堆積した後、異方的にエッチングすることによって、周辺回路領域のゲート電極Ｇ等の側壁にサイドウォールスペーサ２８を形成する。この際、メモリ領域の制御ゲート電極ＣＧ等の側壁にもサイドウォールスペーサ２８が形成される。
【００４０】
次に、周辺回路領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ＋型半導体領域２９（ソース、ドレイン）を形成する。また、ｎ型ウエル７にｐ型不純物（ホウ素など）をイオン打ち込みすることによって、ｐ＋型半導体領域３０（ソース、ドレイン）を形成する。
【００４１】
以上の工程により、論理回路領域Ｌ−Ａに、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００４２】
次いで、図１１および図１２に示すように、窒化シリコン膜２４およびサイドウォールスペーサ２８の上部に、酸化シリコン膜等からなる層間絶縁膜３１を形成し、例えば、ＭＩＳＦＥＴのソース、ドレイン（２９、３０）上等、所望の領域上の層間絶縁膜３１を除去し、導電性膜を埋め込む等してプラグ（接続部）Ｐ１を形成し、さらに、層間絶縁膜３１の上部に、Ａｌ（アルミニウム）等の導電性膜を堆積し、所望の形状にエッチングすることにより第１層配線Ｍ１を形成する。
【００４３】
この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、多層の配線を形成することが可能である。
【００４４】
次いで、最上層配線上に、例えば、酸化シリコン膜および窒化シリコン膜の積層膜よりなる保護膜を形成した後、最上層配線の一部であるパッド部を露出させる。
【００４５】
次いで、ウエハ状態の半導体基板をダイシングすることにより個片化し、前記パッド部を金線やバンプ等を介してリードフレームや実装基板の外部端子に接続する。また、必要に応じて、樹脂等で封止する等し、実装することにより半導体集積回路装置が完成するが、これらの図示および詳細な説明は省略する。
【００４６】
ここで、半導体集積回路装置の試験（検査）を、ウエハ状態もしくは実装後に、例えば、前記パッド部や外部端子を介して電位を印加することによって行う。
【００４７】
この試験には、例えば１）配線間の短絡がないか、２）メモリセルが所望の動作を行うか否か、３）装置を高温下に晒した上で所望の特性（メモリ動作等）を得られるか否か、などがある。
【００４８】
例えば、断線等によって、メモリセルが所望の動作を行わない場合には、その救済手段として、メモリセルの列（もしくは行）を冗長救済用にあらかじめ設けておいた他のメモリセル列（冗長メモリ）に置換する方法がある。図１３に、メモリセルの冗長救済の様子を模式的に示す。
【００４９】
かかる場合には、溶断ヒューズＦ１を切断することにより、欠陥メモリセル列１０２をメモリセルアレイから分離し、また、冗長ワード制御回路１０５内の溶断ヒューズＦ１を適宜切断することで、欠陥メモリセル列１０２に対応したアドレス情報と冗長メモリセル列１０４のアドレス情報を合わせる。なお、１０６は、ローデコーダである。
【００５０】
一方、特定のメモリセル列の欠陥ではなく、例えば、メモリセルの動作速度が所定の基準を満たしていないような場合、例えば、書き込み速度が遅い、といった場合には、書き込みの際、ワード線（制御ゲート電極）に印加される電位を少し高める等の印加電位の調整を行うことによってメモリセルの救済を行うことができる。
【００５１】
即ち、メモリセルにデータを書き込むには、メモリセルの制御ゲート電極ＣＧ（ワード線）に１８．６Ｖの電圧を印加し、メモリセルのドレイン領域に約０Ｖ（接地電位）の電圧を印加し、ｐ型ウエルおよびメモリセルのソース領域を０Ｖ（接地電位）に維持する。その結果、基板と浮遊ゲート電極との間にトンネル電流が流れ、これが浮遊ゲート電極ＦＧに注入される（書き込み動作）。
【００５２】
ここで、浮遊ゲート電極ＦＧに注入される電荷量が例えば少ないと、所望のデータを書き込むことができず不良となる。
【００５３】
そこで、ワード線に印加される電位を発生する電圧発生回路（昇圧回路）内のＲＯＭヒューズＦ２を、適宜切断、接続することで、発生する電位を微調整（電源トリミング）する。例えば、１８．６Ｖの印加電圧を、１８．８Ｖとする。
【００５４】
図１４に、電圧発生回路（昇圧回路）の昇圧の状態を模式的に示す。
【００５５】
図中のＣ１〜Ｃ６は、電圧発生回路を構成する種々の回路であり、相補型ＭＩＳＦＥＴ（例えば、図１１のＱｎ、Ｑｐ）等を適宜接続することにより形成される。
【００５６】
また、図示するように、Ｃ１〜Ｃ６の回路を用いて、入力電位ＩＮを段階的に昇圧する。例えば、Ｃ１、Ｃ２およびＣ４を接続することにより入力電位ＩＮを１８．４Ｖまで昇圧し、また、Ｃ１、Ｃ２およびＣ５を接続することにより入力電位ＩＮを１８．６Ｖまで昇圧する。さらに、Ｃ１、Ｃ２およびＣ６を接続することにより入力電位ＩＮを１８．６Ｖまで昇圧する。これらの回路の接続状態をＲＯＭヒューズＦ２０１〜Ｆ２０６によって切り換える。
【００５７】
このように、Ｃ１〜Ｃ６の回路の接続をＲＯＭヒューズによって適宜切り換えることによって、電圧発生回路から出力される電位を再調整、この場合は、１８．６Ｖから１８．８Ｖに調整することができる。
【００５８】
その結果、浮遊ゲート電極ＦＧに注入される電荷量を増加させ、所望の動作をさせることができる。
【００５９】
なお、ここでは発生電位を上昇させる場合について説明したが、電位を降下させる場合（例えば、１８．６Ｖから１８．４Ｖに出力電位を降下させる場合）にも、電圧発生回路（昇圧回路）内のＲＯＭヒューズを、適宜切断、接続（ＲＯＭの書き込み・消去）することで対応することができる。
【００６０】
特に、多値のフラッシュメモリにおいては、注入電荷量によって複数の情報を記憶可能であるが、この場合、注入電荷の量の制御が重要となる。従って、メモリセルの駆動電位の微調整が製品歩留りに大きく係わってくる。
【００６１】
このように、本実施の形態によれば、メモリセルの冗長救済を、溶断ヒューズを用いて行う。言い換えれば、溶断ヒューズに、冗長救済データを記憶させ（プログラムし）、さらに、メモリセルを駆動させるための電位の調整等、メモリセルの性能を決めるデータ（救済データ）をＲＯＭヒューズに記憶させたので、メモリセルの特性を向上させ、また、歩留りを向上させることができる。
【００６２】
例えば、ワード線に印加される電位を発生する電圧発生回路（昇圧回路）の電位を溶断ヒューズを用いて調整した場合には、その後の再調整（微調整）の際、溶断部の再接続が困難であり、実質的に再調整が不可能である。
【００６３】
これに対して、本実施の形態によれば、メモリセルを駆動させるための電位の微調整が可能となり、前記効果を奏する。
【００６４】
また、メモリセルの冗長救済をＲＯＭヒューズを用いて行うことも可能であるが、ＲＯＭヒューズへの書き込み・消去は、検査工程において随時行われるため、検査時間が長くなるという問題が生じる。
【００６５】
また、冗長救済を行ってもなおメモリセルが正常に動作しない場合においては、メモリセル自身に問題があるのか、ＲＯＭヒューズに問題があるのかの判断が困難となる。
【００６６】
従って、本実施の形態のように、メモリセルの冗長救済の際には、溶断ヒューズを用い、メモリセルの性能を最調整する際には、ＲＯＭヒューズを用いることにより、検査時間の短縮を図ることができる。例えば、検査後、レーザー等によるヒューズの溶断を行っている間、他の装置の検査を行うことができる。
【００６７】
なお、本実施の形態においては、書き込み動作を例に説明したが、消去や読み出しにおいても種々の電位が印加され、かかる電位の発生回路の微調整も同様に行うことができる。
【００６８】
（実施の形態２）
実施の形態１においては、ワード線に印加される電位の再調整等、メモリセルの性能を決めるデータ（救済データ）をすべてＲＯＭヒューズに記憶させたが、これらのデータを溶断ヒューズおよびＲＯＭヒューズの双方を用いて記憶させても良い。
【００６９】
即ち、図１５に示すように、本実施の形態の半導体集積回路装置は、メモリ領域Ｍ−Ａと周辺回路領域Ｐ−Ａを有し、メモリ領域Ｍ−Ａには、例えば、不揮発性メモリセルが複数形成される。また、周辺回路領域Ｐ−Ａには、メモリセルの駆動に必要な種々の回路が形成され、例えば、論理回路を構成するＭＩＳＦＥＴが形成されるＬ−Ａが存在する。また、メモリセルの冗長救済を行う溶断ヒューズが形成されるＦ１−Ａおよび回路性能を決めるＲＯＭヒューズおよび溶断ヒューズが形成されるＦ２２−Ａが存在する。
【００７０】
このＦ２２−Ａのヒューズのうち、例えば、実施の形態１で説明した１８．６Ｖへの昇圧のうち、１８Ｖまでは、溶断ヒューズを用いて昇圧し、その後、１８Ｖから１８．６Ｖまでの昇圧は、ＲＯＭヒューズを用いて行う。
【００７１】
即ち、図１６に示すように、入力電位ＩＮが、Ｃ１によって６Ｖまで昇圧され、Ｃ１およびＣ３によって、１２Ｖまで昇圧され、Ｃ１およびＣ２によって１８Ｖまで昇圧される場合、この１８Ｖまでの昇圧に係わるヒューズ（Ｆ２１１〜Ｆ２１３）は、溶断ヒューズで構成する。また、１８Ｖから１８．８Ｖへの微少な昇圧に係わるヒューズ（Ｆ２１４〜Ｆ２１６）は、ＲＯＭヒューズで構成する。
【００７２】
このように、昇圧の前段のヒューズは、溶断ヒューズで構成し、後段のヒューズは、ＲＯＭヒューズで構成する。なお、ここでは昇圧させる場合について説明したが、電位を降下させる場合も、同様に対応可能である。また、書き込み以外の読み出しや消去の際に使用される電圧も同様に調整可能である。
【００７３】
従って、本実施の形態によれば、メモリセルの冗長救済を、溶断ヒューズを用いて行い、さらに、メモリセルを駆動させるための電位の調整等、メモリセルの性能を決めるデータ（救済データ）を溶断ヒューズとＲＯＭヒューズに記憶させ、このＲＯＭヒューズで、メモリセルの特性を再調整したので、実施の形態１と同様メモリセルの特性を向上させ、また、歩留りを向上させることができる。
【００７４】
また、実施の形態１の場合より、ＲＯＭヒューズの割合が小さくなるため、検査工程におけるＲＯＭヒューズへの書き込み時間を削減でき、検査時間の短縮を図ることができる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
例えば、前記実施の形態においては、浮遊ゲート電極ＦＧを多結晶シリコンで、制御ゲート電極を多結晶シリコンとタングステンシリサイドとで構成したが、これらの膜に限られず、他の導電性膜を用いてもよい。
【００７７】
また、前記本実施の形態においては、ＡＮＤ型の不揮発性メモリセルを例に説明したが、ＡＮＤ型に限られず、ＮＯＲ型等他の不揮発性メモリにも適用可能である。また、不揮発性メモリに限られず、冗長救済や印加電位等の制御をヒューズを用いて行う装置に広く適用可能である。
【００７８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７９】
第１領域および第２領域を有する半導体基板の、前記第１領域に、第１の導電性膜からなる第１ゲート電極と、前記第１ゲート電極上に絶縁膜を介して形成され、第２の導電性膜からなる第２ゲート電極と、前記第１の導電性膜の両側に形成された半導体領域と、を有する第１不揮発性メモリセルをマトリクス状に形成し、前記第２領域に、前記第１ゲート電極、前記第２ゲート電極および前記半導体領域と、を有する第２不揮発性メモリセルと、第３の導電性膜よりなるヒューズと、を形成したので、半導体集積回路装置の特性を向上させることができる。また、その歩留りを向上させることができる。また、メモリセルの検査時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の概略を示す基板の要部平面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】メモリセルの冗長救済の様子を模式的に示す回路図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の電圧発生回路（昇圧回路）の昇圧の状態を模式的に示す回路図である。
【図１５】本発明の実施の形態２である半導体集積回路装置の概略示す基板の要部平面図である。
【図１６】本発明の実施の形態２である半導体集積回路装置の電圧発生回路（昇圧回路）の昇圧の状態を模式的に示す回路図である。
【符号の説明】
１    半導体基板
２    酸化シリコン膜
７    ｎ型ウエル
８    ｐ型ウエル
９    ゲート酸化膜
１０    多結晶シリコン膜
１０ａ    パターン
１３    ｎ型半導体領域
１９    酸化シリコン膜
２１    ＯＮＯ膜
２２    多結晶シリコン膜
２３    タングステンシリサイド膜
２４    窒化シリコン膜
２５    ｎ−型半導体領域
２６    ｐ−型半導体領域
２８    サイドウォールスペーサ
２９    ｎ＋型半導体領域
３０    ｐ＋型半導体領域
３１    層間絶縁膜
１０１、１０３  メモリセル列
１０２    欠陥メモリセル列
１０４    冗長メモリセル列
１０５    冗長ワード制御回路
１０６    ローデコーダ
Ｃ１〜Ｃ６    回路
ＣＧ    制御ゲート電極
Ｆ１    溶断ヒューズ
Ｆ１ａ    溶断ヒューズ部
Ｆ１ｂ    配線部
Ｆ２    ＲＯＭヒューズ
Ｆ２０１〜Ｆ２０６    ＲＯＭヒューズ
Ｆ２１１〜Ｆ２１３  溶断ヒューズ
Ｆ２１４〜Ｆ２１６  ＲＯＭヒューズ
ＦＧ    浮遊ゲート電極
Ｇ    ゲート電極
ＩＮ    入力電位
ＯＵＴ１〜ＯＵＴ３  出力電位
Ｍ１    第１層配線
Ｐ１  プラグ
ＷＬ    ワード線
Ｍ−Ａ    メモリ領域
Ｐ−Ａ    周辺回路領域
Ｆ１−Ａ    溶断ヒューズ領域
Ｆ２−Ａ    ＲＯＭヒューズ領域
Ｌ−Ａ    論理回路領域
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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