(57)【要約】【課題】逆回復時間がより短く順方向電圧降下がより低く逆方向リーク電流が少なく低ノイズで逆耐圧の高いＪＢＳを安価に具現化する。【解決手段】ショットキー接合とＰＮ接合とが並存した構造を有するＪＢＳにおいて、ガードリング５内の面積Ｓ、Ｐ型活性領域４の面積Ｓｐ（Ｓ＝Ｓｐ＋Ｓｎ）について、Ｓｎ／Ｓ≧４０％とされ、最大電界強度Ｅｍａｘがガードリング５に生じ、逆電圧印加時において、Ｅｍａｘ≦３．０×１０５（Ｖ／ｃｍ）以下となる半導体層２の不純物濃度とその厚みとＰ型活性領域４の深さを有し、２つのＰ型活性領域４間の領域に生じる最大電界強度Ｅｊｂｓが、Ｓｐ＝０とした場合のショットキー接合に生じる電界強度Ｅｓｂｄに対し、Ｅｊｂｓ≦０．８６×Ｅｓｂｄの関係を満たすＳｐ／Ｓの値を有し、バリアメタル７のショットキー障壁高さφＢＮ≧０．６８ｅＶで、電子線の照射でライフタイムキラーが形成される。【選択図】　図１
2004055586.tif 000002
【特許請求の範囲】
【請求項１】
マスクを用いて、第一導電型の半導体素材の表面へ反対導電型である第二導電型の不純物を選択的に導入することにより、第二導電型のガードリングとこのガードリングに囲まれる複数の第二導電型活性領域とが形成され、
前記ガードリングに囲まれた領域内で前記半導体素材の表面に露出する前記第二導電型活性領域及びこれに隣接する第一導電型領域とに被着するバリアメタルが前記半導体素材の表面に敷設され、
前記ガードリングに囲まれた領域上で開口する開口部を有し、前記半導体素材の表面に敷設される絶縁膜と、
前記開口部を介して前記バリアメタル及び前記ガードリングに接続する第一電極と、
前記第一導電型領域側の第二電極とを備える半導体装置において、
（１）前記ガードリングに囲まれる領域の面積をＳ、前記第二導電型活性領域の面積をＳｐ、前記第一導電型領域の面積をＳｎとするとき（Ｓ＝Ｓｐ＋Ｓｎ）、Ｓｎ／Ｓ≧４０％の関係が満たされ、
（２）最大電界強度Ｅｍａｘが前記ガードリングに生じ、逆電圧印加時において、Ｅｍａｘ≦３．０×１０５（Ｖ／ｃｍ）以下となる前記半導体素材の不純物濃度（Ｎｄ）とその厚み（ｄｌ）と前記第二導電型活性領域の深さ（Ｘｊｐ）を有し、
（３）２つの前記第二導電型活性領域間の領域に生じる最大電界強度Ｅｊｂｓが、Ｓｐ＝０とした場合のショットキー接合に生じる電界強度Ｅｓｂｄに対し、Ｅｊｂｓ≦０．８６×Ｅｓｂｄの関係を満たすＳｐ／Ｓの値を有し、
（４）前記バリアメタルの前記第一導電型領域に対するショットキー障壁高さφＢＮが、φＢＮ≧０．６８ｅＶであり、
（５）電子線の照射によりライフタイムキラーが前記半導体素材に導入されてなることを特徴ととする半導体装置。
【請求項２】
隣接する２つの前記第二導電型活性領域間に形成される前記第一導電型領域の形成幅をＷｎとするとき、いずれの箇所においてもＷｎ≧１μｍの関係が満たされていることを特徴とする請求項１記載の半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、前記半導体素材の不純物濃度をＮｄ、比抵抗をρ、厚みをｄｌとするとき、この半導体装置の製造方法において、
式１を満たす照射量ΦＥＩの電子線を照射した後、３００℃以上３５０℃以下の温度範囲でアニール処理を施して前記半導体素材にライフタイム・キラーを導入することを特徴とする半導体装置の製造方法。
【数１】
2004055586.tif 000006
【請求項４】
請求項１又は請求項２に記載の半導体装置において、単一の前記第二導電型活性領域の形成幅をＷｐとし、前記第二導電型活性領域の深さをＸｊｐとするとき、この半導体装置の製造方法において、
前記第二導電型活性領域を形成するための前記マスクの開口部の幅をＷｐ−０．８×２×Ｘｊｐとして、前記開口部を介して第二導電型の不純物を導入することにより前記第二導電型活性領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ショットキー接合とＰＮ接合とが並存した構造を有するＪｕｎｃｔｉｏｎ　Ｂａｒｒｉｅｒ　Ｃｏｎｔｒｏｌｌｅｄ　Ｓｃｈｏｔｔｋｙ（以下ＪＢＳと称す）に関し、さらに詳細にはプラナー構造を用いた高速・中電流・中耐圧型ＪＢＳ半導体装置の実現にあたり、その順電圧降下ＶＦの低減と逆回復時間ｔｒｒの短縮（トレード・オフ）に最適な電子線の照射条件の決定方法や、その製造方法に関するものである。
【０００２】
【発明の背景】
数十〜数百ＫＨＺの周波数で運転される応用回路において用いられるダイオードとしては、ショットキー・バリヤー・ダイオード（以下ＳＢＤと称す）や、超高速ダイオード（Ｕｌｔｒａ　Ｆａｓｔ　Ｒｅｃｏｖｅｒｙ　Ｄｉｏｄｅ；以下ＦＲＤと称す）が従来から広く用いられてきた。
周知のようにＳＢＤは半導体と金属との接合を利用したユニポーラデバイス（通常はＮ−型基板を使う）であるから、ＰＮ接合ダイオードに比較して、電位障壁が低く順方向電圧降下が少ない、また、順バイアスにおいても少数キャリアの蓄積がほとんどないので逆回復時間は半導体側に空乏層を形成するのに要する時間だけであり、そのためスイッチングが速いなどの特徴がある。
一方、ＦＲＤは、ＰＮ接合に重金属の添加や放射線の照射などによって少数キャリアの再結合中心（ライフタイムキラー）を導入して少数キャリアのライフタイムの短縮を図ることにより逆回復時間を短縮化したものであり、少数キャリアのライフタイムを短縮することで極めて短い逆回復時間が達成されると言われてきた。
【０００３】
しかし、ＳＢＤは高周波帯域の周波数変換等においては低電圧では有利であるが、高電圧用途ではその動作の損失が大きくなり不利である。そのため、高電圧用途ではＳＢＤに代えＦＲＤが用いられるが、ＦＲＤは逆に低電圧で損失が大きくなるという性質を持つ。かかる損失は、特に順方向電圧降下ＶＦ、逆方向リーク電流ＩＲ、逆方向回復時間ｔｒｒによって評価される。
図４２においては横軸がデバイスの定格電圧（Ｖ）を、縦軸がその損失（Ｗ）を示している。曲線ＡはＳＢＤの定格電圧の変化に対する損失の変化の傾向を、曲線ＢはＦＲＤの定格電圧の変化に対する損失の変化の傾向を示している。
図４２に示すように、ある定格電圧以下では、ＳＢＤの低ＶＦ特性の効果が大きくてＳＢＤの方が低損失であるが、ある定格電圧を越えると、ＳＢＤも低ＶＦ特性が失われ、また逆方向リーク電流成分がＦＲＤのそれに比べもともと大きいこと、また比較的高耐圧のＳＢＤのスイッチング速度が遅くなる等の効果があいまって、ＦＲＤの方が低損失になる。
そして、ＳＢＤとＦＲＤとで優勢となるデバイスの交替領域は、定格電圧の値は１５０〜３００Ｖ程度に存在することが当業者に知られている。すなわち、１５０〜３００Ｖ程度の範囲においてＳＢＤ及びＦＲＤのうちいずれか一方の優勢から他方の優勢へと替わることが、当業界でのデバイス開発の過程において経験的に知られてきた。
その理由の一つは、高い耐圧のＳＢＤを得るためには安定で高いバリヤー・ハイト（φＢ）を示すバリヤー金属が不可欠となるが、２００Ｖ定格を越えるＳＢＤをＳＢＤが本来持つ優位性を残したまま商業ベース生産することが、現在の技術では先ず不可能である。
したがって、ＳＢＤが製造できない、その定格電圧以上の応用（２００〜６００Ｖ、１２００Ｖ）においては、ＦＲＤが多用されるという背景がある。
【０００４】
しかしながら、上記のＳＢＤとＦＲＤとで優勢となるデバイスの交替領域においては、双方のデバイスの優位性が維持されない場合もある。その一例を図４３を用いて説明する。
図４３は、順バイアスから逆バイアスにスイッチした際の逆回復の様子を概略示した電流変化波形である。図４３において縦軸は電流、横軸は時間であり、波形Ａは１８０Ｖ型ＳＢＤについてものであり、波形Ｂは２００Ｖ型ＦＲＤについてのものである。
この程度の定格電圧においては、本来は高速であるＳＢＤの逆回復時間ｔｒｒが比較的長くなる。しかし、ＳＢＤの逆回復波形はかなりソフト性に優れ、低ノイズなデバイスであることが明らかである。
その一方、ＦＲＤは逆回復時間ｔｒｒは短く問題がないかのように思えるが、ライフタイムキラーを相当効かせているために、順方向電圧降下ＶＦが上昇し、しかも回復時の電流のオーバー・シュート現象があって、結果として減衰振動を数回繰り返したのちに落ちつき、ＯＦＦが完了する。ある用途（の親機器）においては、この時発生する振動現象がノイズの発生源となり、好ましくない場合がある。
ＳＢＤやＦＲＤのユーザーから求められる要望の結論として、逆回復時間（ｔｒｒ）がより短く、ＶＦはより低く、しかも低ノイズなデバイスであることが必須条件である。
【０００５】
かような市場の要望（ニーズ）に応える為のデバイスの有力候補の一つとしてショットキー接合とＰＮ接合とが並存した構造を有するＪＢＳが考えられることが当業界においては周知である。例えば、ＪＢＳ構造（呼称方法もまちまちであるが）の文献としては、［ＩＳＰＳＤ’９３，ｐｐ．１９９〜２０４，Ｃｏｍｐａｒｉｓｏｎ　ｏｆ　Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｐｏｗｅｒ　Ｒｅｃｔｉｆｉｅｒ　Ｓｔｒｕｃｔｕｒｅｓ，　ｂｙ　Ｍ．Ｍｅｈｒｅｔｒａ　＆　Ｂ．Ｊ．Ｂａｌｉｇａ］等が発表されて久しい。
また、その応用は、ＩＧＢＴと抱き合わせで用いられるＦＷＤ（フリー・ホイール・ダイオード）等の応用においても根強い要求があり、これらにも種々の文献発表があるが、例えば、［ＩＳＰＳＤ’０１，ｐｐ．３０７〜３１４，Ｇｒｅａｔ　Ｉｍｐｒｏｖｅｍｅｎｔ　ｉｎ　ＩＧＢＴ　Ｔｕｒｎ−ｏｎ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｗｉｔｈ　Ｔｒｅｎｃｈ　Ｏｘｉｄｅ　Ｓｃｈｏｔｔｋｙ（ＴＯＰＳ）　Ｄｉｏｄｅ，　ｂｙ　Ｍ．Ｎｅｍｏｔｏ，　ｅｔ　ａｌ］
ＩＧＢＴは一般的に数十〜数百Ａ型の大面積（＆中高速）素子であること、またそれと対で併用するＦＲＤも従って大面積素子となるが、逆回復時間ｔｒｒは素子面積の増大とともに増大することを考慮しても、上記文献中に述べられている紹介例は何れもその運転周波数において、せいぜい数十ＫＨＺ程度の応用であるため、逆回復時間ｔｒｒが約一桁上の２００〜３００ｎｓと長い中高速デバイスである。さらにそれら向けのＦＷＤ開発においては、当初はプラナー構造が中心であったが、最近では究極の構造としてトレンチ構造のものも多く発表されてきている。しかしながら、トレンチ構造は、デバイス表面の微細化に対しては有利である一方、製法が複雑化することと、どうしても価格面での不利を伴う。
【０００６】
【発明が解決しようとする課題】
しかし以上の考案によっても、未だに上記の１５０〜３００Ｖ定格電圧の範囲をカバーする超高速なデバイス、すなわち逆回復時間ｔｒｒが数十ｎｓ以内であって、ＩＧＢＴよりも高い周波数で運転されるパワーＭＯＳＦＥＴと抱き合わせで用いる、より高速な回路の要求に応えることが可能なデバイスであって、上記のＶＦ特性とノイズ特性にも優れ、しかも安価なデバイスは市場に出現しておらず、その開発が大いに待たれるところである。
すなわち、逆回復時間（ｔｒｒ）がより短く、ＶＦはより低く、しかも低ノイズなＪＢＳを具現化する技術が切望される。
それには先ず、現状のデバイスでは不足な点を十分に把握し、それを改善・克服するための具体化手段を見出さなければならない。中でも特にかような超高速デバイスの開発において困難が予想されるのは、ライフタイムキラーの扱いである。
【０００７】
周知のように、デバイスのライフタイムを短縮するには種々の方法があるが、その代表は以下の３つの方法である。
Ｉ．重金属（金や白金）をＮ−型基板内に拡散し、ライフタイムの短縮を図る方法。
本願発明者らは、この手法を検討したが、ＪＢＳ構造は、ＰＮ接合とＳＢＤ接合の両方が並存する構造なので、上記の重金属拡散は８００〜９５０℃程度の高温処理を必然的に伴う。このため、先ずは最も高温の熱処理（１０００〜１２００℃）であるＰＮ接合を形成した後に重金属拡散を行い、それに続いてＳＢＤ接合を形成（３００〜５００℃）するという製法を採らざるをえない。しかしながら、重金属拡散を行った後にＳＢＤ接合を形成する際のＮ−型基板表面の清浄度の確保が困難であるという問題がある。
この問題を基本的に解決しない限りは、上記要請に応えるＪＢＳ構造を得ることができないため、本願発明者らはこの手法を断念した。
【０００８】
ＩＩ．プロトン（Ｈ＋）やヘリウム（Ｈｅ＋）の軽イオンを照射する方法。
これらは、ある種のデバイス、例えばＩＧＢＴそのものや、上記のＩＧＢＴと抱き合わせで用いる比較的中高速のＦＷＤ等のデバイスには多用されていることが周知である。
しかしながら、この手法は、局所的ライフタイム・コントロール（すなわち効かせたい部分のみをコントロールし、そうでない部分はコントロールしないまま十分な電気伝導性を維持させる）には向いている。その一方で、基本的に超高速デバイス向けの逆回復時間ｔｒｒを得ることが困難であると思われる点、つまり、いくら照射量を増やしても、ある点からは逆回復時間ｔｒｒがもうさほど短縮されなくなってしまう限界が存在するとともに、加えて通常はウエファ裏面から照射するので、ウエファ厚みがバラついたりすると、もともと局所分布する性質が強いので、その所望のライフタイムキラー分布をさせたいと部分と、照射時の半値幅がウエファの厚みのバラつき分ずれてしまい所望のライフタイムキラー分布が得られ難いという問題がある。
例えば、ウエファ上に積層されるエピタキシャル層が２０〜３０μｍ厚であるのに比べ、ウエファ板厚のバラツキの方が大きく、例えばより厚い側にウエファ板厚がずれた場合、半値幅がエピタキシャル層内の所望のライフタイムキラー分布から外れたウエファ内に中心を有するような場合すらある。
本願発明者らは、もともと超高速デバイス向けにおいて十分短い逆回復時間ｔｒｒを達成するのが困難であることに加え、購入ウエファの厚みのバラつき（通常仕様では１０％以内が限度）を皆無にすることは特別の研磨工程でも追加しない限りは極めて困難であるとの結論から、この手法も断念した。
【０００９】
ＩＩＩ．電子線照射を用いる方法。
この方法は、ＩＧＢＴの製造プロセスにおいても多用されていることが周知であるが、特にＪＢＳ構造には不可欠なＳＢＤ接合を形成した後にライフタイム短縮処理が行えるという最大のメリットがある。
しかしながら、この手法ももともと超高速デバイス向けにおいて十分短い逆回復時間ｔｒｒを達成するのが困難であると懸念され、電子線照射条件に適合したアニール処理条件を適切に設定することが肝要となる。
【００１０】
本発明は以上の従来技術における問題に鑑みてなされたものであって、ショットキー接合の面積率や電子線照射条件、アニール処理条件等の諸条件を適切に選定し、逆回復時間ｔｒｒがより短く、順方向電圧降下ＶＦがより低く、逆方向リーク電流ＩＲが少なく、低ノイズで逆耐圧ＶＲの高いＪＢＳを安価に具現化することを課題とする。
【００１１】
【課題を解決するための手段】
以上の課題を解決するための請求項１記載の発明は、例えば図１に示すように、
マスクを用いて、第一導電型の半導体素材の表面へ反対導電型である第二導電型の不純物を選択的に導入することにより、第二導電型のガードリングとこのガードリングに囲まれる複数の第二導電型活性領域とが形成され、
前記ガードリングに囲まれた領域内で前記半導体素材の表面に露出する前記第二導電型活性領域及びこれに隣接する第一導電型領域とに被着するバリアメタルが前記半導体素材の表面に敷設され、
前記ガードリングに囲まれた領域上で開口する開口部を有し、前記半導体素材の表面に敷設される絶縁膜と、
前記開口部を介して前記バリアメタル及び前記ガードリングに接続する第一電極と、
前記第一導電型領域側の第二電極とを備える半導体装置において、
（１）前記ガードリングに囲まれる領域の面積をＳ、前記第二導電型活性領域の面積をＳｐ、前記第一導電型領域の面積をＳｎとするとき（Ｓ＝Ｓｐ＋Ｓｎ）、Ｓｎ／Ｓ≧４０％の関係が満たされ、
（２）最大電界強度Ｅｍａｘが前記ガードリングに生じ、逆電圧印加時において、Ｅｍａｘ≦３．０×１０５（Ｖ／ｃｍ）以下となる前記半導体素材の不純物濃度（Ｎｄ）とその厚み（ｄｌ）と前記第二導電型活性領域の深さ（Ｘｊｐ）を有し、
（３）２つの前記第二導電型活性領域間の領域に生じる最大電界強度Ｅｊｂｓが、Ｓｐ＝０とした場合のショットキー接合に生じる電界強度Ｅｓｂｄに対し、Ｅｊｂｓ≦０．８６×Ｅｓｂｄの関係を満たすＳｐ／Ｓの値を有し、
（４）前記バリアメタルの前記第一導電型領域に対するショットキー障壁高さφＢＮが、φＢＮ≧０．６８ｅＶであり、
（５）電子線の照射によりライフタイムキラーが前記半導体素材に導入されてなることを特徴ととする半導体装置である。
【００１２】
前記第一導電型の半導体素材としては、Ｎ＋型又はＰ＋型半導体基板上に積層したＮ−型半導体層や、Ｎ型単結晶基板が好適に用いられるが、Ｐ型を用いても良い。前記第一導電型領域側の第二電極はこれらの半導体基板の裏面に付設すれば足りる。
【００１３】
請求項２記載の発明は、隣接する２つの前記第二導電型活性領域間に形成される前記第一導電型領域の形成幅をＷｎとするとき、いずれの箇所においてもＷｎ≧１μｍの関係が満たされていることを特徴とする請求項１記載の半導体装置である。
【００１４】
請求項３記載の発明は、請求項１又は請求項２に記載の半導体装置において、前記半導体素材の不純物濃度をＮｄ、比抵抗をρ、厚みをｄｌとするとき、この半導体装置の製造方法において、
式１を満たす照射量ΦＥＩの電子線を照射した後、３００℃以上３５０℃以下の温度範囲でアニール処理を施して前記半導体素材にライフタイム・キラーを導入することを特徴とする半導体装置の製造方法である。
【数２】
2004055586.tif 000003
請求項４記載の発明は、請求項１又は請求項２に記載の半導体装置において、単一の前記第二導電型活性領域の形成幅をＷｐとし、前記第二導電型活性領域の深さをＸｊｐとするとき、この半導体装置の製造方法において、
前記第二導電型活性領域を形成するための前記マスクの開口部の幅をＷｐ−０．８×２×Ｘｊｐとして、前記開口部を介して第二導電型の不純物を導入することにより前記第二導電型活性領域を形成することを特徴とする半導体装置の製造方法である。
【００１５】
【発明の実施の形態】
以下に本発明の一実施の形態につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
まず、図１を参照して本ＪＢＳの構造につき説明する。図１は本発明の一実施形態のＪＢＳを示す断面図（下部）と平面図（上部）である。なお、本実施形態においては、Ｐ型活性領域４が前記第二導電型活性領域に対応し、Ｎ−型領域３が前記第一導電型領域に対応する。
【００１６】
図１に示すように本ＪＢＳは、Ｎ＋型の半導体基板１と、半導体基板１上にＮ−型でエピタキシャル成長により形成された半導体層２とを備える。
半導体層２の表層中央部には表面視円形状の多数のＰ型活性領域４が不純物導入によりに等間隔に形成され、これらを包囲するようにＰ型のガードリング５が形成される。半導体層２の表層最外周部にはＮ＋型又はＰ＋型のチャネルストップ領域６がガードリング５と間隔を隔てて不純物導入により形成される。半導体層２の残存部がＮ−型領域３となる。
【００１７】
さらに本ＪＢＳは、半導体層２表面上に敷設されるバリアメタル７と、半導体酸化膜８と、ＰＳＧ（リン・珪酸・ガラス）保護膜２３ｂとを備える。
バリアメタル７は、ガードリング５の内周縁及びガードリング５に囲まれた全領域を覆っている。したがって、ガードリング５に囲まれた領域で半導体層２表面上に露出するＰ型活性領域４の露出面及びＮ−型領域３の露出面はバリアメタル７によって覆われている。Ｐ型活性領域４とＮ−型領域３によりＰＮ接合が形成され、Ｎ−型領域３とバリアメタル７によってショットキー接合が形成される。
バリアメタル７の第一導電型領域であるＮ−型領域３に対するショットキー障壁高さ（φＢＮ）は、φＢＮ≧０．６８ｅＶである。このような条件を満たす半導体と金属との組み合せの例を、各組み合せにおけるφＢＮ値を括弧内に示して列挙する。例えば、Ｓｉ（ｎ型）に対してはＡｇ（φＢＮ＝０．７８ｅＶ），　Ａｌ（φＢＮ＝０．７２ｅＶ），　Ａｕ（φＢＮ＝０．８０ｅＶ），　Ｍｏ（φＢＮ＝０．６８ｅＶ），　Ｐｄ（φＢＮ＝０．８１ｅＶ），　Ｐｔ（φＢＮ＝０．９０ｅＶ）である。ＧａＡｓ（ｎ型）に対してはＡｇ（φＢＮ＝０．８８ｅＶ），　Ａｌ（φＢＮ＝０．８０ｅＶ），Ａｕ（φＢＮ＝０．９０ｅＶ），Ｃｕ（φＢＮ＝０．８２ｅＶ），　Ｈｆ（φＢＮ＝０．７２ｅＶ），　Ｐｔ（φＢＮ＝０．８４ｅＶ），Ｔａ（φＢＮ＝０．８５ｅＶ），　Ｗ（φＢＮ＝０．８０ｅＶ）である。ＧａＡｓ（ｐ型）に対してはＨｆ（φＢＮ＝０．６８ｅＶ）である。
半導体酸化膜８は、ガードリング５の外周縁及びチャネルストップ領域６の内周縁及びガードリング５とチャネルストップ領域６との間で露出するＮ−型領域３の露出面を覆っている。
ＰＳＧ保護膜２３ｂは、この半導体酸化膜８に敷設されている。
【００１８】
さらに本ＪＢＳは、第一電極メタル９と、第二電極メタル１０と、等電位リング（Ｅｑｕｉ−Ｐｏｔｅｎｔｉａｌ−Ｒｉｎｇ）電極メタル１１と、最終絶縁保護膜２４とを備える。本ＪＢＳでは第一電極メタル９が陽極電極、第二電極メタル１０が陰極電極となり、本ＪＢＳはこれら２電極を端子とするダイオードを成す。
半導体酸化膜８の開口部を介して第一電極メタル９がガードリング５及びバリアメタル７に接合する。
Ｎ−型領域３側の電極である第二電極メタル１０は、半導体基板１の裏面に被着される。
等電位リング電極メタル１１は第二電極メタル１０と等電位に保持されているものであり、半導体酸化膜８の外周開口部を介してチャネルストップ領域６に接続する。
第一電極メタル９、第二電極メタル１０及び等電位リング電極メタル１１はアルミニウム等により構成することができる。
最終絶縁保護膜２４は素子周辺領域にリング状に敷設されて第一電極メタル９の縁部及び等電位リング電極メタル１１を被覆し、電気的・機械的負荷から保護する。最終絶縁保護膜２４としては、シリコン窒化物やＰＳＧ膜を用いることができる。
【００１９】
図１に示すように本ＪＢＳはプレーナ技術により製作されるもので、Ｐ型活性領域４及びガードリング５の下端縁部は丸みを帯びており曲面接合を構成する。特に本ＪＢＳは、ガードリング５の下端外周縁である外端コーナー部１２に最大電界が生じるように構成されたものである。これにより高電圧印加時にガードリング５が形成された素子周辺部分によって高エネルギーを負担し耐久する。このようにガードリング５を形成し、かつ、最大電界がガードリング５で生じるように構成することにより高耐圧のＪＢＳを得ることができる。
【００２０】
次に、図２を参照して本ＪＢＳのショットキー接合面積率Ｓｎ／Ｓについて説明する。本ＪＢＳは、ガードリング５に囲まれる領域の面積をＳ、第二導電型活性領域であるＰ型活性領域４の面積をＳｐ、第一導電型領域であるＮ−型領域３の面積をＳｎとするとき（Ｓ＝Ｓｐ＋Ｓｎ）、Ｓｎ／Ｓ≧４０％の関係を満たす。図２は図１においてガードリング５に囲まれる領域内の半導体層２表面の部分拡大図である。
【００２１】
図２（ａ）に示すように、半導体層２表面には円形状にＰ型活性領域４が露出し、Ｐ型活性領域４の周辺にＮ−型領域３が露出する。
任意の一のＰ型活性領域４ａ（最外周を除く）の周囲に隣接して６つのＰ型活性領域４ｂが互いに等間隔に配置されたドットパターンで形成されている。６つのＰ型活性領域４ｂの各中心を結ぶと正六角形を成す。一のＰ型活性領域４ａの中心はこの正六角形の中心に一致する。なお、縞状のパターンで形成しても良い。
【００２２】
正六角形は６つの正三角形に分割できる。いま、図２（ｂ）に示すように一つの正三角形を取り出して考える。ガードリング５に囲まれる領域全体は、この図２（ｂ）に示す正三角形を単位とする繰返しパターンで形成されることとなる。したがって、図２（ｂ）に示す正三角形におけるＳｐ／Ｓ、Ｓｎ／Ｓはガードリング５に囲まれる領域全体のＳｐ／Ｓ、Ｓｎ／Ｓとして採用できる。かかる正三角形の一辺の長さをａ、隣接する２つのＰ型活性領域（円形ドット）４の間隔の長さをｂ（＝Ｗｎ）とするとき、Ｓｐ／Ｓ、Ｓｎ／Ｓはそれぞれ次の式で表される。
Ｓｐ／Ｓ＝π（ａ−ｂ）２／｛２√３・ａ２｝、Ｓｎ／Ｓ＝１−π（ａ−ｂ）２／｛２√３・ａ２｝
【００２３】
例えば、Ｓｎ／Ｓ≧４０％の関係を満たす数値としてａ＝１５μｍ、ｂ＝３μｍを挙げることができる。この場合、上式に代入して計算すると、Ｓｐ／Ｓ＝約５８％、Ｓｎ／Ｓ＝約４２％となる。なお、この場合、Ｐ型活性領域（円形ドット）４の直径が（ａ−ｂ）で１２μｍとなる。Ｐ型活性領域（円形ドット）４の深さＸｊｐを例えば６μｍとするとき、Ｐ型活性領域（円形ドット）４の直径を（ａ−ｂ）で１２μｍとするには、Ｐ型活性領域４を形成するためのマスクの開口部の幅を約２μｍとすることにより形成できる。これは、単一のＰ型活性領域４の形成幅（本実施形態では直径）をＷｐとし、Ｐ型活性領域４の深さをＸｊｐとするとき、Ｗｐ−０．８×２×Ｘｊｐにより求められる。
【００２４】
順方向電圧降下ＶＦ、逆方向リーク電流ＩＲ、耐圧の向上のためにはショットキー接合面積Ｓｎは少ない方が良いが、４０％未満に形成する、すなわち、Ｐ型活性領域４を６０％以上とする場合には、Ｐ型活性領域４を分散して形成することが難しい。また、隣接する２つのＰ型活性領域４間に形成されるＮ−型領域３の形成幅をＷｎとするとき、Ｗｎ≧１μｍの関係を満たすことにより、形成誤差によって２つのＰ型活性領域４が連続してしまう等の不都合を生じさせることなく容易にＰ型活性領域４を分散して形成することができる。
【００２５】
次に、図３及び図４を参照して本ＪＢＳの主要な製造工程につき説明する。図３及び図４は本発明一実施形態のＪＢＳを製造する主要工程における断面図である。
【００２６】
まず、図３（１）に示すように、Ｎ＋型の半導体基板１上にエピタキシャル成長させたＮ−型の半導体層２を有するウエファを酸化させ、その表裏に半導体酸化膜２１ａ，２２を形成する。例えば、半導体基板１及び半導体層２にシリコンを用いる。その場合、例えば、１０００℃で９０分の湿式酸化法により半導体酸化膜２１ａ，２２として約０・５μｍのシリコン酸化膜を形成する。
【００２７】
次に、図３（２）に示すように、半導体層２表面の半導体酸化膜２１ａを周知のリソグラフィ・エッチング技術を用いて開口し酸化膜マスクパターン２１ｂとする。さらに、酸化膜マスクパターン２１ｂをマスクとしてＰ型不純物を半導体層２に導入する。それには例えば、ボロンをイオン注入することにより行う。Ｐ型不純物導入後、熱拡散しＰ型不純物を活性化させる。これによりＰ型活性領域４及びガードリング５が形成される。このとき図２に示したパターンを得るには、Ｐ型活性領域４を形成するための開口幅Ｋ１を２μｍとし、隣接する開口部間の間隔Ｋ２を１３μｍとし、Ｐ型活性領域４の深さ（Ｘｊｐ）が約６μｍとなるようにＰ型不純物を注入する。これによりＰ型不純物は横方向にも進行し幅１２μｍのＰ型活性領域４が３μｍの間隔Ｋ３をもって形成される。
ガードリング５を形成する開口部の幅としては、例えば３０μｍとし、これにより約４０μｍ幅のガードリング５を形成する。
【００２８】
図３（３）に示すように、Ｐ型不純物導入後の熱拡散工程において半導体酸化膜２１ｂの開口部を含めて、ウエファ表面を酸化させ新たな半導体酸化膜２１ｃを形成する。
半導体酸化膜２１ｂ及び半導体酸化膜２１ｃの周縁部を周知のフォトリソグラフィ技術を用いてエッチングして開口する。これにより開口した開口部を介してＮ＋型不純物を導入し、Ｎ＋型のチャネルストップ層６を形成する。それには例えば、リンをイオン注入することにより行う。その深さＸｊｎ＋は例えば、１．２〜１．３μｍとされる。Ｎ＋型不純物導入後、熱拡散しＮ＋型不純物を活性化させる。
【００２９】
次に、図４（４）に示すように、ＰＳＧ（リン・珪酸・ガラス）膜２３ａを形成する。なお図３（３）に示される半導体酸化膜２１ｂ及び２１ｃをまとめて半導体酸化膜２１ｄとして図４（４）中に示す。
【００３０】
次に、周知のリソグラフィ・エッチング・金属成膜技術を用いて、ＰＳＧ膜２３ａ及び半導体酸化膜２１ｄを開口して、図４（５）に示すようにＰＳＧ膜２３ｂ及び半導体酸化膜８とする。ＰＳＧ膜２３ｂ及び半導体酸化膜８の開口部を介して上述したバリアメタル７を図４（５）に示すようにガードリング５、Ｐ型活性領域４及びその間のＮ−型領域３上に形成する。図４（５）に示すようにバリアメタル７をＰＳＧ膜２３ｂ及び半導体酸化膜８の開口部全域のみならず、ＰＳＧ膜２３ｂ及び半導体酸化膜８の内周縁上にまで敷設しても良い。しかしＰＳＧ膜２３ｂ及び半導体酸化膜８の開口部の周縁を除くこの開口部より一回り小さい範囲にバリアメタル７を形成しても良い。
【００３１】
さらにその後、周知のリソグラフィ・エッチング・金属成膜技術を用いて、上述した第一電極メタル９と、等電位リング電極メタル１１を形成する。図４（５）に示すように上述した第一電極メタル９によりバリアメタル７を完全に覆うようにする。
以上の工程を経て残った半導体酸化膜８は、図１に示した半導体酸化膜８に対応する。なお、半導体酸化膜８上にはＰＳＧ膜２３ｂが形成される。
一方、ウエファ裏面を研削する。これにより、裏面の半導体酸化膜２２は除去される。
【００３２】
その後、図４（６）に示すようにウエファ裏面に上述した第二電極メタル１０を形成する。
さらに、図４（６）に示すように最終絶縁保護膜２４を周辺領域に形成する。中央の第一電極メタル９は露出させておく。最終絶縁保護膜２４としては、シリコン窒化物やＰＳＧ膜を用いることができる。
【００３３】
以上のようにして形成された素子に対しライフタイムキラーを導入するための電子線照射を行い、さらにその後アニール処理を行う。なお、電子線は表面側から照射すれば足りるが、本願発明者らは実験により裏面側から照射しても結果に大差はないことを確認している。
ライフタイム・キラーを導入するための電子線の照射量をΦＥＩは式１を満たす値とする。また、アニール温度は３００〜３５０℃とする。
【００３４】
また、半導体素材である半導体層２の不純物濃度（Ｎｄ）とその厚み（ｄｌ）と第二導電型活性領域であるＰ型活性領域４の深さ（Ｘｊｐ）は、最大電界強度Ｅｍａｘがガードリング５に生じて　逆電圧印加時において、Ｅｍａｘ≦３．０×１０５（Ｖ／ｃｍ）以下となるように決定する。
また、２つのＰ型活性領域４，４間の領域に生じる最大電界強度をＥｊｂｓとし、Ｓｐ＝０とした場合のショットキー接合に生じる電界強度をＥｓｂｄとするとき、Ｅｊｂｓ≦０．８６×Ｅｓｂｄの関係を満たすようにＳｐ／Ｓ比を決定する。
【００３５】
【実施例】
次に、以上の実施形態に該当する構成及び比較例について行った予備実験１，２、シミュレーション及び本実験１〜４を開示する。
まず、予備実験１，２及び本実験１〜４における実験試料の共通事項につき説明する。これらの実験試料及び計算対象構造は上記実施形態の図１に示した構造に従う。上記実施形態で特定していない条件をさらに記述する。
半導体基板１と半導体層２をシリコンとし、半導体酸化膜８をシリコン酸化膜とした。半導体層２はエピタキシャル成長法により形成したエピタキシャル層である。Ｐ型不純物としてボロンを用い、Ｎ型不純物としてリンを用いた。
バリアメタル７としては、パラジウム系金属を用いた。
第一電極メタル９、第二電極メタル１０及び電位リング電極メタル１１はアルミニウムを主用成分として構成した。
半導体基板１の厚みは２８０〜２８５μｍとした。
ガードリング５の幅は、４０μｍとした。
Ｎ＋型のチャネルストップ層６は、リンをイオン注入することにより形成し、その深さＸｊｎ＋を１．２〜１．３μｍとした。
【００３６】
〔予備実験１〕
予備実験１は、異なるＳｎ／Ｓ比に対するデバイス特性の測定を行ったものである。図５の表に測定対象とその測定結果を示す。測定するデバイス特性は、順方向電圧降下ＶＦ（ａｔ　３Ａ），逆方向リーク電流ＩＲ（ａｔ　１８０Ｖ），逆方向電圧ＶＲ（ａｔ　１００μＡ）の３項目である。
図５の表に示すように半導体層２の比抵抗ρ＝６．０Ω・ｃｍとする計１２の試料を用意した。そのうち６試料は半導体層２の厚さｄｌ＝２１μｍとしたＷａｆｅｒ▲１▼に構成したもので図５（ａ）に測定結果の表を示す。他の６試料は半導体層２の厚さｄｌ＝２８μｍとしたＷａｆｅｒ▲２▼に構成したもので図５（ｂ）に測定結果の表を示す。図５（ａ）（ｂ）の表にそれぞれ示すようにＳｎ／Ｓ比を４２％，５８．３％，６７．２％，７７．３％，８５．５％，１　００％とした。Ｓｎ／Ｓ比１　００％の試料は比較用のＳＢＤである。その他はＪＢＳである。いずれの試料もライフタイムキラーの導入を行っていない。
また、図５（ａ）の表に示す測定結果を特性毎にグラフ化したものを図６（ａ）（ｂ）（ｃ）に示す。図５（ｂ）の表に示す測定結果を特性毎にグラフ化したものを図７（ａ）（ｂ）（ｃ）に示す。
【００３７】
〔予備実験２〕
予備実験２は、半導体層２の比抵抗ρ＝８．５Ω・ｃｍ，厚さｄｌ＝３０μｍとするＷａｆｅｒ▲３▼について異なるＳｎ／Ｓ比に対するデバイス特性の測定を行ったものである。図８の表に測定対象とその測定結果を示す。測定するデバイス特性は、順方向電圧降下ＶＦ（ａｔ　１Ａ），逆方向リーク電流ＩＲ（ａｔ　２８０Ｖ），逆回復時間ｔｒｒ（ａｔ　１Ａ），逆方向電圧ＶＲ（ａｔ　２００μＡ）の４項目である。
図８の表に示すようにＳｎ／Ｓ比を４２％，１　００％とした。Ｓｎ／Ｓ比１　００％の試料は比較用のＳＢＤである。Ｓｎ／Ｓ比４２％の試料がＪＢＳである。いずれの試料もライフタイムキラーの導入を行っていない。
図８の表に示す測定結果を特性毎にグラフ化したものを図９（ａ）（ｂ）（ｃ）（ｄ）に示す。
【００３８】
〔シミュレーション〕
本シミュレーションは、ＪＢＳモデルとＳＢＤモデルに関する電界を計算したシミュレーションである。図１０（ａ）及び図１１（ａ）にＳＢＤモデルの計算対象領域の断面図を、図１０（ｂ）及び図１１（ｂ）にＪＢＳモデルの計算対象領域の断面図を示した。
ＪＢＳモデルとしては、半導体層２の比抵抗ρ＝８．５Ω・ｃｍ、厚さｄｌ＝２９μｍと設定した。Ｐ型活性領域４及びガードリング５の表面濃度はＣｓ≒３×１０１７／ｃｍ３と設定し、印加逆電圧はＶＲ＝３００Ｖと設定した。半導体層２をシリコンとし、半導体酸化膜８をシリコン酸化膜とした。
バリアメタル７は、パラジウム系金属とした。第一電極メタル９はアルミニウムとした。
ＳＢＤモデルは、Ｐ型活性領域４が無い、すなわち、Ｓｐ＝０である点のみ異なり、その他の点はＪＢＳモデルと同じとした。
【００３９】
（結果）
図１０に等電位曲線を重ねて示した。図１１に等電界強度曲線を重ねて示した。図１２は図１１の部分拡大図である。さらに図１３に示す縦ライン１上の電界強度分布曲線を図１４（ａ）に、図１３に示す縦ライン２上の電界強度分布曲線を図１４（ｂ）に、図１３に示す縦ライン３上の電界強度分布曲線を図１４（ｃ）に。図１３に示す縦ライン４上の電界強度分布曲線を図１４（ｄ）に示した。なお、図１４（ａ）〜（ｄ）中に対応する各ライン１〜４上の不純物濃度分布曲線を併せて示した。
【００４０】
図１１の等電界曲線によって示されるように、ＪＢＳモデル、ＳＢＤモデルともにガードリング５の外端コーナー部（ガードリング５内）に最大電界強度が生じ、その値は約３Ｅ５（Ｖ／ｃｍ）となった。その他、ガードリング５の内端コーナー部（ガードリング５内）に極大値が生じた。さらにＪＢＳモデルにおいてはＰ型活性領域４の下端部（Ｐ型活性領域４内）に極大値が生じた。
ＪＢＳモデルにおいてＰ型活性領域４の下端部の極大値は、ガードリング５の内端コーナー部の極大値より高い値となった。Ｐ型活性領域４の下端部の極大値は、より内側（素子中央側）のＰ型活性領域４の方が低い値となった。また、ＳＢＤモデルにおけるガードリング５の内端コーナー部の極大値よりＪＢＳモデルにおける同値の方が低くなった。
【００４１】
さらに図１５の表に図１３に示した縦ライン１〜４上の最大電界値及びガードリング５の外端コーナー部の最大電界値をＳＢＤモデルとＪＢＳモデルのそれぞれについて示し、さらに同表にＪＢＳモデルの電界値を対応する箇所のＳＢＤモデルの電界値で割ったもの（ＪＢＳ／ＳＢＤ電界比）、及びＪＢＳモデルの電界値から対応する箇所のＳＢＤモデルの電界値を引いたもの（ΔＥ）を示した。
図１５の表のライン３におけるＪＢＳ／ＳＢＤ電界比に示すように、２つのＰ型活性領域４，４間の領域に生じる最大電界強度をＥｊｂｓとし、Ｓｐ＝０とした場合のショットキー接合に生じる電界強度をＥｓｂｄとするとき、Ｅｊｂｓ≦０．８６×Ｅｓｂｄの関係を満たす。かかる電界強度の低下効果は、Ｓｐ／Ｓの値を高める、すなわち、Ｐ型活性領域４の面積占有率を高めるほど高まる。
【００４２】
〔本実験１〕
本実験１は、電子線照射量ΦＥＩの変化に対するＪＢＳデバイス特性変化の測定である。
（条件）
試料ＪＢＳ１〜４において、半導体層２の比抵抗ρ＝６．５Ω・ｃｍ，厚さｄｌ＝２３μｍとした。Ｓｎ／Ｓ比は４２％とした。Ｐ型活性領域４の深さＸｊｐ＝６μｍとした。電子線照射量ΦＥＩは０，２００，３００，４００ＫＧｙと変化させた。
比較用試料（ＦＲＤ）として、ρ＝５．７Ω・ｃｍ，厚さ２８μｍのＰＮ接合ダイオード（Ｓｎ／Ｓ比＝１００％）を用いた。比較用試料の接合深さＸｊｐ＝６μｍとした。
以上の試料（ＪＢＳ１〜４，ＦＲＤ）について測定するデバイス特性は、順方向電圧降下ＶＦ（ＩＦ＝０．１Ａ，　１．０Ａ，５．０Ａ，１０Ａ，２０Ａ／２５℃，１００℃），逆方向電圧ＶＲ（２００μＡ），逆回復時間ｔｒｒ（２５℃，１００℃），逆方向リーク電流ＩＲ（２５℃，１００℃）である。各試料４０ケについて測定し平均値を算出して以下の結果を得た。
【００４３】
（結果）
図１６の表（ａ１）に、温度２５℃・各順方向電流ＩＦにおいて異なる電子線照射量ΦＥＩに対する順方向電圧降下ＶＦの実測結果を示す。同条件の比較用試料ＦＲＤのＶＦ特性を図１６の表（ａ２）示す。
図１６の表（ｂ１）に、温度１００℃・各順方向電流ＩＦにおいて異なる電子線照射量ΦＥＩに対する順方向電圧降下ＶＦの実測結果を示す。同条件の比較用試料ＦＲＤのＶＦ特性を図１６の表（ｂ２）示す。
図１７に、図１６（ａ１）（ｂ１）の表をグラフ化したΦＥＩ−ＶＦの関係を表すグラフを示した。図１８（ａ）に、図１６（ａ１）（ａ２）の表をグラフ化したＩＦ−ＶＦの関係を表すグラフを示した。図１８（ｂ）に、図１６（ｂ１）（ｂ２）の表をグラフ化したＩＦ−ＶＦの関係を表すグラフを示した。
【００４４】
図１９（ａ１）（ａ２）の表にその他の特性（ＶＲ（ａｔ　ＩＲ＝２００μＡ），ｔｒｒ（ａｔ　ＩＦ＝５Ａ，２５℃），ｔｒｒ（ａｔ　ＩＦ＝５Ａ，１００℃），ＩＲ（ａｔ　ＶＲ＝１８０Ｖ，２５℃），ＩＲ（ａｔ　ＶＲ＝２００Ｖ，１００℃）の測定結果を示した。
図１９（ｂ）に、図１９（ａ１）（ａ２）の表に基づきグラフ化したΦＥＩ−ＶＲの関係を表すグラフを示した。
図２０（ａ）に、図１９（ａ１）（ａ２）の表に基づきグラフ化したΦＥＩ−ｔｒｒの関係表すグラフを示した。
図２０（ｂ）に、図１９（ａ１）（ａ２）の表に基づきグラフ化したΦＥＩ−ＩＲの関係を表すグラフを示した。
図２１（ａ１）（ａ２）に、２５℃におけるＶＦ−ｔｒｒのトレードオフ特性を示す表及びグラフを示した。
図２１（ｂ１）（ｂ２）に、１００℃におけるＶＦ−ｔｒｒのトレードオフ特性を示す表及びグラフを示した。
【００４５】
〔本実験２〕
本実験２は、アニール条件検証のための実験である。電子線照射量ΦＥＩ及びアニール条件（温度と時間）を変えたときの順方向電圧降下ＶＦと逆回復時間ｔｒｒを測定した。
（条件）
試料Ｓ−（１）〜Ｓ−（１７）において、半導体層２の比抵抗ρ＝５．０Ω・ｃｍ、厚さｄｌ＝１９，２１μｍの２水準を採用した。
前酸化の有無、照射量ΦＥＩ、アニール温度、アニール時間を、図２２（ａ）の表、図２２（ｂ）の表に示したように条件を割り振る。かかる条件で順方向電圧降下ＶＦ（ａｔ　１Ａ，５Ａ，２０Ａ）と逆回復時間ｔｒｒ（２５℃，　１００℃）を測定した。各試料２０ケについて測定し平均値を算出して以下の結果を得た。
【００４６】
（結果）
図２２（ａ）の表に、厚さｄｌ＝１９μｍの試料におけるＶＦ特性の測定結果を示した。図２２（ｂ）の表に、厚さｄｌ＝２１μｍの試料におけるＶＦ特性の測定結果を示した。
図２３（ａ）に、図２２（ａ）の表に基づきグラフ化したものを示した。図２３（ｂ）に、図２２（ｂ）　の表に基づきグラフ化したものを示した。
図２４（ａ）の表に、厚さｄｌ＝１９μｍの試料におけるｔｒｒ特性の測定結果を示した。図２４（ｂ）の表に、厚さｄｌ＝２１μｍの試料におけるｔｒｒ特性の測定結果を示した。図２５（ａ）に、図２４（ａ）の表に基づきグラフ化したものを示した。図２５（ｂ）に、図２４（ｂ）　の表に基づきグラフ化したものを示した。
【００４７】
〔本実験３〕
本実験３おいては、異なる電子線照射量ΦＥＩに対する逆方向電圧ＶＲ、順方向電圧降下ＶＦ、逆回復時間ｔｒｒ、逆方向リーク電流ＩＲを測定した。また、ＩＦＳＭ　サージ試験、Ｂ／Ｐ（バック・パワー）耐量試験及びＥＳＤ耐量試験も行う。（条件）
試料ＪＢＳ１Ａ▲１▼〜▲４▼として、半導体層２の比抵抗ρ＝５．０Ω・ｃｍ、厚さｄｌ＝１９，２１μｍの２水準を採用した。比較用試料の接合深さＸｊｐ＝６μｍとした。比較用試料（ＦＲＤ１Ａ）として、半導体層２の比抵抗ρ＝５．０Ω・ｃｍ、厚さｄｌ＝１９，２１μｍのＰＮ接合ダイオード（Ｓｎ／Ｓ比＝０％）を用いた。比較用試料の接合深さＸｊｐ＝６μｍとした。
異なる電子線照射量ΦＥＩ（０，２００，３００，４００ＫＧｙ）に対するＶＲ（２５℃），ＶＦ（２５℃，１００℃），ｔｒｒ（２５℃，１００℃），ＩＦＳＭ，Ｂ／Ｐ，ＥＳＤ，ＩＲ（２５℃，１００℃）の各特性を測定する。各試料２０ケについて測定し平均値を算出して以下の結果を得た。
【００４８】
（結果）
図２６（ａ）（ｂ）の表に、厚さｄｌ＝２１μｍの試料において異なる電子線照射量ΦＥＩに対するＶＲ（２５℃），ＶＦ（２５℃，１００℃），ｔｒｒ（２５℃，１００℃），ＩＳＦＭ，Ｂ／Ｐ（バック・パワー）耐量，ＥＳＤ耐量，ＩＲ（２５℃，１００℃）の測定結果を示した。これらの測定結果をグラフ化したものを図２７（ａ）（ｂ）（ｃ）（ｄ）及び図２８（ａ）（ｂ）（ｃ）に示した。
図２９（ａ）（ｂ）の表に、厚さｄｌ＝１９μｍの試料において異なる電子線照射量ΦＥＩに対するＶＲ（２５℃），ＶＦ（２５℃，１００℃），ｔｒｒ（２５℃，１００℃），ＩＳＦＭ，Ｂ／Ｐ（バック・パワー）耐量，ＥＳＤ耐量，ＩＲ（２５℃，１００℃）の測定結果を示した。なお、これらの測定結果をグラフ化したものは掲載していない。
【００４９】
次に、ＪＢＳと比較用デバイスのスイッチ特性（ＯＮ→ＯＦＦ特性）波形を対比して開示する。
図３０（ａ）に、２５℃におけるＪＢＳ（ρ＝５．０Ω・ｃｍ，ｄｌ＝　１９μｍ）と比較用デバイスとしてＳＢＤ，ＦＲＤ（ρ＝５．０Ω・ｃｍ，ｄｌ＝　１９μｍ）のＯＮ→ＯＦＦ時の電流の変化を表す波形図を示した。
図３０（ｂ）に、１００℃におけるＪＢＳ（ρ＝５．０Ω・ｃｍ，ｄｌ＝　１９μｍ）と比較用デバイスとしてＳＢＤ，ＦＲＤ（ρ＝５．０Ω・ｃｍ，ｄｌ＝　１９μｍ）ののＯＮ→ＯＦＦ時の電流の変化を表す波形図を示した。
【００５０】
〔本実験４〕
本実験４は、異なる電子線照射量ΦＥＩに対する逆方向電圧ＶＲ、順方向電圧降下ＶＦ、逆回復時間ｔｒｒ、逆方向リーク電流ＩＲを測定する。
（条件）
６種の試料ＪＢＳ５Ａ（１）〜（６）を用意した。また、２種の比較用試料ＦＲＤ５Ａ（１），（２）を用意した。
本発明の試料のうち、ＪＢＳ５Ａ（１）〜（４）は、半導体層２の比抵抗ρ＝８．５Ω・ｃｍ，厚さｄｌ＝２９μｍとするものを用い、電子線照射量ΦＥＩ＝０，４０，１００，３００　ＫＧｙとした。
本発明の試料ＪＢＳ５Ａ（５）は、半導体層２の比抵抗ρ＝８．３Ω・ｃｍ，厚さｄｌ＝２７．７μｍのもので、電子線照射量ΦＥＩ＝４００　ＫＧｙとした。
本発明の試料ＪＢＳ５Ａ（６）は、半導体層２の比抵抗ρ＝１０Ω・ｃｍ，厚さｄｌ＝３３μのもので、電子線照射量ΦＥＩ＝０　ＫＧｙとした。
比較用試料ＦＲＤ５Ａ（１）は、半導体層２の比抵抗ρ＝９．０Ω・ｃｍ，厚さｄｌ＝２９μｍのものを、比較用試料ＦＲＤ５Ａ（２）は、半導体層２の比抵抗比抵抗ρ＝８．３Ω・ｃｍ，厚さｄｌ＝２７．７μｍのものを用いた。
以上の試料について測定するデバイス特性は、ＶＲ（２５℃），ＶＦ（２５℃，１００℃），ｔｒｒ（２５℃，１００℃），ＩＲ（２５℃，１００℃）である。各試料２０ケについて測定し平均値を算出して以下の結果を得た。
【００５１】
（結果）
図３１（ａ）（ｂ）の表に、各試料における逆方向電圧ＶＲ、順方向電圧降下ＶＦ、逆回復時間ｔｒｒ、逆方向リーク電流ＩＲの測定結果を示す。図３１（ａ）（ｂ）の表に基づきグラフ化したものを、図３２（ａ）〜（ｆ）に示した。
【００５２】
〔検証〕
次に以上の実験及びシミュレーションの結果を元に本発明の技術的効果を検証する。
（１）Ｓｎ／Ｓ比とＶＦ特性、ＩＲ特性及びＶＲ特性
予備実験１及び２の結果から以下のことがわかる。
Ｓｎ／Ｓ比の増加に従ってＶＦが増加する、すなわち、ＶＦ特性が低下する傾向にある。
また、Ｓｎ／Ｓ比の増加に従ってＩＲが増加する、すなわち、ＩＲ特性が低下する傾向にある。
また、Ｓｎ／Ｓ比の増加に従ってＶＲが減少する、すなわち、ＶＲ特性が低下する傾向にある。
したがって、Ｓｎ／Ｓ比を下げることが、優れたＶＦ特性、ＩＲ特性及びＶＲ特性を得る上で好ましい。
しかし、Ｓｎ／Ｓ比を４０未満に下げることは、Ｐ型活性領域４を分散して形成することを困難にする。また、Ｓｎ／Ｓ比を下げると、図３０に示したようにスイッチ時のノイズ特性が低下する。
したがって、Ｓｎ／Ｓ≧４０％とすることが好ましい。
また、図６（ｃ）及び図７（ｃ）に示すように、Ｓｎ／Ｓ比が８０％前後である範囲においてＶＲ特性の底となるから、４０％≦Ｓｎ／Ｓ≦７０％とすることがより好ましく、４０％≦Ｓｎ／Ｓ≦７０％とすることがより低ノイズで逆回復時間の短いスイッチ特性が得られる。
【００５３】
（２）電子線照射量ΦＥＩ
［予備実験１＆２］および［本実験１，２，３，４］の結果を踏まえて、次のような形式で表現する上記式１を定義することができた。
【００５４】
式１の全体のフォームは、放射線の打ち込み量（注入量）と被照射素材中のライフタイムとの関係を記述する公知の式
Δ（１／τ）＝（１／τｓ）−（１／τｏ）＝ＫΦ
より引用している［Ｒｅｆ．放射線と産業　Ｎｏ．６４（１９９４），ｐｐ．１４〜１８　望月康弘氏］。
上式を照射量Φに関して変形し、式１とした。
ここで、τｓ，τｏ→ｔｒｒｓ，ｔｒｒｏとしたのは、ｔｒｒが素子中（Ｎ−層での正孔）のライフタイムと深く関係することからである。
また、上記式１中の［　　］内は、τ→ｔｒｒへの、また、実験結果を数式化する上での補正項全体である。
【００５５】
［　　］内の第１項　ｌｎ（ＩＦ×Ｃｌ）／ｌｎ（Ｃｌ）は、素子の面積補正と定義される補正部である。本発明ではデバイスとしては１Ａ型、５Ａ型の２種類を用いたために、その定格電流ＩＦをもって代表記述することとした。これ以外にも、ある電流密度（Ｊ≒１６５Ａ／ｃｍ２）を設計基準にしていれば、実際の素子の活性領域面積比、あるいはチップサイズ面積比等で記述してもよい。
この場合は、１Ａ型素子に対する５Ａ型素子のｔｒｒ増大比を定格電流比で表したという一例にすぎない。あとはＣｌの値や、ｌｎ型の比例関係にあるか、直線型の比例関係にあるかは、全ての実験結果をうまく記述できるものが真実をより近く表現していると考えればよい。本発明では上記のようにした。
［　　］内の第２項　（ｄｌ２／Ｎｄ２）は、いうまでもなく、種々のρ、ｔの組み合わせが所望のデバイス特性（特にＶＲ）に対して選ばれたときの補正項を定義しているものである。
【００５６】
その導出根拠は、以下のＲｅｆ．にある。
［Ｒｅｆ．　ＩＥＥＥ，　ＥＤ，　Ｖｏｌ．３７，　Ｎｏ．５，　Ｍａｙ　１９９０，　ｐｐ．１３６４￣１３７２　”Ａｎ　Ａｎａｌｙｓｉｓ　ｏｆ　Ｐｏｓｉｔｉｖｅ　＆　Ｎｅｇａｔｉｖｅ　Ｒｅｓｉｓｔａｎｃｅ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　Ｉｎ　Ｈｉｇｈ−Ｃｕｒｒｅｎｔ−Ｄｅｎｓｉｔｙ　Ｒｅｇｉｏｎ　ｏｆ　ＳＢＤ”，　ｂｙ　Ｙａｍａｍｏｔｏ　ｅｔ　ａｌ．］
すなわち、上記文献中に書かれたＶＦを決定する式のうち、特に高電流密度時にＳＢＤ界面からＮ−層中にさかんに注入される少数キャリア（正孔電流）に起因する寄生抵抗分（Ｒｓ）とＩＦの積、（Ｒｓ・ＩＦ）＝ＶＦ２部分が、ＩＦとともに大きく変わるが、この部分に関係する式を整理すると、ＶＦ２∝（ｄｌ２／Ｎｄ２）の関係が導かれる。
つまり、ΦＥＩの増大はＶＦの増大を伴う。ＶＦは、（ｄｌ２／Ｎｄ２）に比例するとの関係からΦＥＩ∝（ｄｌ２／Ｎｄ２）として補正するものである。
【００５７】
また（ｄｌ２／Ｎｄ２）α項をさらに補正するαは、べき乗補正係数と呼ばれる補正係数である。上記文献中のＮ−層中への少数キャリアの注入度を、本発明では（ρ＝５Ω・ｃｍ／ｔ＝２１μｍ）素材を基準に考えてきたが、より高耐圧のデバイスでは、この少数キャリア注入が、より起こりやすくなるのを、（ｄｌ２／Ｎｄ２）項のみでは表現しきれず、つまり、ΦＥＩ∝（ｄｌ／Ｎｄ）２の２乗項をさらに（より大きい方向に）微調整し、実験結果データとフィッティングさせたいとの意図がある。
あるρとｔを採れば、（ｄｌ／Ｎｄ）及び（ｄｌ／Ｎｄ）２の値が決まる。そのとき前記の式１中に用いるαの値を、図３３に示した。
αの値は図３４（ａ）のグラフから、それぞれの（ｄｌ／Ｎｄ）２に相当するαの値を読み取ることで決定できるが、αについても、実験式化しておく。αは、（ｄｌ２／Ｎｄ２）の変化に対し、わずかに上に凸の曲線となるため、完全な１次関係とはならないが、次式２として近似できる。式２中の０．９９９乗の部分が（１次関係ならば１．０００）からのわずかなズレ（上に凸）の度合いを示している。
【００５８】
【数３】
2004055586.tif 000004
＜検算結果＞
本実験１，３，４のｔｒｒに関するデータと理論計算式から求めたΦＥＩ＿ｓｉｍの値と実験値ΦＥＩとを比較する。
図３５（ａ）に、本実験１での実験結果（ｔｒｒ＿ｍ）と本実験１の各パラメータを式１に代入して計算したΦＥＩ＿ｓｉｍを示す。かかる計算に用いた本実験１の各パラメータは図３５（ｂ）に示す。
ｔｒｒの実験値（ｔｒｒ＿ｍ２５℃）での０，２００，３００，４００［ＫＧｙ］照射時の７０．７ｎｓ，５２．０ｎｓ，４８．７ｎｓ，４４．９ｎｓに相当するΦＥＩの計算値は、０，２４６，３０９，３９２［ＫＧｙ］となり、ほぼ近い。（Ｋ＝３８．１の精度）
【００５９】
同様にＴａ＝１００℃での（ｔｒｒ＿ｍ１００℃）各０，２００，３００，４００［ＫＧｙ］において、式１は０，２５８，３５０，４３８［ＫＧｙ］とやや高めな値を返してくるが、精度（Ｋ＝２０．１）は、それほど悪くない。
同様に、図３６（ａ），（ｂ）に、本実験３での実験結果（ｔｒｒ＿ｍ）と本実験３の各パラメータを式１に代入して計算した計算結果ΦＥＩ＿ｓｉｍを示す。かかる計算に用いた本実験３の各パラメータは図３６（ｃ）に示す。
ｔｒｒ＿ｍ２５℃の３００，４００［ＫＧｙ］ともに２６ｎｓであるので、ΦＥＩ＿ｓｉｍ　２５℃はともに４２３［ＫＧｙ］を返すが、２００［ＫＧｙ］での３０ｎｓに対するΦＥＩ＿ｓｉｍ　２５℃は２３４［ＫＧｙ］を返してくるので、ほぼＯＫとみる。
ｔｒｒ＿ｍ１００℃での２００，３００［ＫＧｙ］ともに同じ値のｔｒｒ＿ｍ１００℃＝３３ｎｓをフィッティングさせるのは困難をきわめるが、３００［ＫＧｙ］で３６０［ＫＧｙ］を返してくるので、ほぼＯＫとみる。
図３６（ａ）に比べて５Ａ型の図３６（ｂ）は、かなり実験値ΦＥＩと計算値ΦＥＩ＿ｓｉｍとの間のマッチングがとれている。
【００６０】
同じく、本実験４での検算結果を図３７（ａ）に示す。計算に用いた本実験４の各パラメータを図３７（ｂ）に示す。
この８．５Ω・ｃｍ／２９μｍ厚の場合、ΦＥＩ＿ｓｉｍ２５℃での４０，１００［ＫＧｙ］に対して返してくる値３７．８［ＫＧｙ］，１０５［ＫＧｙ］は相当精度が良い。また、ΦＥＩ＿ｓｉｍ１００℃での３００［ＫＧｙ］，４００［ＫＧｙ］に対して返してくる値ΦＥＩ＿　ｓｉｍ１００℃は１０５［ＫＧｙ］，３２２［ＫＧｙ］となり、かなり精度が良い。
以上より、少ない実験因子・データから求めたわりには式１は種々の（ｄｌ／Ｎｄ）、定格電流、Ｔａ＝２５℃／１００℃の差等があっても、ｔｒｒｏが既知（電子線照射前の組立後デバイスのｔｒｒを測ればわかる）であり、所望のｔｒｒｓ（例えばＦＲＤのｔｒｒ（既知）の１．５倍程度）を決定し入力すれば、そのｔｒｒを得るために必要な照射量ΦＥＩをかなりな精度で予測することが可能になる。
【００６１】
＜数式の変換＞
式１を、ｔｒｒｏとΦＥＩからｔｒｒｓを求める式３に変換することができる。
【００６２】
【数４】
2004055586.tif 000005
▲１▼式１より、ｔｒｒｏを知り、所望のｔｒｒｓを入力すれば、ΦＥＩが求まる。
▲２▼式３より、既知のｔｒｒｏとΦＥＩより、ｔｒｒｓを予測することができる。上記の▲１▼はデバイス設計者にとって便利な数式であり、▲２▼はデバイスの製造者にとって極めて有益な数式表現である。これらをグラフ化する。
本実験１の各パラメータを式３に代入して求めたｔｒｒｓの値を図３８（ａ）の表及び（ｂ）のグラフに示す。かかる計算に用いた本実験１の各パラメータは図３８（ｃ）に示す。図３８（ｂ）中の○印、×印は、ｔｒｒの実験値である。
【００６３】
本実験３の各パラメータを式３に代入して求めたｔｒｒｓの値を図３９（ａ）の表及び（ｂ）のグラフに示す。かかる計算に用いた本実験３の各パラメータは図３９（ｃ）に示す。図３９（ｂ）中の○印、×印は、ｔｒｒの実験値である。
【００６４】
本実験４の各パラメータを式３に代入して求めたｔｒｒｓの値を図４０（ａ）の表及び（ｂ）のグラフに示す。かかる計算に用いた本実験４の各パラメータは図４０（ｃ）に示す。図４０（ｂ）中の○印、×印は、ｔｒｒの実験値である。
【００６５】
続いて、Ｔａ＝２５℃での各種本実験において用いられたデバイス（ＪＢＳ構造）の全てのΦＥＩ−ｔｒｒｓ特性及びＴａ＝１００℃でのΦＥＩ−ｔｒｒｓ特性をグラフ化し、比較しやすいように、まとめて示す。
図４１（ａ）に式３により求めたΦＥＩとｔｒｒの関係を示す。図４１（ｂ）にＴａ＝２５℃でのΦＥＩ−ｔｒｒｓ特性を示す。図４１（ｃ）にＴａ＝１００℃でのΦＥＩ−ｔｒｒｓ特性を示す。
【００６６】
以上により、従来にはない耐圧領域において、ＪＢＳ構造が優位であること、また、本発明によるＪＢＳ構造において、ＪＢＳ構造の高速化には電子線照射が最適であり、かつ不可欠との前提にたち、
▲１▼［予備実験１＆２］及び［本実験１￣４］を通じて、１８０Ｖ型，２８０Ｖ型ＪＢＳ素子の種々の特性を調査した。また、その特性が相互にどう影響しあうかも示した。
▲２▼シミュレーションにより、本構造のＳＢＤ界面の電界（Ｗｎ領域）が従来のＳＢＤ構造に比べて、かなり低下する（同一のＶＲ電圧印加時において）構造であり、かつ適切なρ、ｔを選択しているので、ガードリング部にＥｃｒｉｔ相当の最大電界を発生させる構造となっていることを確認した。
▲３▼上記▲１▼の種々の実験結果から得たデータを式１の表現にまとめ、チップサイズ、ρ、ｔ（ｄｌ，Ｎｄ）、Ｔａ＝２５℃，１００℃のパラメータ変化に対してｔｒｒｏとｔｒｒｓが既知であれば、このｔｒｒｓ実現するためにはΦＥＩをどの程度照射すれば得られるかを予測することができるようになった。
▲４▼式３においては、式１からの変換を行うことにより、ｔｒｒｏとΦＥＩが既知であれば、最終的にどの程度のｔｒｒｓが得られるかを予測することができるようになった。
▲５▼上記式１、式３の精度は図３８から図４０中に示したように、かなり実用性の高いレベルの仕上がりになることが明らかである。
▲６▼本発明のＪＢＳによれば、ＶＦ（１００℃）特性において、定格電圧電流同等型のＦＲＤのそれを上回ることのないこと、又、ｔｒｒ特性においても、ＦＲＤのそれの１．５倍以内であること、すなわち、ＶＦ−ｔｒｒトレード・オフ特性においてもＦＲＤのそれに勝る特性を有していて、しかも、Ｓｏｆｔ−Ｒｅｃｏｖｅｒｙ特性を備えた新規構造のデバイスが最適化され、具現化されたと言える。又、電子線なので、ＩＲ（がΦＥＩ大の時）も悪くない。
そして、その最適化の最も困難を極める部分が、適切なρ、ｔ、Ｘｊｐの選択を前提としたライフタイムキラー量の決定と予想の工程にあったことは、以上の説明から、より明らかである。
【００６７】
（３）アニール条件
本実験２の結果からわかるように、アニール温度は３００℃以上３５０℃以下の範囲とすることが好ましい。アニール温度は３００℃未満とすると、電子線被照射域のライフタイムキラーの実効性を充分に引き出すことができず、３５０℃を超えると、電子線被照射域が焼き鈍しされてしまいライフタイムキラーの実効性が減殺されてしまう。
アニール時間は２０分以上６０分以下の範囲が良い。より好ましくは３０分以上６０分以下の範囲である。また、上記アニール温度範囲内で比較的低温のアニール温度（例えば、３００℃）を用いるほど、アニール時間を比較的長くとることが好ましい。
【００６８】
【発明の効果】
本発明によれば、ショットキー接合の面積率や電子線照射条件、アニール処理条件等の諸条件が適切に選定され、逆回復時間ｔｒｒがより短く、順方向電圧降下ＶＦがより低く、逆方向リーク電流ＩＲが少なく、低ノイズで逆耐圧ＶＲの高いＪＢＳを安価に具現化することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のＪＢＳを示す断面図（下部）と平面図（上部）である。
【図２】図１においてガードリング５に囲まれる領域内の半導体層２表面の部分拡大図である。
【図３】本発明一実施形態のＪＢＳを製造する主要工程における断面図である。
【図４】本発明一実施形態のＪＢＳを製造する図３に続く主要工程における断面図である。
【図５】予備実験１の測定条件と測定結果を示す表である。
【図６】図５（ａ）の表に示す測定結果を特性毎にグラフ化したものである。
【図７】図５（ｂ）の表に示す測定結果を特性毎にグラフ化したものである。
【図８】予備実験２の測定条件と測定結果を示す表である。
【図９】図８の表に示す測定結果を特性毎にグラフ化したものである。
【図１０】シミュレーションにより得られた等電位曲線図である。
【図１１】シミュレーションにより得られた等電界強度曲線図である。
【図１２】図１１の部分拡大図である。
【図１３】電界強度分布を測定する縦方向のライン１〜４の位置を特定するための断面図である。
【図１４】図１３に示す縦ライン１〜４上の電界強度分布曲線をそれぞれ示した図である。
【図１５】シミュレーションにより得られた重要値等をまとめた表である。
【図１６】本実験１の測定条件とＶＦ特性の測定結果を示す表である。
【図１７】図１６（ａ１）（ｂ１）の表をグラフ化したΦＥＩ−ＶＦの関係を表すグラフである。
【図１８】（ａ）は図１６（ａ１）（ａ２）の表をグラフ化したＩＦ−ＶＦの関係を表すグラフである。（ｂ）は図１６（ｂ１）（ｂ２）の表をグラフ化したＩＦ−ＶＦの関係を表すグラフである。
【図１９】（ａ）（ａ２）は本実験１の測定条件とＶＦ特性以外の特性の測定結果を示す表である。（ｂ）は本図（ａ１）（ａ２）の表に基づきグラフ化したΦＥＩ−ＶＲの関係を表すグラフである。
【図２０】（ａ）は図１９（ａ１）（ａ２）の表に基づきグラフ化したΦＥＩ−ｔｒｒの関係表すグラフである。（ｂ）は図１９（ａ１）（ａ２）の表に基づきグラフ化したΦＥＩ−ＩＲの関係を表すグラフである。
【図２１】（ａ１）は２５℃におけるＶＦ−ｔｒｒのトレードオフ特性を示す表であり、（ａ２）はそのグラフである。（ｂ１）は１００℃におけるＶＦ−ｔｒｒのトレードオフ特性を示す表であり、（ｂ２）はそのグラフである。
【図２２】本実験２の測定条件及び順方向電圧降下ＶＦ（ａｔ　１Ａ，５Ａ，２０Ａ）の測定結果を示す表である。
【図２３】（ａ）は図２２（ａ）の表に基づきグラフ化したものものである。（ｂ）は図２２（ｂ）　の表に基づきグラフ化したものである。
【図２４】本実験２の測定条件及び逆回復時間ｔｒｒ（２５℃，　１００℃）の測定結果を示す表である。
【図２５】（ａ）は図２４（ａ）の表に基づきグラフ化したものである。（ｂ）は図２４（ｂ）　の表に基づきグラフ化したものである。
【図２６】本実験３の測定条件及び測定結果を示す表である。
【図２７】図２６の表に掲載の測定結果をグラフ化したものである。
【図２８】図２６の表に掲載の他の測定結果をグラフ化したものである。
【図２９】本実験３の異なる試料に対する測定条件及び測定結果を示す表である。
【図３０】ＪＢＳ（ρ＝５．０Ω・ｃｍ，ｄｌ＝　１９μｍ）と比較用デバイスとしてＳＢＤ，ＦＲＤ（ρ＝５．０Ω・ｃｍ，ｄｌ＝　１９μｍ）のＯＮ→ＯＦＦ時の電流の変化を表す波形図である。（ａ）は２５℃における波形図であり、（ｂ）は１００℃においる波形図である。
【図３１】本実験４の測定条件及び測定結果を示す表である。
【図３２】図３１（ａ）（ｂ）の表に基づきグラフ化したものである。
【図３３】式１中に用いるαと比抵抗ρとの関係
【図３４】（ｄｌ／Ｎｄ）２とαとの関係を表すグラフ（ａ）と表（ｂ）
【図３５】（ａ）は、本実験１での実験結果（ｔｒｒ＿ｍ）と本実験１の各パラメータを式１に入れて求めたΦＥＩ＿ｓｉｍとを比較して示した表である。（ｂ）は、式１に代入した本実験１の各パラメータの値を示す表である。
【図３６】（ａ）（ｂ）は、本実験３での実験結果（ｔｒｒ＿ｍ）と本実験３の各パラメータを式１に入れて求めたΦＥＩ＿ｓｉｍとを比較して示した表である。（ｃ）は、式１に代入した本実験３の各パラメータの値を示す表である。
【図３７】（ａ）は、本実験４での実験結果（ｔｒｒ＿ｍ）と本実験１の各パラメータを式１に入れて求めたΦＥＩ＿ｓｉｍとを比較して示した表である。（ｂ）は、式１に代入した本実験４の各パラメータの値を示す表である。
【図３８】本実験１の各パラメータを式３に代入して求めたｔｒｒｓの値を示す表（ａ）及びグラフ（ｂ）である。（ｃ）は、かかる計算に用いた本実験１の各パラメータを示す表である。
【図３９】本実験３の各パラメータを式３に代入して求めたｔｒｒｓの値を示す表（ａ）及びグラフ（ｂ）である。（ｃ）は、かかる計算に用いた本実験３の各パラメータを示す表である。
【図４０】本実験４の各パラメータを式３に代入して求めたｔｒｒｓの値を示す表（ａ）及びグラフ（ｂ）である。（ｃ）は、かかる計算に用いた本実験４の各パラメータを示す表である。
【図４１】（ａ）は、式３により求めたΦＥＩとｔｒｒの関係を示す表である。図４１（ｂ）は、Ｔａ＝２５℃でのΦＥＩ−ｔｒｒｓ特性を示すグラフである。図４１（ｃ）は、Ｔａ＝１００℃でのΦＥＩ−ｔｒｒｓ特性を示すグラフである。
【図４２】ＳＢＤとＦＲＤの各デバイスの定格電圧（Ｖ）とその損失（Ｗ）との関係を表した曲線である。
【図４３】ＳＢＤとＦＲＤの各デバイスを、順バイアスから逆バイアスにスイッチした際の逆回復の様子を概略示した電流変化波形である。
【符号の説明】
１…半導体基板　２…半導体層　３…Ｎ−型領域　４…Ｐ型活性領域…　５…　…ガードリング　６…チャネルストップ領域　７…バリアメタル　８…半導体酸化膜…　９…第一電極メタル　１０…第二電極メタル　１１…等電位リング電極メタル
２３ｂ…ＰＳＧ保護膜　２４…最終絶縁保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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