(57)【要約】【課題】既存の材料を使用しながら、単位面積当たりの容量が増加されたキャパシタを形成する方法およびこのようなキャパシタを備えるメモリセルを形成する方法を提供する。【解決手段】メモリセル１は、ウエハ２に形成されたソース領域１４およびドレイン領域１６と、ソース電極３６と、ドレイン領域１６上の多結晶シリコン層２２ａとを有する。また、メモリセル１は、ウエハ２上に酸化ケイ素膜４と、酸化ケイ素膜４上にゲート電極１２とを有する。さらに、メモリセル１はキャパシタＣを有する。キャパシタＣは、上部電極ＵＥと、誘電体部としてのＴｉＯＮ層２４ｂおよび酸化ケイ素膜２６と、下部電極ＬＥとしての多結晶シリコン層２２ａおよび窒化チタン層２４ａとを有する。ＴｉＯＮ層２４ｂは、酸化ケイ素膜２６の堆積の際に形成され、高い誘電率を有する。そのため、キャパシタＣの容量が増加される。【選択図】　図１
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【特許請求の範囲】
【請求項１】
能動素子要素が形成されたシリコン基体を用意する工程と、
前記シリコン基体上にチタン膜または窒化チタン膜を形成する工程と、
オゾンを含むガスと有機系シラン類物質を含むガスとを用いて、前記チタン膜または前記窒化チタン膜上に酸化ケイ素膜を形成する工程と、
前記酸化ケイ素膜上に第１の導電体膜を形成する工程と、
を備えるキャパシタ形成方法。
【請求項２】
能動素子要素が形成されたシリコン基体を用意する工程と、
前記シリコン基体上に多結晶シリコン、タングステン、またはアルミニウム若しくはアルミニウムを含む合金から構成される第２の導電体膜を形成する工程と、
前記第２の導電体膜上にチタン膜または窒化チタン膜を形成する工程と、
オゾンを含むガスと有機系シラン類物質を含むガスとを用いて、前記チタン膜または前記窒化チタン膜上に酸化ケイ素膜を形成する工程と、
前記酸化ケイ素膜上に第１の導電体膜を形成する工程と、
を備えるキャパシタ形成方法。
【請求項３】
前記酸化ケイ素膜を形成する工程は、
前記チタン膜または前記窒化チタン膜が形成された前記シリコン基体をチャンバ内に収納する第１の副工程と、
前記チャンバ内にオゾンを含むガスと有機系シラン類物質を含むガスとを供給する第２の副工程と、
前記第２の副工程の後、前記シリコン基体を前記チャンバから取り出す第３の副工程と、
を備える請求項１または２に記載のキャパシタ形成方法。
【請求項４】
前記酸化ケイ素膜を形成する工程より後に、前記酸化ケイ素膜が形成された前記シリコン基体を加熱する工程を更に備える請求項１から３のいずれか一項に記載のキャパシタ形成方法。
【請求項５】
前記有機系シラン類物質はテトラエチルオルソシリケートである請求項１から４のいずれか一項に記載のキャパシタ形成方法。
【請求項６】
シリコン基体に、ソース領域、ドレイン領域、およびゲート電極を形成する工程と、
前記ソース領域および前記ドレイン領域が形成されたシリコン基体上に誘電体膜を形成する工程と、
前記誘電体膜上にチタン膜または窒化チタン膜を形成する工程と、
オゾンを含むガスと有機系シラン類物質を含むガスとを用いて、前記チタン膜または前記窒化チタン膜上に酸化ケイ素膜を形成する工程と、
前記酸化ケイ素膜上に第１の導電体膜を形成する工程と、
を備えるメモリセル形成方法。
【請求項７】
シリコン基体に、ソース領域、ドレイン領域、およびゲート電極を形成する工程と、
前記ソース領域および前記ドレイン領域が形成されたシリコン基体上に誘電体膜を形成する工程と、
前記誘電体膜上にタングステン、またはアルミニウム若しくはアルミニウムを含む合金から構成される第２の導電体膜を形成する工程と、
前記第２の誘電体膜上にチタン膜または窒化チタン膜を形成する工程と、
オゾンを含むガスと有機系シラン類物質を含むガスとを用いて、前記チタン膜または前記窒化チタン膜上に酸化ケイ素膜を形成する工程と、
前記酸化ケイ素膜上に第１の導電体膜を形成する工程と、
を備えるメモリセル形成方法。
【請求項８】
前記酸化ケイ素膜を形成する工程は、
前記チタン膜または前記窒化チタン膜が形成された前記シリコン基体をチャンバ内に収納する第１の副工程と、
前記チャンバ内にオゾンを含むガスと有機系シラン類物質を含むガスとを供給する第２の副工程と、
前記第２の副工程の後、前記シリコン基体を前記チャンバから取り出す第３の副工程と、
を備える請求項６または７に記載のメモリセル形成方法。
【請求項９】
前記酸化ケイ素膜を形成する工程より後に、前記酸化ケイ素膜が形成された前記シリコン基体を加熱する工程を更に備える請求項６から８のいずれか一項に記載のメモリセル形成方法。
【請求項１０】
前記有機系シラン類物質はテトラエチルオルソシリケートである請求項６から９のいずれか一項に記載のメモリセル形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ形成方法およびメモリセル形成方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩなどの半導体装置においては、高集積化が進むとともに、半導体装置内に形成されるキャパシタの単位面積当りの容量を増大する必要性が高まっている。このため、Ｔａ２Ｏ５、ＳｒＴｉＯ３またはＢａｘＳｒ１−ｘＯ３といった高誘電体材料の使用が望まれている。
【０００３】
【発明が解決しようとする課題】
しかしながら、本発明者の知見によれば、上記の高誘電体材料を使用する場合には、以下の不都合がある。これまで半導体装置の製造に使用されなかった材料を半導体装置の製造プロセスに導入するに伴い、製造上の問題が新たに生じることが多い。そのため、半導体装置の製造歩留りを向上できないといった問題が生じる。また、上記の材料を導入する場合には、プロセス開発を新たに行う必要がある。さらに、新しいプロセスのため、製造装置を新たに開発しなければならない。このような開発にもまた、多額の製造コストがかかることとなる。
【０００４】
そこで、本発明の目的は、既存の材料を使用しながら、単位面積当たりの容量が増加されたキャパシタを形成する方法およびこのようなキャパシタを備えるメモリセルを形成する方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の一側面に係るキャパシタ形成方法は、（１）能動素子要素が形成されたシリコン基体を用意する工程と、（２）シリコン基体上にチタン膜または窒化チタン膜を形成する工程と、（３）オゾンを含むガスと有機系シラン類物質を含むガスとを用いて、チタン膜または窒化チタン膜上に酸化ケイ素膜を形成する工程と、（４）酸化ケイ素膜上に第１の導電体膜を形成する工程と、を備える。有機系シラン類物質はテトラエチルオルソシリケートであると好ましい。
【０００６】
上記のキャパシタ形成方法によれば、能動素子要素が形成されたシリコン基体上にキャパシタが形成される。このキャパシタは、チタン膜または窒化チタン膜から形成された下部電極と、酸化ケイ素膜から形成された誘電体部と、第１の導電体膜から形成された上部電極とから構成される。上記の方法によれば、オゾン（Ｏ３）を含むガスおよび有機系シラン類物質を含むガスを用いて酸化ケイ素膜を堆積する際に、この膜の下地層であるチタン膜または窒化チタン膜の表層部が酸化されて酸化チタン層または酸窒化チタン層が形成される。酸化チタンまたは酸窒化チタンは、例えば、酸化ケイ素に比べて高い誘電率を有する。例えば、酸化チタンの誘電率は８０程度である。このような高い誘電率を有する酸化チタン層または酸窒化チタン層は、誘電体部の一部を構成することとなる。したがって、キャパシタの容量が増加される。
【０００７】
本発明の他の側面に係るキャパシタ形成方法は、（１）能動素子要素が形成されたシリコン基体を用意する工程と、（２）シリコン基体上に多結晶シリコン、タングステン、またはアルミニウム若しくはアルミニウムを含む合金から構成される第２の導電体膜を形成する工程と、（３）第２の導電体膜上にチタン膜または窒化チタン膜を形成する工程と、（４）オゾンを含むガスと有機系シラン類物質を含むガスとを用いて、チタン膜または窒化チタン膜上に酸化ケイ素膜を形成する工程と、（５）酸化ケイ素膜上に第１の導電体膜を形成する工程と、を備える。
【０００８】
このようにすれば、第２の導電体膜からキャパシタの下部電極の一部が形成されることとなる。したがって、酸化チタン膜または酸窒化チタン膜のすべてが酸化されても、下部電極が確保される。このため、酸化チタン膜または酸窒化チタン膜の厚さを薄くすることができる。よって、酸化チタン膜または酸窒化チタン膜が剥離するといった問題は解消される。また、第１の導電体膜もまたタングステン、またはアルミニウム若しくはアルミニウムから構成されるようにすれば、いわゆるＭＩＭ（Ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタが形成される。さらに、第１の導電体膜を多結晶シリコンから構成すれば、いわゆるＭＩＳ（Ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のキャパシタが形成される。
【０００９】
また、酸化ケイ素膜を形成する工程は、（１）チタン膜または窒化チタン膜が形成されたシリコン基体をチャンバ内に収納する第１の副工程と、（２）チャンバ内にオゾンを含むガスと有機系シラン類物質を含むガスとを供給する第２の副工程と、（３）第２の副工程の後、シリコン基体をチャンバから取り出す第３の副工程と、を備えると好適である。このようにすれば、オゾンを含むガスと有機系シラン類物質を含むガスとを用いて酸化ケイ素膜が形成される。
【００１０】
酸化ケイ素膜を形成する工程より後に、酸化ケイ素膜が形成されたシリコン基体を加熱する工程を更に備えると好ましい。これにより、チタン膜または窒化チタン膜の酸化が促進される。したがって、キャパシタの容量が更に増大される。
【００１１】
本発明の一側面に係るメモリセル形成方法は、（１）シリコン基体に、ソース領域、ドレイン領域、およびゲート電極を形成する工程と、（２）ソース領域およびドレイン領域が形成されたシリコン基体上に誘電体膜を形成する工程と、（３）誘電体膜上にチタン膜または窒化チタン膜を形成する工程と、（４）オゾンを含むガスと有機系シラン類物質を含むガスとを用いて、チタン膜または窒化チタン膜上に酸化ケイ素膜を形成する工程と、（５）酸化ケイ素膜上に第１の導電体膜を形成する工程と、を備える。有機系シラン類物質はテトラエチルオルソシリケートであると好ましい。
【００１２】
上記の方法によれば、電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）とキャパシタとから構成されるメモリセルが形成される。このメモリセルのキャパシタは、チタン膜または窒化チタン膜から形成された下部電極と、酸化ケイ素膜から形成された誘電体部と、第１の導電体膜から形成された上部電極とから構成される。オゾン（Ｏ３）を含むガスおよび有機系シラン類物質を含むガスを用いて酸化ケイ素膜を堆積する際に、この膜の下地層であるチタン膜または窒化チタン膜の表層部が酸化されて酸化チタン層または酸窒化チタン層が形成される。したがって、大容量キャパシタを備えるメモリセルが実現される。
【００１３】
本発明の他の側面に係るメモリセル形成方法は、（１）シリコン基体に、ソース領域、ドレイン領域、およびゲート電極を形成する工程と、（２）ソース領域およびドレイン領域が形成されたシリコン基体上に誘電体膜を形成する工程と、（３）誘電体膜上にタングステン、またはアルミニウム若しくはアルミニウムを含む合金から構成される第２の導電体膜を形成する工程と、（４）第２の誘電体膜上にチタン膜または窒化チタン膜を形成する工程と、（５）オゾンを含むガスと有機系シラン類物質を含むガスとを用いて、チタン膜または窒化チタン膜上に酸化ケイ素膜を形成する工程と、（６）酸化ケイ素膜上に第１の導電体膜を形成する工程と、を備える。このようにすれば、第２の導電体膜から上記のキャパシタの下部電極が形成される。また、この下部電極がソース電極またはドレイン電極と接続するように形成できる。
【００１４】
また、酸化ケイ素膜を形成する工程は、（１）チタン膜または窒化チタン膜が形成されたシリコン基体をチャンバ内に収納する第１の副工程と、（２）チャンバ内にオゾンを含むガスと有機系シラン類物質を含むガスとを供給する第２の副工程と、（３）第２の副工程の後、シリコン基体をチャンバから取り出す第３の副工程と、を備える。
【００１５】
さらに、酸化ケイ素膜を形成する工程より後に、酸化ケイ素膜が形成されたシリコン基体を加熱する工程を更に備えると好ましい。これにより、チタン膜または窒化チタン膜の酸化が促進される。したがって、キャパシタの容量が更に増大される。
【００１６】
【発明の実施の形態】
以下、本発明に係るキャパシタ形成方法およびメモリセル形成方法の好適な実施形態について図面を参照しながら説明する。なお、図面の説明においては、同一の要素には同一の符号を付し、重複する説明は省略する。
【００１７】
（第１の実施形態）
本発明に係るメモリセル形成方法の一実施形態について説明する。まず、図１（ａ），（ｂ）を参照しながら、本実施形態のメモリセル形成方法により形成されるメモリセルの構成について説明する。
【００１８】
図１（ａ）に示す通り、メモリセル１は、ｐ型シリコンから構成されるウエハ２を有する。ウエハ２には、ソース領域１４およびドレイン領域１６が形成されている。ソース領域１４上にはソース電極３６が形成されており、ドレイン領域１６上には多結晶シリコン層２２ａが形成されている。多結晶シリコン層２２ａは、ドレイン電極として働く。また、ウエハ２には酸化ケイ素膜４が形成されており、酸化ケイ素膜４上にはゲート電極１２が形成されている。これらの構成により、電界効果トランジスタ（ＦＥＴ）が実現されている。
【００１９】
ウエハ２上には、キャパシタＣが形成されている。キャパシタＣは、下部電極ＬＥとして多結晶シリコン層２２ａおよび窒化チタン層２４ａを有し、誘電体部としてＴｉＯＮ層２４ｂおよび酸化ケイ素膜２６を有し、さらに、上部電極ＵＥを有する。また、メモリセル１には、図示しない金属配線が設けられている。メモリセル１の等価回路を図示すると、図１（ｂ）に示す通りとなる。
【００２０】
以下、図２〜４を参照しながら、メモリセル１を形成する方法について説明する。図２〜４は、第１の実施形態によるメモリセル形成方法を説明する図である。これらの図では、各主要工程におけるメモリセル製品（仕掛品）の断面の一部が示されている。
【００２１】
（トランジスタ形成工程）
まず、メモリセルが形成されるウエハ２が用意される（図２（ａ））。ウエハ２は、本実施形態においてはｐ型シリコンから構成される。次に、ウエハ２が熱酸化され、図２（ｂ）に示すように、その表面に酸化ケイ素膜４が形成される。酸化ケイ素膜４上に窒化ケイ素膜が堆積される。窒化ケイ素膜の堆積にはＣＶＤ法が利用される。次いで、フォトリソグラフィおよびエッチングにより窒化ケイ素膜から選択酸化用のマスク６が形成される（図２（ｂ））。マスク６を利用して、ウエハ２を更に熱酸化すると、フィールド酸化ケイ素部８が形成される（図２（ｃ））。
【００２２】
マスク６が除去された後、酸化ケイ素膜４およびフィールド酸化ケイ素部８が形成されたウエハ２上に多結晶シリコン膜１０が堆積される（図３（ａ））。多結晶シリコン膜１０の堆積にはＣＶＤ法が利用される。また、多結晶シリコン膜１０は、ｎ型不純物を含有しており、よって低抵抗化されている。多結晶シリコン膜１０は、フォトリソグラフィおよびエッチングにより、ゲート電極１２へと加工される（図３（ｂ）参照）。
【００２３】
この後、ゲート電極１２が形成されたウエハ２上にレジストマスクが設けられる。このレジストマスクは、ウエハ２にゲート領域およびドレイン領域を形成するために使用される。そのため、レジストマスクは、これらの領域が形成されるべき部分に開口部を有し、且つ、ゲート電極１２を覆っている。次いで、砒素といったｎ型不純物をイオン打ち込みすることにより、ウエハ２にソース領域１４およびドレイン領域１６が形成される。レジストマスクを除去した後、再度ｎ型不純物をイオン打ち込みすることができる。このとき、ソース領域１４およびドレイン領域１６を形成したときに比べてドーズ量を少なくする。このため、ゲート電極１２の下部とソース領域１４との間、およびゲート電極１２の下部とドレイン領域１６との間にＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域１４ｂ，１６ｂが形成される（図３（ｂ））。ソース領域１４およびドレイン領域１６の間、詳しくは、ＬＤＤ領域１４ｂ，１６ｂの間にチャネル領域が形成される。以上により、ソース領域１４、ドレイン領域１６、チャネル領域およびゲート電極１２といった電界トランジスタの主要部の形成が終了する。
【００２４】
（誘電体膜の形成工程）
この後、電界トランジスタの主要部が形成されたウエハ２上に誘電体膜１８が堆積される（図３（ｃ））。誘電体膜１８は酸化ケイ素から構成されることができ、その堆積にはＣＶＤ法が利用されることができる。
【００２５】
（キャパシタ下部電極形成工程）
次いで、誘電体膜１８上にコンタクトホール形成のためのレジストマスクが形成される。このレジストマスクは、ドレイン領域１６の上方に開口部を有する。このレジストマスクを用いて誘電体膜１８および酸化ケイ素膜４をエッチングすることにより、コンタクトホール２０が形成される。この後、コンタクトホール２０が埋められるとともに誘電体膜１８が覆われるように、多結晶シリコン膜２２が形成される。多結晶シリコン膜２２はＣＶＤ法により形成される。また、多結晶シリコン膜２２にはｎ型不純物が添加され、よって、多結晶シリコン膜２２は低抵抗化されている。次に、多結晶シリコン膜２２上に例えばスパッタ法により窒化チタン膜２４が形成される。窒化チタン膜２４は、この後に行われるフォトリソグラフィにおいて反射防止膜として働くばかりでなく、キャパシタの下部電極として働く。また、後述する通り、窒化チタン膜２４は、キャパシタが有する高誘電体部の出発材料としての役割を有する。
【００２６】
この後、窒化チタン膜２４上にレジストマスクが形成され、このレジストマスクを用いて窒化チタン膜２４および多結晶シリコン膜２２がエッチングされる。このエッチングには、例えば、プラズマＣＶＤ法を利用できる。以上により、窒化チタン層２４ａおよび多結晶シリコン層２２ａが形成される（図４（ｂ））。これらは、キャパシタの下部電極として働くばかりでなく、ドレイン電極としても働く。
【００２７】
（キャパシタ誘電体部の形成工程）
以下、キャパシタの誘電体部となるべき酸化ケイ素膜を形成する手順について説明する。まず、図６および図７を参照しながら酸化ケイ素膜の形成に好適なＣＶＤ装置を説明する。図６に示す通り、ＣＶＤ装置１００は、断面が略方形状のトランスファチャンバ４０と、トランスファチャンバ４０の三方の側壁に設けられるチャンバ収納部５０と、トランスファチャンバ４０の残りの一方の側壁にロードロックチャンバ収納部７０とを有する。トランスファチャンバ４０とチャンバ収納部５０との間には、ゲートバルブＧが設けられている。また、トランスファチャンバ４０とロードロックチャンバ収納部７０との間には、ゲートバルブＧが設けられている。
【００２８】
トランスファチャンバ４０内には、ウエハ２を搬送する搬送ロボット４３が設置されている。搬送ロボット４３は、伸縮自在な二つのアーム部４１を有する。アーム部４１の先端部にはウエハ２を保持する保持部（図示せず）が設けられている。チャンバ収納部５０には、ウエハ２がそれぞれ１枚ずつ収容されるチャンバ５０ａが収納されている。ロードロックチャンバ収納部７０には、ロードロックチャンバ７０ａが収納されている。
【００２９】
図７は、図６のＩ−Ｉ線に沿う断面を示す概略図である。図７に示す通り、チャンバ収納部５０は、２つのチャンバ５０ａが並設されたツインチャンバ構成を有する。チャンバ５０ａはサセプタ５１をそれぞれ有している。サセプタ５１の内部にはヒータ（図示せず）が設けられており、ヒータによりサセプタ５１に保持されるウエハ２が所定の温度に加熱される。
【００３０】
サセプタ５１の上方には、複数の貫通孔が設けられた板状を成すフェイスプレート５６が設けられている。フェイスプレート５６の上方には、複数の貫通孔が設けられた板状を成すブロッカプレート５５が設けられている。ブロッカプレート５５の上方には、ガス供給口５３が設けられたベースプレート５７が位置する。ブロッカプレート５５、およびフェイスプレート５６により、いわゆるシャワーヘッドが構成されている。この構成により、ガス供給口５３からチャンバ５０ａに供給されたガスは、ウエハ２上に均一の濃度で分散される。
【００３１】
チャンバ５０ａのそれぞれの下部には、排気口８０が設けられている。排気口８０には、圧力調整器Ｖを介して真空ポンプ８１が接続されている。圧力調整器Ｖおよび真空ポンプ８１により、チャンバ５０ａ内の圧力が所定の値に維持される。圧力調整器Ｖは、例えば、二枚ブレード式のターボスロットルバルブを有することができる。また、真空ポンプ８１としては、例えば、ドライポンプ付きターボ分子ポンプ等を使用できる。
【００３２】
チャンバ５０ａの各々には、ガス供給系６０が接続されている。ガス供給系６０は、ＴＥＯＳ（テトラエチルオルソシリケート）ガス供給源６１とＨｅガス供給源６２とを有する。また、ガス供給系６０は、窒素ガス（Ｎ２）供給源６３を有することができる。これらのガス供給源６１〜６３からの各ガスの流量は、各ガスの供給流量を制御する質量流量コントローラ（以下、ＭＦＣ）６１ａ〜６３ａにより調整される。
【００３３】
チャンバ５０ａの各々には、酸素ガス供給源６５と、酸素ガスの流量を調整するＭＦＣ６５ａと、オゾン発生器６５ｂが接続されている。酸素ガス供給源６５からの酸素ガスの一部がオゾン発生器６５ｂによりオゾン化される。ガス供給系６０からの各ガスおよびＯ３ガスは、配管６４およびガス供給口５３を経てチャンバ５０ａ内へ供給される。
【００３４】
ＣＶＤ装置１００を用いて、ウエハ２上に酸化ケイ素膜を形成する手順を説明する。窒化チタン層２４ａが形成されたウエハ２を所定のウエハカセットに入れ、このウエハカセットをＣＶＤ装置１００のロードロックチャンバ７０ａに収納する。この後、ロードロックチャンバ７０ａ内のウエハ２は、搬送ロボット４３により、トランスファチャンバ４０を経てチャンバ５０ａへ搬送され、チャンバ５０ａ内のサセプタ５１に置かれる。
【００３５】
次いで、ガス供給系６０からＨｅガスがチャンバ５０ａ内へ供給される。Ｈｅガス供給後、チャンバ５０ａ内の圧力が所定の値に維持される。この後、Ｏ３ガスをチャンバ５０ａ内に供給し、約６０秒経過後、さらにＴＥＯＳを供給すると、ウエハ２上に酸化ケイ素膜２６の堆積が開始される。ここで、酸化ケイ素膜２６の堆積条件を例示すると、以下の通りである。
・サセプタ温度：５００℃
・チャンバ内圧力：５３．３ｋＰａ（４００Ｔｏｒｒ）
・ＴＥＯＳ供給量：８００ｍｇ／分
・Ｏ３ガス中のＯ３濃度：１７ｗｔ％
・Ｏ３ガス供給量：８リットル／分
・Ｈｅガス供給量：１０リットル／分
上記の堆積条件では、酸化ケイ素膜の堆積速度は２０ｎｍ／分程度である。また、堆積時間は約１５ｎｍの厚さの酸化ケイ素膜が堆積されるように調整される。
【００３６】
本発明者は、酸化ケイ素膜２６が堆積される際、チャンバ５０ａ内の気相中およびウエハ２の表面近傍において、これに限られるものではないが、以下の化学反応が起きていると考えている。
【数１】
2004055768.tif 000003
【数２】
2004055768.tif 000004
式（１）に示されるように、ＴＥＯＳとオゾンから提供される活性酸素とから中間生成物が生成される。式（２）示されるように、この中間生成物は表面マイグレーション中に活性酸素によって更に酸化され、この結果、酸化ケイ素が生成される。中間生成物が酸化される際には、Ｈ２Ｏが生成される。このＨ２Ｏと窒化チタンとの間で以下のような化学反応が起こる。
【数３】
2004055768.tif 000005
また、Ｏ３から提供される活性酸素と窒化チタンとが直接に化学反応し、酸窒化チタンが生成されると考えることもできる。このようにして、酸化ケイ素膜２６の堆積中に、窒化チタン膜２４の表層部が酸化されてＴｉＯＮ層２４ｂが形成される。発明者は、ＴｉＯＮ層２４ｂの厚さは、１０ｎｍ程度と考えている。ＴｉＯＮは、酸化ケイ素に比べ、高い誘電率を有するため、ＴｉＯＮ層２４ｂは、キャパシタの高誘電体部として働く。酸化ケイ素膜２６の堆積後、ウエハ２をチャンバ５０ａから取り出す。以上により、キャパシタ誘電体部の形成工程が終了する。
【００３７】
（上部電極の形成工程）
図５（ａ）を参照すると、多結晶シリコン膜２８が堆積されている。この多結晶シリコン膜２８はＣＶＤ法により堆積される。多結晶シリコン膜２８にはｎ型不純物が添加されており、よって、低抵抗化されている。多結晶シリコン膜２８は、フォトリソグラフィおよびエッチングにより、上部電極ＵＥへと加工される（図５（ｂ））。以上により、窒化チタン層２４ａおよび多結晶シリコン層２２ａから構成される下部電極ＬＥと、ＴｉＯＮ層２４ｂおよび酸化ケイ素膜２６から構成される誘電体部Ｄと、上部電極ＵＥとを有するキャパシタＣが得られる。
【００３８】
（配線形成工程）
この後、キャパシタＣが形成されたウエハ２上に酸化ケイ素膜３２が形成される。酸化ケイ素膜３２にソース電極のためのコンタクトホール３４が形成された後、コンタクトホール３４を埋め込むとともに、酸化ケイ素膜３２を覆うように、多結晶シリコン膜が堆積される。この多結晶シリコン膜は、フォトリソグラフィおよびエッチングにより、ソース電極３６へと加工される。以上の手順により、メモリセル１が完成する。
【００３９】
なお、メモリセル１が完成した後、図示はしないが、下部電極ＬＥとの接続配線と、上部電極ＵＥとの接続配線とが形成される。また、メモリセル１が形成されたウエハ２上に層間絶縁膜や金属配線層が形成されてＩＣ、ＬＳＩといった半導体装置が製造される。
【００４０】
以上のように、第１の実施形態によるメモリセル形成方法においては、下部電極として多結晶シリコン層２２ａおよび窒化チタン層２４ａが形成される。窒化チタン層２４ａ上には、Ｏ３およびＴＥＯＳを用いたＣＶＤ法により酸化ケイ素膜２６が形成される。このとき、窒化チタン層２４ａの表層部が酸化され、ＴｉＯＮ層２４ｂが形成される。ＴｉＯＮは、酸化ケイ素に比べて高い誘電率を有する。このため、キャパシタＣは、ＴｉＯＮ層２４ｂの形成がないキャパシタに比べて、単位面積あたり大きな容量を有する。
【００４１】
また、窒化チタン膜２４上の酸化ケイ素膜２６はＯ３およびＴＥＯＳを用いたＣＶＤ法により形成されるため、第１の実施形態によるメモリセル形成方法は、以下の利点を有する。例えば、酸化ケイ素膜２６がプラズマＣＶＤ法により形成される場合には、プラズマにより窒化チタン膜２４の表層部がダメージを受けてしまう。そのため、窒化チタン膜２４が剥れたり、電極間での電流のリークが発生したりするといった問題が生じることがある。これに対して、第１の実施形態によるメモリセル形成方法では、酸化ケイ素膜２６はＯ３およびＴＥＯＳを用いたＣＶＤ法により形成されるため、窒化チタン膜２４の表層部のダメージは軽減される。したがって、剥れやリークの問題が防止される。
【００４２】
さらに、窒化チタン膜２４は、反射防止膜として使用されているため、既存の薄膜形成技術で容易に形成されることができる。この窒化チタン膜２４上にＯ３およびＴＥＯＳを用いて酸化ケイ素膜を形成する際に窒化チタン膜２４の表層部が酸化されてＴｉＯＮ膜が形成される。すなわち、第１の実施形態によるメモリセル形成方法は、Ｔａ２Ｏ５、ＳｒＴｉＯ３またはＢａｘＳｒ１−ｘＯ３といった高誘電材料を使用することなく、容量を増加できるという利点を有する。
【００４３】
（第２の実施形態）
第２の実施形態では、本発明に係るキャパシタ形成方法について説明する。このキャパシタ形成方法においては、まず、電界効果トランジスタやバイポーラトランジスタといった能動素子の構成要素が形成されたウエハが用意される。このウエハは、例えば、以下のような構成を有していて良い。図８（ａ），（ｂ）は、能動素子の構成要素が形成されたウエハの断面の例を示す概略図である。図８（ａ）に示す通り、ウエハ２ａには、ソース電極ＳＥおよびドレイン電極ＤＥ上に層間絶縁膜（Ｉｎｔｅｒ−Ｌｅｖｅｌ　Ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）となるべき誘電体膜Ｄ１が形成されている。誘電体膜Ｄ１は、酸化ケイ素膜とこの酸化ケイ素膜上に形成されたホウリンケイ酸ガラス（ＢＰＳＧ）膜とから形成されることができる。また、誘電体膜Ｄ１には、コンタクトホール（図示せず）が設けられていてよい。
【００４４】
また、第２の実施形態において用意されるウエハは、図８（ｂ）に示される構成を有していてもよい。すなわち、ウエハ２ｂは、層間絶縁膜ＩＬＤ上に金属配線層Ｍ１が形成されており、金属配線層Ｍ１の上に金属層間絶縁膜（Ｉｎｔｅｒ　Ｍｅｔａｌ　Ｄｉｅｌｅｃｔｒｉｃ：ＩＭＤ）となるべき誘電体膜Ｄ２が形成されている。誘電体膜Ｄ２は、例えば、酸化ケイ素膜と、酸化ケイ素膜上に形成されたＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）膜と、ＳＯＧ膜上に形成された他の酸化ケイ素膜とから構成されてよい。また、誘電体膜Ｄ２には、ヴィアホール（図示せず）が設けられていて良い。
【００４５】
さらに、第２の実施形態において用意されるウエハは、複数の金属配線層を有しており、複数の金属配線層のうち最上金属配線層上に誘電体膜が形成されていても構わない。
【００４６】
以下では、用意されたウエハは図８（ａ）または図８（ｂ）に示すような構成を有しているとして、第２の実施形態によるキャパシタ形成方法の以降の手順を説明する。図１０（ａ）を参照すると、誘電体膜１１２上にタングステン膜１１３が形成されている。誘電体膜１１２は、図８（ａ）に示す絶縁膜Ｄ１または図８（ｂ）に示す絶縁膜Ｄ２に相当する。誘電体膜１１２にヴィアホールが形成されている場合には、ヴィアホールは、誘電体膜１１２上にタングステン膜１１３が形成される際に、タングステンにより埋め込まれる。ヴィアホールが埋め込まれて形成されたタングステンにより、タングステン膜１１３と多結晶シリコン層１１１とが接続される。また、このヴィアホールはタングステンプラグにより埋め込まれて良い。
【００４７】
タングステン膜１１３は、スパッタ法により形成されることができる。また、タングステン膜１１３に替わりアルミニウム膜またはＡｌＣｕＳｉといったアルミニウムを含む合金からなる膜が形成されてよい。
【００４８】
さらに、タングステン膜１１３上にチタン膜１１４が形成される。ただし、チタン膜１１４の替わりに窒化チタン膜がタングステン膜１１４上に形成されてもよい。チタン膜１１４は、反射防止膜、キャパシタの下部電極、および後述する高誘電体部の出発材料としての役割を有する。
【００４９】
次いで、チタン膜１１４がエッチングされてチタン層１１４ａが形成され、タングステン膜１１３がエッチングされてタングステン層１１３ａが形成される（図９（ｂ））。このエッチングには、ハロゲン系ガスを用いたプラズマエッチング法が使用されることができる。この後、図９（ｃ）に示す通りに、酸化ケイ素膜１１５が堆積される。酸化ケイ素膜１１５の堆積は、第１の実施形態におけるキャパシタ誘電体部の形成工程で説明した手順に従って行われる。すなわち、ＣＶＤ装置１００が使用され、Ｏ３を含むガスとＴＥＯＳを含むガスとが原料としえ使用される。このため、酸化ケイ素膜１１５の堆積中に、チタン層１１４ａの表層部が酸化されて、酸化チタン層１１４ｂが形成される。酸化チタンは、誘電率８０程度を有する高誘電率材料であり、第２の実施形態におけるキャパシタの誘電部の一部を構成する。また、タングステン層１１３ａおよびチタン層１１４ａは、キャパシタの下部電極ＬＥを構成する。
【００５０】
酸化ケイ素膜１１５上に、上部電極となるべき多結晶シリコン膜１１６が堆積される（図１０（ａ））。ただし、多結晶シリコン膜１１６に替わり、タングステン、アルミニウム、またはＡｌＣｕＳｉといったアルミニウムを含む合金からなる導電体膜が酸化ケイ素膜１１５上に堆積されてもよい。次いで、多結晶シリコン膜１１６がフォトリソグラフィおよびエッチングにより加工され、図１０（ｂ）に示す通り、上部電極ＵＥが形成される。以上の手順により、キャパシタＣ２が得られる。キャパシタＣ２は、上部電極ＵＥおよび下部電極ＬＥを有し、誘電体部として酸化チタン層１１４ｂおよび酸化ケイ素膜１１５を有する。
【００５１】
この後、誘電体膜１１７が形成され（図１０（ｂ））、タングステン層１１３ａに接続するタングステンプラグ１１８と、上部電極ＵＥに接続するタングステンプラグ１２０とが形成される。さらに、タングステンプラグ１１８に接続する金属配線１２２ａと、タングステンプラグ１２０に接続する金属配線１２２ｂとが形成される（図１０（ｃ））。キャパシタＣ２には、金属配線１２２ａ，１２２ｂおよびタングステンプラグ１１８，１２０を通して電荷が提供される。
【００５２】
以上のように、第２の実施形態によるキャパシタ形成方法においては、Ｏ３とＴＥＯＳを用いたＣＶＤ法により酸化ケイ素膜１１４が堆積される際、下地層のチタン層１１３が酸化されて酸化チタン層１１３ａが形成される。酸化チタンは誘電率８０程度を有するため、キャパシタＣ２は、酸化チタン層１１３ｂを有していないキャパシタに比べて、単位面積あたり大きな容量を有する。すなわち、第２の実施形態によるキャパシタ形成方法によれば、単位面積あたりの容量が増大されたキャパシタが得られる。
【００５３】
（第３の実施形態）
続いて、第３の実施形態によるキャパシタ形成方法について説明する。このメモリセル形成方法は、熱処理工程を有する点で第２のキャパシタ形成方法と異なる。この点を除き、第３の実施形態のキャパシタ形成方法は、第２の実施形態によるキャパシタ形成方法と同一の手順により行われる。
【００５４】
まず、第２の実施形態において説明した手順にしたがって、酸化ケイ素膜１１４までが形成される。この後、熱処理工程が行われる。すなわち、酸化ケイ素膜１１４が形成されたウエハは、例えば、５００℃程度に加熱される。ウエハの加熱は、加熱炉内で行われてよく、酸化ケイ素膜の堆積に使用されるＣＶＤ装置１００の中で行われてよい。また、この熱処理は、例えば、窒素雰囲気中で３分間程度行われると好ましい。この後、第２の実施形態で説明した手順に従って、酸化ケイ素膜上に多結晶シリコン膜を堆積する手順以降が行われ、キャパシタが形成される。
【００５５】
第３の実施形態においては、酸化ケイ素膜の形成と多結晶シリコン膜の堆積との間に、熱処理工程が行われる。Ｏ３とＴＥＯＳを用いたＣＶＤ法により堆積された酸化ケイ素膜中には多量の水分が含まれている。このため、ウエハの加熱中に、この水分により、酸化ケイ素膜の下に形成されたチタン膜の酸化が促進される。よって、酸化チタン膜の厚さが増加し、その結果、容量が更に増大されたキャパシタが形成される。
【００５６】
以上、幾つかの実施形態を参照しながら、本発明に係るメモリセル形成方法およびキャパシタ形成方法を説明したが、本発明は、上記の実施形態に限られることなく、種々の変形が可能である。
【００５７】
第１の実施形態における窒化チタン膜２４に替わり、チタン膜を用いてもよい。チタン膜の場合であっても、ＴＥＯＳとＯ３を用いてチタン膜上に酸化ケイ素膜を堆積する際に、チタン膜の表層部が酸化されて酸化チタン層が形成される。酸化チタンは、酸化ケイ素に比べて大きな誘電率を有するため、窒化チタン膜２４の場合と同様に、容量の大きいキャパシタが得られる。
【００５８】
第１の実施形態において、多結晶シリコン層２２ａはキャパシタＣの下部電極を構成するとともに、ドレイン電極としての役割を有している。しかしながら、低抵抗多結晶シリコンからなるドレイン電極を形成し、ドレイン電極と接続するように下部電極を形成してもよい。この場合には、例えば、多結晶シリコン膜２２の形成の後に、タングステン、アルミニウム、またはアルミニウムを含む合金からなる導電体膜を形成し、窒化チタン膜２４を形成すればよい。
【００５９】
有機系シラン類の材料としてＴＥＯＳを例示したが、これに限られることはない。有機系シラン類とは、分子中の少なくとも一つの水素原子が有機官能基又は有機未官能基で置換されたモノシラン又は高次シランを示す。置換基としては、例えば、アルキル基、アルキニル基、アルケニル基、アルコキシル基（アルコキシ基）等が挙げられる。また、置換基としては、アリール基、アラルキル基、アルキルアリール基等といった芳香環を有する基が挙げられる。このような有機系シラン類のなかでは、アルコキシル基等の酸素を含む基を有する有機系シラン類つまり有機オキシシラン類を用いると好ましい。特に、有用な有機オキシシランとしては、上記のＴＥＯＳの他、エチルトリエトキシシラン、アミルトリエトキシシラン等のエトキシシラン類が挙げられる。
【００６０】
シリコン基体として、ｐ型シリコンから構成されるウエハを例示したが、これに限られることなく、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウエハが使用されて良い。
【００６１】
第３の実施形態における熱処理工程は、酸化ケイ素膜の形成（第３の工程）と多結晶シリコン膜の堆積（第４の工程）との間に行われた。しかし、熱処理工程が行われるのは、酸化ケイ素膜が形成された以降であって良い。また、熱処理工程は、第１の実施形態において行われて良い。すなわち、第１の実施形態におけるキャパシタ誘電体部の形成工程の後、或いはそれ以降に行われてよい。
【００６２】
また、ＴＥＯＳは常温で液体であるため、Ｈｅガスをキャリアガスとして用い、チャンバ５０ａ内に供給するようにしてよい。さらに、ＴＥＯＳの蒸気を直接に、または蒸気をＨｅガスで希釈し、チャンバ５０ａ内に供給するようにしてもよい。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、既存の材料を使用しながら、単位面積当たりの容量が増加されたキャパシタを形成する方法およびこのようなキャパシタを備えるメモリセルを形成する方法が提供される。
【図面の簡単な説明】
【図１】図１（ａ）は、第１の実施形態によるメモリセル形成方法により形成されるメモリセルの一構成を示す図である。図１（ｂ）は、図１（ａ）に示すメモリセルの等価回路である。
【図２】図２（ａ）〜（ｃ）は、第１の実施形態によるメモリセル形成方法を説明する図である。
【図３】図３（ａ）〜（ｃ）は、第１の実施形態によるメモリセル形成方法を説明する図である。
【図４】図４（ａ）〜（ｃ）は、第１の実施形態によるメモリセル形成方法を説明する図である。
【図５】図５（ａ）〜（ｃ）は、第１の実施形態によるメモリセル形成方法を説明する図である。
【図６】図６は、酸化ケイ素膜の形成に好適なＣＶＤ装置の概略図である。
【図７】図７は、図６のＩ−Ｉ線に沿う断面を示す概略図である。
【図８】図８（ａ），（ｂ）は、能動素子の構成要素が形成されたウエハの断面の例を示す概略図である。
【図９】図９（ａ）〜（ｃ）は、第２の実施形態によるキャパシタ形成方法を説明する図である。
【図１０】図１０（ａ）〜（ｃ）は、第２の実施形態によるキャパシタ形成方法を説明する図である。
【符号の説明】
１・・・メモリセル、２・・・ウエハ、４・・・酸化ケイ素膜、６・・・マスク、８・・・フィールド酸化ケイ素部、１０・・・多結晶シリコン膜、１２・・・ゲート電極、１４・・・ソース領域、１６・・・ドレイン領域、１８・・・誘電体膜、２０・・・コンタクトホール、２２ａ・・・多結晶シリコン層、２４ｂ・・・ＴｉＯＮ層、２４ａ・・・窒化チタン層、２４・・・窒化チタン膜、２６・・・酸化ケイ素膜、２８・・・多結晶シリコン膜、３０・・・上部電極、３２・・・ＢＰＳＧ膜、３４・・・コンタクトホール、３６・・・ソース電極、４０・・・トランスファチャンバ、４１・・・アーム部、４３・・・搬送ロボット、５０ａ・・・チャンバ、５０・・・チャンバ収納部、５１・・・サセプタ、５２・・・シャワーヘッド部、５３・・・ガス供給口、５４・・・ガス供給源、５５・・・ブロッカプレート、５６・・・フェイスプレート、６０・・・ガス供給系、６１・・・ガス供給源、６２・・・ガス発生源、６３・・・配管、７０ａ・・・ロードロックチャンバ、７０・・・ロードロックチャンバ収納部、８０・・・排気口、８１・・・真空ポンプ、１００・・・ＣＶＤ装置、Ｃ２・・・キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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