(57)【要約】【課題】本発明は、メモリデバイスとその動作方法を提供する。【解決手段】メモリデバイスは、入出力データラッチ回路及びビット線センスアンプ回路を含む。入出力データラッチ回路は、主入出力線とローカル入出力線ペアとの間に結合される。ローカル入出力線ペアは、ビット線センスアンプ回路を介して複数のビット線ペアに結合される。メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、メモリデバイスは、２段階式動作を実行し、これらのビット線ペアの選択されたビット線ペアのデータを入力又は出力し、選択されたビット線ペアは、２段階式動作のうちの１つのステージ動作においてのみ、ローカル入出力線ペアに接続され、２段階式動作のもう１つのステージ動作では、入出力データラッチ回路にラッチした選択されたビット線ペアのデータは、主入出力線ペアに送信される。【選択図】図１
2022000832.tif 000002
【特許請求の範囲】
【請求項１】
主入出力線ペアとローカル入出力線ペアとの間に結合される入出力データラッチ回路と、
ビット線センスアンプ回路と、
を含み、
前記ローカル入出力線ペアが前記ビット線センスアンプ回路を介して複数のビット線ペアに結合され、
メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、前記メモリデバイスは、２段階式動作を実行して前記複数のビット線ペアのうちの選択されたビット線ペアのデータを入力又は出力し、
前記選択されたビット線ペアは、前記２段階式動作の１つのステージ動作においてのみ前記ローカル入出力線ペアに導通され、前記２段階式動作のもう１つのステージ動作では、前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータは、前記主入出力線ペアに送信される、メモリデバイス。
【請求項２】
前記ビット線センスアンプ回路は、前記複数のビット線ペアのデータを保存するための複数のセンスアンプデータラッチを含み、
前記２段階式動作は、第１ステージ動作と第２ステージ動作を含み、
前記メモリデバイスが読み出し動作を実行する時、前記第１ステージ動作では、前記選択されたビット線ペアのデータが対応する前記センスアンプデータラッチから前記入出力データラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが書き込み動作を実行する時、前記第１ステージ動作では、書き込みデータが前記主入出力線ペアから前記入出力データラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ回路にラッチされた前記書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請求項１に記載のメモリデバイス。
【請求項３】
前記入出力データラッチ回路は、
前記入出力線ペアと前記ローカル入出力線ペアとの間に結合される読み出しデータラッチ回路と、
前記主入出力線ペアと前記ローカル入出力線ペアの間に結合される書き込みデータラッチ回路と、
を含み、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記読み出しデータラッチ回路は、前記選択されたビット線ペアのデータを受信し、前記第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記書き込みデータラッチ回路が書き込みデータを受信し、前記第２ステージ動作では、書き込みデータラッチ回路にラッチされた書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請求項２に記載のメモリデバイス。
【請求項４】
前記メモリデバイスが書き込み読み出し同期動作を実行する時、書き込み時読み出し周期は、２つの列選択周期を含み、且つ前記入出力データラッチ回路は、読み出しデータラッチ回路と書き込みデータラッチ回路を含み、
前記書き込み時読み出し周期中の最初の前記列選択周期において、前記読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ前記書き込みデータラッチ回路は、前記主入出力線ペアから書き込みデータを受信し、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信し、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであり、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞれ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、請求項１に記載のメモリデバイス。
【請求項５】
前記選択されたビット線ペアのデータにエラー検査及び訂正を行うためのエラー訂正回路を更に含み、
前記メモリデバイスは、読み出し−修正−書き込み動作を行う過程で前記書き込み読み出し同期動作を実行し、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択されたビット線ペアに実行する前記書き込み読み出し同期動作又は書き込み動作の開始時間よりも少なくとも２つの前記書き込み時読み出し周期だけ早い、請求項４に記載のメモリデバイス。
【請求項６】
列アドレス間の遅延時間は、少なくとも1つの前記書き込み読み出し同期周期であり、前記書き込み読み出し同期周期の整数倍である、請求項５に記載のメモリデバイス。
【請求項７】
前記選択されたビット線ペアのデータにエラー検査及び訂正を行うためのエラー訂正回路を更に含み、
読み出し動作及び書き込み動作の周期長は、何れも２つの列選択周期に等しく、前記２段階式動作の各前記ステージ動作の時間の長さは、何れも１つの前記列選択周期に等しく、
前記メモリデバイスが前記選択されたビット線ペアに読み出し−修正−書き込み動作を実行する時、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択されたビット線ペアに実行する前記書き込み動作の開始時間よりも少なくとも４つの前記列選択周期だけ早い、請求項１に記載のメモリデバイス。
【請求項８】
列アドレス間の遅延時間は、前記列選択周期の少なくとも２周期分であり、前記列選択周期の２周期の整数倍である請求項７に記載のメモリデバイス。
【請求項９】
前記２段階式動作の各前記ステージ動作の時間の長さが同じである、請求項１に記載のメモリデバイス。
【請求項１０】
前記２段階式動作の時間の長さは、書き込み動作と読み出し動作とにおいて同じである、請求項９に記載のメモリデバイス。
【請求項１１】
第１ステージ動作において、センスアンプデータラッチが保存する選択されたビット線ペアのデータを入出力データラッチ回路にラッチするステップと、
第２ステージ動作において、前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータを主入出力線ペアに送信し、読み出し動作を実行するステップを含む、メモリデバイスの動作方法。
【請求項１２】
前記第１ステージ動作において、主入出力線ペアの書き込みデータを前記入出力データラッチ回路にラッチするステップと、
前記第２ステージ動作において、前記入出力データラッチ回路にラッチした前記書き込みデータを前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信し、書き込み動作を実行するステップを更に含む、請求項１１に記載の動作方法。
【請求項１３】
前記読み出し動作及び前記書き込み動作を実行するステップは、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記入出力データラッチ回路の読み出しデータラッチ回路が前記選択されたビット線ペアのデータを受信し、第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力線ペアに送信されるステップと、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記入出力データラッチ回路の書き込みデータラッチ回路が前記書き込みデータを受信し、前記第２ステージ動作では、前記書き込みデータラッチ回路にラッチした前記書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信されるステップと、
を更に含む、請求項１２に記載の動作方法。
【請求項１４】
書き込み読み出し同期動作の書き込み時読み出し周期は、２つの列選択周期を含み、
前記動作方法は、
前記書き込み時読み出し周期の最初の前記列選択周期において、前記読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ前記書き込みデータラッチ回路は、前記主入出力線ペアから前記書き込みデータを受信するステップと、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信するステップとし、
を更に含み、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであり、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞれ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、請求項１３に記載の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスに関し、特に、アクセス速度を改善することができるメモリデバイス及びその動作方法に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ，ＤＲＡＭ）の動作速度は、それ自体のアクセスメカニズムによって制限されるため、ＤＲＡＭのアクセス速度を如何に向上するかは、特に、エラー訂正コード（Ｅｒｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ  ｃｏｄｅ，ＥＣＣ）回路を備えたＤＲＡＭにとって、常に重要な研究課題である。ＥＣＣ回路は、データの信頼性を向上させることができるが、ＤＲＡＭの列アドレス間の遅延時間（Ｃｏｌｕｍｎ−ｔｏ−Ｃｏｌｕｍｎ  Ｄｅｌａｙ，ｔＣＣＤ）の増加を招く。従って、高い信頼性を有し、速度も速いメモリデバイスを如何に提供するかは、現在のメモリ技術発展の重要な課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、パイプライン（ｐｉｐｅｌｉｎｅ）構造を有し、メモリデバイスの動作周期を短縮することができるメモリデバイス及びその動作方法を提供する。
【課題を解決するための手段】
【０００４】
本発明の実施形態は、入出力データラッチ回路及びビット線センスアンプ回路を含むメモリデバイスを提供する。入出力データラッチ回路は、主入出力線ペアとローカル入出力線ペアとの間に結合される。ローカル入出力線ペアは、ビット線センスアンプ回路を介して複数のビット線ペアに結合される。メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、メモリデバイスは、２段階式動作を実行し、これらのビット線ペアの選択されたビット線ペアのデータを入力又は出力し、選択されたビット線ペアは、２段階式動作のうちの１つのステージ動作においてのみローカル入出力線ペアに接続され、２段動作のもう１つのステージ動作では、入出力データラッチ回路にラッチした選択されたビット線ペアのデータが主入出力線に送信される。
【０００５】
本発明の実施形態は、次のステップを含むメモリデバイス動作方法を提供する。第１ステージ動作では、センスアンプデータラッチに保存されている選択されたビット線ペアのデータを入出力データラッチ回路にラッチする。第２ステージ動作では、入出力データラッチ回路にラッチした選択されたビット線ペアのデータを主入出力線ペアに送信し、読み出し動作を実行する。
【発明の効果】
【０００６】
上記に基づいて、本発明は、メモリデバイス及びその動作方法を提案する。主入出力線ペアとローカル入出力線ペアとの間には、入出力データラッチ回路が設けられ、書き込み又は読み出しをしたいデータをラッチする。目標データを主入出力線ペアとローカル入出力線ペアの間に一時的に保存することで、アクセス動作を第１ステージ動作と第２ステージ動作に分割することができ、アクセス動作にパイプライン構造をもたせることを達成する。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態によるメモリデバイスの回路説明図である。
【図２Ａ】本発明の実施形態による読み出し動作のタイミング図である。
【図２Ｂ】本発明の実施形態による書き込み動作のタイミング図である。
【図３】本発明の実施形態による書き込み読み出し同期動作タイミング図である。
【図４】本発明の他の実施形態によるメモリデバイスの回路説明図である。
【図５】本発明の実施形態によるマスク書き込み（ｍａｓｋｅｄ−ｗｒｉｔｅ）動作のタイミング図である。
【図６】本発明の他の実施形態による書き込みマスク動作のタイミング図である。
【図７】本発明の実施形態によるメモリデバイスの動作方法のフロー図である。
【図８】本発明の他の実施形態によるメモリデバイスの動作方法のフロー図である。
【発明を実施するための形態】
【０００８】
本発明の上記特徴及び利点を分かり易くするために、実施形態を挙げ、図面を合わせて以下のとおり詳細を説明する。
【０００９】
本発明を理解し易くするために、以下に実施形態を挙げ、本発明がそれに基づいて実施できる範例とする。また、可能な限りにおいて、図面及び実施形態で同一の符号を使用した要素／部材／ステップは、同一又は類似するコンポーネントを表している。
【００１０】
以下の実施形態では、ＤＲＡＭを実施範例とし、本発明のメモリデバイス及びその動作方法を説明する。但し、本発明は、メモリデバイスのタイプを制限するものではない。
【００１１】
図１は、本発明の実施形態によるメモリデバイスの回路説明図である。図１を参照し、メモリデバイス１００は、少なくとも入出力データラッチ回路１１０、ビット線センスアンプ回路ＢＬＳＡ及びメモリセルアレイＭＡを含む。メモリセルアレイＭＡは、アレイを呈して配列された複数のメモリセルで構成される。これらのメモリセルは、複数のワード線と複数のビット線ペアを接続する。説明を簡単にするために、図１のメモリセルアレイＭＡは、例としてワード線ＷＬ上の２つのメモリセルＭＣ１とＭＣ２のみを示している。メモリセルＭＣ１は、ビット線ペアＢＬ１に結合される。ビット線ペアＢＬ１は、ビット線ＢＬＴ１と相補ビット線ＢＬＢ１を含む。メモリセルＭＣ２は、ビット線ペアＢＬ２に結合される。ビット線ペアＢＬ２は、ビット線ＢＬＴ２と相補ビット線ＢＬＢ２を含む。
【００１２】
入出力データラッチ回路１１０は、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合される。主入出力線ペアＭＩＯは、主入出力線ＭＩＯＴと相補主入出力線ＭＩＯＢを含む。ローカル入出力線ペアＬＩＯは、ローカル入出力線ＬＩＯＴと相補ローカル入出力線ＬＩＯＢを含む。入出力データラッチ回路１１０は、メモリセルアレイＭＡに書き込むデータ又はローカル入出力線ペアＬＩＯから出力するメモリセルアレイＭＡのデータをラッチすることに使用される。
【００１３】
ローカル入出力線ペアＬＩＯは、ビット線センスアンプ回路ＢＬＳＡを介して、複数のビット線ペア、例えば、ビット線ペアＢＬ１、ＢＬ２に結合される。列選択信号ＣＳＬｎは、スイッチＴＣを制御して、ローカル入出力線ペアＬＩＯとビット線ペアＢＬｎを導通させ、ここで、ｎは整数である。ビット線センスアンプ回路ＢＬＳＡは、ビット線ペアの電位信号をセンシングし、増幅することに使用される。ビット線センスアンプ回路ＢＬＳＡは、複数のセンスアンプデータラッチＳＡＤＬを更に含む。これらのセンスアンプデータラッチＳＡＤＬは、これらのビット線ペアの間に接続され、これらのビット線ペアのデータを保存するために使用される。
【００１４】
主センシング駆動回路１２０は、主入出力線ペアＭＩＯに結合され、駆動イネーブル信号ＤＲ_ＥＮ及びセンスイネーブル信号ＳＡ_ＥＮによって制御される。駆動イネーブル信号ＤＲ_ＥＮが主センシング駆動回路１２０を有効にする時、メモリデバイス１００は、メモリセルアレイＭＡに書き込み動作を実行する。主入出力線ペアＭＩＯは、主センシング駆動回路１２０から書き込みデータを受信し、ローカル入出力線ペアＬＩＯは、入出力データラッチ回路１１０を介して主入出力線ペアＭＩＯから書き込みデータを受信し、対応するビット線ペアのセンスアンプデータラッチＳＡＤＬに書き込みデータを送信する。センサイネーブル信号ＳＡ_ＥＮが主センシング駆動回路１２０を有効にする時、メモリデバイス１００は、メモリセルアレイＭＡに読み出し動作を実行する。センスアンプデータラッチＳＡＤＬに保存された読み出しデータは、ローカル入出力線ペアＬＩＯを介して入出力データラッチ回路１１０に送信され、入出力データラッチ回路１１０にラッチされる。次に、入出力データラッチ回路１１０から主入出力線ペアのＭＩＯに読み出しデータが送信される。最後に、主センシング駆動回路１２０は、主入出力線ペアＭＩＯの読み出しデータをセンシングする。
【００１５】
言い換えれば、本実施形態では、メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、メモリデバイス１００は、２段階式動作を実行して、これらのビット線ペアの選択されたビット線ペアのデータを入力又は出力する。例えば、アクセスされるメモリセルがメモリセルＭＣ１であるため、ビット線ペアがビット線ペアＢＬ１として選択される。選択されたビット線ペアＢＬ１は、２段階式動作の１つのステージ動作においてのみローカル入出力線ペアＬＩＯに接続される。２段階式動作のもう１つのステージ動作では、入出力データラッチ回路１１０にラッチした選択されたビット線ペアＢＬ１のデータが主入出力線ペアＭＩＯに送信される。
【００１６】
より具体的には、前述の２段階式動作は、第１ステージ動作及び第２ステージ動作を含む。メモリデバイス１００がメモリセルＭＣ１に読み出し動作を実行する時、第１ステージ動作では、選択されたビット線ペアＢＬ１のデータが対応するセンスアンプデータラッチＳＡＤＬから入出力データラッチ回路１１０にラッチされ、第２ステージ動作では、入出力データラッチ回路１１０でラッチされたデータが主入出力線ペアＭＩＯに転送される。メモリデバイス１００がメモリセルＭＣ１で書き込み動作を実行する時、第１ステージ動作では、書き込みデータが主入出力線ＭＩＯから入出力データラッチ回路１１０にラッチされ、第２ステージ動作では、入出力データラッチ回路１１０にラッチした書き込みデータが選択されたビット線ＢＬ１に対応するセンスアンプデータラッチＳＡＤＬに送信される。
【００１７】
以下、実施の詳細を更に説明する。
【００１８】
図２Ａを参照し、本発明の実施形態による読み出し動作のタイミング図であり、図２Ｂは、本発明の実施形態による書き込み動作のタイミング図である。図１〜図２Ｂを併せて参照する。本実施形態では、入出力データラッチ回路１１０は、読み出しデータラッチ回路ＲＤＬと書き込みデータラッチ回路ＷＤＬを含む。読み出しデータラッチ回路ＲＤＬは、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合され、読み出し入力信号ＲＤＩＮと読み出し出力信号ＲＤＯＵＴによって制御される。書き込みデータラッチ回路ＷＤＬは、主入出力線ペアＭＩＯとローカル入出力線ペアＬＩＯとの間に結合され、書き込み入力信号ＷＤＩＮと書き込み出力信号ＷＤＯＵＴによって制御される。
【００１９】
図２Ａを参照し、メモリデバイス１００が読み出し動作ＲＥＡＤを実行する時、毎回、読み出し動作ＲＥＡＤは、第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２の２つのステージに分割される。第１ステージ動作ＳＴ１では、列選択信号ＣＳＬ１は、ビット線ペアＢＬ１とローカル入出力線ペアＬＩＯを選択的に導通させる。ビット線ＢＬＴ１と相補ビット線ＢＬＢ１との間のセンスアンプデータラッチＳＡＤＬは、読み出しデータＲＤをローカル入出力線ペアＬＩＯに送信する。このほか、読み出し入力信号ＲＤＩＮは、読み出しデータラッチ回路ＲＤＬにローカル入出力線ペアＬＩＯから受信させ、読み出しデータＲＤをラッチさせる。第２ステージ動作ＳＴ２では、読み出し出力信号ＲＤＯＵＴは、読み出しデータラッチ回路ＲＤＬにラッチした読み出しデータＲＤを主入出力線ペアＭＩＯに送信させ、センサイネーブル信号ＳＡ_ＥＮは、主センシング駆動回路１２０に主入出力線ペアＭＩＯの読み出しデータＲＤをセンシングさせる。
【００２０】
特に、説明すべきこととして、読み出し動作ＲＥＡＤの第２ステージ動作ＳＴ２では、列選択信号ＣＳＬ１は、既に無効状態になっており、ビット線ペアＢＬ１とローカル入出力線ペアＬＩＯは非導通である。本実施形態の読み出し動作ＲＥＡＤでは、第１ステージ動作ＳＴ１の時間の長さは、第２ステージ動作ＳＴ２と同じであり、時間の長さは、何れもｔＣＯＲであり、時間の長さｔＣＯＲは、メモリデバイス１００の列選択周期と同じである。列選択周期は、各列（ｃｏｌｕｍｎ）が開始されるパルス周期である。
【００２１】
図２Ｂを参照し、メモリデバイス１００が書き込み動作ＷＲＩＴＥを実行する時、毎回、書き込み動作ＷＲＩＴＥは、同様に第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２の２つのステージに分割される。第１ステージ動作ＳＴ１では、駆動イネーブル信号ＤＲ_ＥＮが有効状態であり、主センシング駆動回路１２０は、書き込みデータＷＤを主入出力線ペアＭＩＯに送信する。書き込み入力信号ＷＤＩＮは、書き込みデータラッチ回路ＷＤＬに主入出力線ペアＭＩＯから書き込みデータＷＤを受信させ、それをラッチさせる。第２ステージ動作ＳＴ２では、書き込み出力信号ＷＤＯＵＴは、書き込みデータラッチ回路ＷＤＬにラッチした書き込みデータＷＤをローカル入出力線ペアＬＩＯに出力させる。このほか、列選択信号ＣＳＬ１は、ビット線ペアＢＬ１をローカル入出力線ペアＬＩＯに導通させる。書き込みデータＷＤは、ビット線ペアＢＬ１に対応するセンスアンプデータラッチＳＡＤＬに送信される。最後に書き込みデータＷＤは、メモリセルＭＣ１に書き込まれる。
【００２２】
特に説明すべきこととして、書き込み動作ＷＲＩＴＥの第１ステージ動作ＳＴ１では、列選択信号ＣＳＬ１は、無効状態にあり、ビット線ペアＢＬ１は、ローカル入出力線ペアＬＩＯに接続されていない。本実施形態の書き込み動作ＷＲＩＴＥでは、第１ステージ動作ＳＴ１の時間の長さは、第２ステージ動作ＳＴ２と同じであり、時間の長さは、何れもｔＣＯＷであり、時間の長さｔＣＯＷは、メモリデバイス１００の列選択周期と同じである。
【００２３】
本実施形態では、書き込み動作ＷＲＩＴＥであるか、読み出し動作ＲＥＡＤの２段階式動作であるかにかかわらず、各ステージ動作の時間の長さは同じである。読み出し動作ＲＥＡＤの第１ステージ動作ＳＴ１及び第２ステージ動作ＳＴ２の時間は、何れもｔＣＯＲである。書き込み動作ＷＲＩＴＥの第１ステージ動作ＳＴ１及び第２ステージ動作ＳＴ２の時間は、何れもｔＣＯＷである。また、本実施形態の２段階式動作の時間の長さは、書き込み動作ＷＲＩＴＥにおいても読み出し動作ＲＥＡＤにおいても同じである。読み出し動作ＲＥＡＤの時間の長さｔＣＯＲは、書き込み動作ＷＲＩＴＥの時間の長さｔＣＯＷと同じである。ここで、各ステージ動作の時間の長さは、何れも１つの列選択周期である。
【００２４】
入出力データラッチ回路１１０を介して書き込みデータＷＤ及び読み出しデータＲＤをラッチし、メモリデバイス１００は、書き込み動作ＷＲＩＴＥであるか、読み出し動作ＲＥＡＤであるかに関わらず、何れも２段階式動作を採用することができるため、メモリデバイス１００は、パイプライン構造を有し、複数のコマンドを並列して実行することができる。
【００２５】
図３は、本発明の実施形態による書き込み読み出し同期（ｒｅａｄ-ｗｈｉｌｅ-ｗｒｉｔｅ，ＲＷＷ）動作のタイミング図である。図３を参照し、メモリデバイス１００が書き込み読み出し同期動作ＲＷＷを実行する時、毎回、書き込み読み出し同期動作ＲＷＷは、第１ステージ動作ＳＴ１と第２ステージ動作ＳＴ２の２つのステージに分割される。第１ステージ動作ＳＴ１では、駆動イネーブル信号ＤＲ_ＥＮが有効状態であり、主センシング駆動回路１２０は、書き込みデータＷＤを主入出力線ペアＭＩＯに送信する。書き込み入力信号ＷＤＩＮは、書き込みデータラッチ回路ＷＤＬを有効にさせ、主入出力線ペアＭＩＯから書き込みデータＷＤを受信させ、書き込みデータＷＤをラッチさせる。同時に、読み出し入力信号ＲＤＩＮは、読み出しデータラッチ回路ＲＤＬを有効にさせ、ローカル入出力線ペアＬＩＯから読み出しデータＲＤを受信させ、ラッチさせる。第１ステージ動作ＳＴ１では、列選択信号ＣＳＬ１は、選択的にビット線ペアＢＬ１をローカル入出力線ペアＬＩＯに導通させる。読み出しデータＲＤは、ビット線ペアＢＬ１に接続するセンスアンプデータラッチＳＡＤＬから読み出しデータラッチ回路ＲＤＬに送信される。
【００２６】
言い換えれば、第１ステージ動作ＳＴ１では、メモリデバイス１００は、書き込みデータＷＤを書き込みデータラッチ回路ＷＤＬに入力すること及びメモリセルＭＣ１から読み出しデータＲＤを読み出しデータラッチ回路ＲＤＬに入力することを並列に実行することができる。
【００２７】
第２ステージ動作ＳＴ２では、書き込み出力信号ＷＤＯＵＴは、書き込みデータラッチ回路ＷＤＬを制御して、ラッチされた書き込みデータＷＤをローカル入出力線ペアＬＩＯに出力する。同時に、読み出し出力信号ＲＤＯＵＴは、読み出しデータラッチ回路ＲＤＬを制御して読み出しデータＲＤを主入出力線ペアＭＩＯに出力し、主センシング駆動回路１２０にメモリセルＭＣ１から読み出しデータＲＤをセンシングさせる。このほか、列選択信号ＣＳＬ２は、選択的にビット線ペアＢＬ２をローカル入出力線ＬＩＯに導通させる。書き込みデータＷＤは、ビット線ペアＢＬ２に対応するセンスアンプデータラッチＳＡＤＬに送信される。書き込みデータＷＤは、メモリセルＭＣ２に書き込まれる。
【００２８】
簡単に述べれば、第２ステージ動作ＳＴ２では、メモリデバイス１００は、書き込みデータラッチ回路ＷＤＬから書き込みデータＷＤを出力すること及び読み出しデータラッチ回路ＲＤＬからメモリセルＭＣ１の読み出しデータＲＤを出力することを並列に実行することができる。メモリデバイス１００は、第２ステージ動作ＳＴ２でメモリセルＭＣ１の読み出しデータをセンシングしながら、書き込みデータＷＤをメモリセルＭＣ２に書き込むことができる。
【００２９】
本実施形態では、書き込み時読み出し動作ＲＷＷの第１ステージ動作ＳＴ１の時間の長さは、第２ステージ動作ＳＴ２の時間の長さと同じであり、且つ１つの列選択周期であることができる。例えば、書き込み読み出し同期動作ＲＷＷの時間の長さは、時間の長さｔＣＯＲの２倍（２*ｔＣＯＲ）又は時間の長さｔＣＯＷの２倍（２*ｔＣＯＷ）に等しいことができる。
【００３０】
図４は、本発明の他の実施形態によるメモリデバイスの回路説明図である。図４を参照し、メモリデバイス２００は、メモリデバイス１００と類似しており、且つ上述の各種実施形態を実施することができる。メモリデバイス２００とメモリデバイス１００の違いは、メモリデバイス２００がエラー訂正（ＥＣＣ）回路２１０を更に含むことにある。ＥＣＣ回路２１０は、選択したビット線ペアからのデータにエラー検査と訂正を実行することに使用される。
【００３１】
図５は、本発明の実施形態によるマスク書き込み（ｍａｓｋｅｄ−ｗｒｉｔｅ）動作のタイミング図である。メモリデバイス２００は、図５の実施形態を実施することができ、図４に合わせて図５を参照する。メモリデバイス２００は、第１マスク書き込みコマンドＭＷＲ１及び第２マスク書き込みコマンドＭＷＲ２を順に受信し、読み出し変更−書き込み（ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅ）動作３０１及び読み出し−修正−書き込み動作３０２を対応して実行する。読み出し−修正−書き込み動作３０１又は３０２を実行する過程で、読み出し動作ＲＥＡＤの実行後、ＥＣＣ回路２１０は、読み出したデータに対してエラー検査訂正ステップ３１０を実行する。また、書き込み動作ＷＲＩＴＥを実行する前に、メモリデバイス２００は、データ送信ステップ３２０及びパリティ生成（ｐａｒｉｔｙ  ｇｅｎｅｒａｔｉｏｎ）ステップ３３０も実行する必要がある。読み出し動作ＲＥＡＤ及び書き込み動作ＷＲＩＴＥの実施の詳細については、上記の実施形態の説明を参照することができる。マスク書き込みコマンド（ＭＷＲ１又はＭＷＲ２）から開始して時間Ｔ０を経た後、メモリデバイス２００は、初めてデータ送信ステップ３２０とパリティデータ生成ステップ３３０の実行を開始する。パリティ生成ステップ３３０で、例えば、読みだしたデータと書き込むデータを結合させてパリティ生成を行っている。
【００３２】
本実施形態では、読み出し動作ＲＥＡＤと書き込み動作ＷＲＩＴＥの周期長は同じであり、何れも時間の長さＴである。時間の長さＴは、２つの列選択周期、例えば、２*ｔＣＯＲ又は２*ｔＣＯＷに等しい。読み出し動作ＲＥＡＤ及び書き込み動作ＷＲＩＴＥについて、２段階式動作の各ステージ動作の時間の長さは、何れも１つの列選択周期に等しいことができる。メモリデバイス２００が選択されたビット線ペアに読み出し−修正−書き込み動作３０１又は３０２を実行する時、選択されたビット線ペアの読み出し動作ＲＥＡＤを行う開始時間は、選択されたビット線ペアの書き込み動作ＷＲＩＴＥを行う開始時間よりも少なくとも時間の長さＴの２倍早く、即ち、メモリデバイス２００は、読み出し動作ＲＥＡＤが実行開始後、少なくとも４つの列選択周期を経過してから書き込み動作ＷＲＩＴＥの実行を開始する。言い換えれば、本実施形態の読み出し−修正−書き込み動作では、読み出し動作ＲＥＡＤが開始される時間点は、書き込み動作ＷＲＩＴＥが開始される時間点よりもｍ*Ｔだけ早く、ここで、ｍは２以上の整数である。
【００３３】
述べておくべきこととして、第１マスク書き込みコマンドＭＷＲ１と第２マスク書き込みコマンドＭＷＲ２の時間間隔ｔＣＣＤは、ｎ*Ｔに短縮することができ、ここで、ｎは１以上の整数である。即ち、本実施形態の最小列アドレス間の遅延時間は、少なくとも２つの列選択周期に短縮することができるため、メモリデバイス２００の動作速度に向上させることができる。
【００３４】
図６は、本発明の実施形態による書き込みマスク動作のタイミング図である。メモリデバイス２００は、図６の実施形態を実施することができ、図４に合わせて図６を参照する。メモリデバイス２００は、第１マスク書き込みコマンドＭＷＲ１及び第２マスク書き込みコマンドＭＷＲ２を順に受信し、読み出し変更−書き込み動作４０１及び読み出し−修正−書き込み動作４０２を対応して実行する。読み出し−修正−書き込み動作４０１又は４０２を実行する過程で、読み出し動作ＲＥＡＤの実行後、ＥＣＣ回路２１０は、読み出したデータに対してエラー検査訂正ステップ３１０を実行する。図５の実施形態のフローと同様に、メモリデバイス２００は、データがメモリセルに書き戻される前にデータ送信ステップ３２０とパリティデータ生成ステップ３３０を実行する。
【００３５】
本実施形態では、メモリデバイス２００は、読み出し／書き込み機能を有する。メモリデバイス２００は、ステップ３３０の後に書き込み読み出し同期動作ＲＷＷを実行する。メモリデバイス２００が読み出し−修正−書き込み動作４０１においてデータをメモリセルに書き戻す動作を実行する時、同時に読み出し−修正−書き込み動作４０２においてメモリセルからデータを読み出す動作を実行することができる。このようにして、メモリデバイス２００のアクセス速度を加速することができる。書き込み読み出し同期動作ＲＷＷ、読み出し動作ＲＥＡＤ及び書き込み動作ＷＲＩＴＥの実施の詳細は、上記の実施形態を参照することができる。
【００３６】
本実施形態では、書き込み読み出し同期動作ＲＷＷ、読み出し動作ＲＥＡＤ及び書き込み動作ＷＲＩＴＥの周期長は同じであり、何れも時間の長さＴである。ここで、時間の長さＴは、２つの列選択周期、例えば、２*ｔＣＯＲ又は２*ｔＣＯＷに等しい。メモリデバイス２００が選択されたビット線に読み出し−修正−書き込み動作４０１又は４０２を実行する時、読み出し動作ＲＥＡＤの開始の時間点は、書き込み読み出し同期動作ＲＷＷ又は書き込み動作ＷＲＩＴＥよりもｍ*Ｔだけ早く、ここで、ｍは２以上の整数である。
【００３７】
述べておくべきこととして、第１マスク書き込みコマンドＭＷＲ１と第２マスク書き込みコマンドＭＷＲ２の時間間隔ｔＣＣＤもｍ*Ｔに短縮される。即ち、本実施形態の最小列アドレス間の遅延時間は、少なくとも４つの列選択周期に短縮することができる。
【００３８】
図７は、本発明の実施形態によるメモリデバイス動作方法のフロー図である。図７を参照し、図７の動作方法は、図１〜図６の実施形態の読み出し動作ＲＥＡＤに適用される。以下、上記の実施形態の部材符号を用いて図７の動作方法を説明する。
【００３９】
ステップＳ７１０では、第１ステージ動作ＳＴ１において、センスアンプデータラッチＳＡＤＬに保存された選択されたビット線ペアのデータを入出力データラッチ回路１１０にラッチする。ステップＳ７２０では、第２ステージ動作ＳＴ２において、入出力データラッチ回路１１０にラッチした選択されたビット線ペアのデータを主入出力線ペアＭＩＯに送信し、読み出し動作ＲＥＡＤを実行する。
【００４０】
図８は、本発明の他の実施形態によるメモリデバイスの動作方法のフロー図である。図８を参照し、図７の動作方法は、図１〜図６の実施形態の書き込み動作ＷＲＩＴＥに適用される。以下、上記実施形態の部材符号を用いて図８の動作方法を説明する。
【００４１】
ステップＳ８１０では、第１ステージ動作ＳＴ１において、主入出力線ペアＭＩＯの書き込みデータを入出力データラッチ回路１１０にラッチする。ステップＳ８２０では、第２ステージ動作ＳＴ２において、入出力データラッチ回路１１０でラッチした書き込みデータを選択されたビット線ペアに対応するセンスアンプデータラッチＳＡＤＬに送信し、書き込み動作を実行する。
【００４２】
図７及び図８の各ステップは、図１〜図６の実施形態で詳細に説明されており、当業者は、前述の説明から十分な提案及び教示を得ることができるので、ここでは再度説明しない。
【００４３】
要約すると、本発明のメモリデバイスは、主入出力線ペアとローカル入出力線ペアとの間に設けられた入出力データラッチ回路によってアクセス動作を、データをビット線ペアのセンスアンプデータラッチから入出力データラッチ回路に送信すること及び入出力データラッチ回路にラッチしたデータを主入出力線ペアに送信することの２つのステージに分割する。従って、メモリデバイスは、パイプライン構造を有し、複数のコマンドを並列に実行することができる。これにより、メモリデバイスのアクセス速度を改善する。本発明の実施形態は、上記メモリデバイスに適用される動作方向も提示している。
【００４４】
本発明は、実施形態を上記のように開示したが、本発明を限定するためのものではなく、当業者は、本発明の精神を逸脱しない範囲において、いくらかの変更と修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲を基準とするものである。
【符号の説明】
【００４５】
１００  メモリデバイス
１１０  入出力データラッチ回路
１２０  主センシング駆動回路
２１０  ＥＣＣ回路
３０１、３０２、４０１、４０２  読み出し−修正−書き込み動作
３１０  エラー検査訂正ステップ
３２０  データ送信ステップ
３３０  パリティデータ生成ステップ
ＢＬＳＡ  ビット線センスアンプ回路
ＢＬ１、ＢＬ２  ビット線ペア
ＢＬＴ１、ＢＬＢＴ２  ビット線
ＢＬＢ１、ＢＬＢ２  相補ビット線
ＣＳＬ１、ＣＳＬ２  列選択信号
ＤＲ_ＥＮ  駆動イネーブル信号
ＬＩＯ  ローカル入出力線ペア
ＬＩＯＴ  ローカル入出力線
ＬＩＯＢ  相補ローカル入出力線
ＭＡ  メモリセルアレイ
ＭＩＯ  主入出力線ペア
ＭＩＯＴ  主入出力線
ＭＩＯＢ  相補主入出力線
ＭＣ１、ＭＣ２  メモリセル
ＭＷＲ１  第１マスク書き込みコマンド
ＭＷＲ２  第２マスク書き込みコマンド
Ｍ  整数
ＲＤ  読み出しデータ
ＲＤＩＮ  読み出し入力信号
ＲＤＯＵＴ  読み出し出力信号
ＲＤＬ  読み出しデータラッチ回路
ＲＥＡＤ  読み出し動作
ＲＷＷ  書き込み読み出し同期動作
ＳＡＤＬ  センスアンプデータラッチ
ＳＡ_ＥＮ  センサイネーブル信号
ＳＴ１  第１ステージ動作
ＳＴ２  第２ステージ動作
ＴＣ  スイッチ
Ｔ０  時間
ｔＣＣＤ  時間間隔
ｔＣＯＲ、ｔＣＯＷ、Ｔ  時間の長さ
ＷＬ  ワード線
ＷＤ  書き込みデータ
ＷＤＬ  書き込みデータラッチ回路
ＷＤＩＮ  書き込み入力信号
ＷＤＯＵＴ  書き込み出力信号
ＷＲＩＴＥ  書き込み動作
Ｓ７１０、Ｓ７２０、Ｓ８１０、Ｓ８２０  メモリデバイスの動作方法のステップ
【図１】
2022000832.tif 000003
【図２Ａ】
2022000832.tif 000004
【図２Ｂ】
2022000832.tif 000005
【図３】
2022000832.tif 000006
【図４】
2022000832.tif 000007
【図５】
2022000832.tif 000008
【図６】
2022000832.tif 000009
【図７】
2022000832.tif 000010
【図８】
2022000832.tif 000011
【手続補正書】
【提出日】令和3年9月17日(2021.9.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主入出力線ペアとローカル入出力線ペアとの間に結合される入出力データラッチ回路と、
ビット線センスアンプ回路と、
を含み、
前記ローカル入出力線ペアが前記ビット線センスアンプ回路を介して複数のビット線ペアに結合され、
メモリデバイスは読み出し動作、または書き込み動作のいずれか一方を行う場合に、前記メモリデバイスは、２段階式動作を実行して前記複数のビット線ペアのうちの選択されたビット線ペアのデータを入力又は出力し、
前記選択されたビット線ペアは、前記２段階式動作の１つのステージ動作においてのみ前記ローカル入出力線ペアに導通され、前記２段階式動作のもう１つのステージ動作では、前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータは、前記主入出力線ペアに送信され、
前記ビット線センスアンプ回路は、前記複数のビット線ペアのデータを保存するための複数のセンスアンプデータラッチを含み、
前記２段階式動作は、第１ステージ動作と第２ステージ動作を含み、
前記メモリデバイスが読み出し動作を実行する時、前記第１ステージ動作では、前記選択されたビット線ペアのデータが対応する前記センスアンプデータラッチから前記入出力データラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが書き込み動作を実行する時、前記第１ステージ動作では、書き込みデータが前記主入出力線ペアから前記入出力データラッチ回路にラッチされ、及び前記第２ステージ動作では、前記入出力データラッチ回路にラッチされた前記書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、メモリデバイス。
【請求項２】
前記入出力データラッチ回路は、
前記主入出力線ペアと前記ローカル入出力線ペアとの間に結合される読み出しデータラッチ回路と、
前記主入出力線ペアと前記ローカル入出力線ペアの間に結合される書き込みデータラッチ回路と、
を含み、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記読み出しデータラッチ回路は、前記選択されたビット線ペアのデータを受信し、前記第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力線ペアに送信され、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記書き込みデータラッチ回路が書き込みデータを受信し、前記第２ステージ動作では、書き込みデータラッチ回路にラッチされた書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信される、請求項２に記載のメモリデバイス。
【請求項３】
前記メモリデバイスが書き込み読み出し同期動作を実行する時、書き込み時読み出し周期は、２つの列選択周期を含み、且つ前記入出力データラッチ回路は、読み出しデータラッチ回路と書き込みデータラッチ回路を含み、
前記書き込み時読み出し周期中の最初の前記列選択周期において、前記読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ前記書き込みデータラッチ回路は、前記主入出力線ペアから書き込みデータを受信し、前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信し、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであり、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞれ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、請求項１に記載のメモリデバイス。
【請求項４】
前記選択されたビット線ペアのデータにエラー検査及び訂正を行うためのエラー訂正回路を更に含み、
前記メモリデバイスは、読み出し−修正−書き込み動作を行う過程で前記書き込み読み出し同期動作を実行し、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択されたビット線ペアに実行する前記書き込み読み出し同期動作又は書き込み動作の開始時間よりも少なくとも２つの前記書き込み時読み出し周期だけ早い、請求項３に記載のメモリデバイス。
【請求項５】
列アドレス間の遅延時間は、少なくとも1つの前記書き込み読み出し同期周期であり、前記書き込み読み出し同期周期の整数倍である、請求項４に記載のメモリデバイス。
【請求項６】
前記選択されたビット線ペアのデータにエラー検査及び訂正を行うためのエラー訂正回路を更に含み、
読み出し動作及び書き込み動作の周期長は、何れも２つの列選択周期に等しく、前記２段階式動作の各前記ステージ動作の時間の長さは、何れも１つの前記列選択周期に等しく、前記メモリデバイスが前記選択されたビット線ペアに読み出し−修正−書き込み動作を実行する時、前記選択されたビット線ペアに実行する読み出し動作の開始時間は、前記選択されたビット線ペアに実行する前記書き込み動作の開始時間よりも少なくとも４つの前記列選択周期だけ早い、請求項１に記載のメモリデバイス。
【請求項７】
列アドレス間の遅延時間は、前記列選択周期の少なくとも２周期分であり、前記列選択周期の２周期の整数倍である請求項６に記載のメモリデバイス。
【請求項８】
前記２段階式動作の各前記ステージ動作の時間の長さが同じである、請求項１に記載のメモリデバイス。
【請求項９】
前記２段階式動作の時間の長さは、書き込み動作と読み出し動作とにおいて同じである、請求項８に記載のメモリデバイス。
【請求項１０】
メモリデバイスが読み出し動作を実行する時、第１ステージ動作において、センスアンプデータラッチが保存する選択されたビット線ペアのデータを入出力データラッチ回路にラッチするステップと、
第２ステージ動作において、前記入出力データラッチ回路にラッチした前記選択されたビット線ペアのデータを主入出力線ペアに送信するステップと、
メモリデバイスが書き込み動作を実行する時、前記第１ステージ動作において、主入出力線ペアの書き込みデータを前記入出力データラッチ回路にラッチするステップと、
前記第２ステージ動作において、前記入出力データラッチ回路にラッチした前記書き込みデータを前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信するステップを含む、メモリデバイスの動作方法。
【請求項１１】
前記読み出し動作及び前記書き込み動作を実行するステップは、
前記メモリデバイスが前記読み出し動作を実行する時、前記第１ステージ動作では、前記入出力データラッチ回路の読み出しデータラッチ回路が前記選択されたビット線ペアのデータを受信し、第２ステージ動作では、前記読み出しデータラッチ回路にラッチされたデータが前記主入出力線ペアに送信されるステップと、
前記メモリデバイスが前記書き込み動作を実行する時、前記第１ステージ動作では、前記入出力データラッチ回路の書き込みデータラッチ回路が前記書き込みデータを受信し、前記第２ステージ動作では、前記書き込みデータラッチ回路にラッチした前記書き込みデータが前記選択されたビット線ペアに対応する前記センスアンプデータラッチに送信されるステップと、
を更に含む、請求項１０に記載の動作方法。
【請求項１２】
書き込み読み出し同期動作の書き込み時読み出し周期は、２つの列選択周期を含み、前記動作方法は、
前記書き込み時読み出し周期の最初の前記列選択周期において、前記読み出しデータラッチ回路は、第１センスアンプデータラッチから第１ビット線ペアのデータを受信し、且つ前記書き込みデータラッチ回路は、前記主入出力線ペアから前記書き込みデータを受信するステップと、
前記書き込み時読み出し周期の２番目の前記列選択周期において、前記書き込みデータラッチ回路は、前記書き込みデータを第２センスアンプデータラッチに提供し、且つ前記読み出しデータラッチ回路は、前記第１ビット線ペアのデータを前記主入出力線ペアに送信するステップと、
を更に含み、
前記第１ビット線ペアと第２ビット線ペアは、前記複数のビット線ペアのうちの２つであり、前記第１センスアンプデータラッチと前記第２センスアンプデータラッチは、それぞれ前記第１ビット線ペアと前記第２ビット線ペアのデータを保存する、請求項１１に記載の動法。