(57)【要約】【課題】複数のＩＰを搭載するＬＳＩにおいて、アイソレーションテスト回路挿入による配線混雑や信号なまりの発生を回避する。【解決手段】ＬＳＩに搭載された各ＩＰブロック６０１〜６０６内に、テスト入力信号（またはテスト入力中継信号）と通常入力信号のいずれかを選択するテスト切替セレクタ６３１〜６３６と、テスト入力信号（またはテスト入力中継信号）を中継するテスト信号中継バッファ６２１〜６２６とを備えたアイソレーションテスト回路を形成し、フロアプランあるいはレイアウト配置情報を基にして、近接する前記アイソレーションテスト回路を一筆書きで接続するテスト入力信号６０９およびテスト入力中継信号６１０〜６１４の配線が最短になるように結線する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
ＬＳＩに搭載されるＩＰに付加されるアイソレーションテスト回路であって、
テスト入力信号または通常入力信号を選択し前記ＩＰへ入力させるテスト切替セレクタと、
前記テスト入力信号を中継して他のＩＰへ伝播させるテスト入力中継信号を得るテスト信号中継バッファと、
を備えることを特徴とするアイソレーションテスト回路。
【請求項２】
前記テスト入力信号の遅延時間を調整するタイミング調整フリップフロップを備え、前記テスト切替セレクタは、タイミング調整されたテスト入力信号または通常入力信号を選択することを特徴とする請求項１記載のアイソレーションテスト回路。
【請求項３】
請求項１または請求項２記載のアイソレーションテスト回路が付加された複数のＩＰを搭載するＬＳＩのテスト回路最適化方法であって、
レイアウト配置処理を行う前に、ＬＳＩのフロアプラン情報を基にして、近接する前記アイソレーションテスト回路を順次一筆書きに接続していくテスト回路近接結線処理を行うことを特徴とするテスト回路最適化方法。
【請求項４】
請求項１または請求項２記載のアイソレーションテスト回路が付加された複数のＩＰを搭載するＬＳＩのテスト回路最適化方法であって、
レイアウト配置処理を行った後に、実際の配置情報を基にして、近接する前記アイソレーションテスト回路を順次一筆書きに接続していくテスト回路近接結線処理を行うことを特徴とするテスト回路最適化方法。
【請求項５】
請求項１または請求項２記載のアイソレーションテスト回路が付加された複数のＩＰを搭載するＬＳＩのテスト回路最適化方法であって、
請求項３記載のテスト回路最適化方法を実施して作成したネットリストを用いてレイアウト配置処理を行った後に、請求項３記載のテスト回路最適化方法で行ったテスト回路近接結線処理による配線を削除し、レイアウト配置処理を行った後の実際の配置情報を基にして、近接する前記アイソレーションテスト回路を順次一筆書きに接続していくテスト回路近接再結線処理を行うことを特徴とするテスト回路最適化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩに搭載される複数のＩＰのアイソレーションテストを行うためのアイソレーションテスト回路およびテスト回路最適化方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの大規模化に伴いＬＳＩに搭載されるＩＰが非常に多くなっている。搭載されたＩＰの機能を確認するためには、各ＩＰの入力／出力端子をＬＳＩの外部端子に取り出すアイソレーションテスト回路の挿入が必要である。各ＩＰの入力／出力端子はＬＳＩの外部端子を共有して接続されるため、ＬＳＩの外部端子と各ＩＰの間は莫大な配線で接続されている。なお、ＩＰテストに関する従来技術は特許文献１等に開示されている。
【０００３】
【特許文献１】
特開２００１−２６７５１０号公報
【０００４】
図８は従来のアイソレーションテスト回路構造を示すＬＳＩの構成図である。図８において、ＬＳＩに搭載される各ＩＰブロック８０１〜８０６に対して、テスト入力端子８０７より入力される外部からのテスト入力信号８０９を１本の配線で結線しており、このような配線がアイソレーションテストに使用されるテスト入力信号の本数分挿入される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の方法では外部端子から各ＩＰに対して１対多の配線が多数挿入されるため、ＬＳＩのレイアウト設計において配線混雑や信号なまり等の問題が発生し、しばしばＬＳＩのフロアプランに破綻を引き起こし、チップサイズの増大や開発期間の遅延を招いていた。
【０００６】
本発明は上記従来の問題点を解決するもので、複数のＩＰを搭載するＬＳＩにおいて、アイソレーションテスト回路の挿入によるＬＳＩの配線混雑や信号なまりの発生を回避することができるアイソレーションテスト回路とテスト回路最適化方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この目的を達成するために、請求項１に記載のアイソレーションテスト回路は、ＬＳＩ（ＩＰブロック１０８）に搭載されるＩＰ（内部回路１０７）に付加されるアイソレーションテスト回路であって、テスト入力信号（テスト入力信号１０１）または通常入力信号（通常入力信号１０２）を選択し前記ＩＰへ入力させるテスト切替セレクタ（テスト切替セレクタ１０３）と、前記テスト入力信号を中継して他のＩＰへ伝播させるテスト入力中継信号を得るテスト信号中継バッファ（テスト信号中継バッファ１０４）とを備えるものである。
【０００８】
上記構成によれば、アイソレーションテスト回路が付加された各ＩＰブロックを経由してテスト入力信号がテスト入力中継信号として伝播するように全体のテスト回路を構成することができるため、テスト入力信号が複数のＩＰに対して１対多の配線になることがなく、テスト入力信号による配線混雑を緩和することができ、また、テスト信号中継バッファで中継されることでテスト入力信号の信号なまりを抑えることができる。
【０００９】
請求項２に係るアイソレーションテスト回路は、請求項１記載のアイソレーションテスト回路において、前記テスト入力信号の遅延時間を調整するタイミング調整フリップフロップ（タイミング調整フリップフロップ２０６）を備え、前記テスト切替セレクタは、タイミング調整されたテスト入力信号または通常入力信号を選択するものである。
【００１０】
上記構成によれば、請求項１記載のアイソレーションテスト回路の効果に加えて、テスト入力信号がタイミング調整フリップフロップを経由してＩＰに入力されることにより、テスト入力信号の伝播による遅延時間を調整することができるため、テスト入力信号の遅延による影響をなくし、安定した検査を実現することができる。
【００１１】
請求項３に係るテスト回路最適化方法は、請求項１または請求項２記載もしくは同等の機能を有するアイソレーションテスト回路が付加された複数のＩＰを搭載するＬＳＩのテスト回路最適化方法において、レイアウト配置処理を行う前に、ＬＳＩのフロアプラン情報を基にして、近接する前記アイソレーションテスト回路を順次一筆書きに接続していくテスト回路近接結線処理を行うものである。
【００１２】
上記構成によれば、各ＩＰブロックに挿入されたアイソレーションテスト回路間が最短の配線により一筆書きに接続されるため、テスト入力信号による配線混雑が緩和され、テスト入力信号の信号なまりが抑えられる。
【００１３】
請求項４に係るテスト回路最適化方法は、請求項１または請求項２記載もしくは同等の機能を有するアイソレーションテスト回路が付加された複数のＩＰを搭載するＬＳＩのテスト回路最適化方法において、レイアウト配置処理を行った後に、実際の配置情報を基にして、近接する前記アイソレーションテスト回路を順次一筆書きに接続していくテスト回路近接結線処理を行うものである。
【００１４】
上記構成によれば、各ＩＰブロックに挿入されたアイソレーションテスト回路間が実際に配置されている位置関係を考慮して最短の配線により一筆書きに接続されるため、テスト入力信号による配線混雑がより緩和され、テスト入力信号の信号なまりが抑えられる。
【００１５】
請求項５に係るテスト回路最適化方法は、請求項１または請求項２記載もしくは同等の機能を有するアイソレーションテスト回路が付加された複数のＩＰを搭載するＬＳＩのテスト回路最適化方法において、請求項３記載のテスト回路最適化方法を実施して作成したネットリストを用いてレイアウト配置処理を行った後に、請求項３記載のテスト回路最適化方法で行ったテスト回路近接結線処理による配線を削除し、レイアウト配置処理を行った後の実際の配置情報を基にして、近接する前記アイソレーションテスト回路を順次一筆書きに接続していくテスト回路近接再結線処理を行うものである。
【００１６】
上記構成によれば、各ＩＰブロックに挿入されたアイソレーションテスト回路間を接続し、これをレイアウト配置処理後に削除し、再度実際に配置されている位置関係を考慮して最短の配線により一筆書きに接続するため、テスト入力信号による配線混雑が最大限に低減され、テスト入力信号の信号なまりが抑えられるテスト回路の実装とレイアウトを実現することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態に係るアイソレーションテスト回路およびテスト回路最適化方法について図面を参照しながら説明する。
【００１８】
図１は本発明の第１の実施形態におけるアイソレーションテスト回路構造を示すブロック図である。図１において、１０１はテスト入力信号入力端子、１０２は通常入力信号入力端子、１０３はテスト切替セレクタ、１０４はテスト信号中継バッファ、１０５はテスト入力中継信号出力端子、１０７はＩＰブロックに収容されたＩＰの内部回路、１０８はＩＰブロックである。
【００１９】
ＩＰブロック１０８内において、テスト入力信号入力端子１０１のテスト入力信号と通常入力信号入力端子１０２の通常入力信号はテスト切替セレクタ１０３により選択されて内部回路１０７に入力する。さらに、テスト入力信号はテスト信号中継バッファ１０４により中継されてテスト入力中継信号出力端子１０５から外部へ出力される。
【００２０】
ＬＳＩに搭載される各ＩＰブロック内に図１に示したアイソレーションテスト回路を形成し、これらの回路を後述するテスト回路最適化方法に従って接続することにより、ＬＳＩ内に最適なアイソレーションテスト回路が構成されることで、テスト入力信号による配線混雑を緩和し、テスト入力信号の信号なまりを抑えることができる。
【００２１】
図２は本発明の第２の実施形態におけるアイソレーションテスト回路構造を示すブロック図である。図２において、２０１はテスト入力信号入力端子、２０２は通常入力信号入力端子、２０３はテスト切替セレクタ、２０４はテスト信号中継バッファ、２０５はテスト入力中継信号出力端子、２０６はタイミング調整フリップフロップ、２０７はＩＰブロックに収容されたＩＰの内部回路、２０８はＩＰブロックである。
【００２２】
ＩＰブロック２０８内において、テスト入力信号入力端子２０１のテスト入力信号は遅延による影響をなくすためのタイミング調整フリップフロップ２０６に入力され、タイミング調整フリップフロップ２０６の出力と通常入力信号入力端子２０２の通常入力信号はテスト切替セレクタ２０３により選択されて内部回路２０７に入力される。さらに、テスト入力信号はテスト信号中継バッファ２０４により中継されてテスト入力中継信号出力端子２０５から外部へ出力される。
【００２３】
ＬＳＩに搭載される各ＩＰブロック内に図２に示したアイソレーションテスト回路を形成し、これらの回路を後述するテスト回路最適化方法に従って接続することにより、ＬＳＩ内に最適なアイソレーションテスト回路が構成されることで、テスト入力信号による配線混雑を緩和し、テスト入力信号の信号なまりを抑え、かつ、テスト入力信号の遅延による影響を無くすることができ、安定した検査を実現することができる。
【００２４】
図３は本発明の第３の実施形態におけるテスト回路最適化方法を示す工程図であり、図４は本実施形態のテスト回路最適化方法を施したＬＳＩのアイソレーションテスト回路を示す構成図である。
【００２５】
図４において、４０１〜４０６はＩＰブロック、４０７はテスト入力端子、４０８はｎ番目のテスト入力端子、４０９はテスト入力信号、４１０〜４１４はテスト入力中継信号である。
【００２６】
本実施形態においては、まず、工程３０１でＬＳＩをレイアウトするための初期ネットリストを入力し、各ＩＰブロック４０１〜４０６に対して、工程３０２で図１および図２に示したようなアイソレーションテスト回路を挿入する。
【００２７】
次に、各ＩＰブロックに挿入されたアイソレーションテスト回路間の接続を行うために、工程３０３でフロアプランブロック配置情報を抽出し、その情報を基にして、工程３０５で各ＩＰブロック４０１〜４０６の位置関係を考慮して配線が最短になるように、テスト入力信号４０９とテスト入力中継信号４１０〜４１４を一筆書きの要領で結線するテスト回路近接結線処理を行い、その結果を工程３０６でテスト回路接続済みネットリストとして生成する。
【００２８】
最後に、テスト回路接続済みネットリストを用いて、工程３０８でレイアウト配置処理を行い、工程３１３でレイアウト配線処理を行うことで、アイソレーションテスト回路を搭載したＬＳＩのレイアウトが完了する。
【００２９】
これにより、各ＩＰブロックに挿入されたアイソレーションテスト回路間が最短の配線により一筆書きに接続されるため、テスト入力信号による配線混雑を緩和し、テスト入力信号の信号なまりを抑えることができるテスト回路の実装とレイアウトが実現される。
【００３０】
図５は本発明の第４の実施形態におけるテスト回路最適化方法を示す工程図であり、図６は本実施形態のテスト回路最適化方法を施したＬＳＩのアイソレーションテスト回路を示す構成図である。
【００３１】
図６において、６０１〜６０６はＩＰブロック、６０７はテスト入力端子、６０８はｎ番目のテスト入力端子、６０９はテスト入力信号、６１０〜６１４はテスト入力中継信号、６２１〜６２６はテスト信号中継バッファ、６３１〜６３６はテスト切替セレクタである。
【００３２】
本実施例においては、まず、工程５０１でＬＳＩをレイアウトするための初期ネットリストを入力し、各ＩＰブロック６０１〜６０６に対して、工程５０２で図１および図２に示したようなアイソレーションテスト回路を挿入し、その結果を工程５０７でテスト回路挿入済みネットリストを生成する。
【００３３】
次に、工程５０８でテスト回路挿入済みネットリストを用いてレイアウト配置処理を行った後、工程５１０でテスト信号中継バッファ６２１〜６２６およびテスト切替セレクタ６３１〜６３６のレイアウト配置情報抽出を行う。
【００３４】
その情報を基にして、工程５０５で実際に配置されている位置関係を考慮して配線が最短になるように、テスト入力信号６０９とテスト入力中継信号６１０〜６１４を一筆書きの要領で結線するテスト回路近接結線処理を行い、その結果を工程５０６でテスト回路接続済みネットリストとして生成する。
【００３５】
最後に、テスト回路接続済みネットリストを用いて、工程５１３でレイアウト配線処理を行うことで、アイソレーションテスト回路を搭載したＬＳＩのレイアウトが完了する。
【００３６】
これにより、各ＩＰブロックに挿入されたアイソレーションテスト回路間が実際に配置されている位置関係を考慮して最短の配線により一筆書きに接続されるため、テスト入力信号による配線混雑を緩和し、テスト入力信号の信号なまりを抑えることができるテスト回路の実装とレイアウトが実現される。
【００３７】
図７は本発明の第５の実施形態におけるテスト回路最適化方法を示す工程図である。本実施形態を図４および図６のＬＳＩのアイソレーションテスト回路を示す構成図を参照して説明する。
【００３８】
本実施例においては、まず、工程７０１でＬＳＩをレイアウトするための初期ネットリストを入力し、各ＩＰブロック４０１〜４０６あるいは６０１〜６０６に対して、工程７０２で図１および図２に示したようなアイソレーションテスト回路を挿入する。
【００３９】
次に、各ＩＰブロックに挿入されたアイソレーションテスト回路間の接続を行うために、工程７０３でフロアプランブロック配置情報を抽出し、その情報を基にして、工程７０５で各ＩＰブロック４０１〜４０６の位置関係を考慮して配線が最短になるように、テスト入力信号４０９とテスト入力中継信号４１０〜４１４を一筆書きの要領で結線するテスト回路近接結線処理を行い、その結果を工程７０６でテスト回路接続済みネットリストとして生成する。
【００４０】
次に、テスト回路接続済みネットリストを用いて工程７０８でレイアウト配置処理を行い、その後の工程７０９で、工程７０５のテスト回路近接結線処理で行った結線を削除するテスト回路配線切断処理を行う。
【００４１】
その後、工程７１０でテスト信号中継バッファ６２１〜６２６およびテスト切替セレクタ６３１〜６３６のレイアウト配置情報抽出を行う。その情報を基にして、工程７１１で実際に配置されている位置関係を考慮して配線が最短になるように、テスト入力信号６０９とテスト入力中継信号６１０〜６１４を一筆書きの要領で結線するテスト回路近接再結線処理を行い、その結果を工程７１２でテスト回路再接続済みネットリストとして生成する。
【００４２】
ここで、工程７１０のレイアウト配置情報抽出は工程７０９のテスト回路配線切断処理の前に行ってもよい。テスト回路再接続済みネットリストの結線情報に基づき工程７１３でレイアウト配線処理を行うことでアイソレーションテスト回路を搭載したＬＳＩのレイアウトが完了する。
【００４３】
このように、各ＩＰブロックに挿入されたアイソレーションテスト回路間を最短の配線で接続し、これをレイアウト配置処理後に削除し、再度実際に配置されている位置関係を考慮して最短の配線により一筆書きに接続するため、テスト入力信号による配線混雑をより低減し、テスト入力信号の信号なまりを抑えることができるテスト回路の実装とレイアウトが実現される。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、ＬＳＩに搭載されるＩＰに付加されるアイソレーションテスト回路にテスト入力信号を中継する機能を搭載することで、テスト入力信号が各ＩＰブロックを経由して伝播するように全体のテスト回路を構成することができるため、テスト入力信号が複数のＩＰに対して１対多の配線になることがなく、テスト入力信号による配線混雑を緩和することができ、また、テスト信号中継バッファで中継されることでテスト入力信号の信号なまりを抑えることができる。
【００４５】
さらに本発明によれば、フロアプランやレイアウト配置情報を基にして近接する前記アイソレーションテスト回路を順次一筆書きに接続するテスト回路最適化方法により、テスト回路による配線混雑を最大限に低減することができ、アイソレーションテスト回路を搭載するＬＳＩのレイアウトに優れた効果をもたらすことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるアイソレーションテスト回路構造を示すブロック図。
【図２】本発明の第２の実施形態におけるアイソレーションテスト回路構造を示すブロック図。
【図３】本発明の第３の実施形態におけるテスト回路最適化方法を示す工程図。
【図４】本発明の第３の実施形態のテスト回路最適化方法を施したＬＳＩのアイソレーションテスト回路を示す構成図。
【図５】本発明の第４の実施形態におけるテスト回路最適化方法を示す工程図。
【図６】本発明の第４の実施形態のテスト回路最適化方法を施したＬＳＩのアイソレーションテスト回路を示す構成図。
【図７】本発明の第５の実施形態におけるテスト回路最適化方法を示す工程図。
【図８】従来のアイソレーションテスト回路構造を示すＬＳＩの構成図。
【符号の説明】
１０１、２０１  テスト入力信号入力端子
１０２、２０２  通常入力信号入力端子
１０３、２０３  テスト切替セレクタ
１０４、２０４  テスト信号中継バッファ
１０５、２０５  テスト入力中継信号出力端子
２０６  タイミング調整フリップフロップ
１０７、２０７  内部回路
１０８、２０８  ＩＰブロック
３０１、５０１、７０１  初期ネットリスト入力工程
３０２、５０２、７０２  アイソレーションテスト回路挿入工程
３０３、７０３  フロアプランブロック配置情報抽出工程
３０５、５０５、７０５  テスト回路近接結線処理工程
３０６、５０６、７０６  テスト回路接続済みネットリスト生成工程
５０７  テスト回路挿入済みネットリスト生成工程
３０８、５０８、７０８  レイアウト配置処理工程
７０９  テスト配線切断処理工程
５１０、７１０  レイアウト配置情報抽出工程
７１１  テスト回路近接再結線処理工程
７１２  テスト回路再接続済みネットリスト生成工程
３１３、５１３、７１３  レイアウト配線処理工程
４０１〜４０６、６０１〜６０６、８０１〜８０６  ＩＰブロック
４０７、６０７、８０７  テスト入力端子
４０８、６０８、８０８  テスト入力端子ｎ
４０９、６０９、８０９  テスト入力信号
４１０〜４１４、６１０〜６１４  テスト入力中継信号
６２１〜６２６  テスト信号中継バッファ
６３１〜６３６  テスト切替セレクタ
【図１】
2004152798.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004152798.tif 000007
【図６】
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【図７】
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【図８】
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