(57)【要約】【課題】従来のパワーＭＯＳＦＥＴでは、レジスト膜とマスクによりパターンを形成する工程が多用されており、合わせ精度の問題などで制約が多く、微細化に限界があった。従って、集積度を上げてオン抵抗を低減するのは限界があった。【解決手段】トレンチ開口部形成ハードマスクを窒化膜／酸化膜／窒化膜の三層構造にすることにより窒化膜を薄く形成できるため窒化膜クラックが低減でき、このハードマスクの開口部を利用して基板表面に突出部を有するゲート電極を形成し、ゲート電極側壁に形成したサイドウォールを用いてセルフアラインでソース領域およびボディコンタクト領域を形成する。また、層間絶縁膜もマスクを用いずに形成する。これにより、微細化が可能となり、集積度を上げてオン抵抗を低減できる絶縁ゲート型半導体装置の製造方法を提供できる。【選択図】    図１
2004349329.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域を形成した一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層表面に設けた絶縁膜にトレンチ開口部を形成し、該トレンチ開口部に第１および第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとして前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチを形成する工程と、
前記トレンチの少なくとも前記チャネル層側面にゲート絶縁膜を形成する工程と、
前記トレンチに埋設されかつその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、
前記ゲート電極上部に層間絶縁膜を形成する工程と、
隣り合う前記トレンチ間の前記チャネル層表面に一導電型の不純物領域を形成する工程と、
前記ゲート電極上部の側壁に第３のサイドウォールを形成し、該第３のサイドウォールをマスクとして前記トレンチ間の前記チャネル層に溝を形成する工程と、
前記溝底部に逆導電型の不純物領域を形成する工程と、
前記トレンチに隣接した前記チャネル層表面に一導電型のソース領域を形成し、前記溝底部に逆導電型のボディコンタクト領域を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
前記第１のサイドウォールは窒化膜により形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項３】
前記第２および第３のサイドウォールは酸化膜により形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項４】
ドレイン領域を形成した一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層表面に第１、第２、第３の絶縁膜を順次積層し、該３つの絶縁膜にトレンチ開口部を形成し、該トレンチ開口部に第４および第５の絶縁膜からなる第１および第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとして前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチを形成する工程と、
前記トレンチの少なくとも前記チャネル層側面にゲート絶縁膜を形成する工程と、
前記トレンチおよび前記第１から第３の絶縁膜に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、
前記第２および第３の絶縁膜を除去して前記ゲート電極上部に層間絶縁膜を形成する工程と、
前記第１の絶縁膜を除去して隣り合う前記トレンチ間の前記チャネル層表面を露出し、該チャネル層表面に一導電型の不純物領域を形成する工程と、
前記ゲート電極上部の側壁に第６の絶縁膜からなる第３のサイドウォールを形成し、該第３のサイドウォールをマスクとして前記トレンチ間の前記チャネル層表面に溝を形成する工程と、
前記溝のチャネル層表面に逆導電型の不純物領域を形成する工程と、
前記トレンチに隣接した前記チャネル層表面に一導電型のソース領域を形成し、同時に前記溝底部に逆導電型のボディコンタクト領域を形成し、前記ソース領域にコンタクトしたソース電極を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
前記第１および第３の絶縁膜は窒化膜であることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項６】
前記第２の絶縁膜は酸化膜であることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記第１および第３の絶縁膜は、第２の絶縁膜よりも薄く形成することを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項８】
前記第４の絶縁膜は窒化膜であり、前記第５および前記第６の絶縁膜は酸化膜であることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項９】
前記層間絶縁膜は前記ゲート電極を酸化して形成されることを特徴とする請求項１または請求項４のいずれかに記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に係り、セルフアラインを用いてセル集積度を上げてスイッチング性能の改善、特にオン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチウムイオン電池が求められるようになってきた。このリチウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチウムイオン電池の容器内に内蔵されるために小型化が求められ、小型ベアチップを多用したＣＯＢ（Ｃｈｉｐ  ｏｎ  Ｂｏａｒｄ）技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。
【０００３】
図１５を用いて従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【０００４】
Ｎ＋型のシリコン半導体基板２１の上にＮ−型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ＋型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【０００５】
図１６から図２１を参照して、従来のトレンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【０００６】
図１６では、Ｎ＋型シリコン半導体基板２１にＮ−型のエピタキシャル層を積層してドレイン領域２２を形成する。予定のチャネル層２４に選択的にボロンを注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００７】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜２５を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層２４が露出したトレンチ開口部２６を形成する。
【０００８】
図１７では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００９】
次にダミー酸化をしてトレンチ２７内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部２６に丸みをつけ、トレンチ開口部２６での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【００１０】
図１８では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設されたゲート電極３３とする。
【００１１】
図１９ではレジスト膜ＰＲによるマスクにより選択的にボロンをイオン注入し、Ｐ＋型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１２】
図２０では新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、Ｎ＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１３】
図２１では、全面にＮＳＧ層を形成後、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜ＰＲをマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残して、他の領域のＢＰＳＧ層、ＮＳＧ層および基盤表面のゲート酸化膜を除去する。
【００１４】
その後、アルミをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成し、図１５に示す最終構造を得る（例えば特許文献１参照。）。
【００１５】
【特許文献１】
特開２００１−２７４３９７号公報  （第２−３頁、第１１−２０図）
【００１６】
【発明が解決しようとする課題】
かかる従来のパワーＭＯＳＦＥＴでは、特に微細加工技術を必要とするトレンチ形成後においても、レジスト膜を用いマスクによりパターンを形成する工程が多用されている。
【００１７】
従って、セル集積度を上げてスイッチング性能の改善、特にオン抵抗の低減を実現するためにデザインルールを微細化したいが、露光装置、レジスト材、マスク作成や合わせ精度の問題で設計線幅に制限があり、レジスト膜を用いマスクによりパターンを形成する現在のデバイス設計手法では、限界にきている。
【００１８】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、ドレイン領域を形成した一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層表面に設けた絶縁膜にトレンチ開口部を形成し、該トレンチ開口部に第１および第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとして前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチを形成する工程と、前記トレンチの少なくとも前記チャネル層側面にゲート絶縁膜を形成する工程と、前記トレンチに埋設されかつその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、前記ゲート電極上部に層間絶縁膜を形成する工程と、隣り合う前記トレンチ間の前記チャネル層表面に一導電型の不純物領域を形成する工程と、前記ゲート電極上部の側壁に第３のサイドウォールを形成し、該第３のサイドウォールをマスクとして前記トレンチ間の前記チャネル層に溝を形成する工程と、前記溝底部に逆導電型の不純物領域を形成する工程と、
前記トレンチに隣接した前記チャネル層表面に一導電型のソース領域を形成し、前記溝底部に逆導電型のボディコンタクト領域を形成する工程とを具備することにより解決するものである。
【００１９】
また、前記第１のサイドウォールは窒化膜により形成されることを特徴とするものである。
【００２０】
また、前記第２および第３のサイドウォールは酸化膜により形成されることを特徴とするものである。
【００２１】
第２に、ドレイン領域を形成した一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層表面に第１、第２、第３の絶縁膜を順次積層し、該３つの絶縁膜にトレンチ開口部を形成し、該トレンチ開口部に第４および第５の絶縁膜からなる第１および第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとして前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチを形成する工程と、前記トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、前記トレンチおよび前記第１から第３の絶縁膜に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、前記第２および第３の絶縁膜を除去して前記ゲート電極上部に層間絶縁膜を形成する工程と、前記第１の絶縁膜を除去して隣り合う前記トレンチ間の前記チャネル層表面を露出し、該チャネル層表面に一導電型の不純物領域を形成する工程と、前記ゲート電極上部の側壁に第６の絶縁膜からなる第３のサイドウォールを形成し、該第３のサイドウォールをマスクとして前記トレンチ間の前記チャネル層表面に溝を形成する工程と、前記溝のチャネル層表面に逆導電型の不純物領域を形成する工程と、前記トレンチに隣接した前記チャネル層表面に一導電型のソース領域を形成し、同時に前記溝底部に逆導電型のボディコンタクト領域を形成し、前記ソース領域にコンタクトしたソース電極を形成することにより解決するものである。
【００２２】
また、前記第１および第３の絶縁膜は窒化膜であることを特徴とするものである。
【００２３】
また、前記第２の絶縁膜は酸化膜であることを特徴とするものである。
【００２４】
また、前記第１および第３の絶縁膜は、第２の絶縁膜よりも薄く形成することを特徴とするものである。
【００２５】
また、前記第４の絶縁膜は窒化膜であり、前記第５および前記第６の絶縁膜は酸化膜であることを特徴とするものである。
【００２６】
また、前記層間絶縁膜は前記ゲート電極を酸化して形成されることを特徴とするものである。
【００２７】
このように、セルフアラインを用いて素子を形成することにより微細化が可能となり、微細化により集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法を提供できる。
【００２８】
【発明の実施の形態】
本発明の実施の形態を図１から図１４を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャネル型を例に説明する。
【００２９】
図１に本発明よるパワーＭＯＳＦＥＴの構造の断面図を示す。
【００３０】
トレンチ型パワーＭＯＳＦＥＴは、ドレイン領域２を形成したＮ＋型シリコン半導体基板１と、チャネル層３と、トレンチ１１と、ゲート酸化膜１２と、ゲート電極１３と、層間絶縁膜１４と、ソース領域１９と、酸化膜サイドウォール１６ｓと、ボディコンタクト領域２０と、ソース電極２１とから構成される。
【００３１】
半導体基板は、Ｎ＋型シリコン半導体基板１の上にＮ−型のエピタキシャル層を積層してドレイン領域２とする。
【００３２】
チャネル層３は、ドレイン領域２の表面に選択的にＰ型のボロンをイオン注入後、拡散してトレンチ１１の深さよりも浅く形成する。このチャネル層３のトレンチ１１に隣接した領域に、チャネル領域（図示せず）が形成される。
【００３３】
トレンチ１１は、半導体基板を異方性ドライエッチングして形成し、チャネル層３を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にトレンチ１１を形成する。トレンチ１１内壁にはゲート酸化膜１２を設け、ゲート電極１３を形成するためにポリシリコンを埋設し、該ポリシリコンには、低抵抗化を図るためにＮ型不純物が導入されている。
【００３４】
ゲート酸化膜１２は、少なくともチャネル層３と接するトレンチ１１内壁に３００Å前後の厚みに形成する。ゲート酸化膜１２は絶縁膜であるので、トレンチ１１内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００３５】
ゲート電極１３は、トレンチ１１に埋設されたゲート電極埋設部１３ａと基板表面から突出したゲート電極突出部１３ｂで構成されており、ゲート電極突出部１３ｂの幅はゲート電極埋設部１３ａの幅よりも大きく、ゲート電極突出部１３ｂ周囲の下面はゲート酸化膜１２を介してチャネル層３の表面に接している。
【００３６】
またゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００３７】
層間絶縁膜１４は、全面を高温スチームに晒し、ポリシリコンで形成されているゲート電極１３上部に酸化膜を成長させて形成する。
【００３８】
ゲート電極突出部１３ｂ側面に形成された酸化膜サイドウォール１６ｓは、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜を堆積後、ＣＶＤ酸化膜のエッチバックにより形成する。
【００３９】
ソース領域１９は、酸化膜サイドウォール１６ｓ直下のチャネル層３表面に設けられたＮ＋型不純物領域である。ソース領域１９は、トレンチ１１に隣接して設けられ、その端部は酸化膜サイドウォール１６ｓ端部と一致する。また、ソース領域１９は溝１７の側壁に露出してソース電極２１とコンタクトする。
【００４０】
ボディコンタクト領域２０は、隣り合うトレンチ１１間の溝１７底部のチャネル層３に設けられたＰ＋型不純物の拡散領域である。ボディコンタクト領域２０は、基板の電位安定化のために設けられ、本実施形態においてはソース領域１９よりも下側に形成される。また、本実施形態では、溝１７を深く設けることにより、ボディコンタクト領域２０をチャネル層３の比較的深い位置に形成している。このようにボディコンタクト領域２０をチャネル層３の深い位置に形成すると、アバランシェ耐量を向上させることができる。尚、ソース領域１９とボディコンタクト領域２０は、接していても良い。
【００４１】
ソース領域１９およびボディコンタクト領域２０にコンタクトしたソース電極２１は、先ずチタンナイトライド等のバリアメタル層２１ａをスパッタ後さらにアルミ層２１ｂをスパッタして形成する。
【００４２】
後に詳述するが、本発明の構造によれば、ソース領域１９およびボディコンタクト領域２０が、それぞれサイドウォールを用いたセルフアラインにより形成されている。これにより微細化が可能となり、集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置を提供できる。
【００４３】
上記の絶縁ゲート型半導体装置の製造方法を、図２から図１４を参照してＮチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００４４】
トレンチ型パワーＭＯＳＦＥＴの製造方法は、ドレイン領域２を形成した一導電型の半導体基板１表面に逆導電型のチャネル層３を形成する工程と、前記トレンチ開口部７に第１および第２のサイドウォール８ｓ、９ｓを形成する工程と、前記第２のサイドウォール９ｓをマスクとして前記チャネル層３を貫通し前記ドレイン領域２まで到達するトレンチ１１を形成する工程と、前記トレンチ１１の少なくとも前記チャネル層３側面にゲート絶縁膜１２を形成する工程と、前記トレンチ１１に埋設されかつその上部が基板表面から突出した半導体材料からなるゲート電極１３を形成する工程と、前記ゲート電極上部１３ｂに層間絶縁膜１４を形成する工程と、隣り合う前記トレンチ１１間の前記チャネル層３表面に一導電型の不純物領域１５を形成する工程と、前記ゲート電極上部１３ｂの側壁に第３のサイドウォール１６ｓを形成し、該第３のサイドウォール１６ｓをマスクとして前記トレンチ１１間の前記チャネル層に溝１７を形成する工程と、前記溝１７底部に逆導電型の不純物領域１８を形成する工程と、前記トレンチ１１に隣接した前記チャネル層３表面に一導電型のソース領域１９を形成し、前記溝１７底部に逆導電型のボディコンタクト領域２０を形成する工程とから構成される。
【００４５】
本発明の第１の工程は図２に示すごとく、ドレイン領域２を形成した一導電型の半導体基板１表面に逆導電型のチャネル層３を形成することにある。
【００４６】
Ｎ＋型シリコン半導体基板１にはＮ−型のエピタキシャル層を積層してドレイン領域２を形成する。予定のチャネル層３に選択的にボロンを注入した後、拡散してＰ型のチャネル層３を形成する。
【００４７】
本発明の第２の工程は図３から図５に示すごとく、トレンチ開口部に第１および第２のサイドウォールを形成することにある。
【００４８】
まず、図３の如く、チャネル層３表面に第１、第２、第３の絶縁膜４、５、６を順次積層する。
【００４９】
半導体基板全面にはチャネル層３形成時に表面に覆われた酸化膜（不図示）が形成されており、それを除去した後に、シランガスとアンモニアガスを気相で化学反応させるＣＶＤ法により、第１の絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）４を、１０００Å程度の膜厚に形成する。その後、全面にＣＶＤ法により、第２の絶縁膜となるＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成する。この膜厚は６０００Å程度である。更に全面に第１の絶縁膜と同様の窒化膜６を１０００Å程度堆積する。
【００５０】
本実施形態では、ソース領域及びボディコンタクト領域をセルフアラインで形成することにより素子の微細化を実現するものである。そのため、後に詳述するが、従来はトレンチに埋設されるゲート電極を、基板表面にも一部突出させる構造とする。本工程で形成した第１から第３の絶縁膜４、５、６は、ゲート電極の上部（図１符号１３ｂ参照）を突出させるためのマスクとなるものである。
【００５１】
ここで、このマスクは、後の工程におけるエッチング処理（第４工程のダミー酸化膜除去工程）と酸化処理（第６工程の層間絶縁膜形成工程）から、マスクや基板表面を保護するため、窒化膜が好ましい。また、マスクの厚みはゲート電極上部１３ｂを形成するために、７０００Å程度の膜厚にする必要がある。ところが、窒化膜は堅いため、あまり厚く堆積するとクラックの原因となるなど好ましくない。そこで、薄い窒化膜４および６の間に厚い酸化膜５を形成することで、クラックの発生を抑制して、所定の膜厚を稼ぐものである。
【００５２】
その後、図４のごとく、第１から第３の絶縁膜４、５、６にトレンチ開口部７を形成する。
【００５３】
トレンチ開口部７を除いてレジスト膜（不図示）によってマスクし、選択的に第１から第３の絶縁膜４、５、６をエッチングし、レジスト膜を除去する。これによりチャネル層３が露出したトレンチ開口部７を形成する。
【００５４】
そして図５に示すごとく、前記トレンチ開口部７に第１のサイドウォール８ｓおよび第２のサイドウォール９ｓを形成する。
【００５５】
先ずＣＶＤ法により第４の絶縁膜である窒化膜８を、約１５００Å半導体基板表面全面に堆積する（図５（Ａ））。次に異方性の強いドライエッチングにより全面に堆積した窒化膜８を２０００Å程度エッチバックして、トレンチ開口部７のチャネル層３を露出すると共に、トレンチ開口部７側壁に窒化膜の第１のサイドウォール８ｓを形成する（図５（Ｂ））。その後更に第５の絶縁膜となるＮＳＧ膜９を１５００Å程度堆積後、同様にエッチバックを行い窒化膜のサイドウォール８ｓに重ねて酸化膜の第２のサイドウォール９ｓを形成する。（図５（Ｃ））。
【００５６】
第２のサイドウォール９ｓは、後の工程のトレンチ形成のマスクとなり、その後除去されるものである。また、第１のサイドウォール８ｓは、後の工程において絶縁膜５をエッチングから保護するために設けられる。
【００５７】
また、本工程（図５）により、酸化膜のサイドウォール９ｓ底部には窒化膜がないため、後の工程でダミー酸化時にバーズビークの発生を防げる。
【００５８】
本発明の第３の工程は図６に示すごとく、第２のサイドウォール９ｓをマスクとして前記チャネル層３を貫通し前記ドレイン領域２まで到達するトレンチ１１を形成することにある。
【００５９】
第２のサイドウォール９ｓをマスクとするセルフアラインでトレンチ開口部７のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層３を貫通してドレイン領域２まで達するトレンチ１１を形成する。ここでトレンチ１１は第１および第２のサイドウォール８ｓ、９ｓの厚み分だけ図４のトレンチ開口部７の内側に形成されている。
【００６０】
本発明の第４の工程は図７に示すごとく、トレンチ１１の少なくともチャネル層３側面にゲート酸化膜１２を形成することにある。
【００６１】
全面をダミー酸化して、トレンチ１１内壁と第２のサイドウォール９ｓ表面にダミー酸化膜ＤＭを形成し（図７（Ａ））、その後ダミー酸化膜ＤＭと酸化膜のサイドウォール９ｓをエッチングによりすべて除去する（図７（Ｂ））。このとき、トレンチ１１間のマスク表面は窒化膜６と８ｓであるので、マスクはエッチングされず、所定の厚みを保持できる。
【００６２】
また、第２の工程でトレンチ開口部７の窒化膜を除去することにより（図５（Ｂ）参照）、第２のサイドウォール９ｓとトレンチ１１内は連続してダミー酸化膜ＤＭを生成することができる。チャネル層３表面に窒化膜が残っていると、ダミー酸化膜ＤＭが窒化膜により分断され、ダミー酸化膜ＤＭを除去したときにトレンチ１１上部がバーズビークとなり、電界集中を引き起こす問題があるが、本実施形態ではその問題を防ぐことができる。
【００６３】
このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、ゲート酸化膜１２を安定に形成するためである。また、高温で熱酸化することによりトレンチ１１の上部に丸みをつけ、トレンチ１１の上部での電界集中を避ける効果もある。
【００６４】
その後全面を熱酸化して、駆動電圧に応じて例えば厚さ３００Å前後のゲート酸化膜１２をトレンチ１１内壁に形成する（図７（Ｃ））。
【００６５】
本発明の第５の工程は図８に示すごとく、トレンチ１１に埋設されかつその上部が基板表面から突出した半導体材料からなるゲート電極１３を形成することにある。
【００６６】
全面にノンドープのポリシリコン層を８０００Å程度堆積し、リンを高濃度に注入・拡散して高導電率化を図る（図８（Ａ））。その後全面に付着したポリシリコン層をマスクなしで１００００Å程度ドライエッチングして、トレンチ１１に埋設されたゲート電極埋設部１３ａと、基板表面から突出し第１から第３の絶縁膜４、５、６内に埋設されたゲート電極突出部１３ｂで構成されているゲート電極１３を形成する。トレンチ１１間のマスクは窒化膜６と８ｓで保護され所定の厚みを保持しているので、所定の形状のゲート電極１３が形成できる。
【００６７】
ここで、ゲート電極が埋設されるトレンチ１１は、図４のトレンチ開口部７よりも幅が狭いため、ゲート電極突出部１３ｂの幅はゲート電極埋設部１３ａの幅よりも大きく、ゲート電極突出部１３ｂ周囲の下面はゲート酸化膜１２を介してチャネル層３の表面に接している（図８（Ｂ））。
【００６８】
本発明の第６の工程は図９に示すごとく、ゲート電極上部１３ｂに層間絶縁膜１４を形成することにある。
【００６９】
まず、トレンチ１１およびゲート電極１３を形成したマスクを除去する。すなわち、第３の絶縁膜である窒化膜６をドライエッチで除去し、第２の絶縁膜である酸化膜５をウェットエッチにより順次除去する。これにより、チャネル層３表面を覆う第１の絶縁膜４および第１のサイドウォール８ｓの窒化膜が残される（図９（Ａ））。
【００７０】
次に、新たにマスクを用いることなく全面を高温スチームに晒し、ポリシリコンで形成されているゲート電極突出部１３ｂに酸化膜を４０００Å程度成長させ、これを層間絶縁膜１４として利用する（図９（Ｂ））。
【００７１】
本発明の第７の工程は図１０に示すごとく、隣り合うトレンチ１１間のチャネル層３表面に一導電型の不純物領域１５を形成することにある。
【００７２】
先ず、隣り合うトレンチ１１間の第１の絶縁膜４および第１のサイドウォール８ｓである窒化膜を除去してチャネル層３を露出させる。すなわち、第６工程において全面を高温スチームに晒すことにより窒化膜上に形成された酸化膜を除去し、その後窒化膜のエッチングにより、第１の絶縁膜４および第１のサイドウォール８ｓを除去してチャネル層３を露出する（図１０（Ａ））。
【００７３】
次に全面に砒素をイオン注入すると、隣り合うトレンチ１１間のチャネル層３の表面に、完成時ソース領域となる浅いＮ＋型の不純物領域である、一導電型の不純物領域１５が形成される。また、全面にイオン注入することにより、ゲート電極１３にもＮ＋型の不純物が導入されるが、ゲート電極１３の高電導率化を図るために拡散されている不純物と同型なので、何ら影響はない。（図１０（Ｂ））。
【００７４】
本発明の第８の工程は図１１および図１２に示すごとく、ゲート電極１３上部の側壁に第３のサイドウォール１６ｓを形成し、第３のサイドウォール１６ｓをマスクとしてトレンチ１１間のチャネル層３に溝１７を形成することにある。
【００７５】
すなわち、全面にＮＳＧの酸化膜１６を３０００Å程度堆積し（図１１（Ａ））、異方性の強いドライエッチングにより、３５００Å程度エッチバックして第３のサイドウォールとなる酸化膜サイドウォール１６ｓを形成する（図１１（Ｂ））。
【００７６】
その後、図１２の如く、酸化膜サイドウォール１６ｓをマスクとして用いたセルフアラインにより、隣り合うトレンチ１１間に露出しているシリコン半導体基板を、ＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、少なくとも一導電型の不純物領域１５を貫通しチャネル層３に到達する深さまでエッチングして、溝１７を形成する。この溝１７により、一導電型不純物領域１５は分断され、酸化膜サイドウォール１６ｓに接する部分のみが残される。
【００７７】
本発明の第９の工程は、図１３に示すごとく、溝１７底部に、逆導電型の不純物領域１８を形成することにある。
【００７８】
全面にボロンをイオン注入すると、露出した溝１７底部のチャネル層３の表面に、完成時ボディコンタクト領域となる浅いＰ＋型の不純物領域である、逆導電型の不純物領域１８が形成される。
【００７９】
本発明の第１０の工程は図１４に示すごとく、トレンチ１１に隣接したチャネル層３表面に一導電型のソース領域１９を形成し、溝１７底部に逆導電型のボディコンタクト領域２０を形成することにある。
【００８０】
イオン注入した浅いＮ＋型の不純物領域である一導電型の不純物領域１５および浅いＰ＋型の不純物領域である逆導電型の不純物領域１８の活性化および、シリコン結晶のダメージの回復などを目的とした熱処理を実施する。
【００８１】
この熱処理により、一導電型の不純物領域１５は拡散され、活性化されたソース領域１９となる。ソース領域１９は、第３のサイドウォール１６ｓ直下に設けられ、溝１７側壁に露出する。また、ソース領域１９の端部と第３のサイドウォール１６ｓの端部は一致する。
【００８２】
同時に、溝１７底部には、逆導電型の不純物領域１８が拡散され、活性化されたボディコンタクト領域２０が形成される。ボディコンタクト領域２０はドレイン領域２とチャネル層３で形成される基板の電位安定化のために形成される。また、ボディコンタクト領域２０が、チャネル層３内の深い位置に形成されるとアバランシェ耐量を向上させることができる。しかし、拡散のみでボディコンタクト領域２０を深い位置に形成すると、横方向にも拡がり、トレンチ１１に近接してしまう。そこで、本実施形態では、溝１７を深く形成することで、深いボディコンタクト領域２０を実現できる。
【００８３】
その後、全面にソース電極１９を形成する。すなわち、熱処理により生成したソース領域１９およびボディコンタクト領域２０の表面の薄い酸化膜を除去するためにウエットエッチングを行ってから、先ずチタンナイトライド等のバリアメタル層２１ａをスパッタ後、さらにアルミ層２１ｂをスパッタして、ソース領域１９およびボディコンタクト領域２０に電気的に接続されたソース電極２１を全面に形成する。その後、全面にパッシベーション膜２２となる窒化膜を形成し、図１に示す最終構造を得る。
【００８４】
【発明の効果】
本発明の絶縁ゲート型半導体装置の製造方法によれば以下にあげる数々の効果が得られる。
【００８５】
第１に、トレンチ開口部形成ハードマスクを窒化膜／酸化膜／窒化膜の三層構造にすることにより窒化膜を薄く形成できるため窒化膜クラックが低減できる。
【００８６】
第２に、ゲート電極の形状に特徴があり、ゲート電極トレンチ埋設部分の上部に突出部を設け、突出部表面以外を絶縁膜に埋設された状態で形成することにより、マスクを用いることなくゲート電極上部の酸化のみで層間絶縁膜を形成できる。
【００８７】
第３に、ゲート電極突出部側面に形成したサイドウォールを用いたセルフアラインでソース領域およびボディコンタクト領域を形成できる。
【００８８】
第４に、このように基本となる素子の形成において、従来のマスクを多用した製造方法によらず、ゲート電極突出部と、その側面に形成したサイドウォールを用いたセルフアラインによる製造方法を用いているので、マスク合わせの余裕をとらずに精度の高いパターン重ね合わせが実現でき、デザインルールをより微細化することができる。従って集積度を上げることができるので、セル密度の向上を図ることができ、オン抵抗の低減に大きく寄与できる。
【００８９】
ちなみに従来のデザインルールと本発明によるデザインルールで、セル密度を比較してみると約１．４倍に向上している。
【００９０】
第５に、パターン形成時の位置合わせのズレが発生しないので、従来発生していたマスクズレによる特性のバラツキ、信頼性不良および製造ラインの歩留まりの低下などが大幅に改善される。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１６】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【符号の説明】
１      Ｎ＋型シリコン半導体基板
２      ドレイン領域
３      チャネル層
４      第１の絶縁膜
５      第２の絶縁膜
６      第３の絶縁膜
７      トレンチ開口部
８      第４の絶縁膜
８ｓ    第１のサイドウォール
９      第５の絶縁膜
９ｓ    第２のサイドウォール
１１    トレンチ
１２    ゲート酸化膜
１３    ゲート電極
１３ａ  ゲート電極埋設部
１３ｂ  ゲート電極突出部
１４    層間絶縁膜
１５    Ｎ＋型不純物領域
１６    第６の絶縁膜
１６ｓ  第３のサイドウォール
１７    溝
１８    Ｐ＋型不純物領域
１９    ソース領域
２０    ボディコンタクト領域
２１    ソース電極
２１ａ  バリアメタル層
２１ｂ  アルミ層
２２  パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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