(57)【要約】【課題】工程数を大幅に増加することなく、上面に高低差を有する膜上に確実にマスクパターンを形成する。【解決手段】半導体基板１上に形成された上面に高低差を有する第二の層間絶縁層４上に、高低差をなくすように、ハードマスク材からなる下部マスク形成用膜Ｍ１を形成する工程と、下部マスク形成用膜Ｍ１が形成された第二の層間絶縁層４の上面全体に、レジスト材からなる上部マスク形成用膜Ｍ２を形成する工程と、上部マスク形成用膜Ｍ２に、マスクパターンＰ１を形成する工程と、マスクパターンＰ１の一部を、下部マスク形成用膜Ｍ１に転写する工程と、マスクパターンＰ１を利用して、メモリセル領域Ｘのビアホール（図示せず）と、周辺回路領域ＹのコンタクトホールＨとを同一工程で形成する。【選択図】        図１
2004349344.tif 000002
【特許請求の範囲】
【請求項１】
上面に高い領域と低い領域とを有する膜が半導体基板上に形成された段階で、前記膜上に、前記領域の高低差をなくすように下部マスク形成用膜を形成する工程と、
前記下部マスク形成用膜が形成された前記膜上に、上部マスク形成用膜を形成する工程と、
前記上部マスク形成用膜に、マスクパターンを形成する工程と、
前記マスクパターンの一部を、前記下部マスク形成用膜に転写する工程と、
前記マスクパターンを利用して、前記膜の上面が高い領域及び低い領域のそれぞれにパターンを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記下部マスク形成用膜を、当該下部マスク形成用膜の上面が、前記膜上面の高い領域と略面一となるように、前記膜上面の低い領域のみに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上部マスク形成用膜を、レジスト材で形成するとともに、前記下部マスク形成用膜を、前記レジスト材に対するエッチング選択比を有する材料で形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記上面に高い領域と低い領域とを有する膜が、配線層であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記上面に高い領域と低い領域とを有する膜が、層間絶縁層であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
上面に高い領域と低い領域とを有する膜上に、前記領域の高低差をなくすように下部マスク形成用膜を形成する工程と、
前記下部マスク形成用膜が形成された前記膜上に、上部マスク形成用膜を形成する工程と、
前記上部マスク形成用膜に、マスクパターンを形成する工程と、
前記マスクパターンの一部を、前記下部マスク形成用膜に転写する工程と、
前記マスクパターンを利用して、前記膜の上面が高い領域及び低い領域のそれぞれにパターンを形成する工程と、を備えることを特徴とするエッチング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及びエッチング方法に関し、特に、接続孔や配線パターンを形成するためのマスクパターンを効率よく形成するために好適に用いられるものである。
【０００２】
【従来の技術】
通常、ＦｅＲＡＭ（強誘電体メモリ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリは、メモリセル領域及び周辺回路領域の二つの領域から構成されており、多層配線を利用して高集積化及び微細化が実現されている。近年、半導体装置のさらなる高集積化及び微細化を実現するために、多層配線の層数が増加傾向にあり、同一半導体基板上に形成されるメモリセル領域の上面と、周辺回路領域の上面との間に形成される高低差（段差）がますます増大しつつある。
【０００３】
ここで、同一半導体基板上に形成されるメモリセル領域の上面及び周辺回路領域の上面に高低差がある場合には、接続孔形成や配線パターン形成に利用するマスクパターンを形成するためのフォトレジスト工程において、段差部でフォトレジスト膜の塗布膜厚が変動したり、露光時にレンズの焦点が合わなくなってしまうという問題があった。このため、同一半導体基板上に形成されるメモリセル領域の上面と周辺回路領域の上面との両方に、同一工程で精確なマスクパターンを形成することは困難であった。
【０００４】
そこで、同一半導体基板上に形成されるメモリセル領域の上面及び周辺回路領域の上面の両方に、同一工程でマスクパターンを形成するための手段として、図４に示すように、例えば、メモリセルとなる強誘電体キャパシタＣ上に積層された層間絶縁層４０の上面を平坦化した後、この層間絶縁層４０上に形成したレジストマスク形成用膜Ｍ１０にマスクパターンＰ１０を形成する手段が一般的に実施されている。なお、図４中の符号１０は、半導体基板を示し、同様に、２０は層間絶縁層、３０Ａは強誘電体キャパシタ用下部電極層、３０Ｂは強誘電体層、３０Ｃは強誘電体キャパシタ用上部電極層、Ｈ１０は周辺回路領域に接続される接続孔をそれぞれ示す。
【０００５】
この技術によると、層間絶縁層４０に平坦化処理を施すことにより、半導体基板１０上のメモリセル領域Ｘの上面と周辺回路領域Ｙの上面とが略面一となるため、メモリセル領域Ｘの上面及び周辺回路領域Ｙの上面の両方に、精確なマスクパターンＰ１０を同一工程で形成することが可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した手段においては、半導体基板１０上に形成される周辺回路領域Ｙ上に層間絶縁層２０を介して厚い層間絶縁層４０が形成されるため、層間絶縁層４０の上面から、周辺回路領域Ｙに接続される接続孔Ｃ１０のアスペクト比が高くなってしまい、接続孔Ｃの形成工程や、接続孔Ｃ１０に配線層を埋め込む工程などの作業効率が良好ではないという不具合があった。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、工程数を大幅に増加することなく、上面に高い領域と低い領域とを有する膜上に確実にマスクパターンを形成することを可能とした半導体装置の製造方法及びエッチング方法を提供することを課題としている。
【０００８】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置の製造方法は、上面に高い領域と低い領域とを有する膜が半導体基板上に形成された段階で、前記膜上に、前記領域の高低差をなくすように下部マスク形成用膜を形成する工程と、前記下部マスク形成用膜が形成された前記膜上に、上部マスク形成用膜を形成する工程と、前記上部マスク形成用膜に、マスクパターンを形成する工程と、前記マスクパターンの一部を、前記下部マスク形成用膜に転写する工程と、前記マスクパターンを利用して、前記膜の上面が高い領域及び低い領域のそれぞれにパターンを形成する工程と、を備えることを特徴とするものである。
【０００９】
また、本発明に係る半導体装置の製造方法において、前記下部マスク形成用膜を、当該下部マスク形成用膜の上面が、前記膜上面の高い領域と略面一となるように、前記膜上面の低い領域のみに形成することを特徴とするものである。
さらに、本発明に係る半導体装置の製造方法において、前記上部マスク形成用膜を、レジスト材で形成するとともに、前記下部マスク形成用膜を、前記レジスト材に対するエッチング選択比を有する材料で形成することを特徴とするものである。
【００１０】
さらに、本発明に係る半導体装置の製造方法において、前記上面に高い領域と低い領域とを有する膜が、配線層であることを特徴とするものである。
さらに、本発明に係る半導体装置の製造方法において、前記上面に高い領域と低い領域とを有する膜が、層間絶縁層であることを特徴とするものである。
本発明に係るエッチング方法は、上面に高い領域と低い領域とを有する膜上に、前記領域の高低差をなくすように下部マスク形成用膜を形成する工程と、前記下部マスク形成用膜が形成された前記膜上に、上部マスク形成用膜を形成する工程と、前記上部マスク形成用膜に、マスクパターンを形成する工程と、前記マスクパターンの一部を、前記下部マスク形成用膜に転写する工程と、前記マスクパターンを利用して、前記膜の上面が高い領域及び低い領域のそれぞれにパターンを形成する工程と、を備えることを特徴とするものである。
【００１１】
なお、本発明において、上部マスク形成用膜を形成するレジスト材とは、通常のフォトレジスト材料であれば、特に限定されないが、例えば、ノボラック系感光樹脂などの有機膜が挙げられる。
また、本発明において、下部マスク形成用膜を形成する材料とは、レジスト材と下部マスク形成用膜下層の材料との両者と反応性が異なる材料から構成されるのであれば、特に限定されない。
【００１２】
すなわち、本発明に係る半導体装置の製造方法によれば、上面に高い領域と低い領域とを有する膜上に、高低差をなくすように下部マスク形成用膜を形成した後上部マスク形成用膜を形成し、これらの膜に形成されたマスクパターンを利用してエッチングを行うことによって、高低差を有する膜上にエッチング用のマスクパターンを容易且つ確実に形成することが可能となる。よって、高低差を有する膜の形状加工を同一工程で行うことができるため、作業効率の向上及びコスト削減を実現することが可能となる。
【００１３】
また、本発明に係る半導体装置の製造方法によれば、膜上面の高低差をなくすための平坦化工程が不要となるため、膜の低い領域に開口する接続孔のアスペクト比を低減させることが可能となる。
さらに、本発明に係る半導体装置の製造方法によれば、膜上面の高い領域と略面一となるように、膜上面の低い領域のみに下部マスク形成用膜を形成することによって、上部マスク形成用膜を略平坦に形成することができるため、マスクパターンをより精確に形成することが可能となる。
【００１４】
すなわち、上面に高い領域と低い領域とを有する膜が層間絶縁層の場合、多層配線の層間を接続する接続孔を容易且つ精確に形成することができる。また、上面に高い領域と低い領域とを有する膜が配線層の場合、配線パターンを容易且つ精確に形成することができる。
さらに、本発明に係る半導体装置の製造方法によれば、上部マスク形成用膜をレジスト材で形成し、且つ、下部マスク形成用膜をレジスト材に対するエッチング選択比を有する材料で形成することによって、膜の上面が高い領域と低い領域とで異なるエッチング条件を採用することができるため、加工精度及び歩留まりを向上させることが可能となる。
【００１５】
本発明に係るエッチング方法によれば、上面に高い領域と低い領域とを有する膜上に、高低差をなくすように下部マスク形成用膜を形成した後、上部マスク形成用膜を形成し、これらの膜に形成したマスクパターンを用いてエッチングを行うことによって、上面に高低差を有する膜上に、エッチング用のマスクパターンを容易且つ確実に形成することが可能となる。よって、上面に高低差を有する膜の形状加工を同一工程で行うことができるため、作業効率の向上及びコスト削減を実現することが可能となる。
【００１６】
また、本発明に係るエッチング方法によれば、膜上面の高低差をなくすための平坦化工程が不要となるため、膜の上面が低い領域に開口する開口部のアスペクト比を低減させることが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の半導体装置の一製造工程を示す断面図である。図２は、図１に示す製造工程を経た後の半導体装置の一製造工程を示す断面図である。図３は、図２に示す製造工程を経た後の半導体装置の一製造工程を示す断面図である。なお、本実施形態は、本発明の一例を示したものであり、本発明は本実施形態に限定されるものではない。
【００１８】
本実施形態における製造方法で完成させる半導体装置は、半導体基板１上に形成されたＭＯＳトランジスタ（図示せず）からなる周辺回路領域Ｙと、半導体基板１上に第一の層間絶縁層２を介して形成された強誘電体キャパシタＣからなるメモリセル領域Ｘとを備えている。また、半導体基板１上に形成される第二の層間絶縁層４の上面は、メモリセル領域Ｘ直上の高い領域と、周辺回路領域Ｙ直上の低い領域とを有している。
【００１９】
本実施形態における半導体装置の製造方法は、まず、半導体基板１上に形成された第一の層間絶縁層２の上面に、公知のスパッタ法を用いて、下部電極層３Ａ、強誘電体層３Ｂ、及び上部電極層３Ｃをそれぞれ２００ｎｍの厚さとなるように順次成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望形状の強誘電体キャパシタＣを形成しておく。
【００２０】
次いで、図１（ａ）に示すように、強誘電体キャパシタＣが形成された第一の層間絶縁層２の上面全体に、公知のＣＶＤ法を用いて、例えばシリコン酸化膜などからなる第二の層間絶縁層４を厚さ８００ｎｍとなるように成膜する。
そして、第二の層間絶縁層４の上面全体に、公知のＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜や、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）膜を成膜し、第二の層間絶縁層４の平坦化処理を行う。このとき、第二の層間絶縁層４のうち、メモリセル領域Ｘでは、強誘電体キャパシタＣの形成領域とそれ以外の領域との平坦化処理がなされるが、メモリセル領域Ｘ及び周辺回路領域Ｙの高低差（段差）は大きいため、平坦化が行われず段差が形成されたままである。
【００２１】
そして、メモリセル領域Ｘの平坦化がなされた第二の層間絶縁層４の上面全体に、有機ＳＯＧ材料などのハードマスク材（レジスト材に対するエッチング選択比を有する材料）からなる下部マスク形成用膜Ｍ１を厚さ６００ｎｍとなるように成膜する。
この下部マスク形成用膜Ｍ１は、最終的に除去する必要があるため、有機ＳＯＧ材料を使用する場合には、通常よりも１００℃以上低い温度でベーキングするにとどめ、通常の有機ＳＯＧ膜に比べて大幅にエッチング速度の大きな膜とする必要がある。ここで、図１で示すように、第二の層間絶縁層４に接続孔を開口する場合においては、この下部マスク形成膜Ｍ１をＡｌやＴｉＮなどの金属材料で形成することも可能である。但し、この場合には、第二の層間絶縁層４に形成される接続孔底部に露出する金属をエッチングせずに、下部マスク形成用膜Ｍ１のみを除去可能な金属材料とする必要がある。なお、接続孔底部に露出する金属が、シリコン、シリサイド、Ｐｔなどの貴金属材料であれば、ほとんど問題なく下部マスク形成用膜Ｍ１を上述したＡｌやＴｉＮなどの金属材料で形成することができる。
【００２２】
このとき、下部マスク形成用膜Ｍ１の膜厚は、周辺回路領域Ｙにおける第二の層間絶縁層４上に形成される下部マスク形成用膜Ｍ１の上面が、メモリセル領域Ｘに形成された第二の層間絶縁層４の上面と略面一となるように、第二の層間絶縁層４のメモリセル領域Ｘの上面及び周辺回路領域Ｙの上面の高低差と略同一寸法とする。
【００２３】
次いで、図１（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層４上に形成された下部マスク形成用膜Ｍ１のうち、メモリセル領域Ｘの上面に形成された下部マスク形成用膜Ｍ１を除去する。このとき、周辺回路領域Ｙに残存させた下部マスク形成用膜Ｍ１の上面と、メモリセル領域Ｘにおける第二の層間絶縁層４の上面とは略面一となる。
【００２４】
そして、周辺回路領域Ｙにおける第二の層間絶縁層４上にのみ下部マスク形成用膜Ｍ１が形成された第二の層間絶縁層４の上面全体に、公知のレジスト材からなる上部マスク形成用膜Ｍ２を厚さ８００ｎｍとなるように成膜する。このとき、メモリセル領域Ｘにおける第二の層間絶縁層４の上面と、周辺回路領域Ｙにおける第二の層間絶縁層４の上面とは略面一となっているため、上部マスク形成用膜Ｍ２の上面は略平坦に形成することができる。
【００２５】
次いで、図１（ｃ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、上部マスク形成用膜Ｍ２に、メモリセル領域Ｘに接続されるビアホール（図示せず）形成と、周辺回路領域Ｙに接続されるコンタクトホールＨ形成に利用するマスクパターンＰ１を形成する。ここで、このマスクパターンＰ１のうち、ビアホール形成用のパターンの底面には、第二の層間絶縁層４が露出し、一方、コンタクトホールＨ形成用のパターンの底面には、下部マスク形成用膜Ｍ１が露出した状態となる。
【００２６】
次いで、図１（ｄ）に示すように、フッ素系ガス及び酸素雰囲気下で公知のエッチング技術を行い、コンタクトホールＨ形成用のパターンの底面に露出した下部マスク形成用膜Ｍ１に、マスクパターンＰ１の一部を転写する。ここで、上部マスク形成用膜Ｍ２に形成されたビアホール形成用のパターンと、上部マスク形成用膜Ｍ２及び下部マスク形成用膜Ｍ１の両方に形成されたコンタクトホールＨ形成用のパターンと、を備えたマスクパターンＰ１を完成させる。このとき、ビアホール形成用のパターン及びコンタクトホールＨ形成用のパターンの底面には、それぞれ第二の層間絶縁層４が露出した状態で形成される。
【００２７】
次いで、図１（ｅ）に示すように、上部マスク形成用膜Ｍ２及び下部マスク形成用膜Ｍ１に形成されたマスクパターンＰ１を利用して、第二の層間絶縁層４のメモリセル領域Ｘにビアホール（図示せず）を形成するとともに、第二の層間絶縁層４の周辺回路領域ＹにコンタクトホールＨを形成する。その後、公知の技術を用いて、上部マスク形成用膜Ｍ２及び下部マスク形成用膜Ｍ１の両方を除去する。
【００２８】
次いで、図２（ａ）に示すように、ビアホール及びコンタクトホールＨが形成された第二の層間絶縁層４の上面全体に、公知のスパッタ法を用いて、Ｔｉなどからなる第一の金属膜（厚さ１５ｎｍ）、ＴｉＮなどからなる第二の金属膜（厚さ１００ｎｍ）、及びＡｌなどからなる第三の金属膜（厚さ５００ｎｍ）を順次成膜して配線層５を形成する。このとき、ビアホール及びコンタクトホールＨ内には、配線層５が充填される。
【００２９】
そして、配線層５の上面全体に、有機ＳＯＧ膜などのハードマスク材からなる下部マスク形成用膜Ｍ３を厚さ６００ｎｍとなるように成膜する。このとき、下部マスク形成用膜Ｍ３の膜厚は、周辺回路領域Ｙに形成される下部マスク形成用膜Ｍ３の上面が、メモリセル領域Ｘに形成された配線層５の上面と略面一となるように、メモリセル領域Ｘにおける配線層５の上面及び周辺回路領域Ｙにおける配線層５の上面の高低差と略同一の寸法とする。
【００３０】
次いで、図２（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、配線層５上に形成された下部マスク形成用膜Ｍ３のうち、メモリセル領域Ｘの上面に形成された下部マスク形成用膜Ｍ３を除去する。このとき、周辺回路領域Ｙに残存させた下部マスク形成用膜Ｍ３の上面と、メモリセル領域Ｘにおける配線層５の上面とは略面一となる。
【００３１】
次いで、図２（ｃ）に示すように、周辺回路領域Ｙにのみ下部マスク形成用膜Ｍ３が形成された配線層５の上面全体に、公知のレジスト材からなる上部マスク形成用膜Ｍ４を厚さ８００ｎｍとなるように成膜する。このとき、メモリセル領域Ｘにおける配線層５の上面と、周辺回路領域Ｙにおける配線層５の上面とは略面一となっているため、上部マスク形成用膜Ｍ４の上面は略平坦に形成することができる。
【００３２】
次いで、図３（ａ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、上部マスク形成用膜Ｍ４に、メモリセル領域Ｘ直上の配線形成と、周辺回路領域Ｙ直上の配線形成とに利用するマスクパターンＰ２を形成する。ここで、このマスクパターンＰ２のうち、メモリセル領域Ｘ配線用のパターン底面には、配線層５が露出し、一方、周辺回路領域Ｙ配線用のパターン底面には、下部マスク形成用膜Ｍ３が露出した状態となる。
【００３３】
次いで、図３（ｂ）に示すように、フッ素系ガス及び酸素雰囲気下で公知のエッチング技術を行い、周辺回路領域Ｙ配線用のパターン底面に露出した下部マスク形成用膜Ｍ３に、マスクパターンＰ２の一部を転写する。ここで、上部マスク形成用膜Ｍ４に形成されたメモリセル領域Ｘ配線用のパターンと、上部マスク形成用膜Ｍ４及び下部マスク形成用膜Ｍ３の両方に形成された周辺回路領域Ｙ配線用のパターンと、を備えたマスクパターンＰ２を完成させる。このとき、メモリセル領域Ｘ配線用のパターン及び周辺回路領域Ｙ配線用のパターンの底面には、それぞれ配線層５が露出した状態となる。
【００３４】
次いで、図３（ｃ）に示すように、上部マスク形成用膜Ｍ４及び下部マスク形成用膜Ｍ３に形成されたマスクパターンＰ２を利用して配線層５のエッチングを行い、メモリセル領域Ｘ及び周辺回路領域Ｙにそれぞれ所望の配線を形成する。そして、公知の技術を用いて下部マスク形成用膜Ｍ３及び上部マスク形成用膜Ｍ４の両方を除去し、半導体装置を完成させる。
【００３５】
このように、本実施形態における半導体装置の製造方法によれば、メモリセル領域Ｘの上面及び周辺回路領域Ｙの上面に段差が形成された第二の層間絶縁層４上に、下部マスク形成用膜Ｍ１、Ｍ３を形成して段差をなくした後、上部マスク形成用膜Ｍ２、Ｍ４を形成するようにしたことによって、接続孔形成工程及び配線パターン形成工程で適用するマスクパターンを精確に形成することが可能となる。よって、メモリセル領域Ｘの上面及び周辺回路領域Ｙの上面に段差が形成された第二の層間絶縁層４上に、工程数を大幅に増加させることなく、容易且つ精確に接続孔及び配線パターンを形成することが可能となる。
【００３６】
また、本実施形態における半導体装置の製造方法によれば、第二の層間絶縁層４のメモリセル領域Ｘの上面及び周辺回路領域Ｙの上面に形成された段差をなくすために、大幅な平坦化処理が不要になるため、周辺回路領域Ｙに形成されるコンタクトホールＨのアスペクト比を大幅に低減させることが可能となる。よって、コンタクトホールＨを形成する工程や、このコンタクトホールＨ内に配線層５を充填する工程などの作業効率を大幅に削減することが可能となる。
【００３７】
さらに、本実施形態に係る半導体装置の製造方法によれば、メモリセル領域における第二の層間絶縁層４或いは配線層５の上面と略面一となるように、周辺回路領域Ｙのみに下部マスク形成用膜Ｍ１、Ｍ３を形成することによって、上部マスク形成用膜Ｍ２、Ｍ４を略平坦に形成することができるため、マスクパターンＰ１、Ｐ２をより精確に形成することが可能となる。
【００３８】
さらに、本実施形態における半導体装置の製造方法によれば、下部マスク形成用膜Ｍ１、Ｍ３をハードマスク材で構成するとともに、上部マスク形成用膜Ｍ２、Ｍ４をレジスト材で構成することによって、メモリセル領域Ｘ及び周辺回路領域Ｙで異なる条件でエッチングを行うことができるため、エッチング工程における加工精度及び歩留まりを向上させることが可能となる。
【００３９】
なお、本実施形態においては、下部マスク形成用膜Ｍ１、Ｍ３及び上部マスク形成用膜Ｍ２、Ｍ４を、接続孔形成工程と配線パターン形成工程の両方に適用する場合について説明したが、これに限らず、いずれか一つの工程で適用するようにしても構わない。
また、本実施形態においては、下部マスク形成用膜Ｍ１、Ｍ３を、周辺回路領域Ｙのみに残存させ、この上に上部マスク形成用膜Ｍ２、Ｍ４を形成する場合について説明したが、下部マスク形成用膜Ｍ１、Ｍ３の上面と、半導体基板１上に形成されるメモリセル領域Ｘの上面とを確実に面一とすることが必要な場合（メモリセル領域Ｘと周辺回路領域Ｙの段差を完全になくしたい場合）にはこの限りでない。例えば、周辺回路領域Ｙのみに下部マスク形成用膜Ｍ１、Ｍ３を残存させた半導体基板１の最上面全体に絶縁層を形成した後、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｃｉｎｇ）法を用いて、この絶縁層に平坦化処理を施し、絶縁層及び下部マスク形成用膜Ｍ１、Ｍ３の総膜厚を所望の厚さに調整するようにしてもよい。或いは、下部マスク形成用膜Ｍ１、Ｍ３の膜厚を、上述した寸法よりも厚めに形成し、この下部マスク形成用膜Ｍ１、Ｍ３の上面全体に公知のＣＭＰ法を用いて平坦化処理を施すことで、下部マスク形成用膜Ｍ１、Ｍ３の膜厚を所望の厚さに調整するようにしてもよい。
【００４０】
さらに、本実施形態においては、配線パターン形成後の下部マスク形成用膜Ｍ３及び上部マスク形成用膜Ｍ４を除去する場合について説明したが、製品性能上何ら問題がないようであれば、下部マスク形成用膜Ｍ３及び上部マスク形成用膜Ｍ４を除去せず残存させたままでも構わない。
さらに、本実施形態においては、メモリセル領域Ｘと周辺回路領域Ｙとを備えたＦｅＲＡＭに適用した場合について説明したが、上面に高低差を有する膜の形状加工を行う場合であれば、これに限らず、例えば、今後実用化が期待されている、メモリセルを複数段積み上げた多層構造を有するクロスポイント型ＦｅＲＡＭなどに好適に用いることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一製造工程を示す断面図である。
【図２】本発明の半導体装置の一製造工程を示す断面図である。
【図３】本発明の半導体装置の一製造工程を示す断面図である。
【図４】従来の半導体装置の一構成例を示す断面図である。
【符号の説明】１、１０…半導体基板。２、２０…第一の層間絶縁層。３Ａ、３０Ａ…上部電極層。３Ｂ、３０Ｂ…強誘電体層。３Ｃ、３０Ｃ…下部電極層。４、４０…第二の層間絶縁層。５、５０…配線層。Ｈ、Ｈ１０…コンタクトホール。Ｍ１、Ｍ３…下部マスク形成用膜。Ｍ２、Ｍ４…上部マスク形成用膜。Ｘ…メモリセル領域、Ｙ…周辺回路領域。Ｐ１、Ｐ２…マスクパターン。
【図１】
2004349344.tif 000003
【図２】
2004349344.tif 000004
【図３】
2004349344.tif 000005
【図４】
2004349344.tif 000006