(57)【要約】【課題】ＤＭＯＳトランジスタとともに温度検出用のダイオード、ｐＭＯＳトランジスタやｎＭＯＳトランジスタを形成する際に、ラッチアップ現象が発生することを防止すること。【解決手段】スイッチ動作するパワートランジスタが形成されている半導体基板を第１導電型とし、ダイオードは、第１の第１導電型高濃度領域と、該第１の第１導電型領域を囲むように形成された第１の第２導電型高濃度領域と、で構成され、第１の第２導電型高濃度領域を囲むように形成された第２の第１導電型高濃度領域と、第２の第１導電型高濃度領域を囲むように形成された第２の第２導電型高濃度領域と、第２の第２導電型高濃度領域を囲むように形成された第３の第１導電型高濃度領域と、を有する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
スイッチ動作するパワートランジスタが形成されている第１導電型の半導体基板に、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタとともにＰＮ接合型の温度検出用のダイオードが形成される半導体装置において、
前記ダイオードは、第１の第１導電型高濃度領域と、該第１の第１導電型領域を囲むように形成された第１の第２導電型高濃度領域と、で構成され、
前記第１の第２導電型高濃度領域を囲むように形成された第２の第１導電型高濃度領域と、
前記第２の第１導電型高濃度領域を囲むように形成された第２の第２導電型高濃度領域と、
前記第２の第２導電型高濃度領域を囲むように形成された第３の第１導電型高濃度領域と、を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
第２および第３の第１導電型高濃度領域は接地電位とされ、第２の第２導電型高濃度領域は正の電位とされることを特徴とする半導体装置。
【請求項３】
前記請求項１に示すパワートランジスタがＤＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項４】
請求項１または請求項２記載の半導体装置を用いたインクジェット記録ヘッド用基板であって、
複数の電気熱変換素子と、
前記複数の電気熱変換素子を発熱させるための駆動回路と、
前記駆動回路を介して前記複数の電気熱変換素子の発熱状態を制御する制御回路とを有するインクジェット記録ヘッド用基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インクジェットヘッド用の半導体装置に関し、特に、温度検出素子を備えた半導体装置並びにインクジェット記録ヘッド用基板に関する。
【０００２】
【従来の技術】
インクジェット記録方式（即ち、液体噴射による記録方式）は、記録時に発生する騒音が無視し得る程度に極めて小さいという点で高速記録が可能であり、しかも所謂普通紙への定着処理という特別な処理を必要とせずに記録が行える点において最近関心を集めている。
【０００３】
近年、そうしたインクジェット記録方式に用いるインクジェットヘッド用基体は、複数の発熱体を基板上に構成するだけでなく、それぞれの発熱体駆動ドライバーに対して直列に入力される画像データを、それぞれのドライバーに並列に送るためのラッチ回路等の制御ロジック回路を同一基板内に構成できる。このラッチ回路は発熱体と同一ビット数のシフトレジスタとこれらシフトレジスタから出力されるデータを一時記憶するために設けられる。
【０００４】
図３は従来のインクジェットヘッドの回路構成を示すブロック図である。
【０００５】
図３に示される回路は、ヒーター４０１、パワートランジスタ４０２、ラッチ回路４０３、シフトレジスタ４０４、電源ライン４０５、画像データ入力端子４０６、クロック入力端子４０７、ラッチ信号入力端子４０８、ヒーターＯＮ／ＯＦＦスイッチ４０９およびＧＮＤライン４１０から構成されている。
【０００６】
ヒーター４０１、パワートランジスタ４０２、ラッチ回路４０３およびヒーターＯＮ／ＯＦＦスイッチ４０９は、１つの吐出ノズルについて組として設けられるものであって、これらの組の複数に対して１つのシフトレジスタ４０４が設けられている。
【０００７】
図４は、クロック入力端子４０７、画像データ入力端子４０６にそれぞれ入力されるクロック（ＣＬＫ）および画像データ信号（ＤＡＴＡ）とデータ転送期間ＬＴとの関係を示す図である。
【０００８】
駆動シーケンスについて説明すると、まず、記録装置本体（不図示）よりクロックに同期したシリアルな画像データ信号が画像データ入力端子４０６を介してシフトレジスタ４０４に送られる。シフトレジスタ４０４に取り込まれた画像データ信号はデータ転送期間ＬＴの終了と同時にラッチされてラッチ回路４０３にて一時記憶され、画像データに応じたオン／オフ出力がラッチ回路４０３よりなされる。ラッチ回路４０３出力により、ヒーターＯＮ／ＯＦＦスイッチ４０９がオンとされたパワートランジスタ４０２がオンとなり、対応するヒーター４０１に電流が通電され、熱エネルギーが発生し、ヒーター４０１上のインクが発泡し、そのエネルギーでインクが吐出する。
【０００９】
上記のように構成されるインクジェットヘッドの場合、ヒーター４０１やその駆動回路が発熱要素として存在する。記録が連続して行なわれると、インクジェットヘッドを構成する基板（ヒーターボード）が昇温状態が続いて熱暴走となると、インクの吐出を正常に行なうことができなくなってしまう。このような不具合が発生することを防止するために、基板の温度を検出し、検出温度に応じて吐出状態を制御することが行われている。
【００１０】
図５は、内部に温度検出用のダイオードが形成されたヒーターの駆動回路としてのトランジスタの構造を示す断面図である。
【００１１】
ｐ型半導体基板２０１上に、ｐ型領域２０２およびｎ型領域２０３が形成され、ｎ型領域２０３内部にｎ＋領域２０４とｐ＋領域２０５とが形成されて、図では模式的にダイオード２０６として表されるＰＮ接合構造の温度検出用ダイオードが形成されている。温度の検出はアノードとなるｐ＋領域２０５からカソードとなるｎ＋領域２０４に向けて定電流を流し、そのときの順方向電圧をモニタすることにより行なわれる。
【００１２】
図６は、温度検出用のダイオードの基板上の配置を示す上面図である。
【００１３】
基板１には複数のヒーターからなるヒーター部２が設けられ、その両脇には各ヒーターを発熱させるためのドライバ部３，４が配置され、さらに、各ドライバ部３，４の駆動を制御するドライバ制御部６，７、各ドライバ制御部６，７へ信号を入力するためのパッド８，９が形成されている。
【００１４】
温度検出用ダイオードである温度センサ５は、その温度検出目的からヒーター部２およびドライバ部３，４の近傍に配置することが望ましく、図示される例ではヒーター部２とドライバ部３との間に設けられている。温度センサ５の検出電流は、パッド８を介してヒーターボード周辺回路１０へ送られ、電圧に変換されて本体制御部へ送られ、その検出電流に示される検出温度に応じた制御が本体制御部により行われる。
【００１５】
次に、インクジェットヘッド用の基板の具体的な作製について述べる。
【００１６】
基板を半導体プロセスを用いて作製する場合には、製造コストを考えるとＣＭＯＳプロセスを用いることが非常に有利となる。しかしながら、ヒーターを搭載するこの種の基板では、２０Ｖ程度あるいはそれ以上の電源電圧が使用されることがほとんどであり、さらに、ヒーター部には数十〜数百ｍＡの電流を供給しなければならない。最もシンプルなＭＯＳトランジスタ構造では、ブレークダウン耐圧が１５Ｖ以下であるため、ＣＭＯＳ構造では回路を実現することができない。そのため、高耐圧なパワートランジスタとするために、例えば、ＤＭＯＳ（Ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　ＭＯＳ　ｔｒａｎｓｉｓｔｏｒ）構造とすることが行なわれている。
【００１７】
図７はＣＭＯＳプロセスを用いて作製されたＤＭＯＳトランジスタの構造を示す断面図であり、図中には同一プロセスで作製されたｐＭＯＳトランジスタも示されている。
【００１８】
図中、７０１はＰ型基板（Ｐ−Ｓｕｂ）、７０２，７０４，７０６はＰ型のウェル領域（Ｐ−ＷＬ）、７０３，７０５はそれぞれｐＭＯＳトランジスタ，ＤＭＯＳトランジスタが形成されるＮ型のウェル領域（Ｎ−ＷＬ）、７１４はＮ型のウェル領域７０５中に形成されたＰ型のベース領域（Ｐ−Ｂａｓｅ）、７０７，７１２，７１３はｎ＋領域、７０８，７０９，７１０，７１１はｐ＋領域、７１６および７１７はｐＭＯＳトランジスタおよびＤＭＯＳトランジスタのゲート電極である。
【００１９】
ｎ＋領域７０７、ｐ＋領域７１０およびｐ＋領域７１１のそれぞれは、Ｎ型のウェル領域７０３、Ｐ型のウェル領域７０４およびＰ型のベース領域７１４とコンタクトをとるためのもので、各領域における基板電流を近くで吸い上げるために設けられている。ｐＭＯＳトランジスタおよびＤＭＯＳトランジスタのドレイン領域およびソース領域とされるｐ＋領域７０８，７０９およびｎ＋領域７１２，７１３の間を除いて、各ｎ＋領域およびｐ＋領域の間はＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）酸化膜７１５により分離されている。
【００２０】
ＤＭＯＳトランジスタを構成する特徴となるＮ型のウェル領域７０５とその中に形成されるＰ型のベース領域７１４はＭＩＳ型電界効果トランジスタにおけるドレインとチャネルの役割を果たすこととなる。
【００２１】
ｐＭＯＳトランジスタ，ＤＭＯＳトランジスタが形成されるＮ型のウェル領域７０３，７０５は共通に作製することができ、工程を特別に増やす必要がなく作製することができるものとなっている。このとき、上述したようにドレインの耐圧を高くするためにＰ型のベース領域７１４はＰ型基板７０１に達するまで形成するため、Ｎ型のウェル領域７０３，７０５の深さが通常よりも浅いものとされている。
【００２２】
【発明が解決しようとする課題】
図７に示したＤＭＯＳ構造のトランジスタが形成された基板に、図５に示したような温度検出用のダイオードを形成する場合には、寄生的に作られるトランジスタによるラッチアップ現象が生じる。
【００２３】
図８に示すように、従来技術のＭＯＳ構造にてダイオードを構成する場合、例えば、ＣＭＯＳロジックＰＭＯＳソース・ドレイン領域であるＰ型高濃度領域８１５をアノードとし、ＣＭＯＳロジックＰＭＯＳのサブストレート領域であるＮ型領域８１６をカソードとしてダイオードを構成することとなる。この場合、アノードからカソードに順方向電流を流すと、Ｎ型領域８１６の下は、Ｐ基板８１４となり、ここにＰＮＰ構造ができ、寄生のＰＮＰトランジスタ８０１が動作し、Ｐ基板８１４に電流が流れ、特にＣＭＯＳの場合、ラッチアップ等の問題につながる可能性がある。
【００２４】
上記のＰＮＰトランジスタ８０１はダイオードに寄生して形成されるものとして説明したが、ＭＯＳトランジスタにも寄生して形成される。
【００２５】
図９（ａ），（ｂ）のそれぞれは、図７に示したＤＭＯＳ構造のトランジスタが形成された基板に、図５に示したような温度検出用のダイオードが形成された半導体装置を示す上面図および断面図であり、図中には同一プロセスで作製されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタも示されている。
【００２６】
図中、９０１はＰ型基板（Ｐ−Ｓｕｂ）、９０２はＰ型のウェル領域（Ｐ−ＷＬ）であり、この中にはｎＭＯＳトランジスタが形成される。９０３はｐＭＯＳトランジスタおよび温度検出用ダイオードが形成されるＮ型のウェル領域（Ｎ−ＷＬ）、９０９，９１４，９１６，９１８はｎ＋領域、９１０，９１１，９１３，９１５，９１９はｐ＋領域、９１１および９１３はｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート電極である。
【００２７】
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのドレイン領域およびソース領域とされるｐ＋領域９１０，９１１およびｎ＋領域９１６，９１７の間を除いて、各ｎ＋領域およびｐ＋領域の間はＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）酸化膜９２０により分離されている。
【００２８】
温度検出用ダイオードは、図９（ａ）の上面図に示されるように、ｐ＋領域９１５と該ｐ＋領域９１５を囲むように周設されたｎ＋領域９１４により構成されるが、本例では、基板ノイズによる悪影響を防ぐことを目的として、ｎ＋領域９１４の周囲をさらに囲むようにｐ＋領域９１３がガードリングとして周設されており、接地電位とされている。
【００２９】
上記のように、ＤＭＯＳトランジスタが形成される半導体基板上にＰＮ接合による温度検出用ダイオードを形成し、その周辺にｐＭＯＳトランジスタｎＭＯＳトランジスタを近接して配置する場合には、図９に示したようにガードリングを施してもラッチアップが生じやすい。これは先述したように、Ｎ型のウェル領域がＤＭＯＳトランジスタとｐＭＯＳトランジスタに共通に作られ、その深さが通常よりも浅いものとされているため、それによって温度検出用ダイオードに寄生して形成されるＰＮＰトランジスタの電流増幅率が大きなものとなっているためである。
【００３０】
温度検出用ダイオードのカソード自体にノイズなどによるトリガー信号（シンク電流や負電圧）が入力されると、温度検出用ダイオードに寄生して形成されたＮＰＮトランジスタを介して基板に電流が流れ、ｐＭＯＳトランジスタに寄生して形成されたＰＮＰトランジスタが動作状態となってさらに基板に電流が流れる。この電流によって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタに寄生して形成されるＮＰＮトランジスタが動作状態となり、ラッチアップ状態となってしまう。
【００３１】
図１０は図９に示した半導体装置の等価回路図である。
【００３２】
図１０に示されるｐＭＯＳトランジスタは大電流を流すためにゲート電極９１１が２つ形成され、チャネルの実効長が大きく形成されている。
【００３３】
図には、温度検出用ダイオードに寄生して形成されたＮＰＮ型の寄生トランジスタ１００１、ｐＭＯＳトランジスタに寄生して形成されたＰＮＰ型の寄生トランジスタ１００２およびｎＭＯＳトランジスタとｐＭＯＳトランジスタに寄生して形成されるＮＰＮ型の寄生トランジスタ１００３が示されている。
【００３４】
寄生トランジスタ１００１は、エミッタはＮ＋領域９１４とされ、コレクタはＮウェル領域９０３の抵抗であるＮウェル抵抗Ｒ１およびＮ＋領域１００４を介して電源電位に接続され、ベースは接地される形態で形成されている。
【００３５】
寄生トランジスタ１００２は、エミッタはＰ＋領域９１０とされ、コレクタは基板抵抗Ｒ２およびＰ＋領域９１９を介して接地され、ベースは寄生トランジスタ１００１のコレクタと共通にＮウェル抵抗Ｒ１およびＮ＋領域１００４を介して電源電位に接続される形態で形成されている。
【００３６】
寄生トランジスタ１００３は、コレクタは寄生トランジスタ１００１のコレクタおよび寄生トランジスタ１００２のベースと共通にＮウェル抵抗Ｒ１およびＮ＋領域１００４を介して電源電位に接続され、エミッタはＮ＋領域９１６を介して接地され、ベースは寄生トランジスタ１００２のコレクタと共通に基板抵抗Ｒ２およびＰ＋領域９１９を介して接地される形態で形成されている。
【００３７】
寄生トランジスタ１００１のエミッタとなるＮ＋領域９１４にトリガー信号が入力されると、Ｎウェル抵抗Ｒ１およびＮ＋領域１００４を介して寄生トランジスタ１００１のコレクタに電流が流れる。この電流により寄生トランジスタ１００２が動作し、Ｐ＋領域９１０とＰ＋領域９１９との間に電流が流れる。この電流により、さらに、寄生トランジスタ１００３が動作し、Ｎ＋領域１００４とＮ＋領域９１６との間に電流が流れる。これらの動作は停止することなく連続して行なわれ、ラッチアップ状態となってしまう。
【００３８】
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、ＤＭＯＳトランジスタとともにｐＭＯＳトランジスタやｎＭＯＳトランジスタを形成する際に、ラッチアップ現象が発生することを防止することのできる半導体装置を実現することを目的とする。
【００３９】
また、本課題は、ＤＭＯＳに限られるものではなく、パワートランジスタを用いて負荷を電流駆動する構成においては、基板に流れ込む電流（リーク電流）も大きくなり、この電流が原因となって発生しやすい問題である。
【００４０】
【課題を解決するための手段】
本発明の半導体装置は、スイッチ動作するパワートランジスタが形成されている第１導電型の半導体基板に、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタとともにＰＮ接合型の温度検出用のダイオードが形成される半導体装置において、
前記ダイオードは、第１の第１導電型高濃度領域と、該第１の第１導電型領域を囲むように形成された第１の第２導電型高濃度領域と、で構成され、
前記第１の第２導電型高濃度領域を囲むように形成された第２の第１導電型高濃度領域と、
前記第２の第１導電型高濃度領域を囲むように形成された第２の第２導電型高濃度領域と、
前記第２の第２導電型高濃度領域を囲むように形成された第３の第１導電型高濃度領域と、を有することを特徴とする。
【００４１】
この場合、第２および第３の第１導電型高濃度領域は接地電位とされ、第２の第２導電型高濃度領域は正の電位とされることとしてもよい。
【００４２】
また、パワートランジスタがＤＭＯＳトランジスタであるとしてもよい。
【００４３】
本発明によるインクジェットヘッド用基板は上記のいずれかの半導体装置を用いたインクジェット記録ヘッド用基板であって、
複数の電気熱変換素子と、
前記複数の電気熱変換素子を発熱させるための駆動回路と、
前記駆動回路を介して前記複数の電気熱変換素子の発熱状態を制御する制御回路とを有する。
【００４４】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。
【００４５】
図１（ａ），（ｂ）のそれぞれは本発明による半導体装置の一実施例の構成を示す上面図および断面図、図２はその等価回路図である。
【００４６】
図１（ａ），（ｂ）のそれぞれは、図７に示したＤＭＯＳ構造のトランジスタが形成された基板に、図５に示したような温度検出用のダイオードが形成された半導体装置を示す上面図および断面図であり、図中には同一プロセスで作製されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタも示されている。
【００４７】
図中、１０１はＰ型基板（Ｐ−Ｓｕｂ）、１０２はＰ型のウェル領域（Ｐ−ＷＬ）であり、この中にはｎＭＯＳトランジスタが形成される。１０３はｐＭＯＳトランジスタおよび温度検出用ダイオードが形成されるＮ型のウェル領域（Ｎ−ＷＬ）、１０４，１０９，１１１，１１３，１１５はｎ＋領域、１０５，１０７，１０８，１１０，１１２，１１６はｐ＋領域、１０６および１１４はｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート電極である。
【００４８】
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのドレイン領域およびソース領域とされるｐ＋領域１０５，１０７およびｎ＋領域１１３，１１４の間を除いて、各ｎ＋領域およびｐ＋領域の間はＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）酸化膜１１７により分離されている。
【００４９】
温度検出用ダイオードは、図１（ａ）の上面図に示されるように、ｐ＋領域１１２と該ｐ＋領域１１２を囲むように周設されたｎ＋領域１１１により構成されるが、本実施例では、ｎ＋領域１１１の周囲をさらに囲むようにｐ＋領域１１０、ｎ＋領域１０９、ｐ＋領域１０８が同心的に周設されている。ｐ＋領域１０８および１１０は接地電位とされ、ｎ＋領域１０９は電源電位とされている。
【００５０】
図２は図１に示した半導体装置の等価回路を説明するための模式図である。
【００５１】
図２に示されるｐＭＯＳトランジスタは、Ｎ＋領域により分割されて２つ形成されている。
【００５２】
図には、温度検出用ダイオードに寄生して形成されたＮＰＮ型の寄生トランジスタ２０１、ｐＭＯＳトランジスタに寄生して形成されたＰＮＰ型の寄生トランジスタ２０２およびｎＭＯＳトランジスタとｐＭＯＳトランジスタに寄生して形成されたＮＰＮ型の寄生トランジスタ２０３が示されている。
【００５３】
寄生トランジスタ２０１は、エミッタはＮ＋領域１１１とされ、コレクタは、Ｎ＋領域１０９を介して電源電位ＶＤＤと接続され、また、Ｎウェル領域１０３の抵抗であるＮウェル抵抗Ｒ１およびＮ＋領域１０４を介して電源電位ＶＨに接続され、ベースは接地される形態で形成されている。
【００５４】
寄生トランジスタ２０２は、エミッタはＰ＋領域１０５とされ、コレクタは基板抵抗Ｒ２およびＰ＋領域１０８を介して接地され、ベースは寄生トランジスタ２０１のコレクタと共通にＮウェル抵抗Ｒ１およびＮ＋領域１０４を介して電源電位ＶＨに接続される形態で形成されている。
【００５５】
寄生トランジスタ２０３は、コレクタは寄生トランジスタ２０１のコレクタおよび寄生トランジスタ２０２のベースと共通にＮウェル抵抗Ｒ１およびＮ＋領域１０４を介して電源電位に接続され、エミッタはＮ＋領域１１６を介して接地され、ベースは寄生トランジスタ２０２のコレクタと共通に基板抵抗Ｒ２およびＰ＋領域１０８を介して接地される形態で形成されている。
【００５６】
本実施例においては、温度検出用ダイオードの周囲を、接地電位、電源電位、接地電位に置かれる三重のガードリングを設けて、温度検出用ダイオードの近傍に配置されたｐＭＯＳトランジスタやｎＭＯＳトランジスタから隔離された状態としている。このため、温度検出用ダイオードのカソードにラッチアップを起こさせるようなトリガー信号が入力されたとしても、最初に動作する寄生トランジスタ２０１のコレクタ電流は抵抗Ｒ１を介することなく接続されている電源電位ＶＤＤから供給されることとなり、寄生トランジスタ２０２，２０３が動作状態となることはなく、ラッチアップ状態に陥ることはない。
【００５７】
以上説明した実施例は、ＤＭＯＳ構造のトランジスタが形成された基板に、温度検出用のダイオードが、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタと同一プロセスで作製された半導体装置であるが、本発明は、インクジェット記録装置に用いられるインクジェットヘッドに適したものとしてなされたものであり、図６に示したような、複数の電気熱変換素子と、複数の電気熱変換素子を発熱させるための駆動回路と、駆動回路を介して複数の電気熱変換素子の発熱状態を制御する制御回路とを有するインクジェット記録ヘッド用基板を含むものである。
【００５８】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載するような効果を奏する。
【００５９】
ＤＭＯＳトランジスタとともに温度検出用のダイオード、ｐＭＯＳトランジスタやｎＭＯＳトランジスタを形成する際に、ラッチアップ現象が発生することを防止することができる効果がある。
【図面の簡単な説明】
【図１】（ａ），（ｂ）のそれぞれは本発明による半導体装置の一実施例の構成を示す上面図および断面図である。
【図２】図１に示した実施例の等価回路図である。
【図３】インクジェットヘッドの回路構成を示すブロック図である。
【図４】図３に示したクロック入力端子４０７、画像データ入力端子４０６にそれぞれ入力されるクロック（ＣＬＫ）および画像データ信号（ＤＡＴＡ）とデータ転送期間ＬＴとの関係を示す図である。
【図５】内部に温度検出用のダイオードが形成されたヒーターの駆動回路としてのＰＮＰトランジスタの構造を示す断面図である。
【図６】温度検出用のダイオードの基板上の配置を示す上面図である。
【図７】ＣＭＯＳプロセスを用いて作製されたＤＭＯＳトランジスタの構造を示す断面図である。
【図８】ＭＯＳ構造にて作製されたダイオードを示す断面図である。
【図９】（ａ），（ｂ）のそれぞれは、図７に示したＤＭＯＳ構造のトランジスタが形成された基板に、図５に示したような温度検出用のダイオードが形成された半導体装置を示す上面図および断面図である。
【図１０】図９に示した半導体装置の等価回路図である。
【符号の説明】
１０１　　Ｐ型基板
１０２　　Ｐ型のウェル領域
１０３は　　Ｎ型のウェル領域
１０４，１０９，１１１，１１３，１１５　　ｎ＋領域
１０５，１０７，１０８，１１０，１１２，１１６　　ｐ＋領域
１０６，１１４　　ゲート電極
【図１】
2004055844.tif 000003
【図２】
2004055844.tif 000004
【図３】
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【図４】
2004055844.tif 000006
【図５】
2004055844.tif 000007
【図６】
2004055844.tif 000008
【図７】
2004055844.tif 000009
【図８】
2004055844.tif 000010
【図９】
2004055844.tif 000011
【図１０】
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