(57)【要約】【課題】半導体製造プロセスの微細化に伴う半導体集積回路の電源電圧降下の問題を解決する電源配線設計方法を提供する。【解決手段】メッシュ電源配線構造の設計条件として各要素配線の本数と幅とを見積もり（工程１２）、各要素配線の本数と幅とをもとにしてメッシュ電源配線をレイアウト設計する（工程１３）。このようなトップダウン設計により、電源配線構造モデルによる計算を高精度化して、電源電圧降下量を抑制する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
半導体集積回路の電源配線設計方法であって、
メッシュ電源配線を構成する各要素配線の本数と幅とを算出する工程と、
前記算出した各要素配線の本数と幅とをもとにして前記メッシュ電源配線をレイアウト設計する工程とを備えたことを特徴とする電源配線設計方法。
【請求項２】
多層電源配線を有する半導体集積回路の電源配線設計方法であって、
前記多層電源配線を上層電源配線と下層電源配線とに分類する工程と、
電圧降下量を主条件として前記上層電源配線の構造を決定する工程と、
エレクトロマイグレーションを主条件として前記下層電源配線の構造を決定する工程とを備えたことを特徴とする電源配線設計方法。
【請求項３】
複数の回路ブロックを有する半導体集積回路の電源配線設計方法であって、
前記複数の回路ブロックのうちで最大電流密度の回路ブロックを探し出す工程と、
前記最大電流密度の回路ブロックのストラップ電源配線間隔を決定する工程と、
残りの回路ブロックのストラップ電源配線間隔を、前記決定した最大電流密度の回路ブロックのストラップ電源配線間隔と等しく設計する工程とを備えたことを特徴とする電源配線設計方法。
【請求項４】
半導体集積回路の電源配線設計方法であって、
予め複数の電源配線構造を電源配線構造係数として保持しており、
前記予め保持されている複数の電源配線構造係数の中から前記半導体集積回路の電源配線構造係数とすべきものを探し出す工程と、
前記探し出した電源配線構造係数をもとにして前記半導体集積回路における電源配線構造の配線幅を決定する工程とを備えたことを特徴とする電源配線設計方法。
【請求項５】
半導体集積回路の電源配線設計方法であって、
回路ブロックの電源配線構造を決定する第１の工程と、
チップ電源配線構造を決定する第２の工程とを備え、
前記半導体集積回路における許容電圧降下量のうち僅かな量を前記第１の工程における回路ブロックの電圧降下量分に割り当てることを特徴とする電源配線設計方法。
【請求項６】
半導体集積回路の電源配線設計方法であって、
メッシュ電源配線を単位配線によって構成する工程と、
前記単位配線が存在するか存在しないかを示す行列から電源配線構造係数を算出する工程とを備えたことを特徴とする電源配線設計方法。
【請求項７】
半導体集積回路の電源配線設計方法であって、
前記半導体集積回路の電圧降下量を、チップ電源配線と回路ブロック電源配線とを含む電源配線で発生するグローバル電圧降下量と回路ブロック電圧降下量との和とすることを特徴とする電源配線設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製造プロセスの微細化に伴う半導体集積回路の電源電圧降下の問題を解決する電源配線設計方法に関するものである。
【０００２】
【従来の技術】
近年、製造プロセスの微細化に伴いＬＳＩへのトランジスタの高集積化が進む一方、電源電圧の低下が進んでいる。これにより、電源電流は増加する傾向にあるが電源電圧は低下するため、ＬＳＩチップ内での電源配線の抵抗による電圧降下が動作速度に与える影響が無視できなくなっている。例えば電源電圧が１Ｖ、電源電流が１ｍＡであり、電源配線の抵抗チップ端から中央まで１００Ωである場合を仮定すると、チップ中央での電源電圧降下は１００×０．００１＝０．１［Ｖ］となり、１０％の電源降下が起きることになる。これによって論理回路の遅延時間が大きくなり、誤動作の原因となる。よって電源配線の設計を高精度に行うことが大変重要になっている。
【０００３】
また、近年のＬＳＩ設計においては設計期間の短縮のためトップダウン設計が必要である。よって、設計初期の段階からＬＳＩの電源レイアウトを想定し、計算モデルによる見積もり値を算出することが重要である。
【０００４】
従来の計算モデルによる電源配線設計方法の例として１９９８年にシルベスターらによって発表されたＢＡＣＰＡＣモデル（Ｂｅｒｋｅｌｅｙ  Ａｄｖａｎｃｅｄ  Ｃｈｉｐ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｃａｌｃｕｌａｔｏｒ）において用いられている方法について説明する。
【０００５】
図１において、１はチップ、２は電源パッド、３は電源配線であり、図１の電源配線構造がＢＡＣＰＡＣモデルでは適用され、１）単層電源配線構造、２）電源配線の両端にパッド配置をすることを想定している。しかしこのような１），２）の構造では、近年の微細化されたＬＳＩにおいては電源電圧の降下量が大きく実用的でない。
【０００６】
近年の電源配線においては、図２に示すように、電源配線を多層かつメッシュ状に組み合わせ、複数の電源パッドから電源を供給する構造、すなわちメッシュ電源配線構造が使用されている（特許文献１参照）。
【０００７】
ＢＡＣＰＡＣモデルを用いてメッシュ電源配線構造の電源電圧降下量をシミュレーションと比較した結果を、図３に示す。図３に示すとおり、従来の電源配線設計方法を用いると電圧降下量の見積もり精度が低い。
【０００８】
【特許文献１】
特開２０００−１１０１１号公報
【０００９】
【発明が解決しようとする課題】
トップダウン設計を実現するためには、従来の電源配線構造モデルの計算精度が不十分であることに着目するとともに、近年主流に用いられているメッシュ電源配線構造を前提とし、高精度な計算モデルに基づく電源配線設計方法を提供することが課題となっている。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る半導体集積回路の電源配線設計方法は、メッシュ電源配線を構成する各要素配線の本数と幅とを算出する工程と、算出した各要素配線の本数と幅とをもとにしてメッシュ電源配線をレイアウト設計する工程とを含むことを特徴とする。これにより、メッシュ電源配線を用いたＬＳＩにおいてトップダウン設計を実現し、電圧降下量を抑制する効果がある。
【００１１】
また更に、本発明に係る半導体集積回路の電源配線設計方法は、多層電源配線の構造決定において、多層電源配線を上層電源配線と下層電源配線とに分類し、上層電源配線の構造決定は電圧降下量を主条件とし、下層電源配線の構造決定はＥＭ（エレクトロマイグレーション）を主条件とすることを特徴とする。これにより、ブロック面積を削減するとともに、信頼性の高いＬＳＩを設計することを可能にする効果がある。
【００１２】
また更に、本発明に係る半導体集積回路の電源配線設計方法は、構造行列を用いて設計を分類することを特徴とする。これにより、似た構造を持つＬＳＩにおいて構造行列を流用することができ、設計期間を短縮する効果がある。
【００１３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
【００１４】
図４において、１１はメッシュ電源配線構造を適用する工程、１２は電源配線構造の設計条件を見積もる工程、１３は電源配線構造をレイアウトする工程、１４はＥＤＡ（ｅｌｅｃｔｒｏｎｉｃ  ｄｅｓｉｇｎ  ａｕｔｏｍａｔｉｏｎ）ツールで検証を行う工程である。図４に示すように、レイアウト設計を行う前に設計目標の電圧降下量に対応する電源配線の間隔や幅を推定するには、推定誤差が小さくなる見積もりモデルが必要である。見積もりモデルは、メッシュ電源配線構造に対して推定誤差が小さくなることに重点を置く。
【００１５】
まず、メッシュ電源配線構造について説明を行う。図２は、６層配線を備える半導体集積回路におけるメッシュ電源配線構造の一例を示す。４は論理回路セルの電源配線（第１層）であり、５，６は第４層の電源配線とグランド配線であり、７，８は第５層の横方向のチップ電源配線とグランド配線であり、９，１０は第６層の縦方向のチップ電源配線とグランド配線である。第２層及び第３層に電源配線は存在しない。以下、電源配線について説明し、グランド配線は電源配線と同じであるとして省略する。
【００１６】
論理回路セルの電源配線４は第１配線層に、ブロック内のストラップ電源配線５は第４配線層に各々割り当てられる。電源パッドとブロックとを接続するチップ電源配線７，９は、横方向が第５配線層に、縦方向が第６配線層に各々割り当てられる。論理回路セルの電源配線４はストラップ電源配線５と第１ビアで接続されており、ストラップ電源配線５は横方向のチップ電源配線７に第４ビアによって、横方向のチップ電源配線７は縦方向のチップ電源配線９に第５ビアによってそれぞれ接続されている。
【００１７】
次に、見積もりモデルについて詳細な説明を行う。見積もりモデルの電源配線構造は上電源層と下電源層とからなり、上電源層は縦方向と横方向とのチップ電源配線７，９を含み、下電源層はセル電源配線４とストラップ電源配線５とを含んでいる。
【００１８】
図９に示すように、上電源層はチップ３０をメッシュ状に分割し、メッシュの単位線３１が設けられると、電源配線が設けられたことを表す。メッシュ上の任意の場所での電圧降下量Ｖｍｉは、数１のようになる。
【００１９】
【数１】
2004349436.tif 000003
【００２０】
ここで、Ａｉｊはｉ≠ｊの場合、メッシュ上の場所ｉからｊ間の抵抗値であり、ｉ＝ｊの場合、場所ｉから電源パッド間の抵抗値である。また、Ｉｊは場所ｊにおける消費電流を示す。したがって、Ａｉｊ×Ｉｊは場所ｊの消費電流Ｉｊが場所ｉに発生させる電圧降下量であり、各々の場所ｊ＝１，２，…，ｉ，…，ｎにおける消費電流Ｉｊが場所ｉに発生させる電圧降下量の総和が電圧降下量Ｖｍｉとなる。
【００２１】
Ａｉｊを以下では構造係数と呼ぶことにする。このように、構造係数Ａｉｊを求めることで、任意の消費電流Ｉｊに対する場所ｉでの電圧降下量Ｖｍｉを求めることができる。ところで、構造係数Ａｉｊは、Ａｉｊ＝ｆｉｊ（単位配線ｌの有／無，単位配線幅比）であり、単位配線ｌが設けられているか否かと、単位配線幅比との関数である。単位配線幅比は基準の単位配線幅を１に規格化したときの単位配線幅である。また、電圧降下量Ｖｍｉには数２の関係がある。
【００２２】
【数２】
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【００２３】
ここで、Ｂは定数であり、Ｉは消費電流、Ｓｃはチップ領域の面積、Ｓｐは電源配線の面積である。単位配線ｌの有／無、単位配線幅比が決定した後（今後、上部の電源配線構造が決定したということにする。）でのＳｃ／Ｓｐは接続の有／無と配線幅の相互の比率とは固定されているが、電源配線の面積とチップ領域の面積との比はＡｉｊとＩｉｊとは独立する。つまり、数３となる。
【００２４】
【数３】
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【００２５】
ここで、Ｓｐｏ／ＳｃｏはＡｉｊを決定するときの電源配線の面積とチップ領域の面積との比である。数３は上部の電源配線構造が決定した後に単位配線の比率を保って電源配線幅を変更して、すなわちＳｐを変更して電圧降下量Ｖｍｉを設計目標値に調整することが可能である。
【００２６】
下電源層の電源配線間隔と幅とはブロック毎に計算する。以下で計算方法を説明する。ブロック内のストラップ電源配線５から横方向のチップ電源配線７へ接続する第４ビアで囲まれた領域を第４ビア領域と呼ぶことにする。第４ビア領域（Ｖ４メッシュ）を図５に示す。第４ビアからそのビアを含む第４ビア領域内の電圧降下量は、領域内の電流分布が均等であるとすると中央部分が最大となり、数４のように表される。
【００２７】
【数４】
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【００２８】
ここで、Ｖｂは最大電圧降下量で、Ｉｂは領域の消費電流、Ｒｓ□はストラップ電源配線５のシート抵抗値、Ｒｃ□は論理回路セルの電源配線４のシート抵抗値、Ｌは第４ビア間の距離で、第４ビアは縦横の間隔が均等になるように配置するものとする。Ｗはストラップ電源配線の幅、ｒｃｐは論理回路セル面積に対する論理回路セル内の電源配線面積（グランドを含み、電源とグランドの幅は同じとする。）の比率で、ｒｃは論理回路セルのロー側の敷き詰め率である。数４において、ＩｂとＬには第４ビアの均等配置の条件から、数５が成り立つ。
【００２９】
【数５】
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【００３０】
ここで、Ｓｂｂ及びＩｂｂはそれぞれブロックの面積と消費電流である。ＬはＩｂから決定する。Ｗは電流密度によって決定できる。つまり、数６となる。
【００３１】
【数６】
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【００３２】
ここで、Ｉａはストラップ電源配線５における許容電流密度で、電源配線の単位幅あたりに許容される電流である。これで、最大電圧降下量ＶｂはＩｂを独立の変数として持つことになる。設計では予め、設計目標の最大電圧降下量Ｖｔから、数７のようにし、比率ｒにより決定する。
【００３３】
【数７】
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【００３４】
数４〜７によって第４ビア間の距離Ｌ、ストラップ電源配線幅Ｗが決定し、ブロックに使用されている電源配線面積Ｓｐｂを算出できる。複数のブロックが存在する場合には各々の電源配線面積の総和Ｓｐｂｔとして、数３から数８を得る。
【００３５】
【数８】
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【００３６】
ここで、Ｓｐｃはチップ電源配線面積である。また、数９で、ｍｉｎ（  ）は（  ）内の値の最小値を算出する。
【００３７】
【数９】
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【００３８】
設計目標の最大電圧降下量Ｖｔからチップ電源配線面積Ｓｐｃを得る。チップ電源配線面積Ｓｐｃは、チップ電源配線の幅及び本数から算出でき、数１０が成り立つ。
【００３９】
【数１０】
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【００４０】
ここで、縦と横のチップ電源配線におけるＷｐｃｖ，Ｗｐｃｈは幅、Ｌｐｃｖ，Ｌｐｃｈは長さ、Ｎｐｃｖ，Ｎｐｃｈは本数である。正方形のチップであれば、Ｎｐｃｖ＝Ｎｐｃｈ＝Ｎｐｃ，Ｌｐｃｖ＝Ｌｐｃｈ＝Ｌｐｃの条件を考慮し、さらに、Ｗｐｃｖ＝Ｗｐｃｈ＝Ｗｐｃとする。Ｎｐｃは第４ビア間距離Ｌをもとに、ブロックの横辺長をＨｂとして、数１１となる。
【００４１】
【数１１】
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【００４２】
また、Ｌｐｃはチップの辺長であるとするとＷｐｃを得る。このように、ストラップ電源配線構造に限定することによって電源配線の見積もりが可能であることが分かる。さらに、実チップにおける数１〜１１の計算式の見積もり精度評価結果は図６に示すように、最大電圧降下量で＋８％以内の誤差であり、電源配線のレイアウト前における見積もりを可能にする。
【００４３】
以上の設計では、図７に示すようにストラップ電源配線はＥＭ（エレクトロマイグレーション）を主条件として配線幅を設計する工程１５の後、チップ電源配線は最大電圧降下量を主条件として設計する工程１６に進んで設計条件の見積もりが終了する（工程１７）。
【００４４】
電源配線の幅及び間隔の見積もりの結果をもとにレイアウトを行うために、メッシュ電源配線構造に限定した。この限定は本設計フローにおいて極めて重要な限定である。
【００４５】
チップの電源配線設計を行う場合の一例を図８で説明する。プロセス条件とスタンダードセル（スタセル）条件とをもとにして、設計対象ＬＳＩの品種情報に基づき、チップ内部にある複数ブロックのうち最大電流密度のブロックを探す工程１８から、最大電流密度のブロックのストラップ電源配線幅と間隔とを上記方法によって計算条件１９を含めて決定する工程２０を行う。残るブロックのストラップ電源配線間隔を最大電流密度のブロックのストラップ電源配線幅と等しくし、ストラップ電源配線幅を計算する工程２１がある。その結果、チップ内全てのブロックのストラップ電源配線幅は等しく、そのため第４ビアの間隔が等しくなり、チップ電源配線は均等の間隔で配置することができる。
【００４６】
チップ電源配線の設計は予め代表的なチップ電源配線構造係数を計算して準備されて上層電源配線構造行列２２に保存されており、チップ電源配線構造に一致したチップ電源配線構造係数を、準備されているものの中から探し出す工程２３で検索する。上層電源配線構造行列が準備されていない場合には、チップ電源配線構造係数を算出する工程２４によって算出を行う。そして、チップ電源配線幅を決定する（工程２５）。
【００４７】
工程２０では、最大電流密度のブロックのストラップ電源配線間隔はチップ許容電圧降下量のうちで少ない割合（例えば、１／１０以下）として計算を行う。チップ電圧降下量の大部分はチップの電源配線に依存する。工程２１でも同様である。下層電源配線が電圧降下量において上層電源配線に与える影響を補正する工程２６から電圧降下量を工程２７で計算する。目標の電圧降下量と計算された電圧降下量とを比較する工程２８から、目標どおりに設計されていなければ工程２５に戻り、目標どおりに設計されていれば上層電源配線とブロック電源配線構造を工程２９で出力して終了する。
【００４８】
図９にチップ電源配線構造を行列で表現する方法を示す。３０はチップであり、３１は単位配線である。チップ３０を格子状に分割し、交点から交点と、交点からパッドまでをそれぞれ単位配線３１とする。横方向の単位配線を行列として表す横方向行列は、単位配線が存在する場合は１を、存在しない場合は０として、図示の例では７行８列の行列要素にする。縦方向の単位配線も同様に、縦方向の行列として表し、単位配線が存在する場合は１を、存在しない場合は０として行列要素にする。
【００４９】
【発明の効果】
以上説明してきたとおり、本発明によれば、メッシュ電源配線を用いたＬＳＩにおいてトップダウン設計を実現し、電圧降下量を抑制する効果がある。
【００５０】
また更に本発明の別の効果として、ブロック面積を削減するとともに、信頼性の高いＬＳＩを設計することを可能にする効果がある。
【００５１】
また更に本発明の別の効果として、似た構造を持つＬＳＩにおいて構造行列を流用することができ、設計期間を短縮する効果がある。
【図面の簡単な説明】
【図１】従来の電源配線構造モデルを示す平面図である。
【図２】メッシュ電源配線構造を示す平面図である。
【図３】従来のモデルの計算精度を示す図である。
【図４】本発明のトップダウン設計方法を示すフローチャート図である。
【図５】図２中の第４ビアで囲まれた領域を説明するための平面図である。
【図６】本発明の電源配線モデルの計算精度を示す図である。
【図７】上層と下層の電源配線構造を決定する方法を示すフローチャート図である。
【図８】本願発明の電源配線構造を決定する方法を示すフローチャート図である。
【図９】電源配線構造を行列で表現する方法を示す図である。
【符号の説明】
１１  メッシュ電源配線構造を適用する工程
１２  電源配線構造の設計条件を見積もる工程
１３  電源配線構造をレイアウトする工程
１５  ＥＭ、上下電源配線層のコンタクト条件を考慮する工程
１８  最大電流密度ブロックを検索する工程
２３  上層電源配線構造を検索する工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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