(57)【要約】【課題】接合リーク電流の増加を防止し、充分な耐熱性をもち低抵抗なコバルトシリサイドを形成する。【解決手段】シリコンとコバルトシリサイドとを積層した導体層が形成された半導体装置において、前記コバルトシリサイドに、窒素が混入している。また、シリコンとコバルトシリサイドとを積層した導体層を形成する半導体装置の製造方法において、前記シリコンに窒素が混入した拡散抑制膜を積層形成する工程と、前記拡散抑制膜にコバルトの膜を積層形成する工程と、前記シリコンとコバルトとを反応させてコバルトシリサイドを形成する工程とを有する。これらの構成によれば、コバルトスパイクの発生を防止することができるので、接合リーク特性の向上を図ることができる。加えて、コバルトシリサイドに固溶するチタンの量を減らすことができるので、シート抵抗を低減させることが可能となる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
シリコンとコバルトシリサイドとを積層した導体層が形成された半導体装置において、
前記コバルトシリサイド中に、窒素が混入していることを特徴とする半導体装置。
【請求項２】
シリコンとコバルトシリサイドとを積層した導体層を形成する半導体装置の製造方法において、
前記シリコンに窒素が混入した拡散抑制膜を積層形成する工程と、
前記拡散抑制膜にコバルトの膜を積層形成する工程と、
前記シリコンとコバルトとを反応させてコバルトシリサイドを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記拡散抑制膜がチタン或いはタングステンと窒素との混合物であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記拡散抑制膜を、窒素ガスを放電ガスに混入させてスパッタにより形成することを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コバルトシリサイドがサリサイドに用いられることを特徴とする請求項２乃至請求項４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、コバルトシリサイドを用いた半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置では、例えば単結晶シリコン等からなる半導体基板主面をＳＧＩ（Ｓｈａｌｌｏｗ  Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ）等の素子間分離絶縁膜によって各素子形成領域に分離し、分離された各素子形成領域にＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の各種素子が形成されているが、微細化の進展によって、形成されるＦＥＴも微細なものとなるため、コンタクト抵抗或いはシート抵抗の増加が問題となる。
【０００３】
このため、ＦＥＴのゲート電極及びソース領域、ドレイン領域の表面を自己整合的にシリサイド化し、低抵抗化を図るサリサイド処理がなされている。サリサイドでは、素子形成領域主面にゲート絶縁膜を介して設けられたゲート電極の側面にサイドウォールを形成した後に、全面に堆積させた金属膜と、ゲート電極の上面或いは半導体基板主面のソース領域、ドレイン領域のシリコンとを反応させて、自己整合的にシリサイド膜を形成する。
【０００４】
形成されるシリサイドとしては、チタンシリサイドがこれまで多用されてきたが、チタンシリサイドには線幅が１μｍ以下になると低抵抗性を示す温度範囲が狭くなる細線効果がある。このため、更なる微細化の必要性から、コバルトシリサイドの採用が進められている。
【０００５】
コバルトシリサイドの形成方法としては、窒化チタンキャップ方式があり、この方法では、シリコンにコバルト及びコバルトの保護膜となる窒化チタンを順次積層し、第１の熱処理によってコバルト或いはシリコンが拡散種となりＣｏＳｉが形成され、ウェットエッチングによって未反応のコバルトと窒化チタンを除去した後に、第２の熱処理によってＣｏＳｉを相変態させてＣｏＳｉ２が形成される。
【０００６】
しかし、窒化チタンキャップ方式ではシリコン中にコバルトシリサイドが拡散してコバルトスパイクを発生させることがあり、特に微細化によって浅く形成される半導体基板主面の拡散層では、このコバルトスパイクによって接合リーク電流が増加してしまうという問題がある。
【０００７】
このため、シリコンにチタン及びコバルトを順次積層し、熱処理によってコバルトとシリコンとを反応させてコバルトシリサイドをエピタキシャルに形成する方法が考えられた。
下記特許文献１には、シリコンにチタン、コバルト、窒化チタンを順次積層させ、熱処理によってコバルトシリサイドを形成する技術が記載されている。
【０００８】
【特許文献１】
特開２０００−３３１９５６号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、こうしたエピタキシャル方式では、コバルトシリサイド中にチタンが混入するためシート抵抗が大きくなる。加えて、ゲート電極形成後のプロセスにて熱負荷が加えられると凝集が生じやすくなり、この凝集によって断線することがあり、耐熱性が不十分となる。
【００１０】
本発明の課題は、これらの問題点を解決し、接合リーク電流の増加を防止し、充分な耐熱性をもち低抵抗なコバルトシリサイドを形成することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
シリコンとコバルトシリサイドとを積層した導体層が形成された半導体装置において、前記コバルトシリサイドに、窒素が混入している。
【００１２】
また、シリコンとコバルトシリサイドとを積層した導体層を形成する半導体装置の製造方法において、前記シリコンに窒素が混入した拡散抑制膜を積層形成する工程と、前記拡散抑制膜にコバルトの膜を積層形成する工程と、前記シリコンとコバルトとを反応させてコバルトシリサイドを形成する工程とを有する。
【００１３】
上述した本発明によれば、コバルトスパイクの発生を防止することができるので、接合リーク特性の向上を図ることができる。加えて、コバルトシリサイドに固溶するチタンの量を減らすことができるので、シート抵抗を低減させることが可能となる。
【００１４】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置であるＳＲＡＭを示す平面図である。このＳＲＡＭでは、ｐ型ＦＥＴとｎ型ＦＥＴとを組み合わせた相補型のインバータをクロス接続した構成となっており、図中にて、右上がりの斜線を付した領域にはｎ型の駆動用ＦＥＴＱｄ及び転送用ＦＥＴＱｔが、左上がりの斜線を付した領域にはｐ型の負荷用ＦＥＴＱｌが形成され、二点鎖線にて囲まれた領域が１つのメモリセルになっている。
【００１６】
メモリセル回路としては、一方のインバータの入力となる共通ゲートＧｃと他方のインバータの出力となる駆動用ＦＥＴのドレイン領域Ｄｄ及び負荷用ＦＥＴのドレイン領域Ｄｌと転送用ＦＥＴＱｔの一端とが配線Ｌによって接続されている。このメモリセルには、負荷用ＦＥＴＱｌのソース領域Ｓｌに電源配線が接続され、駆動用ＦＥＴＱｄのソース領域Ｓｄに接地配線が接続され、転送用ＦＥＴＱｔのゲートＧｔはワード線に接続され、転送用ＦＥＴＱｔの他端はビット線に接続されて、記憶回路が構成される。
【００１７】
本実施の形態の半導体装置のＦＥＴにはサリサイド処理がなされており、サリサイドでは、図２に示すように、単結晶シリコンからなる半導体基板１に形成された素子間分離絶縁膜２によって規定された素子形成領域主面上にゲート絶縁膜３を介して設けられた多結晶シリコンからなるゲート電極４の上面及び半導体基板主面のソース領域，ドレイン領域５表面のシリコンとコバルトとを反応させて、サイドウォール６を用いた自己整合によってコバルトシリサイド膜７を形成し、ゲート電極４及びソース領域，ドレイン領域５の低抵抗化を図っている。
【００１８】
本実施の形態のコバルトシリサイド膜７は、エピタキシャル形成され、窒素が混入している。窒素を混入させることによって、コバルトシリサイドに固溶するチタンの量を減らすことができるので、シート抵抗を低減させることができる。窒素の場合にはチタンと異なりコバルトシリサイドの結晶格子の中に入り込むので、チタンが混入した場合よりもシート抵抗の増加が少なくなる。
【００１９】
続いて、この半導体装置の製造方法について、図３乃至図６を用いて工程毎に説明する。
先ず、単結晶シリコン等の半導体基板１主面に酸化シリコン等のゲート絶縁膜３及び多結晶シリコンを用いたゲート電極４を形成した後に、半導体基板１全面に例えば酸化シリコンを堆積させ、異方性エッチングを行ないゲート電極４の側面にサイドウォール６を形成する。この状態を図３に示す。
【００２０】
次に、図４に示すように、拡散抑制膜８としてチタンを堆積させる。この成膜では、チタンをターゲットにしたスパッタ法により、放電ガスとして、通常のアルゴンガスに窒素ガスを５％〜２０％混入させて、拡散抑制膜８となるチタンを１ｎｍ〜５ｎｍの厚さに形成し、拡散抑制膜８では、放電ガスに窒素を混入させてあるので、チタンと窒素との混合物となっている。続いて、スパッタによりコバルト膜９を６ｎｍ〜１２ｎｍの厚さに形成する。
【００２１】
次に、窒素雰囲気中で５００℃〜９００℃の熱処理を３０秒〜１８０秒行なって、図５に示すように、ゲート電極４の上面及びドレイン領域，ソース領域５の表面のシリコンと金属膜とが接する界面をコバルトシリサイド膜７に変化させる。拡散抑制膜８のチタンはコバルトシリサイド膜７の上層にて窒素と反応し、窒化チタン膜１０となる。
【００２２】
この後、アンモニアと過酸化水素水との混合液或いは塩酸と過酸化水素水との混合液を用いたウェットエッチングによって窒化チタン膜１０を除去すると、図２に示す状態となる。ここで、場合によっては、窒素雰囲気中で５４０℃〜９５０℃の熱処理を３０秒〜１８０秒行なってコバルトシリサイド膜７の膜質の調整を行なう。
【００２３】
図６に示すのは、拡散抑制膜であるチタンの膜厚を変えて、チタン成膜時に放電ガスに窒素を５％混入させた場合と、窒素を混入させない従来の場合とについて、成膜したコバルトシリサイドの膜厚を測定したデータであり、図８はこのデータをグラフにしたものである。この測定結果から、従来の場合よりもチタンの膜厚に対して形成されるコバルトシリサイドの膜厚を厚くすることができることが解る。即ち、所定の膜厚のコバルトシリサイド膜を形成する場合にチタン膜を薄くすることができる。
【００２４】
図７に示すのは、同様の場合について成膜したコバルトシリサイドのシート抵抗を測定したデータであり、図９はこのデータをグラフにしたものである。窒素を混入させることによりシート抵抗が低減し、その効果はチタンの膜厚が厚いほど大きくなることが示されている。
【００２５】
本発明のコバルトシリサイド膜は、窒化チタンキャップ方式よりも高温にて形成され、ＣｏＳｉ膜を経ずにＣｏＳｉ２が形成されるため、コバルト膜の下層のチタンが反応して形成されるＣｏ‐Ｓｉ‐Ｔｉ相互拡散層がコバルト拡散のバリア膜として働くために、コバルトの拡散によるコバルトスパイクの発生を防止することができる。
【００２６】
また、コバルトシリサイドがエピタキシャル形成されるため、方向の揃った多結晶となり結晶配向が良好であり、コバルトシリサイドとシリコンとの界面の整合性が良好な平坦性を得られるため、耐熱性のマージンが充分で、熱履歴によるコバルトシリサイドの凝集も生じない。
【００２７】
また、エピタキシャル形成した場合にチタンの混入がシート抵抗の増加要因となる。こうしたチタンの混入を防止するために、拡散抑制膜を薄くする場合には拡散抑制の効果が弱くなるが、本発明では、拡散抑制膜に窒素を混入させることによって、拡散抑制の効果を損なわずに、コバルトシリサイドに固溶するチタンの量を減らすことができるので、シート抵抗を低減させることができる。このため、寄生抵抗の増加によるゲート遅延を回避することができる。
【００２８】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、拡散抑制膜８としては、チタンの他にタングステン等の他の金属を用いることも可能である。
【００２９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、コバルトスパイクの発生を防止することができるという効果がある。
（２）本発明によれば、上記効果（１）により、接合リーク特性の向上を図ることができるという効果がある。
（３）本発明によれば、上記効果（２）により、スタンバイ電流分布の向上を図ることができるという効果がある。
（４）本発明によれば、コバルトシリサイドに固溶するチタンの量を減らすことができるという効果がある。
（５）本発明によれば、上記効果（４）により、シート抵抗を低減させることができるという効果がある。
（６）本発明によれば、上記効果（５）により、寄生抵抗の増加によるゲート遅延を回避することができるという効果がある。
（７）本発明によれば、上記効果（３）（６）により、製品歩留まりの向上を図ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の部分平面図である。
【図２】図１に示すＦＥＴの部分縦断面図である。
【図３】本発明の一実施の形態である半導体装置のＦＥＴを工程毎に示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置のＦＥＴを工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置のＦＥＴを工程毎に示す縦断面図である。
【図６】本発明の一実施の形態により成膜したコバルトシリサイドのシート抵抗を測定したデータを示す図である。
【図７】本発明の一実施の形態により成膜したコバルトシリサイドの膜厚を測定したデータを示す図である。
【図８】本発明の一実施の形態により成膜したコバルトシリサイドの膜厚を測定したデータを示すグラフである。
【図９】本発明の一実施の形態により成膜したコバルトシリサイドのシート抵抗を測定したデータを示すグラフである。
【符号の説明】
１…半導体基体、２…素子間分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５…ソース領域，ドレイン領域、６…サイドウォール、７…コバルトシリサイド膜、８…拡散抑制膜、９…コバルト膜、１０…窒化チタン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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