(57)【要約】【課題】フラッシュメモリ等の半導体記憶装置において、プロセスばらつきにより、メモリセルの書込み及び消去特性が変動した場合であっても、書込み及び消去のための内部電圧を最適値に設定することにより、書込み及び消去スピードを一定に保つことができる半導体記憶装置の製造方法を提供する。【解決手段】半導体記憶装置のメモリセルの書込み前のしきい値電圧を測定する工程Ｓ３０と、前記メモリセルに電圧を印加し前記メモリセルの書込みを行う工程Ｓ３１と、前記書込み後の前記メモリセルのしきい値電圧を測定する工程Ｓ３２と、前記メモリセルに電圧を印加し前記メモリセルの消去を行う工程Ｓ３３と、前記消去後の前記メモリセルのしきい値電圧を測定する工程Ｓ３４と、これらの測定結果に基づいて前記半導体記憶装置の内部電圧を設定する工程Ｓ３７とを有することを特徴とする。【選択図】　　　　図２
2004055004.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置のメモリセルの書込み前のしきい値電圧を測定する第１の工程と、
前記メモリセルに電圧を印加し、前記メモリセルの書込みを行う第２の工程と、
前記書込み後の前記メモリセルのしきい値電圧を測定する第３の工程と、
前記メモリセルに電圧を印加し、前記メモリセルの消去を行う第４の工程と、
前記消去後の前記メモリセルのしきい値電圧を測定する第５の工程と、
前記第１、前記第３及び前記第５の工程の測定結果に基づいて前記半導体記憶装置の内部電圧を設定する第６の工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１記載の半導体記憶装置の製造方法であって、
前記第１から前記第６の工程は、複数の前記メモリセルについて前記電圧印加及び前記測定を行い、その測定結果に基づいて前記半導体記憶装置の最適な内部電圧を設定することを特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項２記載の半導体記憶装置の製造方法であって、
前記第６の工程は、前記複数のメモリセルの測定値を昇順に並べ、その中間の値に基づいて前記半導体記憶装置の最適な内部電圧を設定することを特徴とする半導体記憶装置の製造方法。
【請求項４】
請求項１、２又は３記載の半導体記憶装置の製造方法であって、
前記第１から前記第６の工程は、プローブ検査にて行われることを特徴とする半導体記憶装置の製造方法。
【請求項５】
請求項１、２、３又は４記載の半導体記憶装置の製造方法であって、
前記半導体記憶装置は、フラッシュメモリであることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、特にその装置のメモリセルの書込み電圧及び消去電圧の設定方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば、本発明者が検討した技術として、フラッシュメモリ等の半導体記憶装置においては、ウェハ処理工程後にプローブ検査が実施され、このプローブ検査では常温、高温状態での電気的特性試験や、書込み及び消去スピートの測定などが行われる。この書込み及び消去スピードの測定の際には、電圧設定が必要であり、そのメモリセルの書込み及び消去のための内部電圧は、経験値に基づいて一定の値に設定する方法が用いられている。
【０００３】
なお、このようなフラッシュメモリ等の半導体記憶装置に関する技術としては、例えば１９９４年１１月５日、株式会社培風館発行の「アドバンスト　エレクトロニクスＩ−９　超ＬＳＩメモリ」に記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】
ところで、前記のようなメモリセルの書込み及び消去のための内部電圧の設定方法の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
例えば、ウェハ処理工程における膜厚等のプロセスばらつきにより、メモリセルの書込み及び消去特性が、ウェハ間又はウェハ面内において、大きく変動することがある。
【０００６】
しかしながら、メモリセルの書込み及び消去電圧は、経験値により一定の値に設定されていたため、その変動により、チップ間又はチップ内のメモリセルの書込み及び消去スピードが変動し、製品の歩留まり及び品質が低下することが考えられる。
【０００７】
従って、製品の歩留まり及び品質を向上させるために、そのメモリセルの書込み及び消去特性の変動を補正することが必要となる。
【０００８】
そこで、本発明の目的は、フラッシュメモリ等の半導体記憶装置において、プロセスばらつきにより、メモリセルの書込み及び消去特性が変動した場合であっても、書込み及び消去のための内部電圧を最適値に設定することにより、書込み及び消去スピードを一定に保つことができる半導体記憶装置の製造方法を提供するものである。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明による半導体記憶装置の製造方法は、半導体記憶装置のメモリセルの書込み前のしきい値電圧を測定する第１の工程と、前記メモリセルに電圧を印加し前記メモリセルの書込みを行う第２の工程と、前記書込み後の前記メモリセルのしきい値電圧を測定する第３の工程と、前記メモリセルに電圧を印加し前記メモリセルの消去を行う第４の工程と、前記消去後の前記メモリセルのしきい値電圧を測定する第５の工程と、これらの測定結果に基づいて前記半導体記憶装置の内部電圧を設定する第６の工程とを有することを特徴とするものである。
【００１２】
また、本発明による半導体記憶装置の製造方法は、さらに、複数の前記メモリセルについて前記電圧印加及び前記測定を行い、その測定結果に基づいて前記半導体記憶装置の最適な内部電圧を設定することを特徴とするものである。
【００１３】
また、本発明による半導体記憶装置の製造方法は、さらに、前記複数のメモリセルの測定値を昇順に並べ、その中間の値に基づいて前記半導体記憶装置の最適な内部電圧を設定することを特徴とするものである。
【００１４】
また、本発明による半導体記憶装置の製造方法において、さらに、前記第１から前記第６の工程は、プローブ検査にて行われることを特徴とするものである。
【００１５】
また、本発明による半導体記憶装置の製造方法において、さらに、前記半導体記憶装置は、フラッシュメモリであることを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
図１は本発明の製造方法により製造されるフラッシュメモリ等の半導体記憶装置の一例を示す構成図、図２は本発明の一実施の形態であるフラッシュメモリ等の半導体記憶装置の製造方法において、メモリセルの書込み及び消去電圧の設定方法を示すフロー図、図３は書込み及び消去電圧を印加し測定するメモリセルのチップ内の位置を示す図、図４は半導体記憶装置としてのフラッシュメモリのメモリセルの縦構造を示す構成図、図５はメモリセルのしきい値電圧の変化状態を示す図、図６は最適な書込み及び消去電圧を算出するのに用いられるグラフである。
【００１８】
まず、図１により、本発明の製造方法により製造される半導体記憶装置の構成の一例を説明する。
【００１９】
本発明の製造方法により製造される半導体記憶装置は、例えば、６４Ｍ，２５６Ｍ，５１２Ｍｂ（ｂｉｔ）等のフラッシュメモリとされ、メモリマット１、メインデコーダ／ゲートデコーダ２、サブデコーダ３、センスラッチ回路４、データラッチ回路５、メインアンプ６、入力データ演算回路７、入出力バッファ８、制御信号入力バッファ９、データ入出力制御回路１０、レディ／ビジィ回路１１、システムクロック回路１２、ステイタスレジスタテスト系回路１３、コマンドデコーダ１４、ＲＯＭ制御系回路１５、ＲＯＭ１６、ＲＯＭデコーダ１７、ＣＰＵ１８、電源制御回路１９、電源切り替え回路２０、チャージポンプ降圧系回路２１、基準電源２２、アドレスカウンタ２３、救済系回路２４、アドレスジェネレータ２５、冗長ヒューズ・トリミングヒューズ２６などの一般的な構成からなり、周知の半導体製造技術によって１個の半導体チップ上に形成されている。
【００２０】
このフラッシュメモリは、外部端子を介して制御信号入力バッファ９にチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、リセット信号／ＲＥＳ、コマンドデータイネーブル信号／ＣＤＥ、アウトプットイネーブル信号／ＯＥなどの制御信号が入力され、またデータ入出力制御回路１０にシリアルクロック信号ＳＣが入力され、これらの信号に基づいて内部回路制御のためのコマンド、タイミング信号が発生される。また、レディ／ビジィ回路１１から外部端子を介してレディ／ビジィ信号Ｒ／Ｂが出力されている。
【００２１】
このフラッシュメモリにおいて、メモリマット１は、ワード線ＷＬとビット線ＢＬとの交点に配置される複数のメモリセルＭＣからなり、左右および上下に４つに分割されている。このメモリマット１内の任意のメモリセルＭＣが、メインデコーダ／ゲートデコーダ２およびサブデコーダ３により選択され、この選択されたメモリセルＭＣに対して、センスラッチ回路４、データラッチ回路５、メインアンプ６、入力データ演算回路７および入出力バッファ８を介してデータの書込み／読出しが行われる。
【００２２】
以上のように構成されるフラッシュメモリにおいて、メモリセルＭＣの書込み及び消去のためメモリセルに印加される電圧は、電源制御回路１９、電源切り替え回路２０、チャージポンプ降圧系回路２１、基準電圧２２などから供給される。
【００２３】
また、これらの内部電圧の値は、後述する書込み及び消去電圧の設定方法に従い、冗長ヒューズ・トリミングヒューズ２６のトリミングを行うことにより、調整される。
【００２４】
次に、図２により、本実施の形態におけるメモリセルＭＣの書込み及び消去電圧（内部電圧）の設定方法の一例を説明する。
【００２５】
本実施の形態におけるメモリセルＭＣの書込み及び消去電圧（内部電圧）の設定方法は、例えば、メモリセルＭＣの書込み前のしきい値電圧Ｖｔｈｉを測定する工程（ステップＳ３０）、メモリセルＭＣの書込みを行う工程（ステップＳ３１）、書込み後のしきい値電圧Ｖｔｈｗを測定する工程（ステップＳ３２）、メモリセルＭＣの消去を行う工程（ステップＳ３３）、消去後のしきい値電圧Ｖｔｈｅを測定する工程（ステップＳ３４）、書込みしきい値電圧Ｖｔｈｗｉ及び消去しきい値電圧Ｖｔｈｗｅを算出する工程（ステップＳ３５）、標準書込みしきい値電圧Ｖｔｈｗｉ（ｔｙｐ）及び標準消去しきい値電圧Ｖｔｈｗｅ（ｔｙｐ）を算出する工程（ステップＳ３６）、最適な内部電圧を設定する工程（ステップＳ３７）などからなっている。
【００２６】
また、これらの工程は、半導体記憶装置の製造プロセスのうち、ウェハ処理工程後のプローブ検査において実施される。
【００２７】
メモリセルＭＣの書込み前のしきい値電圧Ｖｔｈｉを測定する工程（ステップＳ３０）では、測定対象となるチップ４０内の複数のメモリセルＭＣ、例えば、図３に示すように、５つのメモリセルＭＣ（Ａ）〜ＭＣ（Ｅ）を選択し、それらを対象に初期状態すなわち書込み前のしきい値電圧Ｖｔｈｉ（Ａ）〜Ｖｔｈｉ（Ｅ）を測定する。測定するメモリセルＭＣの位置は、図３に示すように、チップ４０全体にバランスよく選択されるのが好ましい。
【００２８】
次に、メモリセルの書込みを行う工程（ステップＳ３１）では、メモリセルＭＣ（Ａ）〜ＭＣ（Ｅ）に、書込みに必要な電圧を外部から印加する。
【００２９】
図４に、メモリセルＭＣの縦構造及び電圧印加位置を示す。メモリセルＭＣは、コントロールゲート４１，フローティングゲート４２，ドレイン４３，ソース４４，ウェル４５などから構成され、コントロールゲート４１にゲート電圧Ｖｇ、ドレイン４３にドレイン電圧Ｖｄ、ソース４４にソース電圧Ｖｓ、ウェル４５にウェル電圧Ｖｗｅｌｌを印加することにより、フローティングゲート４２に電子が蓄積され、メモリセルＭＣの書込みが行われる。
【００３０】
例えば、ゲート電圧Ｖｇとして１８．６Ｖ、ドレイン電圧Ｖｄとして０Ｖ、ソース電圧Ｖｓとして０Ｖ、ウェル電圧Ｖｗｅｌｌとして０Ｖを印加する。この電圧の印加により、図５に示すように、メモリセルＭＣ（Ａ）〜ＭＣ（Ｅ）のしきい値電圧Ｖｔｈｉ（Ａ）〜Ｖｔｈｉ（Ｅ）は、書込み後のしきい値電圧Ｖｔｈｗ（Ａ）〜Ｖｔｈｗ（Ｅ）へと変化する。
【００３１】
次に、書込み後のメモリセルのしきい値電圧Ｖｔｈｗを測定する工程（ステップＳ３２）では、メモリセルＭＣ（Ａ）〜ＭＣ（Ｅ）の書込み後のしきい値電圧Ｖｔｈｗ（Ａ）〜Ｖｔｈｗ（Ｅ）を測定する。
【００３２】
次に、メモリセルＭＣの消去を行う工程（ステップＳ３３）では、メモリセルＭＣ（Ａ）〜ＭＣ（Ｅ）に、消去に必要な電圧、すなわち、ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ，ソース電圧Ｖｓ，ウェル電圧Ｖｗｅｌｌを外部から印加する。
【００３３】
例えば、ゲート電圧Ｖｇとして−１７．５Ｖ、ドレイン電圧Ｖｄとして０Ｖ、ソース電圧Ｖｓとして０Ｖ、ウェル電圧Ｖｗｅｌｌとして０Ｖを印加する。この電圧の印加により、図５に示すように、メモリセルＭＣ（Ａ）〜ＭＣ（Ｅ）のしきい値電圧Ｖｔｈｗ（Ａ）〜Ｖｔｈｗ（Ｅ）は、消去後のしきい値電圧Ｖｔｈｅ（Ａ）〜Ｖｔｈｅ（Ｅ）へと変化する。
【００３４】
次に、消去後のしきい値電圧Ｖｔｈｅを測定する工程（ステップＳ３４）では、メモリセルＭＣ（Ａ）〜ＭＣ（Ｅ）の消去後のしきい値電圧Ｖｔｈｅ（Ａ）〜Ｖｔｈｅ（Ｅ）を測定する。
【００３５】
次に、書込みしきい値電圧Ｖｔｈｗｉ及び消去しきい値電圧Ｖｔｈｗｅを算出する工程（ステップＳ３５）では、上記の工程で測定した書込み前のしきい値電圧Ｖｔｈｉ（Ａ）〜Ｖｔｈｉ（Ｅ）、書込み後のしきい値電圧Ｖｔｈｗ（Ａ）〜Ｖｔｈｗ（Ｅ）及び消去後のしきい値電圧Ｖｔｈｅ（Ａ）〜Ｖｔｈｅ（Ｅ）の結果に基づいて、以下の式により、書込みしきい値電圧Ｖｔｈｗｉ及び消去しきい値電圧Ｖｔｈｗｅを算出する。
【００３６】
Ｖｔｈｗｉ＝Ｖｔｈｗ−Ｖｔｈｉ
Ｖｔｈｗｅ＝Ｖｔｈｗ−Ｖｔｈｅ
ただし、上式において、測定対象のメモリセルＭＣの位置を示す（Ａ）〜（Ｅ）は省略しており、メモリセルＭＣ（Ａ）〜ＭＣ（Ｅ）のすべてについてＶｔｈｗｉ（Ａ）〜（Ｅ），Ｖｔｈｗｅ（Ａ）〜（Ｅ）を算出する。
【００３７】
次に、標準書込みしきい値電圧Ｖｔｈｗｉ（ｔｙｐ）及び標準消去しきい値電圧Ｖｔｈｗｅ（ｔｙｐ）を算出する工程（ステップＳ３６）では、書込みしきい値電圧Ｖｔｈｗｉ（Ａ）〜（Ｅ）及び消去しきい値電圧Ｖｔｈｗｅ（Ａ）〜（Ｅ）をそれぞれ昇順に並べ、中間の値すなわち３番目の値を対象チップの標準書込みしきい値電圧Ｖｔｈｗｉ（ｔｙｐ）及び標準消去しきい値電圧Ｖｔｈｗｅ（ｔｙｐ）とする。
【００３８】
そして最後に、最適な内部電圧を設定する工程（ステップＳ３７）では、上記の工程で算出した標準書込みしきい値電圧Ｖｔｈｗｉ（ｔｙｐ）及び標準消去しきい値電圧Ｖｔｈｗｅ（ｔｙｐ）に基づいて、例えば、図６に示すグラフを用いて、対象チップ４０の最適な、書込み時ゲート電圧Ｖｇｗ及び消去時ゲート電圧Ｖｇｅを求め、内部電圧を設定する。
【００３９】
なお、図６（ａ）は、製品に要求される書込みスピードにおける、書込みしきい値電圧Ｖｔｈｗｉとゲート電圧Ｖｇとの関係を示すグラフであり、図６（ｂ）は、製品に要求される消去スピードにおける、消去しきい値電圧Ｖｔｈｗｅと、ゲート電圧Ｖｇとの関係を示すグラフである。
【００４０】
内部電圧の設定では、チップ４０内の内部電圧の値が、算出した書込み時ゲート電圧Ｖｇｗ及び消去時ゲート電圧Ｖｇｅとなるように、冗長ヒューズ・トリミングヒューズ２６のトリミングを行う。
【００４１】
従って、本実施の形態におけるメモリセルＭＣの書込み及び消去電圧（内部電圧）の設定方法によれば、それぞれのチップ４０に対して、内部電圧が最適値に設定され、メモリセルＭＣの書込み及び消去特性が変動した場合であっても、外部から見た書込み及び消去スピードを一定に保つことが可能となる。
【００４２】
その結果、製品の歩留まり及び品質が向上する。
【００４３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
例えば、前記実施の形態においては、チップ内のメモリセルＭＣ（Ａ）〜（Ｅ）の５点について電圧印加及び測定を行っているが、これに限定されるものではなく、電圧印加及び測定をする位置は、４点以下又は６点以上であってもよい。
【００４５】
また、前記実施の形態においては、書込みしきい値電圧Ｖｔｈｗｉ（Ａ）〜（Ｅ）及び消去しきい値電圧Ｖｔｈｗｅ（Ａ）〜（Ｅ）をそれぞれ昇順に並べ、中間の値、すなわち３番目の値を対象チップの標準書込みしきい値電圧Ｖｔｈｗｉ（ｔｙｐ）及び標準消去しきい値電圧Ｖｔｈｗｅ（ｔｙｐ）としているが、これに限定されるものではなく、他の方法、例えば、それぞれの値の平均値などから標準書込みしきい値電圧Ｖｔｈｗｉ（ｔｙｐ）及び標準消去しきい値電圧Ｖｔｈｗｅ（ｔｙｐ）を算出してもよい。
【００４６】
また、前記実施の形態においては、半導体記憶装置としてのフラッシュメモリについて説明したが、これに限定されるものではなく、ＥＰＲＯＭその他のメモリについても適用可能である。
【００４７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４８】
（１）プロセスばらつきにより、メモリセルの書込み及び消去特性が変動した場合であっても、内部電圧を最適値に設定することにより、外部から見た書込み及び消去スピードを一定に保つことが可能となる。
【００４９】
（２）製品の歩留まり及び品質の向上が可能となる。
【図面の簡単な説明】
【図１】本発明の製造方法により製造される半導体記憶装置の一例を示す構成図である。
【図２】本発明の一実施の形態である半導体記憶装置の製造方法において、メモリセルの書込み及び消去電圧の設定方法を示すフロー図である。
【図３】本発明の一実施の形態において、電圧印加及び測定を行うメモリセルのチップ内の位置を示す図である。
【図４】本発明の一実施の形態において、フラッシュメモリのメモリセルの縦構造を示す構成図である。
【図５】本発明の一実施の形態において、メモリセルのしきい値電圧の変化状態を示す図である。
【図６】本発明の一実施の形態において、（ａ）は最適な書込み電圧を（ｂ）は最適な消去電圧を算出するのに用いられるグラフである。
【符号の説明】
１　メモリマット
２　メインデコーダ／ゲートデコーダ
３　サブデコーダ
４　センスラッチ回路
５　データラッチ回路
６　メインアンプ
７　入力データ演算回路
８　入出力バッファ
９　制御信号入力バッファ
１０　データ入出力制御回路
１１　レディ／ビジィ回路
１２　システムクロック回路
１３　ステイタスレジスタテスト系回路
１４　コマンドデコーダ
１５　ＲＯＭ制御系回路
１６　ＲＯＭ
１７　ＲＯＭデコーダ
１８　ＣＰＵ
１９　電源制御回路
２０　電源切り替え回路
２１　チャージポンプ降圧系回路
２２　基準電源
２３　アドレスカウンタ
２４　救済系回路
２５　アドレスジェネレータ
２６　冗長ヒューズ・トリミングヒューズ
４０　チップ
４１　コントロールゲート
４２　フローティングゲート
４３　ドレイン
４４　ソース
４５　ウェル
ＭＣ，ＭＣ（Ａ），ＭＣ（Ｂ），ＭＣ（Ｃ），ＭＣ（Ｄ），ＭＣ（Ｅ）　メモリセル
ＢＬ　ビット線
ＷＬ　ワード線
Ｖｇ　　ゲート電圧
Ｖｄ　　ドレイン電圧
Ｖｓ　　ソース電圧
Ｖｗｅｌｌ　ウェル電圧
Ｖｔｈ　しきい値電圧
Ｖｔｈｉ　　書込み前のしきい値電圧
Ｖｔｈｗ　　書込み後のしきい値電圧
Ｖｔｈｅ　　消去後のしきい値電圧
Ｖｔｈｗｉ　書込みしきい値電圧
Ｖｔｈｗｅ　消去しきい値電圧
Ｖｔｈｗｉ（ｔｙｐ）　　標準書込みしきい値電圧
Ｖｔｈｗｅ（ｔｙｐ）　　標準消去しきい値電圧
Ｖｇｗ　最適な書込み時ゲート電圧
Ｖｇｅ　最適な消去時ゲート電圧
【図１】
2004055004.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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