(57)【要約】【課題】  半導体装置内にあるそれぞれの素子の素子特性を向上させつつ簡素化した工程で製造できる半導体装置の製造方法を提供する。【解決手段】  メモリゲート電極３４、コントロールゲート電極４２、ゲート電極４３〜４５が形成されている半導体基板２０上に、酸化シリコン膜５５、窒化シリコン膜５６、酸化シリコン膜５７を順次、形成する。続いて、ゲート電極４３、４４上に形成されている酸化シリコン膜５７をウェットエッチングで除去する。その後、半導体基板２０上に形成されている酸化シリコン膜５７、窒化シリコン膜５６、酸化シリコン膜５５を異方性ドライエッチングで順次除去することにより、相対的に幅の広いサイドウォールＡ、Ｂ、Ｅと相対的に幅の狭いサイドウォールＣ、Ｄを形成する。【選択図】  図２４
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【特許請求の範囲】
【請求項１】
メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成した半導体装置であって、
（ａ）前記第１電界効果トランジスタの第１ゲート電極と、
（ｂ）前記第１ゲート電極の側壁に形成された第１サイドウォールと、
（ｃ）前記第２電界効果トランジスタの第２ゲート電極と、
（ｄ）前記第２ゲート電極の側壁に形成された第２サイドウォールとを備え、
前記第１サイドウォールの幅は、前記第２サイドウォールの幅とは異なることを特徴とする半導体装置。
【請求項２】
メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成した半導体装置であって、
（ａ）前記第１電界効果トランジスタの第１ゲート電極と、
（ｂ）前記第２電界効果トランジスタの第２ゲート電極とを備え、
前記第１ゲート電極下の前記半導体基板内に形成される第１チャネルのチャネル長は、前記第２ゲート電極下の前記半導体基板内に形成される第２チャネルのチャネル長とは異なることを特徴とする半導体装置。
【請求項３】
メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成した半導体装置であって、
（ａ）前記第１電界効果トランジスタの第１ゲート電極と、
（ｂ）前記第１ゲート電極の脇の領域であって前記半導体基板内の領域に形成された第１ソース領域および第１ドレイン領域と、
（ｃ）前記第２電界効果トランジスタの第２ゲート電極と、
（ｄ）前記第２ゲート電極の脇の領域であって前記半導体基板内の領域に形成された第２ソース領域および第２ドレイン領域とを備え、
前記第１ドレイン領域と前記半導体基板との間のｐｎ接合耐圧は、前記第２ドレイン領域と前記半導体基板との間のｐｎ接合耐圧とは異なることを特徴とする半導体装置。
【請求項４】
請求項１に記載された半導体装置において、
前記第１サイドウォールの幅は、前記第２サイドウォールの幅より広いことを特徴とする半導体装置。
【請求項５】
請求項２に記載された半導体装置において、
前記第１チャネルのチャネル長は、前記第２チャネルのチャネル長に比べて長いことを特徴とする半導体装置。
【請求項６】
請求項３に記載された半導体装置において、
前記第１ドレイン領域と前記半導体基板との間のｐｎ接合耐圧は、前記第２ドレイン領域と前記半導体基板との間のｐｎ接合耐圧より大きいことを特徴とする半導体装置。
【請求項７】
請求項１に記載された半導体装置において、
前記書き換え可能な不揮発性メモリセルは、さらにメモリセル選択用の第３電界効果トランジスタを備え、
前記第３電界効果トランジスタは、
（ｅ）第３ゲート電極と、
（ｆ）前記第３ゲート電極の側壁に形成された第３サイドウォールと、
を有し、
前記第３サイドウォールの幅は前記第２サイドウォールの幅よりも広いことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１電界効果トランジスタは、前記半導体基板と前記第１ゲート電極の間に、
（ａ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ）前記第１ゲート絶縁膜上に形成され、前記不揮発性メモリセルのデータ記憶に寄与する電荷を蓄積する電荷蓄積膜とを備えることを特徴とする半導体装置。
【請求項９】
請求項２に記載された半導体装置において、
前記第１電界効果トランジスタは、前記半導体基板と前記第１ゲート電極の間に、
（ａ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ）前記第１ゲート絶縁膜上に形成され、データ記憶に寄与する電荷を蓄積する電荷蓄積膜とを備え、
前記電荷蓄積膜は、離散的なトラップ準位を含むことを特徴とする半導体装置。
【請求項１０】
請求項３に記載された半導体装置において、
前記第１電界効果トランジスタは、前記半導体基板と前記第１ゲート電極の間に、
（ａ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ）前記第１ゲート絶縁膜上に形成され、データ記憶に寄与する電荷を蓄積する電荷蓄積膜とを備え、
前記電荷蓄積膜は、窒化シリコン膜より形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置は更に、
（ｅ）前記第１ゲート電極に整合して形成された第１不純物領域と、
（ｆ）前記第１サイドウォールに整合して形成され、前記第１不純物領域よりも高濃度の第２不純物領域と、
（ｇ）前記第２ゲート電極に整合して形成された第３不純物領域と、
（ｈ）前記第２サイドウォールに整合して形成され、前記第３不純物領域よりも高濃度の第４不純物領域と、
を有し、
前記第１不純物領域のゲート長方向における幅は、前記第３不純物領域のゲート長方向における幅よりも広いことを特徴とする半導体装置。
【請求項１２】
請求項１に記載された半導体装置において、
前記書き換え可能な不揮発性メモリセルは、メモリセル選択用の第３電界効果トランジスタを備え、
前記第２電界効果トランジスタは、
（ａ）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ）前記第２ゲート絶縁膜上に形成された前記第２ゲート電極とを有し、
前記第３電界効果トランジスタは、
（ｃ）前記半導体基板上に形成された第３ゲート絶縁膜と、
（ｄ）前記第３ゲート絶縁膜上に形成された第３ゲート電極とを有し、
前記第２ゲート絶縁膜の膜厚と前記第３ゲート絶縁膜の膜厚が異なることを特徴とする半導体装置。
【請求項１３】
請求項１に記載された半導体装置において、
前記回路に含まれる前記第２電界効果トランジスタは、前記書き換え可能な不揮発性メモリセルに含まれる前記第１電界効果トランジスタより低い電圧で動作することを特徴とする半導体装置。
【請求項１４】
請求項１に記載された半導体装置は更に、
前記半導体基板上に前記第１ゲート電極に整合して形成された第１不純物領域と、
前記半導体基板上に前記第１サイドウォールに整合して形成され、前記第１不純物領域よりも高濃度の第２不純物領域と、
前記半導体基板上に前記第２ゲート電極に整合して形成された第３不純物領域と、
前記半導体基板上に前記第２サイドウォールに整合して形成され、前記第３不純物領域よりも高濃度の第４不純物領域と、
を有し、
ゲート長方向において、前記第１不純物領域の幅は前記第３不純物領域の幅よりも広いことを特徴とする半導体装置。
【請求項１５】
請求項１に記載された半導体装置において、
前記第１サイドウォールは、少なくとも３層以上の積層膜からなることを特徴とする半導体装置。
【請求項１６】
請求項１に記載された半導体装置において、
前記第１サイドウォールは、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜を組み合わせた積層膜からなることを特徴とする半導体装置。
【請求項１７】
請求項１に記載された半導体装置は更に、
前記書き換え可能な不揮発性メモリセルは、さらにメモリセル選択用の第３電界効果トランジスタを備え、
前記不揮発性メモリセルおよび前記第２電界効果トランジスタを含む回路が形成された領域とは異なる領域であって、前記半導体基板上の領域に形成された、第４電界効果トランジスタを含む回路を含み、
前記第３電界効果トランジスタは、
（ｅ）第３ゲート電極と、
（ｆ）前記第３ゲート電極の側壁に形成された第３サイドウォールと、
を有し、
前記第４電界効果トランジスタは、
（ｇ）第４ゲート電極と、
（ｈ）前記第４ゲート電極の側壁に形成された第４サイドウォールと、
を有し、
前記第１ゲート電極、前記第３ゲート電極および前記第４ゲート電極のゲート長は前記第２ゲート電極のゲート長よりも長く、
前記第１サイドウォール、前記第３サイドウォールおよび前記第４サイドウォールの幅は前記第２サイドウォールの幅よりも広いことを特徴とする半導体装置。
【請求項１８】
請求項１７に記載された半導体装置において、
前記第２電界効果トランジスタを含む回路は、少なくとも前記不揮発性メモリセル用のクロック生成回路および書き換えタイミング制御回路のうちのいずれか一つに含まれる回路であり、
前記第４電界効果トランジスタを含む回路は、少なくとも前記不揮発性メモリセル用の昇圧回路およびデコーダのうちのいずれか一つに含まれる回路であることを特徴とする半導体装置。
【請求項１９】
請求項１７に記載された半導体装置において、
前記第２電界効果トランジスタを含む回路は、少なくとも前記半導体基板上に形成されたＣＰＵ，ＲＡＭおよびＲＯＭのうちのいずれか一つに含まれる回路であり、
前記第４電界効果トランジスタを含む回路は、少なくとも前記半導体基板上に形成されたアナログ回路および静電保護回路のうちのいずれか一つに含まれる回路であることを特徴とする半導体装置。
【請求項２０】
請求項１７に記載された半導体装置において、
前記第２サイドウォールは単層膜からなり、
前記第１サイドウォール、前記第３サイドウォールおよび前記第４サイドウォールは少なくとも３層以上の積層膜からなることを特徴とする半導体装置。
【請求項２１】
請求項１７に記載された半導体装置において、
前記第２サイドウォールは酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜のいずれかからなり、
前記第１サイドウォール、前記第３サイドウォールおよび前記第４サイドウォールは酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜を組み合わせた積層膜からなることを特徴とする半導体装置。
【請求項２２】
メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成する半導体装置の製造方法であって、
（ａ）前記第１電界効果トランジスタの第１ゲート電極を形成する工程と、
（ｂ）前記第２電界効果トランジスタの第２ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に第２サイドウォールを形成する工程とを備え、
前記（ｃ）工程は、前記第１サイドウォールの幅を前記第２サイドウォールの幅と異なるように形成することを特徴とする半導体装置の製造方法。
【請求項２３】
メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成する半導体装置の製造方法であって、
（ａ）前記第１電界効果トランジスタの第１ゲート電極を形成する工程と、
（ｂ）前記第２電界効果トランジスタの第２ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に第２サイドウォールを形成する工程とを備え、
前記（ｃ）工程は、
（ｃ１）前記第１ゲート電極および前記第２ゲート電極を覆うように第１絶縁膜を形成する工程と、
（ｃ２）前記第１絶縁膜上に、第２絶縁膜を形成する工程と、
（ｃ３）前記第２絶縁膜上に、第３絶縁膜を形成する工程と、
（ｃ４）前記第１ゲート電極を覆うように形成されている前記第３絶縁膜を残す一方、前記第２ゲート電極を覆うように形成されている前記第３絶縁膜を除去する工程と、
（ｃ５）前記第１ゲート電極の側壁に前記第３絶縁膜を残しつつ前記第３絶縁膜を除去する工程と、
（ｃ６）前記第２ゲート電極の側壁に形成されている前記第２絶縁膜を残しつつ、前記第２絶縁膜を除去する工程と、
（ｃ７）前記第２ゲート電極の側壁に形成されている前記第２絶縁膜を除去するとともに、前記第１ゲート電極の側壁および前記第２ゲート電極の側壁に形成されている前記第１絶縁膜を残しつつ前記第１絶縁膜を除去して、前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜よりなる前記第１サイドウォールと、前記第１絶縁膜よりなる前記第２サイドウォールとを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２に記載された半導体装置の製造方法において、
前記（ｃ）工程は、前記第１サイドウォールの幅を前記第２サイドウォールの幅より広く形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２２に記載された半導体装置の製造方法において、
前記第１ゲート電極のゲート長は、前記第２ゲート電極のゲート長より長いことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２２に記載された半導体装置の製造方法において、
前記不揮発性メモリセルは、メモリセル選択用の第３電界効果トランジスタを含み、
前記第２ゲート電極を形成する工程で前記第３電界効果トランジスタの第３ゲート電極を形成し、
前記第１サイドウォールを形成する工程で前記第３ゲート電極の側壁に第３サイドウォールを形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２２に記載の半導体装置の製造方法は更に、
（ｄ）第１不純物領域を前記第１ゲート電極に整合して形成する工程、
（ｅ）前記第１不純物領域よりも高濃度の第２不純物領域を前記第１サイドウォールに整合して形成する工程、
（ｆ）第３不純物領域を前記第２ゲート電極に整合して形成する工程、
（ｇ）前記第３不純物領域よりも高濃度の第４不純物領域を前記第２サイドウォールに整合して形成する工程、
を有し、
前記第１不純物領域のゲート長方向における幅は、前記第３不純物領域のゲート長方向における幅よりも広いことを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２３に記載された半導体装置の製造方法において、
前記第２絶縁膜は、前記第３絶縁膜をウェットエッチングで除去する際のストッパ膜であり、
前記（ｃ４）工程は、前記書き換え可能な不揮発性メモリセルの形成領域上にフォトレジスト膜を形成した後、前記フォトレジスト膜をマスクとしたウェットエッチングにより、前記第２ゲート電極を覆うように形成されている前記第３絶縁膜を除去することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２３に記載された半導体装置の製造方法において、
前記（ｃ５）工程は、前記第２絶縁膜のエッチング速度が前記第３絶縁膜のエッチング速度より小さい第１エッチング選択比で異方性ドライエッチングを行い、
前記（ｃ６）工程は、前記第１絶縁膜のエッチング速度が前記第２絶縁膜のエッチング速度より小さい第２エッチング選択比で異方性ドライエッチングを行い、
前記（ｃ７）工程は、前記第２絶縁膜のエッチング速度と前記第１絶縁膜のエッチング速度とが異なる第３エッチング選択比で異方性ドライエッチングを行い、
前記第１エッチング選択比、前記第２エッチング選択比および前記第３エッチング選択比は、それぞれ異なることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２３に記載された半導体装置の製造方法において、
前記第２絶縁膜は、前記第３絶縁膜をウェットエッチングで除去する際のストッパ膜であり、
前記（ｃ４）工程は、前記書き換え可能な不揮発性メモリセルの形成領域上にフォトレジスト膜を形成した後、前記フォトレジスト膜をマスクとしたウェットエッチングを行い、
前記（ｃ５）工程は、前記第２絶縁膜のエッチング速度が前記第３絶縁膜のエッチング速度より小さい第１エッチング選択比で異方性ドライエッチングを行い、
前記（ｃ６）工程は、前記第１絶縁膜のエッチング速度が前記第２絶縁膜のエッチング速度より小さい第２エッチング選択比で異方性ドライエッチングを行い、
前記（ｃ７）工程は、前記第２絶縁膜のエッチング速度と前記第１絶縁膜のエッチング速度とが概ね等しい状態で異方性ドライエッチングを行うことを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２３に記載の半導体装置の製造方法において、
前記（ｃ４），（ｃ５）工程で、前記第２絶縁膜は前記第３絶縁膜を除去する際のストッパ膜として機能することを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２２に記載された半導体装置の製造方法において、
前記半導体基板と前記第１ゲート電極の間に、前記不揮発性メモリセルのデータ記憶に寄与する電荷を蓄積する電荷蓄積膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２３に記載された半導体装置の製造方法において、
前記半導体基板と前記第１ゲート電極の間に、前記不揮発性メモリセルのデータ記憶に寄与する電荷を蓄積する電荷蓄積膜を形成する工程を備え、
前記電荷蓄積膜は、離散的なトラップ準位を含むことを特徴とする半導体装置の製造方法。
【請求項３４】
請求項２２に記載された半導体装置の製造方法において、
前記半導体基板と前記第１ゲート電極の間に窒化シリコン膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項３５】
請求項２３に記載された半導体装置の製造方法において、
前記第２絶縁膜の膜厚は、前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜の中で最も小さいことを特徴とする半導体装置の製造方法。
【請求項３６】
請求項２３に記載された半導体装置の製造方法において、
前記第１絶縁膜および前記第３絶縁膜は、酸化シリコン膜より形成され、
前記第２絶縁膜は、窒化シリコン膜より形成されていることを特徴とする半導体装置の製造方法。
【請求項３７】
請求項２３に記載の半導体装置の製造方法は更に、
（ｄ）第１不純物領域を前記第１ゲート電極に整合して形成する工程、
（ｅ）前記第１不純物領域よりも高濃度の第２不純物領域を前記第１サイドウォールに整合して形成する工程、
（ｆ）第３不純物領域を前記第２ゲート電極に整合して形成する工程、
（ｇ）前記第３不純物領域よりも高濃度の第４不純物領域を前記第２サイドウォールに整合して形成する工程、
を有し、
前記第１不純物領域のゲート長方向における幅は、前記第３不純物領域のゲート長方向における幅よりも広いことを特徴とする半導体装置の製造方法。
【請求項３８】
メモリ用の第１電界効果トランジスタおよびメモリセル選択用の第３電界効果トランジスタを含む書き換え可能な不揮発性メモリセルを半導体基板の第１領域上に形成し、第２電界効果トランジスタを含む回路を前記半導体基板の第２領域上に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の第１領域内に、前記第１電界効果トランジスタの第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の第１領域内であって前記第１ゲート電極が形成された領域とは異なる領域に第３ゲート絶縁膜を形成する工程と、
（ｃ）前記半導体基板の第２領域に、前記第３ゲート絶縁膜より薄い第２ゲート絶縁膜を形成する工程と、
（ｄ）前記第１ゲート電極を覆い、前記第２および第３ゲート絶縁膜上に導体膜を形成する工程と、
（ｅ）前記導体膜上にパターニングしたレジスト膜を形成する工程と、
（ｆ）前記レジスト膜をマスクとするエッチングにより、前記第２電界効果トランジスタの第２ゲート電極および前記第３電界効果トランジスタの第３ゲート電極を形成する工程と、
（ｇ）前記半導体基板の第２領域をマスクした後、前記第１領域の前記第３ゲート絶縁膜が残されている状態で、前記（ｆ）工程で除去しきれずに前記第１ゲート電極の側壁に残ったエッチング残渣を除去する工程と、
（ｈ）前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に第２サイドウォールを形成し、前記第３ゲート電極の側壁に第３サイドウォールを形成する工程とを備え、
前記第１および前記第３サイドウォールの幅と前記第２サイドウォールの幅が異なることを特徴とする半導体装置の製造方法。
【請求項３９】
請求項３８に記載された半導体装置の製造方法において、
前記第１および前記第３サイドウォールの幅は、前記第２サイドウォールの幅より広いことを特徴とする半導体装置の製造方法。
【請求項４０】
半導体基板上に形成された電気的に書き換え可能な不揮発性メモリセルを有する半導体装置であって、
前記不揮発性メモリセルは、
（ａ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ）前記第１ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｃ）前記電荷蓄積膜上に直接または中間絶縁膜を介して形成された第１ゲート電極と、
（ｄ）前記第１ゲート電極の側壁に形成された第１サイドウォールとを有し、
前記第１サイドウォールは窒化シリコン膜を含む積層膜で形成され、
前記窒化シリコン膜と、前記半導体基板、前記第１ゲート電極および前記電荷蓄積膜との間には、非電荷蓄積膜が介在していることを特徴とする半導体装置。
【請求項４１】
請求項４０に記載の半導体装置において、
前記半導体基板に形成され、前記第１サイドウォールに整合して形成された第１半導体領域を有し、
前記不揮発性メモリセルの書き込み動作は、前記第１ゲート電極に正電圧および前記第１半導体領域に負電圧を印加して、前記電荷蓄積膜に電子を注入することにより行われることを特徴とする半導体装置。
【請求項４２】
請求項４０に記載の半導体装置において、
半導体基板上に形成され、前記不揮発性メモリセルとは異なる領域に形成された電界効果トランジスタを含み、
前記電界効果トランジスタは、
（ｅ）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｆ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｇ）前記第２ゲート電極の側壁に形成された第２サイドウォールとを有し、
前記第２ゲート電極のゲート長方向において、前記第１サイドウォールの長さは前記第２サイドウォールの長さよりも長いことを特徴とする半導体装置。
【請求項４３】
請求項４２に記載された半導体装置において、
前記電界効果トランジスタは、少なくとも前記不揮発性メモリセル用のクロック生成回路および書き換えタイミング制御回路のうちのいずれか一つに用いられることを特徴とする半導体装置。
【請求項４４】
請求項４０に記載の半導体装置において、
前記不揮発性メモリセルは、更にメモリセル選択用の電界効果トランジスタを有することを特徴とする半導体装置。
【請求項４５】
請求項４０に記載の半導体装置において、
前記非電荷蓄積膜は、酸化シリコン膜からなることを特徴とする半導体装置。
【請求項４６】
電気的に書き換え可能な不揮発性メモリセルを半導体基板上に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記不揮発性メモリセルのゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に電荷蓄積膜を形成する工程、
（ｃ）前記電荷蓄積膜上に直接または中間絶縁膜を介して前記不揮発性メモリセルのゲート電極を形成する工程、
（ｄ）前記ゲート電極の側壁にサイドウォールを形成する工程、
を備え、
前記サイドウォールは窒化シリコン膜を含む積層膜で形成されており、
前記窒化シリコン膜と、前記半導体基板、前記ゲート電極および前記電荷蓄積膜との間には、非電荷蓄積膜が介在していることを特徴とする半導体装置の製造方法。
【請求項４７】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板上の第１領域に第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程、
（ｃ）前記電荷蓄積膜上に直接または中間絶縁膜を介して第１ゲート電極を形成する工程、
（ｄ）前記半導体基板上の第２領域に第２ゲート絶縁膜を形成する工程、
（ｅ）前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程、
（ｆ）前記第１領域および前記第２領域を含む前記半導体基板上に、前記第１ゲート電極および前記第２ゲート電極を覆うように第１絶縁膜を堆積する工程、
（ｇ）前記第１絶縁膜上に第２絶縁膜を堆積する工程、
（ｈ）前記第２絶縁膜上に第３絶縁膜を堆積する工程、
（ｉ）前記第３絶縁膜を加工する工程、
（ｊ）前記第２領域の加工された前記第３絶縁膜を除去する工程、
（ｋ）前記第２絶縁膜を加工する工程、
（ｌ）前記第１絶縁膜を加工して、前記第１ゲート電極の側壁に前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜からなる第１サイドウォールを形成し、前記第２ゲート電極の側壁に前記第１絶縁膜および前記第２絶縁膜からなる第２サイドウォールを形成する工程。
【請求項４８】
請求項４７に記載の半導体装置の製造方法において、
前記（ｈ）工程で、第３絶縁膜の膜厚を、前記第１絶縁膜および前記第２絶縁膜の膜厚よりも厚くすることを特徴とする半導体装置の製造方法。
【請求項４９】
請求項４７に記載の半導体装置の製造方法において、
前記第１ゲート電極のゲート長方向において、前記第１サイドウォールの幅は前記第２サイドウォールの幅よりも広いことを特徴とする半導体装置の製造方法。
【請求項５０】
請求項４９に記載の半導体装置の製造方法において、
前記（ｌ）工程で、前記第３絶縁膜は除去されていることを特徴とする半導体装置の製造方法。
【請求項５１】
請求項４７に記載の半導体装置の製造方法において、
前記第２絶縁膜は窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項５２】
請求項４７に記載の半導体装置の製造方法において、
前記第２絶縁膜は窒化シリコン膜からなり、前記第１絶縁膜および前記第３絶縁膜は酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項５３】
請求項４７に記載の半導体装置の製造方法において、
前記（ｉ）工程には、ドライエッチング法が用いられることを特徴とする半導体装置の製造方法。
【請求項５４】
請求項５３に記載の半導体装置の製造方法において、
前記（ｉ）工程で、前記第２絶縁膜はエッチングストッパとして機能することを特徴とする半導体装置の製造方法。
【請求項５５】
請求項４７に記載の半導体装置の製造方法において、
前記（ｊ）工程には、ウェットエッチング法が用いられることを特徴とする半導体装置の製造方法。
【請求項５６】
請求項５５に記載の半導体装置の製造方法において、
前記（ｊ）工程で、前記第２絶縁膜はエッチングストッパとして機能することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に不揮発性メモリを有する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、半導体チップ（以下、単にチップという）上の回路においては、例えば半導体素子として電流駆動力を必要とするＭＯＳ（Metal  Oxide  Semiconductor）型トランジスタや、前記ＭＯＳ型トランジスタよりも高い電圧で動作し高耐圧を必要とするＭＯＳ型トランジスタが存在している。
【０００３】
これらのＭＯＳ型トランジスタを製造する第１の従来技術として以下に示すようなものがある。まず、電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極および高耐圧を必要とするＭＯＳ型トランジスタのゲート電極を形成した後、これらのゲート電極を覆うように絶縁膜を形成する。そして、高耐圧を必要とするＭＯＳ型トランジスタのゲート電極をレジスト膜で覆った後、ウェットエッチングを行い、電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極を覆うように形成されていた絶縁膜の膜厚を減少させる。そして、異方性ドライエッチングを行うことにより、電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極の側壁に相対的に幅の狭いサイドウォールを形成する。続いて、高耐圧を必要とするＭＯＳ型トランジスタのゲート電極を覆っていたレジスト膜を除去する一方、電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極をレジスト膜で覆う。その後、異方性ドライエッチングを行うことにより、高耐圧を必要とするＭＯＳ型トランジスタのゲート電極の側壁に相対的に幅の広いサイドウォールを形成する（例えば、特許文献１、特許文献２参照）。
【０００４】
次に、第２の従来技術としては、以下に示すようなものがある。まず、高耐圧を必要とするＭＯＳ型トランジスタのゲート電極および電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極を形成した後、これらのゲート電極を覆うように酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を順次形成する。そして、高耐圧を必要とするＭＯＳ型トランジスタのゲート電極をレジスト膜で覆う。その後、ウェットエッチングを行い、電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極を覆うように形成されている３層目の酸化シリコン膜を除去する。続いて、電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極を覆うように形成されている１層目の酸化シリコン膜と２層目の窒化シリコン膜を、異方性エッチングにより除去して、相対的に幅の狭いサイドウォールを形成する。その後、電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極をレジスト膜で覆う一方、高耐圧を必要とするＭＯＳ型トランジスタのゲート電極を覆っていたレジスト膜を除去する。そして、高耐圧を必要とするＭＯＳ型トランジスタのゲート電極を覆うように形成されている３層の膜、すなわち酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を、異方性エッチングで除去し、相対的に幅の広いサイドウォールを形成する（例えば、特許文献３参照）。
【特許文献１】特開平７−１７６７２９号公報（第４頁〜第５頁、図４〜図５）
【特許文献２】特開平６−１８１２９３号公報（第９頁〜第１０頁、図２）
【特許文献３】特開平５−１０２４２８号公報（第２頁〜第３頁、図１０〜図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、電流駆動力を必要とするＭＯＳ型トランジスタと高耐圧を必要とするＭＯＳ型トランジスタを有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置は、それぞれの素子特性、例えば書き換え可能な不揮発性メモリセルへの書き込み特性の向上を図りながら、なるべく簡素化した工程で製造する要望がある。
【０００６】
しかし、上記した第１の従来技術では、電流駆動力を必要とするＭＯＳ型トランジスタのゲート電極上に形成されていた絶縁膜の膜厚をウェットエッチングにより減少させていたが、ウェットエッチングによる膜厚の制御は困難であり、工程が複雑化する問題点がある。
【０００７】
また、上記した第２の従来技術では、サイドウォールを形成する工程で、まず高耐圧を必要とするＭＯＳ型トランジスタのゲート電極上にレジスト膜を形成する工程が存在し、その後の工程で、電流駆動力を必要とするＭＯＳ型トランジスタ上にレジスト膜を形成する工程が存在する。したがって、同一のサイドウォールを形成する場合に比べてマスクが２枚増加し、工程が複雑になるという問題点がある。
【０００８】
本発明の目的は、高速動作のために低電圧で相対的に大きな電流駆動力を必要とするＭＯＳ型トランジスタと高耐圧を必要とするＭＯＳ型トランジスタを有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置を、それぞれの素子特性の向上を図りつつ簡素化した工程で製造できる半導体装置の製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、高速動作のために低電圧で相対的に大きな電流駆動力を必要とするＭＯＳ型トランジスタと高耐圧を必要とするＭＯＳ型トランジスタを有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置において、それぞれの素子特性の向上を図ることができる半導体装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成した半導体装置であって、（ａ）前記第１電界効果トランジスタの第１ゲート電極と、（ｂ）前記第１ゲート電極の側壁に形成された第１サイドウォールと、（ｃ）前記第２電界効果トランジスタの第２ゲート電極と、（ｄ）前記第２ゲート電極の側壁に形成された第２サイドウォールとを備え、前記第１サイドウォールの幅は、前記第２サイドウォールの幅とは異なることを特徴とするものである。
【００１３】
また、本発明は、半導体基板上に形成された電気的に書き換え可能な不揮発性メモリセルを有する半導体装置であって、前記不揮発性メモリセルは、（ａ）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｂ）前記第１ゲート絶縁膜上に形成された電荷蓄積膜と、（ｃ）前記電荷蓄積膜上に直接または中間絶縁膜を介して形成された第１ゲート電極と、（ｄ）前記第１ゲート電極の側壁に形成された第１サイドウォールとを有し、前記第１サイドウォールは窒化シリコン膜を含む積層膜で形成され、前記窒化シリコン膜と、前記半導体基板、前記第１ゲート電極および前記電荷蓄積膜との間には、非電荷蓄積膜が介在していることを特徴とするものである。
【００１４】
また、本発明は、メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成する半導体装置の製造方法であって、（ａ）前記第１電界効果トランジスタの第１ゲート電極を形成する工程と、（ｂ）前記第２電界効果トランジスタの第２ゲート電極を形成する工程と、（ｃ）前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に第２サイドウォールを形成する工程とを備え、前記（ｃ）工程は、（ｃ１）前記第１ゲート電極および前記第２ゲート電極を覆うように第１絶縁膜を形成する工程と、（ｃ２）前記第１絶縁膜上に、第２絶縁膜を形成する工程と、（ｃ３）前記第２絶縁膜上に、第３絶縁膜を形成する工程と、（ｃ４）前記第１ゲート電極を覆うように形成されている前記第３絶縁膜を残す一方、前記第２ゲート電極を覆うように形成されている前記第３絶縁膜を除去する工程と、（ｃ５）前記第１ゲート電極の側壁に前記第３絶縁膜を残しつつ前記第３絶縁膜を除去する工程と、（ｃ６）前記第２ゲート電極の側壁に形成されている前記第２絶縁膜を残しつつ、前記第２絶縁膜を除去する工程と、（ｃ７）前記第２ゲート電極の側壁に形成されている前記第２絶縁膜を除去するとともに、前記第１ゲート電極の側壁および前記第２ゲート電極の側壁に形成されている前記第１絶縁膜を残しつつ前記第１絶縁膜を除去して、前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜よりなる前記第１サイドウォールと、前記第１絶縁膜よりなる前記第２サイドウォールとを形成する工程を有するものである。
【００１５】
また、本発明は、（ａ）半導体基板上の第１領域に第１ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、（ｃ）前記電荷蓄積膜上に直接または中間絶縁膜を介して第１ゲート電極を形成する工程と、（ｄ）前記半導体基板上の第２領域に第２ゲート絶縁膜を形成する工程と、（ｅ）前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、（ｆ）前記第１領域および前記第２領域を含む前記半導体基板上に、前記第１ゲート電極および前記第２ゲート電極を覆うように第１絶縁膜を堆積する工程と、（ｇ）前記第１絶縁膜上に第２絶縁膜を堆積する工程と、（ｈ）前記第２絶縁膜上に第３絶縁膜を堆積する工程と、（ｉ）前記第３絶縁膜を加工する工程と、（ｊ）前記第２領域の加工された前記第３絶縁膜を除去する工程と、（ｋ）前記第２絶縁膜を加工する工程と、（ｌ）前記第１絶縁膜を加工して、前記第１ゲート電極の側壁に前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜からなる第１サイドウォールを形成し、前記第２ゲート電極の側壁に前記第１絶縁膜および前記第２絶縁膜からなる第２サイドウォールを形成するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
書き換え可能な不揮発性メモリセルを含む半導体装置において、素子特性の向上を図ることができる。
【００１８】
書き換え可能な不揮発性メモリセルを含む半導体装置を、簡素化した工程で製造できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態１は、例えば高速動作を可能とするために大きな電流駆動力を必要とするＭＩＳ（Metal  Insulator  Semiconductor）型トランジスタ（電界効果トランジスタ）であり、相対的に低い電圧で駆動する低耐圧ＭＩＳ型トランジスタと、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳ型トランジスタ有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置およびその製造方法に本発明を適用したものである。
【００２１】
図１から図３を参照して実施の形態１における半導体装置の構成について説明する。
【００２２】
図１は、チップ（半導体基板）１に形成されたそれぞれの素子のレイアウト構成を示した上面図である。図１において、チップ１は、ＣＰＵ（Central  Processing  Unit）２、ＲＯＭ（Read  Only  Memory）３、ＲＡＭ（Random  Access  Memory）４、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）５、アナログ回路６、静電保護回路７ａ〜７ｇを有している。
【００２３】
ＣＰＵ（回路）２は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ２は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ２を構成しているＭＩＳ型トランジスタには、チップ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳ型トランジスタで形成される。
【００２４】
ＲＯＭ（回路）３は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ３の構成には、ＭＩＳ型トランジスタを直列接続したＮＡＮＤ型と、ＭＩＳ型トランジスタを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ３も動作の高速性が要求されるため、ＲＯＭ３を構成しているＭＩＳ型トランジスタには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳ型トランジスタで形成される。
【００２５】
ＲＡＭ（回路）４は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ４も動作の高速性が要求されるため、ＲＡＭ４を構成しているＭＩＳ型トランジスタには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳ型トランジスタで形成される。
【００２６】
ＥＥＰＲＯＭ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ５のメモリセルには、メモリセル選択用のＭＩＳ型トランジスタと、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ここで、メモリセル選択用のＭＩＳ型トランジスタは高耐圧ＭＩＳ型トランジスタで形成されている。ＥＥＰＲＯＭ５の書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。なお、ホットエレクトロン注入と、ホットホール注入とを逆にしてもよいのは勿論である。
【００２７】
ＥＥＰＲＯＭ５の書き込み動作時などには、記憶用のＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）が生じるため、記憶用のＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００２８】
アナログ回路６は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路６は、チップ１に形成された素子の中で、相対的に高耐圧のＭＩＳ型トランジスタが使用される。
【００２９】
静電保護回路７ａ〜７ｇは、素子や絶縁膜などが帯電電荷の放電により生じた電圧や発熱で、内部回路が破壊されることを防止するために外部端子に設けられた回路である。帯電電荷としては、例えば人体、物体などに蓄積された静電気によるものがある。なお、静電保護回路７ａ、７ｃは、入出力端子に設けられ、静電保護回路７ｂは、モニタ端子に設けられている。また、静電保護回路７ｄは、Ｖｓｓ端子に設けられ、静電保護回路７ｅは、ＣＬＫ（クロック）端子に設けられている。さらに静電保護回路７ｆは、ＲＳＴ（リセット）端子に設けられ、静電保護回路７ｇは、Ｖｃｃ端子に設けられている。これら静電保護回路７ａ、７ｃ〜７ｇには、高電圧が印加されるため、チップ１に形成された素子の中で、相対的に高耐圧のＭＩＳ型トランジスタが使用される。
【００３０】
次に、図１に示したＥＥＰＲＯＭ５の内部構成の一例を図２に示す。図２において、ＥＥＰＲＯＭ５は、メモリアレイ１０とメモリアレイを駆動するための駆動回路としてメモリアレイ１０の直接周辺回路部１１および間接周辺回路部１２を有している。
【００３１】
メモリアレイ１０は、ＥＥＰＲＯＭ５の記憶部にあたり、メモリセルが縦と横の２次元上に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタとメモリアレイの中からメモリセルを選択するためのＭＩＳ型トランジスタより構成されている。
【００３２】
駆動回路は、メモリアレイ１０を駆動するための回路であり、直接周辺回路部１１としては、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳ型トランジスタは、チップ１に形成されている素子の中で、相対的に高耐圧を必要とするＭＩＳ型トランジスタより形成されている。
【００３３】
また、間接周辺回路部１２としてはメモリアレイの書き換え制御回路として形成されており、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路等を有する回路からなる。これら間接周辺回路部１２を構成するＭＩＳ型トランジスタは、チップ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳ型トランジスタより形成されている。
【００３４】
続いて、図３にチップ１上に形成されたＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ5の断面図を示す。図３において、左側の領域は、ＥＥＰＲＯＭ（書き換え可能な不揮発性メモリ）５内のメモリセル形成領域を示しており、ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2が形成されている。中央の領域は、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4が形成されている領域を示している。上記したように、このような低耐圧ＭＩＳ型トランジスタが形成される中央の領域としては、例えばＣＰＵ２やＲＡＭ４の形成領域などが考えられる。また、右側の領域は、高耐圧のＭＩＳ型トランジスタＱ5が形成されている領域を示しており、例えばアナログ回路６の形成領域、静電保護回路７ａ〜７ｇの形成領域またはＥＥＰＲＯＭ５内の駆動回路が形成されている領域などが考えられる。
【００３５】
チップ１にある半導体基板２０のそれぞれの領域には、素子を分離する素子分離領域２１が形成されており、素子分離領域２１によって分離された活性領域には、それぞれｐ型ウェル２２、２３、２５またはｎ型ウェル２４が形成されている。
【００３６】
メモリセル形成領域のｐ型ウェル２２上には、ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2が形成されている。このＭＯＮＯＳ型トランジスタＱ1は、１ビットを記憶する記憶用のトランジスタであり、ＭＩＳ型トランジスタＱ2は、メモリセルを選択するための選択用トランジスタである。
【００３７】
一方、中央の領域のｐ型ウェル２３上には、ＭＩＳ型トランジスタＱ3が形成され、ｎ型ウェル２４上には、ＭＩＳ型トランジスタＱ4が形成されている。このＭＩＳ型トランジスタＱ3、Ｑ4は、低耐圧ＭＩＳ型トランジスタであり、高耐圧ＭＩＳ型トランジスタＱ2、Ｑ5よりも高速の動作を可能とするために電流駆動力を向上させたトランジスタである。
【００３８】
また、右側の領域のｐ型ウェル２５上には、ＭＩＳ型トランジスタＱ5が形成されている。このＭＩＳ型トランジスタＱ5は、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4よりも高耐圧性を向上させたトランジスタである。
【００３９】
次に、図３に示すＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ5の構成について説明する。
【００４０】
まず、メモリセル形成領域内に形成されたＭＯＮＯＳ型トランジスタＱ1は、以下に示す構成をしている。すなわち、半導体基板２０内に形成されたｐ型ウェル２２上にゲート絶縁膜（第１ゲート絶縁膜）２６が形成されており、このゲート絶縁膜２６上に電荷蓄積膜２７が形成されている。そして、この電荷蓄積膜２７上に絶縁膜２８（中間絶縁膜）が形成され、絶縁膜２８上に導電膜からなるメモリゲート電極（第１ゲート電極）３４が形成されている。メモリゲート電極３４には、低抵抗化を図るためにポリシリコン膜２９上にシリサイド膜として例えばコバルトシリサイド膜６８が形成された積層構造で構成されており、メモリゲート電極３４の両側の側壁にはＬＤＤ（Lightly  Doped  Drain）構造を形成するため、例えば絶縁膜からなるサイドウォール（第１サイドウォール）Ａが形成されている。なお、シリサイド膜は、コバルトシリサイドに限定されず、チタンシリサイドまたはニッケルシリサイドで構成してもよいのは勿論である。
【００４１】
サイドウォールＡ下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域（第１不純物領域）４６、４７と、低濃度ｎ型不純物拡散領域４６、４７の外側の領域に、高濃度ｎ型不純物拡散領域（第２不純物領域）５９、６０とが形成されている。高濃度ｎ型不純物拡散領域５９、６０上には、低抵抗化を図るためのシリサイド膜として例えばコバルトシリサイド膜６８が形成されている。
【００４２】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ1において、ゲート絶縁膜２６は、例えば酸化シリコン膜より形成されており、トンネル絶縁膜としての機能も有する。例えばこのＭＯＮＯＳ型トランジスタＱ1は、半導体基板２０からゲート絶縁膜２６を介して電荷蓄積膜２７に電子を注入したり、電荷蓄積膜２７に蓄積した電子を半導体基板２０へ放出したりしてデータの記憶や消去を行なうため、ゲート絶縁膜２６は、トンネル絶縁膜として機能する。このような電子のトンネル効果を使用したメモリセルの書き込み動作、消去動作および読み出し動作についての詳細は後述する。
【００４３】
電荷蓄積膜２７は、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば窒化シリコン膜より形成されている。
【００４４】
従来、電荷蓄積膜２７としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜２７としてポリシリコン膜を使用した場合、電荷蓄積膜２７を取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜２７が導体であるため、異常リークにより電荷蓄積膜２７に蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００４５】
そこで、上述したように電荷蓄積膜２７として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜２７を取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜２７の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜２７から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００４６】
このような理由から、電荷蓄積膜２７として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。
【００４７】
サイドウォールＡは、ＭＯＮＯＳ型トランジスタＱ1の半導体領域であるソース領域（第１ソース領域）およびドレイン領域（第１ドレイン領域）をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＱ1のソース領域は、低濃度ｎ型不純物拡散領域４６および高濃度ｎ型不純物拡散領域５９より形成され、ドレイン領域は、低濃度ｎ型不純物拡散領域４７および高濃度ｎ型不純物拡散領域６０より形成されているが、サイドウォールＡ下のソース領域およびドレイン領域を低濃度ｎ型不純物拡散領域４６、４７とすることで、メモリゲート電極３４端下における電界集中を抑制することができるようにしている。
【００４８】
次に、ＭＩＳ型トランジスタＱ2の構成について説明する。図３において、ＭＩＳ型トランジスタＱ2は以下に示すような構成をしている。すなわち、ｐ型ウェル２２上にゲート絶縁膜（第３ゲート絶縁膜）３７が形成され、このゲート絶縁膜３７上にコントロールゲート電極（第３ゲート電極）４２が形成されている。そして、コントロールゲート電極４２には、低抵抗化を図るためポリシリコン膜３９上にシリサイド膜として例えばコバルトシリサイド膜６８が形成されている。
【００４９】
コントロールゲート電極４２の両側の側壁には、ＭＩＳ型トランジスタＱ2のソース領域およびドレイン領域をＬＤＤ構造とするため、サイドウォール（第３サイドウォール）Ｂが形成されており、このサイドウォールＢ下のｐ型ウェル２２内には、半導体領域である低濃度ｎ型不純物拡散領域４７、４８が形成されている。低濃度ｎ型不純物拡散領域４７、４８の外側には、半導体領域である高濃度ｎ型不純物拡散領域６０、６１が形成されている。
【００５０】
次に、相対的に大きな電流駆動力を必要とする低耐圧ＭＩＳ型トランジスタＱ3の構成について説明する。図３において、ＭＩＳ型トランジスタＱ3は、以下に示すように形成されている。すなわち、ｐ型ウェル２３上にゲート絶縁膜（第２ゲート絶縁膜）３６が形成され、このゲート絶縁膜３６上にゲート電極（第２ゲート電極）４３が形成されている。このゲート電極４３は、例えば燐（Ｐ）等のｎ型の不純物が導入されたポリシリコン膜３９と、ポリシリコン膜３９上に形成された低抵抗化を図るためのコバルトシリサイド膜６８とで形成されている。また、ゲート電極４３のゲート長方向における長さは、ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2のゲート電極３４、４２のゲート長さ方向における長さよりも短い。なお、シリサイド膜は、例えばコバルトシリサイド、チタンシリサイドまたはニッケルシリサイドで構成される。
【００５１】
ゲート電極４３の両側の側壁には、サイドウォール（第２サイドウォール）Ｃが形成されており、そのゲート長方向における幅は上述したサイドウォールＡおよびＢの幅よりも小さい。サイドウォールＣ下には半導体領域である低濃度ｎ型不純物拡散領域（第３不純物領域）４９、５０が形成されている。低濃度ｎ型不純物拡散領域４９、５０の外側には、半導体領域である高濃度ｎ型不純物拡散領域（第４不純物領域）６２、６３が形成されている。このように、ＭＩＳ型トランジスタＱ3には、低濃度ｎ型不純物拡散領域４９および高濃度ｎ型不純物拡散領域６２よりなるソース領域（第２ソース領域）と低濃度ｎ型不純物拡散領域５０および高濃度ｎ型不純物拡散領域６３よりなるドレイン領域（第２ドレイン領域）が形成されている。
【００５２】
ＭＩＳ型トランジスタＱ4は、ｎ型ウェル２４上に形成されたゲート絶縁膜３６と、ゲート電極（第２ゲート電極）４４、サイドウォール（第２サイドウォール）Ｄ、低濃度ｐ型不純物拡散領域５１および高濃度ｐ型不純物拡散領域６４よりなるソース領域、低濃度ｐ型不純物拡散領域５２、高濃度ｐ型不純物拡散領域６５よりなるドレイン領域を有する。後で詳細に述べるが、このゲート絶縁膜３６はＭＩＳ型トランジスタＱ3のゲート絶縁膜３６と同工程で形成されたものである。また、ゲート電極４４は、例えばホウ素（Ｂ）等のｐ型の不純物が導入されたポリシリコン膜３９とコバルトシリサイド膜６８で形成されている。また、ＭＩＳ型トランジスタＱ3と同様に、ゲート電極４４のゲート長さ方向における長さは、ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2のゲート電極３４、４２のゲート長さ方向における長さよりも短い。これは上述したように、ＭＩＳ型トランジスタＱ3は、高速動作を目的として形成されるため、そのチャネル長はできる限り小さく設計する必要があるからである。またサイドウォールＤはＭＩＳ型トランジスタＱ3のサイドウォールＣと同工程で形成されたものであり、そのゲート長方向における幅は上述したサイドウォールＡおよびＢの幅よりも小さい。ＭＩＳ型トランジスタＱ4のソース領域およびドレイン領域はサイドウォールＤに整合されてｎ型ウェル２４に形成されており、前述したように低濃度ｐ型不純物拡散領域５１、５２および高濃度ｐ型不純物拡散領域６４、６５によって形成されている。
【００５３】
ＭＩＳ型トランジスタＱ5は、ｐ型ウェル２５上に形成されたゲート絶縁膜３８と、ゲート電極（第４ゲート電極）４５、サイドウォール（第４サイドウォール）Ｅ、低濃度ｎ型不純物拡散領域５３、高濃度ｎ型不純物拡散領域６６よりなるソース領域、低濃度ｎ型不純物拡散領域５４、高濃度ｎ型不純物拡散領域６７よりなるドレイン領域を有する。後で詳細に述べるが、このゲート絶縁膜３８はＭＩＳ型トランジスタＱ2のゲート絶縁膜３７と同工程で形成されたものである。また、ゲート電極４５は、例えばｎ型の不純物が導入されたポリシリコン膜３９とコバルトシリサイド膜６８で形成されている。また、ゲート電極４５のゲート長さ方向における長さは、ＭＩＳ型トランジスタＱ3およびＭＩＳ型トランジスタＱ4のゲート電極４３、４４のゲート長さ方向における長さよりも長い。また、サイドウォールＥはＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2のサイドウォールＡおよびＢと同工程で形成されたものであり、そのゲート長方向における幅は上述したサイドウォールＣおよびＤの幅よりも広い。ＭＩＳ型トランジスタＱ5のソース領域およびドレイン領域はサイドウォールＥに整合されてｐ型ウェル２５に形成されており、前述したように低濃度ｎ型不純物拡散領域５３、５４および高濃度ｎ型不純物拡散領域６６、６７によって形成されている。
【００５４】
以下では、ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ5の異なる点について説明する。
【００５５】
ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ5の構成において異なる第１点目は、サイドウォールの幅である。
【００５６】
図３に示すように、ＭＯＮＯＳ型トランジスタＱ1のサイドウォールＡの幅をＬ1、ＭＩＳ型トランジスタＱ2のサイドウォールＢの幅をＬ2、ＭＩＳ型トランジスタＱ3のサイドウォールＣの幅をＬ3、ＭＩＳ型トランジスタＱ4のサイドウォールＤの幅をＬ4、ＭＩＳ型トランジスタＱ5のサイドウォールＥの幅をＬ5とする。
【００５７】
図３を見てわかるように、メモリ用であるＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ2およびＱ5のサイドウォールＡ、Ｂ、Ｅの幅Ｌ1、Ｌ2、Ｌ5は、電流駆動力を必要とするＭＩＳ型トランジスタＱ3のサイドウォールＣの幅Ｌ3やＭＩＳ型トランジスタＱ4のサイドウォールＤの幅Ｌ4に比較して広くなっている。これは、相対的に大きな電流駆動力を必要とする低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4においては、サイドウォールＣ、Ｄの幅Ｌ3、Ｌ4を狭くして、ソース領域（第２ソース領域）とドレイン領域（第２ドレイン領域）の距離を近づけることにより、ソース領域とドレイン領域との間の抵抗を低くしている。つまり、ソース領域とドレイン領域との間の抵抗を低くすることにより、電流駆動力の向上を図っている。このようにして、ＭＩＳ型トランジスタＱ3、Ｑ4を高速に動作させることができる。また、サイドウォールＡ、Ｂ、Ｅの幅Ｌ1、Ｌ2、Ｌ5を、サイドウォールＣ、Ｄの幅Ｌ3、Ｌ4よりも大きく形成しているので、ＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ2およびＱ5に形成される低濃度ｎ型不純物領域４６、４７、４８、５３、５４のゲート長方向における長さを、ＭＩＳ型トランジスタＱ3およびＱ4に形成される低濃度ｎ型不純物領域４９、５０および低濃度ｐ型不純物領域５１、５２のゲート長方向における長さよりも短く形成することができる。このようにサイドウォールＡ、Ｂ、Ｅの幅Ｌ1、Ｌ2、Ｌ5を広げることによりソース領域と半導体基板やドレイン領域と半導体基板の間のｐｎ接合耐圧を向上させることができる。
【００５８】
なお、ＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ2およびＱ5におけるサイドウォールＡ、Ｂ、Ｅの幅Ｌ1、Ｌ2、Ｌ5は例えば約１９０ｎｍであり、ＭＩＳ型トランジスタＱ3、Ｑ4のサイドウォールＣ、Ｄの幅Ｌ3、Ｌ4は、例えば約１２０ｎｍである。
【００５９】
以下にＭＯＮＯＳ型トランジスタＱ1を例にとり、サイドウォールＡの幅Ｌ1を広げるとｐｎ接合耐圧が向上することについて図４を参照しながら説明する。図４は、メモリ用のＭＯＮＯＳ型トランジスタＱ1を示した図である。図４において、メモリ用のＭＯＮＯＳ型トランジスタＱ1は、ＬＤＤ構造をしている。すなわち、ソース領域およびドレイン領域はそれぞれ低濃度ｎ型不純物拡散領域４６、４７と高濃度ｎ型不純物拡散領域５９、６０より形成され、メモリゲート電極３４に近い領域に低濃度ｎ型不純物拡散領域４６、４７が形成されている。このようにメモリゲート電極３４に近い領域に低濃度ｎ型不純物拡散領域４６、４７を形成するのは、メモリゲート電極３４のエッジ端部下の領域における電界集中を防止するためである。すなわち、低濃度ｎ型不純物拡散領域４６、４７は高濃度ｎ型不純物拡散領域５９、６０よりもキャリアの数が少ない領域であるから電流は流れにくく、その抵抗は高濃度ｎ型不純物拡散領域５９、６０よりも高い領域となる。従って、ソース・ドレイン領域間のゲート破壊電圧を向上することができる。また、低濃度ｎ型不純物領域４６、４７付近の空乏層の延びを大きくすることができるので、ドレイン領域となる低濃度ｎ型不純物領域４７端での電界を緩和することができる。
【００６０】
また、低濃度ｎ型不純物拡散領域４６、４７と高濃度ｎ型不純物拡散領域５９、６０との境界は、サイドウォールＡの幅Ｌ1で規定されている。
【００６１】
ここで、低濃度ｎ型不純物拡散領域４６、４７と高濃度ｎ型不純物拡散領域５９、６０は、例えばイオン注入法によって形成されるが、イオン注入の後には注入したイオンの活性化を行なうため熱処理が行なわれる。特に、高濃度ｎ型不純物拡散領域５９、６０を形成した際に行なわれる熱処理により、注入したイオンが低濃度ｎ型不純物拡散領域４６、４７に拡散する。つまり、図４の矢印で示すように注入した一部にイオンが、高濃度ｎ型不純物拡散領域５９、６０から低濃度ｎ型不純物拡散領域４６、４７へ移動する。
【００６２】
したがって、図４に示すサイドウォールＡの幅Ｌ1を図より狭くすると高濃度ｎ型不純物拡散領域５９、６０がメモリゲート電極３４のエッジ端部下の領域に近づくため、電界集中が起こりやすいメモリゲート電極３４のエッジ端部下の領域にまでイオンが移動してくる。そして、エッジ端部下の領域において不純物濃度が高まると電界集中が起こり、ソース領域と半導体基板またはドレイン領域と半導体基板との間のｐｎ接合耐圧が低下することになる。
【００６３】
しかし、本実施の形態１の半導体装置では、メモリ用のＭＯＮＯＳ型トランジスタＱ1のサイドウォールＡの幅Ｌ1を低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4のサイドウォールＣ、Ｄの幅Ｌ3、Ｌ4に比較して広くしている。このため、高濃度ｎ型不純物拡散領域５９、６０とメモリゲート電極３４のエッジ端部下の領域との距離は相対的に大きくなっており、イオンがエッジ端部下の領域に届きづらくなっている。したがって、ＭＩＳ型トランジスタＱ3、Ｑ4のｐｎ接合耐圧に比べて、メモリ用のＭＯＮＯＳ型トランジスタＱ1のｐｎ接合耐圧を大きくすることができる。つまり、ＭＩＳ型トランジスタＱ3、Ｑ4におけるソース領域（第２ソース領域）と半導体基板またはドレイン領域（第２ドレイン領域）と半導体基板との間のｐｎ接合耐圧に比べて、ＭＯＮＯＳ型トランジスタＱ1におけるソース領域（第１ソース領域）と半導体基板またはドレイン領域（第１ドレイン領域）と半導体基板との間のｐｎ接合耐圧を大きくすることができる。
【００６４】
今、仮にサイドウォールＡの幅Ｌ1がＭＩＳ型トランジスタＱ3、Ｑ4の幅Ｌ3、Ｌ4と同程度とした場合、高抵抗の領域である低濃度ｎ型不純物拡散領域４６、４７の幅が小さくなるので、半導体基板表面付近を電流が流れやすくなるため、メモリゲート電極３４のエッジ部下に電界集中が起こりやすくなる。このような電界集中がおこると、メモリゲート電極３４のエッジ部に集中したキャリアのうち一部に高いエネルギーをもつ正孔（ホットホール）が発生する。このようなホットホールがメモリゲート電極３４に印加される電圧によって引き寄せられ、電荷蓄積層に注入されやすくなり、誤ってデータが消去されるという問題が発生してしまう。メモリ用のＭＯＮＯＳ型トランジスタＱ1はメモリゲート電極３４に、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4よりも高い電圧を印加するので、電界集中が起こりやすい。このような問題を回避するため、メモリ用のＭＯＮＯＳ型トランジスタＱ1のサイドウォールＡの幅Ｌ1を、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4のサイドウォールＣ、Ｄの幅Ｌ3、Ｌ4と比較して広くしているのである。
【００６５】
このように、本実施の形態１における半導体装置によれば、それぞれの素子において素子特性の向上を図ることができる。つまり、ＭＩＳ型トランジスタＱ3、Ｑ4は、動作時に比較的低電圧（約１．５Ｖ程度）しか印加されないため、サイドウォールＣ、Ｄの幅Ｌ3、Ｌ4を相対的に狭くして動作の高速性向上を図っている。これに対し、メモリ用のＭＯＮＯＳ型トランジスタＱ1は、書き込みなどの動作を行なう際、比較的高い電位差（約１２Ｖ程度）が発生するため、サイドウォールＡの幅Ｌ1を相対的に広くしてソース・ドレイン領域と半導体基板間のｐｎ接合耐圧を向上させ、書き込み動作などの信頼性向上を図っている。
【００６６】
なお、ＭＩＳ型トランジスタＱ5は、高耐圧のＭＩＳ型トランジスタであるため、そのサイドウォールＥの幅Ｌ5は、ＭＯＮＯＳ型トランジスタＱ1のサイドウォールＡの幅Ｌ1と同等である。また、ＭＩＳ型トランジスタＱ2のサイドウォールＢの幅Ｌ2もＭＯＮＯＳ型トランジスタＱ1のサイドウォールＡの幅Ｌ1と同等である。
【００６７】
次に、ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2〜Ｑ5の構成において異なる第２点目は、ゲート長である。
【００６８】
図３に示すように、ＭＯＮＯＳ型トランジスタＱ1のゲート長をＧ1、ＭＩＳ型トランジスタＱ2〜Ｑ5のゲート長をＧ2〜Ｇ5とする。図３において、最も短いのは、ＭＩＳ型トランジスタＱ3、Ｑ4のゲート長Ｇ3、Ｇ4である。これは、ゲート長Ｇ3、Ｇ4の長さを短くすることにより、ソース領域とドレイン領域との間の抵抗を減らし、電流駆動力を向上させるためである。
【００６９】
一方、最も長いのは、ＭＯＮＯＳ型トランジスタＱ1のゲート長Ｇ1である。これは、ＭＯＮＯＳ型トランジスタＱ1には約１２Ｖ程度の電圧を印加するため、ＭＩＳ型トランジスタＱ3、Ｑ4のゲート長Ｇ3、Ｇ4程度の長さにすると、ソース領域とドレイン領域の間でパンチスルーが生じてしまうためである。
【００７０】
なお、ＭＩＳ型トランジスタＱ2、Ｑ5のゲート長Ｇ2、Ｇ5は、ゲート長Ｇ3、Ｇ4とゲート長Ｇ1の間の長さである。例えば、具体的に数値で示すと、ＭＯＮＯＳ型トランジスタＱ1のゲート長Ｇ1は、約０．６０μｍ、メモリ選択用のＭＩＳ型トランジスタＱ2のゲート長Ｇ2は、約０．４０μｍ、ＭＩＳ型トランジスタＱ3、Ｑ4のゲート長Ｇ3、Ｇ4は、約０．１６μｍ、ＭＩＳ型トランジスタＱ5のゲート長Ｇ5は、約０．４０μｍである。
【００７１】
このように本実施の形態１における半導体装置によれば、ＭＯＮＯＳ型トランジスタＱ1のゲート長Ｇ1を相対的に長くすることにより、パンチスルーを防止することができる。すなわち、ＭＯＮＯＳ型トランジスタＱ1はメモリゲート電極３４に相対的に高い電圧を印加するため、そのゲート長を長く形成する必要がある。一方、ＭＩＳ型トランジスタＱ3、Ｑ4において、ゲート長Ｇ3、Ｇ4を相対的に短くして電流駆動力を向上させることができる。すなわち、ＭＩＳ型トランジスタＱ3、Ｑ4には相対的に低い電圧を印加して高速動作させるため、そのゲート長をできる限り小さく形成している。言い換えれば、ＭＯＮＯＳ型トランジスタＱ1のゲート電極３４下にできるチャネル（第１チャネル）の長さを、ＭＩＳ型トランジスタＱ3、Ｑ4のゲート電極４３、４４下にできるチャネル（第２チャネル）より長くすることにより、ＭＯＮＯＳ型トランジスタＱ1で、パンチスルーを防止できる一方、ＭＩＳ型トランジスタＱ3、Ｑ4で電流駆動力を向上させることができる。
【００７２】
次に、ＭＩＳ型トランジスタＱ2〜Ｑ5の構成において異なる第３点目は、ゲート絶縁膜の膜厚である。
【００７３】
図３において、ＭＩＳ型トランジスタＱ2、Ｑ5はＭＩＳ型トランジスタＱ3、Ｑ4に比べて高い電圧が印加されるため、そのゲート絶縁膜３７、３８は、ＭＩＳ型トランジスタＱ3、Ｑ4のゲート絶縁膜３６に比べて厚くなっている。このように構成することにより、ＭＩＳ型トランジスタＱ2、Ｑ5のゲート絶縁膜３８の絶縁耐性を向上させることができる。
【００７４】
本実施の形態１の半導体装置は上記のように構成されており、以下にＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2で構成される電気的に書き換え可能な不揮発性メモリセルにおける動作の一例を図３、図５、図６を参照しながら簡単に説明する。
【００７５】
図５において、左側の素子は、図３におけるＭＯＮＯＳ型トランジスタＱ1を示しており、右側の素子は、図３におけるメモリセル選択用のＭＩＳ型トランジスタＱ2を示している。
【００７６】
図６は、書き換え可能な不揮発性メモリセルにおける書き込み動作、消去動作または読み取り動作をする場合に、ソース領域（高濃度ｎ型不純物拡散領域５９（第１半導体領域））、メモリゲート電極３４、コントロールゲート電極４２、ドレイン領域（高濃度ｎ型不純物拡散領域６１）および半導体基板２０に印加される電圧を、それぞれＶｓ、Ｖｍｇ、Ｖｃｇ、ＶｄおよびＶｓｕｂとして示している。
【００７７】
まず、書き込み動作について説明する。この場合、メモリゲート電極３４、コントロールゲート電極４２に約１．５Ｖの電圧が印加される一方、ソース領域（高濃度ｎ型不純物拡散領域５９）、ドレイン領域（高濃度ｎ型不純物拡散領域６１）および半導体基板２０には約−１０．５Ｖの電圧が印加される。すると、ＭＩＳ型トランジスタＱ2がオンの状態になり、このメモリセルが選択される。そして、ＭＯＮＯＳ型トランジスタＱ1のメモリゲート電極３４は、半導体基板２０に対して、約＋１２Ｖの電位差となっているため、半導体基板２０内にある電子がゲート絶縁膜２６をトンネルして、電荷蓄積膜２７のトラップ準位に蓄積される。このようにして、書き込み動作が行なわれる。
【００７８】
次に、消去動作について説明する。この場合、ソース領域（高濃度ｎ型不純物拡散領域５９）、コントロールゲート電極４２、ドレイン領域（高濃度ｎ型不純物拡散領域６１）および半導体基板２０に約１．５Ｖの電圧が印加される一方、メモリゲート電極３４に約−８．５Ｖの電圧が印加される。すると、ＭＩＳ型トランジスタＱ2がオンの状態になり、このメモリセルが選択される。そして、ＭＯＮＯＳ型トランジスタＱ1の電荷蓄積膜２７に蓄積された電子は、ゲート絶縁膜２６をトンネルして半導体基板２０内へ移動する。つまり、メモリゲート電極３４に約−８．５Ｖ、半導体基板２０に約１．５Ｖが印加されているため、メモリゲート電極３４に対して半導体基板２０は、約＋１０Ｖの電位差となっている。このため、電荷蓄積膜２７に蓄積された電子は、半導体基板２０内へ引き抜かれる一方、正孔が電荷蓄積膜２７に蓄積される。
【００７９】
続いて、読み取り動作について説明する。この場合、ソース領域（高濃度ｎ型不純物拡散領域５９）、メモリゲート電極３４、半導体基板２０に約０Ｖの電圧を印加する一方、コントロールゲート電極４２に約２．０Ｖの電圧を印加し、ドレイン電極に約０．８Ｖの電圧を印加する。すると、ＭＩＳ型トランジスタＱ2がオンの状態になり、このメモリセルが選択される。そして、ＭＯＮＯＳ型トランジスタＱ1の電荷蓄積膜２７に電子が蓄積されている場合、ＭＯＮＯＳ型トランジスタＱ1のしきい値電圧は、０Ｖより大きくなるため、メモリゲート電極に約０Ｖを印加した状態では、ソース電極とドレイン電極との間に電流は流れない。一方、ＭＯＮＯＳ型トランジスタＱ1の電荷蓄積膜２７に正孔が蓄積されている場合（電荷が蓄積されていない場合も含む）、ＭＯＮＯＳ型トランジスタＱ1のしきい値電圧は、０Ｖ以下となるため、メモリゲート電極に約０Ｖを印加した状態では、ソース電極とドレイン電極との間に電流が流れる。このように電流が流れるか否かによって、１ビットの情報を記憶することができる。
【００８０】
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【００８１】
まず、図７に示すように、例えば単結晶シリコンに例えばホウ素（Ｂ）などのＰ型不純物を導入した半導体基板２０を用意する。次に半導体基板２０の主面上に素子分離領域２１を形成する。素子分離領域２１は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）などによって形成される。図７では、半導体基板２０に形成された溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２１を示している。
【００８２】
次に、半導体基板２０にｐ型ウェル２２、２３、２５およびｎ型ウェル２４を形成する。ｐ型ウェル２２、２３、２５は、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型不純物を導入することによって形成される。導入されるｐ型不純物としては、例えばボロンやフッ化ボロンがある。同様にして、ｎ型ウェル２４は、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ型不純物を導入することによって形成される。ｎ型不純物としては、例えばリンや砒素がある。
【００８３】
続いて、図８に示すように、半導体基板２０の主面上にゲート絶縁膜（第１ゲート絶縁膜）２６を形成する。また、ゲート絶縁膜２６の膜厚は１．１ｎｍ程度である。ゲート絶縁膜２６は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜２６上に電荷蓄積膜２７を形成する。電荷蓄積膜２７は、例えば窒化シリコン膜よりなり、シランガス（ＳｉＨ4）とアンモニアガス（ＮＨ3）とを化学反応させるＣＶＤ（Chemical  Vapor  Deposition）法を使用して形成することができる。また、他の製造方法としてＡＬＤ（Atomic Layer Deposition）法で形成することもできる。また、電荷蓄積膜２７の膜厚は１６．５ｎｍ程度である。なお、電荷蓄積膜２７として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜（ＳｉＯＮ）等の膜中にトラップ準位を含む膜であってもよい。また、電荷蓄積膜２７をＳｉナノドットで形成することも可能である。
【００８４】
次に、電荷蓄積膜２７上に絶縁膜２８を形成する。絶縁膜２８は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ2）とを化学反応させるＣＶＤ法によって形成することができる。また、絶縁膜２８の膜厚は３．０ｎｍ程度である。
【００８５】
続いて、絶縁膜２８上にポリシリコン膜２９を形成する。ポリシリコン膜２９は、例えば、シランガスを窒素ガス（Ｎ2）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜２９の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜２９の成膜が終了してから、イオン注入法を使用してポリシリコン膜２９に導電型不純物を注入してもよい。
【００８６】
その後、ポリシリコン膜２９上に、キャップ絶縁膜を形成する。キャップ絶縁膜は、例えば酸化シリコン膜３０、窒化シリコン膜３１および酸化シリコン膜３２の積層膜よりなる。これらの膜は、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜は、その後の工程で形成するメモリゲート電極３４を保護する機能を有する。
【００８７】
次に、キャップ絶縁膜上にレジスト膜３３を塗布した後、露光・現像することによりレジスト膜３３をパターニングする。パターニングは、メモリゲート電極３４を形成する領域にレジスト膜３３が残るようにする。そして、パターニングしたレジスト膜３３をマスクにしたエッチングにより、図９に示すようなメモリゲート電極（第１ゲート電極）３４を形成する。
【００８８】
続いて、図１０に示すように、半導体基板２０の主面上にゲート絶縁膜３５を形成する。ゲート絶縁膜３５は、例えば酸化シリコン膜より形成され、熱酸化法を使用して形成することができる。その後、図１１に示すように、相対的に大きな電流駆動力を必要とする低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4を形成する領域（図１０の中央の領域）（第２領域）に形成されているゲート絶縁膜３５を除去する。ゲート絶縁膜３５の除去には、例えばフォトリソグラフィ技術およびエッチング技術を使用して行なうことができる。
【００８９】
そして、図１２に示すように、ゲート絶縁膜３５上および半導体基板２０上にゲート絶縁膜（第２ゲート絶縁膜）３６を形成する。ゲート絶縁膜３６は、例えばＣＶＤ法によって形成することができる。このようにして、メモリセル形成領域（左側の領域）（第１領域）と高耐圧のＭＩＳ型トランジスタＱ5を形成する領域（右側の領域）に相対的に膜厚の厚いゲート絶縁膜（第３ゲート絶縁膜）３７およびゲート絶縁膜３８を形成することができる。
【００９０】
ゲート絶縁膜３７およびゲート絶縁膜３８は、ゲート絶縁膜３５の膜厚とゲート絶縁膜３６の膜厚とを合わせた膜厚を有している。一方、相対的に大きな電流駆動力を必要とする低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4を形成する領域には、相対的に膜厚の薄いゲート絶縁膜３６が形成されている。
【００９１】
ゲート絶縁膜３６〜３８として、酸化シリコン膜を使用する例を示したが、これに限らず、例えば酸化シリコンより誘電率の高い材料、いわゆるＨｉｇｈ−ｋ膜を使用してもよい。例えば酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
【００９２】
続いて、図１３に示すように、半導体基板２０の主面の全面上に導電膜として例えばポリシリコン膜（導体膜）３９を形成する。ポリシリコン膜３９は、前述したのと同様に例えばＣＶＤ法を使用して形成することができる。なお、ポリシリコン膜３９の成膜中または成膜後には、導電性不純物が添加される。この導電性不純物は、ポリシリコン膜３９の低抵抗化のために導入される。
【００９３】
次に、ポリシリコン膜３９上にキャップ絶縁膜を形成する。キャップ絶縁膜は、後の工程で形成されるゲート電極を保護する機能を有し、例えば酸化シリコン膜４０より形成される。酸化シリコン膜４０の形成方法としては、例えばＣＶＤ法が使用される。
【００９４】
続いて、酸化シリコン膜４０上にレジスト膜４１を塗布した後、露光・現像することによりレジスト膜４１をパターニングする。パターニングは、ゲート電極を形成する領域にレジスト膜４１が残るようにする。そして、パターニングしたレジスト膜４１をマスクとしたエッチングを行い、図１４（ａ）に示すコントロールゲート電極（第３ゲート電極）４２、ゲート電極（第２ゲート電極）４３、ゲート電極（第２ゲート電極）４４およびゲート電極４５を形成する。
【００９５】
ゲート電極４３、４４は、この中で最もゲート長が短くなるように形成されており、前述したメモリゲート電極３４のゲート長は、この中で最もゲート長が長くなるように形成されている。また、コントロールゲート電極４２、ゲート電極４５のゲート長は、ゲート電極４３、４４のゲート長とメモリゲート電極３４のゲート長の中間の値をとるように形成されている。
【００９６】
このように、メモリゲート電極３４のゲート長を相対的に長くすることにより、パンチスルーを防止することができるトランジスタを形成できる一方、ゲート電極４３、４４のゲート長を相対的に短くすることにより電流駆動力を向上させたトランジスタを形成することができる。
【００９７】
ここで、図１４（ａ）に示すように、既に形成されていたメモリゲート電極３４の側壁においては、エッチングが充分に行なわれず、ポリシリコン膜３９よりなるエッチング残渣が残存している。
【００９８】
また、図１４（ａ）に示すように、電流駆動力を必要とするＭＩＳ型トランジスタＱ3、Ｑ4の形成領域においては、ゲート電極４３、４４下の領域以外の領域に形成されていたゲート絶縁膜３６が残っており、メモリセル形成領域や高耐圧のＭＩＳ型トランジスタＱ5の形成領域においては、コントロールゲート電極４２、ゲート電極４５下の領域以外の領域にもゲート絶縁膜３７、３８が残っているが、それらの膜厚はエッチングのため減少している。
【００９９】
続いて図１４（ｂ）に示すように、メモリゲート電極３４の側壁に形成されているエッチング残渣を除去するため、ＭＩＳ型トランジスタＱ3、Ｑ4、Ｑ5の形成領域をレジスト膜４５ａで覆った後、再びエッチングを行い、図１５に示すような、エッチング残渣であるポリシリコン膜３９を除去する。このエッチングの際、メモリセル形成領域において、コントロールゲート電極４２下の領域以外の領域にもゲート絶縁膜３７が残っているため、下地である半導体基板２０をエッチングしなくても済む。すなわち、残存しているゲート絶縁膜３７は、半導体基板２０をエッチングから保護する保護膜として機能する。言い換えれば、残存しているゲート絶縁膜３７は、半導体基板２０のオーバエッチを抑制し、半導体基板２０の平坦性低下を防止する機能を有する。このように、ゲート絶縁膜３７の膜厚をゲート絶縁膜３６の膜厚に比較して厚く形成することにより、絶縁耐性を向上させることができるとともに、製造工程中において保護膜として機能させることができる。
【０１００】
次に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、低濃度ｎ型不純物拡散領域４６〜５０、５３、５４を形成する。低濃度ｎ型不純物拡散領域４６〜５０、５３、５４は、半導体基板２０内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、低濃度ｐ型不純物拡散領域５１、５２を形成する。
【０１０１】
続いて、図１７に示すように、半導体基板２０の主面の全面に絶縁膜として、例えば、酸化シリコン膜（第１絶縁膜）５５を形成する。つまり、メモリセル形成領域（ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2の形成領域）、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域および高耐圧のＭＩＳ型トランジスタＱ5の形成領域上に、酸化シリコン膜５５を形成する。
【０１０２】
酸化シリコン膜５５は、例えばＣＶＤ法を使用して形成することができ、その膜厚は、例えば約１５０ｎｍである。
【０１０３】
その後、酸化シリコン膜５５上に絶縁膜として、例えば、窒化シリコン膜（第２絶縁膜）５６を形成する。窒化シリコン膜５６は、例えばＣＶＤ法を使用して形成することができ、その膜厚は、例えば約３０ｎｍである。
【０１０４】
次に、窒化シリコン膜５６上に絶縁膜として、例えば、酸化シリコン膜（第３絶縁膜）５７を形成する。酸化シリコン膜５７は、酸化シリコン膜５５と同様の方法、例えばＣＶＤ法を使用して形成することができる。この酸化シリコン膜５７の膜厚は、例えば１００ｎｍである。このようにして、半導体基板２０の主面の全面に酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７よりなる積層膜を形成する。なお、２層目に形成されている窒化シリコン膜５６は、上記した記載からわかるように３層の膜の中で最も小さい膜厚を有する。
【０１０５】
また、このとき酸化シリコン膜５５の膜厚を、ＭＯＮＯＳ型トランジスタＱ1のゲート絶縁膜２６の膜厚よりも厚くなるように形成している。これは、前述のＥＥＰＲＯＭ５の書き込み動作に、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用してＭＯＮＯＳ型トランジスタＱ1の電荷蓄積膜２７に電子（または正孔）を注入する方式を採用している為、サイドウォールＡの窒化シリコン膜５６にも電子（または正孔）が注入されるのを防ぐ為である。すなわち、酸化リシコン膜５５は非電荷蓄積膜として形成されている。
【０１０６】
続いて、図１８に示すように、酸化シリコン膜５７上にレジスト膜５８を塗布した後、露光・現像することによりパターニングする。パターニングは、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域だけ開口するように行なう。すなわち、メモリセル形成領域および高耐圧のＭＩＳ型トランジスタＱ5の形成領域にレジスト膜５８が残るように行なう。
【０１０７】
次に、パターニングしたレジスト膜５８をマスクにして、酸化シリコン膜５７のウェットエッチングを行なう（第１のエッチング工程）。このウェットエッチングにより、ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に堆積していた酸化シリコン膜５７が除去される。つまり、メモリゲート電極３４およびコントロールゲート電極４２を覆うように形成されている酸化シリコン膜５７を残す一方、ゲート電極４３、４４を覆うように形成されていた不要な酸化シリコン膜５７が除去される。
【０１０８】
酸化シリコン膜５７の下には、窒化シリコン膜５６が形成されており、この窒化シリコン膜５６は、ウェットエッチングのストッパ膜として機能する。したがって、窒化シリコン膜５６の代わりに酸化シリコン膜５７をウェットエッチングする際のストッパ膜となる膜を形成してもよい。つまり、ストッパ膜は、ウェットエッチングでの充分な選択比がとれれば特に膜種は問わない。なお、ウェットエッチングのストッパ膜の膜厚は、ウェットエッチングの際の選択比を考慮して決定する必要がある。
【０１０９】
すなわち、第１のエッチング工程では低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4領域の絶縁膜（酸化シリコン膜５７）をエッチングしているが、この時は、サイドウォールＣ、Ｄの幅を小さく形成する必要があるので、ウェットエッチングのような等方性エッチングによって絶縁膜（窒化シリコン膜５６）上の絶縁膜（酸化シリコン膜５７）がすべて除去されるようにエッチングしている。
【０１１０】
なお、ゲート絶縁膜３６、３７および３８については、メモリゲート電極３４およびゲート電極４２、４３、４４および４５の下部に形成されたものを除き、図１７以降の図面では説明の簡略化のために、その表記を省略している。
【０１１１】
図１９に、レジスト膜５８で覆う領域を具体的に示す。図１９において、チップ１の領域中、レジスト膜５８で覆われる領域は、ＥＥＰＲＯＭ５、アナログ回路６の形成領域、静電保護回路７ａ、７ｃ〜７ｇの形成領域であり、高耐圧の向上が必要とされるトランジスタが形成されている領域である。なお、理解を容易にするため、レジスト膜５８で覆われる領域にハッチングを付した。つまり、このハッチングは、断面を示したものではない。
【０１１２】
続いて、図２０に示すように、メモリセル形成領域および高耐圧のＭＩＳ型トランジスタＱ5の形成領域を覆っていたレジスト膜５８を除去する。このようにして、レジスト膜５８で覆っていた領域には、酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７の３層の積層膜を形成し、レジスト膜５８で覆っていない領域には、酸化シリコン膜５５および窒化シリコン膜５６の２層の積層膜を形成することができる。
【０１１３】
上記のような積層膜を形成した半導体基板２０は、次に異方性ドライエッチングするため、例えば図２１に示すようなドライエッチング装置１００に搬入される。
【０１１４】
図２１は、ドライエッチング装置１００の模式的な構成を示した図である。図２１において、ドライエッチング装置１００は、チャンバ１０１、上部電極１０２、高周波電源１０３、下部電極１０４、高周波電源１０５、直流電源１０６を有している。
【０１１５】
チャンバ１０１は、半導体基板２０上に形成された膜をエッチングするための密閉された処理室であり、内部に上部電極１０２および下部電極１０４を有している。また、チャンバ１０１は、反応生成ガスを排気するための排気口を有している。
【０１１６】
上部電極１０２は、異方性ドライエッチングをするための原料ガスをチャンバ１０１内に導入する導入口の機能を有し、上部電極１０２には高周波電源１０３が取り付けられている。この高周波電源１０３は、上部電極１０２より導入する原料ガスをプラズマ化する機能、すなわち原料ガスをイオンまたはラジカルにする機能を有している。
【０１１７】
下部電極１０４は、半導体基板２０を設置するとともに、下部より半導体基板２０に不活性ガス（例えばヘリウムガス）を導入するように構成されている。プラズマ発生中、チャンバ１０１内は高温となるため、このヘリウムガスは、半導体基板２０にわずかな反りがあって半導体基板２０と下部電極１０４との間に空間がある場合においても、下部電極１０４と半導体基板２０との間の熱伝導を良好に保持するために導入されたものである。つまり、チャンバ１０１内は真空状態に近く半導体基板２０へ熱が伝わりづらいため、下部電極１０４と半導体基板２０との熱接触を良好にしたものである。すなわち、ヘリウムガスを導入することで半導体基板２０を冷却し、反りを無くすことができるため、半導体基板２０と下部電極１０４との接触面積を均一に近づけることができる。
【０１１８】
下部電極１０４には、高周波電源１０５および直流電源１０６が接続されている。高周波電源１０５は、イオンやラジカルを半導体基板２０へ引き付けるために設けられ、直流電源１０６は、チャンバ１０１内に発生している静電気によって半導体基板２０が下部電極１０４から離れるのを防いで、半導体基板２０を下部電極１０４に密着させるために設けられている。
【０１１９】
このように構成されたドライエッチング装置１００において、まず、図２０に示すような膜が形成された半導体基板２０が下部電極１０４上に設置される。続いて、半導体基板２０の温度を０℃にした状態で、Ｃ4Ｆ8、Ｏ2、Ａｒガスよりなるプラズマ化した原料ガスを上部電極１０２からチャンバ１０１内に導入する。そして、チャンバ１０１内に導入されたイオンやラジカルによって、半導体基板２０上に形成された膜の異方性ドライエッチングが行なわれる。ここで、イオンは主に膜への衝突でエッチングが進行する一方、ラジカルは、膜との化学反応によってエッチングが進行する。
【０１２０】
Ｃ4Ｆ8、Ｏ2、Ａｒガスを原料とする異方性ドライエッチングでは、主に酸化シリコン膜がエッチングされ、窒化シリコン膜はほとんどエッチングされない。すなわち、酸化シリコン膜のエッチング速度より窒化シリコン膜のエッチング速度の小さい所定のエッチング選択比（第１エッチング選択比）で異方性エッチングが進行する。このため、図２２に示すように、メモリセル形成領域および高耐圧のＭＩＳ型トランジスタＱ5の形成領域に堆積している酸化シリコン膜５７がエッチングされる（第２のエッチング工程）。ここで行なわれるエッチングは、異方性ドライエッチングであるため、図２２に示すように、メモリゲート電極３４、コントロールゲート電極４２およびゲート電極４５の側壁に酸化シリコン膜５７が残る。
【０１２１】
つまり、このエッチング工程では、ＭＯＮＯＳ型トランジスタＱ1および高耐圧ＭＩＳ型トランジスタＱ2、Ｑ5領域のサイドウォールＡ、Ｂ、Ｅの幅を大きく形成する必要があるので、異方性エッチングを用いることにより、メモリゲート電極３４、コントロールゲート電極４２およびゲート電極４５の側壁に酸化シリコン膜５７を残しつつ、酸化シリコン膜５７を除去している。
【０１２２】
次に、半導体基板２０の温度を０℃にした状態で、ＣＨＦ3、Ｏ2、Ａｒガスを原料とする異方性ドライエッチングを行なう。この場合、主に窒化シリコン膜がエッチングされ、酸化シリコン膜はほとんどエッチングされない（第３のエッチング工程）。つまり、窒化シリコン膜のエッチング速度より酸化シリコン膜のエッチング速度の小さい所定のエッチング選択比（第２エッチング選択比）で異方性エッチングが進行する。このため、図２３に示すように、半導体基板２０上に露出した窒化シリコン膜５６がエッチングされる。ここで行なわれるエッチングは、異方性エッチングであるため、ゲート電極４３およびゲート電極４４の側壁には、窒化シリコン膜５６が残る。つまり、この工程では、ゲート電極４３、４４の側壁に形成されている窒化シリコン膜５６を残しつつ、酸化シリコン膜５７を除去することにより露出した窒化シリコン膜５６を除去している。
【０１２３】
なお、メモリゲート電極３４、コントロールゲート電極４２およびゲート電極４５の側壁には、酸化シリコン膜５７が形成されているため、この酸化シリコン膜５７の下に形成され、露出していない窒化シリコン膜５６は除去されない。
【０１２４】
続いて、半導体基板２０の温度を０℃にした状態で、ＣＦ4、ＣＨＦ3、Ａｒガスを原料とする異方性ドライエッチングを行なう（第４のエッチング工程）。この場合、絶縁膜（酸化シリコン膜５５）をエッチングする際に、残された絶縁膜（窒化シリコン膜５６）もエッチングして除去する必要がある。従って、第４のエッチング工程においては、第２のエッチング工程よりも酸化シリコン膜５５と窒化シリコン膜５６の選択比が小さくなるような条件で行なう。また、第４のエッチング工程の条件を酸化シリコン膜５５と窒化シリコン膜５６の選択比が無い条件で行なうこともできる。この場合、酸化シリコン膜のエッチング速度と窒化シリコン膜のエッチング速度が概ね等しい状態で、異方性エッチングが進行する。このため、本工程では、ゲート電極４３、４４の側壁に形成されている窒化シリコン膜５６を除去するとともに、メモリゲート電極３４、コントロールゲート電極４２、ゲート電極４３〜４５の側壁に酸化シリコン膜５５を残しつつ、酸化シリコン膜５５を除去することができる。したがって、図２４に示すようにメモリゲート電極３４の側壁にサイドウォールＡ、コントロールゲート電極４２の側壁にサイドウォールＢ、ゲート電極４３の側壁にサイドウォールＣ、ゲート電極４４の側壁にサイドウォールＤ、ゲート電極４５の側壁にサイドウォールＥが形成される。
【０１２５】
ここで、サイドウォールＡ、Ｂ、Ｅは、酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７より形成され、サイドウォールＣ、Ｄは酸化シリコン膜５５より形成される。したがって、サイドウォールＡ、Ｂ、Ｅの幅は、サイドウォールＣ、Ｄの幅に比べて相対的に大きくすることができる。このように最終的なサイドウォールＡ〜Ｅの幅は、３つのドライエッチング工程（第２〜４のエッチング工程）を行なう前に堆積していた膜の膜厚を制御することで、決定できることがわかる。
【０１２６】
なお、本工程では、酸化シリコン膜のエッチング速度と窒化シリコン膜のエッチング速度が概ね等しい状態でエッチングをしたが、それぞれのエッチング速度が異なる所定のエッチング選択比（第３エッチング選択比）で行なってもよい。なお、上記した３つのドライエッチング工程におけるエッチング選択比は例えばそれぞれ異なり、それぞれ最適値をとることができる。
【０１２７】
また、第１層目の絶縁膜として酸化シリコン膜５５、第２層目の絶縁膜として窒化シリコン膜５６、第３層目の絶縁膜として酸化シリコン膜５７を形成する例を示したが、特にこれらに限られるものではなく、第１層目の絶縁膜と第２層目の絶縁膜のエッチング選択比が異なるもの、第２層目の絶縁膜と第３層目の絶縁膜のエッチング選択比が異なるもの、または、第１層目の絶縁膜と第２層目の絶縁膜と第３層目の絶縁膜のエッチング選択比がそれぞれ異なるものであればよい。例えば、第１層目の絶縁膜および第３層目の絶縁膜を窒化シリコン膜で形成し、第２層目の絶縁膜を酸化シリコン膜で形成することもできる。また、酸化シリコン膜や窒化シリコン膜の他に、酸窒化シリコン膜を使用して形成することもできる。第１層目の絶縁膜と第３層目の絶縁膜の少なくともいずれか一方を酸窒化シリコン膜で形成するか、または、第２層目の絶縁膜を酸窒化シリコン膜で形成することもできる。
【０１２８】
ＭＯＮＯＳ型トランジスタＱ1の側壁に形成されるサイドウォールＡは、上記したように酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７より形成されるが、半導体基板２０、電荷蓄積膜２７およびメモリゲート電極３４と窒化シリコン膜５６との間に酸化シリコン膜５５を設けた理由について説明する。ＭＯＮＯＳ型トランジスタＱ1の場合、例えば半導体基板２０から電荷蓄積膜２７に電荷を注入することにより書き込み動作などを行なうが、半導体基板２０に窒化シリコン膜５６が直接接していると書き込み動作時などに電荷蓄積膜２７だけでなくサイドウォールとなる窒化シリコン膜５６にも電子や正孔が注入されてしまう。するとＭＯＮＯＳ型トランジスタＱ1で誤動作などが生じ信頼性低下を招いてしまうおそれがある。したがって、電子や正孔の注入元となる半導体基板２０、メモリゲート電極３４および電荷蓄積膜２７に窒化シリコン膜５６が直接接しないようにするため、電荷の蓄積が行なわれない非電荷蓄積膜として酸化シリコン膜５５が設けられている。また、このときサイドウォールＡの酸化シリコン膜５５の膜厚を、ＭＯＮＯＳ型トランジスタＱ1のゲート絶縁膜２６の膜厚よりも厚くなるように形成している。これは、前述のＥＥＰＲＯＭ５の書き込み動作に、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用してＭＯＮＯＳ型トランジスタＱ1の電荷蓄積膜２７に電子（または正孔）を注入する方式を採用している為、サイドウォールＡの窒化シリコン膜５６にも電子（または正孔）が注入されるのを防ぐ為である。すなわち、ＥＥＰＲＯＭ５の書き込み動作に、電子（または正孔）が窒化シリコン膜５６に注入されないような膜厚に形成している。このようにすることで、ＭＯＮＯＳ型トランジスタＱ1の誤動作を防止することができ、半導体装置の信頼性を向上することができる。
【０１２９】
続いて、図２５に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板２０内に高濃度ｎ型不純物拡散領域５９〜６３、６６、６７を形成する。高濃度ｎ型不純物拡散領域５９〜６３、６６、６７は、例えばリンや砒素などのｎ型不純物を半導体基板２０内に導入した後、導入したｎ型不純物の活性化のための熱処理を行なうことにより形成することができる。同様にして、高濃度ｐ型不純物拡散領域６４、６５を形成することができる。
【０１３０】
このようにして、ＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ2〜Ｑ5を形成することができる。
【０１３１】
次に、半導体基板２０の主面の全面に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタ法またはＣＶＤ法を使用して形成することができる。そして、熱処理を施すことにより、メモリゲート電極３４、コントロールゲート電極４２、ゲート電極４３〜４５および高濃度ｎ型不純物拡散領域５９〜６３、６６、６７、高濃度ｐ型不純物拡散領域６４、６５に図３に示すようなコバルトシリサイド膜６８を形成する。コバルトシリサイド膜６８は、低抵抗化のために形成される。すなわち、コバルト膜を堆積して熱処理を施した後、未反応のコバルトを除去することにより、メモリゲート電極３４、コントロールゲート電極４２、ゲート電極４３〜４５および高濃度ｎ型不純物拡散領域５９〜６３、６６、６７、高濃度ｐ型不純物拡散領域６４、６５にコバルトシリサイド膜６８を形成できる。なお、高融点金属膜としてコバルト膜のかわりにチタン膜またはニッケル膜を用いたことにより、チタンシリサイド膜またはニッケルシリサイド膜を形成できる。
【０１３２】
続いて、図３に示すように、半導体基板２０の主面上に窒化シリコン膜６９を形成する。窒化シリコン膜６９は、例えばＣＶＤ法によって形成することができる。そして、窒化シリコン膜６９上に酸化シリコン膜７０を形成する。この酸化シリコン膜７０も例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜７０の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１３３】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜７０にコンタクトホール７１を形成する。続いて、コンタクトホール７１の底面および内壁を含む酸化シリコン膜７０上にチタン／窒化チタン膜７２ａを形成する。チタン／窒化チタン膜７２ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜７２ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１３４】
続いて、コンタクトホール７１を埋め込むように、半導体基板２０の主面の全面にタングステン膜７２ｂを形成する。このタングステン膜７２ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜７０上に形成された不要なチタン／窒化チタン膜７２ａおよびタングステン膜７２ｂを例えばＣＭＰ法で除去することにより、プラグ７２を形成することができる。
【０１３５】
次に、酸化シリコン膜７０およびプラグ７２上にチタン／窒化チタン膜７３ａ、アルミニウム膜７３ｂ、チタン／窒化チタン膜７３ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線７３を形成する。さらに、配線７３の上層に配線を形成するが、ここでの説明は省略する。
【０１３６】
このようにして、同一チップ１上に、相対的にサイドウォールＡ、Ｂ、Ｅのように幅の広いＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ2、Ｑ5を形成し、相対的にサイドウォールＣ、Ｄのように幅の狭いＭＩＳ型トランジスタＱ3、Ｑ4を形成することができる。すなわち、サイドウォールＡ、Ｂ、Ｅの幅を相対的に広げてソース領域と半導体基板２０、ドレイン領域と半導体基板２０との間のｐｎ接合耐圧を向上させたＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ2、Ｑ5を形成できる一方、サイドウォールＣ、Ｄの幅を相対的に狭めて、電流駆動力を向上させたＭＩＳ型トランジスタＱ3、Ｑ4を形成することができる。
【０１３７】
本実施の形態１における半導体装置の製造方法によれば、チップ１上に形成される電界効果トランジスタのサイドウォールの幅を同一にして形成する場合に比べて、マスクを１枚増加させただけで、サイドウォールの幅の異なる電界効果トランジスタを形成することができる。つまり、図１８に示したように、本実施の形態１における半導体装置の製造方法では、メモリセル形成領域と高耐圧のＭＩＳ型トランジスタＱ5の形成領域にレジスト膜５８でマスクし、電流駆動力を必要とするＭＩＳ型トランジスタＱ3、Ｑ4の形成領域上の堆積していた酸化シリコン膜５７をウェットエッチングで除去する工程が存在する。このため、マスクが１枚増加するが、その後の３つのドライエッチング工程では、マスクを使用しない。したがって、マスクを１枚増加させた簡単な工程でサイドウォールの幅の異なる電界効果トランジスタを形成することができる。以上より、本実施の形態１における半導体装置の製造方法によれば、それぞれの電界効果トランジスタの素子特性を向上させながら簡素化した工程で電界効果トランジスタを製造できる。
【０１３８】
また、本実施の形態１における半導体装置を簡素化した工程で形成できるため、製品の歩留まり低下を抑制することができる。
【０１３９】
また、本実施の形態１における半導体装置の製造方法によれば、複雑化な工程を経ないため、製品毎にｐｎ接合耐圧や電流駆動力などの素子特性がばらつくことを低減することができる。
【０１４０】
（実施の形態２）
本実施の形態２では、前記実施の形態１とは相違する方法を用いてサイドウォールの幅の異なる電界効果トランジスタを形成する方法について説明する。
【０１４１】
図７に示す工程から図１６に示す工程までは、前記実施の形態１と同様である。続いて、図２６に示すように、半導体基板２０の素子形成面上に順次、酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７を堆積する。これにより、メモリゲート電極３４、コントロールゲート電極４２およびゲート電極４３〜４５を覆うように酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７が形成される。
【０１４２】
酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７の形成方法としては、下地の段差に対して均一な膜を形成することができ、かつなるべく低温で形成できる方法が望ましい。下地の段差に対して均一な膜を形成するのは、例えばメモリゲート電極３４の側壁に形成するサイドウォールの幅にばらつきが生じることを防止する必要があるからである。
【０１４３】
また、なるべく低温で形成することが望ましいのは、電界効果トランジスタの電気特性の劣化を防止する必要があるからである。一般に、ソース領域およびドレイン領域となる不純物拡散領域のプロファイルを設計段階でシミュレーションしており、このシミュレーション結果に基づいて、イオン注入の条件および熱処理の条件を決定している。しかし、本実施の形態２のように電界効果トランジスタの製造工程に新たな工程を追加する場合、追加する工程が高温のプロセスであると、不純物拡散領域のプロファイルを崩す原因となり、電界効果トランジスタの電気特性の劣化を招く。このため、低温で成膜する必要がある。
【０１４４】
このような観点から、酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７は、比較的低温で成膜できる低圧ＣＶＤ法を用いて形成される。具体的に、酸化シリコン膜５５および酸化シリコン膜５７は、約６４０℃の低圧ＣＶＤ法で形成され、窒化シリコン膜５６は、通常の７８０℃より低い約７００℃の低圧ＣＶＤ法で形成される。したがって、本実施の形態２における半導体装置の製造方法によれば、電界効果トランジスタの電気特性の劣化を抑制することができる。
【０１４５】
ここで、堆積する酸化シリコン膜５５の膜厚は、例えば約１０ｎｍである。このような膜厚の酸化シリコン膜５５を設けたのは、以下に示す理由からである。第１に、酸化シリコン膜５５上に形成された窒化シリコン膜５６のエッチバックを後述する工程で行なうが、このエッチバックの際に、エッチングストッパとしての機能を果たす膜が必要となるためである。すなわち、エッチングストッパとなる酸化シリコン膜５５を設けることにより半導体基板２０の削れを抑制するためである。
【０１４６】
第２に、半導体基板２０、メモリゲート電極３４および電荷蓄積膜２７に窒化シリコン膜５６が直接接すると、サイドウォールとなる窒化シリコン膜５６に電子または正孔が注入されてしまうためである。ＭＯＮＯＳ型トランジスタの場合、例えば半導体基板２０から電荷蓄積膜２７に電荷を注入することにより書き込み動作などを行なうが、半導体基板２０に窒化シリコン膜５６が直接接していると書き込み動作時などに電荷蓄積膜２７だけでなくサイドウォールとなる窒化シリコン膜５６にも電子や正孔が注入されてしまう。するとＭＯＮＯＳ型トランジスタで誤動作などが生じ信頼性低下を招いてしまうおそれがある。したがって、半導体基板２０、メモリゲート電極３４および電荷蓄積膜２７に窒化シリコン膜５６が直接接しないようにするため、電荷の蓄積が行なわれない非電荷蓄積膜として酸化シリコン膜５５が設けられている。ただし、この酸化シリコン膜５５の膜厚が薄いとトンネル電流によって酸化シリコン膜５５上に形成されている窒化シリコン膜５６内に電子や正孔が注入されてしまう。このため、酸化シリコン膜５５の膜厚をトンネル電流が流れない約１０ｎｍとしている。すなわち、サイドウォールとなる酸化シリコン膜５５の膜厚を、ＭＯＮＯＳ型トランジスタＱ1のゲート絶縁膜２６の膜厚よりも厚く形成している。言い換えれば、ＥＥＰＲＯＭ５の書き込み動作に、電子（または正孔）が窒化シリコン膜５６に注入されないような膜厚に形成している。このようにすることで、ＭＯＮＯＳ型トランジスタＱ1の誤動作を防止することができ、半導体装置の信頼性を向上することができる。
【０１４７】
次に、酸化シリコン膜５５上に形成されている窒化シリコン膜５６の膜厚は、例えば約１００ｎｍであり、前記実施の形態１における窒化シリコン膜５６の膜厚（約３０ｎｍ）に比べて厚くなっている。このように膜厚が厚くなっているのは、以下に示す理由による。すなわち、前記実施の形態１における膜厚では、例えばメモリゲート電極３４の側壁に形成されるサイドウォールが凹んだ形になり、サイドウォールの加工が困難となる場合があった。つまり、前記実施の形態１では、ＭＯＮＯＳ型トランジスタＱ1の形成領域において、窒化シリコン膜５６上に形成されている酸化シリコン膜５７をドライエッチングで除去している。しかし、このドライエッチング時の酸化シリコン膜５７と窒化シリコン膜５６の選択比が、例えばメモリゲート電極３４の肩の部分（側壁の上部）において、予想される選択比よりもずっと低くなる恐れがあることが本願発明者の検証により見出された。以下にその検証を示す。
【０１４８】
前述の実施の形態１のように、窒化シリコン膜５６を他の酸化シリコン膜５５および５７よりも薄く形成した場合には、メモリゲート電極３４の肩の部分においては、酸化シリコン膜５７だけでなく下層にある窒化シリコン膜５６もエッチングされ、この窒化シリコン膜５６の一部分が抜けてしまい、窒化シリコン膜５６の下層にある酸化シリコン膜５５までもエッチングされる恐れがある。これに対し、メモリゲート電極３４の側壁下部（フラットな部分）においては酸化シリコン膜５７と窒化シリコン膜５６の選択比がとりやすい。したがって、メモリゲート電極３４の側壁上部から中部にわたってエッチングにより凹んだ形状となり、メモリゲート電極３４の側壁下部がツノ状に突出した形状になる恐れがあることが見出された。このため、サイドウォールの加工が困難となる恐れがある。このようなことから、例えばメモリゲート電極３４の肩の部分において、窒化シリコン膜５６が除去されて抜けてしまうのを防止するため、本実施の形態２では、窒化シリコン膜５６の膜厚を厚く形成している。
【０１４９】
次に、窒化シリコン膜５６上に形成されている酸化シリコン膜５７の膜厚は、例えば１６０ｎｍであり、酸化シリコン膜５５および窒化シリコン膜５６の膜厚に比べて厚く形成されている。これは、最上層に形成された酸化シリコン膜５７の膜厚の大小がサイドウォールの幅の大小に直結するので、所望のサイドウォール長を形成できるように合わせ込んだものである。
【０１５０】
このように所定の膜厚の酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７を形成した後、図２７に示すように、まず、最上層に形成された酸化シリコン膜５７のエッチングを行なう。この工程で行なわれるエッチングは、異方性ドライエッチングであるため、図２７に示すように、メモリゲート電極３４、コントロールゲート電極４２およびゲート電極４３〜４５の側壁に酸化シリコン膜５７が残る。
【０１５１】
続いて、図２８に示すように半導体基板２０上にレジスト膜５８を塗布した後、露光・現像することによりレジスト膜５８をパターニングする。パターニングは、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域を開口するように行なう。言い換えれば、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域にレジスト膜５８が残るようにパターニングする。
【０１５２】
次に、図２９に示すように、パターニングしたレジスト膜５８をマスクにして、ゲート電極４３およびゲート電極４４の側壁に残っている酸化シリコン膜５７を除去する。酸化シリコン膜５７の除去は、ウェットエッチングにより行なわれる。このウェットエッチングの際、窒化シリコン膜５６はエッチングストッパの役割を有する。
【０１５３】
このように本実施の形態２では、まず、異方性ドライエッチングで酸化シリコン膜５７のエッチングを行い、その後、ウェットエッチングでゲート電極４３およびゲート電極４４の側壁に残っている酸化シリコン膜５７を除去している。このため、開口した低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域において、ゲート電極４３およびゲート電極４４の側壁以外の場所には窒化シリコン膜５６が露出した状態でウェットエッチングが行なわれる。したがって、窒化シリコン膜５６が露出した領域では、エッチング液が窒化シリコン膜５６内に染み込まないようにする必要があるため、窒化シリコン膜５６の膜厚を前記実施の形態１よりも厚くしている。
【０１５４】
続いて、図３０に示すように、半導体基板２０上に露出した窒化シリコン膜５６のエッチングを行なう。ここで行なわれるエッチングは異方性ドライエッチングであるため、ゲート電極４３およびゲート電極４４の側壁には窒化シリコン膜５６が残る。つまり、この工程では、ゲート電極４３およびゲート電極４４の側壁に形成されている窒化シリコン膜５６を残しつつ、ゲート電極４３およびゲート電極４４の側壁以外の場所に露出している窒化シリコン膜５６を除去している。
【０１５５】
なお、メモリゲート電極３４、コントロールゲート電極４２およびゲート電極４５の側壁には、酸化シリコン膜５７が形成されているため、この酸化シリコン膜５７の下に形成され、露出していない窒化シリコン膜５６は除去されない。したがって、メモリゲート電極３４、コントロールゲート電極４２およびゲート電極４５の側壁には、酸化シリコン５５、窒化シリコン膜５６および酸化シリコン膜５７が形成されている。一方、ゲート電極４３およびゲート電極４４の側壁には、酸化シリコン膜５５および窒化シリコン膜５６だけが形成されている。
【０１５６】
次に、図３１に示すように、半導体基板２０上に露出した酸化シリコン膜５５をエッチングにより除去する。ここで行なわれるエッチングは、異方性ドライエッチングであるため、半導体基板２０の表面に露出した酸化シリコン膜５５が除去される一方、コントロールゲート電極４２およびゲート電極４５の側壁に形成されている酸化シリコン膜５７は残る。ただし、異方性エッチングにおいて、メモリゲート電極３４、コントロールゲート電極４２およびゲート電極４５の側壁に形成されている酸化シリコン膜５７も少しエッチングされる。なお、図３１では、メモリゲート電極３４の側壁に形成されていた酸化シリコン膜５７がこのエッチングにより除去されている場合を示したが、酸化シリコン膜５７がメモリゲート電極３４の側壁に残る場合もある。その場合、ＭＯＮＯＳ型トランジスタＱ1、セル選択用のＭＩＳ型トランジスタＱ2および高耐圧ＭＩＳ型トランジスタＱ5の電気的特性および信頼性には特に不利になることはない。
【０１５７】
このようにして、メモリゲート電極３４の側壁にサイドウォールＡ、コントロールゲート電極４２の側壁にサイドウォールＢ、ゲート電極４３の側壁にサイドウォールＣ、ゲート電極４４の側壁にサイドウォールＤ、ゲート電極４５の側壁にサイドウォールＥを形成することができる。
【０１５８】
サイドウォールＡは、酸化シリコン膜５５および窒化シリコン膜５６より形成され、サイドウォールＢ、Ｅは酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７より形成されている。また、サイドウォールＣ、Ｄは、酸化シリコン膜５５および窒化シリコン膜５６より形成されている。ここで、サイドウォールＡの窒化シリコン膜５６は、窒化シリコン膜５６のエッチングの際、上層に酸化シリコン膜５７が存在していたため、エッチングされていないのに対し、サイドウォールＣ、Ｄの窒化シリコン膜５６は、窒化シリコン膜５６の異方性ドライエッチングで形成されたものであり、その膜厚は、サイドウォールＡの窒化シリコン膜５６の膜厚に比べて薄くなっている。したがって、サイドウォールＡの幅（片側のサイドウォールの幅）は、サイドウォールＢの幅に比べて広くなっている。具体的にサイドウォールＡの幅は、例えば約１６０ｎｍであり、サイドウォールＢの幅は、例えば約１００ｎｍである。一方、サイドウォールＢ、Ｅは、酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７の三層から形成されているため、サイドウォールＡ、Ｃ、Ｄに比べて幅が広くなっており、例えば約１８０ｎｍの幅を有している。
【０１５９】
また、サイドウォールＡの酸化シリコン膜５５の膜厚は、ＭＯＮＯＳ型トランジスタＱ1のゲート絶縁膜２６の膜厚よりも厚くなるように形成している。これは、前述したようにＥＥＰＲＯＭ５の書き込み動作に誤動作を防止するためであり、これにより半導体装置の信頼性を向上することができる。
【０１６０】
次に、図３２に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板２０内に高濃度ｎ型不純物拡散領域５９〜６３、６６、６７を形成する。高濃度ｎ型不純物拡散領域５９〜６３、６６、６７は、例えばリンや砒素などのｎ型不純物を半導体基板２０内に導入した後、導入したｎ型不純物を活性化するための熱処理を行なうことにより形成することができる。同様にして、高濃度ｐ型不純物拡散領域６４、６５を形成することができる。
【０１６１】
このようにして、サイドウォールの幅の異なるＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ2〜Ｑ5を形成することができる。この後の工程は、前記実施の形態１と同様であるため省略する。
【０１６２】
本実施の形態２によれば、サイドウォールＡ、Ｂ、Ｅの幅を相対的に広げてソース領域と半導体基板２０、ドレイン領域と半導体基板２０との間のｐｎ接合耐圧を向上させたＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ2、Ｑ5を形成できる一方、サイドウォールＣ、Ｄの幅を相対的に狭めて、電流駆動力を向上させたＭＩＳ型トランジスタＱ3、Ｑ4を形成することができる。
【０１６３】
また、幅の同一なサイドウォールを形成する従来の工程に対してマスクを１枚増加させた簡単な工程でサイドウォールの幅の異なる電界効果トランジスタを形成することができる。したがって、それぞれの電界効果トランジスタの素子特性を向上させながら簡素化した工程で電界効果トランジスタを製造できる。
【０１６４】
また、本実施の形態２によれば、半導体装置を簡素化した工程で形成できるため、製品の歩留まり低下を抑制することができる。
【０１６５】
また、本実施の形態２によれば、複雑化な工程を経ないため、製品毎にｐｎ接合耐圧や電流駆動力などの素子特性がばらつくことを低減することができる。
【０１６６】
また、本実施の形態２によれば、前記実施の形態１と比較して以下に示すような有用な効果が得られる。
【０１６７】
前記実施の形態１では、まず、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に形成されている酸化シリコン膜５７をウェットエッチングで除去し、その後、異方性ドライエッチングでメモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域に形成されている酸化シリコン膜５７を除去している。
【０１６８】
これに対し、本実施の形態２では、まず、異方性ドライエッチングでウェハ全面に形成されている酸化シリコン膜５７のエッチングを行い、その後、ウェットエッチングでゲート電極４３およびゲート電極４４の側壁に残っている酸化シリコン膜５７を除去している。したがって、本実施の形態２と前記実施の形態１では、ウェットエッチングの工程とドライエッチングの工程の順序が逆になっている。
【０１６９】
ここで、前記実施の形態１における方法では、ウェットエッチング後のドライエッチングを行なう際、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域で窒化シリコン膜５６が露出した状態になっている。すなわち、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域に形成されている酸化シリコン膜５７のドライエッチングを行なう際、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域では窒化シリコン膜５６が露出した状態になっている。したがって、酸化シリコン膜５７の異方性ドライエッチングを行なう際、酸化シリコン膜５７に対する窒化シリコン膜５６の選択比が高いことが要求される。しかし、ドライエッチングで高選択比が確保することが困難な場合があり、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に形成されている窒化シリコン膜５６が、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域に形成されている酸化シリコン膜５７のドライエッチングの際にエッチングされてしまうことが生じる。このような現象が生じると、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域における窒化シリコン膜５６の膜厚と低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に形成されている窒化シリコン膜５６の膜厚に差が生じることになる。すなわち、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域に形成されている酸化シリコン膜５７のドライエッチングの際、この酸化シリコン膜５７の下層にある窒化シリコン膜５６はドライエッチングの終了付近まで上層にある酸化シリコン膜５７で保護されるのに対し、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に形成されている窒化シリコン膜５６は、露出した状態にある。このため、露出した窒化シリコン膜５６ではエッチングが進み、結果として膜厚に差が生じることになる。このように窒化シリコン膜５６の膜厚が領域によって異なると、次の工程でこの窒化シリコン膜５６をエッチングする際、エッチングの終点時間に差が生じることになり、エッチングの終点時間がぼやけてしまう。このため、各ウェハ間で窒化シリコン膜５６のエッチング時間にばらつきが生じ、最終的に形成されるサイドウォールの幅にばらつきが生じることになる。例えば、それぞれのウェハに形成されているメモリゲート電極３４において、サイドウォールの幅にばらつきが生じてしまう。
【０１７０】
これに対し、本実施の形態２では、まず、異方性ドライエッチングで半導体基板２０の全面をエッチングしている。このエッチングの際、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域だけでなく、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域にも最上層に酸化シリコン膜５７が形成されており、前記実施の形態１のように、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に窒化シリコン膜５６が露出していることはない。すなわち、酸化シリコン膜５７のエッチングの際、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域に形成されている窒化シリコン膜５６上と低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に形成されている窒化シリコン膜５６上にはともに同じ膜厚の酸化シリコン膜５７が形成されている。このため、酸化シリコン膜５７の異方性ドライエッチングによって、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域に形成されている窒化シリコン膜５６の膜厚と低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に形成されている窒化シリコン膜５６の膜厚に差が生じることはない。また、このドライエッチング工程の後、ゲート電極４３およびゲート電極４４の側壁に残された酸化シリコン膜５７をウェットエッチングで除去するが、ウェットエッチングでは、酸化シリコン膜５７と窒化シリコン膜５６との選択比をとることがドライエッチングに比べて容易である。したがって、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域に露出した窒化シリコン膜５６がウェットエッチングにより、エッチングされることはない。このため、ウェットエッチング後も領域毎に窒化シリコン膜５６の膜厚に差がでることはない。
【０１７１】
このように本実施の形態２では、窒化シリコン膜５６の膜厚に差がでないことから、この窒化シリコン膜５６のエッチング時において、エッチングの終点時間の差が生じにくく、終点時間がぼやけなくなる。したがって、最終的に形成されるサイドウォールの幅がウェハ毎にばらつくことを抑制することができる。また、本実施の形態２では、低耐圧ＭＩＳ型トランジスタＱ3、Ｑ4の形成領域で窒化シリコンが露出した状態で、メモリセル形成領域および高耐圧ＭＩＳ型トランジスタＱ5の形成領域に形成された酸化シリコン膜５７を異方性ドライエッチングで除去するような工程が存在しない。このため、前記実施の形態１で要求されるほどの高選択比も必要とされることはない。
【０１７２】
（実施の形態３）
前記実施の形態１、２では、メモリセルがメモリ用のＭＯＮＯＳ型トランジスタＱ1とセル選択用のＭＩＳ型トランジスタＱ2より構成される場合について説明したが、本実施の形態３では、メモリセルがＭＯＮＯＳ型トランジスタＱ1だけから構成される場合について説明する。
【０１７３】
図３３は、本実施の形態３におけるＭＯＮＯＳ型トランジスタＱ1、ＭＩＳ型トランジスタＱ3〜Ｑ5の製造工程を示した断面図である。図３３において、メモリゲート電極３４の側壁にはサイドウォールＡが形成されており、ゲート電極４３の側壁にはサイドウォールＣが形成されている。また、ゲート電極４４の側壁にはサイドウォールＤが形成されており、ゲート電極４５の側壁にはサイドウォールＥが形成されている。
【０１７４】
本実施の形態３におけるＭＯＮＯＳ型トランジスタＱ1の書き込み動作時の電圧関係については前述の実施の形態１で示した場合と同様になる。すなわち、メモリゲート電極３４、ソース領域（高濃度ｎ型不純物拡散領域５９）、ドレイン領域（高濃度ｎ型不純物拡散領域６０）および半導体基板２０には約−１０．５Ｖの電圧が印加される。ＭＯＮＯＳ型トランジスタＱ1のメモリゲート電極３４は、半導体基板２０に対して、約＋１２Ｖの電位差となっているため、半導体基板２０内にある電子がゲート絶縁膜２６をトンネルして、電荷蓄積膜２７のトラップ準位に蓄積される。
【０１７５】
消去動作についても前述の実施の形態１で示した場合と同様になる。すなわち、ソース領域（高濃度ｎ型不純物拡散領域５９）、ドレイン領域（高濃度ｎ型不純物拡散領域６０）および半導体基板２０に約１．５Ｖの電圧が印加される一方、メモリゲート電極３４に約−８．５Ｖの電圧が印加される。この時、メモリゲート電極３４に対して半導体基板２０は、約＋１０Ｖの電位差となっている。従って、ＭＯＮＯＳ型トランジスタＱ1の電荷蓄積膜２７に蓄積された電子は、ゲート絶縁膜２６をトンネルして半導体基板２０内へ移動する。このため、電荷蓄積膜２７に蓄積された電子は、半導体基板２０内へ引き抜かれる一方、正孔が電荷蓄積膜２７に蓄積される。
【０１７６】
続いて、読み取り動作について説明する。この場合、ソース領域（高濃度ｎ型不純物拡散領域５９）およびメモリゲート電極３４に約０Ｖの電圧を印加する。また、半導体基板２０に−２．０Ｖを印加し、ドレイン領域（高濃度ｎ型不純物拡散領域６０）に約１．０Ｖの電圧を印加する。ＭＯＮＯＳ型トランジスタＱ1の電荷蓄積膜２７に電子が蓄積されている場合、ＭＯＮＯＳ型トランジスタＱ1のしきい値電圧は、０Ｖより大きくなるため、メモリゲート電極に約０Ｖを印加した状態では、ソース電極とドレイン電極との間に電流は流れない。一方、ＭＯＮＯＳ型トランジスタＱ1の電荷蓄積膜２７に正孔が蓄積されている場合（電荷が蓄積されていない場合も含む）、ＭＯＮＯＳ型トランジスタＱ1のしきい値電圧は、０Ｖ以下となるため、メモリゲート電極に約０Ｖを印加した状態では、ソース領域とドレイン領域との間に電流が流れる。このように電流が流れるか否かによって、１ビットの情報を記憶することができる。
【０１７７】
サイドウォールＡおよびサイドウォールＣ〜Ｅは、前記実施の形態２で述べたのと同様の工程で形成されている。すなわち、サイドウォールＡ、Ｃ、Ｄは、酸化シリコン膜５５および窒化シリコン膜５６から形成される一方、サイドウォールＥは、酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７から形成されている。ここで、前記実施の形態２でも述べたようにサイドウォールＡの窒化シリコン膜５６の膜厚は、サイドウォールＣ、Ｄの窒化シリコン膜５６の膜厚より厚くなっている。したがって、サイドウォールＡの幅はサイドウォールＣ、Ｄの幅に比べて広くなっており、また、サイドウォールＥは、酸化シリコン膜５５、窒化シリコン膜５６および酸化シリコン膜５７の三層膜から形成されているため、サイドウォールＥの幅は、サイドウォールＡの幅よりも広くなっている。
【０１７８】
また、前述の実施の形態１および２と同様に、サイドウォールＡの酸化シリコン膜５５の膜厚は、ＭＯＮＯＳ型トランジスタＱ1のゲート絶縁膜２６の膜厚よりも厚くなるように形成しており、同様の効果を得ることができる。
【０１７９】
このように、前記実施の形態２の工程を使用すれば、メモリセルがＭＯＮＯＳ型トランジスタＱ1だけから構成されている場合であっても、ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ3〜Ｑ5でサイドウォールの幅を異なるようにすることができる。
【０１８０】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１８１】
前記実施の形態１では、サイドウォールの幅の異なるトランジスタを２種類形成する場合を示したが、これに限らずサイドウォールの幅が３種類以上ある複数のトランジスタを形成してもよい。すなわち、ウェットエッチングのストッパ膜をｎ（ｎは２以上の整数）層形成することにより、ｎ＋１種類のサイドウォールの幅を有する複数のトランジスタを形成することができる。
【０１８２】
また、前記実施の形態１〜３では、書き換え可能な不揮発性メモリセルのメモリ用のトランジスタとして、ＭＯＮＯＳ型トランジスタを例にして説明したが、例えば電荷蓄積膜上に直接ゲート電極が形成されているＭＮＯＳ型トランジスタを使用してもよい。
【０１８３】
また、前記実施の形態１〜３で述べたように電荷蓄積膜として窒化シリコン膜を使用することが望ましいが、電荷蓄積膜にポリシリコン膜を使用してもよい。
【０１８４】
本願によって開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１８５】
高速動作を可能とするために大きな電流駆動力を必要とするＭＯＳ型トランジスタと高耐圧を必要とするＭＯＳ型トランジスタを有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置において、それぞれの素子特性の向上を図ることができる。
【０１８６】
また、高速動作を可能とするために大きな電流駆動力を必要とするＭＯＳ型トランジスタと高耐圧を必要とするＭＯＳ型トランジスタを有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置を、それぞれの素子特性の向上を図りつつ簡素化した工程で製造できる。
【産業上の利用可能性】
【０１８７】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１８８】
【図１】本発明の実施の形態１である半導体チップのレイアウト構成を示した上面図である。
【図２】ＥＥＰＲＯＭの概略構成を示した図である。
【図３】本発明の実施の形態１である半導体装置の断面図である。
【図４】図３におけるＭＯＮＯＳ型トランジスタを示した図である。
【図５】メモリセル内のトランジスタ回路を示した図である。
【図６】メモリセルの動作時において各部位に印加される電圧を示した表である。
【図７】本発明の実施の形態１である半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】（ａ）は、図１３に続く半導体装置の製造工程を示した断面図であり、（ｂ）は、（ａ）に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４（ｂ）に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】半導体チップ上にパターニングしたレジスト膜を形成した状態を示す図である。
【図２０】図１８に続く半導体装置の製造工程を示した断面図である。
【図２１】ドライエッチング装置の構成を模式的に示した図である。
【図２２】図２０に続く半導体装置の製造工程を示した断面図である。
【図２３】図２２に続く半導体装置の製造工程を示した断面図である。
【図２４】図２３に続く半導体装置の製造工程を示した断面図である。
【図２５】図２４に続く半導体装置の製造工程を示した断面図である。
【図２６】本発明の実施の形態２である半導体装置の製造工程を示した断面図である。
【図２７】図２６に続く半導体装置の製造工程を示した断面図である。
【図２８】図２７に続く半導体装置の製造工程を示した断面図である。
【図２９】図２８に続く半導体装置の製造工程を示した断面図である。
【図３０】図２９に続く半導体装置の製造工程を示した断面図である。
【図３１】図３０に続く半導体装置の製造工程を示した断面図である。
【図３２】図３１に続く半導体装置の製造工程を示した断面図である。
【図３３】本発明の実施の形態３である半導体装置の製造工程を示した断面図である。
【符号の説明】
【０１８９】
１  半導体チップ
２  ＣＰＵ
３  ＲＯＭ
４  ＲＡＭ
５  ＥＥＰＲＯＭ
６  アナログ回路
７ａ  静電保護回路
７ｂ  静電保護回路
７ｃ  静電保護回路
７ｄ  静電保護回路
７ｅ  静電保護回路
７ｆ  静電保護回路
７ｇ  静電保護回路
１０  メモリアレイ
１１  直接周辺回路部
１２  間接周辺回路部
２０  半導体基板
２１  素子分離領域
２２  ｐ型ウェル
２３  ｐ型ウェル
２４  ｎ型ウェル
２５  ｐ型ウェル
２６  ゲート絶縁膜（第１ゲート絶縁膜）
２７  電荷蓄積膜
２８  絶縁膜（中間絶縁膜）
２９  ポリシリコン膜
３０  酸化シリコン膜
３１  窒化シリコン膜
３２  酸化シリコン膜
３３  レジスト膜
３４  メモリゲート電極（第１ゲート電極）
３５  ゲート絶縁膜
３６  ゲート絶縁膜（第２ゲート絶縁膜）
３７  ゲート絶縁膜（第３ゲート絶縁膜）
３８  ゲート絶縁膜
３９  ポリシリコン膜（導体膜）
４０  酸化シリコン膜
４１  レジスト膜
４２  コントロールゲート電極（第３ゲート電極）
４３  ゲート電極（第２ゲート電極）
４４  ゲート電極（第２ゲート電極）
４５  ゲート電極（第４ゲート電極）
４５ａ  レジスト膜
４６  低濃度ｎ型不純物拡散領域（第１不純物領域）
４７  低濃度ｎ型不純物拡散領域（第１不純物領域）
４８  低濃度ｎ型不純物拡散領域
４９  低濃度ｎ型不純物拡散領域（第３不純物領域）
５０  低濃度ｎ型不純物拡散領域（第３不純物領域）
５１  低濃度ｐ型不純物拡散領域（第３不純物領域）
５２  低濃度ｐ型不純物拡散領域（第３不純物領域）
５３  低濃度ｎ型不純物拡散領域
５４  低濃度ｎ型不純物拡散領域
５５  酸化シリコン膜（第１絶縁膜）
５６  窒化シリコン膜（第２絶縁膜）
５７  酸化シリコン膜（第３絶縁膜）
５８  レジスト膜
５９  高濃度ｎ型不純物拡散領域（第２不純物領域）
６０  高濃度ｎ型不純物拡散領域（第２不純物領域）
６１  高濃度ｎ型不純物拡散領域
６２  高濃度ｎ型不純物拡散領域（第４不純物領域）
６３  高濃度ｎ型不純物拡散領域（第４不純物領域）
６４  高濃度ｐ型不純物拡散領域（第４不純物領域）
６５  高濃度ｐ型不純物拡散領域（第４不純物領域）
６６  高濃度ｎ型不純物拡散領域
６７  高濃度ｎ型不純物拡散領域
６８  コバルトシリサイド膜
６９  窒化シリコン膜
７０  酸化シリコン膜
７１  コンタクトホール
７２  プラグ
７２ａ  チタン／窒化チタン膜
７２ｂ  タングステン膜
７３  配線
７３ａ  チタン／窒化チタン膜
７３ｂ  アルミニウム膜
７３ｃ  チタン／窒化チタン膜
１００  ドライエッチング装置
１０１  チャンバ
１０２  上部電極
１０３  高周波電源
１０４  下部電極
１０５  高周波電源
１０６  直流電源
Ａ  サイドウォール（第１サイドウォール）
Ｂ  サイドウォール（第３サイドウォール）
Ｃ  サイドウォール（第２サイドウォール）
Ｄ  サイドウォール（第２サイドウォール）
Ｅ  サイドウォール（第４サイドウォール）
Ｑ1  ＭＯＮＯＳ型トランジスタ
Ｑ2  ＭＩＳ型トランジスタ
Ｑ3  ＭＩＳ型トランジスタ
Ｑ4  ＭＩＳ型トランジスタ
Ｑ5  ＭＩＳ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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