(57)【要約】【課題】イオン注入によるソース／ドレイン領域の形成精度を向上させる。【解決手段】ドライエッチング技術およびウェットエッチング技術を用いて、中電圧トランジスタ形成領域ＭＶの熱酸化膜１４を選択的に除去してから、ゲート電極１７ｂの両側にイオン注入を行う。【選択図】      図１
2004349326.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成され、前記ゲート絶縁膜が除去されたソース／ドレイン領域とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側の前記半導体基板内に形成された第１ソース／ドレイン領域と、
前記半導体基板上に形成され、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側の前記半導体基板内に形成され、前記第２ゲート絶縁膜が除去された第２ソース／ドレイン領域とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側の前記半導体基板内に形成された第１ソース／ドレイン領域と、
前記半導体基板上に形成され、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側の前記半導体基板内に形成され、前記第２ゲート絶縁膜が除去された第２ソース／ドレイン領域と、
前記半導体基板上に形成され、前記第２ゲート絶縁膜よりも膜厚の厚い第３ゲート絶縁膜と、
前記第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の両側の前記半導体基板内に形成され、前記第３ゲート絶縁膜が除去された第３ソース／ドレイン領域と、
所定間隔を隔てて前記第３ゲート電極下に形成された素子分離膜と、
前記素子分離膜下に形成され、前記第３ソース／ドレイン領域に接続されたオフセット領域とを備えることを特徴とする半導体装置。
【請求項４】
前記第１ゲート絶縁膜の膜厚は１００Åより小さい範囲、前記第２ゲート絶縁膜の膜厚は１００Å〜４００Åの範囲、前記第３ゲート絶縁膜の膜厚は５００Åより大きい範囲であることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜をドライエッチングすることにより、前記ゲート電極の両側の前記半導体基板を露出させる工程と、
前記ゲート電極をマスクとして前記露出された半導体基板内にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜をドライエッチングすることにより、前記ゲート電極の両側のゲート絶縁膜を薄膜化する工程と、
前記薄膜化されたゲート絶縁膜をウェットエッチングすることにより、前記ゲート電極の両側の前記半導体基板を露出させる工程と、
前記ゲート電極をマスクとして前記露出された半導体基板内にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板のＬＯＣＯＳ酸化を行うことにより、低電圧トランジスタ形成領域、中電圧トランジスタ形成領域および高電圧トランジスタ形成領域を素子分離する第１ＬＯＣＯＳ酸化膜を前記半導体基板に形成するとともに、所定間隔だけ互いに隔てて配置された第２ＬＯＣＯＳ酸化膜を前記高電圧トランジスタ形成領域に形成する工程と、
前記半導体基板に選択的にイオン注入を行うことにより、前記第２ＬＯＣＯＳ酸化膜下にオフセット領域を形成する工程と、
前記半導体基板の熱酸化を行うことにより、前記半導体基板上に第１熱酸化膜を形成する工程と、
前記第１熱酸化膜を選択的にエッチングすることにより、前記中電圧トランジスタ形成領域の第１熱酸化膜を除去する工程と、
前記半導体基板の熱酸化を行うことにより、前記第１熱酸化膜よりも膜厚の薄い第２熱酸化膜を前記中電圧トランジスタ形成領域に形成する工程と、
前記第１熱酸化膜を選択的にエッチングすることにより、前記低電圧トランジスタ形成領域の第１熱酸化膜を除去するとともに、前記第２ＬＯＣＯＳ酸化膜上に前記第１熱酸化膜が跨るようにして前記高電圧トランジスタ形成領域の第１熱酸化膜を選択的に除去する工程と、
前記半導体基板の熱酸化を行うことにより、前記第２熱酸化膜よりも膜厚の薄い第３熱酸化膜を前記低電圧トランジスタ形成領域に形成する工程と、
前記第１熱酸化膜、前記第２熱酸化膜および前記第３熱酸化膜をそれぞれ介し、前記高電圧トランジスタ形成領域、前記中電圧トランジスタ形成領域および前記低電圧トランジスタ形成領域にゲート電極をそれぞれ形成する工程と、
前記第２熱酸化膜をドライエッチングすることにより、前記中電圧トランジスタ形成領域に形成されたゲート電極の両側の前記半導体基板を露出させる工程と、
前記高電圧トランジスタ形成領域、前記中電圧トランジスタ形成領域および前記低電圧トランジスタ形成領域にそれぞれ形成されたゲート電極をマスクとして前記半導体基板内にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板のＬＯＣＯＳ酸化を行うことにより、低電圧トランジスタ形成領域、中電圧トランジスタ形成領域および高電圧トランジスタ形成領域を素子分離する第１ＬＯＣＯＳ酸化膜を前記半導体基板に形成するとともに、所定間隔だけ互いに隔てて配置された第２ＬＯＣＯＳ酸化膜を前記高電圧トランジスタ形成領域に形成する工程と、
前記半導体基板に選択的にイオン注入を行うことにより、前記第２ＬＯＣＯＳ酸化膜下にオフセット領域を形成する工程と、
前記半導体基板の熱酸化を行うことにより、前記半導体基板上に第１熱酸化膜を形成する工程と、
前記第１熱酸化膜を選択的にエッチングすることにより、前記中電圧トランジスタ形成領域の第１熱酸化膜を除去する工程と、
前記半導体基板の熱酸化を行うことにより、前記第１熱酸化膜よりも膜厚の薄い第２熱酸化膜を前記中電圧トランジスタ形成領域に形成する工程と、
前記第１熱酸化膜を選択的にエッチングすることにより、前記低電圧トランジスタ形成領域の第１熱酸化膜を除去するとともに、前記第２ＬＯＣＯＳ酸化膜上に前記第１熱酸化膜が跨るようにして前記高電圧トランジスタ形成領域の第１熱酸化膜を選択的に除去する工程と、
前記半導体基板の熱酸化を行うことにより、前記第２熱酸化膜よりも膜厚の薄い第３熱酸化膜を前記低電圧トランジスタ形成領域に形成する工程と、
前記第１熱酸化膜、前記第２熱酸化膜および前記第３熱酸化膜をそれぞれ介し、前記高電圧トランジスタ形成領域、前記中電圧トランジスタ形成領域および前記低電圧トランジスタ形成領域にゲート電極をそれぞれ形成する工程と、
前記第２熱酸化膜をドライエッチングすることにより、前記中電圧トランジスタ形成領域に形成されたゲート電極の両側の第２熱酸化膜を薄膜化する工程と、
前記薄膜化された第２ゲート絶縁膜をウェットエッチングすることにより、前記中電圧トランジスタ形成領域に形成されたゲート電極の両側の前記半導体基板を露出させる工程と、
前記高電圧トランジスタ形成領域、前記中電圧トランジスタ形成領域および前記低電圧トランジスタ形成領域にそれぞれ形成されたゲート電極をマスクとして前記半導体基板内にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、中電圧トランジスタにおけるソース／ドレイン形成方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、ゲート電極をマスクとしてイオン注入を行うことにより、ソース／ドレイン領域を自己整合的に形成する方法がある。
【０００３】
【特許文献１】
特開平９−２１３７１３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のソース／ドレイン形成方法では、ソース／ドレイン領域上にゲート絶縁膜が残されたままの状態で、ソース／ドレイン領域を形成するためのイオン注入が行われる。このため、従来のソース／ドレイン形成方法では、イオン注入時に高エネルギーが必要となり、注入深さやキャリア濃度などの精度が劣化するという問題があった。
【０００５】
そこで、本発明の目的は、ソース／ドレイン領域の形成精度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成され、前記ゲート絶縁膜が除去されたソース／ドレイン領域とを備えることを特徴とする。
【０００７】
これにより、ゲート絶縁膜を介することなく、ソース／ドレイン領域を形成するためのイオン注入を行うことが可能となる。このため、イオン注入時のエネルギーを低下させることが可能となり、ソース／ドレイン領域における注入深さやキャリア濃度などの精度を向上させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板内に形成された第１ソース／ドレイン領域と、前記半導体基板上に形成され、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両側の前記半導体基板内に形成され、前記第２ゲート絶縁膜が除去された第２ソース／ドレイン領域とを備えることを特徴とする。
【０００８】
これにより、第２ゲート絶縁膜より膜厚が薄い第１ゲート絶縁膜が同一半導体基板上に形成されている場合においても、第１ソース／ドレイン領域にダメージを与えることなく、第２ソース／ドレイン領域を露出させることが可能となる。このため、イオン注入時のエネルギーを低下させることを可能としつつ、第２ソース／ドレイン領域を形成することが可能となり、第２ソース／ドレイン領域における注入深さやキャリア濃度などの精度を向上させることが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板内に形成された第１ソース／ドレイン領域と、前記半導体基板上に形成され、前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両側の前記半導体基板内に形成され、前記第２ゲート絶縁膜が除去された第２ソース／ドレイン領域と、前記半導体基板上に形成され、前記第２ゲート絶縁膜よりも膜厚の厚い第３ゲート絶縁膜と、前記第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極の両側の前記半導体基板内に形成され、前記第３ゲート絶縁膜が除去された第３ソース／ドレイン領域と、所定間隔を隔てて前記第３ゲート電極下に形成された素子分離膜と、前記素子分離膜下に形成され、前記第３ソース／ドレイン領域に接続されたオフセット領域とを備えることを特徴とする。
【００１０】
これにより、低電圧トランジスタ、中電圧トランジスタおよび高電圧トランジスタが同一半導体基板上に形成されている場合においても、低電圧トランジスタおよび高電圧トランジスタにダメージを与えることなく、中電圧トランジスタの第２ソース／ドレイン領域上の第２ゲート絶縁膜を除去することが可能となる。このため、第２ソース／ドレイン領域を形成する際のイオン注入エネルギーを低下させることが可能となり、第２ソース／ドレイン領域における注入深さやキャリア濃度などの精度を向上させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記第１ゲート絶縁膜の膜厚は１００Åより小さい範囲、前記第２ゲート絶縁膜の膜厚は１００Å〜４００Åの範囲、前記第３ゲート絶縁膜の膜厚は５００Åより大きい範囲であることを特徴とする。
これにより、低電圧トランジスタ、中電圧トランジスタおよび高電圧トランジスタを同一半導体基板上に精度よく形成することが可能となり、液晶ドライバＩＣなどの小型・高精度化を図ることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート絶縁膜をドライエッチングすることにより、前記ゲート電極の両側の前記半導体基板を露出させる工程と、前記ゲート電極をマスクとして前記露出された半導体基板内にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１３】
これにより、ソース／ドレイン領域が形成される半導体基板の表面を露出させた状態で、ソース／ドレイン領域を形成するためのイオン注入することが可能となる。このため、イオン注入時のエネルギーを低下させることが可能となり、ソース／ドレイン領域における注入深さやキャリア濃度などの精度を向上させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート絶縁膜をドライエッチングすることにより、前記ゲート電極の両側のゲート絶縁膜を薄膜化する工程と、前記薄膜化されたゲート絶縁膜をウェットエッチングすることにより、前記ゲート電極の両側の前記半導体基板を露出させる工程と、前記ゲート電極をマスクとして前記露出された半導体基板内にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１５】
これにより、ソース／ドレイン領域に加わるダメージを抑制しつつ、ソース／ドレイン領域が形成される半導体基板の表面を露出させることが可能となる。このため、トランジスタの信頼性の劣化を抑制しつつ、ソース／ドレイン領域における注入深さやキャリア濃度などの精度を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板のＬＯＣＯＳ酸化を行うことにより、低電圧トランジスタ形成領域、中電圧トランジスタ形成領域および高電圧トランジスタ形成領域を素子分離する第１ＬＯＣＯＳ酸化膜を前記半導体基板に形成するとともに、所定間隔だけ互いに隔てて配置された第２ＬＯＣＯＳ酸化膜を前記高電圧トランジスタ形成領域に形成する工程と、前記半導体基板に選択的にイオン注入を行うことにより、前記第２ＬＯＣＯＳ酸化膜下にオフセット領域を形成する工程と、前記半導体基板の熱酸化を行うことにより、前記半導体基板上に第１熱酸化膜を形成する工程と、前記第１熱酸化膜を選択的にエッチングすることにより、前記中電圧トランジスタ形成領域の第１熱酸化膜を除去する工程と、前記半導体基板の熱酸化を行うことにより、前記第１熱酸化膜よりも膜厚の薄い第２熱酸化膜を前記中電圧トランジスタ形成領域に形成する工程と、前記第１熱酸化膜を選択的にエッチングすることにより、前記低電圧トランジスタ形成領域の第１熱酸化膜を除去するとともに、前記第２ＬＯＣＯＳ酸化膜上に前記第１熱酸化膜が跨るようにして前記高電圧トランジスタ形成領域の第１熱酸化膜を選択的に除去する工程と、前記半導体基板の熱酸化を行うことにより、前記第２熱酸化膜よりも膜厚の薄い第３熱酸化膜を前記低電圧トランジスタ形成領域に形成する工程と、前記第１熱酸化膜、前記第２熱酸化膜および前記第３熱酸化膜をそれぞれ介し、前記高電圧トランジスタ形成領域、前記中電圧トランジスタ形成領域および前記低電圧トランジスタ形成領域にゲート電極をそれぞれ形成する工程と、前記第２熱酸化膜をドライエッチングすることにより、前記中電圧トランジスタ形成領域に形成されたゲート電極の両側の前記半導体基板を露出させる工程と、前記高電圧トランジスタ形成領域、前記中電圧トランジスタ形成領域および前記低電圧トランジスタ形成領域にそれぞれ形成されたゲート電極をマスクとして前記半導体基板内にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１６】
これにより、低電圧トランジスタ、中電圧トランジスタおよび高電圧トランジスタが同一半導体基板上に形成されている場合においても、低電圧トランジスタおよび高電圧トランジスタにダメージを与えることなく、中電圧トランジスタの第２ソース／ドレイン領域が形成される半導体基板の表面が露出された状態で、第２ソース／ドレイン領域を形成するためのイオン注入を行うことが可能となる。
【００１７】
このため、第２ソース／ドレイン領域を形成する際のイオン注入エネルギーを低下させることが可能となり、動作電圧の異なるトランジスタを同一半導体基板上に形成することを可能としつつ、第２ソース／ドレイン領域における注入深さやキャリア濃度などの精度を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板のＬＯＣＯＳ酸化を行うことにより、低電圧トランジスタ形成領域、中電圧トランジスタ形成領域および高電圧トランジスタ形成領域を素子分離する第１ＬＯＣＯＳ酸化膜を前記半導体基板に形成するとともに、所定間隔だけ互いに隔てて配置された第２ＬＯＣＯＳ酸化膜を前記高電圧トランジスタ形成領域に形成する工程と、前記半導体基板に選択的にイオン注入を行うことにより、前記第２ＬＯＣＯＳ酸化膜下にオフセット領域を形成する工程と、前記半導体基板の熱酸化を行うことにより、前記半導体基板上に第１熱酸化膜を形成する工程と、前記第１熱酸化膜を選択的にエッチングすることにより、前記中電圧トランジスタ形成領域の第１熱酸化膜を除去する工程と、前記半導体基板の熱酸化を行うことにより、前記第１熱酸化膜よりも膜厚の薄い第２熱酸化膜を前記中電圧トランジスタ形成領域に形成する工程と、前記第１熱酸化膜を選択的にエッチングすることにより、前記低電圧トランジスタ形成領域の第１熱酸化膜を除去するとともに、前記第２ＬＯＣＯＳ酸化膜上に前記第１熱酸化膜が跨るようにして前記高電圧トランジスタ形成領域の第１熱酸化膜を選択的に除去する工程と、前記半導体基板の熱酸化を行うことにより、前記第２熱酸化膜よりも膜厚の薄い第３熱酸化膜を前記低電圧トランジスタ形成領域に形成する工程と、前記第１熱酸化膜、前記第２熱酸化膜および前記第３熱酸化膜をそれぞれ介し、前記高電圧トランジスタ形成領域、前記中電圧トランジスタ形成領域および前記低電圧トランジスタ形成領域にゲート電極をそれぞれ形成する工程と、前記第２熱酸化膜をドライエッチングすることにより、前記中電圧トランジスタ形成領域に形成されたゲート電極の両側の第２熱酸化膜を薄膜化する工程と、前記薄膜化された第２ゲート絶縁膜をウェットエッチングすることにより、前記中電圧トランジスタ形成領域に形成されたゲート電極の両側の前記半導体基板を露出させる工程と、前記高電圧トランジスタ形成領域、前記中電圧トランジスタ形成領域および前記低電圧トランジスタ形成領域にそれぞれ形成されたゲート電極をマスクとして前記半導体基板内にイオン注入を行うことにより、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１８】
これにより、第２ソース／ドレイン領域に加わるダメージを抑制しつつ、第２ソース／ドレイン領域が形成される半導体基板の表面を露出させて、第２ソース／ドレイン領域を形成するためのイオン注入を行うことが可能となるとともに、第２ソース／ドレイン領域が形成される半導体基板の表面を露出させる際に低電圧トランジスタおよび高電圧トランジスタにダメージが加わることを防止することが可能となる。
【００１９】
このため、第２ソース／ドレイン領域を形成する際のイオン注入エネルギーを低下させることが可能となり、動作電圧の異なるトランジスタを同一半導体基板上に形成することを可能としつつ、第２ソース／ドレイン領域における注入深さやキャリア濃度などの精度を向上させることが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１〜図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００２１】
図１（ａ）において、ＣＶＤなどの方法により、ＳｉＮ膜２およびＳｉＯＮ膜３を半導体基板１上に順次成膜する。なお、ＳｉＮ膜２の膜厚は、例えば、６３０Å程度、ＳｉＯＮ膜３の膜厚は、例えば、１００Å程度とすることができる。
次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、素子分離領域ＩＲの位置に対応してＳｉＮ膜２およびＳｉＯＮ膜３に開口部２ａ、３ａを形成するとともに、高電圧トランジスタ形成領域ＨＶに所定間隔だけ互いに隔てて配置された開口部２ｂ、３ｂをＳｉＮ膜２およびＳｉＯＮ膜３に形成する。
【００２２】
そして、開口部２ａ、３ａ、２ｂ、３ｂがそれぞれ形成されたＳｉＮ膜２およびＳｉＯＮ膜３をマスクとして、半導体基板１のエッチングを行うことにより、素子分離領域ＩＲの位置に対応して凹部４ａを形成するとともに、高電圧トランジスタ形成領域ＨＶに所定間隔だけ互いに隔てて配置された凹部４ｂを形成する。そして、凹部４ａ、４ｂが形成された半導体基板１の熱酸化を行うことにより、半導体基板１の凹部４ａ、４ｂ内に熱酸化膜５ａ、５ｂをそれぞれ形成する。
【００２３】
次に、図１（ｃ）に示すように、イオン注入を半導体基板１内に選択的に行うことにより、中電圧トランジスタ形成領域ＭＶおよび高電圧トランジスタ形成領域ＨＶにウェル６を形成する。さらに、イオン注入を半導体基板１内に選択的に行うことにより、半導体基板１の凹部４ａ、４ｂ内にオフセット領域７を形成する。
【００２４】
そして、開口部２ａ、３ａ、２ｂ、３ｂがそれぞれ形成されたＳｉＮ膜２およびＳｉＯＮ膜３をマスクとして、熱酸化膜５ａ、５ｂがそれぞれ形成された半導体基板１の熱酸化を行うことにより、素子分離領域ＩＲの位置に対応してＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜８ａを形成し、低電圧トランジスタ形成領域ＬＶ、中電圧トランジスタ形成領域ＭＶおよび高電圧トランジスタ形成領域ＨＶを半導体基板１に形成するとともに、高電圧トランジスタ形成領域ＨＶに所定間隔だけ互いに隔てて配置されたＬＯＣＯＳ酸化膜８ｂを半導体基板１に形成する。そして、半導体基板１上のＳｉＮ膜２およびＳｉＯＮ膜３を除去し、半導体基板１の熱酸化を行うことにより、半導体基板１上に熱酸化膜９を形成する。なお、熱酸化膜９の膜厚は、例えば、３００Å程度とすることができる。
【００２５】
次に、図１（ｄ）に示すように、イオン注入を半導体基板１内に選択的に行うことにより、ストッパ層１０をＬＯＣＯＳ酸化膜８ａ下に形成する。さらに、イオン注入を半導体基板１内に選択的に行うことにより、高電圧トランジスタ形成領域ＨＶのウェル６内にストッパ層１１を形成する。そして、半導体基板１上の熱酸化膜９を除去し、半導体基板１の熱酸化を行うことにより、半導体基板１上に熱酸化膜１２を形成する。なお、熱酸化膜１２の膜厚は、例えば、２５０Å程度とすることができる。
【００２６】
次に、図１（ｅ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、中電圧トランジスタ形成領域ＭＶ上の熱酸化膜１２を選択的に除去し、中電圧トランジスタ形成領域ＭＶの半導体基板１の表面を露出させる開口部１３を形成する。
次に、図２（ａ）に示すように、半導体基板１の熱酸化を行うことにより、中電圧トランジスタ形成領域ＭＶの半導体基板１上に熱酸化膜１４を形成する。なお、中電圧トランジスタ形成領域ＭＶの半導体基板１上に熱酸化膜１４を形成すると、低電圧トランジスタ形成領域ＬＶおよび高電圧トランジスタ形成領域ＨＶの半導体基板１も酸化され、低電圧トランジスタ形成領域ＬＶおよび高電圧トランジスタ形成領域ＨＶの熱酸化膜１２の膜厚が増加する。ここで、熱酸化膜１４の膜厚は、例えば、２５０Å程度とすることができる。また、酸化膜１４の膜厚を、例えば、２５０Å程度とした場合、熱酸化膜１４形成後の熱酸化膜１２の膜厚は、例えば、２５０Å程度から４３０Å程度に増加する。
【００２７】
次に、図２（ｂ）に示すように、イオン注入を半導体基板１内に選択的に行うことにより、低電圧トランジスタ形成領域ＬＶにウェル１５を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、低電圧トランジスタ形成領域ＬＶ上の熱酸化膜１２を除去するとともに、熱酸化膜１２がＬＯＣＯＳ酸化膜８ｂ上に跨って配置されるように、高電圧トランジスタ形成領域ＨＶの熱酸化膜１２を選択的に除去する。
【００２８】
次に、図２（ｃ）に示すように、半導体基板１の熱酸化を行うことにより、低電圧トランジスタ形成領域ＬＶの半導体基板１上に熱酸化膜１６を形成する。なお、低電圧トランジスタ形成領域ＬＶの半導体基板１上に熱酸化膜１６を形成すると、中電圧トランジスタ形成領域ＬＶおよび高電圧トランジスタ形成領域ＨＶの半導体基板１も酸化され、中電圧トランジスタ形成領域ＬＶの熱酸化膜１４および高電圧トランジスタ形成領域ＨＶの熱酸化膜１２の膜厚が増加する。ここで、熱酸化膜１６の膜厚は、例えば、６３Å程度とすることができる。また、熱酸化膜１６の膜厚を、例えば、６３Å程度とすると、熱酸化膜１６形成後の熱酸化膜１４の膜厚は、例えば、２５０Å程度から２８０Å程度に増加し、熱酸化膜１６形成後の熱酸化膜１２の膜厚は、例えば、４３０Å程度から５００Å程度に増加する。
【００２９】
次に、図２（ｄ）に示すように、ＣＶＤなどの方法により、例えば、多結晶シリコン膜を半導体基板１上に成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、熱酸化膜１６、熱酸化膜１４および熱酸化膜１２をそれぞれ介し、低電圧トランジスタ形成領域ＬＶ、中電圧トランジスタ形成領域ＭＶおよび高電圧トランジスタ形成領域ＨＶにゲート電極１７ａ〜１７ｃをそれぞれ形成する。
【００３０】
次に、図２（ｅ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、中電圧トランジスタ形成領域ＭＶの熱酸化膜１４を薄膜化し、薄膜化された熱酸化膜１４´がゲート電極１７ｂの両側に残るようにする。
次に、図３（ａ）に示すように、フォトリソグラフィー技術およびウェットエッチング技術を用いることにより、薄膜化された熱酸化膜１４´を除去し、中電圧トランジスタ形成領域ＭＶの半導体基板１の表面を露出させる。なお、熱酸化膜１４´をウェットエッチングする際のエッチング液としては、例えば、フッ酸などを用いることができる。
【００３１】
ここで、ドライエッチング技術およびウェットエッチング技術を用いて、中電圧トランジスタ形成領域ＭＶの熱酸化膜１４を選択的に除去することにより、低電圧トランジスタ形成領域ＬＶおよび高電圧トランジスタ形成領域ＨＶを保護しつつ、ゲート電極１７ｂの両側の半導体基板１を露出させることが可能となるとともに、中電圧トランジスタ形成領域ＭＶの半導体基板１を露出させる際に、中電圧トランジスタ形成領域ＭＶに加わるダメージを抑制することが可能となる。
【００３２】
次に、図３（ｂ）に示すように、ゲート電極１７ａ〜１７ｃおよびＬＯＣＯＳ酸化膜８ａをマスクとして、半導体基板１内にイオン注入を行うことにより、低濃度不純物拡散層１８ａ〜１８ｃをゲート電極１７ａ〜１７ｃの両側にそれぞれ形成する。
ここで、ゲート電極１７ｂの両側の半導体基板１を露出させることにより、ゲート絶縁膜１４を介することなく、ゲート電極１７ｂの両側の半導体基板１内にイオン注入することが可能となる。このため、中電圧トランジスタ形成領域ＭＶにイオン注入する際の注入エネルギーを低下させることが可能となり、低電圧トランジスタ形成領域ＬＶ、中電圧トランジスタ形成領域ＭＶおよび高電圧トランジスタ形成領域ＨＶを同一の半導体基板１に形成する場合においても、低濃度不純物拡散層１８ｂの注入深さやキャリア濃度などの精度を向上させることが可能となる。
【００３３】
次に、図３（ｃ）に示すように、ＣＶＤなどの方法により、低濃度不純物拡散層１８ａ〜１８ｃが形成された半導体基板１上に絶縁膜を成膜する。そして、異方性エッチングを用いて半導体基板１上の絶縁膜をエッチバックすることにより、ゲート電極１７ａ〜１７ｃの側壁にサイドウォール１９ａ〜１９ｃをそれぞれ形成する。
【００３４】
次に、図３（ｄ）に示すように、サイドウォール１９ａ〜１９ｃ、ゲート電極１７ａ〜１７ｃおよびＬＯＣＯＳ酸化膜８ａをマスクとして、半導体基板１内にイオン注入を行うことにより、サイドウォール１９ａ〜１９ｃが設けられたゲート電極１７ａ〜１７ｃの両側に高濃度不純物拡散層２０ａ〜２０ｃをそれぞれ形成する。
【００３５】
なお、低電圧トランジスタ形成領域ＬＶに形成される低電圧トランジスタの動作電圧は、例えば、３．３Ｖ程度、中電圧トランジスタ形成領域ＭＶに形成される中電圧トランジスタの動作電圧は、例えば、１０Ｖ程度、高電圧トランジスタ形成領域ＨＶに形成される高電圧トランジスタの動作電圧は、例えば、１５Ｖ程度とすることができる。
【００３６】
また、上述した実施形態では、低電圧トランジスタ形成領域ＬＶに形成されるゲート酸化膜の膜厚を６３Å程度、中電圧トランジスタ形成領域ＭＶに形成されるゲート酸化膜の膜厚を２８０Å程度、高電圧トランジスタ形成領域ＨＶに形成されるゲート酸化膜の膜厚を５００Å程度とした場合を例にとって説明したが、例えば、低電圧トランジスタ形成領域ＬＶに形成されるゲート酸化膜の膜厚を１００Åより小さい範囲、中電圧トランジスタ形成領域ＭＶに形成されるゲート酸化膜の膜厚を１００Å〜４００Åの範囲、高電圧トランジスタ形成領域ＨＶに形成されるゲート酸化膜の膜厚を５００Åより大きい範囲に設定するようにしてもよい。
【００３７】
また、上述した実施形態では、ドライエッチング技術およびウェットエッチング技術を用いて、中電圧トランジスタ形成領域ＭＶの熱酸化膜１４を選択的に除去する方法について説明したが、ドライエッチング技術を用いて、中電圧トランジスタ形成領域ＭＶの熱酸化膜１４を選択的に除去し、ゲート電極１７ｂの両側の半導体基板１を露出させるようにしてもよい。
【００３８】
また、上述した実施形態では、低電圧トランジスタ形成領域ＬＶ、中電圧トランジスタ形成領域ＭＶおよび高電圧トランジスタ形成領域ＨＶを同一半導体基板１上に形成する方法を例にとって説明したが、低電圧トランジスタ形成領域ＬＶおよび中電圧トランジスタ形成領域ＭＶを同一半導体基板上に形成する方法に適用してもよく、中電圧トランジスタ形成領域ＭＶを半導体基板上に単独で形成する方法に適用してもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
ＬＶ  低電圧トランジスタ形成領域、ＭＶ  中電圧トランジスタ形成領域、ＨＶ  高電圧トランジスタ形成領域、ＩＲ  素子分離領域、１  半導体基板、２  ＳｉＮ膜、３  ＳｉＯＮ膜、２ａ、２ｂ、３ａ、３ｂ、１３  開口部、４ａ、４ｂ  凹部、５ａ、５ｂ、９、１２、１４、１６  熱酸化膜、６、１５  ウェル、７  オフセット領域、８ａ、８ｂ  ＬＯＣＯＳ酸化膜、１０、１１  ストッパ層、１７ａ〜１７ｃ  ゲート電極、１８ａ〜１８ｃ  低濃度不純物拡散層、１９ａ〜１９ｃ  サイドウォール、２０ａ〜２０ｃ  高濃度不純物拡散層
【図１】
2004349326.tif 000003
【図２】
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【図３】
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