(57)【要約】【課題】データ読み出し動作時、速度が速くて安定化したワードライン電圧を生成するブースト回路を提供すること。【解決手段】第１電圧をブーストし、第２電圧を出力するブートストラップ回路部と、前記第１電圧の大きさに応じて電圧サイズが決定されるバイアス電圧によって選択的に駆動され、前記第２電圧を一定の電圧レベルに降下させるプリ選択クランプ回路部と、前記プリ選択クランプ回路部を介して降下した前記第２電圧を目標値の電圧に再び降下させるクランプ回路部とを含むブースト回路を提供する。【選択図】　　　　図１
2004055108.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧をブーストし、第２電圧を出力するブートストラップ回路部と、
前記第１電圧の大きさに応じて電圧の大きさが決定されるバイアス電圧によって選択的に駆動され、前記第２電圧を一定の電圧レベルに降下させるプリ選択クランプ回路部と、
前記プリ選択クランプ回路部を介して降下した前記第２電圧を目標値の電圧に再び降下させるクランプ回路部とを含むブースト回路。
【請求項２】
前記プリ選択クランプ回路部は、前記バイアス電圧によって駆動され、前記バイアス電圧の大きさに応じてチャネル幅の大きさが変化し、これにより前記第２電圧の放電量を制御して前記第２電圧の電圧降下レベルを制御するトランジスタを含むことを特徴とする請求項１記載のブースト回路。
【請求項３】
前記プリ選択クランプ回路部は、
前記ブートストラップ回路部の出力端と一端が接続され、前記バイアス電圧に応じて駆動される第１トランジスタと、
前記第１トランジスタと接地端子との間に接続され、クランプイネーブル信号に応じて駆動される第２トランジスタとを含むことを特徴とする請求項１記載のブースト回路。
【請求項４】
前記第１及び第２トランジスタは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタであることを特徴とする請求項３記載のブースト回路。
【請求項５】
前記バイアス電圧は、前記第１電圧の大きさに対応してその大きさが決定されることを特徴とする請求項１記載のブースト回路。
【請求項６】
前記バイアス電圧は、前記第１電圧を入力とし、イネーブルバー信号に応じて前記第１電圧を一定の電圧レベルに降下させるバイアス電圧発生回路によって生成されることを特徴とする請求項１記載のブースト回路。
【請求項７】
前記バイアス電圧発生回路は、
前記イネーブルバー信号を反転させるインバータと、
電源端子と出力端との間に接続され、前記インバータの出力信号に応じて駆動され、前記電源端子に入力される前記第１電圧を前記出力端へ伝送される第１ＮＭＯＳトランジスタと、
前記電源端子とノードとの間に接続され、前記インバータの出力信号に応じて駆動され、前記第１電圧を前記ノードへ伝送する第１ＰＭＯＳトランジスタと、
前記出力端と接地端子との間に接続され、前記第１ＰＭＯＳトランジスタを介して伝送される前記第１電圧によって駆動され、前記出力端を接地させる第２ＮＭＯＳトランジスタと、
前記電源端子と前記ノードとの間に接続され、ダイオードとして機能する第２ＰＭＯＳトランジスタと、
前記ノードと接地端子との間に接続され、前記出力端の電位に応じて駆動され、前記ノードの電位を伝送する第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタと前記接地端子との間に接続され、前記第１電圧に応じて駆動される第４ＮＭＯＳトランジスタと、
前記第４ＮＭＯＳトランジスタと前記接地端子との間に接続され、前記インバータの反転信号に応じて駆動される第５ＮＭＯＳトランジスタとを含むことを特徴とする請求項６記載のブースト回路。
【請求項８】
前記バイアス電圧発生回路は、前記イネーブルバー信号に応じて駆動され、前記第１電圧の大きさに応じて前記第１電圧を一定の電圧レベルに降下させ、前記バイアス電圧を生成することを特徴とする請求項６記載のブースト回路。
【請求項９】
前記クランプ回路部は、前記第１電圧が約２．５Ｖの低電位電源電圧の場合には駆動されないことを特徴とする請求項１記載のブースト回路。
【請求項１０】
前記クランプ回路部は、イネーブル信号に応じて駆動されることを特徴とする請求項１記載のブースト回路。
【請求項１１】
前記イネーブル信号は、前記クランプ回路部から出力されるクランプ信号と前記クランプイネーブル信号とを論理組合せする論理組合せ部によって生成されることを特徴とする請求項１０記載のブースト回路。
【請求項１２】
前記論理組合せ部は、ＮＯＲゲート、ＯＲゲート、ＡＮＤゲート、ＮＡＮＤゲート及びインバータからなり、或いは少なくとも一つ以上接続されてなることを特徴とする請求項１１記載のブースト回路。
【請求項１３】
前記論理組合せ部は、前記クランプイネーブル信号がハイ状態のとき、ロー状態のイネーブル信号を出力することを特徴とする請求項１１記載のブースト回路。
【請求項１４】
前記ブートストラップ回路部から出力されるブースト電圧と比較対象になる基準電圧を生成し、前記クランプ回路部へ出力する基準電圧発生部をさらに含むことを特徴とする請求項１記載のブースト回路。
【請求項１５】
前記第１電圧は、約２．５Ｖの低電位電源電圧または約３．８Ｖの高電位電源電圧であることを特徴とする請求項１記載のブースト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ブースト回路に係り、特に、半導体素子のメモリセルのデータ読み出し動作時、読み出しアクセスタイムを減らし、電流損失を最小化し、安定化したワードライン電圧を生成することが可能なブースト回路に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ素子の一種であるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）のメモリセルでは、フローティングゲート電極に電子を蓄積してプログラムを行い、電子の存在有無によるしきい値電圧Ｖｔｈの変化を検出してデータの読み出しを行っている。ＥＥＰＲＯＭにはメモリセルアレイ全体でデータの消去を行うか、或いはメモリセルアレイを任意のブロックに分けて各ブロック単位でデータ消去動作を行うフラッシュＥＥＰＲＯＭ（以下、「フラッシュメモリ素子」という）がある。
【０００３】
一般に、フラッシュメモリ素子のメモリセルはその構造によってスタックゲート型（ｓｔａｃｋ　ｇａｔｅ　ｔｙｐｅ）及びスプリットゲート型（ｓｐｌｉｔ　ｇａｔｅ　ｔｙｐｅ）が大別される。例えば、図８に示すように、スタックゲート型メモリセルは、半導体基板８０２に形成されたソース領域８０４及びドレイン領域８０６、半導体基板８０２上に形成されたゲート酸化膜８０８、フローティングゲート８１０、誘電体膜８１２及びコントロールゲート８１４を含む。
【０００４】
スタックゲート型メモリセルのプログラム動作は、以下の表１及び図９に示す如く、ソース領域８０４と半導体基板８０２（即ち、バルク（ｂｕｌｋ））にそれぞれ接地電圧０Ｖのソース電圧Ｖｓとバルク電圧Ｖｂを印加し、コントロールゲート８１４に陽の高電圧（ｐｒｏｇｒａｍ　ｖｏｌｔａｇｅ）（例えば、＋９Ｖ〜＋１０Ｖ）のゲート電圧Ｖｇを印加し、ドレイン領域８０６にドレイン電圧Ｖｄ（例えば、＋５Ｖ〜＋６Ｖ）を印加してホットキャリアを発生させてなされる。このようなホットキャリアはコントロールゲート８１４に印加されるゲート電圧Ｖｇの電界によってバルクの電子がフローティングゲート８１０に蓄積され、ドレイン領域８０６に供給される電荷が累積されて発生する。前記プログラム動作が完了すると、メモリセルは目標値プログラム電圧散布（例えば、６Ｖ〜７Ｖ）のプログラムしきい値電圧を有することになる。
【０００５】
スタックゲート型メモリセルの消去動作は、表１に示すように、コントロールゲート８１４に陰の高電圧（例えば、−９Ｖ〜−１０Ｖ）を印加し、バルクにバルク電圧Ｖｂ（例えば、＋５Ｖ〜＋６Ｖ）を印加してＦ−Ｎトンネリング現象を誘発させることにより行われる。前記メモリセルはバルク領域を共有するセクタ単位で消去される。前記ＦＮトンネリング現象は、フローティングゲート８１０に蓄積された電子をソース領域８０４に放出させることにより、メモリセルが所定の電圧散布（例えば１Ｖ〜３Ｖ）の消去しきい値電圧を有することになる。
【０００６】
前記プログラム動作により、しきい値電圧が高くなったメモリセルは、読み出し動作時、ドレイン領域８０６からソース領域８０４への電流注入が防止されてオフ状態になる。そして、前記消去動作により、しきい値電圧が低くなったメモリセルは、ドレイン領域８０６からソース領域８０４に電流が注入されてオン状態になる。
【０００７】
前記フラッシュメモリセルは、フラッシュメモリアレイの構成において、高集積化のために、バルク領域を共有するように構成される。これにより、一つのセクタに含まれるフラッシュメモリセルは同時に消去される。この際、セクタ内の全てのフラッシュメモリセルが同時に消去されると、フラッシュメモリセルそれぞれのしきい値電圧に対する均一性（ｕｎｉｆｏｒｍｉｔｙ）により、フラッシュメモリセルのうち「０Ｖ」以下のしきい値電圧を有するフラッシュメモリセル（以下、「過消去メモリセル」という）が発生する。これを補償するために、過消去されたフラッシュメモリセルのしきい値電圧を消去しきい値電圧散布内に分布させる一連の修正動作（ｏｖｅｒｅｒａｓｅ　ｒｅｐａｉｒ；過消去訂正）が行われる。このような過消去訂正動作は、下記表１の如くコントロールゲート８１４にゲート電圧Ｖｇ（例えば、＋３Ｖ）を印加し、ドレイン領域８０６にドレイン電圧Ｖｄ（例えば、＋５Ｖ〜＋６Ｖ）を印加し、ソース領域８０４とバルクを接地させて行う。
【０００８】
【表１】
2004055108.tif 000003
【０００９】
上述したように、フラッシュメモリ素子のプログラム動作、消去動作及び読み出し動作が行われるためには、メモリセルのコントロールゲートへ供給される高電圧（例えば、Ｖｐｇｍ：ｐｒｏｇｒａｍ　ｖｏｌｔａｇｅ、Ｖｅｒａ：ｅｒａｓｅ　ｖｏｌｔａｇｅ、Ｖｒｅａ：ｒｅａｄ　ｖｏｌｔａｇｅ）を発生する高電圧発生回路の役割が非常に重要である。最近は、全ての半導体メモリ装置の低電圧化の趨勢に伴ってフラッシュメモリ装置も、極低電圧（例えば、２Ｖ以下または１．７Ｖ以下）下における動作が要求されている。このような趨勢によって、フラッシュメモリ装置の速い動作速度を維持するためには、高電圧発生回路の役割が非常に重要である。
【００１０】
前記高電圧発生回路のうち、特に読み出し動作を行うための読み出し電圧発生回路は、読み出し動作速度を増加させるために、ブートストラップ回路（ｂｏｏｔｓｔｒａｐ　ｃｉｒｃｕｉｔ）を用いる。このようなブートストラップ回路は低電位電源電圧の供給を受け、この電源電圧をそれ以上にブーストして行デコーダ（ｒｏｗ　ｄｅｃｏｄｅｒ）を介してワードラインへ供給する。このようなブートストラップ回路を用いて低電位電源電圧をブーストする場合、ブートストラップ回路によってブーストされたワード電圧が低過ぎると、メモリセルの電流を正確に読み出すことが難しく、ワードライン電圧が高過ぎると、メモリセルのコントロールゲートにストレスが印加されてデータ保存特性に問題が発生する。
【００１１】
前記において、後者の場合を解決するために、最近はブートストラップ回路の後端にクランプ回路を備え、ブートストラップ回路によって高くブーストされた電圧（以下、「ブースト電圧」という）を目標値の電圧に降下させている。これを図１０に基づいて説明する。
【００１２】
図１０は通常のフラッシュメモリ装置のブースト回路（ｂｏｏｓｔｉｎｇ　ｃｉｒｃｕｉｔ）を示すブロック図である。一方、後述する図１２の符号「ＶＤＩＶ」はクランプ回路部１０３０から生成されて基準電圧Ｖｒｅｆと比較される分配電圧である。「Ｗ／Ｌ」は最終ワードラインに印加される電圧である。
【００１３】
図１０を参照すると、ブースト回路１０００はブートストラップ回路部１０１０、基準電圧発生部１０２０及びクランプ回路部１０３０からなる。ブートストラップ回路部１０１０は低電位電源電圧ＬＶｃｃ（例えば、２．５Ｖ）または高電位電源電圧ＨＶｃｃ（例えば、３．８Ｖ）を入力とし、これをそれ以上の電圧にブーストして出力する。基準電圧発生部１０２０は同期信号のイネーブルバー信号ＥＮｂに応じて駆動され、基準電圧Ｖｒｅｆを出力する。クランプ回路部１０３０は、イネーブル信号ＥＮ及びイネーブルバー信号ＥＮｂに応じて駆動され、駆動時にブートストラップ回路部１０１０から出力されるブースト電圧ＶＢＯＯＴと基準電圧Ｖｒｅｆとを比較し、ブースト電圧ＶＢＯＯＴが基準電圧Ｖｒｅｆより高い場合、ブースト電圧ＶＢＯＯＴを目標値の電圧まで降下させ、最終ワードライン電圧を出力する。
【００１４】
一方、イネーブル信号ＥＮ及びイネーブルバー信号ＥＮｂは、図１１に示したイネーブル信号発生回路１１００によって得られる。イネーブル信号発生回路１１００は、クランプ回路部１０３０を駆動させるためのクランプイネーブル信号ｃｌａｍｐ＿ｅｎとクランプ回路部１０３０の出力信号であるクランプ信号ｃｌａｍｐとを否定論理和するノアゲートＮＯＲと、ノアゲートＮＯＲの出力信号を反転させる第１インバータＩＮＶ１と、第１インバータＩＮＶ１の出力信号（即ち、イネーブル信号ＥＮ）を反転させてイネーブルバー信号ＥＮｂを出力する第２インバータＩＮＶ２とを含む。
【００１５】
ところが、このようなブースト回路１０００は、ワードライン電圧を生成するために、クランプ回路部１０３０を使用している。これにより、図１２に示すように、安定的なワードライン電圧を生成することができない上、安定的なワードライン電圧を生成するためにはアクセスタイム（即ち、目標値の電圧までブースト電圧を降下させるために消耗されるタイム）が遅くなる。また、これを解決するために速いアクセスタイムを考慮すると、ワードライン電圧がアンダシュート（ｕｎｄｅｒ　ｓｈｏｏｔ）（図１２の「Ａ」参照）が発生して半導体素子の安定化に多くの問題をもたらす。また、クランピング区間でセンシングを行わない低電位電源電圧ＬＶｃｃ領域において依然として読出活性電流（ｒｅａｄａｃｔｉｖｅ　ｃｕｒｒｅｎｔ）を制御することができないという問題点が発生する。
【００１６】
【発明が解決しようとする課題】
従って、本発明は、かかる従来の技術の問題点を解決するために案出されたもので、その目的は、データ読み出し動作時、速度が速くて安定化したワードライン電圧を生成するブースト回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１電圧をブーストし、第２電圧を出力するブートストラップ回路部と、前記第１電圧の大きさに応じて電圧サイズが決定されるバイアス電圧によって選択的に駆動され、前記第２電圧を一定の電圧レベルに降下させるプリ選択クランプ回路部と、前記プリ選択クランプ回路部を介して降下した前記第２電圧を目標値の電圧に再び降下させるクランプ回路部とを含むブースト回路を提供する。
【００１８】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記実施例に限定されるものではなく、互いに異なる様々な形態で実現されることができる。但し、下記実施例は本発明の開始を完全にし、通常の知識を有する者に発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を指し、重複される要素に対しては説明を略する。
【００１９】
図１は本発明の好適な実施例に係る半導体素子のブースト回路を説明するためのブロック図である。
【００２０】
図１を参照すると、本発明の好適な実施例に係るブースト回路１００は、ブートストラップ回路部１１０、基準電圧発生部１２０及びクランプ回路部１３０を含む。また、ブースト回路１００は、ブートストラップ回路部１１０に印加される低電位電源電圧（ＬＶｃｃ；例えば２．５Ｖ）または高電位電源電圧（ＨＶｃｃ；例えば３．８Ｖ）に応じて選択的に駆動され、予めブートストラップ回路部１１０のブースト電圧ＶＢＯＯＴを所定の電圧レベルに降下させるための回路（以下、「プリ選択クランプ回路部（ｐｒｅｓｅｌｅｃｔ　ｃｌａｍｐ　ｃｉｒｃｕｉｔ）１４０」という）をさらに含む。
【００２１】
具体的に、ブートストラップ回路部１１０は、低電位電源電圧ＬＶｃｃまたは高電位電源電圧ＨＶｃｃを入力とし、この電圧をブースト（例えば、２倍〜３倍程度）してブースト電圧ＶＢＯＯＴを出力する。基準電圧発生部１２０はイネーブル信号ＥＮの反転信号であるイネーブルバー信号ＥＮｂに基づいて同期し、基準電圧Ｖｒｅｆを生成して出力する。クランプ回路部１３０は、ブートストラップ回路部１１０へ高電位電源電圧ＨＶｃｃが印加される場合、ブースト電圧ＶＢＯＯＴと基準電圧Ｖｒｅｆとを比較し、比較結果に応じてブースト電圧ＶＢＯＯＴを降下させてワードライン電圧を出力する。一方、クランプ回路部１３０は、ブートストラップ回路部１１０に低電位電源電圧ＬＶｃｃが印加される場合、駆動されない。一般に、クランプ回路は、低電位電源電圧ＬＶｃｃでは駆動されないように設計される。
【００２２】
プリ選択クランプ回路部１４０は、図１に示すように、ブートストラップ回路部１１０の出力端と接地端子Ｖｓｓとの間に直列に接続される第１ＮＭＯＳトランジスタＮ１と第２ＮＭＯＳトランジスタＮ２を含む。第１ＮＭＯＳトランジスタＮ１はバイアス電圧Ｖｂｉａｓに応じて駆動（ターンオン）される。第２ＮＭＯＳトランジスタＮ２はクランプイネーブル信号ｃｌａｍｐ＿ｅｎに応じて駆動される。その動作特性を考察すると、まず、プリ選択クランプ回路部１４０の第１ＮＭＯＳトランジスタＮ１には、高電位電源電圧ＨＶｃｃまたは低電位電源電圧ＬＶｃｃに応じて電圧レベルが異なるバイアス電圧Ｖｂｉａｓが印加される。このようなバイアス電圧Ｖｂｉａｓの電圧レベルに応じて第１ＮＭＯＳトランジスタＮ１の充電ドライブ能力（ｃｈａｒｇｅ　ｄｒｉｖａｂｉｌｉｔｙ）が変化し、これにより第１ＮＭＯＳトランジスタＮ１をパスする電流量が変化することになる。すなわち、バイアス電圧Ｖｂｉａｓの電圧レベルが高い場合には、第１ＮＭＯＳトランジスタＮ１のチャネル幅が広く形成されて電流パスが多く行われ、電圧レベルが低い場合には、第１ＮＭＯＳトランジスタＮ１のチャネル幅が狭く形成されて電流パスが少なく行われる。したがって、第２ＮＭＯＳトランジスタＮ２がクランプイネーブル信号ｃｌａｍｐ＿ｅｎによってターンオンされる場合、バイアス電圧Ｖｂｉａｓの電圧レベルに応じてブースト電圧ＶＢＯＯＴの放電量が決定される。ここで、第１ＮＭＯＳトランジスタＮ１と第２ＮＭＯＳトランジスタＮ２は一例であり、それぞれＰＭＯＳトランジスタを用いて実現することもでき、その数を増加させることもできる。
【００２３】
一方、プリ選択クランプ回路部１４０の第１ＮＭＯＳトランジスタＮ１の動作を制御するバイアス電圧Ｖｂｉａｓは、図２に示した発生回路２００（以下、「バイアス電圧発生回路」という）によって得られる。バイアス電圧発生回路２００はイネーブルバー信号ＥＮｂによって駆動され、電源端子Ｖｃｃに低電位電源電圧ＬＶｃｃまたは高電位電源電圧ＨＶｃｃの印加を受ける。バイアス電圧発生回路２００は、イネーブルバー信号ＥＮｂに応じて、低電位電源電圧ＬＶｃｃまたは高電位電源電圧ＨＶｃｃを所定の電圧レベルに降下させてバイアス電圧Ｖｂｉａｓを出力する。例えば、図４及び図７に示した「Ａ」波形及び「Ｂ」波形のように、２．５Ｖの低電位電源電圧ＬＶｃｃが印加される場合、バイアス電圧Ｖｂｉａｓは０．７Ｖの電位で出力され、３．８Ｖの高電位電源電圧ＨＶｃｃが印加される場合、バイアス電圧Ｖｂｉａｓは２．４Ｖの電位で出力される。これを実現するためには、図２に示した各トランジスタＮ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｐ１及びＰ２のＷ／Ｌを適切に調節しなければならない。ここで、「Ａ」波形は３．８Ｖの高電位電源電圧ＨＶｃｃが印加される場合、バイアス電圧Ｖｂｉａｓが２．４Ｖに降下することを示す波形であり、「Ｂ」波形は２．５Ｖの低電位電源電圧ＬＶｃｃが印加される場合、バイアス電圧Ｖｂｉａｓが０．７Ｖに降下することを示す波形である。
【００２４】
具体的に、図２に示すように、バイアス電圧発生回路２００は、第１インバータＩＮＶ１、第３ＮＭＯＳトランジスタＮ３、第４ＮＭＯＳトランジスタＮ４、第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６、第７ＮＭＯＳトランジスタＮ７、第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２を含む。第１インバータＩＮＶ１は入力されるイネーブルバー信号ＥＮｂを反転させる。第３ＮＭＯＳトランジスタＮ３は電源端子Ｖｃｃと出力端となる第１ノードＱ１（即ち、バイアス電圧Ｖｂｉａｓが出力されるノード）との間に接続され、第１インバータＩＮＶ１の出力信号によって駆動される。第４ＮＭＯＳトランジスタＮ４は第１ノードＱ１と接地端子Ｖｓｓとの間に接続され、第２ノードＱ２の電位によって駆動される。第１ＰＭＯＳトランジスタＰ１は電源端子Ｖｃｃと第２ノードＱ２との間に接続され、第１インバータＩＮＶ１の出力信号によって駆動される。第２ＰＭＯＳトランジスタＰ２は電源端子Ｖｃｃと第２ノードＱ２との間に接続され、ゲート電極がソース電極と接続されてダイオードとして機能する。第５ＮＭＯＳトランジスタＮ５は第２ノードＱ２と第６ＮＭＯＳトランジスタＮ６との間に接続され、第１ノードＱ１の電位によって駆動される。第６ＮＭＯＳトランジスタＮ６は第５ＮＭＯＳトランジスタＮ５と第７ＮＭＯＳトランジスタＮ７との間に接続され、電源端子Ｖｃｃに印加される低電位電源電圧ＬＶｃｃまたは高電位電源電圧ＨＶｃｃによって駆動される。第７ＮＭＯＳトランジスタＮ７は第６ＮＭＯＳトランジスタＮ６と接地端子Ｖｓｓとの間に接続され、第１インバータＩＮＶ１の出力信号（反転信号）によって駆動される。
【００２５】
一方、図１及び図２にクランプ回路部１３０と基準電圧発生部１２０を駆動させるためのイネーブル信号ＥＮ及びイネーブルバー信号ＥＮｂは、発生回路（以下、「イネーブル信号発生回路」という）（図３の「３００」参照）によって生成される。イネーブル信号発生回路３００は、クランプ回路部（図１の「１３０」参照）を駆動させるためのクランプイネーブル信号ｃｌａｍｐ＿ｅｎとクランプ回路部１３０のクランプ信号ｃｌａｍｐとを否定論理和するノアゲートＮＯＲと、ノアゲートＮＯＲの出力信号を反転させる第２インバータＩＮＶ２と、第２インバータＩＮＶ２の出力信号（即ち、イネーブル信号ＥＮ）を反転させてイネーブルバー信号ＥＮｂを出力する第３インバータＩＮＶ３とを含む。このようなイネーブル信号発生回路３００は読出活性電流を減少させる機能を行う。これは、論理組合せ部となるイネーブル信号発生回路３００がクランプイネーブル信号ｃｌａｍｐ＿ｅｎとクランプ信号ｃｌａｍｐとを論理組合せしてイネーブル信号ＥＮを発生するため、センシング区間でのみイネーブル信号ＥＮを活性化させることが可能である。これにより、イネーブル信号ＥＮの制御によってクランプ回路部１３０を駆動させることが可能になる。また、イネーブル信号発生回路３００はクランプイネーブル信号ｃｌａｍｐ＿ｅｎと、クランプ回路部１３０のクランプ信号ｃｌａｍｐをノアゲートＮＯＲを用いて論理組合せしているが、これは一例であり、他のゲート（ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲートなど）を用いて実現することができる。
【００２６】
以下、本発明の好適な実施例に係るブースト回路の動作特性を一例として、図４及び図７によって具体的に説明する。ここで、図４はブースト回路の入／出力信号（ｃｌａｍｐ＿ｅｎ、Ｖｂｉａｓ、ＶＢＯＯＴ、Ｗ／Ｌなど）の波形図である。図５は図４のワードライン電圧のシミュレーション結果を示す波形図である。図６及び図７は図４に示したバイアス電圧Ｖｂｉａｓのシミュレーション結果を示す波形図である。
【００２７】
まず、高電位電源電圧ＨＶｃｃと低電位電源電圧ＬＶｃｃをそれぞれ「３．８Ｖ」と「２．５Ｖ」に印加する場合、ブースト回路１００の動作特性を表２、図１、図４ないし図７を参照して説明する。下記表２ではブートストラップ回路部１１０のブースト比を２．５倍と仮定し、バイアス電圧Ｖｂｉａｓの電圧レベルによるワードライン電圧降下は、バイアス電圧Ｖｂｉａｓが「２．４Ｖ」の場合には「２Ｖ」とし、「０．７Ｖ」の場合には「０．７５Ｖ」とした。
【００２８】
【表２】
2004055108.tif 000004
【００２９】
表２、図１及び図４を参照すると、該当読み出しメモリセルのアドレスを検出するためのアドレス遷移検出バー信号（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔｏｒ　ｂａｒ）ＡＴＤｂがロー状態に維持される状態で、クランプイネーブル信号ｃｌａｍｐ＿ｅｎがロー状態からハイ状態に遷移すると、イネーブル信号発生回路（図３の「３００」参照）によってクランプ信号ｃｌａｍｐと関係なくイネーブル信号ＥＮはハイ状態に遷移する。
【００３０】
以後、イネーブル信号ＥＮがハイ状態に遷移するにつれて、イネーブルバー信号ＥＮｂはロー状態に遷移してバイアス電圧発生回路（図２の「２００」参照）に入力される。バイアス電圧発生回路２００はロー状態のイネーブルバー信号ＥＮｂによって同期されてバイアス電圧Ｖｂｉａｓを出力する。バイアス電圧発生回路２００の電源端子Ｖｃｃに高電位電源電圧ＨＶｃｃが印加される場合には図４及び図７の「Ａ」波形の如くバイアス電圧Ｖｂｉａｓは「２．４Ｖ」の電圧レベルで出力され、低電位電源電圧ＬＶｃｃが印加される場合には図４及び図７の「Ｂ」波形の如くバイアス電圧Ｖｂｉａｓは「０．７Ｖ」の電圧レベルで出力される。このように、バイアス電圧発生回路２００の電源端子Ｖｃｃに印加される電圧に応じてバイアス電圧Ｖｂｉａｓの電圧レベルが変化する。
【００３１】
前述したバイアス電圧Ｖｂｉａｓ波形は、図６及び図７のシミュレーション結果の波形図に具体的に示される。図６及び図７を参照すると、「Ｆ」部位において、「Ａ」波形は比較的急激に増加するが、これに対し、「Ｂ」波形は緩やかに増加する地点が発生する。即ち、「Ａ」波形と「Ｂ」波形との間には立ち上がりタイム（ｒｉｓｉｎｇ　ｔｉｍｅ）がそれぞれ異なることが分かる。従って、このような両波形間の立ち上がりタイムを用いてブースト電圧ＶＢＯＯＴの降下を制御し、安定的なワードライン電圧を生成することが可能である。
【００３２】
一方、バイアス電圧発生回路２００から出力されるバイアス電圧Ｖｂｉａｓはプリ選択クランプ回路部１４０の第１ＮＭＯＳトランジスタＮ１に印加される。この際、第２ＮＭＯＳトランジスタＮ２はクランプイネーブル信号ｃｌａｍｐ＿ｅｎによってターンオンされた状態である。第１ＮＭＯＳトランジスタＮ１はバイアス電圧Ｖｂｉａｓの電圧レベルに応じてそのチャネル幅の大きさが異なるように形成される。即ち、第１ＮＭＯＳトランジスタＮ１のチャネル幅はバイアス電圧Ｖｂｉａｓの電圧レベルが「０．７Ｖ」の時より「２．５Ｖ」の時に大きく形成される。これにより、高電位電源電圧ＨＶｃｃが印加される場合には、低電位電源電圧ＬＶｃｃが印加される場合より、第１ＮＭＯＳトランジスタＮ１のチャネル幅がそれほど大きく形成され、大きい電圧降下が起こる。
【００３３】
すなわち、表２と図５に示すように、高電位電源電圧ＨＶｃｃが印加され、ブートストラップ回路部１１０を介してブースト電圧ＶＢＯＯＴが「９．５Ｖ」（図５の「Ｃ」波形参照）で出力される場合には、「７．５Ｖ」（図５の「Ｄ」波形参照）のワードライン電圧（即ち、クランプ回路部によって電圧降下が行われる前の電圧）を得ることができる。一方、低電位電源電圧ＬＶｃｃが印加され、ブートストラップ回路部１１０を介してブースト電圧ＶＢＯＯＴが「６．２５Ｖ」で出力される場合には、「５．５Ｖ」のワードライン電圧を得ることができる。
【００３４】
その後、高電位電源電圧ＨＶｃｃが印加される場合には、イネーブル信号ＥＮとイネーブルバー信号ＥＮｂによってクランプ回路部１３０を駆動させ、プリ選択クランプ回路部１４０によって一次的に降下したブースト電圧ＶＢＯＯＴを降下させ、目標値ワードライン電圧を得る。ところが、低電位電源電圧ＬＶｃｃが印加される場合には、イネーブル信号ＥＮとイネーブルバー信号ＥＮｂによってクランプ回路部１３０を駆動させず、プリ選択クランプ回路部１４０によって降下したブースト電圧ＶＢＯＯＴをワードライン電圧として使用し、或いはブートストラップ回路部１１０からのブースト電圧ＶＢＯＯＴをそのままワードライン電圧として使用する。このような事項は設計時に選択して使用することができる。
【００３５】
前記の内容に基づくと、本発明は、高電位電源電圧ＨＶｃｃが印加される場合には、プリ選択クランプ回路部１４０によって一次的にブースト電圧ＶＢＯＯＴを所定の電圧レベルに降下させた後、クランプ回路部１３０によって最終目標値のワードライン電圧に降下させる。また、低電位電源電圧ＬＶｃｃが印加される場合には、クランプ回路部１３０は駆動させず、プリ選択クランプ回路部１４０のみ駆動させ、ブースト電圧ＶＢＯＯＴを降下させる。このような理由はクランプ回路部１３０の電流損失が比較的大きいためである。一般に、目標値のワードライン電圧を得るためには、クランプ回路部１３０によってブースト電圧ＶＢＯＯＴを長時間降下させる必要がある。これにより、クランプ回路部１３０を長時間駆動状態に維持しなければならないため、電流損失がそれほど大きい。
【００３６】
従って、本発明は、高電位電源電圧ＨＶｃｃが印加される場合には、クランプ回路部１３０の駆動による電流損失を最小化するために、一時的に比較的電流損失の小さいプリ選択クランプ回路部１４０によってブースト電圧ＶＢＯＯＴを所定のレベルに降下させ、足りない部分に対してはクランプ回路部１３０を駆動させてブースト電圧ＶＢＯＯＴを降下させる。これにより、クランプ回路部１３０の駆動状態を最大限短時間のみ維持するように、予めプリ選択クランプ回路部１４０によってブースト電圧ＶＢＯＯＴを所定のレベルに降下させる。また、低電位電源電圧ＬＶｃｃが印加される場合には、クランプ回路部１３０を駆動させないため、従来の技術で必須不可欠に発生する電流の消耗を防止することができる。また、図１２の「Ａ」部位に発生する従来のアンダシュート現象を防止することができる。一方、図４の「Ｗ／Ｌ」は最終的にワードラインに印加される電圧である。
【００３７】
前述した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのもので、本発明を制限するものではない。また、本発明は、当分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることが理解できよう。
【００３８】
【発明の効果】
以上説明したように、本発明では、高電位電源電圧ＨＶｃｃが印加される場合、一時的に比較的電流損失の少ないプリ選択クランプ回路部によってブースト電圧ＶＢＯＯＴを降下させ、その後ブースト電圧ＶＢＯＯＴに対してクランプ回路部によって降下させ、最終目標値のワードライン電圧を生成することにより、読み出し動作時の読み出しアクセスタイムが速く、電流消耗を最小化し、安定したワードライン電圧を生成することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施例に係るブースト回路を説明するために示したブロック図である。
【図２】図１のバイアス電圧を生成するためのバイアス電圧発生回路の詳細回路図である。
【図３】図１のイネーブル信号を発生するためのイネーブル信号発生回路を示す回路図である。
【図４】図１のブースト回路の動作特性を説明するための波形図である。
【図５】図１のブースト回路のプリ選択クランプ回路部の動作によるワードライン電圧の変化を示す波形図である。
【図６】電源電圧の大きさによるバイアス電圧の波形図である。
【図７】図６の「Ｆ」部位を拡大して示したバイアス電圧波形図である。
【図８】一般的なフラッシュメモリ素子の構造を説明するための断面図である。
【図９】一般的なフラッシュメモリ素子のプログラム及び消去動作に係るメモリセルのしきい値電圧分布を示す図である。
【図１０】一般的なブースト回路を説明するためのブロック図である。
【図１１】図１０のイネーブル信号を発生するイネーブル信号発生回路の回路図である。
【図１２】図１０のブースト回路の動作特性を説明するための波形図である。
【符号の説明】
１００、１０００　　ブースト回路
１１０、１０１０　　ブートストラップ回路部
１２０、１０２０　　基準電圧発生部
１３０、１０３０　　クランプ回路部
２００　　バイアス電圧発生回路
３００、１１００　　イネーブル信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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