(57)【要約】【課題】内部制御信号の適正なタイミングマージンが設定でき、高速な内部制御信号のタイミング生成を可能とする半導体記憶装置を提供する。【解決手段】メモリセルアレイに対しデコーダからワード線方向の距離の異なる箇所に追加された少なくとも２組のダミービット線と、ダミービット線の一方の組に接続された第１のダミーセルアレイと、ダミービット線の他方の組に接続された第２のダミーセルアレイと、デコーダから送出され第１のダミーセルアレイを介しダミービット線を通過した第１の信号、及びデコーダから送出され第２のダミーセルアレイを介しダミービット線を通過した第２の信号に基づいて入出力ラッチ回路に対する内部制御信号のタイミングを生成するタイミング制御回路とを構成する。【選択図】        図４
2004152356.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、デコーダと、入出力ラッチ回路を有する半導体記憶装置において、
前記メモリセルアレイに対し前記デコーダからワード線方向に異なる箇所に配設された複数対のダミービット線と、
前記ダミービット線の一方の対に接続された第１のダミーセルアレイと、
前記ダミービット線の他方の対に接続された第２のダミーセルアレイと、
前記デコーダから送出され、前記第１のダミーセルアレイの該当ダミーセルを介し前記ダミービット線を通過した第１の信号、及び前記デコーダから送出され、前記第２のダミーセルアレイの該当ダミーセルを介し前記ダミービット線を通過した第２の信号に基づいて、前記入出力ラッチ回路に対する内部制御信号のタイミングを制御するタイミング制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１のダミーセルアレイを前記メモリセルアレイの前記デコーダに最も近い箇所に配設し、前記第２のダミーセルアレイを前記メモリセルアレイの前記デコーダから最も遠い箇所に配設したことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記タイミング制御回路は、前記入出力ラッチ回路の該当出力ラッチ部に入力するデータラッチ信号の活性化タイミングを、前記第１のダミーセルアレイの該当ダミーセルから送出されたデータ読出信号に基づいて決定することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記タイミング制御回路は、前記入出力ラッチ回路の該当出力ラッチ部に入力するデータラッチ信号の非活性化タイミングを、前記第２のダミーセルアレイの該当ダミーセルから送出されたデータ読出し信号に基づいて決定することを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置をセンスアンプをもたないＳＲＡＭとして構成したことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第１のダミーセルアレイを前記メモリセルアレイの前記デコーダに最も近い箇所に配設し、前記第２のダミーセルアレイを前記メモリセルアレイのほぼ中央の箇所に配設したことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルフタイムド方式の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
通常のメモリセルの読み出し動作と同等な負荷をもつ選択回路、ダミーメモリセル、及び読み出し回路の信号経路を通過した信号に基づいて、内部制御信号のタイミングを決定するセルフタイムド方式の半導体記憶装置が知られている。セルフタイムド方式は、プロセスばらつきによる半導体記憶装置内のメモリセルの特性変動をダミーメモリセルを通過した信号を用いて相殺することにより、内部制御信号のタイミングを生成する。
【０００３】
上記セルフタイムド方式は、ワードライン選択信号、センスアンプ活性化信号（センスアンプをもつ半導体記憶装置の場合）、データラッチ信号（センスアンプをもたない半導体記憶装置の場合）などの内部制御信号のタイミング生成に利用される。ここでは、センスアンプをもたない半導体記憶装置（ＳＲＡＭ等）の場合におけるデータラッチ信号の活性化タイミングの決定のしかたを一例として説明する。但し、この方式はセンスアンプ活性化信号やその他の信号についても同様に適用可能である。
【０００４】
図１は、従来の半導体記憶装置における内部タイミング信号を生成するための構成例を示す。図２は、図１の従来例における内部タイミング信号の生成方法を説明するためのタイミング図である。
【０００５】
図１において、半導体記録装置１０は、ダミーセルアレイ１１、メモリセルアレイ１２、デコーダ１３、入出力ラッチ回路１４、およびタイミング制御回路１５を備えている。半導体記憶装置１０は、例えば、センスアンプをもたないＳＲＡＭであり、従来のセルフタイムド方式を適用したものである。ダミーセルアレイ１１が、メモリセルアレイ１２に対し、デコーダ１３から最も遠い箇所に併設されている。
【０００６】
この場合におけるデータラッチ信号の活性化タイミングは、次のように決定される。すなわち、図１の矢印に示したように、デコーダ１３から選択されたワード線に沿って送出され、ダミーセルアレイ１１内の該当ダミーセルを介しダミービット線を通過した信号にしたがって、タイミング制御回路１５は、入出力ラッチ回路１４の該当出力ラッチ部に入力するデータラッチ信号の活性化タイミングを決定する。該当出力ラッチ部では、この決定された活性化タイミングで、メモリセルアレイ１２内の該当メモリセルのデータが読み出される。
【０００７】
図２において、（１）は半導体記憶装置１０の各回路に送出されるクロック信号ＣＫの状態を示し、（２）は選択されたワード線の信号ＷＬの状態を示し、（３）は該当ダミーセルを介してダミービット線を通過した信号ｓｔｆの状態を示し、（４）は該当出力ラッチ部に入力するデータラッチ信号ＯＵＴＰＵＴ＿ＬＡＴＣＨ＿ＥＮＡＢＬＥの状態を示す。
【０００８】
この場合、データラッチ信号の活性化タイミングは、図２に示したように、該当ダミーセルの読み出しタイミング（信号ｓｔｆの立上りタイミング）によって決定していた。また、データラッチ信号を非活性化タイミングは、ダミービット線に設けられたインバータによる遅延によって、上記の活性化タイミングから一定の時間後のタイミングに予め設定されていた。
【０００９】
図３は、従来の半導体記憶装置における内部タイミング信号を生成するための別の構成例を示す。
【００１０】
図３において、半導体記録装置１０Ａは、ダミーセルアレイ１１Ａ、メモリセルアレイ１２、デコーダ１３、入出力ラッチ回路１４、およびタイミング制御回路１５Ａを備えている。半導体記憶装置１０Ａは、例えば、センスアンプをもたないＳＲＡＭであり、従来のセルフタイムド方式を適用したものである。ダミーセルアレイ１１Ａが、メモリセルアレイ１２に対し、デコーダ１３に最も近い箇所に併設されている。
【００１１】
図１の場合と同様に、この場合におけるデータラッチ信号の活性化タイミングは、次のように決定される。すなわち、図３の矢印に示したように、デコーダ１３から選択されたワード線に沿って送出され、ダミーセルアレイ１１Ａ内の該当ダミーセルを介しダミービット線を通過した信号にしたがって、タイミング制御回路１５Ａは、入出力ラッチ回路１４の該当出力ラッチ部に入力するデータラッチ信号の活性化タイミングを決定する。
【００１２】
図３の従来例の場合も、図１の場合と同様に、データラッチ信号の活性化タイミングは、該当ダミーセルのデータ読み出しタイミング（信号ｓｔｆの立上りタイミング）によって決定していた。また、データラッチ信号を非活性化タイミングは、ダミービット線に設けられたインバータによる遅延によって、上記の活性化タイミングから一定の時間後のタイミングに予め設定されていた。
【００１３】
なお、本発明に関連する従来の技術として、特開平１１−２０３８７３号公報には、内部制御信号のタイミング生成を行う半導体記憶装置が示されている。
【００１４】
【特許文献１】
特開平１１−２０３８７３号公報
【００１５】
【発明が解決しようとする課題】
図１の従来例の場合、該当ダミーセルがメモリセルアレイ４に対しデコーダ列５から最も遠い箇所に併設されているために、メモリセルアレイ４内の選択ワード線上の全てのメモリセルよりも、該当ダミーセルからの出力信号は、タイミング制御回路７に到達する時間が遅い。したがって、データラッチ信号のタイミング決定のためのタイミングマージンは十分である。しかし、データラッチ信号の活性化タイミングの決定は、図１の矢印の信号経路を伝達する為、逆にタイミングマージンを見こみ過ぎてしまう危険性がある。
【００１６】
また、図３の従来例の場合、該当ダミーセルがメモリセルアレイ４に対しデコーダ列５に最も近い箇所に併設されているため、データラッチ信号の活性化タイミングはデータを読出すための最小時間で設定出来るため、高速化が可能である。しかし、この従来例のダミーセルアレイの信号経路は、実際のメモリセルの選択信号経路を模しているとは言えない。データラッチ信号の非活性化タイミングはインバータの遅延によって設定されている為に、メモリセルのばらつきとロジックのばらつきが違う場合、タイミングマージンが無くなる可能性がある。
【００１７】
すなわち、図１の従来例の場合には、内部制御信号のタイミング決定のためのタイミングマージンが大きいが、高速化には不適切であった。また、図３の従来例の場合は、高速化には向いているが、タイミングマージンが無くなる危険性があった。
【００１８】
本発明は、上記の点に鑑みてなされたものであり、上記従来例の欠点を解消しながら、内部制御信号の適正なタイミングマージンが設定でき、かつ、高速な内部制御信号のタイミング生成を可能とする半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載した発明は、メモリセルアレイと、デコーダと、入出力ラッチ回路を有する半導体記憶装置において、前記メモリセルアレイに対し前記デコーダからワード線方向に異なる箇所に配設された複数対のダミービット線と、前記ダミービット線の一方の対に接続された第１のダミーセルアレイと、前記ダミービット線の他方の対に接続された第２のダミーセルアレイと、前記デコーダから送出され、前記第１のダミーセルアレイの該当ダミーセルを介し前記ダミービット線を通過した第１の信号、及び前記デコーダから送出され、前記第２のダミーセルアレイの該当ダミーセルを介し前記ダミービット線を通過した第２の信号に基づいて、前記入出力ラッチ回路に対する内部制御信号のタイミングを制御するタイミング制御回路とを備えることを特徴とする。
【００２０】
請求項２に記載した発明は、請求項１記載の半導体記憶装置において、前記第１のダミーセルアレイを前記メモリセルアレイの前記デコーダに最も近い箇所に配設し、前記第２のダミーセルアレイを前記メモリセルアレイの前記デコーダから最も遠い箇所に配設したことを特徴とする。
【００２１】
請求項３に記載した発明は、請求項２記載の半導体記憶装置において、前記タイミング制御回路が、前記入出力ラッチ回路の該当出力ラッチ部に入力するデータラッチ信号の活性化タイミングを、前記第１のダミーセルアレイの該当ダミーセルから送出されたデータ読出信号に基づいて決定することを特徴とする。
【００２２】
請求項４に記載した発明は、請求項２記載の半導体記憶装置において、前記タイミング制御回路が、前記入出力ラッチ回路の該当出力ラッチ部に入力するデータラッチ信号の非活性化タイミングを、前記第２のダミーセルアレイの該当ダミーセルから送出されたデータ読出し信号に基づいて決定することを特徴とする。
【００２３】
請求項５に記載した発明は、請求項１記載の半導体記憶装置において、前記半導体記憶装置をセンスアンプをもたないＳＲＡＭとして構成したことを特徴とする。
【００２４】
請求項６に記載した発明は、請求項１記載の半導体記憶装置において、前記第１のダミーセルアレイを前記メモリセルアレイの前記デコーダに最も近い箇所に配設し、前記第２のダミーセルアレイを前記メモリセルアレイのほぼ中央の箇所に配設したことを特徴とする。
【００２５】
本発明の半導体記憶装置においては、第１のダミーセルアレイと第２のダミーセルアレイを、メモリセルアレイに対しデコーダからワード線方向に沿って異なる箇所に配設する。内部制御信号の活性化タイミングを、第１のダミーセルアレイの該当ダミーセルを介してダミービット線を通過した第１の信号に基づいて決定し、非活性化タイミングを第２のダミーセルアレイの該当ダミーセルを介してダミービット線を通過した第２の信号に基づいて決定する。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を添付の図面を用いて説明する。
【００２７】
図４は、本発明の第１の実施形態に係る半導体記憶装置の構成を示す。  図５は、図４の半導体記憶装置における内部タイミング信号の生成方法を説明するためのタイミング図である。
【００２８】
図４の半導体記憶装置１は、第１のダミーセルアレイ２、第２のダミーセルアレイ３、メモリセルアレイ４、デコーダ列５、入出力ラッチ回路６、およびタイミング制御回路７を備えている。半導体記憶装置１は、例えば、センスアンプをもたないＳＲＡＭであり、本発明によるセルフタイムド方式を適用したものである。第１のダミーセルアレイ２は、メモリセルアレイ４に対しデコーダ列５から最も遠い箇所に配設されたダミービット線対に接続されている。第２のダミーセルアレイ３は、メモリセルアレイ４に対しデコーダ列５に最も近い箇所に配設されたダミービット線対に接続されている。
【００２９】
この実施形態におけるデータラッチ信号の活性化タイミングは、次のように決定される。すなわち、デコーダ列５から選択されたワード線に沿って送出され、第２のダミーセルアレイ３内の該当ダミーセルを介しダミービット線を通過した信号に基づいて、タイミング制御回路７は、入出力ラッチ回路６の該当出力ラッチ部に入力するデータラッチ信号の活性化タイミングを決定する。該当出力ラッチ部では、この決定された活性化タイミングで、メモリセルアレイ４内の該当メモリセルのデータ読み出しが開始される。
【００３０】
この実施形態におけるデータラッチ信号の非活性化タイミングは、次のように決定される。すなわち、デコーダ列５から選択されたワード線に沿って送出され、第１のダミーセルアレイ２内の該当ダミーセルを介しダミービット線を通過した信号に基づいて、タイミング制御回路７は、入出力ラッチ回路６の該当出力ラッチ部に入力するデータラッチ信号の非活性化タイミングを決定する。該当出力ラッチ部では、この決定された非活性化タイミングで、メモリセルアレイ４内の該当メモリセルのデータ読み出しが終了する。
【００３１】
図５において、（１）は半導体記憶装置１の各回路に送出されるクロック信号ＣＫの状態を示し、（２）は選択されたワード線の信号ＷＬの状態を示し、（３）は第２のダミーセルアレイ３の該当ダミーセルを介してダミービット線を通過した信号ｓｔｎの状態を示し、（４）は第１のダミーセルアレイ２の該当ダミーセルを介してダミービット線を通過した信号ｓｔｆの状態を示し、（５）は入出力ラッチ回路６の該当出力ラッチ部に入力するデータラッチ信号ＯＵＴＰＵＴ＿ＬＡＴＣＨ＿ＥＮＡＢＬＥの状態を示す。
【００３２】
この実施形態の半導体記憶装置１では、図４に示したように、第１のダミーセルアレイ２及び第２のダミーセルアレイ３を、メモリセルアレイ４に対しデコーダ列５からワード線方向に異なる２箇所に配設されたダミービット線対にそれぞれ接続している。図５に示したように、データラッチ信号の活性化タイミングは、第２のダミーセルアレイ３内の該当ダミーセルを介してダミービット線を通過した信号ｓｔｎの立上りタイミングに基づいて決定し、非活性化タイミングは、第１のダミーセルアレイ２内の該当ダミーセルを介してダミービット線を通過した信号ｓｔｆの立上りタイミングに基づいて決定する。
【００３３】
この実施形態の半導体記憶装置１では、データラッチ信号の活性化タイミングを、デコーダ列５に最も近い箇所に設けた第２のダミーセルアレイ３の該当ダミーセルからの信号ｓｔｎに基づいて決定しているために、図１の従来例の課題であった、過大なタイミングマージンの設定を回避できる。したがって、高速化が可能である。
【００３４】
また、データラッチ信号の非活性化のタイミングを、デコーダ列５から最も遠い箇所に設けた第１のダミーセルアレイ２の該当ダミーセルからの信号ｓｔｆに基づいて決定している。第１のダミーセルアレイ２のリードデータは、メモリセルアレイ４内の選択ワード線上の全てのメモリセルより遅い。したがって、図３の従来例の課題であった、タイミングマージンが無くなる危険性がない。
【００３５】
さらに、データラッチ信号の非活性化のタイミングを、最も遠い箇所に設けた第１のダミーセルアレイ２の該当ダミーセルからの信号ｓｔｆに基づいて決定しているために、メモリセルアレイ４の構成が変化しても、最適なタイミングを決定することができる。
【００３６】
図６は、図４の半導体記憶装置におけるダミービット線とダミーセルの構成を示す。
【００３７】
図６において、第１のダミーセルアレイ２は、メモリセルアレイ４に対しデコーダ列５から最も遠い箇所に配設されたダミービット線対２１、２２に接続されている。第２のダミーセルアレイ３は、メモリセルアレイ４に対しデコーダ列５に最も近い箇所に配設されたダミービット線対３１、３２に接続されている。
【００３８】
デコーダ列５には、選択されたワード線５２上に、デコーダ５１が設けられているものとする。また、選択されたワード線５２には、第１のダミーセルアレイ２のダミーセル２４と、第２のダミーセルアレイ３のダミーセル３４と、メモリセルアレイ４のメモリセル４４とが接続されている。ダミーセル２４が接続されたダミービット線２１には、インバータ対２５、２６が接続されている。ダミーセル３４が接続されたダミービット線３１には、インバータ３５が接続されている。メモリセル４４は、ビット線対４１、４２に接続されおり、このビット線対４１、４２は、入出力ラッチ回路６の出力ラッチ部６１に接続されている。
【００３９】
デコーダ５１から選択されたワード線５２に沿って送出され、第２のダミーセルアレイ３のダミーセル３４を介しダミービット線３１を通過した信号ｓｔｎに基づいて、タイミング制御回路７は、入出力ラッチ回路６の出力ラッチ部６１に入力するデータラッチ信号ＯＵＴＰＵＴ＿ＬＡＴＣＨ＿ＥＮＡＢＬＥの活性化タイミングを決定する。出力ラッチ部６１では、この決定された活性化タイミングで、メモリセルアレイ４内のメモリセル４４のデータ読み出しが開始される。出力ラッチ部６１から出力データＤＡＴＡ＿ＯＵＴが送出される。
【００４０】
また、デコーダ５１から選択されたワード線５２に沿って送出され、第１のダミーセルアレイ２のダミーセル２４を介しダミービット線２１を通過した信号ｓｔｆに基づいて、タイミング制御回路７は、入出力ラッチ回路６の出力ラッチ部６１に入力するデータラッチ信号ＯＵＴＰＵＴ＿ＬＡＴＣＨ＿ＥＮＡＢＬＥの非活性化タイミングを決定する。出力ラッチ部６１では、この決定された非活性化タイミングで、メモリセルアレイ４のメモリセル４４のデータ読み出しが終了する。
【００４１】
ここで、図６のタイミング制御回路７は、クロックパルス発生回路（ＣＰＧ）７１を備えており、後述するように、このクロックパルス発生回路７１により、タイミング制御回路７の上述した機能が実現される。
【００４２】
図７は、図６の半導体記憶装置に設けられるダミーセル２４を示す。図７に示したように、ダミーセル２４は、ワード線５２及びダミービット線対２１、２２に接続される。第１のダミーセルアレイ２は、ダミーセル２４と同様のダミーセルを複数個、ダミービット線対２１、２２に対し一列に接続することにより構成される。
【００４３】
同様に、ダミーセル３４も、図７のダミーセル２４と同様に構成されたものである。第２のダミーセルアレイ３は、ダミーセル３４と同様のダミーセルを複数個、ダミービット線対３１、３２に対し一列に接続することにより構成される、図８は、図６の半導体記憶装置のタイミング制御回路７に設けられるクロックパルス発生回路７１を示す。
【００４４】
図８のクロックパルス発生回路７１は、信号ｓｔｆが入力されるゲートを有するトランジスタ７３と、クロック信号ＣＫが入力されるゲートを有するトランジスタ７４と、インバータ列７２の最終段のインバータの出力が接続されたゲートを有するトランジスタ７５と、トランジスタ７３とトランジスタ７４に接続された入力を有するインバータ７６と、インバータ７６の出力信号及び信号ｓｔｎが入力されるＮＡＮＤゲート７７と、ＮＡＮＤゲート７７の出力信号が入力されるインバータ７８とから構成される。上述したデータラッチ信号ＯＵＴＰＵＴ＿ＬＡＴＣＨ＿ＥＮＡＢＬＥは、インバータ７８の出力信号としてクロックパルス発生回路７１から出力ラッチ部６１に送出される。
【００４５】
図９は、図６の半導体記憶装置における内部タイミング信号の生成方法を説明するためのタイミング図である。
【００４６】
図９において、（１）は半導体記憶装置１の各回路に送出されるクロック信号ＣＫの状態を示し、（２）は選択されたワード線の信号ＷＬの状態を示し、（３）は第２のダミーセルアレイ３のダミーセル３４からダミービット線３１に送出される信号ｄｂｌｎの状態を示し、（４）は第２のダミーセルアレイ３のダミーセル３４を介してダミービット線３１を通過し、インバータ３５から出力される信号ｓｔｎの状態を示し、（５）はメモリセルアレイ４のメモリセル４４からビット線４１に送出されるデータ信号ｂｌの状態を示し、（６）は第１のダミーセルアレイ２のダミーセル２４からダミービット線２１に送出される信号ｄｂｌｆの状態を示し、（７）は第１のダミーセルアレイ２のダミーセル２４を介してダミービット線２１を通過し、インバータ列２５、２６から出力される信号ｓｔｆの状態を示し、（８）はクロックパルス生成回路７１から入出力ラッチ回路６の出力ラッチ部６１に送出されるデータラッチ信号ＯＵＴＰＵＴ＿ＬＡＴＣＨ＿ＥＮＡＢＬＥの状態を示す。
【００４７】
次に、本発明の第２の実施態様に係る半導体記憶装置の構成について、図１０を用いて説明する。図１０において、図４の半導体記憶装置１の構成要素と同一の構成要素には同じ参照符号を付し、該当する構成要素の構成、作用、機能等は同一であるので、重複する説明は省略する。
【００４８】
図１０の半導体記憶装置１Ａは、第１のダミーセルアレイ２Ａ、第２のダミーセルアレイ３、メモリセルアレイ４、デコーダ列５、入出力ラッチ回路６、およびタイミング制御回路７Ａを備えている。半導体記憶装置１Ａは、例えば、センスアンプをもたないＳＲＡＭであり、本発明によるセルフタイムド方式を適用したものである。第１のダミーセルアレイ２Ａは、メモリセルアレイ４のほぼ中央の箇所に配設されたダミービット線対に接続されている。第２のダミーセルアレイ３は、メモリセルアレイ４に対しデコーダ列５に最も近い箇所に配設されたダミービット線対に接続されている。
【００４９】
この実施形態におけるデータラッチ信号の活性化タイミングは、次のように決定される。すなわち、デコーダ列５から選択されたワード線に沿って送出され、第２のダミーセルアレイ３内の該当ダミーセルを介しダミービット線を通過した信号に基づいて、タイミング制御回路７Ａは、入出力ラッチ回路６の該当出力ラッチ部に入力するデータラッチ信号の活性化タイミングを決定する。該当出力ラッチ部では、この決定された活性化タイミングで、メモリセルアレイ４内の該当メモリセルのデータ読み出しが開始される。
【００５０】
この実施形態におけるデータラッチ信号の非活性化タイミングは、次のように決定される。すなわち、デコーダ列５から選択されたワード線に沿って送出され、第１のダミーセルアレイ２Ａ内の該当ダミーセルを介しダミービット線を通過した信号に基づいて、タイミング制御回路７Ａは、入出力ラッチ回路６の該当出力ラッチ部に入力するデータラッチ信号の非活性化タイミングを決定する。該当出力ラッチ部では、この決定された非活性化タイミングで、メモリセルアレイ４内の該当メモリセルのデータ読み出しが終了する。
【００５１】
図１０の実施形態において、メモリセルアレイ４のほぼ中央の箇所に配設された第１のダミーセルアレイ２Ａの該当ダミーセルからの読み出しデータは、入出力ラッチ回路６の全ての入出力ブロックのほぼ半分に相当するワード線方向の長さの経路を往復するため、デコーダ列５から最も遠い箇所の入出力ブロックに対応する位置のメモリセルの読み出しタイミングよりも遅くなっている。したがって、第１のダミーセルアレイ２Ａの位置でも十分タイミングマージンが確保できる。但し、第１のダミーセルアレイ２Ａは、必ずしも、メモリセルアレイ４の中央に置く必要はない。更にデコーダ列５からより遠い箇所に、第１のダミーセルアレイ２Ａを配置すれば、より大きいタイミングマージンが得られる。
【００５２】
上述の各実施形態では、センスアンプをもたない半導体記憶装置（ＳＲＡＭ等）の場合におけるデータラッチ信号の活性化タイミング信号を例として説明したが、センスアンプをもつ半導体記憶装置の場合におけるセンスアンプ活性化信号やその他の信号についても本発明のセルフタイムド方式は適用可能である。
【００５３】
（付記１）
メモリセルアレイと、デコーダと、入出力ラッチ回路を有する半導体記憶装置において、前記メモリセルアレイに対し前記デコーダからワード線方向に異なる箇所に配設された複数対のダミービット線と、前記ダミービット線の一方の対に接続された第１のダミーセルアレイと、前記ダミービット線の他方の対に接続された第２のダミーセルアレイと、前記デコーダから送出され、前記第１のダミーセルアレイの該当ダミーセルを介し前記ダミービット線を通過した第１の信号、及び前記デコーダから送出され、前記第２のダミーセルアレイの該当ダミーセルを介し前記ダミービット線を通過した第２の信号に基づいて、前記入出力ラッチ回路に対する内部制御信号のタイミングを制御するタイミング制御回路とを備えることを特徴とする半導体記憶装置。
【００５４】
（付記２）  前記第１のダミーセルアレイを前記メモリセルアレイの前記デコーダに最も近い箇所に配設し、前記第２のダミーセルアレイを前記メモリセルアレイの前記デコーダから最も遠い箇所に配設したことを特徴とする付記１記載の半導体記憶装置。
【００５５】
（付記３）  前記タイミング制御回路は、前記入出力ラッチ回路の該当出力ラッチ部に入力するデータラッチ信号の活性化タイミングを、前記第１のダミーセルアレイの該当ダミーセルから送出されたデータ読出信号に基づいて決定することを特徴とする付記２記載の半導体記憶装置。
【００５６】
（付記４）  前記タイミング制御回路は、前記入出力ラッチ回路の該当出力ラッチ部に入力するデータラッチ信号の非活性化タイミングを、前記第２のダミーセルアレイの該当ダミーセルから送出されたデータ読出し信号に基づいて決定することを特徴とする付記２記載の半導体記憶装置。
【００５７】
（付記５）  前記半導体記憶装置をセンスアンプをもたないＳＲＡＭとして構成したことを特徴とする付記１記載の半導体記憶装置。
【００５８】
（付記６）  前記第１のダミーセルアレイを前記メモリセルアレイの前記デコーダに最も近い箇所に配設し、前記第２のダミーセルアレイを前記メモリセルアレイのほぼ中央の箇所に配設したことを特徴とする付記１記載の半導体記憶装置。
【００５９】
（付記７）  前記タイミング制御回路は、前記入出力ラッチ回路の該当出力ラッチ部に入力するデータラッチ信号の活性化タイミングを、前記第１のダミーセルアレイの該当ダミーセルから送出されたデータ読出信号に基づいて決定することを特徴とする付記６記載の半導体記憶装置。
【００６０】
（付記８）  前記タイミング制御回路は、前記入出力ラッチ回路の該当出力ラッチ部に入力するデータラッチ信号の非活性化タイミングを、前記第２のダミーセルアレイの該当ダミーセルから送出されたデータ読出し信号に基づいて決定することを特徴とする付記６記載の半導体記憶装置。
【００６１】
（付記９）  前記第１のダミーセルアレイが接続されたダミービット線対に偶数個のインバータを配設し、前記第２のダミーセルアレイが接続されたダミービット線対に奇数個のインバータを配設したことを特徴とする付記２記載の半導体記憶装置。
【００６２】
（付記１０）  前記第１のダミーセルアレイが接続されたダミービット線対に偶数個のインバータを配設し、前記第２のダミーセルアレイが接続されたダミービット線対に奇数個のインバータを配設したことを特徴とする付記６記載の半導体記憶装置。
【００６３】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、内部制御信号の活性化タイミングを第１のダミーセルアレイの該当ダミーセルを介しダミービット線を通過した信号のタイミングで行なっているために、従来例の課題であった、過大なタイミングマージンの設定を回避できる。したがって、高速化が可能である。内部制御信号の非活性化タイミングを第２のダミーセルアレイの該当ダミーセルを介しダミービット線を通過した信号のタイミングで行なっている。第２のダミーセルアレイの該当ダミーセルのリードデータは全てのメモリセルより遅い。したがって、従来例の課題であった、タイミングマージンが無くなる危険性がない。また、内部制御信号の非活性化タイミングを第２のダミーセルアレイの該当ダミーセルの該当ダミーセルを介してダミービット線を通過した信号のタイミングで行なっているために、メモリセルアレイの構成が変化しても、最適なタイミングを決定することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置における内部タイミング信号を生成するための構成例を示すブロック図である。
【図２】図１の従来例における内部タイミング信号の生成方法を説明するためのタイミング図である。
【図３】従来の半導体記憶装置における内部タイミング信号を生成するための別の構成例を示すブロック図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。
【図５】図４の半導体記憶装置における内部タイミング信号の生成方法を説明するためのタイミング図である。
【図６】図４の半導体記憶装置におけるダミービット線とダミーセルの構成を示す図である。
【図７】図６の半導体記憶装置に設けられるダミーセルを示す回路図である。
【図８】図６の半導体記憶装置に設けられるクロックパルス発生回路を示す回路図である。
【図９】図６の半導体記憶装置における内部タイミング信号の生成方法を説明するためのタイミング図である。
【図１０】本発明の第２の実施態様に係る半導体記憶装置の構成を示す図である。
【符号の説明】
１、１Ａ  半導体記憶装置
２、２Ａ  第１のダミーセルアレイ
３  第２のダミーセルアレイ
４  メモリセルアレイ
５  デコーダ
６  入出力ラッチ
７、７Ａ  タイミング回路
１０、１０Ａ  従来の半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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