(57)【要約】　　　（修正有）【課題】ノーマルバンク構造を利用してインターリービング方式によってデータを入出力するＤＲＡＭにおいて、データアクセスパターンに関係なしに高速にデータ入出力が可能なＤＲＡＭを提供する。【解決手段】ノーマルバンクと実質的に同じアクセス方式を有する２個のキャッシュバンク２００、３００を備え、制御部４００は、相互異なるノーマルバンクに対する交互的な読み出しアクセスがある場合には、インターリーブ方式で該当データを出力するように制御し、一つのノーマルバンクに対する連続的な読み出しアクセスがある場合には、選択されたノーマルバンクから該当データを出力及び第１、または第２キャッシュバンク２００、３００に移動させるように制御する。【選択図】　　　図１
2004055112.tif 000002
【特許請求の範囲】
【請求項１】
複数のノーマルバンクと、
前記ノーマルバンクと実質的に同じアクセス方式を有し、読み出し動作の際に選択されたノーマルバンクとデータを選択的に格納するための少なくとも一つのキャッシュバンクと、
前記選択されたノーマルバンクに対する連続的な読み出し命令がある場合、前記ノーマルバンクと前記キャッシュバンクに対するアクセスを制御するための制御手段と
を備えることを特徴とするＤＲＡＭ。
【請求項２】
前記ノーマルバンクと前記キャッシュバンクとは、実質的に同じセルアレイを有することを特徴とする請求項１に記載のＤＲＡＭ。
【請求項３】
複数のノーマルバンクと、
前記ノーマルバンクと実質的に同じアクセス方式を有する第１及び第２キャッシュバンクと、
相互異なるノーマルバンクに対する交互的な読み出しアクセスがある場合には、インターリーブ方式で該当データを出力するように制御し、一つのノーマルバンクに対する連続的な読み出しアクセスがある場合には、選択されたノーマルバンクから該当データを出力及び前記第１、または第２キャッシュバンクに移動させるように制御するための制御手段と
を備えることを特徴とするＤＲＡＭ。
【請求項４】
前記制御手段は、
前記選択されたノーマルバンクの前記該当データに対する読み出しアクセスがある場合には、前記第１、または第２キャッシュバンクに移動された前記データを出力及び前記選択されたノーマルバンクに移動させるように制御することを特徴とする請求項３に記載のＤＲＡＭ。
【請求項５】
前記制御手段は、
アドレス信号に対応するデータが前記キャッシュバンクにあるか否かを比較するためのアドレス比較部と、
前記アドレス比較部で比較された結果によって、前記キャッシュバンクのデータアクセスを制御するか、または前記ノーマルバンクのデータアクセスを制御するためのアクセスコントローラと、
前記アクセスコントローラを制御するためのコマンドデコーダーと
を備えることを特徴とする請求項１に記載のＤＲＡＭ。
【請求項６】
前記アドレス比較部は、
前記アドレス信号を入力されて複数個の前記バンクの何れか一つに対応するバンクアドレスと、一つのバンク内に備えられた複数個の単位セルの何れか一つに対応するセルアドレスに区分して出力するための入力部と、
前記バンクアドレス及び前記セルアドレスを入力されて、前記キャッシュバンクの格納されたデータに対応するバンクアドレス及びセルアドレスと比較するための比較部と
を備えることを特徴とする請求項５に記載のＤＲＡＭ。
【請求項７】
前記入力部から出力される前記バンクアドレス及び前記セルアドレスをクロックに同期させて、前記比較部に出力するための第１フリップフロップ手段と、
前記第１フリップフロップから出力される前記セルアドレスをデコーディングして、前記比較部に出力するためのプリデコーダーと
前記プリデコーダーから出力されるセルアドレス及び前記第１フリップフロップから出力される前記バンクアドレスを前記クロックに同期させて出力するための第２フリッププロップ手段と、
前記比較部の出力信号をラッチして、前記クロックに同期させて出力させるための第３フリッププロップ手段と
をさらに備えることを特徴とする請求項６に記載のＤＲＡＭ。
【請求項８】
前記アクセスコントローラは、
前記第３フリッププロップに出力される信号を現在クロックで前記ノーマルバンク及び前記キャッシュバンクを制御するための判断信号に用い、
前記比較部から出力される信号を次のクロックで前記ノーマルバンク及び前記キャッシュバンクを制御するための判断信号に用い、
前記第１フリッププロップから出力するバンクアドレスを次のクロックでのデータアクセスのためのバンクアドレス信号に用い、
前記第２フリッププロップから出力するバンクアドレス信号を現在クロックでのデータアクセスのためのバンクアドレスに用いる
ことを特徴とする請求項７に記載のＤＲＡＭ。
【請求項９】
前記アクセスコントローラにおいて、前記ノーマルバンク、または前記キャッシュバンクを制御するためのデータ制御信号と、前記第２フリッププロップから出力される前記セルアドレス及び前記バンクアドレスの出力タイミングを合せるための出力ラッチ部とをさらに備えることを請求項７に記載の特徴とするＤＲＡＭ。
【請求項１０】
入力される制御信号を前記第１フリッププロップの出力信号と同期させて、前記コマンドデコーダーに出力するための第４フリッププロップ手段と、
前記コマンドデコーダーの出力信号を前記第２フリッププロップの出力信号と同期させるため、前記コマンドデコーダーの出力信号をラッチして前記アクセスコントローラに出力するための第５フリッププロップ手段と
をさらに備えることを特徴とする請求項９に記載のＤＲＡＭ。
【請求項１１】
前記複数個のバンクは、
各々単位セルに格納された信号を増幅するためのセンスアンプ部を複数個備え、
前記センスアンプ部は、
前記バンクに備えられた複数の単位セルの何れか一つの単位セルに連結されたビットラインに印加された信号をセンシングして増幅するためのセンスアンプと前記センスアンプと前記単位セルとを短絡、または絶縁させるか、または前記ビットラインをプリチャージさせるためのプリチャージ手段と
前記センスアンプを介して前記単位セルにデータを格納するためのデータパスを提供するデータ入力手段と、
前記センスアンプを介して増幅された前記単位セルに格納されたデータを出力するためのデータパスを提供するデータ出力手段と
を備えることを特徴とする請求項１に記載のＤＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特に、複数のノーマルバンクを利用して高速にデータを入出力させることのできるダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、以下、ＤＲＡＭという）装置に関する。
【０００２】
【従来の技術】
近年、中央処理処置（ＣＰＵ）の動作速度は、ＤＲＡＭの動作速度をより速いほどに著しく向上しており、その結果、ＤＲＡＭの動作速度が中央処理処置の動作速度より相対的に遅いため、種々の問題点が生じている。このような問題点を解消するため、より高速にデータを入出力するための多様な構造のＤＲＡＭが開発されている。
【０００３】
まず、ＤＲＡＭのアクセス時間は、ワードラインとビットラインの抵抗成分（Ｒｅｓｉｓｔａｎｃｅ）及びキャパシタンス成分（Ｃａｐａｃｉｔａｎｃｅ）などのような物理的定数により大きく影響を受けて決定されるので、これを低減することが考えられる。しかし、単位セルアレイのサイズを低減して、抵抗成分やキャパシタンス成分などの物理的定数を低減させると、アクセスタイムは低減するが、これはセル効率（Ｃｅｌｌ　Ｅｆｆｉｃｉｅｎｃｙ）を低くするため、限界がある方法である。
【０００４】
一方、高速入出力のために複数個のバンクから構成され、かつインターリーブモード（Ｉｎｔｅｒｌｅａｖｅ　Ｍｏｄｅ）で動作されるＤＲＡＭ、すなわちノーマルバンクＤＲＡＭが開発された。
【０００５】
インターリーブモードを用いるノーマルバンクＤＲＡＭとは、一定時間内に多くのデータを伝送するためのバンクインターリービング（Ｂａｎｋ　Ｉｎｔｅｒｌｅａｖｉｎｇ）方法を用いるが、複数個のバンク（Ｂａｎｋ）構造に分離して、メモリコントローラ（Ｃｏｎｔｒｏｌｌｅｒ）が各々のバンクから連続的にデータが得られるようにする方法である。すなわち、一つのバンクからデータを出力し再格納する瞬間にも隣接したバンクからデータが連続的に出力されて、外部から見ると、再格納する時間なしに連続的にデータが出力されているように見えるようにすることである。
したがって、ノーマルバンクＤＲＡＭでは、各バンクが各々のローデコーダーとカラムデコーダーを独立的に有し、他のバンクと独立的に動作するようになる。
【０００６】
しかし、インターリビングモードのノーマルバンク構造のＤＲＡＭにおいても同一バンクに連続的にアクセスが集中する場合には、高速にデータを入出力できないという問題点をある。すなわち、入出力されるデータのパターンによってＤＲＡＭのアクセス速度が大きく影響を受けるようになるのである。
【０００７】
一方、もう一つの方法に、相対的に高速で動作するＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）キャッシュバンクをＤＲＡＭに集積してキャッシュヒット（Ｃａｃｈｅ　Ｈｉｔ）時にアクセス時間を低減させる構造が提案された。
【０００８】
しかし、ＳＲＡＭキャッシュバンクを集積してＤＲＡＭを製造するようになると、ＤＲＡＭの全体面積が大きく増加することになる。通常、同じ容量のＤＲＡＭに比べて、ＳＲＡＭは４倍の面積を有するためである。また、データアクセスの際にキャッシュミスが発生すると、以前のような方法によりデータ入出力が行われ、これもデータアクセスパターンによってＤＲＡＭのアクセス速度が大きく影響を受ける問題点がある。
【０００９】
前記問題点を改善するため、破壊的読み出しアーキテクチャー（Ｄｅｓｔｒｕｃｔｉｖｅ−Ｒｅａｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ）及びシングル端直接センシング（Ｓｉｎｇｌｅ−Ｅｎｄｅｄ　Ｄｉｒｅｃｔ　Ｓｅｎｓｉｎｇ　Ｓｃｈｅｍｅ）が紹介されているが、依然として同一バンクを続けてアクセスする際にバンクアクセスパネルティー（Ｐａｎａｌｔｙ）が発生する問題点がある（例えば、非特許文献１参照）。
【００１０】
【非特許文献１】
Ｃｈｏｒｎｇ−Ｌｉｉ　Ｈｗａｎｇ、外９人、“Ａ　２．９ｎｓ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｃｙｃｌｅ　Ｅｍｂｅｄｄｅｄ　ＤＲＡＭ　ｗｉｔｈ　ａ　Ｄｅｓｔｒｕｃｔｉｖｅ−Ｒｅａｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ”、２００２　Ｓｙｍｐｏｓｉｕｍ　Ｏｎ　ＶＬＳＩ　ｃｉｒｃｕｉｔ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ
【００１１】
【発明が解決しようとする課題】
そこで、本発明は、ノーマルバンク構造を利用してインターリビング方式でデータを入出力するＤＲＡＭにおいて、データアクセスパターンに関係なしに高速にデータ入出力可能なＤＲＡＭを提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記のような目的を達成するため、本発明は、複数のノーマルバンクと、前記ノーマルバンクと実質的に同じアクセス方式を有し、読み出し動作の際に選択されたノーマルバンクとデータを選択的に格納するための少なくとも一つのキャッシュバンクと、前記選択されたノーマルバンクに対する連続的な読み出し命令がある場合、前記ノーマルバンクと前記キャッシュバンクに対するアクセスを制御するための制御手段とを備えるＤＲＡＭを提供する。
【００１３】
また、本発明は、複数のノーマルバンクと、前記ノーマルバンクと実質的に同じアクセス方式を有する第１及び第２キャッシュバンクと、相互異なるノーマルバンクに対する交互的な読み出しアクセスがある場合には、インターリーブ方式で該当データを出力するように制御し、一つのノーマルバンクに対する連続的な読み出しアクセスがある場合には、選択されたノーマルバンクから該当データを出力及び前記第１、または第２キャッシュバンクに移動させるように制御するための制御手段とを備えるＤＲＡＭを提供する。
【００１４】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付する図面を参照しながら説明する。
【００１５】
図１は、本発明の好ましい実施例に係るＤＲＡＭのブロック構成図である。
【００１６】
図１を参照して述べると、本発明によるＤＲＡＭは、複数のノーマルバンク１００と、ノーマルバンク１００と実質的に同じアクセス方式を有し、読み出し動作の際に選択されたノーマルバンク（例えば、Ｂａｎｋ０）とデータを選択的に格納するための少なくとも一つのキャッシュバンク２００、３００と選択されたノーマルバンク（例えば、Ｂｎａｋ０）に対する連続的な読み出し命令がある場合、ノーマルバンク（例えば、Ｂａｎｋ０）とキャッシュバンク２００、３００に対するアクセスを制御するための制御部４００を備える。
【００１７】
また、本発明は、ノーマルバンクと実質的に同じアクセス方式を有する２個のキャッシュバンク２００、３００を備え、制御部４００は、相互異なるノーマルバンクに対する交互的な読み出しアクセスがある場合には、インターリーブ方式で該当データを出力するように制御し、一つのノーマルバンクに対する連続的な読み出しアクセスがある場合には、選択されたノーマルバンクから該当データを出力及び第１、または第２キャッシュバンク２００、３００に移動させるように制御する。
【００１８】
図２は、図１に示すＤＲＡＭにおいて、ノーマルバンク部１００とキャッシュバンク部６００とを示すブロック構成図である。
【００１９】
図２を参照して述べると、ノーマルバンク部１００は、アドレス信号に対応する一つのバンクの単位セルにデータを格納するため、データラッチ及びバッファー役割をする格納バッファー１１１、１１３、１１５と、データ出力の際に増幅して出力するためのデータ出力センスアンプ１１２、１１４、１１６と、単位セルとセンスアンプなどから構成されて独立的に入出力できる複数個のバンク１１０ないし１６０を備える。
【００２０】
また、キャッシュバンク部６００は、ノーマルバンク部１００の一つのバンクのような構造の第１、第２キャッシュバンク２００、３００と、ノーマルバンク部１００から出力されるデータをラッチして、制御部４００の制御信号によって第１キャッシュバンク２００、または第２キャッシュバンク３００に伝達するためのラッチ２２０、２４０、２６０と、第１及び第２キャッシュバンク２００、３００から出力されるデータを増幅して、ノーマルバンク部１００、または外部に出力するためのデータ出力センスアンプ２１０、２３０、２５０を備える。第１及び第２キャッシュバンクは、バンクと同じデータ格納容量を有する。
【００２１】
また、各バンクＢａｎｋ０ないしＢａｎｋＮ、またはキャッシュバンク２００、３００にデータが格納される際に、タイミング同期のために、各種の制御信号／ＷＥ、ＢＡ、ＣＡによって動作するマルチプレックサ１１７、１１８、１１９、２７０、２８０が備えられている。
【００２２】
図３は、図１に示すＤＲＡＭにおいて、制御部を示すブロック構成図である。
【００２３】
図３を参照して述べると、制御部４００は、アドレス信号（ｂａｎｋ　ａｄｄｒｅｓｓ及びｒｏｗ　ａｄｄｒｅｓｓ）に対応するデータが第１及び第２キャッシュ２００、３００にあるか否かを比較するためのアドレス比較部４４０と、アドレス比較部４４０で比較された結果によって第１及び第２キャッシュバンク２００、３００のデータアクセスを制御するための信号ＣＲＲ、ＣＦＲ、ＣＦＷを出力するか、またはノーマルバンク部１００のアクセスを制御するための制御信号ＢＲＲ、ＢＦＲ、ＢＦＷを出力するためのアクセスコントローラ４５０と、制御信号／ＣＳ、／ＷＥ、／ＯＥを入力されてアクセスコントローラ４５０を制御するためのコマンドデコーダー４２０とを備える。
【００２４】
また、アドレス比較部４４０は、アドレス信号を入力されて複数個の前記バンクの何れか一つに対応するバンクアドレスｂａと、一つのバンク内に備えられた複数個の単位セルの何れか一つに対応するセルアドレスｒａとに区分して出力するための入力部４４２と、バンクアドレスｂａ及びセルアドレスｒａを入力されて、キャッシュバンク部６００の格納されたデータに対応するバンクアドレス及びセルアドレスと比較するための比較部４４１を備える。
【００２５】
また、アドレス比較部４４０は、入力部４４２から出力されるバンクアドレスｂａ及びセルアドレスｒａをクロックｃｋに同期させて比較部４４１に出力するための第１フリッププロップ４１２と、第１フリッププロップ４１２から出力されるセルアドレスｂａをデコーディングして、比較部４４１に出力するためのプリデコーダー４３０と、プリデコーダー４３０から出力されるセルアドレスｂａ及び第１フリッププロップ４１２から出力されるバンクアドレスｂａをクロックｃｋに同期させて出力するための第２フリッププロップ４１２と、比較部４４１の出力信号ｎｅｘｔ　ｈｉｔ／ｍｉｓｓをラッチしてクロックｃｋに同期させて出力させるための第３フリッププロップ４１５をさらに備える。
【００２６】
ここでアクセスコントローラ４５０は、第３フリッププロップ４１３に出力される信号ｃｕｒｒｅｎｔ　ｈｉｔ／ｍｉｓｓを現在クロックにおいてノーマルバンク部１００及びキャッシュバンク部６００を制御するための判断信号に用い、比較部４４１から出力される信号ｎｅｘｔ　ｈｉｔ／ｍｉｓｓを次のクロックでノーマルバンク部１００及びキャッシュバンク部６００を制御するための判断信号に用い、第１フリッププロップ４１２から出力するバンクアドレスｎｅｘｔ　ｂａを次のクロックでのデータアクセスのためのバンクアドレス信号として用い、第２フリッププロップ４１３から出力するバンクアドレス信号ｃｕｒｒｅｎｔ　ｂａを現在クロックでのデータアクセスのためのバンクアドレスとして用いる。
【００２７】
また、制御部４００は、アクセスコントローラ４５０においてノーマルバンク部１００、またはキャッシュ部６００を制御するためのデータ制御信号ＣＲＲ、ＣＦＲ、ＣＦＷと、第２フリッププロップ４１２から出力されるセルアドレスｒａ及びバンクアドレスｂａの出力タイミングを合せるための出力ラッチ部４６０をさらに備える。出力ラッチ部４６０は、２個のフリッププロップ４１６、４１７から構成される。
【００２８】
また、制御部４００は、制御信号／ＣＳ、／ＷＥ、／ＯＥ．．を第１フリッププロップ４１２の出力信号と同期させるため、制御信号／ＣＳ、／ＷＥ、／ＯＥ．．をラッチして、コマンドデコーダー４２０に出力するための第４フリッププロップ４１１と、コマンドデコーダー４２０の出力信号を第２フリッププロップ４１３の出力信号と同期させるため、コマンドデコーダー４２０の出力信号をラッチしてアクセスコントローラ４５０に出力するための第５フリッププロップ４１４をさらに備える。
【００２９】
図４は、図１に示すＤＲＡＭにおいて、各々のバンクに備えられるセンサアンプ部を示す回路図である。
【００３０】
図４を参照して述べると、センスアンプ部は、セルアレイ５００を構成する複数の単位セルの何れか一つの単位セルに連結されたビットラインＢＬ、／ＢＬに印加された信号をセンシングして増幅するためのセンスアンプ５２０と、センスアンプ５２０とセルアレイ５００を短絡、または絶縁させ、ビットラインＢＬ、／ＢＬをプリチャージさせるためのプリチャージ部５１０と、センスアンプ５２０を介してセルアレイ５００の単位セルにデータを格納するためのデータパスを提供するデータ入力部５３０と、センスアンプ５２０を介して増幅された信号を出力するためのデータ出力部５４０を備える。
【００３１】
図５ないし図１２は、図１に示すＤＲＡＭの動作を示す波形図である。
【００３２】
以下、図１ないし図１２を参照しながら本発明に対する動作を説明する。
【００３３】
本発明で提示するＤＲＡＭは、ノーマルバンク構造であるため、連続したアクセスが相互異なるバンクに対するものであると、２−ｗａｙインターリービング（Ｉｎｔｅｒｌｅａｖｉｎｇ）動作によって、一つのバンクからデータが出力され再格納し、再格納タイミングでは異なるバンクから直ちにデータが連続的に出力される。したがって、従来の一般のＤＲＡＭに比べてインターリービング動作をするＤＲＡＭのアクセス時間は、従来のアクセス時間ｔＲＣの半分となる。
【００３４】
図５は、バンクを異なるようにしてデータをアクセスする場合、インターリービング動作をしない時のデータ出力に関するＤＲＡＭの動作波形図であり、図６は、バンクを異なるようにしてデータをアクセスする場合、インターリービング動作をした時のデータ出力に関するＤＲＡＭの動作波形図である。
【００３５】
図５を参照して一般的なＤＲＡＭの動作を述べると、第１読み出し命令語ＲＤ０が入力されると、第１アドレスＡＤ０に該当する第１データＤ０が第１バンクから出力され、次いで第２読み出し命令語ＲＤ１が入力されると、第２アドレスＡＤ１に該当する第２データＤ１が第１バンクから出力する。この場合、データ出力に必要な時間は、出力する時間と再格納する時間とを含んで‘ｔＲＲ’であることが分かる。ここで、ｔＲＲは一般的なＤＲＡＭにおけるデータ出力に必要な時間を示す。
【００３６】
次いで、図６を参照しながらインターリービング動作の際のＤＲＡＭの動作を述べると、第１読み出し命令語ＲＤ０が入力されると、第１アドレスＡＤ０に該当する第１データＤ０が第１バンクから出力され、次いで、第２読み出し命令語ＲＤ１が入力されると、第２アドレスＡＤ１に該当する第２データＤ１が第２バンクから出力される。次いで、第３読み出し命令語ＲＤ２が入力されると、第３アドレスＡＤ２に該当する第３データＤ２がさらに第１バンクから出力される。ここでは、第１データＤ０が出力され、直ちに第２データＤ１及び第３データｄａｔ２が連続して出力されるため、データ出力に必要な時間は０．５ｔＲＲである。これは、一つのバンクで再格納する時間の間、他のバンクから続いてデータが出力されるためである。このように、バンクを交互にデータを出力する時には、インターリービングモードで動作して、データ出力に必要な時間を０．５ｔＲＲとなるようにする。
【００３７】
しかし、上述したように、データアクセスパターンが一つのバンクのみを続いてアクセスする場合には、インターリービング動作の時であっても図５のようにデータ出力時間はｔＲＲであるしかない。
【００３８】
本発明では、これに対して連続したアクセスが同一バンクに対するものである場合にも、アクセスタイムを‘１／２ｔＲＲ’以下に維持するため、ノーマルバンク部の一つのバンクと同じ構造を有するキャッシュバンクを２個備え、データを速く出力するための命令語であるマイクロコアオペレーション（Ｍｉｃｒｏ　Ｃｏｒｅ　Ｏｐｅｒａｔｉｏｎ）を提案する。
【００３９】
一般のＤＲＡＭにおいて、読み出し命令語に対する動作は、ワードラインアクチベーション（Ｗｏｒｄ　Ｌｉｎｅ　Ａｃｔｉｖａｔｉｏｎ）−＞チャージシェアリング（Ｃｈａｒｇｅ　Ｓｈａｒｉｎｇ）−＞センシング（Ｓｅｎｓｉｎｇ）−＞再格納（Ｒｅｓｔｏｒｉｎｇ）−＞プリチャージ（Ｐｒｅ−ｃｈａｒｇｉｎｇ）からなる。
【００４０】
本発明で提案するマイクロコアオペレーションは、ワードアクティベーション−＞チャージシェアリング−＞センシング‐＞プリチャージ動作から構成される高速読み出し命令語（ｆａｓｔ　Ｒｅａｄ、以下、ｔＦＲという）と、ワードラインアクティベーション−＞格納−＞プリチャージから構成される高速格納命令語（ｆａｓｔ　Ｗｒｉｔｅ、以下、ｔＦＷという）からなる。
【００４１】
まず、読み出し命令語及びアドレスが入力されると、これに該当するデータは、高速読み出し命令語ｔＦＲの動作によりデータが出力される。高速読み出し命令語ｔＦＲは、データを再格納しないため、ビットラインは、チャージシェアリング状態を維持しながらセンスアンプのみ動作すると良いので、連続してデータを読み出すことができる。すなわち、再格納する時間がないため、インターリービングモードにおけるデータ出力時間である「０．５ｔＲＲ」時間内にデータを出力させることができる。
【００４２】
この場合、一度読み出したデータがセルに再格納されずデータが破壊されるが、このデータは、読み出した瞬間に高速格納命令語ｔＦＷの動作により備えられたキャッシュバンクに格納されてデータを格納させる。
【００４３】
一方、データを格納することには読み出すことより通常多くの時間が必要であるため、高速読み出し命令語ｔＦＲよりは高速格納命令語ｔＦＷが多くの時間が必要となる。したがって、本発明によってＤＲＡＭでは設計の際に、ｔＦＲ＜＝ｔＦＷ＜＝１／２ｔＲＲの条件が満足するように構成する。
【００４４】
図７は、本発明によって上述した高速読み出し命令語及び高速格納命令語を用いて、データを連続的に一つのバンクに出力する時の動作波形図である。
【００４５】
図７を参照しながら述べると、第１読み出し命令語ＲＤ０が入力されると、第１セルアドレスＡＤ０に該当する第１データＤ０が第１バンクから出力されるが、この場合には高速読み出し命令語ｔＦＲによって再格納なしにデータＤ０を出力させ、一方ではそのデータＤ０は、高速格納命令語ｔＦＷ動作によって備えられたキャッシュバンクに移動（ｍｏｖｅ）されて格納される。ここで、セルアドレスＡＤ０ないしＡＤ１１とは、一つのバンク内のアドレスをいう。
【００４６】
次いで、入力された第２読み出し命令語ＲＤ１によって第２セルアドレスＡＤ１に該当する第２データＤ１を出力させる。この場合には、続いてデータを出力させる必要がないため、以前の読み出し命令語の動作によって再格納動作をする。ここで、ＭＡＸ（ｔＦＷ、０．５＊ｔＲＲ）は、高速格納命令語ｔＦＷに対する動作時間は、０．５ｔＲＲより小さい値となるようにするということを示す。
【００４７】
図８は、第１バンクからデータを連続して出力した後、同じデータを再び連続して出力するため、キャッシュバンクからデータを出力する時の動作波形図であるが、連続したデータが同じキャッシュバンクにある時の動作を示す。
【００４８】
図８を参照して述べると、第１読み出し命令語ＲＤ０が入力されると、第１セルアドレスＡＤ０に該当する第１データＤ０が第１キャッシュバンクから出力される。
ここで制御部４００は、第１セルアドレスＡＤ０を入力されて、キャッシュバンクヒット、またはミスを判断して第１キャッシュバンクを制御し、これによって第１データＤ０は、第１キャッシュバンクから出力するようになり、次いで第２読み出し命令語ＲＤ１により第２セルアドレスＡＤ１に該当する第２データＤ１も第１キャッシュバンクから出力される。
【００４９】
この場合、出力された第１データＤ０に続いて入力される第２読み出し命令語ＲＤ１によって第２セルアドレスＡＤ１に該当する第２データＤ１も第１キャッシュバンクにある場合（第１キャッシュバンクで連続してヒットされた場合）には、先に出力した第１データＤ０を再格納できる時間がないので、第１データＤ０が出力されると同時に上述した高速格納命令語ｔＦＷ動作によって、本来格納されていた第１バンクに第１データを再移動（ｍｏｖｅ　ｂａｃｋ）させ、次いで第２データＤ１を出力する。第２データは、正常な再格納をすることができる。したがって、第１キャッシュバンクから連続してデータが出力される場合にも、「０．５ｔＲＲ」時間内にデータを出力させることができる。
【００５０】
前記のように動作するため、図３に示す制御部４００の比較部４４０では、次の動作に関するアドレスｎｅｘｔ　ｂａ、ｎｅｘｔ　ｒａを入力され、現在のアドレスに対するヒットとミス判断ｃｕｒｒｅｎｔ　ｈｉｔ／ｍｉｓｓ及び次のアドレスのヒットとミス判断ｎｅｘｔ　ｈｉｔ／ｍｉｓｓを同時に進行してコントローラ４５０に出力し、コントローラ４５０ではバンクに対する制御信号ＢＲＲ、ＢＦＲ、ＢＲＷとキャッシュバンクに対する制御信号ＣＲＲ、ＣＦＲ、ＣＦＷを各命令語に対する動作の際に同時にキャッシュバンク部６００及びノーマルバンク部１００に出力するようになる。
【００５１】
図９は、一つのバンクで連続されたデータをアクセスする場合、一つのデータはバンクから、一つのデータはキャッシュバンクから出力する場合、バンクとキャッシュバンクとの間のインターリービングを示す動作波形図である。
【００５２】
図９を参照しながら述べると、第１読み出し命令語ＲＤ０が入力されると、第１セルアドレスＡＤ０に該当する第１データＤ０が第１バンクから出力される。次いで、第２読み出し命令語ＲＤ１が入力されると、第２セルアドレスＡＤ１に該当するデータＤ１は、第１キャッシュバンクから出力される。この場合には、高速読み出し命令語ｔＦＲ及び高速格納命令語ｔＦＷで動作する必要なしに各々再格納動作をしても、外部ではデータが０．５ｔＲＲ時間に連続して出力されるように見える。
【００５３】
図１０は、連続した４回のアクセスが一つのバンクで起き、次いで、また同じバンクで４回の連続アクセスが起きる時の動作波形図である。ここで、第１読み出し命令語ないし第８読み出し命令語ＲＤ０ないしＲＤ７は、全て一つのバンクに対するアクセス命令語である。
【００５４】
図１０を参照して述べると、第１読み出し命令語ＲＤ０が入力されると、第１セルアドレスＡＤ０に該当する第１データＤ０が高速読み出し命令語ｔＦＲによって第１バンクから出力され、これと同時に高速格納命令語ｔＲＷによって、第１キャッシュバンクに第１データＤ０が移動（ｍｏｖｅ）する。次いで、第２読み出し命令語ＲＤ０、第３読み出し命令語ＲＤ１によって第２及び第３データＤ１、Ｄ２が高速読み出し命令語ｔＦＲ動作によって出力され、これと同時に第２及び第３データＤ１、Ｄ２は、高速格納命令語ｔＦＷによって第１キャッシュバンクに移動する。
【００５５】
次いで、第４読み出し命令語ＲＤ３が入力されると、第４アドレスＡＤ３に該当する第４データＤ３がバンクから出力され、この場合には、高速読み出し命令語ｔＦＲではない正常な再格納動作が行われる読み出し命令語によって動作する。それは、次に出力するデータが第１キャッシュバンクにあるため、次のデータＤ０は、第１キャッシュバンクから直ちに出力すれば良いためである。
【００５６】
次いで、第５読み出し命令語ＲＤ４及び第６読み出し命令語ＲＤ５による第１、２データＤ０、Ｄ１が、高速読み出し命令語ｔＦＲ動作によって第１キャッシュバンタから出力され、これと同時に高速格納命令語ｔＦＷによって第１、２データＤ０、Ｄ１が第１バンクに再移動される。
【００５７】
次いで、入力される第７読み出し命令語ＲＤ６では、第３データｄａｔ２が第１キャッシュバンクから出力され、第８読み出し命令語ＲＤ７では、第１バンクから第４データＤ３が出力される。第７、第８読み出し命令語ＲＤ６、ＲＤ７では、高速読み出し命令語ｔＦＲ及び高速格納命令語ｔＦＷを用いる必要がないが、夫々のデータｄａｔ２、ｄａｔ３が第１バンクと第１キャッシュバンクに格納されているため、インターリーブ動作をして出力すると良いためである。
【００５８】
したがって、一つのバンクから続いてデータを出力する動作の時にも外部からでは常に０．５ｔＲＲ時間ごとにデータが出力されるように見える。
【００５９】
図１１は、一つのバンクで４回の連続的なデータをアクセスし、連続して他のバンクで４回の連続的なデータをアクセスする動作を示す波形図であり、この場合には最小限２個のキャッシュバンクが必要となる。
【００６０】
図１１を参照すると、第１読み出し命令語ＲＤ０が入力されると、第１セルアドレスＡＤ０に該当する第１データＤ０が高速読み出し命令語ｔＦＲによって、第１バンクから出力され、これと同時に高速格納命令語ｔＲＷによって第１キャッシュバンクに第１データＤ０が移動（ｍｏｖｅ）する。次いで、第２読み出し命令語ＲＤ０、第３読み出し命令語ＲＤ１による第２及び第３データＤ１、Ｄ２が高速読み出し命令語ｔＦＲ動作によって出力され、これと同時に第２及び第３データＤ１、Ｄ２は、高速格納命令語ｔＦＷによって第１キャッシュバンクに移動する。次いで、第４読み出し命令語ＲＤ３が入力されると、第４アドレスＡＤ３に該当する第４データＤ３がバンクから出力され、この場合には高速読み出し命令語ｔＦＲではない通常的な読み出し命令語によって再格納動作が行われる。ここまでは、図１０に示すように動作をするようになる。
【００６１】
次いで、第５読み出し命令語ＲＤ４が入力されると、第２バンクの第１アドレスＡＤ０に該当する第５データＤ４が高速読み出し命令語ｔＦＲによって第２バンクから出力され、これと同時に高速格納命令語ｔＲＷによって第１キャッシュバンクに第５データＤ４が移動（ｍｏｖｅ）する（図１１のＥ）。この場合、第５データＤ４が移動する第１キャッシュバンクのアドレスＡＤ０は、既に第１データＤ０が格納されているので、第５読み出し命令語ＲＤ４が実行される前に第１キャッシュバンクから第１バンクに第１データＤ０が再移動をするようになる（図１１のＡ）。
【００６２】
次いで、第６読み出し命令語ＲＤ５、第７読み出し命令語ＲＤ６による第２バンクのアドレスＡＤ１、ＡＤ２に該当する第６及び第７データＤ４、Ｄ５が高速読み出し命令語ｔＦＲ動作によって第２バンクから出力され、これと同時に第６データＤ５は、高速格納命令語ｔＦＷによって第２キャッシュバンクに移動し、第７データＤ６は、高速格納命令語ｔＦＷによって第１キャッシュバンクに格納される（図１１のＤ）。ここで既に第１バンク内の同じアドレスＡ１に該当するデータＤ１が第１キャッシュバンクに既にあるので、第６データＤ５は、第１キャッシュバンクに移動せず第２キャッシュバンクに移動するのである（図１１のＢ）。また第７データＤ６は、第３データＤ２が第１バンクに再移動したので、（図１１のＣ）の第１キャッシュバンクに移動できる。
【００６３】
上述したようなデータアクセスの際には、２個のキャッシュバンクが必要であり、２個のキャッシュバンクのみ備えると、データのパターンに関係なしに本発明によるＤＲＡＭは常に０．５ｔＲＲ時間にデータを外部に出力できるのである。
【００６４】
図１２は、３個のバンクに連続的にデータをアクセスする時の各バンクに格納されているデータを０．５ｔＲＲ間隔に出力する時の動作を示す波形図である。
【００６５】
図１２を参照して述べると、まず第１ないし第３読み出し命令語ＲＤ０ないしＲＤ２によってセルアドレスＡＤ０ないしＡＤ２に該当するデータＤ０ないしＤ２が、高速読み出し命令語ｔＦＲによって第１バンクから出力され、これと同時に高速格納命令語ｔＲＷによって第１キャッシュバンクにデータＤ０ないしＤ２が移動（ｍｏｖｅ）する。次いで、第４読み出し命令語ＲＤ３による第４セルアドレスＡＤ３に該当する第４データＤ３が第１バンクから出力され、この場合には高速読み出し命令語ｔＦＲではない正常な読み出し命令語によって再格納動作が行われる。
【００６６】
次いで、第５ないし第７読み出し命令語ＲＤ４ないしＲＤ７によってセルアドレスＡＤ０ないしＡＤ２に該当するデータＤ４ないしＤ６が高速読み出し命令語ｔＦＲによって第２バンクから出力され、これと同時に高速格納命令語ｔＲＷによって第２キャッシュバンクにデータＤ０ないしＤ２が移動（ｍｏｖｅ）する。次いで、第８読み出し命令語ＲＤ７による第２バンク内の第４セルアドレスＡＤ３に該当する第８データＤ７が第２バンクから出力され、この場合には高速読み出し命令語ｔＦＲではない正常な読み出し命令語によって再格納動作が行われる。
【００６７】
次いで、第９読み出し命令語ＲＤ８が入力されると、第３バンクの第１セルアドレスＡＤ０に該当する第９データＤ８が高速読み出し命令語ｔＦＲによって第３バンクから出力され、これと同時に高速格納命令語ｔＲＷによって第１キャッシュバンクに第９データＤ８が移動（ｍｏｖｅ）する（図１２のＥ）。この場合、第９データＤ４が移動する第１キャッシュバンクのセルアドレスＡＤ０は、既に第１データＤ０が格納されているので、第９読み出し命令語ＲＤ８が実行される前に第１キャッシュバンクから第１バンクに第１データＤ０が再移動するようになる（図１２のＡ）。
【００６８】
次いで、第１０読み出し命令語ＲＤ９、第１１読み出し命令語ＲＤ１０による第３バンクのセルアドレスＡＤ９、ＡＤ１０に該当する第１０及び第１１データＤ９、Ｄ１０が高速読み出し命令語ｔＦＲ動作によって第３バンクから出力され、これと同時に第１０データＤ９は、高速格納命令語ｔＦＷによって第２キャッシュバンクに移動（図１２のＦ）され、第１１データＤ１０は、高速格納命令語ｔＦＷによって第１キャッシュバンクに格納される。
【００６９】
ここで、既に第３バンクのセルアドレスＡ１に該当するデータＤ１が第１キャッシュバンクにあるので、第１０セルデータＤ９は、第１キャッシュバンクに移動せず、第２キャッシュバンクに移動するのである（図１２のＢ）。しかし、この場合、既に第３バンクのセルアドレスＡＤ１に該当する第２バンクのデータＤ５が第２キャッシュバンクに格納されているので、第２キャッシュバンクのデータＤ５を第２バンクに再移動Ｄしなければならない。一方、この場合、第１１データＤ１０は、第３データＤ２が第１バンクに再移動されたため（図１２のＣ）、第１キャッシュバンクに移動できるのである。
【００７０】
上述したように、３個のバンクを備え、各バンクに連続的なデータアクセスを可能となるためには、２個のキャッシュバンクが必要となり、２個のキャッシュバンクのみ備えると、データのパターンに関係なしに常に０．５ｔＲＲ時間にデータを外部に出力できるのである。
【００７１】
すなわち、バンクの数が増加するか、またはデータアクセスパターンがより複雑になっても、２個のキャッシュバンクのみあると、常に０．５ｔＲＲ時間にデータを外部に連続的に出力できるのである。
【００７２】
一方、一般にデータ「１」を格納する場合、データ「０」を格納するか、データを読み出す時よりセルにデータが書き込まれる時間が長い。したがって、本発明は、データ「１」を格納する場合、高い電源電圧を格納経路のバッファーに印加して格納時間を低減させる方法を提案する。
【００７３】
図１３は、図１に示すＤＲＡＭにデータを高速に格納させるために電源電圧を多重にデータ格納バッファーに印加するための回路図である。
【００７４】
図１３を参照して説明すると、一つのトランジスタとキャパシタとから構成された単位セル７１０と、単位セルにデータを高速に格納させるため、第１電源ＶＤＤ＿ｃｏｒｅと第１電源よりは大きい電圧を有する第２電源ＶＤＤ＿ｐｅｒｉとを選択的に印加できるデータ入力バッファーＢＵＦ７２０と、単位セル７１０とデータ入力バッファーＢＵＦとを連結する連結部７３０とから構成される。
【００７５】
平常時には、入力バッファーＢＵＦに第２電源ＶＤＤ＿ｃｏｒｅが入力されるが、高速に格納する時には、高速格納のための信号Ｂｏｏｓｔｉｎｇが入力されると、入力バッファーＢＵＦに第２電源ＶＤＤ＿ｐｅｒｉより高い電圧である第１電源ＶＤＤ＿ｃｏｒｅが印加されて、入力バッファーＢＵＦのローディング能力が良くなって、より速くデータが経路Ｘを介して格納されることができるのである。
【００７６】
図１４は、図１３の回路図によるデータ格納の時のシミュレーション波形図である。
【００７７】
図１４を参照して述べると、ワードラインイネーブル区間に第１区間の間には、第２電源ＶＤＤ＿ｐｅｒｉが入力バッファーＢＵＦに印加され、第２区間の間には、第１電源ＶＤＤ＿ｃｏｒｅが印加されて、セルに速くデータを格納することができる。
【００７８】
図１５には、図１に示すＤＲＡＭの動作で示す上述した高速読み出し命令語の時のシミュレーション波形図を示している。
【００７９】
図１５を参照しながら述べると、セル「ａ」には「１」のデータが格納されており、セル「ｂ」には「０」のデータが格納されているが、ワードラインＷＬ　ａ、ＷＬ　ｂがイネーブルされた後、ビットラインＢＬ、／ＢＬに格納されたデータが印加された後に再格納する動作が行われなくて、セル「ａ」には「１」のデータがさらに復帰されず、セル「ｂ」には「０」のデータがまた復帰されないことが分かる。
【００８０】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００８１】
【発明の効果】
本発明によって、データアクセスの時にバンクが不規則に変わっても２個のキャッシュバンクとノーマルバンクを利用することによって、高速に連続的なデータ出力が可能である。
【００８２】
したがって、データアクセスパターンに関係なしに高速にデータアクセスができ、また２個のキャッシュバンクがＤＲＡＭの単位セルと同じ構造であるため、ＤＲＡＭの面積面においても大きい負担がない。
【図面の簡単な説明】
【図１】本発明の好ましい実施例に係るＤＲＡＭ装置のブロック構成図である。
【図２】図１のＤＲＡＭにおいて、ノーマルバンク部及びキャッシュバンク部を示すブロック構成図である。
【図３】図１のＤＲＡＭにおいて、制御部を示すブロック構成図である。
【図４】図１のＤＲＡＭにおいて、各々のバンクに備えられるセンサアンプ部を示す回路図である。
【図５】図１に示すＤＲＡＭの動作を示す波形図である。
【図６】図１に示すＤＲＡＭの動作を示す波形図である。
【図７】図１に示すＤＲＡＭの動作を示す波形図である。
【図８】図１に示すＤＲＡＭの動作を示す波形図である。
【図９】図１に示すＤＲＡＭの動作を示す波形図である。
【図１０】図１に示すＤＲＡＭの動作を示す波形図である。
【図１１】図１に示すＤＲＡＭの動作を示す波形図である。
【図１２】図１に示すＤＲＡＭの動作を示す波形図である。
【図１３】図１に示すＤＲＡＭにデータを高速に格納させるため、電源電圧を多重にデータ格納バッファーに印加するための回路図である。
【図１４】図１３の回路図によるデータ格納の時のシミュレーション波形図である。
【図１５】図１に示すＤＲＡＭの動作を示すシミュレーション波形図である。
【符号の説明】
４１０　　　　　　センスアンプ
４２０　　　　　　第１ビットライン連結部
４３０　　　　　　第２ビットライン連結部
４４０　　　　　　ビットラインプリチャージ部
４５０　　　　　　データバス連結部
【図１】
2004055112.tif 000003
【図２】
2004055112.tif 000004
【図３】
2004055112.tif 000005
【図４】
2004055112.tif 000006
【図５】
2004055112.tif 000007
【図６】
2004055112.tif 000008
【図７】
2004055112.tif 000009
【図８】
2004055112.tif 000010
【図９】
2004055112.tif 000011
【図１０】
2004055112.tif 000012
【図１１】
2004055112.tif 000013
【図１２】
2004055112.tif 000014
【図１３】
2004055112.tif 000015
【図１４】
2004055112.tif 000016
【図１５】
2004055112.tif 000017