(57)【要約】【課題】積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、半導体パッケージ間の剥離を抑止する。【解決手段】半導体パッケージＰＫ１、ＰＫ２は突出電極１３を介して互いに接合され、半導体パッケージＰＫ１、ＰＫ２間には、半導体チップ３に接触しないようにして、突出電極１３に個々に接触した状態で突出電極１３の周囲に樹脂１５を設ける。【選択図】      図１
2004349495.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップが搭載された第１半導体パッケージと、
第２半導体チップが搭載された第２半導体パッケージと、
前記第２半導体パッケージが前記第１半導体チップ上に保持されるように、前記第１半導体パッケージと前記第２半導体パッケージとを接続する突出電極と、
前記第１半導体チップの表面の少なくとも一部を避けるように配置され、前記第１半導体パッケージと前記第２半導体パッケージとの間に設けられた樹脂とを備えることを特徴とする半導体装置。
【請求項２】
前記突出電極はハンダボールであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記樹脂は前記突出電極に接触しないようにして、前記第１半導体パッケージと前記第２半導体パッケージとの間に配置されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記樹脂は前記第２半導体パッケージの隅にのみ配置されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１半導体パッケージおよび前記第２半導体パッケージには、前記樹脂の配置位置に対応して突出電極の未配置領域が設けられていることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記樹脂は前記突出電極の周囲に接触した状態で配置されていることを特徴とする請求項１または２記載の半導体装置。
【請求項７】
前記樹脂はフラックスを含むことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１半導体パッケージは、
第１キャリア基板と、
前記第１キャリア基板上にフリップチップ実装された第１半導体チップとを備え、
前記第２半導体パッケージは、
前記突出電極を介し、前記第１半導体チップ上に保持されるように前記第１キャリア基板上に実装された第２キャリア基板と、
前記第２キャリア基板上に搭載された第２半導体チップと、
前記第２半導体チップを封止する封止材とを備えることを特徴とする請求項１〜７のいずれか１項記載の半導体装置。
【請求項９】
前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする請求項８記載の半導体装置。
【請求項１０】
第１電子部品が搭載された第１パッケージと、
第２電子部品が搭載された第２パッケージと、
前記第２パッケージが前記第１電子部品上に保持されるように、前記第１パッケージと前記第２パッケージとを接続する突出電極と、
前記第１電子部品の表面の少なくとも一部を避けるように配置され、前記第１パッケージと前記第２パッケージとの間に設けられた樹脂とを備えることを特徴とする電子デバイス。
【請求項１１】
第１半導体チップが搭載された第１半導体パッケージと、
第２半導体チップが搭載された第２半導体パッケージと、
前記第２半導体パッケージが前記第１半導体チップ上に保持されるように、前記第１半導体パッケージと前記第２半導体パッケージとを接続する突出電極と、
前記第１半導体チップの表面の少なくとも一部を避けるように配置され、前記第１半導体パッケージと前記第２半導体パッケージとの間に設けられた樹脂と、
前記第２半導体パッケージに接続された前記第１半導体パッケージを搭載するマザー基板と、
前記マザー基板を介して前記第１半導体チップおよび前記第２半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項１２】
第１半導体チップが搭載された第１半導体パッケージと第２半導体チップが搭載された第２半導体パッケージとを突出電極を介して接続する工程と、
前記第１半導体チップの表面の少なくとも一部を避けるようにして、前記第１半導体パッケージと前記第２半導体パッケージとの間に樹脂を設ける工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
前記樹脂は前記突出電極に接触しないようにして、前記第１半導体パッケージと前記第２半導体パッケージとの間に配置されていることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記樹脂は前記第２半導体パッケージの隅にのみ配置されていることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
第１半導体パッケージに設けられたランド上に樹脂入りフラックスを供給する工程と、
第２半導体パッケージに設けられたハンダボールを前記樹脂入りフラックスが供給されたランド上に配置する工程と、
リフロー処理を行うことにより前記ハンダボールを溶融させ、前記ハンダボールを前記ランド上に接合するとともに、前記樹脂入りフラックスに入っている樹脂を前記ハンダボールの表面に沿って這い上がらせる工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、電子デバイス、電子機器および半導体装置の製造方法に関し、特に、半導体パッケージの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体パッケージでは、例えば、特許文献１に開示されているように、ハンダボールを介して半導体パッケージを積層することにより、省スペース化を図ることが行われている。ここで、積層された半導体パッケージを２次実装する際に、半導体パッケージ間のハンダボールが再溶融して位置ずれが発生することを防止するため、積層された半導体パッケージ間に樹脂を充填することが行われている。
【０００３】
【特許文献１】
特開平６−１３５４１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体パッケージでは、ハンダボールを介して積層された半導体パッケージ間の隙間全体に樹脂が充填される。このため、半導体パッケージ間に充填された樹脂をキュアする際に、樹脂に含まれる水分が十分に抜け切らず、半導体パッケージ間に充填された樹脂に水分が残留する。このため、積層された半導体パッケージの２次実装時の再リフロー時に、半導体パッケージ間に充填された樹脂に含まれる水分が気化して膨張し、半導体パッケージ間で剥離が発生することがあるという問題があった。
【０００５】
そこで、本発明の目的は、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、半導体パッケージ間の剥離を抑止することが可能な半導体装置、電子デバイス、電子機器および半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載された第２半導体パッケージと、前記第２半導体パッケージが前記第１半導体チップ上に保持されるように、前記第１半導体パッケージと前記第２半導体パッケージとを接続する突出電極と、前記第１半導体チップの表面の少なくとも一部を避けるように配置され、前記第１半導体パッケージと前記第２半導体パッケージとの間に設けられた樹脂とを備えることを特徴とする。
【０００７】
これにより、突出電極を介して接続された第１半導体パッケージと第２半導体パッケージとの間に隙間を残したままの状態で、第１半導体パッケージと第２半導体パッケージとの間に樹脂を充填することが可能となる。このため、第１半導体パッケージと第２半導体パッケージとの間の樹脂に含まれる水分を抜け出し易くすることが可能となり、２次実装時の再リフロー時に、第１半導体パッケージと第２半導体パッケージとの間の樹脂が膨張することを抑制することが可能となる。この結果、第１半導体パッケージと第２半導体パッケージとの間の剥離を抑止することを可能としつつ、第１半導体パッケージと前記第２半導体パッケージとを樹脂で固着させることが可能となり、２次実装時に突出電極の再リフローが行われる場合においても、第１半導体パッケージと第２半導体パッケージとの間の位置ずれを防止することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記突出電極はハンダボールであることを特徴とする。
これにより、リフロー処理を行うことで、第１半導体パッケージと第２半導体パッケージとを電気的に接続することが可能となり、第２半導体パッケージを第１半導体パッケージ上に効率よく実装することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記樹脂は前記突出電極に接触しないようにして、前記第１半導体パッケージと前記第２半導体パッケージとの間に配置されていることを特徴とする。
これにより、突出電極を介して接続された第１半導体パッケージと第２半導体パッケージとの間に隙間を残したままの状態で、第１半導体パッケージと第２半導体パッケージとの間に樹脂を充填することが可能となるとともに、突出電極のリフロー処理が行われる場合においても、樹脂への熱的ダメージを抑制することが可能となる。このため、樹脂の耐熱性を低下させることを可能として、吸湿性の低い樹脂を選択することが可能となり、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、半導体パッケージ間の剥離を抑止することが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記樹脂は前記第２半導体パッケージの隅にのみ配置されていることを特徴とする。
これにより、第１半導体パッケージと第２半導体パッケージとの間の隙間が狭い場合においても、第１半導体パッケージと第２半導体パッケージとの間に樹脂を充填することが可能となる。このため、製造工程の煩雑化を抑制しつつ、積層された半導体パッケージの２次実装時の位置ずれを防止することが可能となるとともに、半導体パッケージ間の剥離を抑止することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージおよび前記第２半導体パッケージには、前記樹脂の配置位置に対応して突出電極の未配置領域が設けられていることを特徴とする。
これにより、突出電極が密集して配置される場合においても、突出電極に接触することなく、第１半導体パッケージと第２半導体パッケージとの間に樹脂を充填することが可能となる。このため、多端子化に対応することを可能としつつ、積層された半導体パッケージの２次実装時の位置ずれを防止することが可能となるとともに、半導体パッケージ間の剥離を抑止することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記樹脂は前記突出電極の周囲に接触した状態で配置されていることを特徴とする。
これにより、第１半導体パッケージおよび第２半導体パッケージとの間に隙間が残るようにして、第１半導体パッケージと第２半導体パッケージとの間に樹脂を設ける場合においても、樹脂と突出電極との間に間隔を設ける必要がなくなる。このため、第１半導体パッケージおよび第２半導体パッケージとの間に突出電極と個別に樹脂を配置するための領域を確保する必要がなくなり、突出電極の配置に影響を及ぼすことなく、第１半導体パッケージと第２半導体パッケージとの間に樹脂を充填することが可能となる。この結果、突出電極の配置数の減少を抑制しつつ、積層された半導体パッケージの２次実装時の位置ずれを防止することが可能となるとともに、半導体パッケージ間の剥離を抑止することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記樹脂はフラックスを含むことを特徴とする。
これにより、ハンダリフロー時に、ハンダの周囲に樹脂を這い上がらせることを可能としつつ、ハンダによる接合を安定して行うことが可能となる。このためリフロー処理を行うことで、突出電極の周囲に接触した状態で樹脂を配置することが可能となり、製造工程を煩雑化させることなく、積層された半導体パッケージの２次実装時の位置ずれを防止することが可能となるとともに、半導体パッケージ間の剥離を抑止することが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、第１キャリア基板と、前記第１キャリア基板上にフリップチップ実装された第１半導体チップとを備え、前記第２半導体パッケージは、前記突出電極を介し、前記第１半導体チップ上に保持されるように前記第１キャリア基板上に実装された第２キャリア基板と、前記第２キャリア基板上に搭載された第２半導体チップと、前記第２半導体チップを封止する封止材とを備えることを特徴とする。
【００１５】
これにより、第１半導体パッケージおよび第２半導体パッケージの種類が異なる場合においても、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、第１半導体パッケージおよび第２半導体パッケージとの間の剥離を抑止することが可能となり、省スペース化を可能としつつ、第１半導体パッケージと第２半導体パッケージとの間の接続信頼性を向上させることができる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【００１７】
これにより、汎用パッケージを用いた場合においても、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、第１半導体パッケージおよび第２半導体パッケージとの間の剥離を抑止することが可能となり、生産効率を劣化させることなく、異種パッケージ間の接続信頼性を向上させることが可能となる。
また、本発明の一態様に係る電子デバイスによれば、第１電子部品が搭載された第１パッケージと、第２電子部品が搭載された第２パッケージと、前記第２パッケージが前記第１電子部品上に保持されるように、前記第１パッケージと前記第２パッケージとを接続する突出電極と、前記第１電子部品の表面の少なくとも一部を避けるように配置され、前記第１パッケージと前記第２パッケージとの間に設けられた樹脂とを備えることを特徴とする。
【００１８】
これにより、突出電極を介して接続された第１パッケージと第２パッケージとの間に隙間を残したままの状態で、第１パッケージと第２パッケージとの間に樹脂を充填することが可能となる。このため、第１パッケージと第２パッケージとの間の剥離を抑止することを可能としつつ、第１パッケージと前記第２パッケージとを樹脂で固着させることが可能となり、２次実装時に突出電極の再リフローが行われる場合においても、第１パッケージと第２パッケージとの間の位置ずれを防止することが可能となる。
【００１９】
また、本発明の一態様に係る電子機器によれば、第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載された第２半導体パッケージと、前記第２半導体パッケージが前記第１半導体チップ上に保持されるように、前記第１半導体パッケージと前記第２半導体パッケージとを接続する突出電極と、前記第１半導体チップの表面の少なくとも一部を避けるように配置され、前記第１半導体パッケージと前記第２半導体パッケージとの間に設けられた樹脂と、前記第２半導体パッケージに接続された前記第１半導体パッケージを搭載するマザー基板と、前記マザー基板を介して前記第１半導体チップおよび前記第２半導体チップに接続された電子部品とを備えることを特徴とする。
【００２０】
これにより、積層された半導体パッケージの信頼性の劣化を抑制しつつ、２次実装時の半導体パッケージの位置ずれを防止することが可能となり、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体チップが搭載された第１半導体パッケージと第２半導体チップが搭載された第２半導体パッケージとを突出電極を介して接続する工程と、前記第１半導体チップの表面の少なくとも一部を避けるようにして、前記第１半導体パッケージと前記第２半導体パッケージとの間に樹脂を設ける工程とを備えることを特徴とする。
【００２１】
これにより、第１半導体パッケージと第２半導体パッケージとの間に樹脂を充填した場合においても、突出電極を介して接続された第１半導体パッケージと第２半導体パッケージとの間に隙間を残すことが可能となり、積層された半導体パッケージの２次実装時の位置ずれを防止しつつ、第１半導体パッケージと第２半導体パッケージとの間の剥離を抑止することが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記樹脂は前記突出電極に接触しないようにして、前記第１半導体パッケージと前記第２半導体パッケージとの間に配置されていることを特徴とする。
これにより、突出電極のリフロー処理が行われる場合においても、樹脂への熱的ダメージを抑制することが可能となり、樹脂の耐熱性を低下させることを可能として、吸湿性の低い樹脂を選択することが可能となる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記樹脂は前記第２半導体パッケージの隅にのみ配置されていることを特徴とする。
これにより、第１半導体パッケージと第２半導体パッケージとの間の隙間が狭い場合においても、製造工程の煩雑化を抑制しつつ、第１半導体パッケージと第２半導体パッケージとの間に樹脂を効率よく充填することが可能となる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体パッケージに設けられたランド上に樹脂入りフラックスを供給する工程と、第２半導体パッケージに設けられたハンダボールを前記樹脂入りフラックスが供給されたランド上に配置する工程と、リフロー処理を行うことにより前記ハンダボールを溶融させ、前記ハンダボールを前記ランド上に接合するとともに、前記樹脂入りフラックスに入っている樹脂を前記ハンダボールの表面に沿って這い上がらせる工程とを備えることを特徴とする。
【００２５】
これにより、ハンダボールのリフロー処理を行うことで、突出電極の周囲に接触した状態で樹脂を配置することが可能となり、製造工程を煩雑化させることなく、積層された半導体パッケージの２次実装時の位置ずれを防止することが可能となるとともに、第１半導体パッケージと第２半導体パッケージとの間の剥離を抑止することが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
【００２７】
図１において、半導体パッケージＰＫ１にはキャリア基板１が設けられ、キャリア基板１の両面にはランド２ａ、２ｂがそれぞれ形成されている。そして、キャリア基板１上には半導体チップ３がフリップチップ実装され、半導体チップ３には、フリップチップ実装するための突出電極４が設けられている。そして、半導体チップ３に設けられた突出電極４は、異方性導電シート５を介してランド２ｂ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合されている。
【００２８】
一方、半導体パッケージＰＫ２にはキャリア基板１１が設けられ、キャリア基板１１の裏面にはランド１２が形成され、ランド１２上には突出電極１３が設けられている。また、キャリア基板１１上には半導体チップが実装され、半導体チップが実装されたキャリア基板１１は、封止樹脂１４で封止されている。なお、キャリア基板１１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００２９】
そして、キャリア基板１上に設けられたランド２ｂに突出電極１３を接合させることにより、キャリア基板１１が半導体チップ３上に配置されるようにして、半導体パッケージＰＫ２が半導体パッケージＰＫ１上に実装されている。
また、半導体パッケージＰＫ１、ＰＫ２間には、半導体チップ３に接触しないようにして、樹脂１５が設けられている。ここで、樹脂１５は、突出電極１３に個々に接触するようにして、突出電極１３の周囲に設けることができる。
【００３０】
これにより、突出電極１３を介して接続された半導体パッケージＰＫ１、ＰＫ２間に隙間を残したままの状態で、半導体パッケージＰＫ１、ＰＫ２間に樹脂１５を設けることが可能となる。このため、半導体パッケージＰＫ１、ＰＫ２間の樹脂１５に含まれる水分を抜け出し易くすることが可能となり、２次実装時の再リフロー時に、半導体パッケージＰＫ１、ＰＫ２間の樹脂１５が膨張することを抑制することが可能となる。この結果、半導体パッケージＰＫ１、ＰＫ２間の剥離を抑止することを可能としつつ、半導体パッケージＰＫ１、ＰＫ２を互いに樹脂１５で固着させることが可能となり、２次実装時に突出電極１３の再リフローが行われる場合においても、半導体パッケージＰＫ１、ＰＫ２間の位置ずれを防止することが可能となる。
【００３１】
また、突出電極１３に個々に接触するようにして、突出電極１３の周囲に樹脂１５を設けることにより、半導体パッケージＰＫ１、ＰＫ２間に隙間が残るようにして、半導体パッケージＰＫ１、ＰＫ２間に樹脂１５を設けた場合においても、樹脂１５と突出電極１３との間に間隔を空ける必要がなくなる。このため、半導体パッケージＰＫ１、ＰＫ２間に突出電極１３と個別に樹脂１５を配置するための領域を確保する必要がなくなり、突出電極１３の配置数の減少を抑制しつつ、半導体パッケージＰＫ１、ＰＫ２間に樹脂１５を設けることが可能となる。
【００３２】
なお、キャリア基板１、１１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１、１１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極４、６、１３としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいはハンダボールなどを用いることができる。
【００３３】
さらに、突出電極１３を介して半導体パッケージＰＫ１、ＰＫ２を互いに接合させる場合、半田接合や合金接合などの金属接合を用いるようにしてもよく、ＡＣＦ接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよい。
【００３４】
図２は、図１の半導体装置の製造方法の一例を示す断面図である。
図２（ａ）において、半導体パッケージＰＫ１上に半導体パッケージＰＫ２を積層する場合、半導体パッケージＰＫ２のランド１２上に、突出電極１３としてハンダボールを形成するとともに、キャリア基板１のランド２ｂ上にアンダーフィルフラックス７を供給する。なお、アンダーフィルフラックス７は、樹脂が混入されたフラックスで、熱硬化性樹脂をベースにハンダ付けと接着とを同時に行うことができる。
【００３５】
次に、図２（ｂ）に示すように、半導体パッケージＰＫ１上に半導体パッケージＰＫ２をマウントする。そして、突出電極１３のリフロー処理を行うことにより、突出電極１３を溶融させ、突出電極１３をランド２ｂ上に接合させるとともに、アンダーフィルフラックス７に入っている樹脂を突出電極１３に沿って這い上がらせ、突出電極１３の周囲に接触するようにして、半導体パッケージＰＫ１、ＰＫ２間に樹脂１５を形成する。
【００３６】
ここで、アンダーフィルフラックス７を用いることで、突出電極１３のリフロー処理を行うことにより、突出電極１３の周囲に接触した状態で樹脂１５を配置することが可能となり、製造工程を煩雑化させることなく、半導体パッケージＰＫ１、ＰＫ２間の隙間に樹脂１５を形成することができる。
また、アンダーフィルフラックス７の他にアンダーフィルペースト（熱硬化性の樹脂を含むハンダペースト）を用いても良い。
【００３７】
また、突出電極１３の周囲に樹脂１５を設けることにより、樹脂１５に含まれる水分を逃がすための隙間を確保しつつ、半導体パッケージＰＫ１、ＰＫ２間に樹脂１５を設けることが可能となり、樹脂１５に含まれる水分の残留量を減らすことが可能となる。
次に、図２（ｃ）に示すように、キャリア基板１の裏面に設けられたランド２ａ上に、キャリア基板１をマザー基板８上に実装するための突出電極６を形成する。
【００３８】
次に、図２（ｄ）に示すように、突出電極６が形成されたキャリア基板１をマザー基板８上にマウントする。そして、突出電極６のリフロー処理を行うことにより、突出電極６をマザー基板８のランド９上に接合させる。
ここで、半導体パッケージＰＫ１、ＰＫ２間の樹脂１５に含まれる水分がほとんど除去された状態で、突出電極６のリフロー処理を行うことができる。このため、突出電極６のリフロー時に樹脂１５が膨張することを抑制することが可能となり、半導体パッケージＰＫ１、ＰＫ２が互いに剥離することを防止することが可能となる。また、突出電極６のリフロー時に突出電極１３の再リフローが行われる場合においても、半導体パッケージＰＫ１、ＰＫ２が樹脂１５で互いに固定されたままの状態を維持することが可能となり、半導体パッケージＰＫ１、ＰＫ２間の位置ずれを防止することが可能となる。
【００３９】
なお、上述した実施形態では、半導体パッケージＰＫ２を半導体パッケージＰＫ１上に実装するために、キャリア基板１のランド２ｂ上に突出電極１３を設けるとともに、キャリア基板１１のランド１２上にアンダーフィルフラックス７を供給する方法について説明したが、キャリア基板１のランド２ｂ上にアンダーフィルフラックス７を供給するとともに、キャリア基板１１のランド１２上に突出電極１３を設けるようにしてもよい。また、上述した実施形態では、アンダーフィルフラックス７を用いることにより、突出電極１３に個々に接触するようにして、突出電極１３の周囲に樹脂１５設ける方法について説明したが、必ずしもアンダーフィルフラックス７を用いる必要はなく、例えば、突出電極１３を介して半導体パッケージＰＫ１、ＰＫ２を接合した後に、突出電極１３の周囲に樹脂を充填するようにしてもよい。また、上述した実施形態では、突出電極１３間で樹脂１５が分断されるようにして突出電極１３の周囲に樹脂１５を設ける方法について説明したが、複数の突出電極１３の間で樹脂が繋がっていてもよい。また、また、上述した実施形態では、半導体パッケージＰＫ１、ＰＫ２間に設けられた全ての突出電極１３の周囲に樹脂１５を設ける方法について説明したが、半導体パッケージＰＫ１、ＰＫ２間に設けられた一部の突出電極１３の周囲にのみ樹脂を設けるようにしてもよい。さらに、突出電極１３の周囲に樹脂を設ける場合、突出電極１３の配置位置に対応して型取られた樹脂シートを介して、突出電極１３を接合させるようにしてもよい。
【００４０】
図３は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図３において、半導体パッケージＰＫ１１にはキャリア基板２１が設けられ、キャリア基板２１の両面にはランド２２ａ、２２ｃがそれぞれ形成されるとともに、キャリア基板２１内には内部配線２２ｂが形成されている。そして、キャリア基板２１上には半導体チップ２３がフリップチップ実装され、半導体チップ２３には、フリップチップ実装するための突出電極２４が設けられている。そして、半導体チップ２３に設けられた突出電極２４は、異方性導電シート２５を介してランド２２ｃ上にＡＣＦ接合されている。また、キャリア基板２１の裏面に設けられたランド２２ａ上には、キャリア基板２１をマザー基板上に実装するための突出電極２６が設けられている。
【００４１】
一方、半導体パッケージＰＫ１２にはキャリア基板３１が設けられ、キャリア基板３１の両面にはランド３２ａ、３２ｃがそれぞれ形成されるとともに、キャリア基板３１内には内部配線３２ｂが形成されている。そして、キャリア基板３１上には、接着層３４ａを介し半導体チップ３３ａがフェースアップ実装され、半導体チップ３３ａは、導電性ワイヤ３５ａを介してランド３２ｃにワイヤボンド接続されている。さらに、半導体チップ３３ａ上には、導電性ワイヤ３５ａを避けるようにして、半導体チップ３３ｂがフェースアップ実装され、半導体チップ３３ｂは、接着層３４ｂを介して半導体チップ３３ａ上に固定されるとともに、導電性ワイヤ３５ｂを介してランド３２ｃにワイヤボンド接続されている。
【００４２】
また、キャリア基板３１の裏面に設けられたランド３２ａ上には、キャリア基板３１が半導体チップ２３上に保持されるようにして、キャリア基板３１をキャリア基板２１上に実装するための突出電極３６が設けられている。ここで、突出電極３６は、半導体チップ２３の搭載領域を避けるようにして配置され、例えば、キャリア基板３１の裏面の周囲に突出電極３６を配置することができる。そして、キャリア基板２１上に設けられたランド２２ｃに突出電極３６を接合させることにより、キャリア基板３１がキャリア基板２１上に実装されている。
【００４３】
また、半導体チップ３３ａ、３３ｂの実装面側のキャリア基板３１上には封止樹脂３７が設けられ、この封止樹脂３７により半導体チップ３３ａ、３３ｂが封止されている。なお、封止樹脂３７で半導体チップ３３ａ、３３ｂを封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００４４】
また、突出電極３６を介して接合されたキャリア基板２１、３１間には、キャリア基板２１、３１間に隙間が残るようにして樹脂３８が設けられている。ここで、樹脂３８は、突出電極３６に個々に接触するようにして、突出電極３６の周囲に設けることができる。
これにより、異種パッケージを積層した場合においても、突出電極３６を介して接続されたキャリア基板２１、３１間に隙間を残したままの状態で、キャリア基板２１、３１間に樹脂３８を設けることが可能となる。このため、サイズまたは種類の異なる半導体チップ２３、３３ａ、３３ｂを実装する際の省スペース化を図ることが可能となるとともに、積層された半導体パッケージＰＫ１１、Ｐ１２の２次実装時の位置ずれを防止しつつ、半導体パッケージＰＫ１１、Ｐ１２間の剥離を抑止することが可能となる。
【００４５】
図４は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図４において、半導体パッケージＰＫ３１にはキャリア基板４１が設けられ、キャリア基板４１の両面にはランド４２ａ、４２ｃがそれぞれ形成されるとともに、キャリア基板４１内には内部配線４２ｂが形成されている。そして、キャリア基板４１上には、半導体チップ４３がフリップチップ実装され、半導体チップ４３には、フリップチップ実装するための突出電極４４が設けられている。そして、半導体チップ４３に設けられた突出電極４４は、異方性導電シート４５を介してランド４２ｃ上にＡＣＦ接合されている。また、キャリア基板４１の裏面に設けられたランド４２ａ上には、キャリア基板４１をマザー基板上に実装するための突出電極４６が設けられている。
【００４６】
一方、半導体パッケージＰＫ３２には半導体チップ５１が設けられ、半導体チップ５１には、電極パッド５２が設けられるとともに、電極パッド５２が露出するようにして、絶縁膜５３が設けられている。そして、半導体チップ５１上には、電極パッド５２が露出するようにして応力緩和層５４が形成され、電極パッド５２上には、応力緩和層５４上に延伸された再配置配線５５が形成されている。そして、再配置配線５５上にはソルダレジスト膜５６が形成され、ソルダレジスト膜５６には、応力緩和層５４上において再配置配線５５を露出させる開口部５７が形成されている。そして、開口部５７を介して露出された再配置配線５５上には、半導体パッケージＰＫ３２が半導体チップ５３上に保持されるように、半導体チップ５１をキャリア基板４１上にフェースダウン実装するための突出電極５８が設けられている。
【００４７】
ここで、突出電極５８は、半導体チップ４３の搭載領域を避けるようにして配置され、例えば、半導体チップ５１の周囲に突出電極５８を配置することができる。そして、キャリア基板４１上に設けられたランド４２ｃ上に突出電極５８が接合され、半導体パッケージＰＫ３２がキャリア基板４１上に実装されている。
また、突出電極５８を介して接合されたキャリア基板４１と半導体チップ５１との間には、キャリア基板４１と半導体チップ５１との間に隙間が残るようにして樹脂５９が設けられている。ここで、樹脂５９は、突出電極５８に個々に接触するようにして、突出電極５８の周囲に設けることができる。
【００４８】
これにより、半導体パッケージＰＫ３１上にＷ−ＣＳＰ（ウェハレベル−チップサイズパッケージ）を積層した場合においても、突出電極５８を介して接合されたキャリア基板４１と半導体チップ５１との間に隙間を残したままの状態で、キャリア基板４１と半導体チップ５１との間に樹脂５９を設けることが可能となる。このため、半導体チップ４３、５１の種類またはサイズが異なる場合においても、半導体チップ４３、５１間にキャリア基板を介在させることなく、半導体チップ４３上に半導体チップ５１を３次元実装することが可能となるとともに、積層された半導体パッケージＰＫ３１、Ｐ３２の２次実装時の位置ずれを防止しつつ、半導体パッケージＰＫ３１、Ｐ３２間の剥離を抑止することが可能となる。この結果、３次元実装された半導体チップ４３、５１の信頼性の劣化を抑制しつつ、半導体チップ４３、５１積層時の高さの増大を抑制することが可能となり、半導体チップ４３、５１実装時の省スペース化を図ることが可能となる。
【００４９】
図５は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
図５において、半導体パッケージＰＫ４１にはキャリア基板６１が設けられ、キャリア基板６１の両面にはランド６２ａ、６２ｂがそれぞれ形成されている。そして、キャリア基板６１上には半導体チップ６３がフリップチップ実装され、半導体チップ６３には、フリップチップ実装するための突出電極６４が設けられている。そして、半導体チップ６３に設けられた突出電極６４は、異方性導電シート６５を介してランド６２ｂ上にＡＣＦ接合されている。
【００５０】
一方、半導体パッケージＰＫ４２にはキャリア基板７１が設けられ、キャリア基板７１の裏面にはランド７２が形成され、ランド７２上には突出電極７３が設けられている。また、キャリア基板７１上には半導体チップが実装され、半導体チップが実装されたキャリア基板７１は、封止樹脂７４で封止されている。なお、キャリア基板７１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００５１】
そして、キャリア基板６１上に設けられたランド６２ｂに突出電極７３を接合させることにより、キャリア基板７１が半導体チップ６３上に配置されるようにして、半導体パッケージＰＫ４２が半導体パッケージＰＫ４１上に実装されている。ここで、半導体パッケージＰＫ４２と半導体チップ６３との間には樹脂７６が設けられ、半導体パッケージＰＫ４２と半導体チップ６３とは樹脂７６を介して固着されている。
【００５２】
また、半導体パッケージＰＫ４１、ＰＫ４２間には樹脂７５が設けられ、樹脂７５は、突出電極７３に個々に接触するようにして、突出電極７３の周囲に設けることができる。
これにより、突出電極７３を介して接続された半導体パッケージＰＫ４１、ＰＫ４２間に隙間を残したままの状態で、半導体パッケージＰＫ４１、ＰＫ４２間に樹脂７５を設けることが可能となるとともに、半導体パッケージＰＫ４１、ＰＫ４２間の接着強度を樹脂７６で補強することが可能となる。このため、半導体パッケージＰＫ４１、ＰＫ４２間に設けられた樹脂７５の量が少ない場合においても、２次実装時の突出電極７３の再リフロー時に、半導体パッケージＰＫ４１、ＰＫ４２間の位置ずれを防止することが可能となる。また、２次実装時の突出電極６６のリフロー時に、半導体パッケージＰＫ４１、ＰＫ４２間の樹脂７５が膨張することを抑制して、半導体パッケージＰＫ４１、ＰＫ４２間の剥離を抑止することが可能となる。
【００５３】
図６は、本発明の第５実施形態に係る半導体装置の概略構成を示す断面図である。
図６において、半導体パッケージＰＫ５１にはキャリア基板８１が設けられ、キャリア基板８１の両面にはランド８２ａ、８２ｂがそれぞれ形成されている。そして、キャリア基板８１上には半導体チップ８３がフリップチップ実装され、半導体チップ８３には、フリップチップ実装するための突出電極８４が設けられている。そして、半導体チップ８３に設けられた突出電極８４は、異方性導電シート８５を介してランド８２ｂ上にＡＣＦ接合されている。
【００５４】
一方、半導体パッケージＰＫ５２にはキャリア基板９１が設けられ、キャリア基板９１の裏面にはランド９２が形成され、ランド９２上には突出電極９３が設けられている。また、キャリア基板９１上には半導体チップが実装され、半導体チップが実装されたキャリア基板９１は、封止樹脂９４で封止されている。なお、キャリア基板９１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００５５】
そして、キャリア基板８１上に設けられたランド８２ｂに突出電極９３を接合させることにより、キャリア基板９１が半導体チップ８３上に配置されるようにして、半導体パッケージＰＫ５２が半導体パッケージＰＫ５１上に実装されている。
また、半導体パッケージＰＫ５１、ＰＫ５２間には、突出電極９３に接触しないようにして樹脂９５が設けられ、樹脂９５は、例えば、半導体パッケージＰＫ５２の４隅にのみ配置することができる。また、半導体パッケージＰＫ５２の辺に沿って樹脂９５を配置するようにしてもよい。
【００５６】
これにより、突出電極９３を介して接続された半導体パッケージＰＫ５１、ＰＫ５２間に隙間を残したままの状態で、半導体パッケージＰＫ５１、ＰＫ５２間に樹脂９５を設けることが可能となるとともに、突出電極９３のリフロー処理を行う場合においても、樹脂９５への熱的ダメージを抑制することが可能となる。このため、樹脂９５の耐熱性を低下させることを可能として、吸湿性の低い樹脂９５を選択することが可能となり、積層された半導体パッケージＰＫ５１、ＰＫ５２の信頼性を向上させることが可能となる。
【００５７】
なお、突出電極９３に接触しないようにして半導体パッケージＰＫ５１、ＰＫ５２間に樹脂９５を設けるため、樹脂９５の配置位置に対応して突出電極９３の未配置領域を設けるようにしてもよい。
これにより、突出電極９３が密集して配置される場合においても、突出電極９３に接触することなく、半導体パッケージＰＫ５１、ＰＫ５２間に樹脂９５を充填することが可能となる。このため、半導体パッケージＰＫ５１、ＰＫ５２の多端子化に対応することを可能としつつ、積層された半導体パッケージＰＫ５１、ＰＫ５２の２次実装時の位置ずれを防止することが可能となるとともに、半導体パッケージＰＫ５１、ＰＫ５２間の剥離を抑止することが可能となる。
【００５８】
図７は、図６の半導体装置の製造方法の一例を示す断面図である。
図７（ａ）において、半導体パッケージＰＫ５１上に半導体パッケージＰＫ５２を積層する場合、半導体パッケージＰＫ５２のランド９２上に、突出電極９３としてハンダボールを形成するとともに、キャリア基板８１のランド８２ｂ上にフラックス８７を供給する。なお、キャリア基板８１のランド８２ｂ上にフラックス８７を供給する代わりに、ハンダペーストを供給してもよい。
【００５９】
次に、図７（ｂ）に示すように、半導体パッケージＰＫ５１上に半導体パッケージＰＫ５２をマウントする。そして、突出電極９３のリフロー処理を行うことにより、突出電極９３を溶融させ、突出電極９３をランド８２ｂ上に接合させる。
次に、図７（ｃ）に示すように、ディスペンサーなどを用いることにより、突出電極９３に接触しないようにして半導体パッケージＰＫ５１、ＰＫ５２間に樹脂９５を注入し、樹脂９５を硬化させる。
【００６０】
ここで、突出電極９３に接触しないようにして半導体パッケージＰＫ５１、ＰＫ５２間に樹脂９５を設けることにより、樹脂９５に含まれる水分を逃がすための隙間を確保することが可能となり、半導体パッケージＰＫ５１、ＰＫ５２を樹脂９５で固定することを可能としつつ、樹脂９５に含まれる水分の残留量を減らすことが可能となる。
【００６１】
次に、図７（ｄ）に示すように、キャリア基板８１の裏面に設けられたランド８２ａ上に、キャリア基板８１をマザー基板上に実装するための突出電極８６を形成する。そして、突出電極８６が形成されたキャリア基板８１をマザー基板上にマウントし、突出電極８６のリフロー処理を行うことにより、半導体パッケージＰＫ５１、ＰＫ５２の積層構造をマザー基板上に実装することができる。
【００６２】
ここで、半導体パッケージＰＫ５１、ＰＫ５２間の樹脂１５に含まれる水分がほとんど除去された状態で、突出電極８６のリフロー処理を行うことができる。このため、突出電極８６のリフロー時に樹脂９５が膨張することを抑制することが可能となり、半導体パッケージＰＫ５１、ＰＫ５２が互いに剥離することを防止することが可能となる。また、突出電極８６のリフロー時に突出電極９３の再リフローが行われる場合においても、半導体パッケージＰＫ５１、ＰＫ５２が樹脂９５で互いに固定されたままの状態を維持することが可能となり、半導体パッケージＰＫ５１、ＰＫ５２間の位置ずれを防止することが可能となる。
【００６３】
図８（ａ）は、本発明の第６実施形態に係る半導体装置の概略構成を示す平面図、図８（ｂ）は、本発明の第７実施形態に係る半導体装置の概略構成を示す平面図である。
図８（ａ）において、半導体パッケージ１０１には半導体チップ１０２が搭載されている。そして、突出電極１０４を介して半導体チップ１０２上に保持されるようにして、半導体パッケージ１０３が半導体パッケージ１０１上に実装されている。
【００６４】
そして、半導体パッケージ１０１、１０３間には樹脂１０５が設けられ、樹脂１０５は、突出電極１０４に接触しないようにして、半導体パッケージ１０３の４隅に配置されている。また、突出電極１０４は、樹脂１０５の配置領域を避けるようにして、半導体パッケージ１０３に配置されている。
これにより、半導体パッケージ１０１、１０３間の隙間が狭い場合においても、半導体パッケージ１０１、１０３間に樹脂１０５を容易に充填することが可能となる。このため、製造工程の煩雑化を抑制しつつ、積層された半導体パッケージ１０１、１０３の２次実装時の位置ずれを防止することが可能となるとともに、半導体パッケージ１０１、１０３間の剥離を抑止することが可能となる。また、半導体パッケージ１０３の４隅に樹脂１０５を配置することにより、半導体パッケージ１０３にかかる応力を樹脂１０５で効率よく吸収することが可能となり、半導体パッケージ１０３の耐衝撃性を向上させることが可能となる。
【００６５】
また、図８（ｂ）において、半導体パッケージ２０１には半導体チップ２０２が搭載されている。そして、突出電極２０４を介して半導体チップ２０２上に保持されるようにして、半導体パッケージ２０３が半導体パッケージ２０１上に実装されている。
そして、半導体パッケージ２０１、２０３間には樹脂２０５が設けられ、樹脂２０５は、突出電極２０４に接触しないようにして、半導体パッケージ２０３の辺の中央に配置されている。また、突出電極２０４は、樹脂２０５の配置領域を避けるようにして、半導体パッケージ２０３に配置されている。
【００６６】
これにより、半導体パッケージ２０１、２０３間の隙間が狭い場合においても、半導体パッケージ２０１、２０３間に樹脂２０５を容易に充填することが可能となる。このため、製造工程の煩雑化を抑制しつつ、積層された半導体パッケージ２０１、２０３の２次実装時の位置ずれを防止することが可能となるとともに、半導体パッケージ２０１、２０３間の剥離を抑止することが可能となる。
【００６７】
図９は、本発明の第８実施形態に係る半導体装置の製造方法の一例を示す断面図である。
図９（ａ）において、半導体パッケージＰＫ６１にはキャリア基板３０１が設けられ、キャリア基板３０１の両面にはランド３０２ａ、３０２ｂがそれぞれ形成されている。そして、キャリア基板３０１上には半導体チップ３０３がフリップチップ実装され、半導体チップ３０３には、フリップチップ実装するための突出電極３０４が設けられている。そして、半導体チップ３０３に設けられた突出電極３０４は、異方性導電シート３０５を介してランド３０２ｂ上にＡＣＦ接合されている。
【００６８】
一方、半導体パッケージＰＫ６２にはキャリア基板３１１が設けられ、キャリア基板３１１の裏面にはランド３１２が形成され、ランド３１２上には突出電極３１３が設けられている。また、キャリア基板３１１上には半導体チップが実装され、半導体チップが実装されたキャリア基板３１１は、封止樹脂３１４で封止されている。
【００６９】
そして、半導体パッケージＰＫ６１上に半導体パッケージＰＫ６２を積層する場合、半導体パッケージＰＫ６２のランド３１２上に、突出電極３１３としてハンダボールを形成するとともに、キャリア基板３０１のランド３０２ｂ上にフラックス３０７を供給する。なお、キャリア基板３０１のランド３０２ｂ上にフラックス３０７を供給する代わりに、ハンダペーストを供給してもよい。また、ディスペンサーなどを用いることにより、キャリア基板３０１上のランド３０２ｂの配置されていない領域に樹脂３１５を供給する。
【００７０】
次に、図９（ｂ）に示すように、半導体パッケージＰＫ６１上に半導体パッケージＰＫ６２をマウントする。そして、突出電極３１３のリフロー処理を行うことにより、突出電極３１３を溶融させ、突出電極３１３をランド３０２ｂ上に接合させる。ここで、突出電極３１３をランド３０２ｂ上に接合させる場合、Ａステージ状態（昇温により樹脂が軟化する状態）またはＢステージ状態（昇温により樹脂粘度が高くなる状態）に樹脂３１５を維持することが好ましい。これにより、突出電極３１３の溶融時の表面張力により、突出電極３１３をランド３０２ｂ上に自己整合的に配置することが可能となり、半導体パッケージＰＫ６１上に半導体パッケージＰＫ６２を精度よく配置することが可能となる。そして、突出電極３１３がランド３０２ｂ上に接合されると、突出電極３１３のリフロー時の温度よりも低い温度で樹脂３１５をキュアし、樹脂３１５をＣステージ状態（硬化状態）に移行させる。
【００７１】
ここで、半導体パッケージＰＫ６１、ＰＫ６２間の隙間の一部に樹脂３１５を設けることにより、樹脂３１５に含まれる水分を逃がすための隙間を確保することが可能となり、半導体パッケージＰＫ６１、ＰＫ６２を樹脂３１５で固定することを可能としつつ、樹脂３１５に含まれる水分の残留量を減らすことが可能となる。
【００７２】
また、半導体パッケージＰＫ６１上に半導体パッケージＰＫ６２を積層する前に、半導体パッケージＰＫ６１上に樹脂３１５を供給することにより、積層後の半導体パッケージＰＫ６１、ＰＫ６２間の隙間が狭い場合においても、半導体パッケージＰＫ６１、ＰＫ６２間の任意の位置に樹脂３１５を容易に配置することが可能となる。このため、半導体チップ３０３および突出電極３１３の配置位置や、半導体パッケージＰＫ６１、ＰＫ６２にかかる応力などの様々の要因を考慮しつつ、半導体パッケージＰＫ６１、ＰＫ６２間の一部に樹脂３１５を容易に設けることが可能となり、製造工程の煩雑化を抑制しつつ、半導体パッケージＰＫ６１、ＰＫ６２の積層構造の信頼性を向上させることが可能となる。
【００７３】
次に、図９（ｃ）に示すように、キャリア基板３０１の裏面に設けられたランド３０２ａ上に、キャリア基板３０１をマザー基板上に実装するための突出電極３０６を形成する。そして、突出電極３０６が形成されたキャリア基板３０１をマザー基板上にマウントし、突出電極３０６のリフロー処理を行うことにより、半導体パッケージＰＫ６１、ＰＫ６２の積層構造をマザー基板上に実装することができる。
【００７４】
ここで、半導体パッケージＰＫ６１、ＰＫ６２間の樹脂３１５に含まれる水分がほとんど除去された状態で、突出電極３０６のリフロー処理を行うことができる。このため、突出電極３０６のリフロー時に樹脂３１５が膨張することを抑制することが可能となり、半導体パッケージＰＫ６１、ＰＫ６２が互いに剥離することを防止することが可能となる。また、突出電極３０６のリフロー時に突出電極３１３の再リフローが行われる場合においても、半導体パッケージＰＫ６１、ＰＫ６２が樹脂３１５で互いに固定されたままの状態を維持することが可能となり、半導体パッケージＰＫ６１、ＰＫ６２間の位置ずれを防止することが可能となる。
【００７５】
なお、上述した半導体装置は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることができる。
また、上述した実施形態では、半導体パッケージを積層する方法を例にとって説明したが、本発明は、必ずしも半導体パッケージを積層する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを積層する方法に用いるようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】図１の半導体装置の製造方法の一例を示す断面図。
【図３】第２実施形態に係る半導体装置の概略構成を示す断面図。
【図４】第３実施形態に係る半導体装置の概略構成を示す断面図。
【図５】第４実施形態に係る半導体装置の概略構成を示す断面図。
【図６】第５実施形態に係る半導体装置の概略構成を示す断面図。
【図７】図６の半導体装置の製造方法の一例を示す断面図。
【図８】第６、第７実施形態に係る半導体装置の概略構成を示す平面図。
【図９】第８実施形態に係る半導体装置の製造方法の一例を示す断面図。
【符号の説明】
ＰＫ１、ＰＫ２、ＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２、ＰＫ３１、ＰＫ３２、ＰＫ４１、ＰＫ４２、ＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２、１０３、２０３  半導体パッケージ、１、１１、２１、３１、４１、６１、７１、８１、９１、１０１、２０１、３０１、３１１  キャリア基板、２ａ、２ｂ、９、１２、２２ａ、２２ｃ、３２ａ、３２ｃ、４２ａ、４２ｃ、６２ａ、６２ｂ、７２、８２ａ、８２ｂ、９２、３０２ａ、３０２ｂ、３１２  ランド、３、２３、３３ａ、３３ｂ、４３、５１、６３、８３、１０２、２０２、３０３  半導体チップ、４、１３、２４、２６、３６、４４、４６、５８、６４、６６、７３、８４、８６、９３、１０４、２０４、３０４、３１３  突出電極、５、２５、４５、６５、８５、３０５  異方性導電シート、７  アンダーフィルフラックス、８  マザー基板、１４、３７、７４、９４、３１４  封止樹脂、１５、３８、５９、７５、７６、９５、１０５、２０５、３１５  樹脂、２２ｂ、３２ｂ、４２ｂ  内部配線、３４ａ、３４ｂ  接着層、３５ａ、３５ｂ  導電性ワイヤ、５２  電極パッド、５３  絶縁膜、５４  応力緩和層、５５  再配置配線、５６  ソルダレジスト層、５７  開口部、８７、３０７  フラックス
【図１】
2004349495.tif 000003
【図２】
2004349495.tif 000004
【図３】
2004349495.tif 000005
【図４】
2004349495.tif 000006
【図５】
2004349495.tif 000007
【図６】
2004349495.tif 000008
【図７】
2004349495.tif 000009
【図８】
2004349495.tif 000010
【図９】
2004349495.tif 000011
【手続補正書】
【提出日】平成16年8月10日(2004.8.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
なお、上述した実施形態では、半導体パッケージＰＫ２を半導体パッケージＰＫ１上に実装するために、キャリア基板１のランド２ｂ上にアンダーフィルフラックス７を供給するとともに、キャリア基板１１のランド１２上に突出電極１３を設ける方法について説明したが、キャリア基板１のランド２ｂ上に突出電極１３を設けるとともに、キャリア基板１１のランド１２上にアンダーフィルフラックス７を供給するようにしてもよい。また、上述した実施形態では、アンダーフィルフラックス７を用いることにより、突出電極１３に個々に接触するようにして、突出電極１３の周囲に樹脂１５を設ける方法について説明したが、必ずしもアンダーフィルフラックス７を用いる必要はなく、例えば、突出電極１３を介して半導体パッケージＰＫ１、ＰＫ２を接合した後に、突出電極１３の周囲に樹脂を充填するようにしてもよい。また、上述した実施形態では、突出電極１３間で樹脂１５が分断されるようにして突出電極１３の周囲に樹脂１５を設ける方法について説明したが、複数の突出電極１３の間で樹脂が繋がっていてもよい。また、上述した実施形態では、半導体パッケージＰＫ１、ＰＫ２間に設けられた全ての突出電極１３の周囲に樹脂１５を設ける方法について説明したが、半導体パッケージＰＫ１、ＰＫ２間に設けられた一部の突出電極１３の周囲にのみ樹脂を設けるようにしてもよい。さらに、突出電極１３の周囲に樹脂を設ける場合、突出電極１３の配置位置に対応して型取られた樹脂シートを介して、突出電極１３を接合させるようにしてもよい。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
一方、半導体パッケージＰＫ３２には半導体チップ５１が設けられ、半導体チップ５１には、電極パッド５２が設けられるとともに、電極パッド５２が露出するようにして、絶縁膜５３が設けられている。そして、半導体チップ５１上には、電極パッド５２が露出するようにして応力緩和層５４が形成され、電極パッド５２上には、応力緩和層５４上に延伸された再配置配線５５が形成されている。そして、再配置配線５５上にはソルダレジスト膜５６が形成され、ソルダレジスト膜５６には、応力緩和層５４上において再配置配線５５を露出させる開口部５７が形成されている。そして、開口部５７を介して露出された再配置配線５５上には、半導体パッケージＰＫ３２が半導体チップ４３上に保持されるように、半導体チップ５１をキャリア基板４１上にフェースダウン実装するための突出電極５８が設けられている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
これにより、半導体パッケージＰＫ３１上にＷ−ＣＳＰ（ウェハレベル−チップサイズパッケージ）を積層した場合においても、突出電極５８を介して接合されたキャリア基板４１と半導体チップ５１との間に隙間を残したままの状態で、キャリア基板４１と半導体チップ５１との間に樹脂５９を設けることが可能となる。このため、半導体チップ４３、５１の種類またはサイズが異なる場合においても、半導体チップ４３、５１間にキャリア基板を介在させることなく、半導体チップ４３上に半導体チップ５１を３次元実装することが可能となるとともに、積層された半導体パッケージＰＫ３１、ＰＫ３２の２次実装時の位置ずれを防止しつつ、半導体パッケージＰＫ３１、ＰＫ３２間の剥離を抑止することが可能となる。この結果、３次元実装された半導体チップ４３、５１の信頼性の劣化を抑制しつつ、半導体チップ４３、５１積層時の高さの増大を抑制することが可能となり、半導体チップ４３、５１実装時の省スペース化を図ることが可能となる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
ここで、半導体パッケージＰＫ５１、ＰＫ５２間の樹脂１５に含まれる水分がほとんど除去された状態で、突出電極８６のリフロー処理を行うことができる。このため、突出電極８６のリフロー時に樹脂９５が膨張することを抑制することが可能となり、半導体パッケージＰＫ５１、ＰＫ５２が互いに剥離することを防止することが可能となる。また、突出電極８６のリフロー時に突出電極９３の再リフローが行われる場合においても、半導体パッケージＰＫ５１、ＰＫ５２が樹脂１５で互いに固定されたままの状態を維持することが可能となり、半導体パッケージＰＫ５１、ＰＫ５２間の位置ずれを防止することが可能となる。


【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2004349495.tif 000012