(57)【要約】【課題】本発明は、異物による半導体装置のパターン不良を低減するためのパターニング方法を提供する。【解決手段】トレンチ分離用の溝を形成後に、このトレンチ分離用の溝を塞ぐように異物２が付着している（図１（ａ））。次に、ＣＶＤ法等により半導体基板１上に絶縁膜３（第１膜）を成膜する（図１（ｂ））。そして、半導体基板１上の絶縁膜３をＣＭＰ又はエッチバックにより平坦化処理を施して、半導体基板１を露出させる（図１（ｃ））。次に、異物２が除去された半導体基板１に、絶縁膜３と同一材料の絶縁膜４（第２膜）をＣＶＤ法等を用いて成膜する（図１（ｄ））。これにより、絶縁膜４がトレンチ分離用の溝に埋め込まれる。そして、半導体基板１上の絶縁膜４をＣＭＰにより取り除くことにより、トレンチ分離用の溝に絶縁膜４が埋め込まれたトレンチ分離構造が形成できる（図１（ｅ））。【選択図】　　　図１
2004055720.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）凹部を有する基板上に第１膜を成膜する工程と、
（ｂ）前記第１膜側から平坦化処理を施す工程と、
（ｃ）前記基板上に、前記第１膜と同一材料の第２膜を成膜する工程と、
（ｄ）前記第２膜側から平坦化処理を施す工程とを備える、パターニング方法。
【請求項２】
請求項１記載のパターニング方法であって、
前記凹部はトレンチ分離用の溝であり、前記第１膜及び前記第２膜は絶縁膜であることを特徴とするパターニング方法。
【請求項３】
請求項１記載のパターニング方法であって、
前記凹部は前記基板と複数の配線とで囲まれる部分であり、前記第１膜及び前記第２膜は絶縁膜であることを特徴とするパターニング方法。
【請求項４】
請求項１記載のパターニング方法であって、
前記凹部はヴィアホールであり、前記第１膜及び前記第２膜は金属膜であることを特徴とするパターニング方法。
【請求項５】
請求項１記載のパターニング方法であって、
前記凹部はヴィアホールであり、前記第１膜及び前記第２膜は２層の金属膜であることを特徴とするパターニング方法。
【請求項６】
請求項１乃至５のいずれかに記載のパターニング方法であって、
前記（ｂ）工程及び前記（ｄ）工程で、前記平坦化処理としてＣＭＰ又はエッチバックを採用するパターニング方法。
【請求項７】
（ａ）基板上に第１膜を成膜する工程と、
（ｂ）前記基板上に成膜された前記第１膜に平坦化処理を施す工程と、
（ｃ）平坦化処理を施された前記第１膜上の所定の位置に、前記基板を露出させる第１ヴィアホールを形成する工程と、
（ｄ）前記第１膜及び前記第１ヴィアホール上に、前記第１膜と同一材料の第２膜を成膜する工程と、
（ｅ）前記第１膜及び前記第１ヴィアホール上の前記第２膜に平坦化処理を施す工程と、
（ｆ）前記第１ヴィアホールを形成した場所に、前記基板を露出させる第２ヴィアホールを形成する工程とを備える、パターニング方法。
【請求項８】
請求項７記載のパターニング方法であって、
前記第１膜及び前記第２膜は、絶縁膜であることを特徴とするパターニング方法。
【請求項９】
請求項７又は８のいずれかに記載のパターニング方法であって、
前記（ｂ）工程及び前記（ｅ）工程で、前記平坦化処理としてＣＭＰ又はエッチバックを採用するパターニング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パターニング方法に係る発明であって、特に、異物によるパターン不良を低減する技術に関するものである。
【０００２】
【従来の技術】
図１１は、従来の半導体装置のトレンチ分離構造の製造方法を示すフロー図である。まず、半導体基板１０１上にリソグラフィ技術により所定のパターンのトレンチ分離構造用の溝を形成する（図１１（ａ））。次に、このトレンチ分離構造用の溝が形成された半導体基板１０１上に、絶縁膜１０２を成膜する（図１１（ｂ））。これにより、トレンチ分離構造用の溝には、絶縁膜１０２が埋め込まれることになる。その後、半導体基板１０１上の絶縁膜１０２は、トレンチ分離構造用の溝に埋め込まれている絶縁膜１０２以外で、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）又はエッチバックにより除去される（図１１（ｃ））。これにより、半導体装置のトレンチ分離構造が形成される。
【０００３】
次に、図１２は、従来の半導体装置の層間絶縁膜の製造方法を示すフロー図である。まず、半導体基板１０１上にゲート酸化膜１０３を成膜し、その上にリソグラフィ技術により所定のパターンのゲート配線１０４を形成する（図１２（ａ））。次に、このゲート配線１０４及びゲート酸化膜１０３上に、絶縁膜１０５を成膜する（図１２（ｂ））。ここで、絶縁膜１０５の表面には、ゲート配線１０３形状の影響によりに凹凸が形成されている。そこで、絶縁膜１０５の表面の凹凸をＣＭＰ又はエッチバックにより削り取り平坦化を行う（図１２（ｃ））。これらの工程により、半導体装置の層間絶縁膜が形成される。
【０００４】
次に、図１３は、従来の半導体装置のコンタクトプラグ構造の製造方法を示すフロー図である。まず、半導体基板（図示せず）に形成された層間絶縁膜１０６上にアルミ配線パターン１０７が形成されている。そして、このアルミ配線パターン１０７上に成膜された絶縁膜１０８には、リソグラフィ技術により所定の場所にヴィアホールが形成されている（図１３（ａ））。次に、このヴィアホール及び絶縁膜１０８上に、材料がチタンナイトライドであるバリアメタル層１０９を成膜する（図１３（ｂ））。そして、バリアメタル層１０９上に、材料がタングステンである金属膜１１０を成膜する（図１３（ｃ））。これにより、バリアメタル層１０９が形成されたヴィアホールには、金属膜１１０が埋め込まれることになる。その後、バリアメタル層１０９及び金属膜１１０は、ヴィアホールに埋め込まれている部分以外で、ＣＭＰ又はエッチバックにより除去される（図１３（ｄ））。これにより、半導体装置のコンタクトプラグ構造が形成される。
【０００５】
次に、図１４は、従来の半導体装置のヴィアホール構造の製造方法を示すフロー図である。まず、半導体基板（図示せず）に形成された層間絶縁膜１０６上にアルミ配線パターン１０７が形成される。そして、このアルミ配線パターン１０７上に絶縁膜１１１を成膜する（図１４（ａ））。ここで、絶縁膜１１１の表面には、アルミ配線パターン１０７の形状の影響により紙面垂直方向に沿って凹凸が形成される（図示せず）。そこで、絶縁膜１１１の表面の凹凸をＣＭＰ又はエッチバックにより削り取ることで、絶縁膜１１１の平坦化を行う（図１４（ｂ））。その後、平坦化された絶縁膜１１１には、リソグラフィ技術により所定の場所にヴィアホールが形成される（図１４（ｃ））。これにより、半導体装置のヴィアホール構造が形成される。
【０００６】
【発明が解決しようとする課題】
従来の技術において、半導体装置のトレンチ分離構造の製造方法を示した。しかし、実際の製造工程においては、異物が工程中に付着することがある。そのため、所望のトレンチ分離構造が形成することができない場合がある。図１５は、異物の付着によりトレンチ分離構造が形成できない場合の製造フロー図である。まず、図１５（ａ）は、トレンチ分離構造用の溝を塞ぐように異物１１２が、付着している場合を示す。次に、このトレンチ分離構造用の溝が形成された半導体基板１０１上に、絶縁膜１０２を成膜する（図１５（ｂ））。しかし、異物１１１がトレンチ分離構造用の溝を塞いでいるため、トレンチ分離構造用の溝には、絶縁膜１０２が埋め込まれない。その後、異物１１２は、半導体基板１０１上の絶縁膜１０２がＣＭＰ又はエッチバックにより除去される際に、取り除かれる（図１５（ｃ））。以上の工程では、トレンチ分離構造用の溝は、絶縁膜１０２が埋め込まれないまま残ることになり、トレンチ分離構造に不良が生じてしまう。
【０００７】
同様に、従来の技術で説明した、半導体装置の層間絶縁膜、コンタクトプラグ構造及びヴィアホール構造の製造方法においても異物による半導体装置のパターン不良が生じてしまう。図１６は、異物の付着により層間絶縁膜が形成できない場合の製造フロー図である。ここでは、ゲート配線１０４間上に異物１１２が付着ているため（図１６（ａ））、ゲート配線１０４間に層間絶縁膜１０５が形成できない（図１６（ｂ））。そのため、ゲート配線１０４間に層間絶縁膜１０５がない半導体装置となる（図１６（ｃ））。
【０００８】
図１７は、異物の付着によりコンタクトプラグ構造が形成できない場合の製造フロー図である。ここでは、絶縁膜１０８にヴィアホールを形成し（図１７（ａ））、バリアメタル層１０９を成膜後に（図１７（ｂ））、ヴィアホールを塞ぐように異物１１２が付着している（図１７（ｃ））。そのため、ＣＭＰ又はエッチバックを行うと、ヴィアホールに金属膜１１０を埋め込めずに（図１７（ｄ））、コンタクトプラグが形成できない（図１７（ｅ））。
【０００９】
図１８も、異物の付着によりコンタクトプラグ構造が形成できない場合の製造フロー図である。ここでは、バリアメタル層１０９を成膜する前に、ヴィアホールを塞ぐように異物１１２が付着している（図１８（ａ））。そのため、ヴィアホールにバリアメタル層１０９及び金属膜１１０を埋め込めずに（図１８（ｂ），（ｃ））、コンタクトプラグが形成できない（図１８（ｄ））。
【００１０】
図１９は、異物の付着によりヴィアホール構造が形成できない場合の製造フロー図である。ここでは、ヴィアホールを形成する場所のアルミ配線パターン１０７上に異物１１２が付着している（図１９（ａ））。そのため、絶縁膜１１１を平坦化処理する際に異物１１２も共に取り除かれ、ヴィアホールを形成する場所に穴が形成されてしまう（図１９（ｂ））。この穴により所望するヴィアホール形状が得られない（図１９（ｃ））。
【００１１】
そこで、本発明は、上記で説明した異物による半導体装置のパターン不良を低減するためのパターニング方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、（ａ）凹部を有する基板上に第１膜を成膜する工程と、（ｂ）第１膜側から平坦化処理を施す工程と、（ｃ）基板上に、第１膜と同一材料の第２膜を成膜する工程と、（ｄ）第２膜側から平坦化処理を施す工程とを備える。
【００１３】
本発明の請求項２に係る解決手段は、請求項１記載のパターニング方法であって、凹部はトレンチ分離用の溝であり、第１膜及び第２膜は絶縁膜である。
【００１４】
本発明の請求項３に係る解決手段は、請求項１記載のパターニング方法であって、凹部は基板と複数の配線とで囲まれる部分であり、第１膜及び第２膜は絶縁膜である。
【００１５】
本発明の請求項４に係る解決手段は、請求項１記載のパターニング方法であって、凹部はヴィアホールであり、第１膜及び第２膜は金属膜である。
【００１６】
本発明の請求項５に係る解決手段は、請求項１記載のパターニング方法であって、凹部はヴィアホールであり、第１膜及び第２膜は２層の金属膜である。
【００１７】
本発明の請求項６に係る解決手段は、請求項１乃至５のいずれかに記載のパターニング方法であって、（ｂ）工程及び（ｄ）工程で、平坦化処理としてＣＭＰ又はエッチバックを採用する。
【００１８】
本発明の請求項７に係る解決手段は、（ａ）基板上に第１膜を成膜する工程と、（ｂ）基板上に成膜された第１膜に平坦化処理を施す工程と、（ｃ）平坦化処理を施された第１膜上の所定の位置に、基板を露出させる第１ヴィアホールを形成する工程と、（ｄ）第１膜及び第１ヴィアホール上に、第１膜と同一材料の第２膜を成膜する工程と、（ｅ）第１膜及び第１ヴィアホール上の第２膜に平坦化処理を施す工程と、（ｆ）第１ヴィアホールを形成した場所に、基板を露出させる第２ヴィアホールを形成する工程とを備える。
【００１９】
本発明の請求項８に係る解決手段は、請求項７記載のパターニング方法であって、第１膜及び第２膜は、絶縁膜である。
【００２０】
本発明の請求項９に係る解決手段は、請求項７又は８のいずれかに記載のパターニング方法であって、（ｂ）工程及び（ｅ）工程で、平坦化処理としてＣＭＰ又はエッチバックを採用する。
【００２１】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２２】
（実施の形態１）
図１は、本実施の形態におけるトレンチ分離構造の製造方法を示す断面フロー図であり、異物が存在する場合を示す。まず、リソグラフィ技術により、半導体基板１に凹部を呈するトレンチ分離用の溝を形成する。トレンチ分離用の溝を形成後に、このトレンチ分離用の溝を塞ぐように異物２が付着している（図１（ａ））。次に、ＣＶＤ法等により半導体基板１上に絶縁膜３（第１膜）を成膜する（図１（ｂ））。本来、絶縁膜３の成膜によりトレンチ分離用の溝が絶縁膜３で埋め込まれる。
【００２３】
しかし、トレンチ分離用の溝上に異物２が存在するため、絶縁膜３がトレンチ分離用の溝に埋め込まれない。そして、絶縁膜３側からＣＭＰ又はエッチバックにより平坦化処理を施して、半導体基板１を露出させる（図１（ｃ））。この工程により、本来はトレンチ分離用の溝に埋め込まれた絶縁膜３のみが残り、トレンチ分離構造が形成される。しかし、図１（ａ）に示すように異物２がトレンチ分離用の溝を塞いでいるため、トレンチ分離用の溝には絶縁膜３が埋め込まれない。但し、絶縁膜３側からＣＭＰ又はエッチバックにより平坦化処理を施す際に、トレンチ分離用の溝に付着していた異物２も、絶縁膜３と共に除去される。
【００２４】
本実施の形態では、次に絶縁膜３が除去された半導体基板１に、絶縁膜３と同一材料の絶縁膜４（第２膜）をＣＶＤ法等を用いて成膜する（図１（ｄ））。これにより、絶縁膜４がトレンチ分離用の溝に埋め込まれる。次に、絶縁膜４側からＣＭＰ又はエッチバックによって平坦化処理を施して、半導体基板１を露出させる。これにより、トレンチ分離用の溝にのみ絶縁膜４が埋め込んでパターニングされたトレンチ分離構造を形成できる（図１（ｅ））。つまり、本実施の形態では、従来のトレンチ分離構造の製造方法を行った後に、再度トレンチ分離構造の製造方法を行うことにより、異物２が原因となるトレンチ分離構造の欠陥を回避し、トレンチ分離を良好に形成することができる。ここでは、トレンチ分離用の溝を塞ぐような異物２が、トレンチ分離構造の製造方法の工程中に取り除かれてしまう点を利用している。
【００２５】
なお、従来のトレンチ分離構造の製造方法で異物２が取り除かれた部分に再度異物が付着する確率は極めて低く、本実施の形態により、トレンチ分離用の溝を塞ぐような異物２が原因となるトレンチ分離構造の欠陥をほぼゼロにすることができる。
【００２６】
上記では、トレンチ分離用の溝を形成後に、このトレンチ分離用の溝を塞ぐように異物が付着する場合のトレンチ分離構造の製造方法について説明した。しかし、本実施の形態におけるトレンチ分離構造の製造方法では、特に、半導体基板上の異物の有無にかかわらずにトレンチ分離構造を形成することができる。以下に、異物の無い場合のトレンチ分離構造の製造方法について説明する。
【００２７】
図２は、本実施の形態における異物の無い場合のトレンチ分離構造の製造方法を示す断面フロー図である。まず、リソグラフィ技術により、半導体基板１にトレンチ分離用の溝を形成する（図２（ａ））。次に、ＣＶＤ法等により半導体基板１上に絶縁膜３を成膜する（図２（ｂ））。異物が存在しないためこの絶縁膜３は、トレンチ分離用の溝に埋め込まれる。そして、絶縁膜３側からＣＭＰ又はエッチバックにより平坦化処理を施して、半導体基板１を露出させる（図２（ｃ））。このとき、絶縁膜３はトレンチ分離用の溝に埋め込まれた部分のみ残る。
【００２８】
さらに、絶縁膜３と同一材料の絶縁膜４をＣＶＤ法等により半導体基板１上に成膜する（図２（ｄ））。そして、絶縁膜４側からＣＭＰ又はエッチバックにより平坦化処理を施して、半導体基板１を露出させることにより、絶縁膜４を除去しトレンチ分離用の溝に絶縁膜３が埋め込まれたトレンチ分離構造が形成できる（図２（ｅ））。以上の工程により本実施の形態は、異物の無い場合であっても、問題なくトレンチ分離構造を形成することができる。
【００２９】
このように本実施の形態によれば異物２が存在している場合には絶縁膜４で、存在しない場合には絶縁膜３でそれぞれ溝を埋める。絶縁膜３，４は同一材料を採用するので、異物の有無にかかわらずに同じトレンチ分離構造を得ることができる。なお、上記の製造方法において、絶縁膜３及び絶縁膜４側から平坦化処理を施す方法としてＣＭＰ又はエッチバックを記載したが、本発明は、これらの方法に限られない。
【００３０】
（実施の形態２）
図３は、本実施の形態における層間絶縁膜の製造方法を示す断面フロー図であり、異物が存在する場合を示す。まず、リソグラフィ技術により、半導体基板５上にゲート酸化膜６及びゲート配線７を形成する。ゲート酸化膜６，ゲート配線７は半導体基板５と反対側に開く凹部を形成している。しかし、ゲート配線７を形成後に、２つのゲート配線７を跨ぐように異物８が付着している（図３（ａ））。次に、ＣＶＤ法等によりゲート配線７上に絶縁膜９（第１膜）を成膜する（図３（ｂ））。本来、絶縁膜９の成膜により図２（ｂ）に示した半導体基板と２つのゲート配線７で囲まれた部分にも絶縁膜９が成膜される。しかし、２つのゲート配線７間上には異物８が存在するため、絶縁膜９が半導体基板と２つのゲート配線７が形成する凹部には成膜されない。
【００３１】
次に、絶縁膜９側からＣＭＰ又はエッチバックにより平坦化処理を施す（図２（ｃ））。本来、この工程によりゲート配線７が露出することなく、層間絶縁膜がゲート配線７上に形成される。しかし、異物８が２つのゲート配線７を跨ぐように付着しているので、２つのゲート配線７間に絶縁膜９が成膜されない。但し、絶縁膜９側からＣＭＰ又はエッチバックにより平坦化処理を施す際に、２つのゲート配線７間上に付着していた異物８も絶縁膜９と共に除去される。
【００３２】
本実施の形態では、次にゲート配線７上に、絶縁膜９と同一材料の絶縁膜１０（第２膜）をＣＶＤ法等で成膜する（図３（ｄ））。これにより、絶縁膜１０が半導体基板と２つのゲート配線７が形成する凹部に成膜される。次に、絶縁膜１０側からＣＭＰ又はエッチバックにより平坦化処理を施す。これにより、ゲート配線７が露出することがない層間絶縁膜がパターニングされる（図３（ｅ））。つまり、本実施の形態では、従来の層間絶縁膜の製造方法を行った後に、再度層間絶縁膜の製造方法を行うことにより、ゲート配線７間上の異物８が原因となる層間絶縁膜の欠陥し、層間絶縁膜を良好に形成できる。ここでは、ゲート配線７間上の異物８が、層間絶縁膜の製造方法の工程中に取り除かれてしまう点を利用している。
【００３３】
なお、従来の層間絶縁膜の製造方法で異物８が取り除かれた部分に再度異物が付着する確率は極めて低く、本実施の形態により、ゲート配線７間上の異物８が原因となる層間絶縁膜の欠陥をほぼゼロにすることができる。
【００３４】
上記では、ゲート配線７を形成後にこのゲート配線７を跨ぐように異物が付着する場合の層間絶縁膜の製造方法について説明した。しかし、本実施の形態における層間絶縁膜の製造方法では、特に、半導体基板上の異物の有無にかかわらずに層間絶縁膜を形成することができる。以下に、異物の無い場合の層間絶縁膜の製造方法について説明する。
【００３５】
図４は、本実施の形態における異物の無い場合の層間絶縁膜の製造方法を示す断面フロー図である。まず、リソグラフィ技術により、半導体基板５上にゲート酸化膜６及びゲート配線７を形成する。（図４（ａ））。次に、ＣＶＤ法等によりゲート配線７上に絶縁膜９を成膜する（図４（ｂ））。異物が存在しないため、図４（ａ）に示した半導体基板と２つのゲート配線７が形成する凹部にも絶縁膜９が成膜される。そして、絶縁膜９側からＣＭＰ又はエッチバックにより平坦化処理を施す。（図４（ｃ））。
【００３６】
次に、絶縁膜９上に、絶縁膜９と同一材料の絶縁膜１０をＣＶＤ法等で成膜する（図４（ｄ））。そして、絶縁膜１０側からＣＭＰ又はエッチバックにより平坦化処理を施す（図８（ｅ））。例えば、絶縁膜１０は、全て取り除かれ、層間絶縁膜は絶縁膜９のみによって形成されている。以上の工程により本実施の形態は、異物の無い場合であっても、問題なく層間絶縁膜を形成することができる。
【００３７】
このように本実施の形態によれば異物８が存在している場合には絶縁膜１０が、存在しない場合には絶縁膜９が、それぞれゲート配線７と半導体基板５が形成する凹部に形成される。絶縁膜９，１０は同一材料を採用するので、異物の有無にかかわらずに同じ構造の層間絶縁膜を得ることができる。なお、上記の製造方法において、絶縁膜９及び絶縁膜１０側から平坦化処理を施す方法としてＣＭＰ又はエッチバックを記載したが、本発明は、これらの方法に限られない。また、上記ではゲート配線７上に形成される層間絶縁膜の製造方法を示したが、これ以外の配線上に形成される層間絶縁膜の製造方法にも適用される。
【００３８】
（実施の形態３）
図５は、本実施の形態におけるコンタクトプラグ構造の製造方法を示す断面フロー図であり、異物が存在する場合を示す。まず、リソグラフィ技術により、半導体基板（図示せず）に形成された層間絶縁膜１１上にアルミ配線パターン１２、絶縁膜１３が積層され、絶縁膜１３にはヴィアホールが形成される（図５（ａ））。このヴィアホールは、アルミ配線パターン１２面を露出させており、凹部を呈している。次に、バリアメタル層１４を絶縁膜１３及びヴィアホール上に成膜する（図５（ｂ））。バリアメタル層１４を形成後に、ヴィアホールを塞ぐように異物１５が付着する（図５（ｃ））。
【００３９】
次に、バリアメタル層１４上に金属膜１６（第１膜）を成膜する（図５（ｄ））。本来、金属膜１６の成膜によりヴィアホールに金属膜１６が埋め込まれる。しかし、ヴィアホール上に異物１５が存在するため、金属膜１６がヴィアホールに埋め込まれない。そして、バリアメタル層１４及び金属膜１６側からＣＭＰ又はエッチバックにより平坦化処理を施し、絶縁膜１３を露出させる（図５（ｅ））。これにより、ヴィアホール内にはバリアメタル層１４のみが残り、金属膜１６は残らない。但し、金属膜１６側からＣＭＰ又はエッチバックにより平坦化処理を施す際に、ヴィアホールに付着している異物１５も金属膜１６と共に除去される。
【００４０】
本実施の形態では、次に絶縁膜１３上に、金属膜１６と同一材料の金属膜１７（第２膜）を成膜する（図５（ｆ））。これにより、金属膜１７がヴィアホールに埋め込まれる。次に、金属膜１７側からＣＭＰ又はエッチバックにより平坦化処理を施して、絶縁膜１３を露出させることにより、ヴィアホールに金属膜１７が埋め込まれたコンタクトプラグ構造がパターニングされる（図５（ｇ））。本実施の形態では、従来のコンタクトプラグ構造の製造方法を行った後に、再度コンタクトプラグ構造の製造方法の一部（図５（ｆ）及び図５（ｇ））を行うことにより、ヴィアホールを塞ぐような異物１５が原因となるコンタクトプラグ構造の欠陥を回避し、コンタクトプラグ構造を良好に形成することができる。ここでは、ヴィアホールを塞ぐような異物１５が、従来のコンタクトプラグ構造の製造方法の工程中に取り除かれてしまう点を利用している。
【００４１】
従来のコンタクトプラグ構造の製造方法で異物１５が取り除かれた部分に再度異物が付着する確率は極めて低く、本実施の形態により、ヴィアホールを塞ぐような異物１５が原因となるコンタクトプラグ構造の欠陥をほぼゼロにすることができる。
【００４２】
なお、上記のバリアメタル材は、主としてチタンナイトライド、金属膜材はタングステンが使用される。また、配線材料は、アルミ配線パターン１２に限られず、銅配線等であっても良い。
【００４３】
上記では、バリアメタル層１４を形成後に、ヴィアホールを塞ぐように異物１５が付着する場合のコンタクトプラグ構造の製造方法について説明した。しかし、本実施の形態におけるコンタクトプラグ構造の製造方法では、特に、半導体基板上の異物の有無にかかわらずにコンタクトプラグ構造を形成することができる。以下に、異物の無い場合のコンタクトプラグ構造の製造方法について説明する。
【００４４】
図６は、本実施の形態における異物の無い場合のコンタクトプラグ構造の製造方法を示す断面フロー図である。まず、リソグラフィ技術により、半導体基板（図示せず）に形成された層間絶縁膜１１上にアルミ配線パターン１２、絶縁膜１３が積層され、絶縁膜１３にはヴィアホールが形成される（図６（ａ））。このヴィアホールは、アルミ配線パターン１２面を露出させる。次に、バリアメタル層１４を絶縁膜１３及びヴィアホール上に成膜する（図６（ｂ））。
【００４５】
次に、バリアメタル層１４上に金属膜１６を成膜する（図６（ｃ））。これにより、ヴィアホール内に金属膜１６が埋め込まれる。次に、バリアメタル層１４及び金属膜１６側からＣＭＰ又はエッチバックにより平坦化処理を施して、絶縁膜１３を露出する（図６（ｄ））。この工程により、ヴィアホール内にのみバリアメタル層１４及び金属膜１６が残る。
【００４６】
本実施の形態では、次に絶縁膜１３上に、金属膜１６と同一材料の金属膜１７を成膜する（図６（ｅ））。次に、金属膜１７側からＣＭＰ又はエッチバックにより平坦化処理を施して、絶縁膜１３を露出する（図６（ｆ））。この場合、ヴィアホール内には既に金属膜１６が埋め込まれているため、全ての金属膜１７が平坦化処理を施す。以上の工程により本実施の形態は、異物の無い場合であっても、問題なくコンタクトプラグ構造を形成することができる。
【００４７】
このように本実施の形態によれば異物１５が存在している場合にはバリアメタル層１４及び金属膜１７が、存在しない場合にはバリアメタル層１４及び金属膜１６絶縁膜３が、それぞれアルミ配線パターン１２及び絶縁膜１３の形成する凹部に形成される。金属膜１６，１７は同一材料を採用するので、異物の有無にかかわらずに同じ構造のコンタクトプラグ構造を得ることができる。なお、上記の製造方法において、バリアメタル層及び金属膜側から平坦化処理を施す方法としてＣＭＰ又はエッチバックを記載したが、本発明は、これらの方法に限られない。
【００４８】
（実施の形態４）
図７は、本実施の形態におけるコンタクトプラグ構造の製造方法を示す断面フロー図であり、異物が存在する場合を示す。本実施の形態は、実施の形態３と同様にコンタクトプラグ構造の製造方法である。ただ、図７（ａ）に示すように、異物２１は、絶縁膜２０に形成されたヴィアホールを塞ぐように付着している。つまり、バリアメタル層２２が成膜される前にヴィアホール上に異物２１が付着している点が、実施の形態３の場合と異なる。
【００４９】
次に、異物２１により塞がれたヴィアホール上及び絶縁膜２０上にバリアメタル層２２を成膜する（図７（ｂ））。本来、これによりヴィアホール内にバリアメタル層２２が成膜される。しかし、異物２１により、ヴィアホール内にバリアメタル層２２が成膜されない。次に、バリアメタル層２２（第１膜の第１層）上に金属膜２３（第１膜の第２層）を成膜する（図７（ｃ））。本来、これによりヴィアホール内に金属膜２３が埋め込まれる。しかし、異物２１が存在するため、金属膜２３がヴィアホールに埋め込まれない。そして、絶縁膜２０上のバリアメタル層２２及び金属膜２３側からＣＭＰ又はエッチバックによる平坦化処理を施し、絶縁膜２０を露出させる（図７（ｄ））。但し、バリアメタル層２２及び金属膜２３側からＣＭＰ又はエッチバックにより平坦化処理を施す際に、ヴィアホールに付着している異物２１もバリアメタル層２２及び金属膜２３と共に除去される。
【００５０】
本実施の形態では、次に絶縁膜２０上に、バリアメタル層２２と同一材料のバリアメタル層２４（第２膜の第１層）を成膜する（図７（ｅ））。そして、バリアメタル層２４上に金属膜２３と同一材料の金属膜２５（第２膜の第２層）を成膜する（図７（ｆ））。これにより、ヴィアホール内にバリアメタル層２４が形成され、そのヴィアホール内に金属膜２５が埋め込まれる。次に、バリアメタル層２４及び金属膜２５側からＣＭＰ又はエッチバックにより平坦化処理を施して、絶縁膜２０を露出することにより、ヴィアホール内にバリアメタル層２４が形成され、そのヴィアホール内に金属膜２５が埋め込まれたコンタクトプラグ構造がパターニングされる（図７（ｇ））。
【００５１】
本実施の形態では、従来のコンタクトプラグ構造の製造方法を行った後に、再度コンタクトプラグ構造の製造方法を行うことにより、ヴィアホールを塞ぐような異物２１が原因となるコンタクトプラグ構造の欠陥を回避し、コンタクトプラグ構造を良好に形成することができる。ここでは、ヴィアホールを塞ぐような異物２１が、従来のコンタクトプラグ構造の製造方法の工程中に取り除かれてしまう点を利用している。
【００５２】
また、従来のコンタクトプラグ構造の製造方法で異物２１が取り除かれた部分に再度異物が付着する確率論は極めて低く、本実施の形態により、ヴィアホールを塞ぐような異物２１が原因となるコンタクトプラグ構造の欠陥をほぼゼロにすることができる。
【００５３】
なお、実施の形態３で示したような異物１５が付着する場合と本実施の形態で示したような異物２１が付着する場合とを厳密に区別しないで、本実施の形態に示すバリアメタル層の成膜から再度コンタクトプラグ構造の製造方法を行っても良い。これは、実施の形態３で示したような異物１５が付着する半導体装置に、本実施の形態４を行ってもバリアメタル層が２層形成される以外は同じであり、これによる不具合が生じないためである。
【００５４】
上記では、絶縁膜２０を形成後に、ヴィアホールを塞ぐように異物２１が付着する場合のコンタクトプラグ構造の製造方法について説明した。しかし、本実施の形態におけるコンタクトプラグ構造の製造方法では、特に、半導体基板上の異物の有無にかかわらずにコンタクトプラグ構造を形成することができる。以下に、異物の無い場合のコンタクトプラグ構造の製造方法について説明する。
【００５５】
図８は、本実施の形態における異物の無い場合のコンタクトプラグ構造の製造方法を示す断面フロー図である。まず、リソグラフィ技術により、半導体基板（図示せず）に形成された層間絶縁膜１８上にアルミ配線パターン１９、絶縁膜２０が積層され、絶縁膜２０にはヴィアホールが形成される（図８（ａ））。このヴィアホールは、アルミ配線パターン１９面を露出させる。次に、バリアメタル層２２を絶縁膜２０及びヴィアホール上に成膜する（図８（ｂ））。
【００５６】
次に、バリアメタル層２２上に金属膜２３を成膜する（図８（ｃ））。これにより、ヴィアホール内に金属膜２３が埋め込まれる。次に、バリアメタル層２２及び金属膜２３側からＣＭＰ又はエッチバックにより平坦化処理を施して、絶縁膜２０を露出する（図８（ｄ））。この工程により、ヴィアホール内にのみバリアメタル層２２及び埋め込まれた金属膜２３が残る。
【００５７】
さらに、絶縁膜２０上に、バリアメタル層２２と同一材料のバリアメタル層２４及び金属膜２３と同一材料の金属膜２５を成膜する（図８（ｅ））。次に、バリアメタル層２４及び金属膜２５側からＣＭＰ又はエッチバックによる平坦化処理を施して、絶縁膜２０を露出する（図８（ｆ））。この場合、ヴィアホール内は既に金属膜２３が埋め込まれているため、バリアメタル層２４及び金属膜２５は、全て平坦化処理を施す。以上の工程により本実施の形態は、異物の無い場合であっても、問題なくコンタクトプラグ構造を形成することができる。
【００５８】
なお、上記の製造方法において、バリアメタル層及び金属膜側から平坦化処理を施す方法としてＣＭＰ又はエッチバックを記載したが、本発明は、これらの方法に限られない。また、バリアメタル材は、主としてチタンナイトライド、金属膜材はタングステンが使用される。配線材料は、アルミ配線パターン１９に限られず、銅配線等であっても良い。
【００５９】
（実施の形態５）
図９は、本実施の形態におけるヴィアホール構造の製造方法を示す断面フロー図であり、異物が存在する場合について示す。まず、リソグラフィ技術により、半導体基板（図示せず）に形成された層間絶縁膜２６上にアルミ配線パターン２７が積層される。このアルミ配線パターン２７上、ヴィアホールが形成される位置に異物２９が付着している。さらに、その上に絶縁膜２８（第１膜）が積層されている（図９（ａ））。次に、絶縁膜２８側からＣＭＰ又はエッチバックによる平坦化処理を施して絶縁膜２８の一部が除去される（図９（ｂ））。その際、除去された絶縁膜２８と共に異物２９も平坦化処理を施す。これにより、層間絶縁膜上に穴が形成されてしまう。凹部たるヴィアホールをリソグラフィ技術により形成する。このヴィアホールを形成すべき位置に穴が存在し、この穴が形成されるヴィアホールより大きい場合、所望のヴィアホール形状が形成できない（図９（ｃ））。
【００６０】
本実施の形態では、次に絶縁膜２８上に、絶縁膜２８と同一材料の絶縁膜３０（第２膜）をＣＶＤ法等で成膜する（図９（ｄ））。そして、絶縁膜３０側からＣＭＰ又はエッチバックによる平坦化処理を施して絶縁膜３０の一部が除去される（図９（ｅ））。これにより、異物２９により形成された穴が絶縁膜３０で塞がれる。次に、前回ヴィアホールを形成した位置に、再度ヴィアホールをリソグラフィ技術により形成する（図９（ｆ））。これにより、所望のヴィアホール形状が形成できる。本実施の形態では、従来のヴィアホール構造の製造方法を行った後に、再度層間絶縁膜及びヴィアホールを形成する工程を行うことにより、層間絶縁膜中の異物２９が原因となるヴィアホール構造の欠陥を回避し、ヴィアホールを良好に形成することができる。
【００６１】
ここで、従来のヴィアホール構造の製造方法で異物２９が取り除かれた部分に再度異物が付着する確率は極めて低く、従来のヴィアホール構造の製造方法で形成された絶縁膜２８の部分にも悪影響を与えることもない。本実施の形態により、層間絶縁膜中の異物２９が原因となるヴィアホール構造の欠陥をほぼゼロにすることができる。なお、上記ではアルミ配線パターン２７上の層間絶縁膜にヴィアホール構造を形成する製造方法を示したが、これ以外の配線上に形成される層間絶縁膜のヴィアホール構造の製造方法にも適用される。
【００６２】
上記では、アルミ配線パターン２７上ヴィアホールが形成される位置に異物２９が付着する場合のヴィアホール構造の製造方法について説明した。しかし、本実施の形態におけるヴィアホール構造の製造方法では、特に、半導体基板上の異物の有無にかかわらずにヴィアホール構造を形成することができる方法である。以下に、異物の無い場合のヴィアホール構造の製造方法について説明する。
【００６３】
図１０は、本実施の形態における異物の無い場合のヴィアホール構造の製造方法を示す断面フロー図である。まず、リソグラフィ技術により、半導体基板（図示せず）に形成された層間絶縁膜２６上にアルミ配線パターン２７、絶縁膜２８が積層さる。絶縁膜２８側からＣＭＰ又はエッチバックにより平坦化処理を施され、絶縁膜２８の一部が除去され、平坦化された層間絶縁膜に形成される（図１０（ａ））。平坦化された層間絶縁膜の所定の位置に、ヴィアホールをリソグラフィ技術により形成する（図１０（ｂ））。このヴィアホールは、アルミ配線パターン２７面を露出させる。
【００６４】
さらに、絶縁膜２８上に絶縁膜２８と同一材料の絶縁膜３０をＣＶＤ法等で成膜する（図１０（ｃ））。この絶縁膜３０は、図１０（ｂ）で形成されたヴィアホールにも埋め込まれる。次に、絶縁膜３０側からＣＭＰ又はエッチバックにより平坦化処理を施して、絶縁膜２８を露出する（図１０（ｄ））。但し、ヴィアホールに埋め込まれている部分の絶縁膜３０は、除去されない。そして、前回ヴィアホールを形成した位置に、再度ヴィアホールをリソグラフィ技術により形成する（図１０（ｅ））。以上の工程により本実施の形態は、異物の無い場合であっても、問題なくコンタクトプラグ構造を形成することができる。
【００６５】
なお、上記の製造方法において、絶縁膜２８及び絶縁膜３０側から平坦化処理を施す方法としてＣＭＰ又はエッチバックを記載したが、本発明は、これらの方法に限られない。
【００６６】
【発明の効果】
本発明の請求項１に記載のパターニング方法では、凹部を塞ぐような異物が存在しても、工程（ｂ）によって当該異物が除去されるので、凹部を第２膜で埋め込むことができる。しかも異物が存在しなくても、凹部に第１膜が埋め込まれる。第１膜と第２膜とは同じ材料なので、異物の有無にかかわらずに同じ構造を得ることができ、半導体装置の欠陥を回避することができる効果がある。
【００６７】
本発明の請求項２に記載のパターニング方法では、凹部はトレンチ分離用の溝であり、第１膜及び第２膜は絶縁膜であるので、トレンチ分離を良好に形成できる効果がある。
【００６８】
本発明の請求項３に記載のパターニング方法では、凹部は基板と複数の配線とで囲まれる部分であり、第１膜及び第２膜は絶縁膜であるので、複数の配線に挟まれる部分に絶縁膜を良好に形成できる効果がある。
【００６９】
本発明の請求項４又は請求項５に記載のパターニング方法では、凹部はヴィアホールであり、第１膜及び第２膜は金属膜であるので、コンタクトプラグを良好に形成できる効果がある。
【００７０】
本発明の請求項７に記載のパターニング方法は、半導体基板上に第１膜を成膜し、平坦化処理を施し、第１ヴィアホールを形成し、さらに第２膜を成膜し、平坦化処理を施し、第１ヴィアホールと同じ場所に第２ヴィアホールを形成するので、ヴィアホールの形成を阻害する異物が原因となる半導体装置の欠陥を回避することができる効果がある。
【００７１】
本発明の請求項８に記載のパターニング方法では、第１膜及び第２膜は絶縁膜であるので、ヴィアホールを良好に形成できる効果がある。
【００７２】
本発明の請求項６又は請求項９に記載のパターニング方法では、第１膜及び第２膜を効率よく平坦化、あるいは取り除くことができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面フロー図である。
【図２】本発明の実施の形態１に係るトレンチ分離構造の製造方法を示す断面フロー図である。
【図３】本発明の実施の形態２に係る層間絶縁膜の製造方法を示す断面フロー図である。
【図４】本発明の実施の形態２に係る層間絶縁膜の製造方法を示す断面フロー図である。
【図５】本発明の実施の形態３に係るコンタクトプラグ構造の製造方法を示す断面フロー図である。
【図６】本発明の実施の形態３に係るコンタクトプラグ構造の製造方法を示す断面フロー図である。
【図７】本発明の実施の形態４に係るコンタクトプラグ構造の製造方法を示す断面フロー図である。
【図８】本発明の実施の形態４に係るコンタクトプラグ構造の製造方法を示す断面フロー図である。
【図９】本発明の実施の形態５に係るヴィアホール構造の製造方法を示す断面フロー図である。
【図１０】本発明の実施の形態５に係るヴィアホール構造の製造方法を示す断面フロー図である。
【図１１】従来の技術に係るトレンチ分離構造の製造方法を示す断面フロー図である。
【図１２】従来の技術に係る層間絶縁膜の製造方法を示す断面フロー図である。
【図１３】従来の技術に係るコンタクトプラグ構造の製造方法を示す断面フロー図である。
【図１４】従来の技術に係るヴィアホール構造の製造方法を示す断面フロー図である。
【図１５】異物が存在する場合の従来の技術に係るトレンチ分離構造の製造方法を示す断面フロー図である。
【図１６】異物が存在する場合の従来の技術に係る層間絶縁膜の製造方法を示す断面フロー図である。
【図１７】異物が存在する場合の従来の技術に係るコンタクトプラグ構造の製造方法を示す断面フロー図である。
【図１８】異物が存在する場合の従来の技術に係るコンタクトプラグ構造の製造方法を示す断面フロー図である。
【図１９】異物が存在する場合の従来の技術に係るヴィアホール構造の製造方法を示す断面フロー図である。
【符号の説明】
１，５　半導体基板、２，８，１５，２１，２９　異物、３，４，９，１０，１３，２０，２８，３０　絶縁膜、６　ゲート酸化膜、７　ゲート配線、１１，１８，２６　層間絶縁膜、１２，１９，２７　アルミ配線パターン、１４，２２，２４　バリアメタル層、１６，１７，２３，２５　金属膜、１０１　半導体基板、１０２　絶縁膜、１０３　ゲート酸化膜、１０４　ゲート配線、１０５　絶縁膜、１０６　層間絶縁膜、１０７　アルミ配線パターン、１０８　絶縁膜、１０９　バリアメタル層、１１０　金属膜、１１１　絶縁膜、１１２　異物。
【図１】
2004055720.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004055720.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004055720.tif 000018
【図１７】
2004055720.tif 000019
【図１８】
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【図１９】
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