(57)【要約】      （修正有）【課題】デジタルエントロピー信号生成装置及び方法を含む演算システムを提供する。【解決手段】電子回路システムは、或る周波数及びノイズを含むアナログ信号（ＮＰＥＳ）を受信するための入力（ＩＮ１）を有する。ノイズは入力参照ノイズを含み、ノイズはレンジにおいて変動する。システムは信号経路を含み、信号経路は、クロック周期に応答してデジタル出力値を提供するためのアナログ・デジタルコンバータ２２、フィードバックノード（ＤＲＮＳ）及びクロック周期の期間の間、ノイズのＲＭＳ値より大きくならないように、フィードバックノード（ＤＲＮＳ）において信号スウィングを制限するための回路要素２６、２８を備える。アナログ・デジタルコンバータ２２は、更に、アナログ信号及びフィードバックノード（ＤＲＮＳ）における信号スウィングに応答して、デジタル出力値を提供する。【選択図】図４
2022002098.tif 000002
【特許請求の範囲】
【請求項１】
電子回路システムであって、
周波数及びノイズを含むアナログ信号を受信するための入力であって、前記ノイズが、或る範囲で変動する入力参照ノイズを含む、前記入力、及び
信号経路を含み、
前記信号経路が、
クロック周期に応答してデジタル出力値を提供するためのアナログ・デジタルコンバータ、
フィードバックノード、及び
前記クロック周期の期間の間、前記ノイズのＲＭＳ値より大きくならないように前記フィードバックノードにおける信号スウィングを制限するための回路要素、
を含み、
前記アナログ・デジタルコンバータが更に、前記アナログ信号及び前記フィードバックノードにおける前記信号に応答して、前記デジタル出力値を提供するためである、電子回路システム。
【請求項２】
請求項１に記載の電子回路システムであって、
前記フィードバックノードにおける信号スウィングを制限するための前記回路要素が、
前記コンパレータから出力を受信するためのデジタル・アナログコンバータ、及び
前記デジタル・アナログコンバータから出力を受信するための積分器、
を含み、
前記フィードバックノードにおける前記信号スウィングが、前記積分器の出力に応答する、電子回路システム。
【請求項３】
請求項１に記載の電子回路システムであって、
前記フィードバックノードにおける信号スウィングを制限するための前記回路要素が、前記フィードバックノードに結合されるコンデンサを含む、電子回路システム。
【請求項４】
請求項３に記載の電子回路システムであって、
前記フィードバックノードにおける信号スウィングを制限するための前記回路要素が、前記フィードバックノードに結合される抵抗器を更に含む、電子回路システム。
【請求項５】
請求項１に記載の電子回路システムであって、
前記フィードバックノードにおける信号スウィングを制限するための前記回路要素が、
第１の状態を含む前記デジタル出力値に応答して前記フィードバックノードに電流をソースするための第１の電流源、及び
前記第１の状態とは異なる第２の状態を含む前記デジタル出力値に応答して前記フィードバックノードから電流をシンクするための第２の電流源、
を含む、電子回路システム。
【請求項６】
請求項１に記載の電子回路システムであって、更に、
エントロピーソースに応答して前記アナログ信号を提供するために回路要素を含む、電子回路システム。
【請求項７】
請求項１に記載の電子回路システムであって、
前記回路要素が、直列抵抗接続に沿ったノードを含む前記アナログ信号を提供するためである、電子回路システム。
【請求項８】
請求項１に記載の電子回路システムであって、
前記アナログ・デジタルコンバータがコンパレータを含む、電子回路システム。
【請求項９】
請求項８に記載の電子回路システムであって、
前記周波数が第１の周波数を含み、及び
前記クロック周期が、前記第１の周波数より小さい第２の周波数を有する、電子回路システム。
【請求項１０】
請求項８に記載の電子回路システムであって、
前記コンパレータが、前記クロック周期の各周期に応答して比較動作を実施するように動作し得る、電子回路システム。
【請求項１１】
請求項９に記載の電子回路システムであって、
フリップフロップを更に含み、前記デジタル出力値が前記フリップフロップに入力され、前記フリップフロップが、前記第２の周波数より小さい第３の周波数でクロックされる、電子回路システム。
【請求項１２】
請求項９に記載の電子回路システムであって、
前記第２の周波数が、前記コンパレータによる比較動作が完了したとの前記コンパレータにおける内部指示に応答する、電子回路システム。
【請求項１３】
請求項１に記載の電子回路システムであって、
前記フィードバックノードにおける信号スウィングを制限するための前記回路要素が、前記信号経路のフィードバック部分に位置する、電子回路システム。
【請求項１４】
請求項１に記載の電子回路システムであって、
プロセッサ回路要素を更に含み、前記プロセッサ回路要素が、前記デジタル出力値の変化に応答して機能を実施するように動作し得る、電子回路システム。
【請求項１５】
請求項１４に記載の電子回路システムであって、
前記機能がデータ暗号化を含む、電子回路システム。
【請求項１６】
請求項１に記載の電子回路システムであって、
前記フィードバックノードにおける信号スウィングを制限するための前記回路要素が、
前記コンパレータから出力を受信するための積分器、及び
前記積分器から出力を受信するためのデジタル・アナログコンバータ、
を含み、
前記フィードバックノードにおける前記信号スウィングが、前記デジタル・アナログコンバータの出力に応答する、電子回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、デジタルエントロピー信号生成装置及び方法を含む演算システムに関連する。
【背景技術】
【０００２】
デジタル又はその他の演算システムにおいて、エントロピーは、ハードウェア又はソフトウェアにより生成され得るランダム性であり、典型的に、ランダム数又は記号のシーケンスでの出力である。このようなエントロピーには、例として、暗号法によるものを含む、統計的サンプリング、コンピュータシミュレーション、及び傍受又は盗難からデータを守る際などにおける、種々の用途がある。暗号法は、典型的に、ランダムに生成される必要がある一つ又は複数の鍵を含み、鍵は、送信されるときデータを暗号化し、受信されるとき暗号化されたデータを解読するために用いられ、その鍵に関連付けられるランダム性が大きいほど、認可されていない第三者の解読（即ち、認証された鍵なしの）がより困難となる。他の暗号法の例として、ランダム性は、認証プロトコルにおけるデジタル署名又は呼びかけ（ｃｈａｌｌｅｎｇｅｓ）を生成するためなど、他の入力のために用いられ得る。このような用途において、全ての事象において、典型的に、エントロピー作成システムによって提供されるランダム性がより真であるほど、そのシステムに依存する応用例の性能がより良好となる。ランダム性の測定は、典型的に、ランダム生成システムの出力シーケンスにおいてパターンが存在するか又は認識し得るかを判定する。従って、アメリカ国立標準技術研究所（ＮＩＳＴ）は、統計的測定をつくることに向かう種々の出版物、ツール、及びガイダンス、及びバイナリシーケンスにおけるランダム性のレベルを検出及び改善するための実装を含む。
【０００３】
ランダム数をつくるための種々の方式が存在するが、複雑度の付加的な考慮が生じ得る。これは、多くの応用例が、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、マイクロコントローラユニット（ＭＣＵ）又はその他の類似の集積回路デバイスなど、システムレベルプロセッサに搭載されるランダム数生成を有することから利点を得る可能性があるためである。例えば、このようなデバイスの設計において、典型的な考慮は、デバイス上で又はデバイスにより消費されるエリア及び電力の点におけるコストを含み、このような考慮は、統合されたランダム数生成器の利用を妨げるか又は不可能にし得る。また、プロセッサクロック速度は、従来のアプローチに従ってランダム数を生成するために必要なクロック速度との互換性がない可能性がある。
【０００４】
従来のアプローチは或る実装において許容可能であるが、幾つかの応用例は、充分に対処されていない要件を有し得る。
【発明の概要】
【０００５】
電子回路システムの記載される例において、或る周波数及びしノイズを含むアナログ信号を受信するための入力を有する。ノイズは入力参照ノイズを含み、ノイズはレンジにおいて変動する。このシステムは信号経路を含む。信号経路は、（ａ）クロック周期に応答してデジタル出力値を提供するためのアナログ・デジタルコンバータ、（ｂ）フィードバックノード、及び（ｃ）クロック周期の期間の間、ノイズのＲＭＳ値より大きくならないように、フィードバックノードにおいて信号スウィングを制限するための回路要素を含む。アナログ・デジタルコンバータは、更に、アナログ信号、及びフィードバックノードにおける信号スウィングに応答して、デジタル出力値を提供するためである。
【図面の簡単な説明】
【０００６】
【図１】好ましい実施例に従ったネットワークシステム１０の電気的ブロック図を図示する。
【０００７】
【図２】図１のネットワーク要素の任意のものを表し得る２つのネットワーク要素ＮＥＡ及びＮＥＢの詳細である。
【０００８】
【図３】ランダム数生成器ＲＮＧＡの機能ブロック図を図示する。
【０００９】
【図４】ランダム数生成器ＲＮＧＡの機能ブロック図を図示し、ここでは、付加的な概念図が或るブロックに示されている。
【００１０】
【図５】ランダム数生成器ＲＮＧＡの機能ブロック図を図示し、ここでは、付加的な概念図が、図４に示すＤＡＣ回路２６の代替としてＤＡＣ回路２６Ａに対して示される。
【００１１】
【図６】これも、図３のものに関連する代替のランダム数生成器ＲＮＧＡ１の機能ブロック図を図示し、この代替例は、フィードバック経路におけるデバイスの順の逆を表す。
【００１２】
【図７】これも、図３のものに関連して代替のランダム数生成器ＲＮＧＡ２の機能ブロック図を図示し、この代替例は、異なるクロック配置及びフリップフロップ２６ＦＦを表す。
【発明を実施するための形態】
【００１３】
図１は、好ましい実施例の一例に従った、ネットワークシステム１０の電気的ブロック図を図示する。システム１０は、図において水平破線上に概して示されるローカルエリアネットワーク（ＬＡＮ）を含み、ＬＡＮは、多数の従来のアイテムを含む。また、ＬＡＮは、インターネットサービスプロバイダ（ＩＳＰ）を介してインターネットに接続され、インターネット自体は、それらのネットワークに接続される要素を含む、付加的なネットワークのネットワークを表し、及び／又はそういったネットワークに接続される。ＬＡＮに戻ると、ＬＡＮは、マルチ導体ケーブルなどの物理的インタフェース１２を有し、ＮＥ１．１、ＮＥ１．２、・・・、ＮＥ１．Ｎとして示されるＮ個のネットワーク要素が物理的インタフェース１２に接続される。本願において参照されるこれらの（及び他の）ネットワーク要素の各々は、テレコミュニケーション又はコンピューティングシステムネットワーク上に通信する論知的個体であり、従って、このような要素は、コンピュータ、タブレット、パーソナルデバイス、及びインターネットオブシングス（ＩｏＴ）の開発において多数となることが予期されるモジュール又は同様のものであり得る。このようなデバイスは、ハードウェア及びソフトウェア（ファームウェア及び同様のものを含む）の無数の形態で構築され得、ＬＡＮにおける別のデバイスに通信するための少なくとも最小機能性を備える。更に、ネットワーク要素は、種々のその他の演算又は特徴機能性を含み得る。同じく物理的インタフェース１２に接続されるのはルーター１４であり、ルーター１４は、ワイヤレスアダプタ１６に更に結合される（又はワイヤレスアダプタ１６を含む）。ワイヤレスアダプタ１６は、ＮＥ２．１、ＮＥ２．２、・・・、ＮＥ２．Ｍとして示されるＭ個のネットワーク要素とワイヤレスに双方向通信するように動作し得る。ルーター１４は、ＬＡＮにおけるネットワーク要素間の、及びＬＡＮとＩＳＰとの間のデータパケットの転送を制御する。全ての場合において、図１のネットワーク要素の任意のものは、互いに、又は互換性のあるネットワーク要素を有する、概して他のネットワークとして示されるものと通信するように動作し得、このような他のネットワークは、離れて位置されるが、同様に、インターネットを介して通信し得る。
【００１４】
システム１０の更なる態様は、好ましい実施例に関連して後述されるように改善される。例えば、そのネットワーク要素ＮＥ１Ｘ及びＮＥ２Ｘの一つ又は複数（及び好ましくは、全て）が、ハードウェア、ソフトウェア、又はそれらの組み合わせにおいて実装され得るように、セキュリティプロトコルプログラミングを備えて更に改善されて、それらの要素により通信される暗号化されたフレームが、不正な第三者により解読され得る可能性を低減するようにする。この点で、図２は、図１のネットワーク要素の（又は他のネットワーク上の要素の）任意のものを表し得る、２つのネットワーク要素ＮＥＡ及びＮＥＢを更に詳しく示す。ネットワーク要素ＮＥＡは、プロセッサ（例えば、マイクロコントローラ）ＭＣＵＡを含み、これは、ランダム数生成器ＲＮＧＡを含む。後述されるように、好ましい一実施例においてランダム数生成器ＲＮＧＡは、エントロピーベースのランダム数を提供するように動作し得、それにより、暗号鍵ＫＥＹＡを提供するか又は暗号鍵ＫＥＹＡから判定され得る。ＫＥＹＡ及びＤＡＴＡはいずれも、プロセッサＭＣＵＡの一部としても実施される暗号化プロセスに接続される。暗号化プロセスは、種々の従来の技法の任意のものによって達成され得、その結果は、暗号化されたデータＤＡＴＡＥＮＣである。この暗号化されたデータＤＡＴＡＥＮＣは、上述した種々の通信方式の任意のものを介して、ネットワーク要素ＮＥＡからネットワーク要素ＮＥＢに通信される。そのため、暗号化されたデータＤＡＴＡＥＮＣは、ネットワーク要素ＮＥＢにより受信され、そのそれぞれのプロセッサＭＣＵＢにより処理され、これは、暗号化されたデータＤＡＴＡＥＮＣ及びデータ解読鍵ＫＥＹＢを受け取る解読プロセスを含む。データ解読鍵ＫＥＹＢは、ネットワーク要素ＮＥＡにより用いられる解読鍵ＫＥＹＡに対して対称又は非対称であり得、適切なプロトコル又は同様のものが、ネットワーク要素間で通信されるとき設計によりデータが安全であるように選択肢を確立して、ネットワーク要素ＮＥＡによって処理されるオリジナルのデータＤＡＴＡの第三者の認可されていない検出の可能性を防ぐか又はなくすようにする。全ての事象において、暗号化／解読プロセスによって達成されるようなセキュリティのレベルは、ランダム数生成器ＲＮＧＡにより生成される数のランダム性により影響を受け、この点で、付加的な好ましい実施例態様が、後述され、その生成器に組み込まれる。図２は、ネットワーク要素ＮＥＡからネットワーク要素ＮＥＢへの経路における暗号化／解読を図示するが、逆経路（即ち、ネットワーク要素ＮＥＢからネットワーク要素ＮＥＡへの経路における暗号化／解読）が同様に可能である。
【００１５】
図３は、好ましい実施例のランダム数生成器ＲＮＧＡの機能ブロック図を図示し、後述で提供される或る種々の態様に関する付加的な概念図を備える。生成器ＲＮＧＡは、物理的エントロピーソース２０を含み、物理的エントロピーソース２０はアナログノイズ信号ＮＰＥＳを提供し、ランダムに変動する大きさを備える。ソース２０は、種々の異なる形態の一つであり得る。例えば、ソース２０は熱雑音であり得、これは、導体を通じて充電キャリアにより生成される電子的ノイズであり、そのため、後述されるように、ソース２０は抵抗器の端子であり得、それにより、抵抗器を通過する電流によりその端子において電子的ノイズが生成される（通常、ショットノイズと称される）。実践的な実装において、エントロピーソース２０により生成される電圧変動は、およそ数マイクロボルトであり、それにより、例えばアナログ・デジタル変換システムの典型的な入力信号に比して、相対的に低い入力信号スウィングを表す。
【００１６】
また、ランダム数生成器ＲＮＧＡはコンパレータ２２を含み、これは、２つの異なる信号を比較し、比較された信号の相対的な振幅に基づいて高又は低のデジタル出力を提供するように種々の形態により実装され得、それにより、比較入力に基づいてアナログ・デジタル変換を部分的に達成する。従って、図３の例において、コンパレータ２２は、ＩＮ１及びＩＮ２として示される２つの入力を有し、ここで、入力ＩＮ１は、ソース２０からアナログノイズ信号ＮＰＥＳを受信するように接続され、入力ＩＮ２は、後述されるように、制限された信号スウィングノード２４からフィードバックアナログ信号ＳＦＢを受信するように接続される。また、サンプルクロックＣＬＫＳがコンパレータ２２に接続され、サンプルクロックＣＬＫＳの各サイクルの同じエッジ（例えば、立ち上がりエッジ）に応答して、コンパレータ２２は、入力ＩＮ１におけるＮＰＥＳを入力ＩＮ２におけるＳＦＢと比較し、及び、（＋）及び（−）変換の利用により図に示すように、ＮＰＥＳ＞ＳＦＢの場合、コンパレータ２２はバイナリデジタル信号（例えば、高）を出力し、又は、ＮＰＥＳ＜ＳＦＢの場合、コンパレータ２２は相補型バイナリデジタル信号（例えば、低）を出力する。従って、サンプルクロックＣＬＫＳの連続するサイクルでは、コンパレータ２２は連続するバイナリ値を出力し、それにより、引き続き、全体としてデジタルランダム数値シーケンスＤＲＮＳ、つまり、ランダム数生成器ＲＮＧＡの出力を提供する。また、コンパレータ２２は、正及び負の入力を比較するように示されるが、代替の実施例において、信号ＮＰＥＳ及びＳＦＢは、単一の入力コンパレータに対する差出力を備える差動回路への入力であり得、ここで、その単一入力コンパレータが差を基準と比較し、この場合も基準に対する差の比較の結果に基づいて２つのデジタル状態のいずれか一つを出力する。
【００１７】
デジタルランダム数値シーケンスＤＲＮＳは、生成器ＲＮＧＡの出力であり、また、制限された信号スウィングノード２４において最終的にフィードバックアナログ信号ＳＦＢを提供するフィードバック経路にフィードバックされる。従って、図３の実施例において、デジタルランダム数値シーケンスＤＲＮＳは、デジタル・アナログ（ＤＡＣ）回路２６への入力としてフィードバック経路において接続される。概して、ＤＡＣ回路２６が、そのデジタル入力をアナログ出力信号ＡＤＡＣに変換するように構築される。このような変換、及びそれを達成するための構造は、ＤＡＣ（及びＡＤＣ）技術において既知である。後述されるように、好ましい一実施例において、ＲＮＧＡの最終的出力シーケンスＤＲＮＳがランダムシーケンスである点で変換の精度がさほど重要でないと仮定すると、ＤＡＣ回路２６を実装するために選ばれる特定のデバイスは、比較的シンプルであり得る。従って、種々のその他の回路デバイスにおいて、しばしば、ＤＡＣの精度及び対応する解像度は、量子化誤差など、データの変換における潜在的な誤差を低減するように選ばれ、好ましい実施例において及び反対に、このようなノイズの導入は、それが、アナログノイズ信号ＮＰＥＳのランダム性により部分的に駆動される出力信号を更にランダム化するので好ましい。
【００１８】
ＤＡＣ回路２６からのアナログ出力信号ＡＤＡＣは、アナログ信号積分器２８に入力される。ローパスフィルタを提供し、時間にわたって平均化される過去の信号振幅（即ち、計算における積分と同種である）を表す何らかの電気的信号をストアするための電気的積分器が、回路要素技術において既知である。また、デルタ−シグマ又はシグマ−デルタ変調器の技術において、変調器機能に対してノイズが有し得る負の性能インパクトを低減するために、ノイズエネルギーを変調器入力信号の周波数と離れてシフトするようにするため、積分器又は複数の積分器が全デバイス信号経路のフォワード又はフィードバック部分に含まれ得る。しかしながら、これに対し、及びＤＡＣ２６に対して及び積分器２８に対して上述したように、出力信号に生じる、信号経路におけるノイズの導入が、出力信号を更にランダム化するために望ましい。従って、この点で、典型的に変調器に関連するＤＡＣ解像度又は周波数シフトのための量子化ノイズ低減手法は、これ以降に本明細書における種々の例に記載されるように、好ましい実施例において実装されるものとは異なって教示し、信号経路におけるノイズの存在（又は付加）を低減するのではなく、増大させるような方式で、デジタル・アナログ及び統合的機能の全般的機能が、制御され及びタイミングが取られることを可能にする。
【００１９】
また、積分器２８に対して、その出力は、上述した制限された信号スウィングノード２４に接続される。ノード２４は、ここで更に定義する理由により、「制限された信号スウィング」を有すると称される。具体的には、回路要素技術において既知であるように、構成要素、及び更には導体のパラメータを含む回路の種々の態様は、各々、ノイズを全体的な回路又はシステムに与える。回路分析の下で、このようなノイズ全般が、判定され得るか又は近似され、及び回路入力に参照され、通常、「入力参照ノイズ」、つまり、入力信号に影響を与え得るノイズの総測定値と称される。従って、ほとんどの回路実装において、入力参照ノイズを平衡させるか又はオフセットすることに対して付加的な設計が向けられて、回路／システムの意図される出力信号精度に対して、入力参照ノイズが影響を与えないか又は許容可能に低い影響を有するようにする。従って、従来のデルタ変調器では、デバイスのステップサイズは、入力参照ノイズよりかなり大きくなるように確立され、ここで、ステップサイズは、変調器の一つのサンプル周期の間、フィードバック経路信号において生じ得る信号スウィングの量である。この設計規準により、変調器が、変調器フォワード経路入力信号を適切に追跡又は近似するようにし得るように、任意のノイズに対して支配的となるようなクロックサイクルにおける信号スウィングを可能とする。これに対し、好ましい実施例において及びノード２４に戻ると、これは、ＤＡＣ２６及び積分器２８のいずれか又は両方がノード２４における信号スウィングを、生成器ＲＮＧＡの入力参照ノイズのＲＭＳ値に等しいか又はそれより小さくなるように制限するように確立され、ここで、そのノイズは、デバイス２０、２２、２６、２８、及びそれらの間の相互接続からの任意のノイズ効果を含むという点で、「制限された信号スウィング」と称される。その結果、ノイズがシステムに影響を与えるので、ノード２４は、従来のアプローチにおける場合の単なる逆ではなく、ＣＬＫＳの任意の期間の間、ノード２４における信号をノイズが実際に支配することが可能となるように制限された量、スウィングするように意図的に設計される。従って、ノイズは、フィードバック経路における一層大きなランダム性を達成するために用いられ、それにより、このようなランダム性が、更に、最終的出力シーケンスＤＲＮＳにおいて表されることを可能にする。例えば、好ましい一実施例において、入力参照ノイズのレンジ（例えば、ガウス分布の中心からの３つの標準偏差点間）は概して既知であるか又は確認することができ、ここで、例として、後述する概略と一貫性して、このような範囲は−１００μボルト〜＋１００μボルトであると仮定する。そのため、この入力信号レンジ内の総信号スウィングは２００μボルトである。例として、一つの瞬時において、ＮＰＥＳの値が「ｘ（０）」であり、ＳＦＢの値が「ｙ（０）」であると仮定する。コンパレータ２２は、ｘ（０）及びｙ（０）に基づいて出力を生成する。ｘ（０）＞ｙ（０）と仮定し、それゆえ、コンパレータ２２は「高」の出力を生成する。この「高」が積分器２８において積分されると、それは、ＳＦＢ上の（即ち、ノード２４における）電圧を新たな値「ｙ（１）」まで上げる。ここで、コンパレータ２２がクロックＣＬＫＳに応答して次の時間をトリガすると、入力ランダムノイズ値はｘ（１）に変わり、コンパレータ２２はｘ（１）及びｙ（１）に基づいて新たな判定をする。システムが負のフィードバックにあるので、積分器２８出力ＳＦＢは常に、入力信号ＮＰＥＳに達することを試みる。コンパレータ２２は、残りの誤差信号（ｘ（ｔ）−ｙ（ｔ））をデジタル化する。我々は、ｘ（ｔ）が真のランダム信号であることを知っている。そのため、ｘ（ｔ）がｙ（ｔ）に類似する限り、差はランダムであり得、それ（ＤＲＮＳ）のデジタル等価もまたランダムであり得る。
【００２０】
図４も、ランダム数生成器ＲＮＧＡの機能ブロック図を図示し、ここでは、付加的な概念図が或るブロックに示される。一つの好ましい実施例において、物理的エントロピーソース２０は、抵抗器Ｒ２と直列に抵抗器Ｒ１を含む抵抗器ディバイダにより形成され、直列抵抗が、固定電圧源ＶＤＤと接地との間に接続される。好ましい一実施例において、抵抗器Ｒ１及びＲ２の抵抗は等しいが、代替の抵抗が用いられ得る。いかなる事象においても、抵抗器対間に電位があるとすると、電流が流れ、抵抗器間のノード２０Ｎが出力信号を提供する。概して、ノード２０Ｎにおける電圧は、ＤＣレベルで固定である、固定ＤＣ電圧、と予期され得るが、（より詳細な分析において）導体を介する電流フローが、抵抗器間の分圧に起因して起こるＤＣレベルに加えて、アナログノイズ信号を生じさせる。上記の例と同様、ＶＤＤ、及び抵抗器Ｒ１及びＲ２の抵抗は、アナログ変動又はノイズが約−１００μボルト〜１００μボルトでスウィングするように選択されることが好ましい。注目すべきことに、このような入力値は、通常、従来のデルタ変調器の解像度を大きく下回り、そのため、このようなデバイスにおいて遷移を生じさせるために充分ではない。しかし、高性能ＡＤＣでは、この値は、量子化することが可能であり得る。残念なことに、高性能ＡＤＣはＤＲＮＳを生成するには非常にコスト効率の悪い方式であり得る。高性能ＡＤＣにおいて、主たる労力は、ノイズの負のインパクトを減らし、ＡＤＣ出力デジタルコードが入力信号にのみ依存することを確実にする際に費やされていた。しかし、好ましい一実施例において、出力デジタルコードは入力信号に従う必要はなく、むしろ、出力デジタルコードは可能である限りランダムとすべきである。そのため、好ましい実施例において、付加的な実装詳細は、非常にコスト効率のよい方式で真にランダム化された出力を可能にする。更に特定して言えば、抵抗器Ｒ１及びＲ２が約２ΜΩに等しい場合、直列接続を介して流れる電流が、約１８０ｎＶ／√ＨｚのＲＭＳノイズ電圧を生成する。電圧信号のこの変動構成要素は、上述のアナログノイズ信号ＮＰＥＳを提供し、更に後述されるように応答される。
【００２１】
コンパレータ２２は、特に本記載の教示の文脈の場合に、従来の原理に従って容易に構築され得るので図４には示していない。例えば、入力ＩＮ１及びＩＮ２の各々が、接続されたトランジスタの差動対においてそれぞれのトランジスタゲートに接続され得、それにより、一つの又は他のトランジスタが、それらの入力における相対的電位に基づいて一度にイネーブルされ、その結果は、サンプルクロックＣＬＫＳの周波数によりゲートされる。またこの点で、好ましい一実施例において、サンプルクロックＣＬＫＳの周波数は入力信号の周波数帯幅より小さい。これは、同じく好ましい実施例が、それを追跡するデジタル値でそれをモデル化するのではなく、入力を更にランダム化しようとするためである。例えば、ＮＰＥＳの帯域幅は１ＭＨｚであり得、サンプルクロックＣＬＫが１ｋＨｚであり、これら２つの間に一又は複数桁が存在する（例えば、１ＭＨｚと１ｋＨｚの間が３桁であり、幾つかの好ましい実施例において２桁で充分であり得る）。また、例えば、入力オフセットを低減するように、増幅器回路要素がコンパレータ２２に含まれ得る。差動入力に応答して、デジタル出力信号（即ち、論理高又は論理低）を提供するように、出力がフルに高又はフルに低であることを確実にするように付加的な回路要素が含まれ得る。更に、デジタル信号は、上述したように暗号法に関連して用いるなど、シーケンスを用いる他の回路要素に対する振幅に対して駆動される。従って、この点で、例示の論理高電圧は１．０ボルトであり得る。従って、上述したように、従って、デジタル出力は或る時間に単一のバイナリ値であり、これは連続する値にわたって、デジタルランダム数値シーケンスＤＲＮＳを提供する。従って、およそ１００μボルトの大きさの比較的小さな入力信号では、１ボルトの出力においてかなりのダイナミックレンジが実現される。例えば、これは、出力信号振幅が入力信号の振幅に対し高い相関を有する、コストがかさみ複雑な従来の変調器とは対照的であり得る。
【００２２】
図４は、ＤＡＣ回路２６の一つの好ましい実施例のための概略詳細を更に図示する。特に、ＤＡＣ回路２６は、事実上、単一のビット回路であり得る。つまり、コンパレータ２２からデジタル出力を受信しそれに応答してアナログ電圧信号を出力するアナログバッファ２６Ｂを含み、２１＝２状態の解像度のみを有する。この好ましい実施例において簡潔にするため、それは、１又は０のそれぞれのデジタル入力に基づいて、高レールアナログ信号又は低レールアナログ信号のレール信号として仮定される。バッファ２６Ｂの出力は、抵抗器Ｒ３を介して接続され、抵抗器Ｒ３は、バッファ２６Ｂのアナログ電圧から電流ＩＤＡＣを流れさせる。この電流は積分器２４に提供される。
【００２３】
図４は、アナログ信号積分器２８の一つの好ましい実施例のための概略の詳細を更に図示する。特に、積分器２８は、簡潔に及び複雑度なしに単一コンデンサＣ１を含み得、それにより、デバイスにより消費される面積及び電力などの設計考慮を最小化する。このような実装において、電流ＩＤＡＣは、制限された信号スウィングノード２４に接続され、コンデンサＣ１は、ノード２４と接地との間に接続される。全ての事象において、コンデンサＣ１及び抵抗器Ｒ３（ＤＡＣ回路２６の）の組み合わせは、ノード２４における充電／放電レートを制御し得る時定数を備える低電力消費ＲＣネットワークを提供する。従って、好ましい一実施例において、上述したノード２４におけるステップサイズを制限するように、サンプルクロックＣＬＫＳの周波数との組み合わせで、これらのデバイスのそれぞれの静電容量及び抵抗値が選択され、これは、サンプルクロックＣＬＫＳの任意の単一周期の間、ノード２４において生じ得る電圧スイングの量である。例えば、抵抗器Ｒ３が２ΜΩに等しく、コンデンサＣ１が５０ｐＦに等しい場合、ＣＬＫＳ＝５０ＭＨｚに対するノード２４Ｎにおけるステップサイズは１５０μボルトである。このステップサイズは、ＤＡＣ２６及び積分器２８の組み合わせの有効解像度と考えられ得る。つまり、電圧変化の量は、サンプルクロックＣＬＫＳの単一のサイクルにおいて表され得る。従って、重要なことに、この組み合わせは、著しく一層大きな入力アナログ信号を正確に量子化しようとする従来のデルタ変調器において予期され得るように非常に高い解像度を有する一方で、量子化ノイズを効率的に低減する（又は異なる周波数にシフトする）。これに対し、好ましい実施例は、一層大きな（又は任意の）入力を正確に量子化することは要求されず、代わりに、最終的なＲＮＧ出力信号ＤＲＮＳへの更なるランダム化を生成するように、ソース２０からの既にランダムな入力信号（例えば、熱雑音）でＤＡＣ２６電圧をディザリングしている。そのため、ノード２４における（コンデンサＣ１により）ストアされたチャージは、フィードバックされるように前の出力信号に何らかの意味で関連するが、そのノードにおけるステップサイズはＮＰＥＳにおける電位スウィングより小さい。そのため、サンプルクロックＣＬＫＳの所与のサイクルに対し、コンパレータ２２の入力ＩＮ１への信号スウィング入力の量は、入力ＩＮ２における（即ち、ノード２４からの）制限されたステップサイズを超え得、それにより、正確なアナログ・デジタル変換が達成されず、代わりに、すでにランダム化された入力は、前の出力及びフィードバックされた信号により影響されるがそれらに等しくないフィードバック信号により更にランダム化される。
【００２４】
図５も、ランダム数生成器ＲＮＧＡの機能ブロック図を図示し、ここでは、図３に示すＤＡＣ回路２６の代替として、ＤＡＣ回路２６’に対する付加的な概念図が示される。図において、ＤＡＣ２６’もコンパレータ２２からバイナリ出力信号を受信し、その信号は、制御信号ＣＴＲＬ１をスイッチＳＷ１に提供し、また、インバータ３０ＩＮＶを介して接続され、従って、出力は、制御信号ＣＴＲＬ２をスイッチＳＷ２に提供する。後述されるように、各スイッチＳＷＸの例示において、そのそれぞれの制御信号が高であるときスイッチは閉じられ、そのそれぞれの制御信号が低であるときスイッチは開かれる。更に詳細には、第１の電流源ＩＳ１が、ＶＤＤからスイッチＳＷ１の極（ｐｏｌｅ）に接続され、スイッチＳＷ１の投（ｔｈｒｏｗ）はノード２４に接続される。スイッチＳＷ２の極はノード２４に接続され、第２の電流源ＩＳ２が、スイッチＳＷ２の投から接地に接続される。従って、上述の意図される制御の場合、コンパレータ２２の出力がバイナリ高値であるとき、電流源ＩＳ１がノード２４Ｎを充電するように、スイッチＳＷ１が閉じ、スイッチＳＷ２が開く。反対の様式において、コンパレータ２２の出力がバイナリ低値であるとき、電流源ＩＳ２がノード２４Ｎからチャージをシンクするように、スイッチＳＷ１が開き、スイッチＳＷ２が閉じる。このオペレーションの場合、ノード２４に接続されるコンデンサＣ１の静電容量も、生成器ＲＮＧＡの信号経路を更にランダム化するための本記載の教示に一貫して、スイングノード２４Ｎにおける電圧のＣＬＫＳのクロック周期毎に、ステップサイズを制限するように選択され得る。
【００２５】
図６も、図３のものに関連して代替のランダム数生成器ＲＮＧＡ１の機能ブロック図を図示し、この代替例は、フィードバック経路におけるデバイスの順の逆を表す。その詳細の殆どが上述した図３を考慮して認識可能であるので、図６のより短い説明が提供される。ランダム数生成器ＲＮＧＡ１において、コンパレータ２２の出力は、デジタル信号積分器３０への入力として接続される。デジタル信号積分器３０の出力は、ＤＡＣ３２への入力として接続されるマルチビットデジタル信号であることが好ましく、ＤＡＣ３２は、出力をノード２４に提供し、それにより、この場合も、コンパレータ２２の負の入力に接続される制限された信号スウィングを提供する。
【００２６】
オペレーションにおいて、デジタル積分器３０は、コンパレータ２２の出力が「高」であるとき増分し、コンパレータ２２の出力が「低」であるとき減分するカウンタとして動作する。積分器３０におけるビットの数は、ＤＡＣ３２の解像度とマッチングされる。ＤＡＣ３２は、デジタル積分器３０の出力をアナログ信号に変換するマルチビットＤＡＣである。ＤＡＣ３２の最下位ビット（ＬＳＢ）サイズもまた、クロックＣＬＫＳの所与のサイクルに対しノード２４における電圧スイングを制限するように、つまり、コンパレータ２２への正の入力における入力参照ノイズＲＭＳ値に等しいか又はそれより小さくなるように選ばれる。ＤＡＣの最大及び最小値は、コンパレータ２２へのＲＭＳ入力参照ノイズ入力の幾つかの（例えば、３）標準偏差を含むように設計される。
【００２７】
図７は、図３のものに関連して代替のランダム数生成器ＲＮＧＡ２の機能ブロック図を図示し、この代替例は、異なるクロック配置及びフリップフロップ２６を表す。具体的には、図７において、コンパレータ２２へのクロック信号は、第１のサンプルクロックＣＬＫＳ１として示され、ＣＬＫＳ１とは異なり好ましくはＣＬＫＳ１より遅い周波数で動作する第２のサンプルクロックＣＬＫＳ２が、コンパレータ２２の出力に接続されるデータ入力を有するフリップフロップ２６ＦＦをクロックし、フリップフロップ２６ＦＦの出力は、デジタルランダム数値シーケンスＤＲＮＳを提供する。第１のサンプルクロックＣＬＫＳ１の更なる詳細に関して、コンパレータは、通常、特定されるより速い速度で比較を実施するように動作し得、又は、付加的な設計動作保証に対して代替として、コンパレータは、通常、デバイスの実際の比較速度より遅い周波数でシステムクロックによりクロックされる。この点で、コンパレータ２２などのコンパレータが、それが達成する各比較が完了するときを示すための内部シグナリングを含み得、全体的なシステムは、システムクロックに同期化される。従って、ランダム数生成器ＲＮＧＡ２の好ましい一実施例において、コンパレータ２２の内部シグナリングは、第１のサンプルクロックＣＬＫＳ１をトリガするために用いられる。つまり、コンパレータ２２の比較機能が完了するとすぐに、コンパレータ２２の出力がサンプリングされる。従って、この時点で、その出力は、ＤＡＣ２６にすぐに入力され、上述したようにフィードバック経路において更に処理される。しかし、一層遅いレートにおいて、及び好ましくは従ってコンパレータ２２のクロックに非同期であるレートにおいて、フリップフロップ２６ＦＦは、サンプルクロックＣＬＫＳ２によりクロックされ、これ自体はシステムクロックとして実装され得る。従って、サンプルクロックＣＬＫＳ１及びＣＬＫＳ２の相対的速度が与えられ、更にこれら２つの間に同期化がないことを考慮して、上述した好ましい実施例に比して、生成器ＲＮＧＡ２のためのフィードバック経路と最終的出力値との間に付加的なランダム性が与えられる。
【００２８】
従って、好ましい実施例は、デジタルエントロピー信号をつくるための演算システムを提供する。好ましい実施例は多数の利点を提供する。例えば、好ましい実施例は、好ましい実施例、又は、暗号化又は同様のものを介してデータを守るためなどの、その他の回路、システム、及びプロセスに利用可能なロバストなランダム信号を含む。別の例として、好ましい実施例は、相対的に低いコスト及び低い電力消費で、望ましいランダム信号を実装及び達成するために比較的簡単明瞭である。これらの結果は、そうでなければ、一層速いデバイスノードにおいて準安定性（ｍｅｔａｓｔａｂｉｌｉｔｙ）を達成する技術における困難性にかかわらず、達成可能である。更に別の例として、好ましい実施例が、マイクロプロセッサ、ＤＳＰ、又はＭＣＵを含み、システムレベルプロセッサなどの、付加的な機能性が全体に統合される本明細書における教示を含み得る。また、例えば、好ましい実施例は、フィードフォワード経路及びフィードバック経路を含む信号経路を備えて示されており、信号経路におけるデータの変換に付加的なランダム性を導入するように制御されるノードと共に、それらの経路におけるアナログ・デジタル（例えば、コンパレータ）及びデジタル・アナログ変換を備える。経路に沿ってこれらの態様の位置の特定の例が示されているが、種々の態様が、順序が変えられるか又は総信号経路の異なる位置に配置され得、それにより、更に他の好ましい実施例をもたらす。
【００２９】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図１】
2022002098.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】令和3年9月7日(2021.9.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子回路システムであって、
電圧源ノードと接地端子ノードと分圧器ノードとを有する抵抗器分圧器と、
前記抵抗器分圧器における分圧器ノードに結合される第１の入力と、第２の入力と、出力とを有するアナログ・デジタル・コンバータ（ＡＤＣ）と、
前記ＡＤＣの出力に結合される入力と、出力とを有するデジタル・アナログ・コンバータ（ＤＡＣ）と、
前記ＤＡＣの出力に結合される入力と、前記ＡＤＣの第２の入力に結合される出力とを有する積分器と、
を含む、電子回路システム。
【請求項２】
請求項１に記載の電子回路システムであって、
前記ＡＤＣの第２の入力における信号スイングが前記積分器の出力に応答する、電子回路システム。
【請求項３】
請求項１に記載の電子回路システムであって、
前記積分器が前記ＡＤＣの第２の入力と接地端子との間に結合されるキャパシタを含む、電子回路システム。
【請求項４】
請求項３に記載の電子回路システムであって、
前記ＤＡＣが前記ＤＡＣの出力と前記ＡＤＣの第２の入力との間に結合される抵抗器を含む、電子回路システム。
【請求項５】
請求項１に記載の電子回路システムであって、
前記ＤＡＣが前記ＤＡＣの出力と前記ＡＤＣの第２の入力との間に結合される抵抗器を含む、電子回路システム。
【請求項６】
請求項１に記載の電子回路システムであって、
前記ＡＤＣが比較器を含む、電子回路システム。
【請求項７】
請求項６に記載の電子回路システムであって、
前記比較器がクロック期間の各期間に応答して比較動作を実行するように動作可能である、電子回路システム。
【請求項８】
請求項１に記載の電子回路システムであって、
デジタル出力値における変化に応答して機能を実行するように動作可能なプロセッサ回路要素を更に含む、電子回路システム。
【請求項９】
請求項８に記載の電子回路システムであって、
前記機能がデータ暗号化を含む、電子回路システム。