(57)【要約】【課題】キャパシタの誘電体膜の形成時に酸化処理が実行される場合であっても、メモリデバイスでのコンタクト抵抗の低減とロジックデバイスでのコンタクト抵抗の低減とを両立させることが可能な技術を提供する。【解決手段】ソース・ドレイン領域５９の一方と電気的に接続するコンタクトプラグ８３ｂの上端部に導電性バリア層８２を設ける。そして、コンタクトプラグ８３ｂの導電性バリア層８２と接触させてキャパシタ７３の下部電極７０を形成し、その後、キャパシタ７３の誘電体膜７１及び上部電極７２を順次形成する。また、ロジック領域では、ソース・ドレイン領域９と電気的に接続するコンタクトプラグ３３と接触させてコンタクトプラグ２５を上層に形成する。【選択図】        図１５
2004349462.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）メモリデバイスが形成されるメモリ領域と、ロジックデバイスが形成されるロジック領域とを有する半導体基板上に第１の絶縁膜を形成する工程と、
（ｂ）前記メモリ領域における前記半導体基板と電気的に接続され、上面が前記第１の絶縁膜から露出する第１のコンタクトプラグと、前記ロジック領域における前記半導体基板と電気的に接続され、上面が前記第１の絶縁膜から露出する第２のコンタクトプラグとを、前記第１の絶縁膜内に形成する工程と
を備え、
前記工程（ｂ）で形成される前記第１のコンタクトプラグは、第１の導電性膜と、その上端部に形成された第１の導電性バリア層を有し、
（ｃ）前記第１の導電性バリア層と接触するＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを形成するとともに、前記工程（ｂ）の実行によって得られた構造の上面上に前記ＭＩＭキャパシタを覆う第２の絶縁膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記第２のコンタクトプラグと接触する第３のコンタクトプラグを前記第２の絶縁膜内に形成する工程と
を更に備え、
前記工程（ｃ）で形成される前記ＭＩＭキャパシタは、前記第１の導電性バリア層と接触する下部電極と、上部電極と、それらの間に挟まれている誘電体膜とを有する、半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において、前記メモリ領域における前記半導体基板と電気的に接続され、上面が前記第１の絶縁膜から露出する第４のコンタクトプラグを更に形成し、
前記工程（ｄ）において、前記第４のコンタクトプラグと接触する第５のコンタクトプラグを前記第２の絶縁膜内に更に形成し、
前記工程（ｂ）で形成される前記第４のコンタクトプラグは、上端部に第２の導電性バリア層を、それ以外の部分に第２の導電性膜を有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
（ｅ）前記工程（ａ）の前に、前記メモリ領域における前記半導体基板の上面内に互いに所定距離を成す第１，２のソース・ドレイン領域を形成するとともに、前記第１，２のソース・ドレイン領域の間の前記半導体基板の上面上にゲート構造を形成する工程を更に備え、
前記工程（ａ）において、前記ゲート構造を覆って前記第１の絶縁膜を前記半導体基板上に形成し、
前記工程（ｂ）において、前記第１，４のコンタクトプラグを前記第１，２のソース・ドレイン領域とそれぞれ電気的に接続させて形成し
前記工程（ｄ）において、前記第５のコンタクトプラグをその上面を前記第２の絶縁膜から露出させて形成し、
（ｆ）前記第５のコンタクトプラグと接触するビット線を前記第２の絶縁膜上に形成する工程を更に備える、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の導電性膜は前記第２の導電性バリア層よりも導電率が高く、
前記工程（ｄ）は、
（ｄ−１）前記第２の導電性バリア層に達する第１のコンタクトホールを前記第２の絶縁膜に形成する工程と、
（ｄ−２）前記工程（ｄ−１）の実行によって露出した前記第２の導電性バリア層を除去して前記第２の導電性膜を露出し、前記第１の絶縁膜に凹部を形成する工程と、
（ｄ−３）前記第１のコンタクトホールとそれに連通する前記凹部とを充填する前記第５のコンタクトプラグを形成する工程と
を含む、請求項２及び請求項３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記工程（ｄ）は、
（ｄ−４）前記工程（ｄ−１）の前に、所定の開口パターンを有するレジストを前記第２の絶縁膜上に形成する工程を更に含み、
前記工程（ｄ−１）において、前記レジストをマスクに用いて前記第２の絶縁膜をエッチングし、前記第１のコンタクトホールを前記第２の絶縁膜に形成し、
前記工程（ｄ−２）において、前記工程（ｄ−１）で使用した前記レジストを再度マスクに用いて、前記工程（ｄ−１）の実行によって露出した前記第２の導電性バリア層を、前記工程（ｄ−１）で使用したエッチングガスとは異なるエッチングガスによりエッチングして除去する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の導電性膜は前記第２の導電性バリア層よりも導電率が高く、
前記工程（ｄ）は、
（ｄ−１）前記第２の絶縁膜上にレジストを形成する工程と、
（ｄ−２）前記第４のコンタクトプラグの位置に対応させて第１の開口パターンを前記レジストに形成する工程と、
（ｄ−３）前記第１の開口パターンを有する前記レジストをマスクに用いて前記第２の絶縁膜をエッチングし、前記第４のコンタクトプラグに達する第１のコンタクトホールを前記第２の絶縁膜に形成する工程と、
（ｄ−４）前記第１のコンタクトホールを充填する前記第５のコンタクトプラグを形成する工程と
を含み、
前記工程（ｄ−２）において、前記第４のコンタクトプラグに対するアライメントをずらして前記第１の開口パターンを前記レジストに形成し、
前記工程（ｄ−３）において、前記第２の絶縁膜に対してオーバーエッチングを実行することによって前記第１のコンタクトホールを前記第１の絶縁膜内にまで延長し、前記第２の導電性バリア層と、前記第２の導電性膜の側面とを露出させる、請求項２及び請求項３のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記第２の導電性膜は前記第２の導電性バリア層よりも導電率が高く、
前記工程（ｄ）は、
（ｄ−１）前記第２の絶縁膜上にレジストを形成する工程と、
（ｄ−２）前記第４のコンタクトプラグの位置に対応させて第１の開口パターンを前記レジストに形成する工程と、
（ｄ−３）前記第１の開口パターンを有する前記レジストをマスクに用いて前記第２の絶縁膜をエッチングし、前記第４のコンタクトプラグに達する第１のコンタクトホールを前記第２の絶縁膜に形成する工程と、
（ｄ−４）前記第１のコンタクトホールを充填する前記第５のコンタクトプラグを形成する工程と
を含み、
前記工程（ｄ−２）において、前記第４のコンタクトプラグの径よりも大きい径を有する前記第１の開口パターンを前記レジストに形成し、
前記工程（ｄ−３）において、前記第２の絶縁膜に対してオーバーエッチングを実行することによって前記第１のコンタクトホールを前記第１の絶縁膜内にまで延長し、前記第２の導電性バリア層と、前記第２の導電性膜の側面とを露出させる、請求項２及び請求項３のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記工程（ｂ）で形成される前記第２のコンタクトプラグは、上端部に第２の導電性バリア層を、それ以外の部分に第２の導電性膜を有する、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第２の導電性膜は前記第２の導電性バリア層よりも導電率が高く、
前記工程（ｄ）は、
（ｄ−１）前記第２の導電性バリア層に達する第１のコンタクトホールを前記第２の絶縁膜に形成する工程と、
（ｄ−２）前記工程（ｄ−１）の実行によって露出した前記第２の導電性バリア層を除去して前記第２の導電性膜を露出し、前記第１の絶縁膜に凹部を形成する工程と、
（ｄ−３）前記第１のコンタクトホールとそれに連通する前記凹部とを充填する前記第３のコンタクトプラグを形成する工程と
を含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）は、
（ｄ−４）前記工程（ｄ−１）の前に、所定の開口パターンを有するレジストを前記第２の絶縁膜上に形成する工程を更に含み、
前記工程（ｄ−１）において、前記レジストをマスクに用いて前記第２の絶縁膜をエッチングし、前記第１のコンタクトホールを前記第２の絶縁膜に形成し、
前記工程（ｄ−２）において、前記工程（ｄ−１）で使用した前記レジストを再度マスクに用いて、前記工程（ｄ−１）の実行によって露出した前記第２の導電性バリア層を、前記工程（ｄ−１）で使用したエッチングガスとは異なるエッチングガスによりエッチングして除去する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の導電性膜は前記第２の導電性バリア層よりも導電率が高く、
前記工程（ｄ）は、
（ｄ−１）前記第２の絶縁膜上にレジストを形成する工程と、
（ｄ−２）前記第２のコンタクトプラグの位置に対応させて第１の開口パターンを前記レジストに形成する工程と、
（ｄ−３）前記第１の開口パターンを有する前記レジストをマスクに用いて前記第２の絶縁膜をエッチングし、前記第２のコンタクトプラグに達する第１のコンタクトホールを前記第２の絶縁膜に形成する工程と、
（ｄ−４）前記第１のコンタクトホールを充填する前記第３のコンタクトプラグを形成する工程と
を含み、
前記工程（ｄ−２）において、前記第２のコンタクトプラグに対するアライメントをずらして前記第１の開口パターンを前記レジストに形成し、
前記工程（ｄ−３）において、前記第２の絶縁膜に対してオーバーエッチングを実行することによって前記第１のコンタクトホールを前記第１の絶縁膜内にまで延長し、前記第２の導電性バリア層と、前記第２の導電性膜の側面とを露出させる、請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記第２の導電性膜は前記第２の導電性バリア層よりも導電率が高く、
前記工程（ｄ）は、
（ｄ−１）前記第２の絶縁膜上にレジストを形成する工程と、
（ｄ−２）前記第２のコンタクトプラグの位置に対応させて第１の開口パターンを前記レジストに形成する工程と、
（ｄ−３）前記第１の開口パターンを有する前記レジストをマスクに用いて前記第２の絶縁膜をエッチングし、前記第２のコンタクトプラグに達する第１のコンタクトホールを前記第２の絶縁膜に形成する工程と、
（ｄ−４）前記第１のコンタクトホールを充填する前記第３のコンタクトプラグを形成する工程と
を含み、
前記工程（ｄ−２）において、前記第２のコンタクトプラグの径よりも大きい径を有する前記第１の開口パターンを前記レジストに形成し、
前記工程（ｄ−３）において、前記第２の絶縁膜に対してオーバーエッチングを実行することによって前記第１のコンタクトホールを前記第１の絶縁膜内にまで延長し、前記第２の導電性バリア層と、前記第２の導電性膜の側面とを露出させる、請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ−３）において、前記第２の導電性膜の側面の全周囲を露出させる、請求項７及び請求項１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
（ｅ）前記工程（ａ）の前に、前記メモリ領域における前記半導体基板の上面内に互いに所定距離を成す第１，２のソース・ドレイン領域を形成するとともに、前記第１，２のソース・ドレイン領域の間の前記半導体基板の上面上にゲート構造を形成する工程を更に備え、
前記工程（ａ）において、前記ゲート構造を覆って前記第１の絶縁膜を前記半導体基板上に形成し、
前記工程（ｂ）において、
前記第１のコンタクトプラグを前記第１のソース・ドレイン領域と電気的に接続させて形成し、
前記第２のソース・ドレイン領域と電気的に接続され、上面が前記第１の絶縁膜から露出する第４のコンタクトプラグを更に形成し、
前記工程（ｄ）において、前記第４のコンタクトプラグと接触し、上面が前記第２の絶縁膜から露出する第５のコンタクトプラグを前記第２の絶縁膜内に更に形成し、
（ｆ）前記第５のコンタクトプラグと接触するビット線を前記第２の絶縁膜上に形成する工程を更に備える、請求項１及び請求項８乃至請求項１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】
メモリデバイスが形成されるメモリ領域と、ロジックデバイスが形成されるロジック領域とを有する半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、
上面が前記第１の絶縁膜から露出しつつ、前記メモリ領域における前記半導体基板と電気的に接続されて前記第１の絶縁膜内に設けられた第１のコンタクトプラグと、
上面が前記第１の絶縁膜から露出しつつ、前記ロジック領域における前記半導体基板と電気的に接続されて前記第１の絶縁膜内に設けられた第２のコンタクトプラグと、
下部電極と、上部電極と、それらに挟まれた誘電体膜とを有し、前記第１のコンタクトプラグの上面と前記下部電極が接触するＭＩＭキャパシタと、
前記ＭＩＭキャパシタを覆って前記第１の絶縁膜上に設けられた第２の絶縁膜と、
前記第２のコンタクトプラグと接触させて前記第２の絶縁膜内に設けられた第３のコンタクトプラグと
を備え、
前記第１のコンタクトプラグは、上端部に第１の導電性バリア層を、それ以外の部分に第１の導電性膜を有し、
前記第２のコンタクトプラグは、上端部に第２の導電性バリア層を、それ以外の部分に前記第２の導電性バリア層よりも導電率が高い第２の導電性膜を有し、
前記第３のコンタクトプラグは、前記第１の絶縁膜内に延びており、前記第２の導電性バリア層と、前記第２の導電性膜の側面とに接触している、半導体装置。
【請求項１６】
前記第３のコンタクトプラグは、前記第２の導電性膜の側面の全周囲と接触している、請求項１５に記載の半導体装置。
【請求項１７】
前記メモリ領域における前記半導体基板の上面内に設けられた、互いに所定距離を成す第１，２のソース・ドレイン領域と、
前記第１，２のソース・ドレイン領域の間の前記半導体基板の上面上に設けられたゲート構造と
を更に備え、
前記第１の絶縁膜は前記ゲート構造を覆って前記半導体基板上に設けられており、
前記第１のコンタクトプラグは、前記第１のソース・ドレイン領域と電気的に接続されており、
上面が前記第１の絶縁膜から露出しつつ、前記第２のソース・ドレイン領域と電気的に接続されて前記第１の絶縁膜内に設けられた第４のコンタクトプラグと、
上面が前記第２の絶縁膜から露出しつつ、前記第４のコンタクトプラグと接触させて前記第２の絶縁膜内に設けられた第５のコンタクトプラグと、
前記第５のコンタクトプラグと接触させて前記第２の絶縁膜上に設けられたビット線と
を更に備える、請求項１５及び請求項１６のいずれか一つに記載の半導体装置。
【請求項１８】
メモリデバイスが形成されるメモリ領域と、ロジックデバイスが形成されるロジック領域とを有する半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、
それぞれの上面が前記第１の絶縁層から露出しつつ、それぞれが前記メモリ領域における前記半導体基板と電気的に接続されて前記第１の絶縁膜内に設けられた第１，２のコンタクトプラグと、
上面が前記第１の絶縁層から露出しつつ、前記ロジック領域における前記半導体基板と電気的に接続されて前記第１の絶縁膜内に設けられた第３のコンタクトプラグと、
下部電極と、上部電極と、そられに挟まれた誘電体膜とを有し、前記第１のコンタクトプラグの上面に下部電極が接触するＭＩＭキャパシタと、
前記ＭＩＭキャパシタを覆って前記第１の絶縁膜上に設けられた第２の絶縁膜と、
前記第２のコンタクトプラグと接触させて前記第２の絶縁膜内に設けられた第４のコンタクトプラグと、
前記第３のコンタクトプラグと接触させて前記第２の絶縁膜内に設けられた第５のコンタクトプラグと
を備え、
前記第１のコンタクトプラグは、上端部に第１の導電性バリア層を、それ以外の部分に第１の導電性膜を有し、
前記第２のコンタクトプラグは、上端部に第２の導電性バリア層を、それ以外の部分に前記第２の導電性バリア層よりも導電率が高い第２の導電性膜を有し、
前記第４のコンタクトプラグは、前記第１の絶縁膜内に延びており、前記第２の導電性バリア層と、前記第２の導電性膜の側面とに接触している、半導体装置。
【請求項１９】
前記第４のコンタクトプラグは、前記第２の導電性膜の側面の全周囲と接触している、請求項１８に記載の半導体装置。
【請求項２０】
前記メモリ領域における前記半導体基板の上面内に設けられた、互いに所定距離を成す第１，２のソース・ドレイン領域と、
前記第１，２のソース・ドレイン領域の間の前記半導体基板の上面上に設けられたゲート構造と
を更に備え、
前記第１の絶縁膜は前記ゲート構造を覆って前記半導体基板上に設けられており、
前記第１，２のコンタクトプラグは、前記第１，２のソース・ドレイン領域とそれぞれ電気的に接続されており、
前記第４のコンタクトプラグの上面は前記第２の絶縁膜から露出しており、
前記第４のコンタクトプラグと接触させて前記第２の絶縁膜上に設けられたビット線を更に備える、請求項１８及び請求項１９のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上にメモリデバイスとロジックデバイスとが形成された、メモリ・ロジック混載型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、メモリ・ロジック混載型の半導体装置の微細化にともなって、メモリセルの面積が縮小されている。そして、メモリセルの面積が縮小した場合であっても一定のキャパシタ容量を確保するために、メモリセルのキャパシタにＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを採用するようになっている。
【０００３】
メモリセルのキャパシタにＭＩＭキャパシタを採用した場合、その誘電体膜を形成するプロセスにおいて、下部電極と接続されるコンタクトプラグや、その周辺のコンタクトプラグが酸化されて高抵抗化し、コンタクト抵抗が増加する問題が生じることがあった。この問題を解決するために、コンタクトプラグの上端部に酸化防止用のバリア層を設けて、コンタクト抵抗の増加を防止する技術が特許文献１に開示されている。なお、キャパシタを備える半導体装置に関する技術が特許文献２，３にも開示されている。
【０００４】
【特許文献１】
特開２００１−２６７５１６号公報
【特許文献２】
特開２００１−２８４５４１号公報
【非特許文献１】
特開平１０−１５０１６１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、メモリ・ロジック混載型の半導体装置においては、メモリデバイスでのコンタクト抵抗の低減と、ロジックデバイスでのコンタクト抵抗の低減とを両立させることが困難であった。
【０００６】
そこで、本発明は上述の問題に鑑みて成されたものであり、ＭＩＭキャパシタの誘電体膜の形成時に酸化処理が実行される場合であっても、メモリデバイスでのコンタクト抵抗の低減とロジックデバイスでのコンタクト抵抗の低減とを両立させることが可能な技術を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、（ａ）メモリデバイスが形成されるメモリ領域と、ロジックデバイスが形成されるロジック領域とを有する半導体基板上に第１の絶縁膜を形成する工程と、（ｂ）前記メモリ領域における前記半導体基板と電気的に接続され、上面が前記第１の絶縁膜から露出する第１のコンタクトプラグと、前記ロジック領域における前記半導体基板と電気的に接続され、上面が前記第１の絶縁膜から露出する第２のコンタクトプラグとを、前記第１の絶縁膜内に形成する工程とを備え、前記工程（ｂ）で形成される前記第１のコンタクトプラグは、第１の導電性膜と、その上端部に形成された第１の導電性バリア層を有し、（ｃ）前記第１の導電性バリア層と接触するＭＩＭキャパシタを形成するとともに、前記工程（ｂ）の実行によって得られた構造の上面上に前記ＭＩＭキャパシタを覆う第２の絶縁膜を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記第２のコンタクトプラグと接触する第３のコンタクトプラグを前記第２の絶縁膜内に形成する工程とを更に備え、前記工程（ｃ）で形成される前記ＭＩＭキャパシタは、前記第１の導電性バリア層と接触する下部電極と、上部電極と、それらの間に挟まれている誘電体膜とを有する。
【０００８】
また、この発明の第１の半導体装置は、メモリデバイスが形成されるメモリ領域と、ロジックデバイスが形成されるロジック領域とを有する半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、上面が前記第１の絶縁膜から露出しつつ、前記メモリ領域における前記半導体基板と電気的に接続されて前記第１の絶縁膜内に設けられた第１のコンタクトプラグと、上面が前記第１の絶縁膜から露出しつつ、前記ロジック領域における前記半導体基板と電気的に接続されて前記第１の絶縁膜内に設けられた第２のコンタクトプラグと、下部電極と、上部電極と、それらに挟まれた誘電体膜とを有し、前記第１のコンタクトプラグの上面と前記下部電極が接触するＭＩＭキャパシタと、前記ＭＩＭキャパシタを覆って前記第１の絶縁膜上に設けられた第２の絶縁膜と、前記第２のコンタクトプラグと接触させて前記第２の絶縁膜内に設けられた第３のコンタクトプラグとを備え、前記第１のコンタクトプラグは、上端部に第１の導電性バリア層を、それ以外の部分に第１の導電性膜を有し、前記第２のコンタクトプラグは、上端部に第２の導電性バリア層を、それ以外の部分に前記第２の導電性バリア層よりも導電率が高い第２の導電性膜を有し、前記第３のコンタクトプラグは、前記第１の絶縁膜内に延びており、前記第２の導電性バリア層と、前記第２の導電性膜の側面とに接触している。
【０００９】
また、この発明の第２の半導体装置は、メモリデバイスが形成されるメモリ領域と、ロジックデバイスが形成されるロジック領域とを有する半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、それぞれの上面が前記第１の絶縁層から露出しつつ、それぞれが前記メモリ領域における前記半導体基板と電気的に接続されて前記第１の絶縁膜内に設けられた第１，２のコンタクトプラグと、上面が前記第１の絶縁層から露出しつつ、前記ロジック領域における前記半導体基板と電気的に接続されて前記第１の絶縁膜内に設けられた第３のコンタクトプラグと、下部電極と、上部電極と、そられに挟まれた誘電体膜とを有し、前記第１のコンタクトプラグの上面に下部電極が接触するＭＩＭキャパシタと、前記ＭＩＭキャパシタを覆って前記第１の絶縁膜上に設けられた第２の絶縁膜と、前記第２のコンタクトプラグと接触させて前記第２の絶縁膜内に設けられた第４のコンタクトプラグと、前記第３のコンタクトプラグと接触させて前記第２の絶縁膜内に設けられた第５のコンタクトプラグとを備え、前記第１のコンタクトプラグは、上端部に第１の導電性バリア層を、それ以外の部分に第１の導電性膜を有し、前記第２のコンタクトプラグは、上端部に第２の導電性バリア層を、それ以外の部分に前記第２の導電性バリア層よりも導電率が高い第２の導電性膜を有し、前記第４のコンタクトプラグは、前記第１の絶縁膜内に延びており、前記第２の導電性バリア層と、前記第２の導電性膜の側面とに接触している。
【００１０】
【発明の実施の形態】
実施の形態１．
図１〜１６は本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては例えばＣＵＢ（Ｃａｐａｃｉｔｏｒ  Ｕｎｄｅｒ  Ｂｉｔ  ｌｉｎｅ）構造のメモリセルを有するＤＲＡＭを備え、ロジックデバイスとしては例えばサリサイドＣＭＯＳトランジスタを備えている。また、ＤＲＡＭメモリセルのキャパシタとして例えばＣｏｎｃａｖｅ型ＭＩＭキャパシタを備えている。以下に、図１〜１６を参照して本実施の形態１に係る半導体装置の製造方法について説明する。
【００１１】
図１に示されるように、まず、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｎ型のシリコン基板である半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、メモリデバイスが形成される領域（以後、「メモリ領域」と呼ぶ）における半導体基板１の上面内にｐ型のウェル領域５３を形成し、ロジックデバイスが形成される領域（以後、「ロジック領域」と呼ぶ）における半導体基板１の上面内にｐ型のウェル領域３を形成する。
【００１２】
次に、メモリ領域におけるウェル領域５３の上面内に、互いに所定距離を成す複数のｎ型のソース・ドレイン領域５９を形成するとともに、それらのソース・ドレイン領域５９の間のウェル領域５３の上面上にゲート構造６１を形成する。また、ロジック領域におけるウェル領域３の上面内に、互いに所定距離を成す複数のｎ型のソース・ドレイン領域９を形成するとともに、それらのソース・ドレイン領域９の間のウェル領域３の上面上にゲート構造１１を形成する。
【００１３】
メモリ領域のゲート構造６１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５５と、例えば多結晶シリコン膜が採用されるゲート電極５６と、例えばシリコン窒化膜が採用されるサイドウォール６０とを備えている。ゲート構造６１の形成後においては、ソース・ドレイン領域５９の間のウェル領域５３の上面上にゲート絶縁膜５５が設けられており、ゲート絶縁膜５５上にゲート電極５６が設けられている。そして、ゲート絶縁膜５５及びゲート電極５６の側面上にサイドウォール６０が設けられている。
【００１４】
ロジック領域のゲート構造１１は、例えばシリコン酸化膜が採用されるゲート絶縁膜５と、例えば多結晶シリコン膜が採用されるゲート電極６と、例えばシリコン窒化膜が採用されるサイドウォール１０とを備えている。ゲート構造１１の形成後においては、ソース・ドレイン領域９の間のウェル領域３の上面上にゲート絶縁膜５が設けられており、ゲート絶縁膜５上にゲート電極６が設けられている。そして、ゲート絶縁膜５及びゲート電極６の側面上にサイドウォール１０が設けられている。
【００１５】
次に、ゲート電極６，５６の上面及びソース・ドレイン領域９，５９の上面をシリサイド化して、各ゲート電極６．５６の上面上にシリサイド膜１２を形成するとともに、各ソース・ドレイン領域９，５９の上面上にシリサイド膜１２を形成する。なお、シリサイド膜１２には例えばコバルトシリサイド膜が採用される。
【００１６】
次に図２に示されるように、ゲート構造１１，６１を覆って半導体基板１上に絶縁膜１４を形成する。絶縁膜１４は例えばＢＰＴＥＯＳ膜が採用され、層間絶縁膜として機能する。
【００１７】
次に、所定の開口パターンを有するレジスト（図示せず）を写真製版法によって絶縁膜１４上に形成し、かかるレジストをマスクに用いて絶縁膜１４をエッチングして部分的に除去する。このときのエッチングでは、Ｃ４Ｆ６とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、マスクに使用したレジストを除去する。
【００１８】
これにより、図３に示されるように、メモリ領域における半導体基板１上のシリサイド膜１２に達するコンタクトホール６５と、ロジック領域における半導体基板１上のシリサイド膜１２に達するコンタクトホール１５とが絶縁膜１４に形成される。
【００１９】
次に、コンタクトホール１５，６５を充填する、タングステン等から成る高融点金属膜を全面に形成する。そして、例えばＣＭＰ法を用いて絶縁膜１４の上面上の高融点金属膜を除去する。これにより、図４に示されるように、高融点金属膜から成りコンタクトホール１５を充填する導電性膜１６と、高融点金属膜から成りコンタクトホール６５を充填する導電性膜６６とが絶縁膜１４内に形成される。
【００２０】
次に図５に示されるように、エキシマ露光対応のレジスト３０を全面に形成し、後の工程で形成されるキャパシタと電気的に接続される導電性膜６６の上面を露出する開口パターンを、エキシマレーザーを光源として用いた写真製版法によってレジスト３０に形成する。そして図６に示されるように、レジスト３０をマスクに用いて露出している部分に対してエッチングを実行し、キャパシタと接続される導電性膜６６の上端部を選択的に除去する。これにより、メモリ領域における絶縁膜１４に凹部８１が形成される。このときのエッチングでは、エッチングガスとしてＳＦ６を使用する異方性ドライエッチングが採用される。
【００２１】
次に図７に示されるように、マスクに使用したレジスト３０を除去する。そして、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、あるいは窒化チタンシリサイド（ＴｉＳｉＮ）等から成り、各凹部８１を充填するバリア層材料を全面に形成し、例えばＣＭＰ法を用いて凹部８１よりも上方のバリア層材料を除去する。これにより、図８に示されるように、窒化チタン、窒化タンタル、あるいは窒化チタンシリサイド等から成り、各凹部８１を充填する導電性バリア層８２が絶縁膜１４内に形成される。
【００２２】
以上の工程により、メモリ領域における絶縁膜１４には、導電性膜６６から成るコンタクトプラグ８３ａと、上端部に導電性バリア層８２を、それ以外の部分に導電性膜６６を有するコンタクトプラグ８３ｂとが形成される。また、ロジック領域における絶縁膜１４には、導電性膜１６から成るコンタクトプラグ３３が形成される。なお、使用されている材料から明らかなように、導電性バリア層８２は導電性膜１６，６６よりも導電率が低い。
【００２３】
コンタクトプラグ３３は、その上面が絶縁膜１４から露出しており、半導体基板１の上面内に形成されたソース・ドレイン領域９とシリサイド膜１２を介して電気的に接続されている。
【００２４】
コンタクトプラグ８３ａは、その上面が絶縁膜１４から露出しており、互いに隣り合うソース・ドレイン領域５９のうち、後の工程で形成されるビット線と電気的に接続されるソース・ドレイン領域５９とシリサイド膜１２を介して電気的に接続されている。
【００２５】
コンタクトプラグ８３ｂは、その上面が、つまり導電性バリア層８２の上面が絶縁膜１４から露出しており、互いに隣り合うソース・ドレイン領域５９のうち、後の工程で形成されるキャパシタと電気的に接続されるソース・ドレイン領域５９とシリサイド膜１２を介して電気的に接続されている。
【００２６】
次に図９に示されるように、絶縁膜１４及びコンタクトプラグ３３，８３ａ，８３ｂの上に、例えばシリコン窒化膜が採用されるストッパ膜１７を形成する。そして、ストッパ膜１７上に層間絶縁膜１８を形成する。層間絶縁膜１８には例えばＢＰＴＥＯＳ膜が採用される。
【００２７】
次に、所定の開口パターンを有するレジスト（図示せず）を層間絶縁膜１８上に形成し、かかるレジストをマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８をエッチングして除去する。このときのエッチングでは、Ｃ４Ｆ６とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００２８】
そして、層間絶縁膜１８のエッチングの際に使用したレジストを再度マスクに使用して、露出しているストッパ膜１７をエッチングして除去し、その後レジストを除去する。このときのエッチングでは、ＣＨＦ３をエッチングガスとして使用する異方性ドライエッチングが採用される。これにより、図１０に示されるように、キャパシタと接続されるコンタクトプラグ８３ｂを露出させる開口部６９が層間絶縁膜１８内及びストッパ膜１７内に形成される。
【００２９】
次に、コンタクトプラグ８３ｂの導電性バリア層８２に接触する、ＤＲＡＭメモリセルのキャパシタを開口部６９内に形成する。具体的には、まずルテニウム（Ｒｕ）、窒化チタン（ＴｉＮ）、あるいは白金（Ｐｔ）等から成る下部電極材料を全面に形成する。そして、開口部６９にレジスト（図示せず）を充填し、層間絶縁膜１８の上面上の下部電極材料を異方性ドライエッチングにて除去し、その後レジストを除去する。これにより、図１１に示されるように、ルテニウム、窒化チタン、あるいは白金等から成るキャパシタの下部電極７０が開口部６９内に形成される。なお、異方性ドライエッチングで層間絶縁膜１８の上面上の下部電極材料を除去したが、ＣＭＰ法を用いて、かかる電極材料を除去しても良い。
【００３０】
次に、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、あるいはチタン酸バリウムストロンチウム（ＢＳＴ）等から成る誘電体膜材料と、ルテニウム、窒化チタン、あるいは白金等から成る上部電極材料とをこの順で全面に積層した後、レジストを用いてこれらをパターンニングする。これにより、図１２に示されるように、ルテニウム、窒化チタン、あるいは白金等から成るキャパシタの上部電極７２と、下部電極７０と上部電極７２とに挟まれた、酸化タンタル、酸化アルミニウム、あるいはチタン酸バリウムストロンチウム等から成るキャパシタの誘電体膜７１とが形成され、開口部６９内にキャパシタ７３が完成する。
【００３１】
ここで、ＭＩＭキャパシタであるキャパシタ７３の誘電体膜７１を形成する際には、有機金属原料ガスを用いたＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法が使用される。このＭＯＣＶＤ法では、誘電体膜材料の堆積時にＵＶ−Ｏ３酸化やプラズマ酸化をともなう酸素補填処理が行われたり、堆積後には結晶化のための酸素雰囲気中でのランプアニール処理が行われる。このとき、生成される酸化種が下部電極７０を通ってコンタクトプラグ８３ｂに到達し、導電性バリア層８２が無い場合には、コンタクトプラグ８３ｂの導電性膜６６が酸化されてしまう。しかしながら、本実施の形態１では、コンタクトプラグ８３ｂの上端部に設けられた導電性バリア層８２が酸化防止膜として作用するため、キャパシタ７３の誘電体膜７１の形成時にコンタクトプラグ８３ｂの導電性膜６６が酸化されることを防止することができる。
【００３２】
次に図１３に示されるように、キャパシタ７３の上部電極７２と層間絶縁膜１８の上に、例えばＴＥＯＳ膜が採用される層間絶縁膜２３を形成し、ＣＭＰ法によって平坦化する。これにより、ストッパ膜１７及び層間絶縁膜１８，２３から成り、キャパシタ７３を覆う絶縁膜３１が絶縁膜１４及びコンタクトプラグ３３，８３ａの上に形成される。
【００３３】
次に図１４に示されるように、コンタクトプラグ３３の位置に対応して設けられた開口パターン３９ａと、コンタクトプラグ８３ａの位置に対応して設けられた開口パターン３９ｂとを有するレジスト３８を絶縁膜３１上に形成し、かかるレジスト３８をマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして部分的に除去する。このときのエッチングでは、Ｃ４Ｆ６とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、レジスト３８を再度マスクに用いて、露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３をエッチングガスとして使用する異方性ドライエッチングが採用される。
【００３４】
これにより、コンタクトプラグ３３に達するコンタクトホール２４と、コンタクトプラグ８３ａに達するコンタクトホール７４とが絶縁膜３１に形成される。
【００３５】
次にレジスト３８を除去して、コンタクトホール２４，７４を充填する、タングステン等から成る高融点金属膜を全面に形成する。そして、例えばＣＭＰ法を用いて絶縁膜３１の上面上の高融点金属膜を除去する。これにより、図１５に示されるように、高融点金属膜から成りコンタクトホール２４を充填するコンタクトプラグ２５がロジック領域における絶縁膜３１に形成され、コンタクトプラグ３３とコンタクトプラグ２５とが互いに接触する。また、高融点金属膜から成りコンタクトホール７４を充填するコンタクトプラグ７５がメモリ領域における絶縁膜３１に形成され、コンタクトプラグ８３ａとコンタクトプラグ７５とが互いに接触する。
【００３６】
次に図１６に示されるように、絶縁膜３１上に、コンタクトプラグ２５と接触させて配線２６を形成し、コンタクトプラグ７５と接触させてＤＲＡＭメモリセルのビット線７６を形成する。配線２６及びビット線７６には例えばアルミ配線が採用される。
【００３７】
以上の工程により、メモリ領域にはＣｏｎｃａｖｅ型ＭＩＭキャパシタを備えるメモリデバイスが形成され、ロジック領域にはスタック構造を備えるロジックデバイスが形成される。
【００３８】
このように本実施の形態１に係る半導体装置の製造方法では、キャパシタ７３と接続されるコンタクトプラグ８３ｂの上端部には、酸化防止用の導電性バリア層８２が形成されているため、キャパシタ７３の誘電体膜７１の形成時にコンタクトプラグ８３ｂの導電性膜６６が酸化されることが無い。従って、キャパシタ７３とソース・ドレイン領域５９との間のコンタクト抵抗を低減できる。更に、ロジック領域ではスタック構造が採用されているため、コンタクトプラグのアスペクト比の増大によるコンタクト不良を低減できる。従って、本実施の形態１のようにキャパシタ７３の誘電体膜７１の形成時に酸化処理が実行される場合であっても、メモリデバイスでのコンタクト抵抗の低減とロジックデバイスでのコンタクト抵抗の低減とを両立させることが可能となる。
【００３９】
なお、本実施の形態１では、ＤＲＡＭメモリセルのキャパシタ７３としてＣｏｎｃａｖｅ型ＭＩＭキャパシタを備える半導体装置の製造方法について説明したが、キャパシタ７３として他の構造のＭＩＭキャパシタを備える半導体装置の製造方法にも本発明を適用することができる。例えば、図１７に示されるようなサポート付きＣｙｌｉｎｄｅｒ型ＭＩＭキャパシタや、図１８に示されるようなＰｉｌｌａｒ型ＭＩＭキャパシタや、図１９に示されるような厚膜スタック型ＭＩＭキャパシタを備える半導体装置の製造方法に本発明を適用することができる。
【００４０】
キャパシタ７３としてサポート付きＣｙｌｉｎｄｅｒ型ＭＩＭキャパシタを採用した場合には、本実施の形態１に係る半導体装置よりも蓄積容量を増加させることができ、Ｐｉｌｌａｒ型ＭＩＭキャパシタを採用した場合や厚膜スタック型ＭＩＭキャパシタを採用した場合には、上部電極７２を形成する際の成膜カバレッジが優れるため、本実施の形態１に係る半導体装置よりもキャパシタ７３のリーク電流を低減できる。
【００４１】
また、Ｐｉｌｌａｒ型ＭＩＭキャパシタを採用した場合や厚膜スタック型ＭＩＭキャパシタを採用した場合には、コンタクトプラグ２５，７５のアスペクト比を小さくすることができるため、図２０や図２１に示されるように、コンタクトプラグ２５と配線２６とを、あるいはコンタクトプラグ７５とビット線７６とをデュアル・ダマシン法を用いて一体的に形成しても良い。
【００４２】
なお、厚膜スタック型ＭＩＭキャパシタを採用した場合には、絶縁膜３１の層間絶縁膜１８は製造過程で除去されるため、図１９，２１では図示されていない。
【００４３】
また、本実施の形態１では、絶縁膜１４及び層間絶縁膜１８，２３に対するエッチングでは、Ｃ４Ｆ６とＯ２とＡｒとの混合ガスを使用したが、Ｃ５Ｆ８やＣ４Ｆ６とＯ２とＡｒとの混合ガスを使用しても良い。
【００４４】
実施の形態２．
上述の実施の形態１では、キャパシタ７３と接続されるコンタクトプラグ８３ｂの上端部に導電性バリア層８２を設けていたが、キャパシタ７３の誘電体膜７１の形成時には、コンタクトプラグ８３ｂだけではなく、その周辺のメモリ領域におけるコンタクトプラグ８３ａも酸化される場合がある。
【００４５】
そこで、本実施の形態２では、ＤＲＡＭメモリセルのビット線７６と電気的に接続されるコンタクトプラグ８３ａの上端部にも導電性バリア層８２を形成する場合の製造方法について説明する。
【００４６】
図２２〜３０は本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を用いて上述の図４に示される構造を得る。そして図２２に示されるように、ｉ線露光対応のレジスト３５を全面に形成し、メモリ領域を開口する開口パターンをｉ線を光源として用いた写真製版法によってレジスト３５に形成する。そして図２３に示されるように、レジスト３５をマスクに用いて露出している部分に対してエッチングを実行し、キャパシタ７３と電気的に接続される導電性膜６６の上端部とビット線７６と電気的に接続される導電性膜６６の上端部とを選択的に除去する。これにより、メモリ領域における絶縁膜１４に凹部８１が形成される。このときのエッチングでは、エッチングガスとしてＳＦ６を使用する異方性ドライエッチングが採用される。
【００４７】
本実施の形態２では、実施の形態１とは異なり、ビット線７６と電気的に接続される導電性膜６６をレジストでマスクする必要がないため、レジスト３５にはメモリ領域すべてを開口する開口パターンを形成している。従って、本実施の形態２では、実施の形態１で使用したエキシマ露光対応のレジスト３０よりも安価なｉ線露光対応のレジスト３５を採用することができる。そして、レジスト３５に開口パターンを形成する際には実施の形態１よりも安価な露光装置を使用することができる。
【００４８】
次に図２４に示されるように、マスクに使用したレジスト３５を除去する。そして、窒化チタン、窒化タンタル、あるいは窒化チタンシリサイド等から成り、各凹部８１を充填するバリア層材料を全面に形成し、例えばＣＭＰ法を用いて凹部８１よりも上方のバリア層材料を除去する。これにより、図２５に示されるように、各凹部８１を充填する導電性バリア層８２が絶縁膜１４内に形成される。
【００４９】
以上の工程により、メモリ領域における絶縁膜１４には、互いに隣り合うソース・ドレイン領域５９の一方に電気的に接続され、上端部に導電性バリア層８２を、それ以外の部分に導電性膜６６を有するコンタクトプラグ８３ａと、互いに隣り合うソース・ドレイン領域５９の他方に電気的に接続され、上端部に導電性バリア層８２を、それ以外の部分に導電性膜６６を有するコンタクトプラグ８３ｂとが形成される。また、ロジック領域における絶縁膜１４には、導電性膜１６から成るコンタクトプラグ３３が形成される。
【００５０】
次に図２６に示されるように、絶縁膜１４及びコンタクトプラグ３３，８３ａ，８３ｂの上に、ストッパ膜１７及び層間絶縁膜１８をこの順で堆積する。そして図２７に示されるように、実施の形態１と同様にして開口部６９、キャパシタ７３及び層間絶縁膜２３を順次形成する。なお、図２７に示されるキャパシタ７３はＣｏｎｃａｖｅ型ＭＩＭキャパシタである。
【００５１】
次に図２８に示されるように、開口パターン３９ａ，３９ｂを有するレジスト３８を絶縁膜３１上に形成し、かかるレジスト３８をマスクに用いて、層間絶縁膜１８，２３及びストッパ膜１７をエッチングして除去する。これにより、コンタクトプラグ３３に達するコンタクトホール２４と、コンタクトプラグ８３ａの導電性バリア層８２に達するコンタクトホール７４とが絶縁膜３１に形成される。
【００５２】
次にレジスト３８を除去して、図２９に示されるように、コンタクトホール２４を充填するコンタクトプラグ２５と、コンタクトホール７４を充填するコンタクトプラグ７５とを形成する。これにより、コンタクトプラグ３３とコンタクトプラグ２５とが互いに接触し、コンタクトプラグ８３ａの導電性バリア層８２とコンタクトプラグ７５とが互いに接触する。
【００５３】
次に図３０に示されるように、絶縁膜３１上に配線２６及びビット線７６を形成する。
【００５４】
以上の工程により、メモリ領域にはメモリデバイスが形成され、ロジック領域にはロジックデバイスが形成される。
【００５５】
このように本実施の形態２に係る半導体装置の製造方法では、キャパシタ７３と接続されるコンタクトプラグ８３ｂの上端部のみならず、ビット線７６及びコンタクトプラグ７５と電気的に接続されるコンタクトプラグ８３ａの上端部にも酸化防止用の導電性バリア層８２が形成されているため、キャパシタ７３の誘電体膜７１の形成時にコンタクトプラグ８３ａの導電性膜６６が酸化されることが無い。従って、ビット線７６あるいはコンタクトプラグ７５とソース・ドレイン領域５９との間のコンタクト抵抗を低減できる。
【００５６】
なお、本実施の形態２では、ＤＲＡＭメモリセルのキャパシタ７３としてＣｏｎｃａｖｅ型ＭＩＭキャパシタを備える半導体装置の製造方法について説明したが、実施の形態１と同様に、キャパシタ７３として他の構造のＭＩＭキャパシタを備える半導体装置の製造方法にも本発明を適用することができる。例えば、図３１に示されるようなサポート付きＣｙｌｉｎｄｅｒ型ＭＩＭキャパシタや、図３２に示されるようなＰｉｌｌａｒ型ＭＩＭキャパシタや、図３３に示されるような厚膜スタック型ＭＩＭキャパシタを備える半導体装置の製造方法に本発明を適用することができる。
【００５７】
また、Ｐｉｌｌａｒ型ＭＩＭキャパシタを採用した場合や厚膜スタック型ＭＩＭキャパシタを採用した場合には、コンタクトプラグ２５，７５のアスペクト比を小さくすることができるため、図３４や図３５に示されるように、コンタクトプラグ２５と配線２６とを、あるいはコンタクトプラグ７５とビット線７６とをデュアル・ダマシン法を用いて一体的に形成しても良い。
【００５８】
なお、厚膜スタック型ＭＩＭキャパシタを採用した場合には、絶縁膜３１の層間絶縁膜１８は製造過程で除去されるため、図３３，３５では図示されていない。
【００５９】
実施の形態３．
上述の実施の形態２では、メモリ領域におけるコンタクトプラグ８３ａ，８３ｂの上端部に導電性バリア層８２を設けていたが、キャパシタ７３の誘電体膜７１の形成時には、メモリ領域だけではなく、ロジック領域におけるコンタクトプラグ３３も酸化される場合がある。
【００６０】
そこで、本実施の形態２では、ロジック領域におけるコンタクトプラグ３３の上端部にも導電性バリア層を形成する場合の製造方法について説明する。
【００６１】
図３６〜４２は本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を用いて上述の図４に示される構造を得る。そして図３６に示されるように、レジストを形成せずに、全面に対してエッチングを行って、メモリ領域における各導電性膜６６の上端部とロジック領域における各導電性膜１６の上端部とを選択的に除去する。これにより、メモリ領域における絶縁膜１４に凹部８１が形成され、ロジック領域における絶縁膜１４には凹部４１が形成される。このときのエッチングでは、エッチングガスとしてＳＦ６を使用する異方性ドライエッチングが採用される。
【００６２】
次に、窒化チタン、窒化タンタル、あるいは窒化チタンシリサイド等から成り、各凹部４１，８１を充填するバリア層材料を全面に形成し、例えばＣＭＰ法を用いて凹部４１，８１よりも上方のバリア層材料を除去する。これにより、図３７に示されるように、メモリ領域の各凹部８１を充填する導電性バリア層８２が絶縁膜１４内に形成され、更に、窒化チタン、窒化タンタル、あるいは窒化チタンシリサイド等から成り、ロジック領域の各凹部４１を充填する導電性バリア層４２が絶縁膜１４内に形成される。
【００６３】
以上の工程により、メモリ領域における絶縁膜１４には、上端部に導電性バリア層８２を有するコンタクトプラグ８３ａと、同じく上端部に導電性バリア層８２を有するコンタクトプラグ８３ｂとが形成される。また、ロジック領域における絶縁膜１４には、上端部に導電性バリア層４２を、それ以外の部分には導電性膜１６を有するコンタクトプラグ３３が形成される。なお、導電性バリア層８２と同様に導電性バリア層４２も導電性膜１６，６６よりも導電率が低い。
【００６４】
次に図３８に示されるように、絶縁膜１４及びコンタクトプラグ３３，８３ａ，８３ｂの上に、ストッパ膜１７及び層間絶縁膜１８をこの順で堆積する。そして図３９に示されるように、実施の形態１と同様にして開口部６９、キャパシタ７３及び層間絶縁膜２３を順次形成する。なお、図３９に示されるキャパシタ７３はＣｏｎｃａｖｅ型ＭＩＭキャパシタである。
【００６５】
次に図４０に示されるように、開口パターン３９ａ，３９ｂを有するレジスト３８を絶縁膜３１上に形成し、かかるレジスト３８をマスクに用いて、層間絶縁膜１８，２３及びストッパ膜１７をエッチングして除去する。これにより、コンタクトプラグ３３の導電性バリア層４２に達するコンタクトホール２４と、コンタクトプラグ８３ａの導電性バリア層８２に達するコンタクトホール７４とが絶縁膜３１に形成される。
【００６６】
次にレジスト３８を除去して、図４１に示されるように、コンタクトホール２４を充填するコンタクトプラグ２５と、コンタクトホール７４を充填するコンタクトプラグ７５とを形成する。これにより、コンタクトプラグ３３の導電性バリア層４２とコンタクトプラグ２５とが互いに接触し、コンタクトプラグ８３ａの導電性バリア層８２とコンタクトプラグ７５とが互いに接触する。
【００６７】
次に図４２に示されるように、絶縁膜３１上に配線２６及びビット線７６を形成する。
【００６８】
以上の工程により、メモリ領域にはメモリデバイスが形成され、ロジック領域にはロジックデバイスが形成される。
【００６９】
このように本実施の形態３に係る半導体装置の製造方法では、メモリ領域におけるコンタクトプラグ８３ａ，８３ｂの上端部のみならず、ロジック領域における下層のコンタクトプラグ３３の上端部にも酸化防止用の導電性バリア層４２が形成されているため、キャパシタ７３の誘電体膜７１の形成時にコンタクトプラグ３３の導電性膜１６が酸化されることが無い。従って、ロジック領域における上層のコンタクトプラグ２５とソース・ドレイン領域９との間のコンタクト抵抗を更に低減できる。
【００７０】
なお、本実施の形態３では、ＤＲＡＭメモリセルのキャパシタ７３としてＣｏｎｃａｖｅ型ＭＩＭキャパシタを備える半導体装置の製造方法について説明したが、実施の形態１，２と同様に、キャパシタ７３として他の構造のＭＩＭキャパシタを備える半導体装置の製造方法にも本発明を適用することができる。例えば、図４３に示されるようなサポート付きＣｙｌｉｎｄｅｒ型ＭＩＭキャパシタや、図４４に示されるようなＰｉｌｌａｒ型ＭＩＭキャパシタや、図４５に示されるような厚膜スタック型ＭＩＭキャパシタを備える半導体装置の製造方法に本発明を適用することができる。
【００７１】
また、Ｐｉｌｌａｒ型ＭＩＭキャパシタを採用した場合や厚膜スタック型ＭＩＭキャパシタを採用した場合には、コンタクトプラグ２５，７５のアスペクト比を小さくすることができるため、図４６や図４７に示されるように、コンタクトプラグ２５と配線２６とを、あるいはコンタクトプラグ７５とビット線７６とをデュアル・ダマシン法を用いて一体的に形成しても良い。
【００７２】
なお、厚膜スタック型ＭＩＭキャパシタを採用した場合には、絶縁膜３１の層間絶縁膜１８は製造過程で除去されるため、図４５，４７では図示されていない。
【００７３】
実施の形態４．
上述の実施の形態３に係る製造方法で製造された半導体装置では、図４２に示されるように、コンタクトプラグ３３，８３ａの上端部には酸化防止膜として作用する導電性バリア層４２，８２が残存したままであったが、キャパシタ７３形成後には、導電性バリア層４２，８２は不要のため除去しても良い。本実施の形態４では、キャパシタ７３形成後に導電性バリア層４２，８２を除去する方法について説明する。
【００７４】
図４８〜５０は本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態３に係る製造方法を用いて図３９に示される構造を得る。そして図４８に示されるように、開口パターン３９ａ，３９ｂを有するレジスト３８を絶縁膜３１上に形成し、かかるレジスト３８をマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして除去する。このときのエッチングでは、Ｃ４Ｆ６とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。そして、使用するエッチングガスを変更し、レジスト３８を再度マスクに用いて露出しているストッパ膜１７をエッチングして除去する。このときのエッチングでは、ＣＨＦ３をエッチングガスとして使用する異方性ドライエッチングが採用される。
【００７５】
これにより、コンタクトプラグ８３ａに達するコンタクトホール７４と、コンタクトプラグ３３に達するコンタクトホール２４とが絶縁膜３１に形成される。
【００７６】
次に、再度使用するエッチングガスを変更し、レジスト３８をマスクに用いて露出している導電性バリア層４２，８２をエッチングして除去する。このときのエッチングには、Ｃｌ２とＣＨＦ３との混合ガスを使用する異方性ドライエッチングが採用される。
【００７７】
これにより、コンタクトプラグ８３ａの導電性膜６６を露出しつつ、コンタクトホール７４と連通する凹部９３がメモリ領域における絶縁膜１４に形成される。同時に、コンタクトプラグ３３の導電性膜１６を露出しつつ、コンタクトホール２４と連通する凹部４３がロジック領域における絶縁膜１４に形成される。
【００７８】
次にレジスト３８を除去して、凹部４３，９３及びコンタクトホール２４，７４を充填する、タングステン等から成る高融点金属膜を全面に形成する。そして、例えばＣＭＰ法を用いて絶縁膜３１の上面上の高融点金属膜を除去する。これにより、図４９に示されるように、コンタクトホール２４及び凹部４３を充填するコンタクトプラグ２５がロジック領域における絶縁膜１４，３１に形成され、コンタクトプラグ３３の導電性膜１６とコンタクトプラグ２５とが互いに接触する。また、コンタクトホール７４及び凹部９３を充填するコンタクトプラグ７５がメモリ領域における絶縁膜１４，３１に形成され、コンタクトプラグ８３ａの導電性膜６６とコンタクトプラグ７５とが互いに接触する。その後、図５０に示されるように、配線２６とビット線７６とを絶縁膜３１上に形成し、メモリ・ロジック混載型の半導体装置が完成する。
【００７９】
このように、本実施の形態４に係る半導体装置の製造方法では、キャパシタ７３の形成後に、メモリ領域におけるコンタクトプラグ８３ａの上端部に設けられた導電性バリア層８２を除去しているため、上層のコンタクトプラグ７５は下層のコンタクトプラグ８３ａの導電性膜６６と接触する。また、導電性膜６６は導電性バリア層８２よりも導電率が高い。従って、上層のコンタクトプラグ７５が下層のコンタクトプラグ８３ａの導電性バリア層８２に接触して形成される実施の形態３に係る製造方法よりも、上層のコンタクトプラグ７５と下層のコンタクトプラグ８３ａとの間の接触抵抗を低減できる。その結果、コンタクトプラグ７５あるいはビット線７６とソース・ドレイン領域５９との間のコンタクト抵抗を更に低減することができる。
【００８０】
また、キャパシタ７３の形成後に、ロジック領域におけるコンタクトプラグ３３の上端部に設けられた導電性バリア層４２を除去しているため、上層のコンタクトプラグ２５は下層のコンタクトプラグ３３の導電性膜１６と接触する。また、導電性膜１６は導電性バリア層４２よりも導電率が高い。従って、上層のコンタクトプラグ２５が下層のコンタクトプラグ３３の導電性バリア層４２に接触して形成される実施の形態３に係る製造方法よりも、上層のコンタクトプラグ２５と下層のコンタクトプラグ３３との間の接触抵抗を低減できる。その結果、コンタクトプラグ２５とソース・ドレイン領域９との間のコンタクト抵抗を更に低減することができる。
【００８１】
また、本実施の形態４では、絶縁膜３１にコンタクトホール２４，７４を形成する際に使用したレジスト３８を用いつつ、エッチングガスを切り替えて導電性バリア層４２，８２を除去しているため、少ない工程数で導電性バリア層４２，８２を除去することができる。
【００８２】
実施の形態５．
図５１は本発明の実施の形態５に係る半導体装置の構造を示す断面図である。本実施の形態５に係る半導体装置は、上述の図４２に示される構造からコンタクトプラグ２５の形状を変形したものである。従って、本実施の形態５に係る半導体装置に関して、実施の形態１〜４で述べた内容については説明を省略する場合がある。
【００８３】
図５１に示されるように、本実施の形態５に係る半導体装置は、半導体基板１と、半導体基板１上に設けられた絶縁膜１４と、絶縁膜１４内に設けられたコンタクトプラグ３３，８３ａ，８３ｂと、コンタクトプラグ８３ｂと接触させて絶縁膜１４上に設けられたキャパシタ７３と、キャパシタ７３を覆って絶縁膜１４上に設けられた絶縁膜３１と、絶縁膜３１内に設けられたコンタクトプラグ２５，７５と、絶縁膜３１上に設けられた配線２６及びビット線７６とを備えている。
【００８４】
半導体基板１の上面内には素子分離絶縁膜２が設けられている。また、ロジック形成領域における半導体基板１の上面内にはウェル領域３が設けられており、メモリ形成領域における半導体基板１の上面内にはウェル領域５３が設けられている。
【００８５】
ウェル領域３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域９が設けられており、ウェル領域５３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域５９が設けられている。
【００８６】
互いに隣り合うソース・ドレイン領域９の間のウェル領域３の上面上にはゲート構造１１が設けられており、互いに隣り合うソース・ドレイン領域５９の間のウェル領域５３の上面上にはゲート構造６１が設けられている。
【００８７】
ゲート構造１１のゲート電極６の上面上と、ゲート構造６１のゲート電極５６の上面上にはシリサイド膜１２が設けられている。また、各ソース・ドレイン領域９，５９上にもシリサイド膜１２が設けられている。
【００８８】
コンタクトプラグ３３，８３ａ，８３ｂのそれぞれは、その上面が絶縁膜１４から露出している。そして、コンタクトプラグ８３ｂは、互いに隣り合うソース・ドレイン領域５９の一方とシリサイド膜１２を介して電気的に接続されており、コンタクトプラグ８３ａは互いに隣り合うソース・ドレイン領域５９の他方とシリサイド膜１２を介して電気的に接続されている。また、コンタクトプラグ３３はソース・ドレイン領域９とシリサイド膜１２を介して電気的に接続されている。
【００８９】
メモリ領域におけるコンタクトプラグ７５はコンタクトプラグ８３ａの導電性バリア層８２の上面と接触しており、その上面が絶縁膜３１から露出している。そして、ビット線７６はコンタクトプラグ７５と接触している。
【００９０】
ロジック領域におけるコンタクトプラグ２５は、その上面が絶縁膜３１から露出しており、配線２６と接触している。また、コンタクトプラグ２５は絶縁膜１４内に延びており、コンタクトプラグ３３の導電性バリア層４２と接触し、更にその導電性膜１６の上端部の側面の一部に接触している。
【００９１】
このように本実施の形態５に係る半導体装置によれば、ロジック領域におけるコンタクトプラグ３３が酸化防止用の導電性バリア層４２を備えている場合であっても、上層のコンタクトプラグ２５は、下層のコンタクトプラグ３３の導電性バリア層４２のみならず、それよりも導電率の高い導電性膜１６と接触している。そのため、上述の図４２に示される半導体装置のように、上層のコンタクトプラグ２５が導電性バリア層４２を介して導電性膜１６と電気的に接続されている半導体装置よりも、ロジック領域における上層のコンタクトプラグ２５と半導体基板１に設けられたソース・ドレイン領域９との間のコンタクト抵抗を低減することができる。
【００９２】
更に、キャパシタ７３と接触するコンタクトプラグ８３ｂの上端部には導電性バリア層８２が設けられているため、キャパシタ７３の誘電体膜７１の形成時に、コンタクトプラグ８３ｂの導電性膜６６が酸化されることを防止することができる。従って、キャパシタ７３の誘電体膜７１の形成時に酸化処理が実行される場合であっても、メモリデバイスでのコンタクト抵抗の低減とロジックデバイスでのコンタクト抵抗の低減とを両立させることが可能となる。
【００９３】
次に図５１に示す半導体装置の製造方法について、図５２〜５５を参照して説明する。まず、実施の形態３に係る製造方法を用いて上述の図３９に示される構造を得る。次に図５２に示されるように、レジスト３８を絶縁膜３１上に形成する。
【００９４】
そして図５３に示されるように、コンタクトプラグ３３，８３ａの位置に対応させて開口パターン３９ａ，３９ｂをそれぞれレジスト３８に形成する。このとき、コンタクトプラグ３３の上方に設けられる開口パターン３９ａに関しては、コンタクトプラグ３３に対するアライメントを意図的に少しずらして形成する。そのため、図５３に示されるように、開口パターン３９ａは、コンタクトプラグ３３の直上のみならず絶縁膜１４の直上にも形成されている。
【００９５】
なお、コンタクトプラグ８３ａの上方に設けられる開口パターン３９ｂに関しては、コンタクトプラグ８３ａに対するアライメントを意図的にはずらさずに形成し、開口パターン３９ｂがコンタクトプラグ８３ａの直上のみに位置するように形成する。また、本実施の形態５では、開口パターン３９ａの径をコンタクトプラグ３３の径とほぼ同じに設定し、開口パターン３９ｂの径をコンタクトプラグ８３ａの径とほぼ同じに設定する。
【００９６】
次に図５４に示されるように、開口パターン３９ａ，３９ｂを有するレジスト３８をマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして部分的に除去する。このときのエッチングでは、Ｃ４Ｆ６とＯ２とＡｒとの混合ガスを使用する異方性ドライエッチングが採用される。
【００９７】
そして、レジスト３８を再度マスクに用いつつ、ＣＨＦ３をエッチングガスとして使用する異方性ドライエッチング法を用いて、露出しているストッパ膜１７をエッチングして除去し、コンタクトプラグ３３に達するコンタクトホール２４と、コンタクトプラグ８３ａに達するコンタクトホール７４とを絶縁膜３１に形成する。このとき、ストッパ膜１７に対して所定量のオーバーエッチングを実行し、コンタクトホール２４を絶縁膜１４内にまで延長することによって、コンタクトプラグ３３の導電性膜１６の側面を露出させる。
【００９８】
上述のように、コンタクトプラグ３３に対する開口パターン３９ａの重ね合わせ位置がずれているため、開口パターン３９ａはコンタクトプラグ３３の直上のみならず、絶縁膜１４の直上にも位置している。そのため、ストッパ膜１７に対してオーバーエッチングを実行することによって、ロジック領域では絶縁膜１４もエッチングされる。従って、ストッパ膜１７に対して所定量のオーバーエッチングを行うことによって、コンタクトプラグ３３の導電性バリア層４２のみならず、その導電性膜１６の上端部の側面の一部も露出する。
【００９９】
なお、開口パターン３９ｂは、コンタクトプラグ８３ａの直上にしか位置していないため、メモリ領域では絶縁膜１４はエッチングされない。また、ストッパ膜１７を除去する際に使用されるエッチングガスでは、コンタクトプラグ８３ａの導電性バリア層８２はほとんどエッチングされないため、コンタクトホール７４の形成後では、コンタクトプラグ８３ａの上端部に導電性バリア層８２が残存したままである。
【０１００】
次に図５５に示されるように、コンタクトホール２４を充填するコンタクトプラグ２５と、コンタクトホール７４を充填するコンタクトプラグ７５とを形成する。これにより、コンタクトプラグ２５は、絶縁膜３１内のみならず絶縁膜１４内にも形成され、コンタクトプラグ３３の導電性バリア層４２と、その導電性膜１６の側面の上端部の一部と接触する。その後、配線２６及びビット線７６を絶縁膜３１上に形成することにより図５１に示される半導体装置が得られる。
【０１０１】
このように本実施の形態５に係る半導体装置の製造方法によれば、ロジック領域におけるコンタクトプラグ３３の上端部に酸化防止用の導電性バリア層４２を形成した場合であっても、上層のコンタクトプラグ２５は、下層のコンタクトプラグ３３の導電性バリア層４２のみならず、それよりも導電率の高い導電性膜１６と接触するようになる。そのため、上述の実施の形態３に係る半導体装置の製造方法のように、上層のコンタクトプラグ２５が導電性バリア層４２を介して導電性膜１６と電気的に接続されて形成される場合よりも、ロジック領域における上層のコンタクトプラグ２５と半導体基板１に設けられたソース・ドレイン領域９との間のコンタクト抵抗を低減することができる。
【０１０２】
更に、コンタクトプラグ８３ｂの上端部には導電性バリア層８２が設けられているため、キャパシタ７３の誘電体膜７１の形成時に、コンタクトプラグ８３ｂの導電性膜６６が酸化されることを防止することができる。従って、メモリデバイスでのコンタクト抵抗の低減とロジックデバイスでのコンタクト抵抗の低減とを両立させることが可能となる。
【０１０３】
なお本実施の形態５では、メモリ領域における上層のコンタクトプラグ７５はコンタクトプラグ８３ａの導電性バリア層８２だけと接触し導電性膜６６とは接触していなかったが、図５６に示される半導体装置のように、コンタクトプラグ７５を絶縁膜１４内にまで延ばして、下層のコンタクトプラグ８３ａの導電性膜６６の側面にも接触させても良い。
【０１０４】
このように、上層のコンタクトプラグ７５を、下層のコンタクトプラグ８３ａの導電性膜６６と接触させることによって、メモリ領域におけるコンタクトプラグ８３ａが酸化防止用の導電性バリア層８２を備えている場合であっても、上層のコンタクトプラグ７５あるいはビット線７６と半導体基板１に設けられたソース・ドレイン領域５９との間のコンタクト抵抗を低減することができる。
【０１０５】
以下に図５６に示される半導体装置の製造方法について、図５７，５８を参照して説明する。
【０１０６】
まず、実施の形態３に係る製造方法を用いて上述の図３９に示される構造を得る。次に図５７に示されるように、レジスト３８を絶縁膜３１上に形成する。そして、コンタクトプラグ３３，８３ａの位置に対応させて開口パターン３９ａ，３９ｂをそれぞれレジスト３８に形成する。このとき、コンタクトプラグ３３の上方に設けられる開口パターン３９ａと同様に、コンタクトプラグ８３ａの上方に設けられる開口パターン３９ｂに関しても、コンタクトプラグ８３ａに対するアライメントを意図的に少しずらして形成する。そのため、開口パターン３９ｂは、コンタクトプラグ８３ａの直上のみならず、絶縁膜１４の直上にも位置している。
【０１０７】
次に図５８に示されるように、開口パターン３９ａ，３９ｂを有するレジスト３８をマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして部分的に除去する。
【０１０８】
そして、レジスト３８を再度マスクに用いつつ、ＣＨＦ３をエッチングガスとして使用する異方性ドライエッチング法を用いて、露出しているストッパ膜１７をエッチングして除去し、コンタクトホール２４，７４を絶縁膜３１に形成する。このとき、ストッパ膜１７に対して所定量のオーバーエッチングを実行し、コンタクトホール２４，７４を絶縁膜１４内にまで延長することによって、コンタクトプラグ３３の導電性膜１６の側面を露出させるとともに、コンタクトプラグ８３ａの導電性膜６６の側面を露出させる。
【０１０９】
上述のように、コンタクトプラグ８３ａに対する開口パターン３９ｂの重ね合わせ位置がずれているため、開口パターン３９ｂはコンタクトプラグ８３ａの直上のみならず、絶縁膜１４の直上にも位置している。そのため、ストッパ膜１７に対してオーバーエッチングを実行することによって、ロジック領域の絶縁膜１４のみならず、メモリ領域の絶縁膜１４もエッチングされる。従って、ストッパ膜１７に対して所定量のオーバーエッチングを行うことによって、コンタクトプラグ８３ａの導電性バリア層８２のみならず、その導電性膜６６の上端部の側面の一部も露出する。
【０１１０】
次に、コンタクトホール２４を充填するコンタクトプラグ２５と、コンタクトホール７４を充填するコンタクトプラグ７５とを形成する。これにより、コンタクトプラグ２５と同様に、コンタクトプラグ７５は、絶縁膜３１内のみならず絶縁膜１４内にも形成され、コンタクトプラグ８３ａの導電性バリア層８２と、その導電性膜６６の上端部の側面の一部と接触する。そして、配線２６及びビット線７６を絶縁膜３１上に形成することにより図５６に示される半導体装置が得られる。
【０１１１】
このように、メモリ領域におけるコンタクトプラグ８３ａの上端部に酸化防止用の導電性バリア層８２を形成した場合であっても、上層のコンタクトプラグ７５は、下層のコンタクトプラグ８３ａの導電性バリア層８２のみならず、それよりも導電率の高い導電性膜６６と接触するようになる。そのため、メモリ領域における上層のコンタクトプラグ７５と半導体基板１に設けられたソース・ドレイン領域５９との間のコンタクト抵抗を低減することができる。
【０１１２】
また本実施の形態５では、ＤＲＡＭメモリセルのキャパシタ７３としてＣｏｎｃａｖｅ型ＭＩＭキャパシタを備える半導体装置及びその製造方法について説明したが、キャパシタ７３として他の構造のＭＩＭキャパシタを備える半導体装置及びその製造方法にも本発明を適用することができる。例えば、図５９に示されるようなサポート付きＣｙｌｉｎｄｅｒ型ＭＩＭキャパシタや、図６０に示されるようなＰｉｌｌａｒ型ＭＩＭキャパシタや、図６１に示されるような厚膜スタック型ＭＩＭキャパシタを備える半導体装置及びその製造方法に本発明を適用することができる。
【０１１３】
また、Ｐｉｌｌａｒ型ＭＩＭキャパシタを採用した場合や厚膜スタック型ＭＩＭキャパシタを採用した場合には、コンタクトプラグ２５，７５のアスペクト比を小さくすることができるため、図６２や図６３に示されるように、コンタクトプラグ２５と配線２６とを、あるいはコンタクトプラグ７５とビット線７６とをデュアル・ダマシン法を用いて一体的に形成しても良い。
【０１１４】
なお、厚膜スタック型ＭＩＭキャパシタを採用した場合には、絶縁膜３１の層間絶縁膜１８は製造過程で除去されるため、図６１，６３では図示されていない。
【０１１５】
実施の形態６．
図６４は本発明の実施の形態６に係る半導体装置の構造を示す断面図である。本実施の形態６に係る半導体装置は、上述の実施の形態５に係る半導体装置において、コンタクトプラグ２５の形状を変形したものである。
【０１１６】
図６４に示されるように、本実施の形態６に係る半導体装置が備えるコンタクトプラグ２５は、その上面が絶縁膜３１から露出しており、配線２６と接触している。また、コンタクトプラグ２５は、その径がコンタクトプラグ３３の径よりも大きく、絶縁膜１４内に延びている。そしてコンタクトプラグ２５は、コンタクトプラグ３３の導電性バリア層４２と接触しており、更にその導電性膜１６の側面の上端部の全周囲と接触している。その他の構造については、実施の形態５に係る半導体装置と同様のためその説明は省略する。
【０１１７】
このように本実施の形態６に係る半導体装置によれば、ロジック領域におけるコンタクトプラグ３３が酸化防止用の導電性バリア層４２を備えている場合であっても、上層のコンタクトプラグ２５は、下層のコンタクトプラグ３３の導電性バリア層４２のみならず、それよりも導電率の高い導電性膜１６の上端部の側面の全周囲と接触している。そのため、コンタクトプラグ２５が導電性膜１６の上端部の側面の一部しか接触していない上述の実施の形態５に係る半導体装置よりも、ロジック領域における上層のコンタクトプラグ２５と半導体基板１に設けられたソース・ドレイン領域９との間のコンタクト抵抗を低減することができる。
【０１１８】
次に図６４に示される半導体装置の製造方法について、図６５〜６７を参照して説明する。なお、実施の形態５に係る半導体装置の製造方法と同じ内容についてはその説明を省略する。
【０１１９】
まず、実施の形態３に係る製造方法を用いて上述の図３９に示される構造を得る。次に図６５に示されるように、レジスト３８を絶縁膜３１上に形成する。
【０１２０】
そして、コンタクトプラグ３３，８３ａの位置に対応させて開口パターン３９ａ，３９ｂをそれぞれレジスト３８に形成する。このとき、コンタクトプラグ３３の上方に設けられる開口パターン３９ａに関しては、その径をコンタクトプラグ３３の径よりも大きく設定し、コンタクトプラグ３３に対するアライメントは意図的にはずらさないようにする。そのため、図６５に示されるように、開口パターン３９ａは、コンタクトプラグ３３の直上のみならず、コンタクトプラグ３３を取り囲む絶縁膜１４の一部の直上にも形成されている。
【０１２１】
次に図６６に示されるように、開口パターン３９ａ，３９ｂを有するレジスト３８をマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして部分的に除去する。
【０１２２】
そして、レジスト３８を再度マスクに用いつつ、ＣＨＦ３をエッチングガスとして使用する異方性ドライエッチング法を用いて、露出しているストッパ膜１７をエッチングして除去し、コンタクトプラグ３３に達するコンタクトホール２４と、コンタクトプラグ８３ａに達するコンタクトホール７４とを絶縁膜３１に形成する。このとき、ストッパ膜１７に対して所定量のオーバーエッチングを実行し、コンタクトホール２４を絶縁膜１４内にまで延長することによって、コンタクトプラグ３３における導電性膜１６の側面の上端部の全周囲を露出させる。
【０１２３】
上述のように、開口パターン３９ａの径はコンタクトプラグ３３の径よりも大きいため、開口パターン３９ａはコンタクトプラグ３３の直上のみならず、コンタクトプラグ３３を取り囲む絶縁膜１４の一部の直上にも位置している。従って、ストッパ膜１７に対して所定量のオーバーエッチングを行うことによって絶縁膜１４がエッチングされ、コンタクトプラグ３３の導電性バリア層４２のみならず、その導電性膜１６の側面の上端部の全周囲も露出する。
【０１２４】
次に図６７に示されるように、コンタクトホール２４を充填するコンタクトプラグ２５と、コンタクトホール７４を充填するコンタクトプラグ７５とを形成する。これにより、コンタクトプラグ２５は、絶縁膜３１内のみならず絶縁膜１４内にも形成され、コンタクトプラグ３３の導電性バリア層４２と、その導電性膜１６の側面の上端部の全周囲と接触する。その後、配線２６及びビット線７６を絶縁膜３１上に形成することにより図６４に示される半導体装置が得られる。
【０１２５】
このように本実施の形態６に係る半導体装置の製造方法によれば、ロジック領域におけるコンタクトプラグ３３の上端部に酸化防止用の導電性バリア層４２を形成した場合であっても、上層のコンタクトプラグ２５は、下層のコンタクトプラグ３３の導電性バリア層４２のみならず、それよりも導電率の高い導電性膜１６の側面の上端部の全周囲と接触するようになる。そのため、上述の実施の形態５に係る半導体装置の製造方法よりも、ロジック領域における上層のコンタクトプラグ２５と半導体基板１に設けられたソース・ドレイン領域９との間のコンタクト抵抗を低減することができる。
【０１２６】
なお本実施の形態６では、上述の実施の形態５と同様に、メモリ領域における上層のコンタクトプラグ７５はコンタクトプラグ８３ａの導電性バリア層８２だけと接触し導電性膜６６とは接触していなかったが、図６８に示される半導体装置のように、コンタクトプラグ７５を絶縁膜１４内にまで延ばして、下層のコンタクトプラグ８３ａにおける導電性膜６６の上端部の側面の全周囲と接触させても良い。
【０１２７】
このように、メモリ領域における上層のコンタクトプラグ７５を、下層のコンタクトプラグ８３ａにおける導電性膜６６の側面の全周囲と接触させることによって、メモリ領域におけるコンタクトプラグ８３ａが酸化防止用の導電性バリア層８２を備えている場合であっても、上層のコンタクトプラグ７５あるいはビット線７６と半導体基板１に設けられたソース・ドレイン領域５９との間のコンタクト抵抗を更に低減することができる。
【０１２８】
以下に図６８に示される半導体装置の製造方法について、図６９，７０を参照して説明する。
【０１２９】
まず、実施の形態３に係る製造方法を用いて上述の図３９に示される構造を得る。次に図６９に示されるように、レジスト３８を絶縁膜３１上に形成する。そして、コンタクトプラグ３３，８３ａの位置に対応させて開口パターン３９ａ，３９ｂをそれぞれレジスト３８に形成する。このとき、コンタクトプラグ３３の上方に設けられる開口パターン３９ａと同様に、コンタクトプラグ８３ａの上方に設けられる開口パターン３９ｂに関しても、その径をコンタクトプラグ８３ａの径よりも大きく設定し、コンタクトプラグ８３ａに対するアライメントは意図的にはずらさずに形成する。そのため、開口パターン３９ｂは、コンタクトプラグ８３ａの直上のみならず、コンタクトプラグ８３ａを取り囲む絶縁膜１４の一部の直上にも形成される。
【０１３０】
次に図７０に示されるように、開口パターン３９ａ，３９ｂを有するレジスト３８をマスクに用いて、ストッパ膜１７をエッチングストッパとして、層間絶縁膜１８，２３をエッチングして部分的に除去する。
【０１３１】
そして、レジスト３８を再度マスクに用いつつ、ＣＨＦ３をエッチングガスとして使用する異方性ドライエッチング法を用いて、露出しているストッパ膜１７をエッチングして除去し、コンタクトホール２４，７４を絶縁膜３１に形成する。このとき、ストッパ膜１７に対して所定量のオーバーエッチングを実行し、コンタクトホール２４，７４を絶縁膜１４内にまで延長することによって、コンタクトプラグ３３における導電性膜１６の上端部の側面の全周囲を露出させるとともに、コンタクトプラグ８３ａにおける導電性膜６６の上端部の側面の全周囲を露出させる。
【０１３２】
上述のように、開口パターン３９ｂの径はコンタクトプラグ８３ａの径よりも大きいため、開口パターン３９ｂはコンタクトプラグ８３ａの直上のみならず、それを取り囲む絶縁膜１４の一部の直上にも位置している。従って、ストッパ膜１７に対して所定量のオーバーエッチングを行うことによって、コンタクトプラグ８３ａの導電性バリア層８２のみならず、その導電性膜６６の上端部の側面の全周囲も露出する。
【０１３３】
次に、コンタクトホール２４を充填するコンタクトプラグ２５と、コンタクトホール７４を充填するコンタクトプラグ７５とを形成する。これにより、コンタクトプラグ２５と同様に、コンタクトプラグ７５は、絶縁膜３１内のみならず絶縁膜１４内にも形成され、コンタクトプラグ８３ａの導電性バリア層８２と、その導電性膜６６の上端部の側面の全周囲と接触する。その後、配線２６及びビット線７６を絶縁膜３１上に形成することにより図６８に示される半導体装置が得られる。
【０１３４】
このように、メモリ領域におけるコンタクトプラグ８３ａの上端部に酸化防止用の導電性バリア層８２を形成した場合であっても、上層のコンタクトプラグ７５は、下層のコンタクトプラグ８３ａの導電性バリア層８２のみならず、それよりも導電率の高い導電性膜６６の上端部の側面の全周囲と接触するようになる。そのため、メモリ領域における上層のコンタクトプラグ７５と半導体基板１に設けられたソース・ドレイン領域５９との間のコンタクト抵抗を更に低減することができる。
【０１３５】
また本実施の形態６では、ＤＲＡＭメモリセルのキャパシタ７３としてＣｏｎｃａｖｅ型ＭＩＭキャパシタを備える半導体装置及びその製造方法について説明したが、キャパシタ７３として他の構造のＭＩＭキャパシタを備える半導体装置及びその製造方法にも本発明を適用することができる。例えば、図７１に示されるようなサポート付きＣｙｌｉｎｄｅｒ型ＭＩＭキャパシタや、図７２に示されるようなＰｉｌｌａｒ型ＭＩＭキャパシタや、図７３に示されるような厚膜スタック型ＭＩＭキャパシタを備える半導体装置及びその製造方法に本発明を適用することができる。
【０１３６】
また、Ｐｉｌｌａｒ型ＭＩＭキャパシタを採用した場合や厚膜スタック型ＭＩＭキャパシタを採用した場合には、コンタクトプラグ２５，７５のアスペクト比を小さくすることができるため、図７４や図７５に示されるように、コンタクトプラグ２５と配線２６とを、あるいはコンタクトプラグ７５とビット線７６とをデュアル・ダマシン法を用いて一体的に形成しても良い。
【０１３７】
なお、厚膜スタック型ＭＩＭキャパシタを採用した場合には、絶縁膜３１の層間絶縁膜１８は製造過程で除去されるため、図７３，７５では図示されていない。
【０１３８】
【発明の効果】
この発明に係る半導体装置の製造方法によれば、ＭＩＭキャパシタと接続される第１のコンタクトプラグの上端部には第１の導電性バリア層が形成されているため、ＭＩＭキャパシタの誘電体膜の形成時に第１のコンタクトプラグの第１の導電性膜が酸化されることが無い。従って、ＭＩＭキャパシタとメモリ領域における半導体基板との間のコンタクト抵抗を低減できる。更に、ロジック領域ではスタック構造が採用されているため、コンタクトプラグのアスペクト比の増大によるコンタクト不良を低減できる。従って、ＭＩＭキャパシタの誘電体膜の形成時に酸化処理が実行される場合であっても、メモリデバイスでのコンタクト抵抗の低減とロジックデバイスでのコンタクト抵抗の低減とを両立させることが可能となる。
【０１３９】
また、この発明に係る第１の半導体装置によれば、ロジック領域における第２のコンタクトプラグが第２の導電性バリア層を備えている場合であっても、上層の第３のコンタクトプラグは、下層の第２のコンタクトプラグの第２の導電性バリア層のみならず、それよりも導電率の高い第２の導電性膜と接触している。そのため、第３のコンタクトプラグとロジック領域における半導体基板との間のコンタクト抵抗を低減することができる。更に、ＭＩＭキャパシタと接触する第１のコンタクトプラグの上端部には第１の導電性バリア層が設けられているため、ＭＩＭキャパシタの誘電体膜の形成時に、第１のコンタクトプラグの第１の導電性膜が酸化されることを防止することができる。従って、ＭＩＭキャパシタの誘電体膜の形成時に酸化処理が実行される場合であっても、メモリデバイスでのコンタクト抵抗の低減とロジックデバイスでのコンタクト抵抗の低減とを両立させることが可能となる。
【０１４０】
また、この発明に係る第２の半導体装置によれば、メモリ領域における第２のコンタクトプラグが第２の導電性バリア層を備えている場合であっても、上層の第４のコンタクトプラグは、下層の第２のコンタクトプラグの第２の導電性バリア層のみならず、それよりも導電率の高い第２の導電性膜と接触している。そのため、第４のコンタクトプラグとメモリ領域における半導体基板との間のコンタクト抵抗を低減することができる。更に、ＭＩＭキャパシタと接触する第１のコンタクトプラグの上端部には第１の導電性バリア層が設けられているため、ＭＩＭキャパシタの誘電体膜の形成時に、第１のコンタクトプラグの第１の導電性膜が酸化されることを防止することができる。従って、ＭＩＭキャパシタの誘電体膜の形成時に酸化処理が実行される場合であっても、メモリデバイスでのコンタクト抵抗の低減とロジックデバイスでのコンタクト抵抗の低減とを両立させることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図１８】本発明の実施の形態１に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図１９】本発明の実施の形態１に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図２０】本発明の実施の形態１に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図２１】本発明の実施の形態１に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態２に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図３２】本発明の実施の形態２に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図３３】本発明の実施の形態２に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図３４】本発明の実施の形態２に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図３５】本発明の実施の形態２に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図３６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態３に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図４４】本発明の実施の形態３に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図４５】本発明の実施の形態３に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図４６】本発明の実施の形態３に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図４７】本発明の実施の形態３に係る発明で製造可能な半導体装置の構造を示す断面図である。
【図４８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図４９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５１】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図５２】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図５３】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図５４】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図５５】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図５６】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図５７】本発明の実施の形態５に係る半導体装置の変形例の製造方法を工程順に示す断面図である。
【図５８】本発明の実施の形態５に係る半導体装置の変形例の製造方法を工程順に示す断面図である。
【図５９】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図６０】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図６１】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図６２】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図６３】本発明の実施の形態５に係る半導体装置の変形例の構造を示す断面図である。
【図６４】本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図６５】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図６６】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図６７】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図６８】本発明の実施の形態６に係る半導体装置の変形例の構造を示す断面図である。
【図６９】本発明の実施の形態６に係る半導体装置の変形例の製造方法を工程順に示す断面図である。
【図７０】本発明の実施の形態６に係る半導体装置の変形例の製造方法を工程順に示す断面図である。
【図７１】本発明の実施の形態６に係る半導体装置の変形例の構造を示す断面図である。
【図７２】本発明の実施の形態６に係る半導体装置の変形例の構造を示す断面図である。
【図７３】本発明の実施の形態６に係る半導体装置の変形例の構造を示す断面図である。
【図７４】本発明の実施の形態６に係る半導体装置の変形例の構造を示す断面図である。
【図７５】本発明の実施の形態６に係る半導体装置の変形例の構造を示す断面図である。
【符号の説明】
１  半導体基板、１４，３１  絶縁膜、１６，６６  導電性膜、２４，７４  コンタクトホール、２５，３３，７５，８３ａ，８３ｂ  コンタクトプラグ、３８  レジスト、３９ａ，３９ｂ  開口パターン、４１，４３，９３  凹部、４２，８２  導電性バリア層、５９  ソース・ドレイン領域、６１  ゲート構造、７３  キャパシタ、７６  ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004349462.tif 000012
【図１１】
2004349462.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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