(57)【要約】【課題】デュアルダマシン法において層間絶縁膜に微細なパターンを適切に形成することができる半導体装置の製造方法を提供する。【解決手段】配線用のハードマスクとしてＳｉ３Ｎ４膜６を形成した後、この段差を埋めて平坦化する下層樹脂膜９を形成する。次に、下層樹脂膜９上にＳＯＧ膜１０を形成し、ビアホールのパターンが形成されたレジストマスク１１を形成する。次に、レジストマスク１１をマスクとして、ＳＯＧ膜１０をエッチングし、ＳＯＧ膜１０をマスクとして、下層樹脂膜９をエッチングすると同時に、レジストマスク１１を除去する。続いて、下層樹脂膜９をマスクとして、３層のハードマスクをエッチングすることにより、これらの膜にビアホールのパターンを形成すると同時に、ＳＯＧ膜１０を除去する。このような方法によれば、設計通りのパターンのレジストマスク１１を得ることができ、精度が高い微細パターンを得ることができる。【選択図】  図２
2004152997.tif 000002
【特許請求の範囲】
【請求項１】
デュアルダマシン法により配線を形成する半導体装置の製造方法において、
層間絶縁膜上に配線溝用のマスクを形成する工程と、
前記配線溝用のマスク上に、多層レジストを用いてビアホール用のマスクを形成する工程と、
前記ビアホール用のマスクを用いて、前記層間絶縁膜を加工することにより、前記層間絶縁膜に前記層間絶縁膜の厚さよりも浅い孔を形成する工程と、
前記配線溝用のマスクを用いて、前記層間絶縁膜を加工することにより、前記層間絶縁膜に配線溝を形成すると共に、前記孔を下層まで貫通させてビアホールを形成する工程と、
前記配線溝及びビアホール内に配線材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
配線溝用のマスクを形成する工程は、
前記層間絶縁膜上に、第１、第２及び第３のハードマスクを順次形成する工程と、
前記第３のハードマスクを前記配線溝の平面形状に加工する工程と、
を有し、
前記第２のハードマスクを前記第１及び第３のハードマスクとは異なる材料から形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ビアホール用のマスクを形成する工程は、前記配線溝用のマスク上に、前記多層レジストとして、有機膜と、無機膜と、感光性レジスト膜と、を順次形成する工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記無機膜の厚さを、前記第１乃至第３のハードマスクの厚さの合計よりも薄くすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ビアホール用のマスクを形成する工程は、
前記感光性レジスト膜を前記ビアホールの平面形状に加工する工程と、
前記感光性レジスト膜をマスクとして、前記無機膜を前記ビアホールの平面形状に加工する工程と、
前記無機膜をマスクとして、前記有機膜を前記ビアホールの平面形状に加工すると共に、前記感光性レジスト膜を除去する工程と、
を有することを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記孔を形成する工程は、前記有機膜をマスクとして、前記第１乃至第３のハードマスクを前記ビアホールの平面形状に加工すると共に、前記無機膜を除去する工程を有し、
前記孔を形成しながら前記有機膜を除去することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ビアホール用のマスクを形成する工程は、前記配線溝用のマスク上に、前記多層レジストとして、有機膜と、Ｓｉを含有した感光性レジスト膜と、を順次形成する工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項８】
前記ビアホール用のマスクを形成する工程は、
前記感光性レジスト膜を前記ビアホールの平面形状に加工する工程と、
前記感光性レジスト膜をマスクとして、前記有機膜を前記ビアホールの平面形状に加工する工程と、
を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記孔を形成する工程は、前記有機膜をマスクとして、前記第１乃至第３のハードマスクを前記ビアホールの平面形状に加工すると共に、前記感光性レジストを除去する工程を有し、
前記孔を形成しながら前記有機膜を除去することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記有機膜の厚さを、前記層間絶縁膜の厚さよりも薄くすることを特徴とする請求項３乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デュアルダマシン法を採用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化が進むに連れ、配線パターンについても、密度が高くなり、また、配線長が増大している。従来、配線材料にはＡｌを使用していたが、配線パターンの微細化に伴い、配線遅延の問題が浮上してきた。その問題を解決するため、近時、配線材料には、主にＣｕが用いられている。しかし、Ａｌとは異なり、Ｃｕそのものに配線パターンを転写することは困難である。このため、Ｃｕ配線を形成するに当たっては、層間絶縁膜に配線溝のパターンを転写し、そこへＣｕを埋め込んで配線パターンを形成するダマシン法が有効である。また、ダマシン法は、溝のＣｕとビア（Ｖｉａ）のＣｕを個別に形成するシングルダマシン法と、溝とビアを同時に作るデュアルダマシン法とに分類される。
【０００３】
その一方で、層間絶縁膜の材料についても、配線遅延の問題を解決するため、従来の酸化膜より誘電率が低い低誘電率膜が使用されている。低誘電率膜の材料は、無機材料と有機材料との２種類に大別される。これらは、一般的には、各デバイス特性の要求を満たすように、使い分けられている。
【０００４】
１００ｎｍノード以下の世代の半導体装置の配線層を作るには、Ｃｕデュアルダマシン法を用いるのが好ましい。また、層間絶縁膜として、有機の低誘電率膜を用いる場合、層間構造は、先溝ハードマスク方式を用いるのが一般的である。ここで、先溝ハードマスク方式とは、予め、配線溝のパターンを形成するためのハードマスクのパターンを層間絶縁膜上に形成しておき、配線溝パターンの段差上に直接、ビアのパターニングを行い、ビアの加工、層間絶縁膜の溝の加工を順次行い、デュアルダマシン構造を形成する方式である。
【０００５】
【特許文献１】
特開２００１−３５１９７６号公報
【特許文献２】
特開２０００−１２４３０６号公報
【０００６】
【発明が解決しようとする課題】
１００ｎｍノード以下の世代のビアパターンの露光には、一般的に、ＡｒＦエキシマレーザが用いられる。しかしながら、パターンの微細化が進むにつれて、このＡｒＦエキシマレーザを用いて形成されたパターンの誤差が許容できない程度のものになりつつある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであって、デュアルダマシン法において層間絶縁膜に微細なパターンを適切に形成することができる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、ＡｒＦエキシマレーザ技術では、微細パターンを形成するために必然的に焦点深度が浅くなり、下地の平坦性に対して非常に敏感であるのに対し、従来の方法では、この平坦性が低いために、露光によって感光性レジストに形成されるパターンに誤差が生じていることを見出した。そして、このような誤差は、特に１００ｎｍノード以下の世代で顕著となっている。
【０００９】
従って、先溝ハードマスク方式を用いて、尚且つＡｒＦエキシマレーザ技術を用いてビアホールを形成するには、配線溝用のマスク（ハードマスク）の段差を埋め込んだ後に、ビアホールを形成するためのパターニングを行う必要がある。そして、このような段差を平坦化して、パターニングを行うには、多層レジスト技術が有効である。多層レジスト技術には、例えば、３層の積層膜からなる多層レジストを使ったトリレベル技術と、２層の積層膜からなる多層レジストを使ったバイレベルレジスト技術と、がある。そして、本願発明者は、これらの見解に基づいて、以下に示す発明の諸態様に想到した。
【００１０】
本願発明に係る半導体装置の製造方法は、デュアルダマシン法により配線を形成する半導体装置の製造方法に関する。本製造方法では、先ず、層間絶縁膜上に配線溝用のマスクを形成し、前記配線溝用のマスク上に、多層レジストを用いてビアホール用のマスクを形成する。次に、前記ビアホール用のマスクを用いて、前記層間絶縁膜を加工することにより、前記層間絶縁膜に前記層間絶縁膜の厚さよりも浅い孔を形成する。次いで、前記配線溝用のマスクを用いて、前記層間絶縁膜を加工することにより、前記層間絶縁膜に配線溝を形成すると共に、前記孔を下層まで貫通させてビアホールを形成する。そして、前記配線溝及びビアホール内に配線材料を埋め込む。
【００１１】
なお、多層レジスト技術を使った場合には、多層レジストを剥離する工程が必要とされる。しかし、層間絶縁膜として有機低誘電率膜を用いた場合、従来の方法では、エッチング後に多層レジストの剥離を行うと、低誘電率膜に形成したパターンの形状が損なわれる虞がある。従って、多層レジストを構成する各膜及びハードマスクの厚さ及び材料をも適切に選択することが望ましい。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。
【００１３】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１乃至図４は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態では、先溝ハードマスク方式のデュアルダマシン法により半導体装置を製造する。
【００１４】
先ず、図１（ａ）に示すように、Ｃｕ配線１上に、エッチングストッパ膜としてＳｉＣ膜２を形成する。ＳｉＣ膜２の厚さは、例えば３０ｎｍである。次に、ＳｉＣ膜２上に、層間絶縁膜として有機低誘電率膜３を形成する。有機低誘電率膜３の厚さは、例えば４５０ｎｍである。有機低誘電率膜３の原料としては、例えばダウ・ケミカル社製のＳｉＬＫ（登録商標）、有機ＳＯＧ、アモルファスカーボンフロライド及びポリテトラフルオロエチレン（デュポン社のテフロン（登録商標）等）を使用することができる。
【００１５】
次いで、有機低誘電率膜３上に、第１のハードマスクとしてＳｉＣ膜４を形成し、更に、第２のハードマスクとしてＳｉＯ２膜５を形成する。ＳｉＣ膜４及びＳｉＯ２膜５の厚さは、夫々、例えば５０ｎｍ、１００ｎｍである。続いて、ＳｉＯ２膜５上に、第３のハードマスクとしてＳｉ３Ｎ４膜６を形成する。Ｓｉ３Ｎ４膜６は、配線溝のハードマスクパターンを形成する際の被エッチング膜となる。Ｓｉ３Ｎ４膜６の厚さは、例えば５０ｎｍである。その後、Ｓｉ３Ｎ４膜６上に、パターニング時に必要な反射防止膜として有機ＢＡＲＣ（Ｂｏｔｔｏｍ  ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎｃｏａｔｉｎｇ）７を形成する。有機ＢＡＲＣ７の厚さは、例えば８７ｎｍである。そして、有機ＢＡＲＣ７上に、有機系の感光性レジストを塗布し、これに露光及び現像を施すことにより、配線溝のパターンが形成されたレジストマスク８を形成する。レジストマスク８の厚さは、例えば３００ｎｍである。
【００１６】
なお、第１乃至第３のハードマスクの材料は特に限定されるものではなく、例えばシリコンナイトライド、二酸化シリコン、シリコンカーバイド、アモルファス水素化シリコンカーバイド、シリコンカーバイドナイトライド、有機シリケートガラス、シリコンリッチオキサイド、テトラエチルオルトシリケート、ホスホシシリケート、有機シロキサンポリマー、炭素ドープシリケートガラス、水素ドープシリケートガラス、シルセスキオキサンガラス、スピンオンガラス及びフッ素化シリケートガラス等の無機材料を使用することができる。
【００１７】
次に、図１（ｂ）に示すように、レジストマスク８をマスクとして、有機ＢＡＲＣ７をエッチングする。このエッチングは、例えば、ＣＦ４：０〜２００ｓｃｃｍ、Ａｒ：０〜１０００ｓｃｃｍ、Ｏ２：０〜１００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。
【００１８】
次いで、図１（ｃ）に示すように、レジストマスク８及び有機ＢＡＲＣ７をマスクとして、Ｓｉ３Ｎ４膜をエッチングする。このエッチングは、ＣＦ４：０〜２００ｓｃｃｍ、Ａｒ：０〜１０００ｓｃｃｍ、Ｏ２：０〜１００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。この結果、Ｓｉ３Ｎ４膜が配線溝のパターンにパターニングされる。
【００１９】
続いて、図１（ｄ）に示すように、レジストマスク８及び有機ＢＡＲＣ７を、アッシングにより除去する。このアッシングは、例えば、Ｏ２：０〜１００ｓｃｃｍ、圧力：０．１３〜６７Ｐａ（１〜５００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗの条件の下で、プラズマアッシング装置を用いて行う。
【００２０】
そして、層間絶縁膜である有機低誘電率膜３等に、ビアホールのパターンを形成する。ここでは、Ｓｉ３Ｎ４膜６に形成された配線溝のパターンに対して、トリレベル技術を用いる。
【００２１】
具体的には、先ず、図２（ａ）に示すように、Ｓｉ３Ｎ４膜６の段差を埋めて平坦化する下層樹脂膜（有機膜）９を形成する。下層樹脂膜９の厚さは、有機低誘電率膜３の厚さよりも薄く、有機低誘電率膜３の厚さが１００〜６００ｎｍの場合、例えば１００乃至４００ｎｍ、本実施形態では３００ｎｍである。次に、下層樹脂膜９上に、下層樹脂膜９のエッチングの際にマスクとして使用するＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜（無機膜）１０を形成する。ＳＯＧ膜１０の厚さは、ＳｉＣ膜４、ＳｉＯ２膜５及びＳｉ３Ｎ４膜６の総厚よりも薄く、例えば３０乃至２００ｎｍ、本実施形態では８６ｎｍである。続いて、ＳＯＧ膜１０上に、有機系の感光性レジストを塗布し、これに露光及び現像を施すことにより、ビアホールのパターンが形成されたレジストマスク（感光性レジスト膜）１１を形成する。レジストマスク１１の厚さは、下層樹脂膜９と同程度であり、例えば１００乃至３００ｎｍ、本実施形態では３００ｎｍである。
【００２２】
なお、感光性レジストとしては、例えばＫｒＦレーザ（波長：２４８ｎｍ）に感光する材料、ＡｒＦレーザ（波長：１９３ｎｍ）に感光する材料及びＦ２レーザ（波長：１５７ｎｍ）に感光する材料並びに電子線に感光する材料等を使用することができる。
【００２３】
また、ＳＯＧ膜１０の原料としては、例えば有機シリケートガラス及び有機シロキサンポリマー等のＳＯＧ材料を使用することができ、下層樹脂膜９の原料としては、例えば塗布型の有機樹脂材料を使用することができる。
【００２４】
次に、図２（ｂ）に示すように、レジストマスク１１をマスクとして、ＳＯＧ膜１０をエッチングする。このエッチングは、例えば、ＣＦ４：０〜２００ｓｃｃｍ、Ａｒ：０〜１０００ｓｃｃｍ、Ｏ２：０〜１００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。
【００２５】
次いで、図２（ｃ）に示すように、ＳＯＧ膜１０をマスクとして、下層樹脂膜９をエッチングすると同時に、レジストマスク１１を除去する。このエッチングは、例えば、ＮＨ３：１〜５００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。このエッチングでは、下層樹脂膜９が、レジストマスク１１と同様に、有機系であるため、これらのエッチング選択比は１程度である。従って、レジストマスク１１の膜厚が、下層樹脂膜９の膜厚よりも著しく厚い場合は、下層樹脂膜９のエッチングが終了しても、ＳＯＧ膜１０上にレジストマスク１１が残り得る。このため、レジストマスク１１の膜厚は、下層樹脂膜９の膜厚よりも同等以下であることが望ましい。
【００２６】
続いて、図２（ｄ）に示すように、下層樹脂膜９をマスクとして、Ｓｉ３Ｎ４膜６、ＳｉＯ２膜５及びＳｉＣ膜４（３層のハードマスク）をエッチングすることにより、これらの膜にビアホールのパターンを形成すると同時に、ＳＯＧ膜１０を除去する。このエッチングは、例えば、ＣＦ４：０〜２００ｓｃｃｍ、Ａｒ：０〜１０００ｓｃｃｍ、Ｏ２：０〜１００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。このエッチングでは、ＳＯＧ膜１０と３層のハードマスクとのエッチング選択比が１程度となる条件を用いることにより、ＳＯＧ膜１１の除去を同時にできるようにしている。従って、ＳＯＧ膜１０の膜厚が、３層のハードマスクの総厚よりも著しく厚い場合は、３層のハードマスクのエッチングが終了しても、ＳＯＧ膜１０が残り得る。このため、ＳＯＧ膜１０の膜厚は、Ｓｉ３Ｎ４膜６、ＳｉＯ２膜５及びＳｉＣ膜４の総厚よりも同等以下であることが望ましい。
【００２７】
その後、図３（ａ）に示すように、３層のハードマスクをマスクとして、有機低誘電率膜３を２００〜４００ｎｍ程度だけエッチングすると同時に、下層樹脂膜９を除去する。このエッチングは、例えば、ＮＨ３：１〜５００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。このエッチングにより有機低誘電率膜３に形成された孔は、ビアホールの一部となる。
【００２８】
次に、下層樹脂膜９の除去により露出されたＳｉ３Ｎ４膜６をマスクとして、ＳｉＯ２膜５のエッチングを行う。この結果、図３（ｂ）に示すように、ＳｉＯ２膜５にも、配線溝のパターンが形成される。このエッチングは、例えば、Ｃ４Ｆ６：１〜１００ｓｃｃｍ、Ａｒ：１〜５００ｓｃｃｍ、Ｏ２：１〜１００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜２０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。
【００２９】
次いで、Ｓｉ３Ｎ４膜６及びＳｉＯ２膜５をマスクとして、ＳｉＣ膜４のエッチングを行う。この結果、図３（ｃ）に示すように、ＳｉＣ膜４にも、配線溝のパターンが形成されると同時に、Ｓｉ３Ｎ４膜６が除去される。このエッチングは、例えば、ＣＨＦ３：０〜１００ｓｃｃｍ、ＣＨ２Ｆ２：０〜１００ｓｃｃｍ、Ｎ２：１〜５００ｓｃｃｍ、Ｏ２：１〜１００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜２０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。
【００３０】
続いて、ＳｉＯ２膜５及びＳｉＣ膜４をマスクとして、層間絶縁膜である有機低誘電率膜３のエッチングを行うことにより、図３（ｄ）に示すように、深さが２００ｎｍ程度の配線溝１２を形成すると同時に、ＳｉＣ膜２まで到達する孔を形成する。このエッチングは、例えば、ＮＨ３：１〜５００ｓｃｃｍ、Ｈ２：０〜５００ｓｃｃｍ、Ａｒ：０〜５００ｓｃｃｍ、圧力：０．１３〜１３３Ｐａ（１〜１０００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。
【００３１】
なお、この工程では、配線溝の深さを２００ｎｍ程度としているため、図３（ａ）に示す工程で、孔の深さを浅くしすぎていると、例えば２５０ｎｍ以下としていると、この工程では、孔がＳｉＣ膜２まで到達しない虞がある。
【００３２】
その後、ＳｉＯ２膜５、ＳｉＣ膜４及び有機低誘電率膜３をマスクとして、ＳｉＣ膜２のエッチングを行うことにより、図４（ａ）に示すように、Ｃｕ配線１まで到達するビアホール１３を形成する。この結果、デュアルダマシンの形状が完成する。このエッチングは、例えば、ＣＨＦ３：０〜１００ｓｃｃｍ、ＣＨ２Ｆ２：０〜１００ｓｃｃｍ、Ｎ２：１〜５００ｓｃｃｍ、Ｏ２：１〜１００ｓｃｃｍ、圧力：１〜３００ｍＴｏｒｒ、ＲＦ電源パワー：１００〜２０００Ｗ、磁場：０〜１００Ｇの条件の下で、プラズマエッチング装置を用いて行う。
【００３３】
そして、図４（ｂ）に示すように、ビアホール１３及び配線溝１２内に、Ｃｕ１４を埋め込み、図４（ｃ）に示すように、Ｃｕ１４にＣＭＰを施すことにより、Ｃｕ配線１５を形成する。その後、必要に応じて、更に層間絶縁膜及び配線等の形成を行い、半導体装置を完成させる。
【００３４】
図５は、本実施形態を適用して製造した半導体装置の構造を示す断面図である。図５に示す例では、上述の実施形態に係る製造方法により、少なくとも２層の多層配線が形成されている。そして、最上層のＣｕ配線１５及び有機低誘電率膜３上に、Ｓｉ３Ｏ４等からなるパッシベーション膜１６が形成されている。更に、パッシベーション膜１６上に、ＳｉＯ膜１７及びＳｉ３Ｏ４膜１８からなるカバー膜が形成されている。カバー膜には、適宜パッド引出用の開口部（図示せず）が形成されている。
【００３５】
このように、本実施形態に係る製造方法によれば、ビアホール用のマスクを形成するに際して、下層樹脂膜９、ＳＯＧ膜１０及びレジストマスク１１からなる多層レジストを使用し、Ｓｉ３Ｎ４膜６に形成された段差を埋め込んでいるため、レジストマスク１１の原料である感光性レジストを平坦に塗布することができる。従って、この感光性レジストにレチクル等のパターンを適切に転写することが可能となり、所望の形状のレジストマスク１１を得ることができる。そして、このレジストマスク１１のパターンが形成されたマスクを用いて、層間絶縁膜である有機低誘電率膜３にビアホールのパターンを形成しているので、適切な形状のビアホール１３及び配線１２を得ることができる。
【００３６】
ここで、有機低誘電率膜３のエッチングの深さについて説明する。上述のように、有機低誘電率膜３の厚さを４５０ｎｍとした場合、有機低誘電率膜３のエッチングの深さは２００〜４００ｎｍ程度にすることが望ましい。
【００３７】
エッチングの深さが４００ｎｍを超えると、深さが２００ｎｍ程度の配線溝１２を形成する際に下層のＳｉＣ膜２までがエッチングされる場合がある。この結果、ＳｉＣ膜２にビアホールのパターンが形成された、その直下のＣｕ配線１がダメージを受けることになる。一方、エッチングの深さが２００ｎｍ未満であると、深さが２００ｎｍ程度の配線溝１２を形成しても、孔がＳｉＣ膜２まで到達しない場合がある。この結果、開口不良のために、接続不良が生じる虞がある。このように、このエッチングの深さは、下地Ｃｕ配線１へのダメージ、ビアホールの開口不良に密接に関係するため、この工程における深さは、厳密に制御することが望ましい。
【００３８】
また、本実施形態では、有機低誘電率膜３に孔を形成しながら、下層樹脂膜９を除去しているが、有機低誘電率膜３と下層樹脂膜９とのエッチング選択比は１程度である。このため、下層樹脂膜９の膜厚は有機低誘電率膜３の膜厚よりも薄く、かつ有機低誘電率膜３に形成する孔の深さよりも薄くしておくことが望ましい。
【００３９】
次に、ハードマスクの厚さについて説明する。下層樹脂膜９は、ハードマスクであるＳｉ３Ｎ４膜６に形成された配線溝のパターンの段差を埋めるために形成しているが、Ｓｉ３Ｎ４膜６の段差が大きすぎると、下層樹脂膜９の除去剥離が困難となり、下層樹脂膜９を完全に除去できない虞がある。従って、Ｓｉ３Ｎ４膜６の膜厚は、３０乃至１００ｎｍ、例えば５０ｎｍ程度であることが望ましい。
【００４０】
また、図３（ｂ）に示す工程では、Ｓｉ３Ｎ４膜６をマスクとしてＳｉＯ２膜５をエッチングするため、そのエッチング条件のマージンが狭い。例えば、上述のように、Ｓｉ３Ｎ４膜６の膜厚を５０ｎｍ程度とした場合に、ＳｉＯ２膜５の膜厚を１００ｎｍよりも著しく厚くすると、ＳｉＯ２膜のエッチングが完了する前にＳｉ３Ｎ４膜６が消失する虞がある。従って、ＳｉＯ２膜５の膜厚は、５０乃至２００ｎｍ、例えば１００ｍｎ程度であることが望ましい。
【００４１】
また、ＳｉＣ膜４は、図３（ｃ）に示す工程において、Ｓｉ３Ｎ４膜６と共に除去される。従って、ＳｉＣ膜４の膜厚は、Ｓｉ３Ｎ４膜６の膜厚と同程度（３０乃至１００ｎｍ）、例えば５０ｎｍ程度であることが望ましい。
【００４２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図６は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本実施形態でも、先溝ハードマスク方式のデュアルダマシン法により半導体装置を製造する。但し、本実施形態では、ビアホールのパターンを形成するに当たり、Ｓｉ３Ｎ４膜６に形成された配線溝のパターンに対して、バイレベル技術を用いる。
【００４３】
本実施形態では、先ず、第１の実施形態と同様に、図１（ａ）乃至図１（ｄ）に示す処理を行う。
【００４４】
次いで、図６（ａ）に示すように、Ｓｉ３Ｎ４膜６の段差を埋めて平坦化する下層樹脂膜９を形成し、その上に、Ｓｉを含有する有機系の感光性レジストを塗布し、これに露光及び現像を施すことにより、ビアホールのパターンが形成されたレジストマスク（感光性レジスト膜）２１を形成する。
【００４５】
次に、図６（ｂ）に示すように、レジストマスク２１をマスクとして、下層樹脂膜９をエッチングする。このエッチングは、例えば、ＮＨ３：１〜５００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。本実施形態では、レジストマスク２１にＳｉが含有されているため、下層樹脂膜９をエッチングしても、レジストマスク２１は残存する。
【００４６】
続いて、図６（ｃ）に示すように、下層樹脂膜９をマスクとして、Ｓｉ３Ｎ４膜６、ＳｉＯ２膜５及びＳｉＣ膜４（３層のハードマスク）をエッチングすることにより、これらの膜にビアホールのパターンを形成すると同時に、感光性レジスト２１を除去する。このエッチングは、例えば、ＣＦ４：０〜２００ｓｃｃｍ、Ａｒ：０〜１０００ｓｃｃｍ、Ｏ２：０〜１００ｓｃｃｍ、圧力：０．１３〜４０Ｐａ（１〜３００ｍＴｏｒｒ）、ＲＦ電源パワー：１００〜１０００Ｗ、磁場：０〜１０ｍＴ（０〜１００Ｇ）の条件の下で、プラズマエッチング装置を用いて行う。このエッチングでは、感光性レジスト２１と３層のハードマスクとのエッチング選択比が１程度となる条件を用いることにより、感光性レジスト２１の除去を同時にできるようにしている。従って、感光性レジスト２１の膜厚が、３層のハードマスクの総厚よりも著しく厚い場合は、３層のハードマスクのエッチングが終了しても、感光性レジスト２１が残り得る。このため、感光性レジスト２１の膜厚は、Ｓｉ３Ｎ４膜６、ＳｉＯ２膜５及びＳｉＣ膜４の総厚よりも同等以下であることが望ましい。
【００４７】
その後、第１の実施形態と同様に、図３（ａ）に示す工程以降の処理を行うことにより、半導体装置を完成させる。
【００４８】
このような本実施形態に係る半導体装置の製造方法によっても、第１の実施形態と同様に、適切な形状のビアホール及び配線を得ることができる。
【００４９】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５０】
（付記１）  デュアルダマシン法により配線を形成する半導体装置の製造方法において、
層間絶縁膜上に配線溝用のマスクを形成する工程と、
前記配線溝用のマスク上に、多層レジストを用いてビアホール用のマスクを形成する工程と、
前記ビアホール用のマスクを用いて、前記層間絶縁膜を加工することにより、前記層間絶縁膜に前記層間絶縁膜の厚さよりも浅い孔を形成する工程と、
前記配線溝用のマスクを用いて、前記層間絶縁膜を加工することにより、前記層間絶縁膜に配線溝を形成すると共に、前記孔を下層まで貫通させてビアホールを形成する工程と、
前記配線溝及びビアホール内に配線材料を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【００５１】
（付記２）  配線溝用のマスクを形成する工程は、
前記層間絶縁膜上に、第１、第２及び第３のハードマスクを順次形成する工程と、
前記第３のハードマスクを前記配線溝の平面形状に加工する工程と、
を有し、
前記第２のハードマスクを前記第１及び第３のハードマスクとは異なる材料から形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００５２】
（付記３）  前記第１乃至第３のハードマスクを、夫々シリコンナイトライド、二酸化シリコン、シリコンカーバイド、アモルファス水素化シリコンカーバイド、シリコンカーバイドナイトライド、有機シリケートガラス、シリコンリッチオキサイド、テトラエチルオルトシリケート、ホスホシシリケート、有機シロキサンポリマー、炭素ドープシリケートガラス、水素ドープシリケートガラス、シルセスキオキサンガラス、スピンオンガラス及びフッ素化シリケートガラスからなる群から選択された１種の無機材料から形成することを特徴とする付記２に記載の半導体装置の製造方法。
【００５３】
（付記４）  前記第１のハードマスクの厚さを３０乃至１００ｎｍとし、前記第２のハードマスクの厚さを５０乃至２００ｎｍとし、前記第３のハードマスクの厚さを３０乃至１００ｎｍとすることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【００５４】
（付記５）  前記層間絶縁膜を有機材料から形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００５５】
（付記６）  前記ビアホール用のマスクを形成する工程は、前記配線溝用のマスク上に、前記多層レジストとして、有機膜と、無機膜と、感光性レジスト膜と、を順次形成する工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記７）  前記無機膜としてスピンオングラス膜を形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００５７】
（付記８）  前記無機膜の厚さを、前記第１乃至第３のハードマスクの厚さの合計よりも薄くすることを特徴とする付記６又は７に記載の半導体装置の製造方法。
【００５８】
（付記９）  前記層間絶縁膜の厚さを１００〜６００ｎｍとしたとき、前記有機膜の厚さを１００乃至４００ｎｍとし、前記無機膜の厚さを３０乃至２００ｎｍとし、前記感光性レジスト膜の厚さを１００乃至３００ｎｍとすることを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記１０）  前記ビアホール用のマスクを形成する工程は、
前記感光性レジスト膜を前記ビアホールの平面形状に加工する工程と、
前記感光性レジスト膜をマスクとして、前記無機膜を前記ビアホールの平面形状に加工する工程と、
前記無機膜をマスクとして、前記有機膜を前記ビアホールの平面形状に加工すると共に、前記感光性レジスト膜を除去する工程と、
を有することを特徴とする付記６乃至９のいずれか１項に記載の半導体装置の製造方法。
【００６０】
（付記１１）  前記孔を形成する工程は、前記有機膜をマスクとして、前記第１乃至第３のハードマスクを前記ビアホールの平面形状に加工すると共に、前記無機膜を除去する工程を有し、
前記孔を形成しながら前記有機膜を除去することを特徴とする付記１０に記載の半導体装置の製造方法。
【００６１】
（付記１２）  前記ビアホール用のマスクを形成する工程は、前記配線溝用のマスク上に、前記多層レジストとして、有機膜と、Ｓｉを含有した感光性レジスト膜と、を順次形成する工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記１３）  前記ビアホール用のマスクを形成する工程は、
前記感光性レジスト膜を前記ビアホールの平面形状に加工する工程と、
前記感光性レジスト膜をマスクとして、前記有機膜を前記ビアホールの平面形状に加工する工程と、
を有することを特徴とする付記１２に記載の半導体装置の製造方法。
【００６３】
（付記１４）  前記孔を形成する工程は、前記有機膜をマスクとして、前記第１乃至第３のハードマスクを前記ビアホールの平面形状に加工すると共に、前記感光性レジストを除去する工程を有し、
前記孔を形成しながら前記有機膜を除去することを特徴とする付記１３に記載の半導体装置の製造方法。
【００６４】
（付記１５）  前記有機膜の厚さを、前記層間絶縁膜の厚さよりも薄くすることを特徴とする付記６乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記１６）  前記感光性レジスト膜として、波長が２４８ｎｍ、１９３ｎｍ又は１５７ｎｍの光に対して感光する膜を形成することを特徴とする付記６乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００６６】
【発明の効果】
以上詳述したように、本発明によれば、配線溝用のマスクに存在する段差を多層レジストによって埋め込むことができるため、ビアホール用のマスクを形成する際に微細なパターンを設計通りに転写することができる。従って、微細なビアホールを高い精度で形成することができ、高い信頼性を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施形態を適用して製造した半導体装置の構造を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１；Ｃｕ配線
２；ＳｉＣ膜
３；有機低誘電率膜
４；ＳｉＣ膜
５；ＳｉＯ２膜
６；Ｓｉ３Ｎ４膜
７；有機ＢＡＲＣ
８；レジストマスク
９；下層樹脂膜
１０；ＳＯＧ膜
１１、２１；レジストマスク
１２；配線溝
１３；ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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