(57)【要約】【課題】アッシング工程のスループットを低下させることなく半導体ウェハの外周端部に残存しているポリマーを良好にアッシングする。【解決手段】上面が外周部の第１部分ＳＴＧ１と第１部分ＳＴＧ１に取り囲まれる第２部分ＳＴＧ２とからなり、第１部分ＳＴＧ１の高さが第２部分ＳＴＧ２の高さより低く、第２部分ＳＴＧ２の径がウェハ１の径よりも小さいステージＳＴＧを有するアッシング装置を用い、ウェハ１の裏面外周部が第１部分ＳＴＧ１上に離間して配置されるようにウェハ１をステージＳＴＧ上に載置した後にアッシング処理を開始する。【選択図】    図３
2004152933.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面上にフォトレジスト膜が形成された半導体ウェハを用意する工程、
（ｂ）前記半導体ウェハを灰化処理手段が有するステージ上に配置し、前記フォトレジスト膜を灰化処理によって除去する工程、
を含み、前記ステージの上面は外周部の第１部分と前記第１部分以外の第２部分とから形成され、前記第１部分の高さは前記第２部分の高さより低く、前記半導体ウェハは、前記半導体ウェハの裏面外周の第１領域が前記第１部分上に前記第１部分と離間して位置し前記第１領域以外の裏面領域が前記第２部分と接するように前記ステージ上に配置することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）主面上に薄膜が形成され、前記薄膜上にフォトレジスト膜が形成された半導体ウェハを用意する工程、
（ｂ）前記フォトレジスト膜をマスクとして前記薄膜をドライエッチングする工程、
（ｃ）前記（ｂ）工程後、前記半導体ウェハを灰化処理手段が有するステージ上に配置し、前記フォトレジスト膜および前記（ｂ）工程時に生成され前記半導体ウェハに付着したポリマーを灰化処理によって除去する工程、
を含み、前記ステージの上面は外周部の第１部分と前記第１部分以外の第２部分とから形成され、前記第１部分の高さは前記第２部分の高さより低く、前記半導体ウェハの裏面外周の第１領域が前記第１部分上に前記第１部分と離間して位置し前記第１領域以外の裏面領域が前記第２部分と接するように前記半導体ウェハを前記ステージ上に配置することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）主面上にフォトレジスト膜が形成された半導体ウェハを用意する工程、
（ｂ）前記半導体ウェハの裏面全体が灰化処理手段が有するステージの上面と接するように前記半導体ウェハを前記ステージ上に配置する工程、
（ｃ）前記半導体ウェハが前記ステージ上に配置された状況下で前記フォトレジスト膜を灰化処理によって除去する工程、
を含み、前記ステージの上面は外周部の第１部分と前記第１部分以外の第２部分とから形成され、前記ステージは前記第１部分を上面とする第１ステージ部材と前記第２部材を上面とする第２ステージ部材とから形成され、前記（ｃ）工程時には前記第２ステージ部材を上昇させ、前記半導体ウェハの裏面外周の第１領域と前記第１部分とを離間させることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）主面上に薄膜が成膜され、前記薄膜上にフォトレジスト膜が形成された半導体ウェハを用意する工程、
（ｂ）前記フォトレジスト膜をマスクとして前記薄膜をドライエッチングする工程、
（ｃ）前記（ｂ）工程後、前記半導体ウェハの裏面全体が前記ステージの上面と接するように前記半導体ウェハを前記ステージ上に配置する工程、
（ｄ）前記半導体ウェハが前記ステージ上に配置された状況下で、前記フォトレジスト膜および前記（ｂ）工程時に生成され前記半導体ウェハに付着したポリマーを灰化処理によって除去する工程、
を含み、前記ステージの上面は外周部の第１部分と前記第１部分以外の第２部分とから形成され、前記ステージは前記第１部分を上面とする第１ステージ部材と前記第２部材を上面とする第２ステージ部材とから形成され、前記（ｄ）工程時には前記第２ステージ部材を上昇させ、前記半導体ウェハの裏面外周の第１領域と前記第１部分とを離間させることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、アッシング装置を用いたフォトレジスト膜除去工程に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の製造工程において、アッシング（灰化）技術は、主にイオン注入時やパターン加工時におけるマスク材料として用いたフォトレジスト膜をその目的が終了した段階で除去する際に用いられている（たとえば、非特許文献１参照。）。
【０００３】
フォトレジスト膜は、Ｃ（炭素）、Ｈ（水素）、Ｏ（酸素）およびＮ（窒素）などから形成される炭化水素化合物からなり、アッシング装置の反応室にて酸素プラズマ（酸素ラジカル）との反応により分解除去することができる。
【０００４】
【非特許文献】
「２０００  最新半導体プロセス技術」、株式会社プレスジャーナル、平成１１年１１月２６日、１９９９年増刊号、第１８巻、第１３号、ｐ．１４３−１４６
【０００５】
【発明が解決しようとする課題】
本発明者らは、半導体装置の製造工程におけるアッシング技術について検討している。その中で、本発明者らは、以下のような課題を見出した。
【０００６】
すなわち、本発明者らが検討したアッシング装置においては、たとえば図１７に示すように、アッシングレートを確保するために、反応室内に配置されたステージ１０１上に半導体ウェハ（以下、単にウェハと記す）１０２全体を載置し、このステージ１０１からウェハ１０２を加熱する構造となっている。ところが、このようにウェハ１０２全体がステージ１０１上に載置されるような構造とした場合、ウェハ１０２の外周端部への酸素ラジカルの供給が困難となり、ウェハ１０２の外周端部においてはフォトレジスト膜がアッシングしきれず、フォトレジスト膜を形成していたポリマーが残渣物１０３として残ってしまう問題がある。また、アッシング工程前にそのフォトレジスト膜をマスクとしてドライエッチングを行っていた場合には、エッチングガスから生成されたフロロカーボン系ポリマーが副生成物としてウェハ１０２に付着し残存することから、このようなポリマーについてもフォトレジスト膜同様にアッシングにより除去する必要がある。
しかしながら、フォトレジスト膜同様に、そのポリマーについてもウェハ１０２の外周端部においてはアッシングしきれずに残渣物１０３として残ってしまう問題がある。このようにウェハ１０２の外周端部に付着している残渣物１０３は、以降の工程において剥がれやすく、たとえば配線となる金属膜をウェハ１０２上に堆積している最中においては、その上部に堆積された金属膜と共に剥がれ、異物となってウェハ１０２に付着することにより、半導体装置の歩留りを低下させてしまう問題がある。
【０００７】
そこで、上記アッシング工程の後、図１８に示すように、ウェハ１０２を載置しているステージ１０１のピン１０４を上昇させ、ウェハ１０２とステージ１０１とを離間させることによって、ウェハ１０２の外周端部への酸素ラジカルの供給を容易にし、ウェハ１０２の外周端部に残存している残渣物１０３を除去する手段が考えられる。本発明者らは、この手段によってアッシング処理を行った後、ウェハ１０２上にＴｉＮ（窒化チタン）膜を堆積した場合について実験を行い、図１９および図２０に示すような結果を得た。
【０００８】
図１９（ａ）および図１９（ｂ）は、ＴｉＮ膜堆積後におけるウェハ１０２上の異物数について示したものである。合計２５枚のウェハ１０２について、上記のピン１０４の上昇によるアッシング手段を適用したものと適用しなかったものとに分けて示している。また、ピン１０４の上昇によるアッシング手段が適用されたウェハ１０２は、ピン１０４を上昇させた状態でのアッシング時間について２０秒、３０秒、４０秒または６０秒のいずれかが適用されている。この図１９（ａ）および図１９（ｂ）に示すように、ピン１０４の上昇によるアッシング手段を適用した場合には、ウェハ１０２に付着する異物数を大幅に低減できることがわかる。また、図２０は、上記２５枚のウェハ１０２について、ウェハ別に良品率および不良発生率を示したものであり、不良発生率については、不良のカテゴリー（たとえば、短絡不良および断線不良など）別に示してある。この図２０に示すように、ピン１０４の上昇によるアッシング手段を適用したウェハ１０２から製造される半導体装置については、良品率を１％〜２％程度上昇できることがわかる。なお、ピン１０４を上昇させた状態でのアッシングを６０秒としたウェハ１０２については他のウェハ１０２に比べて良品率が低くなっているが、本発明者らが調査した結果によれば、上記残渣物１０３などの異物の付着とは別の原因によるものであった。
【０００９】
上記のように、ウェハ１０２の主面（素子形成面）のポリマーのアッシング処理後において、ピン１０４の上昇によるアッシング手段を適用し、ウェハ１０２の外周端部に残存している残渣物１０３を除去することにより、ウェハ１０２に付着する異物数を低減し、その異物の付着による半導体装置の良品率の低下を抑制することができる。しかしながら、ウェハ１０２とステージ１０１とが離間することによりウェハ１０１の温度が下がり、アッシングレートが低下してしまうことから、アッシング工程の最初から上記ピン１０４を上昇させる手段を用いることができない問題がある。すなわち、ウェハ１０２の主面（素子形成面）のポリマーのアッシング処理はウェハ１０２をステージ１０１上に載置した状態で行い、その後、ステージ１０１のピン１０４を上昇させてウェハ１０２とステージ１０１とを離間させることによってウェハ１０２の外周端部に残存している残渣物１０３のアッシングを行う２ステップのアッシング処理となり、アッシング工程のスループットが低下してしまう問題がある。
【００１０】
本発明の目的は、半導体装置の製造工程におけるアッシング処理時において、アッシング工程のスループットを低下させることなくウェハの外周端部に残存しているポリマーを良好にアッシングできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明は、主面上にフォトレジスト膜が形成された半導体ウェハを用意する工程と、前記半導体ウェハを灰化処理手段が有するステージ上に配置し、前記フォトレジスト膜を灰化処理によって除去する工程とを含み、前記ステージの上面は外周部の第１部分と前記第１部分以外の第２部分とから形成され、前記第１部分の高さは前記第２部分の高さより低く、前記半導体ウェハは、前記半導体ウェハの裏面外周の第１領域が前記第１部分上に前記第１部分と離間して位置し前記第１領域以外の裏面領域が前記第２部分と接するように前記ステージ上に配置するものである。
【００１４】
また、本発明は、主面上にフォトレジスト膜が形成された半導体ウェハを用意する工程と、前記半導体ウェハの裏面全体が灰化処理手段が有するステージの上面と接するように前記半導体ウェハを前記ステージ上に配置する工程と、前記半導体ウェハが前記ステージ上に配置された状況下で前記フォトレジスト膜を灰化処理によって除去する工程とを含み、前記ステージの上面は外周部の第１部分と前記第１部分以外の第２部分とから形成され、前記ステージは前記第１部分を上面とする第１ステージ部材と前記第２部材を上面とする第２ステージ部材とから形成され、前記灰化処理時には前記第２ステージ部材を上昇させ、前記半導体ウェハの裏面外周の第１領域と前記第１部分とを離間させるものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本実施の形態１のアッシング装置（灰化処理手段）の概略構造を示した断面図である。
【００１７】
チャンバ（処理室）ＣＨＮＢ内に配置されたステージＳＴＧ上にフォトレジスト膜の塗布されたウェハ１が載置される。ステージＳＴＧは内部に加熱手段を有しており、アッシング処理（灰化処理）中においてはウェハ１を３００℃程度で加熱し、アッシングレートの確保を可能としている。また、チャンバＣＨＮＢ内には、表面波プラズマを生成するための平面誘電体窓ＹＵＤＭが配置されている。この平面誘電体窓ＹＵＤＭとして、たとえばアルミナまたは窒化アルミナなどの高誘電体材料を選択することにより、高密度プラズマを生成することが可能となる。チャンバＣＨＮＢは、バルブＶＡＬＶを含む配管ＰＩＰＥを介して真空ポンプＰＵＭＰと接続されており、その内部を真空に保つことができる。
【００１８】
チャンバＣＨＮＢ内に酸素ガスが供給されている状況下において、チャンバＣＨＮＢ内に導入されたマイクロ波が平面誘電体窓ＹＵＤＭに放射することにより、酸素プラズマＰＬＳＭを生成することができる。上記フォトレジスト膜はＣｘＨｙといった構造の有機化合物であることから、このような酸素プラズマＰＬＳＭをフォトレジスト膜に照射し、酸素プラズマＰＬＳＭ中に含まれる反応性の高い活性な酸素ラジカルとフォトレジスト膜とを反応させることにより、フォトレジスト膜をＣＯｘおよびＨ２Ｏなどに分解して除去することができる。
【００１９】
図２は上記ステージＳＴＧの平面図であり、図３は図２中のＡ−Ａ線に沿った要部断面図である。
【００２０】
図２および図３に示すように、ステージＳＴＧの上面は、外周部の第１部分ＳＴＧ１と第１部分ＳＴＧ１に取り囲まれる第２部分ＳＴＧ２とからなり、第１部分ＳＴＧ１の高さは第２部分ＳＴＧ２の高さより低くなっている。フォトレジスト膜ＲＥＳＩが塗布されたウェハ１をステージＳＴＧ上に載置する際には、ウェハ１の裏面がステージ上面の第２部分ＳＴＧ２と接するようにする。また、その第２部分ＳＴＧ２の径は、ウェハ１の径よりも小さく形成されており、ウェハ１をステージＳＴＧ上に載置した際に、ウェハ１の裏面外周部（第１領域）がステージＳＴＧの上面の第１部分ＳＴＧ１上に離間して配置されるようにする。
【００２１】
ここで、ウェハ１の裏面全面がステージＳＴＧの上面と接している場合には、ウェハ１の主面（素子形成面）に比べてウェハ１の外周部には酸素ラジカルが供給され難くなる。また、フォトレジスト膜ＲＥＳＩは、ウェハ１の外周部においてはウェハ１の裏面付近まで塗布されている（図４参照）。そのため、ウェハ１の外周部においては、フォトレジスト膜ＲＥＳＩのアッシングによる除去がし難くなり、フォトレジスト膜ＲＥＳＩを形成しているポリマーが残渣物として残ってしまうことになる。
【００２２】
一方、本実施の形態１によれば、上記したようにウェハ１の裏面外周部がステージＳＴＧの上面の第１部分ＳＴＧ１上に離間して配置される。ここで、図４に示すように、本実施の形態１においては、第１部分ＳＴＧ１上に配置されるウェハ１の裏面外周部の長さＸが２ｍｍ〜５ｍｍ程度、好ましくは３ｍｍ程度となるようにすることを例示できる。また、ステージＳＴＧの上面の第１部分ＳＴＧ１と第２部分ＳＴＧ２との高さの差Ｙを０．５ｍｍ程度以上とすることを例示できる。それにより、酸素ラジカルをウェハ１の外周部へ容易に供給することが可能となる。その結果、ウェハ１の外周部においてもフォトレジスト膜ＲＥＳＩのアッシングによる除去がし易くなる。すなわち、フォトレジスト膜ＲＥＳＩを形成しているポリマーが残渣物として残ってしまうことを防ぐことができる（図５参照）。なお、前記長さＸが小さ過ぎる場合にはウェハ１の外周部への酸素ラジカルの供給が不十分となってアッシング効率が低下し、逆に大き過ぎる場合にはウェハ１とステージＳＴＧの接触面積が小さくなり、アッシング処理中におけるウェハ１の加熱が不十分となってアッシング効率が低下してしまう。
【００２３】
また、本実施の形態１によれば、ウェハ１の主面上のフォトレジスト膜ＲＥＳＩおよびウェハ１の外周部のフォトレジスト膜ＲＥＳＩのアッシングによる除去を同時に行うことができる。そのため、ウェハ１の主面上のフォトレジスト膜ＲＥＳＩおよびウェハ１の外周部のフォトレジスト膜ＲＥＳＩのアッシングによる除去を２つの工程により行う場合に比べて、アッシングによるフォトレジスト膜ＲＥＳＩの除去工程のスループットを向上することが可能となる。
【００２４】
次に、本実施の形態１の半導体装置の製造工程について、図６〜図１２を用いて説明する。
【００２５】
まず、図６に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなるウェハ１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いで、この酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００２６】
続いて、図１〜図５を用いて説明した本実施の形態１のアッシング装置を用いたアッシング処理により上記フォトレジスト膜を除去した後、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域のウェハ１に深さ３５０ｎｍ程度の素子分離溝２を形成した後、エッチングで素子分離溝２の内壁に生じたダメージ層を除去するために、ウェハ１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００２７】
続いて、ＣＶＤ法にてウェハ１上に酸化シリコン膜３を堆積した後、この酸化シリコン膜３の膜質を改善するために、ウェハ１を熱処理して酸化シリコン膜３をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いた化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法でその酸化シリコン膜３を研磨して素子分離溝２の内部に残すことにより、表面が平坦化された素子分離領域を形成する。
【００２８】
続いて、熱リン酸を用いたウェットエッチングでウェハ１の活性領域上に残った窒化シリコン膜を除去した後、ウェハ１のｎチャネル型ＭＩＳＦＥＴを形成する領域にＢ（ホウ素）をイオン注入してｐ型ウエル４を形成する。次いで、ウェハ１のｐチャネル型ＭＩＳＦＥＴを形成する領域にＰ（リン）をイオン注入してｎ型ウエル５を形成する。次いで、ウェハ１を熱処理することによって、ｐ型ウェル４およびｎ型ウェル５の表面にゲート酸化膜６を形成する。
【００２９】
次に、図７に示すように、たとえばＰをドープした低抵抗の多結晶シリコン膜、ＷＳｉｘ（タングステンシリサイド）膜および酸化シリコン膜を順次下層より堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりその酸化シリコン膜、ＷＳｉｘ膜、多結晶シリコン膜およびゲート酸化膜６をパターニングすることにより、ＷＳｉｘ膜および多結晶シリコン膜からなるゲート電極７を形成することができる。
【００３０】
続いて、図１〜図５を用いて説明した本実施の形態１のアッシング装置を用いたアッシング処理により上記フォトレジスト膜を除去した後、ｐ型ウェル４にＰまたはＡｓ（ヒ素）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）８を形成し、ｎ型ウェル５にＢをイオン注入することによってｐ型半導体領域（ソース、ドレイン）９を形成する。ここまでの工程によって、ｐ型ウェル４にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル５にｐチャネル型ＭＩＳＦＥＴＱｐを形成することができる。
【００３１】
次に、図８に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に、たとえば酸化シリコン膜を堆積することにより層間絶縁膜１１を形成する。続いて、その層間絶縁膜１１上にフォトレジスト膜１２を塗布した後、フォトリソグラフィ技術によりそのフォトレジスト膜１２をパターニングする。次いで、フロロカーボン系ガスをエッチングガスとし、フォトレジスト膜１２をマスクとして層間絶縁膜１１をドライエッチングすることにより、ｎ型半導体領域８およびｐ型半導体領域９の上部にコンタクトホール１３を形成する。この時、そのフロロカーボン系ガスとフォトレジスト膜１２とが反応し、その反応によって生成されたポリマーがウェハ１に付着するが、次工程のアッシング処理により、そのポリマーはフォトレジスト膜１２と共に除去することができる。
【００３２】
次に、図１〜図５を用いて説明した本実施の形態１のアッシング装置を用いたアッシング処理によりフォトレジスト膜１２を除去した後、図９に示すように、コンタクトホール１３内を含むウェハ１上に、スパッタリング法により、たとえば窒化チタン膜１４を堆積する。続いて、ウェハ１に対して熱処理を施す。
【００３３】
この窒化チタン膜１４の堆積工程およびその後の熱処理工程時において、ウェハ１の外周部にフォトレジスト膜１２を形成したポリマーおよび上記コンタクトホール１３の形成時に生成されたポリマーが付着している場合には、そのポリマー上に窒化チタン膜１４が堆積され、さらに熱処理が施されることになる。このような場合、ウェハ１に付着しているポリマーは非常に剥離しやすいことから、その上部の窒化チタン膜１４と共にウェハ１から剥離し、異物となってウェハ１に付着してしまう不具合が懸念される。また、このような状態で製造された半導体装置においては、たとえば短絡不良および断線不良などの不良を引き起こしてしまう不具合が懸念される。
【００３４】
一方、本実施の形態１によれば、図１〜図５を用いて説明した本実施の形態１のアッシング装置を用いたアッシング処理によりウェハ１の外周部に付着している上記ポリマーについても良好に除去することができる。それにより、上記異物の発生を防ぐことができる。すなわち、本実施の形態１の半導体装置においては、たとえば短絡不良および断線不良などの不良を引き起こしてしまう不具合を防ぐことができる。
【００３５】
次に、図１０に示すように、ウェハ１上にＷ（タングステン）膜１５を堆積し、コンタクトホール１３をそのＷ膜１５で埋め込む。その後、コンタクトホール１５以外の層間絶縁膜１１上の窒化チタン膜１４およびＷ膜１５を、たとえばＣＭＰ法により除去し、プラグ１６を形成する。
【００３６】
次に、図１１に示すように、層間絶縁膜１１の上部にＴｉ（チタン）膜、Ａｌ合金膜および窒化チタン膜を順次下層より堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜および窒化チタン膜をパターニングすることにより、Ｔｉ膜、Ａｌ合金膜および窒化チタン膜の積層膜からなる配線１７を形成することができる。
【００３７】
次に、図１〜図５を用いて説明した本実施の形態１のアッシング装置を用いたアッシング処理により上記フォトレジスト膜を除去した後、図１２に示すように、たとえばＣＶＤ法によってウェハ１上に酸化シリコン膜を堆積した後、その酸化シリコン膜の表面をＣＭＰ法で研磨することによって平坦化することによって層間絶縁膜１８を形成する。続いて、フォトレジスト膜をマスクにして層間絶縁膜１８をドライエッチングすることにより、配線１７の上部にコンタクトホール１９を形成する。次いで、コンタクトホール１９の内部を含む層間絶縁膜１８の上部にＴｉ（チタン）膜、Ａｌ合金膜および窒化チタン膜を順次下層より堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜および窒化チタン膜をパターニングすることにより、Ｔｉ膜、Ａｌ合金膜および窒化チタン膜の積層膜からなる配線２０を形成し、本実施の形態１の半導体装置を製造する。なお、上記図１２に示した工程を繰り返すことによって、さらに多層に配線を形成してもよい。
【００３８】
（実施の形態２）
図１３は本実施の形態２のアッシング装置が有するステージの平面図であり、図１４は図１３中のＡ−Ａ線に沿った要部断面図である。
【００３９】
本実施の形態２のアッシング装置は、たとえば前記実施の形態１のアッシング装置におけるステージＳＴＧ（図１〜図５参照）を図１３および図１４に示すステージに置き換えたものである。図１３および図１４に示すように、本実施の形態２のアッシング装置が有するステージは、前記実施の形態１のステージＳＴＧと同様に、その上面が外周部の第１部分ＳＴＧ１と第１部分ＳＴＧ１に取り囲まれる第２部分ＳＴＧ２とから形成されている。また、本実施の形態２のアッシング装置が有するステージは、第１部分ＳＴＧ１を上面とする第１ステージ部材ＳＴＧＡと第２部分ＳＴＧ２を上面とする第２ステージ部材ＳＴＧＢとから形成されている。また、第２ステージ部ＳＴＧＢは、載置されるウェハを第２部分ＳＴＧ２にて静電吸着し、上下動が可能な静電吸着ステージとなっている。
【００４０】
図１５に示すように、フォトレジスト膜ＲＥＳＩの塗布されたウェハ１がアッシング装置のチャンバ内へ搬送される時には、第１ステージ部材ＳＴＧＡおよび第２ステージ部材ＳＴＧＢのそれぞれの上面である第１部分ＳＴＧ１および第２部分ＳＴＧ２の高さは同程度となっている。本実施の形態２においても、前記実施の形態１と同様に、第２部分ＳＴＧ２の径は、ウェハ１の径よりも小さく形成されており、ウェハ１をステージ上に載置した際に、ウェハ１の裏面外周部（第１領域）が第１ステージ部材ＳＴＧＡの上面である第１部分ＳＴＧ１上に配置されるようにする。
【００４１】
ウェハ１がステージ上の所定の位置に配置され、第２ステージ部ＳＴＧＢにウェハ１の裏面を静電吸着させた後、図１６に示すように、第２ステージ部ＳＴＧＢを所定量上昇させ、ウェハ１の裏面外周部と第１ステージ部材ＳＴＧＡの上面である第１部分ＳＴＧ１とを離間させる。この時、ウェハ１は第２ステージ部ＳＴＧＢに静電吸着されていることから、たとえば第２ステージ部ＳＴＧＢの上昇動作による振動により、ウェハ１が第２ステージ部ＳＴＧＢ上にて移動してしまうことを防ぐことができる。このような第２ステージ部ＳＴＧＢの上昇動作の後に、フォトレジスト膜ＲＥＳＩのアッシングによる除去を行うことにより、酸素ラジカルをウェハ１の外周部へ容易に供給することが可能となる。その結果、ウェハ１の外周部においてもフォトレジスト膜ＲＥＳＩのアッシングによる除去がし易くなる。すなわち、フォトレジスト膜ＲＥＳＩを形成しているポリマーが残渣物として残ってしまうことを防ぐことができる。
【００４２】
本実施の形態２においては、上記した第２ステージ部ＳＴＧＢの上昇量は０．５ｍｍ程度とすることを例示できるが、ウェハ１の外周部のフォトレジスト膜ＲＥＳＩが除去され難い場合には、さらに第２ステージ部ＳＴＧＢを上昇させることにより、ウェハ１の外周部への酸素ラジカルの供給をさらに容易にし、ウェハ１の外周部アッシング効率を高めることができる。
【００４３】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることが可能である。
【００４４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４５】
たとえば、前記実施の形態においては、アッシング装置のチャンバ内に配置された平面誘電体窓としてアルミナまたは窒化アルミナなどの高誘電体材料から形成されているものを用いる場合について示したが、石英などから形成されたものを用いてもよい。
【００４６】
また、上記の実施の形態においては、本発明をアッシング装置に対して適用する場合について示したが、たとえばドライエッチング工程において、ウェハの外周部にてポリマーが残渣物として残ってしまう場合には、本発明をドライエッチング装置に対して適用することもできる。
【００４７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）上面が外周部の第１部分と第１部分に取り囲まれる第２部分とからなり、第１部分の高さが第２部分の高さより低く、第２部分の径が半導体ウェハの径よりも小さいステージを有するアッシング装置（灰化処理手段）を用い、ウェハの裏面外周部（第１領域）が第１部分上に離間して配置されるようにウェハをステージ上に載置した後にアッシング処理（灰化処理）を行うことにより、ウェハの外周部のフォトレジスト膜を半導体ウェハの主面上のフォトレジスト膜と同時にアッシング処理によって除去することができる。
（２）半導体ウェハの主面上のフォトレジスト膜および半導体ウェハの外周部のフォトレジスト膜のアッシングによる除去を同時に行うことができるので、アッシングによるフォトレジスト膜の除去工程のスループットを向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるアッシング装置の概略構造を示す断面図である。
【図２】図１に示したアッシング装置が有するステージの平面図である。
【図３】図１に示したアッシング装置を用いたアッシング工程中におけるステージおよび半導体ウェハの要部断面図である。
【図４】図１に示したアッシング装置が有するステージのおよび半導体ウェハの要部断面図である。
【図５】図３に続くアッシング工程中におけるステージおよび半導体ウェハの要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の他の実施の形態であるアッシング装置が有するステージの平面図である。
【図１４】図１３中のＡ−Ａ線に沿った要部断面図である。
【図１５】本発明の他の実施の形態であるアッシング装置内へウェハを搬送した際のステージおよび半導体ウェハの要部断面図である。
【図１６】本発明の他の実施の形態であるアッシング装置を用いたアッシング工程中におけるステージおよび半導体ウェハの要部断面図である。
【図１７】本発明者らが検討した従来のアッシング手段を説明する要部断面図である。
【図１８】本発明者らが本発明のアッシング手段と比較および検討したアッシング手段を説明する要部断面図である。
【図１９】（ａ）および（ｂ）は、本発明者らが本発明のアッシング手段と比較および検討したアッシング手段によってアッシングを行った際の半導体ウェハ上に残る異物数について示した説明図である。
【図２０】本発明者らが本発明のアッシング手段と比較および検討したアッシング手段によってアッシングを行った際の良品率および不良発生率を示した説明図である。
【符号の説明】
１  ウェハ
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウェル
５  ｎ型ウェル
６  ゲート酸化膜
７  ゲート電極
８  ｎ型半導体領域（ソース、ドレイン）
９  ｐ型半導体領域（ソース、ドレイン）
１１  層間絶縁膜
１２  フォトレジスト膜
１３  コンタクトホール
１４  窒化チタン膜
１５  Ｗ膜
１６  プラグ
１７  配線
１８  層間絶縁膜
１９  コンタクトホール
２０  配線
１０１  ステージ
１０２  半導体ウェハ
１０３  残渣物
１０４  ピン
ＣＨＮＢ  チャンバ（処理室）
ＰＩＰＥ  配管
ＰＬＳＭ  酸素プラズマ
ＰＵＭＰ  真空ポンプ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＲＥＳＩ  フォトレジスト膜
ＳＴＧ  ステージ
ＳＴＧ１  第１部分
ＳＴＧ２  第２部分
ＳＴＧＡ  第１ステージ部材
ＳＴＧＢ  第２ステージ部材
ＶＡＬＶ  バルブ
ＹＵＤＭ  平面誘電体窓
【図１】
2004152933.tif 000003
【図２】
2004152933.tif 000004
【図３】
2004152933.tif 000005
【図４】
2004152933.tif 000006
【図５】
2004152933.tif 000007
【図６】
2004152933.tif 000008
【図７】
2004152933.tif 000009
【図８】
2004152933.tif 000010
【図９】
2004152933.tif 000011
【図１０】
2004152933.tif 000012
【図１１】
2004152933.tif 000013
【図１２】
2004152933.tif 000014
【図１３】
2004152933.tif 000015
【図１４】
2004152933.tif 000016
【図１５】
2004152933.tif 000017
【図１６】
2004152933.tif 000018
【図１７】
2004152933.tif 000019
【図１８】
2004152933.tif 000020
【図１９】
2004152933.tif 000021
【図２０】
2004152933.tif 000022