(57)【要約】【課題】微細化が容易な半導体記憶装置を提供すること。【解決手段】半導体基板１０１の表面に形成されたＰ型ウェル領域１０２上に、ゲート絶縁膜１０３を介してゲート電極１０４を形成する。電極１０４の両側のシリコン窒化膜１０９の部分が、電荷を保持するメモリ機能体１０５ａ、１０５ｂとして機能する。ソース／ドレイン拡散領域１０７ａ，１０７ｂを、Ｐ型ウェル領域１０２の表面部分が素子分離領域で区画されてなる活性領域に形成する。活性領域は、ワード線が延在する行方向と、ビット線が延在する列方向とにマトリクス状に形成する。ワード線は、ソース／ドレイン拡散領域１０７ａ，１０７ｂの間のチャネル領域上において、ゲート電極１０４として機能する。メモリ機能体は、１０５ａ，１０５ｂは、ゲート絶縁膜１０３と分離されてゲート電極１０４の両側に位置するので、効果的に微細化を行なうことができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、
上記活性領域は、第１の方向と、この第１の方向と交差する第２の方向とで定義されるマトリクス状に複数個配置されており、
上記各活性領域には、ソースまたはドレインとして働く２つのソース／ドレイン拡散領域が形成されて、この２つのソース／ドレイン拡散領域の間にチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延在する複数のワード線が設けられ、このワード線は、上記第２の方向に並ぶ活性領域のチャネル領域上に、絶縁体を介して設けられおり、
上記半導体基板上に、上記第１の方向に延在する複数の第１のビット線と、上記第１の方向に延在する複数の第２のビット線とが設けられ、
上記第１のビット線は、上記第１の方向に並ぶ活性領域に形成された上記ソース／ドレイン拡散領域の一方と接続され、
上記第２のビット線は、上記第１の方向に並ぶ活性領域に形成された上記ソース／ドレイン拡散領域の他方と接続され、
上記ワード線は、上記チャネル領域上でゲート電極として機能し、
上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、
所定のワード線および第１のビット線および第２のビット線を選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線および第１のビット線および第２のビット線を選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなることを特徴とする半導体記憶装置。
【請求項２】
半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、
上記活性領域は、第１の方向に延在すると共に、この第１の方向と交差する第２の方向に並んで複数個配置されており、
上記活性領域には、ソースまたはドレインとして働く複数のソース／ドレイン拡散領域が形成されて、同一の活性領域で隣り合う上記ソース／ドレイン拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延在する複数のワード線が、上記複数の活性領域のチャネル領域上に絶縁体を介して設けられ、
上記半導体基板上に、上記第１の方向に延在する複数の第１のビット線と、上記第１の方向に延在する複数の第２のビット線とが設けられ、
上記第１のビット線は、同一の活性領域上に形成された上記ソース／ドレイン拡散領域の一方と接続され、
上記第２のビット線は、同一の活性領域上に形成された上記ソース／ドレイン拡散領域の他方と接続され、
上記ワード線は、上記チャネル領域上でゲート電極として機能し、
上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、
所定のワード線および第１のビット線および第２のビット線を選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線および第１のビット線および第２のビット線を選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなることを特徴とする半導体記憶装置。
【請求項３】
半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、
上記活性領域は、第１の方向に延在すると共に、この第１の方向と交差する第２の方向に並んで複数個配置されており、
上記活性領域には、ソースまたはドレインとして働く複数のソース／ドレイン拡散領域が形成されて、同一の活性領域で隣り合う上記ソース／ドレイン拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延在する複数のワード線が、上記複数の活性領域のチャネル領域上に絶縁体を介して設けられ、
上記半導体基板上に、上記第１の方向に延在する複数のビット線が設けられ、
隣り合う２本の上記ビット線に接続された上記活性領域について、上記２本のビット線の一方は、上記活性領域上に形成された上記ソース／ドレイン拡散領域の一方と接続され、上記２本のビット線の他方は、上記活性領域に形成された上記ソース／ドレイン拡散領域の他方と接続され、
上記ワード線は、上記チャネル領域上でゲート電極として機能し、
上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、
上記ゲート電極と、このゲート電極の両側の側壁に形成された上記メモリ機能体と、このゲート電極に関して隣り合う上記ソース／ドレイン拡散領域とでメモリ素子を構成し、
所定のワード線と、互いに隣接する２本のビット線とを選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線と、互いに隣接する２本のビット線とを選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなることを特徴とする半導体記憶装置。
【請求項４】
半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、
上記活性領域は、第１の方向に延在すると共に、この第１の方向と交差する第２の方向に並んで複数個配置されており、
上記活性領域には、ソースまたはドレインとして働く複数のソース／ドレイン拡散領域が形成されて、同一の活性領域で隣り合う上記ソース／ドレイン拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延在する複数のワード線が、上記複数の活性領域のチャネル領域上に絶縁体を介して設けられ、
上記半導体基板上に、上記第１の方向に延在する複数のビット線が設けられ、
順次隣合う第１のビット線と、第２のビット線と、第３のビット線とに関して、上記第１のビット線と第２のビット線に接続された第１の活性領域と、上記第２のビット線と第３のビット線に接続された第２の活性領域とについて、
上記第２のビット線は、上記第１の活性領域に形成された上記ソース／ドレイン拡散領域の一方に接続されると共に、上記第２の活性領域に形成された上記ソース／ドレイン拡散領域の一方に接続され、
上記第１のビット線は、上記第１の活性領域に形成された上記ソース／ドレイン拡散領域の他方に接続され、
上記第３のビット線は、上記第２の活性領域に形成された上記ソース／ドレイン拡散領域の他方に接続され、
上記ワード線は、上記チャネル領域上でゲート電極として機能し、
上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、
上記ゲート電極と、このゲート電極の両側の側壁に形成された上記メモリ機能体と、このゲート電極に関して隣り合う上記ソース／ドレイン拡散領域とでメモリ素子を構成し、
所定のワード線と、互いに隣接する２本のビット線とを選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線と、互いに隣接する２本のビット線とを選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなることを特徴とする半導体記憶装置。
【請求項５】
請求項３または４に記載の半導体記憶装置の動作方法であって、
動作させるメモリ機能体が属するメモリ素子である選択メモリ素子について、この選択メモリ素子に接続されたワード線に、動作を行なうための電位を与える前に、
上記選択メモリ素子に接続された２本のビット線の一方を第１の電位にプリチャージするとともに他方を第２の電位にプリチャージし、
上記一方のビット線に関して上記他方のビット線と反対側に隣接するビット線を、上記第１の電位にプリチャージし、
上記他方のビット線に関して上記一方のビット線と反対側に隣接するビット線を、上記第２の電位にプリチャージすることを特徴とする半導体記憶装置の動作方法。
【請求項６】
請求項１乃至４の何れか１つに記載の半導体記憶装置において、
上記ゲート電極の両側の側壁に形成された上記メモリ機能体を、夫々独立した記憶単位として書き換え動作および読み出し動作を行なうことを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至４、６の何れか１つに記載の半導体記憶装置において、
上記メモリ機能体の少なくとも一部が、上記ソース／ドレイン拡散領域の一部にオーバーラップするように形成されてなることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至４、６、７の何れか１つに記載の半導体記憶装置において、
上記メモリ機能体は、電荷を保持する機能を有する電荷保持膜を含み、
上記電荷保持膜は、上記ゲート絶縁膜の表面に対して略平行な部分を有することを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
上記電荷保持膜は、上記ゲート電極の側面に対して略平行な部分を有することを特徴とする半導体記憶装置。
【請求項１０】
請求項８または９に記載の半導体記憶装置において、
上記電荷保持膜の上記ゲート絶縁膜の表面に対して略平行な部分と、上記半導体基板とを隔てる絶縁膜を備え、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上であることを特徴とする半導体記憶装置。
【請求項１１】
請求項８または９に記載の半導体記憶装置において、
上記電荷保持膜の上記ゲート絶縁膜の表面に対して略平行な部分と、上記半導体基板とを隔てる絶縁膜を備え、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より厚く、かつ、２０ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項１２】
請求項１乃至４、６乃至１１の何れか１つに記載の半導体記憶装置において、
上記メモリ機能体は、シリコン窒化膜がシリコン酸化膜で挟まれた構造を有することを特徴とする半導体記憶装置。
【請求項１３】
請求項１乃至４、６乃至１２の何れか１つに記載の半導体記憶装置と、カラムデコーダー、センスアンプおよびロウデコーダーの少なくとも１つが、同一の半導体基板上に形成されたことを特徴とする半導体装置。
【請求項１４】
請求項１乃至４、６乃至１２の何れか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【請求項１５】
請求項１３に記載の半導体装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその動作方法、半導体装置ならびに携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置およびその動作方法、ならびに、上記半導体記憶装置を備えた半導体装置および携帯電子機器に関する。
【０００２】
【従来の技術】
従来の不揮発性メモリの代表として、フラッシュメモリを例として以下に説明する。図３５は、フラッシュメモリセルアレイの一例の、概略の平面図である（例えば、特許文献１参照）。図３６は、図３５における切断面線Ｆ−Ｆ’の概略断面図である。図３５および図３６中、９０１は半導体基板、ＦＧはフローティングゲート、ＷＬはワード線、ＳＬはソース線、ＢＬはビット線、９０８は素子分離領域、９３１は絶縁膜を、それぞれ示している。
【０００３】
メモリセルアレイを構成する各メモリ素子はフローティングゲートを備え、フローティングゲート中の電荷量の多寡として記憶を保持する。メモリ素子を配列して構成した図３５に示すメモリセルアレイによれば、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリ素子の書き換え、読み出し動作を行なうことができる。
【０００４】
図３７は、フラッシュメモリのフローティングゲート中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。実線は消去時の特性を示し、点線は書込み時の特性を示す。フローティングゲート中の負電荷の量が増加すると閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００５】
【特許文献１】
特開０５−３０４２７７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来技術のフラッシュメモリでは、ワード線（ゲート電極）とチャネル領域との間にフローティングゲートがあり、更に上記フローティングゲートからの電荷漏れを防ぐため、フローティングゲートとワード線とを隔てる絶縁膜およびフローティングゲートとチャネル領域とを隔てる絶縁膜の厚さを薄くすることが困難であった。そのため、実効的なゲート絶縁膜は薄膜化困難であり、メモリ素子の微細化を阻害していた。
【０００７】
本発明は上記課題に鑑みなされたものであり、微細化が容易な半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体記憶装置は、半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、
上記活性領域は、第１の方向と、この第１の方向と交差する第２の方向とで定義されるマトリクス状に複数個配置されており、
上記各活性領域には、ソースまたはドレインとして働く２つのソース／ドレイン拡散領域が形成されて、この２つのソース／ドレイン拡散領域の間にチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延在する複数のワード線が設けられ、このワード線は、上記第２の方向に並ぶ活性領域のチャネル領域上に、絶縁体を介して設けられおり、
上記半導体基板上に、上記第１の方向に延在する複数の第１のビット線と、上記第１の方向に延在する複数の第２のビット線とが設けられ、
上記第１のビット線は、上記第１の方向に並ぶ活性領域に形成された上記ソース／ドレイン拡散領域の一方と接続され、
上記第２のビット線は、上記第１の方向に並ぶ活性領域に形成された上記ソース／ドレイン拡散領域の他方と接続され、
上記ワード線は、上記チャネル領域上でゲート電極として機能し、
上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、
所定のワード線および第１のビット線および第２のビット線を選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線および第１のビット線および第２のビット線を選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなることを特徴としている。
【０００９】
上記構成によれば、所定のワード線および第１のビット線および第２のビット線を選択することにより、特定のメモリ機能体の記憶情報を書換え、または読み出すことが可能となる。
【００１０】
更に、上記ワード線の上記ゲート電極の側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が形成されており、このメモリ機能体は、上記チャネル領域とワード線とを隔てる絶縁体とは分離されて形成されている。そのため、上記絶縁体を薄膜化して短チャネル効果を抑制するのが容易である。したがって、素子を微細化し、製造コストを削減することができる。
【００１１】
また、本発明の半導体記憶装置は、半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、
上記活性領域は、第１の方向に延在すると共に、この第１の方向と交差する第２の方向に並んで複数個配置されており、
上記活性領域には、ソースまたはドレインとして働く複数のソース／ドレイン拡散領域が形成されて、同一の活性領域で隣り合う上記ソース／ドレイン拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延在する複数のワード線が、上記複数の活性領域のチャネル領域上に絶縁体を介して設けられ、
上記半導体基板上に、上記第１の方向に延在する複数の第１のビット線と、上記第１の方向に延在する複数の第２のビット線とが設けられ、
上記第１のビット線は、同一の活性領域上に形成された上記ソース／ドレイン拡散領域の一方と接続され、
上記第２のビット線は、同一の活性領域上に形成された上記ソース／ドレイン拡散領域の他方と接続され、
上記ワード線は、上記チャネル領域上でゲート電極として機能し、
上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、
所定のワード線および第１のビット線および第２のビット線を選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線および第１のビット線および第２のビット線を選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなることを特徴としている。
【００１２】
上記構成によれば、所定のワード線および第１のビット線および第２のビット線を選択することにより、特定のメモリ機能体の記憶情報を書換え、または読み出すことが可能となる。
【００１３】
更に、上記ワード線の上記ゲート電極の側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が形成されており、このメモリ機能体は、上記チャネル領域とワード線とを隔てる絶縁体とは分離されて形成されている。そのため、上記絶縁体を薄膜化して短チャネル効果を抑制するのが容易である。したがって、素子を微細化し、製造コストを削減することができる。
【００１４】
更に、上記第１の方向に隣り合うメモリ素子（上記ゲート電極と、このゲート電極の両側の側壁に形成された上記メモリ機能体と、このゲート電極に関して隣り合う上記ソース／ドレイン拡散領域とで構成されたメモリ素子をいう）が拡散領域を共有するので、大幅にメモリ素子の面積を縮小することができる。したがって、半導体記憶装置の集積度が更に向上し、製造コストを削減することができる。
【００１５】
また、本発明の半導体記憶装置は、半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、
上記活性領域は、第１の方向に延在すると共に、この第１の方向と交差する第２の方向に並んで複数個配置されており、
上記活性領域には、ソースまたはドレインとして働く複数のソース／ドレイン拡散領域が形成されて、同一の活性領域で隣り合う上記ソース／ドレイン拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延在する複数のワード線が、上記複数の活性領域のチャネル領域上に絶縁体を介して設けられ、
上記半導体基板上に、上記第１の方向に延在する複数のビット線が設けられ、
隣り合う２本の上記ビット線に接続された上記活性領域について、上記２本のビット線の一方は、上記活性領域上に形成された上記ソース／ドレイン拡散領域の一方と接続され、上記２本のビット線の他方は、上記活性領域に形成された上記ソース／ドレイン拡散領域の他方と接続され、
上記ワード線は、上記チャネル領域上でゲート電極として機能し、
上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、
上記ゲート電極と、このゲート電極の両側の側壁に形成された上記メモリ機能体と、このゲート電極に関して隣り合う上記ソース／ドレイン拡散領域とでメモリ素子を構成し、
所定のワード線と、互いに隣接する２本のビット線とを選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線と、互いに隣接する２本のビット線とを選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなることを特徴としている。
【００１６】
上記構成によれば、所定のワード線と、互いに隣接する２本のビット線とを選択することにより、特定のメモリ機能体の記憶情報を書換え、または読み出すことが可能となる。
【００１７】
更に、上記ワード線の上記ゲート電極の側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が形成されており、このメモリ機能体は、上記チャネル領域とワード線とを隔てる絶縁体とは分離されて形成されている。そのため、上記絶縁体を薄膜化して短チャネル効果を抑制するのが容易である。したがって、素子を微細化し、製造コストを削減することができる。
【００１８】
更に、上記第１の方向に延びる１本のビット線が、この第１の方向に延在する２つの活性領域に共有されているため、大幅にメモリ素子の面積を縮小することができる。したがって、半導体記憶装置の集積度が更に向上し、製造コストを削減することができる。
【００１９】
また、本発明の半導体記憶装置は、半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、
上記活性領域は、第１の方向に延在すると共に、この第１の方向と交差する第２の方向に並んで複数個配置されており、
上記活性領域には、ソースまたはドレインとして働く複数のソース／ドレイン拡散領域が形成されて、同一の活性領域で隣り合う上記ソース／ドレイン拡散領域の間にそれぞれチャネル領域が定められ、
上記半導体基板上に、上記第２の方向に延在する複数のワード線が、上記複数の活性領域のチャネル領域上に絶縁体を介して設けられ、
上記半導体基板上に、上記第１の方向に延在する複数のビット線が設けられ、
順次隣合う第１のビット線と、第２のビット線と、第３のビット線とに関して、上記第１のビット線と第２のビット線に接続された第１の活性領域と、上記第２のビット線と第３のビット線に接続された第２の活性領域とについて、
上記第２のビット線は、上記第１の活性領域に形成された上記ソース／ドレイン拡散領域の一方に接続されると共に、上記第２の活性領域に形成された上記ソース／ドレイン拡散領域の一方に接続され、
上記第１のビット線は、上記第１の活性領域に形成された上記ソース／ドレイン拡散領域の他方に接続され、
上記第３のビット線は、上記第２の活性領域に形成された上記ソース／ドレイン拡散領域の他方に接続され、
上記ワード線は、上記チャネル領域上でゲート電極として機能し、
上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、
上記ゲート電極と、このゲート電極の両側の側壁に形成された上記メモリ機能体と、このゲート電極に関して隣り合う上記ソース／ドレイン拡散領域とでメモリ素子を構成し、
所定のワード線と、互いに隣接する２本のビット線とを選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線と、互いに隣接する２本のビット線とを選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなることを特徴としている。
【００２０】
上記構成によれば、所定のワード線と、互いに隣接する２本のビット線とを選択することにより、特定のメモリ機能体の記憶情報を書換え、または読み出すことが可能となる。
【００２１】
更に、上記ワード線の上記ゲート電極の側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が形成されており、このメモリ機能体は、上記チャネル領域とワード線とを隔てる絶縁体とは分離されて形成されている。そのため、上記絶縁体を薄膜化して短チャネル効果を抑制するのが容易である。したがって、素子を微細化し、製造コストを削減することができる。
【００２２】
更に、上記第１の活性領域に属する所定のソース／ドレイン拡散領域が、ソース／ドレインの一方であれば、この所定のソース／ドレイン拡散領域に対して第２の方向に隣接するソース／ドレイン拡散領域であって、上記第２の活性領域に属するソース／ドレイン拡散領域もまた、上記ソース／ドレインの一方となる。すなわち、隣合う２つのワード線の間に挟まれたソース／ドレイン拡散領域であって、上記第１の活性領域に属するソース／ドレイン拡散領域と、上記第２の活性領域に属するソース／ドレイン拡散領域とは、ソースまたはドレインとしての動作が同一になる。したがって、上記ビット線と、上記ソース／ドレイン拡散領域とを接続する配線が簡略化でき、その結果、半導体記憶装置の集積度が更に向上し、製造コストを削減することができる。
【００２３】
また、本発明の半導体記憶装置の動作方法では、上記半導体記憶装置の動作方法であって、
動作させるメモリ機能体が属するメモリ素子である選択メモリ素子について、この選択メモリ素子に接続されたワード線に、動作を行なうための電位を与える前に、
上記選択メモリ素子に接続された２本のビット線の一方を第１の電位にプリチャージするとともに他方を第２の電位にプリチャージし、
上記一方のビット線に関して上記他方のビット線と反対側に隣接するビット線を、上記第１の電位にプリチャージし、
上記他方のビット線に関して上記一方のビット線と反対側に隣接するビット線を、上記第２の電位にプリチャージすることを特徴としている。
【００２４】
上記半導体記憶装置の動作方法によれば、上記選択メモリ素子に接続された２本のビット線の一方を第１の電位にプリチャージすると共に、他方を第２の電位にプリチャージしているから、上記選択メモリ素子に接続されたワード線に、動作を行なうための電位を与えた後に、速やかに所望のメモリ機能体の情報を読み出すことができる。
【００２５】
更に、上記一方のビット線に関して上記他方のビット線と反対側に隣接するビット線を上記第１の電位にプリチャージし、上記他方のビット線に関して上記一方のビット線と反対側に隣接するビット線を第２の電位にプリチャージする。これによって、上記選択メモリ素子を流れる電流を検知するにあたって、ノイズ電流を小さくすることができる。その結果、誤動作の少ない半導体記憶装置が得られる。
【００２６】
また、一実施形態の半導体記憶装置では、上記ゲート電極の両側の側壁に形成された上記メモリ機能体を、夫々独立した記憶単位として書き換え動作および読み出し動作を行なうことを特徴としている。
【００２７】
上記実施形態によれば、上記ワード線の両側の側壁に形成されたメモリ機能体のそれぞれに、独立して記憶の書き換え動作および読み出し動作を行なうので、１つのメモリ素子の多値化が容易に実現する。したがって、半導体記憶装置を更に大容量化し、また、製造コストを削減することができる。
【００２８】
また、一実施形態の半導体記憶装置では、上記メモリ機能体の少なくとも一部が、上記ソース／ドレイン拡散領域の一部にオーバーラップするように形成されてなることを特徴としている。
【００２９】
上記実施形態によれば、上記半導体記憶装置の読出し速度を十分に高速にすることができる。
【００３０】
また、一実施形態の半導体記憶装置では、上記メモリ機能体は、電荷を保持する機能を有する電荷保持膜を含み、
上記電荷保持膜は、上記ゲート絶縁膜の表面に対して略平行な部分を有することを特徴としている。
【００３１】
上記実施形態によれば、半導体記憶装置を構成するメモリ素子のメモリ効果のばらつきを小さくすることができるので、半導体記憶装置における読出し電流のばらつきを抑えることができる。更には、記憶保持中のメモリ素子の特性変化を小さくすることができるので、半導体記憶装置の記憶保持特性が向上する。
【００３２】
また、一実施形態の半導体記憶装置では、上記電荷保持膜は、上記ゲート電極の側面に対して略平行な部分を有することを特徴としている。
【００３３】
上記実施形態によれば、半導体記憶装置の書換え動作を高速にすることができる。
【００３４】
また、一実施形態の半導体記憶装置では、上記電荷保持膜の上記ゲート絶縁膜の表面に対して略平行な部分と、上記半導体基板とを隔てる絶縁膜を備え、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上であることを特徴としている。
【００３５】
上記実施形態によれば、半導体記憶装置の書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にすることが可能となる。更には、半導体記憶装置を構成するメモリ素子のメモリ効果が増大するので、半導体記憶装置の読出し速度を高速にすることが可能となる。
【００３６】
また、一実施形態の半導体記憶装置では、上記電荷保持膜の上記ゲート絶縁膜の表面に対して略平行な部分と、上記半導体基板とを隔てる絶縁膜を備え、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より厚く、かつ、２０ｎｍ以下であることを特徴としている。
【００３７】
上記実施形態によれば、半導体記憶装置を構成するメモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【００３８】
また、一実施形態の半導体記憶装置では、上記メモリ機能体は、シリコン窒化膜がシリコン酸化膜で挟まれた構造を有することを特徴としている。
【００３９】
上記実施形態によれば、書換え動作時において、メモリ機能体への電荷注入効率が高くなり、より高速な動作が可能となる。
【００４０】
また、本発明の半導体装置は、上記半導体記憶装置と、カラムデコーダー、センスアンプおよびロウデコーダーの少なくとも１つが、同一の半導体基板上に形成されたことを特徴としている。
【００４１】
上記構成によれば、本発明の半導体記憶装置と、カラムデコーダー、センスアンプ、ロウデコーダーとを備えているので、特定のメモリ素子を選択して書換えおよび読み出し動作を行なうことができる。更に、カラムデコーダー、センスアンプ、ロウデコーダーなどの論理回路やアナログ回路を構成する通常のトランジスタと、本発明の半導体記憶装置とは容易に混載できるので、上記半導体装置は、容易な製造プロセスによって低コストで提供される。
【００４２】
また、本発明の携帯電子機器は、上記半導体記憶装置を備えたことを特徴としている。
【００４３】
上記構成によれば、本発明の半導体記憶装置を用いることにより、制御回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
【００４４】
また、本発明の携帯電子機器は、上記半導体装置を備えたことを特徴としている。
【００４５】
上記構成によれば、本発明の半導体装置を用いることにより、制御回路の製造コストが削減されるから、携帯電子機器のコストを削減することができる。
【００４６】
【発明の実施の形態】
本発明の半導体記憶装置（メモリセルアレイ）は、２ビットの情報を記憶することが可能であり、微細化が容易であり、形成が容易なメモリ素子を配列して構成している。
【００４７】
本発明の半導体記憶装置を構成するメモリ素子は、主として、拡散領域である第１導電型の領域と、第２導電型の領域と、第１および第２導電型の領域の境界を跨って配置されたメモリ機能体と、絶縁膜を介して設けられた電極とから構成されるか、あるいは、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域（拡散領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【００４８】
このメモリ素子は、１つの電荷保持膜に２値またはそれ以上の情報を記憶することにより、４値またはそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリ素子としても機能する。しかしながら、このメモリ素子は、必ずしも４値またはそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００４９】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００５０】
半導体基板としては、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板または多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板または表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板または半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶またはアモルファスのいずれであってもよい。
【００５１】
この半導体基板または半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型またはＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。半導体基板およびウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００５２】
ゲート絶縁膜または絶縁膜は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００５３】
ゲート電極または電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状または下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層または多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００５４】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップするか、電荷分極状態を保持する機能を有する膜または領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層または積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００５５】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００５６】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００５７】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００５８】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００５９】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【００６０】
つまり、メモリ機能体は、電荷を逃げにくくする領域または電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００６１】
メモリ機能体に含まれる電荷保持膜は、直接または絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜または絶縁膜を介して半導体基板（ウェル領域、ボディ領域またはソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接または絶縁膜を介してゲート電極の側壁の全てまたは一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接または絶縁膜を介して凹部を完全にまたは凹部の一部を埋め込むように形成されていてもよい。
【００６２】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００６３】
電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域またはソース／ドレイン領域もしくは拡散領域）またはゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００６４】
ソース／ドレイン領域は、半導体基板またはウェル領域と逆導電型の拡散領域として、電荷保持膜のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板またはウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００６５】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース／ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース／ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷蓄積領域の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００６６】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００６７】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極または電極を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜または積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜または電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、上記単層膜または積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極または電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００６８】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線およびチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込みおよび消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。上記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【００６９】
上記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（９）メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極（ワード線）がなく、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件（３）および（９）を満たす場合は、要件（６）を満たすことが必須であることが判明した。一方、メモリ機能体内で電荷を保持するのが導電体である場合はメモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができた（メモリ機能体内の導体が書込み電極との容量カップリングにより書込み補助を行なうため）。また、メモリ機能体の上に書込みおよび消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができた。
【００７０】
しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、かつメモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。
【００７１】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、またはメモリ素子間の距離が接近しても複数のメモリ機能体が干渉せず記憶情報を保持できるので、メモリ素子の微細化が容易となる。メモリ機能体内の電荷保持領域が導体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００７２】
また、メモリ機能体内の電荷保持領域が絶縁体（例えばシリコン窒化膜）である場合、メモリ素子毎にメモリ機能体を独立させる必要が無くなる。例えば、複数のメモリ素子で共有される１本のワード線の両側に形成されたメモリ機能体は、メモリ素子毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリ素子で共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり製造工程が簡略化される。更には、フォトの位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリ素子間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリ素子占有面積を微細化できる効果がある（メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリ素子毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる）。
【００７３】
更に、メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。
【００７４】
更にまた、非常に重要な設計事項として、メモリ機能体内の電荷保持領域が絶縁体であり、かつメモリ機能体の上に書込みおよび消去動作を補助する機能を有する電極がない場合（上記２つの条件を満たすことにより、セル占有面積の縮小、製造方法の簡略化による歩留まり向上、ならびにコスト削減という非常に重要な効果が得られる）であっても、メモリ機能体内の電荷保持領域と拡散領域をオーバーラップさせることにより、非常に低電圧で書込、消去が可能となることを我々は発見した。具体的には、５Ｖ以下という低電圧により書込みおよび消去動作が行なわれることを確認した。この作用は回路設計上非常に大きな効果を有する。つまり、フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略、もしくは、規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリ素子よりも、メモリ素子を駆動する周辺回路の占有面積が支配的となるため、メモリ素子用電圧昇圧回路を省略、もしくは、規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００７５】
以上より、要件（３）、（９）および（６）を満たすことが特に好ましいのである。
【００７６】
本発明の半導体記憶装置および半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末の他に、携帯電話、ゲーム機器等が挙げられる。
【００７７】
以下の実施形態において、上記メモリ素子をより詳細に説明する。
【００７８】
（第１実施形態）
図１は、本発明の半導体記憶装置を構成するメモリ素子の一例を示す断面図である。このメモリ素子１は、半導体基板１０１の表面に形成されたＰ型ウェル領域１０２上に形成されている。Ｐ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。上記ゲート電極１０４の両側には、メモリ機能体１０５ａ、１０５ｂが形成されている。ここで、メモリ機能体とは、書換え動作により実際に電荷が蓄積される部分を指している。
【００７９】
図１に示す例では、ゲート電極１０４の上面および側面を、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が覆っており、上記シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能体１０５ａ、１０５ｂとなっている。拡散領域１０７ａ、１０７ｂは、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散領域１０７ａ、１０７ｂの間に、チャネル領域１２２が定められる。
【００８０】
このメモリ素子１の拡散領域は、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下領域１２１には達しておらず、このゲート電極１０４と、上記拡散領域１０７ａ、１０７ｂとを隔てるオフセット領域１２０，１２０が、上記メモリ機能体１０５ａ，１０５ｂの下方に位置している。上記ゲート電極下領域１２１と、オフセット領域１２０，１２０とで、チャネル領域１２２を構成している。
【００８１】
図２は、メモリ素子の他の例を示すものである。図２のメモリ素子２が図１のメモリ素子１と異なるのは、メモリ機能体１３１ａ、１３１ｂのそれぞれは、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１１３が、シリコン酸化膜１１１、１１２に挟まれた構造を有しているという点である。図２に示すように、シリコン窒化膜がシリコン酸化膜で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。
【００８２】
なお、図２において、シリコン窒化膜１１３を強誘電体で置き換えてもよい。更には、図１において、メモリ機能体１０５ａ、１０５ｂは、ナノメートルサイズの導電体または半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。このとき、上記微粒子が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、上記微粒子の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。また、メモリ機能体１３１ａ、１３１ｂは、必ずしもメモリ素子２（図２）のようにサイドウォールスペーサ形状である必要はない。例えば、メモリ素子１（図１）では、電荷を保持するトラップ準位を有するシリコン窒化膜１０９はゲート電極１０４の側面および上面を覆っているが、実質的に電荷を保持するメモリ機能体として働くのは、ゲート電極の両側壁部分（１０５ａ、１０５ｂ）である。すなわち、これらの領域に電荷を保持する機能もしくは分極を保持する物質が配置されていればよいのである。
【００８３】
上記メモリ素子１，２の書込み動作原理を、図３および図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂが電荷を保持する機能を有する場合について説明する。
【００８４】
ここで、書込みとは、メモリ素子１、２がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指すこととする。以後、メモリ素子１、２はＮチャネル型であるとして説明する。
【００８５】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、第１の拡散領域１０７ａ（Ｎ型の導電型を有する）をソース電極に、第２の拡散領域１０７ｂ（Ｎ型の導電型を有する）をドレイン電極とする。例えば、第１の拡散領域１０７ａおよびＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加すればよい。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００８６】
このようにして、第２のメモリ機能体１３１ｂに電子を注入して、書込みを行なうことができる。
【００８７】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂおよびＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加すればよい。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００８８】
次に、上記メモリ素子の消去動作原理を図５および図６で説明する。
【００８９】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、更にゲート電極１０４に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００９０】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域の電位を入れ替えればよい。
【００９１】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加すればよい。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００９２】
この第２の方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１および図２を参照）が存在する場合は、負の電位が印加されたゲート電極により上記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００９３】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００９４】
何れの消去方法によっても、本発明のメモリ素子は過消去が起きにくいという特徴を有している。過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリ素子の選択が不可能になるという致命的な動作不良を生じる。本発明のメモリ素子においては、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくいのである。
【００９５】
次に、上記メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００９６】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、図７に示すように、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａおよびＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋２Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ａにおける電荷蓄積の状態について、１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【００９７】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂおよびＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００９８】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１０２の幅を決定することが好ましい。
【００９９】
拡散領域１０７ａ，１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【０１００】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込みおよび消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【０１０１】
また、上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込みおよび消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【０１０２】
以上の説明から明らかなように、上記メモリ素子によれば、メモリ機能体はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能体とは分離されているので、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子の微細化が容易となる。
【０１０３】
（第２実施形態）
この実施形態のメモリ素子は、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、図８に示すように、ＯＮＯ構造を有している。すなわち、シリコン酸化膜２４１とシリコン酸化膜２４３との間にシリコン窒化膜２４２が挟まれ、メモリ機能体２６１、２６２を構成している。ここで、シリコン窒化膜２４２は電荷を保持する機能を果たす。また、シリコン酸化膜２４１、２４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１０４】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。本実施形態では、拡散領域２１２、２１３の向い合う側の端部の上方に、シリコン窒化膜２４２の水平部２８１の先端部が存在している。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１は（ゲート電極と拡散領域との）オフセット領域である。上記拡散領域２１２、２１３の間であって、上記半導体基板２１１の最表面部は、チャネル領域２７２となる。
【０１０５】
メモリ機能体２６１、２６２における電荷を保持する領域２４２（シリコン窒化膜２４２）と、拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【０１０６】
図９は、図８の右側のメモリ機能体２６２周辺部の拡大図である。Ｗ１はゲート電極２１４と拡散領域２１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅を示している。ここでは、メモリ機能体２６２のうちシリコン窒化膜２４２のゲート電極２１７と離れた側の端（シリコン窒化膜２４２が有する水平部２８１の先端）が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。Ｗ２−Ｗ１が、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量である。特に重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２の部分が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１０７】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極２１７ａと遠い側の端までと定義すればよい。
【０１０８】
図１１は、図９の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０１０９】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない状態）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０１１０】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍに固定し、Ｗ１が設計値として６０ｎｍおよび１００ｎｍのものについて、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜と拡散領域とは、設計値では４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値ではオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０１１１】
メモリ機能体２６１に記憶された情報の読み出しは、第１実施形態と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１１２】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合または２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１１３】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作および読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１１４】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１１５】
また、メモリ機能体は、ゲート絶縁膜表面に対して略平行に配置された電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜が、ゲート絶縁膜上面に対応する高さから、等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示すように、メモリ機能体２６２の電荷保持膜２４２ａが、ゲート絶縁膜２１４表面と略平行をなしている。言い換えると、電荷保持膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行な電荷保持膜２４２ａがあることにより、電荷保持膜２４２ａに蓄積された電荷の多寡によるオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１１６】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行な電荷保持膜２４２ａとチャネル領域（またはウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【０１１７】
なお、電荷保持膜２４２ａの膜厚を制御すると共に、電荷保持膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、電荷保持膜２４２ａ下の絶縁膜の最小膜厚値から、電荷保持膜２４２ａ下の絶縁膜の最大膜厚値と電荷保持膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１１８】
（第３実施形態）
この実施形態では、メモリ機能体２６２の電荷保持膜２４２が、図１３に示すように、略均一な膜厚を有すると共に、ゲート絶縁膜２１４の表面に対して略平行をなす水平部分２８１を有し、さらに、ゲート電極２１７の側面に対して略平行をなす鉛直部分２８２を有している。
【０１１９】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線は矢印２８３のように、シリコン窒化膜２４２を、上記鉛直部分と２８２と水平部分２８１とで２回通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜が、水平部分２８１のみを有する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１２０】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、電荷保持膜が、水平部分２８２を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１２１】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜で形成した場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１２２】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１２３】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１２４】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１２５】
さらに、第２実施形態と同様に、電荷保持膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１２６】
（第４実施形態）
この実施形態は、ゲート電極、メモリ機能体およびソース／ドレイン領域間距離の最適化に関する。
【０１２７】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１２８】
まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極２１７下の部分とソース／ドレイン領域２１２、２１３との間にはオフセット領域２７１が存する。Ｂ＜Ｃにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１２９】
また、ゲート電極２１７とソース／ドレイン領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域２７１がない場合においても、ソース／ドレイン領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０１３０】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１３１】
（第５実施形態）
この実施形態のメモリ素子は、図１５に示すように、第２実施形態における半導体基板をＳＯＩ基板とする以外は、第２実施形態と実質的に同様の構成を有する。
【０１３２】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１３３】
このメモリ素子によっても、第２実施形態のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１３４】
（第６実施形態）
この実施形態のメモリ素子は、図１６に示すように、第２実施形態において、Ｎ型のソース／ドレイン領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、第２実施形態と実質的に同様の構成を有する。
【０１３５】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１３６】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込みおよび消去動作時にホットキャリアが発生し易くなり、書込み動作および消去動作の電圧を低下させ、あるいは書込み動作および消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低くまたは書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１３７】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない位置）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１３８】
（第７実施形態）
この実施形態のメモリ素子は、図１７に示すように、第２実施形態において、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、第２実施形態と実質的に同様の構成を有する。
【０１３９】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１４０】
本実施形態のメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。本実施形態のメモリ素子においては、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域またはウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域またはウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施形態のメモリ素子において電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域またはウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０１４１】
上記Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域またはウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１４２】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作および消去動作が高速になる。
【０１４３】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１４４】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１４５】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバーＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、ゲート酸化膜を薄膜化することができない。上記液晶ドライバーＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリ素子に対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリ素子を実現できている。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース／ドレイン領域がオフセットしているためである）。
【０１４６】
（第８実施形態）
この実施形態のメモリ素子は、図１８に示すように、第２実施形態において、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、第２実施形態と実質的に同様の構成を有する。
【０１４７】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１４８】
本実施形態のメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域またはウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【０１４９】
上記Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１５０】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１５１】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１５２】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。本発明のメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。例えば、本発明では、ゲート電極長（ワード線幅）４５ｎｍのメモリ素子に対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現した。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由はゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。また、本発明のメモリ素子はゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にしている。
【０１５３】
以上要約すると、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するだけである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子の実現が可能になるのである。
【０１５４】
（第９実施形態）
この実施形態は、メモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１５５】
図１９は、Ｎチャネル型メモリ素子のメモリ機能体中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性（実測値）である。実線は消去状態の特性を示し、点線は書込み状態の特性を示す。図１９から明らかなように、消去状態から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３７）と大きく異なる。
【０１５６】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域におよびにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。なおかつ、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１５７】
以上のことから明らかなように、本発明の半導体メモリ素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１５８】
（第１０実施形態）
この実施形態は、上記メモリ素子を配列して構成される半導体記憶装置（メモリセルアレイ）である。
【０１５９】
図２０は、第１０実施形態のメモリセルアレイの概略平面図であり、図２１は図２０の切断面線Ａ−Ａ’における概略断面図であり、図２２は図２０の切断面線Ｂ−Ｂ’における概略断面図である。ただし、図２０においては、上部配線構造（ビット線およびコンタクト）は簡略のため結線図として表現している。また、図２０〜２２では、３行×３列のメモリセルアレイを示しているが、行数および列数は任意である。なお、本発明の第１の方向が行方向に相当し、第２の方向が列方向に相当する。以下、第１および第２の方向について、同様である。
【０１６０】
半導体基板１１０１上には、Ｐ型のウェル領域１１０２が形成されている。上記Ｐ型のウェル領域１１０２の表面部分には、素子分離領域１１０８が形成されている。半導体基板表面の、素子分離領域１１０８が形成されていない領域は、活性領域となる。半導体基板上には、活性領域が配列している。ワード線ＷＬ１、ＷＬ２、ＷＬ３（１１０４）が紙面横方向に延び、紙面縦方向に関して並んで形成されている。各活性領域上には、ゲート絶縁膜１１０３を介してワード線ＷＬ１、ＷＬ２、ＷＬ３が通過し、各ワード線の両側（活性領域であってかつワード線に覆われない領域）には活性層領域１１０７が形成されている。ワード線（ゲート電極）と、ワード線の両側に形成された２つの活性層領域（ソース領域またはドレイン領域）とが１つの電界効果トランジスタを構成している。上記ワード線ＷＬ１、ＷＬ２、ＷＬ３（１１０４）の側壁および上面にはシリコン窒化膜１１０９が形成されている。上記シリコン窒化膜１１０９のうち、ワード線の両側の側壁に位置する部分がメモリ機能体１１０５ａ、１１０５ｂとなっている。ワード線の両側に形成された２つの活性層領域のうち一方は第１のビット線ＢＬ１１、ＢＬ１２、ＢＬ１３のいずれかに、他方は第２のビット線ＢＬ２１、ＢＬ２２、ＢＬ３１のいずれかにそれぞれ接続されている。本実施形態では第１のビット線は第１層メタル配線１１３２で、第２のビット線は第２層メタル配線１１３４でそれぞれ構成されるが、配線の方法はこの限りではない。
【０１６１】
図２１および図２２中、１１３１はコンタクトホール（活性層またはワード線と第１層メタル配線とを接続する孔）１１３３はヴィアホール（第１層メタル配線と第２層メタル配線を接続する孔）である。
【０１６２】
図２３に、上記メモリセルアレイの回路図を示す。簡単のため、メモリ素子は通常の電界効果トランジスタをあらわす記号で表現している。メモリ素子Ｍｉｊ（ｉ＝１、２、３、ｊ＝１、２、３）は、ゲート電極がワード線ＷＬｉ（ｉ＝１、２、３）に、拡散領域の一方が第１のビット線ＢＬ１ｊ（ｊ＝１、２、３）に、拡散領域の他方が第２のビット線ＢＬ２ｊ（ｊ＝１、２、３）に、それぞれ接続されている。
【０１６３】
上記メモリセルアレイの動作は、上述のメモリ素子の動作方法に必要な電圧を、特定のワード線および第１のビット線および第２のビット線を介して所望のメモリ素子に与えればよい。例えば、メモリ素子Ｍ１１のメモリ機能体の一方に書込みを行なう場合は、例えば、ワード線ＷＬ１に＋５Ｖを、第１のビット線ＢＬ１１に＋５Ｖを、第２のビット線ＢＬ２１に０Ｖを、それぞれ与えればよい。また、メモリ素子Ｍ１１のメモリ機能体の他方に書込みを行なう場合は、例えば、ワード線ＷＬ１に＋５Ｖを、第１のビット線ＢＬ１１に０Ｖを、第２のビット線ＢＬ２１に＋５Ｖを、それぞれ与えればよい。このとき、他の非選択ワード線および非選択ビット線には例えば０Ｖを与えればよい。
【０１６４】
以上の説明より明らかなように、本実施形態のメモリセルアレイは、上記メモリ素子を配列して構成されている。上述のように、上記メモリ素子は、１つの素子で２ビットの記憶が可能であり、ゲート絶縁膜の薄膜化が可能であるから、微細化が容易である。したがって、上記メモリ素子を配列して構成する本実施形態のメモリセルアレイも、微細化が容易となり、製造コストが削減される。
【０１６５】
また、上述のように、上記メモリ素子を形成するプロセスは、通常のＣＭＯＳプロセスに非常に近く、従来のＥＥＰＲＯＭなどフローティングゲートを有する不揮発性メモリに比べて非常に簡単に製造することが可能である。したがって、本発明のメモリセルアレイの製造が容易であり、更には論理回路との混載も容易となる。
【０１６６】
本実施形態に用いるメモリ素子は、第２実施形態に記載するように、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップするのが好ましい。このようなメモリ素子を本実施形態の半導体記憶装置に用いれば、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０１６７】
また、本実施形態に用いるメモリ素子は、第２実施形態に記載するように、上記メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。このようなメモリ素子を本実施形態の半導体記憶装置に用いれば、メモリ素子のメモリ効果のばらつきを小さくすることができるので、半導体記憶装置の読出し電流ばらつきを抑えることができる。更には、記憶保持中のメモリ素子の特性変化を小さくすることができるので、半導体記憶装置の記憶保持特性が向上する。
【０１６８】
また、本実施形態に用いるメモリ素子は、第３実施形態に記載するように、メモリ機能体は、電荷保持膜を含み、この電荷保持膜は、ゲート絶縁膜表面と略平行に延びた部分と、ゲート電極側面と略並行に延びた部分とを有することが好ましい。このようなメモリ素子を本実施形態の半導体記憶装置に用いれば、メモリ素子の書換え速度が増大するので、半導体記憶装置の書換え動作を高速にすることができる。
【０１６９】
また、本実施形態に用いるメモリ素子は、第７実施形態のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このようなメモリ素子を本実施形態の半導体記憶装置に用いれば、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にすることが可能となる。更には、メモリ素子のメモリ効果が増大するので、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０１７０】
また、本実施形態に用いるメモリ素子は、第８実施形態のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このようなメモリ素子を本実施形態の半導体記憶装置に用いれば、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０１７１】
また、本実施形態に用いるメモリ素子は、例えば第２実施形態（図８）のように、シリコン窒化膜がシリコン酸化膜で挟まれた構造を有するメモリ機能体を備えていることが好ましい。このようなメモリ素子を本実施形態の半導体記憶装置に用いれば、半導体記憶装置の動作速度を向上し、信頼性を向上させることが可能となる。
【０１７２】
また、本実施形態に用いるメモリ素子は、既に述べた最良の形態のメモリ素子を用いるのが、最も好ましい。それにより、半導体記憶装置の性能を最良のものにすることができる。
【０１７３】
（第１１実施形態）
本発明の第１１実施形態を、図２４および図２５を用いて説明する。図２４は、第１１実施形態である半導体記憶装置（メモリセルアレイ）の概略平面図であり、図２５は図２４の切断面線Ｃ−Ｃ’における概略断面図である。ただし、図２４においては、上部配線構造（ビット線およびコンタクト）は簡略のため結線図として表現している。また、図２４および図２５では、３行×３列のメモリセルアレイを示しているが、行数および列数は任意である。
【０１７４】
本実施形態のメモリセルアレイが第１０実施形態のメモリセルアレイと異なるのは、隣り合うメモリ素子（紙面の縦方向に並ぶメモリ素子）が、拡散領域を共有しているという点である。このように、拡散領域を共有することにより、拡散領域自体の面積が減少し、また、拡散領域自体を分離するための素子分離領域によるマージンが不要になるため、大幅にメモリ素子の面積を縮小することができる。
【０１７５】
隣り合うメモリ素子で拡散領域を共有しても、第１実施形態で述べた動作方法と同様な方法により、所望のメモリ素子に所望の動作のための電圧を与えることができる。本実施形態のメモリセルアレイの回路図は、図２３と同じとなる。
【０１７６】
本実施形態のメモリセルアレイによれば、第１０実施形態のメモリセルアレイに比べてワード線間のピッチが減少するため、大幅にセル面積を縮小し、製造コストを更に削減することができる。
【０１７７】
（第１２実施形態）
本発明の第１２実施形態を、図２６〜２９を用いて説明する。図２６は、第１２実施形態であるメモリセルアレイの概略平面図であり、図２７は図２６の切断面線Ｄ−Ｄ’における概略断面図である。図２８は、このメモリセルアレイの回路図である。図２９は、このメモリセルアレイの第１層メタル配線の配置を示す図である。ただし、図２６においては、上部配線構造（ビット線およびコンタクト）は簡略のため結線図として表現している。また、図７〜１０では、３行×３列のメモリセルアレイを示しているが、行数および列数は任意である。また、図２９においては、第１層メタル配線の下層部に対する位置関係を明らかにするため、素子分離領域１１０８も描かれている。
【０１７８】
本実施形態のメモリセルアレイが第１１実施形態のメモリセルアレイと異なるのは、第１のビット線と第２のビット線の対を、１本のビット線として共通化しているという点である。すなわち、図２４における第２のビット線ＢＬ２１と第１のビット線ＢＬ１２、第２のビット線ＢＬ２２と第１のビット線ＢＬ１３を、それぞれ共通化して１本のビット線ＢＬ２、ＢＬ３とすると、図２６のメモリセルアレイとなる。
【０１７９】
すなわち、隣り合う２本の上記ビット線１１３４，１１３４を選んだとき、この２本のビット線１１３４，１１３４の間には１本の上記活性領域１１０７が特定される。上記特定された活性領域１１０７に属する拡散領域は、上記ビット線の一方１１３４と他方１１３４に交互に接続されている。上記特定された活性領域１１０７に属する拡散領域は１つおきにソース領域またはドレイン領域となるから、上記選択された２本のビット線の一方１１３４は、上記特定された活性領域１１０７に属する上記ソース／ドレイン領域の一方と接続され、上記選択された２本のビット線の他方１１３４は上記特定された活性領域１１０７に属する上記ソース／ドレイン領域の他方と接続されると表現することもできる。
【０１８０】
このように、第１のビット線と第２のビット線を共通のものとすることにより、配線（ビット線）の本数を減らすことができる。したがって、更に大幅にメモリ素子の面積を縮小して製造コストを削減することができる。
【０１８１】
次にこのセルアレイの動作についての説明を行う。
【０１８２】
まず、読み出し方法について説明する。ここで、メモリ素子Ｍ２２のビット線ＢＬ２側のメモリ記憶部（Ｍ１）の記憶情報を読み出すものとする。まず、ビット線、ＢＬ１およびＢＬ２を論理レベルＬに、ＢＬ３およびＢＬ４を論理レベルＨに、それぞれプリチャージを行う。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにする。ワード線ＷＬ２が論理レベルＨになった瞬間、メモリ素子Ｍ２２およびＭ２３はオン状態になる。このとき、メモリ素子Ｍ２２のソース・ドレイン間に高い電圧（論理レベルＨ−論理レベルＬ）がかかり電流が流れるのであるが、メモリ記憶部Ｍ１の状態によって電流量は変化する。したがって、ビット線ＢＬ２またはＢＬ３に流れる電流量を検知するか、若しくはビット線ＢＬ２またはＢＬ３の電位変化をモニターすることにより、メモリ記憶部Ｍ１の状態を知ることができるのである。
【０１８３】
上記動作において、ビット線ＢＬ１を論理レベルＬにプリチャージしていなかった場合、ワード線ＷＬ２が論理レベルＨになった瞬間、メモリ素子Ｍ２１がオン状態になって、ビット線ＢＬ１からビット線ＢＬ２へ電流が流れてしまう。このような電流は、選択されたメモリ素子Ｍ２２に流れる電流の検知を阻害する。したがって、ビット線ＢＬ１は、ビット線ＢＬ２と同じ論理レベルＬにプリチャージするのが好ましい。同様に、ビット線ＢＬ４は、ビット線ＢＬ３と同じ論理レベルＨにプリチャージするのが好ましい。
【０１８４】
なお、メモリ素子Ｍ２２のビット線ＢＬ３側のメモリ記憶部（Ｍ２）の記憶情報を呼び出す場合は、ビット線、ＢＬ１およびＢＬ２を論理レベルＨに、ＢＬ３およびＢＬ４を論理レベルＬに、それぞれプリチャージを行う。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにすればよい。
【０１８５】
本実施形態のメモリセルアレイの書込み、読み出し、消去の各動作における、具体的な電圧の一例を、表１に示す。Ｌｂｗ、Ｈｂｗ、Ｌｗｗ、Ｈｗｗは、それぞれ書き込み時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。また、Ｌｂｒ、Ｈｂｒ、Ｌｗｒ、Ｈｗｒは、それぞれ読み出し時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。Ｌｂｅ１、Ｌｂｅ２、Ｈｂｅ、Ｌｗｅ、Ｈｗｅは、それぞれ消去時におけるビット線の低レベル電位１、ビット線の低レベル電位２、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。いずれも、括弧内に具体的な電圧の一例を示す。
【０１８６】
なお、表１に記載した消去方法は、上述の第２の消去方法を用いたものである。それゆえ、消去時にはＰ型のウェル領域にはＬｂｅ２（表１では＋０．８Ｖ）を印加しておく。メモリ素子Ｍ２２のメモリ機能体Ｍ１を消去する場合は、Ｐ型ウェル領域とビット線ＢＬ３とに印加された順方向電圧により注入された電子がトリガーとなり、消去が行われるのである。また、ビット線ＢＬ１にはＬｂｅ２を与えるが、これはメモリ素子Ｍ２１を誤消去するのを防ぐためである。
【０１８７】
【表１】
2004349352.tif 000003
【０１８８】
表１から明らかなように、本実施形態のメモリセルアレイは、ランダムアクセス（１ビット毎の読出しおよび書換え動作）が可能である。このため、一括消去しなければならないデバイスに比較し、アクセス効率を上げることが可能である。また、メモリ状態の一時記憶、一括消去、書き込みといったシーケンスも不要となるため制御回路が簡単になるという効果がある。
【０１８９】
上記読出し動作時によれば、あるメモリ素子の２ビットの記憶を連続して読み出そうとする場合（例えば、メモリ素子Ｍ２２のメモリ機能体Ｗ１、Ｗ２を連続して読み出すなど）、近傍のビット線の電位を全て反転しなければならない（上の例ではビット線ＢＬ１〜ＢＬ４の電位を全て反転する）ため、効率が悪い。そのため、後述のように、アドレスデコーダー回路などの工夫を行い、左右のメモリ機能体のアクセスのためのアドレスを離すなどの対策を行うことにより連続して交互に読み出す状態を回避することが好ましい。
【０１９０】
（第１３実施形態）
本発明の第１３実施形態を、図３０〜３２を用いて説明する。図３０は、第１３実施形態となるメモリセルアレイの概略平面図であり、図３１は図３０の切断面線Ｅ−Ｅ’における概略断面図である。図３２は、このメモリセルアレイの第１層メタル配線の配置を説明する図である。ただし、図３０においては、上部配線構造（ビット線およびコンタクト）は簡略のため結線図として表現している。また、図３０〜３２では、３行×３列のメモリセルアレイを示しているが、行数および列数は任意である。また、図３２においては、第１層メタル配線の下層部に対する位置関係を明らかにするため、素子分離領域１１０８も描かれている。
【０１９１】
本実施形態のメモリセルアレイが第１２実施形態のメモリセルアレイと異なるのは、拡散領域とビット線との接続パターンであり、以下で説明する。
【０１９２】
ここで、隣接する３本のビット線（例えばＢＬ１、ＢＬ２、ＢＬ３）を選び、並び順に、ビット線１（ＢＬ１）、ビット線２（ＢＬ２）、ビット線３（ＢＬ３）とする。ビット線１が本発明の第１のビット線に相当し、ビット線２が本発明の第２のビット線に相当し、ビット線３が本発明の第３のビット線に相当する。
【０１９３】
このとき、上記ビット線１（ＢＬ１）とビット線２（ＢＬ２）との間に存する活性領域を活性化領域１（Ａ１）とする。同様に、ビット線２（ＢＬ２）とビット線３（ＢＬ３）との間に存する活性領域を活性化領域２（Ａ２）とする。このとき、上記ビット線２（ＢＬ２）は、上記活性領域１（Ａ１）および活性領域２（Ａ２）に属する上記ソース／ドレイン領域の一方と接続される。また、上記ビット線１（ＢＬ１）は、上記活性領域１（Ａ１）に属する上記ソース／ドレイン領域の他方と接続される。また、上記ビット線３（ＢＬ３）は、上記活性領域２（Ａ２）に属する上記ソース／ドレイン領域の他方と接続される。つまり、上記活性領域１が本発明の第１の活性領域に相当し、上記活性領域２が本発明の第２の活性領域に相当する。
【０１９４】
更には、隣接する２本の上記ワード線（例えば、ＷＬ１、ＷＬ２）を選んだとき、上記活性領域１（Ａ１）に属し、かつ、上記２本のワード線に挟まれた拡散領域と、上記活性領域２（Ａ２）に属し、かつ、上記２本のワード線に挟まれた拡散領域とは、共にビット線２（ＢＬ２）に接続されるか、またはそれぞれビット線１（ＢＬ１）およびビット線３（ＢＬ３）に接続されている。言い換えると、上記活性領域１（Ａ１）に属し、かつ、上記選択された２本のワード線（ＷＬ１およびＷＬ２）に挟まれた拡散領域が、上記ソース／ドレイン領域の一方であるならば、上記活性領域２（Ａ２）に属し、かつ、上記選択された２本のワード線に挟まれた上記拡散領域もまた、上記ソース／ドレイン領域の一方となるのである。
【０１９５】
本実施形態のメモリセルアレイによれば、図３２と図２９とを比較すれば明らかなように、紙面横方向のピッチを小さくしても第１層メタル配線１１３２間のマージンを大きくとることができる。これは、拡散領域とビット線との接続パターンを上記のようにしたため、第１層メタル配線１１３２の一部が統合され、その数が減少したためである。図２９と図３２の例では、図２９においては第１層メタル配線１１３２が１２個存在するが、図３２においては８個に減少している。したがって、更に大幅にメモリ素子の面積を縮小して製造コストを削減することができる。
【０１９６】
本実施形態のメモリセルアレイの回路図は、図２８と同じとなる。したがって、動作方法も第１２実施形態のメモリセルアレイと同じでよい。
【０１９７】
（第１４実施形態）
以上説明したメモリセルアレイを、以下の様に用いて半導体装置を構成することができる。図３３は、本実施形態の半導体装置のハードウェアブロック図を示している。
【０１９８】
本実施形態の半導体装置１３は、第１０〜１３実施形態のメモリセルアレイ１３０１を含んで構成されており、アクセス対象のメモリ素子を特定するためのカラムアドレスバッファ１３０２、ロウアドレスバッファ１３０３、カラムアドレスデコーダー１３０４、ロウアドレスデコーダー１３０５、センスアンプ１３０６および、これらの各部を制御する制御回路１３０７等を含む。
【０１９９】
第１０〜１３実施形態のメモリセルアレイを用い、かつ各種回路を上記の様に構成することによって、大容量かつ低コストの半導体装置を提供が提供される。
【０２００】
ところで、上記のような半導体装置を設計する際に、メモリセルアレイ１３０１の読み出し動作の効率を考えると、前述したように、あるメモリ素子の２ビットの記憶を連続して読み出そうとするのは効率が悪い。なぜなら、前述のように、メモリ素子の２ビット情報を連続して読み出そうとすれば、読み出し電流の向きを反対にする（ソースとドレインを入れ替える）必要があり、近傍のビット線の電位を全て反転しなければならないからである。それゆえ、あるメモリ素子に記憶される２ビットのアドレスは、互いに離しておくのが好ましい。例えば、同一のワード線に属し互いに隣接するメモリ素子の記憶ビットの一方を連続したアドレスにしておき、同一メモリ素子内の記憶ビットの一方と他方のアドレスは離しておけばよい。
【０２０１】
（第１５実施形態）
本実施形態では、第１０〜１３実施形態のメモリセルアレイを用いた携帯電子機器の一例を示す。図３４は、本実施形態の携帯電子機器のブロック図を示す。携帯電子機器１４は、中央演算装置１４０１、メモリ部１４０２、電源１４０３、入出力部１４０４、画像出力部１４０５から構成されている。メモリ部１４０２は、第１０〜１３実施形態のメモリセルアレイを含んでいる。
【０２０２】
メモリ部１４０２の機能としては、メインメモリの機能の他に、書き換え可能なファームウェア記憶装置（ハードウェアの基本的なシーケンスなどを記憶する）としての機能、システムの設定を記憶する記憶装置としての機能を持たせることができる。このメモリ部１４０２は、特に、携帯電話、電子手帳などの携帯機器、ゲーム機器の記憶装置として使用するのが好ましい。
【０２０３】
上記メモリ部１４０２は、第１０〜１３実施形態のメモリセルアレイからなるので、高集積化が容易であり、携帯電子機器の製造コストを削減することができる。また、中央演算装置１４０１などとメモリ部１４０２とを１つのチップ上に混載するのが容易であるため、更に製造コストを削減することもできる。なお、上記メモリ部１４０２は、第１４実施形態の半導体装置のメモリセルアレイで構成してもよい。本発明の携帯電子機器は、本発明の半導体装置を搭載することにより、部品点数をさらに削減して、製造コストを更に低減することができる。
【０２０４】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、半導体基板の表面部分に、素子分離領域と、この素子分離領域が形成されていない活性領域とが形成され、上記活性領域は、第１の方向と、この第１の方向と交差する第２の方向とで定義されるマトリクス状に複数個配置されており、上記各活性領域には、ソースまたはドレインとして働く２つのソース／ドレイン拡散領域が形成されて、この２つのソース／ドレイン拡散領域の間にチャネル領域が定められ、上記半導体基板上に、上記第２の方向に延在する複数のワード線が設けられ、このワード線は、上記第２の方向に並ぶ活性領域のチャネル領域上に、絶縁体を介して設けられおり、上記半導体基板上に、上記第１の方向に延在する複数の第１のビット線と、上記第１の方向に延在する複数の第２のビット線とが設けられ、上記第１のビット線は、上記第１の方向に並ぶ活性領域に形成された上記ソース／ドレイン拡散領域の一方と接続され、上記第２のビット線は、上記第１の方向に並ぶ活性領域に形成された上記ソース／ドレイン拡散領域の他方と接続され、上記ワード線は、上記チャネル領域上でゲート電極として機能し、上記ゲート電極について、上記ソース／ドレイン拡散領域の一方の側と他方の側との側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が各々形成され、所定のワード線および第１のビット線および第２のビット線を選択して特定される上記メモリ機能体に保持された電荷または分極の多寡により、上記所定のワード線および第１のビット線および第２のビット線を選択して特定される上記チャネル領域を流れる電荷量を変化させるように構成されてなるので、所定のワード線および第１のビット線および第２のビット線を選択することにより、特定のメモリ機能体の記憶情報を書換え、または読み出すことが可能となる。また、上記ゲート電極の側壁に設けられたメモリ機能体は、上記チャネル領域とワード線とを隔てる絶縁体とは分離されて形成されているので、上記絶縁体を容易に薄膜化して短チャネル効果を抑制でき、その結果、素子を微細化し、製造コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のメモリ素子の概略断面図である。
【図２】第１実施形態のメモリ素子の変形例を示す図である。
【図３】第１実施形態のメモリ素子の書込み動作を説明する図である。
【図４】第１実施形態のメモリ素子の書込み動作を説明する図である。
【図５】第１実施形態のメモリ素子の消去動作を説明する図である。
【図６】第１実施形態のメモリ素子の消去動作を説明する図である。
【図７】第１実施形態のメモリ素子の読出し動作を説明する図である。
【図８】第２実施形態のメモリ素子の概略断面図である。
【図９】図８のメモリ素子の部分の断面図である。
【図１０】第２実施形態のメモリ素子の変形例を示す部分断面図である。
【図１１】第２実施形態のメモリ素子の電気特性を示す図である。
【図１２】第２実施形態のメモリ素子の変形例を示す部分断面図である。
【図１３】第３実施形態のメモリ素子の部分断面図である。
【図１４】第４実施形態のメモリ素子の部分断面図である。
【図１５】第５実施形態のメモリ素子の部分断面図である。
【図１６】第６実施形態のメモリ素子の部分断面図である。
【図１７】第７実施形態のメモリ素子の部分断面図である。
【図１８】第８実施形態のメモリ素子の部分断面図である。
【図１９】第９実施形態のメモリ素子の電気特性を示す図である。
【図２０】第１０実施形態の半導体記憶装置を示す平面図である。
【図２１】図２０の切断面線Ａ−Ａ’における断面図である。
【図２２】図２０の切断面線Ｂ−Ｂ’における断面図である。
【図２３】第１０実施形態の半導体記憶装置の回路図である。
【図２４】第１１実施形態の半導体記憶装置の平面図である。
【図２５】図２４の切断面線Ｃ−Ｃ’における断面図である。
【図２６】第１２実施形態の半導体記憶装置の平面図である。
【図２７】図２６の切断面線Ｄ−Ｄ’における断面図である。
【図２８】第１２実施形態の半導体記憶装置の回路図である。
【図２９】第１２実施形態の半導体記憶装置の第１層メタル配線の配置を説明する図である。
【図３０】第１３実施形態の半導体記憶装置の平面図である。
【図３１】図３０の切断面線Ｅ−Ｅ’における断面図である。
【図３２】第１３実施形態の半導体記憶装置の第１層メタル配線の配置を説明する図である。
【図３３】第１４実施形態の半導体装置を示すブロック図である。
【図３４】第１５実施形態の携帯電子機器を示すブロック図である。
【図３５】従来のフラッシュメモリセルアレイの概略平面図である。
【図３６】図３５の切断面線Ｆ−Ｆ’における断面図である。
【図３７】従来のフラッシュメモリの電気特性を示す図である。
【符号の説明】
１  メモリ素子
１０１  半導体基板
１０２  Ｐ型ウェル領域
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５ａ，１０５ｂ  メモリ機能体
１０７ａ，１０７ｂ  ソース／ドレイン拡散領域
１０９  シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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