(57)【要約】【課題】半導体素子のメモリセルのデータ読出動作時、読出アクセスタイムを減らし、電流損失を最小化し、安定したワードライン電圧を生成することが可能なクランプ回路及びこれを用いたブースト回路を提供すること。【解決手段】第１電圧を入力とし、前記第１電圧を分配する電圧分配部と、基準電圧を入力とし、前記基準電圧と前記電圧分配部を介して分配された分配電圧とを比較し、前記分配電圧が前記基準電圧より高い場合には第１信号を出力し、その外には前記第１信号とは位相の相反する第２信号を出力する比較部と、前記第１信号によって駆動され、前記第１電圧を第２電圧に下降させる電圧下降部とを含むクランプ回路を提供する。【選択図】　　　　図１
2004055111.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧を入力とし、前記第１電圧を分配する電圧分配部と、
基準電圧を入力とし、前記基準電圧と前記電圧分配部を介して分配された分配電圧とを比較し、前記分配電圧が前記基準電圧より高い場合には第１信号を出力し、その外には前記第１信号とは位相の相反する第２信号を出力する比較部と、
前記第１信号によって駆動され、前記第１電圧を第２電圧に下降させる電圧降下部とを含むことを特徴とするクランプ回路。
【請求項２】
前記電圧分配部は、前記第１電圧が入力される入力端と接地端子との間に接続された分配手段を含むことを特徴とする請求項１記載のクランプ回路。
【請求項３】
前記分配手段は、少なくとも２つの抵抗または少なくとも２つのキャパシタが直列に接続されてなることを特徴とする請求項２記載のクランプ回路。
【請求項４】
前記電圧分配部は、イネーブル信号に応じて前記第１電圧を反転させて出力するレベルシフタ回路と、
前記レベルシフタ回路の出力信号によって駆動され、前記第１電圧を伝送するトランジスタと、
前記トランジスタから伝送された前記第１電圧を入力として分配する分配手段とを含むことを特徴とする請求項１記載のクランプ回路。
【請求項５】
前記分配手段は、少なくとも２つの抵抗または少なくとも２つのキャパシタが直列に接続されてなることを特徴とする請求項４記載のクランプ回路。
【請求項６】
前記分配手段は、少なくとも一つの抵抗と少なくとも一つのキャパシタが直列に接続されてなることを特徴とする請求項４記載のクランプ回路。
【請求項７】
前記電圧降下部は、前記第１電圧が入力される入力端と接地端子との間に前記第１電圧を下降させるための降下手段を含むことを特徴とする請求項１記載のクランプ回路。
【請求項８】
前記降下手段は、前記入力端に接続される抵抗と、前記抵抗と直列に接続され、前記第１信号によってターンオンされるトランジスタとを含むことを特徴とする請求項７記載のクランプ回路。
【請求項９】
前記電圧降下部は、
前記第１信号によって駆動され、前記第１電圧を反転させて出力するレベルシフタ回路と、
前記レベルシフタ回路の出力信号によて駆動され、前記第１電圧を接地端子に伝送するトランジスタとを含むことを特徴とする請求項１記載のクランプ回路。
【請求項１０】
第１電圧をブーストし、第２電圧を出力するブートストラップ回路と、
基準電圧を生成して出力する基準電圧発生部と、
請求項１のクランプ回路を少なくとも一つ以上含み、前記クランプ回路それぞれは前記第２電圧と前記基準電圧を入力として互いに比較し、比較結果に応じて前記クランプ回路の少なくとも一つを駆動させて前記第２電圧を目標値電圧に下降させるクランプ回路部を含むブースト回路。
【請求項１１】
前記クランプ回路それぞれの電圧分配部は、互いに異なる大きさを有する分配電圧を生成するための分配手段を含むことを特徴とする請求項１０記載のブースト回路。
【請求項１２】
前記クランプ回路それぞれの電圧分配部は、
イネーブル信号に応じて前記第２電圧を反転させて出力するレベルシフタ回路と、
前記レベルシフタ回路の出力信号によって駆動され、前記第２電圧を伝送するトランジスタと、
前記トランジスタから伝送された前記第２電圧を入力として分配する分配手段とを含むことを特徴とする請求項１０記載のブースト回路。
【請求項１３】
前記分配手段は、少なくとも２つの抵抗素子または少なくとも２つのキャパシタが直列に接続されてなることを特徴とする請求項１１または１２記載のブースト回路。
【請求項１４】
前記分配手段は、少なくとも一つの抵抗素子と少なくとも一つのキャパシタが直列に接続されてなることを特徴とする請求項１１または１２記載のブースト回路。
【請求項１５】
前記クランプ回路それぞれの電圧分配部は、イネーブル信号に応じて駆動されることを特徴とする請求項１０記載のブースト回路。
【請求項１６】
前記イネーブル信号は、
前記クランプ回路それぞれの比較部から出力されるクランプ信号と、前記クランプ回路部を駆動させるクランプイネーブル信号とを論理組合せする論理組合せ部によって生成されることを請求項１５記載のブースト回路。
【請求項１７】
前記論理組合せ部は、ＮＯＲゲート、ＯＲゲート、ＡＮＤゲート、ＮＡＮＤゲートまたはインバータからなるか或いはこれらが少なくとも２つ以上接続されてなる請求項１６記載のブースト回路。
【請求項１８】
前記論理組合せ部は、
前記クランプ信号と、前記クランプイネーブル信号を否定論理和するＮＯＲゲートと、
前記ＮＯＲゲートの出力を反転させるインバータとを含むことを特徴とする請求項１６記載のブースト回路。
【請求項１９】
前記論理組合せ部は、
前記クランプ信号と、前記クランプイネーブル信号を否定論理積するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を反転させるインバータとを含むことを特徴とする請求項１６記載のブースト回路。
【請求項２０】
前記クランプ回路それぞれの比較部は、前記クランプ回路それぞれの電圧分配部を駆動させるためのイネーブル信号を反転させたイネーブルバー信号によって駆動することを特徴とする請求項１０記載のブースト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クランプ回路及びこれを用いたブースト回路に係り、特に、半導体素子のメモリセルのデータ読出動作時、読出アクセスタイムを減らし、電流損失を最小化し、安定したワードライン電圧を生成することが可能なクランプ回路及びこれを用いたブースト回路に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ素子の一種であるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）のメモリセルでは、フローティングゲート電極（ｆｌｏａｔｉｎｇｇａｔｅ　ｅｌｅｃｔｒｏｄｅ）に電子を蓄積してプログラムを行い、電子の存在有無によるしきい値電圧Ｖｔｈの変化を検出してデータの読出を行っている。ＥＥＰＲＯＭには、メモリセルアレイ全体でデータの消去を行うか、或いはメモリセルアレイを任意のブロックに分けて各ブロック単位でデータ消去動作を行うフラッシュＥＥＰＲＯＭ（以下、「フラッシュメモリ素子」という）がある。
【０００３】
一般に、フラッシュメモリ素子のメモリセルは、その構造によって、スタックゲート型（ｓｔａｃｋ　ｇａｔｅ　ｔｙｐｅ）とスプリットゲート（ｓｐｌｉｔ　ｇａｔｅ　ｔｙｐｅ）型が提案されている。例えば、図９に示すように、スタックゲート型メモリセルは、半導体基板９０２に形成されたソース領域９０４及びドレイン領域９０６、半導体基板９０２上に形成されたゲート酸化膜９０８、フローティングゲート９１０、誘電体膜９１２及びコントロールゲート９１４を含む。
【０００４】
スタックゲート型メモリセルのプログラム動作は、下記の表１と図１０のように、ソース領域９０４と半導体基板９０２（即ち、バルク（ｂｕｌｋ）にそれぞれ接地電位０Ｖのソース電圧Ｖｓとバルク電圧Ｖｂを印加し、コントロールゲート９１４に陽の高電圧（ｐｒｏｇｒａｍ　ｖｏｌｔａｇｅ）（例えば、＋９Ｖ〜＋１０Ｖ）のゲート電圧Ｖｇを印加し、ドレイン領域９０６にドレイン電圧Ｖｄ（例えば、＋５Ｖ〜＋６Ｖ）を印加してホットキャリアを発生させることにより行われる。このようなホットキャリアは、コントロールゲート９１４に印加されるゲート電圧Ｖｇの電界（ｅｌｅｃｔｒｉｃ　ｆｉｅｌｄ）によってバルクの電子がフローティングゲート９１０に蓄積され、ドレイン領域９０６に供給される電荷が累積されて発生する。前記プログラム動作が完了すると、メモリセルは目標値プログラム電圧散布（例えば、６Ｖ〜７Ｖ）のプログラムしきい値電圧を有する。
【０００５】
スタックゲート型メモリセルの消去動作は、下記表１のように、コントロールゲート９１４に陰の高電圧（ｅｒａｓｅ　ｖｏｌｔａｇｅ）（例えば、−９Ｖ〜−１０Ｖ）を印加し、バルクにバルク電圧Ｖｂ（たとえば、＋５Ｖ〜＋６Ｖ）を印加して、Ｆ−Ｎトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　ｔｕｎｎｅｌｉｎｇ）現象を誘発させることにより行われる。前記メモリセルはバルク領域を共有するセクタ単位で消去される。前記ＦＮトンネル現象はフローティングゲート９１０に蓄積された電子をソース領域９０４へ放出させることにより、メモリセルが所定の電圧散布（例えば、１Ｖ〜３Ｖ）の消去しきい値電圧（ｅｒａｓｅ　ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ）を有する。
【０００６】
前記プログラム動作によって、しきい値電圧が高くなったメモリセルは、読出動作時、ドレイン領域９０６からソース領域９０４に電流が注入されることが防止されてオフ状態になる。そして、前記消去動作によって、しきい値電圧が低くなったメモリセルはドレイン領域９０６からソース領域９０４に電流が注入されてオン状態になる。
【０００７】
前記フラッシュメモリセルは、フラッシュメモリアレイの構成において、高集積化のために、バルク領域を共有するように構成される。これにより、一つのセクタに含まれるフラッシュメモリセルは同時に消去される。この際、セクタ内の全てのフラッシュメモリセルが同時に消去されると、フラッシュメモリセルそれぞれが有するしきい値電圧に対する均一性（ｕｎｉｆｏｒｍｉｔｙ）によって、フラッシュメモリセルのうち、「０Ｖ」以下のしきい値電圧を有するフラッシュメモリセル（以下、「過消去メモリセル」という）が発生する。これを補償するために、過消去されたフラッシュメモリセルのしきい値電圧を消去しきい値電圧散布内に分布させる一連の修正動作（ｏｖｅｒ　ｅｒａｓｅ　ｒｅｐａｉｒ；過消去訂正）が行われる。このような過消去訂正動作は、下記表１のように、コントロールゲート９１４にゲート電圧Ｖｇ（例えば、＋３Ｖ）を印加し、ドレイン領域９０６にドレイン電圧Ｖｄ（例えば、＋５〜＋６Ｖ）を印加し、ソース領域９０４とバルクを接地させて行う。
【０００８】
【表１】
2004055111.tif 000003
【０００９】
前述したように、フラッシュメモリ素子のプログラム動作、消去動作及び読出動作が行われるためには、メモリセルのコントロールゲートに供給される高電圧（例えば、Ｖｐｇｍ；ｐｒｏｇｒａｍ　ｖｏｌｔａｇｅ、Ｖｅｒａ；ｅｒａｓｅ　ｖｏｌｔａｇｅ、Ｖｒｅａ；ｒｅａｄ　ｖｏｌｔａｇｅ）を発生する高電圧発生回路の役割が非常に重要である。最近は、全ての半導体メモリ装置の低電圧化の傾向によって、フラッシュメモリ装置も極低電圧（例えば、２Ｖ以下または１．７Ｖ以下）下における動作が要求されている。このような趨勢によって、フラッシュメモリ装置の速い動作速度を維持するためには高電圧発生回路の役割が非常に重要である。
【００１０】
前記高電圧発生回路のうち、特に読出動作を行うための読出電圧発生回路は、読出動作速度を増加させるためにブートストラップ回路（ｂｏｏｔｓｔｒａｐ　ｃｉｒｃｕｉｔ）を用いる。このようなブートストラップ回路は低電位電源電圧を供給され、この電源電圧をそれ以上にブースト（ｂｏｏｓｔｉｎｇ）して行デコーダ（ｒｏｗ　ｄｅｃｏｄｅｒ）を介してワードライン（ｗｏｒｄ　ｌｉｎｅ）に供給する。このようなブートストラップ回路を用いて低電位電源電圧をブーストする場合、ブートストラップ回路によってブーストされたワードライン電圧があまり低ければ、メモリセルの電流を正確に読み出し難く、ワードライン電圧があまり高ければ、メモリセルのコントロールゲートにストレスが加わってデータ保存（ｒｅｔｅｎｔｉｏｎ）特性に問題が発生する。
【００１１】
前記において、後者の場合を解決するために、最近はブートストラップ回路の後端にクランプ回路を置き、ブートストラップ回路によって高くブーストされた電圧（以下、「ブースト電圧」という）を目標値電圧に降下させている。これを図１１によって説明する。
【００１２】
図１１は一般的なフラッシュメモリ装置のブースト回路を示すブロック図である。
【００１３】
図１１を参照すると、ブースト回路１１００は、ブートストラップ回路１１１０、基準電圧発生部１１２０及びクランプ回路１１３０から構成される。ブートストラップ回路１１１０は、低電位電源電圧ＬＶｃｃまたは高電位電源電圧ＨＶｃｃを入力とし、これをそれ以上の電圧にブーストして出力する。基準電圧発生部１１２０は、同期信号としてのイネーブルバー信号ＥＮｂに応じて駆動され、基準電圧Ｖｒｅｆを出力する。クランプ回路１１３０はイネーブル信号ＥＮ及びイネーブルバー信号ＥＮｂに応じて駆動され、駆動時にブートストラップ回路１１１０から出力されるブースト電圧Ｖｂｏｏｔと基準電圧Ｖｒｅｆとを比較し、ブースト電圧Ｖｂｏｏｔが目標値電圧より高い場合、ブースト電圧Ｖｂｏｏｔを目標値電圧まで降下させて最終ワードライン電圧ＶＢＯＯＴを出力する。
【００１４】
ところが、このようなブースト回路１１００は、ワードライン電圧ＶＢＯＯＴを生成するために、単一クランプ回路１１３０（即ち、一つのブートストラップ回路に対応し、一つのブートストラップ回路から出力されるブースト電圧Ｖｂｏｏｔを降下させるために使用される一つのクランプ回路）を使用している。これにより、安定的なワードライン電圧ＶＢＯＯＴを生成するためには、アクセスタイム（すなわち、目標値電圧までブースト電圧を降下させるために消耗されるタイム）が長くなる。まあ、これを解決するために速いアクセスタイムを考慮すれば、ワードライン電圧ＶＢＯＯＴがアンダーシュート（ｕｎｄｅｒ　ｓｈｏｏｔ）（図１２の「Ａ」参照）が発生して半導体素子の安定化に多くの問題をもたらす。また、クランプ区間でセンシングをしない低電位電源電圧ＬＶｃｃ領域において依然として読出活性電流（ｒｅａｄ　ａｃｔｉｖｅ　ｃｕｒｒｅｎｔ）を制御することができないという問題点が発生する。
【００１５】
【発明が解決しようとする課題】
従って、本発明は、かかる従来の技術の問題点を解決するためのもので、その目的は、データ読出動作時、速度が速くて安定化したワードライン電圧を生成することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１電圧を入力とし、前記第１電圧を分配する電圧分配部と、基準電圧を入力とし、前記基準電圧と前記電圧分配部を介して分配された分配電圧とを比較し、前記分配電圧が前記基準電圧より高い場合には第１信号を出力し、その外には前記第１信号とは位相の相反する第２信号を出力する比較部と、前記第１信号によって駆動され、前記第１電圧を第２電圧に下降させる電圧降下部とを含むクランプ回路を提供する。
【００１７】
また、本発明は、第１電圧をブーストし、第２電圧を出力するブートストラップ回路と、基準電圧を生成して出力する基準電圧発生部と、クランプ回路を少なくとも一つ以上含み、前記クランプ回路それぞれは前記第２電圧と前記基準電圧を入力として互いに比較し、比較結果に応じて前記クランプ回路の少なくとも一つを駆動させて前記第２電圧を目標値電圧に下降させるクランプ回路部とを含むブースト回路を提供する。
【００１８】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指し、重複要素については説明を省略する。
【００１９】
図１は本発明の好適な実施例に係る半導体素子のブースト回路を説明するために示すブロック図である。
【００２０】
図１を参照すると、本発明の好適な実施例に係るブースト回路１００は、ブートストラップ回路１１０、基準電圧発生部１２０及びクランプ回路部１３０を含む。クランプ回路部１３０は少なくとも一つ以上のクランプ回路、例えば第１クランプ回路１３０ａ、第２クランプ回路１３０ｂ及び第３クランプ回路１３０ｃを含む。この際、クランプ回路部１３０を構成するクランプ回路の数は、ブートストラップ回路１１０から出力されるブースト電圧Ｖｂｏｏｔの大きさとワードライン電圧ＶＢＯＯＴの安定化を考慮して設計時に変更（増加または減少）することができる。
【００２１】
具体的に、クランプ回路部１３０は、図２に示すように、ブートストラップ回路１１０から出力されるブースト電圧Ｖｂｏｏｔと、基準電圧発生部１２０からの基準電圧Ｖｒｅｆを入力とし、この両電圧Ｖｂｏｏｔ、Ｖｒｅｆを相互比較して、ブースト電圧Ｖｂｏｏｔが基準電圧Ｖｒｅｆより高い場合、その差異に応じて第１クランプ回路乃至第３クランプ回路１３０ａ〜１３０ｃの少なくとも一つを駆動させ、ブースト電圧Ｖｂｏｏｔを降下させる。このように、ブースト電圧Ｖｂｏｏｔが基準電圧Ｖｒｅｆより高い場合、ブースト電圧Ｖｂｏｏｔと基準電圧Ｖｒｅｆ間の電圧差の大きさに応じて差等的に第１クランプ回路〜第３クランプ回路１３０ａ〜１３０ｃの少なくとも一つが駆動される。
【００２２】
例えば、クランプ回路部１３０は、ブースト電圧Ｖｂｏｏｔと基準電圧Ｖｒｅｆ間の電圧差が大きい場合、ブースト電圧Ｖｂｏｏｔを目標値ワードライン電圧ＶＢＯＯＴに短時間内に下降させるために、第１クランプ回路〜第３クランプ回路１３０ａ〜１３０ｃを全て駆動させる。一方、ブースト電圧Ｖｂｏｏｔと基準電圧Ｖｒｅｆ間の電圧差が小さい場合には、第１クランプ回路〜第３クランプ回路１３０ａ〜１３０ｃの少なくとも一つのみ駆動させる。このようにブースト電圧Ｖｂｏｏｔと基準電圧Ｖｒｅｆ間の電圧差によって第１クランプ回路〜第３クランプ回路１３０ａ〜１３０ｃのいずれか一つを独立的に駆動させるための具現手段は、図４及び図５に示した、電圧分配部４１０及び５１０の分配手段となる抵抗Ｒ１及びＲ２またはキャパシタＣ１及びＣ２の値をクランプ回路１３０ａ〜１３０ｃに応じて異に設定することにより可能である。これに対する具体的な説明は図４及び図５によって後述する。
【００２３】
一方、クランプ回路部１３０の各クランプ回路１３０ａ〜１３０ｃを同期させるためのイネーブル信号ＥＮと、イネーブルバー信号ＥＮｂは、図３に示したイネーブル信号発生回路３００によって生成される。論理組合せ部となるイネーブル信号発生回路３００はクランプイネーブル信号ｃｌａｍｐ＿ｅｎと、クランプ回路１３０ａ〜１３０ｃの各クランプ信号ｃｌａｍｐ１〜ｃｌａｍｐ３を否定論理和するノアゲートＮＯＲと、ノアゲートＮＯＲの出力信号を反転させるインバータＩＮＶ１と、インバータＩＮＶ１の出力信号（すなわち、イネーブル信号ＥＮ）を反転させてイネーブルバー信号ＥＮｂを出力するインバータＩＮＶ２を含む。このようなイネーブル信号発生回路３００は、読出活性電流を減少させる機能を行う。これは、イネーブル信号発生回路３００がクランプイネーブル信号ｃｌａｍｐ＿ｅｎと各クランプ信号ｃｌａｍｐ１〜ｃｌａｍｐ３を論理組合せしてイネーブル信号ＥＮを発生するため、センシング区間でのみイネーブル信号ＥＮを活性化させることが可能であり、これによりイネーブル信号ＥＮの制御によって各クランプ回路１３０ａ〜１３０ｃを駆動させることが可能だからである。これに対する具体的な説明は後述する。
【００２４】
一方、イネーブル信号発生回路３００は、クランプイネーブル信号ｃｌａｍｐ＿ｅｎと、クランプ回路１３０ａ〜１３０ｃの各クランプ信号ｃｌａｍｐ１〜ｃｌａｍｐ３をＮＯＲゲートＮＯＲを用いて論理組合せしているが、これは一例であり、他のゲート（ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲートなど）を用いて具現可能であり、これ等の各ゲートまたはインバータを少なくとも２つ以上接続して論理組合せ部を構成することが出来る。この場合、イネーブル信号発生回路３００を構成する後端のインバータの数を適切に調節し、或いは図４及び図５のレベルシフタＬＳＨ１〜ＬＨＳ４の回路構成を適切に調節すれば可能である。また、論理組合せ部は、クランプ信号と、クランプイネーブル信号とを否定論理積するＮＡＮＤゲートと、そのＮＡＮＤゲートの出力を反転させるインバータとを含む構成とすることが出来る。
【００２５】
以下、図１及び図２に示したクランプ回路部１３０を構成するクランプ回路１３０ａ〜１３０ｃを図４及び図５に示した詳細回路図によって具体的に説明する。各クランプ回路１３０ａ〜１３０ｃは、電圧分配部４１０ａ〜４１０ｃまたは５１０ａ〜５１０ｃに構成された抵抗Ｒ１ａ及びＲ２ａまたはキャパシタＣｌａ及びＣ２ａの値を除いた構成が同一なので、その説明の便宜上、第１クランプ回路１３０ａについてのみ説明する。また、第２クランプ回路１３０ｂは電圧分配部４１０ｂ、比較部４２０ｂ及び電圧降下部４３０ｂを含み、第３クランプ回路１３０ｃは電圧分配部４１０ｃ、比較部４２０ｃ及び電圧降下部４３０ｃを含む。
【００２６】
図４は第１実施例に係る第１クランプ回路１３０ａの構成を説明するために示した詳細回路図である。図５は第２実施例に係る第１クランプ回路１３０ａの構成を説明するために示した詳細回路図である。
【００２７】
図４を参照すると、第１実施例に係る第１クランプ回路１３０ａは電圧分配部４１０ａ、比較部４２０ａ及び電圧降下部４３０ａを含む。電圧分配部４１０ａはブートストラップ回路（図１の「１１０」参照）のブースト電圧Ｖｂｏｏｔを所定の大きさの電圧に分配して分配電圧ＶＤＩＶａを出力する。比較部４２０ａはイネーブルバー信号ＥＮｂに応じて同期され、電圧分配部４１０ａの分配電圧ＶＤＩＶａと基準電圧発生部（図１の「１２０」参照）の基準電圧Ｖｒｅｆとを比較してクランプ信号ｃｌａｍｐ１を出力する。電圧降下部４３０ａはクランプ信号ｃｌａｍｐ１に応じてブースト電圧Ｖｂｏｏｔを接地端子Ｖｓｓにパスさせてブースト電圧Ｖｂｏｏｔを目標値ワードライン電圧ＶＢＯＯＴに降下させる。
【００２８】
前記の動作を実現するために、前記電圧分配部４１０ａは、ブートストラップ回路１１０の出力端と接地端子Ｖｓｓとの間に直列に接続されるＰＭＯＳトランジスタＰ１ａ、抵抗Ｒ１ａ及び抵抗Ｒ２ａと、イネーブル信号ＥＮによって同期され、前記ＰＭＯＳトランジスタＰ１ａをターンオンさせる第１レベルシフタ（回路）ＬＳＨ１ａを含む。すなわち、ＰＭＯＳトランジスタＰ１ａはブートストラップ回路１１０の出力端と抵抗Ｒ１ａとの間に接続され、第１レベルシフタＬＳＨ１ａによってターンオンされる。抵抗Ｒ１ａはＰＭＯＳトランジスタＰ１ａと抵抗Ｒ２ａとの間に接続される。抵抗Ｒ２ａは抵抗Ｒ１ａと接地端子Ｖｓｓとの間に接続される。第１レベルシフタＳＬＨ１ａはイネーブル信号ＥＮによって同期され、ブートストラップ回路１１０の出力端とＰＭＯＳトランジスタＰ１ａのゲート電極との間に接続される。
【００２９】
また、前記電圧降下部４３０ａは、ブートストラップ回路１１０の出力端と接地端子Ｖｓｓとの間に直列に接続される降下手段となる抵抗Ｒ３ａ及びＮＭＯＳトランジスタＮ１ａと、クランプ信号ｃｌａｍｐ１の反転信号であるクランプ信号バーｃｌａｍｐ１＿ｂによって同期され、ＮＭＯＳトランジスタＮ１ａをターンオンさせる第２レベルシフタＬＳＨ２ａとを含む。すなわち、抵抗Ｒ３ａはブートストラップ回路１１０の出力端とＮＭＯＳトランジスタＮ１ａとの間に接続される。ＮＭＯＳトランジスタＮ１ａは抵抗Ｒ３ａと接地端子Ｖｓｓとの間に接続され、第２レベルシフタＬＳＨ２ａによってターンオンされる。第２レベルシフタＬＳＨ２ａはクランプ信号バーｃｌａｍｐ１＿ｂに応じて同期され、ブートストラップ回路１１０とＮＭＯＳトランジスタＮ１ａのゲート電極との間に接続される。ここで、抵抗Ｒ３ａは必須不可欠な構成要素ではなく、省略可能である。
【００３０】
図５を参照すると、第２実施例に係る第１クランプ回路１３０ａは、電圧分配部５１０ａ、比較部５２０ａ及び電圧降下部５３０ａを含む。電圧分配部５１０ａはブートストラップ回路（図１の「１１０」参照）のブースト電圧Ｖｂｏｏｔを所定の大きさの電圧に分配して分配電圧ＶＤＩＶａを出力する。比較部５２０ａは、イネーブルバー信号ＥＮｂに応じて同期され、電圧分配部５１０ａの分配電圧ＶＤＩＶａと基準電圧発生部（図１の「１２０」参照）の基準電圧Ｖｒｅｆとを比較してクランプ信号ｃｌａｍｐ１を出力する。電圧降下部５３０ａはクランプ信号ｃｌａｍｐ１に応じてブースト電圧Ｖｂｏｏｔを接地端子Ｖｓｓにパスさせてブースト電圧Ｖｂｏｏｔを目標値ワードライン電圧ＶＢＯＯＴに降下させる。
【００３１】
前記の動作を実現するために、前記電圧分配部５１０ａは、ブートストラップ回路１１０の出力端と接地端子Ｖｓｓとの間に直列に接続されるＰＭＯＳトランジスタＰ２ａ、キャパシタＣ１ａ及びキャパシタＣ２ａ、前記ＰＭＯＳトランジスタＰ２ａをターンオンさせる第３レベルシフタＬＳＨ３ａを含む。すなわち、ＰＭＯＳトランジスタＰ２ａは、ブートストラップ回路１１０の出力端とキャパシタＣ１ａとの間に接続され、第３レベルシフタＬＳＨ３ａによってターンオンされる。キャパシタＣ１ａはＰＭＯＳトランジスタＰ２ａとキャパシタＣ２ａとの間に接続される。キャパシタＣ２ａはキャパシタＣ１ａと接地端子Ｖｓｓとの間に接続される。第３レベルシフタＬＳＨ３ａはイネーブル信号ＥＮによって同期され、ブートストラップ回路１１０の出力端とＰＭＯＳトランジスタＰ２ａのゲート電極との間に接続される。
【００３２】
また、電圧降下部５３０ａは、ブートストラップ回路１１０の出力端と接地端子Ｖｓｓとの間に直列に接続される降下手段となる抵抗Ｒ４ａ及びＮＭＯＳトランジスタＮ２ａ、前記ＮＭＯＳトランジスタＮ２ａをターンオンさせる第４レベルシフタＬＳＨ４ａを含む。すなわち、抵抗Ｒ４ａはブートストラップ回路１１０の出力端とＮＭＯＳトランジスタＮ２ａとの間に接続される。ＮＭＯＳトランジスタＮ２ａは抵抗Ｒ４ａと接地端子Ｖｓｓとの間に接続され、第４レベルシフタＬＳＨ４ａによってターンオンされる。第４レベルシフタＬＳＨ４ａはクランプ信号ｃｌａｍｐ１がインバータＩＮＶ４ａに反転された反転信号としてのクランプ信号バーｃｌａｍｐ１＿ｂに応じて同期され、ブートストラップ回路１１０とＮＭＯＳトランジスタＮ２ａのゲート電極との間に接続される。ここで、抵抗Ｒ４ａは必須不可欠な構成要素ではなく、省略可能である。
【００３３】
図４及び図５に示すように、第１実施例に係る第１クランプ回路１３０ａの電圧分配部４１０ａでは、ブースト電圧Ｖｂｏｏｔを分配して分配電圧ＶＤＩＶａを出力するために、抵抗Ｒ１ａと抵抗Ｒ２ａが直列に接続されるが、第２実施例に係る第２クランプ回路１３０ｂの電圧分配部５１０ａではキャパシタＣ１ａとキャパシタＣ２ａが直列に接続される。これは、一般的に抵抗素子がその特性上キャパシタ素子に比べて電流消耗が大きいためであるが、このような電流消耗を最小化するためにキャパシタ素子を用いることが好ましい。一方、抵抗素子とキャパシタ素子を直列に接続して使用することもできる。
【００３４】
また、クランプ回路１３０ａ〜１３０ｃをブースト電圧Ｖｂｏｏｔの大きさに応じて独立的に駆動させるために、各クランプ回路１３０ａ〜１３０ｃの電圧分配部４１０ａ〜４１０ｃまたは５１０ａ〜５１０ｃに構成された互いに異なる大きさを有する分配電圧を生成するための分配手段となる抵抗Ｒ１ａ及びＲ２ａまたはキャパシタＣ１ａ及びＣ２ａの値を異にして構成する。例えば、下記表２のようにブースト電圧Ｖｂｏｏｔに応じてクランプ回路１３０ａ〜１３０ｃが独立的に駆動されるように抵抗Ｒ１ａ及びＲ２ａまたはキャパシタＣ１ａ及びＣ２ａの値を設定する。
【００３５】
【表２】
2004055111.tif 000004
【００３６】
前記表２に示すように、ブースト電圧Ｖｂｏｏｔが「８Ｖ」以上の場合には、クランプ回路１３０ａ〜１３０ｃが全て駆動（ＯＮ）されるようにし、ブースト電圧Ｖｂｏｏｔが「８Ｖ＞Ｖｂｏｏｔ≧７Ｖ」の場合には、クランプ回路１３０ａ〜１３０ｃのうち第２クランプ回路１３０ｂと第３クランプ回路１３０ｃのみ駆動（ＯＮ）されるようにし、ブースト電圧Ｖｂｏｏｔが「７Ｖ＞Ｖｂｏｏｔ≧６Ｖ」の場合には、クランプ回路１３０ａ〜１３０ｃのうち第３クランプ回路１３０ｃのみ駆動（ＯＮ）されるように、各クランプ回路１３０ａ〜１３０ｃの抵抗Ｒ１ａ及びＲ２ａまたはキャパシタＣ１ａ及びＣ２ａの値を設定する。ここで、クランプ回路１３０ａ〜１３０ｃの駆動（ＯＮ）とは、電圧降下部４３０ａ〜４３０ｃのＮＭＯＳトランジスタＮ１ａを介してブースト電圧Ｖｂｏｏｔを接地端子Ｖｓｓにパスさせて降下させる動作をいう。
【００３７】
一方、図４に示した第１レベルシフタ及び第２レベルシフタＬＳＨ１ａ及びＬＳＨ２ａは全てインバーティング（ｉｎｖｅｒｔｉｎｇ）レベルシフタとして動作し、互いに同一の構成からなる。これを図６に基づいて説明する。
【００３８】
図６を参照すると、第１レベルシフタ及び第２レベルシフタＬＳＨ１ａ及びＬＳＨ２ａはブートストラップ回路（図１の「１１０」参照）の出力端と接地端子Ｖｓｓとの間に直列にそれぞれ接続されるＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３と、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４とを含む。すなわち、第１レベルシフタＬＳＨ１ａはイネーブル信号ＥＮによって同期され、イネーブル信号ＥＮの反転信号をＰＭＯＳトランジスタＰ１のゲート電極に出力する。第２レベルシフタＬＳＨ２ａはクランプ信号バーｃｌａｍｐ１＿ｂによって同期され、クランプ信号バーｃｌａｍｐ１＿ｂの反転信号をＮＭＯＳトランジスタＮ１のゲート電極へ出力する。
【００３９】
具体的に、ＰＭＯＳトランジスタＰ３は、ブートストラップ回路１１０の出力端とＮＭＯＳトランジスタＮ３（または、出力端ＯＵＴ）との間に接続され、ブースト電圧Ｖｂｏｏｔによってターンオンされる。ＮＭＯＳトランジスタＮ３は、出力端ＯＵＴと接地端子Ｖｓｓとの間に接続され、クランプ信号バーｃｌａｍｐ１＿ｂまたはイネーブル信号ＥＮによってターンオンされる。ＰＭＯＳトランジスタＰ４は、ブートストラップ回路１１０の出力端とＮＭＯＳトランジスタＮ４との間に接続され、出力端ＯＵＴの電位にターンオンされる。ＮＭＯＳトランジスタＮ４は、ＰＭＯＳトランジスタＰ４と接地端子Ｖｓｓとの間に接続され、クランプ信号バーｃｌａｍｐ１＿ｂまたはイネーブル信号ＥＮがインバータＩＮＶ５で反転された反転信号によってターンオンされ、出力端ＯＵＴに接地電圧を伝送する。
【００４０】
以下、本発明の好適な実施例に係るブースト回路の動作特性を一例として示した図７及び図８によって具体的に説明する。ここで、図７はブースト回路の入／出力信号（ｃｌａｍｐ＿ｅｎ、ＶＢＯＯＴ、ｃｌａｍｐ１、ｃｌａｍｐ２、ｃｌａｍｐ３など）の波形図であり、図８は図７に示した各信号のシミュレーション結果（ｓｉｍｕｌａｔｉｏｎ　ｒｅｓｕｌｔ）波形図である。
【００４１】
例えば、電圧分配部４１０ａ〜４１０ｃの抵抗Ｒ１ａ〜Ｒ１ｃと、抵抗Ｒ２ａ〜Ｒ２ｃは、ブースト電圧Ｖｂｏｏｔが「８Ｖ」以上に出力される場合、分配される全ての分配電圧ＶＤＩＶａ〜ＶＤＩＶｃが基準電圧Ｖｒｅｆより高く分配され、ブースト電圧Ｖｂｏｏｔが「８Ｖ＞Ｖｂｏｏｔ≧７Ｖ」に出力される場合、分配電圧ＶＤＩＶａ〜ＶＤＩＶｃのうち分配電圧ＶＤＩＶａを除いた他の分配電圧ＶＤＩＶｂ及びＶＤＩＶａが基準電圧Ｖｒｅｆより高く分配され、ブースト電圧Ｖｂｏｏｔが「７Ｖ＞Ｖｂｏｏｔ≧６Ｖ」に出力される場合、分配電圧ＶＤＩＶａ〜ＶＤＩＶｃのうち分配電圧ＶＤＩＶｃのみ基準電圧Ｖｒｅｆより高く分配されるように設定される。
【００４２】
一例として、ブースト電圧Ｖｂｏｏｔが「８Ｖ」以上に出力される場合、クランプ回路１３０ａ〜１３０ｃの動作特性を図１〜図６、図７及び図８を参照して説明する。
【００４３】
図１〜図６、図７及び図８を参照すると、該当読出メモリセルのアドレスを検出するためのアドレス遷移検出信号バー（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔｏｒ　ｂａｒ；ＡＴＤｂ）が活性化、すなわちハイ状態に遷移する状態で、イネーブル信号ＥＮがハイ状態でレベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃに入力されると、レベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃはハイ状態のイネーブル信号ＥＮによって全て駆動される。ハイ状態のイネーブル信号ＥＮによって駆動されるレベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃそれぞれは後端に接続される各ＰＭＯＳトランジスタＰ１ａ、Ｐ１ｂまたはＰ１ｃのゲート電極にロー状態の接地電圧を出力する。
【００４４】
その後、ＰＭＯＳトランジスタＰ１ａ、Ｐ１ｂまたはＰ１ｃは、ロー状態の接地電圧によって全てターンオンされ、ブースト電圧Ｖｂｏｏｔを抵抗Ｒ１ａ、Ｒ１ｂまたはＲ１ｃと抵抗Ｒ２ａ、Ｒ２ｂまたはＲ２ｃに伝送する。抵抗Ｒ１ａ〜Ｒ１ｃと抵抗Ｒ２ａ〜Ｒ２ｃに伝送されたブースト電圧Ｖｂｏｏｔは所定の比率（例えば、クランプ回路毎に互いに異なるように設定される）で分配され、これにより分配によって電圧の大きさが互いに異なる分配電圧ＶＤＩＶａ〜ＶＤＩＶｃは該当比較部４２０ａ、４２０ｂまたは４２０ｃにそれぞれ出力される。各比較部４２０ａ〜４２０ｃはこの分配電圧ＶＤＩＶａ、ＶＤＩＶｂまたはＶＤＩＶｃを基準電圧発生部１２０からの伝送された基準電圧Ｖｒｅｆと比較し、基準電圧Ｖｒｅｆより高い場合、ハイ状態のクランプ信号ｃｌａｍｐ１、ｃｌａｍｐ２またはｃｌａｍｐ３をインバータＩＮＶ３ａ、ＩＮＶ３ｂまたはＩＮＶ３ｃにそれぞれ出力する。ここではブースト電圧Ｖｂｏｏｔが「８Ｖ」以上に出力されるため、各電圧分配部４１０ａ〜４１０ｃから出力される分配電圧ＶＤＩＶａ〜ＶＤＩＶｃは基準電圧Ｖｒｅｆより全て高い電圧に分配される。
【００４５】
その後、比較部４２０ａ〜４２０ｃから出力されるクランプ信号ｃｌａｍｐ１、ｃｌａｍｐ２またはｃｌａｍｐ３はインバータＩＮＶ３ａ、ＩＮＶ３ｂまたはＩＮＶ３ｃを介して反転（すなわち、ロー状態のクランプ信号バーｃｌａｍｐ１＿ｂ、ｃｌａｍｐ２＿ｂまたはｃｌａｍｐ３＿ｂ）されて電圧降下部４３０ａ〜４３０ｃのレベルシフタＬＳＨ２ａ〜ＬＳＨ２ｃにそれぞれ出力される。レベルシフタＬＳＨ２ａ〜ＬＳＨ２ｃは入力されるロー状態のクランプ信号バーｃｌａｍｐ１＿ｂ〜ｃｌａｍｐ３＿ｂをそれぞれハイ状態（すなわち、ブースト電圧に該当する８Ｖ以上）に遷移させてＮＭＯＳトランジスタＮ１ａ、Ｎ１ｂまたはＮ１ｃ駆動信号としての電圧降下制御信号ＣＬＡＭＰ１、ＣＬＡＭＰ２またはＣＬＡＭＰ３をそれぞれ出力する。
【００４６】
次いで、電圧降下部４３０ａ〜４３０ｃの各ＮＭＯＳトランジスタＮ１ａ、Ｎ１ｂまたはＮ１ｃはハイ状態の電圧降下制御信号ＣＬＡＭＰ１、ＣＬＡＭＰ２またはＣＬＡＭＰ３によってターンオンされる。ブースト電圧Ｖｂｏｏｔは抵抗Ｒ３ａ〜Ｒ３ｃとＮＭＯＳトランジスタＮ１ａ〜Ｎ１ｃを介して接地端子Ｖｓｓにパスされて電圧が下降する。これにより、ワードライン電圧ＶＢＯＯＴは示した「Ａ」部位（図７参照）での如くクランプタイムＣＴ１内で急降下する。
【００４７】
すなわち、ブートストラップ回路１１０を介してブースト電圧Ｖｂｏｏｔが「８Ｖ」以上に出力される場合には、クランプ回路１３０を構成するクランプ回路１３０ａ〜１３０ｃを全て駆動させ、ブートストラップ回路１１０の出力端と接地端子Ｖｓｓとの間に電流パス経路を形成することにより、短時間ＣＴ１内にブースト電圧Ｖｂｏｏｔを下降させ、速度が速くて安定化したワードライン電圧ＶＢＯＯＴを得ることができる。
【００４８】
他の例として、ブースト電圧Ｖｂｏｏｔが「８Ｖ＞Ｖｂｏｏｔ≧７Ｖ」に出力される場合に、クランプ回路１３０ａ〜１３０ｃの動作特性を図１〜図６、図７及び図８を参照して説明する。
【００４９】
図１〜図６、図７及び図８を参照すると、該当読出メモリセルのアドレスを検出するためのアドレス遷移検出信号バーＡＴＤｂが活性化、すなわちハイ状態に遷移する状態で、イネーブル信号ＥＮがハイ状態でレベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃに入力されると、レベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃはハイ状態のイネーブル信号ＥＮによって全て駆動される。ハイ状態のイネーブル信号ＥＮによって駆動されるレベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃそれぞれは、後端に接続される各ＰＭＯＳトランジスタＰ１ａ、Ｐ１ｂまたはＰ１ｃのゲート電極にロー状態の接地電圧を出力する。
【００５０】
その後、ＰＭＯＳトランジスタＰ１ａ、Ｐ１ｂまたはＰ１ｃはロー状態の接地電圧によって全てターンオンされ、ブースト電圧Ｖｂｏｏｔが抵抗Ｒ１ａ、Ｒ１ｂまたはＲ１ｃと抵抗Ｒ２ａ、Ｒ２ｂまたはＲ２ｃに伝送する。抵抗Ｒ１ａ〜Ｒ１ｃと抵抗Ｒ２ａ〜Ｒ２ｃに伝送されたブースト伝送Ｖｂｏｏｔは所定の比率で分配され、これにより分配によって電圧の大きさが互いに異なる分配電圧ＶＤＩＶａ〜ＶＤＩＶｃは該当比較部４２０ａ、４２０ｂまたは４２０ｃにそれぞれ出力される。各比較部４２０ａ〜４２０ｃはこの分配電圧ＶＤＩＶａ、ＶＤＩＶｂまたはＶＤＩＶｃを基準電圧発生部１２０から伝送された基準電圧Ｖｒｅｆと比較し、基準電圧Ｖｒｅｆより高い場合、ハイ状態のクランプ信号ｃｌａｍｐ１、ｃｌａｍｐ２またはｃｌａｍｐ３をインバータＩＮＶ３ａ、ＩＮＶ３ｂまたはＩＮＶ３ｃにそれぞれ出力する。ここで、ブースト電圧Ｖｂｏｏｔが「８Ｖ＞Ｖｂｏｏｔ≧７Ｖ」に出力される場合、各電圧分配部１０ａ〜４１０ｃから出力される分配電圧ＶＤＩＶａ〜ＶＤＩＶｃのうち、電圧分配部４１０ａで分配される分配電圧ＶＤＩＶａは基準電圧Ｖｒｅｆより低い電圧に分配され、他の分配電圧ＶＤＩＶｂ及びＶＤＩＶｃは基準電圧Ｖｒｅｆより高い電圧に分配される。これにより、比較部４２０ａはロー状態のクランプ信号１ｃｌａｍｐ１を出力する反面、他の比較部４２０ｂ及び４２０ｃはハイ状態のクランプ信号ｃｌａｍｐ２及びｃｌａｍｐ３をそれぞれ出力する。
【００５１】
その後、比較部４２０ａから出力されるクランプ信号ｃｌａｍｐ１はインバータＩＮＶ３ａを介してハイ状態に遷移して第２レベルシフタＬＳＨ２ａに出力され、他の比較部４２０ｂ及び４２０ｃから出力されるクランプ信号ｃｌａｍｐ２及びｃｌａｍｐ３はインバータＩＮＶ３ｂ及びＩＮＶ３ｃを介してロー状態に遷移してレベルシフタＬＳＨ２ｂ及びＬＳＨ２ｃにそれぞれ出力される。レベルシフタＬＳＨ２ａは入力されるハイ状態のクランプ信号バーｃｌａｍｐ１＿ｂをロー状態（すなわち、接地電圧）に遷移させてＮＭＯＳトランジスタＮ１ａの駆動信号である電圧降下制御信号ＣＬＡＭＰ１を出力し、レベルシフタＬＳＨ２ｂまたはＬＳＨ２ｃは入力されるロー状態のクランプ信号バーｃｌａｍｐ２＿ｂ及びｃｌａｍｐ３＿ｂをハイ状態（すなわち、ブースト電圧に該当する電圧）に遷移させてＮＭＯＳトランジスタＮ１ｂ及びＮ１ｃの駆動信号である電圧降下制御信号ＣＬＡＭＰ２及びＣＬＡＭＰ３を出力する。
【００５２】
その後、ＮＭＯＳトランジスタＮ１ａは、ロー状態の電圧降下制御信号ＣＬＡＭＰ１によってターンオフされ、ＮＭＯＳトランジスタＮ１ｂ及びＮ１ｃはハイ状態の電圧降下制御信号ＣＬＡＭＰ２またはＣＬＡＭＰ３によってターンオンされる。これにより、ブースト電圧Ｖｂｏｏｔは、ブートストラップ回路１１０の出力端と、クランプ回路１３０ｂ及び１３０ｃの抵抗Ｒ３ｂ及びＲ３ｃ及びＮＭＯＳトランジスタＮ１ｂ及びＮ１ｃを経由して接地端子Ｖｓｓにパスされて下降する。このため、ワードライン電圧ＶＢＯＯＴは図示した「Ａ」部位での如くクランプタイム２ＣＴ２内で下降する。
【００５３】
すなわち、ブートストラップ回路１１０を介してブースト電圧Ｖｂｏｏｔが「８Ｖ＞Ｖｂｏｏｔ≧７Ｖ」に出力される場合には、クランプ回路１３０を構成するクランプ回路１３０ａ〜１３０ｃのうちクランプ回路１３０ｂ及び１３０ｃのみ駆動させ、これにより、ブートストラップ回路１１０の出力端と接地端子Ｖｓｓとの間に電流パス経路を形成することにより、クランプタイムＣＴ２内にブースト電圧Ｖｂｏｏｔを下降させ、安定化したワードライン電圧ＶＢＯＯＴを得ることができる。
【００５４】
また、他の例として、ブースト電圧Ｖｂｏｏｔが「７Ｖ＞Ｖｂｏｏｔ≧６Ｖ」に出力される場合には、クランプ回路１３０ａ〜１３０ｃの動作特性を図１〜図６、図７及び図８を参照して説明する。
【００５５】
図１〜図６、図７及び図８を参照すると、該当読出メモリセルのアドレスを検出するためのアドレス遷移検出信号バーＡＴＤｂが活性化、すなわちハイ状態に遷移する状態で、イネーブル信号ＥＮがハイ状態にレベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃに入力されると、レベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃはハイ状態のイネーブル信号ＥＮによって全て駆動される。ハイ状態のイネーブル信号ＥＮによって駆動されるレベルシフタＬＳＨ１ａ〜ＬＨＳ１ｃそれぞれは、後端に接続される各ＰＭＯＳトランジスタＰ１ａ、Ｐ１ｂまたはＰ１ｃのゲート電極にロー状態の接地電圧を出力する。
【００５６】
その後、ＰＭＯＳトランジスタＰ１ａ、Ｐ１ｂまたはＰ１ｃはロー状態の接地電圧によって全てターンオンされ、ブースト電圧Ｖｂｏｏｔを抵抗Ｒ１ａ、Ｒ１ｂまたはＲ１ｃと抵抗Ｒ２ａ、Ｒ２ｂまたはＲ２ｃに伝送する。抵抗Ｒ１ａ〜Ｒ１ｃと抵抗Ｒ２ａ〜Ｒ２ｃに伝送されたブースト電圧Ｖｂｏｏｔは所定の比率で分配され、これにより分配によって電圧の大きさが互いに異なる分配電圧ＶＤＩＶａ〜ＶＤＩＶｃは該当比較部４２０ａ、４２０ｂまたは４２０ｃにそれぞれ出力される。各比較部４２０ａ〜４２０ｃは、この分配電圧ＶＤＩＶａ、ＶＤＩＶｂまたはＶＤＩＶｃを基準電圧発生部１２０から伝送された基準電圧Ｖｒｅｆと比較し、基準電圧Ｖｒｅｆより高い場合、ハイ状態のクランプ信号ｃｌａｍｐ１、ｃｌａｍｐ２またはｃｌａｍｐ３をインバータＩＮＶ３ａ、ＩＮＶ３ｂまたはＩＮＶ３ｃにそれぞれ出力する。ここで、ブースト電圧Ｖｂｏｏｔが「７Ｖ＞Ｖｂｏｏｔ≧６Ｖ」に出力される場合、各電圧分配部４１０ａ〜４１０ｃから出力される分配電圧ＶＤＩＶａ〜ＶＤＩＶｃのうち、電圧分配部４１０ａ〜４１０ｂで分配される分配電圧ＶＤＩＶａ及びＶＤＩＶｂは基準電圧Ｖｒｅｆより低い電圧に分配され、他の分配電圧ＶＤＩＶｃは基準電圧Ｖｒｅｆより高い電圧に分配される。これにより、比較部４２０ａ及び４２０ｂはロー状態のクランプ信号ｃｌａｍｐ１及びｃｌａｍｐ２を出力する反面、他の比較部４２０ｃはハイ状態のクランプ信号ｃｌａｍｐ３を出力する。
【００５７】
その後、比較部４２０ａ及び４２０ｂから出力されるクランプ信号ｃｌａｍｐ１及びｃｌａｍｐ２は、インバータＩＮＶ３ａ及びＩＮＶ３ｂを介してハイ状態に遷移し、レベルシフタＬＳＨ２ａ及びＬＳＨ２ｂに出力され、他の比較部４２０ｃから出力されるクランプ信号ｃｌａｍｐ３はインバータＩＮＶ３を介してロー状態に遷移してレベルシフタＬＳＨ２ｃに出力される。レベルシフタＬＳＨ２ａ及びＬＳＨ２ｂは入力されるハイ状態のクランプ信号バーｃｌａｍｐ１＿ｂ及びｃｌａｍｐ２＿ｂをロー状態（すなわち、接地電圧）に遷移させ、ＮＭＯＳトランジスタＮ１ａまたはＮ１ｂの駆動信号である電圧降下制御信号ＣＬＡＭＰ１またはＣＬＡＭＰ２を出力し、レベルシフタＬＳＨ２ｃは入力されるロー状態のクランプ信号バーｃｌａｍｐ３＿ｂをハイ状態（すなわち、ブースト電圧に該当する電圧）に遷移させてＮＭＯＳトランジスタＮ１ｃの駆動信号である電圧降下制御信号ＣＬＡＭＰ３を出力する。
【００５８】
次に、ＮＭＯＳトランジスタＮ１ａ及びＮ１ｂは、ロー状態の電圧降下制御信号ＣＬＡＭＰ１またはＣＬＡＭＰ２によってターンオフされ、ＮＭＯＳトランジスタＮ１ｃはハイ状態の電圧降下制御信号ＣＬＡＭＰ３によってターンオンされる。これにより、ブースト電圧Ｖｂｏｏｔはブートストラップ回路１１０の出力端と、クランプ回路１３０ｃの抵抗Ｒ３ｃ及びＮＭＯＳトランジスタＮ１ｃを経由して接地端子Ｖｓｓにパスされて下降する。これにより、ワードライン電圧ＶＢＯＯＴは図示した「Ａ」部位での如くクランプタイムＣＴ３内で下降する。
【００５９】
すなわち、ブートストラップ回路１１０を介してブースト電圧Ｖｂｏｏｔが「７Ｖ＞Ｖｂｏｏｔ≧６Ｖ」に出力される場合には、クランプ回路部１３０を構成するクランプ回路１３０ａ〜１３０ｃのうちクランプ回路１３０ｃのみ駆動させ、これによりブートストラップ回路１１０の出力端と接地端子Ｖｓｓとの間に電流パス経路を形成することにより、クランプタイムＣＴ３内にブースト電圧Ｖｂｏｏｔを下降させ、さらに安定したワードライン電圧ＶＢＯＯＴを得ることができる。
【００６０】
上記の実施例に基づくと、本発明は、クランプ回路部１３０を少なくとも一つ以上のクランプ回路から構成し、これらを所望のセンシング区間で独立的に少なくとも一つ以上駆動させ、ブースト電圧Ｖｂｏｏｔを下降させる。また、低電位電源電圧ＬＶｃｃが印加される場合、すなわちセンシングをしない間には、クランプイネーブル信号ｃｌａｍｐ＿ｅｎによって電圧分配部を駆動させないため、従来の技術で必須不可欠に発生する電流の消耗を防止することができる。また、図１２に示した「Ａ」部位で発生するアンダーシュート（ｕｎｄｅｒ　ｓｈｏｏｔ）現象を防止することができ、クランプタイムＣＴ（図７の「ＣＴ３」と同一の時間）を大きく短縮（図７の「ＣＴ１及びＣＴ２」参照）させることができる。一方、図１２において電圧降下制御信号ＣＬＡＭＰは図７の電圧降下制御信号ＣＬＡＭＰ３に該当し、図示したクランプ信号ｃｌａｍｐは図７のクランプ信号ｃｌａｍｐ３に該当する。従って、本発明は従来の技術に比べて安定しており、読出アクセスタイムの速いワードライン電圧ＶＢＯＯＴを生成することができ、これによりワードラインに印加される電圧Ｗ／Ｌを安定的に得ることができる。
【００６１】
前述した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例はその説明のためのものであり、本発明を制限するものではない。特に、本発明ではクランプ回路部を３つのクランプ回路から構成したが、これは一実施例に過ぎず、それ以上または以下でもよい。これは設計によって様々が変更が可能である。また、本発明は、当技術分野で通常の知識を有する者であれば、本発明の技術的思想から外れない範囲内で様々な実施が可能であることを理解できよう。
【００６２】
【発明の効果】
以上説明したように、本発明では、ブースト電圧を目標値ワードライン電圧に下降させるために、少なくとも一つ以上のクランプ回路を構成し、これらを所望のセンシング区間で独立的に少なくとも一つ以上駆動してブースト電圧を下降させることにより、データ読出動作時、読出アクセスタイムが速く、電流消耗を最小化し、安定したワードライン電圧を生成することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施例に係るブースト回路を説明するために示すブロック図である。
【図２】図１に示したブースト回路の詳細回路図である。
【図３】図１及び図２に示したイネーブル信号（ＥＮ）を発生するためのイネーブル信号発生回路を示す回路図である。
【図４】図１及び図２に示したクランプ回路の第１実施例を示す詳細回路図である。
【図５】図１及び図２に示したクランプ回路の第２実施例を示す詳細回路図である。
【図６】図４及び図５に示したレベルシフタを示す詳細回路図である。
【図７】図１及び図２に示したブースト回路の動作特性を説明するために示した波形図である。
【図８】図７に示した波形図に対応するブースト回路のシミュレーション結果図である。
【図９】一般的なフラッシュメモリ素子の構造を説明するために示す断面図である。
【図１０】一般的なフラッシュメモリ素子のプログラム及び消去動作によるメモリセルのしきい値電圧分布を示す図である。
【図１１】一般的なブースト回路を説明するために示すブロック図である。
【図１２】図１１に示したブースト回路の動作特性を説明するために示した波形図である。
【符号の説明】
１００、１１００　ブースト回路
１１０、１１１０　ブートストラップ回路
１２０、１１２０　基準電圧発生部
１３０、１１３０　クランプ回路部
１３０ａ、１３０ｂ、１３０ｃ　クランプ回路部
３００　イネーブル信号発生回路
４１０ａ、４１０ｂ、４１０ｃ、５１０ａ　電圧分配部
４２０ａ、４２０ｂ、４２０ｃ、５２０ａ　比較部
４３０ａ、４３０ｂ、４３０ｃ、５２０ｃ　電圧降下部
【図１】
2004055111.tif 000005
【図２】
2004055111.tif 000006
【図３】
2004055111.tif 000007
【図４】
2004055111.tif 000008
【図５】
2004055111.tif 000009
【図６】
2004055111.tif 000010
【図７】
2004055111.tif 000011
【図８】
2004055111.tif 000012
【図９】
2004055111.tif 000013
【図１０】
2004055111.tif 000014
【図１１】
2004055111.tif 000015
【図１２】
2004055111.tif 000016