(57)【要約】【課題】メモリ装置４が内部動作中になると、テスタ２が待機状態に移行し、この間、フラッシュメモリ１１以外のブロック（例えば、ＬＳＩ１に搭載されているＲＡＭ）の良品判定を実施することができない。このため、テスタ２のテスト効率が劣化するなどの課題があった。【解決手段】処理実行部３２が書込処理又は消去処理を開始すると、その書込処理又は消去処理が完了するまでの間、ＲＡＭ３７に対してコマンドを発行して、そのＲＡＭ３７の読み出しテストを行う。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
メモリの製品検査を実施する際にコマンドを発行するコマンド発行手段と、上記コマンド発行手段からコマンドの発行を受けると、そのコマンドに応じて上記メモリに対するデータの書込処理又は消去処理を実行する処理実行手段と、上記処理実行手段による処理の動作判定を実施する動作判定手段とを備えた半導体集積回路において、上記コマンド発行手段は上記処理実行手段が書込処理又は消去処理を開始すると、その書込処理又は消去処理が完了するまでの間、上記メモリ以外のその他の回路ブロックに対してコマンドを発行して、上記その他の回路ブロックのテストを行うことを特徴とする半導体集積回路。
【請求項２】
コマンド発行手段は、処理実行手段が書込処理又は消去処理を開始すると、上記処理実行手段を内部バスと切り離して、メモリ以外のその他の回路ブロックを内部バスに接続することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
上記メモリは、フラッシュメモリであることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
コマンド発行手段は、処理実行手段が書込処理又は消去処理を開始すると、上記処理実行手段を内部バスと切り離して、ＲＡＭに対してコマンドを発行して、そのＲＡＭの読み出しテストを実施することを特徴とする請求項１または請求項３記載の半導体集積回路。
【請求項５】
コマンド発行手段は、処理実行手段が書込処理又は消去処理を開始すると、上記処理実行手段を内部バスと切り離して、タイマーに対してコマンドを発行して、そのタイマーのカウントテストを実施することを特徴とする請求項１または請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的に書換可能なメモリを内蔵している半導体集積回路に関するものである。
【０００２】
【従来の技術】
図５は従来の半導体集積回路を示す構成図であり、図において、１はＬＳＩ、２はフラッシュメモリ１１の製品検査を実施する際にコマンドを発行するテスタ、３はＬＳＩ１の内部バス、４はフラッシュメモリ１１のテスト機能を有するメモリ装置、１１は電気的に書換可能なフラッシュメモリ、１２はテスタ２からコマンドの発行を受けると、そのコマンドに応じてフラッシュメモリ１１に対するデータの書込処理又は消去処理を実行する処理実行部、１３は処理実行部１２による処理の動作判定を実施し、その判定結果をステータスレジスタ１４に格納する動作判定部、１４は動作判定部１３の判定結果を格納するステータスレジスタである。
【０００３】
次に動作について説明する。
フラッシュメモリ１１の製品検査を実施する場合、図６に示すように、テスタ２が内部バス３を介して、例えば、データの消去を指示するコマンドをメモリ装置４に出力する。
メモリ装置４の処理実行部１２は、テスタ２からデータの消去を指示するコマンドの発行を受けると、そのフラッシュメモリ１１に格納されているデータの消去を実行する。
【０００４】
なお、処理実行部１２は、テスタ２からコマンドの発行を受けると、図６に示すように、内部動作中であることをテスタ２に知らせるため、ライトイネーブル信号ＷＥＢの立ち上がりに同期して、レディ／ビジー信号の信号レベルをＨレベルからＬレベルに遷移させる。
テスタ２は、レディ／ビジー信号の信号レベルがＨレベルからＬレベルに遷移すると、メモリ装置４が内部動作中であることを認識して待機状態となる。
【０００５】
メモリ装置４の動作判定部１３は、処理実行部１２がデータの消去を開始すると、例えば、ベリファイチェック等を実施することにより、処理実行部１２による処理の動作判定を実施して、その判定結果をステータスレジスタ１４に格納する。例えば、処理実行部１２による処理の動作が正常である場合、フラッシュメモリ１１が良品であることを示す“８０”のコードを判定結果としてステータスレジスタ１４に格納する。一方、処理実行部１２による処理の動作が正常でない場合、フラッシュメモリ１１が不良品であることを示す“Ａ０”のコードを判定結果としてステータスレジスタ１４に格納する。
【０００６】
なお、処理実行部１２は、動作判定部１３の動作判定が完了すると、図６に示すように、非動作中であることをテスタ２に知らせるためレディ／ビジー信号の信号レベルをＬレベルからＨレベルに遷移させる。
テスタ２は、レディ／ビジー信号の信号レベルがＬレベルからＨレベルに遷移すると、Ｌレベルのアウトプットイネーブル信号ＯＥＢをメモリ装置４に出力することにより、ステータスレジスタ１４に格納されている判定結果を読み出して、フラッシュメモリ１１が良品であるか、不良品であるかを判定する。
【０００７】
ここで、メモリ装置４の内部動作時間は、コマンドの種類によっても異なるが、例えば、コマンドがデータの消去を指示するコマンドである場合、フラッシュメモリ１１の全領域が５１２Ｋバイト程度であるとすると、数秒程度（約４〜５秒）の時間になる。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、メモリ装置４が内部動作中になると、テスタ２が待機状態に移行し、この間、フラッシュメモリ１１以外のブロック（例えば、ＬＳＩ１に搭載されているＲＡＭ）の良品判定を実施することができない。このため、テスタ２のテスト効率が劣化するなどの課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、テスタのテスト効率を高めることができる半導体集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体集積回路は、処理実行手段が書込処理又は消去処理を開始すると、その書込処理又は消去処理が完了するまでの間、メモリ以外のその他の回路ブロックに対してコマンドを発行して、その他の回路ブロックのテストを行うようにしたものである。
【００１１】
この発明に係る半導体集積回路は、処理実行手段が書込処理又は消去処理を開始すると、処理実行手段を内部バスと切り離して、メモリ以外のその他の回路ブロックを内部バスに接続するようにしたものである。
【００１２】
この発明に係る半導体集積回路は、メモリがフラッシュメモリであるようにしたものである。
【００１３】
この発明に係る半導体集積回路は、処理実行手段が書込処理又は消去処理を開始すると、その処理実行手段を内部バスと切り離して、ＲＡＭに対してコマンドを発行して、そのＲＡＭの読み出しテストを実施するようにしたものである。
【００１４】
この発明に係る半導体集積回路は、処理実行手段が書込処理又は消去処理を開始すると、その処理実行手段を内部バスと切り離して、タイマーに対してコマンドを発行して、そのタイマーのカウントテストを実施するようにしたものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路を示す構成図であり、図において、２１はＬＳＩ、２２はフラッシュメモリ３１の製品検査を実施する際にコマンドを発行し、また、メモリ装置２４が内部動作中になるとＲＡＭ３７にコマンドを発行して、そのＲＡＭ３７の読み出しテストを実施するテスタ（コマンド発行手段）、２３はＬＳＩ２１の内部バス、２４はフラッシュメモリ３１のテスト機能を有するメモリ装置、３１は電気的に書換可能なフラッシュメモリ（メモリ）である。
【００１６】
３２はテスタ２２からコマンドの発行を受けると、そのコマンドに応じてフラッシュメモリ３１に対するデータの書込処理又は消去処理を実行する処理実行部（処理実行手段）、３３は処理実行部３２による処理の動作判定を実施し、その判定結果をステータスレジスタ３４に格納する動作判定部（動作判定手段）、３４は動作判定部３３の判定結果を格納するステータスレジスタ、３５はテスタ２２から出力されるバス切換信号の信号レベルがＨレベルのときに限りオン状態になるスイッチ、３６はテスタ２２から出力されるバス切換信号の信号レベルがＬレベルのときに限りオン状態になるスイッチ、３７は第２の検査対象であるＲＡＭ（メモリ以外のその他の回路ブロック）である。
【００１７】
次に動作について説明する。
フラッシュメモリ３１の製品検査を実施する場合、図２に示すように、テスタ２２が内部バス２３を介して、例えば、データの消去を指示するコマンドをメモリ装置２４に出力する。
なお、テスタ２２から出力されるバス切換信号の信号レベルは、レディ／ビジー信号の信号レベルがＨレベルのときはＨレベル、レディ／ビジー信号の信号レベルがＬレベルのときはＬレベルとなるが、この段階では、メモリ装置２４は非動作中であるため、レディ／ビジー信号の信号レベルがＨレベルである。このため、バス切換信号の信号レベルがＨレベルとなり、スイッチ３５がオン状態になるため（スイッチ３６はオフ状態）、テスタ２２により発行されたコマンドは、内部バス２３を介してメモリ装置２４に出力される。
【００１８】
メモリ装置２４の処理実行部３２は、テスタ２２からデータの消去を指示するコマンドの発行を受けると、そのフラッシュメモリ３１に格納されているデータの消去を開始する。なお、テスタ２２からデータの書込を指示するコマンドの発行を受けると、そのフラッシュメモリ３１に対してデータの書込を開始する。
メモリ装置２４の動作判定部３３は、処理実行部３２がデータの消去を開始すると、例えば、ベリファイチェック等を実施することにより、処理実行部３２による処理の動作判定を実施し、その判定結果をステータスレジスタ３４に格納する。例えば、処理実行部３２による処理の動作が正常である場合、フラッシュメモリ３１が良品であることを示す“８０”のコードを判定結果としてステータスレジスタ３４に格納する。一方、処理実行部３２による処理の動作が正常でない場合、フラッシュメモリ３１が不良品であることを示す“Ａ０”のコードを判定結果としてステータスレジスタ３４に格納する。
【００１９】
なお、メモリ装置２４の処理実行部３２は、テスタ２２からコマンドの発行を受けると、上述したようにデータの消去を開始するが、この際、内部動作中であることをテスタ２２に知らせるため、ライトイネーブル信号ＷＥＢの立ち上がりに同期して、レディ／ビジー信号の信号レベルをＨレベルからＬレベルに遷移させる。
【００２０】
テスタ２２は、レディ／ビジー信号の信号レベルがＨレベルからＬレベルに遷移すると、メモリ装置２４が内部動作中であることを認識する。
そして、メモリ装置２４が内部動作中であることを認識すると、メモリ装置２４の動作が完了するまでの間、第２の検査対象であるＲＡＭ３７の読み出してテストを行うため、バス切換信号の信号レベルをＬレベルにして、スイッチ３６をオン状態、スイッチ３５をオフ状態にする。
【００２１】
これにより、メモリ装置２４が内部バス２３から切り離されて、ＲＡＭ３７が内部バス２３に接続されるので、テスタ２２は、ＲＡＭ３７にコマンドを発行して、そのＲＡＭ３７の読み出しテストを実施する。
なお、ＲＡＭ３７の読み出しテストは、テスタクロックにもよるが、約数１００ｍｓ〜１秒程度で終了するため、動作判定部３３の動作判定が完了する前に終了することができる。
【００２２】
テスタ２２は、その後、動作判定部３３の動作判定が完了して、処理実行部３２がレディ／ビジー信号の信号レベルをＬレベルからＨレベルに遷移させると、Ｌレベルのアウトプットイネーブル信号ＯＥＢをメモリ装置２４に出力することにより、ステータスレジスタ３４に格納されている判定結果を読み出して、フラッシュメモリ３１が良品であるか、不良品であるかを判定する。
【００２３】
以上で明らかなように、この実施の形態１によれば、処理実行部３２が書込処理又は消去処理を開始すると、その書込処理又は消去処理が完了するまでの間、ＲＡＭ３７に対してコマンドを発行して、そのＲＡＭ３７の読み出しテストを行うように構成したので、テスタ２２のテスト効率を高めることができる効果を奏する。
【００２４】
実施の形態２．
上記実施の形態１では、テスタ２２がレディ／ビジー信号の信号レベルに応じてバス切換信号の信号レベルを変更するものについて示したが、図３に示すように、処理実行部３２から出力されるレディ／ビジー信号をスイッチ３５，３６に与えるようにしてもよい。
これにより、バス切換信号が不要になるため、ＬＳＩ２１とテスタ２２におけるバス切換信号用の専用ピンを削除することができる効果を奏する。
【００２５】
実施の形態３．
上記実施の形態１では、第２の検査対象がＲＡＭ３７であるものについて示したが、図４に示すように、第２の検査対象をタイマー３８としてもよい。
この場合、テスタ２２は、メモリ装置２４が内部動作中になると、タイマー３８に対してコマンドを発行して、そのタイマー３８のカウントテストを実施する。例えば、コマンド発行前後のタイマー３８のカウント値を確認して、正常にカウント値が更新されているか否かを検査する。
この実施の形態３によれば、メモリ装置２４が内部動作中のとき、タイマー３８のカウントテストを実施することができるため、テスタ２２のテスト効率を高めることができる効果を奏する。
【００２６】
【発明の効果】
以上のように、この発明によれば、処理実行手段が書込処理又は消去処理を開始すると、その書込処理又は消去処理が完了するまでの間、メモリ以外のその他の回路ブロックに対してコマンドを発行して、その他の回路ブロックのテストを行うように構成したので、テスタのテスト効率を高めることができる効果がある。
【００２７】
この発明によれば、処理実行手段が書込処理又は消去処理を開始すると、処理実行手段を内部バスと切り離して、メモリ以外のその他の回路ブロックを内部バスに接続するように構成したので、構成の複雑化を招くことなく、メモリ以外のブロックをテストすることができる効果がある。
【００２８】
この発明によれば、メモリがフラッシュメモリであるように構成したので、フラッシュメモリの製品検査を実施することができる効果がある。
【００２９】
この発明によれば、処理実行手段が書込処理又は消去処理を開始すると、その処理実行手段を内部バスと切り離して、ＲＡＭに対してコマンドを発行して、そのＲＡＭの読み出しテストを実施するように構成したので、フラッシュメモリの製品検査の際、ＲＡＭの読み出しテストを実施することができる効果がある。
【００３０】
この発明によれば、処理実行手段が書込処理又は消去処理を開始すると、その処理実行手段を内部バスと切り離して、タイマーに対してコマンドを発行して、そのタイマーのカウントテストを実施するように構成したので、フラッシュメモリの製品検査の際、タイマーのカウントテストを実施することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路を示す構成図である。
【図２】各種信号のタイミングを示す説明図である。
【図３】この発明の実施の形態２による半導体集積回路を示す構成図である。
【図４】この発明の実施の形態３による半導体集積回路を示す構成図である。
【図５】従来の半導体集積回路を示す構成図である。
【図６】各種信号のタイミングを示す説明図である。
【符号の説明】
２１　ＬＳＩ、２２　テスタ（コマンド発行手段）、２３　内部バス、２４　メモリ装置、３１　フラッシュメモリ（メモリ）、３２　処理実行部（処理実行手段）、３３　動作判定部（動作判定手段）、３４　ステータスレジスタ、３５スイッチ、３６　スイッチ、３７　ＲＡＭ（メモリ以外のその他の回路ブロック）、３８　タイマー（メモリ以外のその他の回路ブロック）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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