(57)【要約】【課題】ＥＭＩノイズ低減とリワークビリティを実現する半導体集積回路およびそのレイアウト方法を提供できるようにする。【解決手段】エンベデットアレイ，セルベースＩＣのようなＡＳＩＣ型の半導体集積回路において、ＥＭＩノイズ低減のためのデカップリング容量となり拡散層を共通に使用した電源容量セルと、配線層の変更によりＮＡＮＤ、ＮＯＲ、フリップフロップを含む回路を構成できる機能ブロックセルとを備え、仕様変更等による回路の変更が発生した場合に、配線層のみの変更により、所望のＥＭＩノイズ低減とリワークビリティとをも持たせたことを特徴とする。【選択図】　図１
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【特許請求の範囲】
【請求項１】
エンベデットアレイ，セルベースＩＣのようなＡＳＩＣ型の半導体集積回路において、ＥＭＩノイズ低減のためのデカップリング容量となり拡散層を共通に使用した電源容量セルと、配線層の変更によりＮＡＮＤ、ＮＯＲ、フリップフロップを含む回路を構成できる機能ブロックセルとを備え、仕様変更等による回路の変更が発生した場合に、配線層のみの変更により、所望のＥＭＩノイズ低減とリワークビリティとをも持たせたことを特徴とする半導体集積回路。
【請求項２】
電源容量セルが、ゲート容量からなる請求項１記載の半導体集積回路。
【請求項３】
電源容量セルの敷詰めに際し、チップのデッドスペースとなるコーナーエリアへの優先配置し、チップ中央エリアにリワーク可能となるフィルセルを優先配置した請求項１または２記載の半導体集積回路。
【請求項４】
内部セルにマクロが配置された場合、このマクロの配置に重ならない領域に電源容量セルが配置された請求項１，２または３記載の半導体集積回路。
【請求項５】
電源容量セルが、Ｉ／Ｏセルに添って周回して配置された請求項１，２，３または４記載の半導体集積回路。
【請求項６】
最適マスタ選択と短ＴＡＴ設計を行う半導体集積回路のレイアウト方法において　デカップリング容量となり拡散層を共通に使用した電源容量セルの敷詰めは、ＬＳＩチップのデッドスペースへの優先的な配置を行うことと、そのＬＳＩチップの中央エリアにリワーク可能となる機能ブロックセルの優先的な配置を行うこととし、かつＥＭＩノイズ対策に必要な容量から所定計算式により所望のＥＭＩノイズ低減に必要な容量セル数とリワークの回路変更に必要となるセル数を見積るようにしたことを特徴とする半導体集積回路のレイアウト方法。
【請求項７】
ＥＭＩノイズ低減を見積もる計算式を、ＬＳＩチップの既存の容量値に対するこの既存の容量値と追加できる電源セルで実現できる容量値との和の容量値の比から求め、これら容量値に対する必要な容量セル数とリワークの回路変更分のリワーク可能となるフィルセル数を見積もる請求項６記載の半導体集積回路のレイアウト方法。
【請求項８】
リワーク可能となるフィルセル数が、ＬＳＩチップの既存のフィルセル数と前記リワーク用フィルセル数の全体回路数のうちの割合数との和以上により見積る請求項６または７記載の半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路およびそのレイアウト方法に関し、特にＥＭＩノイズ低減とリワークビリティとをも持たせた半導体集積回路およびそのレイアウト方法に関する。
【０００２】
【従来の技術】
最近は、半導体集積回路（以下ＬＳＩという）におけるＥＭＩノイズ対策が重要となってきており、そのＥＭＣ問題はシステム・装置やボード・プリント基板のレベルで顕在化する。このＬＳＩのエンベデットアレイやセルベースＩＣ，スタンダードセルにおいては、デカップリングコンデンサを配置してＥＭＩノイズの低減を図ることができる。従来技術として、機能ブロックセル（ロジックゲートセル）を配置しないエリアに対し、電源容量セルを可能な限り配置していた。
【０００３】
図６は従来技術の公知例（特開２０００−２７７６１８号公報「ＬＳＩ配置方法」）を示す配置図である。この図６は、ＬＳＩチップの一部を示したものであり、機能ブロックセル（ロジックゲートセル）１１には、ユーザー回路であるＮＡＮＤ，ＮＯＲ，フリップ・フロップ等のユーザー回路が構成され、残ったエリアには電源容量セル１２を敷詰めていた。
【０００４】
続いて、従来の最適マスタ見積り方法を、図７のフロー図により説明する。まずその構成を説明する。ステップＳ１は回路規模の設定し、ステップＳ２は最適マスタの選択をし、ステップＳ３はチップサイズの設定、ステップＳ４はマスタの既存容量Ｃ１と搭載可能容量Ｃ３との設定、ステップＳ５はＥＭＩノイズ低減の目標値の設定で、その初期値は１５ｄＢとする。
【０００５】
ステップＳ６は所望のＥＭＩノイズ低減の為の容量セルによる容量Ｃ２の計算であり、その計算式は後述する。ステップＳ７は前記容量Ｃ２の設定、ステップＳ８はその容量Ｃ２および前記搭載可能容量Ｃ３のセル数計算で、各々容量Ｃ２のセル数はＣｅ２、容量Ｃ３のセル数はＣｅ３とする。
【０００６】
ステップＳ９は、前記セル数Ｃｅ２とセル数Ｃｅ３との大小を比較し、該当マスタで搭載可能かどうかを判断する。もし、セル数Ｃｅ２＜セル数Ｃｅ３で、セル数Ｃｅ２がセル数Ｃｅ３よりも小さいことを満足すれば、ステップＳ１０に進み、満足出来なければステップＳ２に戻り、再び最適マスタの選択を行う。最後に、ステップＳ１０はステップＳ１からＳ９の最適マスタ選択完了に伴い、次のＳＴＥＰ（配置配線）へと進む。
【０００７】
次に、ＥＭＩノイズ低減の計算式（概算値）を説明する。式中の容量Ｃ１は既存の容量値（ｐＦ）を示し、Ｃ２は電源容量セルにて実現される追加容量値（ｐＦ）を示す。
【０００８】
ＥＭＩノイズ低減値＝２０・ｌｏｇ×　（Ｃ１＋Ｃ２）　／Ｃ１　［ｄΒ］
この式から分かるように追加容量Ｃ２を大きくすることにより、ＥＭＩノイズの低減が図られる。この追加容量Ｃ２を大きくする為には、１セル当りの容量値が大きい容量セルとする必要があり、専用の容量セルを下地（ゲートポリ−拡散層間）で構成する。
【０００９】
この容量は、アルミ間容量やポリシリコンのポリシリ間の容量も考えられるが、自動配線の妨げるなるため、通常ゲート容量が多用される。また、ゲート容量はポリシリコンゲートと拡散層および内部セルに、予め碁盤目状（メッシュ状）に敷設させている電源ＶＤＤ・接地ＧＮＤ（ＶＳＳ）の配線に対し、ビアホールを採り接続させるだけで構成できる。従って、自動配線の妨げとならず、容量セルの上に配線層を自動配線することが可能である。
【００１０】
また、ゲート容量は平行平板コンデンサの絶縁物となる酸化膜圧が、アルミ配線間やポリシリ配線間の層間膜に比べ非常に薄いため、容量に対する対面積が小さくでき効率的である。
【００１１】
この容量セルで構成させるゲート容量は、ゲートを太らせ容量を大きくし専用設計されている。この構成の一例としては、ＭＯＳトランジスタの場合、０．０３４ｐＦ程度であるところ、同一セル数で６〜７倍となる０．２２８ｐＦ程度の容量値を確保することができる。
【００１２】
【発明が解決しようとする課題】
上述したとおり従来技術では、ＥＭＩノイズ低減のみに着目すると、電源容量セルをより多く配置する方が効果的であり、選択したマスタに搭載可能な限り電源容量セルを配置していた。しかし、この場合、ユーザ回路に変更があった場合に拡散層からの変更が必要となり、リワークビリティがなくなるという問題があった。
【００１３】
この問題点が生じる理由は、容量値の大きい容量セルは専用のセルであるため、マスク発注後にユーザ回路の変更があった場合には配線層のマスクのみでは変更できないからである。
【００１４】
また、上地切換えで機能ブロックセルとなるＦＩＬＬ（フィル）セルを配置することにより、ユーザ回路変更に対応できるが、リワークの場合、変更前回路に対し変更後回路でのタイミング調整を取る必要があり、適切な配置方法がなく対応が困難であった。なお、このＦＩＬＬ（フィル）セルとは、配線層の変更により、ＮＡＮＤ，ＮＯＲ、フリッププロップ等の機能ブロックとなるセルのことである。
【００１５】
そこで、どのレイアウト位置に配置された回路からも等間隔となる中央エリアにＦＩＬＬセルを配置することにより、リワークビリティを確保することができる。
【００１６】
本発明の目的は、以上の問題点を解決し、ＥＭＩノイズ低減とリワークビリティを実現する半導体集積回路及びレイアウト方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の構成は、エンベデットアレイ，セルベースＩＣ等のＡＳＩＣ型半導体集積回路において、ＥＭＩノイズ低減のためのデカップリング容量となり拡散層を共通に使用した電源容量セルと、配線層の変更によりＮＡＮＤ、ＮＯＲ、フリップフロップを含む回路が構成できる機能ブロックセルを備え、仕様変更等による回路の変更が発生した場合に、配線層のみの変更により所望のＥＭＩノイズ低減とリワークビリティとを持たせたことを特徴とする。
【００１８】
本発明において、電源容量セルが、ゲート容量からなることができ、また、電源容量セルの敷詰めに際し、チップのデッドスペースとなるコーナーエリアへの優先配置し、チップ中央エリアにリワーク可能となるフィルセルを優先配置したり、さらに、内部セルにマクロが配置された場合、このマクロの配置に重ならない領域に電源容量セルを配置したり、電源容量セルが、Ｉ／Ｏセルに添って周回して配置されたりすることができる。
【００１９】
また、本発明の他の構成は、最適マスタ選択と短ＴＡＴ設計を行う半導体集積回路のレイアウト方法において　デカップリング容量となり拡散層を共通に使用した電源容量セルの敷詰めは、ＬＳＩチップのデッドスペースへの優先的な配置を行うことと、そのＬＳＩチップの中央エリアにリワーク可能となる機能ブロックセルの優先的な配置を行うこととし、かつＥＭＩノイズ対策に必要な容量から所定計算式により所望のＥＭＩノイズ低減に必要な容量セル数とリワークの回路変更に必要となるセル数を見積るようにしたことを特徴とする。
【００２０】
本発明において、ＥＭＩノイズ低減を見積もる計算式を、ＬＳＩチップの既存の容量値に対するこの既存の容量値と追加できる電源セルで実現できる容量値との和の容量値の比から求め、これら容量値に対する必要な容量セル数とリワークの回路変更分のリワーク可能となるフィルセル数を見積もることができ、また、リワーク可能となるフィルセル数が、ＬＳＩチップの既存のフィルセル数と前記リワーク用フィルセル数の全体回路数のうちの割合数との和以上により見積ることができる。
【００２１】
【発明の実施の形態】
次に、発明の実施の形態ついて図面により説明する。図１は本発明の一実施形態のフローチャートを示す。まず、その構成を説明する。本実施形態は、従来例の図７のフローチャートに対して、ステップＳ１１，Ｓ１２が付加されたものである。
【００２２】
ステップＳ１は回路規模の設定、ステップＳ２は最適マスタの選択。ステップＳ３はチップサイズの設定、ステップＳ４はマスタの既存容量Ｃ１と搭載可能容量Ｃ３との設定、ステップＳ５はＥＭＩノイズ低減の目標値の設定、その初期値は１５ｄＢとする。ステップＳ６は所望のＥＭＩノイズ低減の為の容量セルによる容量Ｃ２の計算で、そのＥＭＩノイズの計算式は発明の従来技術と同様であり、容量値の比を計算しているが、その他の要因、例えば、ＶＤＤ，ＧＮＤ本数や電源分離の有無を項として加えることも出来る。
【００２３】
ステップＳ７は容量Ｃ２の設定、ステップＳ８は容量Ｃ２および容量Ｃ３のセル数計算であり、各々容量Ｃ２のセル数はＣｅ２、容量Ｃ３のセル数はＣｅ３である。ステップＳ９はセル数Ｃｅ２とセル数Ｃｅ３との大小を比較し、該当マスタで搭載可能かどうかを判断する。もし、セル数Ｃｅ２＜セル数Ｃｅ３を満足すれば、追加したステップＳ１１に進み、満足出来なければステップＳ２に戻り再び最適マスタの選択を行う。
【００２４】
ステップＳ１１はリワーク用ゲート数の設定で、その初期値は１０％とする。ステップＳ１２は、セル数Ｃｅ３が、判定式（Ｃｅ３×０．１）＋Ｃｅ２＜Ｃｅ３を満足すればステップＳ１０に進み、満足できなければステップＳ２に戻り、再び最適マスタの選択を行う。ここで、最後にステップＳ１０は、ステップＳ１からステップＳ９の最適マスタ選択完了に伴い、次のＳＴＥＰ（配置配線）へ進む。
【００２５】
次に図１のフローで実現される半導体集積回路（ＬＳＩ）の例を、図２のＬＳＩの平面図を用いて説明する。このＬＳＩは、Ｉ／Ｏバッファ１と内部セル３を持ち構成されるＬＳＩチップ２において、容量セル４とＦＩＬＬ（フィル）セル５とを配置している。容量セル４は、電源ＶＤＤ−接地ＧＮＤ（ＶＳＳ）間にコンデンサを構成したもので、ＥＭＩノイズを低減させる目的がある。ＦＩＬＬ（フィル）セル５は、配線層の接続を変更することにより、ＮＡＮＤ、ＮＯＲ、フリップフロップ等の回路が構成できる機能ブロックセルとなる。次に、内部セル３を説明する。内部セル３にはユーザー回路を構成するが、未使用セルには容量セル４、またはＦＩＬＬ（フィル）セル５を配置する。
【００２６】
さらに、図１の実施例のフローチャートの動作を説明する。まず、ステップＳ１からステップＳ３において、ユーザーの回路規模が設定されれば、マスタが設定され、続いてチップサイズと前記容量Ｃ１，Ｃ３が設定される。ステップＳ５からステップＳ７において、所望のＥＭＩノイズ低減目標値が設定されれば、前記目標値が実現出来る容量Ｃ２が設定される。さらに、ステップＳ８からＳ９において、容量を構成するセル数の換算を行い、配置可能かどうかを判定する。以上、ステップＳ１〜ステップＳ９は従来と同一フローである。
【００２７】
本発明の実施形態は、ステップＳ１１，Ｓ１２を特徴とし、ステップＳ１１はリワーク用のゲート数を見積り設定するが、ステップＳ１２は、例えばリワーク用ゲート数が全体回路の１０％を占める場合には、（Ｃｅ３×０．１）＋Ｃｅ２≦Ｃｅ３の判定式により配置可能かどうか最終判定を行う。
【００２８】
次に、図２の配置の具体例を用いて、本実施形態の使用方法を説明する。ユーザー回路にリワーク用ゲートを全体回路の１０％分埋め込んでおくとする。リワークは、どこに配置された回路に変更があるかどうか、分らないため、どの回路からも等間隔となる中央エリアを選び配置を行う。
【００２９】
なお、内部セル３が機能ブロックセルと、容量セル４とで構成される理由を説明する。内部セル３の全てのセルをユーザー回路とすることは、ユーザー回路同士やユーザー回路とＩ／Ｏバッファとの配線が実現困難となり、最悪未配線となるため、実際の配線性も考慮した場合の使用可能なセル数には限界がある。
【００３０】
この使用可能なセル数の限界は、ユーザー回路の構成や配線層として何層アルミまで使用できるかにより異なってくる。一般に、内部セル３の領域に対してセルを配置できる面積は通常５０〜６０％と言われている。従って、内部セル３には、ユーザー回路が全体の５０〜６０％のセルを占め、残りの４０〜５０％のセルに対しては、容量セル４を追加配置することが可能である。
【００３１】
このＥＭＩノイズ低減は、概ね既存の容量値に対し追加容量を幾らくらいに出来るかにより決まる。この時に追加容量値はデッドスペースとなるコーナー部に配置した図２に示す容量セル４と内部セル３の４０〜５０％を占める容量セル４の合計が追加容量値となる。
【００３２】
本発明の実施形態を使用した場合の最適マスタ選択の具体例を、次の表１に示す。
【００３３】
【表１】
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【００３４】
この表１に示すように、マスタ１では、セル数Ｃｅ３＜セル数Ｃｅ２のため、所望のＥＭＩノイズ低減が不可能となるが、マスタ２では、セル数Ｃｅ３＞セル数Ｃｅ２のため、所望のＥＭＩノイズ低減が可能であり、Ｃｅ３−Ｃｅ２＝７８９４９（Ｃｅｌｌ）分のＦＩＬＬ（フィル）セルが配置可能となり、リワークビリティを持たせることができる。
【００３５】
図３は本発明の第２の実施形態の平面図である。図３は、図２と比較して、マクロ６を配置した場合の例である。容量セル４、ＦＩＬＬ（フィル）セル５を配置し、内部セル３には、ユーザー回路及び容量セルを配置することは、図２の場合と同様である。ＦＩＬＬ（フィル）セル５の配置は、マクロ６の配置と重ならないようにし、かつＥＭＩノイズ計算式の必要セル数を満たしていれば構わない。また、リワークビリティを考慮していれば、如何様にも配置位置及び配置セル数を変更しても構わない。
【００３６】
図４は本発明の第３の実施形態の平面図である。この実施形態では、容量セル４を、図２の配置より増加させ、ＦＩＬＬ（フィル）セル５の配置セル数を減少させた場合の実施形態である。
【００３７】
図５は本発明の第４の実施形態の平面図である。この実施形態では、容量セル４をＩ／Ｏバッファに添い周回させると共に、セル数を増加させた場合の例である。この場合、ＦＩＬＬ（フィル）セル５は中央エリアを４分割して配置させている。このＦＩＬＬ（フィル）セル５は、前記計算式の必要セルを満たしていれば、如何様にも分割配置しても構わない。
【００３８】
以上本発明の各実施形態について説明したが、本発明は、これら実施形態に限定されるものではなく、種々の様態を採ることができる。例えば、上記実施形態では、容量セル４の構成を内部セル３の領域にのみ配置させたが、Ｉ／Ｏバッファ１の領域の一部に容量セル４を構成し、そのＩ／Ｏバッファに構成した容量セルと内部セルに構成した容量セルとの合成容量により、デカップリングコンデンサを実現するようにしてもよい。
【００３９】
【発明の効果】
以上説明したように、本発明の構成によれば、中央エリアにＦＩＬＬ（フィル）セルを優先配置しているため、どの回路に変更が生じた場合にもリワークビリティを持たせることができるという効果がある。また、タイミング等が完全には確定しない状態であっても回路規模が増加することが無い場合ならば、拡散層の先行マスク発注が出来るという利点があり、この先行マスクの発注により、拡散層の製造が停滞なく行え、ＥＳ出荷までの期間を短縮することが可能であるという効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明するフローチャート。
【図２】図１の実施形態のレイアウトを説明する平面図。
【図３】本発明の第２の実施形態のレイアウトを説明する平面図。
【図４】本発明の第３の実施形態のレイアウトを説明する平面図。
【図５】本発明の第３の実施形態のレイアウトを説明する平面図。
【図６】従来例のレイアウトを説明する平面図。
【図７】従来例のレイアウトを説明するフローチャート。
【符号の説明】
１　　Ｉ／Ｏバッファ
２　　ＬＳＩチップ
３　　内部セル
４　　容量セル
５　　フィル（ＦＩＬＬ）セル
６　　マクロ
１１　　機能ブロックセル（ロジックゲートセル）
１２　　電源容量セル
Ｃ１　　マスタの既存容量
Ｃ２　　所望のＥＭＩ　ノイズ低減の為の容量セルによる容量
Ｃ３　　搭載可能容量
Ｃｅ２　　Ｃ２容量セルによる容量分のセル数
Ｃｅ３　　Ｃ３搭載可能容量分のセル数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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