(57)【要約】【課題】不揮発性半導体メモリにおいて、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮する。【解決手段】コントロールゲートとフローティングゲートを有して、フローティングゲートへの電子の注入とフローティングゲートからの電子の放出によってデータを記憶するメモリ素子を設けた不揮発性半導体メモリにおいて、メモリ素子のドレインに供給されるドレイン電流を検出する電流検出回路と、メモリ素子のコントロールゲートに供給されるコントロールゲート電圧を、電流検出回路が検出したドレイン電流に従って制御する電圧制御回路とを備える。【選択図】　　　　図１
2004055012.tif 000002
【特許請求の範囲】
【請求項１】
コントロールゲートとフローティングゲートを有して、前記フローティングゲートへの電子の注入と前記フローティングゲートからの電子の放出によってデータを記憶するメモリ素子を設けた不揮発性半導体メモリにおいて、
前記メモリ素子のドレインに供給されるドレイン電流を検出する電流検出回路と、前記メモリ素子の前記コントロールゲートに供給されるコントロールゲート電圧を、前記電流検出回路が検出した前記ドレイン電流に従って制御する電圧制御回路とを備えることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記電流検出回路が、前記ドレイン電流を電圧に変換した信号を検出し、又、前記電流検出回路の前記信号が２値であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記電流検出回路が、前記ドレイン電流を電圧に変換した信号を検出し、又、前記電流検出回路の前記信号が３値以上であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
前記電流検出回路が、前記ドレイン電流を制御電流に変換して前記制御電流を出力する変換回路を備えることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
前記変換回路がカレントミラー回路を備えることを特徴とする請求項４に記載の不揮発性半導体メモリ。
【請求項６】
前記電圧制御回路が、前記電流検出回路の出力を受けて第１内部電位を発生する基準電位発生回路と、第１電源電位を受けて、前記第１内部電位に従って前記電圧制御回路の出力ノードに第２内部電位を介して第３内部電位を出力するアンプ回路とを備え、又、前記アンプ回路は、前記第１内部電位を受けて前記第２内部電位を出力する基準電位入力部と、前記第２内部電位を受けて、前記出力ノードの前記第３内部電位を駆動する駆動部とを備え、更に、前記基準電位入力部は、第１内部電位がソースに接続されていると共にドレインとゲートが前記第２内部電位に接続されている第１電界効果トランジスタと、所定電源電位が印加される第１内部ノードと前記第１電界効果トランジスタの間に設けられ、第１バイアス電流を前記第１電界効果トランジスタに供給する第１電流源とを備える一方、前記駆動部は、前記第１電界効果トランジスタのゲートにゲートが接続されていると共に前記所定電源電位が与えられる第２内部ノードと前記出力ノードを結ぶ経路上に設けられている第２電界効果トランジスタを備えることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項７】
前記第１内部ノードと前記第２内部ノードが前記第１電源電位に接続され、又、前記基準電位入力部は、前記第１内部電位がソースに接続されていると共にドレインとゲートが第４内部電位に接続される第３電界効果トランジスタと、接地ノードと前記第３電界効果トランジスタの間に設けられ、第２バイアス電流を前記第３電界効果トランジスタに供給する第２電流源とを更に備える一方、前記駆動部は、前記第３電界効果トランジスタのゲートにゲートが接続されていると共に前記接地ノードと前記出力ノードを結ぶ経路上に設けられている第４電界効果トランジスタを更に備えることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項８】
前記第１電界効果トランジスタと前記第２電界効果トランジスタがＮチャネルＭＯＳトランジスタである一方、前記第３電界効果トランジスタと前記第４電界効果トランジスタがＰチャネルＭＯＳトランジスタであることを特徴とする請求項７に記載の不揮発性半導体メモリ。
【請求項９】
前記第１内部ノードと前記第２内部ノードが前記第１電源電位に接続され、又、前記基準電位入力部は、前記第１電界効果トランジスタのソースから接地ノードに向けて前記第１バイアス電流を流す第２電流源を更に備える一方、前記駆動部は、前記出力ノードから前記接地ノードに向けて第２バイアス電流を流す第３電流源を更に備えることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１０】
前記第１電界効果トランジスタと前記第２電界効果トランジスタがＮチャネルＭＯＳトランジスタであることを特徴とする請求項９に記載の不揮発性半導体メモリ。
【請求項１１】
前記第１内部ノードと前記第２内部ノードが接地ノードと接続され、又、前記基準電位入力部は、前記第１電源電位が印加されるノードから前記第１電界効果トランジスタのソースに向けて前記第１バイアス電流を流す第２電流源を更に備える一方、前記駆動部は、前記電源電位が印加されるノードから出力ノードにむけて第２バイアス電流を流す第３電流源を更に備えることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１２】
前記第１電界効果トランジスタと前記第２電界効果トランジスタがＰチャネルＭＯＳトランジスタであることを特徴とする請求項１１に記載の不揮発性半導体メモリ。
【請求項１３】
前記駆動部が、前記第２内部ノードと前記出力ノードを結ぶ経路上に前記第２電界効果トランジスタと直列に設けられると共に前記第２電界効果トランジスタに流れる電流を所定値に制限する電流制限回路を更に備えることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１４】
前記駆動部が、前記第２内部ノードと前記出力ノードを結ぶ経路上に前記第２電界効果トランジスタと直列に設けられると共にダイオード接続された第５電界効果トランジスタを更に備えることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１５】
前記基準電位発生回路が、前記第１電源電位と接地電位の間を分圧して複数の分圧ノードに出力する分圧回路と、前記分圧回路の出力を受けて、前記電流検出回路の前記出力に従って前記分圧ノードの電位の一つを選択して出力する選択回路とを備えることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１６】
前記基準電位発生回路が、前記第１電源電位と前記基準電位発生回路の出力の間に接続された第６電界効果トランジスタと、接地電位と前記基準電位発生回路の前記出力の間に接続された第７電界効果トランジスタとを備えると共に、前記電流検出回路の前記出力に従って前記第６電界効果トランジスタと前記第７電界効果トランジスタの夫々のゲート電圧を制御することを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１７】
前記基準電位発生回路が、前記第１電源電位と前記基準電位発生回路の出力の間に接続されて前記基準電位発生回路の前記出力に電流を供給する手段と、前記電流検出回路の前記出力を基準電位発生回路の前記出力に供給する手段とを備えることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１８】
前記第１電源電位が内部回路によって発生されることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１９】
前記第１電源電位が、前記ドレイン電流を前記メモリ素子の前記ドレインに供給する回路によって発生されることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に不揮発性半導体メモリに関し、特に、不揮発性半導体メモリにおけるデータの書込みと消去の回路構成に関する。
【０００２】
【従来の技術】
図１０は、従来のＥＥＰＲＯＭのメモリセル回路を示す。このメモリセル回路は、メモリセル２２１〜２２３とその周辺回路を含み、次に、周辺回路は、ワード線２２４、ソース線２２５、電源線２２６、ビット線２２７〜２２９、ビット線ドライバ２３０〜２３２、データラッチ回路２３３〜２３５、ワード線ドライバ２３６とデータ線２３７を備える。図１０において、メモリセル２２１〜２２３の各々は、ソースとドレインを結ぶチャネル上にフローティングゲートＦＧを形成し、その上にチャネルの電位を制御するためのコントロールゲートＣＧを形成したＭＯＳトランジスタで構成されている。
【０００３】
ワード線２２４はメモリセル２２１〜２２３のコントロールゲートＣＧに接続されており、ワード線２２４の電位がワード線ドライバ２３６によって変化させられる。ソース線２２５はメモリセル２２１〜２２３のソースに接続され、又、ソース線２２５の末端は接地されている。ビット線２２７〜２２９は、メモリセル２２１〜２２３の夫々のドレインに接続されており、メモリセル２２１〜２２３は、ビット線２２７〜２２９を通じて周辺回路とのデータのやり取りを行う。ビット線ドライバ２３０〜２３２は、電源線２２６を通じて供給される高電圧Ｖｐｐを用いて、データラッチ回路２３３〜２３５のデータに応じた出力をビット線２２７〜２２９に印加する。外部とのデータをやり取りするためのデータ線２３７は、外部とのデータ入出力ポート（不図示）とデータラッチ回路２３３〜２３５を接続する。
【０００４】
図１０の従来のＥＥＰＲＯＭにおいてメモリセル２２１〜２２３の内の一つ、例えば、メモリセル２２１にデータを書込む時、まずデータをデータ入出力ポートからデータ線２３７を通じて全てのデータラッチ回路２３３〜２３５にラッチする。次に、書込みを行うデータセル２２１が接続されたビット線２２７の電位がビット線ドライバ２３０によって上げられ、ワード線２２４の電位がワード線ドライバ２３６によって上げられる。その間、ソース線２２５の電位はグランドレベルに保たれているので、メモリセル２２１のソースードレイン間に高電圧が印加され、その高電界によってチャネルにホットエレクトロンが発生する。
【０００５】
ホットエレクトロンはメモリセル２２１のフローティングゲートＦＧの高電位に引かれてフローティングゲートＦＧに注入され、メモリセル２２１のソースードレイン間電流が流れ始めるゲート電圧閾値が上昇する。メモリセル２２１のゲート電圧閾値が所望の値に達した時、ワード線２２４と書込みを行うメモリセル２２１が接続されたビット線２２７の電位を下げ、書込みを完了させる。
【０００６】
従来のＥＥＰＲＯＭにおける以上のような書込み動作において、ホットエレクトロンを発生させてメモリセルのゲート電圧閾値を所望の値まで上昇させることに要する後半の時間に比べ、データラッチに要する前半の時間がはるかに短いので、図１０に示すような回路を使って、なるべく多くのメモリセルに同時にデータを書込むことで単位データ量あたりの書込み時間を減らし、使い勝手を向上させている。
【０００７】
しかしながら、上記の従来のＥＥＰＲＯＭでは、データを同時に書込むメモリセルの個数の増加に伴い、メモリセルに流れる電流が書込み開始直後に増加して、電流ピークが発生する。従って、ソース線２２５及び電源線２２６の電流容量を上記電流ピークに対応して大きく設計する必要がある。更に、ビット線２２７〜２２９に供給する高電圧Ｖｐｐを内部発生させる場合、昇圧回路の昇圧能力も上記電流ピークに対応して大きく設計する必要がある。その結果、これらの設計条件が、微細化と低電源電圧化という近年の産業界の傾向に反するという問題が生じる。
【０００８】
そこで、書込みに要する電流ピークを下げるために、特開２００１−１５７１６号公報が、図１１に示すように、メモリセルのドレインに供給するドレイン電流を所定値に制限する定電流素子２４０を高電圧Ｖｐｐの電源と電源線２２６の間に挿入した半導体記憶装置を提案している。
【０００９】
しかしながら、メモリセルのドレインに供給すべきドレイン電流は、メモリセルの特性のばらつき等で変動する。従って、上記公報の公知半導体記憶装置では、定電流素子２４０が制限する電流の所定値が最適でない場合、書込みに要する電流ピークを下げることができないと共に、ホットエレクトロンの発生効率を増加することができないという不具合を招く。
【００１０】
更に、特開平１１−１２６４８７号公報は、メモリセルのドレインに供給される書込み用のドレイン電圧を、メモリセルのドレインに供給されるドレイン電流に従って変化させることにより、メモリセルのしきい値電圧の正確な制御を高速に行うと共にメモリセルの劣化を防止する不揮発性半導体メモリを開示している。しかしながら、この公報の先行不揮発性半導体メモリは、ドレイン電圧をドレイン電流に従って変化させるのに対し、この発明の不揮発性半導体メモリは、メモリセルのコントロールゲートに供給されるコントロールゲート電圧をドレイン電流に従って変化させる点で、この公報の先行不揮発性半導体メモリはこの発明の不揮発性半導体メモリと異なる。
【００１１】
【発明が解決しようとする課題】
この発明は、従来技術の上記問題点を解決するためになされたもので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる不揮発性半導体メモリを提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明の上記目的を達成するために、この発明の不揮発性半導体メモリは、メモリセルのコントロールゲートに供給されるコントロールゲート電圧を、メモリセルのドレインに供給されるドレイン電流に従って制御する。
【００１３】
請求項１にかかる不揮発性半導体メモリは、コントロールゲートとフローティングゲートを有して、前記フローティングゲートへの電子の注入と前記フローティングゲートからの電子の放出によってデータを記憶するメモリ素子を設けた不揮発性半導体メモリにおいて、前記メモリ素子のドレインに供給されるドレイン電流を検出する電流検出回路と、前記メモリ素子の前記コントロールゲートに供給されるコントロールゲート電圧を、前記電流検出回路が検出した前記ドレイン電流に従って制御する電圧制御回路とを備えるものである。
【００１４】
請求項２にかかる不揮発性半導体メモリは、前記電流検出回路が、前記ドレイン電流を電圧に変換した信号を検出し、又、前記電流検出回路の前記信号が２値であるものである。
【００１５】
請求項３にかかる不揮発性半導体メモリは、前記電流検出回路が、前記ドレイン電流を電圧に変換した信号を検出し、又、前記電流検出回路の前記信号が３値以上であるものである。
【００１６】
請求項４にかかる不揮発性半導体メモリは、前記電流検出回路が、前記ドレイン電流を制御電流に変換して前記制御電流を出力する変換回路を備えるものである。
【００１７】
請求項５にかかる不揮発性半導体メモリは、前記変換回路がカレントミラー回路を備えるものである。
【００１８】
請求項６にかかる不揮発性半導体メモリは、前記電圧制御回路が、前記電流検出回路の出力を受けて第１内部電位を発生する基準電位発生回路と、第１電源電位を受けて、前記第１内部電位に従って前記電圧制御回路の出力ノードに第２内部電位を介して第３内部電位を出力するアンプ回路とを備え、又、前記アンプ回路は、前記第１内部電位を受けて前記第２内部電位を出力する基準電位入力部と、前記第２内部電位を受けて、前記出力ノードの前記第３内部電位を駆動する駆動部とを備え、更に、前記基準電位入力部は、第１内部電位がソースに接続されていると共にドレインとゲートが前記第２内部電位に接続されている第１電界効果トランジスタと、所定電源電位が印加される第１内部ノードと前記第１電界効果トランジスタの間に設けられ、第１バイアス電流を前記第１電界効果トランジスタに供給する第１電流源とを備える一方、前記駆動部は、前記第１電界効果トランジスタのゲートにゲートが接続されていると共に前記所定電源電位が与えられる第２内部ノードと前記出力ノードを結ぶ経路上に設けられている第２電界効果トランジスタを備えるものである。
【００１９】
請求項７にかかる不揮発性半導体メモリは、前記第１内部ノードと前記第２内部ノードが前記第１電源電位に接続され、又、前記基準電位入力部は、前記第１内部電位がソースに接続されていると共にドレインとゲートが第４内部電位に接続される第３電界効果トランジスタと、接地ノードと前記第３電界効果トランジスタの間に設けられ、第２バイアス電流を前記第３電界効果トランジスタに供給する第２電流源とを更に備える一方、前記駆動部は、前記第３電界効果トランジスタのゲートにゲートが接続されていると共に前記接地ノードと前記出力ノードを結ぶ経路上に設けられている第４電界効果トランジスタを更に備えるものである。
【００２０】
請求項８にかかる不揮発性半導体メモリは、前記第１電界効果トランジスタと前記第２電界効果トランジスタがＮチャネルＭＯＳトランジスタである一方、前記第３電界効果トランジスタと前記第４電界効果トランジスタがＰチャネルＭＯＳトランジスタであるものである。
【００２１】
請求項９にかかる不揮発性半導体メモリは、前記第１内部ノードと前記第２内部ノードが前記第１電源電位に接続され、又、前記基準電位入力部は、前記第１電界効果トランジスタのソースから接地ノードに向けて前記第１バイアス電流を流す第２電流源を更に備える一方、前記駆動部は、前記出力ノードから前記接地ノードに向けて第２バイアス電流を流す第３電流源を更に備えるものである。
【００２２】
請求項１０にかかる不揮発性半導体メモリは、前記第１電界効果トランジスタと前記第２電界効果トランジスタがＮチャネルＭＯＳトランジスタであるものである。
【００２３】
請求項１１にかかる不揮発性半導体メモリは、前記第１内部ノードと前記第２内部ノードが接地ノードと接続され、又、前記基準電位入力部は、前記第１電源電位が印加されるノードから前記第１電界効果トランジスタのソースに向けて前記第１バイアス電流を流す第２電流源を更に備える一方、前記駆動部は、前記電源電位が印加されるノードから出力ノードにむけて第２バイアス電流を流す第３電流源を更に備えるものである。
【００２４】
請求項１２にかかる不揮発性半導体メモリは、前記第１電界効果トランジスタと前記第２電界効果トランジスタがＰチャネルＭＯＳトランジスタであるものである。
【００２５】
請求項１３にかかる不揮発性半導体メモリは、前記駆動部が、前記第２内部ノードと前記出力ノードを結ぶ経路上に前記第２電界効果トランジスタと直列に設けられると共に前記第２電界効果トランジスタに流れる電流を所定値に制限する電流制限回路を更に備えるものである。
【００２６】
請求項１４にかかる不揮発性半導体メモリは、前記駆動部が、前記第２内部ノードと前記出力ノードを結ぶ経路上に前記第２電界効果トランジスタと直列に設けられると共にダイオード接続された第５電界効果トランジスタを更に備えるものである。
【００２７】
請求項１５にかかる不揮発性半導体メモリは、前記基準電位発生回路が、前記第１電源電位と接地電位の間を分圧して複数の分圧ノードに出力する分圧回路と、前記分圧回路の出力を受けて、前記電流検出回路の前記出力に従って前記分圧ノードの電位の一つを選択して出力する選択回路とを備えるものである。
【００２８】
請求項１６にかかる不揮発性半導体メモリは、前記基準電位発生回路が、前記第１電源電位と前記基準電位発生回路の出力の間に接続された第６電界効果トランジスタと、接地電位と前記基準電位発生回路の前記出力の間に接続された第７電界効果トランジスタとを備えると共に、前記電流検出回路の前記出力に従って前記第６電界効果トランジスタと前記第７電界効果トランジスタの夫々のゲート電圧を制御するものである。
【００２９】
請求項１７にかかる不揮発性半導体メモリは、前記基準電位発生回路が、前記第１電源電位と前記基準電位発生回路の出力の間に接続されて前記基準電位発生回路の前記出力に電流を供給する手段と、前記電流検出回路の前記出力を基準電位発生回路の前記出力に供給する手段とを備えるものである。
【００３０】
請求項１８にかかる不揮発性半導体メモリは、前記第１電源電位が内部回路によって発生されるものである。
【００３１】
請求項１９にかかる不揮発性半導体メモリは、前記第１電源電位が、前記ドレイン電流を前記メモリ素子の前記ドレインに供給する回路によって発生されるものである。
【００３２】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００３３】
実施の形態１．
図１は、この発明の実施の形態１にかかる不揮発性半導体メモリの回路図である。この不揮発性半導体メモリは、複数の、例えば、３個のメモリセル１〜３及びその周辺回路を含むメモリセル回路２０を備える。メモリセル１〜３の各々は、チャネル上にフローティングゲートＦＧを形成し、フローティングゲートＦＧの上にチャネルの電位を制御するためのコントロールゲートを形成したＭＯＳトランジスタで構成され、フローティングゲートＦＧへの電子の注入とフローティングゲートＦＧからの電子の放出によってデータをメモリセル１〜３にデータを記憶する。
【００３４】
メモリセル回路２０において、周辺回路は、メモリセル１〜３の夫々のドレインに接続されたビット線４〜６と、ビット線４〜６に夫々接続されたビット線ドライバ７〜９と、メモリセル１〜３の夫々のコントロールゲートＣＧに接続されたワード線１０と、メモリセル１〜３の夫々のソースに接続されたソース線１１と、ビット線ドライバ７〜９に接続された電源線１２とを備える。
【００３５】
不揮発性半導体メモリは、更に、第１オシレータ２４と、第１チャージポンプ回路２５と、第１チャージポンプ回路２５の出力電圧を検出する検出回路３０と、メモリセル回路２０の電源線１２に接続されている第１切替回路３１と、メモリセル１〜３のコントロールゲートＣＧに供給されるコントロールゲート電圧を、検出回路３０が検出した第１チャージポンプ回路２５の出力電圧に従って制御する電圧制御回路８０と、メモリセル回路２０のワード線１０に接続されている第２切替回路８５とを備える。
【００３６】
第１チャージポンプ回路２５は、第１オシレータ２４から発生されるクロックパルスφと／φを受けて高電圧を発生させ、第１切替回路３１を介してメモリセル１〜３のドレインにドレイン電流を供給する。検出回路３０は、第１チャージポンプ回路２５の出力電圧を検出すると共に、抵抗素子２１及び２２と比較器２３を備える。
【００３７】
電圧制御回路８０は、基準電位レベル制御回路３２と、基準電位を出力する基準電位発生回路５０と、基準電位発生回路５０から基準電位を受けて基準電位に等しい駆動電位を出力するアンプ回路７０とを備える。基準電位発生回路５０は、高電圧Ｖｐｐの電源と大地の間に直列接続された抵抗素子３５〜３７を有する分圧回路４１と、基準電位レベル制御回路３２に接続されたセレクタ制御回路４２及び４５と、分圧回路４１の出力をセレクタ制御回路４２の制御信号に従って切換えるセレクタ４３及び４４と、セレクタ４３及び４４の出力をセレクタ制御回路４５の制御信号に従って切換えるセレクタ４６とを備える。
【００３８】
又、アンプ回路７０は、バイアス電圧ＢＰとＢＮを出力するバイアス電圧発生回路５１と、基準電位発生回路５０の基準電位を受ける基準電位入力部６０と、基準電位入力部６０の出力を受けて駆動電位を出力する駆動部６５とを備える。基準電位入力部６０は、バイアス電圧ＢＰをゲートに受けると共に高電圧Ｖｐｐのノードを有するＰチャネルＭＯＳトランジスタ５２と、バイアス電圧ＢＮをゲートに受けると共に接地ノードを有するＮチャネルＭＯＳトランジスタ５５と、基準電位発生回路５０の基準電位がソースに印加されるＮチャネルＭＯＳトランジスタ５３及びＰチャネルＭＯＳトランジスタ５４とを備える。
【００３９】
駆動部６５は、ＮチャネルＭＯＳトランジスタ５３のゲートにゲートが接続されると共に高電圧Ｖｐｐにドレインが接続されるＮチャネルＭＯＳトランジスタ５６と、ＰチャネルＭＯＳトランジスタ５４のゲートにゲートが接続されると共にドレインが接地されたＰチャネルＭＯＳトランジスタ５７とを備える。駆動電位が、ＮチャネルＭＯＳトランジスタ５６のソースとＰチャネルＭＯＳトランジスタ５７のソースの結合点から、第２切替回路８５を介して、メモリセル１〜３のコントロールゲートＣＧに出力される。
【００４０】
上記構成の不揮発性半導体メモリにおいて、ドレインに供給されるドレイン電流が増加すると、それに応じて第１チャージポンプ回路２５の出力電圧が低下する。即ち、ドレイン電流の増加が第１チャージポンプ回路２５と第１切替回路３１の間の供給ノードＡの電圧低下として現れる。よって、メモリセル１〜３のドレインに供給されるドレイン電流は、第１チャージポンプ回路２５の出力電圧と対応関係を有する。従って、検出回路３０は、ドレイン電流の増加を供給ノードＡの電圧低下に変換することにより、第１チャージポンプ回路２５の出力電圧を検出する。
【００４１】
上述したように、メモリセル１〜３のドレインに供給されるドレイン電流は、第１チャージポンプ回路２５の出力電圧と対応関係を有する。従って、第１チャージポンプ回路２５の出力電圧を検出する検出回路３０は、ドレイン電流を検出し得る。その結果、コントロールゲート電圧を、検出回路３０が検出した第１チャージポンプ回路２５の出力電圧に従って制御する電圧制御回路８０は、コントロールゲート電圧を、検出回路３０が検出したドレイン電流に従って制御することになる。
【００４２】
比較器２３は、供給ノードＡの電圧を抵抗素子２１と２２で分圧した電位と基準電圧Ｖｒｅｆを比較して、上記電位が基準電圧Ｖｒｅｆよりも大きい場合は、ノードＢにＨレベルの検出信号を出力する一方、上記電位が基準電圧Ｖｒｅｆよりも小さい場合は、ノードＢにＬレベルの検出信号を出力する。よって、検出回路３０の検出信号は２値である。検出回路３０のこの検出信号が基準電位レベル制御回路３２に入力される。
不揮発性半導体メモリは、更に、基準電位発生回路５０とアンプ回路７０の間のノードＣと、アンプ回路７０と第２切替回路８５の間のノードＤを有する。
【００４３】
ドレイン電流が増加すると、供給ノードＡの電圧が低下するので、それに応じてノードＢがＬレベルになる。ＬレベルのノードＢを受けた基準電位発生回路５０は、ノードＣの電位を下げる。ノードＣの電位はアンプ回路７０を介してノードＤに伝達され、更に、第２切替回路８５を介して、メモリセル１〜３のコントロールゲートＣＧに伝達されて、コントロールゲートＣＧの電位を下げる。この結果、メモリセル１〜３のドレインに供給されるドレイン電流が抑制される。
【００４４】
逆に、ドレイン電流が減少すると、供給ノードＡの電圧が上昇するので、それに応じてノードＢがＨレベルになる。ＨレベルのノードＢを受けた基準電位発生回路５０は、ノードＣの電位を上げる。ノードＣの電位はアンプ回路７０を介してノードＤに伝達され、更に、第２切替回路８５を介して、メモリセル１〜３のコントロールゲートＣＧに伝達されて、コントロールゲートＣＧの電位を上げる。この結果、メモリセル１〜３のドレインに供給されるドレイン電流が増加される。
【００４５】
この発明の不揮発性半導体メモリにおいて、各種の構成のアンプ回路７０を使用することができる。図２は、実施の形態１の変形例１の不揮発性半導体メモリに用いられるアンプ回路７０ａを示す。アンプ回路７０ａは、バイアス電圧発生回路５１、基準電位入力部６０ａと駆動部６５ａを備える。アンプ回路７０ａでは、アンプ回路７０のＰチャネルＭＯＳトランジスタ５４と５７が消去されている。又、駆動部６５ａは、ＰチャネルＭＯＳトランジスタ５２のゲートにゲートが接続されているＰチャネルＭＯＳトランジスタ８１と、ＮチャネルＭＯＳトランジスタ５５のゲートにゲートが接続されているＮチャネルＭＯＳトランジスタ８２とを備える。
【００４６】
図３は、実施の形態１の変形例２の不揮発性半導体メモリに用いられるアンプ回路７０ｂを示す。アンプ回路７０ｂは、バイアス電圧発生回路５１、基準電位入力部６０ｂと駆動部６５ｂを備える。アンプ回路７０ｂでは、アンプ回路７０のＮチャネルＭＯＳトランジスタ５３と５６が消去されている。又、駆動部６５ｂは、ＰチャネルＭＯＳトランジスタ５２のゲートにゲートが接続されているＰチャネルＭＯＳトランジスタ８３と、ＮチャネルＭＯＳトランジスタ５５のゲートにゲートが接続されているＮチャネルＭＯＳトランジスタ８４とを備える。
【００４７】
図４は、実施の形態１の変形例３の不揮発性半導体メモリに用いられるアンプ回路７０ｃを示す。アンプ回路７０ｃは、バイアス電圧発生回路５１、基準電位入力部６０ｃと駆動部６５ｃを備える。アンプ回路７０ｃでは、アンプ回路７０のＰチャネルＭＯＳトランジスタ５４と５７が消去されている。又、基準電位入力部６０ｃでは、ゲートに電源電圧Ｖｃｃが印加されるＰチャネルＭＯＳトランジスタ８５が、ＰチャネルＭＯＳトランジスタ５２とＮチャネルＭＯＳトランジスタ５３の間に挿入されて、ＮチャネルＭＯＳトランジスタ５３に流れる電流を所定値に制限する電流制限回路８６として働く。
【００４８】
駆動部６５ｃは、ＰチャネルＭＯＳトランジスタ５２のゲートにゲートが接続されているＰチャネルＭＯＳトランジスタ８７と、ＮチャネルＭＯＳトランジスタ５５のゲートにゲートが接続されているＮチャネルＭＯＳトランジスタ９１とを備える。更に、ゲートに電源電圧Ｖｃｃが印加されるＰチャネルＭＯＳトランジスタ８８が、ＰチャネルＭＯＳトランジスタ８７とＮチャネルＭＯＳトランジスタ５６の間に挿入されて、ＮチャネルＭＯＳトランジスタ５６に流れる電流を所定値に制限する電流制限回路８９として働く。
【００４９】
図５は、実施の形態１の変形例４の不揮発性半導体メモリに用いられるアンプ回路７０ｄを示す。アンプ回路７０ｄは、バイアス電圧発生回路５１、基準電位入力部６０と駆動部６５ｄを備える。駆動部６５ｄは、ゲートとドレインに高電圧Ｖｐｐを印加することによりダイオード接続されているＮチャネルＭＯＳトランジスタ９２と、ゲートとドレインを接地することによりダイオード接続されているＰチャネルＭＯＳトランジスタ９４とを備える。ＮチャネルＭＯＳトランジスタ９２は、ＮチャネルＭＯＳトランジスタ５６に印加される高電圧を緩和する電圧緩和手段９３として働く一方、ＰチャネルＭＯＳトランジスタ９４は、ＰチャネルＭＯＳトランジスタ５７に印加される高電圧を緩和する電圧緩和手段９５として働く。
【００５０】
この実施の形態では、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることができるので、書込み時間を短縮することができる。
【００５１】
実施の形態２．
図６は、この発明の実施の形態２にかかる不揮発性半導体メモリの回路図である。この不揮発性半導体メモリは、検出回路９０と電圧制御回路１３０を備える。検出回路９０は、抵抗素子７１〜７４と比較器７５及び７６を備える。電圧制御回路１３０は、基準電位レベル制御回路１１０と基準電位発生回路１２０を備える。基準電位レベル制御回路１１０は、比較器７５の検出信号を受けるＡＮＤ回路１０１と、比較器７６の検出信号をインバータ７７を介して受けるＡＮＤ回路１０２とを備える。ＡＮＤ回路１０１と１０４は、又、モニタクロックを受ける。
【００５２】
基準電位発生回路１２０は、ＡＮＤ回路１０１の出力信号をゲートが受けると共に接地ノードを有するＮチャネルＭＯＳトランジスタ１１１と、高電圧Ｖｐｐのノードを有してカレントミラー回路を形成するＰチャネルＭＯＳトランジスタ１１２及び１１３と、ＡＮＤ回路１０２の出力信号をゲートに受けると共に接地ノードを有するＮチャネルＭＯＳトランジスタ１１４と、ノードＣと大地の間に直列接続された抵抗素子１１５とコンデンサ１１６とを備える。不揮発性半導体メモリの他の構成は実施の形態１の不揮発性半導体メモリと同様であるので、その説明を省略する。
【００５３】
実施の形態１と同様に、メモリセル１〜３のドレインに供給されるドレイン電流は、第１チャージポンプ回路２５の出力電圧に対して対応関係を有する。そこで、検出回路９０は、ドレイン電流の増加を供給ノードＡの電圧低下に変換することにより、第１チャージポンプ回路２５の出力電圧を検出する。
【００５４】
検出回路９０は以下のように動作する。即ち、比較器７５は、供給ノードＡの電圧を抵抗素子７３と７４で分圧した電位と基準電圧Ｖｒｅｆ１を比較して、上記電位が基準電圧Ｖｒｅｆ１よりも大きい場合はノードＢ１にＨレベルの検出信号を出力する一方、上記電位が基準電圧Ｖｒｅｆ１よりも小さい場合はノードＢ１にＬレベルの検出信号を出力する。同様に、比較器７６は、供給ノードＡの電圧を抵抗素子７１と７２で分圧した電位と基準電圧Ｖｒｅｆ２（Ｖｒｅｆ２＞Ｖｒｅｆ１）を比較して、上記電位が基準電圧Ｖｒｅｆ２よりも大きい場合はノードＢ２にＨレベルの検出信号を出力する一方、上記電位が基準電圧Ｖｒｅｆ２よりも小さい場合はノードＢ２にＬレベルの検出信号を出力する。従って、検出回路９０の検出信号は４値である。
【００５５】
即ち、文字ＰがノードＡの電位を指すとすれば、（Ｐ＞Ｖｒｅｆ２）である時、ノードＢ１とＢ２は共にＨレベルであり、（Ｖｒｅｆ２≧Ｐ≧Ｖｒｅｆ１）である時、ノードＢ１はＨレベルである一方、ノードＢ２はＬレベルである。又、（Ｖｒｅｆ１＞Ｐ）である時、ノードＢ１とＢ２は共にＬレベルである。
【００５６】
モニタクロックがＨレベルになる度に、ノードＢ１の論理レベルはＮチャネルＭＯＳトランジスタ１１１のゲートに入力され、ノードＢ２の論理レベルはＮチャネルＭＯＳトランジスタ１１４のゲートに入力される。ノードＢ１がＨレベルになり、ＮチャネルＭＯＳトランジスタ１１１のゲートがＨレベルになると、ＮチャネルＭＯＳトランジスタ１１１へ流れる電流は、ＰチャネルＭＯＳトランジスタ１１２と１１３によって形成されるカレントミラー回路を介してノードＣに流入し、ノードＣの電圧を上昇させる。
【００５７】
一方、ノードＢ２がＨレベルになり、ＮチャネルＭＯＳトランジスタ１１４のゲートがＨレベルになると、ＮチャネルＭＯＳトランジスタ１１４を流れる電流は、ノードＣの電圧を下降させる。即ち、検出回路９０の検出信号に基づいてＰチャネルＭＯＳトランジスタ１１３を流れる電流とＮチャネルＭＯＳトランジスタ１１４を流れる電流に従って、ノードＣの電圧が調整される。
【００５８】
この実施の形態では、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることができるので、書込み時間を短縮することができる。
【００５９】
実施の形態３．
図７は、この発明の実施の形態３にかかる不揮発性半導体メモリの回路図である。この不揮発性半導体メモリは、第１チャージポンプ回路２５とアンプ回路７０の間に設けられた変換回路１４０を備える。よって、この不揮発性半導体メモリでは、変換回路１４０とアンプ回路７０の組合せが、図１の不揮発性半導体メモリの検出回路３０と電圧制御回路８０の組合せとして働く。
【００６０】
第１チャージポンプ回路２５は、ダイオード１２１ａ〜１２１ｆとコンデンサ１２２ａ〜１２２ｅを備える。又、変換回路１４０は、電源電圧Ｖｃｃのノードを有してカレントミラー回路を形成するＰチャネルＭＯＳトランジスタ１３１及び１３２と、接地ノードを有してカレントミラー回路を形成するＮチャネルＭＯＳトランジスタ１３３及び１３４と、高電圧Ｖｐｐのノードを有してゲートが接地されたＰチャネルＭＯＳトランジスタ１３５と、ノードＣと大地の間に直列接続された抵抗素子１３６とコンデンサ１３７とを備える。不揮発性半導体メモリの他の構成は実施の形態１の不揮発性半導体メモリと同様であるので、その説明を省略する。
【００６１】
第１チャージポンプ回路２５がメモリセル１〜３のドレインに供給する電流は、ノードＥに流れる電流に比例する。変換回路１４０は、ノードＥに流れる電流に対応した電圧をノードＣに出力する。よって、メモリセル１〜３のドレインに供給される電流は、変換回路１４０がノードＣに出力する電圧に対して対応関係を有する。
【００６２】
変換回路１４０の動作を以下に説明する。カレントミラー回路がＰチャネルＭＯＳトランジスタ１３１と１３２によって形成される。よって、ＰチャネルＭＯＳトランジスタ１３１に流れる電流と量の等しい電流がＰチャネルＭＯＳトランジスタ１３２に流れる。更に、カレントミラー回路がＮチャネルＭＯＳトランジスタ１３３と１３４によって形成される。よって、ＮチャネルＭＯＳトランジスタ１３３に流れる電流と量の等しい電流がＮチャネルＭＯＳトランジスタ１３４に流れる。ＮチャネルＭＯＳトランジスタ１３４からの電流とＰチャネルＭＯＳトランジスタ１３５からの電流とがノードＣに流入する。
【００６３】
これにより、第１チャージポンプ回路２５がメモリセル１〜３のドレインに供給する電流の量が大きい場合は、ノードＣの電圧が下降させられる。反対に、第１チャージポンプ回路２５がメモリセル１〜３のドレインに供給する電流の量が小さい場合は、ノードＣの電圧が上昇させられる。
【００６４】
この実施の形態では、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることができるので、書込み時間を短縮することができる。
【００６５】
実施の形態４．
図８は、この発明の実施の形態４にかかる不揮発性半導体メモリの回路図である。この不揮発性半導体メモリは、実施の形態３の変換回路１４０（図７）に類似した変換回路１５０を備える。よって、この不揮発性半導体メモリでは、変換回路１５０とアンプ回路７０の組合せが、図１の不揮発性半導体メモリの検出回路３０と電圧制御回路８０の組合せとして働く。
【００６６】
変換回路１５０は、実施の形態３の変換回路１４０（図７）の電気部品１３１〜１３７の他に、第１チャージポンプ回路２５とＰチャネルＭＯＳトランジスタ１３１の間に挿入されたダイオード１４１と、第２オシレータ１４２と、第２オシレータ１４２、ＰチャネルＭＯＳトランジスタ１３５とアンプ回路７０に接続された第２チャージポンプ回路１４３とを備える。不揮発性半導体メモリの他の構成は実施の形態３の不揮発性半導体メモリと同様であるので、その説明を省略する。
【００６７】
実施の形態３においては、メモリセルのコントロールゲートＣＧに供給されるコントロールゲート電圧は、不揮発性半導体メモリチップの外部にある高電圧Ｖｐｐの電源からＰチャネルＭＯＳトランジスタ１３５に入力されている。これに対し、この実施の形態では、第２チャージポンプ回路１４３が、第２オシレータ１４２から発生されるクロックパルスφと／φを受けて高電圧を発生させ、第２切替回路８５を介してメモリセル１〜３のコントロールゲートＣＧに供給する。この結果、不揮発性半導体メモリチップに外部から供給される電圧の数を１個に減少することができるというメリットが得られる。第２オシレータ１４２と第２チャージポンプ回路１４３からなる内部回路を高電圧Ｖｐｐの電源の代りに用いる上記構成は、実施の形態１及び２にも適用することができる。
【００６８】
この実施の形態では、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることができるので、書込み時間を短縮することができる。
【００６９】
実施の形態５．
図９は、この発明の実施の形態５にかかる不揮発性半導体メモリの回路図である。この不揮発性半導体メモリは、実施の形態３の変換回路１４０（図７）に類似した変換回路１６０を備える。よって、この不揮発性半導体メモリでは、変換回路１６０とアンプ回路７０の組合せが、図１の不揮発性半導体メモリの検出回路３０と電圧制御回路８０の組合せとして働く。
【００７０】
変換回路１６０は、実施の形態３の変換回路１４０（図７）の電気部品１３１〜１３７の他に、第１チャージポンプ回路２５とＰチャネルＭＯＳトランジスタ１３１の間に挿入されたダイオード１４１を備える。この不揮発性半導体メモリでは、実施の形態４の変換回路１５０（図８）の第２オシレータ１４２と第２チャージポンプ回路１４３が消去されて、第１チャージポンプ回路２５と第１切替回路３１の結合点が変換回路１６０のＰチャネルＭＯＳトランジスタ１３５とアンプ回路７０に接続されている。不揮発性半導体メモリの他の構成は実施の形態３の不揮発性半導体メモリと同様であるので、その説明を省略する。
【００７１】
この不揮発性半導体メモリでは、実施の形態４の不揮発性半導体メモリの第１チャージポンプ回路２５と第２チャージポンプ回路１４３を、単一の第１チャージポンプ回路２５に置換しているので、実施の形態４の不揮発性半導体メモリに比べてチップ面積を減少することができる。
【００７２】
コントロールゲート電圧とドレイン電流を単一の第１チャージポンプ回路２５によって供給する上記構成は、実施の形態１及び２にも適用することができる。
【００７３】
この実施の形態では、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることができるので、書込み時間を短縮することができる。
【００７４】
【発明の効果】
以上のように、請求項１の発明によれば、コントロールゲートとフローティングゲートを有して、前記フローティングゲートへの電子の注入と前記フローティングゲートからの電子の放出によってデータを記憶するメモリ素子を設けた不揮発性半導体メモリにおいて、前記メモリ素子のドレインに供給されるドレイン電流を検出する電流検出回路と、前記メモリ素子の前記コントロールゲートに供給されるコントロールゲート電圧を、前記電流検出回路が検出した前記ドレイン電流に従って制御する電圧制御回路とを備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００７５】
又、請求項２の発明によれば、前記電流検出回路が、前記ドレイン電流を電圧に変換した信号を検出し、又、前記電流検出回路の前記信号が２値であるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。更に、電流検出回路の信号が２値であるので、１値を増加し、別の１値を減少することにより、信号の値の増減をコントロールすることができる。
【００７６】
又、請求項３の発明によれば、前記電流検出回路が、前記ドレイン電流を電圧に変換した信号を検出し、又、前記電流検出回路の前記信号が３値以上であるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。更に、電流検出回路の信号が３値以上であるので、１値を増減させないように用いることができるから、信号の値の増減による発振を抑制することができる。
【００７７】
又、請求項４の発明によれば、前記電流検出回路が、前記ドレイン電流を制御電流に変換して前記制御電流を出力する変換回路を備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００７８】
又、請求項５の発明によれば、前記変換回路がカレントミラー回路を備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００７９】
又、請求項６の発明によれば、前記電圧制御回路が、前記電流検出回路の出力を受けて第１内部電位を発生する基準電位発生回路と、第１電源電位を受けて、前記第１内部電位に従って前記電圧制御回路の出力ノードに第２内部電位を介して第３内部電位を出力するアンプ回路とを備え、又、前記アンプ回路は、前記第１内部電位を受けて前記第２内部電位を出力する基準電位入力部と、前記第２内部電位を受けて、前記出力ノードの前記第３内部電位を駆動する駆動部とを備え、更に、前記基準電位入力部は、第１内部電位がソースに接続されていると共にドレインとゲートが前記第２内部電位に接続されている第１電界効果トランジスタと、所定電源電位が印加される第１内部ノードと前記第１電界効果トランジスタの間に設けられ、第１バイアス電流を前記第１電界効果トランジスタに供給する第１電流源とを備える一方、前記駆動部は、前記第１電界効果トランジスタのゲートにゲートが接続されていると共に前記所定電源電位が与えられる第２内部ノードと前記出力ノードを結ぶ経路上に設けられている第２電界効果トランジスタを備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８０】
又、請求項７の発明によれば、前記第１内部ノードと前記第２内部ノードが前記第１電源電位に接続され、又、前記基準電位入力部は、前記第１内部電位がソースに接続されていると共にドレインとゲートが第４内部電位に接続される第３電界効果トランジスタと、接地ノードと前記第３電界効果トランジスタの間に設けられ、第２バイアス電流を前記第３電界効果トランジスタに供給する第２電流源とを更に備える一方、前記駆動部は、前記第３電界効果トランジスタのゲートにゲートが接続されていると共に前記接地ノードと前記出力ノードを結ぶ経路上に設けられている第４電界効果トランジスタを更に備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８１】
又、請求項８の発明によれば、前記第１電界効果トランジスタと前記第２電界効果トランジスタがＮチャネルＭＯＳトランジスタである一方、前記第３電界効果トランジスタと前記第４電界効果トランジスタがＰチャネルＭＯＳトランジスタであるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８２】
又、請求項９の発明によれば、前記第１内部ノードと前記第２内部ノードが前記第１電源電位に接続され、又、前記基準電位入力部は、前記第１電界効果トランジスタのソースから接地ノードに向けて前記第１バイアス電流を流す第２電流源を更に備える一方、前記駆動部は、前記出力ノードから前記接地ノードに向けて第２バイアス電流を流す第３電流源を更に備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８３】
又、請求項１０の発明によれば、前記第１電界効果トランジスタと前記第２電界効果トランジスタがＮチャネルＭＯＳトランジスタであるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８４】
又、請求項１１の発明によれば、前記第１内部ノードと前記第２内部ノードが接地ノードと接続され、又、前記基準電位入力部は、前記第１電源電位が印加されるノードから前記第１電界効果トランジスタのソースに向けて前記第１バイアス電流を流す第２電流源を更に備える一方、前記駆動部は、前記電源電位が印加されるノードから出力ノードにむけて第２バイアス電流を流す第３電流源を更に備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８５】
又、請求項１２の発明によれば、前記第１電界効果トランジスタと前記第２電界効果トランジスタがＰチャネルＭＯＳトランジスタであるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８６】
又、請求項１３の発明によれば、前記駆動部が、前記第２内部ノードと前記出力ノードを結ぶ経路上に前記第２電界効果トランジスタと直列に設けられると共に前記第２電界効果トランジスタに流れる電流を所定値に制限する電流制限回路を更に備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８７】
又、請求項１４の発明によれば、前記駆動部が、前記第２内部ノードと前記出力ノードを結ぶ経路上に前記第２電界効果トランジスタと直列に設けられると共にダイオード接続された第５電界効果トランジスタを更に備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８８】
又、請求項１５の発明によれば、前記基準電位発生回路が、前記第１電源電位と接地電位の間を分圧して複数の分圧ノードに出力する分圧回路と、前記分圧回路の出力を受けて、前記電流検出回路の前記出力に従って前記分圧ノードの電位の一つを選択して出力する選択回路とを備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００８９】
又、請求項１６の発明によれば、前記基準電位発生回路が、前記第１電源電位と前記基準電位発生回路の出力の間に接続された第６電界効果トランジスタと、接地電位と前記基準電位発生回路の前記出力の間に接続された第７電界効果トランジスタとを備えると共に、前記電流検出回路の前記出力に従って前記第６電界効果トランジスタと前記第７電界効果トランジスタの夫々のゲート電圧を制御するので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００９０】
又、請求項１７の発明によれば、前記基準電位発生回路が、前記第１電源電位と前記基準電位発生回路の出力の間に接続されて前記基準電位発生回路の前記出力に電流を供給する手段と、前記電流検出回路の前記出力を基準電位発生回路の前記出力に供給する手段とを備えるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００９１】
又、請求項１８の発明によれば、前記第１電源電位が内部回路によって発生されるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【００９２】
又、請求項１９の発明によれば、前記第１電源電位が、前記ドレイン電流を前記メモリ素子の前記ドレインに供給する回路によって発生されるので、書込みに要する電流ピークを下げると共にホットエレクトロンの発生効率を増加させることにより、書込み時間を短縮することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかる不揮発性半導体メモリの回路図である。
【図２】実施の形態１の変形例１の不揮発性半導体メモリに用いられるアンプ回路の回路図である。
【図３】実施の形態１の変形例２の不揮発性半導体メモリに用いられるアンプ回路の回路図である。
【図４】実施の形態１の変形例３の不揮発性半導体メモリに用いられるアンプ回路の回路図である。
【図５】実施の形態１の変形例４の不揮発性半導体メモリに用いられるアンプ回路の回路図である。
【図６】この発明の実施の形態２にかかる不揮発性半導体メモリの回路図である。
【図７】この発明の実施の形態３にかかる不揮発性半導体メモリの回路図である。
【図８】この発明の実施の形態４にかかる不揮発性半導体メモリの回路図である。
【図９】この発明の実施の形態５にかかる不揮発性半導体メモリの回路図である。
【図１０】従来のＥＥＰＲＯＭのメモリセルとその周辺回路を示す回路図である。
【図１１】別の従来のＥＥＰＲＯＭのメモリセルとその周辺回路を示す回路図である。
【符号の説明】
２０　メモリセル回路、２４　第１オシレータ、２５　第１チャージポンプ回路、３０　検出回路、３１　第１切替回路、３２　基準電位レベル制御回路、５０　基準電位発生回路、５１　バイアス電圧発生回路、６０　基準電位入力部、６５　駆動部、７０　アンプ回路、８０　電圧制御回路、８５　第２切替回路、９０　検出回路、１１０　基準電位レベル制御回路、１２０　基準電位発生回路、１３０　電圧制御回路、１４０　変換回路、１４２　第２オシレータ、１４３
第２チャージポンプ回路、１５０　変換回路、１６０　変換回路。
【図１】
2004055012.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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