(57)【要約】【課題】半導体記憶装置のリフレッシュ動作時のワード線駆動電流のピーク値を低減する。【解決手段】複数のブロックを有するＤＲＡＭ１０のＸデコーダー（マット行選択線）のアドレス割付をブロック毎に違える。これにより、同一のアドレスビットＸ９，Ｘ１０，Ｘ１１及びＸ１２を使用して、全ブロックに対して同時にリフレッシュ動作を実行したときに、２以上のブロックで、同時に端マット行が活性化されることを避けることができる。つまり、あるブロックにおいて端マット行が活性化される時には、他のブロックでは通常マット行のみが活性化され、端マット行が活性化されるのを避けることができる。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
各々が行列配置された複数のメモリセルを含む行列配置された複数のマットと、該複数のマットに行毎に接続される複数のマット行選択線と、各々が互いに隣接するマット行同士の間に配置され、前記複数のメモリセルに対して千鳥配置された複数のセンスアンプと、を含むブロックを複数備えた半導体記憶装置において、
前記複数のマット行選択線のアドレス割付が、前記ブロック毎に異なっていることを特徴とする半導体記憶装置。
【請求項２】
前記マット行選択線を選択的に駆動するためのアドレス信号をプリデコードするためのプリデコーダーと、該プリデコーダーでプリデコードされたプリデコード信号をデコードして前記マット行選択線を選択的に駆動するためのデコーダーとを前記ブロック毎に備える請求項１に記載の半導体記憶装置において、
前記プリデコーダーと前記デコーダーとの間の接続を、前記ブロック毎に違えることによって、前記ブロック毎に前記マット行選択線のアドレス割付が異なるようにしてあることを特徴とする半導体記憶装置。
【請求項３】
前記ブロックをそれぞれ行方向に２つの小ブロックに分割するように前記デコーダーが配置されている請求項２に記載の半導体記憶装置において、
各ブロックのマット行選択線のアドレス割付が前記小ブロック毎に異なっていることを特徴とする半導体記憶装置。
【請求項４】
各々が行列配置された複数のメモリセルを含む行列配置された複数のマットと、該複数のマットに行毎に接続される複数のマット行選択線と、各々が互いに隣接するマット行同士の間に配置され、前記複数のメモリセルに対して千鳥配置された複数のセンスアンプと、を含むブロックを複数備えた半導体記憶装置のリフレッシュ制御方法において、
各ブロックの両端に位置する２行のマット行に同一のアドレスを割り当てて他のマット行の１行分として扱うとともに、
全ブロックに対して同時にリフレッシュ動作を行なう際に、いずれかのブロックにおいて両端に位置するマット行を活性化するときは、他のブロックにおいて両端に位置するマット行を活性化せず、両端に位置するマット行以外のマット行を活性化するようにしたことを特徴とする半導体記憶装置のリフレッシュ制御方法。
【請求項５】
請求項４に記載の半導体記憶装置のリフレッシュ制御方法において、
各ブロックについて複数のマット行を同時に活性化するようにしたことを特徴とする半導体記憶装置のリフレッシュ制御方法。
【請求項６】
請求項４又は５に記載の半導体記憶装置のリフレッシュ制御方法において、
各ブロックをそれぞれ行方向に２つの小ブロックに分割し、いずれかの小ブロックにおいて両端に位置するマット行が活性化されるときは、他の小ブロックにおいて両端に位置するマット行を活性化せず、両端のマット行以外のマット行を活性化するようにしたことを特徴とする半導体記憶装置のリフレッシュ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、センスアンプが千鳥配置されている半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の一種として、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、行列配置された複数のメモリセル（メモリセルアレイ）と、それらに接続される複数のセンスアンプとを有している。
【０００３】
最近のＤＲＡＭは、複数（２ｎ個、ｎ：自然数）のメモリセルに対してセンスアンプを１個設ける構成が主流となっている。そして、複数のメモリセルに１個のセンスアンプを接続する方式として、オープンビットライン方式と、フォールデッドビットライン（又は２交点）方式がある。
【０００４】
オープンビットライン方式は、図５に示すように、各センスアンプ５１に接続される一対のビット線５６，５７の一方が、そのセンスアンプ５１の一方の側（図の左側）に位置するメモリセル５４に接続され、他方が、そのセンスアンプの他方の側（図の右側）に位置するメモリセル５５に接続される方式である。この方式は、各メモリセル５４，５５に接続されるワード線５２，５３が、それぞれ、ビット線５６，５７のいずれか一方とのみ交差するので、一交点方式とも呼ばれる。
【０００５】
また、フォールデッドビットライン方式は、図６に示すように、各センスアンプ６１に接続される一対のビット線６６，６７が、共にそのセンスアンプ６１の一方の側に位置するメモリセル６４，６５にそれぞれ接続される方式である。この方式は、各メモリセル６４，６５に接続されるワード線６２，６３が、それぞれビット線６６，６７の双方と交差するので、２交点方式とも呼ばれる。
【０００６】
一般に、オープンビットライン方式のＤＲＡＭとフォールデッドビットライン方式のＤＲＡＭとでは、オープンビットライン方式のＤＲＡＭの方が、チップサイズをより小さくすることが可能である。特に、図７に示すように、両端を除くワード線７１にそれぞれ接続されているメモリセル７２を、その両側に配列されたセンスアンプ７３，７４に順番にかつ交互に接続するようにした、いわゆるセンスアンプが千鳥配置されているオープンビットライン方式のＤＲＡＭの場合には、チップサイズの大幅な小型化が可能である。
【０００７】
なお、図５、図６及び図７において、各ビット線に接続されるセンスアンプは、それぞれ１個しか示されていないが、実際には、各マット（メモリセルマトリックスの最小単位）に含まれるメモリセルであって同一列に属するメモリセルは、全て同一のビット線に接続される。例えば、各マットに含まれるメモリセルの配列が、ｎ行ｍ列（ｎ：自然数、ｍ：自然数）である場合、各ビット線には、ｎ個のメモリセルが接続される。この場合、各センスアンプには、２ｎ個のメモリセルが接続されることになる。
【０００８】
図８に、従来のセンスアンプが千鳥配置されているオープンビットライン方式のＤＲＡＭ８０の構成例を示す。一般に、ＤＲＡＭは、その記憶容量が大きくなると、メモリセルアレイが複数のブロックに分割される。図８の例では、メモリセルアレイが、４つのブロック（バンク０〜３）に分割されている。
【０００９】
図８に示すように、ＤＲＡＭ１０の各ブロックは、行列配置された複数のマット８１と、１以上のマット８１を選択するためのマット選択信号を発生するためのＸデコーダー８２及びＹデコーダー８３を備えている。ここで、「マット」は、メモリセルマトリックスの最小単位を意味し、各マット８１は、行列配置された所定数のメモリセルを含む。各マット８１には、そこに含まれるメモリセルに接続される１以上のセンスアンプと、１以上のメモリセルを選択するためのサブワードドライバ（図示せず）が接続されている。なお、サブワードドライバは、本発明に直接関係がないので、その説明を省略する。
【００１０】
センスアンプは、図７を参照して説明したように配置されている。即ち、センスアンプは、千鳥配置されている。詳述すると、センスアンプは、互いに隣り合うマット行の間に配置され、各センスアンプは、互いに隣り合う２つのマットにそれぞれ含まれるメモリセルであって、同一の列に属するメモリセルに接続されている。
【００１１】
なお、本明細書では、各ブロックの両端（図９では、各ブロックの左右端）に位置するマット行を端マット行と呼び、端マット行に属するマットを夫々端マットと呼ぶ。さらに、本明細書では、各ブロックの両端に位置するマット行以外のマット行を夫々通常マット行と呼び、通常マット行に属するマットを夫々通常マットと呼ぶ。
【００１２】
さて、ＤＲＡＭのメモリセルの各々は、よく知られているように、トランジスタとキャパシタとで構成されている。そして、各メモリセルは、キャパシタに電荷を蓄積することにより情報を記憶する。キャパシタに蓄積された電荷は、トランジスタのリーク電流等によって次第に失われるため、メモリセルに情報を記憶させ続けるためにはリフレッシュ動作が必須である。
【００１３】
ＤＲＡＭのリフレッシュ動作は、ワード線を順次選択することにより行なわれるが、その際、選択しようとするワード線を含むマットを選択（活性化）する必要がある。このマットの選択は、マット行単位で行われ、しばしば、複数のマット行が同時に選択（活性化）される。そして選択されたマット行に含まれる各マットにおいて、ワード線の選択駆動が行われる。選択的に駆動されたワード線に接続された複数のメモリセルにそれぞれ蓄積された電荷は、対応するセンスアンプによって読み出され、増幅されて再びメモリセルに書き戻される。こうして、ＤＲＡＭでは、リフレッシュ動作が行われる。
【００１４】
また、複数のブロックを有するＤＲＡＭでは、リフレッシュ動作は、全ブロック同時に行なわれる。従来の複数ブロックを有するＤＲＡＭでは、各ブロックにおけるメモリセルのアドレス割付が他のブロックにおけるメモリセルのアドレス割付と同じであるため、リフレッシュ動作において選択されるワード線は、全てのブロックにおいて同一位置にあるワード線となる。これは、リフレッシュ動作の際に活性化されるマット行が、全てのブロックで同一位置にあるマット行となることを意味する。例えば、各ブロックのワード線を２本ずつ選択してリフレッシュを行なう場合、リフレッシュ動作によって、活性化されるマット行は、図９に示すようになる。
【００１５】
【発明が解決しようとする課題】
センスアンプが千鳥配置されているＤＲＡＭでは、センスアンプが通常マット行に対しては両側に配置されているのに対し、端マット行に対しては片側にしか配置されていない。それゆえ、端マット行を活性化した場合に読み書き可能となるメモリセルの数は、通常マット行を活性化した場合に読み書き可能となるメモリセルの数の半分となる。したがって、このままでは、通常マット行と端マット行とを区別する特別な制御が必要になる。このような特別な制御を不要とするために、従来のＤＲＡＭでは、各ブロックの２つの端マット行に同一のアドレスを割り当て、一対の端マット行が一行の通常マット行のように働くよう構成している。
【００１６】
しかしながら、一対の端マット行を一行の通常マット行のように働くよう構成すると、端マット行を活性化しようとした場合に、必ず２本のマット行選択線が駆動されることになる。このため、端マット行にアクセスする場合には、通常マット行にアクセスする場合に比べ、マット行選択線及びワード線を駆動するための駆動電流が増大するという問題がある。特に、リフレッシュ動作時には、全てのブロックにおいて、同時に端マット行へのアクセスが行われることになるので、そのピーク電流の増大が著しい。例えば、上述の例のように１ブロック当り２行のマット行を選択的に活性化してリフレッシュ動作を行なう場合には、通常、８行のマット行が活性化されるのに対して、端マット行を活性化するときには、図１０に示すように１２行のマット行が活性化され、通常の１．５倍の駆動電流が流れることになる。
【００１７】
本発明は、この様な問題点に鑑みてなされたものであって、センスアンプが千鳥配置されているオープンビットライン方式のＤＲＡＭにおいて、リフレッシュ動作時におけるマット行選択線及びワード線を駆動するための駆動電流のピーク値を低下させることを目的とする。
【００１８】
【課題を解決するための手段】
本発明によれば、各々が行列配置された複数のメモリセルを含む行列配置された複数のマットと、該複数のマットに行毎に接続される複数のマット行選択線と、各々が互いに隣接するマット行同士の間に配置され、前記複数のメモリセルに対して千鳥配置された複数のセンスアンプと、を含むブロックを複数備えた半導体記憶装置において、前記複数のマット行選択線のアドレス割付が、前記ブロック毎に異なっていることを特徴とする半導体記憶装置が得られる。
【００１９】
より具体的には、上記半導体記憶装置は、前記マット行選択線を選択的に駆動するためのアドレス信号をプリデコードするためのプリデコーダーと、該プリデコーダーでプリデコードされたプリデコード信号をデコードして前記マット行選択線を選択的に駆動するためのデコーダーとを前記ブロック毎に備えており、前記プリデコーダーと前記デコーダーとの間の接続が、前記ブロック毎に違えてある。
【００２０】
また、本発明によれば、各々が行列配置された複数のメモリセルを含む行列配置された複数のマットと、該複数のマットに行毎に接続される複数のマット行選択線と、各々が互いに隣接するマット行同士の間に配置され、かつ前記複数のメモリセルに対して千鳥配置された複数のセンスアンプと、を含むブロックを複数備えた半導体記憶装置のリフレッシュ制御方法において、各ブロックの両端に位置する２行のマット行に同一のアドレスを割り当てて他のマット行の１行分として扱うとともに、全ブロックに対して同時にリフレッシュ動作を行なう際に、いずれかのブロックにおいて両端に位置するマット行を活性化するときは、他のブロックにおいて両端に位置するマット行を活性化せず、両端に位置するマット行以外のマット行を活性化するようにしたことを特徴とする半導体記憶装置のリフレッシュ制御方法が得られる。
【００２１】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００２２】
図１を参照して、本発明の原理を説明する。図１は、本発明の一実施の形態に係るＤＲＡＭの一構成例を示す図である。
【００２３】
図１のＤＲＡＭ１０は、Ｘデコーダー（ワード線）のアドレス割付を除いて、従来のＤＲＡＭと同じである。詳述すると、図１のＤＲＡＭ１０は、４つのブロック（バンク０〜３）を有している。各ブロックは、３３行８列に行列配置されたされた複数のマット１１と、そのマット行列の下側又は上側に設けられたＸデコーダー１２と、そのマット行列の右側又は左側に設けられたＹデコーダー１３とを有している。
【００２４】
各マット１１は、行列配置された所定数のメモリセルを含む。各マット１１において、メモリセルは、行毎に共通のワード線に接続され、また、列毎に共通のビット線に接続されている。
【００２５】
また、このＤＲＡＭ１０は、千鳥配置された複数のセンスアンプ、即ち、各々が隣接する２つのマットにそれぞれ含まれるビット線（計２本のビット線）に接続されるセンスアンプを複数有している。
【００２６】
図１のＤＲＡＭ１０におけるＸデコーダーのアドレス割付は、全てのブロックで異なっている。これは、いずれかのブロックにおいて端マット行が活性化されたときに、他のどのブロックにおいても端マット行が活性化されないようにするためである。
【００２７】
詳述すると、図１の例では、４ビット＝１６個のアドレスを用いて２行のマット行（両端のマット行が含まれる場合は３行のマット行）が同時に選択（活性化）されるようにアドレス割付が行なわれている。図１において、４ビットアドレスの各ビットが、Ｘ９，Ｘ１０，Ｘ１１及びＸ１２で表され、特に、各ビットの論理値が“１”の場合がＸ９，Ｘ１０，Ｘ１１及びＸ１２で表されている。また各ビットの論理値が“０”の場合は、／Ｘ９，／Ｘ１０，／Ｘ１１及び／Ｘ１２で表されている。図１を見ると、バンク０とバンク１とでは、アドレスＸ１２と／Ｘ１２とが入れ替えられている。また、バンク０とバンク２とでは、アドレスＸ１１と／Ｘ１１とが入れ替えられている。さらに、バンク０とバンク３とでは、アドレスＸ１１と／Ｘ１１及びＸ１２と／Ｘ１２とが入れ替えられている。
【００２８】
以上のようにアドレス割付を行なった結果、リフレッシュ動作時に、例えば、アドレス“／Ｘ９　／Ｘ１０　／Ｘ１１　／Ｘ１２”（＝アドレス“００００”）のワード線を選択すると、図１のハッチングが施されたマット行が選択的に活性化される。即ち、このときバンク０では図の左から第１、第１７及び第３３行目のマット行が、バンク１では図の左から第９及び第２５行目のマット行が、バンク２では図の左から第５及び第２１行目のマット行が、バンク３では図の左から第１３及び第２９行目のマット行が、それぞれ活性化される。
【００２９】
このように、図１の例では、バンク０において端マット行が活性化されているとき、他のバンク１〜３においてはいずれも端マット行が活性化されず、通常マット行のみが活性化される。そして、所定のタイミングで、選択的に活性化されるマット行が図の右方向へと順次変化していくならば、他のバンク１〜３のいずれかで端マットが活性化された場合にも、同様にそれ以外のバンクでは、通常マット行のみが活性化される。従って、全ブロックに対して同時にリフレッシュ動作を行なった場合、本実施の形態によるＤＲＡＭでは、同時に活性化されるマット行が通常８行、最大でも９行となる。つまり、本実施の形態によるＤＲＡＭでは、マット行選択線の駆動電流及びワード線駆動電流のピーク値を、従来のＤＲＡＭのピーク値の７５％に低減することできる。
【００３０】
実際のＸデコーダー１２のアドレス割付を、図２（ａ）及び（ｂ）を参照して説明する。なお、図２（ａ）及び（ｂ）は、１７行のマット行に対応するものであって、それぞれ図１のブロック０及びブロック１のＸデコーダー１２の左又は右半分に相当する。
【００３１】
Ｘデコーダー１２は、図２（ａ）に示すように、図示しない制御回路から入力されるアドレス信号に応じたプリデコーダー信号を発生するプリデコーダー２１と、入力がプリデコーダー２１の出力に接続されているプリデコード線２２に接続され、出力がマット行選択線２３に接続されているデコーダー２４とを有している。
【００３２】
プリデコーダー２１は、４個２組のＡＮＤ回路からなる。一方の組には、４ビットアドレスの前半ビットであるＸ９とＸ１０とが入力される。つまり、この組の４個のＡＮＤ回路は、“／Ｘ９　／Ｘ１０”，“Ｘ９　／Ｘ１０”，“／Ｘ９Ｘ１０”及び“Ｘ９　Ｘ１０”がそれぞれ入力されたときに出力信号を発生する。また、他方の組には、４ビットアドレスの後半ビットであるＸ１１とＸ１２とが入力される。この組の４個のＡＮＤ回路は、“／Ｘ１１　／Ｘ１２”，“Ｘ１１　／Ｘ１２”，“／Ｘ１１　Ｘ１２”及び“Ｘ１１　Ｘ１２”がそれぞれ入力されたときにプリデコード線２２に出力信号を出力する。
【００３３】
デコーダー２４は、入力がプリデコード線２２のうちのいずれか２本に接続され、出力がマット行選択線２３のいずれか１本に接続されている複数のＡＮＤ回路からなる。各ＡＮＤ回路は、それが接続された２本の接続線にプリデコーダー２１からの出力信号が出力されている場合に出力信号（マット行選択信号）を出力する。両端のＡＮＤ回路を除いて、これらのＡＮＤ回路は、互いに異なるプリデコード線２２の組み合わせに接続することにより、プリデコーダー２１に入力される４ビットアドレスに応じて１行のマット行（両端の場合は２行のマット行）のみを選択的に活性化することができる。
【００３４】
図２（ｂ）のＸデコーダー１２は、図２（ａ）のものと同様の構成であるが、プリデコーダー２１とデコーダー２４との接続が異なっている。即ち、デコーダー２４を構成するＡＮＤ回路の入力が、図２（ａ）の場合と違う組み合わせのプリデコード線２２に接続されている。
【００３５】
以上の構成により、例えば、アドレス“／Ｘ９　／Ｘ１０　／Ｘ１１　／Ｘ１２”が与えらた場合に、図２（ａ）のＸデコーダーでは、両端に位置する２行のマット行が活性化されるとすると、図２（ｂ）に示すＸデコーダーでは、左から第９番目のワード線が１本だけ駆動される。このようにして、図１のＤＲＡＭにおいて、ブロック毎にＸデコーダーのアドレス割付を異ならせることができる。
【００３６】
なお、図２（ａ）及び（ｂ）の例では、プリデコーダー２１とデコーダー２４との間の接続を違える例について説明したが、プリデコーダー２１の入力側の接続を違えるようにしても、同様にアドレス割付を代えることができる。
【００３７】
図３に本発明の第２の実施の形態に係るＤＲＡＭの構成例を示す。
【００３８】
図３のＤＲＡＭでは、Ｘデコーダー３１が、各ブロックのマット行列を上下２つの小マット行列に分割するように配置されている。本実施の形態では、各Ｘデコーダー３１のアドレス割付は、他のブロックのアドレス割付と異なっているだけでなく、上下の小マット行列に関しても互いに異なるように行う。この様なドレス割付は、例えば、図４に示すように、プリデコード線４１の上下両側にデコーダー４２，４３を配置し、その接続を上下のデコーダー４２，４３で違えることにより実現できる。
【００３９】
本実施の形態によれば、リフレッシュ動作を行なう際に活性化されるマット行は、図３にハッチングによって示すようになり、マット行を活性化するための駆動電流のピーク値を従来の約７１％に低減することができる。
【００４０】
以上、本発明について実施の形態に基づいて説明したが、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では、４バンク構成のＤＲＡＭについて説明したが、８バンクや１６バンク構成のＤＲＡＭにも適用できる。また、上記実施の形態では、２行のマット行を同時に活性化する場合について説明したが、１行の場合や４行の場合でも同様に駆動電流のピーク値を低減することができる。
【００４１】
【発明の効果】
本発明によれば、半導体記憶装置のマット行選択線のアドレス割付を、ブロック毎に違えるようにしたことで、全ブロック同時に行なうリフレッシュ動作時のマット行選択線及びワード線の駆動電流のピーク値を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＤＲＡＭの構成を示す概略図である。
【図２】（ａ）及び（ｂ）は、それぞれ図１のＤＲＡＭに使用されるＸデコーダーの一構成例を示す回路図である。
【図３】本発明の第２の実施の形態に係るＤＲＡＭの構成を示す概略図である。
【図４】図３のＤＲＡＭに使用されるＸデコーダーの一構成例を示す回路図である。
【図５】オープンビットライン方式を説明するための図である。
【図６】フォールデッドビットライン方式を説明するための図である。
【図７】センスアンプの千鳥配置を説明するための図である。
【図８】従来のセンスアンプが千鳥配置されたオープンビットライン方式のＤＲＡＭの構成を示す概略図である。
【図９】図８のＤＲＡＭにおいて、リフレッシュ動作時に同時に活性化されるマット行を示す図である。
【図１０】従来のＤＲＡＭの問題点を説明するための図である。
【符号の説明】
１０　　　ＤＲＡＭ
１１　　　マット
１２　　　Ｘデコーダー
１３　　　Ｙデコーダー
２１　　　プリデコーダー
２２　　　プリデコード線
２３　　　ワード線
２４　　　デコーダー
３１　　　Ｘデコーダー
４１　　　プリデコード線
４２，４３　　　デコーダー
５１　　　センスアンプ
５２，５３　　　ワード線
５４，５５　　　メモリセル
５６，５７　　　ビット線
６１　　　センスアンプ
６２，６３　　　ワード線
６４，６５　　　メモリセル
６６，６７　　　ビット線
７１　　　ワード線
７２　　　メモリセル
７３，７４　　　センスアンプ
８１　　　マット
８２　　　Ｘデコーダー
８３　　　Ｙデコーダー
【図１】
2004055005.tif 000003
【図２】
2004055005.tif 000004
【図３】
2004055005.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004055005.tif 000009
【図８】
2004055005.tif 000010
【図９】
2004055005.tif 000011
【図１０】
2004055005.tif 000012