(57)【要約】【課題】  短絡回路性能を改良した４Ｈ−ＳｉＣ電子装置及びその製造方法を提供する。【解決手段】  電子装置（１００）は、シリコンカーバイドからなる半導体本体（１０２）と、該半導体本体の第１表面における本体領域（１０５）と、該本体領域（１０５）内のソース領域（１０８）と、該半導体本体（１０２）の第２表面におけるドレイン領域（１０４）と、該半導体本体（１０２）の第１表面（１０２ａ）全体にわたり継ぎ目なしに延在しており且つ第１ドーピング濃度を有している一つ又はそれ以上の第１サブ領域（１２１）及び該第１ドーピング濃度よりも一層低い第２ドーピング濃度を有している一つ又はそれ以上の第２サブ領域（１２３）を包含しているドープ領域（１２０）と、を有している。従って、該電子装置は、異なる導通スレッシュホールド電圧及び異なる飽和電流を有しており互いに交互とされた複数のゾーンを有している。【選択図】  図２
2022003683.tif 000002
【特許請求の範囲】
【請求項１】
電子装置（１００）において、
或る方向（Ｚ）に沿って互いに反対側である第１表面（１０２ａ）と第２表面（１０２ｂ）とを有しておりシリコンカーバイドＳｉＣからなる半導体本体（１０２）、
該第１表面（１０２ａ）において該半導体本体（１０２）内に延在する第１導電型（Ｐ）を有する本体領域（１０５）、
該半導体本体（１０２）の第１表面（１０２ａ）において該本体領域（１０５）内に延在しており第１導電型（Ｐ）と反対の第２導電型（Ｎ）を有しているソース領域（１０８）、及び
該半導体本体（１０２）の該第２表面（１０２ｂ）において延在しており該第２導電型（Ｎ）を有しているドレイン領域（１０４）、
を有しており、更にドープ領域（１２０）を有しており、該ドープ領域（１２０）が第２導電型（Ｎ）を有しており、該半導体本体（１０２）の該第１表面（１０２ａ）全体において連続的に延在しており、且つ第１ドーピング濃度を有する一つ又はそれ以上の第１サブ領域（１２１）と該第１ドーピング濃度よりも一層低い第２ドーピング濃度を有している一つ又はそれ以上の第２サブ領域（１２３）を有していることを特徴とする電子装置。
【請求項２】
該第１サブ領域（１２１）が、異なる導通スレッシュホールド電圧（Ｖｔｈ１，Ｖｔｈ２）、又は、代替的に、異なる飽和電流を有して互いに交互となる複数のゾーンを形成するために、該第２サブ領域（１２３）と交互とされている請求項１記載の電子装置。
【請求項３】
各第１サブ領域（１２１）及び各第２サブ領域（１２３）が、各第１サブ領域（１２１）の導通スレッシュホールド電圧（Ｖｔｈ１）と各第２サブ領域（１２３）の導通スレッシュホールド電圧（Ｖｔｈ２）との間の比（Ｖｔｈ２／Ｖｔｈ１）が１．１乃至２．５の範囲であるように構成されている請求項１又は２記載の電子装置。
【請求項４】
該第１及び第２サブ領域（１２１，１２３）が前記半導体本体内においてその表面（１０２ａ）から１０ｎｍ乃至０．１μｍの範囲の深さを有している請求項１乃至３の内のいずれか１項に記載の電子装置。
【請求項５】
該第１ドーピング濃度が該本体領域（１０５）の夫々のドーピング濃度値の５乃至２０倍の範囲の値を有しており且つ該第２ドーピング濃度が該本体領域（１０５）のドーピング濃度値の２乃至１０倍の範囲の夫々の値を有している請求項１乃至４の内のいずれか１項に記載の電子装置。
【請求項６】
前記第１サブ領域（１２１）が夫々の第２サブ領域（１２３）と隣接しており且つ電気的に接続されている請求項１乃至５の内のいずれか１項に記載の電子装置。
【請求項７】
該第２サブ領域（１２３）が５０％乃至８０％の範囲の該ドープ領域（１２０）の体積を占有している請求項１乃至６の内のいずれか１項に記載の電子装置。
【請求項８】
更に、該半導体本体の第１表面（１０２ａ）上にゲート構成体（１０６）を有しており、該ゲート構成体が、ゲート誘電体層（１０６ｂ）と、該ゲート誘電体層（１０６ｂ）上の金属ゲート層（１０６ｂ）と、該金属ゲート層（１０６ｂ）を取り囲んでいる絶縁層と、を包含しており、前記ドープ領域（１２０）が該ソース領域、該本体領域内及び前記ゲート構成体（１０６）下側に延在している請求項１乃至７の内のいずれか１項に記載の電子装置。
【請求項９】
前記半導体本体（１０２）が４Ｈ−ＳｉＣからなる請求項１乃至８の内のいずれか１項に記載の電子装置。
【請求項１０】
電子装置を製造する方法において、
方向（Ｚ）に沿って互いに反対側の第１表面（１０２ａ）及び第２表面（１０２ｂ）を有しておりシリコンカーバイドＳｉＣからなる半導体本体（１０２）を用意するステップ、
該第１表面（１０２ａ）において該半導体本体（１０２）内に第１導電型（Ｐ）を有する本体領域（１０５）を形成するステップ、
該半導体本体（１０２）の該第１表面（１０２ａ）において該本体領域（１０５）内に該第１導電型（Ｐ）と反対の第２導電型（Ｎ）を有しているソース領域（１０８）を形成するステップ、
該第２表面（１０２ｂ）に該第２導電型（Ｎ）を有するドレイン領域（１０４）を形成するステップ、
を有しており、更に、該半導体本体（１０２）の該第１表面（１０２ａ）全体に継ぎ目無く延在しており該第２導電型（Ｎ）を有しているドープ領域（１２０）を形成するステップであって、第１ドーピング濃度を有する一つ又はそれ以上の第１サブ領域（１２１）を形成するサブステップと、該第１ドーピング濃度よりも一層低い第２ドーピング濃度を有している一つ又はそれ以上の第２サブ領域（１２３）を形成するサブステップとを包含している前記ドープ領域（１２０）を形成するステップを包含していることを特徴とする方法。
【請求項１１】
異なる導通スレッシュホールド電圧（Ｖｔｈ１，Ｖｔｈ２）、又は、代替的に、異なる飽和電流を有しており互いに交互とされた複数のゾーンを形成するために、該第１サブ領域（１２１）が該第２サブ領域（１２３）と交互とされている請求項１０記載の方法。
【請求項１２】
導通スレッシュホールド電圧（Ｖｔｈ１）の各第１サブ領域（１２１）と導通スレッシュホールド電圧（Ｖｔｈ２）の各第２サブ領域（１２３）との間の比（Ｖｔｈ２／Ｖｔｈ１）が１．１乃至２．５の範囲であるような態様で各第１サブ領域（１２１）及び各第２サブ領域（１２３）が構成される請求項１０又は１１に記載の方法。
【請求項１３】
該第１及び第２サブ領域（１２１，１２３）が、前記半導体本体内において該表面（１０２ａ）から１０ｎｍ乃至０．１μｍの範囲の深さを有している請求項１０乃至１２の内のいずれか１項に記載の方法。
【請求項１４】
前記ドープ領域（１２０）を形成するステップが、
該第２ドーピング濃度を有する一様にドープした領域を形成するために該第１表面（１０２ａ）全体にわたりマスク無し注入を実施するステップ、
該第１サブ領域（１２１）を形成すべき該半導体本体（１０２）の表面領域を露出させる注入マスク（１３７）を該第１表面（１０２ａ）上に用意するステップ、
該第１ドーピング濃度を有する選択的にドープした領域を形成するために前記注入マスク（１３７）を使用してマスク型注入を実施するステップ、
を包含している請求項１０乃至１３の内のいずれか１項に記載の方法。
【請求項１５】
該第１ドーピング濃度が該本体領域（１０５）の夫々のドーピング濃度値の５乃至２０倍の範囲の値を有しており、且つ該第２ドーピング濃度が該本体領域（１０５）のドーピング濃度値の２乃至１０倍の範囲の夫々の値を有している請求項１４記載の方法。
【請求項１６】
前記第１サブ領域（１２１）が夫々の第２サブ領域（１２３）に隣接しており且つ電気的に接続されている請求項１０乃至１５の内のいずれか１項に記載の方法。
【請求項１７】
該第２サブ領域（１２３）が該ドープ領域（１２０）の体積の５０％乃至８０％の範囲を占有している請求項１０乃至１６の内のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置及びその製造方法に関するものであり、特に、異なる導通スレッシュホールド電圧、又は、代替的に、異なる飽和電流を有する選択領域を具備する電子装置に関するものである。
【背景技術】
【０００２】
図１は、直交軸Ｘ，Ｙ，Ｚの３軸参照系において且つ横断面においての縦型ＭＯＳＦＥＴ装置１の基本構造を示している。典型的な実施例においては、ＭＯＳＦＥＴ装置１は、一緒に動作する複数個のこれらの基本構造を包含しており、その場合に、同一のドレイン端子（Ｄ）を共用し、全てのゲート端子（Ｇ）は付着したポリシリコンメッシュ（不図示）によって共に接続されており、ソース端子（Ｓ）の全ては上部金属層１０によって電気的に接続され且つリンクされている。
【０００３】
図２に示した如く、ＭＯＳＦＥＴ装置１は、上部表面２ａと底部表面２ｂとを具備している半導体物質（それは、基板、及び、オプションとして、一つ又はそれ以上のエピタキシャル層を包含している）の半導体本体２を有している。半導体本体２は、例えば、Ｎ−ドープされている。底部表面２ｂにおいて、ドレイン領域４が、例えば、Ｎ型（Ｎ＋ドープ）のドーパント種を注入することにより、形成されている。上部表面２ａにおいては、本体領域５（Ｐドープ）がソース領域８（Ｎ＋ドープ）を取り囲んでいる。ゲート導電層６ａとゲート誘電体層６ｂとによって形成されている積層体を包含しているゲート構成体６が上部表面２ａ上を延在しており、部分的にソース領域８とオーバーラップしている。夫々の絶縁層９がゲート構成体６を被覆している。
【０００４】
上部金属層１０は、使用期間中に、ソース領域８と本体領域５と同一のバイアス電圧にバイアスさせるために、夫々、表面部分１６及び１７においてソース領域８及び本体領域５と電気的に接触している。
【０００５】
上部金属層１０と本体領域５との間の電気的コンタクトを改善させるために、Ｐウエル領域（Ｐ＋ドープ）１４が、本体領域５の内の幾つかにおいて、且つ表面部分１７に対応する領域内の上部表面２ａに面して、形成されている。典型的に、シリサイドインターフェース層（不図示）が、金属１０と注入したＰウエル領域１４との間にオーミックコンタクトを形成するために、表面部分１７に形成される。Ｐウエル領域１４が、金属層１０が本体領域５とコンタクトすべく設計されている箇所においてのみ、形成される。Ｐウエル領域１４は、夫々の本体領域５において、ソース領域８間に配置される。
【０００６】
設計上、上部金属層１０とソース領域８との間に（即ち、表面領域１６において）コンタクトを形成することが決定されている場合には、夫々のソース領域８は、表面領域１６において上部表面２ａに面して、それを収納している本体領域５内を連続的に延在する。金属１０とソース８との間の電気的コンタクトを向上させるために、更なる層を、それ自身既知の態様で形成することが可能である（不図示）。
【０００７】
ＭＯＳＦＥＴ装置１のオン状態期間中、導通電流はドレイン領域４内及びゲート構成体６下側の半導体本体２の領域内に局所化される（電流の流れ１８）。ＭＯＳＦＥＴ装置１のオフ状態期間中、ドレインＤとソースＳとの間の電圧降下は、逆バイアスにあるＰＮ接合によって維持され、且つ非常に小さい電流（漏洩）が該ＰＮ接合を介して流れる。該電圧が過剰に増加し且つ電界が臨界値に到達すると、該ＰＮ接合はブレークダウンとなり、且つ電流が本体領域５を介して流れ始める。過剰電圧が該ＰＮ接合に印加されると、電流はそれを介して流れ、一方ＭＯＳＦＥＴ装置１は実際のドレイン・ソースブレークダウン電圧（ＢＶＤＳ）を制限する。そのブレークダウンメカニズム自身はＰＮ接合にとって破壊的なものではない。しかしながら、高いブレークダウン電流及び電圧によって発生される過熱は、十分なヒートシンク機能が提供されない限り、該ＰＮ接合を損傷させることとなる。
【０００８】
該ＭＯＳＦＥＴ構造をより詳細に検討すると、該ＰＮ接合は「完全なダイオード」ではないことを理解することが可能な場合がある。該ダイオードは、金属層１０によってベースがエミッタへ短絡された状態でのＮ＋ソース８、Ｐ／Ｐ＋本体５、及びＮ＋ドレイン４によって構成されている寄生トランジスタとも呼称されるバイポーラ接合トランジスタ（ＢＪＴ）のコレクタ・ベース接合である。
【０００９】
該装置を設計する場合に、短絡回路イベントにおける障害モードでのその装置の挙動を考慮に入れるべきであり、その場合に、高電圧と高電流の同時的存在がサーマルランナウエイを発生し、該装置の破壊へと導く（例えば、電気モータが停止する場合に発生する典型的な例のイベントである）。
【００１０】
既知の如く、幾つかの半導体物質は、特に、パワー適用例のために、ダイオード又はトランジスタ等の電子部品を製造するために理想的なものである。これらの物質は、ワイドな禁止バンドギャップを有しており、特に、１．１ｅＶよりも大きな禁止バンドギャップのエネルギ値Ｅｇ、低いオン状態抵抗（ＲＯＮ）、高い熱伝導値、高い動作周波数、及び電荷キャリアの高い速度飽和を有している。前記特性を有しており且つ電子部品を製造するために使用されるべく考えられている物質は、シリコンカーバイド（ＳｉＣ）である。特に、シリコンカーバイドは、その異なるポリタイプ（例えば、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ）において、前掲した特性に関する限り、シリコンよりも好ましいものである。
【００１１】
シリコンカーバイド上に設けられた電子装置は、シリコン上に設けられた同様の装置と比較して、導通における低い出力抵抗、低リーク電流、高い動作温度、及び高い動作周波数などの多くの有益的な特性を提供する。
【００１２】
しかしながら、上述した問題はＳｉＣの使用によって完全に解消されるものではなく、且つＭＯＳＦＥＴ装置のアバランシェ能力を改善するために、通常の解決法はアクティブ区域と比較して一層高いブレークダウンスレッシュホールドを有する端部構造を予見する。しかしながら、該装置の端部においての効率の制限に起因して、この目標は必ずしも実現可能なものではない。
【００１３】
更に、オン状態における抵抗が影響を受ける。何故ならば、ソース抵抗はソース領域８のドーピング値に依存するからである。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的とするところは、従来技術の欠点を解消する電子装置及びその製造方法を提供することである。特に、本発明の目的とするところは、サーマルランナウエイを制限し、飽和電流を制限し且つ該装置の出力抵抗に与える影響を最小としてパワーを局所的に散逸させる方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明によれば、特許請求の範囲に定義されるように、電子装置及びその製造方法が提供される。
【００１６】
本発明のより良い理解のために、好適実施例について添付の図面を参照して純粋に非制限的な例として以下に説明する。
【図面の簡単な説明】
【００１７】
【図１】既知のタイプのＭＯＳＦＥＴ装置の概略図。
【図２】本発明の１実施例に基づくＭＯＳＦＥＴ装置の概略図。
【図３】（Ａ）及び（Ｂ）は、図２のＭＯＳＦＥＴ装置を製造するための或る処理ステップにおける状態を示している各概略図。
【図４】（Ａ）乃至（Ｄ）は、本発明の夫々の実施例に基づく図２のＭＯＳＦＥＴ装置の注入領域の夫々のレイアウトを示した各概略平面図。
【発明を実施するための形態】
【００１８】
図２は、本発明の１実施例に基づくＭＯＳＦＥＴ装置１００の一部を示している。図２は、図１の直交軸Ｘ，Ｙ，Ｚの３軸参照系においての横断面図である。
【００１９】
図１について既に説明したように、図１に示した部分は基本的構造、即ち「セル」とすることが可能であり、それは該基本的構造を所望の回数だけ複製することによってＭＯＳＦＥＴ装置１００を開発するために使用することが可能である。この様な基本的な構造は一緒に動作し、共通ドレイン端子（Ｄ）、共通ゲート端子（Ｇ）、及び共通ソース端子（Ｓ）を共用する。
【００２０】
図２の部分を複製する場合に、当業者に自明の如く、例えば、設計条件、面積占有、電気的条件、製造条件等の間の一つ又はそれ以上に妥協するために、該基本構造における変形を導入することが可能であることは明らかである。
【００２１】
ＭＯＳＦＥＴ装置１００は、軸Ｚに沿って互いに反対側にある上部表面１０２ａと底部表面１０２ｂとを有しており、半導体物質（それは、例えば、基板と、オプションとしての、一つ又はそれ以上のエピタキシャル層とを包含している）からなる半導体本体１０２を有している。
【００２２】
特に、半導体本体１０２はシリコンカーバイド、より詳細には、４Ｈ−ＳｉＣ、から構成されている。半導体本体１０２は、１実施例においては、Ｎ−ドープである。
【００２３】
底部表面１０２ｂに面してドレイン領域１０４が設けられており、それは、例えば、Ｎ型（Ｎ＋ドープ）の注入ドーパント種によって形成されている。本体領域１０５（Ｐドープ）が上部表面１０２ａに配置されている。
【００２４】
ソース領域１０８（Ｎ＋ドープ）は半導体本体１０２内に注入によって形成されており、本体領域１０５内であって上部表面１０２ａに面している。従って、本体領域１０５はその中に形成されている夫々のソース領域１０８を取り囲んでいる。
【００２５】
ゲート構成体１０６が上部表面１０２ａ上に延在しており且つゲート導電層１０６ａ（例えば、金属物質からなる）とゲート誘電体層１０６ｂ（絶縁性又は誘電体物質からなる）とによって形成されている積層体を包含している。夫々の絶縁層１０９は各ゲート構成体１０６を被覆しており、ゲート構成体１０６を金属層１１０から電気的に絶縁させている。ゲート構成体１０６は、ソース領域８と一部オーバーラップしており、それ自身公知の態様で、本体領域１０５／ソース領域１０８の間でゲート構成体１０６の下側の半導体本体１０２の領域内に、使用期間中に、夫々のチャンネル領域１１８が形成される。その電流経路は図２において点線１１８で図示してあり、ソース領域１０８からドレイン領域１０４へ向かって進んでいる（垂直導通）。
【００２６】
ＭＯＳＦＥＴ装置１００のアクティブ区域は、電流導通が発生する区域であり、特に、チャンネルが形成される箇所である。典型的に、該アクティブ区域は、不図示であるがそれ自身公知である端部終端領域によって完全に又は部分的に取り囲まれている。該端部終端領域は、例えば、Ｐ導電型を有する注入領域である。
【００２７】
詳細には図示していないがそれ自身公知である態様で、全てのゲート構成体１０６は電気的に接続されており（例えば、ポリシリコンメッシュによって）、且つソース領域１０８の全ては電気的に共通接続されている。
【００２８】
上部金属層１１０は、使用期間中に、ソース領域１０８及び本体領域１０５を同一のバイアス電圧へバイアスさせるために、夫々のコンタクトゾーンにおいてソース領域１０８及び本体領域１０５と電気的にコンタクトしている。
【００２９】
上部金属層１１０と本体領域１０５との間の電気的コンタクトを改善するために、上部表面２ａにおいて電気的コンタクトインターフェース（Ｐ＋ドープ）１１４が一つ又はそれ以上の本体領域１０５において形成されている。典型的に、各電気的コンタクトインターフェース１１４は、上部金属層１１０と夫々の電気的コンタクトインターフェース１１４との間にオーミックコンタクトを形成するためにシリサイドインターフェース層（不図示）を包含している。電気的コンタクトインターフェース１１４は、金属層１１０が本体領域１０５とコンタクトするために上部表面１０２ａに到達する箇所に形成される。
【００３０】
本発明の一つの側面によれば、電気的コンタクトインターフェース１１６は、上部金属層１１０と、設計上上部金属層１１０とソース領域１０８との間にコンタクトを形成することが決定されている半導体本体の領域と、の間にも存在している。
【００３１】
本発明の一つの側面によれば、装置１００は、装置１００の全長に沿って、上部表面１０２ａに直接的に面するか又はそれに近接して延在している注入領域１２０を提供する。該注入領域１２０はＮ型であり且つ装置１００の飽和電流を変調させる機能を有している。この文脈において、該飽和電流は、該装置が与えられたゲート電圧Ｖｇにおいて維持する最大電流であり、それは、一度、線形領域（そこでは、オン状態抵抗ＲＯＮが同定される）を超えると、或るドレイン−ソース電圧ＶＤＳ（ニー電圧）を超えてもほぼ一定を維持する。その飽和電流値は該装置のスイッチオン電圧値（Ｖｔｈ）によって制限され、一層高いＶｔｈは一層低い飽和電流に対応する。
【００３２】
注入領域１２０は、少なくとも第１Ｎ型ドーパント値を有する第１サブ領域１２１，及び少なくとも該第１サブ領域１２１の第１値よりも低い第２Ｎ型ドーパント値を有する第２サブ領域１２３を提供するように構成されている。
【００３３】
注入領域１２０は、上部表面１０２ａに面して、本体領域１０５，ソース領域１０８，及び導電性チャンネルを収納すべく意図されているゲート誘電体１０６ｂ下側のゾーン、及びドレイン領域１０４内を延在している。
【００３４】
従って、注入領域１２０は、本体領域１０５、ソース領域１０８、及び電気的コンタクトインターフェース１１４と電気的にコンタクトしている。
【００３５】
Ｚ方向に沿って上部表面１０２ａから測定した半導体本体１０２内の注入領域１２０の深さは、１０ｎｍ乃至０．１μｍで、特に、２０ｎｍ乃至５０ｎｍの範囲である。
【００３６】
注入ドーズを増加させると（第１サブ領域１２１）、スレッシュホールド電圧Ｖｔｈは低下し、即ち、第２サブ領域１２３に関して導電性チャンネルを発生させるか又はスイッチオンさせるために必要なゲート・ソース電圧値ＶＧＳは減少される。スレッシュホールド電圧Ｖｔｈは、ドレイン・ソース電流ＩＤＳが２５０μＡ／ｍｍ２に等しいゲート・ソース電圧ＶＧＳとして定義される。
【００３７】
上部表面１０２ａ近傍（特に、半導体本体１０２とゲート誘電体層１０６ｂとの間の界面）における注入を局所化させることにより、ＳｉＣにおいて典型的に存在する界面欠陥の飽和の結果として、装置１００のその特定のゾーンにおけるスレッシュホールド電圧Ｖｔｈに影響を与えることが可能である（例えば、Ｉ．Ｐｉｎｔｉｌｉｅ  ｅｔ  ａｌ．「４Ｈ−ＳｉＣ／ＳｉＯ２界面における電子トラップの解析；ウエット酸化前の窒素注入による影響（Ａｎａｌｙｓｉｓ  ｏｆ  ｅｌｅｃｔｒｏｎ  ｔｒａｐｓ  ａｔ  ｔｈｅ  ４Ｈ−ＳｉＣ／ＳｉＯ２  ｉｎｔｅｒｆａｃｅ；  ｉｎｆｌｕｅｎｃｅ  ｂｙ  ｎｉｔｒｏｇｅｎ  ｉｍｐｌａｎｔａｔｉｏｎ  ｐｒｉｏｒ  ｔｏ  ｗｅｔ  ｏｘｉｄａｔｉｏｎ）」、ジャーナル・オブ・アプライドフィジックス１０８、０２４５０３，２０１０によって示されている）。
【００３８】
この様に、動作期間中に、一層高いドーパント濃度を有しているサブ領域１２１は、サブ領域１２３をスイッチオンさせるために必要な電圧ＶＧＳよりも一層低い電圧ＶＧＳでスイッチオンする。その結果、電圧ＶＧＳが増加すると、最初にサブ領域１２１において導電性チャンネルが形成され、その後に、サブ領域１２３において形成される。更に、電圧ＶＧＳがサブ領域１２１において及びサブ領域１２３において両方のチャンネルをスイッチオンさせるようなものである場合でも、サブ領域１２１においては一層高い電流濃度が観測される。
【００３９】
サブ領域１２１におけるＮ型ドーパント濃度は、それが本体領域１０５の濃度の５乃至２０倍の範囲のファクターだけ本体領域１０５の表面濃度を超えるようなものであり、第２サブ領域１２３におけるＮ型ドーパント濃度は、それが本体領域１０５の濃度の２乃至１０倍の範囲のファクターだけ本体領域１０５の表面濃度を超えるようなものである。
【００４０】
サブ領域１２１のスレッシュホールド電圧Ｖｔｈ１とサブ領域１２３のスレッシュホールド電圧Ｖｔｈ２との間の比Ｖｔｈ２／Ｖｔｈ１は１．１乃至２．５の範囲であり、且つこれら２つのサブ領域内に存在するドーパント濃度の比によって定義される。
【００４１】
従って、注入領域１２０の適宜のレイアウトによって、装置１００のその他のゾーンと比較して一層大きな電流を担持するように構成した装置１００のゾーンを画定することが可能であり、換言すると、担持される電流が制限される装置１００のゾーンを設計することが可能であり、その結果、これらのゾーンにおける飽和電流を制限することが可能である。最も高い電流を担持するものとされたゾーンは、設計考量、最も堅牢な装置ゾーンの中からそれらを選択すること、又は他のゾーンと比較して幾つかのゾーンにおいて過剰な集中が無いようにこの電流を一様に分布させること、に基づいて選択される。
【００４２】
注入領域１２０の製造プロセスに関しては、図３（Ａ）及び（Ｂ）を参照して説明するが、これらの図は、本発明を理解するために有用である特徴に制限した半導体ウエハの一部を示している。図３（Ａ）及び（Ｂ）は、専ら、注入領域１２０の形成のために有用な製造ステップを例示するものであって、装置１００の製造を開始し且つ完成するための残りの処理ステップは本発明の一部を構成するものではないのでその説明及び例示は割愛する。
【００４３】
図３（Ａ）を参照すると、Ｐドーピング種の注入を介して本体領域１０５を形成し且つＮドーピング種の注入を介してソース領域１０５を形成した後に、インターフェース１０２ａ内に第１注入領域１３０を形成するために、Ｎ型種（例えば、窒素又はリン）の第１マスク無し注入を実施する。この第１注入（図３（Ａ）中に矢印で示してある）は１０−１００ｋｅＶの範囲内の注入エネルギで実施する。この注入から派生する半導体本体１０２の表面損傷を回避するために表面１０２ａ上に保護層１３４を形成することが可能である。
【００４４】
図３（Ａ）の注入ステップは、特に、図２を参照して説明した第２サブ領域１２３を形成し、且つ第１サブ領域１２１の形成に貢献する。次いで、図３（Ｂ）に示した如く、第１サブ領域１２１の形成を完成するために、Ｎ型種（例えば、窒素又はリン）の第２マスク型注入を実施する。
【００４５】
この第２注入（図３（Ｂ）において矢印１３６で示してある）は、１０−１００ｋｅＶの範囲内の注入エネルギで実施される。第２注入のために使用したマスク１３７は、第１サブ領域１２１のみが形成されるべき領域に対応する半導体本体１０２の表面部分を露出させたままとさせる。１実施例においては、マスク１３７は、例えばシリコン酸化物からなるマスク層を半導体本体１０２の表面１０２ａ上に付着させ且つサブ領域１２１を注入することが所望される半導体本体１０２の表面領域を露出させるためにこのマスク層のシェーピング即ち形状を整えることによりハードマスクとして形成することが可能である。
【００４６】
次いで、サブ領域１２１，１２３の注入した種の全てを活性化させるためにアニールステップを実施する。このアニールステップは、１６００乃至１８００℃の範囲内の温度で実施させる。このアニールステップは、専ら注入領域１２０の形成のためとするか、又は注入領域１２０と本体及び／又はソース及び／又はドレイン領域とに共通のものとさせることが可能である。
【００４７】
図４（Ａ）は、本体領域１０５及び第１サブ領域１２１の注入に制限した装置１００の一部の平面図を単に例として示している（前述したように、サブ領域１２３は装置１００の表面１０２ａの全てにおいて一様に存在するものと考えられており、装置１００に属するものではない表面１０２ａの部分を包含するものではない）。図示されているように、本実施例においては、複数個の本体領域１０５がＹ軸方向に沿って互いに平行なストリップの形状で延在しており、複数個の第１サブ領域１２１がＸ軸方向に沿って互いに平行なストリップの形状で延在していて、該複数個の本体領域１０５とオーバーラップしている。設計者の選択により、第１サブ領域１２１は本体領域１２１の可変百分率を被覆することが可能であり、即ち、本体領域１０５の５０％乃至８０％の範囲の百分率で被覆することが可能である。
【００４８】
図４（Ｂ）乃至４（Ｄ）は、図４（Ａ）のもの及び互いに代替的な夫々の実施例に基づいて、本体領域１０５及び第１サブ領域１２１の注入物へ制限した装置１００の一部の夫々の平面図を例示している。図示されるごとく、これらの実施例においては、複数個の本体領域１０５が、図４（Ａ）と同様に、Ｙ軸方向に沿って互いに平行なストリップの形状で延在しており、複数個の第１サブ領域１２１が同じＹ軸方向に沿って互いに平行なストリップの形状で延在していて、部分的に該複数個の本体領域１０５とオーバーラップしている。
【００４９】
第１サブ領域１２１のストリップは、図４（Ｂ）に例示したように、本体領域１０５の夫々のストリップと完全にオーバーラップして延在することが可能であり、又は図４（Ｃ）及び４（Ｄ）に例示したように、部分的にのみそれらにオーバーラップすることが可能である。
【００５０】
図４（Ｂ）（及び、同様に、図４（Ｃ））は、互いに交互となった本体領域１０５を被覆すべく延在する第１サブ領域１２１を例示している（２つ毎に１つ、即ち、第１サブ領域１２１の全面積は本体領域１０５の全面積の５０％に等しい）。
【００５１】
図４（Ｃ）は、並べて配置されたストリップの間に延在しており且つ本体領域１０５の互いのものに直接面しており、部分的に並べて配置されたこれらの本体領域１０５と部分的にオーバーラップしている第１サブ領域１２１を例示している。図４（Ｂ）に関しては、第１サブ領域１２１の全長（又は全面積）は本体領域１０５の全面積の５０％に等しい。
【００５２】
図４（Ｄ）は、第１「チェッカーボード」サブ領域１２１の実現例を例示しており、その場合に、第１サブ領域１２１は本体領域１０５に沿って断続的に延在している。
【００５３】
上述したことから、本発明が達成する利点は明らかである。本発明の実施例は、短絡回路テスト期間中に堅牢性を増加させることが判明している。事実、図２の構造（種々の記載した実施例において）は、装置１００の出力抵抗に与える影響が最小の状態で装置１００の選択した部分においてのＭＯＳＦＥＴ装置１００の飽和電流を変調させることを可能とさせる。
【００５４】
レイアウト設計は、高い電流濃度を有するゾーンを除去するように実施される。例えば、ワイヤ又はクリップにおいて、該装置内で循環する全電流を一様とさせ且つ短絡回路の場合に該装置の破壊を回避するために、飽和電流が制限される。
【００５５】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの具体的実施例に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに種々の変形例、修正例とすることが可能なものであることに注意すべきである。例えば、前述した実施例はＮチャンネルＭＯＳＦＥＴに関するものであるが、本発明はＰチャンネルＭＯＳＦＥＴにも適用可能であることは当業者に自明である。
【図１】
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【図２】
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【図３】
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【図４】
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