(57)【要約】【課題】受光される光量が確保されるとともに工程数の増加が最小限に抑えられる半導体装置と、その製造方法を提供する。【解決手段】半導体基板１の表面がＤＲＡＭが形成される領域Ｄと、フォトダイオードが形成される領域Ｐとに区画される。領域Ｄではゲート電極７およびＮ＋型ソース・ドレイン領域５ａ〜５ｃを含むスイッチングトランジスタとキャパシタが形成される。領域Ｐでは、ゲート電極７、Ｎ型領域５ｄおよび電荷蓄積層５ｅを含むＭＯＳトランジスタと、Ｎ型領域１２およびＰ型領域１３を含むフォトダイオードが形成される。フォトダイオードの受光部となるＮ型領域１３およびＰ型領域１２が開口部の底面上および側面上に形成されることによって、受光部が筒状に形成されて、半導体基板１の表面から上方に向かって開口した状態になる。【選択図】　　　　図６
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された第１素子形成領域および第２素子形成領域と、
前記第１素子形成領域に形成され、所定の光を受光するための受光部を有する受光素子と、
前記第２素子形成領域に形成され、所定の情報を記憶する記憶素子と
を備え、
前記受光素子の前記受光部は筒状に形成され前記半導体基板の表面から上方に向かって開口している、半導体装置。
【請求項２】
前記記憶素子は、
スイッチング素子と、
情報としての電荷を蓄積する電荷蓄積素子と、
前記スイッチング素子と前記電荷蓄積素子とを電気的に接続する導電部とを有し、
前記受光部は前記導電部と同じ層から形成された部分を含む、請求項１記載の半導体装置。
【請求項３】
前記受光素子は、
前記第１素子形成領域の表面に形成された第１導電型領域と、
前記第１導電型領域に接するように形成された第２導電型領域と
を有する、請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の主表面に第１素子形成領域および第２素子形成領域を形成する工程と、
前記第１素子形成領域に受光部を含む受光素子を形成する工程と、
前記第２素子形成領域に所定の記憶素子を形成する工程と
を備え、
前記受光素子を形成する工程は、所定の光を受光するための所定の導電型層を含む受光部を形成する工程を含み、
前記記憶素子を形成する工程は、
スイッチング素子を形成する工程と、
前記スイッチング素子に電気的に接続される導電体を形成する工程と、
前記導電体に電気的に接続される電荷蓄積素子を形成する工程と
を含み、
前記導電体を形成する工程は、前記受光部の前記所定の導電型層を形成する工程と同時に行なわれる工程を含む、半導体装置の製造方法。
【請求項５】
前記受光素子を形成する工程では、前記受光部は前記半導体基板の表面から上方に向かって開口した筒状に形成される、請求項４記載の半導体装置の製造方法。
【請求項６】
前記所定の導電型層として、ポリシリコン膜またはアモルファスシリコン膜が適用される、請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、フォトダイオードを備えた半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
所定の光を受光する半導体装置の一つにＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）エリアセンサがある。ＣＭＯＳエリアセンサ（以下、単に「エリアセンサ」と記す。）は、たとえば防犯カメラやカメラ付きの携帯電話等に適用されている。そのような従来のエリアセンサの一例について説明する。
【０００３】
図１３に示すように、半導体基板１０１の主表面に形成された素子分離絶縁膜１０４によって区画された一つの素子形成領域には、Ｐ型ウェル１０３が形成されている。そのＰ型ウェルの１０３の表面にはゲート電極１０７が形成されている。また、素子分離絶縁膜１０４によって区画された他の素子形成領域には、Ｐ＋型ソース・ドレイン領域１１１が形成されている。
【０００４】
そのゲート電極１０７を挟んで一方の素子形成領域の表面には、Ｐ型拡散層１１２とＮ型拡散層１１３を含むフォトダイオード１１６が形成されている。一方、ゲート電極１０７を挟んで他方の素子形成領域の表面には、電荷蓄積層１１０が形成されている。
【０００５】
このように従来のエリアセンサでは、半導体基板１０１に形成したＰ型拡散層１１２とＮ型拡散層１１３とのＰＮ接合を利用したフォトダイオード１１６が用いられている。
【０００６】
【発明が解決しようとする課題】
エリアセンサにダイナミック・ランダム・アクセス・メモリ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：以下「ＤＲＡＭ」と記す。）を搭載（混載）したシステムＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）が提案されている。このようなシステムＬＳＩでは、次のような問題点が想定される。
【０００７】
まず、ＤＲＡＭにはビットラインやキャパシタが存在するために配線数（配線層）が増加するとともに、これらの配線層を互いに絶縁するために層間絶縁膜が半導体基板１０１表面上に順次形成されることになる。
【０００８】
このため、従来のエリアセンサに比べて半導体基板１０１の表面上のトータルの膜厚が増加して、フォトダイオード１１６のＰＮ接合に到達する光の量が低下することになる。
【０００９】
また、ＤＲＡＭを形成するための領域を確保したうえで、フォトダイオード１１６の受光部に受光される光量を確保するために、受光部にはある程度の受光面積が必要とされ、半導体装置の縮小化に限界がある。
【００１０】
さらに、フォトダイオード１１６の受光面として積層形の受光面を形成しようとすると、ＰＮ接合を得るためにＰ型領域とＮ型領域との新たな２つの層が必要になる。
【００１１】
本発明の一つの目的は、上記エリアセンサにＤＲＡＭを搭載したシステムＬＳＩにおいて想定される問題点を解決する半導体装置を提供することであり、他の目的はそのような半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の一つの局面における半導体装置は、第１素子形成領域および第２素子形成領域と受光素子と記憶素子とを備えている。第１素子形成領域および第２素子形成領域は、半導体基板の主表面に形成されている。受光素子は、第１素子形成領域に形成され、所定の光を受光するための受光部を有している。記憶素子は、第２素子形成領域に形成され所定の情報を記憶する。その受光素子の受光部は筒状に形成され、半導体基板の表面から上方に向かって開口している。
【００１３】
この構成によれば、記憶素子が第２素子形成領域に形成されて、受光素子が形成される第１素子形成領域が制限されても、受光素子の受光部は筒状に形成されて半導体基板の表面から上方に向かって開口していることによって、受光部の受光面積が増大して受光素子の光の吸収効率を向上することができる。また、受光部の受光面積が確保されることによって半導体装置のさらなる微細化も図ることができる。
【００１４】
その記憶素子は、スイッチング素子と、情報としての電荷を蓄積する電荷蓄積素子と、スイッチング素子と電荷蓄積素子とを電気的に接続する導電部とを有し、受光部は導電部と同じ層から形成された部分を含むことが好ましい。
【００１５】
これにより、受光部を形成するための工程数の増加を最小限に抑えることができる。
【００１６】
また、受光素子は、第１素子形成領域の表面に形成された第１導電型領域と、第１導電型領域に接するように形成された第２導電型領域とを有していることが好ましい。
【００１７】
この場合には、第１導電型領域と第２導電型領域との接合によって第１素子形成領域の表面に形成された受光素子に対しても、上記受光部を設けることによって受光素子の光の吸収効率を向上することができる。
【００１８】
本発明の他の局面における半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面に第１素子形成領域および第２素子形成領域を形成する。第１素子形成領域に受光部を含む受光素子を形成する。第２素子形成領域に所定の記憶素子を形成する。その受光素子を形成する工程は、所定の光を受光するための所定の導電型層を含む受光部を形成する工程を含んでいる。記憶素子を形成する工程は、スイッチング素子を形成する工程と、スイッチング素子に電気的に接続される導電体を形成する工程と、導電体に電気的に接続される電荷蓄積素子を形成する工程とを含んでいる。導電体を形成する工程は、受光部の所定の導電型層を形成する工程と同時に行なわれる工程を含んでいる。
【００１９】
この製造方法によれば、導電体を形成する工程は、受光部の所定の導電型層を形成する工程と同時に行なわれる工程を含んでいることによって、受光素子の光の吸収効率を向上するための受光部を形成するのにその工程数の増加を最小限に抑えることができる。
【００２０】
その受光素子を形成する工程では、受光部は半導体基板の表面から上方に向かって開口した筒状に形成されることが好ましい。
【００２１】
これにより、受光部の受光面積が増大して受光素子の光の吸収効率を向上することができる。
【００２２】
また、受光部の所定の導電型層としては、具体的にポリシリコン膜またはアモルファスシリコン膜が適用されることが好ましい。
【００２３】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１では、エリアセンサにＤＲＡＭを搭載したシステムＬＳＩにおいて、ＤＲＡＭのキャパシタを構成するストレージノードに接続されるコンタクトプラグを形成するためのドープトアモルファスシリコン膜を用いてフォトダイオードの受光部の一部が形成される。
【００２４】
まず、図１に示すように、半導体基板１に所定の素子分離絶縁膜４を形成することにより、半導体基板１の表面がＤＲＡＭが形成される領域Ｄと、フォトダイオードが形成される領域Ｐとに区画される。
【００２５】
次に、領域Ｄに所定のボトムＮ型ウェル２およびＰ型ウェル３が形成される。次に、領域Ｄおよび領域Ｐの表面上に所定のゲート電極７およびサイドウォール絶縁膜６が形成される。そのゲート電極７等をマスクとしてｎ型の不純物を注入することにより、領域ＤではＮ＋型ソース・ドレイン領域５ａ〜５ｃが形成される。領域Ｐでは、フォトダイオードのＮ型領域５ｄと、電荷蓄積層５ｅがそれぞれ形成される。
【００２６】
これにより、領域Ｄではゲート電極７およびＮ＋型ソース・ドレイン領域５ａ〜５ｃを含むスイッチングトランジスタが形成され、領域Ｐでは、ゲート電極７、Ｎ型領域５ｄおよび電荷蓄積層５ｅを含むＭＯＳトランジスタが形成される。
【００２７】
次に、ゲート電極７等を覆うように、半導体基板１上に第１層間シリコン酸化膜８が形成される。その第１層間シリコン酸化膜８に所定のコンタクトホールが形成され、そのコンタクトホール内にたとえばＴｉＮ等のバリアメタルを介在させてタングステン等の所定の導電性膜（図示せず）が堆積される。
【００２８】
その導電性膜に所定の写真製版および加工を施すことにより、領域Ｄではストレージノードあるいはビット線に接続されるコンタクトプラグ９が形成される。領域Ｐでは所定のタングステンプラグ１９が形成される。なお、ビット線はＣＯＢ（Ｃａｐａｃｉｔｏｒ　Ｏｖｅｒ　Ｂｉｔｌｉｎｅ）型とされて、ビット線の上にキャパシタが形成されることになる。
【００２９】
そのコンタクトプラグ９およびタングステンプラグ１９を覆うように、第１層間シリコン酸化膜８上に第２層間シリコン酸化膜１０が形成される。その第２層間シリコン酸化膜１０に所定のレジストパターン（図示せず）が形成される。
【００３０】
そのレジストパターンをマスクとして第２層間シリコン酸化膜１０および第１層間シリコン酸化膜８にエッチングを施すことにより、領域ＰにおいてＮ型領域５の表面を露出する開口部３５が形成される。
【００３１】
その開口部３５内を含む第２層間シリコン酸化膜１０上にノンドープのアモルファスシリコン膜またはポリシリコン膜（いずれも図示せず）が形成される。そのアモルファスシリコン膜に所定の写真製版およびエッチングを施して、さらにボロンをドープすることにより、図２に示すように、開口部３５内を含む所定の領域にフォトダイオードにおけるＰ型領域１２が形成される。
【００３２】
次に、図３に示すように、第２層間シリコン酸化膜１０上にフォトレジストパターン３１が形成される。そのフォトレジストパターン３１をマスクとして第２層間シリコン酸化膜１０にエッチングを施すことにより、コンタクトプラグ９の表面を露出するコンタクトホール（ストレージノード用）３６が形成される。その後、フォトレジストパターン３１が除去される。
【００３３】
次に、図４に示すように、コンタクトホール３６内を含む第２の層間シリコン酸化膜１０上にＮ型のアモルファスシリコン膜（または、ポリシリコン膜）１３が形成される。そのアモルファスシリコン膜１３上に所定のフォトレジストパターン３２が形成される。そのフォトレジストパターン３２をマスクとしてアモルファスシリコン膜１３にエッチングが施される。
【００３４】
これにより、図５に示すように、フォトダイオードにおけるＮ型領域１３が形成されて、フォトダイオードの受光面が形成されることになる。このとき、コンタクトホール３６内には、ストレージノードのコンタクトプラグ１１が同時に形成される。
【００３５】
次に、図６に示すように、Ｎ型領域１３等を覆うように第２層間シリコン酸化膜１０上に第３層間シリコン酸化膜１７が形成される。その第３層間シリコン酸化膜１７上に所定のフォトレジストパターン（図示せず）が形成される。そのフォトレジストパターンをマスクとして第３層間シリコン酸化膜１７にエッチングを施すことで、円筒型キャパシタを形成するための開口部３７が形成される。
【００３６】
その開口部３７内に、一般的に用いられている方法によってストレージノード１４、容量絶縁膜１５およびセルプレート１６を含むキャパシタが形成される。そのキャパシタを覆うように第３層間シリコン酸化膜１７上に第４層間シリコン酸化膜１８が形成される。
【００３７】
その第４層間シリコン酸化膜１８上に所定のフォトレジストパターン（図示せず）が形成されて、そのフォトレジストパターンをマスクとして第４層間シリコン酸化膜１８、第３層間シリコン酸化膜１７および第２層間シリコン酸化膜１０にエッチングを施すことによりコンタクトホール３８が形成される。
【００３８】
そのコンタクトホール３８内を埋めるように、タングステンプラグ２０が形成される。その後、第４層間シリコン酸化膜１８上にタングステンプラグ２０に電気的に接続されるアルミニウム配線２１が形成される。
【００３９】
このようにして、領域Ｄではキャパシタとスイッチングトランジスタを含むＤＲＡＭが形成され、領域ＰではＮ型領域１２およびＰ型領域１３を含むフォトダイオードが形成されてＤＲＡＭを搭載したシステムＬＳＩが得られる。
【００４０】
このようにして形成されたシステムＬＳＩにおいては、半導体基板にＤＲＡＭが形成されてフォトダイオードが形成される領域が制限されても、フォトダイオードの受光部となるＮ型領域１３およびＰ型領域１２が、開口部３５の底面上および側面上に形成される。
【００４１】
これにより、受光部が筒状に形成され半導体基板１の表面から上方に向かって開口した状態になり、その結果、受光面の面積が増大して光の吸収効率を向上することができる。
【００４２】
また、フォトダイオードの受光部のうちＰ型領域１３は、ストレージノードのコンタクトプラグ１１と同じアモルファスシリコン膜またはポリシリコン膜から形成されることで、工程数の増加を最小限に抑えることもできる。
【００４３】
さらに、受光部の受光面積が確保されることによって、半導体装置のさらなる微細化も図ることが可能になる。
【００４４】
実施の形態２
本発明の実施の形態２では、半導体基板に形成されたＰＮ接合によるフォトダイオードに受光部が追加形成される。この受光部の一部は前述した場合と同様に、ストレージノードに接続されるコンタクトプラグを形成するためのドープトアモルファスシリコン膜を用いて形成される。
【００４５】
まず、図７に示すように、Ｎ型領域５ｄの表面にはＰ型領域２５が形成される。これにより、半導体基板１にＮ型領域５ｄとＰ型領域２５とのＰＮ接合によるフォトダイオードが形成されることになる。
【００４６】
また、第１層間シリコン酸化膜８にはＮ型領域５ｄの表面を露出するコンタクトホールがさらに形成されて、そのコンタクトホール内にＮ型領域５ｄに接続されるプラグ９が、他のプラグ９、１９と同時に形成される。
【００４７】
また、第２層間シリコン酸化膜１０には、Ｎ型領域５ｄに接続されたプラグ９を露出する開口部３９が形成される。なお、これ以外の工程については図１に示す工程と同様なので、その説明を省略する。
【００４８】
次に、開口部３９内を含む第２層間シリコン酸化膜１０上にノンドープのアモルファスシリコン膜またはポリシリコン膜（いずれも図示せず）が形成される。そのアモルファスシリコン膜に所定の写真製版およびエッチングを施して、さらにボロンをドープすることにより、図８に示すように、開口部３９内を含む所定の領域にフォトダイオードの受光部となるＰ型領域１２が形成される。
【００４９】
次に、図９に示すように、第２層間シリコン酸化膜１０上にフォトレジストパターン３１が形成される。そのフォトレジストパターン３１をマスクとして第２層間シリコン酸化膜１０にエッチングを施すことにより、コンタクトプラグ９の表面を露出するコンタクトホール（ストレージノード用）３６が形成される。その後、フォトレジストパターン３１が除去される。
【００５０】
次に、図１０に示すように、コンタクトホール３６内を含む第２層間シリコン酸化膜１０上にＮ型のアモルファスシリコン膜（または、ポリシリコン膜）１３が形成される。そのアモルファスシリコン膜１３上に所定のフォトレジストパターン３２が形成される。そのフォトレジストパターン３２をマスクとしてアモルファスシリコン膜１３にエッチングが施される。
【００５１】
これにより、図１１に示すように、フォトダイオードの受光部をなすＮ型領域１３が形成される。このとき、コンタクトホール３６内にはストレージノードのコンタクトプラグ１１が同時に形成される。
【００５２】
次に、図１２に示すように、Ｎ型領域１２等を覆うように第２層間シリコン酸化膜１０上に第３層間シリコン酸化膜１７が形成される。その第３層間シリコン酸化膜１７上に所定のフォトレジストパターン（図示せず）が形成される。そのフォトレジストパターンをマスクとして第３層間シリコン酸化膜１７にエッチングを施すことで、円筒型キャパシタを形成するための開口部３７が形成される。
【００５３】
その開口部３７内に、ストレージノード１４、容量絶縁膜１５およびセルプレート１６を含むキャパシタが形成される。そのキャパシタを覆うように第３層間シリコン酸化膜１７上に第４層間シリコン酸化膜１８が形成される。
【００５４】
その第４層間シリコン酸化膜１８上に所定のフォトレジストパターン（図示せず）が形成されて、そのフォトレジストパターンをマスクとして第４層間シリコン酸化膜１８、第３層間シリコン酸化膜１７および第２層間シリコン酸化膜１０にエッチングを施すことによりコンタクトホール３８が形成される。
【００５５】
そのコンタクトホール３８内を埋めるように、タングステンプラグ２０が形成される。その後、第４層間シリコン酸化膜１８上にタングステンプラグ２０に電気的に接続されるアルミニウム配線２１が形成される。
【００５６】
このようにして領域Ｄではキャパシタとスイッチングトランジスタを含むＤＲＡＭが形成され、領域Ｐでは、Ｎ型領域５ｄとＰ型領域２５とのＰＮ接合によるフォトダイオードが形成される。そのフォトダイオードには、プラグ９を介してＮ型領域１２およびＰ型領域１３による受光部が接続されている。
【００５７】
このようにして形成されたシステムＬＳＩにおいては、半導体基板１に形成されたＰＮ接合によるフォトダイオードに対して、受光部となるＮ型領域１２およびＰ型領域１３が開口部３９の底面上および側面上に形成されている。
【００５８】
これにより、受光部が筒状に形成され半導体基板１の表面から上方に向かって開口した状態となる。その結果、半導体基板１にＰＮ接合によるフォトダイオードが形成されたシステムＬＳＩに対しても、受光部を設けてその受光部の受光面積が増大することによって光の吸収効率を向上することができる。
【００５９】
しかも、その受光部のうちＰ型領域１３が、ストレージノードのコンタクトプラグ１１と同じアモルファスシリコン膜またはポリシリコン膜から形成されることで、工程数の増加を最小限に抑えることもできる。
【００６０】
さらに、受光部の受光面積が確保されることによって、半導体装置のさらなる微細化も図ることが可能になる。
【００６１】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６２】
【発明の効果】
本発明の一つの局面における半導体装置によれば、記憶素子が第２素子形成領域に形成されて、受光素子が形成される第１素子形成領域が制限されても、受光素子の受光部は筒状に形成されて半導体基板の表面から上方に向かって開口していることによって、受光部の受光面積が増大して受光素子の光の吸収効率を向上することができる。また、受光部の受光面積が確保されることによって半導体装置のさらなる微細化も図ることができる。
【００６３】
その記憶素子は、スイッチング素子と、情報としての電荷を蓄積する電荷蓄積素子と、スイッチング素子と電荷蓄積素子とを電気的に接続する導電部とを有し、受光部は導電部と同じ層から形成された部分を含むことが好ましく、これにより、受光部を形成するための工程数の増加を最小限に抑えることができる。
【００６４】
また、受光素子は、第１素子形成領域の表面に形成された第１導電型領域と、第１導電型領域に接するように形成された第２導電型領域とを有していることが好ましく、この場合には、第１導電型領域と第２導電型領域との接合によって第１素子形成領域の表面に形成された受光素子に対しても、上記受光部を設けることによって受光素子の光の吸収効率を向上することができる。
【００６５】
本発明の他の局面における半導体装置の製造方法によれば、導電体を形成する工程は、受光部の所定の導電型層を形成する工程と同時に行なわれる工程を含んでいることによって、受光素子の光の吸収効率を向上するための受光部を形成するのにその工程数の増加を最小限に抑えることができる。
【００６６】
その受光素子を形成する工程では、受光部は半導体基板の表面から上方に向かって開口した筒状に形成されることが好ましく、これにより、受光部の受光面積が増大して受光素子の光の吸収効率を向上することができる。
【００６７】
また、受光部の所定の導電型層としては、具体的にポリシリコン膜またはアモルファスシリコン膜が適用されることが好ましい。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】従来の半導体装置の一断面図である。
【符号の説明】
１　半導体基板、２　ボトムＮ型ウェル、３　Ｐ型ウェル、４　素子分離絶縁膜、５ａ〜５ｃ　Ｎ＋型ソース・ドレイン領域、５ｄ　Ｎ型領域、５ｅ　電荷蓄積層、６　サイドウォール絶縁膜、７　ゲート電極、８　第１層間シリコン酸化膜、９　コンタクトプラグ、１０　第２層間シリコン酸化膜、１１　コンタクトプラグ、１２、２５　Ｐ型領域、１３　Ｎ型領域、１４　ストレージノード、１５容量絶縁膜、１６　セルプレート、１７　第３層間シリコン酸化膜、１８　第４層間シリコン酸化膜、１９、２０　タングステンプラグ、２１　アルミニウム配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004055730.tif 000013
【図１２】
2004055730.tif 000014
【図１３】
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