(57)【要約】【課題】配線の表面に１μｍを超す程度の凹凸を形成することなく層間絶縁層と配線の接着強度が確保でき、高速電気信号を効率よく伝送可能な多層回路基板（マザーボード、半導体チップ搭載基板）と半導体パッケージ等の製造方法を提供する。【解決手段】コア基板の片面または両面に、層間絶縁層と配線を複数層形成する多層配線基板の製造方法において、前記配線表面を、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液で処理する工程、さらにシアネートエステル化合物を含有する樹脂組成物を硬化して層間絶縁層を形成する工程を有する多層回路基板の製造方法。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板において、前記配線表面に、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物を含む絶縁膜を形成し、さらに前記層間絶縁層が、シアネートエステル化合物を含有する樹脂組成物を硬化した層間絶縁層であることを特徴とする多層回路基板。
【請求項２】
前記分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物を含む絶縁膜が、これらの化合物を少なくとも１種以上含有する絶縁膜である請求項１に記載の多層回路基板。
【請求項３】
前記分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物が、シランカップリング剤である請求項１または２に記載の多層回路基板。
【請求項４】
前記分子中にアミノ基を含有する化合物がＨＳ−（ＣＨ２）ｎ−ＮＨ２（但し、式中、ｎは１から２３までの整数を表す）で示される脂肪族チオールである請求項１または２に記載の多層回路基板。
【請求項５】
前記シアネートエステル化合物が、式［１］で示されるシアネートエステル化合物である請求項１〜４のいずれかに記載の多層回路基板。
【化１】
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【請求項６】
前記配線の表面粗さが、Ｒａで１．０μｍ以下である請求項１〜５のいずれかに記載の多層回路基板。
【請求項７】
請求項１〜６のいずれかに記載の多層回路基板を用いて、前記多層回路基板の一方の面には、半導体チップ接続端子を含む前記配線と、半導体チップ搭載領域及び半導体パッケージ領域が形成され、他方の面には、外部接続端子を含む前記配線が形成された半導体チップ搭載基板。
【請求項８】
コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板の製造方法において、前記配線表面を、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液で処理する工程、さらにシアネートエステル化合物を含有する樹脂組成物を硬化して層間絶縁層を形成する工程を有することを特徴とする多層回路基板の製造方法。
【請求項９】
前記配線表面を、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液で処理する工程が、これらの化合物を少なくとも１種以上含む溶液で処理する工程である請求項８に記載の多層回路基板の製造方法。
【請求項１０】
前記分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物が、シランカップリング剤である請求項８または９に記載の多層回路基板の製造方法。
【請求項１１】
前記分子中にアミノ基を含有する化合物が、ＨＳ−（ＣＨ２）ｎ−ＮＨ２（但し、式中、ｎは１から２３までの整数を表す）で示される脂肪族チオールである請求項８または９に記載の多層回路基板の製造方法。
【請求項１２】
前記シアネートエステル化合物が、式［１］で示されるシアネートエステル化合物である請求項８〜１１のいずれかに記載の多層回路基板の製造方法。
【化２】
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【請求項１３】
前記配線表面を、脱脂または酸洗浄を行った後、前記分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液で処理する工程を有する請求項８〜１２のいずれかに記載の多層回路基板の製造方法。
【請求項１４】
前記配線は銅からなり、前記脱脂または酸洗浄後に、酸化剤を含む水溶液に浸漬し、前記配線表面に酸化銅皮膜を形成し、次いで、還元剤を含む水溶液に浸漬し、前記酸化銅皮膜を還元処理する工程を有する請求項１３に記載の多層回路基板の製造方法。
【請求項１５】
前記配線表面粗さが、Ｒａで１．０μｍ以下になるように前記配線の表面処理を行う工程を有する請求項８〜１４のいずれかに記載の多層回路基板の製造方法。
【請求項１６】
層間絶縁層を形成する工程が、シアネートエステル化合物を含んだ樹脂組成物を塗布することにより層間絶縁層を形成する工程である請求項８〜１５のいずれかに記載の多層回路基板の製造方法。
【請求項１７】
請求項８〜１６のいずれかに記載の多層回路基板の製造方法を用い、さらに前記多層回路基板の一方の面に、半導体チップ接続端子を含む前記配線と、半導体チップ搭載領域及び半導体パッケージ領域を形成する工程、他方の面には、外部接続端子を含む前記配線を形成する工程を有する半導体チップ搭載基板の製造方法。
【請求項１８】
請求項７に記載の半導体チップ搭載基板、または請求項１７に記載の半導体チップ搭載基板の製造方法で製造された半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップを封止する樹脂から構成されることを特徴とする半導体パッケージ。
【請求項１９】
請求項１７に記載の半導体チップ搭載基板の製造方法により半導体チップ搭載基板を製造する工程、前記半導体チップ搭載基板に半導体チップを搭載する工程、前記半導体チップを樹脂で封止する工程を有することを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層回路基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法に関する。
【０００２】
【従来の技術】
近年の情報化社会の発展は目覚しく、民生機器ではパソコン、携帯電話などの小型化、軽量化、高性能化、高機能化が進められ、産業用機器としては無線基地局、光通信装置、サーバ、ルータなどのネットワーク関連機器など、大型、小型を問わず、同じように機能の向上が求められている。また、情報伝達量の増加に伴い、年々扱う信号の高周波化が進む傾向にあり、高速処理および高速伝送技術の開発が進められている。実装関係についてみると、ＬＳＩを中心に高機能化が進み、ＣＰＵ、ＤＳＰや各種のメモリなど、あるいは機器に対応したシステムオンチップ（ＳｏＣ）、システムインパッケージ（ＳｉＰ）などの開発が盛んに行われており、半導体チップの機能は年々向上し、微細化、高集積化が進んでいる。このために、半導体チップ搭載基板やマザーボードも、高周波化、高密度配線化、高機能化に対応するために、ビルドアップ方式の多層回路基板が使用されるようになってきた。
【０００３】
ビルドアップ方式の多層回路基板は、層間絶縁層形成工程と配線形成工程を相互に繰り返して製造される。この製造方法では、層間絶縁層と配線間の接着強度と、微細な配線間の絶縁信頼性を確保することが重要であり、これらを満足するため、従来の方法として、下記に示した方法がある。
（ａ）粗化液として、硫酸／過酸化水素、過硫酸塩／酸、塩化第二鉄、塩化第二銅を用い、配線を形成している銅の表面を粗化することによって層間絶縁層と配線との十分な接着強度を得る方法（特開平８−１３９４５２号公報）。
（ｂ）高温アルカリ水溶液や過マンガン酸を含む水溶液に浸漬することによって、配線を形成している銅の表面に酸化物皮膜を生成し、表面に針状結晶を形成し粗化することによって層間絶縁層と配線との十分な接着強度を得る方法。
（ｃ）硫化アンモニウム、硫化カリウム、硫化ナトリウム等の硫化物または含イオウ化合物を配線表面に塗布することによって、イオンマイグレーションを抑制し、絶縁信頼性の高い多層回路基板を得る方法（特開平１０−１９０２３９号公報）。
【０００４】
【特許文献１】
特開平８−１３９４５２号公報
【特許文献２】
特開平１０−１９０２３９号公報
【０００５】
また、微細配線の形成においても、エッチングにより配線を形成するサブトラクト法で、歩留り良く形成できる配線は、配線幅／配線間隔（以下、Ｌ／Ｓという。）＝５０μｍ／５０μｍが限度である。更に微細なＬ／Ｓ＝３５μｍ／３５μｍ程度の配線形成では、基材表面に比較的薄い銅めっき層を形成しておき、その上にめっきレジストを形成して、電気銅めっきで導体を必要な厚さに形成し、その後めっきレジストを剥離、その後比較的薄い銅めっきをソフトエッチングで除去するというセミアディティブ法が使用され始めている。
【０００６】
【発明が解決しようとする課題】
前述の層間絶縁層と配線の接着強度を向上させる従来技術は、配線表面に１μｍを超す凹凸を形成し、アンカー効果によって接着強度を確保していた。しかし、このように表面が１μｍを超す凹凸形状の配線に高速の電気信号を流すと、表皮効果により電気信号は配線の表面付近に集中して流れるようになるため、伝送損失が大きくなるという問題がある。
【０００７】
本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、配線の表面に１μｍを超す凹凸を形成することなく層間絶縁層と配線の接着強度が確保でき、高速電気信号を効率よく伝送可能な多層回路基板（マザーボード、半導体チップ搭載基板）と半導体パッケージ、及びそれらの製造方法を提供することである。
【０００８】
また、本発明の他の目的は、微細な配線間のイオンマイグレーションを防止し、信頼性の高い多層回路基板、半導体チップ搭載基板と半導体パッケージ、及びそれらの製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、配線表面を分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液で処理し、さらに層間絶縁層は、シアネートエステル化合物を含有する樹脂組成物を硬化して形成することを基本とし、次のように構成される。
（１）コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板において、前記配線表面に、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物を含む絶縁膜を形成し、さらに前記層間絶縁層が、シアネートエステル化合物を含有する樹脂組成物を硬化した層間絶縁層であることを特徴とする多層回路基板。
（２）前記分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物を含む絶縁膜が、これらの化合物を少なくとも１種以上含有する絶縁膜である（１）に記載の多層回路基板。
（３）前記分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物が、シランカップリング剤である（１）または（２）に記載の多層回路基板。
（４）前記分子中にアミノ基を含有する化合物がＨＳ−（ＣＨ２）ｎ−ＮＨ２（但し、式中、ｎは１から２３までの整数を表す）で示される脂肪族チオールである（１）または（２）に記載の多層回路基板。
（５）前記シアネートエステル化合物が式［１］で示されるシアネートエステル化合物である（１）〜（４）のいずれかに記載の多層回路基板。
【化３】
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（６）前記配線の表面粗さが、Ｒａで１．０μｍ以下である（１）〜（５）のいずれかに記載の多層回路基板。
（７）（１）〜（６）のいずれかに記載の多層回路基板を用いて、前記多層回路基板の一方の面には、半導体チップ接続端子を含む前記配線と、半導体チップ搭載領域及び半導体パッケージ領域が形成され、他方の面には、外部接続端子を含む前記配線が形成された半導体チップ搭載基板。
（８）コア基板の片面または両面に、層間絶縁層と配線が複数層形成された多層配線基板の製造方法において、前記配線表面を、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液で処理する工程、さらにシアネートエステル化合物を含有する樹脂組成物を硬化して層間絶縁層を形成する工程を有することを特徴とする多層回路基板の製造方法。
（９）前記配線表面を、分子中にアミノ基を含有する化合物もしくは分子中にイミダゾール基を含有する化合物の溶液で処理する工程が、これらの化合物を少なくとも１種以上含む溶液で処理する工程である（８）に記載の多層回路基板の製造方法。
（１０）前記分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物が、シランカップリング剤である（８）または（９）に記載の多層回路基板の製造方法。
（１１）前記分子中にアミノ基を含有する化合物が、ＨＳ−（ＣＨ２）ｎ−ＮＨ２（但し、式中、ｎは１から２３までの整数を表す）で示される脂肪族チオールである（８）または（９）に記載の多層回路基板の製造方法。
（１２）前記シアネートエステル化合物が式［１］で示されるシアネートエステル化合物である（８）〜（１１）のいずれかに記載の多層回路基板の製造方法。
【化４】
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（１３）前記配線表面を、脱脂または硫酸洗浄を行った後、前記分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液で処理する工程を有する（８）〜（１２）のいずれかに記載の多層回路基板の製造方法。
（１４）前記配線は銅からなり、前記脱脂または酸洗浄後に、酸化剤を含む水溶液に浸漬し、前記配線表面に酸化銅皮膜を形成し、次いで、還元剤を含む水溶液に浸漬し、前記酸化銅皮膜を還元処理する工程を有する（１３）に記載の多層回路基板の製造方法。
（１５）前記配線表面粗さが、Ｒａで１．０μｍ以下になるように前記配線の表面処理を行う工程を有する（８）〜（１４）のいずれかに記載の多層回路基板の製造方法。
（１６）層間絶縁層を形成する工程が、シアネートエステル化合物を含んだ樹脂組成物を塗布することにより層間絶縁層を形成する工程である（８）〜（１５）のいずれかに記載の多層回路基板の製造方法。
（１７）（８）〜（１６）のいずれかに記載の多層回路基板の製造方法を用い、さらに前記多層回路基板の一方の面に、半導体チップ接続端子を含む前記配線と、半導体チップ搭載領域及び半導体パッケージ領域を形成する工程、他方の面には、外部接続端子を含む前記配線を形成する工程を有する半導体チップ搭載基板の製造方法。
（１８）（７）に記載の半導体チップ搭載基板、または（１７）に記載の半導体チップ搭載基板の製造方法で製造された半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップを封止する樹脂から構成されることを特徴とする半導体パッケージ。
（１９）（１７）に記載の半導体チップ搭載基板の製造方法により半導体チップ搭載基板を製造する工程、前記半導体チップ搭載基板に半導体チップを搭載する工程、前記半導体チップを樹脂で封止する工程を有することを特徴とする半導体パッケージの製造方法。
【００１０】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。ここでは、半導体チップ搭載基板について説明するが、配線表面処理方法や層間絶縁層（ビルドアップ層）形成方法等は多層回路基板でも同様に行うことができる。
【００１１】
（層間絶縁層と配線の接着力の向上）
層間絶縁層と配線の接着力を向上するためには、配線表面を、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液により処理を行い、さらに層間絶縁層は、シアネートエステル化合物を含有する樹脂組成物を硬化して形成する。
【００１２】
（分子中にアミノ基を含有する化合物またはイミダゾール基を含有する化合物）分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物は特に限定はしないが、これらの化合物を少なくとも１種以上含有する溶液を使用することができる。分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物は、アミノ基またはイミダゾール基を含んだシランカップリング剤であってもよく、また、アミノ基を含んだ化合物の例としては、ＨＳ−（ＣＨ２）ｎ−ＮＨ２で示される脂肪族チオールであってもよい。
【００１３】
（アミノ基またはイミダゾール基を含んだシランカップリング剤）
アミノ基を含んだシランカップリング剤の具体例をあげると、アミノメチルトリメチルシラン、３−アミノプロピルトリメトキシシラン、２−（２−アミノエチルチオエチル）トリメトキシシラン、メチルトリス（２−アミノエトキシ）シラン、アリロキシ−２−アミノエチルアミノメチルジメトキシシラン、３−アミノプロピルジエトキシメチルシラン、３−（２−アミノエチルアミノプロピル）ジエトキシメチルシラン、３−（２−アミノエチルアミノプロピル）トリメトキシシラン、ウレイドプロピルトリエトキシシラン、２−（２−アミノエチルチオエチル）トリエトキシシラン、３−［２−（２−アミノエチルアミノエチルアミノ）プロピル］トリメトキシシラン、３−（２−アミノエチルアミノプロピル）へプタメチルトリシロキサン、３−（２−アミノエチルアミノプロピル）トリス（トリメチルシロキシ）シラン等である。イミダゾール系シランカップリング剤は、１−イミダゾリル基、３−イミダゾリル基、４−イミダゾリル基のいずれかと、トリメトキシ基、トリエトキシ基などのトリアルコキシリル基を有するシラン化合物であり、例えば、ＩＳ−１０００、ＩＳ−２０００、ＩＳ−３０００、ＩＳ−４０００、ＥＭ−１０００、ＥＭ−３０００（以上、株式会社ジャパンエナジー製、商品名）である。これらのアミノ基またはイミダゾール基を含有するシランカップリング剤は、少なくとも１種以上含有する溶液を使用することができる。
【００１４】
シランカップリング剤溶液の調整に使用される溶媒は、水或いはアルコール、ケトン類等を用いることができる。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。前記カップリング剤の含有量は、溶液全体に対して、０．０１重量％〜５重量％が好ましく、０．１重量％〜１．０重量％がより好ましい。シランカップリング剤溶液による処理は、前記のように調整したシランカップリング剤溶液に浸漬、スプレー噴霧、塗布等の方法により処理を行うことができる。前記のシランカップリング剤溶液で処理したコア基板は、自然乾燥、加熱乾燥、または真空乾燥により乾燥を行うが、使用するシランカップリング剤の種類によって、乾燥前に水洗または超音波洗浄を行うことも可能である。なお、アミノ基を含んだシランカップリング剤の場合、水洗を行わず、乾燥を行うのが好ましい。
【００１５】
（シランカップリング剤溶液の処理条件）
シランカップリング剤を含んだ溶液により処理を行う時間については特に限定はしないが、１０秒から３０分が好ましく、またさらに３０秒から１５分の範囲であることがより好ましい。また、処理温度も特に限定はしないが、１０〜３５℃が好ましく、またさらに２０〜３０℃の範囲であることがより好ましい。
【００１６】
（脂肪族チオール）
脂肪族チオールは、ＨＳ−（ＣＨ２）ｎ−ＮＨ２で表される構造を有するものが使用できる。式中、ｎが１から２３までの整数で示される化合物を用いることが好ましく、さらに、ｎが４から１５までの整数で示される化合物がより好ましく、また、さらに６から１２までの整数で示される化合物であることが特に好ましい。これらを組み合わせて用いることも可能であり、少なくとも１種以上の化合物を含有する溶液で配線表面を処理することができる。式中、２４以上の化合物を用いた場合、配線と絶縁樹脂との十分な接着強度を得ることができない。
【００１７】
（脂肪族チオールの溶液）
本発明で使用する脂肪族チオールを含む溶液の調整には、水および有機溶媒を使用することができる。有機溶媒の種類は、特に限定はしないが、メタノール、エタノール、ｎ−プロピルアルコール、ｎ−ブチルアルコールなどのアルコール類、ジ−ｎ−プロピルエーテル、ジ−ｎ−ブチルエーテル、ジアリルエーテルなどのエーテル類、ヘキサン、ヘプタン、オクタン、ノナンなどの脂肪族炭化水素、ベンゼン、トルエン、フェノールなどの芳香族炭化水素などを用いることができ、これらの溶媒を１種類ないし２種類以上組み合わせて用いることもできる。
【００１８】
（脂肪族チオール溶液の濃度）
本発明で用いる脂肪族チオール溶液の脂肪族チオールは、０．００１ｍＭ／Ｌから０．１ｍＭ／Ｌの濃度の範囲が好ましい。さらに、０．００２〜０．０５ｍＭ／Ｌの範囲がより好ましく、またさらに０．００５〜０．０３ｍＭ／Ｌの範囲であることが特に好ましい。脂肪族チオールの濃度が０．００１ｍＭ／Ｌ未満では、マイグレーション抑制効果が十分でなく、また配線と絶縁樹脂との十分な接着強度を得ることができない。脂肪族チオールの濃度が０．１ｍＭ／Ｌを超えると、マイグレーション抑制効果は得られるが、配線と絶縁樹脂との十分な接着強度を得ることができない。
【００１９】
（脂肪族チオール溶液の処理時間）
配線表面を、脂肪族チオールを含んだ溶液により処理を行う時間については特に限定はしないが、５分から１２時間が好ましく、またさらに３０分から３時間の範囲であることがより好ましい。
【００２０】
（配線表面の前処理）
分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液による処理を行う前の配線表面の脱脂処理として、溶剤、アルカリ性水溶液または酸性水溶液を用いて配線表面の清浄化を行うことが好ましい。アルカリ性または酸性の水溶液であればよく、特に限定はしない。酸として硫酸、塩酸、硝酸、フッ酸、酢酸、蟻酸、シュウ酸などが挙げられ、１〜５Ｎの硫酸水溶液で配線表面を洗浄することが好ましい。脱脂、酸洗浄または脱脂と酸洗浄を組み合わせて行っても良い。
【００２１】
また、前記脱脂処理または前記酸洗浄の後、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液による処理を行う前に、表面の粗化を目的とし、塩酸、硫酸、硝酸、リン酸、酢酸、塩化第二銅、硫酸第二鉄などの鉄化合物、アルカリ金属塩化物、過硫酸アンモンなどから選ばれる化合物、またはこれらを組み合わせた水溶液、または、クロム酸−硫酸、クロム酸−フッ酸、重クロム酸−ホウフッ酸などの酸性の６価クロムを含む水溶液で処理してもよい。これらの処理液の濃度および処理時間については、銅回路表面のＲａ（平均粗さ）が１．０μｍ以下となるように、適宜条件を選択して用いることが好ましい。なお、銅回路表面のＲａは、触針式表面粗さ計などを用い測定することが可能である（ＪＩＳ  Ｃ  ６４８１参照）。
【００２２】
配線が銅である場合は、前記脱脂処理または酸洗浄後、あるいは脱脂処理または酸洗浄さらに粗化処理後で、分子中にアミノ基を含有する化合物または分子中にイミダゾール基を含有する化合物の溶液による処理を行う前に、酸化剤を含む水溶液に浸漬し、銅表面に酸化銅皮膜を形成し、次いで、還元処理により酸化銅皮膜を還元し、銅回路表面に微細な凹凸形状を形成しても良い。その場合、銅回路表面のＲａが１．０μｍ以下であることが好ましい。前記酸化剤を含む水溶液としては、亜塩素酸ナトリウムなどの酸化剤を含み、更にＯＨ陰イオン源およびリン酸三ナトリウムなどの緩衝剤を含むものが好ましい。また、還元処理を行う水溶液としては、ｐＨ９．０から１３．５に調整したアルカリ性溶液中にホルムアルデヒド、パラホルムアルデヒド、芳香族アルデヒド化合物を添加した水溶液、または次亜リン酸および次亜リン酸塩などを含んだ水溶液が使用できる。
【００２３】
（半導体チップ搭載基板）
図１及び図８に、本発明の半導体チップ搭載基板の一実施例（片面ビルドアップ層２層、両面ビルドアップ層各２層）の断面模式図を示した。ここでは、図１のビルドアップ層を片面にのみ形成した実施形態で説明するが、必要に応じて図８に示したように、ビルドアップ層は両面に形成することもできる。
【００２４】
本発明の半導体チップ搭載基板は、図１に示したように、半導体チップが搭載される側の絶縁層であるコア基板１００上に、半導体チップ接続端子及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成される。コア基板の他方の側には、第２の層間接続端子１０３を含む第２の配線１０６ｂが形成され、第１の層間接続端子と第２の層間接続端子は、コア基板の第１の層間接続用ＩＶＨ（インタースティシャルバイアホール）１０２を介して電気的に接続される。コア基板の第２の配線側には、ビルドアップ層１０４が形成され、ビルドアップ層上には第３の層間接続端子を含む第３の配線１０６ｃが形成され、第２の層間接続端子と第３の層間接続端子は、第２の層間接続用ＩＶＨ１０２を介して電気的に接続される。
【００２５】
ビルドアップ層が複数形成される場合は、同様の構造を積層し、最外層のビルドアップ層上には、マザーボードと接続される外部接続端子１０７が形成される。配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第１の層間接続端子等を共用することも可能である。更に、最外層のビルドアップ層上には、必要に応じてソルダレジスト等の絶縁被覆１０９を設けることもできる。
【００２６】
（コア基板）
コア基板の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。熱膨張係数や絶縁性を考慮すると、セラミックや、ガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス（成分例：ＳｉＯ２  ６５〜７５ｗｔ％、Ａｌ２Ｏ３  ０．５〜４ｗｔ％、ＣａＯ  ５〜１５ｗｔ％、ＭｇＯ  ０．５〜４ｗｔ％、Ｎａ２Ｏ  １０〜２０ｗｔ％）、ホウ珪酸ガラス（成分例：ＳｉＯ２  ６５〜８０ｗｔ％、Ｂ２Ｏ３  ５〜２５ｗｔ％、Ａｌ２Ｏ３  １〜５ｗｔ％、ＣａＯ  ５〜８ｗｔ％、ＭｇＯ  ０．５〜２ｗｔ％、Ｎａ２Ｏ  ６〜１４ｗｔ％、Ｋ２Ｏ  １〜６ｗｔ％）等が挙げられる。また、感光性ガラスとしてはＬｉ２Ｏ−ＳｉＯ２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
【００２７】
有機基板としては、ガラス布に樹脂を含浸させた材料を積層した基板や樹脂フィルムが使用できる。使用する樹脂としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキッド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。
【００２８】
これらの樹脂には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
【００２９】
コア基板の厚さは１００〜８００μｍの範囲であるのが、ＩＶＨ形成性の点で好ましく、更に１５０〜５００μｍの範囲であるのがより好ましい。
【００３０】
（ビルドアップ層）
層間絶縁層（ビルドアップ層）１０４は、シアネートエステル化合物を含有する樹脂組成物を硬化したものであり、シアネートエステル化合物を含んだ樹脂組成物を塗布する方法で形成することが好ましいが、形成方法としてはこれに限定したものではない。また、この場合、樹脂組成物は絶縁ワニスの状態で、塗布することが好ましい。シアネートエステル化合物は、式［１］で示されるような１分子中にシアナト基を２個有するシアネートエステル類化合物を用いることができる。式［１］で示される化合物としては、例えば、ビス（４−シアナトフェニル）エタン、２，２−ビス（４−シアナトフェニル）プロパン、２，２−ビス（３，５−ジメチル−４−シアナトフェニル）メタン、２，２−ビス（４−シアナトフェニル）−１，１，１，３，３，３−ヘキサフルオロプロパン、α，α’−ビス（４−シアナトフェニル）−ｍ−ジイソプロピルベンゼン、フェノール付加ジシクロペンタジエン重合体のシアネートエステル化合物等が挙げられる。これらのシアネートエステル類化合物は、１種類を単独で用いてもよく、２種以上を混合してもよい。
【００３１】
上記樹脂組成物は、シアネートエステル化合物以外に、フェノール類化合物、熱可塑性樹脂、エポキシ樹脂等を加えることができる。フェノール類化合物としては、ｐ−ｔ−ブチルフェノール、ｐ−ｔ−アミノフェノール、ｐ−ｔ−オクチルフェノール、カテコール、ヒドロキノンおよびビスフェノールＡ等が挙げられる。熱可塑性樹脂としては、ポリフェニレンオキシド、ポリフェニレンスルフィド、ポリフェニレンナフタラーと、ポリエーテルイミド等が挙げられる。エポキシ樹脂としては、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型ノボラック型エポキシ樹脂等があげられる。
【００３２】
樹脂組成物には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
【００３３】
（熱膨張係数）
半導体チップの熱膨張係数とコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数とビルドアップ層の熱膨張係数とが近似していることが好ましいが、これに限定したものではない。さらに、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることがより好ましい。具体的には、コア基板の熱膨張係数α２は、７〜１３ｐｐｍ／℃が好ましく、更に好ましくは９〜１１ｐｐｍ／℃である。ビルドアップ層の熱膨張係数α３は１０〜４０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜２０ｐｐｍ／℃であり、１１〜１７ｐｐｍ／℃が特に好ましい。
【００３４】
（ヤング率）
ビルドアップ層のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層中の充填材は、ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。添加量を多くするほど熱膨張係数の値が低く、また、ヤング率の値が高くなる傾向にある。
【００３５】
（平坦性）
コア基板及びビルドアップ層の表面の平坦性は、Ｒａ（平均粗さ）で０．０１〜１．０μｍであることが高速電気信号の伝達特性の面から好ましく、更に０．０１〜０．４μｍであることがより好ましい。１．０μｍを超えると形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる。０．０１μｍ未満では、ピール強度が十分に得られなくなるという傾向がある。なお、コア基板及びビルドアップ層の表面のＲａは、触針式表面粗さ計などを用い測定することが可能である。
【００３６】
（半導体チップ搭載基板の製造方法）
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００３７】
（配線形成方法）
配線の形成方法としては、コア基板表面またはビルドアップ層上に金属箔を形成し、金属箔の不要な箇所をエッチング除去する方法（サブトラクト法）、コア基板表面またはビルドアップ層上の必要な箇所にのみめっきにより配線を形成する方法（アディティブ法）、コア基板表面またはビルドアップ層上に薄い金属層（シード層）を形成し、その後電解めっきで必要な配線を形成した後、薄い金属層をエッチングで除去する方法（セミアディティブ法）がある。
【００３８】
（エッチングによる配線形成）
金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を使用することができる。例えばレジストインクをシルクスクリーン印刷してエッチングレジストを形成したり、エッチングレジスト用ネガ型感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去してエッチングレジストを形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。
【００３９】
（めっきによる配線形成）
また、配線は、コア基板またはビルドアップ層上の必要な箇所にのみ、めっきを行うことで形成することも可能であり、通常のめっきによる配線形成技術を用いることができる。例えば、コア基板に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ、無電解めっきで配線を形成する。
【００４０】
（セミアディティブ法による配線形成）
コア基板表面またはビルドアップ層上に、セミアディティブ法の薄い金属層（シード層）を形成する方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。また同様の方法で、サブトラクト法の金属箔を形成することもできる。
【００４１】
（蒸着またはめっきによる薄い金属層（シード層）の形成）
コア基板表面またはビルドアップ層上に蒸着またはめっきによって薄い金属層（シード層）を形成することができる。例えば、薄い金属層（シード層）として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、２極スパッタ、３極スパッタ、４極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えばＣｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｎｉ／Ｃｒ、Ｎｉ／Ｃｕ等の金属を下地金属として用い、５〜５０ｎｍスパッタリングする。その後、銅をターゲットにして２００〜５００ｎｍスパッタリングして薄膜銅層を形成できる。
【００４２】
また、コア基板表面またはビルドアップ層上に銅を０．５〜３μｍ無電解めっきし、形成することもできる。
【００４３】
（金属箔を貼り合わせる方法）
コア基板またはビルドアップ層に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることにより薄い金属層（シード層）を形成することもできる。しかし、薄い金属層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を剥離する方法などがある。例えば前者としてはキャリア銅／ニッケル／薄膜銅の三層銅箔があり、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去し、後者としてはアルミ、銅、絶縁樹脂などをキャリアとしたピーラブル銅箔などが使用でき、５μｍ以下の薄い金属層（シード層）を形成できる。また、厚み９〜１８μｍの銅箔を貼り付け、５μｍ以下になるように、エッチングにより均一に薄くし、薄い金属層（シード層）を形成してもかまわない。
【００４４】
（セミアディティブによる配線形成）
前述の方法で形成された薄い金属層（シード層）上に、めっきレジストを必要なパターンに形成し、薄い金属層（シード層）を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後に薄い金属層（シード層）をエッチング等により除去し、配線が形成できる。
【００４５】
（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子（ワイヤボンド端子等）、その反対面にはマザーボードと電気的に接続される外部接続端子（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図３に示したように（内層配線、層間接続端子等は省略）、半導体チップ接続端子より内側に外部接続端子を形成したファン−インタイプや、図４に示したような半導体チップ接続端子の外側に外部接続端子を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。
【００４６】
図５に、ファン−インタイプ半導体チップ搭載基板の平面図を、図６にファン−アウトタイプ半導体チップ搭載基板の平面図を示した。なお、半導体チップ接続端子１６の形状は、ワイヤボンド接続やフリップチップ接続などが、可能であれば、特に問わない。また、ファン−アウト、ファン−インどちらのタイプでも、ワイヤボンド接続やフリップチップ接続などは、可能である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１（図６参照）を形成してもかまわない。ダミーパターンの形状や配置も特には問わないが、半導体搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
【００４７】
（バイアホール）
本発明の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するためのバイアホールを設けることができる。バイアホールは、コア基板またはビルドアップ層に接続用の穴を設け、この穴を導電性ペーストやめっき等で充填し形成できる。穴の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。
【００４８】
また、ビルドアップ層のバイアホール形成方法としては、予めビルドアップ層に導電性ペーストやめっきなどで導電層を形成し、これをコア基板にプレス等で積層する方法などもある。
【００４９】
（絶縁被覆の形成）
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。
【００５０】
このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは反りが発生しないように調整することがより好ましい。その場合、予備検討を行い、両面の絶縁被覆の厚みを決定することが望ましい。また、薄型の半導体パッケージとするには、絶縁被覆の厚みが５０μｍ以下であることが好ましく、３０μｍ以下がより好ましい。
【００５１】
（配線のめっき）
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。
【００５２】
（半導体チップ搭載基板の製造方法）
このような半導体チップ搭載基板は、以下のような工程で製造することができる。図２の（ａ）〜（ｇ）に、本発明の半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００５３】
（工程ａ）
（工程ａ）は、図２（ａ）に示したようにコア基板１００上に第１の配線１０６ａを作製する工程である。
【００５４】
例えば片面に銅層が形成されたコア基板に第１の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いて配線を作製することができる。ガラス基板上に銅層を作製するには、スパッタリング、蒸着、めっき等により薄膜を形成した後、電気銅めっきで膜厚を所望の厚みまでめっきすることにより、銅層を得ることができる。
【００５５】
なお、第１の配線１０６ａは、第１の層間接続端子１０１及び半導体チップ接続端子（半導体チップと電気的に接続される部分）を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。
【００５６】
（工程ｂ）
（工程ｂ）は、図２（ｂ）に示したように、前記第１の層間接続端子１０１と、後述する第２の配線とを接続するための第１の層間接続用ＩＶＨ１０２（バイアホール）を形成する工程である。
【００５７】
バイアホールの形成は、コア基板が非感光性基材の場合、レーザ光を用いることができる。非感光性基材としては、前述した非感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、使用するレーザ光は限定されるものではなく、ＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。また、コア基板が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。なお感光性基材としては、前述した感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、紫外光を照射後、熱処理とエッチングによりバイアホールを形成する。また、コア基板が、有機溶剤等の薬液による化学エッチング加工が可能な基材の場合は、化学エッチングによってバイアホールを形成することもできる。形成されたバイアホールは層間を電気的に接続するために、導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。
【００５８】
（工程ｃ）
（工程ｃ）は、図２（ｃ）に示したように、コア基板の第１の配線１０６ａと反対側の面に第２の配線１０６ｂを形成する工程である。コア基板の第１の配線と反対の面に（工程ａ）と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いて第２の配線を形成する。銅層の形成方法としては、（工程ａ）と同様にスパッタリング、蒸着、無電解めっきなどで銅薄膜を形成した後、電気銅めっきを用いて所望の厚みまで銅めっきすることにより銅層が得られる。
【００５９】
なお、第２の配線は第２の層間接続端子１０３を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。
【００６０】
（工程ｄ）
（工程ｄ）は、図２（ｄ）に示すように前記第２の配線を形成した面にビルドアップ層（層間絶縁層）１０４を形成する工程である。まず、第２の配線表面に、前記脱脂処理または硫酸などの酸洗浄後、あるいは脱脂処理および酸洗浄さらに粗化処理後で、分子中にアミノ基を含有する化合物もしくは分子中にイミダゾール基を含有する化合物の溶液による処理の前に、酸化剤を含む水溶液に浸漬し、銅表面に酸化銅皮膜を形成し、次いで、還元処理により酸化銅皮膜を還元し、銅回路表面に微細な凹凸形状を形成してもかまわない。その場合、銅回路表面のＲａ（平均粗さ）が１．０μｍ以下であることが好ましい。続いて、分子中にアミノ基を含有する化合物もしくは分子中にイミダゾール基を含有する化合物の溶液による処理を行う。
【００６１】
次に、コア基板１００表面及び第２の配線１０６ｂ表面に、ビルドアップ層１０４を形成する。シアネートエステル化合物を含有するワニス状の樹脂組成物の場合は、印刷法やスピンコート法で、またはシアネートエステル化合物を含有するフィルム状の樹脂組成物の場合は、ラミネートやプレスなどの手法を用いてビルドアップ層を得ることができる。その後、さらに加熱硬化させることが望ましい。
【００６２】
（工程ｅ）
（工程ｅ）は、図２（ｅ）に示したように、前記ビルドアップ層に第２の層間接続用のＩＶＨ（バイアホール）１０８を形成する工程であり、バイアホールの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができるが、ＣＯ２レーザが生産性及び穴品質の点で好ましい。また、ＩＶＨ径が３０μｍ未満の場合は、レーザ光を絞ることが可能なＹＡＧレーザが適している。また、ビルドアップ層が有機溶剤等の薬液による化学エッチング加工が可能な材料の場合は、化学エッチングによってバイアホールを形成することもできる。
【００６３】
（工程ｆ）
（工程ｆ）は、図２（ｆ）に示したように、前記第２のバイアホールが形成されたビルドアップ層上に、第３の配線１０６ｃを形成する工程である。またＬ／Ｓ＝３５μｍ／３５μｍ以下の微細な配線を形成するプロセスとしては、前記したセミアディティブ法が好ましい。ビルドアップ層上に、蒸着またはめっきによる方法や金属箔を貼り合わせる方法などにより、（シード層）を形成する。前述の方法で形成された薄い金属層上に、めっきレジストを必要なパターンに形成し、薄い金属層を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後に薄い金属層をエッチング等により除去し、微細な配線が形成できる。
【００６４】
（工程ｄ）から（工程ｆ）までを繰り返して、図１に示すようにビルドアップ層１０４を２層以上作製してもよい。この場合、最外のビルドアップ層に形成された層間接続端子が、外部接続端子１０７となる。
【００６５】
（工程ｇ）
（工程ｇ）は、図２（ｇ）に示したように、外部接続端子以外の配線等を保護するための絶縁被覆１０９を形成する工程である。絶縁被覆材としては、ソルダレジストが一般的に用いられ、熱硬化型や紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。
【００６６】
（半導体チップ搭載基板の形状）
半導体チップ搭載基板２２の形状は、特に問わないが、図７に示したようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
【００６７】
図７に示したように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロックを複数個行及び列に形成する。図７では、２個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。
【００６８】
このように半導体パッケージ領域を配置することで、半導体チップ搭載基板の有効利用が可能になる。また、半導体チップ搭載基板の端部には、位置決めのマーク等１１を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
【００６９】
さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン２４を形成することが好ましい。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきを施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。このようにして、フレーム形状の半導体チップ搭載基板を作製することができる。
【００７０】
（半導体パッケージ）
図３に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示した。図３に示したように本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ１１１が搭載されているもので、半導体チップと半導体チップ接続端子とを接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続して得ることができる。
【００７１】
さらに、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間をアンダーフィル材１１３で封止することが好ましい。アンダーフィル材の熱膨張係数は、半導体チップ及びコア基板１００の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは（半導体チップの熱膨張係数）≦（アンダーフィル材の熱膨張係数）≦（コア基板の熱膨張係数）である。さらに、半導体チップの搭載には異方導電性フィルム（ＡＣＦ）や導電性粒子を含まない接着フィルム（ＮＣＦ）を用いて行うこともできる。この場合は、アンダーフィル材で封止する必要がないため、より好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるため特に好ましい。
【００７２】
また、図４には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示した。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、ダイボンドフィルム１１７を用いるのがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いたワイヤボンドで行うのが一般的である。半導体チップの封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。その場合、半導体チップの少なくともフェース面を半導体用封止樹脂で封止するが、封止領域は、必要な部分だけを封止しても良いが、図４のように半導体パッケージ領域全体を封止するのが、より好ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。
【００７３】
また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えばはんだボール１１４を用いることができる。はんだボールには共晶はんだやＰｂフリーはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Ｎ２リフロー装置を用いるのが一般的であるがこれに限定したものではない。
【００７４】
半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板においては、最後に、ダイサー等を用いて個々の半導体パッケージに切断する。
【００７５】
以下に、本発明を実施例に基づいて詳細に説明するが、本発明はこれに限定されるものではない。
【００７６】
【実施例】
実施例１
（工程ａ）
コア基板１００として０．４ｍｍ厚のソーダガラス基板（熱膨張係数１１ｐｐｍ／℃）を用意し、片面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。なおスパッタリングは、日本真空技術株式会社製装置型番ＭＬＨ−６３１５を用いて、以下に示した条件１で行った。その後、第１の配線１０６ａとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第１の配線１０６ａ（第１の層間接続端子１０１及び半導体チップ接続端子を含む）を形成した。
条件１
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒
【００７７】
（工程ｂ）
第１の配線が形成されたガラス基板の第１の配線と反対面から第１の層間接続端子に到達するまで、レーザで穴径５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数５０、マスク径０．４ｍｍの条件でＩＶＨ穴の形成を行った。
【００７８】
得られたＩＶＨの穴に導電性ペーストＭＰ−２００Ｖ（日立化成工業株式会社製、商品名）を充填して、１５０℃、３０分で硬化し、ガラス基板の第１の層間接続端子と電気的に接続し、第１の層間接続用ＩＶＨ（バイアホール）を形成した。
【００７９】
（工程ｃ）
（工程ｂ）で形成された第１の層間接続用ＩＶＨ（第１のバイアホール）と電気的に接続するために、ガラス基板の、第１の配線と反対側の面にスパッタリングにより２００ｎｍの銅薄膜を形成した後電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、（工程ａ）と同様に行った。さらに、（工程ａ）と同様に第２の配線の形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第２の配線１０６ｂ（第２の層間接続端子１０３を含む）を形成した。
【００８０】
（工程ｄ）
（工程ｃ）で形成した第２の配線側の面に、２００ｍｌ／Ｌに調整した酸性脱脂液Ｚ−２００（ワールドメタル社製、商品名）に、液温５０℃で２分間浸漬した後、液温５０℃の水に２分間浸漬することにより湯洗し、さらに１分間水洗した。次いで、３．６Ｎの硫酸水溶液に１分間浸漬し、１分間水洗した。以上に示した前処理を行った後、次に、酢酸によりｐＨ５に調整した水溶液に、アミノメチルトリメチルシランの濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに水洗することなく、常温（２５℃）にて乾燥を行った。
【００８１】
次に、層間絶縁層（ビルドアップ層）１０４を次のように形成した。すなわち、シアネートエステル化合物を含む樹脂組成物の絶縁ワニスをスピンコート法により、条件１５００ｒｐｍで、ガラス基板上に塗布し、厚み２５μｍの絶縁層を形成した後、１６０℃で５分間保持することによって半硬化し、さらに６℃／ｍｉｎの昇温速度で２３０℃まで加熱し、２３０℃で８０分間保持することにより熱硬化し、厚み１５μｍのビルドアップ層を形成した。
【００８２】
（工程ｅ）
ビルドアップ層１０４の表面から第２の層間接続用端子１０３に到達するまで、レーザで穴径５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ＫＨｚ、ショット数２０、マスク径０．４ｍｍの条件でＩＶＨ穴の形成を行った。
【００８３】
（工程ｆ）
第３の配線形成及び第２のバイアホール形成のために、スパッタリングにより、給電層となる下地金属Ｎｉ層２０ｎｍを形成し、さらに薄膜銅層２００ｎｍを形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した条件２で行った。
条件２
（ニッケル）
電流：５．０Ａ
電圧：３５０Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：０．３ｎｍ／秒
（銅）
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒
【００８４】
次に、めっきレジストＰＭＥＲ  Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）を用いスピンコート法で、薄膜銅層上に、膜厚２０μｍのめっきレジスト層を形成した。１０００ｍＪ／ｃｍ２の条件で露光し、ＰＭＥＲ現像液Ｐ−７Ｇを用いて２３℃で６分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温（２５℃）で１分間浸漬し除去した。下地金属Ｎｉ層及び薄膜銅層のクイックエッチングには、ＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することにより、これらをエッチング除去し、配線を形成した。
【００８５】
（工程ｇ）
この後、（工程ｄ）〜（工程ｆ）までを再度繰り返し、ビルドアップ層及び外部接続端子１０７を含む最外層の配線をさらに一層形成し、最後にソルダーレジスト１０９を形成して、図１（１パッケージ分の断面図）、図５（１パッケージ分の平面図）、及び図７（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００８６】
（工程ｈ）
前記（工程ａ）〜（工程ｇ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ１１２の形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材を注入し、オーブンを用いて８０℃で１時間の１次硬化及び１５０℃で４時間の２次硬化を行った。次に、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載基板を切断し、図３に示す半導体パッケージを作製した。
【００８７】
実施例２
（工程ａ）〜（工程ｇ）
（工程ｄ）で実施例１と同様の前処理を行った後、ＫＢＭ−９０３（３−アミノプロピルトリメトキシシラン）（信越化学工業株式会社製、商品名）の濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに水洗することなく、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００８８】
（工程ｈ）
前記（工程ａ）〜（工程ｇ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、ダイボンドフィルムＤＦ−１００（日立化成工業株式会社製、商品名）１１７を用いて、半導体チップ１１１を必要な数だけ搭載した。次に、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体チップ搭載基板の半導体チップ接続端子とを、直径２５μｍの金ワイヤ１１５で電気的に接続した。さらに、半導体チップを封止樹脂１１６であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図７に示した１ブロック２３を一体にトランスファモールドした。次に、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板を同時に切断し、図４に示した半導体パッケージを作製した。
【００８９】
実施例３
（工程ｄ）で実施例１と同様の前処理を行った後、２−（２−アミノエチルチオエチル）トリメトキシシランの濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに水洗することなく、常温にて乾燥（２５℃）を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００９０】
実施例４
（工程ｄ）で、実施例１と同様の前処理を行った後、メチルトリス（２−アミノエトキシ）シランの濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに水洗することなく、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００９１】
実施例５
（工程ｄ）で、実施例１と同様の前処理を行った後、アリロキシ−２−アミノエチルアミノメチルジメトキシシランの濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに水洗することなく、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００９２】
実施例６
（工程ｄ）で、実施例１と同様の前処理を行った後、イミダゾールシランカップリング剤ＩＳ−１０００（株式会社ジャパンエナジー製、商品名）の濃度が０．５重量％となるように調整した水溶液に２５℃で、１０分間浸漬した。さらに１分間水洗を行った後に、常温（２５℃）にて乾燥を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００９３】
実施例７
（工程ｄ）の実施例１と同様の前処理を行った後、１対１の割合で混合した水およびエタノール混合夜液に３０秒浸漬後、さらに、エタノール溶液に１分間浸漬した。次に、１１−アミノウンデカンチオール・ハイドロクロライド（同人化学研究所社製）の濃度が０．０１ｍＭ／Ｌであるエタノール溶液に２５℃で、１時間浸漬した。浸漬終了後、エタノール溶液に１分間浸漬し、さらにまたエタノール溶液に１分間浸漬することにより２段洗浄を行った。洗浄を行った後、常温（２５℃）にて乾燥した。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００９４】
実施例８
（工程ｄ）の実施例７に記載の１１−アミノウンデカンチオール・ハイドロクロライドの代わりに、８−アミノウンデカンチオール・ハイドロクロライド（同人化学研究所社製）を使用し、同じ前処理、後処理を行った。それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【００９５】
実施例９
防錆処理を施していない１８μｍの電解銅箔ＧＴＳ−１８（古河サーキットフォイル株式会社製、商品名）を５ｃｍ×８ｃｍに切り出し、この電解銅箔を試験片として、これに実施例１の（工程ｄ）に記載された表面処理を施した。
【００９６】
低誘電正接高耐熱多層材料として使用することが可能な、厚さ０．８ｍｍのガラス布−シアネートエステル系樹脂組成物含浸両面銅張り積層板であるＭＣＬ−ＬＸ−６７（日立化成工業株式会社製、商品名）の片面に、シアネートエステル系樹脂組成物をガラスクロスに含浸させたプリプレグのＧＸＡ−６７Ｎ（日立化成工業株式会社製、商品名）を、さらに最外層に前記の電解銅箔と同様の表面処理を施した電解銅箔を積層し、３．０ＭＰａの圧力で常温（２５℃）から６℃／ｍｉｎの昇温速度で２３０℃まで加熱し、２３０℃において１時間保持することにより積層接着し、接着性試験用基板を作製した。なお、絶縁樹脂層と電解銅箔との接着面は、シャイニー面（Ｓ面）側とした。
【００９７】
実施例１０
電解銅箔に対する表面処理が、実施例２の（工程ｄ）に記載された表面処理である以外は、実施例９と同様に行った。
【００９８】
実施例１１
電解銅箔に対する表面処理が、実施例３の（工程ｄ）に記載された表面処理である以外は、実施例９と同様に行った。
【００９９】
実施例１２
電解銅箔に対する表面処理が、実施例４の（工程ｄ）に記載された表面処理である以外は、実施例９と同様に行った。
【０１００】
実施例１３
電解銅箔に対する表面処理が、実施例５の（工程ｄ）に記載された表面処理である以外は、実施例９と同様に行った。
【０１０１】
実施例１４
電解銅箔に対する表面処理が、実施例６の（工程ｄ）に記載された表面処理である以外は、実施例９と同様に行った。
【０１０２】
実施例１５
電解銅箔に対する表面処理が、実施例７の（工程ｄ）に記載された表面処理である以外は、実施例９と同様に行った。
【０１０３】
実施例１６
電解銅箔に対する表面処理が、実施例８の（工程ｄ）に記載された表面処理である以外は、実施例９と同様に行った。
【０１０４】
比較例１
（工程ｄ）で、２００ｍｌ／Ｌに調整した酸性脱脂液Ｚ−２００（ワールドメタル社製、商品名）に、液温５０℃で２分間浸漬した後、液温５０℃の水に２分間浸漬することにより湯洗し、さらに１分間水洗した。次いで、３．６Ｎの硫酸水溶液に１分間浸漬し、１分間水洗し、アミノメチルトリメチルシランを用いることなく、それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【０１０５】
比較例２
（工程ｄ）で、マイクロエッチング剤であるメックエッチボンドＣＺ８１００（メック株式会社製、商品名）に４０℃で１分３０秒間浸漬し、水洗した後、常温にて３．６Ｎの硫酸水溶液に６０秒間浸漬し、更に水洗を１分間行い、アミノメチルトリメチルシランを用いることなく、それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した
【０１０６】
比較例３
（工程ｄ）で、比較例２に示した処理後、さらに濃度０．５ｍＭ／Ｌに調整した硫化カリウム水溶液に１０分間浸漬した。その後、更に水洗を１分間行った。アミノメチルトリメチルシランを用いることなく、それ以外の工程は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板及び半導体パッケージを作製した。
【０１０７】
比較例４
電解銅箔に対する表面処理が、比較例１の（工程ｄ）に記載された表面処理である以外は、実施例９同様に行った。
【０１０８】
比較例５
電解銅箔に対する表面処理が、比較例２の（工程ｄ）に記載された表面処理である以外は、実施例９同様に行った。
【０１０９】
比較例６
電解銅箔に対する表面処理が、比較例３の（工程ｄ）に記載された表面処理である以外は、実施例９同様に行った。
【０１１０】
以上のように作製した半導体パッケージに対し、以下の信頼性試験試験を行った。また、実施例９〜１６及び比較例４〜６に記載の表面処理を施した電解銅箔を用い、銅表面の平坦性評価試験及び接着性試験を行った。それらの結果を表１、２に示した。
【０１１１】
（半導体パッケージの信頼性試験）
各々の半導体パッケージを、吸湿処理を行った後、到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流し、２２個のサンプルをリフローし、クラックの発生を調べ、発生した場合をＮＧとした。結果を表１に示した。また、同様に２２個のサンプルを厚さ０．８ｍｍのマザーボードに実装し、−５５℃、３０分〜１２５℃、３０分の条件で、温度サイクル試験を行い、試験後、ヒューレットパッカード社製マルチメータ３４５７Ａを用い、導通抵抗値を測定し、はんだボールの接続信頼性を調べた。初期抵抗値より１０％以上、抵抗値が変化した場合をＮＧとした。結果を表１に示した。
【０１１２】
（銅表面の平坦性評価試験）
実施例９〜１６及び比較例４〜６に記載された表面処理を施した電解銅箔の試験片（５ｃｍ×８ｃｍ）を用い、その電解銅箔のシャイニー面（Ｓ面）側の表面粗さ（Ｒａ）を、触針式表面粗さ計サーフテストＳＶ−４００（株式会社ミツトヨ社製、商品名）を用いて、測定した。Ｒａ（平均粗さ）が１．０μｍ以下のものを○、Ｒａが１．０μｍを超すものを×とした。結果を表２に示した。
【０１１３】
（接着性試験）
実施例９〜１６及び比較例４〜６に記載された接着性試験用基板を用いて、接着性試験を行った。接着性の指標となるピール強度（ｇｆ／ｃｍ）の測定には、レオメータＮＲＭ−３００２Ｄ−Ｈ（不動工業株式会社製、商品名）を用い、電解銅箔を基板に対して角度を９０度に常に維持し、基板と垂直方向に５０ｍｍ／ｍｉｎの速度で引き剥がした。ピール強度の値が３００ｇｆ／ｃｍ以上の値を示した場合を○、３００ｇｆ／ｃｍ未満の値を示した場合を×とした。結果を表２に示した。
【０１１４】
【表１】
2004349472.tif 000005
【０１１５】
【表２】
2004349472.tif 000006
【０１１６】
【発明の効果】
実施例１から１６に示したように、本発明の場合、銅箔と絶縁樹脂との接着強度（ピール強度）は、３００ｇｆ／ｃｍ以上あり、また作製した半導体パッケージの接続信頼性も極めて良好であった。それに対し、比較例１から６に示したように、接着強度（ピール強度）は、３００ｇｆ／ｃｍ未満であり、また作製した半導体パッケージの接続信頼性も不十分であった。したがって本発明の、分子中にアミノ基を含有する化合物もしくは分子中にイミダゾール基を含有する化合物の溶液で配線表面を処理し、さらに層間絶縁層をシアネートエステル化合物を含有する樹脂組成物を硬化してなる層間絶縁層とすることで、配線の表面に１μｍを超す凹凸を形成することなく層間絶縁層と配線の接着強度が確保でき、接続信頼性が良好でかつ、高速電気信号を効率よく伝送可能な多層回路基板（マザーボード、半導体チップ搭載基板）と半導体パッケージが製造できる。
【図面の簡単な説明】
【図１】本発明の一実施形態が適用される半導体チップ搭載基板の断面図。
【図２】（ａ）〜（ｇ）は本発明の半導体チップ搭載基板の製造方法の一実施形態を示す工程図。
【図３】本発明の一実施形態が適用されるフリップチップタイプ半導体パッケージの断面図。
【図４】本発明の一実施形態が適用されるワイヤボンドタイプ半導体パッケージの断面図。
【図５】本発明のファン−インタイプ半導体チップ搭載基板の平面図。
【図６】本発明のファン−アウトタイプ半導体チップ搭載基板の平面図。
【図７】本発明の半導体チップ搭載基板のフレーム形状を表す平面図。
【図８】本発明の一実施形態が適用される半導体チップ搭載基板の断面図。
【符号の説明】
１１．位置決めマーク（位置合わせ用ガイド穴）
１３．半導体パッケージ領域
１４．ダイボンドフィルム接着領域（フリップチップタイプ）
１５．半導体チップ搭載領域（フリップチップタイプ）
１６．半導体チップ接続端子
１７．ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８．半導体チップ搭載領域（ワイヤボンドタイプ）
１９．外部接続端子
２０．展開配線
２１．ダミーパターン
２２．半導体チップ搭載基板
２３．ブロック
２４．補強パターン
２５．切断位置合わせマーク
１００    コア基板
１０１    第１の層間接続端子
１０２    第１の層間接続用ＩＶＨ（バイアホール）
１０３    第２の層間接続端子
１０４    層間絶縁層（ビルドアップ層）
１０５    第３の層間接続用ＩＶＨ（バイアホール）
１０６ａ  第１の配線
１０６ｂ  第２の配線
１０６ｃ  第３の配線
１０７    外部接続端子
１０８    第２の層間接続用ＩＶＨ（バイアホール）
１０９    絶縁被覆（ソルダレジスト）
１１１    半導体チップ
１１２    接続バンプ
１１３    アンダーフィル材
１１４    はんだボール
１１５    金ワイヤ
１１６    半導体用封止樹脂
１１７    ダイボンドフィルム
【図１】
2004349472.tif 000009
【図２】
2004349472.tif 000010
【図３】
2004349472.tif 000011
【図４】
2004349472.tif 000012
【図５】
2004349472.tif 000013
【図６】
2004349472.tif 000014
【図７】
2004349472.tif 000015
【図８】
2004349472.tif 000016