(57)【要約】【課題】  複数の同一の積み重ねたチップを相互接続する方法を提供する。【解決手段】  複数の同一の積み重ねられた集積回路チップ（６０）を電気的に相互接続する方法は、第１のチップ（６１）上に、前記第１のチップ（６１）と同一で、前記第１のチップ（６１）に対して回転された第２のチップ（６２）を配置する段階と、前記第１のチップ（６１）上の複数の電気的相互接続部材（７０）を、前記第２のチップ（６２）上の複数の電気的相互接続部材（７０）と接触させる段階と、隣り合った積み重ねられたチップ（６０）の間に電気的相互接続（４０）を形成する段階とを有する。【選択図】  図２A
2004349694.tif 000002
【特許請求の範囲】
【請求項１】
複数の同一の積み重ねられた集積回路チップ（６０）を電気的に相互接続する方法であって、
第１のチップ（６１）上に、前記第１のチップ（６１）と同一で、前記第１のチップ（６１）に対して回転された第２のチップ（６２）を配置する段階と、
前記第１のチップ（６１）上の複数の電気的相互接続部材（７０）を、前記第２のチップ（６２）上の複数の電気的相互接続部材（７０）と接触させる段階と、
隣り合い積み重ねられたチップ（６０）の間に電気的相互接続（４０）を形成する段階とを有する方法。
【請求項２】
前記複数の同一チップ（６０）が、３つ以上の同一のチップ（６０）を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記電気的相互接続（４０）が、Ｃ４バンプであることを特徴とする請求項１に記載の方法。
【請求項４】
前記電気的相互接続（４０）が、柱状のはんだであることを特徴とする請求項１に記載の方法。
【請求項５】
集積回路チップ（６０）において、
集積回路を有する表面と、
前記表面上に略同一のパッド・レイアウトをそれぞれ有する複数のボンド・パッド・セット（７８）とを具備し、
前記略同一のパッド・レイアウトが、前記表面と垂直な軸に関する回転によって相互に関連付けられ、
各ボンド・パッド・セット（７８）が、集積回路に対する固有の動作上の作用をグループとして有する１つまたは複数の対応する選択ボンド・パッド（７４）を具備する集積回路チップ（６０）。
【請求項６】
前記ボンド・パッド・セット（７８）が、前記チップ（６０）の反対側の表面の一致するボンド・パッド・セット（７８）と導電経路によって結合されたことを特徴とする請求項５に記載のチップ（６０）。
【請求項７】
各ボンド・パッド・セット（７８）中の一つ又は複数のボンド・パッドが、他のボンド・パッド・セット（７８）の対応するボンド・パッド（７０）と同一の集積回路に対する動作上の作用をそれぞれ有することを特徴とする請求項５に記載のチップ（６０）。
【請求項８】
前記グループ内の前記選択ボンド・パッド（７４）がそれぞれ、選択信号を伝達し、
さらに、前記ボンド・パッド・セット（７８）のそれぞれにおいて、一つの前記選択ボンド・パッド（７４）のみが前記セット（７８）から前記集積回路に結合することを特徴とする請求項５に記載のチップ（６０）。
【請求項９】
前記回転が、９０度の整数倍に対応することを特徴とする請求項５に記載のチップ（６０）。
【請求項１０】
前記セット（７８）の１つまたは複数の対応するボンド・パッド（７６）が、アドレス信号を送り、
前記セット（７８）がそれぞれ、固有のアドレス範囲を割り当てられて、前記集積回路に結合されることを特徴とする請求項５に記載のチップ（６０）。
【発明の詳細な説明】
【技術分野】
【０００１】
直接接続され積層された集積回路の相互接続方法に関する。
【背景技術】
【０００２】
今日の半導体デバイスは、一般に集積回路または「チップ（ｄｉｅ）」と呼ばれ、ウェーハ上に作成されており、ウェーハは、カッターで格子に切断され、パッケージに組み立てられる前に個々のチップに切り離される。集積回路は、様々なサイズで作成されるが、一般に、幅がわずか数ミリメートルから２、３センチメートル以上にわたる。各チップは、入力または出力に多数の電気信号を有することがある。プロセッサは、例えば、数百の信号を使用することがある。
【０００３】
使用されるプリント回路基板にチップを電気的に接続し、また動作を妨げる可能性のある破損やその他の外部条件からチップを保護する対策をとらなければならない。パッケージ技術またはパッケージングは、そのような要求に対応する半導体技術における分野である。集積回路は、一般に、プリント回路基板上に、「パッケージ」構造で取付けられる。パッケージ構造は、プリント回路基板（または、単に「基板」）との電気的インタフェースを提供し、またベア・チップおよびその電気的相互接続を、水分、振動および衝撃による損傷等の損傷から保護する構造である。パッケージ化されたチップは、一般に、金属リードフレームまたは基材に取り付けられ、リードフレームまたは基材に電気的に接続され、保護のためにセラミック筐体またはプラスチック「成形材料（ｍｏｌｄ  ｃｏｍｐｏｕｎｄ）」によってカプセル化されている。
【０００４】
場合によって、従来のパッケージング方法は、プリント回路基板上で十分な省スペースを実現しないことがある。特に、メモリ装置の場合、複数チップの機能を必要とすることがあるが、基板上では１つのパッケージ化されたチップのスペースだけしか利用できない。そのような場合は、「マルチ・チップ・モジュール」（ＭＣＭ）または複数チップを含む単一パッケージの使用が検討されることがある。いくつかのＭＣＭでは、チップが、単一基材上に並んで配列される。しかしながら、用途によっては、この手法は、複数チップを単に別々にパッケージ化する、より一般的な組み立て方法に比して顕著な省スペースを実現しないことがある。したがって、単一パッケージ内に複数チップを積み重ねることが望ましいことがある。
【０００５】
積重ねチップ・パッケージには、いくつかの利点がある。単位基板面積当たり（および、使用スペースの単位体積当たり）のシリコン機能を高めることができるので、所定の基板面積内でより高い機能を達成することができる。チップごとの個別のパッケージをなくすことによって、チップを取り付けるプリント回路基板および電子デバイスのサイズと重量を大幅に削減することができる。１つのパッケージに複数のチップを含めることで、基板に取り付けられる部品の数が減少し、システム全体のコストが減少する可能性がある。さらに、パッケージ組立て、電気試験および取り扱いのために単一パッケージを提供することによって、製造コストを削減することができる。
【０００６】
場合によっては、いくつかのメモリ装置の場合のように、単一パッケージ内に複数の同一チップをパッケージ化することが望ましいことがある。例として、４つの同一８メガバイト（Ｍｂ）チップが、単一の３２Ｍｂ装置として働くように相互接続されることがある。さらに、チップのうちの２つまたは３つを相互接続することによって、さらに他のチップ・デザインを設計し製造することなく、同一パッケージ構造または基板上に１６Ｍｂまたは２４Ｍｂ装置を組み立てることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
いくつかの同一チップを積み重ねて電気的に相互接続することは、それぞれの同一チップが、全く同じ内部構造、回路、およびボンド・パッド・パターン（ボンディングパッドのパターン）を有するため、問題があることが分かった。その結果、下にあるチップを貫通し基材または基板と接続するためには、あるチップ上のアクティブな機能が、その下のチップ上のアクティブな回路がない領域を必要するため、複数の同一チップをその下にあるチップを通して基材またはマザーボードに配線することは困難である。複数の同一の積み重ねたチップを相互接続するための簡単な解決策を提供する必要がある。
【課題を解決するための手段】
【０００８】
集積回路と複数のボンド・パッド・セットを有する表面を含む集積回路チップを相互接続する方法およびシステムを開示し、各ボンド・パッド・セットは、チップ表面に略同一のパッド・レイアウトを有する。本発明に従って設計されたチップは、第１のチップ上に第２のチップを配置することによって他の同一のチップと直接相互接続することができる。第２のチップは、第１のチップと略同一であり、第１のチップに対して回転している。第１のチップ上の複数の電気的相互接続は、第２のチップ上の複数の電気的相互接続と接触され、隣り合った積み重ねられたチップ間の電気的な相互接続を形成する。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施形態を詳細に説明するために、添付図面を参照する。
【００１０】
特定のシステム構成要素を参照するために、以下の説明および特許請求の範囲の全体を通して特定の用語が使用される。当業者が理解するように、半導体企業は、プロセス、構成要素、および副構成要素を様々な名前で呼ぶことがある。この文書は、名前が異なるが機能は異ならない構成要素を区別することを意図しない。以下の説明および特許請求の範囲において、用語「含む」と「備える」は、拡張可能な形で使用され、したがって、「・・・を一部として含む（備える）」という意味に解釈されるべきである。
【００１１】
用語「集積回路」は、マイクロチップの表面にパターン形成された１組の電子部品およびそれらの相互接続（集合的な内部電気回路要素）を指す。用語「半導体装置」は、総称的に、半導体ウェーハと一体化し、ウェーハから個別化し（ｓｉｎｇｕｌａｔｅｄ）、または回路基板上で使用するためにパッケージ化することができる集積回路（ＩＣ）を指す。用語「チップ（ｄｉｅ）」（複数形としても用いる「チップ（ｄｉｅｓ）」）は、総称的に、ウェーハと一体化されるか半導体ウェーハから個別化されるかに関係なく、表面に製造された集積回路を含む、完成までの様々な段階における半導体マイクロチップを指す。用語「ウェーハ」は、その上で集積回路がチップの形で作成されている概略円形の単結晶半導体基材を指す。
【００１２】
用語「相互接続」は、接続された物品の間で電気通信を実現する物理的接続を指す。用語「ボンド・パッド（ボンディングパッドともいう）」は、総称的に、チップとの間で信号接続や他の電気接続を通すために使用される導電性部分を指し、ワイヤボンド（ワイヤボンディング）法、Ｃ４ボール・アタッチ（Ｃ４  ｂａｌｌ  ａｔｔａｃｈ）法（またはフリップチップ法）、または他の相互接続方法と共に使用される部分に適用されることがある。ボンド・パッドの文脈において用語「側端（ｓｉｄｅ）」が使用されるとき、「側端」は、特定のチップのエッジ面に最も近いチップの上面または下面の周辺領域を指す。用語「ピン」は、電気接続（信号アドレス、電力、アース、無接続など）のチップ表面の終端点を指し、一般に、特定のボンド・パッドに相当している。用語「ランド（ｌａｎｄ）」は、パッケージ基材またはプリント回路基板上の導電性相互接続部分を指す。どの用語も本明細書で特に定義されない限り、用語は、その平易な通常の意味が与えられる。
【００１３】
以下の説明は、本発明の様々な実施形態を対象とする。これらの実施形態のうちの１つまたは複数が好ましい場合があるが、開示した実施形態は、特許請求の範囲を含む開示の範囲を限定するように解釈されるべきでなく、あるいは使用されるべきでない。さらに、当業者は、以下の説明が、広い応用範囲を有し、どの実施形態の考察も、その実施形態の例示に過ぎないように意図され、特許請求の範囲を含む開示の範囲が、その実施形態に限定されることを暗示するものではない。
【００１４】
本発明によれば、複数の同一の積み重ねた半導体チップを相互接続する方法およびシステムが開示される。次に図１を参照すると、好ましい実施形態により積重ねチップ６０（積層マルチチップ）を含む電子装置１０のシステム・レベルの図が示される。電子装置１０は、一般に、複数のパッケージ３０が相互接続された１つまたは複数のプリント回路基板２０を含む。電子装置１０は、プリント回路基板２０を含むコンピュータ、携帯電話、または任意の代表的な電子装置でよい。パッケージ３０内には、複数の同一のチップ６０が積み重ねられ、パッケージに相互接続されている。代替として、パッケージ３０がなくてもよく、積重ねチップ６０の最も下のチップが、基板２０に直接相互接続されていてもよい。チップ６０は、一般に、電子装置１０の動作のための入力を処理しかつ／または情報を提供する。
【００１５】
本発明の第１の実施形態を図２Ａに示し、この実施形態において、４つの同一の積み重ねられたチップ６０が、基板３４上にパッケージ化され、カプセル材料３２で覆われている。開示の目的のために、積重ねチップ６０は、同一であると仮定され、それぞれ下から上に参照数字６１、６２、６３および６４によって位置で区別されている。示した実施形態において、同一のチップ６１、６２、６３および６４はすべて、チップ面に垂直でかつチップの幾何学的中心を垂直方向に通る軸６５に関して互いに９０度回転されている。
【００１６】
チップは、一般に、チップの少なくとも１つの表面に、出力パッドまたは「ボンド」パッド（図示せず）を備えた集積回路を含む。本発明に従って設計されたチップの場合、チップの上面と下面の両方に、一致したパターン（マッチングパターン）で配列されたボンド・パッドがあり、ボンド・パッドは上面と下面の間で対を構成する。一致したボンド・パッドの各対が、上面から下面に通る接続部材によって連結されている。チップは、基板３４に対して様々な回転位置で使用できるように設計されている。以下の説明では、回転位置の数は４であると仮定する。
【００１７】
４つのチップ６０を示しているが、この方式で、本発明の精神から逸脱することなくさらに多数または少数のチップを組み立てることができることを理解されよう。また、チップが、互いにバンプ相互接続４０（はんだバンプ接続等）を有するように示されているが、代表的な実施形態に従う直接相互接続に適した任意の方法を有することができることを理解されよう。また、チップが、基材以外のプリント回路基板またはパッケージ化ソルーション（パッケージ化用部材）に相互接続できることを理解されよう。
【００１８】
様々な実施形態に従って設計されたチップは、チップ表面のすべての４つの側端に沿ってパッドを有することができ、各側端には、ボンド・パッドに割り当てられた異なるセットのピン(端子）がある（図２Ｂを参照）。チップの向きの文脈で使用されるとき、用語「側端（ｓｉｄｅ）」は、端面かそのような端面の近くの領域かに関係なく、一般にチップの周辺領域を指す。４つの同一の積み重ねられたチップを有する構成において、各チップ上の４つの側端はそれぞれ、異なるパッド割当ての順序（つまり、ピンのパッドへの異なる割り当て）を有することになる。しかしながら、各チップは、各側端のボンド・パッドの間隔と位置が、４つのそれぞれの側端で同一になるような同じパッド・レイアウト（パッドの配列）を有することを理解されよう。チップが、特定の実施形態に従って組み立てられるとき、すべての信号を送るために１つのチップにつき１つの側端だけが使用される。
【００１９】
各チップは、他の積み重ねられた同一のチップと電気的に相互接続するように設計されている。パッド・レイアウトは、特定のパッドが各側端に位置するそれぞれのセット中に存在し、また他のパッドが各セットを区別するはたらきをするように選択される。区別するパッドは、「選択」ラインである必要はなく、代替として、４つの異なる論理マスクによる「アドレス」ラインでよい。２つのチップ間の電気的相互接続は、各チップからの１セットのパッドが、他のチップと電気的に通信するように形成される。例として、４つのチップが相互接続され、各チップが１メガバイト（Ｍｂ）のメモリである場合は、データ信号とアドレス信号のパッドが、それぞれのセットに存在することがある。本質的に、チップの各側端上で、特定のアドレス信号パッドは、チップがどれだけ回転したかに関係なく、チップのすべての側端で同じ位置を有する。
【００２０】
本発明の実施形態は、複数の特有のチップを接続することを必要としないが、積層されたチップに対して回転された同じチップのうちの複数の直接相互接続を可能にする。隣りあったチップ間の回転は、対称性によって決定され、４回対称性（ｆｏｕｒ−ｆｏｌｄ  ｓｙｍｍｅｔｒｙ）の場合、回転は９０度の倍数でよい。４回回転対称性に加えて、可能な他の有効な対称性には、２回、３回、および６回対称性が含まれる。したがって、回転は、４５°、６０°、１２０°および１８０°を含む、９０°以外の整数倍に対応することができる。
【００２１】
多くの半導体デバイスは、「パッド・リミテッド（ｐａｄ  ｌｉｍｉｔｅｄ）」であり、これは、チップ表面周囲の使用可能なすべてのスペースが、ボンド・パッドに使用されることを意味する。しかしながら、メモリデバイス上で、すべてのボンド・パッドが、周囲の１つの側端に配置され、他の３つの側端は、パッドを一致したパターンで繰り返すために何も設けない状態にする場合もあり得る。この構成は、回転されたときに、示した実施形態に従って複数の同じチップを積み重ねることを可能にする。
【００２２】
様々な実施形態の相互接続方法に従って設計されたチップは、具体的には、チップの上面と下面の電気接続の間でチップを貫通する導電経路、すなわちビア（図示せず）またはスルーホールを有するように設計される。そのような電気相互接続は、ひとつのチップの表面を別のチップの表面に接続するために導電性ボールすなわち「バンプ」（例えば、はんだバンプ）が付着された導電性「ボンド」パッドでよい。各ボンド・パッドは、一般に、チップ内の特定の信号または他のピン（電力、アース、無接続など）と関連付けられる。
【００２３】
図２Ｂに代表的な実施形態を示し、ここで、チップ６０の平面図は、セット７８で配列されたボンド・パッド７０を有するように示される。各セット７８は、チップの集積回路に対してセットに固有の動作上の作用或いは関係を有する。各セット７８は、１つまたは複数のボンド・パッド７０を含む。各ボンド・パッドは、集積回路に対して、別のボンド・パッドのセットにおける対応するボンド・パッドと同一の動作上の作用或いは関係を有する。各セット７８は、セットに固有のアドレス範囲を有して、集積回路に結合される。
【００２４】
各ボンド・パッド７０は、一般に、ピンと関連付けられ、ピンの一部分は、ブランク７２は「Ｂ」として、選択ライン７４は「Ｓ」として、アドレス・ライン７６は「Ａx」（ここで、Ａxは、Ａ1からＡNまでの連続したアドレス・ピンを表す）として表されている。各チップ側端上のアドレス・ピンは、集合的に「アドレス／データ・バス」と呼ばれ、アドレス・ピンとデータ・ピンは、多重化或いは共通化されることがある。ブランク・パッド７２は、単にパッド配列内のプレースホルダ（場所を確保する手段）であり、ビアや他のラインが隣りのチップまでの垂直方向に通ることができる未使用スペースとしてはたらき、チップ内の内部回路への電気接続を必要としないことがある。選択ライン７４は、複数のチップのうちのどのチップが現在アドレス指定されており、その結果、複数のチップのうちどのチップが、アドレス／データ・バスの制御権を有するかを決定する。セット７８内のブランク・パッド７２と選択ライン７４は、集合的に、「選択ボンド・パッド」と呼ばれる。一般に、単一時間に１つの選択信号（チップ選択信号）だけがアクティブである。各チップ側端上で、選択パッドとブランク・パッドの割り当ては、回転された同一のチップを本発明に従って使用できるように適宜変更される。
【００２５】
例示的な実施形態において、ホスト・コンピュータ／マイクロプロセッサ（図示せず）からのアドレス／データ-ラインＡ(N+1)およびＡ(N+2)（図示せず）は、パッド６１〜６４上の選択ラインに接続される個別のアドレス指定ラインを提供するように復号化されることになる。（２つのラインＡ(N+1)およびＡ(N+2)からの２ビット信号をデコーダによりデコードして４種類の選択信号が作られる。）これにより、４つのチップが、異なるアドレス空間をそれぞれカバーし、適切な時だけ選択される（イネーブルされる）ことが可能になる。例えば、Ａ1からＡ16の１６個のアドレス／データ・ラインがある。これは、各チップが６４Ｋのアドレス可能バイトを持つことになることを意味する。例えば、さらに２つのアドレス・ラインＡ17とＡ18が、選択ラインまで通され、その結果、チップ６１が、範囲０〜６４ＫＢのアドレスへのアクセスをイネーブルされ、チップ６２が、範囲６４〜１２８ＫＢのアドレスへのアクセスをイネーブルされ、チップ６３が範囲１２８Ｋ〜１９２ＫＢのアドレスへのアクセスをイネーブルされ、チップ６４が範囲１９２〜２５６ＫＢのアドレスへのアクセスをイネーブルされるようになる。
【００２６】
本発明のこの第１の実施形態において、４つのチップ６０はそれぞれ、選択ラインのうちの１つに接続された内部回路を有する。適切な選択ラインがアサートされた（アクティブにされた）とき、チップは、アドレス信号に応え、データを記憶するかデータをデータ信号ライン（図示せず）上に提供することができる。アドレス・ライン７６は、これに応じて、データを返す。本明細書に示したピン・タイプの他に、電力ライン、アース・ラインおよび他の制御ラインがチップ上にあってもよいことを理解されよう。例として、４つの積み重ねられたチップ上の積層されたアドレス・ライン７６間で、位置合わせされた４つのアドレス位置はすべて、接続されており、同時にアクティブである。選択ピンは、チップの各側端上でその位置を変化させる。その結果、本発明による積重ねチップと位置合わせされたときに、特定の選択位置（選択ピンの位置）の上または下のチップ・ピンは、ブランク・ピンになる。アドレス・ピンは、隣りのチップの回転の向きと関係なく、ひとつのチップ上のＡ１が隣りのチップ上のＡ１と位置が合うようにチップの各側端上で同じ位置を有する（図２D参照）。
【００２７】
本発明の第１の実施形態は、図２Ｃの斜視図により分かりやすく示されており、ここで、４つの同一のチップ６０が、積み重ねられ、互いに電気的に相互接続されている。この実施形態において、チップ６０は、従来の「ボンド・リング」設計に従うことができる特定のパターンと間隔を有するボンド・パッド７０を有し、パッドは、チップ６０の周囲近くのチップ面上に配置される。チップ６０の各側端（それぞれ８１、８２、８３、８４）が、固有の順序のピン割り当てを有する。その結果、それぞれの次のチップが、９０度回転され、前のチップの上に積み重ねられ、前のチップの上に積み重ねられたときに、物理的なボンド・パッドは同じパターンで繰り返されるが、各パッドに割り当てられたピンが積み重ねられたすべてのチップを通る電気的相互接続を可能にするように、ピン・タイプによって変更されてもよい。この場合も、４つのチップを例として示しているが、本発明の精神から逸脱しない代表的な実施形態に従って、それよりも多数または少数のチップを組み立てることができることを理解されよう。
【００２８】
図２Ａと同様に、区別するために、図２Ｃに示した同一の積重ねチップ６０を、下から上に６１、６２、６３および６４と表す。各チップ６０は、一般に、４つの側端８１、８２、８３および８４を有し、チップを９０度回転すると、側面図に異なる側端が現れる。４つの同一のチップ６０を相互接続するとき、４つの固有の端面は、上下になる状態で並べられることが好ましい。５つ以上のチップを相互接続する場合は、必要な配線を達成するために、必要に応じて、チップ端面をスタック面上で繰り返すことができる。
【００２９】
本発明の第１の実施形態の断面図において、図２Ｄに示したように、同一のチップ６１、６２、６３および６４は、端面８１、８２、８３および８４がそれぞれ並んだ状態で積み重ねられる。チップ６４上のチップ選択ライン７４が活動化される場合、選択信号は、基板３４上の装置（図示せず）から送られ、チップ６４の下の３つのチップ６０上のブランク７２を上に通ることができる。チップ６３上のチップ選択ライン７４が活動化される場合、選択信号は、基板３４から送られ、チップ６４の下の２つのチップ６０上のブランク７２を通ることができる。チップ６２上のチップ選択ライン７４が活動化される場合、選択信号は、基板３４上の装置（図示せず）から送られ、チップ６４の下の１つのチップ６０上のブランク７２を通ることができる。チップ６１上のチップ選択ライン７４が活動化される場合、選択信号は、基板３４から直接渡すことができる。アドレス７６（アドレスＡ1からアドレスＡN）のうちのどれかがアクティブなとき、積層された４つのアドレス位置はすべて同時にアクティブであり、Ａ1がチップ６４上でアクティブなときに、Ａ１は、チップ６１、６２および６３でも同様にアクティブである。
【００３０】
通常、積み重ねられるチップの数は、相互接続に使用されるチップの側端の数に一致する。しかしながら、５つ以上のチップを積み重ねて相互接続できるように、チップの各側端に複数のボンド・パッド・リングがあってもよい。図３Ａに平面図で示したように、本発明の代替の実施形態は、１つのチップ側端当たり複数のセット１００のボンド・パッド７０を有することを特徴とする。しかし、一般には、積み重ねられるチップ９０１つ当たりのチップ表面上に１セット９０のボンド・パッドがある。そのようなセットは、図３Ａにおいて、チップ周囲近くに直線的に配列されたボンド・パッド７０のリングとして示されているが、チップ９０が９０度の増分で回転されてもこのパターンが繰り返される限り、ボンド・パッドは、チップ表面上の任意のパターン、線形、または他の状況で、従うことができることを理解されよう。
【００３１】
図３Ｂは、５つ以上のチップの積み重ねに対応するために、１側面当たり５セット以上のボンド・パッドを有するチップの可能なピン配置の側面図を示す。６つのチップ９０が示され、下から上に、それぞれ参照数字９１、９２、９３、９４、９５および９６によって、位置で区別されている。そのような構成を容易にするために、４つの固有のセットのパッドを有するチップ構成に関して、スタックの下から数えて４番目と５番目のチップ間の相互接続パターンを変更することによって、別のセット１００のパッド７０が対象とされる。例えば、図３Ｂにおいて、外側のセット１０２の４つの構成がすべて回転して使用されているため、チップ９１〜９４に使用されている相互接続パターン４０が、チップ９５よりも上では必要がなくなることが分かる。
【００３２】
チップ９５および９６には、外側のセット１０２がまだ存在するが、分かりやすくするために図３Ｂの側面図には示されないことを理解されよう。セット１０２のパッド間のこの第１の相互接続パターン４０は、４番目のチップすなわちチップ９４で終わりにすることができ、４番目のチップ９４とその後のすべてのチップ（９５と９６）を接続するセット１０４のパッド間に新しいパターンを使用することができる。示していないが、セット１０４は、４番目より上のチップ（例えば、チップ９５と９６）を最初の４つのチップ（例えば、チップ９１〜９４）を介して基板３４まで配線することを可能にするのに十分なブランク・パッド７２を含む。各チップは、スタック内で、活動化された（アクティブにされた）アドレス・ラインに１つのチップだけが注目（応答）するように設計され回転される。
【００３３】
また、ボンド・パッドが、チップ表面の周辺での配置を必要とする従来の「リング」設計に従わなくてもよいことを理解されよう。バンプ接続されたチップは、チップ表面の領域に相互接続を有することがあるので、チップが９０度の増分で回転されるように繰り返される限り、チップ表面の特定の幾何学的位置への制約なしに、ボンド・パッドの任意の配線可能な構成を使用することができる。これは、図４に示され、チップ１１０の平面図は、通常の周辺リング構成で配列されていないが、９０度の増分で回転されたときに繰り返すボンド・パッド１２０の繰り返しパターンを有する。
【００３４】
チップは、Ｃ４（Controlled Collapse Chip Connection）ボール・アタッチ法を含む既知の電気相互接続方法、または当技術分野において既知の他の適切な方法によって互いに接続される。本質的に、相互接続されたすべてのチップは、１つのチップとして働く。メモリ装置の場合、この構成により、積み重ねられた追加のチップがより多くのメモリを実現することができるので、メモリ需要のカスタム化（特注化）が可能になり、１つのパッケージに使用されるスペース内である程度のカスタム化が可能になる。既に述べた利点の他に、代表的な実施形態と共に使用するために設計し、製造し、試験し、組み立てるために唯一の装置があり、これにより、一連の利益、より簡単な問題解決、および歩留り管理を提供できる可能性がある。以上の開示を完全に理解した後で、当業者には、多くの変形および修正が明らかになる。
【００３５】
本発明は、以下の実施態様を含んでいる。
【００３６】
＜１＞  複数の同一の積み重ねられた集積回路チップ（６０）を電気的に相互接続する方法であって、第１のチップ（６１）上に、前記第１のチップ（６１）と同一で、前記第１のチップ（６１）に対して回転された第２のチップ（６２）を配置する段階と、前記第１のチップ（６１）上の複数の電気的相互接続部材（７０）を、前記第２のチップ（６２）上の複数の電気的相互接続部材（７０）と接触させる段階と、隣り合った積み重ねられたチップ（６０）の間に電気的相互接続（４０）を形成する段階とを有する方法。
【００３７】
＜２＞  前記複数の同一チップ（６０）が、３つ以上の同一のチップ（６０）を含むことを特徴とする上記＜１＞に記載の方法。
【００３８】
＜３＞  前記電気的相互接続（４０）が、Ｃ４バンプ（またはＣ４はんだバンプ接続）であることを特徴とする上記＜１＞に記載の方法。
【００３９】
＜４＞  前記電気的相互接続（４０）が、柱状のはんだであることを特徴とする上記＜１＞に記載の方法。
【００４０】
＜５＞  集積回路チップ（６０）において、集積回路を有する表面と、前記表面上に略同一のパッド・レイアウトをそれぞれ有する複数のボンド・パッド・セット（７８）とを具備し、
前記略同一のパッド・レイアウトが、前記表面と垂直な軸に関する回転によって相互に関連付けられ、
各ボンド・パッド・セット（７８）が、集積回路に対する固有の動作上の作用をグループとして有する１つまたは複数の対応する選択ボンド・パッド（７４）を具備する集積回路チップ（６０）。
【００４１】
＜６＞  前記ボンド・パッド・セット（７８）が、前記チップ（６０）の反対側の表面の一致するボンド・パッド・セット（７８）と導電経路によって結合されたことを特徴とする上記＜５＞に記載のチップ（６０）。
【００４２】
＜７＞  各ボンド・パッド・セット（７８）中の一つ又は複数のボンド・パッドが、他のボンド・パッド・セット（７８）の対応するボンド・パッド（７０）と同一の集積回路に対する動作上の作用をそれぞれ有することを特徴とする上記＜５＞に記載のチップ（６０）。
【００４３】
＜８＞  前記グループ内の前記選択ボンド・パッド（７４）がそれぞれ、選択信号を伝達し、さらに、前記ボンド・パッド・セット（７８）のそれぞれにおいて、一つの前記選択ボンド・パッド（７４）のみが前記セット（７８）から前記集積回路に結合することを特徴とする上記＜５＞に記載のチップ（６０）。
【００４４】
＜９＞  前記回転が、９０度の整数倍に対応することを特徴とする上記＜５＞に記載のチップ（６０）。
【００４５】
＜１０＞  前記セット（７８）の１つまたは複数の対応するボンド・パッド（７６）が、アドレス信号を送り、前記セット（７８）がそれぞれ、固有のアドレス範囲を割り当てられて、前記集積回路に結合されることを特徴とする上記＜５＞に記載のチップ（６０）。
【産業上の利用可能性】
【００４６】
本発明の積層チップ及びチップ積層方法は、例えば、同一チップをパッケージ化したメモリモジュールとその製造方法において利用可能である。
【図面の簡単な説明】
【００４７】
【図１】電子装置のシステム・レベルの図である。
【図２Ａ】パッケージが４つの同一の積み重ねられたチップを含む、本発明の第１の実施形態の断面図である。
【図２Ｂ】代表的な実施形態によるチップ設計の平面図を示す。
【図２Ｃ】代表的な実施形態による４つの積み重ねられたチップの斜視図を示す。
【図２Ｄ】代表的な実施形態による４つの積み重ねられたチップの断面図を示す。
【図３Ａ】５つ以上のチップを積み重ねるためのチップ設計の代替実施形態の平面図である。
【図３Ｂ】５つ以上のチップを積み重ねるためのチップ設計の代替実施形態の断面図である。
【図４】代替のボンド・パッド構成を有するチップの平面図を示す。
【符号の説明】
【００４８】
４０、７０  電気的相互接続
６０  集積回路チップ
６１、６２  チップ
７４  選択ボンド・パッド
７８  ボンド・パッド・セット
【図１】
2004349694.tif 000003
【図２Ａ】
2004349694.tif 000004
【図２Ｂ】
2004349694.tif 000005
【図２Ｃ】
2004349694.tif 000006
【図２Ｄ】
2004349694.tif 000007
【図３Ａ】
2004349694.tif 000008
【図３Ｂ】
2004349694.tif 000009
【図４】
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