(57)【要約】【課題】消費電流を低減するデータ読み出し方法と該方法が実現された半導体記憶装置とを提供する。【解決手段】データバスＲＤ及び相補データバス／ＲＤと、ビット線対ＢＬ，／ＢＬの電位に応じてデータバスＲＤ又は相補データバス／ＲＤを選択的に接地するＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２と、データバスＲＤと相補データバス／ＲＤとの間における電位差を増幅することにより出力データを生成する電位差増幅／ラッチ回路１とを備えた半導体記憶装置であって、活性状態においてデータバスＲＤと相補データバス／ＲＤへ電流を供給する複数のパワーゲートＰＧ１，ＰＧ２と、活性化させるパワーゲートＰＧ１，ＰＧ２を選択する選択回路２０とを備えたことを特徴とする半導体記憶装置を提供する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
メモリセルが接続されたビット線対と、データバス及び相補データバスと、前記ビット線対の電位に応じて前記データバス又は前記相補データバスを選択的に接地するスイッチング手段と、前記データバスと前記相補データバスとの間における電位差を増幅することにより出力データを生成する増幅手段とを備えた半導体記憶装置であって、
活性状態において前記データバスと前記相補データバスへ電流を供給する複数の電流供給手段と、
活性化させる前記電流供給手段を選択する選択手段とを備えたことを特徴とする半導体記憶装置。
【請求項２】
メモリセルが接続されたビット線対と、データバス及び相補データバスと、前記ビット線対の電位に応じて前記データバス又は前記相補データバスを選択的に電源ノードへ接続するスイッチング手段と、前記データバスと前記相補データバスとの間における電位差を増幅することにより出力データを生成する増幅手段とを備えた半導体記憶装置であって、
活性状態において前記データバスと前記相補データバスを接地する複数の接地手段と、
活性化させる前記接地手段を選択する選択手段とを備えたことを特徴とする半導体記憶装置。
【請求項３】
前記選択手段は、外部から供給される信号に応じて前記選択を実行する請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記選択手段は、外部から供給された設定データを記憶する記憶手段を含み、前記記憶手段に記憶された前記設定データに応じて前記選択を実行する請求項１又は２に記載の半導体記憶装置。
【請求項５】
データバス及び相補データバスへ電流を供給するステップと、メモリセルが接続されたビット線対の電位に応じて前記データバス又は前記相補データバスを選択的に接地ノードへ接続するステップと、前記データバスと前記相補データバスとの間における電位差を増幅することにより出力データを生成するステップとを備えたデータ読み出し方法であって、
動作モードに応じて前記データバス及び前記相補データバスへの電流供給量を調整するステップを有することを特徴とするデータ読み出し方法。
【請求項６】
データバス及び相補データバスを接地ノードに接続するステップと、メモリセルが接続されたビット線対の電位に応じて前記データバス又は前記相補データバスへ選択的に電流を供給するステップと、前記データバスと前記相補データバスとの間における電位差を増幅することにより出力データを生成するステップとを備えたデータ読み出し方法であって、
前記データバス又は前記相補データバスから前記接地ノードへ流れる電流量を動作モードに応じて調整するステップを有することを特徴とするデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置とデータ読み出し方法に関するものである。
【０００２】
【従来の技術】
図３は、従来の半導体記憶装置の構成を示す回路図である。図３に示されるように、従来の半導体記憶装置はビット線ＢＬ及び相補ビット線／ＢＬと、データバスＲＤ及び相補データバス／ＲＤと、電位差増幅／ラッチ回路１と、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４及びＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ２とを備える。なお、ビット線ＢＬ及び相補ビット線／ＢＬと、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４及び接地ノードにより読み出しブロックＲＢ０が構成され、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ２と電源ノード及び接地ノードによりパワーゲートＰＧ０が構成される。
【０００３】
ここで、ビット線ＢＬ及び相補ビット線／ＢＬにはメモリセル（図示していない）が接続され、ＮチャネルＭＯＳトランジスタＮＴ１のゲートがビット線ＢＬに接続され、ＮチャネルＭＯＳトランジスタＮＴ２のゲートが相補ビット線／ＢＬに接続される。そして、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２のソースは接地ノードに共通接続される。
【０００４】
また、ＮチャネルＭＯＳトランジスタＮＴ１のドレインとデータバスＲＤとの間にはＮチャネルＭＯＳトランジスタＮＴ３が接続され、ＮチャネルＭＯＳトランジスタＮＴ２のドレインと相補データバス／ＲＤとの間にはＮチャネルＭＯＳトランジスタＮＴ４が接続される。そして、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４のゲートは共通接続され、該両ゲートには信号ＲＡ０が供給される。
【０００５】
さらに、データバスＲＤ及び相補データバス／ＲＤは電位差増幅／ラッチ回路１に接続され、データバスＲＤと相補データバス／ＲＤとの間にはパワーゲートＰＧ０が接続される。すなわち、データバスＲＤと相補データバス／ＲＤとの間にはＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２が直列接続され、二つのＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２が接続される中間ノードは電源ノードに接続される。また、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２のゲートは共通接続され、該両ゲートは接地ノードに接続される。
【０００６】
上記のような構成を有する従来の半導体記憶装置において、メモリセルに記憶されたデータはビット線ＢＬ及び相補ビット線／ＢＬを介して読み出される。ここで例えば、ビット線ＢＬへハイレベルのデータが読み出された場合には、信号ＲＡ０がハイレベルに活性化されることにより、電源ノードからＰチャネルＭＯＳトランジスタＰＴ１及びデータバスＲＤ、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ１を経由して接地ノードへ直流電流（以下、「貫通電流」とも呼ぶ）が流れる。
【０００７】
ここで例えば、図４（ａ）と図４（ｂ）及び図４（ｅ）に示されるように、例えば内部クロック信号ＣＬＫがロウレベル（Ｌ）からハイレベル（Ｈ）へ遷移する（立ち上がる）時刻Ｔ１と時刻Ｔ２の間（時間Ｔ）において上記信号ＲＡ０がハイレベルとされる場合には、該時間Ｔにおいて該貫通電流が流れるため、データバス対ＲＤ，／ＲＤの電位差は該時間Ｔにおいて時間の経過と共に増大する。そして、データバス対ＲＤ，／ＲＤの間に生じた最大電位差ΔＶが電位差増幅／ラッチ回路１により増幅され、該電位差ΔＶに応じたデータが電位差増幅／ラッチ回路１にラッチされる。そして、このようにラッチされたデータは、電位差増幅／ラッチ回路１から出力データとして半導体記憶装置の外部へ出力される。
【０００８】
このように、データバスＲＤ等に流れる電流の大きさに応じて生じた電位差を増幅することによりメモリセルに記憶されたデータを読み出す方法は電流センス方式と呼ばれるが、かかる方式により、ビット線ＢＬと相補ビット線／ＢＬとの間に生じる電位差が微小であっても該データを読み出すことができるため、動作周波数を高めることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置の回路規模が大きくなる等の理由によりデータバスＲＤが長くなった場合には、動作速度を維持するために貫通電流が増大されるが、これによりテストモード等において実行される動作周波数の低い動作においては多大な貫通電流を消費してしまうという問題があった。
【００１０】
すなわち、高速動作の実現のために図４（ａ）に示された内部クロック信号ＣＬＫの周波数が高められると時間Ｔが短くなり、データバス対ＲＤ，／ＲＤに生じる電位差ΔＶが小さくなる。このため、動作周波数が高くなっても一定以上の電位差ΔＶを得るために、上記貫通電流が大きくされる。しかし、貫通電流が大きい場合には、動作周波数が低いときに実現される該電位差ΔＶが必要以上に大きくなり、無駄な貫通電流を消費することになる。
【００１１】
また、図３に示された読み出しブロックＲＢ０がデータバス対ＲＤ，／ＲＤに複数並列接続されている場合に、図４（ｂ）〜（ｄ）の斜線部に示されるように該複数の読み出しブロックに対応した信号ＲＡ０〜ＲＡ２が連続的にハイレベルにされると、図４（ｅ）に示されるように該複数の読み出しブロックから連続的にデータがデータバス対ＲＤ，／ＲＤへ読み出される。このような場合には、該半導体記憶装置全体で見ると常に貫通電流が流れることになるため、図４（ａ）に示された内部クロック信号ＣＬＫの周波数すなわち該半導体記憶装置の動作周波数によらず一定の大きな貫通電流が消費される。
【００１２】
従って、例えば高電圧を印加することによってエージング（ストレス加速試験）を行うバーンイン試験では、該試験装置における電流供給能力の制約によって一度に試験できる半導体記憶装置の数が制限され、ＬＳＩの生産性が著しく低下されるという問題がある。
【００１３】
本発明は上記のような問題を解消するためになされたもので、消費電流を低減するデータ読み出し方法と該方法が実現された半導体記憶装置とを提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の目的は、メモリセルが接続されたビット線対と、データバス及び相補データバスと、ビット線対の電位に応じてデータバス又は相補データバスを選択的に接地するスイッチング手段と、データバスと相補データバスとの間における電位差を増幅することにより出力データを生成する増幅手段とを備えた半導体記憶装置であって、活性状態においてデータバスと相補データバスへ電流を供給する複数の電流供給手段と、活性化させる電流供給手段を選択する選択手段とを備えたことを特徴とする半導体記憶装置を提供することにより達成される。
【００１５】
このような手段によれば、選択手段が複数の電流供給手段を選択的に活性化させることにより、データバス又は相補データバスから接地ノードへ流れる貫通電流の大きさを容易に変えることができる。
【００１６】
また、本発明の目的は、メモリセルが接続されたビット線対と、データバス及び相補データバスと、ビット線対の電位に応じてデータバス又は相補データバスを選択的に電源ノードへ接続するスイッチング手段と、データバスと相補データバスとの間における電位差を増幅することにより出力データを生成する増幅手段とを備えた半導体記憶装置であって、活性状態においてデータバスと相補データバスを接地する複数の接地手段と、活性化させる接地手段を選択する選択手段とを備えたことを特徴とする半導体記憶装置を提供することにより達成される。
【００１７】
このような手段によれば、選択手段が複数の接地手段を選択的に活性化させるため、データバス又は相補データバスを介して接地ノードへ流れる貫通電流の大きさを容易に変えることができる。
【００１８】
上記において選択手段は、外部から供給された設定データを記憶する記憶手段に記憶された設定データに応じて、あるいは、外部から供給される信号に応じて、上記選択を実行するものとすることができる。
【００１９】
また、本発明の目的は、データバス及び相補データバスへ電流を供給するステップと、メモリセルが接続されたビット線対の電位に応じてデータバス又は相補データバスを選択的に接地ノードへ接続するステップと、データバスと相補データバスとの間における電位差を増幅することにより出力データを生成するステップとを備えたデータ読み出し方法であって、動作モードに応じてデータバス及び相補データバスへの電流供給量を調整するステップを有することを特徴とするデータ読み出し方法を提供することにより達成される。
【００２０】
このような手段によれば、動作モードに応じてデータバス及び相補データバスへの電流供給量を調整した上でデータを読み出すこととするため、該データの読み出しにおいて生じるデータバス又は相補データバスから接地ノードへ流れる貫通電流の大きさを容易に変えることができる。
【００２１】
また、本発明の目的は、データバス及び相補データバスを接地ノードに接続するステップと、メモリセルが接続されたビット線対の電位に応じてデータバス又は相補データバスへ選択的に電流を供給するステップと、データバスと相補データバスとの間における電位差を増幅することにより出力データを生成するステップとを備えたデータ読み出し方法であって、データバス又は相補データバスから接地ノードへ流れる電流量を動作モードに応じて調整するステップを有することを特徴とするデータ読み出し方法を提供することにより達成される。
【００２２】
このような手段によれば、データバス又は相補データバスから接地ノードへ流れる電流量を動作モードに応じて調整した上でデータを読み出すこととするため、該データの読み出しにおいて生じるデータバス又は相補データバスから接地ノードへ流れる貫通電流の大きさを容易に変えることができる。
【００２３】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
［実施の形態１］
図１は、本発明の実施の形態１に係る半導体記憶装置の構成を示す回路図である。図１に示されるように本実施の形態１に係る半導体記憶装置は、ビット線ＢＬ及び相補ビット線／ＢＬと、データバスＲＤ及び相補データバス／ＲＤ、電位差増幅／ラッチ回路１、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ４及びＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ６、電源ノードＰＮ０〜ＰＮ２、接地ノードＧ０、端子３〜５、レジスタ６，７、バッファ８，９、及び論理回路１０，１１を備える。
【００２４】
なお、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ２と電源ノードＰＮ０及び接地ノードによりパワーゲートＰＧ０が構成され、ＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ４と電源ノードＰＮ１によりパワーゲートＰＧ１が構成され、ＰチャネルＭＯＳトランジスタＰＴ５〜ＰＴ６と電源ノードＰＮ２によりパワーゲートＰＧ２が構成される。また、レジスタ６，７とバッファ８，９及び論理回路１０，１１により選択回路２０が構成される。
【００２５】
ここで、ビット線ＢＬ及び相補ビット線／ＢＬにはメモリセル（図示していない）が接続され、ＮチャネルＭＯＳトランジスタＮＴ１のゲートがビット線ＢＬに接続され、ＮチャネルＭＯＳトランジスタＮＴ２のゲートが相補ビット線／ＢＬに接続される。そして、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２のソースは接地ノードＧ０に共通接続される。
【００２６】
また、ＮチャネルＭＯＳトランジスタＮＴ１のドレインとデータバスＲＤとの間にはＮチャネルＭＯＳトランジスタＮＴ３が接続され、ＮチャネルＭＯＳトランジスタＮＴ２のドレインと相補データバス／ＲＤとの間にはＮチャネルＭＯＳトランジスタＮＴ４が接続される。そして、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４のゲートは共通接続され、該両ゲートには信号ＲＡが供給される。
【００２７】
さらに、データバスＲＤ及び相補データバス／ＲＤは電位差増幅／ラッチ回路１に接続され、データバスＲＤと相補データバス／ＲＤとの間にはパワーゲートＰＧ０〜ＰＧ２が並列接続される。
【００２８】
すなわち、データバスＲＤと相補データバス／ＲＤとの間にはＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２が直列接続され、二つのＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２が相互接続される中間ノードは電源ノードＰＮ０に接続される。また、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２のゲートは共通接続され、該両ゲートは接地ノードに接続される。
【００２９】
同様に、データバスＲＤと相補データバス／ＲＤとの間にはＰチャネルＭＯＳトランジスタＰＴ３，ＰＴ４が直列接続され、二つのＰチャネルＭＯＳトランジスタＰＴ３，ＰＴ４が相互接続される中間ノードは電源ノードＰＮ１に接続される。また、ＰチャネルＭＯＳトランジスタＰＴ３，ＰＴ４のゲートは共通接続され、該両ゲートは論理回路１０の出力ノードに接続される。
【００３０】
さらに、データバスＲＤと相補データバス／ＲＤとの間にはＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６が直列接続され、二つのＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６が相互接続される中間ノードは電源ノードＰＮ２に接続される。また、ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６のゲートは共通接続され、該両ゲートは論理回路１１の出力ノードに接続される。
【００３１】
そして、論理回路１０，１１の一方の入力ノードは、それぞれ端子３に接続される。また、論理回路１０の他方の入力ノードはバッファ８に接続され、論理回路１１の他方の入力ノードはバッファ９に接続される。また、バッファ８はレジスタ６に接続され、バッファ９はレジスタ７に接続される。そして、レジスタ６は端子４に接続され、レジスタ７は端子５に接続される。
【００３２】
上記のような構成を有する半導体記憶装置において、メモリセルに記憶されたデータはビット線ＢＬ及び相補ビット線／ＢＬを介して読み出される。ここで例えば、ビット線ＢＬへハイレベルのデータが読み出された場合には、信号ＲＡがハイレベルに活性化されることにより、電源ノードＰＮ０からＰチャネルＭＯＳトランジスタＰＴ１及びデータバスＲＤ、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ１を経由して接地ノードＧ０へ直流電流（以下、「貫通電流」とも呼ぶ）が流れる。
【００３３】
このとき、パワーゲートＰＧ１，ＰＧ２がオンしている場合には、同時に電源ノードＰＮ１からＰチャネルＭＯＳトランジスタＰＴ３及びデータバスＲＤ、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ１を経由して接地ノードＧ０へ貫通電流が流れ、電源ノードＰＮ２からＰチャネルＭＯＳトランジスタＰＴ５及びデータバスＲＤ、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ１を経由して接地ノードＧ０へも貫通電流が流れる。
【００３４】
これにより、データバスＲＤと相補データバス／ＲＤとの間には電位差が生じるが、電位差増幅／ラッチ回路１は該電位差を増幅してラッチする。そして、このようにラッチされたデータは、電位差増幅／ラッチ回路１から出力データとして半導体記憶装置の外部へ出力される。
【００３５】
ここで例えば、動作周波数が低いバーンイン動作モードにおいては、端子３にハイレベルの信号を供給することにより強制的に論理回路１０，１１から出力される制御信号Ｓ０，Ｓ１の論理レベルをハイレベルとし、ＰチャネルＭＯＳトランジスタＰＴ３〜ＰＴ６をオフすることによってパワーゲートＰＧ１，ＰＧ２をオフする。従って、このような方法により、動作周波数が低い動作モードにおいては、電源ノードＰＮ０〜ＰＮ２から接地ノードＧ０への貫通電流を低減することができる。
【００３６】
一方、通常動作モードにおいては端子３にロウレベルの信号が供給される。このとき、端子４，５からレジスタ６，７へそれぞれハイレベル又はロウレベルの設定データが供給され保持されるため、保持された該設定データの論理レベルの組み合わせに応じて、制御信号Ｓ０，Ｓ１の論理レベルが制御される。
【００３７】
すなわち例えば、レジスタ６にハイレベルの設定データが保持され、レジスタ７にロウレベルの設定データが保持された場合には、制御信号Ｓ０がハイレベルとされると共に制御信号Ｓ１がロウレベルとされるため、ＰチャネルＭＯＳトランジスタＰＴ３，ＰＴ４がオンし、ＰチャネルＭＯＳトランジスタＰＴ５，ＰＴ６がオフする。従って、この場合には、電源ノードＰＮ０から接地ノードＧ０へ流れる電流と電源ノードＰＮ１から接地ノードＧ０へ流れる電流の合計が、データバスＲＤを介して流れる貫通電流となる。
【００３８】
このように、レジスタ６，７に設定する設定データに応じて、パワーゲートＰＧ１，ＰＧ２の一方だけをオンさせ、あるいは両パワーゲートＰＧ１，ＰＧ２を共にオンあるいはオフさせることができ、貫通電流の大きさを４通りのいずれかに制御することができる。
【００３９】
以上より、本発明の実施の形態１に係る半導体記憶装置によれば、データバスＲＤと相補データバス／ＲＤとの間に、電流供給源となるパワーゲートＰＧ０〜ＰＧ２が複数個並列接続され、これらのパワーゲートのオン／オフが任意に切り替えられるため、電流センス方式が採用された半導体記憶装置において生ずる貫通電流の大きさを動作周波数に応じて変えることができる。
【００４０】
従って、動作周波数が高い動作モードにおいては高速動作を実現するために該貫通電流を大きくする一方、動作周波数が低い動作モードにおいては該貫通電流を低く抑えることにより、高速に動作しつつ消費電流が低減された半導体記憶装置を提供することができる。
【００４１】
また、バーンイン試験においては、試験対象とされる半導体記憶装置の該貫通電流が上記のような方法により低く抑えられることにより、該試験装置を使用して一度に試験できる半導体記憶装置の数を増大させることができ、半導体記憶装置の生産性を向上させることもできる。
【００４２】
さらに、本発明の実施の形態１に係る半導体記憶装置によれば、外部から供給する信号により、電源電圧が低い場合には該貫通電流を増大させ、電源電圧が高い場合には該貫通電流を小さくすることによって消費電力を容易に調整することができるため、半導体記憶装置における電源電圧レベルのワイドレンジ化を実現することができる。
【００４３】
なお、上記実施の形態１においてはデータバスＲＤと相補データバス／ＲＤとの間にパワーゲートＰＧ０〜ＰＧ２が三個並列接続されるが、並列接続される数は三個に限られるものではなく、二個や四個以上であっても良い。
［実施の形態２］
上記実施の形態１に係る半導体記憶装置において、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを相互に置き換え、かつ電源ノードと接地ノードを相互に置き換えることによっても、上記実施の形態１に係る半導体記憶装置と同様な作用及び効果を奏する半導体記憶装置を得ることができる。以下において、該半導体記憶装置を本発明の実施の形態２として説明する。
【００４４】
図２は、本発明の実施の形態２に係る半導体記憶装置の構成を示す回路図である。図２に示されるように本実施の形態２に係る半導体記憶装置は、ビット線ＢＬ及び相補ビット線／ＢＬと、データバスＲＤ及び相補データバス／ＲＤ、電位差増幅／ラッチ回路１、ＰチャネルＭＯＳトランジスタＰＴ７〜ＰＴ１０及びＮチャネルＭＯＳトランジスタＮＴ５〜ＮＴ１０、電源ノードＰＮ３，ＰＮ４、端子３〜５、選択回路２０を備える。
【００４５】
なお、ＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ６と電源ノードＰＮ４及び接地ノードによりゲートＮＧ０が構成され、ＮチャネルＭＯＳトランジスタＮＴ７，ＮＴ８と接地ノードによりゲートＮＧ１が構成され、ＮチャネルＭＯＳトランジスタＮＴ９，ＮＴ１０と接地ノードによりゲートＮＧ２が構成される。
【００４６】
上記のような構成を有する本発明の実施の形態２に係る半導体記憶装置は、上記実施の形態１に係る半導体記憶装置と同様に、データバスＲＤと相補データバス／ＲＤとの間に接地ノードへ電流を流すゲートＮＧ０〜ＮＧ２が複数個並列接続され、ゲートＮＧ１，ＮＧ２のオン／オフが選択回路２０により任意に切り替えられるため、電流センス方式が採用された半導体記憶装置において生ずる貫通電流の大きさを動作周波数に応じて変えることができる。
【００４７】
従って、動作周波数が高い動作モードにおいては高速動作を実現するために該貫通電流を大きくする一方、動作周波数が低い動作モードにおいては該貫通電流を低く抑えることにより、高速に動作しつつ消費電流が低減された半導体記憶装置を提供することができる。
【００４８】
なお、本実施の形態２においてもデータバスＲＤと相補データバス／ＲＤとの間にゲートＮＧ０〜ＮＧ２が三個並列接続されるが、並列接続される数は三個に限られるものではなく、二個や四個以上であっても良い。
【００４９】
【発明の効果】
本発明に係る半導体記憶装置及びデータ読み出し方法によれば、データバス又は相補データバスから接地ノードへ流れる貫通電流の大きさを容易に変えることができるため、動作モードに応じて貫通電流の大きさが調整されることにより、消費電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体記憶装置の構成を示す回路図である。
【図２】本発明の実施の形態２に係る半導体記憶装置の構成を示す回路図である。
【図３】従来の半導体記憶装置における主要部の構成を示す回路図である。
【図４】図３に示された半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
１　電位差増幅／ラッチ回路、３〜５　端子、６，７　レジスタ、８，９　バッファ、１０，１１　論理回路、２０　選択回路、ＲＤ　データバス、／ＲＤ　相補データバス、ＢＬ　ビット線、／ＢＬ　相補ビット線、ＲＢ０　読み出しブロック、ＰＧ０〜ＰＧ２　パワーゲート、ＮＧ０〜ＮＧ２　ゲート、ＮＴ１〜ＮＴ１０　ＮチャネルＭＯＳトランジスタ、ＰＴ１〜ＰＴ１０　ＰチャネルＭＯＳトランジスタ、ＰＮ０〜ＰＮ４　電源ノード、Ｇ０　接地ノード。
【図１】
2004055070.tif 000003
【図２】
2004055070.tif 000004
【図３】
2004055070.tif 000005
【図４】
2004055070.tif 000006