(57)【要約】      （修正有）【課題】テスト時間を短縮した同期式メモリ装置を提供する。【解決手段】複数のセルアレイを含む第１及び第２単位ブロック１１０，１５０を有するバンクと、入力されるカラムアドレスＹＡ＜０＞〜ＹＡ＜９＞をデコードして前記２単位ブロックのカラム選択信号をそれぞれ出力する第１及び第２デコード手段を備え、テストモード時にカラムアドレスのうち前記２つの単位ブロック選択ビット信号に関係なく、両方のデコード手段を同時にイネーブルするカラムアドレス伝達手段と、テストモード時に各単位ブロックのカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出する第１テスト用組合せ回路と、第２テスト用組合せ回路を有し、第１テスト用の組合せ回路６００の出力及び第２テスト用組合せ回路６００’の出力をそれぞれ独立に出力する第１及び第２出力パッド５１０，５２０とを備える。【選択図】図９
2004152476.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルアレイを含む第１及び第２単位ブロックを有するバンクと、入力されるカラムアドレスをデコーディングして前記第１及び第２単位ブロックのカラム選択信号をそれぞれ出力するための第１及び第２デコーディング手段とを備えたメモリ装置であって、
テストモード時に、前記カラムアドレスのうち、前記第１又は第２単位ブロックを選択する単位ブロック選択ビット信号に関係なく、前記第１及び第２デコーディング手段を同時にイネーブルするカラムアドレス伝達手段と、
前記テストモード時に、前記第１単位ブロックのカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出する第１テスト用組合せ回路と、
前記テストモード時に、前記第２単位ブロックのカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出する第２テスト用組合せ回路と、
前記第１テスト用組合せ回路の出力及び前記第２テスト用組合せ回路の出力をそれぞれ独立に出力する第１及び第２出力パッドと
を備えてなる半導体メモリ装置。
【請求項２】
請求項１に記載の半導体メモリ装置において、
前記カラムアドレス伝達手段は、ノーマルモード時には、前記単位ブロック選択信号に応じて前記第１デコーディング手段または第２デコーディング手段を選択的にイネーブルする
ことを特徴とする半導体メモリ装置。
【請求項３】
請求項１に記載の半導体メモリ装置において、
前記第１及び第２テスト用組合せ回路は、前記テスト用のデータのうち同じ値に記憶されたテスト用のデータを入力される第１ないし第４エクスクルーシブＮＯＲゲートと、前記４個のエクスクルーシブＮＯＲゲートの出力のうち、２個をそれぞれ入力される第１及び第２ＮＡＮＤゲートと、前記第１及び第２ＮＡＮＤゲートの出力を入力されるＮＯＲゲートとを含んでなる
ことを特徴とする半導体メモリ装置。
【請求項４】
複数のセルアレイを含む第１及び第２単位ブロックを有するバンクと、入力されるカラムアドレスをバースト長だけカウントして出力するカウント手段と、前記カウント手段から出力されるアドレスをデコーディングして前記第１及び第２単位ブロックのカラム選択信号をそれぞれ出力する第１及び第２デコーディング手段とを備えたメモリ装置であって、
テストモード時に、前記カウント手段から出力されるカラムアドレスに関係なく、前記第１及び第２デコーディング手段を同時にイネーブルするように制御するテストモード制御部と、
前記テストモード時に、前記第１単位ブロックのカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出する第１テスト用組合せ回路と、
前記テストモード時に、前記第２単位ブロックのカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出する第２テスト用組合せ回路と、
前記第１テスト用組合せ回路の出力及び前記第２テスト用組合せ回路の出力を独立に出力する第１及び第２出力パッドと
を備えてなる半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ装置に関し、より詳しくは、メモリ装置の欠陥を見出すためのテスト性能を向上させたメモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、多くのメモリセルから構成されているが、メモリセルのうちいずれか１つのメモリセルでもまともに動作しなくなると、半導体メモリ装置は、それ以上適切な役割を果たすことができなくなる。したがって、製造が終わったメモリ装置に一定のパターンのテスト用のデータを記憶させ、その読出し過程を通して欠陥セルの有無を検出するテストを行なう。
【０００３】
典型的には、メモリ装置は、より高速に全てのセルをテストするためのテスト用回路を余分の空間に有している。しかし、半導体メモリ装置の集積度が増加するに伴って、テストにかかる時間も大きく増加し、そのためメモリ装置の研究開発が困難となっている。
【０００４】
図１は、通常の半導体メモリ装置のブロック構成図である。図１を参照して説明すると、メモリ装置は、４個のバンク１００、２００、３００、４００を備えて構成され、４個のバンクから出力されるデータは、データ出力のためのバッファ５００に入力され、データ出力のためのバッファ５００は、各バンクから入力されるデータがタイムリーに出力パッド５００’を介して外部に出力されるように調整する。
【０００５】
１つのバンク（例えば、１００）は、複数のセルアレイを含む第１ブロック１１０及び第２ブロック１５０と、第１及び第２ブロック１１０、１５０から出力されるデータを増幅して出力バッファ５００に出力するＩ／Ｏ感知増幅器１３０、１４０とを備えている。
【０００６】
第１ブロック１１０は、複数の単位セルから構成されたセルアレイ１１１〜１１６と、単位セルから出力されるデータ信号を増幅して出力するビットライン感知増幅部（センスアンプ）１１７〜１２０とを有して構成されている。また、図には示してないが、第２〜第４バンク２００、３００、４００の内部も、第１バンクのように構成されている。
【０００７】
図２は、図１に示されているビットライン感知増幅部１１７の一実施の形態を示す回路図である。図２を参照して説明すると、ビットライン感知増幅部１１７は、ビットラインBL、/BL（記号「/」は、逆極性信号側＝反転信号側であることを表す）に印加された電位を感知し増幅する感知増幅器１１７ｄと、ビットラインBL、/BLの電位をプリチャージ及び等化する等化部１１７ｃと、一方のセルアレイ１１１と接続する第１接続部１１７ａと、他方のセルアレイ１１３と接続する第２接続部１１７ｂと、感知増幅器１１７ｄにより増幅されたビットラインの電位を出力する出力部１１７ｅとを有している。ここで、RTO、/Sは、感知増幅器１１７ｄのイネーブル信号であり、BISH、BISLは、第１及び第２接続部１１７ａ、１１７ｂのイネーブル信号である。また、Vblpは、ビットラインにフリーチャージされる電圧を示し、BIEQは、等化部１１７ｃのイネーブル信号であり、カラム選択信号YIは、出力部１１７ｅのイネーブル信号である。
【０００８】
以下、図１〜図２を参照して、メモリ装置からデータが出力される経路について説明する。
【０００９】
まず、メモリ装置にアドレスが入力されると、バンク及びバンク内部の１つのセルアレイが選択され、選択されたセルアレイ内で前記アドレスに該当するワードラインWLがイネーブルされる。イネーブルされたワードラインWLに接続されたＭＯＳトランジスタＭ１がターンオンされ、これによりキャパシタＣ１に記憶されたデータがビットラインBLに印加される。この場合、キャパシタＣ１に記憶されたデータ信号は、あまりにも弱いため、ビットライン感知増幅器１１７ｄがこれを感知して（読み取って）増幅する。
【００１０】
次いで、カラム選択信号YIが印加されると、感知増幅器１１７ｄにより感知増幅されたビットラインBL、/BLのデータ信号がDB、/DBラインに出力される。DB、/DBラインに出力されたデータは、ＤＢ感知増幅部（図１の１３０）でもう一度増幅されてから出力バッファ５００を介して外部に出力される。
【００１１】
ここで、ＤＢ感知増幅器は、比較的長いＤＢラインによって弱くなったデータ信号をもう一度増幅する役割をする。また、ＤＢ感知増幅器は、カラム選択信号YIにより同時に出力されるデータのビット数に応じてその数が決まり、１つのバンクの前にはＤＢ感知増幅部が１つあるが、これは通常のメモリ装置の構造である。
【００１２】
一方、図２は、カラム選択信号YIにより１ビットのデータがＤＢラインに出力されることを示しているが、高速動作のためのメモリ装置においては、１つのカラム選択信号YIに４ビットのデータが同時にＤＢ感知増幅器に出力されるように構成されるのが、通常の構成である。また、入力されるアドレスをロウアドレスとカラムアドレスとに分けて、ロウアドレスを用いてワードラインをイネーブルし、カラムアドレスの方はカラム選択YIを作るのに用いられる。
【００１３】
図３は、従来技術による同期式メモリ装置をテストするためのブロック構成を示している。図３に示されているブロック図は、１つのバンク（例えば、第１バンク）を示すものであって、１つのバンクは、第１セルブロック１１０と第２セルブロック１５０を有し、各ブロック別にＤＢ感知増幅器及びデコーダ部を備えてデータを高速に出力できる。
【００１４】
図３を参照して説明すると、メモリ装置のテストのためのブロック構成は、複数のセルアレイを備えた第１バンクの第１セルブロック１１０と、第１バンクの第２セルブロック１５０と、外部から１０ビットのアドレス信号AD<0>〜AD<9>を入力されて、順にカウントして出力するＹカウンタ７２０と、Ｙカウンタ７２０から出力される１０ビットのアドレス信号YA<0>〜YA<9>をデコーディングして第１ブロック及び第２ブロック１１０、１５０にそれぞれカラム選択YIを出力する第１及び第２ＹＩデコーダ７４０、７５０と、第１セルブロック及び第２セルブロック１１０、１５０から出力されるデータ信号を増幅するためにそれぞれ設けられたＤＢ感知増幅部１３０、１４０と、ＤＢ感知増幅部から出力されるデータ信号を組み合わせ、その組み合わせられた結果によってテスト過程を行なうテスト回路６００と、テスト回路６００の出力信号をパッドを介して外部に出力する出力バッファ５３０とを有している。また、図３は、/CS、/CAS、/RASなど複数の命令語信号を入力されてＹカウンタ７２０を制御する命令語制御部も示している。
【００１５】
図４は、図３に示されているメモリ装置をテストする場合の動作波形図である。以下、図３及び図４を参照してメモリ装置のテスト動作について説明する。
【００１６】
まず、命令語制御部７１０に入力される命令語信号の値がテストモードの状態にあることを意味すると、メモリ装置は、テストモードで作動する。次いで、Ｙカウンタ７２０は、カラムアドレスAD<0>〜AD<9>を入力されてバースト長BLだけカウントして、カウントされたカラムアドレスYA<0>〜YA<9>を出力する。ここで、バースト長BLとは、同期式メモリ装置の動作を示す仕様の１つであって、入力される１つのアドレスに対応して連続して出力されるデータの数をいう。例えば、バースト長BLが４の場合、カウンタ７２０では入力されたカラムアドレスを連続して４回カウントし、出力する。
【００１７】
次いで、第１ＹＩデコーダ７４０では、Ｙカウンタ７２０から出力されるカウントされたアドレスYA<0>〜YA<9>を入力されてYI<0>、YI<1>、〜YI<1023>のうち、２個のＹＩラインYI<a>、YI<b>を選択して８ビットのテスト用のデータを出力する。ＹＩラインは、図２に示すように、ビットラインの感知増幅器によりセンシングされたデータ信号を出力するための信号である。ここで、１つのＹＩラインが選択されると、４ビットのデータが出力されると仮定する。
【００１８】
参考までに、メモリが０ｘ１６モード（１６進モード）で動作すると、１つのＹＩラインに４ビットのデータ信号が同時に出力され、第１及び第２ブロック１１０、１５０からそれぞれ２個ずつ計４つのＹＩラインが選択され、結果的に１つのバンクから１６ビットのデータが外部に出力されるのである。この場合、テスト用のデータは、全てのセルに記憶され、該当するタイミングにワードラインもイネーブルされてＹＩが選択されると、テスト用のデータはビットラインを介してすぐに出力される。
【００１９】
一方、第２ＹＩデコーダ７５０でも、Ｙカウンタ７２０から出力するカウントされたアドレスを入力され、YI<0>、YI<1>、〜YI<1023>のうち、２個のＹＩラインYI<c>、YI<d>を選択して８ビットのテスト用のデータを出力する。ここで、第１及び第２ＹＩデコーダ７４０から出力される信号は、同時に出力されて、それぞれのセルブロック１１０、１５０に備えられたＹＩラインが同時に選択される。
【００２０】
次いで、第１単位ブロック１１０から出力された８ビットのテスト用のデータは、第１ＤＢ感知増幅器１３０により感知され増幅されて、テスト用回路６００の第１〜第４ＮＯＲゲートにそれぞれ入力され、第２ブロック１５０から出力される。８ビットのテスト用のデータは、第２ＤＢ感知増幅器１４０により感知され増幅されてテスト用回路６００の第１〜第４ＮＯＲゲートに入力される。
【００２１】
ここで、テスト用のデータは、第１、５、９、１３ＤＢ感知増幅器と、第２、６、１０、１４ＤＢ感知増幅器と、第３、７、１１、１５ＤＢ感知増幅器と、第４、８、１２、１６ＤＢ感知増幅器においては、同じ値が出力されるようにパターン化されている。
【００２２】
最初記憶されたテスト用のデータと同じデータが第１〜第１６ＤＢ感知増幅器に出力されると、第１〜第４ＮＯＲゲート６０１〜６０４の出力は、全てハイに出力され、これにより第１及び第２ＮＡＮＤゲート６０５、６０６の出力は、全てローとなる。したがって、最終ＮＯＲゲート６０７の出力はハイに出力され、出力バッファを経たテスト用のデータの信号は、出力パッド５３０’にハイ信号として出力される。ここで、出力パッド５３０’に出力される信号は、単に１ビットの信号であるが、テスト用回路６００により組み合わせられて生成される信号であるため、１６ビットのテスト用のデータ信号が組み合わせられた信号である。もし、出力パッド５３０’にロー信号が出力されると、該当する１６個の単位セルを点検すればよい。
【００２３】
図４に示すように、テスト読出しの状態で第１ＹＩ及び第２ＹＩデコーダ出力によりそれぞれ８ビットの信号がテスト用回路６００に出力され、出力パッド５３０’を介して１６ビットに該当する単位セルをテストできる。各バンクで１つの出力パッドを用いるので、他のバンクでも前記のような方法で互いに独立にテストを行なうことになる。
【００２４】
前記のようなテスト方法で全体のメモリセルをテストする時間を計算すると、１回のクロック期間に１６ビットをテストできるので、図３に示すように、１つのバンクに４Ｋのメモリをテストするには、２５６回のクロック期間が必要である。
【００２５】
現在のような高集積メモリ、例えば５１２Ｍバイトのメモリは、１つのバンクが１２８Ｍバイトを有する。そのため、全体セルをテストするためには、１２８Ｍバイトを１６ビットで割った８Ｍバイトのクロック数が必要である。１回テストするのにかかる８Ｍバイトのクロック数は、長い時間であるため、より少ない数のクロックでテストできるテストブロックを備えたメモリ装置が必要である。
【００２６】
図５は、図３に示されているＹカウンタの部分を示す回路図である。図５に示されている部分を１つの基本単位として、入力されるアドレスの数だけ備え、キャリーなどを考慮すると、Ｙカウンタを構成することができる。最初にアドレスAD<0>が入力されると、Ａ経路を用いてYA<0>に出力され、以降はＢ経路を用いてラッチされ、YA<0>に出力される。これを制御するには、命令語制御部に出力される制御信号casp、Icaspにより行なわれる。
【００２７】
より高速にメモリ装置を動作させるためには、動作クロックの立上りエッジと立下りエッジからデータを出力させることのできるＤＤＲ(Double Data Rate)メモリ装置が開発された。また、システム状況に応じて従来のシングル同期式メモリとしても使用可能であり、ＤＤＲモードとしても使用可能なコンボ型(Combo Type)メモリ装置も開発されている。
【００２８】
図６は、従来技術により同期式コンボ型メモリ装置をテストするためのブロック構成図である。図６に示されているテストブロックは、図３に示されているメモリセルをテストするためのブロックと同一の構成を有する。また、テストブロックには、第１セルブロック１１０’と第２セルブロック１５０’にそれぞれ１６個のＤＢ感知増幅器が設けられ、テスト回路６００、６００’もそれぞれ設けられている。テスト回路６００、６００’から出力されるデータを選択的に出力するための経路選択回路６２０がさらに設けられている。
【００２９】
図７は、図３に示されているコンボ型メモリ装置がシングルモードで動作する場合のテスト動作波形図である。シングルモードとは、従来の同期式メモリ装置のように動作クロックの立上りエッジでのみデータを出力する動作モードである。以下、図６及び図７を参照して、コンボ型メモリ装置がシングルモードで動作する場合のテスト方法について説明する。
【００３０】
図６の全体的な動作は、図３に示されているメモリ装置と同様であり、第１ＹＩデコーダ７４０では１０ビットのアドレス信号YA<0>〜YA<9>をＹカウンタ７２０から入力され、デコーディングしてＹＩラインを選択する。この場合、第１セルブロック１１０’に設けられたＤＢ感知増幅器は１６個であるため、４個のＹＩラインを選択する。４個のＹＩラインが選択されることによって、１６ビットのテスト用のデータ信号がＤＢ感知増幅器を経て第１テスト回路６００に出力される。他方、第２ＹＩデコーダ７５０においても、アドレスYA<0>〜YA<9>を入力され、デコーディングして４個のＹＩラインを選択する。４個のＹＩラインが選択されることによって、１６ビットのテスト用のデータ信号がＤＢ感知増幅器を経て第２テスト回路６００’に出力される。
【００３１】
前述したように、テスト用のデータは、第１、５、９、１３ＤＢ感知増幅器と、第２、６、１０、１４ＤＢ感知増幅器と、第３、７、１１、１５ＤＢ感知増幅器と、第４、８、１２、１６ＤＢ感知増幅器で同じデータが出力されるように、パターン化されている。最初に記憶されたデスト用のデータと同じデータが第１ないし第１６ＤＢ感知増幅器に出力されると、第１テスト回路６００の第１〜第４ＮＯＲゲート６０１〜６０４の出力は、全てハイに出力され、これによって第１及び第２ＮＡＮＤゲート６０５、６０６の出力は、全てローとなる。したがって、最終ＮＯＲゲート６０７の出力は、ハイに出力される。この信号は、経路選択回路６２０及び出力バッファ５３０を経て、出力パッド５３０’を介して外部に出力される。
【００３２】
一方、第２テスト回路６００’においても、同じ動作で最初記憶された１６ビットのテスト用のデータ信号と同じデータが出力されると、最終ＮＯＲゲート６１４の出力はハイに出力され、この信号は経路選択回路６２０及び出力バッファ５３０を経て、出力パッド５３０’を介して外部に出力される。
【００３３】
この場合、パッド５３０’を介して出力される信号は、１ビットであるが、１６ビットのテスト用のデータ信号が組み合わせられたものである。すなわち、出力パッド１つで１回のテストを行なうことによって、１６ビットの単位セルをテストできるのである。
【００３４】
図７にはテスト読み出し状態で、第１ＹＩ及び第２ＹＩデコーダの出力によりそれぞれ１６ビットの信号がテスト回路６００、６００’に出力され、テスト回路では１６ビットの信号を組み合わせ、その結果が出力パッド５３０’を介して出力されることが示されている。一方、各バンクでは１つの出力パッドを用いることになるので、他のバンクでも前記のような方法で互いに独立にテストをすることになる。
【００３５】
前記のようなテスト方法で、全体メモリセルをテストする時間を計算すると、１回のクロックでは１６ビットをテストできるため、図７に示すように１つのバンクが４Ｋのメモリの場合には２５６回のクロックが必要である。現在のような高集積メモリ、例えば５１２Ｍバイトのメモリは、１つのバンクが１２８Ｍバイトを有する。そのため、全体セルをテストするためには、１２８Ｍバイトを１６ビットで割った８Ｍバイトのクロック数が必要である。
【００３６】
図８は、図６に示されているメモリ装置をデュアルモード(Dual Mode)（ＤＤＲメモリ）で動作させ、テストする場合の動作波形図である。全体的な動作は、図７と同様であるが、この場合は、第１及び第２ＹＩデコーダ７４０、７５０でクロックの立上りエッジと立下りエッジごとに４個のＹＩラインを選択するようになる。したがって、１つのクロックごとに３２ビットのテスト用のデータが第１及び第２テスト回路に入力され、それぞれ組み合わせられて、立上りエッジのタイミングと立下りエッジのタイミングに出力される。
【００３７】
したがって、デュアルモード、すなわちＤＤＲモードに動作させてテストをするようになると、１つのクロックでは３２ビットをテストできるため、図７に示すように、１つのバンクが４Ｋのメモリでは１２８回のクロックが必要である。現在のような高集積メモリ、例えば５１２Ｍバイトのメモリは、１つのバンクが１２８Ｍバイトを有する。そのため、全体セルをテストするためには、１２８Ｍバイトを３２ビットで割った４Ｍバイトのクロック数が必要である。
【００３８】
しかし、この場合は、動作クロックの立上りタイムと立下りタイムに連続的に出力パッドを介してデータが出力されるため、クロック１周期の間間に２回の情報を確認できるテスト装置が必要である。もし、上記の装置がない場合は、前述したシングルモードにテストを行うしかない。
【００３９】
結論的に、メモリ装置が次第に高集積化し、テストする時間も技術開発において大きな負担となっている現状を考慮すると、コスト低減のために現在のテストブロックを維持しつつ、より短いテストタイムを有するメモリ装置の開発が必要である。
【特許文献１】米国特許第６，３０１，１７１号Ｂ２公報
【特許文献２】日本特許公開第２００１−２０２７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００４０】
そこで、この発明は、前記従来の技術の問題点に鑑みてなされたもので、その目的は、テスト時間を短縮することができる同期式メモリ装置を提供することにある。
【課題を解決するための手段】
【００４１】
上記の目的を達成するため、この発明は、複数のセルアレイを含む第１及び第２単位ブロックを有するバンクと、入力されるカラムアドレスをデコーディングして前記第１及び第２単位ブロックのカラム選択信号をそれぞれ出力するための第１及び第２デコーディング手段とを備えたメモリ装置において、テストモード時に、前記カラムアドレスのうち、前記第１及び第２単位ブロックを選択する単位ブロック選択ビット信号に関係なく、前記第１及び第２デコーディング手段を同時にイネーブルするカラムアドレス伝達手段と、前記テストモード時に、前記第１単位ブロックのカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出する第１テスト用組合せ回路と、前記テストモード時に、前記第２単位ブロックのカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出するための第２テスト用組合せ回路と、前記第１テスト用組合せ回路の出力及び前記第２テスト用組合せ回路の出力をそれぞれ独立に出力する第１及び第２出力パッドとを備えてなる半導体メモリ装置を提供する。
【発明の効果】
【００４２】
上述したようになされるこの発明によると、最小限の回路のみを修正することによって追加的なコストが発生しないほか、テスト時間が短縮されるメモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００４３】
以下、この発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。この実施形態に係るメモリ装置は、複数のバンクを備えてなり、各バンクは、複数のセルアレイを含む第１及び第２単位ブロック１１０、１５０を有して構成されている。
【００４４】
図９は、この発明の好ましい実施の形態に係るメモリ装置のうち、１つのバンクに関するブロック構成図である。図９を参照しつつ説明すると、この発明の実施の形態に係るメモリ装置のバンクは、複数のセルアレイを含む第１及び第２単位ブロック１１０、１５０と、カラムアドレスYA<0>〜YA<9>をデコーディングして前記第１及び第２単位ブロックのカラム選択信号YI<0>〜YI<1022>、YI<1>〜YI<1023>をそれぞれ出力するための第１及び第２デコーダ７４０、７５０を有しており、テストモード時に、カラムアドレスYA<0>〜YA<9>のうち、前記第１及び第２単位ブロック１１０、１５０を選択する単位ブロック選択信号YA<0>に関係なく、第１及び第２デコーダ７４０、７５０を同時にイネーブルするためのカラムアドレス伝達部８１０と、前記テストモード時に、第１単位ブロック１１０のカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出する第１テスト用組合せ回路６００と、前記テストモード時に、前記第２単位ブロック１５０のカラム選択信号により出力されるテスト用のデータを組み合わせて、予め記憶されたテスト用のデータが誤りであるか否かを検出する第２テスト用組合せ回路６００’と、第１テスト用組合せ回路６００の出力及び第２テスト用組合せ回路６００’の出力をそれぞれ独立に出力するための第１及び第２出力パッド５２０’、５１０’とを備えて構成されている。
【００４５】
また、図９には、第１及び第２単位ブロック１１０、１５０から出力されるデータを感知し増幅する第１及び第２ＤＢ感知増幅部１３０、１４０と、第１及び第２テスト用組合せ回路６００、６００’の出力をバッファリングして第１及び第２出力パッド５１０’、５２０’を介して外部に出力するための第１及び第２出力バッファ５１０、５２０が示されている。また、各種の命令語信号/CS、/CAS、/RAS、…を入力されてＤＲＡＭの動作状態を制御する命令語制御部７１０と、命令語制御部７１０の制御を受けてカラムアドレス伝達部８１０を制御するためのテストモード制御部８００と、外部パッドからカラムアドレスAD<0>〜AD<9>を入力されてバースト長BLの間カウントされるアドレスYA<0>〜YA<9>を出力するためのＹカウンタとを備える。
【００４６】
ここで、カラムアドレス伝達部８１０は、ノーマルモード時は、第１及び第２ＹＩアドレス７４０、７５０を選択するためのカラムアドレス信号YA<0>、すなわち、単位ブロック選択信号に応じて第１デコーダまたは第２デコーダ７４０、７５０を選択的にイネーブルする。第１テスト用組合せ回路６００は、テスト用のデータのうち、同じ値に記憶されたテスト用のデータを入力される第１〜第４エクスクルーシブＮＯＲゲート６０１〜６０４と、４個のエクスクルーシブＮＯＲゲート６０１〜６０４の出力のうち、２個をそれぞれ入力される第１及び第２ＮＡＮＤゲート６０５、６０６と、第１及び第２ＮＡＮＤゲート６０５、６０６の出力を入力されるためのＮＯＲゲート６０７とを備える。また、第２テスト用組合せ回路６００’も同様の構成である。
【００４７】
図１０は、図９に示されているメモリ装置をテストする場合の動作波形図である。以下、図９及び図１０を参照しながらこの実施形態に係るメモリ装置の動作を説明する。
【００４８】
まず、命令語制御部７１０に入力される命令語信号がテストモードであることを示すと、メモリ装置はテストモードで作動する。次いで、Ｙカウンタ７２０は、カラムアドレスAD<0>〜AD<9>を入力されてバースト長BLの間カウントして出力する。
【００４９】
ここで、バースト長とは、前述したように同期式メモリ装置の動作を示す仕様のうちの１つであって、１つのアドレスが入力されると連続して出力されるデータの数をいう。例えば、バースト長が４の場合、カウンタ７２０では、入力されたカラムアドレスを連続して４回カウントし、出力する。
【００５０】
この場合、テストモード制御部から出力される制御信号ctrlによりカラムアドレス伝達部８１０の伝送ゲートＴ１、Ｔ２はターンオフされ、ＭＯＳトランジスタＭＰ１、ＭＮ１はターンオンされる。すなわち、第１及び第２ＹＩアドレス７４０、７５０を選択するためのカラムアドレス信号YA<0>に関係なく、常に第１及び第２ＹＩデコーダ部７４０、７５０はイネーブルされている状態になる。したがって、第１及び第２ＹＩデコーダ部７４０、７５０は、同時にカウントされたカラムアドレスYA<1>〜YA<9>を入力されてＹＩラインを選択でき、これによって第１及び第２単位ブロック１１０、１５０では同時に第１及び第２ＤＢ感知増幅部１３０、１４０にテスト用のデータを出力できる。
【００５１】
さらに、第１ＹＩデコーダ７４０においては、Ｙカウンタ７２０から出力するカウントされたアドレスYA<1>〜YA<9>を入力されてYI<0>、YI<2>、〜YI<1022>のうち、４個のＹＩラインYI<a>、YI<b>、YI<c>、YI<d>を選択し、これによって１６ビットのテスト用のデータがＤＢ感知増幅部１３０から出力される。この場合、テスト用のデータは、全てのセルに記憶され、該当するタイミングにワードラインもイネーブルされてＹＩが選択されると、テスト用のデータがビットラインを介してすぐ出力されると考えられる。
【００５２】
他方、第２ＹＩデコーダ７５０においても、Ｙカウンタ７２０から出力するカウントされたアドレスYA<1>〜YA<9>を入力されて、YI<1>、YI<3>、〜YI<1023>のうち、４個のＹＩラインYI<e>、YI<f>、YI<e>、YI<h>を選択し、これによって１６ビットのテスト用のデータがＤＢ感知増幅部１４０に出力される。すなわち、第１及び第２ＹＩデコーダ７４０、７５０で同時に４個のＹＩラインを選択し、これによって１６ビットのテスト用のデータがそれぞれＤＢ感知増幅器１３０、１４０から出力される。
【００５３】
第１単位ブロック１１０から出力される１６ビットのテスト用のデータは、ＤＢ感知増幅部１３０により感知され増幅されてテスト用回路６００の第１〜第４ＮＯＲゲート６０１〜６０４にそれぞれ入力される。一方、第２単位ブロック１５０から出力される１６ビットのテスト用のデータは、第２ＤＢ感知増幅器１４０により感知され増幅されてテスト用回路６００’の第５〜第８ＮＯＲゲート６０８〜６１１に入力される。
【００５４】
テスト用のデータは、前述したように、第１、５、９、１３ＤＢ感知増幅器と、第２、６、１０、１４ＤＢ感知増幅器と、第３、７、１１、１５ＤＢ感知増幅器と、第４、８、１２、１６ＤＢ感知増幅器では同じデータが出力されるようにパターン化されている。
【００５５】
したがって、最初記憶されたテスト用のデータと同じデータが第１及び第２ＤＢ感知増幅器１３０、１４０に出力されると、第１〜第８ＮＯＲゲート６０１〜６０４、６０８〜６１１の出力は、全てハイに出力され、これによって第１及び第４ＮＡＮＤゲート６０５、６０６、６１２、６１３の出力は、全てローとなる。したがって、最終ＮＯＲゲート６０７、６１４の出力は、ハイに出力される。ＮＯＲゲート６０７、６１４の出力は、それぞれ出力バッファ５１０、５２０を経て出力パッド５１０’、５２０’を介して外部に出力される。
【００５６】
ここで、最終ＮＯＲゲート６０７、６１４の出力がハイに出力されると、該当するデータが記憶されていた３２個の単位セルは、正常のセルとなるのである。すなわち、第１及び第２テスト用の組合せ回路６００、６００’は、それぞれ１６ビットのテスト用のデータ信号を論理的に組み合わせて１６個の単位セルの異常の有無をテストする。
【００５７】
図１０は、テストモードの読出し状態で第１ＹＩ及び第２ＹＩデコーダ７４０、７５０が同時に動作してテスト用のデータを出力することを示している。図１０を参照しつつ説明すると、テストモードの読出し状態で第１ＹＩ及び第２ＹＩデコーダ７４０、７５０がそれぞれ４個のＹＩライン（例えば、YI<0>、YI<2>、YI<4>、YI<6>と、YI<1>、YI<3>、YI<5>、YI<7>）を選択し、これによって第１及び第２単位ブロック１１０、１５０で同時にそれぞれ１６ビットずつのテスト用のデータがＤＢ感知増幅部１３０、１４０を経て第１及び第２テスト用の組合せ回路６００、６００’から出力される。
【００５８】
第１及び第２テスト用の組合せ回路６００、６００’は、それぞれ１６ビットのテスト用のデータを１つのビット情報で組み合わせ、組み合わせられたビット情報は、出力バッファ５１０、５２０を介してそれぞれ外部に出力する。したがって、出力パッドを介して出力される信号は、各１ビットであるが、それぞれ１６ビットのテスト用のデータが組み合わせられた情報であるため、１ビットごとにそれぞれ１６個の単位セルをテストできる。
【００５９】
結論的に、この発明では、１つの単位ブロック当たり１つの出力パッドを対応させて、１つのバンク内の単位ブロックを同時にテストすることができる。もし、４バンクを有するメモリ装置の場合は、テスト時に１つのバンクに２個の出力パッドを用い、計８個の出力パッドを用いる。
【００６０】
前記のようなテスト方法で全体のメモリセルをテストする時間を計算すると、１回のクロックの期間に３２ビットをテストできるため、図９に示すように１つのバンクが４Ｋのメモリでは、１２８回のクロックのみ必要である。現在のような高集積メモリ、例えば５１２Ｍバイトのメモリは、１つのバンクが１２８Ｍバイトを有する。そのため、全体セルをテストするためには、１２８Ｍバイトを３２ビットで割った４Ｍバイトのクロック数が必要である。
【００６１】
したがって、この発明により、デュアルモードでメモリ半導体を動作させなくても従来に比べて高速に全体セルをテストすることが可能であり、テスト時間を短縮することができる。
【００６２】
図１１は、この発明の好ましい第２の実施形態に係るメモリ装置を示すブロック構成図である。図１１に示されているメモリ装置は、図９に示されているものと同様であるが、テストモード制御部８００から出力される制御信号ctrlがＹカウンタ７２０に入力されるように構成される。Ｙカウンタ７２０は、テストモード時は、制御信号ctrlを入力されて第１及び第２単位ブロックを選択するためのカラムアドレス信号AD<0>に関係なく、第１及び第２ＹＩデコーダ７４０、７５０がイネーブルされるようにカウントされたカラムアドレス信号YA<0>を、第１ＹＩデコーダ７４０へはローに、第２ＹＩデコーダ７５０へはハイに、出力する。
【００６３】
したがって、テストモード時には、常に第１及び第２ＹＩデコーダ７４０、７５０が同時にイネーブルされて、それぞれ４個のＹＩラインを選択し、これによって第１及び第２単位ブロック１１０、１５０からそれぞれ１６ビットの予め記憶されたテスト用のデータ信号が出力され、この場合、出力されたテスト用のデータは、第１及び第２テスト用の組合せ回路６００、６００’で組み合わせられる。それぞれ１つのビットで組み合わせられたテスト用のデータは、第１及び第２出力バッファ５１０、５２０を経て第１及び第２出力パッド５１０’、５２０’を介して外部に出力される。
【００６４】
図１２は、図１１に示されているＹカウンタ７２０の一実施形態を示す回路図である。この実施形態に係るＤＲＡＭの正常動作時には、図１２に示されている回路により、アドレス信号AD<0>を入力されてYA<0>及びYA'<0>に同じ信号を出力するが、アドレス信号AD<0>がローレベルの場合、第１ＹＩデコーダ部７４０がイネーブルされ、アドレス信号AD<0>がハイレベルの場合、第２ＹＩデコーダ部７５０がイネーブルされる。
【００６５】
一方、テスト用のデータを出力して確認するテストモード時には、テストモード制御部８００から出力される制御信号ctrlによりアドレス信号AD<0>に関係なく、常にYA<0>を介してローレベルを第１ＹＩデコーダ部７４０に出力し、YA<1>を介して常にハイレベルを第２ＹＩデコーダ部７５０に出力する。
【００６６】
したがって、テストモード時には、アドレス信号AD<0>に関係なく、常に第１及び第２ＹＩデコーダ７４０、７５０はイネーブル状態になり、同時にそれぞれ１６ビットのデータが出力される。図１２には、アドレス信号AD<0>に関連した回路のみ示してあるが、他のアドレス信号AD<1>〜AD<9>を入力される回路は、従来のとおりである。
【００６７】
図１３は、図１１に示されているＹカウンタ７２０の第２の実施形態を示す回路図である。図１３に示されている回路は、図１２に示した回路と同様の動作をし、これを具現するために制御信号ctrlが入力されるＭＯＳトランジスタ７４３、７４３’を有している。
【００６８】
なお、この発明は、上述の実施形態に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００６９】
【図１】通常の半導体メモリ装置のブロック構成図である。
【図２】図１に示されているビットライン感知増幅部の一実施形態を示す回路図である。
【図３】従来技術において同期式メモリ装置をテストするためのブロック構成図である。
【図４】図３に示されているメモリ装置をテストする場合の動作波形図である。
【図５】図３に示されているＹカウンタの一部分を示す回路図である。
【図６】従来技術において同期式コンボ型メモリ装置をテストするためのブロック構成図である。
【図７】図６に示されているメモリ装置のテスト時の動作波形図である。
【図８】図６に示されているメモリ装置をＤＤＲメモリ装置で動作させ、テストする場合の動作波形図である。
【図９】この発明の好ましい実施形態に係るメモリ装置を示すブロック構成図である。
【図１０】図９に示されているメモリ装置をテストする場合の動作波形図である。
【図１１】この発明の好ましい第２の実施形態に係るメモリ装置を示すブロック構成図である。
【図１２】図１１に示されているＹカウンタの一実施形態を示す回路図である。
【図１３】図１１に示されているＹカウンタの第２の実施形態を示す回路図である。
【符号の説明】
【００７０】
YA<0>〜YA<9>      …  カラムアドレス
YI<0>〜YI<1023>   …  カラム選択信号
１１０、１５０    …  単位ブロック
５１０’、５２０’…  出力パッド
６００、６００’  …  テスト用組合せ回路
７４０、７５０    …  デコーダ
８１０            …  カラムアドレス伝達部
【図１】
2004152476.tif 000003
【図２】
2004152476.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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