(57)【要約】【課題】位相調整回路を用いずに、各末端セルでの位相差が生じないような自動配線方法を提供する。【解決手段】クロックドライバセル２から供給されるクロック信号用の配線３を複数個の末端セル８、９、１０に施す半導体集積回路における自動配線方法であって、クロックドライバセル２と各末端セル８、９、１０との間に、所定の抵抗値を有する単一の基本配線パターン２３を、互いに隣接するように配置することで、クロックドライバセル２と各末端セル８、９、１０との間に配線３を形成し、かつ、クロックドライバセル２と各末端セル８、９、１０との間に配置されている基本配線パターン２３の個数に基づいて求められる、クロックドライバセル２と各末端セル８、９、１０間の各配線抵抗値が、すべて等しくなるようにする。【選択図】　図２
2004055762.tif 000002
【特許請求の範囲】
【請求項１】
クロックドライバセルから供給されるクロック信号用の配線を複数個の末端セルに施す半導体集積回路における自動配線方法であって、
前記クロックドライバセルと前記各末端セルとの間に、所定の抵抗値を有する単一の基本配線パターンを、互いに隣接するように配置することで、前記クロックドライバセルと前記各末端セルとの間に前記配線を形成し、
かつ、前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求められる、前記クロックドライバセルと前記各末端セル間の各配線抵抗値が、すべて等しくなるようにする自動配線方法。
【請求項２】
前記クロックドライバセルと前記各末端セルとの間に前記基本配線パターンが互いに隣接するように配置して前記クロックドライバセルと各前記末端セルとの間を仮配線した後、
前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求めた、前記クロックドライバと前記各末端セル間の各配線抵抗値を互いに比べて、
全ての前記配線抵抗値が等しくなるように、前記基本配線パターンの配置を変更する請求項１に記載の自動配線方法。
【請求項３】
前記仮配線において、前記配線が設計基準内の最大幅となるように前記基本配線パターンを配置して配線し、
前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去することで、前記各配線抵抗値の内最も大きい値と、全ての前記各配線抵抗値を等しくなるようにする請求項２に記載の自動配線方法。
【請求項４】
前記仮配線において、前記配線が設計基準内の最小幅となるように前記基本配線パターンを配置して配線し、
前記基本配線パターンの配置の変更においては、前記基本配線パターンを追加することで、前記各配線抵抗値の内最も小さい値と、全ての前記各配線抵抗値を等しくなるようにする請求項２に記載の自動配線方法。
【請求項５】
前記仮配線において、前記配線が設計基準内の最大幅と最小幅の中間になるように前記基本配線パターンを配置して配線し、
前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去または追加することで、前記各配線抵抗値の内最も大きい値と、最も小さい値との中間の値と、全ての前記各配線抵抗値が等しくなるようにする請求項２に記載の自動配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理セルを互いに組み合わせて回路を構成する半導体集積回路の設計において、配線を自動でおこなう自動配線方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路は、複数のＬＳＩを組み合わせてシステムを構成していたものから、システム全体をＬＳＩの中で構成するでシステム・オン・チップ化が進んでいる。その結果、１つのチップに集積される回路の規模が増加する一方で、集積回路の動作スピードは高速化している。したがって、半導体集積回路の各機能ブロックへクロックパルスを安定に供給することが重要である。
【０００３】
従来の半導体集積回路におけるクロック信号ラインの配線について図を用いて説明する。図７は従来の半導体集積回路におけるクロック信号ラインの回路図を、図８は平面図を示している。クロックソース配線１０１に接続されたクロックドライバセル１０２は、各機能ブロック１０５、１０６、１０７とクロック配線１０３で接続されている。機能ブロック１０５は末端セル１０８、１０９、１１０で構成されている。同様に、機能ブロック１０６は、末端セル１１１、１１２、１１３で、機能ブロック１０７は、末端セル１１４、１１５、１１６で構成されている。クロックドライバセル１０２は、クロックソース配線１０１によって送られてくるクロックソース信号をクロック信号に変換して、各末端セル１０８〜１１６に供給している。
【０００４】
図８は図７の回路の平面図であって、同一幅のクロック配線１０３によって配線されている。図８で示しているように、末端セル１０８〜１１６の数が多くかつ広範囲に配置されている場合は、クロックドライバセル１０２から各末端セル１０８〜１１６までの配線長が異なる。そのため、配線長の差によって生じる各配線抵抗値の差が生じ、各末端セル１０８〜１１６のクロック信号に位相差が発生する。
【０００５】
このような問題を回避する方法として、図９の回路図および図１０の平面図に示すように配線を施す方法がある。すなわち、それぞれの末端セル１０８〜１１６で構成されている機能ブロック１０５、１０６、１０７ごとに位相調整回路１２１、１２２、１２３を付加して、各機能ブロック１２１、１２２、１２３のクロック位相差を調整し、各末端セル１０８〜１１６でのクロック信号の位相差を生じないようにしている。
【０００６】
【発明が解決しようとする課題】
しかし、上述した方法では、回路規模の増大により機能ブロック数が増加すると、挿入する位相調整回路の数が増加して、チップ面積が広がると共に挿入した位相調整回路の分だけ消費電力も増加してしまうという問題があった。
【０００７】
本発明は、上記問題点に鑑みなされたもので、位相調整回路を用いずに、各末端セルでの位相差が生じないような自動配線方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の自動配線方法は、クロックドライバセルから供給されるクロック信号用の配線を複数個の末端セルに施す半導体集積回路における自動配線方法であって、前記クロックドライバセルと前記各末端セルとの間に、所定の抵抗値を有する単一の基本配線パターンを、互いに隣接するように配置することで、前記クロックドライバセルと前記各末端セルとの間に前記配線を形成し、かつ、前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求められる、前記クロックドライバセルと前記各末端セル間の各配線抵抗値が、すべて等しくなるようにする。
【０００９】
【発明の実施の形態】
本発明は、クロックドライバセルと各末端セルとの間の各配線抵抗値を容易に制御することができるので、各配線抵抗値を全て等しくすることができる。それにより、クロック信号の各末端セルにおける位相差をなくすことができる。
【００１０】
また、前記クロックドライバセルと前記各末端セルとの間に前記基本配線パターンが互いに隣接するように配置して前記クロックドライバセルと各前記末端セルとの間を仮配線した後、前記クロックドライバセルと前記各末端セルとの間に配置されている前記基本配線パターンの個数に基づいて求めた、前記クロックドライバと前記各末端セル間の各配線抵抗値を互いに比べて、全ての前記配線抵抗値が等しくなるように、前記基本配線パターンの配置を変更する。それにより、クロックドライバセルと各末端セルとの間の配線抵抗値をすべて等しくして、クロック信号の位相差をなくすことができる。
【００１１】
また、前記仮配線において、前記配線が設計基準内の最大幅となるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去することで、前記各配線抵抗値の内最も大きい値と、全ての前記各配線抵抗値を等しくなるようにしてもよい。
【００１２】
また、前記仮配線において、前記配線が設計基準内の最小幅となるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを追加することで、前記各配線抵抗値の内最も小さい値と、全ての前記各配線抵抗値を等しくなるようにしてもよい。
【００１３】
また、前記仮配線において、前記配線が設計基準内の最大幅と最小幅の中間になるように前記基本配線パターンを配置して配線し、前記基本配線パターンの配置の変更においては、前記基本配線パターンを除去または追加することで、前記各配線抵抗値の内最も大きい値と、最も小さい値との中間の値と、全ての前記各配線抵抗値が等しくなるようにしてもよい。
【００１４】
（実施の形態１）
本発明の実施の形態１にかかる集積回路の自動配線方法について図を用いて説明する。図１は半導体集積回路のクロック信号ラインの配線を示した回路図であり、図２は平面図である。クロックソース配線１に接続されたクロックドライバセル２は、末端セル８、９、１０と基本配線パターン２３で構成されたクロック配線３で接続されている。クロックドライバセル２は、クロックソース配線１によって送られてくるクロックソース信号をクロック信号に変換して、各末端セル８〜１０に供給している。クロック配線３は、複数の基本配線パターン２３が隣接して配置されることで構成されている。基本配線パターン２３の抵抗値はそれぞれ等しく、所定の値とされる。
【００１５】
各末端セル８、９、１０へのクロック配線３の幅は異なっていて、末端セル８へのクロック配線３が最も広く、末端セル９が次に広く、末端セル１０が最も狭い。このような構造とすることで、クロックドライバセル２と各末端セル８、９、１０間の各配線抵抗値をすべて等しくすることができる。
【００１６】
このような配線を施す配線方法について、図３のフローチャートを用いて説明する。ステップＳ３１で、クロックドライバセル２から同じクロック信号が供給される全末端セル８〜１０に対してクロック配線３の配線経路を決定する。ステップＳ３２において、ステップＳ３１で決定された配線経路に基づいて、あらかじめ用意されている基本配線パターン２３を配置して仮配線を施す。
【００１７】
ステップＳ３２での仮配線が終了すると、ステップＳ３３で、クロックドライバセル２と各末端セル８〜１０との間の全ての基本配線パターン２３の抵抗値を加算してクロックドライバセル２と各末端セル８〜１０間の配線抵抗値を計算する。基本配線パターン２３の１つ当たりの抵抗値は決まっているので、基本パターン２３の個数より各配線抵抗値を容易に求めることができる。
【００１８】
ステップＳ３３で計算したクロックドライバセル２と各末端セル８〜１０間の各配線抵抗値を、ステップＳ３４において比較し、全ての配線抵抗値が等しいかどうかを判断する。全ての配線抵抗値が等しく（配線抵抗値が収束）なっていれば自動配線を終了する。そうでない場合（配線抵抗値が非収束）は、配線抵抗値が等しくなるようにステップＳ３５において基本配線パターン２３の配置を変更して、各末端セル８〜１０への配線幅を変更する。基本配線パターン２３の配置変更が完了すると、ステップＳ３３に戻る。以降、ステップＳ３３、ステップＳ３４、ステップＳ３５を繰り返して配線抵抗値が収束するまで続ける。
【００１９】
具体的には、まず、図４（ａ）に示すように、仮配線を施す。仮配線は、基本配線パターン２３を複数配置して構成されるが、クロック配線３の配線幅が設計ルール上の最大配線幅になるように配線する。仮配線された後に、クロックドライバセル２と各末端セル８、９、１０間の各配線抵抗値を計算する（ステップＳ３３）。
【００２０】
クロック配線３の幅が一定であるため配線長が長いほど配線抵抗が大きくなるので、この段階では各配線抵抗値は異なる（ステップＳ３４）。すなわち、末端セル８までの配線抵抗値が一番大きく、その次に大きいのは、末端セル９までの配線抵抗値で、末端セル１０までの配線抵抗値が一番小さい。配線抵抗値が収束していないので、基本配線パターン２３の配置を変更する（ステップＳ３４）。この回路は、配線幅が最大となるように仮配線を施しているので、配線幅を増やすことはできないが配線幅を減らすことはできる。配線幅を減らすことで、配線抵抗値は増加するので、配線抵抗値が小さい末端セル９、１０へのクロック配線については、基本配線パターン２３を削除して配線幅を適宜狭くする。
【００２１】
配線幅を変更した後に、再び配線抵抗値が収束しているか判定し、収束していない場合には、再びクロック配線３の配線幅を変更する。以上の操作を繰り返して、クロックドライバセル２と全ての末端セル８、９、１０との間の配線抵抗値がそれぞれ等しくなるようにする。図４（ｂ）に実施の形態１の自動配線方法を適用後の回路の平面図を示す。このように、基本配線パターン２３が配置されたクロック配線を形成することで、クロックドライバセル２と各末端セル８、９、１０間の配線抵抗値がすべて等しくなるため、位相調整回路を用いなくても、各末端セル８、９、１０でのクロックパルス信号の位相差は生じない。
【００２２】
（実施の形態２）
本発明の実施の形態２にかかる自動配線方法は、仮配線をする場合にクロック配線３の配線幅が設計ルール上の最小配線幅になるように基本配線パターン２３を配置し、基本配線パターンの配置の変更は、基本配線パターン２３を追加することで行なう。それ以外は、実施の形態１の自動配線方法と同一である。
【００２３】
図５（ａ）に、仮配線を施した回路の平面図を示す。クロックドライブセル２から各末端セル８、９、１０までの配線長が異なり、末端セル８までの配線抵抗値が一番大きく、その次に大きいのが末端セル９までの配線抵抗値で、末端セル１０までの配線抵抗値が一番小さい。したがって、配線抵抗値が収束していないので、基本配線パターン２３の配置を変更する。
【００２４】
この回路は、配線幅が最小となるように仮配線を施しているので、配線幅を減らすことはできないが配線幅を増やすことはできる。配線幅を増やすことで、配線抵抗値は減少するので、配線抵抗値が大きい末端セル８、９へのクロック配線３については、基本配線パターン２３を追加して配線幅を適宜広くする。図４（ｂ）に本実施の形態１の自動配線方法を適用後の回路の平面図を示す。
【００２５】
このように、実施の形態２の自動配線方法を用いて、クロック配線３を施すことで、クロックドライバセル２と各末端セル８、９、１０間の配線抵抗値をすべて等しくすることができる。
【００２６】
（実施の形態３）
本発明の実施の形態３にかかる自動配線方法は、仮配線をする場合にクロック配線３の配線幅が設計ルール上の最大配線幅と最小配線幅の間になるように基本配線パターン２３を配置する。また、基本配線パターン２３の配置の変更は、基本配線パターン２３を除去または追加することで行なう。それ以外は、実施の形態１の自動配線方法と同一である。
【００２７】
図６（ａ）に、仮配線を施した回路の平面図を示す。この状態では、クロックドライブセル２から各末端セル８、９、１０までの配線長が異なり、末端セル８までの配線抵抗値が一番大きく、末端セル１０までの配線抵抗値が一番小さく、それらの値の中間値が、末端セル９までの配線抵抗値である。したがって、配線抵抗値が収束していないので、基本配線パターン２３の配置を変更する。
【００２８】
この回路は、配線幅が最大配線幅と最小配線幅の間となるようにされているので、配線幅を減らすことも増やすこともできる。末端セル９までの配線抵抗値は、末端セル８および末端セル１０までの配線抵抗値の中間値であるので、この値に他の配線抵抗値を合わせるように、基本配線パターン２３を配置する。具体的には、配線抵抗値が大きい末端セル８へのクロック配線３の幅は広げて、配線抵抗値が小さい末端セル１０へのクロック配線の幅３は狭くするように、基本配線パターン２３の配置を変更する。図６（ｃ）に本実施の形態３の自動配線方法を適用後の回路の平面図を示す。
【００２９】
このように、実施の形態３の自動配線方法を用いて、クロック配線３を施すことで、クロックドライバセル２と各末端セル８、９、１０間の配線抵抗値をすべて等しくすることができる。
【００３０】
【発明の効果】
本発明によれば、クロックドライバセルと各末端セル間の各配線抵抗値が全て等しくなるように容易に配線を施すことができる。それにより、位相調整回路を用いずに、クロックドライバセルから、各末端セルへのクロック信号の遅延量を等しくすることができ、各末端セルに位相差のないクロック信号を供給することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路のクロック信号ラインの配線を示した回路図
【図２】本発明の半導体集積回路のクロック信号ラインの配線を示した平面図
【図３】本発明の自動配線方法についてのフローチャート
【図４】本発明の実施の形態１にかかる自動配線を説明する図であって、図４（ａ）は仮配線を施した回路の平面図であり、図４（ｂ）は自動配線方法を適用後の回路の平面図
【図５】本発明の実施の形態２にかかる自動配線を説明する図であって、図５（ａ）は仮配線を施した回路の平面図であり、図５（ｂ）は自動配線方法を適用後の回路の平面図
【図６】本発明の実施の形態３にかかる自動配線を説明する図であって、図６（ａ）は仮配線を施した回路の平面図であり、図６（ｂ）は自動配線方法を適用後の回路の平面図
【図７】従来の半導体集積回路におけるクロック信号ラインの配線を示した回路図
【図８】従来の半導体集積回路におけるクロック信号ラインの配線を示した平面図
【図９】他の従来の半導体集積回路におけるクロック信号ラインの配線を示した回路図
【図１０】他の従来の半導体集積回路におけるクロック信号ラインの配線を示した平面図
【符号の説明】
１、１０１　クロックソース配線
２、１０２　クロックドライバセル
３、１０３　クロック配線
８、９、１０、１０８〜１１６　末端セル
１０５、１０６、１０７　機能ブロック
１２１、１２２、１２３　位相調整回路
【図１】
2004055762.tif 000003
【図２】
2004055762.tif 000004
【図３】
2004055762.tif 000005
【図４】
2004055762.tif 000006
【図５】
2004055762.tif 000007
【図６】
2004055762.tif 000008
【図７】
2004055762.tif 000009
【図８】
2004055762.tif 000010
【図９】
2004055762.tif 000011
【図１０】
2004055762.tif 000012