(57)【要約】【課題】パワーＭＩＳＦＥＴのリーク電流を低減する。【解決手段】ｎチャネル型パワーＭＩＳＦＥＴのｎ＋型半導体領域（ソース領域）１７とｐ＋型半導体領域（バックゲートコンタクト領域）２３と接するソース電極ＳＥを、Ａｌ膜２７とその下層のＭｏＳｉ２よりなるバリア膜２５とで構成する。このように、ｎ型Ｓｉとの間のバリアハイトが大きくなる材料をバリア膜として用いることで、ｎ型Ｓｉに対するコンタクト抵抗を大きくし、寄生バイポーラトランジスタのエミッタとベースを逆バイアスし、オン状態となりにくくする。【選択図】　　図１１
2004055803.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、
（ａ１）前記半導体基板中の溝内に形成された第１導体よりなるゲート部と、
（ａ２）前記ゲート部の側壁に接する第１導電型の半導体領域よりなるソース部と、
（ａ３）前記半導体基板の裏面に形成された前記第１導電型の半導体領域よりなるドレイン部と、
（ａ４）前記ソース部と前記ドレイン部との間に位置する前記第１導電型と逆導電型である第２導電型の半導体領域と、を有するＭＩＳＦＥＴと、
（ｂ）前記半導体基板上に形成され、前記ソース部および前記第２導電型の半導体領域と接する導電性部であって、
（ｂ１）第２導体と、
（ｂ２）前記第２導体と前記半導体基板との間に位置する第３導体と、からなる導電性部と、を有し、
（ｃ）前記ソース部と前記導電性部との接触抵抗は、前記第２導電型の半導体領域と前記導電性部との接触抵抗より大きいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記導電性部は、前記半導体基板中の他の溝内に形成されることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１導電型は、ｎ型であり、前記第２導体は、アルミニウムを主成分とする膜であり、前記第３導体は、モリブデンシリサイドであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１導電型は、ｐ型であり、前記第３導体は、窒化チタンであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２導体は、アルミニウムを主成分とする膜であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１導電型は、ｐ型であり、前記第３導体は、チタンもしくはコバルトを主成分とする導体、もしくはチタンもしくはコバルトの化合物を主成分とする導体であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２導体は、アルミニウムを主成分とする膜であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１導電型は、ｎ型であり、前記第３導体は、コバルト、ニッケルもしくは白金を主成分とする導体、もしくはコバルト、ニッケルもしくは白金の化合物を主成分とする導体であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第２導体は、アルミニウムを主成分とする膜であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１導電型は、ｐ型であり、前記第３導体は、クロムもしくはモリブデンを主成分とする導体、もしくはクロムもしくはモリブデンの化合物を主成分とする導体であることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１導電型は、ｐ型であり、前記第２導体は、アルミニウムを主成分とする膜であり、前記第３導体は、クロムを主成分とする導体、もしくはクロムの化合物を主成分とする導体であることを特徴とする半導体装置。
【請求項１２】
（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、
（ａ１）前記半導体基板上に絶縁膜を介して形成された第１導体よりなるゲート部と、
（ａ２）前記ゲート部の両側の前記半導体基板中であって、少なくとも一方の側の半導体基板中に形成された第１導電型の半導体領域よりなるソース部と、
（ａ３）前記半導体基板の裏面に形成された前記第１導電型の半導体領域よりなるドレイン部と、
（ａ４）前記ソース部と前記ドレイン部との間に位置する前記第１導電型と逆導電型である第２導電型の半導体領域と、を有するＭＩＳＦＥＴと、
（ｂ）前記半導体基板上に形成され、前記ソース部および前記第２導電型の半導体領域と接する導電性部であって、
（ｂ１）第２導体と、
（ｂ２）前記第２導体と前記半導体基板との間に位置する第３導体と、からなる導電性部と、を有し、
（ｃ）前記ソース部と前記導電性部との接触抵抗は、前記第２導電型の半導体領域と前記導電性部との接触抵抗より大きいことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記導電性部は、前記半導体基板中の他の溝内に形成されることを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記第１導電型は、ｎ型であり、前記第２導体は、アルミニウムを主成分とする膜であり、前記第３導体は、モリブデンシリサイドであることを特徴とする半導体装置。
【請求項１５】
請求項１２記載の半導体装置において、
前記第１導電型は、ｐ型であり、前記第３導体は、窒化チタンであることを特徴とする半導体装置。
【請求項１６】
（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、
（ａ１）前記半導体基板上に絶縁膜を介して形成された第１導体よりなるゲート部と、
（ａ２）前記ゲート部の両側の前記半導体基板中に形成された第１導電型の半導体領域よりなるソース部およびドレイン部と、
（ａ３）前記ソース部と前記ドレイン部との間に位置する前記第１導電型と逆導電型である第２導電型の半導体領域と、を有するＭＩＳＦＥＴと、
（ｂ）前記半導体基板上に形成され、前記ソース部もしくはドレイン部と、前記第２導電型の半導体領域と接する導電性部であって、
（ｂ１）第２導体と、
（ｂ２）前記第２導体と前記半導体基板との間に位置する第３導体と、からなる導電性部と、を有し、
（ｃ）前記ソース部もしくはドレイン部と前記導電性部との接触抵抗は、前記第２導電型の半導体領域と前記導電性部との接触抵抗より大きいことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記ゲート部は、前記半導体基板中に形成された溝内に前記絶縁膜を介して形成された前記第１導体よりなることを特徴とする半導体装置。
【請求項１８】
（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、
（ａ１）前記半導体基板中の溝内に形成された第１導体よりなるゲート部と、
（ａ２）前記ゲート部の側壁に接する第１導電型の半導体領域よりなるソース部と、
（ａ３）前記半導体基板の裏面に形成された前記第１導電型の半導体領域よりなるドレイン部と、
（ａ４）前記ソース部と前記ドレイン部との間に位置する前記第１導電型と逆導電型である第２導電型の半導体領域と、を有するＭＩＳＦＥＴと、
（ｂ）前記半導体基板上に形成され、前記ソース部および前記第２導電型の半導体領域と接する導電性部であって、
（ｂ１）第２導体と、
（ｂ２）前記第２導体と前記半導体基板との間に位置する第３導体と、からなる導電性部と、を有し、
（ｃ）前記第１導電型がｎ型の場合には、ｎ型半導体と前記第３導体との間のバリアハイトは、前記ｎ型半導体とチタンタングステンとの間のバリアハイトより高く、
前記第１導電型がｐ型の場合には、前記ｎ型半導体と前記第３導体との間のバリアハイトは、前記ｎ型半導体とチタンタングステンとの間のバリアハイトより低いことを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記導電性部は、前記半導体基板中の他の溝内に形成されることを特徴とする半導体装置。
【請求項２０】
請求項１８記載の半導体装置において、
前記半導体基板は、シリコンよりなり、前記第１導電型は、ｎ型であり、前記第２導体は、アルミニウムを主成分とする膜であり、前記第３導体は、モリブデンシリサイドであることを特徴とする半導体装置。
【請求項２１】
請求項１８記載の半導体装置において、
前記半導体基板は、シリコンよりなり、前記第１導電型は、ｐ型であり、前記第３導体は、窒化チタンであることを特徴とする半導体装置。
【請求項２２】
請求項１８記載の半導体装置において、
前記半導体基板は、シリコンよりなり、前記第１導電型は、ｐ型であり、前記第３導体は、チタンもしくはコバルトを主成分とする導体、もしくはチタンもしくはコバルトの化合物を主成分とする導体であることを特徴とする半導体装置。
【請求項２３】
請求項１８記載の半導体装置において、
前記半導体基板は、シリコンよりなり、前記第１導電型は、ｎ型であり、前記第３導体は、コバルト、ニッケルもしくは白金を主成分とする導体、もしくはコバルト、ニッケルもしくは白金の化合物を主成分とする導体であることを特徴とする半導体装置。
【請求項２４】
請求項１８記載の半導体装置において、
前記半導体基板は、シリコンよりなり、前記第１導電型は、ｐ型であり、前記第３導体は、クロムもしくはモリブデンを主成分とする導体、もしくはクロムもしくはモリブデンの化合物を主成分とする導体であることを特徴とする半導体装置。
【請求項２５】
（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、
（ａ１）前記半導体基板上に絶縁膜を介して形成された第１導体よりなるゲート部と、
（ａ２）前記ゲート部の両側の前記半導体基板中であって、少なくとも一方の側の半導体基板中に形成された第１導電型の半導体領域よりなるソース部と、
（ａ３）前記半導体基板の裏面に形成された前記第１導電型の半導体領域よりなるドレイン部と、
（ａ４）前記ソース部と前記ドレイン部との間に位置する前記第１導電型と逆導電型である第２導電型の半導体領域と、を有するＭＩＳＦＥＴと、
（ｂ）前記半導体基板上に形成され、前記ソース部および前記第２導電型の半導体領域と接する導電性部であって、
（ｂ１）第２導体と、
（ｂ２）前記第２導体と前記半導体基板との間に位置する第３導体と、からなる導電性部と、を有し、
（ｃ）前記第１導電型がｎ型の場合には、ｎ型半導体と前記第３導体との間のバリアハイトは、前記ｎ型半導体とチタンタングステンとの間のバリアハイトより高く、
前記第１導電型がｐ型の場合には、前記ｎ型半導体と前記第３導体との間のバリアハイトは、前記ｎ型半導体とチタンタングステンとの間のバリアハイトより低いことを特徴とする半導体装置。
【請求項２６】
請求項２５記載の半導体装置において、
前記導電性部は、前記半導体基板中の他の溝内に形成されることを特徴とする半導体装置。
【請求項２７】
請求項２５記載の半導体装置において、
前記半導体基板は、シリコンよりなり、前記第１導電型は、ｎ型であり、前記第２導体は、アルミニウムを主成分とする膜であり、前記第３導体は、モリブデンシリサイドであることを特徴とする半導体装置。
【請求項２８】
請求項２５記載の半導体装置において、
前記半導体基板は、シリコンよりなり、前記第１導電型は、ｐ型であり、前記第３導体は、窒化チタンであることを特徴とする半導体装置。
【請求項２９】
（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、
（ａ１）前記半導体基板上に絶縁膜を介して形成された第１導体よりなるゲート部と、
（ａ２）前記ゲート部の両側の前記半導体基板中に形成された第１導電型の半導体領域よりなるソース部およびドレイン部と、
（ａ３）前記ソース部と前記ドレイン部との間に位置する前記第１導電型と逆導電型である第２導電型の半導体領域と、を有するＭＩＳＦＥＴと、
（ｂ）前記半導体基板上に形成され、前記ソース部および前記第２導電型の半導体領域と接する導電性部であって、
（ｂ１）第２導体と、
（ｂ２）前記第２導体と前記半導体基板との間に位置する第３導体と、からなる導電性部と、を有し、
（ｃ）前記第１導電型がｎ型の場合には、ｎ型半導体と前記第３導体との間のバリアハイトは、前記ｎ型半導体とチタンタングステンとの間のバリアハイトより高く、
前記第１導電型がｐ型の場合には、前記ｎ型半導体と前記第３導体との間のバリアハイトは、前記ｎ型半導体とチタンタングステンとの間のバリアハイトより低いことを特徴とする半導体装置。
【請求項３０】
請求項２９記載の半導体装置において、
前記ゲート部は、前記半導体基板中に形成された溝内に前記絶縁膜を介して形成された前記第１導体よりなることを特徴とする半導体装置。
【請求項３１】
（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、
（ａ１）前記半導体基板中の溝内に形成された第１導体よりなるゲート部と、
（ａ２）前記ゲート部の側壁に接する第１導電型の半導体領域よりなるソース部と、
（ａ３）前記半導体基板の裏面に形成された前記第１導電型の半導体領域よりなるドレイン部と、
（ａ４）前記ソース部と前記ドレイン部との間に位置する前記第１導電型と逆導電型である第２導電型の半導体領域と、を有するＭＩＳＦＥＴと、
（ｂ）前記半導体基板中の他の溝内に形成され、前記ソース部および前記第２導電型の半導体領域と接する導電性部であって、
（ｂ１）アルミニウム膜と、
（ｂ２）前記アルミニウム膜と前記半導体基板との間に位置するモリブデンシリサイド膜と、を有する導電性部と、
を有することを特徴とする半導体装置。
【請求項３２】
（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、
（ａ１）前記半導体基板中の溝内に形成された第１導体よりなるゲート部と、
（ａ２）前記ゲート部の側壁に接する第１導電型の半導体領域よりなるソース部と、
（ａ３）前記半導体基板の裏面に形成された前記第１導電型の半導体領域よりなるドレイン部と、
（ａ４）前記ソース部と前記ドレイン部との間に位置する前記第１導電型と逆導電型である第２導電型の半導体領域と、を有するＭＩＳＦＥＴと、
（ｂ）前記半導体基板中の他の溝内に形成され、前記ソース部および前記第２導電型の半導体領域と接する導電性部であって、
（ｂ１）アルミニウム膜と、
（ｂ２）前記アルミニウム膜と前記半導体基板との間に位置する窒化チタン膜と、からなる導電性部と、
を有することを特徴とする半導体装置。
【請求項３３】
（ａ）第１半導体基板に形成されたｎチャネル型ＭＩＳＦＥＴであって、
（ａ１）前記第１半導体基板中の溝内に形成された第１導体よりなる第１ゲート部と、
（ａ２）前記第１ゲート部の側壁に接するｎ型の半導体領域よりなる第１ソース部と、
（ａ３）前記第１半導体基板の裏面に形成され、前記ｎ型の半導体領域よりなる第１ドレイン部と、
（ａ４）前記第１ソース部と前記第１ドレイン部との間に位置するｐ型の第１半導体領域と、を有するｎチャネル型ＭＩＳＦＥＴと、
（ｂ）前記第１半導体基板上に形成され、前記第１ソース部および前記第１半導体領域と接する第１導電性部であって、
（ｂ１）第１アルミニウム膜と、
（ｂ２）前記第１アルミニウム膜と前記第１半導体基板との間に位置するモリブデンシリサイド膜と、を有する第１導電性部と、
（ｃ）第２半導体基板に形成されたｐチャネル型ＭＩＳＦＥＴであって、
（ｃ１）前記第２半導体基板中の溝内に形成された前記第１導体よりなる第２ゲート部と、
（ｃ２）前記第２ゲート部の側壁に接するｐ型の半導体領域よりなる第２ソース部と、
（ｃ３）前記第２半導体基板の裏面に形成され、前記ｐ型の半導体領域よりなる第２ドレイン部と、
（ｃ４）前記第２ソース部と前記第２ドレイン部との間に位置するｎ型の第２半導体領域と、を有するｐチャネル型ＭＩＳＦＥＴと、
（ｄ）前記第２半導体基板上に形成され、前記第２ソース部および前記第２半導体領域と接する第２導電性部であって、
（ｄ１）第２アルミニウム膜と、
（ｄ２）前記第２アルミニウム膜と前記第２半導体基板との間に位置する窒化チタン膜と、からなる第２導電性部と、
を有することを特徴とする半導体装置。
【請求項３４】
（ａ）第１半導体基板に形成されたｎチャネル型ＭＩＳＦＥＴであって、
（ａ１）前記第１半導体基板中の溝内に形成された第１導体よりなる第１ゲート部と、
（ａ２）前記第１ゲート部の側壁に接するｎ型の半導体領域よりなる第１ソース部と、
（ａ３）前記第１半導体基板の裏面に形成され、前記ｎ型の半導体領域よりなる第１ドレイン部と、
（ａ４）前記第１ソース部と前記第１ドレイン部との間に位置するｐ型の第１半導体領域と、を有するｎチャネル型ＭＩＳＦＥＴと、
（ｂ）前記第１半導体基板上に形成され、前記第１ソース部および前記第１半導体領域と接する第１導電性部であって、
（ｂ１）第２導体と、
（ｂ２）前記第２導体と前記第１半導体基板との間に位置する第３導体と、からなる導電性部と、
（ｃ）第２半導体基板に形成されたｐチャネル型ＭＩＳＦＥＴであって、
（ｃ１）前記第２半導体基板中の溝内に形成された前記第１導体よりなる第２ゲート部と、
（ｃ２）前記第２ゲート部の側壁に接するｐ型の半導体領域よりなる第２ソース部と、
（ｃ３）前記第２半導体基板の裏面に形成され、前記ｐ型の半導体領域よりなる第２ドレイン部と、
（ｃ４）前記第２ソース部と前記第２ドレイン部との間に位置するｎ型の第２半導体領域と、を有するｐチャネル型ＭＩＳＦＥＴと、
（ｄ）前記第２半導体基板上に形成され、前記第２ソース部および前記第２半導体領域と接する第２導電性部であって、
（ｄ１）前記第２導体と、
（ｄ２）前記第２導体と前記第２半導体基板との間に位置する第４導体と、を有し、
（ｅ）前記第３導体と前記第４導体とは異なる導体よりなることを特徴とする半導体装置。
【請求項３５】
請求項３４記載の半導体装置において、
（ｆ）ｎ型半導体と前記第３導体との間のバリアハイトは、前記ｎ型半導体と前記第４導体との間のバリアハイトと異なることを特徴とする半導体装置。
【請求項３６】
請求項３４記載の半導体装置において、
前記第１および第２半導体基板はシリコンよりなり、ｎ型シリコンと前記第３導体との間のバリアハイトは、前記ｎ型シリコンと前記第４導体との間のバリアハイトより高いことを特徴とする半導体装置。
【請求項３７】
ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有する半導体装置であって、
（ａ）前記ｎチャネル型ＭＩＳＦＥＴの形成領域に第１配線層が形成され、
（ｂ）前記第１配線層は、第１導体からなる第１バリア層を介して、前記ｎチャネル型ＭＩＳＦＥＴの形成領域内の半導体基板と接続され、
（ｃ）前記ｐチャネル型ＭＩＳＦＥＴの形成領域に第２配線層が形成され、
（ｄ）前記第２配線層は、前記第１導体と異なる第２導体からなる第２バリア層を介して、前記ｐチャネル型ＭＩＳＦＥＴの形成領域内の半導体基板と接続されている、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係る技術に関し、特に、パワーＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。
【０００３】
中でも、パワーＭＩＳＦＥＴにおいては、縦型や横型と呼ばれるものがあり、また、ゲート部の構造に応じてトレンチ（溝）型やプレーナ型といった構造に分けられる。
【０００４】
このようなパワーＭＩＳＦＥＴにおいては、大電力を得るため微細パターンのＭＩＳＦＥＴを多数（例えば数万個）並列に接続した構造となっている。
【０００５】
一方、配線や半導体基板との間の接続部には、これらを構成する物質が接触することにより不所望な反応層の形成や下層の物質の析出等を防止するためバリア膜（バリアメタル膜）が形成される。
【０００６】
例えば、特開２００１−１２７０７２号公報には、パワーＭＩＳＦＥＴのソース配線（１５）と半導体基板（１Ｓ）との間にチタンタングステンを形成する技術が開示されている。
【０００７】
【発明が解決しようとする課題】
本発明者らは、半導体装置、特に、パワーＭＩＳＦＥＴの研究、開発に従事している。
【０００８】
このようなパワーＭＩＳＦＥＴは、オン抵抗（Ｒｏｎ）、ゲート容量（Ｑｇ）やゲート−ドレイン容量（Ｑｇｄ）等の低減が求められるため、素子の微細化、例えば、ゲート部が形成される溝の幅を低減することが検討されている。
【０００９】
即ち、オン抵抗を低減するためには、単位面積当たりのチャネル幅を大きくする必要があるが、ゲート部が形成される溝の幅を小さくすることで、単位面積当たりのチャネル幅を大きくできる。また、ゲート部が形成される溝の幅を小さくすれば、ゲート部と基板裏面のドレイン部との対向面積を小さくでき、容量（Ｑｇｄ）を低減することができる。
【００１０】
一方、パワーＭＩＳＦＥＴの用途としては種々の用途があるが、計測機器に用いられる装置には、ＩＤＳＳ（ゲート・ソース間が０Ｖの状態でドレインに電圧を印加した時のドレイン・ソース間のリーク電流）の基準が厳しいものが少なくない。計測機器に用いられる装置の一例としては、発光素子（ＬＥＤ）、光電素子（太陽電池）およびパワーＭＩＳＦＥＴを１パッケージ化した製品がある。
【００１１】
このような製品に用いられるパワーＭＩＳＦＥＴにおいては、計測値に影響を与える等の理由から、そのリーク電流（ＩＤＳＳ）が低いことが必須条件となる。
【００１２】
しかしながら、本発明者らが、素子の微細化のためゲート部が形成される溝の幅を小さくする、例えば、溝の幅を０．８μｍから０．５μｍに低減して検討を行ったところ、ＩＤＳＳが１桁程度大きくなるという現象が見られた。
【００１３】
本発明の目的は、半導体装置、特に、パワーＭＩＳＦＥＴのリーク電流を低減することにある。
【００１４】
本発明の他の目的は、半導体装置、特に、パワーＭＩＳＦＥＴを有する半導体装置の特性の向上を図ることにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の半導体装置は、（ａ）半導体基板に形成されたＭＩＳＦＥＴであって、（ａ１）前記半導体基板の表面に形成された第１導体よりなるゲート部と、（ａ２）前記半導体基板の表面であって、前記ゲート部の端部の半導体基板中に形成された第１導電型の半導体領域よりなるソース部と、（ａ３）前記第１導電型の半導体領域よりなるドレイン部と、（ａ４）前記ソース部と前記ドレイン部との間に位置するチャネル部と、を有するＭＩＳＦＥＴと、（ｂ）前記半導体基板上に形成され、前記ソース部および前記チャネル部（第２導電型の半導体領域）と接する導電性部であって、（ｂ１）第２導体と、（ｂ２）前記第２導体と前記半導体基板との間に位置する第３導体と、からなる導電性部と、を有する半導体装置の、前記ソース部と前記導電性部との接触抵抗を、前記チャネル部と前記導電性部との接触抵抗より大きくするものである。
【００１８】
前記第３導体は、例えば、前記第１導電型がｎ型の場合は、モリブデンシリサイドである。
【００１９】
また、前記半導体装置の前記第１導電型がｎ型の場合には、ｎ型半導体と前記第３導体との間のバリアハイトを、ｎ型半導体とチタンタングステンとの間のバリアハイトより高くしてもよい。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本実施の形態の半導体装置をその製造方法に従って説明する。
【００２２】
図１〜図１１は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図もしくは要部平面図である。
【００２３】
まず、図１に示すように、ｎ型単結晶シリコン基板１ａの表面に、ｎ型不純物（例えば、リン）がドープされた単結晶シリコン層１ｂをエピタキシャル成長させた半導体基板（以下、単に「基板」という）１を準備する。
【００２４】
次いで、フォトリソグラフィー技術を用いてパターニングされた膜（図示せず）をマスクに、基板１をエッチングし、溝（トレンチ）７を形成する。図２に、溝７のパターンの一例を示す。図示するように、溝７は、複数の八角形のパターンの周囲を囲むように配置されている。この溝７の幅は、例えば、０．５μｍ程度である。なお、例えば、図１は、図２のＡ−Ａ断面部に対応する。
【００２５】
次に、図３に示すように、基板１に熱処理を施すことにより、溝７の底部および側壁に熱酸化膜９を形成する。この熱酸化膜９は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。次いで、不純物がドープされた低抵抗の多結晶シリコン膜１１を、溝７を埋め込む程度堆積する。この際、溝が形成されていない素子形成領域の周辺部には、多結晶シリコン膜１１が層状に堆積する。
【００２６】
次いで、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクに、多結晶シリコン膜１１をエッチングすることにより、溝７内に多結晶シリコン膜１１を残存させる。この溝内の多結晶シリコン膜１１は、パワーＭＩＳＦＥＴのゲート部Ｇとなる。また、この際、図４に示すように、素子形成領域の周辺部に、多結晶シリコン膜パターンＰを形成する。このパターンＰは、素子形成領域の周辺部においてゲート部Ｇと接続される。ＣＡは、チップ領域を示す。
【００２７】
次いで、図５に示すように、図示しないレジスト膜をマスクとして、溝７間の基板１中にｐ型不純物を注入し、拡散させることによりｐ−型半導体領域（チャネル領域、ウエル）１５を形成する。なお、溝７の底部は、ｐ−型半導体領域１５より深い位置にある。
【００２８】
次いで、図示しないレジスト膜をマスクとして、溝７間の基板１中にｎ型不純物（例えば、ヒ素）を注入し、拡散させることによりｎ＋型半導体領域（ソース領域）１７を形成する。なお、このｎ＋型半導体領域（ソース領域）１７は、図２に示した複数の八角形のパターン領域内に形成される。また、ｎ＋型半導体領域１７の底部は、ｐ−型半導体領域１５内にある。
【００２９】
次いで、図６および図７に示すように、基板１上に酸化シリコン膜１９を形成した後、図示しないレジスト膜をマスクに、複数の八角形のパターン（ｎ＋型半導体領域１７上）内の基板１（ｐ−型半導体領域１５およびｎ＋型半導体領域１７）をエッチングすることによりコンタクト溝（ソースコンタクト）２１ｓを形成する。この際、酸化シリコン膜１９の開口部の径より基板１（１７、１５）の開口部の径が小さくなるよう、エッチング条件を調整する。
【００３０】
このコンタクト溝２１ｓの側壁からはｎ＋型半導体領域１７が露出し、その底部からはｐ−型半導体領域１５が露出している。言い換えれば、このコンタクト溝２１ｓの深さは、ｎ＋型半導体領域１７を越え、ｐ−型半導体領域１５まで達している。
【００３１】
また、図示はしないが、この際、多結晶シリコン膜パターンＰ上の酸化シリコン膜１９を除去しコンタクト溝（ゲートコンタクト）を形成する。
【００３２】
次いで、図８に示すように、コンタクト溝２１ｓの底部に、ｐ型不純物として、例えばフッ化ホウ素（ＢＦ２）を注入し、拡散させることによりｐ＋型半導体領域（バックゲートコンタクト領域）２３を形成する。即ち、コンタクト溝２１ｓ上に形成されるソース電極は、ソース領域１７に接続され、また、ｐ＋型半導体領域２３を介してバックゲートと接続される。
【００３３】
このように、コンタクト溝２１ｓを形成し、その底部にｐ＋型半導体領域２３を設けることによって、マスク合わせ余裕を低減でき、ゲート部間の微細化を図ることができる。
【００３４】
即ち、例えば、図１２に示すように、基板１の表面にｐ＋型半導体領域２３を形成することも可能である。
【００３５】
しかしながら、この場合は、まず、図１３に示すように、ｐ−型半導体領域（チャネル領域）１５を形成した後、ゲート部Ｇ間（複数の八角形のパターン）上に、ｐ−型半導体領域１５の形成領域を覆うため、レジスト膜Ｒ１を形成する。次いで、レジスト膜Ｒ１をマスクとしてｎ型不純物（例えば、ヒ素）を注入し、拡散させることによりｎ＋型半導体領域１７を形成する。
【００３６】
さらに、図１４に示すように、基板１上に酸化シリコン膜１９を形成した後、ｎ＋型半導体領域１７間上に開口部を有するレジスト膜Ｒ２をマスクに、コンタクト溝（ソースコンタクト）２１ｓを形成し、さらに、ｐ型不純物として、例えばフッ化ホウ素（ＢＦ２）を開口部に注入し、拡散させることによりｐ＋型半導体領域２３を形成する。
【００３７】
このように、図１２に示す構造の場合は、マスク合わせを２回行うこととなり、、マスクずれ等を考慮しなければならず、素子の微細化が困難となる。図１５に、各部位間の距離の例を示す。なお、図中の２５は、バリア膜であり、また、ＳＥは、アルミニウム膜２７よりなるソース電極である。また、３５は、ドレイン電極となる導電性膜である。
【００３８】
Ａ部は、コンタクト溝２１ｓの端部とｎ＋型半導体領域１７の端部との距離であり、ゲート部Ｇ、ｎ＋型半導体領域１７およびコンタクト溝２１ｓの３層間の合わせ精度が問題となるため、０．６μｍ程度の距離が必要である。
【００３９】
また、ゲート部Ｇ間が微細化すると例えばレジスト膜Ｒ１（図１３参照）の幅も小さくなり、この幅が１．０μｍ以下となる場合には、レジスト膜の剥がれが生じ、所望の領域に不純物が注入できなくなる。従って、Ｂ部（ｐ＋型半導体領域２３の幅）は、１．０μｍ程度必要である。
【００４０】
また、Ｃ部は、ゲート部Ｇの端部とコンタクト溝２１ｓの端部との距離であるが、ゲート部Ｇとコンタクト溝２１ｓ内のソース電極ＳＥとのショート（短絡）を防止するためには、０．４５μｍ以上の距離が必要である。
【００４１】
従って、この場合、セルサイズＣＳは、４．２μｍとなる。セルサイズＣＳとは、隣接するゲート部Ｇの中心部間の距離、即ち、溝７の幅（図１５の場合、１．１μｍ）に、Ａ部、Ｂ部およびＣ部の距離を足したものである。
【００４２】
従って、例えば、セルサイズを３μｍ以下とする場合には、図１６に示す構造とする必要がある。
【００４３】
この場合は、図１７に示すように、ｐ−型半導体領域１５の形成領域を覆うために、ゲート部Ｇ間にレジスト膜Ｒ１を形成する必要がない。即ち、セル領域全体に不純物を打ち込むことができる。また、マスクずれもコンタクト溝２１ｓを形成する際のマスクずれを考慮しさえすれば良い。従って、図１６に図示するように、Ａ部を０．１μｍ程度に縮小可能であり、Ｂ部も基板との接続が図れる範囲で縮小が可能となる。なお、Ｃ部は、ゲート部Ｇとソース電極ＳＥとのショートを防止するためには、０．４５μｍ以上の距離が必要である。
【００４４】
この場合においては、図１６に示すように、Ｂ部を接続抵抗低減のため１．０μｍ程度確保した場合であっても、セルサイズＣＳを３．２μｍ程度と、微細にすることができる。
【００４５】
次いで、図９に示すように、コンタクト溝２１ｓの内部を含む酸化シリコン膜１９の上部に、バリア膜としてモリブデンシリサイド（ＭｏＳｉ２）膜２５を例えばスパッタ法で６０ｎｍ程度堆積する。
【００４６】
続いて、導電性膜として例えばアルミニウム（Ａｌ）膜２７をスパッタ法で５μｍ程度堆積する。このバリア膜は、基板１中のシリコンがＡｌ膜２７中に析出することを防止するために形成する。なお、Ａｌ膜は、Ａｌを主成分とすれば良く、他の金属等を含有しても良い。
【００４７】
次いで、ＭｏＳｉ２膜２５およびＡｌ膜２７を図示しないレジスト膜をマスクにエッチングすることによりゲート電極（ゲート引出し電極）ＧＥおよびソース電極（ソース引出し電極）ＳＥを形成する。これらの電極（ＧＥ、ＳＥ）は、第１層目の配線となる。図１０は、ゲート電極ＧＥとソース電極ＳＥのパターンの一例である。
【００４８】
次いで、図１１に示すように、基板１の上部に、保護膜として例えばポリイミド樹脂膜２９を塗布し、露光、現像することによって、ゲート電極ＧＥおよびソース電極ＳＥ上のポリイミド樹脂膜２９を除去し、開口部（パッド部）を形成する。図１１中には、ソース電極ＳＥ上の開口部３１ｓが表れている。
【００４９】
次いで、基板１の表面をテープ等で保護した後、保護面を下側とし、基板１の裏面を研削する。次に、基板１の裏面（１ａ）上に、導電性膜として例えば、Ｎｉ（ニッケル）膜、Ｔｉ（チタン）膜および金（Ａｕ）膜を順次スパッタ法により形成し、これらの積層膜３５を形成する。この積層膜３５は、ドレイン（１ａ、１ｂ）の引出し電極（ドレイン電極ＤＥ）となる。
【００５０】
次いで、前記テープを剥がし、ウエハ状態の基板１を、例えば、チップ領域ＣＡに沿ってダイシングし、個々のチップのドレイン電極ＤＥ側を例えば外部端子を有するリードフレーム（実装板）上に搭載し、金線やバンプ等を利用し、外部端子とパッド部から露出したゲート電極ＧＥおよびソース電極ＳＥとを接続する。その後、チップの周辺を樹脂等で封止する。
【００５１】
その結果、ｎチャネル型パワーＭＩＳＦＥＴを有する半導体装置が完成するが、その完成図の図示は省略する。
【００５２】
このように、本実施の形態によれば、ｎチャネル型パワーＭＩＳＦＥＴのバリア膜をＭｏＳｉ２で構成したので、ＩＤＳＳ（ゲート・ソース間が０Ｖの状態でドレインに電圧を印加した時のドレイン・ソース間のリーク電流）の低減を図ることができる。また、アバランシェ耐量の向上を図ることができる。
【００５３】
以下、これらの効果を得ることができる理由について説明する。
【００５４】
（１）ＩＤＳＳ（リーク電流）の低減効果について以下に説明するが、まず、ＭｏＳｉ２を採用する前の本発明者らのバリア材料の検討事例について説明する。
【００５５】
本発明者らは、バリア材料としてチタンタングステン（ＴｉＷ）膜の採用を検討していた。ところが、例えば、図１８に示すようにバリア膜としてＴｉＷ膜３２５を用いた場合、図１２に示す構造の装置と比べＩＤＳＳが１桁程度高くなった。なお、この場合のＴｉＷ膜の膜厚は、１５０〜２００ｎｍ程度であった。
【００５６】
前述した通り、セルの微細化により単位面積当たりのチャネル幅が増加する。従って、ＩＤＳＳの増加も当然予想されることであるが、チャネル幅の増加率を大きく超えてＩＤＳＳが増加していることから、各部位の構成や材料について検討した。その結果、前述したようにＭｏＳｉ２を使うことでＩＤＳＳを減少させることに成功したのである。
【００５７】
これはバリア膜としてＭｏＳｉ２を用いた場合、基板１（Ｓｉ：シリコン）との界面には、その上層のＡｌとＭｏ（モリブデン）との化合物（反応物）であるＭｏＡｌ１２が形成されると考えられる。
【００５８】
このＭｏＡｌ１２とｎ型ＳｉとのバリアハイトΦＢは、０．６５Ｖ程度である。このバリアハイトΦＢとは、金属と半導体が接触している場合、これらの界面のポテンシャル障壁を言う。
【００５９】
一方、Ｗ（タングステン）の構成比が大きいＴｉＷをバリア膜として用いた場合には、バリアハイトΦＢは、Ｗとｎ型ＳｉとのバリアハイトΦＢと等価と考えられ、０．７０Ｖ程度となる。
【００６０】
このバリアハイトΦＢの値とコンタクト（接触）抵抗との関係を図１９に示す。図示するように、ＭｏＳｉ２を使用した場合は、ＴｉＷを使用した場合と比較しｎ型Ｓｉに対してコンタクト抵抗が大きく、逆に、ＴｉＷを使用した場合は、ＭｏＳｉ２を使用した場合と比較しｎ型Ｓｉに対してコンタクト抵抗が小さくなる。
【００６１】
このような関係は、ｐ型Ｓｉに対しては、逆となり、ＭｏＳｉ２を使用した場合は、ｐ型Ｓｉに対してコンタクト抵抗が小さく、ＴｉＷを使用した場合は、ｐ型Ｓｉに対してコンタクト抵抗が大きくなる。
【００６２】
ここで、ｎチャネル型パワーＭＩＳＦＥＴにおいては、図２０に示すように、ｎ＋型半導体領域（ソース領域）１７、ｐ−型半導体領域（チャネル領域）１５およびドレイン（１ａ、１ｂ）により構成されるｎｐｎ型寄生バイポーラトランジスタＰＢが内在する。Ｇ、ＳおよびＤは、それぞれゲート、ソースおよびドレインを意味する。
【００６３】
ｎチャネル型パワーＭＩＳＦＥＴのＢＶＤＳＳ（ゲート・ソース間が０Ｖの状態でドレインに電圧を印加した時のドレイン・チャネル接合の降伏電圧）は、前記寄生バイポーラトランジスタのＢＶＣＥＳ（ベース・エミッタ間が０Ｖの状態でコレクタに電圧を印加した時のコレクタ・ベース接合の降伏電圧）と等価であり、また、ＭＩＳＦＥＴがパンチスルーしない構造であればＢＶＣＢＯ（ｐ−型半導体領域１５とドレイン１ｂの接合耐圧）とほぼ等価である。
【００６４】
この寄生バイポーラトランジスタＰＢのベース（ｐ−型半導体領域１５、ｐ＋型半導体領域２３）は、Ａｌ膜２７とバリア膜２５を介して電気的に接続されている。即ち、エミッタ（ｎ＋型半導体領域１７）とベース（ｐ−型半導体領域１５）は、ソース電極ＳＥによってショートされた構造となるため、これらの領域は本来同電位となることが理想である。
【００６５】
しかしながら、バリア膜としてＴｉＷのような、ｐ型Ｓｉに対してコンタクト抵抗が大きい、言い換えれば、ｎ型Ｓｉに対してΦＢの低い、金属を用いた場合には、図２１に示すように、ベース（ｐ−型半導体領域１５、ｐ＋型半導体領域２３）に抵抗Ｒｅが大きく付加される。
【００６６】
その結果、エミッタＥｍとベースＢａがより順バイアスされやすくなる。即ち、寄生バイポーラトランジスタがオン状態となりやすく、リーク電流（ＩＤＳＳ）が大きくなる。
【００６７】
これに対して、バリア膜としてＭｏＳｉ２のような、ｎ型Ｓｉに対してコンタクト抵抗が大きい、言い換えれば、ｎ型Ｓｉに対してΦＢの高い、金属を用いた場合には、図２２に示すように、エミッタ（ｎ＋型半導体領域１７）に抵抗Ｒｅが大きく付加される。
【００６８】
その結果、エミッタＥｍとベースＢａがより逆バイアスされやすくなる。即ち、寄生バイポーラトランジスタがオフ状態となりやすく、リーク電流（ＩＤＳＳ）が小さくなる。
【００６９】
図２３に、同一のチップサイズでバリア膜の材料をＴｉＷとしたものと、ＭｏＳｉ２としたものを各１０サンプル用い、ＩＤＳＳ［Ａ］とＶＤＳＳ［Ｖ］との関係を調べた結果を示す。図示するように、バリア膜としてＭｏＳｉ２を用いた場合（グラフ（ａ））は、バリア膜としてＴｉＷを用いた場合（グラフ（ｂ））よりＩＤＳＳの低減を図ることができた。例えば、ＶＤＳＳが３０．５Ｖ、ＶＧＳ（ゲート電位）が０Ｖの場合において、バリア膜としてＴｉＷを用いた場合には、ＩＤＳＳが２．１５ｎＡ〜３．７４ｎＡであったのに対し、バリア膜としてＭｏＳｉ２を用いた場合には、ＩＤＳＳは、７４２ｐＡから９１８ｐＡであった。このようにＭｏＳｉ２を用いた場合は、ＴｉＷを用いた場合の約１／３のリーク電流（ＩＤＳＳ）とすることができた。
【００７０】
このように、本実施の形態によれば、ｎチャネル型パワーＭＩＳＦＥＴのバリア膜としてｎ型Ｓｉに対してＴｉＷよりバリアハイトΦＢの高い金属を用いたので、リーク電流（ＩＤＳＳ）を小さくすることができる。
【００７１】
また、ｎ型Ｓｉ（１７）との接触抵抗よりｐ型Ｓｉ（２３や１５）に対する接触抵抗が小さい金属を用いたので、リーク電流（ＩＤＳＳ）を小さくすることができる。
【００７２】
以上、ｎチャネル型パワーＭＩＳＦＥＴを例に説明したが、ｐチャネル型パワーＭＩＳＦＥＴにおいても、バリア膜材料を適宜選択することによってリーク電流を低減することができる。図２４に、ｐチャネル型パワーＭＩＳＦＥＴの要部断面図を示す。この場合は、ｎチャネル型パワーＭＩＳＦＥＴを構成する各部位の不純物の導電型が異なるが、ｎチャネル型パワーＭＩＳＦＥＴと同様のプロセスで形成することができる。２０１は、基板であり、ｐ型単結晶シリコン基板２０１ａとｐ型単結晶シリコン層２０１ｂよりなる。また、２１５はｎ−型半導体領域（チャネル領域、ウエル）、２１７は、ｐ＋型半導体領域（ソース領域）、２２３は、ｎ＋型半導体領域（バックゲートコンタクト領域）である。
【００７３】
つまり、バリア膜２２５として、ｎ型Ｓｉに対してコンタクト抵抗が小さい、言い換えれば、ｎ型Ｓｉに対してΦＢの低い、金属を用いた場合には、エミッタに抵抗Ｒｅが大きく付加される。その結果、エミッタとベースがより逆バイアスされやすくなる。即ち、寄生バイポーラトランジスタがオフ状態となりやすく、リーク電流（ＩＤＳＳ）が小さくなる。
【００７４】
このように、ｐチャネル型パワーＭＩＳＦＥＴにおいては、バリア膜としてｎ型Ｓｉに対してバリアハイトΦＢの低い金属（例えば、ＴｉＷの場合の０．６５以下）を用いれば、リーク電流（ＩＤＳＳ）を小さくすることができる。
【００７５】
また、ｎ型Ｓｉ（２２３や２１５）との接触抵抗よりｐ型Ｓｉ（２１７）に対する接触抵抗が大きい金属を用いれば、リーク電流（ＩＤＳＳ）を小さくすることができる。
【００７６】
（２）次に、アバランシェ耐量の向上効果について以下に説明する。
【００７７】
図２５にアバランシェ状態の等価図を、図２６にアバランシェ耐量測定回路を、図２７にＶＤＳ（ドレイン・ソース間電圧：実線）とＩＤＳ（ドレイン・ソース間電流：一点鎖線）とＶＧＳ（ゲート・ソース間電圧：破線）の波形を示す。
【００７８】
図２６はソース側が接地されたパワーＭＩＳＦＥＴＱｎのドレイン側にトランス等の誘電性の負荷Ｌ（以下Ｌ負荷という）が接続され、このＬ負荷は片側が接地された電源ＶＤＤに接続されているアバランシェ耐量測定回路例である。図２７に示すように、パワーＭＩＳＦＥＴに電源電圧ＶＤＤを印加しておき、パワーＭＩＳＦＥＴをｏｎ状態（ゲートＯＮ）にすると、ＶＤＳは極小さい値（オン電圧ＶＤＳ（ｏｎ）値）になり、ＩＤＳは徐々に上昇する。ここで、パワーＭＩＳＦＥＴをｏｆｆ状態（ゲートＯＦＦ）にすると、Ｌ負荷に逆起電力が生じ、その逆起電力によってＶＤＳは急速に上昇しドレイン・チャネル接合の降伏電圧（ＢＶＤＳＳ）に達し、その後Ｌ負荷に蓄えられたエネルギを消費するまでの期間（アバランシェ期間ｔａ）ＢＶＤＳＳを維持し続ける。この際、パワーＭＩＳＦＥＴ内部では、図２５に示すように、ｐｎ接合（ｐ−型半導体領域１５と基板１ｂとの接合）界面に多量のキャリア（電子や正孔）が発生し、このうち電子は、基板（１ａ、１ｂ、コレクタＣｏ、ドレイン）側に抜け、正孔はｐ−型半導体領域１５（ベースＢａ、チャネル）側に抜けるアバランシェ電流が流れる。すなわち、Ｌ負荷により蓄えられたエネルギーは、アバランシェ期間ｔａでパワーＭＩＳＦＥＴ内部のｐｎ接合が降伏することによって消費される。よって、アバランシェ期間ｔａでは、ＩＤＳは徐々に減少し、ＩＤＳが０になったところでＶＤＳは、電源電圧ＶＤＤまで減少する。上記において、パワーＭＩＳＦＥＴ内部の半導体領域で消費できるエネルギーをアバランシェ耐量という。ここで、（１）において図２０や図２１を参照しながら説明したように、ｐ型Ｓｉに対してコンタクト抵抗が大きいと、ベース抵抗（ｐ−型半導体領域１５の拡散抵抗とＡｌ膜２７との間の抵抗）が大きくなり、電圧降下が生じる。その結果、（１）において詳細に説明した寄生バイポーラトランジスタが動作する。前に述べたように、パワーＭＩＳＦＥＴはたくさんのＭＩＳＦＥＴのセルが並列接続されており、それぞれに寄生しているＮＰＮトランジスタの特性ばらつきによってＯＮしやすいセルが存在する。すなわち、ベース抵抗が大きなセルには電流が集中し、パワーＭＩＳＦＥＴが破壊する。これをアバランシェ破壊という。
【００７９】
従って、アバランシェ耐量を向上させるには、寄生バイポーラトランジスタをオンし難くする必要がある。
【００８０】
そこで、ベース抵抗を低減するため、ｎチャネル型パワーＭＩＳＦＥＴのバリア膜としてｎ型Ｓｉに対してＴｉＷよりバリアハイトΦＢの高い金属（例えばＭｏＳｉ２）を用いれば、アバランシェ耐量を向上させることができる。
【００８１】
また、ｎ型Ｓｉとの接触抵抗よりｐ型Ｓｉに対する接触抵抗が小さい金属を用いれば、アバランシェ耐量を向上させることができる。
【００８２】
一方、ｐチャネル型パワーＭＩＳＦＥＴにおいては、バリア膜としてｎ型Ｓｉに対してバリアハイトΦＢの低い金属（例えば、バリアハイトΦＢ０．６５以下）を用いれば、アバランシェ耐量を向上させることができる。
【００８３】
また、ｎ型Ｓｉとの接触抵抗よりｐ型Ｓｉに対する接触抵抗が大きい金属を用いれば、アバランシェ耐量を向上させることができる。
【００８４】
ここで、アバランシェ耐量の測定方法の一例として、アバランシェ破壊電流を測定する方法がある。アバランシェ破壊電流とは、図２６中のＬ負荷を一定としパルスジェネレータＰ．Ｇ．にてパワーＭＩＳＦＥＴのｏｎ期間を徐々に長くし、素子が破壊するまでパワーＭＩＳＦＥＴにエネルギーを徐々に増やし続けた場合の素子が破壊する寸前のＩＤＳ値である。なお、ＲｇおよびＲｇｓは抵抗であり、それぞれ５０Ω程度である。また、ＶＤＳ部およびＩＡＰ部は、測定端子である。
【００８５】
図２８は、ｎチャネル型パワーＭＩＳＦＥＴのバリア膜の材料がＴｉＷの場合のアバランシェ破壊電流［Ａ］と個数Ｎ［個］との関係を示すグラフである。図２９は、バリア膜の材料がＭｏＳｉ２の場合のグラフである。なお、ＶＤＤは、１５Ｖ、ＶＧＳは、１５Ｖ、Ｌは１００μＨ、Ｎは、４０個である。
【００８６】
図２８および図２９に示すように、バリア材料をＭｏＳｉ２とした場合には、アバランシェ耐量（アバランシェ破壊電流）を向上させることができた。図２８の場合、アバランシェ破壊電流の最大値（Ｍａｘ）は、５Ａ、最小値（Ｍｉｎ）は、１Ａで、その平均（Ａｖｅｒａｇｅ）は、２．６Ａであった。これに対し、図２９の場合、アバランシェ破壊電流の最大値は、６５Ａ、最小値は、２９Ａで、その平均（Ａｖｅｒａｇｅ）は、３５．６Ａであった。
【００８７】
高速スイッチング素子としてパワーＭＩＳＦＥＴは、スイッチング電源回路やＤＣ／ＤＣコンバータ等に用いられる。このようなパワーＭＩＳＦＥＴにおいては、動作周波数が高くなるにつれ、回路内のインダクタンスおよび配線の浮遊インダクタンスによりターンオフ時にパルス幅の狭いサージ電圧（ドレイン耐圧を超える過電圧）が発生しやすくなる。
【００８８】
このサージ電圧を吸収するためには、パワーＭＩＳＦＥＴには、高いアバランシェ耐量が必要とされるため本実施の形態を用いて好適である。
【００８９】
（３）以上、詳細に説明したように、ｎチャネル型パワーＭＩＳＦＥＴにおいては、バリア膜としてＭｏＳｉ２を用いることで、ＴｉＷを用いた場合と比較し、リーク電流の低減、アバランシェ耐量の向上等を図ることができる。
【００９０】
しかしながら、ＭｏＳｉ２を用いることにより、エレクトロマイグレーション耐性に懸念が生じ、また、カバレッジの劣化の問題が生じ得るが、本実施の形態においては、以下に説明する対策により、前記問題点の解消を図っている。
【００９１】
一般的にＴｉＷは、エレクトロマイグレーション（ＥＭ）耐性があり、配線寿命を長くできると言われている、しかしながら、パワーＭＩＳＦＥＴにおいては、図１０を参照しながら説明したように、ゲート電極ＧＥやソース電極ＳＥのパターンが大きく、電流密度は大きくない。コンタクト部においても、数万個のセルが並列接続されているのでコンタクト１個当たりに流す電流は一般の集積回路にくらべて大きくない。
【００９２】
従って、ＭｏＳｉ２を用いた場合でも、ＥＭ耐性を維持することができる。
【００９３】
また、ＴｉＷは、厚膜化が可能であり、例えば、１５０〜２００ｎｍ程度形成することが可能である。これに対し、ＭｏＳｉ２を用いた場合には、ＭｏＳｉ２を構成するＳｉがＡｌ膜中に侵入し、Ａｌ配線の抵抗が大きくなると考えられるため厚膜化が困難である。従って、バリア性が低下し、コンタクト溝２１ｓのカバレッジが低下する恐れがある。
【００９４】
そこで、本実施の形態においては、コンタクト溝２１ｓの径を１．０μｍ程度とし、ＭｏＳｉ２の膜厚を６０ｎｍとした。
【００９５】
本発明者が検討したところ、ＭｏＳｉ２の膜厚が６０ｎｍ程度であっても、Ａｌ配線は動作上問題となるほどの抵抗の上昇はみられなかった。
【００９６】
このように、例えば、ＭｏＳｉ２の膜厚をある程度大きくし、また、コンタクト溝のアスペクト比を低減する等によりＭｏＳｉ２のバリア性やカバレッジを向上させることができる。
【００９７】
もちろん、アスペクト比が大きい場合であっても、成膜方法の改良や成膜装置の性能向上等によりカバレッジを良くできる。
【００９８】
（実施の形態２）
実施の形態１においては、ｎチャネル型パワーＭＩＳＦＥＴのバリア膜として用いられるｎ型Ｓｉに対してＴｉＷよりバリアハイトΦＢの高い金属として、ＭｏＳｉ２を例に説明したが、本実施の形態においては、各種金属とｎ型ＳｉとのバリアハイトΦＢを検証し、ｎチャネル型パワーＭＩＳＦＥＴもしくはｐチャネル型パワーＭＩＳＦＥＴに用いて好適なバリア膜について説明する。
【００９９】
図３０は、ｎ型Ｓｉに対する各種金属のバリアハイトΦＢ［Ｖ］を示す図表であり、ＴｉＷをバリア膜（バリアメタル膜）として用いた場合よりもバリアハイトΦＢが高い金属についての図表である。
【０１００】
図示する金属、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｒｈ（ロジウム）、ＭｏＡｌｘ、Ｐｂ（鉛）、Ｍｎ（マンガン）、Ｐｔ（白金）もしくはＩｒ（イリジウム）をバリア膜として用いた場合には、ｎ型Ｓｉに対してバリアハイトΦＢが高く、例えば、図１１に示すバリア膜２５として用いてリーク電流の低減、アバランシェ耐量の向上を図ることができる。なお、これらの金属は、単体である必要はなく、膜中に不純物を含有しても、また、他の元素と化合していても、膜の主たる構成金属が前記金属であればよい。また、かかる金属が、基板や上部電極（ソース電極）を構成する元素と反応し得る場合には、反応物と基板との間のバリアハイトΦＢを考慮する。
【０１０１】
中でも、ＣｏやＮｉは、半導体の分野で良く用いられる金属であり、その特性について種々検討されているため、バリア膜として用いて好適である。また、成膜方法も種々検討されており、例えば、スッパタ装置等を用いて容易に成膜することが可能である。また、安価であり、装置の製造コストを低減することができる。なお、ＣｏやＮｉにおいては、バリアハイトΦＢの数値に一定の幅がある。これは、これらの金属やシリサイド層の形成条件によって、数値が変化するためである。従って、形成条件を、バリアハイトΦＢが高くなるよう（例えば、０．６５より大きくなるよう）調整する必要がある。
【０１０２】
また、Ｐｔも、半導体の分野で良く用いられており、その特性や成膜方法について種々検討されているため、バリア膜として用いて好適である。また、バリアハイトΦＢも格段に高く、バリア膜として用いて好適である。
【０１０３】
また、Ｐｂは、融点が低く、バリア膜形成後に高温の熱処理工程が必要な装置には用いることができない。また、ＭｎやＲｈの使用に際しては、その特性や成膜方法の検討が課題となる。また、Ｉｒは、バリアハイトΦＢの値が高く有望であるが、その特性や成膜方法の検討が課題となる。
【０１０４】
図３１は、ｎ型Ｓｉに対する各種金属のバリアハイトΦＢを示す図表であり、ＴｉＷをバリア膜として用いた場合よりもバリアハイトΦＢが低い金属についての図表である。
【０１０５】
図示する金属、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）をバリア膜として用いた場合には、ｎ型Ｓｉに対してバリアハイトΦＢが低く、例えば、図２４に示すｐチャネル型パワーＭＩＳＦＥＴのバリア膜２２５として用いてリーク電流の低減、アバランシェ耐量の向上を図ることができる。
【０１０６】
なお、これらの金属は、単体である必要はなく、膜中に不純物を含有しても、また、他の元素と化合していても、膜の主たる構成金属が前記金属であればよい。また、かかる金属が、基板や上部電極（ソース電極）を構成する元素と反応し得る場合には、反応物と基板との間のバリアハイトΦＢを考慮する。
【０１０７】
中でも、Ｔｉは、半導体の分野で良く用いられる金属であるため、その特性について種々検討されているため、バリア膜として用いて好適である。また、成膜方法も種々検討されており、例えば、スッパタ装置等を用いて容易に成膜することが可能である。また、安価であり、装置の製造コストを低減することができる。Ｔｉの他、ＴｉＮ（窒化チタン）を用いても良い。
【０１０８】
また、Ｃｏも、その特性や成膜方法について種々検討されており、また、安価であり、バリア膜として用いて好適である。なお、前述した通り、Ｃｏについては、バリアハイトΦＢの数値に一定の幅がある。従って、その形成条件を、バリアハイトΦＢが低くなるよう（例えば、０．６５より小さくなるよう）調整する必要がある。
【０１０９】
また、ＣｒやＭｏも、半導体の分野で良く用いられており、その特性や成膜方法について種々検討されているため、バリア膜として用いて好適である。また、バリアハイトΦＢも相対的に低く、バリア膜として用いて好適である。但し、Ｍｏをバリア膜とし、上部電極としてＡｌ膜を用いる場合には、ＭｏＡｌｘが形成され、バリアハイトΦＢが向上するため、Ａｌ膜以外の金属膜を用いる、もしくは、Ａｌ膜との間に反応を防止する膜を形成する等の工夫が必要がある。また、Ｔａについても、半導体の分野で良く用いられており、その特性や成膜方法について種々検討されているため、バリア膜として用いて好適である。ＴａＮ（窒化タンタル）を用いてもよい。また、ＺｒやＨｆは、バリアハイトΦＢの値が低く有望であるが、その特性や成膜方法の検討が課題となる。
【０１１０】
なお、本実施の形態においては、ｎ型Ｓｉに対する各種金属のバリアハイトΦＢを例に説明したが、ｎ型半導体に対するΦＢｎとｐ型半導体に対するΦＢｐとの関係は、ΦＢｐ＝Ｅｇ／ｑ−ΦＢｎという式で表せる。Ｅｇは、バンドギャップ、ｑは、電子の電荷量である。
【０１１１】
例えば、Ｓｉのバンドギャップは、１．１２ｅＶであるため、ｐ型Ｓｉに対するΦＢｐは、ΦＢｐ＝１．１２−ΦＢｎという式で表せる。
【０１１２】
従って、例えばＴｉの場合、ｎ型ＳｉとのΦＢは、０．６０Ｖであることから、ｐ型ＳｉとのΦＢは、０．５２Ｖとなる。また、例えばＣｒの場合、ｎ型ＳｉとのΦＢは、０．５７Ｖであることから、ｐ型ＳｉとのΦＢは、０．５５Ｖとなる。
【０１１３】
このように、ｎ型Ｓｉに対する各種金属のバリアハイトΦＢの大きさの順序は、ｐ型Ｓｉに対しては逆となる。
【０１１４】
（実施の形態３）
例えば、図３２に示すように、ＤＣ／ＤＣコンバータには、入力電位Ｖｉｎと接地電位ＧＮＤとの間にｎチャネル型パワーＭＩＳＦＥＴＱ１およびＱ２が直列に接続された構成のものがある。Ｌは、インダクタンスであり、Ｑ１とＱ２の接続ノードと出力電位Ｖｏｕｔとの間に配置される。また、接地電位ＧＮＤと出力電位Ｖｏｕｔとの間には、容量Ｃ１が接続されている。また、ｎチャネル型パワーＭＩＳＦＥＴＱ１およびＱ２のソース、ドレイン間には、内蔵ダイオードが接続されている。
【０１１５】
ここで、入力電位Ｖｉｎ側をハイサイド（Ｈｉｇｈ　Ｓｉｄｅ）、接地電位ＧＮＤ側をロウサイド（Ｌｏｗ　Ｓｉｄｅ）という。
【０１１６】
このｎチャネル型パワーＭＩＳＦＥＴＱ１およびＱ２は、電源電位Ｖｃｃと接地電位ＧＮＤ間に接続された制御ＩＣ（ｃｏｎｔｏｒｏｌ　ＩＣ）によって駆動される。
【０１１７】
例えば、ハイサイド側のｎチャネル型パワーＭＩＳＦＥＴＱ１は、ソース電位より高い電圧を出力するチャージポンプ回路ＣＰにより駆動される。このチャージポンプ回路ＣＰは、制御ＩＣ中に内蔵されるのが一般的である。
【０１１８】
しかしながら、このチャージポンプ回路ＣＰを除くため、ハイサイド側にｐチャネル型パワーＭＩＳＦＥＴを用いたＤＣ／ＤＣコンバータがある。
【０１１９】
図３３に、ハイサイド側にｐチャネル型パワーＭＩＳＦＥＴＱ３を用いたＤＣ／ＤＣコンバータの回路図を示す。ｐチャネル型パワーＭＩＳＦＥＴＱ３およびチャージポンプ回路ＣＰ以外の構成は、図３２の場合と同様である。
【０１２０】
このような回路のｐチャネル型パワーＭＩＳＦＥＴＱ３とｎチャネル型パワーＭＩＳＦＥＴＱ２のバリア膜をバリアハイトΦＢを考慮し、最適化することができる。
【０１２１】
例えば、ｎチャネル型パワーＭＩＳＦＥＴＱ２のバリア膜のｎ型Ｓｉに対するバリアハイトΦＢを相対的に高い金属（例えばＭｏＳｉ２）とし、また、ｐチャネル型パワーＭＩＳＦＥＴＱ３のバリア膜のｎ型Ｓｉに対するバリアハイトΦＢを相対的に低い金属（例えば、ＴｉＮ）とすることで、パワーＭＩＳＦＥＴ（Ｑ３、Ｑ２）のリーク電流を低減し、また、アバランシェ耐量を向上させ、ＤＣ／ＤＣコンバータの特性を向上させることができる。
【０１２２】
また、図３４に示すように、これらのパワーＭＩＳＦＥＴ（Ｑ３、Ｑ２）をワンパッケージ化してもよい。図の上部は、ｎチャネル型パワーＭＩＳＦＥＴおよびｐチャネル型パワーＭＩＳＦＥＴをワンパッケージ化した場合のパッケージの斜視図であり、その下部は、内部回路図である。
【０１２３】
図中のＴ１〜Ｔ８は、外部端子であり、Ｔ１は、Ｑ２のソース電極ＳＥ、Ｔ２は、Ｑ２のゲート電極ＧＥ、Ｔ７およびＴ８は、Ｑ２のドレイン電極ＤＥと接続される。また、Ｔ３は、Ｑ３のソース電極ＳＥ、Ｔ４は、Ｑ３のゲート電極ＧＥ、Ｔ５およびＴ６は、Ｑ３のドレイン電極ＤＥと接続される。図３５に図３４に示す装置の要部平面図の一例を示す。なお、ドレイン電極ＤＥは、それぞれのチップの裏面に形成され、ダイパッドを介して外部端子（Ｔ８とＴ７、Ｔ６とＴ５）と接続される。
【０１２４】
即ち、例えば、ｎチャネル型パワーＭＩＳＦＥＴＱ２を図１１に示す構成とし、ｐチャネル型パワーＭＩＳＦＥＴＱ３を図２４に示す構成とし、これらをリードフレームのダイパッド上にダイボンディングし、外部端子と金線等を用いて接続した後、チップの周囲を樹脂で封止する。
【０１２５】
このように、ｎチャネル型パワーＭＩＳＦＥＴとｐチャネル型パワーＭＩＳＦＥＴを内蔵する装置において、それぞれのバリア膜を異なる膜とし、ｎチャネル型の場合には、ｎ型Ｓｉに対するバリアハイトΦＢが相対的に高い金属（例えばＭｏＳｉ２）を用い、また、ｐチャネル型の場合には、ｎ型Ｓｉに対するバリアハイトΦＢが相対的に低い金属（例えばＴｉＮ）を用いることにより装置の特性の向上を図ることができる。
【０１２６】
（実施の形態４）
実施の形態１においては、コンタクト溝２１ｓの径を広く確保し、アスペクト比を低減することによりＭｏＳｉ２のカバレッジを向上させたが、以下に示すように、コンタクト溝の形状を工夫することによりカバレッジを向上させることが可能である。
【０１２７】
図３６は、ゲート部Ｇ上に残存する酸化シリコン膜１９の幅および高さを小さくし、また、その上部をラウンド化したものである。
【０１２８】
例えば、図６に示すように酸化シリコン膜１９を形成した後、酸化シリコン膜１９および基板１（ｐ−型半導体領域１５およびｎ＋型半導体領域１７）をエッチングしコンタクト溝（ソースコンタクト）２１ｓを形成した後、基板１に対する酸化シリコン膜１９の選択比が大きい（酸化シリコン膜１９がエッチングされ易い）条件でオーバーエッチングを行う。
【０１２９】
その結果、コンタクト溝２１ｓのアスペクト比が小さくなり、また、ゲート部Ｇの上部の段差が緩和され、バリア膜２５、例えばＭｏＳｉ２のカバレッジを良好にすることができる。
【０１３０】
また、図３７は、コンタクト溝２１ｓの基板１中の側壁をラウンド化したものである。
【０１３１】
例えば、図６に示すように酸化シリコン膜１９を形成した後、酸化シリコン膜１９中に開口部を形成し、さらに、側面に多量のポリマーを形成しながら基板をドライエッチングする。
【０１３２】
また、図３８は、コンタクト溝２１ｓの底部をラウンド化したものである。
【０１３３】
例えば、図６に示すように酸化シリコン膜１９を形成した後、酸化シリコン膜１９および基板１（ｐ−型半導体領域１５およびｎ＋型半導体領域１７）をエッチングしコンタクト溝（ソースコンタクト）２１ｓを形成した後、さらに、コンタクト溝２１ｓの底部を等方的にエッチングする等して、その底面をラウンド化する。
【０１３４】
その結果、バリア膜２５、例えばＭｏＳｉ２のカバレッジを良好にすることができる。
【０１３５】
なお、図３６〜図３８において、コンタクト溝２１ｓやバリア膜２５以外の構成や製法は、実施の形態１（例えば図９参照）の場合と同様であるためその説明を省略する。
【０１３６】
このようにコンタクト溝の形状を工夫することによりカバレッジを向上させることが可能である。
【０１３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３８】
例えば、実施の形態１においては、溝７のパターンを図２に示す形状としたが、この他、図２の八角形のパターンを四角形とする、また、溝のパターンをストライプ形状とする等、種々変更可能である。
【０１３９】
また、実施の形態１等においては、ゲート部をトレンチ構造としたが、この他、プレーナ型としてもよい。
【０１４０】
即ち、例えば図１１のゲート部Ｇを、半導体基板上にゲート絶縁膜を介して形成された多結晶シリコン膜をパターニングすることにより形成する。この場合、ゲート部の両側の半導体基板中に、ｎ＋型半導体領域（ソース領域）１７が形成される。なお、このソース領域は、ゲート部の両側にある必要はなくどちらか一方でも良い。なお、その他の部分の構成は、実施の形態１の場合（例えば図１１参照）と同様であるため、その説明を省略する。
【０１４１】
また、パワーＭＩＳＦＥＴのみならず、チャネル領域（ウエル）とソースもしくはドレイン領域が電気的に接続されたＭＩＳＦＥＴにも適用可能である。
【０１４２】
即ち、半導体基板中に形成されたウエルの主表面に、ゲート絶縁膜を介して形成された多結晶シリコン膜をパターニングすることによりゲート電極を形成し、さらに、ゲート電極の両側の半導体基板中にソース、ドレイン領域を形成する。例えば、ソースもしくはドレインとウエルと電気的に接続される導電部（例えば、プラグや配線部）に前記実施の形態を適用してもよい。また、この場合も、ＭＩＳＦＥＴのゲート部をトレンチ構造としても良い。
【０１４３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１４４】
ＭＩＳＦＥＴのソース部およびチャネル部と接する導電性部を、第１導体と、第１導体と半導体基板（ソース部およびチャネル部）との間に位置する第２導体とで構成し、ソース部と導電性部との接触抵抗を、チャネル部と導電性部との接触抵抗より大きくしたので、ＭＩＳＦＥＴのリーク電流を低減、及びアバランシェ耐量を向上することができる。
【０１４５】
また、ＭＩＳＦＥＴを有する半導体装置の特性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部平面図である。
【図１１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１の半導体装置と対比するための半導体装置を示す基板の要部断面図である。
【図１３】本発明の実施の形態１の半導体装置と対比するための半導体装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１の半導体装置と対比するための半導体装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１の半導体装置と対比するための半導体装置を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１の半導体装置と対比するための半導体装置を示す基板の要部断面図である。
【図１９】ｎ型シリコンに対するバリアハイトΦＢの値とコンタクト（接触）抵抗との関係を示す図表である。
【図２０】ｎチャネル型パワーＭＩＳＦＥＴとｎｐｎ型寄生バイポーラトランジスタとの関係を示す基板の要部断面図である。
【図２１】寄生バイポーラトランジスタと抵抗Ｒｅ等との関係を示す基板の要部断面の模式図である。
【図２２】寄生バイポーラトランジスタと抵抗Ｒｅ等との関係を示す基板の要部断面の模式図である。
【図２３】バリア膜の材料としてＴｉＷを用いた場合と、ＭｏＳｉ２を用いた場合の、ＩＤＳＳ［Ａ］とＶＤＳＳ［Ｖ］との関係を示すグラフである。
【図２４】本発明の実施の形態１である半導体装置を示す基板の要部断面図である。
【図２５】ｎチャネル型パワーＭＩＳＦＥＴのアバランシェ状態の等価図である。
【図２６】ｎチャネル型パワーＭＩＳＦＥＴのアバランシェ耐量測定回路を示す回路図である。
【図２７】ｎチャネル型パワーＭＩＳＦＥＴのＶＤＳとＩＤＳとＶＧＳとの関係を示す波形図である。
【図２８】バリア膜の材料がＴｉＷの場合のＩＡＰ［Ａ］と個数Ｎ［個］との関係を示すグラフである。
【図２９】バリア膜の材料がＭｏＳｉ２の場合のＩＡＰ［Ａ］と個数Ｎ［個］との関係を示すグラフである。
【図３０】ｎ型Ｓｉに対する各種金属のバリアハイトΦＢを示す図表であり、ＴｉＷよりもバリアハイトΦＢが高い金属についての図表である。
【図３１】ｎ型Ｓｉに対する各種金属のバリアハイトΦＢを示す図表であり、ＴｉＷよりもバリアハイトΦＢが低い金属についての図表である。
【図３２】ｎチャネル型パワーＭＩＳＦＥＴを用いたＤＣ／ＤＣコンバータを示す回路図である。
【図３３】ｎチャネル型パワーＭＩＳＦＥＴおよびｐチャネル型パワーＭＩＳＦＥＴを用いたＤＣ／ＤＣコンバータを示す回路図である。
【図３４】ｎチャネル型パワーＭＩＳＦＥＴおよびｐチャネル型パワーＭＩＳＦＥＴをワンパッケージ化した場合のパッケージの斜視図および内部回路図である。
【図３５】ｎチャネル型パワーＭＩＳＦＥＴおよびｐチャネル型パワーＭＩＳＦＥＴをワンパッケージ化した装置の要部平面図である。
【図３６】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態４である半導体装置の製造方法を示す基板の要部断面図である。
【符号の説明】
１　　基板（半導体基板）
１ａ　　ｎ型単結晶シリコン基板
１ｂ　　ｎ型単結晶シリコン層
７　　溝
９　　熱酸化膜
１１　　多結晶シリコン膜
１５　　ｐ−型半導体領域
１７　　ｎ＋型半導体領域
１９　　酸化シリコン膜
２１ｓ　　コンタクト溝
２３　　ｐ＋型半導体領域
２５　　バリア膜
２７　　Ａｌ膜
２９　　ポリイミド樹脂膜
３１ｓ　　開口部
３５　　積層膜（ドレイン電極）
２０１　基板
２０１ａ　　ｐ型単結晶シリコン基板
２０１ｂ　　ｐ型単結晶シリコン層
２２５　　バリア膜
３２５　　ＴｉＷ膜
Ｂａ　　ベース
Ｃ１　　容量
ＣＡ　　チップ領域
ＣＰ　　チャージポンプ回路
ＣＳ　　セルサイズ
Ｃｏ　　コレクタ
ＤＥ　　ドレイン電極
Ｅｍ　　エミッタ
Ｇ　　ゲート部
ＧＥ　　ゲート電極
ＧＮＤ　　接地電位
ＩＡＰ部、ＶＤＳ部　　測定端子
Ｌ　　インダクタンス
Ｐ　　多結晶シリコン膜パターン
ＰＢ　　ｎｐｎ型寄生バイポーラトランジスタ
Ｑ１　　ｎチャネル型パワーＭＩＳＦＥＴ
Ｑ２　　ｎチャネル型パワーＭＩＳＦＥＴ
Ｑ３　　ｐチャネル型パワーＭＩＳＦＥＴ
Ｑｎ　　ｎチャネル型パワーＭＩＳＦＥＴ
Ｒ１　　レジスト膜
Ｒ２　　レジスト膜
Ｒｅ　　抵抗
Ｒｇ、Ｒｇｓ　　抵抗
ＳＥ　　ソース電極
Ｔ１〜Ｔ８　　外部端子
ＶＧＳ　　ゲート電位
Ｖｃｃ　　電源電位
Ｖｉｎ　　入力電位
Ｖｏｕｔ　　出力電位
ｔａ　　アバランシェ期間
ΦＢ　　バリアハイト
【図１】
2004055803.tif 000003
【図２】
2004055803.tif 000004
【図３】
2004055803.tif 000005
【図４】
2004055803.tif 000006
【図５】
2004055803.tif 000007
【図６】
2004055803.tif 000008
【図７】
2004055803.tif 000009
【図８】
2004055803.tif 000010
【図９】
2004055803.tif 000011
【図１０】
2004055803.tif 000012
【図１１】
2004055803.tif 000013
【図１２】
2004055803.tif 000014
【図１３】
2004055803.tif 000015
【図１４】
2004055803.tif 000016
【図１５】
2004055803.tif 000017
【図１６】
2004055803.tif 000018
【図１７】
2004055803.tif 000019
【図１８】
2004055803.tif 000020
【図１９】
2004055803.tif 000021
【図２０】
2004055803.tif 000022
【図２１】
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【図２２】
2004055803.tif 000024
【図２３】
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【図２４】
2004055803.tif 000026
【図２５】
2004055803.tif 000027
【図２６】
2004055803.tif 000028
【図２７】
2004055803.tif 000029
【図２８】
2004055803.tif 000030
【図２９】
2004055803.tif 000031
【図３０】
2004055803.tif 000032
【図３１】
2004055803.tif 000033
【図３２】
2004055803.tif 000034
【図３３】
2004055803.tif 000035
【図３４】
2004055803.tif 000036
【図３５】
2004055803.tif 000037
【図３６】
2004055803.tif 000038
【図３７】
2004055803.tif 000039
【図３８】
2004055803.tif 000040