(57)【要約】【課題】微細なゲート電極を歩留まりよく形成しうる半導体装置の製造方法を提供する。【解決手段】シリコン基板１０上に、ポリシリコン膜２６を形成する工程と、ポリシリコン膜２６の表面の自然酸化膜２８を除去する工程と、自然酸化膜２８が除去されたポリシリコン膜２６の表面に、均質なケミカル酸化膜３０を形成する工程と、ケミカル酸化膜３０が形成されたポリシリコン膜２６上に、ハードマスクとして用いるシリコン酸化膜３２を形成する工程と、シリコン酸化膜３２をマスクとしてポリシリコン膜２６をエッチングすることにより、ポリシリコン膜２６からなるゲート電極１６を形成する工程とを有する。【選択図】      図２
2004152862.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、
前記導電膜の表面の自然酸化膜を除去する工程と、
前記自然酸化膜が除去された前記導電膜の表面に、酸化膜を形成する工程と、
前記導電膜の表面に形成された前記酸化膜上に、ハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、ゲート絶縁膜を介してシリコン系半導体材料からなる導電膜を形成する工程と、
前記半導体基板を大気に曝露する工程と、
前記導電膜の表面に形成された自然酸化膜を除去する工程と、
前記自然酸化膜が除去された前記導電膜の表面に、酸化膜を形成する工程と、
前記導電膜の表面に形成された前記酸化膜上に、ハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記ハードマスクを形成する工程の後に、前記ハードマスクをマスクとして前記酸化膜をエッチングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記酸化膜を形成する工程では、酸化性の薬液を用いて前記導電膜の表面を酸化することにより、前記導電膜の表面に前記酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記酸化性の薬液は、塩酸過水、硫酸過水、オゾン水、又は硝酸である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記酸化膜を形成する工程では、酸素プラズマに前記導電膜の表面を曝露して前記導電膜の表面を酸化することにより、前記導電膜の表面に前記酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記自然酸化膜を除去する工程では、弗酸処理により前記自然酸化膜を除去する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記自然酸化膜を除去する工程の前に、前記導電膜の表面に付着した異物を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、
前記導電膜表面を大気に曝露することなく前記導電膜上に、ハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、
前記導電膜表面を大気に曝露せずに、前記導電膜の表面に、酸化膜を形成する工程と、
前記導電膜の表面に形成された前記酸化膜上に、ハードマスクとなる膜を形成する工程と、
前記ハードマスクとなる膜上にレジスト膜を形成し、波長２００ｎｍ以下の露光光を用いて、露光及び現像をして、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ハードマスクとなる膜をパターニングすることにより、ハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、微細なゲート電極を形成しうる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、超ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の高速化、高集積化に伴い、ゲート長さの微細化、寄生容量の低減が要請されている。かかる要請に応えるため、フォトリソグラフィに用いられる露光光としてＡｒＦエキシマレーザのような短波長のものが用いられるようになっており、これに合わせて、短波長の露光光に対応する微細パターン露光用のフォトレジスト材料が開発されている。
【０００３】
しかしながら、ＡｒＦエキシマレーザを露光光源とする場合に用いられるフォトレジスト材料には、プラズマエッチングに対する耐性に乏しいという難点が存在していた。このため、微細なゲート電極をパターニングする際には、微細パターン露光用のレジストとともに、酸化膜や窒化膜等からなるハードマスクが併用されていた（例えば非特許文献１を参照）。
【０００４】
【非特許文献１】
Ｗｅｉ  Ｗ．  Ｌｅｅ  ｅｔ  ａｌ．，  “ＦＡＢＲＩＣＡＴＩＯＮ  ＯＦ  ０．０６  μｍ  ＰＯＬＹ−Ｓｉ  ＧＡＴＥ  ＵＳＩＮＧ  ＤＵＶ  ＬＩＴＨＯＧＲＡＰＨＹ  ＷＩＴＨ  Ａ  ＤＥＳＩＧＮＥＤ  ＳｉｘＯｙＨｚ  ＦＩＬＭ  ＡＳ  ＡＮ  ＡＲＣ  ＡＮＤ  ＨＡＲＤＭＡＳＫ”ＩＥＥＥ  １９９７  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐ．１３１
【０００５】
【発明が解決しようとする課題】
しかしながら、ハードマスクを用いてゲート電極のパターニングを行う上記従来の半導体装置の製造方法では、例えば線幅〜５０ｎｍと非常に微細なゲート電極をエッチングする際、エッチングレートがばらつく等の難点があった。このため、微細なゲート電極を歩留まりよく形成することが困難であった。
【０００６】
本発明の目的は、微細なゲート電極を歩留まりよく形成しうる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、前記導電膜の表面の自然酸化膜を除去する工程と、前記自然酸化膜が除去された前記導電膜の表面に、酸化膜を形成する工程と、前記導電膜の表面に形成された前記酸化膜上に、ハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【０００８】
また、上記目的は、半導体基板上に、ゲート絶縁膜を介してシリコン系半導体材料からなる導電膜を形成する工程と、前記半導体基板を大気に曝露する工程と、前記導電膜の表面に形成された自然酸化膜を除去する工程と、前記自然酸化膜が除去された前記導電膜の表面に、酸化膜を形成する工程と、前記導電膜の表面に形成された前記酸化膜上に、ハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【０００９】
また、上記目的は、半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、前記導電膜表面を大気に曝露することなく前記導電膜上にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜からなるゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１０】
また、上記目的は、半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、前記導電膜表面を大気に曝露せずに、前記導電膜の表面に、酸化膜を形成する工程と、前記導電膜の表面に形成された前記酸化膜上に、ハードマスクとなる膜を形成する工程と、前記ハードマスクとなる膜上にレジスト膜を形成し、波長２００ｎｍ以下の露光光を用いて、露光及び現像をして、レジストパターンを形成する工程と、前記レジストパターンをマスクとして前記ハードマスクとなる膜をパターニングすることにより、ハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１１】
【発明の実施の形態】
［本発明の原理］
上述の通り、ハードマスクを用いてゲート電極のパターニングを行う場合、ゲート電極形成予定領域以外の領域に、ゲート電極材料の残渣が発生することがあった。この原因について、本願発明者が鋭意検討を重ねた結果、ゲート電極材料の残渣は、以下のメカニズムにより発生することが初めて明らかとなった。
【００１２】
本願発明者が明らかにした残渣が発生するメカニズムについて、図１に示すゲート電極の製造工程に沿って説明する。
【００１３】
まず、シリコン基板１００上に、ゲート絶縁膜１０２を介して、例えば減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により、ポリシリコン膜１０４を形成する（図１（ａ）を参照）。ここでのポリシリコン膜１０４の成膜には、通常、バッチ式の成膜装置が用いられ、複数のシリコン基板１００上にポリシリコン膜１０４の成膜が同時に行われる。
【００１４】
ポリシリコン膜１０４の成膜後、バッチ式の成膜装置の成膜室内は大気に解放され、ポリシリコン膜１０４表面は大気に曝露される。この結果、ポリシリコン膜１０４表面に、不均質な自然酸化膜１０６が形成される（図１（ｂ）を参照）。
【００１５】
次いで、ポリシリコン膜１０４上に、例えばＣＶＤ法により、ハードマスクとして用いるシリコン窒化膜１０８を形成する。ここで、従来のゲート電極の形成方法では、ポリシリコン膜１０４表面に形成された自然酸化膜１０６を除去することを目的とする特段の処理は行われていなかった。このため、ハードマスクとして用いるシリコン窒化膜１０８とポリシリコン膜１０４との界面には、不均質な自然酸化膜１０６が残存することとなる。
【００１６】
次いで、シリコン窒化膜１０８上にレジスト膜１１０を形成し、ゲート電極形成予定領域上にレジスト膜１１０を残存させる（図１（ｃ）を参照）。
【００１７】
次いで、レジスト膜１１０をマスクとして、シリコン窒化膜１０８をエッチングする。このとき、エッチングによりシリコン窒化膜１０８が除去された領域に露出したポリシリコン膜１０４表面には、不均質な自然酸化膜１０６が残存している（図１（ｄ）を参照）。
【００１８】
次いで、レジスト膜２４及びシリコン窒化膜１０８をマスクとして、ドライエッチングによりポリシリコン膜２６をパターニングし、ポリシリコン膜１０４からなるゲート電極１１２を形成する。
【００１９】
ゲート電極１１２を形成するためのポリシリコン膜２６のエッチングは、酸化シリコンに対するシリコンの選択比が十分大きい条件で行われる。一方、ポリシリコン膜１０４表面には、不均質な自然酸化膜１０６が形成されている。この自然酸化膜１０６は、ゲート電極１１２を形成する際に、ポリシリコン膜１０４表面の自然酸化膜１０６がエッチングに対するマスクとなる。この結果、エッチングすべきポリシリコン膜１０４が均一にエッチングされずに、ゲート電極形成予定領域以外の領域にも、ポリシリコン膜１０４が残存してしまうこととなる（図１（ｅ）を参照）。
【００２０】
このように、従来のゲート電極の形成方法では、ポリシリコン膜１０４表面に形成されている不均質な自然酸化膜１０６の存在により、ゲート電極形成予定領域以外の領域にもポリシリコン膜１０４が残存していた。
【００２１】
したがって、ゲート電極のパターニング前に、ポリシリコン膜１０４表面に形成された不均質な自然酸化膜１０６を除去することにより、ゲート電極形成予定領域以外の領域にポリシリコン膜１０４が残存することを抑制すること可能となるといえる。
【００２２】
或いは、ポリシリコン膜１０４の成膜後、その表面の酸化を抑制し、自然酸化膜１０６の形成を抑制することにより、ゲート電極形成予定領域以外の領域にポリシリコン膜１０４が残存することを抑制すること可能となるといえる。
【００２３】
本発明は、上述した知見に基づきなされたものであり、以下、第１実施形態及び第２実施形態において本発明について詳述する。
【００２４】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図２乃至図６を用いて説明する。図２乃至図６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２５】
本実施形態による半導体装置の製造方法では、ゲート電極にパターニングするポリシリコン膜の表面に形成された自然酸化膜を除去し、自然酸化膜に代えて均質なケミカル酸化膜を形成することで、ポリシリコン膜の残渣の発生を抑制し、微細なゲート電極の形成を可能とするものである。
【００２６】
まず、シリコン基板１０に、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、シリコン基板１０内に埋め込まれた素子分離膜１２を形成し、シリコン基板１０に素子領域を画定する。なお、通常のＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により素子分離膜１２を形成し、シリコン基板１０に素子領域を画定してもよい。
【００２７】
次いで、素子分離膜１２が形成されたシリコン基板１０を熱酸化し、素子分離膜１２により画定されたシリコン基板１０の素子領域上に、例えば膜厚１．２ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する（図２（ａ）を参照）。
【００２８】
次いで、例えば減圧ＣＶＤ法により、ゲート絶縁膜１４上に、例えば膜厚１１０ｎｍのポリシリコン膜２６を形成する（図２（ｂ）を参照）。ポリシリコン膜２６は、ゲート電極１６を形成するためのものである。ポリシリコン膜２６の成膜条件は、例えば、原料ガスとしてＳｉＨ４を用い、減圧ＣＶＤ縦型炉内の圧力を０．１〜０．４Ｔｏｒｒ、温度を５９０〜６４０℃、ＳｉＨ４の流量を２００〜４００ｓｃｃｍとすることができる。
【００２９】
ポリシリコン膜２６を成膜した後、成膜装置の成膜室内は、大気に解放される。このため、ポリシリコン膜２６表面が大気に曝露されることとなり、ポリシリコン膜２６表面には、不均質な自然酸化膜２８が形成される（図２（ｃ）を参照）。
【００３０】
次いで、自然酸化膜２８が形成されたポリシリコン膜表面に対して、以下に述べるように、ＳＣ−１処理、ＤＨＦ処理、及びＳＣ−２処理を連続的に行う。ＳＣ−１処理とは、アンモニア過水（ＡＰＭ、Ａｍｍｏｎｉａ／Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ：ＮＨ４ＯＨ／Ｈ２Ｏ２の混合液）を用いた洗浄処理を意味する。また、ＤＨＦ処理とは、希釈弗酸溶液を用いた洗浄処理を意味する。また、ＳＣ−２処理とは、塩酸過水（ＨＰＭ、Ｈｙｄｒｏｃｈｌｏｒｉｃ  Ａｃｉｄ／Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ／Ｗａｔｅｒ  Ｍｉｘｔｕｒｅ：ＨＣｌ／Ｈ２Ｏ２／Ｈ２Ｏの混合液）を用いた洗浄処理を意味する。
【００３１】
まず、自然酸化膜２８が形成されたポリシリコン膜２６表面に対して、ＳＣ−１処理を行うことにより、ポリシリコン膜２６表面に付着しているパーティクル等の異物を除去する。
【００３２】
次いで、ＳＣ−１処理後のポリシリコン膜２６表面に対して、ＤＨＦ処理を行うことにより、ポリシリコン膜２６表面に形成されている自然酸化膜２８を除去する（図３（ａ）を参照）。
【００３３】
次いで、自然酸化膜２８を除去したポリシリコン膜２６表面をＳＣ−２処理することにより、ポリシリコン膜２６表面に、化学的に均質な酸化膜であるケミカル酸化膜３０を形成する（図３（ｂ）を参照）。形成するケミカル酸化膜３０の膜厚は、処理時間等の条件を適宜設定することにより、例えば２ｎｍ程度とする。
【００３４】
こうして、ＳＣ−１処理、ＤＨＦ処理、及びＳＣ−２処理の一連の処理により、ポリシリコン膜２６表面の自然酸化膜２８が除去され、自然酸化膜２８と比較して均質なケミカル酸化膜３０が形成される。
【００３５】
次いで、表面にケミカル酸化膜３０が形成されたポリシリコン膜２６上に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのシリコン酸化膜３２を形成する（図３（ｃ）を参照）。シリコン酸化膜３２は、ゲート電極１６をエッチングにより形成する際のハードマスクとして用いるものである。シリコン酸化膜３２の成膜条件は、例えば、原料ガスとしてＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用い、減圧ＣＶＤ縦型炉内の圧力を０．１〜０．４Ｔｏｒｒ、温度を５７０〜６４０℃、ＴＥＯＳの流量を２００〜４００ｓｃｃｍ、Ｏ２の流量を２〜３０ｓｃｃｍとすることができる。なお、ゲート電極１６をエッチングにより形成する際のハードマスクとして、シリコン酸化膜３２の代わりに、シリコン窒化膜或いはシリコン酸窒化膜を形成してもよい。
【００３６】
次いで、例えばスピンコート法によりシリコン酸化膜３２上にレジスト膜２４を形成し、フォトリソグラフィ技術を用いてゲート電極形成予定領域上にレジスト膜３４を残存させる（図４（ａ）を参照）。
【００３７】
次いで、例えばＲＩＥ法により、レジスト膜３４をマスクとして、ハードマスクとして用いるシリコン酸化膜３２を所定の形状にパターニングする（図４（ｂ）を参照）。シリコン酸化膜３２のエッチング条件は、例えば、エッチングガスとしてＣＦ４を用い、ガス圧を〜２０ｍＴｏｒｒ、ＲＦパワー２００〜４００Ｗ、ＣＦ４の流量を５０〜２００ｓｃｃｍとすることができる。
【００３８】
シリコン酸化膜３２のエッチングの際には、化学的に均質なケミカル酸化膜３０も、シリコン酸化膜３２とともにエッチングされ、不均質な自然酸化膜のようにポリシリコン膜２６表面に残存することはない。
【００３９】
なお、ハードマスクとしてシリコン酸化膜３２の代わりにシリコン窒化膜或いはシリコン酸窒化膜を形成した場合には、エッチングによりハードマスクとして用いるシリコン窒化膜或いはシリコン酸窒化膜をパターニングした後、エッチング条件を変えて、パターニングしたシリコン窒化膜をマスクとして、ケミカル酸化膜３０をエッチング除去する。
【００４０】
次いで、例えばＲＩＥ法により、レジスト膜３４及びシリコン酸化膜３２をマスクとして、ポリシリコン膜２６をパターニングし、ポリシリコン膜２６からなるゲート電極１６を形成する（図４（ｃ）を参照）。ポリシリコン膜２６のエッチング条件は、例えば、エッチングガスとしてＣＦ４を用い、ガス圧を〜２０ｍＴｏｒｒ、ＲＦパワー２００〜４００Ｗ、ＣＦ４の流量を５０〜２００ｓｃｃｍとすることができる。
【００４１】
本実施形態による半導体装置の製造方法では、従来技術とは異なり、ポリシリコン膜２６表面に形成された自然酸化膜２８が残存していないので、エッチングすべき領域のポリシリコン膜２６が自然酸化膜によりマスクされることはなく、安定したエッチングレートでポリシリコン膜２６をパターニングすることができる。これにより、ゲート電極形成予定領域以外の領域にポリシリコン膜２６が残存するのを抑制することができ、微細なゲート電極１６を形成することができる。
【００４２】
こうして、ゲート電極形成予定領域以外の領域にポリシリコン膜２６が残存するのを抑制してポリシリコン膜２６をパターニングすることによりゲート電極１６を形成した後、マスクとして用いたレジスト膜３４及びシリコン酸化膜３２を除去する。
【００４３】
次いで、ゲート電極１６をマスクとしてＡｓ（砒素）をイオン注入し、シリコン基板１０内に、ゲート電極１６に自己整合で、エクステンションソース／ドレインの浅い領域を構成するエクステンション領域２０ａとなる不純物ドープ領域３６ａを形成する（図５（ａ）を参照）。イオン注入の条件としては、例えば、イオンの加速エネルギーを〜５ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２とすることができる。
【００４４】
次いで、全面に、例えば減圧ＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜３８を形成する（図５（ｂ）を参照）。シリコン窒化膜３８の成膜条件は、例えば、原料ガスとしてＤＣＳ（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）、ＮＨ３を用い、減圧ＣＶＤ縦型炉内の圧力を０．１〜０．４Ｔｏｒｒ、温度を６５０〜７５０℃、ＤＣＳの流量を５０〜２００ｓｃｃｍ、ＮＨ３の流量を２００〜１０００ｓｃｃｍとすることができる。
【００４５】
次いで、例えばＲＩＥ法によりシリコン窒化膜３８を異方性エッチングする。これにより、ゲート電極１６の側壁に、シリコン窒化膜３８からなるサイドウォール絶縁膜１８が形成される（図５（ｃ）を参照）。
【００４６】
次いで、ゲート電極１６及びサイドウォール絶縁膜１８をマスクとして、Ｐ（燐）をイオン注入し、エクステンションソース／ドレインの深い領域を構成する不純物拡散領域２０ｂとなる不純物ドープ領域３６ｂを形成する（図６（ａ）を参照）。イオン注入の条件は、例えば、イオンの加速エネルギーを〜８ｋｅＶ、ドーズ量を〜１×１０１６ｃｍ−２とすることができる。
【００４７】
次いで、例えばＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による熱処理を行い、不純物ドープ領域３６ａ、３６ｂ中のドーパント不純物を活性化する。ＲＴＡ法による熱処理の条件は、例えば、窒素雰囲気下、加熱温度を１０００℃、加熱時間を５秒間とすることができる。こうして、不純物ドープ領域３６ａ、３６ｂ中のドーパント不純物を活性化することにより、エクステンション領域２０ａ、不純物拡散領域２０ｂがそれぞれ形成され、エクステンション領域２０ａと不純物拡散領域２０ｂとから構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層２２が形成される。
【００４８】
次いで、通常のサリサイドプロセスにより、ゲート電極１６上及びソース／ドレイン拡散層２２上にのみ、低抵抗のＣｏＳｉ２膜２４ａ、２４ｂをそれぞれ選択的に形成する（図６（ｂ）を参照）。
【００４９】
こうして、ＭＩＳトランジスタが製造される。
【００５０】
このように、本実施形態によれば、ゲート電極１６となるポリシリコン膜２６表面に形成される不均質な自然酸化膜２８を除去してポリシリコン膜２６表面に均質な酸化膜であるケミカル酸化膜３０を形成するので、ポリシリコン膜２６がゲート電極形成予定領域以外の領域にまで残存するのを抑制することができ、例えば線幅が〜５０ｎｍのような非常に微細なゲート電極１６を歩留まりよく形成することが可能となる。
【００５１】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図７を用いて説明する。図７は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００５２】
本実施形態による半導体装置の製造方法は、ゲート電極にパターニングするポリシリコン膜の成膜後、その表面の不均一な酸化を抑制し、自然酸化膜の形成を抑制することで、ポリシリコン膜の残渣の発生を抑制し、微細なゲート電極の形成を可能とするものである。
【００５３】
ポリシリコン膜２６の成膜に例えばバッチ式の成膜装置を用いた場合、第１実施形態による場合のように成膜装置の成膜室内を大気解放し、ポリシリコン膜２６が形成されたシリコン基板１０を成膜室内から搬出するする必要があった。これに対し、本実施形態による半導体装置の製造方法では、例えば枚葉式の成膜装置を用いて、ポリシリコン膜２６の成膜とハードマスクとして用いるシリコン酸化膜３２の成膜との間に大気解放を行わずに、ポリシリコン膜２６とシリコン酸化膜３２を同一の成膜装置により連続的に形成する。こうして、成膜後のポリシリコン膜２６表面の酸化を抑制し、その表面に不均質な自然酸化膜２８が形成するのを抑制する。
【００５４】
まず、第１実施形態による場合と同様にして素子領域が画定されたシリコン基板１０のゲート絶縁膜１４上に、例えば枚葉式の成膜装置を用いて、例えば減圧ＣＶＤ法によりポリシリコン膜２６を形成する（図７（ａ）を参照）。
【００５５】
ポリシリコン膜２６を成膜した後、成膜装置の成膜室内を大気に解放せずに同一の成膜装置を用いて、ポリシリコン膜２６上に、例えばＣＶＤ法によりシリコン酸化膜３２を形成する（図７（ｂ）を参照）。このように、ポリシリコン膜２６の成膜とシリコン酸化膜３２の成膜との間にポリシリコン膜２６表面が大気に曝露されず、ポリシリコン膜２６とシリコン酸化膜３２とが同一成膜装置の成膜室内で形成されるので、不均質な自然酸化膜２８の形成を抑制することができる。
【００５６】
次いで、第１実施形態による場合と同様に、例えばスピンコート法によりシリコン酸化膜３２上にレジスト膜２４を形成し、フォトリソグラフィ技術を用いてゲート電極形成予定領域上にレジスト膜３４を残存させる。レジスト膜２４の露光には、例えば波長２００ｎｍ以下の露光光を用いる。
【００５７】
次いで、例えばＲＩＥ法により、レジスト膜３４をマスクとして、ハードマスクとして用いるシリコン酸化膜３２を所定の形状にパターニングする。
【００５８】
以後、第１実施形態による場合と同様にして、ゲート電極１４のパターニング、ソース／ドレイン拡散層２２の形成等を行い、ＭＩＳトランジスタの製造を終了する。
【００５９】
このように、本実施形態によれば、ポリシリコン膜２６を形成した後、ポリシリコン膜２６表面を大気に曝露することなくポリシリコン膜２６上にシリコン酸化膜３２を形成することにより、ポリシリコン膜２６表面に不均質な自然酸化膜２８が形成するのを抑制するので、ポリシリコン膜２６がゲート電極形成予定領域以外の領域にまで残存するのを抑制することができ、例えば線幅が〜５０ｎｍのような非常に微細なゲート電極１６を歩留まりよく形成することが可能となる。
【００６０】
なお、本実施形態では、同一成膜装置を用いてポリシリコン膜２６及びシリコン酸化膜３２を形成したが、それぞれの成膜に別個独立の成膜装置を用い、一の成膜装置の成膜室内でポリシリコン膜２６を成膜した後、シリコン基板１０を大気に曝露することなく他の成膜装置の成膜室に搬送してシリコン酸化膜３２を成膜してもよい。
【００６１】
また、本実施形態では、ポリシリコン膜２６の成膜後にポリシリコン膜２６表面を酸化することなくシリコン酸化膜３２を形成したが、ポリシリコン膜２６表面を均質に酸化した後に、シリコン酸化膜３２を成膜してもよい。この場合、ポリシリコン膜２６の成膜後、ポリシリコン膜２６表面を大気に曝露せずに、例えば第１実施形態による場合と同様の酸化処理を用いてポリシリコン膜２６表面を均質に酸化する。
【００６２】
［変形実施形態］
本発明の上記実施形態に限らず、種々の変形が可能である。
【００６３】
例えば、上記実施形態では、ゲート電極１６を形成するための導電膜としてポリシリコン膜２６を用いたが、ゲート電極１６を形成するための導電膜はこれに限定されるものではなく、ゲート電極１６を形成するための導電膜として、大気曝露により表面に不均質な自然酸化膜が形成されるようなシリコン系半導体材料からなる導電膜を用いることができる。シリコン系半導体材料としては、ポリシリコンのほか、アモルファスシリコン、シリコンゲルマニウム等を用いることができる。また、ゲート電極１６にパターニングされる膜には予め不純物がドープされていてもよいし、これらの材料により形成された膜にイオン注入法等を用いて不純物をドープしたものであってもよい。
【００６４】
また、上記実施形態では、ポリシリコン膜２６のみからなるゲート電極１６を形成したが、ポリシリコン膜２６等のシリコン系半導体材料からなる導電膜を含むゲート電極であれば、これに限定されるものではない。
【００６５】
また、上記実施形態では、ケミカル酸化膜３０を形成するために、ＳＣ−２処理、すなわちＨＰＭを用いた酸化処理を行ったが、ケミカル酸化膜３０の形成に用いる薬液は、酸化性の薬液であればＨＰＭに限定されるものではない。例えば、ポリシリコン膜２６表面に対して、硫酸過水（ＳＰＭ、Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ／Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ：Ｈ２ＳＯ４／Ｈ２Ｏ２の混合液）、オゾン水、硝酸等の酸化性の薬液を用いた酸化処理により、ポリシリコン膜２６表面に、化学的に均質な酸化膜であるケミカル酸化膜３０を形成してもよい。
【００６６】
また上記実施形態では、ケミカル酸化膜３０を形成したが、ケミカル酸化膜３０のように均質な酸化膜であればこれに限定されるものではない。例えば、ケミカル酸化膜３０に代えて、酸素プラズマによるアッシング処理を用いてポリシリコン膜２６表面に酸化膜を形成してもよい。
【００６７】
また、上記実施形態では、ポリシリコン膜２６表面にケミカル酸化膜３０を形成する前に、ポリシリコン膜２６表面に付着したパーティクル等の異物をＳＣ−１処理により除去したが、異物の除去方法はこれに限定されるものではない。例えば、ブラシスクラバーやジェットスクラバーを用いて、ポリシリコン膜２６表面に付着した異物を除去してもよい。また、ＤＨＦとオゾン水との混合液により、ポリシリコン膜２６表面に付着した異物を除去してもよい。
【００６８】
また、上記実施形態では、ケミカル酸化膜２６表面にケミカル酸化膜を形成する前に、ポリシリコン膜２６表面に形成された自然酸化膜２８をＤＨＦ処理により除去したが、自然酸化膜２８の除去方法はこれに限定されるものではない。例えば、ＣＦ４とＯ２とＮ２との混合ガスのプラズマにより、自然酸化膜２８を除去しつつ、ポリシリコン膜２６表面を均質に酸化してもよい。この場合、例えば、ＣＦ４、Ｏ２、Ｎ２ガスの流量をそれぞれ３５ｓｃｃｍ、５００ｓｃｃｍ、５０ｓｃｃｍとし、４００Ｗのパワーで１２０秒間のプラズマ処理を行う。
【００６９】
また、上記実施形態では、Ｎ型トランジスタを製造する場合について説明したが、Ｐ型トランジスタを製造する場合にも本発明を適用することができる。
【００７０】
（付記１）  半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、前記導電膜の表面の自然酸化膜を除去する工程と、前記自然酸化膜が除去された前記導電膜の表面に、酸化膜を形成する工程と、前記導電膜の表面に形成された前記酸化膜上に、ハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００７１】
（付記２）  半導体基板上に、ゲート絶縁膜を介してシリコン系半導体材料からなる導電膜を形成する工程と、前記半導体基板を大気に曝露する工程と、前記導電膜の表面に形成された自然酸化膜を除去する工程と、前記自然酸化膜が除去された前記導電膜の表面に、酸化膜を形成する工程と、前記導電膜の表面に形成された前記酸化膜上に、ハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００７２】
（付記３）  付記１又は２記載の半導体装置の製造方法において、前記ハードマスクを形成する工程の後に、前記ハードマスクをマスクとして前記酸化膜をエッチングする工程を更に有することを特徴とする半導体装置の製造方法。
【００７３】
（付記４）  付記１乃至３のいずれかに記載の半導体装置の製造方法において、前記酸化膜を形成する工程では、酸化性の薬液を用いて前記導電膜の表面を酸化することにより、前記導電膜の表面に前記酸化膜を形成することを特徴とする半導体装置の製造方法。
【００７４】
（付記５）  付記４記載の半導体装置の製造方法において、前記酸化性の薬液は、塩酸過水、硫酸過水、オゾン水、又は硝酸であることを特徴とする半導体装置の製造方法。
【００７５】
（付記６）  付記１乃至３のいずれかに記載の半導体装置の製造方法において、前記酸化膜を形成する工程では、酸素プラズマに前記導電膜の表面を曝露して前記導電膜の表面を酸化することにより、前記導電膜の表面に前記酸化膜を形成することを特徴とする半導体装置の製造方法。
【００７６】
（付記７）  付記１乃至６のいずれかに記載の半導体装置の製造方法において、前記自然酸化膜を除去する工程では、弗酸処理により前記自然酸化膜を除去することを特徴とする半導体装置の製造方法。
【００７７】
（付記８）  付記１乃至７のいずれかに記載の半導体装置の製造方法において、前記自然酸化膜を除去する工程の前に、前記導電膜の表面に付着した異物を除去する工程を更に有することを特徴とする半導体装置の製造方法。
【００７８】
（付記９）  付記８記載の半導体装置の製造方法において、前記異物を除去する工程では、アンモニア過水を用いて前記導電膜の表面を洗浄することにより、前記導電膜の表面に付着した前記異物を除去することを特徴とする半導体装置の製造方法。
【００７９】
（付記１０）  半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、前記導電膜表面を大気に曝露することなく前記導電膜上に、ハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００８０】
（付記１１）  半導体基板上に、シリコン系半導体材料からなる導電膜を形成する工程と、前記導電膜表面を大気に曝露せずに、前記導電膜の表面に、酸化膜を形成する工程と、前記導電膜の表面に形成された前記酸化膜上に、ハードマスクとなる膜を形成する工程と、前記ハードマスクとなる膜上にレジスト膜を形成し、波長２００ｎｍ以下の露光光を用いて、露光及び現像をして、レジストパターンを形成する工程と、前記レジストパターンをマスクとして前記ハードマスクとなる膜をパターニングすることにより、ハードマスクを形成する工程と、前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記導電膜を含むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００８１】
（付記１２）  付記１乃至１１のいずれかに記載の半導体装置の製造方法において、前記導電膜は、ポリシリコン膜、アモルファスシリコン膜、又はシリコンゲルマニウム膜であることを特徴とする半導体装置の製造方法。
【００８２】
【発明の効果】
以上の通り、本発明によれば、半導体基板上に、シリコン系半導体材料からなる導電膜を形成し、導電膜の表面の自然酸化膜を除去し、自然酸化膜が除去された導電膜の表面に酸化膜を形成し、導電膜の表面に形成された酸化膜上にハードマスクを形成し、ハードマスクをマスクとして導電膜をエッチングすることにより、導電膜を含むゲート電極を形成するので、ゲート電極材料としてシリコン系半導体材料を用いる場合に、ゲート電極形成時のゲート電極材料の残渣の発生を抑制し、微細なゲート電極を歩留まりよく形成することができる。
【００８３】
また、半導体基板上に、ゲート絶縁膜を介してシリコン系半導体材料からなる導電膜を形成し、半導体基板を大気に曝露し、導電膜の表面に形成された自然酸化膜を除去し、自然酸化膜が除去された導電膜の表面に酸化膜を形成し、導電膜の表面に形成された酸化膜上にハードマスクを形成し、ハードマスクをマスクとして前記導電膜をエッチングすることにより、導電膜を含むゲート電極を形成するので、ゲート電極材料としてシリコン系半導体材料を用いる場合に、ゲート電極形成時のゲート電極材料の残渣の発生を抑制し、微細なゲート電極を歩留まりよく形成することができる。
【００８４】
また、半導体基板上に、シリコン系半導体材料からなる導電膜を形成し、導電膜表面を大気に曝露することなく導電膜上にハードマスクを形成し、ハードマスクをマスクとして導電膜をエッチングすることにより、導電膜を含むゲート電極を形成するので、ゲート電極材料としてシリコン系半導体材料を用いる場合に、ゲート電極形成時のゲート電極材料の残渣の発生を抑制し、微細なゲート電極を歩留まりよく形成することができる。
【００８５】
また、半導体基板上に、シリコン系半導体材料からなる導電膜を形成し、導電膜表面を大気に曝露せずに、前記導電膜の表面に酸化膜を形成し、導電膜の表面に形成された酸化膜上にハードマスクとなる膜を形成し、ハードマスクとなる膜上にレジスト膜を形成し、波長２００ｎｍ以下の露光光を用いて、露光及び現像をして、レジストパターンを形成し、レジストパターンをマスクとしてハードマスクとなる膜をパターニングすることによりハードマスクを形成し、ハードマスクをマスクとして導電膜をエッチングすることにより、導電膜を含むゲート電極を形成するので、ゲート電極材料としてシリコン系半導体材料を用いる場合に、ゲート電極形成時のゲート電極材料の残渣の発生を抑制し、微細なゲート電極を歩留まりよく形成することができる。
【図面の簡単な説明】
【図１】ゲート電極の製造工程を示す工程断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…ゲート電極
１８…サイドウォール絶縁膜
２０ａ…エクステンション領域
２０ｂ…不純物拡散領域
２２…ソース／ドレイン拡散層
２４ａ、２４ｂ…ＣｏＳｉ２膜
２６…ポリシリコン膜
２８…自然酸化膜
３０…ケミカル酸化膜
３２…シリコン酸化膜
３４…レジスト膜
３６ａ、３６ｂ…不純物ドープ領域
１００…シリコン基板
１０２…ゲート絶縁膜
１０４…ポリシリコン膜
１０６…自然酸化膜
１０８…シリコン窒化膜
１１０…レジスト膜
１１２…ゲート電極
【図１】
2004152862.tif 000003
【図２】
2004152862.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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