(57)【要約】【課題】ドレインコンタクト及びソースコンタクトの導通不良を防止する。【解決手段】半導体基板２００表面のドレイン領域とビット線２１５との接続構造を、先ずドレイン領域と接続するコンタクト２０２ａを形成し、このコンタクト２０２ａとビット線２１５とを接続するヴィア２０２ａとを形成する。このように２段階に分けて形成することで、ゲート電極構造を有するワード線ＷＬ２を挟んで形成するソース線２０３及びソースコンタクト２０２ｂと同一工程で形成することができ、アスペクト比の低減による埋め込み特性が向上する。【選択図】  図１
2004152878.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に所定間隔を開けて形成された複数のゲート電極と、
前記半導体基板上において、前記ゲート電極間を埋めるように形成された第１の絶縁膜と、
複数の前記ゲート電極の間における所定の位置において、前記半導体基板の表面が露出するように前記第１の絶縁膜に開口され、導電材料で埋め込まれたコンタクトと、
複数の前記ゲート電極の間における前記コンタクトが形成されていない位置において、前記ゲート電極と平行に前記半導体基板の表面が露出するように前記第１の絶縁膜に開口され、導電材料で埋め込まれた第１の配線層と、
少なくとも前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記コンタクトの表面が露出するように前記第２の絶縁膜に開口され、導電材料で埋め込まれた第１のヴィアと、
前記第１の配線層の表面が露出するように前記第２の絶縁膜に開口され、導電材料で埋め込まれた第２のヴィアと、
前記第２の絶縁膜上に形成され、前記第１のヴィアを介して前記コンタクトと接続された第２の配線層と、
前記第２の絶縁膜上に形成され、前記第２のヴィアを介して前記第１の配線層と接続された第３の配線層と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の表面部分に形成されたソース領域及びドレイン領域と、
前記半導体基板上に形成された第１の絶縁膜と、
前記ドレイン領域の表面が露出するように前記第１の絶縁膜に開口され、導電材料で埋め込まれたドレインコンタクトと、
前記ソース領域の表面が露出するように前記第１の絶縁膜に開口され、導電材料で埋め込まれたソース線と、
少なくとも前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記ドレインコンタクトの表面が露出するように前記第２の絶縁膜に開口され、導電材料で埋め込まれた第１のヴィアと、
前記ソース線の表面が露出するように前記第２の絶縁膜に開口され、導電材料で埋め込まれた第２のヴィアと、
前記第２の絶縁膜上に形成され、前記第１のヴィアを介して前記ドレインコンタクトと接続された第１の配線層と、
前記第２の絶縁膜上に形成され、前記第２のヴィアを介して前記ソース線と接続された第２の配線層と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
前記第１及び第２のヴィアを埋める導電材料には、タングステンが含まれることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
半導体基板上に所定間隔を開けて複数のゲート電極を形成する工程と、
前記半導体基板上において、前記ゲート電極間を埋めるように第１の絶縁膜を形成する工程と、
複数の前記ゲート電極の間における所定の位置において、前記半導体基板の表面が露出するように前記第１の絶縁膜に開口し導電材料で埋め込んでコンタクトを形成する工程と、
複数の前記ゲート電極の間における前記コンタクトが形成されていない位置において、前記ゲート電極と平行に前記半導体基板の表面が露出するように前記第１の絶縁膜に開口して導電材料で埋め込んで第１の配線層を形成する工程と、
少なくとも前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記コンタクトの表面が露出するように前記第２の絶縁膜に開口し、導電材料で埋め込んで第１のヴィアを形成する工程と、
前記第１の配線層の表面が露出するように前記第２の絶縁膜に開口し、導電材料で埋め込んで第２のヴィアを形成する工程と、
前記第２の絶縁膜上において、前記第１のヴィアを介して前記コンタクトと接続する第２の配線層を形成する工程と、
前記第２の絶縁膜上において、前記第２のヴィアを介して前記第１の配線層と接続する第３の配線層を形成する工程と、
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体基板の表面部分にソース領域及びドレイン領域を形成する工程と、
前記半導体基板上に第１の絶縁膜を形成する工程と、
前記ドレイン領域の表面が露出するように前記第１の絶縁膜に開口し、導電材料で埋め込んでドレインコンタクトを形成する工程と、
前記ソース領域の表面が露出するように前記第１の絶縁膜に開口し、導電材料で埋め込んでソース線を形成する工程と、
少なくとも前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記ドレインコンタクトの表面が露出するように前記第２の絶縁膜に開口し、導電材料で埋め込んで第１のヴィアを形成する工程と、
前記ソース線の表面が露出するように前記第２の絶縁膜に開口し、導電材料で埋め込んで第２のヴィアを形成する工程と、
前記第２の絶縁膜上において、前記第１のヴィアを介して前記ドレインコンタクトと接続する第１の配線層を形成する工程と、
前記第２の絶縁膜上において、前記第２のヴィアを介して前記ソース線と接続する第２の配線層を形成する工程と、
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記第１及び第２のヴィアを埋める導電材料には、タングステンが含まれることを特徴とする請求項４又は５記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、例えばＮＯＲ型不揮発性半導体記憶装置等に好適な装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置として、ＮＯＲ型不揮発性半導体記憶装置の平面構造を図６に示す。シャロートレンチから成る素子分離領域ＳＴＩによって分離された、複数の素子領域ＥＲが図中左右方向に配置されている。各々の素子領域ＥＲを直交するように、ゲート電極の形状に加工された複数のワード線ＷＬ１が図中上下方向に配線されている。
【０００３】
２本のワード線ＷＬ１の間において、１つ置きに、半導体基板１００の表面部分に形成されたドレイン領域とビット線１１５とを接続するドレインコンタクト１０２ａが設けられており、このドレインコンタクト１０２ａはドレインコンタクト１０２ａを挟んで両側に配置されたセルに共通のものとなっている。
【０００４】
２本のワード線ＷＬ１の間において、ドレインコンタクト１０２ａが設けられていない他の１つ置きの位置には、半導体基板１００の表面部分に形成されたソース領域に接続した状態で、ワード線ＷＬ１と並行にソース線１０３が配線されている。ソース線１０３上には、ソース線１０３と、ビット線１１５と同層であって図示されていない他の配線層とを接続するソースコンタクト１０２ｂが設けられている。
【０００５】
図６におけるＡ−Ａ線に沿う縦断面を図４に、図６におけるＢ−Ｂ線に沿う縦断面を図５にそれぞれ示す。
【０００６】
図５に示されるように、半導体基板１００の表面部分において、素子分離領域ＳＴＩを形成することで、この素子分離領域ＳＴＩに挟まれた状態で複数の素子領域ＥＲが設けられる。各々の素子領域ＥＲを直交するようにその上部に、ワード線ＷＬ１が形成される。
【０００７】
このワード線ＷＬ１は、図４及び図５に示されたように半導体基板１００上にシリコン酸化膜１０１を介して形成され、第１層目のフローティングゲートとしての多結晶シリコン膜１０４及び第２層目のフローティングゲートとしての多結晶シリコン膜１０５、ＯＮＯ膜１０６、コントロールゲート電極としての多結晶シリコン層１０７及びタングステンシリコン（ＷＳｉ）層１０８、ゲート電極形状に加工するときのマスク材として設けられたＴＥＯＳ膜１０９を備えている。
【０００８】
このようなワード線ＷＬ１の側面に、サイドウォールとしてシリコン窒化膜１１０が形成される。そして、サイドウォール間を覆うようにシリコン窒化膜１１１が形成される。さらに、シリコン窒化膜１１１で覆われたサイドウォール間を埋め込むように、シリコン酸化膜１１２、１３１が堆積された後、ＣＭＰ法により平坦化される。
【０００９】
従来は、ドレインコンタクト１０２ａとソース線１０３とが別工程で形成され、先ずソース線１０３の形成が行われる。ワード線ＷＬ１の間に１つ置きの位置に、素子領域ＥＲ及び素子分離領域ＳＴＩと直交し、ワード線ＷＬ１と平行な方向に、シリコン酸化膜１０１、シリコン窒化膜１１１、シリコン酸化膜１１２及び１３１に対してＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）が行われて半導体基板１００のソース領域の表面が露出するように開口される。開口した箇所に、タングステン（Ｗ）等の金属膜１１４ｂが埋め込まれてソース線１０３が形成される。
【００１０】
この後、層間絶縁膜としてシリコン酸化膜１１３が形成されて平坦化される。ワード線ＷＬ１の間のうち、ソース線１０３が形成されていない箇所において、半導体基板１００の表面が露出するように、シリコン酸化膜１０１、シリコン窒化膜１１１、シリコン酸化膜１１２、１３１及び１１３に対してＲＩＥが行われてコンタクトホールが開口される。開口された箇所に、タングステン（Ｗ）等の金属膜１１４ａが埋め込まれてドレインコンタクト１０２ａが形成される。
【００１１】
さらに、ソース線１０３と、図示されていない配線層とを接続するために、シリコン酸化膜１１３にＲＩＥが行われてソース線１０３の表面が露出するようにコンタクトホールが開口される。このコンタクトホールを埋め込むように、タングステン等の金属膜１１６が堆積されてソースコンタクト１０２ｂが形成される。
【００１２】
このような従来のソース配線構造（ＬＩ：Ｌｏｃａｌ  ＩｎｔｅｒＣｏｎｎｅｃｔ）を有する半導体記憶装置を開示するものとして、例えば次のような文献が存在する。
【００１３】
【非特許文献１】
ＩＥＤＭ９８−９７５−９７８記載（Ｎｏｖｅｌ  ０．４４μｍ２  Ｔｉ−Ｓａｌｉｃｉｄｅ  ＳＴＩ  Ｃｅｌｌ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  ＮＯＲ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  ａｎｄ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｅｍｂｅｄｄｅｄ  Ａｐｐｌｉｃａｔｉｏｎ）。
【特許文献１】
特開平１０−３２６８９６号公報
【特許文献２】
特開平６−３３４１５６号公報
【特許文献３】
特開平７−７４３２６号公報
【特許文献４】
特開平１１−２６５９４７号公報
【特許文献５】
特開平２００２−７６１４７号公報
【特許文献６】
特開平９−１２９８５４号公報
【特許文献７】
特開平２００１−６８５７１号公報
【００１４】
【発明が解決しようとする課題】
しかし、上述した従来の半導体記憶装置には、次のような問題があった。ドレインコンタクト１０２ａの形成を、ソース線１０３を形成し、層間絶縁膜としてのシリコン酸化膜１１３を堆積した後に行っている。
【００１５】
このため、ソース線１０３の厚さと、層間絶縁膜としてのシリコン酸化膜１１１３の厚さとを合計した深さだけコンタクトホールを開口し、このコンタクトホールを金属膜１１４ａで埋め込まなければならない。このため、コンタクトホールのアスペクト比が高くなり、埋め込みが困難になりボイド等が発生して導通不良を起こす虞があった。
【００１６】
また、ソース線１０３を形成するためのＲＩＥによるパターニング工程と、ドレインコンタクト１０２ａを形成するためのコンタクトホールを開口する工程とを異なるフォトマスクを用いて行う必要があり、それぞれのパターニング加工をワード線ＷＬ１を基準に合わせて行わなければならない。特に、ソースコンタクト１０２ｂを形成するためのコンタクトホールの開口を、ソース線１０３及び接続先の配線層との両者と接続するように行う必要がある。この結果、ソースコンタクト１０２ｂがソース線１０３に対して間接的に合せるような工程となってしまい、ソース線１０３に対してズレが生じてパターニングされて導通不良を起こすという問題もあった。
【００１７】
本発明は上記事情に鑑み、ドレインコンタクト及びソースコンタクトの導通不良を防止することが可能な半導体記憶装置及びその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置は、
半導体基板と、
前記半導体基板上に所定間隔を開けて形成された複数のゲート電極と、
前記半導体基板上において、前記ゲート電極間を埋めるように形成された第１の絶縁膜と、
複数の前記ゲート電極の間における所定の位置において、前記半導体基板の表面が露出するように前記第１の絶縁膜に開口され、導電材料で埋め込まれたコンタクトと、
複数の前記ゲート電極の間における前記コンタクトが形成されていない位置において、前記ゲート電極と平行に前記半導体基板の表面が露出するように前記第１の絶縁膜に開口され、導電材料で埋め込まれた第１の配線層と、
少なくとも前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記コンタクトの表面が露出するように前記第２の絶縁膜に開口され、導電材料で埋め込まれた第１のヴィアと、
前記第１の配線層の表面が露出するように前記第２の絶縁膜に開口され、導電材料で埋め込まれた第２のヴィアと、
前記第２の絶縁膜上に形成され、前記第１のヴィアを介して前記コンタクトと接続された第２の配線層と、
前記第２の絶縁膜上に形成され、前記第２のヴィアを介して前記第１の配線層と接続された第３の配線層と、
を備えることを特徴とする。
【００１９】
また本発明の半導体記憶装置は、
半導体基板と、
前記半導体基板の表面部分に形成されたソース領域及びドレイン領域と、
前記半導体基板上に形成された第１の絶縁膜と、
前記ドレイン領域の表面が露出するように前記第１の絶縁膜に開口され、導電材料で埋め込まれたドレインコンタクトと、
前記ソース領域の表面が露出するように前記第１の絶縁膜に開口され、導電材料で埋め込まれたソース線と、
少なくとも前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記ドレインコンタクトの表面が露出するように前記第２の絶縁膜に開口され、導電材料で埋め込まれた第１のヴィアと、
前記ソース線の表面が露出するように前記第２の絶縁膜に開口され、導電材料で埋め込まれた第２のヴィアと、
前記第２の絶縁膜上に形成され、前記第１のヴィアを介して前記ドレインコンタクトと接続された第１の配線層と、
前記第２の絶縁膜上に形成され、前記第２のヴィアを介して前記ソース線と接続された第２の配線層と、
を備えることを特徴とする。
【００２０】
本発明の半導体記憶装置の製造方法は、
半導体基板上に所定間隔を開けて複数のゲート電極を形成する工程と、
前記半導体基板上において、前記ゲート電極間を埋めるように第１の絶縁膜を形成する工程と、
複数の前記ゲート電極の間における所定の位置において、前記半導体基板の表面が露出するように前記第１の絶縁膜に開口し導電材料で埋め込んでコンタクトを形成する工程と、
複数の前記ゲート電極の間における前記コンタクトが形成されていない位置において、前記ゲート電極と平行に前記半導体基板の表面が露出するように前記第１の絶縁膜に開口して導電材料で埋め込んで第１の配線層を形成する工程と、
少なくとも前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記コンタクトの表面が露出するように前記第２の絶縁膜に開口し、導電材料で埋め込んで第１のヴィアを形成する工程と、
前記第１の配線層の表面が露出するように前記第２の絶縁膜に開口し、導電材料で埋め込んで第２のヴィアを形成する工程と、
前記第２の絶縁膜上において、前記第１のヴィアを介して前記コンタクトと接続する第２の配線層を形成する工程と、
前記第２の絶縁膜上において、前記第２のヴィアを介して前記第１の配線層と接続する第３の配線層を形成する工程と、
を備えることを特徴とする。
【００２１】
また本発明の半導体記憶装置の製造方法は、
半導体基板の表面部分にソース領域及びドレイン領域を形成する工程と、
前記半導体基板上に第１の絶縁膜を形成する工程と、
前記ドレイン領域の表面が露出するように前記第１の絶縁膜に開口し、導電材料で埋め込んでドレインコンタクトを形成する工程と、
前記ソース領域の表面が露出するように前記第１の絶縁膜に開口し、導電材料で埋め込んでソース線を形成する工程と、
少なくとも前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記ドレインコンタクトの表面が露出するように前記第２の絶縁膜に開口し、導電材料で埋め込んで第１のヴィアを形成する工程と、
前記ソース線の表面が露出するように前記第２の絶縁膜に開口し、導電材料で埋め込んで第２のヴィアを形成する工程と、
前記第２の絶縁膜上において、前記第１のヴィアを介して前記ドレインコンタクトと接続する第１の配線層を形成する工程と、
前記第２の絶縁膜上において、前記第２のヴィアを介して前記ソース線と接続する第２の配線層を形成する工程と、
を備えることを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、ＮＯＲ型不揮発性半導体記憶装置を例にとり図面を参照して説明する。
【００２３】
本発明の実施の形態による半導体記憶装置の平面構造を図３に示す。シャロートレンチから成る素子分離領域ＳＴＩによって分離された、複数の素子領域ＥＲが図中左右方向に配置されている。各々の素子領域ＥＲと直交するように、ゲート電極の形状を有する複数のワード線ＷＬ２が図中上下方向に配線されている。
【００２４】
図３におけるＣ−Ｃ線に沿う縦断面を図１に、図３におけるＤ−Ｄ線に沿う縦断面を図２にそれぞれ示す。２本のワード線ＷＬ２の間において、１つ置きに、半導体基板２００の表面部分に形成されたドレイン領域とビット線２１５とを接続するドレインコンタクト２０２ａが設けられており、このドレインコンタクト２０２ａはドレインコンタクト２０２を挟んで両側に配置されたセルに共通のものとなっている。
【００２５】
ここでビット線２１５は、例えばバリアメタル層としてのＴｉ又はＴｉＮ層、金属配線層、さらにバリアメタル層としてのＴｉ又はＴｉＮ層を含む三層構造としてもよい。
【００２６】
ワード線ＷＬ２の間におけるドレインコンタクト２０２ａが設けられていない他の１つ置きの位置には、半導体基板２００の表面部分に形成されたソース領域と接続した状態でワード線ＷＬ２と並行にソース線２０３が配線されている。ソース線２０３上には、ソース線２０３と図示されていない配線層とを接続するソースコンタクト２０２ｂが設けられている。
【００２７】
図２に示されるように、半導体基板２００の表面部分において、素子分離領域ＳＴＩを形成することで、この素子分離領域ＳＴＩに挟まれた状態で複数の素子領域ＥＲが設けられる。各々の素子領域ＥＲを直交するようにその上部に、ワード線ＷＬ２が形成される。
【００２８】
ワード線ＷＬ２は、図１及び図２に示されたように半導体基板２００上にシリコン酸化膜２０１を介して形成され、第１層目のフローティングゲートとしての多結晶シリコン膜２０４及び第２層目のフローティングゲートとしての多結晶シリコン膜２０５、ＯＮＯ膜２０６、コントロールゲート電極としての多結晶シリコン層２０７及びタングステンシリコン（ＷＳｉ）層２０８、ゲート電極形状に加工するときのマスク材として設けられたＴＥＯＳ膜２０９を備えている。
【００２９】
先ず、半導体基板２００の表面上にシリコン酸化膜２０１が形成され、多結晶シリコン膜２０４、図示されていないシリコン窒化膜及びシリコン酸化膜が順に堆積される。シリコン酸化膜上にレジストが塗布され、光蝕刻法によりゲート電極のパターンに加工されたレジスト膜が形成され、これをマスクにしてＲＩＥ法によりシリコン酸化膜及びシリコン窒化膜がパターニング加工される。レジストが除去され、シリコン酸化膜をマスクにして多結晶シリコン膜２０４がパターニング加工される。
【００３０】
次に、多結晶シリコン膜２０４上のシリコン酸化膜をマスクに用いて、シリコン酸化膜２０１及び半導体基板２００の表面部分が加工され、半導体基板の表面部分にトレンチ溝ＳＴＩが形成される。この後、基板表面上及びトレンチ溝ＳＴＩの内壁上に熱酸化工程によりシリコン酸化膜が形成される。
【００３１】
ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）法によりトレンチ溝ＳＴＩの内部を埋め込むようにシリコン酸化膜が堆積され、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）法によりこのシリコン酸化膜が平坦化され、多結晶シリコン膜２０４上のシリコン酸化膜がなくなるまで削られる。次に、リン酸処理によりシリコン酸化膜上のシリコン窒化膜が除去される。
【００３２】
減圧ＣＶＤ法により、リンが添加された多結晶シリコン膜２０５が堆積され、ＲＩＥ法によりゲート電極の形状にパターニング加工される。
【００３３】
さらに、減圧ＣＶＤ法によりＯＮＯ膜２０６、リンが添加された多結晶シリコン膜２０７、ＷＳｉ膜２０８、シリコン酸化膜２０９が堆積される。シリコン酸化膜２０９上に、フォトリソグラフィ法によりゲート電極の形状を有するレジスト膜が形成され、これをマスクにしてシリコン酸化膜２０９がＲＩＥ法によりパターニング加工される。
【００３４】
このシリコン酸化膜２０９をマスクにして、ＷＳｉ膜２０８、多結晶シリコン膜２０７、ＯＮＯ膜２０６、多結晶シリコン膜２０５、多結晶シリコン膜２０４がＲＩＥ法によりパターニング加工される。このようにして得られたゲート電極形状を有するワード線Ｗ２の側壁に、シリコン酸化膜２３０が形成される。
【００３５】
次に、ゲート電極をマスクとして、イオン注入法により図示されていないソース領域及びドレイン領域を形成する領域にそれぞれ不純物が注入される。
【００３６】
減圧ＣＶＤ法によりシリコン窒化膜２１０が堆積され、ＲＩＥ法によりエッチングバックが行われてゲート電極の側面にサイドウォールが形成される。
【００３７】
シリコン窒化膜２１１が堆積され、さらにその上に常圧ＣＶＤ法によりシリコン酸化膜２１２が堆積され、ＣＭＰ法によりシリコン窒化膜２１１が露出するまで削られて平坦化される。プラズマＣＶＤ法によりシリコン酸化膜２３１が堆積される。
【００３８】
この後、ドレインコンタクト２０２ａとソース線２０３の形成が行われる。レジストが塗布され、フォトリソグラフィ法により同一フォトマスクを用いて、ドレインコンタクト２０２ａとソース線２０３とを形成する箇所が除去されたレジスト膜が形成される。このレジスト膜をマスクとして、ＲＩＥ法によりシリコン酸化膜２３１とシリコン酸化膜２１２が加工されて、ドレインコンタクト２０２ａとソース線２０３を形成する箇所が除去される。この後、レジスト膜が除去される。
【００３９】
シリコン窒化膜２１１に対し、ＲＩＥ法により半導体基板２００の表面が露出するまで加工が行われる。ＰＶＤ法により、チタン膜２１４ａ１及び２１４ｂ１、タングステン膜２１４ａ２及び２１４ｂ２が順に堆積されて、ドレインコンタクト２０２ａとソース線２０３とが埋め込まれる。ＣＭＰ法により、チタン膜及びタングステン膜が、シリコン酸化膜２３１の表面が露出するまで削られて平坦化が行われる。
【００４０】
シリコン酸化膜２１３が堆積され、その表面上にレジストが塗布される。フォトリソグラフィ法により同一フォトマスクを用いて、ヴィアの箇所が開口されるようにパターニングされたレジスト膜が形成される。このレジスト膜をマスクとしてシリコン酸化膜２１３にＲＩＥ法によりパターニング加工が行われ、ビット線２１５とドレインコンタクト２０２ａとを導通させるヴィア２１９形成用のホールが開口され、同時にソース線２０３と、ビット線２１５と同層の他の配線層とを接続するヴィア２１６形成用のホールが開口される。これらのホールを埋めるようにチタン膜及びタングステン膜が堆積され、ヴィア２１９及び２１６が形成される。この後、ビット線２１５及び他の配線層が形成される。
【００４１】
このように本実施の形態によれば、ドレインコンタクト２０２ａとソース線２０３とを形成する工程、さらにヴィア２１９及び１２６を形成する工程をそれぞれ同一工程で共通のマスクを用いて同時に形成することにより、両者を同一高さでチタン膜及びタングステン膜で埋め込むことができる。よって、従来よりもドレインコンタクト２０２ａ形成時のアスペクト比が低減され、コンタクトの導通不良を防止することができる。
【００４２】
また、ドレインコンタクト２０２ａとソース線２０３とを同一フォトマスクを用いて形成することで、異なるフォトマスクを用いてパターニングしていた従来よりも合せ精度が向上するので、微細化がより進んだ場合にも導通不良を防ぐことが可能である。
【００４３】
本実施の形態は一例であって本発明を限定するものではない。例えば、成膜法や材料等には限定されず、必要に応じて自由に選択することができる。
【００４４】
【発明の効果】
以上説明したように本発明の半導体記憶装置は、半導体基板の表面と絶縁膜上の配線層とを接続するコンタクトの形成を、基板上の配線の形成及びこれと絶縁膜上の他の配線層とを接続するヴィアの形成と工程を共通化して２段階に分けて行うことでアスペクト比を下げることができるので、埋め込み性が向上して導通不良を防止することができると共に、同一工程で行うことで合わせ精度が向上しより微細な加工においても導通不良の発生を防止することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体記憶装置において、図３におけるＣ−Ｃ線に沿う縦断面構造を示す断面図。
【図２】同半導体記憶装置において、図３におけるＤ−Ｄ線に沿う縦断面構造を示す断面図。
【図３】同半導体記憶装置における平面構造を示す平面図。
【図４】従来の半導体記憶装置において、図６におけるＡ−Ａ線に沿う縦断面構造を示す断面図。
【図５】同半導体記憶装置において、図６におけるＢ−Ｂ線に沿う縦断面構造を示す断面図。
【図６】同半導体記憶装置における平面構造を示す平面図。
【符号の説明】
２００  半導体基板
２０１  シリコン酸化膜
２０２ａ  ドレインコンタクト
２０２ｂ  ソースコンタクト
２０３  ソース線
２０４  多結晶シリコン膜（フローティングゲート電極）
２０５  多結晶シリコン膜（フローティングゲート電極）
２０６  ＯＮＯ膜
２０７  多結晶シリコン膜（コントロールゲート電極）
２０８  タングステンシリコン膜
２０９  シリコン酸化膜（ＴＥＯＳ膜）
２１０  シリコン窒化膜（サイドウォール）
２１１  シリコン窒化膜
２１２、２３１  シリコン酸化膜
２１３  シリコン酸化膜（層間絶縁膜）
２１４ａ１  金属膜（チタン膜、ドレインコンタクト）
２１４ａ２  金属膜（タングステン膜、ドレインコンタクト）
２１４ｂ１  金属膜（チタン膜、ソース線）
２１４ｂ２  金属膜（タングステン膜、ソース線）
２１５  配線層（ビット線）
２１６  金属膜（チタン膜及びタングステン膜、ソースコンタクト用ヴィア）
２１９  金属膜（チタン膜及びタングステン膜、ドレインコンタクト用ヴィア）
ＥＲ  素子領域
ＳＴＩ  素子分離領域
ＷＬ２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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