(57)【要約】【課題】酸化シリコンのエッチングレートに比べて窒化シリコンのエッチングレートを大きくした半導体装置の製造方法を提供する。【解決手段】フローティングゲート１３ａとコントロールゲート１８ａとの間の中間絶縁膜として、酸化シリコン層１４、窒化シリコン層１５及び酸化シリコン層１６の積層構造を形成する。コントロールゲート１８ａの上方の窒化シリコン膜２０をドライエッチングにより除去する。このとき、エッチングガスとしてＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスとＯ２　ガスとを使用し、反応室内の圧力を１０．６乃至１３．３Ｐａ（８０乃至１００ｍＴｏｒｒ　）、Ｏ２　ガスの流量をＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の５倍以上とする。【選択図】　　図１７
2004055610.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に酸化シリコン膜及び窒化シリコン膜を形成し、前記窒化シリコン膜をドライエッチングする工程を有する半導体装置の製造方法において、
エッチングガスとしてＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスとＯ２　ガスとを使用し、反応室内の圧力を１０．６乃至１３．３Ｐａ（８０乃至１００ｍＴｏｒｒ　）、前記Ｏ２　ガスの流量を前記ＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の５倍以上として前記窒化シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【請求項２】
被エッチング膜となる前記窒化シリコン膜の占有面積率が２０乃至７０％であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
被エッチング膜となる前記窒化シリコン膜の単位面積当たりにかかる電力が、０．４７８〜０．７９６Ｗ／ｃｍ２　であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
フローティングゲート型メモリセルを有する半導体装置の製造方法において、
半導体基板上に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜の上に、フローティングゲート、中間絶縁膜、コントロールゲート及び窒化シリコン膜を積層して形成する工程と、
前記窒化シリコン膜をマスクとし、前記酸化シリコン膜を介して前記半導体基板の表面に不純物を導入する工程と、
前記窒化シリコン膜をエッチングにより除去するエッチング工程とを有し、
前記エッチング工程では、エッチングガスとしてＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスとＯ２　ガスとを使用し、反応室内の圧力を１０．６乃至１３．３Ｐａ（８０乃至１００ｍＴｏｒｒ　）、前記Ｏ２　ガスの流量を前記ＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の５倍以上として前記窒化シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【請求項５】
前記中間絶縁膜が、第１の酸化シリコン層と、前記第１の酸化シリコン層の上に形成された窒化シリコン層と、前記窒化シリコン層の上に形成された第２の酸化シリコン層とにより構成されていることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、窒化シリコン膜を選択的にドライエッチングする工程を有する半導体装置の製造方法に関し、特にフラッシュメモリの製造に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
まず、図１〜図６を参照して、従来のＮＯＲ型フラッシュメモリの製造方法について説明する。
【０００３】
図１（ａ）〜（ｃ）は従来のフラッシュメモリの製造方法の例を工程順に示す平面図、図２〜図６は同じくその製造方法を工程順に示す断面図である。なお、図１（ａ）〜（ｃ）はメモリセル形成部における平面図であり、図２〜図６において、（ａ）は周辺回路形成部における断面を示し、（ｂ）は図１のＩ−Ｉ線の位置における断面を示している。また、説明を簡単にするために、図１（ａ）の横方向をＸ方向、縦方向をＹ方向という。
【０００４】
まず、図１（ａ）に示すように、半導体基板５０にＸ方向及びＹ方向に配列した複数の溝（トレンチ）を形成し、溝内に絶縁物を埋め込んで、素子分離膜５１を形成する。その後、図２（ａ），（ｂ）に示すように、半導体基板５０の表面を熱酸化して酸化シリコン膜５２を形成する。
【０００５】
次に、半導体基板５０の上側全面に導電性ポリシリコン膜５３を形成する。そして、メモリセル形成部の導電性ポリシリコン膜５３をパターニングし、図１（ａ）に示すように、Ｙ方向に延在する複数の帯状のポリシリコン膜５３ａを形成する。これらの帯状ポリシリコン膜５３ａは、その幅方向の両側縁部が、相互に隣接する２つの素子分離膜５１の縁部にそれぞれ重なるように形成する。
【０００６】
次に、半導体基板５０の上側全面に中間絶縁膜５４を形成する。その後、この中間絶縁膜５４の上にフォトレジスト膜５７を形成し、露光及び現像処理を施してレジスト膜５７に開口部を設け、図２（ａ）のように周辺回路形成部の中間絶縁膜５４を露出させる。
【０００７】
その後、レジスト膜５７をマスクとして周辺回路形成部の中間絶縁膜５４及びポリシリコン膜５３を順次エッチングして除去する。エッチング終了後、レジスト膜５７を除去する。
【０００８】
このようにして周辺回路形成部の中間絶縁膜５４及びポリシリコン膜５７を除去した後、図３（ａ），（ｂ）に示すように、半導体基板５０の上側全面に導電性ポリシリコン膜５８を形成し、更にその上に酸化シリコン膜５９及び窒化シリコン膜６０を形成する。その後、窒化シリコン膜６０の上に所定の形状でレジスト膜６１を形成する。そして、レジスト膜６１をマスクとして窒化シリコン膜６０、酸化シリコン膜５９、ポリシリコン膜５８，５８ａ、中間絶縁膜５４及びポリシリコン膜５３を順次エッチングする。エッチング終了後、レジスト膜６１を除去する。
【０００９】
このエッチングにより、図４（ａ），（ｂ）に示すように、周辺回路形成部にはポリシリコン膜からなるゲート電極５８ｂが形成され、メモリセル形成部にはポリシリコンからなるフローティングゲート５３ａ及びコントロールゲート５８ａが形成される。図１（ｂ）に示すように、コントロールゲート５８ａはＸ方向に延在し、フローティングゲート５３ａは各メモリセルに対し１個づつ形成される。
【００１０】
次に、メモリセル形成部の窒化シリコン膜６０をマスクとし、酸化シリコン膜５２を介して半導体基板５０の表面に不純物をイオン注入してソース層６２ｓ及びドレイン層６２ｄを形成する。図１（ｂ）に示すように、ソース層６２ｓはＸ方向に延在して形成され、ドレイン層６２ｄは素子分離膜５１とコントロールゲート５８ａとに囲まれた領域に形成される。
【００１１】
また、周辺回路形成部の窒化シリコン膜６０をマスクとし、酸化シリコン膜５２を介して半導体基板５０の表面に不純物をイオン注入する。これにより、ゲート電極５８ｂの両側にそれぞれ低濃度不純物層（ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）層）６２ｂが形成される。
【００１２】
その後、窒化シリコン膜６０を、熱燐酸を用いたウェットエッチングにより除去する。
【００１３】
次に、半導体基板５０の上側全面に酸化シリコン膜を形成し、この酸化シリコン膜を異方性エッチングする。これにより、図５（ａ），（ｂ）に示すように、、メモリセル形成部のフローティングゲート５３ａ及びコントロールゲート５８ａの両側にそれぞれサイドウォール６３ａが形成され、周辺回路形成部のゲート電極５８ｂの両側にそれぞれサイドウォール６３ｂが形成される。その後、ゲート電極５８ｂ及びサイドウォール６３ｂをマスクとして周辺回路形成部の基板表面に不純物を高濃度にイオン注入し、ゲート電極５８ｂの両側にそれぞれソース／ドレイン層６４ｂを形成する。
【００１４】
次に、半導体基板５０の上側全面に金属膜を形成し、熱処理を施す。これにより、金属膜中の金属原子とコントロールゲート５８ａ、ゲート電極５８ｂ及びソース／ドレイン層６４ｂのシリコン原子とが反応して、図６（ａ），（ｂ）に示すようにシリサイド膜６５ａ，６５ｂ，６５ｃが形成される。その後、未反応の金属膜をエッチングにより除去する。
【００１５】
次いで、図１（ｃ）に示すように、半導体基板５０の上側全面に層間絶縁膜６６として酸化シリコン膜を形成する。そして、フォトリソグラフィ法により、層間絶縁膜６６の上面からシリサイド膜６５ｃ及びソース層６２ｓに到達するコンタクトホール６６ｈをそれぞれ形成する。その後、半導体基板５０の上側全面に金属膜を形成し、この金属膜をパターニングして、メモリセル形成部にＹ方向に延在するビット線６７ａを形成し、周辺回路形成部に配線６７ｂを形成する。ビット線６７ａはコンタクトホール６６ｈを介してメモリセルのドレイン６１ｂと電気的に接続され、配線６７ｂはコンタクトホール６６ｈ及びシリサイド膜６５ｃを介して周辺回路形成部のソース／ドレイン層６４ｂに電気的に接続される。このようにして、フラッシュメモリが完成する。
【００１６】
【発明が解決しようとする課題】
しかしながら、本願発明者等は、上述した従来の半導体装置の製造方法には以下に示す問題点があると考える。
【００１７】
通常、中間絶縁膜５４は、フローティングゲート５３ａからコントロールゲート５８ａへの電荷のリークを防止するために、図７に示すように、第１の酸化シリコン層５４ａ、窒化シリコン層５４ｂ及び第２の酸化シリコン層５４ｃの３層構造を有している。
【００１８】
従来の半導体装置の製造方法では、窒化シリコン膜６０を熱燐酸によるウェットエッチングにより除去する際に、中間絶縁膜５４の窒化シリコン層５４ｂが水平方向にエッチング（サイドエッチング）されてしまう（図７参照）。このため、層間絶縁膜を形成する際にフローティングゲート５３ａとコントロールゲート５８ａとの間に中空の空間が発生し、この部分に寄生トランジスタが発生する。この寄生トランジスタにより、メモリセルの書き込み電圧及び読み出し電圧が変化するため、半導体装置の信頼性の低下を招く。
【００１９】
窒化シリコン層５４ｂのサイドエッチを防止するために、熱燐酸によるウェットエッチングに替えてドライエッチングすることが考えられる。例えば、再公表特許ＷＯ９８／１６９５０には、ＣＨ２　Ｆ２　ガスとＯ２　ガスとの混合比を０．２〜０．６に設定することにより、窒化シリコン膜を選択的にエッチングする方法が記載されている。
【００２０】
また、特開平８−５９２１５号には、ＣＦ３　Ｆガス及びＣＨ２　Ｆ２　ガスのいずれか一方とＯ２　ガスとの混合ガスを用いて、窒化シリコン膜を選択的にエッチングする方法が記載されている。
【００２１】
しかし、これらのドライエッチング方法では、窒化シリコンのエッチングレートと酸化シリコンのエッチングレートとの比（エッチング選択比）が４〜６程度と比較的小さい。このため、これらの方法を前述した窒化シリコン膜６０の除去工程に適用した場合、窒化シリコン膜６０を除去する際に、周辺回路形成部の低濃度不純物層６２ｂ上を覆う酸化シリコン膜５２がエッチングされて厚さが薄くなり、極端な場合には半導体基板１０の表面が露出してしまう。これにより、エッチングガス中に含まれる炭素又は炭素化合物等の汚染物が低濃度不純物層６２ｂに導入され、その結果、シリサイド膜形成工程において図８に示すようにシリサイド膜が形成されない部分（図中丸で囲んだ部分）が発生して、コンタクト不良の原因となる。
【００２２】
また、従来方法では、窒化シリコン膜６０をエッチングにより除去する際に、図９（ａ）に示すように素子分離膜５１もエッチングされて凹部が発生し、コントロールゲート５８ａ間のアスペクト比（ａ／ｂ）が大きくなる。このため、図９（ｂ）に示すように、層間絶縁膜６６の形成時にコントロールゲート５８ａ間の凹部に絶縁物が完全に埋め込まれないで中空の空間（いわゆる「鬆」）６９が発生する。これにより、メモリセルの書き込み電圧及び読み出し電圧が変化してしまうため、半導体装置の信頼性が低下する。
【００２３】
以上から、本発明の目的は、酸化シリコンのエッチングレートに比べて窒化シリコンのエッチングレートを大きくした半導体装置の製造方法を提供することである。
【００２４】
【課題を解決するための手段】
半導体装置の製造方法は、半導体基板の上方に酸化シリコン膜及び窒化シリコン膜を形成し、前記窒化シリコン膜をドライエッチングする工程を有する半導体装置の製造方法において、エッチングガスとしてＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスとＯ２　ガスとを使用し、反応室内の圧力を１０．６乃至１３．３Ｐａ（８０乃至１００ｍＴｏｒｒ　）、前記Ｏ２　ガスの流量を前記ＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の５倍以上として前記窒化シリコン膜をエッチングすることを特徴とする。
【００２５】
これにより、酸化シリコン膜に対する窒化シリコン膜のエッチング選択比が１５以上と大きくなり、酸化シリコン膜を殆どエッチングすることなく窒化シリコン膜をエッチングすることができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について更に詳細に説明する。
【００２７】
本願発明者等は、フラッシュメモリの製造時に、中間絶縁膜の窒化シリコン層のサイドエッチを防止しつつ最上層の窒化シリコン膜を除去すべく、種々実験検討を行った。
【００２８】
前述の如く、熱燐酸によるウェットエッチングでは、最上層の窒化シリコン膜を除去しようとすると中間絶縁膜の窒化シリコン層がサイドエッチングされる。一方、ＣＨ３　Ｆ又はＣＨ２　Ｆ２　ガスとＯ２　ガスとを使用した従来のドライエッチング方法では、中間絶縁膜の窒化シリコン層のサイドエッチングは防止できるものの、半導体基板の表面を被覆する酸化シリコン膜がエッチングされ、半導体基板の表面にエッチングガス中に含まれる炭素又はその化合物等の汚染物が導入されてしまう。
【００２９】
半導体基板への炭素又はその化合物等の導入を防止するためには、酸化シリコン膜に対する窒化シリコン膜のエッチング選択比がより大きな条件で窒化シリコン膜をエッチングすることが必要となる。
【００３０】
本願発明者等は、平行平板型マグネトロンエッチング装置を使用し、被エッチング膜（窒化シリコン膜又は酸化シリコン膜）の占有面積率、反応室内の圧力、エッチングガスの流量及び被エッチング膜にかかる電力を種々変化させて、窒化シリコン膜のエッチングレート及び酸化シリコン膜のエッチングレートを測定し、エッチング選択比（窒化シリコン膜のエッチングレート／酸化シリコン膜のエッチングレート）を算出した。
【００３１】
図１０は被エッチング膜の占有面積率が１００％（いわゆるベタウェハ）のときの反応室内の圧力（Ｐｒｅｓｓｕｒｅ）とエッチングレート及びエッチング選択比（Ｓｅｌｅｃｔｉｖｉｔｙ　）の関係を示す図、図１１は被エッチング膜の占有面積率が７０％のときの反応室内の圧力とエッチングレート及びエッチング選択比の関係を示す図、図１２は被エッチング膜の占有面積率が２０％のときの反応室内の圧力とエッチングレート及びエッチング選択比の関係を示す図である。いずれも、横軸が反応室内の圧力、左側の縦軸が選択比、右側の縦軸が窒化シリコン（Ｓｉ３　Ｎ４　）膜及び酸化シリコン（ＳｉＯ２　）膜のエッチングレートである。また、被エッチング膜にかかる単位面積当たりの電力は０．６３７Ｗ／ｃｍ２　であり、エッチングガスはＣＨ３　ＦとＯ２　との混合ガスを使用した。ＣＨ３　Ｆガスの流量は３０ｓｃｃｍ、Ｏ２　ガスの流量は１８０ｓｃｃｍ、ウェハステージの設定温度は２５℃である。
【００３２】
図１０に示すように、被エッチング膜の占有面積率が１００％のウェハの場合、圧力が変化しても酸化シリコン膜のエッチングレートは殆ど変化しない。また、窒化シリコン膜のエッチングレートは圧力の上昇に伴って直線的に変化するものの、変化の割合は小さい。従って、酸化シリコン膜と窒化シリコン膜とのエッチング選択比は、圧力の上昇に伴って直線的に変化するが、その変化量は少なく、選択比を１５以上とすることができない。
【００３３】
図１１に示すように、被エッチング膜の占有面積率が７０％のウェハの場合、窒化シリコン膜のエッチングレートは圧力の上昇に伴って比較的大きく変化する。一方、酸化シリコン膜のエッチングレートは、圧力が約１００ｍＴｏｒｒ　（１３．３Ｐａ）以下のときには殆ど変化せず、約１００ｍＴｏｒｒ　を超えると圧力の上昇に伴って増大する。このため、酸化シリコン膜と窒化シリコン膜とのエッチング選択比は、圧力が８５〜９０ｍＴｏｒｒ　（１１．３〜１２．０Ｐａ）のときに極大となる曲線を示す。
【００３４】
図１２に示すように、被エッチング膜の占有面積率が２０％のウェハの場合、酸化シリコン膜のエッチングレートは約９０ｍＴｏｒｒ　（１２．０Ｐａ）のときに極小となる曲線状に変化する。また、窒化シリコン膜のエッチングレートは、圧力の上昇に伴って曲線状に増大する。この場合も、酸化シリコン膜と窒化シリコン膜とのエッチング選択比は、圧力が約９０ｍＴｏｒｒ　のときに極大となる曲線を示す。
【００３５】
これらの結果から、被エッチング膜の占有面積率を２０〜７０％とし、エッチング時の圧力を８０〜１００ｍＴｏｒｒ　（１０．６〜１３．３Ｐａ）に保つことにより、窒化シリコン膜と酸化シリコン膜との選択比を１５以上と大きくすることができることが判明した。
【００３６】
なお、Ｏ２　ガスの流量がＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の５倍未満の場合は、エッチングレート均一性が悪化し、実用的でない。従って、Ｏ２　ガスの流量は、ＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の５倍以上とすることが必要である。但し、Ｏ２　ガスの流量がＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の７倍を超える場合は、所望のエッチング選択比を得ることが難しくなる。
【００３７】
ところで、特開昭５９−２２２９３３号には、エッチングガスとしてＣＨ３　Ｆガス及びＣＨ２　Ｆ２　ガスのいずれか一方を使用して窒化シリコン膜を酸化シリコン膜に対し選択的にエッチングすることが記載されている。しかし、この方法では、高周波電源のパワーが大きい場合には有効であるものの、高周波電源のパワーが２００Ｗ程度と低いときには酸化シリコン膜に対する窒化シリコン膜のエッチング選択比が小さくなる。エッチング時の高周波電源のパワーが大きいと、半導体基板への炭素又はその化合物等の導入量が多くなり、好ましくない。
【００３８】
これに対し、本願発明では、窒化シリコン膜を除去した後の活性化領域（ソース／ドレイン層）又はゲート電極の上部をシリサイド化する工程を考慮して、ドライエッチングによるシリコン基板又はポリシリコン膜（ゲート電極）への炭素又はその化合物等の導入量を最小限に抑えるために、エッチング用高周波電源のパワーが例えば０．６３７Ｗ／ｃｍ２　（８インチウェハの場合、約２００Ｗ）という低い設定においても、酸化シリコン膜に対する窒化シリコン膜のエッチング選択比を１５以上とすることができる。
【００３９】
本発明では、エッチング用高周波電源のパワーを０．４７８〜０．７９６Ｗ／ｃｍ２　と低く設定することで、半導体基板及びポリシリコン膜への炭素又はその化合物等の導入を抑制する。このため、本発明はフラッシュメモリのコントロールゲートの上の窒化シリコン膜を除去する工程に適しているが、その他の工程や、フレッシュメモリ以外のデバイスの製造に適用してもよいことは勿論である。
【００４０】
以下、本発明をフラッシュメモリの製造に適用した実施の形態について説明する。
【００４１】
図１３（ａ）〜（ｃ）は、本発明の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す平面図、図１４〜図２１は同じくその製造方法を工程順に示す断面図である。なお、図１３（ａ）〜（ｃ）はメモリセル形成部における平面図である。また、図１４〜図２１において、（ａ）は周辺回路部における断面、（ｂ）は図１３（ａ）のＩＩ−ＩＩ線の位置における断面、（ｃ）は図１３（ａ）のＩＩＩ　−ＩＩＩ　線の位置における断面を示している。説明を簡単にするために、図１３（ａ）の横方向をＸ方向、縦方向をＹ方向という。
【００４２】
まず、図１３（ａ），図１４（ａ）〜（ｃ）に示すように、フォトリソグラフィ法を使用して、半導体基板１０にＸ方向及びＹ方向に配列した複数の溝（トレンチ）を形成する。その後、ＣＶＤ法により、溝内にＳｉＯ２　等の絶縁物を充填して、素子領域間を分離する素子分離膜１１を形成する。素子分離膜１１の厚さは、例えば２００ｎｍ以上とする。
【００４３】
次に、半導体基板１０の表面を熱酸化して、酸化シリコン膜１２を形成する。この酸化シリコン膜１２の厚さは、例えば８〜１２ｎｍとする。
【００４４】
その後、ＣＶＤ法により、半導体基板１０の上側全面に導電性ポリシリコン膜を例えば８０〜１００ｎｍの厚さに形成する。そして、フォトリソグラフィ法によりポリシリコン膜をパターニングして、図１３（ａ）のように、Ｙ方向に延在する複数の帯状ポリシリコン膜１３を形成する。これらの帯状ポリシリコン膜１３は、その幅方向の両側縁部が、相互に隣接する２つの素子分離膜１１の縁部にそれぞれ重なるように形成する。
【００４５】
次に、ＣＶＤ法により、半導体基板１０の上側全面に中間絶縁膜として、図１４（ａ）〜（ｃ）のように、酸化シリコン層１４、窒化シリコン層１５及び酸化シリコン層１６の３層構造からなる中間絶縁膜を形成する。酸化シリコン層１４の厚さは例えば５〜７ｎｍとし、窒化シリコン層１５の厚さは例えば７〜１１ｎｍとし、酸化シリコン層１６の厚さは例えば５〜７ｎｍとする。
【００４６】
その後、酸化シリコン層１６の上にフォトレジスト膜１７を形成し、露光及び現像処理を施して、周辺回路形成部の酸化シリコン層１６を露出させる（図１４（ａ）参照）。
【００４７】
そして、レジスト膜１７をマスクとして使用し、図１５（ａ）〜（ｃ）に示すように、周辺回路形成部の酸化シリコン層１６、窒化シリコン層１５、酸化シリコン層１４及びポリシリコン膜１３を順次エッチングして除去する。エッチング終了後、レジスト膜１７を除去する。
【００４８】
次に、図１６（ａ）〜（ｃ）に示すように、ＣＶＤ法により、半導体基板１０の上側全面に導電性ポリシリコン膜１８を形成し、更にその上に酸化シリコン膜１９及び窒化シリコン膜２０を形成する。ポリシリコン膜１８の厚さは例えば２００〜３００ｎｍとし、酸化シリコン膜１９の厚さは例えば１０〜３０ｎｍとし、窒化シリコン膜２０の厚さは例えば２０〜５０ｎｍとする。その後、窒化シリコン膜２０の上に、所定の形状でレジスト膜２１を形成する。
【００４９】
次に、レジスト膜２１をマスクとして窒化シリコン膜２０、酸化シリコン膜１９、ポリシリコン膜１８、酸化シリコン層１４、窒化シリコン層１５、酸化シリコン層１６及びポリシリコン膜１３を順次エッチングする。エッチング終了後、レジスト膜２１を除去する。この工程では、窒化シリコン膜２０及び窒化シリコン層１５のエッチングには例えば熱燐酸を使用し、酸化シリコン膜１９、酸化シリコン層１４，１６のエッチングには例えはフッ酸を使用する。
【００５０】
このエッチングにより、図１７（ａ）〜（ｃ）に示すように、周辺回路形成部にポリシリコンからなるゲート電極１８ｂが形成され、メモリセル形成部にポリシリコンからなるフローティングゲート１３ａ及びコントロールゲート１８ａが形成される。図１３（ｂ）に示すように、コントロールゲート１８ａはＹ方向に延在し、フローティングゲート１３ａは各メモリセルに対し１個づつ形成される。
【００５１】
その後、メモリセル形成部の窒化シリコン膜２０をマスクとし、酸化シリコン膜１２を介して半導体基板表面にＰ（リン）等のｎ型不純物をイオン注入してソース層２２ｓ及びドレイン層２２ｄを形成する。図１３（ｂ）に示すように、ソース層２２ｓはＸ方向に延在して形成され、ドレイン層２２ｄは素子分離膜１１とコントロールゲート１８ａとに囲まれた領域に形成される。
【００５２】
また、周辺回路形成部の窒化シリコン膜２０をマスクとし、酸化シリコン膜１２を介して基板表面にｎ型不純物又はｐ型不純物をイオン注入して、ゲート電極１８ｂの両側にそれぞれ低濃度不純物層（ＬＤＤ層）２２ｂを形成する。
【００５３】
次に、窒化シリコン膜２０をエッチングして除去する。本実施の形態では、この工程において、以下の条件で窒化シリコン膜２０をドライエッチングする。すなわち、エッチングガスとしてＣＨ３　Ｆ又はＣＨ２　Ｆ２　とＯ２　との混合ガスを使用し、反応室内の圧力を８０〜１００ｍＴｏｒｒ　（１０．６〜１３．３Ｐａ）に制御し、Ｏ２　流量をＣＨ３　Ｆ又はＣＨ２　Ｆ２　ガスの５〜７倍とする。また、被エッチング膜である窒化シリコン膜２０の占有面積率は２０〜７０％の範囲にある。
【００５４】
この条件でドライエッチングすると、窒化シリコン膜２０は垂直方向にエッチングされ、中間絶縁膜の窒化シリコン層１５がサイドエッチされるおそれがない。また、窒化シリコンのエッチングレートが酸化シリコンのエッチングレートに比べて十分大きいので、酸化シリコン膜１２のエッチングによる膜厚低下が回避される。従って、半導体基板１０にエッチングガス中の炭素又はその化合物等が導入されることがなく、後述するシリサイド膜形成工程でシリサイド膜を均一に形成することが可能になる。
【００５５】
次に、図１８（ａ）〜（ｃ）に示すように、半導体基板１０の上側全面に酸化シリコン膜２３を形成する。そして、この酸化シリコン膜を異方性エッチングして、図１９（ａ）〜（ｃ）に示すように、メモリセル形成部のフローティングゲート１３ａ及びコントロールゲート１８ａの側方にサイドウォール２３ａを形成し、周辺回路形成部のゲート電極１８ｂの側方にサイドウォール２３ｂを形成する。その後、ゲート電極１８ｂ及びサイドウォール２３ｂをマスクとして周辺回路形成部の基板表面に、低濃度不純物層２２ｂと同一導電型の不純物を高濃度にイオン注入して、ソース／ドレイン層２４ｂを形成する。
【００５６】
その後、半導体基板１０の上側全面にクロム又はタングステン等の金属膜を形成し、熱処理を施す。これにより、金属膜中の金属原子とゲート電極及びソース／ドレイン層のシリコン原子とが反応して、図２０（ａ）〜（ｃ）に示すように、コントロールゲート１８ａ及びゲート電極１８ｂの上にシリサイド膜２５ａ，２５ｂが形成され、周辺回路形成部のソース／ドレイン２４ｂの表面にシリサイド膜２５ｃが形成される。その後、未反応の金属膜をエッチングにより除去する。
【００５７】
次いで、図１３（ｃ）に示すように、ＣＶＤ法により、半導体基板１０の上側全面にＳｉＯ２　を堆積させて、層間絶縁膜２６を形成する。そして、フォトリソグラフィ法により、層間絶縁膜２６にコンタクトホール２６ｈを形成する。その後、半導体基板１０の上側全面に金属膜を形成し、この金属膜をパターニングして、図２１（ａ）〜（ｃ）に示すように、メモリセル形成部にＹ方向に延在するビット線２７ａを形成し、周辺回路形成部に配線２７ｂを形成する。ビット線２７ａはコンタクトホール２６ｈを介してメモリセル形成部のドレイン層２２ｄと電気的に接続され、配線２７ｂはコンタクトホール２６ｈ及びシリサイド膜２５ｃを介して周辺回路形成部のソース／ドレイン層２４ｂに電気的に形成される。このようにして、フラッシュメモリが完成する。
【００５８】
本実施の形態においては、図１７（ａ）〜（ｃ）に示す工程において、窒化シリコン膜２０を、ＣＨ３　Ｆ又はＣＨ２　Ｆ２　とＯ２　との混合ガスを使用したドライエッチングにより除去する。このとき、Ｏ２　の流量をＣＨ３　Ｆ、ＣＨ２　Ｆ２　又はこれらの混合ガスの流量の５〜７倍とし、反応室内の圧力を８０〜１００ｍＴｏｒｒ　（１０．６〜１３．３Ｐａ）に維持するので、中間絶縁膜の窒化シリコン層１５のサイドエッチングが回避される。これにより、フローティングゲート１３ａとコントロールゲート１８ａとの間の電気的特性が安定し、メモリセルの書き込み電圧及び読み出し電圧等の特性の変化が防止されるという効果が得られる。また、本実施の形態においては、上記の条件で窒化シリコン膜２０をエッチングするので、半導体基板の表面を被覆する酸化シリコン膜１２のエッチングが抑制される。これにより、エッチングガス中の炭素又はその化合物等の基板表面への導入が回避されるので、後工程でシリサイド膜２５ｃを形成する際に、シリサイド膜２５ｃが均一に形成される。従って、ソース／ドレイン層２４ｂと配線２７ｂとの間の電気的接続が良好となる。
【００５９】
更に、本発明においては、窒化シリコン膜２０をエッチングする際に素子分離膜１１のエッチングが回避されるので、層間絶縁膜２６を形成する際のコントロールゲート１８ａ間のアスペクト比の増大が回避される。これにより、コントロールゲート１８ａ間に鬆が発生することが防止され、フラッシュメモリの信頼性が向上するという効果が得られる。
【００６０】
なお、上記実施の形態では、本発明をフラッシュメモリの製造方法に適用した場合について説明したが、これにより本発明がフラッシュメモリの製造方法に限定されるものではない。本発明は、酸化シリコン膜に対し窒化シリコン膜を選択的にエッチングする工程を有する種々の半導体装置の製造方法に適用することができる。
【００６１】
（付記１）半導体基板の上方に酸化シリコン膜及び窒化シリコン膜を形成し、前記窒化シリコン膜をドライエッチングする工程を有する半導体装置の製造方法において、エッチングガスとしてＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスとＯ２　ガスとを使用し、反応室内の圧力を１０．６乃至１３．３Ｐａ（８０乃至１００ｍＴｏｒｒ　）、前記Ｏ２　ガスの流量を前記ＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の５倍以上として前記窒化シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【００６２】
（付記２）被エッチング膜となる前記窒化シリコン膜の占有面積率が２０乃至７０％であることを特徴とする付記１に記載の半導体装置の製造方法。
【００６３】
（付記３）被エッチング膜となる前記窒化シリコン膜の単位面積当たりにかかる電力が、０．４７８〜０．７９６Ｗ／ｃｍ２　であることを特徴とする付記１に記載の半導体装置の製造方法。
【００６４】
（付記４）エッチング装置のパワーを２００Ｗ未満として前記窒化シリコン膜をドライエッチングすることを特徴とする付記１に記載の半導体装置の製造方法。
【００６５】
（付記５）前記酸化シリコン膜に対する前記窒化シリコン膜のエッチング選択比が１５以上であることを特徴とする付記１に記載の半導体装置の製造方法。
【００６６】
（付記６）フローティングゲート型メモリセルを有する半導体装置の製造方法において、半導体基板上に酸化シリコン膜を形成する工程と、前記酸化シリコン膜の上に、フローティングゲート、中間絶縁膜、コントロールゲート及び窒化シリコン膜を積層して形成する工程と、前記窒化シリコン膜をマスクとし、前記酸化シリコン膜を介して前記半導体基板の表面に不純物を導入する工程と、前記窒化シリコン膜をエッチングにより除去するエッチング工程とを有し、前記エッチング工程では、エッチングガスとしてＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスとＯ２　ガスとを使用し、反応室内の圧力を１０．６乃至１３．３Ｐａ（８０乃至１００ｍＴｏｒｒ　）、前記Ｏ２　ガスの流量を前記ＣＨ３　Ｆガス、ＣＨ２　Ｆ２　ガス又はこれらの混合ガスの流量の５倍以上として前記窒化シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【００６７】
（付記７）前記中間絶縁膜が、第１の酸化シリコン層と、前記第１の酸化シリコン層の上に形成された窒化シリコン層と、前記窒化シリコン層の上に形成された第２の酸化シリコン層とにより構成されていることを特徴とする付記６に記載の半導体装置の製造方法。
【００６８】
（付記８）周辺回路を構成するトランジスタを、前記メモリセルと同時に形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００６９】
【発明の効果】
以上説明したように、本発明によれば、ＣＨ３　Ｆ、ＣＦ２　Ｆ２　又はこれらの混合ガスとＯ２　ガスとを使用し、ＣＨ３　Ｆ、ＣＦ２　Ｆ２　又はこれらの混合ガスに対するＯ２　ガスの流量と反応室内の圧力とを所定の範囲に限定してドライエッチングを行うので、酸化シリコン膜に対する窒化シリコン膜のエッチングレート比が１５以上となり、酸化シリコン膜を殆どエッチングすることなく窒化シリコン膜をエッチングすることができる。
【００７０】
また、本発明をフラッシュメモリの製造に適用した場合に、中間絶縁膜中の窒化シリコン層のサイドエッチングや半導体基板への炭素又はその化合物等の導入を回避することができるので、フラッシュメモリの信頼性が向上するという効果が得られる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、従来の半導体装置（フラッシュメモリ）の製造方法の例を工程順に示す平面図である。
【図２】図２は、従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図３】図３は、従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図４】図４は、従来の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図５】図５は、従来の半導体装置（フラッシュメモリ）製造方法を示す断面図（その４）である。
【図６】図６は、従来の半導体装置（フラッシュメモリ）製造方法を示す断面図（その５）である。
【図７】図７は、従来の半導体装置（フラッシュメモリ）製造方法の問題点を示す図（その１）である。
【図８】図８は、従来の半導体装置（フラッシュメモリ）製造方法の問題点を示す図（その２）である。
【図９】図９は、従来の半導体装置（フラッシュメモリ）製造方法の問題点を示す図（その３）である。
【図１０】図１０は、被エッチング膜の占有面積率が１００％のときの反応室内の圧力とエッチングレート及びエッチング選択比の関係を示す図である。
【図１１】図１１は、被エッチング膜の占有面積率が７０％のときの反応室内の圧力とエッチングレート及びエッチング選択比の関係を示す図である。
【図１２】図１２は、被エッチング膜の占有面積率が２０％のときの反応室内の圧力とエッチングレート及びエッチング選択比の関係を示す図である。
【図１３】図１３（ａ）〜（ｃ）は、本発明の実施の形態の半導体装置（フラッシュメモリ）の製造方法を工程順に示す平面図である。
【図１４】図１４は、実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その１）である。
【図１５】図１５は、実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その２）である。
【図１６】図１６は、実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その３）である。
【図１７】図１７は、実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その４）である。
【図１８】図１８は、実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その５）である。
【図１９】図１９は、実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その６）である。
【図２０】図２０は、実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その７）である。
【図２１】図２１は、実施の形態の半導体装置（フラッシュメモリ）の製造方法を示す断面図（その８）である。
【符号の説明】
１０，５０…半導体基板、
１１，５１…素子分離膜、
１２，１９，２３，５２，５９…酸化シリコン膜
１３，１８，５３，５８…ポリシリコン膜、
１３ａ，５３ａ…フローティングゲート、
１４，１６，５４ａ，５４ｃ…酸化シリコン層、
１５，５４ｂ…窒化シリコン層、
１７，２１，５７，６１…レジスト膜、
１８ａ，５８ａ…コントロールゲート、
１８ｂ，５８ｂ…ゲート電極
２０，６０…窒化シリコン膜、
２２ｂ，６２ｂ…低濃度不純物層、
２２ｄ，６２ｄ…ドレイン層、
２２ｓ，６２ｓ…ソース層、
２３ａ，２３ｂ，６３ａ，６３ｂ…サイドウォール、
２４ｂ，６４ｂ…ソース／ドレイン層、
２５ａ，２５ｂ，６５ａ，６５ｂ…シリサイド膜、
２６，６６…層間絶縁膜、
２６ｈ，６６ｈ…コンタクトホール、
２７ａ，６７ａ…ビット線、
２７ｂ，６７ｂ…配線、
５４…中間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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