(57)【要約】【課題】自励式インバータ回路において、両ＦＥＴの交互の通電切換時に発生するピーク電流に伴う同時オン動作を抑制せしめ、安定したランプの点燈状態を得ることを目的とする。【解決手段】ドライブ巻線１９ｃからの第１及び第２のＦＥＴ１８ａ、１８ｂの両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のツェナーダイオード１８ｃ、１８ｄにより、ゲート電位を所定の電位にクランプしてオン時間Ｔを短縮する。【実用新案登録請求の範囲】
【請求項１】
一対のスイッチング素子のゲートにドライブ巻線を介してデューティ制御されるパルス電圧を印加して当該一対のスイッチング素子を交互にオン・オフさせる自励式インバータ回路を調光用に備えた液晶テレビであって、
前記自励インバータ回路は、
前記一対のスイッチング素子としての一対のＦＥＴと、
１次側に前記一対のＦＥＴが配置されると共に、２次側にランプが配置されるトランスとを備え、
前記一対のＦＥＴを構成する第１のＦＥＴにおいて、供給電源に接続されるゲートとグランド間には第１のツェナーダイオードが、ドレインと供給電源間には第１のメインコイルが、ソースにはグランドが各々接続される一方、
前記一対のＦＥＴを構成する第２のＦＥＴにおいて、供給電源に接続されるゲートとグランド間には第２のツェナーダイオードが、ドレインと供給電源間には第２のメインコイルが、ソースにはグランドが各々接続され、
前記ドライブ巻線は前記第１のＦＥＴのゲートと前記第２のＦＥＴのゲート間に設けられ、
ドライブ巻線からの第１及び第２のＦＥＴの両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のツェナーダイオードにより、ゲート電位を所定の電位にクランプしてオン時間を短縮し、第１のＦＥＴと第２のＦＥＴ間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作を抑制せしめることを特徴とする、液晶テレビ。
【請求項２】
一対のスイッチング素子のゲートにドライブ巻線を介してデューティ制御されるパルス電圧を印加して当該一対のスイッチング素子を交互にオン・オフさせる自励式インバータ回路であって、
前記自励式インバータ回路は、
電圧駆動する前記一対のスイッチング素子と、
１次側に前記一対のスイッチング素子が配置されると共に、２次側にランプが配置されるトランスとを備え、
前記一対のスイッチング素子を構成する第１のスイッチング素子において、供給電源に接続されるゲートとグランド間には第１のゲート電圧クランプ手段が、ドレインと供給電源間には第１のメインコイルが、ソースにはグランドが各々接続される一方、
前記一対のＦＥＴを構成する第２のスイッチング素子において、供給電源に接続されるゲートとグランド間には第２のゲート電圧クランプ手段が、ドレインと供給電源間には第２のメインコイルが、ソースにはグランドが各々接続され、
前記ドライブ巻線は前記第１のスイッチング素子のゲートと前記第２のスイッチング素子のゲート間に設けられ、
ドライブ巻線からの第１及び第２のスイッチング素子の両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のゲート電圧クランプ手段により、ゲート電位を所定の電位にクランプしてオン時間を短縮し、第１のスイッチング素子と第２のスイッチング素子間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作を抑制せしめることを特徴とする、自励式インバータ回路。
【請求項３】
一対のスイッチング素子のゲートにドライブ巻線を介してデューティ制御されるパルス電圧を印加して当該一対のスイッチング素子を交互にオン・オフさせる自励式インバータ回路であって、
前記第１及び第２のスイッチング素子はＦＥＴであり、
前記第１及び第２のゲート電圧クランプ手段はツェナーダイオードであり、
前記自励式インバータ回路は液晶テレビの調光用として設けられ、
ドライブ巻線からの第１及び第２のＦＥＴの両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のツェナーダイオードにより、ゲート電位を所定の電位にクランプしてオン時間を短縮し、第１のＦＥＴと第２のＦＥＴ間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作を抑制せしめることを特徴とする、自励式インバータ回路。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、一対のスイッチング素子のゲートにドライブ巻線を介してパルス電圧を印加して当該一対のスイッチング素子を交互にオン・オフさせる自励式インバータ回路、及び当該自励式インバータ回路を調光用に備えた液晶テレビに関する。
【背景技術】
【０００２】
従来より、ランプの点燈状態を調光する装置として、自励式インバータ回路が広く用いられている。この自励式インバータ回路は、一般に、インバータトランスと共振コンデンサとにより周波数を決定し、調光が行われる。しかし、こうした周波数をインバータトランスと共振コンデンサとにより決定する方法では、共振の強さを変えて周波数を変化させることになるので、微妙な周波数の調整が困難とならざるを得なかった。
【０００３】
そこで、こうした周波数の調整を容易化する従来技術として、以下のような従来技術が知られていた。
【０００４】
特開２００１−１５７４６１号公報（特許文献１）では、第１、第２のスイッチング素子（ＦＥＴ）を直列接続して自励駆動手段により、第１、第２のＦＥＴを交互にオンオフし、このオンオフによりＬＣ共振回路を含む負荷回路に高周波の電流を流すインバータ回路と、当該インバータ回路の入力側に帰還する手段を備え、第２のＦＥＴのオンデューティを小さくしている。
【０００５】
特開２００２−２９９０９６号公報（特許文献２）では、一対のスイッチング素子（ＦＥＴ）のゲートにインダクタの２つの２次巻線を介してパルス電圧を印加して、一対のＦＥＴを交互にオンオフさせる自励式インバータとし、一対のＦＥＴの何れかのゲートとソース間に、ゲートの電圧を変える可変ツェナーダイオードを設けている。
【０００６】
こうした上記各従来技術のように、一対のスイッチング素子としてＦＥＴを設けた自励式インバータ回路によれば、ＦＥＴのゲートに印加するパルス電圧をデューティ制御することで、容易に正確な周波数の調整を図ることができる。
【考案の開示】
【考案が解決しようとする課題】
【０００７】
しかしながら、上記各従来技術のように一対のスイッチング素子としてＦＥＴを用いた自励式インバータ回路によるランプの点燈状態を調光する方法では、両ＦＥＴ間のオンオフ切り換え時において、ドレイン−ソース間を流れる電流に急峻なピーク電流が発生してしまうことが避けられない。
【０００８】
即ち、図５（ａ）の電圧波形に示すように、第１のＦＥＴのゲート電圧がオフし、（ｂ）の電圧波形に示すように、第２のＦＥＴのゲート電圧がオンする際、第１のＦＥＴのドレイン−ソース間を流れる電流は（ｃ）の電流波形に示すような急峻なピーク波形Ｐｉを生じ、ゲート電圧がオフした直後も時間Ｔ１だけ電流が流れてしまう。その一方、第２のＦＥＴのゲート電圧がオンすることで、時間Ｔ１の間、第２のＦＥＴのドレイン−ソース間には既に電流が流れることとなり、時間Ｔ１においては、両ＦＥＴは重複あいて同時オン動作をしてしまう。この結果、ランプの点燈状態が不安定となる問題があった。
【０００９】
尚、上述した特許文献１においては、各ＦＥＴのゲート−ソース間にツェナーダイオードが接続されているが、これはゲート駆動電圧を単に所定電圧にクリップするためだけのものである。
【００１０】
又、特許文献２においても、各ＦＥＴのゲートにツェナーダイオードが接続されているが、これはＦＥＴのゲート電圧が定格を超えないように保護するためのものである。
【００１１】
従って、上記両特許文献１、２の何れにおいても、上述した両ＦＥＴの切り換え時における同時オン動作を解決し得るものではない。
【００１２】
本考案は、上記課題にかんがみてなされたもので、ゲートに印加するパルス電圧をデューティ制御することで、容易に正確な周波数の調整を図ることができる一対のＦＥＴを用いた自励式インバータ回路において、両ＦＥＴの交互の通電切換時に発生するピーク電流に伴う同時オン動作を抑制せしめ、安定したランプの点燈状態を得る自励式インバータ回路、及び当該自励式インバータ回路を調光用に備えた液晶テレビを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記問題を解決する為に請求項１に記載の考案は、一対のスイッチング素子のゲートにドライブ巻線を介してデューティ制御されるパルス電圧を印加して当該一対のスイッチング素子を交互にオン・オフさせる自励式インバータ回路を調光用に備えた液晶テレビであって、前記自励インバータ回路は、前記一対のスイッチング素子としての一対のＦＥＴと、１次側に前記一対のＦＥＴが配置されると共に、２次側にランプが配置されるトランスとを備え、前記一対のＦＥＴを構成する第１のＦＥＴにおいて、供給電源に接続されるゲートとグランド間には第１のツェナーダイオードが、ドレインと供給電源間には第１のメインコイルが、ソースにはグランドが各々接続される一方、前記一対のＦＥＴを構成する第２のＦＥＴにおいて、供給電源に接続されるゲートとグランド間には第２のツェナーダイオードが、ドレインと供給電源間には第２のメインコイルが、ソースにはグランドが各々接続され、前記ドライブ巻線は前記第１のＦＥＴのゲートと前記第２のＦＥＴのゲート間に設けられ、ドライブ巻線からの第１及び第２のＦＥＴの両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のツェナーダイオードにより、ゲート電位を所定の電位にクランプしてオン時間を短縮し、第１のＦＥＴと第２のＦＥＴ間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作を抑制せしめる構成としている。
【００１４】
上記のように構成した請求項１に記載の考案によれば、ドライブ巻線からの第１及び第２のＦＥＴの両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のツェナーダイオードにより、ゲート電位を所定の電位にクランプしてオン時間を短縮する。その結果、第１のＦＥＴと第２のＦＥＴ間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作が抑制される。
【００１５】
請求項２に記載の考案は、一対のスイッチング素子のゲートにドライブ巻線を介してデューティ制御されるパルス電圧を印加して当該一対のスイッチング素子を交互にオン・オフさせる自励式インバータ回路であって、前記自励式インバータ回路は、電圧駆動する前記一対のスイッチング素子と、１次側に前記一対のスイッチング素子が配置されると共に、２次側にランプが配置されるトランスとを備え、前記一対のスイッチング素子を構成する第１のスイッチング素子において、供給電源に接続されるゲートとグランド間には第１のゲート電圧クランプ手段が、ドレインと供給電源間には第１のメインコイルが、ソースにはグランドが各々接続される一方、前記一対のＦＥＴを構成する第２のスイッチング素子において、供給電源に接続されるゲートとグランド間には第２のゲート電圧クランプ手段が、ドレインと供給電源間には第２のメインコイルが、ソースにはグランドが各々接続され、前記ドライブ巻線は前記第１のスイッチング素子のゲートと前記第２のスイッチング素子のゲート間に設けられ、ドライブ巻線からの第１及び第２のスイッチング素子の両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のゲート電圧クランプ手段により、ゲート電位を所定の電位にクランプしてオン時間を短縮し、第１のスイッチング素子と第２のスイッチング素子間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作を抑制せしめる構成としている。
【００１６】
上記のように構成した請求項２に記載の考案によれば、ドライブ巻線からの第１及び第２のスイッチング素子の両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のゲート電圧クランプ手段により、ゲート電位を所定の電位にクランプしてオン時間を短縮する。その結果、第１のスイッチング素子と第２のスイッチング素子間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作が抑制される。
【００１７】
請求項３に記載の考案は、一対のスイッチング素子のゲートにドライブ巻線を介してデューティ制御されるパルス電圧を印加して当該一対のスイッチング素子を交互にオン・オフさせる自励式インバータ回路であって、前記第１及び第２のスイッチング素子はＦＥＴであり、前記第１及び第２のゲート電圧クランプ手段はツェナーダイオードであり、前記自励式インバータ回路は液晶テレビの調光用として設けられ、ドライブ巻線からの第１及び第２のＦＥＴの両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のツェナーダイオードにより、ゲート電位を所定の電位にクランプしてオン時間を短縮し、第１のＦＥＴと第２のＦＥＴ間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作を抑制せしめる構成としている。
【００１８】
上記のように構成した請求項３に記載の考案によれば、請求項１同様に、ドライブ巻線からの第１及び第２のＦＥＴの両ゲートへのパルス電圧の交互の印加に際し、前記第１及び第２のツェナーダイオードにより、ゲート電位を所定の電位にクランプしてオン時間を短縮する。その結果、第１のＦＥＴと第２のＦＥＴ間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作が抑制される。
【考案の効果】
【００１９】
請求項１に記載の考案によれば、第１のＦＥＴと第２のＦＥＴ間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作が抑制され、安定したランプの点燈状態を得る自励式インバータ回路を調光用に備えた液晶テレビを提供し得る。
【００２０】
請求項２に記載の考案によれば、第１のスイッチング素子と第２のスイッチング素子間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作が抑制され、安定したランプの点燈状態を得る自励式インバータ回路を提供し得る。
【００２１】
請求項３に記載の考案によれば、第１のＦＥＴと第２のＦＥＴ間の交互のオンからオフへの切換時に発生するピーク電流に伴う同時オン動作が抑制され、安定したランプの点燈状態を得る自励式インバータ回路を提供し得る。
【考案を実施するための最良の形態】
【００２２】
以下、本考案を具体化した実施例について説明する。
【実施例１】
【００２３】
（１）液晶テレビジョン装置の構成： 
図１は、本考案にかかる自励式インバータ回路、及び当該自励式インバータ回路を調光用に備えた液晶テレビの一実施形態における構成を示したブロック構成図である。
【００２４】
同図において、液晶テレビとしての液晶テレビジョン装置１０は、概略、チューナ１１と、ビデオ信号処理回路１２と、液晶パネル１３と、マイコン１４と、セレクタ回路１５とから構成されている。ビデオ信号処理回路１２は内部にデジタル信号処理回路１２ａと、液晶ドライバ回路１２ｂとを有し、ＩＩＣバス等のバス１２ｅを介して、制御回路１２ｃと、マイコンＩ／Ｆ１２ｄとが接続されている。このマイコンＩ／Ｆにはマイコン１４が接続されており、マイコン１４は、マイコンＩ／Ｆ１２ｄを介して、ビデオ信号処理回路１２の各回路の制御を実行可能になっている。
【００２５】
ここで、マイコン１４には操作パネル１４ａとリモコンＩ／Ｆ１４ｂとＲＯＭ１４ｃとＲＡＭ１４ｄとバックライト駆動回路１４ｅとが接続されており、当該マイコン１４はＲＯＭ１４ｃに予め格納されている各種制御プログラムを読み出して、ＲＡＭ１４ｄをワークエリアとしつつ実行し、上述した各回路の制御を実行する。また、バックライト駆動回路１４ｅにはバックライト部１４ｅ１が接続されている。ここで、液晶パネル１３の解像度は特に限定されず、６４０画素＊４８０画素のサイズ（ＶＧＡサイズ）の解像度であっても良いし、１０２４画素＊７６８画素のサイズ（ＸＧＡサイズ）の解像度であっても良い。バックライト駆動回路１４ｅに接続されているバックライト部１４ｅ１は、この液晶パネル１３の背面に配置されており、液晶パネル１３の各画素と略同等の発光体素子がマトリクス状に配設され、各発光体素子はマイコン１４の制御に基づいて後に詳述するバックライト駆動回路１４ｅによって駆動され所定の発光輝度で発光する。
【００２６】
チューナ１１は、アナログテレビ用のチューナであり、接続するアンテナ１１ａにてテレビジョン放送電波を受信する。そして、同チューナ１１からは、受信したテレビジョン放送電波に基づいたアナログ映像信号としてのテレビジョン放送信号（コンポジットビデオ信号）が出力される。また、この液晶テレビジョン装置１０は、外部入力端子としてＶＴＲからのアナログ映像信号（コンポジットビデオ信号）を入力するための外部入力端子１５ａと、ＬＤプレイヤーからのアナログ映像信号（コンポジットビデオ信号）を入力するための外部入力端子１５ｂと、ＤＶＤプレイヤーからのアナログ映像信号（コンポジットビデオ信号）を入力するための外部入力端子１５ｃとを備えている。
【００２７】
チューナ１１および外部入力端子１５ａ〜１５ｃは、セレクタ回路１５に接続されており、チューナ１１から出力されるコンポジットビデオ信号（テレビジョン放送信号）および外部入力端子１５ａから入力されるコンポジットビデオ信号と外部入力端子１５ｂから入力されるコンポジットビデオ信号と外部入力端子１５ｃから入力されるコンポジットビデオ信号とのうちから、１つのコンポジットビデオ信号を選択可能になっている。この選択は、マイコン１４に接続された操作パネル１４ａおよびリモコンＩ／Ｆ１４ｂを介して入力されるリモコンによる操作によって行われる。セレクタ回路１５によって選択されたコンポジットビデオ信号は、ビデオ信号処理回路１２に送出される。この送出されたコンポジットビデオ信号は、ビデオ信号処理回路１２内部のデジタル信号処理回路１２ａに入力される。
【００２８】
このデジタル信号処理回路１２ａは、アナログ／デジタル変換回路１２ａ１と、Ｙ／Ｃ分離回路１２ａ２と、クロマデコーダ回路１２ａ３と、画像調整回路１２ａ４と、マトリクス回路１２ａ５とを有している。かかる構成において、アナログ／デジタル変換回路１２ａ１は、コンポジットビデオ信号を入力すると、このコンポジットビデオ信号における白レベルと黒レベルとの間の所定の信号レベル範囲を各信号レベルに応じた階調のデジタル信号に変換する。以降の所定の信号処理はこのデジタル信号に基づいて実行されることになる。Ｙ／Ｃ分離回路１２ａ２はこのデジタル信号に基づいてＹ信号とＣ信号への分離処理を行う、分離後のＹ信号およびＣ信号はクロマデコーダ回路１２ａ３に入力され、所定の信号処理が行われた後にＹＵＶ信号として出力される。
【００２９】
デジタル信号処理回路１２ａの画質調整回路１２ａ４は、ＹＵＶ信号に対して、シャープネス、色彩およびＴＩＮＴの調整を行う。マトリクス回路１２ａ５は、画質調整回路１２ａ４によって画質調整が施されたＹＵＶ信号に対してＲＧＢマトリクス変換処理を行って、ＲＧＢ信号を生成する。この生成されたＲＧＢ信号は液晶ドライバ回路１２ｂに送出される。液晶ドライバ回路１２ｂは、画素数変換回路１２ｂ１と、画質調整回路１２ｂ２と、出力処理回路１２ｂ３と、フレームメモリ１２ｂ４とを有している。画素数変換回路１２ｂ１は、デジタル信号処理回路１２ａにて生成されたＲＧＢ信号を入力し、このＲＧＢ信号に対して、スケーリング処理を行いつつ、液晶パネル１３に表示される１画面分のＲＧＢ信号を生成する。そして、この１画面分のＲＧＢ信号をフレームメモリ１２ｂ４に格納する。
【００３０】
また、液晶ドライバ回路１２ｂの画質調整回路１２ｂ２は、画素数変換回路１２ｂ１によってスケーリング処理が施され、フレームメモリ１２ｂ４に格納されたＲＧＢ信号に対して、ブライトネス、コントラスト、黒バランスおよび白バランスの調整を行う。出力処理回路１２ｂ３は、画質調整回路１２ｂ２によって画質調整が施されたＲＧＢ信号に対して、ガンマ補正、ディザ処理等を行うとともに、背景信号、ＯＳＤ信号、ブランキング信号等を付加して液晶パネル１３に出力し、画像を表示させる。
【００３１】
（２）バックライト駆動回路について：
図２は、液晶テレビジョン装置１０のランプとしてのバックライト部１４ｅ１の光源となる冷陰極管１７を点灯駆動する自励式インバータ回路１８を有する前記バックライト駆動回路１４ｅを示している。
【００３２】
ＡＣアダプタ１４ｋは、商用電源１４ｌから１２Ｖに安定化された直流出力Ｖ＋を生成して出力する。マイコン１４は、直流出力Ｖ＋から５Ｖに安定化されたプラス出力を生成し、前記バックライト駆動回路１４ｅのＩＣ部１４ｆに出力する。
【００３３】
前記バックライト駆動回路１４ｅは、冷陰極管（放電管）１７を点灯する自励式インバータ回路１８、輝度制御回路１４ｇ、スイッチング制御回路１４ｈ、および、保護回路１４ｊを備えている。なお、これらの各回路は、ＩＣ部１４ｆ及び外付けされるディスクリート素子を含んで適宜構成されている。
【００３４】
スイッチング制御回路１４ｈは、輝度制御回路１４ｇから出力される信号に従って、自励式インバータ回路１８を駆動するためのデューティ制御に基づくスイッチング制御出力１４ｈ１を生成し、出力する。輝度制御回路１４ｇは、電流検出回路１６から出力される電流検出信号１６ａを演算し、スイッチング制御回路１４ｈと保護回路１４ｊとに制御信号１４ｇ１を出力する。なお、この信号１４ｇ１は、電流検出信号１６ａが電流値が０となっていることを示すときには、同様に０を示すようになっている。
【００３５】
保護回路１４ｊは、内部にラッチ回路１４ｉを備えており、このラッチ回路１４ｉは、プラス出力の電圧が０Ｖから５Ｖとなって、バックライト駆動回路１４ｅのＩＣ部１４ｆが動作状態に移行したときには、非ラッチ状態となる。そして、非ラッチ状態にあるラッチ回路１４ｉは、電圧検出回路１５から出力される電圧検出信号１５ａが、電圧の異常の上昇を示すとき、あるいは、電流検出回路１６から出力される電流検出信号１６ａが電流の０を示すため、信号１４ｇ１が０を示すとき、ラッチ状態に移行するようになっている。また、プラス出力の電圧が低下するときにも、ラッチ状態に移行するようになっている。
【００３６】
そして、ラッチ回路１４ｉがラッチ状態に移行したときには、保護回路１４ｊは、スイッチング制御回路１４ｈの動作を停止させる。また、ラッチ回路１４ｉのラッチ状態は、ＩＣ用プラス出力の電圧を０Ｖ（あるいは０Ｖの近傍値）とするときには解除されるが、外部からの信号等によっては解除されないようになっている。
【００３７】
図３に自励式インバータ回路１８の概略回路図を示す。
【００３８】
自励式インバータ回路１８は、一対のスイッチング素子としての一対のＦＥＴ１８ａ，１８ｂと、１次側に前記一対のＦＥＴ１８ａ，１８ｂが配置されると共に、２次側にランプとしてのバックライトの光源となる冷陰極管１７が配置されるトランス１９とを備えている。
【００３９】
前記一対のＦＥＴは、第１のＦＥＴ１８ａと第２のＦＥＴ１８ｂとから構成される。当該第１のＦＥＴ１８ａにおいては、供給電源に接続されるゲートとグランド間には第１のゲート電圧クランプ手段としての第１のツェナーダイオード１８ｃが、ドレインと供給電源間には第１のメインコイル１９ａが、ソースにはグランドが各々接続される。
【００４０】
一方、前記第２のＦＥＴ１８ｂにおいては、供給電源に接続されるゲートとグランド間には第２のゲート電圧クランプ手段としての第２のツェナーダイオード１８ｄが、ドレインと供給電源間には第２のメインコイル１９ｂが、ソースにはグランドが各々接続されている。
【００４１】
前記トランス１９には、ドライブ巻線１９ｃが前記第１のＦＥＴ１８ａのゲートと前記第２のＦＥＴ１８ｂのゲート間に接続して設けられ、当該ドライブ巻線１９ｃを介して、前記スイッチング制御回路１４ｈから入力されるパルス電圧が第１及び第２のＦＥＴ１８ａ，１８ｂの両ゲートに、交互に印加される。
【００４２】
即ち、起動時、ドライブ巻線１９ｃを介して第１のＦＥＴ１８ａのゲートに電流が流れ、当該ＦＥＴ１８ａがオンする。次に、第１のＦＥＴ１８ａに印加されるゲート電圧を引き抜くようにドライブ巻線１９ｃを介して電流が流れ、当該ＦＥＴ１８ａはオフする。続いて、第２のＦＥＴ１８ｂにおいても同様なオンオフ動作が行われ、２次側の冷陰極管１７に高圧の正弦波が供給される。
【００４３】
（３）動作について：
ところで、本実施例においては、前述した通り、前記第１のＦＥＴ１８ａのゲートとグランド間に第１のツェナーダイオード１８ｃが、前記第２のＦＥＴ１８ｂのゲートとグランド間には第２のツェナーダイオード１８ｄが、各々設けられている。従って、両ツェナーダイオード１８ｃ，１８ｄの設置により、ドライブ巻線１９ｃからの第１及び第２のＦＥＴ１８ａ，１８ｂの両ゲートへのパルス電圧の交互の印加に際し、ゲート電圧は両ツェナーダイオード１８ｃ，１８ｄに予め設定された所定の電位Ｖａにクランプ（制限）されることになる。
【００４４】
その結果、第１、第２のＦＥＴ１８ａ，１８ｂの両ゲートに印加されるゲート電圧は、図４の（ａ）（ｂ）に各々示すような波形となる。それに伴い、第１、第２のＦＥＴ１８ａ，１８ｂのドレイン−ソース間に流れる電流は図４の（ｃ）に示すような波形となる。
【００４５】
即ち、両ツェナーダイオード１８ｃ，１８ｄにより前記第１、第２のＦＥＴ１８ａ，１８ｂの両ゲートに印加されるゲート電圧を所定の電圧にクランプすることで、当該両ＦＥＴ１８ａ，１８ｂのオン時間Ｔが短縮されることになる。従って、このオン時間Ｔの短縮量を、前述した図５の従来技術における、重複して同時オン動作する時間Ｔ１分以上となるように、ゲート電圧のクランプ電圧値を設定することで、従来の両ＦＥＴのドレイン−ソース間に流れる電流波形において生じていた、オンからオフへの切換時に発生するピーク電流部分が削除され、同時オン動作を抑制することができる。
これにより、ゲートに印加するパルス電圧をデューティ制御することで、容易に正確な周波数の調整を図ることができる一対のＦＥＴを用いた自励式インバータ回路において、両ＦＥＴの交互の通電切換時に発生するピーク電流に伴う同時オン動作を抑制せしめ、安定したランプの点燈状態を得る自励式インバータ回路、及び当該自励式インバータ回路を調光用に備えた液晶テレビを提供し得る。
【００４６】
尚、本願考案は本実施例の構成に限定されるものではなく、以下に列記する構成について、適宜変更可能である。
【００４７】
１．本実施例で説明した、自励式インバータ回路の具体的な回路構成は一例に過ぎず、これに限定されるものではない。要は、スイッチング素子のゲート電圧を所定の電圧でクランプさせ、スイッチング素子のオン時間を短縮する構成を備えるものであれば良い。
【００４８】
２．本実施例で説明した液晶テレビの具体的な構成も一例に過ぎず、これに限定されるものではない。
要は、スイッチング素子のゲート電圧を所定の電圧でクランプさせ、スイッチング素子のオン時間を短縮する自励式インバータ回路を供えるものであれば良い。
【００４９】
３．本実施例では、スイッチング素子のゲート電圧を所定の電圧でクランプさせ、スイッチング素子のオン時間を短縮する自励式インバータ回路を供える好適な装置として液晶テレビを例に説明したが、あくまで一例に過ぎず、これに限定されるものではない。自励式インバータ回路により点燈制御が成されるランプを備える、液晶テレビ以外の各種装置に適用可能である。
【００５０】
４．本実施例では、一対のスイッチング素子としてＦＥＴを例に説明したが、これに限定されるものではなく、クランプし得る電圧制御でオンオフされる他のスイッチング素子であっても、勿論良い。
【００５１】
５．同様に、本実施例では、ゲート電圧クランプ手段としてツェナーダイオードを適用した例で説明したが、これに限定されるものではなく、ツェナーダイオード同様の電圧クランプが可能な他の手段で構成するようにしても良い。
【００５２】
６．ゲート電圧をクランプさせる電圧値、即ち、スイッチング素子のオン時間短縮量は、ランプ特性等の状況に応じて適宜設定し得るのは言うまでもない。
【産業上の利用可能性】
【００５３】
ゲートに印加するパルス電圧をデューティ制御することで、容易に正確な周波数の調整を図ることができる一対のＦＥＴを用いた自励式インバータ回路において、両ＦＥＴの交互の通電切換時に発生するピーク電流に伴う同時オン動作を抑制せしめ、安定したランプの点燈状態を得る自励式インバータ回路、及び当該自励式インバータ回路を調光用に備えた液晶テレビを提供する。
【図面の簡単な説明】
【００５４】
【図１】本考案の実施例１を説明する概略ブロック図である。
【図２】本考案の実施例１を説明する概略ブロック図である。
【図３】本考案の実施例１を説明する概略回路図である。
【図４】本考案の実施例１を説明する概略波形図である。
【図５】本考案に対する従来技術を説明する概略波形図である。
【符号の説明】
【００５５】
１０…液晶テレビとしての液晶テレビジョン装置
１７…ランプ
１８…自励式インバータ回路
１８ａ…第１のスイッチング素子としての第１のＦＥＴ
１８ｂ…第２のスイッチング素子としての第２のＦＥＴ
１８ｃ…第１のゲート電圧クランプ手段としての第１のツェナーダイオード
１８ｄ…第２のゲート電圧クランプ手段としての第２のツェナーダイオード
１９…トランス
１９ａ…第１のメインコイル
１９ｂ…第２のメインコイル
１９ｃ…ドライブ巻線
Ｔ…オン時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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