(57)【要約】【課題】データ線等にかかる寄生容量を抑制することによって、高速なデータ読出および高速なデータ書込を実行することが可能な薄膜磁性体記憶装置を提供する。【解決手段】複数のビット線をＹ本（Ｙ：２以上の整数）ずつの複数のグループに分割する。また、データ読出時に、データ読出電流が通過するＹ本の読出データ線を設けて、各グループ毎にＹ本のビット線とＹ本の読出データ線とを電気的に結合するＹ個の接続制御部を設ける。これに伴い、Ｙ本の読出データ線と電気的に接続される接続制御部の個数は均等に分割され、接続制御部との電気的な接続により読出データ線に掛かる寄生容量を抑制することができる。これにより、読出データ線を所定の電圧レベルに充電する際の充電時間を短縮することができ、高速なデータ読出を実行することができる。【選択図】　　　　図１
2004133990.tif 000002
【特許請求の範囲】
【請求項１】
磁気的にデータを記憶する行列状に配置された複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられる複数の第１のビット線とを備え、
前記複数の第１のビット線は、複数のグループに分割され、
前記複数のグループの各々は、Ｘ（Ｘ：２以上の整数）本の前記第１のビット線を含み、
書込データを伝達するＸ本の書込データ線と、
前記複数の第１のビット線にそれぞれ対応して設けられ、前記書込データに応じたデータ書込電流を供給する複数の第１の書込制御回路とをさらに備え、
前記Ｘ本の書込データ線は、各前記グループにおいて、対応するＸ個の前記第１の書込制御回路とそれぞれ電気的に結合される、薄膜磁性体記憶装置。
【請求項２】
メモリセル列にそれぞれ対応して設けられ、前記複数の第１のビット線のそれぞれと互いに相補の複数の第２のビット線と、
前記複数の第２のビット線にそれぞれ対応して設けられ、前記書込データに応じた前記データ書込電流を供給する複数の第２の書込制御回路とをさらに備え、前記Ｘ本の書込データ線は、各前記グループにおいて、対応するＸ個の前記第２の書込制御回路のそれぞれとさらに電気的に結合され、
各前記第１および第２の書込制御回路の各々は、外部からのアドレス指示に応じて、対応する前記書込データ線から入力される前記書込データの電圧レベルを反転させる書込データ変換回路を含み、
各前記第１の書込制御回路および各前記第２の書込制御回路は、同じ電圧レベルの前記書込データの入力に応じて対応する第１および第２のビット線に対してそれぞれ互いに異なる方向に前記データ書込電流を供給する、請求項１記載の薄膜磁性体記憶装置。
【請求項３】
磁気的にデータを記憶する行列状に配置された複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられる複数の第１のビット線とを備え、前記複数の第１のビット線は、データ読出時に複数の第１のグループに分割され、
前記複数の第１のグループの各々は、Ｙ（Ｙ：２以上の整数）本の第１のビット線を含み、
データ読出時に、少なくとも１本、第１の電圧と結合された選択メモリセルと電気的に接続された状態で電流の供給を受けるＹ本の読出データ線と、
前記Ｙ本の読出データ線にそれぞれ対応して設けられ、前記データ読出時に各々が、対応する読出データ線と第２の電圧とを電気的に結合するとともに、かつ前記対応する読出データ線の通過電流に基づいて読出データを生成するＹ個の読出回路と、
前記複数の第１のグループにそれぞれ対応して設けられる複数の列選択線と、
前記複数の第１のグループにそれぞれ対応して設けられ、対応する列選択線の活性化に応答して、前記複数の第１のグループのうちの対応する第１のグループにおいて、対応するＹ本の前記第１のビット線と前記Ｙ本の読出データ線とをそれぞれ電気的に結合するＹ個の接続制御部とをさらに備える、薄膜磁性体記憶装置。
【請求項４】
前記複数の第１のビット線は、データ書込時に複数の第２のグループに分割され、
前記複数の第２のグループの各々は、Ｘ（Ｘ：２以上の整数）本のビット線を含み、
前記薄膜磁性体記憶装置は、
書込データを伝達するＸ本の書込データ線と、
前記複数の第１のビット線にそれぞれ対応して設けられ、前記書込データに応じたデータ書込電流を供給する複数の第１の書込制御回路とをさらに備え、
前記Ｘ本の書込データ線は、各前記第２のグループにおいて、対応するＸ個の前記第１の書込制御回路とそれぞれ電気的に結合される、請求項３記載の薄膜磁性体記憶装置。
【請求項５】
前記薄膜磁性体記憶装置は、メモリセル列にそれぞれ対応して設けられ、前記複数の第１のビット線のそれぞれと互いに相補の複数の第２のビット線と、
前記複数の第２のビット線にそれぞれ対応して設けられ、前記書込データに応じたデータ書込電流を供給する複数の第２の書込制御回路とをさらに備え、
前記Ｘ本の書込データ線は、各前記第２のグループにおいて、対応するＸ個の前記第２の書込制御回路のそれぞれとさらに電気的に結合され、
各前記第１および第２の書込制御回路の各々は、外部からのアドレス指示に応じて、対応する前記書込データ線から入力される前記書込データの電圧レベルを反転させる書込データ変換回路を含み、
各前記第１の書込制御回路および各前記第２の書込制御回路は、同じ電圧レベルの前記書込データの入力に応じて対応する第１および第２のビット線に対してそれぞれ互いに異なる方向に前記データ書込電流を供給する、請求項４記載の薄膜磁性体記憶装置。
【請求項６】
ＸとＹとは異なる整数である、請求項４記載の薄膜磁性体記憶装置。
【請求項７】
前記複数の第１のビット線と前記Ｙ本の読出データ線とは互いに交差する方向に配置される、請求項３記載の薄膜磁性体記憶装置。
【請求項８】
各々がデータ読出時に前記選択メモリセルの通過電流の基準レベルとなる基準電流を生成するための複数のダミーセルと、
メモリセル列にそれぞれ対応して設けられ、前記複数の第１のビット線のそれぞれと互いに相補の関係にある複数の第２のビット線と、
前記Ｙ本の第１の読出データ線にそれぞれ対応して設けられ、各々が対応する第１の読出データ線と互いに相補のＹ本の第２の読出データ線と、
前記複数の第１のグループにそれぞれ対応して設けられ、対応する列選択線の活性化に応答して、前記複数の第１のグループのうちの対応する第１のグループにおいて、対応するＹ本の前記第２のビット線と前記Ｙ本の第２の読出データ線との間をそれぞれ電気的に結合するＹ個の接続制御部とをさらに備え、
各前記ダミーセルは、前記複数のメモリセルとメモリセル列を共有するように行方向に沿って配置され、
前記薄膜磁性体記憶装置は、データ読出時に、選択列に対応する第１のビット線および第２のビット線のうちの一方および他方をそれぞれ選択メモリセルおよび前記複数のダミーセルのうちの１つと接続するためのアドレス選択部をさらに備える、請求項３記載の薄膜磁性体記憶装置。
【請求項９】
各前記読出回路は、外部からのアドレスに応じて、生成される前記読出データを変換する読出データ変換回路を含む、請求項８記載の薄膜磁性体記憶装置。
【請求項１０】
各々がデータ読出時に前記選択メモリセルの通過電流の基準レベルとなる基準電流を生成するための複数のダミーセルをさらに備え、
各前記ダミーセルは、前記複数のメモリセルとメモリセル行を共有するように列方向に沿って配置され、
前記薄膜磁性体記憶装置は、
メモリセル行にそれぞれ対応して設けられる複数のワード線と、
前記複数のダミーセルに対応して設けられるダミービット線と、
前記Ｙ本の第１の読出データ線にそれぞれ対応して設けられ、各々が対応する第１の読出データ線と互いに相補のＹ本の第２の読出データ線とをさらに備え、各前記接続制御部は、前記対応する列選択線の活性化に応答して、対応する第１のグループにおいて、対応するＹ本の前記第１のビット線と前記Ｙ本の読出データ線とを電気的に結合し、
データ読出時に、前記ダミービット線と各前記第２の読出データ線との接続を制御するダミー接続部とを含み、
前記薄膜磁性体記憶装置は、前記データ読出時に、選択行のワード線の活性化に応答して、選択列に対応する第１のビット線と選択メモリセルとを接続し、前記ダミービット線と前記複数のダミーセルのうちの１つとを接続するためのアドレス選択部をさらに備える、請求項３記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を有するメモリセルを備えたランダムアクセス可能な薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている（たとえば、非特許文献１参照。）。
【０００３】
磁気トンネル接合を有するメモリセル（以下、「ＭＴＪメモリセル」とも称する）は、１個のＭＴＪ素子と、１個のアクセス素子（たとえば、トランジスタ）とで構成可能であるため、高集積化にも有利である。ＭＴＪ素子は、印加された磁界に応じた方向に磁化可能な磁性体層を有しており、ＭＴＪメモリセルは、当該磁性体層の磁化方向に応じて、ＭＴＪ素子内での電気抵抗（接合抵抗）が変化する特性を利用して、データ記憶を実行する。
【０００４】
ＭＴＪメモリセルの記憶データを読出すためには、記憶データレベルに対応した電気抵抗差の検知が必要である。具体的には、電気抵抗（すなわち記憶データ）に応じて変化するＭＴＪメモリセルの通過電流に基づいて、データ読出が実行される。一般的に、ＭＴＪ素子の電気抵抗は、数十キロオームオーダであり、記憶データレベルの違いによって生じる電気抵抗差もその２０〜３０％程度である。また、ＭＴＪ素子の信頼性を考慮すれば、データ読出時に印加される電圧は、０．５ボルト程度が適当であるので上述した通過電流は、マイクロアンペア（μＡ：１０−６Ａ）オーダに留まる。
【０００５】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ　Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２），ｐ．１２８−１２９。
【０００６】
【発明が解決しようとする課題】
一方、大容量のメモリアレイにおいては、行もしくは列に対応して設けられる複数のビット線と、複数のビット線に対応して共通に設けられ、記憶データを検知する回路と接続されるデータ線とを配置する構成が一般的である。当該構成において、データ読出時おいては、データ線および選択ビット線に対して所定の電圧レベルまで充電することによりメモリセルに対して通過電流を供給する方式が採用されているが、データ線は、選択ビット線のみならず他の複数の非選択のビット線ともトランジスタ等を介して電気的に結合されている。これに伴い、データ線には無視できないトランジスタ等が有する寄生容量が掛かる。
【０００７】
このデータ線に掛かる寄生容量は、データ線等の所定レベルへの充電の妨げとなり、データ読出の高速化を妨げる要因となる。
【０００８】
また、データ書込においては、書込データに応じたデータ書込電流を選択ビット線に供給する回路が各ビット線毎に設けられ、当該回路に対応して書込データを伝達する信号線等が共通に配置される構成が一般的である。
【０００９】
この構成においても共通に配置された信号線等は、選択された回路のみならず非選択の回路とも電気的に結合される。これに伴い、信号線等には、無視できない非選択の回路の寄生容量がかかる。この信号線等に掛かる寄生容量は、データ書込時に書込データの伝播遅延をもたらし、データ書込の高速化を妨げる要因となる。
【００１０】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、データ線および書込データ等を伝達する信号線等にかかる寄生容量を抑制することによって、高速なデータ読出および高速なデータ書込を実行することが可能な薄膜磁性体記憶装置の構成を提供することである。
【００１１】
【課題を解決するための手段】
本発明のある局面に従う薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数の第１のビット線と、書込データを伝達するＸ本の書込データ線と、複数の第１の書込制御回路を含む。複数のメモリセルは、磁気的にデータを記憶する。複数の第１のビット線は、メモリセル列にそれぞれ対応して設けられる。複数の第１のビット線は、複数のグループに分割される。複数のグループの各々は、Ｘ（Ｘ：２以上の整数）本の第１のビット線を含む。複数の第１の書込制御回路は、複数の第１のビット線にそれぞれ対応して設けられ、書込データに応じたデータ書込電流を供給する。Ｘ本の書込データ線は、各グループにおいて、対応するＸ個の第１の書込制御回路とそれぞれ電気的に結合される。
【００１２】
本発明の他の局面に従う薄膜磁性体記憶装置は、行列状に配置された複数乃メモリセルと、複数の第１のビット線と、Ｙ本の読出データ線と、Ｙ個の読出回路と、複数の列選択線と、Ｙ個の接続制御部とを含む。複数のメモリセルは、磁気的にデータを記憶する。複数の第１のビット線は、メモリセル列にそれぞれ対応して設けられる。複数の第１のビット線は、データ読出時に複数の第１のグループに分割される。複数の第１のグループの各々は、Ｙ（Ｙ：２以上の整数）本の第１のビット線を含む。Ｙ本の読出データ線は、データ読出時に、少なくとも１本、第１の電圧と結合された選択メモリセルと電気的に接続された状態で電流の供給を受ける。Ｙ個の読出回路は、Ｙ本の読出データ線にそれぞれ対応して設けられ、データ読出時に各々が、対応する読出データ線と第２の電圧とを電気的に結合する。さらに、Ｙ個の読出回路は、対応する読出データ線の通過電流に基づいて読出データを生成する。複数の列選択線は、複数の第１のグループにそれぞれ対応して設けられる。Ｙ個の接続制御部は、複数の第１のグループにそれぞれ対応して設けられ、対応する列選択線の活性化に応答して、複数の第１のグループのうちの対応する第１のグループにおいて、対応するＹ本の第１のビット線とＹ本の読出データ線とをそれぞれ電気的に結合する。
【００１３】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１のアレイ構成を示す回路図である。
【００１５】
図１を参照して、本発明の実施の形態１に従うＭＲＡＭデバイス１は、行列状に配置される複数のＭＴＪメモリセルＭＣによって形成されるメモリアレイ１０と、複数のダミーメモリセルＤＭＣによって形成されるダミーメモリアレイ１０♯と、ロウアドレスＲＡに基づいてメモリアレイ１０における行選択を実行する行デコーダ２０および２１と、ロウアドレスＲＡに基づいてメモリアレイ１０♯における行選択を実行する行デコーダ２２および２３と、列アドレスＣＡに基づいてメモリアレイ１０および１０♯における列選択を実行する列デコーダ２５とを備える。
【００１６】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
【００１７】
図２は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００１８】
図２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００１９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００２０】
データ書込時においては、ワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００２１】
図３は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００２２】
図３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ　Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００２３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００２４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図３に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００２５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図３に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００２６】
図３に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００２７】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００２８】
なお、図１のメモリアレイ１０＃に配置されるダミーメモリセルＤＭＣの各々は、予め書込まれた電気抵抗ＲｍａｘおよびＲｍｉｎの中間の電気抵抗値に固定的に設定される。
【００２９】
再び図１を参照して、メモリアレイ１０においては、一例として２つの隣接するメモリセル列にそれぞれ対応して相補のビット線対ＢＬＰがそれぞれ配置される。また、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１〜ＲＷＬ２ｎが配置される。また、隣接する２つのメモリセル行に対応して設けられ、各々隣接する２つのメモリセル行で共有されるデジット線ＤＬ１〜ＤＬｎが配置される。
【００３０】
具体的には、図１において、一例として相補のビット線ＢＬ１，／ＢＬで構成されるビット線対ＢＬＰ１と、相補のビット線ＢＬ２，／ＢＬ２で構成されるビット線対ＢＬＰ２とが示される。また、相補のビット線／ＢＬ１，／ＢＬ２，・・・に対応するメモリセルで構成されるメモリセル行に対応して、奇数行のリードワード線ＲＷＬ１，ＲＷＬ３，・・・ＲＷＬ２ｎ−１が配置される。一方、ビット線ＢＬ１，ＢＬ２，・・・に対応するメモリセルで構成されるメモリセル行に対応して、偶数行のリードワード線ＲＷＬ２，ＲＷＬ４，・・・ＲＷＬ２ｎが配置されるものとする。また、デジット線ＤＬ１は、リードワード線ＲＷＬ１およびＲＷＬ２に対応する隣接する２つのメモリセル行において、共有されている。すなわち、隣接する２つのメモリセル行でデジット線を共有することによりデジット線の本数を削減することができる。これに伴い、後述するデジット線ドライバの配線ピッチを十分に確保し、歩留りを向上することができる。
【００３１】
また、メモリアレイ１０＃は、メモリアレイ１０のメモリセル列を共有するように１個ずつ配置された複数のダミーメモリセルＤＭＣを含む。メモリアレイ１０＃は、ビット線ＢＬ１，ＢＬ２，・・・に対応するダミーメモリセルで構成されるメモリセル行に対応して設けられたリードワード線ＲＷＬｄ２と、相補のビット線／ＢＬ１，／ＢＬ２，・・・に対応するダミーメモリセルで構成されるメモリセル行に対応して設けられたリードワード線ＲＷＬｄ１とをさらに含む。また、リードワード線ＲＷＤｄ１およびＲＷＬｄ２に対応する各ダミーメモリセルに共通に設けられるデジット線ＤＬｄをさらに含む。
【００３２】
本構成の如く、ダミーメモリセルをメモリセル列を共有するように配置することにより、ビット線ＢＬを正規のメモリセルと共有することができダミーメモリセルの効率的なレイアウトが可能である。
【００３３】
なお、以下においては、リードワード線ＲＷＬ１〜ＲＷＬ２ｎ，ＲＷＬｄ１，ＲＷＬｄ２、デジット線ＤＬ１〜ＤＬｎ，ＤＬｄおよびビット線対ＢＬＰ１，ＢＬＰ２・・・を総称して、リードワード線ＲＷＬ、デジット線ＤＬおよびビット線対ＢＬＰともそれぞれ表記する。また、信号、信号線およびデータの２値的な高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧ＧＮＤ）を、「Ｈレベル」および「Ｌレベル」ともそれぞれ称することとする。また、「／」の記号は本明細書においては、反転、否定、相補等を示すものとする。
【００３４】
各ＭＴＪメモリセルＭＣおよびＤＭＣは、対応するビット線ＢＬおよび接地電圧ＧＮＤの間に直列に接続されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。アクセストランジスタＡＴＲのゲートは対応するリードワード線ＲＷＬと接続されている。アクセストランジスタＡＴＲのソースには、接地電圧ＧＮＤが供給される。トンネル磁気抵抗素子ＴＭＲは、記憶データに応じた方向に磁化されて、電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかを有する。
【００３５】
各ＭＴＪメモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００３６】
次に、メモリアレイ１０および１０＃の周辺の構成について説明する。
行デコーダ２０および２２は、データ書込時において、ロウアドレスＲＡに基づいて、選択行のデジット線ＤＬをＨレベルに活性化し、非選択行の対応するデジット線ＤＬをＬレベルに設定する。この結果、一端側をＨレベルに活性化されたデジット線ＤＬは、他端側に接続された接地電圧ＧＮＤにより所定方向へのデータ書込電流がデジット線ＤＬに流される。行デコーダ２０および２２は、図示しないデジット線ドライバ（ＤＬドライバとも称する）を含んでいるものとする。
【００３７】
行デコーダ２１および２３は、データ読出時において、ロウアドレスＲＡに基づいて、選択行のリードワード線ＲＷＬをＨレベルに活性化し、非選択行のリードワード線ＲＷＬをＬレベルに非活性化する。行デコーダ２１および２３は、図示しないワード線ドライバ（ＲＷＬドライバとも称する）を含んでいるものとする。一方、データ書込時においては、各リードワード線ＲＷＬはＬレベルに非活性化される。
【００３８】
このように、デジット線ドライバとワード線ドライバとを互いにメモリアレイ１０および１０＃を挟んで反対領域に配置することにより、各ドライバの配線ピッチを十分に確保することができ、歩留りの向上を図ることができる。
【００３９】
本発明の実施の形態に従うＭＲＡＭデバイス１は、さらに、メモリアレイ１０および１０＃に隣接する領域に複数のデータバス対を設ける。本例においては、一例として並列に２ビットのデータ読出を実行することができる構成について説明する。具体的には、奇数列のビット線対に対応して設けられるデータバス対ＬＩＯＰ１と、偶数列のビット線対に対応して設けられるデータバス対ＬＩＯＰ２とが設けられる。データバス対ＬＩＯＰ１およびＬＩＯＰ２は、それぞれ相補のデータバスＬＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２とを含む。
【００４０】
なお、データバス対ＬＩＯＰとビット対ＢＬとは互いに交差する方向に配置される。これにより、ビット線対ＢＬＰおよびデータバス対ＬＩＯＰと接続される回路帯のレイアウトを容易にすることができる。好ましくは、互いに直交するように配置する。
【００４１】
ＭＲＡＭデバイス１は、さらに、メモリセル列（すなわち、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２）にそれぞれ対応して設けられた、コラム選択ゲートＣＳＧ１〜ＣＳＧ４を備える。以下においては、コラム選択ゲートＣＳＧ１〜ＣＳＧ４をそれぞれ総称して、コラム選択ゲートＣＳＧとも称することとする。
【００４２】
ビット線ＢＬは、対応するコラム選択ゲートＣＳＧを介して、データバス対ＬＩＯＰ１およびＬＩＯＰ２の所定の一方と接続される。たとえばビット線ＢＬ１はコラム選択ゲートＣＳＧ１を介してデータバスＬＩＯ１と接続され、ビット線／ＢＬ１は、コラム選択ゲートＣＳＧ２を介してデータバス／ＬＩＯ１と接続される。
【００４３】
ＭＲＡＭデバイス１は、さらに、複数本のビット線に応じて設けられる列選択線を備える。図１に示す本例の構成においては、４つのコラム選択ゲートに対応して設けられる１本の列選択線ＣＳＬ１が示されている。なお、以下においては列選択線を総括して列選択線ＣＳＬとも称する。
【００４４】
また、ＭＲＡＭデバイスは、列選択線に対応して設けられ、列選択線のデコード結果および書込時に活性化される選択線ＷＥの反転レベルを受けて対応するコラム選択ゲートにＡＮＤ論理演算結果を出力するＡＮＤ回路ＡＤをさらに備える。図１においては、列選択線ＣＳＬ１に対応してＡＮＤ回路ＡＤ１が示されている。なお、ＡＮＤ回路ＡＤは、ＡＮＤ回路ＡＤ１等を総括したものである。ＡＮＤ回路ＡＤは、対応する列選択線のデコード結果（Ｈレベル）および選択線ＷＥ（Ｌレベル）に基づいてＨレベルを対応するコラム選択ゲートに出力する。すなわち、ＡＮＤ回路ＡＤは、データ読出時にＬレベルである選択線ＷＥおよび対応するコラム選択線の活性化に応答して、コラム選択ゲートを活性化させる。
【００４５】
列デコーダ２５は、列アドレスＣＡのデコード結果、すなわち列選択結果に応じて、列選択線ＣＳＬのうちの、列選択結果に対応する１本を選択状態（Ｈレベル）に活性化する。
【００４６】
本発明の実施の形態に従うＭＲＡＭデバイス１は、さらに、メモリアレイ１０および１０＃に隣接する領域に配置され、書込データを伝達する複数の書込データ線、書込データに応じたデータ書込電流をビット線に供給する複数のビット線ドライバ、および複数のビット線ドライバを選択する選択信号を伝達する複数のアドレス線を備える。
【００４７】
具体的には、奇数列のビット線対に対応して設けられる書込データ線ＷＤ１，／ＷＤ１および偶数列のビット線対に対応して設けられる書込データ線ＷＤ２，／ＷＤ２とが設けられる。書込データ線ＷＤ１，／ＷＤ１，ＷＤ２，／ＷＤ２は、メモリアレイ１０および１０＃を挟んで互いに反対側の領域に配置される。
【００４８】
また、ビット線ＢＬ１，／ＢＬ１，ＢＬ２および／ＢＬ２の両端にそれぞれ対応して、ビット線ドライバＢＤＶａ１〜ＢＤＶａ４およびＢＤＶｂ１〜ＢＤＶｂ４がそれぞれ設けられる。
【００４９】
また、奇数列のビット線対に対応するビット線ドライバの選択信号を伝達するアドレス線ＲＡ１と、偶数列のビット線対に対応するビット線ドライバの選択信号を伝達するアドレス線ＲＡ２とをさらに設ける。具体的には、奇数列のビット線対ＢＬＰ１に対応するビット線ドライバＢＤＶａ１，ＢＤＶａ２，ＢＤＶｂ１，ＢＤＶｂ２に対応してアドレス線ＲＡ１が設けられる。一方、偶数列のビット線対ＢＬＰ２に対応するビット線ドライバＢＤＶａ３，ＢＤＶａ４，ＢＤＶｂ３，ＢＤＶｂ４に対応してアドレス線ＲＡ２が設けられる。なお、アドレス線ＲＡ１およびＲＡ２は、ロウアドレスＲＡの一部ビットに従う選択信号を伝達する。
【００５０】
具体的には、データ書込時において、アドレス線ＲＡ１がＨレベルに活性化される時は、奇数列のビット線ＢＬ１に対応するビット線ドライバＢＤＶａ１，ＢＤＶｂ１が選択される。一方、アドレス線ＲＡ１がＬレベルの時は、奇数列の相補のビット線／ＢＬ１に対応するビット線ドライバＢＤＶａ２，ＢＤＶｂ２が選択される。アドレス線ＲＡ２がＨレベルに活性化される時は、偶数列のビット線ＢＬ２に対応するビット線ドライバＢＤＶａ２，ＢＤＶｂ２が選択される。一方、アドレス線ＲＡ２がＬレベルの時は、偶数列の相補のビット線／ＢＬ２が選択される。
【００５１】
図４は、ビット線ドライバＢＤＶａ１およびＢＤＶｂ１の回路構成図である。図４を参照して、ビット線ドライバＢＤＶａ１は、電源電圧Ｖｃｃとビット線ＢＬ１の一端側（列デコーダ２５側）との間に接続されたビット線ドライバトランジスタ５１と、ビット線ＢＬ１の一端側と接地電圧ＧＮＤとの間に接続されたビット線ドライバトランジスタ５２と、ビット線ドライバトランジスタ５１および５２のゲート電圧をそれぞれ制御するための論理ゲート５３および５５とを有する。
【００５２】
論理ゲート５３は、書込データ線ＷＤ１、データ書込時にＨレベルに活性化される選択線ＷＥ、アドレス線ＲＡ１および列選択線ＣＳＬ１の４つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ５１のゲートに出力する。論理ゲート５５は、書込データ線ＷＤ１の反転レベル、選択線ＷＥ、アドレス線ＲＡ１および列選択線ＣＳＬ１の４つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ５２のゲートに出力する。
【００５３】
これに対して、ビット線ドライバＢＤＶｂ１は、電源電圧Ｖｃｃとビット線ＢＬ１の他端側（列デコーダ２５の反対側）との間に接続されたビット線ドライバトランジスタ６１と、ビット線ＢＬ１の他端側と接地電圧ＧＮＤとの間に接続されたビット線ドライバトランジスタ６２と、ビット線ドライバトランジスタ６１および６２のゲート電圧をそれぞれ制御するための論理ゲート６３および６５とを有する。
【００５４】
論理ゲート６３は、書込データ線／ＷＤ１、選択線ＷＥ、アドレス線ＲＡ１および列選択線ＣＳＬ１の４つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ６１のゲートに出力する。論理ゲート６５は、書込データ線／ＷＤ１の反転信号、選択線ＷＥ、アドレス線ＲＡ１および列選択線ＣＳＬ１の４つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ６２のゲートに出力する。
【００５５】
ビット線ドライバＢＤＶａ１，ＢＤＶａ３は、同様の構成であり、ビット線ドライバＢＤＶａ２，ＢＤＶａ４の構成は同様である。ビット線ドライバＢＤＶａ２は、ビット線ドライバＢＤＶａ１と比較してアドレス線ＲＡ１の反転信号が入力される点が異なり、その他の構成については同様であるのでその詳細な説明は繰り返さない。なお、以下においては、ビット線ドライバＢＤＶａ１〜ＢＤＶａ４，ＢＤＶｂ１〜ＢＤＶｂ４をそれぞれ総称して、ビット線ドライバＢＤＶａ，ＢＤＶｂとも称することとする。
【００５６】
ＭＲＡＭデバイス１は、データ入力回路８０をさらに備える。データ入力回路８０は入力バッファ機能を含み、外部から入力された入力データＤＩＮに応じて、書込データ線ＷＤ１，ＷＤ２，／ＷＤ１および／ＷＤ２の電圧を駆動する。
【００５７】
データ入力回路８０は、列選択線ＣＳＬに対応するビット線のうち奇数列のビット線対のデータ書込を実行する場合には、書込データ線ＷＤ１，／ＷＤ１の電圧を駆動する。一方、列選択線ＣＳＬに対応するビット線のうち偶数列のビット線対のデータ書込を実行する場合には、書込データ線ＷＤ２，／ＷＤ２の電圧を駆動する。
【００５８】
たとえば、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ１に対して、書込データがＨレベル（“１”）のデータ書込を実行するときには、書込データ線ＷＤ１，／ＷＤ１をＨレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）にそれぞれ駆動する。これに対して、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ１に対して、書込データがＬレベル（“０”）のデータ書込を実行するときには、書込データ線ＷＤ１，／ＷＤ１をＬレベルおよびＨレベルに駆動する。
【００５９】
一方、列選択線ＣＳＬ１に対応するビット線／ＢＬ１に対して、書込データがＨレベル（“１”）のデータ書込を実行するときには、列選択線ＣＳＬ１に対応するビット線／ＢＬ１に対して、書込データ線ＷＤ１，／ＷＤ１をＬレベルおよびＨレベルに駆動する。これに対して、列選択線ＣＳＬ１に対応するビット線／ＢＬ１に対して、書込データがＬレベル（“０”）のデータ書込を実行するときには、書込データ線ＷＤ１，／ＷＤ１をＨレベルおよびＬレベルに駆動する。
【００６０】
また、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ２に対して、書込データがＨレベル（“１”）のデータ書込を実行するときには、書込データ線ＷＤ２，／ＷＤ２をＨレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）にそれぞれ駆動する。これに対して、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ２に対して、書込データがＬレベル（“０”）のデータ書込を実行するときには、書込データ線ＷＤ２，／ＷＤ２をＬレベルおよびＨレベルに駆動する。
【００６１】
一方、列選択線ＣＳＬ１に対応するビット線／ＢＬ２に対して、書込データがＨレベル（“１”）のデータ書込を実行するときには、書込データ線ＷＤ２，／ＷＤ２をＬレベルおよびＨレベルに駆動する。また、書込データがＬレベル（“０”）のデータ書込を実行するときには、書込データ線ＷＤ２，／ＷＤ２をＨレベルおよびＬレベルに駆動する。
【００６２】
これにより、例えば、ビット線ＢＬ１に対してＨレベルデータの書込時（ＤＩＮ＝“１”）には、選択列のビット線ＢＬ１に、ビット線ドライバＢＤＶａからＢＤＶｂに向かう方向にデータ書込電流＋Ｉｗが流される。Ｌレベルデータの書込時（ＤＩＮ＝“０”）には、選択列のビット線ＢＬ１に、Ｈレベルデータ書込時と反対方向、すなわち、ビット線ドライバＢＤＶｂからＢＤＶａへ向かう方向にデータ書込電流−Ｉｗが流される。
【００６３】
一方、ビット線／ＢＬ１に対してＨレベルデータの書込時（ＤＩＮ＝“１”）には、選択列のビット線／ＢＬ１に、ビット線ドライバＢＤＶｂからＢＤＶａに向かう方向にデータ書込電流−Ｉｗが流される。Ｌレベルデータの書込時（ＤＩＮ＝“０”）には、選択列のビット線／ＢＬ１に、Ｌレベルデータ書込時と反対方向、すなわち、ビット線ドライバＢＤＶａからＢＤＶｂへ向かう方向にデータ書込電流−Ｉｗが流される。仮に同じデータレベルの書込を実行する際に相補のビット線／ＢＬとビット線ＢＬとでデータ書込電流の方向を同じにした場合、ビット線ＢＬ，／ＢＬの一方を読み出した場合に相補のデータバス対に基づいて生成されるセンスアンプからのデータレベルが反転してしまう。したがって、上記方式により、相補のビット線／ＢＬに対してビット線ＢＬと同じデータレベルを書込む際には互いに異なる方向にデータ書込電流を供給することにより、センスアンプから適切なデータレベルを補正することなく出力することができる。
【００６４】
デジット線ＤＬを流れるデータ書込電流は、ＭＴＪメモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。一方、ビット線を流れる、書込データに応じた方向のデータ書込電流は、ＭＴＪメモリセルＭＣにおいて磁化容易軸方向に沿った磁界を発生させる。対応するデジット線ＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたメモリセルＭＣにおいて、ビット線を流れるデータ書込電流の方向に応じた書込データが磁気的に書込まれる。
【００６５】
ＭＲＡＭデバイス１は、さらに、各データバス対ＬＩＯＰに対応して設けられたセンスアンプＳＡと、データ出力回路７５とを備える。図１においては、データバス対ＬＩＯＰ１およびＬＩＯＰ２にそれぞれ対応して設けられたセンスアンプＳＡ１およびＳＡ２とが示される。
【００６６】
図５は、センスアンプＳＡ１の構成を示す回路図である。
センスアンプＳＡ１は、ノードＮｏおよびデータバスＬＩＯ１の間に接続されたＮチャネルＭＯＳトランジスタ７１と、ノード／Ｎｏおよびデータバス／ＬＩＯ１の間に接続されたＮチャネルＭＯＳトランジスタ７１ｒと、ノードＮｓｐおよびノードＮｏの間に接続されるＰチャネルＭＯＳトランジスタ７２と、ノードＮｓｐおよびノード／Ｎｏの間に接続されるＰチャネルＭＯＳトランジスタ７２ｒと、電源電圧ＶｃｃおよびノードＮｓｐの間に接続されるＰチャネルＭＯＳトランジスタ７３とを有する。なお、センスアンプ７０の電源電圧は、電源電圧Ｖｃｃとは独立した電圧とすることも可能である。
【００６７】
トランジスタ７２および７２ｒの各ゲートは、ノードＮｏと接続される。トランジスタ７２および７２ｒは、カレントミラーを構成し、ノードＮｏおよび／Ｎｏの各々に対して、同一電流を供給しようとする。
【００６８】
また、センスアンプ７０は、一定の基準電圧Ｖｒｅｆを生成する基準電圧発生回路７６を有する。
【００６９】
トランジスタ７１および７１ｒの各ゲートには、所定の基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆはトンネル磁気抵抗素子中のトンネル膜（絶縁膜）の信頼性等を考慮して、たとえば約４００ｍＶ程度に設定される。これにより、過電圧印加によるメモリセル破壊を回避して、動作信頼性を向上できる。
【００７０】
トランジスタ７１および７１ｒは、データバスＬＩＯ１，／ＬＩＯ１を基準電圧Ｖｒｅｆレベル程度に維持するとともに、データバスＬＩＯ１，／ＬＩＯ１の通過電流差を増幅して、ノードＮｏおよび／Ｎｏ間の電圧差に変換する。この結果、ノードＮｏおよび／Ｎｏの間における電圧差ΔＶＬは、選択メモリセルの記憶データに応じた極性を有する。したがって、ノードＮｏおよび／Ｎｏの電圧に基づいて、読出データＲＤＴを生成できる。
【００７１】
トランジスタ７３のゲートへは、データ読出時に合わせてＬレベルへ活性化されるセンスイネーブル信号／ＳＥが入力される。トランジスタ７３は、センスイネーブル信号／ＳＥの活性化（Ｌレベル）に応答して動作電流を供給して、センスアンプＳＡ１を動作させる。
【００７２】
データ読出時の動作について詳細に説明すると、選択行のリードワード線ＲＷＬおよび選択列に対応する列選択線ＣＳＬが活性化される。これに伴い対応するコラム選択ゲートはターンオンする。この結果、センスアンプＳＡ１−選択データバス（ＬＩＯ１または／ＬＩＯ１）−コラム選択ゲートＣＳＧ−選択ビット線−トンネル磁気抵抗素子ＴＭＲ−アクセストランジスタＡＴＲ−接地電圧ＧＮＤの読出電流経路が形成されて、選択メモリセルの電気抵抗（すなわち記憶データ）に応じた読出電流Ｉｓが流される。
【００７３】
また、同様のタイミングで、ダミーアレイにおけるリードワード線（ＲＷＬｄ１またはＲＷＬｄ２）が活性化される。この結果、センスアンプＳＡ１と接続される相補のデータ線、相補のビット線およびダミーメモリセルの間に読出電流経路が形成されて、ダミーセルの電気抵抗（中間抵抗値）に応じた基準電流Ｉｒｅｆが流される。
【００７４】
この構成では、読出電流Ｉｓは、選択メモリセルを通過するメモリセル電流Ｉｃｅｌｌに相当し、選択メモリセルの電気抵抗がＲｍａｘおよびＲｍｉｎであるときに、それぞれＩｓ（Ｒｍａｘ）およびＩｓ（Ｒｍｉｎ）となるように設計されている。上述した基準電流Ｉｒｅｆは、上記Ｉｓ（Ｒｍａｘ）およびＩｓ（Ｒｍｉｎ）の中間値に設計される。また、行デコーダ２１は、ロウアドレスＲＡの入力に応じて、選択リードワード線を活性化する。これに伴い、アクセストランジスタをオンし、選択ビット線ＢＬ１（／ＢＬ１）と選択メモリセルとを電気的に接続する。行デコーダ２３は、ロウアドレスＲＡの入力に応じて、ダミーアレイにおけるリードワード線ＲＷＬｄ１およびＲＷＬｄ２の一方を活性化する。これに伴い、アクセストランジスタをオンし、選択ビット線と相補のビット線／ＢＬ１（ＢＬ１）とダミーメモリセルとを電気的に接続する。この行デコーダ２１，２３およびリードワード線およびアクセストランジスタで所定アドレスのメモリセル等の接続制御を実行するアドレス選択部を構成する。
【００７５】
データ出力回路７５は、出力バッファ機能を含み、センスアンプによって生成された読出データＲＤＴを出力データＤＯＵＴとして外部へ出力する。
【００７６】
以上説明したＭＲＡＭデバイス１におけるデータ書込動作を図６を用いて説明する。ここでは、一例として、列選択線ＣＳＬ１に対応するビット線ＢＬ１およびデジット線ＤＬ１に対応する選択メモリセルに対して書込データ“１”のデータ書込を実行する場合について説明する。
【００７７】
図６を参照して、データ書込時である時刻ｔ００において、選択行のデジット線ＤＬ１および選択列の列選択線ＣＳＬ１が活性化される。また、データ入力回路８０から書込データ（Ｈレベル）が生成される。また、図示しないが、選択線ＷＥおよびアドレス線ＲＡ１が同様のタイミングでＨレベルに立ち上がる。
【００７８】
次に、時刻ｔ１０において、アドレス線ＲＡ１（Ｈレベル）に応答してビット線ドライバＢＤＶａ１およびＢＤＶｂ１が選択される。また、ビット線ドライバＢＤＶａ１およびＢＤＶｂ１は、書込データ（Ｈレベル）に応じて、選択列のビット線ＢＬ１に対して、書込データ（Ｈレベル）に応じた方向のデータ書込電流＋Ｉｗを供給する。また、選択行のデジット線ＤＬ１に対してデータ書込電流Ｉｐが供給される。この結果、選択行のデジット線および選択列のビット線の交点に位置する選択メモリセルに対して、書込データ“１”のデータ書込が実行される。
【００７９】
本発明の実施の形態１の構成とすることにより、すなわち、一例として２本ずつのビット線対を１つのグループとし、その内の偶数列と奇数列のビット線対とを２本の書込データ線にそれぞれ対応付けることにより、書込データ線に接続されるビット線ドライバの個数を減少させることができる。データ書込時には、選択されたビット線ドライバのみが駆動するが、それ以外の非選択のビット線ドライバも書込データ線と電気的に接続されている。上記で説明したビット線ドライバは、複数のトランジスタ群で論理回路等が構成されており、非選択時においてもある程度の寄生容量を有する。これに伴い、書込データ線には、非選択の各ビット線ドライバが有する寄生容量が付加される。本実施の形態の構成により、データ書込時において、１本の書込データ線と接続される非選択のビット線ドライバの個数を削減することにより、付加される寄生容量を抑制することができ、書込データ線に伝達する書込データの伝播を高速にすることができる。
【００８０】
上記の図６の波形においては、書込データが伝播するまでの期間（ｔ００−ｔ１０）を短縮することができる。したがって、当該書込データ等の伝播期間を短縮することにより、データ書込を高速に実行することができる。
【００８１】
また、図７を用いて、本実施の形態１に従うＭＲＡＭデバイス１のデータ読出動作について説明する。ここでは、一例として、列選択線ＣＳＬ１に対応するビット線ＢＬ１、ＢＬ２およびリードワード線ＲＷＬ２に対応する２つの選択メモリセルに対してデータ読出を実行する場合について説明する。すなわち、２ビットの並列なデータ読出について説明する。まずビット線ＢＬ１のデータ読出についてのみ説明する。なお、データ読出時においては、選択線ＷＥは、Ｌレベルに設定されているものとする。
【００８２】
図７を参照して、データ読出時である時刻ｔ０において、選択行に対応するリードワード線ＲＷＬ１および選択列の列選択線ＣＳＬ１が活性化される。これに伴い、選択列のビット線ＢＬ１は、選択メモリセルを介して接地電圧ＧＮＤへプルダウンされる。また、ビット線ＢＬ１は、コラム選択ゲートＣＳＧ１の活性化に応答して、ビット線ＢＬ１とデータバスＬＩＯ１とが電気的に結合される。センスアンプＳＡ１は、センスイネーブル信号／ＳＥの活性化に応答して、上述したようにデータバスＬＩＯ１および／ＬＩＯ１を基準電圧Ｖｒｅｆの電圧レベルに引き上げ、その電圧レベルを維持する。
【００８３】
一方、同様のタイミングにおいて、図示しないが、選択列のビット線ＢＬ１と相補のビット線／ＢＬのダミーメモリセルに対応するリードワード線ＲＷＬｄ１が活性化される。これに伴い、相補のビット線／ＢＬ１は、ダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、コラム選択ゲートＣＳＧ２の活性化に応答してビット線／ＢＬとデータバス／ＬＩＯ１とが電気的に結合される。
【００８４】
これに従い、選択列のビットを含む読出電流経路には、選択メモリセルの記憶データに応じた読出電流Ｉｓが流れる。また、相補のビット線／ＢＬ１およびデータバス／ＬＩＯ１には、ダミーメモリセルＤＭＣに応じた基準電流Ｉｒｅｆが流れ始める。
【００８５】
センスアンプＳＡ１は、この通過電流差を検知することが可能な電圧レベルにビット線ＢＬ１，／ＢＬ１およびデータバスＬＩＯ１，／ＬＩＯ１が充電された時刻ｔ１において、通過電流差に基づく電圧差が増幅され始める。
【００８６】
次に、十分に電圧差ΔＶＬが生じた時刻ｔ２において、選択メモリセルの記憶データに応じた読出データＲＤＴがセンスアンプＳＡ１から出力される。
【００８７】
一方、ビット線ＢＬ２についてもビット線ＢＬ１と同様の方式およびタイミングにしたがって、データ読出が実行される。具体的には、リードワード線ＲＷＬ１の活性化に応答してビット線ＢＬ２が選択メモリセルを介して接地電圧ＧＮＤにプルダウンされる。また、ビット線ＢＬ２は、コラム選択ゲートＣＳＧ３を介してデータバスＬＩＯ２と電気的に結合される。また、相補のビット線／ＢＬ２は、リードワード線ＲＷＬｄ１の活性化に応答して接地電圧ＧＮＤと接続されたダミーメモリセルと電気的に結合される。また、ビット線／ＢＬ２は、コラム選択ゲートＣＳＧ４を介してデータバス／ＬＩＯ２と電気的に結合される。これに伴い、センスアンプＳＡ２からデータバスおよびビット線を介して選択メモリセルおよびダミーメモリセルへの電流経路が形成され、選択メモリセルの記憶データに応じた読出データＲＤＴがセンスアンプＳＡ２から出力される。
【００８８】
本発明の実施の形態１の構成とすることにより、すなわち、一例として２組のビット線対を１つのグループとし、その内の偶数列と奇数列のビット線対とを２組のデータバス対にそれぞれ対応付けることにより、データバスに接続されるコラム選択ゲートの個数を減少させることができる。データ読出時には、活性化された列選択線ＣＳＬに対応するビット線とデータバスとが電気的に結合され電流経路を形成するが、それ以外の非選択の非選択の列選択線ＣＳＬに対応するコラム選択ゲートもデータバスと電気的に結合されている。したがって、データバスには、非選択の各コラム選択ゲートが有する寄生容量が付加される。
【００８９】
本実施の形態の構成により、データ読出時において、１本のデータバスと接続される非選択のコラム選択ゲートの個数を削減することにより、データバスに付加される寄生容量を抑制することができ、データバスをデータ読出時に所定レベルに充電する充電時間を短縮することができる。
【００９０】
上記の図７の波形においては、データバスを所定の電圧レベルに充電するまでの期間（ｔ０−ｔ１）を短縮することができる。これに伴い、データ読出を高速に実行することができる。
【００９１】
また、本実施の形態の如く、複数のビット線対に対応して列選択線ＣＳＬを設けて、並列な複数ビットのデータ読出を実行することにより、データ読出をさらに高速に実行することができる。
【００９２】
また、本発明の構成とすることにより、列選択線の配線本数を削減することができ、列選択線ＣＳＬの配線ピッチを十分に確保することが可能となり、歩留りの向上を図ることができる。また、配線ピッチを十分に確保することにより、列選択線ＣＳＬの寄生容量も低減することができる。
【００９３】
また、本発明のデータ読出においては相補のビット線対およびデータバス対を用いてデータ読出を実行するため、相補のビット線およびデータバスにかかるノイズを相殺することが可能となり、精度の高いデータ読出を実行することができる。
【００９４】
なお、上記の構成においては、２組のビット線対を１つのグループとして２組のデータバス対に並列に２ビットのデータ読出を実行する構成について説明したが、これに限られず、さらに複数組のビット線対を１つのグループとしてそれに応じたデータバス対を設けることにより２ビット以上の複数ビットのデータ読出を実行することも可能である。
【００９５】
また、本例においては、２組のビット線対を１つのグループとして、２本の書込データ線を用いてそれぞれに対して独立にデータ書込を実行する構成について説明したが、これに限られず、さらに複数組のビット線対を１つのグループとした場合において、それに応じた書込データ線を設けて独立にデータ書込を実行することも可能である。
【００９６】
また、本例においては、データ読出時およびデータ書込時において、２組のビット線対を１つのグループとしてデータ書込およびデータ読出を実現する構成について説明したが、グループを構成するビット線の本数をデータ読出とデータ書込で変更することも可能である。具体的には、データ読出については、４つのビット線対を１つのグループとして４ビットの並列なデータ読出とし、データ書込については２つのビット線対を１つのグループとすることも可能である。このようにデータ読出のグループとデータ書込のグループの本数を変更することにより、たとえば、消費電力が少ないデータ読出については、複数ビットのデータ読出を実行することにより、消費電力を考慮した効率的なデータ読出を実現することができる。
【００９７】
なお、本実施の形態においては、選択メモリセルとの比較対象となるダミーメモリセルを用いてセンスアンプＳＡにおいて記憶データを読出す構成について説明してきた。しかし、ダミーメモリセルを用いず、ダミーメモリセルを通過した場合に生じる基準電流Ｉｒｅｆを常に生成する基準電流発生回路を設けて、選択メモリセルと接続されるデータバスＬＩＯ（／ＬＩＯ）の他方側のデータバス／ＬＩＯ（ＬＩＯ）に選択的に供給する構成を採用することにより上記で説明したのと同様のデータ読出を実行することも可能である。
【００９８】
（実施の形態１の変形例）
上記の実施の形態１においては、ダミーメモリセルをメモリアレイ１０のメモリセル列を共有するように配置したダミーメモリアレイ１０＃を含むＭＲＡＭデバイス１の構成について説明した。
【００９９】
本実施の形態１の変形例においては、ダミーメモリセルをメモリアレイ１０のメモリセル行を共有するように配置したダミーメモリアレイ１０ａ＃を含むＭＲＡＭデバイス２の構成について説明する。
【０１００】
図８は、本発明の実施の形態１の変形例に従うＭＲＡＭデバイス２のアレイ構成を示す回路図である。
【０１０１】
図８を参照して、ＭＲＡＭデバイス２は、ＭＲＡＭデバイス１と比較して、メモリアレイ１０を置換してメモリアレイ１０ａを配置すると共に、メモリアレイ１０ａのメモリセル行を共有するように、ダミーメモリセルが行列状に配置されたダミーメモリアレイ１０ａ♯を配置した点が異なる。また、行デコーダ２２および２３は除去され、行デコーダ２０および２１が、ともにメモリアレイ１０ａおよび１０ａ♯に対する行選択を実行する点が異なる。
【０１０２】
メモリアレイ１０ａは、行列状に配置されたメモリセルＭＣを有し、メモリセル列に対応して複数のビット線ＢＬが配置され、メモリセル行に対応して複数のリードワード線ＲＷＬが配置される。また、隣接する２つのメモリセル行に対応して設けられ、かつ隣接する２つのメモリセル行で共有される複数のデジット線ＤＬが設けられる。具体的には、図８においては、メモリセル列に対応して設けられるビット線ＢＬ１およびＢＬ２が示され、メモリセル行に対応して設けられるリードワード線ＲＷＬ１〜ＲＷＬ２ｎが示される。また、隣接する２つのメモリセル行で共有されるデジット線ＤＬ１〜ＤＬｎが示される。
【０１０３】
ダミーメモリアレイ１０ａ＃は、メモリセル行を共有するように複数のダミーメモリセルが配置される。また、ダミーメモリセル列に対応して複数のダミービット線ＢＬｄが設けられる。図８においては、ダミーメモリセル列に対応して設けられたダミービット線ＢＬｄ１およびＢＬｄ２が示される。
【０１０４】
本構成の如くダミーメモリセルをメモリセル行を共有するように配置することにより、ワード線を正規のメモリセルと共有することができダミーメモリセルの効率的なレイアウトが可能である。
【０１０５】
次に、メモリアレイ１０ａおよび１０ａ＃の周辺領域について説明する。
本発明の実施の形態１の変形例に従うＭＲＡＭデバイス２の周辺領域は、ＭＲＡＭデバイス１の周辺領域とほぼ同様であるが、回路間の接続関係が異なる。
【０１０６】
具体的には、列選択線ＣＳＬは、本実施の形態の変形例の構成においては一例として２つの隣接するビット線に対応して設けられる。すなわち、図８においては、ビット線ＢＬ１およびＢＬ２に対応して列選択線ＣＳＬ１が配置される。また、ダミーメモリアレイ１０ａ＃において、ダミービット線ＢＬｄ１およびＢＬｄ２に対応して列選択線ＣＳＬｄが配置される。
【０１０７】
また、メモリセル列に対応して両側にビット線ドライバＢＤＶａおよびＢＤＶｂが設けられる。図８においては、メモリアレイ１０ａのビット線ＢＬ１に対応してビット線ドライバＢＤＶａ１，ＢＤＶｂ１が設けられ、ビット線ＢＬ２に対応してビット線ドライバＢＤＶａ２，ＢＤＶｂ２が設けられる。なお、ビット線ドライバＢＤＶａ１，ＢＤＶａ２，ＢＤＶｂ１，ＢＤＶｂ２の構成については、図４で説明したのと同様であるのでその説明は繰り返さない。
【０１０８】
また、メモリセル列に対応してコラム選択ゲートが設けられ、それぞれ対応するビット線とデータバスとを電気的に結合する。具体的には、奇数列に対応するコラム選択ゲートＣＳＧ１は、データ読出時に列選択線ＣＳＬ１の活性化に応答して、データバスＬＩＯ１と電気的に結合される。また、偶数列に対応するコラム選択ゲートＣＳＧ２は、データ読出時に列選択線ＣＳＬ２の活性化に応答してデータバスＬＩＯ２と電気的に結合される。
【０１０９】
また、ダミーメモリセル列のダミービット線ＢＬｄ１およびＢＬｄ２にそれぞれ対応してコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２がそれぞれ設けられる。コラム選択ゲートＣＳＧｄ１は、データ読出時にダミービット線ＢＬｄ１とデータバス／ＬＩＯ１とを対応する列選択線ＣＳＬｄの活性化に応答して電気的に結合する。また、コラム選択ゲートＣＳＧｄ２は、データ読出時にダミービット線ＢＬｄ２とデータバス／ＬＩＯ２とを対応する列選択線ＣＳＬｄの活性化に応答して電気的に結合する。
【０１１０】
また、本例においては、アドレス線ＲＡ２を除去し、同一の列選択線ＣＳＬに対応するビット線ドライバは、アドレス線ＲＡ１と電気的に結合されている。また、書込データ線ＷＤ１，／ＷＤ１は、奇数列のビット線の書込データの伝達線としてメモリアレイ１０ａおよび１０ａ＃の両側に配置され、書込データ線ＷＤ２，／ＷＤ２は、偶数列のビット線の書込データの伝達線としてメモリアレイ１０ａおよび１０ａ＃の両側に配置される。図８においては、ビット線ドライバＢＤＶａ１，ＢＤＶｂ１と書込データ線ＷＤ１，／ＷＤ１がそれぞれ電気的に結合されている。また、ビット線ドライバＢＤＶａ２，ＢＤＶｂ２と書込データ線ＷＤ２，／ＷＤ２がそれぞれ電気的に結合されている。
【０１１１】
その他のデータ入力回路８０，データ出力回路７５，選択線ＷＥ、ＡＮＤ回路ＡＤ、センスアンプＳＡ１，ＳＡ２、列デコーダ２５の構成は同様であるのでその説明は繰り返さない。
【０１１２】
次に、本実施の形態１の変形例に従うＭＲＡＭデバイス２のデータ書込およびデータ読出について説明する。
【０１１３】
まず、本発明の実施の形態１の変形例に従うＭＲＡＭデバイス２のデータ書込について説明する。
【０１１４】
一例として、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ１に対して、書込データがＨレベル（“１”）のデータ書込を実行する場合には、データ入力回路８０は、書込データ線ＷＤ１，／ＷＤ１をＨレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）にそれぞれ駆動する。これに対して、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ１に対して、書込データがＬレベル（“０”）のデータ書込を実行するときには、書込データ線ＷＤ１，／ＷＤ１をＬレベルおよびＨレベルに駆動する。これにより、例えば、ビット線ＢＬ１に対してＨレベルデータの書込時（ＤＩＮ＝“１”）には、選択列のビット線ＢＬ１に、ビット線ドライバＢＤＶａからＢＤＶｂに向かう方向にデータ書込電流＋Ｉｗが流される。Ｌレベルデータの書込時（ＤＩＮ＝“０”）には、選択列のビット線ＢＬに、Ｈレベルデータ書込時と反対方向、すなわち、ビット線ドライバＢＤＶｂからＢＤＶａへ向かう方向にデータ書込電流−Ｉｗが流される。
【０１１５】
一方、列選択線ＣＳＬ１に対応するビット線ＢＬ２に対して、書込データがＨレベル（“１”）のデータ書込を実行するときには、データ入力回路８０は、書込データ線ＷＤ２，／ＷＤ２をＨレベルおよびＬレベルに駆動する。また、書込データがＬレベル（“０”）のデータ書込を実行するときには、書込データ線ＷＤ１，／ＷＤ１をＬレベルおよびＨレベルに駆動する。
【０１１６】
これにより、例えば、ビット線ＢＬ２に対してＨレベルデータの書込時（ＤＩＮ＝“１”）には、選択列のビット線ＢＬに、ビット線ドライバＢＤＶａからＢＤＶｂに向かう方向にデータ書込電流＋Ｉｗが流される。Ｌレベルデータの書込時（ＤＩＮ＝“０”）には、選択列のビット線ＢＬに、Ｈレベルデータ書込時と反対方向、すなわち、ビット線ドライバＢＤＶｂからＢＤＶａへ向かう方向にデータ書込電流−Ｉｗが流される。
【０１１７】
デジット線ＤＬを流れるデータ書込電流は、ＭＴＪメモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。一方、ビット線を流れる、書込データに応じた方向のデータ書込電流は、ＭＴＪメモリセルＭＣにおいて磁化容易軸方向に沿った磁界を発生させる。対応するデジット線ＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたメモリセルＭＣにおいて、ビット線を流れるデータ書込電流の方向に応じた書込データが磁気的に書込まれる。
【０１１８】
次に、本発明の実施の形態１の変形例に従うＭＲＡＭデバイス２のデータ読出について説明する。
【０１１９】
一例として、ビット線ＢＬ１、ＢＬ２およびリードワード線ＲＷＬ１に対応する２つの選択メモリセルのデータ読出時の動作について説明する。ここでは、２ビットの並列なデータ読出について説明する。まずビット線ＢＬ１についてのみ考える。
【０１２０】
メモリアレイ１０ａにおいて、選択行のリードワード線ＲＷＬ１および選択列に対応する列選択線ＣＳＬ１が活性化される。これに伴い対応するコラム選択ゲートＣＳＧ１はターンオンする。この結果、センスアンプＳＡ１−選択データバスＬＩＯ１−コラム選択ゲートＣＳＧ１−選択ビット線ＢＬ１−トンネル磁気抵抗素子ＴＭＲ−アクセストランジスタＡＴＲ−接地電圧ＧＮＤの読出電流経路が形成されて、選択メモリセルの電気抵抗（すなわち記憶データ）に応じた読出電流Ｉｓが流される。
【０１２１】
また、同様のタイミングで、メモリアレイ１０ａ＃において、列選択線ＣＳＬｄが活性化される。これに伴い、対応するコラム選択ゲートＣＳＧｄ１およびＣＳＧｄ２がターンオンする。この結果、センスアンプＳＡ１−相補の選択データバス／ＬＩＯ−コラム選択ゲートＣＳＧｄ１−ダミービット線ＢＬｄ１−ダミーメモリセルのトンネル磁気抵抗素子ＴＭＲ−アクセストランジスタＡＴＲ−接地電圧ＧＮＤの読出電流経路が形成されて、ダミーメモリセルの電気抵抗（すなわち中間抵抗値）に応じた基準電流Ｉｒｅｆが流される。
【０１２２】
このセンスアンプＳＡ１は、当該読出電流Ｉｓおよび基準電流Ｉｒｅｆの電流差を電圧差に変換して記憶データに応じた読出データＲＤＴを出力する。ここで、行デコーダ２１は、ロウアドレスＲＡの入力に応じて、選択リードワード線を活性化する。これに伴い、アクセストランジスタをオンし、選択ビット線ＢＬ１と選択メモリセルとを電気的に接続する。また、ダミーアレイにおける、ダミーセルのアクセストランジスタがオンし、ダミービット線ＢＬｄ１とダミーメモリセルとを電気的に接続する。この行デコーダ２１およびリードワード線およびアクセストランジスタで所定アドレスのメモリセル等の接続制御を実行するアドレス選択部を構成する。
【０１２３】
一方、ビット線ＢＬ２についてもビット線ＢＬ１と同様の方式およびタイミングにしたがって、データ読出が実行される。具体的には、選択行のリードワード線ＲＷＬ１の活性化に応答してビット線ＢＬ２が選択メモリセルを介して接地電圧ＧＮＤにプルダウンされる。また、ビット線ＢＬ２は、コラム選択ゲートＣＳＧ２を介してデータバスＬＩＯ２と電気的に結合される。これにより、センスアンプＳＡ２と選択メモリセルとの間に上述した読出電流経路が形成される。
【０１２４】
また、ダミーメモリアレイ１０ａ＃において、ダミービット線ＢＬｄ２は、選択行のリードワード線ＲＷＬ１の活性化に応答して接地電圧ＧＮＤと接続されたダミーメモリセルと電気的に結合され、かつコラム選択ゲートＣＳＧｄ２を介してデータバス／ＬＩＯ２と電気的に結合され、上述した読出電流経路が形成される。
【０１２５】
これに従い、ビット線ＢＬ２に対応する選択メモリセルの記憶データに応じた読出データＲＤＴがセンスアンプＳＡ２から出力される。
【０１２６】
本実施の形態１の変形例に従うＭＲＡＭデバイス２のデータ書込およびデータ読出の上記の列選択線、書込データ、センスアンプイネーブル、リードワード線の立ち上げるタイミングについては、上述した図６および図７と同様であるのでその説明は繰りかえさない。
【０１２７】
本発明の実施の形態１の変形例のＭＲＡＭデバイス２の構成とすることにより、すなわち、一例として複数の書込データ線を偶数列と奇数列のビット線に対応する書込データ線にそれぞれ分割することにより、書込データ線に接続されるビット線ドライバの個数を減少させることができる。上述したように、データ書込時において、１本の書込データ線と接続される非選択のビット線ドライバの個数を削減することにより、書込データ線に付加される寄生容量を抑制することができ、書込データ線に伝達する書込データの伝播を高速にすることができ、データ書込を高速に実行することができる。
【０１２８】
また、本発明の実施の形態１の変形例のＭＲＡＭデバイス２の構成とすることにより、すなわち、一例として複数のデータバスを偶数列と奇数列のビット線に対応するデータバスにそれぞれ分割して設けることにより、データバスに接続されるコラム選択ゲートの個数を減少させることができる。上述したように、データ読出時において、１本のデータバスと接続される非選択のコラム選択ゲートの個数を削減することにより、付加される寄生容量を抑制することができ、データバスをデータ読出時に所定レベルに充電する充電時間を短縮することができ、データ読出を高速に実行することができる。
【０１２９】
また、本発明の実施の形態１の変形例のＭＲＡＭデバイス２の構成により上記の実施の形態１と同様の効果を得ることができる。
【０１３０】
なお、図８においては、本発明の実施の形態１の変形例のＭＲＡＭデバイス２の構成においては、ダミービット線ＢＬｄ１およびＢＬｄ２の両側に対してもそれぞれメモリアレイ１０ａと同様にビット線ドライバＢＤＶａおよびＢＤＶｂを配置した構成を示している。歩留りの向上を図るためにメモリアレイ１０ａ＃は、メモリアレイ１０ａと同様のレイアウトパターン構成にしているが、当該ビット線ドライバＢＤＶａおよびＢＤＶｂを削除した構成とすることも可能である。
【０１３１】
（実施の形態２）
上記の実施の形態１のＭＲＡＭデバイス１の構成においては、相補のビット線／ＢＬへのデータ書込を実行する際、データ読出時のセンスアンプでの読出データがビット線ＢＬと反転してしまうため、あらかじめビット線／ＢＬへ流すデータ書込電流の向きビット線ＢＬと反対方向に流すことにより、同じデータレベルのデータ読出を実行することができるようにしていた。当該制御は、相補のビット線／ＢＬへのデータ書込の際には、データ入力回路８０が書込データ線に伝達される書込データを反転させることにより、当該制御を実行していた。
【０１３２】
本発明の実施の形態２においては、データ入力回路で書込データを反転させることなく、相補のビット線／ＢＬに対してデータ書込を実行する場合について説明する。
【０１３３】
図９は、本発明の実施の形態２のＭＲＡＭデバイス１ａのアレイ構成を示す回路図である。
【０１３４】
図９を参照して、本発明の実施の形態２のＭＲＡＭデバイス１ａは、実施の形態１のＭＲＡＭデバイス１と比較して、ビット線ドライバＢＤＶａ１，ＢＤＶａ２，ＢＤＶｂ１，ＢＤＶｂ２・・・等をビット線ドライバＢＤＶａ＃１，ＢＤＶａ＃２，ＢＤＶｂ＃１，ＢＤＶｂ＃２・・・等に置換した点が異なる。また、データ入力回路８０をデータ入力回路８０＃に置換した点が異なる。その他の点は同様であるのでその説明は繰り返さない。
【０１３５】
図１０は、本発明の実施の形態２に従うビット線ドライバＢＤＶａ＃１，ＢＤＶａ＃２，ＢＤＶｂ＃１，ＢＤＶｂ＃２の回路構成図である。
【０１３６】
ビット線ドライバＢＤＶａ＃１，ＢＤＶａ＃２の構成は同様であり、ビット線ドライバＢＤＶｂ＃１，ＢＤＶｂ＃２の構成は同様であるので、ここでは、ビット線ドライバＢＤＶａ＃１，ＢＤＶｂ＃１の構成について説明する。
【０１３７】
図１０を参照して、本発明の実施の形態２に従うビット線ドライバＢＤＶａ＃１は、図４で説明したビット線ドライバＢＤＶａ１と比較して、さらに排他的ＮＯＲ回路５４をさらに設けた点が異なる。排他的ＮＯＲ回路５４は、アドレス線ＲＡ１および書込データ線ＷＤ１からの書込データの入力を受けて、排他的ＮＯＲ演算結果を論理ゲート５３および５５に出力する。
【０１３８】
同様にビット線ドライバＢＤＶｂ＃１は、図４で説明したビット線ドライバＢＤＶｂ１と比較して、さらに排他的ＮＯＲ回路６４をさらに設けた点が異なる。排他的ＮＯＲ回路６４は、アドレス線ＲＡ１および書込データ線／ＷＤ１からの書込データの入力を受けて排他的ＮＯＲ演算結果を論理ゲート６３および６５に出力する。その他の回路の接続関係については同様であるのでその詳細な説明は繰り返さない。
【０１３９】
以下、データ書込時におけるデータ入力回路８０＃の動作およびビット線ドライバの動作等について詳細に説明する。
【０１４０】
たとえば、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ１に対して、書込データがＨレベル（“１”）のデータ書込を実行するときには、データ入力回路８０＃は、書込データ線ＷＤ１，／ＷＤ１をＨレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧ＧＮＤ）にそれぞれ駆動する。したがって、ビット線ドライバＢＤＶａ１において、排他的ＮＯＲ回路５４は、書込データ線ＷＤ１およびアドレス線ＲＡ１（Ｈレベル）に応答してＨレベルの書込データを論理ゲート５３および５５に伝達する。これに伴い、ビット線ドライバトランジスタ５１がオンし、ビット線ＢＬ１と電源電圧Ｖｃｃとが電気的に結合される。
【０１４１】
一方、ビット線ドライバＢＤＶｂ１に応答して、排他的ＮＯＲ回路６４は、書込データ線／ＷＤ１およびアドレス線ＲＡ１（Ｌレベル）に応答してＬレベルの書込データを論理ゲート６３および６５に伝達する。これに伴い、ビット線ドライバトランジスタ６２がオンし、ビット線ＢＬ１と接地電圧ＧＮＤとが電気的に結合される。これにより、ビット線ドライバＢＤＶａからＢＤＶｂの方向にデータ書込電流＋Ｉｗが供給される。
【０１４２】
これに対して、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ１に対して、書込データがＬレベル（“０”）のデータ書込を実行するときには、書込データ線ＷＤ１，／ＷＤ１をＬレベルおよびＨレベルに駆動する。したがって、ビット線ドライバＢＤＶａ１において、排他的ＮＯＲ回路５４は、書込データ線ＷＤ１およびアドレス線ＲＡ１（Ｌレベル）に応答してＬレベルの書込データを論理ゲート５３および５５に伝達する。これに伴い、ビット線ドライバトランジスタ５２がオンし、ビット線ＢＬ１と接地電圧ＧＮＤとが電気的に結合される。一方、ビット線ドライバＢＤＶｂ１に応答して、排他的ＮＯＲ回路６４は、書込データ線／ＷＤ１およびアドレス線ＲＡ１（Ｌレベル）に応答してＨレベルの書込データを論理ゲート６３および６５に伝達する。これに伴い、ビット線ドライバトランジスタ６１がオンし、ビット線ＢＬ１と電源電圧Ｖｃｃとが電気的に結合される。これにより、ビット線ドライバＢＤＶｂからＢＤＶａの方向にデータ書込電流−Ｉｗが供給される。
【０１４３】
また、列選択線ＣＳＬ１に対応するビット線／ＢＬ１に対して、書込データがＨレベル（“１”）のデータ書込を実行するときには、データ入力回路８０＃は、書込データ線ＷＤ１，／ＷＤ１をＨレベルおよびＬレベルに駆動する。したがって、ビット線ドライバＢＤＶａ２において、排他的ＮＯＲ回路５４は、書込データ線ＷＤ１およびアドレス線ＲＡ１（Ｌレベル）に応答してＬレベルの書込データを論理ゲート５３および５５に伝達する。これに伴い、ビット線ドライバトランジスタ５２がオンし、ビット線ＢＬ１と接地電圧ＧＮＤとが電気的に結合される。
【０１４４】
一方、ビット線ドライバＢＤＶｂ１に応答して、排他的ＮＯＲ回路６４は、書込データ線／ＷＤ１およびアドレス線ＲＡ１（Ｌレベル）に応答してＨレベルの書込データを論理ゲート６３および６５に伝達する。これに伴い、ビット線ドライバトランジスタ６１がオンし、ビット線ＢＬ１と電源電圧Ｖｃｃとが電気的に結合される。これにより、ビット線ドライバＢＤＶｂからＢＤＶａの方向にデータ書込電流−Ｉｗが供給される。
【０１４５】
これに対して、列選択線ＣＳＬ１に対応する選択したビット線／ＢＬ１に対して、書込データがＬレベル（“０”）のデータ書込を実行するときには、書込データ線ＷＤ１，／ＷＤ１をＨレベルおよびＬレベルに駆動する。したがって、ビット線ドライバＢＤＶａ２において、排他的ＮＯＲ回路５４は、書込データ線ＷＤ１およびアドレス線ＲＡ１（Ｈレベル）に応答してＨレベルの書込データを論理ゲート５３および５５に伝達する。これに伴い、ビット線ドライバトランジスタ５１がオンし、ビット線ＢＬ１と電源電圧Ｖｃｃとが電気的に結合される。一方、ビット線ドライバＢＤＶｂ１に応答して、排他的ＮＯＲ回路６４は、書込データ線／ＷＤ１およびアドレス線ＲＡ１（Ｈレベル）に応答してＬレベルの書込データを論理ゲート６３および６５に伝達する。これに伴い、ビット線ドライバトランジスタ６２がオンし、ビット線ＢＬ１と接地電圧ＧＮＤとが電気的に結合される。これにより、ビット線ドライバＢＤＶａからＢＤＶｂの方向にデータ書込電流＋Ｉｗが供給される。
【０１４６】
本実施の形態２に従うビット線ドライバＢＤＶａ＃およびＢＤＶｂ＃を用いることにより、データ入力回路８０＃は、相補のビット線／ＢＬへのデータ書込を実行する際に、書込データの電圧レベルをビット線ＢＬと反転させる必要がない。すなわち、各ビット線ドライバＢＤＶａ＃およびＢＤＶｂ＃内で書込データの電圧レベルが制御される。
【０１４７】
本構成により、実施の形態１のデータ入力回路８０の構成の如くデータ書込時にビット線ＢＬと、相補のビット線／ＢＬで書込データを反転させる特別な制御をする必要がない。したがって、デバイスの設計を容易に実行することができる。
【０１４８】
（実施の形態２の変形例）
上記の実施の形態２に従うＭＲＡＭデバイス１ａの構成においては、ビット線ドライバＢＤＶａ＃およびＢＤＶｂ＃内で書込データの電圧レベルを制御することにより相補のビット線／ＢＬに対して、実施の形態１と同様のデータ書込を実現する構成について説明した。
【０１４９】
本発明の実施の形態２の変形例においては、上記の実施の形態２に従うビット線ドライバＢＤＶａ＃およびＢＤＶｂ＃を用いることなく、かつデータ入力回路で書込データを反転させることなく、ビット線／ＢＬから出力される読出データを補正する構成について説明する。
【０１５０】
図１１は、本発明の実施の形態２の変形例に従うＭＲＡＭデバイス１ａ＃のアレイ構成を示す回路図である。
【０１５１】
図１１を参照して、ＭＲＡＭデバイス１ａ＃は、実施の形態１のＭＲＡＭデバイス１と比較して、データ入力回路７５をデータ入力回路７５＃に置換した点が異なる。その他の点は、実施の形態１で説明したＭＲＡＭデバイス１の構成と同様であるのでその詳細な説明は繰り返さない。
【０１５２】
データ入力回路７５＃は、データ入力回路７５と比較して、アドレス線ＲＡ１およびＲＡ２から伝達された信号入力を受ける。
【０１５３】
図１２は、データ入力回路７５＃に含まれる排他的ＮＯＲ回路ＥＸＲを示す図である。
【０１５４】
図１２を参照して、排他的ＮＯＲ回路ＥＸＲは、読出データＲＤＴおよびアドレス線ＲＡ１（ＲＡ２）の入力を受けて、その排他的ＮＯＲ論理演算結果を出力データＤＯＵＴとして出力する。具体的には、アドレス線ＲＡ１（ＲＡ２）がＨレベルの時は、読出データＲＤＴの電圧レベルをそのまま出力するが、アドレス線ＲＡ１（ＲＡ２）がＬレベルの時は、読出データＲＤＴの電圧レベルを反転して出力する。すなわち、相補のビット／ＢＬのデータ読出のときのみ出力データＤＯＵＴが反転して出力される。
【０１５５】
本実施の形態２の変形例に従うＭＲＡＭデバイス１ａ＃の構成により、簡易に相補のビット線／ＢＬから出力される読出データを補正することができる。実施の形態２よりも回路の部品点数を削減することができる。
【０１５６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５７】
【発明の効果】
請求項１記載の薄膜磁性体記憶装置は、複数の第１のビット線がＸ本ずつの複数のグループに分割される。また、書込データを伝達するＸ本の書込データ線が設けられる。Ｘ本の書込データ線のそれぞれは、各グループに属するＸ個の第１の書込制御回路と電気的に結合される。これに伴い、Ｘ本の書込データ線と電気的に接続される書込制御回路の個数は均等に分割され、書込制御回路との電気的な接続により書込データ線に掛かる寄生容量を抑制することができる。これにより、書込データ線を伝達する書込データの伝播時間を短縮することができ、高速なデータ書込を実行することができる。
【０１５８】
請求項３記載の薄膜磁性体記憶装置は、複数の第１のビット線がＹ本ずつの複数の第１のグループに分割される。また、データ読出時に、データ読出電流が通過するＹ本の読出データ線を設ける。各第１のグループ毎にＹ本の第１のビット線とＹ本の読出データ線とを電気的に結合するＹ個の接続制御部が設けられる。これに伴い、Ｙ本の読出データ線と電気的に接続される接続制御部の個数は均等に分割され、接続制御部との電気的な接続により読出データ線に掛かる寄生容量を抑制することができる。これにより、読出データ線を所定の電圧レベルに充電する際の充電時間を短縮することができ、高速なデータ読出を実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＭＲＡＭデバイス１のアレイ構成を示す回路図である。
【図２】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図３】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図４】ビット線ドライバＢＤＶａ１およびＢＤＶｂ１の回路構成図である。
【図５】センスアンプＳＡ１の構成を示す回路図である。
【図６】ＭＲＡＭデバイス１におけるデータ書込動作を説明するタイミングチャート図である。
【図７】ＭＲＡＭデバイス１におけるデータ読出動作を説明するタイミングチャート図である。
【図８】本発明の実施の形態１の変形例に従うＭＲＡＭデバイス２のアレイ構成を示す回路図である。
【図９】本発明の実施の形態２のＭＲＡＭデバイス１ａのアレイ構成を示す回路図である。
【図１０】本発明の実施の形態２に従うビット線ドライバＢＤＶａ＃１，ＢＤＶａ＃２，ＢＤＶｂ＃１，ＢＤＶｂ＃２の回路構成図である。
【図１１】本発明の実施の形態２の変形例に従うＭＲＡＭデバイス１ａ＃のアレイ構成を示す回路図である。
【図１２】データ入力回路７５＃に含まれる排他的ＮＯＲ回路ＥＸＲを示す図である。
【符号の説明】
１，１ａ，１ａ＃，２　ＭＲＡＭデバイス、１０，１０＃，１０ａ，１０ａ＃メモリアレイ、２０〜２３　行デコーダ、２５　列デコーダ、７５，７５＃　データ出力回路、８０，８０＃　データ入力回路、ＳＡ１，ＳＡ２　センスアンプ。
【図１】
2004133990.tif 000003
【図２】
2004133990.tif 000004
【図３】
2004133990.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004133990.tif 000011
【図１０】
2004133990.tif 000012
【図１１】
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【図１２】
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