(57)【要約】【課題】配線負荷の大きい信号線を有するメモリ等の半導体装置において、逆位相で遷移する信号線間の電荷を再配分することにより、半導体装置の消費電流を低減する。【解決手段】第１の信号線ＳＨＲ１と第２の信号線ＢＬＥＱが逆位相で遷移する場合において、所定期間、前記第１の信号線ＳＨＲ１と前記第２の信号線ＢＬＥＱをスイッチ手段ＴＲ６により接続して、電荷の再配分を行うことにより、従来、放電されていた電荷を再び他の信号線の充電に利用することができ、半導体装置の消費電流の低減が可能となる。【選択図】　　　　図１
2004055057.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号線と、
前記第１の信号線に対して逆位相で遷移する第２の信号線と、
前記第１の信号線と前記第２の信号線との間に設けられ、前記第１の信号線の信号及び前記第２の信号線の信号が遷移するとき、所定期間接続して、前記第１の信号線と前記第２の信号線との間で電荷の転送を行わせるスイッチ手段とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記スイッチ手段は、前記第１の信号線と前記第２の信号線との間に並列して複数設けられていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置であって、
前記第１の信号線の配線負荷が前記第２の信号線の配線負荷よりも大きい場合において、前記第１の信号線の信号及び前記第２の信号線の信号が遷移するとき、
前記第１の信号線から電荷を放電するときに、前記スイッチ手段を接続して前記第１の信号線と前記第２の信号線との間で電荷の転送を行わせ、
前記第１の信号線に電荷を充電するときは、前記スイッチ手段を接続せず前記第１の信号線と前記第２の信号線との間で電荷の転送を行わせないことを特徴とする半導体装置。
【請求項４】
請求項１、２又は３のいずれか１項に記載の半導体装置であって、前記半導体装置はメモリであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第１の信号線及び前記第２の信号線はセンスアンプを制御するシェアード信号線及びビット線イコライズ信号線であり、
前記スイッチ手段はＭＯＳトランジスタであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にその装置のセンスアンプ制御部などの構成に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば、本発明者が検討した技術として、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）等の半導体装置においては、メモリセルから読み出されたデータを増幅する回路としてセンスアンプが使用されている。また、このセンスアンプを効率的に駆動するため、センスアンプを制御する種々の信号が使用されている。
【０００３】
なお、このようなセンスアンプ制御部に関する技術としては、例えば、特開２００２−５０１８２号公報に記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】
ところで、前記のようなセンスアンプ制御部の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
例えば、本発明者が本発明の前提として検討したダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）のセンスアンプ制御部の構成の一例を図９に示す。
【０００６】
ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）のセンスアンプ制御部は、例えば図９に示すように、反転論理型のドライバＤＲ１〜ＤＲ５、ｎＭＯＳトランジスタＴＲ１〜ＴＲ５、センスアンプＳＡなどから構成され、メモリセルアレイを選択するシェアード信号ＳＨＲ１Ｂ，ＳＨＲ２ＢはドライバＤＲ１，ＤＲ２に入力し、ドライバＤＲ１の出力（シェアード信号線）ＳＨＲ１は一方のビット線ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ）とセンスアンプＳＡを接続するためのｎＭＯＳトランジスタ（シェアードＭＯＳ）ＴＲ１，ＴＲ２のゲートに入力し、ドライバＤＲ２の出力（シェアード信号線）ＳＨＲ２は他方のビット線ＢＬ１（Ｄ）／ＢＬ１Ｂ（Ｄ）とセンスアンプＳＡを接続するためのｎＭＯＳトランジスタ（シェアードＭＯＳ）ＴＲ３，ＴＲ４のゲートに入力し、ビット線イコライズ信号ＢＬＥＱＢはドライバＤＲ３に入力し、そのドライバＤＲ３の出力（ビット線イコライズ信号線）ＢＬＥＱはドライバＤＲ４，ＤＲ５に入力し、ドライバＤＲ４の出力はビット線対をイコライズするためのｎＭＯＳトランジスタＴＲ５のゲートに入力している。また、センスアンプＳＡとその周辺のｎＭＯＳトランジスタＴＲ１〜ＴＲ５は、横方向に繰り返し連続して配置されている。
【０００７】
次に、図９に示すセンスアンプ制御部の動作を説明する。
【０００８】
まず、シェアード信号ＳＨＲ１Ｂ，ＳＨＲ２Ｂが低レベル（以下「Ｌｏｗ」という）のとき、シェアード信号線ＳＨＲ１、ＳＨＲ２は高レベル（以下「Ｈｉｇｈ」という）、ｎＭＯＳトランジスタ（シェアードＭＯＳ）ＴＲ１〜ＴＲ４はオン状態であり、ビット線ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ），ＢＬ１（Ｄ）／ＢＬ１Ｂ（Ｄ）とセンスアンプＳＡは導通されている。
【０００９】
また、このとき、ビット線イコライズ信号ＢＬＥＱＢはＨｉｇｈであり、ｎＭＯＳトランジスタＴＲ５はオン状態となり、ビット線対ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ）及びＢＬ１（Ｄ）／ＢＬ１Ｂ（Ｄ）は導通され、ビット線対のイコライズ（等電位化）が行われる。
【００１０】
次に、ビット線対のイコライズが終了し、ビット線イコライズ信号ＢＬＥＱＢがＨｉｇｈからＬｏｗに遷移するとｎＭＯＳトランジスタＴＲ５はオフ状態となり、ビット線対ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ）及びＢＬ１（Ｄ）／ＢＬ１Ｂ（Ｄ）は非導通となる。
【００１１】
このとき、選択側のシェアード信号（例えばＳＨＲ２Ｂ）はＬｏｗのままであるが、非選択側のシェアード信号（例えばＳＨＲ１Ｂ）はＬｏｗからＨｉｇｈへ遷移し、非選択側のｎＭＯＳトランジスタＴＲ１，ＴＲ２はオフ状態となり非選択側のビット線対ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ）とセンスアンプＳＡとの導通が遮断される。
【００１２】
そして、選択側のメモリセルの読み出し又は書き込みが行われ、それが終了すると、再び、シェアード信号ＳＨＲ１Ｂ，ＳＨＲ２ＢがＬｏｗ、ビット線イコライズ信号ＢＬＥＱＢがＨｉｇｈとなり、ビット線対のイコライズが開始される。
【００１３】
以上説明した動作において、非選択側のシェアード信号（例えばＳＨＲ１Ｂ）とビット線イコライズ信号ＢＬＥＱＢとは、逆位相で遷移する。
【００１４】
このようなダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）のセンスアンプ制御部のシェアード信号線，ビット線イコライズ信号線等は、配線長が大きく、接続されるゲート数も多いため、配線容量等の配線負荷が大きい。そのため、それらの信号線を駆動する際、負荷の大きい信号線を充放電する必要があり、大量の電流を消費していた。また、これらの信号線の中には、お互いに逆位相で遷移する信号線もあり、それぞれの信号線の充放電に別々に電流を消費しており消費電流の無駄もあった。
【００１５】
また、前記特開２００２−５０１８２号公報の技術は、逆位相で遷移する信号線に関する技術ではない。
【００１６】
そこで、本発明の目的は、配線負荷の大きい信号線を有するメモリ等の半導体装置において、逆位相で遷移する信号線間の電荷を再配分することにより、半導体装置の消費電流を低減することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、本発明による半導体装置は、第１の信号線と第２の信号線が逆位相で遷移する場合において、所定期間、前記第１の信号線と前記第２の信号線をスイッチ手段により接続して、電荷の再配分を行うことを特徴とするものである。
【００２０】
よって、前記構成によれば、従来、放電されていた電荷を再び他の信号線の充電に利用することができ、半導体装置の消費電流の低減が可能となる。
【００２１】
また、本発明による半導体装置は、前記第１の信号線と前記第２の信号線との間に、前記スイッチ手段を並列して複数設けたことを特徴とするものである。
【００２２】
よって、前記構成によれば、配線長が大きく、配線容量・配線抵抗等の配線負荷の大きい信号線であっても、電荷の転送の遅延を防止することができ、信号の高速化が可能となる。
【００２３】
また、本発明による半導体装置は、前記第１の信号線と前記第２の信号線の配線負荷の差が大きい場合に、配線負荷の大きい信号線から配線負荷の小さい信号線へは電荷の転送を行わせるが、配線負荷の小さい信号線から配線負荷の大きい信号線へは、消費電流低減効果が少ないので、電荷の転送を行わせないことを特徴とするものである。
【００２４】
よって、前記構成によれば、前記スイッチ手段を駆動するための消費電流を低減することができ、信号の高速化が可能となる。
【００２５】
また、本発明による半導体装置は、メモリに適用し、さらに、前記第１の信号線及び前記第２の信号線はセンスアンプを制御するシェアード信号線及びビット線イコライズ信号線であり、前記スイッチ手段はＭＯＳトランジスタであることを特徴とするものである。
【００２６】
よって、メモリに適用することで、メモリの消費電流を低減し、センスアンプを制御する信号の高速化が可能となる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
図１は本発明の実施の形態１において、センスアンプ制御部の構成の一例を示す回路図、図２は本実施の形態１において、センスアンプ制御部の動作を示す信号波形図である。
【００２９】
まず、図１により、本実施の形態１のダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）におけるセンスアンプ制御部の構成の一例を説明する。
【００３０】
本実施の形態１のセンスアンプ制御部は、例えば、反転論理型のドライバＤＲ１〜ＤＲ５、ｎＭＯＳトランジスタＴＲ１〜ＴＲ９、センスアンプＳＡなどから構成され、メモリセルアレイを選択するシェアード信号ＳＨＲ１Ｂ，ＳＨＲ２ＢはドライバＤＲ１，ＤＲ２に入力し、ドライバＤＲ１の出力（シェアード信号線）ＳＨＲ１は一方のビット線ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ）とセンスアンプＳＡを接続するためのｎＭＯＳトランジスタ（シェアードＭＯＳ）ＴＲ１，ＴＲ２のゲートに入力し、ドライバＤＲ２の出力（シェアード信号線）ＳＨＲ２は他方のビット線ＢＬ１（Ｄ）／ＢＬ１Ｂ（Ｄ）とセンスアンプＳＡを接続するためのｎＭＯＳトランジスタ（シェアードＭＯＳ）ＴＲ３，ＴＲ４のゲートに入力し、ビット線イコライズ信号ＢＬＥＱＢはドライバＤＲ３に入力し、そのドライバＤＲ３の出力（ビット線イコライズ信号線）ＢＬＥＱはドライバＤＲ４，ＤＲ５に入力し、ドライバＤＲ４の出力はビット線対をイコライズするためのｎＭＯＳトランジスタＴＲ５のゲートに入力し、さらに、コントロール信号ＣＴ１，ＣＴ２は、シェアード信号線ＳＨＲ１，ＳＨＲ２とビット線イコライズ信号線ＢＬＥＱとの間で電荷の転送を行うスイッチ手段としてのｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６〜ＴＲ９のゲートに入力している。
【００３１】
なお、図１には一組のセンスアンプＳＡとその周辺のｎＭＯＳトランジスタＴＲ１〜ＴＲ５しか示していないが、実際には、このセンスアンプ領域に複数のセンスアンプＳＡとその周辺のｎＭＯＳトランジスタＴＲ１〜ＴＲ５が横方向に繰り返し連続して配置されている。すなわち、レイアウト的に見ると、センスアンプ領域の上下にメモリセルアレイ領域、左右にクロス領域がそれぞれ配置され、またメモリセルアレイ領域の左にはサブワードドライバ領域が配置され、さらに左端にはメインワードドライバ領域が配置され、このメインワードドライバ領域にドライバＤＲ１〜ＤＲ３などが設けられている。
【００３２】
また、シェアード信号線ＳＨＲ１，ＳＨＲ２とビット線イコライズ信号線ＢＬＥＱは、メモリセルアレイに沿って敷設されているので、配線長が大きく、接続されるゲート数も多いため、配線容量等の配線負荷が大きい。
【００３３】
本実施の形態１の構成は、本発明者が本発明の前提として検討した図９に示すセンスアンプ制御部の構成と、ほぼ同じであるが、シェアード信号線ＳＨＲ１，ＳＨＲ２とビット線イコライズ信号線ＢＬＥＱとの間で電荷の転送を行うためのスイッチ手段としてのｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６〜ＴＲ９が新たに付加されている点で異なる。
【００３４】
次に、図１及び図２により、本実施の形態１の作用について、センスアンプ制御部の動作を説明する。
【００３５】
まず、非選択側のシェアード信号（例えばＳＨＲ１Ｂ）とビット線イコライズ信号ＢＬＥＱＢは、逆位相で遷移する信号である。
【００３６】
はじめに、シェアード信号ＳＨＲ１Ｂ，ＳＨＲ２ＢがＬｏｗのとき、シェアード信号線ＳＨＲ１，ＳＨＲ２はＨｉｇｈ、ｎＭＯＳトランジスタ（シェアードＭＯＳ）ＴＲ１〜ＴＲ４はオン状態であり、ビット線ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ），ＢＬ１（Ｄ）／ＢＬ１Ｂ（Ｄ）とセンスアンプＳＡは導通されている。
【００３７】
また、このとき、ビット線イコライズ信号ＢＬＥＱＢはＨｉｇｈであり、ビット線イコライズ信号線ＢＬＥＱはＬｏｗ、ｎＭＯＳトランジスタＴＲ５はオン状態となり、ビット線対ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ）及びＢＬ１（Ｄ）／ＢＬ１Ｂ（Ｄ）は導通され、ビット線対のイコライズ（等電位化）が行われる。
【００３８】
なお、このとき、コントロール信号ＣＴ１，ＣＴ２はＬｏｗでありｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６〜ＴＲ９はオフ状態である。
【００３９】
次に、ビット線対のイコライズが終了し、ビット線イコライズ信号ＢＬＥＱＢがＨｉｇｈからＬｏｗに遷移するとｎＭＯＳトランジスタＴＲ５はオフ状態となり、ビット線対ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ）及びＢＬ１（Ｄ）／ＢＬ１Ｂ（Ｄ）は非導通となる。
【００４０】
このとき、選択側のシェアード信号（例えばＳＨＲ２Ｂ）はＬｏｗのままであるが、非選択側のシェアード信号（例えばＳＨＲ１Ｂ）はＬｏｗからＨｉｇｈへ遷移し、非選択側のｎＭＯＳトランジスタ（シェアードＭＯＳ）ＴＲ１，ＴＲ２はオフ状態となり非選択側のビット線対ＢＬ１（Ｕ）／ＢＬ１Ｂ（Ｕ）とセンスアンプＳＡとの導通が遮断される。
【００４１】
また、このとき同時に、非選択側のコントロール信号（例えばＣＴ１）を所定の時間だけＨｉｇｈにして、ｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６〜ＴＲ９を所定期間オン状態とする。そして、非選択側のシェアード信号線ＳＨＲ１とビット線イコライズ信号線ＢＬＥＱとの間で電荷の転送・再配分が行われる。
【００４２】
次に、メモリセルの読み出し又は書き込みが行われ、それが終了すると、再び、シェアード信号ＳＨＲ１Ｂ，ＳＨＲ２ＢがＬｏｗ、ビット線イコライズ信号ＢＬＥＱＢがＨｉｇｈとなり、ビット線対のイコライズが開始される。
【００４３】
また、このとき同時に、非選択側のコントロール信号（例えばＣＴ１）を所定の時間だけＨｉｇｈにしてｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６〜ＴＲ９を所定期間オン状態とする。そして、非選択側のシェアード信号線ＳＨＲ１とビット線イコライズ信号線ＢＬＥＱとの間で電荷の転送・再配分が行われる。
【００４４】
よって、以上のように、配線容量等の配線負荷が大きく、逆位相で遷移する信号線（例えばＳＨＲ１とＢＬＥＱ）の間で電荷の転送・再配分を行うことにより、従来、そのまま放電されていた電荷を他方の信号線の充電に再利用することが可能となり、消費電流の低減を図ることができる。
【００４５】
（実施の形態２）
図３は本発明の実施の形態２において、センスアンプ制御部の構成の一例を示す回路図である。
【００４６】
次に、図３により、本実施の形態２のダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）におけるセンスアンプ制御部の構成の一例を説明する。
【００４７】
本実施の形態２のセンスアンプ制御部は、実施の形態１のセンスアンプ制御部とほぼ同じであるが、ドライバＤＲ１〜ＤＲ３の代わりにトライステート型のドライバＤＲ１ａ〜ＤＲ３ａを使用しており、コントロール信号ＣＴ１，ＣＴ２を入力とする２入力ＮＯＲゲートＮＲ１とトライステート型のドライバＤＲ１ａ〜ＤＲ３ａを制御するインバータＩＶ１〜ＩＶ３などが新たに付加されている点で異なる。
【００４８】
また、コントロール信号ＣＴ１は、２入力ＮＯＲゲートＮＲ１の一方の入力，トライステート型ドライバＤＲ１ａの制御入力，スイッチ手段としてのｎＭＯＳトランジスタＴＲ６（ショートＭＯＳ）のゲートに入力し、コントロール信号ＣＴ２は、２入力ＮＯＲゲートＮＲ１の他方の入力，トライステート型ドライバＤＲ２ａの制御入力，スイッチ手段としてのｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ７に入力し、２入力ＮＯＲゲートＮＲ１の出力はトライステート型ドライバＤＲ３ａの制御入力に入力し、ｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６，ＴＲ７を制御すると同時にトライステート型ドライバＤＲ１ａ，ＤＲ２ａ，ＤＲ３ａを制御するようになっている。
【００４９】
次に、図３，図２により、本実施の形態２の作用について、センスアンプ制御部の動作を説明する。
【００５０】
本実施の形態２の動作は、実施の形態１とほぼ同じであり、動作を示す信号波形も図２と同じである。
【００５１】
異なる点は、コントロール信号ＣＴ１，ＣＴ２がＨｉｇｈのとき、トライステート型ドライバＤＲ１ａ，ＤＲ２ａ，ＤＲ３ａの出力がハイインピーダンス状態になっている点である。
【００５２】
このような構成にすることより、例えば、スイッチ手段としてのｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６がオン状態となり、ビット線イコライズ信号線ＢＬＥＱと非選択側シェアード信号線ＳＨＲ１との間で電荷の転送・再配分が行われるとき、ドライバＤＲ１ａ，ＤＲ３ａ間で貫通電流が流れるのを防止することができる。
【００５３】
（実施の形態３）
図４は、本発明の実施の形態３において、センスアンプ制御部の構成の一部を示す概略図である。
【００５４】
図４に示す本実施の形態３は、実施の形態１及び実施の形態２の半導体装置のセンスアンプ制御部において、シェアード信号線ＳＨＲ１とビット線イコライズ信号線ＢＬＥＱとの間に並列して複数のスイッチ手段としてのｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６〜ＴＲ１４等を設けたものである。
【００５５】
このように、複数のｎＭＯＳトランジスタ（ショートＭＯＳ）を信号線に沿って分散して配列することにより、信号線（例えばＳＨＲ１，ＢＬＥＱ）の配線容量・配線抵抗等の配線負荷による遅延を防止し、信号の高速化を図ることが可能となる。
【００５６】
ただし、ｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６〜ＴＲ１４等を多く配列することにより、コントロール信号線（例えばＣＴ１）の配線負荷も増加するので、ｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６〜ＴＲ１４等の個数は、消費電流の低減効果が得られる範囲に抑える必要がある。
【００５７】
（実施の形態４）
図５は、逆位相で遷移する二つの信号線の配線負荷の差が大きい場合に適用される本発明の実施の形態４において、センスアンプ制御部の構成の一部を示す概略図、図６は本実施の形態４において、センスアンプ制御部の動作を示す信号波形図である。
【００５８】
図５及び図６により、本実施の形態４の作用について、センスアンプ制御部の動作を説明する。
【００５９】
例えば、シェアード信号線ＳＨＲ１の配線負荷Ｃ１がビット線イコライズ信号線ＢＬＥＱの配線負荷Ｃ２より大きく、その差が大きい場合（Ｃ１＞＞Ｃ２）、配線負荷の小さい信号線（例えばＢＬＥＱ）から配線負荷の大きい信号線（例えばＳＨＲ１）への充電は、蓄積電荷が少ないため、消費電流の低減効果が少ない。
【００６０】
この場合は、図６に示すように、配線負荷の大きい信号線（例えばＳＨＲ１）から配線負荷の小さい信号線（例えばＢＬＥＱ）へのみ電荷の転送・再配分を行い、配線負荷の小さい信号線（例えばＢＬＥＱ）から配線負荷の大きい信号線（例えばＳＨＲ１）へは電荷の転送・再配分を行わないこととする。
【００６１】
このような構成にすることにより、コントロール信号線（例えばＣＴ１）の充放電の電流を節約することができ、信号の高速化を図ることができる。
【００６２】
次に、本発明の実施の形態１から実施の形態４において、半導体装置の消費電流の低減効果について具体的に説明する。
【００６３】
図７は、本発明の実施の形態１から実施の形態４までにおいて、センスアンプ制御部の構成の一部を示す概略図である。
【００６４】
例えば、図７に示すように、非選択側シェアード信号線ＳＨＲ１の電源電圧をＶ１、配線負荷（ゲート負荷その他を含む）をＣ１とし、ビット線イコライズ信号線ＢＬＥＱの電源電圧をＶ１、配線負荷（ゲート負荷その他を含む）をＣ２とし、コントロール信号線ＣＴ１の電源電圧をＶ２、配線負荷（ゲート負荷その他を含む）をＣ３とする。
【００６５】
まず、はじめに、非選択側シェアード信号線ＳＨＲ１がＨｉｇｈ、ビット線イコライズ信号線ＢＬＥＱがＬｏｗのとき、非選択側シェアード信号線ＳＨＲ１の電圧はＶ１、ビット線イコライズ信号線ＢＬＥＱの電圧は０である。したがって、非選択側シェアード信号線ＳＨＲ１に蓄積される電荷Ｑ１は、Ｑ１＝Ｃ１・Ｖ１となる。一方、ビット線イコライズ信号線ＢＬＥＱは、電圧が０であるので、電荷は蓄積されない。このときの状態を図８（ａ）に示す。
【００６６】
次に、スイッチ手段としてのｎＭＯＳトランジスタ（ショートＭＯＳ）ＴＲ６をオン状態にして、非選択側シェアード信号線ＳＨＲ１とビット線イコライズ信号線ＢＬＥＱとの間で電荷の転送・再配分を行う。
【００６７】
電荷の転送・再配分が終了すると、両信号線の電圧はＶ’へと変化する。このとき、蓄積されている電荷Ｑ１は一定であるので、Ｑ１＝Ｃ１・Ｖ’＋Ｃ２・Ｖ’の関係が成り立つ。このときの状態を図８（ｂ）に示す。
【００６８】
したがって、Ｑ１＝Ｃ１・Ｖ１＝Ｃ１・Ｖ’＋Ｃ２・Ｖ’であるから、両信号線の電圧Ｖ’は、Ｖ’＝Ｃ１・Ｖ１／（Ｃ１＋Ｃ２）となる。
【００６９】
よって、非選択側シェアード信号線ＳＨＲ１からビット線イコライズ信号線ＢＬＥＱへ転送された電荷Ｑ２は、Ｑ２＝Ｃ２・Ｖ’＝Ｃ１・Ｃ２・Ｖ１／（Ｃ１＋Ｃ２）となる。
【００７０】
一方、コントロール信号線ＣＴ１がＬｏｗからＨｉｇｈに遷移するとき、コントロール信号線ＣＴ１に蓄積される電荷Ｑ３は、Ｑ３＝Ｃ３・Ｖ２である。
【００７１】
以上のことから、本発明の実施の形態１から実施の形態４により、低減される消費電流は、電荷に換算して、Ｑ４＝Ｑ２−Ｑ３＝Ｃ１・Ｃ２・Ｖ１／（Ｃ１＋Ｃ２）−Ｃ３・Ｖ２となる。
【００７２】
したがって、Ｃ１・Ｃ２・Ｖ１／（Ｃ１＋Ｃ２）＜Ｃ３・Ｖ２のときは、消費電流の低減効果がなくなるので、Ｃ１・Ｃ２・Ｖ１／（Ｃ１＋Ｃ２）＞Ｃ３・Ｖ２となるように設計する必要がある。すなわち、コントロール信号線ＣＴ１の配線負荷Ｃ３は、Ｃ３＜Ｃ１・Ｃ２・Ｖ１／（Ｃ１＋Ｃ２）・Ｖ２となるように設計する必要がある。
【００７３】
以上、逆位相で遷移する信号線として、非選択側シェアード信号線ＳＨＲ１とビット線イコライズ信号線ＢＬＥＱについて電荷の転送・再配分が行われる場合について説明したが、これらの信号線に限定されることなく、逆位相で遷移する信号線同士であれば、他の信号線であっても適用可能である。
【００７４】
また、さらに、両信号線の電源電圧が半導体装置内部の昇圧電源により供給される場合は、消費電流の低減効果は、より大きくなり、当該昇圧電源の供給能力の緩和にも効果がある。
【００７５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
例えば、前記実施の形態においては、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）のセンスアンプ制御部に適用した場合について説明したが、これに限定されるものではなく、逆位相に遷移する信号線が存在すれば、他のＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＲＤＲＡＭ等の半導体装置についても適用可能であり、特に信号線の配線長が大きくなるほど本発明の効果は有効である。
【００７７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）充放電のために使用されていた電荷を再配分することにより、半導体装置の消費電流の低減が可能となる。
（２）配線長が大きく負荷の大きい信号線であっても、スイッチ手段を複数設けることにより、電荷の転送の遅延を防止することができ、信号の高速化が可能となる。
（３）配線負荷の小さい信号線から配線負荷の大きい信号線へは、消費電流低減効果が少ないので、電荷の転送を行わせないようにすることにより、スイッチ手段を駆動するための消費電流を低減することができ、信号の高速化が可能となる。
（４）１ブロックのメモリセルアレイに対して、約５パーセントの電流低減効果がある（シェアードＭＯＳ：４０９６個、ビット線イコライズ信号線ドライバ：９個、ショートＭＯＳ：９個の場合）。
【図面の簡単な説明】
【図１】本発明の実施の形態１において、センスアンプ制御部の構成の一例を示す回路図である。
【図２】本発明の実施の形態１において、センスアンプ制御部の動作を示す信号波形図である。
【図３】本発明の実施の形態２において、センスアンプ制御部の構成の一例を示す回路図である。
【図４】本発明の実施の形態３において、センスアンプ制御部の構成の一部を示す概略図である。
【図５】逆位相で遷移する二つの信号線の配線負荷の差が大きい場合に適用される本発明の実施の形態４において、センスアンプ制御部の構成の一部を示す概略図である。
【図６】本発明の実施の形態４において、センスアンプ制御部の動作を示す信号波形図である。
【図７】本発明の実施の形態１から実施の形態４において、センスアンプ制御部の構成の一部を示す概略図である。
【図８】本発明の実施の形態１から実施の形態４において、信号線間の電荷転送の状態を示す図である。
【図９】本発明者が本発明の前提として検討したダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）のセンスアンプ制御部の構成の一例を示す図である。
【符号の説明】
ＢＬ１（Ｕ），ＢＬ１Ｂ（Ｕ），ＢＬ１（Ｄ），ＢＬ１Ｂ（Ｄ）　ビット線
ＢＬＥＱ　　ビット線イコライズ信号線
ＢＬＥＱＢ　　ビット線イコライズ信号
Ｃ１，Ｃ２，Ｃ３　　配線負荷
ＣＴ１，ＣＴ２　　コントロール信号
ＤＲ１〜ＤＲ５　　ドライバ
ＤＲ１ａ〜ＤＲ３ａ　　トライステート型ドライバ
ＩＶ１〜ＩＶ３　　インバータ
ＮＲ１　　２入力ＮＯＲゲート
ＳＡ　　センスアンプ
ＳＨＲ１，ＳＨＲ２　　シェアード信号線
ＳＨＲ１Ｂ，ＳＨＲ２Ｂ　　シェアード信号
ＴＲ１〜ＴＲ１４　　ｎＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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