(57)【要約】【課題】ＦｅＲＡＭに用いられる強誘電体キャパシタへの多層製造工程によるダメージを低減し、かつ層間絶縁膜の膜剥がれを防止する。【解決手段】強誘電体キャパシタ６の表面に保護膜７を形成する。上記保護膜７の上に誘電率４以上からなるＰ−ＳｉＯ２層間絶縁膜８を形成し、このＰ−ＳｉＯ２層間絶縁膜８に第１層のＡｌ配線１０を形成する。さらに、Ａｌ配線１０の上に誘電率４未満からなるｌｏｗ−ｋ層間絶縁膜１１を形成し、このｌｏｗ−ｋ層間絶縁膜１１に第２層のＡｌ配線１３を形成する。同様に、ｌｏｗ−ｋ層間絶縁膜１４，１７を形成してＦｅＲＡＭを構成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたスイッチング素子と、
前記スイッチング素子の一方の端子に接続された第１配線を有し、前記半導体基板上に形成された第１配線層と、
前記第１配線層の上に形成され、前記第１配線を介してスイッチング素子の一方の端子に接続された第１電極を有する強誘電体キャパシタと、
前記強誘電体キャパシタ及び前記第１配線層の上に形成された第１の保護膜と、
前記強誘電体キャパシタの第２電極に接続された第２配線と、前記第１の保護膜の上に形成され誘電率が４以上の層間絶縁膜とを有する第２配線層と、
前記第２配線層の上部に少なくとも一層が形成され、前記第２配線に接続された第３配線と、誘電率が４未満の層間絶縁膜とを有する第３配線層と、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたスイッチング素子と、
前記スイッチング素子の一方の端子に接続された第１配線を有し、前記半導体基板上に形成された第１配線層と、
前記第１配線層の上に形成され、第１電極と、第２電極とを有する強誘電体キャパシタと、
前記強誘電体キャパシタ及び前記第１配線層の上に形成された第１の保護膜と、
前記第１配線に接続された第１ビアプラグと前記強誘電体キャパシタの第１電極に接続された第２ビアプラグとを有する第２配線と、前記強誘電体キャパシタの第２電極に接続された第３ビアプラグを有する第３配線と、前記第１の保護膜の上に形成され誘電率が４以上の層間絶縁膜とを有する第２配線層と、
前記第２配線層の上部に少なくとも一層が形成され、前記第３配線に接続された第４配線と、誘電率が４未満の層間絶縁膜とを有する第３配線層と、
を具備することを特徴とする半導体装置。
【請求項３】
前記第１の保護膜は、ＡｌｘＯｙ、ＺｒｘＯｙ、ＡｌｘＳｉｙＯｚ、ＳｉｘＮｙ、ＴｉｘＯｙの少なくとも一つを含んで形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の保護膜と前記第２配線層との間に形成され、前記第１の保護膜と誘電率が４以上の絶縁膜を介して形成された第２の保護膜をさらに具備することを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第２の保護膜は、ＡｌｘＯｙ、ＺｒｘＯｙ、ＡｌｘＳｉｙＯｚ、ＳｉｘＮｙ、ＴｉｘＯｙの少なくとも一つを含んで形成されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３配線層は、前記誘電率が４未満の層間絶縁膜の上に形成された誘電率が４以上の絶縁膜を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記強誘電体キャパシタは前記第１、第２電極間に形成された強誘電体膜を含み、
前記第１配線は前記スイッチング素子の一方の端子と前記強誘電体キャパシタの第１電極との間を接続するように前記第１配線層中に形成されたコンタクトプラグを含み、
前記第２配線は、前記強誘電体キャパシタの第２電極と前記第２配線との間を接続するように前記第２配線層中に形成されたビアプラグを含むことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第２配線は、前記ビアプラグとともにこのビアプラグの上部にデュアルダマシン法により形成された配線部をさらに具備することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２配線は、Ｃｕ系の材料により構成されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記誘電率が４以上の層間絶縁膜は、プラズマＳｉＯ２からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１１】
前記誘電率が４未満の層間絶縁膜は、ＳｉｘＯｙＣｚからなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１２】
前記誘電率が４未満の層間絶縁膜は、ＣｙＨｙ構造を含む有機材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１３】
半導体基板にスイッチング素子を形成し、
前記半導体基板上に前記スイッチング素子の一方の端子に接続された第１配線を有する第１配線層を形成し、
前記第１配線層の上に、前記第１配線を介してスイッチング素子の一方の端子に接続された第１電極を有する強誘電体キャパシタを形成し、
前記強誘電体キャパシタ及び前記第１配線層の上に第１の保護膜を形成し、
前記第１の保護膜の上に、前記強誘電体キャパシタの第２電極に接続された第２配線と、誘電率が４以上の層間絶縁膜とを有する第２配線層を形成し、
前記第２配線層の上に、前記第２配線に接続された第３配線と、誘電率が４未満の層間絶縁膜とを有する第３配線層を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項１４】
前記誘電率が４以上の層間絶縁膜としてプラズマＳｉＯ２膜を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２配線は、前記第２電極に接続されたビアプラグとともにこのビアプラグの上部にデュアルダマシン法により配線部を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、特に強誘電体キャパシタを記憶素子として備えた強誘電体メモリを有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリとして、強誘電体キャパシタを記憶素子として用いたＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が広く用いられている。ＦｅＲＡＭを多層配線で製造する場合、強誘電体キャパシタを形成した後の多層配線の製造工程における強誘電体キャパシタへのダメージを抑制することが重要とされる。また、近年のＬＳＩの高集積化、高性能化に伴い多層配線の配線容量の低減が必要とされる。
【０００３】
一方、多層配線を埋める層間絶縁膜として誘電率の低い膜（以後、ｌｏｗ−ｋ膜という）を用いることで、多層金属配線の配線容量の低減が可能となることが期待されている。
【０００４】
また、層間絶縁膜にｌｏｗ−ｋ膜を用いて強誘電体メモリを含む半導体装置を製造することが提案されている（例えば特許文献１）。
【０００５】
【特許文献１】
特開２００１−２４４４２６号公報
【０００６】
【発明が解決しようとする課題】
ところが、本発明者等の実験によると、強誘電体キャパシタを含む層間絶縁膜にｌｏｗ−ｋ膜を用いた場合、強誘電体キャパシタの特性向上の為に行う製造工程の酸素アニール等の影響により、ｌｏｗ−ｋ膜に膜剥がれが生じてしまうという問題があることが分かった。膜剥がれが生じると、ＦｅＲＡＭとして正常な動作ができなくなり、製造歩留まりが大きく低下し、製造コスト上昇の原因になる。
【０００７】
本発明は、上記のような事情に鑑みてなされたもので、ＦｅＲＡＭに用いられる強誘電体キャパシタへの多層製造工程によるダメージを低減でき、強誘電体キャパシタの分極量の向上を可能とし、さらに層間絶縁膜の膜剥がれ等を防止することができる半導体装置とその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために本発明の半導体装置は、半導体基板に形成されたスイッチング素子と、前記スイッチング素子の一方の端子に接続された第１配線を有し、前記半導体基板上に形成された第１配線層と、前記第１配線層の上に形成され、前記第１配線を介してスイッチング素子の一方の端子に接続された第１電極を有する強誘電体キャパシタと、前記強誘電体キャパシタ及び前記第１配線層の上に形成された第１の保護膜と、前記強誘電体キャパシタの第２電極に接続された第２配線と、前記第１の保護膜の上に形成され誘電率が４以上の層間絶縁膜とを有する第２配線層と前記第２配線層の上部に少なくとも一層が形成され、前記第２配線に接続された第３配線と、誘電率が４未満の層間絶縁膜とを有する第３配線層とを具備することを特徴とする。
【０００９】
又、本発明の半導体装置の製造方法は、半導体基板にスイッチング素子を形成し、前記半導体基板上に前記スイッチング素子の一方の端子に接続された第１配線を有する第１配線層を形成し、前記第１配線層の上に、前記第１配線を介してスイッチング素子の一方の端子に接続された第１電極を有する強誘電体キャパシタを形成し、前記強誘電体キャパシタ及び前記第１配線層の上に第１の保護膜を形成し、前記第１の保護膜の上に、前記強誘電体キャパシタの第２電極に接続された第２配線と、誘電率が４以上の層間絶縁膜とを有する第２配線層を形成し、前記第２配線層の上に、前記第２配線に接続された第３配線と、誘電率が４未満の層間絶縁膜とを有する第３配線層を形成することを特徴とする。
【００１０】
このように構成することにより、ＦｅＲＡＭに用いられる強誘電体キャパシタへの多層製造工程によるダメージを低減でき、強誘電体キャパシタの分極量の向上を可能とし、さらに層間絶縁膜の膜剥がれ等を防止することができる半導体装置とその製造方法を提供することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるＦｅＲＡＭの１つのメモリセル構造を示す断面図である。
半導体基板１（例えば、Ｓｉ基板）上には、素子領域２が形成される。素子領域２には、ゲート絶縁膜３ａを介して形成したゲート電極３ｂ及びソース／ドレイン領域（Ｓ／Ｄ）からなるスイッチングトランジスタＴｒが形成される。このスイッチングトランジスタＴｒは、層間絶縁膜４により被覆される。この層間絶縁膜４は、例えばＳｉＯ２により構成される。スイッチングトランジスタＴｒの一方の端子、即ち一方のソース／ドレイン領域（Ｓ／Ｄ）上には層間絶縁膜４を貫通してコンタクトプラグ５が形成される。このコンタクトプラグ５の上端は層間絶縁膜４上に形成された強誘電体キャパシタ６の下側電極６ｂに接続される。
【００１３】
ＦｅＲＡＭセルを構成する強誘電体キャパシタ６は、図示したようにＣＯＰ（Ｃａｐａｃｉｔｏｒ  Ｏｎ  Ｐｌｕｇ）構造により構成される。しかし、これに限定されるものではなく、例えば図１３で示したように下部電極６ｂをオフセット構造とし、その電極引き出しを上部電極６ａと同じ方向に形成してもよい。この説明は後で詳細に行う。
【００１４】
図１において、強誘電体キャパシタ６は、上部電極６ａと、下部電極６ｂと、強誘電体膜６ｃとから構成される。上部電極６ａは、例えばＰｔ／ＳｒＲｕＯ３の積層構造電極から構成される。強誘電体膜６ｃは、例えばＰｂＺｒｘＴｉ１−ｘＯ３（以下、ＰＺＴ）から構成される。下部電極６ｂは、例えばＳｒＲｕＯ３／Ｉｒ／ＩｒＯｘ／Ｔｉの積層構造電極から構成される。そして、強誘電体キャパシタ６の下部電極６ｂは、ＣＯＰ構造を形成するようにコンタクトプラグ５を介してソース／ドレイン領域（Ｓ／Ｄ）に接続される。
【００１５】
強誘電体キャパシタ６の表面及び層間絶縁膜４の表面には、以降の多層配線層の製造工程による強誘電体キャパシタ６のダメージを防ぐ為に、保護膜７が形成される。この保護膜７は、例えば厚さ７０［ｎｍ］の酸化アルミニウムにより構成される。
【００１６】
保護膜７の上には、第１金属配線層が形成される。なお、本発明における配線層とは、層間絶縁膜と、この層間絶縁膜の上に形成された配線とを含むものである。保護膜７の上には、プラズマＳｉＯ２（Ｐ−ＳｉＯ２）層間絶縁膜８が形成される。このＰ−ＳｉＯ２層間絶縁膜８は、例えば誘電率４．１のＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ  Ｏｒｓｏ  Ｓｉｌｉｃａｔｅ）により構成される。
【００１７】
Ｐ−ＳｉＯ２層間絶縁膜８には、強誘電体キャパシタ６の上部電極６ａに至るビア穴が開口される。このビア穴の内壁面には、必要に応じてＴｉＮからなるバリアメタル（例えば、厚さ５０［ｎｍ］）が形成され（図示せず）、このバリアメタルの表面に更にライナー膜が形成される（図示せず）。そして、上記ビア穴にＡｌビアプラグ９が埋め込まれる。Ｐ−ＳｉＯ２層間絶縁膜８の上には、Ａｌビアプラグ９と接続するようにＡｌ配線１０が形成される。
【００１８】
Ａｌ配線１０の上には、第２金属配線層が形成される。すなわち、Ａｌ配線１０の上には、ｌｏｗ−ｋ層間絶縁膜１１が形成される。ｌｏｗ−ｋとは、誘電率の低い膜のことをいい、例えば誘電率が４未満の材料からなる膜である。このｌｏｗ−ｋ層間絶縁膜１１は、例えば誘電率２．７のＳｉＯｘＣｙにより構成される。また、ｌｏｗ−ｋ材料として有機系膜、例えばＣｘＨｙの構造を含むものを用いてもよい。
【００１９】
ｌｏｗ−ｋ層間絶縁膜１１には、ビアプラグ１２が埋め込まれ、このビアプラグ１２は、Ａｌ配線１０に接続される。ビアプラグ１２は、例えばタングステン（Ｗ）により構成される。ｌｏｗ−ｋ層間絶縁膜１１の上には、ビアプラグ１２と接続するようにＡｌ配線１３が形成される。
【００２０】
Ａｌ配線１３の上には、第３金属配線層が形成される。すなわち、Ａｌ配線１３の上には、ｌｏｗ−ｋ層間絶縁膜１４が形成される。このｌｏｗ−ｋ層間絶縁膜１４は、上記同様例えば誘電率２．７のＳｉＯｘＣｙにより構成される。
【００２１】
ｌｏｗ−ｋ層間絶縁膜１４には、例えばＷにより構成されるビアプラグ１５が埋め込まれ、このビアプラグ１５は、Ａｌ配線１３に接続される。ビアプラグ１５は、例えばＷにより構成される。ｌｏｗ−ｋ層間絶縁膜１４の上には、ビアプラグ１５と接続するようにＡｌ配線１６が形成される。
【００２２】
Ａｌ配線１６の上には、ｌｏｗ−ｋ層間絶縁膜１７が形成される。このｌｏｗ−ｋ層間絶縁膜１７は、上記同様例えば誘電率２．７のＳｉＯｘＣｙにより構成される。
【００２３】
ｌｏｗ−ｋ層間絶縁膜１７には、例えばＷにより構成されるビアプラグ１８が埋め込まれ、このビアプラグ１８は、Ａｌ配線１６に接続される。ビアプラグ１８は、例えばＷにより構成される。
【００２４】
ｌｏｗ−ｋ層間絶縁膜１７の上には、ビアプラグ１８と接続するように例えばＡｌからなる電極パッド１９が形成される。
【００２５】
電極パッド１９及びｌｏｗ−ｋ層間絶縁膜１７の上には、パッシベーション膜２０が堆積される。このパッシベーション膜２０は、例えばＳｉＯｘＨｙにより構成される。そして、このパッシベーション膜２０に、電極パッド１９用のコンタクト穴が開口される。
【００２６】
次に、図１に示したメモリセル構造を有するＦｅＲＡＭの製造プロセスを図２、図３、図４、図５を参照して説明する。
【００２７】
図２において、半導体基板１（例えば、Ｓｉ基板）上には、素子領域２が形成される。素子領域２には、スイッチングトランジスタＴｒが形成される。すなわち、素子領域２には、ゲート絶縁膜３ａを介して例えばポリシリコンからなるゲート電極３ｂが形成される。ゲート電極３ｂの両側には、ソース／ドレイン領域（Ｓ／Ｄ）が形成される。これら領域Ｓ／Ｄは、素子領域２内に例えば不純物イオンを注入することにより形成される。
【００２８】
このスイッチングトランジスタＴｒは、層間絶縁膜４により被覆される。層間絶縁膜４の表面が例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化される前にスイッチングトランジスタＴｒの一方の端子である領域Ｓ／Ｄに至るコンタクト穴が、例えばドライエッチング法により開口される。このコンタクト穴には、例えばＷでなるコンタクトプラグ５が埋め込まれ、このコンタクトプラグ５は領域Ｓ／Ｄに接続された状態となる。この状態で層間絶縁膜４の表面はコンタクトプラグ５とともにＣＭＰにより平坦化される。
【００２９】
次いで、図３に示すように、層間絶縁膜４の上には、コンタクトプラグ５に接続するように前述した強誘電体キャパシタ６の下部電極６ｂとなる導電材料が堆積され、さらに強誘電体膜６ｃとなる強誘電体材料と上部電極６ａとなる導電材料が順次堆積される。そして、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、図３に示す形状を有する強誘電体キャパシタ６が形成される。
【００３０】
強誘電体キャパシタ６及び層間絶縁膜４の表面には、後続の多層配線層の製造工程によるダメージを防ぐ為に、スパッタリングあるいはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｅｐｉｔａｘｙ）法により、例えば厚さ７０［ｎｍ］の酸化アルミニウムからなる保護膜７が形成される。
【００３１】
次いで、図４に示すように、保護膜７の上には、プラズマＣＶＤ法により３８０〜４００℃でＰ−ＳｉＯ２層間絶縁膜８が形成される。Ｐ−ＳｉＯ２層間絶縁膜８の表面はＣＭＰにより平坦化され、その後このＰ−ＳｉＯ２層間絶縁膜８には、上部電極６ａに至るビア穴９ｈを例えばドライエッチング法により開口する。例えば、ＣＭＰ処理後のＰ−ＳｉＯ２層間絶縁膜８の上に、レジスト膜を形成し、このレジスト膜を、フォトリソグラフィー法によりパターニングする。そして、このパターニングされたレジスト膜をエッチングマスクとして、図４に示す形状を有するビア穴９ｈが開口される。この時、上部電極６ａには、必要に応じてビア孔の一部としてオーバーエッチングが生じるように開口される。
【００３２】
この状態で、強誘電体キャパシタ６の加工、保護膜７の形成、Ｐ−ＳｉＯ２層間絶縁膜８の形成、ビア孔９ｈの開口等による強誘電体キャパシタ６の強誘電体膜６ｃへのダメージを回復するため、６００℃，１時間の酸素アニールを行う。
【００３３】
次いで、図５に示すように、上記ビア穴９ｈに必要に応じてＴｉＮのバリアメタル（例えば、厚さ５０［ｎｍ］）を形成し（図示せず）、さらに必要ならばこのバリアメタルの表面にライナー膜を形成する（図示せず）。そして、上記ビア穴９ｈに、例えばリフロー法によりＡｌビアプラグ９を形成する。
【００３４】
この後、Ｐ−ＳｉＯ２層間絶縁膜８およびＡｌビアプラグ９の表面をＣＭＰ法により平坦化し、Ｐ−ＳｉＯ２層間絶縁膜８の上には、Ａｌビアプラグ９と接続するようにＡｌ配線１０が形成される。このＡｌ配線１０は、例えばＰ−ＳｉＯ２層間絶縁膜８上全面に形成したＡｌ膜をＲＩＥ法によりパターニングすることにより形成される。
【００３５】
Ａｌ配線１０及びＰ−ＳｉＯ２層間絶縁膜８の表面には、プラズマＣＶＤ法により３５０℃で、例えば誘電率２．７のＳｉＯｘＣｙを用いてｌｏｗ−ｋ層間絶縁膜１１が形成される。次いで、ＣＭＰ法により平坦化したｌｏｗ−ｋ層間絶縁膜１１に、Ａｌ配線１０に至るビア穴１２ｈを例えばドライエッチング法を用いて開口する。次いで、ビアプラグ材としてタングステン（Ｗ）を堆積し、ビアプラグ１２が形成される。ｌｏｗ−ｋ層間絶縁膜１１及びビアプラグ１２の表面は、ＣＭＰ法により平坦化される。
【００３６】
第２層のＡｌ配線１３とｌｏｗ−ｋ層間絶縁膜１４、及び第３層のＡｌ配線１６とｌｏｗ−ｋ層間絶縁膜１７とは、前述した第１層のＡｌ配線１０と同様に形成される。このようにして、図１に示した構造を有するＦｅＲＡＭが形成される。ここで、ｌｏｗ−ｋ層間絶縁膜１４、ｌｏｗ−ｋ層間絶縁膜１７はいずれも誘電率２．７のＳｉＯｘＣｙで形成してもよいし、あるいは有機系膜、例えばＣｘＨｙを用いて構成することもできる。
【００３７】
このように構成されたＦｅＲＡＭは、半導体基板１とその上に形成された多層配線層の層間膜材料との熱膨張係数の相違によって起因すると想像される半導体基板１に生じるストレスが、すべての層間絶縁膜を誘電率が４．１のＰ−ＳｉＯ２で生成した場合に比べて小さくなった。
【００３８】
保護膜７の上に形成する層間絶縁膜にｌｏｗ−ｋ膜を用いた場合、上部電極６ａのコンタクト開口後に行う酸素アニールの際に、ｌｏｗ−ｋ膜の膜剥がれがしばしば生じ、歩留まりを低下させた。本構造のようにＰ−ＳｉＯ２（誘電率４以上）を保護膜７の上に用いることにより、この膜剥がれの問題を抑制できた。
【００３９】
また、ｌｏｗ−ｋ層間絶縁膜１１，１４，１７の形成温度（例えば、３５０〜３８０℃）が、Ｐ−ＳｉＯ２層間絶縁膜８の形成温度（例えば、３８０〜４００℃）に比べて低いため、層間絶縁膜１１，１４，１７の堆積中に材料ガスから発生する水素ラジカルによる強誘電体キャパシタ６へのダメージが小さくなる。
【００４０】
さらに、上記のように生成されたＦｅＲＡＭは、強誘電体キャパシタ６の分極量が向上した。図６は、上記のように生成されたＦｅＲＡＭと同一の構成において、層間絶縁膜１１，１４，１７をすべて同一の誘電率を持つ同一材料で形成した場合の、層間膜誘電率とキャパシタ分極量との関係を示す図である。この図より、層間絶縁膜１１，１４，１７の誘電率が低いほど、強誘電体キャパシタ６のキャパシタ分極量が向上することが分かる。
【００４１】
実測値で示すと、上記のように生成された図１に示す構成のＦｅＲＡＭは、強誘電体キャパシタ６の分極量が３５〜３６［μＣ／ｃｍ２］であった。これに対して、すべての層間絶縁膜１１，１４，１７を例えば誘電率が４．１のＰ−ＳｉＯ２で生成した場合、強誘電体キャパシタの分極量は、３０〜３３［μＣ／ｃｍ２］であった。このように、図１の構成の強誘電体キャパシタ６の分極量が明らかに向上した。
【００４２】
以上詳述したように第１の実施形態では、保護膜７に接する層間絶縁膜をＰ−ＳｉＯ２層間絶縁膜８で形成し、その上に形成する層間絶縁膜をｌｏｗ−ｋ層間絶縁膜１１で形成している。
【００４３】
したがって本実施形態によれば、半導体基板１に生じるストレスを低減することができる。また、強誘電体キャパシタ６の分極量を向上させることができる。さらに、保護膜７の上にｌｏｗ−ｋ層間絶縁膜を形成する場合に比べて、層間絶縁膜の膜剥がれを防止することができる。
【００４４】
（第２の実施形態）
図１に示した実施形態は多層配線をＡｌ配線で形成した例として説明したが、以下に説明する第２の実施形態は、多層配線にＣｕ配線を用いてＦｅＲＡＭを構成するようにしたものである。
【００４５】
図７は、本発明の第２の実施形態におけるＦｅＲＡＭの構造を示す断面図である。同図において、図１と同一部分には同一の符号を付して説明は省略する。
【００４６】
保護膜７の上には、第１金属配線層が形成される。すなわち、保護膜７の上には、プラズマＳｉＯ２（Ｐ−ＳｉＯ２）層間絶縁膜８が形成される。このＰ−ＳｉＯ２層間絶縁膜８は、例えば誘電率４．１のＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ  Ｏｒｓｏ  Ｓｉｌｉｃａｔｅ）により構成される。
【００４７】
Ｐ−ＳｉＯ２層間絶縁膜８には、強誘電体キャパシタ６の上部電極６ａに至るビア穴２２ａ、および配線溝２３ａが開口される。このビア穴２２ａ、配線溝２３ａには、ＴｉＮからなるバリアメタル２１（例えば、厚さ１００［ｎｍ］）が形成され、このバリアメタル２１の表面に必要に応じてライナー膜が形成される（図示せず）。そして、上記ビア穴２２ａにＣｕビアプラグ２２が形成され、配線溝２３ａにはＣｕ配線２３が形成される。なお、強誘電体キャパシタ６の上部電極６ａの表面にオーバエッチングにより形成された溝にも、同時にＣｕの埋め込みが行われる。この場合、Ｃｕ堆積による強誘電体キャパシタ６へのダメージを抑制するために、上部電極６ａを例えば、ＩｒＯｘ／ＳｒＲｕＯ３、ＳｒＲｕＯ３、又はＳｒ（Ｒｕ（１−ｘ）Ｔｉ（ｘ））により構成すると良い。
【００４８】
このように、Ｐ−ＳｉＯ２層間絶縁膜８には、Ｃｕビアプラグ２２と接続するようにＣｕ配線２３が形成される。
【００４９】
Ｃｕ配線２３の上には、第２金属配線層が形成される。すなわち、Ｃｕ配線２３の上には、ｌｏｗ−ｋ層間絶縁膜１１が形成される。ｌｏｗ−ｋ層間絶縁膜１１には、Ｃｕビアプラグ２４が形成され、このＣｕビアプラグ２４は、Ｃｕ配線２３に接続される。さらに、ｌｏｗ−ｋ層間絶縁膜１１には、Ｃｕビアプラグ２４と接続するようにＣｕ配線２５が形成される。
【００５０】
Ｃｕ配線２５の上には、第３金属配線層が形成される。すなわち、Ｃｕ配線２５の上には、ｌｏｗ−ｋ層間絶縁膜１４が形成される。ｌｏｗ−ｋ層間絶縁膜１４には、Ｃｕビアプラグ２６が形成され、このＣｕビアプラグ２６は、Ｃｕ配線２５に接続される。さらに、ｌｏｗ−ｋ層間絶縁膜１１には、Ｃｕビアプラグ２６と接続するようにＣｕ配線２７が形成される。
【００５１】
Ｃｕ配線２７の上には、ｌｏｗ−ｋ層間絶縁膜１７が形成される。ｌｏｗ−ｋ層間絶縁膜１７には、Ｃｕ配線２７に接続されたＣｕビアプラグ２８が形成される。このＣｕビアプラグ２８はｌｏｗ−ｋ層間絶縁膜１７の表面に形成された電極パッド１９に接続され、全体がパッシベーション膜２０でカバーされる。
【００５２】
次に、図７に示した構造を有するＦｅＲＡＭの製造プロセスを図８、図９を参照して説明する。なお、保護膜７が形成されるまでの製造プロセスは、上記第１の実施形態と同様であるため、図及び説明は省略する。
【００５３】
図８に示すように、保護膜７の上には、プラズマＣＶＤ法により３８０〜４００℃でＰ−ＳｉＯ２層間絶縁膜８が形成される。Ｐ−ＳｉＯ２層間絶縁膜８には、上部電極６ａに至るビア穴２２ａと、Ｃｕ配線２３を形成するための配線溝２３ａとを例えばデュアルダマシン法により開口する。この際、ビア穴２２ａ形成時のオーバエッチングにより強誘電体キャパシタ６の上部電極６ａの表面には若干の溝が形成される。次いで、強誘電体キャパシタ６の形成、保護膜７の形成、Ｐ−ＳｉＯ２層間絶縁膜８の形成、デュアルダマシン法等による強誘電体キャパシタ６へのダメージを回復するため、６００℃，１時間の酸素アニールを行う。
【００５４】
次いで、図９に示すように、上記ビア穴２２ａ及び配線溝２３ａにＴｉＮのバリアメタル２１（例えば、厚さ１００［ｎｍ］）を形成し、このバリアメタル２１の表面に必要に応じてライナー膜を形成する（図示せず）。次いで、上記ビア穴２２ａおよび配線溝２３ａに一度にＣｕを埋め込み、Ｃｕビアプラグ２２およびＣｕ配線２３を形成する。この際、強誘電体キャパシタ６の上部電極６ａにも、Ｃｕが埋め込まれる。この結果、Ｃｕビアプラグ６およびＣｕ配線２３が形成される。その後、Ｐ−ＳｉＯ２層間絶縁膜８及びＣｕ配線２３の表面は、ＣＭＰにより平坦化される。
【００５５】
次いで、Ｐ−ＳｉＯ２層間絶縁膜８及びＣｕ配線２３の上には、プラズマＣＶＤ法により３５０℃で、例えば誘電率２．７のＳｉＯｘＣｙを用いてｌｏｗ−ｋ層間絶縁膜１１が形成される。次いで、ｌｏｗ−ｋ層間絶縁膜１１に、Ｃｕ配線２３に至るビア穴２４ａ、Ｃｕ配線２５を形成するための配線溝２５ａとを例えばデュアルダマシン法により開口する。次いで、例えばビア穴２４ａと配線溝２５ａとの開口処理時におけるｌｏｗ−ｋ層間絶縁膜１１のダメージを回復するために、３８０℃，３０分間の酸素アニールを行う。次いで、上記ビア穴２４ａ，配線溝２５ａにＣｕを埋め込み、Ｃｕビアプラグ２４、およびＣｕ配線２５を形成する。その後、ｌｏｗ−ｋ層間絶縁膜１１及びＣｕ配線２５の表面は、ＣＭＰにより平坦化される。
【００５６】
第３層のＣｕビアプラグ２６、Ｃｕ配線２７についても、同様にデュアルダマシン法により形成する。また、第３層のＣｕ配線２７とＣｕビアプラグ２６とは、前述した第２層のＣｕ配線２５と同様に形成される。このようにして、図７に示した構造を有するＦｅＲＡＭが形成される。
【００５７】
以上詳述したように第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。さらに、バリアメタル２１の膜厚を１００［ｎｍ］にすることにより、絶縁膜８の堆積中に材料ガスから発生する水素ラジカル等をブロックすることができ、強誘電体キャパシタ６へのダメージをさらに低減することができる。
【００５８】
また、強誘電体キャパシタ６の上部電極６ａを、ＩｒＯｘ／ＳｒＲｕＯ３、ＳｒＲｕＯ３、又はＳｒ（Ｒｕ（１−ｘ）Ｔｉ（ｘ））により構成することで、Ｃｕ堆積時の強誘電体キャパシタ６へのダメージを抑制することが可能となる。
【００５９】
（第３の実施形態）
図７の実施形態では密度の低いｌｏｗ−ｋ層間絶縁膜１１、１４、１７を順次積層しているため、パッシベーション膜２０のみでは後工程での水素の侵入を考慮しなければならない。また、密度の低いｌｏｗ−ｋ層間絶縁膜１１、１４、１７内にＣｕ配線２３、２５、２７を堆積した後でＣＭＰを行っているため、平坦化に支障が出る可能性がある。図１０に示す第３の実施形態はこの点を改善するもので、ｌｏｗ−ｋ層間絶縁膜の上に、ｌｏｗ−ｋ膜に比べて膜密度が高いＰ−ＳｉＯ２膜を形成してＦｅＲＡＭを構成するようにしたものである。
【００６０】
図１０は、本発明の第３の実施形態におけるＦｅＲＡＭの構造を示す断面図である。同図において、図１及び図７と同一部分には同一の符号を付して説明は省略する。
【００６１】
ｌｏｗ−ｋ層間絶縁膜１１の上には、誘電率が４．１のＰ−ＳｉＯ２膜３０が形成される。このＰ−ＳｉＯ２膜３０は、例えば厚さ１００［ｎｍ］のＴＥＯＳで構成される。また、Ｐ−ＳｉＯ２膜３０は、プラズマＣＶＤ法により３８０〜４００℃で形成される。
【００６２】
Ｐ−ＳｉＯ２膜３０を形成した後に、デュアルダマシン法によりビアプラグ２４およびＣｕ配線２５を形成する。Ｐ−ＳｉＯ２膜３０及びＣｕ配線２５の表面は、ＣＭＰにより平坦化される。第３層のｌｏｗ−ｋ膜１４上、および第４層のｌｏｗ−ｋ膜１７上にも同様にしてＰ−ＳｉＯ２膜３１，３２が形成される。尚、第３層のビアプラグ２６、Ｃｕ配線２７、及び第４層のビアプラグ２８、電極パット３３についてもデュアルダマシン法により形成される。
【００６３】
このように形成されたＰ−ＳｉＯ２膜３０、３１、３２はいずれも、ｌｏｗ−ｋ膜１１、１４、１７に比べて膜密度が高いため、水素あるいは水の拡散を抑制することができる。よって、強誘電体キャパシタ６への水素ラジカル、パッシベーション膜２０からの水素、水素シンター処理時の水素、パッケージの際のモールド材からの水素等の侵入を抑制することができる。
【００６４】
また、Ｃｕ配線２５、２７、３３と同じレベルにｌｏｗ−ｋ膜に比べて膜密度が高いＰ−ＳｉＯ２膜３０、３１、３２を夫々用いることで、Ｃｕ配線２５、２７、３３のＣＭＰ処理時における不良率を低下させることができる。
【００６５】
以上詳述したように第３の実施形態によれば、膜密度の高いＰ−ＳｉＯ２膜３０、３１、３２をｌｏｗ−ｋ層間絶縁膜１１、１４、１７の上に挿入することで、水素あるいは水素ラジカル等をブロックすることができ、強誘電体キャパシタ６へのダメージをさらに低減することができる。また、Ｃｕ配線２５、２７、３３と同じレベルに膜密度が高い絶縁膜３０、３１、３２を用いているため、Ｃｕ配線２５、２７、３３のＣＭＰ処理時における不良率を低下させることができる。
【００６６】
なお、本第３の実施形態では、３層のＰ−ＳｉＯ２膜３０、３１、３２を挿入しているが、例えばパッシベーション膜２０直下に少なくとも１層のＰ−ＳｉＯ２膜３２のみを挿入するだけでも、ＦｅＲＡＭの水素劣化を抑制することができることは勿論である。
【００６７】
また、挿入する絶縁膜はＳｉＯ２膜に限定されず、絶縁体でかつ膜密度が高い材料であれば同様に適用可能である。
【００６８】
（第４の実施形態）
第４の実施形態は、保護膜７の上に形成される第１層の層間絶縁膜を、Ｐ−ＳｉＯ２膜と、ｌｏｗ−ｋ膜と、Ｐ−ＳｉＯ２膜とにより形成するようにしたものである。
【００６９】
図１１は、本発明の第４の実施形態におけるＦｅＲＡＭの構造を示す断面図である。同図において、図１、図７、図１０と同一部分には同一の符号を付して説明は省略する。
【００７０】
Ｐ−ＳｉＯ２層間絶縁膜８にはＡｌビアプラグ９が埋め込まれ、このＡｌビアプラグ９は強誘電体キャパシタ６の上部電極６ａに接続される。Ｐ−ＳｉＯ２層間絶縁膜８及びＡｌビアプラグ９の表面には、ｌｏｗ−ｋ膜４０が積層される。さらに、ｌｏｗ−ｋ膜４０の表面には、Ｐ−ＳｉＯ２膜４１が形成される。このＰ−ＳｉＯ２膜４１は、例えば厚さ１００［ｎｍ］のＴＥＯＳで構成される。
【００７１】
Ｐ−ＳｉＯ２膜４１及びｌｏｗ−ｋ膜４０には、シングルダマシン法によりＣｕ配線２３が形成される。なお、Ｃｕ配線２３は、Ａｌビアプラグ９に接続するように形成される。Ｐ−ＳｉＯ２膜４１及びＣｕ配線２３の表面は、ＣＭＰにより平坦化される。
【００７２】
以上詳述したように第４の実施形態によれば、上記第３の実施形態に比べてＰ−ＳｉＯ２膜を一層多く備えることが可能なため、より多くの水素あるいは水素ラジカル等をブロックすることができる。これにより、強誘電体キャパシタ６へのダメージをさらに低減することができる。さらに、図１０の実施の形態に比べて更にｌｏｗ−ｋ膜４０を挿入することで、層間絶縁膜の全体に占めるｌｏｗ−ｋ膜の比率を増加することができ、半導体基板１に生じるストレスを低減することができる。また、ｌｏｗ−ｋ膜の比率を増加することで、強誘電体キャパシタ６の分極量を向上させることができる。
【００７３】
（第５の実施形態）
第５の実施形態は、強誘電体キャパシタ６の上に形成する保護膜を２重に形成してＦｅＲＡＭを構成するようにしたものである。
【００７４】
図１２は、本発明の第５の実施形態におけるＦｅＲＡＭの構造を示す断面図である。同図において、図１１と同一部分には同一の符号を付して説明は省略する。
【００７５】
強誘電体キャパシタ６の表面及び絶縁膜４の表面には、多層の配線層の製造工程によるダメージを防ぐ為に、保護膜５０が形成される。この保護膜５０は、例えば厚さ５０［ｎｍ］の酸化アルミニウムをスパッタリングあるいはＡＬＤにより形成する。
【００７６】
保護膜５０の上には、誘電率が４．１のＰ−ＳｉＯ２膜５１（例えば、厚さ５０［ｎｍ］）が形成される。このＰ−ＳｉＯ２膜５１は、例えばＴＥＯＳにより構成される。Ｐ−ＳｉＯ２膜５１の上には、保護膜５２が形成される。保護膜５２は、例えば厚さ５０［ｎｍ］の酸化アルミニウムをスパッタリングあるいはＡＬＤにより形成する。
【００７７】
以上詳述したように第５の実施形態によれば、Ｐ−ＳｉＯ２膜３０，３１，３２，４１を形成した上に、更に保護膜を２重に形成しているため、強誘電体キャパシタ６に侵入する水素あるいは水素ラジカル等をより効果的にブロックすることができる。これにより、強誘電体キャパシタ６へのダメージを低減することができる。
【００７８】
なお、上記説明したように保護膜を２重に形成すれば、Ｐ−ＳｉＯ２膜３０，３１，３２，４１を挿入しない構成でも、十分に水素あるいは水素ラジカルをブロックすることが可能となる。
【００７９】
（第６の実施形態）
第６の実施形態は、強誘電体キャパシタ６’の上部電極及び下部電極をオフセット構造とし、上部電極に加えて下部電極に接続されるビアプラグも下部電極の上側に形成してＦｅＲＡＭを構成するようにしたものである。
【００８０】
図１３は、本発明の第６の実施形態におけるＦｅＲＡＭの構造を示す断面図である。同図において、図１と同一部分には同一の符号を付して説明は省略する。
【００８１】
強誘電体キャパシタ６’の下部電極６ｄは、下部電極６ｄに接続されるＡｌビアプラグ６０を上側に形成できるように、上部電極６ａに比べて幅が大きく、オフセット構造として形成される。
【００８２】
Ｐ−ＳｉＯ２層間絶縁膜８にはＡｌビアプラグ６０が埋め込まれ、このＡｌビアプラグ６０は強誘電体キャパシタ６’の下部電極６ｄに接続される。このＡｌビアプラグ６０は、上部電極６ａに接続されるＡｌビアプラグ９と同様に形成される。
【００８３】
また、Ｐ−ＳｉＯ２層間絶縁膜８にはＡｌビアプラグ６１が埋め込まれ、このＡｌビアプラグ６１はコンタクトプラグ５に接続される。このＡｌビアプラグ６１は、例えば前述したＡｌビアプラグ９と同様に形成される。
【００８４】
Ｐ−ＳｉＯ２層間絶縁膜８の上には、Ａｌビアプラグ９，６０，６１と接続するように第１層のＡｌ配線１０が形成される。このＡｌ配線１０は、例えばＲＩＥによりＰ−ＳｉＯ２層間絶縁膜８の上に堆積されたＡｌ膜をパターニングすることにより形成される。
【００８５】
以上詳述したように第６の実施形態によれば、強誘電体キャパシタ６’の上部電極６ａ及び下部電極６ｄに接続されるビアプラグを上側に形成する場合でも、上記第１の実施形態と同様の効果を得ることができる。
【００８６】
【発明の効果】
以上詳述したように本発明によれば、ＦｅＲＡＭに用いられる強誘電体キャパシタへの多層製造工程によるダメージを低減でき、強誘電体キャパシタの分極量の向上を可能とし、さらに層間絶縁膜の膜剥がれを防止することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＦｅＲＡＭの構造を示す断面図。
【図２】図１に示した構造を有するＦｅＲＡＭの製造プロセスを説明するための断面図。
【図３】図２に続く製造プロセスを説明するための断面図。
【図４】図３に続く製造プロセスを説明するための断面図。
【図５】図４に続く製造プロセスを説明するための断面図。
【図６】層間絶縁膜をすべて同一の誘電率の誘電体材料で形成した場合の層間膜誘電率とキャパシタ分極量との関係を示す図。
【図７】本発明の第２の実施形態におけるＦｅＲＡＭの構造を示す断面図。
【図８】図７に示した構造を有するＦｅＲＡＭの製造プロセスを説明するための断面図。
【図９】図８に続く製造プロセスを説明するための断面図。
【図１０】本発明の第３の実施形態におけるＦｅＲＡＭの構造を示す断面図。
【図１１】本発明の第４の実施形態におけるＦｅＲＡＭの構造を示す断面図。
【図１２】本発明の第５の実施形態におけるＦｅＲＡＭの構造を示す断面図。
【図１３】本発明の第６の実施形態におけるＦｅＲＡＭの構造を示す断面図。
【符号の説明】
Ｔｒ…スイッチングトランジスタ、１…半導体基板、２…素子領域、３ａ…ゲート絶縁膜、３ｂ…ゲート電極、４…層間絶縁膜、５…コンタクトプラグ、６，６’…強誘電体キャパシタ、６ａ…上部電極、６ｂ，６ｄ…下部電極、６ｃ…強誘電体膜、７，５０，５２…保護膜、８…Ｐ−ＳｉＯ２層間絶縁膜、９，６０，６１…Ａｌビアプラグ、１０，１３，１６…Ａｌ配線、１１，１４，１７…ｌｏｗ−ｋ層間絶縁膜、１２，１５，１８…ビアプラグ、１６…Ａｌ配線、１９，３３…電極パッド、２０…パッシベーション膜、２１…バリアメタル、２２，２４，２６，２８…Ｃｕビアプラグ、２３，２５，２７…Ｃｕ配線、３０，３１，３２，４１…Ｐ−ＳｉＯ２膜、４０…ｌｏｗ−ｋ膜、５１…Ｐ−ＳｉＯ２膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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