(57)【要約】　　　（修正有）【課題】ドライエッチング時におけるチャージアップダメージを低減させる。【解決手段】チャネルＰ型多結晶シリコンゲートＭＯＳトランジスタのＰ型多結晶シリコンゲート３ａを、Ａｌ配線層１４ａを介してＮ型不純物拡散層１２ａに接続するとともに、ＮチャネルＮ型多結晶シリコンゲートＭＯＳトランジスタのＮ型多結晶シリコンゲート３ｂを、Ａｌ配線層１４ｂを介してＮ型不純物拡散層１２ｂに接続する。これにより、ゲート電極に接続されたＰＮ接合領域を備えることになり、ドライエッチング時またはプラズマＣＶＤ形成時におけるチャージアップダメージを低減できる。【選択図】　　　図２
2004055792.tif 000002
【特許請求の範囲】
【請求項１】
仕事関数の異なるゲート電極が設けられたＭＯＳトランジスタと、
前記ゲート電極に接続される配線層を介し、前記ゲート電極に接続されたＰＮ接合領域とを備えることを特徴とする半導体装置。
【請求項２】
Ｐ型多結晶シリコンゲートが設けられた第１のＮチャネルＭＯＳトランジスタと、
Ｎ型多結晶シリコンゲートが設けられた第２のＮチャネルＭＯＳトランジスタと、
前記Ｐ型多結晶シリコンゲートに接続される配線層を介し、前記Ｐ型多結晶シリコンゲートに接続された第１のＰＮ接合領域と、
前記Ｎ型多結晶シリコンゲートに接続される配線層を介し、前記Ｎ型多結晶シリコンゲートに接続された第２のＰＮ接合領域とを備えることを特徴とする半導体装置。
【請求項３】
Ｐ型多結晶シリコンゲートが設けられた第１のＮチャネルＭＯＳトランジスタと、
Ｎ型多結晶シリコンゲートが設けられた第２のＮチャネルＭＯＳトランジスタと、
前記Ｐ型多結晶シリコンゲートおよび前記Ｎ型多結晶シリコンゲートにそれぞれ接続される配線層を介し、前記Ｐ型多結晶シリコンゲートおよび前記Ｎ型多結晶シリコンゲートの双方に接続されたＰＮ接合領域とを備えることを特徴とする半導体装置。
【請求項４】
前記ＰＮ接合領域は、Ｐ型基板に形成されたＮ型不純物拡散層、またはＰウェルを介しＰ型基板に形成されたＮ型不純物拡散層、またはＰウェルを介しＮ型基板に形成されたＮ型不純物拡散層、またはＮウェルを介しＰ型基板に形成されたＮ型不純物拡散層であることを特徴とする請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートが設けられたＮチャネルＭＯＳトランジスタをＰ型基板に形成する工程と、
前記Ｐ型基板にＮ型不純物拡散層を形成する工程と、
前記Ｐ型多結晶シリコンゲートおよび前記Ｎ型多結晶シリコンゲートを前記Ｎ型不純物拡散層に接続するＡｌ配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートが設けられたＮチャネルＭＯＳトランジスタをＰウェルに形成する工程と、
前記ＰウェルにＮ型不純物拡散層を形成する工程と、
前記Ｐ型多結晶シリコンゲートおよび前記Ｎ型多結晶シリコンゲートを前記Ｎ型不純物拡散層に接続するＡｌ配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
仕事関数の異なるゲート電極をダイオードを介して基板電位に接続することにより、前記仕事関数差により決まる基準電圧を安定化させることを特徴とする基準電圧の安定化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、半導体装置の製造方法および基準電圧の安定化方法に関し、特に、ＮチャネルＰ型多結晶シリコンゲートＭＯＳトランジスタおよびＮチャネルＮ型多結晶シリコンゲートＭＯＳトランジスタのしきい値電圧差を用いて基準電圧を設定する場合に適用して好適なものである。
【０００２】
【従来の技術】
回路の基準電圧を設定する方法では、ＮチャネルＰ型多結晶シリコンゲートＭＯＳトランジスタおよびＮチャネルＮ型多結晶シリコンゲートＭＯＳトランジスタのしきい値電圧差を用いることにより、Ｐ型多結晶シリコンとＮ型多結晶シリコンとの仕事関数差を利用して、基準電圧を安定化させる方法がある。
【０００３】
図５（ａ）は、ＮチャネルＰ型多結晶シリコンゲートＭＯＳトランジスタの概略構成を示す断面図、図５（ｂ）は、ＮチャネルＮ型多結晶シリコンゲートＭＯＳトランジスタの概略構成を示す断面図である。
図５（ａ）において、Ｐ型基板５１上には、ゲート絶縁膜５２を介してＰ型多結晶シリコンゲート５３が形成され、Ｐ型多結晶シリコンゲート５３の側壁には、サイドウォール５５が形成されている。
【０００４】
そして、サイドウォール５５が形成されたＰ型多結晶シリコンゲート５３の両側には、ＬＤＤ５４を介してドレイン拡散層５６ａおよびソース拡散層５６ｂがそれぞれ形成されている。
さらに、Ｐ型多結晶シリコンゲート５３、ドレイン拡散層５６ａおよびソース拡散層５６ｂ上には、サリサイド技術を用いることにより、Ｔｉシリサイド層５８、５７ａ、５７ｂが自己整合的にそれぞれ形成されている。
【０００５】
一方、図５（ｂ）において、Ｐ型基板６１上には、ゲート絶縁膜６２を介してＮ型多結晶シリコンゲート６３が形成され、Ｎ型多結晶シリコンゲート６３の側壁には、サイドウォール６５が形成されている。
そして、サイドウォール６５が形成されたＮ型多結晶シリコンゲート６３の両側には、ＬＤＤ６４を介してドレイン拡散層６６ａおよびソース拡散層６６ｂがそれぞれ形成されている。
【０００６】
さらに、Ｎ型多結晶シリコンゲート６３、ドレイン拡散層６６ａおよびソース拡散層６６ｂ上には、サリサイド技術を用いることにより、Ｔｉシリサイド層６８、６７ａ、６７ｂが自己整合的にそれぞれ形成されている。
そして、回路の基準電圧を設定する場合、Ｐ型多結晶シリコンゲート５３とＮ型多結晶シリコンゲート６３との仕事関数差によって決まるしきい値電圧差を用いることで、回路の基準電圧を安定化させることができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、Ｐ型多結晶シリコンゲート５３およびＮ型多結晶シリコンゲート６３に接続されるＡｌ配線層を形成する場合、Ａｌ配線層を形成するためのドライエッチング中に、Ａｌ配線層がチャージアップすることがあった。
【０００８】
このため、このチャージアップの影響で、ゲート絶縁膜５２、６２がダメージを受け、Ｐ型多結晶シリコンゲート５３およびＮ型多結晶シリコンゲート６３がそれぞれ形成されたＭＯＳトランジスタ間のしきい値電圧差が変動し、回路の基準電圧に異常が発生するという問題があった。
図６は、従来の半導体装置のエッチング工程を示す断面図である。
【０００９】
図６（ａ）において、図５（ａ）のＰ型基板５１上の素子分離領域には、ＬＯＣＯＳ法により、フィールド酸化膜７１が形成され、フィールド酸化膜７で素子分離されたアクティブ領域には、ゲート絶縁膜５２を介してＰ型多結晶シリコンゲート５３が形成されている。
そして、Ｐ型多結晶シリコンゲート５３上には、サリサイド技術を用いることにより、Ｔｉシリサイド層５８が自己整合的に形成されている。
【００１０】
また、Ｔｉシリサイド層５８が形成されたＰ型多結晶シリコンゲート５３上には、層間絶縁膜７３が形成され、層間絶縁膜７３には、図６（ｂ）のＡｌ配線層７４´をＴｉシリサイド層５８に接続するための開口部Ｃ１１が形成されている。
そして、図６（ｂ）のＡｌ配線層７４´を形成する場合、スパッタまたは蒸着などの方法により、図６（ａ）の開口部Ｃ１１が形成された層間絶縁膜７３上にＡｌ膜７４を積層する。
【００１１】
そして、Ａｌ膜７４上にフォトレジスト７５を塗布し、フォトリソグラフィー技術を用いることにより、フォトレジスト７５をパターニングする。
そして、パターニングされたフォトレジスト７５をマスクとして、ＲＩＥなどのドライエッチングＥＴ２を行うことにより、Ａｌ膜７４をパターニングし、図６（ｂ）のＡｌ配線層７４´を形成する。
【００１２】
ここで、Ａｌ膜７４のドライエッチングＥＴ２を行うと、ドライエッチングＥＴ２時に発生するプラズマの影響により、Ａｌ膜７４に電荷７６が蓄積し、図６（ａ）に示すように、Ｐ型多結晶シリコンゲート５３がチャージアップする。
このため、ゲート絶縁膜５２がダメージを受け、Ｐ型多結晶シリコンゲート５３が形成されたＭＯＳトランジスタのしきい値電圧が変動し、回路の基準電圧が不安定になることがあった。
【００１３】
また、Ａｌ多層配線を実現するため、プラズマＣＶＤを用いて、Ａｌ配線層７４´上に層間絶縁膜を積層した場合においても、チャージアップダメージが発生することがあった。
そこで、本発明の目的は、ドライエッチング時またはプラズマＣＶＤ形成時におけるチャージアップダメージを低減させることが可能な半導体装置、半導体装置の製造方法および基準電圧の安定化方法を提供することである。
【００１４】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置によれば、仕事関数の異なるゲート電極が設けられたＭＯＳトランジスタと、前記ゲート電極に接続される配線層を介し、前記ゲート電極に接続されたＰＮ接合領域とを備えることを特徴とする。
【００１５】
これにより、ゲート電極に配線層を接続する際に、配線層に蓄積される電荷を、ＰＮ接合領域を介して逃がすことが可能となる。
このため、ドライエッチングを用いて配線層を形成する場合、もしくはプラズマＣＶＤを用いて層間絶縁膜を形成する場合においても、ゲート電極がチャージアップすることを抑制することが可能となり、ＭＯＳトランジスタのしきい値電圧の変動を低減させて、回路の基準電圧を安定させることが可能となる。
【００１６】
また、請求項２記載の半導体装置によれば、Ｐ型多結晶シリコンゲートが設けられた第１のＮチャネルＭＯＳトランジスタと、Ｎ型多結晶シリコンゲートが設けられた第２のＮチャネルＭＯＳトランジスタと、前記Ｐ型多結晶シリコンゲートに接続される配線層を介し、前記Ｐ型多結晶シリコンゲートに接続された第１のＰＮ接合領域と、前記Ｎ型多結晶シリコンゲートに接続される配線層を介し、前記Ｎ型多結晶シリコンゲートに接続された第２のＰＮ接合領域とを備えることを特徴とする。
【００１７】
これにより、ドライエッチングを用いて、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートに配線層を接続する場合においても、配線層に蓄積される電荷を、ＰＮ接合領域を介して逃がすことが可能となる。
このため、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートがチャージアップすることを抑制することが可能となり、これらのゲートが設けられたＭＯＳトランジスタのしきい値電圧差の変動を低減させて、回路の基準電圧を安定させることが可能となる。
【００１８】
また、請求項３記載の半導体装置によれば、Ｐ型多結晶シリコンゲートが設けられた第１のＮチャネルＭＯＳトランジスタと、Ｎ型多結晶シリコンゲートが設けられた第２のＮチャネルＭＯＳトランジスタと、前記Ｐ型多結晶シリコンゲートおよび前記Ｎ型多結晶シリコンゲートにそれぞれ接続される配線層を介し、前記Ｐ型多結晶シリコンゲートおよび前記Ｎ型多結晶シリコンゲートの双方に接続されたＰＮ接合領域とを備えることを特徴とする。
【００１９】
これにより、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートのそれぞれに配線層を接続する場合においても、電荷を逃がすためのＰＮ接合領域を共通化することができ、素子面積の増大を抑制しつつ、ＭＯＳトランジスタのしきい値電圧差の変動を低減させることが可能となる。
また、請求項４記載の半導体装置によれば、前記ＰＮ接合領域は、Ｐ型基板に形成されたＮ型不純物拡散層、またはＰウェルを介しＰ型基板に形成されたＮ型不純物拡散層、またはＰウェルを介しＮ型基板に形成されたＮ型不純物拡散層、またはＮウェルを介しＰ型基板に形成されたＮ型不純物拡散層であることを特徴とする。
【００２０】
これにより、マスクパターンの変更のみで、配線層を介しゲート電極をＰＮ接合領域に接続することが可能となり、製造プロセスの増大を抑制しつつ、ＭＯＳトランジスタのしきい値電圧差の変動を低減させることが可能となる。
また、請求項５記載の半導体装置の製造方法によれば、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートが設けられたＮチャネルＭＯＳトランジスタをＰ型基板に形成する工程と、前記Ｐ型基板にＮ型不純物拡散層を形成する工程と、前記Ｐ型多結晶シリコンゲートおよび前記Ｎ型多結晶シリコンゲートを前記Ｎ型不純物拡散層に接続するＡｌ配線層を形成する工程とを備えることを特徴とする。
【００２１】
これにより、ドライエッチングを用いて、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートにＡｌ配線層を接続する場合においても、Ａｌ配線層に蓄積される電荷を、Ｎ型不純物拡散層を介してＰ型基板に逃がすことが可能となる。
このため、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートがチャージアップすることを抑制することが可能となり、これらのゲートが設けられたＭＯＳトランジスタのしきい値電圧差の変動を低減させて、回路の基準電圧を安定させることが可能となる。
【００２２】
また、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートをＮ型不純物拡散層に接続した場合においても、Ｐ型基板の電位をＰ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートの電位よりも低くすることで、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートをＰ型基板と絶縁状態に保つことが可能となり、基準電圧発生動作に支障を来たすことを防止することができる。
【００２３】
また、請求項６記載の半導体装置の製造方法によれば、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートが設けられたＮチャネルＭＯＳトランジスタをＰウェルに形成する工程と、前記ＰウェルにＮ型不純物拡散層を形成する工程と、前記Ｐ型多結晶シリコンゲートおよび前記Ｎ型多結晶シリコンゲートを前記Ｎ型不純物拡散層に接続するＡｌ配線層を形成する工程とを備えることを特徴とする。
【００２４】
これにより、ドライエッチングを用いて、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートにＡｌ配線層を接続する場合においても、Ａｌ配線層に蓄積される電荷を、Ｎ型不純物拡散層を介してＰウェルに逃がすことが可能となる。
このため、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートがチャージアップすることを抑制することが可能となり、これらのゲートが設けられたＭＯＳトランジスタのしきい値電圧差の変動を低減させて、回路の基準電圧を安定させることが可能となる。
【００２５】
また、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートをＮ型不純物拡散層に接続した場合においても、Ｐウェルの電位をＰ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートの電位よりも低くすることで、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートをＰウェルと絶縁状態に保つことが可能となり、基準電圧発生動作に支障を来たすことを防止することができる。
【００２６】
また、請求項７記載の基準電圧の安定化方法によれば、ダイオードを介し、仕事関数の異なるゲート電極を基板電位に接続することにより、前記仕事関数差により決まる基準電圧を安定化させることを特徴とする。
これにより、ドライエッチングを用いて、ゲート電極に配線層を接続する場合においても、配線層に蓄積される電荷を、ダイオードを介して逃がすことが可能となる。
【００２７】
このため、仕事関数の異なるゲート電極をＭＯＳトランジスタに設けた場合においても、ゲート電極のチャージアップを抑制して、ＭＯＳトランジスタのしきい値電圧差の変動を低減させることができ、回路の基準電圧を安定させることが可能となる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
【００２９】
図１において、ＮチャネルＰ型多結晶シリコンゲートＭＯＳトランジスタＮＰＧＴｒには、Ｐ型多結晶シリコンゲート３ａが設けられ、ＮチャネルＮ型多結晶シリコンゲートＭＯＳトランジスタＮＮＧＴｒには、Ｎ型多結晶シリコンゲート３ｂが設けられている。
そして、Ｐ型多結晶シリコンゲート３ａは、Ａｌ配線層１４ａを介してＮ型不純物拡散層１２ａに接続され、Ｎ型多結晶シリコンゲート３ｂは、Ａｌ配線層１４ｂを介してＮ型不純物拡散層１２ｂに接続されている。
【００３０】
図２（ａ）は、図１のＡ−Ａ´線で切断した断面図、図２（ｂ）は、図１のＢ−Ｂ´線で切断した断面図、図２（ｃ）は、図１のＣ−Ｃ´線で切断した断面図である。
図２（ａ）において、Ｐ型基板１上には、ゲート絶縁膜２ａ、２ｂをそれぞれ介してＰ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲート３ｂが形成され、Ｐ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲート３ｂの側壁には、サイドウォール５ａ、５ｂがそれぞれ形成されている。
【００３１】
そして、サイドウォール５ａが形成されたＰ型多結晶シリコンゲート３ａの両側には、ＬＤＤ４ａを介してドレイン拡散層６ａおよびソース拡散層６ｂがそれぞれ形成され、サイドウォール５ｂが形成されたＮ型多結晶シリコンゲート３ｂの両側には、ＬＤＤ４ｃを介してドレイン拡散層６ｃおよびソース拡散層６ｂがそれぞれ形成されている。
【００３２】
さらに、Ｐ型多結晶シリコンゲート３ａ、Ｎ型多結晶シリコンゲート３ｂ、ドレイン拡散層６ａ、６ｃおよびソース拡散層６ｂ上には、サリサイド技術を用いることにより、Ｔｉシリサイド層８ａ、８ｂ、７ａ、７ｃ、７ｂが自己整合的にそれぞれ形成されている。
また、図２（ｂ）、図２（ｃ）において、Ｐ型基板１上の素子分離領域には、ＬＯＣＯＳ法により、フィールド酸化膜１１が形成され、フィールド酸化膜１１で素子分離されたアクティブ領域には、ゲート絶縁膜２ａ、２ｂをそれぞれ介してＰ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲート３ｂが形成されている。
【００３３】
また、Ｐ型基板１には、フィールド酸化膜１１を介してドレイン拡散層６ａ、６ｃおよびソース拡散層６ｂと隔てられた位置に、Ｎ型不純物拡散層１２ａ、１２ｂが形成されている。
そして、Ｐ型多結晶シリコンゲート３ａ、Ｎ型多結晶シリコンゲート３ｂおよびＮ型不純物拡散層１２ａ、１２ｂ上には、サリサイド技術を用いることにより、Ｔｉシリサイド層８ａ、８ｂ、１７ａ、１７ｂが自己整合的にそれぞれ形成されている。
【００３４】
そして、Ｔｉシリサイド層８ａ、８ｂ、１７ａ、１７ｂ上には、層間絶縁膜１３が形成され、層間絶縁膜１３には、Ｐ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲート３ｂ上にそれぞれ形成されたＴｉシリサイド層８ａ、８ｂと、Ｎ型不純物拡散層１２ａ、１２ｂ上にそれぞれ形成されたＴｉシリサイド層１７ａ、１７ｂとをそれぞれ接続するための開口部Ｃ１〜Ｃ４が形成されている。
【００３５】
そして、層間絶縁膜１３上には、開口部Ｃ１〜Ｃ４をそれぞれ介し、Ｐ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲート３ｂ上にそれぞれ形成されたＴｉシリサイド層８ａ、８ｂと、Ｎ型不純物拡散層１２ａ、１２ｂ上にそれぞれ形成されたＴｉシリサイド層１７ａ、１７ｂとをそれぞれ接続するＡｌ配線層１４ａ、１４ｂが形成されている。
【００３６】
これにより、ドライエッチングを用いて、Ｐ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲート３ｂにそれぞれ接続されたＡｌ配線層１４ａ、１４ｂをパターニングする場合においても、Ａｌ配線層１４ａ、１４ｂに蓄積される電荷を、各Ｎ型不純物拡散層１２ａ、１２ｂを介してＰ型基板１に逃がすことが可能となる。
【００３７】
このため、Ａｌ配線層１４ａ、１４ｂをドライエッチングで形成する際に、Ｐ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲート３ｂがチャージアップすることを抑制することが可能となり、ＮチャネルＰ型多結晶シリコンゲートＭＯＳトランジスタＮＰＧＴｒとＮチャネルＮ型多結晶シリコンゲートＭＯＳトランジスタＮＮＧＴｒとの間のしきい値電圧差の変動を低減させて、回路の基準電圧を安定させることが可能となる。
【００３８】
また、Ｐ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲート３ｂをＮ型不純物拡散層１２ａ、１２ｂにそれぞれ接続した場合においても、Ｐ型基板１の電位をＰ型多結晶シリコンゲート３ａおよびＮ型多結晶シリコンゲートの電位よりも低くすることで、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲート３ｂをＰ型基板１と絶縁状態に保つことが可能となり、基準電圧発生動作に支障を来たすことを防止することができる。
【００３９】
図３は、本発明の第１実施形態に係る半導体装置のエッチング工程を示す図１のＢ−Ｂ´線で切断した断面図である。
図３（ａ）において、Ｐ型多結晶シリコンゲート３ａに接続するＡｌ配線層１４ａを形成する場合、Ｔｉシリサイド層８ａ、１７ａ上に層間絶縁膜１３を形成する。ａ
そして、フォトリソグラフィー技術を用いて、層間絶縁膜１３をパターニングすることにより、Ｔｉシリサイド層８ａ、１７ａ上に開口部Ｃ１、Ｃ２をそれぞれ形成する。
【００４０】
そして、スパッタまたは蒸着などの方法により、開口部Ｃ１、Ｃ２が形成された層間絶縁膜１３上にＡｌ膜１４を積層した後、Ａｌ膜１４上にフォトレジスト１５を塗布し、フォトリソグラフィー技術を用いることにより、フォトレジスト１５をパターニングする。
そして、パターニングされたフォトレジスト１５をマスクとして、ＲＩＥなどのドライエッチングＥＴ１を行うことにより、Ａｌ膜１４をパターニングし、図３（ｂ）のＡｌ配線層１４ｂを形成する。
【００４１】
ここで、Ａｌ膜１４のドライエッチングＥＴ１時に発生するプラズマの影響により、Ａｌ膜１４に電荷１６が蓄積した場合においても、Ｎ型不純物拡散層１２ａを介し、Ｐ型基板１に電荷１６を逃がすことができる。
このため、Ａｌ膜１４のドライエッチングＥＴ１時に、Ｐ型多結晶シリコンゲート１３ａがチャージアップすることを抑制することができ、ゲート絶縁膜２ａがダメージを受けることを防止することができる。
【００４２】
この結果、Ｐ型多結晶シリコンゲート１３ａが設けられたＮチャネルＰ型多結晶シリコンゲートＭＯＳトランジスタＮＰＧＴｒのしきい値電圧の変動を抑制して、回路の基準電圧を安定化させることができる。
また、Ａｌ多層配線を実現するため、プラズマＣＶＤを用いて、Ａｌ配線層１４ａ、１４ｂ上に層間絶縁膜を積層した場合においても、チャージアップダメージを低減することが可能となる。
【００４３】
なお、上述した第１実施形態では、サリサイド構造を用いたトランジスタを例にとって説明したが、Ｔｉシリサイド層７ａ〜７ｃ、８ａ、８ｂ、１７ａ、１７ｂは必ずしもなくてもよい。
また、上述した第１実施形態において、ＬＤＤ４ａ、４ｂやサイドウォール５ａ、５ｂも必ずしもなくてもよく、ソース／ドレインシングル構造に適用するようにしてもよい。
【００４４】
図４（ａ）は、本発明の第２実施形態に係るＮ型不純物拡散層の概略構成を示す断面図、図４（ｂ）は、本発明の第３実施形態に係るＮ型不純物拡散層の概略構成を示す断面図、図４（ｃ）は、本発明の第４実施形態に係るＮ型不純物拡散層の概略構成を示す断面図である。
図４（ａ）において、Ｐ型基板２１にはＰウェル２２が形成されるとともに、Ｐ型基板２１上の素子分離領域には、ＬＯＣＯＳ法により、フィールド酸化膜２３が形成されている。
【００４５】
そして、フィールド酸化膜２３で素子分離されたアクティブ領域には、Ｎ型不純物拡散層２４が形成されている。
そして、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートをＮ型不純物拡散層２４に接続することにより、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートに接続されるＡｌ配線をドライエッチングにより形成する場合においても、このＡｌ配線に蓄積される電荷をＰウェル２２に逃がすことが可能となり、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートのチャージアップを抑制することが可能となる。
【００４６】
また、図４（ｂ）において、Ｎ型基板３１にはＰウェル３２が形成されるとともに、Ｎ型基板３１上の素子分離領域には、ＬＯＣＯＳ法により、フィールド酸化膜３３が形成されている。
そして、フィールド酸化膜３３で素子分離されたアクティブ領域には、Ｎ型不純物拡散層３４が形成されている。
【００４７】
そして、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートをＮ型不純物拡散層３４に接続することにより、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートに接続されるＡｌ配線をドライエッチングにより形成する場合においても、このＡｌ配線に蓄積される電荷をＰウェル３２に逃がすことが可能となり、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートのチャージアップを抑制することが可能となる。
【００４８】
さらに、図４（ｃ）において、Ｐ型基板４１にはＮウェル４２が形成されるとともに、Ｐ型基板４１上の素子分離領域には、ＬＯＣＯＳ法により、フィールド酸化膜４３が形成されている。
そして、フィールド酸化膜４３で素子分離されたアクティブ領域には、Ｎ型不純物拡散層４４が形成されている。
【００４９】
そして、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートをＮ型不純物拡散層４４に接続することにより、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートに接続されるＡｌ配線をドライエッチングにより形成する場合においても、このＡｌ配線に蓄積される電荷をＰ型基板４１に逃がすことが可能となり、Ｐ型多結晶シリコンゲートおよびＮ型多結晶シリコンゲートのチャージアップを抑制することが可能となる。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、配線層を介しゲート電極をＰＮ接合領域に接続することにより、ドライエッチング時に配線層に蓄積される電荷を、ＰＮ接合領域を介して逃がすことが可能となり、ゲート電極のチャージアップを抑制して、安定な基準電圧を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
【図２】図２（ａ）は、図１のＡ−Ａ´線で切断した断面図、図２（ｂ）は、図１のＢ−Ｂ´線で切断した断面図、図２（ｃ）は、図１のＣ−Ｃ´線で切断した断面図である。
【図３】本発明の第１実施形態に係る半導体装置のエッチング工程を示す図１のＢ−Ｂ´線で切断した断面図である。
【図４】図４（ａ）は、本発明の第２実施形態に係るＮ型不純物拡散層の概略構成を示す断面図、図４（ｂ）は、本発明の第３実施形態に係るＮ型不純物拡散層の概略構成を示す断面図、図４（ｃ）は、本発明の第４実施形態に係るＮ型不純物拡散層の概略構成を示す断面図である。
【図５】図５（ａ）は、ＮチャネルＰ型多結晶シリコンゲートＭＯＳトランジスタの概略構成を示す断面図、図５（ｂ）は、ＮチャネルＮ型多結晶シリコンゲートＭＯＳトランジスタの概略構成を示す断面図である。
【図６】従来の半導体装置のエッチング工程を示す断面図である。
【符号の説明】
ＮＰＧＴｒ　ＮチャネルＰ型多結晶シリコンゲートＭＯＳトランジスタ。ＮＮＧＴｒ　ＮチャネルＮ型多結晶シリコンゲートＭＯＳトランジスタ。１、２１、４１　Ｐ型基板。２　２ａ、２ｂ　ゲート絶縁膜。３ａ　Ｐ型多結晶シリコンゲート。３ｂ　Ｎ型多結晶シリコンゲート。４ａ、４ｂ　ＬＤＤ。５ａ、５ｂ　サイドウォール。６ａ、６ｃ　ドレイン拡散層。６ｂ　ソース拡散層。７ａ〜７ｃ、８ａ、８ｂ、１７ａ、１７ｂ　Ｔｉシリサイド層。１１、２３、３３、４３フィールド酸化膜。１２ａ、１２ｂ、２４、３４、４４　Ｎ型不純物拡散層。
１３　層間絶縁膜。１４ａ、１４ｂ　Ａｌ配線層。１５　フォトレジスト。１６電荷。Ｃ１〜Ｃ４　コンタクトホール。３１　Ｎ型基板。２２、３２　Ｐウェル。４２　Ｎウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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