(57)【要約】【課題】マルチフィンガ構造を有する高周波パワーバイポーラトランジスタにおいて、従来と比較して加工の工程数及び、チップ面積を増大することなく、高出力時の動作の安定を図ることを目的とする。【解決手段】真性エミッタ領域または真性ベース領域から配線に接続するための多結晶シリコンからなる外部エミッタ電極または外部ベース電極の一部の不純物濃度を低減し、抵抗値を真性領域の抵抗値より高く設定することで、バラスト抵抗として機能させることにより高出力動作時の動作時信頼性を向上させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型のコレクタ層と、前記コレクタ層の上に開口部を有する第１の絶縁膜と、前記第１の絶縁膜の前記開口部を含む前記コレクタ層上に設けた第２導電型の真性ベース層と、前記真性ベース層に接続する第２導電型の外部ベース層と、前記真性ベース層の上に設けた第１導電型のエミッタ層とを備え、前記外部ベース層の抵抗値が第２導電型の前記真性ベース層の抵抗値より高い値であることを特徴とするバイポーラトランジスタ。
【請求項２】
前記外部ベース層は、その上層部に金属シリサイドが形成され、前記外部ベース層の下層部が前記上層部より高抵抗であることを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項３】
前記真性ベース層および前記外部ベース層は、シリコンとゲルマニウムの合金または炭素を含むシリコンとゲルマニウムの合金の混晶半導体よりなることを特徴とする請求項１または２に記載のバイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関するものである。特に高い動作信頼性を有する高周波パワーバイポーラトランジスタに関する。
【０００２】
【従来の技術】
近年、移動体通信分野が発展する中で、機器の高性能、小型化、低価格が進む中、その中で用いられる高周波部品においても小型化、高機能、低価格化が要望されている。
【０００３】
携帯電話をはじめとする無線機器においてマイクロ波より高い周波数領域においてはこれまで半導体デバイスの材料として高周波特性に優れる化合物半導体が主として用いられてきた。携帯電話をはじめとする無線機器において無線機器端末内、高周波無線部の中で信号の電力増幅を行うパワーアンプ部に用いられるトランジスタにおいてＳｉＭＯＳや化合物のＦＥＴ、ＨＢＴが主として使用されている。
【０００４】
近年Ｓｉ系半導体においてもＳｉＧｅ（シリコンゲルマニウム）を導入することにより、高周波特性が向上し、高周波パワートランジスタとしても十分使用可能なレベルに到達している。パワートランジスタにおいては高出力特性を得る為、ユニットセルを多数個連結した構造が一般に用いられるがトランジスタの面積が大きくなり、給電点から各電極への距離が異なる場合や、自己発熱によりトランジスタ内の熱分布が不均一になり、各ユニットセルの動作が不均一になり、特定のセルに電流が集中し、さらに温度が上昇することでコレクタ電流が増大する正帰還状態となり、最終的にはトランジスタが破壊する熱暴走と言われる現象が発生する。この熱暴走現象を回避するために幾つかの方法が採用されている。
【０００５】
熱分布が均一になるように各セルへの電流経路が等しくなるような配線レイアウトの採用や、配線からセルの電極へのコンタクトサイズを変える方法等も考案されている。
【０００６】
最も一般的にはバラスト抵抗（安定抵抗）と呼ばれる抵抗を各セルのエミッタ電極またはベース電極に接続されるように挿入する方法が取られている。
【０００７】
これによりあるセルに電流が過剰に流れた場合、バラスト抵抗の電圧降下が大きくなり、エミッタ電極での電位が上昇し、ベース、エミッタ間の電圧が小さくなり、その結果、セルに流れる電流が抑制され、熱暴走が回避される。
【０００８】
以下、このようなバイポーラトランジスタを有する従来の高周波パワー半導体装置について、図面を参照しながら説明する。この従来のバイポーラトランジスタについては、例えば特許文献１に記載されたものが知られている。
【０００９】
図３は、従来のＮＰＮ型の高周波パワーシリコンバイポーラトランジスタのユニットセルを示す断面図である。ｐ型半導体基板３００上にｎ型不純物を拡散し、ｎ型のコレクタ領域３０１を形成する。次にｎ型のコレクタ領域３０１内にＰ型不純物を拡散し、ｐ型ベース領域３０２を形成する、さらにｐ型ベース領域３０２内にｎ型不純物を拡散し、ｎ型エミッタ領域３０３を形成し、真性トランジスタ領域が形成される。基板表面全面にシリコン酸化膜からなる絶縁膜３０７を形成し、コレクタ、ベース、エミッタの各領域の一部に開口を設け、コレクタ電極３０４、ベース電極３０５、エミッタ電極３０６を形成し、マルチフィンガ構造におけるユニットセルが形成される。
【００１０】
次に図４に示すようにトランジスタ領域４００上に多数個ユニットセル４０１、４０２、４０３を並べ、マルチフィンガ構造とし、トランジスタのベース電極４０４とトランジスタ領域外に形成したバラスト抵抗４０５とを配線４０８で接続する。なお、４０６、４０７は、４０８とは異なる配線である。
【００１１】
その他従来のバイポーラトランジスタについては、例えば特許文献２に記載されたものが知られている。
【００１２】
【特許文献１】
特開平５−２７５６８１号公報
【特許文献２】
特開２００１−３１９９３６号公報
【００１３】
【発明が解決しようとする課題】
しかしながら従来の半導体装置においてはトランジスタを形成するための工程とは別にバラスト抵抗を外部に別途形成するため、工程数が増加し、面積も増大するという問題があった。
【００１４】
本発明は上記従来の問題点を解決するもので、従来のトランジスタ形成工程の一部を用いてバラスト抵抗の機能を実現するものであり、追加工程及び面積の増大がない半導体装置及びその製造方法を提供するものである。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明のバイポーラトランジスタは、第１導電型のコレクタ層と、前記コレクタ層の上に開口部を有する第１の絶縁膜と、前記第１の絶縁膜の前記開口部を含む前記コレクタ層上に設けた第２導電型の真性ベース層と、前記真性ベース層に接続する第２導電型の外部ベース層と、前記真性ベース層の上に設けた第１導電型のエミッタ層とを備え、前記外部ベース層の抵抗値が第２導電型の前記真性ベース層の抵抗値より高い値であるものである。
【００１６】
この構成により、前記外部ベース層をバラスト抵抗として機能させることができ、バラスト抵抗を新たに設けることなしにバイポーラトランジスタに流れる電流を抑制させることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１８】
（第１の実施形態）
図１は本発明の実施形態における半導体装置を示す断面図である。この半導体装置は、いわゆるバイポーラトランジスタである。この構成は、Ｐ型半導体基板１００に対し、Ｎ型埋め込み層１０１、Ｎ型エピタキシャル層１０２、深いトレンチ１０３、浅いトレンチ１０４、Ｎ型のコレクタ引き出し部１０５、Ｐ型の真性ベース層１０６、Ｐ型の多結晶シリコン膜１０７、第１のシリコン酸化膜１０８、第１の多結晶シリコン膜１０９、第２のシリコン酸化膜１１０、サイドウォール１１１、Ｎ型の多結晶シリコン膜１１２、サリサイド層１１３が形成されたものである。
【００１９】
この実施形態における半導体装置の製造方法を以下に説明する。まず、比抵抗が例えば１０〜１５Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板１００にレジスト膜（図示せず）を形成し、これを用いてＰ型半導体基板１００のバイポーラトランジスタ形成領域にＮ型埋め込み層１０１を形成する。熱処理を行った後、全面にＮ型エピタキシャル層１０２を形成する。次に、Ｎ型埋め込み層１０１の側方にこれより深いトレンチ１０３を形成し、熱酸化を行って深いトレンチ１０３の表面を酸化する。さらに、例えば多結晶シリコンを堆積後、エッチバックを行って深いトレンチ１０３を多結晶シリコンで充填する。
【００２０】
次に、浅いトレンチ１０４を形成する。全面に第１のシリコン酸化膜を堆積後、化学的機械研磨法（ＣＭＰ）などにより平坦化を行い、すべての浅いトレンチ１０４を第１のシリコン酸化膜で充填する。その後、コレクタ金属電極のコンタクト部分にレジスト膜（図示せず）をマスクとしてＮ型不純物を注入してコレクタ引き出し部１０５を形成する。
【００２１】
次に、全面に第１のシリコン酸化膜１０８を形成後、第１の多結晶シリコン膜１０９を堆積する。その後、レジスト膜（図示せず）を形成し、これを用いてシリコン酸化膜１０８と第１の多結晶シリコン膜１０９のエッチングを行い、バイポーラトランジスタのベース形成領域を定義する。
【００２２】
次に、選択エピタキシャル成長によりＰ型の真性ベース層１０６を形成する。この時、第１の多結晶シリコン膜１０９上にもＰ型のシリコン膜よりなるＰ型の真性ベース膜１０６が形成される。このように、Ｐ型の真性ベース層１０６を選択エピタキシャル成長する場合、真性ベース層１０６の成長膜厚が厚くなると、選択性が破れ第１のシリコン酸化膜１０８上にもＰ型のシリコン膜が多結晶成長してパーティクルの原因となる可能性がある。そこで、第１の多結晶シリコン膜１０９をＰ型のシリコン膜のシード層として形成しておくことが望ましい。
【００２３】
次に、第２のシリコン酸化膜１１０を形成する。次に、レジスト膜を形成し、これを用いてエッチングを行い、真性ベース層１０６の中央部のみに第２のシリコン酸化膜１１０を残す。
【００２４】
次に、Ｐ型の多結晶シリコン膜（図示せず）を堆積する。この後、第３のシリコン酸化膜（図示せず）を形成する。次に、レジスト膜（図示せず）を形成し、これを用いてＰ型の多結晶シリコン膜及び第４のシリコン酸化膜のエッチングを行い、開口窓を形成する（図示せず）。これによって、第２のシリコン酸化膜１１０の中央部が露出する。
【００２５】
次に、第４のシリコン酸化膜（図示せず）を堆積後、例えばＮ型の多結晶シリコン膜を形成し、エッチバックを行ってサイドウォール１１１を形成する。その後、ウェットエッチを行ってサイドウォールに囲まれた部分の第４のシリコン酸化膜及び第２のシリコン酸化膜１１０をエッチングする。これにより、真性ベース層１０６の中央部が露出する。
【００２６】
次に、Ｎ型の多結晶シリコン膜１１２を形成し、急速熱処理法などにより熱処理を行う。これにより、Ｎ型の多結晶シリコン膜中のＮ型不純物が真性ベース層１０６に拡散し、エミッタ層が形成される。次に、レジスト膜を形成し、Ｎ型の多結晶シリコン膜１１２と第４のシリコン酸化膜と第３のシリコン酸化膜をエッチングして、エミッタ電極を加工する。
【００２７】
次にレジスト膜（図示せず）を形成し、Ｐ型の多結晶シリコン膜とＰ型のシリコン膜と第１の多結晶シリコン膜１０９との３層を同時にドライエッチングにより加工する。
【００２８】
次に、層間絶縁膜として第６のシリコン酸化膜を形成し、化学的機械研磨法（ＣＭＰ）などを用いて、第６のシリコン酸化膜の表面を平坦化する。さらに、レジスト膜（図示せず）をマスクとして、第６のシリコン酸化膜の一部をエッチングし、コンタクト窓を形成する。最後に、例えば金属配線として、スパッタリング法などによりＡｌ膜を堆積し、その後、レジスト膜（図示せず）をマスクとしてＡｌ膜をエッチングして、Ａｌ配線を形成すれば本発明の半導体装置が完成する。
【００２９】
本実施の形態において、エミッタ電極及びベース電極の一部（外部引出し電極）の不純物濃度を低減し、抵抗値を真性領域の抵抗値より高く設定することで、バラスト抵抗として機能させる。
【００３０】
具体的には例えばドーピングされたポリシリコンの不純物濃度を低減、またはノンドープのポリシリコンを形成後にイオン注入時の不純物濃度を低減させる方法が考えられる。
【００３１】
上記の構成により、ベース形成領域外に形成される第１および第２の多結晶半導体膜からなる２層膜と絶縁物を介することなく直接接している。従って、この２層の多結晶半導体膜外部ベース層を外部ベースの一部として機能するため、この領域の抵抗値をバラスト抵抗相当とすることにより新規に工程を追加することなく、高出力動作時に安定なトランジスタを提供することが可能となる。
【００３２】
以上のように、本実施形態によれば外部ベース電極を形成する際に、Ｐ型の多結晶シリコン膜とシリコン膜１１２と第１の多結晶シリコン膜１０９との３層膜を同時にエッチングしている。従って、エッチングを１度に行うため、従来のような複数回エッチング時のパーティクルの問題は発生しない。
【００３３】
また、これらの３層膜はすべてシリコンを主成分とする導電性の半導体膜である。従って、容易にシリコン酸化膜１０８との選択性の高いエッチングを行うことができるので、３層膜の上層がサイドエッチされることはない。よって、外部ベース電極のエッチング後の寸法ばらつきを抑制することができる。
【００３４】
また、外部ベース電極となるＰ型の多結晶シリコン膜とＮ型のシリコン膜１１２と第１の多結晶シリコン膜１０９とはそれぞれの間に絶縁物を介さず、直接接している。従って、Ｎ型の多結晶シリコン膜１１２と第１の多結晶シリコン膜１０９も外部ベース電極の一部として機能するので、バイポーラトランジスタのベース抵抗を低減することができる。
【００３５】
（第２の実施形態）
図２は本発明の実施形態における半導体装置を示す断面図である。この半導体装置は、いわゆるバイポーラトランジスタである。この構成は、Ｐ型半導体基板２００に対し、Ｎ型埋め込み層２０１、Ｎ型エピタキシャル層２０２、深いトレンチ２０３、浅いトレンチ２０４、Ｎ型のコレクタ引き出し部２０５、Ｐ型の真性ベース層２０６、Ｐ型の多結晶シリコン膜２０７、第１のシリコン酸化膜２０８、第１の多結晶シリコン膜２０９、第２のシリコン酸化膜２１０、サイドウォール２１１、Ｎ型の多結晶シリコン膜２１２、サリサイド層２１３、低抵抗Ｐ型の多結晶シリコン膜２１４が形成されたものである。
【００３６】
本実施の形態において、エミッタ電極及びベース電極の一部（外部引出し電極）の不純物濃度を低減し、抵抗値を真性領域の抵抗値より高く設定することで、バラスト抵抗として機能させる。
【００３７】
具体的には例えばドーピングされたポリシリコンの不純物濃度を低減、またはノンドープのポリシリコンを形成後にイオン注入時の不純物濃度を低減させる方法が考えられる。
【００３８】
上記の構成により、ベース形成領域外に形成される第１および第２の多結晶半導体膜からなる２層膜と絶縁物を介することなく直接接している。従って、この２層の多結晶半導体膜外部ベース層を外部ベースの一部として機能するため、この領域の抵抗値をバラスト抵抗相当とすることにより新規に工程を追加することなく、高出力動作時に安定なトランジスタを提供することが可能となる。
【００３９】
また、外部ベース電極となるＰ型の多結晶シリコン膜とＰ型のシリコン膜２１２と第１の多結晶シリコン膜２０９とはそれぞれの間に絶縁物を介さず、直接接している。従って、Ｎ型のシリコン膜２１２と第１の多結晶シリコン膜２０９も外部ベース電極の一部として機能するので、バイポーラトランジスタのベース抵抗を低減することができる。
【００４０】
なお、上記の実施形態においては、バイポーラトランジスタのうち、特にＮＰＮトランジスタを例にとって説明したが、これはＰＮＰトランジスタであっても良い。
【００４１】
上記の実施形態において、絶縁膜にはシリコン酸化膜を用いたが、これは例えばシリコン窒化膜といった絶縁性のものであれば良い。
【００４２】
上記のＮ型埋め込み層を形成後にＮ型エピタキシャル層を形成したが、これらは高エネルギー注入により形成しても良い。この場合、比較的コストの高いエピタキシャル成長工程を削減することが可能となる。
【００４３】
上記の実施形態においては、深いトレンチはシリコン酸化膜及び多結晶シリコンを充填したが、これはシリコン酸化膜のみでも良い。
【００４４】
上記の実施形態においては、Ｐ型の真性ベースはＳｉであってもＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣなどの混晶半導体でも良い。
【００４５】
上記の実施形態においては、層間絶縁膜を平坦化する際にＣＭＰを用いたが、これはレジストエッチバック法を用いて、平坦化しても良く、また層間絶縁膜を流動性のものとし、熱処理によりリフローさせて平坦化しても良い。また、必ずしも平坦化を行う必要はない。
【００４６】
上記の実施形態においては、配線にＡｌを使用したが、これはＷ、Ｔｉ、Ｃｕといった金属あるいは金属合金でも良い。
【００４７】
上記の実施形態においては、プロセスを限定して説明したが、例えば酸化膜を形成する際の熱酸化とＣＶＤ、エッチングする際のドライエッチとウェットエッチといった具合に互換性のあるプロセスであれば良い。
【００４８】
【発明の効果】
本発明によれば、外部ベース電極となる多結晶ポリシリコン自体の抵抗値を制御し、バラスト抵抗として用いるため新たにマスクを追加する必要が無く、特にトランジスタ外部にバラスト抵抗を形成するための領域が必要無くなる。
【００４９】
以上から、本発明によれば、加工工程数の削減とチップ面積を削減することが可能となり、製造コストと電気特性の優れた半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置を示す断面図
【図２】本発明の第２の実施形態における半導体装置を示す断面図
【図３】従来の半導体装置を示す断面図
【図４】従来の半導体装置を示す平面図
【符号の説明】
１００、２００  Ｐ型半導体基板
１０１、２０１  Ｎ型埋め込み層
１０２、２０２  Ｎ型エピタキシャル層
１０３、２０３  深いトレンチ
１０４、２０４  浅いトレンチ
１０５、２０５  Ｎ型のコレクタ引き出し部
１０６、２０６  Ｐ型の真性ベース層
１０７、２０７  Ｐ型の多結晶シリコン膜
１０８、２０８  第１のシリコン酸化膜
１０９、２０９  第１の多結晶シリコン膜
１１０、２１０  第２のシリコン酸化膜
１１１、２１１  サイドウォール
１１２、２１２  多結晶シリコン膜
１１３、２１３  サリサイド層
２１４  低抵抗Ｐ型の多結晶シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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