(57)【要約】【課題】低電力消費モードへの切り替えが行われたときに低電力消費状態への迅速な移行を可能にし、かつ必要なレイアウト面積を小さくすることができるスタンバイ回路を得ること。【解決手段】Ｃｎｔ１信号が低電力消費モードを示すＨレベルにときにＱ１がオフ動作すると、駆動回路３はバイアスの供給がなくなり、出力をＨレベルにする。これによってＱ１１はオフ動作をして電子回路５への電源供給路を遮断状態に制御する。このとき、Ｑ１１のゲート・ソース間には導通状態を維持させるだけの電荷が蓄積されているが、Ｑ１２がＣｎｔ１信号を反転させたＣｎｔ２信号によってオン動作し、Ｑ１１のゲート・ソース間に蓄積された電荷の放電路を形成するので、Ｑ１１のゲート・ソース間の蓄積電荷は、自然放電よりも早く導通状態を維持できる閾値以下に減少する。【選択図】　　　図１
2004055764.tif 000002
【特許請求の範囲】
【請求項１】
電子回路への電源供給路を、通常動作モードでは導通状態に制御し、低電力消費モードでは遮断状態に制御するＰチャネルまたはＮチャネルの主ＭＯＳトランジスタと、
前記主ＭＯＳトランジスタと同極性のＰチャネルまたはＮチャネルの副ＭＯＳトランジスタであってソース電極が前記主ＭＯＳトランジスタのソース電極に接続され、ドレイン電極が前記主ＭＯＳトランジスタのゲート電極に接続され、ゲート電極に印加される前記通常動作モードと前記低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに導通状態になる副ＭＯＳトランジスタと、
を備えたことを特徴とするスタンバイ回路。
【請求項２】
電源と接地との間に直列に接続されるＰチャネルとＮチャネルの２つの主ＭＯＳトランジスタであって、共通に接続されるドレイン電極が電子回路への出力端子を構成し、それぞれゲート電極に印加される通常動作モードと低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに非導通状態になる２つの主ＭＯＳトランジスタと、
ソース電極が前記Ｐチャネルの主ＭＯＳトランジスタのソース電極に接続され、ドレイン電極が前記Ｐチャネルの主ＭＯＳトランジスタのゲート電極に接続され、ゲート電極に印加される前記通常動作モードと前記低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに導通状態になるＰチャネルの副ＭＯＳトランジスタと、
ソース電極が前記Ｎチャネルの主ＭＯＳトランジスタのソース電極に接続され、ドレイン電極が前記Ｎチャネルの主ＭＯＳトランジスタのゲート電極に接続され、ゲート電極に印加される前記通常動作モードと前記低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに導通状態になるＮチャネルの副ＭＯＳトランジスタと、
ソース電極が前記出力端子に接続され、ドレイン電極が前記Ｎチャネルの主ＭＯＳトランジスタおよび前記Ｎチャネルの副ＭＯＳトランジスタのソース電極に接続され、ゲート電極に印加される前記通常動作モードと前記低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに導通状態になるＮチャネルの補助ＭＯＳトランジスタと、
を備えたことを特徴とするスタンバイ回路。
【請求項３】
前記主ＭＯＳトランジスタが、
複数の分割ゲート電極パターンと、前記分割ゲート電極パターン毎に配置される分割ソース電極パターンおよび分割ドレイン電極パターンとで構成され、
前記副ＭＯＳトランジスタが、
前記主ＭＯＳトランジスタと同じ数の分割ゲート電極パターンと、前記分割ゲート電極パターン毎に配置される分割ソース電極パターンおよび分割ドレイン電極パターンとで構成され、
前記主ＭＯＳトランジスタの分割ソース電極パターンと前記副ＭＯＳトランジスタの分割ソース電極パターンとの対応するパターン同士が接続パターンによって接続され、
前記主ＭＯＳトランジスタの分割ゲート電極パターンと前記副ＭＯＳトランジスタの分割ドレイン電極パターンとの対応するパターン同士が接続パターンによって接続され、
前記主ＭＯＳトランジスタの分割ゲート電極パターンが接続され、前記主ＭＯＳトランジスタのゲート電極と前記副ＭＯＳトランジスタのドレイン電極とを兼ねる第１出力電極パターンと、
前記主ＭＯＳトランジスタの分割ドレイン電極パターンが接続され、前記主ＭＯＳトランジスタの分割ドレイン電極となる第２出力電極パターンと、
前記副ＭＯＳトランジスタの分割ソース電極パターンが接続され、前記主ＭＯＳトランジスタのソース電極と前記副ＭＯＳトランジスタのソース電極とを兼ねる第３出力電極パターンと、
前記副ＭＯＳトランジスタの分割ゲート電極パターンが接続され、前記副ＭＯＳトランジスタのゲート電極となる第４出力電極パターンと、
を備えたことを特徴とする請求項１または２に記載のスタンバイ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電子回路の動作モードを通常動作モードから低電力消費モード（スタンバイモード）に移行させるスタンバイ回路に関するものである。
【０００２】
【従来の技術】
アンプなどの電子回路では、待機時などで電力消費を低減するためにスタンバイ回路を備えている。以下に図６〜図９を参照して従来のスタンバイ回路についてその概要を説明する。なお、図６は、従来のスタンバイ回路の構成例を示す回路図である（その１）。図７は、図６に示すスタンバイ回路の動作を説明するタイムチャートである。図８は、従来のスタンバイ回路の構成例を示す回路図である（その２）。図９は、図８に示すスタンバイ回路の動作を説明するタイムチャートである。
【０００３】
図６に示すスタンバイ回路は、バイアス回路２と、入力端子１を介して外部からゲート電極に入力されるスタンバイコントロール信号Ｃｎｔ１に従ってバイアス回路２をオン・オフ制御するＰＭＯＳトランジスタＱ１と、バイアス回路２からバイアス電流の供給を受ける駆動回路３と、駆動回路３から駆動電圧がゲート電極に印加され、電子回路５への電源供給をオン・オフ制御するＰＭＯＳトランジスタＱ１１とを備えている。
【０００４】
バイアス回路２は、ＰＭＯＳトランジスタＱ３，Ｑ４と、ＮＭＯＳトランジスタＱ５〜Ｑ８と、抵抗素子Ｒ１，Ｒ２とを備えている。すなわち、ＰＭＯＳトランジスタＱ１のソース電極は、抵抗素子Ｒ１を介してカレントミラー回路を構成するＰＭＯＳトランジスタＱ３，Ｑ４のソース電極および電源Ｖｃｃに接続されている。
【０００５】
また、ＰＭＯＳトランジスタＱ１のドレイン電極は、カレントミラー回路を構成するＮＭＯＳトランジスタＱ５，Ｑ６におけるダイオード接続のＮＭＯＳトランジスタＱ５のドレイン電極に接続されている。ＮＭＯＳトランジスタＱ５のソース電極は、ダイオード接続のＮＭＯＳトランジスタＱ７を介して接地（グランド）に接続されている。ＮＭＯＳトランジスタＱ６のソース電極は、抵抗素子Ｒ２を介して接地（グランド）に接続されている。
【０００６】
カレントミラー回路を構成するＰＭＯＳトランジスタＱ３，Ｑ４におけるダイオード接続のＰＭＯＳトランジスタＱ３のドレイン電極は、ＮＭＯＳトランジスタＱ６のドレイン電極に接続されるとともに、駆動回路３に接続されている。また、ＰＭＯＳトランジスタＱ４のドレイン電極は、ダイオード接続のＮＭＯＳトランジスタＱ８を介して接地（グランド）に接続されるとともに、駆動回路３に接続されている。
【０００７】
駆動回路３は、電源Ｖｃｃと接地（グランド）間に設けられ、バイアス回路２から供給されるバイアス電流に基づきＰＭＯＳトランジスタＱ１１を駆動する駆動電圧を発生するようになっている。
【０００８】
ＰＭＯＳトランジスタＱ１１のソース電極は、電源Ｖｃｃに接続され、ドレイン電極は、出力端子４を構成している。出力端子４と接地（グランド）間に電子回路５が設けられている。
【０００９】
次に、図７を参照して、以上のように構成される従来のスタンバイ回路の動作を説明する。図７（１）に示すように、外部から入力されるスタンバイコントロール信号Ｃｎｔ１は、通常動作モードを示す低レベル（以下「Ｌレベル」という）と、低電力消費モードを示す高レベル（以下「Ｈレベル」という）との２値のレベル信号である。図７（１）では、スタンバイコントロール信号Ｃｎｔ１は、時刻ｔ０までは、Ｌレベルで、時刻ｔ０にてＨレベルになるとしている。
【００１０】
スタンバイコントロール信号Ｃｎｔ１がＬレベルである場合は、ＰＭＯＳトランジスタＱ１が導通状態となるので、バイアス回路２が動作を行い、駆動回路３に対して規定のバイアス電流を供給する。駆動回路３は、出力をＬレベルにしてＰＭＯＳトランジスタＱ１１をオン駆動し、導通状態にする。図７（２）に示すように、電源Ｖｃｃから回路電流Ｉｃｃが流れ（ＩｃｃＯＮ）、ＰＭＯＳトランジスタＱ１１には、ソース電流Ｉｓが流れ（ＩｓＯＮ）、電子回路５に電源供給が行われる。
【００１１】
次に、低電力消費モードに移行するために、時刻ｔ０にてスタンバイコントロール信号Ｃｎｔ１がＨレベルになると、ＰＭＯＳトランジスタＱ１が非導通状態となるので、バイアス回路２が動作停止状態になり、駆動回路３へのバイアス供給が遮断される。その結果、駆動回路３を出力をＨレベルにしてＰＭＯＳトランジスタＱ１１をオフ駆動し、非導通状態にする。これによって、電子回路５への電源供給が遮断される。
【００１２】
このとき、ＰＭＯＳトランジスタＱ１１では、ゲート・ソース間に導通状態を維持できる程度のマイナス（−）電荷が残存しているので、時刻ｔ０にて直ぐには非導通状態に遷移するのではなく、残存電荷が自然放電して導通状態を維持できない程度まで減少した後に非導通状態になる。図７（２）に示すように、時刻ｔ０から残存電荷が自然放電して減少し非導通状態になる時刻ｔ２を経過した後に、ＰＭＯＳトランジスタＱ１１では、ソース電流Ｉｓが流れなくなり（ＩｓＯＦＦ）、電源Ｖｃｃから回路電流Ｉｃｃが流れなくなる（ＩｃｃＯＦＦ）。これによって、電子回路５は、低電力消費状態となる。
【００１３】
次に、図８に示すスタンバイ回路は、電源スイッチとしてのＰＭＯＳトランジスタＱ１０と、駆動回路８１と、駆動回路８１から駆動電圧がゲート電極に印加され、電子回路５への電源供給をオン・オフ制御するＰＭＯＳトランジスタＱ１１とを備えている。
【００１４】
ＰＭＯＳトランジスタＱ１０は、外部からスタンバイコントロール信号Ｃｎｔ１が入力端子１を介してゲート電極に入力され、ソース電極が電源Ｖｃｃに接続され、ドレイン電極が駆動回路８１の電源端とＭＯＳトランジスタＱ１１のソース電極とに接続されている。
【００１５】
次に、図９を参照して、以上のように構成される従来のスタンバイ回路の動作を説明する。図９（１）は、図７（１）と同様に、外部から入力されるスタンバイコントロール信号Ｃｎｔ１を示し、時刻ｔ０までは、Ｌレベルで、時刻ｔ０にてＨレベルになるとしている。
【００１６】
スタンバイコントロール信号Ｃｎｔ１がＬレベルである場合は、ＰＭＯＳトランジスタＱ１０が導通状態となるので、駆動回路８１は、電源Ｖｃｃが供給され、出力をＬレベルにしてＰＭＯＳトランジスタＱ１１をオン駆動し、導通状態にする。図９（２）に示すように、電源ＶｃｃからＰＭＯＳトランジスタＱ１０に向かって回路電流Ｉｃｃ０が流れ（Ｉｃｃ０ＯＮ）、ＰＭＯＳトランジスタＱ１０から駆動回路８１やＰＭＯＳトランジスタＱ１１に向かって回路電流Ｉｃｃが流れる（ＩｃｃＯＮ）。ＰＭＯＳトランジスタＱ１１には、ソース電流Ｉｓが流れ（ＩｓＯＮ）、電子回路５に電源供給が行われる。
【００１７】
次に、低電力消費モードに移行するために、時刻ｔ０にてスタンバイコントロール信号Ｃｎｔ１がＨレベルになると、ＰＭＯＳトランジスタＱ１０が非導通状態となるので、駆動回路８１は、電源供給が遮断され、動作停止状態になる。その結果、駆動回路８１は出力をＨレベルにしてＰＭＯＳトランジスタＱ１１をオフ駆動し、非導通状態にする。これによって、電子回路５への電源供給が遮断される。
【００１８】
このとき、ＰＭＯＳトランジスタＱ１０が非導通状態になると、電源ＶｃｃからＰＭＯＳトランジスタＱ１０に向かう回路電流Ｉｃｃ０は直ぐに流れなくなるが（Ｉｃｃ０ＯＦＦ）、ＰＭＯＳトランジスタＱ１１では、ゲート・ソース間に導通状態を維持できる程度のマイナス（−）電荷が残存しているので、時刻ｔ０にて直ぐには非導通状態に遷移するのではなく、残存電荷が自然放電して導通状態を維持できない程度まで減少した後に非導通状態になる。図９（２）に示すように、時刻ｔ０から残存電荷が自然放電して減少し非導通状態になる時刻ｔ２を経過した後に、ＰＭＯＳトランジスタＱ１１では、ソース電流Ｉｓが流れなくなり（ＩｓＯＦＦ）、ＰＭＯＳトランジスタＱ１０からの回路電流Ｉｃｃが流れなくなる（ＩｃｃＯＦＦ）。これによって、電子回路５は、低電力消費状態となる。
【００１９】
【発明が解決しようとする課題】
上記のように、従来のスタンバイ回路では、電子回路への電源供給をオン・オフ制御するトランジスタでは、ゲート・ソース間に電荷が残存しているので、低電力消費モードへの切り替えが行われても直ちに電子回路への電源供給を断つことができず、残存電荷が自然放電してある閾値以下に低下するまで待つ必要があるという問題がある。
【００２０】
また、図８に示したスタンバイ回路では、電源スイッチであるＰＭＯＳトランジスタＱ１０は、通常動作時に支障が生じないような大きなトランジスタを用いる必要があるので、ＰＭＯＳトランジスタＱ１０の駆動回路もＰＭＯＳトランジスタＱ１０を十分にオン・オフ駆動できる能力が要求される。したがって、図８に示したスタンバイ回路では、電源スイッチとその駆動回路が占めるレイアウト面積が巨大なものになるという問題がある。
【００２１】
この発明は、上記に鑑みてなされたもので、低電力消費モードへの切り替えが行われたときに低電力消費状態への迅速な移行を可能にし、かつ必要なレイアウト面積を小さくすることができるスタンバイ回路を得ることを目的とする。
【００２２】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかるスタンバイ回路は、電子回路への電源供給路を、通常動作モードでは導通状態に制御し、低電力消費モードでは遮断状態に制御するＰチャネルまたはＮチャネルの主ＭＯＳトランジスタと、前記主ＭＯＳトランジスタと同極性のＰチャネルまたはＮチャネルの副ＭＯＳトランジスタであってソース電極が前記主ＭＯＳトランジスタのソース電極に接続され、ドレイン電極が前記主ＭＯＳトランジスタのゲート電極に接続され、ゲート電極に印加される前記通常動作モードと前記低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに導通状態になる副ＭＯＳトランジスタとを備えたことを特徴とする。
【００２３】
この発明によれば、通常動作モードと前記低電力消費モードとを指示するコントロール信号が低電力消費モードを指示すると、主ＭＯＳトランジスタが非導通状態になり、電子回路への電源供給路を遮断状態に制御する。このとき、主ＭＯＳトランジスタのゲート・ソース間には導通状態を維持させるだけの電荷が蓄積されているが、主ＭＯＳトランジスタのゲート・ソース間に配置される副ＭＯＳトランジスタが低電力消費モードを指示するコントロール信号によってオン動作し、主ＭＯＳトランジスタのゲート・ソース間に蓄積された電荷の放電路を形成するので、主ＭＯＳトランジスタのゲート・ソース間の蓄積電荷は、自然放電よりも早く導通状態を維持できる閾値以下に減少する。
【００２４】
つぎの発明にかかるスタンバイ回路は、電源と接地との間に直列に接続されるＰチャネルとＮチャネルの２つの主ＭＯＳトランジスタであって、共通に接続されるドレイン電極が電子回路への出力端子を構成し、それぞれゲート電極に印加される通常動作モードと低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに非導通状態になる２つの主ＭＯＳトランジスタと、ソース電極が前記Ｐチャネルの主ＭＯＳトランジスタのソース電極に接続され、ドレイン電極が前記Ｐチャネルの主ＭＯＳトランジスタのゲート電極に接続され、ゲート電極に印加される前記通常動作モードと前記低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに導通状態になるＰチャネルの副ＭＯＳトランジスタと、ソース電極が前記Ｎチャネルの主ＭＯＳトランジスタのソース電極に接続され、ドレイン電極が前記Ｎチャネルの主ＭＯＳトランジスタのゲート電極に接続され、ゲート電極に印加される前記通常動作モードと前記低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに導通状態になるＮチャネルの副ＭＯＳトランジスタと、ソース電極が前記出力端子に接続され、ドレイン電極が前記Ｎチャネルの主ＭＯＳトランジスタおよび前記Ｎチャネルの副ＭＯＳトランジスタのソース電極に接続され、ゲート電極に印加される前記通常動作モードと前記低電力消費モードとを指示するコントロール信号が、前記低電力消費モードを指示するときに導通状態になるＮチャネルの補助ＭＯＳトランジスタとを備えたことを特徴とする。
【００２５】
この発明によれば、電源と接地との間に直列に接続されるＰチャネルとＮチャネルの２つの主ＭＯＳトランジスタは、通常動作モードと低電力消費モードとを指示するコントロール信号が低電力消費モードを指示すると、非導通状態になり、出力端子である共通に接続されるドレイン電極から電子回路への電源供給を遮断状態に制御する。このとき、主ＭＯＳトランジスタのゲート・ソース間には導通状態を維持させるだけの電荷が蓄積されているが、主ＭＯＳトランジスタのゲート・ソース間に配置される副ＭＯＳトランジスタが低電力消費モードを指示するコントロール信号によってオン動作し、主ＭＯＳトランジスタのゲート・ソース間に蓄積された電荷の放電路を形成するので、主ＭＯＳトランジスタのゲート・ソース間の蓄積電荷は、自然放電よりも早く導通状態を維持できる閾値以下に減少する。そして、出力端子とＮチャネルの主ＭＯＳトランジスタおよびＮチャネルの副ＭＯＳトランジスタのソース電極、つまり接地との間に配置されるＮチャネルの補助ＭＯＳトランジスタが低電力消費モードを指示するコントロール信号によってオン動作するので、主ＭＯＳトランジスタのドレイン電極に蓄積される電荷が補助ＭＯＳトランジスタを介して放電する。
【００２６】
つぎの発明にかかるスタンバイ回路は、上記の発明において、前記主ＭＯＳトランジスタが、複数の分割ゲート電極パターンと、前記分割ゲート電極パターン毎に配置される分割ソース電極パターンおよび分割ドレイン電極パターンとで構成され、前記副ＭＯＳトランジスタが、前記主ＭＯＳトランジスタと同じ数の分割ゲート電極パターンと、前記分割ゲート電極パターン毎に配置される分割ソース電極パターンおよび分割ドレイン電極パターンとで構成され、前記主ＭＯＳトランジスタの分割ソース電極パターンと前記副ＭＯＳトランジスタの分割ソース電極パターンとの対応するパターン同士が接続パターンによって接続され、前記主ＭＯＳトランジスタの分割ゲート電極パターンと前記副ＭＯＳトランジスタの分割ドレイン電極パターンとの対応するパターン同士が接続パターンによって接続され、前記主ＭＯＳトランジスタの分割ゲート電極パターンが接続され、前記主ＭＯＳトランジスタのゲート電極と前記副ＭＯＳトランジスタのドレイン電極とを兼ねる第１出力電極パターンと、前記主ＭＯＳトランジスタの分割ドレイン電極パターンが接続され、前記主ＭＯＳトランジスタの分割ドレイン電極となる第２出力電極パターンと、前記副ＭＯＳトランジスタの分割ソース電極パターンが接続され、前記主ＭＯＳトランジスタのソース電極と前記副ＭＯＳトランジスタのソース電極とを兼ねる第３出力電極パターンと、前記副ＭＯＳトランジスタの分割ゲート電極パターンが接続され、前記副ＭＯＳトランジスタのゲート電極となる第４出力電極パターンとを備えたことを特徴とする。
【００２７】
この発明によれば、上記の発明において、主ＭＯＳトランジスタと副ＭＯＳトランジスタとの各電極を、それぞれ複数の分割電極パターンで構成し、かつそれらが並列に配置し、主ＭＯＳトランジスタの分割ソース電極パターンと副ＭＯＳトランジスタの分割ソース電極パターンとの対応するパターン同士を接続パターンによって接続し、主ＭＯＳトランジスタの分割ゲート電極パターンと副ＭＯＳトランジスタの分割ドレイン電極パターンとの対応するパターン同士が接続パターンによって接続するレイアウト構成としたので、主ＭＯＳトランジスタのゲート・ソース間に蓄積される電荷の放電が効率よく行われる。
【００２８】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるスタンバイ回路の好適な実施の形態を詳細に説明する。
【００２９】
実施の形態１．
図１は、この発明の実施の形態１であるスタンバイ回路の構成を示す回路図である。この実施の形態１では、電子回路への電源供給をオン・オフ制御する主ＭＯＳトランジスタがＰＭＯＳトランジスタである場合の構成例が示されている。したがって、実施の形態１では、説明の便宜から従来例（図６）を利用することとし、図１では、従来例（図６）で示した構成と同一ないしは同等である構成には、同一の符号が付されている。
【００３０】
図１に示すように、実施の形態１によるスタンバイ回路では、従来例（図６）で示した構成において、この発明における主ＭＯＳトランジスタであるＰＭＯＳトランジスタＱ１１のソース電極とゲート電極との間に副ＭＯＳトランジスタであるＰＭＯＳトランジスタＱ１２が配置されている。それに伴い、ＰＭＯＳトランジスタＱ１２のゲート電極と入力端子１との間にインバータ２１が設けられている。
【００３１】
すなわち、ＰＭＯＳトランジスタＱ１２のソース電極は、ＰＭＯＳトランジスタＱ１１のソース電極に接続され、ドレイン電極は、ＰＭＯＳトランジスタＱ１１のゲート電極に接続されている。
【００３２】
インバータ２１は、入力端子１に印加されるスタンバイコントロール信号Ｃｎｔ１を反転したスタンバイコントロール信号Ｃｎｔ２を発生し、それをＰＭＯＳトランジスタＱ１２のゲート電極に印加するようになっている。
【００３３】
次に、図１と図２を参照して、以上のように構成される実施の形態１によるスタンバイ回路の動作を説明する。なお、図２は、図１に示すスタンバイ回路の動作を説明するタイムチャートである。
【００３４】
図２（１）は、図７（１）と同様に、外部から入力されるスタンバイコントロール信号Ｃｎｔ１を示し、時刻ｔ０までは、通常動作モードを示すＬレベルで、時刻ｔ０にて低電力消費モードを示すＨレベルになるとしている。
【００３５】
スタンバイコントロール信号Ｃｎｔ１がＬレベルである場合は、ＰＭＯＳトランジスタＱ１が導通状態となるので、バイアス回路２が動作を行い、駆動回路３に対して規定のバイアス電流を供給する。駆動回路３は、出力をＬレベルにしてＰＭＯＳトランジスタＱ１１をオン駆動し、導通状態にする。図２（３）に示すように、電源Ｖｃｃから回路電流Ｉｃｃが流れ（ＩｃｃＯＮ）、ＰＭＯＳトランジスタＱ１１には、ソース電流Ｉｓが流れ（ＩｓＯＮ）、電子回路５に電源供給が行われる。このとき、インバータ２１は、Ｈレベルのスタンバイコントロール信号Ｃｎｔ２を出力するので、ＰＭＯＳトランジスタＱ１２はオン動作せず、非導通状態にあり、上記の通常動作モードの制御に悪影響を与えることはない。
【００３６】
次に、低電力消費モードに移行するために、時刻ｔ０にてスタンバイコントロール信号Ｃｎｔ１がＨレベルになると、ＰＭＯＳトランジスタＱ１が非導通状態となるので、バイアス回路２が動作停止状態になり、駆動回路３へのバイアス供給が遮断される。その結果、駆動回路３を出力をＨレベルにしてＰＭＯＳトランジスタＱ１１をオフ駆動し、非導通状態にする。これによって、電子回路５への電源供給が遮断される。
【００３７】
このとき、時刻ｔ０にてスタンバイコントロール信号Ｃｎｔ１がＨレベルになると、インバータ２１は、Ｌレベルのスタンバイコントロール信号Ｃｎｔ２を出力するので（図２（２））、ＰＭＯＳトランジスタＱ１２はオン動作し、導通状態になり、ＰＭＯＳトランジスタＱ１１のゲート電極とソース電極との間を直接接続する。
【００３８】
したがって、ＰＭＯＳトランジスタＱ１１では、ゲート・ソース間に導通状態を維持できる程度のマイナス（−）電荷が残存しているが、ＰＭＯＳトランジスタＱ１２が時刻ｔ０にて導通状態になることによって、残存するマイナス（−）電荷がＰＭＯＳトランジスタＱ１２を介してゲート電極からソース電極に向かって放電を始める。
【００３９】
その結果、図２（３）に示すように、時刻ｔ０から残存電荷が自然放電して減少し非導通状態になる時刻ｔ２（図７（２））よりも遙かに短い時刻ｔ１を経過する間に、残存電荷が強制的に放電して導通状態を維持できない程度まで減少するので、時刻ｔ１にてＰＭＯＳトランジスタＱ１１には、ソース電流Ｉｓが流れなくなり（ＩｓＯＦＦ）、電源Ｖｃｃから回路電流Ｉｃｃが流れなくなる（ＩｃｃＯＦＦ）。すなわち、電子回路５は、時刻ｔ２（図７（２））よりも遙かに短い時刻ｔ１にて、低電力消費状態になる。
【００４０】
このように、実施の形態１によれば、電子回路への電源供給をオン・オフ制御する主ＰＭＯＳトランジスタのゲート・ソース間に放電用の副ＰＭＯＳトランジスタを設け、低電力消費モードが開始すると副ＰＭＯＳトランジスタを導通状態にし、主ＰＭＯＳトランジスタのゲート・ソース間に残存するマイナス（−）電荷を強制的に引き抜くようにしたので、自然放電を待つよりも早く低電力消費状態に移行することができる。
【００４１】
実施の形態２．
図３は、この発明の実施の形態２であるスタンバイ回路の構成を示す回路図である。なお、図３では、実施の形態１（図１）に示した構成と同一ないしは同等である構成には、同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００４２】
この実施の形態２では、電子回路への電源供給をオン・オフ制御する主ＭＯＳトランジスタがＮＭＯＳトランジスタである場合の構成例が示されている。すなわち、図３に示すように、実施の形態２によるスタンバイ回路では、実施の形態１（図１）に示した構成において、この発明における主ＭＯＳトランジスタであるＰＭＯＳトランジスタＱ１１に代えてＮＭＯＳトランジスタＱ２１が設けられ、また副ＭＯＳトランジスタであるＰＭＯＳトランジスタＱ１２に代えてＮＭＯＳトランジスタＱ２２が設けられている。それに伴い、駆動回路３に代えて、バイアス回路２からバイアス電流を受けてＨレベルの駆動電圧を出力する駆動回路３１が設けられている。
【００４３】
ＮＭＯＳトランジスタＱ２１のソース電極は、接地（グランド）に接続され、ドレイン電極は、出力端子３２を構成している。出力端子３２と電源Ｖｃｃとの間に電子回路３３が設けられている。
【００４４】
ＮＭＯＳトランジスタＱ２２のソース電極は、ＮＭＯＳトランジスタＱ２１のソース電極に接続され、ドレイン電極は、ＮＭＯＳトランジスタＱ２１のゲート電極に接続されている。
【００４５】
ＮＭＯＳトランジスタＱ２１のゲート電極は、ＮＭＯＳトランジスタＱ２２のドレイン電極と共に駆動回路３１の出力端に接続され、ＮＭＯＳトランジスタＱ２２のゲート電極は、入力端子１に接続されている。
【００４６】
この構成によれば、スタンバイコントロール信号Ｃｎｔ１がＬレベルである場合は、ＰＭＯＳトランジスタＱ１が導通状態となるので、バイアス回路２が動作を行い、駆動回路３１に対して規定のバイアス電流を供給する。駆動回路３１は、出力をＨレベルにしてＮＭＯＳトランジスタＱ２１をオン駆動し、導通状態にする。これによって電子回路３３に電源供給が行われる。このとき、スタンバイコントロール信号Ｃｎｔ１は、Ｌレベルであるので、ＮＭＯＳトランジスタＱ２２はオン動作せず、非導通状態にあり、上記の通常動作モードの制御に悪影響を与えることはない。
【００４７】
次に、低電力消費モードに移行するために、スタンバイコントロール信号Ｃｎｔ１がＨレベルになると、ＰＭＯＳトランジスタＱ１が非導通状態となるので、バイアス回路２が動作停止状態になり、駆動回路３１へのバイアス供給が遮断される。その結果、駆動回路３１を出力をＬレベルにしてＮＭＯＳトランジスタＱ２１をオフ駆動し、非導通状態にする。これによって、電子回路３３への電源供給が遮断される。
【００４８】
このとき、スタンバイコントロール信号Ｃｎｔ１がＨレベルになると、ＮＭＯＳトランジスタＱ２２が導通状態になり、ＮＭＯＳトランジスタＱ２１のゲート・ソース間を直接接続し、ＮＭＯＳトランジスタＱ２１のゲート・ソース間に残存するプラス（＋）電荷がＮＭＯＳトランジスタＱ２２を介して放電を始める。その結果、残存電荷が自然放電して減少し非導通状態になる時間よりも遙かに短い時間内に、残存電荷が強制的に放電して導通状態を維持できない程度まで減少し、ＮＭＯＳトランジスタＱ２１のソース電流Ｉｓが流れなくなる。すなわち、電子回路３３は、残存電荷が自然放電して減少し非導通状態になる時間よりも遙かに短い時間内に、低電力消費状態になる。
【００４９】
このように、実施の形態２によれば、電子回路への電源供給をオン・オフ制御する主ＮＭＯＳトランジスタのゲート・ソース間に放電用の副ＮＭＯＳトランジスタを設け、低電力消費モードが開始すると副ＮＭＯＳトランジスタを導通状態にし、主ＮＭＯＳトランジスタのゲート・ソース間に残存するプラス（＋）電荷を強制的に引き抜くようにしたので、実施の形態１と同様に、自然放電を待つよりも早く低電力消費状態に移行することができる。
【００５０】
実施の形態３．
図４は、この発明の実施の形態３であるスタンバイ回路の構成を示す回路図である。なお、図４では、実施の形態１（図１）と実施の形態２（図３）に示した構成と同一ないしは同等である構成には、同一の符号が付されている。
【００５１】
この実施の形態３では、電子回路への電源供給をオン・オフ制御する主ＭＯＳトランジスタがＮＭＯＳトランジスタとＰＭＯＳトランジスタの直列回路である場合の構成例が示されている。
【００５２】
図４において、電源Ｖｃｃと接地（グランド）との間には、主ＭＯＳトランジスタであるＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とが直列に接続されて配置されている。ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１の共通に接続されるドレイン電極が出力端子４２を構成している。出力端子４２と接地（グランド）との間に電子回路４３が設けられている。そして、ＰＭＯＳトランジスタＱ１１のソース電極とゲート電極との間にＰＭＯＳトランジスタＱ１２が配置され、ＮＭＯＳトランジスタＱ２１のソース電極とゲート電極との間にＮＭＯＳトランジスタＱ２２が配置されている。
【００５３】
ＰＭＯＳトランジスタＱ１２のソース電極は、ＰＭＯＳトランジスタＱ１１のソース電極に接続され、ドレイン電極は、ＰＭＯＳトランジスタＱ１１のゲート電極に接続されている。インバータ２１は、入力端子１に印加されるスタンバイコントロール信号Ｃｎｔ１を反転したスタンバイコントロール信号Ｃｎｔ２を発生し、それをＰＭＯＳトランジスタＱ１２のゲート電極に印加するようになっている。
【００５４】
ＮＭＯＳトランジスタＱ２２のソース電極は、ＮＭＯＳトランジスタＱ２１のソース電極に接続され、ドレイン電極は、ＮＭＯＳトランジスタＱ２１のゲート電極に接続されている。ＮＭＯＳトランジスタＱ２２のゲート電極は、入力端子１に接続されている。
【００５５】
駆動回路４１は、バイアス回路２からバイアス電流を受けて、Ｌレベルの駆動電圧をＰＭＯＳトランジスタＱ１１のゲート電極に出力し、Ｈレベルの駆動電圧をＮＭＯＳトランジスタＱ２１のゲート電極に出力するようになっている。
【００５６】
ここで、この実施の形態３では、この発明の補助ＭＯＳトランジスタであるＮＭＯＳトランジスタＱ３１が設けられている。ＮＭＯＳトランジスタＱ３１のソース電極は、出力端子４２に接続され、ドレイン電極は、ＮＭＯＳトランジスタＱ２１およびＮＭＯＳトランジスタＱ２２のソース電極、つまり接地（グランド）に接続され、ゲート電極は、入力端子１に接続されている。
【００５７】
以上の構成において、スタンバイコントロール信号Ｃｎｔ１がＨレベルとなり、低電力消費モードに移行すると、ＰＭＯＳトランジスタＱ１１のゲート・ソース間に蓄積されるマイナス（−）の残留電荷がＰＭＯＳトランジスタＱ１２を介して放電する。また、ＮＭＯＳトランジスタＱ２１のゲート・ソース間に蓄積されるプラス（＋）の残留電荷がＮＭＯＳトランジスタＱ２２を介して放電する。
【００５８】
このとき、電源Ｖｃｃと接地（グランド）との間にＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とを直列に接続して配置した場合、共通に接続されるＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１のドレイン電極にプラス（＋）の電荷が残留し、ドレイン電極つまり出力端子４２が不安定な状態になる。
【００５９】
そこで、出力端子４２と接地（グランド）との間にＮＭＯＳトランジスタＱ３１を設け、スタンバイコントロール信号Ｃｎｔ１がＨレベルとなると、ＮＭＯＳトランジスタＱ３１がオン動作を行い、ドレイン電極のプラス（＋）の残留電荷をＮＭＯＳトランジスタＱ３１を介して接地（グランド）に放電させ、低電力消費モードでは、出力端子４２を接地（グランド）レベルに安定化させるようにしている。
【００６０】
実施の形態４．
図５は、この発明の実施の形態４であるスタンバイ回路のレイアウト構成を示す平面図である。図５において、主ＭＯＳトランジスタ５１は、実施の形態１〜３で示したＰＭＯＳトランジスタＱ１１またはＮＭＯＳトランジスタＱ２１のいずれか一方である。また、副ＭＯＳトランジスタ６１は、実施の形態１〜３で示したＰＭＯＳトランジスタＱ１２またはＮＭＯＳトランジスタＱ２２のいずれか一方である。
【００６１】
主ＭＯＳトランジスタ５１では、ゲート電極が複数本の分割ゲート電極パターン５２ａ，５２ｂ，５２ｃ，５２ｄで構成されている。分割ゲート電極パターン５２ａ，５２ｂ，５２ｃ，５２ｄの一端は、出力電極パターン５３に接続されている。そして、分割ゲート電極パターン５２ａ，５２ｂ，５２ｃ，５２ｄのそれぞれに対し、分割ソース電極パターン５４ａ，５４ｂ，５４ｃと、分割ドレイン電極パターン５５ａ，５５ｂとが配置され、分割ドレイン電極パターン５５ａ，５５ｂの一端は、出力電極パターン５６に接続されている。
【００６２】
副ＭＯＳトランジスタ６１では、ゲート電極が主ＭＯＳトランジスタ５１と同数の分割ゲート電極パターン６２ａ，６２ｂ，６２ｃ，６２ｄで構成されている。そして、分割ゲート電極パターン６２ａ，６２ｂ，６２ｃ，６２ｄの一端は、出力電極パターン６３に接続されている。分割ゲート電極パターン６２ａ，６２ｂ，６２ｃ，６２ｄのそれぞれに対し、分割ソース電極パターン６４ａ，６４ｂ，６４ｃと、分割ドレイン電極パターン６５ａ，６５ｂとが配置されている。
【００６３】
ここで、主ＭＯＳトランジスタ５１と副ＭＯＳトランジスタ６１は、並列に配置され、対応する電極パターンが接続パターンによって接続されている。
【００６４】
すなわち、主ＭＯＳトランジスタ５１の分割ソース電極パターン５４ａと、副ＭＯＳトランジスタ６１の分割ソース電極パターン６４ａとの対向する一端同士は、接続パターン７１ａによって接続されている。
【００６５】
主ＭＯＳトランジスタ５１の分割ソース電極パターン５４ｂと、副ＭＯＳトランジスタ６１の分割ソース電極パターン６４ｂとの対向する一端同士は、接続パターン７１ｂによって接続されている。
【００６６】
主ＭＯＳトランジスタ５１の分割ソース電極パターン５４ｃと、副ＭＯＳトランジスタ６１の分割ソース電極パターン６４ｃとの対向する一端同士は、接続パターン７１ｃによって接続されている。
【００６７】
そして、副ＭＯＳトランジスタ６１の分割ソース電極パターン６４ａ，６４ｂ，６４ｃの他端は、出力電極パターン７２に接続されている。つまり、出力電極パターン７２は、副ＭＯＳトランジスタ６１のソース電極であると同時に、主ＭＯＳトランジスタ５１のソース電極となっている。
【００６８】
さらに、主ＭＯＳトランジスタ５１の分割ゲート電極パターン５２ａ，５２ｂの他端は、接続パターン７３ａによって接続され、接続パターン７３ａは、接続パターン７４ａによって副ＭＯＳトランジスタ６１の分割ドレイン電極パターン６５ａの一端に接続されている。
【００６９】
主ＭＯＳトランジスタ５１の分割ゲート電極パターン５２ｃ，５２ｄの他端は、接続パターン７３ｂによって接続され、接続パターン７３ｂは、接続パターン７４ｂによって副ＭＯＳトランジスタ６１の分割ドレイン電極パターン６５ｂの一端に接続されている。
【００７０】
したがって、出力電極パターン５３は、主ＭＯＳトランジスタ５１のゲート電極であると同時に、副ＭＯＳトランジスタ６１のドレイン電極となっている。
【００７１】
このように、実施の形態４によれば、主ＭＯＳトランジスタと副ＭＯＳトランジスタとの各電極を、それぞれ複数の分割電極パターンで構成し、かつそれらを並列に配置し、主ＭＯＳトランジスタの分割ソース電極パターンと副ＭＯＳトランジスタの分割ソース電極パターンとの対応するパターン同士を接続パターンによって接続し、主ＭＯＳトランジスタの分割ゲート電極パターンと副ＭＯＳトランジスタの分割ドレイン電極パターンとの対応するパターン同士が接続パターンによって接続するレイアウト構成としたので、主ＭＯＳトランジスタのゲート・ソース間に蓄積される電荷の放電を効率良く行わせることができるようになる。
【００７２】
また、主ＭＯＳトランジスタおよび副ＭＯＳトランジスタの各電極をそれぞれ複数の分割電極で構成するようにしたが、必要なレイアウト面積は、それ程大きくはならず、比較的小さなレイアウト面積とすることができる。
【００７３】
【発明の効果】
以上説明したように、この発明によれば、通常動作モードと低電力消費モードとを指示するコントロール信号が低電力消費モードを指示すると、主ＭＯＳトランジスタが非導通状態になり、電子回路への電源供給路を遮断状態に制御する。このとき、主ＭＯＳトランジスタのゲート・ソース間には導通状態を維持させるだけの電荷が蓄積されているが、主ＭＯＳトランジスタのゲート・ソース間に配置される副ＭＯＳトランジスタが低電力消費モードを指示するコントロール信号によってオン動作し、主ＭＯＳトランジスタのゲート・ソース間に蓄積された電荷の放電路を形成するので、主ＭＯＳトランジスタのゲート・ソース間の蓄積電荷は、自然放電よりも早く導通状態を維持できる閾値以下に減少する。したがって、低電力消費モードへの切り替えが行われたときに低電力消費状態への迅速な移行が可能になる。
【００７４】
つぎの発明によれば、電源と接地との間に直列に接続されるＰチャネルとＮチャネルの２つの主ＭＯＳトランジスタは、通常動作モードと前記低電力消費モードとを指示するコントロール信号が低電力消費モードを指示すると、非導通状態になり、出力端子である共通に接続されるドレイン電極から電子回路への電源供給を遮断状態に制御する。このとき、主ＭＯＳトランジスタのゲート・ソース間には導通状態を維持させるだけの電荷が蓄積されているが、主ＭＯＳトランジスタのゲート・ソース間に配置される副ＭＯＳトランジスタが低電力消費モードを指示するコントロール信号によってオン動作し、主ＭＯＳトランジスタのゲート・ソース間に蓄積された電荷の放電路を形成するので、主ＭＯＳトランジスタのゲート・ソース間の蓄積電荷は、自然放電よりも早く導通状態を維持できる閾値以下に減少する。そして、出力端子とＮチャネルの主ＭＯＳトランジスタおよびＮチャネルの副ＭＯＳトランジスタのソース電極、つまり、接地との間に配置されるＮチャネルの補助ＭＯＳトランジスタが低電力消費モードを指示するコントロール信号によってオン動作するので、主ＭＯＳトランジスタのドレイン電極に蓄積される電荷が補助ＭＯＳトランジスタを介して放電する。したがって、電源と接地との間にＰチャネルとＮチャネルの２つの主ＭＯＳトランジスタを直列に接続して配置した場合においても、低電力消費モードへの切り替えが行われたときに低電力消費状態への迅速な移行が可能になる。このとき、出力端子を接地レベルに安定化させることができる。
【００７５】
つぎの発明によれば、上記の発明において、主ＭＯＳトランジスタと副ＭＯＳトランジスタとの各電極を、それぞれ複数の分割電極パターンで構成し、かつそれらを並列に配置し、主ＭＯＳトランジスタの分割ソース電極パターンと副ＭＯＳトランジスタの分割ソース電極パターンとの対応するパターン同士を接続パターンによって接続し、主ＭＯＳトランジスタの分割ゲート電極パターンと副ＭＯＳトランジスタの分割ドレイン電極パターンとの対応するパターン同士を接続パターンによって接続するレイアウト構成としたので、主ＭＯＳトランジスタのゲート・ソース間に蓄積される電荷の放電を効率よく行わせることができる。また、必要なレイアウト面積は、それ程大きくはならず、比較的小さなレイアウト面積とすることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるスタンバイ回路の構成を示す回路図である。
【図２】図１に示すスタンバイ回路の動作を説明するタイムチャートである。
【図３】この発明の実施の形態２であるスタンバイ回路の構成を示す回路図である。
【図４】この発明の実施の形態３であるスタンバイ回路の構成を示す回路図である。
【図５】この発明の実施の形態４であるスタンバイ回路のレイアウト構成を示す平面図である。
【図６】従来のスタンバイ回路の構成例を示す回路図である（その１）。
【図７】図６に示すスタンバイ回路の動作を説明するタイムチャートである。
【図８】従来のスタンバイ回路の構成例を示す回路図である（その２）。
【図９】図８に示すスタンバイ回路の動作を説明するタイムチャートである。
【符号の説明】
１　入力端子、２　バイアス回路、３，３１，４１　駆動回路、４，３２，４２　出力端子、５，３３，４３　電子回路、２１　インバータ、Ｑ１１　主ＭＯＳトランジスタであるＰＭＯＳトランジスタ、Ｑ１２　副ＭＯＳトランジスタであるＰＭＯＳトランジスタ、Ｑ２１　主ＭＯＳトランジスタであるＮＭＯＳトランジスタ、Ｑ２２　副ＭＯＳトランジスタであるＮＭＯＳトランジスタ、Ｑ３１補助ＭＯＳトランジスタであるＮＭＯＳトランジスタ、Ｃｎｔ１　スタンバイコントロール信号、５１　主ＭＯＳトランジスタ、６１　副ＭＯＳトランジスタ、５２ａ〜５２ｄ，５２ａ〜５２ｄ　分割ゲート電極パターン、５４ａ〜５４ｃ，６４ａ〜６４ｃ　分割ソース電極パターン、５５ａ，５５ｂ，６５ａ，６５ｂ分割ドレイン電極パターン、５３，５６，６３，７３　出力電極パターン、７１ａ〜７１ｃ，７３ａ，７３ｂ，７４ａ，７４ｂ　接続パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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