(57)【要約】　　　（修正有）【課題】不揮発性半導体記憶装置からデータを高速に読み出すために、差動センスアンプに必要なリファレンス電位を高精度且つ安定に発生させる。【解決手段】各ビット線（Ｂ０、Ｂ３）にドレインとゲートが接続され、フローティングゲート構造を有する第１ＭＯＳＦＥＴ（ＴＡ０、ＴＡ３）と、ダミーワード線（ＤＷ０、ＤＷ１）にゲートが接続され、第１ＭＯＳＦＥＴに直列に接続され、フローティングゲート構造を有する第２ＭＯＳＦＥＴ（ＴＢ０、ＴＢ３）とでダミーセルを構成し、これにより、メモリセルＭＣ０のビット線Ｂ０の電位に対するリファレンス電位となるビット線Ｂ３の電位を発生させる。【選択図】　図２Ａ
2004055763.tif 000002
【特許請求の範囲】
【請求項１】
対応する第１ビット線、第１ソース線および第１ワード線に結合された不揮発性メモリセルと、対応する第２ビット線、第２ソース線および第２ワード線に結合されたダミーセルと、前記第１および第２ビット線がそれぞれ選択的に接続される差動型センスアンプとを備え、
前記ダミーセルは直列接続された第１および第２ＭＯＳ型ＦＥＴからなり、
前記第１ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が前記第２ビット線に接続され、前記第２ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が前記第２ソース線に接続され、
前記第１ＭＯＳ型ＦＥＴのゲート電極が前記第２ビット線または第２ソース線に接続され、前記第２ＭＯＳ型ＦＥＴのゲート電極が前記第２ワード線に接続されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
対応する第１ビット線、第１ソース線および第１ワード線に結合された不揮発性メモリセルと、対応する第２ビット線、第２ソース線および第２ワード線に結合されたダミーセルと、前記第１および第２ビット線がそれぞれ選択的に接続される差動型センスアンプとを備え、
前記ダミーセルは直列接続された第１および第２ＭＯＳ型ＦＥＴからなり、
前記第１ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が前記第２ビット線に接続され、前記第２ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が前記第２ソース線に接続され、
前記第２ＭＯＳ型ＦＥＴのゲート電極が前記第２ビット線または第２ソース線に接続され、前記第１ＭＯＳ型ＦＥＴのゲート電極が前記第２ワード線に接続されたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
対応する第１ビット線、第１ソース線および第１ワード線に結合された不揮発性メモリセルと、対応する第２ビット線、第２ソース線および第２ワード線に結合されたダミーセルと、前記第１および第２ビット線がそれぞれ選択的に接続される差動型センスアンプとを備え、
前記ダミーセルは直列接続された第１および第２ＭＯＳ型ＦＥＴからなり、
前記第１ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が前記第２ビット線に接続され、前記第２ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が前記第２ソース線に接続され、
前記第１ＭＯＳ型ＦＥＴのゲート電極が前記第１ＭＯＳ型ＦＥＴと第２ＭＯＳ型ＦＥＴとを接続する拡散層に接続され、前記第２ＭＯＳ型ＦＥＴのゲート電極が前記第２ワード線に接続されたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
対応する第１ビット線、第１ソース線および第１ワード線に結合された不揮発性メモリセルと、対応する第２ビット線、第２ソース線および第２ワード線に結合されたダミーセルと、前記第１および第２ビット線がそれぞれ選択的に接続される差動型センスアンプとを備え、
前記ダミーセルは直列接続された第１および第２ＭＯＳ型ＦＥＴからなり、
前記第１ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が前記第２ビット線に接続され、前記第２ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が前記第２ソース線に接続され、
前記第２ＭＯＳ型ＦＥＴのゲート電極が前記第１ＭＯＳ型ＦＥＴと第２ＭＯＳ型ＦＥＴとを接続する拡散層に接続され、前記第１ＭＯＳ型ＦＥＴのゲート電極が前記第２ワード線に接続されたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記不揮発性メモリセルは、
半導体基板上に該半導体基板側から順に積層形成されたゲート絶縁膜、浮遊ゲート電極、容量絶縁膜および制御ゲート電極からなる積層ゲート電極と、
前記積層ゲート電極の両側の前記半導体基板表面に形成されたソース拡散層およびドレイン拡散層とから形成されることを特徴とする請求項１から４のいずれか一項記載の不揮発性半導体記憶装置。
【請求項６】
前記不揮発性メモリセルは、
半導体基板上に該半導体基板側から順に積層形成された第１ゲート絶縁膜、浮遊ゲート電極、容量絶縁膜および制御ゲート電極からなる積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板表面に形成されたソース拡散層およびドレイン拡散層とから形成された第１半導体素子と、
半導体基板上に該半導体基板側から順に形成された第２ゲート絶縁膜およびゲート電極と、前記ゲート電極の両側の前記半導体基板表面に形成されたソース拡散層およびドレイン拡散層とから形成された第２半導体素子と
が直列接続された構成からなることを特徴とする請求項１から４のいずれか一項記載の不揮発性半導体記憶装置。
【請求項７】
前記第１および第２ＭＯＳ型ＦＥＴのゲート電極は、前記浮遊ゲート電極と同一の膜から形成されることを特徴とする請求項５または６記載の不揮発性半導体記憶装置。
【請求項８】
請求項１から４のいずれか一項記載の不揮発性半導体記憶装置を駆動する方法であって、
前記第１および第２ソース線を所定の電圧にした状態で前記第１および第２ビット線の電位を第１電位にプリチャージした後、前記第１ワード線に所定の電圧を印加して前記第１ビット線の電位を前記第１電位から変動させるとともに、前記第２ワード線に所定の電圧を印加して前記第２ビット線の電位を前記第１電位から変動させ、
前記第１電位から変動した後の、前記第１ビット線の電位と前記第２ビット線の電位との電位差を前記差動型センスアンプによって増幅して、前記不揮発性メモリセルに記憶された情報を読み出すことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項９】
請求項６記載の不揮発性半導体記憶装置を駆動する方法であって、
前記第１半導体素子の制御ゲート電極に第１電圧を印加するとともに、前記第１半導体素子が形成された前記半導体基板またはウエル領域に第２電圧を印加して、前記第１半導体素子の浮遊ゲート電極に蓄積された電荷を引き抜いて前記第１半導体素子に記憶されている情報を消去する際に、前記第２半導体素子のゲート電極に第３電圧を印加するとともに、前記第２ワード線に接続された前記第１または第２ＭＯＳ型ＦＥＴのゲート電極に、前記第２電圧と同じ電圧かまたは前記第１電圧と前記第２電圧との間の電圧である第４電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項１０】
請求項６記載の不揮発性半導体記憶装置を駆動する方法であって、
前記第１半導体素子の制御ゲート電極に第１電圧を印加し、前記第１半導体素子が形成された前記半導体基板またはウエル領域に第２電圧を印加するとともに、前記第１半導体素子のソース線に第３電圧を印加して、前記第１半導体素子の浮遊ゲート電極に電荷を注入して前記第１半導体素子に情報を書き込む際に、前記第２ワード線に接続された前記第１または第２ＭＯＳ型ＦＥＴのゲート電極に、前記第２電圧と同じ電圧かまたは前記第１電圧と前記第２電圧との間の電圧である第４電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項１１】
非選択の不揮発性メモリセルにおける第１半導体素子の制御ゲート電極に前記第４電圧を印加し、前記非選択の不揮発性メモリセルにおけるソース線に第５電圧を印加して、前記非選択の不揮発性メモリセルの浮遊ゲートに電荷が注入されないようにすることを特徴とする請求項１０記載の不揮発性半導体記憶装置の駆動方法。
【請求項１２】
半導体基板上の不揮発性メモリセル領域内およびＭＯＳ型ＦＥＴ領域内の所定領域に素子分離領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１導電膜を成長する工程と、
前記不揮発性メモリセル領域内の素子分離領域の一部と前記ＭＯＳ型ＦＥＴ領域内の素子分離領域において前記第１導電膜をエッチング除去する工程と、
前記第１導電膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に第２導電膜を成長させる工程と、
前記不揮発性メモリセル領域内の所定領域において前記第２導電膜と容量絶縁膜と第１導電膜とをエッチング除去して、前記不揮発性メモリセルのゲート電極とワード線を形成する工程と、
前記ＭＯＳ型ＦＥＴ領域内の前記第１および第２導電膜が積層された所定領域において前記第２導電膜をエッチング除去して、前記第１導電膜を露出させる工程と、
前記不揮発性メモリセルのソース及びドレイン拡散層を形成する工程と、
前記ＭＯＳ型ＦＥＴのソース及びドレイン拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記不揮発性メモリセルのドレイン拡散層に接続する第１コンタクト孔と、前記ＭＯＳ型ＦＥＴのソースまたはドレイン拡散層に接続する第２コンタクト孔と、前記ＭＯＳ型ＦＥＴ領域内において露出された前記第１導電膜に接続する第３コンタクト孔とを形成する工程と、
前記第１、第２および第３コンタクト孔を電気的に接続する配線を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、その駆動方法および製造方法に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置は、例えば特開平１−２９６４９５号公報（従来例１）や特開平６−２６７２８６号公報（従来例２）に開示されているように、高速読出しが必要な大容量フラッシュメモリとして使用されている。
【０００３】
以下、上記従来例１の構成および動作について、図１２および図１３を参照しながら説明する。なお、従来例１の不揮発性半導体記憶装置におけるフラッシュメモリセルはスプリットゲート型であり、且つ、ソースバイアス印加で読み出しが行われるが、ここでは説明を簡単にするために、従来例１の構造とは異なり、フラッシュメモリセルをスタックゲート型とし、且つ、ドレインバイアス印加で読み出しを行う場合について説明する。この構造上の違いは、本発明の解決課題に関するものではない。
【０００４】
図１２は、従来例１相当の不揮発性半導体記憶装置の構成例を示す回路図である。図１２において、従来例１相当の不揮発性半導体記憶装置は、センスアンプ１、ロウデコーダ２、カラムデコーダ３、プリチャージ用ＭＯＳトランジスタ２４、２５、２６、２７、カラムゲートＭＯＳトランジスタ２８、２９、ブロックトランジスタＱ０、Ｑ１、Ｑ２、Ｑ３、ダミーセルＤＭ０、ＤＭ１、ＤＭ２、ＤＭ３を備える。ＭＣ０は読出し対象のメモリセルである。メモリセルアレイは４本のワード線Ｗ０、Ｗ１、Ｗ２、Ｗ３と４本のビット線Ｂ０、Ｂ１、Ｂ２、Ｂ３に接続されている。さらに、ブロックトランジスタＱ０〜Ｑ３のゲートにはそれぞれ配線ＢＬＴ０、ＢＬＴ１、ＢＬＴ２、ＢＬＴ３が接続され、ダミーセルＤＭ０、ＤＭ１にはダミーワード線ＤＷ０が、ダミーセルＤＭ２、ＤＭ３にはダミーワード線ＤＷ１が接続されている。
【０００５】
このように構成された不揮発性半導体記憶装置の読み出し手段によれば、メモリーセルＭＣ０を選択すると、ＢＬＴ０とＢＬＴ３の電位が高電位になり、Ｑ０とＱ３が導通して、２本のビット線Ｂ０とＢ３がセンスアンプ１に接続される。ビット線Ｂ０とＢ３を同じ電位、例えば１．０〜１．５Ｖ程度であるＶｂｉｔにプリチャージした後に、ダミーワード線ＤＷ１とワード線Ｗ０を高電位にする。これにより、メモリセルＭＣ０とダミーセルＤＭ３が選択される。
【０００６】
このとき、ビット線Ｂ３の電位は、ダミーセルＤＭ３を介して接地電位に流れる電流によってＶｂｉｔから０Ｖまで徐々に低下する。一方、ビット線Ｂ０の電位は、メモリセルＭＣ０が消去状態である場合、ＭＣ０を介して接地電位に流れる電流によってＶｂｉｔから０Ｖまで急速に低下し、メモリセルＭＣ０が書き込み状態である場合は、Ｖｂｉｔから僅かにしか変化しない。
【０００７】
図１３は、ビット線Ｂ０とビット線Ｂ３の電位の時間変化を示す図である。図１３において、ビット線Ｂ３の電位とビット線Ｂ０の電位との差が適当な大きさになる時点Ｔｓにおいて、センスアンプ１のφ１の電位を持ち上げるのとほぼ同時にＢＬＴ０とＢＬＴ３の電位を低電位にすることでＱ０とＱ３が非導通になり、その後にさらにセンスアンプ１のφ２を０Ｖにする。
【０００８】
この結果、センスアンプ１により、ビット線Ｂ３とビット線Ｂ０の電位差が電源電圧の振幅まで増幅されて、カラムゲートＭＯＳトランジスタ２８と２９を介して入出力線Ｉ／Ｏ、＊Ｉ／Ｏ（ここで、＊Ｉ／Ｏには、Ｉ／Ｏの反転信号が入出力される）に出力される。
【０００９】
また、図示しないが、従来例２の不揮発性半導体記憶装置では、複数個のメモリセルを直列接続構造にすることによってダミーセルが構成されており、ダミーセルの電流駆動能力はほぼ確実にメモリセルの半分以下にでき、従来例１の不揮発性半導体記憶装置よりもリファレンス電位を高精度に発生させることができる。
【００１０】
【発明が解決しようとする課題】
上記した従来例１のような差動型センスアンプのリファレンス電位（ビット線Ｂ３の電位）は、図１３に示すように、メモリセルＭＣ０のデータが読み出されるビット線Ｂ０の電位に対して、Ｖｂｉｔと０Ｖの中間程度の電位である必要がある。
【００１１】
しかしながら、図１４Ａに示すように、ダミーセルＤＭ３の電流駆動能力を、ビット線の容量、抵抗を十分駆動できるほど高く設定すると、読み出しが時点Ｔｓより遅くなると、ビット線Ｂ３の電位はダミーセルＤＭ３を介して流れる電流によって急速に０Ｖに近づく（時点Ｔｆ）。このため、メモリセルＭＣ０が消去状態である場合のビット線Ｂ０の電位とビット線Ｂ３の電位との差がほとんどなくなり、僅かなノイズがあっても、差動型センスアンプ１は、消去状態にあるメモリセルＭＣ０が書き込み状態にあると、誤読み出しする可能性がある。
【００１２】
一方、図１４Ｂに示すように、ダミーセルＤＭ３の電流駆動能力を低く設定すると、図１４Ａに示す場合とは逆に、書き込み状態にあるメモリセルＭＣ０消去状態にあると、誤読み出しする可能性がある。
【００１３】
特に、ビット線の容量が、ビット線に共通に接続されているメモリセルの数や、その書き込み状態に依存して変化したり、工程ばらつきによってチップ間で異なる場合には、リファレンス電位はダミーセルの電流駆動能力とビット線の容量及び抵抗とによってばらつくことになり、センスアンプの設計が困難になるという問題がある。
【００１４】
また、ダミーセルとして正規のメモリセルと同じ構造を採用する場合には、ダミーセルの電流を正規セルより小さくするためにダミーセルのワード線電圧を制御するなどの手段を使用しなければならず、正規メモリセルの読出しゲート電圧とは別の電圧を発生させなければならないという問題も発生する。
【００１５】
一方、ダミーセルが正規メモリセルと異なる構造、例えば、上記の従来例２の不揮発性半導体記憶装置のように、ダミーセルが複数個のメモリセルを直列接続した構造であったり、あるいはダミーセルのゲート長を正規メモリセルより長くすることによって、ダミーセルの電流駆動能力を正規メモリセルの半分以下にする場合には、正規メモリセルのワード線よりもダミーワード線の容量が２倍以上大きくなり、その結果、読み出し速度が遅延する、あるいはそれを防止するためにダミーワード線を駆動する周辺回路の電流駆動能力を高くしなければならないという問題もある。
【００１６】
また、上記従来例とは異なり、ダミーセルが不揮発性半導体記憶装置でない場合でも、同様に、ダミーセルの電流駆動能力を正規メモリセルに対して一定の比率で設計することになり、ビット線の容量や抵抗のばらつきによって、リファレンス電位がばらつくという問題がある。
【００１７】
また、従来例２の不揮発性半導体記憶装置のように、ダミーセルが複数個のメモリセルを直列接続した構造をとることで、リファレンスビット線は特別なものになり、チップ面積が増大し、且つ、リファレンス用のビット線の容量は正規メモリセルアレイとは異なってしまうという問題もある。
【００１８】
また、上記従来例のように、ダミーセルが不揮発性半導体記憶装置であれば、その経時変動を計算に入れてセンスアンプの設計をしなければならず、高速読み出しを阻害するという問題もある。
【００１９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置からデータを高速に読み出すために、差動センスアンプに必要なリファレンス電位を高精度且つ安定に発生させることが可能な不揮発性半導体記憶装置、その駆動方法および製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記の目的を達成するために、本発明の第１の不揮発性半導体記憶装置は、対応する第１ビット線、第１ソース線および第１ワード線に結合された不揮発性メモリセルと、対応する第２ビット線、第２ソース線および第２ワード線に結合されたダミーセルと、第１および第２ビット線がそれぞれ選択的に接続される差動型センスアンプとを備え、ダミーセルは直列接続された第１および第２ＭＯＳ型ＦＥＴからなり、第１ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が第２ビット線に接続され、第２ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が第２ソース線に接続され、第１ＭＯＳ型ＦＥＴのゲート電極が第２ビット線または第２ソース線に接続され、第２ＭＯＳ型ＦＥＴのゲート電極が第２ワード線に接続されたことを特徴とする。
【００２１】
また、本発明の第２の不揮発性半導体記憶装置は、対応する第１ビット線、第１ソース線および第１ワード線に結合された不揮発性メモリセルと、対応する第２ビット線、第２ソース線および第２ワード線に結合されたダミーセルと、第１および第２ビット線がそれぞれ選択的に接続される差動型センスアンプとを備え、ダミーセルは直列接続された第１および第２ＭＯＳ型ＦＥＴからなり、第１ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が第２ビット線に接続され、第２ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が第２ソース線に接続され、第２ＭＯＳ型ＦＥＴのゲート電極が第２ビット線または第２ソース線に接続され、第１ＭＯＳ型ＦＥＴのゲート電極が第２ワード線に接続されたことを特徴とする。
【００２２】
また、本発明の第３の不揮発性半導体記憶装置は、対応する第１ビット線、第１ソース線および第１ワード線に結合された不揮発性メモリセルと、対応する第２ビット線、第２ソース線および第２ワード線に結合されたダミーセルと、第１および第２ビット線がそれぞれ選択的に接続される差動型センスアンプとを備え、ダミーセルは直列接続された第１および第２ＭＯＳ型ＦＥＴからなり、第１ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が第２ビット線に接続され、第２ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が第２ソース線に接続され、第１ＭＯＳ型ＦＥＴのゲート電極が第１ＭＯＳ型ＦＥＴと第２ＭＯＳ型ＦＥＴとを接続する拡散層に接続され、第２ＭＯＳ型ＦＥＴのゲート電極が第２ワード線に接続されたことを特徴とする。
【００２３】
また、本発明の第４の不揮発性半導体記憶装置は、対応する第１ビット線、第１ソース線および第１ワード線に結合された不揮発性メモリセルと、対応する第２ビット線、第２ソース線および第２ワード線に結合されたダミーセルと、第１および第２ビット線がそれぞれ選択的に接続される差動型センスアンプとを備え、ダミーセルは直列接続された第１および第２ＭＯＳ型ＦＥＴからなり、第１ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が第２ビット線に接続され、第２ＭＯＳ型ＦＥＴのソース拡散層またはドレイン拡散層が第２ソース線に接続され、第２ＭＯＳ型ＦＥＴのゲート電極が第１ＭＯＳ型ＦＥＴと第２ＭＯＳ型ＦＥＴとを接続する拡散層に接続され、第１ＭＯＳ型ＦＥＴのゲート電極が第２ワード線に接続されたことを特徴とする。
【００２４】
また、本発明の第１から第４の不揮発性半導体記憶装置において、不揮発性メモリセルは、半導体基板上に該半導体基板側から順に積層形成されたゲート絶縁膜、浮遊ゲート電極、容量絶縁膜および制御ゲート電極からなる積層ゲート電極と、積層ゲート電極の両側の半導体基板表面に形成されたソース拡散層およびドレイン拡散層とから形成されることが好ましい。
【００２５】
また、本発明の第１から第４の不揮発性半導体記憶装置において、不揮発性メモリセルは、半導体基板上に該半導体基板側から順に積層形成された第１ゲート絶縁膜、浮遊ゲート電極、容量絶縁膜および制御ゲート電極からなる積層ゲート電極と、積層ゲート電極の両側の半導体基板表面に形成されたソース拡散層およびドレイン拡散層とから形成された第１半導体素子と、半導体基板上に該半導体基板側から順に形成された第２ゲート絶縁膜およびゲート電極と、ゲート電極の両側の半導体基板表面に形成されたソース拡散層およびドレイン拡散層とから形成された第２半導体素子とが直列接続された構成からなることが好ましい。
【００２６】
また、本発明の第１の不揮発性半導体記憶装置の駆動方法は、本発明の第１から第４の不揮発性半導体記憶装置を駆動する方法であって、第１および第２ソース線を所定の電圧にした状態で第１および第２ビット線の電位を第１電位にプリチャージした後、第１ワード線に所定の電圧を印加して第１ビット線の電位を第１電位から変動させるとともに、第２ワード線に所定の電圧を印加して第２ビット線の電位を第１電位から変動させ、第１電位から変動した後の、第１ビット線の電位と前記第２ビット線の電位との電位差を差動型センスアンプによって増幅して、不揮発性メモリセルに記憶された情報を読み出すことを特徴とする。
【００２７】
また、本発明の第２の不揮発性半導体記憶装置の駆動方法は、本発明の第１から第４の不揮発性半導体記憶装置を駆動する方法であって、不揮発性メモリセルが第１半導体素子と第２半導体素子の直列接続構造となっている場合において、第１半導体素子の制御ゲート電極に第１電圧を印加するとともに、第１半導体素子が形成された半導体基板またはウエル領域に第２電圧を印加して、第１半導体素子の浮遊ゲート電極に蓄積された電荷を引き抜いて第１半導体素子に記憶されている情報を消去する際に、第２半導体素子のゲート電極に第３電圧を印加するとともに、第２ワード線に接続された第１または第２ＭＯＳ型ＦＥＴのゲート電極に、第２電圧と同じ電圧かまたは第１電圧と第２電圧との間の電圧である第４電圧を印加することを特徴とする。
【００２８】
また、本発明の第３の不揮発性半導体記憶装置の駆動方法は、本発明の第１から第４の不揮発性半導体記憶装置を駆動する方法であって、不揮発性メモリセルが第１半導体素子と第２半導体素子の直列接続構造となっている場合において、第１半導体素子の制御ゲート電極に第１電圧を印加し、第１半導体素子が形成された半導体基板またはウエル領域に第２電圧を印加するとともに、第１半導体素子のソース線に第３電圧を印加して、第１半導体素子の浮遊ゲート電極に電荷を注入して第１半導体素子に情報を書き込む際に、第２ワード線に接続された第１または第２ＭＯＳ型ＦＥＴのゲート電極に、第２電圧と同じ電圧かまたは第１電圧と第２電圧との間の電圧である第４電圧を印加することを特徴とする。
【００２９】
また、本発明の第３の不揮発性半導体記憶装置の駆動方法において、非選択の不揮発性メモリセルにおける第１半導体素子の制御ゲート電極に第４電圧を印加し、非選択の不揮発性メモリセルにおけるソース線に第５電圧を印加して、非選択の不揮発性メモリセルの浮遊ゲートに電荷が注入されないようにすることが好ましい。
【００３０】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上の不揮発性メモリセル領域内およびＭＯＳ型ＦＥＴ領域内の所定領域に素子分離領域を形成する工程と、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に第１導電膜を成長させる工程と、不揮発性メモリセル領域内の素子分離領域の一部とＭＯＳ型ＦＥＴ領域内の素子分離領域において第１導電膜をエッチング除去する工程と、第１導電膜上に容量絶縁膜を形成する工程と、容量絶縁膜上に第２導電膜を成長させる工程と、不揮発性メモリセル領域内の所定領域において第２導電膜と容量絶縁膜と第１導電膜とをエッチング除去して、不揮発性メモリセルのゲート電極とワード線を形成する工程と、ＭＯＳ型ＦＥＴ領域内の第１および第２導電膜が積層された所定領域において第２導電膜をエッチング除去して、第１導電膜を露出させる工程と、不揮発性メモリセルのソース及びドレイン拡散層を形成する工程と、ＭＯＳ型ＦＥＴのソース及びドレイン拡散層を形成する工程と、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜中に、不揮発性メモリセルのドレイン拡散層に接続する第１コンタクト孔と、ＭＯＳ型ＦＥＴのソースまたはドレイン拡散層に接続する第２コンタクト孔と、ＭＯＳ型ＦＥＴ領域内において露出された第１導電膜に接続する第３コンタクト孔とを形成する工程と、第１、第２および第３コンタクト孔を電気的に接続する配線を形成する工程とを備えることを特徴とする。
【００３１】
以上のような、本発明の不揮発性半導体記憶装置、その駆動方法および製造方法によれば、ビット線にはそれぞれ２個のＭＯＳＦＥＴが接続されており、読み出し動作時は、２本のビット線をセンスアンプに接続して２本のビット線をプリチャージした後に、２本のビット線の一方は２個のＭＯＳＦＥＴの一方をオン状態にしながら２個のＭＯＳＦＥＴの他方の閾値電圧で飽和するリファレンス電位を発生させ、２本のビット線の他方は２個のＭＯＳＦＥＴの一方をオフ状態にするとともに、所望のメモリセルの電流の大小によってプリチャージレベルからビット線電位が変動する。
【００３２】
したがって、ビット線電位が十分に変動したタイミングでセンスアンプを活性化して、センスアンプにより、ビット線電位とリファレンス電位との電位差を差動増幅して検知する。リファレンス電位は、プリチャージレベル以下であり且つ２個のＭＯＳＦＥＴの一方の閾値電圧以下には殆ど下がらないため、センスアンプを活性化するタイミングの設定が容易になる。また、２個のＭＯＳＦＥＴは不揮発性半導体記憶装置とは異なり、閾値の経時変動は殆どなく、ばらつきもメモリセルに比べて小さい。
【００３３】
また、ダミーセルを構成する２個のＭＯＳＦＥＴをメモリセルと同様の構造とし、フローティングゲートに相当する第１多結晶シリコンに電気的接続を可能にした構造にしている。この構造によれば、ダミーセルをメモリセルアレイと同じ領域に形成できるためにビット線の配線容量を増加させることは殆どない。また、ダミーセルを構成する２個のＭＯＳＦＥＴの一方のゲート長と幅を正規メモリセルと同じにすることが可能であり、正規メモリセルに対するリファレンス電位の発生タイミングのズレを抑制できる。特に、第１多結晶シリコンを加工することで、ダミーセルを構成する２個のＭＯＳＦＥＴはメモリセルと同様の形状を得ることができる。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら詳細に説明する。なお、図面を通じて、同じ構成および機能を有する部分については、同一の符号および記号を付す。
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成例を示す回路図である。
【００３６】
図１において、ＴＡ０、ＴＡ１、ＴＡ、ＴＡ３は、フローティングゲートに相当する第１多結晶シリコンに対する電気的接続を可能にした、ダミーセルを構成する第１ＭＯＳＦＥＴで、ＴＢ０、ＴＢ１、ＴＢ２、ＴＢ３はフローティングゲートに相当する第１多結晶シリコンに対する電気的接続を可能にした、ダミーセルを構成する第２ＭＯＳＦＥＴである。第１ＭＯＳＦＥＴ（ＴＡ０〜ＴＡ３）と第２ＭＯＳＦＥＴ（ＴＢ０〜ＴＢ３）は、各ビット線Ｂ０〜Ｂ３に直列接続されている。その他の構成は、図１２に示す従来例のそれと同じである。
【００３７】
次に、このように構成された不揮発性半導体記憶装置の駆動方法について、図１に加えて、図２Ａおよび図２Ｂを参照して説明する。
【００３８】
図２Ａおよび図２Ｂは、それぞれ、図１に示す不揮発性半導体記憶装置の読み出し駆動方法について説明するための、ダミーセルの部分構成を示す回路図およびビット線電位の時間変化を示す図である。
【００３９】
読み出し時には、従来例と同様に、メモリセルＭＣ０を選択すると、ＢＬＴ０とＢＬＴ３の電位が高電位になりＱ０とＱ３が導通して、２本のビット線Ｂ０とＢ３がセンスアンプ１に接続される。ビット線Ｂ０とＢ３を同じ電位、例えば１．０〜１．５Ｖ程度であるＶｂｉｔにプリチャージした後に、ダミーワード線ＤＷ１とワード線Ｗ０の電位を高電位にする（図２Ａ）。
【００４０】
このとき、ビット線Ｂ３の電位は、図２Ｂに示すように、ダミーセルを構成する第１ＭＯＳＦＥＴ（ＴＡ３）と第２ＭＯＳＦＥＴ（ＴＢ３）を介して接地電位に流れるチャネル電流によってＶｂｉｔから徐々に低下するが、ビット線Ｂ３の電位が第１ＭＯＳＦＥＴ（ＴＡ３）の閾値電圧Ｖｔｆｇに達すると、第１ＭＯＳＦＥＴ（ＴＡ３）に流れるチャネル電流が著しく低下する。このため、ビット線Ｂ３電位の低下速度が著しく鈍り、ビット線Ｂ３の電位は微小リーク電流により極めて徐々に低下する。
【００４１】
一方、ビット線Ｂ０の電位に関しては、従来例と同様で、図２Ｂに示すように、メモリセルＭＣ０が消去状態である場合、メモリセルＭＣ０を介して接地電位に流れる電流によって、ビット線Ｂ０の電位はＶｂｉｔから０Ｖまで急速に低下し、メモリセルＭＣ０が書き込み状態である場合は、ビット線Ｂ０の電位はＶｂｉｔから僅かにしか変化しない。
【００４２】
ビット線Ｂ３の電位とビット線Ｂ０の電位の差が適当な大きさになる時点Ｔｓ（図２Ｂ）において、センスアンプ１のφ１の電位を持ち上げるのとほぼ同時にＢＬＴ０とＢＬＴ３の電位を低電位にしてＱ０とＱ３を非導通にして、その後にさらにセンスアンプ１のφ２を０Ｖにする。
【００４３】
この結果、センスアンプ１により、ビット線Ｂ３とビット線Ｂ０の電位差が電源電圧まで増幅されて、カラムゲートＭＯＳトランジスタ２８と２９を介して入出力線Ｉ／Ｏ、＊Ｉ／Ｏ（ここで、＊Ｉ／Ｏには、Ｉ／Ｏの反転信号が入出力される）に出力される。
【００４４】
ここで、従来例と異なるのは、ビット線Ｂ３の電位が第１ＭＯＳＦＥＴ（ＴＡ３）の閾値電圧Ｖｔｆｇに達した後は、その低下が極めてわずかになるために、一定値に近い飽和状態になり、読み出しのタイミングが遅くなり、時点Ｔｓよりも遅くセンスアンプ１を動作させても誤読出しになりにくい。
【００４５】
次に、図１に示す不揮発性半導体記憶装置の構造について、図３および図４を参照して説明する。図３および図４は、それぞれ、図１の不揮発性半導体記憶装置における主要部分の構造を示す断面図および平面図である。
【００４６】
図３において、４はＰウエル、５は素子分離領域、６はゲート酸化膜、７は第１多結晶シリコン、８は容量絶縁膜、９は第２多結晶シリコン、１０はＮ型拡散層、１１はサイドウオール、１３はビット線、１７はタングステンまたはアルミニウムからなるコンタクト、１８はフローティングゲート、１９はコントロールゲートを示している。
【００４７】
図４において、１４は拡散領域、１５は第１多結晶シリコン７の開口領域、１６ａ、１６ｂは第２多結晶シリコン９の開口領域を示している。　図３において、各ビット線１３に直列接続された２個のＭＯＳＦＥＴ（ＴＡ０、ＴＢ０）はフローティングゲート１８を形成する第１多結晶シリコン７に対する電気的接続を可能にした構造になっている。
【００４８】
第１ＭＯＳＦＥＴ（ＴＡ０〜ＴＡ３をまとめてＴＡと称する）のゲート電極である第１多結晶シリコン７には、図４に示すように、各ビット線１３毎にコンタクト１７を形成する必要があり、第１多結晶シリコン７の開口領域１５をメモリセルの素子分離領域５だけでなく第１ＭＯＳＦＥＴの素子分離領域５にも設けることで、各ビット線１３毎にゲート電極を形成することができる。
【００４９】
第１多結晶シリコン７の開口領域１５を第１ＭＯＳＦＥＴ（ＴＡ）の素子分離領域５にも設けた後に、容量絶縁膜８と第２多結晶シリコン９を形成し、ワード線を形成する際に同時に第１ＭＯＳＦＥＴ（ＴＡ）と第２ＭＯＳＦＥＴ（ＴＢ０〜ＴＢ３をまとめてＴＢと称する）についても第１多結晶シリコン７と容量絶縁膜８と第２多結晶シリコン９をエッチングする。その後、ソース、ドレインとなるＮ型拡散層を形成した後に、第２多結晶シリコンに開口領域１６ａと１６ｂを形成する。
【００５０】
その後、図４に示すように、コンタクト１７を形成することで、第１ＭＯＳＦＥＴ（ＴＡ）と第２ＭＯＳＦＥＴ（ＴＢ）は第１多結晶シリコン７に電気的接続が可能になり、第１多結晶シリコン７は第１ＭＯＳＦＥＴ（ＴＡ）と第２ＭＯＳＦＥＴ（ＴＢ）のゲート電極として機能する。
【００５１】
なお、第２ＭＯＳＦＥＴ（ＴＢ）については、そのゲート電極は全ビット線共通でもよいので、第１多結晶シリコン７の開口領域１５はなくてもよく、第２多結晶シリコンの開口領域１６ｂとして共通に形成すればよい。
【００５２】
以上のように、本実施形態によれば、メモリセルアレイ領域において、各ビット線毎に、ダミーセルを構成する、フローティングゲートに電気的に接続可能な直列接続された２個のＭＯＳＦＥＴを設けることで、リファレンス電位を一定値に近い飽和状態にすることができる。これにより、各ビット線にノイズに強い差動型センスアンプ用のリファレンス電位を発生させることで、高速読出しを実現することができる。
【００５３】
なお、本実施形態においては、各ビット線毎に、２個のＭＯＳＦＥＴをフローティングゲートに電気的に接続可能なＭＯＳＦＥＴとしたが、通常のＭＯＳＦＥＴでもよい。
【００５４】
なお、本実施形態では、各ビット線における２個のフローティングゲートに電気的に接続可能なＭＯＳＦＥＴは、図２Ａに示す構造としたが、図５に示すような構造でもよく、あるいは図６Ａ、図７、図８に示すようなソースバイアス読出し構造でもよい。図６Ａに示す構造にした場合には、図６Ｂに示すように、リファレンス電位（ビット線Ｂ３の電位）はＶｂｉｔ−Ｖｆｔｇに近い飽和状態になる。
【００５５】
さらに、図６Ａに示す構造では、２個のＭＯＳＦＥＴのうちビット線に接続されている方のＭＯＳＦＥＴのゲートは、これら２個のＭＯＳＦＥＴを接続する拡散層に接続されているが、２個のＭＯＳＦＥＴのうちソース線に接続されている方のＭＯＳＦＥＴのゲートを、これら２個のＭＯＳＦＥＴを接続する拡散層に接続しても構わない。
【００５６】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成例を示す回路図である。
【００５７】
図９において、ＭＣ２０は不揮発性メモリセル、２１はコントロールゲートドライバー、２２はソースドライバー、ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３はコントロールゲート線である。
【００５８】
不揮発性メモリセルＭＣ２０は、１ビット当たり２個のトランジスタ構造を有するメモリセルであり、この２個のトランジスタの一方は、フローティングゲートに相当する第１多結晶シリコンに対する電気的接続を可能にした第１ＭＯＳＦＥＴ（ＭＣ２０１）であり、他方は、フローティングゲートとコントロールゲートを有し、コントロールゲートドライバー２１からのコントロールゲート線ＣＧ０の電位制御により動作し、フローティングゲートに蓄えられた電荷の大小あるいは正負によって情報を記憶する構造を有する第２ＭＯＳＦＥＴ（ＭＣ２０２）である。
【００５９】
次に、このように構成された不揮発性半導体記憶装置の消去動作および書き込み動作について、図１０および図１１を参照して説明する。図１０および図１１は、それぞれ、図９の不揮発性半導体記憶装置における、消去動作時および書き込み動作時の様子を模式的に示す断面図である。
【００６０】
まず、図１０に示す消去動作では、コントロールゲートドライバー２１からコントロールゲート線ＣＧ０を介して、第２ＭＯＳＦＥＴ（ＭＣ２０２）のコントロールゲート１９に−７Ｖを印加し、Ｐウエル４に＋８Ｖを印加することで、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流によってフローティングゲート１８２に蓄えられていた電子が、ゲート酸化膜６２を通ってＰウエル４に抜き取られる（図中、矢印で示す）。
【００６１】
このとき、ビット線１３はオープン状態であるが、Ｐウエル４には正電圧である＋８Ｖが印加されているのでビット線１３も＋８Ｖ近傍になり、第１ＭＯＳＦＥＴ（ＭＣ２０１）のゲート酸化膜６１に印加される電界はほぼゼロである。一方、Ｐウエルに＋８Ｖが印加されているために、第２ＭＯＳＦＥＴ（ＭＣ２０２）のゲート酸化膜６２に印加される電界が高くなる。しかし、第２ＭＯＳＦＥＴ（ＭＣ２０２）のゲート電極１８１に＋３Ｖ程度を印加することで、第２ＭＯＳＦＥＴ（ＭＣ２０２）のゲート酸化膜６２に印加される電界を５ＭＶ／ｃｍ程度にすることができる。これにより、第２ＭＯＳＦＥＴ（ＭＣ２０２）のゲート酸化膜６２が破壊あるいは顕著に劣化することがないように設定できる。なお、消去動作時には、ダミーセルを構成する第２ＭＯＳＦＥＴ（ＴＢ０）のフローティングゲートには＋３Ｖが印加される。
【００６２】
次に、図１１に示す書き込み動作では、Ｐウエル４に−７Ｖを印加しながら、コントロールゲートドライバー２１からコントロールゲート線を介して、メモリセルを構成する第２ＭＯＳＦＥＴの選択コントロールゲートには＋９Ｖを印加し、一方、その非選択コントロールゲートには−３Ｖを印加し、またソースドライバー２２により選択ソース線に−７Ｖを印加し、非選択ソース線に０Ｖを印加することで、ＦＮ電流によってＰウエル４からゲート酸化膜６２を介してフローティングゲート１８２に電子を注入する。
【００６３】
このとき、ビット線１３はオープン状態であるが、ビット線１３は−７Ｖ近傍になるので、メモリセルを構成する第１ＭＯＳＦＥＴのゲート酸化膜６１に印加される電界は低い。一方、メモリセルを構成する第２ＭＯＳＦＥＴのフローティングゲート１８１には０Ｖを印加し、ゲート酸化膜６１が破壊あるいは顕著に劣化することがないように設定する。なお、書き込み動作時には、ダミーセルを構成する第２ＭＯＳＦＥＴ（ＴＢ０）のフローティングゲートには０Ｖが印加される。
【００６４】
以上のように、本実施形態によれば、第１の実施形態とは異なり、メモリセルが１ビット当たり２個のＭＯＳＦＥＴを有する構造である場合でも、各ビット線に接続された２個のＭＯＳＦＥＴは、不揮発性半導体記憶装置の消去動作、あるいは書き込み動作においても問題なく使用することができる。
【００６５】
（第３の実施形態）
図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄおよび図１５Ｅは、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための、各製造工程における半導体構造を示す断面図で、図１６Ａ、図１６Ｂ、図１６Ｃ、図１６Ｄおよび図１６Ｅは、それぞれ、図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄおよび図１５Ｅの、ダミーセルを構成する第１ＭＯＳＦＥＴが形成される位置に相当するＡ−Ａ線に沿った断面図である。また、図１７Ａ、図１７Ｂ、図１７Ｃ、図１７Ｄおよび図１７Ｅは、それぞれ、図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄおよび図１５Ｅの、ダミーセルを構成する第２ＭＯＳＦＥＴが形成される位置に相当するＢ−Ｂ線に沿った断面図である。
【００６６】
本実施形態では、第１の実施形態として図３および図４を用いて説明した不揮発性半導体記憶装置を製造する方法について説明する。
【００６７】
まず、半導体基板にＰウエル４と素子分離領域５を形成し、その上にゲート酸化膜６を形成した後、第１多結晶シリコン７を成長させる。その後、図４を用いて説明したように、第１多結晶シリコン７の開口領域１５をメモリセルＭＣ０だけでなく、ダミーセルを構成する第１ＭＯＳＦＥＴ（ＴＡ０）の素子分離領域５にも設けるようにするために、図１５Ａ、図１６Ｂ、図１７Ａに示すレジスト３１を形成して、その開口領域１５における第１多結晶シリコン７をエッチングする（図１６Ａ参照）。このレジスト３１を除去した後に、図１５Ｂ、図１６Ｂ、図１７Ｂに示すように、容量絶縁膜８と第２多結晶シリコン９を成長させる。
【００６８】
次に、図１５Ｃ、図１６Ｃ、図１７Ｃに示すようにワード線を形成するためにレジスト３２を形成して、図１５Ｃに示すように第２多結晶シリコン９と容量絶縁膜８と第１の多結晶シリコン７をエッチングし、ソース、ドレインとなるＮ型拡散層を形成する。このとき、ダミーセルを構成する第１ＭＯＳＦＥＴ（ＴＡ０）と第２ＭＯＳＦＥＴ（ＴＢ０）においても、第１多結晶シリコン７と容量絶縁膜８と第２多結晶シリコン９をエッチングし、ソース、ドレインとなるＮ型拡散層を形成している。
【００６９】
レジスト３２を除去した後に、図１５Ｄ、図１７Ｄに示すように、レジスト３３を形成して第２多結晶シリコン９をエッチングする。レジスト３３は図４に示すような開口領域１６ａ（図１５Ｄ）と１６ｂ（図１７ｄ）を有する。次に、図１５Ｅ、図１７Ｅに示すサイドウオール１１を形成し、層間膜を堆積した後、図１５Ｅ、図１６Ｅ、１７Ｅに示すコンタクト１７を形成して、タングステンおよびアルミで配線を形成する。
【００７０】
図１５Ａから図１５Ｃ、図１６Ａから図１６Ｃ、図１７Ａから図１７Ｃに示した工程では、メモリセルとダミーセルを構成する第１ＭＯＳＦＥＴ（ＴＡ０）とは同じ構造であるが、第１ＭＯＳＦＥＴ（ＴＡ０）は、図１５Ｄ、図１６Ｄに示すように、第２多結晶シリコン９をエッチングする工程のみが異なる。一方、メモリセルとダミーセルを構成する第２ＭＯＳＦＥＴ（ＴＢ０）とは、図１５Ａ、図１７Ａに示すように、第１多結晶シリコン７をエッチングする工程、および図１５Ｄ、図１７Ｄ示すように、第２多結晶シリコン９をエッチングする工程が異なる。
【００７１】
以上により、ダミーセルを構成する第１ＭＯＳＦＥＴ（ＴＡ０）と第２ＭＯＳＦＥＴ（ＴＢ０）は、不揮発性メモリセルと同じプロセスにより形成することができる。
【００７２】
なお、図示はしていないが、図１５Ｄ、図１６Ｄに示す第２多結晶シリコン９のエッチング工程は、不揮発性半導体装置を動作させる周辺回路用の、ＭＯＳ型半導体素子のゲート電極をエッチングする工程と兼用しても良い。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、不揮発性半導体記憶装置からデータを高速に読み出すために、差動センスアンプに必要なリファレンス電位を高精度且つ安定に発生させることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成例を示す回路図
【図２Ａ】図１に示す不揮発性半導体記憶装置の読み出し動作時におけるダミーセルの部分構成を示す回路図
【図２Ｂ】図２Ａの構成におけるビット線電位の時間変化を示す図
【図３】図１の不揮発性半導体記憶装置における主要部分の構造を示す断面図
【図４】図１の不揮発性半導体記憶装置における主要部分の構造を示す平面図
【図５】第１の実施形態による不揮発性半導体記憶装置の読み出し動作時におけるダミーセルの第２の部分構成例を示す回路図
【図６Ａ】第１の実施形態による不揮発性半導体記憶装置の読み出し動作時におけるダミーセルの第３の部分構成例を示す回路図
【図６Ｂ】図６Ａの構成におけるビット線電位の時間変化を示す図
【図７】第１の実施形態による不揮発性半導体記憶装置の読み出し動作時におけるダミーセルの第４の部分構成例を示す回路図
【図８】第１の実施形態による不揮発性半導体記憶装置の読み出し動作時におけるダミーセルの第５の部分構成例を示す回路図
【図９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成例を示す回路図
【図１０】図９の不揮発性半導体記憶装置における消去動作時の様子を模式的に示す断面図
【図１１】図９の不揮発性半導体記憶装置における書き込み動作時の様子を模式的に示す断面図
【図１２】従来の不揮発性半導体記憶装置の構成例を示す回路図
【図１３】図１２の不揮発性半導体記憶装置の読出し動作時におけるビット線電位の時間変化を示す図
【図１４Ａ】図１２の不揮発性半導体記憶装置におけるダミーセルＤＭ３の電流駆動能力を高く設定した場合の、読み出し動作時におけるビット線電位の時間変化を示す図
【図１４Ｂ】図１２の不揮発性半導体記憶装置におけるダミーセルＤＭ３の電流駆動能力を低く設定した場合の、読み出し動作時におけるビット線電位の時間変化を示す図
【図１５Ａ】本発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程における半導体構造を示す断面図
【図１５Ｂ】本発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程における半導体構造を示す断面図
【図１５Ｃ】本発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程における半導体構造を示す断面図
【図１５Ｄ】本発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程における半導体構造を示す断面図
【図１５Ｅ】本発明の第３の実施形態に係る不揮発性半導体記憶装置の一製造工程における半導体構造を示す断面図
【図１６Ａ】図１５Ａの不揮発性半導体記憶装置のＡ−Ａ線に沿った断面図
【図１６Ｂ】図１５Ｂの不揮発性半導体記憶装置のＡ−Ａ線に沿った断面図
【図１６Ｃ】図１５Ｃの不揮発性半導体記憶装置のＡ−Ａ線に沿った断面図
【図１６Ｄ】図１５Ｄの不揮発性半導体記憶装置のＡ−Ａ線に沿った断面図
【図１６Ｅ】図１５Ｅの不揮発性半導体記憶装置のＡ−Ａ線に沿った断面図
【図１７Ａ】図１５Ａの不揮発性半導体記憶装置のＢ−Ｂ線に沿った断面図
【図１７Ｂ】図１５Ｂの不揮発性半導体記憶装置のＢ−Ｂ線に沿った断面図
【図１７Ｃ】図１５Ｃの不揮発性半導体記憶装置のＢ−Ｂ線に沿った断面図
【図１７Ｄ】図１５Ｄの不揮発性半導体記憶装置のＢ−Ｂ線に沿った断面図
【図１７Ｅ】図１５Ｅの不揮発性半導体記憶装置のＢ−Ｂ線に沿った断面図
【符号の説明】
１　センスアンプ
２　ロウデコーダ
３　カラムデコーダ
４　Ｐウエル
５　素子分離領域
６　ゲート酸化膜
７　第１多結晶シリコン
８　容量絶縁膜
９　第２多結晶シリコン
１０　Ｎ型拡散層
１１　サイドウオール
１３　ビット線
１４　拡散領域
１５　第１多結晶シリコン７の開口領域
１６ａ、１６ｂ　第２多結晶シリコン９の開口領域
１７　コンタクト
１８　フローティングゲート
１９　コントロールゲート
２１　コントロールゲートドライバー
２２　ソースドライバー
２４、２５、２６、２７　プリチャージ用ＭＯＳトランジスタ
２８、２９　カラムゲートＭＯＳトランジスタ
３１、３２、３３　レジスト
Ｂ０、Ｂ１、Ｂ２、Ｂ３　ビット線
Ｗ０、Ｗ１、Ｗ２、Ｗ３　ワード線
ＤＭ０、ＤＭ１、ＤＭ２、ＤＭ３　ダミーセル
ＤＷ０、ＤＷ１　ダミーワード線
ＭＣ０、ＭＣ２０　読み出し対象のメモリセル
ＭＣ２０１　メモリセル２０を構成する第１ＭＯＳＦＥＴ
ＭＣ２０２　メモリセル２０を構成する第２ＭＯＳＦＥＴ
Ｑ０、Ｑ１、Ｑ２、Ｑ３　ブロックトランジスタ
ＴＡ０、ＴＡ１、ＴＡ２、ＴＡ３　ダミーセルを構成する第１ＭＯＳＦＥＴ
ＴＢ０、ＴＢ１、ＴＢ２、ＴＢ３　ダミーセルを構成する第２ＭＯＳＦＥＴ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2004055763.tif 000016
【図１３】
2004055763.tif 000017
【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
2004055763.tif 000020
【図１５Ｂ】
2004055763.tif 000021
【図１５Ｃ】
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【図１５Ｄ】
2004055763.tif 000023
【図１５Ｅ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
2004055763.tif 000029
【図１７Ａ】
2004055763.tif 000030
【図１７Ｂ】
2004055763.tif 000031
【図１７Ｃ】
2004055763.tif 000032
【図１７Ｄ】
2004055763.tif 000033
【図１７Ｅ】
2004055763.tif 000034