(57)【要約】【課題】製造工程の煩雑化を抑制しつつ、電界効果型トランジスタのドレイン容量を低減させる。【解決手段】非選択エピタキシャル成長を用いることで、アクティブ領域上に単結晶シリコン層を形成するのと同時に、フィールド酸化膜３上に多結晶シリコン層を形成し、フィールド酸化膜３上に形成された多結晶シリコン層にソース／ドレイン領域を形成する。【選択図】      図１
2004349335.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離膜と、
前記素子分離膜で素子分離されたアクティブ領域上に形成された単結晶半導体層と、
前記単結晶半導体層に接続され、前記素子分離膜上に延伸された多結晶半導体層と、
前記単結晶半導体層上に形成されたゲート電極と、
前記ゲート電極の両側の前記単結晶半導体層および前記多結晶半導体層に形成されたソース／ドレイン領域と、
前記アクティブ領域の端部の前記単結晶半導体層および多結晶半導体層が酸化された酸化層とを備えることを特徴とする半導体装置。
【請求項２】
シリコン基板上に第１のフィールド酸化膜およびアクティブ領域を形成する工程と、
前記第１のフィールド酸化膜上に多結晶シリコン膜を形成すると同時に、前記アクティブ領域上に単結晶シリコン膜を形成する工程と、
前記シリコン基板の全面にパッド酸化膜を堆積した後、窒化シリコン膜を堆積する工程と、
前記窒化シリコン膜およびパッド酸化膜をパターニングし、前記第１のフィールド酸化膜上に開口部を形成する工程と、
前記開口部の多結晶シリコン膜を酸化し、第２のフィールド酸化膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
シリコン基板上に第１のフィールド酸化膜およびアクティブ領域を形成する工程と、
前記第１のフィールド酸化膜上に多結晶シリコン膜を形成すると同時に、前記アクティブ領域上に単結晶シリコン膜を形成する工程と、
前記シリコン基板の全面にパッド酸化膜を堆積した後、窒化シリコン膜を堆積する工程と、
前記窒化シリコン膜およびパッド酸化膜をパターニングし、前記第１のフィールド酸化膜上に開口部を形成するとともに、前記アクティブ領域上に形成された単結晶シリコン膜の端部を露出させる工程と、
前記開口部の多結晶シリコン膜および前記アクティブ領域上に形成された単結晶シリコン膜の端部を酸化し、第２のフィールド酸化膜を形成する工程と、
前記アクティブ領域上に形成された単結晶シリコン膜上に、ゲート酸化膜および多結晶シリコンからなるゲートを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
シリコン基板上に第１のフィールド酸化膜およびアクティブ領域を形成する工程と、
前記第１のフィールド酸化膜上に多結晶シリコン膜を形成すると同時に、前記アクティブ領域上に単結晶シリコン膜を形成する工程と、
前記シリコン基板の全面にパッド酸化膜を堆積した後、窒化シリコン膜を堆積する工程と、
前記アクティブ領域上に形成された単結晶シリコン膜上に、ゲート酸化膜および多結晶シリコンからなるゲートを形成する工程と、
前記ゲートの両側の前記単結晶シリコン膜および前記多結晶シリコン膜にソース／ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のフィールド酸化膜上に多結晶シリコン膜を形成すると同時に、前記アクティブ領域上に単結晶シリコン膜を形成する工程は、非選択エピタキシャル成長によって行うことを特徴とする請求項２〜４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記シリコン基板は、抵抗率が１ｋΩ・ｃｍ以上である層を有することを特徴とする請求項２〜５のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、電界効果型トランジスタの製造方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の電界効果型トランジスタでは、例えば、特許文献１に開示されているように、ドレイン容量を低減するため、ソース／ドレイン領域をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）上に形成する方法がある。
また、非特許文献１には、熱酸化膜上に形成された単結晶シリコン層上にソース／ドレイン領域を形成する方法が開示されている。
【０００３】
【非特許文献１】
１９９６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  １７２−１７３‘０．１５μｍ  Ｄｅｌｔａ−ｄｏｐｅｄ  ＣＭＯＳ  ｗｉｔｈ  Ｏｎ−ｆｉｅｌｄ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ  Ｃｏｎｔａｃｔｓ’
【特許文献１】
特開昭６１−１２０７５号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、非特許文献１に開示された方法では、ＬＯＣＯＳ上に多結晶シリコン層を形成してから、単結晶シリコン層の選択エピタキシュアル成長がアクティブ領域上に行われる。このため、製造工程が煩雑化するとともに、ＬＯＣＯＳ上に形成された多結晶シリコン層に単結晶シリコン層を均一に接触させることが困難となり、電界効果型トランジスタの特性が劣化するという問題があった。
また、特許文献１に開示された方法では、熱酸化膜上に形成された単結晶シリコン層上にソース／ドレイン領域が形成されるため、熱酸化膜上に単結晶シリコン層を形成する必要があり、製造工程が煩雑化するという問題があった。
そこで、本発明の目的は、製造工程の煩雑化を抑制しつつ、ドレイン容量を低減させることが可能な半導体装置およびその製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の半導体装置によれば、半導体基板上に形成された素子分離膜と、前記素子分離膜で素子分離されたアクティブ領域上に形成された単結晶半導体層と、前記単結晶半導体層に接続され、前記素子分離膜上に延伸された多結晶半導体層と、前記単結晶半導体層上に形成されたゲート電極と、前記ゲート電極の両側の前記単結晶半導体層および前記多結晶半導体層に形成されたソース／ドレイン領域と、前記アクティブ領域の端部の前記単結晶半導体層および多結晶半導体層が酸化された酸化層とを備えることを特徴とする。
【０００６】
これにより、アクティブ領域上の単結晶半導体層に接続された多結晶半導体層を素子分離膜上に形成した場合においても、アクティブ領域の端部の多結晶半導体層に発生した欠陥を除去することができる。このため、ソース／ドレイン領域を多結晶半導体層に形成した場合においても、ソース／ドレイン領域間に流れるリーク電流を抑制することが可能となり、電界効果型トランジスタの特性を向上させることが可能となる。
【０００７】
また、請求項２記載の半導体装置の製造方法によれば、シリコン基板上に第１のフィールド酸化膜およびアクティブ領域を形成する工程と、前記第１のフィールド酸化膜上に多結晶シリコン膜を形成すると同時に、前記アクティブ領域上に単結晶シリコン膜を形成する工程と、前記シリコン基板の全面にパッド酸化膜を堆積した後、窒化シリコン膜を堆積する工程と、前記窒化シリコン膜およびパッド酸化膜をパターニングし、前記第１のフィールド酸化膜上に開口部を形成する工程と、前記開口部の多結晶シリコン膜を酸化し、第２のフィールド酸化膜を形成する工程とを備えることを特徴とする。
【０００８】
これにより、単結晶シリコン膜および多結晶シリコン膜を同一工程で形成することが可能となるとともに、第１のフィールド酸化膜上に形成された多結晶シリコン膜の素子分離を安定して行うことが可能となる。このため、製造工程の煩雑化を抑制しつつ、ソース／ドレイン領域を多結晶半導体層に形成することが可能となり、ドレイン容量を低減させることを可能として、電界効果型トランジスタの特性を向上させることが可能となる。
【０００９】
また、請求項３記載の半導体装置の製造方法によれば、シリコン基板上に第１のフィールド酸化膜およびアクティブ領域を形成する工程と、前記第１のフィールド酸化膜上に多結晶シリコン膜を形成すると同時に、前記アクティブ領域上に単結晶シリコン膜を形成する工程と、前記シリコン基板の全面にパッド酸化膜を堆積した後、窒化シリコン膜を堆積する工程と、前記窒化シリコン膜およびパッド酸化膜をパターニングし、前記第１のフィールド酸化膜上に開口部を形成するとともに、前記アクティブ領域上に形成された単結晶シリコン膜の端部を露出させる工程と、前記開口部の多結晶シリコン膜および前記アクティブ領域上に形成された単結晶シリコン膜の端部を酸化し、第２のフィールド酸化膜を形成する工程と、前記アクティブ領域上に形成された単結晶シリコン膜上に、ゲート酸化膜および多結晶シリコンからなるゲートを形成する工程とを備えることを特徴とする。
【００１０】
これにより、アクティブ領域上の単結晶シリコン膜に接続された多結晶シリコン膜を第１のフィールド酸化膜上に形成した場合においても、アクティブ領域の端部の多結晶シリコン膜に発生した欠陥を除去することができる。このため、ソース／ドレイン領域を多結晶シリコン膜に形成した場合においても、ソース／ドレイン領域間に流れるリーク電流を抑制することが可能となり、電界効果型トランジスタの特性を向上させることが可能となる。
【００１１】
また、請求項４記載の半導体装置の製造方法によれば、シリコン基板上に第１のフィールド酸化膜およびアクティブ領域を形成する工程と、前記第１のフィールド酸化膜上に多結晶シリコン膜を形成すると同時に、前記アクティブ領域上に単結晶シリコン膜を形成する工程と、前記シリコン基板の全面にパッド酸化膜を堆積した後、窒化シリコン膜を堆積する工程と、前記アクティブ領域上に形成された単結晶シリコン膜上に、ゲート酸化膜および多結晶シリコンからなるゲートを形成する工程と、前記ゲートの両側の前記単結晶シリコン膜および前記多結晶シリコン膜にソース／ドレイン領域を形成する工程とを備えることを特徴とする。
【００１２】
これにより、単結晶シリコン膜および多結晶シリコン膜を同一工程で形成することが可能となり、第１のフィールド酸化膜上に形成された多結晶シリコン層に単結晶シリコン層を均一に接触させることが可能となる。このため、電界効果型トランジスタの特性の劣化を抑制しつつ、ソース／ドレイン領域を多結晶シリコン層に形成することが可能となり、製造工程の煩雑化を抑制しつつ、ドレイン容量を低減させることが可能となる。
【００１３】
また、請求項５記載の半導体装置の製造方法によれば、前記第１のフィールド酸化膜上に多結晶シリコン膜を形成すると同時に、前記アクティブ領域上に単結晶シリコン膜を形成する工程は、非選択エピタキシャル成長によって行うことを特徴とする。
これにより、アクティブ領域上に単結晶シリコン膜を形成する際に、第１のフィールド酸化膜上に多結晶シリコン膜を同時に形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、第１のフィールド酸化膜上に形成された多結晶シリコン層に単結晶シリコン層を均一に接触させることが可能となり、電界効果型トランジスタの特性を向上させることが可能となる。
【００１４】
また、請求項６記載の半導体装置の製造方法によれば、前記シリコン基板は、抵抗率が１ｋΩ・ｃｍ以上である層を有することを特徴とする。
これにより、高抵抗化されたシリコン基板上に電界効果型トランジスタを形成することが可能となり、基板クロストークを低減させることを可能として、電界効果型トランジスタの特性を向上させることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、シリコン基板１には、Ｐウェル２ａおよびＮウェル２ｂが形成されるとともに、アクティブ領域を素子分離するフィールド酸化膜３が形成されている。なお、フィールド酸化膜３は、例えば、ＬＯＣＯＳ法によるシリコン基板１の熱酸化により形成することができる。
【００１６】
そして、Ｐウェル２ａのアクティブ領域には単結晶シリコン層５ａが形成され、単結晶シリコン層５ａ上には、ゲート絶縁膜６ａを介してゲート電極７ａが形成されている。そして、単結晶シリコン層５ａの両側のアクティブ領域にはＮ型単結晶シリコン層８ａ、９ａがそれぞれ形成され、Ｎ型単結晶シリコン層８ａ、９ａは、フィールド酸化膜３上に延伸されたＮ型多結晶シリコン層１０ａ、１１ａにそれぞれ接続されている。
【００１７】
ここで、Ｎ型単結晶シリコン層８ａおよびＮ型多結晶シリコン層１０ａは、Ｎチャネル電界効果型トランジスタのソース領域を構成し、Ｎ型単結晶シリコン層９ａおよびＮ型多結晶シリコン層１１ａは、Ｎチャネル電界効果型トランジスタのドレイン領域を構成することができる。
また、Ｐウェル２ａのアクティブ領域には、Ｐウェル２ａに接続されたＰ型単結晶シリコン層１２ａが形成され、ウェルコンタクトを構成することができる。
【００１８】
また、Ｎウェル２ｂのアクティブ領域には単結晶シリコン層５ｂが形成され、単結晶シリコン層５ｂ上には、ゲート絶縁膜６ｂを介してゲート電極７ｂが形成されている。そして、単結晶シリコン層５ｂの両側のアクティブ領域にはＰ型単結晶シリコン層８ｂ、９ｂがそれぞれ形成され、Ｐ型単結晶シリコン層８ｂ、９ｂは、フィールド酸化膜３上に延伸されたＰ型多結晶シリコン層１０ｂ、１１ｂにそれぞれ接続されている。
【００１９】
ここで、Ｐ型単結晶シリコン層８ｂおよびＰ型多結晶シリコン層１０ｂは、Ｐチャネル電界効果型トランジスタのソース領域を構成し、Ｐ型単結晶シリコン層９ｂおよびＰ型多結晶シリコン層１１ｂは、Ｐチャネル電界効果型トランジスタのドレイン領域を構成することができる。
また、Ｎウェル２ｂのアクティブ領域には、Ｎウェル２ｂに接続されたＮ型単結晶シリコン層１２ｂが形成され、ウェルコンタクトを構成することができる。
【００２０】
さらに、フィールド酸化膜３上には、Ｎ型多結晶シリコン層１１ａおよびＰ型多結晶シリコン層１０ｂを素子分離するフィールド酸化膜４が形成されている。なお、フィールド酸化膜４は、例えば、ＬＯＣＯＳ法による多結晶シリコン層の熱酸化により形成することができる。
また、単結晶シリコン層５ａ、５ｂ、Ｎ型単結晶シリコン層８ａ、９ａ、Ｎ型多結晶シリコン層１０ａ、１１ａ、Ｐ型単結晶シリコン層８ｂ、９ｂおよびＰ型多結晶シリコン層１０ｂ、１１ｂに用いられる単結晶シリコン層および多結晶シリコン層は、非選択エピタキシャル成長によって形成することができる。ここで、非選択エピタキシャル成長を用いることで、アクティブ領域上に単結晶シリコン層を形成するのと同時に、フィールド酸化膜３上に多結晶シリコン層を形成することができる。
【００２１】
これにより、単結晶シリコン膜および多結晶シリコン膜を同一工程で形成することが可能となり、フィールド酸化膜３上に形成された多結晶シリコン層に単結晶シリコン層を均一に接触させることが可能となる。このため、電界効果型トランジスタの特性の劣化を抑制しつつ、ソース／ドレイン領域を多結晶シリコン層に形成することが可能となり、製造工程の煩雑化を抑制しつつ、ドレイン容量を低減させることが可能となる。
【００２２】
また、Ｎ型多結晶シリコン層１０ａ、１１ａおよびＰ型多結晶シリコン層１０ｂ、１１ｂをフィールド酸化膜３上に形成することにより、高濃度不純物層がシリコン基板１に接触しないようにしてソース／ドレイン領域を設けることが可能となり、電界効果型トランジスタの高耐圧化を図ることが可能となる。
さらに、単結晶シリコン層５ａ、５ｂ、Ｎ型単結晶シリコン層８ａ、９ａ、Ｎ型多結晶シリコン層１０ａ、１１ａ、Ｐ型単結晶シリコン層８ｂ、９ｂおよびＰ型多結晶シリコン層１０ｂ、１１ｂに用いられる単結晶シリコン層および多結晶シリコン層をエピタキシャル成長で形成することが可能となり、不純物分布のゆらぎを低減させて、マッチング特性を向上させることが可能となる。
【００２３】
なお、上述した実施形態では、電界効果型トランジスタを形成するために、シリコン基板１、単結晶シリコン層５ａ、５ｂ、Ｎ型単結晶シリコン層８ａ、９ａ、Ｎ型多結晶シリコン層１０ａ、１１ａ、Ｐ型単結晶シリコン層８ｂ、９ｂおよびＰ型多結晶シリコン層１０ｂ、１１ｂを用いる方法について説明したが、シリコン基板１、単結晶シリコン層５ａ、５ｂ、Ｎ型単結晶シリコン層８ａ、９ａ、Ｎ型多結晶シリコン層１０ａ、１１ａ、Ｐ型単結晶シリコン層８ｂ、９ｂおよびＰ型多結晶シリコン層１０ｂ、１１ｂの代わりに、シリコン−ゲルマニウム基板、単結晶シリコン−ゲルマニウム層および多結晶シリコン−ゲルマニウム層を用いるようにしてもよい。
【００２４】
図２（ａ）は、図１の半導体装置のドレイン容量Ｃｊを、ソース／ドレイン領域をフィールド酸化膜上に設けない従来の電界効果型トランジスタの構成と比較して示す図、図２（ｂ）は、図１の半導体装置の相互コンダクタンスＧｍを従来の構成と比較して示す図である。なお、図２において、実線が図１の半導体装置の特性、点線が従来の半導体装置の特性を示す。
【００２５】
図２（ａ）において、図１の半導体装置では、ドレイン容量Ｃｊは従来の構成と比較して低減されているとともに、ドレイン電圧Ｖｄｄの依存性もほとんどないことが判る。
また、図２（ｂ）において、図１の半導体装置では、相互コンダクタンスＧｍが従来の構成と比較して低減され、モビリティーが向上されていることが判る。
【００２６】
図３〜図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図３（ａ）〜図３（ｃ）において、ＬＯＣＯＳ法により、シリコン基板２１にフィールド酸化膜２２を形成するとともに、フィールド酸化膜２２で素子分離されたアクティブ領域ＡＫをシリコン基板２１に形成する。なお、フィールド酸化膜２２をシリコン基板２１に形成する前に、ウェルまたはチャネル不純物層を形成するようにしてもよい。
【００２７】
次に、図３（ｄ）〜図３（ｆ）に示すように、アクティブ領域ＡＫ上に単結晶シリコン層２３を形成するのと同時に、フィールド酸化膜２２上に多結晶シリコン層２４を形成する。ここで、単結晶シリコン層２３および多結晶シリコン層２４は、非選択エピタキシャル成長によって形成することができる。ここで、非選択エピタキシャル成長を用いることで、アクティブ領域ＡＫ上に単結晶シリコン層２３を形成するのと同時に、フィールド酸化膜２２上に多結晶シリコン層２４を形成することができる。
【００２８】
このため、単結晶シリコン層２３および多結晶シリコン層２４を同一工程で形成することが可能となり、製造工程の煩雑化を抑制しつつ、フィールド酸化膜２２上に形成された多結晶シリコン層２４に単結晶シリコン層２３を均一に接触させることが可能となる。
なお、単結晶シリコン層２３および多結晶シリコン層２４を非選択エピタキシャル成長により形成する場合、単結晶シリコン層２３および多結晶シリコン層２４をノンドープとすることができる。また、非選択エピタキシャル成長の温度としては、例えば、７００℃程度、単結晶シリコン層２３および多結晶シリコン層２４の膜厚は、例えば、０．１μｍ程度とすることができる。また、多結晶シリコン層２４をフィールド酸化膜２２上に形成した場合、多結晶シリコン層２４には欠陥Ｋが発生する。
【００２９】
次に、図４（ａ）〜図４（ｃ）に示すように、ＣＶＤなどの方法により、単結晶シリコン層２３および多結晶シリコン層２４が形成されたシリコン基板２１全面に、パッド酸化膜および窒化シリコン膜を順次堆積させる。そして、フォトリソグラフィー技術およびエッチング技術を用いてパッド酸化膜および窒化シリコン膜をパターニングすることにより、単結晶シリコン層２３の上下端が露出するようにして、単結晶シリコン層２３を覆うとともに、単結晶シリコン層２３の左右端を介して多結晶シリコン層２４上に延伸されたパッド酸化膜２５および窒化シリコン膜２６を形成する。
【００３０】
次に、図４（ｄ）〜図４（ｆ）に示すように、パッド酸化膜２５および窒化シリコン膜２６をマスクとして、単結晶シリコン層２３および多結晶シリコン層２４の熱酸化を行うことにより、多結晶シリコン層２４を素子分離するフィールド酸化膜２７を形成する。ここで、単結晶シリコン層２３の上下端を露出させることにより、アクティブ領域の上下端の単結晶シリコン層２３および多結晶シリコン層２４をフィールド酸化膜２７に変化させることが可能となり、アクティブ領域の上下端に存在する単結晶シリコン層２３および多結晶シリコン層２４の欠陥Ｋを除去することができる。
【００３１】
次に、図５（ａ）〜図５（ｃ）に示すように、単結晶シリコン層２３の熱酸化によりシリコン酸化膜を形成した後、ＣＶＤなどの方法により、多結晶シリコン膜を全面に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いてシリコン酸化膜および多結晶シリコン膜をパターニングすることにより、両端がフィールド酸化膜２７上にかかるようにして、ゲート絶縁膜２８を介して単結晶シリコン層２３上に配置されたゲート電極２９を形成する。
【００３２】
次に、図５（ｄ）〜図５（ｆ）に示すように、ゲート電極２９をマスクとして、単結晶シリコン層２３および多結晶シリコン層２４にＮ型不純物を注入することにより、ゲート電極２９の両側にＮ型単結晶シリコン層３０ａ、３０ｂをそれぞれ形成するとともに、Ｎ型単結晶シリコン層３０ａ、３０ｂにそれぞれ接続され、フィールド酸化膜２７上に延伸されたＮ型多結晶シリコン層３１ａ、３１ｂをそれぞれ形成する。
【００３３】
なお、Ｎ型単結晶シリコン層３０ａおよびＮ型多結晶シリコン層３１ａは、Ｎチャネル電界効果型トランジスタのソース領域を構成し、Ｎ型単結晶シリコン層３０ｂおよびＮ型多結晶シリコン層３１ｂは、Ｎチャネル電界効果型トランジスタのドレイン領域を構成することができる。
これにより、アクティブ領域ＡＫ上の単結晶シリコン層２３に接続されたＮ型多結晶シリコン層３１ａ、３１ｂをフィールド酸化膜２２上に形成した場合においても、アクティブ領域ＡＫの端部のＮ型単結晶シリコン層３０ａ、３０ｂおよびＮ型多結晶シリコン層３１ａ、３１ｂに発生した欠陥Ｋを除去することができる。
【００３４】
このため、フィールド酸化膜２２上のＮ型多結晶シリコン層３１ａ、３１ｂを用いてソース／ドレイン領域を形成した場合においても、ソース／ドレイン領域間に流れるリーク電流Ｉｋを抑制することが可能となり、電界効果型トランジスタの特性を向上させることが可能となる。
図６は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
【００３５】
図６において、高抵抗シリコン基板４１には、Ｐウェル４２ａおよびＮウェル４２ｂが形成されるとともに、Ｎウェル４２ｂ下には、ディープＰウェル４２ｂ´が形成されている。また、高抵抗シリコン基板４１にはアクティブ領域を素子分離するフィールド酸化膜４３が形成されている。なお、フィールド酸化膜４３は、例えば、ＬＯＣＯＳ法による高抵抗シリコン基板４１の熱酸化により形成することができる。また、高抵抗シリコン基板４１の抵抗率は１ｋΩ・ｃｍ以上とすることができる。
【００３６】
そして、Ｐウェル４２ａのアクティブ領域には単結晶シリコン層４５ａが形成され、単結晶シリコン層４５ａ上には、ゲート絶縁膜４６ａを介してゲート電極４７ａが形成されている。そして、単結晶シリコン層４５ａの両側のアクティブ領域にはＮ型単結晶シリコン層４８ａ、４９ａがそれぞれ形成され、Ｎ型単結晶シリコン層４８ａ、４９ａは、フィールド酸化膜４３上に延伸されたＮ型多結晶シリコン層５０ａ、５１ａにそれぞれ接続されている。
【００３７】
ここで、Ｎ型単結晶シリコン層４８ａおよびＮ型多結晶シリコン層５０ａは、Ｎチャネル電界効果型トランジスタのソース領域を構成し、Ｎ型単結晶シリコン層４９ａおよびＮ型多結晶シリコン層５１ａは、Ｎチャネル電界効果型トランジスタのドレイン領域を構成することができる。
また、Ｐウェル４２ａのアクティブ領域には、Ｐウェル４２ａに接続されたＰ型単結晶シリコン層５２ａが形成され、ウェルコンタクトを構成することができる。
【００３８】
また、Ｎウェル４２ｂのアクティブ領域には単結晶シリコン層４５ｂが形成され、単結晶シリコン層４５ｂ上には、ゲート絶縁膜４６ｂを介してゲート電極４７ｂが形成されている。そして、単結晶シリコン層４５ｂの両側のアクティブ領域にはＰ型単結晶シリコン層４８ｂ、４９ｂがそれぞれ形成され、Ｐ型単結晶シリコン層４８ｂ、４９ｂは、フィールド酸化膜４３上に延伸されたＰ型多結晶シリコン層５０ｂ、５１ｂにそれぞれ接続されている。
【００３９】
ここで、Ｐ型単結晶シリコン層４８ｂおよびＰ型多結晶シリコン層５０ｂは、Ｐチャネル電界効果型トランジスタのソース領域を構成し、Ｐ型単結晶シリコン層４９ｂおよびＰ型多結晶シリコン層５１ｂは、Ｐチャネル電界効果型トランジスタのドレイン領域を構成することができる。
また、Ｎウェル４２ｂのアクティブ領域には、Ｎウェル４２ｂに接続されたＮ型単結晶シリコン層５２ｂが形成され、ウェルコンタクトを構成することができる。
【００４０】
さらに、フィールド酸化膜４３上には、Ｎ型多結晶シリコン層５１ａおよびＰ型多結晶シリコン層５０ｂを素子分離するフィールド酸化膜４４が形成されている。なお、フィールド酸化膜４４は、例えば、ＬＯＣＯＳ法による多結晶シリコン層の熱酸化により形成することができる。
また、単結晶シリコン層４５ａ、４５ｂ、Ｎ型単結晶シリコン層４８ａ、４９ａ、Ｎ型多結晶シリコン層５０ａ、５１ａ、Ｐ型単結晶シリコン層４８ｂ、４９ｂおよびＰ型多結晶シリコン層５０ｂ、５１ｂに用いられる単結晶シリコン層および多結晶シリコン層は、非選択エピタキシャル成長によって形成することができる。ここで、非選択エピタキシャル成長を用いることで、アクティブ領域上に単結晶シリコン層を形成するのと同時に、フィールド酸化膜４３上に多結晶シリコン層を形成することができる。
【００４１】
これにより、高抵抗シリコン基板４１上に電界効果型トランジスタを形成することを可能としつつ、フィールド酸化膜４３上にソース／ドレイン領域を形成することが可能となる。このため、ドレイン容量を低減させることを可能としつつ、基板クロストークを低減させることが可能となり、電界効果型トランジスタの特性を向上させることが可能となる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、アクティブ領域上に単結晶シリコン膜を形成する際に、フィールド酸化膜上に多結晶シリコン膜を同時に形成することが可能となり、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの特性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
【図２】図２（ａ）は、図１の半導体装置のドレイン容量Ｃｊを従来の構成と比較して示す図、図２（ｂ）は、図１の半導体装置の相互コンダクタンスＧｍを従来の構成と比較して示す図である。
【図３】図３（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ´線で切断した断面図、図３（ｃ）は、図３（ａ）のＢ−Ｂ´線で切断した断面図、図３（ｄ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図３（ｅ）は、図３（ｄ）のＡ−Ａ´線で切断した断面図、図３（ｆ）は、図３（ｄ）のＢ−Ｂ´線で切断した断面図である。
【図４】図４（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）は、図４（ａ）のＡ−Ａ´線で切断した断面図、図４（ｃ）は、図４（ａ）のＢ−Ｂ´線で切断した断面図、図４（ｄ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図４（ｅ）は、図４（ｄ）のＡ−Ａ´線で切断した断面図、図４（ｆ）は、図４（ｄ）のＢ−Ｂ´線で切断した断面図である。
【図５】図５（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ´線で切断した断面図、図５（ｃ）は、図５（ａ）のＢ−Ｂ´線で切断した断面図、図５（ｄ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図５（ｅ）は、図５（ｄ）のＡ−Ａ´線で切断した断面図、図５（ｆ）は、図５（ｄ）のＢ−Ｂ´線で切断した断面図である。
【図６】本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
【符号の説明】
１、２１  シリコン基板
２ａ、４２ａ  Ｐウェル
２ｂ、４２ｂ  Ｎウェル
３、４、２２、２７、４３、４４  フィールド酸化膜
５ａ、５ｂ、２３、４５ａ、４５ｂ  単結晶シリコン層
６ａ、６ｂ、２８、４６ａ、４６ｂ  ゲート絶縁膜
７ａ、７ｂ、２９、４７ａ、４７ｂ  ゲート電極
８ａ、９ａ、１２ｂ、４８ａ、４９ａ、５２ｂ  Ｎ型単結晶シリコン層
１０ａ、１１ａ、５０ａ、５１ａ  Ｎ型多結晶シリコン層
８ｂ、９ｂ、１２ａ、４８ｂ、４９ｂ、５２ａ  Ｐ型単結晶シリコン層
１０ｂ、１１ｂ、５０ｂ、５１ｂ  Ｐ型多結晶シリコン層
２４  多結晶シリコン層
２５  パッド酸化膜
２６  窒化シリコン膜
３０ａ、３１ａ  ソース層
３０ｂ、３１ｂ  ドレイン層
ＡＫ  アクティブ領域
Ｋ  欠陥
Ｉｋ  リーク電流
４２ｂ´  ディープＰウェル
４１  高抵抗シリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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