(57)【要約】【課題】同一半導体基板上に発光素子と受光素子を混載する光電子集積回路において、受光素子の高受光感度化・高速化の両立と光電流の信号処理を高速化することを目的とする。【解決手段】アノード埋め込み層３０のミラー領域５における表面露出部上にアノード埋め込み電極３２を形成することにより、アノード埋め込み層３０からアノード埋め込み電極３２通って外部に取り出される光電流が発生し、受光素子のシリーズ抵抗を低減できるため、ｐ型エピタキシャル層３１の膜厚を厚くして受光素子の受光感度を高めながら、光電流はシリーズ抵抗の低いアノード埋め込み電極３２を流れるため、ＣＲ積で決定する周波数特性が向上し、高速応答が可能となる。また、ｎｐｎトランジスタ３とｐｉｎフォトダイオード４を一体化させる構造にすることにより、配線距離を短くすることが可能となり、寄生容量やインダクタンスを低減するとが可能となる。その結果、周波数特性が向上し高速化を図れると共に、一体化構造のため小型化することができる。【選択図】    図２
2004349432.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板上に第１の導電型のエピタキシャル層を有する前記半導体基板のエッチング面に形成されたマイクロミラーで出射光を反射して出力する半導体発光素子および入射光を受光する受光素子とを形成する光電子集積回路であって、
前記マイクロミラーが形成されないエッチング面に、前記受光素子のアノード電極に接続するアノード埋め込み電極を有し、前記受光素子で発生した光電流が前記アノード埋め込み電極を経てアノード電極に流れることを特徴とする光電子集積回路。
【請求項２】
同一半導体基板上に第１の導電型のエピタキシャル層とその上層に第２のエピタキシャル層とを有する前記半導体基板のエッチング面に形成されたマイクロミラーで出射光を反射して出力する半導体発光素子および入射光を受光する受光素子とを形成する光電子集積回路であって、
前記マイクロミラーが形成されないエッチング面に、前記受光素子のアノード電極に接続するアノード埋め込み電極を有し、前記受光素子で発生した光電流が前記アノード埋め込み電極を経てアノード電極に流れることを特徴とする光電子集積回路。
【請求項３】
前記受光素子に接続されるトランジスタを前記半導体基板上に形成することを特徴とする請求項１または請求項２のいずれかに記載の光電子集積回路。
【請求項４】
前記マイクロミラーの底面の位置が前記半導体基板の高不純物濃度埋め込み層の不純物濃度がピークとなる深さとなるように前記マイクロミラーを形成することを特徴とする請求項１または請求項２または請求項３のいずれかに記載の光電子集積回路。
【請求項５】
前記半導体基板の高不純物濃度埋め込み層の前記アノード埋め込み電極に接する領域に前記埋め込み層と同一の導電型で高不純物濃度からなるアノード埋め込みコンタクト層を形成することを特徴とする請求項１または請求項２または請求項３または請求項４のいずれかに記載の光電子集積回路。
【請求項６】
前記半導体発光素子に接続されるレーザ下部配線と前記アノード埋め込み電極を同一の材料で形成し、両者を同一工程で形成することを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の光電子集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電子集積回路に係り、特に受光素子と半導体発光素子が同一基板上に混載された光電子集積回路に関するものである。
【０００２】
【従来の技術】
発光素子および受光素子は、光信号と電気信号の相互変換を行う素子であり、様々な分野で用いられている。中でもＣＤやＤＶＤ等の光ディスク分野において、光ディスク上に記録されている信号を読み書きする光ピックアップ装置のキーデバイスである。
【０００３】
近年、高性能化・高集積化の要請により、受光素子であるフォトダイオードと、バイポーラトランジスタ、抵抗、容量等の各種電子素子を同一基板上に混載したいわゆる光電子集積回路（以下ＯＥＩＣと称す）として構成されており、さらなる小型化・高集積化に対応して、上記のＯＥＩＣに発光素子である半導体発光素子と、レーザ光立ち上げ用のマイクロミラーを一体化したＯＥＩＣも広く用いられている。
【０００４】
この種のＯＥＩＣは一般に、バイポーラトランジスタの製造方法に従って形成される。また、このＯＥＩＣにおいては、高受光感度・高速・低ノイズ特性を有した受光素子と、高速・高精度のバイポーラトランジスタとの混載が要求されている。
【０００５】
以下、従来の光電子集積回路について、図５，図６を用いて説明する。
図５は第一の従来の光電子集積回路の概略断面図、図６は第二の従来の光電子集積回路の概略断面図であり、半導体基板としてシリコン基板、バイポーラトランジスタとしてｎｐｎトランジスタ、受光素子としてｐｉｎフォトダイオード、発光素子として半導体発光素子が同一基板上に構成されたＯＥＩＣを例示するものである。
【０００６】
図５において、１は低濃度ｐ型のシリコン基板、２はシリコン基板１上に形成されたｎ型エピタキシャル層、３はシリコン基板１上に形成された２層ポリシリコン自己整合型のｎｐｎトランジスタ、４はシリコン基板１上に形成されたｐｉｎフォトダイオード、５はシリコン基板１上に形成されたミラー領域である。
【０００７】
ｎｐｎトランジスタ３において、６は高濃度ｎ型のエミッタ領域、７はエミッタ領域６の下部に形成されたｐ型のベース領域、８はベース領域７の下部に形成されたｎ型エピタキシャル層２からなるコレクタ領域、９はコレクタ領域８の下部に形成された高濃度ｎ型のコレクタ埋め込み領域、１０はエミッタ電極、１１はベース電極、１２はコレクタ電極である。エミッタ領域６、ベース領域７、コレクタ領域８に流れる電流はそれぞれ、エミッタ電極１０、ベース電極１１、コレクタ電極１２から外部に取り出される。
【０００８】
１３はｎｐｎトランジスタ３とフォトダイオード４間を電気的に絶縁分離する分離酸化膜であり、局部熱酸化膜いわゆるＬＯＣＯＳによって形成される。分離酸化膜１３の下には、高濃度ｐ型の分離層１４が形成される。
【０００９】
フォトダイオード４において、１５はｎ型エピタキシャル層２からなるカソード層、１６はカソード層１５上に形成された高濃度ｎ型のカソード表面層、１７はカソード表面層１６の周辺に形成された高濃度ｎ型のカソードコンタクト層、１８はカソードコンタクト層１７上に形成されたカソード電極である。
【００１０】
１９は分離層１４上に形成された高濃度ｐ型のアノードコンタクト層、２０はアノードコンタクト層１９上に形成されたアノード電極である。アノード領域はカソード層１５下部の低濃度ｐ型のシリコン基板１の領域であり、分離層１４とアノードコンタクト層１９を介してアノード電極２０から電流として外部に取り出される。２１はカソード表面層１６上部の受光面で、しばしば入射光２２の界面での反射を低減するために反射防止膜が設けられる。
【００１１】
ミラー領域５において、２３、２４はそれぞれシリコン基板１およびｎ型エピタキシャル層２を異方性エッチングにより形成されたマイクロミラーとミラー底面、２５は半導体発光素子、２６はｎｐｎトランジスタ３やフォトダイオード４の素子上およびマイクロミラー２３上に形成された保護膜、２７は保護膜２６上のうちミラー底面２４上部からｎ型エピタキシャル層２まで選択的に形成されたレーザ下部配線、２８はレーザ下部配線２７のうちミラー底面２４上に選択的に形成されたレーザ下部電極であり、半導体発光素子２５はレーザ下部電極２８上にボンディングされて設置される。２９は半導体発光素子２５から発光した出射光である。
【００１２】
以上のように構成されたＯＥＩＣについて、以下その動作を説明する。
半導体発光素子２５に閾値以上の電流を印加すると誘導放出が起こり発振し、コヒーレントな出射光２９が水平方向に出力される。マイクロミラー２４が水平方向に対し４５°の角度を成している場合、出射光２９はマイクロミラー２４表面で反射し垂直方向に立ち上る。この出射光２９は光ディスク等に当たり、その反射光がフォトダイオード４の入射光２２となる。
【００１３】
受光面２１から入射光２２が入射すると、カソード層１５とアノードであるシリコン基板１で吸収され、電子と正孔の対が発生する。この時、フォトダイオード４に逆バイアスを印加すると、低不純物濃度であるシリコン基板１側に空乏層が広がり、空乏層近傍で発生した電子と正孔の対のうち、電子はカソード層１５からカソードコンタクト層１７に、正孔は分離層１４を経由してアノードコンタクト層１９に、拡散またはドリフトすることにより、それぞれ分離されて到達する光電流が発生する。この光電流を受けて、ｎｐｎトランジスタ３や抵抗素子や容量素子により形成された電子回路により、増幅や信号処理されて出力され、光ディスクの記録や再生信号となる（例えば、特開平０５−３１５６９９号公報）。
【００１４】
しかしながら、この構造では、光電流は上述のように拡散電流成分とドリフト電流成分に大きく分けられるが、拡散電流は少数キャリアの空乏層端までの拡散に支配されるため、空乏層内の電界によるドリフト電流成分に比べて応答速度が遅く、フォトダイオード４の周波数特性を低下させる要因となっていた。特にＣＤで使用されている赤外光においては、シリコンに対する吸収係数が小さいためシリコン基板１の深くまで光が到達し、深い所で発生したキャリアが電流に寄与するため、高速動作するのが困難であるという問題点があった。
【００１５】
この問題を解決する方法として、第二の従来構造の光電子集積回路が考えられる。
以下、従来の第二の光電子集積回路について図６を用いて説明する。
【００１６】
図６において、３０はシリコン基板１上に形成された高濃度ｐ型のアノード埋め込み層、３１は第１のアノード埋め込み層３０上に形成された低濃度ｐ型エピタキシャル層である。
【００１７】
シリコン基板１とアノード埋め込み層３０との濃度差を３桁以上にすると、シリコン基板１内で吸収した光により発生したキャリアは、濃度勾配による生じるポテンシャルバリアのため拡散が阻害され再結合し、電流には寄与しなくなる。空乏層端がアノード埋め込み層３０まで達するように、ｐ型エピタキシャル層３１の膜厚を選択すると、光電流はほとんどドリフト電流のみが支配的となり高速化が可能となる。さらに、吸収された正孔はｐ型エピタキシャル層３１からアノード埋め込み層３０、分離層１４、アノードコンタクト層１９を介して移動するが、アノード埋め込み層３０は高濃度層であるため、第一の従来例に比べて、シリーズ抵抗は小さくなり周波数特性は向上する。
【００１８】
また、ｎ型エピタキシャル層２は、ｎｐｎトランジスタ３のコレクタ領域８となるため低濃度化はできず、カソード層１５を空乏化することはできない。従って表面付近でほとんど吸収される短波長の光に対して受光感度と周波数特性を向上するために、カソード表面層１６の濃度をカソード層１５の濃度以上に選定し、その濃度傾斜を利用して光電効率の高効率化を図ることが可能である。そのために必要な濃度差を３桁以上とする。
【００１９】
以上の構成により、受光素子の受光感度に寄与する低不純物濃度部と受光素子表面の不純物濃度差を利用して実効的な空乏層領域を十分に確保し、バイポーラトランジスタの特性を低下させずに、受光素子の周波数特性と受光感度を確保していた。
【００２０】
【特許文献１】
特開平５−３１５６９９号公報
【００２１】
【発明が解決しようとする課題】
近年、ＣＤ・ＤＶＤに使用されている光ピックアップ用光電子集積回路では、光ディスクの高速化・高集積化に伴い、高受光感度化、高速化、小型化が要望されている。
【００２２】
しかしながら従来の構成では、長波長光（特に赤外光）に対して高受光感度化を実現するためには、ｐ型エピタキシャル層３１の膜厚を厚くする必要がある。その結果、分離層１４とアノード埋め込み層３０が離れて、その間にｐ型エピタキシャル層３１が挿入される。ｐ型エピタキシャル層３１は空乏層を広げるためには低濃度である必要があり、そのため抵抗成分は大きい。その結果、フォトダイオード４のシリーズ抵抗が大きくなり、周波数特性はＣＲ積で決定されるため低下し、高速のトランジスタと高受光感度・高速の受光素子の両立ができないという問題点があった。
【００２３】
本発明の光電子集積回路は、上記従来例の問題点を解決するもので、受光素子の高受光感度化と光電流の応答速度の高速化を図ることを目的とする。
【００２４】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１記載の光電子集積回路は、同一半導体基板上に第１の導電型のエピタキシャル層を有する前記半導体基板のエッチング面に形成されたマイクロミラーで出射光を反射して出力する半導体発光素子および入射光を受光する受光素子とを形成する光電子集積回路であって、前記マイクロミラーが形成されないエッチング面に、前記受光素子のアノード電極に接続するアノード埋め込み電極を有し、前記受光素子で発生した光電流が前記アノード埋め込み電極を経てアノード電極に流れることを特徴とする。
【００２５】
請求項２記載の光電子集積回路は、同一半導体基板上に第１の導電型のエピタキシャル層とその上層に第２のエピタキシャル層とを有する前記半導体基板のエッチング面に形成されたマイクロミラーで出射光を反射して出力する半導体発光素子および入射光を受光する受光素子とを形成する光電子集積回路であって、前記マイクロミラーが形成されないエッチング面に、前記受光素子のアノード電極に接続するアノード埋め込み電極を有し、前記受光素子で発生した光電流が前記アノード埋め込み電極を経てアノード電極に流れることを特徴とする。
【００２６】
請求項３記載の光電子集積回路は、請求項１または請求項２のいずれかに記載の光電子集積回路において、前記受光素子に接続されるトランジスタを前記半導体基板上に形成することを特徴とする。
【００２７】
請求項４記載の光電子集積回路は、請求項１または請求項２または請求項３のいずれかに記載の光電子集積回路において、前記マイクロミラーの底面の位置が前記半導体基板の高不純物濃度埋め込み層の不純物濃度がピークとなる深さとなるように前記マイクロミラーを形成することを特徴とする。
【００２８】
請求項５記載の光電子集積回路は、請求項１または請求項２または請求項３または請求項４のいずれかに記載の光電子集積回路において、前記半導体基板の高不純物濃度埋め込み層の前記アノード埋め込み電極に接する領域に前記埋め込み層と同一の導電型で高不純物濃度からなるアノード埋め込みコンタクト層を形成することを特徴とする。
【００２９】
請求項６記載の光電子集積回路は、請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の光電子集積回路において、前記半導体発光素子に接続されるレーザ下部配線と前記アノード埋め込み電極を同一の材料で形成し、両者を同一工程で形成することを特徴とする。
【００３０】
以上の構造により、受光素子の高受光感度化と光電流の応答速度の高速化を図ることができる。
【００３１】
【発明の実施の形態】
（実施の形態１）
以下に本発明の実施の形態１について図１を用いて説明する。
【００３２】
図１は本発明の実施の形態１における光電子集積回路の概略断面図であり、半導体基板としてシリコン基板、受光素子としてｐｉｎフォトダイオード、発光素子としての半導体発光素子が同一基板上に構成されている。
【００３３】
１は低濃度ｐ型のシリコン基板、２はｎ型エピタキシャル層、４はｐｉｎフォトダイオード、５はミラー領域、１３は分離酸化膜、１４は高濃度ｐ型の分離層、１５はｎ型のカソード層、１６は高濃度型ｎ型のカソード表面層、１７は高濃度ｎ型のカソードコンタクト層、１８はカソード電極、１９は高濃度ｐ型のアノードコンタクト層、２０はアノード電極、２１は受光面、２２は入射光、２３はマイクロミラー、２４はミラー底面、２５は半導体発光素子、２６は保護膜、２７はレーザ下部配線、２８はレーザ下部電極、２９は出射光、３０は高濃度ｐ型のアノード埋め込み層、３１は低濃度ｐ型エピタキシャル層である。
【００３４】
３２はアノード埋め込み層３０がミラー領域５の領域で表面に露出した部分に接するように形成されたアノード埋め込み電極であり、そのアノード埋め込み電極３２はｎ型エピタキシャル層２の上部まで延在して形成され、アノード電極２０と接続されている。
【００３５】
次に、光電子集積回路の製造方法について簡単に説明する。
まず、低濃度ｐ型のシリコン基板１の主面に高濃度ｐ型のアノード埋め込み層３０を拡散し、その後、アノード埋め込み層３０を拡散したシリコン基板１主面の全域に低濃度ｐ型のエピタキシャル層３１を堆積する。そして、堆積したｐ型エピタキシャル層３１の所定個所に高濃度ｐ型の分離層１４を形成した後、ｐ型エピタキシャル層３１の更にその上にｎ型エピタキシャル層２を堆積し、堆積したｎ型エピタキシャル層２の所定個所に分離酸化層１３を形成してから、ｎ型エピタキシャル層２の所定個所にｐ型のカソードコンタクト層１９や、ｎ型のカソードコンタクト層１７、高濃度ｎ型のカソード表面層１６を形成する。ミラー領域５は、必要な拡散処理を行った後、エピタキシャル層を含むシリコン基板の表面の所定個所をエッチング処理することにより、傾斜面を有した凹部を形成し、表面に保護膜を形成した後、レーザ下部電極２８やアノード埋め込み電極３２を形成している。
【００３６】
そして、半導体発光素子である半導体発光素子２５のチップは、シリコン基板１に施す拡散処理とは全く別の拡散処理で個別に作り込まれ、完成した半導体発光素子のチップ（半導体発光素子２５）はレーザ下部配線２７の上に半導体発光素子２５のレーザ下部電極２８がそれと接触するように載置される。
【００３７】
なお、カソード層１５は、ｎ型エピタキシャル層２の所定領域を分離酸化層１３で包囲して周囲の半導体素子と絶縁分離することによって構成され、フォトダイオードはカソード層１５とｐ型エピタキシャル層３１との接合部分で構成される。
【００３８】
以上のように構成された本実施の形態の光電子集積回路について、以下動作について説明する。
基本的な動作は図５および図６の説明と同様である。半導体発光素子２５から出射光２９が水平方向に出力され、マイクロミラー２３により垂直方向に立ち上り、光ディスク等に当たり、その反射光が入射光２２となる。
【００３９】
入射光２２が受光面２１から入射すると、カソード層１５とアノードである低濃度ｐ型エピタキシャル層３１で吸収され、電子と正孔の対が発生し、拡散とドリフトによりそれぞれ分離されて、電子はカソードコンタクト層１７に、正孔はアノード埋め込み層３０、ｐ型エピタキシャル層３１、分離層１４、アノードコンタクト層１９という経路（経路Ａ）と、アノード埋め込み層３０、アノード埋め込み電極３２の経路（経路Ｂ）で、外部に取り出され光電流が発生する。
【００４０】
ここで経路Ａと経路Ｂを比較すると、経路Ａではｐ型エピタキシャル層３１が低濃度であるためシリーズ抵抗が高くなるが、経路Ｂでは高濃度のアノード埋め込み層３０とアノード電極２０とがｐ型エピタキシャル層３１を介さずに直接的に接続されているため、寄生のシリーズ抵抗が小さく、経路Ｂを流れる電流が支配的になり、経路Ａの電流は僅かである。従って、この実施形態のフォトダイオード４は、それに付随するトータルのシリーズ抵抗を、図６における第二の従来例に比べて小さくすることができる。したがって、ｐ型エピタキシャル層３１の膜厚を厚くして受光素子の受光感度を高めながら、光電流はシリーズ抵抗の低いアノード埋め込み電極３２を流れるため、ＣＲ積で決定される周波数特性が向上し、受光信号に対する高速応答が可能となる。
【００４１】
また、シリコン基板１とアノード埋め込み層３０との濃度差を３桁以上にすると、シリコン基板１内で発生したキャリアは、濃度勾配により生じるポテンシャルバリアのため再結合し、電流には寄与しなくなる。従ってドリフト電流のみが支配的となり高速化が可能となる。
【００４２】
また、カソード表面層１６の濃度をカソード層１５の１０００倍以上にすることにより、光電効率の高効率化を図り、表面付近で吸収された光に対する受光感度と周波数特性を向上することができる。
【００４３】
なお、上述した実施形態のｎ型のカソード層１５は、ｎ型エピタキシャル層２の所定部分を分離酸化層１３で包囲して形成した事例で説明したが、イオン注入法により形成したｎ型ウエル層であっても構わない。
（実施の形態２）
次に、本発明の実施の形態２について図２を用いて説明する。
【００４４】
図２は本発明の実施の形態２における光電子集積回路の概略断面図である。
図２において、３はｎｐｎトランジスタ、６はエミッタ領域、７はベース領域、８はコレクタ領域、９はコレクタ埋め込み領域、１０はエミッタ電極、１１はベース電極、１２はコレクタ電極である。
【００４５】
ここで、アノード埋め込み電極３２は実施の形態１と同様にｎ型エピタキシャル層２の上部まで延在して形成され、アノード電極２０と接続されており、光電流はシリーズ抵抗の低いアノード埋め込み電極３２を流れるため、ＣＲ積で決定される周波数特性が向上し、受光信号に対する高速応答が可能となる。
【００４６】
この実施形態においては、図１の実施の形態１に対しｎｐｎトランジスタ３が加わった構造であり、ｐｉｎフォトダイオード４の出力が直接、ｎｐｎトランジスタ３や抵抗素子や容量素子により形成された電子回路入力され、増幅や信号処理されて出力され、光ディスクの記録や再生信号となる。
【００４７】
したがって、この構造では、受光信号に対する高速応答が可能としながら、ｎｐｎトランジスタ３とｐｉｎフォトダイオード４を一体化されているため、配線距離を短くすることが可能となり、寄生容量やインダクタンスを低減することが可能となる。その結果、光電流の信号処理を高速化することができる。また、一体化構造のため小型化することができる。
【００４８】
また、以上に記載の光電子集積回路に対して、アノード埋め込み層３０の不純物濃度がピークとなる深さにミラー底面２４を形成することにより、コンタクト抵抗を小さくすることでき、フォトダイオード４のシリーズ抵抗をより低減することできる。
【００４９】
図３は本発明のミラー領域における表面からの深さと不純物濃度を示す図である。
図３において、３３はアノード埋め込み層３０の不純物濃度ピークであり、ミラー底面２４がその深さが不純物濃度ピーク３３の深さと一致するようにミラー領域を形成している。
【００５０】
この実施形態において、アノード埋め込み電極３２はアノード埋め込み層３０の不純物濃度が不純物濃度ピーク３３となる位置で接しているため、コンタクト用拡散層を別途設けなくても、オーミック接触を確保することができる。また、ミラー底面２４のアノード埋め込み層３０とアノード埋め込み電極３２との接触面積を大きくすることが可能であり、コンタクト抵抗を小さくすることができる。その結果、フォトダイオード４のシリーズ抵抗がより低減され、受光素子の動作速度を高速化することができる。
【００５１】
さらに、以上に記載の光電子集積回路に対して、アノード埋め込み層３０とアノード埋め込み電極３２の界面に高濃度ｐ型のアノード埋め込みコンタクト層を形成することにより、コンタクト抵抗をさらに小さくすることでき、フォトダイオードのシリーズ抵抗をより低減することできる。
【００５２】
図４は本発明におけるアノード埋め込み層とアノード埋め込み電極の界面に高濃度ｐ型のアノード埋め込みコンタクト層を形成した光電子集積回路の概略断面図である。
【００５３】
図４において、３４はアノード埋め込み層３０とアノード埋め込み電極３２の界面に形成された高濃度ｐ型のアノード埋め込みコンタクト層であり、不純物注入等によりアノード埋め込み層３０よりも高濃度に形成される。
【００５４】
アノード埋め込み電極３２は高濃度のアノード埋め込みコンタクト層３４と接しているため、上記実施形態（図３を参照）に比べてオーミック電極がより形成しやすくなり、コンタクト抵抗が更に小さくなる。その結果フォトダイオード４のシリーズ抵抗が更に低減でき、受光素子の高速化を実現できる。
【００５５】
なお、本実施の形態において、アノード埋め込み電極３２はレーザ下部配線２７と同一の材料を用いてもよい。この場合、レーザ下部配線２７とアノード埋め込み電極３２は同一工程で形成することが可能となり、工程および構造を簡略化することができる。
【００５６】
なお、本実施の形態において、ｎｐｎトランジスタのコレクタやｐｉｎフォトダイオードカソードとして、ｎ型のエピタキシャル層を用いたが、拡散層で形成したいわゆるエピフリー構造のＯＥＩＣにおいても適用可能であることは言うまでもない。
【００５７】
また、本実施の形態において、シリコン基板を用いたが、必ずしもシリコン基板に限定されるものではなく、例えば、長波長域で広く用いられているゲルマニウム基板や、化合物半導体であってもよい。
【００５８】
また本発明では、受光素子としてｐｉｎフォトダイオードを用いたが、通常のｐｎ型フォトダイオード、アバランシェフォトダイオード、フォトトランジスタについても適用が可能であることは言うまでもない。
【００５９】
【発明の効果】
本発明の光電子集積回路は、アノード埋め込み層のミラー領域における表面露出部上にアノード埋め込み電極を形成することにより、アノード埋め込み層からアノード埋め込み電極通って外部に取り出される光電流が発生し、受光素子のシリーズ抵抗を低減できるため、ｐ型エピタキシャル層の膜厚を厚くして受光素子の受光感度を高めながら、光電流はシリーズ抵抗の低いアノード埋め込み電極を流れるため、ＣＲ積で決定する周波数特性が向上し、高速応答が可能となる。
【００６０】
また、ｎｐｎトランジスタとｐｉｎフォトダイオードを一体化させる構造にすることにより、配線距離を短くすることが可能となり、寄生容量やインダクタンスを低減することが可能となる。その結果、周波数特性が向上し高速化を図れると共に、一体化構造のため小型化することができる。
【００６１】
また、アノード埋め込み層の不純物濃度がピークとなる深さにミラー底面を形成することにより、コンタクト抵抗を小さくすることができ、フォトダイオードのシリーズ抵抗をより低減することができる。
【００６２】
さらに、アノード埋め込み層とアノード埋め込み電極の界面に高濃度ｐ型のアノード埋め込みコンタクト層を形成することにより、コンタクト抵抗をさらに小さくすることができ、フォトダイオードのシリーズ抵抗をより低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における光電子集積回路の概略断面図
【図２】本発明の実施の形態２における光電子集積回路の概略断面図
【図３】本発明のミラー領域における表面からの深さと不純物濃度を示す図
【図４】本発明におけるアノード埋め込み層とアノード埋め込み電極の界面に高濃度ｐ型のアノード埋め込みコンタクト層を形成した光電子集積回路の概略断面図
【図５】第一の従来の光電子集積回路の概略断面図
【図６】第二の従来の光電子集積回路の概略断面図
【符号の説明】
１    シリコン基板
２    ｎ型エピタキシャル層
３    ｎｐｎトランジスタ
４    フォトダイオード
５    ミラー領域
６    エミッタ領域
７    ベース領域
８    コレクタ領域
９    コレクタ埋め込み領域
１０    エミッタ電極
１１    ベース電極
１２    コレクタ電極
１３    分離酸化層
１４    分離層
１５    カソード層
１６    カソード表面層
１７    カソードコンタクト層
１８    カソード電極
１９    コンタクト層
２０    アノード電極
２１    受光面
２２    入射光
２３    マイクロミラー
２４    ミラー底面
２５    半導体発光素子
２６    保護膜
２７    レーザ下部配線
２８    レーザ下部電極
２９    出射光
３０    アノード埋め込み層
３１    ｐ型エピタキシャル層
３２    アノード埋め込み電極
３４    アノード埋め込みコンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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