(57)【要約】【課題】一対のＮチャンネルＦＥＴの間の温度の差異の増大が原因となって生じるスイッチングの偏りを抑制する。【解決手段】二次コイルと帰還コイルと動作電源が供給される中間タップが設けられた一次コイルとが巻回された昇圧トランスＴ１と、ドレインには一次コイルの一方の端子が接続され、ゲートには帰還コイルの一方の端子が接続された第１のＮチャンネルＦＥＴと、ドレインには一次コイルの他方の端子が接続され、ゲートには帰還コイルの他方の端子が接続された第２のＮチャンネルＦＥＴとを備え、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとが交互にオン状態となることでバックライトの光源となる放電管を点灯駆動する構成において、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方を１個のパッケージ２１に形成している。【選択図】  図１
0003115116.tif 000002
【実用新案登録請求の範囲】
【請求項１】
二次コイルと帰還コイルと動作電源が供給される中間タップが設けられた一次コイルとが巻回された昇圧トランスと、
ドレインには一次コイルの一方の端子が接続され、ゲートには帰還コイルの一方の端子が接続された第１のＮチャンネルＦＥＴと、
ドレインには一次コイルの他方の端子が接続され、ゲートには帰還コイルの他方の端子が接続された第２のＮチャンネルＦＥＴとを備え、
第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとが交互にオン状態となることで二次コイルに発生する高圧駆動出力を用いて、液晶パネルのバックライトの光源となる放電管を点灯駆動し、
昇圧トランスは片面基板の部品面に実装された自励式インバータ回路において、
第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方が１個のパッケージ内に形成され、
前記パッケージは、第１のＮチャンネルＦＥＴのドレイン端子と第２のＮチャンネルＦＥＴのドレイン端子とが昇圧トランスの側を向く取り付け方向でもって、昇圧トランスの近傍の半田面に面実装され、
液晶パネルの大きさを１５インチの近傍の大きさとし、
一次コイルの中間タップに供給される動作電源の電圧を２０Ｖ近傍の電圧としたことを特徴とする自励式インバータ回路。
【請求項２】
二次コイルと帰還コイルと動作電源が供給される中間タップが設けられた一次コイルとが巻回された昇圧トランスと、
ドレインには一次コイルの一方の端子が接続され、ゲートには帰還コイルの一方の端子が接続された第１のＮチャンネルＦＥＴと、
ドレインには一次コイルの他方の端子が接続され、ゲートには帰還コイルの他方の端子が接続された第２のＮチャンネルＦＥＴとを備え、
第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとが交互にオン状態となることで二次コイルに発生する高圧駆動出力を用いて、液晶パネルのバックライトの光源となる放電管を点灯駆動する自励式インバータ回路において、
第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方が１個のパッケージ内に形成されていることを特徴とする自励式インバータ回路。
【請求項３】
液晶パネルの大きさを２０インチ以下の大きさとし、
一次コイルの中間タップに供給される動作電源の電圧を１５Ｖより高い電圧としたことを特徴とする請求項２に記載の自励式インバータ回路。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、ドレインが一次コイルに接続された２つのＦＥＴが交互にオン状態となることで二次コイルに発生する高圧駆動出力を用いて、液晶パネルのバックライトの光源となる放電管を点灯駆動する自励式インバータ回路に係り、より詳細には、２つのＦＥＴを１個のパッケージ内に形成した自励式インバータ回路に関するものである。
【背景技術】
【０００２】
１５インチ程度の大きさの液晶表示装置のバックライトの光源となる冷陰極管を駆動する回路には、図２に示したような自励式インバータ回路が使用される。すなわち、一対のＮチャンネルＦＥＴ（以下では、単にＦＥＴと称する）１１，１２が交互にオン状態となることによって、二次コイルＬ２に高圧駆動出力を発生させ、この高圧駆動出力でもって冷陰極管４を点灯駆動している。また、ＦＥＴ１１，１２には、半田面に実装可能なパッケージに形成された素子（例えば、ＰＷ−ＭＯＬＤ型の素子）が使用されており、ＦＥＴ１１，１２のそれぞれのドレインは、図４に示したように、パターン８１，８２を介して、一次コイルＬ１に接続されている（パッケージ９１にはＦＥＴ１１が形成され、パッケージ９２にはＦＥＴ１２が形成されている）。
【０００３】
このように、ＦＥＴ１１とＦＥＴ１２とは、互いに異なるパッケージに形成された素子となっている。従って、ＦＥＴ１１のゲート閾値電圧とＦＥＴ１２のゲート閾値電圧とは、製造上のばらつきによって、その差異が大きくなることがある。このような場合、ＦＥＴ１１がオンしている期間とＦＥＴ１２がオンしている期間とに比較的大きな差異が生じる。そして、オン期間が長くなっている側のＦＥＴでは、他方のＦＥＴより発熱量が多くなり、素子温度が高くなる。その結果、素子温度の高い側ではゲート閾値電圧が低くなって、オン状態となる期間がますます長くなる。つまり、２つのＦＥＴの間において、オンしている期間の差異が増大する。そして、オンしている期間の差異が増大し、スイッチング動作の偏りが大きくなったときには、冷陰極管４を点灯駆動する高圧駆動出力の波形が歪む。その結果、所定の輝度が得られない、等の不具合を招いていた。
【０００４】
このため、以下に示す技術が提案されている（第１の従来技術とする）。すなわち、この技術では、スイッチング用のＦＥＴのゲートに印加するバイアス電圧を、分圧回路を用いて生成している。そして、分圧回路において生成したバイアス電圧を、それぞれに対応して設けられた抵抗を介して、それぞれのゲートに導いている。また、一方のＦＥＴのドレインにカソードが接続され、他方のＦＥＴのゲートにアノードが接続されたダイオードと、他方のＦＥＴのドレインにカソードが接続され、一方のＦＥＴのゲートにアノードが接続されたダイオードとを設けている。従って、オン状態となるＦＥＴの側においては、ゲートに印加される電圧が、閾値近傍の適正値となるように、自動で制御される。つまり、ゲート閾値電圧にばらつきがあるときにも、そのばらつきを補正するように、ゲートに印加される電圧が制御される。その結果、一方のＦＥＴのオン期間が他方のＦＥＴのオン期間より長くなるという事態の発生が防止されるので、高圧駆動出力の波形歪みの発生が回避されることになる（例えば、特許文献１参照）。
【０００５】
また、以下に示す技術が提案されている（第２の従来技術とする）。すなわち、この技術は、ハーフブリッジ型インバータ回路に適用されている。つまり、スイッチング素子に、ＮチャンネルＦＥＴとＰチャンネルＦＥＴとの、相補形の組み合わせとなる一対の素子を用いる回路に適用されている。そして、ＮチャンネルＦＥＴとＰチャンネルＦＥＴとの２つのＦＥＴについては、同じパッケージに形成された素子を用いた構成としている。また、相補形のＦＥＴの一方のゲートと他方のソースとの間に接続される一対のツェナーダイオードについても、一対のツェナーダイオードが同じパッケージに形成された素子を用いている。その結果、素子の実装に必要とする面積が減少するので、実装効率が高められる（例えば、特許文献２参照）。
【特許文献１】特開平１１−２３５０５２号公報
【特許文献２】特開２００３−３１７９８８号公報
【考案の開示】
【考案が解決しようとする課題】
【０００６】
しかしながら、第１の従来技術を用いたときには、一方の側のＦＥＴのドレインと他方の側のＦＥＴのゲートとの間に接続されるダイオード、および、他方の側のＦＥＴのドレインと一方の側のＦＥＴのゲートとの間に接続されるダイオードとを必要とする。その結果、素子数の増加を招くことになる。
【０００７】
第２の従来技術においては、相補形の一対のＦＥＴが同じパッケージに形成された素子を使用するようになっているが、これは、実装効率を高めることを目的としている。このため、一対のＮチャンネルＦＥＴの間に温度差が生じ、そのことがゲート閾値電圧の差異を増大させ、結果として、スイッチングの偏りをより大きくさせる、という不具合を解消するための観点から見るときでは、第２の従来技術は目的が異なる技術となっている。
【０００８】
また、図４に示したように、ＦＥＴ１１がパッケージ９１に形成され、ＦＥＴ１２がパッケージ９２に形成されている場合では、図示されないその他のパターンを形成する必要から、パッケージ９１，９２のそれぞれは、昇圧トランス（図９ではＴ９として示されている）から離れた位置に実装せざるを得なくなっている。その結果、パターン８１，８２の経路長が長くなっている。一方、パターン８１，８２には、電流値が大きなドレイン電流が流れる。従って、パターン８１，８２から放射される電磁ノイズのレベルが大きくなる。このため、自励式インバータ回路が形成された基板の取り付け位置が限定され、その他の部品との配置関係の調整を難しいものにしている。
【０００９】
本考案は、上記の問題点を解決するため創案されたものであり、その目的は、一対のＮチャンネルＦＥＴの間の温度の差異の増大が原因となって生じるスイッチングの偏りを防止することのでき、且つ、２つのＮチャンネルＦＥＴを１つのパッケージに形成した構成とするときにも、１つのＦＥＴのみが形成されたパッケージの放熱と同等の放熱を行うのみで、パッケージの温度の過度の上昇を防止することのでき、且つ、放射される電磁ノイズのレベルを低減することのできる自励式インバータ回路を提供することにある。
【００１０】
また本考案の目的は、スイッチングを行う一対のＮチャンネルＦＥＴの双方が１個のパッケージ内に形成された構成とすることにより、一対のＮチャンネルＦＥＴの間の温度の差異の増大が原因となって生じるスイッチングの偏りを抑制することのできる自励式インバータ回路を提供することにある。
【００１１】
また、上記目的に加え、動作電源の電圧を１５Ｖより高い電圧とすることにより、２つのＮチャンネルＦＥＴを１つのパッケージに形成した構成とするときにも、１つの素子が形成されたパッケージの放熱と同等の放熱を行うのみで、パッケージの温度の過度の上昇を防止することのできる自励式インバータ回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、本考案に係る自励式インバータ回路は、二次コイルと帰還コイルと動作電源が供給される中間タップが設けられた一次コイルとが巻回された昇圧トランスと、ドレインには一次コイルの一方の端子が接続され、ゲートには帰還コイルの一方の端子が接続された第１のＮチャンネルＦＥＴと、ドレインには一次コイルの他方の端子が接続され、ゲートには帰還コイルの他方の端子が接続された第２のＮチャンネルＦＥＴとを備え、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとが交互にオン状態となることで二次コイルに発生する高圧駆動出力を用いて、液晶パネルのバックライトの光源となる放電管を点灯駆動し、昇圧トランスは片面基板の部品面に実装された自励式インバータ回路に適用している。そして、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方が１個のパッケージに形成され、前記パッケージは、第１のＮチャンネルＦＥＴのドレイン端子と第２のＮチャンネルＦＥＴのドレイン端子とが昇圧トランスの側を向く取り付け方向でもって、昇圧トランスの近傍の半田面に面実装され、液晶パネルの大きさを１５インチの近傍の大きさとし、一次コイルの中間タップに供給される動作電源の電圧を２０Ｖ近傍の電圧としている。
【００１３】
すなわち、第１のＮチャンネルＦＥＴのゲート閾値電圧の方が、第２のＮチャンネルＦＥＴのゲート閾値電圧より低いとすると、このときでは、第１のＮチャンネルＦＥＴのオン時間が長くなる。従って、第１のＮチャンネルＦＥＴの発熱量が第２のＮチャンネルＦＥＴの発熱量より多くなる。しかし、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとは、互いの熱結合が密となっているので、互いの温度の差異は微少な値に抑制される。従って、温度の差異が増大することにより生じるゲート閾値電圧の差異の増加は防止される。その結果、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとのオン時間の差異は、素子温度が同じときのゲート閾値電圧の差異に対応する値に抑制される。従って、第１のＮチャンネルＦＥＴのオン時間と第２のＮチャンネルＦＥＴのオン時間との差異は、微少な値に抑制される。また、動作電源の電圧を、従来技術における１２Ｖから１５Ｖより高い電圧に変更すると、高くした程度に応じて、ドレイン電流が少なくなる。このため、第１のＮチャンネルＦＥＴおよび第２のＮチャンネルＦＥＴの発熱量は減少する。従って、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方が形成されたパッケージの発熱量を、１つのＮチャンネルＦＥＴのみが形成されていたパッケージの発熱量とほぼ同等とすることができる。また、第１のＮチャンネルＦＥＴのドレインと一次コイルとを接続するパターン長、および、第２のＮチャンネルＦＥＴのドレインと一次コイルとを接続するパターン長を短くすることができる。
【００１４】
また、本考案に係る自励式インバータ回路は、二次コイルと帰還コイルと動作電源が供給される中間タップが設けられた一次コイルとが巻回された昇圧トランスと、ドレインには一次コイルの一方の端子が接続され、ゲートには帰還コイルの一方の端子が接続された第１のＮチャンネルＦＥＴと、ドレインには一次コイルの他方の端子が接続され、ゲートには帰還コイルの他方の端子が接続された第２のＮチャンネルＦＥＴとを備え、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとが交互にオン状態となることで二次コイルに発生する高圧駆動出力を用いて、液晶パネルのバックライトの光源となる放電管を点灯駆動する自励式インバータ回路に適用している。そして、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方が１個のパッケージ内に形成されている。
【００１５】
すなわち、第１のＮチャンネルＦＥＴのゲート閾値電圧の方が、第２のＮチャンネルＦＥＴのゲート閾値電圧より低いとすると、このときでは、第１のＮチャンネルＦＥＴのオン時間が長くなる。従って、第１のＮチャンネルＦＥＴの発熱量が第２のＮチャンネルＦＥＴの発熱量より多くなる。しかし、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとは、互いの熱結合が密となっているので、互いの温度の差異は微少な値に抑制される。このため、温度の差異が増大することにより生じるゲート閾値電圧の差異の増加は防止される。その結果、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとのオン時間の差異は、素子温度が同じときのゲート閾値電圧の差異に対応する値に抑制される。従って、第１のＮチャンネルＦＥＴのオン時間と第２のＮチャンネルＦＥＴのオン時間との差異は、微少な値に抑制される。
【００１６】
また、上記構成に加え、液晶パネルの大きさを２０インチ以下の大きさとし、一次コイルの中間タップに供給される動作電源の電圧を１５Ｖより高い電圧としている。すなわち、動作電源の電圧を、従来技術における１２Ｖから１５Ｖより高い電圧に変更すると、高くした程度に応じて、ドレイン電流が少なくなる。このため、第１のＮチャンネルＦＥＴおよび第２のＮチャンネルＦＥＴの発熱量は減少する。従って、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方が形成されたパッケージの発熱量を、１つのＮチャンネルＦＥＴのみが形成されていたパッケージの発熱量とほぼ同等とすることができる。
【考案の効果】
【００１７】
本考案によれば、第１のＮチャンネルＦＥＴのゲート閾値電圧と、第２のＮチャンネルＦＥＴのゲート閾値電圧とに差異があるときでも、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとのオン時間の差異は、素子温度が同じときのゲート閾値電圧の差異に対応する値に抑制される。従って、第１のＮチャンネルＦＥＴのオン時間と第２のＮチャンネルＦＥＴのオン時間との差異は、微少な値に抑制される。また、動作電源の電圧を高くした程度に応じて、ドレイン電流は少なくなる。このため、第１のＮチャンネルＦＥＴおよび第２のＮチャンネルＦＥＴの発熱量は減少する。従って、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方が形成されたパッケージの発熱量を、１つのＮチャンネルＦＥＴのみが形成されていたパッケージの発熱量とほぼ同等とすることができる。また、第１のＮチャンネルＦＥＴのドレインと一次コイルとを接続するパターン長、および、第２のＮチャンネルＦＥＴのドレインと一次コイルとを接続するパターン長を短くすることができる。このため、一対のＮチャンネルＦＥＴの間の温度の差異の増大が原因となって生じるスイッチングの偏りを抑制することができ、且つ、２つのＮチャンネルＦＥＴを１つのパッケージに形成した構成とするときにも、１つのＦＥＴのみが形成されたパッケージの放熱と同等の放熱を行うのみで、パッケージの温度の過度の上昇を防止することができ、且つ、放射される電磁ノイズのレベルを低減することができる。
【００１８】
また、本考案によれば、第１のＮチャンネルＦＥＴのゲート閾値電圧と、第２のＮチャンネルＦＥＴのゲート閾値電圧とに差異があるときでも、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとのオン時間の差異は、素子温度が同じときのゲート閾値電圧の差異に対応する値に抑制される。従って、第１のＮチャンネルＦＥＴのオン時間と第２のＮチャンネルＦＥＴのオン時間との差異は、微少な値に抑制される。このため、一対のＮチャンネルＦＥＴの間の温度の差異の増大が原因となって生じるスイッチングの偏りを抑制することができる。
【００１９】
また、さらに、動作電源の電圧を、従来技術における１２Ｖから１５Ｖより高い電圧に変更すると、高くした程度に応じて、ドレイン電流が少なくなる。従って、第１のＮチャンネルＦＥＴと第２のＮチャンネルＦＥＴとの双方が形成されたパッケージの発熱量を、１つのＮチャンネルＦＥＴのみが形成されていたパッケージの発熱量とほぼ同等まで低減することができる。このため、２つのＮチャンネルＦＥＴを１つのパッケージに形成した構成とするときにも、１つのＦＥＴのみが形成されたパッケージの放熱と同等の放熱を行うのみで、パッケージの温度の過度の上昇を防止することができる。
【考案を実施するための最良の形態】
【００２０】
以下、本考案の実施の形態について図を参照して説明する。
【００２１】
図３は、液晶表示部の構成の概略を示す断面図であり、テレビ受像機の画像の表示部となっている。
【００２２】
液晶表示部は、大別すると、液晶パネル４１とバックライト４５とによって構成されており、液晶パネル４１の大きさは１５インチとなっている（２０インチ以下のその他の大きさとすることができる）。また、バックライト４５は、光源となる２つのＵ字状の冷陰極管（放電管）４と、冷陰極管４からの光を拡散する拡散板４２と、冷陰極管４からの光を拡散板４２の側に反射する反射板４３とを備えている。
【００２３】
図２は、冷陰極管４を点灯駆動する自励式インバータ回路の電気的接続を示す回路図（一部にブロックによる図示を含む）であり、従来技術と同じ回路構成となっている。
【００２４】
昇圧トランスＴ１には、中間タップＣＴが設けられた一次コイルＬ１と、帰還コイルＬ３と、二次コイルＬ２とが巻回されている。そして、中間タップＣＴには、ノイズ成分が外部に漏れだすことを抑制するためのインダクタＬ５を介して、２０Ｖ（１５Ｖ以上の範囲で、その他の電圧とすることできる）の動作電源Ｐ＋が供給されている。
【００２５】
一次コイルＬ１の一方の端子には、第１のＮチャンネルＦＥＴ（以下では、単にＦＥＴと称する）１１のドレインが接続されている。また、一次コイルＬ１の他方の端子には、第２のＮチャンネルＦＥＴ（以下では、単にＦＥＴと称する）１２のドレインが接続されている。また、ＦＥＴ１１とドレインとＦＥＴ１２のドレインとの間には、スイッチング周波数を所定の周波数に合わせ込むためのコンデンサＣ１が接続されている。また、ＦＥＴ１１のゲートには帰還コイルＬ３の一方の端子が接続され、ＦＥＴ１２のゲートには帰還コイルＬ３の他方の端子が接続されている。そして、ＦＥＴ１１のソースとＦＥＴ１２のソースとは、ともに接地されている。
【００２６】
また、ＦＥＴ１１のゲートと接地レベルとの間は、ゲートインピーダンスの上昇を抑制する抵抗Ｒ３が接続され、ＦＥＴ１２のゲートと接地レベルとの間にも、ゲートインピーダンスの上昇を抑制する抵抗Ｒ４が接続されている。また、ＦＥＴ１１のゲートには抵抗Ｒ１の一方の端子が接続され、ＦＥＴ１２のゲートには抵抗Ｒ２の一方の端子が接続されている。そして、抵抗Ｒ１の他方の端子と抵抗Ｒ２の他方の端子とは、互いに接続されるとともに、ダイオードＤ５のカソードに接続されている。また、ダイオードＤ５のアノードは制御回路３に接続されている。
【００２７】
また、ＦＥＴ１１のゲートにはダイオードＤ１のアノードとダイオードＤ３のアノードとが接続され、ＦＥＴ１２のゲートにはダイオードＤ２のアノードとダイオードＤ４のアノードとが接続されている。そして、ダイオードＤ１のカソードとダイオードＤ２のカソードとは、互いに接続されるとともに、制御回路３に接続されている。また、ダイオードＤ３のカソードとダイオードＤ４のカソードとは、互いに接続されるとともに、保護制御回路２に接続されている。
【００２８】
二次コイルＬ２の一方の端子は、結合用のコンデンサＣ３を介して、冷陰極管４の一方の端子に接続されている。そして、冷陰極管４の他方の端子は接地されている。また、二次コイルＬ２の他方の端子には、ダイオードＤ１１のアノードとコンデンサＣ５の一方の端子とが接続されている。そして、ダイオードＤ１１のカソードには、コンデンサＣ５の他方の端子が接続されるとともに、コンデンサＣ４の一方の端子とダイオードＤ１２のアノードとが接続されている。そして、コンデンサＣ４の他方の端子は二次コイルＬ２の一方の端子に接続され、ダイオードＤ１２のカソードは、過電圧の検出出力として、保護制御回路２に導かれている。
【００２９】
また、二次コイルＬ２の他方の端子には、ダイオードＤ１３のアノードとダイオードＤ１５のカソードとが接続されている。そして、ダイオードＤ１３のカソードには、ダイオードＤ１４のアノードと抵抗Ｒ５の一方の端子とが接続されており、ダイオードＤ１４のカソードは、過電流の検出出力として、保護制御回路２に導かれている。また、抵抗Ｒ５の他方の端子とダイオードＤ１５のアノードとは、ともに接地されている。
【００３０】
保護制御回路２は、ダイオードＤ１２のカソードの出力レベル、あるいは、ダイオードＤ１４のカソードの出力レベルの一方が所定レベルを超えるときには、ダイオードＤ３のカソードとダイオードＤ４のカソードとを接地して、ＦＥＴ１１，１２のゲートに印加されるバイアス電圧を０近傍とすることにより、ＦＥＴ１１，１２のスイッチング動作を停止させる。そして、この状態を、電源がオフとなるまで維持する。
【００３１】
制御回路３は、マイクロコンピュータ（以下ではマイコンと称する）１からの指示に従い、電源オンとなるときには、ダイオードＤ５のカソードに、ＦＥＴ１１，１２のゲートをバイアスするための電圧を出力する。また、マイコン１からの指示に従って、ダイオードＤ１，Ｄ２のカソードを接地する。
【００３２】
マイコン１は、テレビ受像機としての主要動作を制御する。このため、図示されないテレビ回路部（商用放送を受信して液晶パネル４１を駆動する表示信号を生成する）の動作を制御する。また、電源オンとなるときには、制御回路３を制御して、ＦＥＴ１１，１２のゲートにバイアス電圧を印加することにより、ＦＥＴ１１，１２にスイッチング動作を行わせる。また、ＦＥＴ１１，１２にスイッチング動作を行わせているときには、制御回路３を介し、ダイオードＤ１，Ｄ２のカソードを、画像輝度に対応するデューティ比でもって接地することにより、冷陰極管４の輝度を画像輝度に対応した輝度に設定する。
【００３３】
なお、本実施形態には、既に説明したように、２つの冷陰極管が設けられている。このため、冷陰極管４とは別の冷陰極管（図示を省略）を点灯駆動するため、昇圧トランスＴ１には、二次コイルＬ２とは別の二次コイルが巻回されるとともに、この二次コイルに接続される素子が設けられているが、これらについては図示が省略されている。
【００３４】
図１は、基板における昇圧トランスＴ１やＦＥＴ１１，１２の近傍の状態を示す説明図である。
【００３５】
実施形態における主要回路部（図２に示す構成からマイコン１を除いた部分）は、片面にのみパターン（プリント配線パターン）が形成されたフェノール片面基板（請求項記載の片面基板であり、以下では、単に基板と称する）２３上に形成されている。このため、昇圧トランスＴ１の端子Ｐ１〜Ｐ１０の形状は、トランス本体２５が基板２３の部品面２３１に実装されたとき、先端部が半田面２３２に突出するピン形状となっている。
【００３６】
半田面２３２に面実装されたパッケージ２１は、ＳＯＰ−８型として公知な形状となっており、この内部には、ＦＥＴ１１とＦＥＴ１２との２つのＦＥＴが形成されている。つまり、ＦＥＴ１１とＦＥＴ１２とは、熱的には互いに極めて密に結合されている。従って、ＦＥＴ１１の素子温度とＦＥＴ１２の素子温度との差異は極めて微少となる。また、素子の特性が互いに近似するので、ゲート閾値電圧の差異も微少となっている。
【００３７】
また、図１（Ａ）におけるパッケージ２１のピンｐｉｎ１を１番ピンとして、反時計方向に、１番ピン〜８番ピンとすると、ＦＥＴ１１のドレインは７番ピン、８番ピンの双方に接続されており、ＦＥＴ１１のゲートは２番ピンに接続されている。また、ＦＥＴ１２のドレインは５番ピン、６番ピンの双方に接続されており、ＦＥＴ１２のゲートは４番ピンに接続されている。そして、パッケージ２１は、ピンの並び方向（矢印Ａにより示す）が昇圧トランスＴ１の長手方向（矢印Ｂにより示す）と直交する方向で、昇圧トランスＴ１の近傍に実装されている。すなわち、パッケージ２１は、パッケージ２１に設けられたドレイン用端子（５番〜８番ピン）が昇圧トランスＴ１の側を向く取り付け方向でもって、昇圧トランスＴ１の近傍の半田面に面実装されている。
【００３８】
そして、一次コイルＬ１の一方の端子が接続されたピンＰ１と、ＦＥＴ１１のドレインが接続された７番ピン、８番ピンとは、最短となるパターン３１によって接続され、一次コイルＬ１の他方の端子が接続されたピンＰ２と、ＦＥＴ１２のドレインが接続された５番ピン、６番ピンとは、最短となるパターン３２によって接続されている。なお、３３は、ＦＥＴ１１のゲートと帰還コイルＬ３とを接続するパターン、３４は、ＦＥＴ１２のゲートと帰還コイルＬ３とを接続するパターンとなっている。
【００３９】
上記構成からなる実施形態の動作および作用について説明する。
【００４０】
電源オンの指示がユーザから与えられると、マイコン１は、制御回路３からバアイス電圧を送出させる。このバイアス電圧は、ダイオードＤ５と抵抗Ｒ１とを介して、ＦＥＴ１１のゲートに与えられ、ダイオードＤ５と抵抗Ｒ２とを介して、ＦＥＴ１２のゲートに与えられる。このため、ＦＥＴ１１，１２は、帰還コイルＬ３の出力に基づき、交互にオンとオフとを繰り返すスイッチング状態に移行する。従って、二次コイルＬ２には高圧駆動出力が生じ、この高圧駆動出力は冷陰極管４を点灯駆動する。
【００４１】
上記動作状態において、冷陰極管４の接続が外れる等の不具合が生じた場合、二次コイルＬ２に発生した高圧駆動出力の電圧が異常に上昇する。一方、コンデンサＣ５の端子間には、コンデンサＣ４の容量とコンデンサＣ５の容量とにより定まる分圧比で分圧された電圧が発生している。従って、冷陰極管４の接続が外れる等の不具合が生じ、二次コイルＬ２に発生した高圧駆動出力の電圧が上昇すると、ダイオードＤ１２のカソードから出力される電圧も上昇する。保護制御回路２は、ダイオードＤ１２のカソードから出力される電圧が所定レベルを超えたときには、二次コイルＬ２の出力電圧に異常な上昇が生じたとして、ダイオードＤ３，Ｄ４のカソードを接地する。このため、ＦＥＴ１１，１２のバイアス電圧は０近傍となり、ＦＥＴ１１，１２のスイッチング動作が停止する（この停止状態は、電源がオフとなるまで維持される）。
【００４２】
また、ＦＥＴ１１，１２が交互にオンとオフとを繰り返す動作状態において、高圧駆動出力の経路に異常が生じ、二次コイルＬ２に流れる電流が異常な増加を示す場合、抵抗Ｒ５の端子間電圧が上昇する。このため、二次コイルＬ２に流れる電流が増加した場合、ダイオードＤ１４のカソードから出力される電圧も上昇する。保護制御回路２は、ダイオードＤ１４のカソードから出力される電圧が所定レベルを超えたときには、二次コイルＬ２から出力される高圧駆動出力の電流値が異常に増加したとして、ダイオードＤ３，Ｄ４のカソードを接地する。このため、ＦＥＴ１１，１２のバイアス電圧は０近傍となり、ＦＥＴ１１，１２のスイッチング動作が停止する（この停止状態は、電源がオフとなるまで維持される）。
【００４３】
いま、上記した異常が発生することなく、ＦＥＴ１１，１２が交互にオンとオフとを繰り返す動作状態にあるとする。また、ＦＥＴ１１のゲート閾値電圧の方が、ＦＥＴ１２のゲート閾値電圧より低いとする。このときでは、ＦＥＴ１１のオン時間が長くなる。従って、ＦＥＴ１１の発熱量がＦＥＴ１２の発熱量より多くなる。しかし、ＦＥＴ１１，１２の互いの熱結合が密となっているので、ＦＥＴ１１，１２の温度の差異は微少な値に抑制される。従って、温度の差異が増大することにより生じるゲート閾値電圧の差異の増加は防止される。
【００４４】
その結果、ＦＥＴ１１，１２のオン時間の差異は、素子温度が同じときのゲート閾値電圧の差異に対応する値に抑制される。つまり、ＦＥＴ１１，１２のオン時間の差異は、微少な値に抑制される。従って、冷陰極管４は、正弦波に準じる波形の高圧駆動出力によって点灯駆動される。このため、冷陰極管４の輝度が所定の輝度にならない、という不具合の発生が防止される。
【００４５】
また、パッケージ２１は、パッケージ２１に設けられたドレイン用端子（５番〜８番ピン）が昇圧トランスＴ１の側を向く取り付け方向でもって、昇圧トランスＴ１の近傍に面実装されている。このため、一次コイルＬ１の一方の端子が接続されたピンＰ１と、ＦＥＴ１１のドレインが接続された７番ピン、８番ピンとを接続するパターン３１の長さ、および、一次コイルＬ１の他方の端子が接続されたピンＰ２と、ＦＥＴ１２のドレインが接続された５番ピン、６番ピンとを接続するパターン３２の長さは、従来技術に比して充分に短縮されている。このため、一次コイルＬ１とＦＥＴ１１のドレインとを接続する経路から発する電磁ノイズのレベル、および、一次コイルＬ１とＦＥＴ１２のドレインとを接続する経路から発する電磁ノイズのレベルは、低いレベルに抑制される。
【００４６】
また、ＦＥＴ１１，１２が交互にオンとオフとを繰り返す動作状態となるとき、ＦＥＴ１１，１２のそれぞれにおける損失電力Ｗは、ＦＥＴ１１，１２がオンとなるときのドレイン・ソース間の抵抗値（オン抵抗値）をｒｏｎ、ドレイン電流をｉｄとすると、
Ｗ＝ｉｄ×ｉｄ×ｒｏｎ／２
として示される。一方、ドレイン電流ｉｄは、変換効率を無視するとすると、冷陰極管４の消費電力に比例した値となる。従って、冷陰極管４が同じ場合、ＦＥＴ１１，１２の双方が形成されたパッケージ２１の発熱量は、ＦＥＴ１１，１２のそれぞれが個別のパッケージに形成された場合の各々のパッケージの発熱量に比すると２倍となる。このため、パッケージ２１の放熱効率を、従来技術におけるパッケージ９１またはパッケージ９２と同じとするときでは、パッケージ２１の温度が過度に上昇する恐れがある。
【００４７】
このため、本実施形態においては、動作電源Ｐ＋の電圧を、従来技術における１２Ｖから２０Ｖに変更している。その結果、ドレイン電流ｉｄは、従来技術に比すると０．６倍となる。このため、ＦＥＴ１１，１２のそれぞれの発熱量は、従来技術に比すると、０．３６倍となる。従って、ＦＥＴ１１，１２の双方が形成されたパッケージ２１の発熱量は、従来技術におけるパッケージ９１の発熱量、あるいは、パッケージ９２の発熱量に比すると、０．７２倍となる。このため、パッケージ２１の放熱効率を、パッケージ９１，９２の放熱効率と同等とするのみで、充分な放熱が可能となる。すなわち、従来技術におけるパッケージ９１またはパッケージ９２を放熱するための放熱方法を変更しなくても、パッケージ２１の温度を、充分に低い温度に維持することができる。
【００４８】
ここで、動作電源Ｐ＋の電圧を、従来技術において使用されていた１２Ｖから、それより高い電圧である２０Ｖに変更しようとする場合に生じる問題について説明する。
【００４９】
冷陰極管４に印加される電圧を所定値に維持しつつ、冷陰極管４に流れる電流を所定値とするためには、昇圧トランスＴ１における一次コイルＬ１と二次コイルＬ２との巻数比やコアの断面積を最良値とするばかりでは達成することができず、使用する冷陰極管４の特性（例えば、電極間容量等）に応じて、昇圧トランスＴ１のコアのギャップを調整する必要がある。
【００５０】
且つ、自励式インバータ回路の性質としては、昇圧トランスＴ１におけるこれらの特性の組み合わせが最良とならない場合には、変換効率の低下を招く。このため、冷陰極管４に印加される電圧を所定値に維持しつつ、冷陰極管４に流れる電流を所定値とするときにも、変換効率の低下を招かないようにするためには、昇圧トランスＴ１の一次コイルＬ１と二次コイルＬ２との巻数比、コアのギャップ、コアの断面積等の、昇圧トランスＴ１に関する仕様を、１２Ｖの動作電源に対して最適化する必要がある。
【００５１】
従って、動作電源を１２Ｖとすることに限定して最適化された昇圧トランスＴ１の仕様のうち、巻数比とギャップとを変更することによって、２０Ｖの動作電源Ｐ＋において、冷陰極管４に印加される電圧を所定値に維持しつつ、冷陰極管４に流れる電流を所定値とする場合には、変換効率が低下するという問題が生じる。つまり、動作電源の電圧を１２Ｖに限定して最適化された昇圧トランスＴ１の仕様の一部を変更するという方法を用いる限りでは、動作電源Ｐ＋を２０Ｖとする場合に最適となる昇圧トランスＴ１を得ることは困難となっている。
【００５２】
また、昇圧トランスＴ１は、規格化された商品として、同じ仕様のものが提供されている。このため、動作電源Ｐ＋の電圧を１２Ｖとは異なる電圧とする場合、規格化された商品として提供されている昇圧トランスを使用することができず、コアの断面積を含め、新たに仕様を決定する必要が生じる。従って、冷陰極管４を点灯駆動する自励式インバータ回路の開発現場においては、動作電源Ｐ＋を１２Ｖとは異なる電圧とする着想は、困難を伴う着想となっている。
【００５３】
すなわち、１５インチ型等の、小型の液晶パネル４１のバックライト４５の光源となる冷陰極管４を点灯駆動する自励式インバータ回路において、動作電源Ｐ＋を、１２Ｖとは異なる電圧の２０Ｖとすることによって、２つのＦＥＴ１１，１２をひとつのパッケージ２１に形成したにもかからわず、パッケージ２１の発熱の総量を、ひとつのＦＥＴのみを形成したパッケージの発熱量と同等、あるいは、それより少なくした構成は、容易に思い付くことが困難な、充分に進歩性に富んだものとなっている。
【００５４】
そして、動作電源Ｐ＋の電圧を、１２Ｖから２０Ｖに変更したことの効果は、パッケージ２１の発熱の総量を抑制する効果のみならず、パターン３１，３２から発生する電磁ノイズのレベルを抑制することにも効果を生じている。その理由は、パターン３１，３２から発生する電磁ノイズのレベルは、ドレイン電流に比例しており、このドレイン電流が、動作電源Ｐ＋を１２Ｖとした場合に比すると、減少するためである。
【００５５】
従って、パターン３１，３２から発生する電磁ノイズに関しては、パターン３１，３２の長さが短縮されていることによる抑制効果に加えて、ドレイン電流が減少したことによる抑制効果が、相乗的に作用する。このため、パターン３１，３２から発生する電磁ノイズに関しては、従来技術に比すると、充分に低いレベルに抑制されることになる。従って、その他の部品との位置関係を、より自由に設定することができるので、製品の開発の自由度が増すという効果も併せて得られることになる。
【００５６】
なお、本考案は上記実施形態に限定されず、動作電源Ｐ＋の電圧については、２０Ｖとした場合について説明したが、その他の電圧とすることができ、１５Ｖより高くする場合では、パッケージ２１の発熱の総量を抑制するのに充分な効果を得ることができる。
【００５７】
また、液晶パネル４１の大きさを２０インチ以下とする場合では、自励式インバータ回路の方が、効率と部品点数の少なさとで、他励式インバータ回路よりも有利となる。このため、液晶パネル４１の大きさについては、２０インチよりも小さい任意の大きさの場合にも、同様に適用することができる。
【００５８】
また、ＦＥＴ１１，１２が形成されたパッケージについては、ＳＯＰ−８型とした場合について説明したが、その他の形状のパッケージを用いた構成とすることができる。
【図面の簡単な説明】
【００５９】
【図１】本考案に係る自励式インバータ回路の主要部が形成された基板における昇圧トランスやＮチャンネルＦＥＴが形成されたパッケージの近傍の状態を示す説明図である。
【図２】実施形態の電気的接続を示す回路図である。
【図３】液晶表示部の構成の概略を示す断面図である。
【図４】従来技術の基板における昇圧トランスやＮチャンネルＦＥＴの近傍の状態を示す説明図である。
【符号の説明】
【００６０】
４  冷陰極管（放電管）
１１  第１のＮチャンネルＦＥＴ
１２  第２のＮチャンネルＦＥＴ
２１  第１および第２のＮチャンネルＦＥＴが形成されたパッケージ
２３  片面基板
４１  液晶パネル
４５  バックライト
２３１  部品面
２３２  半田面
ＣＴ  中間タップ
Ｌ１  一次コイル
Ｌ２  二次コイル
Ｌ３  帰還コイル
Ｐ＋  動作電源
Ｔ１  昇圧トランス
【図１】
0003115116.tif 000003
【図２】
0003115116.tif 000004
【図３】
0003115116.tif 000005
【図４】
0003115116.tif 000006