(57)【要約】【課題】直列接続された複数個の自己消弧形のスイッチング素子相互間のターンオフ開始時のタイミングのずれを確実に補正できる半導体装置を提供する。【解決手段】スイッチング素子６ａ，６ｂのターンオフ開始後に所定時間が経過した時点でのコレクタ・エミッタ端子間の電圧を予め設定された基準電圧と比較して両者の差分電圧を検出する差分電圧検出手段２１〜２４と、この差分電圧を積算した値をこれに対応した時間補正値に変換し、この時間補正値に基づきスイッチング制御信号の立ち下がりタイミングを修正するスイッチング制御信号修正手段２５〜２７とを含むスイッチングタイミング補正回路１３を設けている。【選択図】        図５
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【特許請求の範囲】
【請求項１】
複数個の自己消弧形のスイッチング素子が直列接続されるとともに、各スイッチング素子には制御信号発生器から与えられるスイッチング制御信号に基づいて素子をオン／オフ駆動するドライブ回路が個別に配設されており、このドライブ回路は、スイッチング素子相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路を含み、このスイッチングタイミング補正回路は、上記スイッチング素子のターンオフ開始後に所定時間が経過した時点でのコレクタ・エミッタ端子間の電圧を予め設定された基準電圧と比較して両者の差分電圧を検出する差分電圧検出手段と、この差分電圧検出手段で検出された差分電圧の積算値をこれに対応した時間補正値に変換し、この時間補正値に基づいて上記スイッチング制御信号の立ち下がりタイミングを修正するスイッチング制御信号修正手段とを備えることを特徴とする半導体装置。
【請求項２】
上記差分電圧検出手段は、上記スイッチング素子のターンオフ後に所定時間が経過した時点での電源入出力端子間の電圧を検出する電圧検出手段と、この電圧検出手段で検出された検出電圧と予め設定された基準電圧との差を算出する減算手段とを含み、また、上記スイッチング制御信号修正手段は、上記減算手段の出力を積算する積算手段と、この積算手段で得られる電圧積算値をこれに対応する時間補正値に変換し、この時間補正値によって上記スイッチング制御信号のパルス波形を成形するパルス成形手段とを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記電圧検出手段で検出される電圧値を監視し、この電圧値が予め設定されたしきい値電圧を越える場合には、上記スイッチング素子に対して強制的にオン信号を与えるターンオフ時過電圧保護手段を備えることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特には互いに直列接続された複数個の自己消弧形スイッチング素子における素子相互間のスイッチングタイミングのずれを補正するための技術に関する。
【０００２】
【従来の技術】
一般に、インバータやコンバータなどの電力変換用の半導体装置においては、電源をオン／オフ制御するために半導体スイッチが使用されている。その際、半導体スイッチの耐圧性能が要求される場合には、複数個のスイッチング素子を直列接続した構成のものが使用される。
【０００３】
上記のスイッチング素子としては、たとえばＩＧＢＴ、パワーＭＯＳＦＥＴなどの自己消弧形の素子が広く適用されている。そして、このようなスイッチング素子の複数個を直列接続した構成のものでは、スイッチング素子自体の品質特性上のばらつきや環境温度変化などに起因してスイッチング素子相互間のスイッチングタイミングがずれることがある。そして、このような素子相互間のスイッチングタイミングにずれが生じると、過渡的な電圧分担が不平衡となり、その際に過電圧がスイッチング素子に加わると、素子が破壊するおそれがある。
【０００４】
このため、従来技術では、互いに直列接続された各々のスイッチング素子のゲート端子と各スイッチング素子をオン／オフ駆動するゲート駆動回路との間を接続する各ゲート線の途中にトランスを設けてゲート線を互いに磁気結合させ、これによって各ゲート線に常に同じ大きさのゲート電流が流れるようにしてスイッチングタイミングのずれを補正した構成のものが提案されている（たとえば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００２−２０４５７８号公報（第１−３頁、図１）
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載されているような従来技術では、未だ次のような課題が残されている。
【０００７】
（１）  従来の構成では、ゲート線を流れるゲート電流の大きさを互いに一致させることができるものの、オープンループのタイミング制御となっているので、各スイッチング素子自体に品質特性上のばらつきが存在する場合には、素子相互間のスイッチングタイミングのずれを補正することが難しい。
【０００８】
（２）  各ゲート線を互いに磁気結合させるためにトランスを用いているが、この場合のトランスは、スイッチング素子を駆動するのに必要な電力を伝達でき、かつ、素子耐圧と同等の高耐圧のものが要求されるため、ある程度の大きさのものが必要となって回路全体の小型化、低コスト化を図ることが難しい。
【０００９】
（３）  さらに、スイッチング素子のオン／オフ過渡時の電圧、電流の変化分が大きい状態でスイッチングタイミングを調整するので、その際に生じるノイズの影響を受け易くなる。
【００１０】
本発明は、上記の課題を解決するためになされたもので、互いに直列接続された複数個の自己消弧形のスイッチング素子において、素子相互間のスイッチングタイミングのずれ、特にターンオフ時のタイミングのずれを確実に補正することができ、しかも、トランスなどを用いる必要がないためにコンパクト化および低コスト化を図ることができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
２つの自己消弧形のスイッチング素子が直列接続された構成において、各スイッチング素子のターンオフ時に素子相互間でスイッチングタイミングにずれΔｔを生じる場合のコレクタ−エミッタ間電圧Ｖｃｅの経時的変化を調べると、図１に示すような特性曲線が得られる。なお、この場合、各スイッチング素子に対しては、スイッチング過渡時に低インピーダンスとなるスナバ回路などが並列に接続されていないものとする。
【００１２】
図１において、符号ＶｃｅＡは、先にターンオフを開始するスイッチング素子の電圧変化を、ＶｃｅＢはこれよりも遅くターンオフを開始するスイッチング素子の電圧変化をそれぞれ示している。各スイッチング素子は、共にスイッチング制御信号がローレベルになると、コレクタ−エミッタ間電圧ＶｃｅＡ，ＶｃｅＢが急激に上昇してピークに達してから降下するターンオフ過渡期間Ｔ０、およびスイッチングタイミングの差のために両電圧ＶｃｅＡ，ＶｃｅＢの開きが大きくなるテール電流期間Ｔ１を経て各電圧ＶｃｅＡ，ＶｃｅＢの変化が比較的緩やかになる遷移期間Ｔ２に移行し、最終的には図示しないが両電圧ＶｃｅＡ，ＶｃｅＢの開きが小さくなって値が略一致するようになる。これはスイッチング素子のターンオフのタイミング差に伴ってキャリアの移動速度に差が生じることに起因している。
【００１３】
図１から分かるように、ターンオフ過渡期間Ｔ０、テール電流期間Ｔ１、および遷移期間Ｔ２の初期段階では、いずれも先にターンオフを開始したスイッチング素子のコレクタ−エミッタ間電圧ＶｃｅＡの方が、他方の電圧ＶｃｅＢよりも大きい。また、その場合、ターンオフ過渡期間Ｔ０のピーク時のコレクタ−エミッタ間電圧の差ΔＶ１、および遷移期間Ｔ２の開始初期の一定時間幅ΔＴｓにおけるコレクタ−エミッタ間電圧の差ΔＶ２を、それぞれスイッチングタイミングのずれ時間Δｔとの関係で調べると、図２に示すような特性図が得られる。
【００１４】
すなわち、図２から分かるように、いずれの電圧差ΔＶ１，ΔＶ２も、スイッチングタイミングのずれ時間Δｔの大きさに略比例して変化するが、ターンオフ過渡期間Ｔ０の電圧差ΔＶ１よりも遷移期間Ｔ２の初期段階における電圧差ΔＶ２の方が比例係数が大きい。したがって、遷移期間Ｔ２の開始初期の一定時間幅ΔＴｓにおけるコレクタ−エミッタ間電圧の差ΔＶ２を検出すれば、これに対応するスイッチングタイミングのずれ時間Δｔを容易に求めることができ、これによってスイッチングタイミングのずれが少なくなるように調整することが可能になる。
【００１５】
本発明は上記の知見に基づいてなされたものであって、本発明に係る半導体装置は、複数個の自己消弧形のスイッチング素子が直列接続されるとともに、各スイッチング素子には制御信号発生器から与えられるスイッチング制御信号に基づいて素子をオン／オフ駆動するドライブ回路が個別に配設されており、このドライブ回路は、スイッチング素子相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路を含み、このスイッチングタイミング補正回路は、上記スイッチング素子のターンオフ開始後に所定時間が経過した時点での電源入出力端子間の電圧を予め設定された基準電圧と比較して両者の差分電圧を検出する差分電圧検出手段と、この差分電圧検出手段で検出された差分電圧の積算値をこれに対応した時間補正値に変換し、この時間補正値に基づいて上記スイッチング制御信号の立ち下がりタイミングを修正するスイッチング制御信号修正手段とを備えることを特徴としている。
【００１６】
これにより、互いに直列接続された各々スイッチング素子をオン／オフ制御するスイッチング制御信号の立ち下がりタイミングが、スイッチング素子毎に一定の制御目標値になるようにフィードバック制御されるため、スイッチング素子相互間のターンオフ開始時のスイッチングタイミングのずれが確実に補正される。その場合トラスンは不要なので、コンパクト化および低コスト化を図ることができる。
【００１７】
【発明の実施の形態】
以下、本発明を半導体装置の一例としてインバータに適用した場合について説明する。なお、本発明はこのようなインバータに限定されるものではない。
【００１８】
実施の形態１．
図３は本発明の実施の形態１におけるインバータの全体構成を示す回路ブロック図、図４はインバータを構成する一つのアーム部を示す回路ブロック図、図５は図４のアーム部のさらに具体的な構成を示す回路ブロック図である。
【００１９】
この実施の形態１のインバータ１は、互いに直列接続された上下一対のアーム部２が３相分並列接続されており、制御信号発生器３から各アーム部２に対して出力されるスイッチング制御信号によって各アーム部２に含まれる後述の各スイッチング素子６ａ，６ｂがオン／オフ制御されることにより、直流電源４から供給される直流電力が３相２レベルの交流信号Ｕ，Ｖ，Ｗに変換されて出力される。
【００２０】
上記の各アーム部２は、上下一対の自己消弧形のスイッチング素子（本例ではＩＧＢＴ）６ａ，６ｂが互いに直列接続されるとともに、各スイッチング素子６ａ，６ｂのゲート端子に対して、制御信号発生器３から与えられるスイッチング制御信号に基づいて素子６ａ，６ｂをオン／オフ駆動するドライブ回路７ａ，７ｂが個別に接続されている。さらに、各スイッチング素子６ａ，６ｂに対して並列に還流ダイオード８ａ，８ｂが接続されている。
【００２１】
各ドライブ回路７ａ，７ｂは、共に同一の構成であるため、一方のスイッチング素子６ａに接続されたドライブ回路７ａに関して説明すると、このドライブ回路７ａは、スイッチング素子６ａのゲート端子に順次接続されたゲート抵抗１１、およびゲートアンプ１２に加えて、スイッチング素子６ａ，６ｂ相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路１３を含む。そして、このスイッチングタイミング補正回路１３は、電圧監視回路２１、サンプリング回路２２、基準電圧設定回路２３、減算回路２４、加算回路２５、信号レベル保持回路２６、およびパルス成形回路２７を備えて構成されている。
【００２２】
上記の電圧監視回路２１は、スイッチング素子６ａのコレクタ端子に接続されており、スイッチング素子６ａのコレクタ−エミッタ間電圧Ｖｃｅに比例しかつタイミング補正回路１３を構成する各回路２２〜２７に障害を生じない程度のレベルまで電圧を下げた信号Ｓ１を出力するもので、たとえば、分圧抵抗回路により構成される。
【００２３】
サンプリング回路２２は、図１に示した遷移期間Ｔ２における一定の時間幅ΔＴｓ（たとえば、４〜５μｓｅｃ）だけ電圧監視回路２１の出力信号Ｓ１をサンプリングして検出電圧Ｓ２として取り出すもので、たとえば、スイッチング制御信号Ｓ５の立ち上がりをトリガとしてパルスを発生するパルス発生器と、このパルスを遅延する遅延素子と、遅延されたパルス入力に応じてゲートを開くＭＯＳＦＥＴなどにより構成される。
【００２４】
また、基準電圧設定回路２３は、予め設定された基準電圧Ｓ７を出力するもので、ここでは基準電圧Ｓ７として、図１に示した遷移期間Ｔ２に設定された時間幅ΔＴｓにおける上下の各コレクタ−エミッタ間電圧ＶｃｅＡ，ＶｃｅＢの略中間の電圧値に設定される。
【００２５】
減算回路２４は、サンプリング回路２２でサンプリングされた検出電圧Ｓ２と基準電圧設定回路２３で設定されている基準電圧Ｓ７との差分電圧Ｓ３（＝Ｓ２−Ｓ７）を出力するもので、たとえばオペアンプにより構成される。加算回路２５は、減算回路２４で得られる差分電圧Ｓ３と信号レベル保持回路２６の出力Ｓ８とを加算した加算電圧Ｓ４（＝Ｓ３＋Ｓ８）を出力するもので、たとえばオペアンプにより構成される。信号レベル保持回路２６は、加算回路２５から出力される加算電圧Ｓ４を一時的に保持するもので、たとえばコンデンサにより構成される。
【００２６】
パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４の大きさに比例して制御信号発生器３から与えられるスイッチング制御信号Ｓ５のハイレベル期間の立ち下がりタイミングが変化するようにパルス成形して駆動パルスＳ６として出力するもので、電圧を時間に変換するには、たとえばＣＲ放電回路が用いられる。
【００２７】
そして、上記の電圧監視回路２１およびサンプリング回路２２が特許請求の範囲における電圧検出手段に対応し、減算回路２４が特許請求の範囲における減算手段に対応し、電圧監視回路２１、サンプリング回路２２、基準電圧設定回路２３、および減算回路２４が特許請求の範囲における差分電圧検出手段に対応している。また、上記の加算回路２５および信号レベル保持回路２６が特許請求の範囲における積算手段に対応し、パルス成形回路２７が特許請求の範囲におけるパルス成形手段に対応し、さらに加算回路２５、信号レベル保持回路２６およびパルス成形回路２７が特許請求の範囲におけるスイッチング制御信号修正手段に対応している。
【００２８】
次に、上記構成を備えた半導体装置の動作、特にここでは各スイッチング素子６ａ，６ｂおよび当該素子６ａ，６ｂをオン／オフ駆動するドライブ回路７ａ，７ｂの動作について、図６に示すタイミングチャートを参照して説明する。
【００２９】
なお、ここでは、説明の便宜上、図５中上側のスイッチング素子６ａが先にターンオフを開始し、図５中下側のスイッチング素子６ｂが遅れてターンオフを開始する特性を有しているものとする。
【００３０】
各スイッチング素子６ａ，６ｂは、制御信号発生器３から与えられるスイッチング制御信号Ｓ５がローレベルになると、ターンオフを開始し、コレクタ−エミッタ間電圧ＶｃｅＡ，ＶｃｅＢが上昇する。その場合、先にターンオフを開始した上側のスイッチング素子６ａのコレクタ−エミッタ間電圧ＶｃｅＡが大きく、これよりも遅れてターンオフを開始する下側のスイッチング素子６ｂのコレクタ−エミッタ間電圧ＶｃｅＢは小さくなる（図１参照）。
【００３１】
ここで、まず、先にターンオフを開始する上側のスイッチング素子６ａのドライブ回路７ａに着目すると、図６（ａ）に示すように、電圧監視回路２１は、スイッチング素子６ａのコレクタ−エミッタ間電圧Ｖｃｅに比例しかつタイミング補正回路１３を構成する各回路２２〜２７が故障しないレベルまで電圧を下げた信号Ｓ１を出力する。サンプリング回路２２は、図１に示した遷移期間Ｔ２内の一定時間幅ΔＴｓだけ、電圧監視回路２１の出力信号Ｓ１をサンプリングして検出電圧Ｓ２として取り出す。
【００３２】
減算回路２４は、サンプリング回路２２でサンプリングされた検出電圧Ｓ２と基準電圧設定回路２３で設定されている基準電圧Ｓ７との差分電圧Ｓ３（＝Ｓ２−Ｓ７）を出力する。この場合、Ｓ２＞Ｓ７なので、差分電圧Ｓ３は正の値になる。
【００３３】
加算回路２５は、減算回路２４の出力信号Ｓ３と信号レベル保持回路２６の出力信号Ｓ８とを加算した加算電圧Ｓ４（＝Ｓ３＋Ｓ８）を出力する。ここに、制御開始当初における信号レベル保持回路２６の出力Ｓ８は零であるので、加算回路２５からは、減算回路２４の差分電圧Ｓ３がそのままの状態で出力されてパルス成形回路２７に与えられるとともに、信号レベル保持回路２６に一時的に保持される。
【００３４】
パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４の大きさに比例して制御信号発生器３から与えられるスイッチング制御信号Ｓ５のハイレベル期間の立ち下がりタイミングが変化するようにパルス成形を行う。
【００３５】
すなわち、パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４をその大きさに比例した時間補正値Δｔｃに変換し、この時間補正値Δｔｃに基づいて次に到来するスイッチング制御信号Ｓ５の立ち下がりタイミングを修正し、その修正後のスイッチング制御信号を駆動パルスＳ６として出力する。この場合、加算電圧Ｓ４は正なので、時間補正値Δｔｃも正となり、したがって、次のスイッチング制御信号Ｓ５がパルス成形回路２７に入力されたときには、パルス成形回路２７から出力される駆動パルスＳ６の立ち下がりタイミングが遅くなる。
【００３６】
引き続いて、制御信号発生器３から与えられる次のスイッチング制御信号Ｓ５がハイレベルからローレベルに反転すると、上記と同様に、スイッチング素子６ａのコレクタ−エミッタ間電圧ＶｃｅＡが上昇する。そして、電圧監視回路２１からはコレクタ−エミッタ間電圧Ｖｃｅに比例した信号Ｓ１が出力され、次いでサンプリング回路２２によって電圧監視回路２１の出力信号Ｓ１をサンプリングした検出電圧Ｓ２が取り出される。減算回路２４は、サンプリングされた検出電圧Ｓ２と基準電圧Ｓ７との差分電圧Ｓ３（＝Ｓ２−Ｓ７）を出力する。
【００３７】
この場合、Ｓ２＞Ｓ７なので、差分電圧Ｓ３は正の値になるが、駆動パルスＳ６の立ち下がりタイミングが前回の場合よりも遅くなる結果、他方のスイッチング素子６ｂとのスイッチングタイミングのずれが小さくなっている。したがって、その差分電圧Ｓ３の大きさは制御開始当初の値よりも小さくなる。
【００３８】
続いて、加算回路２５は減算回路２４の出力Ｓ３と信号レベル保持回路２６の出力Ｓ８とを加算した加算電圧Ｓ４（＝Ｓ３＋Ｓ８）を出力する。信号レベル保持回路２６には前回の加算回路２５で得られた加算電圧が保持されているので、今回出力される加算電圧Ｓ４は、前回得られた加算電圧に減算回路２４から出力される今回修正分の差分電圧Ｓ３が積算された値になる。そして、この加算回路２５の加算電圧Ｓ４はパルス成形回路２７に与えられるとともに、信号レベル保持回路２６に一時的に保持される。
【００３９】
このように、加算回路２５からは、スイッチング素子６ａのターンオフが開始されるたびに、減算回路２４の差分電圧Ｓ３を順次積算した正の電圧値Ｓ４が出力される。
【００４０】
そして、パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４の大きさに比例した正の時間補正値Δｔｃによってスイッチング制御信号Ｓ５の立ち下がりタイミングが遅くなるように補正するため、先にターンオフを開始するスイッチング素子６ａに対する駆動パルスＳ６のハイレベル期間は次第に長くなり、基準電圧設定回路２３で設定されている基準電圧Ｓ７に対応した制御目標値に向かって収束されていく。
【００４１】
一方、遅れてターンオフを開始する下側のスイッチング素子６ｂのドライブ回路７ｂについては、基本的な動作は上記の説明と同じであるが、図６（ｂ）に示すように、サンプリング回路２２でサンプリングされた検出電圧Ｓ２と基準電圧設定回路２３で設定されている基準電圧Ｓ７との大きさは、Ｓ２＜Ｓ７なので、差分電圧Ｓ３は負の値になる。
【００４２】
したがって、加算回路２５からは、スイッチング素子６ａのターンオフが開始されるたびに、減算回路２４の差分電圧Ｓ３を順次積算した負の電圧値をもつ加算電圧Ｓ４が出力される。パルス成形回路２７は、加算回路２５から出力される加算電圧Ｓ４の大きさに比例した負の時間補正値Δｔｃによってスイッチング制御信号Ｓ５の立ち下がりタイミングが早くなるように補正するため、後にターンオフを開始するスイッチング素子６ｂに対する駆動パルスＳ６のハイレベル期間は次第に短くなり、基準電圧設定回路２３で設定されている基準電圧Ｓ７に対応した制御目標値に向かって収束されていく。
【００４３】
このように、先にターンオフを開始するスイッチング素子６ａに対する駆動パルスＳ６の立ち下がりタイミングは遅くなって基準電圧信号Ｓ７に対応した制御目標値に向かって収束される一方、遅れてターンオフを開始するスイッチング素子６ｂに対する駆動パルスＳ６の立ち下がりタイミングは次第に早くなって基準電圧信号Ｓ７に対応した制御目標値に向かって収束されるため、両スイッチング素子６ａ，６ｂのスイッチングタイミングのずれが小さくなるように補正される。
【００４４】
上記の説明は、図中上側のスイッチング素子６ａが先にターンオフを開始し、図中下側のスイッチング素子６ｂが遅れてターンオフを開始する場合であったが、その逆の場合には、先にターンオフを開始する下側のスイッチング素子６ｂのコレクタ−エミッタ間電圧ＶｃｅＢが大きく、これよりも遅れてターンオフする上側のスイッチング素子６ａのコレクタ−エミッタ間電圧ＶｃｅＡが小さくなるので、各ドライブ回路７ａ，７ｂの動作が前述の説明の場合と逆になるだけである。
【００４５】
このように、この実施の形態１では、各々のスイッチング素子６ａ，６ｂをオン／オフ制御するスイッチング制御信号Ｓ５の立ち下がりタイミングが、スイッチング素子６ａ，６ｂ毎に一定の制御目標値になるようにフィードバック制御されるため、スイッチング素子６ａ，６ｂ相互間のターンオフ開始時のスイッチングタイミングのずれが確実に補正される。特に、従来の場合、各スイッチング素子６ａ，６ｂの品質特性の差異等に起因して素子自体にターンオフ開始時のスイッチングタイミングにずれが生じているときにはタイミング補正が困難であったが、本発明では、このような場合でもタイミングずれを確実に補正することができる。
【００４６】
しかも、その場合、従来のようなトランスは不要で、コンパクト化および低コスト化を図ることができる。また、サンプリング回路２２におけるサンプリング期間ΔＴｓは、急峻な電圧変化や電流変化がないのでノイズの影響を受け難く、したがって、スイッチングタイミングのずれを精度良く調整することができる。
【００４７】
実施の形態２．
図７はこの実施の形態２におけるインバータを構成する一つのアーム部分を示す回路ブロック図であり、図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００４８】
この実施の形態２の特徴は、各スイッチング素子６ａ，６ｂをオン／オフ駆動する各ドライブ回路７ａ，７ｂにおいて、電圧監視回路２１から出力される電圧値を監視し、この電圧値が予め設定されたしきい値電圧Ｖｓｈを越える場合には、各スイッチング素子６ａ，６ｂに対して強制的にオン信号を与えるターンオフ時過電圧保護手段としてのクランプ回路１４が設けられていることである。この場合のクランプ回路１４としては、たとえばツェナーダイオードが適用される。その他の構成は実施の形態１の場合と同様であるから、ここでは詳しい説明は省略する。
【００４９】
図８に示すように、互いに直列接続されたスイッチング素子６ａ，６ｂにおいて、ターンオフ開始時のスイッチングタイミングのずれΔｔが大きい程、先にターンオフを開始するスイッチング素子たとえば６ａに対して、制御開始当初に大きな電圧が加わって素子６ａが破壊されるおそれがある。
【００５０】
これに対して、この実施の形態２では、クランプ回路１４を設けているので、電圧監視回路２１から出力される電圧信号Ｓ１が予め設定されたしきい値電圧Ｖｔｈを越える場合、このクランプ回路１４はゲートアンプ１２を経由して各スイッチング素子６ａに対してこれを強制的にオンする信号を与えるので、ターンオフ開始時に生じる過電圧によってスイッチング素子６ａが破壊されるのを確実に防止することができる。
その他の作用効果は実施の形態１の場合と同様であるから、ここでは詳しい説明は省略する。
【００５１】
なお、ここでは図７中上側のスイッチング素子６ａが先にターンオフを開始するものとして説明したが、下側のスイッチング素子６ｂが先にターンオフを開始する場合にも同様にクランプ回路１４が作用して過電圧による破壊を確実に防止することができる。また、この実施の形態２では、クランプ回路１４をゲートアンプ１２の入力側に接続しているが、ゲートアンプ１２の出力側に接続してもよい。
【００５２】
上記の実施の形態１，２について、次の変形例や応用例を考えることができる。
【００５３】
上記の実施の形態１，２では、スイッチング素子６ａ，６ｂとしてＩＧＢＴを用いたが、本発明はこれに限定されるものではなく、たとえば、パワーＭＯＳＦＥＴ、パイポーラトランジスタ、ＧＴＯなどの自己消弧形のスイッチング素子を適用することが可能である。
【００５４】
また、上記の実施の形態１，２では、半導体装置の一例として３相２レベルのインバータ１に本発明を適用した場合について説明したが、本発明はこのような構成のものに限定されるものではなく、たとえば、３相３レベルのインバータやＤＣ／ＤＣコンバータなどの電力変換用の半導体装置、さらには、直列接続された複数個の自己消弧形のスイッチング素子を有する半導体装置であれば本発明を広く適用することが可能である。
【００５５】
さらに、本発明は、上記の実施の形態１，２で開示した各回路構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜に変更して実施することができることは言うまでもない。
【００５６】
【発明の効果】
本発明によれば、ドライブ回路に設けたスイッチングタイミング補正回路によって、半導体スイッチを構成する各々のスイッチング素子をオン／オフ制御するスイッチング制御信号の立ち下がりタイミングが、スイッチング素子毎に一定の制御目標値になるようにフィードバック制御されるため、ターンオフ開始時のスイッチング素子相互間のスイッチングタイミングのずれを確実に補正することができる。しかもその場合、従来のようなトランスは不要なので、コンパクト化および低コスト化を図ることができる。
【図面の簡単な説明】
【図１】２つの自己消弧形のスイッチング素子が直列接続された構成において、各スイッチング素子のターンオフ開始時に素子相互間でスイッチングタイミングにずれを生じる場合のコレクタ−エミッタ間電圧の経時的変化を示す特性図である。
【図２】各スイッチング素子相互のスイッチングタイミングのずれ時間Δｔとその場合に生じるコレクタ−エミッタ間電圧の差ΔＶ１，ΔＶ２との関係を示す特性図である。
【図３】本発明の実施の形態１におけるインバータの全体構成を示す回路ブロック図である。
【図４】図３のインバータを構成する一つのアーム部を示す回路ブロック図である。
【図５】図４のアーム部のさらに具体的な構成を示す回路ブロック図である。
【図６】本発明の実施の形態１において、スイッチング素子ならびに当該素子をオン／オフ駆動するドライブ回路の動作説明に供するタイミングチャートである。
【図７】本発明の実施の形態２において、インバータを構成する一つのアーム部の構成を示す回路ブロック図である。
【図８】本発明の実施の形態２におけるターンオフ時過電圧保護手段の作用説明に供する図である。
【符号の説明】
Ｔ０  ターンオフ過渡期間、Ｔ１  テール電流期間、Ｔ２  遷移期間、ΔＴｓサンプリング期間、Δｔｃ  時間補正値、１  インバータ（半導体装置）、２アーム部、３  制御信号発生器、６ａ，６ｂ  スイッチング素子、７ａ，７ｂドライブ回路、１３  スイッチングタイミング補正回路、１４  クランプ回路（ターンオフ時過電圧保護手段）、２１  電圧監視回路、２２  サンプリング回路、２３  基準電圧設定回路、２４  減算回路、２５  加算回路、２６  信号レベル保持回路、２７  パルス成形回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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