(57)【要約】【課題】ＤＳＲＣ（狭域通信）においてＦＣＭＣ受信データ処理を高速化し、処理装置の省電力と低コスト化を図る。【解決手段】ステップＳ１０１でＦＣＭＣデータを受信し、ステップＳ１０２で受信データを受信バッファに格納し、ステップＳ１０３でＦＳＩ（フレーム構成情報フィールド）受信完了を判定し、ステップＳ１０４で受信バッファからＣＰＵへＦＳＩデータまでを転送し、Ｓ１０５でＦＳＩデータの先読み解析処理を行い、ステップＳ１０６でＣＩ（制御情報サブフィールド）受信完了を判定し、ステップＳ１０７で受信バッファからＣＰＵへＣＩデータまでを転送し、ステップＳ１０８でＣＩデータの先読み解析処理を行い、ステップＳ１０９で受信データのＣＲＣ判定を行う。ＦＣＭＣの受信完了前にＦＣＭＳ以降のスロット情報を入手することで、ＦＣＭＳの次のスロットの準備をすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＤＳＲＣ（狭域通信）におけるＦＣＭＣ（フレームコントロールメッセージチャネル）受信データ処理方法であって、ＦＣＭＣデータを受信するステップと、受信データを受信バッファに格納するステップと、ＦＳＩ（フレーム構成情報フィールド）受信完了を判定するステップと、受信バッファからＣＰＵへＦＳＩデータまでを転送するステップと、ＦＳＩデータの先読み解析処理を行うステップと、ＣＩ（制御情報サブフィールド）受信完了を判定するステップと、受信バッファからＣＰＵへＣＩデータまでを転送するステップと、ＣＩデータの先読み解析処理を行うステップと、受信データのＣＲＣ判定を行うステップとを含むＦＣＭＣ受信データ処理方法。
【請求項２】
ＤＳＲＣ（狭域通信）におけるＦＣＭＣ（フレームコントロールメッセージチャネル）データを受信する受信手段と、受信データを格納する受信バッファと、ＦＳＩ（フレーム構成情報フィールド）受信完了を判定するステップ、受信バッファからＣＰＵへＦＳＩデータまでを転送するステップ、ＦＳＩデータの先読み解析処理を行うステップ、ＣＩ（制御情報サブフィールド）受信完了を判定するステップ、受信バッファからＣＰＵへＣＩデータまでを転送するステップ、ＣＩデータの先読み解析処理を行うステップ、受信データのＣＲＣ判定を行うステップをコンピュータに実行させるプログラムにより動作する制御手段とを備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高度道路交通システム（ＩＴＳ）に用いられるＤＳＲＣ（狭域通信）に係り、特にＤＳＲＣにおけるＦＣＭＣ受信データ処理方法に関するものである。
【０００２】
【従来の技術】
高度道路交通システム（ＩＴＳ）に用いられるＤＳＲＣ（狭域通信）の一実現例としての自動料金収受（ＥＴＣ）システムは、高速道路の料金収受を無線通信により自動的に行うシステムである。ＥＴＣでは、料金所に設置されたアンテナと車両に搭載された車載器との間で狭域通信（ＤＳＲＣ）による無線通信を通じて料金収受処理を行う。
【０００３】
ＥＴＣ用のＤＳＲＣにおける無線通信領域は、幅３ｍ、長さ４ｍのほぼ車両１台分のサイズになるようにアンテナの指向性を絞っている。そのため、受信データ処理を速やかに行うことが課題となり、各種対策が従来提案されている。
【０００４】
例えば、狭域通信対象がＥＴＣ路上機の場合は、料金所の複数ゲートに対応して複数の通信周波数が使用されるため、それに対応するように受信回路側では一定周期で受信周波数を切り換えているが、この周波数情報の認識時間を短縮し、受信データ処理を速やかに進める技術が公開されている（例えば、特許文献１参照）。
【０００５】
ＤＳＲＣプロトコルにおけるＦＣＭＣ（フレームコントロールメッセージチャネル）には、同一フレーム内のＦＣＭＳ（フレームコントロールメッセージスロット）以降のスロット数の情報、スロットの制御情報（スロット識別、伝送速度識別）が入っている。
【０００６】
図３はＦＣＭＣにおけるＦＳＩ（フレーム構成情報フィールド）のフォーマットである。ビット番号２、３、４がＳＬＮ（スロット数情報フィールド）になっており、ここからＦＣＭＳに続いて割り付けられるスロット数ｍが判別できる。
【０００７】
図４はＦＣＭＣにおけるＳＣＩ（スロット制御情報フィールド）のフォーマットである。８ビットのＣＩ（制御情報サブフィールド）と３２ビットのＬＩＤ（リンクアドレスサブフィールド）から構成される。
【０００８】
図５はＳＣＩにおけるＣＩのフォーマットである。ビット番号１、２がＳＩ（スロット識別子）となっており、ＳＩ＝００のときはＭＤＳ（メッセージデータスロット）、ＳＩ＝１１のときはＡＣＴＳ（アクチベーションスロット）、ＳＩ＝１０のときはＷＣＮＳ（ワイヤレスコールナンバースロット）としてスロットが割り付けられる。
【０００９】
ＳＩ＝００、１０のときのビット番号３、４がＤＲＩ（信号伝送速度識別子）となり、ＤＲＩ＝００のときは信号伝送速度１０２４ｋｂｐｓ、ＤＲＩ＝１１のときは信号伝送速度４０９６ｋｂｐｓとなる。ＳＩ＝００のときはビット８がＤＲ（通信方向識別子）となり、ＤＲ＝１ではアップリンク、ＤＲ＝０ではダウンリンク（受信）となる。
【００１０】
従来、この情報の解析はすべてのＦＣＭＣデータの受信後に行われていた。図６は従来のＦＣＭＣ受信データ処理を示すフローチャートである。
【００１１】
図６において、ステップＳ６０１ではデータ受信を行う。ステップＳ６０２では受信したＦＣＭＣデータを受信用バッファに順次格納していく。ステップＳ６０３では受信データのＣＲＣ判定を行い、エラーが無ければステップＳ６０４へ進み受信完了となり、エラーがあればステップＳ６０１へ戻り再度受信を試みる。
【００１２】
その後、ステップＳ６０５では受信バッファからＣＰＵへＦＣＭＣデータを転送する。ステップＳ６０６ではＦＣＭＣデータの解析処理を行い、スロット数の情報、スロットの制御情報（スロット識別、伝送速度識別）を獲得し、ＦＣＭＳの次のスロットの準備をする。
【００１３】
【特許文献１】
特許第３０４６０１４号公報
【００１４】
【発明が解決しようとする課題】
前記従来のＦＣＭＣ受信データ処理においては、すべてのデータ受信後に受信データ処理が行われていたため、ＦＣＭＳの次のスロットに対する指定がアップリンク（送信）のＭＤＳ（メッセージデータスロット）であった場合に、送信準備が間に合わないため次のフレームで再処理が行われるといった問題があった。
【００１５】
本発明は上記従来の問題点を解決するもので、ＦＣＭＣ受信データ処理を高速化する技術を提供し、ＦＣＭＳの次のスロットに対する指定がアップリンクのＭＤＳの場合でも同一フレーム内での送信を可能にすることを目的とする。また、受信データ処理を行うＣＰＵの動作クロック周波数を低くして省電力化することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明のＦＣＭＣ受信データ処理方法は、ＤＳＲＣ（狭域通信）におけるＦＣＭＣ（フレームコントロールメッセージチャネル）受信データ処理方法であって、ＦＣＭＣデータを受信するステップと、受信データを受信バッファに格納するステップと、ＦＳＩ（フレーム構成情報フィールド）受信完了を判定するステップと、受信バッファからＣＰＵへＦＳＩデータまでを転送するステップと、ＦＳＩデータの先読み解析処理を行うステップと、ＣＩ（制御情報サブフィールド）受信完了を判定するステップと、受信バッファからＣＰＵへＣＩデータまでを転送するステップと、ＣＩデータの先読み解析処理を行うステップと、受信データのＣＲＣ判定を行うステップとを含む。
【００１７】
上記構成によれば、ＦＣＭＣデータの受信完了前にＦＣＭＳ以降のスロット情報を入手することにより、入手した情報に基づきＦＣＭＳの次のスロットの準備をすることができるため、ＦＣＭＳの次のスロットに対する指定がアップリンクのＭＤＳの場合であっても同一フレーム内での送信を実現することができる。
【００１８】
本発明の半導体装置は、ＤＳＲＣ（狭域通信）におけるＦＣＭＣ（フレームコントロールメッセージチャネル）データを受信する受信手段と、受信データを格納する受信バッファと、ＦＳＩ（フレーム構成情報フィールド）受信完了を判定するステップ、受信バッファからＣＰＵへＦＳＩデータまでを転送するステップ、ＦＳＩデータの先読み解析処理を行うステップ、ＣＩ（制御情報サブフィールド）受信完了を判定するステップ、受信バッファからＣＰＵへＣＩデータまでを転送するステップ、ＣＩデータの先読み解析処理を行うステップ、受信データのＣＲＣ判定を行うステップをコンピュータに実行させるプログラムにより動作する制御手段とを備える。
【００１９】
上記構成によれば、ＦＣＭＳの次のスロットに対する指定がアップリンクのＭＤＳの場合であっても同一フレーム内での送信を実現することができるため、ＣＰＵの動作クロックを低くして省電力化することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図１は本発明の一実施の形態に係るＦＣＭＣ受信データ処理を示すフローチャートである。また、図２は上記ＦＣＭＣ受信データ処理を行う受信データ処理装置の構成例を示すブロック図である。
【００２１】
図２において、ＦＣＭＣ受信データ処理装置は受信部１１とＦＣＭＣ受信専用バッファ１２とＣＰＵ１３を備える。以下、図２のＦＣＭＣ受信データ処理装置で実行されるＦＣＭＣ受信データ処理について、図１のフローチャートにより説明する。
【００２２】
図１において、ステップＳ１０１では受信部１１にてデータ受信を行う。ステップＳ１０２では受信したＦＣＭＣデータをＦＣＭＣ受信専用バッファ１２に順次格納していく。
【００２３】
以下、プログラムによるＣＰＵ１１３の動作により、ステップＳ１０３では受信部１１にてＦＳＩ受信完了判定を行い、ＹＥＳの場合はステップＳ１０４へ進み、ＮＯの場合はステップＳ１０２へ戻る。ステップＳ１０４ではＦＣＭＣ受信専用バッファ１２からＣＰＵ１３へＦＳＩデータまでを転送する。ステップＳ１０５ではＣＰＵ１３にてＦＳＩデータの先読み解析処理を行い、ＳＬＮよりスロット数の情報を得る。
【００２４】
ステップＳ１０６では受信部１１にてＣＩ受信完了判定を行い、ＹＥＳの場合はステップＳ１０７へ進み、ＮＯの場合はステップＳ１０２へ戻る。ステップＳ１０７ではＦＣＭＣ受信専用バッファ１２からＣＰＵ１３へＣＩデータまでを転送する。ステップＳ１０８ではＣＰＵ１３にてＣＩデータの先読み解析処理を行い、ＳＩ、ＤＲＩ、ＤＲよりスロットの制御情報（スロット識別、信号伝送速度、通信方向）を得る。
【００２５】
ステップＳ１０９では受信部１１にて受信データのＣＲＣ判定を行い、エラーが無ければステップＳ５１０へ進み受信完了となる。ステップＳ１０９での受信データのＣＲＣ判定エラーがあればステップＳ１０１へ戻り再度受信を試みる。
【００２６】
このように本実施の形態によれば、ＦＣＭＣデータの受信完了前にＦＣＭＳ以降のスロット情報を入手することが可能であり、入手した情報に基づきＦＣＭＳの次のスロットの準備をすることができるので、ＦＣＭＳの次のスロットに対する指定がアップリンクのＭＤＳの場合であっても同一フレーム内での送信を可能にすることができる。
【００２７】
また本実施の形態は、上述した機能を具備した半導体装置の構成を採ることができる。この構成によれば、ＦＣＭＳの次のスロットに対する指定がアップリンクのＭＤＳの場合でも同一フレーム内での送信が可能な装置が容易に実現でき、そのことにより、ＣＰＵの動作クロックを低くして省電力化を図り、装置を低コスト化することができる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、ＦＣＭＣデータの受信完了前にＦＣＭＳ以降のスロット情報を入手することにより、入手した情報に基づきＦＣＭＳの次のスロットの準備をすることができるため、ＦＣＭＳの次のスロットに対する指定がアップリンクのＭＤＳの場合であっても同一フレーム内での送信を実現することが可能になる。また、この機能を半導体装置で構成することにより、ＣＰＵの動作クロックを低くして省電力化することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＦＣＭＣ受信データ処理を示すフローチャート。
【図２】図１のＦＣＭＣ受信データ処理を行うＦＣＭＣ受信データ処理装置の構成例を示すブロック図。
【図３】ＦＣＭＣにおけるＦＳＩ（フレーム構成情報フィールド）のフォーマット。
【図４】ＦＣＭＣにおけるＳＣＩ（スロット制御情報フィールド）のフォーマット。
【図５】ＳＣＩにおけるＣＩのフォーマット。
【図６】従来のＦＣＭＣ受信データ処理を示すフローチャート。
【符号の説明】
１１  受信部
１２  ＦＣＭＣ受信専用バッファ
１３  ＣＰＵ
Ｓ１０１、Ｓ６０１  ＦＣＭＣデータ受信ステップ
Ｓ１０２  ＦＣＭＣ受信専用バッファ格納ステップ
Ｓ１０３  ＦＳＩ受信完了判定ステップ
Ｓ１０４  ＣＰＵへのＦＳＩデータ転送ステップ
Ｓ１０５  ＦＳＩデータ先読み解析処理ステップ
Ｓ１０６  ＣＩ受信完了判定ステップ
Ｓ１０７  ＣＰＵへのＣＩデータ転送ステップ
Ｓ１０８  ＣＩデータ先読み解析処理ステップ
Ｓ１０９、Ｓ６０３  ＣＲＣ判定ステップ
Ｓ５１０、Ｓ６０４  受信完了ステップ
Ｓ６０２  受信バッファ格納ステップ
Ｓ６０５  ＣＰＵへのＦＣＭＣデータ転送ステップ
Ｓ６０６  ＦＣＭＣデータ解析処理ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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