(57)【要約】【課題】高性能のクロスポイント型ＦｅＲＡＭを効率よく製造する。【解決手段】下部電極層２Ａ、強誘電体層２Ｂ、及び上部電極補助層２Ｃがこの順で積層されてなる積層体が下部電極形成領域に形成された層間絶縁層１の上面全体に絶縁層３を形成する工程と、絶縁層３の上面に複数のビアホールＶ１、Ｖ２を設けるためのマスクパターンＰを形成する工程と、絶縁層３のうちエッチングレートが大きい領域に形成されるビアホールＶ１が上部電極補助層２Ｃの上面に達する条件で異方性ドライエッチングを行った後、絶縁層３のうちエッチングレートが小さい領域に形成されるビアホールＶ２が上部電極補助層２Ｃの上面に達する条件で全面エッチバックを行う工程と、によって誘電体キャパシタ形成領域Ｘとなる上部電極補助層２Ｃを絶縁層３の上面に露出させる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、
半導体基板上に、下部電極層、強誘電体層、及び上部電極補助層がこの順で積層された積層体を、前記一の方向に延びる下部電極層形成領域に線状に形成する工程と、
前記積層体が形成された前記半導体基板上に、絶縁層を形成する工程と、
前記絶縁層上に、複数の接続孔を形成するためのマスクパターンを形成する工程と、
前記マスクパターンを利用して、前記複数の接続孔の少なくとも一部が前記上部電極補助層の上面に達しない条件でエッチングを行う工程と、
前記エッチングを行った後に、前記複数の接続孔の全てが、前記上部電極補助層の上面に達する条件で全面エッチバックを行う工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングを、前記接続孔が前記上部電極補助層の前記線幅以上の孔径で形成されるマスクパターンを利用して行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチングを、エッチングレートが大きい領域に形成される接続孔が、前記上部電極補助層の上面に達した時点で終了させることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記エッチングを、前記絶縁層の層厚が薄い領域に形成される接続孔が前記上部電極補助層の上面に達した時点で終了させることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記全面エッチバックを、前記接続孔の角が取れる条件で行うことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記全面エッチバックを、前記接続孔の底面が、前記上部電極補助層の下面よりも下方に至らない条件で行うことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記全面エッチバックを、当該全面エッチバックにより形成される前記接続孔底面が、前記エッチングにより形成された前記接続孔よりも小さな孔径となる条件で行うことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記全面エッチバックが行われた後の前記絶縁層上に、前記他の方向に延びる上部電極層を形成する工程をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及び微細化に伴い、強誘電体キャパシタを備えた半導体装置として、行状に配列された上部電極層と列状に配列された下部電極層との交差部に、複数の強誘電体キャパシタを配置したクロスポイント型ＦｅＲＡＭが注目されてきている。
【０００３】
図４は、従来の半導体装置の一製造工程を示す断面図である。なお、図４は、行状に形成された上部電極層の長手方向に沿った断面である。
このクロスポイント型ＦｅＲＡＭの製造方法は、まず、図４（ａ）に示すように、ＭＯＳトランジスタなどが形成された半導体基板（図示せず）の上面全体に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、層間絶縁層１０を形成する。
【０００４】
次いで、この層間絶縁層１０の上面に、公知のスパッタ法を用いて、下部電極層２０Ａ、強誘電体層２０Ｂ、上部電極補助層２０Ｃをこの順で成膜して強誘電体積層体を形成した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この強誘電体積層体を下部電極形成領域に列状に複数形成する。
次いで、下部電極形成領域に強誘電体積層体が形成された層間絶縁層１０の上面全体に、公知のＣＶＤ法を用いて絶縁層３０を形成する。
【０００５】
次いで、図４（ｂ）に示すように、この絶縁層３０の上面全体に、全面エッチバックを行い、強誘電体積層体の上部電極補助層２０Ｃを露出させる。
次いで、上部電極補助層２０Ｃを露出させた絶縁層３０の上面全体に、公知のスパッタ法を用いて、上部電極層２０Ｄを形成した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図４（ｃ）に示すように、この上部電極層２０Ｄを、上部電極形成領域に行状に複数形成する。ここで、互いに格子状に配置された上部電極層２０Ｄと下部電極層２０Ａとの各交差部では、接続孔Ｈを介して上部電極補助層２０Ｃと上部電極層２０Ｄとが接続され、複数の強誘電体キャパシタＣを形成することができる。
【０００６】
一方、クロスポイント型ＦｅＲＡＭの他の製造方法として、一般的な半導体プロセスを踏襲すると、図４（ａ）に示した工程を経た後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、絶縁層３０の上面から上部電極補助層２０Ｃに達する接続孔（図示せず）を形成し、この接続孔を介して上部電極補助層２０Ｃと上部電極層２０Ｄとを接続させることになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した全面エッチバックを用いるクロスポイント型ＦｅＲＡＭの製造方法においては、絶縁層３０の上面全体に全面エッチバックを行うことで上部電極補助層２０Ｃを露出させるようにしているため、絶縁層３０の厚さや全面エッチバックレートが不均一であると、同一ウェハ内又は同一チップ内でのエッチング量が異なり、製品性能の劣化を誘発してしまうという不具合があった。
【０００８】
また、絶縁層３０の厚さや全面エッチバックレートによっては、上部電極補助層２０Ｃがオーバーエッチング（過剰エッチング）されてしまうおそれがあった。このため、全面エッチバック条件を制限する必要があり、全面エッチバックに要する作業効率が良好ではないという不具合があった。
一方、上述したクロスポイント型ＦｅＲＡＭの他の製造方法において、上部電極補助層２０Ｃと上部電極層２０Ｄとを接続するための接続孔を、最小加工線幅に近い微細加工で形成された強誘電体キャパシタＣ上に形成する場合には、フォトリソグラフィ工程での合わせズレまで考慮すると、加工限界近い微細孔とする必要があった。このため、上部電極補助層２０Ｃと上部電極層２０Ｄとを接続する接続孔を形成するためのフォトレジスト工程及びエッチング工程が高難度であるという不具合があった。
【０００９】
そこで、本発明は、上記事情に鑑みてなされたものであり、クロスポイント型ＦｅＲＡＭを効率よく製造することができるとともに、製品性能の向上に寄与できる半導体装置の製造方法を提供することを課題としている。
【００１０】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層、強誘電体層、及び上部電極補助層がこの順で積層された積層体を、前記一の方向に延びる下部電極層形成領域に線状に形成する工程と、前記積層体が形成された前記半導体基板上に、絶縁層を形成する工程と、前記絶縁層上に、複数の接続孔を形成するためのマスクパターンを形成する工程と、前記マスクパターンを利用して、前記複数の接続孔の少なくとも一部が前記上部電極補助層の上面に達しない条件でエッチングを行う工程と、前記エッチングを行った後に、前記複数の接続孔の全てが、前記上部電極補助層の上面に達する条件で全面エッチバックを行う工程と、を備えたことを特徴とするものである。
【００１１】
また、本発明に係る半導体装置の製造方法において、前記エッチングを、前記接続孔が前記上部電極補助層の前記線幅以上の孔径で形成されるマスクパターンを利用して行うことを特徴とするものである。
さらに、本発明に係る半導体装置の製造方法において、前記エッチングを、エッチングレートが大きい領域に形成される接続孔が、前記上部電極補助層の上面に達した時点で終了させることを特徴とするものである。
【００１２】
さらに、本発明に係る半導体装置の製造方法において、前記エッチングを、前記絶縁層の層厚が薄い領域に形成される接続孔が前記上部電極補助層の上面に達した時点で終了させることを特徴とするものである。
さらに、本発明に係る半導体装置の製造方法において、前記全面エッチバックを、前記接続孔の角が取れる条件で行うことを特徴とするものである。
【００１３】
なお、接続孔の角が取れる条件とは、特に限定されないが、例えば、全面エッチバックを、Ａｒなどの不活性ガスの組成比が多いガスを用い、且つ、ガス圧を高めに設定してドライエッチングにより行うことで実現することができる。
さらに、本発明に係る半導体装置の製造方法において、前記全面エッチバックを、前記接続孔の底面が、前記上部電極補助層の下面よりも下方に至らない条件で行うことを特徴とするものである。
【００１４】
さらに、本発明に係る半導体装置の製造方法において、前記全面エッチバックを、当該全面エッチバックにより形成される前記接続孔底面が、前記エッチングにより形成された前記接続孔よりも小さな孔径となる条件で行うことを特徴とするものである。
さらに、本発明に係る半導体装置の製造方法において、前記全面エッチバックが行われた後の前記絶縁層上に、前記他の方向に延びる上部電極層を形成する工程をさらに備えることを特徴とするものである。
【００１５】
このように、本発明に係る半導体装置の製造方法によれば、複数の接続孔の全て、もしくは少なくとも一部が上部電極補助層の上面に達しない段階でエッチング工程を終え、マスクパターンを除去した後全面エッチバックに切り換えるようにしたことによって、上部電極補助層へのオーバーエッチングを抑制することができる。よって、上部電極補助層の露出に要する作業効率を向上させるとともに、半導体装置の製品性能を向上させることが可能となる。
【００１６】
また、全面エッチバックを行うことによって、絶縁層全体がエッチングされるため、接続孔のアスペクト比を低減させることが可能となる。
さらに、本発明に係る半導体装置の製造方法によれば、エッチングを、接続孔が上部電極補助層の線幅以上の孔径で形成されるマスクパターンを利用して行っても、全面エッチバックを行う際に、エッチングで形成される接続孔の孔径よりも小さな接続孔に寸法変換することができるようになる。よって、近年の半導体装置の高集積及び微細化に伴いキャパシタ寸法が小さくなっても、高難度なフォトリソグラフィ工程及びエッチング工程を行うことなく、上部電極層補助層と上部電極層との接続を容易且つ確実に行うことが可能となる。
【００１７】
さらに、本発明に係る半導体装置の製造方法によれば、全面エッチバックにより形成する接続孔底面の孔径が、エッチングにより形成された接続孔の孔径よりも小さくなる条件、具体的には、接続孔底面のコーナー部より中央部のエッチングが速くなる条件で全面エッチバックを行うことによって、上部電極補助層が露出した絶縁層の上面全体に形成される上部電極層の被覆性（カバレッジ）を良好にすることができるため、半導体装置の製品性能を向上させることが可能となる。
【００１８】
同様に、接続孔の角が取れる条件で全面エッチバックを行うことによって、接続孔底面の中央部ではエッチングが進行し、且つ、接続孔底面の外周に近づくにつれエッチングレートが落ちるため、エッチングにより形成された接続孔径よりも小さな寸法に形成することができる。よって、最小加工線幅に近い微細加工で形成された強誘電体キャパシタを形成する場合であっても、高難度のフォトリソグラフィ工程及びエッチング工程を行う必要がなくなるため、半導体装置の製造効率を向上させることが可能となる。
【００１９】
さらに、本発明に係る半導体装置の製造方法によれば、接続孔の底面が上部電極補助層の下面よりも下方に至らない条件で全面エッチバックを行うことによって、近年の半導体装置の高集積化及び微細化に伴い、キャパシタ寸法が接続孔寸法よりも小さな場合であっても、上部電極補助層と上部電極層との接続をより確実に行うことが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明における半導体装置の一構成例を示す平面図である。図２は、図１に示す半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【００２１】
本実施形態における半導体装置は、図１に示すように、半導体基板（図示せず）上に、列状に形成された下部電極層２Ａと、行状に形成された上部電極層２Ｄとの各交差部に配置された複数の強誘電体キャパシタＣと、この強誘電体キャパシタＣの一部に接続されたＭＯＳトランジスタ（図示せず）とを備えたクロスポイント型ＦｅＲＡＭを構成している。
【００２２】
強誘電体キャパシタＣは、図２に示すように、半導体基板（図示せず）上に形成された層間絶縁層１の上面に、下部電極層２Ａと、強誘電体層２Ｂと、上部電極補助層２Ｃと、上部電極層２Ｄとがこの順で積層されており、上部電極補助層２Ｃと上部電極層２Ｄとは、強誘電体キャパシタ形成領域Ｘのみで接続されている。
【００２３】
また、行状に形成された上部電極層２Ｄのうち、強誘電体キャパシタ形成領域Ｘ以外の下面には、図２（ａ）に示すように、絶縁層３が形成されている。一方、列状に形成された下部電極層２Ａのうち、強誘電体キャパシタ形成領域Ｘ以外の上面には、図２（ｂ）に示すように、強誘電体層２Ｂが形成されている。
次に、本実施形態における半導体装置の製造方法について説明する。
【００２４】
図３は、本発明における半導体装置の一製造工程について示す断面図である。なお、図３は、各製造工程において、図１に示す半導体装置のＡ−Ａ線に沿った断面方向から見た断面で示す。
本実施形態における半導体装置の製造方法は、まず、予めＭＯＳトランジスタが形成された半導体基板の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる層間絶縁層１を厚さ１５００ｎｍとなるように形成しておく。
【００２５】
次いで、図３（ａ）に示すように、層間絶縁層１の上面全体に、公知のスパッタ法などを用いて、Ｐｔなどの金属膜からなる下部電極層２Ａと、ＳＢＴ（ＳｒＢｉ２  Ｔａ２  Ｏ９  ）やＰＺＴ（Ｐｂ（ＺｒＸ  Ｔｉ１−Ｘ  ）Ｏ３  ）などの強誘電体膜からなる強誘電体層２Ｂと、Ｐｔなどの金属膜からなる上部電極補助層２Ｃとを各２００ｎｍの厚みとなるようにこの順で成膜する。
【００２６】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層２Ａ、強誘電体層２Ｂ、及び上部電極補助層２Ｃを一括してエッチングし、下部電極層２Ａ、強誘電体層２Ｂ、及び上部電極補助層２Ｃの三層からなる強誘電体キャパシタ用積層体を、下部電極層形成領域に列状に複数形成する。
次いで、下部電極層形成領域に強誘電体キャパシタ用積層体が形成された層間絶縁層１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる絶縁層３を厚さ１０００ｎｍとなるように形成する。そして、この絶縁層３の上面に、上部電極補助層２Ｃの直上は露出し、それ以外は覆うようなマスクパターンＰを形成する。
【００２７】
次いで、図３（ｂ）に示すように、公知の異方性ドライエッチングを用いて、絶縁層３のうち、エッチングレートの大きい領域に形成されるビアホールＶ１が上部電極補助層２Ｃの上面に達した時点で終了するように、ＣＦ系（フルオロカーボン）ガスでエッチングを行う。
ここで、絶縁層３において、エッチングレートの大きい領域に形成されるビアホールＶ１では、その底面に上部電極補助層２Ｃが露出するとともに、エッチングレートの小さい領域に形成されるビアホールＶ２では、その底面に層間絶縁層１が露出した状態となる。
【００２８】
次いで、絶縁層３の上面に形成されたマスクパターンＰを公知の技術で除去した後、図３（ｃ）に示すように、公知の等方性ウェットエッチングを用いて、前工程のエッチングで層間絶縁層１が残存した部分、つまり、層間絶縁層１のうち、エッチングレートの小さい領域に形成されるビアホールＶ２が上部電極補助層２Ｃの上面に達した時点で終了するように、以下の条件下で全面エッチバックを行う。このとき、特に、エッチングレートが大きい領域に形成されるビアホールＶ１の底面が上部電極補助層２Ｃ下面よりも下方に至らないように、全面エッチバック条件を調整することが好ましい。また、この全面エッチバック時には、ビアホールＶ１、Ｖ２底面の中央部の方がコーナー部よりエッチングレートが高い傾向にあり、図３（ｄ）に示すように、ビアホールＶ１、Ｖ２底部の面積は縮小することになる。さらに、ビアホールＶ１、Ｖ２の角が丸まった時点で全面エッチバックを終了させることが好ましい。
【００２９】
具体的なエッチング方法としては、１：２０希釈フッ酸を用いたスピン洗浄もしくはバッチ式のウェットエッチングにより実施するが、他の等方性エッチングでも処理可能である。
ここで、絶縁層３のうち、エッチングレートの大小に関わらず、全てのビアホールＶ１、Ｖ２で、上部電極補助層２Ｃの上面が露出した状態となる。
【００３０】
次いで、図３（ｅ）に示すように、強誘電体キャパシタ形成領域Ｘとなる上部電極補助層２Ｃが露出した絶縁層３の上面全体に、公知のスパッタ法を用いて、Ｐｔからなる上部電極層２Ｄを形成する。そして、公知のフォトリソグラフィ技術及びエッチングを用いて、強誘電体キャパシタ形成領域Ｘ以外に形成された上部電極層２Ｄの上面から強誘電体上部電極層２Ｄの膜厚途中まで除去することで、強誘電体キャパシタ形成領域Ｘのみに上部電極補助層２Ｃを形成するとともに、この上部電極補助層２Ｃの上面を含む上部電極層形成領域に、行状に上部電極層２Ｄを形成する。
【００３１】
ここで、上部電極層２Ｄと下部電極層２Ａとが格子状に配列され、各交差部のみに形成された上部電極補助層２Ｃと上部電極層２Ｄとが接続されるため、各交差部に複数の強誘電体キャパシタＣを完成させる。
そして、上部電極層２Ｄ及び下部電極層２Ａと、ＭＯＳトランジスタとを接続して周辺回路を構成してクロスポイント型ＦｅＲＡＭとして機能する半導体装置を完成させる。このクロスポイント型ＦｅＲＡＭは、周辺回路を介して上部電極層２Ｄ及び下部電極層２Ａをそれぞれ選択することで、その交差部に配置された強誘電体キャパシタＣの書き込み／読み出しを行うことが可能となる。
【００３２】
このように、本実施形態における半導体装置の製造方法によれば、絶縁層３のうち、エッチングレートの大きい領域に形成されるビアホールＶ１が、上部電極補助層２Ｃの上面に達する条件でエッチングを行った後、絶縁層３のうち、エッチングレートの小さい領域に形成されるビアホールＶ２が、上部電極補助層２Ｃの上面に達する条件で全面エッチバックを行うようにしたことによって、同一半導体基板内でのエッチング量を均一にできるとともに、上部電極補助層２Ｃへのオーバーエッチングを抑制することができる。よって、上部電極補助層２Ｃを絶縁層３の上面より露出させる作業効率を向上させるとともに、半導体装置の製品性能を向上させることが可能となる。
【００３３】
また、本実施形態に係る半導体装置の製造方法によれば、全面エッチバックの際に、ビアホールＶ１、Ｖ２の角を丸める条件で全面エッチバックを行うようにしたことによって、上部電極補助層２Ｃと上部電極層２Ｃとの被覆性を良好にし、上部電極補助層２Ｃと上部電極層２Ｃとを確実に接続することが可能となる。
さらに、ビアホールＶ１、Ｖ２底面のコーナー部より、底面の中央部のエッチングを速くすることで、全面エッチバック後のビアホールＶ１、Ｖ２の孔径がエッチングにより形成されたビアホールＶ１、Ｖ２の孔径よりも小さくなる。このため、近年の半導体装置の高集積化及び微細化に伴い、ビアホールＶ１、Ｖ２の開口径よりもキャパシタ寸法が小さくなり、強誘電体キャパシタＣ上にビアホールＶ１、Ｖ２の底面が乗り切らない場合であっても、高難度のフォトリソグラフィ工程及びエッチング工程を行うことなく、上部電極補助層２Ｃと上部電極層２Ａとを容易且つ確実に接続することが可能となる。
【００３４】
さらに、本実施形態に係る半導体装置の製造方法によれば、全面エッチバックを、ビアホールＶ１、Ｖ２の底面が上部電極補助層２Ｃの下面より下方に至らないような条件で行うことによって、近年の半導体装置の高集積化及び微細化に伴い、ビアホールＶ１、Ｖ２の開口径よりもキャパシタ寸法が小さくなり、強誘電体キャパシタＣ上にビアホールＶ１、Ｖ２の底面が乗り切らない場合であっても、上部電極補助層２Ｃと上部電極層２Ｄとの接続をより確実に行うことが可能となる。
【００３５】
なお、本実施形態においては、エッチング条件及び全面エッチバック条件を、エッチングレートの面内分布を考慮して決定するようにしたが、複数のビアホールＶ１、Ｖ２の全て、もしくは少なくとも一部が上部電極補助層２Ｃの上面に達しない条件でエッチングを行った後、複数のビアホールＶ１、Ｖ２の全てが上部電極補助層２Ｃの上面に達するまで全面エッチバックを行うのであればこれに限らない。例えば、エッチング条件及び全面エッチバック条件を、絶縁層３の面内膜厚を考慮して決定するようにしても構わないし、この絶縁層３の面内膜厚及びエッチングレートの面内分布の両方を考慮して決定するようにしても構わない。
【００３６】
また、本実施形態においては、上部電極層２Ｄをエッチングする際に、下部電極層２Ａの強誘電体キャパシタ形成領域Ｘ以外の上面に強誘電体層２Ｂを残すようにしたが、少なくとも強誘電体キャパシタ形成領域Ｘ以外の上部電極層２Ｄが除去されるのであればこれに限らない。例えば、強誘電体キャパシタ形成領域Ｘ以外に形成された上部電極層２Ｄの上面から下部電極層２Ａの上面に至るまでエッチングを行うことで、下部電極層２Ａの強誘電体キャパシタ形成領域Ｘ以外の上面に、下部電極層２Ａが露出するようにしてもよい。
【００３７】
さらに、本実施形態においては、強誘電体キャパシタＣにＭＯＳトランジスタが接続される場合について説明したが、強誘電体キャパシタＣに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどその他のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどが挙げられる。
【図面の簡単な説明】
【図１】本実施形態における半導体装置の一構成例を示す平面図である。
【図２】図１の半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図３】本実施形態における半導体装置の一製造工程を示す断面図である。
【図４】従来の半導体装置の一製造工程を示す断面図である。
【符号の説明】１、１０…層間絶縁層。２Ａ、２０Ａ…下部電極層。２Ｂ、２０Ｂ…強誘電体層。２Ｃ、２０Ｃ…上部電極補助層。２Ｄ、２０Ｄ…上部電極層。３、３０…絶縁層。Ｃ…強誘電体キャパシタ。Ｐ…マスクパターン。Ｖ１、Ｖ２…ビアホール。Ｘ…強誘電体キャパシタ形成領域。
【図１】
2004349452.tif 000003
【図２】
2004349452.tif 000004
【図３】
2004349452.tif 000005
【図４】
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