(57)【要約】【課題】半導体装置の能動素子を破壊することなく、半導体装置が有するキャパシタの耐電圧検査を実施できるように半導体装置を構成する。【解決手段】この発明に係る半導体装置は、この基板４６上に配設された下部金属５０ａ、５２ａ、誘電体膜５０ｂ、５２ｂ、上部金属５０ｃ、５２ｃを有するＭＩＭキャパシタ４８と、下部金属５０ａ、５２ａに接続された試験用電極パッド５６と、接続端子５０ｄ、５２ｄを介して上部金属５０ｃ、５２ｃに接続された半導体装置の基板４６の二つの接続端子と、上部金属５０ｃにそのゲート電極が接続されたＦＥＴと、を備えたもので、基板４６の接続端子を接地し、試験用電極パッド５６に試験電圧を印加することにより、ＦＥＴを破壊せずにＭＩＭキャパシタ４８の耐電圧試験を行うことができる。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
主面を有する基板と、
この基板主面上に配設された第１の電極層、およびこの第１の電極層に誘電体層を介して対向した第２、第３の電極層を有するＭＩＭキャパシタと、
このＭＩＭキャパシタの第１の電極層に接続された端子パッドと、
上記ＭＩＭキャパシタの第２の電極層に接続された第１の端子と、
上記ＭＩＭキャパシタの第３の電極層に接続された第２の端子と、
上記ＭＩＭキャパシタの第２の電極層にその第１の電極が接続された第１の能動素子と、
を備えた半導体装置。
【請求項２】
誘電体層が第１の電極層上に配設され、前記誘電体層表面上に第２、第３の電極層が並置されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の電極層が二分割され、この個別の第１の電極層上に第２、第３の電極層が個別に配設されるとともに、上記第１の電極層の各々と端子パッドとが接続されたことを特徴とする請求項２記載の半導体装置。
【請求項４】
第１の電極層が一体的に配設されたことを特徴とする請求項２記載の半導体装置。
【請求項５】
第２、第３の電極層が櫛形の形状を有し、誘電体層上で互いに対向して配設されたことを特徴とする請求項４記載の半導体装置。
【請求項６】
誘電体層が第１の電極層の一部を露呈する貫通孔を有し、この貫通孔を介して端子パッドが第１の電極層上に配設されるとともに、この端子パッドを間に介在させて、第２、第３の電極層が配設されたことを特徴とする請求項４記載の半導体装置。
【請求項７】
第２、第３の電極層が第１の電極層を介して互いに重なって配設されたことを特徴とする請求項１記載の半導体装置。
【請求項８】
端子パッドが、それ自体をインピーダンス調整要素とすることを含め、インピーダンス調整要素を介して第１の電極層と接続されたことを特徴とする請求項１ないし５及び７のいずれか１項に記載の半導体装置。
【請求項９】
第３の電極層にその第１の電極が接続された第２の能動素子をさらに備えたことを特徴とする請求項１ないし８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に係り、特にＭＩＭキャパシタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
マイクロ波が使用される通信用機器や携帯電話などにおける半導体装置には、高周波動作に適した低雑音増幅用素子として化合物半導体を用いたトランジスタが使用され、半導体装置の小型化や高性能化が図られている。
この半導体装置、例えば多段増幅器には、増幅用素子としてトランジスタが使用され、これにＤＣ電力が供給される。このＤＣ電力源が増幅用素子のＲＦ特性に悪影響を及ぼさないようにする目的でＤＣ電源端子にキャパシタが接続され、各増幅段の間のＤＣ電力を分離する目的で段間にキャパシタが接続される。
【０００３】
図３０は従来の増幅器の回路図である。
図３０において、２００は増幅器でここでは回路図で示されている。２０２，２０４は電界効果型トランジスタ（以下、ＦＥＴという）、２０６，２０８は接地端で、ＦＥＴ２０２、２０４のソース端子は接地端２０６、２０８でそれぞれ接地されている。
２１０，２１２，２１４及び２１６はＤＣ電極で、ＦＥＴ２０２のゲート端子にはＤＣ電極２１０から、ＦＥＴ２０２のドレイン端子にはＤＣ電極２１２から、またＦＥＴ２０４のゲート端子にはＤＣ電極２１４から、ＦＥＴ２０２のドレイン端子にはＤＣ電極２１６からそれぞれＤＣ電力が供給されている。２１８，２２０，２２２，２２４、および２２６はこの増幅器に用いられているキャパシタである。
【０００４】
２２８，２３０，２３２，及び２３４はＦＥＴ２０２、２０４に流れる電流の経路である。電流経路２２８はＦＥＴ２０２のゲート電流の電流経路、電流経路２３０はＦＥＴ２０２のドレイン電流の電流経路、電流経路２３２はＦＥＴ２０４のゲート電流の電流経路、電流経路２３４はＦＥＴ２０４のドレイン電流の電流経路である。
図３１は従来の増幅器に使用されているキャパシタの平面図である。また図３２は図３１の３２−３２断面におけるキャパシタの断面図である。
２３６はＭＩＭキャパシタで、図３０の増幅器のキャパシタ２１８，２２０，２２２，２２４、および２２６はこの様なＭＩＭキャパシタ２３６が使用されている。
図３１及び図３２において、２３８は回路基板、２４０は配線層、２４２は下部電極、２４４は誘電体層、２４６は上部電極、２４８は接続導体、２５０は裏面導体である。
【０００５】
【発明が解決しようとする課題】
増幅器２００は通常ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｉｃｒｏｗａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）として形成され、各回路要素がすべて半導体チップ上に構成される。このためキャパシタ２１８，２２０，２２２，２２４、および２２６などに使用されるＭＩＭキャパシタ２３６も不良でないかどうかの検査を行う必要がある。この検査は通常ＤＣでの耐電圧試験を行う必要があり、キャパシタの一方の端子を接地し、他方の端子に電圧を印加することで行われる。
増幅器２００において、例えばキャパシタ２１８の耐電圧試験を行うためにＤＣ電極２１０に高電圧を印加する場合を考える。このときキャパシタ２１８とＦＥＴ２０２との関係は、ＤＣ電極２１０と接地端との間で並列接続されている状態になる。
【０００６】
図３３は、従来の増幅器のキャパシタとトランジスタとの等価回路を示す模式図である。
図３３において、２５２はＤＣ電極で、例えばＤＣ電極２１０である。２５４はキャパシタで、例えばキャパシタ２１８である。また２５６は抵抗素子で、例えばＦＥＴ２０２の抵抗成分を等価的に表したものである。２５８は電流経路を示す。
キャパシタ２１８の耐電圧試験を行うためにＤＣ電極２１０に電圧を印加すると、キャパシタ２１８とＦＥＴ２０２とは接地端に対して並列接続されていることになるので、図３３の等価回路で示されるように電流経路２５８に支配的に電流が流れる。このためにキャパシタ２５４に対応するキャパシタ２１８の耐電圧試験に必要な電圧を印加しようとしても、抵抗素子２５６に対応するＦＥＴ２０２に大電流が流れ、キャパシタ２１８の耐電圧試験ができなかった。
【０００７】
この様な状況は、キャパシタ２２０，２２２，２２４、および２２６においても同様であった。このために、増幅器２００を長時間実働テストを行って、キャパシタの不良が発生しないものを選定し、出荷するという方法を採らざるを得なかった。従って増幅器の製造工程に時間が掛かり、また最終工程で不良品が見つかることもあり、増幅器のコストアップに繋がっていた。
この発明は上記の問題点を解消するためになされたもので、第１の目的は、半導体装置が有するキャパシタの耐電圧検査が、その半導体装置の能動素子を破壊することなくできる半導体装置を提供することである。
なお公知文献としては、特開平９−７４１４４号公報がある。この公報はＤＲＡＭメモリのメモリセルキャパシタと同一構成のキャパシタを構成することにより面積効率のすぐれた容量素子を備えた半導体装置を示し、この容量素子を直列に接続し、その中間の接続点にパッドを設けて、これを絶縁膜不良の試験パッドにすることが記載されている。しかしながらこの先行技術はＭＩＭキャパシタではなく、またトランジスタとの接続関係も相違している。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、主面を有する基板と、この基板主面上に配設された第１の電極層、およびこの第１の電極層に誘電体層を介して対向した第２、第３の電極層を有するＭＩＭキャパシタと、このＭＩＭキャパシタの第１の電極層に接続された端子パッドと、ＭＩＭキャパシタの第２の電極層に接続された第１の端子と、ＭＩＭキャパシタの第３の電極層に接続された第２の端子と、ＭＩＭキャパシタの第２の電極層にその第１の電極が接続された第１の能動素子と、を備えたもので、第１の能動素子を破壊せずにＭＩＭキャパシタの耐電圧試験を行うことができる。
【０００９】
さらに、誘電体層が第１の電極層上に配設され、誘電体層表面上に第２、第３の電極層が並置されたもので、第２、第３の電極層と端子や能動素子との接続が簡単になる構成にすることができる。
【００１０】
さらに、第１の電極層が二分割され、この個別の第１の電極層上に第２、第３の電極層が個別に配設されるとともに、第１の電極層の各々と端子パッドとが接続されたもので、構成が簡単でＭＩＭキャパシタを構成する二つのキャパシタの相互干渉が少ない。
【００１１】
またさらに、第１の電極層が一体的に配設されたものでＭＩＭキャパシタの設置面積を少なくすることができる。
【００１２】
さらに、第２、第３の電極層が櫛形の形状を有し、誘電体層上で互いに対向して配設されたもので、ＭＩＭキャパシタを小形で容量の大きい構成にすることができる。
【００１３】
またさらに、誘電体層が第１の電極層の一部を露呈する貫通孔を有し、この貫通孔を介して端子パッドが第１の電極層上に配設されるとともに、この端子パッドを間に介在させて、第２、第３の電極層が配設されたもので、端子パッドを接続する配線層が不要となる。半導体装置の基板面積が小さくなる。
【００１４】
またさらに、第２、第３の電極層が第１の電極層を介して互いに重なって配設されたもので、ＭＩＭキャパシタの設置面積を小さくすることができ、また第１の電極層と第２、第３の電極層との間の誘電体層の材料を容易に替えることができる。
【００１５】
またさらに、端子パッドが、それ自体をインピーダンス調整要素とすることを含め、インピーダンス調整要素を介して第１の電極層と接続されたもので、端子パッドが半導体装置のＲＦ特性に与える影響を少なくすることが出来る。
【００１６】
またさらに、第３の電極層にその第１の電極が接続された第２の能動素子をさらに備えたもので、多段構成の増幅器の段間の分離キャパシタについて、第１、第２の能動素子を破壊せずに耐電圧試験を可能とすることができる。
【００１７】
【発明の実施の形態】
実施の形態１．
図１は、この発明の一つの実施の形態に係る増幅器の回路図である。
図１において、１０は増幅器で、例えばマイクロ波通信用機器や携帯電話に使用される２段構成の増幅器で、ＭＭＩＣなどで形成される。この実施の形態においては、増幅器は２段構成であるが、さらに３段以上でもよい。
１２は信号入力端子、１４は信号出力端子である。１６は初段増幅用のＦＥＴでそのゲート電極がキャパシタ１８を介して信号入力端子１２に接続されている。
２０はこの発明に係るＭＩＭキャパシタで、このＭＩＭキャパシタは直列に接続された一対のＭＩＭキャパシタ２０ａと２０ｂ、およびこれらのＭＩＭキャパシタ２０ａと２０ｂの接続点に配線層を介して接続された検査用端子２０ｃとから構成されている（以下において、この破線で囲まれた構成２０のＭＩＭキャパシタを、「一対型ＭＩＭキャパシタ」という）。
【００１８】
２２は出力段増幅用のＦＥＴで、ＦＥＴ２２のゲート電極が一対型ＭＩＭキャパシタ２０のＭＩＭキャパシタ２０ａと２０ｂを介して、初段増幅用のＦＥＴ１６のドレイン電極に接続されている。このＦＥＴ２２のドレイン電極はキャパシタ２４を介して信号出力端子１４に接続されている。ＦＥＴ１６およびＦＥＴ２２のソース電極はともに接地されている。
２６，２８，３０，及び３２はともに接続端子でこれらは増幅器１０が形成されたＭＭＩＣの基板上に設けられている。これらの接続端子はＤＣ電源に接続されている。そして接続端子２６はＦＥＴ１６のゲート電極に、接続端子２８はＦＥＴ１６のドレイン電極に、また接続端子３０はＦＥＴ２２のゲート電極に、接続端子３２はＦＥＴ２２のドレイン電極にそれぞれ接続され、ＦＥＴ１６及びＦＥＴ２２のそれぞれの電極にＤＣ電力が供給されている。
【００１９】
３４，３６，３８，および４０は、一対型ＭＩＭキャパシタ２０と同様の一対型ＭＩＭキャパシタである。
一対型ＭＩＭキャパシタ３４は直列に接続された一対のＭＩＭキャパシタ３４ａと３４ｂを有し、これらのＭＩＭキャパシタ３４ａと３４ｂの接続点に配線層を介して検査用用端子３４ｃが接続されている。
一対型ＭＩＭキャパシタ３６は直列に接続された一対のＭＩＭキャパシタ３６ａと３６ｂを有し、これらのＭＩＭキャパシタ３６ａと３６ｂの接続点に配線層を介して検査用用端子３６ｃが接続されている。
一対型ＭＩＭキャパシタ３８は直列に接続された一対のＭＩＭキャパシタ３８ａと３８ｂを有し、これらのＭＩＭキャパシタ３８ａと３８ｂの接続点に配線層を介して検査用用端子３８ｃが接続されている。
【００２０】
一対型ＭＩＭキャパシタ４０は直列に接続された一対のＭＩＭキャパシタ４０ａと４０ｂを有し、これらのＭＩＭキャパシタ４０ａと４０ｂの接続点に配線層を介して検査用用端子４０ｃが接続されている。
そして接続端子２６は一対型ＭＩＭキャパシタ３４の一対のＭＩＭキャパシタ３４ａと３４ｂを介して、接続端子２８は一対型ＭＩＭキャパシタ３６の一対のＭＩＭキャパシタ３６ａと３６ｂを介して、接続端子３０は一対型ＭＩＭキャパシタ３８の一対のＭＩＭキャパシタ３８ａと３８ｂを介して、接続端子３２は一対型ＭＩＭキャパシタ４０の一対のＭＩＭキャパシタ４０ａと４０ｂを介して、それぞれ接地されている。
【００２１】
一対型ＭＩＭキャパシタ２０は増幅段間の分離用キャパシタで、接続端子２８および接続端子３０から供給されるＤＣ電力を分離する目的で使用され、一対型ＭＩＭキャパシタ３４，３６，３８，及び４０は接続端子２６，２８、３０，及び３２から供給される電力に含まれる低周波を接地端子に逃がし、ＤＣ電力源がＦＥＴ１６やＦＥＴ２２のＲＦ特性に与える影響を低減する目的で配設されている。
【００２２】
図２はこの発明の一実施の形態に係るＭＩＭキャパシタの平面図である。また図３は図２の３−３断面におけるＭＩＭキャパシタの断面図である。また図４はこの発明の一実施の形態に係るＭＩＭキャパシタの等価回路図である。
各図において、同じ符号は同一のものかまたは相当のものを示している。これは以下の図においても同様である。
図２及び図３において、４６は基板で、ＭＩＣ（Ｍｉｃｒｏｗａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）基板や、ＭＭＩＣでは半導体基板、例えば、ＧａＡｓ基板やＩｎＰ基板などが使用される。
破線部の４８は一対型ＭＩＭキャパシタで、図１における一対型ＭＩＭキャパシタ２０，３４，３６，３８，及び４０に対応する。５０は基板４６上に形成されたＭＩＭキャパシタ、５２は基板４６上に形成されたＭＩＭキャパシタである。５４は基板４６上に形成されたＡｕ膜からなる配線層、５６は基板４６上に形成された端子パッドとしての試験用電極パッドで図１の検査用端子に対応する。５８は基板４６上に形成されたＡｕ膜からなる配線層である。
【００２３】
一対型ＭＩＭキャパシタ４８は、ＭＩＭキャパシタ５０、５２と、これらＭＩＭキャパシタ５０と５２とを相互に接続する配線層５４とを備えている。
ＭＩＭキャパシタ５０は、基板４６上に形成され、例えばＴｉ／Ａｕ／Ｍｏからなる第１の電極層としての下部金属５０ａと、この下部金属５０ａ上に形成され例えばＳｉＮやＳｉＯ２からなる誘電体層としての誘電体膜５０ｂと、この誘電体膜５０ｂ上に形成されＴｉ／Ａｕ／Ｍｏからなる第２の電極層としての上部金属５０ｃ，およびＡｕ膜からなる接続端子５０ｄを有している。
ＭＩＭキャパシタ５２は、第１の電極層として基板４６上に形成され、例えばＴｉ／Ａｕ／Ｍｏからなる第１の電極層としての下部金属５２ａと、この下部金属５２ａ上に形成され例えばＳｉＮやＳｉＯ２からなる誘電体層としての誘電体膜５２ｂと、この誘電体膜５２ｂ上に形成されＴｉ／Ａｕ／Ｍｏからなる第３の電極層としての上部金属５２ｃ，およびＡｕ膜からなる接続端子５２ｄを有している。
【００２４】
ＭＩＭキャパシタ５０とＭＩＭキャパシタ５２とは配線層５４によりそれぞれの下部金属５０ａおよび５２ａが接続され、ＭＩＭキャパシタ５０とＭＩＭキャパシタ５２の下部金属５０ａおよび５２ａは配線層５４と配線層５８とにより試験用電極パッド５６に接続されている。
接続端子５０ｄ、５２ｄは、基板上にＡｕ膜で形成された配線層６０に接続される。
下部金属５０ａ，５２ａの寸法は、キャパシタの容量により変わるが、例えば５００μｍ×５００μｍから１０μｍ×１０μｍ程度である。
誘電体膜５０ｂ、５２ｂの厚みは例えば２０００Å程度である。また配線層５４、配線層５８の幅は１００μｍ以下例えば５μｍ〜２０μｍ程度である。
試験用電極パッド５６の寸法は、例えば１００μｍ×１００μｍ程度の寸法である。
【００２５】
図４の等価回路において、等価回路の各要素が図２及び図３と対照させた符号が付加されている。
図１の増幅器１０の回路において、第１の場合として、一点鎖線で囲まれた領域Ｉにある一対型ＭＩＭキャパシタ３４と接続端子２６とＦＥＴ１６とを選定したとき、一対型ＭＩＭキャパシタ３４がＭＩＭキャパシタに、接続端子２６が第１の端子に、ＦＥＴ１６が第１の能動素子に、また第２の端子が接地端子に対応する。この関係は一対型ＭＩＭキャパシタ３８と接続端子３０とＦＥＴ２２とを選定したときも同様である。
また、第２の場合として、一点鎖線で囲まれた領域ＩＩにある一対型ＭＩＭキャパシタ４０と接続端子３２とＦＥＴ２２とを選定したとき、一対型ＭＩＭキャパシタ４０がＭＩＭキャパシタに、接続端子３２が第１の端子に、ＦＥＴ２２が第１の能動素子に、また第２の端子が接地端子に対応する。この関係は一対型ＭＩＭキャパシタ３６と接続端子２８とＦＥＴ１６とを選定したときも同様である。
【００２６】
また第３の場合として、一点鎖線で囲まれた領域ＩＩＩにある一対型ＭＩＭキャパシタ２０と接続端子２８とＦＥＴ１６と接続端子３０とを選定したとき、一対型ＭＩＭキャパシタ２０がＭＩＭキャパシタに、接続端子２８が第１の端子に、ＦＥＴ１６が第１の能動素子に、また第２の端子が接続端子３０にそれぞれ対応する。
この第３の場合にＦＥＴ２２を加えた場合、ＦＥＴ２２が第２の能動素子に対応する。
一対型ＭＩＭキャパシタ４８の試験は、接続端子５０ｄまたは５２ｄが配線層６０を介して接続されている基板上の接続端子（図１における接続端子２６、２８，３０，３２など）を接地端に接続することにより行われる。例えばキャパシタ５０の耐電圧試験を行うときには接続端子５０ｄを介して接地し、キャパシタ５２の耐電圧試験を行うときには接続端子５２ｄを介して接地する。
【００２７】
図５はこの発明に係るＭＩＭキャパシタの耐電圧試験を説明する模式図である。
図５は一例として、抵抗成分を等価的に抵抗素子で表されたＦＥＴ１６、接地された接続端子２８、一対型キャパシタ２０、接地された接続端子３０及び抵抗成分を等価的に抵抗素子で表されたＦＥＴ２２を示している。
図５において１６ＤはＦＥＴ１６のドレイン抵抗成分、２２ＧはＦＥＴ２２のゲート抵抗成分である。
キャパシタ２０ａ、２０ｂの耐電圧試験は接続端子２８，３０を接地し、検査用端子２０ｃに電圧を印加して行う。ここでキャパシタ２０ａとＦＥＴ１６のドレイン抵抗成分１６Ｄ、およびキャパシタ２０ｂとＦＥＴ２２のゲート抵抗成分２２Ｇとはいずれも直列接続であるため、検査用端子２０ｃにキャパシタの耐圧試験に必要とされる高電圧を印加しても、ＦＥＴ１６およびＦＥＴ２２には基本的には大きな電流は流れない。
【００２８】
また仮にキャパシタが不良で電流が流れたとしても、図５の破線の矢印で示される電流経路のように、ＦＥＴ１６およびＦＥＴ２２と並列に接地されている接続端子２８，３０に支配的に電流が流れ、ＦＥＴ１６およびＦＥＴ２２は破壊されない。
ここでは先程述べた第３の場合としての領域ＩＩＩの回路要素にＦＥＴ２２を加えた場合について説明したが、第１の場合や第２の場合でも同様に接続端子２６、２８，３０、および３２を接地することにより、同様に耐電圧試験を行うことができ、ＦＥＴ１６やＦＥＴ２２を破壊することなしに、それぞれ３４ａ、３４ｂ、また３６ａ、３６ｂ、さらに３８ａ、３８ｂ、またさらに４０ａ，４０ｂの耐電圧試験を行うことができる。
【００２９】
以上この一実施の形態で述べたように、増幅段間分離用のＭＩＭキャパシタやＦＥＴのＤＣ電力供給用のＤＣ電源端子に設けられるＭＩＭキャパシタに、試験用電極パッドが接続された一対型ＭＩＭキャパシタを配設することにより、能動素子を破壊することなしにＭＩＭキャパシタの耐電圧試験を行うことができる。
このため、工程の早い段階で不良品を排除することが可能となり、最終製品の形態での歩留まりを向上することができる。延いては信頼性の高い半導体装置を安価に提供することができる。
【００３０】
実施の形態２．
実施の形態２は、図１に示された増幅器１０の回路構成は変わらないが、一対型ＭＩＭキャパシタの構成を変更したものである。すなわち試験用電極パッド５６のインピーダンスを調整することを含めて、キャパシタ５０と５２とを相互に接続する配線層５４と試験用電極パッド５６との間にインピーダンス調整用の回路要素を設けたものである。
図６はこの発明の一実施の形態に係るＭＩＭキャパシタの平面図である。図７は図６のＭＩＭキャパシタの等価回路である。
図６において、６８はインピーダンス調整要素としてのインダクタ、例えばスパイラルインダクタである。インダクタ６８の一端は配線層５８及び配線層５４を介してキャパシタ５０と５２の下部金属５０ａ、及び５２ａに接続され、インダクタ６８の他端は配線層５８を介して試験用電極パッド５６と接続されている。
【００３１】
キャパシタ５０と５２の耐電圧試験方法は実施の形態１で説明したのと同等であるが、インダクタンスの値を適切に調整することにより、試験用電極パッド５６を設けたことによる増幅器１０のＲＦ特性に与える影響を低減することができる。延いては試験用電極パッドを有しながらＲＦ特性の低下を抑制した半導体装置を提供することができる。
【００３２】
変形例１
変形例１はインピーダンス調整用の回路要素として抵抗素子を用いた一対型ＭＩＭキャパシタである。
図８はこの実施の形態２に係るＭＩＭキャパシタの一変形例の平面図、図９は図８のＭＩＭキャパシタの等価回路図である。
図８において、７２は抵抗素子で、例えば基板へのイオン打ち込みなどにより形成される。
抵抗素子７２の一端は配線層５４を介してキャパシタ５０と５２の下部金属５０ａ、及び５２ａに接続され、抵抗素子７２の他端は試験用電極パッド５６と接続されている。
この変形例１においても、抵抗素子７２の抵抗値を十分に大きく調整することにより、試験用電極パッド５６を設けたことによる増幅器１０のＲＦ特性に与える影響を低減することができる。
【００３３】
変形例２
変形例２はインピーダンス調整用の回路要素として試験用電極パッド５６そのものを伝送線路、例えばマイクロストリップ線路で構成した一対型ＭＩＭキャパシタである。
図１０はこの実施の形態２に係るＭＩＭキャパシタの一変形例の平面図、図１１は図１０のＭＩＭキャパシタの等価回路図である。
図１０において、７６は試験用電極パッドとインピーダンス調整用回路とを兼ねた伝送線路である。
伝送線路７０の寸法は、例えば幅が１００μｍ、長さが５００μｍ程度の寸法で、伝送線路７０の寸法を変化することで、インピーダンスを調整するオープンスタブとなるために、増幅器１０のＲＦ特性を調節する効果を持つ。
【００３４】
実施の形態３．
実施の形態３は、図１に示された増幅器１０の回路構成は変わらないが、一対型ＭＩＭキャパシタの構成を変更したものである。この実施の形態に係る一対型ＭＩＭキャパシタは下部金属を一体で形成し、この上に設けた誘電体膜も一体で形成し、この誘電体膜の上に設けた二つの上部金属を別体で形成し並置したものである。
図１２はこの発明の一実施の形態に係るＭＩＭキャパシタの平面図である。図１３は図１２の１３−１３断面におけるＭＩＭキャパシタの断面図である。
図１２において、８０は一対型ＭＩＭキャパシタ、８２は一対型ＭＩＭキャパシタ８０の下部金属、８４は下部金属８２の上に配設された誘電体膜で、一対型ＭＩＭキャパシタ４８の下部金属５０ａ及び５２ａを一体として形成して下部金属８２とし、誘電体膜５０ｂ及び５２ｂを一体として形成し誘電体膜８４としているが、誘電体膜上に設けられている上部金属は別体で上部金属５０ｃ、及び５２ｃとして並置されている。
【００３５】
そして下部金属８２に配線層５８を介して試験用電極パッド５６が接続されているので、一対のＭＩＭキャパシタが直列に接続されその接続点に試験用電極パッド５６が接続されているという一対型ＭＩＭキャパシタ４８の構成は、回路的にはこの実施の形態３の一対型ＭＩＭキャパシタ８０でも同じである。従って一対型ＭＩＭキャパシタ８０を構成する二つのキャパシタの耐電圧試験方法は実施の形態１で説明したのと同等である。
しかしこの実施の形態３の一対型ＭＩＭキャパシタ８０は下部金属８２が一体で構成されているので、一対型ＭＩＭキャパシタ４８に設けられていた下部金属５０ａと下部金属５２ａとを接続するための配線層５４が不要になるので、設置面積を少なくすることができ、増幅器１０の高周波特性をよくすることができる。延いては高周波特性がよく小型の増幅器１０を構成することができる。
【００３６】
図１４、図１５，および図１６はこの発明の実施の形態３に係るＭＩＭキャパシタの変形例の平面図である。
図１４、図１５，および図１６は実施の形態２で説明したのと同様に、試験用電極パッド５６と下部金属８２との間に試験用電極パッド５６のインピーダンス調整を含めたインピーダンス調整用の回路要素を設けた構成である。このインピーダンスの値を適切に調整することにより、試験用電極パッド５６が増幅器１０のＲＦ特性に与える影響を低減することができることは実施の形態２と同様である。
【００３７】
実施の形態４．
実施の形態４は、図１に示された増幅器１０の回路構成は変わらないが、一対型ＭＩＭキャパシタの構成を変更したものである。この実施の形態に係る一対型ＭＩＭキャパシタは下部金属を一体で形成し、この上に設けた誘電体膜も一体で形成し、この誘電体膜の上に設けた二つの上部金属を別体で形成し並置したものであるが、これらの上部金属の形状を、互いにかみ合う櫛の歯状にしたものである。
図１７はこの発明の一実施の形態に係るＭＩＭキャパシタの平面図である。図１８は図１７のＭＩＭキャパシタの等価回路図である。
図１７において、９４は一対型ＭＩＭキャパシタ、９６は第２の電極層としての第１櫛形上部金属、９８は第３の電極層としての第２櫛形上部金属である。第１櫛形上部金属９６と第２櫛形上部金属９８とはともに誘電体膜８４の表面上に互いの櫛の歯状の部分をかみ合わせて近接して並置されている。
【００３８】
このために第１櫛形上部金属９６と下部金属８２とが対向することにより構成されるキャパシタ１００の容量と、第２櫛形上部金属９８と下部金属８２とが対向することにより構成されるキャパシタ１０２の容量に加えて、第１櫛形上部金属９６と第２櫛形上部金属９８との相互間における容量１０４を有することになる。
この実施の形態４の一対型キャパシタ９４においても、下部金属８２に配線層５８を介して試験用電極パッド５６が接続されているので、一対のＭＩＭキャパシタが直列に接続されその接続点に試験用電極パッド５６が接続されているという実施の形態１の一対型ＭＩＭキャパシタ４８の構成は、耐電圧試験を行う際に、回路的にはこの実施の形態４の一対型ＭＩＭキャパシタ９４でも同様である。
従って一対型ＭＩＭキャパシタ９４を構成する二つのキャパシタ１００，１０２の耐電圧試験方法は実施の形態１で説明したのと同等に行うことができる。
【００３９】
図１８において示されるようにキャパシタ１００とキャパシタ１０２とは直列に接続されるが、容量１０４は等価的にキャパシタ１００とキャパシタ１０２との直列接続に対して並列に接続されることになる。
従って一対型ＭＩＭキャパシタ９４では下部金属８２の設置面積が同じであっても、実施の形態３の一対型ＭＩＭキャパシタ８０より大きな容量を保有することになり、一対型ＭＩＭキャパシタの小型化が可能となる。このため増幅器１０の高周波特性をよくすることができる。延いては高周波特性がよく小型の増幅器１０を構成することができる。
【００４０】
図１９、図２０，および図２１はこの発明の実施の形態４に係るＭＩＭキャパシタの変形例の平面図である。
図１９、図２０，および図２１は実施の形態２で説明したように試験用電極パッド５６と下部金属８２との間に、試験用電極パッド５６のインピーダンス調整を含めたインピーダンス調整用の回路要素を設けた構成である。このインピーダンスの値を適切に調整することにより、試験用電極パッド５６が増幅器１０のＲＦ特性に与える影響を低減することができることは実施の形態２と同様である。
【００４１】
実施の形態５．
実施の形態５は、図１に示された増幅器１０の回路構成は変わらないが、一対型ＭＩＭキャパシタの構成を変更したものである。この実施の形態に係る一対型ＭＩＭキャパシタは下部金属、第１誘電体膜、誘電体膜間金属、第２誘電体膜及び上部金属を重ねて積層し、下部金属及び上部金属を配線層に接続するとともに誘電体膜間金属に試験用電極パッドを接続したものである。これにより下部金属、第１誘電体膜、および誘電体膜間金属で構成される一つのＭＩＭキャパシタと、誘電体膜間金属、第２誘電体膜及び上部金属で構成されるもう一つのＭＩＭキャパシタとを誘電体膜間金属により直列に接続して一対型ＭＩＭキャパシタを構成し、この誘電体膜間金属と試験用電極パッドとを接続したものである。
図２２はこの発明の一実施の形態に係るＭＩＭキャパシタの平面図である。図２３は図２２の２３−２３断面におけるＭＩＭキャパシタの断面図である。図２４は図２２の２４−２４断面におけるＭＩＭキャパシタの断面図である。
【００４２】
図２２、図２３、及び図２４において、１１２は一対型ＭＩＭキャパシタ、１１４は第２の電極層としての下部金属で、基板４６の表面に配設され配線層６０に直接接続されている。１１６は誘電体層としての第１誘電体膜で下部金属１１４の表面に配設されている。１１８は第１の電極層としての誘電体膜間金属で第１誘電体膜１１６の表面に配設されている。１１８ｄは接続端子で、誘電体膜間金属１１８と試験用電極パッド５６とを接続している。１２０は誘電体層としての第２誘電体膜で、誘電体膜間金属１１８の表面に配設されている。１２２は第３の電極層としての上部金属で、第２誘電体膜１２０の表面に配設されている。
１２２ｄは接続端子で、上部金属１２２と配線層６０とを接続している。
【００４３】
下部金属１１４、第１誘電体膜１１６、誘電体膜間金属１１８、第２誘電体膜１２０、および上部金属１２２は互いに重なるように順次積層されている。下部金属１１４、誘電体膜間金属１１８、および上部金属１２２は実施の形態１の一対型ＭＩＭキャパシタ４８と同様に例えばＴｉ／Ａｕ／Ｍｏから構成される。また第１誘電体膜１１６、および第２誘電体膜１２０も一対型ＭＩＭキャパシタ４８と同様に、例えばＳｉＮやＳｉＯ２から形成される。接続端子１１８ｄ、および接続端子１２２ｄも一対型ＭＩＭキャパシタ４８と同様にＡｕ膜で形成される。
この様に構成された一対型ＭＩＭキャパシタ１１２は、下部金属１１４、第１誘電体膜１１６、および誘電体膜間金属１１８で構成されるＭＩＭキャパシタと誘電体膜間金属１１８、第２誘電体膜１２０及び上部金属１２２で構成されるもう一つのＭＩＭキャパシタとが誘電体膜間金属１１８により直列に接続されるとともに誘電体膜間金属１１８が試験用電極パッド５６と接続されているので、等価回路は図４に示された実施の形態１の一対型ＭＩＭキャパシタ４８と同等になる。このため実施の形態１と同様の方法で一対型ＭＩＭキャパシタ１１２を構成する二つのＭＩＭキャパシタの耐電圧試験を行うことができる。
【００４４】
そして、一対型ＭＩＭキャパシタ１１２においては二つのＭＩＭキャパシタを重ねて形成したことにより、設置面積を小さくすることができ、また実施の形態１の一対型ＭＩＭキャパシタ４８よりも、製造工程上容易に第１誘電体膜１１６と第２誘電体膜１２０の材料や厚みを替えることができるので、キャパシタの設計の自由度を高めることができる。このため一対型ＭＩＭキャパシタの小型化・容量の適正化が可能となり、増幅器１０の高周波特性をよくすることができる。
延いては高周波特性がよく小型の増幅器１０を構成することができる。
【００４５】
図２５、図２６，および図２７はこの発明の実施の形態４に係るＭＩＭキャパシタの変形例の平面図である。
図２５、図２６，および図２７は実施の形態２で説明したものと同様に試験用電極パッド５６と誘電体膜間金属１１８との間に、試験用電極パッド５６のインピーダンス調整を含めたインピーダンス調整用の回路要素を設けた構成である。
このインピーダンスの値を適切に調整することにより、試験用電極パッド５６が増幅器１０のＲＦ特性に与える影響を低減することができることは実施の形態２と同様である。
【００４６】
実施の形態６．
実施の形態６は、図１に示された増幅器１０の回路構成は変わらないが、一対型ＭＩＭキャパシタの構成を変更したものである。この実施の形態に係る一対型ＭＩＭキャパシタは、下部金属を一体で形成し、この上に設けた誘電体膜も一体で形成し、この誘電体膜の上に設けた二つの上部金属を別体で形成し並置し、二つの上部金属の間に下部金属が露呈するように誘電体膜に貫通孔を設け、この貫通孔を介して、下部金属の露呈面上に試験用電極パッドを設けたものである。
図２８はこの発明の一実施の形態に係るＭＩＭキャパシタの平面図である。図２９は図２８の２９−２９断面におけるＭＩＭキャパシタの断面図である。
【００４７】
図２８および図２９において、１４０は一対型ＭＩＭキャパシタ、１４２は第２の電極層としての上部金属、１４２ｄは接続端子、１４４は第３の電極層としての上部金属、１４４ｄは接続端子である。上部金属１４２及び上部金属１４４は誘電体膜８４の表面上に並置して配設されている。この上部金属１４２と上部金属１４４との間に挟まれて、誘電体膜８４に貫通孔８４ａが設けられ下部金属８２の一部が露呈している。この下部金属の露呈面上に貫通孔８４ａを介して試験用電極パッド１４６が配設されている。
また上部金属１４２及び上部金属１４４は、それらの間に試験用電極パッド１４６を介在させているので、試験用電極パッド１４６を取り囲むようにそれぞれの両翼を延ばして下部金属８２と対向する面積を広くしている。上部金属１４２、上部金属１４４、及び試験用電極パッド１４６は実施の形態１の場合のそれらと同様の材料および構成である。
【００４８】
この一対型ＭＩＭキャパシタ１４０も、等価回路としては実施の形態１の図４に示されたものと同等のものであるので、下部金属８２，誘電体膜８４及び上部金属１４２で形成されるＭＩＭキャパシタ、下部金属８２，誘電体膜８４及び上部金属１４４で形成されるＭＩＭキャパシタの耐電圧試験は、実施の形態１と同様に行うことができる。
【００４９】
この一対型ＭＩＭキャパシタ１４０においては下部金属８２上に直接に試験用電極パッド１４６を配設したので、一対型ＭＩＭキャパシタ１４０と試験用電極パッド１４６とを接続する配線層が不要となっている。従って試験用電極パッド１４６を接続する配線層の設置面積が不要となり、増幅器１０の基板面積が小さくなる。延いては増幅器１０の小型化を図ることができる。
なお、この実施の形態の説明では、一般的にＦＥＴとして説明してきたが、ＨＥＭＴやＭＥＳＦＥＴ（ＭＥｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）など、他のトランジスタを使用するＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｉｃｒｏｗａｖｅ　ＩＣ）およびモジュールなどの半導体装置に適用し、同様の効果を奏することは言うまでもない。
【００５０】
【発明の効果】
この発明に係る半導体装置は以上に説明したような構成を備えているので、以下のような効果を有する。
この発明に係る半導体装置においては、主面を有する基板と、この基板主面上に配設された第１の電極層、およびこの第１の電極層に誘電体層を介して対向した第２、第３の電極層を有するＭＩＭキャパシタと、このＭＩＭキャパシタの第１の電極層に接続された端子パッドと、ＭＩＭキャパシタの第２の電極層に接続された第１の端子と、ＭＩＭキャパシタの第３の電極層に接続された第２の端子と、ＭＩＭキャパシタの第２の電極層にその第１の電極が接続された第１の能動素子とを備えたもので、第１の能動素子を破壊せずにＭＩＭキャパシタの耐電圧試験を行うことができる。このため、工程の早い段階で不良品を排除することができて、最終製品の形態での歩留まりを向上することができる。延いては信頼性の高い半導体装置を安価に提供することができる。
【００５１】
さらに、誘電体層が第１の電極層上に配設され、誘電体層表面上に第２、第３の電極層が並置されたもので、第２、第３の電極層と端子や能動素子との接続が簡単になる構成にすることができる。このため半導体装置の構成が簡単になり、延いては半導体装置を安価に提供することができる。
【００５２】
さらに、第１の電極層が二分割され、この個別の第１の電極層上に第２、第３の電極層が個別に配設されるとともに、第１の電極層の各々と端子パッドとが接続されたもので、構成が簡単でＭＩＭキャパシタを構成する二つのキャパシタの相互干渉が少ない。このため適正な容量のＭＩＭを簡単に構成することができる。延いては電気的特性の良い半導体装置を提供することができる。
【００５３】
またさらに、第１の電極層が一体的に配設されたものでＭＩＭキャパシタの設置面積を少なくすることができる。このため半導体装置の高周波特性をよくすることができる。延いては高周波特性がよく小型の半導体装置を構成することができる。
【００５４】
さらに、第２、第３の電極層が櫛形の形状を有し、誘電体層上で互いに対向して配設されたもので、ＭＩＭキャパシタを小形で容量の大きい構成にすることができる。このため半導体装置の高周波特性をよくすることができる。延いては高周波特性がよく小型の半導体装置を構成することができる。
【００５５】
またさらに、誘電体層が第１の電極層の一部を露呈する貫通孔を有し、この貫通孔を介して端子パッドが第１の電極層上に配設されるとともに、この端子パッドを間に介在させて、第２、第３の電極層が配設されたもので、端子パッドを接続する配線層が不要となり、半導体装置の基板面積が小さくなる。延いては小型の半導体装置を構成することができる。
【００５６】
またさらに、第２、第３の電極層が第１の電極層を介して互いに重なって配設されたもので、ＭＩＭキャパシタの設置面積を小さくすることができ、また第１の電極層と第２、第３の電極層との間の誘電体層の材料や厚みを容易に替えることができる。このため、容量の大きさの選定を容易に行うことができＭＩＭキャパシタの設計の自由度を高めることができる。従って、一対型ＭＩＭキャパシタの小型・容量の適正化が可能となり、半導体装置の高周波特性をよくすることができる。延いては高周波特性がよく小型の半導体装置を構成することができる。
【００５７】
またさらに、端子パッドが、それ自体をインピーダンス調整要素とすることを含め、インピーダンス調整要素を介して第１の電極層と接続されたもので、端子パッドが半導体装置のＲＦ特性に与える影響を少なくすることが出来る。延いては簡単な構成でＲＦ特性の良い半導体装置を構成することができる。
【００５８】
またさらに、第３の電極層にその第１の電極が接続された第２の能動素子をさらに備えたもので、多段構成の増幅器の増幅段間の分離キャパシタについて、第１、第２の能動素子を破壊せずに耐電圧試験を可能とすることができる。このため、多段構成の増幅器の段間の分離キャパシタについて工程の早い段階で不良品を排除することができ、最終製品の形態での歩留まりを向上することができる。
延いては多段構成の増幅器を含む、信頼性の高い半導体装置を安価に提供することができる。
【図面の簡単な説明】
【図１】この発明の一つの実施の形態に係る増幅器の回路図である。
【図２】この発明の一実施の形態に係るＭＩＭキャパシタの平面図である。
【図３】図２の３−３断面におけるＭＩＭキャパシタの断面図である。
【図４】この発明の一実施の形態に係るＭＩＭキャパシタの等価回路図である。
【図５】この発明に係るＭＩＭキャパシタの耐電圧試験を説明する模式図である。
【図６】この発明の一実施の形態に係るＭＩＭキャパシタの平面図である。
【図７】図６のＭＩＭキャパシタの等価回路である。
【図８】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図９】図８のＭＩＭキャパシタの等価回路図である。
【図１０】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図１１】図１０のＭＩＭキャパシタの等価回路図である。
【図１２】この発明の一実施の形態に係るＭＩＭキャパシタの平面図である。
【図１３】図１２の１３−１３断面におけるＭＩＭキャパシタの断面図である。
【図１４】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図１５】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図１６】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図１７】この発明の一実施の形態に係るＭＩＭキャパシタの平面図である。
【図１８】図１７のＭＩＭキャパシタの等価回路図である。
【図１９】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図２０】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図２１】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図２２】この発明の一実施の形態に係るＭＩＭキャパシタの平面図である。
【図２３】図２２の２３−２３断面におけるＭＩＭキャパシタの断面図である。
【図２４】図２２の２４−２４断面におけるＭＩＭキャパシタの断面図である。
【図２５】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図２６】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図２７】この発明の一実施の形態に係るＭＩＭキャパシタの変形例の平面図である。
【図２８】この発明の一実施の形態に係るＭＩＭキャパシタの平面図である。
【図２９】図２８の２９−２９断面におけるＭＩＭキャパシタの断面図である。
【図３０】従来の増幅器の回路図である。
【図３１】従来の増幅器に使用されているキャパシタの平面図である。
【図３２】図３１の３２−３２断面におけるキャパシタの断面図である。
【図３３】従来の増幅器のキャパシタとトランジスタとの等価回路を示す模式図である。
【符号の説明】
４６　基板、　　５０ａ，５２ａ　下部金属、　　５０ｃ　上部金属、　　５２ｃ　上部金属、　　４８、２０　一対型ＭＩＭキャパシタ、　　５６　試験用電極パッド、　　２８　接続端子、　　３０　接続端子、　　１６　ＦＥＴ、　８２　下部金属、　　９６，９８　上部金属、　　８４ａ　貫通孔、　　１４６　試験用電極パッド、　　１１４　下部金属、　　１２２　上部金属、　　１１８　誘電体膜間金属、　　６８　インダクタ、　　２２　ＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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