(57)【要約】【課題】　Ｅ／Ｗサイクル試験などにおける消去動作の際に発生しうるＯＮＯ絶縁膜の絶縁破壊現象を防止できるフラッシュメモリのロウデコーダ及びこれを用いたフラッシュメモリセルの消去方法を提供する。【解決手段】　第１入力信号をゲート電極に受け、第１電源端子と第１ノードとの間に接続されたＰＭＯＳトランジスタと、前記第１入力信号をゲート電極に受け、前記第１ノードと第２ノードとの間に接続された第１ＮＭＯＳトランジスタと、第２入力信号をゲート電極に受け、前記第２ノードと接地端子との間に接続された第２ＮＭＯＳトランジスタと、第３入力信号をゲート電極に受け、前記第２ノードと第２電源端子との間に接続されたスイッチング手段とを含み、前記第１ノードがメモリマトリクスのワードラインに連結される。【選択図】　図５
2004055134.tif 000002
【特許請求の範囲】
【請求項１】
　第１入力信号をゲート電極に受け、第１電源端子と第１ノードとの間に接続されたＰＭＯＳトランジスタと、
　前記第１入力信号をゲート電極に受け、前記第１ノードと第２ノードとの間に接続された第１ＮＭＯＳトランジスタと、
　第２入力信号をゲート電極に受け、前記第２ノードと接地端子との間に接続された第２ＮＭＯＳトランジスタと、
　第３入力信号をゲート電極に受け、前記第２ノードと第２電源端子との間に接続されたスイッチング手段とを含んでなり、
　前記第１ノードがメモリマトリクスのワードラインに連結されるフラッシュメモリのロウデコーダ。
【請求項２】
　請求項１に記載のフラッシュメモリのロウデコーダにおいて、
　前記第１電源端子から出力される電圧が正電圧である
ことを特徴とするロウデコーダ。
【請求項３】
　請求項１に記載のフラッシュメモリのロウデコーダにおいて、
　前記第２電源端子から出力される電圧が負電圧である
ことを特徴とするロウデコーダ。
【請求項４】
　請求項１に記載のフラッシュメモリのロウデコーダにおいて、
　前記スイッチング手段がＮＭＯＳトランジスタからなる
ことを特徴とするロウデコーダ。
【請求項５】
　ロウデコーダを用いたフラッシュメモリセルの消去方法において、
　フェイルビットの発生したセルが繋がっているワードラインと、フェイルビットの発生していないセルのみが繋がっているワードラインとを区別し、消去モードにおいて、フェイルビットの発生したセルのフローティングゲートとコントロールゲートとの間の誘電体膜が絶縁破壊されることを防止するために、前記フェイルビットの発生したセルが繋がっているワードラインには接地電圧を印加し、前記フェイルビットの発生していないセルのみが繋がっているワードラインには消去電圧としての負電圧を印加して消去を行う
ことを特徴とするフラッシュメモリセルの消去方法。
【請求項６】
　請求項５に記載のフラッシュメモリセルの消去方法において、
　前記消去モードにおいて前記ワードラインに消去電圧を印加するために用いる前記ロウデコーダは、
　第１入力信号をゲート電極に受け、第１電源端子と第１ノードとの間に接続されたＰＭＯＳトランジスタと、
　前記第１入力信号をゲート電極に受け、前記第１ノードと第２ノードとの間に接続された第１ＮＭＯＳトランジスタと、
　第２入力信号をゲート電極に受け、前記第２ノードと接地端子との間に接続された第２ＮＭＯＳトランジスタと、
　第３入力信号をゲート電極に受け、前記第２ノードと第２電源端子との間に接続されたスイッチングトランジスタとを含んでなり、
　前記第１ノードがワードラインに連結されている
ことを特徴とする消去方法。
【請求項７】
　請求項６に記載のフラッシュメモリセルの消去方法において、
　前記フェイルビットの発生したセルが繋がっているワードラインに接地電圧を印加するために、前記第１入力信号及び前記第２入力信号として電源電圧を印加し、前記第３入力信号として負電圧を印加し、
　前記フェイルビットの発生していないセルのみが繋がっているワードラインに消去電圧としての負電圧を印加するために、前記第１入力信号及び第３入力信号として電源電圧を印加し、前記第２入力信号として負電圧を印加し、
　前記第２電源端子は消去電圧を出力する
ことを特徴とする消去方法。
【請求項８】
　請求項７に記載のフラッシュメモリセルの消去方法において、
　前記フェイルビットの発生したセルが繋がっているワードラインに接地電圧を印加するために、前記第３入力信号として−８Ｖ程度の電圧が印加され、
　前記フェイルビットの発生していないセルのみが繋がっているワードラインに消去電圧としての負電圧を印加するために、前記第２入力信号として−８Ｖ程度の電圧が印加され、前記消去電圧は−８Ｖ程度の電圧である
ことを特徴とするの消去方法。
【請求項９】
　請求項５に記載のフラッシュメモリセルの消去方法において、
　前記フラッシュメモリセルは、
　半導体基板上に形成されたトンネル酸化膜と、
　前記トンネル酸化膜上に形成されたフローティングゲートと、
　前記フローティングゲート上に形成された誘電体膜と、
　前記誘電体膜上に形成されたコントロールゲートと、
　前記トンネル酸化膜の両側部の前記半導体基板に形成されたソース領域及びドレイン領域とを含む構造からなり、
　前記コントロールゲートはワードラインに連結され、前記消去モードにおいて、前記半導体基板は正電圧を印加され、前記ソース領域及びドレイン領域はフローティングさせる
ことを特徴とする消去方法。
【請求項１０】
　請求項９に記載のフラッシュメモリセルの消去方法において、
　前記消去モードにおいて、前記半導体基板に印加される電圧が＋８Ｖ程度の電圧である
ことを特徴とする消去方法。
【請求項１１】
　請求項５に記載のフラッシュメモリセルの消去方法において、
　前記フェイルビットが発生したセルは、フローティングゲートとソース／ドレインコンタクトが電気的に繋がっていて低いトランスコンダクタンス特性を示すセルである
ことを特徴とする消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、フラッシュメモリ装置及びその消去方法に係り、さらに詳しくは、フラッシュメモリのロウデコーダ及びロウデコーダを用いたフラッシュメモリセルの消去方法に関する。
【背景技術】
【０００２】
　フラッシュメモリ素子の高集積化に伴って、フローティングゲートとコントロールゲートとの間の誘電体膜であるＯＮＯ絶縁膜、すなわち酸化膜、シリコン窒化膜及び酸化膜が順次積層された構造を有する絶縁膜の厚さを減少させることが必要である。一方、より速い消去速度(erase speed)が要求されることにより、消去時の印加電圧はさらに高電圧が要求されている。
【０００３】
　図１は、フラッシュメモリセルの構造を示す図である。図１を参照すると、フラッシュメモリセルは、半導体基板１００にソース領域１０４が形成されており、前記ソース領域１０４との間にチャネル領域（図示せず）を介在してドレイン領域１０２が形成されている。前記チャネル領域の上部には、トンネル酸化膜１０６によって絶縁されたフローティングゲート１０８が形成されており、フローティングゲート１０８の上には、誘電体膜１１０によって絶縁されたコントロールゲート１１２が形成されている。フラッシュメモリセルの消去は、電荷（電子）をフローティングゲート１０８から半導体基板１００へＦ−Ｎトンネリング(Fowler-Nordheim tunneling)を用いて放出させることにより行われる。一般的な消去方法は、コントロールゲート１１２に負の高電圧（例えば、−８Ｖ）を印加し、半導体基板１００に適当な正の電圧（例えば、＋８Ｖ）を印加することによりなされる。この際、ドレイン領域１０２は、消去の効果を極大化するために、高いインピーダンス状態又はフローティング状態に維持される。このような方法によってコントロールゲート１１２と半導体基板１００との間に強い電界が形成され、これによりＦ−Ｎトンネリングが発生して、フローティングゲート１０８内の電荷（電子）が半導体基板１００に放電される。
【０００４】
　上述したように、従来では、消去の際にコントロールゲート１１２に−８Ｖ、半導体基板１００に＋８Ｖがそれぞれ印加されることにより、コントロールゲート１１２と半導体基板１００又はソース／ドレイン１０４、１０２との間に印加される電位差が１６Ｖ程度になる。このような電位差がフローティングゲート１０８に電圧分配され、コントロールゲート１１２とフローティングゲート１０８との間に印加される電圧は、素子の静電容量比に依存するが、約８Ｖ程度である。一般的に、２つのゲート１１２、１０８間の誘電体膜１１０の破壊電圧(Breakdown Voltage)が１４Ｖ程度であることにより、ＯＮＯ絶縁膜１１０の絶縁強度は、消去の際に誘起される電位差に十分耐えることができる。
【０００５】
　ところが、図２に示すように、製造上の欠陥により、フローティングゲート１０８がコンタクト１１４と短絡した場合（図２の「Ａ」参照）が生じると、フローティングゲート１０８の電圧とドレイン１０２への印加電圧とが等電圧になって、その箇所のメモリセルは、流れる電流が非常に少ない値を示す低トランスコンダクタンスセル(Low Gm Cell)の特性を示す。このようなセルは、設計の際に予め用意されたカラム(Column)、すなわちリダンダンシセル(Redundancy Cell)で置き換えられるリペア過程(Repair Scheme)（図３参照）によって、歩留まり（収率損失＝Yield Loss)を改善する。しかし、消去の際に印加される電圧は、フェイルしたセルとリペアされたセルに同時に印加されるため、図２に示すように、コントロールゲート１１２とフローティングゲート１０８との間に印加される電圧は、約１５．５ＶとなってＯＮＯ絶縁膜の絶縁強度以上になって、Ｅ／Ｗサイクル試験（消去／書込み繰返し試験）の際にフェイルを誘発することになる。すなわち、消去の際に、ソース１０４及びドレイン１０２はフローティングさせ、コントロールゲート１１２には−８Ｖが印加され、半導体基板１００には＋８Ｖが印加される。この際、半導体基板１００はＰ型、ドレイン１０２はＮ型なので、半導体基板１００とドレイン１０２との間には順方向バイアスが印加され、Ｐ−Ｎダイオードの役割を果たす。したがって、ドレイン１０２には、Ｐ−Ｎダイオード電圧降下を考慮する際、７．５Ｖ程度の電圧が印加される結果となる。したがって、フローティグゲート１０８の電圧とドレイン１０２への印加電圧が等電位であることから、フローティングゲート１０８は７．５Ｖの電圧を有し、フローティングゲート１０８とコントロールゲート１１２との間の誘電体膜１１０には１５．５Ｖ程度の電圧が印加される結果となって、絶縁破壊現象が発生する虞がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　この発明は、上述のような問題点を解決するためのもので、その目的は、消去モードの際にフローティングゲートとコントロールゲート間の誘電体膜が絶縁破壊される現象を抑制するために、フェイルビット発生のセルが連結されたワードラインには接地電圧を印加し、フェイルビット発生のセルが連結されていないワードラインには消去電圧を印加することが可能なフラッシュメモリのロウデコーダを提供することにある。
【０００７】
　この発明の他の目的は、消去モードの際にフローティングゲートとコントロールゲートとの間の誘電体膜が絶縁破壊される現象を抑制することが可能なフラッシュメモリセルの消去方法を提供することにある。
【課題を解決するための手段】
【０００８】
　上記目的を達成するために、この発明は、第１入力信号をゲート電極に受け、第１電源端子と第１ノードとの間に接続されたＰＭＯＳトランジスタと、前記第１入力信号をゲート電極に受け、前記第１ノードと第２ノードとの間に接続された第１ＮＭＯＳトランジスタと、第２入力信号をゲート電極に受け、前記第２ノードと接地端子との間に接続された第２ＮＭＯＳトランジスタと、第３入力信号をゲート電極に受け、前記第２ノードと第２電源端子との間に接続されたスイッチング手段とを含んでなり、前記第１ノードがワードラインに連結されている、フラッシュメモリのローデコーダを提供する。
【０００９】
　前記第１電源端子に供給される電圧は正電圧であり、前記第２電源端子に供給される電圧は負電圧である。
【００１０】
　前記スイッチング手段は、ＮＭＯＳトランジスタからなることができる。
【００１１】
　前記他の目的を達成するために、この発明は、ロウデコーダを用いたフラッシュメモリセルの消去方法において、フェイルビットの発生したセルが連結されたワードラインと、フェイルビットの発生していないセルのみが連結されたワードラインとを区別し、消去モードにおいて、フェイルビットの発生したセルのフローティングゲートとコントロールゲートとの間の誘電体膜が絶縁破壊されることを防止するために、前記フェイルビットの発生したセルが連結されたワードラインには接地電圧を印加し、前記フェイルビットの発生していないセルのみが連結されたワードラインには消去電圧としての負電圧を印加して消去を行うことを特徴とするフラッシュメモリセルの消去方法を提供する。
【００１２】
　前記消去モードにおいて、前記ワードラインに消去電圧を印加するためにロウデコーダを用いるが、前記ロウデコーダは、第１入力信号をゲート電極に受け、第１電源端子と第１ノードとの間に接続されたＰＭＯＳトランジスタと、前記第１入力信号をゲート電極に受け、前記第１ノードと第２ノードとの間に接続された第１ＮＭＯＳトランジスタと、第２入力信号をゲート電極に受け、前記第２ノードと接地端子との間に接続された第２ＮＭＯＳトランジスタと、第３入力信号をゲート電極に受け、前記第２ノードと第２電源端子との間に接続されたスイッチングトランジスタとを含んでなり、前記第１ノードはワードラインに連結されている。前記フェイルビットの発生したセルが連結されたワードラインに接地電圧を印加するために、前記第１入力信号及び前記第２入力信号として電源電圧を印加し、前記第３入力信号として負電圧を印加し、前記フェイルビットの発生していないセルが連結されたワードラインに消去電圧としての負電圧を印加するために、前記第１入力信号及び第３入力信号として電源電圧を印加し、前記第２入力信号として負電圧を印加し、前記第２電源端子には消去電圧を供給する。
【００１３】
　前記フェイルビットが発生したセルは、フローティングゲートとソース／ドレインコンタクトが電気的に連結（短絡）していて、低いトランスコンダクタンス特性を示すセルである。
【発明の効果】
【００１４】
　この発明によれば、ロウデコーダを用いて、フェイルビットが繋がっていないワードラインとフェイルビットが繋がっているワードラインにそれぞれ異なる電圧（−８Ｖと０Ｖ）を印加することにより、フローティングゲートとコントロールゲートとの間に印加される電位の差は、フェイルビット発生のセルと正常なセルの両方ともに対してＯＮＯ絶縁膜の絶縁破壊電圧に至らない電圧程度となるので、Ｅ／Ｗサイクル試験などにおける消去動作の際に発生しうるＯＮＯ絶縁膜の絶縁破壊現象を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
　以下、添付図面を参照さながら、この発明の好適な実施例を説明する。なお、これらの実施例は、当技術分野で通常の知識を有する者にこの発明が十分理解されるように提供されるものであり、様々な変形実施が可能である。この発明の範囲は、これらの実施例に限定されるものではない。図面上において、同一の符号は同一の要素を示す。
【００１６】
　この発明では、フラッシュメモリセルにおいて、消去の際にＯＮＯ絶縁膜にストレス(stress)を与える電位差がコントロールゲートとフローティングゲート間の電位差であることに鑑み、消去動作の際にＯＮＯ絶縁膜の破壊を誘発する虞のあるフェイルビット(fail bit)を共用するコントロールゲートの電圧を０Ｖに維持する方法を用いる。以下、この発明の好適な実施例によってより詳細に説明する。
【００１７】
　図４は、この発明によりＥ／Ｗサイクル試験の際のフェイル発生を改善することが可能なフラッシュメモリ素子の回路図である。
【００１８】
　図４を参照すると、この発明は、低いトンラスコンダクタンス(low Gm)性１ビットフェースのリペアのために、既存のカラムリダンダンシ(Column Redundancy)を使用せず、ロウリダンダンシ(Row Redundancy)を使用する。
【００１９】
　図４のように低いＧｍ(Transconductance)のセルがあれば、カラムリペア(Column Repair)を行わず、ロウリペア(Row Repair)を行う。その後、Ｅ／Ｗサイクル試験などにおける消去動作を行う場合、この発明の好適な実施例によるロウデコーダを用いて、フェイルビットが繋がっていないワードラインには−８Ｖを印加し、フェイルビットが繋がっているワードラインには０Ｖを印加して、フェイルビットが発生したセルのフローティングゲートとコントロールゲートとの間に印加される電位の差がＯＮＯ絶縁膜の絶縁破壊電圧に至らない電圧であるところの７．５Ｖ程度となるようにする。したがって、Ｅ／Ｗサイクル試験などにおける消去動作の際に発生しうるＯＮＯ絶縁膜の絶縁破壊現象を抑制することができる。
【００２０】
　次いで、フェイルビットが繋がっていないワードラインには−８Ｖの電圧を印加し、フェイルビットが連結されたワードラインには０Ｖの電圧を印加するためのロウデコーダの動作を説明する。
【００２１】
　図５は、この発明の好適な実施例によるロウデコーダを示す回路図である。図５を参照すると、ロウデコーダＲＤは、ＰＭＯＳトランジスタＰＴ１、第１ＮＭＯＳトランジスタＮＴ１及び第２ＮＭＯＳトランジスタＮＴ２の３つのトランジスタと、消去動作の際にワードラインＷＬに印加される負電圧の伝達を制御するためのスイッチング手段ＮＴ３とを含む。ロウデコーダＲＤの出力端は、ワードラインＷＬに連結される。ＰＭＯＳトランジスタＰＴ１と第１ＮＭＯＳトランジスタＮＴ１は、第１電源端子Ｖｐｐと第２ノードＮ２との間に直列接続され、ＰＭＯＳトランジスタＰＴ１と第１ＮＭＯＳトランジスタＮＴ１は、第１入力信号Ｖｉｎｐｕｔに応じて駆動される。すなわち、第１電源端子Ｖｐｐと第１ノードＮ１との間にＰＭＯＳトランジスタＰＴ１が接続され、第１ノードＮ１と第２ノードＮ２との間に第１ＮＭＯＳトランジスタＮＴ１が接続され、ＰＭＯＳトランジスタＰＴ１と第１ＮＭＯＳトランジスタＮＴ１は、共通に第１入力信号Ｖｉｎｐｕｔによって駆動される。第２ノードＮ２と接地端子Ｖｓｓとの間には、第２ＮＭＯＳトランジスタＮＴ２が接続され、第２ＮＭＯＳトランジスタＮＴ２は、第２入力信号Ｖｄｃｈａｒｇｅに応じて駆動される。第２ノードＮ２と第２電源端子Ｖｅｅｉとの間にスイッチング手段ＮＴ３が接続され、前記スイッチング手段ＮＴ３は、第３入力信号Ｖｓｗに応じて駆動される。前記スイッチング手段ＮＴ３は、ＮＭＯＳトランジスタであることができる。
【００２２】
　次に、この発明の好適な実施例に係るロウデコーダＲＤの動作を説明する。
【００２３】
　第１入力信号Ｖｉｎｐｕｔが「ハイ(High)信号」の場合、ＰＭＯＳトランジスタＰＴ１はターンオフされ、第１ＮＭＯＳトランジスタＮＴ１はターンオンされる。この際、第２入力信号Ｖｄｃｈａｒｇｅが「ハイ信号」の場合、第２ＮＭＯＳトランジスタＮＴ２がターンオンされ、これにより第２ノードＮ２の電位が接地電位レベルとなってワードラインＷＬに接地端子Ｖｓｓの電圧０Ｖが出力される。
【００２４】
　また、第１入力信号Ｖｉｎｐｕｔが「ハイ信号」であって、第２入力信号Ｖｄｃｈａｒｇｅが「ロー(Low)信号」で第２ＮＭＯＳトランジスタＮＴ２がターンオフされる場合、スイッチング手段ＮＴ３がターンオンされると、第２ノードＮ２の電位が第２電源端子Ｖｅｅｉの電位レベルとなってワードラインＷＬへ第２電源端子Ｖｅｅｉからの負電圧が出力される。前記スイッチング手段ＮＴ３がＮＭＯＳトランジスタである場合、第３入力信号Ｖｓｗがハイ信号であれば、スイッチング手段ＮＴ３はターンオンされる。
【００２５】
　一方、書込み及び読出しのモードでは、第１入力信号Ｖｉｎｐｕｔにロー信号を印加してＰＭＯＳトランジスタＰＴ１がターンオンされ、第１ＮＭＯＳトランジスタＮＴ１がターンオフされるようにして、第１電源端子Ｖｐｐの正電圧がワードラインＷＬに出力されるようにする。
【００２６】
　次に、上述したこの発明の好適な実施例に係るロウデコーダを用いた消去動作の具体的な実施例を説明する。
【００２７】
　Ｅ／Ｗサイクル試験などにおける消去動作のために、この発明の好適な実施例によるロウデコーダを用いて［表１］のように各端子に電圧を印加する。
【００２８】
【表１】
2004055134.tif 000003
【００２９】
　消去モードの際に、フェイルビットが繋がっているワードラインＷＬには、接地電圧０Ｖが入力されるが、このために、第１入力信号Ｖｉｎｐｕｔ及び第２入力信号Ｖｄｃｈａｒｇｅとして電源電圧Ｖｃｃを印加し、第３入力信号Ｖｓｗとして−８Ｖを印加する。この際、ＰＭＯＳトランジスタＰＴ１はターンオフされ、第１ＮＭＯＳトランジスタＮＴ１はターンオンされ、第２ＮＭＯＳトランジスタＮＴ２はターンオンされ、スイッチング手段ＮＴ３はターンオフされることにより、第２ノードＮ２の電位が接地レベルとなってワードラインＷＬに接地電圧０Ｖが出力されるようになる。一方、第２電源端子Ｖｅｅｉには−８Ｖの電圧が印加される。
【００３０】
　フェイルビットが繋がっていないワードラインＷＬには、第２電源端子Ｖｅｅｉの電圧−８Ｖが印加されるが、このために、第１入力信号Ｖｉｎｐｕｔ及び第３入力信号Ｖｓｗとして電源電圧Ｖｃｃを印加し、第２入力信号Ｖｄｃｈａｒｇｅとして−８Ｖを印加する。この際、ＰＭＯＳトランジスタＰＴ１はターンオフされ、第１ＮＭＯＳトランジスタＮＴ１はターンオンされ、第２ＮＭＯＳトランジスタＮＴ２はターンオフされ、スイッチング手段ＮＴ３はターンオンされることにより、第２ノードＮ２の電位が第３電源端子Ｖｅｅｉの電圧レベルとなって、ワードラインＷＬに第２電源端子Ｖｅｅｉの電圧−８Ｖが出力される。
【００３１】
　このように、この発明のロウデコーダを用いて、フェイルビットが繋がっていないワードラインとフェイルビットが繋がっているワードラインにそれぞれ異なる電圧（−８Ｖと０Ｖ）を印加することにより、フローティングゲートとコントロールゲートとの間に印加される電位の差は、フェイルビット発生のセルと正常的なセルの両方ともに対して約７．５Ｖとなるので、Ｅ／Ｗサイクル試験などにおける消去動作の際に発生しうるＯＮＯ絶縁膜の絶縁破壊現象を抑制することができる。すなわち、従来では、フェイルビットが連結されているゲートを含む全てのワードラインに−８Ｖが印加されるようになっているが、この発明によれば、フェイルビットの連結されていないワードラインにはいずれも−８Ｖが印加されるが、フェイルビットが連結されたワードラインには０Ｖが印加される。したがって、図６に示すように、フローティングゲート２０８がコンタクト２１４に短絡した場合（図６の「Ａ」参照）にも、フローティングゲート２０８とコントロールゲート２１２との間に印加される電位の差は、ＯＮＯ絶縁膜２１０の絶縁破壊電圧に至らない電圧７．５Ｖ程度となる。したがって、Ｅ／Ｗサイクル試験などにおける消去動作の際に発生し得るＯＮＯ絶縁膜２１０の絶縁破壊現象を防止することができ、フラッシュメモリ素子の信頼性を確保することができる。
【００３２】
　以上、この発明の好適な実施例によって詳細に説明したが、この発明は、これらの実施例に限定されるものではなく、当分野で通常の知識を有する者によってこの発明の技術的思想の範囲内でいろいろの変形が可能である。
【図面の簡単な説明】
【００３３】
【図１】フラッシュメモリセルの構造を示す断面図である。
【図２】フェイルビットが発生したフラッシュメモリセルの構造を示す断面図である。
【図３】従来のカラムリダンダンシリペアを示す回路図である。
【図４】ロウリダンダンシリペアを示す回路図である。
【図５】この発明の好適な実施例によるロウデコーダの構成を示す回路図である。
【図６】この発明に係る消去方法を用いて、フェイルビットが発生したフラッシュメモリセルのゲートに接地電圧が印加されることを示す回路図である。
【符号の説明】
【００３４】
ＰＴ１　ＰＭＯＳトランジスタ
ＮＴ１　第１ＮＭＯＳトランジスタ
ＮＴ２　第２ＮＭＯＳトランジスタ
ＮＴ３　スイッチング手段
Ｖｉｎｐｕｔ　第１入力信号
Ｖｄｃｈａｒｇｅ　第２入力信号
Ｖｓｗ　第３入力信号
Ｖｐｐ　第１電源端子
Ｖｅｅｉ　第２電源端子
Ｖｓｓ　接地端子
【図１】
2004055134.tif 000004
【図２】
2004055134.tif 000005
【図３】
2004055134.tif 000006
【図４】
2004055134.tif 000007
【図５】
2004055134.tif 000008
【図６】
2004055134.tif 000009