(57)【要約】【課題】単位面積あたりのオン抵抗を低減した半導体装置を提供する。【解決手段】第１導電型の半導体基板１にトレンチ２を、チャネル幅方向に複数個形成し、このトレンチ２の側面および底面を囲むように第２導電型ドレインドリフト領域３を形成し、トレンチ２の内部を絶縁物４で充填した、横型高耐圧ＭＯＳＦＥＴにおいて複数個のトレンチの間に第１導電型不純物領域を有するものとする。【選択図】        図３
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の表面部分に形成された第２導電型のソース領域と、
前記半導体領域の、前記ソース領域から離れた表面部分に形成された第２導電型のドレイン領域と、
前記半導体領域の、前記ソース領域とドレイン領域との間で、前記ソース領域から離れた表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と、
前記ドレイン領域と接続され前記トレンチの側面および底面を囲んで前記半導体領域に前記ソース領域から離れて形成された第２導電型のドレインドリフト領域と、
前記半導体領域の、前記ソース領域と前記ドレインドリフト領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
前記トレンチは、前記ゲート絶縁膜直下に形成されるチャネルの幅方向に複数個形成され、前記トレンチが互いに対向する領域は、前記ドレインドリフト領域／前記半導体領域／前記ドレインドリフト領域の３層からなる箇所を有し、該半導体領域の表面層は前記ドレインドリフト領域が形成されることを特徴とする半導体装置。
【請求項２】
前記ドレインドリフト領域は前記半導体領域より不純物濃度の高い第１導電型のウェル領域内に形成され、前記トレンチが互いに対向する領域は、前記ドレインドリフト領域／前記ウェル領域／前記ドレインドリフト領域の３層からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチに沿って前記ドレインドリフト領域内に形成された第１導電型電界緩和層を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチ相互間のドレインドリフト領域の表面層にも前記第１導電型電界緩和層を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記トレンチが互いに対向する側面に沿って、前記トレンチ内に絶縁物を介して導電体を有することを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
第１導電型の電界緩和層が、前記ドレインドリフト領域と前記トレンチ内の絶縁物との境界部分に設けられていることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
第１導電型の半導体領域の表面部分に形成された第２導電型のソース領域と、
前記半導体領域の、前記ソース領域から離れた表面部分に形成された第２導電型のドレイン領域と、
前記半導体領域の、前記ソース領域とドレイン領域との間で、前記ソース領域から離れた表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と、
前記ドレイン領域と接続され前記トレンチの側面および底面を囲んで前記半導体領域に前記ソース領域から離れて形成された第２導電型のドレインドリフト領域と、
前記半導体領域の、前記ソース領域と前記ドレインドリフト領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
前記トレンチは、前記ゲート絶縁膜直下に形成されるチャネルの幅方向に複数個形成され、
前記トレンチが互いに対向する側面に沿って、前記トレンチ内に絶縁物を介して導電体を有することを特徴とする半導体装置。
【請求項８】
前記ソース領域側の前記導電体と前記トレンチとの間の絶縁物の厚さよりも前記ドレイン領域側の前記導電体と前記トレンチとの間の絶縁物の厚さの方が厚いことを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にパワーＩＣに用いられる高耐圧ＭＯＳＦＥＴを構成する半導体装置に関する。
【０００２】
【従来の技術】
従来より、縦型ＭＯＳＦＥＴにおいて、トレンチ内部にゲート電極を埋め込み、トレンチ側面にチャネルを形成するようにした、いわゆるトレンチＭＯＳＦＥＴが開発されている。このトレンチＭＯＳＦＥＴには、セルピッチを縮小するとともに、単位面積あたりのオン抵抗を低減することができるという利点がある。パワーＩＣに搭載される横型ＭＯＳＦＥＴにおいても、トレンチＭＯＳＦＥＴに関していくつかの提案や報告はなされているが、未だ実用化に至っていない。そのような提案の一つに、図１１，図１２および図１３に示す構成がある（例えば、特許文献１参照。）。図１１，１２，１３は、この内容を示す図面であり、図１１は平面図、図１２は、図１１のＫ−Ｌで切断した断面図、図１３は、図１１のＭ−Ｎで切断した断面図である。Ｐ型シリコン基板１上にＮ−延長ドレイン領域１０３が形成され、この領域内に複数のトレンチ１０２が形成されている。トレンチ１０２の周りには側面Ｐ型拡散層１１４が形成されている。また、Ｎ−延長ドレイン領域１０３内にはＰ型拡散層１１５が形成されている。トレンチ１０２を形成し、トレンチ１０２の周囲にＰ型拡散層１１４，１１５が形成されているため、Ｐ型シリコン基板１０１および上側のＰ型拡散層１１４からのＰＮ接合では空乏化できなかったＮ−延長ドレイン領域１０３が空乏化され、Ｎ−延長ドレイン領域１０３の全域が容易に空乏化できるようになる。そして、Ｎ−延長ドレイン領域１０３を従来より低抵抗にしても、ドレイン・ソース間に乗じた電圧を緩和できる距離まで空乏層を伸ばすことが可能である。
【０００３】
【特許文献１】
特開平９−３２１２９１号公報（第３〜４頁、図１〜４）
【０００４】
【発明が解決しようとする課題】
本発明は、特にドレイン抵抗の装置全抵抗に占める割合の高い、５０Ｖ以上の耐圧を有する横型高耐圧トレンチＭＯＳＦＥＴにおいて、必要耐圧を確保しつつオン時には前記した従来技術のものよりも単位面積あたりのオン抵抗を低減することができる構造の半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体領域の表面部分に形成された第２導電型のソース領域と、
前記半導体領域の、前記ソース領域から離れた表面部分に形成された第２導電型のドレイン領域と、
前記半導体領域の、前記ソース領域とドレイン領域との間で、前記ソース領域から離れた表面から形成されたトレンチと、
前記トレンチ内に充填された絶縁物と、
前記ドレイン領域と接続され前記トレンチの側面および底面を囲んで前記半導体領域に前記ソース領域から離れて形成された第２導電型のドレインドリフト領域と、
前記半導体領域の、前記ソース領域と前記ドレインドリフト領域との間の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ドレイン領域に電気的に接続するドレイン電極と、
を具備し、
前記トレンチは、前記ゲート絶縁膜直下に形成されるチャネルの幅方向に複数個形成され、前記トレンチが互いに対向する領域は、前記ドレインドリフト領域／前記半導体領域／前記ドレインドリフト領域の３層からなる箇所を有し、該半導体領域の表面層は前記ドレインドリフト領域が形成されるものである。
【０００６】
この発明によれば、オン時に、トレンチ側面、トレンチ底面および基板表面の３経路で電流が流れることにより、単位面積あたりのオン抵抗を低くできる。複数のトレンチのそれぞれの間には第２導電型のドレインドリフト領域／第１導電型の半導体領域／第２導電型のドレインドリフト領域の３層構造が形成されているため、トレンチの側面に半導体領域が存在しないものと比べるとｐｎ接合部の面積が増え、ドレインドリフト領域のＮ型不純物濃度に対するＰ型不純物濃度の割合が増えることからドレインドリフト領域全域を容易に空乏化できる。よって、ドレインドリフト領域を高濃度化することができるため、耐圧と単位面積あたりのオン抵抗のトレードオフが改善される。
【０００７】
また、本発明にかかる半導体装置は、前記トレンチに沿ってドレインドリフト領域内に形成された第１導電型電界緩和層を有するものとする。
この発明によれば、半導体領域と電界緩和層にドレインドリフト領域が挟まれそれぞれのｐｎ接合から空乏層が拡がるため、ドレインドリフト領域をさらに低抵抗化することができ、オン抵抗を低減できる。
また、前記トレンチ内にトレンチが互いに対向する側面に絶縁膜を介して導電体を有するものとする。
この発明によれば、導電体がフィールドプレート効果を有し、対向するトレンチ側面のドレインドリフト領域の空乏化が促進されるため、高濃度とすることができ装置を低抵抗とすることができる。この場合、トレンチが互いに対向するトレンチ間がドレインドリフト領域のみで形成されているものについても有効である。
【０００８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、各図においては付記した寸法を厳密に反映しているわけではない。以下の各実施の形態においては、Ｐ型を第１導電型とし、Ｎ型を第２導電型として説明するが、本発明はその逆でも成り立つのは勿論である。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【０００９】
この半導体装置は、Ｐ型の半導体領域１、トレンチ２、Ｎ−ドレインドリフト領域３、トレンチ２内を埋める絶縁物４、Ｐウェル領域５、Ｐベース領域６、Ｎ＋ソース領域７、Ｎ＋ドレイン領域８、酸化物よりなるゲート絶縁膜９、ポリシリコンよりなるゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４、およびモールド樹脂１５を備えており、横型トレンチＭＯＳＦＥＴを構成する。ここでＰウェル領域５は形成されなくとも構わない。
図２は、図１に記すＡ−Ｂで切断した断面図であり、図３は、図１に記すＣ−Ｄで切断した要部断面図である。
【００１０】
トレンチ２は、Ｐ型半導体領域１の表面部分において、その表面から形成されており、絶縁物４で充填されている。Ｎ−ドレインドリフト領域３はトレンチ２の側面および底面を囲むように形成されている。Ｐウェル領域５は、Ｎ−ドレインドリフト領域３の外側に隣接して形成される。Ｎ＋ソース領域７は、Ｐベース領域６の表面部部において、Ｎ−ドレインドリフト領域３から離れて形成されている。Ｎ＋ドレイン領域７は、Ｎ−ドレインドリフト領域３の、トレンチ２に対してドレイン側（ソース側の反対側）の表面部分に形成されている。
ゲート絶縁膜９は、Ｎ＋ソース領域７からＮ−ドレインドリフト領域３のソース側部分に至る表面上に形成されている。ゲート電極１０はゲート絶縁膜９上に、基板表面に対して平行に形成されており、さらに、トレンチ２の上まで伸長されている。層間絶縁膜１１はゲート電極１０およびトレンチ２の上部を覆っている。ドレイン電極１３は、Ｎ＋ドレイン領域７に電気的に接続しており、層間絶縁膜１１の表面に沿ってトレンチ２の上まで、基板表面に対して平行に伸長されている。ソース電極１２は、Ｐベース領域６およびＮ＋ソース領域７に電気的に接続しており、層間絶縁膜１１の表面に沿ってトレンチ２の上まで、基板表面に対して平行に伸長されている。ドレイン電極１３とソース電極１２とは当然のことながら離れており、絶縁されている。パッシベーション膜１４は半導体装置全体を被覆している。モールド樹脂１５は、上述した構成の半導体装置を気密封止する。
【００１１】
図３に示すとおり、本発明は、トレンチ２の間にＰ型の不純物領域であるＰウェル領域５が存在する。
つぎに、図１に示す構成の半導体装置の製造方法について説明する。比抵抗が１０〜１５ΩｃｍのＰ型ＣＺ基板の表面層に選択的に、表面不純物濃度が１×１０１６ｃｍ−３程度のＰウェル領域５を４μｍの深さで形成する。Ｐウェル領域５内に、トレンチ２を長さ３μｍ、幅２μｍ、深さ２μｍ、トレンチの間隔３μｍで、ゲート絶縁膜８直下の半導体領域１の表面層に形成されるチャネルの幅方向に、複数個形成する。その側面には斜めイオン注入で、底面には垂直にイオン注入で、Ｐ３１を６×１０１２ｃｍ−２程度注入する。その後トレンチ側面と底面を熱酸化により酸化し、さらにＣＶＤ酸化膜によりトレンチ２を充填する。
【００１２】
次に、マスクを形成し、トレンチ２の間の半導体領域１表面に、Ｐ３１を６×１０１２ｃｍ−２程度注入する。その後１１５０℃６０分ドライブをし、トレンチ側面、トレンチ底面およびトレンチの間にＮ−ドレインドリフト領域３を形成する。Ｎ−ドレインドリフト領域３の他の製造方法としては、トレンチ２を形成後、トレンチ２内に、減圧ＣＶＤにより、シランおよびリンドープ用にホスフィンを用いて、ドープドポリシリコン膜を堆積し、その後ドライブを行うことが挙げられる。
その後、２００Åのゲート絶縁膜９を形成し、その上にポリシリコンを堆積しフォトエッチング技術によりゲート電極１０を形成する。このゲート電極１０のドレイン側の端はトレンチ２上に張り出して形成される。ゲート電極１０のもう一方の端部（ソース側の端部）によるセルフアラインで、半導体領域１の表面部分にＰベース領域６、Ｎ＋ソース領域７を形成する。Ｐベース領域６が、Ｎ＋ソース領域７の底部及び側面を囲む。Ｎ＋ソース領域７と同時、または別々にトレンチ２の反対側のＮ−ドレインドリフト領域３の表面部分にＮ＋ドレイン領域８を形成する。層間絶縁膜１１を堆積した後、ソース電極１２をトレンチ２上に張り出して形成し、またドレイン電極１３をトレンチ２上に張り出して形成する。最後に、プラズマ窒化膜よりなるパッシベーション膜１４を被着し、モールド樹脂中に封入する。従来の横型ＤＭＯＳＦＥＴの製造工程に、トレンチ２の形成工程およびトレンチ２を埋める絶縁物４の充填工程が増えるだけで、特に困難な工程はない。
【００１３】
上述した実施の形態１によれば、トレンチ２を複数形成しその側面にもＮ−ドレインドリフト領域３が形成されるためトレンチ２の側面にも電流が流れ、オン抵抗が低減し、さらに、複数のトレンチ２の間にＰ型不純物領域であるＰウェル領域５が存在する構成とすることで、Ｎ−ドレインドリフト領域３とＰウェル領域５とのｐｎ接合面積が増え、Ｎ−ドレインドリフト領域３の空乏化を促進する。Ｎ−ドレインドリフト領域３を高濃度化することができるため、耐圧と単位面積あたりのオン抵抗のトレードオフが改善される。
この実施の形態では、Ｐウェル領域５を形成したが、複数のトレンチ２の間がＰ型の領域であればよく、Ｐウェル領域５は形成されなくともよい。Ｐウェル領域５を形成しない場合は、Ｐ型半導体領域１がその領域に存在し、上記に述べた作用効果を奏するものである。
実施の形態２．
図４は、本発明の実施の形態２にかかる半導体装置の要部を示す図であり、（ａ）は要部斜視図、（ｂ）はＥ−Ｆで切断した要部断面図である。実施の形態２は、実施の形態１のトレンチ２側面および底面にＮ−ドレインドリフト領域３よりも浅いＰ−電界緩和層１６を形成したものである。なお、Ｐウェル領域５は形成していないが形成しても勿論かまわない。
【００１４】
Ｐ−電界緩和層１６を形成することにより、Ｎ−ドレインドリフト領域３は半導体領域１とＰ−電界緩和層１６とに挟まれる構成となり、Ｎ−ドレインドリフト領域３はＰウェル領域５およびＰ−電界緩和層１６の両方から空乏化される。
よって、例えば実施の形態１においてＰ−電界緩和層１６をさらに設けた構成とすると、Ｎ−ドレインドリフト領域３の高濃度化が可能となる。
特に複数のトレンチ２の間は図４（ｂ）に示すように、Ｐ−電界緩和層１６／Ｎ−ドレインドリフト領域３／Ｐ型半導体領域１／Ｎ−ドレインドリフト領域３／Ｐ−電界緩和層１６からなる５層構成となっているため、最適化によってスーパージャンクションを形成し得る。これにより単位面積あたりのオン抵抗を低減することができる。
【００１５】
つぎに、図４に示す構成の半導体装置の製造方法について説明する。比抵抗が１０〜１５ΩｃｍのＰ型ＣＺ基板の表面層に選択的に、トレンチ２を長さ３μｍ、幅２μｍ、深さ２μｍ、トレンチの間隔３μｍで、ゲート絶縁膜８直下の半導体領域１の表面層に形成されるチャネルの幅方向に、複数個形成する。その側面には斜めイオン注入で、底面には垂直にイオン注入で、リンを注入する。その後トレンチ２の側面および底面にＮ−ドレインドリフト領域３と同様にボロンをイオン注入する。その後トレンチ側面と底面を熱酸化により酸化し、さらにＣＶＤ酸化膜によりトレンチ２を充填する。
次に、マスクを形成し、トレンチ２の間の半導体領域１表面に、リンを注入する。その後１１５０℃６０分ドライブをし、トレンチ側面、トレンチ底面にＰ−電界緩和層１６を形成する。Ｐ−電界緩和層１６の表面濃度は１×１０１６〜１×１０１７ｃｍ−３程度が望ましい。その後は、実施の形態１と同様に形成する。このように、形成された横型ＭＯＳＦＥＴは、ドレインドリフト領域３の濃度を高濃度とすることができるためオン抵抗を低減できる。
実施の形態３．
図５は、本発明の実施の形態３にかかる半導体装置の要部断面図である。
【００１６】
実施の形態３は、実施の形態２において形成されたＰ−電界緩和層１６を複数のトレンチ２に挟まれた半導体領域１の表面層にも形成したものである。
このような構成とすると、半導体領域１の表面層に形成されたＮ−ドレインドリフト領域３も高濃度化することができ、実施の形態２に比べさらにオン抵抗を低減することができる。
つぎに、図５に示す構成の半導体装置の製造方法について説明する。ＣＶＤ酸化膜によりトレンチ２を充填するまでは、実施の形態２と同様に形成する。
次に、マスクを形成し、トレンチ２の間の半導体領域１表面に、リンをイオン注入し、さらに、ボロンをイオン注入する。その後１１５０℃６０分ドライブをし、トレンチ２の側面、底面およびトレンチの間の半導体領域１の表面層にＮ−ドレインドリフト領域３および電界緩和層１６を形成する。その後は、実施の形態２と同様に形成する。このように形成することで、実施の形態２よりもＮ−ドレインドリフト領域３の不純物濃度を高くすることができるので、オン抵抗を低減できる。
実施の形態４．
図６は、本発明の実施の形態４にかかる半導体装置の要部を示す図であり、（ａ）は要部斜視図、（ｂ）はＧ−Ｈで切断した要部断面図である。
【００１７】
実施の形態４は、実施の形態１のトレンチ２内に図示しない絶縁物４を介して導電体１７を形成したものである。この導電体１７は、層間絶縁膜１０を貫通するコンタクト部（図示せず）を形成して、このコンタクト部を介して例えばソース電極１２に電気的に接続されている。なお、Ｐウェル領域５は形成していない。
導電体１７のフィールドプレート効果により、複数のトレンチ２間のＮ−ドレインドリフト領域３が空乏化されるので、Ｎ−ドレインドリフト領域３の高濃度化により、単位面積あたりのオン抵抗が低減される。
【００１８】
つぎに、図６に示す構成の半導体装置の製造方法について説明する。比抵抗が１０〜１５ΩｃｍのＰ型ＣＺ基板の表面層に選択的に、トレンチ２を長さ３μｍ、幅１μｍ、深さ２μｍ、トレンチの間隔を３μｍで、ゲート絶縁膜８直下の半導体領域１の表面層に形成されるチャネルの幅方向に、複数個形成する。その側面には斜めイオン注入で、トレンチ底面には垂直にイオン注入で、リンをイオン注入する。その後トレンチ側面と底面を熱酸化により酸化し、さらにＣＶＤ酸化膜によりトレンチ２を絶縁物４で充填する。絶縁物４にフォトエッチング技術によりトレンチを形成し、そのトレンチ内に不純物をドープしたポリシリコンを充填して導電体１７とする。その後は、実施の形態１と同様に形成する。このように、実施の形態１と比べてＮ−ドレインドリフト領域の高濃度化が可能である。
実施の形態５．
図７は、本発明の実施の形態５にかかる半導体装置の要部断面図である。
【００１９】
実施の形態５は、実施の形態４において形成された複数のトレンチ２に挟まれら領域がＮ−ドレインドリフト領域３で占められており、半導体領域１が存在しない。この構成では、導電体１７により複数のトレンチ２に挟まれた領域のＮ−ドレインドリフト領域３の空乏化を図ることができる。製造方法としては、トレンチの間隔を１μｍに変更して形成する以外は実施の形態４と同様に形成できる。
実施の形態６．
図８は、本発明の実施の形態６にかかる半導体装置の要部断面図である。
【００２０】
実施の形態６は、実施の形態４において形成された導電体１７の変形例を示すものであり、実施の形態４において一つのトレンチ２内に２つの導電体１７を形成していたものを本実施の形態では一つのみとしたものである。トレンチ２内に導電体１７を一つのみ形成すればよいので、実施の形態４に比べてトレンチの幅を狭くすることができ、よって、トレンチ２の数を増やすことができるためオン抵抗をさらに低減できる。この実施の形態では、トレンチ幅を１μｍとした。
実施の形態７．
図９は、本発明の実施の形態７にかかる半導体装置の要部を示す図であり、（ａ）はトレンチ部の平面図であり、（ｂ）および（ｃ）はその変形例を示すトレンチ部の平面図である。
【００２１】
図９（ａ）は、トレンチ２内に絶縁物４を埋め込んだ後、絶縁物４にトレンチを形成し、導電体１７をトレンチ２の側面に平行に埋め込んだものであり、さらに、ドレイン側のトレンチからの距離ｘ１の方が、ソース側のトレンチからの距離ｗ１より大きくなっている。これは、図１０に（ａ）に示すように、等電位線がドレイン側で集中するため、この集中を緩和させるため絶縁物を厚くし、かつ、導電体１７は、ソース側側面においてもフィールドプレート効果によりＮ−ドレインドリフト領域を高濃度にできるため、ソース側は薄く形成したものである。
【００２２】
さらに図９（ｂ）および（ｃ）は、トレンチ２内に形成した導電体１７が幅方向の側面と平行となっておらず、ドレイン側の絶縁物４の厚さｘ２，ｘ３およびｚ１，ｚ２がソース側の絶縁膜４の厚さｗ２，ｗ３およびｙ１，ｙ２より厚くなっている。この構成は素子の耐圧を高くした場合に有効である。図１０（ｂ）に記載のように図１０（ａ）に比べて等電位線を緩和することができる。しかしながら、絶縁物４を厚くするとフィールドプレート効果が小さくなるため、ソース側の絶縁物４は、できるだけフィールドプレート効果を作用させるために薄く形成する。
【００２３】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。また、実施の形態１〜実施の形態４を任意に組み合わせることができる。
【００２４】
【発明の効果】
本発明によれば、ＭＯＳＦＥＴのチャネル幅方向に複数のトレンチを有し、トレンチの底面および側面にＮ−ドレインドリフト領域が形成される半導体装置において、トレンチ間にＰ型不純物領域を有するため、Ｎ−ドレインドリフト領域を高濃度化することができるため、耐圧と単位面積あたりのオン抵抗のトレードオフが改善された半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図２】図１のＡ−Ｂで切断した断面図である。
【図３】図１のＣ−Ｄで切断した要部断面図である。
【図４】本発明の実施の形態２にかかる半導体装置の要部を示す図で、（ａ）は斜視図であり（ｂ）はＥ−Ｆで切断した断面図である。
【図５】本発明の実施の形態３にかかる半導体装置の要部を示す図で、（ａ）は斜視図であり（ｂ）はＧ−Ｈで切断した断面図である。
【図６】本発明の実施の形態４にかかる半導体装置の要部を示す図で、（ａ）は斜視図であり（ｂ）はＩ−Ｊで切断した断面図である。
【図７】本発明の実施の形態５に係る半導体装置の要部断面図である。
【図８】本発明の実施の形態６に係る半導体装置の要部断面図である。
【図９】本発明の実施の形態７に係る半導体装置の要部を示す図であり、（ａ）はトレンチ部の平面図であり、（ｂ）および（ｃ）はその変形例を示すトレンチ部の平面図である。
【図１０】本発明の導電体の作用を示す要部平面図である。
【図１１】従来の半導体装置の要部を示す平面図である。
【図１２】図７のＫ−Ｌで切断した断面図である。
【図１３】図７のＭ−Ｎで切断した断面図である。
【符号の説明】
１  半導体領域
２  トレンチ
３  Ｎ−ドレインドリフト領域
４  絶縁物
５    Ｐウェル領域
６  Ｐベース領域
７  Ｎ＋ソース領域
８  Ｎ＋ドレイン領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  ソース電極
１３  ドレイン電極
１４  パッシベーション膜
１５  モールド樹脂
１６  電界緩和層
１７  フィールドプレートとなる導電体
【図１】
2004152979.tif 000003
【図２】
2004152979.tif 000004
【図３】
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【図４】
2004152979.tif 000006
【図５】
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【図６】
2004152979.tif 000008
【図７】
2004152979.tif 000009
【図８】
2004152979.tif 000010
【図９】
2004152979.tif 000011
【図１０】
2004152979.tif 000012
【図１１】
2004152979.tif 000013
【図１２】
2004152979.tif 000014
【図１３】
2004152979.tif 000015