(57)【要約】【課題】リフレッシュが必要なメモリセル部を持つ半導体装置において、任意のリフレッシュアドレスのリフレッシュカウンタへの設定、およびその外部への出力ができる半導体装置を提供する。【解決手段】本発明の半導体装置は、複数のグループに分けられたメモリセル部の１つのグループを選択するためのリフレッシュアドレスを保持するリフレッシュカウンタ１１と、アドレス入力端子１６から外部アドレスを取り込み保持するアドレスバッファ１２と、複数のコマンド入力端子１８および１９から外部信号を取り込み、その状態が所定の組合せと一致した時に、アドレスバッファ１２の外部アドレスをリフレッシュカウンタ１１に設定する機能を有する制御回路１５とを有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のグループに分けられたメモリセル部の１つのグループを選択するためのリフレッシュアドレスを保持するリフレッシュカウンタと、
アドレス入力端子から入力された外部アドレスを保持するアドレスバッファと、コマンド入力信号およびサブコマンド入力信号を受信し、このコマンド入力信号およびサブコマンド入力信号に基づき前記アドレスバッファに保持された前記外部アドレスをリフレッシュアドレスとして前記リフレッシュカウンタに設定するよう制御する制御回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記リフレッシュカウンタからのアドレスまたは前記アドレスバッファからのアドレスの一方を選択して内部アドレスとして出力する切替回路と、
前記内部アドレスにしたがって選択された前記メモリセル部の１つのグループをリフレッシュするリフレッシュ手段とをさらに有し、
前記制御回路は、前記外部アドレスを前記リフレッシュカウンタに設定した時、連続して前記切替回路が、前記リフレッシュカウンタに設定された前記外部アドレスをリフレッシュアドレスとして選択し、前記内部アドレスとして出力するよう制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数のグループに分けられたメモリセル部の１つのグループを選択するためのリフレッシュアドレスを保持するリフレッシュカウンタと、
出力データを保持する出力バッファと、
コマンド入力信号およびサブコマンド入力信号を受信し、このコマンド信号およびサブコマンド信号に基づき前記リフレッシュカウンタに保持された前記リフレッシュアドレスを前記出力バッファを介して外部に出力するよう制御する制御回路と、
を有することを特徴とする半導体装置。
【請求項４】
前記リフレッシュアドレスを複数のデータ群に分割し、そのデータ群のビット幅をすくなくとも前記出力バッファのビット幅以下にする変換回路を、前記リフレッシュカウンタと前記出力バッファとの間に設けたことを特徴とする請求項３に記載の半導体装置
【請求項５】
複数のグループに分けられたメモリセル部の１つのグループを選択するためのリフレッシュアドレスを保持するリフレッシュカウンタと、
アドレス入力端子から入力された外部アドレスを保持するアドレスバッファと、出力データを保持する出力バッファと、
コマンド入力信号およびサブコマンド入力信号を受信し、このコマンド信号およびサブコマンド信号に基づき前記アドレスバッファに保持された前記外部アドレスをリフレッシュアドレスとして前記リフレッシュカウンタに設定するとともに、このリフレッシュカウンタに設定されたリフレッシュアドレスを前記出力バッファを介して外部に出力するように制御する制御回路と、
を有することを特徴とする半導体装置。
【請求項６】
前記リフレッシュアドレスを複数のデータ群に分割し、そのデータ群のビット幅をすくなくとも前記出力バッファのビット幅以下にする変換回路を、前記リフレッシュカウンタと前記出力バッファとの間に設けたことを特徴とする請求項５に記載の半導体装置
【請求項７】
前記リフレッシュカウンタからのアドレスまたは前記アドレスバッファからのアドレスの一方を選択して内部アドレスとして出力する切替回路と、
前記内部アドレスにしたがって選択された前記メモリセル部の１つのグループをリフレッシュするリフレッシュ手段とをさらに有し、
前記制御回路は、前記外部アドレスをリフレッシュアドレスとして前記リフレッシュカウンタに設定した時、連続して前記リフレッシュカウンタに設定されたリフレッシュアドレスを前記出力バッファを介して外部に出力するとともに、前記切替回路が、前記リフレッシュカウンタに設定されたリフレッシュアドレスを前記内部アドレスとして選択出力するよう制御することを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記制御回路は、前記リフレッシュ手段を用いて前記メモリセル部をリフレッシュした後、前記リフレッシュカウンタを更新する機能をさらに有することを特徴とする請求項２または請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュが必要なメモリセル部を有する半導体装置に関し、特に、リフレッシュカウンタを用いて、オートリフレッシュ、セルフリフレッシュなどを行う機能を有する半導体装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭセル（ダイナミックメモリセル）を有する半導体装置では、一定の時間間隔ごとにセルのデータを再書込みするリフレッシュ動作が必要である。このようなリフレッシュには、リフレッシュするアドレスをその都度外部から入力するラスオンリーリフレッシュ、リフレッシュのタイミングだけを入力するオートリフレッシュ、および待機状態で使用され内部だけで自動的にリフレッシュするセルフリフレッシュの３通りの方法がよく知られている。最近の同期型では、内部にリフレッシュカウンタを設けたオートリフレッシュとセルフリフレッシュが主流である。
【０００３】
図４は、従来の半導体装置のアドレス制御回路の構成を示すブロック図と、オートリフレッシュのエントリー方法を示す入力波形図である。従来の半導体装置は、図４（ａ）に示すように、リフレッシュアドレスを保持するリフレッシュカウンタ１０１、外部アドレスを取り込み保持するアドレスバッファ１０２、リフレッシュアドレスまたは外部アドレスを選択し内部アドレスバス１０３に出力する切替回路１０４、複数の外部信号に従ってこれらを制御する制御回路１０５を持っている。
【０００４】
リフレッシュカウンタ１０１は、オートリフレッシュおよびセルフリフレッシュにおいて、次にリフレッシュすべきメモリセル部のアドレスを保持し、これをリフレッシュアドレスとして切替回路１０４に出力する。また、制御回路１０５の信号を受けて、リフレッシュ動作終了後に、保持しているリフレッシュアドレスをカウントアップする。
【０００５】
アドレスバッファ１０２は、複数のアドレス入力端子１０６を持ち、制御回路１０５の信号を受けてアドレス入力端子１０６の入力信号（以下Ａｄｄという）を取り込みこれを外部アドレスとして保持する。同時に、この外部アドレスを切替回路１０４に出力する。
【０００６】
切替回路１０４は、制御回路１０５からの信号を受けて、リフレッシュアドレスまたは外部アドレスの一方を選択して、内部アドレスバス１０３に出力する。
【０００７】
制御回路１０５は、クロック入力端子１０７および複数のコマンド入力端子１０８を持っている。クロック入力端子１０７から入力されるクロック信号（以下ＣＬＫという）は、この半導体装置全体の同期を取るために使用される。また、コマンド入力端子１０８から入力される信号は、その組合せによってこの半導体装置の動作を規定する。
【０００８】
たとえば、最近の同期型ＤＲＡＭでは、図に示すように、／ＲＡＳ、／ＣＡＳ、および／ＷＥの３つが使用され、リード、ライト、プリチャージ、バンク選択、オートリフレッシュ、セルフリフレッシュなどの主要な動作が規定されている。
【０００９】
制御回路１０５は、これらの入力信号に従って、図４（ａ）のリフレッシュカウンタ１０１、アドレスバッファ１０２、切替回路１０４をはじめとする半導体装置の各回路ブロックに必要な制御信号を生成し供給している。
【００１０】
ここでは、リフレッシュカウンタまわりに必要な回路ブロックと入力信号だけを示した。
【００１１】
図４（ｂ）は、同期型ＤＲＡＭにおけるオートリフレッシュを規定する入力波形図である。クロック入力端子１０７に入力されるクロック信号（ＣＬＫ）の立ち上がりで／ＲＡＳ、／ＣＡＳ、および／ＷＥの各信号が取り込まれる。これらがそれぞれ”０”、”０”、および”１”であると、オートリフレッシュ動作が開始される。この時、Ａｄｄは取り込まれず、アドレスパッファ１０２の外部アドレスは内部では使用されない。
【００１２】
オートリフレッシュ動作が開始されると、まず、切替回路１０４がリフレッシュカウンタ１０１の出力であるリフレッシュアドレスを選択し、これを内部アドレスバス１０３に出力する。次に、図には示していないが、制御回路１０５が作り出す制御信号のタイミングに従って、内部でリード動作が行われ、リフレッシュアドレスに対応するメモリセル部がリフレッシュされる。
【００１３】
ＤＲＡＭにおいては、リード動作がメモリセルの再書込みを兼ねているので、あえてライト動作を行う必要はない。
【００１４】
リード動作に続いて、内部で自動的にプリチャージ動作が行われ、最後に、リフレッシュカウンタ１０１に保持されたリフレッシュアドレスがカウントアップされてオートリフレッシュ動作が完了する。
【００１５】
セルフリフレッシュの場合は、制御回路１０５の内部にタイマー回路を持っていて、リフレッシュするタイミングもこのタイマー回路で発生することを除けば、リフレッシュカウンタ１０１のリフレッシュアドレスを用いてリフレッシュを行う動作は同様である。
【００１６】
このようなオートリフレッシュ、セルフリフレッシュは外部アドレスを入力する必要がないのでユーザにとっては便利である反面、製品開発段階での評価、不良解析等ではリフレッシュアドレスが把握できないという重大な欠点を持っている。
【００１７】
すなわち、製造プロセスのばらつきや微細な欠陥などにより、周辺回路、特に、リフレッシュカウンタ１０１、内部アドレスバス１０３、あるいはオートリフレッシュにかかわる制御回路１０５の一部に不良が生じた場合、膨大な評価時間を要する全セルのリード、ライトによるメモリマップ取得以外に、不良症状の確認ができないという問題があった。
【００１８】
また、内部信号の針あたりによる不良解析を行う場合でも、リフレッシュアドレスが把握できないため、内部状態を制御できず、効率の良い解析が行えないという問題もあった。外部アドレスを入力してのリード動作は、オートリフレッシュにおける内部リード動作とは、内部制御信号等のタイミングが微妙に異なり、不良症状が再現しないことが多く、不良解析手段としては使えない場合が多かった。
【００１９】
さらに、セルフリフレッシュでは、待機時電流を抑えるために、通常、タイマー回路によるリフレッシュ周期をメモリセルの実力の限界近くまで長く設定するので、その評価、不良解析にかかる時間も膨大で、製品開発に支障をきたす場合もあった。
【００２０】
【発明が解決しようとする課題】
上述のごとく、従来の半導体装置はリフレッシュアドレスが把握できず、オートリフレッシュ、セルフリフレッシュの評価、不良解析に膨大な時間がかかるという問題があった。
【００２１】
本発明は、上記問題点を解決するためになされたもので、任意のリフレッシュアドレスの設定、およびその外部への出力ができる半導体装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、複数のグループに分けられたメモリセル部の１つのグループを選択するためのリフレッシュアドレスを保持するリフレッシュカウンタと、アドレス入力端子から入力された外部アドレスを保持するアドレスバッファと、コマンド入力信号およびサブコマンド入力信号を受信し、このコマンド入力信号およびサブコマンド入力信号に基づき前記アドレスバッファに保持された前記外部アドレスをリフレッシュアドレスとして前記リフレッシュカウンタに設定するよう制御する制御回路と、を有することを特徴としている。
【００２３】
本発明によれば、リフレッシュカウンタに任意のアドレスを設定できるので、効率良く評価、不良解析ができ、信頼性の高い半導体装置を実現することができる。
【００２４】
また、本発明の半導体装置は、複数のグループに分けられたメモリセル部の１つのグループを選択するためのリフレッシュアドレスを保持するリフレッシュカウンタと、出力データを保持する出力バッファと、コマンド入力信号およびサブコマンド入力信号を受信し、このコマンド信号およびサブコマンド信号に基づき前記リフレッシュカウンタに保持された前記リフレッシュアドレスを前記出力バッファを介して外部に出力するよう制御する制御回路と、を有することを特徴としている。
【００２５】
本発明によれば、リフレッシュカウンタの保持するリフレッシュアドレスを任意に読出すことができるので、効率良く評価、不良解析ができ、信頼性の高い半導体装置を実現することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置のアドレス制御回路の構成を示すブロック図と、その入力波形図である。
【００２８】
まず、リフレッシュカウンタまわりの回路ブロック図を説明する。図１（ａ）に示すように、第１の実施形態の半導体装置は、リフレッシュアドレスを保持するリフレッシュカウンタ１１、外部アドレスを取り込み保持するアドレスバッファ１２、リフレッシュアドレスまたは外部アドレスを選択し内部アドレスバス１３に出力する切替回路１４、複数の外部信号に従ってこれらを制御する制御回路１５を持っている。
【００２９】
リフレッシュカウンタ１１は、オートリフレッシュおよびセルフリフレッシュにおいて、次にリフレッシュすべきメモリセル部のアドレスを保持し、これをリフレッシュアドレスとして切替回路１４に出力する。また、制御回路１５からの設定信号を受けて、アドレスバッファ１２から外部アドレスを受け取り、これをリフレッシュアドレスとして再設定する。さらに、リフレッシュ動作終了後は、制御回路１５の更新信号を受けて、保持しているリフレッシュアドレスをカウントアップする。
【００３０】
アドレスバッファ１２は、複数のアドレス入力端子１６を持ち、制御回路１５からの取込信号を受けてアドレス入力端子１６の入力信号（以下Ａｄｄという）を取り込み、これを外部アドレスとして保持する。同時に、この外部アドレスを切替回路１４に出力する。
【００３１】
そして、本発明では、アドレスバッファ１２は、制御回路１５からの設定信号を受けて、保持している外部アドレスを信号線１２Ａを介してリフレッシュカウンタ１１に出力するよう構成されている。
【００３２】
切替回路１４は、制御回路１５からの切替信号を受けて、リフレッシュアドレスまたは外部アドレスの一方を選択し、これを内部アドレスとして内部アドレスバス１３に出力する。
【００３３】
制御回路１５は、クロック入力端子１７、複数のコマンド入力端子１８、および複数のサブコマンド入力端子１９を持っている。クロック入力端子１７から入力されるクロック信号（以下ＣＬＫという）は、この半導体装置全体の同期を取るために使用される。また、コマンド入力端子１８およびサブコマンド入力端子１９から入力される信号は、その組合せによってこの半導体装置の動作を規定する。
【００３４】
たとえば、ここでは、図に示すように、コマンド入力端子１８へのコマンド入力信号として、／ＲＡＳ、／ＣＡＳ、および／ＷＥを、サブコマンド入力端子１９へのサブコマンド入力信号として、ＢＳ０とＢＳ１を使用する。コマンド入力信号は、リード、ライト、プリチャージ、バンク選択、オートリフレッシュ、セルフリフレッシュなどの主要な動作を規定し、サブコマンド入力信号は動作の詳細を区別するオプションを規定する。
【００３５】
制御回路１５は、これらの入力信号に従って、リフレッシュカウンタ１１、アドレスバッファ１２、切替回路１４をはじめとするこの半導体装置の各回路ブロックに必要な制御信号を生成し供給している。
【００３６】
ここでは、リフレッシュカウンタ１１まわりに必要な回路ブロックと入力信号だけを示した。
【００３７】
図１（ｂ）は、本発明に係わる第１の実施形態におけるオートリフレッシュを規定する入力波形図である。ＣＬＫの立ち上がりで／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＢＳ０、およびＢＳ１が取り込まれ、これらがそれぞれ”０”、”０”、”１”、”０”、”０”であると、従来と同様なオートリフレッシュ動作が開始される。この時、アドレス入力端子１６からのＡｄｄは取り込まれず、アドレスパッファ１２の外部アドレスは内部では使用されない。
【００３８】
オートリフレッシュ動作が開始されると、まず、切替回路１４がリフレッシュカウンタ１１の出力であるリフレッシュアドレスを選択し、これを内部アドレスバス１３に出力する。次に、図には示していないが、制御回路１５が作り出す制御信号のタイミングに従って、内部でリード動作が行われ、リフレッシュアドレスに対応するメモリセル部がリフレッシュされる。
【００３９】
メモリセル部がＤＲＡＭの場合は、リード動作がメモリセルの再書込みを兼ねているので、あえてライト動作を行う必要はない。
【００４０】
リード動作に続いて、内部で自動的にプリチャージ動作が行われ、最後に、リフレッシュカウンタ１１に保持されたリフレッシュアドレスがカウントアップされてオートリフレッシュ動作が完了する。
【００４１】
従来、オートリフレッシュ動作の開始コマンドはＢＳ０、ＢＳ１の入力を必要としなかったが、本発明では以下に述べるアドレス指定オートリフレッシュと区別するため、サブコマンド入力信号としてＢＳ０、ＢＳ１に“０”、“０”を指定する。
【００４２】
図１（ｃ）は、本発明に係わる第１の実施形態におけるアドレス指定オートリフレッシュを規定する入力波形図である。第１の実施形態の半導体装置は、リフレッシュカウンタの設定を行うサブコマンドを、オートリフレッシュコマンドに追加定義し、リフレッシュカウンタまわりの制御をそれに合わせて変更したものである。
【００４３】
まず、ＣＬＫの立ち上がりで／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＢＳ０、およびＢＳ１が取り込まれ、これらがそれぞれ”０”、”０”、”１”、”１”、”０”であると、アドレス指定オートリフレッシュ動作が開始される。
【００４４】
この時、アドレス入力端子１６からのＡｄｄが同時に取り込まれ、アドレスバッファ１２に外部アドレスとして保持される。
【００４５】
制御回路１５は、まず、アドレスバッファ１２とリフレッシュカウンタ１１に設定信号を出し、アドレスバッファ１２の外部アドレスをリフレッシュアドレスとして設定するため、信号線１２Ａを介してリフレッシュカウンタ１１に出力する。次に、切替回路１４に切替信号を出し、設定したリフレッシュカウンタ１１のリフレッシュアドレスを内部アドレスバス１３に出力させる。
【００４６】
その後、上述したオートリフレッシュ動作と同様に、内部でリード動作とプリチャージ動作を行い、最後に、リフレッシュカウンタ１１をカウントアップしてアドレス指定オートリフレッシュが完了する。
【００４７】
セルフリフレッシュに対しても、同様に、コマンド、サブコマンドを定義することができる。たとえば、最近主流となっている同期型ＤＲＡＭでは、オートリフレッシュとセルフリフレッシュのエントリーコマンドの違いはＣＫＥ（図示していない）だけなので、上述したコマンド、サブコマンドの定義をそのまま用いることができる。
【００４８】
上記第１の実施形態によれば、任意のアドレスをリフレッシュアドレスとして設定できるので、オートリフレッシュやセルフリフレッシュを特定のアドレスからスタートでき、また、特定のアドレス範囲で実行でき、評価、不良解析において飛躍的な効率の向上を実現することができる。
【００４９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わる半導体装置のアドレス制御回路の構成を示すブロック図と、その入力波形図である。
【００５０】
まず、リフレッシュカウンタまわりの回路ブロック図を説明する。図２（ａ）に示すように、第２の実施形態の半導体装置は、リフレッシュアドレスを保持するリフレッシュカウンタ２１、データを外部へ出力する出力バッファ２２、リフレッシュカウンタ２１からのリフレッシュアドレスを複数のグループに分割する変換回路２３、複数の外部信号に従ってこれらを制御する制御回路２４を持っている。
【００５１】
リフレッシュカウンタ２１は、オートリフレッシュおよびセルフリフレッシュにおいて、次にリフレッシュすべきメモリセル部のアドレスを保持し、これをリフレッシュアドレスとして当該メモリセル部に出力するとともに、変換回路２３に出力する。また、リフレッシュ動作終了後、制御回路１５の更新信号を受けて、保持しているリフレッシュアドレスをカウントアップする。
【００５２】
出力バッファ２２は、分割されたリフレッシュアドレスを変換回路２３から受け取り、制御回路２４のシフト信号を受けて、これを複数の出力端子２５から外部に出力する。
【００５３】
変換回路２３は、リフレッシュカウンタ２１からｎビットのリフレッシュアドレスを受け取り、これを出力バッファ２２のビット幅ｍに合うように複数のグループに分割し、制御回路２４の転送信号を受けて、これを出力バッファ２２に出力する。リフレッシュアドレスのビット幅ｎと出力バッファ２２のビット幅ｍは製品によって異なり、たとえば、出力ＤＱのデータ幅が１６ビットある、いわゆる１６ビット品などでｍがｎ以上である場合には、変換回路２３は省略することができる。
【００５４】
制御回路２４は、クロック入力端子２６、複数のコマンド入力端子２７、および複数のサブコマンド入力端子２８を持っている。クロック入力端子２６から入力されるクロック信号ＣＬＫは、この半導体装置全体の同期を取るために使用される。また、コマンド入力端子２７およびサブコマンド入力端子２８から入力される信号は、その組合せによってこの半導体装置の動作を規定する。
【００５５】
たとえば、第１の実施形態と同様に、コマンド入力信号として、／ＲＡＳ、／ＣＡＳ、および／ＷＥを、サブコマンド入力信号として、ＢＳ０とＢＳ１を使用する。
【００５６】
制御回路２４は、これらの入力信号に従って、リフレッシュカウンタ２１、出力バッファ２２、変換回路２３をはじめとするこの半導体装置の各回路ブロックに必要な制御信号を生成し供給している。
【００５７】
ここでは、リフレッシュカウンタまわりに必要な回路ブロックと入力信号だけを示した。
【００５８】
図２（ｂ）は、本発明に係わる第２の実施形態におけるオートリフレッシュを規定する入力波形図である。第２の実施形態の半導体装置は、リフレッシュアドレスの出力を行うサブコマンドを、オートリフレッシュコマンドに追加定義し、リフレッシュカウンタまわりの制御をそれに合わせて変更したものである。
【００５９】
まず、ＣＬＫの立ち上がりで／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＢＳ０、およびＢＳ１が取り込まれ、これらがそれぞれ”０”、”０”、”１”、”０”、”１”であると、従来と同様なオートリフレッシュ動作が開始されると同時に、リフレッシュアドレスの出力が行われる。
【００６０】
オートリフレッシュ動作は第１の実施形態と同様に行われるので、ここでは説明は省略する。
【００６１】
一方、リフレッシュアドレスの出力は、制御回路２４の転送信号で開始され、これを受けて、リフレッシュアドレスが変換回路２３で複数のデータ群に分割される。具体的には、パラレル−シリアル変換回路などを用いる。たとえば、４バンク構成の２５６Ｍビット同期型ＤＲＡＭで出力ビット幅が８ビットの製品では、リフレッシュアドレスが１３ビット（ｎ＝１３）で出力バッファ２２のビット幅が８ビット（ｍ＝８）なので、２ビットのパラレル−シリアル変換回路を８個並列に並べて、８ビット幅の２つのデータ群に分割する。２つ目のデータ群でリフレッシュアドレスが不足するビットには、”０”または”１”が補充される。
【００６２】
次に、ＣＬＫの立ち下がりに同期した制御回路２４のシフト信号を受けて、出力バッファ２２が、分割されたリフレッシュアドレスを出力端子２５から順次出力する。
【００６３】
上記第２の実施形態によれば、任意の時点でリフレッシュカウンタ２１が保持するリフレッシュアドレスを出力できるので、全セルデータのリード、ライトによるメモリマップを取得することなく、オートリフレッシュやセルフリフレッシュ時の不良アドレスを出力端子２５からの出力ＤＱによって確認でき、評価、不良解析において飛躍的な効率の向上を実現することができる。
【００６４】
上記第２の実施形態においては、リフレッシュアドレスを出力ＤＱのビット幅ｍに合わせるために、変換回路２３を使用したが、いわゆる１６ビット品の様に出力ＤＱのビット幅ｍがリフレッシュアドレスのビット幅ｎより大きい場合には、変換回路２３を用いず、一度にリフレッシュアドレスを出力することもできる。
【００６５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係わる半導体装置のアドレス制御回路の構成を示すブロック図と、その入力波形図である。
【００６６】
まず、リフレッシュカウンタまわりの回路ブロック図を説明する。図３（ａ）に示すように、第３の実施形態の半導体装置は、リフレッシュアドレスを保持するリフレッシュカウンタ３１、外部アドレスを取り込み保持するアドレスバッファ３２、リフレッシュアドレスまたは外部アドレスを選択し内部アドレスバス３３に出力する切替回路３４、データを外部へ出力する出力バッファ３５、リフレッシュカウンタ３１からのリフレッシュアドレスを複数のデータ群に分割する変換回路３６、および、複数の外部信号に従ってこれらを制御する制御回路３７を持っている。
【００６７】
リフレッシュカウンタ３１は、オートリフレッシュおよびセルフリフレッシュにおいて、次にリフレッシュすべきメモリセル部のアドレスを保持し、これをリフレッシュアドレスとして切替回路３４に出力する。また、制御回路３７からの設定信号を受けて、アドレスバッファ３２から外部アドレスを受け取り、これをリフレッシュアドレスとして再設定する。さらに、リフレッシュ動作終了後は、制御回路３７の更新信号を受けて、保持しているリフレッシュアドレスをカウントアップする。
【００６８】
アドレスバッファ３２は、複数のアドレス入力端子３８を持ち、制御回路３７からの取込信号を受けてアドレス入力端子３８の入力信号Ａｄｄを取り込み、これを外部アドレスとして保持する。同時に、この外部アドレスを切替回路３４に出力する。
【００６９】
また、アドレスバッファ３２は、制御回路３７からの設定信号を受けて、保持している外部アドレスを信号線３２Ａを介してリフレッシュカウンタ３１に出力する。
【００７０】
切替回路３４は、制御回路３７からの切替信号を受けて、リフレッシュアドレスまたは外部アドレスの一方を選択し、これを内部アドレスとして内部アドレスバス３３に出力する。
【００７１】
出力バッファ３５は、変換回路３４により分割されたリフレッシュアドレスを受け取り、制御回路３７からのシフト信号を受けて、これを複数の出力端子３９から外部に出力する。
【００７２】
変換回路３６は、リフレッシュカウンタ３１からリフレッシュアドレスを受け取り、これを出力バッファ３５のビット幅ｍに合うように複数のデータ群に分割し、制御回路３７の転送信号を受けて、これを出力バッファ３５に出力する。第２の実施形態と同様に、いわゆる１６ビット品などでｍがｎ以上である場合には、変換回路３６は省略することができる。
【００７３】
制御回路３７は、クロック入力端子４０、複数のコマンド入力端子４１、および複数のサブコマンド入力端子４２を持っている。クロック入力端子４０から入力されるクロック信号ＣＬＫは、この半導体装置全体の同期を取るために使用される。また、コマンド入力端子４１およびサブコマンド入力端子４２から入力される信号は、その組合せによってこの半導体装置の動作を規定する。
【００７４】
たとえば、第１の実施形態と同様に、コマンド入力信号として、／ＲＡＳ、／ＣＡＳ、および／ＷＥを、サブコマンド入力信号として、ＢＳ０とＢＳ１を使用する。
【００７５】
制御回路３７は、これらの入力信号に従って、リフレッシュカウンタ３１、アドレスバッファ３２、切替回路３４、出力バッファ３５、および、変換回路３６をはじめとするこの半導体装置の各回路ブロックに必要な制御信号を生成し供給している。
【００７６】
ここでは、リフレッシュカウンタまわりに必要な回路ブロックと入力信号だけを示した。
【００７７】
図３（ｂ）は、本発明に係わる第３の実施形態におけるアドレス指定オートリフレッシュを規定する入力波形図である。第３の実施形態の半導体装置は、リフレッシュカウンタの設定とリフレッシュアドレスの出力を同時に行うサブコマンドを、オートリフレッシュコマンドに追加定義し、リフレッシュカウンタまわりの制御をそれに合わせて変更したものである。
【００７８】
まず、ＣＬＫの立ち上がりで／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＢＳ０、およびＢＳ１が取り込まれ、これらがそれぞれ”０”、”０”、”１”、”１”、”１”であると、アドレス指定オートリフレッシュ動作が開始されると同時に、リフレッシュアドレスの出力が行われる。
【００７９】
この時、アドレス入力端子３８からのＡｄｄが同時に取り込まれ、アドレスバッファ３２に外部アドレスとして保持される。
【００８０】
アドレス指定オートリフレッシュ動作は、第１の実施形態と同様に行われる。すなわち、制御回路３７は、まず、アドレスバッファ３２とリフレッシュカウンタ３１に設定信号を出し、アドレスバッファ３２の外部アドレスをリフレッシュアドレスとして設定するため、信号線３２Ａを介してリフレッシュカウンタ３１に出力する。次に、切替回路３４に切替信号を出し、設定したリフレッシュカウンタ３１のリフレッシュアドレスを内部アドレスバス３３に出力させる。
【００８１】
その後、第１の実施形態のオートリフレッシュ動作と同様に、内部でリード動作とプリチャージ動作を行い、最後に、リフレッシュカウンタ３１をカウントアップしてアドレス指定オートリフレッシュが完了する。
【００８２】
一方、リフレッシュアドレスの出力は、第２の実施形態と同様に行われる。すなわち、制御回路３７は、まず、転送信号を変換回路３６に出力する。これを受けて、変換回路３６はリフレッシュカウンタ３１からのｎビットのリフレッシュアドレスを複数のグループに分割して出力する。具体的な方法は、第２の実施形態と同様なので省略する。
【００８３】
次に、ＣＬＫの立ち下がりに同期した制御回路３７のシフト信号を受けて、出力バッファ３５は、分割されたリフレッシュアドレスを出力端子３９から順次出力する。
【００８４】
上記第３の実施形態によれば、リフレッシュカウンタへのリフレッシュアドレスの設定と、リフレッシュアドレスの出力を１コマンドでできるので、評価、不良解析において飛躍的な効率の向上を実現することができる。
【００８５】
上記第１〜第３の実施形態の説明では、リフレッシュアドレスの設定および出力を従来のオートリフレッシュ動作と同時に実行するようにしたが、本発明はこれに限られるものではなく、たとえば、リフレッシュアドレスの設定および出力を単独のコマンドとして定義してもよい。
【００８６】
また、コマンド入力として従来の同期型ＤＲＡＭのオートリフレッシュコマンドを利用し、サブコマンド入力としてオートリフレッシュでは使用されていないＢＳ０およびＢＳ１を用いたが、本発明はこれに限られるものではない。他の入力を組み合わせてもよいし、新しい入力を定義してもよい。
【００８７】
さらに、従来の同期型ＤＲＡＭの仕様との互換性を保つために、電源投入直後のモードレジスタセットコマンドなどを使用して、従来のコマンド定義と、本発明のコマンド定義を選択できるようにしてもよい。
【００８８】
【発明の効果】
以上説明したように本発明によれば、リフレッシュカウンタに任意のアドレスを設定でき、また、リフレッシュカウンタの保持するリフレッシュアドレスを任意に読出すことができるので、効率良く評価、不良解析ができ、信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置のアドレス制御回路の構成を示すブロック図とその入力波形図。
【図２】本発明の第２の実施形態に係わる半導体装置のアドレス制御回路の構成を示すブロック図とその入力波形図。
【図３】本発明の第３の実施形態に係わる半導体装置のアドレス制御回路の構成を示すブロック図とその入力波形図。
【図４】従来の半導体装置のアドレス制御回路の構成を示すブロック図と、オートリフレッシュのエントリー方法を示す入力波形図。
【符号の説明】
１１、２１、３１  リフレッシュカウンタ
１２、３２  アドレスバッファ
１２Ａ、３２Ａ  アドレス設定のための信号線
１３、３３  内部アドレスバス
１４、３４  切替回路
１５、２４、３７  制御回路
１６、３８  アドレス入力端子
１７、２６、４０  クロック入力端子
１８、２７、４１  コマンド入力端子
１９、２８、４２  サブコマンド入力端子
２２、３５  出力バッファ
２３、３６  変換回路
２５、３９  出力端子
【図１】
2004152420.tif 000003
【図２】
2004152420.tif 000004
【図３】
2004152420.tif 000005
【図４】
2004152420.tif 000006