(57)【要約】【課題】ＳＡＣ技術を行なう場合のゲート電極とコンタクト部との間でのショートを防止する。【解決手段】半導体装置は、直線部分を含むように形成されたゲート電極２と、上記直線部分の延長上の位置において形成されたダミー電極１８と、ストッパ絶縁膜５と、サイドウォール絶縁膜３と、層間絶縁膜と、上から見たときに上記直線部分に平行に延びる直線状コンタクト部１１とを備える。ただし、上から見たときの直線状コンタクト部１１の外形のうち長辺は、サイドウォール絶縁膜３を越えてゲート電極２およびダミー電極１８の上側の領域にそれぞれ入り込んだ位置にある。上から見たときに上記直線状コンタクト部の内部に現れるゲート電極２とダミー電極１８との間の間隙Ｇは、半導体基板を露出させない程度にサイドウォール絶縁膜３によって埋められている。【選択図】        図５
2004349411.tif 000002
【特許請求の範囲】
【請求項１】
表面にソース領域およびドレイン領域を有する半導体基板と、
前記半導体基板の上側に前記ソース領域と前記ドレイン領域とを隔てる直線部分を含むように形成されたゲート電極と、
前記半導体基板の上側に前記直線部分の長手方向への延長上の位置において形成されたダミー電極と、
前記ゲート電極および前記ダミー電極の上側に各々重なるように形成されたストッパ絶縁膜と、
前記ゲート電極、前記ダミー電極および前記ストッパ絶縁膜の側壁を覆うサイドウォール絶縁膜と、
前記ストッパ絶縁膜および前記サイドウォール絶縁膜を覆い隠すように前記半導体基板の上側を覆う層間絶縁膜と、
前記層間絶縁膜の内部で上下方向に延び、下端が前記ソース領域および前記ドレイン領域のうち一方に電気的に接続された導電体部材であって、上から見たときに前記ゲート電極の前記直線部分に平行に延びる直線状コンタクト部とを備え、
上から見たときの前記直線状コンタクト部の外形のうち長辺は、前記サイドウォール絶縁膜を越えて前記ゲート電極および前記ダミー電極の上側の領域にそれぞれ入り込んだ位置にあり、
上から見たときに前記直線状コンタクト部の内部に現れる前記ゲート電極と前記ダミー電極との間の間隙は、前記半導体基板を露出させない程度に前記サイドウォール絶縁膜によって埋められている、半導体装置。
【請求項２】
前記ゲート電極が複数本平行に並んでおり、上から見たときに、前記ソース領域および前記ドレイン領域のうちの一方は、前記ゲート電極のうち互いに隣接する２本に挟まれる領域として一直線上に分離絶縁膜を介して離散的に並ぶように規定される特定種類領域群をなし、前記直線状コンタクト部は、前記特定種類領域群を一体的に被覆するように延びている、請求項１に記載の半導体装置。
【請求項３】
前記ソース領域および前記ドレイン領域のうちの前記一方は、前記直線状コンタクト部の上方において前記直線部分と平行に延びる第１の配線に対して前記直線状コンタクト部を介して電気的に接続されており、前記ソース領域および前記ドレイン領域のうちの他方は、前記ゲート電極より上側で前記ゲート電極の前記直線部分と垂直な方向に延びる第２の配線に対して電気的に接続されている、請求項２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
従来技術に基づくフラッシュメモリのＮＯＲ型アレイ構成は、基板表面において直線状の分離絶縁膜と直線状の活性領域とが交互に平行に並ぶように配列されて第１の方向に延びている。このような基板の上側に、第１の方向と垂直に交差する第２の方向に線状に延びるように直線状のゲート電極が配置されている。ゲート電極は平行に複数本が配置されている。上から見たときにゲート電極同士の間隙から線状に平行に複数本露出する基板表面の領域は、１本ずつ交互にソース領域とドレイン領域となっている。ゲート電極よりも上方のいずれかの層においては、３種類のメタル配線が別個に配置されており、この３種類のメタル配線は、ゲート電極、ソース領域およびドレイン領域のそれぞれに電気的に接続されている。この対応するメタル配線からソース領域やドレイン領域への接続技術としては、コンタクトエッチング技術が一般に知られている。
【０００３】
しかし、半導体素子の小型化が進められる趨勢の中では、ＮＯＲ型アレイ構成の各部の平面的に見た領域も小さくすることが求められる。そこで、ソース領域の幅を小さくした場合でも製作容易にする技術として、ＳＡＳ（セルフアラインソース）技術が知られている。ＳＡＳ技術については、たとえば特開２００２−２６１５６号公報（特許文献１）などに開示されている。
【０００４】
ＳＡＳ技術においては、ゲート電極を作成した後に、ドレイン領域をそれぞれ覆いかつソース領域はそれぞれ露出するようにレジスト膜を形成し、このレジストとゲート電極とをマスクとして、分離絶縁膜のうちソース領域内に存在する部分をエッチング除去する。さらに各ソース領域にイオン注入を行ない、各ソース領域の基板表面近傍に拡散層を形成する。ソース領域内の分離絶縁膜は既に除去されているので、この拡散層は、ソース領域の長手方向に沿ってつながった形となる。このようにソース領域の基板表面近傍に形成した拡散層は、複数の平行な活性領域間を電気的に接続するソース配線の役割を果たす。ＳＡＳ技術によって得られるこのような構造は「ＳＡＳ構造」と呼ばれている。
【０００５】
ＳＡＳ構造では、ソース配線を十分に低抵抗とするには、ソース領域へのイオン注入を高濃度で行なわなければならない。一方、素子の微細化によって、ゲート電極幅は小さくなる傾向にある。ゲート電極幅が小さくなってきたときに、従来のように高濃度の拡散層を用いたＳＡＳ構造では、ゲート電極の下側でのパンチスルー現象を十分に抑えることができなくなるという問題があった。
【０００６】
【特許文献１】
特開２００２−２６１５６号公報（図６０−図６５）
【０００７】
【発明が解決しようとする課題】
層間絶縁膜とゲート電極を保護する絶縁膜とで材質を異なるものとし、コンタクトエッチング時の選択比の違いを利用して、コンタクトエッチングの進行を、ゲート電極を保護する絶縁膜で止めるというセルフアラインコンタクト（ＳＡＣ）技術が一般に知られている。
【０００８】
ＳＡＳ構造で問題になっていたパンチスルー現象を回避するために、ソース領域の幅が狭いにもかかわらずＳＡＣ技術を採用して、ソース領域につながる円形のコンタクトホールを開けるべくエッチングを行なった場合、当初はゲート電極の上面および側面をＳｉＮなどからなるストッパ絶縁膜およびサイドウォール絶縁膜で覆っていたにもかかわらず、エッチングの進行につれてゲート電極が直接コンタクトホール内に露出してしまう場合がある。そのままコンタクトホールに導電体を充填してコンタクト部を形成した場合、ゲート電極とコンタクト部との間でショートしてしまう。すなわち、ゲートとソースとの間でショートが発生してしまう。
【０００９】
そこで、本発明では、ＳＡＣ技術を行なう場合のゲート電極とコンタクト部との間でのショートを防止でき、なおかつ、ＳＡＳ技術において問題となっていたパンチスルー現象も抑制できる構造の半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明に基づく半導体装置は、表面にソース領域およびドレイン領域を有する半導体基板と、上記半導体基板の上側に上記ソース領域と上記ドレイン領域とを隔てる直線部分を含むように形成されたゲート電極と、上記半導体基板の上側に上記直線部分の長手方向への延長上の位置において形成されたダミー電極と、上記ゲート電極および上記ダミー電極の上側に各々重なるように形成されたストッパ絶縁膜と、上記ゲート電極、上記ダミー電極および上記ストッパ絶縁膜の側壁を覆うサイドウォール絶縁膜と、上記ストッパ絶縁膜および上記サイドウォール絶縁膜を覆い隠すように上記半導体基板の上側を覆う層間絶縁膜と、上記層間絶縁膜の内部で上下方向に延び、下端が上記ソース領域および上記ドレイン領域のうち一方に電気的に接続された導電体部材であって、上から見たときに上記ゲート電極の上記直線部分に平行に延びる直線状コンタクト部とを備える。ただし、上から見たときの上記直線状コンタクト部の外形のうち長辺は、上記サイドウォール絶縁膜を越えて上記ゲート電極および上記ダミー電極の上側の領域にそれぞれ入り込んだ位置にある。上から見たときに上記直線状コンタクト部の内部に現れる上記ゲート電極と上記ダミー電極との間の間隙は、上記半導体基板を露出させない程度に上記サイドウォール絶縁膜によって埋められている。
【００１１】
【発明の実施の形態】
本発明者らは、ＳＡＣ技術を行なった場合のゲート電極とコンタクト部との間でのショートがどのような原理で起こるのかについて検討を重ねた。その結果、このショートは、図１に示すように、上から見たときに、コンタクトホール１０の外形線とストッパ絶縁膜５の輪郭線とが交差する位置（以下、「輪郭交差点」という。）６で起こりやすいことを突き止めた。図１では、ソース領域４に接続する目的でコンタクトホール１０を設ける様子を平面図で示している。図１におけるＩＩ−ＩＩ線に関する矢視断面図を図２に示す。図１におけるＩＩＩ−ＩＩＩ線に関する矢視断面図を図３に示す。半導体基板１の上側にゲート絶縁膜を介して形成されたゲート電極２は、その上面を、ゲート電極２と同じ幅で形成されたストッパ絶縁膜５で覆われている。ゲート電極２およびストッパ絶縁膜５の側面は、サイドウォール絶縁膜３によって覆われている。
【００１２】
ところで、ＳＡＣ技術では、一般に３つのガスの混合ガスを用いて異方性エッチングを行なう。この３つのガスは、いわゆる「デポガス」、いわゆる「抜け性用ガス」およびいわゆる「希釈系ガス」である。デポガスは、Ｃ（カーボン）が多重に結合しているものであり、たとえばＣ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６などが挙げられる。デポガスは、エッチングによってできる穴の内面に反応生成物の膜、いわゆる「デポ膜」を形成する役割を果たす。デポ膜はエッチングによる除去作用から被処理物を保護する役割を果たす。抜け性用ガスは、デポガスの効果を抑制し、エッチングを進めていくためのガスであり、たとえばＯ２やＣＯなどの酸素系ガスが主に用いられる。希釈系ガスは、デポガスおよび抜け性用ガスを希釈するためのガスである。
【００１３】
異方性エッチングの最中は、エッチングが進むにつれて穴の側面には順次デポ膜が形成されて側方への除去作用の進行が抑制され、穴の下面においてはデポ膜形成よりも除去作用が勝ることによって下方への除去が進行する。この状態を維持することによって下方への選択性をもったエッチングが実現されている。
【００１４】
上述のショートが輪郭交差点６で起こりやすいのは、異方性エッチングの最中に、輪郭交差点６は穴の底の隅に該当するため、幾何学的な制約によりデポガスが十分に行き渡らず、デポ膜７が十分に形成されないことに起因していると考えられる。ＩＩ−ＩＩ断面の位置においては、図２に示すようにトランジスタ構造の肩部においてもデポ膜７が十分厚く形成されるため、ショートは起こらないが、輪郭交差点６を通るＩＩＩ−ＩＩＩ断面の位置においては、図３に示すように、デポ膜７が十分に形成されないことにより、ＳｉＮなどのサイドウォール絶縁膜３がエッチング除去されてしまう。こうしてサイドウォール絶縁膜３の除去が異常に進行することによって、図４に示すように内部に隠されていたゲート電極２が露出してしまい、ショートが起こると考えられる。
【００１５】
このような知見を基に、発明者らは、改良を重ね、本発明をなすに至った。以下に、本発明の実施の形態について説明する。
【００１６】
（実施の形態１）
（構成）
図５〜図７を参照して、本発明に基づく実施の形態１における半導体装置について説明する。本実施の形態では、比較的単純なトランジスタ構造に本発明を適用した例を示す。本実施の形態における半導体装置の平面図を図５に示す。図５におけるＶＩ−ＶＩ線に関する矢視断面図を図６に示す。図５におけるＶＩＩ−ＶＩＩ線に関する矢視断面図を図７に示す。ただし、図６、図７は、図５に厳密に対応する矢視断面図ではなく、後述するように、説明の便宜上、図５に比べていくつかの構成要素を図示省略したり追加したりしている。
【００１７】
この半導体装置においては、半導体基板１の表面を部分的に覆うように分離絶縁膜９が形成されることによって、上から見たときに、全体は活性領域１４と分離絶縁膜９の領域とに分かれている。活性領域１４は、図５における図中上下方向に帯状に延びている。半導体基板１の上側に少なくとも２本のゲート電極２が線状に形成されている。２本のゲート電極２は、それぞれ直線部分を含み、この直線部分によって活性領域１４の長手方向に対して垂直方向に横切るように延びている。活性領域１４はゲート電極２の直線部分によって区切られることによって一方の側がソース領域、他方の側がドレイン領域となっている。したがって、図５に示した例においては、活性領域１４のうち、２本のゲート電極２に挟まれた部分がソース領域となり、それ以外の部分がドレイン領域となっている。
【００１８】
図６、図７に示すように、ゲート電極２の上側にはストッパ絶縁膜５が形成されている。ストッパ絶縁膜５はゲート電極２と同じ大きさでゲート電極２の上側を覆っている。ゲート電極２およびストッパ絶縁膜５の側面は、サイドウォール絶縁膜３によって覆われている。ただし、図５では、説明の便宜上、ストッパ絶縁膜５を図示省略して、ゲート電極２が上から直接見えるようにして示している。
【００１９】
半導体基板１の上側において、ゲート電極２の直線部分の両端にそれぞれ近接した位置であってゲート電極２の直線部分の延長上となる位置にダミー電極１８が形成されている。ダミー電極１８の上側は、ダミー電極１８と同じ大きさのストッパ絶縁膜２５で覆われている。ダミー電極１８およびストッパ絶縁膜２５の側面も、サイドウォール絶縁膜３によって覆われている。ただし、図５では、説明の便宜上、ストッパ絶縁膜２５を図示省略して、ダミー電極１８が上から直接見えるようにして示している。
【００２０】
図６、図７に示すように、全体の上側は直線状コンタクト部１１を除いて層間絶縁膜２０が覆っている。ただし、図５では、説明の便宜上、層間絶縁膜２０は図示省略している。図６、図７では、直線状コンタクト部１１の導電体を充填するための凹部である直線状コンタクトホール１１ｕが、導電体を充填する前の状態で示されている。
【００２１】
図５に示すように、２本のゲート電極２に挟まれ、ゲート電極２の直線部分と平行に延びるように、直線状コンタクト部１１が形成されている。直線状コンタクト部１１は、ゲート電極２の両端近傍の合計２対のダミー電極１８によっても挟まれるように延び、ダミー電極１８がある位置よりも遠くまで延びて終わっている。直線状コンタクト部１１は導電体で形成されており、半導体基板１の表面に平行な方向に長く延びているだけでなく、半導体基板１の表面に垂直な方向にも延びている。すなわち、直線状コンタクト部１１は、層間絶縁膜２０を上下方向（図５における紙面奥手前方向。図６、図７における図中上下方向。）に貫通するように延びている。直線状コンタクト部１１の下端は、ゲート電極２同士の間にある活性領域１４に対して接続されている。すなわち、ソース領域およびドレイン領域のうち一方に対して接続されている。また、上から見たとき、すなわち、図５に示すように平面図で考えたとき、直線状コンタクト部１１の長辺は、サイドウォール絶縁膜３を越えてゲート電極２およびダミー電極１８の上側の領域にそれぞれ入り込んだ位置にある。
【００２２】
図５、図７に示すようにゲート電極２とダミー電極１８とは十分に近接しているので、ゲート電極２とダミー電極１８との間の間隙Ｇにおいては、サイドウォール絶縁膜３がつながって形成されることとなる。特に、間隙Ｇが直線状コンタクト部１１の内部に現れる部分では、半導体基板１を露出させない程度にサイドウォール絶縁膜３によって埋められている。
【００２３】
このような構成の半導体装置を製造するには、従来の公知技術による製造方法において、ゲート電極２やゲート電極２上のストッパ絶縁膜５を形成するエッチングにおいて、従来のエッチングパターンに、ダミー電極１８やダミー電極１８上のストッパ絶縁膜２５に対応するパターンを追加して行なえばよい。
【００２４】
（作用・効果）
本実施の形態における半導体装置は、上述の構成を備えているので、直線状コンタクトホール１１ｕを形成するためのエッチングにおいてサイドウォール絶縁膜３が除去されやすい箇所は、図５に示すようにダミー電極１８と直線状コンタクトホール１１ｕの外形線とが交差する輪郭交差点１６になる。したがって、本来機能すべきゲート電極２においてサイドウォール絶縁膜３が不所望に除去されてしまってショートが生じるという問題を解消できる。一方、ダミー電極１８においては仮にサイドウォール絶縁膜３が除去されてしまってダミー電極１８と直線状コンタクト部１１との間でショートが生じても、ダミー電極１８は半導体装置の機能に無関係であるので、問題とならない。
【００２５】
この半導体装置では、ゲート電極２同士の間にある活性領域１４、すなわちソース領域およびドレイン領域のうち一方に対して、直線状コンタクト部１１によって電気的接続を行なっているので、該当する活性領域１４との接触面積を大きく確保することができ、コンタクト抵抗を低減することができる。また、このように側方に長く延在する直線状コンタクト部１１を採用していることにより、この直線状コンタクト部１１に上側から配線を接続する位置を選ぶ自由度が高まる。したがって、より上層におけるメタル配線の配置の自由度が高まる。
【００２６】
（実施の形態２）
（構成）
図８を参照して、本発明に基づく実施の形態２における半導体装置について説明する。本実施の形態では、フラッシュメモリのアレイ構成に本発明を適用した例を示す。
【００２７】
この半導体装置においては、図８に示すように半導体基板の表面が、上から見たときに活性領域１４と分離絶縁膜９の領域とに分かれている点は実施の形態１と同様である。本実施の形態では、図８における図中上下方向に延びるように活性領域１４が複数本平行に形成されている。活性領域１４同士の間は分離絶縁膜９によって隔てられている。複数本のゲート電極１０２は、それぞれ直線部分を含み、この直線部分によって活性領域１４の長手方向に対して垂直方向に横切るように延びている。活性領域１４はゲート電極１０２の直線部分によって区切られることによって一方の側がソース領域４、他方の側がドレイン領域１５となっている。ゲート電極１０２の上側にはストッパ絶縁膜５が形成されている。このストッパ絶縁膜５はゲート電極１０２と同じ大きさでゲート電極１０２の上側を覆っている。ゲート電極１０２およびストッパ絶縁膜５の側面は、サイドウォール絶縁膜３によって覆われている。ただし、図８では、ゲート電極１０２と直線状コンタクト部１１１との位置関係を主に示すため、ストッパ絶縁膜５およびサイドウォール絶縁膜を図示省略している。ゲート電極１０２の直線部分の一方の端には広くなった部分１０２ａがある。さらにその外側に並ぶようにダミー電極１１８が配置されている。ゲート電極１０２の端の広くなった部分１０２ａとダミー電極１１８とは十分に近接している。ゲート電極１０２とダミー電極１１８との並びに沿って、さらにダミー電極１１８よりも遠くまで延びるように、直線状コンタクト部１１１が配置されている。直線状コンタクト部１１１の長辺は、サイドウォール絶縁膜を越えてゲート電極１０２およびダミー電極１１８の上側の領域にそれぞれ入り込んだ位置にある。
【００２８】
ゲート電極１０２の端の広くなった部分１０２ａにはそれぞれゲートコンタクト１９が設けられている。ゲートコンタクト１９とは、上方（図８においては紙面手前側）に張り巡らされたゲート用の配線との間で電気的接続を行なう部分である。ドレイン領域１５には、ドレインコンタクト１７が設けられている。ドレインコンタクト１７は、やはり上方においてゲート配線とは別個に張り巡らされたドレイン用の配線との間で電気的接続を行なう部分である。図８においては、ドレインコンタクト１７およびゲートコンタクト１９は、いずれも円の中にＸを書いた記号で示されている。一方、中央の２本のゲート電極１０２の間のソース領域４に対する電気的接続は、直線状コンタクト部１１１によって行なわれている。
【００２９】
ソース領域４もドレイン領域１５も、図８における左右方向に一直線上に同種類のものが分離絶縁膜９を介して複数個離散的に並ぶ。この並ぶ１列の集合を離散的領域群とする。
【００３０】
上の説明では、ソース領域４の１列の離散的領域群だけに注目してこれに一体的に接続する直線状コンタクト部１１１について説明しているが、実際には、ソース領域４の離散的領域群が複数列あってもよい。現実的なアレイ構成としては、多数のゲート電極１０２が平行に配置され、これらによって挟まれる間隙の領域として、ソース領域４の離散的領域群とドレイン領域１５の離散的領域群とが図８における上下方向に交互に並んで配置されることとなる。その場合、各ソース領域４の離散的領域群ごとに、直線状コンタクト部１１１が設けられる。
【００３１】
離散的領域群のうち、ソースかドレインかのいずれか選択された方（本実施の形態では、ソース領域）の種類の離散的領域群を「特定種類領域群」とすると、複数本並ぶ特定種類領域群に対して、複数本の直線状コンタクト部１１１が、各々被覆するように延びる。
【００３２】
（製造方法）
図９、図１０を参照して、本発明に基づく実施の形態２における半導体装置の製造方法について説明する。基本的に従来の半導体装置の製造方法と同様であるが、ここでは、フラッシュメモリ構造の例を示す。図９に示すように、ゲート電極１０２は、コントロールゲート電極２１とフローティングゲート電極２２とを含む。コントロールゲート電極２１とフローティングゲート電極２２との間にはＯＮＯ膜２３が介在している。複数本線状に延びるフラッシュメモリ構造によって、半導体基板１の表面は区切られ、露出する活性領域は交互にソース領域４とドレイン領域１５となっている。その場合、全面を覆うように層間絶縁膜２０を形成した後に、ソース領域４に対応するようにそれぞれ細長い領域についてエッチングを行ない、サイドウォール絶縁膜３上でエッチングを一旦止める。こうすることで、図９に示すように直線状コンタクトホール１１１ｕがそれぞれ形成される。この直線状コンタクトホール１１１ｕの内部にタングステンやポリシリコンといった導電体を充填し、直線状コンタクト部１１１を形成する。さらに、図１０に示すように、これらの上側全面を覆う層間絶縁膜２４を形成する。層間絶縁膜２４を上下に貫通するようにエッチングを行ない、その凹部の内部に導電体を充填することによって、図１０に示すようにドレインコンタクト１７を形成する。このドレインコンタクト１７の上端に電気的に接続されるように、ドレイン配線２７を形成する。ドレイン配線２７が形成される位置は、層間絶縁膜２４の上側であるので、ソース領域４につながる直線状コンタクト部１１１とドレイン配線２７やドレインコンタクト１７との間は互いに電気的に隔離された状態で配線を行なうことができる。
【００３３】
なお、ドレイン配線２７は、通常「ビット線」と呼ばれている配線である。一般に、メモリセルトランジスタとしてＮ型ＭＯＳトランジスタを用いる場合、ビット線はメモリセルトランジスタのドレイン側に接続され、ソース線はメモリセルトランジスタのソース側に接続される。「ソース側」、「ドレイン側」の定義については、次のように説明することができる。メモリセルトランジスタがＮ型ＭＯＳトランジスタである場合において、読み出し動作時にメモリセルトランジスタに向かって電流が流れ込む側が、ドレイン側であって、メモリセルトランジスタから電流が流れていく側がソース側である。
【００３４】
（作用・効果）
本実施の形態における半導体装置（図８参照）では、上述の構成を備えているので、直線状コンタクトホール１１１ｕを形成するためのエッチングにおいてサイドウォール絶縁膜３が除去されやすい箇所は、図８に示すようにダミー電極１１８と直線状コンタクトホール１１１ｕの外形線とが交差する輪郭交差点１１６になる。したがって、本来機能すべきゲート電極１０２においてサイドウォール絶縁膜３が不所望に除去されてしまってショートが生じるという問題を解消できる。一方、ダミー電極１１８においては仮にサイドウォール絶縁膜３が除去されてしまってダミー電極１１８と直線状コンタクト部１１１との間でショートが生じても、ダミー電極１１８は半導体装置の機能に無関係であるので、問題とならない。
【００３５】
図１０に示した構造の例では、ドレイン配線２７を第１の配線として、ゲート電極１０２の直線部分と平行に配置したが、この場合、ソース配線（図示せず）は、ドレイン配線２７より上方において、ドレイン配線２７と垂直な方向、すなわちゲート電極１０２の直線部分と垂直な方向に第２の配線として配置することが考えられる。しかし、本実施の形態によれば、ソース領域に接続される直線状コンタクト部１１１は長く延在しているので配線を取り出す位置の選択の自由度が高いので、図１０に示した以外の配線の仕方も考えられる。たとえば、ソース配線を第１の配線としてゲート電極１０２の直線部分と平行な方向に配置し、ドレイン配線を第２の配線としてゲート電極１０２の直線部分と垂直な方向に配置することとしてもよい。
【００３６】
同一のコントロールゲート電極を共有するような互いに隣接するメモリセルの各々のソース領域が分離絶縁膜を介して離散的に配置されている場合でも、たとえばこれらのソース領域を同一の配線に対して接続するタイプのフラッシュメモリ、すなわちたとえば、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型などのフラッシュメモリにおいては、直線状コンタクト部を採用することができ、ゲート電極とコンタクト部との間のショートを抑制することができる。
【００３７】
（直線状コンタクト部の寸法）
直線状コンタクト部を配置する際に必要となる寸法について説明する。フラッシュメモリのメモリセルが１個の場合の直線状コンタクト部１１の配置例を図１１に示す。設計寸法の基準サイズとなるフューチャーサイズＦをもとに、メモリセルが１個配列された場合の直線状コンタクト部の寸法の最小値を求めてみた。なお、「フューチャーサイズ」とは、実現できる最小スペース、最小ライン幅であって、通常、トランジスタのゲート長（ゲート電極の幅）やゲート電極同士の間隔に対応する基本的な長さとして用いられる。
【００３８】
図１１に示すように、主な部分の長さはＦとなる。ゲート電極２と分離絶縁膜９との重なり部分の長さａは、写真製版の重ね合わせずれや仕上がり寸法の変動を考慮すると、０．５Ｆ程度とすべきである。直線状コンタクト部１１とダミー電極１８との直線状コンタクト部１１長手方向（Ｙ方向）に沿った重なり部分の長さｂも同様に０．５Ｆ程度とすべきである。ゲート電極２とダミー電極１８との間の間隙の大きさもＦとなっているが、このＦの間隙はサイドウォール絶縁膜３が両側から形成されることによって埋められる。すなわち、サイドウォール絶縁膜３が占める幅は片側当たりＦ／２以上であることが必要となる。
【００３９】
以上の各部の寸法を合わせてみると、直線状コンタクト部１１の長辺方向（Ｙ方向）の長さは少なくとも５Ｆ必要ということになる。デザインルールが０．１８μｍルールである場合、直線状コンタクト部の長辺方向の長さは０．９０μｍ以上必要ということになる。
【００４０】
また、上記例ではメモリセルが１個の場合について説明したが、メモリセル１個が占めるＹ方向の長さは２Ｆであるので、Ｙ方向に沿ってＮ個のメモリセルを配列した場合、直線状コンタクト部１１の長辺方向（Ｙ方向）の必要長さは３Ｆ＋Ｎ×２Ｆとなる。
【００４１】
一方、直線状コンタクト部１１の短辺方向（Ｘ方向）の長さはＦ＋α＋βとなる。αは、ゲート電極２と直線状コンタクト部１１とのＸ方向に関する重なり部分の大きさによって決まる値である。βは、ゲート電極２同士に挟まれた活性領域１４においてサイドウォール絶縁膜３を形成した後の状態でも埋まることなく露出させておく必要のある活性領域１４の幅である。
【００４２】
図５、図８に示した例では、直線状コンタクト部１１，１１１の端がダミー電極１８，１１８を通り越して突き出た位置まで延びているが、本発明の適用形態はこのように突き出ているものに限られない。図１１に示した例のように、直線状コンタクト部の一端または両端がダミー電極の途中で終わっているような構造であってもよい。たとえば、ダミー電極の先に何か他の構成要素が配置されていて、この構成要素との干渉を避けるために直線状コンタクト部をダミー電極の先まで突き出させることができないような場合には、直線状コンタクト部の端がダミー電極の途中にくるようにすることが考えられる。
【００４３】
本発明によれば、ＳＡＳ技術を適用した場合と異なり、ソース／ドレイン領域に特に高濃度の不純物注入を行なう必要はないので、ＳＡＳ技術において問題となっていたパンチスルー現象の問題は抑制することができる。
【００４４】
なお、パンチスルー現象が問題にならない場合には、ＳＡＳ技術を適用してさらに本発明を適用してもよい。
【００４５】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００４６】
【発明の効果】
本発明によれば、ゲート電極の端に近接して並ぶようにダミー電極を備えているので、直線状コンタクトホールを形成するためのエッチングにおいてサイドウォール絶縁膜が除去されやすい箇所は、ダミー電極と直線状コンタクトホールの外形線とが交差する点になる。したがって、ゲート電極においてサイドウォール絶縁膜が不所望に除去されてしまってショートが生じるという問題を解消することができる。
【図面の簡単な説明】
【図１】本発明にとって参考となる、コンタクトホールを形成する工程の説明図である。
【図２】図１におけるＩＩ−ＩＩ線に関する矢視断面図である。
【図３】図１におけるＩＩＩ−ＩＩＩ線に関する矢視断面図である。
【図４】図３に示した状態からさらにエッチングが進んだ例を示す断面図である。
【図５】本発明に基づく実施の形態１における半導体装置の各構成要素の位置関係を模式的に示す平面図である。
【図６】図５におけるＶＩ−ＶＩ線に関する矢視断面図である。
【図７】図５におけるＶＩＩ−ＶＩＩ線に関する矢視断面図である。
【図８】本発明に基づく実施の形態２における半導体装置の各構成要素の位置関係を模式的に示す平面図である。
【図９】本発明に基づく実施の形態２における半導体装置の一部分の製造途中の状態を示す斜視図である。
【図１０】本発明に基づく実施の形態２における半導体装置の一部分を示す斜視図である。
【図１１】本発明に基づく半導体装置の直線状コンタクト部の配置例を模式的に示す平面図である。
【符号の説明】
１  半導体基板、２，１０２  ゲート電極、３  サイドウォール絶縁膜、４  ソース領域、５，２５  ストッパ絶縁膜、６，１６，１１６  輪郭交差点、７  デポ膜、９  分離絶縁膜、１０  コンタクトホール、１１，１１１  直線状コンタクト部、１１ｕ，１１１ｕ  直線状コンタクトホール、１４  活性領域、１５ドレイン領域、１７  ドレインコンタクト、１８，１１８  ダミー電極、１９ゲートコンタクト、２０，２４  層間絶縁膜、２１  コントロールゲート電極、２２  フローティングゲート電極、２３  ＯＮＯ膜、２７  ドレイン配線、１０２ａ  広くなった部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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