(57)【要約】【課題】複数のメモリマクロブロックを備えた集積回路において、冗長救済効率を向上させる。【解決手段】不良アドレス判定部４は複数のメモリマクロブロック１，２に含まれた不良メモリセルのアドレスを記憶する。そして、マクロ選択信号ＳＬ１，ＳＬ２およびアドレスデータＡＤＤによって指定されたアドレスが、記憶しているアドレスと一致したとき、不良メモリセルを含むブロック１，２にデータ出力停止を指示する不良アドレス検知信号ＳＤＴ１，ＳＤＴ２を出力し、冗長メモリマクロブロック３に冗長アドレスＲＡＤを指定する。【選択図】　図１
2004055094.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリマクロブロックと、
前記複数のメモリマクロブロックについて、冗長救済のために共用される冗長メモリマクロブロックとを備えた
ことを特徴とする集積回路。
【請求項２】
請求項１において、
前記複数のメモリマクロブロックに含まれた不良メモリセルのアドレスを記憶する不良アドレス判定部を備え、
前記不良アドレス判定部は、
前記複数のメモリマクロブロックに対して指定されたアドレスが、記憶している不良メモリセルのアドレスと一致したとき、前記複数のメモリマクロブロックのうち当該不良メモリセルを含むものに対して、データ出力を止めるよう指示する不良アドレス検知信号を出力するとともに、前記冗長メモリマクロブロックに対して、冗長アドレスを指定するものである
ことを特徴とする集積回路。
【請求項３】
請求項２において、
前記複数のメモリマクロブロックに対するアドレス指定は、
前記複数のメモリマクロブロックのいずれかを選択するためのメモリマクロ選択信号と、前記メモリマクロ選択信号によって選択されたメモリマクロブロック内部のアドレスを指定するアドレスデータとによって、なされる
ことを特徴とする集積回路。
【請求項４】
請求項２において、
前記複数のメモリマクロブロックは、それぞれ、
メモリセルアレイと、
入出力回路と、
前記不良アドレス検知信号を受けたとき、前記入出力回路の出力動作を止める出力制御回路とを備えたものである
ことを特徴とする集積回路。
【請求項５】
請求項４において、
前記複数のメモリマクロブロックは、それぞれ、
前記不良アドレス検知信号を受けたとき、当該メモリマクロブロック内部の動作を停止させる
ことを特徴とする集積回路。
【請求項６】
請求項１において、
前記メモリマクロブロックは、ＳＲＡＭマクロブロックである
ことを特徴とする集積回路。
【請求項７】
複数のメモリブロックと、
冗長メモリブロックと、
前記複数のメモリブロックに含まれた不良メモリセルのアドレスを記憶する不良アドレス判定部とを備え、
前記不良アドレス判定部は、
前記複数のメモリブロックに対して指定されたアドレスが、記憶している不良メモリセルのアドレスと一致したとき、前記複数のメモリブロックのうち当該不良メモリセルを含むものに対して、データ出力を止めるよう指示する不良アドレス検知信号を出力するとともに、前記冗長メモリブロックに対して、冗長アドレスを指定するものであり、
前記複数のメモリブロックは、それぞれ、
メモリセルアレイと、
入出力回路と、
前記不良アドレス検知信号を受けたとき、前記入出力回路の出力動作を止める出力制御回路とを備えたものである
ことを特徴とする集積回路。
【請求項８】
メモリマクロと、冗長メモリマクロとを準備する工程と、
複数の前記メモリマクロと前記冗長メモリマクロとを、複数の前記メモリマクロについて、前記冗長メモリマクロが冗長救済のために共用されるよう、配置するマクロ配置工程とを備えた
ことを特徴とする集積回路の冗長救済回路生成方法。
【請求項９】
請求項８において、
前記マクロ配置工程は、
前記複数のメモリマクロに含まれた不良メモリセルのアドレスを記憶するための不良アドレス判定部を配置するステップを備え、
前記不良アドレス判定部は、
前記複数のメモリマクロに対して指定されたアドレスが、記憶している不良メモリセルのアドレスと一致したとき、前記複数のメモリマクロのうち当該不良メモリセルを含むものに対して、データ出力を止めるよう指示する不良アドレス検知信号を出力するとともに、前記冗長メモリマクロに対して、冗長アドレスを指定するものである
ことを特徴とする集積回路の冗長救済回路生成方法。
【請求項１０】
請求項９において、
前記各メモリマクロについて、前記不良アドレス検知信号を受けてデータ出力を止めるタイミングが、当該不良メモリセルのデータを出力するよりも前になるように、前記各メモリマクロと前記不良アドレス判定部との位置関係を、設定する工程を備えた
ことを特徴とする集積回路の冗長救済回路生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリブロックを搭載した半導体集積回路について、不良メモリセルを救済する技術に属する。
【０００２】
【従来の技術】
近年、半導体技術の進歩によって、システム全体が１チップに搭載されたいわゆるシステムＬＳＩが急速に普及しつつある。ほとんどのシステムＬＳＩはその構成上、多くのメモリブロックを搭載しているが、メモリブロックは通常、ロジック部よりも高集積化されているため、その欠陥密度はロジック部よりも高い。このため、メモリブロック中における不良メモリセルの救済が必要になり、現在、各メーカーとも、メモリブロックの冗長救済技術の開発を盛んに行っている（例えば「Ａ　ｓｙｓｔｅｍ　ＬＳＩ　ｍｅｍｏｒｙ　ｒｅｄｕｎｄａｎｃｙ　ｔｅｃｈｎｉｑｕｅ　ｕｓｉｎｇ　ａｎ　ｉｅ−Ｆｌａｓｈ（ｉｎｖｅｒｓｅ−ｇａｔｅ−ｅｌｅｃｔｒｏｄｅ　ｆｌａｓｈ）　ｐｒｏｇｒａｍｍｉｎｇ　ｃｉｒｃｕｉｔ」（２００１　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）を参照）。
【０００３】
【発明が解決しようとする課題】
従来のメモリマクロは、個別に冗長回路を搭載しており、このため実際の集積回路では、メモリマクロブロック単位で、冗長救済がなされていた。ところが、システムＬＳＩは比較的容量が小さいメモリマクロブロックを多数搭載していることが多いため、このような冗長救済では、不良メモリセルの救済効率が悪くなる。すなわち、冗長回路を搭載するとメモリマクロブロックの面積は１０〜１５％程度増加するので、この結果チップサイズが増大し、冗長救済の効果が現れず、チップの歩留を低下させてしまう。
【０００４】
この問題を回避するために、例えばメモリマクロのサイズを大きくして使用するユニファイドメモリの技術（複数のメモリマクロを複合する技術）等の採用が考えられるが、システムＬＳＩの高性能化を図るという観点から、小さなメモリマクロを多数搭載することを余儀なくされているのが現状である。
【０００５】
前記の問題に鑑み、本発明は、複数のメモリマクロブロックを備えた集積回路において、冗長救済効率を向上させることを課題とする。
【０００６】
【課題を解決するための手段】
前記の課題を解決するため、請求項１の発明が講じた手段は、集積回路として、複数のメモリマクロブロックと、前記複数のメモリマクロブロックについて、冗長救済のために共用される冗長メモリマクロブロックとを備えたものである。
【０００７】
請求項１の発明によると、複数のメモリマクロブロックについて、冗長メモリマクロブロックが、冗長救済のために共用される。このため、メモリマクロブロックを多数搭載するシステムＬＳＩのような集積回路について、大きなシステム変更が必要になるユニファイドメモリ化等の設計作業を行わなくても、冗長救済の効率を向上させることが可能になる。
【０００８】
請求項２の発明では、前記請求項１の集積回路は、前記複数のメモリマクロブロックに含まれた不良メモリセルのアドレスを記憶する不良アドレス判定部を備え、前記不良アドレス判定部は、前記複数のメモリマクロブロックに対して指定されたアドレスが、記憶している不良メモリセルのアドレスと一致したとき、前記複数のメモリマクロブロックのうち当該不良メモリセルを含むものに対して、データ出力を止めるよう指示する不良アドレス検知信号を出力するとともに、前記冗長メモリマクロブロックに対して冗長アドレスを指定するものとする。
【０００９】
請求項３の発明では、前記請求項２における複数のメモリマクロブロックに対するアドレス指定は、前記複数のメモリマクロブロックのいずれかを選択するためのメモリマクロ選択信号と、前記メモリマクロ選択信号によって選択されたメモリマクロブロック内部のアドレスを指定するアドレスデータとによって、なされるものとする。
【００１０】
請求項４の発明では、前記請求項２における複数のメモリマクロブロックは、それぞれ、メモリセルアレイと、入出力回路と、前記不良アドレス検知信号を受けたとき、前記入出力回路の出力動作を止める出力制御回路とを備えたものとする。
【００１１】
請求項５の発明では、前記請求項４における複数のメモリマクロブロックは、それぞれ、前記不良アドレス検知信号を受けたとき、当該メモリマクロブロック内部の動作を停止させるものとする。
【００１２】
請求項６の発明では、前記請求項１におけるメモリマクロブロックは、ＳＲＡＭマクロブロックであるものとする。
【００１３】
また、請求項７の発明が講じた解決手段は、集積回路として、複数のメモリブロックと、冗長メモリブロックと、前記複数のメモリブロックに含まれた不良メモリセルのアドレスを記憶する不良アドレス判定部とを備え、前記不良アドレス判定部は、前記複数のメモリブロックに対して指定されたアドレスが、記憶している不良メモリセルのアドレスと一致したとき、前記複数のメモリブロックのうち当該不良メモリセルを含むものに対して、データ出力を止めるよう指示する不良アドレス検知信号を出力するとともに、前記冗長メモリブロックに対して、冗長アドレスを指定するものであり、前記複数のメモリブロックは、それぞれ、メモリセルアレイと、入出力回路と、前記不良アドレス検知信号を受けたとき、前記入出力回路の出力動作を止める出力制御回路とを備えたものである。
【００１４】
また、請求項８の発明が講じた解決手段は、集積回路の冗長救済回路生成方法として、メモリマクロと冗長メモリマクロとを準備する工程と、複数の前記メモリマクロと前記冗長メモリマクロとを、複数の前記メモリマクロについて、前記冗長メモリマクロが冗長救済のために共用されるよう配置するマクロ配置工程を備えたものである。
【００１５】
請求項９の発明では、前記請求項８におけるマクロ配置工程は、前記複数のメモリマクロに含まれた不良メモリセルのアドレスを記憶するための不良アドレス判定部を配置するステップを備え、前記不良アドレス判定部は、前記複数のメモリマクロに対して指定されたアドレスが、記憶している不良メモリセルのアドレスと一致したとき、前記複数のメモリマクロのうち当該不良メモリセルを含むものに対して、データ出力を止めるよう指示する不良アドレス検知信号を出力するとともに、前記冗長メモリマクロに対して冗長アドレスを指定するものとする。
【００１６】
請求項１０の発明では、前記請求項９において、前記各メモリマクロについて、前記不良アドレス検知信号を受けてデータ出力を止めるタイミングが、当該不良メモリセルのデータを出力するよりも前になるように、前記各メモリマクロと前記不良アドレス判定部との位置関係を設定する工程を備えたものとする。
【００１７】
なお、本願明細書における「マクロ」とは、ＡＳＩＣ的な回路設計手法において用いられる、ある機能を実現する比較的大規模な単位ブロックの内部構成を表すデータのことを指し、通常は、ＡＳＩＣのライブラリに登録されている。そして、「メモリマクロブロック（ＳＲＡＭマクロブロック）」とは、「マクロ」を用いて設計されたメモリブロック（ＳＲＡＭブロック）のことを指し、実際の集積回路では、少なくとも、メモリアレイ（ＳＲＡＭアレイ）と、アドレスデコーダや入出力回路等の周辺回路とを、含んでいる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。なお、ここでは、特に紛らわしくない限り、信号線とこれを流れる信号については、同一の符号を付して説明するものとする。また、実際の集積回路におけるマクロブロックと、設計段階で配置されたマクロについても、同一の符号を用いて言及する。
【００１９】
図１は本発明の一実施形態に係る集積回路の概略構成を示すブロック図である。図１に示す集積回路はいわゆるシステムＬＳＩであり、１および２は第１および第２のメモリマクロブロック、３は第１および第２のメモリマクロブロック１，２について、冗長救済のために共用される冗長メモリマクロブロック、４は第１および第２のメモリマクロブロック１，２に対して指定されたアドレスが不良メモリセルのアドレスであるか否かを判定する不良アドレス判定部、５はアドレスバス、６はデータバスである。
【００２０】
第１および第２のメモリマクロブロック１，２に対するアドレス指定は、第１のメモリマクロブロック１を選択するための第１のメモリマクロ選択信号ＳＬ１、および、第２のメモリマクロブロック２を選択するための第２のメモリマクロ選択信号ＳＬ２と、アドレスバス５を介して転送され、選択されたメモリマクロブロック１，２内部のアドレスを指定するアドレスデータＡＤＤとによって、なされる。すなわち、通常の場合には、第１のメモリマクロブロック１は、出力制御信号ＯＰＣが活性化された状態において、第１のメモリマクロ選択信号ＳＬ１が活性化されたとき、クロック信号ＣＬＫに同期して、アドレスデータＡＤＤによって指定されたメモリセルに記憶されたデータをデータバス６に出力する。同様に、第２のメモリマクロブロック２は、出力制御信号ＯＰＣが活性化された状態において、第２のメモリマクロ選択信号ＳＬ２が活性化されたとき、クロック信号ＣＬＫに同期して、アドレスデータＡＤＤによって指定されたメモリセルに記憶されたデータをデータバス６に出力する。
【００２１】
一方、不良メモリセルのアドレスが指定された場合には、不良アドレス判定部４によって、当該不良メモリセルを含むメモリマクロブロック１，２のデータ出力が停止されるとともに、冗長メモリマクロブロック３から、代替データがデータバス６に出力される。
【００２２】
すなわち、不良アドレス判定部４は、第１および第２のメモリマクロ選択信号ＳＬ１，ＳＬ２並びにアドレスデータＡＤＤを入力とし、これらによって指定された第１および第２のメモリマクロブロック１，２のアドレスが、予め記憶している不良メモリセルのアドレスと一致したとき、メモリマクロブロック１，２のうち当該不良メモリセルを含むものに対して、データ出力を止めるよう指示する不良アドレス検知信号ＳＤＴ１またはＳＤＴ２を出力する。またこれとともに、冗長メモリマクロブロック３に対して、冗長救済用のメモリセルをアクセスするための冗長アドレスＲＡＤを指定する。
【００２３】
このように、複数のメモリマクロブロック１，２について、共通に冗長メモリマクロブロック３を設けることによって、各メモリマクロブロックごとに冗長救済用のメモリセルを個別に搭載する必要がなくなり、したがって、小さなメモリマクロブロックを多数搭載した集積回路において、従来よりも冗長救済効率を向上させることができる。
【００２４】
図１に示すような集積回路を設計する場合には、メモリマクロと冗長メモリマクロとを準備し、複数のメモリマクロ１，２と、これら複数のメモリマクロ１，２について、冗長救済のために共用される冗長メモリマクロ３とを配置するマクロ配置工程を実行すればよい。さらに、マクロ配置工程において、上述したような機能を有する不良アドレス判定部４を配置するステップを実行すればよい。
【００２５】
図２は図１の集積回路の、不良メモリセルがアクセスされたときの動作を示すタイミングチャートである。なお、図２では、クロック信号ＣＬＫおよびアドレスデータＡＤＤの入力タイミングが、不良アドレス判定部４と第１のメモリマクロブロック１とで異なっているが、このタイミングのずれは、集積回路のレイアウト上における配置位置に依存して発生する。
【００２６】
図２に示すように、不良アドレス判定部４は、クロック信号ＣＬＫのエッジのタイミングで、メモリマクロ選択信号ＳＬ１，ＳＬ２およびアドレスデータＡＤＤを取り込み、これらが不良メモリセルのアドレスと一致するか否かを判定する。ここで、第１のメモリマクロブロック１内の不良メモリセルのアドレスと一致したとすると、不良アドレス判定部４は、第１の不良アドレス検出信号ＳＤＴ１（“Ｈ”）を出力するとともに、冗長アドレスＲＡＤを冗長メモリマクロブロック３に供給する。冗長メモリマクロブロック３は冗長アドレスＲＡＤを受けると、この冗長アドレスＲＡＤに格納されたデータを読み出してデータバス６へ出力する。
【００２７】
一方、第１のメモリマクロブロック１は、クロック信号ＣＬＫのエッジのタイミングで、メモリマクロ選択信号ＳＬ１，ＳＬ２およびアドレスデータＡＤＤを取り込み、データ読み出し動作を開始する。ここで、第１の不良アドレス検出信号ＳＤＴ１が、不良アドレス判定部４と第１のメモリマクロブロック１との間の信号線を経て（伝達遅延あり）、第１のメモリマクロブロック１に入力される。この第１の不良アドレス検出信号ＳＤＴ１を受けて、第１のメモリマクロブロック１は、データの出力動作を止める。
【００２８】
ここで、例えば冗長アドレスＲＡＤが不良アドレス判定部４から出力されたにも拘わらず、メモリマクロブロック１からデータが出力されてしまった場合には、冗長メモリマクロブロック３からの読出しデータと衝突して誤動作したり、または、冗長メモリマクロブロック３からのデータ読出しが遅れてシステムＬＳＩが誤動作したりする可能性がある。このようなタイミングレーシングの問題を回避するために、本実施形態では、各メモリマクロブロック１，２について、不良メモリセルのデータを出力する前に、データ出力が止められるようにしている。
【００２９】
すなわち、集積回路の設計時において、各メモリマクロ１，２について、不良アドレス検知信号ＳＤＴ１，ＳＤＴ２を受けてデータ出力を止めるタイミングが当該不良メモリセルのデータを出力するよりも前になるように、各メモリマクロ１，２と不良アドレス判定部４との位置関係を、設定する。
【００３０】
例えば、不良アドレス判定部４とメモリマクロ１，２とのクロック信号ＣＬＫの到達時間差と、不良アドレス信号ＳＤＴ１，ＳＤＴ２の伝達遅延時間とを規定して、不良アドレス判定部４とメモリマクロ１，２を、不良アドレス検知信号ＳＤＴ１，ＳＤＴ２を受けてデータ出力を止めるタイミングが当該不良メモリセルのデータを出力するよりも前になるような位置関係に、配置すればよい。あるいは、不良アドレス判定部４とメモリマクロ１，２とのクロック入力端子間の距離と、不良アドレス検知信号ＳＤＴ１，ＳＤＴ２を伝達する信号線の配線長とを規定してもよい。
【００３１】
なお、冗長メモリマクロブロック３は、通常、容量が小さく、アクセス時間が早いため、レーシング等の問題は発生しないが、不良アドレス判定部４の近傍に配置する方が望ましい。
【００３２】
図３はメモリマクロブロック１，２の内部構成の概略を示す図である。図３に示すように、メモリマクロブロック１，２は、それぞれ、メモリセルアレイ１１と、メモリセルアレイ１１のデータの入出力を行う入出力回路１２と、アドレスデータＡＤＤを受けてメモリセルアレイ１１の実アドレスを指定するアドレスデコーダ１３と、不良アドレス検出信号ＳＤＴ１，ＳＤＴ２を受けたとき、入出力回路１２の出力動作を止める出力制御回路１４とを備えている。ここで、メモリマクロブロック１，２は、典型的にはＳＲＡＭマクロブロックであるが、それ以外の種類のメモリであってもかまわない。
【００３３】
出力制御回路１４は２個のＡＮＤゲート１４ａ，１４ｂを備えており、メモリマクロ選択信号ＳＬ１，ＳＬ２および出力制御信号ＯＰＣがともに活性化（“Ｈ”）されており、かつ、不良アドレス検出信号ＳＤＴ１，ＳＤＴ２を受けていない（“Ｌ”）とき、入出力回路１２にデータ出力動作を実行させる。一方、不良アドレス検知信号ＳＤＴ１，ＳＤＴ２を受けたときは、たとえメモリマクロ選択信号ＳＬ１，ＳＬ２と出力制御信号ＯＰＣが活性化されていても、入出力回路１２のデータ出力動作を止める制御を行う。
【００３４】
なお、不良アドレス検知信号ＳＤＴ１，ＳＤＴ２を受けたとき、入出力回路１２のデータ出力動作を止めるだけでなく、メモリマクロブロック１，２内部の動作自体を停止させるようにしてもよい。、
なお、図３の構成では、メモリマクロ選択信号ＳＬ１，ＳＬ２は出力制御回路１４に入力されるだけではなく、その他の回路ブロックの動作の制御にも用いられている。すなわち、メモリマクロ選択信号ＳＬ１，ＳＬ２が非活性の場合には、その他の回路ブロックも動作を行わないように構成されている。
【００３５】
また、データ入力についても、ここで述べたデータ出力と同様の制御を行えばよい。
【００３６】
図４は冗長メモリマクロブロック３の内部構成の概略を示す図である。図４に示すように、冗長メモリマクロブロック３は、メモリセルアレイ２１と、メモリセルアレイ２１のデータの入出力を行う入出力回路２２と、冗長アドレスＲＡＤを受けてメモリセルアレイ２１の実アドレスを指定するアドレスデコーダ２３とを備えている。アドレスデコーダ２３は冗長活性化信号ＲＡＣを受けたとき、実アドレスをメモリセルアレイ２１に対して指定する。また、入出力回路２２は、出力制御信号ＯＰＣが活性化状態であるとき、データＤＡＴＡの入出力を実行する。
【００３７】
なお、冗長メモリマクロブロックは、図４と同様の機能を有していればどのような構成でもよい。また必ずしもメモリである必要はなく、ラッチ回路のようなものであってもかまわない。
【００３８】
図５は不良アドレス判定部４の内部構成の概略を示す図である。図５において、マクロ番号記憶部４１と不良アドレス記憶部４２、マクロ番号記憶部４３と不良アドレス記憶部４４はそれぞれ対になっており、マクロ番号記憶部４１，４３は不良メモリセルを含むメモリマクロブロックの番号をそれぞれ記憶し、不良アドレス記憶部４２，４４は不良メモリセルのアドレスをそれぞれ記憶している。
【００３９】
マクロ番号記憶部４１は、入力とするメモリマクロ選択信号ＳＬ１，ＳＬ２のうち、記憶しているメモリマクロブロックの番号に対応する方の信号が活性化したとき、その番号に係るマクロ番号一致信号Ｃａ１またはＣａ２を出力する。マクロ番号一致信号Ｃａ１またはＣａ２が出力されると、不良アドレス記憶部４２は、入力されたアドレスデータＡＤＤと記憶している不良メモリセルのアドレスとを比較し、これらが一致したとき、冗長活性化信号ＲＡＣおよび冗長アドレスＲＡＤを出力する。マクロ番号一致信号Ｃａ１および冗長活性化信号ＲＡＣがともに出力されたとき、第１の不良アドレス検知信号ＳＤＴ１が出力され、また、マクロ番号一致信号Ｃａ２および冗長活性化信号ＲＡＣがともに出力されたとき、第２の不良アドレス検知信号ＳＤＴ２が出力される。マクロ番号記憶部４３および不良アドレス記憶部４４も、同様に動作する。
【００４０】
図６は本実施形態の効果を示す図である。上述のように、本実施形態に係る半導体集積回路は、不良メモリセルのアドレスを検知した際に、不良メモリセルを含むメモリマクロブロックのデータ出力を止める構成をとっている。すなわち、図６（ａ）に示すように、不良アドレスの判定動作とメモリマクロブロックからの読出し動作とを並列に行っている。これにより、不良アドレス判定のための時間が余分にかからないので、メモリアクセスを遅くすることなく冗長救済動作が実施でき、高速アクセスを実現することが可能になる。
【００４１】
図６（ｂ）は比較例として、並列動作を行わずに、冗長アドレス判定を行った後に読出し動作を行う場合を示している。図６（ａ）と比較すると、アクセス時間が格段に長くなっていることが分かる。冗長アドレスの判定に時間がかかるのは、システムＬＳＩではマクロブロックの配置が広い範囲にわたるために、信号の伝達遅延が大きくなるからである。このため、並列動作を行わない場合には、特に時間的なデメリットが大きい。
【００４２】
そして、データ読み出し動作における最後のステップとなるデータ出力のタイミングにおいて、冗長メモリマクロブロックからの冗長データとの切り替えを行うことによって、並列動作の期間を最も大きく確保することができる。したがって、本実施形態は、高速動作を行うのに適した構成になっている。
【００４３】
そして、高速動作を実現できるために、動作マージンを大きくとることができ、プロセスばらつきや電源電圧の変動による特性変動に対して非常に強い回路を設計することができる。さらに、動作マージンが大きいことから、高速動作のＬＳＩの設計を容易に行うことができ、設計期間の短縮等の効果も得ることができる。
【００４４】
【発明の効果】
以上のように本発明によると、メモリマクロブロックを多数搭載するシステムＬＳＩのような集積回路について、大きなシステム変更が必要になるユニファイドメモリ化等の設計作業を行わなくても、冗長救済の効率を向上させることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る集積回路の概略構成を示すブロック図である。
【図２】図１の集積回路の、不良アドレスがアクセスされた場合の動作を示すタイミングチャートである。
【図３】図１のメモリマクロブロックの内部構成を示す図である。
【図４】図１の冗長メモリマクロブロックの内部構成を示す図である。
【図５】図１の不良アドレス判定部の内部構成を示す図である。
【図６】本実施形態の効果を示す図である。
【符号の説明】
１，２　メモリマクロブロック
３　冗長メモリマクロブロック
４　不良アドレス判定部
１１　メモリセルアレイ
１２　入出力回路
１４　出力制御回路
ＳＤＴ１，ＳＤＴ２　不良アドレス検知信号
ＲＡＤ　冗長アドレス
ＳＬ１，ＳＬ２　メモリマクロ選択信号
ＡＤＤ　アドレスデータ
【図１】
2004055094.tif 000003
【図２】
2004055094.tif 000004
【図３】
2004055094.tif 000005
【図４】
2004055094.tif 000006
【図５】
2004055094.tif 000007
【図６】
2004055094.tif 000008