(57)【要約】【課題】過度なプログラム化によるメモリセルの構造の破壊を抑制し、寿命を延長し、かつデータ保存の効率を高めるフラッシュメモリのページングバッファを提供する。【解決手段】第１電圧と第２電圧を供給する電圧供給手段と、第１端と第２端とを有するラッチ回路と、複数のスイッチング素子とを含み、該複数のスイッチング素子は、該電源供給手段と該ラッチ回路との間に設けられるリセットスイッチと、該ラッチ回路の第２端に設けられるロードスイッチと、該ラッチ回路の第１端に設けられる認定スイッチと、一端が該電源供給手段に接続し、他端が該ロードスイッチ及び認定スイッチに接続する制御スイッチと、該ラッチ回路の第２端と該メモリセルに接続する書込みスイッチとを含む。【選択図】　　図４
2004133993.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づいてフラッシュメモリのメモリセルに保存されたデータを更新するページバッファであって、
第１電圧と第２電圧を供給する電圧供給手段と、ラッチ回路と、複数のスイッチング素子とを含んでなり、
該ラッチ回路は第１端と第２端を含み、そのうちの一端が高電圧レベルの場合、他端が低電圧レベルとなり、該第１端と第２端とに入力される信号に基づいて該第１端と第２端の対応する電圧レベルをラッチし、
該複数のスイッチング素子は、該電源供給手段と該ラッチ回路の第１端との間に設けられるリセットスイッチと、
該ラッチ回路の第２端に接続するロードスイッチと、
該ラッチ回路の第１端に接続する認定スイッチと、
一端が該電源供給手段に接続し、他端が該ロードスイッチ及び認定スイッチに接続する制御スイッチと、
該ラッチ回路の第２端と該メモリセルに接続する書込みスイッチとを含み、
第１時間において該リセットスイッチを制御して該ラッチ回路の第１、第２端を所定の電圧レベルにし、
第１時間に続く第２時間において、該入力信号を読み取り、かつ該ロードスイッチと制御スイッチを制御して該ラッチ回路の対応する第１、第２端の電圧レベルを調整し、
第２時間に続く第３時間において、該入力信号に基づいて該書込みスイッチと制御スイッチとを制御し、該メモリセルに対して、対応するデータの更新を行い、
第３時間に続く第４時間において、該認定スイッチと該制御スイッチを制御して該入力信号が該メモリセルに保存されたデータに符合するか認定し、仮にメモリセルに保存されたデータと該入力信号が符合する場合は、該メモリセルに対して該入力信号に対応するデータの更新を行い、仮にメモリセルに保存されたデータと該入力信号が符合しない場合は、該メモリセルに対して該入力信号に対応するデータに更新されるまで第３時間と第４時間における操作を繰り返して実行することを特徴とするフラッシュメモリのページバッファ。
【請求項２】
前記フラッシュメモリは、別途検知回路を具え、該メモリセルに保存されたデータを読み取り、かつ該入力信号と該メモリセルに保存されたデータを比較して該制御スイッチの開閉を制御することを特徴とする請求項１に記載のフラッシュメモリのページバッファ。
【請求項３】
前記第１時間において、該リセットスイッチを通電状態にし、かつ該電源供給手段から該第１電圧を該ラッチ回路の第１端に出力し、該ラッチ回路の第１端を第１電圧レベルに近づけるとともに、該ラッチ回路の第２端を第２電圧レベルに近づけることを特徴とする請求項２に記載のフラッシュメモリのページバッファ。
【請求項４】
前記第１電圧レベルが高電圧レベルであって、該第２電圧レベルが低電圧レベルであることを特徴とする請求項３に記載のフラッシュメモリのページバッファ。
【請求項５】
前記第２時間においてプログラミングを行う際に、該メモリセルに保存されたデータが該入力信号と異なる場合は該入力信号に基づいて該メモリセルに保存されたデータを更新するため、該リセットスイッチを切断して該ロードスイッチを通電状態とし、該電源供給手段が該第１電圧を該ラッチ回路の第２端に出力し、該ラッチ回路の第２端の電圧レベルを該第１電圧に近づけさせることを特徴とする請求項３に記載のフラッシュメモリのページバッファ。
【請求項６】
前記第３時間において、該書込みスイッチを通電状態にし、かつ該電源供給手段が該第２電圧を出力して該ラッチ回路の第２端を駆動して、該制御スイッチを非通電状態にすることを特徴とする請求項５に記載のフラッシュメモリのページバッファ。
【請求項７】
前記第４時間において、該認定スイッチを通電状態にし、かつ該検知回路によってメモリセルに保存されたデータを読み取り、仮にメモリセルに保存されたデータと該入力信号が同一であれば該制御スイッチを通電状態にして該ラッチ回路の第１端の電圧レベルを該電源供給手段が出力する第１電圧に近づけることを特徴とする請求項６に記載のフラッシュメモリのページバッファ。
【請求項８】
前記メモリセルに保存されたデータが該入力信号と異なる場合、該検知回路が読み取ったメモリセルの保存データが該入力信号に符合するようになるまで、該第３時間と第４時間における操作を繰り返して実行することを特徴とする請求項７に記載のフラッシュメモリのページバッファ。
【請求項９】
前記第２時間において、該メモリセルに保存されたデータが該入力信号に符合してプログラミングを行う必要がない場合、該制御スイッチを閉じて、該ロードスイッチを通電状態にすることを特徴とする請求項３に記載のフラッシュメモリのページバッファ。
【請求項１０】
前記第３時間において、該書込みスイッチを通電状態とし、かつ該電源供給手段から該第２電圧を出力することを特徴とする請求項９に記載のフラッシュメモリのページバッファ。
【請求項１１】
前記第４時間において、該認定スイッチを通電状態とし、かつ該検知回路が該メモリセルに保存されたデータを読み取った後、該制御スイッチを閉じることを特徴とする請求項１０に記載のフラッシュメモリのページバッファ。
【請求項１２】
前記スイッチング素子がｐ型金属酸化膜半導体トランジスタであることを特徴とする請求項１に記載のフラッシュメモリのページバッファ。
【請求項１３】
前記スイッチング素子がｎ型金属酸化膜半導体トランジスタであることを特徴とする請求項１に記載のフラッシュメモリのページバッファ。
【請求項１４】
前記ラッチ回路が、該ラッチ回路の第１、第２端の間に接続される複数のインバータを含むことを特徴とする請求項１に記載のフラッシュメモリのページバッファ。
【請求項１５】
前記フラッシュメモリの同一ワードライン上における個々のメモリセルが、それぞれページバッファに対応することを特徴とする請求項１に記載のフラッシュメモリのページバッファ。
【請求項１６】
前記フラッシュメモリは、該第２電圧を生成する別途チャージポンプをさらに具えることを特徴とする請求項１に記載のフラッシュメモリのページバッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はページバッファに関し、特にフラッシュメモリの操作効率を高めるためのページバッファに関する。
【０００２】
【従来の技術】
数年来、ポータブルタイプの電子製品のニーズが高まり、これに伴いフラッシュメモリの技術、及び応用製品のマーケットにおけるシェアも、ますます拡大している。いわゆるポータブルタイプの電子製品には、ディジタルカメラ、携帯電話機、ゲーム機、パーソナル・ディジタル・アシスタント（ＰＤＡ）、もしくは留守番電話機などが挙げられ、これら電子製品において、例えばディジタルカメラのフィルム、パーソナル・ディジタル・アシスタントのメモリ、その他プログラマブル集積回路などにフラッシュメモリが広く応用されている。
【０００３】
フラッシュメモリは、一種の不揮発性記憶媒体であって、その運用の原理は、トランジスタ、もしくは記憶素子の閥値電圧を変更してゲート・チャネルのスイッチングを制御し、データを記憶する目的を達成する。また、記憶媒体に保存したデータは電源の中断によって消失することがない。かかるフラッシュメモリは、電気的消去書込み可能読み出し専用メモリ（ＥＥＰＲＯＭ）としての特殊な構造を具える。
【０００４】
図１に、従来の電気的消去書込み可能読み出し専用メモリ、即ちＥＥＰＲＯＭ１０の構造を開示する。ＥＥＰＲＯＭ１０は、基板１２と、ソース１４と、ドレイン１６と、フローティングゲート１８と、コントロールゲート２０とを具える。また、フローティングゲート１８と、基板１２のチャネル２２とは酸化層２４を介して分離する。該基板１２は参考電圧（ｖｄｄ）に接続する。（一般には接地電圧を参考電圧とする）仮にＥＥＰＲＯＭ１０がＮ型金属酸化膜半導体（ＮＭＯＳ）構造であれば、基板１２はＰ型ドーピング領域であって、かつソース１４とドレイン１６はＮ型ドーピング領域である。
【０００５】
逆にＥＥＰＲＯＭ１０がＰ型金属酸化膜半導体（ＰＭＯＳ）構造であれば、基板１２はＮ型ドーピング領域であって、かつソース１４とドレイン１６はＰ型ドーピング領域となる。
【０００６】
ＥＥＰＲＯＭ１０の原理を以下に詳述する。
コントロールゲート２０に入力される制御電圧Ｖｃｇは、フローティングゲート１８に保存された電子を変化させる。よって、フローティングゲート１８に保存された電子は、さらにチャネル２２を形成する必要とする閾値電圧を変化させる。このため、読み取りを実行する場合、ＥＥＰＲＯＭ１０は、フローティングゲート１８に保存された電子によって二種類の状態に分けられる。即ち、チャネル２２内の電子が酸化層２４を通過してフローティングゲート１８に追われ、フローティングゲート１８に保存された電子の数を変更する。フローティングゲート１８に保存される電子の数が増えると、閾値電圧が高くなり、フローティングゲート１８に保存される電子の数が少なくなると、閾値電圧は低くなる。よって、ＥＥＰＲＯＭ１０のソース１４とドレイン１６とを通電状態にするためには、コントロールゲート２０に制御電圧Ｖｃｇを入力してフローティングゲート１８の閾値電圧のチャネル２２に対する影響を調整しなければならない。また、ソース１４とドレイン１６の間を流れる電流値を読み取り、制御電圧Ｖｃｇを印加した状態におけるＥＥＰＲＯＭ２０の代表する状態が“１”であるか、“０”であるかを判断しなければならない。
【０００７】
ＥＥＰＲＯＭ１０に対してプログラミングを行うためには、フローティングゲート１８に保存された電子の数を制御しなければならず、一般にはファウラ・ノルドハイム・トンネリングか、もしくはホットエレクトロン注入などの方式を用いる。
【０００８】
例えば、ホットエレクトロン注入の方式については、コントロールゲート２０に１０Ｖの制御電圧Ｖｃｇを入力し、ドレイン１６に５Ｖの電圧Ｖｄを入力するとともに、ソース１４に接地電圧Ｖｓを入力した場合、電子がチャネル２２を通過してソース１４からドレイン１６に移動すると、コントロールゲート２０とソース１４とによって形成される電場と、及びソース１４とドレイン１６とによって形成される電場とが、ドレイン１６の周囲の電子に作用し、電子の移動が加速されて高エネルギーの電子が発生し、最終的にコントロールゲート２０の提供するプラス電圧がチャネル２２において、酸化層２４の対応するポテンシャル・エネルギー障壁を克服するに足りる電子を吸引してフローティングゲート１８に導き伝送する。
【０００９】
ファウラ・ノルドハイム・トンネリングの方式については、コントロールゲート２０に−７Ｖの制御電圧Ｖｃｇを入力し、ドレイン１６はフローティング状態とし、ソース１４にプラス電圧Ｖｓを入力すると、酸化層２４にソース１４とコントロールゲート２０によって形成される電場が発生する。このため、フローティングゲート１８に保存された電子はソース１４とコントロールゲート２０によって形成される電場の作用を受けて酸化層２４に対応するポテンシャル・エネルギー障壁を十分に克服できるようになり、最終的にフローティングゲート１８に保存された電子が酸化層２４をトンネルしてソース１４に移動する。
【００１０】
但し、例えばダイナミック・ランダムアクセスメモリなどの他の記憶媒体と比較した場合、フラッシュメモリはフローティングゲート１８に対する充電、及び放電の過程が相対的に遅い。よって、フラッシュメモリのデータアクセス速度が制限を受けることになる。
【００１１】
図２に、従来のフラッシュメモリ３０の構造を表わすブロック図を開示する。
図示によれば、フラッシュメモリ３０は制御回路３２と、センス増幅器３４と、ステータス・レジスタ３６と、チャージポンプ３８と、第１デコーダ４０と、第２デコーダ４２、及びメモリ４４とを含んでなる。メモリ４４は、マトリクス方式で配列される複数のメモリセル４６を含み，二進法のデータを保存する。制御回路３２はフラッシュメモリ３０の作動を制御してメモリ４４内のそれぞれのメモリセル４６にアクセスする。ステータス・レジスタ３６は、メモリ４４の目下の実行状態（書込み、読み取り、もしくは消去）を記録する。よって、コンピュータシステムは制御回路３２を介してステータス・レジスタ３６を読み取り、後続の操作を決定することができる。センス増幅器３４は、メモリセル４６を読み取り増幅する。チャージポンプ３８は、メモリセル４６に書込み、読み取り、もしくは消去を行う場合、対応する電圧レベルを提供する。第１デコーダ４０及び第２デコーダ４２は、メモリ４４におけるそれぞれの桁（ｃｏｌｕｍｎ）と行（ｒｏｗ）に対応するメモリセル４６に対してアドレス指定を行う。
【００１２】
それぞれのメモリセル４６のフラッシュメモリ構造は、必ずしも一致するとは限らない。即ち、図１に開示するＥＥＰＲＯＭにおいては、電子が酸化層２４を介してフローティング１８に移動する特性を正確に把握することができない。よって、それぞれのメモリセル４６のフローティングゲート１８は電子の保存状態が外部から電圧を印加することによって正確に制御することが難しい。よって、第１デコーダ４０は制御回路３２のデータを受信して第ｎ行上のメモリセル４６にアドレス指定を実行すると、第２でコーダ４２も亦、制御回路３２からデータを受信して該データ及びチャージポンプ３８の提供する電圧レベルによって第ｎ行上のそれぞれのメモリセルにプログラミングを実行して第ｎ行上のそれぞれのメモリセル４６に、制御回路３２のデータに基づいて対応する二進法数値を保存する。
【００１３】
上述のとおり、それぞれのメモリセル４６の特性が異なるため、所定の時間を経過すると、一部のメモリセル４６は完全にプログラミングされるが、一部のメモリセル４６は自身の特性によってプラグラミングのステップが未完成の状態にある。このため、フラッシュメモリ３０は第ｎ行上のそれぞれのメモリセル４６に対して認定（ｖｅｒｉｆｙ）のステップを行わなければならず、それぞれのメモリセル４６のフローティングゲート１８が、いずれも制御回路３２のデータに基づいて対応する電子を保存することを確認する。
【００１４】
但し、それぞれのメモリセル４６を逐一確認するには、かなりの時間を必要とするとともに、フラッシュメモリ３０がプログラミングのステップが未完成のメモリセル４６を検知すると、第ｎ行上のそれぞれのメモリセル４６は新たにプログラミングが実行され、それぞれのメモリセル４６に保存したデータと制御回路のデータとが完全に符合するまで繰り返して実行される。このため１バイトのデータにおける１ビットに問題があれば、当該バイトは絶え間なく重複してプログラミングが行われることになる。これは時間を浪費するのみならず、フラッシュメモリ３０の効率にも影響を与える。しかも、プログラミングが過度に行われると、メモリセル４６の構造を破壊し、メモリセル４６の作用が失われる可能性がある。
【００１５】
【発明が解決しようとする課題】
この発明は、フラッシュメモリの過度のプログラミングを抑制し、フラッシュメモリの効率を高めることのできるページバッファを提供することを課題とする。
【００１６】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、第１電圧と第２電圧を供給する電圧供給手段と、ラッチ回路と、複数のスイッチング素子とを具え、入力信号に基づいてフラッシュメモリのメモリセルに保存されたデータを更新するページバッファの構造によって課題を解決できる点に鑑み、係る知見によって本発明を完成させた。
【００１７】
即ち、該ラッチ回路は第１端と第２端を含み、そのうちの一端が高電圧レベルの場合、他端が低電圧レベルとなり、該第１端と第２端とに入力される信号に基づいて該第１端と第２端の対応する電圧レベルをラッチする。また、該複数のスイッチング素子は、該電源供給手段と該ラッチ回路の第１端との間に設けられるリセットスイッチと、該ラッチ回路の第２端に接続するロードスイッチと、該ラッチ回路の第１端に接続する認定スイッチと、一端が該電源供給手段に接続し、他端が該ロードスイッチ及び認定スイッチに接続する制御スイッチと、該ラッチ回路の第２端と該メモリセルに接続する書込みスイッチとを含み、かかるページバッファの構造によって、この発明の課題であるフラッシュメモリの過度のプログラミングを抑制し、フラッシュメモリの効率を高めることのできるページバッファが得られる。
【００１８】
以下、この発明について具体的に説明する。
請求項１に記載するフラッシュメモリのページバッファは、入力信号に基づいてフラッシュメモリのメモリセルに保存されたデータを更新するページバッファであって、
第１電圧と第２電圧を供給する電圧供給手段と、ラッチ回路と、複数のスイッチング素子とを含んでなり、
該ラッチ回路は第１端と第２端を含み、そのうちの一端が高電圧レベルの場合、他端が低電圧レベルとなり、該第１端と第２端とに入力される信号に基づいて該第１端と第２端の対応する電圧レベルをラッチし、
該複数のスイッチング素子は、該電源供給手段と該ラッチ回路の第１端との間に設けられるリセットスイッチと、
該ラッチ回路の第２端に接続するロードスイッチと、
該ラッチ回路の第１端に接続する認定スイッチと、
一端が該電源供給手段に接続し、他端が該ロードスイッチ及び認定スイッチに接続する制御スイッチと、
該ラッチ回路の第２端と該メモリセルに接続する書込みスイッチとを含み、
第１時間において該リセットスイッチを制御して該ラッチ回路の第１、第２端を所定の電圧レベルにし、第１時間に続く第２時間において、該入力信号を読み取り、かつ該ロードスイッチと制御スイッチを制御して該ラッチ回路の対応する第１、第２端の電圧レベルを調整し、
第２時間に続く第３時間において、該入力信号に基づいて該書込みスイッチと制御スイッチとを制御し、該メモリセルに対して、対応するデータの更新を行い、
第３時間に続く第４時間において、該認定スイッチと該制御スイッチを制御して該入力信号が該メモリセルに保存されたデータに符合するか認定し、仮にメモリセルに保存されたデータと該入力信号が符合する場合は、該メモリセルに対して該入力信号に対応するデータの更新を行い、仮にメモリセルに保存されたデータと該入力信号が符合しない場合は、該メモリセルに対して該入力信号に対応するデータに更新されるまで第３時間と第４時間における操作を繰り返して実行する。
【００１９】
請求項２に記載するフラッシュメモリは、請求項１に記載の別途検知回路を具え、該メモリセルに保存されたデータを読み取り、かつ該入力信号と該メモリセルに保存されたデータを比較して該制御スイッチの開閉を制御する。
【００２０】
請求項３に記載するフラッシュメモリのページバッファは、請求項２における第１時間において、該リセットスイッチを通電状態にし、かつ該電源供給手段から該第１電圧を該ラッチ回路の第１端に出力し、該ラッチ回路の第１端を第１電圧レベルに近づけるとともに、該ラッチ回路の第２端を第２電圧レベルに近づける。
【００２１】
請求項４に記載するフラッシュメモリのページバッファは、請求項３における第１電圧レベルが高電圧レベルであって、該第２電圧レベルが低電圧レベルである。
【００２２】
請求項５に記載するフラッシュメモリのページバッファは、請求項３における第２時間においてプログラミングを行う際に、該メモリセルに保存されたデータが該入力信号と異なる場合は該入力信号に基づいて該メモリセルに保存されたデータを更新するため、該リセットスイッチを切断して該ロードスイッチを通電状態とし、該電源供給手段が該第１電圧を該ラッチ回路の第２端に出力し、該ラッチ回路の第２端の電圧レベルを該第１電圧に近づけさせる。
【００２３】
請求項６に記載するフラッシュメモリのページバッファは、請求項５における第３時間において、該書込みスイッチを通電状態にし、かつ該電源供給手段が該第２電圧を出力して該ラッチ回路の第２端を駆動して、該制御スイッチを非通電状態にする。
【００２４】
請求項７に記載するフラッシュメモリのページバッファは、請求項６における第４時間において、該認定スイッチを通電状態にし、かつ該検知回路によって該メモリセルに保存されたデータを読み取り、仮にメモリセルに保存されたデータと入力信号が同一であれば該制御スイッチを通電状態にして該ラッチ回路の第１端の電圧レベルを該電源供給手段が出力する第１電圧に近づける。
【００２５】
請求項８に記載するフラッシュメモリのページバッファは、請求項７におけるメモリセルに保存されたデータが該入力信号と異なる場合、該検知回路が読み取ったメモリセルの保存データが該入力信号に符合するようになるまで、該第３時間と第４時間における操作を繰り返して実行する。
【００２６】
請求項９に記載するフラッシュメモリのページバッファは、請求項３における第２時間において、メモリセルに保存されたデータが該入力信号に符合してプログラミングを行う必要がない場合、該制御スイッチを閉じて、該ロードスイッチを通電状態にする。
【００２７】
請求項１０に記載するフラッシュメモリのページバッファは、請求項９における第３時間において、該書込みスイッチを通電状態とし、かつ該電源供給手段から該第２電圧を出力する。
【００２８】
請求項１１に記載するフラッシュメモリのページバッファは、請求項１０における第４時間において、該認定スイッチを通電状態とし、かつ該検知回路がメモリセルに保存されたデータを読み取った後、該制御スイッチを閉じる。
【００２９】
請求項１２に記載するフラッシュメモリのページバッファは、請求項１におけるスイッチング素子がｐ型金属酸化膜半導体トランジスタである。
【００３０】
請求項１３に記載するフラッシュメモリのページバッファは、請求項１におけるスイッチング素子がｎ型金属酸化膜半導体トランジスタである。
【００３１】
請求項１４に記載するフラッシュメモリのページバッファは、請求項１におけるラッチ回路が、該ラッチ回路の第１、第２端の間に接続される複数のインバータを含む。
【００３２】
請求項１５に記載するフラッシュメモリのページバッファは、請求項１におけるフラッシュメモリの同一ワードライン上における個々のメモリセルが、それぞれページバッファに対応する。
【００３３】
請求項１６に記載するフラッシュメモリのページバッファは、請求項１におけるフラッシュメモリが、第２電圧を生成する別途チャージポンプをさらに具える。
【００３４】
【発明の実施の形態】
この発明は、フラッシュメモリの操作効率を高めるためのページバッファを提供するものであって、第１電圧と第２電圧を供給する電圧供給手段と、ラッチ回路と、複数のスイッチング素子とを含んでなる。
【００３５】
かかるページバッファの構造と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００３６】
【実施例】
図３にこの発明によるフラッシュメモリ５０の構造を表わすブロック図を開示する、フラッシュメモリ５０は制御回路５２と、センス増幅器５４と、ステータス・レジスタ５６と、チャージポンプ５８と、第１デコーダ６０と、第２デコーダ６２と、メモリ６４と、バッファ６８と、検知回路７１とを含んでなる。
【００３７】
メモリ６４はマトリクス方式に配列された複数のメモリセル６６を含み、二進法のデータを保存する。バッファ６８は複数のページバッファ７０を含み、個々のページングバッファ７０は、ビットライン上のすべてのメモリセル６６にそれぞれ対応する。即ち、メモリ６４のそれぞれのワードラインに１０２４個のメモリセル６６が設けられていれば、バッファ６８には１０２４個のメモリセル６６に対応するページバッファ７０を具えることになる。また、検知回路７１はメモリ６４ステータス・レジスタ６８との間に接続し、メモリセル６６を読み取るとともに、ページバッファ７０が対応するメモリセル６６に対してプログラミングを行った後、メモリセル６６の状態をページバッファ７０に提供する。よって、ページバッファ７０は提供されたメモリセル６６の状態に基づいてメモリセル６６に再度プログラミングを行う必要があるかを判断して決定する。
【００３８】
第１デコーダ６０が制御回路５２のデータを受信し、第ｎビットラインのメモリセル６６のアドレス指定を実行すると、第２デコーダ４２も亦、制御回路５２のデータを受信し該データと、及びチャージポンプ５８の提供する電圧レベルに基づき、ページバッファ７０を介して第ｎビットライン上のそれぞれのメモリセル６６に対してプログラミングを実行する。最後に、検知回路７１によってメモリセル６６のプログラミングが完了したか否かを認定する。
【００３９】
例えば、第１デコーダ６０及び第２デコーダ６２が、それぞれ制御回路５２のデータを受信すると、プログラミングを行う必要のあるメモリセル６６のアドレスを決定する。ページバッファ７０はチャージポンプ５８の提供する電圧レベルと、及び関連するメモリセル６６のアドレスに基づき、メモリセル６６のプログラミングを実行する。所定の時間が経過すると、検知回路７１はそれぞれのメモリセル６６の状態を検知してプログラミングが実行されたか否かを検知して、再度プログラミングを行うか決定する。即ち、プログラミングが完了していないメモリセル６６が存在している場合、該メモリセル６６に対応するページバッファ７０は新たにプログラミングのステップを実行し、その他ページバッファ７０はプログラミングのステップを実行しない。よって、ページバッファ７０は、検知回路７１を介して対応するメモリセル６６のプログラミングの状態を検知し、プログラミングを必要とするすべてのメモリセル６６が、いずれもプログラミングを完了するまで繰り返してプログラミングのステップを実行する。
【００４０】
図４に、図３に開示するページバッファ７０の構造を表わすブロック図を開示する。図示によれば、ページバッファ７０は電源供給手段７２と、ラッチ回路７４と、リセットスイッチ７６と、ロードスイッチ７８と、認定スイッチ８０と、制御スイッチ８２と、及び書込みスイッチ８４とを含んでなる。
【００４１】
電源供給手段７２はページバッファ７０に対する操作電圧と、メモリセル６６をプログラミングするプログラム電圧を提供する。該プログラム電圧はチャージポンプ５８によって生成される。ここで注意すべき点は、実施例においてページバッファ７０の操作電圧（例えば３Ｖ）は、ページバッファ７０に接続して対応するメモリセル６６をプログラミングすることができない点である。例えば、図１に開示するように、プログラミングの過程においてメモリセル６６が二進法の数値“０”の場合、コントロールゲート２０にマイナス電圧（例えば−５Ｖ）が入力され、ドレイン１６にプログラム電圧（例えば１０Ｖ）が入力されてフローティングゲート１８が電子を放出する。但し、操作電圧とコントロールゲート２０の間の電位差は、フローティングゲート１８が電子を放出するに足らないものである。このため、比較的低い電位の操作電圧は、ページバッファ７０に対応するメモリセル６６をプログラミングすることができない。
【００４２】
ラッチ回路７４は、２つのインバータ８６、８８を具え、エンドポイントＡに高電圧レベルが入力されると、インバータ８６はエンドポイントＢに作用して低電圧レベルを出力させる。同様に、エンドポイントＢに高電圧レベルが入力されると、インバータ８８はエンドポイントＡに作用して低電圧レベルを出力させる。最後に、ラッチ回路７４はエンドポイントＡ、Ｂの電圧レベルをラッチする。
【００４３】
また、リセット信号９０は、リセットスイッチ７６の通電状態を制御し、ロード信号９２はロードスイッチ７８の通電状態を制御し、認定信号９４は認定スイッチ８０の通電状態を制御し、制御信号９６は制御スイッチ８２の通電状態を制御する。さらに、書込み信号９８は書込みスイッチ８４の通電状態を制御する。
実施例において、制御信号９６はメインビットライン（ｍａｉｎ　ｂｉｔ　ｌｉｎｅ：ＭＢＬ）を介してメモリセル６６に入力され、かつ制御信号９６が低電圧レベルであった場合、はじめて制御スイッチが通電状態になる点に注意を要する。
【００４４】
ページバッファ７０の操作は、リセットのステップと、ロードのステップと、プログラミングのステップと、及び認定のステップに分けられる。この発明におけるページバッファ７０の技術上の特徴を開示するため、メモリセル６６がプログラミングを必要とするか否かに基づいて、その作動と原理を以下に説明する。
【００４５】
（１）メモリセル６６がプログラミングを必要としない場合。
リセットのステップを実行する。即ち、リセット信号９０を入力してリセットスイッチ７６を通電状態にし、かつ電圧供給手段７２が操作電圧（３Ｖ）を出力する。よって、ラッチ回路７４のエンドポイントＡは該操作電圧によって電圧が上昇して高電圧レベルとなり、エンドポイントＢはインバータ８６の転換作用によって低電圧レベルとなる。最後にラッチ回路７４がエンドポイントＡ、Ｂの電圧レベルを高電圧レベルと、低電圧レバルとしてそれぞれラッチする。
【００４６】
ロードのステップを実行する。即ち、ロード信号９２を入力してロードスイッチ７８を通電状態とし、検索回路７１によって制御信号９６を高電圧レベルに設定して制御スイッチ８２の通電状態を保持し、かつリセット信号９０によってリセットスイッチ７６を非通電状態とする。エンドポイントＡ、Ｂの電圧レベルは、ロードスイッチ７８の影響を受けることなく、それぞれ高電圧レベルと低電圧レベルとを保持する。
【００４７】
プログラミングのステップを実行する。即ち、書込み信号９８を入力して書込みスイッチ８４を通電状態とし、かつ電源供給手段７２から書込み電圧（１０Ｖ）を出力する。制御スイッチ８２は非通電状態となるため、エンドポイントＡ、Ｂは、なおも高電圧レベルと、低電圧レベルとをそれぞれ保持する。また、書込みスイッチ８４を介してエンドポイントＣの電圧レベルをエンドポイントＢの低電圧レベルに近づける。よって、エンドポイントＣはメモリセル６６に対して如何なるプログラミングの動作も行うことができなくなる。
【００４８】
認定のステップを実行する。即ち、認定信号９４を入力して認定スイッチ８０を通電状態にし、メモリセル６６はプログラミングの必要がないで、かつページバッファ７０もメモリセル６６をプログラミングさせないため、検知回路７１によってメモリセル６６を読み取った後、制御信号９６が高電圧レベルにされて制御スイッチ８２を非通電状態にさせる。よって、エンドポイントＡ、Ｂの電圧レベルはまだ、ラッチ回路７４にラッチされてそれぞれ高電圧レベルと低電圧レベルとを保持する。
【００４９】
（２）メモリセル６６はプログラミングを必要とする場合。
リセットのステップを実行する。即ち、リセット信号９０を入力してリセットスイッチ７６を通電状態にし、かつ電圧供給手段７２が操作電圧３Ｖを出力する。
よって、ラッチ回路７４のエンドポイントＡの電圧が上昇して高電圧レベルとなり、エンドポイントＢはインバータ８６の転換作用によって低電圧レベルとなる。最後にラッチ回路７４がエンドポイントＡ、Ｂの電圧レベルを高電圧レベルと、低電圧レバルとしてそれぞれラッチする。
【００５０】
ロードのステップを実行する。即ち、ロード信号９２を入力してロードスイッチ７８を通電状態とし、検索回路７１によって制御信号９６を低電圧レベルに設定して制御スイッチ８２を通電状態にし、かつリセット信号９０によってリセットスイッチ７６を非通電状態とする。このため、電圧供給手段７２から出力される操作電圧は通電した制御スイッチ８２とロードスイッチ７８を介してエンドポイントＢに入力し、よってエンドポイントＢの電圧レベルは低電圧レベルから高電圧レベルに上昇し、そしてインバータ８８はエンドポイントＡの電圧レベルを高電圧レベルから低電圧レベルに転換させ、最終的にラッチ回路７４はエンドポイントＡ、Ｂの電圧レベルを、それぞれ低電圧レベルと高電圧レベルにラッチする。
【００５１】
プログラミングのステップを実行する。即ち、書込み信号９８を入力して書込みスイッチ８４を通電状態にし、かつ電源供給手段７２から該書込み電圧を出力する。制御スイッチ８２と、ロードスイッチ７８と、及び書込みスイッチ８４とがいずれも通電状態となることによって、エンドポイントＣの電圧レベルは該書込み電圧に至るまで上昇し、通電状態となった書込みスイッチ８４によってメモリセル６６に対してプログラミングを実行する。
【００５２】
認定のステップを実行する。即ち、認定信号９４を入力して認定スイッチ８０を通電状態にし、かつ検知回路７１によってメモリセル６６を読み取り、プログラミングが完了したか否かを確認する。仮に、メモリセル６６のプログラミングが既に完了していれば、検知回路７１は制御信号９６を低電圧レベルに設定する。制御信号９６が制御スイッチ８２を通電状態とし、かつ電源供給手段７２から出力された操作電圧がエンドポイントＡに入力され、電圧を上昇させて高電圧レベルとする。そしてコンバータ８８はエンドポイントＢの電圧レベルを高電圧レベルから低電圧レベルに転換し、最後にラッチ回路７４がエンドポイントＡ、Ｂの電圧をそれぞれ高電圧レベルと、低電圧レベルとしてラッチする。
【００５３】
但し、仮にメモリセル６６のプログラミングが完了していない場合、検知回路７１は制御信号９６を高電圧レベルに設定する。このため、制御スイッチ８２は非通電状態となり、エンドポイントＡ、Ｂの電圧レベルは認定スイッチ８０の通電状態の影響を受けることなく、即ちラッチ回路７４は、なおもエンドポイントＡ、Ｂの電圧レベルをそれぞれ低電圧レベルと高電圧レベルとしてラッチする。
メモリセル６６のプログラミングが完了していないため、ページバッファ７０はメモリセル６６が最終的にプログラミングされ、かつラッチ回路７４がエンドポイントＡ、Ｂの電圧レベルをそれぞれ高電圧レベルと低電圧レベルとしてラッチするまで上述の書込みのステップと、認定のステップと、を繰り返し実行する。
【００５４】
上述のとおり、ページバッファ７０は、先ずリセットのステップにおいてラッチ回路７４のエンドポイントＡを高電圧レベルに設定するとともに、エンドポイントＢを低電圧レベルに設定する。仮にメモリセル６６のプログラミングが必要でない場合には、最終的にエンドポイントＡ、Ｂの電圧レベルがそれぞれ高電圧レベルと、高電圧レベルとしてラッチされる。但し、メモリセル６６がプログラミングを必要とする場合は、最終的にプログラミングが完成すると、エンドポイントＡ、Ｂの電圧レベルは、やはりそれぞれ高電圧レベルと低電圧レベルとしてラッチされる。よって、実施例においては、プログラミングのステップを実行した後のエンドポイントＡ、Ｂの電圧レベルと、リセットのステップを実行した後のエンドポイントＡ、Ｂの電圧レベルとの比較する結果によって、ページバッファ７０の操作が完了したか否かを判断することができる。
【００５５】
同一のメインビットライン上に位置するメモリセル６６は、いずれも同一のページバッファ７０に対応し、かつワードライン上の全てのメモリセル６６は、いずれも対応する二進法のデータの保存が完了すると、フラッシュメモリ５０は、初めて他のワードライン上のメモリセル６６に対して処理を実行する。よって実施例に於いては、それぞれのページバッファ７０のエンドポイントＡ、Ｂにおける電圧差を読み取り、ページバッファ７０が操作を完了したか否かを判断する。
それぞれのページバッファ７０がいずれも操作を完了したことは、該ワードライン上の全てのメモリセル６６に、対応する二進法のデータの保存がいずれも完了したことを表わす。次いで、フラッシュメモリ５０は、再度ページバッファ７０を利用して他のワードライン上のメモリセルに対して処理を実行する。
【００５６】
実施例においてリセットスイッチ７６と、ロードスイッチ７８と、認定スイッチ８０と、及び書込みスイッチ８４は、いずれもｎ型金属酸化膜半導体トランジスタであって、そのゲートはそれぞれリセット信号９０と、ロード信号９２と、認定信号９４と、及び書込み信号９８とに接続する。よってリセット信号９０と、ロード信号９２と、認定信号９４と、及び書込み信号９８とが高電圧レベルの場合、ドレインとソースは通電状態となり、リセットスイッチ７６と、ロードスイッチ７８と、認定スイッチ８０と、及び書込みスイッチ８４とを通電状態にする。また制御スイッチ８２は、ｐ型金属酸化膜半導体トランジスタであって、そのゲートは制御信号９６に接続する。よって制御信号９６が低電圧レベルの場合、ドレインとソースは通電状態となり、制御スイッチ８２を通電状態とする。但し仮にリセットスイッチ７６と、ロードスイッチ７８と、認定スイッチ８０と、制御スイッチ８２と、及び書込みスイッチ８４とがいずれもｎ型金属酸化膜半導体トランジスタであり、かつ制御スイッチ８２は、インバータを別途含むと、制御スイッチ８２の操作特性は、ｐ型金属酸化膜半導体トランジスタと同様になる。
【００５７】
またリセットスイッチ７６と、ロードスイッチ７８と、認定スイッチ８０と、制御スイッチ８２と、及び書込みスイッチ８４とがいずれもｐ型金属酸化膜半導体トランジスタであり、かつ制御スイッチ８２は、インバータを別途含む。
【００５８】
またリセットスイッチ７６と、ロードスイッチ７８と、認定スイッチ８０と、及び書込みスイッチ８４とがいずれもｐ型金属酸化膜半導体トランジスタであり、かつ制御スイッチ８２は、ｎ型金属酸化膜半導体トランジスタとなる。
【００５９】
上述のいずれのスイッチング素子の態様であろうと、いずれもこの発明の目的を達することができ、かついずれもこの発明の範囲に属する。
【００６０】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００６１】
【発明の効果】
従来の技術に比して、この発明のページバッファは、複数のスイッチング素子によって対応するメモリセルのプログラミングのステップを制御する。即ちリセットのステップによってラッチ回路の両端の電圧レベルをリセットし、かつ該ラッチ回路の両端の電圧レベルによってページバッファが操作を完了させたか否かを判断する。即ち該メモリセルのフローティングゲートに対応する状態が保存しようとするデータと合致するか否かを判断するものである。同一ワードライン上のメモリセルはそれぞれページバッファに対応するため、該ワードライン上にプログラミングが完成していないメモリセルが存在すれば、該プログラミングの完了していないメモリセルに対応するページバッファだけが該メモリセルに対して、フローティングゲートに対応する状態が保存しようとするデータに符合するまで再度プログラミングのステップを実行する。よって該ワードライン上の既にプログラミングが完了したメモリセルに対応するページバッファは、他の操作完了していないページバッファのプログラミングの操作完了を待つことになる。従ってこの発明によるページバッファは、メモリセルのフローティングゲートに対応する状態が保存しようとするデータに符合しないため、同一ワードライン上の全てのメモリセルに対して改めてプログラミングのステップを実行するような状況が発生しない。従って過度なプログラミングの操作を実行することによって発生するメモリセルの構造の破壊などを効率よく抑制することができ、同時にフラッシュメモリの寿命を延長することができる。
【００６２】
またこの発明によるページバッファは、それぞれ独立してメモリセルに対応するため、それぞれのページバッファは、連続処理ではなく、平行処理を行うことができる。よってプログラミングに必要とする時間を大幅に短縮し、フラッシュメモリのデータ保存の効率を高めるとともに、フラッシュメモリの応用の範囲を広げる効果を有する。
【図面の簡単な説明】
【図１】従来のＥＥＰＲＯＭの構造を表わす説明図である。
【図２】従来のフラッシュメモリの構造を表わすブロック図である。
【図３】この発明によるフラッシュメモリの構造を表わすブロック図である。
【図４】図３におけるページバッファの構造を表わすブロック図である。
【符号の説明】
１０　　　　　　　　　　ＥＥＰＲＯＭ
１２　　　　　　　　　　基板
１４　　　　　　　　　　ソース
１６　　　　　　　　　　ドレイン
１８　　　　　　　　　　フローティングゲート
２０　　　　　　　　　　コントロールゲート
２２　　　　　　　　　　チャネル
２４　　　　　　　　　　酸化層
３０、５０　　　　　　　フラッシュメモリ
３２、５２　　　　　　　制御回路
３４、５４　　　　　　　センス増幅器
３６、５６　　　　　　　ステータス・レジスタ
３８、５８　　　　　　　チャージポンプ
４０、６０　　　　　　　第１デコーダ
４２、６２　　　　　　　第２デコーダ
４４、６４　　　　　　　メモリ
４６、６６　　　　　　　メモリセル
６８　　　　　　　　　　バッファ
７０　　　　　　　　　　ページバッファ
７１　　　　　　　　　　検知回路
７２　　　　　　　　　　電圧供給手段
７４　　　　　　　　　　ラッチ回路
７６　　　　　　　　　　リセットスイッチ
７８　　　　　　　　　　ロードスイッチ
８０　　　　　　　　　　認定スイッチ
８２　　　　　　　　　　制御スイッチ
８４　　　　　　　　　　書込みスイッチ
８６、８８　　　　　　　インバータ
９０　　　　　　　　　　リセット信号
９２　　　　　　　　　　ロード信号
９４　　　　　　　　　　認定信号
９６　　　　　　　　　　制御信号
９８　　　　　　　　　　書込み信号
【図１】
2004133993.tif 000003
【図２】
2004133993.tif 000004
【図３】
2004133993.tif 000005
【図４】
2004133993.tif 000006