(57)【要約】【課題】層間絶縁膜の平坦性を向上させると同時に、配線と半導体基板との間の寄生容量を低減する。【解決手段】ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎがほとんど存在しない領域に、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎの側壁に形成されたサイドウォール４と同一層の絶縁膜からなるダミーパターン４ａを配置した後、ゲート電極３ｎの上層を層間絶縁膜５で覆い、ＣＭＰ法により層間絶縁膜５の表面を研磨し、平坦化する。このようにダミーパターン４ａを配置して層間絶縁膜５の表面を研磨することから、層間絶縁膜５の平坦性を改善することができる。また同時に導電体からなるダミー下地パターンを配置する場合と比較して、半導体基板１と配線８との間の寄生容量を低減することができる。【選択図】      図２
2004349622.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面の第１領域に第１導電体からなる第１電極を形成する工程と、
（ｂ）前記半導体基板の主面上に第１絶縁膜を堆積した後、前記第１絶縁膜をエッチングすることにより、前記第１電極がほとんど存在しない前記半導体基板の主面の第２領域にダミーパターンを形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜の表面を研磨する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の主面の第１領域に第１導電体からなる第１電極を形成する工程と、
（ｂ）前記半導体基板の主面上に第１絶縁膜を堆積した後、前記第１絶縁膜をエッチングすることにより、前記第１電極の側壁にサイドウォールを形成し、前記第１電極がほとんど存在しない前記半導体基板の主面の第２領域にダミーパターンを形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜の表面を研磨する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の主面の第１領域に第１導電体からなる第１電極を形成する工程と、
（ｂ）前記半導体基板の主面上に第１絶縁膜を堆積した後、前記第１絶縁膜をエッチングすることにより、前記第１電極がほとんど存在しない前記半導体基板の主面の第２領域にダミーパターンを形成し、前記第１および第２領域とは異なる前記半導体基板の主面の第３領域に抵抗素子形成用パターンを形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜の表面を研磨する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の主面の第１領域に第１導電体からなる第１電極と、前記第１電極の近傍に前記第１導電体からなるダミー電極とを形成する工程と、
（ｂ）前記半導体基板の主面上に第１絶縁膜を堆積した後、前記第１絶縁膜をエッチングすることにより、前記第１電極がほとんど存在しない前記半導体基板の主面の第２領域にダミーパターンを形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜の表面を研磨する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板の主面の第１領域に第１導電体からなる第１電極と、前記第１電極の近傍に前記第１導電体からなるダミー電極とを形成する工程と、
（ｂ）前記半導体基板の主面上に第１絶縁膜を堆積した後、前記第１絶縁膜をエッチングすることにより、前記第１電極がほとんど存在しない前記半導体基板の主面の第２領域にダミーパターンを形成する工程と、
（ｃ）前記半導体基板の主面上に第２絶縁膜を堆積した後、前記第２絶縁膜の表面を研磨する工程とを有し、
前記ダミー電極は、前記第１電極から１０μｍ以内の領域に配置されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、１３０ｎｍノード以下のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備えた半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体基板上に堆積された絶縁膜の平坦化には、一般にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法が用いられている。しかしながら、絶縁膜のＣＭＰでは、下地パターンの粗密に依存して下地パターン上の絶縁膜の残り膜厚が不均一となることがあり、１つの半導体チップ内において絶縁膜の標高（半導体基板の主面から絶縁膜の表面までの高さ）にばらつきが生ずるという問題がある。例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスにおいては、ゲート電極が密集している領域とゲート電極がほとんど存在しない領域とがあり、これら領域間での段差が大きいことからゲート電極を覆う層間絶縁膜の標高にばらつきが生じ、層間絶縁膜上に配線を形成するリソグラフィ工程で露光フォーカスマージンの低下が生じてしまう。
【０００３】
そこで、この絶縁膜の標高のばらつきを解決するため、例えば下地パターン密度が相対的に低い領域において、この下地パターンと同一層のダミー下地パターンを形成し、半導体チップ内の下地パターン密度を均一化することによって、その上に形成される絶縁膜の平坦性の向上を図る方法が用いられている（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】
土肥俊郎、「半導体ＣＭＰ技術」、株式会社工業調査会、２００１年１月１０日、ｐ．２２６
【０００５】
【発明が解決しようとする課題】
ところが、ＣＭＯＳデバイスのゲート電極を覆う層間絶縁膜の表面をＣＭＰ法で平坦化する技術においては、以下の課題があることを本発明者は見出した。
【０００６】
すなわち、ＣＭＯＳデバイスにおいては、前述したようにゲート電極が密集している領域とゲート電極がほとんど存在しない領域とがあることから、ゲート電極がほとんど存在しない領域にはゲート電極と同一層の導電体からなるダミー電極を配置している。これによりゲート電極のパターン密度を均一化して、配線を形成するリソグラフィ工程の要求を満たす層間絶縁膜の表面の平坦性を達成している。しかしながら、ダミー電極は導電体であるため、配線と半導体基板との間に生じる寄生容量が増加するという問題が発生する。
【０００７】
配線と半導体基板との間の寄生容量を図１１に示す半導体基板の要部断面図を用いて説明する。図中、２１は半導体基板、２２はゲート絶縁膜、２３ｎはゲート電極、２３ｄはダミー電極、２４は層間絶縁膜、ＳＤはソース・ドレインを構成する半導体領域、ＳＴＩは素子分離部である。
【０００８】
図１１（ａ）に示すように、ダミー電極２３ｄを配置しない場合の寄生容量Ｃ１は、層間絶縁膜２４の誘電率εを用いて
Ｃ１＝ε／Ｘ１                                      式（１）
で表される。一方、図１１（ｂ）に示すように、膜厚Ｄを有するダミー電極２３ｄを配置した場合の寄生容量Ｃは、
2004349622.tif 000003
で表される。ここでＸ１＝Ｄ＋Ｘ２＋Ｘ３、すなわちＸ１＞Ｘ２＋Ｘ３であるのでＣ＞Ｃ１となり、ダミー電極２３ｄを配置しない場合の寄生容量Ｃ１よりもダミー電極２３ｄを配置した場合の寄生容量Ｃが大きくなることが分かる。この寄生容量の増加は、例えばＡＣ動作において半導体装置の性能の低下を引き起こす要因となる。
【０００９】
本発明の目的は、層間絶縁膜の平坦性を向上させると同時に、配線と半導体基板との間の寄生容量を低減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、半導体基板の主面の第１領域に第１導電体からなるＭＩＳＦＥＴのゲート電極を形成する工程と、半導体基板の主面上に第１絶縁膜を堆積した後、第１絶縁膜をエッチングすることにより、ゲート電極がほとんど存在しない半導体基板の主面の第２領域にダミーパターンを形成する工程と、半導体基板の主面上に第２絶縁膜を堆積した後、第２絶縁膜の表面を研磨して、第２絶縁膜の表面を平坦化する工程とを有するものである。
【００１３】
本発明は、半導体基板の主面の第１領域に第１導電体からなるＭＩＳＦＥＴのゲート電極と、ゲート電極の近傍に第１導電体からなるダミー電極とを形成する工程と、半導体基板の主面上に第１絶縁膜を堆積した後、第１絶縁膜をエッチングすることにより、ゲート電極がほとんど存在しない半導体基板の主面の第２領域にダミーパターンを形成する工程と、半導体基板の主面上に第２絶縁膜を堆積した後、第２絶縁膜の表面を研磨して、第２絶縁膜の表面を平坦化する工程とを有するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
図１に、本発明の一実施の形態である半導体装置の要部平面図、図２に、図１のＡ−Ａ′線における半導体装置の要部断面図を示す。ここではＭＩＳＦＥＴのゲート電極がほとんど存在しない領域に配置されるダミー電極およびダミーパターンについて説明する。
【００１６】
半導体基板１の主面には、素子分離部ＳＴＩに囲まれた活性領域にＭＩＳＦＥＴ、例えばｎチャネルＭＩＳＦＥＴＱｎが形成されている。ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインは一対のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造の半導体領域ＳＤによって構成されている。この一対の半導体領域ＳＤの間の半導体基板１上には、ゲート絶縁膜２およびゲート電極３ｎが形成されており、さらにゲート電極３ｎの側壁には絶縁膜からなるサイドウォール４が形成されている。ゲート電極３ｎは、その表面が平坦化された層間絶縁膜５で覆われており、層間絶縁膜５には、一対の半導体領域ＳＤに達する接続孔６が形成されている。接続孔６の内部にはプラグ７が埋め込まれており、このプラグ７を介して配線８が一対の半導体領域ＳＤに接続されている。
【００１７】
ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎがほとんど存在しない領域には、ダミー電極（図１中、相対的に薄い網掛けのハッチングで示す）３ｄおよびダミーパターン（図１中、相対的に濃い網掛けのハッチングで示す）４ａが形成されている。ダミー電極３ｄは、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎと同一層の導電体からなり、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎから１０μｍ以内の領域に配置されている。またダミー電極３ｄは、０．８×０．８μｍ□程度の矩形であり、互いに０．４μｍ程度の間隔をおいて配置されている。このようにｎチャネルＭＩＳＦＥＴＱｎの近傍にダミー電極３ｄを配置することによって、ゲート電極３ｎのパターン疎密に依存するゲート寸法またはゲート形状の変動を低減することができる。さらにサイドウォール４を構成する絶縁膜の堆積膜厚もゲート電極３ｎのパターン疎密に依存するが、ｎチャネルＭＩＳＦＥＴＱｎの近傍にダミー電極３ｄを配置することによって絶縁膜の堆積膜厚がほぼ均一となることから、サイドウォール４のサイドウォール長の変動も低減することができる。これらにより、ｎチャネルＭＩＳＦＥＴＱｎの特性変動を抑えることができる。
【００１８】
ダミーパターン４ａは、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎの側壁に形成されたサイドウォール４と同一層の絶縁膜からなり、ダミー電極３ｄが配置された領域の外側に配置されている。またダミーパターン４ａは、０．８×０．８μｍ□程度の矩形であり、互いに０．４μｍ程度の間隔をおいて配置されている。このように、ダミーパターン４ａをｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎがほとんど存在しない領域に配置することによって、層間絶縁膜５の平坦性を改善することができ、同時にこの領域に導電体からなるダミー電極３ｄを全て配置する場合と比較して、半導体基板１と配線８との間の寄生容量を低減することができる。これにより、回路性能、例えばＡＣ特性の向上、動作周波数の向上を図ることができる。
【００１９】
次に、本発明の一実施の形態である半導体装置の製造方法を図３〜図９に示す半導体基板の要部断面図を用いて工程順に説明する。なおｎチャネルＭＩＳＦＥＴが形成される領域をｎＭＩＳ形成領域、ｐチャネルＭＩＳＦＥＴが形成される領域をｐＭＩＳ形成領域、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電極がほとんど存在しない領域をダミー形成領域、抵抗素子が形成される領域を抵抗素子形成領域と言う。
【００２０】
まず、図３に示すように、例えば１〜１０Ω程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。次に、半導体基板１表面に厚さ１０ｎｍ程度の酸化シリコン膜（図示せず）を形成し、さらに厚さ１２ｎｍ程度の窒化シリコン膜（図示せず）を形成する。次に、レジストパターンをマスクにして、窒化シリコン膜、酸化シリコン膜および半導体基板１をエッチングすることにより深さ３５０ｎｍ程度の素子分離溝９を形成した後、半導体基板１を約１０００℃で熱処理することによって、溝９の内壁に厚さ１０ｎｍ程度の酸化シリコン膜（図示せず）を形成する。続いて溝９の内部を含む半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で厚さ４５０ｎｍ程度の酸化シリコン膜１０を堆積した後、ＣＭＰ法で溝９の上部の酸化シリコン膜１０を窒化シリコン膜が露出するまで研磨し、その表面を平坦化する。その後、窒化シリコン膜を選択エッチング技術により除去することにより素子分離を形成する。
【００２１】
次に、半導体基板１のｎＭＩＳ形成領域にｐ型不純物、例えばボロンをイオン注入し、ｐＭＩＳ形成領域にｎ型不純物、例えばリンをイオン注入することにより、半導体基板１にｐ型ウェル１１およびｎ型ウェル１２を形成する。続いてフッ酸系の水溶液を用いて半導体基板１の表面をウェット洗浄した後、約８００℃の熱酸化処理で半導体基板１の表面に厚さ２ｎｍ程度の清浄なゲート絶縁膜２を形成する。
【００２２】
次に、ゲート絶縁膜２上に厚さ１５０ｎｍ程度の多結晶シリコン膜３ＡをＣＶＤ法で堆積した後、ｎＭＩＳ形成領域の多結晶シリコン膜３Ａにｎ型不純物、例えばリンをイオン注入し、ｐＭＩＳ形成領域の多結晶シリコン膜３Ａにｐ型不純物、例えばボロンをイオン注入する。続いて半導体基板１に、例えば９５０℃、６０秒程度の熱処理を施して、多結晶シリコン膜３Ａに導入した上記不純物を活性化させて、ｎＭＩＳ形成領域にｎ型多結晶シリコン膜３Ａｎ、ｐＭＩＳ形成領域にｐ型多結晶シリコン膜３Ａｐを形成する。なおダミー形成領域の多結晶シリコン膜３Ａにｎ型不純物またはｐ型不純物をイオン注入して、ｎ型多結晶シリコン膜３Ａｎまたはｐ型多結晶シリコン膜３Ａｐとしてもよい。
【００２３】
次に、図４に示すように、レジストパターン１３をマスクにして多結晶シリコン膜３Ａｎ，３Ａｐ，３Ａをドライエッチングすることにより、ｎＭＩＳ形成領域に多結晶シリコン膜３ＡｎからなるｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎ、ｐＭＩＳ形成領域に多結晶シリコン膜３ＡｐからなるｐチャネルＭＩＳＦＥＴＱｐのゲート電極３ｐを形成し、同時に、これらゲート電極３ｎ，３ｐの近傍のダミー形成領域にダミー電極３ｄを形成する。ダミー電極３ｄは、ゲート電極３ｎ，３ｐから１０μｍ以内の領域に配置されて、ゲート電極３ｎ，３ｐのパターン粗密に起因したゲート寸法の変動またはゲート形状の変動を防止する。ゲート電極３ｎ，３ｐのゲート長は、例えば１００ｎｍ程度である。
【００２４】
次に、図５に示すように、レジストパターン１３を除去した後、ｎＭＩＳ形成領域、ｐＭＩＳ形成領域およびダミー形成領域をレジスト膜で覆った後、抵抗素子形成領域のｐ型ウェル１１にｎ型不純物、例えばヒ素をイオン注入して、抵抗素子Ｒの半導体領域１４を形成する。
【００２５】
次に、ｐＭＩＳ形成領域、ダミー形成領域および抵抗素子形成領域をレジスト膜で覆った後、ゲート電極３ｎをマスクとしてｐ型ウェル１１にｎ型不純物、例えばヒ素をイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインの一部を構成する拡張半導体領域１５ｎを形成する。同様に、ｎＭＩＳ形成領域、ダミー形成領域および抵抗素子形成領域をレジスト膜で覆った後、ゲート電極３ｐをマスクとしてｎ型ウェル１２にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインの一部を構成する拡張半導体領域１５ｐを形成する。
【００２６】
次に、図６に示すように、半導体基板１上にＣＶＤ法で厚さ１００ｎｍ程度の酸化シリコン膜４Ａを堆積する。なお酸化シリコン膜４Ａに限定されるものではなく、窒化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜との積層膜であっても構わない。
【００２７】
次に、図７に示すように、ダミー形成領域および抵抗素子形成領域の一部にレジストパターン１７を形成した後、酸化シリコン膜４Ａを異方性的にドライエッチングすることにより、ゲート電極３ｎ，３ｐおよびダミー電極３ｄの側壁に側壁長が、例えば７０〜８０ｎｍ程度のサイドウォール４を形成する。ダミー電極３ｄが配置されていることにより、ゲート電極３ｎ，３ｐのパターン粗密に起因した酸化シリコン膜４Ａの膜厚の変動を抑えることができるので、サイドウォール４の寸法変動を防止することができる。さらに同一工程でダミー形成領域にダミーパターン４ａ、抵抗素子形成領域に抵抗素子形成用パターン４ｂを形成する。ダミーパターン４ａは、ゲート電極３ｎ，３ｐを覆う層間絶縁膜において良好な平坦性を得るために設けられるが、サイドウォール４と同一層の酸化シリコン膜４Ａを用いて、同一工程で形成されるので、新たに絶縁膜の成膜工程、加工工程等を増やすことなくダミーパターン４ａを形成することができる。
【００２８】
次に、図８に示すように、レジストパターン１７を除去し、続いてｐＭＩＳ形成領域、ダミー形成領域および抵抗素子形成領域をレジスト膜で覆った後、ゲート電極３ｎおよびサイドウォール４をマスクとしてｐ型ウェル１１にｎ型不純物、例えばヒ素をイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインの他の一部を構成する拡散半導体領域１８ｎを形成する。同様に、ｎＭＩＳ形成領域、ダミー形成領域および抵抗素子形成領域をレジスト膜で覆った後、ゲート電極３ｐおよびサイドウォール４をマスクとしてｎ型ウェル１２にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインの他の一部を構成する拡散半導体領域１８ｐを形成する。
【００２９】
その後、半導体基板１に熱処理を施してｎ型不純物およびｐ型不純物の活性化を行う。これにより、拡張半導体領域１５ｎおよび拡散半導体領域１８ｎからなるｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインが形成され、拡張半導体領域１５ｐおよび拡散半導体領域１８ｐからなるｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインが形成される。
【００３０】
次に、半導体基板１上にスパッタ法で厚さ８ｎｍ程度のコバルト膜および厚さ１０ｎｍ程度の窒化チタン膜を順次堆積する。続いて半導体基板１に約５００℃の熱処理を施してゲート電極３ｎ，３ｐ、ダミー電極３ｄおよび拡散半導体領域１８ｎ，１８ｐの表面に選択的にシリサイド層１９を形成する。ここで上記窒化チタン膜はコバルト膜の酸化防止膜として機能する。この後、未反応のコバルトおよび窒化チタン膜をウェットエッチングで除去し、次いでシリサイド層１９の低抵抗化のため、約７５０℃の熱処理を半導体基板１に施す。
【００３１】
次に、図９に示すように、半導体基板１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜をＣＭＰ法で研磨することにより、その表面が平坦化された層間絶縁膜５を形成する。ゲート電極３ｎ，３ｐがほとんど存在しないダミー形成領域には酸化シリコン膜４Ａからなるダミーパターン４ａを配置していることから、層間絶縁膜５の良好な平坦性が得られ、同時に導電体からなるダミー電極３ｄをダミー形成領域に全て配置する場合と比較して、半導体基板１と配線８との間の寄生容量を低減することができる。
【００３２】
次に、レジストパターンをマスクとしたドライエッチングによって層間絶縁膜５に接続孔６を形成する。この接続孔６は、拡散半導体領域１８ｎ，１８ｐの表面に設けられたシリサイド層１９上などの必要部分に形成する。続いて接続孔６の内部を含む半導体基板１の全面に、バリア膜、例えばチタン膜または窒化チタン膜をＣＶＤ法で堆積し、さらにタングステン膜をＣＶＤ法で堆積する。続いて接続孔６以外の領域のバリア膜およびタングステン膜をＣＭＰ法により除去して接続孔６の内部にプラグ７を形成する。
【００３３】
次に、半導体基板１上に金属膜、例えばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、配線８を形成する。上記金属膜は、例えばＣＶＤ法またはスパッタ法により堆積できる。なお配線８は、絶縁膜に溝を形成し、その溝の内部に金属膜を埋め込む、いわゆるダマシン法で形成することもできる。その後、レジストパターンを除去し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、本実施の形態の半導体装置が略完成する。
【００３４】
図１０に、本発明の一実施の形態の変形例である半導体装置の要部断面図を示す。
【００３５】
前記図２に示した半導体装置と同様に、半導体基板１の主面にｎチャネルＭＩＳＦＥＴＱｎが形成されており、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極３ｎがほとんど存在しない領域には、ゲート電極３ｎの側壁に形成されたサイドウォール４および抵抗素子Ｒの抵抗素子形成用パターン４ｂと同一層の絶縁膜からなるダミーパターン４ａが形成されている。このように、ダミー形成領域に絶縁膜からなるダミーパターン４ａのみを配置することにより、さらに半導体基板１と配線８との間の寄生容量を低減することができる。
【００３６】
なお、本実施の形態では、サイドウォール４、ダミーパターン４ａおよび抵抗素子形成用パターン４ｂを同一層の絶縁膜（酸化シリコン膜４Ａ）により構成したが、サイドウォール４と抵抗素子形成用パターン４ｂとを異なる絶縁膜で構成してもよく、この場合、ダミーパターン４ａはサイドウォール４と同一工程、抵抗素子形成用パターン４ｂと同一工程、またはこれらと異なる工程で形成することができる。ダミーパターン４ａまたは抵抗素子形成用パターン４ｂと異なる工程で形成した場合は工程数が増加するが、絶縁膜の厚さを層間絶縁膜の平坦化に最適な厚さとすることができる。
【００３７】
このように、本実施の形態によれば、層間絶縁膜５の平坦化のために設けられるダミー下地パターンを絶縁膜からなるダミーパターン４ａとすることにより、半導体基板１と配線８との間の寄生容量を低減することができる。またダミーパターン４ａをサイドウォール４または抵抗素子Ｒの抵抗素子形成用パターン４ｂと同一層の絶縁膜で形成することにより、工程数を増やすことなくダミーパターン４ａを形成することができる。またｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの近傍に、ゲート電極３ｎ，３ｐと同一層の導電体からなるダミー電極３ｄを配置することにより、パターン密度に依存したゲート電極３ｎ，３ｐのゲート寸法またはゲート形状の変動、あるいはサイドウォール４のサイドウォール長の変動を低減することができるので、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの特性変動を抑えることができる。
【００３８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３９】
例えば、前記実施の形態では、ＭＩＳＦＥＴのゲート電極の疎密パターンに適用した場合について説明したが、その他の疎密パターン、例えば多層配線の疎密パターンにも適用することができる。
【００４０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４１】
層間絶縁膜の平坦化のために設けられるダミー下地パターンを絶縁膜によって構成することにより、層間絶縁膜の平坦性を向上させる同時に、配線と半導体基板との間の寄生容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を示す半導体基板の要部平面図である。
【図２】図１のＡ−Ａ′線における半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の変形例を示す半導体基板の要部断面図である。
【図１１】配線と半導体基板との間の寄生容量を説明するための半導体基板の要部断面図である。（ａ）はダミー電極を配置していない場合の断面図、（ｂ）はダミー電極を配置した場合の断面図である。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３ｎ  ゲート電極
３ｐ  ゲート電極
３ｄ  ダミー電極
３Ａ  多結晶シリコン膜
３Ａｎ  多結晶シリコン膜
３Ａｐ  多結晶シリコン膜
４  サイドウォール
４ａ  ダミーパターン
４ｂ  抵抗素子形成用パターン
４Ａ  酸化シリコン膜
５  層間絶縁膜
６  接続孔
７  プラグ
８  配線
９  溝
１０  酸化シリコン膜
１１  ｐ型ウェル
１２  ｎ型ウェル
１３  レジストパターン
１４  半導体領域
１５ｎ  拡張半導体領域
１５ｐ  拡張半導体領域
１７  レジストパターン
１８ｎ  拡散半導体領域
１８ｐ  拡散半導体領域
１９  シリサイド層
２１  半導体基板
２２  ゲート絶縁膜
２３ｎ  ゲート電極
２３ｄ  ダミー電極
２４  層間絶縁膜
２５  配線
Ｑｎ  ｎチャネルＭＩＳＦＥＴ
Ｑｐ  ｐチャネルＭＩＳＦＥＴ
Ｒ  抵抗素子
ＳＤ  半導体領域
ＳＴＩ  素子分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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