(57)【要約】【課題】プロセッサに、１クロックサイクル時間よりも書き込みサイクル時間が長いメモリを搭載することを可能にする。【解決手段】プロセッサは、プロセッサコア、バス、メモリ部を有する。メモリ部は第１メモリを有する。第１メモリのセルアレイは、ゲインセルで構成されている。プロセッサコアは、書き込みイネーブル信号を生成する機能を有する。第１メモリは、書き込みイネーブル信号に対応して、待機信号を生成する機能を有する。プロセッサコアは、待機信号に基づいて、メモリ部へのアクセスをｎクロックサイクル時間延期する。第１メモリの書き込みサイクルに（ｎ＋１）クロックサイクルが割り当てられる。【選択図】図１
2022003572.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサコア、メモリ部、およびバスを有する半導体装置であり、
前記メモリ部は第１メモリを有し、
前記第１メモリはメモリセルを有し、
前記メモリセルは、第１トランジスタ、第２トランジスタ、および容量素子を有し、
前記第１トランジスタの第１端子は前記第２トランジスタのゲートに電気的に接続され、
前記第２トランジスタのゲートは、前記容量素子の第１端子に電気的に接続され、
前記プロセッサコアは、書き込みイネーブル信号を生成する機能を有し、
前記バスは、前記書き込みイネーブル信号を前記メモリ部に出力する機能を有し、
前記第１メモリは、前記書き込みイネーブル信号に基づいて、待機信号を生成する機能を有し、
前記バスは前記待機信号を前記プロセッサコアに出力する機能を有し、
前記プロセッサコアは、前記待機信号に基づいて、前記メモリ部へのアクセスをｎクロックサイクル時間（ｎは１以上の整数）延期する機能を有する半導体装置。
【請求項２】
プロセッサコア、メモリ部、バス、レジスタ、クロック生成部、およびロジック部を有する半導体装置であり、
前記メモリ部は第１メモリを有し、
前記第１メモリはメモリセルを有し、
前記メモリセルは、第１トランジスタ、第２トランジスタ、および容量素子を有し、
前記第１トランジスタの第１端子は前記第２トランジスタのゲートに電気的に接続され、
前記第２トランジスタのゲートは、前記容量素子の第１端子に電気的に接続され、
前記プロセッサコアは、前記レジスタに第１データを書き込む機能を有し、
前記レジスタは前記第１データを前記クロック生成部に出力する機能と、前記第１データを前記ロジック部に出力する機能とを有し、
前記クロック生成部は、前記第１データに応じた周波数のクロック信号を生成する機能を有し、
前記ロジック部は、前記第１データに基づいて第１信号を生成する機能と、前記第１信号を前記第１メモリに出力する機能とを有し、
前記プロセッサコアは、書き込みイネーブル信号を生成する機能を有し、
前記バスは、前記書き込みイネーブル信号を前記メモリ部に出力する機能を有し、
前記第１メモリは、前記書き込みイネーブル信号および前記第１信号に基づいて、待機信号を生成する機能を有し、
前記バスは前記待機信号を前記プロセッサコアに出力する機能を有し、
前記プロセッサコアは、前記待機信号に基づいて、前記メモリ部へのアクセスをｍクロックサイクル時間（ｍは０以上の整数）延期する機能を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本
発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関
する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、メモリセルが１個のトラ
ンジスタ（１Ｔ）と１個のキャパシタ（１Ｃ）で構成されている。１Ｔ１Ｃ型ＤＲＡＭは
、キャパシタに電荷を蓄積することで、データを保持することが可能なメモリであるため
、原理的に無制限に書き込みができる。また、書き込みおよび読み出しの速度が高速であ
ること、メモリセルの素子数が少ないため高集積が容易であることから、ＤＲＡＭは大容
量なメモリ装置として、多くの電子機器に組み込まれている。しかしながら、１Ｔ１Ｃ型
ＤＲＡＭは、キャパシタに蓄積した電荷をそのままビット線に放出して電位の変動を測定
することでデータの読み出しを行うため、キャパシタの静電容量を一定以上とすることが
求められ、メモリセルの微細化によって必要な静電容量を確保することが困難となりつつ
ある。
【０００３】
１Ｔ１Ｃ型メモリセルに対して、２個のトランジスタまたは３個のトランジスタで形成さ
れたゲインセルと呼ばれるメモリセルが提案されている（例えば、特許文献１、２）。ゲ
インセルは、蓄積した電荷量を読み出しトランジスタで増幅して、ビット線に供給できる
ため、キャパシタの容量を小さくすることが可能とされる。
【０００４】
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「酸化物半導体トランジス
タ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。また、ゲイン
セルの書き込みトランジスタがＯＳトランジスタであるメモリが提案されている（例えば
、特許文献３、非特許文献１、２）。
【０００５】
本明細書等では、特許文献３のように、メモリセルにＯＳトランジスタが設けられている
メモリのことを、「ＯＳメモリ」と呼ぶこととする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−９３９８８号公報
【特許文献２】特開２００６−１２８７８号公報
【特許文献３】特開２０１１−１１９６７５号公報
【非特許文献】
【０００７】
【非特許文献１】Ｙ．  Ｙａｋｕｂｏ  ｅｔ  ａｌ．，”Ｈｉｇｈ−ｓｐｅｅｄ  ａｎｄ  Ｌｏｗ−ｌｅａｋａｇｅ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ６０−ｎｍ  Ｃ−ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ  ｗｉｔｈ  ＧＨｚ−ｏｒｄｅｒｅｄ  Ｃｕｔｏｆｆ  Ｆｒｅｑｕｅｎｃｙ，”Ｅｘｔ．Ａｂｓｔｒ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，２０１４，ｐｐ．６４８−６４９．
【非特許文献２】Ｔ．Ｍａｔｓｕｚａｋｉ  ｅｔ  ａｌ．，“Ａ  １２８ｋｂ  ４ｂｉｔ／Ｃｅｌｌ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｉｎ−Ｇａ−Ｚｎ  Ｏｘｉｄｅ  ＦＥＴ  Ｕｓｉｎｇ  Ｖｔ  Ｃａｎｃｅｌ  Ｗｒｉｔｅ  Ｍｅｔｈｏｄ，”ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５，ｐｐ．３０６−３０７．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一形態の課題は、新規な半導体装置を提供すること、新規な半導体装置の動作方
法を提供すること、新規な半導体装置の使用方法を提供すること、動作周波数を向上する
こと、動作周波数を変更できる半導体装置を提供すること、低消費電力の半導体装置を提
供すること、および１クロックサイクル時間よりも書き込みサイクル時間が長いメモリを
搭載する半導体装置を提供すること、である。
【０００９】
なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は
互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自
ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
（１）  本発明の一形態は、プロセッサコア、メモリ部、およびバスを有する半導体装置
であり、メモリ部は第１メモリを有し、第１メモリはメモリセルを有し、メモリセルは、
第１トランジスタ、第２トランジスタ、および容量素子を有し、第１トランジスタの第１
端子は第２トランジスタのゲートに電気的に接続され、第２トランジスタのゲートは、容
量素子の第１端子に電気的に接続され、プロセッサコアは、書き込みイネーブル信号を生
成する機能を有し、バスは、書き込みイネーブル信号をメモリ部に出力する機能を有し、
第１メモリは、書き込みイネーブル信号に基づいて、待機信号を生成する機能を有し、バ
スは待機信号をプロセッサコアに出力する機能を有し、プロセッサコアは、待機信号に基
づいて、メモリ部へのアクセスをｎクロックサイクル時間（ｎは１以上の整数）延期する
機能を有する半導体装置である。
【００１１】
（２）  本発明の一形態は、プロセッサコア、メモリ部、バス、レジスタ、クロック生成
部、およびロジック部を有する半導体装置であり、メモリ部は第１メモリを有し、第１メ
モリはメモリセルを有し、メモリセルは第１トランジスタ、第２トランジスタおよび容量
素子を有し、第１トランジスタの第１端子は第２トランジスタのゲートに電気的に接続さ
れ、第２トランジスタのゲートは、容量素子の第１端子に電気的に接続され、プロセッサ
コアは、レジスタに第１データを書き込む機能を有し、レジスタは第１データをクロック
生成部に出力する機能と、第１データをロジック部に出力する機能とを有し、クロック生
成部は、第１データに応じた周波数のクロック信号を生成する機能を有し、ロジック部は
、第１データに基づいて第１信号を生成する機能と、第１信号を第１メモリに出力する機
能とを有し、プロセッサコアは書き込みイネーブル信号を生成する機能を有し、バスは書
き込みイネーブル信号をメモリ部に出力する機能を有し、第１メモリは書き込みイネーブ
ル信号および第１信号に基づいて、待機信号を生成する機能を有し、バスは待機信号をプ
ロセッサコアに出力する機能を有し、プロセッサコアは、待機信号に基づいて、メモリ部
へのアクセスをｍクロックサイクル時間（ｍは０以上の整数）延期する機能を有する半導
体装置である。
【００１２】
（３）  形態（１）または（２）において、第３トランジスタを有し、第２トランジスタ
の第１端子と第３トランジスタの第１端子は互いに電気的に接続されている半導体装置で
ある。
【００１３】
（４）  形態（１）乃至（３）の何れか１において、メモリ部は、ＳＲＡＭ、フラッシュ
メモリ、強誘電体ＲＡＭ、磁気抵抗ＲＡＭ、抵抗変化ＲＡＭ、および相変化ＲＡＭの少な
くとも１つを有することができる。
【００１４】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体
特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えた
チップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及
び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している
場合がある。
【００１５】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、な
ど）であるとする。
【００１６】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲー
トは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソー
スまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に
与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、
本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるもの
とする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場
合がある。
【００１７】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不
純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えるこ
とが可能である。
【００１８】
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のこと
を示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは
、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味し
ない場合もある。
【００１９】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、また
は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語
を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２０】
本明細書等において、「第１」、「第２」、「第３」という序数詞は構成要素の混同を避
けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定す
るものでもない。
【発明の効果】
【００２１】
本発明の一形態によって、新規な半導体装置を提供すること、新規な半導体装置の動作方
法を提供すること、新規な半導体装置の使用方法を提供すること、動作周波数を向上する
こと、動作周波数を変更できる半導体装置を提供すること、低消費電力の半導体装置を提
供すること、および１クロックサイクル時間よりも書き込みサイクル時間が長いメモリを
搭載する半導体装置を提供すること、を実現することができる。
【００２２】
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記
載は、他の効果の存在を妨げるものではない。本発明の一形態について、上記以外の課題
、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかにな
るものである。
【図面の簡単な説明】
【００２３】
【図１】マイクロコントローラユニット（ＭＣＵ）の構成例を示すブロック図。
【図２】Ａ：ＮＯＳＲＡＭの構成例を示すブロック図。Ｂ：メモリセルの構成例を示す回路図。
【図３】ＭＣＵの動作例を示すタイミングチャート。
【図４】ＭＣＵの動作例を示すタイミングチャート。
【図５】Ａ：マイクロコントローラユニット（ＭＣＵ）の構成例を示すブロック図。Ｂ：クロック信号生成回路の構成例を示すブロック図。Ｃ：待機信号の構成例を示すタイミングチャート。
【図６】Ａ：ＮＯＳＲＡＭの構成例を示すブロック図。Ｂ：メモリセルの構成例を示す回路図。
【図７】ＭＣＵの動作例を示すタイミングチャート。
【図８】ＭＣＵの動作例を示すタイミングチャート。
【図９】Ａ：ＮＯＳＲＡＭの構成例を示すブロック図。Ｂ：メモリセルの構成例を示す回路図。
【図１０】Ａ−Ｆ：メモリセルの構成例を示す回路図。
【図１１】列ドライバの構成例を示す回路図。
【図１２】ＮＯＳＲＡＭの読み出し動作例を示すタイミングチャート。
【図１３】ＮＯＳＲＡＭの書き込み動作例を示すタイミングチャート。
【図１４】Ａ、Ｂ：ＮＯＳＲＡＭのブロックの構成例を示すブロック図。
【図１５】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：半導体ウエハの上面図。Ｃ：半導体ウエハの部分拡大図。Ｄチップの拡大図。Ｅ：電子部品の構成例を示す斜視模式図。
【図１６】Ａ−Ｆ：電子機器の構成例を示す図。
【図１７】Ａ：ＯＳ（酸化物半導体）トランジスタの構成例を示す平面図。Ｂ、Ｃ：図１７ＡのＯＳトランジスタの断面図。
【図１８】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図１８ＡのＯＳトランジスタの断面図。
【図１９】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図１９ＡのＯＳトランジスタの断面図。
【図２０】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２０ＡのＯＳトランジスタの断面図。
【図２１】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２１ＡのＯＳトランジスタの断面図。
【図２２】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２２ＡのＯＳトランジスタの断面図。
【図２３】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ、Ｃ：図２３ＡのＯＳトランジスタの断面図。
【図２４】ＯＳトランジスタのエネルギーバンド図。
【図２５】ＭＣＵの構成例を示す断面図。
【図２６】ＭＣＵの構成例を示す断面図。
【発明を実施するための形態】
【００２４】
以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み
合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、使用
方法例、製造方法例も含む）が示される場合は、互いに構成例を適宜組み合わせることが
可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及び
その範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であ
れば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈
されるものではない。
【００２５】
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に
示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信
号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しく
は電流のばらつきなどを含むことが可能である。
【００２６】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を
、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明
した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２７】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するも
のであり、本発明の一形態の回路ブロックの配置は、これに限定されない。ブロック図に
おいて、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロ
ックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合
もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、１個の回
路ブロックで示されていても、実際の回路ブロックにおいては１個の回路ブロックで行う
処理を、複数の回路ブロックで行うように設けられている場合もある。
【００２８】
〔実施の形態１〕
本実施の形態では、ＯＳメモリを備えた半導体装置について説明する。
【００２９】
＜＜ＭＣＵ＞＞
図１にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１に示すＭＣＵ１０
０は、バス１１０、プロセッサコア１１１（以下、「コア１１１」と呼ぶ。）、メモリ部
１１２、クロック生成回路１１５、周辺回路１１６を有する。ＭＣＵ１００は１チップ化
された半導体装置である。
【００３０】
クロック生成回路１１５は、ＭＣＵ１００で使用されるクロック信号を生成する機能を有
する。周辺回路１１６の機能に特段の制約はない。周辺回路１１６には、ＭＣＵ１００の
用途に応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、電
源管理ユニット、タイマー装置、割り込みコントローラ、入出力ポート、アナログーデジ
タルコンバータ（ＡＤＣ）、コンパレータ、およびオペアンプ等が挙げられる。
【００３１】
メモリ部１１２は、ＮＯＳＲＡＭ１２０、およびメモリ１２１を有する。「ＮＯＳＲＡＭ
（登録商標）」とはＯＳメモリの１種である。ＮＯＳＲＡＭの説明は追って行う。メモリ
１２１は、書き換え可能なメモリであればよく、例えば、ＳＲＡＭ、フラッシュメモリ、
ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲ
ＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等である。
【００３２】
メモリ部１１２には、メモリ１２１を設けなくてもよいし、あるいは複数のメモリ１２１
を設けてもよい。例えば、メモリ部１１２に、ＳＲＡＭおよびフラッシュメモリを設けて
もよい。メモリ部１１２に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
【００３３】
コア１１１は、バス１１０を介して、メモリ部１１２、および周辺回路１１６とデータの
やり取りを行う。コア１１１からの制御信号はバス１１０に入力される。バス１１０は、
制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル信号、アドレ
ス信号などがある。
【００３４】
ＮＯＳＲＡＭ１２０、メモリ１２１、周辺回路１１６は、待機（Ｗａｉｔ）信号を発行す
る機能を有する。待機信号は、アクセスの延期をコア１１１に要求するための信号である
。バス１１０に入力された待機信号は、コア１１１に伝送される。
【００３５】
＜ＮＯＳＲＡＭ＞
図２ＡはＮＯＳＲＡＭ１２０の構成例を示すブロック図である。図２Ａに示すＮＯＳＲＡ
Ｍ１２０は、制御部１３１、ドライバ部１３２、セルアレイ１３３を有する。
【００３６】
制御部１３１は、ＮＯＳＲＡＭ１２０の動作全般を制御する機能を有するロジック回路で
ある。制御部１３１は、チップイネーブル信号、および書き込みイネーブル信号を論理演
算して、コア１１１のアクセスが書き込みアクセスであるか読み出しアクセスであるか判
断する。制御部１３１は、この論理演算をもとに、ドライバ部１３２の制御信号を生成す
る。また、書き込みアクセスである場合、制御部１３１は待機信号を発行し、バス１１０
に送信する。コア１１１は待機信号を受信すると、次のアクセスの実行を延期する。
【００３７】
書き込みイネーブル信号はコア１１１が生成する信号である。チップイネーブル信号は、
バス１１０が生成する信号である。バス１１０は、コア１１１が出力するアドレス信号お
よび書き込みイネーブル信号をもとに、チップイネーブル信号を生成する。
【００３８】
ドライバ部１３２は、セルアレイ１３３に対するデータの書き込みおよび読み出しをする
ための回路である。例えば、ドライバ部１３２は、アドレス信号をデコードするデコーダ
、ワード線ドライバ、読み出し回路、および書き込み回路などを有する。
【００３９】
セルアレイ１３３には、複数のメモリセル１３５が行列状に配置されている。図２Ｂにメ
モリセル１３５の構成例を示す。ここでは、メモリセル１３５が２Ｔ型ゲインセルの例を
示す。メモリセル１３５は、トランジスタＭＷ１、トランジスタＭＲ１、容量素子ＣＳ１
、およびノードＳＮ１、ａ１−ａ５を有する。トランジスタＭＷ１は書き込みトランジス
タであり、ＯＳトランジスタである。トランジスタＭＲ１は読み出しトランジスタであり
、図２Ｂの例ではｎチャネル型Ｓｉトランジスタである。ノードＳＮ１はデータ保持ノー
ドであり、容量素子ＣＳ１はノードＳＮ１の電荷を保持するための保持容量素子である。
【００４０】
ＯＳトランジスタはオフ電流が極めて小さいため、メモリセルのトランジスタに好適であ
る。ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの
間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧
が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースと
ドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小
さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０
−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化された
オフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０
ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
【００４１】
酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起
によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル形成領
域に適用される酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一
方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−
Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供
与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減すること
で、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることが
できる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことが
できる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳ
トランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができ
る。ＯＳトランジスタ、および酸化物半導体については、実施の形態５、６で説明する。
【００４２】
メモリセル１３５にデータを書き込むには、ノードａ３にデータを入力する。ノードａ１
を“Ｈ”にしてトランジスタＭＷ１をオンにすることで、ノードａ３のデータがノードＳ
Ｎ１に書き込まれる。トランジスタＭＷ１をオフ状態にして、ノードＳＮ１をフローティ
ング状態にすることで、データの書き込みが終了する。
【００４３】
ノードａ４の電圧をデータとして読み出す。データの読み出しは、例えば、以下のように
行われる。ノードａ５の電位を固定する。ノードａ４をプリチャージした後、フローティ
ング状態にする。トランジスタＭＲ１には、ノードＳＮ１の電圧に応じたドレイン電流が
流れる。よって、ノードａ４の電圧は、ノードＳＮ１の電圧に応じて変化する。
【００４４】
オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１の電圧の
低下を抑えることができること、データの保持に電力を消費しないことから、メモリセル
１３５はデータを長時間保持できるという不揮発性の特性を持つ。そこで、本明細書等で
は、ゲインセルでセルアレイが構成されるＯＳメモリを、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａ
ｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭ、ノスラム）と呼ぶことと
する。ＮＯＳＲＡＭは、データを長時間保持できることの他に、次のような特長を持つ。
【００４５】
容量素子の充放電によってデータを書き換えるため、ＮＯＳＲＡＭには原理的には書き換
え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能で
ある。メモリセルの回路構成が単純であるため、大容量化が容易である。つまり、ＮＯＳ
ＲＡＭと搭載することで、メモリ部の容量が大きく、低消費電力なＭＣＵを提供すること
ができる。したがって、書換え耐性が大容量メモリとして好適である。しかしながら、Ｎ
ＯＳＲＡＭのメモリセルは回路構成が単純なため、ＮＯＳＲＡＭのメモリモジュールとし
ての性能は、ＯＳトランジスタの電気特性に大きく影響される。
【００４６】
ＯＳトランジスタは、Ｓｉトランジスタと比較するとオン電流が小さい。ＮＯＳＲＡＭの
メモリセルは、ＯＳトランジスタのスイッチング動作によってデータを書き込むため、読
み出し速度に比較して、書き込み速度が遅い課題がある。そのため、ＮＯＳＲＡＭを内蔵
するＭＣＵのクロック周波数は、ＮＯＳＲＡＭの書き込み速度によって制約を受ける。別
言すると、動作周波数の高いＭＣＵにＮＯＳＲＡＭを搭載することは、非常に困難である
。本実施の形態は、このような問題点を解消したＭＣＵを提供することが可能である。
【００４７】
より具体的には、図１に示すＭＣＵ１００では、ＮＯＳＲＡＭ１２０からの待機信号をコ
ア１１１が受信すると、コア１１１は、メモリ部１１２に対する書き込みサイクルに（ｎ
＋１）クロックサイクル（ｎは１以上の整数）を割り当てる。以下、図３、図４を参照し
てＭＣＵ１００の動作例を説明する。
【００４８】
＜＜ＭＣＵの動作例＞＞
図３、図４は、コア１１１のメモリ部１１２へのアクセスを示すタイミングチャートであ
る。図３、図４において、ＣＹ０、ＣＹ１等はクロックサイクルを示す。“＿ｏ”はバス
１１０への出力信号を示し、“＿ｉ”はバス１１０からの入力信号を示す。例えば、“Ａ
ｄｄｒｅｓｓ＿ｏ”はコア１１１がバス１１０に出力するアドレス信号を表し、“Ａｄｄ
ｒｅｓｓ＿ｉ”は、バス１１０からＮＯＳＲＡＭ１２０に入力されるアドレス信号である
。コア１１１に入力されるデータは、ＮＯＳＲＡＭ１２０から読み出したデータである。
コア１１１が出力するデータは、ＮＯＳＲＡＭ１２０に書き込むデータである。
【００４９】
図３、図４には、アドレス（Ａ）、（Ｂ）へのアクセスについて詳細に示され、その他の
動作に関わるアドレス、およびデータは“Ｘ”で略記されている。アドレス（Ａ）、（Ｂ
）は、ＮＯＳＲＡＭ１２０のアドレスであり、アドレス（Ｃ）、（Ｄ）は、メモリ１２１
のアドレスである。コア１１１は、アドレス（Ａ）のデータ（Ａ）の読み出しと、アドレ
ス（Ｂ）へのデータ（Ｂ）の書き込みを行っている。
【００５０】
（参考例）  先ず、参考例として、ＮＯＳＲＡＭ１２０が待機信号を生成する機能をもた
ない場合のＭＣＵ１００の動作例を説明する。図４は、コア１１１のＮＯＳＲＡＭ１２０
へのアクセスを示すタイミングチャートである。
【００５１】
クロックサイクルＣＹ１で、コア１１１はアドレス（Ａ）、“Ｌ”の書き込みイネーブル
信号をバス１１０に出力する。次のクロックサイクルＣＹ２で、ＮＯＳＲＡＭ１２０には
、アドレス（Ａ）、“Ｌ”の書き込みイネーブル信号、“Ｈ”のチップイネーブル信号が
入力される。書き込みイネーブル信号が“Ｌ”であるので、ＮＯＳＲＡＭ１２０はアドレ
ス（Ａ）に記憶しているデータ（Ａ）を読み出す。データ（Ａ）はバス１１０を介してコ
ア１１１に入力される。
【００５２】
また、コア１１１はアドレス（Ａ）を発行した後、次のクロックサイクルＣＹ２で、アド
レス（Ｂ）、“Ｈ”の書き込みイネーブル信号をバス１１０に出力し、クロックサイクル
ＣＹ３で、データ（Ｂ）をバス１１０に出力する。クロックサイクルＣＹ３で、ＮＯＳＲ
ＡＭ１２０には、アドレス（Ｂ）、データ（Ｂ）、“Ｈ”の書き込みイネーブル信号、お
よび“Ｈ”のチップイネーブル信号が入力される。クロックサイクルＣＹ３において、Ｎ
ＯＳＲＡＭ１２０はデータ（Ｂ）をアドレス（Ｂ）に書き込む。
【００５３】
クロックサイクルＣＹ３でコア１１１はアドレス（Ｃ）をバス１１０に出力する。アドレ
ス（Ｃ）はメモリ１２１のアドレスであるので、クロックサイクルＣＹ４で、バス１１０
は“Ｌ”のチップイネーブル信号をＮＯＳＲＡＭ１２０に出力する。
【００５４】
図４の例では、ＮＯＳＲＡＭ１２０の書き込みサイクルおよび読み出しサイクルには、１
クロックサイクルが割り当てられている。そのため、ＮＯＳＲＡＭ１２０の書き込みサイ
クル時間よりも１クロックサイクル時間を短くすることができない。例えば、ＮＯＳＲＡ
Ｍ１２０がデータの書き込みサイクル時間が２０ｎｓである場合、ＭＣＵ１００の動作周
波数を５０ＭＨｚ（１クロックサイクル時間＝２０ｎｓ）よりも高くすることができない
。
【００５５】
本実施の形態によって、動作周波数がＮＯＳＲＡＭの書き込みサイクル時間に制約されな
いＭＣＵを提供することが可能になる。図３のタイミングチャートを参照して、このこと
を説明する。図３は、コア１１１のＮＯＳＲＡＭ１２０へのアクセスを示すタイミングチ
ャートである。
【００５６】
図３では、待機信号は、“Ｌ”であるときがアクティブであり、“Ｈ”であるときは非ア
クティブである。
【００５７】
読み出しアクセスの動作は、図４の参考例と同様であり、クロックサイクルＣＹ１でコア
１１１はアドレス（Ａ）を発行し、クロックサイクルＣＹ２で、ＮＯＳＲＡＭ１２０は、
データ（Ａ）を読み出す。ＮＯＳＲＡＭ１２０の読み出し動作は高速で行うことができる
ので、コア１１１がアドレスを発行したクロックサイクルで、ＮＯＳＲＡＭ１２０が読み
出したデータがコア１１１に届く。
【００５８】
書き込みアクセスの動作は、図４の参考例と異なる。クロックサイクルＣＹ２で、コア１
１１は、アドレス（Ｂ）、および“Ｈ”の書き込みイネーブル信号をバス１１０に出力す
る。クロックサイクルＣＹ３で、ＮＯＳＲＡＭ１２０には、アドレス（Ｂ）、“Ｈ”の書
き込みイネーブル信号、“Ｈ”のチップイネーブル信号が入力される。クロックサイクル
ＣＹ３において、クロック信号の立ち上がり時の書き込みイネーブル信号が“Ｈ”である
ため、ＮＯＳＲＡＭ１２０は“Ｌ”の待機信号を出力する。
【００５９】
クロックサイクルＣＹ４において、クロック信号立ち上がり時の待機信号の論理が”Ｌ”
であるため、コア１１１は、メモリ部１１２に対するアクセス要求を延期し、クロックサ
イクルＣＹ３と同じ処理を行う。よって、ＮＯＳＲＡＭ１２０は、２クロックサイクル（
ＣＹ３、ＣＹ４）で、アドレス（Ｂ）へのデータ（Ｂ）の書き込みが可能となる。
【００６０】
クロックサイクルＣＹ５において、クロック信号立ち上がり時の待機信号の論理が“Ｈ”
であるため、コア１１１は、延期していたアクセス要求を実行する。図３の例では、コア
１１１はアドレス（Ｄ）を発行する。
【００６１】
図３の例では、ＮＯＳＲＡＭ１２０の書き込みサイクルに、２クロックサイクルを割り当
てているが、割り当てるクロックサイクル数は２に限定されない。ＮＯＳＲＡＭ１２０の
書き込みサイクルには、（ｎ＋１）クロックサイクル（ｎは１以上の整数）を割り当てる
ことができる。この場合、待機信号が”Ｌである時間はｎクロックサイクル時間である。
【００６２】
ＮＯＳＲＡＭ１２０の書き込みサイクル時間が２０ｎｓである場合を想定する。クロック
信号の周波数が１００ＭＨｚ（クロックサイクル時間＝１０ｎｓ）である場合は、１クロ
ックサイクルの間アクティブな待機信号が発行され、書き込みサイクルに２クロックサイ
クルが割り当てられる。クロック信号の周波数が２００ＭＨｚ（クロックサイクル時間＝
５ｎｓ）である場合は、３クロックサイクルの間アクティブな待機信号が発行され、書き
込みサイクルに４クロックサイクルが割り当てられる。
【００６３】
なお、待機信号が“Ｈ”であることは、ＮＯＳＲＡＭ１２０が、コア１１１のアクセスを
受け付け可能な状態であることを表し、待機信号が“Ｌ”であることは、ＮＯＳＲＡＭ１
２０が、コア１１１のアクセスを受け付けられない状態であることを表していることから
、待機（Ｗａｉｔ）信号は、準備（Ｒｅａｄｙ）信号とみなすことができる。
【００６４】
プロセッサコアの動作周波数はＮＯＳＲＡＭの書き込みサイクル時間に制約されない。つ
まり、ＮＯＳＲＡＭの性能に合わせた動作を可能とすることで、ＭＣＵのシステム全体の
パフォーマンスを維持しつつ、低消費電力のＮＯＳＲＡＭを内蔵することができる。ＮＯ
ＳＲＡＭを内蔵できることから、大容量のメモリ部を備えた高性能かつ低消費電力のＭＣ
Ｕを提供できる。
【００６５】
なお、本実施の形態では、ＭＣＵを例に、発明の実施の形態を説明したが、本実施の形態
はＭＣＵに限定されず、プロセッサコアとメモリ部を備えた様々なプロセッサに適用する
ことができる。
【００６６】
〔実施の形態２〕
本実施の形態では、ＯＳメモリを備えた半導体装置一例として、ＭＣＵについて説明する
。本実施の形態のＭＣＵは、内部で使用するクロック信号の周波数に応じて、ＮＯＳＲＡ
Ｍの書き込みサイクル時間を変えることができる。
【００６７】
＜＜ＭＣＵ＞＞
図５Ａにマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図５Ａに示すＭＣＵ
１０２は、バス１５０、プロセッサコア１５１（以下、「コア１５１」と呼ぶ。）、メモ
リ部１５２、クロック生成回路１５５、周辺回路１５６を有する。ＭＣＵ１０２は１チッ
プ化された半導体装置である。
【００６８】
コア１５１は、バス１５０を介して、メモリ部１５２、および周辺回路１５６とデータの
やり取りを行う。コア１５１からの制御信号はバス１５０に入力される。バス１５０は、
制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル信号、アドレ
ス信号などがある。
【００６９】
周辺回路１５６の機能に特段の制約はない。周辺回路１５６には、ＭＣＵ１０２の用途に
応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、電源管理
ユニット、タイマー装置、割り込みコントローラ、入出力ポート、アナログ―デジタルコ
ンバータ（ＡＤＣ）、コンパレータ、およびオペアンプ等が挙げられる。
【００７０】
メモリ部１５２は、ＮＯＳＲＡＭ１７０、およびメモリ１７１を有する。メモリ１７１は
、書き換え可能なメモリであればよく、例えば、ＳＲＡＭ、フラッシュメモリ、ＦｅＲＡ
Ｍ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲＡＭ）、
相変化ＲＡＭ（ＰＲＡＭ）等である。
【００７１】
メモリ部１５２には、メモリ１７１を設けなくてもよいし、あるいは複数のメモリ１７１
を設けてもよい。例えば、メモリ部１５２に、ＳＲＡＭおよびフラッシュメモリを設けて
もよい。メモリ部１５２に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
【００７２】
ＮＯＳＲＡＭ１７０、メモリ１７１、周辺回路１５６は、待機（Ｗａｉｔ）信号を発行す
る機能を有する。待機信号は、アクセスの延期をコア１５１に要求するための信号である
。バス１５０に入力された待機信号は、コア１５１に伝送される。
【００７３】
クロック生成回路１５５は、ＭＣＵ１０２で使用されるクロック信号を生成する機能を有
する。クロック生成回路１５５は内部に記憶している周波数設定用データによって、クロ
ック周波数を変更できる機能を備えている。周波数設定用データの書き換えは、コア１５
１によって行われる。図５Ｂにクロック生成回路１５５の構成例を示す。
【００７４】
＜クロック生成回路＞
クロック生成回路１５５は、設定用レジスタ１６１、クロック生成部１６２、ロジック部
１６３を有する。設定用レジスタ１６１は、クロック周波数設定用データＦＱ（以下、デ
ータＦＱと呼ぶ。）を記憶する機能を有する。設定用レジスタ１６１のデータＦＱは、コ
ア１５１の制御によって書き換えを行うことができる。設定用レジスタ１６１はデータＦ
Ｑをクロック生成部１６２、ロジック部１６３に出力する。
【００７５】
クロック生成部１６２はデータＦＱに応じた周波数のクロック信号を生成する。クロック
生成部１６２が生成するクロック信号は、ＭＣＵ１０２内で使用される。
【００７６】
ロジック部１６３は、データＦＱに基づいて信号ＷＣＹを生成する機能を有する。信号Ｗ
ＣＹは、バス１５０を介さずにＮＯＳＲＡＭ１７０に入力される。信号ＷＣＹは、ＮＯＳ
ＲＡＭ１７０の書き込みサイクルに割り当てるクロックサイクル数を設定する機能を有す
る。
【００７７】
クロック生成回路１５５によって、クロック信号の周波数を変更することができるため、
ＭＣＵ１０２の高性能化と低消費電力化とを実現できる。高速処理が必要なときはクロッ
ク周波数を上げる。電力を下げたいとき（例えば、バッテリによる駆動時）は、クロック
周波数を下げることができる。
【００７８】
＜ＮＯＳＲＡＭ＞
図６ＡはＮＯＳＲＡＭ１７０の構成例を示すブロック図である。図６Ａに示すＮＯＳＲＡ
Ｍ１７０は、制御部１８１、ドライバ部１８２、セルアレイ１８３を有する。
【００７９】
制御部１８１は、ＮＯＳＲＡＭ１７０の動作全般を制御する機能を有するロジック回路で
ある。制御部１８１は、チップイネーブル信号、および書き込みイネーブル信号を論理演
算して、コア１５１のアクセスが書き込みアクセスであるか読み出しアクセスであるかを
判断する機能、チップイネーブル信号、書き込みイネーブル信号および信号ＷＣＹを論理
演算して、ドライバ部１８２の制御信号を生成する機能、書き込みイネーブル信号と信号
ＷＣＹに基づいて待機信号を発行する機能を有する。
【００８０】
コア１５１から書き込みアクセスがあると、制御部１８１は待機信号を発行し、バス１５
０に送信する。コア１５１は待機信号を受信すると、次のアクセスの実行を延期する。
【００８１】
書き込みイネーブル信号はコア１５１が生成する信号である。チップイネーブル信号は、
バス１５０が生成する信号である。バス１５０は、コア１５１が出力するアドレス信号お
よび書き込みイネーブル信号をもとに、チップイネーブル信号を生成する。
【００８２】
ドライバ部１８２は、セルアレイ１８３に対するデータの書き込みおよび読み出しをする
ための回路である。例えば、ドライバ部１８２は、アドレス信号をデコードするデコーダ
、ワード線ドライバ、読み出し回路、および書き込み回路などを有する。
【００８３】
セルアレイ１８３には、複数のメモリセル１８５が行列状に配置されている。図６Ｂにメ
モリセル１８５の構成例を示す。メモリセル１８５の回路構成は、図２Ｂのメモリセル１
３５と同じである。
【００８４】
実施の形態１で説明したように、ＯＳトランジスタは、Ｓｉトランジスタと比較するとオ
ン電流が小さいため、ＮＯＳＲＡＭを内蔵するＭＣＵのクロック周波数は、ＮＯＳＲＡＭ
の書き込み速度によって制約を受ける。本実施の形態は、このような問題点を解消し、動
作周波数がＮＯＳＲＡＭの書き込み速度に制約されないＭＣＵを提供することが可能であ
る。
【００８５】
より具体的には、コア１５１によって、設定用レジスタ１６１のデータＦＱを書き換える
ことで、クロック周波数と、ＮＯＳＲＡＭ１７０の書き込みサイクル時間とを最適化する
ことができる。表１に、データＦＱによるクロック周波数と書き込みサイクル時間の設定
例を示す。ここでは、クロック周波数を、１０ＭＨｚ、５０ＭＨｚ、１００ＭＨｚ、およ
び２００ＭＨｚの何れかに設定する例を示す。
【００８６】
【表１】
2022003572.tif 000003
【００８７】
データＦＱは２ビットのデータである。コア１５１が設定用レジスタ１６１に２’ｂ００
を書き込むと、クロック生成部１６２は１０ＭＨｚのクロック信号を生成し、設定用レジ
スタ１６１に２’ｂ１１を書き込むと、クロック生成部１６２は２００ＭＨｚのクロック
信号を生成する。
【００８８】
表１は、ロジック部１６３の真理値表に対応する。ここではＮＯＳＲＡＭ１７０の書き込
みサイクル時間が２０ｎｓに最適化されていることを想定している。２０ｎｓは、クロッ
ク周波数が５０ＭＨｚのときの１クロックサイクル時間である。クロック周波数が５０Ｍ
Ｈｚを超える場合、ＮＯＳＲＡＭ１７０の書き込みサイクルに、２クロックサイクル以上
を割り当てることが求められる。そこで、ＭＣＵ１０２では、信号ＷＣＹによって、ＮＯ
ＳＲＡＭ１７０の書き込みサイクルに要するクロックサイクル数を制御している。
【００８９】
設定用レジスタ１６１に、２’ｂ０１が書き込まれると、ロジック部１６３は、２’ｂ０
０の信号ＷＣＹをＮＯＳＲＡＭ１７０に出力し、設定用レジスタ１６１に、２’ｂ１０が
書き込まれると、ロジック部１６３は、２’ｂ０１の信号ＷＣＹをＮＯＳＲＡＭ１７０に
出力する。ＮＯＳＲＡＭ１７０は、書き込みイネーブル信号を受け取ると、信号ＷＣＹの
データに基づいて待機信号を生成する。ここでは、信号ＷＣＹの値が、ＮＯＳＲＡＭ１７
０が待機信号を発行するクロックサイクル時間を表している。
【００９０】
表１の例では、データＦＱおよび信号ＷＣＹのビット幅は２ビットであるが、これに限定
されない。データＦＱのビット幅は、クロック周波数の使用数に応じて決めることができ
る。信号ＷＣＹのビット幅は、クロック周波数と、ＮＯＳＲＡＭ１７０の書き込み特性に
応じて決めることができる。
【００９１】
＜＜ＭＣＵの動作例＞＞
以下、図７、図８、を参照してＭＣＵ１０２の動作例を説明する。図７、図８は、コア１
５１のメモリ部１５２へのアクセスを示すタイミングチャートである。図７の例では、ク
ロック周波数が５０ＭＨｚであり、図８の例では、クロック周波数は１００ＭＨｚである
。
【００９２】
図７、図８において、ＣＹ０、ＣＹ１等はクロックサイクルを示す。“＿ｏ”はバス１５
０への出力信号を示し、“＿ｉ”はバス１５０からの入力信号を示す。例えば、“Ａｄｄ
ｒｅｓｓ＿ｏ”はコア１５１がバス１５０に出力するアドレス信号を表し、“Ａｄｄｒｅ
ｓｓ＿ｉ”は、バス１５０からＮＯＳＲＡＭ１７０に入力されるアドレス信号である。コ
ア１５１に入力されるデータは、ＮＯＳＲＡＭ１７０から読み出したデータである。コア
１５１が出力するデータは、ＮＯＳＲＡＭ１７０に書き込むデータである。
【００９３】
図７、図８には、アドレス（Ａ）、（Ｂ）へのアクセスについて詳細に示され、その他の
動作に関わるアドレス、およびデータは“Ｘ”で略記されている。アドレス（Ａ）、（Ｂ
）は、ＮＯＳＲＡＭ１７０のアドレスであり、アドレス（Ｃ）、（Ｄ）は、メモリ１７１
のアドレスである。コア１５１は、アドレス（Ａ）のデータ（Ａ）の読み出しと、アドレ
ス（Ｂ）へのデータ（Ｂ）の書き込みを行っている。
【００９４】
ここでは、待機信号は、“Ｌ”であるときがアクティブであり、“Ｈ”であるときは非ア
クティブである。
【００９５】
（動作例１）
図７を参照して、ＮＯＳＲＡＭ１７０の書き込みサイクル時間が１クロックサイクル時間
であるときのＭＣＵ１０２の動作例を説明する。
【００９６】
クロックサイクルＣＹ１で、コア１５１はアドレス（Ａ）、“Ｌ”の書き込みイネーブル
信号をバス１５０に出力する。次のクロックサイクルＣＹ２で、ＮＯＳＲＡＭ１７０には
、アドレス（Ａ）、“Ｌ”の書き込みイネーブル信号、“Ｈ”のチップイネーブル信号が
入力される。書き込みイネーブル信号が“Ｌ”であるので、ＮＯＳＲＡＭ１７０はアドレ
ス（Ａ）に記憶しているデータ（Ａ）を読み出す。データ（Ａ）はバス１５０を介してコ
ア１５１に入力される。
【００９７】
また、コア１５１はアドレス（Ａ）を発行した後、次のクロックサイクルＣＹ２で、アド
レス（Ｂ）、“Ｈ”の書き込みイネーブル信号をバス１５０に出力し、クロックサイクル
ＣＹ３で、データ（Ｂ）をバス１５０に出力する。クロックサイクルＣＹ３で、ＮＯＳＲ
ＡＭ１７０には、アドレス（Ｂ）、データ（Ｂ）、“Ｈ”の書き込みイネーブル信号、お
よび“Ｈ”のチップイネーブル信号が入力される。クロックサイクルＣＹ３において、Ｎ
ＯＳＲＡＭ１７０はデータ（Ｂ）をアドレス（Ｂ）に書き込む。
【００９８】
クロックサイクルＣＹ３でコア１５１はアドレス（Ｃ）をバス１５０に出力する。アドレ
ス（Ｃ）はメモリ１７１のアドレスであるので、クロックサイクルＣＹ４でバス１５０は
“Ｌ”のチップイネーブル信号をＮＯＳＲＡＭ１７０に出力する。
【００９９】
（動作例２）
図８を参照して、ＮＯＳＲＡＭ１７０の書き込みサイクル時間が２クロックサイクル時間
であるときのＭＣＵ１０２の動作例を説明する。
【０１００】
読み出しアクセスは、図７と同様に実行される。クロックサイクルＣＹ１でコア１５１は
アドレス（Ａ）を発行し、クロックサイクルＣＹ２で、ＮＯＳＲＡＭ１７０は、データ（
Ａ）を読み出す。ＮＯＳＲＡＭ１７０の読み出し動作は高速で行うことができるので、コ
ア１５１がアドレスを発行したクロックサイクルで、ＮＯＳＲＡＭ１７０が読み出しデー
タがコア１５１に届く。
【０１０１】
書き込みアクセスは、図７の動作と異なり、ＮＯＳＲＡＭ１７０の書き込みサイクルは２
クロックサイクルで実行される。
【０１０２】
クロックサイクルＣＹ２で、コア１５１は、アドレス（Ｂ）、および“Ｈ”の書き込みイ
ネーブル信号をバス１５０に出力する。クロックサイクルＣＹ３で、ＮＯＳＲＡＭ１７０
には、アドレス（Ｂ）、“Ｈ”の書き込みイネーブル信号、“Ｈ”のチップイネーブル信
号が入力される。クロックサイクルＣＹ３において、クロック信号の立ち上がり時の書き
込みイネーブル信号が“Ｈ”であるため、ＮＯＳＲＡＭ１７０は、アクティブな待機信号
を出力する。クロックサイクルＣＹ４において、ＮＯＳＲＡＭ１７０は、待機信号を非ア
クティブにする。
【０１０３】
クロックサイクルＣＹ４において、クロック立ち上がり時の待機信号の論理が”Ｌ”であ
るため、コア１５１は、メモリ部１５２に対するアクセス要求を延期し、クロックサイク
ルＣＹ３と同じ処理を行う。クロックサイクルＣＹ５では、クロック立ち上がり時の待機
信号の論理が“Ｈ”であるため、コア１５１は、延期していたアクセス要求を実行する。
図８の例では、アドレス（Ｄ）を発行する。
【０１０４】
信号ＷＣＹに応じて、ＮＯＳＲＡＭ１７０の書き込みサイクルに、（ｍ＋１）クロックサ
イクルが割り当てられる。ｍは０以上の整数である。ここでは、信号ＷＣＹのデータは、
待機信号をアクティブにするクロックサイクル時間を表す（図５Ｃ参照）。別言すると、
信号ＷＣＹのデータは、コア１５１がメモリ部１５２へのアクセスを延期するクロックサ
イクル数を表す。
【０１０５】
信号ＷＣＹが２’ｂ００であれば、書き込みイネーブル信号が入力されても、ＮＯＳＲＡ
Ｍ１７０は“Ｈ”の待機信号を出力する。つまり、ＮＯＳＲＡＭ１７０は待機信号を発行
しないこととなる。ＮＯＳＲＡＭ１７０は、信号ＷＣＹが２’ｂ０１であれば、１クロッ
クサイクルの間アクティブな待機信号を発行し、信号ＷＣＹが２’ｂ１０であれば、３ク
ロックサイクルの間アクティブな待機信号を発行する。
【０１０６】
なお、待機信号が“Ｈ”であることは、ＮＯＳＲＡＭ１７０が、コア１５１のアクセスを
受け付け可能な状態であることを表し、待機信号が“Ｌ”であることは、ＮＯＳＲＡＭ１
７０が、コア１５１のアクセスを受け付けられない状態であることを表していることから
、待機（Ｗａｉｔ）信号は、準備（Ｒｅａｄｙ）信号とみなすことができる。
【０１０７】
本実施の形態のＭＣＵでは、ＮＯＳＲＡＭの書き込みサイクル時間に制約されずに、動作
周波数を変更することができる。ＭＣＵの処理内容等に応じて、ＭＣＵの動作周波数を設
定できるため、ＭＣＵ全体の消費電力を削減できる。
【０１０８】
本実施の形態では、ＮＯＳＲＡＭの性能に合わせた制御を可能にすることで、ＭＣＵのシ
ステム全体のパフォーマンスを維持しつつ、低消費電力のＮＯＳＲＡＭを内蔵することが
できる。ＮＯＳＲＡＭを内蔵できることから、大容量のメモリ部を備えた高性能かつ低消
費電力ＭＣＵを提供できる。
【０１０９】
なお、本実施の形態では、ＭＣＵを例に、発明の実施の形態を説明したが、本実施の形態
はＭＣＵに限定されず、プロセッサコアとメモリ部を備えた様々なプロセッサに適用する
ことができる。
【０１１０】
〔実施の形態３〕
本実施の形態ではＮＯＳＲＡＭのより具体的な構成例を説明する。本実施の形態では、実
施の形態２のＭＣＵに搭載可能なＮＯＳＲＡＭを説明する。
＜＜ＮＯＳＲＡＭの構成例＞＞
図９Ａは、ＮＯＳＲＡＭの構成例を示すブロック図である。図９Ａに示すＮＯＳＲＡＭ３
００は、コントロール部３１１、ドライバ部３１２、セルアレイ３１３、および出力回路
３１４を有する。
【０１１１】
ＮＯＳＲＡＭ３００には、信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ［３：０］、ＷＣＹ［１：０］
、ＡＤＤＲ［１０：２］が入力され、信号ＷＡＩＴを出力する。信号ＣＬＫはクロック信
号であり、信号ＣＥはチップイネーブル信号であり、信号ＧＷは書き込みイネーブル信号
であり、信号ＢＷ［３：０］はバイト書き込みイネーブル信号であり、信号ＡＤＤＲ［１
０：２］はアドレス信号である。信号ＷＡＩＴは待機信号である。データＷＤＡ［３１：
０］は書き込みデータであり、データＲＤＡ［３１：０］は読み出しデータである。
【０１１２】
ＮＯＳＲＡＭ３００では信号ＧＷが上掲の書き込みイネーブル信号に対応する。ＮＯＳＲ
ＡＭ３００は信号ＧＷ、ＷＣＹに基づいて信号ＷＡＩＴを発行する。ここでは、信号ＷＣ
Ｙと書き込みサイクルとの関係は表１に従う。
【０１１３】
ＮＯＳＲＡＭ３００には、電圧Ｖｄｄ、Ｖｓｓ、Ｖｒｆ、Ｖｂｇが入力される。電圧Ｖｄ
ｄは高電源電圧であり、Ｖｓｓは低電源電圧である。電圧Ｖｂｇはセルアレイ３１３に入
力され、電圧Ｖｒｆはドライバ部３１２に入力される。
【０１１４】
セルアレイ３１３は、複数のメモリセル３０、並びに、複数の配線ＷＷＬ、ＲＷＬ、ＷＢ
Ｌ、ＲＢＬ、ＳＬ、ＢＧＬを有する。複数のメモリセル３０は行列状に配置されている。
メモリセル３０の配列に応じて、配線ＷＷＬ等が設けられている。配線ＷＷＬは書き込み
ワード線であり、配線ＲＷＬは読み出しワード線である。配線ＷＢＬは書き込みビット線
であり、配線ＲＢＬは読み出しビット線であり、配線ＳＬはソース線である。配線ＢＧＬ
は電圧Ｖｂｇを供給するための配線である。
【０１１５】
図９Ａでは、ＮＯＳＲＡＭ３００の容量は２ＫＢである。セルアレイ３１３には、１２８
行１２８列にメモリセル３０が配置されている。ここでは、１２８本のＷＢＬに対して、
３２本の配線ＧＷＢＬ（グローバル書き込みビット線）が設けられ、１２８本のＲＢＬに
対して、３２本の配線ＧＲＢＬ（グローバル読み出しビット線）が設けられている。
【０１１６】
ＮＯＳＲＡＭ３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨
することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＮＯＳ
ＲＡＭ３００の入力信号および出力信号の構造（例えば、ビット長）は、ＭＣＵのアーキ
テクチャ、ＮＯＳＲＡＭ３００の動作モード、およびセルアレイ３１３の構成等に基づい
て設定される。
【０１１７】
（セルアレイ）
図９Ｂに、セルアレイ３１３の構成例を示す。図９Ｂには、セルアレイ３１３の１行１列
の要素を代表的に示す。メモリセル３０は、２トランジスタ型のゲインセルである例であ
る。メモリセル３０は、トランジスタＭＷ２、トランジスタＭＲ２、容量素子ＣＳ２、ノ
ードＳＮ２を有する。
【０１１８】
ノードＳＮ２は保持ノードである。容量素子ＣＳ２はノードＳＮ２の電圧を保持するため
の容量素子である。容量素子ＣＳ２の第１端子はノードＳＮ２に、第２端子は配線ＲＷＬ
に電気的に接続されている。トランジスタＭＲ２はｐチャネル型Ｓｉトランジスタである
。トランジスタＭＷ２はバックゲートを有するＯＳトランジスタであり、バックゲートは
配線ＢＧＬに電気的に接続されている。トランジスタＭＷ２、容量素子ＣＳ２は、トラン
ジスタＭＲ２に積層して設けることができるため、セルアレイ３１３の集積度を向上する
ことができる。トランジスタＭＷ２はバックゲートを有さないＯＳトランジスタとするこ
とができる。
【０１１９】
配線ＢＧＬには、電圧Ｖｂｇが入力される。電圧Ｖｂｇは電圧Ｖｓｓよりも低い電圧、た
とえば負電圧とする。バックゲート電圧を負電圧とすることができるためトランジスタＭ
Ｗ２のしきい値電圧を正電圧側にシフトさせることができる。
【０１２０】
図１０Ａ−図１０Ｅにセルアレイの他の構成例を示す。各図には１行１列分の構成例が示
されている。
【０１２１】
図１０Ａは、３トランジスタ型のゲインセルを有するセルアレイの構成例を示す。図１０
Ａに示すメモリセルアレイには、行ごとに配線ＲＣＬが設けられている。メモリセル３１
は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＲＣＬ、ＢＧＬに電気的に接続されて
いる。メモリセル３１はトランジスタＭＷ３、ＭＲ３、ＭＲ４、容量素子ＣＳ３、ノード
ＳＮ３を有する。トランジスタＭＷ２はバックゲートをもつＯＳトランジスタであり、バ
ックゲートは配線ＢＧＬに電気的に接続されている。トランジスタＭＲ４、ＭＲ３はｐチ
ャネル型Ｓｉトランジスタである。
【０１２２】
図１０Ｂに示すセルアレイは図９Ｂの変形例であり、図１０Ｃに示すセルアレイは図１０
Ａの変形例である。これらのセルアレイでは、配線ＷＢＬ、ＲＢＬの代わりに、書き込み
および読み出し用のビット線（配線ＢＬ）が設けられている。
【０１２３】
図１０Ｄに示すセルアレイは図９Ｂの変形例であり、トランジスタＭＲ２がｎチャネル型
Ｓｉトランジスタである例である。図１０Ｄに示すメモリセル３２は、配線ＷＷＬ、ＲＷ
Ｌ、ＷＢＬ、ＲＢＬ、ＳＬ、ＢＧＬに電気的に接続されている。メモリセル３２は、トラ
ンジスタＭＷ５、ＭＲ５、容量素子ＣＳ５、ノードＳＮ５を有する。トランジスタＭＷ５
はバックゲートを有するＯＳトランジスタである。トランジスタＭＲ５はｎチャネル型Ｓ
ｉトランジスタである。図１０Ｄのセルアレイも、図１０Ｂのように、配線ＷＢＬ、ＲＢ
Ｌに代えて配線ＢＬを設けてもよい。
【０１２４】
図１０Ｅに示すセルアレイは図１０Ａの変形例であり、トランジスタＭＲ３、ＭＲ４がｎ
チャネル型Ｓｉトランジスタである例である。図１０Ｅに示すメモリセル３３は、配線Ｗ
ＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＢＧＬ、および電位ＧＮＤが入力される配線に電気的に
接続されている。メモリセル３３は、トランジスタＭＷ６、ＭＲ６、ＭＲ７、容量素子Ｃ
Ｓ６、ノードＳＮ６を有する。トランジスタＭＷ６はバックゲートを有するＯＳトランジ
スタである。トランジスタＭＲ６、ＭＲ７はｎチャネル型Ｓｉトランジスタである。図１
０Ｅのセルアレイも、図１０Ｃのように、配線ＷＢＬ、ＲＢＬに代えて配線ＢＬを設けて
もよい。
【０１２５】
（コントロール部３１１）
コントロール部３１１は、ＮＯＳＲＡＭ３００の動作全般を制御する機能を有するロジッ
ク回路である。コントロール部３１１は、信号ＧＷ、ＷＣＹに基づいて信号ＷＡＩＴを生
成する機能を有する。さらに、コントロール部３１１は、信号ＣＥ、ＧＷ、ＢＷを論理演
算して、動作モードを決定する機能、決定した動作モードが実行されるように、ドライバ
部３１２の制御信号を生成する機能を有する。
【０１２６】
（ドライバ部３１２、出力回路３１４）
ドライバ部３１２は、セルアレイ３１３の配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬおよびＳ
Ｌを駆動する。ドライバ部３１２によって、セルアレイ３１３に対するデータの書き込み
および読み出しが行われる。
【０１２７】
データＷＤＡ［３１：０］は、配線ＧＷＢＬによって、ドライバ部３１２に入力される。
ドライバ部３１２が読み出したデータＤＯ［３１：０］は、配線ＧＲＢＬを経て、出力回
路３１４に出力される。出力回路３１４はデータＤＯ［３１：０］を保持する機能を有す
る。出力回路３１４は、保持しているデータをＮＯＳＲＡＭ３００外部に出力する。この
出力データがデータＲＤＡ［３１：０］である。
【０１２８】
ドライバ部３１２は、行デコーダ３２１、読み出しワード線ドライバ３２２、書き込みワ
ード線ドライバ３２３、列デコーダ３２５、列ドライバ３３０を有する。
【０１２９】
行デコーダ３２１は、アドレス信号をデコードする機能、読み出しワード線ドライバ３２
２および書き込みワード線ドライバ３２３の制御信号を生成する機能を有する。列デコー
ダ３２５は、アドレス信号をデコードする機能、列ドライバ３３０の制御信号を生成する
機能を有する。
【０１３０】
列ドライバ３３０は、データをセルアレイ３１３書き込む機能、セルアレイ３１３からデ
ータを読み出す機能、読み出したデータを増幅する機能、読み出したデータを保持する機
能等を有する。列ドライバ３３０のより具体的な機能には、例えば、ＷＢＬ、ＲＢＬ、お
よびＳＬの電圧を制御する機能がある。図９Ａに示す列ドライバ３３０は、プリチャージ
回路３３１、センスアンプ３３２、出力ＭＵＸ（マルチプレクサ）３３３、書き込みドラ
イバ３３４、およびソース線ドライバ３３５を有する。
【０１３１】
読み出しワード線ドライバ３２２は、行デコーダ３２１が指定する行のメモリセル３０を
選択状態にする。列ドライバ３３０によって、選択状態のメモリセル３０からはデータが
読み出される。書き込みワード線ドライバ３２３は、行デコーダ３２１が指定する行のメ
モリセル３０を選択状態にする。列ドライバ３３０によって、選択状態のメモリセル３０
にデータが書き込まれる。
【０１３２】
＜列ドライバの構成例＞
図１１を参照して、列ドライバ３３０の構成例を説明する。図１１に示す回路３４０は、
列ドライバ３３０の基本要素となる回路ブロックである。
【０１３３】
信号ＰＲＣＨＧ、信号ＳＮＳ＿Ｐ、信号ＳＮＳ＿Ｎ、信号ＲＳＥＬ［３：０］、信号ＲＳ
ＥＬ＿Ｇ［３：０］、信号ＷＳＥＬ、および信号ＷＳＥＬ＿Ｇ［１５：０］は、列ドライ
バ３３０の制御信号であり、ＮＯＳＲＡＭ３００内で生成される信号である。
【０１３４】
列ドライバ３３０には、列ごとに回路３４０が設けられている。回路３４０は、トランジ
スタＴ６０―Ｔ６２、Ｔ６５−Ｔ６９、ＳＡ（センスアンプ）６０、ＴＧ（トランスファ
ゲート）６１、６２、ＡＮＤ回路６５を有する。なお、図１１において、回路３４０には
、ソース線ドライバ３３５を構成する素子は省略されている。
【０１３５】
（プリチャージ回路３３１）
トランジスタＴ６０はプリチャージ回路３３１に設けられている。トランジスタＴ６０の
ゲートには、バッファ３４１を介して信号ＰＲＣＨＧが入力される。トランジスタＴ６０
をオンにすることで、配線ＲＢＬは電圧Ｖｓｓ（”Ｌ”）にプリチャージされる。
【０１３６】
（センスアンプ３３２）
ＳＡ６０はセンスアンプ３３２に設けられている。ＳＡ６０は、ラッチ回路７５、トラン
ジスタＴ６５、Ｔ６６、ノードＱ２、ＱＢ２を有する。ラッチ回路７５は２個のインバー
タ回路を有する。
【０１３７】
トランジスタＴ６５のゲートにはバッファ３４４を介して、信号ＳＮＳ＿Ｐが入力される
。トランジスタＴ６６のゲートにはバッファ３４５を介して、信号ＳＮＳ＿Ｎが入力され
る。トランジスタＴ６５、Ｔ６６は、スリープトランジスタとして機能する。トランジス
タＴ６５によりラッチ回路７５とＶｄｄ線（電圧Ｖｄｄの供給用配線）との接続が制御さ
れ、トランジスタＴ６６により、ラッチ回路７５とＶｓｓ線（電圧Ｖｓｓの供給用配線）
との接続が制御される。信号ＳＮＳ＿Ｐと信号ＳＮＳ＿Ｎの論理は相補的に変化する。そ
のため、トランジスタＴ６６がオンであれば、トランジスタＴ６５もオンである。
【０１３８】
（出力ＭＵＸ３３３）
出力ＭＵＸ３３３は、データを読み出す配線ＲＢＬを選択する機能、配線ＲＢＬのデータ
を配線ＧＲＢＬに出力する機能を有する。ＮＯＳＲＡＭ３００には、４本の配線ＲＢＬに
対して１本の配線ＧＲＢＬが設けられている。
【０１３９】
出力ＭＵＸ３３３には、ＴＧ６１、６２、トランジスタＴ６１、Ｔ６２が設けられている
。信号ＲＳＥＬ［３：０］、ＲＳＥＬ＿Ｇ［３：０］は、出力ＭＵＸ３３３の制御信号で
ある。信号ＲＳＥＬ［３：０］は、データを読み出す配線ＲＢＬを選択するための選択信
号である。信号ＲＳＥＬ＿Ｇ［３：０］は、配線ＧＲＢＬへのデータの出力を制御するた
めの信号である。
【０１４０】
ＴＧ６１は、ノードＱＢ２と配線ＲＢＬとの接続を制御し、ＴＧ６２は、ノードＱ２とＶ
ｒｆ線（電圧Ｖｒｆの供給用配線）との接続を制御する。ＴＧ６１において、信号ＲＳＥ
Ｌ［３：０］の何れか１ビットが、バッファ３４３を介してｎチャネル型トランジスタの
ゲートに入力され、かつバッファ３４３およびインバータ３４９を介してｐチャネル型ト
ランジスタのゲートに入力される。ＴＧ６２も同様である。
【０１４１】
直列に電気的に接続されているトランジスタＴ６１、Ｔ６２によって、スイッチ７８が構
成される。信号ＲＳＥＬ＿Ｇ［３：０］の何れか１ビットが、バッファ３４８を介して、
トランジスタＴ６１のゲートに入力される。トランジスタＴ６２のゲートは、ノードＱＢ
２に電気的に接続されている。
【０１４２】
図１１の例では、１本の配線ＧＲＢＬに、４個のスイッチ７８が並列に電気的に接続され
ている。４個のスイッチ７８によって、４入力１出力ＭＵＸが構成される。この４入力１
出力ＭＵＸは、信号ＲＳＥＬ＿Ｇ［３：０］に応じて、４列から１列を選択し、選択列の
ＳＡ６０で保持しているデータを配線ＧＲＢＬに出力する機能を有する。
【０１４３】
＜書き込みドライバ＞
ＡＮＤ回路６５、トランジスタＴ６７−Ｔ６９は書き込みドライバ３３４に設けられてい
る。信号ＷＳＥＬ、信号ＷＳＥＬ＿Ｇ［１５：０］は、書き込みドライバ３３４の制御信
号である。書き込みドライバ３３４は、データを書き込む配線ＷＢＬを選択する機能、お
よび書き込みデータの列ドライバ３３０への入力を制御する機能等を有する。４本の配線
ＷＢＬに対して、１本の配線ＧＷＢＬが設けられている。
【０１４４】
信号ＷＳＥＬは、バッファ３４２を介してＡＮＤ回路６５に入力される。ＡＮＤ回路６５
は、ノードＱ２と配線ＷＢＬとの接続を制御する。信号ＷＳＥＬ＿Ｇ［１５：０］は、デ
ータを書き込むＷＢＬを選択するための選択信号である。
【０１４５】
トランジスタＴ６７―Ｔ６９によって、回路７７が構成される。回路７７は、配線ＧＷＢ
ＬのデータをＳＡ６０に書き込む機能を有する。信号ＷＳＥＬ＿Ｇ［１５：０］の何れか
１ビットが、バッファ３４７を介して、トランジスタＴ６７、Ｔ６８のゲートに入力され
る。また、データＷＤＡ［３１：０］の何れか１ビットが、バッファ３４６を介して配線
ＧＷＢＬに入力される。配線ＧＷＢＬにはトランジスタＴ６９のゲートが電気的に接続さ
れている。配線ＧＷＢＬに“Ｈ”が書き込まれているとき、トランジスタＴ６８、Ｔ６７
がオンになると、ノードＱ２に“Ｈ”のデータが書き込まれ、ノードＱＢ２に“Ｌ”のデ
ータが書き込まれる。
【０１４６】
コントロール部３１１が信号ＣＥ、ＧＷ、ＢＷ［３：０］を論理演算することで、ＮＯＳ
ＲＡＭ３００の動作モードが決定される。表２に、ＮＯＳＲＡＭ３００の動作モードを設
定する真理値表を示す。ＮＯＳＲＡＭ３００は、スタンバイモード、読み出しモード、並
びに、３つの書き込みモード（バイト書き込み、ハーフワード書き込み、ワード書き込み
）、およびリフレッシュモードを有する。信号ＲＳＥＬ［３：０］、信号ＲＳＥＬ＿Ｇ［
３：０］、信号ＷＳＥＬ＿Ｇ［１５：０］の論理はＡＤＤＲ［１０：２］、ＢＷ［３：０
］によって決定される。
【０１４７】
【表２】
2022003572.tif 000004
【０１４８】
ここでは、１ワードのビット幅は３２ビットとする。信号ＢＷ［３］、ＢＷ［２］、ＢＷ
［１］、ＢＷ［０］の論理は、それぞれ、データＷＤＡ［３１：２４］、ＷＤＡ［２３：
１６］、ＷＤＡ［１５：８］、ＷＤＡ［７：０］の書き込みを決定する。
【０１４９】
図１１に示す回路３４０で列ドライバ３３０を構成することで、ＮＯＳＲＡＭ３００は、
階層ワード線構造を採用せずに、セルアレイ３１３のラインサイズよりも小さな単位での
データの書き込みが可能である。ワード線分割回路（ＡＮＤ回路）による面積増大が生じ
ないため、ＮＯＳＲＡＭ３００は大容量化に非常に有利である。また、ワード線分割回路
を有さないため、ＮＯＳＲＡＭ３００は大容量化に伴う消費電力の増大を抑えることがで
きる。
【０１５０】
ここでは、セルアレイ３１３のラインサイズが１２８ビットであるが、ＮＯＳＲＡＭ３０
０はワード（例えば、３２ビット）単位、ハーフワード（例えば、１６ビット）単位、お
よびバイト（８ビット）単位での書き込みが可能である。
【０１５１】
なおＮＯＳＲＡＭ３００の動作モードは、表２に限定されない。例えば、バーストモード
を選択する制御信号を外部から入力し、バースト書き込み、バースト読み出しを行っても
よい。図１２、図１３に示すタイミングチャートを参照して、ＮＯＳＲＡＭ３００の動作
例を説明する。
【０１５２】
図１２は、ＮＯＳＲＡＭ３００の読み出しサイクルの動作例を示すタイミングチャートで
あり、図１３は、ＮＯＳＲＡＭ３００の書き込みサイクルの動作例を示すタイミングチャ
ートである。図中の信号ＲＳＥＬ［ｈ］において、ｈは０以上３以下の整数であり、信号
ＲＳＥＬ＿Ｇ［ｋ］において、ｋは０以上３以下の整数であり、信号ＷＳＥＬ＿Ｇ［ｉ］
において、ｉは０以上１５以下の整数である。また、ＮＯＳＲＡＭ３００の動作の理解を
容易にするため、図中に矢印を記入している。
【０１５３】
ここでは、信号ＷＣＹのデータは２’ｂ０１であり、書き込みサイクルに２クロックが割
り当てられることとする。
【０１５４】
＜読み出しサイクル＞
図１２では、アドレス（Ｚ）、（Ａ）が入力され、これらアドレスが指定するメモリセル
３０から、データ（Ｚ）、（Ａ）が読み出されている。ここでは、アドレス（Ａ）に注目
して、読み出しサイクルを説明する。また、ＮＯＳＲＡＭ３００の動作の理解を容易にす
るため、図１２中に矢印を記入している。
【０１５５】
読み出しサイクルであるので、信号ＣＥは１’ｂ１であり、信号ＧＷは１’ｂ０であり、
信号ＢＷ［３：０］は４’ｂ００００である（表２）。よって、ＮＯＳＲＡＭ３００は、
“Ｈ”の信号ＷＡＩＴを出力している。
【０１５６】
データ（Ａ）の読み出しには、先ず、配線ＲＢＬのプリチャージが行われる。信号ＳＮＳ
＿Ｎは”Ｌ”であるため、全ての列において、ＳＡ６０へのＶｄｄ、Ｖｓｓの供給が遮断
されている。信号ＰＲＣＨＧは”Ｈ”であるので、各列の配線ＲＢＬは、トランジスタＴ
６０により”Ｌ”にプリチャージされている。全ての行の配線ＲＷＬは”Ｈ”であり、全
てのメモリセル３０は非選択状態である。
【０１５７】
アドレス（Ａ）が入力されると、信号ＲＳＥＬ［３：０］をアクティブにする。信号ＳＮ
Ｓ＿Ｎは”Ｌ”のままである。３２の読み出し対象列において、ＴＧ６１によりノードＱ
Ｂ２が配線ＲＢＬと接続され、ＴＧ６２によりノードＱ２がＶｒｆ線と接続される。読み
出し対象列では、ノードＱＢ２は”Ｌ”となり、ノードＱ２には電圧Ｖｒｆが供給される
。
【０１５８】
次に、信号ＰＲＣＨＧを”Ｌ”にして、プリチャージを終了する。プリチャージ終了に連
動して、読み出し対象行のメモリセル３０を選択する。まず、全ての列の配線ＳＬを”Ｈ
”にする。次に対象行の配線ＲＷＬを”Ｌ”にする。配線ＲＷＬの電位が低下するのに伴
って、ノードＳＮ２の電圧も下がる。ノードＳＮ２が”Ｈ”のデータを保持している場合
、トランジスタＭＲ２はオフ状態が維持され、配線ＲＢＬは”Ｌ”のままである。ノード
ＳＮ２が”Ｌ”のデータを保持している場合、トランジスタＭＲ２がオンとなるので、配
線ＲＢＬの電圧は上昇する。読み出し対象列では、配線ＲＢＬの電圧に応じて、ノードＱ
Ｂ２の電圧も変化する。つまり、ノードＱＢ２には、ノードＳＮ２の論理を反転したデー
タが出力されることとなる。
【０１５９】
次に、信号ＳＮＳ＿Ｎを”Ｈ”にし、ＳＡ６０をアクティブにする。信号ＲＳＥＬ［３：
０］を”Ｌ”にして、ノードＱＢ２を配線ＲＢＬから電気的に分離する。ＳＡ６０は、ノ
ードＱＢ２に書き込まれたデータの増幅と、その保持を行う。ＳＡ６０のノードＱ２は、
ノードＳＮ２と同じ論理のデータを保持することとなる。
【０１６０】
次に、信号ＲＳＥＬ＿Ｇ［３：０］をアクティブにする。３２の読み出し対象列において
、トランジスタＴ６１はオンになる。ノードＱＢ２が”Ｈ”であれば、配線ＧＲＢＬが”
Ｌ”となり、ノードＱＢ２が”Ｌ”であれば、配線ＧＲＢＬは”Ｈ”となる。つまり、ノ
ードＳＮ２から読み出したデータと同じ論理のデータが、配線ＧＲＢＬに書き込まれるの
で、データ（Ａ）が読み出されることとなる。信号ＲＳＥＬ＿Ｇ［３：０］を一定期間ア
クティブにする。しかる後、非アクティブにすることで、読み出しサイクルが終了する。
【０１６１】
なお、配線ＲＢＬのプリチャージは、メモリセル３０からのデータの読み出しが終了次第
、開始することができる。図１１の例では、信号ＲＳＥＬ［３：０］を”Ｌ”にして、Ｓ
Ａ６０と配線ＲＢＬとを電気的に分離した後、信号ＰＲＣＨＧを”Ｈ”して配線ＲＢＬの
プリチャージを開始している。また、プリチャージの開始と連動して、対象行のメモリセ
ル３０を非選択状態に戻している。信号ＰＲＣＨＧを”Ｈ”にするのと連動して、配線Ｓ
Ｌを”Ｌにし、しかる後、配線ＲＷＬを”Ｈ”にしている。
【０１６２】
ＮＯＳＲＡＭ３００の読み出しサイクルは１クロックサイクルで完了し、ＮＯＳＲＡＭ３
００は、アドレス（Ａ）を受信したクロックサイクルにおいて、データ（Ａ）を出力する
ことができる。
【０１６３】
＜書き込みサイクル＞
図１３では、アドレス（Ｚ）、（Ａ）が入力され、これらアドレスが指定するメモリセル
３０にデータを書き込んでいる。アドレス（Ａ）に注目して、書き込みサイクルを説明す
る。セルアレイ３１３のラインサイズよりも小さい単位でのデータ書き込みを行うため、
書き込みサイクルでは、先ず読み出し動作が実行され、次いで書き込み動作が実行される
。
【０１６４】
信号ＣＥは１’ｂ１であり、信号ＧＷは１’ｂ１であり、信号ＢＷ［３：０］は４’ｂ１
１１１である。また、信号ＷＣＹは２’ｂ０１である。したがって、アドレス（Ａ）が入
力されると、ＮＯＳＲＡＭ３００は、１クロックサイクル時間“Ｌ”の信号ＷＡＩＴを出
力する。
【０１６５】
まず、書き込み対象行の全てのメモリセル３０のデータをノードＱＢ２に読み出す。この
動作は、図１２の読み出しモードでの動作と同様である。信号ＳＮＳ＿Ｎを”Ｈ”にする
ことで、ＳＡ６０において、メモリセル３０から読み出したデータが増幅され、保持され
る。
【０１６６】
信号ＳＮＳ＿Ｎを“Ｈ”にした後、信号ＰＲＣＨＧを”Ｈ”にして、配線ＲＢＬのプリチ
ャージを開始する。また、プリチャージの開始と連動して、配線ＳＬを”Ｌ”にする。
【０１６７】
信号ＳＮＳ＿Ｎを”Ｈ”にした後、信号ＷＳＥＬ＿Ｇ［１５：０］をアクティブにする。
３２の対象列において、回路７７により、ＳＡ６０のノードＱ２には配線ＧＷＢＬのデー
タ（ＷＤＡ［３１：０］の何れか１）が書き込まれる。その他の列のＳＡ６０は、先に読
み出されたデータをそのまま保持する。
【０１６８】
なお、ハーフワード書き込みモードでは、１６の対象列のノードＱ２に、それぞれＷＤＡ
［１５：０］の何れか１ビットが書き込まれる。バイト書き込みモードでは、８の対象列
のノードＱ２に、それぞれ、ＷＤＡ［７：０］の何れか１ビットが書き込まれる。
【０１６９】
次に信号ＷＳＥＬを”Ｈ”にする。全ての列において、ＡＮＤ回路６５によってノードＱ
２と同じ論理のデータが配線ＷＢＬに書き込まれる。なお、信号ＷＳＥＬが”Ｌ”である
期間は、ＡＮＤ回路６５によって、配線ＷＢＬは”Ｌ”に維持されている。次に、対象行
の配線ＷＷＬを”Ｈ”にして、配線ＷＢＬのデータをメモリセル３０に書き込む。３２の
対象列のメモリセル３０にデータ（Ａ）が書き込まれ、その他の列のメモリセル３０には
保持していたデータが書き戻される。
【０１７０】
配線ＷＷＬを”Ｌ”にして、書き込み対象行のメモリセル３０を非選択状態にする。信号
ＷＳＥＬ＿Ｇ［１５：０］を非アクティブにして、配線ＧＷＢＬとＳＡ６０とを電気的に
分離する。そして、信号ＷＳＥＬを”Ｌ”にし、信号ＳＮＳ＿Ｎを”Ｌ”にし、配線ＲＷ
Ｌを”Ｈ”にする。以上により、書き込みサイクルが終了する。
【０１７１】
以上述べたように、ＮＯＳＲＡＭ３００は、ワード単位、ハーフワード単位、及びバイト
単位での書き込みが可能となっているが、データの書き込み単位はこれに限定されない。
ドライバ部３１２の回路構成、アドレス信号、制御信号等を適宜設定することで、ＮＯＳ
ＲＡＭ３００の書き込み単位はセルアレイ３１３のラインサイズよりも小さい任意の大き
さとすることができ、例えば、Ｎバイト単位（Ｎは１以上８以下の整数）とすることがで
きる。
【０１７２】
また、ＮＯＳＲＡＭ３００の容量を２ＫＢとしているが、これに限定されない。ＮＯＳＲ
ＡＭ３００には、ワード線分割回路を設ける必要がないので、ワード線分割回路によるチ
ップ面積の増大や消費電力の増大がないため、ＮＯＳＲＡＭ３００は大容量化に非常に有
効な回路構成をもつ。
【０１７３】
例えば、セルアレイ３１３とドライバ部３１２とを有する回路ブロックを単位ブロックと
し、複数の単位ブロックを設けることで、ＮＯＳＲＡＭ３００の容量を増やすことができ
る。
【０１７４】
例えば、図１４Ａに示すブロック３５１は、８ＫＢの容量を持つ。ブロック３５１は、４
個のセルアレイ３１３［００］−３１３［１１］、４個の行ドライバ３２０、１個のプレ
デコーダ３２４、２個の列デコーダ３２５、２個の列ドライバ３３０を有する。行ドライ
バ３２０は、行デコーダ３２１、読み出しワード線ドライバ３２２、書き込みワード線ド
ライバ３２３を有する。２個の列ドライバの一方は、セルアレイ３１３「００］、３１３
［１０］で共有され、他方は、セルアレイ３１３［０１］、３１３［１１］で共有されて
いる。プレデコーダ３２４は、ＡＤＤＲ［１２：１１］をデコードし、４個のセルアレイ
３１３［００］−３１３［１１］からアクセス要求されているセルアレイを特定する。各
セルアレイ３１３に付されている［００］等が、アドレスＡＤＤＲ［１２：１１］の値で
ある。
【０１７５】
図１４Ｂに示すブロック３５２は、１６個（４行×４列）のブロック３５１を有する。ブ
ロック３５２の容量は１２８ＫＢである。アドレス信号として、信号ＡＤＤＲ［１６：２
］が用いられる。信号ＡＤＤＲ［１６：１３］がブロック３５１の選択に用いられる。
【０１７６】
〔実施の形態４〕
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等につい
て説明する。
【０１７７】
＜電子部品の作製方法例＞
図１５Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パ
ッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端
子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例
について説明することにする。
【０１７８】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板
に脱着可能な部品が複数合わさることで完成する。後工程については、図１５Ａに示す各
工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完
成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、
前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分
離するダイシング工程を行う（ステップＳＴ７２）。
【０１７９】
図１５Ｂは、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図１
５Ｃは、図１５Ｂの部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１
０２が設けられている。回路領域７１０２には、本発明の形態に係る半導体装置（例えば
、ＭＣＵ、記憶装置等）が設けられている。
【０１８０】
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１
０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。
ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００切断するこ
とで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図
１５Ｄにチップ７１１０の拡大図を示す。
【０１８１】
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導
体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起
因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却
、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げ
た純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けるこ
とで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低
減することができる。また、半導体装置の生産性を高めることができる。
【０１８２】
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム
上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディ
ング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すれば
よい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、イン
ターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフ
レームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステ
ップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディ
ングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０１８３】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填さ
れ、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することが
でき、また水分や埃による特性の劣化を低減することができる。リードフレームのリード
をめっき処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき
処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実
に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ
７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９
）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品
を提供することができる。
【０１８４】
完成した電子部品の斜視模式図を図１５Ｅに示す。図１５Ｅでは、電子部品の一例として
、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５Ｅ
に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
【０１８５】
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７
０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続される
ことで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内
部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減するこ
とができる。または、電子機器を小型化することが容易になる。
【０１８６】
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、
航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣ
のプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生
物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広
い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電
子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソ
ナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマー
トフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計
型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い
機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
【０１８７】
図１６Ａ−図１６Ｆを参照して、電子機器の構成例を示す。図１６Ａ等の電子機器の表示
部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル
装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
【０１８８】
図１６Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、
操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０
１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１
０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマ
ートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳
、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れるこ
とで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０
１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行
われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を
操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作や、表
示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０１８９】
図１６Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表
示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部
２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０１９０】
図１６Ｃ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、
操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２
０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられて
いる。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２
０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０
７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切
り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停
止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０１９１】
図１６Ｄに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１
１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１
１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
【０１９２】
図１６Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および
冷凍室用扉２１５３等を有する。
【０１９３】
図１６Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７
３、およびライト２１７４等を有する。実施の形態３のプロセッサは、自動車２１７０内
の各種のプロセッサに用いられる。
【０１９４】
〔実施の形態５〕
本実施の形態では、酸化物半導体トランジスタ等について説明する。
【０１９５】
＜＜ＯＳトランジスタの構成例１＞＞
図１７ＡはＯＳトランジスタの構成例を示す上面図である。図１７Ｂは、図１７ＡのＸ１
−Ｘ２線断面図であり、図１７ＣはＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線
の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。
図１７Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図１７Ｃは
、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を
明確にするため、図１７Ａでは、一部の構成要素が省略されている。
【０１９６】
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５２１上に形成され
ている。ＯＳトランジスタ５０１は、絶縁層５２８、５２９で覆われている。ＯＳトラン
ジスタ５０１は、絶縁層５２２−５２７、金属酸化物層５１１−５１３、導電層５５０−
５５３を有する。
【０１９７】
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製
には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザ堆積法（Ｐ
ＬＤ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることがで
きる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがあ
る。
【０１９８】
金属酸化物層５１１−５１３をまとめて酸化物層５１０と呼ぶ。図１７Ｂ、図１７Ｃに示
すように、酸化物層５１０は、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層
５１３の順に積層している部分を有する。ＯＳトランジスタ５０１がオン状態のとき、チ
ャネルは酸化物層５１０の金属酸化物層５１２に主に形成される。
【０１９９】
ＯＳトランジスタ５０１のゲート電極は導電層５５０で構成され、ソース電極またはドレ
イン電極として機能する一対の電極は、導電層５５１、５５２で構成される。バックゲー
ト電極は導電層５５３で構成される。導電層５５３は、導電層５５３ａ、５５３ｂを有す
る。なお、ＯＳトランジスタ５０１はバックゲート電極を有さない構造としてもよい。後
述するＯＳトランジスタ５０２−５０７も同様である。
【０２００】
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５２７で構成され、バックゲート側
のゲート絶縁層は、絶縁層５２４−５２６の積層で構成される。絶縁層５２８は層間絶縁
層である。絶縁層５２９はバリア層である。
【０２０１】
金属酸化物層５１３は、金属酸化物層５１１、５１２、導電層５５１、５５２でなる積層
体を覆っている。絶縁層５２７は金属酸化物層５１３を覆っている。導電層５５１、５５
２はそれぞれ、金属酸化物層５１３、絶縁層５２７を介して、導電層５５０と重なる領域
を有する。
【０２０２】
導電層５５１、５５２は、金属酸化物層５１１と金属酸化物層５１２との積層を形成する
ために使用されるハードマスクから作製されている。例えば、次のような工程を経て、金
属酸化物層５１１、５１２、導電層５５１、５５２を作製することができる。２層の金属
酸化物膜を形成する。金属酸化物膜上に導電膜を形成する。この導電膜をエッチングして
ハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜をエッチングして
、金属酸化物層５１１と金属酸化物層５１２の積層を形成する。次に、ハードマスクをエ
ッチングして、導電層５５１および導電層５５２を形成する。このような工程を経て形成
されるため、導電層５５１、５５２は、金属酸化物層５１１、５１２の側面に接する領域
を有していない。
【０２０３】
（導電層）
導電層５５０―５５３に用いられる導電材料には、リン等の不純物元素をドーピングした
多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、
チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム
等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒
化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングス
テンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタ
ンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化
物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０２０４】
導電層５５０に仕事関数の高い導電性材料を用いることで、ＯＳトランジスタ５０１のＶ
ｔを大きくし、カットオフ電流を下げることができる。導電層５５０としては仕事関数が
好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．
２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電
性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化
モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加さ
れたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
【０２０５】
なお、カットオフ電流とは、ゲートーソース間電圧が０Ｖであるときのドレイン電流のこ
とをいう。
【０２０６】
例えば、導電層５５０は窒化タンタル、またはタングステン単層である。あるいは、導電
層５５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニ
ウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン、（窒化タンタ
ル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、
チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化
チタン）。先に記載した導電体が絶縁層５２７側の層を構成する。
【０２０７】
導電層５５１と導電層５５２は同じ層構造をもつ。例えば、導電層５５１が単層である場
合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリ
ブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金
を用いればよい。導電層５５１が２層構造、および３層構造の場合、次のような組み合わ
せがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステ
ン、銅）（銅−マグネシウム−アルミニウム合金、銅）、（チタン膜、銅）、（チタン又
は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは
窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載
した導電体が絶縁層５２７側の層を構成する。
【０２０８】
例えば、導電層５５３ａは、水素に対するバリア性を有する導電層（例えば、窒化タンタ
ル層）とし、導電層５５３ｂは、導電層５５３ａよりも導電率の高い導電層（例えばタン
グステン層）とすることが好ましい。このような構造であることで、導電層５５３は配線
としての機能と、酸化物層５１０への水素の拡散を抑制する機能とをもつ。
【０２０９】
（絶縁体）
絶縁層５２１−５２９に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム
、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸
化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、
酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、
酸化タンタル、アルミニウムシリケートなどがある。絶縁層５２１−５２９はこれらの絶
縁材料でなる単層、または積層して構成される。絶縁層５２１−５２９を構成する層は、
複数の絶縁材料を含んでいてもよい。
【０２１０】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であ
り、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【０２１１】
酸化物層５１０の酸素欠損の増加を抑制するため、絶縁層５２６−５２８は、酸素を含む
絶縁層であることが好ましい。絶縁層５２６―５２８の少なくとも１つは、加熱により酸
素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることが
より好ましい。過剰酸素を含む絶縁膜から酸化物層５１０に酸素を供給することで、酸化
物層５１０の酸素欠損を補償することができる。したがって、ＯＳトランジスタ５０１の
信頼性および電気特性を向上することができる。
【０２１２】
過剰酸素を含む絶縁層膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅ
ｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７０
０℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×
１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０
［分子／ｃｍ３］以上であることが好ましい。
【０２１３】
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。
酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング
法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことがで
きる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、
亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
【０２１４】
酸化物層５１０の水素濃度の増加を防ぐために、絶縁層５２１―５２９中の水素濃度を低
減することが好ましい。特に絶縁層５２３−５２８の水素濃度を低減することが好ましい
。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５
×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下が
より好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
【０２１５】
酸化物層５１０の窒素濃度の増加を防ぐために、絶縁層５２３―５１８の窒素濃度を低減
することが好ましい。具体的には、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満で
あり、５×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１８ａｔｏｍｓ／ｃｍ
３以下がより好ましく、５×１０１７ａｔｏｍｓ／ｃｍ３以下がより好ましい。
【０２１６】
上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  
Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
【０２１７】
ＯＳトランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下
、バリア層）によって酸化物層５１０が包み込まれる構造であることが好ましい。このよ
うな構造であることで、酸化物層５１０から酸素が放出されること、酸化物層５１０に水
素が侵入することを抑えることができるので、ＯＳトランジスタ５０１の信頼性、電気特
性を向上できる。
【０２１８】
例えば、絶縁層５２９をバリア層として機能させ、かつ絶縁層５２１、５２２、５２４の
少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒
化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イット
リウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成すること
ができる。
【０２１９】
酸化物層５１０と導電層５５０の間に、バリア層をさらに設けてもよい。もしくは、金属
酸化物層５１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けても
よい。
【０２２０】
絶縁層５２４、絶縁層５２５、絶縁層５２６の膜厚をそれぞれ薄くすることで、導電層５
５０の電圧によるＯＳトランジスタのしきい値電圧の制御が容易になり、好ましい。例え
ば、絶縁層５２４−５２６の各膜厚は５０ｎｍ以下にする。各膜厚は３０ｎｍ以下が好ま
しく、１０ｎｍ以下がより好ましく、５ｎｍ以下がさらに好ましい。
【０２２１】
絶縁層５２１−５２８の構成例を記す。この例では、絶縁層５２１、５２２、５２５、５
２９は、それぞれ、バリア層として機能する。絶縁層５２６―５２８は過剰酸素を含む酸
化物層である。絶縁層５２１は窒化シリコンであり、絶縁層５２２は酸化アルミニウムで
あり、絶縁層５２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５２４
−５２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロント
ゲート側のゲート絶縁層（５２７）は、酸化窒化シリコンである。層間絶縁層（５２８）
は、酸化シリコンである。絶縁層５２９は酸化アルミニウムである。
【０２２２】
（金属酸化物層）
金属酸化物層５１１―５１３の各厚さは３ｎｍ以上５００ｎｍ以下であり、３ｎｍ以上１
００ｎｍ以下が好ましく、３ｎｍ以上６０ｎｍ以下がさらに好ましい。
【０２２３】
ＯＳトランジスタ５０１のオフ電流の低減のために、金属酸化物層５１２は、例えば、エ
ネルギーギャップが大きいことが好ましい。金属酸化物層５１２のエネルギーギャップは
、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３
ｅＶ以上３．５ｅＶ以下がさらに好ましい。
【０２２４】
酸化物層５１０は、結晶性金属酸化物層であることが好ましい。少なくとも、金属酸化物
層５１２は結晶性金属酸化物層であることが好ましい。信頼性、および電気特性の良いＯ
Ｓトランジスタ５０１を実現できる。
【０２２５】
金属酸化物層５１２に適用できる酸化物は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ
酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物
層５１２は、インジウムを含む酸化物層に限定されない。金属酸化物層５１２は、例えば
、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。
金属酸化物層５１１、５１３も、金属酸化物層５１２と同様の酸化物で形成することがで
きる。金属酸化物層５１１、５１３は、それぞれ、Ｇａ酸化物で形成することができる。
この場合、金属酸化物層５１２はＧａを含む金属酸化物層であることが好ましい。
【０２２６】
金属酸化物層５１２と金属酸化物層５１１の界面に界面準位が形成されると、界面近傍の
領域にもチャネル領域が形成されるために、ＯＳトランジスタ５０１のしきい値電圧が変
動してしまう。そのため、金属酸化物層５１１は、構成要素として、金属酸化物層５１２
を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層
５１２と金属酸化物層５１１の界面には、界面準位が形成されにくくなり、ＯＳトランジ
スタ５０１のしきい値電圧等の電気特性のばらつきを低減することができる。
【０２２７】
金属酸化物層５１３は、構成要素として、金属酸化物層５１２を構成する金属元素の少な
くとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１
３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるの
で、ＯＳトランジスタ５０１の電界効果移動度を高くすることができる。
【０２２８】
金属酸化物層５１１−５１３のうち、金属酸化物層５１２のキャリア移動度が最も高いこ
とが好ましい。これにより、絶縁層５２６、５２７から離間している金属酸化物層５１２
にチャネルを形成することができる。
【０２２９】
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで
、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では、主として重金属の
ｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より
多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少
ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有
量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０２３０】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物層５１２を形成し、Ｇａ酸化物で金属酸化
物層５１１、５１３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物層５１１
−５１３を形成する場合、３層のうち、金属酸化物層５１１を最もＩｎ含有率が高いＩｎ
−Ｍ−Ｚｎ酸化物層とする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、
ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる
。
【０２３１】
例えば、金属酸化物層５１２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：
Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化
物層５１１、５１３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、
１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲッ
トで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３で
ある。
【０２３２】
ＯＳトランジスタ５０１に安定した電気特性を付与するには、酸化物層５１０の不純物濃
度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、およ
び主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に
寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は酸化物半導体中
で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気特性
を劣化させることがある。
【０２３３】
例えば、酸化物層５１０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下の、好
ましくは、２×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。酸化物層５１０の炭素
濃度も同様である。
【０２３４】
酸化物層５１０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の、好まし
くは２×１０１６ａｔｏｍｓ／ｃｍ３以下の領域を有する。アルカリ土類金属の濃度につ
いても同様である。
【０２３５】
酸化物層５１０は、窒素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３未満の、好ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下の、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以
下の、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。
【０２３６】
酸化物層５１０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の、好ましくは１×
１０１９ａｔｏｍｓ／ｃｍ３未満の、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未
満の、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満の領域を有する。
【０２３７】
上掲した酸化物層５１０の不純物濃度は、ＳＩＭＳにより得られる値である。
【０２３８】
金属酸化物層５１２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことで
ドナー準位を形成することがある。その結果、ＯＳトランジスタ５０１のオン電流を減少
させてしまう。酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したが
って、金属酸化物層５１２中の酸素欠損を低減することで、ＯＳトランジスタ５０１のオ
ン電流を大きくできる場合がある。よって、金属酸化物層５１２の水素を低減することで
、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性の向上に有効
である。
【０２３９】
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸
素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成
されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリ
アである電子を生成することがある。金属酸化物層５１２にチャネル形成領域が設けられ
るので、金属酸化物層５１２に水素が含まれていると、ＯＳトランジスタ５０１はノーマ
リーオン特性となりやすい。このため、金属酸化物層５１２中の水素はできる限り低減さ
れていることが好ましい。
【０２４０】
図１７は、酸化物層５１０が３層構造の例であるが、これに限定されない。例えば、酸化
物層５１０を金属酸化物層５１１または金属酸化物層５１３のない２層構造とすることが
できる。または、金属酸化物層５１１の上もしくは下、または金属酸化物層５１３上もし
くは下に、金属酸化物層５１１、金属酸化物層５１２および金属酸化物層５１３として例
示した酸化物半導体層のいずれか一を有する４層構造とすることもできる。または、酸化
物層５１０の任意の層の間、酸化物層５１０の上、酸化物層５１０の下のいずれか二箇所
以上に、金属酸化物層５１１―５１３と同様の金属酸化物層を１層または複数を設けるこ
とができる。
【０２４１】
（エネルギーバンド構造）
図２４を参照して、金属酸化物層５１１―５１３の積層によって得られる効果を説明する
。図２４は、ＯＳトランジスタ５０１のチャネル形成領域のエネルギーバンド構造の模式
図である。ここでは、ＯＳトランジスタ５０１を例に説明するが、金属酸化物層５１１―
５１３の積層による効果は、後述するＯＳトランジスタ５０２、５０３でも同様である。
【０２４２】
Ｅｃ５２６、Ｅｃ５１１、Ｅｃ５１２、Ｅｃ５１３、Ｅｃ５２７は、それぞれ、絶縁層５
２６、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３、絶縁層５２７の
伝導帯下端のエネルギーを示している。
【０２４３】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２４４】
絶縁層５２６、５２７は絶縁体であるため、Ｅｃ５２６とＥｃ５２７は、Ｅｃ５１１、Ｅ
ｃ５１２、およびＥｃ５１３よりも真空準位に近い（電子親和力が小さい）。
【０２４５】
金属酸化物層５１２は、金属酸化物層５１１、５１３よりも電子親和力が大きい。例えば
、金属酸化物層５１２と金属酸化物層５１１との電子親和力の差、および金属酸化物層５
１２と金属酸化物層５１３との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅ
Ｖ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５
ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端
のエネルギーとの差である。
【０２４６】
ＯＳトランジスタ５０１のゲート電極（導電層５５０）に電圧を印加すると、金属酸化物
層５１１、金属酸化物層５１２、金属酸化物層５１３のうち、電子親和力が大きい金属酸
化物層５１２に主にチャネルが形成される。
【０２４７】
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。その
ため、金属酸化物層５１３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子
割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに
好ましくは９０％以上とする。
【０２４８】
また、金属酸化物層５１１と金属酸化物層５１２との間には金属酸化物層５１１と金属酸
化物層５１２の混合領域が存在する場合がある。また、金属酸化物層５１３と金属酸化物
層５１２との間には金属酸化物層５１３と金属酸化物層５１２の混合領域が存在する場合
がある。混合領域は、界面準位密度が低くなるため、金属酸化物層５１１−５１３の積層
体（酸化物層５１０）は、それぞれの界面近傍においてエネルギーが連続的に変化する（
連続接合ともいう。）バンド構造となる。
【０２４９】
このようなエネルギーバンド構造を有する酸化物層５１０において、電子は主に金属酸化
物層５１２を移動することになる。そのため、金属酸化物層５１１と絶縁層５２６との界
面に、または、金属酸化物層５１３と絶縁層５２７との界面に準位が存在したとしても、
これらの界面準位により、酸化物層５１０中を移動する電子の移動が阻害されにくくなる
ため、ＯＳトランジスタ５０１のオン電流を高くすることができる。
【０２５０】
また、図２４に示すように、金属酸化物層５１１と絶縁層５２６の界面近傍、および金属
酸化物層５１３と絶縁層５２７の界面近傍には、それぞれ、不純物や欠陥に起因したトラ
ップ準位Ｅｔ５２６、Ｅｔ５２７が形成され得るものの、金属酸化物層５１１、５１３が
あることにより、金属酸化物層５１２をトラップ準位Ｅｔ５２６、Ｅｔ５２７から離間す
ることができる。
【０２５１】
なお、Ｅｃ５１１とＥｃ５１２との差が小さい場合、金属酸化物層５１２の電子が該エネ
ルギー差を越えてトラップ準位Ｅｔ５２６に達することがある。トラップ準位Ｅｔ５２６
に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの
しきい値電圧はプラス方向にシフトしてしまう。Ｅｃ５１２とＥｃ５１３とのエネルギー
差が小さい場合も同様である。
【０２５２】
ＯＳトランジスタ５０１のしきい値電圧の変動が低減され、ＯＳトランジスタ５０１の電
気特性を良好なものとするため、Ｅｃ５１１とＥｃ５１２との差、Ｅｃ５１２とＥｃ５１
３と差は、それぞれ０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【０２５３】
＜＜ＯＳトランジスタの構成例２＞＞
図１８Ａ−図１８Ｃに示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例
である。ＯＳトランジスタ５０２の導電層５５０は、導電層５５０ａ、導電層５５０ｂ、
導電層５５０ｃを有する。
【０２５４】
導電層５５０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、
原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形
成することが好ましい。ＡＬＤ法等により形成することで、絶縁層５２７に対するプラズ
マによるダメージを減らすことができる。また、被覆性を向上させることができるため、
導電層５５０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いＯＳ
トランジスタ５０２を提供することができる。
【０２５５】
導電層５５０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料
を用いて形成する。さらに、導電層５５０ｂ上に形成する導電層５５０ｃは、窒化タング
ステンなどの酸化しづらい導電体を用いて形成することが好ましい。絶縁層５２８に酸素
が脱離する酸化物材料を用いる場合、導電層５５０が、脱離した酸素により酸化すること
を防止することができる。従って、導電層５５０の酸化を抑制し、絶縁層５２８から、脱
離した酸素を効率的に酸化物層５１０へと供給することができる。
【０２５６】
過剰酸素領域を有する絶縁層５２８と接する面積が大きい導電層５５０ｃに酸化しにくい
導電体を用いることで、絶縁層５２８の過剰酸素が導電層５５０に吸収されることを抑制
することができる。また、導電層５５０ｂに導電性が高い導電体を用いることで、消費電
力が小さいＯＳトランジスタ５０２を提供することができる。
【０２５７】
＜＜ＯＳトランジスタの構成例３＞＞
図１９Ａ−図１９Ｃに示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例
である。ＯＳトランジスタ５０３では、導電層５５０をエッチングマスクに用いて、金属
酸化物層５１３および絶縁層５２７がエッチングされている。
【０２５８】
＜＜ＯＳトランジスタの構成例４＞＞
図２０Ａ−図２０Ｃに示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０１の変形例
である。
【０２５９】
導電層５５０は導電層５５０ａと導電層５５０ｂの２層構造である。導電層５５０は絶縁
層５３０に覆われている。
【０２６０】
例えば、絶縁層５３０は、酸素に対してバリア性を有する絶縁層とする。これにより、絶
縁層５２８等から離脱した酸素によって、導電層５５０が酸化することを抑制することが
できる。この場合、絶縁層５３０には、酸化アルミニウムなどの金属酸化物を用いること
ができる。絶縁層５３０の厚さは、導電層５５０の酸化を防止できる程度であればよく、
例えば、１ｎｍ以上１０ｎｍ以下であり、好ましくは３ｎｍ以上７ｎｍ以下である。
【０２６１】
なお、ＯＳトランジスタ５０４も、ＯＳトランジスタ５０３と同様に、金属酸化物層５１
３と絶縁層５２７を部分的に除去し、導電層５５１、５５２の上面の一部を露出させても
よい。あるいは、絶縁層５２７のみを部分的に除去してもよい。
【０２６２】
＜＜ＯＳトランジスタの構成例５＞＞
図２１Ａ−図２１Ｃに示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例
である。
【０２６３】
導電層５５１は導電層５５１ａと導電層５５１ｂの２層構造であり、導電層５５２は導電
層５５２ａと導電層５５２ｂの２層構造である。
【０２６４】
導電層５５１、５５２において、導電層５５１ａ、５５２ａは金属酸化物層５１２との密
着性が高い導電膜で形成することが好ましい。この導電膜をＡＬＤ法で成膜することは、
被覆性を向上させることができるので、好ましい。導電層５５１ｂ、５５２ｂは、導電層
５５１ａ、５５２ａよりも高い導電率をもつ導電体で形成することが好ましい。導電層５
５１ａ、５５２ａを設けることで、導電層５５１ｂ、５５２ｂに用いることのできる導電
体材料の制約が小さくなる。導電層５５１ａ、５５２ａに、タンタル、タングステン、銅
、アルミニウムなどの導電性が高い材料を用いることで、ＯＳトランジスタ５０５で構成
される回路の消費電力を低減できる。
【０２６５】
＜＜ＯＳトランジスタの構成例６＞＞
図２２Ａ−図２２Ｃに示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０１の変形例
であり、主に、ゲート電極の構造が異なる。
【０２６６】
絶縁層５２８に形成された開口部には、金属酸化物層５１３、絶縁層５２７、導電層５５
０が設けられている。つまり、絶縁層５２８の開口部を利用して、ゲート電極を自己整合
的に形成することができる。よって、ＯＳトランジスタ５０６では、ゲート電極（５５０
）は、ゲート絶縁層（５２７）を介してソース電極およびドレイン電極（５５１、５５２
）と重なる領域を有していない。そのためゲートーソース間の寄生容量、ゲートードレイ
ン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５２８の開口部によっ
てゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易であ
る。
【０２６７】
＜＜ＯＳトランジスタの構成例７＞＞
図２３Ａ−図２３Ｃに示すＯＳトランジスタ５０７は、ＯＳトランジスタ５０６の変形例
である。
【０２６８】
酸化物層５１０は、さらに金属酸化物層５１４を有する。金属酸化物層５１４は、金属酸
化物層５１１、５１２、導電層５５１、５５２を覆っている。
【０２６９】
金属酸化物層５１４によって、金属酸化物層５１２は絶縁層５２８から離間される。酸化
物層５１０において、金属酸化物層５１２に主にチャネルが形成されるため、金属酸化物
層５１２が絶縁層５２８と接している領域が存在しないようにすることで、チャネル近傍
に浅い準位が生じることが抑制できる。よって、ＯＳトランジスタ５０７の信頼性を向上
できる。
【０２７０】
＜＜半導体装置の構成例＞＞
図２５、図２６を参照して、ＯＳトランジスタとＳｉトランジスタとで構成されている半
導体装置の構成例を説明する。
【０２７１】
図２５、図２６は、ＭＣＵ１００（図１）の積層構造を説明するための断面図である。図
２５にはＭＣＵ１００に搭載されているＮＯＳＲＡＭ１２０の要部を示す。
【０２７２】
ＭＣＵ１００は、ＣＭＯＳ層５７０、配線層Ｗ１−Ｗ５、ＯＳＦＥＴ層５７１、配線層Ｗ
６、Ｗ７の積層で構成されている。
【０２７３】
ＣＭＯＳ層５７０には、ＭＣＵ１００を構成するＳｉトランジスタが設けられている。Ｓ
ｉトランジスタの活性層は単結晶シリコンウエハ５６０に設けられている。
【０２７４】
ＯＳＦＥＴ層５７１には、ＭＣＵ１００のＯＳトランジスタが設けられている。ＯＳＦＥ
Ｔ層５７１には、ＮＯＳＲＡＭ１２０のメモリセル１３５のＯＳトランジスタが設けられ
る。図２５には、メモリセル１３５を代表的に示している。なお、図２５において、トラ
ンジスタＭＷ１はバックゲートを有するＯＳトランジスタであり、ＯＳトランジスタ５０
３（図１９Ａ−図１９Ｃ）と同様の構造を有する。このバックゲート電極は、配線層Ｗ５
に設けられている。配線層Ｗ６には、容量素子ＣＳ１が設けられている。
【０２７５】
図２６は、ＯＳＦＥＴ層５７１に、ＯＳトランジスタ５０４（図２０Ａ−図２０Ｃ）と同
様の構造を有するトランジスタを設けた例を示している。図２６は、図２５と同様に、Ｍ
ＣＵ１００の要部を示す図である。
【０２７６】
〔実施の形態６〕
本実施の形態では、酸化物半導体について説明する。酸化物半導体は、単結晶酸化物半導
体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体として
は、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉ
ｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒ
ｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半
導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０２７７】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０２７８】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。
【０２７９】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ
）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構
造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉ
ｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。
不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い
。
【０２８０】
（ＣＡＡＣ−ＯＳ）
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。
【０２８１】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結
晶）が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは１ｎｍ以上、
または３ｎｍ以上である。よって、ＣＡＡＣ−ＯＳの結晶部をナノ結晶と称することがで
き、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−
ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称するこ
ともできる。
【０２８２】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（
酸素欠損など）の少ない酸化物半導体ともいえる。
【０２８３】
不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素な
どがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結
合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭
素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、
結晶性を低下させる要因となる。
【０２８４】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２８５】
（ｎｃ−ＯＳ）
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。ｎｃ−ＯＳは、異なる結晶部間で
結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。結晶部（ナノ
結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏ
ｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮ
Ｃ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶ
こともできる。
【０２８６】
ｎｃ−ＯＳの結晶は配向性を有さないので、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌ
ｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２８７】
なお、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造
である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６
％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、
同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未
満である酸化物半導体は、成膜すること自体が困難である。
【０２８８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。
【０２８９】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。
【０２９０】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、
ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は
、Ｘ線回折（ＸＲＤ）、ナノビーム電子回折、ＴＥＭ（透過型電子顕微鏡）観察などによ
って、特定することができる。
【０２９１】
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について説明する。酸化物半導体のキャリア密度に影
響を与える因子としては、酸化物半導体中の酸素欠損（ＶＯ）、または酸化物半導体中の
不純物などが挙げられる。
【０２９２】
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨと
もいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くな
ると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準
位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
【０２９３】
ＯＳトランジスタにおいて、Ｖｔのマイナスシフトを抑制する、またはオフ電流を低減す
るためには、酸化物半導体のキャリア密度が低い方が好ましい。酸化物半導体のキャリア
密度を低くするには、酸化物半導体中の不純物濃度を低くして、欠陥準位密度を低くすれ
ばよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性
または実質的に高純度真性と言う。
【０２９４】
ＯＳトランジスタにおいて、オン電流の増加、電界効果移動度の増加のためには、酸化物
半導体のキャリア密度を高くする方が好ましい場合がある。酸化物半導体の不純物濃度を
わずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めることで、酸化物半
導体のキャリア密度を高くすることができる。例えば、ＯＳトランジスタのオフ電流に対
するオン電流比（Ｉｏｎ／Ｉｏｆｆ）がとれる範囲において、不純物濃度がわずかに高い
、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。
【０２９５】
また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、
熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせ
る。なお、電子親和力がより大きな酸化物半導体を用いた場合には、ＯＳトランジスタの
Ｖｔはより低くなる。
【０２９６】
キャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャ
リア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」型の酸化物半導体と呼
称してもよい。
【０２９７】
高純度真性の酸化物半導体のキャリア密度は、例えば、８×１０１５ｃｍ−３未満であり
、好ましくは１×１０１１ｃｍ−３未満が好ましく、１×１０１０ｃｍ−３未満がさらに
好ましく、１×１０−９ｃｍ−３以上であるとよい。
【０２９８】
実質的に高純度真性の酸化物半導体のキャリア密度は、例えば、１×１０５ｃｍ−３以上
１×１０１８ｃｍ−３未満であり、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下が
好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がより好ましく、１×１０
１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以
上１×１０１５ｃｍ−３以下がさらに好ましい。
【符号の説明】
【０２９９】
３０、３１、３２、３３：メモリセル、６０：ＳＡ（センスアンプ）、６１、６２：ＴＧ
（トランスファゲート）、  ６５：ＡＮＤ回路、７５：ラッチ回路、７７：回路、７８：
スイッチ、
１００、１０２：ＭＣＵ（マイクロコントローラユニット）、  １１０、１５０：バス、
１１１、１５１：プロセッサコア、  １１２、１５２：メモリ部、  １１５、１５５：
クロック生成回路、  １１６、１５６：周辺回路、  １２０、１７０：ＮＯＳＲＡＭ、  
１２１、１７１：メモリ、  １３１、１８１：制御部、  １３２、１８２：ドライバ部、
１３３、１８３：セルアレイ、  １３５、１８５：メモリセル、  １６１：設定用レジ
スタ、１６２：クロック生成部、１６３：ロジック部、
３００：ＮＯＳＲＡＭ、  ３１１：コントロール部、  ３１２：ドライバ部、３１３：セ
ルアレイ、  ３１４：出力回路、  ３２０：行ドライバ、  ３２１：行デコーダ、  ３２
２：読み出しワード線ドライバ、３２３：書き込みワード線ドライバ、  ３２４：プレデ
コーダ、  ３２５：列デコーダ、  ３３０：列ドライバ、  ３３１：プリチャージ回路、
３３２：センスアンプ、  ３３３：出力ＭＵＸ（マルチプレクサ）、  ３３４：書き込
みドライバ、  ３３５：ソース線ドライバ、  ３４０：回路、  ３４１、３４２、３４３
、３４４、３４５、  ３４６、３４７、３４８：バッファ、  ３４９：インバータ、  ３
５１、３５２：ブロック、
５０１、５０２、５０３、５０４、５０５、５０６、５０７：ＯＳトランジスタ、
５１０：酸化物層、５１１、５１２、５１３、５１４：金属酸化物層、
５２１、５２２、５２３、５２４、５２５、５２６、５２７、５２８、５２９、５３０：
絶縁層、
５５０、５５０ａ、５５０ｂ、５５０ｃ、５５１、５５１ａ、５５１ｂ、５５２、５５２
ａ、５５２ｂ、５５３、５５３ａ、５５３ｂ：導電層、
５６０：単結晶シリコンウエハ、  ５７０：ＣＭＯＳ層、  ５７１：ＯＳＦＥＴ層、
２０１０：情報端末、  ２０１１：筐体、  ２０１２：表示部、  ２０１３：操作ボタン
、  ２０１４：外部接続ポート、  ２０１５：スピーカ、  ２０１６：マイクロフォン、
２０５０：ノート型ＰＣ（パーソナルコンピュータ）、  ２０５１：筐体、  ２０５２
：表示部、２０５３：キーボード、  ２０５４：ポインティングデバイス、  ２０７０：
ビデオカメラ、  ２０７１：筐体、  ２０７２：表示部、  ２０７３：筐体、  ２０７４
：操作キー、  ２０７５：レンズ、  ２０７６：接続部、  ２１１０：携帯型遊技機、  
２１１１：筐体、２１１２：表示部、  ２１１３：スピーカ、  ２１１４：ＬＥＤランプ
、  ２１１５：操作キーボタン、  ２１１６：接続端子、  ２１１７：カメラ、  ２１１
８：マイクロフォン、  ２１１９：記録媒体読込部、  ２１５０：電気冷凍冷蔵庫、  ２
１５１：筐体、  ２１５２：冷蔵室用扉、  ２１５３：冷凍室用扉、  ２１７０：自動車
、  ２１７１：車体、  ２１７２：車輪、  ２１７３：ダッシュボード、  ２１７４：ラ
イト、
７０００：電子部品、  ７００１：リード、  ７００２：プリント基板、  ７００４：回
路基板、  ７１００：半導体ウエハ、  ７１０２：回路領域、  ７１０４：分離領域、  
７１０６：分離線、  ７１１０：チップ、
ａ１、ａ２、ａ３、ａ４、ａ５、Ｑ２、ＱＢ２、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ５、ＳＮ
６：ノード、
ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ５、ＣＳ６：容量素子、
ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４、ＭＲ５、ＭＲ６、ＭＲ７、ＭＷ１、ＭＷ２、ＭＷ３、
ＭＷ５、ＭＷ６、Ｔ６０、Ｔ６１、Ｔ６２、Ｔ６５、Ｔ６６、Ｔ６７、Ｔ６８、Ｔ６９：
トランジスタ、
ＢＬ、ＢＧＬ、ＧＲＢＬ、ＧＷＢＬ、ＲＢＬ、ＲＷＬ、ＲＣＬ、ＳＬ、ＷＢＬ、ＷＷＬ：
配線
【図１】
2022003572.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】令和3年10月28日(2021.10.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサコア、メモリ部、およびバスを有する半導体装置であり、
前記メモリ部は第１メモリを有し、
前記第１メモリはメモリセルを有し、
前記メモリセルは、第１トランジスタ、第２トランジスタ、および容量素子を有し、
前記第１トランジスタの第１端子は前記第２トランジスタのゲートに電気的に接続され、
前記第２トランジスタのゲートは、前記容量素子の第１端子に電気的に接続され、
前記第１のトランジスタは、第１の絶縁層と、前記第１の絶縁層上の酸化物半導体層と、前記酸化物半導体層上のソース電極層及びドレイン電極層と、前記ソース電極層及び前記ドレイン電極層上の第２の絶縁層と、ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極層と、を有し、
前記第２の絶縁層及び前記ゲート電極層は研磨面を有し、
前記プロセッサコアは、書き込みイネーブル信号を生成する機能を有し、
前記バスは、前記書き込みイネーブル信号を前記メモリ部に出力する機能を有し、
前記第１メモリは、前記書き込みイネーブル信号に基づいて、待機信号を生成する機能を有し、
前記バスは前記待機信号を前記プロセッサコアに出力する機能を有し、
前記プロセッサコアは、前記待機信号に基づいて、前記メモリ部へのアクセスをｎクロックサイクル時間（ｎは１以上の整数）延期する機能を有する半導体装置。
【請求項２】
プロセッサコア、メモリ部、バス、レジスタ、クロック生成部、およびロジック部を有する半導体装置であり、
前記メモリ部は第１メモリを有し、
前記第１メモリはメモリセルを有し、
前記メモリセルは、第１トランジスタ、第２トランジスタ、および容量素子を有し、
前記第１トランジスタの第１端子は前記第２トランジスタのゲートに電気的に接続され、
前記第２トランジスタのゲートは、前記容量素子の第１端子に電気的に接続され、
前記第１のトランジスタは、第１の絶縁層と、前記第１の絶縁層上の酸化物半導体層と、前記酸化物半導体層上のソース電極層及びドレイン電極層と、前記ソース電極層及び前記ドレイン電極層上の第２の絶縁層と、ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極層と、を有し、
前記第２の絶縁層及び前記ゲート電極層は研磨面を有し、
前記プロセッサコアは、前記レジスタに第１データを書き込む機能を有し、
前記レジスタは前記第１データを前記クロック生成部に出力する機能と、前記第１データを前記ロジック部に出力する機能とを有し、
前記クロック生成部は、前記第１データに応じた周波数のクロック信号を生成する機能を有し、
前記ロジック部は、前記第１データに基づいて第１信号を生成する機能と、前記第１信号を前記第１メモリに出力する機能とを有し、
前記プロセッサコアは、書き込みイネーブル信号を生成する機能を有し、
前記バスは、前記書き込みイネーブル信号を前記メモリ部に出力する機能を有し、
前記第１メモリは、前記書き込みイネーブル信号および前記第１信号に基づいて、待機信号を生成する機能を有し、
前記バスは前記待機信号を前記プロセッサコアに出力する機能を有し、
前記プロセッサコアは、前記待機信号に基づいて、前記メモリ部へのアクセスをｍクロックサイクル時間（ｍは０以上の整数）延期する機能を有する半導体装置。