(57)【要約】【課題】互いに９０度の位相差を持つ矩形波の出力信号を得るエンコーダを提供する。【解決手段】エンコーダは、２つの９０度位相差を持つデジタル信号の一方の周期をシステムクロックで動作するカウンタ回路で１周期毎に計測する周期計測手段１５と、２つの９０度位相差をもつデジタル信号の一方をラッチ信号として、他方が“Ｈ”レベルであるか“Ｌ”レベルであるかの情報をラッチするＡ／Ｂ位相検出手段２１と、周期計測手段１５の出力、即ちデジタル信号の一方の周期より１／２の時間と１／４の時間を算出して、所定の時間だけ“Ｈ”区間と“Ｌ”区間に矩形波整形された２つのデジタル信号にするようにした周期演算手段２３と、Ａ／Ｂ位相検出手段２１の出力を選択信号としたセレクタ回路で構成されて、矩形成形された２つのデジタル信号の何れかを先に出力するかを選択するＡＯ／ＢＯ出力選択手段３３を備えている。【選択図】    図２
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【特許請求の範囲】
【請求項１】
一定間隔で形成された符号板を挟むように一方側に配置された発光素子と、他方側に配置された少なくとも４つの受光素子と、受光信号を電気信号に変換し、該電気信号をシステムクロックに同期させ２つの９０度位相差を持つデジタル信号とする手段と、前記デジタル信号を入力として、該デジタル信号の周期を計測する周期計測手段と、２つの９０度位相差の進み、遅れを判断するＡ／Ｂ位相検出手段と、前記周期計測手段の出力を入力として、前記２つのデジタル信号を所定時間だけ“Ｈ”区間と“Ｌ”区間に矩形波整形された２つのデジタル信号にする周期演算手段と、前記Ａ／Ｂ位相検出手段の出力を入力として、前記矩形波整形された２つのデジタル信号のいずれかを先に出力するかを選択するＡＯ／ＢＯ出力選択手段を備えたエンコーダにおいて、
前記周期計測手段は、前記２つの９０度位相差を持つデジタル信号の一方の周期をシステムクロックで動作するカウンタ回路で１周期毎に計測できるようになっており、
前記Ａ／Ｂ位相検出手段は、前記２つの９０度位相差をもつデジタル信号の一方をラッチ信号として、他方が“Ｈ”レベルであるか“Ｌ”レベルであるかの情報をラッチするようになっており、
前記周期演算手段は、前記計測手段の出力、即ち前記デジタル信号の一方の周期より１／２の時間と１／４の時間を算出して、所定の時間だけ“Ｈ”区間と“Ｌ”区間に矩形波整形された２つのデジタル信号にするようになっており、
前記ＡＯ／ＢＯ出力選択手段は、前記Ａ／Ｂ位相検出手段の出力を選択信号としたセレクタ回路で構成されて、前記矩形波整形された２つのデジタル信号のいずれかを先に出力するかを選択することを特徴とするエンコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発光素子及び受光素子を用いて移動体の位置を検出するエンコーダに関し、特にその信号処理回路に関する。
【０００２】
【従来の技術】
従来、発光素子及び受光素子を用いて移動体の位置を検出するエンコーダの信号処理回路は、図４のようになっている。図４は従来のエンコーダの信号処理回路の構成を示すブロック図である。
図４において、１〜４は受光素子、５ａ、５ｂ、６ａ、６ｂは抵抗素子、９、１０はコンパレータ回路、１１、１２はバッファ回路、１３、１４はフリップフロップ、７は発光素子である。ここで、抵抗素子５ａ、５ｂ、６ａ、６ｂは、受光素子１〜４が発光素子７から信号を受けた際に発生させる電流により、電圧に変換させるものである。また、コンパレータ回路９、１０、バッファ回路１１、１２およびフリップフロップ１３、１４は、デジタル信号を加工する手段を構成している。
発光素子７と受光素子１〜４の間に図示しない符号板を設けており、符合板にパタニングされたスリットパターンを発光素子７と受光素子１〜４にて電気信号に変換し、位置のデータとしている。以下、従来のエンコーダ信号処理回路の構成を補足すると共に、その動作を詳しく説明する。
【０００３】
従来のエンコーダ信号処理回路は、光源として発光素子７が配置され、他方には少なくとも４個の電気的に独立した受光素子１、２、３、４が配置されている。各受光素子１〜４には互いに１／４ピッチずれた光信号が入力される。即ち受光素子１と３とでは、９０度、受光素子１と２では１８０度、受光素子１と４とでは２７０度の位相差が生じている。
【０００４】
受光素子１からの出力信号Ａ＋はコンパレータ９のプラス入力端子に接続され、受光素子２からの出力信号Ａ−はコンパレータ９のマイナス入力端子に接続されている。コンパレータ９の出力はバッファ回路１１に接続され、バッファ回路１１の出力は、システムクロックＣＬＫを同期クロックとするフリップフロップ１３に接続されＡＯとして出力される。
また、受光素子３からの出力信号Ｂ＋はコンパレータ１０のプラス入力端子に接続され、受光素子４からの出力信号Ｂ−はコンパレータ１０のマイナス入力端子に接続されている。コンパレータ１０の出力はバッファ回路１２に接続され、バッファ回路１２の出力は、システムクロックＣＬＫを同期クロックとするフリップフロップ１４に接続されＢＯとして出力される。
【０００５】
図５は、図４のエンコーダ信号処理回路の動作を説明する信号図であって、（ａ）は信号ＡＯの電圧、（ｂ）は信号ＢＯの電圧を示す。
図５に示す様に、コンパレータ９には互いに１８０度ずれた正弦波信号Ａ＋とＡ−が入力され、正弦波信号Ａ＋とＡ−が互いに交差する位置で矩形波信号となり、バッファ回路１１において完全に電源電位を“Ｈ”レベル、ＧＮＤレベルを“Ｌ”レベルとするデジタルの矩形波Ａ１となる、さらにシステムクロックＣＬＫを同期クロックとするフリップフロップ１３で同期化させ矩形波信号ＡＯをデジタル信号化する。
同様にまた、図５に示す様に、コンパレータ１０には互いに１８０度ずれた正弦波信号Ｂ＋とＢ−が入力され、正弦波信号Ｂ＋とＢ−が互いに交差する位置で矩形波信号となり、バッファ回路１２において完全に電源電位を“Ｈ”レベル、ＧＮＤレベルを“Ｌ”レベルとするデジタルの矩形波Ｂ１となる、さらにシステムクロックＣＬＫを同期クロックとするフリップフロップ１４で同期化させ矩形波信号ＢＯをデジタル信号化する。
矩形波信号ＡＯとＢＯの関係は、図５に示すように互いに９０度位相のずれた信号となる（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特許３２７７５９７号公報（第１―３頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、図４で示されるエンコーダ信号処理回路において、符合板（図示せず）にパタニングされたスリットパターンの不均一や、発光素子７からの出力光のばらつき、受光素子１〜４の感度のばらつきにより、図４で示される受光素子１、２、３、４が受光する光量にアンバランスが発生する。この為、図５に示されるように、本来、周期Ｔに対して、Ｔ１＝Ｔ２＝Ｔ３＝Ｔ４となるべき矩形波が、Ｔ１≠Ｔ２≠Ｔ３≠Ｔ４となってしまい、矩形波の立ち上がりと立ち下がりを示すパルスエッジを位置データとなる電気信号に変換した際に、正しい位置を検出する事ができず、このようなエンコーダ信号出力を入力する制御系に不都合をきたすという問題があった。
本発明は上記課題を解決するためになされたものであり、発光素子からの出力光のばらつき、受光素子の感度のばらつきなどに影響を受けることなく、互いに９０度の位相差を持つ矩形波の出力信号を得ると共に、正確な位置検出が可能な信号出力回路を有するエンコーダを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記問題を解決するため、請求項１に記載の本発明は、一定間隔で形成された符号板を挟むように一方側に配置された発光素子と、他方側に配置された少なくとも４つの受光素子と、受光信号を電気信号に変換し、該電気信号をシステムクロックに同期させ２つの９０度位相差を持つデジタル信号とする手段と、前記デジタル信号を入力として、該デジタル信号の周期を計測する周期計測手段と、２つの９０度位相差の進み、遅れを判断するＡ／Ｂ位相検出手段と、前記周期計測手段の出力を入力として、前記２つのデジタル信号を所定時間だけ“Ｈ”区間と“Ｌ”区間に矩形波整形された２つのデジタル信号にする周期演算手段と、前記Ａ／Ｂ位相検出手段の出力を入力として、前記矩形波整形された２つのデジタル信号のいずれかを先に出力するかを選択するＡＯ／ＢＯ出力選択手段を備えたエンコーダにおいて、前記周期計測手段は、前記２つの９０度位相差を持つデジタル信号の一方の周期をシステムクロックで動作するカウンタ回路で１周期毎に計測できるようになっており、前記Ａ／Ｂ位相検出手段は、前記２つの９０度位相差をもつデジタル信号の一方をラッチ信号として、他方が“Ｈ”レベルであるか“Ｌ”レベルであるかの情報をラッチするようになっており、前記周期演算手段は、前記計測手段の出力、即ち前記デジタル信号の一方の周期より１／２の時間と１／４の時間を算出して、所定の時間だけ“Ｈ”区間と“Ｌ”区間に矩形波整形された２つのデジタル信号にするようになっており、前記ＡＯ／ＢＯ出力選択手段は、前記Ａ／Ｂ位相検出手段の出力を選択信号としたセレクタ回路で構成されて、前記矩形波整形された２つのデジタル信号のいずれかを先に出力するかを選択することを特徴とするものである。
これにより、信号ＡＯの立ち上がりから次の立ち上がりまでを計測して、この結果を４等分して矩形波を生成する為、Ｔ１＝Ｔ２＝Ｔ３＝Ｔ４、即ちその出力信号が互いに９０度の異なる信号を出力することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図に基づいて詳細に説明する。
図１は本発明の実施例を示すエンコーダ信号処理回路の概念図、図２は図１のエンコーダ信号処理回路の詳細を示したブロック図、図３はエンコーダ信号処理回路の動作のタイミングチャートを示した図であって、（ａ）はＣＬＫの出力、（ｂ）はＣＲの出力、（ｃ）はＳＷの出力、（ｄ）は信号ＢＯの出力、（ｅ）は信号ＡＯの出力、（ｆ）はｎビットカウンタ１９の出力、（ｇ）はｎビットレジスタ２０の出力、（ｈ）はｎビットカウンタ２４の出力、（ｉ）は信号Ａの出力、（ｊ）は信号Ｂの出力である。なお、図２の本実施例の入力信号ＡＯ、ＢＯは図４に示す従来の回路例の出力の信号ＡＯ、ＢＯと同一である。
図において、１５は周期計測手段、１６はレジスタ、１７はレジスタ、１８はＮＡＮＤ、１９はｎビットカウンタ、２０はｎビットレジスタ、２１はＡ／Ｂ位相検出手段、２２はレジスタ、２３は周期演算手段、２４はｎビットカウンタ、２５は比較回路、２６は１ビットシフト回路、２７はＪ−Ｋフリップフロップ、２８は２ビットシフト回路、２９は加算回路、３０、３１は比較回路、３２はＪ−Ｋフリップフロップ、３３はＡＯ／ＢＯ出力選択手段、３４〜３７はＡＮＤ、３８、３９はＯＲである。
【００１０】
本発明の特徴は以下のとおりである。
すなわち、本実施例に係わる図１のエンコーダ信号処理回路は、図４で示される従来のエンコーダ信号処理回路の出力ＡＯ、ＢＯを入力として、信号Ａの立ち上がりから次の立ち上がりまでの時間を計測できるように、２つの９０度位相差を持つデジタル信号の一方の周期をシステムクロックで動作するカウンタ回路で１周期毎に計測する周期計測手段１５と、信号ＡＯと信号ＢＯとの位相の状態を検出できるように、２つの９０度位相差をもつデジタル信号の一方をラッチ信号として、他方が“Ｈ”レベルであるか“Ｌ”レベルであるかの情報をラッチするＡ／Ｂ位相検出手段２１と、周期計測手段１５の出力より矩形波を生成するように、周期計測手段１５の出力、即ちデジタル信号の一方の周期より１／２の時間と１／４の時間を算出して、所定の時間だけ“Ｈ”区間と“Ｌ”区間に矩形波整形された２つのデジタル信号にするようにした周期演算手段２３と、Ａ／Ｂ位相検出手段２１の出力を選択信号としたセレクタ回路で構成されて、矩形成形された２つのデジタル信号のいずれかを先に出力するかを選択するＡＯ／ＢＯ出力選択手段３３を備えた点である。なお、前記構成についての説明を以下に詳しく述べる。
【００１１】
まず、周期計測手段１５は、周期計測手段１５は出力信号ＡＯがシステムクロック（以下ＣＬＫという）の立ち下がり毎で動作するレジスタ１６の入力に接続され、レジスタ１６の出力は、ＣＬＫの立ち上がり毎で動作するレジスタ１７の入力へ接続される。レジスタ１６の出力とレジスタ１７の反転出力はＮＡＮＤ１８の入力へ接続され、ＮＡＮＤ１８の出力は、ＣＬＫの立ち上がり毎に動作するｎビットカウンタ１９の非同期クリアへ接続されている。ｎビットカウンタ１９の出力は、信号ＡＯの立ち上がり毎にラッチ動作が行われる、ｎビットレジスタ２０へ接続されている。
【００１２】
また、Ａ／Ｂ位相検出手段２１は、信号ＡＯ立上り毎にラッチ動作を行うレジスタ２２に信号ＢＯが入力され、レジスタ２２の出力は信号ＳＷとなる構成である。
【００１３】
また、周期演算手段２３は、ＣＬＫの立ち上がり毎にフリーランするｎビットカウンタ２４の非同期クリア端子にＮＡＮＤ１８の出力が接続され、ｎビットカウンタ２４の出力は、比較回路２５の一方の入力端子に接続され、比較回路２５の他方の入力端子は、ｎビットレジスタ２０の出力を１ビットシフト回路２６、即ち÷２の演算を行った結果が接続されている。比較回路２５の出力は、ＣＬＫの立ち上がり毎に動作するＪ−Ｋフリップフロップ２７のＫ入力へ接続され、Ｊ入力へは、前記周期計測手段１５中のＮＡＮＤ１８の反転出力が接続されている。
周期計測手段１５中のｎビットレジスタ２０の出力は、周期演算手段２３中の２ビットシフト回路２８、即ち÷４の演算を行う回路に入力され前記の÷４の演算結果は加算回路２９の一方の入力（但し、÷４の結果が０ｈであった場合、１ｈへの変換を行う）と比較回路３０の一方の入力に接続されている。比較回路３０のもう一方の入力には、ｎビットカウンタ２４の出力が接続され、加算回路２９のもう一方の入力には、前記ｎビットレジスタ２０の出力を１ビットシフト回路２６、即ち÷２の演算を行った結果が接続されている。比較回路３１の一方の入力には加算回路２９の出力が、もう一方の入力にはｎビットカウンタ２４の出力が接続されている。
ＣＬＫの立ち上がり毎に動作するＪ−Ｋフリップフロップ３２のＪ端子には、比較回路３０の出力が接続され、Ｋ端子には比較回路３１の出力がそれぞれ接続されている。
【００１４】
ＡＯ／ＢＯ出力選択手段３３はＪ−Ｋフリップフロップ２７の出力がＡＮＤ３４とＡＮＤ３７の一方の入力へ接続され、Ｊ−Ｋフリップフロップ３２の出力がＡＮＤ３５とＡＮＤ３６の一方の入力へ接続され、Ａ／Ｂ位相検出手段２１の出力信号ＳＷがＡＮＤ３５とＡＮＤ３７のもう一方の入力へ接続され、信号ＳＷの反転信号ＳＷ１がＡＮＤ３４とＡＮＤ３６のもう一方の入力へ接続されている。
そして、ＡＮＤ３４とＡＮＤ３５の出力はＯＲ３８の入力に接続され、ＯＲ３８の出力は信号Ａとなる。それから、ＡＮＤ３６とＡＮＤ３７の出力がＯＲ３９に入力され、ＯＲ３９の出力は信号Ｂとなる。
【００１５】
次に、このように構成されたエンコーダ信号処理回路において、ばらつきのある光量を各受光素子１、２、３、４が受光したときに、図２の信号ＡＯおよび信号ＢＯの出力に図３に示されるような周期Ｔ３０に対してＴ３１≠Ｔ３２≠Ｔ３３≠Ｔ３４あるいは、周期Ｔ４０に対してＴ４１≠Ｔ４２≠Ｔ４３≠Ｔ４４なる結果が得られた場合について説明する。
【００１６】
まず、図２のＡ／Ｂ位相検出手段２１とＡＯ／ＢＯ出力選択手段３３の動作について説明する。
信号ＡＯの立ち上がり時、信号ＢＯが“Ｌ”レベルであった場合、信号ＳＷは“Ｌ”レベル、信号ＳＷの反転信号ＳＷ１は“Ｈ”レベルとなる。
この時、ＡＮＤ３５とＡＮＤ３７の出力はそれぞれ、“Ｌ”出力となるから、Ｊ−Ｋフリップフロップ２７の出力が信号Ａとして、またＪ−Ｋフリップフロップ３２の出力が信号Ｂとして得られる。
同様にして、信号ＡＯの立ち上がり時、信号ＢＯが“Ｈ”レベルであった場合、信号ＳＷは“Ｈ”レベルで信号ＳＷ１は“Ｌ”レベルであるから、Ｊ−Ｋフリップフロップ２７の出力が信号Ｂとして、またＪ−Ｋフリップフロップ３２の出力が信号Ａとして得られる。
このようにして、図２において信号ＡＯと信号ＢＯの位相関係が、信号ＡＯが信号ＢＯに比して進んであった場合、信号Ａと信号Ｂとの位相関係も信号Ａが信号Ｂよりも進んでまた、信号ＡＯが信号ＢＯに比して遅れてあった場合、信号Ａと信号Ｂとの位相関係も信号Ａが信号Ｂよりも遅れて得られるというように、入力信号ＡＯと信号ＢＯの位相関係を損なう事なく、信号Ａと信号Ｂを得る事ができる。
【００１７】
次に、図３に示す本実施例の動作のタイミングチャートを用いて説明する。
図３中のＴ３０とＴ４０の区間で信号ＡＯの立ち上がり時、信号ＢＯは“Ｌ”レベルであるから、信号ＳＷは“Ｌ”レベルで、Ｊ−Ｋフリップフロップ２７の出力が信号Ａとして、またＪ−Ｋフリップフロップ３２の出力が信号Ｂとして得られる。
信号ＡＯの立ち上がりを受けて図２の周期計測手段では、まずｎビットレジスタがその時のｎビットカウンタ１９の出力値をラッチ、保持する。次に最初のＣＬＫの“Ｌ”区間で、まずＮＡＮＤ１８の出力が“Ｌ”を出力する。該“Ｌ”区間でｎビットカウンタ１９の出力がすべて“Ｌ”レベルへ遷移（以下“０”クリアという）、また周期演算手段２３のｎビットカウンタ２４も“０”クリア、またＪ−Ｋフリップフロップ２７の出力はＣＬＫの立ち上がりで“Ｈ”レベルを出力する。
この時、図３に示されるように、ｎビットカウンタ１９の出力値が１６進数表現で３（以下３ｈという）でありｎビットレジスタ２０にも３ｈがラッチ保持されたとする。また、ｎビットカウンタ２４も“０”クリア後カウントアップを開始している。
比較回路２５、３０、３１は２つの入力が一致した場合、“Ｈ”レベルを不一致した場合“Ｌ”レベルを出力する。比較回路１の一方の入力には、ｎビットレジスタの出力３ｈの半分１ｈが入力されており、ｎビットカウンタ２の出力が１ｈに達した時点で、比較回路２５の出力が“Ｈ”レベルへ遷移、ＣＬＫの立ち上がりをもってＪ−Ｋフリップフロップ２７の出力は“Ｌ”レベルへ遷移する。即ち比較回路２５では周期Ｔ３０に対してＴ３０／２の時間だけ“Ｈ”レベルＴ３０／２の時間だけ“Ｌ”レベルというデューティ比が５０％の矩形波を信号Ａとして取り出す事ができる。
次に比較回路３０の一方の入力には、ｎビットレジスタ２０の出力３ｈの１／４の値、０ｈがに入力されるから、ｎビットカウンタ２４の出力が０ｈに達した時点で、比較回路３０の出力が“Ｈ”レベルとなりＪ−Ｋフリップフロップ３２の出力が“Ｈ”レベルとなり、信号Ｂに“Ｈ”レベルが伝播される。
さらに比較回路３１の一方の入力には、加算回路２９でｎビットレジスタ２０の出力３ｈの１／２（１ｈ）と１／４（０ｈは１ｈに変換）なる加算が行われるから、２ｈが入力となる。ｎビットカウンタ２４の出力が２ｈに達した時点で、比較回路３１の出力は“Ｈ”レベルへ遷移しＪ−Ｋフリップフロップ３２の出力は、“Ｌ”レベルへ遷移、信号Ｂに“Ｌ”レベルが伝播される。即ち、信号Ａの立ち上がりから周期Ｔ３０の１／４周期後に信号Ｂを立ち上げさらに１／２周期まって信号Ｂを立ち下げる。これにより信号Ａの立ち上がりから、９０度遅れて、信号Ｂが立ち上がり、信号Ａの立ち下がりから９０度遅れて信号Ｂが立ち下がるという本来期待するＴ３１Ａ＝Ｔ３２Ａ＝Ｔ３３Ａ＝Ｔ３４Ａなる信号をえる事ができる。
【００１８】
次に図３のＴ４０の区間を説明する。
信号ＡＯの立ち上がり時、図３に示されるように、ｎビットカウンタ１９の出力値が４ｈでありｎビットレジスタ２０にも４ｈがラッチ保持されたとする。
ｎビットカウンタ２４も“０”クリア後カウントアップを開始している。
比較回路２５の一方の入力には、ｎビットレジスタ２０の出力４ｈの約半分の２ｈが入力されており、ｎビットカウンタ２４の出力が２ｈに達した時点で、比較回路２５の出力が“Ｈ”レベルへ遷移、ＣＬＫの立ち上がりをもってＪ−Ｋフリップフロップ２７の出力は“Ｌ”レベルへ遷移する。即ち比較回路２５ではＴ４０に対して約Ｔ４０／２時間だけ“Ｈ”レベル約Ｔ４０／２時間だけ“Ｌ”レベルというデューティ比が約５０％の矩形波を信号Ａとして取り出す事ができる。
【００１９】
ここで、上記デューティ比が約５０％の矩形波とする信号について説明を加える。図２の実施例での回路では、クロックＣＬＫの同期回路である為、４ｈは５ＣＬＫ分の時間を意味しており、２ｈは３ＣＬＫ分の時間を意味している。
従って、５ＣＬＫ÷３ＣＬＫの割り算をシフト演算で実施した場合、１ＣＬＫの誤差が生じてしまい前記のデューティ比に完全に５０％を得ることができない、しかしながら、ＣＬＫが位置を検出できる最小の周期以下であるならば、問題は無い。即ち位置の最小単位以下にクロックＣＬＫ幅を設定すればよいこととなる。
次に比較回路３０の一方の入力には、ｎビットレジスタ２０の出力４ｈの約１／４の値、１ｈがに入力されるから、ｎビットカウンタ２４の出力が１ｈに達した時点で、比較回路３０の出力が“Ｈ”レベルとなりＪ−Ｋフリップフロップ３２の出力が“Ｈ”レベルとなり、信号Ｂに“Ｈ”レベルが伝播される。
さらに比較回路３１の一方の入力には、加算回路２９でｎビットレジスタ２０の出力４ｈの１／２（２ｈ）と１／４（１ｈ）なる加算が行われるから、３ｈが入力となる。ｎビットカウンタ２４の出力が３ｈに達した時点で、比較回路３１の出力は“Ｈ”レベルへ遷移しＪ−Ｋフリップフロップ３２の出力は、“Ｌ”レベルへ遷移、信号Ｂに“Ｌ”レベルが伝播される。即ち、信号Ａの立ち上がりから周期Ｔ４０の１／４周期後に信号Ｂを立ち上げさらに１／２周期まって信号Ｂを立ち下げる。これにより信号Ａの立ち上がりから、約９０度遅れて、信号Ｂが立ち上がり、信号Ａの立ち下がりから約９０度遅れて信号Ｂが立ち下がるという本来期待するＴ４１Ａ＝Ｔ４２Ａ＝Ｔ４３Ａ＝Ｔ４４Ａにほぼ等価となる信号を得る事ができる。
【００２０】
したがって、本発明の実施例に係わるエンコーダは、２つの９０度位相差を持つデジタル信号の一方の周期をシステムクロックで動作するカウンタ回路で１周期毎に計測する周期計測手段１５と、２つの９０度位相差をもつデジタル信号の一方をラッチ信号として、他方が“Ｈ”レベルであるか“Ｌ”レベルであるかの情報をラッチするＡ／Ｂ位相検出手段２１と、周期計測手段１５の出力、即ちデジタル信号の一方の周期より１／２の時間と１／４の時間を算出して、所定の時間だけ“Ｈ”区間と“Ｌ”区間に矩形波整形された２つのデジタル信号にするようにした周期演算手段２３と、Ａ／Ｂ位相検出手段２１の出力を選択信号としたセレクタ回路で構成されて、矩形成形された２つのデジタル信号のいずれかを先に出力するかを選択するＡＯ／ＢＯ出力選択手段３３を備え、互いに９０度の位相差をもつ符号板より、互いに９０度の位相差をもつ２つの矩形波の電気信号に変換する際に、一方の矩形波の周期を計測しておき、該周期より１／２周期と１／４周期をあらかじめ計算することで、周期Ｔに対して、互いに９０度の位相差をもつ２つの矩形波の電気信号を発生すると共に、発光素子からの出力光のばらつき、受光素子の感度のばらつき等の各素子特性のばらつきに起因した９０度位相差のばらつきを低減することができる。その結果、矩形波の立ち上がりと立ち下がりのパルスエッジを位置のデータとする制御系で安定した制御を行わせることができる。
【００２１】
【発明の効果】
以上述べたように、本発明のエンコーダによれば、２つの９０度位相差を持つデジタル信号の一方の周期をシステムクロックで動作するカウンタ回路で１周期毎に計測する周期計測手段と、２つの９０度位相差をもつデジタル信号の一方をラッチ信号として、他方が“Ｈ”レベルであるか“Ｌ”レベルであるかの情報をラッチするＡ／Ｂ位相検出手段と、周期計測手段の出力、即ちデジタル信号の一方の周期より１／２の時間と１／４の時間を算出して、所定の時間だけ“Ｈ”区間と“Ｌ”区間に矩形波整形された２つのデジタル信号にするようにした周期演算手段と、Ａ／Ｂ位相検出手段の出力を選択信号としたセレクタ回路で構成されて、矩形成形された２つのデジタル信号のいずれかを先に出力するかを選択するＡＯ／ＢＯ出力選択手段を備え、互いに９０度の位相差をもつ符号板より、互いに９０度の位相差をもつ２つの矩形波の電気信号に変換する際に、一方の矩形波の周期を計測しておき、該周期より１／２周期と１／４周期をあらかじめ計算することで、周期Ｔに対して、互いに９０度の位相差をもつ２つの矩形波の電気信号を発生すると共に、発光素子からの出力光のばらつき、受光素子の感度のばらつき等の各素子特性のばらつきに起因した９０度位相差のばらつきを低減することができる。その結果、矩形波の立ち上がりと立ち下がりのパルスエッジを位置のデータとする制御系で安定した制御を行わせることができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すエンコーダ信号処理回路の概念図である。
【図２】図１のエンコーダ信号処理回路の詳細を示したブロック図である。
【図３】エンコーダ信号処理回路の動作のタイミングチャートを示した図であって、（ａ）はＣＬＫの出力、（ｂ）はＣＲの出力、（ｃ）はＳＷの出力、（ｄ）は信号ＢＯの出力、（ｅ）は信号ＡＯの出力、（ｆ）はｎビットカウンタ１９の出力、（ｇ）はｎビットレジスタ２０の出力、（ｈ）はｎビットカウンタ２４の出力、（ｉ）は信号Ａの出力、（ｊ）は信号Ｂの出力である。
【図４】従来のエンコーダの信号処理回路の構成を示すブロック図である。
【図５】図４のエンコーダ信号処理回路の動作を説明する信号図であって、（ａ）は信号ＡＯの電圧、（ｂ）は信号ＢＯの電圧を示したものである。
【符号の説明】
１〜４  受光素子
５ａ、５ｂ、６ａ、６ｂ  抵抗素子
７  発光素子
９、１０  コンパレータ回路
１１、１２  バッファ回路
１３、１４  フリップフロップ
１５  周期計測手段
１６  レジスタ
１７  レジスタ
１８  ＮＡＮＤ
１９  ｎビットカウンタ
２０  ｎビットレジスタ
２１  Ａ／Ｂ位相検出手段
２２  レジスタ
２３  周期演算手段
２４  ｎビットカウンタ
２５  比較回路
２６  １ビットシフト回路
２７  Ｊ−Ｋフリップフロップ
２８  ２ビットシフト回路
２９  加算回路
３０  比較回路
３１  比較回路
３２  Ｊ−Ｋフリップフロップ
３３  ＡＯ／ＢＯ出力選択手段
３４  ＡＮＤ
３５  ＡＮＤ
３６  ＡＮＤ
３７  ＡＮＤ
３８  ＯＲ
３９  ＯＲ
ＣＬＫ  システムクロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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