(57)【要約】      （修正有）【課題】厚膜多結晶シリコンを有する静電気放電（ＥＳＤ）防護素子、この静電気放電防護素子を含む電子装置、およびその製造方法を提供する。【解決手段】この静電気放電防護素子は、ダイオードまたは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、電子装置を保護するために静電気放電防護回路に応用する。静電気放電防護素子を有する電子装置は、素子区域および素子区域上に形成される静電気放電防護回路区域、第一多結晶シリコン層を有し、電子素子および静電気放電防護回路区域上に形成される第二多結晶シリコン層を形成するための第一厚さを有し、静電気放電防護素子を形成するための第二厚さを有する基板を含む。前記第二厚さは、第一厚さより大きく、また、１００〜５００ナノメートル（ｎｍ）であるのが適当である。【選択図】なし【特許請求の範囲】
【請求項１】
基板、および電子装置を保護するための静電気防護回路に応用される厚さ１００〜５００ｎｍの厚膜多結晶シリコン層を有することを特徴とする静電気防護素子。
【請求項２】
前記多結晶シリコン層中に、チャンネルで分離されるソース／ドレーン区域が形成されていることを特徴とする請求項１に記載の静電気防護素子。
【請求項３】
前記多結晶シリコン層中にＮ型ドーパント区域およびＰ型ドーパント区域が形成されていることを特徴とする請求項１に記載の静電気防護素子。
【請求項４】
素子区域および静電気防護回路区域を有する基板、
前記基板の素子区域上に形成され、第一厚さを有し、電子素子を形成するために用いられる第一多結晶シリコン層、および
前記基板の静電気防護回路区域上に形成され、第二厚さを有し、前記静電気防護素子を形成するために用いられる第二多結晶シリコン層を含み、前記第二厚さが前記第一厚さより大きいことを特徴とする厚膜多結晶シリコンの静電気防護素子を有する電子装置。
【請求項５】
前記第二厚さが１００〜５００ｎｍであることを特徴とする請求項４に記載の電子装置。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、静電気放電（ＥＳＤ）防護回路素子に応用される改善およびその製造の方法に関するもので、特に厚膜多結晶シリコン層を有する静電気放電防護素子、この静電気放電防護素子を含む電子装置、およびその製造方法に関するものである。
【従来技術】
薄膜トランジスタは、アクティブ・アレイ液晶ディスプレイ、イメージセンサなどのスイッチとして用いられるように、大多数の半導体装置にとって欠くことのできない素子であるが、応用面で若干の制限を受ける。液晶ディスプレイを例にとると、ガラス、石英などの基板を生産ラインでコンベア生産する場合、チップが不規則に配列され、かつインピーダンスが大きくなるため、薄膜トランジスタ素子が大量の電荷を蓄積しやすくなり、静電気放電（ＥＳＤ）の破壊につながる。したがって、一般の電子装置では、通常、入力／出力ポート端に静電気放電防護回路設計を加えることで、良品率の向上を図っている。
【特許文献１】特開平５−３４３６８４号公報
【発明が解決しようとする課題】
しかし、図１Ａに示されるように、プラス静電気の放電電圧が出力ポート（ドレーン端）に加わり、ＶＳＳポート（ソース端）がこれに対してアースするとき、ドレーン端に応用される静電気放電防護回路素子１０は、ダイオードの逆方向を向いている場合、静電気放電電圧を受けて崩壊し、電子装置の故障につながる。また、静電気放電によって生じる熱エネルギーは、静電気放電防護素子が耐えうる極限値より大きいため、静電気放電防護素子は焼壊する。このことから、近年、薄膜トランジスタの静電気放電事故に関する研究が増えてきている。しかし、大部分の研究では、静電気放電による破壊結果、およびそのメカニズムに重点が置かれている。一部の周知技術は、より大きな静電気放電電流に耐えうるようにするため、素子面積の増大によって素子の崩壊電圧を高くする方法を提示している。しかし、図１Ｂの研究データが示すように、単一素子チャンネルの幅がある数値、例えば１０ミクロン（μ）を超えると、崩壊電圧は一定値にとどまり、無制限に大きくなることはない。
したがって、上記の問題に対して静電気放電素子の堅牢性を高め、より高い静電気放電電流に耐えうるようにし、電子装置保護の目的を果たしうる方案を提出しなければならない。
【発明の課題を解決する手段】
本発明の１つの目的は、ダイオード、または金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような静電気放電素子の堅牢性（ｒｏｂｕｓｔｎｅｓｓ）を高めるために、一般の素子より厚い多結晶シリコン層を有する静電気放電防護素子（ＥＳＤ  ｐｒｏｔｅｃｔｉｏｎ  ｄｅｖｉｃｅ）を提供することにある。
本発明のもう１つの目的は、より大きな電流に耐えうるようにし、内部回路（ｉｎｔｅｒｎａｌ  ｃｉｒｃｕｉｔ）が破壊されないよう保護するために、厚さが１００〜５００ナノメートル（ｎｍ）の多結晶シリコン層を有する静電気放電防護素子を提供することにある。
上記目的を果たすべく、本発明では、静電気放電防護回路に応用することによって電子装置を保護する、厚膜多結晶シリコンを有する静電気放電防護素子を提供する。この静電気放電防護素子は、基板および多結晶シリコン層からなる。多結晶シリコン層は、基板上に形成され、１００〜５００ｎｍ（ｎａｎｏｍｅｔｅｒ）の厚さを有する。また、本発明の静電気放電防護素子は、ＭＯＳＦＥＴまたはダイオードからなる静電気放電素子である。
比較的良好な実施例において、ＭＯＳＦＥＴの静電気放電素子は、多結晶シリコン層中に形成され、チャンネルによって分離されるソース／ドレーン区域、ゲート酸化層、およびゲートを含む。また、もう１つの比較的良好な実施例において、ダイオードの静電気放電素子は、多結晶シリコン層の中に形成されるＮ型ドーパント区域とＰ型ドーパント区域を含む。なお、Ｎ型ドーパント区域はＰ型ドーパント区域に隣接しており、ＰＮダイオード静電気放電防護素子を形成する。さらに、このダイオードの静電気放電防護素子は、Ｎ型ドーパント区域とＰ型ドーパント区域の間にある真性区域（ｉｎｔｒｉｎｓｉｃ  ｒｅｇｉｏｎ）を含み、ＰＩＮダイオード静電気放電防護素子を形成する。
本発明のもう１つの目的は、厚膜多結晶シリコンの静電気放電防護素子を有する電子装置を提供することにあり、これは、基板、第一多結晶シリコン層、および第二多結晶シリコン層からなる。基板は、素子区域と静電気放電防護回路区域を有する。第一多結晶シリコン層は、基板の素子区域に形成され、かつ電子素子を形成するために用いる第一厚さを有する。第二多結晶シリコン層は、基板の静電気放電防護回路区域に形成され、かつ静電気放電防護素子を形成するために用いる第二厚さを有する。第二厚さは、第一厚さより大きく、かつ１００〜５００ｎｍであるのが適当である。電子素子には、ＭＯＳＦＥＴを用いることができる。静電気放電防護素子には、前記のダイオードまたはＭＯＳＦＥＴの静電気放電防護素子を用いることができる。
本発明の更なる目的は、厚膜多結晶シリコンを有する静電気放電防護素子の形成方法を提供することである。これは、現行の薄膜トランジスタの製造プロセスと相容れるものであり、より大きな電源熱エネルギーに耐えうるため、素子の焼壊を回避することができる。
本発明の方法には、素子区域および静電気放電防護回路区域を有し、素子区域上に電子素子を形成するために用いる第一厚さの第一多結晶シリコン層を形成し、静電気放電防護回路区域上に静電気放電防護素子を形成するために用いる第二厚さの第二多結晶シリコンを形成する基板の提供が含まれる。なお、ここで、第二厚さは、第一厚さより大きく、１００〜５００ｎｍであるのが適当である。
１つの実施例において、第一多結晶シリコン層と第二多結晶シリコン層を形成するプロセスには、第二多結晶シリコン層を基板に形成し、素子区域と静電気放電防護回路区域を覆い、素子区域に対応する第二多結晶シリコン層を露出させる図案化フォトレジスト層を第二多結晶シリコン層上に形成し、図案化フォトレジスト層をマスクとし、第二多結晶シリコン層を第一厚さに達するまでエッチングすることが含まれる。
また、第一多結晶シリコン層および第二多結晶シリコン層を形成するプロセスには、第三厚さを有する多結晶シリコン層を基板上に形成し、素子区域と静電気放電防護回路区域を覆い、素子区域に対応する多結晶シリコン層を露出させる図案化フォトレジスト層を多結晶シリコン層上に形成し、図案化フォトレジスト層をマスクとし、基板が露出するように多結晶シリコン層をエッチングすることが含まれる。この後、図案化フォトレジスト層を除去する。第一多結晶シリコン層を基板に沈積させる。このとき、第二多結晶シリコン層の第二厚さは、多結晶シリコン層の第三厚さに第一多結晶シリコン層の第一厚さを加えたものである。
本発明には、さらに、ダイオードまたはＭＯＳＦＥＴの静電気放電防護素子を形成するためのその他のプロセスが含まれる。例えば、第二多結晶シリコン層において、Ｎ型ドーパント区域とＰ型ドーパント区域を形成することによって、ＰＮダイオード静電気放電防護素子を形成する。このほか、Ｎ型ドーパント区域とＰ型ドーパント区域の間に真性区域を形成することによってＰＩＮダイオード静電気放電防護素子を形成することも含まれる。
【実施例】
本発明は、より大きな電流に耐えうるようにし、電子装置を保護するために、一般素子より厚い多結晶シリコン層を用いて、素子の堅牢性を高めた、静電気放電回路に応用される静電気放電防護素子を掲示するものである。本発明について、より詳細かつ整った形で理解して頂くため、以下の記述および図２〜６を参照されたい。
図２は、本発明における厚膜多結晶の静電気放電防護素子（１００、２００または３００）を有する電子装置４００の入力／出力ポートのシステム構成図である。図３Ａ〜３Ｃは、異なる静電気放電防護素子を有する電子装置４００の断面図である。図２は、静電気放電防護を提供するため、静電気放電防護素子が電子装置の入力／出力ポート端に位置していることを示している。
図２および図３Ａを同時に参照されたい。これらは、本発明の第一実施例であり、ここにおいて、本発明は、電子装置４００を保護するために、静電気放電防護回路に応用される、ＭＯＳＦＥＴのような、厚膜多結晶シリコンを有する静電気放電素子１００を提供している。この静電気放電防護素子１００は、基板１０２および多結晶シリコン層１０４からなる。このうち、基板１０２については、ガラス基板、石英基板、または両者のコンビネーションから選ぶことができる。多結晶シリコン層１０４は、基板１０２の上に形成され、その厚さは１００〜５００ｎｍ（ｎａｎｏｍｅｔｅｒ）の間である。多結晶シリコン層１０４には、さらに、チャンネル１０４Ａ、およびソース／ドレーン区域１０６が含まれる。また、この静電気放電防護素子１００については、さらに、ゲート酸化層１０８とゲート１１０を含むことによって、ＭＯＳＦＥＴの静電気放電防護素子を形成する。
続いて、図３Ｂを参照されたい。これは、本発明の第二実施例である。この実施例において、静電気放電防護素子２００は、基板１０２および多結晶シリコン層１０４からなるダイオードである。第一実施例と同様、基板１０２は、ガラス基板、石英基板、または両者のコンビネーションから選ぶことができる。多結晶シリコン１０４は、基板１０２の上に形成され、その厚さは１００〜５００ｎｍ（ｎａｎｏｍｅｔｅｒ）の間である。この多結晶シリコン層１０４には、さらに、Ｎ型ドーパント区域２０２とＰ型ドーパント区域２０４が含まれる。なお、ここで、Ｎ型ドーパント区域２０２とＰ型ドーパント区域２０４が隣接することによって、ＰＮダイオード静電気放電防護素子２００が形成される。
さらに、図３Ｃを参照されたい。これは、本発明の第三実施例である。この実施例が第二実施例と異なるのは、静電気放電防護素子３００において、Ｎ型ドーパント区域２０２とＰ型ドーパント区域２０２の間に真性区域３０２が含まれ、これによってＰＩＮダイオード静電気放電防護素子３００が形成される点のみである。
図２と図３Ａ〜３Ｃを同時に参照されたい。本発明における圧膜多結晶シリコンの静電気放電防護素子（１００、２００、または３００）を有する電子装置４００は、基板１０２、第一多結晶シリコン層４０４、および第二多結晶シリコン層１０４からなる。前記のとおり、基板１０２は、ガラス基板、石英基板、または両者のコンビネーションから選ぶことができ、かつこの基板１０２は素子区域４００Ａおよび静電気放電防護回路区域４００Ｂを有する。素子区域４００Ａは、図２の内部回路区域のようにすることができる。第一多結晶シリコン層４０４は、基板１０２の素子区域４００Ａ上に形成され、かつ第一厚さ（Ｈ１）を有することにより、電子素子４０２を形成する。また、第二多結晶シリコン層１０４は、基板１０２の静電気放電防護回路区域４００Ｂ上に形成され、かつ第二厚さ（Ｈ２）を有することにより、静電気放電防護素子（１００、２００、または３００）を形成する。第二厚さ（Ｈ２）は、第一厚さ（Ｈ１）より大きく、かつ１００〜５００ｎｍであるのが適当である。
電子素子４０２には、Ｐ型またはＮ型のＭＯＳＦＥＴを用いることができる。したがって、電子素子４０２は、さらに、第一多結晶シリコン層４０４の中に形成され、第一チャンネル４０４Ａによって分離される第一ソース／ドレーン区域４０６を含む。静電気放電防護素子には、ダイオード（２００もしくは３００）、または比較的厚い多結晶シリコン層を有するＭＯＳＦＥＴ（１００）を用いることができる。静電気放電防護素子１００を例にとると、これは、さらに、第二多結晶シリコン層１０４の中に形成され、第二チャンネル１０４Ａによって分離され、ＭＯＳＦＥＴの静電気放電素子を形成する、第二ソース／ドレーン区域１０６を含む。
また、この電子装置４００は、第二多結晶シリコン層１０４の中に形成される、Ｎ型ドーパント区域２０２とＰ型ドーパント区域２０４を含むことにより、ＰＮダイオード静電気放電防護素子２００を形成する。さらに、電子装置４００は、Ｎ型ドーパント区域２０２とＰ型ドーパント区域２０４の間に真性区域３０２を含むことにより、ＰＩＮダイオード静電気放電防護素子３００を形成する。
周知の静電気放電回路中の素子は、一般の内部回路の電子素子と同じ厚さのアクティブ区域多結晶シリコンを有する。なお、その厚さについては、ゲートがチャンネルに対して良好な制御性を持つように、約５０ｎｍとするのが適当である。しかし、このように多結晶シリコンが比較的薄いということは、静電気放電事故において不利である。したがって、本発明を応用し、静電気放電防護素子（１００、２００、または３００）の多結晶シリコン層の厚さを厚くする（１００〜５００ｎｍが適当な厚さ）。こうすることにより、静電気放電電流を十分に多結晶シリコン層に消散させ、静電気放電素子の堅牢性を強化させることができる。また、図２に示す入力／出力ポート端でＰＳ型またはＮＤ型の静電気放電事故が生じたとき、圧膜多結晶シリコン層を有する静電気放電素子はより大きな電流に耐えうるため、焼壊を回避し、電子装置を保護するという目的を果たすことができる。
もう一つの実施例について、図４を参照されたい。本発明は、厚膜多結晶を有する静電気放電防護素子の形成方法を提供するものであり、これは、電子装置を保護するために、静電気放電防護回路に応用される。本発明のプロセスには、素子区域４００Ａおよび静電気放電防護回路区域４００Ｂを有する基板１０２を提供し、第一厚さ（Ｈ１）を有する第一多結晶シリコン層４０４を基板１０２の素子区域４００Ａ上に形成することによって、電子素子４０２を形成すること（図３Ａ〜３Ｃに示すとおり）、第二厚さ（Ｈ２）を有する第二多結晶シリコン層１０４を基板１０２の静電気放電防護回路区域４００Ｂ上に形成することによって、静電気放電防護素子（図３Ａ〜３Ｃの１００、２００、または３００）を形成することが含まれる。ここで、第二厚さ（Ｈ２）は、第一厚さ（Ｈ１）より大きく、１００〜５００ｎｍであるのが適当である。
ここで注意しなければならないのは、第一多結晶シリコン層４０４と第二多結晶シリコン層１０４の形成プロセスに多用な変化がありうるということである。例えば、図５Ａおよび図５Ｂの模範例が示すように、そのプロセスには、第二厚さ（Ｈ２）を有する第二多結晶シリコン層１０４を全面的に基板１０２の上に形成し、素子区域４００Ａおよび静電気放電防護回路区域４００Ｂを覆うことが含まれる。続いて、フォトレジスト４１２を第二多結晶シリコン層１０４の上に形成することによって、素子区域４００Ａに対応する第二多結晶シリコン層１０４を露出させる。図案化フォトレジスト層４１２をマスクとして、第二多結晶シリコン層１０４を第一厚さ（Ｈ１）に達するまでエッチングする。
また、図６Ａ〜６Ｂに示すように、第一多結晶シリコン層４０４および第二多結晶シリコン層１０４の形成プロセスには、第三厚さ（Ｈ３）を有する多結晶シリコン層４１４を全面的に基板１０２の上に形成し、素子区域４００Ａおよび静電気放電防護回路区域４００Ｂを覆うことが含まれる。この後、図６Ａに示すように、素子区域４００Ａに対応する多結晶シリコン層４１４を露出させる図案化フォトレジスト層４１６を前記多結晶シリコン層４１４の上に形成する。図案化フォトレジスト４１６をマスクとして、多結晶シリコン層４１４を基板１０２が露出するまでエッチングする。それから、図６Ｂに示すように、図案化フォトレジスト４１６を除去する。第一多結晶シリコン層４０４を基板１０２上に沈積させる。ここにおいて、第二多結晶シリコン層１０４の第二厚さ（Ｈ２）は、多結晶シリコン層４１４の第三厚さ（Ｈ３）に第一多結晶シリコン層１０４の第一厚さ（Ｈ１）を加えたものであり、即ち図６Ｃに示すとおり、Ｈ２＝Ｈ１＋Ｈ３となる。また、設計上求められる通り、本発明の方法には、さらに、アクティブ区域を定義するプロセスが含まれ、これによって、図４に示す構造が完成される。
本発明の方法には、さらに、ダイオードまたはＭＯＳＦＥＴの静電気放電防護素子を形成するその他のプロセスが含まれる。また、本発明の方法は、現行の薄膜トランジスタの製造工程と相容れるものである。例えば、図３Ａに示すように、本発明の方法には、さらに、電子素子４００の第一ソース／ドレーン区域４０６を第一多結晶シリコン層４０４の中に形成し、第一チャンネル４０４Ａによって分離することが含まれる。また、このプロセスにおいて、同時に、ＭＯＳＦＥＴの静電気放電防護素子１００のソース／ドレーン区域１０６を第二多結晶シリコン層１０４の中に形成し、チャンネル区域１０４Ａによって分離することができる。こうすることにより、比較的厚い第二多結晶層シリコン層１０４は、より大きな電源熱エネルギーに耐えうるため、素子１００の焼壊を回避することができる。
また、図３Ｂを参照されたい。本発明の方法には、さらに、第二多結晶シリコン層１０４の中に、Ｎ型ドーパント区域２０２およびＰ型ドーパント区域２０４を形成することによって、ＰＮダイオード静電気放電防護素子２００を形成することが含まれる。続いて、図３Ｃを参照されたい。本発明の方法には、Ｎ型ドーパント区域２０２とＰ型ドーパント区域２０４の間に真性区域３０２を形成することによって、ＰＩＮダイオード静電気放電防護素子３００を形成することが含まれる。
多結晶シリコン層１０４、４０４、または４１４の形成方法については、沈積、フォトリソグラフィ、エッチングなどの周知技術を利用して完成させることができる。また、ソース／ドレーン、またはＮ／Ｐ型ドーパント区域の形成技術については、拡散、またはイオン注入などの周知技術を利用することができるが、ここではこれ以上詳細に記述しない。
以上の記載は、本発明の比較的良好な実施例のみにすぎず、本発明の特許請求の範囲を限定するために用いるものではない。その他の本発明に掲示される精神を逸脱しない条件下で行う等価変更または修飾は、いずれも下記の特許請求の範囲内に含まれるべきである。
【図面の簡単な説明】
【図１−１】静電気放電防護素子が電子装置の入力／出力ポート端に位置することを示す周知のシステム構成図である。
【図１−２】周知の静電気放電防護素子チャンネルと崩壊電圧の関係を示した図である。
【図２】本発明の静電気放電防護素子が電子装置の入力／出力ポート端に位置することを示すシステム構成図である。
【図３−１】本発明の静電気放電防護素子と電子装置の第一実施例における断面図である。
【図３−２】本発明の静電気放電防護素子と電子装置の第二実施例における断面図である。
【図３−３】本発明の静電気放電防護素子と電子装置の第三実施例における断面図である。
【図４】図４は、本発明の方法を示す断面図である。
【図５−１】本発明の第一多結晶シリコン層および第二多結晶シリコン層を形成する第一模範例における断面図である。
【図５−２】本発明の第一多結晶シリコン層および第二多結晶シリコン層を形成する第一模範例における断面図である。
【図６−１】本発明の第一多結晶シリコン層および第二多結晶シリコン層を形成する第二模範例における断面図である。
【図６−２】本発明の第一多結晶シリコン層および第二多結晶シリコン層を形成する第二模範例における断面図である。
【図６−３】本発明の第一多結晶シリコン層および第二多結晶シリコン層を形成する第二模範例における断面図である。
【符号の説明】
１０                    周知の静電気放電防護素子
１００                ＭＯＳＦＥＴ・静電気放電防護素子
１０２              基板
１０４                第二多結晶シリコン層
１０４Ａ            チャンネル
１０６                ソース／ドレーン区域
１０８                ゲート酸化層
１１０                ゲート
２００                ＰＮダイオード静電気放電防護素子
２０２                Ｎ型ドーパント区域
２０４          Ｐ型ドーパント区域
３００                ＰＩＮダイオード静電気放電防護素子
３０２                真性区域
４００                電子装置
４００Ａ            素子区域
４００Ｂ            静電気放電防護回路区域
４０２                電子素子
４０４                第一多結晶シリコン層
４０４Ａ            チャンネル
４０６                ソース／ドレーン区域
４０８                ゲート酸化層
４１０                ゲート
４１２                図案化フォトレジスト
４１４                多結晶シリコン層多結晶シリコン層
４１６                図案化フォトレジスト
【図１−１】
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【図１−２】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図６−３】
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