(57)【要約】【課題】アモルファスシリコン素材や有機半導体素材を用いることが可能であり、かつ基板構造の簡単なディスプレイパネルの駆動装置を提供する。【解決手段】ディスプレイパネルの行アドレスの基となるデータコード配線群と、アドレス電極ラインの配線群とを、絶縁膜と半導体膜から成る複合層を挟んで交叉させる。アドレス電極ラインの所定の交叉点に切断部を設けることによって、該切断部にＭＯＳ型トランジスタを実現し、一本のアドレス電極ライン上にＭＯＳ型トランジスタを直列に配置した行アドレスデコード用の論理回路を構成する。【選択図】　図７
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【特許請求の範囲】
【請求項１】
基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、
前記基板上において互いに並列に設けられた複数のアドレス信号生成用制御線と、
前記基板上において絶縁膜及びチャネル材料膜を挟んで、前記アドレス信号生成用制御線の各々と交叉して複数の交叉部を形成する前記アドレス電極の各々からの延長線とを含み、
前記延長線の各々は、前記複数の交叉部のうちの少なくとも一部において切断されていることを特徴とするディスプレイパネルの駆動装置。
【請求項２】
前記アドレス信号生成用制御線の各々は、前記基板に接していることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項３】
前記延長線の各々は、前記基板に接していることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項４】
前記アドレス信号生成用制御線及び前記延長線の各々は、前記絶縁膜のみを挟んで交叉し、
前記チャネル材料膜は、前記絶縁膜上において前記延長線の各々を覆っていることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項５】
前記チャネル材料膜は、前記延長線の各々に沿って互いに隔離されていることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項６】
前記チャネル材料膜は、前記延長線の切断された部分にのみ設けられていることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスプレイパネルの駆動装置等に関する。
【０００２】
【従来の技術】
複数の表示素子を挟んで互いに交叉する複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルとしては、例えば、有機エレクトロルミネセンス（以下、単に“有機ＥＬ”と称する）発光素子を表示素子として用いるアクティブマトリクス方式のディスプレイパネルが知られている（特許文献１を参照のこと）。かかるディスプレイパネルの概略構成を図１に示す。
【０００３】
同図において、ディスプレイパネル１０にはＴＦＴ素子及び有機ＥＬ発光素子から成る表示素子がマトリクス状に配列されている。因みに、ディスプレイパネルの国際的な規格であるＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｄａｐｔｏｒ）規格によれば、ディスプレイパネル１０には、例えば（６４０（×ＲＧＢ）列×４８０行）ドットの表示素子が配列される。また、ディスプレイパネル１０の周辺回路であるＸ転送回路２０は、これらの６４０（×ＲＧＢ）列に並んだ表示素子群の各々に表示すべきデータ信号を供給する回路である。つまり、Ｘ転送回路２０からは、ディスプレイパネル１０のＸ軸方向について、ＲＧＢ表示素子の各々について６４０本のデータ電極が並列に出力される。
【０００４】
一方、Ｙ転送回路３０は、４８０行に並んだ各行の表示素子群を所定のタイミングで選択し、各行の表示素子群に選択信号であるアドレス信号を供給する回路である。そして、Ｙ転送回路３０からは、ディスプレイパネル１０のＹ軸方向について４８０本のアドレス電極が並列に出力される。
以下、本明細書においては、これらのディスプレイパネルの周辺回路であるＸ転送回路２０、及びＹ転送回路３０をディスプレイパネル１０の駆動装置と称する。
【０００５】
従来、これらの駆動装置は、シフトレジスタを主体に構成されていた。例えば、Ｙ転送回路３０は、４８０段のシフトレジスタを用いて図１に示されるＹ転送用信号に含まれるＹ転送パルスを順次シフトさせ、上記のアドレス信号を生成していた。しかしながら、シフトレジスタのような順序論理回路を構成するには、Ｐチャネル型及びＮチャネル型の両極性のトランジスタを必要とする。それ故、駆動装置を構成する半導体素材としては、単極性のトランジスタしか作ることができないアモルファスシリコンや有機半導体等の半導体素材を用いることができず、もっぱら、製造工程が複雑でコストの高い低温ポリシリコン半導体素材が用いられてきた。
【０００６】
【特許文献１】
特願２００２−９３８５６号公報
【０００７】
【発明が解決しようとする課題】
従って、本発明が解決しようとする課題には上述した問題が一例として挙げられる。
【０００８】
【課題を解決するための手段】
請求項１に記載のディスプレイパネルの駆動装置は、基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、
前記基板上において互いに並列に設けられた複数のアドレス信号生成用制御線と、前記基板上において絶縁膜及びチャネル材料膜を挟んで、前記アドレス信号生成用制御線の各々と交叉して複数の交叉部を形成する前記アドレス電極の各々からの延長線とを含み、
前記延長線の各々は、前記複数の交叉部のうちの少なくとも一部において切断されていることを特徴とする。
【０００９】
【発明の実施の形態】
請求項１の記載によるディスプレイパネルの駆動装置の第１の実施例を図２に示す。
同図に示す如く、ディスプレイパネル１０の表面にマトリクス状に設けられた表示素子１１は、主に、発光素子ＥＬ１、データ書き込み用トランジスタＱ１、発光素子駆動用トランジスタＱ２、及びストレージキャパシタＣ１から構成されている。ここで、表示素子１１における発光動作を説明すれば以下のようになる。すなわち、所定のタイミングでアドレス電極１３に重畳されたＹ転送パルス（アドレス信号）によってＱ１がオンとなる。このとき、データ電極１２に重畳されたＸ転送パルス（データ信号）による電荷がＱ１を経由してＣ１に蓄えられる。一旦Ｃ１に電荷が蓄積されると、かかる電荷によりＱ２のゲートの電位が高電位となってＱ２がオンとなり、電源電圧＋Ｖｃｃから駆動電流が供給されＥＬ１が発光するのである。
【００１０】
次に、ディスプレイパネルの駆動装置について説明を行う。因みに、請求項１の記載によるディスプレイパネルの駆動装置は、Ｙ転送回路３０の基板構造をそのポイントとする。それ故、本明細書の記載においては、Ｙ転送回路３０の構成のみを対象として説明を行う。
Ｙ転送回路３０は、ディスプレイパネルの制御装置（図示せず）から供給されるＹ転送クロック（約２８．８ｋＨｚ）に同期して、ディスプレイパネル１０の各行の表示素子群を選択するアドレス信号を生成するアドレス信号生成回路である。かかるアドレス信号が生成される様子を図３のタイムチャートに示す。
【００１１】
図３に示す如く、アドレス信号生成回路であるＹ転送回路３０は（以下、説明の便宜上、Ｙ転送回路３０をアドレス信号生成回路と呼称する）、ディスプレイパネルに表示される１画面分（１フレーム）の時間である約１６．７ｍＳ（１／６０Ｈｚ）の間に、ディスプレイパネル１０に敷設された４８０行分の表示素子群を順次選択する走査パルスを生成する。アドレス信号生成回路は、かかる走査パルスとしてＹ転送クロックに同期したアドレス信号を生成し、これをディスプレイパネル各行の表示素子群に供給するのである。
【００１２】
次に、アドレス信号生成回路内部の構成を説明する。同回路は、図２に示す如く、アドレス信号生成データが重畳されたアドレス信号生成用データ制御線群３２（以下、単に“制御線群３２”と称する）、該制御線群３２にアドレス信号生成データを供給するアドレス信号生成データ供給回路３１（以下、単に“供給回路３１”と称する）、組合せ論理回路３３、及びアドレス電極１３から構成されている。因みに、アドレス信号生成データとは、上記のアドレス信号を生成する基となるコード群のことをいう。即ち、供給回路３１は、Ｙ転送クロックを、例えば、所定のｎ進バイナリーカウンタでカウントし、２０〜２ｎの各桁のパルス信号及びこれらの各桁を反転させたパルス信号を生成する。そして、かかるパルス信号を並置して成る２ｎビットの符号を上記のコード群として用いる。
【００１３】
図２に示す事例の場合、ディスプレイパネル１０にはＹ軸方向について４８０行分の表示素子群が敷設されている。それ故、１行から４８０行までの各々の行アドレスを生成するのに必要とされるバイナリー符号のビット数は、
５１２　＞　４８０　＞　２５６
すなわち、
２９　＞　４８０　＞　２８
なる関係より９ビット長のバイナリー符号を準備すればよい。
【００１４】
従って、供給回路３１は、Ｙ転送クロックをカウントする４８０進バイナリーカウンタとインバータ回路（共に図示せず）によって構成することができる。即ち、図２の事例では、供給回路３１によって生成されたアドレス信号生成データは、ｎ＝９ビットのバイナリー符号及びその反転符号からなる。そして、２ｎ＝１８ビットから成るコードが制御線群３２に供給される。つまり、制御線群３２は、９ビットのバイナリー符号Ｙ８（ＭＳＢ）〜Ｙ０（ＬＳＢ）、及びその反転符号Ｙ８ｂ（ＭＳＢ）〜Ｙ０ｂ（ＬＳＢ）が、その各々に重畳された１８本の制御線から構成されることになる。
【００１５】
前述の如く、４８０進バイナリーカウンタは、Ｙ転送クロック（約２８．８ｋＨｚ）をカウントするため、１つのカウントステップは、図３に示す如く、Ｙ転送クロックの一周期である約３４．７μＳとなる。なお、４８０進バイナリーカウンタのカウント値が一巡する４８０カウントに要する時間は、表示画面の１フレームに相当する時間である約１６．７ｍＳ（約３４．７μＳ×４８０ステップ）となることは言うまでもない。
【００１６】
一方、組合せ論理回路３３は、ＡＮＤゲートやＯＲゲートなどの論理ゲート回路から成る組合せ論理回路であり、ディスプレイパネル１０の各行毎に必要とされる。それ故、図２に示す事例では、１行から４８０行までのアドレス電極１３の各々に対応した４８０個の組合せ論理回路が必要とされ、これらの組合せ論理回路３３の各々には、制御線群３２の内から抽出されたｎ＝９ビットの制御線が入力される。そして、各々の組合せ論理回路３３は、かかる９ビットからなるコードを用いて、ディスプレイパネルの各々のアドレス電極の選択信号、即ちアドレス信号を出力するのである。
【００１７】
組合せ論理回路３３の具体的な動作とその構成については、図４に示す回路図を参照しつつ更に説明を行う。
因みに、図４においては説明を容易とすべく、制御線群３２をｎ＝３ビットのバイナリーコードに限定している。この場合、かかるアドレス信号生成データからデコードし得るアドレスの数は、
２ｎ　＝　２３　＝８
となる。すなわち、３ビットのバイナリコード「０００」で表される１行目のアドレス＝ＡＬ１から、「１１１」で表される８行目のアドレス＝ＡＬ８までの８行分である。なお、図４に示す回路には、便宜上２つの組合せ論理回路３３１及び３３２のみが記載されているが、これと同様の組合せ論理回路がＡＬ１〜ＡＬ８の各アドレスについて各々具備されていることは言うまでもない。
【００１８】
制御線群３２には、Ｙ２（ＭＳＢ）〜Ｙ０（ＬＳＢ）のバイナリーコード及び、その反転コードであるＹ２ｂ（ＭＳＢ）〜Ｙ０ｂ（ＬＳＢ）の、２ｎ＝６ビットからなるコードが重畳されている。それ故、図５に示す如く、１行から８行までのアドレス信号のデコードが行われる際、制御線群３２に重畳された上記６ビットのコードのうち、３ビットは必ず論理レベル「１」となり、残りの３ビットは必ず「０」となる。
【００１９】
一方、図４の回路に示す如く、組合せ論理回路は、３つのＮチャネル型トランジスタが直列に接続され、各々のＮチャネル型トランジスタのゲート端子を入力端子とする論理積回路となっている。つまり、組合せ論理回路の３つの入力端子の全てが「１」となったときにのみ、組合せ論理回路の出力であるソースフォロワ抵抗Ｒのソース側端子に電源電圧＋Ｖｃｃ、即ち論理レベル「１」が現れる。
【００２０】
図４に示す回路では、組合せ論理回路３３１が１行目、即ちアドレス＝ＡＬ１のデコード回路に相当し、組合せ論理回路３３２が２行目、即ちアドレス＝ＡＬ２のデコード回路に相当する。そして、組合せ論理回路３３１を構成するＮチャネル型トランジスタＱ１１〜Ｑ１３の各々のゲート端子には、制御線群３２の内から抽出されたＹ２ｂ，Ｙ１ｂ，Ｙ０ｂの３本の制御線が接続されている。同様に、組合せ論理回路３３２の各ゲート端子には、制御線群３２の内から抽出されたＹ２ｂ，Ｙ１ｂ，Ｙ０の３本が接続されている。
【００２１】
図５に示したコード群とデコードアドレスの関係からも明らかなように、アドレス＝ＡＬ１のデコード時には、Ｙ２ｂ，Ｙ１ｂ，Ｙ０ｂの３ビットの論理レベルが「１」となり、アドレス＝ＡＬ２のデコード時には、Ｙ２ｂ，Ｙ１ｂ，Ｙ０の３ビットの論理レベルが「１」となる。つまり、各々のアドレスのデコード時に、各々のアドレスに対応した組合せ論理回路から論理レベル「１」のパルスがアドレス信号として出力される。
【００２２】
すなわち、本実施例によれば、ディスプレイパネルの駆動装置におけるアドレス信号生成回路をシフトレジスタのような順序論理回路を使用せずに、単極性トランジスタのみで構成可能な組合せ論理回路を用いて実現し得る。それ故、ディスプレイパネルの駆動装置の構成部材として、アモルファスシリコンや有機半導体などの製造が容易で低コストの半導体素材を使用することが可能となる。
【００２３】
次に、図４の回路の基板構造を図６に、同図中のＡ−Ａ’に沿っての断面図を図７に示す。
図６及び図７において、基板４０は、図４に示されるアドレス生成回路が形成されている基板である。因みに、図６の基板構造によって形成される電気回路は、図４に示される回路と等価であるが、図４中の電源＋Ｖｃｃ及びソースフォロワ抵抗Ｒは、説明の便宜上省略されている。なお、図６に示す構成部分を独立した基板構造とする必要はなく、例えば、ディスプレイパネル１０を形成しているガラスや高分子材料から成る透明基板上に、ディスプレイパネルの表示素子と併設して形成する構造としても良い。
【００２４】
アドレス信号生成用データ制御線パターン４１（以下、単に“制御線パターン４１”と称する）は、制御線群３２を構成する各々のアドレス信号生成用データ制御線を物理的に具現化したものである。即ち、制御線パターン４１は、基板４０の上に、例えば、銅合金やアルミニウム合金などの導電性材料を蒸着して形成された配線パターンである。なお、図６に示す基板構造をディスプレイパネルの透明基板上に表示素子と併設して形成する場合は、制御線パターン４１にＩＴＯ（酸化インジウム錫）などを利用した透明電極を用いても良い。
【００２５】
絶縁膜４２は、例えば、酸化シリコンや窒化シリコンなどの高絶縁性を有する絶縁性薄膜であり、基板４０の表面に当接して上記制御線パターン４１の各々を覆って設けられる。
また、チャネル材料膜４３は、絶縁膜４２に当接して設けられたｐ型、若しくはｎ型の半導体材料から成る薄膜である。チャネル材料膜４３の素材としては、例えば、アモルファスシリコン素材を用いても良いし、或いは有機半導体素材を用いても良い。なお、絶縁膜４２、及びチャネル材料膜４３を形成する方法としては、蒸着、印刷、或いは気相成長など種々の薄膜生成方法を用いることが可能である。すなわち、絶縁膜４２やチャネル材料膜４３として使用される素材に最も適した薄膜生成法を用いればよい。
【００２６】
アドレス電極延長線パターン４４（以下、単に“延長線パターン４４”と称する）は、図４の回路におけるアドレス電極１３の延長部を基板上に具現化したものである。延長線パターン４４は、制御線パターン４１と同様に、アルミニウム合金などの導電性材料をチャネル材料膜４３の上に蒸着などの処理を行うことにより形成される。因みに、かかる延長線パターン４４が延伸され、ディスプレイパネル１０の各行毎のアドレス電極１３に接続されることは言うまでもない。
【００２７】
図６に示す如く、各々の延長線パターン４４は、上記の制御線パターン４１と直交するように敷設される。また、図６及び図７からも明らかなように、延長線パターン４４は、１本の連続した配線パターンではなく、その下にある制御線パターン４１と直交する所定の交叉位置において切断部分を有している。
次に、本実施例の動作原理について図６及び図７を参照しつつ説明を行う。
【００２８】
本実施例では、基板４０の上に形成された絶縁膜４２とチャネル材料膜４３との複合膜層が、制御線パターン４１と延長線パターン４４の両金属電極によって挟まれたＭＯＳ構造となっている。従って、図７の断面図に示す如く、両金属電極の交叉部で、かつ延長線パターン４４の切断部分においては、ＭＯＳ構造による電界効果トランジスタが自ずから形成されることになる。
【００２９】
この様子を、図７の断面図に示すトランジスタＱ１１を例にとって説明すれば次のようになる。
すなわち、トランジスタＱ１１において、制御線パターン４１（この場合、制御線パターン４１はアドレス信号生成用データ制御線のＹ２ｂに相当する）がトランジスタのゲート端子Ｇとなり、延長線パターン４４の両切断端部がそれぞれトランジスタのドレイン端子Ｄ、若しくはソース端子Ｓとなる。また、ドレイン，ソース間のアドレス電極切断部の下部に在るチャネル材料膜４３に電荷の移動が行われるチャネル領域が形成される。そして、かかるチャネル領域における電荷の移動が絶縁膜４２を介してゲート端子Ｇの電位によって制御されるのである。因みに、チャネル材料膜４３に使用する半導材料がｎ型であればＱ１１としてＮチャネル型のトランジスタが形成され、ｐ型であればＰチャネル型のトランジスタが形成されることになる。
【００３０】
また、延長線パターン４４において、切断部以外のパターンが繋がっている部分は通常の配線パターンとなる。それ故、かかる配線パターンによって、延長線パターン４４の切断部に形成された隣接するトランジスタのドレインとソースが互いに電気的に接続される。つまり、延長線パターン４４の切断部に形成された各々のトランジスタは、図７に示す如く、全て直列に接続されることになる。例えば、アドレスＡＬ＝１に相当する延長線パターン４４の場合、各々のゲート端子が、それぞれＹ２ｂ，Ｙ１ｂ，Ｙ０ｂの各制御線に接続されたトランジスタＱ１１，Ｑ１２，Ｑ１３の直列接続が得られる。
【００３１】
従って、チャネル材料膜４３にｎ型半導体材料を用いるものとすれば、ＡＬ＝１に相当する延長線パターン４４に形成される電気回路は、Ｎチャネル型トランジスタＱ１１，Ｑ１２，Ｑ１の直列回路となる。そして、これらのＮチャネル型トランジスタの直列回路は、図４に示した組合せ論理回路３３１の論理積回路の部分に他ならない。
【００３２】
すなわち、本発明によれば、制御線パターン４１、延長線パターン４４、及び両パターン間の複合膜層により形成されたＭＯＳ構造自体に、組合せ論理回路としての機能を持たせることが可能となる。それ故、基板上には別途、組み合わせ論理回路や、同回路と制御線パターン４１とを接続するスルーホールを設ける必要がなく、ディスプレイ駆動装置の基板構造を簡略化でき、その小型化を図ることができる。
【００３３】
次に、請求項１の記載によるディスプレイパネルの駆動装置の第２の実施例について説明する。
第２の実施例によるディスプレイパネルの駆動装置の基板構造を図８に、同図中のＡ−Ａ’に沿っての断面図を図９に示す。
図８からも明らかな如く、第１の実施例で絶縁膜４２の上面の全域に設けたチャネル材料膜４３を、延長線パターン４４の各々に沿って電極毎に隔離して敷設したものが第２の実施例となる。本実施例と前述した第１の実施例の構造上の相異はかかる点のみであるため、第２の実施例についての構造及び動作についての説明は省略する。
【００３４】
因みに、チャネル材料膜４３の隔離は、例えば、チャネル材料膜４３の成形行程において塗り分けによって行われるようにしても良いし、また、絶縁膜４２の上に酸化シリコンなどによる隔壁を設けてチャネル材料膜４３を隔離する構造としても良い。
なお、第２の実施例は、各々の延長線パターン４４が隔離されているので、アドレス電極間の干渉を完全に防ぐことが可能となり、また、チャネル材料膜４３の敷設面積を低減できるので製造コストの削減にも寄与し得る。
【００３５】
次に、請求項１の記載によるディスプレイパネルの駆動装置の第３の実施例について説明する。
第３の実施例によるディスプレイパネルの駆動装置の構造を図１０に、同図中のＡ−Ａ’に沿っての断面図を図１１に示す。
図１０及び図１１からも明らかな如く、第３の実施例は、チャネル材料膜４３を延長線パターン４４のトランジスタ素子生成部にのみ個別に設けたことを特徴とする。即ち、第２の実施例において、延長線パターン４４の各々に沿って敷設したチャネル材料膜４３の敷設面積を更に縮小して、延長線パターン４４の切断部分にのみチャネル材料膜４３設けたものが第３の実施例となる。本実施例と前述した第１及び第２の実施例との構造上の相異は、かかる点のみであるため、第３の実施例についての構造及び動作についての説明は省略する。
【００３６】
なお、第３の実施例は、各々のアドレス電極に沿って形成される各トランジスタ素子が隔離されているので、各々のトランジスタ素子間の干渉を完全に防ぐことが可能となる。また、チャネル材料膜４３が敷設される箇所は、トランジスタ素子が形成される部分のみに限定されるので製造コストを更に低減することが可能となる。
【００３７】
さらに、請求項１の記載によるディスプレイパネルの駆動装置は、以上説明した各実施例に限定されるものではない。
例えば、以上の第１から第３の実施例では、延長線パターン４４がチャネル材料膜４３の上に敷設されているが、図１２に示す如く、各々の実施例について延長線パターン４４を絶縁膜４２の上に敷設し、同パターンをチャネル材料膜４３の下に潜り込ませるような構造としても良い。
【００３８】
また、以上の実施例では、基板側に制御線パターン４１を設け、その上に複合膜層を挟んで延長線パターン４４を形成する構造となっているが、かかる構造を逆転させ、基板側に延長線パターン４４を形成する構造としても良い。従って、この場合の基板構造は、図１３に示す如く、基板４０の側から延長線パターン４４、チャネル材料膜４３、絶縁膜４２、制御線パターン４１の順に各構成部材が積層されて行くことになる。なお、かかる構造とする場合でも、チャネル材料膜４３の敷設面積を調整した上記の第１から第３までの実施例が適用できることは言うまでもない。
【００３９】
さらに、ド・モルガンの定理によれば、正論理に基づく論理積は、負論理に基づく論理和に等しいことが知られている。それ故、本発明によるアドレス生成回路の動作を負論理として設定し、チャネル材料膜４３としてｐ型半導体材料を用いれば、Ｐチャネル型トランジスタによる論理和回路としてディスプレイパネルの駆動装置の基板構造を実現することもできる。
【００４０】
以上詳述した如く、本発明によれば、ディスプレイパネルの駆動装置の構成部材としてアモルファスシリコン素材や有機半導体素材を用いることができ、かつ基板構造を簡略することができるため、ディスプレイパネルの駆動装置の小型化及び低コスト化を図ることが可能となる。
【図面の簡単な説明】
【図１】図１は、アクティブマトリクス方式によるディスプレイパネルの構成を示すブロック図である。
【図２】図２は、請求項１に記載によるディスプレイパネルの駆動装置の構成を示すブロック図である。
【図３】図３は、図２のディスプレイパネルの駆動装置の動作を表したタイムチャートである。
【図４】図４は、図２のディスプレイパネルの駆動装置におけるアドレス信号生成回路の構成を示す回路図である。
【図５】図５は、図４の回路において、アドレス信号生成用データ制御線群に重畳されるコード群とデコードアドレスとの関係を表したコード表である。
【図６】図６は、図４の回路を基板上に実装した場合の第１の実施例を示す基板構造図である。
【図７】図７は、図６のＡ−Ａ’に沿っての断面図である。
【図８】図８は、図４の回路を基板上に実装した場合の第２の実施例を示す基板構造図である。
【図９】図９は、図８のＡ−Ａ’に沿っての断面図である。
【図１０】図１０は、図４の回路を基板上に実装した場合の第３の実施例を示す基板構造図である。
【図１１】図１１は、図１０のＡ−Ａ’に沿っての断面図である。
【図１２】図１２は、本発明による変形実施例を示す基板構造図である。
【図１３】図１３は、本発明による他の変形実施例を示す基板構造図である。
【符号の説明】
１０　…　ディスプレイパネル
１１　…　表示素子
１２　…　データ電極
１３　…　アドレス電極
２０　…　Ｘ転送回路
３０　…　Ｙ転送回路
３１　…　アドレス信号生成データ供給回路
３２　…　アドレス信号生成用データ制御線群
３３，３３１，３３２　…　組合せ論理回路
４０　…　基板
４１　…　アドレス信号生成用データ制御線パターン
４２　…　絶縁膜
４３　…　チャネル材料膜
４４　…　アドレス電極延長線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004133026.tif 000008
【図７】
2004133026.tif 000009
【図８】
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【図９】
2004133026.tif 000011
【図１０】
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【図１１】
2004133026.tif 000013
【図１２】
2004133026.tif 000014
【図１３】
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