(57)【要約】【課題】アクセス状況を簡単に把握することができる半導体集積回路を提供すること。【解決手段】初期設定としてＣＰＵから観測アドレスデータ及び観測ビットデータが出力され、観測アドレス指定レジスタ３１１及び観測ビット指定レジスタ３１２にそれぞれ記憶される。そして、観測アドレスデータとアドレスバス上のデータが一致したときに、レジスタ部３５によってデータバス上のデータが記憶される。続いて出力ビット選択部３６からは観測ビットデータに基づいて、レジスタ部３５から出力されたデータのビットデータが信号Ｄｎとして出力される。【選択図】    図２
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【特許請求の範囲】
【請求項１】
観測アドレスデータ及び観測ビットデータが入力可能に構成されていると共に、アドレスバス及びデータバスと接続される半導体集積回路であって、
前記観測アドレスデータをラッチする観測アドレス指定レジスタと、
前記観測ビットデータをラッチする観測ビット指定レジスタと、
前記アドレスバス上のデータと前記観測アドレス指定レジスタに記憶されたデータとを比較し、同一であった場合に比較信号を出力する比較部と、
前記比較部より前記比較信号が出力された場合に、前記データバス上のデータを構成する複数のビットの内、前記観測ビット指定レジスタに記憶されたデータに対応するビットのデータをビットデータとして出力する出力ビット選択部と、
を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記データバスと接続され、前記データバス上のデータを記憶する第１レジスタ部と、
前記第１レジスタ部の出力段に接続され、前記第１レジスタ部の出力するデータを記憶する第２レジスタ部と、
前記第１レジスタ部及び第２レジスタ部がそれぞれ記憶するデータが同一であるか否かを検出して検出信号を出力する変化検出部と、
を更に備えることを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
直列に接続された第１ラッチ回路及び第２ラッチ回路を有する複数のバウンダリスキャンレジスタセルを具備したバウンダリスキャンテスト回路と、
前記各バウンダリスキャンレジスタセルの第１ラッチ回路群で記憶されたデータから構成される第１データと、第２ラッチ回路群で記憶されたデータから構成される第２データとが同一であるか否かを検出して検出信号を出力する変化検出部と、
を更に備え、前記比較部より前記比較信号が出力された場合に、前記第１ラッチ回路群は記憶しているデータを出力すると共に前記データバス上のデータを記憶し、前記第１ラッチ回路群が出力したデータを前記第２ラッチ回路群が記憶することを特徴とする半導体集積回路。
【請求項４】
請求項２又は３に記載の半導体集積回路であって、
前記観測ビット指定レジスタに記憶されたデータに基づいて、前記ビットデータ又は前記検出信号の何れか一方を選択して出力する選択部を更に備えることを特徴とする半導体集積回路。
【請求項５】
請求項１〜４の何れか一項に記載の半導体集積回路であって、
前記観測アドレス指定レジスタ及び前記観測ビット指定レジスタに記憶されたデータを外部出力する外部出力部を更に備えることを特徴とする半導体集積回路。
【請求項６】
請求項１〜５の何れか一項に記載の半導体集積回路と、
前記アドレスバス及びデータバスと接続されたプロセッサと、
を備えることを特徴とする電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路及び電子回路に関するものである。
【０００２】
【従来の技術】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）を実機（例えば、複写機）に載せて動作確認する場合、ＡＳＩＣだけを動作させるのではなく、実機全体に通常動作を行わせてＡＳＩＣの動作確認を行っていた。そして、実機動作中に不具合が生じた場合、基板上の信号をオシロスコープやロジックアナライザ等によって検出し、不具合の原因となっているＡＳＩＣを特定していた。或いはデバッグ用プログラム等をＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）に実行させることによって、実機に対して様々な動作を行わせることにより、不具合を検出していた（例えば、特許文献１参照；全請求項に対応。）。または、ＡＳＩＣに搭載されているバウンダリスキャンテスト回路を用いて所定のデータが内部回路に入力される様に設定し、ＲＯＭやＲＡＭ等のデータを読み出すなどして、内部回路の状態を把握する技術が知られている（例えば、特許文献２参照；請求項３に対応。）。
【０００３】
【特許文献１】
特開平６−１７４８０２号公報（第６頁−１６頁、第１図）
【特許文献２】
特開２０００−１３１３８９号公報（第２頁−第４頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、オシロスコープやロジックアナライザ等による不具合箇所の確認作業は労力と時間が必要であった。更に特許文献１に記載されている様に、ＣＰＵによってデバッグ用プログラムを実行させたり、特許文献２に記載されている様にバウンダリスキャンテスト回路を用いて入力データを設定して内部回路を動作させた場合、ＡＳＩＣの動作タイミングが通常動作と比べて変化する可能性があった。そのため、ＡＳＩＣの動作検証中には発生しなかった不具合が通常動作では発生するといった現象が起こっていた。また、ＡＳＩＣの動作タイミングが変わると、ＡＳＩＣから周辺デバイスに出力される信号のタイミング等も変わり、不具合の原因究明が困難になっていた。
【０００５】
本発明の目的は、アクセス状況を簡単に把握することができる半導体集積回路等を提供することである。
【０００６】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明の半導体集積回路は、観測アドレスデータ及び観測ビットデータが入力可能に構成されていると共に、アドレスバス及びデータバスと接続される半導体集積回路であって、
前記観測アドレスデータをラッチする観測アドレス指定レジスタと、
前記観測ビットデータをラッチする観測ビット指定レジスタと、
前記アドレスバス上のデータと前記観測アドレス指定レジスタに記憶されたデータとを比較し、同一であった場合に比較信号を出力する比較部と、
前記比較部より前記比較信号が出力された場合に、前記データバス上のデータを構成する複数のビットの内、前記観測ビット指定レジスタに記憶されたデータに対応するビットのデータをビットデータとして出力する出力ビット選択部と、
を備えることを特徴としている。
【０００７】
この請求項１に記載の発明によれば、アドレスバス上のアドレスデータが所定のアドレスデータとなった時のデータバス上のビットデータを出力させることができる。従って、簡単にデータバス上のビットデータを把握することができる。更に、初期設定の段階で観測アドレスデータ及び観測ビットデータを設定すれば、上記設定の為に通常動作を中断させることなくデータバス上のビットデータを把握することができる。
【０００８】
また請求項２に記載の発明は、請求項１に記載の半導体集積回路であって、
前記データバスと接続され、前記データバス上のデータを記憶する第１レジスタ部と、
前記第１レジスタ部の出力段に接続され、前記第１レジスタ部の出力するデータを記憶する第２レジスタ部と、
前記第１レジスタ部及び第２レジスタ部がそれぞれ記憶するデータが同一であるか否かを検出して検出信号を出力する変化検出部と、
を更に備えることを特徴としている。
【０００９】
この請求項２に記載の発明によれば、例えばアドレスバス上のデータが所望のアドレスとなった時のデータバス上のデータを随時第１レジスタ部に記憶していくと、第１レジスタ部に記憶されたデータが随時第２レジスタ部に記憶されていくこととなる。そして、各レジスタ部の記憶するデータを比較することができる。即ち、例えば、所定のアドレスに対して読み書きされるデータが時間間隔を置いて変化しているか否かを簡単に把握することができる。
【００１０】
更に請求項３に記載の発明は、請求項１に記載の半導体集積回路であって、
直列に接続された第１ラッチ回路及び第２ラッチ回路を有する複数のバウンダリスキャンレジスタセルを具備したバウンダリスキャンテスト回路と、
前記各バウンダリスキャンレジスタセルの第１ラッチ回路群で記憶されたデータから構成される第１データと、第２ラッチ回路群で記憶されたデータから構成される第２データとが同一であるか否かを検出して検出信号を出力する変化検出部と、
を更に備え、前記比較部より前記比較信号が出力された場合に、前記第１ラッチ回路群は記憶しているデータを出力すると共に前記データバス上のデータを記憶し、前記第１ラッチ回路群が出力したデータを前記第２ラッチ回路群が記憶することを特徴としている。
【００１１】
この請求項３に記載の発明によれば、例えばアドレスバス上のデータが所望のアドレスとなった時のデータバス上のデータを随時第１ラッチ回路群に記憶していくと、第１ラッチ回路群に記憶されたデータが随時第２ラッチ回路群に記憶されていくこととなる。そして、ラッチ回路で構成された各レジスタ部の記憶するデータを比較することができる。即ち、例えば、所定のアドレスに対して読み書きされるデータが時間間隔を置いて変化しているか否かを簡単に把握することができる。更に、半導体集積回路に既存のバウンダリスキャンテスト回路を用いてデータの把握を行うことができるため、回路面積を削減できる。
【００１２】
そして、請求項４に記載の発明は、請求項２又は３に記載の半導体集積回路であって、
前記観測ビット指定レジスタに記憶されたデータに基づいて、前記ビットデータ又は前記検出信号の何れか一方を選択して出力する選択部を更に備えることを特徴としている。
【００１３】
この請求項４に記載の発明によれば、観測ビット指定レジスタに記憶するデータを変化させることにより、観測者は状況に応じてビットデータ或いは検出信号の何れかを選択して出力させることができる。
【００１４】
次いで請求項５に記載の発明は、請求項１〜４の何れか一項に記載の半導体集積回路であって、
前記観測アドレス指定レジスタ及び前記観測ビット指定レジスタに記憶されたデータを外部出力する外部出力部を更に備えることを特徴としている。
【００１５】
この請求項５に記載の発明によれば、外部出力部より観測アドレス指定レジスタ及び観測ビット指定レジスタに記憶されたデータを出力できるため、正確に観測アドレスデータ及び観測ビットデータが設定されたか否かを確認することができる。
【００１６】
請求項６に記載の発明の電子回路は、請求項１〜５の何れか一項に記載の半導体集積回路と、
前記アドレスバス及びデータバスと接続されたプロセッサと、
を備えることを特徴としている。
【００１７】
この請求項６記載の発明によれば、プロセッサの初期設定の段階で観測アドレスデータ及び観測ビットデータを請求項１〜５の何れか一項に記載の半導体集積回路に出力し、その後通常動作を実行することができる。従って、観測アドレスデータ及び観測ビットデータの設定のためのデバッグ用プログラム等を実行する必要がなく、プロセッサに通常動作をさせながら電子回路の動作検証を行うことができる。
【００１８】
【発明の実施の形態】
以下、図１〜８を参照して、本発明を適用した半導体集積回路及び電子回路の実施の形態を詳細に説明する。
【００１９】
〔第１の実施の形態〕
図１〜５を参照して、第１の実施の形態を説明する。図１は、ＣＰＵ１がアドレスバスＡＤＲＢ及びデータバスＤＡＴＢを介してＡＳＩＣ２を制御する為の電子回路の構成を示すブロック図である。ＣＰＵ１からは、ＲＯＭ等（不図示）に記憶されているプログラム等の命令に従って、ライトイネーブル信号ＷＥ、リードイネーブル信号ＯＥ及びチップセレクト信号ＣＳ等の信号がＡＳＩＣ２へ出力される。更に、ＣＰＵ１によってアドレスバスＡＤＲＢやデータバスＤＡＴＢに必要なデータが出力され、電子回路を構成する各回路の動作の制御が行われる。ライトイネーブル信号ＷＥ及びリードイネーブル信号ＯＥは、ＡＳＩＣ２をライトモード或いはリードモードにするための信号であり、チップセレクト信号ＣＳは、ＡＳＩＣ２の動作を開始させる為の信号である。
【００２０】
ＡＳＩＣ２には、ＣＰＵ１からライトイネーブル信号ＷＥ、リードイネーブル信号ＯＥ及びチップセレクト信号ＣＳが入力される。これによりＡＳＩＣ２の内部回路が動作し、ＡＳＩＣ２から各種信号（不図示）が周辺デバイス等に出力される。またＡＳＩＣ２は、アクセス解析部３及びＣＰＵ−Ｉ／Ｆ回路４を備える。アクセス解析部３には、アドレスバスＡＤＲＢ上のアドレスデータが予め設定されたアドレスデータと一致した時にデータバスＤＡＴＢ上のデータが入力される。そして、アクセス解析部３から当該データのビットデータが出力端子ＴＥＳＴに出力される。出力端子ＴＥＳＴは、データをＡＳＩＣ２の外部へ出力する外部出力部である。
【００２１】
図２は、アクセス解析部３及びＣＰＵ−Ｉ／Ｆ回路４の内部構成を示したブロック図である。アクセス解析部３は、比較部３２、ロジック３３、３４、出力ビット選択部３６及びレジスタ部３５によって構成される。ＣＰＵ−Ｉ／Ｆ回路４はＣＰＵ１からアクセス可能なインターフェース回路であり、観測アドレス指定レジスタ３１１及び観測ビット指定レジスタ３１２を備えて構成される。
【００２２】
観測アドレス指定レジスタ３１１は、アドレスバスＡＤＲＢの有効アドレスバス幅分のフリップフロップ（以下、「Ｆ／Ｆ」と言う。）等によって構成される。そして、ＣＰＵ１より出力された観測アドレスデータが記憶される。
【００２３】
観測ビット指定レジスタ３１２は、データバスＤＡＴＢの有効データバス幅分のＦ／Ｆによって構成される。そして、ＣＰＵ１より出力された観測ビットデータが記憶される。
【００２４】
具体的には、例えば、アドレスバスＡＤＲＢの有効アドレスバス幅が８ビット、データバスＤＡＴＢの有効データバス幅が８ビット（Ｄ０〜Ｄ７）の場合、一例として、観測アドレス指定レジスタ３１１には“ＦＦ”番地が記憶され、観測ビットデータには“０”〜“７”の何れかが記憶される。
【００２５】
比較部３２では、アドレスバスＡＤＲＢ上のデータと、観測アドレス指定レジスタ３１１に記憶された観測アドレスデータが比較される。そして、同値と判断した場合は信号Ｓ１が出力される。例えば、観測アドレス指定レジスタ３１１に“ＦＦ”番地が記憶されている場合、アドレスバスＡＤＲＢ上のデータが“ＦＦ”番地になると、比較部３２から信号Ｓ１が出力される。
【００２６】
ロジック３３には、ライトイネーブル信号ＷＥとチップセレクト信号ＣＳが入力される。そして、双方の信号がアクティブである場合に信号Ｓ２が出力される。尚、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳに対してＡＳＩＣ２内でタイミング調整を行い、タイミング調整後の各信号をロジック３３に入力して信号Ｓ２を出力させるようにしてもよい。ロジック３４には、信号Ｓ１及びＳ２が入力される。そして、双方の信号がアクティブである場合に信号Ｓ３が出力される。
【００２７】
レジスタ部３５は、データバスＤＡＴＢ幅分のＦ／Ｆ等によって構成される。各Ｆ／Ｆの入力端子には、データバスＤＡＴＢの各データ線からデータが入力される。また各Ｆ／Ｆのクロック端子ＣＫには信号Ｓ３が入力される。そして、信号Ｓ３がアクティブになると、各Ｆ／ＦにはデータバスＤＡＴＢ上のデータが入力され、当該データが記憶される。例えば、データバスＤＡＴＢ上のデータが“ＦＦ”である場合、レジスタ部３５を構成する各Ｆ／Ｆには“１”が記憶される。
【００２８】
尚、信号Ｓ３をレジスタ部３５を構成する各Ｆ／Ｆのイネーブル信号とし、クロック端子ＣＫにＡＳＩＣ２の動作に用いるクロック信号が入力されるようにしてもよい。この場合、信号Ｓ３がアクティブになると、各Ｆ／Ｆにはクロック信号の立ち上がり又は立ち下がりエッジでデータバスＤＡＴＢ上のデータが入力され、記憶される。
【００２９】
出力ビット選択部３６には、観測ビット指定レジスタ３１２に記憶されている観測ビットデータと、レジスタ部３５から出力されるデータが入力される。そして、出力ビット選択部３６からは、レジスタ部３５から入力したデータの内、観測ビットデータに基づいて選択されたビットデータが信号Ｄｎとして出力端子ＴＥＳＴに出力される。
【００３０】
具体的に説明すると、例えば、観測ビット指定レジスタ３１２に“０”が記憶されている場合、出力ビット選択部３６からはレジスタ部３５から入力したデータの内、１ビット目（Ｄ０）のビットデータが信号Ｄｎとして出力される。
【００３１】
次に、回路動作について説明する。まず、ＣＰＵ１から通常動作前の初期設定として観測アドレスデータ及び観測ビットデータが出力される。観測アドレスデータは観測アドレス指定レジスタ３１１に記憶され、観測ビットデータは観測ビット指定レジスタ３１２にそれぞれ記憶される。
【００３２】
その後、ＣＰＵ１は通常動作を行う。ＣＰＵ１の通常動作中、比較部３２によって観測アドレス指定レジスタ３１１に記憶された観測アドレスデータとアドレスバスＡＤＲＢ上のデータの比較が行われる。データが一致すると、比較部３２より信号Ｓ１が出力される。そして、ライトイネーブル信号ＷＥ及びチップセレクト信号ＣＳがアクティブのとき、ロジック３３から信号Ｓ２が出力される。信号Ｓ１及びＳ２がアクティブになると、ロジック３４から信号Ｓ３が出力される。するとレジスタ部３５によってデータバスＤＡＴＢ上のデータがラッチされる。
【００３３】
そして出力ビット選択部３６により、観測ビット指定レジスタ３１２に記憶される観測ビットデータに基づいてレジスタ部３５から出力されるデータからビットデータが選択され、信号Ｄｎとして出力端子ＴＥＳＴに出力される。
【００３４】
以上のように、ＣＰＵ１が通常動作を開始する前に観測アドレスデータ及び観測ビットデータを設定することができる。従ってＣＰＵ１の通常動作を中断させることなく、アドレスバスＡＤＲＢ上のデータが設定したアドレスになったときのデータバスＤＡＴＢのデータを把握することができる。
【００３５】
即ち、通常動作と、デバッグ用プログラムの実行による動作の間にＡＳＩＣ等の動作タイミングのずれ等が発生することによる、不具合の見落とし、或いは余計な不具合の発生による検証時間の増大等による無駄な時間を削減することができる。
【００３６】
尚、本発明の半導体集積回路及び電子回路は、上述の内容に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００３７】
例えば、観測アドレス指定レジスタ３１１、観測ビット指定レジスタ３１２及びレジスタ部３５に記憶されているデータを把握するために、これらのデータを出力端子へ出力する為の出力部等を設置してもよい。これにより、観測アドレス指定レジスタ３１１及び観測ビット指定レジスタ３１２に記憶された観測アドレスデータ及び観測ビットデータを確認することができる。更に、レジスタ部３５に記憶されているデータを把握することができる。
【００３８】
次に、本発明の実施例を説明する。図３は、バウンダリスキャンテストに対応したＡＳＩＣ２００の回路構成を示すブロック図である。バウンダリスキャンテスト回路は、主にバウンダリスキャンレジスタ１０１、バイパスレジスタ１０２、インストラクションレジスタ１０３、オプションレジスタ１０４及びＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）コントローラ１０５から構成されており、入出力端子としてＴＤＩ端子（テストデータ入力端子）１０６、ＴＣＫ（テストクロック）端子１０７、ＴＭＳ（テストモードセレクタ）端子１０８、ＴＲＳＴ（テストリセット）端子１０９及びＴＤＯ（テストデータ）出力端子１１０を有している。
【００３９】
バウンダリスキャンレジスタ１０１は、内部回路と各入出力端子１１４の間に配置されたバウンダリスキャンレジスタセル（以下、「ＢＳＲ」と言う。）２０ａ、２０ｂ、・・・（以下、包括的に「ＢＳＲ２０」と言う。）を一連に接続したものであり、このＢＳＲ２０によって入出力端子１１４で発生する事象を観測或いは制御することが可能となる。つまり、ＢＳＲ２０が従来の信号検出用テストプローブと等価な働きをすることとなる。
【００４０】
バイパスレジスタ１０２は、ＴＤＩ端子１０６から入力される信号を最短経路でＴＤＯ端子１１０へバイパスさせるための経路を提供する。インストラクションレジスタ１０３は、命令ビットを読み込んでデコードし、その結果に応じてデバイスに各種機能を実行させる回路である。オプションレジスタ１０４は、デバイス及び製造メーカを識別する為の情報が設定されている回路である。ＴＡＰコントローラ１０５は、ＴＣＫ端子１０７及びＴＭＳ端子１０８から入力される信号に従って、バウンダリスキャンレジスタ１０１を制御する順序回路である。
【００４１】
そしてＡＳＩＣ２００は、更にアクセス解析制御部４０及びＣＰＵ−Ｉ／Ｆ回路４を備える。図４はバウンダリスキャンレジスタ１０１、アクセス解析制御部４０及びＣＰＵ−Ｉ／Ｆ回路４の構成を示したブロック図である。
【００４２】
アクセス解析制御部４０は、比較部３２、ロジック３３、３４、出力ビット選択部３６及びクロック選択部４５によって構成される。以下、同一の構成要素については同一の符号を付し、その説明を省略する。
【００４３】
クロック選択部４５には、ロジック３４から出力される信号Ｓ３と、ＴＡＰコントローラ１０５から出力される信号Ｓ４及びＳ５が入力される。そして、ＡＳＩＣ２００が通常動作中である場合、クロック選択部４５から信号Ｓ３に同期して信号Ａ及びＢが出力される。また、バウンダリスキャンテスト動作中である場合は、信号Ｓ４及びＳ５に同期して信号Ａ及びＢが出力される。
【００４４】
バウンダリスキャンレジスタ１０１を構成するＢＳＲ２０は、クロック選択部４５から入力される信号Ａに基づいて、データバスＤＡＴＢ上のデータをラッチする。そしてラッチしたデータは出力ビット選択部３６に出力される。即ち、ＢＳＲ２０は、図２において説明したアクセス制御部３の備えるレジスタ部３５と同様の機能を持つ回路として用いられる。
【００４５】
図５はＢＳＲ２０ａの回路構成を示した図である。ＢＳＲ２０ａは、マルチプレクサ２０１、２０４とラッチ回路２０２、２０３によって構成され、クロック選択部４５から出力される信号Ａ及びＢと、ＴＡＰコントローラ１０５から出力される信号Ｃ及びＤに従って動作する。
【００４６】
まず、ＡＳＩＣ２００が通常動作中の場合、クロック選択部４５から信号Ｓ３に同期して信号Ａ及びＢが出力される。信号Ａはラッチ回路２０２のクロック端子ＣＫ２に、信号Ｂはラッチ回路２０３のクロック端子ＣＫ３にそれぞれ入力される。またマルチプレクサ２０１及び２０４のＩ１端子はデータバスＤＡＴＢの１本のデータ線と接続されている。そしてＴＡＰコントローラ１０５から出力される信号Ｃ及びＤによって、マルチプレクサ２０１及び２０４はＩ１端子に入力される信号を出力するように設定される。
【００４７】
ラッチ回路２０２に信号Ａが入力されると、ラッチ回路２０２はマルチプレクサ２０１の出力するデータをラッチする。そして、ラッチされたデータは出力ビット選択部３６へ出力される。即ち、出力ビット選択部３６には、データバスＤＡＴＢ上のデータをラッチした全てのＢＳＲから出力されたデータが入力される。そして出力ビット選択部３６からは、入力されたデータの内、観測ビット指定レジスタ３１２に記憶される観測ビットデータに基づいて選択されたデータが信号Ｄｎとして出力端子に出力される。
【００４８】
一方、バウンダリスキャンテスト動作中の場合、クロック選択部４５からはＴＡＰコントローラ１０５から出力される信号Ｓ４及びＳ５に基づいて信号Ａ及びＢが出力される。そしてＢＳＲ２０は本来のバウンダリスキャンレジスタとして動作を行う。即ち、信号Ｃに基づいて、マルチプレクサ２０１からは前段のＢＳＲのラッチ回路からシフト出力されたデータ（Ｉ２端子に入力されるデータ）が出力される。そしてラッチ回路２０２は、信号Ａに同期してマルチプレクサ２０１から出力されるデータをラッチする。ラッチされたデータはラッチ回路２０３へ出力されると共に、後段のＢＳＲへシフト出力される。このようにＢＳＲ２０のラッチ回路によるシフト操作によって、ＴＤＩ端子１０６から入力される回路テスト用のシリアル信号が各ＢＳＲ２０へ送信されていく。そして、信号Ｂに基づいてラッチ回路２０３はラッチ回路２０２から出力されたデータをラッチする。ラッチされたデータは、マルチプレクサ２０４に出力される。マルチプレクサ２０４からは、信号Ｄに従ってＩ２端子に入力されるデータが内部回路に出力される。こうして内部回路は回路テスト用のデータを入力して動作を開始する。
【００４９】
以上のように、バウンダリスキャンテスト回路を備えるＡＳＩＣ２００の場合、バウンダリスキャンレジスタ１０１を用いてデータバスＤＡＴＢ上のデータを取り込み、所望のビットデータを出力端子から出力させることができる。これにより、新たにレジスタ部を設置する必要がなく、回路面積を削減できる。
【００５０】
〔第２の実施の形態〕
図６〜８を参照して、第２の実施の形態を説明する。第１の実施の形態では、観測ビット指定レジスタ３１２に記憶される観測ビットデータに従って、データバスＤＡＴＢ上のビットデータを出力端子ＴＥＳＴに出力したが、本実施の形態では、レジスタ部３５の出力するデータを他のレジスタ部にラッチさせ、２つのレジスタ部から出力されるデータが同値か否かを判定し、その判定結果を出力するＡＳＩＣについて説明する。
【００５１】
尚、第２の実施の形態における電子回路の構成は、第１の実施の形態における図１の電子回路のＡＳＩＣ２を構成するアクセス解析部３を、図６に示したアクセス解析部５に置き換えた構成と同様である。従って、以下、同一の構成要素には同一の符号を付してその説明を省略する。
【００５２】
レジスタ部３７は、レジスタ部３５と同様の構成であり、各Ｆ／Ｆの入力端子にはレジスタ部３５の各Ｆ／Ｆから出力されるデータが入力される。具体的には、信号Ｓ３がアクティブになると、レジスタ部３７の各Ｆ／Ｆにはレジスタ部３５から出力されるデータが入力され、記憶される。従って、レジスタ部３５とレジスタ部３７は、シフトレジスタとなっている。
【００５３】
変化検出部３８には、レジスタ部３５及びレジスタ部３７から出力されるデータが入力される。そしてそれぞれのデータは比較され、同値であるか否かの判定結果が信号Ｓ６として出力される。
【００５４】
具体的には、例えば、レジスタ部３５とレジスタ部３７のそれぞれのビットデータを２入力Ｅｘｃｌｕｓｉｖｅ−ＯＲに入力して全ての２入力Ｅｘｃｌｕｓｉｖｅ−ＯＲの出力信号をＯＲ回路に入力し、ＯＲ回路の出力を信号Ｓ６とする。この場合、レジスタ部３５及びレジスタ部３７から出力されるデータが同値であれば信号Ｓ６は“０”となり、異値であれば信号Ｓ６は“１”となる。
【００５５】
選択部３９には、信号Ｄｎ及び信号Ｓ６が入力され、観測ビットデータに基づいて、何れか一方が選択される。そして選択された信号が出力端子ＴＥＳＴに出力される。具体的には、例えば、観測ビット指定レジスタ３１２に記憶されているデータが“０”〜“７”の場合、選択部３９によって信号Ｄｎが選択され出力される。一方、観測ビットデータが“０”〜“７”以外の場合、選択部３９によって信号Ｓ６が選択され出力される。
【００５６】
次に、回路動作について説明する。まずＣＰＵ１からは、通常動作前の初期設定として観測アドレスデータ及び観測ビットデータが出力される。そして観測アドレス指定レジスタ３１１には観測アドレスデータが、観測ビット指定レジスタ３１２には観測ビットデータがそれぞれ記憶される。
【００５７】
その後、ＣＰＵ１は通常動作を行う。ＣＰＵ１の通常動作中、比較部３２によって観測アドレス指定レジスタ３１１に記憶された観測アドレスデータとアドレスバスＡＤＲＢ上のデータが比較される。そして、データが一致すると信号Ｓ１が出力される。ロジック３３からはライトイネーブル信号ＷＥ及びチップセレクト信号ＣＳがアクティブのとき、信号Ｓ２が出力される。信号Ｓ１及びＳ２がアクティブになると、ロジック３４からは信号Ｓ３が出力される。するとレジスタ部３５はデータバスＤＡＴＢ上のデータをラッチする。そして、レジスタ部３５からは記憶されていたデータが出力される。同時にレジスタ部３７はレジスタ部３５によって出力されたデータをラッチする。
【００５８】
そして出力ビット選択部３６から、レジスタ部３５より出力されるデータの内、観測ビット指定レジスタ３１２に記憶される観測ビットデータに基づいて選択されたビットデータが信号Ｄｎとして出力される。一方、変化検出部３８によってレジスタ部３５に記憶されているデータと、レジスタ部３７に記憶されているデータとが比較され、比較結果として信号Ｓ６が出力される。そして、選択部３９によって観測ビット指定レジスタ３１２に記憶された観測ビットデータに基づいて、信号Ｓ６或いは信号Ｄｎの何れか一方が選択され、出力端子ＴＥＳＴに出力される。
【００５９】
以上のように、ＣＰＵ１の通常動作が始まる前の初期設定として観測アドレスデータ及び観測ビットデータを設定することができる。これにより、ＣＰＵ１の通常動作を中断させることなく、アドレスバスＡＤＲＢのデータが設定したアドレスになったときのデータバスＤＡＴＢのデータを把握することができる。
【００６０】
従って、通常動作と、デバッグ用プログラムの実行による動作の間にＡＳＩＣ等の動作タイミングのずれ等が発生することによる、不具合の見落とし、或いは余計な不具合の発生による検証時間の増大等による無駄な時間を削減することができる。
【００６１】
次に、本発明の実施例としてＡＳＩＣが内蔵するバウンダリスキャンテスト回路を用いた場合を説明する。尚、ここで説明するＡＳＩＣの内部構成は、図３のＡＳＩＣ２００を構成するアクセス解析制御部４０を、図７に示したアクセス解析制御部５０に置き換えた構成と同様である。
【００６２】
アクセス解析制御部５０は、比較部３２、ロジック３３、３４、出力ビット選択部３６、クロック選択部４５、変化検出部３８及び選択部３９によって構成される。図７において、バウンダリスキャンレジスタ１０１を構成するＢＳＲ２０は、クロック選択部４５から入力される信号Ａ及びＢに基づいて、データバスＤＡＴＢ上のデータをラッチする。そしてラッチされたデータは出力ビット選択部３６及び変化検出部３８に出力される。即ち、ＢＳＲ２０は、上述したアクセス制御部５が備えるレジスタ部３５及び３７と同様の機能を持つ回路として用いられる。
【００６３】
図８は、ＢＳＲ２０ａの回路構成を示した図である。図８において、ＡＳＩＣ２００が通常動作中である場合、クロック選択部４５からは信号Ｓ３に同期して信号Ａ及びＢが出力される。信号Ａはラッチ回路２０２のクロック端子ＣＫ２に、信号Ｂはラッチ回路２０３のクロック端子ＣＫ３にそれぞれ入力される。またＴＡＰコントローラ１０５から出力される信号Ｃ及びＤによって、マルチプレクサ２０１及び２０４はＩ１端子に入力される信号を出力するように設定される。マルチプレクサ２０１及び２０４のＩ１端子に入力される信号は、データバスＤＡＴＢ上のビットデータである。
【００６４】
ラッチ回路２０２は信号Ａに従ってマルチプレクサ２０１の出力するデータをラッチする。そして、ラッチ回路２０２によって記憶されていたデータはラッチ回路２０３、出力ビット選択部３６及び変化検出部３８に出力される。出力ビット選択部３６及び変化検出部３８には、データバスＤＡＴＢ上のデータをラッチした全てのＢＳＲ（ＢＳＲ２０ａ、２０ｂ、・・・）から出力されたデータが入力される。
【００６５】
ラッチ回路２０３は信号Ｂに従ってラッチ回路２０２の出力するデータをラッチする。そして、ラッチ回路２０３によって記憶されていたデータが変化検出部３８に出力される。出力ビット選択部３６及び変化検出部３８には、データバスＤＡＴＢ上のデータをラッチした全てのＢＳＲから出力されたデータが入力される。
【００６６】
そして変化検出部３８によって、ＢＳＲを構成する初段のラッチ回路（各ＢＳＲのラッチ回路２０２；第１ラッチ回路群）から入力されたデータと、後段のラッチ回路（各ＢＳＲのラッチ回路２０３；第２ラッチ回路群）から入力されたデータとが比較される。そして、変化検出部３８から比較結果として信号Ｓ６が選択部３９へ出力される。一方、出力ビット選択部３６からは、ＢＳＲ２０より出力されたデータの内、観測ビット指定レジスタ３１２に記憶される観測ビットデータに基づいて選択されたビットデータが信号Ｄｎとして選択部３９に出力される。そして、選択部３９によって観測ビット指定レジスタ３１２に記憶された観測ビットデータに基づいて、信号Ｓ６或いは信号Ｄｎの何れか一方が選択され、出力端子に出力される。
【００６７】
以上のように、バウンダリスキャンテスト回路を備えるＡＳＩＣ２００の場合、バウンダリスキャンレジスタ１０１を用いてデータバスＤＡＴＢ上のデータを取り込み、所望のビットデータを出力端子から出力させることができ、新たにレジスタ部を設置する必要がなく、回路面積を削減できる。
【００６８】
【発明の効果】
請求項１に記載の発明によれば、アドレスバス上のアドレスデータが所定のアドレスデータとなった時のデータバス上のビットデータを出力させることができる。従って、簡単にデータバス上のビットデータを把握することができる。更に、初期設定として観測アドレスデータ及び観測ビットデータを設定すれば、通常動作を上記設定の為に中断させることなくデータバス上のビットデータを把握することができる。
【００６９】
請求項２に記載の発明によれば、例えばアドレスバス上のデータが所望のアドレスとなった時のデータバス上のデータを随時第１レジスタ部に記憶していくと、第１レジスタ部に記憶されたデータが随時第２レジスタ部に記憶されていくこととなる。そして、各レジスタ部の記憶するデータを比較することができる。即ち、例えば、所定のアドレスに対して読み書きされるデータが時間間隔を置いて変化しているか否かを簡単に把握することができる。
【００７０】
請求項３に記載の発明によれば、例えばアドレスバス上のデータが所望のアドレスとなった時のデータバス上のデータを随時第１ラッチ回路群に記憶していくと、第１ラッチ回路群に記憶されたデータが随時第２ラッチ回路群に記憶されていくこととなる。そして、各レジスタ部の記憶するデータを比較することができる。即ち、例えば、所定のアドレスに対して読み書きされるデータが時間間隔を置いて変化しているか否かを簡単に把握することができる。更に、半導体集積回路に既存のバウンダリスキャンテスト回路を用いてデータの把握を行うことができるため、回路面積を削減できる。
【００７１】
請求項４に記載の発明によれば、観測ビット指定レジスタに記憶するデータを変化させることにより、観測者は状況に応じてビットデータ或いは検出信号の何れかを選択して出力させることができる。
【００７２】
請求項５に記載の発明によれば、外部出力部より観測アドレス指定レジスタ及び観測ビット指定レジスタに記憶されたデータを出力できるため、正確に観測アドレスデータ及び観測ビットデータが設定されたか否かを確認することができる。
【００７３】
請求項６記載の発明によれば、プロセッサの初期設定の段階で観測アドレスデータ及び観測ビットデータを請求項１〜５の何れか一項に記載の半導体集積回路に出力し、その後通常動作を実行することができる。従って、観測アドレスデータ及び観測ビットデータの設定のためのデバッグ用プログラム等を実行する必要がなく、プロセッサに通常動作をさせながら電子回路の動作検証を行うことができる。
【図面の簡単な説明】
【図１】ＣＰＵがアドレスバス及びデータバスを介してＡＳＩＣを制御する為の電子回路の構成を示すブロック図。
【図２】第１の実施の形態におけるアクセス解析部及びＣＰＵ−Ｉ／Ｆ回路の内部構成を示したブロック図。
【図３】バウンダリスキャンテストに対応したＡＳＩＣの回路構成を示すブロック図。
【図４】第１の実施の形態におけるバウンダリスキャンレジスタ、アクセス解析制御部及びＣＰＵ−Ｉ／Ｆ回路の構成を示したブロック図。
【図５】第１の実施の形態におけるアクセス解析制御部の回路構成を示した図。
【図６】第２の実施の形態におけるアクセス解析部及びＣＰＵ−Ｉ／Ｆ回路の内部構成を示したブロック図。
【図７】第２の実施の形態におけるバウンダリスキャンレジスタ、アクセス解析制御部及びＣＰＵ−Ｉ／Ｆ回路の構成を示したブロック図。
【図８】第２の実施の形態におけるアクセス解析制御部の回路構成を示した図。
【符号の説明】
１    ＣＰＵ
２、２００    ＡＳＩＣ
３    アクセス解析部
３２    比較部
３３、３４    ロジック
３６    出力ビット選択部
３５、３７    レジスタ部
３８    変化検出部
３９    選択部
４    ＣＰＵ−Ｉ／Ｆ回路
３１１    観測アドレス指定レジスタ
３１２    観測ビット指定レジスタ
１０１    バウンダリスキャンレジスタ
２０ａ、２０ｂ    バウンダリスキャンレジスタセル
４０、５０    アクセス解析制御部
４５    クロック選択部
【図１】
2004184362.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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