(57)【要約】      （修正有）【課題】製造コストを上昇させることなく、高誘電体材料を用いたキャパシタ面積の縮小と低リーク電流の両方を実現することができ、高周波回路等に用いるのに適したＭＩＭキャパシタ構造を実現し得る半導体装置及びその製造方法を提供する。【解決手段】低リーク電流が必要なキャパシタには、リーク電流を抑えることができるキャパシタ絶縁膜層１４を挿入することにより、低リーク電流のＭＩＭキャパシタ部Ａを実現し、キャパシタ面積の縮小が必要なキャパシタには、高誘電体膜１６をキャパシタ絶縁膜に用いることにより、キャパシタ面積の小さなＭＩＭキャパシタ部Ｂを実現する。これらの二つの特性を持つキャパシタを同じ上下電極１３，１７を用いて同時に形成することにより、プロセスコストの上昇を低減する。【選択図】    図１
2004152796.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、キャパシタ絶縁膜を上下の電極層で挟んだ複数のキャパシタが形成された半導体装置であって、
前記キャパシタのうち一部は、前記電極層が互いに同一構成であり、且つ単位面積当たりのキャパシタ容量が異なることを特徴とする半導体装置。
【請求項２】
基板上に配置され、第１のキャパシタ絶縁膜を第１の上下電極層で挟んで形成された第１のキャパシタと、
前記基板上に配置され、第２のキャパシタ絶縁膜を第２の上下電極層で挟んで形成され、第２の上下電極層が第１の上下電極層と同じ構成であり、単位面積当たりのキャパシタ容量が第１のキャパシタとは異なる第２のキャパシタと、
を具備してなることを特徴とする半導体装置。
【請求項３】
前記基板は、半導体基板上に層間絶縁膜が形成されたものであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記キャパシタは、単位面積当たりのキャパシタ容量が異なる２種のグループに分けられ、
第１グループのキャパシタ絶縁膜は第１の誘電体層で形成され、第２グループのキャパシタ絶縁膜は第１の誘電体層とは誘電率が異なる第２の誘電体層で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記キャパシタは、単位面積当たりのキャパシタ容量が異なる２種のグループに分けられ、
第１グループのキャパシタ絶縁膜は第１の誘電体層で形成され、第２グループのキャパシタ絶縁膜は第１の誘電体層と該層とは誘電率が異なる第２の誘電体層との積層構造で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記キャパシタは、単位面積当たりのキャパシタ容量が異なる３種のグループに分けられ、
第１グループのキャパシタ絶縁膜は第１の誘電体層で形成され、第２グループのキャパシタ絶縁膜は第１の誘電体層とは誘電率が異なる第２の誘電体層で形成され、第３グループのキャパシタ絶縁膜は第１の誘電体層と第２の誘電体層との積層構造で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記キャパシタは、単位面積当たりのキャパシタ容量が異なる２種のグループに分けられ、
第１グループのキャパシタ絶縁膜は第１の誘電体層と該誘電体層とは誘電率が異なる第２の誘電体層との積層構造で形成され、第２グループのキャパシタ絶縁膜は第１の誘電体層と該層及び第２の誘電体層とは誘電率が異なる第３の誘電体層との積層構造で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記キャパシタは、単位面積当たりのキャパシタ容量が異なる２種のグループに分けられ、
第１グループのキャパシタ絶縁膜は第１の誘電体層で該層とは誘電率が異なる第２の誘電体層を挟んで形成され、第２グループのキャパシタ絶縁膜は第１及び第２の誘電体層とは誘電率が異なる第３の誘電体層を第１の誘電体層で挟んで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記誘電率の異なる絶縁膜はリーク電流特性が異なっていることを特徴とする請求項４〜８の何れかに記載の半導体装置。
【請求項１０】
第１の誘電体層はシリコン窒化膜であり、第２の誘電体層はタンタル酸化膜であることを特徴とする請求項４〜６の何れかに記載の半導体装置。
【請求項１１】
第１の誘電体層は酸化アルミニウム膜であり、第２の誘電体層はシリコン窒化膜であり、第３の誘電体層はタンタル酸化膜であることを特徴とする請求項７又は８記載の半導体装置。
【請求項１２】
前記電極層は、ＴｉＮであることを特徴とする請求項１又は２記載の半導体装置。
【請求項１３】
前記電極層は、Ｐｔ膜，Ｒｕ膜，又はＩｒ膜を含む膜であることを特徴とする請求項１又は２記載の半導体装置。
【請求項１４】
第１のキャパシタ絶縁膜はシリコン窒化膜で形成され、第２のキャパシタ絶縁膜はタンタル酸化膜で形成されていることを特徴とする請求項２記載の半導体装置。
【請求項１５】
第１のキャパシタ絶縁膜はシリコン窒化膜とタンタル酸化膜の積層膜で形成され、第２のキャパシタ絶縁膜はタンタル酸化膜で形成されていることを特徴とする請求項２記載の半導体装置。
【請求項１６】
第１のキャパシタ絶縁膜はシリコン窒化膜とタンタル酸化膜の積層膜で形成され、第２のキャパシタ絶縁膜はシリコン窒化膜で形成されていることを特徴とする請求項２記載の半導体装置。
【請求項１７】
第１のキャパシタ絶縁膜は酸化アルミニウム膜とシリコン窒化膜の積層膜で形成され、第２のキャパシタ絶縁膜は酸化アルミニウム膜とタンタル酸化膜の積層膜で形成されていることを特徴とする請求項２記載の半導体装置。
【請求項１８】
第１のキャパシタ絶縁膜は酸化アルミニウム膜とシリコン窒化膜と酸化アルミニウムの積層膜で形成され、第２のキャパシタ絶縁膜は酸化アルミニウム膜とタンタル酸化膜と酸化アルミニウムの積層膜で形成されていることを特徴とする請求項２記載の半導体装置。
【請求項１９】
第１のキャパシタ絶縁膜は酸化アルミニウム膜の積層膜で形成され、第２のキャパシタ絶縁膜は酸化アルミニウム膜とタンタル酸化膜の積層膜で形成されていることを特徴とする請求項２記載の半導体装置。
【請求項２０】
前記基板上に配置され、第３のキャパシタ絶縁膜を第３の上下電極層で挟んで形成され、第３の上下電極層が第１及び第２の上下電極層と同じ構成であり、単位面積当たりのキャパシタ容量が第１及び第２のキャパシタとは異なる第３のキャパシタを更に有し、
第１のキャパシタ絶縁膜はシリコン窒化膜で形成され、第２のキャパシタ絶縁膜はタンタル酸化膜で形成され、第３のキャパシタ絶縁膜はシリコン窒化膜とタンタル酸化膜の積層膜で形成されていることを特徴とする請求項２記載の半導体装置。
【請求項２１】
半導体基板上に下部電極となる下層導電体膜を形成する工程と、
前記下層導電体膜上に単層又は多層の誘電体層からなるキャパシタ絶縁膜を形成し、且つ部分的に材料又は層構造が異なるようにキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に上部電極となる上層導電体膜を形成する工程と、
前記上層導電体膜から前記下層導電体膜までを下部電極パターンにエッチングして下部電極を形成する工程と、
前記上層導電体膜を上部電極パターンにエッチングして上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２２】
半導体基板上に下部電極となる下層導電体膜を形成する工程と、
前記下層導電体膜上に単層又は多層の誘電体層からなるキャパシタ絶縁膜を形成し、且つ部分的に材料又は層構造が異なるようにキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に上部電極となる上層導電体膜を形成する工程と、
前記上層導電体膜を上部電極パターンにエッチングして上部電極を形成する工程と、
前記キャパシタ絶縁膜からから前記下層導電体膜までを下部電極パターンにエッチングして下部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ容量の異なる複数のキャパシタを有する半導体装置に係わり、特にＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の高周波用キャパシタの改良をはかった半導体装置に関する。
【０００２】
【従来の技術】
高周波（ＲＦ）用ＭＩＭキャパシタは、アナログ回路をデジタルＣＭＯＳ回路と同一チップ上に混載する上で重要な部品である。近年、ＭＩＭキャパシタの占有面積を縮小するために、Ｔａ２  Ｏ５  膜などの高誘電体膜をキャパシタ絶縁膜として用いることが提案されている（例えば特許文献１参照）。
【０００３】
図１３は、従来のＭＩＭキャパシタにＴａ２  Ｏ５  膜を用いた場合のキャパシタ構造の例を示す断面図である。下地基板１００上に下地配線１１２が形成され、その上に層間絶縁膜としてＳｉＯ２  膜１１１が形成されている。ＳｉＯ２  膜１１１上にＴｉＮ膜／Ｔｉ膜からなる下地配線１１３が形成され、その上にキャパシタ絶縁膜１１４として厚さ５０ｎｍ程度のＴａ２  Ｏ５  膜がＣＶＤ法又はスパッタ法で形成されている。
【０００４】
キャパシタ絶縁膜１１４上にはＴｉＮ膜からなる上部電極１１７が形成され、その上に電極加工の際のマスクとなるＳｉＮ膜１１８が形成されている。キャパシタ全体はプラズマＣＶＤによるＳｉＯ２  膜１２４により埋め込まれ、ＳｉＯ２  膜１２４には上下電極との接続のためのコンタクトが設けられている。そして、コンタクト内にメタルプラグ１２５が埋め込まれ、メタルプラグ１２５はＳｉＯ２  膜１２４上に形成された上層配線１２６に接続されている。
【０００５】
しかし、Ｔａ２  Ｏ５  膜などを用いた高誘電体ＭＩＭキャパシタは、小さな面積で従来と同じ容量を得ることができる反面、一般的にＴａ２  Ｏ５  膜形成時の下部電極表面の酸化や下部電極材との反応、上部電極形成時のプラズマ雰囲気による酸素欠損の発生などにより、Ｔａ２  Ｏ５  膜を流れるリーク電流の制御が困難である。このため、リーク電流が増える問題がある。
【０００６】
半導体装置に用いられるキャパシタとしては、大容量を必要とするものもあるが、大容量以上にリーク電流が小さいことが要望されるものもある。従って、キャパシタ絶縁膜にＴａ２  Ｏ５  を用いた場合、キャパシタとして必要とされるリーク電流を満足することができない場合が生じる。また、高誘電体材料を用いたキャパシタとリーク電流の小さなキャパシタとを別々に製造すれば上記の問題は解決されるが、この場合は製造コストが著しく上昇してしまう。
【０００７】
【特許文献１】
特開２００１−１７７０５７号公報
【０００８】
【発明が解決しようとする課題】
このように従来、キャパシタ面積の縮小のために高誘電率のキャパシタ絶縁膜を用いることが検討されているが、この種の絶縁膜ではリーク電流が増大してしまい、低リーク電流を要求されるキャパシタには適用できない。また、高誘電体材料を用いたキャパシタとリーク電流の小さなキャパシタとを別々に製造すると製造コストの著しい上昇を招くことになる。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、製造コストを上昇させることなく、高誘電体材料を用いたキャパシタ面積の縮小と低リーク電流の両方を実現することができ、高周波回路等に用いるのに適したＭＩＭキャパシタ構造を実現し得る半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち本発明は、半導体基板上に、キャパシタ絶縁膜を上下の電極層で挟んだ複数のキャパシタを形成した半導体装置であって、前記キャパシタのうち一部は、前記電極層が同一構成であり、且つ単位面積当たりのキャパシタ容量が異なることを特徴とする。
【００１２】
また本発明は、複数のキャパシタを有する半導体装置において、基板上に配置され、第１のキャパシタ絶縁膜を第１の上下電極層で挟んで形成された第１のキャパシタと、前記基板上に配置され、第２のキャパシタ絶縁膜を第２の上下電極層で挟んで形成され、第２の上下電極層が第１の上下電極層と同じ構成であり、単位面積当たりのキャパシタ容量が第１のキャパシタとは異なる第２のキャパシタと、を具備してなることを特徴とする。
【００１３】
また本発明は、複数のキャパシタを有する半導体装置の製造方法において、半導体基板上に下部電極となる下層導電体膜を形成する工程と、前記下層導電体膜上に単層又は多層の誘電体層からなるキャパシタ絶縁膜を形成し、且つ部分的に材料又は層構造が異なるようにキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に上部電極となる上層導電体膜を形成する工程と、前記上層導電体膜から前記下層導電体膜までを下部電極パターンにエッチングして下部電極を形成する工程と、前記上層導電体膜を上部電極パターンにエッチングして上部電極を形成する工程と、を含むことを特徴とする。
【００１４】
また本発明は、複数のキャパシタを有する半導体装置の製造方法において、半導体基板上に下部電極となる下層導電体膜を形成する工程と、前記下層導電体膜上に単層又は多層の誘電体層からなるキャパシタ絶縁膜を形成し、且つ部分的に材料又は層構造が異なるようにキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜上に上部電極となる上層導電体膜を形成する工程と、前記上層導電体膜を上部電極パターンにエッチングして上部電極を形成する工程と、前記キャパシタ絶縁膜からから前記下層導電体膜までを下部電極パターンにエッチングして下部電極を形成する工程と、を含むことを特徴とする。
【００１５】
（作用）
本発明によれば、同一基板上に形成される複数のキャパシタにおいて、キャパシタ絶縁膜の構造又は材料を変えることにより、単位面積当たりのキャパシタ容量の異なるキャパシタを実現することができる。このため、大容量が要求されるキャパシタと低リーク電流が要求されるキャパシタにおいて、それぞれに適したキャパシタ構造を採用することができ、これにより高誘電体材料を用いたキャパシタ面積の縮小と低リーク電流の両方を実現することができる。また、上下電極層を同じ構成とすることにより、製造プロセスの増大を最小限に抑えることができる。
【００１６】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＩＭ型キャパシタの概略構成を説明するためのもので、（ａ）はＭＩＭ型キャパシタ部の平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。但し、キャパシタ部以下の多層配線層は図面では省略されている。また、図では２つのキャパシタを示しているが、実際には同一基板上に多数のキャパシタが形成されている。
【００１８】
図中１０は多層配線が形成された基板であり、この基板１０上には配線１２が形成されると共に、プラズマＣＶＤによるＳｉＯ２  膜（以下、Ｐ−ＳｉＯ２  膜と記す）１１が堆積されている。Ｐ−ＳｉＯ２  膜１１上には、ＴｉＮ／Ｔｉの下部電極１３とＴｉＮの上部電極１７でキャパシタ絶縁膜を挟んだ複数のキャパシタが形成されている。キャパシタ部Ａ（第１グループ）のキャパシタ絶縁膜は、第１の誘電体層としてのＳｉＮ膜１４と第２の誘電体層としてのＴａ２Ｏ５  膜１６との積層構造からなり、キャパシタ部Ｂ（第２グループ）のキャパシタ絶縁膜はＴａ２Ｏ５  膜１６である。
【００１９】
キャパシタを覆うようにＰ−ＳｉＯ２  膜１１上にはＰ−ＳｉＯ２  膜２４が形成されている。このＰ−ＳｉＯ２  膜２４には電極とのコンタクトを取るためのコンタクトホールが設けられ、各々のコンタクトホールにメタルプラグ２５が埋め込み形成されている。そして、Ｐ−ＳｉＯ２  膜２４上にＴｉＮ／Ｔｉ／Ａｌ等の配線２６が形成されている。
【００２０】
本実施形態のＭＩＭ型キャパシタは、電極材料とキャパシタ誘電体膜の膜構成を除いて、基本的には図１３の従来のＭＩＭ型キャパシタと同じ構造である。本実施形態が従来のＭＩＭ型キャパシタと異なる点は、以下の通りである。
【００２１】
まず、低リーク電流が必要なキャパシタには、リーク電流を抑えることができるようなキャパシタ絶縁膜を下部電極界面に形成するような構造を選択する。このような構造であれば、低リーク電流のＭＩＭキャパシタ（キャパシタ部Ａ）を実現できる。また、キャパシタ面積を縮小する必要があるＭＩＭ型キャパシタには、キャパシタ絶縁膜として従来のキャパシタ絶縁膜よりも誘電率の大きな材料、例えばＴａ２  Ｏ５  膜などを用いる。このような構造であれば、キャパシタ面積の小さなＭＩＭキャパシタ（キャパシタ部Ｂ）を実現できる。そして、これらの二つの特性を持つキャパシタを、同じ構成の上下電極を用いて同時に形成することにより、プロセスコストの上昇を抑えることができる。
【００２２】
次に、このようなＭＩＭ型キャパシタ部ＡとＢを同時に形成する製造方法について説明する。図２は、図１（ｂ）に対応した製造工程断面図である。ここでは代表として、キャパシタ部Ａとキャパシタ部Ｂの２つの領域のＭＩＭ型キャパシタを用いた場合について説明するが、この他に面積や個数の異なったキャパシタの場合、形成する層間膜の種類等が異なった場合も同様である。
【００２３】
まず、図２（ａ）に示すように、多層配線等が形成された下部の基板１０の上に、例えばプラズマＣＶＤ法を用いてＳｉＯ２  膜１１を堆積し、ＣＭＰ法で平坦化する。次いで、キャパシタの下部電極１３となるＴｉ膜１３ａとＴｉＮ膜１３ｂを、例えばスパッタ法等を用いて形成する。ここで、Ｔｉ膜１３ａの厚さは例えば４０ｎｍ、ＴｉＮ膜１３ｂの厚さは例えば６０ｎｍとする。
【００２４】
なお、他の成膜方法、例えばＣＶＤ法や塗布法などを用いても良いが、下部に既に配線層が形成されているので、成膜温度に制約があり、４００℃以下の温度で成膜できる方法の方が望ましい。また、ＴｉＮ膜１３ｂはキャパシタ絶縁膜と界面を形成するため、表面にＴｉ粒子が残留していることはＴｉＯｘ  が容易に形成されるために望ましくなく、ＴｉＮ膜表面処理、例えばＮＨ３  （アンモニア）雰囲気等による低温プラズマ窒化やＨ２  ／Ｎ２  雰囲気による４００℃程度のアニール処理を行っても良い。この他の今までに提案されている各種表面処理を行うことが可能である。
【００２５】
次いで、全面に第１層キャパシタ絶縁膜として、プラズマ雰囲気で窒化膜を形成する。具体的には、Ｐ−ＳｉＮ膜１４を３０ｎｍ程度の膜厚に形成する。Ｐ−ＳｉＮ膜１４の形成温度は３５０℃から３７０℃程度を使うことができる。次いで、通常のリソグラフィ工程を用いてレジストマスク１５を形成し、キャパシタ部Ａをレジストでカバーして、キャパシタ部Ｂ領域を露出させる。次いで、通常のウェットエッチング法、又はドライエッチング法を用いてキャパシタＢ領域のＰ−ＳｉＮ膜１４を選択的に除去する。ここではＳｉＮ膜１４の形成にプラズマＣＶＤ法を用いたが、スパッタ法でＳｉＮ膜を形成しても良い。
【００２６】
次に、図２（ｂ）に示すように、レジストマスク１５を剥離した後に、全面に第２層キャパシタ絶縁膜として、例えばＴａ２Ｏ５  膜１６を４０ｎｍ程度の膜厚に形成する。このＴａ２Ｏ５  膜１６の形成にはスパッタ法，ＣＶＤ法，塗布法（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）などを使うことができる。また、よく知られているように、Ｔａ２Ｏ５  膜を形成した後に酸素オゾン（Ｏ３  ）雰囲気で３７０℃程度の熱処理を施し、Ｔａ２Ｏ５  膜１６の膜中不純物（炭素など）の低減などを行っても良い。さらに、複数回に分けてＴａ２Ｏ５  膜１６を形成しても良い。
【００２７】
次に、図２（ｃ）に示すように、全面に上部電極層となるＴｉＮ膜１７を、例えばスパッタ法で５０ｎｍ程度の膜厚に堆積する。この後、３５０℃から４００℃程度の温度で窒素雰囲気、又はＨ２／Ｎ２  雰囲気で熱処理を行って電極成膜時のキャパシタ絶縁膜へのプロセスダメージを回復させても良い。次いで、パターニングのためにＰ−ＳｉＮ膜又はスパッタＳｉＮ膜１８を、例えば５０ｎｍ程度の膜厚に堆積する。続いて、通常のリソグラフィ工程を用いてレジストマスク２１を形成し、ＲＩＥ法などのドライエッチング法を用いてＳｉＮ膜１８を選択エッチングする。次いで、レジスト膜２１を除去したのち、ＳｉＮ膜１８をマスクにしてＴｉＮ膜１７，Ｔａ２Ｏ５  膜１６，ＳｉＮ膜１４，下部電極のＴｉＮ膜１３ｂ，Ｔｉ膜１３ａと次々にエッチングガス、雰囲気等を変更しながら順次パターニングを行う。
【００２８】
次に、図２（ｄ）に示すように、上部電極の加工のために、通常のリソグラフィ工程を用いてレジストマスク２２を形成し、ＲＩＥ法などのドライエッチング法を用いてＳｉＮ膜１８を選択エッチングする。次いで、レジストマスク２２を除去したのち、ＳｉＮ膜１８をマスクにして上部電極となるＴｉＮ膜１７をエッチングする。この時、ＴｉＮ膜１７のエッチングはキャパシタ絶縁膜であるＴａ２Ｏ５  膜１６でストップするようにする。即ち、少しキャパシタ絶縁膜をエッチングするような形状にする。
【００２９】
次に、図２（ｅ）に示すように、例えばプラズマＳｉＯ２  膜や塗布膜等を層間絶縁膜２４として全面に堆積した後、必要であればＣＭＰ法等を用いて平坦化処理を行う。その後、通常のリソグラフィ工程とドライエッチング法を用いて上下電極層、又は下部の配線のための電極層に電気的に接続するためのコンタクト孔を形成し、メタルプラグ２５を埋め込み形成する。
【００３０】
この後は、前記図１に示すように、上下電極層に必要な配線層２６を形成する。ここでは、配線層２６にはＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造を使用しているが、これによらずＣｕ等を用いた配線層でも良い。この後、図示していないが、パッシベーションのためにＰ−ＳｉＯ２  とＰ−ＳｉＮ層を堆積し、所望の領域にパッド孔を開口することにより、ＭＩＭ型キャパシタを配線層の上部に持つ半導体装置が完成する。
【００３１】
このようなＭＩＭ型キャパシタ構成（Ｔａ２Ｏ５  膜：４０ｎｍ、ＳｉＮ膜：３０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ：ｆＦ／μｍ２）は、
キャパシタＡ部（ＴｉＮ／Ｔａ２Ｏ５／ＳｉＮ／ＴｉＮ）：１．５８ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／Ｔａ２Ｏ５／ＴｉＮ）    ：５．５３ｆＦ／μｍ２
を実現できる。
【００３２】
ここでは、ＳｉＮ膜と異なる高誘電体膜（ｈｉｇｈ−Ｋ）としてＴａ２Ｏ５  膜の例を示したが、この他の膜、例えば（Ｂａ，Ｓｒ）ＴｉＯ３  膜やＳｒＴｉＯ３  膜などのｈｉｇｈ−Ｋ膜を用いてもよい。これらの誘電率の大きな膜を使うとより大きな容量密度を得ることができる。さらに、ＳｉＮ膜の代わりにＡｌ２Ｏ３  膜を用いても良い。また、電極としてＴｉＮ膜を用いる場合について説明したが、ＴｉＮ膜の代わりに、例えばＲｕ膜，ＲｕＯ２  膜，ＴｉＯＮ膜，Ｐｔ膜，Ｒｅ膜，Ｉｒ膜，ＩｒＯ２  膜，Ｏｓ膜，Ｐｄ膜，Ｒｈ膜，Ａｕ膜等の貴金属類導電膜、又はそれらの金属酸化膜，ＳＲＯ等のペロブスカイト型の金属酸化膜等を用いることも可能である。
【００３３】
また、本発明のポイントは同一の上下電極の間に異なったキャパシタ絶縁膜構成を持ったＭＩＭ型キャパシタ構造にある。図１に示すような、低リーク電流を実現するキャパシタ部Ａ（ＴｉＮ／Ｔａ２Ｏ５／ＳｉＮ／ＴｉＮ構造）と高容量密度（Ｄｅｎｓｉｔｙ）を実現するキャパシタ部Ｂ（ＴｉＮ／Ｔａ２Ｏ５  ／ＴｉＮ）を同時に形成できるような構造を取り入れることにより、以下のような効果がある。
【００３４】
（１）低リーク電流が必要なキャパシタには、リーク電流を抑えることができるキャパシタ絶縁膜層を挿入することにより、低リーク電流のＭＩＭキャパシタ（キャパシタ部Ａ）を実現できる。
【００３５】
（２）キャパシタ面積の縮小が必要なキャパシタには、高誘電体膜をキャパシタ絶縁膜に用いることにより、キャパシタ面積の小さなＭＩＭキャパシタ（キャパシタ部Ｂ）を実現できる。
【００３６】
（３）これらの二つの特性を持つキャパシタを同じ構成の上下電極を用いて同時に形成する。このようなキャパシタ構造により、キャパシタ部ＡとＢを同時に形成するため、プロセスコストの上昇を低減できる。
【００３７】
なお、図２では、最初に下部電極を加工して次に上部電極を加工する例を示したが、これらは逆の順番でもよい。即ち、前記図２（ｂ）の工程の後で、全面に上部電極層となるＴｉＮ膜１７を例えばスパッタ法などで５０ｎｍ程度堆積する。この後、３５０℃から４００℃程度の温度で窒素雰囲気、又はＨ２／Ｎ２  雰囲気で熱処理を行って電極成膜時のキャパシタ絶縁膜へのプロセスダメージを回復させる。この工程は省略してもよい。この後、パターニングのために、例えばＳｉＮ膜１８を例えば５０ｎｍ程度堆積する。このＳｉＮ膜１８の形成には還元雰囲気にならないような成膜方法、例えばスパッタ法などが望ましい。
【００３８】
次に、図３（ａ）に示すように、通常のリソグラフィ工程を用いて上部電極用のレジストマスク３１を形成し、ＲＩＥ法などのドライエッチング法を用いてＳｉＮ膜１８を選択エッチングする。次いで、レジストマスク３１を除去した後、ＳｉＮ膜１８をマスクにしてＴｉＮ膜１７を例えばＲＩＥ法を用いてエッチングすることにより、上部電極パターンを形成する。このとき、キャパシタ絶縁膜であるＴａ２Ｏ５  膜１６やＳｉＮ膜１４ができるだけエッチングされないような条件で行うようにする。このようにすると上部電極エッジからの漏れ電界やエッチング残渣物によるリーク電流の増加が抑えられる。
【００３９】
次に、図３（ｂ）に示すように、レジストマスク３１を除去したのち、下部電極の加工のために、通常のリソグラフィ工程を用いてレジストマスク３２を形成し、ＲＩＥ法などのドライエッチング法を用いて用いてＴａ２Ｏ５  膜１６，ＳｉＮ膜１４を選択エッチングする。さらに、下部電極となるＴｉＮ膜１３を選択エッチングする。下部電極１３としては、ＴｉＮ膜５０ｎｍ程度、その下にＴｉ膜１５０ｎｍ程度形成して積層の電極として用いることが多い。その場合には、ＴｉＮ／Ｔｉの積層構造をＲＩＥ法等を用いてエッチングしパターニングすることにより、下部電極１３を形成する。その後、レジスト膜を除去して下部電極の加工が終了する。
【００４０】
このような製造工程であっても、最終的に作製されるキャパシタ構造は前記図１と同じようになり、図２に示すような製造工程で作成した場合と同様の効果が得られる。
【００４１】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わるＭＩＭ型キャパシタ構造の上下電極及びキャパシタ絶縁膜構成に関する概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４２】
第１の実施形態との違いは、キャパシタ部Ａ及びキャパシタ部Ｂのキャパシタ絶縁膜構造のみである。上下電極加工，層間絶縁膜の形成，コンタクト，配線層等の形成工程は第１の実施形態と同じである。以下、図面に従って説明する。
【００４３】
図４に示すように、キャパシタＡ部のキャパシタ絶縁膜としてＳｉＮ膜１４、キャパシタＢ部のキャパシタ絶縁膜はＴａ２Ｏ５  膜１６の構造である。第１の実施形態において図２（ｂ）でＴａ２Ｏ５  膜１６を全面に堆積した後、通常のリソグラフィ工程とエッチング工程によりキャパシタＡ部領域のＴａ２Ｏ５  膜１６を除去することにより本構造を実現できる。
【００４４】
本実施形態では、工程はリソグラフィ工程とエッチング工程が増加するが、キャパシタ部Ａの容量密度を向上できる。
【００４５】
このようなＭＩＭ型キャパシタ構成（Ｔａ２Ｏ５  膜：４０ｎｍ、ＳｉＮ膜：３０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／ＳｉＮ／ＴｉＮ）  ：２．２１ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／Ｔａ２Ｏ５／ＴｉＮ）：５．５３ｆＦ／μｍ２
となる。
【００４６】
従って本実施形態においても、先に説明した（１）〜（３）と同様の効果が得られる。
【００４７】
（第３の実施形態）
図５は、本発明の第３の実施形態に係わるＭＩＭ型キャパシタ構造の上下電極及びキャパシタ絶縁膜構成に関する概略構成を示す図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４８】
第１の実施形態との違いはキャパシタ部Ａ及びキャパシタ部Ｂのキャパシタ絶縁膜構造の違いである。上下電極加工，層間絶縁膜の形成，コンタクト，配線層等の形成工程は第１の実施形態と同じである。以下、図面に従って説明する。
【００４９】
図５に示すように、キャパシタＡ部のキャパシタ絶縁膜としてＳｉＮ膜１４（例えば３０ｎｍの膜厚）、またキャパシタＢ部のキャパシタ絶縁膜は（Ｂａ，Ｓｒ）ＴｉＯ３  膜３６（例えば４０ｎｍの膜厚）である。
【００５０】
第１の実施形態における図２（ｂ）の工程で、Ｔａ２Ｏ５  膜１６の代わりに全面に（Ｂａ，Ｓｒ）ＴｉＯ３  膜３６を堆積した後、通常のリソグラフィ工程とエッチング工程によりキャパシタＡ部領域の（Ｂａ，Ｓｒ）ＴｉＯ３  膜３６を除去することにより本構造を実現できる。
【００５１】
本実施形態では、工程はリソグラフィ工程とエッチング工程が増加するが、キャパシタ部Ａのリーク電流低減と容量−電圧の線形性（Ｖｏｌｔａｇｅ  ｌｉｎｅａｒｉｔｙ）が改善される。一方、キャパシタ部Ｂは単位面積当たりの容量（容量密度；Ｃａｐａｃｉｔｏｒ  Ｄｅｎｓｉｔｙ：ｆＦ／μｍ２））を向上できるのでキャパシタ形成面積を低減できる。
【００５２】
このようなＭＩＭ型キャパシタ構成（（Ｂａ，Ｓｒ）ＴｉＯ３  膜：４０ｎｍ、ＳｉＮ膜：３０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／ＳｉＮ／ＴｉＮ）        ：２．２１ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／（Ｂａ，Ｓｒ）ＴｉＯ３／ＴｉＮ）：３３．１８ｆＦ／μｍ２
となる。
【００５３】
また、ここでは高誘電体膜（ｈｉｇｈ−Ｋ）として（Ｂａ，Ｓｒ）ＴｉＯ３  膜の例を示したが、この他の膜、例えばＳｒＴｉＯ３  膜をｈｉｇｈ−Ｋ膜として用いてもよい。このようなＭＩＭ型キャパシタ構成（ＳｒＴｉＯ３  膜：４０ｎｍ、ＳｉＮ膜：３０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／ＳｉＮ／ＴｉＮ）    ：２．２１ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／ＳｒＴｉＯ３／ＴｉＮ）：１６．５９ｆＦ／μｍ２
となる。
【００５４】
従って本実施形態においても、先に説明した（１）〜（３）と同様の効果が得られる。
【００５５】
（第４の実施形態）
図６は、本発明の第４の実施形態に係わるＭＩＭ型キャパシタ構造の上下電極及びキャパシタ絶縁膜構成に関する概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５６】
第１、第２の実施形態との違いはキャパシタ部Ａ及びキャパシタ部Ｂに加えてキャパシタ絶縁膜構造の違いを持つキャパシタ部Ｃが追加されていることである。上下電極加工，層間絶縁膜の形成，コンタクト，配線層等の形成工程は第１の実施形態と同じである。以下、図面に従って説明する。
【００５７】
図６に示すように、キャパシタＡ部のキャパシタ絶縁膜としてＳｉＮ膜１４、キャパシタＢ部のキャパシタ絶縁膜はＴａ２Ｏ５  膜１６、キャパシタＣ部のキャパシタ絶縁膜としてＴａ２Ｏ５  膜／ＳｉＮ膜の積層構造である。第１の実施形態における図２（ａ）の工程と同様にしてＳｉＮ膜１４を全面に堆積した後、通常のリソグラフィ工程とエッチング工程によりキャパシタＢ部領域のＳｉＮ膜１４のみを選択的に除去し、キャパシタＡ部及びＣ部領域に残置しておく。この後、図２（ｂ）の工程と同様にしてＴａ２Ｏ５  膜１６を全面に堆積した後、通常のリソグラフィ工程とエッチング工程によりキャパシタＡ部領域のみＴａ２Ｏ５  膜１６を除去し、キャパシタＢ部及びＣ部領域にＴａ２Ｏ５  膜１６を残置することにより本構造を実現できる。
【００５８】
本実施形態では、工程はリソグラフィ工程とエッチング工程が増加するがキャパシタＣ部を実現でき、キャパシタ特性に応じた選択が広がる。
【００５９】
このようなＭＩＭ型キャパシタ構成（Ｔａ２Ｏ５  膜：４０ｎｍ、ＳｉＮ膜：３０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／ＳｉＮ／ＴｉＮ）      ：２．２１ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／Ｔａ２Ｏ５／ＴｉＮ）    ：５．５３ｆＦ／μｍ２
キャパシタＣ部（ＴｉＮ／Ｔａ２Ｏ５／ＳｉＮ／ＴｉＮ）：１．５８ｆＦ／μｍ２
となる。キャパシタＡ部とキャパシタＣ部は異なる容量密度で低リーク電流を実現できる。
【００６０】
従って本実施形態においても、先に説明した（１）〜（３）と同様の効果が得られる。
【００６１】
（第５の実施形態）
図７は、本発明の第５の実施形態に係わるＭＩＭ型キャパシタ構造の上下電極及びキャパシタ絶縁膜構成に関する概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６２】
第１、第２の実施形態との違いはキャパシタ部Ａ及びキャパシタ部Ｂのキャパシタ絶縁膜構造の違いである。上下電極加工、層間絶縁膜の形成、コンタクト、配線層等の形成工程は第１の実施形態と同じである。以下、図面に従って説明する。
【００６３】
図７に示すように、キャパシタＡ部のキャパシタ絶縁膜としてＳｉＮ膜１４、キャパシタＢ部のキャパシタ絶縁膜はＴａ２Ｏ５  膜／ＳｉＮ膜構造である。第１の実施形態における図２（ａ）の工程でＳｉＮ膜１４の選択エッチングを行わずに、Ｔａ２Ｏ５  膜１６を全面に堆積した後、通常のリソグラフィ工程とエッチング工程によりキャパシタＡ部領域のＴａ２Ｏ５  膜１６を除去することにより本構造を実現できる。
【００６４】
本実施形態では、工程はリソグラフィ工程とエッチング工程が増加するがキャパシタ部Ｂのリーク電流を低減できる。
【００６５】
このようなＭＩＭ型キャパシタ構成（Ｔａ２Ｏ５  膜：２０ｎｍ、ＳｉＮ膜：２０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／ＳｉＮ／ＴｉＮ）      ：３．２３ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／Ｔａ２Ｏ５／ＳｉＮ／ＴｉＮ）：２．５５ｆＦ／μｍ２
となる。低電圧（例えば２．０Ｖ以下）でかつリーク電流を抑えたいような用途のキャパシタにはキャパシタＡ部を、高電圧（例えば２．０Ｖ以上）で使いたい用途にはキャパシタ部Ｂを用いることができる。
【００６６】
従って本実施形態においても、先に説明した（１）〜（３）と同様の効果が得られる。
【００６７】
（第６の実施形態）
図８は、本発明の第６の実施形態に係わるＭＩＭ型キャパシタ構造の上下電極及びキャパシタ絶縁膜構成に関する概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６８】
第１、第２の実施形態との違いはキャパシタ部Ａ及びキャパシタ部Ｂのキャパシタ絶縁膜構造の違いである。上下電極加工，層間絶縁膜の形成，コンタクト，配線層等の形成工程は第１の実施形態と同じである。以下、図面に従って説明する。
【００６９】
図８に示すように、キャパシタＡ部のキャパシタ絶縁膜としてＳｉＮ膜１４（膜厚１０ｎｍ）／Ａｌ２Ｏ３  膜４６（例えば膜厚１０ｎｍ）、キャパシタＢ部のキャパシタ絶縁膜はＴａ２Ｏ５  膜１６（膜厚２０ｎｍ）／Ａｌ２Ｏ３  膜４６（膜厚１０ｎｍ）構造である。
【００７０】
第１の実施形態における図２（ａ）の工程で下地電極ＴｉＮ膜１３の上に１０ｎｍの膜厚のＡｌ２Ｏ３  膜４６を形成し、１０ｎｍの膜厚のＳｉＮ膜１４を全面に堆積した後、通常のリソグラフィ工程とエッチング工程によりキャパシタＢ部領域のＳｉＮ膜１４を除去する。さらに、全面にＴａ２Ｏ５  膜１６を２０ｎｍ程度の膜厚形成後、通常のリソグラフィ工程とエッチング工程によりキャパシタＡ部領域のＴａ２Ｏ５  膜１６を除去することにより本構造を実現できる。
【００７１】
本実施形態では、工程はリソグラフィ工程とエッチング工程が増加するがキャパシタ部Ｂのリーク電流を低減できる。
【００７２】
このようなＭＩＭ型キャパシタ構成（Ａｌ２Ｏ３  膜：膜厚１０ｎｍ、Ｔａ２Ｏ５  膜：２０ｎｍ、ＳｉＮ膜：１０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／ＳｉＮ／Ａｌ２Ｏ３／ＴｉＮ）  ：３．６２ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／Ｔａ２Ｏ５／Ａｌ２Ｏ３／ＴｉＮ）：４．６３ｆＦ／μｍ２
となる。低リーク電流用途のキャパシタにはキャパシタＡを、高容量密度用途にはキャパシタＢを用いることができる。
【００７３】
従って本実施形態においても、先に説明した（１）〜（３）と同様の効果が得られる。
【００７４】
（第７の実施形態）
図９は、本発明の第７の実施形態に係わるＭＩＭ型キャパシタ構造の上下電極及びキャパシタ絶縁膜構成に関する概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７５】
第１、第２の実施形態との違いはキャパシタ部Ａ及びキャパシタ部Ｂのキャパシタ絶縁膜構造の違いである。上下電極加工，層間絶縁膜の形成，コンタクト，配線層等の形成工程は第１の実施形態と同じである。以下、図面に従って説明する。
【００７６】
図９に示すように、キャパシタＡ部のキャパシタ絶縁膜としてＡｌ２Ｏ３  膜（例えば膜厚１０ｎｍ）／ＳｉＮ膜（膜厚１０ｎｍ）／Ａｌ２Ｏ３  膜（例えば膜厚１０ｎｍ）、キャパシタＢ部のキャパシタ絶縁膜はＡｌ２Ｏ３  膜（例えば膜厚１０ｎｍ）／Ｔａ２Ｏ５  膜（膜厚２０ｎｍ）／Ａｌ２Ｏ３  膜（膜厚１０ｎｍ）構造である。
【００７７】
第１の実施形態における図２（ａ）の工程で下地電極ＴｉＮ膜１３の上に１０ｎｍの膜厚のＡｌ２Ｏ３  膜４６ａを形成し、さらに１０ｎｍの膜厚のＳｉＮ膜１４を全面に堆積した後、通常のリソグラフィ工程とエッチング工程によりキャパシタＢ部領域のＳｉＮ膜１４を除去する。次いで、全面にＴａ２Ｏ５  膜１６を２０ｎｍ程度の膜厚に形成後、通常のリソグラフィ工程とエッチング工程によりキャパシタＡ部領域のＴａ２Ｏ５  膜１６を除去する。続いて、全面にＡｌ２Ｏ３  膜４６ｂを例えば膜厚１０ｎｍ程度形成し、その上に上部電極となるＴｉＮ膜１７を形成する。その後、第１の実施形態と同じように下部電極，上部電極と加工することにより本構造を実現できる。
【００７８】
本実施形態では、リソグラフィ工程とエッチング工程が増加するがキャパシタ部Ｂのリーク電流を低減できることと、上下電極に対するキャパシタ絶縁膜の対称性が良くなり、＋／−バイアス印加時の対象性が改善される。
【００７９】
このようなＭＩＭ型キャパシタ構成（Ａｌ２Ｏ３  膜：膜厚１０ｎｍ、Ｔａ２Ｏ５  膜：２０ｎｍ、ＳｉＮ膜：１０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／Ａｌ２Ｏ３／ＳｉＮ／Ａｌ２Ｏ３／ＴｉＮ）  ：２．４９ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／Ａｌ２Ｏ３／Ｔａ２Ｏ５／Ａｌ２Ｏ３／ＴｉＮ）：２．９３ｆＦ／μｍ２
となる。バイアス極性依存性が小さなことを要求される低リーク電流用途のキャパシタにはキャパシタＡを、高容量密度用途にはキャパシタＢを用いることができる。
【００８０】
このように本実施形態によれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、キャパシタ絶縁膜構造が上下電極に対して対称性の良い膜構造となっているため、容量の電圧依存性の小さなキャパシタを実現することができる。さらに、キャパシタ特性のばらつきを増加させている電極との反応を抑えるような絶縁膜を電極とキャパシタ絶縁膜の間に挿入することにより、隣接するキャパシタの性能の類似性（いわゆるペア性）を向上させることができる。
【００８１】
（第８の実施形態）
図１０は、本発明の第８の実施形態に係わるＭＩＭ型キャパシタ構造の上下電極及びキャパシタ絶縁膜構成に関する概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００８２】
第１、第２の実施形態との違いはキャパシタ部Ａ及びキャパシタ部Ｂのキャパシタ絶縁膜構造の違いである。上下電極加工、層間絶縁膜の形成、コンタクト、配線層等の形成工程は第１の実施形態と同じである。以下、図面に従って説明する。
【００８３】
図１０に示すように、キャパシタＡ部のキャパシタ絶縁膜として２層のＡｌ２Ｏ３  膜（例えば膜厚１０ｎｍのＡｌ２Ｏ３  膜と例えば膜厚１０ｎｍのＡｌ２Ｏ３  膜）、キャパシタＢ部のキャパシタ絶縁膜はＴａ２Ｏ５  膜（膜厚２０ｎｍ）／Ａｌ２Ｏ３  膜Ｂ（膜厚１０ｎｍ）構造である。以下に、本実施形態の製造工程について図１１を用いて説明する。
【００８４】
図１１（ａ）に示すように、下地電極ＴｉＮ膜１３の上に１０ｎｍの膜厚のＡｌ２Ｏ３  膜４６ａを形成し、レジストマスク４１を用いたリソグラフィ工程とエッチング工程によりキャパシタＢ部領域のＡｌ２Ｏ３  膜４６ａを選択的に除去する。
【００８５】
次に、図１１（ｂ）に示すように、全面に再度Ａｌ２Ｏ３  膜４６ｂを１０ｎｍ程度の膜厚に形成する。このようにすると、キャパシタＡ部の領域はＡｌ２Ｏ３  膜４６ａと４６ｂが積層して形成され、合計で２０ｎｍの膜厚のＡｌ２Ｏ３  膜となる。このように積層して形成すると、ピンホール等の影響による歩留まり低下を防止できる。
【００８６】
次に、全面にＴａ２Ｏ５  膜１６を例えば２０ｎｍ程度の膜厚形成する。次いで、図１１（ｃ）に示すように、レジストマスク４２を用いた通常のリソグラフィ工程とエッチング工程によりキャパシタＡ部領域のＴａ２Ｏ５  膜１６を選択的に除去する。この後、全面に上部電極ＴｉＮ膜１７を形成する。さらに、第１の実施形態と同じようにキャパシタ絶縁膜層，下部電極，上部電極と加工することにより本構造を実現できる。
【００８７】
本実施形態では、リソグラフィ工程とエッチング工程が増加するがキャパシタ部Ａのリーク電流を低減できることと、キャパシタ部Ｂのリーク電流も同時に安定し、隣接するキャパシタの特性が揃う、いわゆるペア性が向上する。
【００８８】
このようなＭＩＭ型キャパシタ構成（Ａｌ２Ｏ３  膜：膜厚１０ｎｍ、Ｔａ２Ｏ５  膜：２０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／Ａｌ２Ｏ３／Ａｌ２Ｏ３／ＴｉＮ）：３．９８ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／Ｔａ２Ｏ５／Ａｌ２Ｏ３／ＴｉＮ）：４．６３ｆＦ／μｍ２
となる。低リーク電流用途のキャパシタにはキャパシタＡを、高容量密度用途にはキャパシタＢを用いることができる。
【００８９】
この構造をさらに薄膜化すると、例えば、ＭＩＭ型キャパシタ構成（Ａｌ２Ｏ３膜：膜厚５ｎｍ、Ｔａ２Ｏ５  膜：１０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／Ａｌ２Ｏ３／Ａｌ２Ｏ３／ＴｉＮ）：７．９７ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／Ｔａ２Ｏ５／Ａｌ２Ｏ３／ＴｉＮ）：９．２７ｆＦ／μｍ２
となり、Ａｌ２Ｏ３  膜の薄膜化が実現できると低リーク電流性を保持したまま一層の高密度化が実現できる。
【００９０】
Ａｌ２Ｏ３  膜の薄膜化にはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を使った薄膜の高品質化技術を使うことができる。使用電圧の低電圧化によっては十分実現できる領域である。
【００９１】
（第９の実施形態）
図１２は、本発明の第９の実施形態に係わるＭＩＭ型キャパシタ構造の上下電極及びキャパシタ絶縁膜構成に関する概略構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００９２】
第１の実施形態との違いはキャパシタ部Ａ及びキャパシタ部Ｂのキャパシタ絶縁膜構造の違いである。上下電極加工、層間絶縁膜の形成、コンタクト、配線層等の形成工程は第１の実施形態と同じである。以下、図面に従って説明する。
【００９３】
図１２に示すように、キャパシタＡ部のキャパシタ絶縁膜としてＳｉＮ膜（例えば２８ｎｍの膜厚），ＳｉＮ膜（例えば６ｎｍの膜厚），及びＳｉＮ膜（例えば６ｎｍの膜厚）からなる積層膜構造、また、キャパシタＢ部のキャパシタ絶縁膜はＳｉＮ膜（例えば６ｎｍの膜厚），Ｔａ２Ｏ５  膜（例えば２０ｎｍの膜厚），及びＳｉＮ膜（例えば６ｎｍの膜厚）からなる積層膜構造である。
【００９４】
第１の実施形態における図２（ａ）の工程の前に全面にＳｉＮ膜１４ｃ（膜厚２８ｎｍ）を形成した後、キャパシタＡ部以外のＳｉＮ膜１４ｃを除去する。次いで、図２（ａ）の工程のようにＳｉＮ膜１４ａ（膜厚６ｎｍ）を形成した後に、ＳｉＮ膜１４ａを除去することなく全面にＴａ２Ｏ５  膜１６を堆積する。続いて、通常のリソグラフィ工程とエッチング工程によりキャパシタＡ部領域のＴａ２Ｏ５  膜１６を除去した後、ＳｉＮ膜１４ｂ（膜厚６ｎｍ）を全面に堆積する。この後、全面に上部電極ＴｉＮ膜１７を形成する。さらに、第１の実施形態と同じようにキャパシタ絶縁膜層，下部電極，上部電極と加工することにより本構造を実現できる。Ｔａ２Ｏ５  膜を挟み込むように形成されるＳｉＮ膜１４ａ，１４ｂの膜はＴａ２Ｏ５  膜１６と電極ＴｉＮ膜の反応を防止するものなので膜厚は薄くても良い。この薄膜ＳｉＮ膜１４ａ，１４ｂは、例えばスパッタ法で形成することができる。
【００９５】
本実施形態では、工程はリソグラフィ工程とエッチング工程が増加するがキャパシタ部Ａのリーク電流低減と容量−電圧の線形性（Ｖｏｌｔａｇｅ  ｌｉｎｅａｒｉｔｙ）が改善される。一方、キャパシタ部Ｂは単位面積当たりの容量（容量密度；Ｃａｐａｃｉｔｏｒ  Ｄｅｎｓｉｔｙ：ｆＦ／μｍ２））を向上できるのでキャパシタ形成面積を低減できる。
【００９６】
このようなＭＩＭ型キャパシタ構成（Ｔａ２Ｏ５  膜：２０ｎｍ、ＳｉＮ膜Ａ＋ＳｉＮ膜Ｂ＋ＳｉＮ膜Ｃ：４０ｎｍ）で容量密度（Ｄｅｎｓｉｔｙ）は、
キャパシタＡ部（ＴｉＮ／ＳｉＮ（Ａ）＋ＳｉＮ（Ｂ）＋ＳｉＮ（Ｃ）／ＴｉＮ）：１．６６ｆＦ／μｍ２
キャパシタＢ部（ＴｉＮ／ＳｉＮ（Ａ）／Ｔａ２Ｏ５／ＳｉＮ（Ｂ）／ＴｉＮ）  ：３．６９ｆＦ／μｍ２
となる。
【００９７】
また、ここではＳｉＮ膜と異なる高誘電体膜（ｈｉｇｈ−Ｋ）としてＴａ２Ｏ５膜の例を示したが、この他の膜、例えば（Ｂａ，Ｓｒ）ＴｉＯ３  膜やＳｒＴｉＯ３  膜などのｈｉｇｈ−Ｋ膜を用いてもよい。これらの誘電率の大きな膜を使うとより大きな容量密度を得ることができる。
【００９８】
【発明の効果】
以上詳述したように本発明によれば、低リーク電流が必要なキャパシタ領域にはリーク電流を抑えることができるようなキャパシタ絶縁膜を用い、キャパシタ面積を縮小する必要があるＭＩＭ型キャパシタにはキャパシタ絶縁膜として従来のキャパシタ絶縁膜よりも誘電率の大きな材料を用いることにより、低リーク電流のＭＩＭキャパシタ（キャパシタ部Ａ）とキャパシタ面積の小さなＭＩＭキャパシタ（キャパシタ部Ｂ）を実現することができる。そしてこの場合、これらの二つの特性を持つキャパシタを同じ上下電極を用いて同時に形成することにより、プロセスコストの上昇を低減できる。
【００９９】
即ち、製造コストを上昇させることなく、高誘電体材料を用いたキャパシタ面積の縮小と低リーク電流の両方を実現することができ、高周波回路等に用いるのに適したＭＩＭキャパシタ構造を実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるキャパシタ部の概略構成を示す平面図と断面図。
【図２】第１の実施形態におけるキャパシタ部の製造工程を示す断面図。
【図３】第１の実施形態におけるキャパシタ部の製造工程の別の例を示す断面図。
【図４】第２の実施形態に係わるキャパシタ部の概略構成を示す断面図。
【図５】第３の実施形態に係わるキャパシタ部の概略構成を示す断面図。
【図６】第４の実施形態に係わるキャパシタ部の概略構成を示す断面図。
【図７】第５の実施形態に係わるキャパシタ部の概略構成を示す断面図。
【図８】第６の実施形態に係わるキャパシタ部の概略構成を示す断面図。
【図９】第７の実施形態に係わるキャパシタ部の概略構成を示す断面図。
【図１０】第８の実施形態に係わるキャパシタ部の概略構成を示す断面図。
【図１１】第８の実施形態におけるキャパシタ部の製造工程を示す断面図。
【図１２】第９の実施形態に係わるキャパシタ部の概略構成を示す断面図。
【図１３】従来例のＭＩＭキャパシタの概略構成を示す断面図。
【符号の説明】
１０…基板
１１…Ｐ−ＳｉＯ２  膜
１２…配線
１３…下部電極
１３ａ…Ｔｉ膜
１３ｂ…ＴｉＮ膜
１４…ＳｉＮ膜
１５，２１，２２…レジストマスク
１６…Ｔａ２Ｏ５  膜
１７…ＴｉＮ膜
１８…ＳｉＮ膜
２４…Ｐ−ＳｉＯ２  膜
２５…メタルプラグ層
２６…配線
３６…（Ｂａ，Ｓｒ）ＴｉＯ３  膜
４６…Ａｌ２Ｏ３  膜
【図１】
2004152796.tif 000003
【図２】
2004152796.tif 000004
【図３】
2004152796.tif 000005
【図４】
2004152796.tif 000006
【図５】
2004152796.tif 000007
【図６】
2004152796.tif 000008
【図７】
2004152796.tif 000009
【図８】
2004152796.tif 000010
【図９】
2004152796.tif 000011
【図１０】
2004152796.tif 000012
【図１１】
2004152796.tif 000013
【図１２】
2004152796.tif 000014
【図１３】
2004152796.tif 000015
【手続補正書】
【提出日】平成16年1月6日(2004.1.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に、キャパシタ絶縁膜を上下の電極層で挟んだ複数のキャパシタが形成された半導体装置であって、
前記キャパシタのうち一部は、前記電極層が互いに同一構成であり、且つ単位面積当たりのキャパシタ容量が異なることを特徴とする半導体装置。
【請求項２】
基板上に配置され、第１のキャパシタ絶縁膜を第１の上下電極層で挟んで形成された第１のキャパシタと、
前記基板上に配置され、第２のキャパシタ絶縁膜を第２の上下電極層で挟んで形成され、第２の上下電極層が第１の上下電極層と同じ構成であり、単位面積当たりのキャパシタ容量が第１のキャパシタとは異なる第２のキャパシタと、
を具備してなることを特徴とする半導体装置。
【請求項３】
前記基板は、半導体基板上に層間絶縁膜が形成されたものであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体基板上に下部電極となる下層導電体膜を形成する工程と、
前記下層導電体膜上に単層又は多層の誘電体層からなるキャパシタ絶縁膜を形成し、且つ部分的に材料又は層構造が異なるようにキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に上部電極となる上層導電体膜を形成する工程と、
前記上層導電体膜から前記下層導電体膜までを下部電極パターンにエッチングして下部電極を形成する工程と、
前記上層導電体膜を上部電極パターンにエッチングして上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に下部電極となる下層導電体膜を形成する工程と、
前記下層導電体膜上に単層又は多層の誘電体層からなるキャパシタ絶縁膜を形成し、且つ部分的に材料又は層構造が異なるようにキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に上部電極となる上層導電体膜を形成する工程と、
前記上層導電体膜を上部電極パターンにエッチングして上部電極を形成する工程と、
前記キャパシタ絶縁膜からから前記下層導電体膜までを下部電極パターンにエッチングして下部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。