(57)【要約】【課題】混成集積回路のスイッチング素子と電極間を接続するボンディング細線の抵抗値を小さくする。【解決手段】負荷に動作電圧を供給するスイッチング回路の混成集積回路において、チップ状のスイッチング素子Ｑ１、Ｑ２を固着した第１の導電パターン３０Ａに二辺に沿ってＬ字型の第２の導電パターン３１Ａを設け、前記スイッチング素子Ｑ１の上面電極を前記第２の導電パターン３１Ａに二方向に引き出されたボンディング細線３５Ａで接続し、前記第１及び第２の導電パターンの裏面を露出させ前記第１及び第２の導電パターンおよび回路素子を絶縁性樹脂にて封止する。【選択図】　図６
2004055756.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング制御回路から発生されるスイッチング信号により２つのスイッチング素子を交互にスイッチングし、負荷に所定の動作電圧を供給するスイッチング回路を内蔵する混成集積回路装置において、
第１の導電パターンを近接して配置し、該第１の導電パターンの少なくともに二辺に沿ってＬ字型の第２の導電パターンを設け、前記第１の導電パターン上に前記スイッチング素子を載置し、前記スイッチング素子の上面電極と前記第２の導電パターンとを二方向に引き出されたボンディング細線で接続し、
前記第１及び第２の導電パターンの裏面を露出させて前記第１及び第２の導電パターンおよびスイッチング素子を絶縁性樹脂で一体にモールドしたことを特徴とする混成集積回路装置。
【請求項２】
前記スイッチング素子はパワーＭＯＳＦＥＴであることを特徴とする請求項１記載の混成集積回路装置。
【請求項３】
前記第１および第２の導電パターンの裏面に外部電極を設け、前記パワーＭＯＳＦＥＴのドレイン電極を前記第１の導電パターンから直接外部電極に取出し、前記パワーＭＯＳＦＥＴのＯＮ抵抗を低減することを特徴とする請求項２記載の混成集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は支持基板を不要にし薄型のスイッチング回路に適した混成集積回路装置に関するものである。
【０００２】
【従来の技術】
携帯電話、携帯用のコンピュータ等に採用される回路装置は、小型化、薄型化及び軽量化が一段と求められている。特に二次電池より昇圧された電源電圧を用いる携帯機器では必ずＤＣ−ＤＣコンバータが不可欠であり、小型化、薄型化及び軽量化したＤＣ−ＤＣコンバータが求められる。かかるＤＣ−ＤＣコンバータでは二次電池に直列にスイッチング素子を接続するので、このスイッチング素子のＯＮ抵抗も極めて小さくするニーズがある。
【０００３】
図１２は従来のＤＣ−ＤＣコンバータのブロック図である。
【０００４】
スイッチング制御回路１からパルス状のスイッチング信号を発生する。昇圧回路３、４は前記スイッチング信号を昇圧するもので、昇圧したスイッチング信号はパワーＭＯＳＦＥＴＱ１、Ｑ２のゲート電極に加わる。前記パワーＭＯＳＦＥＴＱ１、Ｑ２の結合されたソース電極とドレイン電極にはチョークコイル５とコンデンサ６とよりなる平滑回路を介して負荷７が接続されている。
【０００５】
次に前記ＤＣ−ＤＣコンバータの動作を説明する。前記スイッチング制御回路１から発生されるパルス状のスイッチング信号はインバータ２を介して上側の昇圧回路３に加わると共に下側の昇圧回路４に直接加わる。前記昇圧回路３、４に加わったスイッチング信号は昇圧され、パワーＭＯＳＦＥＴＱ１、Ｑ２のゲート電極に加わる。
【０００６】
前記パワーＭＯＳＦＥＴＱ１とパワーＭＯＳＦＥＴＱ２のゲート電極に加わる前記スイッチング信号は交互にハイレベルとローレベルを繰返す。上側のパワーＭＯＳＦＥＴＱ１のゲート電極に加わるスイッチング信号がハイレベルのとき、前記上側のパワーＭＯＳＦＥＴＱ１がオンし、ドレイン・ソース電流ＩＤ１が流れる。
【０００７】
次に下側のパワーＭＯＳＦＥＴＱ２のゲート電極に加わるスイッチング信号がハイレベルになると、前記した下側のパワーＭＯＳＦＥＴＱ２がオンし、ドレイン・ソース電流ＩＤ２が流れる。
【０００８】
このような動作を繰返すことにより負荷電流が流れ、負荷７に所定の動作電圧を供給する。前記ＭＯＳＦＥＴＱ１、Ｑ２のオン・オフ期間を変えることにより、負荷７に供給される所定の動作電圧の大きさが決められ、負荷電流を供給する。前記ＤＣ−ＤＣコンバータに用いられる昇圧回路３、４及びパワーＭＯＳＦＥＴＱ１、Ｑ２等は回路基板に取り付けれ組立てられる。
【０００９】
図１３は上記パワーＭＯＳＦＥＴＱ１を回路基板に実装した断面図である。銅を素材とした打ち抜きフレームであり、このフレームのヘッダー１０上に半田あるいは銀ペーストよりなるプリフォーム材１１でパワーＭＯＳＦＥＴＱ１のベアチップが固着される。パワーＭＯＳＦＥＴＱ１のベアチップ１２の下面は金の裏張り電極（図示せず）によりドレイン電極が形成され、上面にはアルミニウムの蒸着によりゲート電極とソース電極が形成される。
【００１０】
フレームのドレイン端子１３にはヘッダー１０と連結されているので、ドレイン電極と直結され、ゲート電極およびソース電極は金のボンディング細線１４を用いたボールボンディングによりソース端子１５及びゲート端子１６と電気的に接続される。従って、パワーＭＯＳＦＥＴＱ１のＯＮ抵抗を減少させるためにはフレーム材、プリフォーム材、ボンディング細線１４、チップ上面のソース電極の電極材料の持つ抵抗を少なくする必要がある。
【００１１】
図１４および図１５はボンディング細線に工夫をしてＯＮ抵抗を引き下げた従来の技術を説明する平面図である。
【００１２】
図１４はソース電極とソース端子１５を接続するボンディング細線１４を４本に増やし、電流容量を改善したものである。又図１５はソース電極とソース端子１５を接続するボンディング細線１４を短い２本と長い２本の４本に増やし、電流容量を改善し、さらにソース電極へのボンディング個所を広げることによりソース電極の持つ抵抗を減少させたものである。
【００１３】
【発明が解決しようとする課題】
携帯機器では小型化、薄型化が要求されるが、個別モールドしたＭＯＳＦＥＴＱ１、Ｑ２をプリント基板に実装するためにその専有面積が大きくなり、小型化、薄型化の要求に応えることが出来ない。
【００１４】
又携帯機器に用いられるＤＣ−ＤＣコンバータにおいては、内蔵電池の使用時間の長寿命化という要求はさらに強く求められているのが現状である。そのためにパワーＭＯＳＦＥＴ等のＯＮ抵抗を減少させる必要がある。
【００１５】
ＯＮ抵抗を減少させる対策としてパワーＭＯＳＦＥＴ等の半導体装置を１枚のフレームで組立てる製造方法は従来より確立されおり、半導体チップの電極の取出しはボールボンディング個所を広げることにより、ＯＮ抵抗を減少させている。しかし前記ボールボンディング個所を広げるだけではボンディング細線の本数を増やすのににも限度があり、充分にはパワーＭＯＳＦＥＴ等のＯＮ抵抗を低減することが出来なかった。
【００１６】
【課題を解決するための手段】
本発明は混成集積回路自体の小型化、薄型化を図ると共に、ＤＣ−ＤＣコンバータに用いられるスイッチング素子のＯＮ抵抗を出来る限り減少させるもので、スイッチング制御回路から発生されるスイッチング信号により２つのスイッチング素子を交互にスイッチングし、負荷に所定の動作電圧を供給するスイッチング回路を内蔵する混成集積回路において、第１の導電パターンを近接して配置し、該第１の導電パターンの少なくともに二辺に沿ってＬ字型の第２の導電パターンを設け、前記第１の導電パターン上に前記スイッチング素子を載置し、前記スイッチング素子の上面電極と前記第２の導電パターンとを二方向に引き出されたボンディング細線で接続しＯＮ抵抗を減少させ、前記第１及び第２の導電パターンの裏面を露出させて前記第１及び第２の導電パターンおよびスイッチング素子を絶縁性樹脂で一体にモールドした混成集積回路装置を提供する。
【００１７】
さらに本発明は前記第１および第２の導電パターンの裏面に外部電極を設け、パワーＭＯＳＦＥＴのドレイン電極を前記第１の導電パターンから直接外部電極に取出し、前記パワーＭＯＳＦＥＴのＯＮ抵抗を低減させる混成集積回路を提供するものである。
【００１８】
【発明の実施の形態】
本発明の混成集積回路装置を図１〜図９に従って説明する。
【００１９】
図１は本発明の混成集積回路を用いたＤＣ−ＤＣコンバータのブロック図である。
【００２０】
前記ＤＣ−ＤＣコンバータはＰＷＭ変調されたスイッチング信号ｆを発生するスイッチング制御回路２１と、ドライバ集積回路ＤとパワーＭＯＳＦＥＴＱ１、Ｑ２とで構成されるスイッチング回路Ｓおよび負荷回路２６とよりなる。前記ドライバ集積回路ＤはＢＯＯＴ型昇圧回路２２及び昇圧回路２３よりなる。
【００２１】
前記ＢＯＯＴ型昇圧回路２２及び昇圧回路２３はＰＷＭ端子に加えられるスイッチング制御回路２１からのＰＷＭ変調されたスッチング信号ｆを昇圧して、ゲート信号を高め前記パワーＭＯＳＦＥＴＱ１、Ｑ２の低損失化を図っている。
【００２２】
又ＢＯＯＴ型昇圧回路２２の端子ＢＯＯＴと端子ＰＨＡＳＥ間にはチップコンデンサＣが接続されおり、前記ＢＯＯＴ型昇圧回路２２の端子ＵＧＡＴＥからは前記ＰＷＭ変調されたスイッチング信号ｆを昇圧しゲート信号Ｇ１を発生する。
【００２３】
昇圧回路２３は前記ＰＷＭ変調されたスイッチング信号ｆを昇圧し端子ＬＧＡＴＥからゲート信号Ｇ２を発生する。前記ゲート信号Ｇ１とゲート信号Ｇ２は何れか一方がハイレベルのときローレベルになるようにしている。
【００２４】
前記上側のＭＯＳＦＥＴＱ１のソース電極と下側のＭＯＳＦＥＴＱ２のドレイン電極は結合されている。前記上側のＭＯＳＦＥＴＱ１のドレイン電極は入力電源ＶＤＤに接続され、また下側のＭＯＳＦＥＴＱ２のソース電極はＧＮＤに接続されている。
【００２５】
前記上側のＭＯＳＦＥＴＱ１のゲート電極には端子ＵＧＡＴＥからのゲート信号Ｇ１が加わり、下側のＭＯＳＦＥＴＱ２のゲート電極には端子ＬＧＡＴＥからのゲート信号Ｇ２が加わる。前記結合された上側のＭＯＳＦＥＴＱ１のソース電極と下側のＭＯＳＦＥＴＱ２のドレイン電極にはチップコンデンサＣの一端が接続されると共に平滑回路を構成するチョークコイル２４、平滑コンデンサ２５及び負荷２６が接続されている。
【００２６】
図２及び図３に基づいて前記ＤＣ−ＤＣコンバータの動作を説明する。
【００２７】
スイッチング制御回路１からＰＷＭ変調されたスイッチング信号ｆを発生すると、ドライバ集積回路Ｄの端子ＰＷＭに加わる。前記ドライバ集積回路Ｄに加えられたスイッチング信号はＢＯＯＴ型昇圧回路２２及び昇圧回路２３で昇圧され、端子ＵＧＡＴＥ及びＬＧＡＴＥから夫々ゲート信号Ｇ１、Ｇ２を発生する。ゲート信号Ｇ２がハイレベルとなると下側のＭＯＳＦＥＴＱ２がオンされ、ドレイン・ソース電流ＩＤ２が流れる。これと同時にチップコンデンサＣにチャージされる。
【００２８】
次にゲート信号Ｇ２がローレベルとなり、ゲート信号Ｇ１がハイレベルとなると、ＭＯＳＦＥＴＱ２がオフされチップコンデンサＣにチャージされた電圧と端子ＰＨＡＳＥの端子電圧がゲート電極に加わり、上側のＭＯＳＦＥＴＱ１がオンされるので、ドレイン・ソース電流ＩＤ１が流れる。
【００２９】
このような動作を繰返すことにより、負荷電流Ｉ０が流れ負荷２６に動作電圧を供給する。前記ＭＯＳＦＥＴＱ１、Ｑ２のオン・オフ期間はスイッチング信号ｆとスイッチング制御回路１の端子ＶＳＥＮに帰還される出力帰還信号によるＤＵＴＹ制御によって決まり、負荷２６に供給される負荷電流Ｉ０の大きさが決められる。従ってＰＷＭ変調されたスイッチング信号ｆのデューティを決めることにより必要とする大きさの動作電圧を負荷２６に供給できる。
【００３０】
図４〜図６に従って前記ＤＣ−ＤＣコンバータのドライバ集積回路ＤとＭＯＳＦＥＴＱ１、Ｑ２よりなるスイッチング回路Ｓが形成された本発明に係る混成集積回路装置を説明する。
【００３１】
図４は本発明の混成集積回路装置に用いられた導電パターンの平面図である。下方には矩形をなす二つの第１の導電パターン３０Ａ、３０Ｂが近接し配置されている。前記第１の導電パターン３０Ａ、３０Ｂは前記ＭＯＳＦＥＴＱ１、Ｑ２のベアチップのドレイン電極が接合される。前記第１の導電パターン３０Ａ、３０Ｂの２辺に沿ってソース電極が接続されるＬ字状の第２の導電パターン３１Ａ、３１Ｂが設けられている。
【００３２】
前記第１の導電パターン３０Ａ、３０Ｂが設けられている上方中央には第３の導電パターン３２が設けられている。第３の導電パターン３２は前記ドライバ集積回路Ｄが載置される。前記第３の導電パターン３２の周辺には複数個の第４の導電パターン３３Ａ、３３Ｂ、３３Ｃ・・・が設けられている。
【００３３】
前記導電パターン３３Ａ、３３Ｂはドライバ集積回路Ｄの端子ＵＧＡＴＥ、ＬＧＡＴＥが接続されると共に前記ＭＯＳＦＥＴＱ１、Ｑ２のゲート電極Ｇ１、Ｇ２が接続される。導電パターン３３Ｃ、３３Ｄはドライバ集積回路Ｄの端子ＰＨＡＳＥと端子ＢＯＯＴとが接続される。
【００３４】
図５は本発明の混成集積回路装置に用いられた導電パターンの裏面図である。後述する如く、前記第１、第２、第３及び第４の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂ、３２、３３Ａ、３３Ｂ、３３Ｃ・・・の裏面を外部電極となる部分を除いて樹脂で覆う。そして樹脂で覆われていない部分を露出させ外部電極３０ａ、３０ｂ、３１ａ、３１ｂ、３２ａ、３３ａ、３３ｂ、３３ｃ・・・等を形成している。
【００３５】
図６は前記各導電パターンにＭＯＳＦＥＴＱ１、Ｑ２のベアチップ、ドライバ集積回路Ｄ及びチップ状のチップコンデンサＣ１、Ｃ２、Ｃ３・・・を取付け構成された本発明の混成集積回路の平面図である。
【００３６】
前記第１の導電パターン３０Ａ、３０Ｂには前述したスイッチング回路Ｓを構成するＭＯＳＦＥＴＱ１、Ｑ２のベアチップを載せ、これらＭＯＳＦＥＴＱ１、Ｑ２のベアチップのドレイン電極を固着している。
【００３７】
又表面のソース電極Ｓ１、Ｓ２はＸＹ二方向に引き出された複数本のボンディング細線３５Ａ、３５Ｂで第２の導電パターン３１Ａ、３１Ｂにボールボンディングし電気的に接続している。前記第２の導電パターン３１Ａ、３１ＢはＬ字状をなすので、ＸＹ二方向に引出され多くのボンディング細線３５Ａ、３５Ｂをボンディングすることができる。そのためＭＯＳＦＥＴＱ１、Ｑ２のソース電極Ｓ１、Ｓ２と第２導電パターン３１Ａ、３１Ｂ間のＯＮ抵抗値を小さくできる。
【００３８】
又前記第３の導電パターン３２にはドライバ集積回路Ｄが取り付けられる。前記ドライバ集積回路Ｄの端子ＵＧＡＴＥは第４の導電パターン３３Ａの一端にボンディング細線３８Ａで接続されている。同様にドライバ集積回路Ｄの端子ＬＧＡＴＥは第４の導電パターン３３Ｂにボンディング細線３８Ｂで接続されている。
【００３９】
前記第４の導電パターン３３Ａには前記ＭＯＳＦＥＴＱ１のゲート電極がボンディング細線３７Ａをワイヤーボンデイングし接続され、第４の導電パターン３３ＢにはＭＯＳＦＥＴＱ２のゲート電極がボンディング細線３７Ｂをワイヤーボンデイングし接続されている。
【００４０】
ＭＯＳＦＥＴＱ１、Ｑ２はドレイン電極を直接第１の導電パターン３０Ａ、３０Ｂに取り付け、且つソース電極及びゲート電極を第２の導電パターン３１Ａ、３１Ｂに接続した後、単一モールドするので、図１３から図１５に示めす各ソース、ドレインあるいはゲート電極を取出す各端子１３、１４、１５を必要とせず、小型化且つ薄型化できる。
【００４１】
又ＭＯＳＦＥＴＱ１、Ｑ２は第１の導電パターン上に固着されるので、それぞれのドレイン電極は第１の導電パターンから直接第１の外部電極で取り出されるので、実装するプリント基板のパターンまでが最短である。
【００４２】
ソース電極も２１本のボンデイング細線で第２の導電パターンに取り出されるので、従来の図１４および図１５に示す個別モールド構造よりも５倍以上のボンディング細線があり、両者でＯＮ抵抗を大幅に低減できる。
【００４３】
前記ドライバ集積回路Ｄの端子ＰＨＡＳＥと端子ＢＯＯＴは導電パターン３３Ｃと導電パターン３３Ｄにボンディング細線３９Ａ、３９Ｂで接続されている。又前記第４の導電パターン３３Ｃと導電パターン３３Ｄは延長し対向する細長部３３ＣＣ及び３３ＤＤを形成している。そして対向する前記細長部３３ＣＣと３３ＤＤ間にはチップのチップコンデンサＣ１、Ｃ２、Ｃ３・・・が取り付けられている。チップコンデンサＣ１、Ｃ２、Ｃ３・・・は必要とする容量値に応じて数が決められる。前記ドライバ集積回路Ｄの端子ＶＣＣと端子ＰＶＣＣは導電パターン３３Ｆと導電パターン３３Ｅにボンディング細線４０、４１で接続されている。
【００４４】
前記下方にスイッチング用の２つのＭＯＳＦＥＴＱ１、Ｑ２を設ける第１の導電パターン３０Ａ、３０Ｂを並設し、前記第１の導電パターン３０Ａ、３０Ｂの側方のソース電極となる第２の導電パターン３１Ａ、３１Ｂを設け、上方中央にドライバ集積回路Ｄが設けられる第３の導電パターン３２を形成し、側方に電極および付属回路素子が設けられる第４の導電パターン３３Ａ、３３Ｂ、３３Ｃ、３３Ｄを設けている。
【００４５】
従って混成集積回路の横の大きさは２個のスイッチング用のＭＯＳＦＥＴＱ１、Ｑ２の大きさと略同じとなる。また縦の大きさはＭＯＳＦＥＴＱ１、Ｑ２とドライバ集積回路Ｄの大きさと略同じとなる。しかも第１の導電パターン３０Ａ、３０Ｂ、第２の導電パターン３１Ａ、３１Ｂ、第３の導電パターン３２、第４の導電パターン３３Ａ、３３Ｂ、３３Ｃ、ＭＯＳＦＥＴＱ１、Ｑ２とドライバ集積回路Ｄ及びチップコンデンサＣ１、Ｃ２、Ｃ３・・・等は絶縁性樹脂５３にて一体に構成され、絶縁基板を不要にしたので薄くされる。
【００４６】
図７及び図８は本発明の混成集積回路の一部分の製造工程を示す断面図である。ここでは前記第１及び第２の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂと、これら第１の導電パターン３０Ａ、３０Ｂ上に固着されたＭＯＳＦＥＴＱ１、Ｑ２のベアチップ部分について説明する。
【００４７】
図７（Ａ）は第１及び第２の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂとなるシート状の導電箔５０である。この導電箔５０はＣｕを主材料とした導電箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の合金から成る導電箔等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発できる導電材が好ましい。
【００４８】
図７（Ｂ）に示す如く、導電箔５０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、前記第１及び第２の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂとなる領域を除いて導電箔５０が露出するようにホトレジストＰＲをパターンニングする。
【００４９】
図７（ｃＣ）に示すごとく、導電箔５０を選択的にエッチングして分離溝５１Ａ、５１Ｂ、５１Ｃを形成する。それにより前記分離溝５１Ａ、５１Ｂ、５１Ｃで分離された第１及び第２の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂを形成する。このとき分離溝５１Ａ、５１Ｂ、５１Ｃの下部は繋がっている。
【００５０】
次に図８（Ａ）に示すように、第１の導電パターン３０Ａ、３０Ｂ上にパワーＭＯＳＦＥＴＱ１、Ｑ２のベアチップのドレイン電極側を固着する。またソース電極と第２の導電パターン３１Ａ、３１Ｂとにボンディング細線３５Ａ、３５Ｂをボールボンディングして接続する。
【００５１】
然る後、前記パワーＭＯＳＦＥＴＱ１、Ｑ２及びボンディング細線３５Ａ、３５Ｂを一括して被覆し、且つ分離溝５１Ａ、５１Ｂ、５１Ｃに充填されるように絶縁性樹脂５３で共通モールドする。
【００５２】
図８（Ａ）に示すように、絶縁性樹脂５３はパワーＭＯＳＦＥＴＱ１、Ｑ２及び第１および第２の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂを完全に被覆し、分離溝５１Ａ、５１Ｂ、５１Ｃには絶縁性樹脂５３が充填され一体化される。
【００５３】
本工程の特徴は、絶縁性樹脂５３を被覆するまでは、導電パターンとなる導電箔５０が支持基板となり、図１３、図１４に示す支持基板となるヘッダー１０を不要としたことである。
【００５４】
次に点線で示すように、第１および第２の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂの裏面の電極となる部分が露出するまで絶縁性樹脂５３を除去する。
【００５５】
図８（Ｂ）に示すように、前記点線まで絶縁性樹脂５３を除去すると、第１および第２の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂは分離される。そして前記第１および第２の導電パターン３０Ａ、３０Ｂ、３１Ａ、３１Ｂの裏面が露出された部分にハンダ等の導電材を付着し、裏面電極３０ａ、３０ｂ、３１ａ、３１ｂを形成する。
【００５６】
図９は前記前述した方法により形成されたスイッチング回路Ｓの混成集積回路のブロック図である。端子Ｔ１、Ｔ２は第２の導電パターン３１Ａ、３１Ｂの露出された裏面電極３１ａ、３１ｂであり、端子Ｔ３、Ｔ４は第１の導電パターン３０Ａ、３０Ｂの露出された裏面電極３０ａ、３０ｂである。また端子ＧＥ１、ＧＥ２は第４の導電パターン３３Ａ、３３Ｂの露出された裏面電極３３ａ、３３ｂで、測定等に使用される。このように各端子は各導電パターンの露出された裏面電極でそのまま回路基板の印刷配線に接合される。
【００５７】
図１０はＤＣ−ＤＣコンバータの他の実施例を示すブロック図である。
【００５８】
前記ＤＣ−ＤＣコンバータにより２０Ａの負荷電流Ｉ０を得ることができるが、それでは負荷電流が不足する場合は前記スイッチング回路Ｓを並列接続する。本実施例では８０Ａを必要とする場合で、前記スイッチング回路Ｓを４つ並列接続している。
【００５９】
外付けのスイッチング制御回路１の端子ＰＷＭ１、２、３、４からのＰＷＭ変調されたスイッチング信号ｆ１、ｆ２、ｆ３、ｆ４がドライバ集積回路ＤＡ、ＤＢ、ＤＣ、ＤＤに順次加わると、各ドライバ集積回路ＤＡ、ＤＢ、ＤＣ、ＤＤのＭＯＳＦＥＴＱ１が順次オンする。一方ドライバ集積回路ＤＡ、ＤＢ、ＤＣ、ＤＤのＭＯＳＦＥＴＱ２もＭＯＳＦＥＴＱ１がオフしたときに順次オンする。
【００６０】
従ってチョークコイル２４Ａ、２４Ｂ、２４Ｃ、２４Ｄには、前述したように各ドライバ集積回路ＤＡ、ＤＢ、ＤＣ、ＤＤのＭＯＳＦＥＴＱ１、Ｑ２のオン・オフに応じて負荷電流Ｉ０が流れる。その結果負荷２６には前記各チョークコイル２４Ａ、２４Ｂ、２４Ｃ、２４Ｄに流れる負荷電流Ｉ０の４倍の負荷電流Ｉ０が取出される。
【００６１】
尚、端子ＩＳＥＮ１、２、３、４は各ドライバ集積回路ＤＡ、ＤＢ、ＤＣ、ＤＤの過電流検出端子である。また端子ＶＳＥＮは負荷回路２６の過大電圧検出端子である。
【００６２】
図１１は前記混成集積回路を取付ける印刷基板の平面図である。回路基板３００には前記混成集積回路の第１の導電パターン３０Ａ、３０Ｂ、第２の導電パターン３１Ａ、３１Ｂ、第３の導電パターン３２、第４の導電パターン３３Ａ、３３Ｂ、３３Ｃの裏面電極に対応して印刷配線３００Ａ、３００Ｂ、３１０Ａ、３１０Ｂ、３２０、３３０が設けられている。
【００６３】
前記以外に更に回路基板３００にはアースとなる印刷配線ＧＮＤ、電源となる印刷配線ＶＣＣ及び負荷が接続される印刷配線ＨＣＣが設けられている。前記印刷配線はスイッチング回路Ｓを構成するに必要な個所は接続されている。例えば前記印刷配線ＶＣＣは第４の導電パターン３３に対応して設けられた印刷配線３３０の一つに接続されている。
【００６４】
また印刷配線ＧＮＤは第３の導電パターン３２に対応して設けられた印刷配線の一つに接続されている。さらに印刷配線３１０Ａに結合された印刷配線３４０Ａ、３４０Ｂ、３４０Ｃ、３４０Ｄと印刷配線ＨＣＣ間には夫々チョークコイル２４Ａ、２４Ｂ、２４Ｃ、２４Ｄが接続される。従って本発明の混成集積回路の裏面電極を前記各対応する印刷配線に接合されるだけで、図１に示すＤＣ−ＤＣコンバータが形成される。
【００６５】
さらに図１０に示すように、８０Ａの負荷電流を得るために４個のスイッチング回路Ｓに使用する場合には、同じ４個のパターンの印刷配線を繰り返し配列する。このように大きな負荷電流を必要とするため、同じスイッチング回路Ｓを並列接続して使用する場合に、同じパターンの印刷配線を繰り返し配列することでいくつでも対応でき、設計のやり直しも必要としない。
【００６６】
【発明の効果】
本発明の混成集積回路はスイッチング素子の一電極を固着した導電パターン及び他の電極を取り付けた導電パターンの裏面電極を直接回路基板の印刷配線に固着するので、従来のごとく回路素子の電極を取り付ける端子を必要とせず、電極小型化及び薄型化できる。
【００６７】
また本発明の混成集積回路はスイッチング回路を構成するチップ状のパワースイッチング素子を固着する第１の導電パターンの少なくとも二辺に沿ってＬ字状をなす第２の導電パターンを形成し、前記スイッチング素子の電極と第２の導電パターンを二方向に引き出されたボンディング細線で接続する。従ってスイッチング素子の電極と第２の導電パターン間に数多くののボンディング細線をボンディングすることができるので、前記スイッチング素子の電極と第２導電パターン間の抵抗値を小さくできる。
【００６８】
また第２の導電パターンの裏面に外部電極を設け、前記パワーＭＯＳＦＥＴのドレイン電極を前記第１の導電パターンから直接外部電極に取出すようにしたので、前記パワーＭＯＳＦＥＴのＯＮ抵抗を低減することができる。
【図面の簡単な説明】
【図１】本発明の混成集積回路を用いたＤＣ−ＤＣコンバータのブロック図である。
【図２】図１の各部分の信号波形図である。
【図３】同じく図１の各部分の信号波形図である。
【図４】本発明の混成集積回路に用いられた導電パターンの平面図である。
【図５】本発明の混成集積回路に用いられた導電パターンの裏面図である。
【図６】本発明の混成集積回路装置の平面図である。
【図７】本発明の混成集積回路装置の製造工程を示す断面図である。
【図８】同じく本発明の混成集積回路装置の製造工程を示す断面図である。
【図９】本発明の混成集積回路装置により形成されたスイッチング回路のブロック図である。
【図１０】本発明の混成集積回路装置をＤＣ−ＤＣコンバータの他の実施例を示すブロック図である。
【図１１】本発明の混成集積回路装置を取付ける回路基板の平面図である。
【図１２】従来のＤＣ−ＤＣコンバータのブロック図である。
【図１３】従来の半導体装置の断面図である。
【図１４】従来の半導体装置の平面図である。
【図１５】同じく従来の半導体装置の平面図である。
【符号の説明】
２１　　　　　　　　スイッチング制御回路
３０Ａ、３０Ｂ　　第１の導電パターン
３１Ａ、３１Ｂ　　第２の導電パターン
３２　　　　　　　第３の導電パターン
３３Ａ、３３Ｂ　　第４の導電パターン
３５Ａ、３５Ｂ　　ボンディング細線
Ｑ１、Ｑ２　　　　ＭＯＳＦＥＴ
Ｄ　　　　　　　　ドライバ回路
Ｓ　　　　　　　　スイッチング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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