(57)【要約】【課題】高ジャンクション耐圧特性の高耐圧トランジスタと高電流駆動特性の低電圧トランジスタを備え、両方のトランジスタ形成領域における素子分離性能を確保した半導体装置を提供する。【解決手段】サイドウォール幅の夫々異なる高耐圧トランジスタ（ａ）と低電圧トランジスタ（ｂ）とを備える半導体装置であって、高耐圧トランジスタ（ａ）のサイドウォールは、ゲート電極１０ａの両側面から側方に向って夫々、第１の側壁膜１２と第２の側壁膜１３と第３の側壁膜１４と第４の側壁膜２１の４層により積層形成されており、低電圧トランジスタ（ｂ）のサイドウォールは、ゲート電極１０ｂの両側面から側方に向って夫々、第１の側壁膜１２と第２の側壁膜１３と第４の側壁膜２１の３層により積層形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
サイドウォール幅の夫々異なる高耐圧トランジスタと低電圧トランジスタとを備える半導体装置であって、
前記高耐圧トランジスタの前記サイドウォールは、ゲート電極の両側面から側方に向って夫々、第１の側壁膜と第２の側壁膜と第３の側壁膜と第４の側壁膜の４層により積層形成されており、
前記低電圧トランジスタのサイドウォールは、ゲート電極の両側面から側方に向って夫々、前記第１の側壁膜と前記第２の側壁膜と前記第４の側壁膜の３層により積層形成されていることを特徴とする半導体装置。
【請求項２】
サイドウォール幅の夫々異なる高耐圧トランジスタと低電圧トランジスタとを備える半導体装置であって、
前記高耐圧トランジスタの前記サイドウォールは、ゲート電極の両側面から側方に向って夫々、第２の側壁膜と第３の側壁膜と第４の側壁膜の３層により積層形成されており、
前記低電圧トランジスタのサイドウォールは、ゲート電極の両側面から側方に向って夫々、前記第２の側壁膜と前記第４の側壁膜の２層により積層形成されていることを特徴とする半導体装置。
【請求項３】
前記高耐圧トランジスタと前記低電圧トランジスタに加えて、不揮発性半導体メモリ用のフローティングゲート型のメモリセルトランジスタを備え、
前記メモリセルトランジスタの前記サイドウォールが、前記メモリセルトランジスタのコントロールゲートとフローティングゲートの両側面から側方に向って夫々、前記第４の側壁膜で形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の側壁膜がシリコン窒化膜であり、前記第３の側壁膜がシリコン酸化膜であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第２の側壁膜は１０ｎｍ以下の幅で形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
サイドウォール幅の夫々異なる高耐圧トランジスタと低電圧トランジスタとを備える半導体装置の製造方法であって、
前記高耐圧トランジスタ用の第１のゲート絶縁膜と第１のゲート電極と前記第１のゲート絶縁膜よりも薄い前記低電圧トランジスタ用の第２のゲート絶縁膜と第２のゲート電極を形成する第１の工程と、
前記高耐圧トランジスタ形成領域の半導体基板に前記半導体基板と逆導電型の不純物を導入して第１のＬＤＤ領域を形成する第２の工程と、
前記低耐圧トランジスタと前記高耐圧トランジスタの各ゲート電極にサイドウォールとなる側壁膜を形成する第３の工程と、
前記第３の工程で形成された前記低耐圧トランジスタ形成領域の前記側壁膜を除去する第４の工程と、
前記低電圧トランジスタ形成領域の半導体基板に前記半導体基板と逆導電型の不純物を選択的に導入して第２のＬＤＤ領域を形成する第５の工程と、
前記低耐圧トランジスタと前記高耐圧トランジスタの各ゲート電極に再度サイドウォールを形成した後、前記高耐圧トランジスタと前記低電圧トランジスタのソースとドレインを形成する第６の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記高耐圧トランジスタと前記低電圧トランジスタとは別の不揮発性半導体メモリ用のフローティングゲート型のメモリセルトランジスタを形成する工程を、前記第５の工程の前に有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第３の工程において、第１の側壁膜と第２の側壁膜と第３の側壁膜を積層堆積し、少なくとも前記高耐圧トランジスタの形成領域において、前記第３の側壁膜に対し前記第２の側壁膜の表面が露出するまで異方性エッチングを行い、
前記第４の工程において、前記第３の工程で前記低電圧トランジスタ形成領域に積層された前記第３の側壁膜を、前記低電圧トランジスタ形成領域に開口を持つフォトレジストをマスクに、等方性エッチングにより除去することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第３の工程において、第２の側壁膜と第３の側壁膜を積層堆積し、少なくとも前記高耐圧トランジスタ形成領域において、前記第３の側壁膜に対し前記第２の側壁膜の表面が露出するまで異方性エッチングを行い、
前記第４の工程において、前記第３の工程で前記低電圧トランジスタ形成領域に積層された前記第３の側壁膜を、前記低電圧トランジスタ形成領域に開口を持つフォトレジストをマスクにして、等方性エッチングにより除去することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項１０】
前記第３の工程における前記第３の側壁膜に対する前記異方性エッチングは、少なくとも前記低電圧トランジスタ形成領域を被覆したフォトレジストをマスクにして行われることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の側壁膜がシリコン窒化膜であり、前記第３の側壁膜がシリコン酸化膜であることを特徴とする請求項８〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第２の側壁膜は１０ｎｍ以下の幅で形成されることを特徴とする請求項８〜１１の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サイドウォール幅の夫々異なる高耐圧トランジスタと低電圧トランジスタとを備える半導体装置及びその製造方法に関し、より具体的には、高電圧駆動回路と低電圧駆動回路を同一チップに混載する半導体装置及びその製造方法に関し、更には、不揮発性半導体メモリセルアレイが集積された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、不揮発性メモリセルアレイとともに、高速で駆動するロジック回路を同一チップに混載し付加価値を高めた半導体集積回路へのニーズが高まってきている。
【０００３】
この種の半導体装置では、メモリセルアレイの周辺回路として、メモリセル駆動に必要とされる高電圧（書き込み／消去動作等）を扱う駆動回路等を構成する高耐圧トランジスタと、低電圧で且つ高速に動作するロジック回路等を構成する低電圧トランジスタ回路が用いられる。
【０００４】
高耐圧トランジスタは、上述したようにメモリセルの書き込み／消去等十数Ｖの高電圧を発生、転送するために使用するが、不揮発性メモリとしては、数万回以上の書き込み／消去に対してエラーフリーとなる信頼性を確保することが最も要求されており、そのため高電圧を取り扱う高耐圧トランジスタのジャンクション耐圧は十分に確保しておく必要がある。
【０００５】
上記問題を解決するために、下記の特許文献１では、サイドウォール幅を作り分け、高耐圧トランジスタのサイドウォール幅を低電圧トランジスタのサイドウォール幅より幅広の構造にする方法が開示されている。この特許文献１で開示されている従来の製造工程を、図１１〜１４を用いて簡単に説明する。尚、同図において、高い耐圧トランジスタの工程断面図は（ａ）に、低電圧トランジスタの工程断面図は（ｂ）で示している。
【０００６】
先ず、図１１に示すように素子分離領域１０２及び高耐圧トランジスタ領域（ａ）のＮウェル１０３とＰウェル１０４、低電圧トランジスタ領域（ｂ）のＮウェル層１１８とＰウェル層１１９を有する半導体基板１０１に、素子分離１０２と低電圧トランジスタ用のゲート絶縁膜１０９及びゲート電極１１０ｂ、高耐圧トランジスタ用のゲート絶縁膜１０８及びゲート電極１１０ａを形成する。
【０００７】
次に、図１２に示すように、低電圧トランジスタ及び高耐圧トランジスタに、夫々のゲート電極をマスクとして選択的にＬＤＤ注入（不純物注入）を行い、ＬＤＤ領域１１１，１２０を形成する。尚、このＬＤＤ領域の形成においては、高耐圧トランジスタ側の方が、低電圧側より深く形成する。
【０００８】
その次に、図１３に示すように、シリコン酸化膜やシリコン窒化膜等からなるサイドウォール用の第１の絶縁膜１１２を形成し、低電圧トランジスタを形成する領域の絶縁膜１１２を除去し、高耐圧トランジスタ領域のみに絶縁膜を残す。ここで低電圧トランジスタ領域の第１の絶縁膜１１２の部分的な除去には、低電圧トランジスタ領域のみに開口を持つフォトレジスト１１５を形成し、これをマスクとして絶縁膜の途中までウエットエッチした後に、ドライエッチングを行い除去する方法や、絶縁膜にシリコン窒化膜やシリコン窒化酸化膜を用いる方法により、異方性エッチングを用いても下地の素子分離絶縁膜１０２を過剰にエッチングしないようにしている。
【０００９】
その次に、基板全面に第２の絶縁膜１１３を堆積し全面エッチバックすることで、低電圧トランジスタ領域及び高耐圧トランジスタ領域に夫々異なる幅を持ったサイドウォールが形成される。
【００１０】
その後、図１４に示すように、ゲート電極及びサイドウォールをマスクとして、ソース／ドレイン形成のための高濃度不純物注入を行う。その後、図示しないが基板表面をサリサイド化し、全面にＣＶＤ等により絶縁膜を被覆した後、コンタクトホールを開口しそこに導電膜を埋め込み、所望の電極を接続して高耐圧トランジスタと低電圧トランジスタを備える半導体装置を得る。
【００１１】
この従来技術の方法を用いた場合、高耐圧トランジスタにおいては、低濃度拡散層（ＬＤＤ）が深く拡散されると同時に高濃度拡散層（ソース／ドレイン）と低濃度拡散層の先端までの距離が大きくとられており、空乏層が延びやすくなってジャンクション耐圧を十分に確保させている。一方で、低電圧トランジスタにおいては、浅いＬＤＤ層によりドライブ電流ロス及び短チャネル特性の劣化を抑制した高性能なロジックトランジスタを形成することができる。
【００１２】
【特許文献１】
特開２００１−９３９８４号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上述した従来の方法では、不揮発性半導体記憶装置と低電圧ロジック回路を一つのチップ内に混載した場合に、低電圧トランジスタ領域の第１の側壁膜の除去時において、素子分離絶縁膜を保護するようなストッパ膜等がないため、現実的に素子分離絶縁膜でエッチストップさせることは制御が難しく、製造工程上、素子分離絶縁膜を過剰にエッチングし、結果的に素子分離性能を劣化させてしまう問題があった。
【００１４】
また、低電圧トランジスタにおいて高耐圧トランジスタと同様、ゲート電極形成後に低濃度領域形成用のＬＤＤ注入を行うと、その後のサイドウォール形成等の熱処理工程で不純物がゲート直下に拡散したり、濃度が薄くなったりして結果的に短チャネル効果が大きくなったり、駆動電流不足等のトランジスタ性能の劣化が発生し、トランジスタの微細化を阻害していた。
【００１５】
一方で低電圧トランジスタにおいて第１のサイドウォールを残したまま、ＬＤＤ注入を行うとその後の熱処理を経ても、チャネル直下まで低濃度拡散領域が回り込みにくいため、結果的に実効チャネル長が大きくなって、しきい値電圧の上昇やトランジスタの電流駆動能力の低下を招き、所望のトランジスタを得ることが不可能である。
【００１６】
本発明は、上記問題点に鑑みてなされたもので、その目的は、高耐圧トランジスタと低電圧トランジスタとを備える半導体装置において、両方のトランジスタ形成領域における素子分離性能を確保しつつ、高ジャンクション耐圧特性の高耐圧トランジスタと高電流駆動特性の低電圧トランジスタを備えた半導体装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
この目的を達成するための本発明に係る半導体装置は、サイドウォール幅の夫々異なる高耐圧トランジスタと低電圧トランジスタとを備える半導体装置であって、前記高耐圧トランジスタの前記サイドウォールが、ゲート電極の両側面から側方に向って夫々、第１の側壁膜と第２の側壁膜と第３の側壁膜と第４の側壁膜の４層、或いは、第２の側壁膜と第３の側壁膜と第４の側壁膜の３層により積層形成されており、前記低電圧トランジスタのサイドウォールが、ゲート電極の両側面から側方に向って夫々、前記第１の側壁膜と前記第２の側壁膜と前記第４の側壁膜の３層、或いは、前記第２の側壁膜と前記第４の側壁膜の２層により積層形成されていることを特徴とする。ここで、上記特徴の本発明に係る半導体装置は、前記第２の側壁膜がシリコン窒化膜であり、前記第３の側壁膜がシリコン酸化膜であることが好ましく、更に、前記第２の側壁膜は１０ｎｍ以下の幅で形成されていることが好ましい。
【００１８】
上記特徴の本発明に係る半導体装置によれば、耐圧仕様の異なるトランジスタでサイドウォール幅を異ならせる構造により、高耐圧トランジスタでは耐圧性能がさらに高くなり、低電圧トランジスタにおいては寄生抵抗が小さくなり、高い駆動電流が確保されるとともに、素子の小型化が可能となり、素子分離性能に優れた高信頼性で高性能な半導体装置を得ることができる。
【００１９】
この目的を達成するための本発明に係る半導体装置の製造方法は、サイドウォール幅の夫々異なる高耐圧トランジスタと低電圧トランジスタとを備える半導体装置の製造方法であって、前記高耐圧トランジスタ用の第１のゲート絶縁膜と第１のゲート電極と前記第１のゲート絶縁膜よりも薄い前記低電圧トランジスタ用の第２のゲート絶縁膜と第２のゲート電極を形成する第１の工程と、前記高耐圧トランジスタ形成領域の半導体基板に前記半導体基板と逆導電型の不純物を導入して第１のＬＤＤ領域を形成する第２の工程と、前記低耐圧トランジスタと前記高耐圧トランジスタの各ゲート電極にサイドウォールとなる側壁膜を形成する第３の工程と、前記第３の工程で形成された前記低耐圧トランジスタ形成領域の前記側壁膜を除去する第４の工程と、前記低電圧トランジスタ形成領域の半導体基板に前記半導体基板と逆導電型の不純物を選択的に導入して第２のＬＤＤ領域を形成する第５の工程と、前記低耐圧トランジスタと前記高耐圧トランジスタの各ゲート電極に再度サイドウォールを形成した後、前記高耐圧トランジスタと前記低電圧トランジスタのソースとドレインを形成する第６の工程と、を有することを特徴とする。ここで、上記特徴の本発明に係る半導体装置の製造方法は、前記第３の工程において、第１の側壁膜と第２の側壁膜と第３の側壁膜、或いは、第２の側壁膜と第３の側壁膜を積層堆積し、少なくとも前記高耐圧トランジスタの形成領域において、前記第３の側壁膜に対し前記第２の側壁膜の表面が露出するまで異方性エッチングを行い、前記第４の工程において、前記第３の工程で前記低電圧トランジスタ形成領域に積層された前記第３の側壁膜を、前記低電圧トランジスタ形成領域に開口を持つフォトレジストをマスクに、等方性エッチングにより除去することが好ましい。更には、前記第２の側壁膜がシリコン窒化膜であり、前記第３の側壁膜がシリコン酸化膜であること、また、前記第２の側壁膜は１０ｎｍ以下の幅で形成されることが好ましい。
【００２０】
尚、上記の本発明に係る半導体装置の製造方法において、半導体基板という場合、ウェルを含むものとする。
【００２１】
上記特徴の本発明に係る半導体装置の製造方法によれば、異なるサイドウォール幅を形成するに当たり、好ましい形態において、低電圧トランジスタ領域のサイドウォールの下層及び内側に選択性の高いシリコン窒化膜からなるストッパ膜を形成しておき、その後の等方性エッチングでシリコン酸化膜からなるサイドウォールを除去する工程を有する。その結果、耐圧仕様の異なるトランジスタでサイドウォール幅を異ならせる構造により、高耐圧トランジスタでは耐圧性能がさらに高くなり、低電圧トランジスタにおいては寄生抵抗が小さくなり、高い駆動電流が確保されるとともに、素子の小型化が可能となり、素子分離性能に優れた高信頼性で高性能な半導体装置を製造することができる。
【００２２】
また、上記特徴の本発明に係る半導体装置の製造方法によれば、下地の素子分離絶縁膜を過剰にエッチングすることがないので、欠陥の発生や、素子分離性能の劣化がなく歩留りが良好な半導体装置が得られる。更に、サイドウォールを一度除去し、ＣＶＤ工程などの高温熱処理を行った後で、低電圧トランジスタの薄い側壁を有するゲート電極と自己整合的にＬＤＤ注入を行うことを特徴としており、この結果、高耐圧トランジスタ、低電圧トランジスタをそれぞれ個別にＬＤＤ注入および熱処理を行うので、とりわけ低電圧トランジスタにおいては、熱処理の影響を受けずに短チャネル効果を抑制した微細なゲート長を有するトランジスタを製造することができる。
【００２３】
【発明の実施の形態】
本発明に係る半導体装置とその製造方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。
【００２４】
〈第１実施形態〉
図１に、本発明装置の高耐圧トランジスタと低電圧トランジスタの夫々の断面構造を示す。図１は、高耐圧トランジスタ回路と高速ロジック回路との混載デバイスに適応した例である。尚、図１中、左側が高耐圧トランジスタ（ａ）で、右側が低電圧トランジスタ（ｂ）である。また、図１中、各トランジスタのソース／ドレイン電極への金属配線接続のためのコンタクトホールや金属配線層、層間絶縁膜、保護膜等の記載は省略してある。
【００２５】
高耐圧トランジスタ（ａ）においては、ゲート電極１０ａのサイドウォールとして、ゲート電極１０ａの両側面から側方遠方に向って、例えば厚さ５ｎｍのシリコン酸化膜（第１の側壁膜１２）と、厚さ５ｎｍのシリコン窒化膜（第２の側壁膜１３）と、その次に厚さ１００ｎｍのシリコン酸化膜（第３の側壁膜１４）と、その次に厚さ１００ｎｍのシリコン酸化膜（第４の側壁膜２１）が順に積層されトータルの側壁幅Ｗａは２１０ｎｍとなっている。
【００２６】
一方、低電圧トランジスタ（ｂ）においては、ゲート電極１０ｂのサイドウォールとして、ゲート電極１０ｂの両側面から側方遠方に向って、例えば厚さ５ｎｍのシリコン酸化膜（第１の側壁膜１２）と、厚さ５ｎｍのシリコン窒化膜（第２の側壁膜１３）と、その次に厚さ１００ｎｍのシリコン酸化膜（第４の側壁膜２１）が順に積層され、トータルの側壁幅Ｗｂは１１０ｎｍとなっている。
【００２７】
上述したように、高耐圧トランジスタ（ａ）では側壁幅Ｗａが幅広くなっているため、側壁の外側下の高濃度拡散層２２から側壁下の低濃度拡散層１１の先端までの距離が長く緩やかな不純物プロファイルとなっており、ジャンクション耐圧の劣化がない。
【００２８】
一方、低電圧トランジスタ（ｂ）においては、微細なゲート長及び比較的狭いサイドウォール幅Ｗｂで構成されているので、低耐圧トランジスタ領域の面積を小さくできると共に、低電圧トランジスタの低濃度拡散層２０は、薄い側壁２５のために短くできるので、寄生抵抗が抑えられ電流駆動能力を低下させることもない。
【００２９】
図１に示した本発明装置の製造方法（本発明方法）を、図２〜図１０の工程断面図を用いて説明する。
【００３０】
先ず、図２に示すように、素子分離領域２及び高耐圧トランジスタ領域（ａ）のＮウェル３とＰウェル４、低電圧トランジスタ領域（ｂ）のＮウェル層１８とＰウェル層１９を有するＰ型半導体基板１上に、高耐圧トランジスタ（ａ）のゲート酸化膜８と、低電圧トランジスタ（ｂ）のゲート酸化膜９を形成した後、基板上にポリシリコン１０を堆積する。尚、高耐圧トランジスタのＮウェル３及びＰウェル４の不純物濃度は、低電圧トランジスタのＮウェル１８及びＰウェル１９のそれより薄く、且つ、深い濃度プロファイルとなっている。
【００３１】
次に、図３に示すように、高耐圧トランジスタ（ａ）のゲート電極１０ａ、低耐圧トランジスタ（ｂ）のゲート電極１０ｂを形成する。以上の図２と図３に示す工程が、本発明方法の第１の工程に相当する。
【００３２】
その次に、図４に示すように、高耐圧トランジスタ領域（ａ）のゲート電極１０ａに対して低濃度拡散領域形成のために自己整合的に所望のイオン注入を行う。具体的には、ＮＭＯＳトランジスタにおいては、例えばリン（３１Ｐ＋）を基板に対して垂直に注入エネルギー５０〜７０ＫｅＶ、注入量１０１３ｃｍ−２オーダー程度でイオン注入を行い、ＰＭＯＳトランジスタにおいては、例えばボロン（１１Ｂ＋）を基板に対して垂直に注入エネルギー２０〜３０ＫｅＶ、注入量１０１３ｃｍ−２オーダー程度でイオン注入を行い、高耐圧トランジスタの低濃度拡散層１１となるＬＤＤを形成する。以上の図４に示すＬＤＤ形成工程が、本発明方法の第２の工程に相当する。
【００３３】
次に、図５に示すように、基板全面に第１の側壁膜１２として、例えばシリコン酸化膜を５ｎｍ、第２の側壁膜１３としてシリコン窒化膜を１０ｎｍ（１０ｎｍ以下が好ましい）、第３の側壁膜１４としてシリコン酸化膜を１００ｎｍ順次堆積する。これらの側壁膜は、例えば第１の側壁膜１２は酸化させて形成し、第２及び第３の側壁膜１３，１４は、ＬＰＣＶＤ法を用いて堆積する。
【００３４】
次に、図６に示すように、低電圧トランジスタ領域以外に開口を持つフォトレジスト１５を形成し、それをマスクにして、第３の側壁膜１４（シリコン酸化膜）のみを異方性エッチングで選択的にエッチングして高耐圧トランジスタのゲート電極１０ａの第２の側壁１３（シリコン窒化膜）の側面に側壁残し（第３の側壁膜１４のサイドウォール形成）を行う。この時点では、低電圧トランジスタ領域の第２及び第３の側壁膜１３，１４はフォトレジスト１５で覆われていたので、サイドウォールが形成されていない。尚、ここで、フォトレジスト１５を形成せずに第３の側壁膜１４を全面エッチバックして低電圧トランジスタにも高耐圧トランジスタ同様にサイドウォールを形成しておいてもよい。以上の図５と図６に示す工程が、本発明方法の第３の工程に相当する。
【００３５】
次に、図７に示すように、低電圧トランジスタ領域（ｂ）のみに開口を持つフォトレジスト１６を形成し、低電圧トランジスタのゲート電極１０ｂの側壁に形成されているシリコン酸化膜（第３の側壁膜１４）をエッチング除去する。このシリコン酸化膜の除去は、たとえばフッ酸（ＨＦ）を含有するエッチャントを用いてウエットエッチング（等方性エッチングの一例）する。
【００３６】
このウエットエッチャントは、ストッパ膜として機能するシリコン窒化膜（第２の側壁膜１３）に対して、高い選択性を有しており、第２の側壁膜１３の膜減りを必要最小限に抑えることができる。そのため、エッチャントがストッパ膜を突き破り、素子分離絶縁膜２にピンホールが発生したりする問題がなくなるので、高い製造歩留りを得ることができる。以上の図７に示す工程が、本発明方法の第４の工程に相当する。
【００３７】
この後、図８に示すように、フォトレジスト１６を除去し、残存するシリコン窒化膜（第２の側壁膜１３）とシリコン酸化膜（第１の側壁膜１２）を全面に異方性エッチングでエッチング除去する。尚、この異方性エッチングでシリコン窒化膜をエッチングする場合、この膜が、例えば１０ｎｍ以下と非常に薄いため素子分離領域の絶縁膜を過剰にエッチングすることはない。
【００３８】
また、残存するシリコン窒化膜（第２の側壁膜１３）とシリコン酸化膜（第１の側壁膜１２）の除去はこれに限定されず、基板及びゲート電極をサリサイド化するまでに行えばよい。
【００３９】
次に、図９に示すように、低電圧トランジスタ領域のゲート電極１０ｂに対して自己整合的に選択的に所望のイオン注入を行い低電圧トランジスタの低濃度拡散層２０となるＬＤＤを形成する。尚、図示しないが、低電圧トランジスタ領域のＬＤＤ注入は、ＮＭＯＳ／ＰＭＯＳ夫々において開口を持つフォトレジストを形成した上でイオン注入を行う。より具体的には、ＮＭＯＳトランジスタでは、例えばひ素（７５Ａｓ＋）を、注入エネルギー１０ＫｅＶ、注入量１０１４ｃｍ−２オーダー程度でイオン注入し、ＬＤＤを形成する。一方、ＰＭＯＳトランジスタにおいては、例えば二弗化ボロン（４９ＢＦ２＋）を、例えば注入エネルギー１０ＫｅＶ、注入量１０１４ｃｍ−２オーダー程度でイオン注入し、ＬＤＤを形成する。また、ＮＭＯＳ／ＰＭＯＳともに短チャネル効果を抑制するためのＨａｌｏ注入を同時に行ってもよい。この時、低電圧トランジスタのＬＤＤ注入は第２の側壁膜１３の外側側面を境界として注入されることになる。
【００４０】
このため、低電圧トランジスタの性能を劣化させないため、第２の側壁膜１３はエッチストッパの効果がある限り、薄い程望ましく（本第１実施形態では１０ｎｍ以下）、本第１実施形態のように、第３の側壁膜１４を、ＨＦ（フッ酸）を含有するエッチャントのみを用いて除去すれば、ウエットエッチングでの膜減りは抑制され、ストッパ膜として機能するシリコン窒化膜（第２の側壁１３）を１０ｎｍ以下に薄膜化することが可能となり、その結果、寄生抵抗の少ない良好なロジックトランジスタを得ることができる。以上の図９に示すＬＤＤ形成工程が、本発明方法の第５の工程に相当する。
【００４１】
次に、図１０に示すように、高耐圧トランジスタ領域（ａ）と低耐圧トランジスタ（ｂ）の両領域において、第４の側壁膜２１として、例えば厚さ１００ｎｍのシリコン酸化膜を堆積し、続いて選択的に異方性エッチングにより第４の側壁膜２１をサイドウォールとしてゲート電極側壁に残す。尚、第４の側壁膜２１は絶縁膜であればシリコン酸化膜に限定せず、シリコン窒化膜やシリコン窒化酸化膜、またこれらを任意に組み合わせた積層膜でもよい。尚、言うまでもないが、第３の側壁膜１４と第４の側壁膜２１ともにシリコン酸化膜であり、その界面が判別できない場合においても同様の効果がある。
【００４２】
その後、高耐圧トランジスタ領域（ａ）と低耐圧トランジスタ（ｂ）の両領域において、ゲート電極１０ａ，１０ｂとサイドウォール１２，１３，１４，２１と１２，１３，２１をマスクに自己整合的にイオン注入と活性化のための拡散を行い、高濃度ソース／ドレイン拡散層２２を形成すると図１０に示すような断面構造になる。以上の図１０に示す、第４の側壁膜２１のサイドウォール形成工程と高濃度ソース／ドレイン拡散層形成工程が、本発明方法の第６の工程に相当する。
【００４３】
その後、図示しないがシリコン基板表面及びゲート電極表面上をサリサイド化させ、全面にＣＶＤ等により絶縁膜を被覆した後、コンタクトホールを開口し、そこに導電膜を埋め込み、所望の電極を接続して、本発明装置を得る。
【００４４】
〈第２実施形態〉
上記第１実施形態では、高耐圧トランジスタ（ａ）と低電圧トランジスタ（ｂ）の２種類のサイドウォール幅の異なるトランジスタが存在する場合を説明したが、本発明装置及び本発明方法は、高耐圧トランジスタ（ａ）と低電圧トランジスタ（ｂ）に加えて、不揮発性半導体メモリ用のフローティングゲート型のメモリセルトランジスタを備え、フラッシュメモリ等の不揮発性半導体メモリを混載する場合にも適用できる。
【００４５】
ここで、メモリセルトランジスタを形成する工程を、例えば、高耐圧トランジスタ（ａ）の第１乃至第３の側壁膜１２，１３，１４のサイドウォール形成後（前記第３の工程の後）から、低電圧トランジスタ（ｂ）のＬＤＤ形成（前記第５の工程）までの間に適宜挿入すれば容易に混載可能である。
【００４６】
この場合、メモリセルトランジスタのコントロールゲート及びフローティングゲートのサイドウォールは、第４の側壁膜２１のみとなることから、メモリセルサイズの小型化が図られる。また、コントロールゲート及びフローティングゲートのサイドウォールとしては、第４の側壁膜２１のみに限定されず、第４の側壁膜２１の内側に、例えばシリコン酸化膜等の絶縁膜が形成されていても構わず、同様のメモリセル小型化の効果を得ることができる。
【００４７】
〈第３実施形態〉
上記第１または第２実施形態では、高耐圧トランジスタ（ａ）のサイドウォールは、シリコン酸化膜（第１の側壁膜１２）、シリコン窒化膜（第２の側壁膜１３）、シリコン酸化膜（第３の側壁膜１４）、シリコン酸化膜（第４の側壁膜２１）の４層が順に積層され形成され、低電圧トランジスタ（ｂ）のサイドウォールは、シリコン窒化膜（第２の側壁膜１３）、シリコン酸化膜（第３の側壁膜１４）、シリコン酸化膜（第４の側壁膜２１）の３層が順に積層され形成されていたが、高耐圧トランジスタ（ａ）と低電圧トランジスタ（ｂ）の各サイドウォールにおいて、シリコン酸化膜（第１の側壁膜１２）は必ずしも設けなくても構わない。この場合、シリコン酸化膜（第１の側壁膜１２）の膜厚が５ｎｍ程度と薄いので、シリコン窒化膜（第２の側壁膜１３）がエッチストッパ膜として機能する限りにおいて、シリコン酸化膜（第１の側壁膜１２）がなくても上記第１及び第２実施形態と同様の効果を奏する。
【００４８】
尚、本発明方法を具体的に実施するにあたり、本発明方法の技術的思想の範囲内において、上記第１乃至第３の実施形態に例示した製造工程及び製造条件は適宜変更して実施できる。例えば、高耐圧トランジスタ（ａ）の低濃度拡散層形成のためのイオン注入は（上記第２の工程）、上記各実施形態の処理順序に限定されず、上記第３の工程途中の第１の側壁膜１２を形成後（第２の側壁膜１３形成前）に行ってもよい。
【００４９】
【発明の効果】
以上詳細に説明したように、本発明に係る半導体装置及びその製造方法によれば、高耐圧トランジスタ領域においては、ジャンクション耐圧の劣化を防止でき、また、低電圧トランジスタにおいては高い駆動電流が確保できる。更に、低電圧トランジスタのサイドウォール除去時に素子分離絶縁膜をストッパ膜で保護するので、高性能且つ高製造歩留りのロジック混載不揮発性メモリ等の半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施の形態における高耐圧トランジスタと低電圧トランジスタの夫々の構造を模式的に示す断面図
【図２】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図３】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図４】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図５】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図６】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図７】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図８】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図９】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図１０】本発明に係る半導体装置の製造方法の一実施の形態における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図１１】従来の半導体装置の製造方法における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図１２】従来の半導体装置の製造方法における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図１３】従来の半導体装置の製造方法における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【図１４】従来の半導体装置の製造方法における高耐圧トランジスタと低電圧トランジスタの作製過程を工程順に説明するための工程断面図
【符号の説明】
１，１０１…半導体基板
２，１０２…素子分離領域
３，１０３…高耐圧トランジスタのＮウェル
４，１０４…高耐圧トランジスタのＰウェル
８，１０８…高耐圧トランジスタのゲート酸化膜
９，１０９…低電圧トランジスタのゲート酸化膜
１０…ポリシリコン膜
１０ａ，１１０ａ…高耐圧トランジスタのゲート電極
１０ｂ，１１０ｂ…低電圧トランジスタのゲート電極
１１，１１１…高耐圧トランジスタの低濃度ソース／ドレイン拡散層（ＬＤＤ）
１２，１１２…第１の側壁膜
１３，１１３…第２の側壁膜
１４…第３の側壁膜
１５，１６，１１５…フォトレジスト
１８，１１８…低電圧トランジスタのＮウェル
１９，１１９…低電圧トランジスタのＰウェル
２０，１２０…低電圧トランジスタの低濃度ソース／ドレイン拡散層（ＬＤＤ）
２１…第４の側壁膜
２２，１２２…高濃度ソース／ドレイン拡散層
Ｗａ…高耐圧トランジスタのゲート側壁の幅（サイドウォール幅）
Ｗｂ…低電圧トランジスタのゲート側壁の幅（サイドウォール幅）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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