(57)【要約】【課題】ゲート絶縁膜への損傷問題は、ガラス基板等の絶縁性の高い基板上に形成された薄膜トランジスタを使用した表示装置で生じてしまう。特に、ガラス基板上に形成されたＴＦＴにプラズマＣＶＤ等で絶縁膜を成膜する工程において、ゲート電極やゲート配線に電界が集中し、ゲート電極やゲート配線に接続されているＴＦＴ素子が損傷すること（チャージングダメージ）が問題であった。【解決手段】そこで本発明者は、ガラス基板上に形成されたＴＦＴにおいては、アンテナ比が一定を満たすのではなく、アンテナサイズ（１０００μｍ２以下）とＴＦＴサイズ（５０μｍ２以上、好ましくは８０μｍ２以上）のどちらかが基準値を満たしている場合は、チャージングダメージの影響が低減されることを見出した。【選択図】　図２
2004055843.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に設けられたソース領域、ドレイン領域及びチャネル形成領域を有する半導体膜と、前記半導体膜上に設けられたゲート電極とを有する薄膜トランジスタにおいて、
前記ゲート電極の表面積は１０００μｍ２以下かつ前記チャネル形成領域の面積は５０μｍ２以上である第１の構造、前記ゲート電極の表面積が１０００μｍ２以上かつ前記チャネル形成領域の面積が５０μｍ２以上である第２の構造、又は前記ゲート電極の表面積が１０００μｍ２以下かつ前記チャネル形成領域の面積が５０μｍ２以下である第３の構造、から選ばれたいずれかの構造を有することを特徴とする薄膜トランジスタ。
【請求項２】
絶縁表面上に設けられたソース領域、ドレイン領域及びチャネル形成領域を有する半導体膜と、前記半導体膜上に設けられた複数のゲート電極とを有する薄膜トランジスタにおいて、
前記ゲート電極の表面積の和は１０００μｍ２以下かつ前記チャネル形成領域の面積の和は５０μｍ２以上である第１の構造、前記ゲート電極の表面積の和が１０００μｍ２以上かつ前記チャネル形成領域の面積の和が５０μｍ２以上である第２の構造、又は前記ゲート電極の表面積の和が１０００μｍ２以下かつ前記チャネル形成領域の面積の和が５０μｍ２以下である第３の構造、から選ばれたいずれかの構造を有することを特徴とする薄膜トランジスタ。
【請求項３】
請求項１又は２において、前記絶縁表面はガラス基板の表面であることを特徴とする薄膜トランジスタ。
【請求項４】
絶縁表面上にソース領域、ドレイン領域及びチャネル形成領域を有する半導体膜を形成し、前記半導体膜上にゲート電極とを形成する薄膜トランジスタの設計方法において、
前記ゲート電極の表面積が１０００μｍ２以下かつ前記チャネル形成領域の面積が５０μｍ２以上となる第１の条件、前記ゲート電極の表面積が１０００μｍ２以上かつ前記チャネル形成領域の面積が５０μｍ２以上となる第２の条件、又は前記ゲート電極の表面積が１０００μｍ２以下かつ前記チャネル形成領域の面積が５０μｍ２以下となる第３の条件、のうち少なくとも１つの条件を満たすように設計することを特徴とする薄膜トランジスタの設計方法。
【請求項５】
請求項４において、前記チャネル形成領域の面積は８０μｍ２であることを特徴とする薄膜トランジスタの設計方法。
【請求項６】
請求項４において、前記チャネル形成領域面積はチャネル長が１０μｍ又はチャネル幅が１０μｍ以上であることを特徴とする薄膜トランジスタの設計方法。
【請求項７】
請求項４において、前記ソース領域及び前記ドレイン領域と前記チャネル形成領域との間に、前記ゲート電極と重なって設けられた低濃度不純物領域を有し、前記チャネル形成領域の面積は前記低濃度不純物領域を合わせた面積であることを特徴とする薄膜トランジスタの設計方法。
【請求項８】
絶縁表面上にソース領域、ドレイン領域及びチャネル形成領域を有する半導体膜を形成し、前記半導体膜上に複数のゲート電極とを形成する薄膜トランジスタの設計方法において、
前記ゲート電極の表面積の和が１０００μｍ２以下かつ前記チャネル形成領域の面積の和が５０μｍ２以上となる第１の条件、前記ゲート電極の表面積の和が１０００μｍ２以上かつ前記チャネル形成領域の面積の和が５０μｍ２以上となる第２の条件、又は前記ゲート電極の表面積の和が１０００μｍ２以下かつ前記チャネル形成領域の面積の和が５０μｍ２以下となる第３の条件、のうち少なくとも１つの条件を満たすように設計することを特徴とする薄膜トランジスタの設計方法。
【請求項９】
絶縁表面上に形成されたソース領域、ドレイン領域及びチャネル形成領域を有する複数の半導体膜と、前記複数の半導体膜上に形成された各々ゲート電極と、前記ゲート電極を覆って形成された絶縁膜と、前記絶縁膜において前記ソース領域及び前記ドレイン領域上方に形成された開口部と、前記開口部に形成された配線と、前記配線により複数のゲート電極が電気的に接続される複数の薄膜トランジスタの設計方法において、
前記各々のゲート電極の表面積の面積が１０００μｍ２以上であるとき前記チャネル形成領域の面積が５０μｍ２以上となるように設計することを特徴とする薄膜トランジスタの設計方法。
【請求項１０】
請求項４乃至９のいずれか一において、前記絶縁表面はガラス基板の表面であることを特徴とする薄膜トランジスタの設計方法。
【請求項１１】
絶縁表面上に設けられたソース領域、ドレイン領域及びチャネル形成領域を有する半導体膜と、前記半導体膜上に設けられたゲート電極とを有する薄膜トランジスタを複数備えた半導体装置において、
前記ゲート電極の表面積は１０００μｍ２以下かつ前記チャネル形成領域の面積は５０μｍ２以上である第１の構造、前記ゲート電極の表面積が１０００μｍ２以上かつ前記チャネル形成領域の面積が５０μｍ２以上である第２の構造、又は前記ゲート電極の表面積が１０００μｍ２以下かつ前記チャネル形成領域の面積が５０μｍ２以下である第３の構造、から選ばれたいずれか一つ又は複数の構造を有する複数の薄膜トランジスタを備えた半導体装置。
【請求項１２】
請求項１１において、前記絶縁表面はガラス基板の表面であることを特徴とする半導体装置。
【請求項１３】
絶縁表面上に形成されたソース領域、ドレイン領域及びチャネル形成領域を有する半導体膜と、前記半導体膜上に形成されたゲート電極とを有する複数の薄膜トランジスタを備えた半導体装置の設計方法において、
前記ゲート電極の表面積が１０００μｍ２以下かつ前記チャネル形成領域の面積が５０μｍ２以上となる第１の条件、前記ゲート電極の表面積が１０００μｍ２以上かつ前記チャネル形成領域の面積が５０μｍ２以上となる第２の条件、又は前記ゲート電極の表面積が１０００μｍ２以下かつ前記チャネル形成領域の面積が５０μｍ２以下となる第３の条件、から選ばれたいずれか一つ又は複数の条件を満たすように設計する複数の薄膜トランジスタを備えた半導体装置の設計方法。
【請求項１４】
請求項１３において、前記チャネル形成領域の面積は８０μｍ２であることを特徴とする半導体装置の設計方法。
【請求項１５】
請求項１３において、前記チャネル形成領域面積はチャネル長が１０μｍ又はチャネル幅が１０μｍ以上であることを特徴とする半導体装置の設計方法。
【請求項１６】
請求項１３において、前記ソース領域及び前記ドレイン領域と前記チャネル形成領域との間に、前記ゲート電極と重なって設けられた低濃度不純物領域を有し、前記チャネル形成領域の面積は前記低濃度不純物領域を合わせた面積であることを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその作製方法に関する。特に、ガラス基板上に形成された薄膜トランジスタ、当該薄膜トランジスタを備えた表示装置及びその作製方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉウェハー上に形成される半導体集積回路の高集積化に伴い、トランジスタの微細化への研究開発が行われている。このようなトランジスタの作製工程では、微細なマスクパターンを忠実に導電膜や絶縁膜に転写するため、反応性イオンエッチング（ＲＩＥ）、エレクトロンサイクロトロンレゾナンス（ＥＣＲ）プラズマエッチング等のプラズマを利用したドライエッチングが用いられている。しかし、このようにプラズマを利用した導電膜等のドライエッチング時には、ゲート絶縁膜上の導電膜、又はゲート電極に接続される導電膜にチャージアップが生じ、その結果ゲート絶縁膜に損傷を与えてしまった。
【０００３】
そこで、Ｓｉウェハー上に形成される半導体集積回路において、ゲート絶縁膜の損傷を防止するために、アンテナ比（アンテナ表面積又は側面積をチャネル表面積にて割った値）を考慮する設計が行われていた（例えば、特開平０９−９２６４５、特開平１１−３５４６４２、特開２００１−２８４４６１参照）。
【０００４】
【発明が解決しようとする課題】
このようなゲート絶縁膜への損傷問題は、ガラス基板等の絶縁性の高い基板上（以下、単にガラス基板と表記する）に形成された薄膜トランジスタ（以下、ＴＦＴと表記する）を使用した表示装置でも生じてしまった。特に、ガラス基板上に形成されたＴＦＴにプラズマＣＶＤ等で絶縁膜を成膜する工程において、ゲート電極やゲート配線に電界が集中し、ゲート電極やゲート配線に接続されているＴＦＴ素子が損傷すること（チャージングダメージ）があった。
【０００５】
また、表示装置は大型化への研究が進められており、アンテナ表面積がより大きくなる方向にある。更に、ゲート電極やゲート配線の抵抗が問題となっており、ゲート電極やゲート配線を低抵抗材料で形成する必要がある。そして特に、画素部と駆動回路部とを同一基板上に一体形成する表示装置では、画素部と駆動回路部のＴＦＴを同一工程で形成するため、周辺回路の配線も同じ低抵抗材料で形成されることになる。このため、駆動回路部の素子の静電破壊が生じ易くなってしまった。
【０００６】
そこで、本発明は上記問題に鑑み、画素部や駆動回路部におけるゲート絶縁膜の損傷を防止できるＴＦＴ及びその設計方法、並びにその作製方法を提供することを課題とする。そして、本発明はこのＴＦＴを備えた半導体装置、具体的には液晶表示装置、ＥＬ発光装置、その他の表示装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
本発明者は上記問題を鑑み、ガラス基板上のＴＦＴにおいてチャージングダメージの影響が低減される条件は、Ｓｉウェハと異なった条件、すなわちアンテナ比を満たすか否かとは違った条件があるのではないかと考えた。それは、以下に示す実験結果（図１３〜図１６）に基づいて、ガラス基板上のＴＦＴとＳｉウェハに形成されたトランジスタとでは、起こっている現象が異なっていると考えられるためである。
【０００８】
そこでまず、実験結果（図１３〜図１６）について説明する。なおいずれの測定においても、測定試料のＴＦＴのチャネル形成領域のサイズは、Ｌ＝７［μｍ］、Ｗ＝８［μｍ］であり、測定条件はＶＤ＝０．１［Ｖ］、３［Ｖ］である。
【０００９】
図１５（Ａ）（Ｂ）には、ガラス基板上に形成されたシングルゲート構造のＴＦＴに対して、ソース電極及びドレイン電極は電気的に浮遊状態（ｆｌｏａｔｉｎｇ）とし、ゲート電極にはそれぞれＶＧ＝０．２［ｋＶ］、−０．２［ｋＶ］の電圧を１［ｓｅｃ］間隔で５回印加を行い、電圧印加前（−）と電圧印加後（×）のＩＤ−ＶＧ特性の比較を行った結果を示す。
【００１０】
図１５の測定結果より、ガラス基板上に形成されたＴＦＴでは、ＶＧ＝±０．２［Ｖ］のどちらにおいても電圧印加後のＴＦＴの特性の変化はほとんど無いことが確認できる。
【００１１】
次に図１６（Ａ）（Ｂ）には、ガラス基板上に形成されたシングルゲート構造のＴＦＴに対して、ソース電極及びドレイン電極を固定状態（ｃｏｍｍｏｎ、アース）とし、ゲート電極にはそれぞれＶＧ＝０．２［ｋＶ］、−０．２［ｋＶ］の電圧を１［ｓｅｃ］間隔で５回印加を行い、電圧印加前（−）と電圧印加後（×）のＩＤ−ＶＧ特性の比較を行った結果を示す。
【００１２】
図１６の測定結果より、ソース電極及びドレイン電極を固定されたガラス基板上に形成されたＴＦＴでは、ＶＧ＝±０．２［Ｖ］のどちらにおいても電圧印加後にはＴＦＴは破壊してしまうことがわかる。
【００１３】
ここで、ソース電極及びドレイン電極を浮遊状態と固定状態とした理由を説明する。ガラス基板上に形成されたＴＦＴは、ガラス基板が絶縁材料であるため、ＴＦＴの半導体層（チャネル形成領域等を有する層）の電位は、ゲート電極の電位に引き寄せられてしまう。それに対して、Ｓｉウェハは導電性材料であり、ある電位（アース）に固定された状態で形成される。従って、ガラス基板上のＴＦＴは、ソース電極及びドレイン電極が浮遊状態となっているのに対し、Ｓｉウェハのトランジスタはソース電極及びドレイン電極が固定状態となっているとみなすことができる。
【００１４】
更に図１３（Ａ）、（Ｂ）には、ガラス基板上に形成されたデュアルゲート構造のＴＦＴの下部ゲート電極を、それぞれ浮遊状態（ｆｌｏａｔｉｎｇ）と固定状態（ｃｏｍｍｏｎ）とし、上部ゲート電極にＶＧ＝０．２［Ｖ］の電圧を１［ｓｅｃ］間隔で５回印加を行い、電圧印加前（−）と電圧印加後（×）のＩＤ−ＶＧ特性の比較を行った結果を示す。
【００１５】
また、図１４（Ａ）、（Ｂ）には、ガラス基板上に形成されたデュアルゲート構造のＴＦＴの下部ゲート電極を、それぞれ浮遊状態（ｆｌｏａｔｉｎｇ）と固定状態（ｃｏｍｍｏｎ）とし、上部ゲート電極にＶＧ＝−０．２［Ｖ］の電圧を１［ｓｅｃ］間隔で５回印加を行い、電圧印加前（−）と電圧印加後（×）のＩＤ−ＶＧ特性の比較を行った結果を示す。
【００１６】
図１３、図１４の実験結果より、下部ゲート電極を固定状態とした（Ｂ）は、ソース電極及びドレイン電極を固定状態とした場合と同様に、ＶＧ＝±０．２［Ｖ］のどちらにおいても電圧印加後にはＴＦＴは破壊してしまうことがわかる。それに対して、下部デート電極を浮遊状態とした（Ａ）は、ＶＧ＝±０．２［Ｖ］のどちらにおいても電圧印加後でＴＦＴの特性の変化はほとんど無いことがわかる。
【００１７】
以上の結果により、ガラス基板上に形成されたＴＦＴとＳｉウェハとでは、チャージングダメージ等の起こりうる現象が異なることが予測され、ガラス基板上に形成されたＴＦＴを対象としたチャージングダメージを低減する条件が別途必要となる。
【００１８】
そこで本発明者は、ガラス基板上のＴＦＴでは、ＴＦＴのゲート端子に繋がるゲート配線の表面積（以下、アンテナサイズと表記する）を一定以下、又はＴＦＴのチャネル形成領域の面積（以下、ＴＦＴサイズと表記する）を一定以上とすることで、ゲート配線をアンテナとして加速されるチャージングダメージの影響が低減されることを見出した。
【００１９】
すなわちガラス基板上に形成されたＴＦＴにおいては、アンテナ比が一定であっても、アンテナサイズとＴＦＴサイズのどちらも基準値を満たしていない場合は、チャージングダメージの影響が低減されないが、アンテナサイズとＴＦＴサイズのどちらかが基準値を満たしている場合は、チャージングダメージの影響が低減されるのである。
【００２０】
つまり、本発明は、アンテナ比を一定以下にするのではなく、アンテナサイズ又はＴＦＴサイズのいずれか一方が一定の基準値を満たすＴＦＴ及びその設計方法並びにその作製方法を特徴とする。
【００２１】
なお「アンテナサイズを一定以下とする」とは、ＴＦＴのゲート電極及びそれに接続されるゲート配線の表面積をある値以下（好ましくは１×１０３μｍ２以下）とすることである。また、「ＴＦＴサイズを一定以上とする」とは、チャネル形成領域の面積（Ｓ）、すなわちチャネル長（Ｌ）×チャネル幅（Ｗ）をある値以上（好ましくはＳ＝５０μｍ２以上、更に好ましくはＬ＝１０μｍ以上又はＷ＝１０μｍ以上）とすることである。なおチャネル形成領域は、ＴＦＴの構成により、ソース領域及びドレイン領域とチャネル形成領域との間に、ゲート電極と重なって設けられた低濃度不純物領域、いわゆるＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ　Ｏｖｅｒｌａｐｐｅｄ　ＬＤＤ）を含む場合もある。
【００２２】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて説明する。
【００２３】
（実施の形態１）
本実施の形態では画素部と駆動回路部とを有する半導体装置における設計例を図１を用いて説明する。
【００２４】
図１には、半導体装置の作製工程のフローチャートを示す。半導体装置の作製工程は、まず半導体装置の仕様が決定され、その仕様に基づいて回路等が設計される。このとき、画素部や駆動回路部のどこに、どのようなサイズのＴＦＴを配置するのか（ＴＦＴのレイアウト）が決定され、レイアウトに基づいてＴＦＴのゲート電極に接続される配線の接続（配線の引き回し）が決定される。その後、回路設計（ＴＦＴのレイアウトや配線の引き回し）に基づいて、マスクが形成され、そのマスクを用いて形成されるＴＦＴが設けられた基板（以下、アクティブマトリクス基板と記載する）が形成される。次いで、アクティブマトリクス基板上に液晶素子やＥＬ素子を代表とする素子を形成し、液晶表示装置やＥＬ表示装置といった半導体装置が完成する。
【００２５】
そして上記の半導体装置の作製工程である回路設計において、アンテナサイズを一定以下となるように設計する。また、回路設計においてアンテナサイズを一定以下となるように設計できない場合は、ＴＦＴサイズを一定以上となるように設計する。
【００２６】
なお一般に、高精細パネルの画素部や高集積化された駆動回路部でのＴＦＴサイズはそれほど大きく設計できる訳ではないため、アンテナサイズを小さくすることが好ましい。
【００２７】
一方、半導体装置が完成に近づくにつれ、ＴＦＴのゲート配線とその他のゲート配線とがコンタクトを介して第２の配線で接続され、アンテナサイズが大きくなってしまう。このような場合は、ＴＦＴサイズを一定以上となるように設計するのが好ましい。
【００２８】
また、配線を介して接続された複数のＴＦＴでは、ダメージが均一に分散せず、最も弱い画素ＴＦＴへ局所的に入ってしまうことが考えられる。この場合、最も弱いＴＦＴに対して、アンテナサイズ又はＴＦＴサイズを求め、基準値を満たすように設計する必要がある。
【００２９】
このように本発明は、ガラス基板上に形成されたＴＦＴを使用した半導体装置においてチャージングダメージの影響を低減させるために、アンテナ比を一定とするのではなく、アンテナサイズ又はＴＦＴサイズのいずれか一方が一定の基準値を満たすことを特徴とする。このようにアンテナサイズ又はＴＦＴサイズのいずれか一方が一定の基準値を満たす本発明の半導体装置は、チャージングダメージを低減することが可能となる。
【００３０】
またアンテナサイズ又はＴＦＴサイズのいずれか一方の制御を行う本発明により、半導体装置の設計の自由度を広げることができうる。更に本発明は、ＴＦＴの半導体膜が非晶質状態でも結晶状態でも実施することができ、幅広く実施することが可能である。
【００３１】
（実施の形態２）
本実施の形態では、本発明の条件を満たす半導体装置の画素部のＴＦＴの例を、図２を用いて説明する。
【００３２】
図２（Ａ）に示すように、半導体装置はガラス基板２０１上に画素部２０２と、信号線駆動回路２０３、第１の走査線駆動回路２０４及び第２の走査線駆動回路２０５を有する駆動回路部とを備えている。そして、信号線駆動回路２０３から延びているソース配線２０６、第１又は第２の走査線駆動回路２０４、２０５から延びているゲート配線２０７とを有し、ソース配線２０６とゲート配線２０７との交点には画素が設けられている。
【００３３】
また、図２（Ｂ）及び（Ｃ）には、ソース配線２０６とゲート配線２０７との交点に設けられる画素の拡大図を示し、画素のＴＦＴ（画素ＴＦＴ）の構成例を示す。
【００３４】
図２（Ｂ）に示す画素ＴＦＴ２２０は、半導体膜２１０上に設けられたゲート配線の一部がゲート電極として機能し、半導体膜の一部はチャネル形成領域として機能する。そして、チャネル形成領域のチャネル長はＬ、チャネル幅はＷである。また半導体膜２１０のソース領域はコンタクト２１１を介してソース電極（ソース配線）と接続している。
【００３５】
このような、画素ＴＦＴ２２０は設計上、ＴＦＴサイズをそれほど大きく形成できるわけではないため、アンテナサイズを一定以下（好ましくは１×１０３μｍ２以下）となるように設計するのが好ましい。また、図２（Ｂ）に示す画素構成では、一つのゲート配線２０７（ゲート配線１ライン）に複数の画素ＴＦＴが繋がっているが、仮に画素ＴＦＴへ均等にダメージが分散すると考えると、画素ＴＦＴ当たりのアンテナサイズはゲート配線の表面積と、繋がっているゲート電極の数とから求めることができる。
【００３６】
しかし、複数の画素ＴＦＴへのダメージが均一に分散せず、最も弱い画素ＴＦＴへ局所的に入ってしまうことがある。このような場合、最も弱い画素ＴＦＴに対してアンテナサイズやＴＦＴサイズを求め、基準値を満たすように設計する必要がある。
【００３７】
またその後の作製工程において、第２の配線により、層間絶縁膜に形成されたコンタクトを介し、ゲート配線が駆動回路部（バッファ回路等）のＴＦＴと繋がるため、アンテナサイズが大きくなってしまう。このような場合は、ＴＦＴサイズ（チャネル形成領域の面積：Ｓ）を一定以上（好ましくはＳ＝５０μｍ２以上）を満たすことが望ましい。
【００３８】
なお、図２（Ｂ）に示す画素構成を有する実際の表示装置において、画素ＴＦＴのアンテナサイズを求めると、４インチ液晶表示装置では１．４×１０６μｍ２程度、１．９４インチＥＬ表示装置では２．５×１０５μｍ２程度となってしまう。しかし、ゲート配線１ラインに複数の画素ＴＦＴが繋がっているため、仮に絶縁破壊等のダメージが均等に分散するとした場合での画素ＴＦＴ当たりのアンテナサイズは、４インチ液晶表示装置で７．３×１０２μｍ２程度、１．９４インチＥＬ表示装置で４．７×１０２μｍ２程度となり、上記アンテナサイズの基準値（１×１０３μｍ２以下）を満たしていると考えることができる。
【００３９】
また図２（Ｃ）には（Ｂ）と異なる画素ＴＦＴを示す。図２（Ｃ）に示す画素ＴＦＴ２２１と画素容量２２２とは、画素ＴＦＴ２２０と異なり、ゲート電極とソース配線２０７とを同一プロセス（成膜及びパターニング）で形成し、その後、ゲート電極とゲート配線２０６とはコンタクトを介して接続することを特徴とする。そして、画素ＴＦＴ２２１は半導体膜２１０に対してゲート電極が２つ設けられた、いわゆるダブルゲート構造である。また、コンタクト２１２を介してゲート配線２０６と接続され、コンタクト２１３を介してソース配線２０７と接続されている。また、画素容量２２２はコンタクト２１２を介してゲート配線２０６と接続されている。そして、後に形成される画素電極とコンタクトを介して接続され、画素電極の容量として機能する。
【００４０】
設計上、画素ＴＦＴサイズは　それほど大きく形成できるわけではないため、アンテナサイズを一定以下（好ましくは１×１０３μｍ２以下）となるように設計することが望ましい。そこで図２（Ｃ）の構成を用いれば、少なくともその後形成されうる第２の配線（２ｎｄ配線）を形成するまでの間、アンテナサイズは画素容量２２２をいれても５×１０２μｍ２程度となり、アンテナサイズの基準値を満たすことができる。また、各画素が電気的に独立しているため、最も弱い画素にダメージが集中することもない。
【００４１】
なお画素ＴＦＴ２２１のようなダブルゲート構造の場合、アンテナサイズは各ゲート電極面積の和で考えればよい。もちろん本発明は、ダブルゲート以上のマルチゲート構造（例えばトリプルゲート構造）を有するＴＦＴにおいても実施することは可能である。
【００４２】
以上の本発明の設計条件を、図１７に示す。図１７は、アンテナサイズとＴＦＴサイズの関係からみた本発明の設計条件を示すグラフである。一方ではアンテナサイズが１０００μｍ２以下、つまり領域（１）及び（３）の範囲内になるよう設計すればよい。他方では、ＴＦＴサイズが５０μｍ２以上、つまり領域（１）及び（２）の範囲となるように設計すればよい。
【００４３】
また本発明の設計条件は、アンテナサイズが１０００μｍ２以下とできない場合であっても、ＴＦＴサイズが５０μｍ２以上、つまり領域（２）の範囲内になるように設計すればよく、ＴＦＴサイズが５０μｍ２以上とできない場合であっても、アンテナサイズが１０００μｍ２以下、つまり領域（３）の範囲内になるように設計すればよい。すなわち、本発明はアンテナサイズが１０００μｍ２以上であり、かつＴＦＴサイズが５０μｍ２以下である領域（４）以外となるように設計すればよい。
【００４４】
従って、本発明のガラス基板上のＴＦＴの設計条件は、領域（１）〜（３）を満たす範囲であればよく、幅広い設計範囲を得ることができる。
【００４５】
このように、少なくともアンテナサイズ又はＴＦＴサイズのいずれか一方が一定の基準値を満たす本発明の半導体装置は、チャージングダメージを低減することが可能となる。また本発明は、各構成のＴＦＴにおいて、アンテナサイズ又はＴＦＴサイズのいずれか一方の制御を行えばよいため、半導体装置の設計の自由度を広げることができうる。
【００４６】
（実施の形態３）
本実施の形態では、本発明の設計方法を用いて作製する画素部と駆動回路部を有するアクティブマトリクス基板を、図３から図７を用いて説明する。なお図３から図７では、画素部のｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴと、駆動回路部のｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのみを示す。
【００４７】
まず、図３（Ａ）に示すように、ガラス基板３０１上に酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜などの絶縁膜の積層からなる下地絶縁膜３０２を形成する。ここでは下地絶縁膜３０２として酸化シリコン膜３０２ａと酸化窒化シリコン膜３０２ｂとを積層した構造を用いるが、絶縁膜の単層膜又は２層以上積層させた構造を用いてもよい。
【００４８】
次いで、下地膜３０２上に半導体膜を形成する。半導体膜は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、又はプラズマＣＶＤ法等）により成膜した後、結晶化処理（レーザー結晶化法、熱結晶化法、又はニッケルなどの触媒を用いた熱結晶化法等）を行う。また、ニッケルなどの触媒を用いた熱結晶化の後、レーザーを照射し、結晶化を促進するとよい。
【００４９】
そして、結晶化した第１の半導体膜にボロンを添加する（チャネルドープ）。その後、この半導体膜の厚さは２５〜８０［ｎｍ］（好ましくは３０〜６０［ｎｍ］）の厚さとなるようにし、所望の形状にパターニングし、島状の半導体膜３０３を形成する。なお、結晶質半導体膜の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム合金などで形成するとよい。
【００５０】
次いで、図３（Ｂ）に示すように、フッ酸を含むエッチャントで半導体層の表面を洗浄し、半導体層を覆うゲート絶縁膜３０４を形成する。ゲート絶縁膜３０４はプラズマＣＶＤ法又はスパッタ法を用い、厚さを４０〜１５０［ｎｍ］としてシリコンを含む絶縁膜で形成する勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層又は積層構造として用いてもよい。
【００５１】
次いで、ゲート絶縁膜３０４上に膜厚２０〜１００［ｎｍ］の第１の導電膜と、膜厚１００〜４００［ｎｍ］の第２の導電膜とを積層して形成する。本実施の形態では、ゲート絶縁膜３０４上に膜厚５０［ｎｍ］の窒化タンタル膜３０５、膜厚３７０［ｎｍ］のタングステン膜３０６を順次積層して形成した。
また、第１の導電膜及び第２の導電膜はＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。その後、パターニング及びエッチングを行って、図３（Ｃ）に示すように各ゲート電極（３０５、３０６）及び各配線（図示せず）を形成する。
【００５２】
このとき本発明を実施し、画素部及び駆動回路部となるＴＦＴにおける第１の導電膜と第２の導電膜との表面積が、一定以下（好ましくは１×１０３μｍ以下）となるように形成する。
【００５３】
次いで、図３（Ｄ）に示すように、ゲート電極（３０５、３０６）をマスクとして半導体膜に導電型を付与する不純物元素を添加する第１のドーピング処理を行い、自己整合的に第１の不純物領域（ｎ＋領域）３０７ａが形成される。第１のドーピング処理はイオンドープ法又はイオン注入法で行えばよい。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）又は砒素（Ａｓ）を用いる。第１の不純物領域３０７ａには１×１０２０〜１×１０２１／ｃｍ３の濃度範囲でｎ型を付与する不純物元素が添加される。
【００５４】
その後、ゲート電極をエッチングし、図３（Ｅ）に示すように更にテーパを付けた状態に形成する。このテーパが付いたゲート電極（第２のゲート電極）をマスクとして半導体膜に導電型を付与する不純物元素を添加する第２のドーピング処理を行い、ゲート電極と重ならない第２の不純物領域（ｎ−領域）３０８ａと、第２のゲート電極の一部と重なる第３の不純物領域（ｎ−−領域）３０９ａを形成する。第２のドーピング処理はイオンドープ法、又はイオン注入法で行えばよい。第２の不純物領域３０８ａには１×１０１６〜１×１０１７／ｃｍ３の濃度範囲でｎ型を付与する不純物元素が添加される。
【００５５】
次いで、図３（Ｆ）に示すように、レジストからなるマスク３１０を形成して第３のドーピング処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴを形成する半導体層を形成する半導体層にｐ型の導電型を付与する不純物元素（ボロンなど）が添加された第３の不純物領域３０７ｂ、第４の不純物領域３０８ｂ、第５の不純物領域３０９ｂを形成する。また、第３の不純物領域３０７ｂには１×１０２０〜１×１０２１／ｃｍ３の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。なお、第３の不純物領域３０７ｂには先の工程でリン（Ｐ）が添加された領域（ｎ＋領域）であるが、ｐ型を付与する不純物元素の濃度がその１．５〜３倍添加されているため導電型はｐ型となっている。ここでは、第３の不純物領域と同じ濃度範囲の領域をｐ＋領域とも呼ぶ。以上までの工程で、それぞれの半導体層にｎ型又はｐ型の導電型を有する不純物領域が形成される。
【００５６】
不純物領域を形成した後、不純物元素を活性化するために加熱処理、強光の照射、又はレーザー光の照射を行う。また、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。特に、室温〜３００℃の雰囲気中において、表面又は裏面からエキシマレーザーを用いて不純物元素を活性化させるとよい。またＹＡＧレーザーの第２高調波を照射して活性化させてもよく、ＹＡＧレーザーはメンテナンスが少ないため好ましい活性化手段である。
【００５７】
次いで、図３（Ｇ）に示すように、酸化窒化シリコン膜、酸化シリコンなどの絶縁膜からなる第１のパッシベーション膜３１１を形成する。本実施の形態ではプラズマＣＶＤ法を用いて、酸化窒化シリコン膜を１００［ｎｍ］の厚さに形成する。その後、クリーンオーブンを用いて、３００〜５５０℃で１〜１２時間加熱し、半導体膜の水素化を行う。本実施の形態では、窒素雰囲気中で４１０℃、１時間加熱した。この工程は、第１のパッシベーション膜３１１に含まれる水素により、半導体層のダングリングボンドを終端することができる。また、水素化と共に上述の不純物領域の活性化処理を同時に行うこともできる。
【００５８】
その後、図４（Ｈ）に示すように、第１のパッシベーション膜３１１上に有機材料からなる第１の層間絶縁膜３２０を形成する。有機材料として、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。なお、第１の層間絶縁膜３２０に感光性有機樹脂を用いた場合、フォトリソフラフィ工程による露光処理により感光性有機樹脂をエッチングすると図４（Ｈ）に示すように曲率を有する開口部を形成することができる。なお、第１の層間絶縁膜にポジ型の感光性有機樹脂を用いる場合、ポジ型の感光性樹脂は茶色に着色しているため、エッチング後に感光性有機樹脂の脱色処理を行う必要がある。本実施の形態では、第１の層間絶縁膜として１．０５μｍの感光性アクリル樹脂膜を形成する。この後、第１の層間絶縁膜のパターニング及びエッチングを行い、曲率（なだらかな内壁）を有する第１の開口部を形成する。このように曲率を有する第１の開口部を形成することは、後に形成する電極の被覆率（カバレッジ）がよくなるという効果がある。
【００５９】
次いで、第１の開口部及び第１の層間絶縁膜３２０を覆うように窒化絶縁膜（代表的には、窒化珪素膜又は窒化酸化珪素膜）からなる第２のパッシベーション膜３２１を形成する。本実施の形態では第２のパッシベーション膜３２１に窒化珪素膜を用いる。窒化絶縁膜からなる第２のパッシベーション膜３２１を形成することにより、第１の層間絶縁膜から発生する脱ガスを抑制することができる。
【００６０】
そして、第２のパッシベーション膜３２１、第１のパッシベーション膜３１１、ゲート絶縁膜３０４を順次エッチングし、第２の開口部を形成する。このときの、エッチング処理は、ドライエッチング処理でもウエットエッチング処理でもよい。本実施の形態では、ドライエッチングにより第２の開口部を形成する。次いで、第２の開口部を形成した後、図４（Ｉ）に示すように、第２のパッシベーション膜上３２１及び第２の開口部に金属膜を形成し、金属膜をエッチングしてソース電極及びドレイン電極３２２、配線（図示しない）を形成する。また、金属膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施の形態では、チタン膜／チタンーアルミニウム合金膜／チタン膜（Ｔｉ／Ａｌ−Ｓｉ／Ｔｉ）をそれぞれ１００／３５０／１００［ｎｍ］に積層した。
【００６１】
この配線（２ｎｄ配線）により、複数のＴＦＴ及びアンテナが繋がってしまう。そのため、アンテナサイズが大きくなり、基準値を満たさない場合がある。２ｎｄ配線形成以降にチャージングダメージが加わるプロセスを行う場合は、予めＴＦＴサイズを大きく設計することが望ましい。
【００６２】
その後、画素電極（発光素子の陽極又は陰極となる電極）３２３を形成する。電極３２３には、ＩＴＯ、ＳｎＯ２等の透明導電膜を用いることができる。本実施の形態では、ＩＴＯを１１０［ｎｍ］成膜し、所望の形状にエッチングすることで電極３２３を形成する。
【００６３】
以上のように、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを有する駆動回路部と、ダブルゲート構造のｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを有する画素部と、を備えたアクティブマトリクス基板を完成させる。
【００６４】
このように、アンテナサイズ又はＴＦＴサイズのいずれか一方が一定の基準値を満たすＴＦＴの作製方法により、チャージングダメージを低減されるＴＦＴを提供することができる。また本発明により、アンテナサイズ又はＴＦＴサイズのいずれか一方の制御を行えばよいため、半導体装置の設計の自由度を広げることができうる。
【００６５】
（実施の形態４）
本実施の形態では、実施の形態２で作製したアクティブマトリクス基板を備えたＥＬ表示装置（ＥＬ表示モジュール）を完成させる工程を、図５を用いて説明する。なお、図５（Ａ）は、アクティブマトリクス基板の一部を拡大した図であり、図５（Ｂ）は、ＥＬ表示装置の全体を示す図である。
【００６６】
図５（Ａ）に示すように、アクティブマトリクス基板上に珪素を含む絶縁膜を形成し、画素電極３２３に対応する位置に開口部を形成して、バンクとして機能する第２の層間絶縁膜３２４を形成する。本実施の形態では５００［ｎｍ］の酸化珪素膜を成膜して、バンクを形成した。また、開口部を形成する際、第２の層間絶縁膜３２４の側壁をテーパ形状とする。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。
【００６７】
次いで、発光層３２５及び陰極３２６を、蒸着法を用いて大気解放しないで連続形成する。陰極３２６はＭｇＡｇ、Ａｌ又はＡｌ−Ｌｉのいずれかからなる金属膜を用い、厚さは２００〜２５０［ｎｍ］とすればよい。本実施の形態では、陰極を２００［ｎｍ］のＡｌ膜で形成した。なお、発光層３２５としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる４層構造を発光層とすればよい。
【００６８】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次、発光層及び陰極を形成する。但し、発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に発光層及び陰極を形成するのが好ましい。
【００６９】
ここではＲＧＢに対応した３種類のＯＬＥＤを形成する方式を用いたが、白色発光のＯＬＥＤとカラーフィルタを組み合わせた方式、青色又は青緑発光のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤを重ねる方式などを用いてもよい。
【００７０】
そして、図５（Ｂ）に示すように、陰極３２６上に窒化珪素からなる第１の保護膜５０４を設け、更に紫外線硬化樹脂、エポキシ樹脂その他の樹脂膜からなる第２の保護膜５０５を設け、その上にプラスチックフィルムからなるカバー材５０６とが設けられている。なお、プラスチックフィルムは、窒化シリコン膜等の無機絶縁膜で表面を覆い、水分や酸素を透過しないようにしておくことが望ましい。更に、異方性導電膜５１１を用いてＦＰＣ（フレキシブルプリントサーキット）５１２を接着して外部端子とすればよい。勿論、ここで説明した具体例はあくまで一例であり、本発明を実施しうるＥＬ表示装置の構成を限定するものではない。
【００７１】
以上のようなＥＬ表示装置は、チャージングダメージを受けにくい本発明の作製方法を用いて完成されるため、不良品の発生を低減することができる。また本発明により、アンテナサイズ又はＴＦＴサイズのいずれか一方の制御を行えばよいため、ＥＬ表示装置の設計の自由度を広げることができうる。
【００７２】
（実施の形態５）
本実施の形態では、実施の形態２で作製したアクティブマトリクス基板を備えた液晶表示装置（液晶表示モジュール）を完成させる工程を、図６を用いて説明する。なお、図６（Ａ）は、アクティブマトリクス基板の一部を拡大した図であり、図６（Ｂ）は、液晶表示装置の全体を示す図である。
【００７３】
図６（Ａ）に示すように、アクティブマトリクス基板上に珪素を含む第２の層間絶縁膜６２２を形成し、その上に配向膜６２３を形成し、ラビング処理を行う。また、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成してもよい。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布しても構わない。次いで、対向基板６２５上に着色層及び平坦化膜を形成する（図示せず）。また、各色の着色層を一部重ねて、遮光部を形成してもよい。そして、対向電極を画素部７０１上に形成し、対向基板６２５の全面に配向膜６２４を形成し、ラビング処理を行う。
【００７４】
そして図６（Ｂ）に示すように、画素部７０１と駆動回路部７０２、７０３が形成されたアクティブマトリクス基板と対向基板６２５とをシール剤７０８で貼り合わせる。シール剤７０８にはフィラーが混入されていて、このフィラーや柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間７０７に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いればよい。更に、異方性導電膜７１１を用いてＦＰＣ（フレキシブルプリントサーキット）７１２を接着して外部端子とすればよい。このようにして液晶表示装置が完成する。勿論、ここで説明した具体例はあくまで一例であり、本発明を実施しうる液晶表示装置の構成を限定するものではない。
【００７５】
以上のような液晶表示装置は、チャージングダメージを受けにくい本発明の作製方法を用いて完成されるため、不良品の発生を低減することができる。また本発明により、アンテナサイズ又はＴＦＴサイズのいずれか一方の制御を行えばよいため、液晶表示装置の設計の自由度を広げることができうる。
【００７６】
【実施例】
（実施例１）
本実施例では、ｎチャネル型ＴＦＴにおいて、Ｖｔｈ及びＳｈｉｆｔ−１（ｌｏｇＩＤ−ＶＧ特性グラフにおける立ち上がり点での電圧値）に関する測定する実験を行った。
【００７７】
まず、図７及び図８を用いて測定試料であるアンテナＴＦＴを説明する。図７には、実際のアンテナＴＦＴの写真（左側）と、アンテナＴＦＴ部分を拡大したアンテナＴＦＴの模式図（右側）を示す。模式図には、チャネル形成領域のチャネル長：Ｌとチャネル幅：Ｗを示してある。
【００７８】
また、アンテナの形状は、図７（Ａ）に示すアンテナＴＦＴ７１０のゲート電極につながった板型のアンテナ（以下、板型のアンテナと表記する）と、（Ｂ）に示すアンテナＴＦＴ７２０のゲート電極につながったくし型のアンテナ（以下、くし型のアンテナと表記する）の２種類がある。
【００７９】
図８には、図７（Ａ）又は（Ｂ）に示すアンテナＴＦＴ７１０、７２０をＡ−Ａ’で切断した断面図を示す。アンテナＴＦＴは、ガラス基板７０１上に設けられたソース領域及びドレイン領域７０２とチャネル形成領域７０４との間に低濃度不純物領域７０３を有する半導体膜と、ゲート絶縁膜７０５を介して半導体膜上に設けられたゲート電極７０６と、ゲート電極を覆って設けられた層間絶縁膜７０７を有するトップゲート型の構造を有することがわかる。
【００８０】
また、ゲート絶縁膜７０５は１１０［ｎｍ］のＳｉＯＮからなり、ゲート電極７０６はＴａＮ／Ｗの積層膜からなり、層間絶縁膜７０７は１００［ｎｍ］のＳｉＮと１．６［μｍ］のアクリル樹脂との積層膜である。
【００８１】
そして、以下の（表１）に示す条件のアンテナＴＦＴを用いて、アンテナサイズ（図７（Ａ）又は（Ｂ）の斜線部の面積）に対するＶｔｈの値（中央値）及びＶｔｈのばらつき（３σ’）測定した。測定点は２０ｐｏｉｎｔである。
【００８２】
【表１】
2004055843.tif 000003
【００８３】
なお、Ｖｔｈのばらつきは３σ’として測定している。ここで、３σ’について説明する。測定結果から得られたデータを昇順に並べて１６％、８４％にくるデータの差を算出し、データのばらつきが正規分布に従う場合、１６％、８４％のデータの差は±σと同等の値となる。すわなち、σ’（１６％分位）＝０．５×（１６％と８４％との差）、３σ’＝３×σ’　（１６分位）である。
【００８４】
図９（Ａ）は、ｎチャネル型のアンテナＴＦＴを有する各試料においてアンテナサイズに対するＶｔｈの値（中央値）を示し、図９（Ｂ）は、ｎチャネル型のアンテナＴＦＴを有する各試料においてアンテナサイズに対するＶｔｈのばらつき（３σ’）を示す。また、図１０（Ａ）は、ｎチャネル型のアンテナＴＦＴを有する各試料においてアンテナサイズに対するＳｈｉｆｔ−１の値（中央値）を示し、図１０（Ｂ）は、ｎチャネル型のアンテナＴＦＴを有する各試料においてアンテナサイズに対するＳｈｉｆｔ−１のばらつき（３σ’）を示す。なお、図９及び図１０では、「ＴＦＴ（１０／８）／（ａ）」を（○）、「ＴＦＴ（１０／８）／（ｂ）」を（△）、「ＴＦＴ（６／４）／（ｂ）」を（＊）で記載している。
【００８５】
図９（Ａ）、図１０（Ａ）から、各測定試料においてアンテナサイズが増すにつれ、Ｖｔｈ、Ｓｈｉｆｔ−１がプラス側又はマイナス側へシフトしていることがわかる。また図９（Ｂ）、図１０（Ｂ）から、各測定試料においてアンテナサイズが増すにつれ、ＶｔｈやＳｈｉｆｔ−１のばらつきも大きくなることがわかる。特に、アンテナＴＦＴのＴＦＴサイズが小さい「ＴＦＴ（６／４）／（ｂ）」では、アンテナサイズが４×１０５［μｍ２］のとき、Ｖｔｈのばらつきは１．７６［Ｖ］となってしまった。
【００８６】
ここで、アンテナ比について検討する。以下の（表２）にあるように、ＴＦＴサイズがＳ＝８０［μｍ２］、アンテナサイズが２．０×１０６［μｍ２］の場合は、アンテナ比が２．５×１０４であるのに対し、ＴＦＴサイズがＳ＝２４［μｍ２］、アンテナサイズが４．０×１０５［μｍ２］の場合はアンテナ比が１．７×１０４と小さくなる。Ｓｉウエハの基準で考えると、アンテナ比の小さい後者の方のＴＦＴ特性及びばらつきはよくなるはずだが、実際には後者の方のＶｔｈ、Ｓｈｉｆｔ−１の値のシフトやばらつきは明らかに大きくなっている。すなわち、ガラス基板上のＴＦＴはＳｉウエハで考えられているアンテナ比のルールには従わないことが本実施例からもわかる。
【００８７】
【表２】
2004055843.tif 000004
【００８８】
以上の結果により、ｎチャネル型ＴＦＴＶｔｈやＳｈｉｆｔ−１のプラス側又はマイナス側へシフトやばらつきを低減するためには、アンテナサイズが１×１０３［μｍ２］以下、又はＴＦＴサイズがＳ＝５０μｍ２以上（好ましくはＬ＝１０μｍ又はＷ＝１０μｍを満たし、更に好ましくはＳ＝８０μｍ２以上）を満たせばよいことがわかる。
【００８９】
（実施例２）
本実施例では、ｐチャネル型ＴＦＴにおいて、Ｖｔｈ及びＳｈｉｆｔ−１の値（中央値）及びＶｔｈばらつき及びＳｈｉｆｔ−１ばらつき（３σ’）を測定する実験を、（表１）と同様な測定試料を用いて行った。なお、測定点は２０ｐｏｉｎｔである。
【００９０】
図１１（Ａ）は、ｐチャネル型のアンテナＴＦＴを有する各試料においてアンテナサイズに対するＶｔｈの値を示し、図１１（Ｂ）は、ｐチャネル型のアンテナＴＦＴを有する各試料においてアンテナサイズに対するＶｔｈのばらつきを示す。また図１２（Ａ）は、ｐチャネル型のアンテナＴＦＴを有する各試料においてアンテナサイズに対するＳｈｉｆｔ−１の値を示し、図１２（Ｂ）は、ｐチャネル型のアンテナＴＦＴを有する各試料においてアンテナサイズに対するＳｈｉｆｔ−１のばらつきを示す。なお、図１１及び図１２では、「ＴＦＴ（１０／８）／（ａ）」を（○）、「ＴＦＴ（１０／８）／（ｂ）」を（△）、「ＴＦＴ（６／４）／（ｂ）」を（＊）で記載している。
【００９１】
図１１（Ａ）、図１２（Ａ）から、　各測定試料において、アンテナサイズが増すにつれ、Ｖｔｈ、Ｓｈｉｆｔ−１はプラス側又はマイナス側へシフトしていることがわかる。また図１１（Ｂ）、図１２（Ｂ）から、各測定試料において、ＴＦＴサイズが小さいものでは、Ｖｔｈ、Ｓｈｉｆｔ−１のばらつきが大きいことがわかる。特に、「ＴＦＴ（６／４）／（ｂ）」では、アンテナサイズが９×１０２［μｍ２］から４×１０５［μｍ２］へ増すと、Ｖｔｈのばらつきが１．２５［Ｖ］程度となってしまった。特に、アンテナＴＦＴのＴＦＴサイズが小さいＴＦＴ（６／４）では、アンテナサイズ比から見積もった予想以上にばらつきが増加してしまった。
【００９２】
以上の結果により、ｐチャネル型ＴＦＴにおいてもＶｔｈやＳｈｉｆｔ−１のプラス側又はマイナス側へシフトやばらつきを低減するためには、アンテナサイズが１×１０３［μｍ２］以下、又はＴＦＴサイズがＳ＝５０μｍ２以上（好ましくはＬ＝１０μｍ又はＷ＝１０μｍを満たし、更に好ましくはＳ＝８０μｍ２以上）を満たせばよいことがわかる。
【００９３】
【発明の効果】
本発明のように、ガラス基板上に形成されたＴＦＴを使用した半導体装置においてチャージングダメージの影響を低減させるためには、アンテナ比を一定とするのではなく、少なくともアンテナサイズ又はＴＦＴサイズのいずれか一方が一定の基準値を満たせばよい。そしてアンテナサイズ又はＴＦＴサイズのいずれか一方が一定の基準値を満たす本発明の半導体装置は、チャージングダメージを低減することが可能となる。またアンテナサイズ又はＴＦＴサイズのいずれか一方の制御を行う本発明により、半導体装置の設計の自由度を広げることができる。
【図面の簡単な説明】
【図１】半導体装置の作製工程を示す図。
【図２】本発明の半導体装置及び画素を示す図。
【図３】本発明の半導体装置の作製工程を示す図。
【図４】本発明の半導体装置の作製工程を示す図。
【図５】本発明のＥＬ表示装置の作製工程を示す図。
【図６】本発明の液晶表示装置の作製工程を示す図。
【図７】本発明の実験結果の測定試料を示す図。
【図８】本発明の実験結果の測定試料を示す図。
【図９】本発明の実験結果を示す図。
【図１０】本発明の実験結果を示す図。
【図１１】本発明の実験結果を示す図。
【図１２】本発明の実験結果を示す図。
【図１３】本発明の実験結果を示す図。
【図１４】本発明の実験結果を示す図。
【図１５】本発明の実験結果を示す図。
【図１６】本発明の実験結果を示す図。
【図１７】本発明の設計条件を示す図。
【図１】
2004055843.tif 000005
【図２】
2004055843.tif 000006
【図３】
2004055843.tif 000007
【図４】
2004055843.tif 000008
【図５】
2004055843.tif 000009
【図６】
2004055843.tif 000010
【図７】
2004055843.tif 000011
【図８】
2004055843.tif 000012
【図９】
2004055843.tif 000013
【図１０】
2004055843.tif 000014
【図１１】
2004055843.tif 000015
【図１２】
2004055843.tif 000016
【図１３】
2004055843.tif 000017
【図１４】
2004055843.tif 000018
【図１５】
2004055843.tif 000019
【図１６】
2004055843.tif 000020
【図１７】
2004055843.tif 000021