(57)【要約】【課題】アモルファスシリコン素材や有機半導体素材を用いることが可能であり、かつ基板構造の簡単なディスプレイパネルの駆動装置を提供する。【解決手段】ディスプレイパネルの行アドレスの基となるデータコード配線群と、アドレス電極ラインの配線群とを、絶縁膜とダイオード機能膜から成る複合層を挟んで交叉させる。所定の交叉点に開口部を設けることによって、開口部にダイオードを形成し、一本のアドレス電極ライン上にダイオードの一方の端子を並列に配置した行アドレスデコード用の論理回路を構成する。また、ディスプレイパネルのデータ電極に供給するデータ信号の基となるデータコード配線群と、データ電極の配線群とを、絶縁膜とダイオード機能膜から成る複合層を挟んで交叉させる。所定の交叉部で絶縁膜に開口部を設けることにより上下の配線群の間にダイオードを形成し、各々のデータ電極毎にデータ信号を供給する論理回路を構成する。【選択図】　図７
2004133027.tif 000002
【特許請求の範囲】
【請求項１】
基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、
前記基板上において互いに並列に設けられた複数のアドレス信号生成用制御線と、
前記基板上において絶縁膜とダイオード機能膜とを挟んで、前記アドレス信号生成用制御線の各々と交叉して複数の交叉部を形成する前記アドレス電極の各々からの延長線とを含み、
前記絶縁膜は、前記交叉部のうちの少なくとも一部において開口部を有することを特徴とするディスプレイパネルの駆動装置。
【請求項２】
前記アドレス信号生成用制御線の各々は、前記基板に接していることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項３】
前記延長線の各々は、前記基板に接していることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項４】
前記絶縁膜は、前記基板に接していることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項５】
前記ダイオード機能膜は、前記基板に接していることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項６】
前記ダイオード機能膜は、前記延長線の各々に沿って互いに隔離されていることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項７】
前記ダイオード機能膜は、前記絶縁膜の開口部にのみ設けられていることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項８】
前記ダイオード機能膜は、ｐ型半導体材料膜とｎ型半導体材料膜の積層膜から成ることを特徴とする請求項１に記載のディスプレイパネルの駆動装置。
【請求項９】
基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、
前記基板上において互いに並列に設けられた複数のデータ信号生成用制御線及び複数のアナログ信号入力線と、
前記基板上において絶縁膜及びダイオード機能膜を挟んで前記データ信号生成用制御線及びアナログ信号入力線の各々と交叉して交叉部を形成する複数の制御接続線と、
前記基板上において前記制御接続線の各々の端部と前記絶縁膜及びダイオード機能膜を挟んで重なり合う重複部を有する前記データ電極からの延長線と、を含み、
前記絶縁膜は、前記交叉部のうちの少なくとも一部及び前記重複部において開口部を有することを特徴とするディスプレイパネルの駆動装置。
【請求項１０】
前記データ信号生成用制御線、前記アナログ信号入力線、及び前記延長線の各々は、前記基板に接していることを特徴とする請求項９に記載のディスプレイパネルの駆動装置。
【請求項１１】
前記制御接続線の各々は、前記基板に接していることを特徴とする請求項９に記載のディスプレイパネルの駆動装置。
【請求項１２】
前記絶縁膜は、前記基板に接していることを特徴とする請求項９に記載のディスプレイパネルの駆動装置。
【請求項１３】
前記ダイオード機能膜は、前記基板に接していることを特徴とする請求項９に記載のディスプレイパネルの駆動装置。
【請求項１４】
前記ダイオード機能膜は、前記延長線の各々に沿って互いに隔離されていることを特徴とする請求項９に記載のディスプレイパネルの駆動装置。
【請求項１５】
前記ダイオード機能膜は、前記絶縁膜の開口部にのみ設けられていることを特徴とする請求項９に記載のディスプレイパネルの駆動装置。
【請求項１６】
前記ダイオード機能膜は、Ｐ型半導体材料膜とＮ型半導体材料膜の積層膜から成ることを特徴とする請求項９に記載のディスプレイパネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスプレイパネルの駆動装置等に関する。
【０００２】
【従来の技術】
複数の表示素子を挟んで互いに交叉する複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルとしては、例えば、有機エレクトロルミネセンス（以下、単に“有機ＥＬ”と称する）発光素子を表示素子として用いるアクティブマトリクス方式のディスプレイパネルが知られている（特許文献１を参照のこと）。かかるディスプレイパネルの概略構成を図１に示す。
【０００３】
同図において、ディスプレイパネル１０にはＴＦＴ素子及び有機ＥＬ発光素子から成る表示素子がマトリクス状に配列されている。因みに、ディスプレイパネルの国際的な規格であるＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｄａｐｔｏｒ）規格によれば、ディスプレイパネル１０には、例えば（６４０（×ＲＧＢ）列×４８０行）ドットの表示素子が配列される。
【０００４】
また、ディスプレイパネル１０の周辺回路であるＸ転送回路２０は、これらの６４０（×ＲＧＢ）列に並んだ表示素子群の各々に表示すべきデータ信号を供給する回路である。つまり、Ｘ転送回路２０からは、ディスプレイパネル１０のＸ軸方向について、各ＲＧＢ表示素子の各々について６４０本のデータ電極が並列に出力される。
【０００５】
一方、Ｙ転送回路３０は、４８０行に並んだ各行の表示素子群を所定のタイミングで選択し、各行の表示素子群に選択信号であるアドレス信号を供給する回路である。そして、Ｙ転送回路３０からは、ディスプレイパネル１０のＹ軸方向について４８０本のアドレス電極が並列に出力される。
以下、本明細書においては、これらのディスプレイパネルの周辺回路であるＸ転送回路２０、及びＹ転送回路３０をディスプレイパネル１０の駆動装置と称する。
【０００６】
従来、これらの駆動装置は、シフトレジスタなどの能動回路を主体に構成されていた。例えば、Ｘ転送回路２０は、６４０段のシフトレジスタを用いて、図１に示されるＸ転送用信号に含まれるＸ転送パルスを順次シフトさせ、更にそのシフトパルスによってＲＧＢ表示素子毎のアナログ信号をサンプルホールドして上記のデータ信号を生成していた。また、Ｙ転送回路３０は、４８０段のシフトレジスタを用いて図１に示されるＹ転送用信号に含まれるＹ転送パルスを順次シフトさせて上記のアドレス信号を生成していた。
【０００７】
しかしながら、シフトレジスタやサンプルホールドのような順序論理回路を構成するには、Ｐチャネル型及びＮチャネル型の両極性のトランジスタを必要とする。それ故、駆動装置を構成する半導体素材としては、単極性のトランジスタやダイオードしか作ることができないアモルファスシリコンや有機半導体等の半導体素材を用いることができず、もっぱら、製造工程が複雑でコストの高い低温ポリシリコン半導体素材が用いられてきた。
【０００８】
【特許文献１】
特願２００２−９３８５６号公報
【０００９】
【発明が解決しようとする課題】
従って、本発明が解決しようとする課題には上述した問題が一例として挙げられる。
【００１０】
【課題を解決するための手段】
請求項１に記載のディスプレイパネルの駆動装置は、基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、前記基板上において互いに並列に設けられた複数のアドレス信号生成用制御線と、前記基板上において絶縁膜とダイオード機能膜とを挟んで、前記アドレス信号生成用制御線の各々と交叉して複数の交叉部を形成する前記アドレス電極の各々からの延長線とを含み、前記絶縁膜は、前記交叉部のうちの少なくとも一部において開口部を有することを特徴とする。
【００１１】
また、請求項９に記載のディスプレイパネルの駆動装置は、基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、前記基板上において互いに並列に設けられた複数のデータ信号生成用制御線及び複数のアナログ信号入力線と、前記基板上において絶縁膜及びダイオード機能膜を挟んで前記データ信号生成用制御線及びアナログ信号入力線の各々と交叉して交叉部を形成する複数の制御接続線と、前記基板上において前記制御接続線の各々の端部と前記絶縁膜及びダイオード機能膜を挟んで重なり合う重複部を有する前記データ電極からの延長線とを含み、前記絶縁膜は、前記交叉部のうちの少なくとも一部及び前記重複部において開口部を有することを特徴とする。
【００１２】
【発明の実施の形態】
請求項１の記載によるディスプレイパネルの駆動装置の第１の実施例を図２に示す。
同図に示す如く、ディスプレイパネル１０の表面にマトリクス状に設けられた表示素子１１は、主に、発光素子ＥＬ１、データ書き込み用トランジスタＱ１、発光素子駆動用トランジスタＱ２、及びストレージキャパシタＣ１から構成されている。ここで、表示素子１１における発光動作を説明すれば以下のようになる。すなわち、所定のタイミングでアドレス電極１３に重畳されたＹ転送パルス（アドレス信号）によってＱ１がオンとなる。このとき、データ電極１２に重畳されたＸ転送パルス（データ信号）による電荷がＱ１を経由してＣ１に蓄えられる。一旦Ｃ１に電荷が蓄積されると、かかる電荷によりＱ２のゲートの電位が高電位となってＱ２がオンとなり、電源電圧＋Ｖｃｃから駆動電流が供給されＥＬ１が発光するのである。
【００１３】
次に、ディスプレイパネルの駆動装置について説明を行う。因みに、請求項１の記載によるディスプレイパネルの駆動装置は、Ｙ転送回路３０の基板構造をそのポイントとする。それ故、以下の記載においては、Ｙ転送回路３０の構成のみを対象として説明を行う。
Ｙ転送回路３０は、ディスプレイパネルの制御装置（図示せず）から供給されるＹ転送クロック（約２８．８ｋＨｚ）に同期して、ディスプレイパネル１０の各行の表示素子群を選択するアドレス信号を生成するアドレス信号生成回路である。かかるアドレス信号が生成される様子を図３のタイムチャートに示す。
【００１４】
図３に示す如く、アドレス信号生成回路であるＹ転送回路３０は（以下、説明の便宜上、Ｙ転送回路３０をアドレス信号生成回路と呼称する）、ディスプレイパネルに表示される１画面分（１フレーム）の時間である約１６．７ｍＳ（１／６０Ｈｚ）の間に、ディスプレイパネル１０に敷設された４８０行分の表示素子群を順次選択する走査パルスを生成する。アドレス信号生成回路は、かかる走査パルスとしてＹ転送クロックに同期したアドレス信号を生成し、これをディスプレイパネル各行の表示素子群に供給するのである。
【００１５】
次に、アドレス信号生成回路内部の構成を説明する。同回路は、図２に示す如く、アドレス信号生成データが重畳されたアドレス信号生成用データ制御線群３２（以下、単に“制御線群３２”と称する）、該制御線群３２にアドレス信号生成データを供給するアドレス信号生成データ供給回路３１（以下、単に“供給回路３１”と称する）、組合せ論理回路３３、及びアドレス電極１３から構成されている。因みに、アドレス信号生成データとは、上記のアドレス信号を生成する基となるコード群のことをいう。即ち、供給回路３１は、Ｙ転送クロックを、例えば、所定のｎ進バイナリーカウンタでカウントし、２０〜２ｎの各桁のパルス信号及びこれらの各桁を反転させたパルス信号を生成する。そして、かかるパルス信号を並置して成る２ｎビットの符号を上記のコード群として用いる。
【００１６】
図２に示す事例の場合、ディスプレイパネル１０にはＹ軸方向について４８０行分の表示素子群が敷設されている。それ故、１行から４８０行までの各々の行アドレスを生成するのに必要とされるバイナリー符号のビット数は、
５１２　＞　４８０　＞　２５６
すなわち、
２９　＞　４８０　＞　２８
なる関係より９ビット長のバイナリー符号を準備すればよい。
【００１７】
従って、供給回路３１は、Ｙ転送クロックをカウントする４８０進バイナリーカウンタとインバータ回路（共に図示せず）によって構成することができる。即ち、図２の事例では、供給回路３１によって生成されたアドレス信号生成データは、ｎ＝９ビットのバイナリー符号及びその反転符号からなる。そして、２ｎ＝１８ビットから成るコードが制御線群３２に供給される。つまり、制御線群３２は、９ビットのバイナリー符号Ｙ８（ＭＳＢ）〜Ｙ０（ＬＳＢ）、及びその反転符号Ｙ８ｂ（ＭＳＢ）〜Ｙ０ｂ（ＬＳＢ）が、その各々に重畳された１８本の制御線から構成されることになる。
【００１８】
前述の如く、４８０進バイナリーカウンタは、Ｙ転送クロック（約２８．８ｋＨｚ）をカウントするため、１つのカウントステップは、図３に示す如く、Ｙ転送クロックの一周期である約３４．７μＳとなる。なお、４８０進バイナリーカウンタのカウント値が一巡する４８０カウントに要する時間は、表示画面の１フレームに相当する時間である約１６．７ｍＳ（約３４．７μＳ×４８０ステップ）となることは言うまでもない。
【００１９】
一方、組合せ論理回路３３は、ＡＮＤゲートやＯＲゲートなどの論理ゲート回路から成る組合せ論理回路であり、ディスプレイパネル１０の各行毎に必要とされる。それ故、図２に示す事例では、１行から４８０行までのアドレス電極１３の各々に対応した４８０個の組合せ論理回路が必要とされ、これらの組合せ論理回路３３の各々には、制御線群３２の内から抽出されたｎ＝９ビットの制御線が入力される。そして、各々の組合せ論理回路３３は、かかる９ビットからなるコードを用いて、ディスプレイパネルの各々のアドレス電極の選択信号、即ちアドレス信号を出力するのである。
【００２０】
組合せ論理回路３３の具体的な動作とその構成については、図４に示す回路図を参照しつつ更に説明を行う。
因みに、図４においては説明を容易とすべく、制御線群３２をｎ＝３ビットのバイナリーコードに限定している。この場合、かかるアドレス信号生成データからデコードし得るアドレスの数は、
２ｎ　＝　２３　＝８
となる。すなわち、３ビットのバイナリコード「０００」で表される１行目のアドレス＝ＡＬ１から、「１１１」で表される８行目のアドレス＝ＡＬ８までの８行分である。なお、図４には便宜上２つの組合せ論理回路３３Ａ及び３３Ｂのみが記載されているが、これらと同様の組合せ論理回路がＡＬ１〜ＡＬ８の各アドレスについて各々具備されていることは言うまでもない。
【００２１】
制御線群３２には、Ｙ２（ＭＳＢ）〜Ｙ０（ＬＳＢ）のバイナリーコード及び、その反転コードであるＹ２ｂ（ＭＳＢ）〜Ｙ０ｂ（ＬＳＢ）の、２ｎ＝６ビットからなるコードが重畳されている。それ故、図５に示す如く、アドレス信号の１行から８行までのデコードが行われる際、制御線群３２に重畳される上記６ビットのコードのうち、３ビットは必ず論理レベル「１」となり、残りの３ビット必ず「０」となる。
【００２２】
一方、図４の回路に示す如く、組合せ論理回路は、３つのダイオードが各々のアノードを共通にして並列に接続され、各々のカソードを入力端子とする論理積回路となっている。つまり、組合せ論理回路の３つの入力端子の全てが「１」となったときにのみ、全てのダイオードがオフとなり、組合せ論理回路の出力であるコモン・アノードに抵抗Ｒを介して電源電圧＋Ｖｃｃの電位、即ち論理レベル「１」が現れる。
【００２３】
図４に示す回路では、組合せ論理回路３３Ａが１行目、即ちアドレス＝ＡＬ１のデコード回路に相当し、組合せ論理回路３３Ｂが２行目、即ちアドレス＝ＡＬ２のデコード回路に相当する。そして、組合せ論理回路３３Ａを構成するダイオードＤ１１〜Ｄ１３の各々のカソードには、制御線群３２の内から抽出されたＹ２ｂ，Ｙ１ｂ，Ｙ０ｂの３本の制御線が接続されている。同様に、組合せ論理回路３３Ｂの各カソードには、制御線群３２の内から抽出されたＹ２ｂ，Ｙ１ｂ，Ｙ０の３本が接続されている。
【００２４】
図５に示すコード群とデコードアドレスの関係からも明らかなように、アドレス＝ＡＬ１のデコード時には、Ｙ２ｂ，Ｙ１ｂ，Ｙ０ｂの３ビットの論理レベルが「１」となり、アドレス＝ＡＬ２のデコード時には、Ｙ２ｂ，Ｙ１ｂ，Ｙ０の３ビットの論理レベルが「１」となる。従って、上記のコード群が所定のアドレスを示すときに、各々のアドレスに対応した組合せ論理回路から論理レベル「１」のパルスがアドレス信号としてアドレス電極１３に出力される。
【００２５】
すなわち、本実施例によれば、ディスプレイパネルの駆動装置におけるアドレス信号生成回路をシフトレジスタのような順序論理回路を使用せずに、ダイオードのみで構成可能な組合せ論理回路を用いて実現し得る。それ故、ディスプレイパネルの駆動装置の構成部材として、アモルファスシリコンや有機半導体などの製造が容易で低コストの半導体素材を使用することが可能となる。
【００２６】
次に、図４に示される組合せ論理回路の基板構造を図６に、同図中のＡ−Ａ’に沿っての断面図を図７に示す。
図６及び図７において、基板４０は、図４に示されたアドレス生成回路が形成されている基板である。因みに、図６の基板構造によって形成される電気回路は、図４に示された電気回路と等価であるが、図４中の電源＋Ｖｃｃ及び抵抗Ｒは、説明の便宜上省略されている。なお、図６に示す回路構成部分を独立した基板構造とする必要はなく、例えば、ディスプレイパネル１０を形成しているガラスや高分子材料から成る透明基板上に、ディスプレイパネル１０の表示素子部と併設して実装する構造としても良い。
【００２７】
アドレス信号生成用データ制御線パターン４１（以下、単に“制御線パターン４１”と称する）は、制御線群３２を構成する各々のアドレス信号生成用データ制御線を物理的に具現化したものである。即ち、制御線パターン４１は、基板４０の上に、例えば、銅合金やアルミニウム合金などの導電性材料を蒸着して形成された配線パターンである。なお、図６に示す基板構造をディスプレイパネルの透明基板上に表示素子部と併設して構成する場合は、制御線パターン４１にＩＴＯ（酸化インジウム錫）などを利用した透明電極を用いても良い。
【００２８】
絶縁膜４２は、例えば、酸化シリコンや窒化シリコンなどの高絶縁性を有する絶縁性薄膜であり、基板４０の表面に接して上記制御線パターン４１の各々を覆って設けられる。
また、ダイオード機能膜４３は、単方向導電性を示すいわゆるダイオード機能を有した薄膜である。ダイオード機能膜４３は、絶縁膜４２に接して設けられており、ｐ型半導体材料膜４３Ａとｎ型半導体材料膜４３Ｂの積層膜から構成されている。つまり、ｐ型半導体材料膜４３Ａとｎ型半導体材料膜４３Ｂから成るＰＮ接合によって、ダイオード機能膜４３には４３Ａ側をアノード、４３Ｂ側をカソードとするダイオードが形成されることになる。ｐ型半導体材料膜４３Ａ及びｎ型半導体材料膜４３Ｂの素材としては、例えば、アモルファスシリコン素材を用いても良いし、或いは有機半導体素材を用いても良い。
【００２９】
なお、基板上に、絶縁膜４２及びダイオード機能膜４３を形成する方法としては、蒸着、印刷、或いは気相成長など種々の薄膜生成方法を用いることが可能である。すなわち、絶縁膜４２やダイオード機能膜４３として使用する素材に最も適した薄膜生成法を用いればよい。
アドレス電極延長線パターン４４（以下、単に“延長線パターン４４”と称する）は、図４の回路におけるアドレス電極１３の延長部を基板上に具現化したものである。延長線パターン４４は、制御線パターン４１と同様に、アルミニウム合金などの導電性材料をダイオード機能膜４３の上に蒸着などの処理を行うことにより形成される。因みに、かかる延長線パターン４４が延伸され、ディスプレイパネル１０の各行毎のアドレス電極１３に接続されることは言うまでもない。
【００３０】
図６に示す如く、各々の延長線パターン４４は、上記の制御線パターン４１と直交するように敷設されている。また、図６及び図７からも明らかなように、延長線パターン４４と制御線パターン４１とが交叉する所定の交叉位置において、絶縁膜４２は開口部４５を有している。
次に、本実施例における動作について図６及び図７を参照しつつ説明を行う。
【００３１】
本実施例では、絶縁膜４２の開口部４５において交叉する制御線パターン４１と延長線パターン４４との間に、ｐ型半導体材料膜４３Ａとｎ型半導体材料膜４３Ｂから成るＰＮ接合ダイオードが接続されることになる。
この様子を、図７の断面図に示すダイオードＤ１１を例に採り説明すれば次のようになる。
【００３２】
すなわち、ダイオードＤ１１において、制御線パターン４１（この場合、制御線パターン４１はアドレス信号生成用データ制御線のＹ２ｂに相当する）がダイオードのカソードに接続され、延長線パターン４４がダイオードのアノードに接続される。また、延長線パターン４４は、１本の配線パターンとなっているので、各開口部４５に形成された各々のダイオードのアノード側は、延長線パターン４４を介して全て並列に接続されることになる。
【００３３】
つまり、延長線パターン４４に沿って形成された各々のダイオードのアノードは、図７に示す如く、全て並列に接続されることになる。例えば、アドレスＡＬ＝１に相当する延長線パターン４４に関しては、ダイオードＤ１１，Ｄ１２，Ｄ１３のアノードが全て並列に接続されたダイオードアレイが形成される。そして、各々のダイオードのカソードは、それぞれＹ２ｂ，Ｙ１ｂ，Ｙ０ｂの制御線に接続されている。従って、ＡＬ＝１に相当する延長線パターン４４に沿って形成される電気回路は、図４に示した組合せ論理回路３３Ａの論理積回路の部分と等価になる。
【００３４】
すなわち、本実施例によれば、絶縁膜４２に設けた開口部４５において、制御線パターン４１、延長線パターン４４、及び両パターン間のダイオード機能膜４３により形成された回路に、図４に示す組合せ論理回路としての機能を持たせることが可能となる。それ故、基板上には別途、組み合わせ論理回路や、同回路と制御線パターン４１とを接続するスルーホールなどを設ける必要がなく、ディスプレイ駆動装置の基板構造を簡略化でき、その小型化を図ることができる。
【００３５】
なお、本実施例は、図６及び図７に示した構成に限定されるものではなく、例えば、図８に示す如く、制御線パターン４１の一部を絶縁膜４２の下に潜り込ませる構造としても良い。
次に、請求項１の記載によるディスプレイパネルの駆動装置の第２の実施例について説明する。
【００３６】
第２の実施例によるディスプレイパネルの駆動装置の基板構造を図９に、同図中のＡ−Ａ’に沿っての断面図を図１０に示す。
図１０の断面図に示す如く、本実施例による基板構造では、基板４０の上にｎ型半導体材料膜４３Ｂ、ｐ型半導体材料膜４３Ａ、絶縁膜４２の順で各構成部位が積層されている。そして、延長線パターン４４は、絶縁膜４２の所定の位置に設けられた開口部４５を通してｐ型半導体材料膜４３Ａに接している。それ故、当該開口部の上下で交叉する延長線パターン４４と制御線パターン４１との間には、ダイオード機能膜４３によるＰＮ接合ダイオードが接続されることになる。
【００３７】
つまり、前述した第１の実施例における絶縁膜４２とダイオード機能膜４３の積層順序を入れ替えたものが第２の実施例となる。本実施例と第１の実施例の構造上の相異はかかる点のみであるため、第２の実施例についての構造及び動作についての説明は省略する。
なお、請求項１の記載によるディスプレイパネルの駆動装置は、以上説明した各実施例に限定されるものではない。
【００３８】
例えば、第１及び第２の実施例で示した基板構造において、延長線パターン４４と制御線パターン４１との上下位置関係を逆転させる構造としても良い。即ち、基板４０の側に延長線パターン４４を設け、その上に絶縁膜４２とダイオード機能膜４３を挟んで制御線パターン４１を設けるようにしても良い。
また、第１及び第２の実施例では、ダイオード機能膜４３が絶縁膜４２の上面、若しくは下面の全域に亘り設けられていたが、ダイオード機能膜４３の敷設面を所定の範囲に限定する構造としても良い。
【００３９】
例えば、図１１又は図１２に示す如く、ダイオード機能膜４３を延長線パターン４４の各々に沿って、お互いに隔離して設けるようにしても良い。因みに、図１１は、図６に示した第１の実施例についてかかる構造を適用したものであり、図１２は、図９に示す第２の実施例について適用した場合を示す。
或いは、図１３又は図１４に示す如く、ダイオード機能膜４３を絶縁膜４２の開口部４５及びその近傍のみに設ける構造としても良い。因みに、図１３は、図６に示した第１の実施例についてかかる構造を適用したものであり、図１４は、図９に示す第２の実施例について適用した場合である。
【００４０】
また、これらの図１１から図１４に示した基板構造と、前述した延長線パターン４４と制御線パターン４１との上下位置関係を逆転させる基板構造と、を組み合わせて用いる基板構造としても良い。
さらに、ド・モルガンの定理によれば、正論理に基づく論理積は、負論理に基づく論理和に等しいことが知られている。それ故、図４に示した組合せ論理回路の動作を負論理動作として、同回路を図１５に示すような形で構成することもできる。そして、かかる回路構成についても、以上に示した種々の基板構造によって実現することができる。但し、この場合、ダイオード機能膜４３を構成するｐ型半導体材料膜４３Ａとｎ型半導体材料膜４３Ｂの積層順序は、以上に示した各実施例とは逆の積層順序になることは言うまでもない。
【００４１】
次に、請求項９の記載によるディスプレイパネルの駆動装置の第１の実施例を図１６に示す。
同図に示す如く、ディスプレイパネル１０の表面にマトリクス状に設けられた表示素子１１は、主に、発光素子ＥＬ１、データ書き込み用トランジスタＱ１、発光素子駆動用トランジスタＱ２、及びストレージキャパシタＣ１から構成されている。ここで、表示素子１１における発光動作の概略を説明すれば以下のようになる。
【００４２】
先ず、所定のタイミングでアドレス電極１３に重畳されたＹ転送パルス、即ちアドレス信号によってＱ１がオンとなる。このとき、データ電極１２に重畳されたＸ転送パルス、即ちデータ信号による電荷がＱ１を経由してＣ１に蓄えられる。一旦Ｃ１に電荷が蓄積されると、かかる電荷によりＱ２のゲートの電位が高電位となってＱ２がオンとなり、電源電圧＋Ｖｃｃから駆動電流が発光素子ＥＬ１に供給されＥＬ１が発光するのである。
【００４３】
次に、ディスプレイパネルの駆動装置について説明を行う。因みに、請求項９の記載によるディスプレイパネルの駆動装置は、Ｘ転送回路２０の基板構造をそのポイントとする。それ故、以下の記載においては、Ｘ転送回路２０の構成のみを対象として説明を行う。
Ｘ転送回路２０は、ディスプレイパネルの制御装置（図示せず）から供給されるＸ転送クロック（約１８．４ＭＨｚ）に同期して、ディスプレイパネル１０の各々のデータ電極列に、データ信号を供給するデータ信号生成回路である。かかるデータ信号が生成される様子を図１７のタイムチャートに示す。
【００４４】
図１７に示す如く、データ信号生成回路であるＸ転送回路２０（以下、説明の便宜上、Ｘ転送回路２０をデータ信号生成回路と呼称する）は、ディスプレイパネル１０のＲＧＢ表示素子毎に６４０列に亘り敷設された表示素子群を３４．７μＳの間に順次走査して、これらのデータ電極にデータ信号を供給するパルスを生成する。因みに、上記の３４．７μＳという時間は、表示画面の１フレーム内において、その１行分の走査が行われる時間（１／６０Ｈｚ×４８０行）を表すものである。
【００４５】
すなわち、データ信号生成回路は、図１７に示す如く、Ｘ転送クロックに同期したデータ電極列走査パルスを生成する。そして、かかるデータ電極列走査パルスを用いてＲＧＢ毎のアナログ信号をサンプリングし、ＲＧＢ表示素子毎のデータ電極ＤＬ１からＤＬ６４０に供給するデータ信号を得る。
次に、データ信号生成回路内部の構成を更に具体的に説明する。同回路は、図１６に示す如く、データ信号生成用のアドレスコードが重畳されたデータ信号生成用アドレス線群２２（以下、単に“アドレス線群２２”と称する）、該アドレス線群２２にアドレスコードを供給するアドレスコード供給回路２１（以下、単に“供給回路２１”と称する）、組合せ論理回路２３、アナログ信号入力線群２４、及びデータ電極１２から構成されている。
【００４６】
因みに、アドレスコードとは、上記のデータ電極列走査パルスを生成する基となるデータ電極列のアドレスをデコードするためのコードをいう。即ち、供給回路２１は、Ｘ転送クロックを、例えば所定のｎ進バイナリーカウンタでカウントし、２０〜２ｎの各桁のパルス信号及びこれらの各桁を反転させたパルス信号を生成する。そして、これらのパルス信号を並置して成る２ｎビットの符号を上記のアドレスコードとして用いるのである。
【００４７】
図１６に示す事例では、ディスプレイパネル１０には、Ｘ軸方向についてＲＧＢ各表示素子毎に６４０列（ＤＬ１〜ＤＬ６４０）のデータ電極が設けられている。それ故、ＤＬ１からＤＬ６４０までの各々のデータ電極のアドレスを生成するのに必要とされるバイナリー符号のビット数は、
１０２４　＞　６４０　＞　５１２
すなわち、
２１０　＞　６４０　＞　２９
なる関係より１０ビット長のバイナリー符号を準備すればよいことが判る。
【００４８】
従って、供給回路２１は、Ｘ転送クロックをカウントする６４０進バイナリーカウンタとインバータ回路（共に図示せず）によって構成することができる。つまり、図１６の事例では、供給回路２１によって生成されたアドレスコードは、ｎ＝１０ビットのバイナリー符号及びその反転符号からなる。そして、かかる２ｎ＝２０ビットから成るアドレスコードがアドレス線群２２に供給される。即ち、アドレス線群２２は、１０ビットのバイナリー符号Ｘ９（ＭＳＢ）〜Ｘ０（ＬＳＢ）、及びその反転符号Ｘ９ｂ（ＭＳＢ）〜Ｘ０ｂ（ＬＳＢ）が重畳された２０本のアドレス線から構成されている。
【００４９】
前述の如く、６４０進バイナリーカウンタは、Ｘ転送クロック（約１８．４ＭＨｚ）をカウントするため、１つのカウントステップは、Ｘ転送クロックの一周期である約５４．３ｎＳ（１／１８．４ＭＨｚ）となる。また、６４０進バイナリーカウンタが一巡する６４０カウントに要する時間は、表示画面１フレームの１行分の走査時間に相当する約３４．７μＳ（約５４．３ｎＳ×６４０ステップ）となることは言うまでもない。
【００５０】
一方、組合せ論理回路２３は、ＡＮＤゲートやＯＲゲートなどの論理ゲート回路から成る組合せ論理回路であり、ディスプレイパネル１０のＲＧＢ表示素子毎の各々のデータ電極列毎に必要とされる。それ故、図１６に示す事例では、ＲＧＢ表示素子毎にＤＬ１からＤＬ６４０までのデータ電極列の各々に対応した６４０（×ＲＧＢ）個の組合せ論理回路２３が必要とされる。そして、これらの組合せ論理回路２３の各々には、アドレス線群２２の内から抽出された１０本（ｎ＝１０ビット）のアドレス線が入力されている。つまり、組合せ論理回路２３の各々は、かかる１０ビットのコードを用いて、各々のデータ電極１２を選択する走査パルスを生成する。そして、図１７のタイムチャートに示す如く、この走査パルスを用いてＲＧＢ表示素子毎の各アナログ信号をサンプルしてデータ信号と為し、これをディスプレイパネル１０上の各々のデータ電極１２に供給するのである。
【００５１】
組合せ論理回路２３の具体的な動作とその構成については、図１８に示す回路図を参照しつつ更に説明を行う。
因みに、図１８においては説明を容易とすべく、アドレス線群２２をｎ＝３ビットのバイナリー符号に限定している。この場合、かかるアドレスコードからデコードし得るデータ電極列のアドレスの数は、
２ｎ　＝　２３　＝８
となる。すなわち、３ビットのバイナリコード「０００」で表される１列目のデータ電極（ＤＬ１）から、「１１１」で表される８列目のデータ電極（ＤＬ８）までの８列分である。なお、図１８には、便宜上２つの組合せ論理回路２３Ａ及び２３Ｂのみ記載されているが、これらと同様の組合せ論理回路がＤＬ１〜ＤＬ８の各々のデータ電極列について具備されていることは言うまでもない。
【００５２】
図１８のアドレス線群２２には、Ｘ２（ＭＳＢ）〜Ｘ０（ＬＳＢ）のバイナリー符号及び、その反転符号であるＸ２ｂ（ＭＳＢ）〜Ｘ０ｂ（ＬＳＢ）の、２ｎ＝６ビットからなるアドレスコードが重畳されている。それ故、図１９に示す如く、ＤＬ１からＤＬ８までのデータ電極列のデコードが行われる際、アドレス線群２２に重畳される６ビットのアドレスコードのうち、３ビットは必ず論理レベルの「１」となり、残りの３ビット必ず「０」となる。
【００５３】
図１８からも明らかなように、各々の組合せ論理回路では、入力側の３つのダイオードのカソードがデジタル信号の入力用として、それぞれアドレス線群２２に接続されている。また、入力側の１つのダイオードのカソードがアナログ信号の入力用として、アナログ信号入力線群２４の内の所定の１本に接続されている。因みにアナログ信号入力線群２４は、ＲＧＢの各表示素子に対応して設けられており、ＲＧＢ毎に各々のアナログ信号の振幅値を表す電圧が重畳されている。なお、図１８では、説明の便宜上かかるアナログ信号入力線群２４のうちの所定の１本のみが記載されている。また、図１８の回路では、出力側のダイオードのカソードが、アナログ信号の出力用として各々の組合せ論理回路に対応するデータ電極１２に接続されている。そして、以上説明した各ダイオードのアノードは、全て並列に接続されておりかかる接続点、即ちコモンアノードは、プルアップ抵抗Ｒを介して電源電圧Ｖｃｃに接続されている。
【００５４】
図１８の回路において、アドレス線群２２に重畳されているアドレスコードの論理レベル「１」の閾値電圧をＶＨ、論理レベル「０」の閾値電圧をＶＬとし、アナログ信号入力線の電圧をＶａｎとすると、
ＶＨ　＞　Ｖａｎ　＞　ＶＬ
なる関係が成立するものと仮定する。また、組合せ論理回路の電源電圧Ｖｃｃとアナログ信号入力線の電圧Ｖａｎとの間には当然
Ｖｃｃ　＞　Ｖａｎ
なる関係が成立する。
【００５５】
アドレス線群２２に接続された３つのダイオードのデジタル入力が全て論理レベル「１」となるタイミングにおいて、これら３つのダイオードは全てオフとなる。一方、アナログ入力用のダイオードは、カソード側の電圧Ｖａｎがアノード側の電圧Ｖｃｃに較べて低いためオンの状態を保っている。
それ故、上記のタイミングにおいて、組み合わせ論理回路のコモンアノードの電位は、そのときのアナログ信号入力線の電圧Ｖａｎとなる。そして、かかる電圧Ｖａｎが、アナログ出力用のダイオードを介して各組合せ論理回路に対応するデータ電極に供給されるのである。
【００５６】
図１８に示す回路では、組合せ論理回路２３Ａが１列目、即ちデータ電極ＤＬ１のデコード回路に相当し、組合せ論理回路２３Ｂが２列目、即ちデータ電極ＤＬ２のデコード回路に相当する。そして、組合せ論理回路２３Ａを構成するダイオードＤ１１〜Ｄ１３の各々のカソードには、アドレス線群２２の内から抽出されたＸ２ｂ，Ｘ１ｂ，Ｘ０ｂの３本のアドレス線が接続されている。同様に、組合せ論理回路２３Ｂの各々のカソードには、アドレス線群２２の内から抽出されたＸ２ｂ，Ｘ１ｂ，Ｘ０の３本が接続されている。
【００５７】
図１９に示したデータ電極アドレスとアドレスコードの関係からも明らかなように、データ電極ＤＬ１のデコード時には、Ｘ２ｂ，Ｘ１ｂ，Ｘ０ｂの３ビットの論理レベルが「１」となり、データ電極ＤＬ２のデコード時には、Ｘ２ｂ，Ｘ１ｂ，Ｘ０の３ビットの論理レベルが「１」となる。従って、アドレスコードが所定のアドレスを示すときに、各々のアドレスコードに対応した組合せ論理回路から、アナログ信号入力線の電圧Ｖａｎがデータ信号として所定のデータ電極に出力される。
【００５８】
すなわち、本実施例によれば、ディスプレイパネルの駆動装置におけるデータ信号生成回路を、シフトレジスタ回路やサンプルホールド回路を使用せずに、ダイオードのみを用いた単純な組合せ論理回路のみで実現し得る。それ故、ディスプレイパネル駆動装置の構成部材として、アモルファスシリコンや有機半導体などの製造が容易で低コストの半導体素材を使用することが可能となる。
【００５９】
次に、図１８に示される組合せ論理回路の基板構造を図２０に、同図中のＡ−Ａ’に沿っての断面図を図２１に示す。
図２０及び図２１において、基板５０は、図１８に示した回路が形成されている基板である。因みに、図２０及び図２１の基板構造によって形成される組合せ論理回路は、図１８に示す回路と等価であるが、図中の電源電圧Ｖｃｃ及びプルアップ抵抗Ｒは説明の便宜上省略されている。また、図２０に示される部分のみを独立した基板構造とする必要はなく、例えば、ディスプレイパネル１０を形成しているガラスや高分子材料から成る透明基板上に、表示素子用のＴＦＴ回路と併設して実装するような構造としても良い。
【００６０】
図２０等の構造図において、データ信号生成用アドレス線パターン５１（以下、単に“アドレス線パターン５１”と称する）は、上記アドレス線群２２を構成する各々のアドレス線を物理的に具現化したものである。即ち、アドレス線パターン５１は、基板５０の上に、例えば、銅合金やアルミニウム合金などの導電性材料を蒸着又は印刷して形成された配線パターンである。なお、図２０等の構造図に示す基板構造をディスプレイパネル１０上に、表示素子用のＴＦＴ回路と併設する場合は、アドレス線パターン５１をＩＴＯ（インジウム錫）などの導電材料を利用した透明電極としても良い。
【００６１】
データ電極延長線パターン５５（以下、単に“延長線パターン５５”と称する）は、図１８の回路図におけるデータ電極１２の延長線を基板上に具現化したものである。なお、かかる延長線パターン５５が延伸され、ディスプレイパネル１０の各データ電極１２に接続されることは言うまでもない。また、アナログ信号入力線パターン５６（以下、単に“アナログ線パターン５６”と称する）は、アナログ信号入力線群２４を構成するＲＧＢ何れかのアナログ信号入力線を基板上に具現化したものてある。なお、延長線パターン５５及びアナログ線パターン５６の材料・製法等に関しては、上記のアドレス線パターン５１と同様とする。
【００６２】
絶縁膜５２は、例えば、酸化シリコンや窒化シリコンなどの高絶縁性を有する絶縁性薄膜であり、基板５０の表面に接して、上記のアドレス線パターン５１、延長線パターン５５、及びアナログ線パターン５６の各々を覆って設けられている。
ダイオード機能膜５３は、単方向導電性を示すいわゆるダイオード機能を有した薄膜である。ダイオード機能膜５３は、絶縁膜５２に接して設けられており、図２１の断面図に示す如く、Ｐ型半導体材料膜５３ＡとＮ型半導体材料膜５３Ｂの積層膜から構成されている。つまり、Ｐ型半導体材料膜５３ＡとＮ型半導体材料膜５３Ｂから成るＰＮ接合によって、ダイオード機能膜５３には５３Ａ側をアノード、５３Ｂ側をカソードとするダイオードが形成されることになる。Ｐ型半導体材料膜５３Ａ及びＮ型半導体材料膜５３Ｂの素材としては、例えば、アモルファスシリコン素材を用いても良いし、或いは有機半導体素材を用いても良い。
【００６３】
なお、基板上に、絶縁膜５２及びダイオード機能膜５３を形成する方法としては、蒸着、印刷、或いは気相成長など種々の薄膜生成方法を用いることが可能である。すなわち、絶縁膜５２やダイオード機能膜５３に使用する素材に最も適した薄膜生成法を用いればよい。
制御接続線パターン５４（以下、単に“接続線パターン５４”と称する）は、図１８の組合せ論理回路に含まれる各ダイオードのコモンアノード側の接続部分を基板上に具現化したものである。接続線パターン５４は、アドレス線パターン５１等と同様に、アルミニウム合金などの導電性材料を用いてダイオード機能膜５３の上に形成される。つまり、接続線パターン５４は、絶縁膜５２とダイオード機能膜５３を挟んで、上記のアドレス線パターン５１、延長線パターン５５、及びアナログ線パターン５６と相対して設けられることになる。
【００６４】
図２０に示す如く、接続線パターン５４は、各々の組合せ論理回路毎に１本ずつ設けられており、上記のアドレス線パターン５１、及びアナログ線パターン５６と直交するように敷設されている。また、接続線パターン５４の端部は、延長線パターン５５の端部と重複するように設けられている。
図２０及び図２１からも明らかなように、接続線パターン５４とアドレス線パターン５１が交叉する所定の交叉箇所において、絶縁膜５２には開口部５７が設けられている。また、接続線パターン５４とアナログ線パターン５６が交叉する箇所、及び接続線パターン５４の端部と延長線パターン５５の端部が重複する箇所の全てにおいても絶縁膜５２に開口部が設けられている。これらの開口部では絶縁膜が取り除かれているため、ダイオード機能膜５３を挟持する上下パターンの間に電気的な接触が生ずる。即ち、かかる開口部においては、接続線パターン５４と、アドレス線パターン５１、アナログ線パターン５６、及び延長線パターン５５の各々との間に、Ｐ型半導体材料膜５３Ａ及びＮ型半導体材料膜５３Ｂから成るＰＮ接合ダイオードが接続されることになる。
【００６５】
この様子を、図２１の断面図を用いて説明すれば次のようになる。即ち、同図の左側から、先ず、接続線パターン５４とアナログ線パターン５６との間にダイオードＤ１４が形成される。続いて、接続線パターン５４とアドレス線パターン５１の各々との間にダイオードＤ１１、ダイオードＤ１２、及びダイオードＤ１３がそれぞれ形成される。そして、図２１の最右端において、接続線パターン５４と延長線パターン５５との間にダイオードＤ１５が形成される。
【００６６】
言うまでもなく、これらのダイオードにおいては、接続線パターン５４がダイオードのアノード側に接続され、他のパターンの各々がカソード側に接続される。また、接続線パターン５４は、１本の配線パターンであるため、各開口部に形成された各々のダイオードのアノード側は、接続線パターン５４によって互いに接続される。つまり、接続線パターン５４に沿って形成された各々のダイオードのアノードは、図２１に示す如く、全て並列に接続されることになる。
【００６７】
例えば、図２０において、データ電極ＤＬ１に相当する接続線パターン５４に関しては、ダイオードＤ１４，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１５のアノードが全て並列に接続されたダイオードアレイが形成される。そして、各々のダイオードのカソードは、それぞれ、アナログ線パターン５６、アドレス線パターン５１のＸ２ｂ，Ｘ１ｂ，Ｘ０ｂ、及びＤＬ１のデータ電極延長線パターン５５に接続されている。従って、かかる接続線パターン５４に沿って形成される電気回路は、図１８に示した組合せ論理回路２３Ａと等価になる。
【００６８】
すなわち、本実施例によれば、絶縁膜５２の開口部を利用して基板上に形成されたダイオード回路を図１８に示す組合せ論理回路として用いることができる。それ故、基板上にアナログ線パターン５６、アドレス線パターン５１等の各種の信号パターンとは別個に、組み合わせ論理回路や同回路と前者の各パターンとを接続するスルーホールなどを設ける必要がなく、ディスプレイ駆動装置の基板構造を簡略化できその小型化を図ることができる。
【００６９】
なお、本実施例は、図２０等に示した基板構造に限定されるものではなく、例えば、図２２に示す如く、絶縁膜５２によってアドレス線パターン５１の縁部を覆う構造としても良い。
次に、請求項９の記載によるディスプレイパネルの駆動装の置第２の実施例について説明を行う。
【００７０】
第２の実施例によるディスプレイパネルの駆動装置の基板構造を図２３に、図中Ａ−Ａ’に沿っての断面図を図２４に示す。
図２４の断面図に示す如く、本実施例による基板構造では、基板５０の上にアドレス線パターン５１、アナログ線パターン５６、及び延長線パターン５５の各々のパターンが敷設される点で前述した第１の実施例と同様である。しかしながら、本実施例ではこれらのパターンを覆って、先ず、Ｎ型半導体材料膜５３Ｂが設けられ、その上にＰ型半導体材料膜５３Ａ、絶縁膜５２の順で各薄膜が積層される。そして、絶縁膜５２の上に接続線パターン５４が敷設され、これらのパターンが交叉または重複する所定の位置で絶縁膜５２に開口部５７が設けられている。それ故、これらの開口部の上下で交叉または重複する上下パターンの間に、ダイオード機能膜５３によるＰＮ接合ダイオードが接続されることになる。
【００７１】
すなわち、第１の実施例における絶縁膜５２とダイオード機能膜５３の積層順序を入れ替えたものが第２の実施例となる。本実施例と第１の実施例の構造上の相異はかかる点のみであるため、第２の実施例についての構造及び動作についての説明は省略する。
なお、請求項９の記載によるディスプレイパネルの駆動装置は、以上説明した第１及び第２の実施例に限定されるものではない。
【００７２】
例えば、第１及び第２の実施例で示した基板構造において、接続線パターン５４と、アドレス線パターン５１、アナログ線パターン５６、及び延長線パターン５５との上下位置関係を逆転させる構造としても良い。即ち、基板５０の側に接続線パターン５４を設け、その上に絶縁膜５２とダイオード機能膜５３を挟んでアドレス線パターン５１、アナログ線パターン５６、及び延長線パターン５５を設ける構造にしても良い。
【００７３】
また、以上の説明においては、ダイオード機能膜５３が絶縁膜５２の上面、若しくは下面の全域に亘り設けられていたが、ダイオード機能膜５３の敷設面を所定の範囲に限定する構造としても良い。
例えば、図２５又は図２６に示す如く、ダイオード機能膜５３を接続線パターン５４の各々に沿って、お互いに隔離して設けるようにしても良い。因みに、図２５は、図２０に示した第１の実施例についてかかる構造を適用したものであり、図２６は、図２３に示す第２の実施例について適用した場合を示す。
【００７４】
或いは、図２７又は図２８に示す如く、ダイオード機能膜５３を絶縁膜５２の開口部５５及びその近傍のみに設ける構造としても良い。因みに、図２７は、図２０に示した第１の実施例についてかかる構造を適用したものであり、図２８は、図２３に示す第２の実施例について適用した場合である。
また、これらの図２５から図２８に示した基板構造と、上述した接続線パターン５４と、アドレス線パターン５１、アナログ線パターン５６、及び延長線パターン５５との上下位置関係を逆転させる基板構造と、を組み合わせて用いる基板構造としても良い。
【００７５】
さらに、ド・モルガンの定理によれば、正論理に基づく論理積は、負論理に基づく論理和に等しいことが知られている。それ故、図１８に示した組合せ論理回路の動作を負論理として、同回路を図２９に示すような形で構成することもできる。そして、かかる回路構成についても、以上に示した種々の基板構造によってこれを実現することができる。但し、この場合、ダイオード機能膜５３を構成するＰ型半導体材料膜５３ＡとＮ型半導体材料膜５３Ｂの積層順序は、以上に示した各実施例とは逆の積層順序になることは言うまでもない。
【００７６】
以上詳述した本発明の各実施例によれば、ディスプレイパネル駆動装置の構成部材としてアモルファスシリコン素材や有機半導体素材を用いることができ、かつ基板構造を簡略することができるため、ディスプレイパネル駆動装置の小型化及び低コスト化を図ることが可能となる。
【図面の簡単な説明】
【図１】図１は、アクティブマトリクス方式によるディスプレイパネルの構成を示すブロック図である。
【図２】図２は、請求項１に記載の発明によるディスプレイパネルの駆動装置の構成を示すブロック図である。
【図３】図３は、図２のディスプレイパネルの駆動装置の動作を表したタイムチャートである。
【図４】図４は、図２のディスプレイパネルの駆動装置におけるアドレス信号生成回路の構成を示す回路図である。
【図５】図５は、図４の回路において、アドレス信号生成用データ制御線群に重畳されるコード群とデコードアドレスとの関係を表したコード表である。
【図６】図６は、図４の回路を基板上に実装した場合の第１の実施例を示す基板構造図である。
【図７】図７は、図６のＡ−Ａ’に沿っての断面図である。
【図８】図８は、図６及び図７に示す構造の変形実施例を示す基板構造断面図である。
【図９】図９は、図４の回路を基板上に実装した場合の第２の実施例を示す基板構造図である。
【図１０】図１０は、図９のＡ−Ａ’に沿っての断面図である。
【図１１】図１１は、図６及び図７に示す基板構造の変形実施例を示す図である。
【図１２】図１２は、図９及び図１０に示す基板構造の変形実施例を示す図である。
【図１３】図１３は、図６及び図７に示す基板構造の他の変形実施例を示す図である。
【図１４】図１４は、図９及び図１０に示す基板構造の他の変形実施例を示す図である。
【図１５】図１５は、図４のアドレス信号生成回路の他の構成を示す回路図である。
【図１６】図１６は、請求項９に記載の発明によるディスプレイパネルの駆動装置の構成を示すブロック図である。
【図１７】図１７は、図１６のディスプレイパネルの駆動装置の動作を表したタイムチャートである。
【図１８】図１８は、図１６のディスプレイパネルの駆動装置におけるデータ信号生成回路の構成を示す回路図である。
【図１９】図１９は、図１８の回路において、データ信号生成用アドレス線群に重畳されるコード群とデコードアドレスとの関係を表したコード表である。
【図２０】図２０は、図１８の回路を基板上に実装した場合の第１の実施例を示す基板構造図である。
【図２１】図２１は、図２０のＡ−Ａ’に沿っての断面図である。
【図２２】図２２は、図２０及び図２１に示す構造の変形実施例を示す基板構造断面図である。
【図２３】図２３は、図１８の回路を基板上に実装した場合の第２の実施例を示す基板構造図である。
【図２４】図２４は、図２３のＡ−Ａ’に沿っての断面図である。
【図２５】図２５は、図２０及び図２１に示す基板構造の変形実施例を示す図である。
【図２６】図２６は、図２３及び図２４に示す基板構造の変形実施例を示す図である。
【図２７】図２７は、図２０及び図２１に示す基板構造の他の変形実施例を示す図である。
【図２８】図２８は、図２３及び図２４に示す基板構造の他の変形実施例を示す図である。
【図２９】図２９は、図１８のデータ信号生成回路の他の構成を示す回路図である。
【符号の説明】
１０　…　ディスプレイパネル
１１　…　表示素子
１２　…　データ電極
１３　…　アドレス電極
２０　…　Ｘ転送回路
２１　…　アドレスコード供給回路
２２　…　データ信号生成用アドレス線群
２３，２３Ａ，２３Ｂ　…　組合せ論理回路
２４　…　アナログ信号入力線群
３０　…　Ｙ転送回路
３１　…　アドレス信号生成データ供給回路
３２　…　アドレス信号生成用データ制御線群
３３，３３Ａ，３３Ｂ　…　組合せ論理回路
４０，５０　…　基板
４１　…　アドレス信号生成用データ制御線パターン
４２，５２　…　絶縁膜
４３，５３　…　ダイオード機能膜
４３Ａ，５３Ａ　…　ｐ型半導体材料膜
４３Ｂ，５３Ｂ　…　ｎ型半導体材料膜
４４　…　アドレス電極延長線パターン
４５，５７　…　絶縁膜開口部
５１　…　データ信号生成用アドレス線パターン
５４　…　制御接続線パターン
５５　…　データ電極延長線パターン
５６　…　アナログ信号入力線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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