(57)【要約】【課題】  スタック型キャパシタ、スタック型キャパシタを備えた半導体メモリ素子、スタック型キャパシタの製造方法およびスタック型キャパシタを備えた半導体メモリ素子の製造方法を提供する。【解決手段】  スタック型キャパシタ１４０は、下部電極１４１と、下部電極１４１上に形成された誘電層１４３と、誘電層１４３上に形成された上部電極１４４と、を備えており、下部電極１４１は、シリンダー形状を有するＲｕ層１４１ａと、Ｒｕ層の内部に充填されたＴｉＡｌＮ層１４１ｂと、を備えている。【選択図】      図６
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【特許請求の範囲】
【請求項１】
下部電極と、前記下部電極上に形成された誘電層と、前記誘電層上に形成された上部電極と、を備え、
前記下部電極は、シリンダー形状を有する第１金属層と、前記第１金属層内に充填された第２金属層と、を備えていることを特徴とするスタック型キャパシタ。
【請求項２】
前記第１金属層は、Ｒｕ層であり、
前記第２金属層は、Ａｌを含む窒化物層であることを特徴とする請求項１に記載のスタック型キャパシタ。
【請求項３】
前記Ａｌを含む窒化物層は、ＴｉＡｌＮ層またはＴａＡｌＮ層であることを特徴とする請求項２に記載のスタック型キャパシタ。
【請求項４】
前記上部電極は、Ｒｕ層であることを特徴とする請求項２に記載のスタック型キャパシタ。
【請求項５】
トランジスタおよびキャパシタを備えている、スタック型キャパシタを備えた半導体メモリ素子であって、
前記キャパシタは、下部電極と、前記下部電極上に形成された誘電層と、前記誘電層上に形成された上部電極と、を備え、
前記下部電極は、シリンダー形状を有する第１金属層と、前記第１金属層内に充填された第２金属層と、を備えていることを特徴とするスタック型キャパシタを備えた半導体メモリ素子。
【請求項６】
前記トランジスタおよび前記キャパシタは、導電性プラグによって電気的に接続されていることを特徴とする請求項５に記載のスタック型キャパシタを備えた半導体メモリ素子。
【請求項７】
前記下部電極および前記導電性プラグ間に、拡散防止層が形成されていることを特徴とする請求項６に記載のスタック型キャパシタを備えた半導体メモリ素子。
【請求項８】
前記拡散防止層は、ＴｉＮ層であることを特徴とする請求項７に記載のスタック型キャパシタを備えた半導体メモリ素子。
【請求項９】
前記第１金属層は、Ｒｕ層であり、
前記第２金属層は、Ａｌを含む窒化物層であることを特徴とする請求項５に記載のスタック型キャパシタを備えた半導体メモリ素子。
【請求項１０】
前記Ａｌを含む窒化物層は、ＴｉＡｌＮ層またはＴａＡｌＮ層であることを特徴とする請求項９に記載のスタック型キャパシタを備えた半導体メモリ素子。
【請求項１１】
前記上部電極は、Ｒｕ層であることを特徴とする請求項９に記載のスタック型キャパシタを備えた半導体メモリ素子。
【請求項１２】
基板上にエッチング停止層および層間絶縁層を順次積層し、前記層間絶縁層および前記エッチング停止層をパターニングしてビアホールを形成する第１段階と、
前記ビアホールおよび前記層間絶縁層上に第１金属層および第２金属層を順次形成する第２段階と、
前記層間絶縁層を露出させる第３段階と、
前記層間絶縁層を除去することによって、前記第１金属層および前記第２金属層から形成される下部電極を形成する第４段階と、
前記下部電極上に誘電層および上部電極を順次堆積させる第５段階と、を含み、
前記第１金属層は、原子層堆積法によって形成されることを特徴とするスタック型キャパシタの製造方法。
【請求項１３】
前記第１金属層は、Ｒｕから形成され、
前記第２金属層は、ＴｉＡｌＮまたはＴａＡｌＮから形成されることを特徴とする請求項１２に記載のスタック型キャパシタの製造方法。
【請求項１４】
前記上部電極は、Ｒｕから形成されることを特徴とする請求項１３に記載のスタック型キャパシタの製造方法。
【請求項１５】
前記第２段階は、
Ｒｕ前駆体を前記第１段階の結果物に吸着させる段階と、
残余のＲｕ前駆体をパージする段階と、
吸着されたＲｕ前駆体層に酸素ガスを吸着させることによって、前記Ｒｕ前駆体を分解し、Ｒｕ酸化物層を形成する段階と、
残余の酸素ガスをパージする段階と、
水素ガスを供給することによって、前記Ｒｕ酸化物層を還元する段階と、
を含むことを特徴とする請求項１２に記載のスタック型キャパシタの製造方法。
【請求項１６】
前記Ｒｕ前駆体を吸着させる前に、前記第１段階の結果物にハロゲン系物質を吸着させる段階を含むことを特徴とする請求項１５に記載のスタック型キャパシタの製造方法。
【請求項１７】
前記ハロゲン系物質は、ヨウ素であることを特徴とする請求項１６に記載のスタック型キャパシタの製造方法。
【請求項１８】
基板上にトランジスタを形成する第１段階と、
前記基板上に第１層間絶縁層を形成する第２段階と、
前記第１層間絶縁層に前記トランジスタの所定領域を露出させるコンタクトホールを形成する第３段階と、
前記コンタクトホール内に導電性プラグを形成する第４段階と、
前記第１層間絶縁層上に絶縁層を形成し、前記絶縁層をパターニングして前記導電性プラグを露出させ、露出された領域上に拡散防止層を形成する第５段階と、
前記第１層間絶縁層上にエッチング停止層および第２層間絶縁層を順次積層し、前記第２層間絶縁層およびエッチング停止層をパターニングして前記拡散防止層を露出させる第６段階と、
前記第６段階の結果物上に第１金属層および第２金属層を順次形成する第７段階と、
前記第２層間絶縁層を露出させる第８段階と、
前記第２層間絶縁層を除去することによって、前記第１金属層および前記第２金属層から形成される下部電極を形成する第９段階と、
前記下部電極上に誘電層および上部電極を順次堆積させる第１０段階と、を含み、
前記第１金属層は、原子層堆積法によって形成されることを特徴とするスタック型キャパシタを備えた半導体メモリ素子の製造方法。
【請求項１９】
前記第１金属層は、Ｒｕから形成され、
前記第２金属層は、ＴｉＡｌＮから形成されることを特徴とする請求項１８に記載のスタック型キャパシタを備えた半導体メモリ素子の製造方法。
【請求項２０】
前記上部電極は、Ｒｕから形成されることを特徴とする請求項１９に記載のスタック型キャパシタを備えた半導体メモリ素子の製造方法。
【請求項２１】
前記拡散防止層は、ＴｉＮから形成されることを特徴とする請求項１８に記載のスタック型キャパシタを備えた半導体メモリ素子の製造方法。
【請求項２２】
前記第７段階は、
Ｒｕ前駆体を前記第６段階の結果物に吸着させる段階と、
残余のＲｕ前駆体をパージする段階と、
吸着されたＲｕ前駆体層に酸素ガスを吸着させることによって、前記Ｒｕ前駆体を分解し、Ｒｕ酸化物層を形成する段階と、
残余の酸素ガスをパージする段階と、
水素ガスを供給することによって、前記Ｒｕ酸化物層を還元する段階と、
を含むことを特徴とする請求項２１に記載のスタック型キャパシタを備えた半導体メモリ素子の製造方法。
【請求項２３】
前記Ｒｕ前駆体を吸着させる前に、前記第６段階の結果物にハロゲン系物質を吸着させる段階を含むことを特徴とする請求項２２に記載のスタック型キャパシタを備えた半導体メモリ素子の製造方法。
【請求項２４】
前記ハロゲン系物質は、ヨウ素であることを特徴とする請求項２３に記載のスタック型キャパシタを備えた半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極が相異なる二つの金属層から形成されたスタック型キャパシタ、スタック型キャパシタを備えた半導体メモリ素子、スタック型キャパシタの製造方法およびスタック型キャパシタを備えた半導体メモリ素子の製造方法に関する。
【背景技術】
【０００２】
メモリセルの面積縮小に伴い、セルの静電容量（cell capacitance：以下「セルキャパシタンス」と記載する）が減少している。かかるセルキャパシタンスの減少は、ＤＲＡＭ（Dynamic Random Access Memory）の集積密度（integration density）を増加させるのに深刻な障害要因となる。メモリ素子において、かかるセルキャパシタンスの減少は、メモリセルの読み出し能力を低下させ、ソフトエラー率を増大させるだけではなく、低電圧でのメモリ素子の動作を妨げる。したがって、高集積化半導体メモリ素子を製造するためには、セルキャパシタンスを増大させる方法を開発しなければならない。
【０００３】
一方、セルキャパシタンスを増大させることを目的として、キャパシタの電極面積を増大させるためにシリンダー型電極（cylindrical electrode）が用いられている。
【０００４】
図１は、従来のシリンダー型（筒型）キャパシタの概略断面図である。
【０００５】
図１に示すように、半導体基板１０上には、層間絶縁層（ＩＬＤ：InterLayer Dielectric：層間絶縁膜ともいう）１１およびエッチング停止層（etch stop layer）１２が堆積し、かつパターニングされており、コンタクトホール（contact hole）１１ａが形成されている。かかるコンタクトホール１１ａは、導電性プラグ（conductive plug）１３で充填されている。かかる導電性プラグ１３の上部には、下部電極（lower electrode）１４がシリンダー形状に形成されており、かかる下部電極１４上には、誘電層（dielectric layer）１５および上部電極（upper electrode）１６が順次堆積（蒸着）している。
【０００６】
かかるシリンダー型キャパシタの電極は、大きな面積を有しており、そのキャパシタンスが向上している。また、特許文献１には、シリンダー構造の外側部分に半球状グレイン（HemiSpherical Grain：ＨＳＧ）を形成して電極面積を増大させたシリンダー型キャパシタを製造する方法が開示されている。
【０００７】
しかし、かかるシリンダー型キャパシタを用いた高集積化メモリ素子において、シリンダー構造の窪みである内部空間が狭くなり、内壁同士が接触してしまうといった問題がある。かかる問題を解決するために、狭い面積を使用する充填シリンダー型（柱型）スタック型キャパシタ（filled cylindrical stack-type capacitor：以下、単に「スタック型キャパシタ」と記載する）が要求されている。かかるスタック型キャパシタの断面積は、シリンダー型キャパシタよりも小さいので、メモリ素子の集積密度が向上する。
【０００８】
図２は、Ｒｕ電極を有するスタック型キャパシタを備えたＤＲＡＭセルの断面図である。
【０００９】
図２に示すように、このＤＲＡＭセルは、スイッチング用トランジスタ（switching transistor：以下、単に「トランジスタ」と記載する）３０と、スタック型キャパシタ４０（stack-type capacitor）と、を備えている。トランジスタ３０は、ｐ型シリコンから形成された基板２０の表面に互いに離隔するように形成されたｎ+型ソース領域（以下、単に「ソース領域」と記載する）２１およびｎ+型ドレイン領域（以下、単に「ドレイン領域」と記載する）２２を備えている。ソース領域２１およびドレイン領域２２間となる基板２０上には、ゲート絶縁層（gate insulating layer：ゲート絶縁膜ともいう）３１およびゲート電極３２が形成されている。
【００１０】
スタック型キャパシタ４０は、トランジスタ３０上に、層間絶縁層３３を介して形成されている。すなわち、下部電極４１、誘電層４３および上部電極４４が、層間絶縁層３３上に順次積層している。これら下部電極４１および上部電極４４は、ルテニウム（Ｒｕ）から形成されており、下部電極４１内には、誘電体４２、例えばタンタルオキサイド（Ｔａ2Ｏ5）が充填されている。トランジスタ３０のソース領域２１とキャパシタ４０の下部電極４１とは、層間絶縁層３３に形成されたコンタクトホール３３ａによって電気的に接続されている。コンタクトホール３３ａは、多結晶シリコンまたはタングステンから形成された導電性プラグ３４で充填されている。そして、導電性プラグ３４および下部電極４１間には、導電バリア層（conductive barrier layer）３５、例えばＴｉＮ層（ＴｉＮ layer：ＴｉＮ膜ともいう）３５が形成されている。かかる導電バリア層３５は、導電性プラグ３４および下部電極４１間の相互拡散や化学反応を抑制する拡散防止層（diffusion barrier layer）である。かかる導電バリア層３５としては、ＴａＮ層やＷＮ層が使用可能であるが、ＴｉＮ層が一般的に使用されている。かかるＴｉＮ層３５は、下部電極４１を導電性プラグ３４から絶縁して、導電性プラグ３４から下部電極４１への拡散を防止し、かつ、堆積（蒸着）工程中に導電性プラグ３４が酸素に暴露されることを防止する。符号４５は、後記するエッチング停止層を示す。
【００１１】
図２のスタック型キャパシタは、従来のシリンダー型キャパシタよりも小さい面積を使用するので、高集積化メモリ素子に対してより好適に適用可能である。
【００１２】
図３Ａないし図３Ｅは、図２のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【００１３】
まず、公知の半導体製造方法によって、半導体基板２０上にトランジスタ３０を形成する。次いで、半導体基板２０上に第１層間絶縁層３３を形成する。次いで、第１層間絶縁層３３を選択的にエッチングしてコンタクトホール３３ａを形成し、トランジスタ３０のソース領域２１を露出させる。次いで、コンタクトホール３３ａを導電性プラグ３４で充填して、導電性プラグ３４をソース領域２１に接続する（図３Ａ参照）。
【００１４】
次いで、第１層間絶縁層３３上に導電性プラグ３４を覆う絶縁層（insulating layer：絶縁膜ともいう）３６を形成する。次いで、絶縁層３６を選択的にエッチングして導電性プラグ３４を露出させる。次いで、ＴｉＮ層３５を化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法によって絶縁層３６上に堆積（蒸着）させた後、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法によって平坦化して絶縁層３６およびＴｉＮ層３５を露出させる（図３Ｂ参照）。
【００１５】
次いで、絶縁層３６およびＴｉＮ膜３５上にエッチング停止層（ここでは、ＳｉＮ層）４５および第２層間絶縁層（ここでは、ＳｉＯ2層）４６を順次積層した後、ドライエッチング工程によってエッチングしてＳｉＮ層４５を露出させ、ビアホール（via hole）４６ａを形成する。キャパシタの電極は、かかるビアホール４６ａによって露出された領域に形成される。次いで、ＣＶＤ法によって、ビアホール４６ａによって露出されたＴｉＮ層３５の全面を覆う導電層４１、例えばＲｕ層を形成し、その上にＴａ2Ｏ5層４２を形成する（図３Ｃ参照）。
【００１６】
次いで、ＣＭＰ法によって平坦化して、第２層間絶縁層４６を露出させる。そして、第２層間絶縁層４６をＨＦウェットエッチング工程によってエッチングして、スタック型の下部電極４１を形成する（図３Ｄ参照）。
【００１７】
次いで、下部電極４１上に誘電層４３および上部電極（ここでは、Ｒｕ層）４４を順次形成して、スタック型キャパシタ４０が完成する（図３Ｅ参照）。
【００１８】
しかし、かかる製造方法では、ＣＶＤ法を用いてＲｕ層を堆積させることによって下部電極４１を形成する際に、酸素を反応ガスとして使用するので、下部電極４１に接続されたＴｉＮ層３５が酸化されて体積膨脹を起こしてしまう。かかるＴｉＮ層３５の体積膨脹が、図４に示すように、ＴｉＮ層３５および下部電極（Ｒｕ層）４１間に形成される隙間の原因となる。したがって、下部電極（Ｒｕ層）を備えたスタック型キャパシタは、耐えきれずに崩壊してしまう。図５は、キャパシタが傾いて隣のキャパシタと接触している状態を示すストレージノードの顕微鏡写真である。かかる問題は、キャパシタの電気特性を低下させ、漏れ電流を増大させてしまう。
【特許文献１】米国特許第６,４７２,２６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、相異なる二つの金属から形成され、良好な物性を有する下部電極を備えたスタック型キャパシタおよびスタック型キャパシタを備えた半導体メモリ素子を提供することを課題とする。
【００２０】
本発明はまた、スタック型キャパシタの製造方法およびスタック型キャパシタを備えた半導体メモリ素子の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００２１】
前記課題を解決するため、本発明のスタック型キャパシタは、下部電極と、前記下部電極上に形成された誘電層と、前記誘電層上に形成された上部電極と、を備え、前記下部電極は、シリンダー形状を有する第１金属層と、前記第１金属層内に充填された第２金属層と、を備えていることを特徴とする。
【００２２】
また、前記第１金属層は、ルテニウム（Ｒｕ）層であり、前記第２金属層は、Ａｌを含む窒化物層であることが望ましい。
【００２３】
また、前記Ａｌを含む窒化物層は、チタンアルミニウムナイトライド（ＴｉＡｌＮ）層またはタンタルアルミニウムナイトライド（ＴａＡｌＮ）層であることが望ましい。
【００２４】
また、前記上部電極は、Ｒｕ層であることが望ましい。
【００２５】
前記課題を解決するため、本発明のスタック型キャパシタを備えた半導体メモリ素子は、トランジスタおよびキャパシタを備えている、スタック型キャパシタを備えた半導体メモリ素子であって、前記キャパシタは、下部電極と、前記下部電極上に形成された誘電層と、前記誘電層上に形成された上部電極と、を備え、前記下部電極は、シリンダー形状を有する第１金属層と、前記第１金属層内に充填された第２金属層と、を備えていることを特徴とする。
【００２６】
また、前記トランジスタおよび前記キャパシタは、導電性プラグによって電気的に接続されていることが望ましい。
【００２７】
また、前記下部電極および前記導電性プラグ間に、拡散防止層が形成されていることが望ましい。
【００２８】
また、前記拡散防止層は、ＴｉＮ層であることが望ましい。
【００２９】
また、前記第１金属層は、Ｒｕ層であり、前記第２金属層は、Ａｌを含む窒化物層であることが望ましい。
【００３０】
また、前記Ａｌを含む窒化物層は、ＴｉＡｌＮ層またはＴａＡｌＮ層であることが望ましい。
【００３１】
また、前記上部電極は、Ｒｕ層であることが望ましい。
【００３２】
前記課題を解決するため、本発明のスタック型キャパシタの製造方法は、基板上にエッチング停止層および層間絶縁層を順次積層し、前記層間絶縁層および前記エッチング停止層をパターニングしてビアホールを形成する第１段階と、前記ビアホールおよび前記層間絶縁層上に第１金属層および第２金属層を順次形成する第２段階と、前記層間絶縁層を露出させる第３段階と、前記層間絶縁層を除去することによって、前記第１金属層および前記第２金属層から形成される下部電極を形成する第４段階と、前記下部電極上に誘電層および上部電極を順次堆積させる第５段階と、を含み、前記第１金属層は、原子層堆積法によって形成されることを特徴とする。
【００３３】
また、前記第１金属層は、Ｒｕから形成され、前記第２金属層は、ＴｉＡｌＮまたはＴａＡｌＮから形成されることが望ましい。
【００３４】
また、前記上部電極は、Ｒｕから形成されることが望ましい。
【００３５】
また、前記第２段階は、Ｒｕ前駆体を前記第１段階の結果物に吸着させる段階と、残余のＲｕ前駆体をパージする段階と、吸着されたＲｕ前駆体層に酸素ガスを吸着させることによって、前記Ｒｕ前駆体を分解し、Ｒｕ酸化物層を形成する段階と、残余の酸素ガスをパージする段階と、水素ガスを供給することによって、前記Ｒｕ酸化物層を還元する段階と、を含むことが望ましい。
【００３６】
また、前記Ｒｕ前駆体を吸着させる前に、前記第１段階の結果物にハロゲン系物質を吸着させる段階を含むことが望ましい。
【００３７】
また、前記ハロゲン系物質は、ヨウ素であることが望ましい。
【００３８】
前記課題を解決するため、本発明のスタック型キャパシタを備えた半導体メモリ素子の製造方法は、基板上にトランジスタを形成する第１段階と、前記基板上に第１層間絶縁層を形成する第２段階と、前記第１層間絶縁層に前記トランジスタの所定領域を露出させるコンタクトホールを形成する第３段階と、前記コンタクトホール内に導電性プラグを形成する第４段階と、前記第１層間絶縁層上に絶縁層を形成し、前記絶縁層をパターニングして前記導電性プラグを露出させ、露出された領域上に拡散防止層を形成する第５段階と、前記第１層間絶縁層上にエッチング停止層および第２層間絶縁層を順次積層し、前記第２層間絶縁層およびエッチング停止層をパターニングして前記拡散防止層を露出させる第６段階と、前記第６段階の結果物上に第１金属層および第２金属層を順次形成する第７段階と、前記第２層間絶縁層を露出させる第８段階と、前記第２層間絶縁層を除去することによって、前記第１金属層および前記第２金属層から形成される下部電極を形成する第９段階と、前記下部電極上に誘電層および上部電極を順次堆積させる第１０段階と、を含み、前記第１金属層は、原子層堆積法によって形成されることを特徴とする。
【００３９】
また、前記第１金属層は、Ｒｕから形成され、前記第２金属層は、ＴｉＡｌＮから形成されることが望ましい。
【００４０】
また、前記上部電極は、Ｒｕから形成されることが望ましい。
【００４１】
また、前記拡散防止層は、ＴｉＮから形成されることが望ましい。
【００４２】
また、前記第７段階は、Ｒｕ前駆体を前記第６段階の結果物に吸着させる段階と、残余のＲｕ前駆体をパージする段階と、吸着されたＲｕ前駆体層に酸素ガスを吸着させることによって、前記Ｒｕ前駆体を分解し、Ｒｕ酸化物層を形成する段階と、残余の酸素ガスをパージする段階と、水素ガスを供給することによって、前記Ｒｕ酸化物層を還元する段階と、を含むことが望ましい。
【００４３】
また、前記Ｒｕ前駆体を吸着させる前に、前記第６段階の結果物にハロゲン系物質を吸着させる段階を含むことが望ましい。
【００４４】
また、前記ハロゲン系物質は、ヨウ素であることが望ましい。
【発明の効果】
【００４５】
本発明によると、下部電極における酸素量を減少させ、導電バリア層（ＴｉＮ層）の酸化を抑制することができる。したがって、安定したスタック型キャパシタを製造することができ、高集積化ＤＲＡＭの性能を向上させることができる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の典型的な実施形態について、添付図面を参照して詳細に説明する。以下の説明において、図示された層や領域の厚さは、明細書の明確性のために誇張されている。
【００４７】
図６は、本発明の実施形態に係るスタック型キャパシタを備えたＤＲＡＭセルの断面図である。
【００４８】
図６に示すように、メモリ素子は、スイッチング用トランジスタ（switching transistor：以下、単に「トランジスタ」と記載する）１３０と、スタック型キャパシタ１４０と、を備えている。トランジスタ１３０は、ｐ型シリコンから形成された基板１２０上に互いに離隔するように形成されたｎ+型ソース領域（以下、単に「ソース領域」と記載する）１２１およびｎ+型ドレイン領域（以下、単に「ドレイン領域」と記載する）１２２を備えている。ソース領域１２１およびドレイン領域１２２間となる基板１２０上には、ゲート絶縁層（gate insulating layer：ゲート絶縁膜ともいう）１３１と、ワードラインとしてのゲート電極１３２と、が形成されている。
【００４９】
スタック型キャパシタ１４０は、トランジスタ１３０上に、第１層間絶縁層（first interlayer dielectric：第１層間絶縁膜ともいう）１３３を介して形成されている。すなわち、下部電極１４１、誘電層（dielectric layer）１４３および上部電極１４４が、第１層間絶縁層１３３上に順次積層している。下部電極１４１は、シリンダー型のＲｕ層（Ｒｕ layer）１４１ａと、Ｒｕ層１４１ａの内部に充填されたチタンアルミニウムナイトライド層（ＴｉＡｌＮ層）（またはタンタルアルミニウムナイトライド層（ＴａＡｌＮ層））１４１ｂと、を備えている。Ｒｕ層１４１ａが、特許請求の範囲における「第１金属層」の一例であり、ＴｉＡｌＮ層１４１ｂが、特許請求の範囲における「第２金属層」の一例である。上部電極１４４は、Ｒｕ（ルテニウム）から形成されている。トランジスタ１３０のソース領域１２１とキャパシタ１４０の下部電極１４１とは、第１層間絶縁膜１３３に形成されたコンタクトホール１３３ａによって電気的に接続されている。コンタクトホール１３３ａは、多結晶シリコンまたはタングステンから形成された導電性プラグ（conductive plug）１３４で充填されている。そして、導電性プラグ１３４および下部電極１４１間には、相異なる物質間の相互拡散や化学反応を抑制する拡散防止層（diffusion barrier layer）として、導電バリア層（conductive barrier layer）１３５、例えばＴｉＮ層（ＴｉＮ layer：ＴｉＮ膜ともいう）１３５が形成されている。かかる導電バリア層１３５としては、ＴａＮ層やＷＮ層が使用可能であるが、ＴｉＮ層１３５が一般的に使用されている。かかるＴｉＮ層１３５は、下部電極１４１を導電性プラグ１３４から絶縁して、導電性プラグ１３４から下部電極１４１への拡散を防止し、かつ、堆積（蒸着）工程中に導電性プラグ１３５が酸素に暴露されることを防止する。符号１４５は、エッチング停止層（etch stop layer）を示す。
【００５０】
本発明では、ＴｉＮ層１３５の酸化によるキャパシタの構造的不安定を解決するために、下部電極１４１がＴｉＡｌＮから形成されている。すなわち、図７に示すように、ＴｉＮにＡｌを添加した金属（ＴｉＡｌＮ）は、酸化雰囲気（oxidized atmosphere）下でＡｌを添加していない金属（ＴｉＮ）よりも大きな活性度を示す。ＡｌがＴｉＮよりも早く酸化されて酸素分圧が低下するので、Ａｌの添加によってＴｉＮの酸化が遅延される。すなわち、Ａｌは、ＴｉＮと反応する酸素量を減少させ、ＴｉＮの酸化を抑制する。
【００５１】
そして、下部電極１４１のためのＲｕを、原子層堆積（Atomic Layer Deposition：ＡＬＤ：原子層蒸着、原子層成長ともいう）法によって堆積（蒸着）させる。ＡＬＤ法は、単原子層の化学的吸着および脱着を利用した薄膜蒸着技術である。かかるＡＬＤ法では、各反応物質は、個別に分離され、パルス状でチャンバ内に供給されており、飽和表面反応（saturated surface reaction）による化学的吸着および脱着によって基板の表面に反応物質を堆積（蒸着）させる技術である。一方、Ｒｕ層を堆積させる基板上に、ハロゲン系物質（ハロゲン族元素、ハロゲンともいう。フッ素、塩素、臭素、ヨウ素、アスタチンの５種。）、例えばヨウ素をあらかじめ吸着させた後、Ｒｕ前駆体を吸着させれば、ヨウ素がＲｕ前駆体の分解を誘導することができる。次いで、Ｒｕ前駆体層（Ｒｕ precursor layer）上に酸素ガスを吸着させる。したがって、Ｒｕ前駆体のリガンド（配位子）は、酸素と反応して分解する。分解したＲｕは、酸化されてＲｕ酸化物（ruthenium oxide）を生成する。次いで、かかる結果物に水素を吸着させてＲｕ酸化物を還元し、Ｒｕに含まれる酸素を除去する。したがって、下部電極１４１として用いられるＲｕおよびＴｉＮ間の酸化を抑制することができる。
【００５２】
図８Ａないし図８Ｆは、図６のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【００５３】
まず、公知の半導体工程によって、半導体基板１２０上にトランジスタ１３０を形成する。次いで、半導体基板１２０上に第１層間絶縁層１３３を形成する。次いで、第１層間絶縁膜１３３を選択的にエッチングしてコンタクトホール１３３ａを形成し、トランジスタ１３０のソース領域１２１を露出させる。次いで、コンタクトホール１３３ａを導電性プラグ１３４で充填して、導電性プラグ１３４をソース領域１２１に接続する（図８Ａ参照）。
【００５４】
次いで、第１層間絶縁層１３３上に導電性プラグ１３４を覆う絶縁層（insulating layer：絶縁膜ともいう）１３６を形成する。次いで、絶縁層１３６を選択的にエッチングして導電性プラグ１３４を露出させる。次いで、ＴｉＮ層１３５をＣＶＤ法によって絶縁層１３６上に堆積（蒸着）させた後、ＣＭＰ法によって平坦化して絶縁層１３６およびＴｉＮ層１３５を露出させる（図８Ｂ参照）。
【００５５】
次いで、絶縁層１３６およびＴｉＮ層１３５上にエッチング停止層（ここでは、ＳｉＮ層）１４５および第２層間絶縁層（ここでは、ＳｉＯ2）１４６を順次積層した後、ドライエッチング工程によってエッチングしてＴｉＮ層１３５を露出させ、ビアホール１４６ａを形成する（図８Ｃ参照）。かかるビアホール１４６ａが、キャパシタの電極が形成される領域を露出させる。
【００５６】
続いて、ＡＬＤ法を用いて下部電極１４１のＲｕ層１４１ａをビアホール１４６ａ上に形成する工程について説明する。まず、ハロゲン系物質、例えばヨウ素を絶縁層１４６およびビアホール１４６ａに吸着させる。かかるハロゲン系物質は、次のＡＬＤ工程で使用されるＲｕ前駆体と反応し、かかるＲｕ前駆体の分解を誘導する。次いで、ヨウ素が吸着された絶縁層１４６の全面に、ＴｉＮ層１３５の全露出面を覆うようにＲｕ前駆体を吸着させる。この際、絶縁層１４６に吸着されたヨウ素は、Ｒｕ前駆体と反応し、Ｒｕをリガンドから分解する。次いで、残余のＲｕ前駆体をパージする。次いで、酸素ガスをＲｕ前駆体層に吸着させる。酸素ガスは、Ｒｕ前駆体のリガンドと反応してＲｕ前駆体を分解し、分解されたＲｕは、酸素と反応し、Ｒｕ酸化物を生成する。次いで、酸素ガスをパージする。次いで、水素ガスを吸着させれば、酸素および水素間に反応が起こり、水蒸気を生成する。したがって、Ｒｕ酸化物に含まれる酸素をかなりの量減らすことができる。前記工程を繰り返すことによって、所定厚さを有するＲｕ層１４１ａをビアホール１４６ａおよび第２層間絶縁層１４６上に堆積（蒸着）させることができる。
【００５７】
次いで、ＴｉＡｌＮ層（またはＴａＡｌＮ層）１４１ｂを、ＣＶＤ法またはＡＬＤ法によってＲｕ層１４１ａ上に堆積（蒸着）させる（図８Ｄ参照）。
【００５８】
次いで、Ｒｕ層１４１ａおよびＴｉＡｌＮ層１４１ｂをＣＭＰ法によって平坦化し、絶縁層１４６を露出させる。そして、第２層間絶縁層１４６をＨＦウェットエッチング工程によってエッチングして、スタック型の下部電極１４１を形成する（図８Ｅ参照）。
【００５９】
次いで、下部電極１４１上に誘電層１４３および上部電極（ここでは、Ｒｕ層）１４４を順次形成して、スタック型キャパシタ１４０が完成する（図８Ｆ参照）。誘電層１４３は、ＨｆＯ2、Ｔａ、ＴｉＯ2またはＢＳＴ（チタン酸バリウムストロンチウム）から形成される。
【００６０】
以上、本発明の好ましい実施形態について、図面を参照して詳細に説明したが、本発明は、前記実施形態に限定されず、特許請求の範囲で定義された本発明の要旨を逸脱しない範囲で適宜設計変更可能である。
【産業上の利用可能性】
【００６１】
本発明のスタック型キャパシタおよびスタック型キャパシタを備えた半導体メモリ素子は、例えば高集積化された半導体メモリ装置に利用することができる。
【図面の簡単な説明】
【００６２】
【図１】従来のシリンダー型キャパシタの概略断面図である。
【図２】Ｒｕ電極を有するスタック型キャパシタを備えたＤＲＡＭセルの断面図である。
【図３Ａ】図２のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図３Ｂ】図２のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図３Ｃ】図２のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図３Ｄ】図２のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図３Ｅ】図２のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図４】酸化したＴｉＮ膜を備えた下部電極の顕微鏡写真である。
【図５】キャパシタが傾いて隣のキャパシタと接触している状態を示すストレージノードの顕微鏡写真である。
【図６】本発明の実施形態に係るスタック型キャパシタを備えたＤＲＡＭセルの断面図である。
【図７】酸化雰囲気下における、ＴｉＮへのＡＬの添加の有無によるＴｉＮの活性度を示すグラフである。
【図８Ａ】図６のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図８Ｂ】図６のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図８Ｃ】図６のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図８Ｄ】図６のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図８Ｅ】図６のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【図８Ｆ】図６のスタック型キャパシタを備えた半導体メモリ素子を製造する工程を説明する断面図である。
【符号の説明】
【００６３】
１２０  基板
１２１  ソース領域
１２２  ドレイン領域
１３０  トランジスタ
１３１  ゲート絶縁層
１３２  ゲート電極
１３３  第１層間絶縁層
１３３ａ  コンタクトホール
１３４  導電性プラグ
１３５  ＴｉＮ層（拡散防止層）
１４０  スタック型キャパシタ
１４１  下部電極
１４１ａ  Ｒｕ層（第１金属層）
１４１ｂ  ＴｉＡｌＮ層（第２金属層）
１４３  誘電層
１４４  上部電極
１４５  エッチング停止層
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図４】
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【図５】
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