(57)【要約】【課題】待機時およびリフレッシュ時の低消費電力化が可能な半導体記憶装置を提供する。【解決手段】ワード線の活性化に応じて、複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、第１のデータ線と階層的に設けられた第２のデータ線と、第１のデータ線と第２のデータ線との間に設けられ、データ読出し時に第１のデータ線の電圧に応じた駆動力で、第２のデータ線を固定電圧へ駆動する読出し回路と、プリチャージ・イコライズ指示に応じて、第２のデータ線に所定電圧を供給するための電圧供給制御回路とを備え、電圧供給制御回路は、データ読出し時以外の所定期間において、第２のデータ線と所定電圧とを切離す電圧供給停止回路を含む。【選択図】        図４
2004152363.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
ワード線の活性化に応じて、前記複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、
前記第１のデータ線と階層的に設けられた第２のデータ線と、
前記第１のデータ線と前記第２のデータ線との間に設けられ、データ読出し時に前記第１のデータ線の電圧に応じた駆動力で、前記第２のデータ線を固定電圧へ駆動する読出し回路と、
プリチャージ・イコライズ指示に応じて、前記第２のデータ線に所定電圧を供給するための電圧供給制御回路とを備え、
前記電圧供給制御回路は、前記データ読出し時以外の所定期間において、前記第２のデータ線と前記所定電圧とを切離す電圧供給停止回路を含む、半導体記憶装置。
【請求項２】
複数のメモリセルと、
ワード線の活性化に応じて、前記複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、
前記第１のデータ線と階層的に設けられた第２のデータ線と、
前記第１のデータ線と前記第２のデータ線との間に設けられ、データ読出し時に前記第１のデータ線と前記第２のデータ線とを電気的に結合するためのスイッチ回路と、
プリチャージ・イコライズ指示に応じて、前記第２のデータ線に第２の所定電圧を供給するための電圧供給制御回路とを備え、
前記電圧供給制御回路は、前記データ読出し時以外の所定期間において、前記第２のデータ線と前記所定電圧とを切離す電圧供給停止回路を含む、半導体記憶装置。
【請求項３】
前記電圧供給停止回路は、
前記所定電圧を供給する電源ノードと、
前記電源ノードと第２のデータ線との間に設けられ、前記プリチャージ・イコライズ指示時、前記電源ノードと第２のデータ線とを電気的に結合するスイッチとを有し、
前記スイッチは、前記所定期間内の第１の期間および第２の期間をそれぞれ規定する第１の制御信号および第２の制御信号の少なくとも一方に応じて、前記電源ノードと前記第２のデータ線とを電気的に非結合とする、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記電圧供給停止回路は、
前記所定電圧を供給する電源ノードと、
前記電源ノードと第２のデータ線との間に設けられ、前記プリチャージ・イコライズ指示時、前記電源ノードと第２のデータ線とを電気的に結合するスイッチとを有し、
前記スイッチは、前記データ読出し時以外の前記所定期間を規定する第１の制御信号に応じて、前記電源ノードと前記第２のデータ線とを電気的に非結合とする、請求項１または２に記載の半導体記憶装置。
【請求項５】
前記所定電圧を供給する第１の電源ノードと、
第２の電源ノードと、
前記第１の電源ノードと前記第２の電源ノードとの間に設けられ、前記プリチャージ・イコライズ指示時、前記第１の電源ノードと前記第２の電源ノードとを電気的に結合する第１のスイッチとをさらに備え、
複数の前記第２のデータ線は、複数の前記電圧供給停止回路に対応して設けられ、
前記各電圧供給停止回路は、
対応する前記第２のデータ線と前記第２の電源ノードとの間に設けられ、前記プリチャージ・イコライズ指示時、対応する前記第２のデータ線と前記第２の電源ノードとを電気的に結合する第２のスイッチを含み、
前記第１のスイッチは、前記所定期間内の第１の期間を規定する第１の制御信号に応じて、前記第１の電源ノードと前記第２の電源ノードとを電気的に非結合とし、
前記第２のスイッチは、前記所定期間内の第２の期間を規定する第２の制御信号に応じて、対応する前記第２のデータ線と前記第２の電源ノードとを電気的に非結合とする、請求項１または２に記載の半導体記憶装置。
【請求項６】
複数のメモリセルと、
ワード線の活性化に応じて、前記複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、
前記第１のデータ線と階層的に設けられた第２のデータ線と、
前記第１のデータ線と前記第２のデータ線との間に設けられ、データ読出し時に前記第１のデータ線の電圧に応じた駆動力で、前記第２のデータ線を所定電圧へ駆動する読出し回路とを備え、
前記読出し回路は、前記第２のデータ線と前記所定電圧を供給するノードとの間に直列に接続された第１および第２のトランジスタとを含み、
前記第２のトランジスタのゲートは、前記第１のデータ線と接続され、
前記第１のトランジスタは、前記データ読出し時に、アドレス選択結果に応じてターンオンし、
所定期間において、前記第２のデータ線と前記ノードとの間の電流経路を強制的に遮断する電流遮断回路をさらに備える、半導体記憶装置。
【請求項７】
前記電流遮断回路は、前記所定期間を規定する第１の制御信号に応じて、前記第１のトランジスタのしきい値電圧を大きくするように、前記第１のトランジスタの基板電圧を制御する電圧制御回路を含む、請求項６に記載の半導体記憶装置。
【請求項８】
複数のメモリセルと、
ワード線の活性化に応じて、前記複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、
前記第１のデータ線と階層的に設けられた第２のデータ線と、
内部ノードと、
所定電圧を供給する電源ノードと、
前記第１のデータ線と前記第２のデータ線との間に設けられ、データ読出し時に前記第１のデータ線の電圧に応じた駆動力で、前記第２のデータ線と前記内部ノードとを電気的に結合する読出し回路とを備え、
前記読出し回路は、
前記第２のデータ線と前記内部ノードとの間に直列に接続された第１および第２のトランジスタとを含み、
前記第２のトランジスタのゲートは、前記第１のデータ線と接続され、
前記第１のトランジスタは、前記データ読出し時に、アドレス選択結果に応じてターンオンし、
所定期間において、前記内部ノードと前記電源ノードとの間の電流経路を強制的に遮断する電流遮断回路をさらに備える、半導体記憶装置。
【請求項９】
前記電流遮断回路は、前記内部ノードと前記電源ノードとの間に設けられ、前記所定期間を規定する第１の制御信号に応じて、ターンオフする第３のトランジスタを含む、請求項８に記載の半導体記憶装置。
【請求項１０】
複数のメモリセルと、
ワード線の活性化に応じて、前記複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、
前記第１のデータ線と階層的に設けられた第２のデータ線と、
前記第１のデータ線と前記第２のデータ線との間に設けられ、データ読出し時に前記第１のデータ線と前記第２のデータ線とを電気的に結合するための第１のトランジスタと、
所定期間において、前記第１のデータ線と前記第２のデータ線との間の電流経路を強制的に遮断する電流遮断回路をさらに備える、半導体記憶装置。
【請求項１１】
前記電流遮断回路は、前記所定期間を規定する第１の制御信号に応じて、前記第１のトランジスタのしきい値電圧を大きくするように、前記第１のトランジスタの基板電圧を制御する電圧制御回路を含む、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第１のトランジスタのゲートと接続されるコラム選択線と、
前記コラム選択線が非活性期間、前記コラム選択線上の信号を負電圧に設定するための信号レベル変換回路とをさらに備え、
前記第１のトランジスタのゲートへは、前記コラム選択線が非活性期間、前記第１のトランジスタのしきい値電圧を大きくするような前記コラム選択線上の信号が入力される、請求項６、８および１０のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記第１の制御信号は、ロウアドレスストローブ信号である、請求項３から５、７、９および１１のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記第１の制御信号は、セルフリフレッシュ信号である、請求項３から５、７、９および１１のいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記第１の制御信号は、ロウアドレスストローブ信号およびセルフリフレッシュ信号の論理演算により求められた信号である、請求項３から５、７、９および１１のいずれか１項に記載の半導体記憶装置。
【請求項１６】
前記第２の制御信号は、プリチャージ・イコライズ信号である、請求項３から５、７、９および１１のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、より特定的には、外部クロックに同期して動作する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、データ処理分野などにおいて、高速かつ低消費電力でデータ処理するために、メモリデバイスとマイクロプロセッサ等のロジックデバイスとを同一の半導体チップ上に集積したシステムＬＳＩ（Ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）が広く用いられている。当該システムＬＳＩは、従来の個別のメモリデバイスとロジックデバイスとをプリント基板上にはんだ付けしたシステムと比べて、以下のような利点がある。
【０００３】
（１）  信号配線の負荷が、プリント基板上の配線と比較して小さく、高速でデータ信号を伝達することができる。
【０００４】
（２）  メモリデバイスのピン端子数の制約を受けないため、メモリデバイスとロジックデバイスとの間のデータバス幅を大きくとることができ、データ転送速度を向上することができる。
【０００５】
（３）  プリント基板上に個別素子を配置する構成と比較して、システムＬＳＩ上に各構成要素が集約されるため、システムＬＳＩの規模を小さくでき、小型軽量のシステムを実現することができる、および
（４）  システムＬＳＩチップ上に形成される構成要素として、ライブラリ化された回路を配置することができ、設計効率が改善される。
【０００６】
上記の理由から、システムＬＳＩが各分野においても広く用いられている。システムＬＳＩ内に集積されるメモリデバイスとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）およびフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）などが挙げられる。システムＬＳＩ内に集積されるロジックデバイスとしては、制御および処理を行うプロセッサ、Ａ／Ｄ（Ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ）変換回路などのアナログ処理および専用のロジック処理を行なうロジック回路などが挙げられる。
【０００７】
上述のメモリデバイスのなかで、システムＬＳＩに集積されるメモリデバイスには、同じ集積度でもより大容量化を実現できるＤＲＡＭが一般的に使用される。
【０００８】
図３７は、ＤＲＡＭ内に集積されるＩＯ分離型のデータ読出し回路２００の構成を示す回路図である。
【０００９】
図３７を参照して、データ読出し回路２００は、ビット線ＢＬおよび／ＢＬと、リードデータ線／ＩＯＲおよびＩＯＲと、ビット線プリチャージ／イコライズ回路Ｐ／Ｅと、読出し列選択線ＣＳＬＲ上の信号に応じて、ビット線ＢＬおよび／ＢＬとリードデータ線／ＩＯＲおよびＩＯＲとをそれぞれ電気的に結合するリードゲートＲＧとを含む。ここで、信号および信号線の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧ＧＮＤ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。
【００１０】
ビット線プリチャージ／イコライズ回路Ｐ／Ｅは、ビット線イコライズ信号ＢＬＥＱがＨレベルの期間、ビット線ＢＬおよび／ＢＬをそれぞれ電圧ＶＢＬ（＝Ｖｃｃ／２）にプリチャージおよびイコライズする。
【００１１】
リードゲートＲＧは、リードデータ線／ＩＯＲと接地電圧ＧＮＤとの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｅと、リードデータ線ＩＯＲと接地電圧ＧＮＤとの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＧｄおよびＴＧｆとを含む。
【００１２】
ＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆのゲートは、ビット線ＢＬおよび／ＢＬにそれぞれ接続される。ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのゲートへは、それぞれ読出し列選択線ＣＳＬＲ上の信号が入力される。
【００１３】
データ読出し回路２００は、さらに、ビット線ＢＬおよび／ＢＬ間の微小な電位差を増幅するセンスアンプ回路ＳＡと、リードデータ線／ＩＯＲおよびＩＯＲの微小電位差を増幅するプリアンプＰＡと、リードデータ線プリチャージ／イコライズ回路ＥＱとを備える。
【００１４】
リードデータ線プリチャージ／イコライズ回路ＥＱは、リードデータ線イコライズ信号／ＩＯＲＥＱがＬレベルの期間、リードデータ線／ＩＯＲおよびＩＯＲをそれぞれＶｃｃにプリチャージおよびイコライズする。
【００１５】
データ読出し回路２００は、所望のメモリセル（以下、選択メモリセルとも称する）からデータの読出しを行なわない待機時およびセルフリフレッシュ時においても、ビット線ＢＬおよび／ＢＬは電圧ＶＢＬにプリチャージされており、リードデータ線／ＩＯＲおよびＩＯＲは電源電圧Ｖｃｃにプリチャージされている。そのため、読出し列選択線ＣＳＬＲ上の信号がＬレベルであっても、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのドレインおよびソースの電圧レベルは、それぞれ電源電圧Ｖｃｃおよび接地電圧ＧＮＤとなる。したがって、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのドレインとソースとの間にそれぞれオフリーク電流が流れる。
【００１６】
上述のようなトランジスタのオフリーク電流を低減することにより、ＤＲＡＭの待機時またはセルフリフレッシュ時の消費電力を低減させる技術が公開されている（例えば、特許文献１参照）。しかし、特許文献１の技術では、トランジスタのオフリーク電流を完全にカットすることはできていない。
【００１７】
【特許文献１】
特開平８−２０３２６８号公報（第１０−１４頁、第８図）
【００１８】
【発明が解決しようとする課題】
一般的に、ＤＲＡＭでは、待機時またはセルフリフレッシュ時には、上記の理由からトランジスタのオフリーク電流が発生する。特に、メモリデバイスとして、ＤＲＡＭが集積されたシステムＬＳＩでは、ＩＯ線の数が、一般的に、数百本もあるため、ＩＯ線に流れる当該オフリーク電流も大きくなり、それに伴い、待機時またはセルフリフレッシュ時の消費電力も大きくなる傾向がある。
【００１９】
この発明は、以上のような問題点を解決するためになされたものであって、この発明の目的は、待機時またはセルフリフレッシュ時に、データ線とビット線との間に設けられるトランジスタのオフリーク電流を完全にカットさせることで、低消費電力化が可能な半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、複数のメモリセルと、ワード線の活性化に応じて、複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、第１のデータ線と階層的に設けられた第２のデータ線と、第１のデータ線と第２のデータ線との間に設けられ、データ読出し時に第１のデータ線の電圧に応じた駆動力で、第２のデータ線を固定電圧へ駆動する読出し回路と、プリチャージ・イコライズ指示に応じて、第２のデータ線に所定電圧を供給するための電圧供給制御回路とを備え、電圧供給制御回路は、データ読出し時以外の所定期間において、第２のデータ線と所定電圧とを切離す電圧供給停止回路を含む。
【００２１】
この発明の他の構成に従う半導体記憶装置は、複数のメモリセルと、ワード線の活性化に応じて、複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、第１のデータ線と階層的に設けられた第２のデータ線と、第１のデータ線と第２のデータ線との間に設けられ、データ読出し時に第１のデータ線の電圧に応じた駆動力で、第２のデータ線を所定電圧へ駆動する読出し回路とを備え、読出し回路は、第２のデータ線と所定電圧を供給するノードとの間に直列に接続された第１および第２のトランジスタとを含み、第２のトランジスタのゲートは、第１のデータ線と接続され、第１のトランジスタは、データ読出し時に、アドレス選択結果に応じてターンオンし、所定期間において、第２のデータ線とノードとの間の電流経路を強制的に遮断する電流遮断回路をさらに備える。
【００２２】
この発明のさらに他の構成に従う半導体記憶装置は、複数のメモリセルと、ワード線の活性化に応じて、複数のメモリセルのうちの選択された１つと電気的に結合される第１のデータ線と、第１のデータ線と階層的に設けられた第２のデータ線と、内部ノードと、所定電圧を供給する電源ノードと、第１のデータ線と第２のデータ線との間に設けられ、データ読出し時に第１のデータ線の電圧に応じた駆動力で、第２のデータ線と内部ノードとを電気的に結合する読出し回路とを備え、読出し回路は、第２のデータ線と内部ノードとの間に直列に接続された第１および第２のトランジスタとを含み、第２のトランジスタのゲートは、第１のデータ線と接続され、第１のトランジスタは、データ読出し時に、アドレス選択結果に応じてターンオンし、所定期間において、内部ノードと電源ノードとの間の電流経路を強制的に遮断する電流遮断回路をさらに備える。
【００２３】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００２４】
［実施の形態１］
図１は、ＤＲＡＭ内蔵のシステムＬＳＩの構成の一例を示す概略図である。
【００２５】
図１を参照して、システムＬＳＩ１０００は、各々が行列状に配列される複数のメモリセルを有するメモリアレイＭＡ０およびＭＡ１と、メモリアレイＭＡ０およびＭＡ１それぞれに対応して設けられ、対応するメモリアレイＭＡ０およびＭＡ１のアドレス指定された行および列を選択するためのロウおよびコラムデコーダＹＸ０およびＹＸ１とを備える。なお、以下、本明細書においては、メモリアレイＭＡ０およびＭＡ１ならびにロウおよびコラムデコーダＹＸ０およびＹＸ１を総括的にメモリアレイＭＡおよびロウおよびコラムデコーダＹＸとも称する。
【００２６】
システムＬＳＩ１０００は、さらに、メモリアレイＭＡ０およびＭＡ１それぞれに対応して設けられ、ロウおよびコラムデコーダＹＸ０およびＹＸ１により選択されたメモリセル列とデータの授受を行なうためのデータパスＤＰ０およびＤＰ１と、メモリセルアレイＭＡ０およびＭＡ１へのデータアクセス動作を制御するための制御回路ＣＧと、ロジック回路ＬＧとを備える。
【００２７】
データパスＤＰ０およびＤＰ１は、データバスＤＢ０およびＤＢ１を介してロジック回路ＬＧに結合される。制御回路ＣＧは、制御バスＣＴＢを介してロジック回路ＬＧに結合される。図１において、データバスＤＢ０およびＤＢ１の各々は、１２８ビットの書込データ（Ｄ）および１２８ビットの読出データ（Ｑ）をデータパスＤＰ０およびＤＰ１とロジック回路ＬＧとの間で別々に伝達する。
【００２８】
図２は、ＩＯ分離型のメモリアレイＭＡの構成を示す概略図である。
図２を参照して、メモリアレイＭＡは、列方向に配列される８個の行ブロックＲ♯０−Ｒ♯７を含む。行ブロックＲ♯０−Ｒ♯７の各々は、行方向に配列される４個のメモリセルブロックＭＣＢを有する。メモリセルブロックＭＣＢの各々は、メモリセルＭＣを有する。図２においては、代表的に１つのメモリセルＭＣを示しているが、実際には、メモリブロックＭＣＢの各々において、１本のビット線（図示せず）およびワード線単位で接続される同様な複数のメモリセルＭＣが行列上に配列される。以下においては、メモリセルＭＣを単にメモリセルとも称する。
【００２９】
メモリアレイＭＡは、さらに、センスアンプ帯ＳＢ♯０−８を含む。センスアンプ帯ＳＢ♯０−７は行ブロックＲ♯０−Ｒ♯７それぞれの列方向の上側に配置され、センスアンプ帯ＳＢ♯８は行ブロックＲ♯７の列方向の下側に配置される。
【００３０】
メモリアレイＭＡは、さらに、センスアンプ帯ＳＢ♯０−ＳＢ♯８それぞれにおいて配置される８ビットの読出し列選択線ＣＳＬＲおよび８ビットの書込み列選択線ＣＳＬＷを含む。したがって、メモリアレイＭＡには、７２本の読出し列選択線ＣＳＬＲ０−ＣＳＬＲ７１および７２本の書込み列選択線ＣＳＬＷ０−ＣＳＬＷ７１が配置される。
【００３１】
メモリアレイＭＡは、さらに、行ブロックＲ♯０−Ｒ♯７それぞれにおいて、行方向に配置される５１２本のワード線ＷＬを含む。
【００３２】
メモリアレイＭＡは、さらに、リードデータ線ＩＯＲ０−ＩＯＲ１２７と、リードデータ線／ＩＯＲ０−ＩＯＲ１２７と、ライトデータ線ＩＯＷ０−ＩＯＷ１２７と、ライトデータ線／ＩＯＷ０−ＩＯＷ１２７とを含む。
【００３３】
リードデータ線ＩＯＲ０−ＩＯＲ１２７、リードデータ線／ＩＯＲ０−ＩＯＲ１２７、ライトデータ線ＩＯＷ０−ＩＯＷ１２７およびライトデータ線／ＩＯＷ０−ＩＯＷ１２７は、それぞれ３２本単位で、列方向に整列するメモリセルブロックＭＣＢに対応して配置される。
【００３４】
以下においては、読出し列選択線ＣＳＬＲ０−ＣＳＬＲ７１、書込み列選択線ＣＳＬＷ０−ＣＳＬＷ７１、センスアンプ帯ＳＢ♯０−８、リードデータ線／ＩＯＲ０−／ＩＯＲ１２７およびリードデータ線ＩＯＲ０−ＩＯＲ１２７ならびにライトデータ線／ＩＯＷ０−／ＩＯＷ１２７およびライトデータ線ＩＯＷ０−ＩＯＷ１２７を総括的に表現する場合には、それぞれ読出し列選択線ＣＳＬＲ、書込み列選択線ＣＳＬＷ、センスアンプ帯ＳＢ、リードデータ線／ＩＯＲおよびＩＯＲならびにライトデータ線／ＩＯＷおよびＩＯＷとも称する。
【００３５】
また、特定の読出し列選択線ＣＳＬＲ、書込み列選択線ＣＳＬＷ、センスアンプ帯ＳＢ、リードデータ線／ＩＯＲおよびＩＯＲ、ライトデータ線／ＩＯＷおよびＩＯＷおよびワード線ＷＬを示す場合には、これら符号に添え字を付して、読出し列選択線ＣＳＬＲ１、書込み列選択線ＣＳＬＷ１、センスアンプ帯ＳＢ＃１、リードデータ線／ＩＯＲ１およびＩＯＲ１、ライトデータ線／ＩＯＷ１およびＩＯＷ１およびワード線ＷＬ１のように表記するものとする。
【００３６】
メモリアレイＭＡは、さらに、イコライズ回路群１００を含む。イコライズ回路群１００は、３２本単位のリードデータ線の一端に対応して設けられる、リードデータ線プリチャージ／イコライズ回路（図示せず）を有する。
【００３７】
メモリアレイＭＡは、さらに、イコライズ回路群の列方向に配置されるノードＮ＃を含む。ノードＮ＃は、リードデータ線／ＩＯＲおよびＩＯＲならびにライトデータ線／ＩＯＷおよびＩＯＷをそれぞれイコライズおよびプリチャージするためのリードデータ線イコライズ信号／ＩＯＲＥＱを伝達する。
【００３８】
図３は、実施の形態１に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ分離型のセンスアンプ構成回路１１０の構成を示す回路図である。
【００３９】
図３を参照して、センスアンプ構成回路１１０は、ビット線分離ゲートＢＧＵと、ビット線分離ゲートＢＧＬと、センスアンプ回路ＳＡと、書込みゲートＷＧと、リードゲートＲＧと、プリチャージ／イコライズ回路Ｐ／Ｅと、読出し列選択線ＣＳＬＲと、書込み列選択線ＣＳＬＷとを含む。
【００４０】
センスアンプ回路ＳＡはビット線ＢＬＭおよび／ＢＬＭの間に設けられる。センスアンプ回路ＳＡは、ビット線分離ゲートＢＧＵを介して上側のメモリセルブロックのビット線ＢＬＵおよび／ＢＬＵと電気的に結合される。センスアンプ回路ＳＡは、さらに、ビット線分離ゲートＢＧＬを介して下側のメモリセルブロックのビット線ＢＬＬおよび／ＢＬＬと電気的に結合される。
【００４１】
センスアンプ回路ＳＡは、ＰチャネルＭＯＳトランジスタＰＱ１、ＰＱ２およびＰＱ３と、ＮチャネルＭＯＳトランジスタＮＱ１、ＮＱ２およびＮＱ３とを含む。ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２は、ビット線ＢＬＭとビット線／ＢＬＭとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２のゲートは、センスノードＳＮｂおよびＳＮａにそれぞれ接続される。ＰチャネルＭＯＳトランジスタＰＱ３は、電源電圧ＶｃｃとＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２の接続ノードとの間に設けられる。ＰチャネルＭＯＳトランジスタＰＱ３のゲートへは、センスアンプ活性化信号／ＳＯＰが入力される。
【００４２】
ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２は、ビット線ＢＬＭとビット線／ＢＬＭとの間に直列に接続される。ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートは、センスノードＳＮｂおよびＳＮａにそれぞれ接続される。ＮチャネルＭＯＳトランジスタＮＱ３は、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２の接続ノードと接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＱ３のゲートへは、センスアンプ活性化信号ＳＯＮが入力される。なお、センスアンプ活性化信号／ＳＯＰおよびセンスアンプ活性化信号ＳＯＮは、互いに相補な信号である。
【００４３】
センスアンプ回路ＳＡは、相補な信号であるセンスアンプ活性化信号／ＳＯＰおよびＳＯＮに応じて、センスノードＳＮａおよびＳＮｂにより、選択メモリセルのデータを検知し増幅しかつラッチする機能を有する。
【００４４】
ビット線分離ゲートＢＧＵは、ＮチャネルＭＯＳトランジスタＴＸ１およびＴＸ２を含む。ＮチャネルＭＯＳトランジスタＴＸ１は、ビット線ＢＬＵとビット線ＢＬＭとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＸ２は、ビット線／ＢＬＵとビット線／ＢＬＭとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＸ１およびＴＸ２のゲートへは、ビット線分離指示信号ＢＬＩＵが入力される。したがって、ビット線分離ゲートＢＧＵは、Ｈレベルのビット線分離指示信号ＢＬＩＵに応じて、ビット線ＢＬＵおよび／ＢＬＵとビット線ＢＬＭおよび／ＢＬＭとをそれぞれ電気的に結合する。
【００４５】
ビット線分離ゲートＢＧＬは、ＮチャネルＭＯＳトランジスタＴＸ３およびＴＸ４を含む。ＮチャネルＭＯＳトランジスタＴＸ３は、ビット線ＢＬＭとビット線ＢＬＬとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＸ４は、ビット線／ＢＬＭとビット線／ＢＬＬとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＸ３およびＴＸ４のゲートへは、ビット線分離指示信号ＢＬＩＬが入力される。したがって、ビット線分離ゲートＢＧＬは、Ｈレベルのビット線分離指示信号ＢＬＩＬに応じて、ビット線ＢＬＭおよび／ＢＬＭとビット線ＢＬＬおよび／ＢＬＬとをそれぞれ電気的に結合する。
【００４６】
書込ゲートＷＧは、トランスファゲートＴＧａおよびＴＧｂを含む。トランスファゲートＴＧａおよびＴＧｂのドレインは、ビット線ＢＬＭおよび／ＢＬＭにそれぞれ接続される。トランスファゲートＴＧａおよびＴＧｂのソースは、ライトデータ線／ＩＯＷおよびＩＯＷにそれぞれ接続される。トランスファゲートＴＧａおよびＴＧｂのゲートへは、書込み列選択線ＣＳＬＷ上の信号が入力される。すなわち、書込ゲートＷＧは、書込み列選択線ＣＳＬＷ上の信号に応じて、ライトデータ線／ＩＯＷおよびＩＯＷとそれぞれセンスノードＳＮｂおよびＳＮａとを電気的に結合する機能を有する。
【００４７】
リードゲートＲＧは、リードデータ線／ＩＯＲと接地電圧ＧＮＤとの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｅと、リードデータ線ＩＯＲと接地電圧ＧＮＤとの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＧｄおよびＴＧｆとを含む。ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのゲートへは、読出し列選択線ＣＳＬＲ上の信号が入力される。ＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆのゲートは、それぞれビット線ＢＬＭおよび／ＢＬＭに接続される。
【００４８】
したがって、リードゲートＲＧは、読出し列選択線ＣＳＬＲ上の信号およびセンスノードＳＮａおよびＳＮｂ上の信号の電位に応じて、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｅまたはＮチャネルＭＯＳトランジスタＴＧｄおよびＴＧｆの一方を導通させ、リードデータ線／ＩＯＲおよびＩＯＲの一方を接地電圧ＧＮＤに設定する機能を有する。
【００４９】
プリチャージ／イコライズ回路Ｐ／ＥはＮチャネルＭＯＳトランジスタＴＧｇ、ＴＧｈおよびＴＧｉを含む。ＮチャネルＭＯＳトランジスタＴＧｇは、ビット線ＢＬＭとビット線／ＢＬＭとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＧｈおよびＴＧｉは、ビット線ＢＬＭとビット線／ＢＬＭとの間に直列に接続される。ＮチャネルＭＯＳトランジスタＴＧｇ，ＴＧｈおよびＴＧｉのゲートへは、ビット線イコライズ信号ＢＬＥＱが入力される。ＮチャネルＭＯＳトランジスタＴＧｈおよびＴＧｉの接続ノードへは、中間電圧ＶＢＬ（＝Ｖｃｃ／２）が供給される。
【００５０】
したがって、プリチャージ／イコライズ回路Ｐ／Ｅは、ビット線イコライズ信号ＢＬＥＱに応じて、ビット線ＢＬＭおよび／ＢＬＭに接続されるセンスノードＳＮａおよびＳＮｂを中間電圧ＶＢＬにプリチャージおよびイコライズする機能を有する。
【００５１】
選択メモリセルからデータを読出す際は、ビット線分離指示信号ＢＬＩＵおよびＢＬＩＬがビット線分離ゲートＢＧＵおよびＢＧＬにそれぞれ入力され、ビット線ＢＬＵ，ＢＬＭおよびＢＬＬとビット線／ＢＬＵ，／ＢＬＭおよび／ＢＬＬとはそれぞれ電気的に結合される。そのため、選択メモリセルを含むメモリセルブロックＭＣＢのみが、センスアンプ回路ＳＡと電気的に結合される。選択メモリセルのデータは、センスアンプ回路ＳＡによって増幅され、リードゲートＲＧにより、リードデータ線／ＩＯＲおよびＩＯＲに電位差を生じさせる。リードデータ線／ＩＯＲおよびＩＯＲの電位差は、プリアンプ（図示せず）により増幅され、データとして外部に出力される。
【００５２】
選択メモリセルにデータを書込む際は、書込ゲートＷＧにより、ライトデータ線／ＩＯＷおよびＩＯＷとビット線ＢＬＭおよび／ＢＬＭとがそれぞれ電気的に接続される。データを読出す際と同様に、ビット線分離指示信号ＢＬＩＵおよびＢＬＩＬに応じて、ビット線ＢＬＵ，ＢＬＭおよびＢＬＬとビット線／ＢＬＵ，／ＢＬＭおよび／ＢＬＬとはそれぞれ電気的に結合される。したがって、ビット線ＢＬＭおよび／ＢＬＭは、選択メモリセルと電気的に結合される。その結果、ライトデータ線／ＩＯＷおよびＩＯＷに入力されたデータは、ビット線を介して選択メモリセルに書込まれる。
【００５３】
図４は、実施の形態１に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路３０の構成を示す回路図である。
【００５４】
図４を参照して、リードデータ線プリチャージ／イコライズ回路３０は、リードデータ線／ＩＯＲとリードデータ線ＩＯＲとの間に直列に接続されるＰチャネルＭＯＳトランジスタ３０ｂ，３０ｃ，３０ｄおよび３０ｅと、リードデータ線／ＩＯＲとリードデータ線ＩＯＲとの間に設けられるＰチャネルＭＯＳトランジスタ３０ｆとを含む。ＰチャネルＭＯＳトランジスタ３０ｂ，３０ｅおよび３０ｆのゲートへは、リードデータ線イコライズ信号／ＩＯＲＥＱが入力される。ＰチャネルＭＯＳトランジスタ３０ｃおよび３０ｄのゲートへは、ロウアドレスストローブ信号／ＲＡＳが入力される。ＰチャネルＭＯＳトランジスタ３０ｃおよび３０ｄの接続ノードへは、電源電圧Ｖｃｃが供給される。
【００５５】
したがって、リードデータ線プリチャージ／イコライズ回路３０は、Ｌレベルのリードデータ線イコライズ信号／ＩＯＲＥＱに応じて、すなわち、リードデータ線／ＩＯＲおよびＩＯＲをイコライズする機能を有する。リードデータ線プリチャージ／イコライズ回路３０は、さらに、Ｌレベルのリードデータ線イコライズ信号／ＩＯＲＥＱおよびＬレベルのロウアドレスストローブ信号／ＲＡＳに応じて、リードデータ線／ＩＯＲおよびＩＯＲを電源電圧Ｖｃｃにプリチャージする機能を有する。
【００５６】
一方、リードデータ線プリチャージ／イコライズ回路３０は、Ｈレベルのロウアドレスストローブ信号／ＲＡＳに応じて、リードデータ線／ＩＯＲおよびＩＯＲのプリチャージを解除する機能を有する。リードデータ線プリチャージ／イコライズ回路３０は、さらに、Ｈレベルのリードデータ線イコライズ信号／ＩＯＲＥＱに応じて、リードデータ線／ＩＯＲおよびＩＯＲのイコライズおよびプリチャージを解除する機能を有する。すなわち、リードデータ線プリチャージ／イコライズ回路３０は、リードデータ線イコライズ信号／ＩＯＲＥＱおよびロウアドレスストローブ信号／ＲＡＳ等の制御信号に応じて、リードデータ線／ＩＯＲおよびＩＯＲに所定電圧を供給を制御する電圧供給制御回路として動作する。
【００５７】
一般的に、選択メモリセルからのデータ読出し時においては、リードデータ線／ＩＯＲおよびＩＯＲに生じた微小電位差をプリアンプ（図示せず）で増幅する必要がある。したがって、選択メモリセルからのデータ読出し時以外は、リードデータ線／ＩＯＲおよびＩＯＲは、常にイコライズおよびプリチャージされている必要がある。すなわち、リードデータ線イコライズ信号／ＩＯＲＥＱは、選択メモリセルからのデータ読出し時以外は、常にＬレベルを維持する。
【００５８】
図５は、実施の形態１に従うメモリアレイＭＡ内のセンスアンプ構成回路１１０およびリードデータ線プリチャージ／イコライズ回路３０によるデータ読出し動作を説明する動作波形図である。
【００５９】
図５を参照して、外部入力コマンドＡＣＴ，ＲＥＡＤおよびＰＲＥは、クロック信号ＣＬＫに同期して、内部コマンドＡＣＴ，ＲＥＡＤおよびＰＲＥに設定される。
内部コマンドＡＣＴは、行アドレス信号を入力可能にする信号である。内部コマンドＰＲＥは、行アドレス信号を入力不可にする信号である。時刻ｔ１において、内部コマンドＡＣＴに応じて、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される。データ読出し時、リードデータ線イコライズ信号／ＩＯＲＥＱはＬレベルに設定されるため、リードデータ線プリチャージ／イコライズ回路３０の動作により、リードデータ線／ＩＯＲおよびＩＯＲのプリチャージが開始される。その後、外部入力アドレス信号Ｘに応じて、ワード線ＷＬ０が選択されＨレベルに設定される。ワード線ＷＬ０が選択されると、センスアンプ活性化信号ＳＯＮがＨレベルに設定され、センスアンプ回路ＳＡが活性化される。
【００６０】
時刻ｔ３において、外部入力アドレス信号Ｙ１がシステムＬＳＩ１０００内のロウおよびコラムデコーダＹＸに入力されると、時刻ｔ４までＬレベルに設定されていたリードデータ線イコライズ信号／ＩＯＲＥＱがＨレベルに設定される。
したがって、リードデータ線プリチャージ／イコライズ回路３０の動作により、リードデータ線／ＩＯＲおよびＩＯＲのイコライズおよびプリチャージは解除される。それと同時に外部入力アドレス信号Ｙ１に対応する読出し列選択線ＣＳＬＲ０上の信号もＨレベルに設定され、読出し列選択線ＣＳＬＲ０に接続されるセンスアンプ回路ＳＡの動作により、選択メモリセルの微小電位差が増幅され、リードデータ線／ＩＯＲおよびＩＯＲから選択メモリセルのデータが出力される。
【００６１】
その後、時刻ｔ５において、リードデータ線イコライズ信号／ＩＯＲＥＱおよび読出し列選択線ＣＳＬＲ０上の信号はＬレベルに設定され、読出し列選択線ＣＳＬＲ０に接続されるリードデータ線プリチャージ／イコライズ回路３０の動作により、再びリードデータ線／ＩＯＲおよびＩＯＲは、イコライズおよびプリチャージされる。
【００６２】
時刻ｔ６において、外部入力アドレス信号Ｙ１がシステムＬＳＩ１０００内のロウおよびコラムデコーダＹＸに入力されると、時刻ｔ５−ｔ７でＬレベルに設定されていたリードデータ線イコライズ信号／ＩＯＲＥＱがＨレベルに設定される。したがって、再びリードデータ線／ＩＯＲおよびＩＯＲのイコライズおよびプリチャージは解除される。それと同時に外部入力アドレス信号Ｙ２に対応する読出し列選択線ＣＳＬＲ１上の信号もＨレベルに設定され、読出し列選択線ＣＳＬＲ１に接続されるセンスアンプ回路ＳＡの動作により、選択メモリセルのデータが出力される。
【００６３】
その後、時刻ｔ８において、リードデータ線イコライズ信号／ＩＯＲＥＱおよび読出し列選択線ＣＳＬＲ１上の信号はＬレベルに設定され、読出し列選択線ＣＳＬＲ０に接続されるリードデータ線プリチャージ／イコライズ回路３０の動作により、再びリードデータ線／ＩＯＲおよびＩＯＲは、イコライズおよびプリチャージされる。その後、時刻ｔ９において、内部コマンドＰＲＥに応じて、時刻ｔ２−１０でＬレベルに設定されていたロウアドレスストローブ信号／ＲＡＳがＨレベルに設定される。
【００６４】
したがって、期間Ｔ１，Ｔ２およびＴ３は、リードデータ線／ＩＯＲおよびＩＯＲのイコライズおよびプリチャージ期間となる。その結果、期間Ｔ１，Ｔ２およびＴ３以外でリードデータ線イコライズ信号／ＩＯＲＥＱがＬレベルに設定される期間、すなわち読出し列選択線ＣＳＬＲの非活性期間においては、リードデータ線プリチャージ／イコライズ回路３０の動作により、読出し列選択線ＣＳＬＲに対応するリードデータ線／ＩＯＲおよびＩＯＲのイコライズおよびプリチャージは解除される。
【００６５】
そのため、リードデータ線／ＩＯＲおよびＩＯＲ上の電荷は、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｅならびにトランジスタＴＧｄおよびＴＧｆを介してそれぞれ放電される。その結果、リードデータ線／ＩＯＲおよびＩＯＲ上の電荷の移動はなくなり、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００６６】
ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間、すなわちセルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時においては、リードデータ線プリチャージ／イコライズ回路３０の動作により、読出し列選択線ＣＳＬＲに対応するリードデータ線／ＩＯＲおよびＩＯＲのプリチャージは解除される。
【００６７】
そのため、リードデータ線／ＩＯＲおよびＩＯＲ上の電荷は、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｅならびにトランジスタＴＧｄおよびＴＧｆを介してそれぞれ放電される。その結果、リードデータ線／ＩＯＲおよびＩＯＲ上の電荷の移動はなくなり、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００６８】
また、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定され、所望の読出し列選択線ＣＳＬＲが選択されるまでには、多少時間がかかるので、その時間内にリードデータ線／ＩＯＲおよびＩＯＲのイコライズ、プリチャージを行なえば、選択メモリセルからのデータの読出し動作も問題なく可能となる。
【００６９】
以上説明したように、実施の形態１に従うＩＯ分離型のメモリアレイＭＡにおいては、読出し列選択線ＣＳＬＲの非活性期間およびセルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時に、リードデータ線／ＩＯＲおよびＩＯＲ上の電荷が放電され、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのリーク電流はカットされる。その結果、メモリアレイ、すなわち半導体記憶装置の低消費電力化を図ることできる。
【００７０】
［実施の形態１の変形例１］
図６は、実施の形態１の変形例１に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路３０の構成を示す回路図である。
【００７１】
図６を参照して、リードデータ線プリチャージ／イコライズ回路３０は、実施の形態１に従う図４に示すリードデータ線プリチャージ／イコライズ回路３０と比較して、ＰチャネルＭＯＳトランジスタ３０ｃおよび３０ｄのゲートへロウアドレスストローブ信号／ＲＡＳの代わりにセルフリフレッシュ信号ＳＥＬＲＥＦが入力される点が異なる。それ以外は、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０と構成および機能は同じであるので詳細な説明は繰り返さない。
【００７２】
図７は、実施の形態１の変形例１に従うメモリアレイＭＡ内のＩＯ分離型のセンスアンプ構成回路ＳＡおよびリードデータ線プリチャージ／イコライズ回路３０のデータ読出し動作を説明する動作波形図である。
【００７３】
図７を参照して、外部入力コマンドＳＲＥＦは、セルフリフレッシュ信号ＳＥＬＲＥＦをＨレベルに設定する信号、すなわち、メモリアレイＭＡのセルフリフレッシュを開始するための信号である。外部入力コマンドＳＲＥＥＸは、セルフリフレッシュ信号ＳＥＬＲＥＦをＬレベルに設定する信号、すなわち、メモリアレイＭＡのセルフリフレッシュを終了するための信号である。
【００７４】
時刻ｔ１において、外部入力コマンドＳＲＥＦがシステムＬＳＩ１０００内のロジック回路ＬＧに入力されると、セルフリフレッシュ信号ＳＥＬＲＥＦはＨレベルに設定される。セルフリフレッシュ信号ＳＥＬＲＥＦの電圧レベルは、外部入力コマンドＳＲＥＥＸがシステムＬＳＩ１０００内のロジック回路に入力されるまで、制御回路ＣＧ内のラッチ回路（図示せず）で保持される。その後、期間Ｔ４で、メモリアレイＭＡ内において、ロウアドレスストローブ信号／ＲＡＳ、ワード線ＷＬ上の信号およびセンスアンプ活性化信号ＳＯＮにより、セルフリフレッシュが行なわれる。セルフリフレッシュは、制御回路ＣＧ内の内部カウンタ（図示せず）により、ロウアドレスをインクリメントまたはデクリメントすることで、すべてのワード線ＷＬとセンスアンプＳＡが活性化される。また、セルフリフレッシュは、外部クロックに関係なく、制御回路ＣＧ内の発振回路（図示せず）によって、所定の周期で行なわれる。
【００７５】
セルフリフレッシュ期間中は、リードデータ線／ＩＯＲおよびＩＯＲからデータを出力する必要はないため、読出し列選択線ＣＳＬＲ上の信号およびリードデータ線イコライズ信号／ＩＯＲＥＱはＬレベルに設定される。
【００７６】
期間Ｔ４以外の期間Ｔ３およびＴ５においては、セルフリフレッシュが行なわれないため、セルフリフレッシュ信号ＳＥＬＲＥＦはＬレベルに設定される。したがって、セルフリフレッシュ信号ＳＥＬＲＥＦがＨレベルに設定される期間、すなわち、セルフリフレッシュ時においては、リードデータ線プリチャージ／イコライズ回路３０の動作により、読出し列選択線ＣＳＬＲに対応するリードデータ線／ＩＯＲおよびＩＯＲのプリチャージは解除される。
【００７７】
そのため、リードデータ線／ＩＯＲおよびＩＯＲ上の電荷は、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｅならびにトランジスタＴＧｄおよびＴＧｆを介して放電される。その結果、リードデータ線／ＩＯＲおよびＩＯＲ上の電荷の移動はなくなり、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００７８】
読出し列選択線ＣＳＬＲの非活性期間においても、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０の動作と同様に、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００７９】
以上説明したように、実施の形態１の変形例１に従うメモリアレイＭＡは、セルフリフレッシュ時および読出し列選択線ＣＳＬＲの非活性期間において、実施の形態１に従うメモリアレイＭＡの奏する効果を得ることができる。
【００８０】
［実施の形態１の変形例２］
図８は、実施の形態１の変形例２に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路３０の構成を示す回路図である。
【００８１】
図８を参照して、リードデータ線プリチャージ／イコライズ回路３０は、図４に示すリードデータ線プリチャージ／イコライズ回路３０と比較して、ＰチャネルＭＯＳトランジスタ３０ｃおよび３０ｄのゲートへロウアドレスストローブ信号／ＲＡＳの代わりにＯＲ回路３５によりロウアドレスストローブ信号／ＲＡＳとセルフリフレッシュ信号ＳＥＬＲＥＦとの論理和がとられた信号が入力される点が異なる。それ以外は、図４に示すリードデータ線プリチャージ／イコライズ回路３０と構成および機能は同じであるので詳細な説明は繰り返さない。
【００８２】
したがって、実施の形態１の変形例２においては、ロウアドレスストローブ信号／ＲＡＳまたはセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、待機時およびセルフリフレッシュ時においては、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０の動作と同様に、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００８３】
読出し列選択線ＣＳＬＲの非活性期間においても、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０の動作と同様に、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００８４】
以上説明したように、実施の形態１の変形例２に従うメモリアレイＭＡは、待機時、セルフリフレッシュ時および読出し列選択線ＣＳＬＲの非活性期間において、実施の形態１に従うメモリアレイＭＡの奏する効果を得ることができる。
【００８５】
［実施の形態１の変形例３］
図９は、実施の形態１の変形例３に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路３１の構成を示す回路図である。
【００８６】
図９を参照して、リードデータ線プリチャージ／イコライズ回路３１は、リードデータ線／ＩＯＲとリードデータ線ＩＯＲとの間に直列に接続されるＰチャネルＭＯＳトランジスタ３１ｂおよび３１ｃと、リードデータ線／ＩＯＲとリードデータ線ＩＯＲとの間に設けられるＰチャネルＭＯＳトランジスタ３１ｄとを含む。ＰチャネルＭＯＳトランジスタ３１ｂ，３１ｃおよび３１ｄのゲートへは、ＯＲ回路４０によりロウアドレスストローブ信号／ＲＡＳとリードデータ線イコライズ信号／ＩＯＲＥＱとの論理和がとられた信号が入力される。ＰチャネルＭＯＳトランジスタ３１ｂおよび３１ｃの接続ノードへは、電源電圧Ｖｃｃが供給される。
【００８７】
すなわち、リードデータ線プリチャージ／イコライズ回路３１は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのリードデータ線イコライズ信号／ＩＯＲＥＱに応じて、リードデータ線／ＩＯＲおよびＩＯＲをイコライズおよびプリチャージする機能を有する。
【００８８】
一方、リードデータ線プリチャージ／イコライズ回路３１は、Ｈレベルのロウアドレスストローブ信号／ＲＡＳまたはＨレベルのリードデータ線イコライズ信号／ＩＯＲＥＱに応じて、リードデータ線／ＩＯＲおよびＩＯＲのイコライズおよびプリチャージを解除する機能を有する。
【００８９】
したがって、実施の形態１の変形例３においては、ロウアドレスストローブ信号／ＲＡＳまたはリードデータ線イコライズ信号／ＩＯＲＥＱがＨレベル時、すなわち、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびに読出し列選択線ＣＳＬＲの非活性期間においては、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０の動作と同様に、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００９０】
以上説明したように、実施の形態１の変形例３に従うメモリアレイＭＡにおいては、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１が実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０より少ない素子数で構成されているにも関わらず、メモリアレイ、すなわち、半導体記憶装置の低消費電力化を図ることができる。具体的には、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびに読出し列選択線ＣＳＬＲの非活性期間に、半導体記憶装置の低消費電力化を図ることできる。
【００９１】
［実施の形態１の変形例４］
図１０は、実施の形態１の変形例４に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路３１の構成を示す回路図である。
【００９２】
図１０を参照して、実施の形態１の変形例４に従うリードデータ線プリチャージ／イコライズ回路３１は、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１と比較して、ＰチャネルＭＯＳトランジスタ３１ｂ，３１ｃおよび３１ｄのゲートへ、ＯＲ回路４０によりロウアドレスストローブ信号／ＲＡＳとリードデータ線イコライズ信号／ＩＯＲＥＱとの論理和がとられた信号の代わりにＯＲ回路４０によりセルフリフレッシュ信号ＳＥＬＲＥＦとリードデータ線イコライズ信号／ＩＯＲＥＱとの論理和がとられた信号が入力される点が異なる。それ以外は、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１と構成および機能は同じであるので詳細な説明は繰り返さない。
【００９３】
したがって、実施の形態１の変形例４においては、セルフリフレッシュ信号ＳＥＬＲＥＦまたはリードデータ線イコライズ信号／ＩＯＲＥＱがＨレベル時、すなわち、セルフリフレッシュ時および読出し列選択線ＣＳＬＲの非活性期間に、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１の動作と同様に、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００９４】
以上説明したように、実施の形態１の変形例４に従うメモリアレイＭＡは、セルフリフレッシュ時および読出し列選択線ＣＳＬＲの非活性期間において、実施の形態１の変形例３に従うメモリアレイＭＡの奏する効果を得ることができる。
【００９５】
［実施の形態１の変形例５］
図１１は、実施の形態１の変形例５に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路３１の構成を示す回路図である。
【００９６】
図１１を参照して、リードデータ線プリチャージ／イコライズ回路３１は、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１と比較して、ＰチャネルＭＯＳトランジスタ３１ｂ，３１ｃおよび３１ｄのゲートへ、ＯＲ回路４０によりロウアドレスストローブ信号／ＲＡＳとリードデータ線イコライズ信号／ＩＯＲＥＱとの論理和がとられた信号の代わりにＯＲ回路４０によりロウアドレスストローブ信号／ＲＡＳ、リードデータ線イコライズ信号／ＩＯＲＥＱおよびセルフリフレッシュ信号ＳＥＬＲＥＦの論理和がとられた信号が入力される点が異なる。それ以外は、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１と構成および機能は同じであるので詳細な説明は繰り返さない。
【００９７】
したがって、実施の形態１の変形例５においては、ロウアドレスストローブ信号／ＲＡＳ、リードデータ線イコライズ信号／ＩＯＲＥＱまたはセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、待機時、読出し列選択線ＣＳＬＲの非活性期間およびセルフリフレッシュ時においては、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１の動作と同様に、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【００９８】
以上説明したように、実施の形態１の変形例５に従うメモリアレイＭＡにおいては、待機時、読出し列選択線ＣＳＬＲの非活性期間およびセルフリフレッシュ時において、実施の形態１の変形例３に従うメモリアレイＭＡの奏する効果を得ることができる。
【００９９】
［実施の形態１の変形例６］
図１２は、実施の形態１の変形例６に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路ＥＱ０−ＥＱｎの構成を示す回路図である。
【０１００】
図１２を参照して、リードデータ線プリチャージ／イコライズ回路ＥＱ０は、リードデータ線／ＩＯＲ０とリードデータ線ＩＯＲ０との間に直列に接続されるＰチャネルＭＯＳトランジスタ３２ｂおよび３２ｃと、リードデータ線／ＩＯＲとリードデータ線ＩＯＲとの間に設けられるＰチャネルＭＯＳトランジスタ３２ｄとを含む。ＰチャネルＭＯＳトランジスタ３２ｂ，３２ｃおよび３２ｄのゲートへは、リードデータ線イコライズ信号／ＩＯＲＥＱが入力される。ＰチャネルＭＯＳトランジスタ３２ｂおよび３２ｃの接続ノードへはＰチャネルＭＯＳトランジスタ５０を介して、電源電圧Ｖｃｃが供給される。ＰチャネルＭＯＳトランジスタ５０のゲートへは、ロウアドレスストローブ信号／ＲＡＳが入力される。
リードデータ線プリチャージ／イコライズ回路ＥＱ０と同じ構成の回路が行方向にｎ＋１個（ｎ：自然数）整列される。すなわち、リードデータ線プリチャージ／イコライズ回路ＥＱ−ＥＱｎへは、１つの電源電圧から電圧Ｖｃｃが供給される。
【０１０１】
以下においては、リードデータ線プリチャージ／イコライズ回路ＥＱ０−ＥＱｎならびにリードデータ線／ＩＯＲ０−／ＩＯＲｎおよびリードデータ線ＩＯＲ−ＩＯＲｎを総括的に表現する場合には、リードデータ線プリチャージ／イコライズ回路ＥＱならびにリードデータ線／ＩＯＲおよびＩＯＲとも称する。
【０１０２】
ｎ＋１個のリードデータ線プリチャージ／イコライズ回路ＥＱの各々のうち、例えば、リードデータ線プリチャージ／イコライズ回路ＥＱｎはリードデータ線／ＩＯＲｎおよびリードデータ線ＩＯＲｎに接続される。
【０１０３】
リードデータ線プリチャージ／イコライズ回路ＥＱの各々は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳおよびＬレベルのリードデータ線イコライズ信号／ＩＯＲＥＱに応じて、対応するリードデータ線／ＩＯＲおよびＩＯＲをプリチャージする機能を有する。リードデータ線プリチャージ／イコライズ回路ＥＱの各々は、さらに、Ｌレベルのリードデータ線イコライズ信号／ＩＯＲＥＱに応じて、対応するリードデータ線／ＩＯＲおよびＩＯＲをイコライズする機能を有する。
【０１０４】
一方、リードデータ線プリチャージ／イコライズ回路ＥＱの各々は、Ｈレベルのロウアドレスストローブ信号／ＲＡＳに応じて、ｎ＋１組のリードデータ線／ＩＯＲおよびＩＯＲのプリチャージを解除する機能を有する。リードデータ線プリチャージ／イコライズ回路ＥＱの各々は、さらに、Ｈレベルのリードデータ線イコライズ信号／ＩＯＲＥＱに応じて、ｎ＋１組のリードデータ線／ＩＯＲおよびＩＯＲのイコライズを解除する機能を有する。
【０１０５】
したがって、実施の形態１の変形例６においては、ロウアドレスストローブ信号／ＲＡＳがＨレベル時、すなわち、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時においては、リードデータ線プリチャージ／イコライズ回路ＥＱの各々への電源電圧Ｖｃｃの供給は停止される。また、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびに読出し列選択線ＣＳＬＲの非活性期間においては、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０の動作と同様に、リードデータ線／ＩＯＲおよびＩＯＲの各々に対応する、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【０１０６】
以上説明したように、メモリアレイＭＡ内の実施の形態１の変形例６に従うリードデータ線プリチャージ／イコライズ回路ＥＱの各々へは、１つの電源からＰチャネルＭＯＳトランジスタ５０を介して電圧Ｖｃｃが供給されている。したがって、常に電源電圧Ｖｃｃが供給されている実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１の読出し列選択線ＣＳＬＲの非活性期間に奏する効果に加えて、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時に、さらに低消費電力化を図ることができる。
【０１０７】
［実施の形態１の変形例７］
図１３は、実施の形態１の変形例７に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路ＥＱ０−ＥＱｎの構成を示す回路図である。
【０１０８】
図１３を参照して、実施の形態１の変形例７に従うリードデータ線プリチャージ／イコライズ回路ＥＱの各々は、図１２に示す実施の形態１の変形例６に従うリードデータ線プリチャージ／イコライズ回路ＥＱの各々と比較して、ＰチャネルＭＯＳトランジスタ５０のゲートへロウアドレスストローブ信号／ＲＡＳの代わりにセルフリフレッシュ信号ＳＥＬＲＥＦが入力される点が異なる。それ以外は、図１２に示すリードデータ線プリチャージ／イコライズ回路ＥＱと構成および機能は同じであるので詳細な説明は繰り返さない。
【０１０９】
したがって、実施の形態１の変形例７においては、セルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、セルフリフレッシュ時に、リードデータ線プリチャージ／イコライズ回路ＥＱの各々への電源電圧Ｖｃｃの供給は停止される。また、セルフリフレッシュ時および読出し列選択線ＣＳＬＲの非活性期間においては、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０の動作と同様に、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【０１１０】
以上説明したように、実施の形態１の変形例７に従うメモリアレイＭＡは、セルフリフレッシュ時において、実施の形態１の変形例６に従うメモリアレイＭＡの奏する効果を得ることができる。
【０１１１】
［実施の形態１の変形例８］
図１４は、実施の形態１の変形例８に従うメモリアレイＭＡ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路ＥＱ０−ＥＱｎの構成を示す回路図である。
【０１１２】
図１４を参照して、実施の形態１の変形例８に従うリードデータ線プリチャージ／イコライズ回路ＥＱの各々は、図１２に示す実施の形態１の変形例６に従うリードデータ線プリチャージ／イコライズ回路ＥＱの各々と比較して、ＰチャネルＭＯＳトランジスタ５０のゲートへロウアドレスストローブ信号／ＲＡＳの代わりにＯＲ回路５１によりロウアドレスストローブ信号／ＲＡＳとセルフリフレッシュ信号ＳＥＬＲＥＦとの論理和がとられた信号が入力される点が異なる。それ以外は、実施の形態１の変形例６に従うリードデータ線プリチャージ／イコライズ回路ＥＱと構成および機能は同じであるので詳細な説明は繰り返さない。
【０１１３】
したがって、実施の形態１の変形例８においては、ロウアドレスストローブ信号／ＲＡＳまたはセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時、リードデータ線プリチャージ／イコライズ回路ＥＱの各々への電源電圧Ｖｃｃの供給は停止される。また、待機時、セルフリフレッシュ時および読出し列選択線ＣＳＬＲの非活性期間においては、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０の動作と同様に、リードゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄのオフリーク電流はカットされる。
【０１１４】
以上説明したように、実施の形態１の変形例８に従うメモリアレイＭＡは、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時において、実施の形態１の変形例６に従うメモリアレイＭＡの奏する効果を得ることができる。
【０１１５】
［実施の形態２］
図１５は、実施の形態２に従う図１に示すロウおよびコラムデコーダＹＸ内の信号レベル変換回路８０の構成を示す回路図である。
【０１１６】
図１５を参照して、信号レベル変換回路８０は、電源電圧Ｖｃｃと負電圧ＶＢＢとの間に直列に接続されるＰチャネルＭＯＳトランジスタ８３およびＮチャネルＭＯＳトランジスタ８４と、電源電圧Ｖｃｃと負電圧ＶＢＢとの間に直列に接続されるＰチャネルＭＯＳトランジスタ８１およびＮチャネルＭＯＳトランジスタ８２と、インバータ８５とを含む。
【０１１７】
ＰチャネルＭＯＳトランジスタ８３のゲートへは、所望の読出し列選択線ＣＳＬＲを選択するための読出し列選択信号ＣＳＬＲが入力される。ＰチャネルＭＯＳトランジスタ８１のゲートへは、インバータ８５により読出し列選択信号ＣＳＬＲの反転レベルとなった信号が入力される。ＰチャネルＭＯＳトランジスタ８３およびＮチャネルＭＯＳトランジスタ８４の接続ノードは、ＮチャネルＭＯＳトランジスタ８２のゲートと接続される。ＰチャネルＭＯＳトランジスタ８１およびＮチャネルＭＯＳトランジスタ８２の接続ノードは、ＮチャネルＭＯＳトランジスタ８４のゲートと接続される。
【０１１８】
信号レベル変換回路８０は、さらに、インバータ８６および８７を含む。インバータ８６は、ＰチャネルＭＯＳトランジスタ８１およびＮチャネルＭＯＳトランジスタ８２の接続ノードの信号のＨレベルをＶｃｃ、Ｌレベルを負電圧ＶＢＢとして出力する。インバータ８７は、インバータ８６の出力信号のＨレベルをＶｃｃ、Ｌレベルを負電圧ＶＢＢとし、読出し列選択信号ＣＳＬＲ＃として出力する。
【０１１９】
すなわち、信号レベル変換回路８０は、読出し列選択信号ＣＳＬＲを読出し列選択信号ＣＳＬＲ＃に変換して出力する。その結果、読出し列選択信号ＣＳＬＲ＃のＨレベルはＶｃｃとなり、Ｌレベルは負電圧ＶＢＢとなる。
【０１２０】
信号レベル変換回路８０により変換されたＬレベルの信号、すなわち、負電圧ＶＢＢの読出し列選択信号ＣＳＬＲ＃が図３のセンスアンプ構成回路１１０の読出し列選択線ＣＳＬＲに入力されると、リードゲートＲＧ内のＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのゲートに負電圧ＶＢＢが供給される。したがって、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのオフリーク電流は遮断される。その結果、センスアンプ構成回路１１０は、メモリアレイＭＡ内に集積されているので、メモリアレイＭＡの低消費電力化を図ることができる。
【０１２１】
以上説明したように、実施の形態２に従うＩＯ分離型のメモリアレイＭＡにおいては、読出し列選択線ＣＳＬＲへ負電圧ＶＢＢの読出し列選択信号ＣＳＬＲ＃を供給することで、半導体記憶装置の低消費電力化を図ることできる。
【０１２２】
［実施の形態３］
図１６は、実施の形態３に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ分離型のセンスアンプ構成回路１２０の構成を示す回路図である。
【０１２３】
図１６を参照して、実施の形態３に従うセンスアンプ構成回路１２０は、実施の形態１に従う図３に示すセンスアンプ回路１１０と比較して、ＮチャネルＭＯＳトランジスタ６１および６２と、インバータ６３とをさらに含む点が異なる。
【０１２４】
センスアンプ構成回路１２０は、センスアンプ構成回路１１０と比較して、さらに、リードゲートＲＧ内のＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのバックゲートとノードＮ１が接続されている点と、ノードＮ１と接地電圧ＧＮＤとの間にＮチャネルＭＯＳトランジスタ６１が設けられている点と、ノードＮ１と負電圧ＶＢＢとの間にＮチャネルＭＯＳトランジスタ６２が設けられている点とが異なる。
【０１２５】
センスアンプ構成回路１２０は、センスアンプ構成回路１１０と比較して、さらに、ロウアドレスストローブ信号／ＲＡＳがＮチャネルＭＯＳトランジスタ６２のゲートへ入力されている点と、インバータ６３によりロウアドレスストローブ信号／ＲＡＳの反転レベルとなった信号がＮチャネルＭＯＳトランジスタ６１のゲートへ入力されている点とが異なる。それ以外の構成は、図３に示すセンスアンプ回路１１０と同じであるので詳細な説明は繰り返さない。ＮチャネルＭＯＳトランジスタ６２のゲートへ入力されるロウアドレスストローブ信号／ＲＡＳのＬレベルの電圧は、図示しない電圧レベル変換回路で負電圧ＶＢＢに設定される。
【０１２６】
したがって、センスアンプ構成回路１２０は、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間においては、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのバックゲートの電圧を接地電圧ＧＮＤに設定する。一方、センスアンプ構成回路１２０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルに設定される期間、すなわち、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時においては、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのバックゲートの電圧を負電圧ＶＢＢに設定する。ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのバックゲートの電圧が負電圧ＶＢＢに設定されると、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのしきい値が大きくなるため、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのオフリーク電流は遮断される。その結果、センスアンプ構成回路１２０は、ＩＯ分離メモリアレイＭＡ内に集積されているので、メモリアレイＭＡの消費電力化を図ることができる。すなわち、ＮチャネルＭＯＳトランジスタ６１および６２ならびにインバータ６３から構成される回路は、制御信号に応じて、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのオフリーク電流を遮断させる電流遮断回路として機能する。
【０１２７】
以上説明したように、実施の形態３に従うＩＯ分離型のメモリアレイＭＡにおいては、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのバックゲートの電圧が負電圧ＶＢＢに設定されることにより、半導体記憶装置の低消費電力化を図ることできる。
【０１２８】
［実施の形態３の変形例１］
図１７は、実施の形態３の変形例１に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ分離型のセンスアンプ構成回路１２０の構成を示す回路図である。
【０１２９】
図１７を参照して、実施の形態３の変形例１に従うセンスアンプ構成回路１２０は、実施の形態３に従うセンスアンプ構成回路１２０と比較して、インバータ６３とＮチャネルＭＯＳトランジスタのゲートへロウアドレスストローブ信号／ＲＡＳの代わりにセルフリフレッシュ信号ＳＥＬＲＥＦが入力される点が異なる。それ以外は、図１６に示す実施の形態３に従うセンスアンプ構成回路１２０と構成および機能は同じであるので詳細な説明は繰り返さない。ＮチャネルＭＯＳトランジスタ６２のゲートへ入力されるセルフリフレッシュ信号ＳＥＬＲＥＦのＬレベルの電圧は、図示しない電圧レベル変換回路で負電圧ＶＢＢに設定される。
【０１３０】
したがって、実施の形態３の変形例１においては、セルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、セルフリフレッシュ時、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのバックゲートの電圧は、負電圧ＶＢＢに設定される。したがって、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのオフリーク電流は遮断される。その結果、センスアンプ構成回路１２０は、ＩＯ分離型のメモリアレイＭＡ内に集積されているので、メモリアレイＭＡの消費電力化を図ることができる。
【０１３１】
以上説明したように、実施の形態３の変形例１に従うＩＯ分離型のメモリアレイＭＡは、セルフリフレッシュ時において、実施の形態３に従うメモリアレイＭＡの奏する効果を得ることができる。
【０１３２】
［実施の形態３の変形例２］
図１８は、実施の形態３の変形例２に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ分離型のセンスアンプ構成回路１２０の構成を示す回路図である。
【０１３３】
図１８を参照して、実施の形態３の変形例２に従うセンスアンプ構成回路１２０は、実施の形態３に従うセンスアンプ構成回路１２０と比較して、インバータ６３とＮチャネルＭＯＳトランジスタのゲートへロウアドレスストローブ信号／ＲＡＳの代わりにＯＲ回路６４によりロウアドレスストローブ信号／ＲＡＳとセルフリフレッシュ信号ＳＥＬＲＥＦとの論理和がとられた信号が入力される点が異なる。それ以外は、図１６に示す実施の形態３に従うセンスアンプ構成回路１２０と構成および機能は同じであるので詳細な説明は繰り返さない。ＯＲ回路６４へ入力されるロウアドレスストローブ信号／ＲＡＳおよびセルフリフレッシュ信号ＳＥＬＲＥＦのＬレベルの電圧は、図示しない電圧レベル変換回路で負電圧ＶＢＢにそれぞれ設定される。その結果、ＯＲ回路６４の出力信号のＬレベルの電圧は負電圧ＶＢＢに設定される。
【０１３４】
したがって、実施の形態３の変形例２においては、ロウアドレスストローブ信号／ＲＡＳまたはセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのバックゲートの電圧は、負電圧ＶＢＢに設定される。したがって、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのオフリーク電流は遮断される。その結果、センスアンプ構成回路１２０は、ＩＯ分離型のメモリアレイＭＡ内に集積されているので、メモリアレイＭＡの消費電力化を図ることができる。
【０１３５】
以上説明したように、実施の形態３の変形例２に従うＩＯ分離型のメモリアレイＭＡは、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時において、実施の形態３に従うメモリアレイＭＡの奏する効果を得ることができる。
【０１３６】
［実施の形態４］
図１９は、実施の形態４に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ分離型のセンスアンプ構成回路１３０の構成を示す回路図である。
【０１３７】
図１９を参照して、実施の形態４に従うセンスアンプ構成回路１３０は、図３に示す実施の形態１に従うセンスアンプ回路１１０と比較して、ＮチャネルＭＯＳトランジスタ７１と、インバータ７３とをさらに含む点が異なる。
【０１３８】
実施の形態４に従うセンスアンプ構成回路１３０は、センスアンプ回路１１０と比較して、さらに、リードゲートＲＧ内のＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆのソースが接地電圧ＧＮＤに接続される代わりにノードＮ２に接続される点と、ノードＮ２と接地電圧ＧＮＤとの間にＮチャネルＭＯＳトランジスタが設けられている点とが異なる。
【０１３９】
実施の形態４に従うセンスアンプ構成回路１３０は、センスアンプ回路１１０と比較して、さらに、インバータ７２によって、反転レベルの信号に変換されたロウアドレスストローブ信号／ＲＡＳがＮチャネルＭＯＳトランジスタ７１のゲートへ入力される点とが異なる。
【０１４０】
したがって、実施の形態４に従うセンスアンプ構成回路１３０は、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間においては、ＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆのソースの電圧を接地電圧ＧＮＤに設定する。一方、センスアンプ構成回路１３０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルに設定される期間、すなわち、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時においては、ＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆのソースは、フローティング状態になる。したがって、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのオフリーク電流はなくなる。その結果、センスアンプ構成回路１３０は、メモリアレイＭＡ内に集積されているので、メモリアレイＭＡの消費電力化を図ることができる。
【０１４１】
なお、本実施の形態では、１つのセンスアンプ構成回路について説明したが、実際には、ノードＮ２は、複数のリードデータ線／ＩＯＲおよびＩＯＲの各々に対応するリードゲートＲＧ内のトランジスタＴＧｅおよびＴＧｆのソースに接続される。
【０１４２】
以上説明したように、実施の形態４に従うＩＯ分離型のメモリアレイＭＡにおいては、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのソースをフローティング状態にすることにより、半導体記憶装置の低消費電力化を図ることできる。
【０１４３】
［実施の形態４の変形例１］
図２０は、実施の形態４の変形例１に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ分離型のセンスアンプ構成回路１３０の構成を示す回路図である。
【０１４４】
図２０を参照して、実施の形態４の変形例１に従うセンスアンプ構成回路１３０は、実施の形態４に従うセンスアンプ構成回路１３０と比較して、インバータ７２へロウアドレスストローブ信号／ＲＡＳの代わりにセルフリフレッシュ信号ＳＥＬＲＥＦが入力される点が異なる。それ以外は、図１９に示す実施の形態４に従うセンスアンプ構成回路１３０と構成および機能は同じであるので詳細な説明は繰り返さない。
【０１４５】
したがって、実施の形態４の変形例１においては、セルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、セルフリフレッシュ時、ＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆのソースは、フローティング状態になる。したがって、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのオフリーク電流はなくなる。その結果、センスアンプ構成回路１３０は、メモリアレイＭＡ内に集積されているので、メモリアレイＭＡの消費電力化を図ることができる。
【０１４６】
以上説明したように、実施の形態４の変形例１に従うＩＯ分離型のメモリアレイＭＡは、セルフリフレッシュ時において、実施の形態４に従うメモリアレイＭＡの奏する効果を得ることができる。
【０１４７】
［実施の形態４の変形例２］
図２１は、実施の形態４の変形例２に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ分離型のセンスアンプ構成回路１３０の構成を示す回路図である。
【０１４８】
図２１を参照して、実施の形態４の変形例２に従うセンスアンプ構成回路１３０は、実施の形態４に従うセンスアンプ構成回路１３０と比較して、インバータ７２へロウアドレスストローブ信号／ＲＡＳの代わりにＯＲ回路７３によりロウアドレスストローブ信号／ＲＡＳとセルフリフレッシュ信号ＳＥＬＲＥＦとの論理和がとられた信号が入力される点が異なる。それ以外は、図１９に示す実施の形態４に従うセンスアンプ構成回路１３０と構成および機能は同じであるので詳細な説明は繰り返さない。
【０１４９】
したがって、実施の形態４の変形例２においては、ロウアドレスストローブ信号／ＲＡＳまたはセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時、ＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆのソースは、フローティング状態になる。したがって、ＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄのオフリーク電流はなくなる。その結果、センスアンプ構成回路１３０は、メモリアレイＭＡ内に集積されているので、メモリアレイＭＡの消費電力化を図ることができる。
【０１５０】
以上説明したように、実施の形態４の変形例２に従うＩＯ分離型のメモリアレイＭＡは、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時において、実施の形態４に従うメモリアレイＭＡの奏する効果を得ることができる。
【０１５１】
［実施の形態５］
以上の説明においては、選択メモリセルからデータを読出すためのリードデータ線／ＩＯＲおよびＩＯＲおよび選択メモリセルにデータを書込むためのライトデータ線／ＩＯＷおよびＩＯＷが別途設けられたＩＯ分離型のメモリアレイＭＡについて説明したが、本発明は、選択メモリセルからデータを読み出すためのデータ線と選択メモリセルへデータを書込むためのデータ線を共通にしたＩＯ共通型メモリアレイにも適用可能である。
【０１５２】
図２２は、実施の形態５に従うＩＯ共通型のメモリアレイＭＡ＃の構成を示す概略図である。メモリアレイＭＡ＃は、図１に示すメモリアレイＭＡ０およびＭＡ１内に集積される。
【０１５３】
図２２を参照して、メモリアレイＭＡ＃は、図２に示すメモリアレイＭＡと比較して、書込み列選択線ＣＳＬＷ０−ＣＳＬＷ７１と、ライトデータ線ＩＯＷ０−ＩＯＷ１２７およびライトデータ線／ＩＯＷ０−／ＩＯＷ１２７とを含まない点が異なる。
【０１５４】
メモリアレイＭＡ＃は、メモリアレイＭＡと比較して、さらに、読出し列選択線ＣＳＬＲ０−ＣＳＬＲ７１の代わりに列選択線ＣＳＬ０−ＣＳＬ７１を含む点と、リードデータ線ＩＯＲ０−ＩＯＲ１２７およびリードデータ線／ＩＯＲ０−／ＩＯＲ１２７の代わりにデータ線ＩＯ０−ＩＯ１２７およびデータ線／ＩＯＲ０−／ＩＯＲ１２７を含む点と、イコライズ回路群１００の代わりにイコライズ回路群１００ａを含む点とが異なる。
【０１５５】
メモリアレイＭＡ＃は、メモリアレイＭＡと比較して、さらに、ノードＮ＃がリードデータ線イコライズ信号／ＩＯＲＥＱの代わりにデータ線イコライズ信号／ＩＯＥＱを伝達する点が異なる。それ以外の構成は、図２に示すメモリアレイＭＡと同様なので詳細な説明は繰り返さない。
【０１５６】
以下においては、列選択線ＣＳＬ０−ＣＳＬ７１を総括的に表現するときには、列選択線ＣＳＬとも称する。
【０１５７】
図２３は、実施の形態５に従う図２２に示すセンスアンプ帯ＳＢ内の１つのＩＯ共通型のセンスアンプ構成回路３００の構成を示す回路図である。
【０１５８】
図２３を参照して、センスアンプ構成回路３００は、実施の形態１に従う図３に示すセンスアンプ構成回路１１０と比較して、リードゲートＲＧと、読出し列選択線ＣＳＬＲと、リードデータ線／ＩＯＲおよびＩＯＲとを含まない点が異なる。
【０１５９】
センスアンプ構成回路３００は、センスアンプ構成回路１１０と比較して、さらに、書込ゲートＷＧの代わりに読出し／書込み回路ＲＷＧを含む点と、プリチャージ／イコライズ回路Ｐ／Ｅの代わりにプリチャージ／イコライズ回路Ｐ／Ｅ＃を含む点と、ライトデータ線／ＩＯＷおよびＩＯＷの代わりにデータ線／ＩＯおよびＩＯを含む点、書込み列選択線ＣＳＬＷの代わりに列選択線ＣＳＬを含む点とが異なる。それ以外の構成は、図３に示すセンスアンプ構成回路１１０と同様なので詳細な説明は繰り返さない。
【０１６０】
読出し／書込み回路ＲＷＧは、書込ゲートＷＧと比較して、トランスファゲートＴＧａおよびＴＧｂのソースがライトデータ線／ＩＯＷおよびＩＯＷの代わりにデータ線／ＯおよびＩＯに接続される点が異なる。それ以外の構成は、書込ゲートＷＧと同様なので詳細な説明は繰り返さない。したがって、読出し／書込み回路ＲＷＧは、列選択線ＣＳＬ上の信号に応じて、ビット線ＢＬＭおよび／ＢＬＭをデータ線／ＩＯおよびＩＯに接続する機能を有する。
【０１６１】
プリチャージ／イコライズ回路Ｐ／Ｅ＃は、プリチャージ／イコライズ回路Ｐ／Ｅと比較して、ＮチャネルＭＯＳトランジスタＴＧｈおよびＴＧｉの接続ノードの電圧が中間電圧ＶＢＬの代わりに接地電圧ＧＮＤに設定される点が異なる。
それ以外の構成は、プリチャージ／イコライズ回路Ｐ／Ｅと同様なので詳細な説明は繰り返さない。したがって、プリチャージ／イコライズ回路Ｐ／Ｅ＃は、ビット線イコライズ信号ＢＬＥＱに応じて、ビット線ＢＬＭおよび／ＢＬＭを接地電圧ＧＮＤにプリチャージおよびイコライズする機能を有する。
【０１６２】
実施の形態５に従うセンスアンプ構成回路３００は、選択メモリセルからデータの読出しを行なわない待機時、セルフリフレッシュ時においても、通常、ビット線対ＢＬおよび／ＢＬは接地電圧ＧＮＤにプリチャージされており、データ線／ＩＯおよびＩＯは、電源電圧Ｖｃｃにプリチャージされている。そのため、列選択線ＣＳＬ上の信号がＬレベルであっても、ＮチャネルＭＯＳトランジスタＴＧａ，ＴＧｂのドレインおよびソースの電圧レベルは、それぞれ電源電圧Ｖｃｃおよび接地電圧ＧＮＤとなるため、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのドレインとソースとの間にそれぞれオフリーク電流が流れる。
【０１６３】
上述のようなトランジスタのオフリーク電流をなくすことを可能としたデータ線プリチャージ／イコライズ回路について以下に説明する。
【０１６４】
図２４は、実施の形態５に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路９０の構成を示す回路図である。
【０１６５】
図２４を参照して、実施の形態５に従うデータ線プリチャージ／イコライズ回路９０は、実施の形態１に従う図４に示すリードデータ線プリチャージ／イコライズ回路３０と比較して、リードデータ線／ＩＯＲおよびＩＯＲの代わりにデータ線／ＩＯおよびＩＯをプリチャージおよびイコライズする点が異なる。
【０１６６】
データ線プリチャージ／イコライズ回路９０は、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０と比較して、さらに、ＰチャネルＭＯＳトランジスタ３０ｂおよび３０ｅのゲートへリードデータ線イコライズ信号／ＩＯＲＥＱの代わりにデータ線イコライズ信号／ＩＯＥＱが入力される点が異なる。それ以外の構成および機能はリードデータ線プリチャージ／イコライズ回路３０と同様なので詳細な説明は繰り返さない。
【０１６７】
したがって、実施の形態５においては、実施の形態１に従うリードデータ線プリチャージ／イコライズ回路３０の動作と同様に、ロウアドレスストローブ信号／ＲＡＳまたはデータ線イコライズ信号／ＩＯＥＱがＨレベル時、すなわち、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびに列選択線ＣＳＬの非活性期間に、データ線／ＩＯおよびＩＯのプリチャージは解除される。
【０１６８】
そのため、データ線／ＩＯおよびＩＯ上の電荷は、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのドレインからソースへそれぞれ移動する。その結果、データ線／ＩＯおよびＩＯとビット線ＢＬＭおよび／ＢＬＭとの電位差がそれぞれなくなると、データ線／ＩＯおよびＩＯ上の電荷の移動はなくなり、トランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０１６９】
以上説明したように、実施の形態５に従うＩＯ共通型のメモリアレイＭＡ＃は、実施の形態１に従うＩＯ分離型のメモリアレイＭＡと同様、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびに列選択線ＣＳＬの非活性期間において、実施の形態１に従うＩＯ分離型のメモリアレイＭＡの奏する効果を得ることができる。
【０１７０】
［実施の形態５の変形例１］
図２５は、実施の形態５の変形例１に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路９０の構成を示す回路図である。
【０１７１】
図２５を参照して、実施の形態５の変形例１に従うデータ線プリチャージ／イコライズ回路９０は、実施の形態５に従う図２４に示すデータ線プリチャージ／イコライズ回路９０と比較して、ＰチャネルＭＯＳトランジスタ３０ｃおよび３０ｄのゲートへロウアドレスストローブ信号／ＲＡＳの代わりにセルフリフレッシュ信号ＳＥＬＲＥＦが入力される点が異なる。それ以外は、実施の形態５に従うリードデータ線プリチャージ／イコライズ回路９０と構成および機能は同じであるので詳細な説明は繰り返さない。
【０１７２】
したがって、実施の形態５の変形例１においては、セルフリフレッシュ信号ＳＥＬＲＥＦまたはデータ線イコライズ信号／ＩＯＥＱがＨレベル時、すなわち、セルフリフレッシュ時および列選択線ＣＳＬの非活性期間に、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０１７３】
以上説明したように、実施の形態５の変形例１に従うＩＯ共通型のメモリアレイＭＡ＃は、セルフリフレッシュ時および列選択線ＣＳＬの非活性期間において、実施の形態５に従うメモリアレイＭＡ＃の奏する効果を得ることができる。
【０１７４】
［実施の形態５の変形例２］
図２６は、実施の形態５の変形例２に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路９０の構成を示す回路図である。
【０１７５】
図２６を参照して、実施の形態５の変形例２に従うデータ線プリチャージ／イコライズ回路９０は、実施の形態５に従う図２４に示すデータ線プリチャージ／イコライズ回路９０と比較して、ＰチャネルＭＯＳトランジスタ３０ｃおよび３０ｄのゲートへロウアドレスストローブ信号／ＲＡＳの代わりにＯＲ回路３５によりロウアドレスストローブ信号／ＲＡＳとセルフリフレッシュ信号ＳＥＬＲＥＦとの論理和がとられた信号が入力される点が異なる。それ以外は、実施の形態５に従うリードデータ線プリチャージ／イコライズ回路９０と構成および機能は同じであるので詳細な説明は繰り返さない。
【０１７６】
したがって、実施の形態５の変形例１においては、ロウアドレスストローブ信号／ＲＡＳ、リードデータ線イコライズ信号／ＩＯＥＱおよびセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、待機時、セルフリフレッシュ時および読出し列選択線ＣＳＬの非活性期間においては、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０１７７】
以上説明したように、実施の形態５の変形例１に従うＩＯ共通型のメモリアレイＭＡ＃は、待機時、セルフリフレッシュ時および読出し列選択線ＣＳＬの非活性期間において、実施の形態５に従うメモリアレイＭＡ＃の奏する効果を得ることができる。
【０１７８】
［実施の形態５の変形例３］
図２７は、実施の形態５の変形例３に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路９１の構成を示す回路図である。
【０１７９】
図２７を参照して、実施の形態５の変形例３に従うデータ線プリチャージ／イコライズ回路９１は、実施の形態１の変形例３に従う図９に示すリードデータ線プリチャージ／イコライズ回路３１と比較して、リードデータ線／ＩＯＲとリードデータ線ＩＯＲの代わりにデータ線／ＩＯおよびＩＯをプリチャージおよびイコライズする点が異なる。
【０１８０】
データ線プリチャージ／イコライズ回路９１は、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１と比較して、さらに、ＰチャネルＭＯＳトランジスタ３１ｂ、３１ｃおよび３１ｄのゲートへリードデータ線イコライズ信号／ＩＯＲＥＱの代わりにデータ線イコライズ信号／ＩＯＥＱが入力される点が異なる。それ以外の構成および機能はリードデータ線プリチャージ／イコライズ回路３１と同様なので詳細な説明は繰り返さない。
【０１８１】
したがって、実施の形態５の変形例３においては、実施の形態１の変形例３に従うリードデータ線プリチャージ／イコライズ回路３１の動作と同様に、ロウアドレスストローブ信号／ＲＡＳまたはデータ線イコライズ信号／ＩＯＥＱがＨレベル時、すなわち、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびに読出し列選択線ＣＳＬの非活性期間に、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０１８２】
以上説明したように、実施の形態５の変形例３に従うＩＯ共通型のメモリアレイＭＡ＃は、実施の形態１の変形例３に従うＩＯ分離型のメモリアレイＭＡと同様、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびに読出し列選択線ＣＳＬの非活性期間において、実施の形態１の変形例３に従うＩＯ分離型のメモリアレイＭＡの奏する効果を得ることができる。
【０１８３】
［実施の形態５の変形例４］
図２８は、実施の形態５の変形例４に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路９１の構成を示す回路図である。
【０１８４】
図２８を参照して、実施の形態５の変形例４に従うデータ線プリチャージ／イコライズ回路９１は、実施の形態５の変形例３に従うデータ線プリチャージ／イコライズ回路９１と比較して、ＰチャネルＭＯＳトランジスタ３１ｂ，３１ｃおよび３１ｄのゲートへ、ＯＲ回路４０によりロウアドレスストローブ信号／ＲＡＳとデータ線イコライズ信号／ＩＯＥＱとの論理和がとられた信号の代わりにＯＲ回路４０によりセルフリフレッシュ信号ＳＥＬＲＥＦとデータ線イコライズ信号／ＩＯＥＱとの論理和がとられた信号が入力される点が異なる。それ以外は、実施の形態５の変形例３に従うデータ線プリチャージ／イコライズ回路９１と構成および機能は同じであるので詳細な説明は繰り返さない。
【０１８５】
したがって、実施の形態５の変形例４においては、ロウアドレスストローブ信号／ＲＡＳまたはデータ線イコライズ信号／ＩＯＥＱがＨレベル時、すなわち、セルフリフレッシュ時および読出し列選択線ＣＳＬの非活性期間に、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０１８６】
以上説明したように、実施の形態５の変形例４に従うＩＯ共通型のメモリアレイＭＡ＃は、セルフリフレッシュ時および読出し列選択線ＣＳＬの非活性期間において、実施の形態５の変形例３に従うメモリアレイＭＡ＃の奏する効果を得ることができる。
【０１８７】
［実施の形態５の変形例５］
図２９は、実施の形態５の変形例５に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路９１の構成を示す回路図である。
【０１８８】
図２９を参照して、実施の形態５の変形例５に従うデータ線プリチャージ／イコライズ回路９１は、実施の形態５の変形例３に従う図２７に示すデータ線プリチャージ／イコライズ回路９１と比較して、ＰチャネルＭＯＳトランジスタ３１ｂ，３１ｃおよび３１ｄのゲートへ、ＯＲ回路４０によりロウアドレスストローブ信号／ＲＡＳとデータ線イコライズ信号／ＩＯＥＱとの論理和がとられた信号の代わりにＯＲ回路４０によりロウアドレスストローブ信号／ＲＡＳ、データ線イコライズ信号／ＩＯＥＱおよびセルフリフレッシュ信号ＳＥＬＲＥＦとの論理和がとられた信号が入力される点が異なる。それ以外は、実施の形態５の変形例３に従うデータ線プリチャージ／イコライズ回路９１と構成および機能は同じであるので詳細な説明は繰り返さない。
【０１８９】
したがって、実施の形態５の変形例５においては、ロウアドレスストローブ信号／ＲＡＳ、データ線イコライズ信号／ＩＯＥＱおよびセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、待機時、セルフリフレッシュ時および列選択線ＣＳＬの非活性期間においては、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０１９０】
以上説明したように、実施の形態５の変形例５に従うＩＯ共通型のメモリアレイＭＡ＃は、待機時、セルフリフレッシュ時および列選択線ＣＳＬの非活性期間において、実施の形態５の変形例３に従うメモリアレイＭＡ＃の奏する効果を得ることができる。
【０１９１】
［実施の形態５の変形例６］
図３０は、実施の形態５の変形例６に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路ＥＱ＃０−ＥＱ＃ｎの構成を示す回路図である。
【０１９２】
図３０を参照して、実施の形態５の変形例６に従うデータ線プリチャージ／イコライズ回路ＥＱ＃０−ＥＱ＃ｎの各々は、実施の形態１の変形例６に従う図１２に示すデータ線プリチャージ／イコライズ回路ＥＱの各々と比較して、リードデータ線／ＩＯＲ０−／ＩＯＲｎおよびリードデータ線ＩＯＲ−ＩＯＲの代わりにデータ線／ＩＯ０−／ＩＯｎおよびデータ線ＩＯ０−ＩＯｎをそれぞれプリチャージおよびイコライズする点が異なる。
【０１９３】
データ線プリチャージ／イコライズ回路ＥＱ＃０−ＥＱ＃ｎは、実施の形態１の変形例６に従うリードデータ線プリチャージ／イコライズ回路ＥＱ０−ＥＱｎと比較して、さらに、リードデータ線プリチャージ／イコライズ回路ＥＱ＃０−ＥＱ＃ｎの各々が有するＰチャネルＭＯＳトランジスタ３２ｂ、３２ｃおよび３２ｄのゲートへリードデータ線イコライズ信号／ＩＯＲＥＱの代わりにデータ線イコライズ信号／ＩＯＥＱが入力される点が異なる。それ以外の構成および機能は実施の形態１の変形例６に従うリードデータ線プリチャージ／イコライズ回路ＥＱ０−ＥＱｎと同様なので詳細な説明は繰り返さない。
【０１９４】
以下において、データ線プリチャージ／イコライズ回路ＥＱ＃０−ＥＱ＃ｎ、データ線／ＩＯ０−／ＩＯＲｎおよびデータ線ＩＯ−ＩＯＲｎを総括的に表現する場合には、データ線プリチャージ／イコライズ回路ＥＱ＃、データ線／ＩＯおよびデータＩＯとも称する。
【０１９５】
したがって、実施の形態５の変形例６においては、ロウアドレスストローブ信号／ＲＡＳがＨレベル時、すなわち、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時においては、データ線プリチャージ／イコライズ回路ＥＱ＃の各々への電源電圧Ｖｃｃの供給は停止される。また、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびに列選択線ＣＳＬの非活性期間においては、実施の形態５に従うリードデータ線プリチャージ／イコライズ回路９０の動作と同様に、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０１９６】
以上説明したように、実施の形態５の変形例６に従うＩＯ共通型のメモリアレイＭＡ＃は、実施の形態１の変形例６に従うＩＯ分離型のメモリアレイＭＡと同様、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時において、実施の形態１の変形例６に従うＩＯ分離型のメモリアレイＭＡの奏する効果を得ることができる。
【０１９７】
［実施の形態５の変形例７］
図３１は、実施の形態５の変形例７に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路ＥＱ＃の構成を示す回路図である。
【０１９８】
図３１を参照して、実施の形態５の変形例７に従うデータ線プリチャージ／イコライズ回路ＥＱの各々は、実施の形態５の変形例６に従う図３０に示すデータ線プリチャージ／イコライズ回路ＥＱ＃の各々と比較して、ロウアドレスストローブ信号／ＲＡＳの代わりにセルフリフレッシュ信号ＳＥＬＲＥＦがＰチャネルＭＯＳトランジスタ５０へ入力され、データ線プリチャージ／イコライズ回路ＥＱ＃の各々へ電源電圧Ｖｃｃが供給される点が異なる。それ以外は、実施の形態５の変形例６に従うデータ線プリチャージ／イコライズ回路ＥＱ＃と構成および機能は同じであるので詳細な説明は繰り返さない。
【０１９９】
したがって、実施の形態５の変形例７においては、セルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、セルフリフレッシュ時においては、データ線プリチャージ／イコライズ回路ＥＱ＃の各々への電源電圧Ｖｃｃの供給は停止される。また、セルフリフレッシュ時および列選択線ＣＳＬの非活性期間においては、実施の形態５に従うリードデータ線プリチャージ／イコライズ回路９０の動作と同様に、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０２００】
以上説明したように、実施の形態５の変形例７に従うＩＯ共通型のメモリアレイＭＡ＃は、セルフリフレッシュ時において、実施の形態５の変形例６に従うメモリアレイＭＡ＃の奏する効果を得ることができる。
【０２０１】
［実施の形態５の変形例８］
図３２は、実施の形態５の変形例８に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路ＥＱ＃の構成を示す回路図である。
【０２０２】
図３２を参照して、実施の形態５の変形例８に従うデータ線プリチャージ／イコライズ回路ＥＱ＃の各々は、実施の形態５の変形例６に従う図３０に示すデータ線プリチャージ／イコライズ回路ＥＱ＃の各々と比較して、ロウアドレスストローブ信号／ＲＡＳの代わりにＯＲ回路５１によりロウアドレスストローブ信号／ＲＡＳとセルフリフレッシュ信号ＳＥＬＲＥＦとの論理和がとられた信号がＰチャネルＭＯＳトランジスタ５０に入力され、データ線プリチャージ／イコライズ回路ＥＱ＃の各々へ電源電圧Ｖｃｃが供給される点が異なる。それ以外は、実施の形態５の変形例６に従うデータ線プリチャージ／イコライズ回路ＥＱ＃と構成および機能は同じであるので詳細な説明は繰り返さない。
【０２０３】
したがって、実施の形態５の変形例８においては、ロウアドレスストローブ信号／ＲＡＳまたはセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時、データ線プリチャージ／イコライズ回路ＥＱ＃の各々への電源電圧Ｖｃｃの供給は停止される。また、待機時、セルフリフレッシュ時および列選択線ＣＳＬの非活性期間においては、実施の形態５に従うリードデータ線プリチャージ／イコライズ回路９０の動作と同様に、読出し／書込み回路ＲＷＧ内のトランジスタＴＧａおよびＴＧｂのオフリーク電流はカットされる。
【０２０４】
以上説明したように、実施の形態５の変形例８に従うＩＯ共通型のメモリアレイＭＡ＃は、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時において、実施の形態５の変形例６に従うメモリアレイＭＡ＃の奏する効果を得ることができる。
【０２０５】
［実施の形態６］
図３３は、実施の形態６に従う図１に示すロウおよびコラムデコーダＹＸ内の信号レベル変換回路８０＃の構成を示す回路図である。
【０２０６】
図３３を参照して、信号レベル変換回路８０＃は、図１５に示す信号レベル変換回路８０と比較して、ＰチャネルＭＯＳトランジスタ８３およびインバータ８５へ読出し列選択信号ＣＳＬＲの代わりに列選択信号ＣＳＬが入力される点と、インバータ８７から読出し列選択信号ＣＳＬＲ＃の代わりに列選択信号ＣＳＬ＃が出力される点が異なる。それ以外の構成は、信号レベル変換回路８０と同様なので詳細な説明は繰り返さない。
【０２０７】
すなわち、信号レベル変換回路８０＃は、列選択信号ＣＳＬを列選択信号ＣＳＬ＃に変換して出力する。その結果、列選択信号ＣＳＬ＃のＨレベルはＶｃｃとなり、Ｌレベルは負電圧ＶＢＢとなる。
【０２０８】
信号レベル変換回路８０＃により変換された信号である負電圧ＶＢＢの列選択信号ＣＳＬ＃が図２３に示すセンスアンプ構成回路３００の列選択線ＣＳＬに入力されると、読出し／書込み回路ＲＷＧ内のＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのゲートに負電圧ＶＢＢが印加される。したがって、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのオフリーク電流は遮断される。その結果、センスアンプ構成回路３００は、メモリアレイＭＡ＃内に集積されているので、メモリアレイＭＡ＃の消費電力化を図ることができる。
【０２０９】
以上説明したように、実施の形態６に従うＩＯ共通型のメモリアレイＭＡ＃においては、列選択線ＣＳＬへ負電圧ＶＢＢの列選択信号ＣＳＬ＃を供給することで、半導体記憶装置の低消費電力化を図ることできる。
【０２１０】
［実施の形態７］
図３４は、実施の形態７に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ共通型のセンスアンプ構成回路３１０の構成を示す回路図である。
【０２１１】
図３４を参照して、実施の形態７に従うセンスアンプ構成回路３１０は、実施の形態５に従う図２３に示すセンスアンプ回路３００と比較して、ＮチャネルＭＯＳトランジスタ６１および６２と、インバータ６３とをさらに含む点が異なる。
【０２１２】
センスアンプ構成回路３１０は、センスアンプ構成回路３００と比較して、さらに、読出し／書込み回路ＲＷＧ内のＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのバックゲートとノードＮ１が接続されている点と、ノードＮ１と接地電圧ＧＮＤとの間にＮチャネルＭＯＳトランジスタ６１が設けられている点と、ノードＮ１と負電圧ＶＢＢとの間にＮチャネルＭＯＳトランジスタ６２が設けられている点とが異なる。
【０２１３】
センスアンプ構成回路３１０は、センスアンプ構成回路３００と比較して、さらに、ロウアドレスストローブ信号／ＲＡＳがＮチャネルＭＯＳトランジスタ６２のゲートへ入力されている点と、インバータ６３によりロウアドレスストローブ信号／ＲＡＳの反転レベルとなった信号がＮチャネルＭＯＳトランジスタ６１のゲートへ入力されている点とが異なる。それ以外の構成は、図２３に示すセンスアンプ回路３００と同じであるので詳細な説明は繰り返さない。ＮチャネルＭＯＳトランジスタ６２のゲートへ入力されるロウアドレスストローブ信号／ＲＡＳのＬレベルの電圧は、図示しない電圧レベル変換回路で負電圧ＶＢＢに設定される。
【０２１４】
したがって、センスアンプ構成回路３１０は、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間においては、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのバックゲートの電圧を接地電圧ＧＮＤに設定する。一方、センスアンプ構成回路３１０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルに設定される期間、すなわち、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時においては、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのバックゲートの電圧を負電圧ＶＢＢに設定する。ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのバックゲートの電圧が負電圧ＶＢＢに設定されると、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのしきい値が大きくなるため、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのオフリーク電流は遮断される。その結果、センスアンプ構成回路３１０は、ＩＯ共通型のメモリアレイＭＡ＃内に集積されているので、メモリアレイＭＡ＃の消費電力化を図ることができる。
【０２１５】
以上説明したように、実施の形態７に従うＩＯ共通型のメモリアレイＭＡ＃においては、セルフリフレッシュ期間内のロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのバックゲートの電圧が負電圧ＶＢＢに設定されることにより、半導体記憶装置の低消費電力化を図ることできる。
【０２１６】
［実施の形態７の変形例１］
図３５は、実施の形態７の変形例１に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ共通型のセンスアンプ構成回路３１０の構成を示す回路図である。
【０２１７】
図３５を参照して、実施の形態７の変形例１に従うセンスアンプ構成回路３１０は、実施の形態７に従う図３４に示すセンスアンプ構成回路３１０と比較して、インバータ６３とＮチャネルＭＯＳトランジスタのゲートへロウアドレスストローブ信号／ＲＡＳの代わりにセルフリフレッシュ信号ＳＥＬＲＥＦが入力される点が異なる。それ以外は、実施の形態７に従うセンスアンプ構成回路３１０と構成および機能は同じであるので詳細な説明は繰り返さない。ＮチャネルＭＯＳトランジスタ６２のゲートへ入力されるセルフリフレッシュ信号ＳＥＬＲＥＦのＬレベルの電圧は、図示しない電圧レベル変換回路で負電圧ＶＢＢに設定される。
【０２１８】
したがって、実施の形態７の変形例１においては、セルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、セルフリフレッシュ時、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのバックゲートの電圧は、負電圧ＶＢＢに設定される。したがって、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのオフリーク電流は遮断される。その結果、センスアンプ構成回路３１０は、ＩＯ共通型のメモリアレイＭＡ＃内に集積されているので、メモリアレイＭＡ＃の消費電力化を図ることができる。
【０２１９】
以上説明したように、実施の形態７の変形例１に従うＩＯ共通型のメモリアレイＭＡ＃は、セルフリフレッシュ時において、実施の形態７に従うメモリアレイＭＡ＃の奏する効果を得ることができる。
【０２２０】
［実施の形態７の変形例２］
図３６は、実施の形態７の変形例２に従う図２に示すセンスアンプ帯ＳＢ内の１つのＩＯ共通型のセンスアンプ構成回路３１０の構成を示す回路図である。
【０２２１】
図３６を参照して、実施の形態７の変形例２に従うセンスアンプ構成回路３１０は、実施の形態７に従う図３４に示すセンスアンプ構成回路３１０と比較して、インバータ６３とＮチャネルＭＯＳトランジスタのゲートへロウアドレスストローブ信号／ＲＡＳの代わりにＯＲ回路６４によりロウアドレスストローブ信号／ＲＡＳとセルフリフレッシュ信号ＳＥＬＲＥＦとの論理和がとられた信号が入力される点が異なる。それ以外は、実施の形態７に従うセンスアンプ構成回路３１０と構成および機能は同じであるので詳細な説明は繰り返さない。ＯＲ回路６４へ入力されるロウアドレスストローブ信号／ＲＡＳおよびセルフリフレッシュ信号ＳＥＬＲＥＦのＬレベルの電圧は、図示しない電圧レベル変換回路で負電圧ＶＢＢにそれぞれ設定される。その結果、ＯＲ回路６４の出力信号のＬレベルの電圧は負電圧ＶＢＢに設定される。
【０２２２】
したがって、実施の形態７の変形例１においては、ロウアドレスストローブ信号／ＲＡＳまたはセルフリフレッシュ信号ＳＥＬＲＥＦがＨレベル時、すなわち、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのバックゲートの電圧は、負電圧ＶＢＢに設定される。したがって、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのオフリーク電流は遮断される。その結果、センスアンプ構成回路３１０は、ＩＯ共通型のメモリアレイＭＡ＃内に集積されているので、メモリアレイＭＡ＃の消費電力化を図ることができる。
【０２２３】
以上説明したように、実施の形態７の変形例２に従うＩＯ共通型のメモリアレイＭＡ＃は、ロウアドレスストローブ信号／ＲＡＳがＬレベルに設定される期間を除いた期間および待機時ならびにセルフリフレッシュ時において、実施の形態７に従うメモリアレイＭＡ＃の奏する効果を得ることができる。
【０２２４】
なお、実施の形態１−７においては、ＤＲＡＭがシステムＬＳＩに集積される構成を代表的に説明したが、本願発明は、このような構成に限定されるものではなく、ＤＲＡＭ単体においても適用可能である。
【０２２５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２２６】
【発明の効果】
メモリセルからデータが出力されるデータ線をプリチャージおよびイコライズする機能を有する電圧供給制御回路を備える。電圧供給制御回路は、ロウアドレスストローブ信号、セルフリフレッシュ信号または列選択信号あるいは、それらの組合わせの信号などの制御信号に応じて、データ線への電圧の供給を止める電圧供給停止回路を含む。その結果、プリチャージ・イコライズ指示時で、かつ、対応するコラム選択信号線が非活性の期間であっても、データ線とビット線との間に設けられるのトランジスタのオフリーク電流を完全にカットさせることができる。したがって、待機時およびセルフリフレッシュ時の少なくとも一方において、半導体記憶装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】ＤＲＡＭ内蔵のシステムＬＳＩの構成の一例を示す概略図である。
【図２】ＩＯ分離型のメモリアレイの構成を示す概略図である。
【図３】実施の形態１に従う図２に示すセンスアンプ帯内の１つのＩＯ分離型のセンスアンプ構成回路の構成を示す回路図である。
【図４】実施の形態１に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図５】実施の形態１に従うメモリアレイ内のセンスアンプ構成回路およびリードデータ線プリチャージ／イコライズ回路によるデータ読出し動作を説明する動作波形図である。
【図６】実施の形態１の変形例１に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図７】実施の形態１の変形例１に従うメモリアレイ内のＩＯ分離型のセンスアンプ構成回路およびリードデータ線プリチャージ／イコライズ回路のデータ読出し動作を説明する動作波形図である。
【図８】実施の形態１の変形例２に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図９】実施の形態１の変形例３に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図１０】実施の形態１の変形例４に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図１１】実施の形態１の変形例５に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図１２】実施の形態１の変形例６に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図１３】実施の形態１の変形例７に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図１４】実施の形態１の変形例８に従うメモリアレイ内のＩＯ分離型のリードデータ線プリチャージ／イコライズ回路ＥＱ０−ＥＱｎの構成を示す回路図である。
【図１５】実施の形態２に従う図１に示すロウおよびコラムデコーダ内の電圧変換回路の構成を示す回路図である。
【図１６】実施の形態３に従う図２に示すセンスアンプ帯内の１つのＩＯ分離型のセンスアンプ構成回路の構成を示す回路図である。
【図１７】実施の形態３の変形例１に従う図２に示すセンスアンプ帯内の１つのＩＯ分離型のセンスアンプ構成回路の構成を示す回路図である。
【図１８】実施の形態３の変形例２に従う図２に示すセンスアンプ帯内の１つのＩＯ分離型のセンスアンプ構成回路の構成を示す回路図である。
【図１９】実施の形態４に従う図２に示すセンスアンプ帯内の１つのＩＯ分離型のセンスアンプ構成回路の構成を示す回路図である。
【図２０】実施の形態４の変形例１に従う図２に示すセンスアンプ帯内の１つのＩＯ分離型のセンスアンプ構成回路の構成を示す回路図である。
【図２１】実施の形態４の変形例２に従う図２に示すセンスアンプ帯内の１つのＩＯ分離型のセンスアンプ構成回路の構成を示す回路図である。
【図２２】実施の形態５に従うＩＯ共通型のメモリアレイの構成を示す概略図である。
【図２３】実施の形態５に従う図２２に示すセンスアンプ帯ＳＢ内の１つのＩＯ共通型のセンスアンプ構成回路の構成を示す回路図である。
【図２４】実施の形態５に従うメモリアレイ内のＩＯ共通型のデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図２５】実施の形態５の変形例１に従うメモリアレイ内のＩＯ共通型のデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図２６】実施の形態５の変形例２に従うメモリアレイ内のＩＯ共通型のデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図２７】実施の形態５の変形例３に従うメモリアレイ内のＩＯ共通型のデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図２８】実施の形態５の変形例４に従うメモリアレイ内のＩＯ共通型のデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図２９】実施の形態５の変形例５に従うメモリアレイ内のＩＯ共通型のデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図３０】実施の形態５の変形例６に従うメモリアレイ内のＩＯ共通型のデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図３１】実施の形態５の変形例７に従うメモリアレイ内のＩＯ共通型のデータ線プリチャージ／イコライズ回路の構成を示す回路図である。
【図３２】実施の形態５の変形例８に従うメモリアレイＭＡ＃内のＩＯ共通型のデータ線プリチャージ／イコライズ回路ＥＱ＃の構成を示す回路図である。
【図３３】実施の形態６に従う図１に示すロウおよびコラムデコーダＹＸ内の信号レベル変換回路の構成を示す回路図である。
【図３４】実施の形態７に従う図２に示すセンスアンプ帯内の１つのＩＯ共通型のセンスアンプ構成回路の構成を示す回路図である。
【図３５】実施の形態７の変形例１に従う図２に示すセンスアンプ帯内の１つのＩＯ共通型のセンスアンプ構成回路の構成を示す回路図である。
【図３６】実施の形態７の変形例２に従う図２に示すセンスアンプ帯内の１つのＩＯ共通型のセンスアンプ構成回路の構成を示す回路図である。
【図３７】ＤＲＡＭ内に集積されるＩＯ分離型のデータ読出し回路２００の構成を示す回路図である。
【符号の説明】
ＭＡ０，ＭＡ１，ＭＡ，ＭＡ＃  メモリアレイ、ＭＣ  メモリセル、ＹＸ０，ＹＸ１  ロウおよびコラムデコーダ、ＤＰ０，ＤＰ１  データパス、ＣＧ  制御回路、ＤＢ０，ＤＢ１  データバス、ＣＴＢ  制御バス、ＬＧ  ロジック回路、Ｒ♯０−Ｒ♯７  行ブロック、ＭＣＢ  メモリセルブロック、ＳＢ♯０−８  センスアンプ帯、１００，１００ａ  イコライズ回路群、Ｎ＃  ノード、ＢＧＵ，ＢＧＬ  ビット線分離ゲート、ＳＡ  センスアンプ回路、ＷＧ  書込みゲート、ＲＧ  リードゲート、Ｐ／Ｅ，Ｐ／Ｅ＃  プリチャージ／イコライズ回路、ＣＳＬＲ  読出し列選択線、ＣＳＬ  列選択線、ＣＳＬＷ  書込み列選択線、ＰＱ１，ＰＱ２，ＰＱ３，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆ，３１ｂ，３１ｃ，３１ｄ，３２ｂ，３２ｃ，３２ｄ，５０，８１，８３  ＰチャネルＭＯＳトランジスタ、ＮＱ１，ＮＱ２，ＮＱ３，ＴＸ１，ＴＸ２，ＴＸ３，ＴＸ４，ＴＧｃ，ＴＧｄ，ＴＧｅ，ＴＧｆ，ＴＧｇ，ＴＧｈ，ＴＧｉ，６１，６２，７１，８２，８４  ＮチャネルＭＯＳトランジスタ、６３，７３，８５，８６，８７  インバータ、ＢＬＭ，／ＢＬＭ，ＢＬＵ，／ＢＬＵ，ＢＬＬ，／ＢＬＬ  ビット線、ＴＧａ，ＴＧｂ  トランスファゲート、３０，３１  リードデータ線プリチャージ／イコライズ回路、９０，ＥＱ＃０−ＥＱ＃ｎ  データ線プリチャージ／イコライズ回路、３５，４０，５１，６４，７３  ＯＲ回路、８０，８０＃  信号レベル変換回路、ＲＷＧ  読出し／書込み回路、１１０，１２０，１３０，３００，３１０  センスアンプ構成回路、１０００  システムＬＳＩ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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