(57)【要約】【課題】  高い位相余裕と利得余裕、パルス応答特性に優れ、かつチップ面積の小さい増幅器を提供する。【解決手段】  第１の増幅器からなる第１の増幅段と、正転型の第２の増幅器からなる第１の増幅段の出力信号を正転増幅する第２の増幅段と、正転型の第３の増幅器に直列接続した反転型の第４の増幅器と、第３の増幅器及び第４の増幅器に並列接続した反転型の第５の増幅器とからなる第２の増幅段の出力信号を反転増幅する第３の増幅段と、第２の増幅段の入力側と第３の増幅段の出力側との間に直列接続した第１の容量及び第１の抵抗と、第４の増幅器と第５の増幅器の入力側に直列接続した第２の容量及び第３の容量と、第２の容量と第３の容量との接続点と第３の増幅段の出力との間に接続した第２の抵抗とを備え、さらに第２の増幅段の入力と第４の増幅器の入力との間に第４の容量を接続する。【選択図】  図１
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【実用新案登録請求の範囲】
【請求項１】
第１の増幅器からなる第１の増幅段と、
正転型の第２の増幅器からなる前記第１の増幅段の出力信号を正転増幅する第２の増幅段と、
正転型の第３の増幅器に直列接続した反転型の第４の増幅器と、該第３の増幅器及び第４の増幅器に並列接続した反転型の第５の増幅器とからなる、前記第２の増幅段の出力信号を反転増幅する第３の増幅段と、
前記第２の増幅段の入力と前記第３の増幅段の出力との間に直列接続した第１の容量及び第１の抵抗と、
前記第４の増幅器と前記第５の増幅器の入力に直列接続した第２の容量及び第３の容量と、
前記第２の容量と前記第３の容量の接続点と第３の増幅段の出力との間に接続した第２の抵抗とを備えた増幅器において、
前記第２の増幅段の入力と前記第４の増幅器の入力との間に第４の容量を接続したことを特徴とする増幅器。
【請求項２】
第１の増幅器からなる第１の増幅段と、
正転型の第２の増幅器からなる前記第１の増幅段の出力信号を正転増幅する第２の増幅段と、
正転型の第３の増幅器に直列接続した反転型の第４の増幅器と、該第３の増幅器及び第４の増幅器に並列接続した反転型の第５の増幅器とからなる前記第２の増幅段の出力信号を反転増幅する第３の増幅段と、  
前記第２の増幅段の入力と前記第３の増幅段の出力との間に直列接続した第１の容量及び第１の抵抗とを備えた増幅器において、
前記第２の増幅段の入力と前記第４の増幅器の入力との間に第４の容量を接続したことを特徴とする増幅器。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、増幅段を３段カスケード接続した増幅器に係り、特に位相補償された増幅器に関するものである。
【背景技術】
【０００２】
増幅器の性能の一つに発振耐負荷容量性がある。電圧利得や位相の周波数特性やパルス応答特性は、発振耐負荷容量性に関連する指標であり、前者においては位相余裕や利得余裕が高いほど、また後者においてはオーバーシュートが小さく収束性が良いほど優れた特性となる。これらの特性を向上させるために増幅器にはさまざまな位相補償のための素子が付加されている。
【０００３】
図２は、増幅段を３段カスケード接続した増幅器の一例である。この増幅器は、第１の増幅器Ａ１からなる第１の増幅段１と、第１の増幅段１の出力信号を正転増幅する第２の増幅器Ａ２からなる第２の増幅段２と、第２の増幅段２の出力信号を反転増幅する第３の増幅段３から構成される。第３の増幅段３は、第２の増幅段２の出力信号を増幅する正転型の第３の増幅器Ａ３に直列接続した反転型の第４の増幅器Ａ４と、第２の増幅段２の出力信号で直接駆動される反転型の第５の増幅器Ａ５が並列接続した構成となっている。なお、第２の増幅段２の入力と第３の増幅段３の出力との間には、容量Ｃ１１と抵抗Ｒ１１が直列接続され、位相補償が行われる構成となっている。
【０００４】
図３は別の増幅器の例であって、図２における容量Ｃ１１及び抵抗Ｒ１１による位相補償に加えて、第３の増幅段３を構成する第４の増幅器Ａ４及び第５の増幅器Ａ５の入力に、容量Ｃ１２及び容量Ｃ１３を直列接続し、この容量Ｃ２と容量Ｃ３との接続点と第３の増幅段３の出力との間に抵抗Ｒ１２を接続し、位相補償を行う構成としており、十分な位相余裕と利得余裕が確保され、良好な発振耐負荷容量性が得られる構成となっている。
【０００５】
この種の増幅器は、例えば、特許文献１に開示されている。
【特許文献１】特開２００３-２４３９４１号公報
【考案の開示】
【考案が解決しようとする課題】
【０００６】
増幅器を半導体集積回路（ＩＣ）で形成する場合、性能の他に、チップ面積をできるだけ小さくするのが好ましい。発振耐負荷容量性以外の特性が全く同一である二つの増幅器を比較する場合、チップ面積が全く同じであれば、発振耐負荷容量性が高いほど優れた増幅器であり、異なる位相補償方法で得られる位相補償特性が同じであれば、チップ面積が小さいほどコストメリットが高くなることになる。
【０００７】
また、図３に示した増幅器において、容量Ｃ１１の容量値を小さくする（例えば容量値を１／５とする）ことでスルーレートが改善される。その場合、電圧利得、位相の周波数特性において、容量Ｃ１１、抵抗Ｒ１１により形成される主極が高周波側へシフトするため、位相余裕が小さくなり、発振耐負荷容量性は低下してしまう。そこで、スルーレートを確保し、かつ、十分な発振耐負荷容量性も確保するために、図３の従来例では容量Ｃ１２、Ｃ１３、抵抗Ｒ１２により形成される主極を低周波側にシフトさせることによって、即ち容量Ｃ１２、Ｃ１３の値を、それぞれＣ１２＋（Ｃ１１×４／５）／２、Ｃ１３＋（Ｃ１１×４／５）／２と大きくする手法により、位相余裕を改善することができる。しかし、容量Ｃ１２、Ｃ１３の容量値を大きくしすぎると、スルーレートの改善効果の低下や、パルス応答特性における収束性の低下を招くという問題が生じてしまうし、容量Ｃ１２、Ｃ１３を大きくすることはチップ面積の増大を招くことになる。
【０００８】
本考案の目的は、高い位相余裕と利得余裕、パルス応答特性に優れ、かつチップ面積の小さい増幅器を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するため本願請求項１に係る考案は、第１の増幅器からなる第１の増幅段と、正転型の第２の増幅器からなる前記第１の増幅段の出力信号を正転増幅する第２の増幅段と、正転型の第３の増幅器に直列接続した反転型の第４の増幅器と、該第３の増幅器及び第４の増幅器に並列接続した反転型の第５の増幅器とからなる、前記第２の増幅段の出力信号を反転増幅する第３の増幅段と、前記第２の増幅段の入力と前記第３の増幅段の出力との間に直列接続した第１の容量及び第１の抵抗と、前記第４の増幅器と前記第５の増幅器の入力に直列接続した第２の容量及び第３の容量と、前記第２の容量と前記第３の容量の接続点と第３の増幅段の出力との間に接続した第２の抵抗とを備えた増幅器において、前記第２の増幅段の入力と前記第４の増幅器の入力との間に第４の容量を接続したことを特徴とするものである。
【００１０】
また本願請求項２に係る考案は、第１の増幅器からなる第１の増幅段と、正転型の第２の増幅器からなる前記第１の増幅段の出力信号を正転増幅する第２の増幅段と、正転型の第３の増幅器に直列接続した反転型の第４の増幅器と、該第３の増幅器及び第４の増幅器に並列接続した反転型の第５の増幅器とからなる前記第２の増幅段の出力信号を反転増幅する第３の増幅段と、前記第２の増幅段の入力と前記第３の増幅段の出力との間に直列接続した第１の容量及び第１の抵抗とを備えた増幅器において、前記第２の増幅段の入力と前記第４の増幅器の入力との間に第４の容量を接続したことを特徴とするものである。
【考案の効果】
【００１１】
本考案の増幅器は、第２の増幅段の入力と第４の増幅器の入力間に位相補償用の第４の容量を設けるだけの簡便な回路構成で、高い利得余裕、位相余裕とパルス応答特性において優れた収束性とを実現することができる。位相補償のために必要な素子は、容量１個だけであり、増幅器内の容量値を増やすものでないので、チップ面積が増加することがなく、コストメリットの高い増幅器を提供できるという利点もある。
【考案を実施するための最良の形態】
【００１２】
本考案は、第３の増幅段３を構成する第４の増幅器の入力、換言すると、第３の増幅器Ａ３の出力と、第２の増幅段Ａ２の入力間に、位相補償用の容量Ｃ４を接続したものである。以下、本考案の実施例について、詳細に説明する。
【実施例１】
【００１３】
図１（ａ）に本考案の第１の実施例の増幅器を示す。本考案の増幅器は、図１（ａ）に示すように、第１の増幅段１、第２の増幅段２、第３の増幅段３を３段カスケード接続した構成となっている。第１の増幅器Ａ１からなる第１の増幅段１は、正転、反転のいずれでも良く、第２の増幅器Ａ２からなる第２の増幅段２は正転型、第３の増幅段３は反転型である。また、第３の増幅段３は、第３の増幅器Ａ３に直列接続された第４の増幅器Ａ４と、第５の増幅器Ａ５とを並列に接続した回路構成となっており、第３の増幅器Ａ３は正転型、第４の増幅器Ａ４、第５の増幅器Ａ５は反転型となっている。位相補償は、図３の容量Ｃ１１及び抵抗Ｒ１１と同じ構成の容量Ｃ１および抵抗Ｒ１を介した位相補償と、第４の増幅器Ａ４、第５の増幅器Ａ５の入力間に、図３の容量Ｃ１２、Ｃ１３及び抵抗Ｒ１２に相当する回路構成の容量Ｃ２、Ｃ３及び抵抗Ｒ２による位相補償と、さらに第２の増幅段２の入力と第４の増幅器Ａ４の入力間に容量Ｃ４を接続した位相補償とを組み合わせた構成となっている。
【００１４】
ここで、位相補償に用いた各容量素子の容量値は、Ｃ１＝Ｃ１１／５、Ｃ４＝Ｃ１１×４／５、Ｃ２＝Ｃ１２、Ｃ３＝Ｃ１３とする。即ち、容量Ｃ１と容量Ｃ４の容量値の和は、容量Ｃ１１の容量値と等しい構成したもので、増幅器内に占める容量素子の面積は変わらないので、増幅器のチップ面積は変わっていないことになる。なお、容量以外の回路定数は全て同じである。
【００１５】
この場合の電圧利得、位相の周波数特性を、図３の増幅器におけるスルーレートを改善した場合の電圧利得、位相の周波数特性とを比較したのが図４である。電圧利得が０ｄＢにおける位相＋１８０（ｄｅｇ）で表される位相余裕は、４６．３［ｄｅｇ］が５８．１［ｄｅｇ］となり、１１．８［ｄｅｇ］の位相余裕が得られた。また位相１８０［ｄｅｇ］時の電圧利得で表される利得余裕は、１４．３［ｄＢ］が１６．２［ｄＢ］となり、１．９［ｄＢ］の特性改善が確認された。
【００１６】
また、図６（ａ）にパルス応答特性の立ち上り特性を、図６（ｂ）にパルス応答特性の立ち下り特性を示すように、パルス応答特性においても本考案の方が従来例に比べて優れた収束性が得られていることが確認された。特に、スルーレートの立ち下りの場合に効果が顕著で、オーバーシュートが低く抑えられていることがわかる。
【００１７】
このように実施例１においては、チップ面積の増大なしで、特性改善を図ることができたことが確認された。
【実施例２】
【００１８】
図１（ｂ）は本考案の第２の実施例を示している。図１（ｂ）に示すように、第２の増幅段２の入力と第３の増幅段３の出力との間に容量Ｃ１及び抵抗Ｒ１を介した位相補償と、第２の増幅段２の入力と第４の増幅器Ａ４の入力との間に、容量Ｃ４を接続した位相補償となっている。この場合、各容量素子の容量値は、図３に示す容量素子の容量値と比較すると、Ｃ１＝Ｃ１１、Ｃ４＝Ｃ１２＝Ｃ１３とすると、位相補償のための容量素子のチップ面積を、抵抗Ｒ１２、及び容量Ｃ１２（あるいはＣ１３）分だけ小さくすることができる。なお、その他の回路定数は全て同じである。
【００１９】
図５は本実施例の電圧利得、位相の周波数特性を、図３の実施例と比較したものである。従来例で電圧利得が０ｄＢにおける位相＋１８０（ｄｅｇ）で表される位相余裕は７２．６［ｄｅｇ］、位相１８０［ｄｅｇ］時の電圧利得で表される利得余裕は１９［ｄＢ］を得ていたのに対し、本実施例では位相余裕８３．６［ｄＢ］、利得余裕１９．９［ｄＢ］となり、位相余裕で１１［ｄＢ］の特性改善が確認された。
【００２０】
このように本実施例においては、チップ面積が小さくなり、さらに特性改善を図ることができることが確認された。
【図面の簡単な説明】
【００２１】
【図１】実施例１（ａ）、実施例２（ｂ）の説明図である。
【図２】一般的な増幅段３段をカスケード接続した増幅器の説明図である。
【図３】従来の位相補償を施した増幅器の説明図である。
【図４】実施例１の電圧利得、位相の周波数特性を示すグラフである。
【図５】実施例２の電圧利得、位相の周波数特性を示すグラフである。
【図６】実施例１のパルス応答特性（立ち上り特性）（図６ａ）、パルス応答特性（立ち下り特性）（図６ｂ）を示すグラフである。
【符号の説明】
【００２２】
１：第１の増幅段、２：第２の増幅段、３：第３の増幅段、
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２；抵抗、
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ１１、Ｃ１２、Ｃ１３；容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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