(57)【要約】【課題】シェーピング処理をＣＰＵで行い、ゲートアレイデバイスとそれに付随する物理メモリを不要にする。【解決手段】復号処理されたデータフレームを受信し、それをＡＴＭセルの形に変換する（ステップ１２）。次に変換されたＡＴＭセルのフレームタイプを判別し（ステップ１３）、それが、コントロールフレームであれば、コントロールフレーム用エリアへＡＴＭセルを格納する（ステップ１９）。データフレームであればチャネル種別を判別し（ステップ１４）、共通チャネルであれば共通チャネル用バッファに格納する（ステップ１８）。そして、データフレームであれば、そのＶＣがいくつのＡＴＭセルに分割されたかを判断し（ステップ１５）、２つ以上であればシェーピングバッファへ格納し（ステップ１７）、１つであればそのまま送信キューへ設定する（ステップ１６）。本処理をＣＰＵで行い、また、処理用メモリをＣＰＵのメモリで賄うことにより、ゲートアレイデバイスとそれに付随する物理メモリが不要となる。【選択図】        図１
2004350229.tif 000002
【特許請求の範囲】
【請求項１】
ＣＤＭＡ無線基地局が無線移動機からユーザデータを受信するユーザデータ受信手段と、
前記ユーザ毎にＡＴＭセル単位でバッファリングするメモリアドレスを決定するメモリアドレス決定手段と、
前記受信したユーザデータを無線ネットワーク・コントローラへ送信するユーザデータ送信手段とを有して構成され、
前記ＣＤＭＡ無線基地局が前記無線移動機から受信したユーザデータを管理することを特徴とするＡＴＭセルシェーピング装置。
【請求項２】
前記メモリアドレス決定手段を、ソフトウェア上の処理スッテプとして構成したことを特徴とする請求項１記載のＡＴＭセルシェーピング装置。
【請求項３】
前記ＣＤＭＡ無線基地局から前記無線ネットワーク・コントローラへのコントロールデータ（制御信号）の送信処理を、前記ユーザデータよりも優先的な送信順に割り当てることを特徴とする請求項１または２に記載のＡＴＭセルシェーピング装置。
【請求項４】
前記ＣＤＭＡ無線基地局においてシェーピング処理が行えない前記無線移動機から受信したユーザデータを識別し、該識別したユーザデータをバッファリングすることを特徴とする請求項１から３の何れかに記載のＡＴＭセルシェーピング装置。
【請求項５】
前記ユーザデータの処理に、仮想的なマトリクス構成を持つ物理メモリを使用することを特徴とする請求項１から４の何れかに記載のＡＴＭセルシェーピング装置。
【請求項６】
前記物理メモリの使用において、該物理メモリの有効利用を行うために、前記ユーザデータをバッファリングする際にデータ書き込みアドレスを決めることを特徴とする請求項５に記載のＡＴＭセルシェーピング装置。
【請求項７】
ＣＤＭＡ無線基地局が無線移動機からユーザデータを受信するユーザデータ受信ステップと、
前記ユーザ毎にＡＴＭセル単位でバッファリングするメモリアドレスを決定するメモリアドレス決定ステップと、
前記受信したユーザデータを無線ネットワーク・コントローラへ送信するユーザデータ送信ステップとを有して構成され、
前記ＣＤＭＡ無線基地局が前記無線移動機から受信したユーザデータを管理することを特徴とするＡＴＭセルシェーピング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭ（ａｓｙｎｃｈｒｏｎｏｕｓ  ｔｒａｎｓｆｅｒ  ｍｏｄｅ  ／非同期転送モード）セルシェーピング装置および同方法に関し、特に、ＣＤＭＡ（ｃｏｄｅ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅ  ａｃｃｅｓｓ  ）無線基地局装置に係わり無線ネットワーク・コントローラへデータ送信処理するＡＴＭトラヒックシェーピング装置及び方法に関する。
【０００２】
【従来の技術】
従来のＡＴＭ転送方式では、セルと呼ばれる固定長のパケットを転送する。ＡＴＭ網において、バーチャルチャネル（ＶＣ）上のセルはバーチャルパス（ＶＰ）に多重化して転送されるが、ＡＴＭ転送方式における多重化は非同期で行う。このため、多重化装置やスイッチ等を経由すると、バッファ内での待ち時間の相違によりセル遅延ゆらぎが発生する。セル遅延ゆらぎにより間隔の小さくなるセルが発生し、ＶＰ上でバーストトラヒックとなり、網資源の使用効率を低下させる。この問題を解決する手段としてバーチャルパス（ＶＰ）シェーピング装置が提案されている（例えば、特許文献１参照）。なお、シェーピングとは、端末とネットワーク間で予め定めたセル送出速度に関するパラメータに沿うように、端末側でセル送出特性を制御することを言うものとする。
【０００３】
この従来のＶＰシェーピング装置の概要を、図７を用いて説明する。図７において、＃１、＃２、＃３はセルを表し、セルは図の左から右へ進行するものとする。本図７で、符号１はＶＰシェーピング装置を示し、このＶＰシェーピング装置５１は、セルを蓄積するバッファ５２と、このバッファ５２からのセル出力タイミングを制御するセル出力制御部５３を備える。符号５４はＶＰ多重装置であり、到来するＶＣを多重化してＶＰとしてＶＰシェーピング装置５１に入力する。
【０００４】
このＶＰシェーピング装置５１の動作を説明する。
ＶＰ多重装置５４で多重化されたセルは、＃１、＃２、＃３の順序で、ＶＰシェーピング装置５１に到着し、バッファ５２に格納される。セル出力制御部５３があらかじめ定めた一定間隔でバッファ５２からセルを読み出すことにより、セルをＶＰ上で一定間隔になるように制御する。
【０００５】
ＣＤＭＡ無線システムにおいて、無線移動局（ＭＳ）から送出された無線フレームは、無線基地局装置において復号処理され、ユーザデータに変換される。さらに、このユーザデータは、無線ネットワーク・コントローラ（ＲＮＣ）へ伝送するためにＡＴＭセルに分割、変換される。このとき、ユーザデータは、各ユーザが用いているサービス種別によりデータ長が異なる。各ＡＴＭセルには、ＡＴＭ回線上で用いられる識別子（ＶＣ）が付与される。
【０００６】
また、ＶＰＩ毎に出力インターフェース速度を基準としたピークセル間隔を求め、ＶＣＩ毎にＶＰＩのピークセル間隔を基準とした時刻に従って相対的な送出時刻を計算した後、出力インターフェース速度を基準としたセル送出時刻を決定し、セルバッファよりセルを送出しているものもある（例えば、特許文献２参照）。
【０００７】
５３ＢｙｔｅからなるＡＴＭセルは、ＡＴＭセル単位で回線上へ送出されるが、このとき、複数で同一の識別番号（ＶＣ）を持つＡＴＭセル（複数セルに分割されたユーザデータ）を連続して送出する。このことで、送信帯域を単一のＶＣで占有することは、複数のユーザデータ（複数のＶＣ）を扱い、且つ、データ送受信のタイミングが非常に重要な本システムの性質上、避けなければならない。そこで用いられる処理が、シェーピング処理である。
【０００８】
シェーピング処理は、受信した複数のユーザデータを、あるＶＣの送信順は入れ替えずに、設定されているＶＣのＡＴＭセルの送信順を入れ替え、ＶＣのデータ長に依存せず、均等にＡＴＭ回線上へ送出する処理である。図８は、その例を示す。
【０００９】
図８において、Ａ，Ｂ，Ｃ及び、Ｄの異なるユーザデータがＡＴＭセルに分割され、シェーピング処理され、それらのＡＴＭセルが無線ネットワーク・コントローラ（ＲＮＣ）へ送信される手順を示す。本図８に示すようにＣＰＵで処理されたユーザデータはＡＴＭセルに変換されるが、送信する順序はあるタイミングで受信したユーザデータをＡＴＭセル単位で均等に順序づけられる。この処理により、ある特定のユーザが長大なユーザデータを有していたとしても、それ以降に処理されたユーザデータの送信に大きな遅延が発生することはない。
【００１０】
本システムは、従来よりゲートアレイ（Ｇ／Ａ）を用いた論理回路と、データを格納する物理メモリとにより実現している。図９は、従来のシステムにおけるデータの流れと、ＣＰＵ１とＧ／Ａ３間でのデータフォーマットの変遷を示すものである。
【００１１】
ＣＰＵ１で受信した無線フレーム５は無線フレーム処理（ＤＥＣＯＤＥＲ処理）がなされ、ユーザデータ６の形で、一旦ＤＳＰ１に付随するＳＲＡＭ２にバッファリングされる。バッファリングされたデータは、無線フレーム処理された順にＧ／Ａ３に送出され、Ｇ／ＡのＳＲＡＭ４に格納される。格納されたユーザデータは、Ｇ／ＡにてＡＴＭセルに変換され（参照；図２）、シェーピング処理を行い回線上に送出される。
【００１２】
【特許文献１】
特開平０７−２１２３６７号公報
【特許文献２】
特開平０８−１２５６６８号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のシェーピング処理技術は、無線フレームから、ＡＴＭセルにするまで、図９に示すように、ＣＰＵ−Ｇ／Ａのインターフェース、ゲートアレイデバイス、さらに、それに付随する物理メモリが必要となる。そのため、部品実装面積と重量の増大、コストの増加、また、消費電力の増加などが課題となる。
【００１４】
例えばＣＰＵは、無線フレームを受信したのち、ＤＥＣＯＤＥＲ処理を行い、ユーザデータに変換する。このユーザデータには、それぞれ、各ユーザの識別情報である番号付けが為されている。この番号とＶＣとが対応し、シェーピング処理を行う際のバッファリング時のタグとなる。従来のバッファリング方法では、このＶＣに対応する全エリアをあらかじめ用意しておき、そこにユーザデータを格納する。このとき、確保すべきエリアサイズは、ユーザデータが取り得る最大のサイズを用意しておく必要がある。したがって、このバッファのサイズは、ユーザデータの取り得る最大サイズを”Ｘ”、割り当て可能なＶＣの数を”Ｙ”とすると、Ｘ×Ｙのサイズがバッファとして必要となる。
【００１５】
しかし、例えば、あるユーザが最大サイズのユーザデータを持つサービスを利用していた場合、そのＣＰＵに設定可能なＶＣ数は減少し、逆に、短いユーザデータをとるサービスのユーザが多い場合、多くのＶＣがＤＳＰに設定可能となる。
図１０は、ＶＣ符号１のユーザデータフレーム１０とＶＣ符号Ｘのユーザデータフレーム９の、夫々のＶＣを持つユーザが設定された時の、従来のバッファ使用法を現している。本従来例では、ＶＣ毎に最大Ｉｕｂフレームサイズのバッファサイズを持つため、未使用バッファ１１が生じ、多くのエリアが使用されていないことになる。
【００１６】
本発明は、シェーピング処理をＣＰＵで行い、また、シェーピング用物理メモリをＣＰＵのメモリで賄うことにより、ゲートアレイデバイスとそれに付随する物理メモリを不要にする。また、メモリ使用法の最適化を行うことで、ＣＰＵで使用するメモリサイズの削減を図ったＡＴＭセルシェーピング装置およびＡＴＭセルシェーピング方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
かかる目的を達成するため、本発明のＡＴＭセルシェーピング装置は、ＣＤＭＡ無線基地局（ＮＯＤＥ−Ｂ）が無線移動機（ＭＳ）からユーザデータを受信するユーザデータ受信手段と、ユーザ毎にＡＴＭセル単位でバッファリングするメモリアドレスを決定するメモリアドレス決定手段と、受信したユーザデータを無線ネットワーク・コントローラ（ＲＮＣ）へ送信するユーザデータ送信手段とを有して構成され、ＣＤＭＡ無線基地局（ＮＯＤＥ−Ｂ）が無線移動機（ＭＳ）から受信したユーザデータを管理することを特徴としている。
【００１８】
また、上記のメモリアドレス決定手段をソフトウェア上の処理スッテプとして構成し、ＣＤＭＡ無線基地局から無線ネットワーク・コントローラへのコントロールデータ（制御信号）の送信処理を、ユーザデータよりも優先的な送信順に割り当て、ＣＤＭＡ無線基地局においてシェーピング処理が行えない無線移動機（ＭＳ）から受信したユーザデータを識別し、該識別したユーザデータをバッファリングするとよい。
【００１９】
さらに、上記ユーザデータの処理に、仮想的なマトリクス構成を持つ物理メモリを使用し、物理メモリの使用において、この物理メモリの有効利用を行うために、ユーザデータをバッファリングする際にデータ書き込みアドレスを決めるとよい。
【００２０】
請求項７記載の発明のＡＴＭセルシェーピング方法は、ＣＤＭＡ無線基地局（ＮＯＤＥ−Ｂ）が無線移動機（ＭＳ）からユーザデータを受信するユーザデータ受信ステップと、ユーザ毎にＡＴＭセル単位でバッファリングするメモリアドレスを決定するメモリアドレス決定ステップと、受信したユーザデータを無線ネットワーク・コントローラ（ＲＮＣ）へ送信するユーザデータ送信ステップとを有して構成され、ＣＤＭＡ無線基地局（ＮＯＤＥ−Ｂ）が無線移動機（ＭＳ）から受信したユーザデータを管理するとよい。
【００２１】
【発明の実施の形態】
次に、添付図面を参照して本発明によるＡＴＭセルシェーピング装置およびＡＴＭセルシェーピング方法の実施の形態を詳細に説明する。図１から図６を参照すると、本発明のＡＴＭセルシェーピング装置およびＡＴＭセルシェーピング方法の一実施形態が示されている。
【００２２】
本発明では、上記従来の問題点に対応すべくバッファの使用に、ＶＣ毎にバッファを持つのではなく、ＶＣを意識することなく、処理したＩｕｂフレーム単位でバッファに格納する方法をとる。また、Ｉｕｂフレームでも、１ＡＴＭセル内に収まるデータは、本バッファに格納することなく、送信キューに設定することとする。
【００２３】
早急に送信処理を行う必要性の高いコントロールフレームのＡＴＭセルはシェーピングを行わず、受信した順に送信キューへ設定する。さらに、データフレームでも、共通チャネルは、同一のＶＣで同一のタイミングでＩｕｂ処理されることがある。このため、シェーピングを行い、送信順を変えてしまうと上位でのＩｕｂフレームの再生ができなくなる可能性がある。故に、共通チャネルのデータフレームも、専用のバッファを用意することとする。
【００２４】
（構成の説明及び動作の説明）
本発明では、ソフトウェアによりシェーピング処理を行う。本シェーピング処理を実施するために、ＣＰＵがデータフレームを受信してから、ＡＴＭセルを回線上に送出するまでのＣＰＵでのソフトウェア制御を、図１のフローチャートも用いて示す。
【００２５】
まず、復号処理されたデータフレームを受信し、それをＡＴＭセルの形に変換する［処理１（ステップ１２）］。なお、ＡＴＭへの変換の方法は図２に示す。次に変換されたＡＴＭセルのフレームタイプを判別し［判断Ａ（ステップ１３）］、それが、コントロールフレームであれば、コントロールフレーム用エリアへＡＴＭセルを格納する［処理２（ステップ１９）］。データフレームであればチャネル種別を判別し［判断Ｂ（ステップ１４）］、共通チャネルであれば共通チャネル用バッファに格納する［処理３（ステップ１８）］。そして、データフレームであれば、そのＶＣがいくつのＡＴＭセルに分割されたかを判断し［判断Ｃ（ステップ１５）］、２つ以上であればシェーピングバッファへ格納し［処理４（ステップ１７）］、１つであればそのまま送信キューへ設定する［処理５（ステップ１６）］。
【００２６】
それぞれのバッファに格納されたデータは、任意のタイミングで送信キューへ設定され、上位のＡＴＭ回線へ送出される。［処理４（ステップ１７）］でデータの格納する方法は、後述とする。以上の処理を行うために、ＣＰＵで用意すべきバッファの構成は、図３のように、コントロールフレーム用バッファ、共通チャネル用バッファ、及び、シェーピング用バッファの３エリアとなる（２３）。
【００２７】
次に、図１の［処理４］での、ＡＴＭセルをシェーピングバッファに格納する方法を、図４に簡略化した４×５のマトリクス構成のバッファで示す。バッファには、行番号（２５）と列番号（２４）が“０”から設定され、各列には、「書き込み済みエリア数（２６）」というパラメータを持たせる。このパラメータは、列方向にデータを格納する度にインクリメントしていく。これより、ある任意のエリアのセルのアドレスは、（行番号，列番号）とする（例えば、図４の（１）で網掛けをしてあるセル（２７）のアドレスは（２，３）で表す）。
【００２８】
ＣＰＵは、あるデータフレームをＡＴＭセルに分割、変換したら、列番号の“０”より、書き込み済みエリア数（２６）をサーチしていく。この書き込み済みエリア数がマトリクスの最大行数（ここでは４）より小さい場合、その列の書き込み済みエリア数が、そのまま格納する行番号となる。そして、以降のＡＴＭセルは、書き込み済みエリア数と列番号より算出できる。以上の処理について、図４を用いて説明する。
【００２９】
図４の（２）「１〜３番目のＩｕｂ（ＡＴＭセル変換後）を格納」は、３つのユーザデータ（２８，２９，３０）の格納例を表している。この格納例において、各列の書き込み済みエリア数は、“０”列目より、「３，３，２，１，０」となる。次に、ＡＴＭセル数がさらに分割されるユーザデータを格納する場合、最初のセルは、書き込み済みエリア数を０列目からサーチすると、“０”列目が３であり、行数の４よりも小さいため、書き込みエリアは（３，０）と決定される。以降のセルは順次、書き込み済みエリア数より、（３，１），（２，２），（１，３），（０，４）と決定される。
【００３０】
すなわち、あるユーザデータを格納する行番号は、その時点での、書き込み済みエリア数そのものとなる。これより、本処理では、ＶＣを意識することなく、処理したユーザデータ毎、順次バッファに格納していくことになる。この方法より、全ＶＣ毎のエリアに最大長のエリアを持った全ＶＣ数分のバッファサイズを必要とせず、さらに、図４の（４）で示されるように、０行０列方向に詰められた形でデータがバッファリングされることになり、メモリの有効利用となる。
【００３１】
以上より、図４のように格納されたデータは、メモリマップでは図５のように、コントロールフレーム［Ｃ１〜］、共通チャネル［Ｒ１〜］、及び、データフレーム［Ｄ１〜］の順でメモリマップされる。その後、任意のタイミングで送信キューへ設定されＡＴＭ回線上へ送出されることになる。
【００３２】
（実施例の動作の説明）
図６に本発明により、無線フレームからＡＴＭセルに変換し送出するまでの流れを示す。本システムは、ＣＰＵ３６で受信した無線フレーム３７は、シェーピング処理を行いＡＴＭ回線３８上に送出される。本実施例では、従来例の図９と比較し、Ｇ／Ａ（３）が不要なため処理の単純化が為されている。
【００３３】
（実施例の効果）
以下に従来のゲートアレイを用いてシェーピング処理を行った場合と、本発明でそれを行った場合の比較結果を示し、その比較結果から生じる効果を示す。
【００３４】
ゲートアレイとそれに付随する物理メモリを必要としない。その結果生じる効果として、例えば、部品実装面積の縮小、モジュール重量の軽減、ハード面のコスト低減、ゲートアレイと各デバイス間でのインターフェースの設計が不要となる。また、物理復号を行うＣＰＵで行うため一連の処理が可能となり、処理の高速化、ソフトウェアで実現するため仕様変更への柔軟性が高い。さらに、マトリクス構造を持つシェーピングバッファとして必要とされるメモリサイズの削減を図り、隙間の少ないメモリ使用法により転送処理に有利となる。
【００３５】
【発明の効果】
以上の説明より明らかなように、本発明のＡＴＭセルシェーピング装置およびＡＴＭセルシェーピング方法は、ＣＤＭＡ無線基地局（ＮＯＤＥ−Ｂ）が無線移動機（ＭＳ）からユーザデータを受信し、ユーザ毎にＡＴＭセル単位でバッファリングするメモリアドレスを決定し、受信したユーザデータを無線ネットワーク・コントローラ（ＲＮＣ）へ送信する。本手順により、ＣＤＭＡ無線基地局（ＮＯＤＥ−Ｂ）が無線移動機（ＭＳ）から受信したユーザデータを管理する。
上記の手順に基づけば、ゲートアレイとそれに付随する物理メモリを必要としない。その結果、部品実装面積の縮小、モジュール重量の軽減、ハード面のコスト低減化、処理の高速化、等が可能となる。
【図面の簡単な説明】
【図１】本発明のＡＴＭセルシェーピング装置およびＡＴＭセルシェーピング方法の実施形態であり、ソフトウェア制御例を示すフローチャートである。
【図２】データフレームを受信してＡＴＭセルの形に変換する手順を表した図である。
【図３】ＣＰＵで用意すべきバッファの構成例を示す図である。
【図４】簡略化した４×５のマトリクス構成のバッファであり、ＡＴＭセルをシェーピングバッファに格納する方法を示している。
【図５】格納されたデータのメモリマップおよび送信キューへの設定例を示す。
【図６】無線フレームからＡＴＭセルに変換し送出するまでの流れを示す。
【図７】従来のＶＰシェーピング装置の構成例を示すブロック図である。
【図８】従来のＶＣのデータ長に依存せず均等にＡＴＭ回線上へ送出する処理手順例を説明するための図である。
【図９】従来のシステムにおけるデータの流れと、ＣＰＵとＧ／Ａ間でのデータフォーマットの変遷を示す図である。
【図１０】従来のバッファ使用法を現した図である。
【符号の説明】
２３  シェーピング用バッファの３エリア
２４  列番号
２５  行番号
２６  書き込み済みエリア数
２７  セル
２８、２９、３０  ユーザデータ
３６  ＣＰＵ
３７  無線フレーム
３８  ＡＴＭ回線
【図１】
2004350229.tif 000003
【図２】
2004350229.tif 000004
【図３】
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【図４】
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【図５】
2004350229.tif 000007
【図６】
2004350229.tif 000008
【図７】
2004350229.tif 000009
【図８】
2004350229.tif 000010
【図９】
2004350229.tif 000011
【図１０】
2004350229.tif 000012