(57)【要約】【課題】本発明は、個別に情報が格納される記憶領域を有し、外部から入力された情報にマッチする情報が格納されている記憶領域のアドレスを出力する連想メモリに関し、基本的な構成が大幅に変更されることなく、多様な構成の機器やシステムに柔軟に適応できることを目的とする。【解決手段】複数の情報が個別に格納される複数の記憶領域を有する記憶手段１１と、複数の記憶領域に個別に対応し、これらの記憶領域にそれぞれ付与された優先度が格納される複数の副記憶領域を有する副記憶手段１２と、複数の記憶領域の内、外部から与えられた語にマッチする情報が格納されている記憶領域に対応した副記憶領域に格納されている優先度の降順に、その情報が格納されている一部または全ての記憶領域のポインタを出力する制御手段１３とを備えて構成される。【選択図】      図１
2004152406.tif 000002
【特許請求の範囲】
【請求項１】
複数の情報が個別に格納される複数の記憶領域を有する記憶手段と、
前記複数の記憶領域に個別に対応し、これらの記憶領域にそれぞれ付与された優先度が格納される複数の副記憶領域を有する副記憶手段と、
前記複数の記憶領域の内、外部から与えられた語にマッチする情報が格納されている記憶領域に対応した副記憶領域に格納されている優先度の降順に、その情報が格納されている一部または全ての記憶領域のポインタを出力する制御手段と
を備えたことを特徴とする連想メモリ。
【請求項２】
請求項１に記載の連想メモリにおいて、
前記複数の記憶領域に個々の情報が格納される順にシーケンシャルな優先度を生成し、前記複数の副記憶領域の内、個々の情報が書き込まれる記憶領域に対応した副記憶領域にその優先度を格納する優先度設定手段を備えた
ことを特徴とする連想メモリ。
【請求項３】
請求項１または請求項２に記載の連想メモリにおいて、
外部から与えられた共通の語に前記複数の記憶領域に格納された複数の情報がマッチすべき順序を示すユニークな優先度に、前記複数の副記憶領域に格納された個々の優先度を変換する優先度変換手段を備えた
ことを特徴とする連想メモリ。
【請求項４】
請求項３に記載の連想メモリにおいて、
前記複数の副記憶領域に個別に格納された優先度には、
前記複数の記憶領域に個別に格納された情報とこれらの記憶領域のポインタとの間に成立すべき条件を示す副制御情報が含まれ、
前記優先度変換手段は、
前記副制御情報で示される条件が成立する優先度に、前記副記憶領域に格納された個々の優先度を変換する
ことを特徴とする連想メモリ。
【請求項５】
請求項１ないし請求４の何れか１項に記載の連想メモリにおいて、
前記複数の副記憶領域に格納された個々の優先度には、
前記制御手段によって行われるべき処理の形態を示す制御情報が付加され、
前記制御手段は、
前記複数の記憶領域の内、前記外部から与えられた語にマッチする情報が格納された記憶領域に対応する副記憶領域に格納された制御情報を特定し、その制御情報で示される形態の処理を行う
ことを特徴とする連想メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、個別に情報が格納される記憶領域を有し、これらの記憶領域の内、外部から入力された情報にマッチする情報が格納されている記憶領域のアドレス（ポインタ）を出力する連想メモリに関する。
【０００２】
【従来の技術】
ＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）は、外部から入力された情報に対する所定の相関性を有する情報の検索をハードウエアで高速に行うメモリデバイスであるために、近年、パケットのルーティングやフィルタリングを行うルータだけではなく、「クライアントから発せられた要求（コネクション）をレイヤ４において振り分けるＬ４スイッチ」にも搭載されている。
図５は、従来のＣＡＭの構成例を示す図である。
【０００３】
図において、デコーダ５０のイネーブル端子Ｓｉｎ、データ入力Ｄｉｎ、アドレス入力Ａｉｎ、命令入力Ｉｉｎ、検索キー入力Ｋｉｎおよび制御端子Ｉ／Ｄｉｎには、それぞれ１ビット長のイネーブル信号Ｓ、既定の語長のデータＤ、アドレスＡ、命令Ｉ、検索キーＫおよび制御信号Ｉ／Ｄが入力される。デコーダ５０が有するＮ（ここでは、簡単のため、上述したアドレスＡの語長（ビット数）ｎに対して与えられる「２ｎ」に等しいと仮定する。）個のデコード出力ＳＥＴｏｕｔ−１〜ＳＥＴｏｕｔ−Ｎは、エントリブロック６０−１〜６０−Ｎの対応する選択入力に接続される。
【０００４】
デコーダ５０が有するＮビットの検索キー出力Ｋｏｕｔ、Ｎビットのデータ出力Ｄｏｕｔ、サーチ出力Ｓｏｕｔ、インサート出力ＩＮＳｏｕｔおよびデリート出力ＤＥＬｏｕｔは、それぞれエントリブロック６０−１〜６０−Ｎの対応する入力に接続される。
エントリブロック６０−１には、下記の要素が備えられる。
【０００５】
・  検索の対象となる情報（以下では、エントリブロック６０−１との対応関係を明確に示すために、記号「Ｄ−１」を付記する。）に併せて、その検索の対象として有効な情報Ｄ−１が保持されたか否かを示す二値の有効ビットＶ−１とが格納される記憶領域情報６１−１
・  情報記憶部６１−１の出力の内、上述した有効ビットＶ−１に対応した出力に一方の入力が接続され、かつ他方の入力に既述のサーチ出力Ｓｏｕｔが接続されたアンドゲート６２−１
・  そのアンドゲート６２−１の出力に接続されたイネーブル端子に併せて、情報記憶部６１−１の出力の内、上述した情報Ｄ−１に対応する出力と、既述の検索キー出力Ｋｏｕｔとにそれぞれ接続され、かつ最終段として配置されたコンパレータ６３−１
なお、エントリブロック６０−２〜６０−Ｎの構成については、エントリブロック６０−１の構成と同じであるので、以下では、対応する構成要素に添え番号「２」〜「Ｎ」が付加された同じ符号を付与し、ここでは、その説明および図示を省略する。
【０００６】
エントリブロック６０−１〜６０−Ｎに備えられたコンパレータ６３−１〜６３−Ｎの出力は、プライオリティエンコーダ７０の対応する入力に接続され、その出力には「連想アドレス」が出力される。
このような構成のＣＡＭでは、情報記憶部６１−１〜６１−Ｎの全ての内容は、そのＣＡＭが備えられた装置の始動に際して初期化される。なお、以下では、上述した有効ビットＶ−１〜Ｖ−Ｎの論理値については、何れも対応する記憶領域に有効な情報が格納されている期間に限って「１」に設定されると仮定する。
【０００７】
情報記憶部６１−１〜６１−Ｎに対する情報Ｄ−１〜Ｄ−Ｎの登録は、下記の通りに行われる。なお、以下では、これらの情報記憶部６１−１〜６１−Ｎに共通の事項については、添え文字「１」〜「Ｎ」の何れにも該当し得ることを意味する添え文字「Ｃ」を用いて記述する。
デコーダ５０は、「書き込み」を意味する命令Ｉ（＝ｉｎｓｅｒｔ）が外部から与えられている期間に以下の処理を行う。
【０００８】
・  この命令Ｉと共に入力されるアドレスＡ−Ｃをデコードし、かつエントリブロック６０−１〜６０−Ｎの内、このアドレスＡ−Ｃに対応する単一のエントリブロック６０−Ｃのみを選択する。
・  これらの命令ＩおよびアドレスＡ−Ｃに併せて、外部から与えられる情報Ｄ−Ｃにかかわるセットアップタイムが確保される時点で与えられ、かつ書き込みが行われるべき時点を示す制御信号Ｉ／Ｄに同期して、情報記憶部６１−Ｃに『論理値が「１」である有効ビットＶ−Ｃ』とこの情報Ｄ−Ｃとを書き込む。
【０００９】
なお、情報記憶部６１−Ｃに書き込まれた有効な情報Ｄ−Ｃの削除は、例えば、下記の通りに「その情報Ｄ−Ｃの無効化」として実現される。
デコーダ５０は、「削除」を意味する命令Ｉ（＝ｄｅｌｅｔｅ）が外部から与えられている期間に以下の処理を行う。
・  この命令Ｉと共に入力されるアドレスＡ−Ｃをデコードし、かつエントリブロック６０−１〜６０−Ｎの内、このアドレスＡ−Ｃに対応する単一のエントリブロック６０−Ｃのみを選択する。
【００１０】
・  これらの命令ＩおよびアドレスＡ−Ｃにかかわるセットアップタイムが確保される時点で与えられた制御信号Ｉ／Ｄに同期して、情報記憶部６１−Ｃに登録されている有効ビットＶ−Ｃの論理値を「０」に設定する。
また、情報記憶部６１−１〜６１−Ｎの内、例えば、外部から与えられた検索キーＫに等しい情報が格納された記憶領域のアドレス（連想アドレス）を得る検索は、下記の通りに行われる。
【００１１】
デコーダ５０は、「検索」を意味する命令Ｉ（＝ｓｅａｒｃｈ）が外部から与えられている期間に、その命令Ｉに併せて、外部から並行して入力された検索キーＫをエントリブロック６０−１〜６０−Ｎの全てに与える。
エントリブロック６０−Ｃでは、アンドゲート６２−Ｃは、上記の命令Ｉ（＝ｓｅａｒｃｈ）が与えられ、かつ情報記憶部６１−Ｃに格納されている有効ビットＶの論理値が「１」である期間に限って、コンパレータ６３−Ｃの稼働を許容する。
【００１２】
コンパレータ６３−Ｃは、このようにして稼働が許容されている期間には、情報記憶部６１−Ｃに上述した有効ビットＶ（＝１）と共に格納されている情報Ｄ−Ｃとデコーダ５０によって与えられる検索キーＫとの排他的論理和をとり、その結果を示す全てのビットの論理値が「０」であるか否かの判別の結果を示す二値情報（ここでは、簡単のため、該当する判別の結果が真である場合に限って、論理値が「１」に設定されると仮定する。）を出力する。
【００１３】
プライオリティエンコーダ７０は、このようにしてコンパレータ６３−１〜６３−Ｎ（エントリブロック６０−１〜６０−Ｎ）から並行して出力され、かつ論理値が「１」である二値情報の内、符号「６３」に付加された添え番号が小さいコンパレータから出力された二値情報を優先しつつデコードすることによって、検索キーＫに等しい情報が格納された単一の記憶領域（情報記憶部６１−１〜６１−Ｎの何れか）に付与されたユニークなアドレスを「連想アドレス」として出力する。
【００１４】
【特許文献１】
特開平１１−１０２５８９号公報（段落０００３〜００１０）
【特許文献２】
特開２００１−２３６７９０号公報
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来例では、ルータ等において行われるフィルタリングやルーティングに適用された場合には、情報記憶部６１−１〜６１−Ｎの内、複数の記憶領域に「検索キーＫに等しい情報」が格納される場合が多くなってきた。
しかし、ポート番号、検索キーＫとして入力されたＩＰアドレス、ＭＡＣアドレスがこれらの順に優先され、かつこれらのポート番号、ＩＰアドレス、ＭＡＣアドレスの一部の組み合わせに基づいてフロー制御が行われ得るＬ３スイッチでは、その組み合わせに含まれないＩＰアドレスとＭＡＣアドレスとの双方もしくは何れか一方は、一般に、所定のマスクパターンに基づいて情報記憶部６１−Ｃの内容との比較の対象から除外される。
【００１６】
すなわち、このようなＬ３スイッチでは、上述した組み合わせの全てが情報記憶部６１−１〜６１−Ｎに個別に登録された場合には、既述の検索の過程で複数のエントリが検索キーＫにマッチ（以下、このように複数のエントリが検索キーＫにマッチすることについては、「マルチヒット」という。）し得る。
したがって、既述のフロー制御は、「比較の対象となる情報とマスクパターンとの対」が上述した優先度が達成される適正な順序で情報記憶部６１−１〜６１−Ｎに登録されない限り、正常に行われるとは限らなかった。
【００１７】
しかし、このような順序の保証は、エントリブロック６０−１〜６０−Ｎの数Ｎと、フロー制御が並行して行われるべきフローの数とが大きいほど、これらのエントリブロック６０−１〜６０−Ｎに登録されるべき情報の順列の管理が煩雑となる。したがって、このような順列の適正化に膨大な処理を要し、この適正化が図られる頻度が高いほどサービス品質や伝送品質が低下する可能性が高かった。
【００１８】
さらに、このような適正化が図られるべき頻度は、一般に、上述したフロー制御の過程で行われるＱｏＳ（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ）  制御の形態が負荷分散の下で行われ、あるいは多様に行われるほど大きくなる。
また、上述したマルチヒットは、Ｌ３スイッチだけではなく、例えば、「クライアントから発せられたパケットその他の要求をトランスポート層に適応したヘッダの内容に基づいて適切なサーバに振り分けるＬ４スイッチ」と、「ＵＲＬの階層的な参照に基づくコンテンツの分散、透過型キャッシュ機能、フェイルオーバ等を実現するＬ７スイッチ」との何れにおいても、頻度高く発生し得る。
【００１９】
本発明は、基本的な構成が大幅に変更されることなく、多様な構成の機器やシステムに柔軟に適応可能な連想メモリを提供することを目的とする。
【００２０】
【課題を解決するための手段】
図１は、本発明の原理ブロック図である。
請求項１に記載の発明では、記憶手段１１は、複数の情報が個別に格納される複数の記憶領域を有する。副記憶手段１２は、複数の記憶領域に個別に対応し、これらの記憶領域にそれぞれ付与された優先度が格納される複数の副記憶領域を有する。制御手段１３は、複数の記憶領域の内、外部から与えられた語にマッチする情報が格納されている記憶領域に対応した副記憶領域に格納されている優先度の降順に、その情報が格納されている一部または全ての記憶領域のポインタを出力する。
【００２１】
すなわち、記憶手段１１に格納された情報の内、複数の情報が外部から与えられた語にマッチする場合であっても、これらの複数の情報がそれぞれ格納された記憶領域のポインタの一部もしくは全ては、個別に対応する副記憶領域に格納されている優先度が高い順に出力される。
したがって、記憶領域１１に備えられた複数の記憶領域に格納される情報と、これらの記憶領域に個々の情報が格納される順序との双方に何ら制約が課されることなく、多様な機器やシステムに対する柔軟な適応が可能となる。
【００２２】
請求項２に記載の発明では、優先度設定手段１４は、複数の記憶領域に個々の情報が格納される順にシーケンシャルな優先度を生成し、複数の副記憶領域の内、個々の情報が書き込まれる記憶領域に対応した副記憶領域にその優先度を格納する。
すなわち、複数の副記憶領域に個別に格納される優先度は、複数の記憶領域に個別に格納される情報と同様に外部から与えられなくても、これらの情報が個別に格納される順にユニークな値に設定される。
【００２３】
したがって、複数の記憶領域に個々の情報が書き込まれる順序に制約がない限り、性能が損なわれることなく、外部との優先度の引き渡しに供されるべき布線およびピンが削減され、かつ各部のレイアウトおよび実装にかかわる自由度が高く確保される。
請求項３に記載の発明では、優先度変換手段１５は、複数の記憶領域に格納された複数の情報が外部から与えられた共通の語にマッチすべき順序を示すユニークな優先度に、複数の副記憶領域に格納された個々の優先度を変換する。
【００２４】
すなわち、複数の副記憶領域に格納された個々の優先度は、必ずしもユニークでなくても、本発明にかかわる連想メモリが備えられたシステムや機器の機能または仕様に適合したユニークな優先度に変換される。
したがって、上述したシステムや機器の多様な機能および仕様に対する柔軟な適応が可能となる。
【００２５】
請求項４に記載の発明では、複数の副記憶領域に個別に格納された優先度には、複数の記憶領域に個別に格納された情報とこれらの記憶領域のポインタとの間に成立すべき条件を示す副制御情報が含まれる。優先度変換手段１５は、副制御情報で示される条件が成立する優先度に、副記憶領域に格納された個々の優先度を変換する。
【００２６】
すなわち、複数の副記憶領域に格納された個々の優先度は、本発明にかかわる連想メモリが備えられたシステムや機器の機能および仕様に適合する限り、これらの機能や仕様が多様に異なり、あるいは変更された場合であっても、柔軟に好適な値に変換される。
したがって、上述したシステムや機器の多様な機能および仕様に対する柔軟な適応がさらに可能となり、これらの機能および仕様に対する構成の標準化が達成される。
【００２７】
請求項５に記載の発明では、複数の副記憶領域に格納された個々の優先度には、制御手段１３によって行われるべき処理の形態を示す制御情報が付加される。制御手段１３は、「複数の記憶領域の内、外部から与えられた語にマッチする情報が格納された記憶領域」に対応する副記憶領域に格納された制御情報を特定し、その制御情報で示される形態の処理を行う。
【００２８】
すなわち、このような処理の対象や手順は、優先度に付加されて個々の副記憶領域に格納された制御情報に応じて設定され、あるいは適宜更新され得る。
したがって、本発明にかかわる連想メモリが備えられた機器やシステムでは、機能および仕様に対する柔軟な適応が可能となり、かつ付加価値が高められる。請求項１に記載の発明の第一の下位概念の発明では、記憶手段１１は、複数の情報が外部から直列に与えられ、これらの情報を複数の記憶領域に順次格納する。
【００２９】
すなわち、所望の応答性が確保される限り、上述した情報が並列に与えられる場合に比べて、ピン配列および外部とのインタフェースの簡略化が可能となる。したがって、本発明にかかわる連想メモリが備えられた装置やシステムでは、実装にかかわる自由度が高められる。
請求項１に記載の発明の第二の下位概念の発明では、副記憶手段１２は、複数の記憶領域にそれぞれ付与された優先度が外部から直列に与えられ、これらの優先度を前記複数の副記憶領域に順次格納する。
【００３０】
すなわち、所望の応答性が確保される限り、上述した優先度が並列に与えられる場合に比べて、ピン配列および外部とのインタフェースの簡略化が可能となる。
したがって、本発明にかかわる連想メモリが備えられた装置やシステムでは、実装にかかわる自由度が高められる。
【００３１】
請求項１ないし請求項４に記載の発明に関連した第一の発明では、複数の記憶領域と複数の副記憶領域とは、相互に対応する単一の情報と優先度とがパックされて格納される共通の記憶領域の集合として構成される。
すなわち、個々の記憶領域とその記憶領域に対応する副記憶領域とには、情報および優先度は、両者が共に確定され、かつ並行して与えられる限り、一括して格納される。
【００３２】
したがって、性能が低下することなく、構成が簡略化される。
請求項１ないし請求項４に記載の発明に関連した第二の発明では、共通の記憶領域は、書き込みが個別に行われる複数の部分記憶領域の集合として構成される。
すなわち、記憶領域および副記憶領域には、既述の情報および優先度は、これらの情報と優先度との語長の総和が「並行して書き込みが行われ得る語の最大の語長」を上回る場合であっても、複数の語の列として確実に格納される。
【００３３】
したがって、記憶領域および副記憶領域に対する書き込みと読み出しとが確実に行われる限り、上述した語長の総和の如何にかかわらず、多様な情報と優先度との適用が可能となる。
請求項５に記載の発明の下位概念の発明では、制御情報で示される処理の形態は、外部から与えられた語に複数の記憶領域に格納された情報がマッチする基準と、出力されるべきポインタの数と組み合わせと、これらのポインタの形式との全てまたは一部である。
【００３４】
すなわち、複数の記憶領域の内、外部から与えられた語にマッチする情報が格納されている記憶領域のポインタは、上述した制御情報に応じて柔軟に、かつ多様に得られる。
したがって、本発明にかかわる連想メモリが備えられた機器やシステムでは、機能および仕様に対する適応と、付加価値の向上とが柔軟に達成される。
【００３５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図２は、本発明の第一ないし第五の実施形態を示す図である。
本発明にかかわる第一の実施形態では、図５に示すデコーダ５０、エントリーブロック６０−１〜６０−Ｎおよびプライオリティエンコーダ７０に代えて、それぞれデコーダ２０、エントリーブロック３０−１〜３０−Ｎおよびプライオリティエンコーダ４０が備えられる。
【００３６】
デコータ２０は、外部から優先度Ｐが与えられる優先度入力Ｐｉｎと、エントリブロック３０−１〜３０−Ｎの対応する入力に（後述する優先度変換部を介することなく）接続された優先度出力Ｐｏｕｔとを有する。
エントリブロック３０−１には、「上述した優先度出力Ｐｏｕｔに接続された書き込みポートを有し、かつ出力がプライオリティエンコーダ４０の対応する入力に接続された優先度記憶部３１−１」が備えられる。
【００３７】
なお、エントリブロック３０−２〜３０−Ｎの構成については、エントリブロック３０−１の構成と同じであるので、以下では、対応する構成要素に添え番号「２」〜「Ｎ」が付加された共通の符号を付与し、ここでは、その説明および図示を省略する。
プライオリティエンコーダ４０は、符号「４１」の第一および第二の添え番号として、『初段ないし最終段の内、配置された段を示す番号（「１」〜「ｋ」の何れか）』と、『「サブエントリブロック３０−１〜３０−Ｎの総数Ｎの半値」に等しいｎ以下の自然数』とがそれぞれ付加されたサブエンコーダ４１−１１〜４１−１ｎ、４１−２１〜４１−２（ｎ／２）、…、４１−ｋ１  の集合として構成される。
【００３８】
（ａ）  下記の入力および出力を有するサブエンコーダ４１−１１〜４１−１ｎ
・  コンパレータ６３−１〜６３−Ｎの出力の内、符号「６３」に付加された添え番号が奇数であるコンパレータの出力に、その添え番号の昇順に接続された第一の比較結果入力
・  その奇数と「１」との和に等しい偶数の添え番号が符号「６３」に付加されたコンパレータの出力に接続された第二の比較結果入力
・  優先度記憶部３１−１〜３１−Ｎの出力の内、符号「３１」に付加された添え番号が奇数である優先度記憶部の出力に、その添え番号の昇順に接続された第一の優先度入力
・  その奇数と「１」との和に等しい偶数の添え番号が符号「３１」に付加された優先度記憶部の出力に接続された第二の優先度入力
・  一定の論理値「０」、「１」がそれぞれ与えられた第一のカスケード入力および第二のカスケード入力
・  上述した第一および第二の比較結果入力の何れか一方の後段に対する伝達に供される比較結果出力
・  上述した第一および第二の優先度入力の何れか一方の後段に対する伝達に供される優先度出力
・  上述した第一および第二のカスケード入力の何れか一方と、内部でパックされた付加ビットの後段に対する引き渡しに供されるカスケード出力
（ｂ）  上述したサブエンコーダ４１−１１〜４１−１ｎの後段に逆鈴なり状に配置され、かつ最寄りの前段に配置されたサブエンコーダの内、符号「４１」に付加された第二の添え文字「１」〜「ｎ」の昇順に隣接する２つずつのサブエンコーダの出力が順次縦続接続されると共に、構成がこれらのサブエンコーダ４１−１１〜４１−１ｎの構成と同じであるサブエンコーダ４１−２１〜４１−２（ｎ／２）、…、４１−ｋ１（ただし、ｋ＝ｌｏｇ２ｎ＋１）
以下、図２を参照して本発明の第一の実施形態の動作を説明する。
【００３９】
本実施形態にかかわるＣＡＭが備えられた装置が始動する過程では、情報記憶部６１−１〜６１−Ｎおよび優先度記憶部３１−１〜３１−Ｎの全ての内容は、初期化される。なお、以下では、既述の有効ビットＶ−１〜Ｖ−Ｎの論理値については、何れも対応する記憶領域および優先度記憶部に有効な情報が格納されている期間に限って「１」に設定されると仮定する。
【００４０】
情報記憶部６１−１〜６１−Ｎに対する情報Ｄ−１〜Ｄ−Ｎの登録と、優先度記憶部３１−１〜３１−Ｎに対する優先度Ｐ−１〜Ｐ−Ｎの登録とは、下記の通りに行われる。なお、以下では、これらの情報記憶部６１−１〜６１−Ｎに共通の事項と、優先度記憶部３１−１〜３１−Ｎに共通の事項とについては、添え文字「１」〜「Ｎ」の何れにも該当し得ることを意味する添え文字「Ｃ」を用いて記述する。
【００４１】
デコーダ２０は、「書き込み」を意味する命令Ｉ（＝ｉｎｓｅｒｔ）が外部から与えられている期間に以下の処理を行う。
・  この命令Ｉと共に入力されるアドレスＡ−Ｃをデコードし、かつエントリブロック３０−１〜３０−Ｎの内、このアドレスＡ−Ｃに対応する単一のエントリブロック３０−Ｃのみを選択する。
【００４２】
・  これらの命令ＩおよびアドレスＡ−Ｃに併せて、『「外部から与えられる情報Ｄ−Ｃおよび優先度Ｐ−Ｃにかかわるセットアップタイム」が確保される時点で与えられ、かつ書き込みが行われるべき時点を示す制御信号Ｉ／Ｄ』に同期して、情報記憶部６１−Ｃに『論理値が「１」である有効ビットＶ−Ｃ』と情報Ｄ−Ｃとを書き込み、並行して優先度記憶部３１−Ｃにこの優先度Ｐ−Ｃを書き込む。
【００４３】
なお、上述した優先度Ｐ−１〜Ｐ−Ｎについては、以下では、簡単のため、「優先度記憶部３１−１〜３１−Ｎの内、これらの優先度Ｐ−１〜Ｐ−Ｎが書き込まれる優先度記憶部」と「実際に書き込まれる順序」との如何にかかわらず、優先度の降順に付与されたユニークな二進数であると仮定する。
優先度記憶部３１−Ｃおよび情報記憶部６１−Ｃにそれぞれ書き込まれた有効な情報Ｄ−Ｃおよび優先度Ｐ−Ｃの削除は、例えば、従来例と同様に『情報記憶部６１−Ｃに登録されている有効ビットＶ−Ｃの論理値を「０」に更新する無効化の処理』として実現される。
【００４４】
また、情報記憶部６１−１〜６１−Ｎの内、例えば、外部から与えられた検索キーＫに等しい情報が格納された記憶領域のアドレス（連想アドレス）を得る検索は、下記の通りに行われる。
デコーダ２０は、「検索」を意味する命令Ｉ（＝ｓｅａｒｃｈ）が外部から与えられている期間に、その命令Ｉに併せて、外部から並行して入力された検索キーＫをエントリブロック３０−１〜３０−Ｎの全てに与える。
【００４５】
エントリブロック３０−Ｃでは、アンドゲート６２−Ｃは、上記の命令Ｉ（＝ｓｅａｒｃｈ）が与えられ、かつ情報記憶部６１−Ｃに格納されている有効ビットＶの論理値が「１」である期間に限って、コンパレータ６３−Ｃの稼働を許容する。
コンパレータ６３−Ｃは、このようにして稼働が許容されている期間には、情報記憶部６１−Ｃに上述した有効ビットＶ（＝１）と共に格納されている情報Ｄ−Ｃとデコーダ２０によって与えられる検索キーＫとの排他的論理和をとり、その結果を示す全てのビットの論理値が「０」であるか否かの判別の結果を示す二値情報（ここでは、簡単のため、該当する判別の結果が真である場合に限って、論理値が「１」に設定されると仮定する。）を出力する。
【００４６】
優先度記憶部３１−Ｃは、コンパレータ６３−Ｃによってこの二値情報が出力される期間には、その優先度記憶部３１−Ｃに格納されている優先度Ｐ−Ｃを並行して出力する。
プライオリティエンコーダ４０では、サブエンコーダ４１−１１〜４１−１ｎ、４１−２１〜４１−２（ｎ／２）、…、４１−ｋ１  は、個別に下記の処理を行う。なお、以下では、サブエンコーダ４１−１１〜４１−１ｎ、４１−２１〜４１−２（ｎ／２）、…、４１−ｋ１  に共通の事項については、符号「４１」に付加された第一の添え番号と第二の添え番号との双方もしくは何れか一方に代えて、これらのサブエンコーダ４１−１１〜４１−１ｎ、４１−２１〜４１−２（ｎ／２）、…、４１−ｋ１  の何れかに該当し得ることを意味する添え文字「ｉ」、「ｊ」をそれぞれ適用する。
【００４７】
初段（ｊ＝１〜ｎ）に配置されたサブエンコーダ４１−１ｊは、前段に配置された２つのコンパレータ６３−（２ｉ−１）、６３−（２ｉ）から並行して与えられる二値情報の論理値の組み合わせに応じて、以下の処理を行う。
（ａ）  これらの二値情報の論理値が共に「０」である場合には、下記の情報を後段のサブエンコーダに引き渡す。
【００４８】
・  比較結果出力の論理値（＝０）
・  優先度出力の値（＝０）
・  カスケード出力の値（＝０）
（ｂ）  前段のコンパレータ６３−（２ｉ−１）  から与えられる二値情報のみの論理値が「１」である場合には、下記の情報を後段のサブエンコーダに引き渡す。
【００４９】
・  比較結果出力の論理値（＝１）
・  優先度出力の値（＝優先度記憶部６３−（２ｉ−１）から出力された優先度）
・  カスケード出力の値（＝０）
（ｃ）  前段のコンパレータ６３−（２ｉ）から与えられる二値情報のみの論理値が「１」である場合には、下記の情報を後段のサブエンコーダに引き渡す。
【００５０】
・  比較結果出力の論理値（＝１）
・  優先度出力の値（＝優先度記憶部６３−（２ｉ）から出力された優先度）
・  カスケード出力の値（＝１）
（ｄ）  上述した二値情報の双方の論理値が「１」である場合には、下記の情報を後段のサブエンコーダに引き渡す。
【００５１】
・  比較結果出力の論理値（＝１）
・  優先度出力の値（優先度記憶部６３−（２ｉ）、６３−（２ｉ−１）の内、優先度が高い一方から出力された優先度）
・  カスケード出力の値（優先度記憶部６３−（２ｉ）の優先度が高い場合には「１」、優先度記憶部６３−（２ｉ−１）の優先度が高い場合には「０」）
二段目以降（ｉ≧２）に配置されたサブエンコーダ４１−ｉｊは、前段に配置された２つのサブエンコーダ４１−（ｉ−１）（２ｊ−１）、４１−（ｉ−１）（２ｊ）から並行して与えられる二値情報の論理値の組み合わせに応じて、以下の処理を行う。
【００５２】
（ａ）  これらの二値情報の論理値が共に「０」である場合には、下記の情報をさらに後段のサブエンコーダに引き渡し、あるいは出力する。
・  比較結果出力の論理値（＝０）
・  優先度出力の値（＝０）
・  カスケード出力の値（＝前段のサブエンコーダ４１−（ｉ−１）（２ｊ−１）から出力されたカスケード出力の最下位に論理値が「０」である１ビットがパックされてなる語）
（ｂ）  前段のサブエンコーダ４１−（ｉ−１）（２ｊ−１）  から与えられる二値情報のみの論理値が「１」である場合には、下記の情報をさらに後段のサブエンコーダに引き渡し、あるいは出力する。
【００５３】
・  比較結果出力の論理値（＝１）
・  優先度出力の値（＝前段のサブエンコーダ４１−（ｉ−１）（２ｊ−１）から出力された優先度）
・  カスケード出力の値（＝前段のサブエンコーダ４１−（ｉ−１）（２ｊ−１）から出力されたカスケード出力の最下位に論理値が「０」である１ビットがパックされてなる語）
（ｃ）  前段のサブエンコーダ４１−（ｉ−１）（２ｊ）から与えられる二値情報のみの論理値が「１」である場合には、下記の情報をさらに後段のサブエンコーダに引き渡し、あるいは出力する。
【００５４】
・  比較結果出力の論理値（＝１）
・  優先度出力の値（＝前段のサブエンコーダ４１−（ｉ−１）（２ｊ）から出力された優先度）
・  カスケード出力の値（＝前段のサブエンコーダ４１−（ｉ−１）（２ｊ）から出力されたカスケード出力の最下位に論理値が「１」である１ビットがパックされてなる語）
（ｄ）  上述した二値情報の双方の論理値が「１」である場合には、下記の情報を後段のサブエンコーダに引き渡す。
【００５５】
・  比較結果出力の論理値（＝１）
・  優先度出力の値（優先度記憶部６３−（２ｉ）、６３−（２ｉ−１）の内、優先度が高い一方から出力された優先度）
・  カスケード出力の値（優先度記憶部６３−（２ｉ）の優先度が高い場合には「１」、優先度記憶部６３−（２ｉ−１）の優先度が高い場合には「０」）
すなわち、プライオリティエンコーダ４０（サブエンコーダ４１−ｋ１）の出力には、上述したサブエンコーダ４１−１１〜４１−１ｎ、４１−２１〜４１−２（ｎ／２）、…、４１−ｋ１  の連係の下で下記の情報が出力される。
【００５６】
・  『記憶手段６１−１〜６１−Ｎの内、「外部から与えられた検索キーＫに等しい比較対照情報」が「論理値が「１」である有効ビットＶ」と共に格納された記憶手段』の有無を示す２値情報である「ヒット情報」
・  このような記憶手段の内、対応する優先度記憶部に格納され、かつ最も高い優先度を示す「優先度情報」
・  その優先度が格納された優先度記憶部に対応する記憶手段のユニークなアドレスである「連想アドレス」
このように本実施形態によれば、情報記憶部６１−１〜６１−Ｎに論理値が「１」である有効ビットＶと共に格納された比較対照情報の内、複数の比較対照情報が検索キーＫにマッチする場合であっても、これらの情報記憶部６１−１〜６１−Ｎに個別に対応する優先度記憶部３１−１〜３１−Ｎに格納された優先度が最も高い単一の記憶領域のアドレスが「連想アドレス」として出力される。
【００５７】
また、これらの優先度記憶部３１−１〜３１−Ｎに格納される優先度は、これらの優先度記憶部３１−１〜３１−Ｎのアドレスと、これらの優先度が格納される順序との如何にかかわらず、外部から自在に設定され得る。
したがって、通信手順、通信制御、通信サービスの多様な形態に対する柔軟な適応が可能となる。
【００５８】
以下、本発明の第二の実施形態について説明する。
本実施形態には、優先度入力Ｐｉｎが備えられない点でデコーダ２０と異なり、かつ図示されないカウンタが内蔵されたデコーダ２０Ａがそのデコーダ２０に代えて配置される。
以下、図２を参照して本発明の第二の実施形態の動作を説明する。
【００５９】
本実施形態の特徴は、情報記憶部６１−１〜６１−Ｎと優先度記憶部３１−１〜３１−Ｎとに対して情報Ｄ−１〜Ｄ−Ｎと優先度Ｐ−１〜Ｐ−Ｎとの登録が行われる過程において、デコーダ２０Ａによって行われる下記の処理の手順にある。
デコーダ２０Ａは、外部から与えられる指令（例えば、専用の端子を介して外部から与えられる「登録開始信号」）に応じて上述したカウンタを初期化し、そのカウンタの計数値を「０」に設定する。
【００６０】
さらに、デコーダ２０Ａは、「書き込み」を意味する命令Ｉ（＝ｉｎｓｅｒｔ）が外部から与えられている期間には、以下の処理を行う。
・  この命令Ｉと共に入力されるアドレスＡ−Ｃをデコードし、かつエントリブロック３０−１〜３０−Ｎの内、このアドレスＡ−Ｃに対応する単一のエントリブロック３０−Ｃのみを選択する。
【００６１】
・  これらの命令ＩおよびアドレスＡ−Ｃに併せて、外部から与えられる情報Ｄ−Ｃにかかわるセットアップタイムが確保される時点で与えられ、かつ書き込みが行われるべき時点を示す制御信号Ｉ／Ｄに同期して、情報記憶部６１−Ｃに『論理値が「１」である有効ビットＶ−Ｃ』と情報Ｄ−Ｃとを書き込み、並行して優先度記憶部３１−Ｃに、「カウンタに保持された計数値」（第一の実施形態において外部から与えられる優先度Ｐ−Ｃに代わる優先度を意味する。）を書き込む。
【００６２】
すなわち、情報記憶部６１−Ｃに格納される情報Ｄ−Ｃの優先度Ｐ−Ｃは、上述した優先度入力Ｐｉｎが備えられなくても、情報記憶部６１−１〜６１−Ｎに対して個々の情報が格納（登録）される順に付与されたユニークな値に自動的に設定される。
したがって、本実施形態によれば、情報記憶部６１−１〜６１−Ｎに対する個々の情報が格納（登録）される順序に制約がない限り、性能が損なわれることなく外部との優先度の引き渡しに供される信号線が削減され、かつピンの配置だけではなく、チップや回路基板上における回路のレイアウトや実装の自由度が高められる。
【００６３】
以下、本発明の第三の実施形態について説明する。
本実施形態には、所定の同期信号と、その同期信号に同期して直列のビット列（あるいは「語の列」）との引き渡しに供される信号線の組み合わせからなる入力ポートとして、データ入力Ｄｉｎ、アドレス入力Ａｉｎ、検索キー入力Ｋｉｎおよび優先度入力Ｐｉｎの全てまたは一部が構成されたデコーダ２０Ｂが  デコーダ２０に代えて備えられる。
【００６４】
以下、図２を参照して本発明の第三の実施形態の動作を説明する。
デコーダ２０Ｂは、データ入力Ｄｉｎ、アドレス入力Ａｉｎ、検索キー入力Ｋｉｎおよび優先度入力Ｐｉｎを介してそれぞれ入力された情報Ｄ、アドレスＡ、検索キーＫ、優先度Ｐの内、上述した入力ポートを介して直列に入力されたものについては、適宜直−並列変換しつつエントリブロック３０−１〜３０−Ｎに分配する。
【００６５】
したがって、本実施形態によれば、上述した情報Ｄ、アドレスＡ、検索キーＫ、優先度Ｐの何れかが直列に入力されることに起因する応答性の低下が許容される限り、これらの情報Ｄ、アドレスＡ、検索キーＫ、優先度Ｐの全てが並列に入力される場合に比べて、総合的な性能が低下することなく、外部とのインタフェースを実現する布線と、ピン配列とが簡略化され、かつ本発明が適用されたパッケージ（モジュール）や装置内における実装の自由度が大幅に向上する。
【００６６】
なお、本実施形態では、既述の第一の実施形態に本発明が適用されている。
しかし、本発明は、このような構成に限定されず、例えば、第二あるいは第三の実施形態に適用されてもよい。
以下、本発明の第四の実施形態について説明する。
本実施形態は、図２に破線で示すように、下記の通りに構成される。
【００６７】
・  エントリブロック３０−Ｃには、優先度記憶部３１−Ｃに併せて、暫定優先度記憶部３２−Ｃが備えられる。
・  デコーダ２０、２０Ａ、２０Ｂの優先度出力Ｐｏｕｔは、優先度記憶部３１−１〜３１−Ｎの書き込みポートに接続されない。
・  デコーダ２０、２０Ａ、２０Ｂの優先度出力Ｐｏｕｔ、インサート出力ＩＮＳｏｕｔおよびデリート出力ＤＥＬｏｕｔに併せて、優先度記憶部３１−１〜３１−Ｎと暫定優先度記憶部３２−１〜３２−Ｎとの書き込みポートおよび読み出しポートに接続された優先度変換部３３が備えられる。
【００６８】
以下、図２を参照して本発明の第四の実施形態の動作を説明する。
本実施形態の特徴は、外部から入力される優先度Ｐ−Ｃと、優先度変換部３３によって行われる下記の処理の手順とにある。
デコーダ２０、２０Ａ、２０Ｂは、「書き込み」を意味する命令Ｉ（＝ｉｎｓｅｒｔ）が外部から与えられている期間には、以下の処理を行う。
【００６９】
・  この命令Ｉと共に入力されるアドレスＡ−Ｃをデコードし、かつエントリブロック３０−１〜３０−Ｎの内、このアドレスＡ−Ｃに対応する単一のエントリブロック３０−Ｃのみを選択する。
・  これらの命令ＩおよびアドレスＡ−Ｃに併せて、『「外部から与えられる情報Ｄ−Ｃおよび優先度Ｐ−Ｃにかかわるセットアップタイム」が確保される時点で与えられ、かつ書き込みが行われるべき時点を示す制御信号Ｉ／Ｄ』に同期して、情報記憶部６１−Ｃに『論理値が「１」である有効ビットＶ−Ｃ』と情報Ｄ−Ｃとを書き込み、並行して優先度変換部３３にこの優先度Ｐ−Ｃを引き渡す。
【００７０】
なお、このような優先度Ｐ−Ｃについては、ここでは、何れも下記の要件を満たすと仮定する。
・  網の構成、適用されるべき通信手順、実現されるべき通信制御およびスイッチングの形態に適合する。
・  値が重複し得る。
【００７１】
・  内容、形式およびあたえら留順序の何れもが優先度変換部３３によって後述するように行われる処理の形態に適合する。
一方、優先度変換部３３は、このようにして引き渡された優先度Ｐ−Ｃを暫定優先度記憶部３２−Ｃに分配する。
これらの暫定優先度記憶部３２−１〜３２−Ｎの内、選択されたエントリブロックに備えられた暫定優先度記憶部は、このようにして分配された優先度Ｐ−Ｃを保持する。
【００７２】
また、優先度変換部３３は、上述した「書き込み」を意味する命令Ｉ（＝ｉｎｓｅｒｔ）が解除されたことを識別したときには、その命令Ｉ（＝ｉｎｓｅｒｔ）と、既述の「削除」を意味する命令Ｉ（＝ｄｅｌｅｔｅ）  との何れもが外部から与えられない期間に限って、暫定優先度記憶部３２−１〜３２−Ｎにそれぞれ格納された優先度Ｐ−１〜Ｐ−Ｃに応じて下記の処理を個別に行う。
【００７３】
・  既定のアルゴリズムに基づいて優先度Ｐ−Ｃをユニークな優先度ＰＵ−Ｃに変換する。
・  その優先度ＰＵ−Ｃを優先度記憶部３１−Ｃに格納する。
すなわち、外部から与えられた優先度Ｐ−１〜Ｐ−Ｎは、上述した網の構成、通信手順、通信制御およびスイッチングの形態の如何にかかわらず、優先度変換部３３によって行われる処理の手順やアルゴリズムに適合する限り、ユニークな優先度ＰＵ−１〜ＰＵ−Ｃに変換される。
【００７４】
したがって、本実施形態によれば、多様な網の構成、通信手順、通信制御およびスイッチの形態と、これらの形態の変更とに対して柔軟な適応が可能となる。
以下、本発明の第五の実施形態について説明する。
本実施形態では、図２に二点鎖線で示すように、優先度記憶部３１−１〜３１−Ｎの最上位オーダの出力がそれぞれコンパレータ６３−１〜６３−Ｎの制御端子に接続される。
【００７５】
以下、図２を参照して本発明の第五の実施形態の動作を説明する。
デコーダ２０の優先度入力Ｐｉｎには、既述の優先度Ｐ−Ｃに併せて、その優先度Ｐ−Ｃの上位オーダにパックされた制御語ＣＷ−Ｃが入力される。
デコーダ２０はこのような優先度Ｐ−Ｃと制御語ＣＷ−Ｃとを優先度記憶部３１−Ｃに格納し、その優先度記憶部３１−Ｃはコンパレータ６３−Ｃにこの制御語ＣＷ−Ｃを与える。
【００７６】
一方、コンパレータ６３−Ｃは、下記の点で既述の第一の実施形態と異なる処理を行う。
コンパレータ６３−Ｃは、アンドゲート６２−Ｃによって既述の通りに稼働が許容される期間には、上述した制御語ＣＷ−Ｃで示される形態で、「情報記憶部６１−Ｃに有効ビットＶ（＝１）と共に格納されている情報Ｄ−Ｃと、「デコーダ２０によって与えられる検索キーＫ」とを比較し、その比較の結果を示す全てのビットの論理値が「０」であるか否かの判別の結果を示す二値情報を出力する。
【００７７】
すなわち、情報記憶部６１−Ｃに格納された有効な比較対象情報と、その比較対象情報に対応づけられて外部から入力された検索キーＫ−Ｃとの比較は、この検索キーＫ−Ｃと共に外部から与えられた制御部ＣＷ−Ｃで示される形態（例えば、比較されるべきビットの組み合わせについて、所定の比較の基準に基づいて）で行われる。
【００７８】
このように本実施形態によれば、「連想アドレスの取得の過程に行われるべき比較対象情報と検索キーとの比較」が外部から指定された多様な形態で行われる。
したがって、多様な網の構成、通信手順、通信手順および通信サービスの要求に対する柔軟な適応が可能となる。
【００７９】
なお、本実施形態では、比較対象情報と検索キーとの比較の形態のみが上述した制御語ＣＷ−Ｃに応じて選択されている。
しかし、本発明はこのような構成に限定されず、例えば、制御語ＣＷ−Ｃが図３に示されるように構成され、かつプライオリティエンコーダ４０（サブエンコーダ４１−１１〜４１−１ｎ、４１−２１〜４１−２（ｎ／２）、…、４１−ｋ１  ）に分配されることによって、下記の全てまたは一部が外部から指定されてもよい。
【００８０】
・  出力されるべき（あるいは並行して出力され得る最大の）連想アドレスの数、組み合わせ
・  出力される連想アドレスの形式、内容
・  出力される連想アドレスの生成の過程で行われるべき処理の手順
・  その処理の過程で参照されるべき演算対象
また、上述した各実施形態では、情報記憶部６１−Ｃに有効ビットＶ−Ｃおよび比較対照情報がパックされて格納され、その情報記憶部６１−Ｃとは個別に備えられた優先度記憶部３１−Ｃにこれらの有効ビットＶ−Ｃおよび比較対照情報に付与されたユニークな優先度Ｐ−Ｃが格納されている。
【００８１】
しかし、本発明はこのような構成に限定されず、情報記憶部６１−Ｃ、優先度記憶部３１−Ｃおよび暫定優先度記憶部３２−Ｃは、例えば、図４に示すように、下記の何れの形態で構成されてもよい。
・  情報記憶部６１−Ｃに優先度記憶部３１−Ｃが併合され、かつ暫定優先度記憶部３２−Ｃがこれらの情報記憶部６１−Ｃに優先度記憶部３１−Ｃとは別体のメモリとして構成される（図４（ａ））。
【００８２】
・  優先度記憶部３１−Ｃと暫定優先度記憶部３２−Ｃとが併合され、かつ情報記憶部６１−Ｃがこれらの優先度記憶部３１−Ｃおよび暫定優先度記憶部３２−Ｃとは別体のメモリとして構成される（図４（ｂ））。
・  情報記憶部６１−Ｃに優先度記憶部３１−Ｃと暫定優先度記憶部３２−Ｃとの双方が併合されて構成される（図４（ｃ））。
【００８３】
さらに、上述した各実施形態では、有効ビットＶ−Ｃと比較対象情報Ｄ−Ｃとは、パックされ、かつ「共通のアドレスが付与された情報記憶部６１−Ｃ」に単一の語として格納されている。
しかし、本発明はこのような構成に限定されず、例えば、これらの有効ビットＶ−Ｃおよび比較対象情報Ｄ−Ｃは、共通のアドレスが付与された複数の記憶領域に所定の語長毎に分割されて書き込まれてもよい。
【００８４】
また、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲において多様な形態による実施形態が可能であり、かつ構成装置の一部もしくは全てに如何なる改良が施されてもよい。
以下、上述した各実施形態に記載された技術を階層的・多面的に整理し、付記項として列記する。
【００８５】
（付記１）  複数の情報が個別に格納される複数の記憶領域を有する記憶手段１１と、
前記複数の記憶領域に個別に対応し、これらの記憶領域にそれぞれ付与された優先度が格納される複数の副記憶領域を有する副記憶手段１２と、
前記複数の記憶領域の内、外部から与えられた語にマッチする情報が格納されている記憶領域に対応した副記憶領域に格納されている優先度の降順に、その情報が格納されている一部または全ての記憶領域のポインタを出力する制御手段１３と
を備えたことを特徴とする連想メモリ。
【００８６】
（付記２）  付記１に記載の連想メモリにおいて、
前記複数の記憶領域に個々の情報が格納される順にシーケンシャルな優先度を生成し、前記複数の副記憶領域の内、個々の情報が書き込まれる記憶領域に対応した副記憶領域にその優先度を格納する優先度設定手段１４を備えた
ことを特徴とする連想メモリ。
【００８７】
（付記３）  付記１に記載の連想メモリにおいて、
前記記憶手段１１は、
前記複数の情報が外部から直列に与えられ、これらの情報を前記複数の記憶領域に順次格納する
ことを特徴とする連想メモリ。
【００８８】
（付記４）  付記１に記載の連想メモリにおいて、
前記副記憶手段１２は、
前記複数の記憶領域にそれぞれ付与された優先度が外部から直列に与えられ、これらの優先度を前記複数の副記憶領域に順次格納する
ことを特徴とする連想メモリ。
【００８９】
（付記５）  付記１、付記３および付記４の何れか１項に記載の連想メモリにおいて、
外部から与えられた共通の語に前記複数の記憶領域に格納された複数の情報がマッチすべき順序を示すユニークな優先度に、前記複数の副記憶領域に格納された個々の優先度を変換する優先度変換手段１５を備えた
ことを特徴とする連想メモリ。
【００９０】
（付記６）  付記５に記載の連想メモリにおいて、
前記複数の副記憶領域に個別に格納された優先度には、
前記複数の記憶領域に個別に格納された情報とこれらの記憶領域のポインタとの間に成立すべき条件を示す副制御情報が含まれ、
前記優先度変換手段１５は、
前記副制御情報で示される条件が成立する優先度に、前記副記憶領域に格納された個々の優先度を変換する
ことを特徴とする連想メモリ。
【００９１】
（付記７）  付記１ないし付記６の何れか１項に記載の連想メモリにおいて、
前記複数の記憶領域と前記複数の副記憶領域とは、
相互に対応する単一の情報と優先度とがパックされて格納される共通の記憶領域の集合として構成された
ことを特徴とする連想メモリ。
【００９２】
（付記８）  付記７に記載の連想メモリにおいて、
前記共通の記憶領域は、
書き込みが個別に行われる複数の部分記憶領域の集合として構成された
ことを特徴とする連想メモリ。
（付記９）  付記１ないし付記８の何れか１項に記載の連想メモリにおいて、
前記複数の副記憶領域に格納された個々の優先度には、
前記制御手段１３によって行われるべき処理の形態を示す制御情報が付加され、
前記制御手段１３は、
前記複数の記憶領域の内、前記外部から与えられた語にマッチする情報が格納された記憶領域に対応する副記憶領域に格納された制御情報を特定し、その制御情報で示される形態の処理を行う
ことを特徴とする連想メモリ。
【００９３】
（付記１０）  付記９に記載の連想メモリにおいて、
前記制御情報で示される処理の形態は、
前記外部から与えられた語に前記複数の記憶領域に格納された情報がマッチする基準と、出力されるべきポインタの数と組み合わせと、これらのポインタの形式との全てまたは一部である
ことを特徴とする連想メモリ。
【００９４】
【発明の効果】
上述したように請求項１に記載の発明では、記憶領域に備えられた複数の記憶領域に格納される情報と、これらの記憶領域に個々の情報が格納される順序との双方に何ら制約が課されることなく、多様な機器やシステムに対する柔軟な適応が可能となる。
請求項２に記載の発明では、外部との優先度の引き渡しに供される布線およびピンが削減され、かつ各部のレイアウトおよび実装にかかわる自由度が高く確保される。
【００９５】
請求項３に記載の発明では、本発明にかかわる連想メモリが備えられるべきシステムや機器の多様な機能および仕様に対する柔軟な適応が可能となる。
請求項４に記載の発明では、本発明にかかわる連想メモリが備えられるべきシステムや機器の多様な機能および仕様に対する柔軟な適応がさらに可能となり、これらの機能および仕様に対する構成の標準化が達成される。
【００９６】
請求項５に記載の発明では、本発明にかかわる連想メモリが備えられた機器やシステムの機能および仕様に対する柔軟な適応が可能となり、かつ付加価値が高められる。
請求項１に記載の発明の第一および第二の下位概念の発明では、本発明にかかわる連想メモリが備えられた装置やシステムにおける実装にかかわる自由度が高められる。
【００９７】
請求項１ないし請求項４に記載の発明に関連した第一の発明では、性能が低下することなく、構成が簡略化される。
請求項１ないし請求項４に記載の発明に関連した第二の発明では、情報と優先度との語長の総和の如何にかかわらず、多様な情報と優先度との適用が可能となる。
【００９８】
請求項５に記載の発明の下位概念の発明では、本発明にかかわる連想メモリが備えられた機器やシステムの機能および仕様に対する適応と、付加価値の向上とが柔軟に達成される。
したがって、これらの発明が適用された機器やシステムでは、多様な構成に対する柔軟な適応に併せて、総合的な信頼性および性能の向上が図られる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の第一ないし第五の実施形態を示す図である。
【図３】優先度に付加された制御語の態様を示す図である。
【図４】エントリブロックに備えられるべき記憶領域の構成の態様を示す図である。
【図５】従来のＣＡＭの構成例を示す図である。
【符号の説明】
１１  記憶手段
１２  副記憶手段
１３  制御手段
１４  優先度設定手段
１５  優先度変換手段
２０，２０Ａ，２０Ｂ，５０  デコーダ
３０，６０  エントリブロック
３１  優先度記憶部
３２  暫定優先度記憶部
３３  優先度変換部
４０，７０  プライオリティエンコーダ
４１  サブエンコーダ
６１  情報記憶部
６２  アンドゲート
６３  コンパレータ
【図１】
2004152406.tif 000003
【図２】
2004152406.tif 000004
【図３】
2004152406.tif 000005
【図４】
2004152406.tif 000006
【図５】
2004152406.tif 000007