(57)【要約】【課題】液晶パネルの画質を向上可能なデータ線駆動回路、液晶駆動回路及び半導体集積回路を提供する。【解決手段】制御信号ＤＩ／ＯとクロックＣＬＫとを入力し、データ制御信号を出力するデータ制御回路２１、表示データＤ０〜Ｄ５をクロックＣＬＫと同期してラッチする階調制御回路２２、階調制御回路２２が出力する表示データＤ０〜Ｄ５をデータ制御信号と同期してラッチするサンプリングレジスタ２３、ロード信号ＬＯＡＤ出力後の一定期間において階調電圧補正を施し、表示データＤ０〜Ｄ５に応じた階調電圧を生成する階調電圧生成回路４１ａを備えるデータ線駆動回路３ａ。【選択図】      図３
2004184742.tif 000002
【特許請求の範囲】
【請求項１】
制御信号とクロックとを入力し、データ制御信号を出力するデータ制御回路と、
表示データを前記クロックと同期してラッチする階調制御回路と、
該階調制御回路が出力する前記表示データを前記データ制御信号と同期してラッチするサンプリングレジスタと、
前記表示データに応じた階調電圧を生成し、ロード信号に基づいて前記階調電圧に階調電圧補正を施す階調電圧生成回路と、
前記階調電圧を増幅する出力回路
とを備えることを特徴とするデータ線駆動回路。
【請求項２】
前記階調電圧生成回路は、前記ロード信号出力後の一定期間において前記階調電圧の電圧値の変化量を減少させ、前記階調電圧補正を行うことを特徴とする請求項１に記載のデータ線駆動回路。
【請求項３】
前記階調電圧生成回路は、前記ロード信号出力後の一定期間において前記階調電圧の電圧値の変化量を増加させ、前記階調電圧補正を行うことを特徴とする請求項１に記載のデータ線駆動回路。
【請求項４】
前記階調電圧生成回路は、前記階調制御回路に入力される階調補正信号に基づいて前記階調電圧補正を実行することを特徴とする請求項２又は３に記載のデータ線駆動回路。
【請求項５】
前記階調電圧生成回路は、
前記サンプリングレジスタ及びロード信号端子に接続されたロードレジスタと、
該ロードレジスタに接続されたＤ／Ａコンバータと、
前記ロード信号端子及び前記Ｄ／Ａコンバータに接続されたタイミング制御回路
とを備えることを特徴とする請求項４に記載のデータ線駆動回路。
【請求項６】
前記タイミング制御回路は、
低位電源に接続された容量と、
該容量に一端が接続された抵抗と、
高位電源にドレインが接続され、入力端子にゲートが接続され、前記抵抗にソースが接続された入力トランジスタと、
前記抵抗と前記容量との接続点に一方の入力端子が接続され、出力端子に出力側が接続されたコンパレータと、
該コンパレータの他方の入力端子に接続された基準電圧発生源
とを備えることを特徴とする請求項５に記載のデータ線駆動回路。
【請求項７】
前記タイミング制御回路は、
低位電源に接続された容量と、
高位電源に一端が接続された抵抗と、
該抵抗にドレインが接続され、入力端子にゲートが接続され、前記容量にソースが接続された入力トランジスタと、
前記抵抗と前記入力トランジスタのドレインとの接続点に一方の入力端子が接続され、出力端子に出力側が接続されたコンパレータと、
該コンパレータの他方の入力端子に接続された基準電圧発生源
とを備えることを特徴とする請求項５に記載のデータ線駆動回路。
【請求項８】
前記タイミング制御回路は、
クロック端子及び前記ロード信号端子に接続されたラッチ回路部と、
該ラッチ回路部に接続された論理回路
とを備えることを特徴とする請求項５に記載のデータ線駆動回路。
【請求項９】
前記階調電圧生成回路は、
ロード信号端子及び前記サンプリングレジスタに接続されたロードレジスタと、
該ロードレジスタに接続されたＤ／Ａコンバータと、
前記ロード信号端子及び前記ロードレジスタに接続されたラッチ回路と、
前記ロードレジスタ及び前記ラッチ回路に入力側が接続され、前記Ｄ／Ａコンバータに出力側が接続された表示データ比較回路
を備えることを特徴とする請求項２又は３に記載のデータ線駆動回路。
【請求項１０】
前記表示データ比較回路は、前記ロードレジスタが出力する前記表示データと前記ラッチ回路が出力する前記表示データとをそれぞれ比較して前記階調電圧補正を実行することを特徴とする請求項９に記載のデータ線駆動回路。
【請求項１１】
前記階調電圧生成回路は、
ロード信号端子及び前記サンプリングレジスタに接続されたロードレジスタと、
該ロードレジスタに接続されたＤ／Ａコンバータと、
前記サンプリングレジスタ及び前記ロードレジスタに入力側が接続され、前記Ｄ／Ａコンバータに出力側が接続された表示データ比較回路
とを備えることを特徴とする請求項２又は３に記載のデータ線駆動回路。
【請求項１２】
前記表示データ比較回路は、前記サンプリングレジスタが出力する前記表示データと前記ロードレジスタが出力する前記表示データとをそれぞれ比較して前記階調電圧補正を行うことを特徴とする請求項１１に記載のデータ線駆動回路。
【請求項１３】
半導体チップと、
該半導体チップ上に集積化され、制御信号とクロックとを入力し、データ制御信号を出力するデータ制御回路と、
前記半導体チップ上に集積化され、表示データを前記クロックと同期してラッチする階調制御回路と、
前記半導体チップ上に集積化され、前記階調制御回路が出力する前記表示データを前記データ制御信号と同期してラッチするサンプリングレジスタと、
前記半導体チップ上に集積化され、前記表示データに応じた階調電圧を生成し、ロード信号に基づいて前記階調電圧に階調電圧補正を施す階調電圧生成回路と、
前記半導体チップ上に集積化され、前記階調電圧を増幅する出力回路
とを備えることを特徴とする半導体集積回路。
【請求項１４】
液晶パネルのアドレス線を駆動するアドレス線駆動回路と、
ロード信号に基づいて階調電圧補正を施し、表示データに応じて前記液晶パネルのデータ線を駆動するデータ線駆動回路と、
前記表示データ及び前記ロード信号を前記データ線駆動回路に出力する信号制御回路
とを備えることを特徴とする液晶駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶駆動回路に関し、特に、液晶パネルのデータ線を駆動するデータ線駆動回路、このデータ線駆動回路を同一半導体基板上に集積化した半導体集積回路に関する。
【０００２】
【従来の技術】
液晶パネル内の画素を駆動する液晶駆動回路は、主に、液晶パネルのデータ線を駆動するデータ線駆動回路とアドレス線を駆動するアドレス線駆動回路とからなる。近年、液晶ディスプレイの大画面化と高解像度化が進み、液晶パネルの画素数が飛躍的に増加した。このため、液晶パネル内の全画素を液晶駆動回路の走査時間内に走査することが困難になってきている。更に、液晶パネル内の各画素に印加される階調電圧のハイレベル及びローレベルの切り替え時間（スルーレート）の短縮が望まれている。
【０００３】
従来の薄膜トランジスタ（ＴＦＴ）液晶ディスプレイに用いられるデータ線駆動回路は、図１６に示すように、データ制御回路１１１、階調制御回路１１２、サンプリングレジスタ１１３、ロードレジスタ１１４、ディジタル／アナログ（Ｄ／Ａ）コンバータ１１５、及び出力回路１１６から構成される。階調制御回路１１２からサンプリングレジスタ１１３を介してロードレジスタ１１４にロードされた表示データＤ０〜Ｄ５は、図１７（ａ）及び（ｂ）に示すように、ロード信号ＬＯＡＤと同期してＤ／Ａコンバータ１１５に出力される。Ｄ／Ａコンバータ１１５は、表示データＤ０〜Ｄ５をＤ／Ａ変換することにより階調電圧を生成する。Ｄ／Ａコンバータ１１５が出力する階調電圧は、出力回路１１６を介して液晶パネルに供給される。
【０００４】
【特許文献１】
特開平９−８０３８１号公報
【０００５】
【発明が解決しようとする課題】
階調電圧のスルーレートを短縮させるには、図１６に示す出力回路１１６のバッファ能力を向上させる必要がある。出力回路１１６のバッファ能力を向上させると、図１７（ｃ）に示すように、階調電圧のオーバーシュート及びアンダーシュートが発生し易くなる。オーバーシュートのピーク値からアンダーシュートのピーク値までの電圧変化量及び収束時間に起因して液晶表示ムラが発生する。更に、オーバーシュート及びアンダーシュートに起因して発生するリンギングは、表示画質の劣化を引き起こす。
【０００６】
一方、図１８（ｃ）に示す階調電圧の立ち上がり時間Ｔが長い場合、液晶パネルの応答特性が低下する。液晶パネルの応答特性が低下すると、表示画質も同様に低下する。また、階調電圧の立ち下がり時間が大きい場合にも同様の問題が生じる。
【０００７】
上記問題点を鑑み、本発明は液晶パネルの表示画質を向上可能なデータ線駆動回路、液晶駆動回路及び半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成する為に、本発明の第１の特徴は、（イ）制御信号とクロックとを入力し、データ制御信号を出力するデータ制御回路；（ロ）表示データをクロックと同期してラッチする階調制御回路；（ハ）階調制御回路が出力する表示データをデータ制御信号と同期してラッチするサンプリングレジスタ；（ニ）表示データに応じた階調電圧を生成し、ロード信号に基づいて階調電圧に階調電圧補正を施す階調電圧生成回路；（ホ）階調電圧を増幅する出力回路を備えるデータ線駆動回路であることを要旨とする。
【０００９】
第１の特徴に係るデータ線駆動回路によれば、階調電圧生成回路が階調電圧の電圧値の変化量を減少させる階調電圧補正を行うことにより、階調電圧のリンギングの発生を防止している。また、階調電圧生成回路が階調電圧の電圧値の変化量を増加させる階調電圧補正を行うことにより、液晶パネルの応答特性を向上させている。
【００１０】
本発明の第２の特徴は、（イ）半導体チップ；（ロ）半導体チップ上に集積化され、制御信号とクロックとを入力し、データ制御信号を出力するデータ制御回路；（ハ）半導体チップ上に集積化され、表示データをクロックと同期してラッチする階調制御回路；（ニ）半導体チップ上に集積化され、階調制御回路が出力する表示データをデータ制御信号と同期してラッチするサンプリングレジスタ；（ホ）半導体チップ上に集積化され、表示データに応じた階調電圧を生成し、ロード信号に基づいて階調電圧に階調電圧補正を施す階調電圧生成回路；（ヘ）半導体チップ上に集積化され、階調電圧を増幅する出力回路を備える半導体集積回路であることを要旨とする。
【００１１】
第２の特徴に係る半導体集積回路によれば、データ線駆動回路の小型化・軽量化を実現することが出来る。
【００１２】
本発明の第３の特徴は、（イ）液晶パネルのアドレス線を駆動するアドレス線駆動回路；（ロ）ロード信号に基づいて階調電圧補正を施し、表示データに応じて液晶パネルのデータ線を駆動するデータ線駆動回路；（ハ）表示データ及びロード信号をデータ線駆動回路に出力する信号制御回路を備える液晶駆動回路であることを要旨とする。
【００１３】
第３の特徴に係る液晶駆動回路によれば、データ線駆動回路内で階調電圧補正を行うことにより、液晶パネルの表示画質を向上させることが出来る。
【００１４】
【発明の実施の形態】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態に係る液晶表示装置は、図１に示すように、液晶駆動回路８ａ、液晶パネル９、コントローラ５ａ、及び電源回路６を備える。液晶パネル９は、データ線及びアドレス線にそれぞれ接続された複数の画素Ｑ１１〜Ｑｎｍを備える。液晶駆動回路８ａは、液晶パネル９のアドレス線を駆動するアドレス線駆動回路４、表示データＤ０〜Ｄ５に応じた階調電圧を生成し、ロード信号ＬＯＡＤに基づいて階調電圧に階調電圧補正を施すデータ線駆動回路３ａ、表示データＤ０〜Ｄ５及びロード信号ＬＯＡＤをデータ線駆動回路３ａに出力する信号制御回路１ａを備える。液晶駆動回路８ａは、補正電圧Ｖ０〜Ｖ９を供給する補正電源回路２を備える。また、信号制御回路１ａは、制御信号ＤＩ／Ｏ、階調補正信号ＤＸ、及びクロックＣＬＫをデータ線駆動回路３ａに出力する。液晶駆動回路８ａ外部のコントローラ５は、信号制御回路１ａを制御する。電源回路６は、信号制御回路１ａ、補正電源回路２、データ線駆動回路３ａ、及びアドレス線駆動回路４に電源電圧を供給する。
【００１６】
図１のデータ線駆動回路３ａは、実際には図２に示すように、半導体集積回路９６として構成される。信号制御回路１ａは、半導体集積回路９６の制御信号端子７２、クロック端子７３、表示データ端子７４ａ〜７４ｆ、階調補正信号端子７５、ロード信号端子７６、及び電界交番信号端子７７と接続される。また、補正電源回路２は、補正電源端子７８と接続される。電源回路６は電源端子７９と接続される。
【００１７】
データ線駆動回路３ａは、図３に示すように、制御信号端子７２及びクロック端子７３に接続されるデータ制御回路２１、クロック端子７３、表示データ端子７４ａ〜７４ｆ、及び階調補正信号端子７５に接続される階調制御回路２２、データ制御回路２１及び階調制御回路２２に接続されるサンプリングレジスタ２３、サンプリングレジスタ２３に接続される階調電圧生成回路４１ａ、階調電圧生成回路４１ａに接続される出力回路２７を備える。データ制御回路２１としては、例えば、シフトレジスタが使用できる。また、サンプリングレジスタ２３の内部には、例えば、複数のラッチ回路が備えられている。出力回路２７の内部には、例えば、出力端子７１ａ〜７１ｆのそれぞれに接続される複数個の出力アンプが備えられている。データ制御回路２１は、制御信号ＤＩ／Ｏ及びクロックＣＬＫを入力し、データ制御信号を出力する。階調制御回路２２は、クロックＣＬＫと同期して表示データＤ０〜Ｄ５及び階調補正信号ＤＸをラッチする。サンプリングレジスタ２３は、データ制御回路２１が出力するデータ制御信号と同期して、階調制御回路２２が出力するデータ信号Ｄ０〜Ｄ５をサンプリングする。
【００１８】
階調電圧生成回路４１ａは、図３に示すように、サンプリングレジスタ２３及びロード信号端子７６に接続されるロードレジスタ２４、電界交番信号端子７７、補正電源端子７８、及びロードレジスタ２４に接続されるＤ／Ａコンバータ２６、ロード信号端子７６及びＤ／Ａコンバータ２６に接続されるタイミング制御回路２５ａを備える。Ｄ／Ａコンバータ２６は、ディジタル信号である表示データＤ０〜Ｄ５及び階調補正信号ＤＸをアナログ信号に変換する。
【００１９】
Ｄ／Ａコンバータ２６は、図４（ａ）に示すように、ロードレジスタ２４に接続されるデコーダ２６ｂ、図３の補正電源端子７８に接続されるブリーダ２６ａ、デコーダ２６ｂ及びブリーダ２６ａに接続される出力選択回路２６ｃを備える。ブリーダ２６ａ内部には、例えば、複数のラダー抵抗及びトランジスタスイッチが備えられる。よって、ブリーダ２６ａからは、ＶＲ１、ＶＲ２、・・・・・の複数パターンの電圧が供給される。尚、補正電圧Ｖ０〜Ｖ９は、ブリーダ２６ａ内部のラダー抵抗の補正電源として用いられる。補正電圧Ｖ０〜Ｖ９の電圧値は、例えば、Ｖ０＞Ｖ１＞・・・・・＞Ｖ８＞Ｖ９に設定されている。尚、Ｄ／Ａコンバータ２６の出力選択回路２６ｃに入力される電界交番信号ＰＯＬは、液晶パネル９の長寿命化のために、Ｄ／Ａコンバータ２６が出力する階調電圧の極性を反転させる際に使用される。
【００２０】
図３に示すタイミング制御回路２５ａは、図４（ｂ）に示すように、低位電源ＶＳＳに接続される容量Ｃ１、容量Ｃ１に一端が接続される抵抗Ｒ１、高位電源ＶＤＤにドレインが接続され、入力端子６３にゲートが接続され、抵抗Ｒ１にソースが接続される入力トランジスタＴｒ１、抵抗Ｒ１と容量Ｃ１との接続点Ｐ１に一方の入力端子が接続され、出力端子６５に他方の入力端子が接続されるコンパレータ６４ａ、コンパレータ６４ａの他方の入力端子に接続される基準電圧発生源６６ａを備える。入力トランジスタＴｒ１としては、例えば、ｎチャネルのＭＯＳトランジスタが使用できる。
【００２１】
図３に示すデータ制御回路２１、階調制御回路２２、サンプリングレジスタ２３、ロードレジスタ２４、タイミング制御回路２５ａ、Ｄ／Ａコンバータ２６及び出力回路２７は、図５に示すように、同一の半導体チップ９１ａ上にモノリシックに集積化し、半導体集積回路（チップ状態）９５ａを形成することが可能である。更に、半導体チップ９１ａ上にボンディングパッド８１ａ〜８１ｓが形成される。ボンディングパッド８１ａは、出力回路２７からの階調電圧を液晶パネル９のデータ線に出力する為の内部端子である。同様に、ボンディングパッド８１ｂ〜８１ｆは出力回路２７と、ボンディングパッド８１ｇ、８１ｈ、８１ｓはデータ制御回路２１と、ボンディングパッド８１ｉ〜８１ｏは階調制御回路２２と、ボンディングパッド８１ｐはロードレジスタ２４及びタイミング制御回路２５ａと、ボンディングパッド８１ｑはＤ／Ａコンバータ２６及び出力回路２７と、ボンディングパッド８１ｒはＤ／Ａコンバータ２６とそれぞれ電気的に接続される。具体的には、複数のボンディングパッド８１ａ〜８１ｓは、例えば、半導体チップ９１ａ上に形成された１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度のドナー若しくはアクセプタがドープされた複数の高不純物密度領域（ソース領域／ドレイン領域、若しくはエミッタ領域／コレクタ領域等）等にそれぞれ接続される。そして、この複数の高不純物密度領域にオーミック接触するように、アルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属から成る複数の電極層が形成される。そしてこの複数の電極層の上部には、酸化膜（ＳｉＯ２）、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ３Ｎ４）、或いはポリイミド膜等から成るパッシベーション膜が形成される。そして、パッシベーション膜の一部に複数の電極層を露出するように複数の開口部（窓部）を設け、複数のボンディングパッド８１ａ〜８１ｓが構成される。或いは、複数の電極層と金属配線で接続された他の金属パターンとして、複数のボンディングパッド８１ａ〜８１ｓを形成してもかまわない。又、ＭＯＳＦＥＴ等であれば、ポリシリコンゲート電極にアルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属からなる複数のボンディングパッド８１ａ〜８１ｓを形成することが可能である。或いは、複数のポリシリコンゲート電極に接続されたゲート配線等の複数の信号線を介して、他の複数のボンディングパッドを設けても良い。ポリシリコンから成るゲート電極の代わりに、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等、或いはこれらのシリサイドを用いたポリサイド等から成るゲート電極でもかまわない。
【００２２】
図５の半導体集積回路９１ａは、モールド樹脂により被覆され、図２に示すように、パッケージ状態の半導体集積回路９６となる。そして、制御信号端子７２は図４のボンディングパッド８１ｇと、クロック端子７３はボンディングパッド８１ｈと、表示データ端子７４ａ〜７４ｆはボンディングパッド８１ｉ〜８１ｎと、階調補正信号端子７５はボンディングパッド８１ｏと、ロード信号端子７６はボンディングパッド８１ｐと、電界交番信号端子７７はボンディングパッド８１ｑと、補正電源端子７８はボンディングパッド８１ｑと、出力端子７１ａ〜７１ｆはボンディングパッド８１ａ〜８１ｆと、カスケード出力端子８０はボンディングパッド８１ｓとそれぞれボンディングワイヤにより接続される。或いは、集積回路が配設されたチップ状態の半導体集積回路９５ａの表面部を下側に向けたフェイスダウン（フリップチップ）方式で実装される。フリップチップ構造の場合は、これらのボンディングパッド８１ａ〜８１ｓは、図５に示すように半導体集積回路９５ａの周辺部に配置される必要はない。尚、出力端子７１ａ〜７１ｆの端子数は、実際には１００〜４００程度で構成される。更に、データ線駆動回路３ａ、アドレス線駆動回路４、信号制御回路１ａ、補正電源回路２、電源回路６、及びコントローラ５は、プリント基板（図示せず）に実装される。図２に示す半導体集積回路９６は、画面サイズ及び画素Ｑ１１〜Ｑｎｍの個数に応じて複数段接続することも可能である。アドレス線駆動回路４においても同様である。図２のカスケード出力ＤＯ／Ｉは、次段の半導体集積回路（図示せず）の制御信号端子に入力される。
【００２３】
次に、図１、図３、図４、及び図６を用いて第１の実施の形態に係る液晶駆動回路８ａの動作を説明する。尚、表示データＤ０〜Ｄ５のビット数を６ビットとし、データ線駆動回路３ａの出力端子７１ａ〜７１ｆの端子数を１２８端子とした場合を説明する。
【００２４】
（イ）図３に示す階調制御回路２２は、表示データＤ０〜Ｄ５をクロックＣＬＫの１２８クロック分ラッチする。また、クロックＣＬＫと同期して階調補正信号ＤＸが階調制御回路２２に入力される。階調補正信号ＤＸが階調制御回路２２に入力された場合、６ビットデータである表示データＤ０〜Ｄ５に階調補正信号ＤＸが１ビット追加される。一方、データ制御回路２１は、制御信号ＤＩ／Ｏのハイレベル期間を、クロックＣＬＫと同期してラッチし、データ制御信号として出力する。
【００２５】
（ロ）サンプリングレジスタ２３は、データ制御回路２１が出力するデータ制御信号と同期して表示データＤ０〜Ｄ５及び階調補正信号ＤＸをラッチする。次に、ロードレジスタ２４は、図６（ｂ）に示すように、図６（ａ）のロード信号ＬＯＡＤと同期してサンプリングレジスタ２３が出力する表示データＤ０〜Ｄ５及び階調補正信号ＤＸをラッチする。ロードレジスタ２４が出力する表示データＤ０〜Ｄ５及び階調補正信号ＤＸは、図４（ａ）に示すデコーダ２６ｂによりデコードされる。出力選択回路２６ｃは、デコーダ２６ｂがデコードした信号によりブリーダ２６ａが出力する電圧のいずれかを選択する。
【００２６】
（ハ）また、ロード信号ＬＯＡＤは、図４（ｂ）に示すタイミング制御回路２５ａの入力端子６３を介して入力トランジスタＴｒ１のゲートに伝達される。入力トランジスタＴｒ１のゲートにロード信号ＬＯＡＤが入力されると、入力トランジスタＴｒ１がオンする。入力トランジスタＴｒ１がオンすると、抵抗Ｒ１を介して容量Ｃ１の端子電圧が徐々に増加する。この結果、接続点Ｐ１の電位も容量Ｃ１及び抵抗Ｒ１による時定数Ｃ１Ｒ１を反映して徐々に増加していく。接続点Ｐ１の電圧値が基準電圧発生源６６ａの供給電圧の電圧値より大きくなると、コンパレータ６４ａはハイレベル信号を出力する。コンパレータ６４ａが出力するハイレベル信号は、Ｄ／Ａコンバータ制御信号ＣＳ１として、出力端子６５を介してＤ／Ａコンバータ２６に伝達される。
【００２７】
（ニ）タイミング制御回路２５ａが出力するＤ／Ａコンバータ制御信号ＣＳ１は、図４（ａ）に示すように、Ｄ／Ａコンバータ２６の出力選択回路２６ｃに入力される。この結果、図６（ｃ）に示すような階調補正時間Ｔ１が、出力選択回路２６ｃに設定される。階調補正時間Ｔ１は、Ｄ／Ａコンバータ２６が出力する階調電圧のオーバーシュート及びアンダーシュートのそれぞれの持続時間に対応している。
【００２８】
（ホ）表示データＤ０〜Ｄ５が第１の閾値ＶＨを超えるデータに切り替わる場合、図４（ａ）の出力選択回路２６ｃは、Ｔ１期間において本来の電圧値よりもΔＶ１［Ｖ］低いブリーダ２６ａの出力電圧を選択する。そして、出力選択回路２６ｃは、Ｔ２期間では本来の階調電圧を選択する。尚、階調電圧がハイレベルに切り替わり時にリンギングが増幅されるデータを第１の閾値ＶＨとして示している。図６においては、時刻ｔＡ〜ｔＢの期間にかけて、階調電圧が第１の閾値ＶＨよりも大きくなり、階調電圧補正が施される。Ｄ／Ａコンバータ２６は、時刻ｔＢ〜ｔＣの期間においては、図６（ｂ）に示す表示データＤ０〜Ｄ５のデータ１に対応した本来の階調電圧を出力する。
【００２９】
（ヘ）同様に、高電圧から第２の閾値ＶＬ以下の電圧に切り替える時はＴ１期間には本来の階調電圧に対しΔＶ２［Ｖ］高い電圧を出力し、Ｔ２期間に本来の階調電圧を出力する。尚、階調電圧がローレベル切り替わり時にリンギングが増幅されるデータを第２の閾値ＶＬとして示している。時刻ｔＣ〜ｔＤの期間にかけては、階調電圧が第２の閾値ＶＬよりも小さくなる。階調電圧が第２の閾値ＶＬよりも小さくなる。よって、時刻ｔＣ〜ｔＤのＴ１期間において、本来の階調電圧よりもΔＶ２［Ｖ］高い電圧を出力している。尚、ΔＶ１、ΔＶ２の値は、階調電圧のハイレベル及びローレベルのリンギング量、液晶パネル９の負荷等により異なる。したがって、ΔＶ１の値とΔＶ２の値とは等しい値である必要はない。時刻ｔＥの経過後においては、階調電圧は、第２の閾値ＶＬ以上、且つ、第１の閾値ＶＨ以下であるので、本来の階調電圧をそのまま出力する。
【００３０】
（ト）図３に示す出力回路２７は、ロード信号ＬＯＡＤと同期して、Ｄ／Ａコンバータ２６が出力する階調電圧を増幅する。出力回路２７が出力する階調電圧は図１に示す液晶パネル９のデータ線に供給される。一方、図１に示すアドレス線駆動回路４は、アドレス線駆動信号を出力して画素Ｑ１１〜Ｑｎｍ内のＴＦＴを順次オンする。オン状態のＴＦＴにデータ線駆動回路３ａが出力する階調電圧が印加されることにより、液晶の光透過率が変化し、液晶パネル９の表示動作が実行される。
【００３１】
このように、第１の実施の形態に係る液晶駆動回路８ａによれば、階調電圧の切り替わり後の一定期間において、Ｄ／Ａコンバータ２６が出力する階調電圧の変化量を減少させてリンギングの発生を防止している。この結果、液晶パネル９の画質を向上させることができる。
【００３２】
本発明の第１の実施の形態の変形例に係るデータ線駆動回路３ｂは、図７に示すように、タイミング制御回路２５ｂが、ロード信号ＬＯＡＤとクロックＣＬＫとに基づいてＤ／Ａコンバータ制御信号ＣＳ１を生成する点が図３と異なる。タイミング制御回路２５ｂは、図８に示すように、ロード信号ＬＯＡＤとクロックＣＬＫとを入力するラッチ回路部５３と、ラッチ回路部５３の出力に基づいてタイミング制御信号ＣＳ１を出力する論理回路５２とを備える。ラッチ回路部５３は、複数段接続されたラッチ回路５１ａ、５１ｂ・・・・・を備える。図８に示すタイミング制御回路２５ｂは、ディジタル的な処理によりＤ／Ａコンバータ制御信号ＣＳ１を生成している。よって、図３に示すタイミング制御回路２５ａと比して正確にタイミングを制御することが出来る。
【００３３】
（第２の実施の形態）
本発明の第２の実施の形態に係る液晶駆動回路８ｃは、図９に示すように、階調補正信号ＤＸがデータ線駆動回路３ｃに入力されていない点が図１と異なる。また、図１０に示すように、階調電圧生成回路４１ｃが、ロード信号端子７６及びサンプリングレジスタ３３に接続されるロードレジスタ３４、ロードレジスタ３４に接続されるＤ／Ａコンバータ３６、ロード信号端子７６及びロードレジスタ３４に接続されるラッチ回路６１、ロードレジスタ３４及びラッチ回路６１に接続される表示データ比較回路６２ａを備える点が図３と異なる。その他の構成については、図１及び図３と同様である。表示データ比較回路６２ａは、ロードレジスタ３４が出力する表示データＤ０〜Ｄ５とラッチ回路６１が出力する表示データＤ０〜Ｄ５とを入力し、Ｄ／Ａコンバータ３６にＤ／Ａコンバータ制御信号ＣＳ２を出力する。
【００３４】
図１０に示すデータ制御回路３１、階調制御回路３２、サンプリングレジスタ３３、ロードレジスタ３４、ラッチ回路６１、表示データ比較回路６２ａ、Ｄ／Ａコンバータ３６、及び出力回路３７は、図１１に示すように、同一の半導体チップ９１ｂ上にモノリシックに集積化し、チップ状態の半導体集積回路９５ｂを形成することが可能である。更に、半導体チップ９１ｂ上にボンディングパッド８２ａ〜８２ｓが形成される。
【００３５】
Ｄ／Ａコンバータ３６が出力する階調電圧の最大電圧値、中間電圧値、及び最小電圧値を、図１２に示すようにそれぞれＶｍａｘ、Ｖｍｉｄ、及びＶｍｉｎとする。階調電圧の電圧値は、電界交番信号ＰＯＬがローレベル時はＶｍｉｎ〜Ｖｍｉｄ、電界交番信号ＰＯＬがハイレベル時はＶｍｉｄ〜Ｖｍａｘとなる。ここで、電界交番信号ＰＯＬがローレベル時のＶｍｉｎからハイレベル時のＶｍａｘへ変化した場合を考える。ＶｍｉｎからＶｍａｘへ切り替わる場合は、ＶｍｉｎからＶｍｉｄへ切り替わる場合と比して、立ち上がり時間がＴ３期間だけ短く階調電圧の応答特性が改善される。表示データ比較回路６２ａは、階調電圧の切り替わり後の一定時間において、階調電圧の電圧値の変化量を増加させる。
【００３６】
次に、図９、図１０、及び図１３を用いて第２の実施の形態に係る液晶駆動回路８ｃの動作を説明する。但し、第１の実施の形態に係る液晶駆動回路８ａと同一の動作については重複する説明を省略する。
【００３７】
（イ）図１０に示すロードレジスタ３４は、図１３（ａ）に示すロード信号ＬＯＡＤの立ち下がりと同期して表示データＤ０〜Ｄ５をラッチする。ロードレジスタ３４が出力する表示データＤ０〜Ｄ５は、Ｄ／Ａコンバータ３６、ラッチ回路６１、及び表示データ比較回路６２ａに入力される。ラッチ回路６１は、ロードレジスタ３４が出力する表示データＤ０〜Ｄ５をロード信号ＬＯＡＤと同期して更にラッチする。
【００３８】
（ロ）表示データ比較回路６２ａは、図１３（ｂ）に示すロードレジスタ３４が出力する表示データＤ０〜Ｄ５と図１３（ｃ）に示すラッチ回路３８が出力する表示データＤ０〜Ｄ５とをそれぞれ３分割する。次に、表示データ比較回路６２ａは、ロードレジスタ３４及びラッチ回路３８が出力するそれぞれの表示データＤ０〜Ｄ５の上位２ビットＤ０、Ｄ１について比較する。表示データ比較回路６２ａは、表１に示すように、ロードレジスタ出力上位２ビットとラッチ回路出力上位２ビットとを対応させ、階調電圧に階調電圧補正を施す：
【表１】
2004184742.tif 000003
（ハ）図１３に示す時刻ｔＢ〜ｔＣの期間においては、図１３（ｂ）に示すロードレジスタ３４が出力する表示データＤ０〜Ｄ５の上位２ビットＤ０、Ｄ１は”１１”である。また、図１３（ｃ）に示すラッチ回路３８が出力する表示データＤ０〜Ｄ５の上位２ビットＤ０、Ｄ１は”０１”である。表１の対応付けにより、表示データ比較回路６２ａは、一定期間において、Ｄ／Ａコンバータ３６が出力する階調電圧に＋２階調補正を施す。ここで、階調電圧補正を施す期間は、Ｄ／Ａコンバータ３６が生成する。この結果、図１３（ｅ）に示すように、Ｄ／Ａコンバータ３６からは、本来の階調電圧Ｖｂ［Ｖ］に対してΔＶ［Ｖ］だけ増加した階調電圧Ｖａ［Ｖ］が出力される。
【００３９】
（ニ）一方、図１３に示す時刻ｔＤ〜ｔＥの期間において、図１３（ｂ）に示すロードレジスタ３４が出力する表示データＤ０〜Ｄ５の上位２ビットＤ０、Ｄ１が”００”である。また、図１３（ｃ）に示すラッチ回路３８が出力する表示データＤ０〜Ｄ５の上位２ビットＤ０、Ｄ１が”１１”である。表１の対応付けにより、表示データ比較回路６２ａは、一定期間において、Ｄ／Ａコンバータ３６が出力する階調電圧に−３階調補正を施す。
【００４０】
このように、第２の実施の形態に係るデータ線駆動回路３ｃによれば、ロードレジスタ３４が出力する表示データＤ０〜Ｄ５と、ラッチ回路６１が出力する表示データＤ０〜Ｄ５とを比較することにより、表示データＤ０〜Ｄ５の変動量を判断出来る。この結果、表示データＤ０〜Ｄ５の変化量に応じて、適切な階調電圧補正を実行出来る。また、第２の実施の形態に係る液晶駆動回路８ｃは、液晶パネル表示の応答速度を速くできる。更に、外部から階調補正信号ＤＸを入力することなく、データ線駆動回路３ｃの内部で階調電圧補正を行うことが出来る。
【００４１】
本発明の第２の実施の形態の変形例に係るデータ線駆動回路３ｄは、図１４に示すように、サンプリングレジスタ３３及びロードレジスタ３４に表示データ比較回路６２ｂが接続されている点が図１０と異なる。表示データ比較回路６２ｂは、サンプリングレジスタ３３が出力する表示データＤ０〜Ｄ５とロードレジスタ３４が出力する表示データＤ０〜Ｄ５とを直接比較している。よって、図１１に示すラッチ回路６１を備えることなく表示データＤ０〜Ｄ５を比較することが出来る。
【００４２】
（その他の実施の形態）
上記のように、本発明は、第１の実施の形態及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４３】
第１の実施の形態においては、階調電圧生成回路４１ａは、階調電圧の電圧値が切り替わる場合に、一定期間において階調電圧の電圧値の変化量を減少させるとして説明した。しかし、第２の実施の形態に係る階調電圧生成回路４１ｃと同様に、階調電圧の電圧値が切り替わる場合に、一定期間において前記階調電圧の電圧値の変化量を増加させるように動作しても良い。
【００４４】
第２の実施の形態においては、階調電圧生成回路４１ｃは、階調電圧の電圧値が切り替わる場合に、一定期間において階調電圧の電圧値の変化量を増加させるとして説明した。しかし、第１の実施の形態に係る階調電圧生成回路４１ａと同様に、階調電圧の電圧値が切り替わる場合に、一定期間において前記階調電圧の電圧値の変化量を減少させるように動作しても良い。
【００４５】
第１の実施の形態においては、図４（ｂ）に示す構成のタイミング制御回路２５ａを用いる一例を説明した。しかし、図１５に示すように、低位電源ＶＳＳに接続される容量Ｃ２、高位電源ＶＤＤに一端が接続される抵抗Ｒ２、抵抗Ｒ２にドレインが接続され、入力端子６３にゲートが接続され、容量Ｃ２にソースが接続される入力トランジスタＴｒ２、抵抗Ｒ２と入力トランジスタＴｒ２のドレインとの接続点Ｐ２に一方の入力端子が接続され、出力端子６５に出力側が接続されるコンパレータ６４ｂ、コンパレータ６４ｂの他方の入力端子に接続される基準電圧発生源６６ｂを備える構成のタイミング制御回路２５ｃを用いてもよい。更に、第１の実施の形態の変形例においては、タイミング制御回路２５ｂ内に複数のラッチ回路５１ａ、５１ｂ、・・・・・を備える一例を説明した。しかし、ラッチ回路５１ａ、５１ｂ、・・・・・に代えて、例えばバイナリカウンタが使用できる。バイナリカウンタを使用する場合は、論理回路５２を設計変更する必要がある。このように、第１の実施の形態に係るタイミング制御回路２５ａは、ロード信号ＬＯＡＤを一定期間だけ遅延可能な構成であればよい。
【００４６】
第１及び第２の実施の形態においては、表示データＤ０〜Ｄ５は６ビットデータであるとして説明したが、６ビットに限るものではない。表示データＤ０〜Ｄ５は、例えば、Ｒ、Ｇ、Ｂのそれぞれを６ビットとした１８ビットデータであってもよい。
【００４７】
第１及び第２の実施の形態においては、データ線駆動回路３ａ、３ｃのみを半導体集積回路９５ａ、９５ｂで構成する一例を説明した。しかし、第１及び第２の実施の形態にかかる液晶駆動回路８ａ、８ｃ全体を同一半導体基板上に集積化することも可能である。
【００４８】
第２の実施の形態においては、階調補正時間をＤ／Ａコンバータ３６の内部で生成するとして説明した。しかし、第１の実施の形態に係るデータ線駆動回路３ａと同様に、Ｄ／Ａコンバータ３６の外部にタイミング制御回路を設ける構成でもよい。
【００４９】
このように、本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【００５０】
【発明の効果】
本発明によれば、液晶パネルの表示画質を向上可能なデータ線駆動回路、液晶駆動回路及び半導体集積回路を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る液晶駆動回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るデータ線駆動回路を半導体集積回路で構成した場合のブロック図である。
【図３】本発明の第１の実施の形態に係るデータ線駆動回路の構成を示す回路図である。
【図４】図４（ａ）は、本発明の第１の実施の形態に係るＤ／Ａコンバータの内部構成を示す回路図で、図４（ｂ）は、本発明の第１の実施の形態に係るタイミング制御回路の構成を示す回路図である。
【図５】本発明の第１の実施の形態に係るデータ線駆動回路を同一半導体基板上にモノリシックに集積化した構成を示すブロック図である。
【図６】本発明の第１の実施の形態に係るデータ線駆動回路の動作を示すタイムチャートである。
【図７】本発明の第１の実施の形態の変形例に係るデータ線駆動回路の構成を示すブロック図である。
【図８】本発明の第１の実施の形態の変形例に係るタイミング制御回路の構成を示す回路図である。
【図９】本発明の第２の実施の形態に係る液晶駆動回路の構成を示すブロック図である。
【図１０】本発明の第２の実施の形態に係るデータ線駆動回路の構成を示すブロック図である。
【図１１】本発明の第２の実施の形態に係るデータ線駆動回路を同一半導体基板上にモノリシックに集積化した構成のブロック図である。
【図１２】本発明の第２の実施の形態に係る階調電圧生成回路の階調電圧補正を説明する図である。
【図１３】本発明の第２の実施の形態に係るデータ線駆動回路の動作を示すタイムチャートである。
【図１４】本発明の第２の実施の形態の変形例に係るデータ線駆動回路の構成を示すブロック図である。
【図１５】本発明のその他の実施の形態に係るタイミング制御回路の構成を示す回路図である。
【図１６】従来のデータ線駆動回路の構成を示す回路図である。
【図１７】従来のデータ線駆動回路の動作を示すタイムチャートである。
【図１８】従来のデータ線駆動回路の動作を示すタイムチャートである。
【符号の説明】
１ａ、１ｃ…信号制御回路
２…補正電源回路
３ａ、３ｂ、３ｃ、３ｄ…データ線駆動回路
４…アドレス線駆動回路
５ａ、５ｃ…コントローラ
６…電源回路
Ｑ１１〜Ｑｎｍ…画素
８ａ、８ｃ…液晶駆動回路
９…液晶パネル
２１、３１、１１１…データ制御回路
２２、３２、１１２…階調制御回路
２３、３３、１１３…サンプリングレジスタ
２４、３４、１１４…ロードレジスタ
２５ａ、２５ｂ、２５ｃ…タイミング制御回路
２６、３６、１１５…Ｄ／Ａコンバータ
２７、３７、１１６…出力回路
４１ａ、４１ｂ、４１ｃ、４１ｄ…階調電圧生成回路
５１ａ、５１ｄ・・・・・、６１…ラッチ回路
５２…論理回路
５３…ラッチ回路部
６２ａ、６２ｂ…表示データ比較回路
６３…入力端子
６４ａ、６４ｂ…コンパレータ
６６ａ、６６ｂ…基準電圧発生源
６５、７１ａ〜７１ｆ…出力端子
７２…制御信号端子
７３…クロック端子
７４ａ〜７４ｅ…表示データ端子
７５…階調補正信号端子
７６…ロード信号端子
７７…電界交番信号端子
７８…階調補正信号端子
７９…電源端子
８０…カスケード出力端子
８１ａ〜８１ｓ、８２ａ〜８２ｓ…ボンディングパッド
９５ａ、９５ｂ…半導体集積回路（チップ状態）
９６…半導体集積回路（パッケージ状態）
Ｔｒ１、Ｔｒ２…入力トランジスタ
Ｒ１、Ｒ２…抵抗
Ｃ１、Ｃ２…容量
【図１】
2004184742.tif 000004
【図２】
2004184742.tif 000005
【図３】
2004184742.tif 000006
【図４】
2004184742.tif 000007
【図５】
2004184742.tif 000008
【図６】
2004184742.tif 000009
【図７】
2004184742.tif 000010
【図８】
2004184742.tif 000011
【図９】
2004184742.tif 000012
【図１０】
2004184742.tif 000013
【図１１】
2004184742.tif 000014
【図１２】
2004184742.tif 000015
【図１３】
2004184742.tif 000016
【図１４】
2004184742.tif 000017
【図１５】
2004184742.tif 000018
【図１６】
2004184742.tif 000019
【図１７】
2004184742.tif 000020
【図１８】
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