(57)【要約】【課題】サブミリ波帯の遮断周波数を持った電界効果トランジスタの高周波特性、低ノイズ特性、信頼性を向上させることができる電界効果トランジスタのゲート電極とその作製方法を提供する。【解決手段】その断面構造が、上部よりも下部の方が狭い幅をもつ形状となるように、複数段のオーバーハング構造を有するゲート電極とし、これを、半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に、リフトオフに使用する感光レジストを塗布する工程と、前記の感光レジストに、上記の形状を持ち、その溝の深さが上記の絶縁膜に達するゲート電極パターンを形成する工程と、上記の絶縁膜や、上記の多層レジスト塗布膜や、半導体基板表面をエッチングする工程と、ゲート電極材料のビーム線を用いてゲート電極層を形成する工程と、多層レジスト塗布膜を除去してゲート電極を形成する工程を含むようにする。【選択図】　図１
2004055677.tif 000002
【特許請求の範囲】
【請求項１】
その断面構造が、上部よりも下部の方が狭い幅をもつ形状となるように、複数段のオーバーハング構造を有することを特徴とする電界効果トランジスタのゲート電極。
【請求項２】
多層レジスト塗布膜を用いたリフトオフ法によりゲート電極を作製する際に、
半導体基板上に絶縁膜を形成する工程と、
該絶縁膜上に、リフトオフに使用する光レジストあるいは電子線レジストを塗布する工程と、
前記の光レジストあるいは電子線レジストに、その断面構造が、すくなくともその一部において上部よりも下部の方が狭い幅をもつ形状を持ち、その溝の深さが上記の絶縁膜に達する、予め決められた平面形状をもつゲート電極パターンを形成する工程と、
上記の絶縁膜をエッチングする第１のエッチング工程と、
上記の多層レジスト塗布膜を予め決められた膜厚に相当する分エッチングする第２のエッチング工程と、
半導体基板表面を予め決められた膜厚に相当する分エッチングする第３のエッチング工程と、
ゲート電極材料の原子ビームあるいは分子ビームなどの粒子線を用いてゲート電極層を形成する工程と、
多層レジスト塗布膜を除去してゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタのゲート電極の作製方法。
【請求項３】
ゲート長をＬｇとし、最下層レジストの膜厚をａとし、上記の半導体基板に形成された絶縁膜の厚さと上記の第３のエッチング行程でエッチングされる半導体基板表面の深さとの厚さの合計をｂとし、上記の第２のエッチング工程において形成されるゲート電極パターンにおける最下層レジストの横方向の拡がりをｘとするとき、
ｘ＞（（ａ／ｔａｎ７５°）−Ｌｇ／２）、かつ、ｂ＜（ｔａｎ７５°×Ｌｇ／２）、
を満たすことを特徴とする請求項２に記載した電界効果トランジスタのゲート電極の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲート長が短く、ゲート抵抗が小さく、サブミリ波帯の遮断周波数特性を持ち、優れた低ノイズ特性を持った、ＨＥＭＴ（高電子移動度トランジスタ）などの高周波用電界効果トランジスタのゲート電極とその作製方法に関するものである。
【０００２】
【従来の技術】
ＨＥＭＴは、高い周波数特性と優れた低ノイズ特性を有する電界効果トランジスタとして知られている。そのゲート電極の断面構造は、ゲート長を短縮するとともにゲート抵抗の上昇を抑えるため、通常、Ｔ型の構造にされることが多い。
【０００３】
図２は、第１の従来例を示す図で、その作製プロセスの概略を以下に示す。（例えば、「Ｅｌｅｃｔｒｏｎ　ｂｅａｍ　ｌｉｔｈｏｇｒａｐｈｙ　ｐｒｏｃｅｓｓ　ｆｏｒ　Ｔ−　ａｎｄ　Γ−ｓｈａｐｅｄ　ｇａｔｅ　ｆａｂｒｉｃａｔｉｏｎ　ｕｓｉｎｇ　ｃｈｅｍｉｃａｌｌｙ　ａｍｐｌｉｆｉｅｄ　ＤＵＶ　ｒｅｓｉｓｔｓ　ａｎｄ　ＰＭＭＡ」，　Ｊｏｕｒｎａｌ　ｏｆ　Ｖａｃｕｕｍ　Ｓｃｉｅｎｃｅ　＆　Ｔｅｃｈｎｏｌｏｇｙ　Ｂ，　ｖｏｌ．　１７，　Ｎｏ．　６，　ｐｐ．　２５０７−２５１１　（１９９９））
１）　ＦＥＴあるいは特にＨＥＭＴを形成することのできる半導体基板を用意し、この上にソース電極５、ドレイン電極６、シリコン窒化膜１４のマスク層を形成し、
２）　電子線レジスト２０を塗布した後、電子ビーム露光法により図２（ａ）の断面構造にした後、
３）　図２（ｂ）に示す様に、マスク層であるシリコン窒化膜１４をエッチングする。
４）　次に、電子線レジスト２０を除去した後、リフトオフプロセス用のレジスト層２１をつけ、電子ビーム露光法によりそのためのパターンニングを施し図２（ｃ）に示す断面をもつ構造にする。
５）　次に、ウェットエッチングにより半導体コンタクト層７をリセスエッチングし、
６）　メタル蒸着によってゲート電極９（図２中に番号がない。）となる薄膜層を形成して図２（ｄ）に示す断面をもつ構造にする。
７）　次に、リフトオフ法によりレジスト２１およびレジスト上の金属薄膜２２を剥離することにより、図２（ｅ）に示す断面をもつ構造にすることによりトランジスタを作製する。
この作製プロセスでは、ゲート電極９とゲート電極に接近した半導体コンタクト層７との間に比誘電率の高いシリコン窒化膜１４が残るため、ゲートの上部に関係した寄生容量が大きくなり、十分な周波数特性が得られなかった。
【０００４】
このため、ゲート電極とソースあるいはドレイン電極との間にあったシリコン窒化膜を除去する工程を含む作製プロセスが、例えば、特開平１０−１３５２４０に開示されている。この作製プロセスにより形成されるトランジスタでは、ゲート長を短くするには、薄いマスク層を用いる必要があったが、マスク層を薄くすると、ゲート電極とソースあるいはドレイン電極とが接近して、ゲートの上部に関係した（ゲート−ソース間やゲート−ドレイン間の）寄生容量が大きくなり、この場合も、十分な周波数特性が得られなかった。
【０００５】
また、Ｔ型ゲート電極の作製には、２層もしくは３層レジストを用いた作製プロセスが提案されている。図３は、このような第２の従来例を示す図であり、以下に、その概略を示す。
【０００６】
図３（ａ）においては、電界効果トランジスタにすべき構造をもった半導体基板にソース電極５とドレイン電極６が形成され、その上にマスク層として絶縁膜が形成され、最下層レジスト層３、中間層レジスト層２、最上層レジスト層１がそれぞれ塗布されている。これらのレジスト層はともに、ポジレジスト層である。このとき、Ｔ型ゲート上部の大きさに相当する幅Ｌｈのパターンを電子ビーム露光法を用いて小さい露光量で同時に露光し、最上層レジスト層１を高感度現像の可能な現像液を用いて現像し、中間層レジスト層２をさらに高感度現像のできる条件で現像する。次に、最下層レジスト層３にゲート長に相当する幅Ｌｇのパターンを電子ビーム露光法を用いて大きい露光量で露光し、低感度現像の可能な現像液を用いて、幅Ｌｇの溝を形成する。この時点における断面を示したのが、図３（ａ）である。
【０００７】
次に、図３（ｂ）に示す様に、最下層レジスト層３をエッチングマスクにしてシリコン酸化膜４を異方性の強いＲＩＥ（反応性イオンエッチング）でドライエッチングし、パターニングする。次に、シリコン酸化膜直下の半導体コンタクト層７に当方性エッチングによりリセス構造を形成する。次に図３（ｃ）に示す様に、ゲート電極形成用の金属薄膜の堆積を行い、それぞれのレジスト層１，２，３を、リフトオフプロセスにより除去する。
【０００８】
このような作製プロセスは、例えば、資料（「Ｎｏｖｅｌ　ｈｉｇｈ−ｙｉｅｌｄ　ｔｒｉｌａｙｅｒ　ｒｅｓｉｓｔ　ｐｒｏｃｅｓｓ　ｆｏｒ　０．１　ｕｍ　Ｔ−ｇａｔｅ　ｆａｂｒｉｃａｔｉｏｎ」Ｊｏｕｒｎａｌ　ｏｆ　Ｖａｃｕｕｍ　Ｓｃｉｅｎｃｅ　＆　Ｔｅｃｈｎｏｌｏｇｙ　Ｂ，　Ｖｏｌ．　１３，　Ｎｏ．　６，　ｐｐ．　２７２５−２７２８，　（１９９５））に記載されている。
【０００９】
この作製プロセスによって作製可能なゲート長は、最下層のレジストの厚さに依存することが知られている。このため、薄いレジスト層を用いた作製プロセスが提案されたが、充分に効果のあるものではなかった。そこで、半導体基板に近い方からレジスト層−マスク層−レジスト層の３層からなる膜を用いて最下層のレジストにノッチを形成する作製プロセスが特開平６−８９９０７に開示されている。
【００１０】
しかし、従来の電界効果トランジスタのゲート電極とその作製方法では、さらに高い周波数特性を実現しようとすると、幾つかの問題がある。例えば、サブミリ波帯で十分に大きな利得が得られるトランジスタを実現するためには、ゲート長を、従来のものよりも小さくして、５０ｎｍよりも小さくする必要がある。最下層のレジストを薄くすると、上記の様に、寄生容量が生じて、周波数特性が伸びない、という問題があるため、最下層レジストの厚さをある程度大きくする必要があるが、このとき、アスペクト比（（レジストの厚さ）／（ゲート長））が大きくなってしまう。
【００１１】
また、一般に、アスペクト比の大きなパターンに金属膜を埋めこむように形成する場合、基板に垂直な金属ビームを照射して形成する。しかしこの場合でも、アスペクト比の大きなパターンを用いる場合には、いくつかの問題がある。
【００１２】
【発明が解決しようとする課題】
上記のようなアスペクト比の大きなパターンに金属ビームを照射して埋めこみを行った場合、図３に示す様に、Ｔ型ゲート電極の上部と下部が空間的に分離するか、その間に空洞が生じ連結が不十分になっていた。このため、ゲート抵抗の増大による高周波特性の劣化、低ノイズ特性の劣化、歩留まりの低下あるいは信頼性の低下が起こっていた。
【００１３】
この発明は上記に鑑み提案されたもので、サブミリ波帯の遮断周波数を持った電界効果トランジスタの高周波特性、低ノイズ特性、歩留まり、信頼性を向上させることができる電界効果トランジスタのゲート電極とその作製方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明における第１の発明は、電界効果トランジスタのゲート電極に関しており、その断面構造が、上部よりも下部の方が狭い幅をもつ形状となるように、複数段のオーバーハング構造を有することを特徴としている。
【００１５】
また、本発明における第２の発明は、電界効果トランジスタのゲート電極の作製方法に関しており、多層レジスト塗布膜を用いたリフトオフ法によりゲート電極を作製する際に、半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に、リフトオフに使用する光レジストあるいは電子線レジストを塗布する工程と、前記の光レジストあるいは電子線レジストに、その断面構造が、すくなくともその一部において上部よりも下部の方が狭い幅をもつ形状を持ち、その溝の深さが上記の絶縁膜に達する、予め決められた平面形状をもつゲート電極パターンを形成する工程と、上記の絶縁膜をエッチングする第１のエッチング工程と、上記の多層レジスト塗布膜を予め決められた膜厚に相当する分エッチングする第２のエッチング工程と、半導体基板表面を予め決められた膜厚に相当する分エッチングする第３のエッチング工程と、ゲート電極材料の原子ビームあるいは分子ビームなどの粒子線を用いてゲート電極層を形成する工程と、多層レジスト塗布膜を除去してゲート電極を形成する工程とを含むことを特徴としている。
【００１６】
また、本発明における第３の発明は、電界効果トランジスタのゲート電極の作製方法に関しており、断線の少ない構造にするために、ゲート長をＬｇとし、最下層レジストの膜厚をａとし、上記の半導体基板に形成された絶縁膜の厚さと上記の第３のエッチング行程でエッチングされる半導体基板表面の深さとの厚さの合計をｂとし、上記の第２のエッチング工程において形成されるゲート電極パターンにおける最下層レジストの横方向の拡がりをｘとするとき、ｘ＞（（ａ／ｔａｎ７５°）−Ｌｇ／２）、かつ、ｂ＜（ｔａｎ７５°×Ｌｇ／２）、を満たすことを特徴としている。
【００１７】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて詳細に説明する。実施形態として、ＩｎＰ基板上にＨＥＭＴを形成する例を、図１（ａ）から（ｄ）に示して説明する。
【００１８】
図１（ａ）においては、ＩｎＡｌＡｓバッファー層、ＩｎＧａＡｓチャネル層、ＩｎＡｌＡｓスペーサー層、ＩｎＡｌＡｓ電子供給層、ＩｎＰエッチングストッパー層、およびＩｎＧａＡｓコンタクト層からなる多層膜構造をもった半導体基板にソース電極５とドレイン電極６が形成され、その上にマスク層として厚さ＝約２０ｎｍのシリコン酸化膜４が形成され、厚さ＝２００ｎｍの最下層レジスト層３と厚さ＝４５０ｎｍの中間層レジスト層２と厚さ＝２００ｎｍの最上層レジスト層１が塗布されている。最下層レジスト３と最上層レジスト１は、ともにポジレジストのＺＥＰである。中間層レジスト２は、ポジレジストＰＭＧＩである。
【００１９】
このレジスト構造を用いて、ゲートパターンを形成するには、以下のような手続きで処理する。
１）まず、最上層レジスト層１と中間層レジスト層２とを、電子ビーム露光法を用いて、最下層レジスト３の露光条件に影響を与えない程度に小さい露光量で露光し、高感度現像のできる現像液で現像する。このとき、露光する範囲はＴ型ゲートの上部の幅を決定する大きさとする。
【００２０】
２）次に、最下層レジスト３を、大きい露光量で露光し、低感度の現像液で現像する。このとき、露光する範囲はＴ型ゲートの下部の幅を決定する大きさとする。この時点における断面を示したのが、図１（ａ）である。
【００２１】
３）次に、図１（ｂ）に示す様に、最下層レジスト層３をエッチングマスクにしてシリコン酸化膜４を異方性の強いＲＩＥ（反応性イオンエッチング）でドライエッチングし、パターニングする。このときのエッチング条件は、エッチングガスＣＦ４、エッチング時間１分である。
【００２２】
４）次に、図１（ｃ）に示す様に、酸素プラズマを用いたレジストアッシングプロセスにより、レジストの一部を除去する。このプロセスは、当方的にアッシング（レジストのエッチング）が進行するので、それぞれのレジストが後退する。このとき、後に行うゲート形成用金属膜の良好な堆積のためには、ゲート長をＬｇとし、最下層レジストの膜厚をａとし、シリコン酸化膜の厚さとコンタクト層の厚さの合計をｂ、最下層レジストの横方向の拡がりをｘ、とするとき、ｘ＞（（ａ／ｔａｎ７５°）−Ｌｇ／２）、かつ、ｂ＜（ｔａｎ７５°×Ｌｇ／２）、とすることが望ましい。
【００２３】
５）次に、図１（ｄ）に示す様に、シリコン酸化膜４直下のコンタクト層７に当方性エッチングによりリセス構造を形成する。このエッチングにおいては、エッチングダメージが残らない様にウェットエッチングを行うことが望ましい。このときのエッチング条件は、クエン酸系エッチング溶液で５分間である。
【００２４】
次に異方性の強い堆積法によりゲート形成用金属（Ｔｉ（チタン）、Ｐｔ（白金）、あるいはＡｕ（金）膜の堆積を行う。異方性の強い堆積法としては、ビーム源を遠方に配置した、電子ビーム蒸着、レーザアブレーション、ヒータ加熱による蒸着、コリメータを用いたスパッタリング、等を用いた堆積法があり、これらのどの方法によってもよい。
【００２５】
次に、それぞれのレジスト層を、有機溶剤によって溶解して、除去する。この除去によって、レジスト層の上に堆積したゲート金属層が除去され、半導体基板から分離されることは、リフトオフプロセスとして、既によく知られている。
【００２６】
上記のプロセスにより得られたゲート電極の断面構造の例を図４（ａ）に示す。第１のオーバーハング１０と第２のオーバーハング１１とが形成されていることが分かる。また、比較のために、図４（ｂ）に、上記の第２の従来例によるゲート電極の断面構造の例を示す
【００２７】
以上、実施の形態を、ＩｎＰを基板とするＨＥＭＴについて説明したが、基板としては、上記の他に、ＧａＡｓ、ＧａＮ、ＳｉＣ、サファイア、Ｓｉ、Ｇｅ、ＩｎＡｓ等を用いることができ、また、ＭＥＳＦＥＴ、ＭＩＳＦＥＴ、ＭＯＳＦＥＴ、等の電界効果トランジスタに本発明を適用することは、容易である。
【００２８】
上記のように形成されたゲート電極は、下記のような特徴を持っている。１）ゲート電極の上部と半導体表面とを充分離間させた構造とすることができ、ゲート上部に関係した寄生ゲート容量を小さく保つことができる。２）また、ゲート電極と半導体基板のコンタクト部分を、５０ｎｍ以下に形成した場合でも、上方に徐々に幅が広がる構造なので、そのくびれた部分のくびれを抑制することができる。このため、素子の信頼度が改善され、ゲート電極の寄生抵抗値が減少することにより周波数特性および低ノイズ特性が改善される。
【００２９】
【発明の効果】
この発明は上記した構成からなるので、以下に説明するような効果を奏することができる。
【００３０】
まず、第１の発明において、電界効果トランジスタのゲート電極の断面構造を、上部よりも下部の方が狭い幅をもつ形状とし、複数段のオーバーハング構造を有するようにしたので、Ｔ型ゲート電極上部に関係した寄生ゲート容量を小さく保つことができ、また、素子の信頼度が改善され、ゲート抵抗値が減少することにより周波数特性および低ノイズ特性が改善される。
【００３１】
また、第２の発明では、電界効果トランジスタのゲート電極の作製方法において、多層レジスト塗布膜を用いたリフトオフ法によりゲート電極を作製する際に、半導体基板上に絶縁膜を形成する工程と、該絶縁膜上に、リフトオフに使用する光レジストあるいは電子線レジストを塗布する工程と、前記の光レジストあるいは電子線レジストに、その断面構造が、すくなくともその一部において上部よりも下部の方が狭い幅をもつ形状を持ち、その溝の深さが上記の絶縁膜に達する、予め決められた平面形状をもつゲート電極パターンを形成する工程と、上記の絶縁膜をエッチングする第１のエッチング工程と、上記の多層レジスト塗布膜を予め決められた膜厚に相当する分エッチングする第２のエッチング工程と、半導体基板表面を予め決められた膜厚に相当する分エッチングする第３のエッチング工程と、ゲート電極材料の原子ビームあるいは分子ビームなどの粒子線を用いてゲート電極層を形成する工程と、多層レジスト塗布膜を除去してゲート電極を形成する工程とを含むようにしたので、ゲート電極の断面構造を、上部よりも下部の方が狭い幅をもつ形状とし、複数段のオーバーハング構造を有するようにすることができる。
【００３２】
また、第３の発明では、第２の発明に加えて、ゲート長をＬｇとし、最下層レジストの膜厚をａとし、上記の半導体基板に形成された絶縁膜の厚さと上記の第３のエッチング行程でエッチングされる半導体基板表面の深さとの厚さの合計をｂとし、上記の第２のエッチング工程において形成されるゲート電極パターンにおける最下層レジストの横方向の拡がりをｘとするとき、ｘ＞（（ａ／ｔａｎ７５°）−Ｌｇ／２）、かつ、ｂ＜（ｔａｎ７５°×Ｌｇ／２）、を満たすようにしたので、ゲート電極における断線の発生が抑制されて歩留まりが向上し、ゲート抵抗が減少されて周波数特性および低ノイズ特性が改善される。
【図面の簡単な説明】
【図１】本発明の電界効果トランジスタのゲート電極の作製方法を示す断面図。
【図２】第１の従来例をしめす断面図。
【図３】第２の従来例をしめす断面図。
【図４】作製したゲート電極の断面透過電子顕微鏡写真。
【符号の説明】
１　最上層レジスト
２　中間層レジスト
３　最下層レジスト
４　シリコン酸化膜
５　ソース電極
６　ドレイン電極
７　コンタクト層
８　半導体基板
９　ゲート電極
１０　第１のオーバーハング
１１　第２のオーバーハング
１４　シリコン窒化膜
２０　電子線レジスト
２１　レジスト層
２２　金属薄膜
【図１】
2004055677.tif 000003
【図２】
2004055677.tif 000004
【図３】
2004055677.tif 000005
【図４】
2004055677.tif 000006