(57)【要約】【課題】クラックや割れの発生が抑制されたバイアホール構造を有する半導体装置を提供する。【解決手段】半導体基板１１１の一主面上に、それぞれ複数個のソース電極１１２、ゲートフィンガー１１３、ドレイン電極１１４が、平行に配列されている。各ソース電極の下には、基板の裏面からソース電極に達するバイアホール１１６が形成されている。そして、隣接し合う２つのバイアホールは、ゲートフィンガー１１３に垂直な方向から見て重なり合う部分がない配置になるように形成されている。したがって、ゲートフィンガーに垂直な面に応力が働いても、隣接し合うバイアホールの間にクラックや割れがはいることが抑制される。【選択図】　　　　図１
2004055869.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面〔以下、「表面」という〕上に複数個の電極が互いに平行に形成され、前記各電極の形成された領域において、前記表面の反対側の主面〔以下、「裏面」という〕から前記各電極に達する一つまたは複数のバイアホールが形成された半導体装置であって、隣接し合う２つの電極領域内の前記バイアホールが、前記電極が並ぶ方向からみて、互いに重なり合う部分を持たないことを特徴とする半導体装置。
【請求項２】
半導体基板の一表面上に複数個の電極が互いに平行に形成された半導体装置であって、前記各電極の形成された領域において、前記表面から基板途中まで表面バイアホールが形成され、該表面バイアホール内が金属層により充填され、前記半導体基板の裏面から前記金属層に達する一つまたは複数のバイアホールが形成され、隣接し合う２つの電極領域内の前記半導体基板の裏面側から形成されたバイアホールが、前記電極が並ぶ方向からみて、互いに重なり合う部分を持たないことを特徴とする半導体装置。
【請求項３】
前記半導体基板の裏面側から形成されたバイアホールの内面および前記半導体基板の裏面に金属層が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板の裏面側から形成された、各電極領域内の少なくとも１つずつのバイアホールが、隣接し合う２つの電極領域において、異なる面積を有することを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板の裏面側から形成された、各電極領域内の少なくとも１つずつのバイアホールが、隣接し合う２つの電極領域において、異なる形状を有することを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記半導体基板の裏面側から形成されたバイアホールの横断面が、滑らかな外周を有することを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記電極が電界効果トランジスタのソース電極であり、前記電極が並ぶ方向がゲート電極のゲート幅に沿う方向に垂直な方向であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記半導体装置が、ＧａＡｓ電界効果トランジスタまたはＧａＡｓ電界効果トランジスタを構成要素として有するモノリシックマイクロ波集積回路であることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は接地電極バイアホールを有する半導体装置に関するものである。
【０００２】
【従来の技術】
ＧａＡｓ　ＦＥＴ（ガリウム砒素電界効果トランジスタ）やそれらのＦＥＴを構成要素として持つＭＭＩＣ（モノリシックマイクロ波集積回路）では、基板表面にＦＥＴやＭＭＩＣを形成した後に、基板厚を薄くし、ＦＥＴの各ソース電極部において基板のＦＥＴが形成されている面と反対側の面（裏面）からソース電極に達するバイアホールを形成する。次に、バイアホールの内面および基板裏面全体にメッキ法等で金等の金属層を形成して接地電極とする。
【０００３】
その際、インダクタンスをできるだけ低減するためには、バイアホールを、ソース電極面内で可能な限り大きな横断面積を有するように形成する方がよいが、あまり大きくすると、半導体装置の強度低下を生じる。そこで、そのような強度低下を回避するためのバイアホール構成の半導体装置が、特開平１１−１５０１２７号公報に開示されている。図４は、同公報に開示されている半導体装置のバイアホール構成を説明するための平面図〔（ａ）〕とＸ−Ｘ線に沿った断面図〔（ｂ）〕である。図４（ａ）に示すように、半導体基板５１１の一主面上に、それぞれ複数個のソース電極５１２、ゲートフィンガー（ゲート電極）５１３、ドレイン電極５１４が平行に配列されており、また、図４（ｂ）に示すように、基板５１１の裏面からソース電極５１２に達するバイアホール５１６が形成され、バイアホール５１６の内面および基板５１１の裏面全体に金メッキ層５１５が形成されている。ここで、互いに隣接する２つのバイアホールの、ＦＥＴのゲートフィンガー（ゲート電極）のゲート幅方向に垂直な方向〔以下、「ゲートフィンガーに垂直な方向」という〕に沿う端面（例えばａとａ’、ｂとｂ’）が同一面上にあると、半導体装置の反りなどによって、端面に応力が加わったとき、２つのバイアホールの間でクラックや割れを生じやすくなる。特開平１１−１５０１２７号公報に開示の技術においては、図４（ａ）に示すように、互いに隣接するバイアホールの横断面の面積または／および断面形状を異なった構成とし、互いに隣接する２つのバイアホールの、ゲートフィンガーに垂直な方向に沿う端面（例えばａとａ’、ｂとｂ’）が同一面上に揃わなくなるようにバイアホールマージン５１８を備えた構成としている。これによって、半導体装置のゲートフィンガーに垂直な方向の強度の低減を抑制し、したがって、クラックやチップ割れの発生による歩留りの低減を抑制することができる。
【０００４】
【発明が解決しようとする課題】
特開平１１−１５０１２７号公報に開示の構成では、互いに隣接するバイアホールの横断面の面積または／および断面形状を異なった構成とすることにより、ゲートフィンガーに垂直な方向に沿う端面が同一面上に揃わないようにしているが、ゲートフィンガー５１３に垂直な方向から見て少なくとも互いに隣接するバイアホールは部分的に重なっている。したがって、上述の構成は、依然として、ゲートフィンガー５１３のゲート幅方向に短いバイアホールの横断面のエッジから、ゲートフィンガー５１３のゲート幅方向に長い隣接するバイアホールにクラックや割れがはいりやすいという問題を有する。また、バイアホールの横断面の面積や形状が各ソース電極領域において異なるということは、バイアホール形成用の露光マスク設計作業を複雑あるいは煩雑にするという欠点を有する。
【０００５】
本発明はこのような課題に鑑みてなされたものであって、その目的は、半導体装置の反りなどに対して機械的強度が強く、クラックや割れなどの生じにくいバイアホールを備えた半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、半導体基板の一主面〔以下、「表面」という〕上の少なくとも一部の領域に複数個の電極が互いに平行に形成され、前記各電極領域において、前記表面と反対側の主面〔以下、「裏面」という〕から前記各電極に達する一つまたは複数のバイアホールが形成された半導体装置であって、隣接し合う２つの電極領域内の前記バイアホールが、前記電極が並ぶ方向からみて、互いに重なり合う部分を持たないことを特徴とする半導体装置、が提供される。
【０００７】
また、上記の目的を達成するため、本発明によれば、半導体基板の一表面上の少なくとも一部の領域に複数個の電極が互いに平行に形成された半導体装置であって、前記各電極領域において、前記表面から基板途中まで表面バイアホールが形成され、該第１のバイアホールの内面に金属層が形成され、前記半導体基板の裏面から前記金属層に達する一つまたは複数のバイアホールが形成され、隣接し合う２つの電極領域内の前記半導体基板の裏面側から形成されたバイアホールが、前記電極が並ぶ方向からみて、互いに重なり合う部分を持たないことを特徴とする半導体装置、が提供される。
そして，好ましくは、半導体装置は、ＧａＡｓ電界効果トランジスタまたはＧａＡｓ電界効果トランジスタを構成要素として有するモノリシックマイクロ波集積回路であり、電極はソース電極である。
【０００８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係る半導体装置の平面図〔（ａ）〕とＡ−Ａ線に沿った断面図〔（ｂ）〕である。図１（ａ）に示すように、本実施の形態に係る半導体装置は、半導体基板１１１の１主面上に、それぞれ複数個のソース電極１１２、ゲートフィンガー１１３、ドレイン電極１１４が、平行に配列されている。ソース電極１１２、ゲートフィンガー１１３、ドレイン電極１１４は、ＦＥＴを形成している。半導体基板１１１は、例えばＧａＡｓ基板である。図１（ｂ）に示すように、各ソース電極１１２の下には、基板１１１の裏面からソース電極１１２に到達するようにバイアホール１１６が形成されている。バイアホール１１６は、周知のリソグラフィー技術とエッチング技術によって、ソース電極１１２、ゲートフィンガー１１３、ドレイン電極１１４が配列されている基板１１１の裏面よりソース電極に達するように形成される。バイアホール１１６の内面および基板１１１の裏面全体には金メッキ層１１５が形成されている。
【０００９】
図１（ａ）に示すように、互いに隣接する２つのバイアホールは、ゲートフィンガー１１３に垂直な方向から見て重なり合う部分がないように形成されている。したがって、任意のバイアホールのどの部分からも、特にゲートフィンガーに垂直な端面から、ゲートフィンガーに垂直な方向には、隣接するバイアホールのどの部分も存在しないから、ゲートフィンガーに垂直な面に応力が働いても、従来に比して、隣接するバイアホールにクラックや割れがはいることは非常に少なくなる。また、従来のようにバイアホールの横断面の面積や形状を各ソース電極領域で異ならせるという必要がないので、バイアホール形成用の露光マスク設計作業が複雑あるいは煩雑になるということがない。しかしながら、本実施の形態に係る半導体装置のバイアホールの横断面は、全て同じ面積や形状に限られるものではない。その形状は、図１（ａ）に示すような矩形に限られる必要はなく、楕円形や円形など、どのような形状であってもよい。また、横断面は、滑らかな外周を持つ形状であるほど、クラックや割れを防止する効果が大きくなる。
【００１０】
〔第２の実施の形態〕
図２は、本発明の第２の実施の形態に係る半導体装置の平面図である。図２に示すように、本実施の形態に係る半導体装置は、図１（ａ）に示す第１の実施の形態の半導体装置と同様に、半導体基板２１１の一主面上に、それぞれ複数個のソース電極２１２、ゲートフィンガー２１３、ドレイン電極２１４が、平行に配列されている。ただし、本実施の形態の半導体装置においては、単一のソース電極領域に複数のバイアホール２１６が形成されている。複数のバイアホール２１６はいずれも、半導体基板２１１の裏面からソース電極２１２まで達しており、バイアホール２１６の内面および基板２１１の裏面全体には金メッキ層２１５が形成されている。また、隣接し合う２つのソース電極領域にそれぞれ形成された複数のバイアホール２１６は、ゲートフィンガー２１３に垂直な方向から見て重なり合う部分がないように形成されている。
【００１１】
本実施の形態に係る半導体装置においては、隣接し合う２つのソース電極領域にそれぞれ形成された複数のバイアホールが、ゲートフィンガー２１３に垂直な方向から見て重なり合う部分を持たないから、第１の実施の形態の半導体装置と同様に、ゲートフィンガーに垂直な面に応力が働いても、クラックや割れの発生が有効に防止される。さらに、本実施の形態に係る半導体装置においては、個々のバイアホールの面積を小さくすることができるので、クラックや割れの発生が、図１に示す第１の実施の形態の半導体装置に比して、さらに低減される。また、バイアホールが、１つのソース電極内で複数個に分散されているので、放熱効果等においても、半導体装置内での均一性が向上される。
【００１２】
なお、本実施の形態に係る半導体装置においても、バイアホールの横断面は、全て同じ面積や形状に限られるものではない。また、全てのソース電極部に同数のバイアホールが形成される必要はなく、さらに、１つのバイアホールしか形成されないソース電極部が存在してもよい。
【００１３】
〔第３の実施の形態〕
図３は、本発明の第３の実施の形態に係る半導体装置の平面図〔（ａ）〕とＢ−Ｂ線に沿った断面図〔（ｂ）〕である。図３（ａ）に示すように、本実施の形態に係る半導体装置は、図１（ａ）、図２に示す第１、第２の実施の形態の半導体装置と同様に、半導体基板３１１の一主面上に、それぞれ複数個のソース電極３１２、ゲートフィンガー３１３、ドレイン電極３１４が、平行に配列されている。ただし、本実施の形態の半導体装置においては、図３（ｂ）に示すように、基板３１１の裏面側からだけではなく、ソース電極３１２、ゲートフィンガー３１３、ドレイン電極３１４の形成されている表面側からもバイアホールが形成されている。この表面バイアホールは、ソース電極３１２の内部領域に、基板３１１の表面から、基板内部途中まで形成されている。表面バイアホールには金属が埋め込まれており、金属層３２０が形成されている。裏面側のバイアホール３１６は金属層３２０まで達しており、その内面および基板３１１の裏面全体には金メッキ層３１５が形成されている。
【００１４】
図３（ａ）に示すように、裏面側のバイアホール３１６は、表面バイアホールの一部の領域にだけ形成されている。そして、隣接し合う２つの裏面側のバイアホール３１６は、ゲートフィンガー３１３に垂直な方向から見て重なり合う部分がないように形成されている。したがって、基板３１１の表面から裏面まで表面バイアホールと裏面側のバイアホール３１６とがつながっている領域が、隣接し合う２つのソース電極領域の間で、ゲートフィンガーに垂直な方向から見て、重なり合う部分を持たないから、第１、第２の実施の形態の半導体装置と同様に、ゲートフィンガーに垂直な面に応力が働いても、クラックや割れの発生が有効に防止される。さらに、本実施の形態に係る半導体装置においては、基板の表面側にソース電極の大きな領域を占めるように表面バイアホールを形成し、金属を埋めこんでいるので熱的な抵抗を小さくでき、図２に示す第２の実施の形態に係る半導体装置に比して、さらに熱の放散等の半導体装置内での不均一性を改善することができるという効果が得られる。
【００１５】
なお、以上の説明においては、裏面側のバイアホールは、各ソース電極内において１個ずつ形成されているが、第２の実施の形態の場合のように、複数個が分散して形成されていてもよい。また、その形状も矩形に限定されることはない。また、表面バイアホールには、金属を埋め込むかわりに、金等によるメッキ層を形成してもよい。さらに、裏面側のバイアホール３１６は、その横断面が表面バイアホールの横断面の外側にはみ出して形成されてもよいし、完全に内部に形成されてもよい。
【００１６】
以上、本発明をその好適な実施の形態に基づいて説明したが、本発明の半導体装置は、上述した実施の形態のみに制限されるものではなく、本願発明の要旨を変更しない範囲で種々の変化を施した半導体装置も、本発明の範囲に含まれる。例えば、本発明の半導体装置のバイアホールは、ＦＥＴのソース電極領域に形成されるものに限定されることなく、半導体基板上に連続的に平行に並んでいる電極領域一般に形成可能である。また、本発明の半導体装置は、ＧａＡｓ　ＦＥＴあるいはＧａＡｓ　ＦＥＴを構成要素として持つＭＭＩＣに限定されることなく、基板上に電極が連続的に平行に並んでいる半導体装置であればよい。
【００１７】
【発明の効果】
以上説明したように、本発明による半導体装置は、基板の表面から裏面までバイアホールがつながっている領域が、隣接し合うソース電極部の間で、ゲートフィンガーに垂直な方向から見て、重なり合う部分を持たないものであるから、ゲートフィンガーに垂直な方向の応力に対して、クラックや割れの発生を防止することが可能である。
【００１８】
また、本発明による半導体装置は、バイアホールの横断面の面積や形状を異なるものとする必要がないものであるから、バイアホール形成用の露光マスク設計作業を複雑あるいは煩雑にするということがない。
【００１９】
また、本発明による半導体装置は、１つのソース電極内に複数のバイアホールを分散して形成したり、金属で埋めた表面バイアホールを形成したりするものであるから、熱の放散等の半導体装置内での不均一性を改善することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の平面図〔（ａ）〕とＡ−Ａ線に沿った断面図〔（ｂ）〕。
【図２】本発明の第２の実施の形態に係る半導体装置の平面図。
【図３】本発明の第３の実施の形態に係る半導体装置の平面図〔（ａ）〕とＢ−Ｂ線に沿った断面図〔（ｂ）〕。
【図４】従来例の半導体装置の平面図〔（ａ）〕とＸ−Ｘ線に沿った断面図〔（ｂ）〕。
【符号の説明】
１１１、２１１、３１１、５１１　半導体基板
１１２、２１２、３１２、５１２　ソース電極
１１３、２１３、３１３、５１３　ゲート電極
１１４、２１４、３１４、５１４　ドレイン電極
１１５、２１５、３１５、５１５　金メッキ層
１１６、２１６、３１６、５１６　バイアホール
３２０　金属層
５１８　バイアホールマージン
【図１】
2004055869.tif 000003
【図２】
2004055869.tif 000004
【図３】
2004055869.tif 000005
【図４】
2004055869.tif 000006