(57)【要約】      （修正有）【課題】１つのトランジスタで多値の記憶保持が可能であり、更に微細化することができる半導体記憶装置を提供する。【解決手段】半導体基板１１と半導体膜と、ウェル領域又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜１２と、上記ゲート絶縁膜上に形成されたゲート電極１３と、上記ゲート電極側壁の両側に形成された２つのメモリ機能部２１，２２と、上記２つのメモリ機能部２１，２２のそれぞれに対応する２つの拡散層領域１７，１８と、上記ゲート電極下に配置されたチャネル領域とを備える構成で、上記メモリ機能部２１，２２は、分極を保持する機能を有する強誘電体からなり、上記強誘電体内に保持された分極の大きさ又は方向により、上記ゲート電極１３に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極側壁の両側に形成された２つのメモリ機能部と、
上記２つのメモリ機能部のそれぞれに対応する２つの拡散層領域と、
上記ゲート電極下に配置されたチャネル領域とを備え、
上記メモリ機能部は、分極を保持する機能を有する強誘電体からなり、
上記メモリ機能部は、上記強誘電体内に保持された分極の大きさ又は方向により、上記ゲート電極に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体装置において、
上記２つのメモリ機能部の少なくとも一方において、上記強誘電体内に保持される分極ベクトルは、３値以上の多値をとることを特徴とする半導体記憶装置。
【請求項３】
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成され、両側の下部が抉れた形状を有するゲート電極と、
その一部が少なくとも上記ゲート電極の抉れた部分をそれぞれ埋めている２つのメモリ機能部と、
上記２つのメモリ機能部のそれぞれに対応する２つの拡散層領域と、
上記ゲート電極下に配置されたチャネル領域とを備え、
上記メモリ機能部は、分極を保持する機能を有する強誘電体からなり、
上記メモリ機能部は、上記強誘電体内に保持された分極の大きさ又は方向により、上記ゲート電極に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴とする半導体記憶装置。
【請求項４】
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極側壁の両側に形成された２つのメモリ機能部と、
上記２つのメモリ機能部のそれぞれに対応する２つの拡散層領域と、
上記ゲート電極下に配置されたチャネル領域と、
上記ゲート電極の側壁に上記２つのメモリ機能部のそれぞれを介して配置された第１及び第２の電極とを備え、
上記メモリ機能部は、分極を保持する機能を有する強誘電体からなり、
上記メモリ機能部の一部は、上記半導体基板又は拡散層領域と上記第１又は第２の電極とにより挟まれた構造を有し、
上記メモリ機能部は、上記強誘電体内に保持された分極の大きさ又は方向により、上記ゲート電極に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
上記ゲート電極と上記第１及び第２の電極とは電気的に接続されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至５に記載の半導体記憶装置において、
上記メモリ機能部と、上記拡散層領域及びチャネル領域とは、絶縁体膜により隔てられていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。より詳細には、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタからなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、１つの電界効果トランジスタで２ビットの記憶が可能な不揮発性メモリとして、サイファン・セミコンダクターズ・リミテッド社が開発したメモリがある（特表２００１−５１２２９０）。
【０００３】
このメモリは、図９に示したように、Ｐ型ウェル領域９０１上にゲート絶縁膜を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２及び第２のＮ型拡散層領域９０３から構成される。ゲート絶縁膜は、シリコン酸化膜９０４、９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜からなる。シリコン窒化膜９０６中には、第１及び第２のＮ型拡散層領域９０２、９０３の端部付近に、それぞれ記憶保持部９０７、９０８が形成されている。
【０００４】
これらの記憶保持部９０７、９０８のそれぞれの個所での電荷の多寡をトランジスタのドレイン電流として読み出すことにより、１トランジスタで２ビットの情報を記憶させることができる。
【０００５】
【特許文献１】特表２００１−５１２２９０号公報
【０００６】
【発明が解決しようとする課題】
しかし、前記のメモリでは、ゲート絶縁膜はＯＮＯ膜の３層構造であり、薄膜化が困難であるため、素子の微細化が困難であるという問題があった。すなわち、ゲート絶縁膜の膜厚に関するスケーリングが困難であり、短チャネル効果の増大を招くことにより、素子の微細化が果たせなかった。また、チャネル長が短くなるにつれ、１つのトランジスタの記憶保持部９０７、９０８の２箇所を分離することが困難となるため、さらなる素子の微細化が果たせなかった。
【０００７】
本発明は前記課題に鑑みなされたものであり、１つのトランジスタで多値の記憶保持が可能であり、更に微細化することができる半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、第１の発明の半導体記憶装置は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極側壁の両側に形成された２つのメモリ機能部と、
上記２つのメモリ機能部のそれぞれに対応する２つの拡散層領域と、
上記ゲート電極下に配置されたチャネル領域とを備え、
上記メモリ機能部は、分極を保持する機能を有する強誘電体からなり、
上記メモリ機能部は、上記強誘電体内に保持された分極の大きさ又は方向により、上記ゲート電極に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴としている。
【０００９】
上記構成によれば、上記ゲート電極側壁の両側に形成された２つのメモリ機能部は、上記ゲート絶縁膜とは独立しているので、メモリ機能部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。また、ゲート電極の両側に形成された２つのメモリ機能部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。言い換えれば、２つのメモリ機能部間の距離を小さくすることができる。したがって、２ビット動作が可能で、かつ微細化が容易な半導体記憶装置が提供される。
【００１０】
更には、本半導体記憶装置の書き換え時間は、メモリ機能部を構成する強誘電体の分極反転速度によるため、電荷を注入する従来例に比べ、高速書き換え、例えば数１０ｎｓ程度、が可能となる。更には、メモリ機能部が強誘電体で形成されているため、多数回の書き換えに耐え得る。
【００１１】
また、一実施の形態では、２つのメモリ機能部の少なくとも一方において、上記強誘電体内に保持される分極ベクトルは、３値以上の多値をとることを特徴としている。上記実施の形態によれば、上記メモリ機能部には３値以上の多値の情報が記憶されるため、単位情報量当たりの素子面積が低減される。従って、より高集積な半導体記憶装置が提言される。
【００１２】
また、本発明の第２の半導体記憶装置は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成され、両側の下部が抉れた形状を有するゲート電極と、
その一部が少なくとも上記ゲート電極の抉れた部分をそれぞれ埋めている２つのメモリ機能部と、
上記２つのメモリ機能部のそれぞれに対応する２つの拡散層領域と、
上記ゲート電極下に配置されたチャネル領域とを備え、
上記メモリ機能部は、分極を保持する機能を有する強誘電体からなり、
上記メモリ機能部は、上記強誘電体内に保持された分極の大きさ又は方向により、上記ゲート電極に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴としている。
【００１３】
本発明によってもまた、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００１４】
更には、メモリ機能部はゲート電極と半導体基板とに挟まれるため、電界の向きは半導体基板に対してほぼ垂直となる。従って、強誘電体の分極軸方向を基板に対して垂直にしておけば、低い電圧で効率良く分極の大きさ又は向きを変えることができる。またメモリ機能部内のうち、ゲート電極の抉れを埋めている部分では、電界の強さと向きがほぼ一定となるので、抗電圧Ｖｃはメモリ機能部内でほぼ一定である。また、メモリ機能部のうち、ゲート電極の抉れを埋めている部分では、比較的高電界がかかる。従って、低電圧で書き換えを行なうことが可能となる。
【００１５】
また、本発明の第３の半導体記憶装置は、
半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜と、
上記半導体基板、半導体基板内に設けられたウェル領域又は絶縁体上に配置された半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極側壁の両側に形成された２つのメモリ機能部と、
上記２つのメモリ機能部のそれぞれに対応する２つの拡散層領域と、
上記ゲート電極下に配置されたチャネル領域と、
上記ゲート電極の側壁に上記２つのメモリ機能部のそれぞれを介して配置された第１及び第２の電極とを備え、
上記メモリ機能部は、分極を保持する機能を有する強誘電体からなり、
上記メモリ機能部の一部は、上記半導体基板又は拡散層領域と上記第１又は第２の電極とにより挟まれた構造を有し、
上記メモリ機能部は、上記強誘電体内に保持された分極の大きさ又は方向により、上記ゲート電極に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなることを特徴としている。
【００１６】
本発明によってもまた、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００１７】
更には、メモリ機能部の一部は上記第１の又は第２の電極と半導体基板とに挟まれるため、例えば上記第１の又は第２の電極と拡散層領域の間に電圧を印加した場合、メモリ機能部内の電界の向きは半導体基板に対してほぼ垂直となる。またメモリ機能部内では、電界の強さと向きがほぼ一定となるので、抗電圧はメモリ機能部内でほぼ一定である。従って、低電圧で書き換えを行なうことが可能となる。
【００１８】
本発明の第３の半導体記憶装置の一実施の形態では、
上記ゲート電極と上記第１及び第２の電極とは電気的に接続されていることを特徴としている。本発明によってもまた、第３の発明の半導体記憶装置と同様な作用効果を奏する。更には、ゲート電極と第１及び第２の電極に与える電圧を別々に制御する必要がなくなるため、配線の数が減り、デバイスの微細化が可能である。
【００１９】
一実施の形態では、
上記メモリ機能部と、上記拡散層領域及びチャネル領域とは、絶縁体膜により隔てられていることを特徴としている。これにより、メモリ機能部に用いられる強誘電体材料の構成元素が上記拡散層領域又はチャネル領域へ拡散することが防がれる。
【００２０】
【発明の実施の形態】
本発明の半導体記憶装置は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能部と、メモリ機能部のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域（拡散層領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【００２１】
この半導体記憶装置は、１つのメモリ機能部に２値又はそれ以上の情報を記憶することにより、多値の情報を記憶するメモリ素子として機能する。
【００２２】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００２３】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００２４】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。
【００２５】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極の材質は、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下には、チャネル領域が形成されるが、チャネル領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル領域が存在する場合には、そのチャネル領域は、後述するメモリ機能部で覆われていることが好ましい。
【００２６】
メモリ機能部は、外部からの電界により分極が生じ、外部からの印加電界消失後もその分極が保持される強誘電体材料からなるのが好ましい。
【００２７】
メモリ機能部に用いられる強誘電体材料は、分極状態の差が大きくなるように、残留分極量の大きい強誘電体材料、例えばＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３  （ＰＺＴ）、であることが好ましく、更には強誘電体の分極軸方向が電界のかかる方向に向いているのがより好ましい。なぜなら、上記分極方向と電界の向きとが一致するとき、分極の方向を変えるのに要する電圧が最も低くなるからである。
【００２８】
メモリ機能部に用いられる強誘電体材料の構成元素がＳｉ中へ拡散することを防ぐため、メモリ機能部とソースやドレイン領域、チャネル領域及びゲート電極とは絶縁体薄膜層により隔てられていることが好ましい。絶縁体薄膜層は、例えばＡｌ２Ｏ３やＴｉＯ２等の単層膜又は積層膜が挙げられる。
【００２９】
メモリ機能部は、ゲート電極の両側に形成されており、また、半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。
【００３０】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、メモリ機能部のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３１】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したときのメモリ機能部下のオフセット領域の反転しやすさがメモリ機能部の分極の大きさ又は方向によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなる。したがって、オフセット量はメモリ効果と駆動電流の双方が適切な値となるように決定すればよく、好ましくはオフセット量は５ｎｍ〜３０ｎｍ程度である。
【００３２】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能部の少なくとも一部を挟持するように配置することが好ましい。
【００３３】
本発明の半導体記憶装置は、ゲート絶縁膜上に形成された単一のゲート電極、ソース領域、ドレイン領域及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書き換え、読出しの各動作を行なう。具体的な動作原理及び動作電圧の例は、後述する。本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。ただし、ゲート電極の側壁にメモリ機能部を介して、さらに電極を加え、メモリ機能部の一部が上記電極と半導体基板に挟まれるように配置してもよい。
【００３４】
本発明の半導体記憶装置は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に積層構造のサイドウォールスペーサを形成する方法と類似した方法によって形成することができる。具体的には、ゲート電極を形成した後、分極保持膜を全面に形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法が挙げられる。
【００３５】
分極保持部の形成方法は、ＣＶＤ法やスパッタ法、あるいはＬＳＭＣＤ法などが挙げられる。
【００３６】
本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００３７】
以下に、本発明の半導体記憶装置について、図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態では、Ｎチャネル型のメモリ素子の場合を説明する。Ｐチャネル型のメモリ素子の場合は、各ノードに印加する電圧の符号を反対にすればよい。
【００３８】
本実施の形態の半導体記憶装置を構成するメモリ素子は、多値の記憶が可能な不揮発性メモリセルとして、図１に示したように、Ｐ型の半導体基板１１上に、ゲート絶縁膜１２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されており、ゲート絶縁膜１２及びゲート電極１３の側壁に、サイドウォールスペーサ形状の第１及び第２のメモリ機能部２１、２２が形成されて構成されている。第１及び第２のメモリ機能部２１、２２がゲート電極１３、ゲート絶縁膜１２、オフセット領域４１、４２及び拡散層領域１８、１９と接する部分には、第１及び第２の絶縁体薄膜層３１、３２がそれぞれ形成されている。また、メモリ機能部のゲート電極１３と反対の側には、Ｎ型の導電型を有する第１の拡散層領域１７及び第２の拡散層領域１８（ソース／ドレイン領域）が形成されており、このソース／ドレイン領域１７，１８は、ゲート電極１３端部に対して（ゲート電極１３が形成された領域４１から）オフセットされている。
【００３９】
このように、メモリトランジスタの第１及び第２のメモリ機能部２１、２２は、ゲート絶縁膜とは独立して形成されている。したがって、第１及び第２のメモリ機能部２１、２２が担うメモリ機能と、ゲート絶縁膜１２が担うトランジスタ動作機能とは分離されている。また、ゲート電極の両側に形成された２つのメモリ機能部２１、２２はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。したがって、このメモリトランジスタは、多値の記憶が可能で、かつ微細化が容易である。
【００４０】
また、ソース／ドレイン領域１７、１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したときのメモリ機能部下のオフセット領域４２の反転しやすさを、メモリ機能部が保持している分極の大きさ又は向きによって大きく変化させることができ、メモリ効果を増大させることが可能となる。更に、ソース／ドレイン領域がゲート電極からオフセットしているから、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。
【００４１】
サイドウォールスペーサ形状のメモリ機能部２１、２２は、強誘電体材料で形成されているため、外部からの電圧印加によって分極し、外部からの印加電圧がなくなった後もその分極を保持することが可能である。
【００４２】
また、絶縁体薄膜層３１、３２が形成されていることにより、メモリ機能部に用いられている強誘電体材料の構成元素がＳｉ中へ拡散することを防止することができる。
【００４３】
このメモリの書き換え動作原理を、図２を用いて説明する。
【００４４】
ここで、書き換えとは、メモリ機能部の分極の大きさ又は方向を変えることを指すこととする。
【００４５】
第２のメモリ機能部２２を分極させる（書きこむ）ためには、図２（ａ）に示すように、ゲート電極１３と第２の拡散層領域１８の間に電圧を印加する。ゲート電極１３と第２の拡散層との間に電圧を印加した場合、第２のメモリ機能部２２及び第２の絶縁体薄膜部３２は図２（ｂ）矢印ＡＡ’で示される方向に電圧がかかり、分極する。その後、ゲート電極１３と第２の拡散層領域１８間の印加電圧をなくすと、第２の絶縁体薄膜部３２部分の分極は消失するが、第２のメモリ機能部２２は強誘電体で形成されているため分極が保持される。第１のメモリ機能部２１を分極させるためには、ゲート電極１３と第１の拡散層領域１７との間に電圧を印加すればよい。
【００４６】
以下に、本メモリ素子において多値の記憶を行なう方法及び原理を説明する。
【００４７】
図３において、ゲート電極１３に印加する電圧をＶｇ、第２の拡散層領域１８に印加する電圧をＶｓとし、メモリ機能部に用いた強誘電体部分の分極反転に必要な電圧、即ち抗電圧をＶｃとする。
【００４８】
例えば、まずＶｓ＞Ｖｇとなるように電圧を印加する。ただし、ここでＶｓとＶｇとの差はメモリ機能部に用いられている強誘電体材料が分極反転するために充分な電圧、即ち抗電圧Ｖｃより大きい必要がある。このとき、第２のメモリ機能部２２は図３（ａ）のように分極する。このとき、外部から印加する電圧を消失させても、強誘電体の有する残留分極量の分極は保持されている。この状態を「状態１」とする。
【００４９】
続いて、Ｖｇに対してＶｓが低くなるように電圧を印加する。このとき、第２のメモリ機能部２２内に発生する電界は、内側（ゲート電極、拡散層領域に近い側）の方が強くなるため、第２のメモリ機能部２２は内側から順に分極が反転して行く。ここで印加する電圧ＶｓとＶｇの差が、メモリ機能部に用いた強誘電体の抗電圧Ｖｃ程度になると、第２のメモリ機能部２２の分極状態は例えば図３（ｂ）のようになり、内部で分極が相殺するため、外見上は強誘電体が分極していないように見える。この状態を「状態２」とする。
【００５０】
続いて、Ｖｇに対してさらにＶｓが低くなるように電圧を印加する。ここでＶｓとＶｇとの差はＶｃより大きい必要がある。このとき、第２のメモリ機能部２２は図３（ｃ）のように分極する。このときも「状態１」と同様に、外部から印加する電圧を消失させても、残留分極量の分極は保持されている。この状態を「状態３」とする。
【００５１】
続いて、Ｖｇに対してＶｓが高くなるように電圧を印加する。ただし、ここで印加する電圧ＶｓとＶｇとの差は、メモリ機能部に用いた強誘電体の抗電圧Ｖｃ程度であることが望ましい。このとき、上記状態２と同様に、第２のメモリ機能部２２の分極状態は例えば図３（ｄ）のようになり、外見上、強誘電体が分極していないように見える。この状態を「状態４」とする。
【００５２】
これら状態１〜４のうち、「状態２」と「状態４」は等価であるから、実質的には３種類の書きこみ状態（３値）が存在することになる。また、本実施例において、「状態１」と「状態２」の間、「状態２」と「状態３」の間、などの分極状態を細かく検出すれば、４値以上も可能である。
【００５３】
第１のメモリ機能部２１を書き換えるには、上記電圧条件において、第１の拡散層領域１７と第２の拡散層領域１８を入れ替えればよい。
第１のメモリ機能部、第２のメモリ機能部に各３種類の状態があり、それらの組み合わせを考慮すると、本メモリにおいては計９種類の書きこみ状態（９値）が可能となる。
【００５４】
上記条件に従い、今回の実施例ではＶｃ＝約１Ｖになるようにメモリ機能部を設計し、「状態１」を達成するためのＶｓを３Ｖ、Ｖｇを０Ｖとした。同様に、「状態２」を達成するためのＶｓを−１Ｖ、Ｖｇを０Ｖ、「状態３」を達成するためのＶｓを−３Ｖ、Ｖｇを０Ｖ、「状態４」を達成するためのＶｓを１Ｖ、Ｖｇを０Ｖとした。なお、上記電圧値は１つの例を示したものであり、メモリセルの使用条件、具体的にはメモリセルアレイ構造、動作方式、電源電圧等に適合するよう、適宣変更すればよい。
【００５５】
次に、上記メモリ素子の読み出し動作原理を説明する。
【００５６】
第２のメモリ機能部２２に記憶された情報を読み出す場合、第１の拡散層領域１７をドレイン電極に、第２の拡散層領域１８をソース電極とし、トランジスタを飽和領域動作させる。ここで、ゲート電極とドレイン電極間にかかる電圧は強誘電体の抗電圧より小さくなるように設定する。これは、ゲート電極とドレイン電極間に抗電圧以上の電圧が印可されると、読み出し時に第１のメモリ機能部を書き換えてしまうからである。
【００５７】
例えば、第２のメモリ機能部２２が「状態１」であれば右側のオフセット領域４２における反転層の形成が阻害されるので、ドレイン電流が流れにくい。一方、第２のメモリ機能部２２が「状態３」であれば右側のオフセット領域４２における反転層の形成が促進されるので、ドレイン電流が流れやすい。「状態２」と「状態４」では、ドレイン電流は「状態１」と「状態３」の場合との中間程度の流れやすさを示す。
【００５８】
第１のメモリ機能部２１に記憶された情報を読み出す場合、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とし、同様の読み出しを行なえばよい。
【００５９】
次に、このメモリ素子の形成工程を説明する。まず、図４（ａ）に示すように、半導体基板１１上に、膜厚１〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜１２及び膜厚５０〜４００ｎｍ程度のポリシリコン、ポリシリコンと高融点金属シリサイドの積層膜又はポリシリコンと金属との積層膜からなるゲート電極材料膜を形成し、所望の形状にパターニングすることによりゲート電極１３を形成した。
【００６０】
なお、ゲート絶縁膜及びゲート電極の材料は、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【００６１】
続いて、図４（ｂ）に示すように、得られた半導体基板１１上全面に、膜厚５０〜１５０ｎｍ、より好ましくは膜厚５０〜１００ｎｍのＡｌ２Ｏ３膜６１をスパッタ法により堆積した。次に、Ａｌ２Ｏ３膜６１上全面に、膜厚５０〜２００ｎｍ、より好ましくは１００〜１５０ｎｍのＰＺＴ膜６２をスパッタ法により堆積した。続いて５００℃〜７００℃の温度、より好ましくは６００℃〜６５０℃の温度で、酸素雰囲気中での焼成を行ない、ＰＺＴ膜６２の結晶化を行なった。
【００６２】
続いて、図４（ｃ）に示すように、異方性エッチングによりＡｌ２Ｏ３膜６１及びＰＺＴ膜６２をエッチバックすることにより、第１及び第２のメモリ機能部２１、２２を、ゲート電極の側壁にサイドウォールスペーサー状に形成した。
【００６３】
その後、ゲート電極１３及びサイドウォールスペーサー状のメモリ機能部をマスクとしてイオン注入することにより、ソース／ドレイン領域１７，１８を形成した。
【００６４】
本実施の形態の半導体記憶装置によれば、メモリトランジスタのメモリ機能部は、ゲート絶縁膜とは独立して形成され、ゲート電極の両側に形成されている。また、メモリ機能部は強誘電体材料で形成されている。そのため、多値の記憶が可能であり、高速書き換え、多数回の書き換え耐性が得られる。更には、各メモリ機能部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能部が担うメモリとしての機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって素子の微細化が容易となる。
【００６５】
本実施例では、絶縁体薄膜部としてＡｌ２Ｏ３を用いているが、本発明はこれに限定されるものではなく、例えばＴｉＯ２など、他の金属酸化物を用いてもよい。
【００６６】
本実施例では、メモリ機能部としてＰＺＴを用いているが、本発明はこれに限定されるものではなく、ＰＺＴにＬａを添加したＰＬＺＴや、Ｂｉ４Ｔｉ３Ｏ１２（ＢＩＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）でも同様の効果が期待できる。
【００６７】
また、本実施例では、メモリ機能部の強誘電体膜の形成方法として、スパッタ法を用いているが、例えばＣＶＤ法やＬＳＭＣＤ法など、他の成膜手段を用いることもできる。
【００６８】
本実施例では、図１に示される構造を用いているが、例えば図５に示されるように、メモリ機能部がゲート電極の上端まで達していない構造でも良い。
（実施の形態２）
この実施の形態の半導体記憶装置は、図６（ａ）に示すように、ゲート電極１３の両側の下部が抉れており、メモリ機能部２１、２２は上記抉れを埋めるように構成される以外は、実施の形態１の半導体記憶装置と実質的に同様である。なお、メモリ機能部２１、２２は、ゲート電極１３の側壁にまで延在して形成されていても良い。
【００６９】
メモリ機能部２１、２２は、実施の形態１と同様に強誘電体材料で形成されている。メモリ機能部２１、２２はゲート電極１３と半導体基板１１及び拡散層領域１７、１８とに挟まれるため、例えばゲート電極１３と第２の拡散層１８の間に電圧を印加した場合、第２のメモリ機能部２２は、図６（ｂ）に示されるように電圧が印加される。すなわち、電界の向き（図６（ｂ）のＢ−Ｂ’の方向）は半導体基板に対してほぼ垂直となる。従って、分極軸方向を基板に対して垂直にしておけば、低い電圧で効率良く分極の大きさ又は向きを変えることができる。またメモリ機能部内では、電界の強さと向きがほぼ一定となるので、抗電圧Ｖｃはメモリ機能部内でほぼ一定である。また、メモリ機能部２１、２２は比較的薄くなるので、強い電界がかかる。従って、低電圧で書き換えを行なうことが可能となる。
【００７０】
このメモリの書き換え原理に関しては、ゲート電極１３と第２の拡散層領域２２の間に電圧を印加した場合、第１の実施例において、第２のメモリ機能部内で基板に対して斜め方向に生じていた電界が、本実施例では図６（ｂ）のＢ−Ｂ’のように基板に対して垂直に生じる、また電気力線が短いということ以外、第１の実施例とほぼ同様である。例えば第２のメモリ機能部２２を書き換える場合、ゲート電極１３と第２の拡散層領域１８との間に印加する電圧の向きと大きさによって、３値またはそれ以上の値を有することができる。これは第１のメモリ機能部に関しても同様である。
【００７１】
上記メモリ素子の読み出し動作原理に関しても、第１の実施例と同様、第２のメモリ機能部２２に記憶された情報を読み出す場合、第１の拡散層領域１７をドレイン電極に、第２の拡散層領域１８をソース電極とし、トランジスタを飽和領域動作させる。ここで、ゲート電極とドレイン電極間にかかる電圧は強誘電体の抗電圧より小さくなるように設定する。このとき、第２のメモリ機能部の分極の向きによって、反転層の形成が阻害又は促進されるため、流れるドレイン電流の量が変化する。
【００７２】
第１のメモリ機能部２１に記憶された情報を読み出す場合、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とし、同様の読み出しを行なえばよい。
（実施の形態３）
本実施の形態の半導体記憶装置を構成するメモリ素子は、図７に示すように、半導体基板１１上に、ゲート絶縁膜１２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されており、ゲート絶縁膜１２及びゲート電極１３の側壁に、第１のメモリ機能部２１及び第２のメモリ機能部２２が形成されて構成されている。第１及び第２のメモリ機能部２１、２２の下には、第１及び第２の絶縁体薄膜層３１、３２が形成されている。ゲート電極１３の側壁には、メモリ機能部２１、２２を介して、第１及び第２の電極５１、５２が形成されている。上記メモリ機能部２１、２２の一部は、上記第１又は第２の電極５１、５２と、半導体基板１１又は拡散層領域１７、１８とに挟まれている。また、メモリ機能部のゲート電極１３と反対の側には、第１の拡散層領域１７及び第２の拡散層領域１８が形成されている。
【００７３】
この半導体記憶装置によっても、実施の形態１の半導体記憶装置と同様の作用効果を奏する。メモリ機能部２１、２２は、実施の形態１と同様に強誘電体材料で形成されている。メモリ機能部２１、２２は第１及び第２の電極５１、５２と半導体基板又は拡散層領域１７、１８とに挟まれるため、例えば第２の電極５２と第２の拡散層１８の間に電圧を印加した場合、第２のメモリ機能部２２内の電界の向きは半導体基板に対してほぼ垂直となる。従って、第２の実施例同様、分極軸方向を基板に対して垂直にしておけば、低い電圧で効率良く分極の大きさ又は向きを変えることができる。またメモリ機能部内では、電界の強さと向きがほぼ一定となるので、抗電圧Ｖｃはメモリ機能部内でほぼ一定である。更に、メモリ機能部内には比較的高電界がかかる。従って、低電圧で書き換えを行なうことが可能となる。
【００７４】
以下に、本実施例における書き換え方法を説明する。例えば第２のメモリ機能部２２を分極させる場合は、第２の電極５２と、第２の拡散層１８との間に電圧を印加する。ここで、第２の電極５２に印加される電圧をＶｓｇとし、第２の拡散層１８に印加される電圧をＶｓとする。第１の状態はＶｓ＞Ｖｓｇ（但しここでＶｓとＶｓｇの差は強誘電体の抗電圧Ｖｃより大きい）で表される条件の電圧を印加した場合である。第２の状態は、第１の状態のあと、Ｖｓ＜Ｖｓｇ（但しここでＶｓとＶｓｇの差は強誘電体の抗電圧Ｖｃ程度の値）で表される条件の電圧を印加した場合である。第３の状態は第２の状態のあと、第１の状態はＶｓ＜Ｖｓｇ（但しここでＶｓとＶｓｇの差は強誘電体の抗電圧Ｖｃより大きい）で表される条件の電圧を印加した場合である。第３の状態のあと、Ｖｓ＞Ｖｓｇ（但しここでＶｓとＶｓｇの差は強誘電体の抗電圧Ｖｃ程度の値）を印加すれば第４の状態となるが、第２の状態と第４の状態は等価であるため、実質的には第２のメモリ機能部に、実施例１と同じく３種類の分極状態が存在することになる。また、第１のメモリ機能部に関しても、第２のメモリ機能部と同様の方法で書き換えを行なうことができる。
【００７５】
次に、上記メモリ素子の読み出し動作原理を説明する。
【００７６】
第２のメモリ機能部２２に記憶された情報を読み出す場合、第１の拡散層領域１７をドレイン電極に、第２の拡散層領域１８をソース電極とし、トランジスタを飽和領域動作させる。ここで、ゲート電極とドレイン電極間にかかる電圧は強誘電体の抗電圧Ｖｃより小さくなるように設定する。これは、ゲート電極とドレイン電極間に抗電圧以上の電圧が印可されると、読み出し時に第１のメモリ機能部を書き換えてしまうからである。
【００７７】
例えば、第２のメモリ機能部２２が第１の状態であれば右側のオフセット領域４２における反転層の形成が阻害されるので、ドレイン電流が流れにくい。一方、第２のメモリ機能部２２が第３の状態であれば右側のオフセット領域４２における反転層の形成が促進されるので、ドレイン電流が流れやすい。第３の状態と第４の状態では、ドレイン電流は第１の状態と第２の状態の場合との中間程度の流れやすさを示す。
【００７８】
第１のメモリ機能部２１に記憶された情報を読み出す場合、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とし、同様の読み出しを行なえばよい。
【００７９】
また、本実施の形態においては、図８に示されるように、図７におけるゲート電極１３、第１及び第２の電極５１、５２がシリサイド領域５３によって接続された形になっていてもよい。書き換えおよび読み出し手法は、先に説明した図７の構造のデバイスと同様で、ゲート電極に印加される電圧をＶｇとすると、Ｖｓｇ＝Ｖｇとなる。図８の構造においては、ゲート電極と第１及び第２の電極に与える電圧を別々に制御する必要がなくなるため、配線の数が減り、デバイスの微細化が可能である。
【００８０】
【発明の効果】
以上より明らかなように、第１の発明の半導体記憶装置によれば、上記ゲート電極側壁の両側に形成された２つのメモリ機能部は、上記ゲート絶縁膜とは独立しているので、メモリ機能部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。また、ゲート電極の両側に形成された２つのメモリ機能部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。言い換えれば、２つのメモリ機能部間の距離を小さくすることができる。したがって、２ビット動作が可能で、かつ微細化が容易な半導体記憶装置が提供される。
【００８１】
更には、本半導体記憶装置の書き換え時間は、メモリ機能部を構成する強誘電体の分極反転速度によるため、電荷を注入する従来例に比べ、高速書き換え、例えば数１０ｎｓ程度、が可能となる。更には、メモリ機能部が強誘電体で形成されているため、多数回の書き換えに耐え得る。
【００８２】
また、一実施の形態によれば、上記メモリ機能部には３値以上の多値の情報が記憶されるため、単位情報量当たりの素子面積が低減される。従って、より高集積な半導体記憶装置が提言される。
【００８３】
また、本発明の第２の半導体記憶装置によれば、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００８４】
更には、メモリ機能部はゲート電極と半導体基板とに挟まれるため、電界の向きは半導体基板に対してほぼ垂直となる。従って、強誘電体の分極軸方向を基板に対して垂直にしておけば、低い電圧で効率良く分極の大きさ又は向きを変えることができる。またメモリ機能部内のうち、ゲート電極の抉れを埋めている部分では、電界の強さと向きがほぼ一定となるので、抗電圧Ｖｃはメモリ機能部内でほぼ一定である。また、メモリ機能部のうち、ゲート電極の抉れを埋めている部分では、比較的高電界がかかる。従って、低電圧で書き換えを行なうことが可能となる。
【００８５】
また、本発明の第３の半導体記憶装置によれば、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００８６】
更には、メモリ機能部の一部は上記第１の又は第２の電極と半導体基板とに挟まれるため、例えば上記第１の又は第２の電極と拡散層領域の間に電圧を印加した場合、メモリ機能部内の電界の向きは半導体基板に対してほぼ垂直となる。またメモリ機能部内では、電界の強さと向きがほぼ一定となるので、抗電圧はメモリ機能部内でほぼ一定である。従って、低電圧で書き換えを行なうことが可能となる。
【００８７】
本発明の第３の半導体記憶装置の一実施の形態によれば、第３の発明の半導体記憶装置と同様な作用効果を奏する。ゲート電極と第１及び第２の電極とは電気的に接続されていることを特徴としているため、ゲート電極と第１及び第２の電極に与える電圧を別々に制御する必要がなくなる。従って配線の数が減り、デバイスの微細化が可能である。
【００８８】
また、本発明の一実施の形態では、上記メモリ機能部と、上記拡散層領域及びチャネル領域とは、絶縁体膜により隔てられているため、メモリ機能部に用いられる強誘電体材料の構成元素が上記拡散層領域又はチャネル領域へ拡散することが防がれる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置（実施の形態１）を示す要部の概略断面図である。
【図２】本発明の半導体記憶装置（実施の形態１）の概略断面図と、その一部拡大した概略断面図である。
【図３】本発明の半導体記憶装置（実施の形態１）の書き換え動作を説明するための概略断面図である。
【図４】本発明の半導体記憶装置（実施の形態１）の製造方法を説明するための要部の概略断面工程図である。
【図５】本発明の半導体記憶装置（実施の形態１）の別構造の場合の概略断面図である。
【図６】本発明の半導体記憶装置（実施の形態２）の概略断面図である。
【図７】本発明の半導体記憶装置（実施の形態３）の概略断面図である。
【図８】本発明の半導体記憶装置（実施の形態３）のゲート電極と第１及び第２の電極が接続された場合の概略断面図である。
【図９】従来の半導体記憶装置を示す要部の概略断面図である。
【符号の説明】
１１・・・半導体基板
１２・・・ゲート絶縁膜
１３・・・ゲート電極
１６・・・メモリ機能部
１７・・・第１の拡散層
１８・・・第２の拡散層
１９・・・絶縁体薄膜層
２１・・・第１のメモリ機能部
２２・・・第２のメモリ機能部
３１・・・第１の絶縁体薄膜層
３２・・・第２の絶縁体薄膜層
５１・・・第１の電極
５２・・・第２の電極
６１・・・Ａｌ２Ｏ３膜
６２・・・ＰＺＴ膜
【図１】
2004349310.tif 000003
【図２】
2004349310.tif 000004
【図３】
2004349310.tif 000005
【図４】
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【図５】
2004349310.tif 000007
【図６】
2004349310.tif 000008
【図７】
2004349310.tif 000009
【図８】
2004349310.tif 000010
【図９】
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