(57)【要約】【課題】半導体チップがモジュール基板に搭載された後に、半導体チップのテストを実施することが可能な半導体メモリモジュールを提供する。【解決手段】モジュール基板２上にモールド樹脂８の外部に設けられた基板パッドＶＲＥＦＤと複数のベアチップ１内のワード線駆動電圧発生回路５２とは、電気配線のみにより電気的に接続されている。そのため、基板パッドＶＲＥＦＤに所望の電圧を印加することにより、モジュール基板２上において複数のベアチップ１を搭載した後のみならず、複数のベアチップ１がモールド樹脂８により一体的に被覆した後においても、外部からワード線駆動電圧発生回路５２に対して電圧をフォースすることが可能となっている。【選択図】　　　　図１２
2004055009.tif 000002
【特許請求の範囲】
【請求項１】
内部回路で使用する電圧を内部で発生する内部電圧発生回路を有する半導体チップと、
前記内部回路に電気的に接続され、前記複数の半導体チップの外部において、電圧印加用装置を用いて、前記内部回路に対して所望の電圧を印加することが可能な電圧印加端子とを含むユニットがモジュール基板上に複数搭載された半導体メモリモジュールであって、
前記内部電圧発生回路と前記電圧印加端子とは、導電性部材により電気的に接続されている、半導体メモリモジュール。
【請求項２】
前記半導体チップは、ベアチップであり、
前記モジュール基板上に搭載された複数の前記ベアチップは、前記モジュール基板の主表面とともに一体的に被覆されており、
前記電圧印加部は、前記モールド樹脂の外部に設けられている、請求項１に記載の半導体メモリモジュール。
【請求項３】
半導体チップの内部に設けられ、該半導体チップの内部回路で使用する電圧を内部で発生する内部電圧発生回路と、
前記半導体チップの外部に設けられ、半導体メモリモジュール上の前記半導体チップのテストを行うことを指示するテストモードコマンドが入力されるコマンド入力用端子と、
前記半導体チップの内部に設けられ、前記コマンド入力端子に、前記テストモードコマンドが入力された場合に、テストモード指示信号を出力するテストモード検知回路と、
前記半導体チップの内部に設けられ、前記テストモード検知回路が出力した前記テストモード指示信号が入力されて、前記内部回路に電圧を印加する内部電圧フォース回路と含むユニットがモジュール基板上に複数搭載された、半導体メモリモジュール。
【請求項４】
前記半導体チップは、ベアチップであり、
前記モジュール基板上に搭載された複数の前記ベアチップは、前記モジュール基板の主表面とともに一体的に被覆されており、
前記コマンド入力端子は、前記モールド樹脂の外部に設けられている、請求項３に記載の半導体メモリモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップがモジュール基板上に搭載された半導体メモリモジュールに関するものである。
【０００２】
【従来の技術】
半導体記憶装置は、パーソナルコンピュータ、ワークステーションなどに利用されることが多い。また、近年のパーソナルコンピュータは、高速化、高密度化および高機能化しているため、半導体記憶装置はメモリ容量をさらに増大させることが必要とされている。また、低コストのメモリを多量に使う市場が拡大している。そのため、半導体記憶装置は、さらに一層の大容量化および低コスト化されることが求められている。
【０００３】
前述のような半導体記憶装置の中でも、単位ビット当りのコスト面で有利であるため、パーソナルコンピュータ等へのＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の使用量が増加している。ＤＲＡＭは、容量を増加させても、ウェハ径を大口径化することにより、単位ビット当りのコスト低減することができる。そのため、ＤＲＡＭは、頻繁に使用されている。
【０００４】
しかしながら、ＤＲＡＭにおいても、大容量化にともなったテスト時間およびテストコストの増大や、微細化加工技術の高度化に伴う開発費および高度な設備のための費用等が非常に大きくなっており、それらのコストを低減できるか否かが問題となっている。
【０００５】
ＤＲＡＭの入出力のビット構成は、通常、４ビット、８ビット、または、１６ビットの３種類であるため、ビットの種類の幅が狭い。そのため、複数個のＤＲＡＭを１つのモジュールにしたものが一般的に使用されている。このように、ＤＲＡＭなどの半導体記憶装置は、モジュール状態で使用されることが多い。
【０００６】
図２５および図２６には、従来の半導体メモリモジュールの例が示されている。従来の半導体メモリモジュールは、プリント配線基板の両面に部品を搭載できる表面実装技術に対応したＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）およびＴＳＯＰ（Ｔｈｉｎ　Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）などのように、ベアチップ１０１、ダイパッド１０４、ボンディングワイヤ１０５、リードフレーム１１０がモールド樹脂１０８にモールドされた単体チップ１１７をモジュール基板１０２上に搭載した構造になっている。また、モジュール基板１０２上には、単体チップ１１７のリードフレーム１１０と接続されて、信号に入出力を行なうデータ入出力端子ＤＱ０〜ＤＱ６３が設けられている。
【０００７】
また、メモリチップの高性能化および高機能化に伴い、メモリパッケージについては、小型化および薄型化を基本的な開発の流れとして開発が進められてきている。そして、メモリパッケージには、挿入方式が採用されていたが、近年では表面実装方式が採用されるというように、パッケージの形態が大きく変化してきている。
【０００８】
現在では、挿入方式よりも表面実装方式が主流となり、さらなるパッケージの小型化および軽量化が強く求められている。現在のところ、半導体メモリモジュールを使用することで設計の簡略化および信頼性の向上ならびにコストダウンを図るようにしている。
【０００９】
また、従来の半導体メモリモジュールの製造過程では、半導体メモリモジュールを製造した後のモジュールテストにおいて不良品チップが発生した場合にその不良がなくなるまでテストおよび不良品チップの交換を行なっている。
【００１０】
【発明が解決しようとする課題】
一般に、ＤＲＡＭは、外部から供給される電源電圧ＶＤＤを利用して、所定の内部電圧を発生する内部電圧発生回路を備えている。内部電圧発生回路は、たとえば、ワード線駆動電圧ＶＰＰ発生回路、ＶＰＰ発生回路用基準電圧ＶＲＥＦＤ発生回路、メモリアレイ内センスアンプ電源電圧ＶＤＤＳ発生回路、ＶＤＤＳ発生回路用基準電圧ＶＲＥＦＳ発生回路、セルプレート電圧ＶＣＰ発生回路、ビット線電圧ＶＢＬ発生回路および基板バイアス電圧ＶＢＢ発生回路等である。
【００１１】
ＤＲＡＭの出荷時のテストにおいて、より短時間で、ＤＲＡＭに不良があるか否かを検出するために、ＤＲＡＭを各種のテストモードにして、前述の内部電圧発生回路を制御する手法が用いられている。この手法により、ＤＲＡＭは、内部回路に強制的に所定の電圧を印加することが可能となっている。なお、ＤＲＡＭの外部から内部電圧発生回路に電圧を印加することにより、内部電圧発生回路で所定の電圧が発生する。この内部電圧発生回路で発生された所定の電圧が内部回路に印加される。以下、「内部回路に強制的に電圧が印加される」こと言及するにあたっては、「電圧がフォースされる」という表現が用いられる。
【００１２】
図２７〜図２９は、モジュール基板１０２に搭載される前に、テストモードにして内部電圧発生回路で発生する電圧を制御することが可能な単体チップ１１７の一例のシンクロナスＤＲＡＭ（以下、「ＳＤＲＡＭ」という。）を搭載した従来の半導体メモリモジュールを説明するための図である。
【００１３】
以下、図２７〜図２９を用いて、ＳＤＲＡＭがモジュール基板１０２に搭載される前に、ＳＤＲＡＭの内部電圧発生回路で発生する内部電圧をＳＤＲＡＭの外部から制御する方法を説明する。
【００１４】
図２７は、図２５に示す半導体メモリモジュールにおいて、複数の単体チップ１１７のうちの１つの単体チップ１１７を拡大して示した図である。なお、図２７の単体チップ１１７は、モールド樹脂１０８内の構造が分かるように、模式的に描かれている。また、リードフレーム１１０は、ボンディングワイヤ１０５を介してボンディングパッド１０６に電気的に接続されている。
【００１５】
また、図２８はベアチップ１０１の内部の構造を模式的に示した図である。図２８に示すテストモード検知回路１５０は、内部電圧発生回路および内部電圧フォース回路を制御するための制御信号を発生する。各種の内部電圧発生回路で発生する内部電圧を制御するための個々のテストモードにエントリするには、次に示す２段階の手順が必要である。
【００１６】
まず、第１段階として、図２９に示すように、図２７に示す単体チップ１１７に設けられたチップセレクト端子／ＣＳ、ロウアドレスストローブ端子／ＲＡＳ、コラムアドレスストローブ端子／ＣＡＳ、およびライトイネーブル端子／ＷＥに入力されるコマンドを、モードレジスタセット（以下、「ＭＲＳ」という。）コマンドにする、すなわち、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌにする。また、バンクアドレス選択信号入力端子ＢＡ０、ＢＡ１およびアドレス信号入力端子Ａ７に入力されるコマンドを、ＢＡ０＝Ｈ、ＢＡ１＝Ｈ、Ａ７＝Ｈにする。それにより、単体チップ１１７は、テストモードにエントリされる。
【００１７】
その後、第２段階として、再度、単体チップ１１７に設けられたチップセレクト端子／ＣＳ、ロウアドレスストローブ端子／ＲＡＳ、コラムアドレスストローブ端子／ＣＡＳ、およびライトイネーブル端子／ＷＥに前述のＭＲＳコマンドを入力する。それにより、バンクアドレス選択信号入力端子ＢＡ０，ＢＡ１およびアドレス信号入力端子Ａ０〜Ａｎに入力されるコマンドの種類に応じて決定される個々のテストモードにエントリする。なお、表１には、各種の電圧フォースモードにエントリするためのコマンドの種類が示されている。
【００１８】
【表１】
2004055009.tif 000003
【００１９】
次に、前述の２段階の手順により所定のテストモードにエントリされたベアチップ１０１の内部の回路の動作を、図２８を用いて説明する。テストモードにおいてテストモード検知回路１５０から出力される信号には、各種のテストモードにエントリすることを指示するテストモードＶＲＥＦＤフォース指示信号ＴＭＲＥＦＤＦＲＣ、テストモードＶＲＥＦＳフォース指示信号ＴＭＲＥＦＳＦＲＣ、テストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣ、テストモードＶＣＰフォース指示信号ＴＭＶＣＰＦＲＣ、テストモードＶＢＬフォース指示信号ＴＭＶＢＬＦＲＣがある。
【００２０】
テストモードＶＲＥＦＤフォース指示信号ＴＭＶＲＥＦＤＦＲＣ、テストモードＶＲＥＦＳフォース指示信号ＴＭＲＥＦＳＦＲＣ、テストモードＶＣＰフォース指示信号ＴＭＶＣＰＦＲＣ、およびテストモードＶＢＬフォース指示信号ＴＭＶＢＬＦＲＣは、内部電圧フォース回路１５５に送信される。テストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣは、内部電圧フォース回路１５８に送信される。
【００２１】
さらに、テストモードＶＲＥＦＤフォース指示信号ＴＭＶＲＥＦＤＦＲＣは、基準電圧ＶＲＥＦＤ発生回路１５１に送信される。テストモードＶＲＥＦＳフォース指示信号ＴＭＶＲＥＦＳＦＲＣは、基準電圧ＶＲＥＦＳ発生回路１５３に送信される。テストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣは、基板電圧ＶＢＢ発生回路１５９に送信される。テストモードＶＣＰフォース指示信号ＴＭＶＣＰＦＲＣは、セルプレート電圧ＶＣＰ発生回路１５６に送信される。テストモードＶＢＬフォース指示信号ＴＭＶＢＬＦＲＣは、ビット線電圧ＶＢＬ発生回路１５７に送信される。
【００２２】
図２８に示すように、端子ＤＱＭに所望の電圧を印加することにより、ノードＶＲＥＦＤ、ノードＶＲＥＦＳ、ノードＶＣＰおよびノードＶＢＬには、内部電圧フォース回路１５５で発生した電圧がフォースされる。一方、チップセレクト端子／ＣＳに電圧を印加することにより、ノードＶＢＢには、内部電圧フォース回路１５８で発生した電圧がフォースされる。したがって、それぞれのノードＶＰＰ，ＶＤＤ，ＶＣＰ，ＶＢＬ，ＶＢＢに接続された内部回路１６１〜１６５には、それぞれが接続された内部電圧フォース回路１５５，１５８が発生した電圧がフォースされる。
【００２３】
しかしながら、上記従来の半導体メモリモジュールにおいては、図２７に示すように、ベアチップ１０１の上に設けられたボンディングパッド１０６とリードフレーム１１０とをボンディングワイヤ１０５で接続した構造である。また、内部電圧ＶＣＰ，ＶＢＬ，ＶＢＢ，ＶＰＰ、ＶＤＤＳ，ＶＲＥＦＳ，ＶＲＥＦＤを外部から内部回路１６１〜１６５にフォースするためには、図２７に示すベアチップ１０１の上に設けられているボンディングパッド１０６に電圧を印加する。通常、ウェハテストにおいて、ボンディングパッド１０６に所定の電圧を印加することにより、ベアチップ１０１の内部回路の種々のテストを実行する。
【００２４】
しかしながら、これらのボンディングパッド１０６は、アセンブリ時にリードフレーム１１０に接続されない。そのため、ベアチップ１０１がモールド樹脂１０８により被覆されて単体チップ１１７が形成された後においては、外部から内部回路１６１〜１６５それぞれに電圧をフォースすることができない。
【００２５】
したがって、上述のように、テストモード検知回路１５０にＭＲＳコマンドを入力して、個々のテストモードにエントリした後に、端子ＤＱＭやチップセレクト端子／ＣＳに所定の電圧を印加することにより、内部電圧フォース回路１５５，１５８で発生した内部電圧を内部回路１６１〜１６５にフォースしている。
【００２６】
しかしながら、モールド基板１０２上に複数の単体チップ１１７が搭載された半導体メモリモジュールにおいては、以下のような問題がある。
【００２７】
半導体メモリモジュールには、前述のように、モジュール基板２に複数の単体チップ１１７が搭載されている。このモジュール基板２に単体チップ１１７が搭載された後で、半単体チップ１１７内の内部回路１６１〜１６５のテストを実行する場合、モジュール基板１０２に設けられた端子ＤＱＭに信号を入力する。しかしながら、図２８に示すように、モジュール基板１０２の端子ＤＱＭとテスト対象となる単体チップ１１７の端子ＤＱＭ（ｃｈｉｐ）との間には、入力波形の成形のためのバッファ回路３００が存在する場合がある。
【００２８】
また、ＳＤＲＡＭモジュールにおいては、レジスタードＤＩＭＭと呼ばれる製品では、モジュールのデータ入出力端子ＤＱ０〜ＤＱ７１を用いて入出力される制御信号以外の制御信号やアドレス信号はすべてバッファ回路３００を介して入力される。したがって、モジュール基板２に単体チップ１１７が搭載された後で、端子ＤＱＭまたはチップセレクト端子／ＣＳに所定の電圧を印加することにより、単体チップ１１７をテストモードにして、ＳＤＲＡＭの内部回路１６１〜１６５に内部電圧フォース回路１５５，１５８で発生した電圧を印加することはできない。
【００２９】
さらに、単体チップ１１７がモジュール基板１０２に搭載された状態の半導体メモリモジュールのシステムテストを実施する場合には、図２５に示すモジュール基板１０２の各入力端子ＤＱ０〜ＤＱ６３に印加される電圧は、そのシステムテスト固有の電圧になっている。そのため、単体チップ１１７の特定の入力端子に、所望の電圧を特定の入力端子に印加することはできない。
【００３０】
また、個々のテストモードにエントリするためには、ＭＲＳコマンドなどの所定のコマンドを単体チップ１１７に入力する必要がある。しかしながら、実使用状態では、テストモードエントリに必要な所定の手順を踏むことは、システムのメモリコントローラの使用上極めて困難であることが多い。
【００３１】
前述のように、モジュール基板１０２に単体チップ１１７が搭載された後に、単体チップ１１７に不良があるか否かを検出するテストを実施することができなければ、不良である単体チップ１１７を検出して、不良である単体チップ１１７と正常に機能するリペアチップとを交換する手法の半導体メモリモジュールのリペアをすることができない。
【００３２】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、半導体チップがモジュール基板に搭載された後に、半導体チップのテストを実施することが可能な半導体メモリモジュールを提供することである。
【００３３】
【課題を解決するための手段】
本発明の半導体メモリモジュールは、次のユニットがモジュール基板上に複数搭載された半導体メモリモジュールである。そのユニットは、内部回路で使用する電圧を内部で発生する内部電圧発生回路を有する半導体チップと、内部回路に電気的に接続され、複数の半導体チップの外部において、電圧印加用装置を用いて、内部回路に対して所望の電圧を印加することが可能な電圧印加端子とを有している。また、内部電圧発生回路と電圧印加端子とは、導電性部材により電気的に接続されている。
【００３４】
上記の構成によれば、モジュール基板上に半導体チップが搭載された後において、内部回路に所望の電圧を印加することにより、種々のテストを実行することができる。
【００３５】
また、半導体チップは、ベアチップであってもよい。また、モジュール基板上に搭載された複数のベアチップは、モジュール基板の主表面とともに一体的に被覆されていてもよい。また、電圧印加部は、モールド樹脂の外部に設けられていてもよい。
【００３６】
上記の構成によれば、ベアチップがモールド樹脂により被覆された後において、内部回路に所望の電圧を印加することにより、種々のテストを実行することができる。
【００３７】
本発明の他の局面の半導体メモリモジュールは、次のユニットがモジュール基板上に複数搭載された半導体メモリモジュールである。
【００３８】
ユニットは、半導体チップの内部に設けられ、その半導体チップの内部回路で使用する電圧を内部で発生する内部電圧発生回路と、その半導体チップの外部に設けられ、半導体メモリモジュール上の半導体チップをテストすることを指示するテストモードコマンドが入力されるコマンド入力用端子とを有している。
【００３９】
また、ユニットは、半導体チップの内部に設けられ、コマンド入力端子に、テストモードコマンドが入力された場合に、テストモード指示信号を出力するテストモード検知回路と、半導体チップの内部に設けられ、テストモード検知回路が出力したテストモード指示信号が入力されて、内部回路に電圧を印加する内部電圧フォース回路と有している。
【００４０】
上記の構成によれば、半導体チップがモジュール基板上に搭載された後において、内部回路に内部電圧フォース回路で発生する電圧を印加することにより、種々のテストを実行することができる。
【００４１】
また、半導体チップは、ベアチップであってもよい。モジュール基板上に搭載された複数のベアチップは、モジュール基板の主表面とともに一体的に被覆されていてもよい。また、コマンド入力端子は、モールド樹脂の外部に設けられていてもよい。
【００４２】
上記の構成によれば、ベアチップがモールド樹脂により被覆された後において、内部回路に内部電圧フォース回路で発生する電圧を印加することにより、種々のテストを実行することができる。
【００４３】
【発明の実施の形態】
（実施の形態１）
まず、以下、図１〜図７を用いて、モールド樹脂によりベアチップを被覆した後においてリペア可能な本実施の形態の半導体メモリモジュールを説明する。
【００４４】
本実施の形態の半導体メモリモジュールは、モールドされたベアチップが不良であると検出された場合に、そのベアチップの代わりとなるリペアチップがモジュール基板に搭載されることにより、リペアされる。
【００４５】
図１には、実施の形態の半導体メモリモジュールが示されている。図１に示すように、実施の形態の半導体メモリモジュールは、複数のベアチップ１がモジュール基板２の一方の主表面に直接マウントされ、モールド樹脂８により複数のベアチップ１が一体的にモールドされている。
【００４６】
また、図２に示すように、ベアチップ１に設けられたチップパッド６とモジュール基板２に設けられた基板パッド７とがボンディングワイヤ５により接続されている。
【００４７】
また、実施の形態の半導体メモリモジュールは、複数のベアチップ１のうちのいずれかのベアチップ１が不良であると検出された場合に、図３に示すように、ベアチップ１の代わりに用いられるリペアチップ３が、複数のベアチップ１が設けられている主表面の裏側に搭載可能な構造となっている。
【００４８】
半導体メモリモジュールの表面に搭載されたベアチップ１とそのベアチップ１の代わりに用いられる裏面に搭載された良品のチップであるリペアチップ３とは、共通の電気配線を使用することになる。また、モジュール基板２の裏面にリペアチップ３が搭載された場合には、その電気配線２０は、図３に示すように、モジュール基板２を貫通するスルーホールを介して、表面に搭載された複数のベアチップ１と裏面の複数のリペアチップ搭載領域に搭載されるリペアチップ３との双方にそれぞれ接続されることになる。
【００４９】
本実施の形態の半導体メモリモジュールの製造方法においては、図２に示すように、モジュール基板２に複数のベアチップ１を搭載した後、ボンディングワイヤ５によりベアチップ１に設けられたチップパッド６とモジュール基板２に設けられた基板パッド７とを電気的に接続する。
【００５０】
その後、図３に示すように、複数のベアチップ１を一体的にモールド樹脂８によりモールドすることにより、半導体メモリモジュールを完成させる。そして、半導体メモリモジュールを完成させた後に、モジュール基板２の裏面に必要に応じてモールドされたリペアチップ３をマウントできる構造になっている。
【００５１】
そのため、システムテストなどの半導体メモリモジュールの一例のメモリモジュールを製造した後の各種のテストにおいて、複数のベアチップ１の中に不良品があることが検出された場合に、モジュール基板２の裏面にリペアチップ３を搭載して、不良品となったベアチップ１の機能をリペアチップ３が果たすようにすることにより、半導体メモリモジュールをリペアすることが可能となる。
【００５２】
ただし、不良品であることが検出されたベアチップ１の機能をリペアチップ３が果たすようにするには、不良品であることが検出されたベアチップ１の動作をオフする必要がある。そのため、ベアチップ１が機能する状態と機能しない状態とを制御することが必要となる。
【００５３】
本実施の形態のモジュール基板では、実使用時に利用されていない端子に所定の電位の信号を入力することによって、モジュール基板２上に搭載されたベアチップ１の入出力のオン／オフを制御して、不良であることが検出されたベアチップ１の機能をリペアチップ３が果たすようにする。
【００５４】
なお、実施の形態の半導体メモリモジュールは、複数のベアチップ１がモジュール基板２にマウントされ、ベアチップ１のチップパッド６とモジュール基板２の基板パッド７とが電気的に接続された後、モールド樹脂８により一体的にモールドされている。そのため、半導体メモリモジュールの実装面積を小さくすることができる。
【００５５】
図４および図５には、リペア後のモジュール基板の構成例が示されている。図４および図５に示すように、半導体メモリモジュールは、モジュール基板２の表面にはべアチップ１（Ｄ０〜Ｄ７）が搭載され、裏面にはリペア時に搭載されるリペアチップ３（Ｄ′０〜Ｄ′７）のためのリペアチップ搭載領域が設けられている。
【００５６】
図６には、リペア前のベアチップ１（Ｄ０〜Ｄ７）が搭載されたモジュール基板２の表面のブロック図が示されている。図６に示すように、ベアチップ１（Ｄ０〜Ｄ７）には、不良品であることが検出されたベアチップ１の入出力の制御を行なうためのＱＦＣピン（普段使用していない端子であればＱＦＣピンだけに限られない。）が設けられている。
【００５７】
図７には、リペア後のリペア時に使用されるモールドされた単体のリペアチップ３（Ｄ′０〜Ｄ′７）が搭載されたモジュール基板２の表面および裏面のブロック図が示されている。なお、ベアチップ１（Ｄ０〜Ｄ７）とリペアチップ３（Ｄ′０〜Ｄ′７）とは、それぞれ共通の電気配線２０に接続されたデータ入出力端子ＤＱ０〜ＤＱ６３を使用するものとする。なお、データ入出力端子ＤＱ０〜ＤＱ６３は、他の回路やメモリに接続され、その他の回路やメモリでの電気信号入出力のための端子である。
【００５８】
図６に示すリペア前の半導体メモリモジュール構成では、リペアチップ３が搭載されていないため問題はないが、図７に示すリペア後の半導体メモリモジュールの構成では、ベアチップ１（Ｄ０）とリペアチップ３（Ｄ′０）とが共通の電気配線２０に接続されたデータ入出力端子ＤＱ０〜ＤＱ６３を使用するため、ベアチップ１（Ｄ０）およびリペアチップ３（Ｄ′０）のいずれもが動作する状態では、ベアチップ１（Ｄ０）およびリペアチップ３（Ｄ′０）それぞれの入出力信号が衝突して不具合が生じることになる。
【００５９】
そこで、実施の形態の半導体メモリモジュールでは、不良であることが検出されたベアチップ１のＱＦＣピンを所定の電位に固定することにより、そのベアチップ１のデータ入出力端子からの信号の入出力を不能にすることにより、前述の不具合が生じることを防止している。
【００６０】
なお、ＱＦＣピンは、モールド樹脂８の外部に露出するような構造となっているため、モールド樹脂８によりベアチップ１を被覆した後においても、外部からＱＦＣピンを所定の電位に固定することは可能である。
【００６１】
また、ベアチップ１の内部の回路構成は、ＱＦＣピンの電位が所定の電位に固定されると、ベアチップ１のデータ入出力端子からの電気信号の入出力を行なわないような回路構成となっている。
【００６２】
たとえば、図６に示すように、ＱＦＣピンがＯＰＥＮの場合、図８に示すチップ制御手段１２の働きによりベアチップ１（Ｄ０〜Ｄ７）またはリペアチップ３（Ｄ′０〜Ｄ′７）は、図８に示す入出力手段１４から電気信号をデータ入出力端子ＤＱ０〜ＤＱ６３へ出力するかまたはデータ入出力端子ＤＱ０〜ＤＱ６３から図８に示す入出力手段１４へ電気信号が入力される。
【００６３】
ＱＦＣピンが接地電池（ＧＮＤ）に固定されている場合、図８に示すチップ制御手段１２の働きにより、ベアチップ１（Ｄ０〜Ｄ７）またはリペアチップ３（Ｄ′０〜Ｄ′７）は、図８に示す入出力手段１４を用いたデータ入出力端子ＤＱからの信号の入力またはデータ入出力端子ＤＱからの出力を停止する。
【００６４】
したがって、不良品であることが検出されたベアチップ１が存在していない場合、リペアチップ３（Ｄ′０〜Ｄ′７）を搭載する必要はなく、複数のベアチップ１をモジュール基板２に直接搭載した半導体メモリモジュールを実現することが可能となる。
【００６５】
また、通常、半導体メモリモジュールの動作時には、ベアチップ１（Ｄ０〜Ｄ７）において実動作時に使用していないＱＦＣピンがチップ制御手段１２により、ＯＰＥＮに制御されており、ベアチップ１（Ｄ０〜Ｄ７）からデータ入出力端子ＤＱ０〜ＤＱ６３へ信号の出力が行なわれるか、または、データ入出力端子ＤＱ０〜ＤＱ６３からベアチップ１（ＤＱ）へ信号の入力が行なわれる。
【００６６】
さらに、半導体メモリモジュールにおいて、ベアチップ１（Ｄ０〜Ｄ７）の中に不良品であることが検出されたベアチップ１がある場合、リペアチップ３（Ｄ′０〜Ｄ′７）をモジュール基板２のベアチップ１が設けられている面の裏面に搭載して、ベアチップ１（Ｄ０）のＱＦＣピンを接地電位（ＧＮＤ）に固定する。それにより、ベアチップ１（Ｄ０）は、データ入出力端子ＤＱ０〜ＤＱ７への信号の出力またはデータ入出力端子ＤＱ０〜ＤＱ７からの信号の入力は停止する。
【００６７】
それにより、リペアチップ３（Ｄ′０）は、電気信号をデータ入出力端子ＤＱ０〜ＤＱ７へ出力するかまたは電気信号がデータ入出力端子ＤＱ０〜ＤＱ７から入力される。したがって、不良品のベアチップ１の機能をリペアチップ３が代替して、半導体メモリモジュールをリペアすることができる。
【００６８】
なお、本実施の形態の半導体メモリモジュールでは、モジュール基板２の一方の面（表面）にベアチップ１を搭載し、他方の面（裏面）にリペアチップ３を搭載した例を示したが、モジュール基板を大きくすることができる場合には、モジュール基板の一方の面のみにベアチップおよびリペアチップの双方を搭載し、他方の面にはチップを搭載しないようにしてもよい。
【００６９】
図９に示すように、本実施の形態の半導体メモリモジュールで用いられるベアチップ１およびリペアチップ３のそれぞれは、バンクに記憶されるデータの入出力を行なうためのデータ入出力端子ＤＱ０〜１５と、バンク内のアドレスを指定するアドレス信号が入力されるアドレス信号入力端子Ａ０〜Ａ１１とを備えている。
【００７０】
また、ベアチップ１およびリペアチップ３のそれぞれは、４つのバンクのうちいずれのバンクにデータを記憶させるかを特定するバンクアドレス信号が入力されるバンクアドレス選択信号入力端子ＢＡ０，ＢＡ１と、クロック信号が入力されるマスタクロック端子ＣＬＫと、クロック信号の入力を許可するクロックイネーブル信号が入力されるクロックイネーブル端子ＣＫＥとを備えている。
【００７１】
また、ベアチップ１およびリペアチップ３のそれぞれは、ベアチップ１およびリペアチップ３のそれぞれに対してデータを記憶させることを指示するチップセレクト信号が入力されるチップセレクト／ＣＳ端子を備えている。
【００７２】
また、ベアチップ１およびリペアチップ３のそれぞれは、ロウアドレスストローブ端子／ＲＡＳと、コラムアドレスストローブ端子／ＣＡＳと、ライトイネーブル端子／ＷＥとを備えている。この３つの端子を用いて複数種類のコマンドがベアチップ１（リペアチップ３）内に入力されるようになっている。
【００７３】
また、ベアチップ１およびリペアチップ３のそれぞれは、出力ディスエーブル／ライトマスク端子ＤＱＭ（Ｕ／Ｌ）が設けられている。また、ベアチップ１およびリペアチップ３のそれぞれは、電源端子ＶＤＤ、出力用電源端子ＶＤＤＱ、接地端子ＶＳＳおよび出力用接地端子ＶＳＳＱが設けられている。
【００７４】
また、ベアチップ１およびリペアチップ３のそれぞれの内部には、４つのメモリアレイバンク♯０〜♯３と、モードレジスタと、外部信号が入力されてその外部信号に基づいてメモリバンクへのデータの書き込みを制御する制御回路１０と、アドレス信号入力端子からアドレス信号が入力されるアドレスバッファと、／ＲＡＳ端子、／ＣＡＳ端子および／ＷＥ端子等から制御信号（コマンド）が入力される制御バッファと、ＣＬＫ端子およびＣＫＥ端子からクロック信号に関連する信号が入力されるクロックバッファとが設けられている。
【００７５】
次に、前述の本実施の形態の半導体メモリモジュールをリペアする前に行われる半導体メモリモジュールのシステムテストを説明する。
【００７６】
図１０には、図３に示したリペア後の半導体メモリモジュールの構造から、リペア用のチップを取外した状態の構造が示されている。本実施の形態の半導体メモリモジュールは、すべてのベアチップ１が正常に機能し、リペアチップ３を設ける必要がない場合には、図１０に示すような構造となる。したがって、複数のベアチップが一体的にモールド樹脂８によりモールドされた後の断面構造は図１０に示すような構造となっている。
【００７７】
また、図１１には、モジュール基板２上に搭載されたベアチップ１のチップパッド６とモジュール基板２上に設けられた基板パッド７との接続関係が示されている。
【００７８】
図１１と図２７とを比較すれば分かるように、本実施の形態の半導体メモリモジュールと、従来の半導体メモリモジュールとは、モジュール基板２上に搭載されたベアチップ１のチップパッド６とモジュール基板２上に設けられた基板パッド７との接続関係は、ほぼ同様である。
【００７９】
しかしながら、本実施の形態の半導体メモリモジュールは、従来の半導体メモリモジュールの構成に加えて、モジュール基板２の表面上のモールド樹脂８の外部には、基板パッドＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢが設けられている。
【００８０】
この基板パッドＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢそれぞれは、チップパッドＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢそれぞれに電気配線で接続されている。
【００８１】
チップパッドＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢそれぞれは、ワード線駆動電圧発生回路５２、センスアンプ電源電圧ＶＤＤＳ発生回路５４、内部回路６３、内部回路６４、および内部回路６５それぞれに電気配線で接続されている。
【００８２】
したがって、基板パッドＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢそれぞれとワード線駆動電圧発生回路５２、センスアンプ電源電圧ＶＤＤＳ発生回路５４、内部回路６３、内部回路６４、および内部回路６５それぞれとの間には、他の回路が接続されていない。
【００８３】
すなわち、基板パッドＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢそれぞれとワード線駆動電圧発生回路５２、センスアンプ電源電圧ＶＤＤＳ発生回路５４、内部回路６３、内部回路６４、および内部回路６５それぞれとは、電気配線のみにより電気的に接続されている。
【００８４】
したがって、本実施の形態の半導体メモリモジュールにおいては、基板パッドＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢそれぞれに所望の電圧を印加することにより、モジュール基板２上において複数のベアチップ１を搭載した後のみならず、複数のベアチップ１がモールド樹脂８により一体的に被覆した後においても、外部からワード線駆動電圧発生回路５２、センスアンプ電源電圧ＶＤＤＳ発生回路５４、内部回路６３，６４，６５それぞれに対して電圧をフォースすることが可能となっている。この基板パッドは、電圧印加用のパッドである。
【００８５】
図１２には、図１０および図１１に示した半導体メモリモジュールの複数のベアチップ１のうちの１つのベアチップ内に設けられた回路構成を示すブロック図が示されている。
【００８６】
図１２に示すように、本実施の形態の半導体メモリモジュールのベアチップ１は、図２８に示す従来の半導体メモリモジュールの単体チップ１１７と同様に、ＣＬＫ端子、チップセレクト端子／ＣＳ、ロウアドレスストローブ端子／ＲＡＳ、コラムアドレスストローブ端子／ＣＡＳ、ライトイネーブル端子／ＷＥ、アドレス信号入力端子Ａ０〜Ａｎおよびバンクアドレス選択信号入力端子ＢＡ０，ＢＡ１が接続されたテストモード検知回路５０を有している。このテストモード検知回路５０に接続された複数の端子からテストモード検知回路５０に入力されたコマンドの種類に応じて、テストモードの種類が選択される。
【００８７】
その結果、図２８、図２９および表１を用いて説明した従来技術の半導体チップと同様に、テストモード検知回路５０から内部電圧フォース回路５５，５８それぞれに、選択されたテストモードにするための所定の信号が送信される。
【００８８】
また、本実施の形態の半導体メモリモジュールのベアチップ１は、従来技術の半導体メモリモジュールと同様に、内部回路６１〜６５それぞれに内部電圧を印加するための回路である、基準電圧ＶＲＥＦＤ発生回路５１、ワード線駆動電圧発生回路５２、基準電圧ＶＲＥＦＳ発生回路５３、センスアンプ電源電圧ＶＤＤＳ発生回路５４、セルプレート電圧ＶＣＰ発生回路５６、ビット線電圧ＶＢＬ発生回路５７、および基板電圧ＶＢＢ発生回路５９が設けられている。
【００８９】
基準電圧ＶＲＥＦＤ発生回路５１、ワード線駆動電圧発生回路５２、基準電圧ＶＲＥＦＳ発生回路５３、センスアンプ電源電圧ＶＤＤＳ発生回路５４、セルプレート電圧ＶＣＰ発生回路５６、ビット線電圧ＶＢＬ発生回路５７、および基板電圧ＶＢＢ発生回路５９は、内部回路６１，６２，６３，６４，６５にそれぞれ接続されている。
【００９０】
また、基準電圧ＶＲＥＦＤ発生回路５１において発生した電圧は、ワード線駆動電圧発生回路５２に印加される。また、基準電圧ＶＲＥＦＳ発生回路５３において発生した電圧は、センスアンプ電源電圧ＶＤＤＳ発生回路５４に印加される。
【００９１】
また、内部電圧フォース回路５５において発生した電圧は、ワード線駆動電圧発生回路５２およびセンスアンプ電源電圧ＶＤＤＳ発生回路５４に印加される。
【００９２】
また、内部電圧フォース回路５５において発生した電圧が、ノードＶＣＰに接続された内部回路６３に印加されるように、内部電圧フォース回路５５とノードＶＣＰとが電気配線のみにより接続されている。また、基板パッドＶＣＰに所定の電圧を印加することにより、内部電圧フォース回路５５を介さずに内部回路６３に対して所望の電圧を印加することが可能になっている。さらに、内部電圧フォース回路５５で発生した電圧であって、ノードＶＣＰに接続された内部回路６３に印加される電圧は、基板パッドＶＣＰを用いてモニタすることが可能となっている。
【００９３】
また、内部電圧フォース回路５５において発生した電圧が、ノードＶＢＬに接続された内部回路６４に印加されるように、内部電圧フォース回路５５とノードＶＢＬとが電気配線のみにより接続されている。また、内部電圧フォース回路５５はビット線電圧ＶＢＬ発生回路５７に接続された内部回路６４対して電圧を直接印加することが可能になっている。さらに、内部電圧フォース回路５５で発生した電圧であって、ノードＶＢＬに接続された内部回路６４に印加される電圧は、基板パッドＶＢＬを用いてモニタすることが可能となっている。
【００９４】
また、内部電圧フォース回路５８において発生した電圧が、ノードＶＢＢに接続された内部回路６５に印加されるように、内部電圧フォース回路５８とノードＶＢＢとが電気配線のみにより接続されている。また、内部電圧フォース回路５８は、基板電圧ＶＢＢ発生回路５９に接続された内部回路６５に電圧を直接印加することが可能になっている。さらに、内部電圧フォース回路５８で発生した電圧であって、ノードＶＢＢに接続された内部回路６５に印加される電圧は、基板パッドＶＢＢを用いてモニタすることが可能となっている。
【００９５】
図１３は、図１２における基準電圧ＶＲＥＦＤ発生回路５１の構成を示した回路図である。
【００９６】
図１３を参照して、基準電圧ＶＲＥＦＤ発生回路５１を説明する。基準電圧ＶＲＥＦＤ発生回路５１は、電源電圧ＶＣＣが印加されるノードとノードＮ８との間に接続された定電流源２５０と、ノードＮ８とノードＮ９との間に接続され、ゲート電極がノードＮ８に接続されたＮチャネルＭＯＳトランジスタ２５２と、ノードＮ９と接地ノードとの間に接続され、ゲート電極がノードＮ９に接続されたＮチャネルＭＯＳトランジスタ２５４とを含んでいる。
【００９７】
基準電圧ＶＲＥＦＤ発生回路５１は、さらに、テストモードＶＲＥＦフォース指示信号ＴＭＶＲＥＦＤＦＲＣを受けて反転するインバータ回路２５６と、ノードＮ８とノードＮ１０との間に接続され、ゲート電極にテストモードＶＲＥＦＤフォース指示信号ＴＭＶＲＥＦＤＦＲＣが入力されるＰチャネルＭＯＳトランジスタ２５８と、ノードＮ８とノードＮ１０との間に接続され、ゲート電極にインバータ回路２５６の出力信号が入力されるＮチャネルＭＯＳトランジスタ２６０とを含んでいる。テストモードＶＲＥＦＤフォース指示信号ＴＭＶＲＥＦＤＦＲＣがＬレベルになったときに、ノードＮ８の電圧がノードＮ１０から伝達され、その電圧が、基準電圧ＶＲＥＦＤとしてワード線駆動電圧発生回路５２に印加される。
【００９８】
図１４は、図１２におけるワード線駆動電圧発生回路５２の構成を示した回路図である。
【００９９】
図１４を参照して、ワード線駆動電圧発生回路５２を説明する。ワード線駆動電圧発生回路５２は、ワード線駆動電圧ＶＰＰを分圧して分圧電圧ＶＤＩＶを印加する分圧回路２０２と、分圧電圧ＶＤＩＶと基準電圧ＶＲＥＦＤとを比較する比較回路２０４とを含んでいる。
【０１００】
また、ワード線駆動電圧発生回路５２は、比較回路２０４の出力信号の状態を反転するインバータ回路２２２と、インバータ回路２２２の出力信号の状態に応じてクロック信号ＣＫの発振を開始する発振回路２０６と、クロック信号ＣＫに応じてワード線駆動電圧ＶＰＰをノード７に印加するチャージポンプ回路２０８とを含んでいる。
【０１０１】
分圧回路２０２は、ワード線駆動電圧ＶＰＰが印加されるノードＮ７と接地ノードとの間に直列に接続される抵抗２１０，２１２を含んでいる。抵抗２１０と抵抗２１２とが接続された接続ノードには、分圧電圧ＶＤＩＶが印加される。
【０１０２】
比較回路２０４は、電源電圧ＶＣＣが印加されるノードとノードＮ２との間に接続され、ゲート電極がノードＮ３に接続されたＰチャネルＭＯＳトランジスタ２１４と、ソース電極が電源電圧ＶＣＣに結合され、ゲート電極およびドレイン電極がノードＮ３に接続されたＰチャネルＭＯＳトランジスタ２１６とを含んでいる。
【０１０３】
比較回路２０４は、ノードＮ２とノードＮ１との間に接続され、ゲート電極に基準電圧ＶＲＥＦＤが印加されるＮチャネルＭＯＳトランジスタ２１８と、ノードＮ３とノードＮ１との間に接続され、ゲート電極に分圧電圧ＶＤＩＶが印加されるＮチャネルＭＯＳトランジスタ２２０と、ノードＮ１と接地ノードとの間に接続された定電流源２２１とを含んでいる。
【０１０４】
発振回路２０６は、一方の入力端子にインバータ回路２２２の出力信号が入力されるＮＡＮＤ回路２２４と、ＮＡＮＤ回路２２４の出力信号が入力されるインバータ回路２２６とを含んでいる。
【０１０５】
発振回路２０６は、インバータ回路２２６の出力信号を反転し、クロック信号ＣＫを出力するインバータ回路２２８と、クロック信号ＣＫを反転するインバータ回路２３０と、インバータ回路２３０の出力信号を反転するインバータ回路２３２とを含んでいる。インバータ回路２３２の出力信号は、ＮＡＮＤ回路２２４の他方の入力端子に入力される。
【０１０６】
チャージポンプ回路２０８は、クロック信号ＣＫを受けて反転し、クロック信号／ＣＫを出力するインバータ回路２３４と、クロック信号ＣＫが入力されるノードＮ４とノードＮ５との間に接続されるキャパシタ２３６と、電源電圧ＶＣＣが印加されるノードとノードＮ５との間に接続され、ゲート電極が電源電圧ＶＣＣに結合されたＮチャネルＭＯＳトランジスタ２３８とを含んでいる。
【０１０７】
チャージポンプ回路２０８は、さらに、ノードＮ５とノードＮ６との間に接続され、ゲート電極がノードＮ５に接続されたＮチャネルＭＯＳトランジスタ２４０と、電源電圧ＶＣＣが印加されたノードとノードＮ６との間に接続され、ゲートが、電源電圧ＶＣＣが印加されたノードに接続されたＮチャネルＭＯＳトランジスタ２４４と含んでいる。
【０１０８】
チャージポンプ回路２０８は、ノードＮ６とノードＮ７との間に接続され、ゲート電極がノードＮ６に接続されたＮチャネルＭＯＳトランジスタ２４６と、電源電圧ＶＣＣが印加されたノードとワード線駆動電圧ＶＰＰが印加されたノードＮ７との間に接続され、ゲート電極が電源電圧ＶＣＣが印加されたノードに接続されたＮチャネルＭＯＳトランジスタ２４８とを含んでいる。
【０１０９】
比較回路２０４において、分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦＤよりも低い場合には、インバータ回路２２２の出力レベルがＨレベルとなる。それにより、発振回路２０６は、活性化される。
【０１１０】
また、クロック信号ＣＫに応じてチャージポンプ回路２０８が電源電圧ＶＣＣを昇圧してノードＮ７に印加する。ノードＮ７に印加される電圧が十分に高くなると、分圧電圧ＶＤＩＶは基準電圧ＶＲＥＦＤよりも高くなる。それにより、インバータ回路２２２の出力レベルがＬレベルとなる。その結果、発振回路２０６は発振を停止するとともに、チャージポンプ回路２０８は昇圧動作を停止する。
【０１１１】
図１５は、図１２における基準電圧ＶＲＥＦＳ発生回路５３の構成を示した回路図である。
【０１１２】
図１５を参照して、基準電圧ＶＲＥＦＳ発生回路５３を説明する。基準電圧ＶＲＥＦＳ発生回路５３は、テストモードＶＲＥＦフォース指示信号ＴＭＶＲＥＦＳＦＲＣがＬレベルのときにノードＮ１０に基準電圧ＶＲＥＦＳを印加する回路である。
【０１１３】
基準電圧ＶＲＥＦＳ発生回路５３は、テストモードＶＲＥＦＤフォース指示信号ＴＭＶＲＥＦＤＦＲＣに代えてテストモードＶＲＥＦＳフォース指示信号ＴＭＶＲＥＦＳＦＲＣが入力される点と、基準電圧ＶＲＥＦＤに代えて基準電圧ＶＲＥＦＳをセンスアンプ電源電圧ＶＤＤＳ回路５４に印加する点とが図１３に示した基準電圧ＶＲＥＦＤ発生回路５１と異なる。しかしながら、基準電圧ＶＲＥＦＳ発生回路５３の内部の構成については、図１３に示す基準電圧ＶＲＥＦＤ発生回路５１と同様の内部構成であるのでその説明は繰返さない。
【０１１４】
図１６は、図１２におけるセンスアンプ電源電圧ＶＤＤＳ発生回路５４の構成を示す回路図である。
【０１１５】
図１６を参照して、センスアンプ電源電圧ＶＤＤＳ発生回路５４を説明する。センスアンプ電源電圧ＶＤＤＳ発生回路５４は、基準電圧ＶＲＥＦＳと電源電圧ＶＤＤＳとを比較する比較回路２６２と、電源電圧ＶＣＣが印加されたノードとノードＮ１１との間に接続され、ゲート電極に比較回路２６２の出力信号が入力されるＰチャネルＭＯＳトランジスタ２６４と、ノードＮ１１と接地ノードとの間に接続された定電流源２６６とを含んでいる。なお、ノードＮ１１には電源電圧ＶＤＤＳが印加される。
【０１１６】
比較回路２６２は、基準電圧ＶＲＥＦＤに代えて基準電圧ＶＲＥＦＳがＮチャネルＭＯＳトランジスタ２１８のゲート電極に印加される点と、分圧電圧ＶＤＩＶに代えて電源電圧ＶＤＤＳがＮチャネルＭＯＳトランジスタ２２０のゲート電極に印加される点とが、図１４に示す比較回路２０４とは異なる。しかしながら、比較回路２６２の内部の構成については比較回路２０４と同様の内部構成であるのでその説明を繰返さない。
【０１１７】
図１７は、図１２におけるセルプレート電圧ＶＣＰ発生回路５６の構成を示した回路図である。
【０１１８】
図１７を参照して、セルプレート電圧ＶＣＰ発生回路５６を説明する。セルプレート電圧ＶＣＰ発生回路５６は、電圧ＶＣ１を発生する電圧発生回路２７０と、電圧ＶＣ２を発生する電圧発生回路２７２とを含んでいる。セルプレート電圧ＶＣＰ発生回路５６は、電源電圧ＶＣＣとノードＮ１８との間に接続され、ゲート電極に電圧ＶＣ１が印加されるＮチャネルＭＯＳトランジスタ２７４と、ノードＮ１８と接地ノードとの間に接続され、ゲート電極に電圧ＶＣ２が印加されるＰチャネルＭＯＳトランジスタ２７６とを含んでいる。
【０１１９】
セルプレート電圧ＶＣＰ発生回路５６は、さらに、テストモードＶＣＰフォース指示信号ＴＭＶＣＰＦＲＣを受けて反転するインバータ回路２７８と、ノードＮ１８とノードＮ１９との間に接続され、ゲート電極にテストモードＶＣＰフォース指示信号ＴＭＶＣＰＦＲＣが入力されるＰチャネルＭＯＳトランジスタ２８０と、ノードＮ１８とノードＮ１９との間に接続され、ゲート電極にインバータ回路２７８の出力信号が入力されるＮチャネルＭＯＳトランジスタ２８２とを含んでいる。なお、ノードＮ１９にはセルプレート電圧ＶＣＰが印加される。
【０１２０】
電圧発生回路２７０は、電源電圧ＶＣＣが印加されるノードとノードＮ１２との間に接続された抵抗２８４と、ノードＮ１２にドレイン電極およびゲート電極が接続され、ノードＮ１３にソース電極が接続されたＮチャネルＭＯＳトランジスタ２８６とを含んでいる。
【０１２１】
電圧発生回路２７０は、ノードＮ１３にドレイン電極およびゲート電極が接続され、ノードＮ１４にソース電極が接続されたＮチャネルＭＯＳトランジスタ２８８と、ノードＮ１４と接地ノードとの間に接続される抵抗２９０とを含んでいる。なお、ノードＮ１２には電圧ＶＣ１が印加される。
【０１２２】
電圧発生回路２７２は、電源電圧ＶＣＣが印加されるノードとノードＮ１５との間に接続された抵抗２９２と、ノードＮ１５にソース電極が接続され、ゲート電極およびドレイン電極がノードＮ１６に接続されたＰチャネルＭＯＳトランジスタ２９４とを含んでいる。
【０１２３】
電圧発生回路２７２は、ノードＮ１６にソース電極が接続され、ゲート電極およびドレイン電極がノードＮ１７に接続されたＰチャネルＭＯＳトランジスタ２９６と、ノードＮ１７と接地ノードとの間に接続される抵抗２９８とを含んでいる。なお、ノードＮ１７には電圧ＶＣ２が印加される。
【０１２４】
図１８は、図１２におけるビット線電圧ＶＢＬ発生回路５７の構成を示した回路図である。
【０１２５】
図１８を参照して、ビット線電圧ＶＢＬ発生回路５７を説明する。ビット線電圧ＶＢＬ発生回路５７は、テストモードＶＢＬフォース指示信号ＴＭＶＢＬＦＲＣがＬレベルになるとノードＮ１８の電圧がノードＮ１９に印加される。ノードＮ１９にはビット線電圧ＶＢＬが印加される。なお、ビット線電圧ＶＢＬ発生回路５７の内部の構成は、図１７で説明したセルプレート電圧ＶＣＰ発生回路５６と同様の内部構成である。したがって、図１８に示すビット線電圧ＶＢＬ発生回路５７の図１７で説明したセルプレート電圧ＶＣＰ発生回路５６対応する部分には同一符号を付しているため、対応する部分の説明は繰返さない。
【０１２６】
図１９は、図１２における基板電圧ＶＢＢ発生回路５９の構成を示す回路図である。
【０１２７】
図１９を参照して、基板電圧ＶＢＢ発生回路５９を説明する。基板電圧ＶＢＢ発生回路５９は、テストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣに応じて活性化してクロック信号ＣＫ１を出力する発振回路３００と、発振回路３００の出力ノードとノードＮ２０との間に接続されたキャパシタ３０２とを含んでいる
基板電圧ＶＢＢ発生回路５９は、ノードＮ２０にゲート電極およびドレイン電極が接続され、ソース電極が接地ノードに接続されたＮチャネルＭＯＳトランジスタ３０６と、ノードＮ２１とノードＮ２０との間に接続され、ゲート電極がノードＮ２１に接続されたＮチャネルＭＯＳトランジスタ３０４とを含んでいる。なお、ノードＮ２１には基板電圧ＶＢＢが印加される。
【０１２８】
発振回路３００は、信号ＴＭＶＢＢＦＲＣを受けて反転するインバータ回路３０８と、インバータ回路３０８の出力信号が一方の入力端子に入力されるＮＡＮＤ回路３１０と、ＮＡＮＤ回路３１０の出力信号が入力される直列に接続された４つのインバータ回路３１１〜３１４と、インバータ回路３１４の出力信号を反転し、クロック信号ＣＫ１を出力するインバータ回路３１５とを含む。ＮＡＮＤ回路３１０の他方の入力端子にはインバータ回路３１４の出力信号が入力される。
【０１２９】
テストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣがＨレベルの場合には、ＮＡＮＤ回路３１０の一方の入力端子がＬレベルになるので発振回路３００は発振を停止する。一方、テストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣがＬレベルの場合には、発振回路３００が発振を開始し、クロック信号ＣＫ１に応じて接地電圧よりも低い基板電圧ＶＢＢがノードＮ２１に印加される。
【０１３０】
図２０は、図１２における内部電圧フォース回路５５の構成を示した回路図である。
【０１３１】
図２０を参照して、内部電圧フォース回路５５を説明する。内部電圧フォース回路５５は、テストモードＶＲＥＦフォース指示信号ＴＭＶＲＥＦＤＦＲＣ，テストモードＶＲＥＳフォース指示信号ＴＭＶＲＥＦＳＦＲＣ，テストモードＶＣＰフォース指示信号ＴＭＶＣＰＦＲＣ，テストモードＶＢＬフォース指示信号ＴＭＶＢＬＦＲＣをそれぞれ受けて反転するインバータ回路３２０〜３２３と、端子ＤＱＭに入力された信号が入力されるノードＮ２２とノードＮ２３との間に接続され、ゲート電極にテストモードＶＲＥＦフォース指示信号ＴＭＶＲＥＦＤＦＲＣが入力されるＮチャネルＭＯＳトランジスタ３２４と、ノードＮ２２とノードＮ２３との間に接続され、ゲート電極にインバータ回路３２０の出力信号が入力されるＰチャネルＭＯＳトランジスタ３２５とを含んでいる。
【０１３２】
内部電圧フォース回路５５は、さらに、ノードＮ２２とノードＮ２４との間に接続され、ゲート電極にテストモードＶＲＥＦフォース指示信号ＴＭＶＲＥＦＳＦＲＣが入力されるＮチャネルＭＯＳトランジスタ３２６と、ノードＮ２２とノードＮ２４との間に接続され、ゲート電極にインバータ回路３２１の出力信号が入力されるＰチャネルＭＯＳトランジスタ３２７とを含んでいる。
【０１３３】
内部電圧フォース回路５５は、また、ノードＮ２２とノードＮ２５との間に接続され、ゲート電極にテストモードＶＣＰフォース指示信号ＴＭＶＣＰＦＲＣが入力されるＮチャネルＭＯＳトランジスタ３２８と、ノードＮ２２とノードＮ２５との間に接続され、ゲート電極にインバータ回路３２２の出力信号が入力されるＰチャネルＭＯＳトランジスタ３２９とを含んでいる。
【０１３４】
内部電圧フォース回路５５は、ノードＮ２２とノードＮ２６との間に接続され、ゲート電極にテストモードＶＢＬフォース指示信号ＴＭＶＢＬＦＲＣが入力されるＮチャネルＭＯＳトランジスタ３３０と、ノードＮ２２とノードＮ２６との間に接続され、ゲート電極にインバータ回路３２３の出力信号が入力されるＰチャネルＭＯＳトランジスタ３３１とを含んでいる。
【０１３５】
ノードＮ２３，ノードＮ２４，ノードＮ２５，ノードＮ２６には、それぞれ電圧ＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬが印加される。
【０１３６】
図２１は、図１２における内部電圧フォース回路５８の構成を示した回路図である。
【０１３７】
図２１を参照して、内部電圧フォース回路５８を説明する。内部電圧フォース回路５８は、テストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣを受けて反転するインバータ回路３４０と、チップセレクト信号／ＣＳが入力されるノードＮ２７とノードＮ２８との間に接続され、ゲート電極にテストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣが入力されるＮチャネルＭＯＳトランジスタ３４１とを含んでいる。また、内部電圧フォース回路５８は、ノードＮ２７とノードＮ２８との間に接続され、ゲート電極にインバータ回路３４０の出力信号が入力されるＰチャネルＭＯＳトランジスタ３４２を含んでいる。
【０１３８】
テストモードＶＢＢフォース指示信号ＴＭＶＢＢＦＲＣがＨレベルの場合には、外部から入力されるチップセレクト信号／ＣＳがノードＮ２７からノードＮ２８に伝達され、基板電圧ＶＢＢを外部から直接内部回路６５に印加することが可能となる。
【０１３９】
なお、図１０には、ダイパッド４の上にベアチップ１が搭載されている構造の半導体メモリモジュールを示したが、図２２に示すように、電気配線２０に接続されたはんだボール２４の上にベアチップ１が搭載されたユニットが複数設けられ、その複数のユニットがモールド樹脂８により一体的に被覆された構造の半導体メモリモジュールであってもよい。なお、このばんだボール２４は、ボンディングワイヤ５と同じ機能を果たすものである。
【０１４０】
（実施の形態２）
次に、図２３〜図２４を用いて実施の形態２の半導体メモリモジュールを説明する。実施の形態２の半導体メモリモジュールは、実施の形態１の半導体メモリモジュールとほぼ同様の構造をしている。以下、実施の形態１の半導体メモリモジュールと実施の形態２の半導体メモリモジュールとが異なる部分のみ説明する。
【０１４１】
実施の形態２の半導体メモリモジュールは、実施の形態１の半導体メモリモジュールの構成に加えて、図２３に示すように、モジュール基板２上に、テストモードエントリするための所定のコマンドが入力されるコマンド入力用パッドＴＭ１、ＴＭ２およびＴＭ３がさらに設けられている。また、コマンド入力用パッドＴＭ１、ＴＭ２およびＴＭ３は、ベアチップ１に設けられたチップパッドＴＭ１、ＴＭ２およびＴＭ３に電気配線のみにより接続されている。
【０１４２】
また、図２４に示すように、チップパッドＴＭ１、ＴＭ２およびＴＭ３は、テストモード検知回路５０に電気配線のみにより接続されている。したがって、コマンド入力用パッドＴＭ１、ＴＭ２およびＴＭ３に入力されたコマンドは、テストモード検知回路５０内に入力される。なお、コマンド入力用パッドＴＭ１、ＴＭ２およびＴＭ３とテストモード検知回路５０との間には、他の回路は接続されていない。また、半導体メモリモジュールを使用するときには、コマンド入力用パッドＴＭ１、ＴＭ２およびＴＭ３それぞれには、いかなる制御信号も入力されないとともに、コマンド入力用パッドＴＭ１、ＴＭ２およびＴＭ３それぞからはいかなる制御信号も出力されない。
【０１４３】
本実施の形態の半導体メモリモジュールのベアチップ１においては、従来の半導体メモリモジュールの単体チップ１１７および実施の形態１の半導体メモリモジュールのベアチップ１と同様に、表１に示したＭＲＳコマンド、ならびに、バンクアドレス選択信号入力端子ＢＡ０，ＢＡ１およびアドレス信号入力端子Ａ０〜１２に入力されるコマンドの組合せに応じて、個々の内部電圧をフォースするテストモードにエントリすることが可能である。
【０１４４】
さらに、本実施の形態の半導体メモリモジュールにおいては、表２に示すＭＲＳコマンド、および、コマンド入力用パッドＴＭ１，ＴＭ２，ＴＭ３に入力されたコマンドの組合せに応じて、表３に示す個々のテストモードに入ることを指示する各種のテストモード信号を出力して、個々の内部電圧をフォースするテストモードにエントリすることが可能となっている。
【０１４５】
【表２】
2004055009.tif 000004
【０１４６】
【表３】
2004055009.tif 000005
【０１４７】
上記の本実施の形態の半導体メモリモジュールにおいては、実施の形態１の半導体メモリモジュールと同様に、モジュール基板２上に、電圧印加パッドとしての基板パッドＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢがモールド樹脂８の外部に設けられている。そのため、端子ＤＱＭやチップセレクト端子／ＣＳを介して電圧をフォースできない場合においても、ベアチップ１の外部からワード線駆動電圧発生回路５２、センスアンプ電源電圧ＶＤＤＰ発生回路５４および内部回路６２，６３，６４に所望の電圧を印加することができる。
【０１４８】
さらに、モジュール基板２上のモールド樹脂８の外部に、テストモードコマンドの入力専用の端子として、コマンド入力用パッドＴＭ１，ＴＭ２，ＴＭ３が設けられている。そのため、ベアチップ１がモジュール基板２に搭載された後のみならず、複数のベアチップ１がモールド樹脂８により一体的に被覆された後のシステムテストにおいても、本実施の形態の半導体メモリモジュールを、容易にテストモードにエントリさせることができる。
【０１４９】
なお、上記実施の形態１および２の半導体メモリモジュールにおいて、図面の符号が同じ部位は、同じ機能を有する同じ材質の部位であるものとする。
【０１５０】
また、実施の形態１および２の半導体メモリモジュールと従来の半導体メモリモジュールとは、図面において、下２桁が同じものは、同じ機能を有する同じ部位であるものとする。
【０１５１】
また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
本発明の半導体メモリモジュールによれば、モジュール基板上に半導体チップが搭載された後において、内部回路に所望の電圧を印加することにより、種々のテストを実行することができる。
【０１５３】
本発明の半導体メモリモジュールによれば、半導体チップがモジュール基板上に搭載された後において、内部回路に内部電圧フォース回路で発生する電圧を印加することにより、種々のテストを実行することができる。
【図面の簡単な説明】
【図１】実施の形態の半導体メモリモジュールにおいて、モジュール基板に搭載された複数のベアチップが一体的にモールド樹脂によりモールドされた状態を示す図である。
【図２】モジュール基板に搭載されたベアチップを説明するための図である。
【図３】モジュール基板に搭載されたベアチップおよびリペアチップの断面構造を説明するための図である。
【図４】モジュール基板に搭載されたベアチップの一部が不良品となったことを説明するための図である。
【図５】モジュール基板の裏面に搭載されたリペアチップを使用して半導体メモリモジュールをリペアすることを説明するための図である。
【図６】リペア前のモジュール基板の構成を説明するための図である。
【図７】リペア後のモジュール基板の構成を説明するための図である。
【図８】半導体記憶装置（ベアチップまたはリペアチップ）の内部構成を説明するための図である。
【図９】実施の形態１の半導体チップの内部構成を説明するための図である。
【図１０】実施の形態１の半導体メモリモジュールの断面構造図である。
【図１１】実施の形態１の半導体メモリモジュールのベアチップのチップパッドとモジュール基板上の基板パッドとの接続関係を説明するための図である。
【図１２】実施の形態１の半導体メモリモジュールのベアチップの内部の回路構成を説明するための図である。
【図１３】実施の形態１の半導体メモリモジュールのベアチップ内部の基準電圧ＶＲＥＦＤ発生回路を示す図である。
【図１４】実施の形態１の半導体メモリモジュールのベアチップ内部のワード線駆動電圧発生回路を示す図である。
【図１５】実施の形態１の半導体メモリモジュールのベアチップ内部の基準電圧ＶＲＥＦＳ発生回路を示す図である。
【図１６】実施の形態１の半導体メモリモジュールのベアチップ内部のセンスアンプ電源電圧ＶＤＤＳ発生回路を示す図である。
【図１７】実施の形態１の半導体メモリモジュールのベアチップ内部のセルプレート電圧ＶＣＰ発生回路を示す図である。
【図１８】実施の形態１の半導体メモリモジュールのベアチップ内部のビット線電圧ＶＢＬ発生回路を示す図である。
【図１９】実施の形態１の半導体メモリモジュールのベアチップ内部の基板電圧ＶＢＢ発生回路を示す図である。
【図２０】実施の形態１の半導体メモリモジュールのベアチップ内部の一方の内部電圧フォース回路を示す図である。
【図２１】実施の形態１の半導体メモリモジュールのベアチップ内部の他方の内部電圧フォース回路を示す図である。
【図２２】実施の形態１の他の例の半導体メモリモジュールの断面構造を示す図である。
【図２３】実施の形態２の半導体メモリモジュールのベアチップのチップパッドとモジュール基板上の基板パッドとの接続関係を説明するための図である。
【図２４】実施の形態２の半導体メモリモジュールのベアチップの内部回路の構成を説明するための図である。
【図２５】従来の半導体メモリモジュールを上面側から見た構成を説明するための図である。
【図２６】従来の半導体メモリモジュールの断面構造を説明するための図である。
【図２７】従来の半導体メモリモジュールのベアチップのチップパッドとリードフレーム（ピン）との接続関係を説明するための図である。
【図２８】従来の半導体メモリモジュールのベアチップの内部の構成を説明するための図である。
【図２９】従来の半導体メモリモジュールのテストモードにおいて入力されるコマンドを説明するための図である。
【符号の説明】
１　ベアチップ、２　モジュール基板、３　リペアチップ、４　ダイパッド、５　ボンディングワイヤ、６　チップパッド、７，ＶＲＥＦＤ，ＶＲＥＦＳ，ＶＣＰ，ＶＢＬ，ＶＢＢ　基板パッド、８　モールド樹脂、１０　リードフレーム、５０　テストモード検知回路、ＤＱＭ　端子、ＴＭ１，ＴＭ２，ＴＭ３　コマンド入力端子。
【図１】
2004055009.tif 000006
【図２】
2004055009.tif 000007
【図３】
2004055009.tif 000008
【図４】
2004055009.tif 000009
【図５】
2004055009.tif 000010
【図６】
2004055009.tif 000011
【図７】
2004055009.tif 000012
【図８】
2004055009.tif 000013
【図９】
2004055009.tif 000014
【図１０】
2004055009.tif 000015
【図１１】
2004055009.tif 000016
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2004055009.tif 000034