(57)【要約】【課題】過消去及びそれに関する読出し不良が改善された半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにＩＣカードを提供する。【解決手段】半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極下に配置されたチャネル形成領域と、上記チャネル形成領域の両側に配置され上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を備え、ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔（Ｔ２）が電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔（Ｔ１）と異なる半導体記憶素子を備えてなる半導体記憶装置。【選択図】  図１
2004349330.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極下に配置されたチャネル形成領域と、上記チャネル形成領域の両側に配置され上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を備え、ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔（Ｔ２）が電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔（Ｔ１）と異なる半導体記憶素子を備えてなる半導体記憶装置。
【請求項２】
間隔Ｔ２が、半導体基板から離れるほど大になる請求項１記載の半導体記憶装置。
【請求項３】
間隔Ｔ２が、間隔Ｔ１より大きい請求項１記載の半導体装置。
【請求項４】
電荷保持部とゲート電極との間に窒化酸化膜が形成される請求項１記載の半導体記憶装置。
【請求項５】
電荷保持部とゲート電極との間に、堆積絶縁体が形成される請求項１記載の半導体記憶装置。
【請求項６】
堆積絶縁体と半導体基板との間に、膜厚が１ｎｍから１０ｎｍの熱絶縁体が配置される請求項５記載の半導体記憶装置。
【請求項７】
半導体記憶素子の半導体基板とゲート電極が、成分の異なる材料を用いて形成され、間隔Ｔ２が、間隔Ｔ１と異なる請求項１記載の半導体記憶装置。
【請求項８】
メモリ機能体の電荷保持部が、散逸防止絶縁体によってゲート電極及び半導体基板と隔てられ、半導体基板およびゲート電極が、シリコンから成り、半導体基板がメモリ機能体と対向する領域は、ゲート電極がメモリ機能体と対向する領域の不純物濃度と異なる濃度の不純物領域を有し、間隔Ｔ２が間隔Ｔ１と異なる請求項１記載の半導体記憶装置。
【請求項９】
半導体記憶素子のゲート電極の不純物濃度が１×１０２０ｃｍ―３以上であり、半導体基板の不純物濃度がゲート電極の不純物濃度より低い請求項８記載の半導体記憶装置。
【請求項１０】
半導体記憶素子のゲート絶縁膜の等価酸化膜厚は、ゲート電極からメモリ機能体を経て半導体基板に到る経路上の等価酸化膜厚より薄い請求項１記載の半導体記憶装置。
【請求項１１】
半導体記憶素子のゲート電極両側の電荷保持部が、それぞれ独立して電荷を保持することができるように構成されてなる請求項１記載の半導体記憶装置。
【請求項１２】
半導体記憶素子のゲート絶縁膜の等価酸化膜厚が、ゲート電極の側壁部から半導体基板に到る経路の等価酸化膜厚の最小の膜厚より厚い請求項１に記載の半導体記憶装置。
【請求項１３】
半導体記憶素子のソース／ドレイン拡散領域が、ゲート電極下に少なくとも一部を配置されてなる請求項１２記載の半導体記憶装置。
【請求項１４】
メモリ機能体の散逸防止絶縁膜が、シリコン酸化膜若しくはシリコン酸窒化膜からなり、電荷保持部が、シリコン窒化膜からなる請求項１乃至８のいずれか１つに記載の半導体記憶装置。
【請求項１５】
メモリ機能体の電荷保持部の少なくとも一部が、ソース／ドレイン拡散領域の上に配置されてなる請求項１乃至８のいずれか１つに記載の半導体記憶装置。
【請求項１６】
メモリ機能体の電荷保持部が、ゲート絶縁膜の表面と略平行な表面を有する請求項１５記載の半導体記憶装置。
【請求項１７】
メモリ機能体の電荷保持部が、ゲート電極側面と略平行に延びた電荷保持部を含む請求項１６記載の半導体記憶装置。
【請求項１８】
半導体記憶素子は、メモリ機能体の電荷保持部と半導体基板を隔てる絶縁膜を備え、電荷保持部と半導体基板とを隔てる絶縁膜の膜厚が、前記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上である請求項１６記載の半導体記憶装置。
【請求項１９】
半導体記憶素子は、メモリ機能体の電荷保持部と半導体基板を隔てる絶縁膜を備え、電荷保持部と半導体基板を隔てる絶縁膜の膜厚が、前記ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下である請求項１７記載の半導体記憶装置。
【請求項２０】
半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極下に配置されたチャネル形成領域と、上記チャネル形成領域の両側に配置され上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体から成り、ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔が電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔と異なり、ソース／ドレイン拡散領域が、ゲート電極下より外の領域に配置される半導体記憶素子と、
半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極下に配置されたチャネル形成領域と、上記チャネル形成領域の両側に配置され上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体から成り、ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔が電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔と異なり、ソース／ドレイン拡散領域の一部が、ゲート電極下に配置される半導体素子とを備えてなる半導体装置。
【請求項２１】
請求項１乃至１９のいずれか１つに記載の半導体記憶装置を備えるＩＣカード。
【請求項２２】
請求項２０記載の半導体装置を備えるＩＣカード。
【請求項２３】
請求項１乃至１９のいずれか１つに記載の半導体記憶装置を備える携帯電子機器。
【請求項２４】
請求項２０記載の半導体装置を備える携帯電子機器。
【請求項２５】
半導体基板上にゲート絶縁膜を形成し、その上にゲート電極を形成する工程と、ゲート電極及び半導体基板上に絶縁膜を形成する工程と、少なくともゲート電極の側壁に絶縁膜が残るように絶縁膜を部分的に除去する工程と、酸化又は酸窒化処理を行うことにより半導体基板上の絶縁膜よりも厚い絶縁膜をゲート電極側面に形成する工程と、ゲート電極側方に絶縁膜を介して電荷蓄積領域を形成する工程と、ゲート電極、ゲート電極側方の絶縁膜及び電荷蓄積領域を注入マスクとして半導体基板に不純物注入を行ないソース／ドレイン拡散領域を形成する工程を備える半導体記憶装置の製造方法。
【請求項２６】
半導体基板上にゲート絶縁膜を形成し、その上に半導体基板材料と成分のことなる材料を用いてゲート電極を形成する工程と、熱処理をもちいて半導体基板およびゲート電極上に膜厚の異なる絶縁膜を形成する工程と、ゲート電極側方に絶縁膜を介して電荷蓄積領域を形成する工程と、ゲート電極、絶縁膜及び電荷蓄積領域を注入マスクとして半導体基板に不純物を注入してソース／ドレイン拡散領域を形成する工程を備える半導体記憶装置の製造方法。
【請求項２７】
シリコンから成る半導体基板上にゲート絶縁膜を形成し、その上に半導体基板の表面付近よりも不純物濃度が高く、かつ５×１０１９ｃｍ―３以上であるシリコンから成るゲート電極を形成する工程と、半導体基板とゲート電極上に、それぞれ膜厚の異なる絶縁膜を熱処理をもちいて形成する工程と、ゲート電極側方に絶縁膜を介して電荷蓄積領域を形成する工程と、ゲート電極、絶縁膜及び電荷蓄積領域を注入マスクとして半導体基板に不純物注入を行ないソース／ドレイン拡散領域を形成する工程を備える半導体記憶装置の製造方法。
【請求項２８】
シリコンから成り、不純物濃度が５×１０１９ｃｍ―３以上の不純物領域を表面付近に有する半導体基板上にゲート絶縁膜を形成し、その上に半導体の表面付近よりも不純物濃度が低く、かつ１×１０２０ｃｍ―３以下であるシリコンから成るゲート電極を形成する工程と、形成したゲート電極上に、それぞれ膜厚の異なる絶縁膜を熱処理をもちいて形成する工程と、ゲート電極側方に絶縁膜を介して電荷蓄積領域を形成する工程と、ゲート電極、絶縁膜及び電荷蓄積領域を注入マスクとして半導体基板に不純物注入を行ないソース／ドレイン拡散領域を形成する工程を備える半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置、半導体装置及びその製造方法、携帯電子機器、並びにＩＣカードに関し、特に電気的に書き込み消去可能な半導体記憶装置およびその製造方法に好適に利用できるものである。
【０００２】
【従来の技術】
電気的に書き込み消去可能なメモリ素子としてフラッシュメモリがある。一般的なフラッシュメモリの素子の構造断面図を、図２５に示す。半導体基板９０１上に第１酸化膜９０４を介してポリシリコンからなる浮遊ゲート９０６を有し、浮遊ゲート９０６の上に第２酸化膜９０５を介してポリシリコンからなる制御ゲート９０７を有し、半導体基板９０１表面には一対のソース／ドレイン拡散領域９０２及び９０３が配置された構造を有する。制御ゲート９０７はフラッシュメモリにおける電界効果トランジスタ（ＦＥＴ）のゲート電極の働きをする。また、制御ゲート９０７と半導体基板９０１間に、第１酸化膜９０４、浮遊ゲート９０６及び第２酸化膜９０５を配置している。つまり、フラッシュメモリはＦＥＴのゲート酸化膜部分にメモリ膜（浮遊ゲート）を配置することによって、当該ＦＥＴのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリである（たとえば、非特許文献１参照）。
【０００３】
【非特許文献１】
舛岡富士雄編、「フラッシュメモリ技術ハンドブック」、株式会社サイエンスフォーラム出版、１９９３年８月１５日、Ｐ５５−５８
【０００４】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、所謂過消去という問題がある。つまり通常フラッシュメモリにおける消去動作は浮遊ゲートに蓄積された電子を引き抜くこと又は正孔を注入することによりフラッシュメモリにおけるＦＥＴのしきい値電圧を低下させるものであるが、この消去が過剰に成されることにより、当該ＦＥＴのゲート電極に電圧を印加することなく、ゲート電極（つまり制御ゲート）下の浮遊ゲートに蓄積された電荷の影響により当該ＦＥＴがＯＮしてソース／ドレイン拡散領域間に電流が流れる。この現象は、ＦＥＴとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、制御ゲートに電圧を印加することなく、浮遊ゲートの蓄積電荷のみによって、ＦＥＴがＯＮするため、生じるものである。
それにより、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流により、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【０００５】
この発明は、このような事情を考慮してなされたもので、過消去及びそれに関する読出し不良が改善された半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにＩＣカードを提供するものである。
【０００６】
【課題を解決するための手段】
この発明の半導体記憶装置は、半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極下に配置されたチャネル形成領域と、上記チャネル形成領域の両側に配置され上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を備え、ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔（Ｔ２）が電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔（Ｔ１）と異なる半導体記憶素子を備えてなる。
この発明の半導体記憶装置によれば、電荷保持部が電界効果トランジスタのゲート絶縁膜部ではなく、ゲート電極の側方に形成されるので、過消去及びそれに関する読出し不良の問題が解消される。
また、電荷保持部からの電荷の散逸を抑制することができる散逸防止絶縁膜があるので、電荷の保持時間が向上する。
間隔Ｔ２が、間隔Ｔ１と異なるように形成することによって、例えば間隔Ｔ２よりも間隔Ｔ１を薄く形成すれば半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制でき、逆に間隔Ｔ２よりも間隔Ｔ１を厚く形成すればゲート電極から注入された電荷が半導体基板に突き抜けるのを抑制できるので、電荷注入効率が高くて書き込み／消去速度の早い半導体記憶装置が提供できる。
【０００７】
【発明の実施の形態】
この発明の半導体記憶装置は、主として半導体基板上形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極下に配置されたチャネル形成領域と、上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に形成され、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体とから構成される半導体記憶素子を備えてなり、ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔（Ｔ２）は、電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔（Ｔ１）と異なるように形成される。
なお、この発明の半導体記憶装置は、基本的にＭＯＳ回路を採用し、ＭＯＳ回路を含むすべての回路が、１つの半導体基板上に搭載されていることが好ましい。
【０００８】
この発明の半導体記憶装置に係る半導体記憶素子は、間隔Ｔ２が、半導体基板から離れるほど大になってもよい。
これによって、電荷保持部の上部が下部よりゲート電極から離れるように形成されるため、電荷保持部の上部に不要な電荷が注入されることが抑制され、また不要な電荷の散逸も抑制される。例えば消去時に発生するゲート電極からの電子注入を大幅に抑制することができる。さらに、下部は上部ほど離れていないため、保持電荷がチャネル領域から必要以上に離されることなく形成される。以上より、書き込み／消去時の読出し電流差を減少させることなく不要な電荷の注入や散逸を抑制できる。
【０００９】
また、半導体記憶素子は、間隔Ｔ２が、間隔Ｔ１より大きくてもよい。
こうすることによって、間隔Ｔ２に対して、間隔Ｔ１を薄く形成するので、消去時におけるゲート電極からの電子注入が抑制でき、消去不良が抑制された半導体記憶装置を提供することができる。
【００１０】
さらに、半導体記憶素子は、電荷保持部とゲート電極との間に窒化酸化膜が形成されていてもよい。
こうすることによって、より顕著に消去時におけるゲート電極からの電子注入が抑制できるので、消去不良が抑制された半導体記憶装置を提供することができる。
【００１１】
あるいは、半導体記憶素子は、電荷保持部とゲート電極との間に堆積絶縁体が形成されていてもよい。
こうすることによって、電荷保持部とゲート電極との間の堆積絶縁体の均一性が良く厚膜化ができ、アスピリティ、即ちゲート電極上にできる凹凸による劣化の問題も抑制されるので、より顕著に消去時におけるゲート電極からの電子注入が抑制でき、消去不良が抑制された半導体記憶装置を提供することができる。
【００１２】
さらに、半導体記憶素子は、堆積絶縁体と半導体基板との間に、膜厚が１ｎｍから１０ｎｍ程の熱絶縁体が配置されていてもよい。
こうすることによって、堆積絶縁体と半導体基板との間に、膜厚１ｎｍから１０ｎｍ程のほぼ均一な熱処理により形成された絶縁膜である熱絶縁体が配置されているので、熱絶縁体と半導体基板との界面形状が良く界面を流れる電流の移動度劣化を抑制できてより大きな駆動電流が得られ、より読出し速度が向上した半導体記憶装置を提供することができる。また、熱絶縁体の膜厚が１ｎｍ以上であるので、充分界面特性を向上させることができ、また膜圧が１０ｎｍ以下であるので、アスピリティによる劣化の発現を抑制することができる。
【００１３】
また、半導体記憶素子は、半導体基板とゲート電極が成分の異なる材料を用いて形成され、間隔Ｔ２が、間隔Ｔ１と異なっていてもよい。
半導体基板とゲート電極が、成分が異なる材料を用いて形成されることによって、間隔Ｔ２が、間隔Ｔ１、即ちゲート電極側壁と半導体基板上に形成される散逸防止絶縁膜の膜厚と大幅に異なるように形成することができ、より電荷注入効率が高くて書き込み／消去速度の早い半導体記憶装置が提供できる。
【００１４】
また、半導体記憶素子は、メモリ機能体の電荷保持部が、散逸防止絶縁体によってゲート電極及び半導体基板と隔てられ、半導体基板およびゲート電極が、シリコンから成り、半導体基板がメモリ機能体と対向する領域は、ゲート電極がメモリ機能体と対向する領域の不純物濃度と異なる濃度の不純物領域を有し、間隔Ｔ２が間隔Ｔ１と異なっていてもよい。
ここで、シリコンから成るとは、より詳しくはシリコンを主原料とする物質からなることである。具体的には主な材料が単結晶シリコン、ポリシリコンまたはアモルファスシリコンであり、そこに不純物が含まれていても良い。
【００１５】
これによって、半導体基板とゲート電極を、現在半導体装置の材料としてよく用いられているシリコンを用いて形成できるので、通常の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築でき、製造コストが低い半導体記憶装置を提供することができる。
【００１６】
さらに、半導体記憶素子は、ゲート電極と前記半導体基板のいずれか一方の不純物濃度が１×１０２０ｃｍ―３以上であり、かつ、もう一方より高くてもよい。このようにすれば、シリコンから成るゲート電極または半導体基板のいずれか一方に対して他方の不純物濃度が低く、膜厚が薄くなる。さらに、高い方の不純物濃度が１×１０２０ｃｍ―３以上なので、不純物増速酸化の効果が顕著に現れて厚膜化が進行し、これによって膜厚の差が顕著になる。よって、電荷注入効率が顕著に良く、書き込み／消去速度の顕著に早い半導体記憶装置が提供できる。
ただし、シリコンに含有できる不純物濃度は限界があるので、高くても２１乗ｃｍ―３オーダーである。また、一般的な半導体基板の不純物濃度は１５乗ｃｍ―３オーダーなので、低くても１５乗ｃｍ―３オーダーであることが好ましい。
【００１７】
あるいは、半導体記憶素子は、ゲート電極の不純物濃度が１×１０２０ｃｍ―３以上であり、半導体基板の不純物濃度がゲート電極の不純物濃度より低くてもよい。
このようにすれば、シリコンから成るゲート電極の不純物濃度が半導体基板の不純物濃度より高く、ゲート電極側壁の絶縁膜厚が厚くなる。さらに、ゲート電極の不純物濃度が１×１０２０ｃｍ―３以上なので、不純物増速酸化の効果が顕著に現れて厚膜化が進行し、膜厚の差が顕著になる。よって、電荷注入効率が顕著に良く書き込み／消去速度の顕著に早い半導体記憶装置が提供できる。
ただし、シリコンに含有できる不純物濃度は限界があるので、高くても２１乗ｃｍ―３オーダーである。また、一般的な半導体基板の不純物濃度は１５乗ｃｍ―３オーダーなので、低くても１５乗ｃｍ―３オーダーであることが好ましい。
【００１８】
あるいは、半導体記憶素子は、ゲート絶縁膜の等価酸化膜厚、即ち、膜厚にその絶縁膜の誘電率に対する酸化膜の誘電率の比を掛けた値がゲート電極からメモリ機能体を経て半導体基板に到る経路上の等価酸化膜厚より薄くてもよい。
このようにすれば、ゲート絶縁膜の等価酸化膜厚は、ゲート電極からメモリ機能体を経て半導体基板に到る経路上の等価酸化膜厚より薄いので、例えばこのゲート絶縁膜をＭＯＳＦＥＴのゲート絶縁膜として用いた場合のしきい値電圧が低く設定でき、読み出し電圧が低い低電圧駆動ができる。従って、消費電力の低い半導体記憶装置を提供することができる。
【００１９】
さらに、半導体記憶素子は、ゲート電極両側の電荷保持部がそれぞれ独立して電荷を保持することができるように構成されていてもよい。
このようにすれば、２つの電荷保持部それぞれに独立して電荷を保持することができるので、１つのメモリセルあたり４値の情報を記憶することができ、大容量化された半導体記憶装置を提供することができる。
【００２０】
また、半導体記憶素子は、ゲート絶縁膜の等価酸化膜厚がゲート電極の側壁部から半導体基板に到る経路の等価酸化膜厚の最小の膜厚より厚くてもよい。
これによって、例えば、ゲート電極及びソース／ドレイン拡散領域に、それぞれ、１０ボルト及び０ボルトの電位を与えることにより書き込みができ、ゲート電極及びソース／ドレイン拡散領域に、それぞれ、−１０ボルト及び０ボルトの電位を与えることにより消去ができ、一方のソース／ドレイン拡散領域ともう一方のソース／ドレイン拡散領域の電位が等しいため、ドレイン電流が流れない。また、ゲート絶縁膜が厚くゲート絶縁膜を通過するリーク電流が抑制される。よって、低消費電力化された半導体記憶装置が提供される。さらに、ホットキャリアが発生せずゲート絶縁膜に電荷が注入されないので、ゲート絶縁膜に電荷が注入されることにより発生するしきい値電圧のバラツキが抑制でき、信頼性の高い半導体記憶装置を提供することができる。
【００２１】
さらに、半導体記憶素子は、ソース／ドレイン拡散領域がゲート電極下に少なくとも一部を配置されていてもよい。
このようにすれば、ソース／ドレイン拡散領域は、ゲート電極下に少なくとも一部を配置されているので、通常の電界効果トランジスタと同じ構造を有するため、製造プロセスがこれまで実績のある通常の電界効果トランジスタプロセスを用いることができ、製造コストが低い半導体記憶装置を提供することができる。
【００２２】
また、半導体記憶素子は、電荷保持部の最上部位置がゲート電極の最上部位置より下方であってもよい。
これによって、電荷保持部をチャネル近傍に限定して配置することができる。よって、書き込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、誤消去を防止できる。また、電荷保持部を限定することにより、注入電子数が変わらないとすれば、電子密度が高くなるので、効率的に電子の書き込み／消去を行うことができ、書き込み／消去スピードが早い半導体記憶装置が形成できる。
【００２３】
また、半導体記憶素子は、電荷保持部の最上部位置が第１の絶縁膜の最上部位置より下方であってもよい。
このようにすれば、電荷保持部の最上部位置が第１の絶縁膜最上部位置より下方にあるため、ゲート電極と電荷保持部との最短距離が長くなる。よって、シリサイドや、配線工程等においてゲート電極と電荷を蓄積する機能を有する材料からなる領域との短絡が抑制できるため、歩留まりのよい半導体記憶装置が形成できる。
【００２４】
また、半導体記憶素子は、電荷保持部が電荷を蓄積する機能を有する複数の微粒子からなっていてもよい。
このようにすれば、電荷保持部をさらに微小領域に限定することができるので、より効果的に誤消去を防止できる。また、電荷保持部が微粒子に分割されるので、リークが発生してもリークする領域が近傍の微粒子のみとなり、保持特性が向上する。また、例えば、電荷を蓄積する機能を有する材料からなる領域をナノドット状に形成することもできるので、クーロンブロッケード効果により極めてメモリ効果を向上させることができ、極めて長期信頼性の高い半導体記憶素子を形成することができる。
【００２５】
また、半導体記憶素子は、散逸防止絶縁体が電荷保持部とゲート電極を隔て、かつ電荷保持部と半導体基板を隔てる第１絶縁膜と、電荷保持部の側壁部における第１絶縁膜の反対側に形成される側壁絶縁体とからなり、電荷保持部が、第１絶縁膜と側壁絶縁体とに挟まれていてもよい。
こうすることによって、書き込みによって注入する電子は電荷保持部に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷保持部の体積が減少するので単位体積当たりの電荷の量を増加させることができ、効率的に電子の書き込み／消去を行なうことができて、書き込み／消去スピードの早い半導体記憶装置を提供することができる。
【００２６】
さらに、半導体記憶素子は、電荷保持部が第１の絶縁膜及び第２の側壁絶縁体により覆われていてもよい。
このようにすれば、電荷保持部が第２の側壁絶縁体に覆われているので、ゲート電極へのコンタクト工程において電荷保持部とコンタクトの短絡を防止できる。従って、コンタクト部寸法の設計マージンをさらに小さくできるので、半導体装置がさらに微細化できる。よって、コストが抑えられた半導体記憶装置を提供することができる。
【００２７】
あるいは、半導体記憶素子は、散逸防止絶縁膜がシリコン酸化膜若しくはシリコン酸窒化膜からなり、電荷保持部が、シリコン窒化膜からなっていてもよい。このようにすれば、電荷保持部がシリコン窒化膜より成り、かつ、散逸防止絶縁体はシリコン酸化膜若しくはシリコン酸窒化膜からなるが、シリコン窒化膜は電荷をトラップする準位が多数存在するので、大きなヒステリシス特性を得ることができ、さらに、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じにくいので、良好な保持特性が得られる。さらに、上記材料は、ＬＳＩプロセスではごく標準的に用いられる材料であるので、製造コストを低く抑えることができる。
【００２８】
また、半導体記憶素子は、電荷を蓄積する機能を有する複数の微粒子と、上記複数の微粒子とゲート電極の間および上記複数の微粒子と半導体基板の間に位置する半導体または導体からなる膜とからなっていてもよい。
これによって、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を、半導体又は導体が介在することにより抑制することができるので、読み出し誤りの生じにくい半導体記憶装置を提供できる。
【００２９】
あるいは、半導体記憶素子は、電荷保持部の少なくとも一部がソース／ドレイン拡散領域の上に配置されていてもよい。
これによって、半導体記憶装置の読出し動作時の電流値が、格段に向上し、読出し速度も格段に向上するので、読出し速度の早い半導体記憶装置を提供することができる。
【００３０】
さらに、半導体記憶素子は、電荷保持部がゲート絶縁膜の表面と略平行な表面を有してもよい。
これによって、電荷保持部に保持された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【００３１】
さらに、半導体記憶素子は、電荷保持部がゲート電極側面と略平行に延びた電荷保持部を含んでいてもよい。
これによって、書換え動作時に電荷保持部に注入される電荷が増加するので、書換え速度が増大する。
【００３２】
さらに、半導体記憶素子は、半導体記憶素子はメモリ機能体の電荷保持部と半導体基板を隔てる絶縁膜を備え、電荷保持部と半導体基板とを隔てる絶縁膜の膜厚が、前記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であってもよい。これによって、電荷保持部への電荷の注入が容易になり、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にすることが可能となり、また、電荷保持部に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるので、メモリ効果を増大させることができる。
【００３３】
また、電荷保持部と半導体基板とを隔てる絶縁膜の膜厚が０．８ｎｍ以上なので、保持特性の極端な劣化が抑制される。
【００３４】
あるいは、半導体記憶素子は、メモリ機能体の電荷保持部と半導体基板を隔てる絶縁膜を備え、電荷保持部と半導体基板を隔てる絶縁膜の膜厚が、前記ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であってもよい。
こうすれば、電荷保持部と半導体基板を隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下なので、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
また、電荷保持部と半導体基板を隔てる絶縁膜の膜厚が２０ｎｍ以下であるので、書換え速度の低下が抑制できる。
【００３５】
また、この発明の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極下に配置されたチャネル形成領域と、上記チャネル形成領域の両側に配置され上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体から成り、ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔が電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔と異なり、ソース／ドレイン拡散領域が、ゲート電極下より外の領域に配置される半導体記憶素子と、半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成されたゲート電極と、上記ゲート電極下に配置されたチャネル形成領域と、上記チャネル形成領域の両側に配置され上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体から成り、ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔が電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔と異なり、ソース／ドレイン拡散領域の一部が、ゲート電極下に配置される半導体素子とを備えてなる。
こうすることによって、ソース／ドレイン拡散領域がゲート電極端部よりオフセットしていない半導体素子と、オフセットしている半導体記憶素子とが同一基板上に混載され、しかも、半導体素子、半導体記憶素子ともにゲート電極の側壁に電荷を蓄積する機能を有するメモリ機能体が配置されるが、両者の作製プロセスに大幅な差がないので、例えば、半導体記憶素子からなる不揮発性メモリと半導体素子からなる論理回路等との混載が非常に容易にでき、かつ、ゲート絶縁膜厚に制限がないので、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用可能な半導体装置を提供することができる。
【００３６】
さらに、この発明の半導体装置は、不揮発性メモリ部が前記半導体記憶素子により構成されていてもよい。
このようにすれば、複数の半導体記憶素子により不揮発性メモリ部が構成され、半導体素子により論理回路部が構成されているので、同一基板上に容易に混載された不揮発性メモリ部と、論理回路部とを有する半導体装置を実現することができる。
【００３７】
さらに、この発明の半導体装置は、不揮発性メモリ部に供給される電源電圧より低い電源電圧で駆動する論理回路部を有していてもよい。
これによって、例えば、不揮発性メモリ部には高電源電圧の供給ができるため、書き込み／消去速度を格段に向上させることができる。さらに、論理回路部には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成されるので、同一基板上に容易に混載された信頼性の高い論理回路部と書き込み／消去速度が格段に速い不揮発性メモリ部を有する半導体装置を実現することができる。
【００３８】
さらに、この発明の半導体装置は、回路が前記半導体素子から構成されるスタティック・ランダム・アクセス・メモリをさらに備えていてもよい。
これによって、半導体素子により論理回路部およびスタティック・ランダム・アクセス・メモリが構成され、半導体記憶素子により不揮発性メモリ部が構成されているので、同一基板上に容易に混載された論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を有する半導体装置を実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、さらなる機能の向上を達成することができる。
【００３９】
また、この発明のＩＣカードは、上記の半導体記憶装置を備える。
あるいはまた、この発明のＩＣカードは、上記の半導体装置を備える。
これによって、ＩＣカードは、不揮発性メモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有することができるので、コストの低いＩＣカードを提供することができる。
【００４０】
また、この発明の携帯電子機器は、上記の半導体記憶装置を備える。
あるいはまた、この発明のＩＣカードは、上記の半導体装置を備える。
これによって、例えば、携帯電話は不揮発性メモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有することができるので、コストの低い携帯電話を提供することができる。
【００４１】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、その上にゲート電極を形成する工程と、ゲート電極及び半導体基板上に絶縁膜を形成する工程と、少なくともゲート電極の側壁に絶縁膜が残るように絶縁膜を部分的に除去する工程と、酸化又は酸窒化処理を行うことにより半導体基板上の絶縁膜よりも厚い絶縁膜をゲート電極側面に形成する工程と、ゲート電極側方に絶縁膜を介して電荷蓄積領域を形成する工程と、ゲート電極、ゲート電極側方の絶縁膜及び電荷蓄積領域を注入マスクとして半導体基板に不純物注入を行ないソース／ドレイン拡散領域を形成する工程を備える。
これによって、半導体記憶素子の絶縁膜のゲート電極に接する部分の膜厚と半導体基板に接する部分の膜厚を大幅に異なるように形成することができ、それにより消去時の消去不良を抑制し又は書き込み／消去速度の高速化が可能となる。つまり、ゲート電極に接する部分の絶縁膜の膜厚に対して、半導体基板に接する部分の絶縁膜の膜厚を薄く形成した場合は、消去時の消去不良を抑制し又は半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。また、逆にゲート電極に接する部分の第１の絶縁膜の膜厚に対して、半導体基板に接する部分の第１の絶縁膜の膜厚を厚く形成した場合は、ゲート電極から注入された電荷が半導体基板に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
また、半導体記憶素子のソース／ドレイン拡散領域が、ゲート電極に対してオフセットするように形成でき、かつ、電荷蓄積領域にオーバーラップするように形成できるので、メモリ効果が良好で、かつ、半導体記憶装置の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶装置が提供される。
【００４２】
また、この発明の半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、その上に半導体基板材料と成分のことなる材料を用いてゲート電極を形成する工程と、熱処理をもちいて半導体基板およびゲート電極上に膜厚の異なる絶縁膜を形成する工程と、ゲート電極側方に絶縁膜を介して電荷蓄積領域を形成する工程と、ゲート電極、絶縁膜及び電荷蓄積領域を注入マスクとして半導体基板に不純物を注入してソース／ドレイン拡散領域を形成する工程を備える。
これによって、半導体記憶素子の半導体基板とゲート電極とは成分が異なる材料を用いて形成されているので、絶縁膜のゲート電極に接する部分の膜厚と半導体基板に接する部分の膜厚を大幅に異なるように形成することができ、それにより消去時の消去不良を抑制し又は書き込み／消去速度の高速化が可能となる。
また、第１の半導体記憶素子の絶縁膜をゲート電極に接する部分と半導体基板に接する部分の膜厚が異なるように形成する工程は、エッチング工程等を用いず、通常の絶縁膜形成工程のみで形成できるため、複雑な工程が必要なく製造コストの低い半導体記憶装置が提供できる。
また、半導体記憶素子のソース／ドレイン拡散領域が、ゲート電極に対してオフセットするように形成でき、かつ、電荷蓄積領域にオーバーラップするように形成できるので、メモリ効果が良好で、かつ、半導体記憶装置の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶装置が提供される。
【００４３】
また、この発明の半導体記憶装置の製造方法は、シリコンから成る半導体基板上にゲート絶縁膜を形成し、その上に半導体基板の表面付近よりも不純物濃度が高く、かつ５×１０１９ｃｍ―３以上であるシリコンから成るゲート電極を形成する工程と、半導体基板とゲート電極上に、それぞれ膜厚の異なる絶縁膜を熱処理をもちいて形成する工程と、ゲート電極側方に絶縁膜を介して電荷蓄積領域を形成する工程と、ゲート電極、絶縁膜及び電荷蓄積領域を注入マスクとして半導体基板に不純物注入を行ないソース／ドレイン拡散領域を形成する工程を備える。
こうすることによって、半導体記憶素子のゲート電極の不純物濃度が５×１０１９ｃｍ―３以上なので、不純物増速酸化の効果が顕著に現れる。また、半導体基板にはゲート電極の不純物濃度より低い不純物領域を形成し、半導体基板およびゲート電極に熱処理による絶縁膜を形成することによって、第１の絶縁膜のゲート電極に接する部分の膜厚と半導体基板に接する部分の膜厚を大幅に異なるように形成することができるので、エッチング等の複雑な工程が必要なく製造コストの低い半導体記憶装置が提供できる。
さらに、半導体記憶素子のゲート電極に接する部分の第１の絶縁膜の膜厚に対して、半導体基板に接する部分の第１の絶縁膜の膜厚を薄く形成した場合は、半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
【００４４】
また、この発明の半導体記憶装置の製造方法は、シリコンから成り、不純物濃度が５×１０１９ｃｍ―３以上の不純物領域を表面付近に有する半導体基板上にゲート絶縁膜を形成し、その上に半導体の表面付近よりも不純物濃度が低く、かつ１×１０２０ｃｍ―３以下であるシリコンから成るゲート電極を形成する工程と、形成したゲート電極上に、それぞれ膜厚の異なる絶縁膜を熱処理をもちいて形成する工程と、ゲート電極側方に絶縁膜を介して電荷蓄積領域を形成する工程と、ゲート電極、絶縁膜及び電荷蓄積領域を注入マスクとして半導体基板に不純物注入を行ないソース／ドレイン拡散領域を形成する工程を備える。
【００４５】
こうすることによって、半導体記憶素子のゲート電極は不純物濃度が１×１０２０ｃｍ―３以下であり、半導体基板より低いので、ゲート電極には不純物増速酸化の効果が発現しない条件を設定でき、半導体基板にはゲート電極の不純物濃度より高く、５×１０１９ｃｍ―３以上で不純物増速酸化の効果が顕著に現れ始めるので、半導体基板およびゲート電極に熱処理による絶縁膜を形成した結果、第１の絶縁膜のゲート電極に接する部分の膜厚と半導体基板に接する部分の膜厚を大幅に異なるように形成することができるので、複雑な工程が必要なく製造コストの低い半導体記憶装置が提供できる。また、第１の絶縁膜のゲート電極に接する部分の膜厚と、半導体基板に接する部分の膜厚が大幅に異なるので、書き込み／消去速度の顕著に早い半導体記憶装置が提供できる。
【００４６】
また、半導体記憶素子の第１の絶縁膜はゲート電極に接する部分の膜厚に対して、半導体基板に接する部分の膜厚が厚いので、ゲート電極から注入された電荷が半導体基板に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
さらに、半導体記憶素子のゲート電極に接する部分の第１の絶縁膜の膜厚に対して、半導体基板に接する部分の第１の絶縁膜の膜厚を薄く形成した場合は、半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
【００４７】
以下、図面に示す実施形態に基づいてこの発明を詳述する。なお、この発明は、これによって限定されるのもではない。
（第１の実施形態）
この発明の半導体記憶装置は、図１（ａ）に示すように、主として、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、上記ゲート電極３下に配置されたチャネル形成領域１９と、上記チャネル形成領域１９の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域１３と、上記ゲート電極の両側に形成され、電荷を蓄積する機能を有するメモリ機能体３０とを有し、上記メモリ機能体３０は、電荷を保持することができる電荷保持部３１と電荷の散逸を抑制することができる散逸防止絶縁体３２を有しており、上記電荷保持部３１は上記散逸防止絶縁体３２により、上記ゲート電極３及び上記半導体基板１と隔てられており、上記半導体基板１と上記ゲート電極３とは成分が異なる材料を用いて形成されており、上記電荷保持部と上記ゲート電極の間隔Ｔ２は、上記電荷保持部と上記半導体基板の間隔Ｔ１とは異なることを特徴としている。ここで、ゲート電極と電荷保持部の間隔Ｔ２が一定でない場合は最も接近している部分の間隔をＴ２とする。
【００４８】
さらに、この発明の一形態としてゲート電極と半導体基板とがシリコンから成り、それぞれの不純物濃度が異なる場合がある。その場合は、シリコン上に成膜する酸化膜のシリコンの不純物濃度に成膜速度が影響を受けること（所謂不純物増速酸化）を利用し、エッチング等の特別な工程を必要とせず簡単にＴ１とＴ２を違う膜厚に形成するものである。
【００４９】
ここで、メモリ機能体及びその各部の名称を以下のように定義する。
図１（ａ）に示すようにメモリ機能体３０とはゲート電極３の側方に形成された電荷を蓄積する機能を有する領域を指す。さらに、メモリ機能体３０は電荷を保持できる部分である電荷保持部３１と電荷の散逸を抑制する部分である散逸防止絶縁体３２とから成るものとする。
【００５０】
また、図１（ｂ）に示すように、メモリ機能体の一形態として、散逸防止絶縁体３２が、第１絶縁体３２ａ及び第２絶縁体３２ｂに分けられる場合がある。ここでは便宜上、メモリ機能体３０の第１絶縁体３２ａ以外の領域、ここでは電荷保持部３１及び第２絶縁体３２ｂからなる領域を電荷蓄積領域３３とする。ただし、電荷蓄積領域３３は次に示すように、電荷保持部３１のみから成る場合もある。
【００５１】
つまり、図１（ｃ）に示すように、メモリ機能体３０は第１絶縁体３２ａと電荷保持部３１からなり、第２絶縁体３２ｂが無い。このような場合は、電荷蓄積領域３３は電荷保持部３１のみから成る。
図のように、電荷蓄積領域が従来の技術に示したように電界効果トランジスタのゲート絶縁膜部ではなく、ゲート電極の側方に形成されるため、従来の技術にみられた過消去の問題が解消される。
【００５２】
また、上記第１絶縁体１２は、特別に膜厚が異なるように形成するための例えばエッチング工程を必要とせず、非常に簡単な工程で異なる膜厚を形成することができる。
【００５３】
また、この半導体記憶装置は、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとして機能することができる。
また、半導体基板とゲート電極をシリコンから成る材料より形成すると良い。その場合、半導体基板とゲート電極は現在半導体装置の材料としてよく用いられているシリコンからなるので、従来の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築できるので、製造コストが低い半導体記憶装置を提供できる。
【００５４】
また、この発明の半導体記憶装置の実施形態において、１つの素子に２ビット又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子としても機能することができる。
また、図１に示す半導体記憶素子は、間隔Ｔ２が半導体基板から離れるほど広くなる形状になっている。そうすることにより、電荷保持部の上部が下部よりゲート電極から離れるように形成されるため、電荷保持部の上部に不要な電荷が注入されることが抑制される。例えば消去時に発生するゲート電極からの電子注入を大幅に抑制することができる。さらに、下部は上部ほど離れていないため、保持電荷がチャネル領域から必要以上に離されることなく形成されるため、保持電荷の多寡が駆動電流量に与える効果を充分保つことができる。以上より、書き込み／消去時の読出し電流差を減少させることなく不要な電荷の注入や散逸を抑制できる。ところで、図１においては、間隔Ｔ２について詳しく説明するために、間隔が異なる様を明示的に図示しているが、他の実施形態において、特に図示していない場合でも、同様の態様をとることができ、それによる効果も同様に奏することができることは言うまでもない。
【００５５】
また、この発明の半導体記憶装置は次に示すような構成であってもよい。
この半導体記憶素子は、１つのメモリ機能体に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００５６】
この発明の半導体記憶装置は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。ＳＯＩ基板を用いることにより、ソース／ドレインの拡散領域と半導体基板との容量を極小まで抑えることができるため、高速動作が可能な半導体装置が提供できる。
【００５７】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。このように、半導体基板および表面半導体層に形成されるウエル領域やボディー領域は、ソース／ドレイン拡散領域の不純物の導電型と逆導電型をなすものであり、適切な不純物濃度に調整されているものである。つまり、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域にリークする電流をウエル領域やボディー領域を形成することにより低減することができる。それによって、ＳＯＩ基板を用いた場合に問題となる基板浮遊効果を低減することも可能となる。
【００５８】
ただし、ゲート電極に形成される絶縁膜と半導体基板上に形成される絶縁膜の膜厚を異なるように形成するために、絶縁膜形成の際の絶縁膜形成領域における上記ウエル領域の不純物濃度をゲート電極の不純物濃度と異なるように設定しておくと良い。このましくは、低く設定する場合１×１０２０ｃｍ―３以下であり、高く設定する場合５×１０１９ｃｍ―３以上にすると良い。その場合、効果的にゲート電極に形成される絶縁膜と半導体基板上に形成される絶縁膜の膜厚を異なるように形成できる。
ただし、チャネル注入等のしきい値電圧調整等に用いられ、基板表面付近に形成される、不純物領域を形成する場合は、その不純物領域の濃度が上記条件を満たせば良い。
【００５９】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。構造とプロセスに依存し、幅広であれば電荷蓄積領域の下の絶縁膜を兼ねることができ工程簡略化できる。
【００６０】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、ゲート絶縁膜上に形成されている。ゲート電極は、通常、半導体装置に使用される導電膜例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等の材料を用いて形成される。特に、ゲート電極材料は半導体基板材料と異なるような材料を選べば良い。通常半導体基板にはシリコン基板が用いられるのでこの場合、ゲート電極材料は銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等の材料を用いることが好ましい。その場合、ゲート電極に形成される絶縁膜と半導体基板上に形成される絶縁膜の膜厚を大幅に異なるように形成できる。
【００６１】
ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下には、チャネル形成領域が形成されるが、チャネル形成領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜又は後述する電荷蓄積領域で覆われていることが好ましい。
【００６２】
更にゲート電極は、半導体基板とは、第１絶縁体３２ａ形成時の形成レートが異なるという点が重要である。つまり、所望の時間絶縁膜を形成する処理を行なった時に、半導体基板上に形成された絶縁膜の膜厚Ｔ１とゲート電極の側壁部に形成された絶縁膜の膜厚Ｔ２とが異なるようにゲート電極材料、引いては半導体基板材料を決定する。それによって、自己整合的に簡易な工程で膜厚を異なるように形成することができるので、複雑な工程が必要なく製造コストの低い半導体記憶装置が提供できる。
【００６３】
さらに、この絶縁体９、１２は上記ゲート電極３に接する部分の膜厚Ｔ２に対して、上記半導体基板に接する部分の膜厚Ｔ１が薄くなるようにすると良い。そうすることによって、半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
【００６４】
また、第３の実施形態においては、この絶縁体９、１２は上記ゲート電極３に接する部分の膜厚Ｔ２に対して、上記半導体基板に接する部分の膜厚Ｔ１が厚くなるようにしても良い。そうすることによって、ゲート電極から注入された電荷が半導体基板に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
【００６５】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え・保持する機能を有するか、電荷をトラップするか又は電荷分極状態を保持する機能を有する膜若しくは領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００６６】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数の半導体記憶素子を配列する場合、半導体記憶素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、半導体記憶装置の微細化が容易となる。
【００６７】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００６８】
また、電荷蓄積領域の材料として導電体もしくは半導体を用いても良い。そうすると、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００６９】
さらに、電荷蓄積領域の材料として導電体もしくは半導体ドットを１つ以上含む絶縁体膜を用いれば、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００７０】
また、電荷蓄積領域の材料として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【００７１】
また、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００７２】
メモリ機能体に含まれる電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持部は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。  ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶装置の微細化が容易となる。また、このような単純な配置を有する半導体記憶装置は製造が容易であり、歩留まりを向上することができる。
【００７３】
電荷保持部として導電膜を用いる場合には、電荷保持部が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００７４】
ソース／ドレイン拡散領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、電荷蓄積領域のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン拡散領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００７５】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。この発明の半導体記憶装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００７６】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００７７】
この発明の半導体記憶装置は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等の電荷保持部を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持部を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持部又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００７８】
この発明の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶装置の最良の形態は、例えば、（１）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、（７）ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個の半導体記憶素子の書き込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【００７９】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がなく、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書き込み動作が良好に行なわれることを発見した。すなわち、要件（３）及び（９）を満たす場合は、要件（６）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、又はメモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書き込み動作を行なうことができた。しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、又はメモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、又は半導体記憶素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、半導体記憶装置の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。更には、５Ｖ以下という低電圧により書き込み及び消去動作が行なわれることを確認した。以上より、要件（３）、（９）及び（６）を満たすことが特に好ましいのである。
【００８０】
この発明の半導体記憶装置及び論理素子を組み合わせた半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
以下、この発明を図示し詳細に説明する。この発明が、以下の実施の形態に限定されないことは言うまでもない。
【００８１】
以下の実施の形態では、Ｎチャネル型素子をメモリとした場合について述べているが、Ｐチャネル型素子をメモリとして用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【００８２】
また、この発明の図面の記載において、同一の材料および物質を用いている部分においては、同一の符号を付しており、必ずしも同様の形状を示すものではない。
【００８３】
また、この発明の図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
（第２の実施形態）
この発明の第２の実施形態を、図２（ａ）〜図２（ｄ）を用いて説明する。この実施の形態の半導体記憶装置を構成するメモリ素子は、図２（ｄ）に示したように、半導体基板１上に、ゲート絶縁膜２を介して、ゲート電極３が形成されており、ゲート絶縁膜２及びゲート電極３よりなるゲートスタック８の側面と半導体基板上に形成された２種類以上の膜厚からなる第１絶縁体３２ａと、２種類以上の膜厚からなる第１絶縁体３２ａを介してゲート電極の両側にサイドウォール形状の電荷蓄積領域３３が形成されている。また、電荷蓄積領域３３より下方に、一対のソース／ドレイン拡散領域１３が形成されている。
【００８４】
上記２種類以上の膜厚からなる第１絶縁体３２ａは、特別に２種類以上の膜厚を加工するための例えばエッチング工程を加えることを必要とせず、非常に簡単な工程で２種類以上の膜厚を形成することができる。
さらに、ソース／ドレイン拡散領域１３は、ゲート電極３端部に対してオフセットされている。つまり、半導体基板１表面において、ソース／ドレイン拡散領域１３はゲート電極３の下部には無く、オフセット領域２０の幅だけ、離れている。言い換えれば、ソースとドレイン拡散領域１３の間のチャネル形成領域１９は、半導体基板１表面において、オフセット領域２０の幅だけ、電荷蓄積領域３３の下部に配置されている。これにより、電荷蓄積領域への電子の注入、及び、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子を形成できる。
【００８５】
また、メモリ素子における、ソース／ドレイン拡散領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときの電荷蓄積領域３３下のオフセット領域の反転しやすさを、電荷蓄積領域３３に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のＭＯＳＦＥＴと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、その構造によって、短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００８６】
また、メモリトランジスタの電荷蓄積領域３３は、ゲート絶縁膜２とは独立して形成されている。したがって、電荷蓄積領域３３が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは分離されている。また、電荷蓄積領域３３としてメモリ機能に適した材料を選択して形成することができる。
【００８７】
このメモリ素子は、通常のロジックトランジスタと同様の工程を経て、形成することができる。
【００８８】
以下に図２（ａ）〜図２（ｄ）に沿って、製造工程を順を追って説明して行く。
【００８９】
図２（ａ）に示すように、ｐ型の導電型を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
代表的なＭＯＳ形成プロセスは、次のようなものである。
【００９０】
まず、ｐ型の半導体領域を有するシリコンからなる半導体基板１に既知の方法により素子分離領域を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においても、ソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当素子分離領域は、特に図示はしていない。
【００９１】
次に特に図示していないが、露出している半導体基板の表面付近に不純物拡散領域を形成する。この不純物拡散領域は、しきい値電圧調整のためのものであり、チャネル形成領域の濃度を高くするものである。また、特に重要な理由としては、ゲート電極に形成される絶縁膜と半導体基板上に形成される絶縁膜の膜厚を異なるように形成するために、絶縁膜形成の際の絶縁膜形成領域における半導体基板表面の不純物濃度をゲート電極の不純物濃度と異なるように設定しておくためのものである。このましくは、低い側に設定する場合１×１０２０ｃｍ―３以下であり、高くい側に設定する場合５×１０１９ｃｍ―３以上にすると良い。その場合、効果的にゲート電極に形成される絶縁膜と半導体基板上に形成される絶縁膜の膜厚を大きく異なるように形成できる。
【００９２】
次に半導体領域の露出面全面に絶縁膜を形成する。この絶縁膜はリークを抑制できればよいので、酸化膜、窒化膜、酸化膜と窒化膜の複合膜や、ハフニウム酸化膜、ジルコニウム酸化膜等の高誘電絶縁膜、高誘電絶縁膜と酸化膜との複合膜を用いても良い。さらには、ＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜としての性能の良い膜を形成することが望まれる。ゲート絶縁膜としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜を不必要に流れる電流であるリーク電流の抑制、ゲート電極の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル形成領域へのゲート電極不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜および、膜厚の例として熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜において、膜厚は１から６ｎｍの範囲内であることが適当である。
【００９３】
次に、上記ゲート絶縁膜上に不純物がドープされたポリシリコンを形成する。この不純物は、ポリシリコンがゲート電極として働くための電気伝導性を高めるためと、さらに重要な点として、シリコンの酸化速度の不純物のドープによる増加所謂不純物増速酸化の効果を得るために添加するものである。更に詳しくは、半導体基板１とゲート電極３との不純物増速酸化の効果の違いを利用し、半導体基板１とゲート電極３に形成される第１絶縁体３２ａ（図２（ｂ）記載）の厚さに差をつけるためのものである。よって、半導体基板との不純物濃度の差を付けることも必要である。よって、半導体基板の不純物濃度に比べて、ゲート電極の不純物濃度が高ければよい。好ましくは、半導体基板の不純物濃度は１×１０２０ｃｍ―３以下で、ゲート電極の不純物濃度は５×１０１９ｃｍ―３以上で、かつ、半導体基板の不純物濃度に比べて、ゲート電極の不純物濃度が高ければ良い。そうすることによって、ゲート電極の不純物濃度が５×１０１９ｃｍ―３以上なので、不純物増速酸化の効果が顕著に現れ始める。また、チャネル形成領域の不純物濃度が１×１０２０ｃｍ―３以下なので、酸化時間等の条件によれば不純物増速酸化の効果が現れない。かつ、半導体基板の不純物濃度に比べて、ゲート電極の不純物濃度が高いので、上記絶縁膜の上記ゲート電極に接する部分の膜厚Ｔ２と上記半導体基板に接する部分の膜厚Ｔ１を、自己整合的に異なるように形成し、かつ、Ｔ２がＴ１より厚く形成することができる。よって、半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率が良く、書き込み／消去速度の早い半導体記憶装置を複雑な工程を必要とせず低コストで提供できる。
【００９４】
ここで、ポリシリコン膜厚は５０〜４００ｎｍ程度であることが好ましい。
また、ここでは、ドープされたポリシリコンのみをゲート電極材料として用いているが、このドープされたポリシリコン上にドープされていないポリシリコンを成膜したり、Ａｌ、Ｔｉ、Ｗ等の金属を成膜したり、または、これらの金属とシリコンとの化合物を成膜しても良い。ドープされたポリシリコン上にドープされていないポリシリコンを積層し形成しても良い。
【００９５】
次に、ゲート電極材料上に、フォトリソグラフィー工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行ない、ゲート電極材料および、ゲート絶縁膜をエッチングすることにより、図２（ａ）の構造を形成する。つまり、ゲート絶縁膜２及びゲート電極３、および、それらからなるゲートスタック８を形成する。図示はしないが、この時、ゲート絶縁膜はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【００９６】
なお、ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【００９７】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１の露出面全面に上記同様のゲート絶縁膜を形成する。次に、該ゲート絶縁膜上に上記同様のゲート電極材料を形成する。次に該ゲート電極材料上に酸化膜、窒化膜、酸窒化膜等のマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様のフォトレジストパターンを形成し、該マスク絶縁膜をエッチングする。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、該マスク絶縁膜、および、ゲート絶縁膜の露出部をエッチングすることによって、図３（ａ）の構造を形成する。このようにして、ゲートスタックを形成した場合は、エッチングの際の選択比つまりゲート電極材料とゲート絶縁膜材料の選択比を大きくすることができ、基板をエッチングすることなく薄膜ゲート絶縁膜のエッチングが可能となる。図示はしないが、上記同様の理由より、この時、ゲート絶縁膜はエッチングしなくても良い。
【００９８】
次に図２（ｂ）に示すように、ゲートスタック８および半導体基板１の露出面に第１絶縁体３２ａを成膜する。
ここで、成膜方法として炉による熱工程を用いることにより、上記したような不純物濃度条件において、第１絶縁体３２ａは、半導体基板１上に形成される部分の膜厚Ｔ１とゲート電極３に形成される部分の膜厚Ｔ２が異なり、かつ、Ｔ１がＴ２より薄く形成される。これらは、不純物により熱工程を用いた絶縁膜厚の形成レートが変わる効果を利用したものであり、エッチング等の特別な工程を必要とすることなく簡易な工程で膜厚に差をつけることができる。それゆえ、製造コストを増加させることなく実施することができる。
【００９９】
また、この第１絶縁体３２ａは、リークを抑制できればよいので、酸化膜、窒化膜、酸化膜と窒化膜の複合膜や、ハフニウム酸化膜、ジルコニウム酸化膜等の高誘電絶縁膜を用いても良い。さらには、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。該酸化膜の場合、膜厚は、１から２０ｎｍ程度が良い。更に、電荷の注入／消去を行う部分つまり半導体基板と接する部分の膜厚Ｔ１は、該絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１〜６ｎｍ程度が良い。ここで第１絶縁体３２ａを形成することにより、メモリ機能体は、半導体基板およびゲート電極に直接接することなく絶縁膜を介することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高いメモリ素子が形成される。
【０１００】
次に、電荷蓄積領域を構成する材料であるポリシリコンを略均一に堆積する。ただし、電荷蓄積領域の材料は電子、および、ホールを保持することができる窒化膜、酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象により電荷蓄積領域の表面に電荷を誘起することができるＰＺＴ、ＰＬＺＴ等の強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できるような物質を有しているような構造をもつ材料等であり、電荷を保持、誘起できるような材料であれば良い。電荷蓄積領域を構成する材料の膜厚は、例えば窒化膜またはポリシリコンを用いた場合、２〜１００ｎｍ程度であれば良い。この膜厚は、ソース／ドレイン拡散領域をゲート電極に対してオフセットさせて形成するのに重要なパラメータであるので、オフセット量を考慮して第１絶縁体３２ａの膜厚も考慮して上記膜厚内で調整すると良い。
【０１０１】
次に、図２（ｃ）に示すように、電荷蓄積領域を構成する材料を異方性エッチングすることにより、ゲートスタック８の側壁に電荷蓄積領域３３を形成する。該エッチングは電荷蓄積領域を構成する材料を選択的にエッチングでき、第１絶縁体３２ａとのエッチング選択比の大きな条件で行うと良い。このとき、電荷蓄積領域３３の最上部は、ゲート電極の最上部と同じかそれより低くなるようにエッチングするとよい。なぜなら、後の工程で第１絶縁体３２ａをエッチングすることにより、ゲート電極と、電荷蓄積領域が短絡する危険性が出てくるが、このようにエッチングしておくことにより、ゲート電極と電荷蓄積領域の最短距離が広がり、短絡を抑制することができる。ここで言う短絡とは、ゲート電極のシリサイド工程やコンタクト工程での短絡も含んでいる。
【０１０２】
また、電荷蓄積領域３３がゲート電極の最上部より低くなるように異方性エッチングすることにより、電荷蓄積領域をチャネル近傍に限定して配置することができる。また、さらに等方性のエッチングをおこないさらに電荷蓄積領域を微小化してもよい。それらによって、書き込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、誤消去を防止できる。また、電荷保持部を限定することにより、注入電子数が変わらないとすれば、電子密度が高くなるので、効率的に電子の書き込み／消去を行うことができ、書き込み／消去スピードが早い半導体記憶装置が形成される。ただし、それによって、ゲート電極とソース／ドレイン拡散領域とのオフセット量を充分取れなくなった場合は、さらにサイドウォールスペーサを形成する工程を行なわないといけない。
【０１０３】
ただし、電荷蓄積領域の材料として導体もしくは半導体等の電気的に導電性を有する物質、典型的な例としてはポリシリコンを用いた場合、電荷蓄積領域３３形成後に、左右の電荷蓄積領域３３を電気的に絶縁する必要がある。そこで、図８（ａ）に示すように、電荷蓄積領域３３の一部（除去領域）をエッチングにより除去する。除去方法は、既知のフォトリソグラフィー工程を用いて、除去領域以外をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行ない電荷蓄積領域の露出部である、除去領域を除去する。該エッチングは電荷蓄積領域３３を選択的にエッチングでき、第１絶縁体３２ａとのエッチング選択比の大きな条件で行えるのであれば、等方性エッチングでもよくウエットエッチングを用いても良い。ただし、上記除去領域は、エッチングによる素子へのダメージを防ぐため、素子分離領域上に位置させることが好ましい。
【０１０４】
次に、図２（ｄ）に示すように、第１絶縁体３２ａに異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングし第１絶縁体３２ａを形成する。該エッチングは第１絶縁体３２ａを選択的にエッチングでき、電荷蓄積領域を構成する材料１０に対するゲート電極３材料および半導体基板１材料とのエッチング選択比の大きな条件で行うと良い。
【０１０５】
ただし、当工程で、電荷蓄積領域３３に覆われていない部分、つまり前記工程の電荷蓄積領域の除去領域部分の第１絶縁体３２ａの一部（半導体基板に接する部分）はエッチングにより除去される。しかし一部（ゲート側壁に接する部分）は図８（ｂ）のような状態で残存する。ここで、第１絶縁体３２ａの一部が図８（ｂ）のような状態でのこり、ゲート電極の外周を覆うため、ソース／ドレインのコンタクトとゲート電極との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０１０６】
また、電荷蓄積領域３３を形成する工程と第１絶縁体３２ａを形成する工程を１工程で進めてもよい。つまり、第１絶縁体３２ａおよび、電荷蓄積領域を構成する材料をともに選択的にエッチングでき、ゲート電極３材料、および、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常２工程必要なところを１工程で進めることができるため、工程数を減少させることができる。ただし、その場合も、電荷蓄積領域の材料として導体もしくは半導体等の、電気的に導電性を有する物質を含む材料を用いた場合、左右の電荷蓄積領域３３を電気的に絶縁する必要がある。そこで、図８（ｂ）に示すように、電荷蓄積領域３３の一部（除去領域）をエッチングにより除去する。除去方法は、上記と同様で良い。
【０１０７】
次に、ゲート電極３、第１絶縁体３２ａ、および、電荷蓄積領域３３からなるソース／ドレイン注入マスク領域１４をマスクとして、ソース／ドレイン不純物注入を行ない、周知の熱処理を行うことにより、ソース／ドレイン拡散領域１３を形成する。イオン注入の際、図示はしていないが、注入保護膜を半導体基板露出部に形成しておくとイオン注入による半導体基板表面の荒れを抑制することができ、かつ、不要な深い注入を抑制することができるので良い。
【０１０８】
この半導体記憶装置によれば、第１絶縁体３２ａは、半導体基板１上に形成される部分の膜厚Ｔ１とゲート電極３に形成される部分の膜厚Ｔ２が異なり、かつ、Ｔ１がＴ２より薄く形成される。さらに、これらは、不純物により熱工程を用いた絶縁膜厚の形成レートが変わる効果を利用したものであり、エッチング等の特別な工程を必要とすることなく簡易な工程で膜厚に差が付くものである。それゆえ、製造コストを増加させることなく実施することができる。
【０１０９】
また、この半導体記憶装置によれば、１トランジスタ当り２ビットの記憶を実現することができる。ここで、１トランジスタ当り２ビットの記憶を実現するための、書き込み／消去、読み出しの方法の原理を以下に示す。ここでは、メモリ素子がＮチャネル型である場合を説明する。そこで、メモリ素子がＰチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード（ソース、ドレイン、ゲート、基板）においては、接地電位を与えれば良い。
【０１１０】
メモリ素子に書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷（電子）は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側の電荷蓄積領域に注入される。このとき、ソース側に存在する電荷蓄積領域には電子は注入されない。このようにして特定の側の電荷蓄積領域に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に２ビットの書き込みを行なうことができる。
【０１１１】
メモリ素子に書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したい電荷蓄積領域のある側の拡散層領域（ソース／ドレイン）に正電圧を、ゲートに負電圧をくわえればよい。このとき、半導体基板と正電圧を与えられた拡散層領域におけるＰＮ接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したい電荷蓄積領域に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側の電荷蓄積領域に書き込まれた情報を消去するためには、反対側の電荷蓄積領域に正電圧を加えればよい。
【０１１２】
次にメモリ素子に書きこまれた情報を読み出すためには、読み出したい電荷蓄積領域の側の拡散領域をソースとし、反対側の拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン（書き込みの時はソースとしていた）にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。電荷蓄積領域に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側の電荷蓄積領域に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【０１１３】
上記書き込み消去と読み出しの方法は、電荷蓄積領域に窒化膜を用いた場合の１例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。以上より、この半導体記憶装置によれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の不揮発性メモリを形成できる。
【０１１４】
また、この半導体記憶装置によれば、電荷蓄積領域が、ゲート電極下ではなく、ゲート電極の両側に配置されるため、ゲート絶縁膜を電荷蓄積領域として機能させる必要がなく、ゲート絶縁膜を、電荷蓄積領域とは分離して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、ＬＳＩのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートの間に挿入する必要がなく、さらに、ゲート絶縁膜としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶装置を実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶装置を提供することができる。
【０１１５】
また、電荷蓄積領域に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶装置が形成される。
【０１１６】
また、電荷蓄積領域は、半導体基板およびゲート電極に絶縁膜を介して接しているため、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が形成される。
【０１１７】
また、この半導体記憶装置の形成方法によれば、ゲート電極の側壁部の膜厚（Ｔ２）に比べて半導体基板上の膜厚（Ｔ１）が薄い第１絶縁体３２ａをエッチング又はエッチング及び酸化等の複雑な工程を用いることなく、簡易な工程で形成できる。
（第３の実施形態）
この発明の第３の実施形態を、図３（ａ）及び図３（ｂ）を用いて説明する。この実施形態は、膜厚の異なる第１絶縁体３２ａの形成方法について、上記第２の実施形態と異なる工程をもちいたものである。それゆえ、それ以外の工程は上記第２の実施形態に記載の工程を用いることによって半導体記憶素子を形成できる。上記第２の実施形態との相違点を中心に順を追って詳細に説明する。
【０１１８】
まず図３（ａ）に示すように、半導体基板上１にゲート絶縁膜２を介してゲート電極３つまりゲートスタック８を形成し、その後半導体基板１上及びゲートスタック８を覆うようにほぼ均一な膜厚の初期絶縁膜３４を形成する。それぞれの形成方法は次の様なものである。
半導体基板上１にゲート絶縁膜２を介してゲート電極３つまりゲートスタック８を形成する方法は、第２の実施形態の図２（ａ）と同様の形成方法でよい。ただし、この実施形態においてはゲート電極に不純物を含有させなくても、含有させた場合と同様の効果を奏することができるので、より簡易になる。
また、半導体基板１上及びゲートスタック８の露出面に初期絶縁膜３４を形成する方法は、通常の熱酸化法を用いた酸化膜形成方法を用いれば良い。ここで、絶縁膜としてこの酸化膜に窒素を含有させた所謂窒化酸化膜を用いた場合、膜中のリークを抑制する効果が向上する。また、熱処理を用いることにより、ＣＶＤ（Ｃａｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いた膜に比較して、半導体基板との界面特性がよくなる。よって、駆動電流がより大きくなる。
【０１１９】
または、ＣＶＤ法をもちいて、略均一な酸化膜又は窒化膜を形成しても良い。ただし、初期絶縁膜は最終的には第１絶縁膜におけるゲート電極の側壁部に形成される厚膜の絶縁膜となり、蓄積された電荷のリークを抑制する必要があるため、上記第２の実施形態のゲート絶縁膜の形成方法と同様の形成方法を用いると、リーク抑制効果が向上する。ここで、初期絶縁膜として例えばＮ２Ｏ酸化膜を形成した場合、膜厚は１から２０ｎｍ程度の範囲で略均一であるものが良い。その他の材料の膜厚は等価酸化膜厚が１から２０ｎｍ程度になるように調整すればよい。
【０１２０】
次に、図３（ｂ）に示すように、半導体基板１上及びゲートスタック８の露出面に第１絶縁体３２ａとなる膜つまりゲート電極の側壁部の膜厚（Ｔ２）に比べて半導体基板上の膜厚（Ｔ１）が薄く形成されている絶縁膜を形成する。これは、次のように形成される。
【０１２１】
初期絶縁膜３４を異方性のエッチング方法を用いてエッチングすることにより、ゲートスタックの側壁部の膜厚は初期絶縁膜の膜厚と略等しいか又は薄くなり、半導体基板上は初期絶縁膜の膜厚より薄くなるか又は完全に除去されるように、初期絶縁膜を加工する。それにより、ゲート電極の側壁部の膜厚（Ｔ２）に比べて半導体基板上の膜厚（Ｔ１）が薄い第１絶縁体３２ａが形成される。ただし、ここで再度絶縁膜を形成する工程を加えても良い。そうすることにより、半導体基板が上記エッチングにより受けたダメージを低減することができリークの低減できる第１絶縁体３２ａが形成できる。その場合絶縁膜の形成工程は、第２の実施形態に記載のゲート絶縁膜の形成方法と同様の方法を用いて形成すれば良い。
以上の様に図３（ｂ）の構造が形成された。この構造は第２の実施形態の図２（ｂ）の構造と外見的に同じであり、その後の工程も第２の実施形態に示す工程を用いて半導体記憶装置を形成することができる。
【０１２２】
この半導体記憶素子又はその製造方法により、上記第２の実施形態と同様の効果を得ることができる。ただし、第１絶縁膜の形成方法に関しては異なる効果となる。つまり、この実施形態によれば、予めゲート電極に不純物を含有させる必要がなくその点で簡易な工程となり、さらに、通常のＣＭＯＳ形成工程でよく用いられているデュアルゲートＣＭＯＳ工程、つまりソース／ドレイン拡散領域形成のための不純物注入工程時に同時にゲート電極に不純物注入を行う工程を用いることができるため、これまでのＣＭＯＳ形成工程を流用できるため、信頼性の高い半導体記憶装置が形成され、さらに、ＣＭＯＳとの混載が容易な半導体記憶装置が形成される。
（第４の実施形態）
この発明の第４の実施形態を、図４（ａ）〜図４（ｃ）を用いて説明する。この実施形態は、上記実施形態に記載の半導体記憶装置におけるゲート電極の側壁部に形成される絶縁膜の構造及び形成方法について、アスピリティによる問題を解決するという新たな効果を奏することができる、新たな構造及び形成方法を説明するものである。
【０１２３】
図４（ａ）に、上記第２の実施形態にて説明した形成方法をもちい、特に第１絶縁体３２ａを熱処理によって形成した半導体記憶素子を示している。また、図４（ｂ）に図４（ａ）において点線の円で示された領域を拡大した模式図を示している。図４（ｂ）においては、ゲート電極３の側面にアスピリティ４０が形成されているところが示されている。アスピリティとは、例えばゲート電極がポリシリコンからできている場合で、散逸防止絶縁体又は第１絶縁体が熱酸化工程により形成されている場合、図４（ｂ）に示すように、ポリシリコン表面にできるものである。つまりアスピリティは、ポリシリコンを熱酸化した際にポリシリコンのグレインバウンダリが増速酸化される等の理由により酸化のされ易さがポリシリコン表面でばらつき、それによりポリシリコン表面にできた凹凸であると考えられる。
【０１２４】
図４（ａ）にはアスピリティは省略し示されていない。図４以外の図でもアスピリティは示されていないがこれをもってして、アスピリティが形成されていないことを説明するものではなく図４（ａ）同様省略しているものである。上記のアスピリティの成因が働いてアスピリティが形成される場合は、図示のありなしにかかわらず形成されているものと考慮するべきである。
上記第２の実施形態の形成方法を用いてアスピリティが形成された場合、アスピリティが形成されていない場合と比較して、ゲート電極３から電荷保持部３１への電荷の注入が容易になる。それによって、半導体記憶素子の消去時の消去不良が発生しやすくなる。つまり、消去時の電位の印加状況がゲート電極３に負電位を印加し、ソース／ドレイン拡散領域１３に正電位を印加することにより、電荷保持部３１に保持されていた電子をソース／ドレイン拡散領域側に放出するようになっている場合、電子が電荷保持部から消去されると共にゲート電極から電子が電荷保持部に注入されるといったリークが発生しやすくなる。それにより、消去効率が悪化し、消去不良が発生しやすくなる。
【０１２５】
しかし、図４（ｃ）及び図４（ｄ）に示されたような構造を形成することにより、上記消去不良が発生しやすくなるという問題点を解決することができる。以下にその詳細を説明する。
【０１２６】
図４（ｃ）はゲート電極の側面に、堆積絶縁体４１が形成され、その外側の半導体基板１の表面上に第３絶縁体４２が形成され、堆積絶縁体と第３絶縁体の表面に電荷保持部３１及び第２絶縁体３２ｂが形成されるものである。それにより、ゲート電極に接する部分の絶縁体は、図４（ｂ）に示した熱処理を用いた絶縁体形成方法をもちいた第１絶縁体３２ａとは異なり、ＣＶＤを用いた堆積絶縁体なので、図４（ｂ）に示すような熱処理により絶縁体を形成したことによるアスピリティが形成されない。それにより、アスピリティが原因となるリークが抑制され、消去不良を抑制することができる。ただし、第３絶縁体４２が熱処理により形成されているため、いくらかアスピリティが形成されるが、図４（ｂ）に示す場合に比べて飛躍的にアスピリティの形成を抑制できる。そのため、消去不良を抑制することができる。
【０１２７】
図４（ｄ）はゲート電極の側面に、上記図４（ｃ）にて形成した堆積絶縁体４１を形成しているが、堆積絶縁体４１とゲート電極３との間及び堆積絶縁体４１と半導体基板３との間に熱処理を用いて形成した絶縁体である熱絶縁体４３を形成し手いるところが上記図４（ｃ）と特に異なるところである。ここで、熱絶縁体４３は半導体基板と堆積絶縁体４１の界面特性が悪いためにチャネルの移動度が劣化することによる、駆動電流の減少を抑制する点で、図４（ｃ）より効果を奏するものである。アスピリティの影響を低減するために、熱絶縁体４１の膜厚は薄く形成するべきである。熱酸化膜を形成する場合１ｎｍから２０ｎｍ程度がよく、特に１０ｎｍ程度の膜厚が望ましい。そうすることにより、熱絶縁体と半導体基板との界面形状が良く界面を流れる電流の移動度劣化を抑制できるため、より大きな駆動電流が得られるので、より読出し速度が向上した半導体記憶装置が提供できる。特に１ｎｍ以上のため充分界面特性を向上させることができ、１０ｎｍ以下であれば、アスピリティによる劣化の発現を抑制できる。
【０１２８】
次に図４（ｃ）の形成方法を説明する。この工程は第３の実施形態で説明した製造方法の一部と同じ製造方法を一部に用いている。
まず第２の実施形態同様の方法を用いて、図２（ａ）に示したように、半導体基板上にゲート絶縁膜２及びゲート電極３によるゲートスタック８を形成する。
【０１２９】
次に、ＣＶＤ法を用いて絶縁膜を略均一に絶縁膜を形成する。膜厚は第２の実施形態における第１絶縁体３２ａと酸化膜換算で同じ程度の膜厚を形成すると良い。そして、半導体基板が露出するまで異方性エッチングを行ない、ゲート側壁に堆積絶縁体４１を形成する。材質は酸化膜、酸窒化膜等ゲート電極の側壁に通常用いられる絶縁膜を用いると良い。
【０１３０】
次に、第３絶縁体を形成するために、熱酸化膜を形成する。このときゲート電極の側面にはすでに堆積絶縁体４１が形成されているため、ゲート側面には露出している半導体表面に形成される膜厚にくらべて、あまり形成されない。そこで、図においては、堆積絶縁体の外側の半導体基板上に形成されるように図示しているが、ゲート側面は省略している。また、この絶縁体の形成工程は熱酸化工程を用いているため、ゲート電極側面の絶縁膜の厚さが厚くなった分ゲート電極が熱酸化されたことになるが、その厚さは上記第２の実施形態における第１絶縁体３２ａの膜厚と比較して非常に薄いため、アスピリティの形成は非常に抑制される。ここで、第３絶縁体の膜厚は上記第１絶縁体３２ａの膜厚と同程度の膜厚でよく、形成方法もＣＶＤをもちいても、熱処理をもちいてもよい。ただし、熱処理を用いた絶縁膜を形成した場合は半導体基板と絶縁膜の界面特性が良好になるため移動度が良好になり駆動電流が多くなる。
【０１３１】
次に図４（ｄ）の形成方法は、上記図４（ｃ）の形成方法と同じでよいが、堆積絶縁体４１を形成する前に熱絶縁体４３を形成する点が異なる。それにより、絶縁膜と半導体基板の界面特性を向上させ、駆動電流を増大させる効果がある。それゆえこの熱絶縁体４３は熱処理を用いた酸化、酸窒化（窒化酸化膜）がよく、特にＮ２ＯガスやＮＯガスを用いた酸窒化処理がリークも抑制できるため好ましい。膜厚は酸化膜換算で１ｎｍから２０ｎｍ程度がよく、特に１０ｎｍ程度の膜厚が望ましい。そうすることにより、熱絶縁体と半導体基板との界面形状が良く界面を流れる電流の移動度劣化を抑制できるため、より大きな駆動電流が得られるので、より読出し速度が向上した半導体記憶装置が提供できる。特に１ｎｍ以上のため充分界面特性を向上させることができ、１０ｎｍ以下であれば、アスピリティによる劣化の発現を抑制できる。
【０１３２】
さらに上記構造及び方法とは別に、アスピリティによるリークを抑制することにより消去不良を抑制する方法として次のような方法がある。つまり第２の実施形態における、第１絶縁体３２ａをＮ２Ｏガス又はＮＯガスを酸化ガスとして熱酸化膜することにより形成する方法である。窒素を有した酸化膜である窒化酸化膜を形成することにより、絶縁膜のリーク電流を抑制する。
（第５の実施形態）
この発明の第５の実施形態を、図５を用いて説明する。この実施形態は、上記第２の実施形態とほぼ同じ工程を用いているものである。特に異なる点は次の２点である。電荷蓄積領域３３を形成する工程において電荷蓄積領域の高さを上記第２の実施形態より高く形成することができる点と、第１絶縁体３２ａをエッチングしＬ字型の第１絶縁体３２ａを形成する工程において半導体基板やゲート電極が露出するまでエッチングする工程がなくなる点である。以上の点を考慮し、第２の実施形態に記載の工程を行なうことにより、図５の構造が形成される。
図５に示すように、電荷蓄積領域の最上部位置は第１絶縁体３２ａの最上部位置と同じかそれより低くすれば良い。
また、第１絶縁体３２ａを形成する工程は第３及び第４の実施形態に示した方法を用いてもよく、その場合それぞれの実施形態に記載した効果を奏することは言うまでもない。
【０１３３】
また、ゲート電極とソース／ドレイン拡散領域が配線と接続されるために後のコンタクト工程において、第１絶縁体３２ａがエッチングされる。ここで、第１絶縁体３２ａはエッチングされ易くするために、層間絶縁膜として用いられる材料と主に同じ成分の材料を用いたらよい。例えば、層間絶縁膜として酸化膜が良く用いられるので、第１絶縁体３２ａの材料は酸化膜を用いればよい。コンタクトエッチの条件は酸化膜をエッチングし、基板のシリコンやゲート電極のポリシリコンとの選択比が高い条件を用いれば良い。また、第１絶縁膜を例えばシリコン窒化膜とした場合でも、コンタクトエッチ時のエッチングストッパーとして働き、ソース／ドレイン拡散領域の形成されている半導体基板１を無意味にエッチングすることが避けられることにより、ソース／ドレイン拡散領域と半導体基板の短絡が防止されるため、効果を奏する。
また、第１絶縁体３２ａは、ソース／ドレイン拡散領域の不純物注入時の注入保護膜として用いることができるので、注入保護膜を形成する工程が必要なくなる。
【０１３４】
さらに、ソース／ドレイン拡散領域とのコンタクトが目合わせずれにより、コンタクトの一部がゲート電極上に配置されたような場合であっても、第１絶縁体３２ａの膜厚の違いにより、ソース／ドレイン拡散領域とゲート電極との絶縁を保つことができる。つまり、ゲート電極上の絶縁膜がソース／ドレイン拡散領域上の絶縁膜に比べて厚く形成されているために、コンタクトホールを形成したときソース／ドレイン拡散領域上は開口されるが、ゲート電極上に形成されるコンタクトホールは開口されないようにできるため、絶縁を保つことができる。それにより、設計時の目合わせ余裕を小さくして設計できるため、微細化し、高集積化することができる。
（第６の実施形態）
この発明の第６の実施の形態を、図６（ａ）及び図６（ｂ）を用いて説明する。この実施の形態の図６（ａ）の構造は第２の実施形態とほぼ同じ工程を用いて形成できる。また、図６（ｂ）の構造は、第２の実施形態とほぼ同じ工程を用いて形成できる。
特に異なる点は次の点である。ゲート酸化膜の膜厚ＴＧは、第１絶縁体３２ａの半導体基板と接している部分の膜厚Ｔ１とゲート電極と接している部分の膜厚Ｔ２を足した膜厚より、等価酸化膜厚で比較して、厚く形成する。さらに、ソース／ドレイン拡散領域の不純物注入をゲート電極３形成後に行なうという点である。
以上の工程により、この実施形態の半導体記憶素子は、下記に記載のトンネリング動作方式を用いて駆動させることができる。
また、第１絶縁体３２ａを形成する工程は第３及び第４の実施形態に示した方法を用いてもよく、その場合それぞれの実施形態に記載した効果を奏することは言うまでもない。
【０１３５】
ただし、当工程において上記第２の実施形態記載の第１絶縁体３２ａの形成方法を用ることによって、上記第２の実施形態記載の理由と同じ理由より、図６（ａ）記載の第１絶縁体３２ａ、及び、図６（ｂ）記載の第１絶縁体３２ａが、エッチング等の特別な工程を必要とすることなく簡易な工程で膜厚に差をつけることができる。それゆえ、比較して少ない製造工程で半導体記憶素子を製造できるので、より低コストの半導体記憶素子を提供できる。
【０１３６】
さらに、第１絶縁体３２ａの半導体基板と接している部分の膜厚Ｔ１とゲート電極と接している部分の膜厚Ｔ２は異なる膜厚であればよく、どちらが厚くても良い。ここでは、Ｔ１がＴ２より薄い場合の駆動方法を記載しているが、逆の場合であれば、ゲートとソース／ドレイン拡散領域に印加する電圧条件を逆にして、薄い側から注入／除去を行なえば良い。そうすることにより次の効果が現れる。つまり、ゲート電極に接する部分の上記絶縁膜の膜厚に対して、上記半導体基板に接する部分の上記絶縁膜の膜厚を薄く形成した場合は、半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。また、逆に上記ゲート電極に接する部分の上記絶縁膜の膜厚に対して、上記半導体基板に接する部分の上記絶縁膜の膜厚を厚く形成した場合は、ゲート電極から注入された電荷が半導体基板に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
【０１３７】
さらに、ソース／ドレイン拡散領域１３をゲート電極３下に１部を配置するように形成できるので、オフセットを形成するための工程が必要なく半導体記憶装置が形成できる。また、通常の電界効果トランジスタと同じ構造を有するため、製造プロセスがこれまで実績のある通常の電界効果トランジスタプロセスを用いることができ、製造コストが低い半導体記憶装置を提供できる。また、ソース／ドレイン拡散領域１３をゲート電極３に対して、オフセットするように形成した場合は、第２の実施形態に記載の効果と同じ効果を奏することができる。
当構造の半導体記憶素子は、第１から第５の実施形態に記載した素子とは異なる書き込み／消去条件を用いている。つまり、ソース／ドレイン拡散領域とゲート電極の間の電位差によって、第１絶縁体３２ａの薄い部分である半導体基板と接している部分を、電荷がトンネルし、書き込み／消去が行なわれるトンネル駆動方法を用いている。当構造の半導体記憶素子の書き込み／消去／読み出し方法の１例を次に説明する。
【０１３８】
まず、書き込み動作を説明する。ゲート電極及びソース／ドレイン拡散領域に、それぞれ、１０ボルト及び０ボルトの電位を与える。すると、ソース／ドレイン拡散領域に対するゲート電極の電位が１０ボルトに上昇する。電荷蓄積領域の電位は、ゲート電極との間の容量結合によって、トンネル電流発生に必要なレベルに増加する。より具体的には、例えば、約１から２ナノ秒程度の立ち上がり時間で、ゲート電極の電位を０ボルトから１０ボルトに上昇させると、電荷蓄積領域の電位は、「オーバーシュート」によって、一時的に１５ボルト程度にまで上昇する。その結果、ソース／ドレイン拡散領域にある電子が、それぞれ、第１絶縁体３２ａの膜厚の薄い半導体基板と接している部分をトンネリングして通り抜け、ゲート電極の両側にある電荷蓄積領域へ注入される。電荷蓄積領域に電子が注入された後、ゲート電極の電位を１０ボルトより低下させても、電荷蓄積領域の各々は絶縁膜に囲まれているため、注入された電子は電荷蓄積領域中に保持される。
【０１３９】
当書き込み方法によれば、一方のソース／ドレイン拡散領域ともう一方のソース／ドレイン拡散領域の電位が等しいため、ドレイン電流が流れない。よって、低消費電力化された半導体記憶素子が提供される。さらに、ホットキャリアが発生せずゲート絶縁膜に電荷が注入されないので、ゲート絶縁膜に電荷が注入されることにより発生するしきい値電圧のバラツキが抑制でき、信頼性の高い半導体記憶素子が提供される。
【０１４０】
複数のメモリセルのうち、特定のメモリセルのゲート電極に対して、選択的に１０ボルトの電位を与え、選択されなかったメモリセルのゲート電極に対しては、０ボルトの電位を与える。こうして、選択されたメモリセルの電荷蓄積領域のみに電子を蓄積させることができる。
【０１４１】
次に、読み出し動作を説明する。ゲート電極、一方のソース／ドレイン拡散領域（便宜上ソース領域とする）及びもう一方のソース／ドレイン拡散領域（便宜上ドレイン領域とする）に、それぞれ、５ボルト、０ボルト及び１ボルトの電位を与える。この実施形態では、半導体記憶素子のしきい値電圧が５ボルトよりも低い値（例えば１ボルト）に設定されているため、ソース領域とドレイン領域との間に伝導チャネルが形成される。その結果、ソース領域から電子がドレイン領域に移動し、ある大きさのドレイン電流が得られる。
【０１４２】
この実施例では、電荷蓄積領域は、チャネル形成領域の外側に位置しているため、電荷蓄積領域が電子を蓄積していないときの半導体記憶素子のしきい値電圧と、電荷蓄積領域が電子を蓄積しているときのしきい値電圧は実質的に等しい。このため、何れの場合も、ソース領域とドレイン領域との間に、同様の伝導チャネルが形成され、何れの場合も、ソース領域からドレイン領域に電子が移動し、ドレイン電流が得られる。しかし、電荷蓄積領域が電子を蓄積している場合、その蓄積電子の存在が、ソース／ドレイン拡散領域の拡散層抵抗（寄生抵抗）を増加させる。その結果、電荷蓄積領域が電子を蓄積している場合のドレイン電流は、電荷蓄積領域が電子を蓄積していない場合のドレイン電流よりも低くなる。
【０１４３】
上述したように、この発明による側壁蓄積型不揮発性メモリセルでは、半導体記憶素子のしきい値電圧の大小によって、１ビットの情報が記憶されるのでない。この発明では、メモリ機能体の直下に位置するソース／ドレイン拡散領域の寄生抵抗の大小によって、１ビットの情報が記憶される。電荷蓄積領域が多数の電子を蓄積しているとき、その電子が形成する電界の影響で、電荷蓄積領域の近傍におけるソース／ドレイン拡散領域中の電子が減少し、その領域の電気抵抗を増加させると考えられる。ソース／ドレイン拡散領域の寄生抵抗の大小に応じて、ドレイン電流の大きさが変化するため、ドレイン電流の大小によってデータを識別することができる。
【０１４４】
データの読み出しを実用的に実行するためには、データが書き込まれた状態でのドレイン電流は、データが書き込まれていない状態のドレイン電流の８０パーセント以下の大きさを有する必要があると考えられる。また、データの読み出しを誤り無く実行するためには、データが書き込まれた状態でのドレイン電流は、データが書き込まれていない状態のドレイン電流の７０パーセント以下の大きさを有することが好ましい。
【０１４５】
電荷蓄積領域の電荷の蓄積／非蓄積に応じて、ドレイン電流の変化を大きくさせるには、例えば、電荷蓄積領域の幅を広くし、第１絶縁体３２ａの半導体基板に接する部分の膜厚Ｔ１を薄くする。
次に、消去動作を説明する。ゲート電極及びソース／ドレイン拡散領域に、それぞれ、−１０ボルト及び０ボルトの電位を与える。すると、電荷蓄積領域の電位は、ゲート電極との間の容量結合によって充分に低いレベルに低下する。その結果、電荷蓄積領域に蓄積されていた電子は、その電荷蓄積領域からソース／ドレイン拡散領域へ移動（放出）する。
【０１４６】
当消去方法によれば、一方のソース／ドレイン拡散領域ともう一方のソース／ドレイン拡散領域の電位が等しいため、ドレイン電流が流れない。よって、低消費電力化された半導体記憶素子が提供される。さらに、ホットキャリアが発生せずゲート絶縁膜に電荷が注入されないので、ゲート絶縁膜に電荷が注入されることにより発生するしきい値電圧のバラツキが抑制でき、信頼性の高い半導体記憶素子が提供される。
【０１４７】
以上より、この実施形態の半導体記憶素子によって、低消費電力化され、信頼性の高い半導体記憶素子が提供される。エッチング処理等を用いて形成する場合と比較して少ない製造工程で半導体記憶素子を製造できるので、より低コストの半導体記憶素子を提供できる。
（第７の実施の形態）
この発明の第７の実施形態を、図７（ａ）〜図７（ｄ）を用いて説明する。この実施形態の図７（ａ）及び（ｂ）の構造は第２の実施形態とほぼ同じ工程を用いて形成でき、かつ、同じ効果も有する。また、図７（ｃ）及び図７（ｄ）の構造は、第６の実施形態のそれぞれ図６（ａ）および（ｂ）とほぼ同じ工程を用いて形成でき、かつ、同じ効果も有する。
また、第１絶縁体３２ａを形成する工程は第３及び第４の実施形態に示した方法を用いてもよく、その場合それぞれの実施形態に記載した効果を奏することは言うまでもない。
【０１４８】
特に異なる点は、ソース／ドレイン拡散領域形成のための不純物イオン注入を行なった後に、電荷蓄積領域を更にエッチングして電荷を保持できる範囲をさらに半導体基板側に限定する点である。
つまり、電荷蓄積領域をさらにエッチングを行ない、図７に記載するように電荷蓄積領域を微小化する。更に好ましくは、図７（ａ）及び図７（ｂ）においては、電荷蓄積領域は、オフセット領域２０の上に在れば良いので、ソース／ドレイン注入領域の横方向拡散幅分、電荷蓄積領域を横方向にエッチングし、縮小化をはかることができる。
【０１４９】
以上により、書き込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持できる電荷蓄積領域の体積が減少するので単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書き込み／消去を行うことができ、書き込み／消去スピードが早い半導体記憶装置が形成される。
（第８の実施形態）
図２２（ａ）は、この発明の半導体装置の一実施形態であるメモリユニット２００の平面レイアウトを示している。このメモリユニット２００では、同一の半導体基板１上に、半導体記憶素子を備えたメモリセルアレイ２０１と、半導体スイッチング素子を備えた周辺回路２０２とが配置されている。メモリセルアレイ２０１には、後述する半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。周辺回路２０２には、デコーダ２０３，２０７、書き込み／消去回路２０９、読出し回路２０８、アナログ回路２０６、制御回路２０５、各種のＩ／Ｏ回路２０４等、通常のＭＯＳＦＥＴ（電界効果トランジスタ）により構成できる周辺回路が形成されている。
【０１５０】
さらに、図２２（ｂ）に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置３００を１チップで構成するためには、メモリユニット２００に加えて、ＭＰＵ（マイクロ・プロセッシング・ユニット）３０１、キャッシュＳＲＡＭ（スタティックＲＡＭ）３０２、ロジック回路３０３、アナログ回路（図示せず）等の論理回路領域を、同一の半導体基板１上に配置することが必要である。
【０１５１】
従来はこれらのメモリセルアレイ２０１と周辺回路２０２，…を混載するのに標準のＣＭＯＳを形成する場合と比べて製造コストが大幅に増大していたが、以下の説明から明らかになるように、この発明により、製造コストの増大を抑制することができる。
【０１５２】
つまり、上記第２の実施形態に記載の手順から分かるように、この発明の半導体記憶素子を形成するための手順は、公知の一般的なＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。図２から明らかなように、上記メモリ素子の構成は、公知の一般的なＭＯＳＦＥＴに近い。上記一般的なＭＯＳＦＥＴを上記メモリ素子に変更するためには、例えば、一般的なＭＯＳＦＥＴのサイドウォールスペーサとしてメモリ機能体を用いて、ＬＤＤ領域を形成しないだけでよい。メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する一般的なＭＯＳＦＥＴのサイドウォールスペーサがメモリ機能体としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、一般的なＭＯＳＦＥＴとメモリ素子とは、共通のサイドウォールスペーサを用いることができる。また、上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する一般的なＭＯＳＦＥＴと上記メモリ素子とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等のみＬＤＤ構造を形成することにより可能である。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって、上記電荷蓄積領域を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域のみフォトレジストでマスクするだけで、上記メモリ素子と上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴとを容易に混載することが可能である。さらに、上記メモリ素子と上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴによってＳＲＡＭを構成すれば、半導体記憶装置、論理回路、ＳＲＡＭを容易に混載することができる。
【０１５３】
ところで、上記メモリ素子において、上記論理回路部およびＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書き込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭとメモリ周辺回路部、論理回路部およびＳＲＡＭ部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、メモリ周辺回路部、論理回路部およびＳＲＡＭ部等の一般的なＭＯＳＦＥＴと半導体記憶装置とを混載したチップのコストが削減される。さらに、上記メモリ素子には高電源電圧の供給ができるため、書き込み／消去速度を格段に向上させることができる。さらに、上記論理回路部およびＳＲＡＭ部等には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書き込み／消去速度が格段に速いメモリ素子を有する半導体装置を実現することができる。
【０１５４】
この発明の第８の実施形態を図８（ａ）〜図９（ｅ）を用いて詳細に説明する。
当実施形態において、周辺回路等における一般的なＭＯＳＦＥＴと半導体記憶装置、それぞれのデバイスが同一基板上で同時に複雑なプロセスを必要とせず簡易に形成できることを示す。より詳しくは、上記第２の実施形態に記載の半導体記憶装置形成の工程にフォトリソグラフィー工程を加え、ＬＤＤ拡散領域を形成する領域と形成しない領域をわけることにより、同一基板上で自動的に、一般的なＭＯＳＦＥＴと、半導体記憶素子を作製することができることを示す。
【０１５５】
以下に図に従い、製造工程を、順を追って説明してゆく。
図は左右別のデバイスを示しており、左側が周辺回路領域４における一般的ＭＯＳＦＥＴ、右側がメモリ領域５におけるメモリ素子である。
ＬＤＤ領域形成工程までは、上記第２の実施形態と同様の工程を用いても良い。つまり、図８（ａ）に示すように、周辺回路領域４およびメモリ領域５ともに図２（ａ）記載の構造を形成する。
【０１５６】
次に、図８（ｂ）に示すように周辺回路領域４のみにＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７が形成されており、ＬＤＤ領域は形成されない。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、一般的な通常構造のトランジスタを形成する周辺回路領域４にＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良く、窒化膜等の絶縁膜であっても良い。この工程のみが上記第２の実施形態と異なる特別な工程であり、これ以降は上記第２の実施形態と同じ工程を用いればよい。
【０１５７】
次に、図８（ｃ）に示すように、第２の実施形態の図２（ｂ）と同様の工程をもちいて第１絶縁体３２ａを形成する。
さらに、図９（ｄ）に示すように、第２の実施形態の図２（ｃ）と同様の工程をもちいて電荷蓄積領域３３を形成する。
さらに、図９（ｅ）に示すように、第２の実施形態の図２（ｄ）と同様の工程をもちいてソース／ドレイン拡散領域１３形成まで実施する。
以上より、上記第２の実施形態に記載の半導体記憶装置形成の工程にフォトリソグラフィー工程を加え、ＬＤＤ拡散領域６を形成する領域と形成しない領域をわけることにより、同一基板上で自動的に、一般的なＭＯＳＦＥＴと、半導体記憶素子を複雑なプロセスを必要とせず簡易に作製することができた。
（第９の実施形態）
この発明の第９の実施形態を図１０（ａ）〜図１０（ｉ）を用いて説明する。この実施形態は、上記すべての実施形態における、電荷蓄積領域３３の構成の形態を示すものである。上記実施形態の効果に加えて下記する効果を有すものである。
図１０（ａ）に記載の電荷蓄積領域は、第２絶縁体３２ｂに１層のシリコンドットが含まれているものである。
【０１５８】
作製方法は、第１絶縁体３２ａ形成後、シリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行ない、図示の構造を作製する。それぞれの工程の詳細を以下に示す。
【０１５９】
シリコンドットの形成方法について示す。ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドットの大きさは５ｎｍ程度である。ただし、このときのシリコンドットの大きさは、１〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドットの大きさ、密度等の形態を最適化し形成することが可能となる。
また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドットを形成することができる。
【０１６０】
さらに、図示はしていないが、シリコンドット１０形成後、該シリコンドット１０表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドットの大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドットの大きさバラツキが抑えられる。また、該シリコンドット表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第１絶縁体３２ａを含んで等価酸化膜厚で、１から２０ｎｍ程度が良い。より好ましくは、シリコンドットの大きさが１〜１５ｎｍ程度大きさである場合には１〜１０ｎｍ程度であることが望ましい。このように、シリコンドットを酸化し小さくする場合、シリコンドットの形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成し、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、１〜３ｎｍ程度が良い。また、図のようにシリコンドットの高さが揃わず凸凹に堆積されても良い。
【０１６１】
次に、ＣＶＤ法を用いた堆積絶縁膜の形成方法は、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）やＬＰＣＶＤ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃａｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜１５は、このあとの工程においてサイドウォールスペーサ形状にエッチングバックされ、ソース／ドレイン拡散領域を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域の形状、特にゲート電極端とのオフセット幅を規定する重要な要素となるので、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
次に、堆積絶縁膜およびシリコンドット１０を異方性エッチングすることにより、ゲートスタック８の側壁にサイドウォールスペーサ形状のシリコンドット１０を含んだ電荷蓄積領域を形成する。この際、第１絶縁体３２ａと堆積絶縁膜の材料として異なる材料を選ぶことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第１絶縁体３２ａの材料としては窒化膜を、堆積絶縁膜の材料としては酸化膜を用いると良い。
【０１６２】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドットをエッチングできず、エッチング残渣が出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。さらに、残渣が残る場合は、この残渣の表面または全体が酸化されるように、酸化を行ない、その後フッ酸等を用いたウエットエッチングを用いて残渣を除去するとよい。
【０１６３】
このように、シリコンドットで電荷を保持できる構造を用いたことにより、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、保持されたすべての電荷がリークせず、絶縁膜リーク部近傍のシリコンドットに保持されていた電荷がリークするのみに留まる。よって、保持特性が良い半導体記憶装置が提供される。
【０１６４】
さらに、シリコンドット表面を酸化することにより、シリコンドットの大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体記憶装置が提供される。
【０１６５】
次に、図１０（ｂ）に記載の電荷蓄積領域は、第２絶縁体３２ｂに２層のシリコンドットが含まれているものである。作製方法は、第１絶縁体３２ａ形成後、上記図１０（ａ）に記載の方法でシリコンドット１０を形成し、シリコンドット表面を酸化する。その後、さらに同様の方法でシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行ない、図示の構造を作製する。それぞれの工程は上記図１０（ａ）に記載の方法を用いると良い。
【０１６６】
この構造により、シリコンドットが縦方向に２重以上の多重ドットを構成するため１重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子が形成できる。
【０１６７】
次に図１０（ｃ）に記載の電荷蓄積領域は、第２絶縁体３２ｂに２層のシリコンドットが含まれているものである。作製方法は、第１絶縁体３２ａ形成後、上記図１０（ａ）に記載の方法でシリコンドット１０を形成し、シリコンドット表面を酸化する。さらに、シリコンドット１０を形成し、シリコンドット表面を酸化する。その後、さらにシリコンドット１０を形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行ない、図示の構造を作製する。それぞれの工程は上記図１０（ａ）に記載の方法を用いると良い。
【０１６８】
この構造により、シリコンドット１０が縦方向に３重以上の多重ドットを構成するため１重および２重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重および２重ドットと比較して、メモリ機能膜中のシリコンドット１０の数が増加するため、保持電荷数が増加する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子が形成できる。
【０１６９】
図１０（ｄ）に示すのは、メモリ機能膜内を充分に満たすだけの膜厚まで、シリコンドットを積層した場合の電荷蓄積領域である。作製方法は、上記図１０（ａ）〜図１０（ｃ）に対して、上記シリコンドット形成および酸化という工程をさらに適宜複数回繰り返すとよい。１重、２重および３重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、１重、２重および３重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【０１７０】
図１０（ｅ）に示すのは、第２絶縁体３２ｂに、電荷注入部付近に微小なサイドウォール形状の堆積絶縁膜１５が含まれているものである。作製方法は、第１絶縁体３２ａ形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、エッチングバックすることにより、図示のように電荷蓄積領域の角部の電荷が注入する部分に限定して形成する。その後、堆積絶縁膜を堆積しエッチングバック工程を行ない、図示の構造を作製する。
【０１７１】
この構造により、書き込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持できる電荷保持部の体積が減少するので単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書き込み／消去を行うことができ、書き込み／消去スピードが早い半導体記憶装置が提供される。当効果は上記第５の実施形態と同じものである。ただし、当構造では、さらに、第２絶縁体３２ｂが堆積絶縁膜１５を覆っており、よって、ゲート電極やソース／ドレイン拡散領域へのコンタクト工程の際に、堆積絶縁膜１５とコンタクトが短絡するのを防止できる。ここで、層間絶縁膜と側壁絶縁体は例えばそれぞれ酸化膜と窒化膜といったように、違う材料を使っていることが重要である。よって、設計コンタクトマージンが小さくて良いので微細化される。よって、コストが抑えられた半導体記憶装置が提供される。
【０１７２】
図１０（ｆ）に示すのは、第２絶縁体３２ｂに、電荷注入部付近に幅が狭いサイドウォール形状の堆積絶縁膜１５が含まれているものである。形成方法は、上記図１０（ｅ）記載の方法と同じで良く、ポリシリコンの堆積膜厚およびエッチング量を調整することにより形成できる。また、効果も図１０（ｅ）と同様である。
【０１７３】
図１０（ｇ）に示すものは、第２絶縁体３２ｂとＬ字型の堆積絶縁膜１５からなる電荷蓄積領域である。形成方法は、第１絶縁体３２ａを形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、続けて堆積絶縁膜を堆積する。その後、ポリシリコンおよび堆積絶縁膜をエッチングし、図示の構造を形成する。この構造により、上記図１０（ｅ）と同様の効果を奏することができる。
【０１７４】
また、図１０（ｉ）に示すように、上記図１０（ｇ）に示す構造の電荷蓄積領域を有する半導体記憶装置において、第１絶縁体３２ａはシリコン酸化膜若しくはシリコン酸窒化膜からなり、堆積絶縁膜１５をシリコン窒化膜に変更した場合には、次の様な点があり、より良好な半導体記憶装置となる。
電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、製造コストが低くなる。
それぞれの膜の形成方法は、第２の実施形態もしくはこの実施形態に記載の形成方法を踏襲すれば良い。ただし、シリコン窒化膜はＬＰＣＶＤ等のステップカバレッジの良い方法で堆積すると良い。
【０１７５】
図１０（ｈ）に示すのは、第２絶縁体３２ｂ、Ｌ字型の堆積絶縁膜１５とシリコンドットからなる電荷蓄積領域である。形成方法は、第１絶縁体３２ａを形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、表面を酸化後、シリコンドットを形成し、続けて堆積絶縁膜を堆積する。当構造は、上記図１０（ａ）と図１０（ｈ）の工程を用いて形成すると良い。この構造により、半導体基板と複数の微粒子の間に、半導体または導体膜が存在するように形成することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる
また、次の様な工程を用いることもできる。第１絶縁体３２ａを形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、表面を酸化する。その後、ポリシリコンを堆積した条件と同じ条件のプロセスを実施する。当初のポリシリコン堆積時と、今回の工程時の下地酸化膜のラフネスの違いによって、今回の工程では、シリコンドットが形成される。そのようなシリコンドット形成を行なう場合は、シリコンドットが小さすぎるとクーロンブロッケード効果が大きすぎるため、電荷の注入が困難になり、さらに、大きすぎると膜状になってしまうため、差異的な膜厚は１ｎｍから２０ｎｍ程度である。典型的な例としては上記ポリシリコン膜同様、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）により５ｎｍのポリシリコン膜およびシリコンドットを形成できる。
【０１７６】
上記図１０（ｅ）〜図１０（ｈ）に記載の電荷蓄積領域は、左右の電荷蓄積領域の短絡を防止するための、図２１（ａ），（ｂ）に記載の、ゲートのまわりこみ部の除去（除去領域２１）が必要である。
また、上記図１０（ｅ）〜図１０（ｈ）に記載の電荷蓄積領域のポリシリコンは、電荷を保持できる機能を有するならば、ポリシリコンで無くても同様の効果を奏する。例えば、シリコン窒化膜や導電体やＰＺＴ、ＰＬＺＴ等の強誘電体等でも良い。
（第１０の実施形態）
この実施の形態の半導体記憶装置は、メモリ機能体１６１、１６２が電荷を保持できる領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、図１１に示すように、ＯＮＯ構造を有している。すなわち、シリコン酸化膜１４１とシリコン酸化膜１４３との間にシリコン窒化膜１４２が挟まれ、メモリ機能体１６１、１６２を構成している。ここで、シリコン窒化膜は電荷を保持できる機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１７７】
また、メモリ機能体１６１、１６２における電荷を保持できる領域（シリコン窒化膜１４２）は、ソース／ドレイン拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース／ドレイン拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持できる領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極と拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【０１７８】
メモリ機能体１６１、１６２における電荷を保持できる領域１４２とソース／ドレイン拡散領域１１２、１１３とがオーバーラップすることによる効果を説明する。
図１２は、図１１の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４と拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちシリコン窒化膜１４２のゲート電極１１７から遠い側の端が、ゲート電極１１７から遠い側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。メモリ機能体１６２と拡散領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、メモリ機能体１６２のうちシリコン窒化膜１４２が、拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１７９】
なお、図１３に示すように、メモリ機能体１６２ａのうちシリコン窒化膜１４２ａのゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【０１８０】
図１２の構造における消去状態（ホールが蓄積されている）のドレイン電流は、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップする形状においては充分な電流値が得られるが、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップしない形状においてはシリコン窒化膜１４２と拡散領域１１３との距離が離れると急激に減少し、３０ｎｍ程度離れると３桁程度減少する。
ドレイン電流値は、読出し動作速度にほぼ比例するので、シリコン窒化膜１４２と拡散領域１１３との距離が離れにつれメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【０１８１】
上述した結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２とソース／ドレイン拡散領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０１８２】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、ソース／ドレイン拡散領域１１２をソース電極とし、拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１８３】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１８４】
なお、図１１には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１８５】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持できる機能を有する電荷保持部と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持部として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持部に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持部と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持部のみで構成される場合に比べて電荷保持部の体積を適度に小さくすることができる。電荷保持部の体積を適度に小さくすることにより電荷保持部内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１８６】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持部を含むこと、いいかえると、メモリ機能体における電荷保持部の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１４に示したように、メモリ機能体１６２の電荷保持部１４２ａが、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、電荷保持部１４２ａは、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【０１８７】
メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持部１４２ａがあることにより、電荷保持部１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持部１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持部１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１８８】
さらに、メモリ機能体１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持部１４２ａとチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶装置を得ることができる。
なお、電荷保持部１４２ａの膜厚を制御すると共に、電荷保持部１４２ａ下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持部中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持部中に蓄えられる電荷までの距離を、電荷保持部１４２ａ下の絶縁膜の最小膜厚値から、電荷保持部１４２ａ下の絶縁膜の最大膜厚値と電荷保持部１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持部１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
（第１１の実施形態）
この実施の形態は、メモリ機能体１６２の電荷保持部１４２が、図１５に示すように、略均一な膜厚で、ゲート絶縁膜１１４の表面と略平行に配置され（矢印１８１）、さらに、ゲート電極１１７側面と略平行に配置された（矢印１８２）形状を有している。
【０１８９】
ゲート電極１１７に正電圧が印加された場合には、メモリ機能体１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を２回（矢印１８２及び矢印１８１が示す部分）通過する。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、矢印１８１で示す電荷保持部のみが存在する場合よりも、電気力線（矢印１８３）方向におけるメモリ機能体１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【０１９０】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、矢印１８２で示される電荷保持部を含むことにより、書換え動作時にメモリ機能体１６２に注入される電荷が増加し、書換え速度が増大する。
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持部がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
電荷保持部は、シリコン窒化膜に代えて、比誘電率が非常に大きい酸化ハフニウムなどの高誘電体により形成されることが、同様のりゆうにより、より好ましい。
【０１９１】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持部とチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１９２】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持部とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持部へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶装置の信頼性を向上させることができる。
【０１９３】
さらに、電荷保持部１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持部１４２に蓄えられた電荷のリークを防止することができる。
（第１２の実施形態）
この実施の形態は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。図１６に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン拡散領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１９４】
また、ゲート電極１１７とソース／ドレイン拡散領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン拡散領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
（第１３の実施形態）
この実施の形態の半導体記憶装置は、図１７に示すように、第８の実施形態における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。ただし、ＳＯＩ基板特有の基板浮遊効果が発現しやすくなり、それによってホットエレクトロン発生効率を向上させることができ、書き込み速度を高速化できる。
【０１９５】
この半導体記憶装置は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内にはソース／ドレイン拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【０１９６】
この半導体記憶装置によっても、第８の実施形態の半導体記憶装置と同様の作用効果を奏する。さらに、ソース／ドレイン拡散領域１１２、１１３とボディ領域１８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
（第１４の実施形態）
この実施の形態の半導体記憶装置は、図１８に示すように、第１０の実施形態において、Ｎ型のソース／ドレイン拡散領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【０１９７】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、Ｐ型領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、Ｐ型領域１９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１９８】
このように、Ｐ型高濃度領域１９１を設けることにより、ソース／ドレイン拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書き込み及び消去動作時にホットキャリアが発生し易くなり、書き込み動作及び消去動作の電圧を低下させ、あるいは書き込み動作及び消去動作を高速にすることが可能となる。さらに、Ｐ型領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【０１９９】
また、図１８において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書き込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（Ｐ型領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書き込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書き込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
（第１５の実施形態）
この実施の形態の半導体記憶装置は、図１９に示すように、第１０の実施形態において、電荷保持部（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（ＴＧ）よりも薄いこと以外は、実質的に同様の構成を有する。
【０２００】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴＧには下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請かかわらず、ＴＧよりも薄くすることが可能である。Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
したがって、Ｔ１＜ＴＧとすることにより、メモリの耐圧性能を低下させることなく、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
（第１６の実施形態）
この実施形態の半導体記憶装置は、図２０に示すように、第１０の実施形態において、電荷保持部（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（ＴＧ）よりも厚いこと以外は、実質的に同様の構成を有する。
【０２０１】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴＧには上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、ＴＧよりも厚くすることが可能である。Ｔ１を厚くすることにより、電荷蓄積領域に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞ＴＧとすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
（第１７の実施形態）
この発明の第１７の実施形態を、図２３を用いて説明する。図２３は、ＩＣカードの構成を示す図である。図２３（ａ）に示すように、ＩＣカード４００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）部４０１、及び、コネクト部４０８が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）４０５及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４０６があり、これらが１つのチップに形成されている。ＭＰＵ部４０１には、この発明の半導体装置が組み込まれている。上記各部は、配線４０７（データバス、電源線等を含む）で接続されている。また、コネクト部４０８と外部のリーダライタ４０９は、ＩＣカード４００Ａがリードライタに装着されたときに接続され、カードに電力が供給されるとともにデータの交換が行なわれる。
この実施形態の特徴は、ＭＰＵ部４０１とデータメモリ部４０４が１つの半導体チップ上に形成され、データメモリ部４０４を混載するＭＰＵ部４０１を構成している点である。
データメモリ部４０４には、この特許に記載の製造コストを削減することが可能な半導体記憶素子を用いている。
【０２０２】
上記半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカード４００Ａのデータメモリ部４０４に用いれば、ＩＣカード４００Ａのコストが削減される。
また、ＭＰＵ部４０１にデータメモリ部４０４を内蔵し、１つのチップ上に形成しているので、ＩＣカード４００Ａのコストを大きく低減することができる。
【０２０３】
さらに、データメモリ部４０４にこの発明の半導体記憶素子を用いており、論理回路部にはこの発明の半導体素子を用いており、つまりＭＰＵ部４０１をこの発明の半導体装置で形成しているので、例えばフラッシュメモリを用いた場合に比べて、ＭＰＵ部４０１の論理回路部（演算部４０２及び制御部４０３）を構成する素子と形成プロセスが非常に似ており、混載するのが非常に容易であり、混載プロセスが著しく簡略化される。したがって、ＭＰＵ部４０１とデータメモリ部４０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２０４】
なお、ＲＯＭ４０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＭＰＵ部４０１を駆動するためのプログラムが格納されているＲＯＭ４０５を外部から書き換えることが可能となり、ＩＣカード４００Ａの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２０５】
次に図２３（ｂ）に示すように、ＩＣカード４００Ｂ内には、ＭＰＵ部４０１、ＲＦインターフェース部４１０、及び、アンテナ部４１１が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ４０５及びＲＡＭ４０６があり、これらが１つのチップに形成されている。上記各部は、配線４０７（データバス、電源線等を含む）で接続されている。
【０２０６】
図２３（ｂ）のＩＣカード４００Ｂが、図２０（ａ）のＩＣカード４００Ａと異なるのは、非接触型であるという点である。そのため、制御部４０３はコネクト部４０８ではなくＲＦインターフェース部４１０と接続されている。ＲＦインターフェース部４１０は、更に、アンテナ部４１１に接続されている。アンテナ部４１１は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部４１０は、アンテナ部４１１から伝達した高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部４１０及びアンテナ部４１１は、ＭＰＵ部４０１と１つのチップ上に混載されていてもよい。
この実施の形態のＩＣカード４００Ｂは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部４０４を構成する半導体記憶素子は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部４１０の回路を小型化し、コストを削減することができる。
（第１８の実施形態）
この発明の第１８の実施形態を図２４を用いて説明する。上記実施形態記載の半導体記憶装置又は半導体装置を、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
図２４は、携帯電話の例を示している。ＭＰＵ部５０１には、この発明の半導体装置が組み込まれている。
【０２０７】
この発明の半導体装置を携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
【０２０８】
図２４に示すように、携帯電話５００内には、ＭＰＵ部５１０、マン・マシンインターフェース部５０８、ＲＦ（無線周波数）回路部５１０、及び、アンテナ部５１１が内蔵されている。ＭＰＵ部５０１内には、データメモリ部５０４、演算部５０２、制御部５０３、ＲＯＭ５０５及びＲＡＭ５０６があり、これらが１つのチップに形成されている。上記各部は、配線５０７（データバス、電源線等を含む）で接続されている。
【０２０９】
この実施形態の特徴は、ＭＰＵ部５０１とデータメモリ部５０４が１つの半導体チップ上に形成され、データメモリ部５０４を混載するＭＰＵ部５０１を構成している点である。
データメモリ部５０４には、この特許に記載の製造コストを削減することが可能な半導体記憶素子を用いている。
【０２１０】
上記半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話５００のデータメモリ部５０４に用いれば、携帯電話５００のコストが削減される。
また、ＭＰＵ部５０１にデータメモリ部５０４を内蔵し、１つのチップ上に形成しているので、携帯電話５００のコストを大きく低減することができる。
【０２１１】
さらに、データメモリ部５０４にこの発明の半導体記憶素子を用いており、論理回路部にはこの発明の半導体素子を用いており、つまりＭＰＵ部５０１をこの発明の半導体装置で形成しているので、例えばフラッシュメモリを用いた場合に比べて、ＭＰＵ部５０１の論理回路部（演算部５０２及び制御部５０３）を構成する素子と形成プロセスが非常に似ており、混載するのが非常に容易であり、混載プロセスが著しく簡略化される。したがって、ＭＰＵ部５０１とデータメモリ部５０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２１２】
なお、ＲＯＭ５０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＭＰＵ部５０１を駆動するためのプログラムが格納されているＲＯＭ５０５を外部から書き換えることが可能となり、携帯電話５００の機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２１３】
【発明の効果】
この発明の半導体記憶装置によれば、メモリ機能体の電荷保持部が電界効果トランジスタのゲート絶縁膜部ではなく、ゲート電極の側方に形成されるので、過消去及びそれに関する読出し不良の問題が解消される。
また、メモリ機能体の電荷保持部からの電荷の散逸を抑制することができる散逸防止絶縁膜があるので、電荷の保持時間が向上する。
【０２１４】
ゲート電極の側壁とこの側壁に対向する電荷保持部との間隔（Ｔ２）が電荷保持部の半導体基板側に位置する低部と半導体基板の表面との間隔（Ｔ１）と異なるように形成することによって、例えば間隔Ｔ２よりも間隔Ｔ１を薄く形成すれば半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制でき、逆に間隔Ｔ２よりも間隔Ｔ１を厚く形成すればゲート電極から注入された電荷が半導体基板に突き抜けるのを抑制できるので、電荷注入効率が高くて書き込み／消去速度の早い半導体記憶装置が得られる。
【０２１５】
また、この発明の半導体装置によれば、ソース／ドレイン拡散領域がゲート電極端部よりオフセットしていない半導体素子と、オフセットしている半導体記憶素子とが同一基板上に混載され、しかも、半導体素子、半導体記憶素子ともにゲート電極の側壁に電荷を蓄積する機能を有するメモリ機能体が配置されるが、両者の作製プロセスに大幅な差がないので、例えば、半導体記憶素子からなる不揮発性メモリと半導体素子からなる論理回路等との混載が非常に容易にでき、かつ、ゲート絶縁膜厚に制限がないので、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用可能な半導体装置を提供することができる。
【０２１６】
また、この発明のＩＣカードによれば、不揮発性メモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有することができるので、コスト削減できたＩＣカードを提供することができる。
【０２１７】
また、この発明の携帯電子機器によれば、例えば、携帯電話は不揮発性メモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有することができるので、コスト削減できた携帯電話が提供できる。
【０２１８】
また、この発明の半導体記憶装置の製造方法によれば、半導体記憶素子の絶縁膜のゲート電極に接する部分の膜厚と半導体基板に接する部分の膜厚を大幅に異なるように形成することができ、それにより消去時の消去不良を抑制し又は書き込み／消去速度の高速化が可能となる。つまり、ゲート電極に接する部分の絶縁膜の膜厚に対して、半導体基板に接する部分の絶縁膜の膜厚を薄く形成した場合は、消去時の消去不良を抑制し又は半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。また、逆にゲート電極に接する部分の第１の絶縁膜の膜厚に対して、半導体基板に接する部分の第１の絶縁膜の膜厚を厚く形成した場合は、ゲート電極から注入された電荷が半導体基板に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
【０２１９】
また、半導体記憶素子のソース／ドレイン拡散領域が、ゲート電極に対してオフセットするように形成でき、かつ、電荷蓄積領域にオーバーラップするように形成できるので、メモリ効果が良好で、かつ、半導体記憶装置の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶装置が提供される。
【０２２０】
また、この発明の半導体記憶装置の別の製造方法によれば、半導体記憶素子の半導体基板とゲート電極とは成分が異なる材料を用いて形成されているので、絶縁膜のゲート電極に接する部分の膜厚と半導体基板に接する部分の膜厚を大幅に異なるように形成することができ、それにより消去時の消去不良を抑制し又は書き込み／消去速度の高速化が可能となる。
また、半導体記憶素子の第１の絶縁膜をゲート電極に接する部分と半導体基板に接する部分の膜厚が異なるように形成する工程は、エッチング工程等を用いず、通常の絶縁膜形成工程のみで形成できるため、複雑な工程が必要なく製造コストの低い半導体記憶装置が提供できる。
【０２２１】
また、半導体記憶素子のソース／ドレイン拡散領域が、ゲート電極に対してオフセットするように形成でき、かつ、電荷蓄積領域にオーバーラップするように形成できるので、メモリ効果が良好で、かつ、半導体記憶装置の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶装置が提供される。
【０２２２】
また、この発明の半導体記憶装置の別の製造方法によれば、半導体記憶素子のゲート電極の不純物濃度が５×１０１９ｃｍ―３以上なので、不純物増速酸化の効果が顕著に現れる。また、半導体基板にはゲート電極の不純物濃度より低い不純物領域を形成し、半導体基板およびゲート電極に熱処理による絶縁膜を形成することによって、第１の絶縁膜のゲート電極に接する部分の膜厚と半導体基板に接する部分の膜厚を大幅に異なるように形成することができるので、エッチング等の複雑な工程が必要なく製造コストの低い半導体記憶装置が提供できる。
【０２２３】
さらに、半導体記憶素子のゲート電極に接する部分の第１の絶縁膜の膜厚に対して、半導体基板に接する部分の第１の絶縁膜の膜厚を薄く形成した場合は、半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
【０２２４】
また、この発明の半導体記憶装置の別の製造方法によれば、半導体記憶素子のゲート電極は不純物濃度が１×１０２０ｃｍ―３以下であり、半導体基板より低いので、ゲート電極には不純物増速酸化の効果が発現しない条件を設定でき、半導体基板にはゲート電極の不純物濃度より高く、５×１０１９ｃｍ―３以上で不純物増速酸化の効果が顕著に現れ始めるので、半導体基板およびゲート電極に熱処理による絶縁膜を形成した結果、第１の絶縁膜のゲート電極に接する部分の膜厚と半導体基板に接する部分の膜厚を大幅に異なるように形成することができるので、複雑な工程が必要なく製造コストの低い半導体記憶装置が提供できる。また、第１の絶縁膜のゲート電極に接する部分の膜厚と、半導体基板に接する部分の膜厚が大幅に異なるので、書き込み／消去速度の顕著に早い半導体記憶装置が提供できる。
また、半導体記憶素子の第１の絶縁膜はゲート電極に接する部分の膜厚に対して、半導体基板に接する部分の膜厚が厚いので、ゲート電極から注入された電荷が半導体基板に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
さらに、半導体記憶素子のゲート電極に接する部分の第１の絶縁膜の膜厚に対して、半導体基板に接する部分の第１の絶縁膜の膜厚を薄く形成した場合は、半導体基板から注入された電荷がゲート電極に突き抜けるのを抑制できるので、電荷注入効率の良い、書き込み／消去速度の早い半導体記憶装置が提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置の構造の概要を示す概略断面図である。
【図２】この発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図３】この発明の第３の実施の形態に係る半導体記憶装置の構造の概要を示す概略断面図である。
【図４】この発明の第４の実施の形態に係る半導体記憶装置の構造の概要を示す概略断面図である。
【図５】この発明の第５の実施の形態に係る半導体記憶装置の構造の概要を示す概略断面図である。
この発明の第５の実施の形態に係る半導体装置の製造工程を示す概略断面図である。
【図６】この発明の第６の実施の形態に係る半導体記憶装置の構造の概要を示す概略断面図である。
この発明の第５の実施の形態に係る半導体装置の製造工程を示す概略断面図である。
【図７】この発明の第７の実施の形態に係る半導体記憶装置の構造の概要を示す概略断面図である。
この発明の第７の実施の形態に係る電荷蓄積領域の構造の概要を示す概略断面図である。
【図８】この発明の第８の実施の形態に係る半導体記憶装置の製造工程を示す概略断面図である。
この発明の第７の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図９】この発明の第８の実施の形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図１０】この発明の第９の実施の形態に係る電荷蓄積領域の構造の概要を示す概略断面図である。
【図１１】この発明の第１０の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図１２】この発明の第１０の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図１３】この発明の第１０の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図１４】この発明の第１０の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図１５】この発明の第１１の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図１６】この発明の第１２の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図１７】この発明の第１３の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図１８】この発明の第１４の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図１９】この発明の第１５の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図２０】この発明の第１６の実施の形態に係る半導体記憶装置の構造を示す概略断面図である。
【図２１】この発明の半導体装置の製造工程における分離された電荷蓄積領域を示す概略俯瞰図である。
【図２２】この発明の半導体記憶装置、その周辺回路、ＭＰＵ、キャッシュＳＲＡＭ等からなる半導体装置の構成図である。
【図２３】この発明の第７の実施の形態に係るＩＣカードを示す概略ブロック図である。
【図２４】この発明の第８の実施の形態に係る携帯電子機器を示す概略ブロック図である。
【図２５】従来の半導体記憶装置の構造の概要を示す概略断面図である。
【符号の説明】
１、１１１、１１１ａ、１８６、９０１    半導体基板
２    ゲート絶縁膜
３    ゲート電極
４    周辺回路領域
５    メモリ領域
６    ＬＤＤ領域
７    フォトレジスト
８    ゲートスタック
９、１２    絶縁体
１０    シリコンドット
１３    ソース／ドレイン拡散領域
１４    ソース／ドレイン注入マスク領域
１５    堆積絶縁体
１９    チャネル形成領域
２０    オフセット領域
２１    除去領域
３０    メモリ機能体
３１    電荷保持部
３２    散逸防止絶縁体
３２ａ    第１絶縁体
３２ｂ    第２絶縁体
３３    電荷蓄積領域
３４    初期絶縁膜
４０    アスピリティ
４１    堆積絶縁体
４２    第３絶縁体
４３    熱絶縁体
１１２、１１３、１１３ａ    ソース／ドレイン拡散領域
１１４、１１４ａ    ゲート絶縁膜
１１７、１１７ａ    ゲート電極
１４１、１４１ａ、１４３    シリコン酸化膜
１４２、１４２ａ、１４３、１４３ａ、１４４    シリコン窒化膜
１６１、１６２、１６２ａ    メモリ機能体
１７１、１７１ａ    オフセット領域
１８１、１８２、１８３    矢印
１８７    ボディ領域
１８８    埋め込み酸化膜
１９１    Ｐ型高濃度領域
１９２    Ｐ型領域
２００    メモリユニット
２０１  メモリセルアレイ
２０２    周辺回路
２０３、２０７    デコーダ
２０４    Ｉ／Ｏ回路
２０５    制御回路
２０６    アナログ回路
２０８    読出し回路
２０９    書込み／消去回路
３００    記憶装置
３０１    ＭＰＵ
３０２    キャッシュＳＲＡＭ
３０３    ロジック回路
４００Ａ、４００Ｂ    ＩＣカード
４０１、５０１    ＭＰＵ部
４０２、５０２    演算部
４０３、５０３    制御部
４０４、５０４    データメモリ部
４０５、５０５    ＲＯＭ
４０６、５０６    ＲＡＭ
４０７、５０７    配線
４０８    コネクト部
４０９    リーダライタ
４１０    ＲＦインターフェース部
４１１、５１１    アンテナ部
５００    携帯電話
５０８    マン・マシン  インターフェース部
５１０    ＲＦ（無線周波数）回路部
９０２、９０３    ソース／ドレイン拡散領域
９０４    第１酸化膜
９０５    第２酸化膜
９０６    浮遊ゲート
９０７    制御ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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