(57)【要約】【課題】素子分離領域とＭＩＳＦＥＴチャネル形成領域との境界付近での逆狭チャネル効果の影響を低減可能な半導体装置を容易に製造する方法を提供する。【解決手段】フォトリソグラフィにおいて、フォトレジスト内にハレーションを積極的に生じさせるよう反射防止膜及び被エッチング膜の膜厚及び材質を選択する。これにより、素子分離領域の端部直上のゲート電極表面の段差近傍にてハレーションが顕著に現れ、フォトレジストに転写されるゲート電極３２のパターンの形状を変形させることができる。すなわち、素子分離領域の端部近傍でゲート電極３２のゲート長Ｌ２を大きくすることができ、その付近において、短チャネル効果の逆の効果（長チャネルほどしきい値電圧が高い）に基づいてしきい値電圧を増大させることが可能となる。よって、逆狭チャネル効果の影響を低減可能な半導体装置を自己整合的に製造することができる。【選択図】        図６
2004349388.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の表面に、素子分離領域を形成する工程と、
（ｂ）前記半導体基板の表面及び前記素子分離領域上に被エッチング膜を形成する工程と、
（ｃ）前記被エッチング膜をパターニングするためのフォトレジスト及び反射防止膜を、前記被エッチング膜上に形成する工程と、
（ｄ）フォトリソグラフィを行って前記フォトレジストにＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極のパターンを転写する工程と、
（ｅ）前記パターンが転写された前記フォトレジストをエッチングマスクとして用いて前記被エッチング膜をエッチングする工程と
を備え、
前記被エッチング膜の表面のうち前記素子分離領域の端部の直上部には段差が存在し、
前記パターンは、前記段差を横切る形状を有し、
前記工程（ｄ）の前記フォトリソグラフィにおいて、前記フォトレジスト内にハレーションが生じるよう前記反射防止膜及び前記被エッチング膜の各膜厚及び各材質が選択される
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記フォトレジストはネガレジストである
半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記フォトレジスト内の反射率は、前記段差の直上部とそれ以外の部分とで異なる
半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記反射防止膜は有機材料を含む
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、逆狭チャネル効果の影響を低減可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の更なる微細化、高機能化が進んでいる。そして、半導体装置を微細化するために、半導体基板表面の絶縁領域である素子分離領域の形成方法にも変遷が見られる。
【０００３】
すなわち、従来のＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）手法に代わって、現在では半導体基板上にトレンチ（溝）を設けてこれに絶縁膜を埋め込む、いわゆるトレンチ分離手法が採用されている。トレンチ分離によれば、ＬＯＣＯＳ手法に伴っていたバーズビークが発生せず、素子分離領域の形成幅を小さくパターニングできる。
【０００４】
なお、この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００５】
【特許文献１】
特開平１１−３１７５２２号公報
【特許文献２】
特開平１１−２０４７９０号公報
【０００６】
【発明が解決しようとする課題】
ところが、トレンチ分離を採用した場合、その素子分離領域により分離されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に、いわゆる逆狭チャネル効果を発生させやすい。ここで、逆狭チャネル効果とは、チャネル幅が小さくなるに従ってしきい値電圧が小さくなる現象のことである。しきい値電圧の変動は、設計とは異なる動作を招く要因となるため抑制されるべきである。
【０００７】
トレンチ分離が逆狭チャネル効果を発生させる原因として、大別して２つの要因が考えられている。一つはチャネルが形成される領域（以下、チャネル形成領域という）におけるトレンチ端付近での不純物不活性化（ｄｏｓｅ  ｌｏｓｓ）、もう一つはトレンチ端付近でのフリンジ電界によるしきい値低下である。
【０００８】
不純物不活性化とは、チャネルとは反対の導電型の例えばボロン等のＰ形不純物を半導体基板に注入してＮチャネルＭＩＳＦＥＴのチャネル形成領域を形成する場合、注入後のゲート酸化処理や熱処理によってチャネル形成領域と素子分離領域との境界付近で不純物がゲート酸化膜等に吸い上げられて不活性化する現象を指す。この場合、チャネル形成領域と素子分離領域との境界付近では不純物が不活性化しているため、その境界付近ではゲート電極への電圧印加時に容易に反転層が形成されやすく、しきい値電圧の低下が生じる。
【０００９】
また、フリンジ電界によるしきい値低下とは、ゲート電極のうち素子分離領域上に延在した部分からの電界がチャネル形成領域に到達してチャネル形成に寄与する現象を指す。この場合もチャネル形成領域と素子分離領域との境界付近で容易に反転層が形成されやすく、しきい値電圧の低下を招く。
【００１０】
逆狭チャネル効果によるしきい値電圧低下への対策の一つとして、チャネル形成領域への追加の不純物注入が考えられる。チャネルとは反対の導電型の不純物を追加注入することにより、しきい値を上昇させることが可能だからである。
【００１１】
しかし、この追加注入は接合リーク電流の増大要因となる。ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の場合、接合リーク電流はリフレッシュ動作に影響を与え、また、ロジック回路の場合、接合リーク電流は電流駆動力低下を招く。よって、追加の不純物注入以外の方法で逆狭チャネル効果を抑制する必要がある。
【００１２】
この発明は上記の事情に鑑みてなされたもので、素子分離領域とＭＩＳＦＥＴのチャネル形成領域との境界付近での逆狭チャネル効果の影響を低減可能な半導体装置を容易に製造する方法を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、（ａ）半導体基板の表面に、素子分離領域を形成する工程と、（ｂ）前記半導体基板の表面及び前記素子分離領域上に被エッチング膜を形成する工程と、（ｃ）前記被エッチング膜をパターニングするためのフォトレジスト及び反射防止膜を、前記被エッチング膜上に形成する工程と、（ｄ）フォトリソグラフィを行って前記フォトレジストにＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極のパターンを転写する工程と、（ｅ）前記パターンが転写された前記フォトレジストをエッチングマスクとして用いて前記被エッチング膜をエッチングする工程とを備え、前記被エッチング膜の表面のうち前記素子分離領域の端部の直上部には段差が存在し、前記パターンは、前記段差を横切る形状を有し、前記工程（ｄ）の前記フォトリソグラフィにおいて、前記フォトレジスト内にハレーションが生じるよう前記反射防止膜及び前記被エッチング膜の各膜厚及び各材質が選択される半導体装置の製造方法である。
【００１４】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、フォトレジスト内に生じるハレーションを積極的に活用することにより、逆狭チャネル効果の影響を低減可能な半導体装置を容易に製造する方法である。
【００１５】
図１は、逆狭チャネル効果を示す図である。図１のグラフＧＨ１に示すように、ＭＩＳＦＥＴのゲート幅Ｗが大きい（すなわちチャネル幅が大きい）場合、そのしきい値電圧Ｖｔｈは一定であるが、ゲート幅Ｗが小さくなる（すなわちチャネル幅が小さくなる）と、そのしきい値電圧Ｖｔｈは減少傾向ＤＣを示す。
【００１６】
発明が解決しようとする課題にて述べたように、トレンチ分離が逆狭チャネル効果を発生させる原因は、トレンチ端付近での不純物注入不足およびフリンジ電界によるしきい値低下にあると考えられる。
【００１７】
そこで、トレンチ端付近でのしきい値低下を抑制するために、ゲート長を増大させればよい。
【００１８】
いわゆる短チャネル効果によれば、図２のグラフＧＨ２に示すように、ゲート長Ｌが小さくなる（すなわちチャネル長が小さくなる）に従ってしきい値電圧Ｖｔｈが減少傾向ＤＣを示す。よって、ゲート長Ｌがもともと小さい場合には、ゲート長Ｌを若干増大させて（すなわちチャネル長を増大させて）しきい値電圧Ｖｔｈを増大させることができる。これにより、ゲート幅Ｗが小さくなって逆狭チャネル効果が生じたとしても、ゲート長Ｌを大きくすることでしきい値電圧Ｖｔｈの低下を補償することができる。
【００１９】
図３は、トレンチ端付近でのゲート長を大きくしたマスクパターンを示す図である。図３に示すように、このフォトマスクにおいては、ゲート電極パターン３１のうち素子分離領域１の端部近傍部分３ｂにおけるゲート長Ｌ２が、他の部分３ａにおけるパターンのゲート長Ｌ１よりも大きい。なお、図３においては、半導体基板内に形成されるソース／ドレイン領域２，４についても示している。ソース／ドレイン領域２，４はいずれも、その周囲をトレンチ分離たる素子分離領域１で取り囲まれる。
【００２０】
フォトマスクのゲート電極パターンを図３に示す形状とすれば、トレンチ端でのゲート長Ｌ２を大きくすることでしきい値電圧Ｖｔｈの低下を容易に補償することができる。
【００２１】
ところが、フォトマスクによるパターニングの場合は、アラインメントのずれが発生する可能性がある。図３のようにゲート長Ｌ２の端部近傍部分３ｂがトレンチ端に合わせて正確に位置すればよいが、アラインメントずれが発生して、ゲート長Ｌ２の端部近傍部分３ｂが例えば素子分離領域１上にずれてしまう場合もある。その場合は、素子分離領域１の端部付近ではゲート長Ｌ１のままとなり、逆狭チャネル効果の影響を抑制することができない。よって、自己整合的にトレンチ端付近でのゲート長を大きく形成することが可能な半導体装置の製造方法が望まれる。
【００２２】
そこで、本願においては、トレンチ端付近でのゲート長を自己整合的に大きく形成するために、フォトリソグラフィにおけるハレーションを利用する。ハレーションとは、露光時の投射光がフォトレジスト内で反射して露光領域を増減させる現象を指す。
【００２３】
図４及び図５にハレーションを説明する図を示す。図４及び図５のいずれにおいても、フォトレジストＰＲが表面に形成された構造の断面が示されている。
【００２４】
フォトマスクＰＭの開口部ＯＰを介して露光時の投射光がフォトレジストＰＲに入射されると、下地が平坦な図４の構造の場合は露光領域ＥＸ１の形成幅Ｌ３が開口部ＯＰの開口幅に近い値となる。この場合、ハレーションはほとんど生じない。一方、下地に段差ＳＴが存在する図５の構造の場合、露光領域ＥＸ２の形成幅Ｌ４は、開口部ＯＰの開口幅よりも大きく拡大した値となる。これがハレーションである。
【００２５】
図５の構造の場合、段差ＳＴが存在するために、露光時の投射光がフォトレジストＰＲ内で散乱する。その結果、露光領域がぼやけてしまい、露光領域ＥＸ２の形成幅Ｌ４の拡大を招くのである。
【００２６】
従来は、フォトレジスト内での反射率の制御不足の場合にハレーションが生じており、ハレーションを生じさせないために反射率の制御を高める努力がなされてきた。
【００２７】
一方、本願では、フォトレジスト内での反射率を高精度に制御しつつ所望の箇所にて積極的にハレーションを生じさせて、トレンチ端でのゲート長を大きくしたゲート電極を形成する。
【００２８】
すなわち、図３のようなマスクパターンを用いることなく、通常のゲート電極のマスクパターンを用いて、図６に示すような、素子分離領域１の端部近傍部分３ｂにおけるゲート長Ｌ２が、他の部分３ａにおけるパターンのゲート長Ｌ１よりも大きいゲート電極３２を形成する。なお、図７は図６中の切断線ＶＩＩ−ＶＩＩにおける断面を示す図である。
【００２９】
図６及び図７に示す半導体装置においては、半導体基板０の表面上だけでなく、トレンチ分離によって半導体基板０の表面に形成された素子分離領域１上にもまたがって、ゲート絶縁膜５及びゲート電極３２が形成されている。そして、素子分離領域１の端部には段差ＳＴ１が存在し、この段差ＳＴ１の影響によりゲート電極３２の表面にも段差ＳＴ２が現れている。ゲート電極３２のうちゲート長Ｌ２の部分は段差ＳＴ２付近に形成されている。なお、ゲート電極３２が素子分離領域１上にもまたがるようにするために、ゲート電極３２のマスクパターンは段差ＳＴ２を横切る形状を有する。
【００３０】
図５に示したように、段差が存在する部分でハレーションは発生する。よって、ゲート電極３２の表面に段差ＳＴ２が現れておれば、フォトレジスト内での反射率を制御してハレーションを生じさせ、フォトレジストの露光領域を広げることが可能となる。
【００３１】
図８は、本実施の形態に係る半導体装置の製造方法を示すフローチャートである。また、図９は図８のフローチャートに基づいて形成される半導体装置の構造を示す断面図である。
【００３２】
まず、素子分離領域１がその表面に形成されたシリコン基板等の半導体基板０の表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や熱酸化法によりシリコン酸化膜等のゲート絶縁膜５を形成する（ステップＳ１）。次に、ゲート電極３２となるポリシリコン等の導電性材料をゲート絶縁膜５上にＣＶＤ法等により形成する（ステップＳ２）。
【００３３】
続いて、上記導電性材料上にハードマスク６となるシリコン酸化膜をＣＶＤ法等により形成する（ステップＳ３）。次に、反射防止膜７となるシリコン酸窒化膜をハードマスク６となるシリコン酸化膜上にＣＶＤ法等により形成する（ステップＳ４）。なお、シリコン酸窒化膜にはｐ型不純物を導入する。そして、反射防止膜７となるシリコン酸窒化膜上に、ネガレジストたるフォトレジストＰＲを塗布する（ステップＳ５）。
【００３４】
そして、フォトマスクを用いてフォトレジストＰＲに露光を行い（ステップＳ６）、現像を行なう（ステップＳ７）。すなわち、フォトリソグラフィを行ってフォトレジストＰＲにＭＩＳＦＥＴのゲート電極のパターンを転写する。
【００３５】
この後、パターニングされたフォトレジストＰＲをエッチングマスクとして用いて、被エッチング膜たるハードマスク６、ゲート電極３２及びゲート絶縁膜５にエッチングを行なう。
【００３６】
さて、一般にはフォトリソグラフィ工程において、露光時の反射が最も少なくなるように、反射防止膜７の膜厚及び材質、並びに、被エッチング膜の膜厚及び材質が決定される。より具体的には、露光時の光源の波長に応じて、適切な屈折率を有する反射防止膜７及び被エッチング膜の材質が選択され、それらの膜厚が決定される。このことを図１０及び図１１を用いて説明する。
【００３７】
図１０は、図９の構造におけるハードマスク６の膜厚と反射防止膜７の膜厚とをパラメータとして、フォトレジストＰＲ内の反射率分布を等高線表示した一例を示す図である。そして、図１１は反射防止膜７の膜厚とフォトレジストＰＲの反射率との関係を模式的に示すグラフである。
【００３８】
フォトレジストＰＲ内の反射率が図１０のように分布している場合、露光時の反射が最も少なくなるようにするためには、反射率が０．０１（＝１％）程度と最も小さな値となっている領域Ｐ１付近が選択される。すなわち、ハードマスク６の膜厚は５５［ｎｍ］程度、反射防止膜７の膜厚は３０［ｎｍ］程度と決定される。
【００３９】
図１１では反射防止膜７の膜厚とフォトレジストＰＲの反射率とをパラメータとしているため、図１０の領域Ｐ１を縦断する方向での反射率分布がグラフＧＨ３として示されている。そして、領域Ｐ１に対応する点Ｐ３での膜厚Ｔ１が反射防止膜７に採用される。
【００４０】
以上が露光時の反射を最も少なくする反射防止膜７の膜厚決定プロセスであるが、本願の場合は逆に、図７のゲート電極３２表面の段差ＳＴ２付近でハレーションを生じさせるために、露光時の反射を大きくするよう反射防止膜７の膜厚を決定する。
【００４１】
すなわち、図１０を例に採れば、露光時の反射を大きくするために、反射率が０．４０（＝４０％）程度と大きな値となっている領域Ｐ２付近が選択される。すなわち、ハードマスク６の膜厚は４５［ｎｍ］程度、反射防止膜７の膜厚は８［ｎｍ］程度と決定される。
【００４２】
図１２は、図１１と同様、反射防止膜７の膜厚とフォトレジストＰＲの反射率との関係を模式的に示すグラフである。図１２においても反射防止膜７の膜厚とフォトレジストＰＲの反射率とをパラメータとしているため、図１０の領域Ｐ２を縦断する方向での反射率分布がグラフＧＨ４として示されている。この場合、領域Ｐ２に対応する点Ｐ４での膜厚Ｔ２が反射防止膜７に採用される。
【００４３】
なお、図１０では説明を簡単にするため、被エッチング膜の一部たるハードマスク６の膜厚のみをパラメータとして挙げたが、被エッチング膜を構成するゲート電極３２及びゲート絶縁膜５の膜厚も同様にして反射率決定のパラメータとして考慮すればよい。
【００４４】
すなわち、本実施の形態に係る半導体装置の製造方法によれば、フォトリソグラフィにおいて、フォトレジストＰＲ内にハレーションが生じるよう反射防止膜７及び被エッチング膜の膜厚及び材質が選択される。よって、素子分離領域１の端部直上の段差ＳＴ２近傍にてハレーションが顕著に現れ、フォトレジストＰＲに転写されるゲート電極３２のパターンの形状を変形させることができる。
【００４５】
これにより、素子分離領域１とＭＩＳＦＥＴのチャネル形成領域との境界付近でのゲート電極３２のゲート長を大きくすることが可能である。よって、その境界付近においては、短チャネル効果の逆の効果（長チャネルほどしきい値電圧が高い）に基づいてしきい値電圧を増大させることが可能となり、素子分離領域１とＭＩＳＦＥＴのチャネル形成領域との境界付近での逆狭チャネル効果の影響を低減可能な半導体装置を容易に製造することができる。
【００４６】
なお、上記の説明においては、反射防止膜７をフォトレジストＰＲの下層に配置する場合を例に採ったが、反射防止膜７をフォトレジストＰＲの上層に配置する場合であっても同様にして反射率制御を行なえばよい。
【００４７】
また、上記においては、フォトレジストＰＲをネガレジストとした。ネガレジストの場合、露光された部分が残置するので、転写後のレジスト形状はハレーションの生じた部分で太くなりやすい。よって、フォトレジストＰＲに転写されるパターンを、素子分離領域１とチャネル形成領域との境界付近にて太く形成することができる。よって、素子分離領域１とチャネル形成領域との境界付近でのゲート電極のゲート長を容易に大きくすることができる。
【００４８】
一方、ポジレジストの場合は露光された部分が除去されるので、上記のように段差部分でハレーションが生じたときに露光領域が拡大するのであれば、上記とは逆に、素子分離領域１とチャネル形成領域との境界付近でのゲート電極のゲート長が小さくなることとなる。
【００４９】
しかし、例えば段差部分でハレーションが生じたときに露光領域が縮小する特性を有するポジレジストがあるのであれば、あるいは、一般のポジレジストであっても段差の大きさやその周囲の構造等の条件によって露光領域が縮小するのであれば、それらの場合は上記と同様、素子分離領域１とチャネル形成領域との境界付近でのゲート電極のゲート長を大きくすることができるので、ポジレジストを採用してもよい。
【００５０】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の製造方法の変形例であって、実施の形態１における反射防止膜７に有機材料を含む有機系反射防止膜を採用し、フォトレジスト内の反射率を段差ＳＴ２の直上部とそれ以外の部分とで異なるようにしたものである。
【００５１】
実施の形態１においては、反射防止膜７の材料としてシリコン酸窒化膜を採用していた。無機系反射防止膜の場合、膜厚が基板上全面においてほぼ均一となりやすい。
【００５２】
一方、本実施の形態では、段差の有無で反射率を変えるために、段差部で膜厚に差が生じやすい有機系反射防止膜を採用する。これにより、段差ＳＴ２の部分とそれ以外の部分とで、反射率のコントラストが大きくなり、より局所的にゲート長を大きくすることができる。
【００５３】
図１３は、本実施の形態における反射防止膜７の膜厚とフォトレジストＰＲの反射率との関係を模式的に示すグラフである。図１３においても反射防止膜７の膜厚とフォトレジストＰＲの反射率とをパラメータとしているため、図１０の領域Ｐ２を縦断する方向での反射率分布がグラフＧＨ５として示されている。なお、フォトレジストＰＲには実施の形態１の場合と同様、ネガレジストを採用する。
【００５４】
この場合、領域Ｐ２に対応する点Ｐ６での膜厚Ｔ３が反射防止膜７のうち段差ＳＴ２近傍部分に採用される。一方、それ以外の部分では、例えば点Ｐ５のように反射率が低い膜厚Ｔ４が採用される。
【００５５】
図１３の場合は、反射率が最大に近い点Ｐ６と最小に近い点Ｐ５とがそれぞれ、反射防止膜７のうち段差ＳＴ２近傍部分とそれ以外の部分とに採用される場合を例示したが、実際にはこれほどコントラストを設けることができない場合もある。しかし、反射率の最大点、最小点を捕らえることはできなくても、フォトレジスト内の反射率を段差ＳＴ２の直上部とそれ以外の部分とである程度異なるようにできれば、より局所的にゲート長を大きく形成できる効果はある。
【００５６】
よって、有機系反射防止膜の材質を適切に選択して、段差ＳＴ２の直上部とそれ以外の部分とで所望の反射率が得られるよう、各部分での膜厚を最適化すればよい。
【００５７】
その他の点については、実施の形態１に係る半導体装置の製造方法と同様のため、説明を省略する。
【００５８】
本実施の形態によれば、フォトレジストＰＲ内の反射率は、段差ＳＴ２の直上部とそれ以外の場所とで異なる。よって、段差ＳＴ２の直上部においてハレーションを発生しやすくし、その他の部分においてハレーションを発生しにくくすることにより、フォトレジストＰＲに転写されるパターンを、素子分離領域１とチャネル形成領域との境界付近にて十分に太く形成することができる。よって、素子分離領域１とチャネル形成領域との境界付近でのゲート電極のゲート長を容易に大きくすることができる。
【００５９】
そして、反射防止膜に有機材料を含む有機系反射防止膜を採用すれば、段差部と平坦部とでその膜厚に顕著な差が生じやすい。よって、フォトレジストＰＲ内の反射率を、段差ＳＴ２の直上部とそれ以外の場所とで容易に異ならしめることができる。
【００６０】
なお、本実施の形態においてもフォトレジストＰＲにネガレジストを採用したが、実施の形態１の場合と同様、例えば段差部分でハレーションが生じたときに露光領域が縮小する特性を有するポジレジストがあるのであれば、あるいは、一般のポジレジストであっても段差の大きさやその周囲の構造等の条件によって露光領域が縮小するのであれば、それらの場合は上記と同様、素子分離領域１とチャネル形成領域との境界付近でのゲート電極のゲート長を大きくすることができるので、ポジレジストを採用してもよい。
【００６１】
＜実施の形態３＞
本実施の形態は、実施の形態２に係る半導体装置の製造方法の変形例であって、フォトレジストＰＲにポジレジストを採用する場合である。
【００６２】
ポジレジストの場合は露光された部分が除去されるので、ハレーションが生じた部分において露光領域が拡大するのであれば、形成されるパターンのパターニング幅は縮小することとなる。
【００６３】
よって、図６のようなゲート電極３２のパターンを作成するには、実施の形態２の場合とは逆に、フォトレジスト内の反射率を段差ＳＴ２の直上部で低く、それ以外の部分で高くしなければならない。すなわち、ゲート電極３２の素子分離領域１の端部近傍部分３ｂにおいてそのゲート長Ｌ２を長くするためには、ハレーションの発生を抑制してフォトレジストＰＲの除去部分が少なくなるようにしなければならない。一方、他の部分３ａにおいてそのゲート長Ｌ１を短くするためには、ハレーションの発生を促してフォトレジストＰＲの除去部分が多くなるようにしなければならない。
【００６４】
図１４はこのことを示す図であり、反射率分布を示すグラフＧＨ６中の反射率の低い点Ｐ７での膜厚Ｔ５が反射防止膜７のうち段差ＳＴ２近傍部分に採用される。一方、それ以外の部分では、例えば点Ｐ８のように反射率が高い膜厚Ｔ６が採用される。
【００６５】
もちろん本実施の形態の場合、例えば段差部分でハレーションが生じたときに露光領域が縮小する特性を有するポジレジストがあるのであれば、あるいは、一般のポジレジストであっても段差の大きさやその周囲の構造等の条件によって露光領域が縮小するのであれば、上記とは逆に、図１４中の反射率の高い点Ｐ８での膜厚Ｔ６が反射防止膜７のうち段差ＳＴ２近傍部分に採用される。一方、それ以外の部分では、点Ｐ７のように反射率が低い膜厚Ｔ５が採用される。
【００６６】
その他の点については、実施の形態２に係る半導体装置の製造方法と同様のため、説明を省略する。
【００６７】
【発明の効果】
請求項１に記載の発明によれば、フォトリソグラフィにおいて、フォトレジスト内にハレーションが生じるよう反射防止膜及び被エッチング膜の膜厚及び材質が選択される。よって、素子分離領域の端部直上の段差近傍にてハレーションが顕著に現れ、フォトレジストに転写されるパターンの形状を変形させることができる。これにより、素子分離領域とＭＩＳＦＥＴのチャネル形成領域との境界付近でのゲート電極のゲート長を大きくすることが可能である。よって、その境界付近においては、短チャネル効果の逆の効果（長チャネルほどしきい値電圧が高い）に基づいてしきい値電圧を増大させることが可能となり、素子分離領域とＭＩＳＦＥＴのチャネル形成領域との境界付近での逆狭チャネル効果の影響を低減可能な半導体装置を容易に製造することができる。
【図面の簡単な説明】
【図１】逆狭チャネル効果を示す図である。
【図２】短チャネル効果を示す図である。
【図３】ゲート電極のパターンが形成されたフォトマスクの一例を示す図である。
【図４】ハレーションの少ない場合を示す図である。
【図５】ハレーションの多い場合を示す図である。
【図６】実施の形態１に係る製造方法により製造される半導体装置の構造を示す上面図である。
【図７】実施の形態１に係る製造方法により製造される半導体装置の構造を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示すフローチャートである。
【図９】図８のフローチャートに基づいて形成される半導体装置の構造を示す断面図である。
【図１０】図９の構造におけるハードマスク６の膜厚と反射防止膜７の膜厚とをパラメータとするフォトレジストＰＲ内の反射率分布の一例を示す図である。
【図１１】反射防止膜７の膜厚とフォトレジストＰＲの反射率との関係を模式的に示すグラフである。
【図１２】反射防止膜７の膜厚とフォトレジストＰＲの反射率との関係を模式的に示すグラフである。
【図１３】実施の形態２における、反射防止膜７の膜厚とフォトレジストＰＲの反射率との関係を模式的に示すグラフである。
【図１４】実施の形態３における、反射防止膜７の膜厚とフォトレジストＰＲの反射率との関係を模式的に示すグラフである。
【符号の説明】
０  半導体基板、１  素子分離領域、２，４  ソース／ドレイン領域、５  ゲート絶縁膜、３２  ゲート電極、６  ハードマスク、７  反射防止膜、ＰＲ  フォトレジスト。
【図１】
2004349388.tif 000003
【図２】
2004349388.tif 000004
【図３】
2004349388.tif 000005
【図４】
2004349388.tif 000006
【図５】
2004349388.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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