(57)【要約】【課題】製造工程を追加することなく、ボンディング時における素子のダメージを防止できると共に、設計の自由度が確保されかつ高速化が可能な半導体装置を提供する。【解決手段】素子５が設けられた半導体基板３の表面側が第１層間絶縁膜９および第２層間絶縁膜１３で覆われており、この第２層間絶縁膜１３上にボンディングパッド１５が形成されている。そして、ボンディングパッド１５下方の半導体基板１１の表面上における素子５の形成領域には、ダミーの導電パターン７が設けられている。ダミーの導電パターン７は、ＭＯＳトランジスタからなる素子を構成する機能パターン（ゲート配線５ａ）と同一工程で形成されたものとする。【選択図】        図１
2004349443.tif 000002
【特許請求の範囲】
【請求項１】
表面側に素子が設けられた半導体基板と、
前記半導体基板の表面側を覆う層間絶縁膜と、
前記層間絶縁膜上に形成されたボンディングパッドと、
前記ボンディングパッド下方の前記半導体基板の表面上における前記素子の形成領域に設けられたダミーの導電パターンとを備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ダミーの導電パターンは、前記素子を構成する機能パターンと同一工程で形成されたものである
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ダミーの導電パターンは、前記層間絶縁膜に形成された接続孔内のプラグと同一工程で形成されたものである
ことを特徴とする半導体装置。
【請求項４】
表面側に素子が設けられた半導体基板と、
前記半導体基板の表面側を覆う第１層間絶縁膜と、
前記第１層間絶縁膜上に設けられた配線と、
前記配線を覆う状態で前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜上に形成されたボンディングパッドと、
前記ボンディングパッドの下方において、前記素子の形成領域を覆う前記第１層間絶縁膜の表面上位置に前記配線と同一工程で形成されたダミーの配線膜パターンとを備えた
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ボンディングパッド下方の前記半導体基板の表面上における前記素子の形成領域には、ダミーの導電パターンが設けられている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ダミーの導電パターンは、前記第１層間絶縁膜に形成された接続孔内のプラグと同一工程で形成されたものであり、前記ダミーの配線膜パターンを支持する状態で設けられている
ことを特徴とする半導体装置。
【請求項７】
バンプ接続によって支持基板上に半導体チップを搭載してなる半導体装置において、
前記支持基板および前記半導体チップの少なくとも一方は、
表面側に素子が設けられた半導体基板と、
前記半導体基板の表面側を覆う層間絶縁膜と、
前記層間絶縁膜上に形成されたボンディングパッドと、
前記ボンディングパッド下方の前記半導体基板の表面上における前記素子の形成領域に設けられたダミーの導電パターンとを備えた
ことを特徴とする半導体装置。
【請求項８】
バンプ接続によって支持基板上に半導体チップを搭載してなる半導体装置において、
前記支持基板および前記半導体チップの少なくとも一方は、
前記半導体基板の表面側を覆う第１層間絶縁膜と、
前記第１層間絶縁膜上に設けられた配線と、
前記配線を覆う状態で前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜上に形成されたボンディングパッドと、
前記ボンディングパッドの下方において、前記素子の形成部を覆う前記第１層間絶縁膜の表面上位置に前記配線と同一工程で形成されたダミーの配線膜パターンとを備えた
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特には半導体基板の表面側に形成した素子上に形成されるボンディングパッドに加わる衝撃から素子を保護するための構造を備えた半導体装置に関する。
【０００２】
【従来の技術】
電気製品の小型、軽量、低消費電力化といった要求に応えるため、半導体素子の高集積化技術と共に、これらの半導体素子を高密度に組み付ける実装技術も展開してきている。そのような実装技術のうち、さらなる高密度実装を実現するため、多層配線支持基板やベアチップ実装等に加え、複数の半導体チップを予め一つの電子部品として同一の支持基板に搭載して実装するマルチチップモジュール（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｍｏｄｕｌｅ；以下ＭＣＭと記す）技術が開発されている。このＭＣＭ技術は、１つの基板上に２つ以上の半導体チップを組み込むことで、実質的な多機能化を実現している。
【０００３】
図４は、このようなＭＣＭ技術を用いた半導体装置の一例を示す平面図である。この図に示す半導体装置は、同一の支持基板１０１上に、異なる機能を有する２つの半導体チップ１０２，１０３をフェイスダウン実装してなるものである。このような半導体装置において、支持基板１０１の一主面側には、ボンディングパッド１０１ｃとこれに接続された配線が設けられている。また、各半導体チップ１０２，１０３の一主面側には、複数の素子が形成された機能領域１０２ａ，１０３ａと、これらの機能領域１０２ａ，１０３ａから引き出されたボンディングパッド１０２ｃ，１０３ｃとが設けられている。
【０００４】
そして、これらの支持基板１０１と半導体チップ１０２，１０３とは、ボンディングパッド１０１ｃ−ボンディングパッド１０２ｃ，１０３ｃ間に狭持したバンプ１０４によって接続され、さらに半導体チップ１０２−半導体チップ１０３間は、支持基板１０１のボンディングパッド１０１ｃ間に設けられた配線部分によって接続されている。
【０００５】
ところで、このようなＭＣＭ型の半導体装置の製造工程においては、支持基板１０１上と半導体チップ１０２，１０３を接続する、いわゆるボンディング時には、バンプ１０４に熱と荷重が加えられる。このため、この時の衝撃力が、バンプ１０４から半導体チップ１０２，１０３の機能領域１０２ａ，１０３ａにまで伝達され、機能領域１０２ａ，１０３ａに設けられた素子が破損されるおそれがある。
【０００６】
そこで、これまでは素子の配置箇所を避けて、例えば機能領域１０２ａ，１０３ａの外周側にボンディングパッド１０２ｃ，１０３ｃを配置していた。
【０００７】
また、素子の破損を防止する他の方法として、素子を覆う層間絶縁膜上に、断面が半円状をしたアルミニウム膜と、このアルミニウム膜を覆う様にアーチ状に形成された酸化膜とを配置し、さらにこれらを埋め込む平坦化絶縁膜を形成し、この平坦化絶縁膜上にボンディングパッドを形成する構成が提案されている。この構成は、半円状をしたアルミニウム膜によってバンプ接続におけるボンディング時の衝撃を吸収し、これによって素子のダメージを防止すると言うものである（以上、下記特許文献１参照）。
【０００８】
【特許文献１】
特開２０００−１５５４８号公報
【０００９】
【発明が解決しようとする課題】
ところが、ボンディング時の衝撃力による素子の破損を防止するために、素子の配置箇所を避けてバンプを配置する構成では、半導体装置の設計の自由度が狭くなるだけではなく、引き回し配線を極力短くできないなど、データの高速化も困難となる。
【００１０】
また、断面半円状のアルミニウム膜を設ける構成では、▲１▼アルミニウム膜の成膜、▲２▼成膜されたアルミニウム膜のパターニング、▲３▼パターニングされたアルミニウム膜の成形、および▲４▼平坦化絶縁膜の形成といった、多段階の工程が追加となるため半導体装置の製造工程が非常に複雑化する。
【００１１】
そこで本発明は、製造工程を追加することなく、ボンディング時における素子のダメージを防止できると共に、設計の自由度が確保されかつ高速化が可能な半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するための本発明に係る第１の半導体装置は、次のように構成されたことを特徴としている。すなわち、素子が設けられた半導体基板の表面側が層間絶縁膜で覆われており、この層間絶縁膜上にボンディングパッドが形成されている。そして、ボンディングパッド下方の半導体基板の表面上における素子の形成領域には、ダミーの導電パターンが設けられている。
【００１３】
このような構成の第１の半導体装置においては、ダミーの導電パターンが形成された素子の形成領域上に、ボンディングパッドが配置されることになる。このため、ボンディング時において、このボンディングパッドの下方に伝達される衝撃がダミーの導電パターンにも分散されるため、素子に対して加わる衝撃が緩和される。また、ダミーの導電パターンは、半導体基板の表面上に設けられたものであるため、素子を構成する機能パターンや、層間絶縁膜に形成された接続孔内のプラグと同一工程で形成されたものとすることができる。
【００１４】
また、本発明に係る第２の半導体装置は、次のように構成されたことを特徴としている。すなわち、素子が設けられた半導体基板の表面側が第１層間絶縁膜で覆われており、この第１層間絶縁膜上に配線が設けられている。さらに、この配線を覆う状態で第１層間絶縁膜上に第２層間絶縁膜が設けられており、第２層間絶縁膜上にボンディングパッドが形成されている。そして、ボンディングパッドの下方において、素子の形成領域を覆う第１層間絶縁膜の表面上位置に、配線と同一工程で形成されたダミーの配線膜パターンが設けられている。
【００１５】
このような構成の第２の半導体装置においては、素子の形成領域上にダミーの配線膜パターンを介してボンディングパッドが配置されることになる。このため、ボンディング時において、このボンディングパッドの下方に伝達される衝撃が配線膜パターンで一旦緩和されるため、この配線膜パターンの下方に配置された素子に直接伝わることが防止される。また、この配線膜パターンは、第１層間絶縁膜上の配線と同一工程で形成されたものであり、特別な工程を追加することなく設けられたものとすることができる。
【００１６】
また、本発明に係る第３の半導体装置は、バンプ接続によって支持基板上に半導体チップを搭載してなる半導体装置において、支持基板および半導体チップの少なくとも一方を、上述した第１の半導体装置と同様の構成としたことを特徴としている。
【００１７】
さらに、本発明に係る第４の半導体装置は、バンプ接続によって支持基板上に半導体チップを搭載してなる半導体装置において、支持基板および半導体チップの少なくとも一方を、上述した第２の半導体装置と同様の構成としたことを特徴としている。
【００１８】
このような構成の第３の半導体装置および第４の半導体装置では、ボンディングの際にボンディングパッドに加わる衝撃が特に大きい、バンプ接続によるフェイスダウン実装が成される半導体装置において、半導体チップや支持基板に形成された素子に対して加わる衝撃が緩和される。
【００１９】
【発明の実施の形態】
以下、本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。尚、各実施形態において同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００２０】
＜第１実施形態＞
図１は、第１実施形態の半導体装置における素子の形成領域の一部を拡大した要部断面図である。この図に示す半導体装置は、いわゆる半導体チップ１であり、単結晶シリコンからなる半導体基板３の表面側に、例えばＭＯＳトランジスタからなる素子５や、その他の抵抗や容量などの受動素子が設けられ、ＤＲＡＭ、ＳＲＡＭ等のメモリー回路や、ＬＯＧＩＣ回路を構成している。
【００２１】
また、半導体基板３の表面上における素子５の形成領域には、ダミーの導電パターン７が配置され、素子５およびダミーの導電パターン７が形成された半導体基板１の表面側は第１層間絶縁膜９で覆われている。そして、この第１層間絶縁膜９上には、配線１１が形成され、この配線１１を覆う状態で第２層間絶縁膜１３が形成され、この第２層間絶縁膜１３上にボンディングパッド１５が設けられている。また、このボンディングパッド１５上には、例えば電解めっきまたは無電解めっき等によりバンプ１７が形成されている。
【００２２】
ここで、ダミーの導電パターン７は、素子５を構成するゲート配線５ａ（すなわち機能パターン）と同一工程で構成されてものであり、例えばＷＳｉや、ＷＳｉとポリシリコンとの積層膜をパターニングしてなる。ただし、これらのダミーの導電パターン７は、電気的な機能を果たさないダミーパターンとして設けられており、特にその配置状態に特徴がある。すなわち、これらの導電パターン７は、ボンディングパッド１５下方の素子５の形成領域部分に配置されている。
【００２３】
これらの導電パターン７は、素子５の機能が保たれる範囲で、素子５との間隔がより近い位置に配置されていることとする。また、図示したように、素子５を挟むように複数の導電パターン７が配置されるか、または素子５を囲むように導電パターン７が配置されることが好ましい。さらに、導電パターン７間に挟まれた素子５間または導電パターン７に囲まれた素子５間に十分な間隔が有れば、これらの素子５間に、さらに導電パターン７を配置することで、素子５と導電パターン７との間隔をより近い位置とすることが好ましい。
【００２４】
また、導電パターン７は、ボンディングパッド１５の下方に配置されればよいが、ボンディングパッド１５下方に比較的近接した位置であれば、ボンディングパッド１５下方の周囲にも配置されていても良い。
【００２５】
次に、このような構成の半導体チップ（半導体装置）１を、さらに支持基板上に実装してなる半導体装置の構成を、先の図１と共に図２に基づいて説明する。
【００２６】
これらの図に示す半導体装置２０は、支持基板２１上に、図１を用いて説明した構成の半導体チップ１，１を複数個搭載してなる、いわゆるＭＣＭ型の半導体装置の構成図である。ここで、支持基板２１上に搭載される２つの半導体チップ１，１は、それぞれ異なる機能を有するものであることとする。
【００２７】
このうち、支持基板２１には、その一主面側に、配線２０ｂとこの配線２０ｂに接続されたボンディングパッド２０ｃが設けられた配線基板として構成されている。そして、支持基板２１のボンディングパッド２０ｃと、各半導体チップ１，１のボンディングパッド１５との間にバンプ１７を狭持するように、支持基板２１上に各半導体チップ１，１が実装されている。これにより、支持基板２１と各半導体チップ１，１とが、ボンディングパッド２０ｃ−ボンディングパッド１５間に狭持されたバンプ１７によって接続され、さらに半導体チップ１，１間が、支持基板２１のボンディングパッド２０ｃ間に設けられた配線２０ｂによって接続された構成となっている。
【００２８】
以上の構成の半導体チップ１および半導体装置２０では、半導体チップ１，１を支持基板２１上に実装する、いわゆるボンディング時には、バンプ１７に熱と荷重が加えられ、この衝撃が半導体チップ１，１におけるボンディングパッド１５の下方に伝達される。しかしながら、ボンディングパッド１５の下方には、ダミーの導電パターン７が配置されているため、同じくボンディングパッド１５の下方に配置された素子５に対して加わる衝撃がダミーの導電パターン７によって緩和される。
【００２９】
このため、素子５の形成領域１ａの上部にボンディングパッド１５を設けた場合であても、素子５に対してボンディング時のダメージを与えることを防止できる。これにより、半導体チップ１，１におけるボンディングパッド１５の配置位置の自由度が拡大されることになる。この結果、ボンディングパッド１５間を接続する配線の自由度も拡大されるため、引き回し配線を極力短くしてデータの高速化を図ることが可能になる。また、ボンディングパッド１５を配置するための特別な領域を確保する必要がないため、半導体チップ１，１およびこれを搭載した半導体装置２０の小型化を図ることが可能になる。特に、複数の半導体チップ１，１を１つの支持基板２１上に搭載してなる半導体装置２０においては、装置の小型化に対する効果が高い。
【００３０】
しかも、ダミーの導電パターン７は、素子５を構成するゲート配線５ａ（機能パターン）と同一工程で形成されたものであるため、製造工程数を増加させることなく、上述した構成を実現することができる。
【００３１】
＜第２実施形態＞
図３は、第２実施形態の半導体装置における要部を拡大した断面図である。この図に示す半導体装置（すなわち半導体チップ）３０と、図１を用いて説明した第１実施形態の半導体チップ１との異なるところは、第１実施形態の半導体チップ１におけるダミーの導電パターン（７）に換えて、ダミーのプラグ３１とダミーの配線膜パターン３３とを設けたところにあり、その他の構成は同様であることとする。
【００３２】
すなわち、半導体基板３を覆う第１層間絶縁膜９には、ＭＯＳトランジスタからなる素子５に達する接続孔（図示省略）が形成され、この接続孔内を埋め込むプラグ（図示省略）が設けられている。
【００３３】
そして、ダミーのプラグ３１は、このプラグと同一工程で形成されたものであり、例えばＷ膜や、その下地となる密着層等をダミーで形成した接続孔内に埋め込んでなる。ただし、これらのダミーのプラグ３１は、電気的な機能を果たさないダミーパターンとして設けられており、特にその配置状態に特徴がある。すなわち、これらのダミーのプラグ３１は、ボンディングパッド１５下方の素子５の形成領域に、第１実施形態で説明したダミーの導電パターン（７）と同様の配置状態で配置されると共に、次に説明するダミーの配線膜パターン３３を支持するように配置されているのである。
【００３４】
またダミーの配線膜パターン３３は、第１層間絶縁膜９上に形成された配線１１と同一工程で構成されてものであり、例えばアルミニウム膜をパターニングしてなる。ただし、このダミーの配線膜パターン３３は、電気的な機能を果たさないダミーパターンとして設けられており、特にその配置状態に特徴がある。すなわち、この配線膜パターン３３は、ボンディングパッド１５下方の素子５の形成領域部分を覆う状態で配置されている。
【００３５】
また、ダミーの配線膜パターン３３は、ボンディングパッド１５と略等しい大きさであれば、ボンディングパッド１５より若干小さめでも大きめでも良い。そして、この配線膜パターン３３を下方から支持する状態で、ダミーのプラグ３１が設けられていることとする。ただし、ダミーの配線膜パターン３３とダミーのプラグ３１とは、電気的に接続されている必要はない。
【００３６】
このような構成の半導体装置３０（すなわち半導体チップ３０）を、さらに支持基板上に実装してなる半導体装置の構成は、第２実施形態の半導体装置と同様であり、第１実施形態における半導体チップ１の記載を半導体チップ３０と読み替えた構成である。
【００３７】
このような構成の半導体チップ３０をおよびこれを搭載した半導体装置２０では、ボンディングパッド１５の下方に、ダミーの配線膜パターン３３が配置されているため、ボンディング時にボンディングパッド１５の下方に伝達される衝撃が、このダミーの配線膜パターン３３によって一旦緩和されるため、この配線膜パターンの下方に配置された素子に直接伝わることが防止される。しかも、このダミーの配線膜パターン３３が、ダミーのプラグ３１によって支持されているため、ダミーの配線パターン３３よりも下方に伝達される衝撃は、ダミーのプラグ３１に分散され、同じくボンディングパッド１５の下方に配置された素子５に対して加わる衝撃がダミーのプラグ３１によって緩和される。
【００３８】
このため、第１実施形態と同様に、ボンディングパッド１５間を接続する配線の自由度が拡大され、データの高速化を図ることが可能になり、また半導体チップ３０，３０およびこれを搭載した半導体装置２０の小型化を図ることが可能になる。特に、複数の半導体チップ３０，３０を１つの支持基板２１上に搭載してなる半導体装置２０においては、装置の小型化に対する効果が高い。
【００３９】
さらに、ダミーのプラグ３１およびダミーの配線膜パターン３３は、共にもともとの半導体チップ３０を構成する機能パターンと同一工程で形成されたものであるため、製造工程数を増加させることなく、上述した構成を実現することができる。
【００４０】
尚、第２実施形態においては、ダミーのプラグ３１とダミーの配線膜パターン３３との両方を設けた構成の半導体チップ３０を説明した。しかしながら、本発明の半導体装置は、ダミーのプラグ３１およびダミーの配線膜パターン３３の少なくとも一方が配置されている構成であっても良い。どちらか一方が配置されていれば、ボンディング時におけるボンディングパッド１５下方の素子５に加わる衝撃を緩和する効果を得ることができ、しかも工程数を増加させることなく得ることができる。
【００４１】
また、第１実施形態で説明した半導体チップ１（図１参照）に、第２実施形態で説明した構成のダミーの配線膜パターン３３（図３参照）を設けた構成としても良い。
【００４２】
さらに、以上の各実施形態においては、図２を用いて説明した支持基板２１が単なる配線基板で有る場合を説明した。しかしながら、この支持基板２１自体が、半導体基板を用いて形成された半導体チップであっても良く、この場合、この支持基板２１を、第１実施形態または第２実施形態の半導体チップと同様の構成とすることもできる。これにより、支持基板２１となる半導体チップに形成された、ボンディングパッド下の素子に対するダメージを防止することができる。
【００４３】
さらに、以上の各実施形態においては、支持基板上に半導体チップをフェイスダウン実装する場合を説明した。しかしながら、半導体チップのボンディングパッドにボンディングワイヤーが接続される場合であっても、ボンディングパッドに対して衝撃が加わるため、上述したと同様の効果を得ることができる。
【００４４】
【発明の効果】
以上に説明したように本発明の半導体装置によれば、ボンディングパッド下方における素子の形成領域に、機能パターンと同一工程で形成可能なダミーパターンを配置する構成とすることで、製造工程を追加することなく、ボンディング時における素子のダメージを防止することが可能になり、設計の自由度の向上および配線の高速化を達成することが可能になる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の要部構成を示す断面図である。
【図２】図１の半導体装置をさらに支持基板上に実装してなる半導体装置の断面図である。
【図３】第２実施形態の半導体装置の要部構成を示す断面図である。
【図４】従来の半導体装置の断面図である。
【符号の説明】
１，３０…半導体装置（半導体チップ）、１ａ…素子の形成領域、３…半導体基板、５…素子、５ａ…ゲート配線（機能パターン）、７…ダミーの導電パターン、９…第１層間絶縁膜、１１…配線、１３…第２層間絶縁膜、１５…ボンディングパッド、１７…バンプ、２０…半導体装置、２１…支持基板、３１…ダミーのプラグ（ダミーの導電パターン）、３３…ダミーの配線膜パターン
【図１】
2004349443.tif 000003
【図２】
2004349443.tif 000004
【図３】
2004349443.tif 000005
【図４】
2004349443.tif 000006