(57)【要約】【課題】半導体装置のオン電圧を低くする。【解決手段】ＩＧＢＴ領域２０は、ｐ＋型のコレクタ領域３０ａと、ｎ−型のドリフト領域３４ａと、ｐ型のボディ領域３６ａと、ｎ＋型のエミッタ領域４６を有する。サイリスタ領域２２は、ｐ＋型の第１領域３０ｂと、ｎ型の第２領域３２ｂ、３４ｂと、ｐ−型の第３領域３６ｂと、ｎ＋型の第４領域３８を有する。ゲート電極２４は、トレンチ２３内にゲート絶縁膜２６を介して配置された領域を有する。ボディ領域３６ａは、ドリフト領域３４ａとエミッタ領域４６を繋ぐ位置にあるとともにゲート電極２４の側面にゲート絶縁膜２６を介して隣合う位置にある第１チャネル用領域ＣＨ１と、エミッタ領域４６と第４領域３８を繋ぐ位置にあるとともにゲート電極２４の側面にゲート絶縁膜２６を介して隣合う位置にある第２チャネル用領域を有する。【選択図】  図１
2004349615.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴ領域及びサイリスタ領域を有する半導体領域と、ゲート電極を備え、
前記ＩＧＢＴ領域は、第１導電型のコレクタ領域と、第２導電型のドリフト領域と、前記ドリフト領域に接する第１導電型のボディ領域と、前記ボディ領域に接する第２導電型のエミッタ領域を有し、
前記サイリスタ領域は、第１導電型の第１領域と、前記第１領域に接する第２導電型の第２領域と、前記第２領域に接する第１導電型の第３領域と、前記第３領域に接する第２導電型の第４領域を有し、
前記コレクタ領域と前記第１領域は、前記半導体領域の一方の面側に位置し、
前記エミッタ領域と前記第４領域は、前記半導体領域の他方の面側に位置し、
前記ゲート電極は、前記半導体領域の前記他方の面側から前記一方の面側に向けて形成されたトレンチ内にゲート絶縁膜を介して配置された領域を有し、
前記ボディ領域は、前記ドリフト領域と前記エミッタ領域を繋ぐ位置にあるとともに前記ゲート電極の側面に前記ゲート絶縁膜を介して隣合う位置にある第１チャネル用領域と、前記エミッタ領域と前記第４領域を繋ぐ位置にあるとともに前記ゲート電極の側面に前記ゲート絶縁膜を介して隣合う位置にある第２チャネル用領域を有する半導体装置。
【請求項２】
前記ボディ領域のうち前記エミッタ領域と前記第４領域を繋ぐ領域の少なくとも一部の上に、絶縁膜を介して配置された導体層をさらに備えた請求項１に記載の半導体装置。
【請求項３】
前記ＩＧＢＴ領域の前記ボディ領域及び前記エミッタ領域と、前記サイリスタ領域の前記第３領域及び前記第４領域の間に前記ゲート電極が配置されており、
前記第２チャネル用領域は、前記ゲート電極の幅方向に伸びる側面に前記ゲート絶縁膜を介して隣合う位置にある請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極は、奥行方向に断続的に形成されており、
前記導体層は、断続的に形成された前記ゲート電極同士を繋いでいる請求項２又は３に記載の半導体装置。
【請求項５】
前記ＩＧＢＴ領域と前記サイリスタ領域は、前記ゲート電極の奥行方向に伸びる側面に沿って順に配置されており、
前記第２チャネル用領域は、前記ゲート電極の前記奥行方向に伸びる側面に前記ゲート絶縁膜を介して隣合う位置にある請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関する。特にトレンチ内に形成されたゲート電極（トレンチゲート電極）を備え、ＩＧＢＴ動作とサイリスタ動作を行う半導体装置に好適な技術に関する。本明細書では、ＩＧＢＴとは、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）のことを意味する。
【０００２】
【従来の技術】半導体装置として、ＩＧＢＴや、サイリスタが知られている。また、１つの半導体装置でＩＧＢＴ動作とサイリスタ動作を行うものが知られている。この半導体装置では、初期段階ではＩＧＢＴ動作を行い、途中からＩＧＢＴ動作に加えてサイリスタ動作が行われる。この半導体装置によると、通常のＩＧＢＴに比べて、オン電圧を低くし易い等の利点がある。
【０００３】
このような半導体装置では、半導体領域の頂面上にゲート絶縁膜を介して配置されたプレーナ状の２つのゲート電極を備え、一方のゲート電極を利用してＩＧＢＴ動作を行わせるとともに、他方のゲート電極を利用してサイリスタ動作を行わせるものがあった。また、プレーナ状の１つのゲート電極を利用してＩＧＢＴ動作とサイリスタ動作を行わせるものがあった。
【０００４】
さらに、特許文献１には、トレンチ内にゲート絶縁膜を介して配置された１つのトレンチゲート電極を利用して、ＩＧＢＴ動作とサイリスタ動作を行わせようとする半導体装置が記載されている。トレンチゲート電極を備えた半導体装置は、プレーナ状のゲート電極を備えた半導体装置に比べて、オン電圧を低くし易い等の利点がある。
【０００５】
【特許文献１】
特開２０００−３１１９９８号公報（その公報の図２参照）
【０００６】
特許文献１に記載の半導体装置は、ＩＧＢＴ領域とサイリスタ領域を備え、これらの間にトレンチゲート電極が形成されている。この半導体装置では、トレンチゲート電極の底面に絶縁膜を介して隣合う領域に、ｐ型ドープ領域が形成されている。トレンチゲート電極に電圧を印加すると、ｐ型ドープ領域が反転し、ｎ型チャネルが形成され得る。この半導体装置では、トレンチゲート電極に電圧を印加することで、ＩＧＢＴ領域のｎ＋型エミッタ領域から、ｎ型チャネル（ｐ型ドープ領域）を経由して、サイリスタ領域のｎ＋型領域に電子を供給し、サイリスタ動作を行わせようとしている。
【０００７】
【発明が解決しようとする課題】しかしながら、特許文献１の半導体装置の構造では、サイリスタ動作を行わせることが実際上困難であった。この半導体装置でＩＧＢＴ動作を行わせるには、コレクタ領域を高電位にする必要がある。コレクタ領域を高電位とすると、上記したｐ型ドープ領域と、その周りのｎ−型ドリフト領域とのｐｎ接合部には、逆バイアス電圧が印加される。これにより、そのｐｎ接合部からｐ型ドープ領域に空乏層が広がり、ｐ型ドープ領域が空乏化される。この結果、ＩＧＢＴ領域のｎ＋型エミッタ領域から供給される電子は、前記ｐ型ドープ領域ではなく、コレクタ領域へ流れてしまう。このため、ＩＧＢＴ領域のｎ＋型エミッタ領域から、ｐ型ドープ領域を経由して、サイリスタ領域のｎ＋型領域に電子を供給することが困難であった。従って、オン電圧をさらに低くすることが困難であった。
【０００８】
この場合、ｐ型ドープ領域の不純物濃度を高くしてｐ型ドープ領域に空乏層が伸びにくくするという方策も考えられる。しかし、特許文献１の構造では、不純物濃度を相当程度高くしてもｐ型ドープ領域には空乏層が伸びてしまう。仮にｐ型ドープ領域に伸びる空乏層を満足できる程度に少なくできたとしても、今度はｐ型ドープ領域の不純物濃度が高くなり過ぎてしまう。ｐ型ドープ領域の不純物濃度が高くなり過ぎると、ゲート電極に電圧を印加してもｐ型ドープ領域が反転せず、チャネルが形成されなくなってしまう。
【０００９】
本発明は、半導体装置のオン電圧を低くすることを目的とする。
【００１０】
【課題を解決するための手段及び作用と効果】本発明の１つの態様の半導体装置は、半導体領域と、ゲート電極を備えている。半導体領域は、ＩＧＢＴ領域と、サイリスタ領域を有する。前記ＩＧＢＴ領域は、第１導電型のコレクタ領域と、第２導電型のドリフト領域と、前記ドリフト領域に接する第１導電型のボディ領域と、前記ボディ領域に接する第２導電型のエミッタ領域を有する。前記サイリスタ領域は、第１導電型の第１領域と、前記第１領域に接する第２導電型の第２領域と、前記第２領域に接する第１導電型の第３領域と、前記第３領域に接する第２導電型の第４領域を有する。前記コレクタ領域と前記第１領域は、前記半導体領域の一方の面側に位置する。前記エミッタ領域と前記第４領域は、前記半導体領域の他方の面側に位置する。前記ゲート電極は、前記半導体領域の前記他方の面側から前記一方の面側に向けて形成されたトレンチ内にゲート絶縁膜を介して配置された領域を有する。前記ボディ領域は、第１チャネル用領域と、第２チャネル用領域を有する。前記第１チャネル用領域は、前記ドリフト領域と前記エミッタ領域を繋ぐ位置にあるとともに前記ゲート電極の側面に前記ゲート絶縁膜を介して隣合う位置にある。前記第２チャネル用領域は、前記エミッタ領域と前記第４領域を繋ぐ位置にあるとともに前記ゲート電極の側面に前記ゲート絶縁膜を介して隣合う位置にある。
【００１１】
本態様の半導体装置では、ボディ領域は、ＩＧＢＴ領域を動作させるための第１チャネル用領域に加えて、サイリスタ領域を動作させるための第２チャネル用領域を有する。第２チャネル用領域は、エミッタ領域と第４領域を繋ぐ位置にあるとともにゲート電極の側面にゲート絶縁膜を介して隣合う位置にある。よって、ゲート電極に電圧を印加すると、第２チャネル用領域が反転し、第２導電型のチャネルが形成される。このため、エミッタ領域と第４領域に電位差を設けることで、エミッタ領域から、前記チャネルを経由して、第４領域にキャリアを供給することができる。
本態様において、第２チャネル用領域は、ボディ領域のうち、ゲート電極の側面にゲート絶縁膜を介して隣合う位置にある。この構成によると、ボディ領域の不純物濃度を高くし過ぎなくても、ボディ領域とドリフト領域の接合部から伸びる空乏層によって第２チャネル用領域が空乏化しないようすることができる。この結果、第２チャネル用領域に形成されたチャネルを経由して、サイリスタ領域の第４領域にキャリアを供給して、サイリスタ動作をさせることができる。
従って、本態様によると、半導体装置のオン電圧を低くすることができる。
【００１２】
本態様では、ボディ領域の不純物濃度は高くし過ぎなくてもよいが、少なくともドリフト領域の不純物濃度よりは高くする必要がある。具体的には、前記ボディ領域の不純物濃度は、前記ドリフト領域の不純物濃度の１０倍以上（より好ましくは１０３倍以上）であることが好ましい。あるいは、前記ボディ領域の不純物濃度は、１×１０１５ｃｍ−３以上（より好ましくは１×１０１７ｃｍ−３以上）であることが好ましい。これらの場合、ボディ領域とドリフト領域の接合部から伸びる空乏層によって第２チャネル用領域が空乏化しにくい。
一方、前記ボディ領域のうちボディコンタクト領域を除いた領域の不純物濃度は、前記ドリフト領域の不純物濃度の１０４倍以下であることが好ましい。あるいは、前記ボディ領域のうちボディコンタクト領域を除いた領域の不純物濃度は、１×１０１８ｃｍ−３以下であることが好ましい。これらの場合、ゲート電極に電圧を印加した場合に、第１チャネル用領域と第２チャネル用領域を反転させてチャネルを形成させ易い。
【００１３】
前記ボディ領域のうち前記エミッタ領域と前記第４領域を繋ぐ領域の少なくとも一部の上に、絶縁膜を介して配置された導体層をさらに備えていることが好ましい。
本態様によると、ボディ領域のうち導体層に絶縁膜を介して隣合う領域にもサイリスタ領域にキャリアを供給するためのチャネルを形成できる。よって、半導体装置のオン電圧をより低くすることができる。
【００１４】
前記ＩＧＢＴ領域の前記ボディ領域及び前記エミッタ領域と、前記サイリスタ領域の前記第３領域及び前記第４領域の間に前記ゲート電極が配置されており、前記第２チャネル用領域は、前記ゲート電極の幅方向に伸びる側面に前記ゲート絶縁膜を介して隣合う位置にあることが好ましい。
本態様によると、ＩＧＢＴ領域のボディ領域及びエミッタ領域と、サイリスタ領域の第３領域及び第４領域の間がゲート電極によって隔てられているので、第３領域内にキャリアを蓄積させ易い。よって、サイリスタ領域をオンさせ易い。このため、オン電圧をより低下させ易い。
【００１５】
前記ゲート電極は、奥行方向に断続的に形成されており、前記導体層は、断続的に形成された前記ゲート電極同士を繋いでいることが好ましい。
本態様によると、断続的に形成されたゲート電極に共通的に電圧を印加できるので、装置構成を簡単化できる。即ち、本態様のような導体層を形成することで、オン電圧をより低くすることができると共に、装置構成を簡単化できる。
【００１６】
前記ＩＧＢＴ領域と前記サイリスタ領域は、前記ゲート電極の奥行方向に伸びる側面に沿って順に配置されており、前記第２チャネル用領域は、前記ゲート電極の前記奥行方向に伸びる側面に前記ゲート絶縁膜を介して隣合う位置にあることが好ましい。
本態様によると、半導体装置の製造工程を比較的簡単化し易い。
【００１７】
前記コレクタ領域と前記第１領域、及び／又は前記ドリフト領域と前記第２領域、及び／又は前記ボディ領域と前記第３領域は、一体化されていることが好ましい。
本態様によると、半導体装置の製造工程を簡単化できる。
【００１８】
前記第３領域の厚さは、前記ボディ領域の厚さよりも薄いことが好ましい。
本態様によると、第３領域内にキャリアを充満させ易くすることができるので、サイリスタ領域をオンさせ易い。よって、オン電圧をより低下させ易い。
【００１９】
ＩＧＢＴ領域とサイリスタ領域へのキャリア供給用電極が、前記エミッタ領域には接しており、前記第４領域には接していないことが好ましい。
第４領域にキャリア供給用電極が接している構造の場合、ターンオフ動作中にもその電極からサイリスタ領域内にキャリアが供給されてしまい、ターンオフしにくくなる恐れがある。これに対し、本態様では、第４領域にはキャリア供給用電極が接しておらず、サイリスタ領域には、エミッタ領域に接するキャリア供給用電極からキャリアが供給される。よって、ターンオフしにくくなることを防止できる。このため、ターンオフ時間を短くすることができる。
【００２０】
【発明の実施の形態】
（第１実施例）  図１は、第１実施例の半導体装置の斜視図を示す。図２は、図１のＩＩ−ＩＩ線における断面図を示す。図３は、図１のＩＩＩ−ＩＩＩ線における断面図を示す。なお、図１の手前側の半分の領域と奥側の半分の領域がこの半導体装置の単位セルである。即ち、図１には、２つの単位セルが示されている
図１に示すように、この半導体装置は、シリコンからなる半導体領域１８を備えている。半導体領域１８は、ＩＧＢＴ領域２０とサイリスタ領域２２を有する。ＩＧＢＴ領域２０は、ｐ＋型のコレクタ領域３０ａと、これに接するｎ＋型のバッファ領域３２ａと、これに接するｎ−型のドリフト領域３４ａと、これに接するｐ型のボディ領域３６ａと、これに接するｎ＋型のエミッタ領域４６を有する。ｐ型のボディ領域３６ａは、低不純物濃度のｐ−型領域３６ｘと、高不純物濃度のｐ＋型領域（ボディコンタクト領域）３６ｙと、低不純物濃度のｐ−型領域３６ｚ（図２と図３参照）によって構成されている。コレクタ領域３０ａの底面には、コレクタ電極２８ａが接している。エミッタ領域４６とボディ領域３６の頂面には、エミッタ電極４２が接している。エミッタ電極４２は、エミッタ領域４６の頂面の全てに接しているが、ボディ領域３６ａ（３６ｙ）についてはその頂面の一部のみに接している。なお、図示の明瞭化のため、エミッタ電極４２は一点鎖線で示している。
【００２１】
サイリスタ領域２２は、ｐ＋型の第１領域３０ｂと、これに接するｎ型の第２領域３２ｂ、３４ｂと、これに接するｐ−型の第３領域３６ｂと、これに接するｎ＋型の第４領域３８を有する。サイリスタ領域２２は、これらの領域によってｐｎｐｎ構造となっている。第１領域３０ｂの底面には、アノード電極２８ｂが接している。第２領域は、高不純物濃度のｎ＋型領域３２ｂと、低不純物濃度のｎ−型領域３４ｂによって構成されている。第３領域３６ｂと第４領域３８は、キャリア蓄積領域ともいえる。第４領域３８には、キャリア供給用電極が接していない。
【００２２】
コレクタ電極２８ａとアノード電極２８ｂは、底面側電極２８として一体的に形成されている。コレクタ領域３０ａと第１領域３０ｂは、ｐ＋型領域３０として一体的に形成されている。また、バッファ領域３２ａと第２領域の一部３２ｂは、ｎ＋型領域３２として一体的に形成されている。ドリフト領域３４ａと第２領域の一部３４ｂは、ｎ−型領域３４として一体的に形成されている。ボディ領域３６ａと第３領域３６ｂは、ｐ型領域３６として一体的に形成されている。ｐ＋型領域３６ｙは、ｐ−型領域３６ｘにｐ型不純物をイオン注入することで形成したものである。
【００２３】
別の表現をすると、半導体領域１８は、ｐ＋型領域３０と、ｐ＋型領域３０上に形成されたｎ＋型領域３２と、ｎ＋型領域３２上に形成されたｎ−型領域３４を有する。半導体領域１８はさらに、ｎ−型領域３４上に形成されたｐ型領域３６と、ｐ型領域３６上に形成されたｎ＋型領域４６、３８を有する。
【００２４】
ｐ＋型領域３０の不純物濃度は、約５×１０１７〜約５×１０１９ｃｍ−３である。
ｎ＋型領域３２の不純物濃度は、約１×１０１６〜約１×１０１８ｃｍ−３である。
ｎ−型領域３４の不純物濃度は、約１×１０１３〜約２×１０１４ｃｍ−３である。
ｐ−型領域３６ｘ、３６ｚ、３６ｂの不純物濃度は、約１×１０１６〜約２×１０１７ｃｍ−３である。
ｐ＋型領域３６ｙの不純物濃度は、約５×１０１７〜約１×１０１９ｃｍ−３である。
ｎ＋型領域４６の不純物濃度は、約５×１０１８〜約１×１０２０ｃｍ−３である。
ｎ＋型領域３８の不純物濃度は、約５×１０１７〜約１×１０２０ｃｍ−３である。
【００２５】
ｐ＋型領域３０（コレクタ領域３０ａと第１領域３０ｂ）は、半導体領域１８の底面側に位置している。エミッタ領域４６と第４領域３８は、半導体領域１８の頂面側に位置している。第３領域３６ｂの厚さは、ボディ領域３６ａの厚さよりも薄く、ボディ領域３６ａの厚さの半分程度となっている。
【００２６】
半導体領域１８には、その頂面側から底面側に向けて、トレンチ２３が形成されている。トレンチ２３の底面は、ｎ−型領域３４の上部まで達している。トレンチ２３は、図２や図３によく示されるように、奥行方向に断続的に形成されている。トレンチ２３は、奥行方向に分割されているともいえる。断続的に形成された各トレンチ２３内には、ゲート絶縁膜２６を介してトレンチゲート電極２４が配置されている。各トレンチゲート電極２４（図２と図３では、手前側のゲート電極２４Ａと奥側のゲート電極２４Ｂ）は、導体層４０によって繋がれている。これにより、各トレンチゲート電極２４は、電気的に接続されている。トレンチゲート電極２４と導体層４０は、一体的に形成することが好ましい。トレンチゲート電極２４と導体層４０は、アルミニウム等の金属材料や、ポリシリコンによって形成するとよい。図１に示すように、トレンチゲート電極２４は、ＩＧＢＴ領域２０とサイリスタ領域２２の間に配置されている。
【００２７】
図２と図３に示すように、断続的に形成されたトレンチゲート電極２４の間には、ボディ領域３６ａの一部として、ｐ−型領域３６ｚが形成されている。ｐ−型領域３６ｚ上には、絶縁膜２７を介して上記した導体層４０が形成されている。
【００２８】
図１に示すように、ｐ−型領域３６ｘ（ボディ領域３６ａ）は、第１チャネル用領域ＣＨ１を有する。第１チャネル領域ＣＨ１は、ｎ型のエミッタ領域４６とｎ型のドリフト領域３４ａを繋ぐ位置にあるとともに、トレンチゲート電極２４の側面（図１では右側面）にゲート絶縁膜２６を介して隣合う位置にある。ゲート電極２４、ゲート絶縁膜２６、第１チャネル領域ＣＨ１によってＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が形成されている。さらにエミッタ領域４６とドリフト領域３４ａを合わせてＭＯＳＦＥＴ構造が形成されている。
【００２９】
図３に示すように、ｐ型のボディ領域３６ａは、第２チャネル用領域ＣＨ２を有する。第２チャネル領域ＣＨ２は、ｎ型のエミッタ領域４６とｎ型の第４領域３８を繋ぐ位置にあるとともに、トレンチゲート電極２４の側面（図３の手前側のゲート電極２４Ａでは右側面と後側面）にゲート絶縁膜２６を介して隣合う位置にある。ゲート電極２４Ａ、ゲート絶縁膜２６、第２チャネル領域ＣＨ２によってＭＯＳ構造が形成されている。さらにエミッタ領域４６と第４領域３８を合わせてＭＯＳＦＥＴ構造が形成されている。
【００３０】
図２に示すように、ｐ−型領域３６ｚ（ボディ領域３６ａ）は、第３チャネル用領域ＣＨ３を有する。第３チャネル用領域ＣＨ３は、ｎ型のエミッタ領域４６とｎ型の第４領域３８を繋ぐ位置にあるとともに、導体層４０に絶縁膜２７を介して隣合う位置にある。導体層４０、絶縁膜２７、第３チャネル用領域ＣＨ３によってＭＯＳ構造が形成されている。さらにエミッタ領域４６と第４領域３８を合わせてＭＯＳＦＥＴ構造が形成されている。
【００３１】
次に、第１実施例の半導体装置の動作について説明する。まず、オン動作について説明する。図１に示すように、底面側電極２８に正電圧を印加し、エミッタ電極４２を接地した状態で、トレンチゲート電極２４に正電圧を印加する。トレンチゲート電極２４には、導体層４０を通じて電圧を印加する。なお、第４領域３８には、電圧が直接的に印加されておらず、フローティング電位の状態となっている。第４領域３８は、フローティングエミッタとして機能する。
【００３２】
上記のように電圧を印加すると、第１チャネル用領域ＣＨ１が反転して、ｎ型チャネルが形成される。この結果、エミッタ電極４２から電子が供給され、その電子は、図１の矢印Ｋ１に示すように、ｎ＋型エミッタ領域４６から、ｎ型チャネル（第１チャネル用領域ＣＨ１）を経由して、ｎ−型ドリフト領域３４ａに流れ込む。一方、底面側電極２８（コレクタ電極２８ａ）に印加された正電圧の作用によって、底面側電極２８から正孔が供給され、その正孔は、図１の矢印Ｋ２に示すように、コレクタ領域３０ａとバッファ領域３２ａを経由して、ドリフト領域３４ａに流れ込む。
【００３３】
この結果、ドリフト領域３４ａに流れ込んだ電子と正孔によってドリフト領域３４ａでいわゆる伝導度変調が生じ、低抵抗化される。このようにして、ＩＧＢＴ領域２０でＩＧＢＴ動作が行われる。このように、この半導体装置は、トレンチゲート電極２４に正電圧を印加した初期の状態では、ＩＧＢＴ動作を行う。この状態での半導体装置の電圧−電流特性は、図４のグラフのＡに示すようになる。なお、図４の横軸の電圧は底面側電極２８に印加する電圧であり、縦軸の電流は底面側電極２８を流れる電流である。
【００３４】
上記した正孔の中には、オン動作の間に、ｐ型ボディ領域３６ａを経由して、エミッタ電極４６に流出してしまうものもある。しかし、低いオン電圧を実現するためには、オン動作の間は、エミッタ電極４６に流出する正孔の量を少なくし、正孔をドリフト領域３４ａ内にできるだけ多く蓄積させることが望ましい。
【００３５】
本実施例では、エミッタ電極４２とｐ型ボディ領域３６ａの接触面積を小さくして、エミッタ電極４２がｐ型ボディ領域３６ａ（３６ｙ）の頂面の一部としか接触しない構成としている。この構成によれば、オン動作の間、正孔をエミッタ電極４６に流出させにくくすることができ、ドリフト領域３４ａ内に蓄積される正孔の量を多くすることができる。但し、エミッタ電極４２とｐ型ボディ領域３６ａの接触面積を小さくし過ぎると、ターンオフ動作の際には、正孔が流出しにくいことが逆にデメリットとなって、ターンオフ時間が増加してしまう。よって、エミッタ電極４２の大きさは、このようなオン電圧とターンオフ時間のトレードオフを考慮して設定することが好ましい。
【００３６】
また、上記のように、トレンチゲート電極２４に正電圧が印加されると、第２チャネル用領域ＣＨ２と第３チャネル用領域ＣＨ３にもｎ型チャネルが形成される。また、エミッタ電極４２は接地され、第４領域３８はフローティング電位の状態となっている。このため、エミッタ領域４６に比べて第４領域３８の方が基本的には高電位となる。
【００３７】
この結果、上記のようにＩＧＢＴ動作が行われている状態では、エミッタ電極４２から供給される電子は、先に述べた第２チャネル用領域ＣＨ２を含むＭＯＳＦＥＴ構造によって、図１〜図３の矢印Ｋ３（Ｋ３の一部は図１にも記載）に示すように、ｎ＋型のエミッタ領域４６から、ｎ型チャネル（第２チャネル用領域ＣＨ２）を経由して、ｎ＋型の第４領域３８に流れ込む。また、エミッタ電極４２から供給される電子は、先に述べた第３チャネル用領域ＣＨ３を含むＭＯＳＦＥＴ構造によって、図２の矢印Ｋ４に示すように、ｎ＋型のエミッタ領域４６から、ｎ型チャネル（第３チャネル用領域ＣＨ３）を経由して、ｎ＋型の第４領域３８に流れ込む。なお、図２に示す記号Ｋ３、Ｋ４は、紙面手前から奥側に向かう矢印を示すものとする。
以上のようにして第４領域３８に流れ込んだ電子は、第３領域３６ｂと第４領域３８のｐｎ接合部の障壁によって第４領域３８に蓄積される。このように、第４領域３８は、電子の蓄積領域として機能する。
【００３８】
また、上記のようにＩＧＢＴ動作が行われている状態では、底面側電極２８から供給される正孔は、図１の矢印Ｋ５に示すように、第１領域３０ｂから、第２領域３２ｂ、３４ｂを経由して、第３領域３６ｂにも流れ込む。流れ込んだ正孔は、第３領域３６ｂに蓄積される。このように第３領域３６ｂは、正孔の蓄積領域として機能する。第３領域３６ｂは、トレンチゲート電極２４によってｐ−型領域３６ｘとの間が隔離されている。また、これに伴って、第３領域３６ｂは、エミッタ電極４２との距離が離れている。さらに、第３領域３６ｂの厚さは、ボディ領域３６ａの厚さよりも薄い。以上のことから、第３領域３６ｂは、正孔が非常に充満し易い構造となっている。第３領域３６ｂに蓄積された正孔が増加し、先に述べた第４領域３８に蓄積された電子が増加すると、第３領域３６ｂと第４領域３８のｐｎ接合の障壁が低下する。この結果、サイリスタ領域２２がオンする。この半導体装置では、トレンチゲート電極２４に正電圧を印加した途中の段階から、ＩＧＢＴ動作に加えて、サイリスタ動作が行われる。この状態での半導体装置の電圧−電流特性は、図４のグラフのＢに示すようになる。図４のグラフのＢの状態は、Ａの状態に比べて傾きが急になっており、オン抵抗（オン電圧）が低下していることを示す。
【００３９】
次に、ターンオフ動作について説明する。トレンチゲート電極２４に印加する電圧を０Ｖ又は負電圧に設定すると、各チャネル用領域ＣＨ１、ＣＨ２、ＣＨ３に形成されていたｎ型チャネルが消滅する。この結果、エミッタ電極４２からドリフト領域３４ａへの電子の供給が停止する。また、エミッタ電極４２から第４領域３８への電子の供給が停止する。また、底面側電極２８から供給されて、ｎ−型領域３４に蓄積された正孔は、ｐ型領域３６を経由して、エミッタ電極４２へ流出する。以上の動作によって、ＩＧＢＴ領域２０とサイリスタ領域２２がオフする。
【００４０】
第４領域３８に仮に電極が接していると、この電極に正孔が流れ込むことに連動して、ターンオフ動作の際にも、この電極から電子が供給されてしまう。このため、ターンオフしにくくなる。言い換えると、ターンオフ時間が長くなる。これに対し、本実施例のように、第４領域３８に電極が接していない構造によると、電極が接している構造に比べて、ターンオフさせ易い。言い換えると、ターンオフ時間を短くできる。
【００４１】
この半導体装置は、ＩＧＢＴ動作を主としてサイリスタ動作を従とするデバイスにすることもできるし、ＩＧＢＴ動作を従としてサイリスタ動作を主とするデバイス（ＩＧＢＴトリガ型サイリスタ）にすることもできる。具体的には、例えばＩＢＧＴ領域２０の幅を広くすると、ＩＧＢＴ動作を主とするデバイスにし易い。逆に、例えばサイリスタ領域２２の幅を広くすると、サイリスタ動作を主とするデバイスにし易い。
【００４２】
なお、図３に示す図１のＩＩＩ−ＩＩＩ線における断面形状は、種々の構成を取り得る。例えば、図５に示すように、第１実施例に比べて、ｎ＋型のエミッタ領域４６の幅が狭く、また、奥行が広い構成であり、このエミッタ領域４６の周囲がｐ型ボディ領域３６ａで覆われた構成であってもよい。また、図６に示すように、ｎ＋型のエミッタ領域４６が奥行方向に連続して形成されていてもよい。図５や図６に示す構成によっても、先に述べたＭＯＳＦＥＴ構造を形成できる。
【００４３】
（第２実施例）  図７は、第２実施例の半導体装置の斜視図を示す。図８は、図７のＶＩＩＩ−ＶＩＩＩ線における断面図を示す。第２実施例の構成については、第１実施例と異なる構成を中心に説明する。
第２実施例では、図７に示す左側のトレンチゲート電極８０の右側面（奥行方向に伸びる側面）に沿って、図８に示すように半導体領域６８にＩＧＢＴ領域９２とサイリスタ領域９４が順に配置されている。この半導体装置では、ＩＧＢＴ領域９２は、ｐ＋型のコレクタ領域７２ａと、ｎ＋型のバッファ領域７４ａと、ｎ−型のドリフト領域７６ａと、ｐ型のボディ領域７７ａ（７７ｘ、７７ｙ、７７ｚ）と、ｎ＋型のエミッタ領域８４を有する。コレクタ領域７２ａは、コレクタ電極７０ａに接している。エミッタ領域８４とｐ＋型ボディ領域７７ｙは、エミッタ電極８６に接している（図７参照）。図８に示すように、サイリスタ領域９４は、ｐ＋型の第１領域７２ｂと、ｎ型の第２領域７４ｂ、７６ｂと、ｐ−型の第３領域７７ｂと、ｎ＋型の第４領域９０を有する。第１領域７２ｂは、アノード電極７０ｂに接している。なお、上記した各領域の不純物濃度は、第１実施例の場合と同様に設定すればよい。
【００４４】
図７に示すように、ｐ−型領域７７ｘ（ボディ領域７７ａ）は、第１チャネル用領域ＣＨ１を有する。第１チャネル用領域ＣＨ１は、ｎ型のエミッタ領域８４とｎ型のドリフト領域７６ａを繋ぐ位置にあるとともに、トレンチゲート電極８０の側面（図７の右側のゲート電極８０では左側面）にゲート絶縁膜８２を介して隣合う位置にある。
【００４５】
図８に示すように、ｐ−型領域７７ｚ（ボディ領域７７ａ）は、第２チャネル用領域ＣＨ２を有する。第２チャネル用領域ＣＨ２は、ｎ型のエミッタ領域８４とｎ型の第４領域９０を繋ぐ位置にあるとともに、トレンチゲート電極８０の側面（図７の左側のゲート電極８０の右側面を参照）にゲート絶縁膜８２を介して隣合う位置にある。
【００４６】
図８に示すように、ｐ−型領域７７ｚ（ボディ領域７７ａ）は、第３チャネル用領域ＣＨ３を有する。第３チャネル用領域ＣＨ３は、ｎ型のエミッタ領域８４とｎ型の第４領域９０を繋ぐ位置にあるとともに、導体層８８に絶縁膜８７を介して隣合う位置にある。なお、図示の明瞭化のため、エミッタ電極８６、絶縁膜８７、導体層８８は一点鎖線で示している。
【００４７】
次に、第２実施例の半導体装置の動作について説明する。基本的な動作は第１実施例と概ね同様であるが、第１実施例とは構成が異なるため、第２実施例の構成に応じた動作の説明を一通り行う。第２実施例では、オン動作のみを説明する。図７に示すように、底面側電極７０に正電圧を印加し、エミッタ電極８６を接地した状態で、トレンチゲート電極８０に正電圧を印加する。また、導体層８８にも正電圧を印加する。なお、第４領域９０は、フローティングエミッタとして機能している。
【００４８】
上記のように電圧を印加すると、第１チャネル用領域ＣＨ１が反転して、ｎ型チャネルが形成される。この結果、エミッタ電極８６から電子が供給され、その電子は、図７と図８の矢印Ｋ１に示すように、ｎ＋型エミッタ領域８４から、ｎ型チャネル（第１チャネル用領域ＣＨ１）を経由して、ｎ−型ドリフト領域７６ａに流れ込む。一方、底面側電極７０（コレクタ電極７０ａ）に印加された正電圧の作用によって、底面側電極７０から正孔が供給され、その正孔は、図７と図８の矢印Ｋ２に示すように、コレクタ領域７２ａから、バッファ領域７４ａを経由して、ドリフト領域７６ａに流れ込む。
【００４９】
この結果、ドリフト領域７６ａに流れ込んだ電子と正孔によってドリフト領域７６ａでいわゆる伝導度変調が生じ、低抵抗化される。このようにして、ＩＧＢＴ領域９２でＩＧＢＴ動作が行われる。このように、この半導体装置は、トレンチゲート電極８０に正電圧を印加した初期の状態では、ＩＧＢＴ動作を行う。
【００５０】
また、上記のように、トレンチゲート電極８０に正電圧が印加されていると、第２チャネル用領域ＣＨ２と第３チャネル用領域ＣＨ３にもｎ型チャネルが形成される。また、エミッタ電極８６は接地され、第４領域９０はフローティング電位の状態となっている。このため、エミッタ領域８４に比べて第４領域９０の方が基本的には高電位となる。
【００５１】
この結果、上記のようにＩＧＢＴ動作が行われている状態では、エミッタ電極８６から供給される電子は、図８の矢印Ｋ３に示すように、ｎ＋型のエミッタ領域８４から、ｎ型チャネル（第２チャネル用領域ＣＨ２）を経由して、ｎ＋型の第４領域９０に流れ込む。また、エミッタ電極８６から供給される電子は、図８の矢印Ｋ４に示すように、ｎ＋型のエミッタ領域８４から、ｎ型チャネル（第３チャネル用領域ＣＨ３）を経由して、ｎ＋型の第４領域９０に流れ込む。
以上のようにして第４領域９０に流れ込んだ電子は、第３領域７７ｂと第４領域９０のｐｎ接合部の障壁によって第４領域９０に蓄積される。
【００５２】
また、上記のようにＩＧＢＴ動作が行われている状態では、底面側電極７０から供給される正孔は、図８の矢印Ｋ５に示すように、第１領域７２ｂから、第２領域７４ｂ、７６ｂを経由して、第３領域７７ｂにも流れ込む。流れ込んだ正孔は、第３領域７７ｂに蓄積される。第３領域７７ｂに蓄積された正孔が増加し、先に述べた第４領域９０に蓄積された電子が増加すると、サイリスタ領域９４がオンする。この半導体装置では、トレンチゲート電極８０に正電圧を印加した途中の段階から、ＩＧＢＴ動作に加えて、サイリスタ動作が行われる。
【００５３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、第１実施例では、ｐ−型領域３６ｚ上に薄い絶縁膜２７を介して導体層４０を形成し、これにより、ＭＯＳゲート構造を形成している。しかし、ｐ−型領域３６ｚ上に厚いフィールド酸化膜を形成し、その上にトレンチゲート電極２４同士を繋ぐ導体層４０を形成してもよい。この構造では、導体層４０に電圧を印加しても、上記した第３チャネル用領域ＣＨ３にｎ型チャネルを形成するのは難しいと考えられる。しかし、第２チャネル用領域ＣＨ２にはチャネルを形成できるので、サイリスタ領域２２をオンさせることができる。
【００５４】
また、本明細書又は図面に説明した技術要素は、単独で又は各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】第１実施例の半導体装置の斜視図を示す。
【図２】図１のＩＩ−ＩＩ線における断面図を示す。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図を示す。
【図４】第１実施例の半導体装置の電圧−電流特性を示す。
【図５】図１のＩＩＩ−ＩＩＩ線における断面図の他の構成例を示す。
【図６】図１のＩＩＩ−ＩＩＩ線における断面図のさらに他の構成例を示す。
【図７】第２実施例の半導体装置の斜視図を示す。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線における断面図を示す。
【符号の説明】
１８：半導体領域
２０：ＩＧＢＴ領域
２２：サイリスタ領域
２４：トレンチゲート電極
２６：ゲート絶縁膜
２８：底面側電極、２８ａ：コレクタ電極、２８ｂ：アノード電極
３０：ｐ＋型領域、３０ａ：コレクタ領域、３０ｂ：第１領域
３２：ｎ＋型領域、３２ａ：バッファ領域、３２ｂ：第２領域
３４：ｎ−型領域、３４ａ：ドリフト領域、３４ｂ：第２領域
３６：ｐ型領域、３６ａ：ボディ領域、３６ｂ：第３領域、３６ｘ：ｐ−型領域、３６ｙ：ｐ＋型領域、３６ｚ：ｐ−型領域
３８：第４領域
４０：導体層
４２：エミッタ電極
４６：エミッタ領域
【図１】
2004349615.tif 000003
【図２】
2004349615.tif 000004
【図３】
2004349615.tif 000005
【図４】
2004349615.tif 000006
【図５】
2004349615.tif 000007
【図６】
2004349615.tif 000008
【図７】
2004349615.tif 000009
【図８】
2004349615.tif 000010