(57)【要約】【課題】インサーキットテスタによるネット間のショート・オープン検査において、総当たり方式でネット間の抵抗測定を行う際の測定回数を減らして、特にしきい値に近い抵抗（例えば、ダンピング抵抗など）が多数実装されているネットのショート・オープン検査を短時間で済ませる。【解決手段】ネットの中からしきい値以上でそれに近い抵抗値を有する低抵抗ネットを抽出して、まず最初にその低抵抗ネットの抵抗測定を個別的に行い、次に各ネットごとに「１ピン」対「残りの全ピン」間テストを行い（ただし、低抵抗ネットのプローブピンを上記「１ピン」に割り当てる場合には、その相手方低抵抗ネットのプローブピンは上記「残りの全ピン」に含めない）、「１ピン」対「残りの全ピン」間テストでショートと判定されたネットについて総当たり方式でネット間の抵抗測定を行う。【選択図】  図１
2004184109.tif 000002
【特許請求の範囲】
【請求項１】
回路部品を含む複数のネットが形成されている回路基板を検査対象とし、上記各ネット（ただし、導通しているネットは一つのネットと見なす）ごとにプローブピンを割り当て、上記各プローブピンをスイッチ手段にて一つのプローブピンと、その他のプローブピン群とに分け、上記プローブピン群に含まれるプローブピンをショート状態として、上記一つのプローブピンと上記プローブピン群との間のインピーダンス測定を上記各プローブピンごとに行い、その各測定値と所定のしきい値とを比較して、上記ネット間のショート・オープンを検査するインサーキットテスタによる回路基板の検査方法において、
上記ネットの中から上記しきい値以上でそれに近いインピーダンス値を有する低インピーダンスネットを抽出して記憶する第１ステップと、
上記第１ステップで抽出された低インピーダンスネットについて、個別的にインピーダンスを測定する第２ステップと、
上記一つのプローブピンと上記プローブピン群（ただし、上記低インピーダンスネットのプローブピンを上記一つのプローブピンとする場合には、その相手方低インピーダンスネットのプローブピンは上記プローブピン群に含めない）との間のインピーダンス測定を各ネットごとに実施する第３ステップと、
上記第３ステップでショートと判定されたネットについて、総当たり方式でネット間のインピーダンス測定を行う第４ステップとを備えていることを特徴とするインサーキットテスタによる回路基板の検査方法。
【請求項２】
上記第１ステップにおいて、低インピーダンスネットの抽出をコンポーネントデータに基づいて行う請求項１に記載のインサーキットテスタによる回路基板の検査方法。
【請求項３】
上記第１ステップにおいて、低インピーダンスネットの抽出を良品基板から吸収した良品データに基づいて行う請求項１に記載のインサーキットテスタによる回路基板の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インサーキットテスタによる回路基板の検査方法に関し、さらに詳しく言えば、一つのプローブピンと残りの全部のプローブピンとの間で測定されるインピーダンス値により、回路基板に形成されているネット間のショート・オープンを検査する技術に関するものである。
【０００２】
【従来の技術】
インサーキットテスタとは、実際に回路部品が実装されている回路基板の良否を検査する回路基板検査装置で、本出願人は、このインサーキットテスタについて、事前のプログラムをほとんど必要としないノンプログラム方式の回路基板検査手段をすでに出願しており（例えば、下記特許文献１〜３参照）、また、実機を市場に供給している。
【０００３】
このノンプログラム方式の回路基板検査方法は、「１ピン」対「残りの全ピン」間テスト（バルクショート方式）とも称されている。すなわち、インサーキットテスタにおいては、基本的なこととして、回路基板上に形成されている回路部品を含む複数のネットごとにプローブピンが立てられるが、「１ピン」対「残りの全ピン」間テストによれば、その１つのピンを信号源側（もしくは測定部側）に接続し、残りの他の全ピンについては、それらをショートした状態で測定部側（もしくは信号源側）に接続して、その１つのピンと残りの他の全ピンとの間のインピーダンスを測定する。これをすべてのピン（ネット）について実施し、基準値と比較して良否判定を行う。
【０００４】
ここで図２により、インサーキットテスタによるネット間のショート・オープン検査において、上記のいわゆるバルクショート方式にて、ショート不良ポイントを特定する場合の従来技術を具体的に説明する。
【０００５】
なお、説明の便宜上、ネット番号を丸数字▲１▼〜▲９▼で示し、各ネットに対応するプローブピン番号を１〜９とする。この例において、ネット▲３▼，▲４▼，▲６▼は互いに導通しており、また、ネット▲５▼，▲８▼も互いに導通している。なお、図示されていないが、各プローブピン１〜９には、それぞれスイッチが設けられており、信号源，測定部もしくはそのいずれでもない中立位置に選択的に接続されるようになっている。
【０００６】
検査にあたっては、まず第１検査工程として、例えば１番目のプローブピン１から９番目のプローブピン９まで、「１ピン」対「残りの全ピン」間テストを行う。すなわち、まず、
プローブピン１をＨｉ側（信号源側）に接続し、残りのプローブピン２，３，５，７，９をショート状態としてＬｏ側（測定部側）に接続して、それらの間の抵抗値を測定し、その測定値と所定のしきい値とを比較して、オープンかどうかを検査する。次に、
プローブピン２をＨｉ側に接続し、残りのプローブピン１，３，５，７，９をショート状態としてＬｏ側に接続してオープンかどうかを検査する。
以下、同じようにして、各プローブピン３，５，７，９についても検査して行く。
【０００７】
次に、第２検査工程として、上記第１工程でショートしている可能性がある判断されたネットについて総当たり方式で検査し、ショートしている箇所を特定する。例として、プローブピン５，７，９がショートしている可能性があると判断された場合には、５と７の間，５と９の間そして７と９の間をそれぞれ検査する。なお、上記第１検査工程でショートしている可能性があるピンがない場合には第２検査工程は行わない。
【０００８】
【特許文献１】
特開平１−１５６６８１号公報
【特許文献２】
特開平４−３８４８３号公報
【特許文献３】
特開平６−１３０１２５号公報
【０００９】
【発明が解決しようとする課題】
ショート・オープンの判定しきい値が例えば２０Ω（２０Ω未満でショート判定）であるとして、被検査回路基板にしきい値と同程度の抵抗が多く実装されている場合には、上記第２検査工程での検査回数が多くなるため、検査時間がきわめて長くなることがある。
【００１０】
すなわち、最近の電子回路においては、信号のノイズを低減させたり、オーバーショートやアンダーショートを抑えるために、２０Ω程度のダンピング抵抗を伝送ラインに多数実装している場合が多い。そのため、上記第１検査工程で「１ピン」対「残りの全ピン」間テストを行う際に、２０Ω程度のダンピング抵抗が多数並列に接続されると、ショートしている可能性があると判断される回数が増えてしまう。
【００１１】
これを図３に例示するネットについて具体的に説明する。インサーキットテスタでは、基本的に１ネットに１本のプローブピンを立てるため、この例では測定ポイントは５ポイントとなる。ポイント１に対して、残りのポイント２，３，４，５のネットをショートして抵抗測定すると、ネット３，４のコイルＬとコンデンサＣを無視したとして、２２Ωと３３Ωの並列回路となるため、その合成抵抗は１３．２Ωとなり、ショートと判定され上記第２検査工程による処理に進むことになる。
【００１２】
上記第２検査工程での処理は総当たり検査となるため、ポイント数が多くなると、その分、測定回数が増えることになる。総当たりの検査ポイント数がＮ個の場合、測定回数はＮＣ２回となる。例えば、Ｎ＝１００ポイントであるとすると、４９５０回の抵抗測定を繰り返すことになる。
【００１３】
したがって、本発明の課題は、インサーキットテスタによるネット間のショート・オープン検査において、ショート箇所を具体的に特定する総当たり検査の測定回数を少なくすることにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明では、回路部品を含む複数のネットが形成されている回路基板を検査対象とし、上記各ネット（ただし、導通しているネットは一つのネットと見なす）ごとにプローブピンを割り当て、上記各プローブピンをスイッチ手段にて一つのプローブピンと、その他のプローブピン群とに分け、上記プローブピン群に含まれるプローブピンをショート状態として、上記一つのプローブピンと上記プローブピン群との間のインピーダンス測定を上記各プローブピンごとに行い、その各測定値と所定のしきい値とを比較して、上記ネット間のショート・オープンを検査するインサーキットテスタによる回路基板の検査方法において、上記ネットの中から上記しきい値以上でそれに近いインピーダンス値を有する低インピーダンスネットを抽出して記憶する第１ステップと、上記第１ステップで抽出された低インピーダンスネットについて、個別的にインピーダンスを測定する第２ステップと、上記一つのプローブピンと上記プローブピン群（ただし、上記低インピーダンスネットのプローブピンを上記一つのプローブピンとする場合には、その相手方低インピーダンスネットのプローブピンは上記プローブピン群に含めない）との間のインピーダンス測定を各ネットごとに実施する第３ステップと、上記第３ステップでショートと判定されたネットについて、総当たり方式でネット間のインピーダンス測定を行う第４ステップとを備えていることを特徴としている。
【００１５】
このように、上記第１ステップで、しきい値に近い低抵抗と分かっているネットを抽出した後、まず上記第２ステップで、その低抵抗ネットについて個別的に抵抗測定を行い、次に上記第３ステップで、その低抵抗ネットを除いて「１ピン」対「残りの全ピン」間テストによりオープン検査を行うようにしたことにより、上記第４ステップでの総当たり検査に進むピン数（ネット数）が少なくなり、その分、検査時間を短縮することができる。
【００１６】
上記第１ステップにおいて、低抵抗ネット（低インピーダンスネット）の抽出は、コンポーネントデータ（回路部品のスペックデータ）に基づいて行ってもよいし、良品基板から吸収した良品データに基づいて自動的に抽出することもできる。
【００１７】
なお、どの値の抵抗値までをしきい値以上でそれに近い低抵抗値とするかは、任意に決めることができるが、ネット間のショート・オープン検査において、例えばしきい値が２０Ωである場合、それに近い低抵抗値とは２０〜１００Ω、すなわちしきい値の１〜５倍程度であることが好ましい。
【００１８】
【発明の実施形態】
次に、図１および図２を参照して、本発明をより詳しく説明する。図１は本発明の好ましい動作例を示すフローチャートで、検査するネットとプーロブピンとの関係については、先に説明した従来技術との対比を容易にするため、図２をそのまま使用する。
【００１９】
すなわち、ここで説明する例においても、ショート・オープンを検査する対象はネット▲１▼〜▲９▼であり、そのうち、ネット▲３▼，▲４▼，▲６▼は導通関係にあり、また、ネット▲５▼，▲８▼も導通関係にある。導通しているネットは一つのネットと見なすため、ネット▲１▼，▲２▼，▲３▼，▲５▼，▲７▼，▲９▼に対して、それぞれプローブピン１，２，３，５，７，９が立てられる。なお、いずれかのネットと導通している個々のネットについても、図２に鎖線で示すように、プローブピンが立てられる場合がある。
【００２０】
参考までに、図２のネットとプローブピンの関係を表形式で表すと次のようになる。括弧内はピン番号で、「＝＝」は導通状態を示している。
▲１▼（１）
▲２▼（２）
▲３▼（３）＝＝▲４▼（４）＝＝▲６▼（６）
▲５▼（５）＝＝▲８▼（８）
▲７▼（７）
▲９▼（９）
【００２１】
なお、この例において、ショート・オープンの判定しきい値は２０Ω（２０Ω未満の場合がショート判定で、２０Ω以上がオープン判定）である。また、図示しないが、各プローブピンには例えば半導体スイッチがそれぞれ設けられ、そのスイッチを介して各プローブピンはＨｉ側（信号源側），Ｌｏ側（測定部側）もしくはそのいずれでもない中立位置に選択的に接続される。
【００２２】
まず、ステップＳＴ１で、良品基板（あらかじめ良品として検査済みの基板）から全プローブピン１〜９を対象として、各ネット▲１▼〜▲９▼の抵抗測定を行ってショート・オープンのネットデータを吸収しメモリに格納する。その際、導通しているネット（この例では▲３▼▲４▼▲６▼；▲５▼▲８▼）についてはショートグループを作成し、以後の基板検査では、そのピン間はつながっているものとして検査する。
【００２３】
次に、ステップＳＴ２で、コンポーネントデータ（回路基板上に実装されている回路部品のスペックデータ）から、しきい値（２０Ω）以上でそれに近い抵抗が実装されているネット（低抵抗ネット）を抽出して、メモリに格納する。
【００２４】
この例では、ネット▲１▼とネット▲２▼とがしきい値（２０Ω）に近い抵抗２５Ωで接続されているため、この低抵抗ネットデータがメモリに格納される。なお、コンポーネントデータによることなく、上記ステップＳＴ１で良品基板から吸収したネットデータに基づいて、しきい値以上でそれに近い抵抗を有する低抵抗ネットデータを自動生成することもできる。
【００２５】
ステップＳＴ３から実際のショート・オープン検査に入るのであるが、本発明では、まず、ステップＳＴ３において、ステップＳＴ２で抽出されたデータに基づいて、低抵抗ネット間の抵抗値を測定する。すなわち、この例で言えば、プローブピン１をＨｉ側に接続し、プローブピン２をＬｏ側に接続して、その間の抵抗値を測定する。この場合、ネット▲１▼とネット▲２▼は２５Ωで接続されているため、互いにオープンである。
【００２６】
低抵抗ネット間の抵抗値を測定した後、ステップＳＴ４で、「１ピン」対「残りの全ピン」間テストを行うのであるが、この場合、低抵抗ネットのプローブピンを「１ピン」とする場合には、その相手方の低抵抗ネットのプローブピンは「残りの全ピン」には含めない。
【００２７】
例えば、ピン番号の小さい順から「１ピン」対「残りの全ピン」間テストを行うとして説明すると、まず、
プローブピン１をＨｉ側に接続する場合には、プローブピン２を除いてプローブピン３，５，７，９をショート状態としてＬｏ側に接続して、その間の抵抗値を測定する。次に、
プローブピン２をＨｉ側に接続する場合には、プローブピン１を除いてプローブピン３，５，７，９をショート状態としてＬｏ側に接続して、その間の抵抗値を測定する。
【００２８】
これに対して、低抵抗ネットでないプローブピン３，５，７，９を「１ピン」とする場合には、プローブピン１，２を含めて、通常どおりの「１ピン」対「残りの全ピン」間テストを行う。すなわち、
プローブピン３をＨｉ側に接続する場合には、プローブピン１，２，５，７，９をショート状態としてＬｏ側に接続する。
プローブピン５をＨｉ側に接続する場合には、プローブピン１，２，３，７，９をショート状態としてＬｏ側に接続する。
以後同様に、プローブピン７，９の各々についても、通常どおりの「１ピン」対「残りの全ピン」間テストを行う。
【００２９】
これが終了したら、ステップＳＴ５で、上記ステップＳＴ３，４でショートと判定されたネットがあるかどうかを判断する。ショートと判定されたネットがない場合には、ステップＳＴ８ａで良品基板と判定する。
【００３０】
これに対して、ショートと判定されたネットがある場合には、ステップＳＴ６で、先に説明した従来技術の第２検査工程と同じく、ショートと判定されたネットについて総当たり方式で抵抗測定を行う。
【００３１】
例えば、ネット▲５▼，▲７▼，▲９▼がショートしていると判定された場合には、▲５▼と▲７▼の間，▲５▼と▲９▼の間そして▲７▼と▲９▼との間をそれぞれ検査して、ステップＳＴ７でショートしているネットの有無を判定する。ショートしているネットがなければ、ステップＳＴ８ａで良品基板と判定し、ショートしているネットがあれば、ステップＳＴ８ｂで不良基板と判定する。
【００３２】
そして、ステップＳＴ９で、次の検査基板があるかどうかを判断し、あればステップＳＴ３に戻り次の検査基板について上記と同様な検査を実行し、次の検査基板がなければ、この検査プログラムを終了する。
【００３３】
なお、この例では、ステップＳＴ２でコンポーネントデータからしきい値以上でそれに近い抵抗が実装されているネットを抽出するようにしているが、ステップＳＴ１で良品基板から得られたネットデータに基づいて低抵抗ネットを抽出する場合には、ステップＳＴ２を必ずしも実行する必要はない。
【００３４】
従来技術と対比するため、図３に例示するネットを本発明で検査する場合について説明する。ポイント（ネット）１とポイント２間は、しきい値（２０Ω）以上でそれに近い抵抗２２Ωで接続されているため、本発明では、まず、低抵抗ネットデータにより、ポイント１，２間の抵抗値を測定する。２２Ωが測定されることにより、オープン判定となる。
【００３５】
次に、「１ピン」対「残りの全ピン」間テストを行うのであるが、本発明では、ポイント１を「１ピン」に指定してＨｉ側に接続するとき、「残りの全ピン」にはポイント２を含めずにポイント３，４，５をショート状態としてＬｏ側に接続して抵抗値を測定する。
【００３６】
ポイント３，４につながるコイルＬとコンデンサＣを無視して考えると３３Ωの抵抗回路になるためオープン判定となり、ステップＳＴ６の総当たり検査（第２検査工程）には進まない。したがって、総当たり検査を行うにしても、その箇所（プローブピン数）が少なくなるため、その分、検査時間を短縮することができる。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、回路部品を含む複数のネットが形成されている回路基板を検査対象とするインサーキットテスタによるネット間のショート・オープン検査において、ネットの中からしきい値以上でそれに近いインピーダンス値を有する低インピーダンスネットを抽出して、まず最初にその低インピーダンスネットの抵抗測定を個別的に行い、次に各ネットごとに「１ピン」対「残りの全ピン」間テストを行い（ただし、低インピーダンスネットのプローブピンを上記「１ピン」に割り当てる場合には、その相手方低インピーダンスネットのプローブピンは上記「残りの全ピン」に含めない）、「１ピン」対「残りの全ピン」間テストでショートと判定されたネットについて総当たり方式でネット間の抵抗測定を行うようにしたことにより、総当たり方式でネット間の抵抗測定を行う際の測定ポイント数が減らされるため、特にしきい値に近い抵抗（例えば、ダンピング抵抗など）が多数実装されているネットのショート・オープン検査を短時間で済ませることができる。
【図面の簡単な説明】
【図１】本発明の動作フローチャート。
【図２】被検査ネットとプローブピンの対応関係を示す模式図。
【図３】具体的な被検査ネットを示す回路図。
【符号の説明】
１〜９  プローブピン
▲１▼〜▲９▼  ネット
【図１】
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【図２】
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【図３】
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