(57)【要約】【課題】設定した素子特性に対して、高い精度で整合した特性をもち、かつ、信頼性の高い半導体装置及びその製造法を提供することにある。【解決手段】下層領域がランダムな配向性をもつ結晶粒１７ａであり、かつ、上層領域が柱状の配向性をもつ結晶粒１７ｂである多結晶シリコン膜１７をゲート電極１３ａに用いる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された多結晶シリコン膜からなるゲート電極と、
前記ゲート絶縁膜下の前記半導体基体の一領域を挟むように、前記半導体基体に形成されたソース及びドレイン領域とを具備し、
前記多結晶シリコン膜がランダムな配向性をもつ結晶粒からなる第１の層と、この第１の層上に形成された柱状の配向性をもつ結晶粒からなる第２の層とからなることを特徴とする半導体装置。
【請求項２】
前記多結晶シリコン膜は、前記ランダムな配向性をもつ結晶粒からなる第１の層と、前記柱状の配向性をもつ結晶粒からなる第２の層との間に、非晶質シリコンの層を有する多結晶シリコン膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記柱状の配向性をもつ結晶粒が、（１１０）方位を６０％以上有することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ランダムな配向性をもつ結晶粒が、少なくとも、（１１０）方位を５〜３０％、（１１１）方位を３０〜６０％、（３１１）方位を５〜３０％有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記多結晶シリコン膜上に金属シリサイドが形成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソース及びドレイン領域上に金属乃至金属シリサイドが形成されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の層がランダムな配向性をもつ結晶粒からなり、この第１の層上の第２の層が柱状の配向性をもつ結晶粒からなる多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜をパターニングしてゲート電極を形成する工程と、
前記パターニングされた多結晶シリコン膜をマスクに前記半導体基体の一領域を挟むように導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項８】
前記ランダムな配向性をもつ結晶粒からなる第１の層と、前記柱状の配向性をもつ結晶粒からなる第２の層との間に、非晶質シリコンの層を形成する工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記柱状の配向性をもつ結晶粒からなる多結晶シリコン膜を形成する工程が、（１１０）方位を６０％以上有する多結晶シリコン膜を形成する工程であることを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ランダムな配向性をもつ結晶粒からなる多結晶シリコン膜を形成する工程が、少なくとも、（１１０）方位を５〜３０％、（１１１）方位を３０〜６０％、（３１１）方位を５〜３０％有する多結晶シリコン膜を形成する工程であることを特徴とする請求項７乃至請求項９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記多結晶シリコン膜を形成する工程の後に、金属シリサイドを形成し、更に、前記多結晶シリコン膜及び金属シリサイドをパターニングして積層構造のゲート電極を形成する工程を有することを特徴とする請求項７乃至請求項１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記ソース及びドレイン領域を形成する工程の後に、前記ソース及びドレイン領域上に金属乃至は金属シリサイドを形成する工程を有することを特徴とする請求項７乃至請求項１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体基体上にダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート絶縁膜上にダミーゲート電極膜を形成する工程と、
前記ダミーゲート電極膜をパターニングしてダミーゲート電極を形成する工程と、
前記ダミーゲート電極膜をマスクに前記半導体基体の一領域を挟むように導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程と、
前記ダミーゲート電極膜の側周壁領域に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜に囲まれたダミーゲート電極膜及びダミー絶縁膜を除去して空間部を形成する工程と、
前記空間部の前記半導体基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１の層がランダムな配向性をもつ結晶粒からなり、この第１の層上の第２の層が柱状の配向性をもつ結晶粒からなる多結晶シリコン膜を形成する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記多結晶シリコン膜を形成する工程は、前記ランダムな配向性をもつ結晶粒からなる第１の層と、前記柱状の配向性をもつ結晶粒からなる第２の層との間に、非晶質シリコンの層を形成する工程であることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記柱状の配向性をもつ結晶粒からなる多結晶シリコン膜を形成する工程が、（１１０）方位を６０％以上有する多結晶シリコン膜を形成する工程であることを特徴とする請求項１３又は請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ランダムな配向性をもつ結晶粒からなる多結晶シリコン膜を形成する工程が、少なくとも、（１１０）方位を５〜３０％、（１１１）方位を３０〜６０％、（３１１）方位を５〜３０％有する多結晶シリコン膜を形成する工程であることを特徴とする請求項１３乃至請求項１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記多結晶シリコン膜を形成する工程の後に、前記多結晶シリコン膜上に金属シリサイドを形成し、積層構造のゲート電極を形成する工程を有することを特徴とする請求項１３乃至請求項１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記ソース及びドレイン領域を形成する工程の後に、前記ソース及びドレイン領域上に金属乃至は金属シリサイドを形成する工程を有することを特徴とする請求項１３乃至請求項１７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はゲート電極に多結晶シリコン膜を用いた絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
絶縁ゲート型電界効果トランジスタでは、ゲート絶縁膜との反応性、密着性、及び微細加工の容易さ等のため、ゲート電極に多結晶シリコン膜が多く用いられる。多結晶シリコン膜はソースガスとしてシラン系ガスを用いるＣＶＤ法により形成される場合が一般的である。多結晶シリコンの成膜時に、温度、圧力、ガス流量、雰囲気を制御して、結晶粒の配向を制御することにより、（２２０）配向が支配的な柱状の結晶粒構造や、（２２０）配向が少なく（１１１）及び（３１１）配向性も有した、ランダムな配向性をもつ結晶粒構造を選択的に得ることができる。
【０００３】
柱状の結晶粒構造の多結晶シリコン膜ではイオン注入時に、イオン種がチャネリング現象によりゲート絶縁膜をも突き抜け、半導体基体にイオンが到達する突き抜け現象が生じ、このため、所望の電気的特性にならないトランジスタが形成される場合がある。これに対し、ランダムな配向性をもった多結晶シリコン膜は、配向の異なる結晶粒が深さ方向に対して並ぶため、イオン注入時のチャネリング現象は生じない。また、表面が平滑であるため、ドライエッチングによる微細加工では、オーバーエッチング量及び下地の酸化膜のエッチング量を低く抑えることができるので、設定した素子特性に対して、高い精度で整合したトランジスタを得ることができる。以上に述べた理由により、ランダムな配向性をもった多結晶シリコン膜を用いたゲート電極を形成する方法が開発されてきている（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−３１８１８号公報（第７頁、図４）
【０００５】
【発明が解決しようとする課題】
ランダムな配向性をもった多結晶シリコン膜は、上述のような効果が得られる一方、配向性が分散して存在していることに加え、非晶質の成分を有しているため、成膜後の熱処理工程において、再結晶化により結晶粒が流動し、成長するため、多結晶シリコン膜上に形成された金属シリサイドに不整合が発生し、断線に至る場合があり、これがトランジスタの信頼性低下に繋がる等の問題点が存在する。
【０００６】
本発明はこのような事情に鑑みてなされたもので、その目的は、設定した素子特性に対して、高い精度で整合した特性をもち、かつ、信頼性の高い半導体装置及びその製造法を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため、本発明の第１の発明は、半導体装置として、半導体基体と、前記半導体基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された多結晶シリコン膜からなるゲート電極と、前記ゲート絶縁膜下の前記半導体基体の一領域を挟むように、前記半導体基体に形成されたソース及びドレイン領域とを具備し、前記多結晶シリコン膜がランダムな配向性をもつ結晶粒からなる第１の層と、この第１の層上に形成された柱状の配向性をもつ結晶粒からなる第２の層とからなることを特徴とする。
【０００８】
本発明によれば、第１の層がランダムな配向性をもつ結晶粒であり、この第１の層上の第２の層が柱状の配向性をもつ結晶粒である多結晶シリコン膜をゲート電極に用いることにより、設定した素子特性に対して、高い精度で整合した特性をもち、かつ、信頼性の高い半導体装置を提供できる。
【０００９】
また、本発明の第２の発明は、半導体装置の製造方法として、半導体基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の層がランダムな配向性をもつ結晶粒からなり、この第１の層上の第２の層が柱状の配向性をもつ結晶粒からなる多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜をパターニングしてゲート電極を形成する工程と、前記パターニングされた多結晶シリコン膜をマスクに前記半導体基体の一領域を挟むように導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程とを有することを特徴とする。
【００１０】
また、本発明の第３の発明は、半導体装置の製造方法として、半導体基体上にダミーゲート絶縁膜を形成する工程と、前記ダミーゲート絶縁膜上にダミーゲート電極膜を形成する工程と、前記ダミーゲート電極膜をパターニングしてダミーゲート電極を形成する工程と、前記ダミーゲート電極膜をマスクに前記半導体基体の一領域を挟むように導電型を与える不純物を導入し、ソース及びドレイン領域を形成する工程と、前記ダミーゲート電極膜の側周壁領域に側壁絶縁膜を形成する工程と、前記側壁絶縁膜に囲まれたダミーゲート電極膜及びダミー絶縁膜を除去して空間部を形成する工程と、前記空間部の前記半導体基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１の層がランダムな配向性をもつ結晶粒からなり、この第１の層上の第２の層が柱状の配向性をもつ結晶粒からなる多結晶シリコン膜を形成する工程とを有することを特徴とする。
【００１１】
本発明によれば、第１の層がランダムな配向性をもつ結晶粒であり、この第１の層上の第２の層が柱状の配向性をもつ結晶粒である多結晶シリコン膜をゲート電極に用いることにより、設定した素子特性に対して、高い精度で整合した特性をもち、かつ、信頼性の高い半導体装置の製造方法を提供できる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１３】
（第１の実施の形態）
図１（ａ）乃至（ｃ）は本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。また、図１（ｃ）は本発明による半導体装置の第１の実施の形態を示している。この第１の実施の形態は、本発明をＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタに適用した例である。
【００１４】
先ず、図１（ａ）に示すように、Ｐ型のシリコン基板１０の表面領域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域１１を形成する。次に、シリコン基板１０の素子分離領域１１によって選択的に分離された領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域１１ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域１１ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００１５】
引き続き、図１（ｂ）に示すように、シリコン基板１０の表面を、酸素雰囲気中、９００℃で熱酸化することにより、膜厚６ｎｍ程度の熱酸化膜１２を形成する。その後、ＭＩＳＦＥＴのしきい値電圧制御のため、熱酸化膜１２を介してＮ型ウェル領域１１ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１１ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００１６】
続いて、多結晶シリコン膜をＣＶＤ法で例えば１００ｎｍ程度成長し、更に、ＣＶＤ法でタングステンシリサイド膜を例えば３０ｎｍ成長する。続いて、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニングを行い、多結晶シリコン１３ａ、タングステンシリサイド１３ｂの積層構造からなるポリサイドゲート電極１３、及びゲート絶縁膜１２を形成する。更にパターニングされたポリサイドゲート電極１３をマスクとしてイオン注入法によりエクステンション領域１４ａ、１４ｂを形成する。即ち、Ｎ型ウェル領域１１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱酸化膜をパターニングせずに、イオン注入法によりエクステンション領域１４ａ、１４ｂを形成し、その後、熱酸化膜をパターンニングしてゲート絶縁膜１２を形成する方法を用いても良い。
【００１７】
次に、図１（ｃ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板１０の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シリコン窒化膜をポリサイドゲート電極１３に接して、その周囲に選択的に残存し、側壁絶縁膜１５とする。続いて、パターニングされたポリサイドゲート電極１３及びその周囲の側壁絶縁膜１５をマスクとしてイオン注入法によりソース及びドレイン領域１６ａ、１６ｂを形成する。即ち、Ｎ型ウェル領域１１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００１８】
その後、図示しないＳｉＯ２等の層間絶縁膜をシリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化処理を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのポリサイドゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのポリサイドゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の第１の実施の形態を完成させる。
【００１９】
次に、上述したゲート電極における多結晶シリコン膜の断面構造について図２を用いて説明する。図２（ａ）に第１の層としてランダムな配向性をもつ結晶粒構造１７ａの多結晶シリコン膜を形成した後、第２の層として柱状の配向性をもつ結晶粒構造１７ｂの多結晶シリコン膜を形成した場合を示す。なお、下地の膜は、ゲート絶縁膜１８である。
【００２０】
多結晶シリコン膜１７の結晶粒構造は、成膜装置及び成膜条件によって異なる。縦型ＬＰＣＶＤ装置を使用した場合、例えば、成長温度６００℃、ソースガスとしてＳｉＨ４ガスを用い、ランダムな配向性をもつ結晶粒構造の多結晶シリコン膜を１００ｎｍ程度形成する。その後、例えば、成長温度を６２０℃程度に上げて、ソースガスとしてＳｉＨ４ガスを用い、柱状の結晶粒構造をもつ多結晶シリコン膜を１００程度ｎｍ形成する。一方、枚葉式ＬＰＣＶＤ装置を使用した場合、例えば、成長温度６２０℃、ソースガスとしてＳｉＨ４ガスを用い、ランダムな配向性をもつ結晶粒構造の多結晶シリコン膜を１００ｎｍ程度形成する。その後、例えば、成長温度を６８０℃程度に上げ、ソースガスとしてＳｉＨ４ガスを用い、柱状の結晶粒構造をもつ多結晶シリコン膜を１００ｎｍ程度形成する。
【００２１】
上述の条件で形成した多結晶シリコン膜の配向性は以下のようであった即ち、ランダムな配向性をもつ結晶粒構造１７ａの多結晶シリコン膜は、（２２０）方位が１５％程度、（１１１）方位が４０％程度、（３１１）方位が４０％程度であり、この３種類の方位が主であった。また、柱状の結晶粒構造１７ｂをもつ多結晶シリコン膜は、（２２０）方位が７０％程度、（１１１）方位が１０％程度、（３１１）方位が１５％程度であり、柱状の結晶粒としては（２２０）方位が主であった。
【００２２】
このようにして形成した多結晶シリコン膜上に、図示しないコバルトシリサイドを形成し抵抗を測定したところ、ゲート電極でのシリサイドの断線から生じる高抵抗化がランダムな配向性をもつ結晶粒構造の多結晶シリコン膜だけの場合と比較し、著しく減少した。
【００２３】
また、多結晶シリコン膜の表面状態は柱状の結晶粒構造をもつ多結晶シリコン膜だけの場合と比較し、平坦性が向上しており、多結晶シリコン膜をドライエッチングする場合のオーバーエッチング量が柱状の結晶粒構造をもつ多結晶シリコン膜だけの場合の半分程度で十分であり、下地絶縁膜がえぐられるようにエッチングされる現象も低減した。
【００２４】
更に、ＭＯＳトランジスタのしきい値電圧、ドレイン電流等も所望の良好なデバイス特性が得られた。
【００２５】
なお、多結晶シリコン膜を種々の条件で成長させ、結晶粒の配向性がＭＯＳトランジスタの特性に及ぼす効果を調べた。その結果、ランダムな配向性もつ構造の多結晶シリコン膜では、（２２０）方位が５〜３０％程度、（１１１）方位が３０〜６０％程度、（３１１）方位が３０〜６０％程度の場合、ＭＯＳトランジスタの特性は良好であり、また、柱状の結晶粒構造をもつ多結晶シリコン膜では、（２２０）方位が６０〜９０％程度の場合、ＭＯＳトランジスタの特性は良好であることを確認した。
【００２６】
（変形例）
次に変形例の一つとして、図２（ｂ）に第１の層としてランダムな配向性をもつ結晶粒構造１７ａの多結晶シリコン膜を形成した後、非晶質構造１７ｃのシリコン膜を形成し、更に、第２の層として柱状の結晶粒構造１７ｂをもつ多結晶シリコン膜を形成した場合を示す。
【００２７】
多結晶シリコン膜の結晶粒構造と同じく、非晶質状態のシリコン膜も成膜装置及び成膜条件に依存する。縦型ＬＰＣＶＤ装置を使用した場合、例えば、成長温度６００℃、ソースガスとしてＳｉＨ４ガスを用い、ランダムな配向性をもつ結晶粒構造の多結晶シリコン膜を８０ｎｍ程度形成する。その後、例えば、成長温度を５５０℃程度に下げて、ソースガスとしてＳｉＨ４ガスを用い、非晶質のシリコン膜を４０程度ｎｍ形成する。その後、例えば、成長温度を６２０℃程度に上げて、ソースガスとしてＳｉＨ４ガスを用い、柱状の結晶粒構造をもつ多結晶シリコン膜を８０ｎｍ程度形成する。
【００２８】
一方、枚葉式ＬＰＣＶＤ装置を使用した場合、例えば、成長温度６２０℃、ソースガスとしてＳｉＨ４ガスを用い、ランダムな配向性をもつ結晶粒構造の多結晶シリコン膜を８０ｎｍ程度形成する。その後、例えば、成長温度を５８０℃程度に下げて、ソースガスとしてＳｉＨ４ガスを用い、非晶質のシリコン膜を４０程度ｎｍ形成する。その後、例えば、成長温度を６８０℃程度に上げ、ソースガスとしてＳｉＨ４ガスを用い、柱状の結晶粒構造をもつ多結晶シリコン膜を８０ｎｍ程度形成する。
【００２９】
このように非晶質シリコン膜をランダムな配向性をもつ結晶粒構造の多結晶シリコン膜の上に形成することにより、柱状の結晶粒構造をもつ多結晶シリコン膜を形成する際に、ランダムな配向性をもつ結晶粒構造が転写されにくいようにでき、更に、安定した柱状の結晶粒構造をもつ多結晶シリコン膜を形成できる。
【００３０】
上述の条件で形成した多結晶シリコン膜の配向性は以下のようであった即ち、ランダムな配向性をもつ結晶粒構造１７ａの多結晶シリコン膜は、（２２０）方位が１５％程度、（１１１）方位が４０％程度、（３１１）方位が４０％程度であり、この３種類の方位が主であった。また、柱状の結晶粒構造１７ｂをもつ多結晶シリコン膜は、（２２０）方位が８５％程度、（１１１）方位が５％程度、（３１１）方位が５％程度であり、柱状の結晶粒としては（２２０）方位が非常に多かった。
【００３１】
このようにして形成した多結晶シリコン膜上に、図示しないコバルトシリサイドを形成し抵抗を測定したところ、ゲート電極でのシリサイドの断線から生じる高抵抗化がランダムな配向性をもつ結晶粒構造の多結晶シリコン膜だけの場合と比較し、著しく減少した。
【００３２】
また、多結晶シリコン膜の表面状態は柱状の結晶粒構造をもつ多結晶シリコン膜だけの場合と比較し、平坦性が向上しており、多結晶シリコン膜をドライエッチングする場合のオーバーエッチング量が柱状の結晶粒構造をもつ多結晶シリコン膜だけの場合の半分程度で十分であり、下地絶縁膜がえぐられるようにエッチングされる現象も低減した。
【００３３】
更に、ＭＯＳトランジスタのしきい値電圧、ドレイン電流等も所望の良好なデバイス特性が得られた。
【００３４】
なお、多結晶シリコン膜を種々の条件で成長させ、結晶粒の配向性がＭＯＳトランジスタの特性に及ぼす効果を調べた。その結果、ランダムな配向性もつ構造の多結晶シリコン膜では、（２２０）方位が５〜３０％程度、（１１１）方位が３０〜６０％程度、（３１１）方位が３０〜６０％程度の場合、ＭＯＳトランジスタの特性は良好であり、また、柱状の結晶粒構造をもつ多結晶シリコン膜では、（２２０）方位が６０〜９０％程度の場合、ＭＯＳトランジスタの特性は良好であることを確認した。
【００３５】
（第２の実施の形態）
図３（ａ）乃至図４（ｇ）は本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図である。また、図４（ｇ）は本発明による半導体装置の第２の実施の形態を示している。この第２の実施の形態は、本発明をダマシーン型ＣＭＯＳ構造の絶縁ゲート型電界効果トランジスタに適用した例である。
【００３６】
先ず、図３（ａ）に示すように、Ｐ型のシリコン基板２０の表面領域に、ＳＴＩ法（浅いトレンチ分離法）若しくはＬＯＣＯＳ法（選択酸化法）により、酸化膜を選択的に形成して、素子分離領域２１を形成する。次に、シリコン基板２０の素子分離領域２１によって選択的に分離された領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域２１ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンを選択的にイオン注入法で導入し、Ｐ型ウェル領域２１ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００３７】
次に、後の工程において除去されるダミーゲート構造２３を形成する。即ち、図３（ｂ）に示すように、シリコン基板２０の表面を、酸素雰囲気中、９００℃で熱酸化することにより、膜厚６ｎｍ程度の熱酸化膜を形成する。次に、ＭＩＳＦＥＴのしきい値電圧を制御するためにイオン注入法で導電型不純物を導入する。即ち、熱酸化膜を介してＮ型ウェル領域２１ａにはＮ型不純物である砒素を、Ｐ型ウェル領域２１ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００３８】
続いて、多結晶シリコン膜をＣＶＤ法で例えば１００ｎｍ程度成長し、更に、シリコン窒化膜を例えば３０ｎｍ成長する。続いて、リソグラフィ法、ドライエッチング法等を用いてこれらの膜のパターニングを行い、ダミーゲート構造２３となるシリコン窒化膜であるキャップ膜２３ａ、多結晶シリコン膜であるダミーゲート電極膜２３ｂ、及び熱酸化膜であるダミーゲート絶縁膜２２を形成する。更に、パターニングされたキャップ膜２３ａ、ダミーゲート電極膜２３ｂをマスクとしてイオン注入法によりエクステンション領域２４ａ、２４ｂを形成する。即ち、Ｎ型ウェル領域２１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域２１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。なお、熱酸化膜をパターニングせずに、イオン注入法によりエクステンション領域２４ａ、２４ｂを形成し、その後、熱酸化膜をパターンニングしてダミーゲート絶縁膜２２を形成しても良い。
【００３９】
次に、図３（ｃ）に示すように、ＣＶＤ法によってシリコン窒化膜を２０〜４０ｎｍ、シリコン基板２０の全面に形成した後、ＲＩＥ法によって異方性エッチングを行い、シリコン窒化膜をダミーゲート構造２３に接して、その周囲に選択的に残存し、側壁絶縁膜２５とする。続いて、パターニングされたダミーゲート電極構造２３及びその周囲の側壁絶縁膜２５をマスクとしてイオン注入法によりソース及びドレイン領域２６ａ、２６ｂを形成する。即ち、Ｎ型ウェル領域２１ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域２１ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００４０】
次に、図示しないコバルト膜をスパッタ法でシリコン基板２０全面に形成した後、熱処理を行って、ソース及びドレイン領域２６ａ、２６ｂのシリコン層とのみ反応させ、コバルトシリサイド層に変換し、ソース及びドレイン領域２６ａ、２６ｂの上に金極シリサイド層２７ａ、２７ｂを選択的に形成する。続いて、残存するコバルト膜を選択的に除去する。
【００４１】
次に、図４（ｄ）に示すように、シリコン酸化膜をＣＶＤ法でシリコン基板２０全面に堆積し、その後、キャップ膜２３ａ、側壁絶縁膜２５の上面が露出するまでＣＭＰ法等により上記絶縁膜を除去し、表面を平坦化して層間絶縁膜２８を選択的に残存させる。
【００４２】
次に、図４（ｅ）に示すように、例えば燐酸を用いて、シリコン窒化膜からなるキャップ膜２３ａをシリコン酸化膜からなる層間絶縁膜２８に対して選択的に除去する。更に、例えば、フッ素などのハロゲン原子のラジカルを用いたエッチング技術により、多結晶シリコン膜からなるダミー電極膜２３ｂをシリコン酸化膜からなる層間絶縁膜２８及びシリコン窒化膜からなる側壁絶縁膜２５に対して選択的に除去する。更に、希フッ酸等により、ダミーゲート絶縁膜２２を除去することにより、後で述べるゲート絶縁膜及びゲート電極が埋め込まれる空間領域２９を形成する。
【００４３】
次に、図４（ｆ）に示すように、高誘電体絶縁膜であるハフニウム酸化膜３０をＣＶＤ法若しくはスパッタ法によりシリコン基板２０の全面に堆積する。
【００４４】
続いて、多結晶シリコン膜をＣＶＤ法で例えば２００ｎｍ程度成長する。多結晶シリコン膜の形成条件は第１の実施の形態で示した条件と同じである。また、多結晶シリコン膜の形成においては成膜とエッチングを繰り返し、第１の層としてランダムな配向性をもつ結晶粒構造の多結晶シリコン、非晶質シリコンの層、及び第２の層として柱状の配向性をもつ結晶粒構造の多結晶シリコンをそれぞれ空間領域２９内に形成する。これにより、ゲート絶縁膜３０及び多結晶シリコンゲート電極３１ａからなるダマシーンゲート構造３１を形成する。なお、非晶質シリコンの層を除いて、多結晶シリコンゲート電極３１ａを形成しても良い。
【００４５】
更に、導電型を与える不純物をイオン注入法により多結晶シリコンゲート電極３１ａに導入する。即ち、ＮチャネルＭＩＳＦＥＴの領域にはＮ型不純物である砒素を、ＰチャネルＭＩＳＦＥＴの領域にはＰ型不純物であるボロンを、それぞれ導入する。この時のドーズ量は１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００４６】
次に、ＣＶＤ法でタングステンシリサイド膜を例えば１００ｎｍ成長する。続いて、ドライエッチング法或いはＣＭＰ法等を用いて表面の平坦化を行い、図５（ｇ）に示すように、タングステンシリサイド電極３１ｂを形成し、ポリサイド電極構造３１ｃとする。
【００４７】
その後、図示しないＳｉＯ２等の層間絶縁膜をシリコン基板２０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化処理を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのポリサイドゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのポリサイドゲート電極、ソース及びドレイン領域にＡｌ、Ｃｕ等の金属配線を形成する。さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板２０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の第２の実施の形態を完成させる。
【００４８】
このようにして形成したゲート電極構造では、ゲート電極でのシリサイドの断線から生じる高抵抗化がランダムな配向性をもつ結晶粒構造の多結晶シリコン膜だけのゲート電極構造の場合と比較し、著しく減少した。
【００４９】
また、ＭＩＳＦＥＴのしきい値電圧、ドレイン電流等も所望の良好なデバイス特性が得られた。更に、ダマシーンゲート構造にすることにより、その後の熱処理が比較的低温で行われ、高誘電体膜で形成されたゲート絶縁膜も信頼性の高いものが形成された。
【００５０】
なお、多結晶シリコン膜を種々の条件で成長させ、結晶粒の配向性がＭＩＳＦＥＴの特性に及ぼす効果を調べた。その結果、ランダムな配向性もつ構造の多結晶シリコン膜では、（２２０）方位が５〜３０％程度、（１１１）方位が３０〜６０％程度、（３１１）方位が３０〜６０％程度の場合、ＭＯＳトランジスタの特性は良好であり、また、柱状の結晶粒構造をもつ多結晶シリコン膜では、（２２０）方位が６０〜９０％程度の場合、ＭＩＳＦＥＴの特性は良好であることを確認した。
【００５１】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５２】
シリサイド電極はタングステンシリサイド、コバルトシリサイド以外にもニッケル、チタン、モリブデン、タンタル等のシリサイドでも良い。また、ゲート絶縁膜はシリコン酸化膜以外に、シリコン窒化膜、或いはシリコン酸化とシリコン窒化膜膜との積層膜でも良い。また、チタン酸化膜、ハフニウム酸化膜等の金属系の酸化膜を単独で、或いは積層構造にして組合せて使用できることは勿論である。
【００５３】
【発明の効果】
以上、詳述したように、本発明によれば、設定した素子特性に対して、高い精度で整合した特性をもち、かつ、信頼性の高い半導体装置及びその製造法が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態により得られる多結晶シリコン膜の構造を示す断面図。
【図３】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図４】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図５】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【符号の説明】
１０、２０  シリコン基板
１１、２１  素子分離領域
１１ａ、２１ａ  Ｎウェル領域
１１ｂ、２１ｂ  Ｐウェル領域
１２、３０  ゲート絶縁膜
１３、３１ｃ  ポリサイドゲート電極
１３ａ、３１ａ  多結晶シリコン電極
１３ｂ、３１ｂ  金属シリサイド電極
１４ａ、１４ｂ、２４ａ、２４ｂ  エクステンション領域
１５、２５  側壁絶縁膜
１６ａ、１６ｂ、２６ａ、２６ｂ  ソース及びドレイン領域
１７  多結晶シリコン膜
１７ａ  ランダムな配向性をもつ結晶粒構造
１７ｂ  柱状の配向性をもつ結晶粒構造
１７ｃ  非晶質構造
２２  ダミーゲート絶縁膜
２３  ダミーゲート構造
２３ａ  キャップ膜
２３ｂ  ダミーゲート電極膜
２７ａ、２７ｂ  金属シリサイド層
２８  層間絶縁膜
２９  空間領域
３１  ダマシーンゲート構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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