(57)【要約】      （修正有）【課題】  マクロを含んだ従来の半導体装置を高速に動作させる。【解決手段】  第1のクロック１２０と第2のクロック１０４を入力し、第1と第2のクロックが同一位相・同一周波数になるように第3のクロック１０２を発生する第1のクロック処理手段１０１と、第3のクロック１０２と第4のクロック１１４aを入力し、第3と第4のクロックが同一位相・同一周波数になるように第5のクロック１１２aを発生する第2のクロック処理手段１１１aと、複数のラッチからなる第1ラッチ群と第2ラッチ群を有する半導体装置において、第2のクロックは第3のクロックからバッファあるいは分周器103を通して生成し、第4のクロックは第5のクロックからバッファあるいは分周器113aを通して生成し、第1ラッチ群にはバッファを通して第3のクロックが供給し、第2ラッチ群にはバッファを通して第5のクロックを供給する。【選択図】  図１
2004152290.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を供給するクロック供給源と、
上記クロック供給源からクロックが供給される複数の第１の被制御回路および上記クロック信号の位相調整回路と、
上記クロック信号の位相調整回路を経たクロック信号が供給される第２の被制御回路とを有し、
上記第１の被制御回路および上記クロック信号の位相調整回路に入力されるクロックの位相が同位相になるように構成されることを特徴とする電子回路。
【請求項２】
上記クロック供給源からクロックが供給される複数の第１の被制御回路の数が
、上記クロック信号の位相調整回路の数よりも多いことを特徴とする請求項１記載の電子回路。
【請求項３】
上記位相調整手段は、第1のクロックと第2のクロックを入力して周波数を比較する位相周波数比較器を有し、該位相周波数比較器の出力により制御される３のクロック信号を出力することを特徴とする請求項１または２記載の電子回路。
【請求項４】
第1のクロックと第2のクロックを入力し、第3のクロックを発生する第1のクロック処理手段と、
第3のクロックと第4のクロックを入力し、第5のクロックを発生する第2のクロック処理手段と、
少なくとも一つのラッチからなる第1ラッチ群と第2ラッチ群を有する半導体装置において、
第2のクロックは第3のクロックからバッファを通して生成され、
第2と第3のクロックの周波数は同一であり、
第1のクロック処理手段は、前記第1と第2のクロックが同一位相・同一周波数
になるように第3のクロックを発生し、
第4のクロックは第5のクロックからバッファを通して生成され、
第4と第5のクロックの周波数は同一であり、
第2のクロック処理手段は、前記第3と第4のクロックが同一位相・同一周波数
になるように第5のクロックを発生し、
第1ラッチ群にはバッファを通して第3のクロックが供給され、
第2ラッチ群にはバッファを通して第5のクロックが供給され、
第1ラッチ群と第2ラッチ群は同一位相で動作することを特徴とする半導体装置
。
【請求項５】
第1のクロックと第2のクロックを入力し、第3のクロックを発生する第1のクロック処理手段と、
第3のクロックと第4のクロックを入力し、第5のクロックを発生する第2のクロック処理手段と、
少なくとも一つのラッチからなる第1ラッチ群と第2ラッチ群を有する半導体装置において、
第2のクロックは第3のクロックからバッファおよび分周器を通して生成され、
第2のクロックの周波数は第3のクロックの周波数よりも低く、
第1のクロック処理手段は、前記第1と第2のクロックが同一位相・同一周波数
になるように第3のクロックを発生し、
第4のクロックは第5のクロックからバッファを通して生成され、
第4と第5のクロックの周波数は同一であり、
第2のクロック処理手段は、前記第3と第4のクロックが同一位相・同一周波数
になるように第5のクロックを発生し、
第1ラッチ群にはバッファを通して第3のクロックが供給され、
第2ラッチ群にはバッファを通して第5のクロックが供給され、
第1ラッチ群と第2ラッチ群は同一位相で動作することを特徴とする半導体装置
。
【請求項６】
第1のクロックと第2のクロックを入力し、第3のクロックを発生する第1のクロック処理手段と、
第3のクロックと第4のクロックを入力し、第5のクロックを発生する第2のクロック処理手段と、
少なくとも一つのラッチからなる第1ラッチ群と第2ラッチ群を有する半導体装置において、
第2のクロックは第3のクロックからバッファおよび分周器を通して生成され、
第2のクロックの周波数は第3のクロックの周波数よりも低く、
第1のクロック処理手段は、前記第1と第2のクロックが同一位相・同一周波数
になるように第3のクロックを発生し、
第4のクロックは第5のクロックからバッファおよび分周器を通して生成され、
第4のクロックの周波数は第5のクロックの周波数よりも低く、
第2のクロック処理手段は、前記第3と第4のクロックが同一位相・同一周波数
になるように第5のクロックを発生し、
第1ラッチ群にはバッファを通して第3のクロックが供給され、
第2ラッチ群にはバッファを通して第5のクロックが供給され、
第1ラッチ群と第2ラッチ群は同一位相で動作することを特徴とする半導体装置
。
【請求項７】
上記第1のクロック処理手段は
第1のクロックと第2のクロックを入力し、第1の誤差信号を出力する位相周波
数比較器と、
該第1の誤差信号を入力し、第2の誤差信号を出力するチャージポンプ回路と、
該第2の誤差信号を入力し、第3の誤差信号を出力するローパスフィルタと、
該第3の誤差信号により発振周波数が変化する電圧制御型発振器によって構成され、
該第3のクロックは該電圧制御型発振器によって生成されることを特徴とする請求項４〜６のうちのいずれかに記載の半導体装置。
【請求項８】
上記第1のクロック処理手段と第2のクロック処理手段は同一半導体チップ上に集積されていることを特徴とする請求項４〜７のうちのいずれかに記載の半導体装置。
【請求項９】
第１の回路ブロックの設計データを格納した記録媒体から第１の回路ブロックの設計データを読み出し、
第２の回路ブロックの設計データと合成して単一の半導体装置の設計データを構成する回路の設計方法であって、
第１の回路ブロックと第２の回路ブロックの間にクロック信号の位相調整手段を挿入することを特徴とする回路の設計方法。
【請求項１０】
クロック信号を出力するクロック出力端子、該クロック出力端子から送られるクロック信号の位相を調節する回路、を有する第１の回路ブロックの設計データを準備し、
第２の回路ブロックの設計データと合成する回路の設計方法であって、
上記第１の回路ブロックのクロック出力端子を上記第２の回路ブロックのクロック入力端子に接続することを特徴とする回路の設計方法。
【請求項１１】
クロック信号を受けるクロック入力端子、
該クロック入力端子から送られるクロック信号の位相を調節する回路、
該調節されたクロック信号で制御される内部回路、
を有する回路の設計データを格納したことを特徴とする記録媒体。
【請求項１２】
上記設計データが記述する回路は、回路外部との信号のやりとりを、基板上に形成された配線構造により行うことを特徴とする請求項１１記載の記録媒体。
【請求項１３】
上記設計データは、回路を半導体装置として実現する際の、物理的なレイアウトおよびスケールを含むデータであることを特徴とする請求項１１または１２記載の記録媒体。
【請求項１４】
クロック信号を受けるクロック入力端子、
該クロック入力端子から送られるクロック信号の位相を調節する回路、
該調節されたクロック信号で制御される内部回路、
を有する回路の設計データを格納した記録媒体を準備し、
ユーザからのデータの転送要求に応じて、上記記録媒体より上記回路データを上記ユーザに転送することを特徴とするデータの配送方法。
【請求項１５】
クロック信号を供給するクロック供給源と、
上記クロック供給源からクロックが供給される複数の第１の被制御回路および上記クロック信号の位相調整回路と、
上記クロック信号の位相調整回路を経たクロック信号が供給される第２の被制御回路とを有し、
上記クロック供給源からクロックが供給される複数の第１の被制御回路の数が
、上記クロック信号の位相調整回路の数よりも多いことを特徴とする電子回路。
【請求項１６】
クロック信号を供給するクロック供給源と、
上記クロック供給源からクロックが供給される複数の第１の被制御回路および上記クロック信号の位相調整回路と、
上記クロック信号の位相調整回路を経たクロック信号が供給される第２の被制御回路とを有し、
上記クロック供給源のファンアウトのうち第１の被制御回路が占める割合が、上記クロック信号の位相調整回路が占める割合よりも多いことを特徴とする電子回路。
【請求項１７】
上記クロック信号の位相調整回路はＰＬＬまたはＤＬＬであることを特徴とする請求項１５または１６記載の電子回路。
【請求項１８】
上記クロック供給源から２方向に分配される第１および第２のクロック配線、
上記第１クロック配線から２方向に分配される第３および第４のクロック配線
、  上記第２クロック配線から２方向に分配される第５および第６のクロック配線、  を有することを特徴とする請求項１５乃至１７のうちのいずれかに記載の電子回路。
【請求項１９】
上記２方向とは反対方向であることを特徴とする請求項１８記載の電子回路。
【請求項２０】
上記第１および第２の被制御回路はラッチ回路を含むことを特徴とする請求項１５乃至１９のうちのいずれかに記載の電子回路。
【請求項２１】
所定の周波数の信号を供給する信号供給源と、
上記信号供給源から信号が供給される複数の第１のラッチ回路および上記信号の位相調整回路と、
上記信号の位相調整回路を経た信号が供給される複数の第２のラッチ回路とを有し、
上記信号供給源のファンアウトのうち第１のラッチ回路が占める割合が、上記信号の位相調整回路が占める割合よりも多いことを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係わり、特に高速クロック分配系を有する半導体装置に関する。本発明はさらに、独立して設計された半導体回路の設計資産を有効利用しつつ、高速なクロック分配系を実現可能な技術に関する。
【背景技術】
【０００２】
図2に従来のクロック分配系を用いた半導体装置の例を示す。101はフェーズ・ロックド・ループ(PLL)、102はクロック分配線、103はクロックバッファを示している。120は入力クロックで、PLL 101によってN倍に逓倍されて102にN倍の周波数を出力している。PLL 101によって逓倍されたクロックは103で増幅され、各ラッチ(ラッチとフリップフロップは厳密には意味が異なるが、ここでは以下代表して各ラッチと記す)に等遅延で分配される。等遅延で分配するためには、たとえば等長配線の技術が用いられる。
【０００３】
分配されたクロックの内の一本 104はPLL 101に入力され、104と120の位相が同一になるようにPLL 101は動作する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図3は図2の構成の半導体装置に、マクロ130aと130bを追加したときのクロック分配系を示している。マクロとはそれ以外の回路(以下、母回路と記す)と、マクロと母回路とのインターフェース仕様だけを満たすように独立して設計された回路で、そのインターフェース仕様を満たす限りそのマクロは母回路を様々に変えることができる回路を言う。
【０００５】
たとえば、1998 IEEE International Solid-State Circuit Conference Digest of Technical Papers、 pp。72 - 73に記載されている回路はキャパシタンスによって情報を記憶するメモリ機能を有するDRAMマクロの一例である。
【０００６】
このようなマクロは異なる設計者により、別個に設計されることがある。たとえば、DRAMマクロ専門の設計者、コプロセッサ専門の設計者などが考えられる。これらの別々の起源を有するマクロを組み合わせて、システム的な回路を組み立てることができる。この方法によれば、既存のマクロを有効利用して、付加価値の高いシステムＬＳＩを設計することができる。
【０００７】
なお、マクロにはソフトIPと呼ばれる回路レベルでの設計データを示すものと、ハードIPと呼ばれるレイアウトなど半導体装置の物理的構造を記述したデータがある。高速動作を可能とする場合は、ハードIPの方が適している。回路を物理的レイアウトに書き直す際に、性能が保証されるとは限らないからである。
【０００８】
母回路のラッチに分配されたクロックは、121および122にも各ラッチと同位相で供給される。各マクロ130aおよび130bは121および122から入力されたクロックを、各マクロ内のクロックバッファ133aおよび133bを用いて各マクロ内のラッチに等遅延で分配される。
【０００９】
図3のマクロを含む半導体装置のクロック分配では、121や122のクロックの位相と母回路内のラッチの位相とは同位相になる。しかし、121や122から各マクロ内のラッチのクロック入力まではある遅延時間Tmをだけ要するため、母回路内のラッチとマクロ内のラッチとの間に位相差(スキュー)がTmだけ生じてしまう。
【００１０】
また、各マクロでTmは異なるため、マクロ間でのスキューも生じる。大きな規模のマクロ(メガセルとも呼ばれる)の場合、前記Tmは大きくなる傾向になり、そのマクロを用いた半導体装置のクロックスキューを増加させてしまう。
【００１１】
このようにマクロを含んだ従来の半導体装置では、その母回路内のラッチへ供給されるクロックと、マクロ内ラッチへ供給されるクロックの間にスキューを生じる。これらのクロックスキューは半導体装置のクロック周波数の高周波数化を阻むため、半導体装置を高速に動作させることができなくなる。
【００１２】
マクロの設計段階で母回路のクロックバッファ103から121あるいは122までのクロック分配系の遅延を、Tmを考慮して設計すれば本課題は解決されるが、マクロ設計が母回路設計と切り放せないという問題を生じる。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明ではクロック信号を供給するクロック供給源と、クロック供給源からクロックが供給される複数の第１の被制御回路および上記クロック信号の位相調整回路と、クロック信号の位相調整回路を経たクロック信号が供給される第２の被制御回路とを有し、第１の被制御回路および上記クロック信号の位相調整回路に入力されるクロックの位相が同位相になるように構成した。
【００１４】
このとき、クロック供給源からクロックが供給される複数の第１の被制御回路の数が、クロック信号の位相調整回路の数よりも多いことがふつうである。
【００１５】
この場合には、本発明の特徴は、クロック信号を供給するクロック供給源と、クロック供給源からクロックが供給される複数の第１の被制御回路およびクロック信号の位相調整回路と、クロック信号の位相調整回路を経たクロック信号が供給される第２の被制御回路とを有し、クロック供給源からクロックが供給される複数の第１の被制御回路の数が、クロック信号の位相調整回路の数よりも多いことを特徴とする。
【００１６】
別の表現によれば、クロック供給源のファンアウトのうち第１の被制御回路が占める割合が、クロック信号の位相調整回路が占める割合よりも多いことを特徴とする。
【００１７】
位相調整手段は、第1のクロックと第2のクロックを入力して周波数を比較する位相周波数比較器を有し、位相周波数比較器の出力により制御される３のクロック信号を出力するように構成できる。
【００１８】
本発明はさらに詳細には、第1のクロックと第2のクロックを入力し、第3のクロックを発生する第1のクロック処理手段と、第3のクロックと第4のクロックを入力し、第5のクロックを発生する第2のクロック処理手段と、少なくとも一つのラッチからなる第1ラッチ群と第2ラッチ群を有する半導体装置において、第2のクロックは第3のクロックからバッファを通して生成され、第2と第3のクロックの周波数は同一であり、第1のクロック処理手段は、第1と第2のクロックが同一位相・同一周波数になるように第3のクロックを発生し、第4のクロックは第5のクロックからバッファを通して生成され、第4と第5のクロックの周波数は同一であり、第2のクロック処理手段は、第3と第4のクロックが同一位相・同一周波数になるように第5のクロックを発生し、第1ラッチ群にはバッファを通して第3のクロックが供給され、第2ラッチ群にはバッファを通して第5のクロックが供給され、第1ラッチ群と第2ラッチ群は同一位相で動作することを特徴とする。
【００１９】
なお、本明細書で「同一位相・同一周波数」などと述べている場合、回路の要求している性能が許容するような、実用上支障のない程度の誤差は無視することとする。
【００２０】
本発明の第1のクロック処理手段は、さらに具体的な一例としては、第1のクロックと第2のクロックを入力し、第1の誤差信号を出力する位相周波数比較器と、第1の誤差信号を入力し、第2の誤差信号を出力するチャージポンプ回路と、第2の誤差信号を入力し、第3の誤差信号を出力するローパスフィルタと、第3の誤差信号により発振周波数が変化する電圧制御型発振器によって構成され、第3のクロックは電圧制御型発振器によって生成することができる。
【００２１】
本発明は、特に別々に起源を有する（設計者、設計会社が異なる）複数の回路を統合して単一の回路、たとえば半導体集積回路装置（チップ）を構成する際に有意義である。
【００２２】
すなわち、第１の回路ブロックの設計データを格納した記録媒体から第１の回路ブロックの設計データを読み出し、第２の回路ブロックの設計データと合成して単一の半導体装置の設計データを構成する回路の設計方法であって、第１の回路ブロックと第２の回路ブロックの間にクロック信号の位相調整手段を挿入することを特徴とする。この手法により、回路全体としてのクロックの位相ずれの問題を解決することができる。
【００２３】
また、クロック信号を出力するクロック出力端子、クロック出力端子から送られるクロック信号の位相を調節する回路、を有する第１の回路ブロックの設計データを準備し、第２の回路ブロックの設計データと合成する回路の設計方法であって、第１の回路ブロックのクロック出力端子を第２の回路ブロックのクロック入力端子に接続することを特徴とする。この手法によれば、母胎となる回路にあらかじめクロックの位相保証手段が準備されているので、回路の合成時の負担がより軽減される。
【００２４】
さらに、別の態様としては、組み合わされるべき回路ブロックの側に、クロックの位相調整手段を内蔵しても良い。このような回路の設計データが流通することにより、これを購入した者は、回路間のクロックのずれを気にすることなく、これらを結合・合成して付加価値の高い回路システムを構成できるのである。
【００２５】
このような設計データは、たとえば、クロック信号を受けるクロック入力端子、クロック入力端子から送られるクロック信号の位相を調節する回路、調節されたクロック信号で制御される内部回路、を有する回路の設計データを格納したことを特徴とする記録媒体、たとえばCD-ROMの形態で流通することができる。
【００２６】
設計データには、回路の電気的な結合（いわゆる回路図）を示すだけのもの（いわゆるソフトIP）や、半導体集積回路装置として実現した際の物理的スケール、レイアウト、材料の指定などを示すもの（いわゆるハードIP）など様々なものがある。データは、数値的なものでもよいし、グラフィカルなものでもよい。
【００２７】
このような設計データが記述する回路は、単一の回路素子（たとえばチップ）の一部分のみを記述する場合が多いので、回路外部との信号のやりとりを、基板上に形成された配線構造により行うことが多い。これは、ハードIPによるデータの場合には確認することもできる。
【００２８】
また、このようなデータは前述のようにCD-ROMなどで流通する代わりに、インターネット上で配信されてもよい。この場合には、クロック信号を受けるクロック入力端子、クロック入力端子から送られるクロック信号の位相を調節する回路、調節されたクロック信号で制御される内部回路、を有する回路の設計データを格納した記録媒体を準備し、ユーザからのデータの転送要求に応じて、記録媒体より回路データを上記ユーザに転送することにより実現できる。インフラの整備が進めば、この形態はCD-ROMでの流通に比べても利便性があるといえよう。
【００２９】
さらに、上記課題を解決するために本発明で用いた主な手段は、第1のクロックと第2のクロックを入力し、前記第1と第2のクロックが同一位相・同一周波数になるように第3のクロックを発生する第1のクロック処理手段と、第3のクロックと第4のクロックを入力し、前記第3と第4のクロックが同一位相・同一周波数になるように第5のクロックを発生する第2のクロック処理手段と、複数のラッチからなる第1ラッチ群と第2ラッチ群を有する半導体装置において、第2のクロックは第3のクロックからバッファあるいは分周器を通して生成し、第4のクロックは第5のクロックからバッファあるいは分周器を通して生成し、第1ラッチ群にはバッファを通して第3のクロックが供給し、第2ラッチ群にはバッファを通して第5のクロックが供給する。
【発明の効果】
【００３０】
本発明の方法により、マクロを含んだ半導体装置において、その母回路内のラッチへ供給されるクロックと、マクロ内ラッチへ供給されるクロックを同一位相にすることができる。
【発明を実施するための最良の形態】
【００３１】
図1に本発明の実施例を示す。図3と比較すると、位相調整回路111aおよび111bが各マクロ110aおよび110bに付加されている。
【００３２】
この例では、ブロック（マクロ）110a、110bはIPプロバイダより設計データを購入して、自社の回路に付加することを想定してある。設計データはCD-ROMやオンラインで入手することができる。この例では、 IPプロバイダがあらかじめ自分の設計データ中に位相調整回路111aおよび111bを付加している場合である。
【００３３】
111aは121から入力されたクロックからクロック112aを発生させる。クロック112aはクロックバッファ113aで増幅され、マクロ内の各ラッチに同位相で分配される。また同様に、クロック114aを通して位相調整器111aに同位相で分配される。位相調整器111aはクロック114aとクロック121が同位相になるようにクロック112aを発生させる。
【００３４】
これにより、クロック121とマクロ内の各ラッチの入力クロックが同位相になるようにすることができる。同様にして、マクロ110b内のクロックについても位相調整器111bを位相調整器111aのように動作させることで、クロック122とマクロ110b内の各ラッチの入力クロックが同位相になる。このようにして、マクロ110aおよび110bを含んだ半導体装置100において、マクロ内のラッチと母回路のラッチを同位相で動作させられる。位相調整器111aおよび111bによって、各マクロの母回路が変わってもマクロ内のラッチと母回路のラッチを常に同位相で動作させられる。
【００３５】
図8にラッチの実施例を示す。26個のトランジスタから成っており、Dがデータ入力、Qがデータ出力、clkがクロックを示す。このラッチは500aで表されたマスター部と500bで表されたスレーブ部とで構成されている。clkが'L'の時、マスター部500aによりDに入力されたデータはそのままノード501に出力される。また、スレーブ部500bは保持していたデータをノード501のレベルに関係無くQに出力しづける。つぎに、clkが'H'になるとマスター部500aは先ほどのノード501のデータをDのレベルに関係なくノード501に保持しする。スレーブ部500bはそのノード501のデータをQに出力する。このようにして、図8のラッチはクロックclkが'L'から'H'に変化した瞬間のDのデータをQにラッチして出力する。(厳密には図8の回路はラッチではなく、フリップフロップであるが、ここでは両者の名前の区別はないものとする。)  クロックバッファ103、113aおよび113bから各ラッチ等への同位相クロック分配の方法は特に限定しない。H-tree方式でもよいし、メッシュ方式でもよい。
【００３６】
図4はいわゆるH-tree方式を用いた場合の例である。200から入力されたクロックを201a〜201pまでのノードに同位相でクロックを分配することができる。
【００３７】
また、同位相クロック分配の方法において、配線長を同じ長さに調整する手法が一般的である。なお、クロックの配線材料としては、抵抗ができるだけ小さいことが望ましい。近時銅を素材とする金属配線が用いられるようになっているが、銅配線をクロック信号配線とすることも望ましい形態である。
【００３８】
図7は図4のH-tree方式に配線長調整部分210aおよび210bを追加した場合の実施例である。H-tree方式に限らず、一般に配線長を等長に配線することは困難である。その場合、図7のように配線長調整部分210aおよび210bを追加して調整すればよい。
【００３９】
図1の実施例では、位相調整回路111aおよび111bが各マクロ110aおよび110bに付加されている。このような方法は、マクロの提供者（設計者）側がクロックスキューに配慮した場合である。
【００４０】
図９に別の態様を示す。これは、マクロを組み合わせてシステムを作る側でクロックスキューに配慮した場合である。図9では、位相調整回路111aおよび111bを各マクロ110aおよび110bの外に付加している。
【００４１】
図1の実施例の場合には各マクロに位相調整回路を備えればそれを使用する母回路の設計が楽になるという利点がある。一方、図9のようにすれば、各マクロにクロック出力線114aあるいは114bを母回路に出力する端子が必要になるが、各マクロに位相調整器が必要でなくなるため、マクロの設計が楽になるという利点がある。
【００４２】
一般に低速のクロック周波数でマクロを使用する場合、クロックスキューがあまり問題とならない場合が多い。その場合、図1の実施例ではマクロ内の位相調整回路が不必要になり、位相調整器が無駄になる。それに対して、図9では必要に応じて位相調整回路を母回路に設置できるため面積効率が向上する。
【００４３】
PLL 101の構成は特に限定しない。いわゆるDLLで構成してもよいし、IEEE 1998 CUSTOM INTEGRATED CIUCUITS CONFERENCE、 pp。511 - 514に示されたようなSMD(Synchronous Mirror Delay)で構成してもよい。なお、SMDを図1の101に使用した場合、一部のSMDはフィードバック構造を持たず、図1の構成にあてはまらないように見える。しかし、その場合でもダミーのクロックバッファを内部に持っているのが通常であり、そのダミーのクロックバッファからの出力をクロックのフィードバックと考えれば、図1の本発明の図面と同様の構成であるといえる。
【００４４】
図5はPLL 101の実施例を示した図である。CLK 306は外部から入力されるクロックである。301は位相周波数比較器で、302はチャージポンプ、303はローパスフィルタ、304は電圧制御発振器、305は分周器を示している。それぞれの詳細回路は省略する。
【００４５】
クロック  306および内部クロック 312の位相と周波数差が、位相周波数比較器301で比較されて誤差信号307a、307bが出力される。この誤差信号がチャージポンプ302によってアナログ信号に変換され、ローパスフィルタ303によって誤差信号の高周波成分が除去された後に電圧制御発振器304に発振周波数制御信号309として入力される。電圧制御発振器304の発振出力はクロック310として母回路のクロック分配系へ供給される。クロック分配系からのクロック311は分周器305で分周された後、位相周波数比較器301に入力される。
【００４６】
この位相同期ループ101によってクロック306と内部クロック310の位相が同期し、310の周波数は306の分周器305の分周比の逆数倍になる。図5(b)の動作波形は分周器305の分周比が2の場合の例を示してる。
【００４７】
位相調整器 111の構成は特に限定しない。いわゆるPLLやDLLで構成してもよいし、SMDで構成してもよい。SMDを用いればデジタル回路で構成できるため、論理合成によって位相調整器を構成でき、インプリメントが容易になるという効果がある。
【００４８】
なお、SMDを図1の111に使用した場合、一部のSMDはフィードバック構造を持たず、図1の構成にあてはまらないように見える。しかし、その場合でもダミーのクロックバッファを内部に持っているのが通常であり、そのダミーのクロックバッファからの出力をクロックのフィードバックと考えれば、図1の本発明の図面と同様の構成であるといえる。
【００４９】
図6は位相調整器 111aあるは111bをDLLで構成した場合の実施例である。
【００５０】
406は外部から入力されるクロックである。401は位相周波数比較器で、402はチャージポンプ、403はローパスフィルタ、404は電圧制御遅延器を示している。それぞれの詳細回路は省略する。
【００５１】
406および内部クロック 412の位相と周波数差が、位相周波数比較器401で比較されて誤差信号407a、407bが出力される。この誤差信号がチャージポンプ402によってアナログ信号に変換され、ローパスフィルタ403によって誤差信号の高周波成分が除去された後に電圧制御遅延器404に遅延制御信号409として入力される。電圧制御遅延器404の発振出力はクロック410としてマクロ内のクロック分配系へ供給される。クロック分配系からのクロック412は位相周波数比較器401に入力される。
【００５２】
この位相調整器111によってクロック406と内部クロック412の位相が同期するようにクロック410が発生される。図6(b)はこの動作波形例を示してる。
【００５３】
図10にマクロの実施例を示す。図10の実施例はダイナミックメモリをパイプライン化した場合の例である。601はアドレスラッチ、602はアドレスデコーダ、603はアドレスドライバ、604はセンスアンプとライトアンプ、605は入力データDIラッチ、606はライトバッファ、607はI/O線610、611の信号を増幅するI/O線アンプ、608と609はビット線対BLと/BL、610と611はI/O線対、612はワード線、613はメモリセルである。クロックCLKは位相調整器620を通った後、601と605と607に同位相で入力される。621は図1のクロック114aに相当するクロックのフィードバック線で、位相調整器620に601、605、および607と同位相のクロックを入力している。
【００５４】
読み出し時には、601でラッチされたアドレスはデコードされた後、ワード線612の内、一本を選択してアサートする。ビット線BL、/BLに出力されたメモリセルの情報は604で増幅される。増幅されたメモリセルのデータは次のクロックによって607によってラッチされ、出力データDOとして出力される。
【００５５】
書き込み時には、601でラッチされたアドレスはデコードされた後、ワード線612の内、一本を選択してアサートする。同時に書き込みデータは605によってラッチされ、606によってビット線BL、/BLを駆動する。この動作によってメモリセルへの書き込みが行われる。
【００５６】
上記二つの動作にはビット線BL、/BLおよびI/O線等のプリチャージ動作は省略した。
【００５７】
601、605および607の各ラッチ部分に供給されるクロックの位相と、図10のダイナミックメモリを使用する母回路のクロック位相を本発明のクロック分配方式によって一致させることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例を示すブロック図である。
【図２】従来例のクロック分配系を示す概念図である。
【図３】本発明の課題を説明するためのクロック分配系を示すブロック図である。
【図４】H-tree型クロック分配系を示すブロック図である。
【図５】PLLの実施例を示すブロックである。
【図６】DLLの実施例を示すブロック図である。
【図７】H-tree型クロック分配系に配線長調整部を設けた実施例を示すブロック図である。
【図８】ラッチの実施例を示す回路図である。
【図９】他の実施例を示すブロック図である。
【図１０】DRAMマクロの実施例を示すブロック図である。
【符号の説明】
【００５９】
100……半導体装置、
130……従来の半導体装置。
【図１】
2004152290.tif 000003
【図２】
2004152290.tif 000004
【図３】
2004152290.tif 000005
【図４】
2004152290.tif 000006
【図５】
2004152290.tif 000007
【図６】
2004152290.tif 000008
【図７】
2004152290.tif 000009
【図８】
2004152290.tif 000010
【図９】
2004152290.tif 000011
【図１０】
2004152290.tif 000012
【手続補正書】
【提出日】平成15年10月31日(2003.10.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の第１ラッチと、
複数の第２ラッチと、
基準クロックを受けて上記基準クロックよりも高い周波数の第１クロックを出力するクロック発生回路と、
第２クロックを出力する位相調整回路と、
上記第１クロックを上記複数の第１ラッチと上記位相調整回路に分配する第１クロック分配系と、
上記第２クロックを上記複数の第２ラッチに分配する第２クロック分配系とを有する半導体集積回路装置。
【請求項２】
請求項１において、
上記第２クロックは上記第１クロックと同一周波数を有する半導体集積回路装置。
【請求項３】
請求項２において、
上記クロック発生回路はＰＬＬであり、上記位相調整回路はＤＬＬまたはＳＭＤである半導体集積回路装置。
【請求項４】
請求項１において、
上記位相調整回路はデジタル回路で構成される半導体集積回路装置。
【請求項５】
請求項１において、
上記第１クロックは、上記複数の第１ラッチ、上記クロック発生回路及び上記位相調整回路に同一位相で供給され、
上記第２クロックは、上記複数の第２ラッチ及び上記位相調整回路に同一位相で供給され、
上記クロック発生回路は、上記基準クロックと上記第１クロック分配系を経由して分配された第１クロックとが同一位相となるように上記第１クロックの位相を調整し、
上記位相調整回路は、上記第１クロック分配系を経由して分配された上記第１クロックと上記第２クロック分配系を経由して分配された上記第２クロックとが同一位相となるように上記第２クロックの位相を調整する半導体集積回路装置。
【請求項６】
請求項５において、
同一位相である２つのクロックは上記半導体集積回路装置の動作仕様により許容されうる誤差を有する半導体集積回路装置。
【請求項７】
請求項１において、
上記第１ラッチは、第１データ入力ノード、第１クロック入力ノード、第１マスター部及び第１スレーブ部とを有し、
上記第１マスター部は、上記第１クロック入力ノードに入力された上記第１クロックが第１状態のときに、上記第１データ入力ノードから入力されたデータを保持し、
上記第１スレーブ部は、上記第１クロック入力ノードに入力された上記第１クロックが第２状態のときに、上記第１マスター部に保持されたデータを保持する半導体集積回路装置。
【請求項８】
請求項１において、
上記第２ラッチは、第２データ入力ノード、第２クロック入力ノード、第２マスター部及び第２スレーブ部とを有し、
上記第２マスター部は、上記第２クロック入力ノードに入力された上記第２クロックが第１状態のときに、上記第２データ入力ノードから入力されたデータを保持し、
上記第２スレーブ部は、上記第２クロック入力ノードに入力された上記第２クロックが第２状態のときに、上記第２マスター部に保持されたデータを保持する半導体集積回路装置。
【請求項９】
請求項１において、
上記複数の第１ラッチを含む母回路と、
上記複数の第２ラッチを含むマクロを有する半導体集積回路装置。
【請求項１０】
第１クロックを増幅する複数段の第１クロックバッファを含む第１クロック分配系と、
第２クロックを増幅する複数段の第２クロックバッファを含む第２クロック分配系と、
上記第１クロック分配系の最終段の上記第１クロックバッファの一つに接続され、第１クロックよりも低い周波数の基準信号を受けるクロック発生回路と、
上記第２クロック分配系の第一段の上記第２クロックバッファの一つに接続され、上記第１クロックバッファにより増幅された上記第１クロックとを受ける位相調整回路と、
上記第１クロック分配系の最終段の上記第１クロックバッファの一つに接続され、上記第１クロックバッファにより増幅された上記第１クロックを受ける複数の第１ラッチと、
上記第２クロック分配系の最終段の上記第２クロックバッファの一つに接続され、上記第２クロックバッファにより増幅された上記第２クロックを受ける複数の第２ラッチとを有する半導体集積回路装置。
【請求項１１】
請求項９において、
上記第２クロックは、上記第１クロックと同一周波数を有する半導体集積回路装置。
【請求項１２】
請求項１１において、
上記クロック発生回路はＰＬＬであり、上記位相調整回路はＤＬＬまたはＳＭＤである半導体集積回路装置。
【請求項１３】
請求項１０において、
上記位相調整回路はデジタル回路で構成される半導体集積回路装置。
【請求項１４】
請求項１０において、
上記クロック発生回路は、上記第１クロック分配系の最終段の上記第１クロックバッファの一つに接続され、上記第１クロックバッファにより増幅された上記第１クロックを受け、
上記位相調整回路は、上記第２クロック分配系の最終段の上記第２クロックバッファの一つに接続され、上記第２クロックバッファにより増幅された上記第２クロックを受け、
上記クロック発生回路の受ける上記第１クロックは、上記位相調整回路の受ける上記第１クロックと同一位相であり、
上記クロック発生回路は、上記基準クロックと上記第１クロックバッファにより増幅された上記第１クロックが同一位相となるように上記第１クロックの位相を調整し、
上記位相調整回路は、上記第１クロックバッファにより増幅された上記第１クロックと上記第２クロックバッファにより増幅された第２クロックとが同一位相となるように上記第２クロックの位相を調整する半導体集積回路装置。
【請求項１５】
請求項１４において、
上記クロック発生回路が受ける上記第１クロックは上記複数の第１ラッチのそれぞれが受ける上記第１クロックと同一位相となり、
上記位相調整回路が受ける上記第２クロックは上記複数の第２ラッチのそれぞれが受ける上記第２クロックと同一位相となる半導体集積回路装置。
【請求項１６】
請求項１４において、
同一位相である２つのクロックは上記半導体集積回路装置の動作仕様により許容されうる誤差を有する半導体集積回路装置。
【請求項１７】
請求項１０において、
上記第１ラッチは、第１データ入力ノード、第１クロック入力ノード、第１マスター部及び第１スレーブ部とを有し、
上記第１マスター部は、上記第１クロック入力ノードに入力された上記第１クロックが第１状態のときに、上記第１データ入力ノードから入力されたデータを保持し、
上記第１スレーブ部は、上記第１クロック入力ノードに入力された上記第１クロックが第２状態のときに、上記第１マスター部に保持されたデータを保持する半導体集積回路装置。
【請求項１８】
請求項１０において、
上記第２ラッチは、第２データ入力ノード、第２クロック入力ノード、第２マスター部及び第２スレーブ部とを有し、
上記第２マスター部は、上記第２クロック入力ノードに入力された上記第２クロックが第１状態のときに、上記第２データ入力ノードから入力されたデータを保持し、
上記第２スレーブ部は、上記第２クロック入力ノードに入力された上記第２クロックが第２状態のときに、上記第２マスター部に保持されたデータを保持する半導体集積回路装置。
【請求項１９】
請求項１０において、
上記複数の第１ラッチを含む母回路と、
上記複数の第２ラッチを含むマクロを有する半導体集積回路装置。