(57)【要約】 【課題】  非対称構造メモリセルおよび製造方法が提供すること。【解決手段】  この方法は、下部電極を形成するステップと、下部電極の上に多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）層を形成するステップと、第１の層に隣接する、ナノ結晶またはアモルファス構造のいずれかを有する第２のＥＰＶＲ層を形成するステップと、第１および第２のＥＰＶＲ層上に載る、上部電極を形成するステップとを包含する。ＥＰＶＲ材料には、ＣＭＲ、高温超伝導体（ＨＴＳＣ）、またはペロブスカイト酸化金属材料が含まれる。ある局面において、第１のＥＰＶＲ層は、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積される。第２のＥＰＶＲ層は、第１の層の堆積温度以下の温度で形成される。溶媒を除去するさらなるステップの後、ＭＯＤ堆積された第２の層が摂氏５５０度以下の温度で形成される。【選択図】  図５
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【特許請求の範囲】
【請求項１】
非対称結晶構造メモリセルを形成する方法であって、
下部電極を形成するステップと、
該下部電極上に載る、多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）材料の層を形成するステップと、
該第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップと、
該第１および第２のＥＰＶＲ層上に載る上部電極を形成するステップと
を包含する、方法。
【請求項２】
前記多結晶構造を有する第１のＥＰＶＲ層を形成するステップは、該第１のＥＰＶＲ層を、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０度よりも高い温度で堆積するステップを含む、請求項１に記載の方法。
【請求項３】
第１のＥＰＶＲ層を、摂氏５５０度よりも高い温度で堆積するステップは、該第１のＥＰＶＲ層を、ＭＯＤプロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積するステップを含む、請求項２に記載の方法。
【請求項４】
前記第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップは、該第１の層の堆積温度以下の温度で該第２の層を形成するステップを含む、請求項１に記載の方法。
【請求項５】
前記ＭＯＤ堆積された第１のＥＰＶＲ層を加熱して、溶媒を除去するステップをさらに包含し、
該第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップは、該第１の層上に載る該第２の層を摂氏５５０度以下の温度で形成するステップを含む、請求項３に記載の方法。
【請求項６】
前記第１および第２のＥＰＶＲ層に電圧パルスを印加するステップと、
該第１および第２のＥＰＶＲ層の抵抗を、該パルス幅に応答して選択的に調節するステップと
をさらに包含する、請求項１に記載の方法。
【請求項７】
前記第１および第２のＥＰＶＲ層に電圧パルスを印加するステップは、第１の電圧パルスを印加するステップを含み、
該第１および第２のＥＰＶＲ層の抵抗を、該電圧パルスのパルス幅に応答して選択的に調節するステップは、
該第１のＥＰＶＲ層の抵抗を、該第１の電圧パルスに応答して調節するステップと、
該第２のＥＰＶＲ層の抵抗を維持するステップとを含む、請求項６に記載の方法。
【請求項８】
前記第１および第２のＥＰＶＲ層に電圧パルスを印加するステップは、負の第１の電圧パルスを前記上部電極に印加するステップを含み、
該第１のＥＰＶＲ層の抵抗を、該第１の電圧パルスに応答して調節するステップは、該負の第１の電圧パルスに応答して該第１のＥＰＶＲ層において高抵抗領域を形成するステップを含む、請求項７に記載の方法。
【請求項９】
前記第１および第２のＥＰＶＲ層に電圧パルスを印加するステップは、正の第１の電圧パルスを前記上部電極に印加するステップを含み、
該第１のＥＰＶＲ層の抵抗を、該第１の電圧パルスに応答して調節するステップは、該正の第１の電圧パルスに応答して該第１のＥＰＶＲ層において低抵抗領域を形成するステップを含む、請求項７に記載の方法。
【請求項１０】
前記第１の電圧パルスよりも長いパルス幅を有する第２の電圧パルスを、前記第１および第２のＥＰＶＲ層に印加するステップをさらに包含し、
前記第１および第２のＥＰＶＲ層の抵抗を、該パルス幅に応答して選択的に調節するステップは、該第２の電圧パルスに応答して該第１および第２のＥＰＶＲ層において低抵抗状態を形成するステップを含む、請求項７に記載の方法。
【請求項１１】
前記第１および第２のＥＰＶＲ層の抵抗を、前記電圧パルスの前記パルス幅に応答して選択的に調節するステップは、前記第２の電圧パルスに応答して該第１のＥＰＶＲ層において低抵抗状態を形成するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップは、アモルファス構造を形成するステップを含み、
第１および第２のＥＰＶＲ層の抵抗を、前記電圧パルスの前記パルス幅に応答して選択的に調節するステップは、第２の電圧パルスに応答して、アモルファスの第２のＥＰＶＲ層の抵抗状態を維持するステップを含む、請求項１１に記載の方法。
【請求項１３】
前記第１および第２のＥＰＶＲ層に第１の電圧パルスを印加するステップは、４００ナノ秒（ｎｓ）未満のパルス幅を有する第１の電界を印加するステップを含む、請求項７に記載の方法。
【請求項１４】
４００ｎｓ未満のパルス幅を有する第１の電界を印加するステップは、１ｎｓ〜４００ｎｓの範囲内のパルス幅を用いるステップを含む、請求項１３に記載の方法。
【請求項１５】
第２の電圧パルスを前記第１および第２のＥＰＶＲ層に印加するステップは、４００ｎｓより長いパルス幅を有する第２の電界を印加するステップを含む、請求項１０に記載の方法。
【請求項１６】
前記４００ｎｓより長いパルス幅を有する第２の電界を印加するステップは、４００ｎｓ〜１０マイクロ秒（μｓ）の範囲内のパルス幅を用いるステップを含む、請求項１５に記載の方法。
【請求項１７】
前記負の第１の電圧を印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含み、
前記第１のＥＰＶＲ層の抵抗を、前記第１の電圧パルスに応答して調節するステップは、該負の第１の電圧パルスに応答して１００オーム〜１０メガオーム（Ｍオーム）の範囲内で該抵抗を調節するステップを含む、請求項８に記載の方法。
【請求項１８】
前記第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含み、
該第２の電圧パルスに応答して前記第１のＥＰＶＲ層において低抵抗状態を形成するステップは、１０００オーム未満の第１のＥＰＶＲ層の抵抗を形成するステップを含む、請求項１１に記載の方法。
【請求項１９】
前記第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含み、
前記第２のＥＰＶＲ層における抵抗を維持するステップは、１０００オーム未満の該第２のＥＰＶＲ層の抵抗を維持するステップを含む、請求項１２に記載の方法。
【請求項２０】
前記第１の電圧パルスに応答して、前記第２のＥＰＶＲ層の抵抗状態を維持するステップは、該抵抗を０．５倍〜２倍の間に維持するステップを含む、請求項７に記載の方法。
【請求項２１】
前記第２の電圧パルスに応答して、前記アモルファスの第２のＥＰＶＲ層の抵抗状態を維持するステップは、該抵抗を０．５倍〜２倍の間に維持するステップを含む、請求項１２に記載の方法。
【請求項２２】
第１のＥＰＶＲ層および第２のＥＰＶＲ層を形成するステップは、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導体（ＨＴＳＣ）、およびペロブスカイト酸化金属材料からなる群から選択される材料を用いるステップを含む、請求項１に記載の方法。
【請求項２３】
多結晶構造を有する第１のＥＰＶＲ層を形成するステップは、物理的気相成長（ＰＶＤ）プロセスを用いて、摂氏４００度よりも高い温度で該第１のＥＰＶＲ層を堆積するステップを含む、請求項１に記載の方法。
【請求項２４】
前記第１のＥＰＶＲ層を摂氏４００度より高い温度で堆積するステップは、前記第１のＥＰＶＲ層を、ＰＶＤプロセスを用いて、摂氏４００〜７００度の範囲内の温度で堆積するステップを含む、請求項２３に記載の方法。
【請求項２５】
前記第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップは、ＰＶＤ堆積プロセスを用いて、該第２の層を、前記第１の層の堆積温度よりも少なくとも摂氏３０度低い温度で形成するステップを含む、請求項２３に記載の方法。
【請求項２６】
下部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料から該下部電極を形成するステップを含み、
上部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料から該上部電極を形成するステップを含む、請求項１に記載の方法。
【請求項２７】
電圧パルスを前記第１および第２のＥＰＶＲ層に印加するステップは、正の第１の電圧パルスを前記上部電極に印加するステップを含み、
第１の電圧パルスに応答して、該第１のＥＰＶＲ層の抵抗を調節するステップは、該正の第１の電圧パルスに応答して、該第１のＥＰＶＲ層において低抵抗領域を形成するステップを含む、請求項７に記載の方法。
【請求項２８】
前記正の第１の電圧パルスを印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含み、
該第１の電圧パルスに応答して、前記第１のＥＰＶＲ層の抵抗を調節するステップは、該正の第１の電圧パルスに応答して、１００オーム〜１０００オームの範囲内で該抵抗を調節するステップを含む、請求項２７に記載の方法。
【請求項２９】
非対称結晶構造メモリセルであって、
下部電極と、
該下部電極上に載る、多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）材料の層と、
該第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層と、
該第１および第２のＥＰＶＲ層上に載る、上部電極と
を含む、メモリセル。
【請求項３０】
前記第１および第２のＥＰＶＲ層は、パルス電界に応答する選択可能な抵抗を有する、請求項２９に記載のメモリセル。
【請求項３１】
前記第１のＥＰＶＲ層は、第１のパルス電界に応答する選択可能な抵抗を有する、請求項３０に記載のメモリセル。
【請求項３２】
前記第２のＥＰＶＲ層は、前記第１のパルス電界に応答して一定の抵抗を有する、請求項３１に記載のメモリセル。
【請求項３３】
前記第１および第２のＥＰＶＲ層は、前記第１のパルス電界よりも長いパルスを有する第２のパルス電界に応答する低抵抗領域を有する、請求項３２に記載のメモリセル。
【請求項３４】
前記第２のＥＰＶＲ層は、アモルファス構造を有し、前記第２のパルス電界に応答して一定の抵抗を維持する、請求項３３に記載のメモリセル。
【請求項３５】
前記第１のＥＰＶＲ層は、４００ナノ秒（ｎｓ）未満のパルス幅を有する前記第１の電界に応答する選択可能な抵抗を有する、請求項３４に記載のメモリセル。
【請求項３６】
前記第１のＥＰＶＲ層は、１ｎｓ〜４００ｎｓの範囲内のパルス幅を有する前記第１の電界に応答する選択可能な抵抗を有する、請求項３５に記載のメモリセル。
【請求項３７】
前記第１のＥＰＶＲ層は、４００ｎｓより長いパルス幅を有する前記第２の電界に応答する低抵抗領域を有する、請求項３３に記載のメモリセル。
【請求項３８】
前記第１のＥＰＶＲ層は、４００ｎｓ〜１０マイクロ秒（ｍｓ）の範囲内のパルス幅を有する第２の電界に応答する低抵抗領域を有する、請求項３７に記載のメモリセル。
【請求項３９】
前記第１のＥＰＶＲ層は、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の第２の電界に応答する低抵抗領域を有する、請求項３３に記載のメモリセル。
【請求項４０】
前記第１のＥＰＶＲ層の抵抗は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内の負の第１の電界を印加するステップに応答して、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で選択可能である、請求項３１に記載のメモリセル。
【請求項４１】
前記第２のＥＰＶＲ層は、第１のパルス電界に応答して、０．５倍〜２倍に変化する抵抗を有する、請求項３２に記載のメモリセル。
【請求項４２】
前記第２のＥＰＶＲ層は、前記第２のパルス電界に応答して、０．５倍〜２倍に変化する抵抗を有するアモルファス構造を有する、請求項３４に記載のメモリセル。
【請求項４３】
前記第１および第２のＥＰＶＲ層は、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導体（ＨＴＳＣ）、およびペロブスカイト酸化金属材料からなる群から選択される材料である、請求項２９に記載のメモリセル。
【請求項４４】
前記下部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料であり、
前記上部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料である、請求項２９に記載のメモリセル。
【請求項４５】
前記第１および第２のＥＰＶＲ層は、それぞれ、前記第２のパルス電界に応答する１０００オーム未満の抵抗を有する低抵抗領域を有する、請求項３３に記載のメモリセル。
【請求項４６】
前記第１のＥＰＶＲ層の抵抗は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内の正の第１の電界を印加するステップに応答して、１００オーム〜１０００オームの範囲内で選択可能である、請求項３１に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、集積回路（ＩＣ）メモリデバイスに関し、より詳細には、非対称結晶構造メモリ抵抗セル、および同一のものを製造する方法に関する。
【背景技術】
【０００２】
従来、超巨大磁気抵抗（ＣＭＲ）材料等のメモリ抵抗材料を利用するメモリセルは、パターニングされていない大きな導電性下部電極、パターニングされていないＣＭＲ材料、および比較的小さな上部電極から製造される。これらのデバイスは、用途が制限され、セルが比較的大きなサイズであるために、高密度のメモリアレイ用途には適さない。
【０００３】
ＣＭＲ材料の抵抗は、大抵の状況下で一定であるので、ＣＭＲ材料は、不揮発性の性質を有すると言われ得る。しかし、強電界が、ＣＭＲ材料に電流を誘導する際には、ＣＭＲ抵抗に変化が生じ得る。プログラミングプロセスの間、電極付近の強電界領域のメモリ抵抗の抵抗値が、まず変化する。実験データは、端子Ａと呼ばれるカソードの材料の抵抗値が増加する一方で、端子Ｂと呼ばれるアノードの材料の抵抗値が低下することを示している。消去プロセスの間、パルスの極性が反転する。すなわち、カソードおよびアノードの記号表示が反転する。従って、端子Ａの近くの材料の抵抗値は低下し、かつ端子Ｂの近くの抵抗値は増加する。
【０００４】
セルメモリに対する要求が高まるにつれて、アレイのセルサイズを縮小することに対する期待が増大している。しかし、より小型のフィーチャサイズでは、デバイスは、許容誤差を処理することに対する影響をより受けやすくなる。許容誤差の処理のために、極めて小型の幾何学的に非対称なデバイスは、実用的でない場合さえある。ある分析（以下に提示される）は、十分に対称的である製造されたメモリセルが、正常に動作しないことを示している。たとえこれらの幾何学的に非対称なデバイスがプログラミングされ得るとしても、高抵抗状態から低抵抗状態までの正味の抵抗変化は、比較的小さくなり得る。許容誤差の処理に拘らず、十分な抵抗状態の変化を保証するために十分な非対称性を有するメモリセルを構築することが可能であり得る。しかし、このような設計は、製造工程の数を増加させ、より複雑なものとし得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリ抵抗メモリセルにおいて、デバイスの幾何学的な対称性に拘らず、適切なプログラミング動作および消去動作を可能にするフィーチャを設計することができれば、有益である。
【課題を解決するための手段】
【０００６】
本発明により、非対称結晶構造メモリセルを形成する方法であって、下部電極を形成するステップと、該下部電極上に載る、多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）材料の層を形成するステップと、該第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップと、該第１および第２のＥＰＶＲ層上に載る上部電極を形成するステップとを包含する、方法が提供され、これにより、上記目的が達成される。
【０００７】
前記多結晶構造を有する第１のＥＰＶＲ層を形成するステップは、該第１のＥＰＶＲ層を、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０度よりも高い温度で堆積するステップを含んでもよい。
【０００８】
第１のＥＰＶＲ層を、摂氏５５０度よりも高い温度で堆積するステップは、該第１のＥＰＶＲ層を、ＭＯＤプロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積するステップを含んでもよい。
【０００９】
前記第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップは、該第１の層の堆積温度以下の温度で該第２の層を形成するステップを含んでもよい。
【００１０】
前記ＭＯＤ堆積された第１のＥＰＶＲ層を加熱して、溶媒を除去するステップをさらに包含し、該第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップは、該第１の層上に載る該第２の層を摂氏５５０度以下の温度で形成するステップを含んでもよい。
【００１１】
前記第１および第２のＥＰＶＲ層に電圧パルスを印加するステップと、該第１および第２のＥＰＶＲ層の抵抗を、該パルス幅に応答して選択的に調節するステップとをさらに包含してもよい。
【００１２】
前記第１および第２のＥＰＶＲ層に電圧パルスを印加するステップは、第１の電圧パルスを印加するステップを含み、該第１および第２のＥＰＶＲ層の抵抗を、該電圧パルスのパルス幅に応答して選択的に調節するステップは、該第１のＥＰＶＲ層の抵抗を、該第１の電圧パルスに応答して調節するステップと、該第２のＥＰＶＲ層の抵抗を維持するステップとを含んでもよい。
【００１３】
前記第１および第２のＥＰＶＲ層に電圧パルスを印加するステップは、負の第１の電圧パルスを前記上部電極に印加するステップを含み、該第１のＥＰＶＲ層の抵抗を、該第１の電圧パルスに応答して調節するステップは、該負の第１の電圧パルスに応答して該第１のＥＰＶＲ層において高抵抗領域を形成するステップを含んでもよい。
【００１４】
前記第１および第２のＥＰＶＲ層に電圧パルスを印加するステップは、正の第１の電圧パルスを前記上部電極に印加するステップを含み、該第１のＥＰＶＲ層の抵抗を、該第１の電圧パルスに応答して調節するステップは、該正の第１の電圧パルスに応答して該第１のＥＰＶＲ層において低抵抗領域を形成するステップを含んでもよい。
【００１５】
前記第１の電圧パルスよりも長いパルス幅を有する第２の電圧パルスを、前記第１および第２のＥＰＶＲ層に印加するステップをさらに包含し、前記第１および第２のＥＰＶＲ層の抵抗を、該パルス幅に応答して選択的に調節するステップは、該第２の電圧パルスに応答して該第１および第２のＥＰＶＲ層において低抵抗状態を形成するステップを含んでもよい。
【００１６】
前記第１および第２のＥＰＶＲ層の抵抗を、前記電圧パルスの前記パルス幅に応答して選択的に調節するステップは、前記第２の電圧パルスに応答して該第１のＥＰＶＲ層において低抵抗状態を形成するステップを含んでもよい。
【００１７】
前記第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップは、アモルファス構造を形成するステップを含み、第１および第２のＥＰＶＲ層の抵抗を、前記電圧パルスの前記パルス幅に応答して選択的に調節するステップは、第２の電圧パルスに応答して、アモルファスの第２のＥＰＶＲ層の抵抗状態を維持するステップを含んでもよい。
【００１８】
前記第１および第２のＥＰＶＲ層に第１の電圧パルスを印加するステップは、４００ナノ秒（ｎｓ）未満のパルス幅を有する第１の電界を印加するステップを含んでもよい。
【００１９】
４００ｎｓ未満のパルス幅を有する第１の電界を印加するステップは、１ｎｓ〜４００ｎｓの範囲内のパルス幅を用いるステップを含んでもよい。
【００２０】
第２の電圧パルスを前記第１および第２のＥＰＶＲ層に印加するステップは、４００ｎｓより長いパルス幅を有する第２の電界を印加するステップを含んでもよい。
【００２１】
前記４００ｎｓより長いパルス幅を有する第２の電界を印加するステップは、４００ｎｓ〜１０マイクロ秒（μｓ）の範囲内のパルス幅を用いるステップを含んでもよい。
【００２２】
前記負の第１の電圧を印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含み、前記第１のＥＰＶＲ層の抵抗を、前記第１の電圧パルスに応答して調節するステップは、該負の第１の電圧パルスに応答して１００オーム〜１０メガオーム（Ｍオーム）の範囲内で該抵抗を調節するステップを含んでもよい。
【００２３】
前記第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含み、該第２の電圧パルスに応答して前記第１のＥＰＶＲ層において低抵抗状態を形成するステップは、１０００オーム未満の第１のＥＰＶＲ層の抵抗を形成するステップを含んでもよい。
【００２４】
前記第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含み、前記第２のＥＰＶＲ層における抵抗を維持するステップは、１０００オーム未満の該第２のＥＰＶＲ層の抵抗を維持するステップを含んでもよい。
【００２５】
前記第１の電圧パルスに応答して、前記第２のＥＰＶＲ層の抵抗状態を維持するステップは、該抵抗を０．５倍〜２倍の間に維持するステップを含んでもよい。
【００２６】
前記第２の電圧パルスに応答して、前記アモルファスの第２のＥＰＶＲ層の抵抗状態を維持するステップは、該抵抗を０．５倍〜２倍の間に維持するステップを含んでもよい。
【００２７】
第１のＥＰＶＲ層および第２のＥＰＶＲ層を形成するステップは、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導体（ＨＴＳＣ）、およびペロブスカイト酸化金属材料からなる群から選択される材料を用いるステップを含んでもよい。
【００２８】
多結晶構造を有する第１のＥＰＶＲ層を形成するステップは、物理的気相成長（ＰＶＤ）プロセスを用いて、摂氏４００度よりも高い温度で該第１のＥＰＶＲ層を堆積するステップを含んでもよい。
【００２９】
前記第１のＥＰＶＲ層を摂氏４００度より高い温度で堆積するステップは、前記第１のＥＰＶＲ層を、ＰＶＤプロセスを用いて、摂氏４００〜７００度の範囲内の温度で堆積するステップを含んでもよい。
【００３０】
前記第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層を形成するステップは、ＰＶＤ堆積プロセスを用いて、該第２の層を、前記第１の層の堆積温度よりも少なくとも摂氏３０度低い温度で形成するステップを含んでもよい。
【００３１】
下部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料から該下部電極を形成するステップを含み、上部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料から該上部電極を形成するステップを含んでもよい。
【００３２】
電圧パルスを前記第１および第２のＥＰＶＲ層に印加するステップは、正の第１の電圧パルスを前記上部電極に印加するステップを含み、第１の電圧パルスに応答して、該第１のＥＰＶＲ層の抵抗を調節するステップは、該正の第１の電圧パルスに応答して、該第１のＥＰＶＲ層において低抵抗領域を形成するステップを含んでもよい。
【００３３】
前記正の第１の電圧パルスを印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含み、該第１の電圧パルスに応答して、前記第１のＥＰＶＲ層の抵抗を調節するステップは、該正の第１の電圧パルスに応答して、１００オーム〜１０００オームの範囲内で該抵抗を調節するステップを含んでもよい。
【００３４】
本発明により、非対称結晶構造メモリセルであって、下部電極と、該下部電極上に載る、多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）材料の層と、該第１の層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２のＥＰＶＲ層と、該第１および第２のＥＰＶＲ層上に載る、上部電極とを含む、メモリセルが提供され、これにより、上記目的が達成される。
【００３５】
前記第１および第２のＥＰＶＲ層は、パルス電界に応答する選択可能な抵抗を有していてもよい。
【００３６】
前記第１のＥＰＶＲ層は、第１のパルス電界に応答する選択可能な抵抗を有していてもよい。
【００３７】
前記第２のＥＰＶＲ層は、前記第１のパルス電界に応答して一定の抵抗を有していてもよい。
【００３８】
前記第１および第２のＥＰＶＲ層は、前記第１のパルス電界よりも長いパルスを有する第２のパルス電界に応答する低抵抗領域を有していてもよい。
【００３９】
前記第２のＥＰＶＲ層は、アモルファス構造を有し、前記第２のパルス電界に応答して一定の抵抗を維持してもよい。
【００４０】
前記第１のＥＰＶＲ層は、４００ナノ秒（ｎｓ）未満のパルス幅を有する前記第１の電界に応答する選択可能な抵抗を有していてもよい。
【００４１】
前記第１のＥＰＶＲ層は、１ｎｓ〜４００ｎｓの範囲内のパルス幅を有する前記第１の電界に応答する選択可能な抵抗を有していてもよい。
【００４２】
前記第１のＥＰＶＲ層は、４００ｎｓより長いパルス幅を有する前記第２の電界に応答する低抵抗領域を有していてもよい。
【００４３】
前記第１のＥＰＶＲ層は、４００ｎｓ〜１０マイクロ秒（ｍｓ）の範囲内のパルス幅を有する第２の電界に応答する低抵抗領域を有していてもよい。
【００４４】
前記第１のＥＰＶＲ層は、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の第２の電界に応答する低抵抗領域を有していてもよい。
【００４５】
前記第１のＥＰＶＲ層の抵抗は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内の負の第１の電界を印加するステップに応答して、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で選択可能であってもよい。
【００４６】
前記第２のＥＰＶＲ層は、第１のパルス電界に応答して、０．５倍〜２倍に変化する抵抗を有していてもよい。
【００４７】
前記第２のＥＰＶＲ層は、前記第２のパルス電界に応答して、０．５倍〜２倍に変化する抵抗を有するアモルファス構造を有していてもよい。
【００４８】
前記第１および第２のＥＰＶＲ層は、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導体（ＨＴＳＣ）、およびペロブスカイト酸化金属材料からなる群から選択される材料であってもよい。
【００４９】
前記下部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料であり、前記上部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料であってもよい。
【００５０】
前記第１および第２のＥＰＶＲ層は、それぞれ、前記第２のパルス電界に応答する１０００オーム未満の抵抗を有する低抵抗領域を有していてもよい。
【００５１】
前記第１のＥＰＶＲ層の抵抗は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内の正の第１の電界を印加するステップに応答して、１００オーム〜１０００オームの範囲内で選択可能であってもよい。
（発明の要旨）
本発明は、不揮発性メモリアレイおよびアナログ抵抗器の用途に適した薄膜抵抗メモリデバイスについて記載する。本発明のメモリセルは、抵抗性不揮発性超小型の幾何学的に対称的に構成されたメモリセルとして製造され得る場合でさえも、信頼性を持たせてプログラミングされ得る。本発明は、非対称結晶構造に依存する。
【００５２】
従って、非対称結晶構造メモリセルを形成する方法が提供される。この方法は、下部電極を形成するステップと、下部電極の上に多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）層を形成するステップと、第１の層に隣接する、ナノ結晶またはアモルファス構造のいずれかを有する第２のＥＰＶＲ層を形成するステップと、第１および第２のＥＰＶＲ層上に載る、上部電極を形成するステップとを包含する。例えば、第２の層は、第１の層上に載っていてもよい。ＥＰＶＲ材料の例には、ＣＭＲ、高温超伝導体（ＨＴＳＣ）、またはペロブスカイト酸化金属材料が含まれる。
【００５３】
この方法のある局面において、第１のＥＰＶＲ層は、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積される。第１の層に隣接する第２のＥＰＶＲ層を形成するステップは、概して、第１の層の堆積温度以下の温度で第２の層を形成するステップを意味する。従って、ＭＯＤ堆積された第１のＥＰＶＲ層を加熱して、溶媒を除去するさらなるステップの後、ＭＯＤ堆積される第２の層が摂氏５５０度以下の温度で形成される。
【００５４】
この方法は、第１および第２のＥＰＶＲ層に電界を印加するステップと、第１および第２のＥＰＶＲ層の抵抗を、電界のパルス幅に応答して選択的に調節するステップとをさらに包含する。より詳細には、第１のＥＰＶＲ層間の抵抗は、４００ナノ秒（ｎｓ）より少ないパルス幅を有する第１のパルス電界に応答して調節される。しかし、第２のＥＰＶＲ層間の抵抗は、第１のパルス電界に応答して一定に維持される。
【００５５】
他の局面において、この方法は、第１および第２のＥＰＶＲ層に第１の電界よりも長いパルス幅を有する第２のパルス電界を印加するステップと、第２のパルス電界に応答して第１および第２のＥＰＶＲ層において低抵抗領域を形成するステップとをさらに包含する。
【発明の効果】
【００５６】
デバイスの幾何学的な対称性に拘らず、適切なプログラミング動作および消去動作を可能にする非対称メモリセルのフィーチャ設計により、信頼性のあるプログラミングが実現される。
【発明を実施するための最良の形態】
【００５７】
図１Ａおよび図１Ｂは、プログラミング動作（図１Ａ）および消去動作（図１Ｂ）中のメモリセルの部分的断面図である。上部電極および下部電極は、同一であり、メモリ抵抗材料は、全体を通して均一である。デバイスの幾何学構造が、完全に対称的にされ得る場合、正味の抵抗は、負の電界（図１Ａ）または正の電界（図１Ｂ）のどちらが印加されても、高抵抗状態で一定となる。電界は、上部電極に対して規定されることに留意されたい。すなわち、電界は、上部電極において誘導される。そのような状況下では、プログラミングは不可能となる。従って、図１Ａおよび図１Ｂのどちらかのような幾何学的に対称的なデバイス構造は、実用的ではない。
【００５８】
より詳細には、幾何学的に対称的なメモリセルは、電界の存在下において、電極（領域ＡおよびＢ）の近くでは高電流密度を有し、かつデバイスの中央部分では低電流密度を有する。結果として、上部電極および下部電極の近くのＣＭＲ材料の抵抗が変化する。例えば、メモリセルは、上部電極の近くのメモリ抵抗材料の抵抗値が増加し、かつ下部電極の近くのメモリ抵抗材料の抵抗値が低下する場合に高抵抗値状態であり得るようにプログラミングされ得る。上部電極に印加された電気パルスの極性が反転する場合（正のパルスとなる、図１Ｂ）、上部電極（領域Ａ）の近くの材料は、低抵抗（ＲＬ）となり、下部電極（領域Ｂ）の近くの材料は、高抵抗（ＲＨ）となる。しかし、メモリ抵抗の全体の抵抗は同じままであり、依然として高抵抗状態である。従って、メモリ抵抗を低抵抗状態にプログラミングすることは不可能である。
【００５９】
領域Ａおよび領域Ｂは、それぞれ上部電極および下部電極に非常に近接しており、これらの厚さは、１０ナノメートル（ｎｍ）と同程度の薄さであり得るため、上述の効果は、誤って界面効果として分類され得る。しかし、記憶は、界面特性の変化ではなく、バルクの抵抗値の変化である。
【００６０】
図２Ａおよび図２Ｂは、メモリセルの部分的断面図であり、ここでメモリ抵抗は、筒状の形状であり、オキサイドまたは任意の適切な絶縁体に組み込まれる。電界の強さは、上部電極および下部電極の両方の近くで高い。上部電極の近くの電界の向きは、下部電極の近くの電界の向きと反対であるので、上部電極の近くのメモリ抵抗材料の抵抗値が増加する一方で、下部電極の近くのメモリ抵抗材料の抵抗値は低下する。結果として、メモリ抵抗は、正または負のどちらのパルスが上部電極に印加されたかに拘らず、高抵抗状態にプログラミングされる。やはり、幾何学的に対称的な構造は、抵抗メモリセルに適さない。
【００６１】
図３は、本発明の非対称結晶構造メモリセルの部分断面図である。本発明は、幾何学的に対称的であってもよいメモリセルを説明する。つまり、本発明は、適切なメモリ（抵抗変化）動作を保証する限り、メモリ膜が非対称な幾何学的デバイスフィーチャに依存しない。言い換えると、膜は、信頼性のあるメモリ特性を保証するために、材料の構造において物理的に非対称なフィーチャに依存する。
【００６２】
メモリセル４００は、下部電極４０２と、下部電極４０２上に載る、多結晶の構造を有するＥＰＶＲ材料の第１の層４０４とを含む。第２のＥＰＶＲ層４０６は、第１の層４０４に隣接する。第２のＥＰＶＲ層４０６は、ナノ結晶またはアモルファス構造のいずれかを有する。例えば（図示されているように）、第２の層４０６は、第１の層４０４上に載り得る。あるいは（図示されていない場合）、第１の層４０４が、第２の層４０６上に載っていてもよい。上部電極４０８が第１および第２のＥＰＶＲ層４０４／４０６上に載る。セル４００は、酸化物または他の電気的絶縁材料４１０に埋め込まれ得る。
【００６３】
第１および第２のＥＰＶＲ層４０４／４０６は、ＣＭＲ、ＨＴＳＣ、またはペロブスカイト酸化金属材料などの材料である。下部電極４０２は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどである。同様に、上部電極４０８はＰｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどであってもよい。
【００６４】
ナノ結晶構造は、平均粒子サイズがナノメートルの範囲内であるか、ナノメートルより小さいか、または層４０４の多結晶構造よりも低品質の結晶構造を有する多結晶構造を意味すると理解される。第１のＥＰＶＲ層４０４および第２のＥＰＶＲ層４０６は、パルス電界に応答する選択可能な抵抗を有する。すなわち、全体または合成抵抗が選択可能である。
【００６５】
ある局面において、第１のＥＰＶＲ層４０４は、第１のパルス電界に応答する選択可能な抵抗を有する。いくつかの局面において、第１のＥＰＶＲ層４０４は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの負の第１の電界を印加するステップに応答して、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で選択可能である抵抗を有する。他の局面において、第１のＥＰＶＲ層４０４は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの正の第１の電界を印加するステップに応答して、１００オーム〜１０００オームの範囲内で選択可能な抵抗を有する。本明細書中で用いられる、電界の方向は、第２のＥＰＶＲ層４０６と接触する電極から見て規定される。図４Ａに示すように、負の電界の方向は、第２のＥＰＶＲ層が上部電極と接触する場合、下部電極から上部電極に向かっている。
【００６６】
第２のＥＰＶＲ層４０６は、第１のパルス電界（正または負のいずれか）に応答して一定の抵抗を有する。すなわち、第２のＥＰＶＲ層４０６の抵抗は、第１の電界に応答して変化しない。通常、第２のＥＰＶＲ層４０６は、第１のパルス電界に応答して０．５倍〜２倍に変化する抵抗を有する。いくつかの局面において、第１の電界は、４００ナノ秒（ｎｓ）未満のパルス幅を有する。他の局面において、第１の電界は、１ｎｓ〜４００ｎｓの範囲内のパルス幅を有する。
【００６７】
第１のＥＰＶＲ層４０４は、第２のパルス電界に応答する低抵抗領域を有する。この場合、第２のパルス電界は、第１の電界よりも長いパルス幅を有する。低抵抗領域は、第２の電界が正であるか、負であるかに拘らず形成されることに留意されたい。第１のＥＰＶＲ層４０４は、４００ｎｓよりも長いパルス幅を有する第２の電界に応答する低抵抗領域を有する。他の局面において、第２の電界は、４００ｎｓ〜１０マイクロ秒（μｓ）の範囲内のパルス幅を有する。いくつかの局面において、第１のＥＰＶＲ層４０４は、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の第２の電界に応答する低抵抗領域を有する。第１のＥＰＶＲ層４０４が高抵抗領域を含む場合、第２のパルス電界が高抵抗領域から低抵抗領域を形成することが理解されるべきである。第１のＥＰＶＲ層４０４が低抵抗領域を最初から含む場合、その領域は、第２のパルス電界に応答して、低抵抗状態を維持する。
【００６８】
第１および第２のＥＰＶＲ層４０４／４０６は、それぞれ、第２のパルス電界に応答して、１０００オーム未満の抵抗を有する。ナノ結晶構造を有する第２のＥＰＶＲ層４０６のみが、第２のパルス電界に応答して、抵抗を変化させる。第２のＥＰＶＲ層４０６がアモルファス構造を有する場合、第２のパルス電界に応答して、抵抗が一定に維持される。抵抗を一定に維持するという概念は、本発明のいくつかの局面において、相対的なものとして考えられる。例えば、第２のＥＰＶＲ層４０６がアモルファス構造を有する場合、その抵抗は、第２のパルス電界に応答して、０．５倍〜２倍変化する。
【００６９】
（機能の説明）
実験データは、良好に結晶化されたＰｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）メモリ抵抗のプログラミングパルス期間が非常に狭いことを明確に示している。ＰＣＭＯは、ＣＭＲ材料の一形態である。プログラミング期間は、１ナノ秒から約４００ｎｓの間であり得る。ナノ結晶ＰＣＭＯメモリ抵抗の場合、プログラミングメモリ期間は、４００ｎｓから１０μｓを超える長さまでの範囲内である。アモルファスＣＭＲは、メモリ特性を示さない。従って、良好に結晶化された材料を抵抗器の下部に有し、アモルファス材料を抵抗器の上部に有する抵抗器を製造することが可能である。この場合、抵抗器の上部は、短いパルスプログラミング（書き込み）プロセスに応答しない。抵抗器の下部のみが、短いパルスに応答して、記憶を変化させる。同様に、抵抗器の下部がアモルファス材料であり、抵抗器の上部が結晶材料である抵抗ランダムアクセスメモリ（ＲＲＡＭ）メモリ抵抗を製造することが可能である。この場合、抵抗器の上部のみが、メモリ特性を示す。アモルファス材料の代わりに、ナノ結晶または低品質の多結晶材料が用いられてもよい。抵抗器のいわゆる多結晶部分が極めて良好なクリスタライトである限り、メモリは動作する。
【００７０】
図３を参照するメモリセルは、メモリ抵抗ＣＭＲ材料の下部を高温で堆積し、ＣＭＲ材料の上部を低温で堆積することによって、容易に製造され得る。
【００７１】
図４Ａおよび４Ｂは、それぞれ、低抵抗状態および高抵抗状態への本発明のメモリセルのプログラミングを示す図である。
【００７２】
図５は、非対称結晶構造メモリセルを形成する本発明の方法を示すフローチャートである。この方法は、簡単のためにナンバリングされた順序のステップとして示されるが、明確に述べられない限り、ナンバリングから順序が推測されるべきではない。これらのステップのいくつかを、スキップし得るか、並行して実行し得るか、または忠実に順番を維持する必要なく実行され得ることを理解されたい。この方法は、ステップ５００からスタートする。ステップ５０２において、下部電極が形成される。ステップ５０４において、下部電極上に載る、多結晶構造を有する、第１の電気パルス変動抵抗（ＥＰＶＲ）層が形成される。ステップ５０６において、第１の層に隣接する第２のＥＰＶＲ層が形成される。第２のＥＰＶＲ層は、ナノ結晶またはアモルファス構造のいずれかを有する。いくつかの局面において、第２の層は、第１の層上に載る。しかし、この方法の別の局面においては、ステップ５０４はステップ５０６の後に行われてもよいことに留意されたい。ステップ５０４および５０６において形成される第１および第２のＥＰＶＲ層は、ＣＭＲ、ＨＴＳＣ、またはペロブスカイト酸化金属材料などの材料である。
【００７３】
ステップ５０８において、第１および第２のＥＰＶＲ層上に載る上部電極が形成される。いくつかの局面において、ステップ５０８において形成される上部電極と、ステップ５０２において形成される下部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどの材料である。上部電極と下部電極が異なる材料であってもよいことに留意されたい。
【００７４】
本発明のある局面において、ステップ５０４において多結晶構造を有する第１のＥＰＶＲ層を形成するステップは、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０度よりも高い温度で、第１のＥＰＶＲ層を堆積するステップを含む。他の局面において、第１のＥＰＶＲ層は、ＭＯＤプロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積される。この局面は、さらなるステップであるステップ５０５（図示せず）を含んでもよい。ステップ５０５は、ＭＯＤ堆積された第１のＥＰＶＲ層を加熱して溶媒を取り除くステップである。ステップ５０６において、第１の層に隣接する第２のＥＰＶＲ層を形成するステップは、摂氏５５０度以下の温度で、第１の層上に載る第２の層を形成するステップを含む。
【００７５】
異なる局面において、ステップ５０４において、多結晶構造を有する第１のＥＰＶＲ層を形成するステップは、物理的気相成長（ＰＶＤ）プロセスを用いて、摂氏４００度よりも高い温度で、第１のＥＰＶＲ層を堆積するステップを含む。一例において、堆積温度は、摂氏４００〜７００度の範囲内の温度である。第１の層に隣接する第２のＥＰＶＲ層を形成するステップ（ステップ５０６）は、ＰＶＤ堆積プロセスを用いて、第１の層の堆積温度よりも少なくとも３０度低い温度で第２の層を形成するステップを含む。
【００７６】
より一般的には、ステップ５０６の第１の層に隣接する第２のＥＰＶＲ層を形成するステップは、第１の層の堆積温度以下の温度で第２の層を形成するステップを含む。
【００７７】
いくつかの局面において、ステップ５１０において、第１および第２のＥＰＶＲ層に電界が印加される。ステップ５１２において、第１および第２のＥＰＶＲ層の抵抗が電界のパルス幅に応答して選択的に調節される。より具体的には、ステップ５１０において第１の電圧パルスが第１および第２のＥＰＶＲ層に印加される場合、ステップ５１２において、第１および第２のＥＰＶＲ層の抵抗を電圧パルスのパルス幅に応答して選択的に調節するステップは、サブステップを含む。ステップ５１２ａにおいて、第１のＥＰＶＲ層の抵抗が、第１の電圧パルスに応答して調節される。ステップ５１２ｂにおいて、第１の電圧パルスに応答して、第２のＥＰＶＲ層における抵抗が維持される。いくつかの局面において、第２のＥＰＶＲ層の抵抗は、０．５倍〜２倍の範囲内に維持される。
【００７８】
いくつかの局面において、ステップ５１０は、負の第１の電圧パルスを上部電極に印加する。第１のＥＰＶＲ層の抵抗を第１の電圧パルスに応答して調節するステップは、負の第１の電圧パルスに応答して第１のＥＰＶＲ層に高抵抗領域を形成するステップを含む。他の局面において、電圧パルスを第１および第２のＥＰＶＲ層に印加するステップは、上部電極に正の第１の電圧パルスを印加するステップを含む。第１のＥＰＶＲ層の抵抗を第１の電圧パルスに応答して調節するステップは、正の第１の電圧パルスに応答して、第１のＥＰＶＲ層に低抵抗領域を形成するステップを含む。
【００７９】
この方法のいくつかの局面において、さらなるステップであるステップ５１４が含まれる。ステップ５１４は、第１の電圧パルスよりも長いパルス幅を有する第２の電圧パルスを第１および第２のＥＰＶＲ層に印加するステップである。第１および第２のＥＰＶＲ層の抵抗を電圧パルスのパルス幅に応答して選択的に調節するステップ（ステップ５１２）は、第２の電圧パルスに応答して、第１および第２のＥＰＶＲ層において低抵抗状態を形成するステップを含む。
【００８０】
より具体的には、第２の電圧パルスに応答して、第１のＥＰＶＲ層において低抵抗状態が形成される。ステップ５０６においてアモルファスの第２のＥＰＶＲ層が形成される場合、ステップ５１２において、第２の電圧パルスに応答して、アモルファスの第２のＥＰＶＲ層の抵抗状態が維持される。
【００８１】
いくつかの局面において、ステップ５１０において第１の電圧パルスを第１および第２のＥＰＶＲ層に印加するステップは、４００ナノ秒（ｎｓ）よりも短いパルス幅を有する第１の電界を印加するステップを含む。通常、第１の電界は、１ｎｓ〜４００ｎｓの範囲内のパルス幅を有する。
【００８２】
いくつかの局面において、ステップ５１４において第２の電圧パルスを第１および第２のＥＰＶＲ層に印加するステップは、４００ナノ秒（ｎｓ）よりも長いパルス幅を有する第２の電界を印加するステップを含む。通常、第２の電界は、４００ｎｓ〜１０μｓの範囲内のパルス幅を有する。
【００８３】
いくつかの局面において、ステップ５１０において負の第１の電圧パルスを印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含む。第１のＥＰＶＲ層の間の抵抗を第１の電圧パルスに応答して調節するステップ（ステップ５１２ａ）は、負の第１の電圧パルスに応答して、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で抵抗を調節するステップを含む。上述したように、電界の方向は、第２のＥＰＶＲ層に接触する電極からみて規定される。いくつかの局面において、ステップ５１０において正の第１の電圧パルスを印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含む。第１のＥＰＶＲ層の間の抵抗を第１の電圧パルスに応答して調節するステップ（ステップ５１２ａ）は、正の第１の電圧パルスに応答して、１００オーム〜１０００オームの範囲内で抵抗を調節するステップを含む。
【００８４】
他の局面において、ステップ５１４において、第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含む。第２の電圧パルスに応答して、第１のＥＰＶＲ層において低抵抗状態を形成するステップ（ステップ５１２）は、１０００オーム未満の第１のＥＰＶＲ層の抵抗を形成するステップを含む。ステップ５０６においてアモルファスの第２のＥＰＶＲ層が形成され、同じ第２の電界が印加される場合、ステップ５１２において、１０００オーム未満の第２のＥＰＶＲ層の抵抗が維持される。他の局面において、アモルファス第２のＥＰＶＲ層の抵抗は、０．５倍〜２倍の範囲内に維持される。
【００８５】
非対称結晶構造メモリセルと、非対称結晶メモリセルを形成する方法が、提供された。本発明を説明するために、いくつかの例が示された。以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
本発明により、非対称構造メモリセルおよび製造方法が提供される。この方法は、下部電極を形成するステップと、下部電極の上に多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）層を形成するステップと、第１の層に隣接する、ナノ結晶またはアモルファス構造のいずれかを有する第２のＥＰＶＲ層を形成するステップと、第１および第２のＥＰＶＲ層上に載る、上部電極を形成するステップとを包含する。ＥＰＶＲ材料には、ＣＭＲ、高温超伝導体（ＨＴＳＣ）、またはペロブスカイト酸化金属材料が含まれる。ある局面において、第１のＥＰＶＲ層は、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積される。第２のＥＰＶＲ層は、第１の層の堆積温度以下の温度で形成される。溶媒を除去するさらなるステップの後、ＭＯＤ堆積された第２の層が摂氏５５０度以下の温度で形成される。
【図面の簡単な説明】
【００８６】
【図１Ａ】図１Ａは、プログラミング動作中のメモリセルの部分的断面図である。
【図１Ｂ】図１Ｂは、消去動作中のメモリセルの部分的断面図である。
【図２Ａ】図２Ａは、メモリ抵抗が筒状の形状を有し、オキサイドまたは任意の適切な絶縁体に組み込まれた、メモリセルの部分的断面図である。
【図２Ｂ】図２Ｂは、メモリ抵抗が筒状の形状を有し、オキサイドまたは任意の適切な絶縁体に組み込まれた、メモリセルの部分的断面図である。
【図３】図３は、本発明の非対称結晶構造メモリセルの部分的断面図である。
【図４】図４は、（Ａ）および（Ｂ）において、それぞれ、低抵抗状態および高抵抗状態への本発明のメモリセルのプログラミングを示す図である。
【図５】図５は、非対称結晶構造メモリセルを形成する本発明の方法を示すフローチャートである。
【符号の説明】
【００８７】
４００  メモリセル
４０２  下部電極
４０４  第１の電気パルス変動抵抗層
４０６  第２の電気パルス変動抵抗層
４０８  上部電極
４１０  酸化物または他の電気的絶縁材料
【図５】
2004349689.tif 000003
【図１Ａ】
2004349689.tif 000004
【図１Ｂ】
2004349689.tif 000005
【図２Ａ】
2004349689.tif 000006
【図２Ｂ】
2004349689.tif 000007
【図３】
2004349689.tif 000008
【図４】
2004349689.tif 000009