(57)【特許請求の範囲】
【請求項１】
制御電圧値を入力し、この制御電圧値に応じて変化する容量値を有する第１容量素子を含み、この第１容量素子の容量値に応じた周波数を有する発振信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、基準発振信号をも入力し、これら帰還発振信号と基準発振信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較部と、
前記位相比較部から出力される位相差信号を入力し、この位相差信号が表す位相差に応じた充放電電流を出力する第１チャージポンプと、
前記位相比較部から出力される位相差信号を入力し、この位相差信号の値に応じて変化する容量値を有する第２容量素子をＡＣ結合容量素子として用いて、この第２容量素子を介して前記位相差信号に応じた信号を出力する第２チャージポンプと、
前記第１チャージポンプから出力される充放電電流および前記第２チャージポンプから出力される信号に基づいて設定される前記第１容量素子と前記第２容量素子との接続点の電圧値を前記制御電圧値として前記電圧制御発振器へ与えるループフィルタと、
を備え、
電圧値Ｖでの前記第１容量素子の容量値と前記第２容量素子の容量値との比は、電圧値Ｖの一定範囲において電圧値Ｖによらず一定である、
ＰＬＬ周波数シンセサイザ。
【請求項２】
前記第１容量素子および前記第２容量素子それぞれがバラクタである、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記第１容量素子および前記第２容量素子それぞれが、ＭＯＳトランジスタのドレインとソースとが互いに接続された構成を有する、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記電圧制御発振器が、前記第１容量素子と接続されたＤＣカット容量素子と、前記第１容量素子と前記ＤＣカット容量素子との接続点に接続された出力端を有するバイアス電位設定回路とを含み、
前記第２チャージポンプが、前記第２容量素子の前段に設けられた第２インバータ回路を含み、
前記バイアス電位設定回路が、前記出力端にドレインが接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの双方が動作時にオン状態とされる、
請求項１〜３の何れか１項に記載のＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
一般に、ＰＬＬ（Phase  Locked  Loop）周波数シンセサイザは、電圧制御発振器（Voltage  Controlled  Oscillator、ＶＣＯ），位相比較部，チャージポンプおよびループフィルタを備え、これらによりループが構成されている。ＰＬＬ周波数シンセサイザは、基準発振信号の周波数を定数倍した周波数を有する発振信号を出力することができる。
【０００３】
ＰＬＬ周波数シンセサイザは以下のように動作する。電圧制御発振器に制御電圧値が入力され、この制御電圧値に応じた周波数を有する発振信号が電圧制御発振器から出力される。電圧制御発振器から出力される発振信号、または、この発振信号を分周した信号が、帰還発振信号として位相比較部に入力される。また、基準発振信号も位相比較部に入力される。位相比較部において、これら帰還発振信号と基準発振信号との位相差が検出されて、この検出された位相差を表す位相差信号が出力される。
【０００４】
この位相差信号を入力するチャージポンプから、この位相差信号が表す位相差に応じた充放電電流が出力される。この充放電電流はループフィルタに入力される。例えば、ループフィルタは、互いに直列的に接続された抵抗器および容量素子を含み、また、これらに対して並列的に設けられた他の容量素子をも含む。ループフィルタから出力される制御電圧値が電圧制御発振器に入力される。このようにして、ＰＬＬ周波数シンセサイザから、基準発振信号の周波数を定数倍した周波数を有する発振信号が出力される。
【０００５】
このように構成されるＰＬＬ周波数シンセサイザの伝達関数は、積分項および比例項を含む。ループフィルタにおいて抵抗器と容量素子とが互いに並列的に設けられていると、ループフィルタの時定数を小さくすることが困難である。それ故、このＰＬＬ周波数シンセサイザは、出力される発振信号の周波数を高速に切り替えることが要求される用途（例えばBang-Bang-CDR）には不向きである。仮に、Bang-Bang-CDR（Clock Data Recovery）において周波数切り替えが高速に行われないとすると、帯域が要求仕様を満たすことができず、或いは、位相ロックを正確に行うことができない場合がある。
【０００６】
このような問題点を解消する為の発明が特許文献１に開示されている。この文献に開示された発明のＰＬＬ周波数シンセサイザは、ＡＣ結合容量素子を介して位相差信号をループフィルタに与えることで比例項の改善を図り、これにより発振信号の周波数切り替えの高速化を図る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２７２９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、電圧制御発振器は、Ｒｉｎｇ-ＶＣＯ，ＬＣ-ＶＣＯおよびＶＣＸＯの３タイプに大別される。Ｒｉｎｇ-ＶＣＯは、奇数個のインバータ回路をリング状に接続した構成を有し、インバータの個数および遅延に応じた周波数の発振信号を出力する。ＬＣ-ＶＣＯは、インダクタ素子（コイル）および容量素子を含み、制御電圧値によって容量素子の容量値を変化させて発振信号の周波数を調整する。また、ＶＣＸＯは、ＬＣ-ＶＣＯにおいてインダクタ素子に替えて水晶発振子を含む構成としたものである。
【０００９】
これらのうち、ＬＣ-ＶＣＯは、他のタイプのものと比較すると、位相雑音特性や高周波特性の点で優れている。それ故、ＰＬＬ周波数シンセサイザにおいても電圧制御発振器としてＬＣ-ＶＣＯが用いられるのが好ましい。
【００１０】
しかしながら、本発明者は、特許文献１に開示された発明のＰＬＬ周波数シンセサイザにおいて電圧制御発振器としてＬＣ-ＶＣＯを用いると、実際の伝達関数が設計どおりとならない場合があり、要求される仕様を満たさない場合があることを見出した。
【００１１】
本発明は、上記問題点を解消する為になされたものであり、所望の伝達関数を容易に実現することができるＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のＰＬＬ周波数シンセサイザは、(1) 制御電圧値を入力し、この制御電圧値に応じて変化する容量値を有する第１容量素子を含み、この第１容量素子の容量値に応じた周波数を有する発振信号を出力する電圧制御発振器と、(2) 電圧制御発振器から出力される発振信号または該発振信号を分周した信号を帰還発振信号として入力するとともに、基準発振信号をも入力し、これら帰還発振信号と基準発振信号との間の位相差を検出して、この位相差を表す位相差信号を出力する位相比較部と、(3) 位相比較部から出力される位相差信号を入力し、この位相差信号が表す位相差に応じた充放電電流を出力する第１チャージポンプと、(4) 位相比較部から出力される位相差信号を入力し、この位相差信号の値に応じて変化する容量値を有する第２容量素子をＡＣ結合容量素子として用いて、この第２容量素子を介して位相差信号に応じた信号を出力する第２チャージポンプと、(5) 第１チャージポンプから出力される充放電電流および第２チャージポンプから出力される信号に基づいて設定される第１容量素子と第２容量素子との接続点の電圧値を制御電圧値として電圧制御発振器へ与えるループフィルタと、を備える。さらに、電圧値Ｖでの第１容量素子の容量値と第２容量素子の容量値との比は、電圧値Ｖの一定範囲において電圧値Ｖによらず一定である。
【００１３】
本発明において、第１容量素子および第２容量素子それぞれが、バラクタであるのが好適であり、或いは、ＭＯＳトランジスタのドレインとソースとが互いに接続された構成を有するのも好適である。
【００１４】
本発明において、電圧制御発振器が、第１容量素子と接続されたＤＣカット容量素子と、第１容量素子とＤＣカット容量素子との接続点に接続された出力端を有するバイアス電位設定回路とを含み、第２チャージポンプが、第２容量素子の前段に設けられた第２インバータ回路を含み、バイアス電位設定回路が、出力端にドレインが接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの双方が動作時にオン状態とされるのが好適である。
【発明の効果】
【００１５】
本発明のＰＬＬ周波数シンセサイザは、所望の伝達関数を容易に実現することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、ＰＬＬ周波数シンセサイザ１の構成を示す図である。
【図２】図２は、ＰＬＬ周波数シンセサイザ１の要部の構成を示す図である。
【図３】図３は、容量素子５１ａ，５１ｂの構成例を示す図である。
【図４】図４は、ＰＬＬ周波数シンセサイザ１の位相領域モデルを示す図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１８】
図１は、ＰＬＬ周波数シンセサイザ１の構成を示す図である。ＰＬＬ周波数シンセサイザ１は、基準発振器１０、位相比較部２０、チャージポンプ３０、ループフィルタ４０、電圧制御発振器５０および分周器６０を備える。
【００１９】
基準発振器１０は、例えば水晶振動子を含み、高精度に安定化された一定周波数の基準発振信号を位相比較部２０へ出力する。位相比較部２０は、この基準発振信号を入力する。また、位相比較部２０は、分周器６０から出力される帰還発振信号を入力する。位相比較部２０は、これら帰還発振信号と基準発振信号との間の位相差を検出して、この位相差を表す位相差信号をチャージポンプ３０へ出力する。位相差信号は、基準発振信号および帰還発振信号のうち何れの信号の位相が進んでいるかを表す。
【００２０】
チャージポンプ３０は、位相比較部２０から出力される位相差信号を入力して、この位相差信号が表す位相差に応じた充放電電流をループフィルタ４０へ出力する。チャージポンプ３０からループフィルタ４０へ出力へ出力される充放電電流は、基準発振信号および帰還発振信号のうち何れの信号の位相が進んでいるかに応じて極性が異なる。ループフィルタ４０は、チャージポンプ３０から出力される充放電電流を入力して充放電される容量素子を含み、この充放電量に応じて増減される制御電圧値を電圧制御発振器５０へ出力する。ループフィルタ４０は、容量素子の他に抵抗器をも含む。
【００２１】
電圧制御発振器５０は、ループフィルタ４０から出力される制御電圧値を入力し、この制御電圧値に応じた周波数を有する発振信号を出力する。分周器６０は、電圧制御発振器５０から出力される発振信号を入力し、この発振信号をＮ分周して帰還発振信号を生成し、この帰還発振信号を位相比較部２０へ出力する。
【００２２】
位相比較部２０、チャージポンプ３０、ループフィルタ４０、電圧制御発振器５０および分周器６０はループを構成している。このループにおいて、位相比較部２０に入力される基準発振信号と帰還発振信号との位相差が小さくなるように、チャージポンプ３０からループフィルタ４０へ充放電電流が入力される。そして、このループの動作が安定した状態では、電圧制御発振器５０から出力される発振信号は、基準発振信号の周波数をＮ倍した周波数を有する。なお、分周器６０は設けられなくてもよく、この場合には、電圧制御発振器５０から出力される発振信号は、基準発振信号の周波数と同じ周波数を有する。
【００２３】
図２は、ＰＬＬ周波数シンセサイザ１の要部の構成を示す図である。この図には、チャージポンプ３０として第１チャージポンプ３０Ａおよび第２チャージポンプ３０Ｂが示され、また、ループフィルタ４０および電圧制御発振器５０が示されている。ループフィルタ４０は、容量素子４１およびアンプ４２を含む他、電圧制御発振器５０の第１容量素子５１ａ，５１ｂをも含んで構成される。
【００２４】
第１チャージポンプ３０Ａは、位相比較部２０から出力される位相差信号を入力し、この位相差信号が表す位相差に応じた充放電電流Ｉpを出力する。
【００２５】
第２チャージポンプ３０Ｂは、第２容量素子３１、第２インバータ回路３２および第３インバータ回路３３を含む。第２チャージポンプ３０Ｂは、位相比較部２０から出力される位相差信号を入力し、インバータ回路３３，３２からなるバッファを経た位相差信号に応じた信号を、容量素子３１を介して出力する。容量素子３１はＡＣ結合容量素子として用いられる。
【００２６】
容量素子４１は、第１チャージポンプ３０Ａの出力端と接地電位端との間に設けられている。アンプ４２は、２つの入力端および１つの出力端を有し、一方の入力端に容量素子４１の電圧値が入力され、他方の入力端が出力端に接続されている。アンプ４２は、ボルテージフォロワ構成となっている。アンプ４２は、容量素子４１の電圧値に応じた電圧値を出力端から出力する。
【００２７】
容量素子５１ａ，５１ｂと容量素子３１との接続点の電圧値Ｖｃは、第１チャージポンプ３０Ａから出力される充放電電流Ｉpおよび第２チャージポンプから出力される信号に基づいて設定される。ループフィルタ４０は、この接続点の電圧値を制御電圧値として電圧制御発振器５０へ与える。
【００２８】
電圧制御発振器５０は、ＬＣ-ＶＣＯのタイプのものである。電圧制御発振器５０は、第１容量素子５１ａ，５１ｂ、ＤＣカット容量素子５２ａ，５２ｂ、インダクタ素子５３ａ，５３ｂ、ＮＭＯＳトランジスタ５４ａ，５４ｂ、可変容量部５５ａ，５５ｂ、および、バイアス電位設定回路５６ａ，５６ｂを含む。バイアス電位設定回路５６ａ，５６ｂそれぞれは、出力端にドレインが接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む。
【００２９】
容量素子５１ａと容量素子５１ｂとは互いに同じ電気的特性を有する。ＤＣカット容量素子５２ａとＤＣカット容量素子５２ｂとは互いに同じ電気的特性を有する。インダクタ素子５３ａとインダクタ素子５３ｂとは互いに同じ電気的特性を有する。ＮＭＯＳトランジスタ５４ａとＮＭＯＳトランジスタ５４ｂとは互いに同じ電気的特性を有する。可変容量部５５ａと可変容量部５５ｂとは互いに同じ電気的特性を有する。また、バイアス電位設定回路５６ａとバイアス電位設定回路５６ｂとは互いに同じ電気的特性を有する。
【００３０】
容量素子５１ａ、ＤＣカット容量素子５２ａおよびインダクタ素子５３ａは、直列的に順に接続されている。容量素子５１ａの一端は制御電圧値Ｖｃが入力される。インダクタ素子５３ａの一端は電源電位ＶDDが与えられる。ＮＭＯＳトランジスタ５４ａのドレインおよび可変容量部５５ａの一端は、ＤＣカット容量素子５２ａとインダクタ素子５３ａとの接続点に接続されている。ＮＭＯＳトランジスタ５４ａのソースおよび可変容量部５５ａの他端は、接地電位が与えられる。
【００３１】
容量素子５１ｂ、ＤＣカット容量素子５２ｂおよびインダクタ素子５３ｂは、直列的に順に接続されている。容量素子５１ｂの一端は制御電圧値Ｖｃが入力される。インダクタ素子５３ｂの一端は電源電位ＶDDが与えられる。ＮＭＯＳトランジスタ５４ｂのドレインおよび可変容量部５５ｂの一端は、ＤＣカット容量素子５２ｂとインダクタ素子５３ｂとの接続点に接続されている。ＮＭＯＳトランジスタ５４ｂのソースおよび可変容量部５５ｂの他端は、接地電位が与えられる。
【００３２】
ＮＭＯＳトランジスタ５４ａのゲートは、ＮＭＯＳトランジスタ５４ｂのドレインと接続されている。ＮＭＯＳトランジスタ５４ｂのゲートは、ＮＭＯＳトランジスタ５４ａのドレインと接続されている。
【００３３】
可変容量部５５ａ，５５ｂそれぞれは、直列的に接続された容量素子およびスイッチを１組として、複数組が並列的に設けられた構成を有している。可変容量部５５ａ，５５ｂそれぞれは、複数のスイッチのうちオン状態のスイッチの個数に応じた容量値を有する。
【００３４】
バイアス電位設定回路５６ａの出力端は、容量素子５１ａとＤＣカット容量素子５２ａとの接続点に接続されている。バイアス電位設定回路５６ａは、容量素子５１ａとＤＣカット容量素子５２ａとの接続点を所定のバイアス電位に設定するものである。バイアス電位設定回路５６ａを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの双方は動作時にオン状態とされる。
【００３５】
バイアス電位設定回路５６ｂの出力端は、容量素子５１ｂとＤＣカット容量素子５２ｂとの接続点に接続されている。バイアス電位設定回路５６ｂは、容量素子５１ｂとＤＣカット容量素子５２ｂとの接続点を所定のバイアス電位に設定するものである。バイアス電位設定回路５６ｂを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの双方は動作時にオン状態とされる。
【００３６】
容量素子５１ａ，５１ｂそれぞれは、制御電圧値Ｖｃに応じて変化する容量値を有する。容量素子５１ａ，５１ｂそれぞれは、バラクタであってもよいし、図３に示されるようにＭＯＳトランジスタのドレインとソースとが互いに接続された構成を有するものであってもよい。後者の場合、ドレインとソースとの接続点を一端とし、ゲートを他端とする容量素子が構成される。
【００３７】
図４は、ＰＬＬ周波数シンセサイザ１の位相領域モデルを示す図である。ＰＬＬ周波数シンセサイザ１のオープンループ特性Ｈ(s)は下記（１）式で表される。Ｋvcoは、電圧制御発振器５０の特性（制御電圧値に対する発振信号の周波数の依存性）を示す。Ｋpは、ループフィルタ４０の比例項である。Ｋiは、ループフィルタ４０の積分項である。
【００３８】
【数１】
0006746161.tif 000002
【００３９】
第２チャージポンプ３０Ｂの容量素子３１の容量値をＣ３１とし、電圧制御発振器５０の容量素子５１ａ，５１ｂの容量値をＣ５１とする。このとき、比例項Ｋpは下記（２）式で表される。一般に容量素子３１の容量値Ｃ３１と比べると容量素子５１ａ，５１ｂの容量値Ｃ５１は非常に大きいので、（２）式は下記（３）式で近似される。
【００４０】
【数２】
0006746161.tif 000003
【００４１】
【数３】
0006746161.tif 000004
【００４２】
電圧制御発振器５０の容量素子５１ａ，５１ｂの容量値Ｃ５１は制御電圧値Ｖｃに応じて変化する。もし、第２チャージポンプ３０Ｂの容量素子３１が例えばＭＯＭ（Metal-Oxide-Metal）容量であると、容量素子３１の容量値Ｃ３１は電圧値に依らず一定である。この場合、制御電圧値Ｖｃが変化すると、上記（２）式または（３）式で表される比例項Ｋpも変化する。制御電圧値Ｖｃによって比例項Ｋpが変化すると、ジッタが増加する問題が生じ、また、位相合わせが正しく行えなくなる問題が生じて、電圧制御発振器５０から出力される発振信号をクロックとして用いる回路が正しく動作しない可能性がある。
【００４３】
そこで、本実施形態では、第２チャージポンプ３０Ｂの容量素子３１は、電圧値に応じて変化する容量値を有するものとされる。容量素子３１は、バラクタであってもよいし、図３に示されるようにＭＯＳトランジスタのドレインとソースとが互いに接続された構成を有するものであってもよい。
【００４４】
容量素子５１ａ，５１ｂおよび容量素子３１それぞれの電気的特性は互いに同じである。容量素子５１ａ，５１ｂおよび容量素子３１それぞれに与えられる電圧値をＶとしたとき、電圧値Ｖでの容量素子５１ａ，５１ｂの容量値Ｃ５１(Ｖ)と容量素子３１の容量値Ｃ３１(Ｖ)との比（Ｃ５１(Ｖ)／Ｃ３１(Ｖ)）は、電圧値Ｖの一定範囲（実際の動作における制御電圧値の範囲）において電圧値Ｖによらず一定である。
【００４５】
本実施形態では、このようにすることで、制御電圧値Ｖｃが変化しても、上記（２）式または（３）式で表される比例項Ｋpは一定である。したがって、ジッタの増加が抑制され、また、位相合わせが正しく行われて、電圧制御発振器５０から出力される発振信号をクロックとして用いる回路の誤動作が抑制される。したがって、所望の伝達関数を容易に実現することができる。
【００４６】
本発明者による実験によれば、容量素子５１ａ，５１ｂがバラクタであって容量素子３１がＭＯＭ容量である場合（比較例）では、制御電圧値Ｖｃは１１３ｍＶ±１７ｍＶ（１６％誤差）であった。これに対して、容量素子５１ａ，５１ｂおよび容量素子３１がバラクタである場合（実施例）では、制御電圧値Ｖｃは１０５ｍＶ±２ｍＶ（２％誤差）であった。このように、比較例と比べて実施例では制御電圧値Ｖｃは安定したものとなった。
【００４７】
また、本実施形態では、第２チャージポンプ３０Ｂにおいて容量素子３１の前段にインバータ回路３２が設けられる。その結果、第２チャージポンプ３０Ｂの出力信号は、電源電位または接地電位からのノイズの影響を受ける場合がある。そこで、電圧制御発振器５０においては、容量素子５１ａとＤＣカット容量素子５２ａとの接続点がバイアス電位設定回路５６ａにより所定のバイアス電位に設定され、容量素子５１ｂとＤＣカット容量素子５２ｂとの接続点がバイアス電位設定回路５６ｂにより所定のバイアス電位に設定される。バイアス電位設定回路５６ａ，５６ｂそれぞれを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの双方は動作時にオン状態とされる。このようなバイアス電位設定回路５６ａ，５６ｂが設けられることにより、電源電位または接地電位のノイズがバイアス電位に流れ込んで、第２チャージポンプ３０Ｂの出力信号におけるノイズの影響が低減される。
【００４８】
本実施形態の上記の説明では、ループフィルタ４０が容量素子４１およびアンプ４２を含む構成とした。ループフィルタ４０がアンプ４２を含む場合、消費電力や半導体基板上の面積が大きくなり、また、ノイズが大きくなってジッタ増加の要因となる。そこで、電圧制御発振器５０の容量素子５１ａ，５１ｂの容量値Ｃ５１が十分に大きい場合、容量素子４１を容量素子５１ａ，５１ｂで共用するとともに、アンプ４２を設けない構成としてもよい。このようにすることで、消費電力や半導体基板上の面積を小さくすることができ、また、ジッタを低減することができる。
【００４９】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、電圧制御発振器は、様々な構成のものがあり、上記実施形態で説明した構成とは異なる構成のものであってもよい。
【符号の説明】
【００５０】
１…ＰＬＬ周波数シンセサイザ、１０…基準発振器、２０…位相比較部、３０…チャージポンプ、３０Ａ…第１チャージポンプ、３０Ｂ…第２チャージポンプ、３１…第２容量素子、３２…第２インバータ回路、４０…ループフィルタ、４１…容量素子、４２…アンプ、５０…電圧制御発振器、５１ａ，５１ｂ…第１容量素子、５２ａ，５２ｂ…ＤＣカット容量素子、５３ａ，５３ｂ…インダクタ素子、５４ａ，５４ｂ…ＮＭＯＳトランジスタ、５５ａ，５５ｂ…可変容量部、５６ａ，５６ｂ…バイアス電位設定回路、６０…分周器。
【図１】
0006746161.tif 000005
【図２】
0006746161.tif 000006
【図３】
0006746161.tif 000007
【図４】
0006746161.tif 000008