(57)【要約】【課題】画素サイズの増大を抑制するとともに容易に欠陥画素のリペアを行うことが可能な表示装置を提供する。【解決手段】表示装置は、基板と、基板に設けられた複数の画素と、複数の画素の各々に設けられる複数の発光素子と、を有し、少なくとも１つの画素は、アノード電極に電気的に接続される複数の第１実装電極と、複数の第１実装電極のそれぞれに実装されるフェイスアップ型の複数の第１発光素子と、複数の第１実装電極と隣り合って設けられ、カソード電極と電気的に接続される第２実装電極と、第１実装電極及び第２実装電極に実装されるフリップチップ型の第２発光素子と、を有する。【選択図】図６
2022001911.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に設けられた複数の画素と、
複数の前記画素の各々に設けられる複数の発光素子と、を有し、
少なくとも１つの前記画素は、
アノード電極に電気的に接続される複数の第１実装電極と、
複数の前記第１実装電極のそれぞれに実装されるフェイスアップ型の複数の第１発光素子と、
複数の前記第１実装電極と隣り合って設けられ、カソード電極と電気的に接続される第２実装電極と、
前記第１実装電極及び前記第２実装電極に実装されるフリップチップ型の第２発光素子と、を有する
表示装置。
【請求項２】
前記第２発光素子は、前記基板に垂直な方向からの平面視で、長方形である
請求項１に記載の表示装置。
【請求項３】
前記基板に垂直な方向からの平面視で、前記第２発光素子の長辺の長さは、前記第１発光素子の一辺の長さよりも長い
請求項１又は請求項２に記載の表示装置。
【請求項４】
複数の前記第１発光素子は、ｐ型クラッド層、活性層、ｎ型クラッド層の順に積層され、前記ｎ型クラッド層の上に積層された第１高抵抗層を有し、
前記第１高抵抗層のシート抵抗値は、前記ｎ型クラッド層のシート抵抗値よりも大きい
請求項１から請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記第２発光素子は、ｐ型クラッド層、活性層、ｎ型クラッド層の順に積層され、前記ｎ型クラッド層の上に積層された第２高抵抗層を有し、
前記ｐ型クラッド層に接続されたｐ型電極と、前記ｎ型クラッド層に接続されたｎ型電極とが、前記基板と対向して設けられ、
前記第２高抵抗層のシート抵抗値は、前記ｎ型クラッド層のシート抵抗値よりも大きい
請求項４に記載の表示装置。
【請求項６】
前記カソード電極は、複数の前記第１発光素子に設けられた前記第１高抵抗層及び前記第２発光素子に設けられた前記第２高抵抗層を覆って設けられる
請求項５に記載の表示装置。
【請求項７】
隣り合う前記第１実装電極と前記第２実装電極との間に、絶縁物が設けられる
請求項１から請求項６のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ））を用いた表示装置が注目されている（例えば、特許文献１、２参照）。発光ダイオードを用いた表示装置は、発光ダイオードのサイズが小さいなどの理由により、発光ダイオードの基板への搭載など、製造が難しく、発光ダイオードの不良を招き易い。特許文献１から特許文献３には、冗長性を有する画素構造や、欠陥画素のリペア方法について記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１７／００６１８４２号明細書
【特許文献２】特開２０１８−０１０３０９号公報
【特許文献３】米国特許出願公開第２０１７／０３４６０１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような表示装置では、冗長性を確保するために多数の発光素子や回路を設ける必要があり、画素サイズが増大する可能性がある。また、不良品の発光ダイオードを検出して、リペア用の発光ダイオードを実装する場合には、不良品の発光ダイオードを取り除く工程が必要であり、容易に欠陥画素のリペアを行うことが困難となる場合がある。
【０００５】
本発明は、画素サイズの増大を抑制するとともに容易に欠陥画素のリペアを行うことが可能な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられる複数の発光素子と、を有し、少なくとも１つの前記画素は、アノード電極に電気的に接続される複数の第１実装電極と、複数の前記第１実装電極のそれぞれに実装されるフェイスアップ型の複数の第１発光素子と、複数の前記第１実装電極と隣り合って設けられ、カソード電極と電気的に接続される第２実装電極と、前記第１実装電極及び前記第２実装電極に実装されるフリップチップ型の第２発光素子と、を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態に係る表示装置を模式的に示す平面図である。
【図２】図２は、複数の画素を示す平面図である。
【図３】図３は、画素回路を示す回路図である。
【図４】図４は、図２のＩＶ−ＩＶ’線に沿う断面図である。
【図５】図５は、リペア用の第２発光素子が実装された画素を示す平面図である。
【図６】図６は、図５のＶＩ−ＶＩ’断面図である。
【図７】図７は、実施形態に係る表示装置のリペア方法を説明するための説明図である。
【図８】図８は、実施形態に係る表示装置のリペアシステムの構成例を示すブロック図である。
【図９】図９は、第１変形例に係る表示装置の複数の画素を示す平面図である。
【図１０】図１０は、第２変形例に係る表示装置の複数の画素を示す平面図である。
【図１１】図１１は、第３変形例に係る表示装置の複数の画素を示す平面図である。
【図１２】図１２は、第４変形例に係る表示装置の複数の画素を示す平面図である。
【図１３】図１３は、第５変形例に係る表示装置の複数の画素を示す平面図である。
【発明を実施するための形態】
【０００８】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【０００９】
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
【００１０】
（実施形態）
図１は、実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated  Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
【００１１】
図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
【００１２】
複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
【００１３】
駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
【００１４】
駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip  On  Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上にＣＯＦ（Chip  On  Film）として実装されてもよい。
【００１５】
カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の第１発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、第１発光素子３のカソード端子３２（図４参照）は、カソード電極２２を介して、カソード配線６０に接続される。
【００１６】
図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとを有する。画素４９Ｒは、第１色としての原色の赤色を表示する。画素４９Ｇは、第２色としての原色の緑色を表示する。画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、画素４９Ｒと画素４９Ｇは第２方向Ｄｙで並ぶ。また、画素４９Ｒと画素４９Ｂは第１方向Ｄｘで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、画素４９Ｒと、画素４９Ｇと、画素４９Ｂとをそれぞれ区別する必要がない場合、単に画素４９という。
【００１７】
画素４９は、それぞれ第１発光素子３と、第１実装電極２４とを有する。表示装置１は、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂにおいて、第１発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。第１発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light  Emitting  Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ  ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、第１発光素子３の大きさを限定するものではない。
【００１８】
なお、複数の第１発光素子３は、４色以上の異なる光を出射してもよい。また、複数の画素４９の配置は、図２に示す構成に限定されない。例えば、画素４９Ｒは画素４９Ｂと第２方向Ｄｙに隣り合っていてもよい。また、画素４９Ｒ、画素４９Ｇ及び画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。
【００１９】
画素Ｐｉｘは、さらに第２実装電極２４Ｓを有する。第２実装電極２４Ｓは、リペア用の第２発光素子５（図５参照）を実装するための電極であり、複数の第１実装電極２４と隣り合って設けられる。第２実装電極２４Ｓは、画素４９Ｇの第１実装電極２４Ｇと第１方向Ｄｘで並ぶ。第２実装電極２４Ｓは、画素４９Ｂの第１実装電極２４Ｂと第２方向Ｄｙで並ぶ。第２実装電極２４Ｓは、画素４９Ｒの第１実装電極２４Ｒと、第１方向Ｄｘ及び第２方向Ｄｙと交差する斜め方向で並ぶ。また、第２実装電極２４Ｓは、カソード電極２２（図４参照）と電気的に接続される。なお、図２に示す第１画素Ｐｉｘ−１は、複数の画素Ｐｉｘのうち複数の第１発光素子３の不良の発生していない画素Ｐｉｘであり、複数の第１発光素子３が実装され、第２発光素子５が実装されない画素Ｐｉｘである。
【００２０】
図３は、画素回路を示す回路図である。図３は、１つの画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、第１発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin  Film  Transistor）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。
【００２１】
第１発光素子３のカソード（カソード端子３２）は、カソード電源線Ｌ１０に接続される。また、第１発光素子３のアノード（アノード端子３３）は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極２２を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
【００２２】
アノード電源線Ｌ１は、画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、第１発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ−ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、第１発光素子３を発光させる電位差を有している。第１発光素子３のアノード端子３３は、アノード電極２３に電気的に接続され、アノード電極２３とアノード電源線Ｌ１との間に等価回路として、第２容量Ｃｓ２が接続される。
【００２３】
駆動トランジスタＤＲＴのソース電極は、アノード電極２３を介して第１発光素子３のアノード端子３３に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
【００２４】
出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。
【００２５】
初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。
【００２６】
画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。
【００２７】
リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード電極２３（第１発光素子３のアノード端子３３）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。
【００２８】
リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、等価回路として、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
【００２９】
なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。
【００３０】
駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を第１発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、第１発光素子３のアノード端子３３には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。
【００３１】
第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、図４に示すアノード電源線Ｌ１に接続された対向電極２６であり、第２容量Ｃｓ２の他方の電極は、図４に示す駆動トランジスタＤＲＴのソースに接続されたアノード電極２３である。
【００３２】
表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、第１発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。
【００３３】
次に、表示装置１の断面構成について説明する。図４は、図２のＩＶ−ＩＶ’線に沿う断面図である。図４に示すように、第１発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
【００３４】
本明細書において、基板２１の表面に垂直な方向において、基板２１から第１発光素子３に向かう方向を「上側」又は単に「上」とする。また、第１発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。
【００３５】
駆動トランジスタＤＲＴ、出力トランジスタＢＣＴは、基板２１の一方の面側に設けられる。半導体層６１、６５は、基板２１の上に設けられる。なお、半導体層６１、６５と基板２１との間にアンダーコート膜が設けられていてもよい。絶縁膜９１は、半導体層６１、６５を覆って基板２１の上に設けられる。絶縁膜９１は、例えばシリコン酸化膜である。
【００３６】
ゲート電極６４、６６は、絶縁膜９１の上に設けられる。図４に示す例では、各トランジスタは、いわゆるトップゲート構造である。ただし、各トランジスタは、半導体層の下側にゲート電極が設けられたボトムゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。
【００３７】
絶縁膜９２は、ゲート電極６４、６６を覆って絶縁膜９１の上に設けられる。絶縁膜９２は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１は、絶縁膜９２の上に設けられる。ソース電極６２は絶縁膜９１、９２を貫通するコンタクトホールを介して半導体層６１と電気的に接続される。また、ドレイン電極６７は絶縁膜９１、９２に設けられたコンタクトホールを介して半導体層６５と電気的に接続される。
【００３８】
複数の絶縁膜（第１有機絶縁膜９３、絶縁膜９４、絶縁膜９５及び第２有機絶縁膜９６）は、各トランジスタを覆って設けられる。第１有機絶縁膜９３及び第２有機絶縁膜９６としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。絶縁膜９４、絶縁膜９５は、無機絶縁膜であり、上述した絶縁膜９１、９２と同様の材料、例えば、シリコン窒化膜あるいはシリコン酸化膜を用いることができる。
【００３９】
具体的には、第１有機絶縁膜９３は、ソース電極６２、ドレイン電極６７及びアノード電源線Ｌ１を覆って、絶縁膜９２の上に設けられる。第１有機絶縁膜９３の上に、対向電極２６、絶縁膜９４、アノード電極２３の順に積層される。対向電極２６は、例えばＩＴＯ（Indium  Tin  Oxide）等の透光性を有する導電性材料で構成される。対向電極２６は、第１有機絶縁膜９３に設けられたコンタクトホールＣＨ１の底部でアノード電源線Ｌ１と接続される。
【００４０】
絶縁膜９４は、対向電極２６を覆って設けられる。アノード電極２３は、絶縁膜９４を介して対向電極２６と対向する。第１有機絶縁膜９３及び絶縁膜９４には、ソース電極６２を底面とするコンタクトホールＣＨ２、ＣＨ３が設けられる。アノード電極２３は、コンタクトホールＣＨ２、ＣＨ３を介してソース電極６２と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。
【００４１】
アノード電極２３は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード電極２３は、モリブデン、チタン、アルミニウムの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード電極２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。また、絶縁膜９４を介して対向するアノード電極２３と対向電極２６との間に第２容量Ｃｓ２が形成される。
【００４２】
絶縁膜９５は、アノード電極２３を覆って絶縁膜９４の上に設けられる。第２有機絶縁膜９６は、絶縁膜９５の上に設けられる。すなわち、第１有機絶縁膜９３は、駆動トランジスタＤＲＴの上に設けられ、第２有機絶縁膜９６は、第１有機絶縁膜９３の上側に積層される。絶縁膜９５は、第１有機絶縁膜９３と第２有機絶縁膜９６との間に設けられる。第２有機絶縁膜９６には、コンタクトホールＣＨ４が設けられる。絶縁膜９５には、コンタクトホールＣＨ４と重なってコンタクトホールＣＨ５が設けられる。コンタクトホールＣＨ４、ＣＨ５の底部には、アノード電極２３が設けられる。また、アノード電極２３は、第１実装電極２４の少なくとも一部と対向して設けられる。
【００４３】
第１実装電極２４は、第２有機絶縁膜９６の上に設けられ、コンタクトホールＣＨ４、ＣＨ５を介してアノード電極２３と電気的に接続される。第１実装電極２４は、アノード電極２３と同様にチタン、アルミニウムの積層構造としている。ただし、第１実装電極２４は、アノード電極２３と異なる導電材料が用いられてもよい。また、第２有機絶縁膜９６は、第１有機絶縁膜９３と異なる有機材料が用いられてもよい。
【００４４】
第１発光素子３Ｒ、３Ｇ、３Ｂは、それぞれに対応する第１実装電極２４Ｒ、２４Ｇ、２４Ｂに実装される。各第１発光素子３は、アノード端子３３が第１実装電極２４に接するように実装される。各第１発光素子３のアノード端子３３と第１実装電極２４との間の接合部材２５は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。接合部材２５は、例えば、はんだや導電ペーストである。アノード端子３３と第１実装電極２４との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して第１発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。
【００４５】
ここで、アレイ基板２に第２有機絶縁膜９６及び第１実装電極２４を設けずに、アノード電極２３上に第１発光素子３を直接実装することも可能である。ただし、第２有機絶縁膜９６及び第１実装電極２４を設けることにより、第１発光素子３の実装時に加えられる力によって絶縁膜９４が破損することを抑制できる。つまり、第２容量Ｃｓ２を形成するアノード電極２３と対向電極２６との間の絶縁破壊が生ずることを抑制できる。
【００４６】
第１発光素子３は、フェイスアップ型の発光素子であり、第１発光素子３の下部がアノード電極２３に接続され、第１発光素子３の上部がカソード電極２２に接続される。第１発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、ｎ型クラッド層３７、活性層３６及びｐ型クラッド層３５（図６参照）が積層された構成を採用することができる。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、第１発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、第１発光素子３として、半導体基板上に半導体層３１が形成された構成でもよい。
【００４７】
複数の第１発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、第１発光素子３の側面を覆っており、第１発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。また、第１発光素子３の側壁は、例えばシリコン酸化膜（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などのパッシベーション膜９８（図６参照）で覆われていてもよい。この場合、例えば第１発光素子３を素子絶縁膜９７で覆う前に、発光素子３の側壁及びカソード端子３２をパッシベーション膜９８で覆い、その後カソード端子３２を露出するようにパッシベーション膜９８のパターニングを行い、素子絶縁膜９７を形成する工程となる。また、後述するように、パッシベーション膜９８は特定の第１発光素子３、特には不良が発生しリペアを要する第１発光素子３のみを覆うように形成されるものであってもよい。
【００４８】
カソード電極２２は、複数の第１発光素子３及び素子絶縁膜９７を覆って、複数の第１発光素子３に電気的に接続される。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、第１発光素子３からの出射光を効率よく外部に取り出すことができる。カソード電極２２は、表示領域ＡＡに実装された複数の第１発光素子３のカソード端子３２と電気的に接続される。カソード電極２２は、表示領域ＡＡの外側に設けられたコンタクト部で、アレイ基板２側に設けられたカソード配線６０と接続される。
【００４９】
以上のように、表示素子として第１発光素子３を用いた表示装置１が構成される。なお、表示装置１は、必要に応じてカソード電極２２の上に、オーバーコート層やカバー基板が積層されてもよい。さらに、表示装置１は、カソード電極２２の上側に、円偏光板やタッチパネル等を設けてもよい。
【００５０】
次に、表示装置１のリペア方法について説明する。図５は、リペア用の第２発光素子が実装された画素を示す平面図である。以下の説明では、一例として、第１発光素子３Ｒに不良が発生した画素Ｐｉｘ（第２画素Ｐｉｘ−２）の構成について説明する。
【００５１】
図５に示すように第２画素Ｐｉｘ−２は、複数の第１発光素子３に加え、第２発光素子５Ｒを有する。第２画素Ｐｉｘ−２では、不良が発生した第１発光素子３Ｒは滅点化処理されており、赤色の光を出射しない。第２発光素子５Ｒは、リペア用の発光素子であり、不良が発生した第１発光素子３Ｒに換えて、赤色の光を出射する。すなわち、画素４９Ｒは、第２発光素子５Ｒと、第１実装電極２４Ｒと、第２実装電極２４Ｓと、を有する。第２発光素子５Ｒは、フリップチップ型の発光素子であり、第１実装電極２４Ｒ及び第２実装電極２４Ｓに実装される。具体的には、第２発光素子５Ｒの一端側のｐ型電極５４（図６参照）は第１実装電極２４Ｒに電気的に接続され、第２発光素子５Ｒの他端側のｎ型電極５１（図６参照）は第２実装電極２４Ｓに電気的に接続される。
【００５２】
第２発光素子５Ｒは、平面視で長方形であり、第２発光素子５Ｒの長辺は、第１方向Ｄｘ及び第２方向Ｄｙに傾斜する斜め方向に沿って設けられる。第２発光素子５Ｒの長辺の長さは、第１発光素子３の一辺の長さよりも長い。
【００５３】
また、第１実装電極２４にはそれぞれ、リペア用の接続部２４ａが設けられている。接続部２４ａは、第１発光素子３と重畳しない位置に設けられ、第１実装電極２４の１辺から突出して形成される。複数の接続部２４ａは、それぞれ、第２実装電極２４Ｓに近い位置に向けられる。
【００５４】
このような構成により、第２画素Ｐｉｘ−２では、不良が発生した第１発光素子３Ｒが第１実装電極２４Ｒに実装された状態で滅点化処理が施され、第２発光素子５Ｒが、第１実装電極２４Ｒ及び第２実装電極２４Ｓに実装される。言い換えると、第１発光素子３Ｒ及び第２発光素子５Ｒは、共通の第１実装電極２４Ｒに実装される。
【００５５】
図６は、図５のＶＩ−ＶＩ’断面図である。図６に示すように、第１発光素子３Ｒは、第１実装電極２４Ｒ及び接合部材２５の上に、ｐ型電極３４、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７の順に積層される。さらに、第１発光素子３Ｒは、ｎ型クラッド層３７の上に積層された第１高抵抗層３８を有する。第１高抵抗層３８は、例えば、不純物がドープされていない窒化ガリウム（ＧａＮ）で形成される。第１高抵抗層３８のシート抵抗値は、ｎ型クラッド層３７のシート抵抗値よりも大きい。
【００５６】
第１高抵抗層３８は、平面視でｎ型クラッド層３７よりも小さい面積を有しており、ｎ型クラッド層３７の周縁部には、第１高抵抗層３８は積層されていない。カソード電極２２は、第１高抵抗層３８及びｎ型クラッド層３７を覆って設けられる。ｎ型クラッド層３７上面の周縁部で、ｎ型クラッド層３７とカソード電極２２とが接続される。言い換えると、ｎ型クラッド層３７上面の周縁部が、カソード端子３２（図４参照）として機能する。また、ｐ型クラッド層３５、活性層３６、ｎ型クラッド層３７は、半導体層３１（図４参照）に対応し、ｐ型電極３４は、アノード端子３３（図４参照）に対応する。
【００５７】
なお、図６は、カソード電極２２と第１発光素子３Ｒとの接続構成を説明するために模式的に示した図である。第２画素Ｐｉｘ−２の第１発光素子３Ｒは上述したように不良が発生した発光素子であり、意図しない発光を抑制するために滅点化処理が施されている。すなわち、図３に示す画素回路ＰＩＣＡが駆動された場合であっても、第１発光素子３Ｒには、電流が流れず、常時非点灯の状態となっている。滅点化処理は、第１発光素子３Ｒが、アノード電極２３及びカソード電極２２の一方と非接続であればよく、どのような構成を採用してもよい。
【００５８】
次に、滅点化処理について説明する。図６に示すように、不良が発生した第１発光素子３Ｒは、上述のパッシベーション膜９８により第１発光素子３Ｒとカソード電極２２とが絶縁されている。すなわち、不良の発生していない、正常に機能する第１発光素子３についてはパッシベーション膜９８にパターニングを行い第１発光素子３のカソード端子３２を露出するように開口を形成する。また、不良の発生した第１発光素子３については、パッシベーション膜９８のカソード端子３２と重畳する部分に開口部を設けず、カソード端子３２がカソード電極２２と接続されないように、カソード端子３２を覆うようにパッシベーション膜９８を残すといったパターニングを行う。
【００５９】
また滅点化処理としては、パッシベーション膜９８を用いてカソード電極２２と絶縁させる方法以外に、レーザで不良が発生した第１発光素子３を破壊することも考えられる。レーザで不良が発生した第１発光素子３を破壊する場合であっても、第１発光素子３の側壁及びカソード端子３２を含めその全体をパッシベーション膜９８で覆うことが好ましい。ただし第１発光素子３を破壊することで発生した破片などが基板に残ることを考えると、第１発光素子３の破壊を行わず、パッシベーション膜９８を用いてカソード電極２２と第１発光素子３とを絶縁させる方が歩留まりとしては向上し、生産効率も向上する。
【００６０】
さらに、パッシベーション膜９８はリペア用の第２発光素子５２Ｒが実装される位置の第１実装電極２４及び第２実装電極２４Ｓに開口９８ａ、９８ｂを形成し、その開口９８ａ、９８ｂに第２発光素子５Ｒを実装させることになる。
【００６１】
また、パッシベーション膜９８は、不良が発生した第１発光素子３Ｒのみを覆うように形成されるものであってもよい。特定の発光素子、特に不良が発生した第１発光素子３Ｒのみを覆うように形成される場合、パッシベーション膜９８の形成方法はパターニング以外にも、例えばインクジェットなどで特定の箇所に形成されるようにするものであってもよい。
【００６２】
第２発光素子５Ｒは、アレイ基板２と電気的に接続されるｎ型電極５１及びｐ型電極５４を有する。ｎ型電極５１及びｐ型電極５４は、第２発光素子５Ｒの下面側に配置され、アレイ基板２と対向して設けられる。ｎ型電極５１は、接続部５２及び接合部材２５Ｓを介して第２実装電極２４Ｓと電気的に接続される。ｐ型電極５４は、接合部材２５を介して第１実装電極２４Ｒと電気的に接続される。
【００６３】
より具体的には、第２発光素子５Ｒは、第１実装電極２４Ｒ及び第２実装電極２４Ｓに跨がって配置される。第２発光素子５Ｒは、第１実装電極２４Ｒ及び接合部材２５の上に、ｐ型電極５４、ｐ型クラッド層５５、活性層５６、ｎ型クラッド層５７の順に積層される。ｎ型クラッド層５７は、第２実装電極２４Ｓと重畳する位置まで延在し、ｎ型クラッド層５７のアレイ基板２と対向する面にｎ型電極５１が設けられる。ｎ型電極５１は、接続部５２を介して、第２実装電極２４Ｓ上に設けられた接合部材２５Ｓに接続される。
【００６４】
さらに、第２発光素子５Ｒは、ｎ型クラッド層５７の上に積層された第２高抵抗層５８を有する。第２高抵抗層５８は、ｎ型クラッド層５７の上面全体を覆って設けられる。第２高抵抗層５８は、例えば、不純物がドープされていない窒化ガリウム（ＧａＮ）で形成される。第２高抵抗層５８のシート抵抗値は、ｎ型クラッド層５７のシート抵抗値よりも大きい。
【００６５】
素子絶縁膜９７は、隣り合う第１発光素子３と第２発光素子５Ｒとの間に設けられる。また、素子絶縁膜９７は、第２発光素子５Ｒのｎ型電極５１及び接続部５２と、ｐ型電極５４との間にも設けられる。さらに、素子絶縁膜９７は、第１実装電極２４Ｒと第２実装電極２４Ｓとの間にも設けられる。これにより、第２発光素子５Ｒのアノード−カソード間の絶縁が確保される。第１実装電極２４Ｒと第２実装電極２４Ｓとの間には、素子絶縁膜９７に替えて、例えば空気層などの絶縁物が設けられていてもよい。
【００６６】
カソード電極２２は、素子絶縁膜９７、第１高抵抗層３８及び第２高抵抗層５８を覆って設けられる。第２高抵抗層５８は、ｎ型クラッド層５７の上面全体を覆って設けられており、カソード電極２２とｎ型クラッド層５７との間に積層される。
【００６７】
素子絶縁膜９７には、第２実装電極２４Ｓと重畳する領域にコンタクトホールＣＨ６が設けられる。カソード電極２２は、コンタクトホールＣＨ６の底部で、接合部材２５Ｓを介して第２実装電極２４Ｓと電気的に接続される。また、パッシベーション膜９８が接合部材２５Ｓ及び第２実装電極２４Ｓを覆って設けられる場合には、素子絶縁膜９７のコンタクトホールＣＨ６と重畳する位置で、パッシベーション膜９８に開口９８ｃが形成される。
【００６８】
このような構成により、フリップチップ型の第２発光素子５Ｒが、第１実装電極２４Ｒ及び第２実装電極２４Ｓに電気的に接続される。本実施形態では、第２画素Ｐｉｘ−２は、第１発光素子３Ｒ、３Ｇ、３Ｂとリペア用の第２発光素子５Ｒとを有する。すなわち、不良が発生した第１発光素子３Ｒも、滅点化処理されて第１実装電極２４Ｒに実装されている。このため、不良が発生した第１発光素子３Ｒを取り除く工程を省くことができる。
【００６９】
また、フリップチップ型の第２発光素子５Ｒは、第１発光素子３Ｒと共通の第１実装電極２４Ｒに実装される。このため、第１発光素子３Ｒの画素回路ＰＩＣＡにより、リペア用の第２発光素子５Ｒを駆動することができる。このためリペア用の第２発光素子５Ｒのための画素回路ＰＩＣＡを個別に設ける必要がなく、表示装置１は、回路規模を抑制できる。
【００７０】
図７は、実施形態に係る表示装置のリペア方法を説明するための説明図である。図７では、理解を容易にするために、隣り合う第１画素Ｐｉｘ−１及び第２画素Ｐｉｘ−２について模式的に示している。また、理解を容易にするため図６で示したパッシベーション膜９８を含んだ滅点化処理については省略している。ただし、実際には、表示領域ＡＡに含まれる多数の画素Ｐｉｘについて、実装、点灯検査、リペアの各工程が実行される。
【００７１】
図７に示すように、支持基板２００の第１面２００ａに半導体層３１を形成する（ステップＳＴ１）。具体的には、製造装置は、支持基板２００の第１面２００ａにｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５の順に成膜する。支持基板２００は、例えば、サファイア基板である。
【００７２】
次に、製造装置は、支持基板２００の第１面２００ａをアレイ基板２と対向させて配置する。アレイ基板２の表面には、第１実装電極２４、接合部材２５、ｐ型電極３４の順に積層されている。なお、図７では、接合部材２５及びｐ型電極３４の図示を省略している。製造装置は、半導体層３１のｐ型クラッド層３５を第１実装電極２４に接触させる。そして、レーザ装置は、半導体層３１にレーザ光ＬＩ１を照射する（ステップＳＴ２）。
【００７３】
レーザ光ＬＩ１は、支持基板２００の第２面２００ｂ側から照射され、半導体層３１に到達する。半導体層３１は、レーザ光ＬＩ１が照射されることで、光を吸収し、支持基板２００から分離（剥離）され、アレイ基板２の表面上に積層される（ステップＳＴ３）。すなわち、製造装置は、レーザリフトオフにより、半導体層３１を支持基板２００から剥離させる。
【００７４】
なお、レーザ光ＬＩ１は、支持基板２００を透過しつつ半導体層３１のｎ型クラッド層３７で光を吸収する波長帯に設定されることが好ましい。例えば、レーザ光ＬＩ１は、サファイアを透過するが窒化ガリウムを透過しない波長帯に対応する、３．５ｅＶ（ｅｌｅｃｔｒｏｎ  Ｖｏｌｔ）以上９．９ｅＶ以下のエネルギーを有することが好ましい。また、レーザ光Ｌは、波長が３１０ｎｍ以下に設定されていることが好ましい。
【００７５】
アレイ基板２に半導体層３１を転写した後であって、カソード電極２２を成膜する前に、第１発光素子３の点灯検査を行う（ステップＳＴ４）。複数の第１発光素子３に、点灯検査装置７が接続される。点灯検査装置７は、検査用基板７１と、検査用電極７２とを有する。検査用基板７１は、アレイ基板２と対向する。検査用電極７２は、検査用基板７１の、アレイ基板２と対向する面に設けられる。検査用電極７２は、半導体層３１のｎ型クラッド層３７と接する。
【００７６】
ここで、第１発光素子３の点灯検査方法の一例について説明する。図８は、実施形態に係る表示装置のリペアシステムの構成例を示すブロック図である。図８に示すリペアシステム１００は、アレイ基板２と、アレイ基板２に配列された複数の第１発光素子３とを有する表示装置１の点灯検査を行う。リペアシステム１００は、必要に応じて第１発光素子３のリペアも行ってもよい。図８に示すように、リペアシステム１００は、点灯検査装置７と、検査用制御回路１０１と、光検出装置１０２と、画像処理回路１０３と、検査用駆動回路１０４と、プレス装置２２０と、レーザ装置２３０と、ヒータ電源２４０とを含む。
【００７７】
検査用制御回路１０１は、複数の第１発光素子３の点灯検査を制御する回路である。また、検査用制御回路１０１は、複数の第１発光素子３の点灯状態の情報に基づいて、複数の第１発光素子３のリペアを制御する回路である。
【００７８】
点灯検査装置７は、複数の第１発光素子３の点灯検査を行うための検査基板である。点灯検査装置７の検査用電極７２は、複数の第１発光素子３のカソード（ｎ型クラッド層３７）に接続される。検査用電極７２は、点灯検査の際に第１発光素子３のカソード電極２２として機能する。
【００７９】
検査用駆動回路１０４は、検査用制御回路１０１からの制御信号に基づいて、アレイ基板２にアノード電源電位ＰＶＤＤを供給し、点灯検査装置７にカソード電源電位ＰＶＳＳを供給する。各第１発光素子３には、アノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差に応じた電流が流れ、発光する。なお、検査用駆動回路１０４は、検査用駆動信号として第１発光素子３が点灯する電位を供給すればよく、表示装置１の表示におけるアノード電源電位ＰＶＤＤ及びカソード電源電位ＰＶＳＳと異なる電位を供給してもよい。
【００８０】
光検出装置１０２は、複数の第１発光素子３からそれぞれ出射された光を検出する。光検出装置１０２は、例えば、ＣＣＤ等の撮像素子を有する画像センサである。画像処理回路１０３は、光検出装置１０２からの検出信号（画像データ）を受け取って、画像処理を行うことで、複数の第１発光素子３のそれぞれの点灯状態（例えば輝度）を解析する。画像処理回路１０３は、複数の第１発光素子３の点灯状態に関する情報を検査用制御回路１０１に出力する。
【００８１】
検査用制御回路１０１は、画像処理回路１０３からの情報に基づいて、複数の第１発光素子３のそれぞれの点灯状態を判断する。例えば、第１発光素子３から出射された光の輝度が、所定の範囲内であれば、検査用制御回路１０１は、第１発光素子３の点灯状態が良好であると判断する。検査用制御回路１０１は、第１発光素子３から出射された光の輝度が、基準値よりも小さい場合に、第１発光素子３が非点灯状態であると判断する。また、検査用制御回路１０１は、全ての第１発光素子３の個数に対する、非点灯状態の第１発光素子３の個数の割合を接続不良率として演算する。また、検査用制御回路１０１は、点灯状態の第１発光素子３と非点灯状態の第１発光素子３のそれぞれの位置を演算する。
【００８２】
検査用制御回路１０１は、接続不良率が所定の基準値よりも大きい場合、すなわち、非点灯状態の第１発光素子３が所定数存在する場合に、プレス装置２２０、レーザ装置２３０及びヒータ電源２４０の少なくとも一つ以上に制御信号を出力して、第１発光素子３のリペアを行う。プレス装置２２０は、不良が発生した複数の第１発光素子３をアレイ基板２側に加圧して、複数の第１発光素子３と第１実装電極２４とを接続させる。また、レーザ装置２３０及びヒータ電源２４０は、プレス装置２２０により複数の第１発光素子３を加圧した状態で、複数の第１発光素子３及びアレイ基板２を加熱することで、複数の第１発光素子３と第１実装電極２４とを接続させる。
【００８３】
なお、リペアシステム１００は、図８に示すプレス装置２２０、レーザ装置２３０及びヒータ電源２４０を有していなくてもよく、複数の第１発光素子３の点灯検査のみを行ってもよい。
【００８４】
図７に戻って、ステップＳＴ４の点灯検査で、点灯不良と判断された第１発光素子３の滅点化処理を行う。図７では、点灯不良と判断され滅点化処理が施された第１発光素子３に斜線を付けて示している。そして、リペアシステム１００は、転写基板２０１に形成された第２発光素子５をアレイ基板２に転写する（ステップＳＴ５）。ここで、転写基板２０１には、不良の発生した第２画素Ｐｉｘ−２に対応する位置で、第２発光素子５が形成され、不良の発生しない第１画素Ｐｉｘ−１には第２発光素子５は形成されない。
【００８５】
リペアシステム１００は、第２画素Ｐｉｘ−２で、第２発光素子５のｐ型電極５４（図６参照）を第１実装電極２４に接触させ、ｎ型電極５１及び接続部５２（図６参照）を第２実装電極２４Ｓに接触させて加圧し、レーザ光ＬＩ２を照射する。レーザ光ＬＩ２として赤外レーザが照射され、第２発光素子５はアレイ基板２に接続される。また、リペアシステム１００は、レーザ光ＬＩ３としてＵＶレーザを照射する。これにより、第２発光素子５は、転写基板２０１から分離される。このように、リペアシステム１００は、レーザ光ＬＩ２、ＬＩ３による転写と加圧による転写（スタンプ転写）とを行い、転写基板２０１からアレイ基板２に第２発光素子５を転写させる。
【００８６】
これにより、第２画素Ｐｉｘ−２には、第１発光素子３及び第２発光素子５が実装され、第１画素Ｐｉｘ−１には、第１発光素子３が実装され、第２発光素子５は実装されない。なお、図７では、転写基板２０１から１つの第２発光素子５を転写させる例を示したが、不良の発生した画素Ｐｉｘ（第２画素Ｐｉｘ−２）が複数発見された場合には、ステップＳＴ５で、同時に複数の第２発光素子５を転写させてもよい。
【００８７】
また、転写基板２０１には凸部２０１ａが設けられ、第２発光素子５は、凸部２０１ａの上に設けられる。また、転写基板２０１は、第１発光素子３及び第２発光素子５よりも変形しやすい柔軟な材料で形成される。これにより、第２発光素子５を加圧する際に、他の第１発光素子３の損傷の発生や、他の第１発光素子３での接続不良の発生を抑制することができる。
【００８８】
次に、製造装置は、第１発光素子３及び第２発光素子５の間に素子絶縁膜９７を形成し、第１発光素子３、第２発光素子５及び素子絶縁膜９７を覆ってカソード電極２２を成膜する（ステップＳＴ６）。以上のような方法で、表示装置１のリペアを行うことができる。
【００８９】
以上のように、本実施形態の表示装置１は、基板２１と、基板２１に設けられた複数の画素Ｐｉｘと、複数の画素Ｐｉｘの各々に設けられる複数の発光素子（第１発光素子３及び第２発光素子５）と、を有し、複数の画素Ｐｉｘのうち少なくとも１つの画素（第２画素Ｐｉｘ−２）は、アノード電極２３に電気的に接続される複数の第１実装電極２４と、複数の第１実装電極２４のそれぞれに実装されるフェイスアップ型の複数の第１発光素子３と、複数の第１実装電極２４と隣り合って設けられ、カソード電極２２と電気的に接続される第２実装電極２４Ｓと、第１実装電極２４及び第２実装電極２４Ｓに実装されるフリップチップ型の第２発光素子５と、を有する。
【００９０】
これにより、不良の発生した第１発光素子３が第２画素Ｐｉｘ−２に実装されており、また、フリップチップ型の第２発光素子５Ｒは、第１発光素子３Ｒと共通の第１実装電極２４Ｒに実装される。このため、第１発光素子３Ｒの画素回路ＰＩＣＡでリペア用の第２発光素子５Ｒを駆動することができる。このためリペア用の第２発光素子５Ｒのための画素回路ＰＩＣＡを追加して設ける必要がなく、表示装置１は、回路規模を抑制できる。また本実施形態では、多数の第１発光素子３から、不良の発生した第１発光素子３を選択し、取り除く工程を省略することができる。したがって、表示装置１は、リペアの工程を簡易にすることができる。以上のように、本実施形態では、画素サイズの増大を抑制するとともに、容易に欠陥画素（第２画素Ｐｉｘ−２）のリペアを行うことが可能である。
【００９１】
また、素子絶縁膜９７及びカソード電極２２が設けられる前に、第１発光素子３の点灯検査及び第２発光素子５の実装が行われるので、素子絶縁膜９７及びカソード電極２２を設けた後にリペアを行う場合に比べて、素子絶縁膜９７及びカソード電極２２の損傷を抑制することができ、容易にリペアを行うことができる。
【００９２】
（第１変形例）
図９は、第１変形例に係る表示装置の複数の画素を示す平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
【００９３】
上述した実施形態では、素子絶縁膜９７及びカソード電極２２を形成する前に、不良の発生した第１発光素子３の滅点化処理を行う場合について説明した。ただし、これに限定されず、カソード電極２２を成膜した後に滅点化処理を行ってもよい。
【００９４】
図９では、カソード電極２２が設けられた領域に斜線を付けて示している。図９に示すように、不良の発生しない第１画素Ｐｉｘ−１では、カソード電極２２は、全ての第１発光素子３及び第２実装電極２４Ｓと重畳して設けられる。一方、第２画素Ｐｉｘ−２では、カソード電極２２の、不良の発生した第１発光素子３Ｒと重畳する領域に開口ＯＰが設けられる。これにより、不良の発生した第１発光素子３Ｒは、カソード電極２２と非接続となる。不良の発生した第１発光素子３Ｒには電流が流れず、第１発光素子３Ｒは非点灯状態となる。
【００９５】
開口ＯＰは、例えば、カソード電極２２にレーザ光（ＵＶレーザ）を照射して、第１発光素子３と重畳する部分のカソード電極２２を除去することで形成することができる。また、開口ＯＰを形成する構成に限定されず、不良の発生した第１発光素子３Ｒが、カソード電極２２と非接続となる構成であればよい。たとえば、平面視で、第１発光素子３Ｒの周囲を囲むようにスリットを形成して、カソード電極２２と第１発光素子３Ｒとを分離してもよい。
【００９６】
（第２変形例）
図１０は、第２変形例に係る表示装置の複数の画素を示す平面図である。上述した実施形態では、第１発光素子３Ｒに不良が発生した画素Ｐｉｘ（第２画素Ｐｉｘ−２）の構成について説明したが、これに限定されない。第２変形例では、第１発光素子３Ｇに不良が発生した場合について説明する。
【００９７】
図１０に示すように、第２画素Ｐｉｘ−２では、複数の第１発光素子３に加え、第２発光素子５Ｇを有する。第２発光素子５Ｇは、リペア用の発光素子であり、不良が発生した第１発光素子３Ｇに換えて、緑色の光を出射する。すなわち、画素４９Ｇは、第２発光素子５Ｇと、第１実装電極２４Ｇと、第２実装電極２４Ｓと、を有する。第２発光素子５Ｇは、上述した第２発光素子５Ｒと同様のフリップチップ型であり、詳細な構成についての説明は省略する。
【００９８】
第２発光素子５Ｇは、第１方向Ｄｘに沿って延在し、第１実装電極２４Ｇ及び第２実装電極２４Ｓに実装される。具体的には、第２発光素子５Ｇの一端側のｐ型電極５４（図６参照）は第１実装電極２４Ｇの接続部２４ａに電気的に接続され、第２発光素子５Ｇの他端側のｎ型電極５１（図６参照）は第２実装電極２４Ｓに電気的に接続される。
【００９９】
このような構成により、第２画素Ｐｉｘ−２では、不良が発生した第１発光素子３Ｇが第１実装電極２４Ｇに実装された状態で滅点化処理が施され、第２発光素子５Ｇが、第１実装電極２４Ｇ及び第２実装電極２４Ｓに実装される。言い換えると、第１発光素子３Ｇ及び第２発光素子５Ｇは、共通の第１実装電極２４Ｇに実装される。
【０１００】
（第３変形例）
図１１は、第３変形例に係る表示装置の複数の画素を示す平面図である。第３変形例では、第１発光素子３Ｂに不良が発生した場合について説明する。
【０１０１】
図１１に示すように、第２画素Ｐｉｘ−２では、複数の第１発光素子３に加え、第２発光素子５Ｂを有する。第２発光素子５Ｂは、リペア用の発光素子であり、不良が発生した第１発光素子３Ｂに換えて、青色の光を出射する。すなわち、画素４９Ｂは、第２発光素子５Ｂと、第１実装電極２４Ｂと、第２実装電極２４Ｓと、を有する。第２発光素子５Ｂは、上述した第２発光素子５Ｒ、５Ｇと同様のフリップチップ型であり、詳細な構成についての説明は省略する。
【０１０２】
第２発光素子５Ｂは、第２方向Ｄｙに沿って延在し、第１実装電極２４Ｂ及び第２実装電極２４Ｓに実装される。具体的には、第２発光素子５Ｇの一端側のｐ型電極５４（図６参照）は第１実装電極２４Ｂの接続部２４ａに電気的に接続され、第２発光素子５Ｂの他端側のｎ型電極５１（図６参照）は第２実装電極２４Ｓに電気的に接続される。
【０１０３】
このような構成により、第２画素Ｐｉｘ−２では、不良が発生した第１発光素子３Ｂが第１実装電極２４Ｂに実装された状態で滅点化処理が施され、第２発光素子５Ｂが、第１実装電極２４Ｂ及び第２実装電極２４Ｓに実装される。言い換えると、第１発光素子３Ｂ及び第２発光素子５Ｂは、共通の第１実装電極２４Ｂに実装される。
【０１０４】
実施形態、第２変形例及び第３変形例に示したように、第１発光素子３Ｒ、３Ｇ、３Ｂのいずれかで不良が発生した場合でも、第２発光素子５は、不良が発生した第１発光素子３に対応する第１実装電極２４と、第２実装電極２４Ｓとにフリップチップ実装できる。すなわち、表示装置１は、第１発光素子３Ｒ、３Ｇ、３Ｂのそれぞれに対応して、個別にリペア用の電極や回路を設ける必要がない。このため、表示装置１は、画素Ｐｉｘの回路規模や電極面積を抑制することができ、画素サイズを抑制することができる。
【０１０５】
（第４変形例）
図１２は、第４変形例に係る表示装置の複数の画素を示す平面図である。上述した例では、第１実装電極２４及び第２実装電極２４Ｓがマトリクス状に配置された構成を示したが、これに限定されない。
【０１０６】
図１２に示すように、複数の画素４９Ｒ、４９Ｇ、４９Ｂは、第１方向Ｄｘに配列される。すなわち、画素Ｐｉｘにおいて、第１実装電極２４ＡＲ、２４ＡＧ、２４ＡＢは第１方向に配列され、第１発光素子３Ｒ、３Ｇ、３Ｂは、第１実装電極２４ＡＲ、２４ＡＧ、２４ＡＢにそれぞれ実装される。
【０１０７】
第２実装電極２４ＳＡは、第１方向Ｄｘに延在し、第１実装電極２４ＡＲ、２４ＡＧ、２４ＡＢと第２方向Ｄｙに隣り合って配置される。例えば、第１発光素子３Ｂに不良が発生した場合には、第１発光素子３Ｂに滅点化処理が施され、リペア用の第２発光素子５Ｂは、第１実装電極２４ＡＢ及び第２実装電極２４ＳＡに接続される。
【０１０８】
本変形例でも、不良の発生した第１発光素子３Ｂと、リペア用の第２発光素子５Ｂとが同じ画素Ｐｉｘ（第２画素Ｐｉｘ−２）に実装され、第２発光素子５Ｂは、第１発光素子３Ｂの画素回路ＰＩＣＡを共用することができる。また、本実施形態では、第２実装電極２４ＳＡは第１方向Ｄｘに延在して設けられるので、１つの画素Ｐｉｘ（第２画素Ｐｉｘ−２）に複数の第２発光素子５を実装することも可能である。
【０１０９】
（第５変形例）
図１３は、第５変形例に係る表示装置の複数の画素を示す平面図である。第５変形例では、上述した実施形態及び各変形例に比べて、アレイ基板２に画素カソード配線ＬＶＳＳが設けられる構成が異なる。
【０１１０】
図１３に示すように、画素カソード配線ＬＶＳＳは第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の画素Ｐｉｘに亘って設けられる。ここで、第１方向Ｄｘに配列された複数の画素Ｐｉｘを含む１行の画素群を、画素行ＰｉｘＬとする。複数の画素行ＰｉｘＬは、第２方向Ｄｙに配列される。画素カソード配線ＬＶＳＳは、画素行ＰｉｘＬごとに設けられ、第２方向Ｄｙに配列される。
【０１１１】
複数の画素カソード配線ＬＶＳＳは、それぞれ、画素行ＰｉｘＬに属する複数の第２実装電極２４Ｓと電気的に接続される。複数の画素カソード配線ＬＶＳＳは、それぞれ、周辺領域ＧＡに設けられたカソード配線６０に接続され、カソード電源電位ＰＶＳＳが供給される。また、複数の画素カソード配線ＬＶＳＳは、画素Ｐｉｘごとに設けられたコンタクトホールＣＨ６を介してカソード電極２２と接続される。あるいは、これに限定されず、複数の画素カソード配線ＬＶＳＳは、任意の箇所でカソード電極２２と電気的に接続されてもよい。
【０１１２】
本変形例では、画素Ｐｉｘごとに画素カソード配線ＬＶＳＳが設けられているので、複数の第２実装電極２４Ｓとカソード電極２２との接続の自由度を高めることができる。また、画素行ＰｉｘＬごとに画素カソード配線ＬＶＳＳが設けられているので、各画素Ｐｉｘに供給されるカソード電源電位ＰＶＳＳのばらつきを抑制することができる。
【０１１３】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【０１１４】
１  表示装置
２  アレイ基板
３、３Ｒ、３Ｇ、３Ｂ  第１発光素子
５、５Ｒ、５Ｇ、５Ｂ  第２発光素子
１２  駆動回路
２１  基板
２２  カソード電極
２３  アノード電極
２４、２４Ｒ、２４Ｇ、２４Ｂ、２４ＡＲ、２４ＡＧ、２４ＡＢ  第１実装電極
２４Ｓ、２４ＳＡ  第２実装電極
２５、２５Ｓ  接合部材
２６  対向電極
３４、５４  ｐ型電極
３５、５５  ｐ型クラッド層
３６、５６  活性層
３７、５７  ｎ型クラッド層
３８  第１高抵抗層
５１  ｎ型電極
５８  第２高抵抗層
６０  カソード配線
９７  素子絶縁膜
１００  リペアシステム
２００  支持基板
２０１  転写基板
２１０  駆動ＩＣ
ＤＲＴ  駆動トランジスタ
Ｐｉｘ、４９  画素
Ｐｉｘ−１  第１画素
Ｐｉｘ−２  第２画素
ＰｉｘＬ  画素行
ＬＶＳＳ  画素カソード配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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