(57)【要約】      （修正有）【課題】電力トランジスタのゲートを駆動するためのゲートドライバにおいてボディダイオードの電力損失を最小にする。【解決手段】誘導性負荷を有するスイッチングＤＣ／ＡＣインバータ１において、ゲートドライバ集積回路３は、スイッチング損失を減らすためにボディダイオードＤ１を流れる電流が上昇し閾値電流を超えた時を検出し、トランジスタＱＨＳをターンオンさせる。次に、スイッチレグの他方のトランジスタＱＬＳがターンオンされると、ゲートドライバはまずトランジスタＱＨＳをターンオフさせる。ターンオフしているトランジスタＱＨＳのゲート・ソース間電圧が閾値電圧以下に下降すると、ゲートドライバ集積回路は他方のトランジスタＱＬＳを制御しターンオンさせる。【選択図】図２
2022001009.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドドライバデジタル制御信号入力端子と、
ハイサイドドライバ出力端子と、
前記ハイサイドドライバ出力端子にハイサイドゲートドライバ出力信号を出力するよう構成されたハイサイドゲートドライバ回路と、
ローサイドドライバデジタル制御信号入力端子と、
ローサイドドライバ出力端子と、
前記ローサイドドライバ出力端子にローサイドゲートドライバ出力信号を出力するよう構成されたローサイドゲートドライバ回路と、
ハイサイド電流検出入力端子と、
ハイサイド電圧検出入力端子と、
ローサイド電流検出入力端子と、
ローサイド電圧検出入力端子と、
前記ハイサイドゲートドライバ回路に制御信号を供給し、前記ハイサイドドライバデジタル制御信号入力端子からハイサイドドライバデジタル制御信号を受信するよう構成されたハイサイドドライバ論理回路と、
前記ローサイドゲートドライバ回路に制御信号を供給し、前記ローサイドドライバデジタル制御信号入力端子からローサイドドライバデジタル制御信号を受信するよう構成されたローサイドドライバ論理回路と、
第１のコンパレータを具備し、前記ハイサイド電流検出入力端子から信号を受信するよう構成され、前記ハイサイドドライバ論理回路に信号を供給するよう構成されたハイサイド電流検出回路と、
第２のコンパレータを具備し、前記ハイサイド電圧検出入力端子から信号を受信するよう構成され、前記ローサイドドライバ論理回路に信号を供給するよう構成されたハイサイド電圧検出回路と、
第３のコンパレータを具備し、前記ローサイド電流検出入力端子から信号を受信するよう構成され、前記ローサイドドライバ論理回路に信号を供給するよう構成されたローサイド電流検出回路と、
第４のコンパレータを具備し、前記ローサイド電圧検出入力端子から信号を受信するよう構成され、前記ハイサイドドライバ論理回路に信号を供給するよう構成されたローサイド電圧検出回路と、
を具備するゲートドライバ集積回路。
【請求項２】
スイッチングノード入力端子と、
前記第２のコンパレータに第１の基準電圧を供給するよう構成された第１の基準電圧回路であって、前記第１の基準電圧は、前記スイッチングノード入力端子の電圧を基準にしたものである、第１の基準電圧回路と、
接地ノード入力端子と、
前記第４のコンパレータに第２の基準電圧を供給するよう構成された第２の基準電圧回路であって、前記第２の基準電圧は、前記接地ノード入力端子の電圧を基準にしたものである、第２の基準電圧回路と、
をさらに具備することを特徴とする請求項１に記載のゲートドライバ集積回路。
【請求項３】
ローサイドトランジスタのゲートにローサイドゲート信号を送り、ハイサイドトランジスタのゲートにハイサイドゲート信号を送るのに適したゲートドライバ集積回路であって、前記ハイサイドトランジスタはボディダイオードを有し、前記ゲートドライバ集積回路は、
ハイサイドドライバデジタル制御信号入力端子と、
ハイサイドドライバ出力端子と、
前記ハイサイドドライバ出力端子にハイサイドゲートドライバ出力信号を出力するハイサイドゲートドライバ回路と、
ローサイドドライバデジタル制御信号入力端子と、
ローサイドドライバ出力端子と、
前記ローサイドドライバ出力端子にローサイドゲートドライバ出力信号を出力するローサイドゲートドライバ回路と、
第１のコンパレータを具備し、前記ハイサイドトランジスタの前記ボディダイオードに接続されたボディダイオード電流監視回路と、
前記ローサイドドライバデジタル制御信号入力端子及び前記ハイサイドトランジスタに接続されたハイサイドドライバ論理回路と、
第２のコンパレータを具備し、前記ハイサイドトランジスタ及び前記ローサイドゲートドライバ回路に接続されたＶＧｓ監視回路と、
を具備することを特徴とするゲートドライバ集積回路。
【請求項４】
前記第１のコンパレータは、前記ハイサイドドライバ論理回路に伝達される第１のコンパレータ出力信号を出力するよう構成され、前記第２のコンパレータは、ローサイドドライバ論理回路に伝達される第２のコンパレータ出力信号を出力するよう構成され、前記ハイサイドドライバ論理回路は、前記ハイサイドドライバデジタル制御信号入力端子からハイサイドドライバデジタル制御信号を受信するよう構成されることを特徴とする請求項３に記載のゲートドライバ集積回路。
【請求項５】
前記ゲートドライバ集積回路は命令を受け取り実行するデジタルプロセッサを含まないことを特徴とする請求項４に記載のゲートドライバ集積回路。
【請求項６】
前記ボディダイオード電流監視回路は、電流検出入力端子及び基準電圧回路をさらに具備し、前記第１のコンパレータの第１の差動入力リードは前記電流検出入力端子に接続され、前記第１のコンパレータの第２の差動入力リードは前記基準電圧回路に接続されることを特徴とする請求項４に記載のゲートドライバ集積回路。
【請求項７】
前記ＶＧｓ監視回路は、電圧検出入力端子及び基準電圧回路をさらに具備し、前記第２のコンパレータの第１の差動入力リードは前記電圧検出入力端子に接続され、前記第２のコンパレータの第２の差動入力リードは前記基準電圧回路に接続されることを特徴とする請求項４に記載のゲートドライバ集積回路。
【請求項８】
前記ＶＧｓ監視回路は前記ハイサイドトランジスタのゲート・ソース間電圧が所定の閾値電圧より低下したときを検出するためのものであり、このゲート・ソース間電圧の低下は、前記ハイサイドドライバ論理回路が前記ハイサイドトランジスタをターンオフさせたことに起因するものであり、前記ハイサイドドライバデジタル制御信号入力端子上にデジタル論理ロー値が生じていた間の、このターンオフの直前には、前記ハイサイドトランジスタはオンであり導通していたことを特徴とする、請求項３に記載のゲートドライバ集積回路。
【請求項９】
前記ゲートドライバ集積回路がマルチビットデジタル制御値を受信するためのシリアルデジタルインターフェース回路をさらに具備し、前記マルチビットデジタル制御値により所定の閾値電流が設定されることを特徴とする、請求項３に記載のゲートドライバ集積回路。
【請求項１０】
前記ゲートドライバ集積回路がマルチビットデジタル制御値を受信するためのシリアルデジタルインターフェース回路をさらに具備し、前記マルチビットデジタル制御値により所定の閾値電圧が設定されることを特徴とする、請求項３に記載のゲートドライバ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示による実施形態は、電力用電界効果トランジスタ（いわゆるＭＯＳＦＥＴ）のよ
うな電力トランジスタのゲートを駆動するためのゲートドライバに関する。
【背景技術】
【０００２】
スイッチング電力コンバータにはいくつかのタイプの電力損失がある。これを説明する
ために、ここでは１つの特定のタイプのスイッチングコンバータについて簡単に説明する
。これは一般に「インバータ」と呼ばれるＤＣ／ＡＣスイッチングコンバータである。イ
ンバータは、ＤＣ供給電圧を受け取り、そして正弦波のＡＣ電圧または電流を出力する。
インバータには様々な回路トポロジーがあるが、図１Ａは、１つの例示的なインバータ回
路の一部を例示する。インバータ回路には、ＱＨＳと呼ばれるいわゆる「ハイサイド」ト
ランジスタと、ＱＬＳと呼ばれるいわゆる「ローサイド」トランジスタとが含まれる。こ
れらのトランジスタの各々は、しばしばＮチャネルＭＯＳＦＥＴ（金属酸化膜半導体電界
効果トランジスタ）と俗に呼ばれるＮチャネル電界効果トランジスタである。これらの各
トランジスタは、半導体ダイの一部として実現されている。そのダイの一部として固有の
ボディダイオードがある。ダイオードは、Ｎチャネルトランジスタとの記号で示すことが
でき、または全く示さないこともできるが、ここではトランジスタに添えて示されている
。インバータ回路では、ノードＮ１に第１のＤＣ供給電圧が印加され、ノードＮ２にそれ
より高い第２のＤＣ供給電圧が印加されている。ノードＧＮＤは接地ノードである。符号
Ｌはトランスの一次巻線（一次側巻線）を示す。トランスのコア及びトランスの二次巻線
（二次側巻線）は図示されていない。インバータ回路の全体的な目的は、一次巻線Ｌを流
れる交流電流を発生させることである。これにより、変圧器の二次巻線にも同様の交流電
流が流れ、二次巻線のこの交流電流を負荷に流す。ハイサイドトランジスタ及びローサイ
ドトランジスタを制御する制御回路及び駆動回路は示されていない。
【０００３】
巻線Ｌに流れる出力正弦波交流電流の最初の半サイクルでは、ハイサイドトランジスタ
がオフにされる。これは、図１Ａ、図１Ｂ、図１Ｃ、及び図１Ｄにおいて、ハイサイドト
ランジスタＱＨＳに文字「ＯＦＦ」で示されている。一方、ローサイドトランジスタＱＬ
Ｓは、正弦波のＡＣ電流が第１の巻線を流れるようにオン／オフされる。そして、正弦波
交流電流の２番目の半サイクルで、ローサイドトランジスタＱＬＳがオフにされる。この
２番目の半サイクルにおけるインバータ回路の動作は図示されていない。正弦波交流電流
の２番目の半サイクルでは、正弦波交流電流を流すようにハイサイドトランジスタＱＨＳ
がオン／オフされる。
【０００４】
図１Ａ、図１Ｂ、図１Ｃ、及び図１Ｄは、正弦波交流電流の例示的な最初の半サイクル
中の電流の流れを示す。図１Ａは第１の状況を示す。ローサイドトランジスタＱＬＳはオ
ンにされる。電流は、矢印Ａで示すように流れる。電流は、ノードＮ１から巻線Ｌを通り
、トランジスタＱＬＳを通って接地ノードＧＮＤに流れる。その後、ローサイドトランジ
スタＱＬＳはオフにされる。これにより、図１Ｂに示す状況が生じる。電流は第１の巻線
Ｌのインダクタンスにより、即座に止めることはできず、またブロッキングローサイドト
ランジスタＱＬＳを通っても流れることもできないので、矢印Ｂに示すように流れる。ハ
イサイドトランジスタＱＨＳはオフであるが、電流ＢはボディダイオードＤＨＳを通って
ノードＮ２まで流れる。その後、ローサイドトランジスタＱＬＳが再びオンになる。そし
て、図１Ｃの矢印Ｃに示すように電流が流れる。ローサイドトランジスタＱＬＳはオンと
なり導通しているので、電流はノードＮ１から巻線Ｌを通り、ローサイドトランジスタＱ
ＬＳを通って接地ノードＧＮＤに流れる。しかし、ローサイドトランジスタＱＬＳが最初
にオンになったとき、ハイサイドトランジスタのボディダイオードＤＨＳの両端に逆電圧
が印加される。これにより、ボディダイオードＤＨＳに短時間の逆回復電流が流れる。こ
の逆回復電流のショートバーストが、図１Ｃに示す経路Ｃを流れる。この逆回復電流の流
れが停止したあと、電流の流れは図１Ｄに示す通りとなる。
【０００５】
ボディダイオードＤＨＳを流れる電流は、スイッチングコンバータ内で電力損失を引き
起こす可能性がある。図１Ｃに示す逆回復電流のサージは、比較的短い持続時間ではある
が大きな電流であり、ボディダイオードの両端に大きな逆電圧が存在する期間中に生じる
。ボディダイオードＤＨＳを流れる瞬時電流の時間積分にボディダイオードＤＨＳの両端
の瞬時電圧降下を乗じたものがエネルギー損失を表す。これは逆回復電流によるエネルギ
ー損失である。加えて、ボディダイオードＤＨＳを流れる順方向電流によるエネルギー損
失もある。図１Ｂに示す電流ＢがボディダイオードＤＨＳを流れると、ボディダイオード
ＤＨＳの両端に約１ボルトの電圧降下が生じる。ボディダイオードＤＨＳを流れる瞬時電
流とボディダイオードＤＨＳ両端の瞬時電圧降下との積算がエネルギー損失を表す。
【発明の概要】
【０００６】
第１の新規な態様において、ゲートドライバ集積回路は、ハイサイドゲートドライバと
ローサイドゲートドライバとを有する。ゲートドライバ集積回路は、ＤＣ／ＡＣインバー
タ回路のハイサイドＮチャネル電界効果トランジスタ及びローサイドＮチャネル電界効果
トランジスタを制御する。ハイサイドトランジスタ及びローサイドトランジスタは、スイ
ッチングレグ回路又は位相レグ回路の一部である。ハイサイドトランジスタのソースは、
中央スイッチングノードＳＷでローサイドトランジスタのドレインに接続されている。大
きなインダクタ又はトランスの巻線の一端も中央スイッチングノードＳＷに接続されてい
る。
【０００７】
ゲートドライバ集積回路は、ハイサイドドライバデジタル制御信号を受信するＶＨＳＣ
１入力端子を有する。このＶＨＳＣ１入力信号がハイデジタルロジックレベルになると、
ハイサイドトランジスタがオンになる。ゲートドライバ集積回路はまた、ローサイドドラ
イバデジタル制御信号を受信するＶＬＳＣ１入力端子を有する。このＶＬＳＣ１入力信号
がハイのデジタル論理レベルになると、ローサイドトランジスタがオンになる。ＶＨＳＣ
１入力信号及びＶＬＳＣ１入力信号は、通常、マイクロコントローラ集積回路によってゲ
ートドライバ集積回路のＶＨＳＣ１及びＶＬＳＣ１入力端子にそれぞれ供給されるデジタ
ル論理信号である。
【０００８】
トランジスタのうちの１つがマイクロコントローラによってオフとなり、非導電通態と
なるように制御されているときであって、しかしながら、誘導負荷によりトランジスタの
ボディダイオードを通って電流が流されているとき、このような電流状態が検出される。
ボディダイオードを流れる電流が所定の電流閾値を超えていることが検出されると、ドラ
イバ集積回路はトランジスタをオンにする。マイクロコントローラがトランジスタをオフ
にしようとしていることを、マイクロコントローラから受信した入力デジタル制御信号に
より示されていても、そのトランジスタはゲートドライバ集積回路によってオンにされる
。このため、さもなければボディダイオードを通って流れていたはずの電流は、並列接続
された導電性トランジスタを通って流れる。次にスイッチングレグの他方のトランジスタ
がマイクロコントローラによってオンになると、ゲートドライバ集積回路はこの状況を検
出し、最初に導電性トランジスタをオフにするように動作する。ゲートドライバ集積回路
は、ターンオフ状態のトランジスタのゲート・ソース間電圧を監視する。ゲートドライバ
集積回路が、トランジスタのゲート・ソース間電圧が所定の閾値電圧を下回ったことを検
出すると、ゲートドライバ集積回路は、スイッチングレッグの他方のトランジスタをオン
にして導通状態にする。このようにして、さもなければ導電性ハイサイドトランジスタを
通り、そして、導電性ローサイドトランジスタを通って流れたかもしれないような貫通電
流が流れることを回避する。オフになっているトランジスタのゲート・ソース間電圧を監
視することで、他のトランジスタをターンオンするタイミングを最適化することが可能に
なる。
【０００９】
トランジスタをターンオンさせなければ電流がボディダイオードを通って流れるはずの
時間中に、トランジスタをターンオンさせることによって、ボディダイオードにおける電
力損失が低減される。このようにしなかった場合に次のダイオードで生じるはずの逆回復
電流の大きさを、減少させることになる。トランジスタをターンオンさせなければ大きな
電圧降下のボディダイオードを通って流れたはずの順方向電流のいくらかは、導電トラン
ジスタの並列接続の結果、電圧降下が小さい導電トランジスタを通って流れるので、ダイ
オードを通る順方向伝導損失も減少する。両方の効果（すなわち、小さな電圧降下で導電
性トランジスタへ順方向電流を分路すること及びボディダイオードにおける逆回復電流の
大きさの減少させること）により、ボディダイオードにおける損失が減少する。
【００１０】
ハイサイドトランジスタ及びローサイドトランジスタを制御する方法に起因して、ハイ
サイドトランジスタのボディダイオードが電流を流している場合、新規のゲートドライバ
集積回路により、この期間、ハイサイドトランジスタはオンとなり導通するように制御さ
れる。ゲートドライバ集積回路は、ハイサイドトランジスタのボディダイオードにおける
損失を減少させるように動作する。一方、ハイサイドトランジスタ及びローサイドトラン
ジスタを制御する方法に起因して、ローサイドトランジスタのボディダイオードが電流を
流している場合、新規ゲートドライバ集積回路により、この期間、ローサイドトランジス
タはオンとなり導通するように制御される。ゲートドライバ集積回路は、ローサイドトラ
ンジスタのボディダイオードにおける損失を低減するように動作する。
【００１１】
他の新規な態様では、ゲートドライバ集積回路はただ１つのゲートドライバ回路を有す
る。ゲートドライバ回路は、他の半導体ダイの一部である電力用電界効果トランジスタを
駆動するためのものである。電力用電界効果トランジスタのボディダイオードもこの他の
半導体ダイの一部である。ゲートドライバ集積回路は、ドライバデジタル制御信号入力端
子、ドライバ出力端子、ゲートドライバ回路、ボディダイオード電流監視手段、及び電力
用電界効果トランジスタをオフにする手段を具備する。ゲートドライバ回路は、ドライバ
出力端子にゲートドライバ出力信号を出力し、これにより、所定のデジタル論理値のデジ
タル信号がドライバデジタル制御信号入力端子に生じると、電力用電界効果トランジスタ
をオンにするように電力用電界効果トランジスタのゲートを駆動する。ボディダイオード
電流監視手段は、ゲートドライバ回路が電力用電界効果トランジスタをオフにしている間
にボディダイオードを流れる電流が所定の閾値電流を超えたときを判断し、この判断に応
じて、所定のデジタル論理値のデジタル信号がドライバデジタル制御信号入力端子に生じ
ていなくても、電力用電界効果トランジスタをオンにするためのものである。電力用電界
効果トランジスタをオフにする手段は、第２のデジタル制御信号の変化に応答して電力用
電界効果トランジスタをオフにするためのものである。第２のデジタル制御信号の変化は
、電力用電界効果トランジスタがオンであるがドライバデジタル制御信号入力端子上のデ
ジタル信号が所定のデジタル論理値ではないときに生じる。第２のデジタル制御信号は、
例えば、他の外部の個別的な電力用電界効果トランジスタ装置を制御するためのデジタル
制御信号とすることができる。第２のデジタル制御信号は、例えば、専用の入力端子によ
ってゲートドライバ集積回路で受信することもできる。
【００１２】
さらなる詳細及び実施形態ならびに方法及び技術は、以下の詳細な説明に記載されてい
る。これは本発明を定義することを意図するものではない。本発明は特許請求の範囲によ
って規定される。
【図面の簡単な説明】
【００１３】
添付の図面では、類似する参照符号により類似する構成要素が示されており、本発明の
実施形態を示している。
【００１４】
【図１Ａ】（従来技術）ローサイドトランジスタがオンとなり導通しているときのＤＣ／ＡＣインバータ回路内の電流の流れを示す図である。
【００１５】
【図１Ｂ】（従来技術）ローサイドトランジスタがターンオフしたときの図１ＡのＤＣ／ＡＣインバータ回路内の電流の流れを示す図である。
【００１６】
【図１Ｃ】（従来技術）ローサイドトランジスタが再びオンになったときの図１Ａのインバータ回路内の電流の流れを示す図である。
【００１７】
【図１Ｄ】（従来技術）ハイサイドトランジスタのボディダイオードに逆回復電流が流れた後の図１Ａのインバータ回路内の電流の流れを示す図である。
【００１８】
【図２】一新規態様による新規ドライバ集積回路を含むスイッチングＤＣ／ＡＣインバータ回路の図である。
【００１９】
【図３】図２のドライバ集積回路のローサイドドライバ論理回路のブロック図である。
【００２０】
【図４】図２のドライバ集積回路のハイサイドドライバ論理回路のブロック図である。
【００２１】
【図５】図２のＤＣ／ＡＣインバータ回路の動作を説明する波形図である。
【００２２】
【図６】図５の時間Ｔ２と時間Ｔ６との間の期間における概略波形図である。この波形図は単純化している。波形をより正確に理解するためには、回路を製造し、実際の回路内の実際の信号を試験装置で監視し、検査すべきである。
【００２３】
【図７】ハイサイドトランジスタＱＨＳをオンにして、ハイサイドトランジスタＱＨＳのボディダイオードＤ１の周りに電流をシャントし、ボディダイオードＤ１を流れる逆回復電流による損失を低減する方法１００のフローチャートである。
【００２４】
【図８】ローサイドトランジスタＱＬＳをオンにして、ローサイドトランジスタＱＬＳのボディダイオードＤ２の周りで電流をシャントし、ボディダイオードＤ２を流れる逆回復電流による損失を低減する方法２００のフローチャートである。
【００２５】
【図９】ドライバ集積回路３がマイクロコントローラからマルチビットデジタル制御値を受け取るシリアルデジタルインターフェースを示す図であり、マルチビットデジタル制御値は閾値電圧（例えば、閾値電圧６２）及び閾値電流（例えば、閾値電流６１）を定める。
【発明を実施するための形態】
【００２６】
ここで、本発明の実施形態について詳細に言及し、その例を添付の図面に示す。用語「
デジタル論理レベル」及び「デジタル論理値」は、この特許明細書では互換的に使用され
ている。
【００２７】
図２は、１つの新規な態様によるＤＣ／ＡＣインバータ回路システム１の図である。Ｄ
Ｃ／ＡＣインバータシステム１は、マイクロコントローラ集積回路２、ドライバ集積回路
３、ローサイドトランジスタ装置４、ハイサイドトランジスタ装置５、第１の巻線６及び
第２の巻線７を有する変圧器、第１の電圧源８、第２の電圧源９、ハイサイド電流検出抵
抗１０、ハイサイドトランジスタ装置用の電流制限ゲート抵抗１１、ローサイド電流検出
抵抗１２、及びローサイドトランジスタ装置用の抵抗１３を含む。
【００２８】
ローサイドトランジスタ装置４とハイサイドトランジスタ装置５とは同一の装置である
。１つの例では、これらの装置は、カリフォルニア州、ミルピタス、バックアイ  ドライ
ブ  １５９０のイクシス  コーポレーションから入手可能なＭＭＩＸＴ１３２Ｎ５ＯＰ３
装置である。ローサイドトランジスタ装置４は、ローサイドＮチャネル電界効果トランジ
スタＱＬＳ１４と、小電流検出Ｎチャネル電界効果トランジスタＱＬＳＳ１５とを有する
。参照番号１６は、ローサイドトランジスタ１４のボディダイオードＤ２を示す。参照番
号１７は、電流検知トランジスタ１５のボディダイオードＤ２Ｓを示す。トランジスタ１
４及び１５のゲートは互いに接続されている。トランジスタ１４及び１５のドレインは互
いに接続されている。電流検知トランジスタ１５は、メイントランジスタ１４よりもずっ
と小さい。電流検出トランジスタ１５は、メインローサイドトランジスタと同じ半導体ダ
イ上に設けられているので、電流検出トランジスタ１５を流れる電流は、メインローサイ
ドトランジスタ１４を流れる電流に比例する。
【００２９】
ハイサイドトランジスタ装置５は、ハイサイドＮチャネル電界効果トランジスタ１８と
、小電流検出Ｎチャネル電界効果トランジスタ１９とを有する。参照番号２０は、ハイサ
イドトランジスタ１８のボディダイオードＤ１を示す。参照番号２１は電流検出トランジ
スタ１９のボディダイオードＤ１Ｓを示す。トランジスタ１８及び１９のゲートは互いに
接続されている。トランジスタ１８と１９のドレインは互いに接続されている。
【００３０】
第１の電圧源８はノード２２に＋２００ＶＤＣの電圧を供給する。この＋２００ボルト
は、接地ノードＧＮＤ２３の接地電位を基準とするものである。第１の電圧源８は、例え
ば、電池のスタックまたは並列に接続された大きなコンデンサを有する他の電圧源とする
ことができる。第２の電圧源９はノード２４に＋２００ＶＤＣの電圧を供給する。この＋
２００ボルトは、ノード２２の＋２００ボルト電位を基準とするものである。したがって
、接地ノードＧＮＤ２３の接地電位を基準としてノード２４には＋４００ボルトのＤＣ電
位がある。第２の電圧源９は、例えば、電池のスタックまたは並列に接続された大きなコ
ンデンサを有する他の電圧源とすることができる。
【００３１】
ハイサイドトランジスタ１８のドレインはノード２４に接続されている。ハイサイドト
ランジスタ１８のソースは、ＳＷノード２５においてローサイドトランジスタ１４のドレ
インに接続されている。ローサイドトランジスタ１４のソースは、接地ノードＧＮＤ２３
に接続されている。巻線６の第１の端部６Ａは、スイッチングノードＳＷ２５に接続され
ており、その一部となっている。巻線６の第２の端部６Ｂはノード２２に結合されており
、ノード２２の一部となっている。
【００３２】
ドライバ集積回路３は、ローサイドゲートドライバ論理回路２６と、ハイサイドゲート
ドライバ論理回路２７と、ローサイドゲートドライバ回路２８と、ハイサイドゲートドラ
イバ回路２９と、ハイサイド電流検出コンパレータ３２と、ハイサイド電圧検出コンパレ
ータ３３と、ローサイド電流検出コンパレータ３０と、ローサイド電圧検出コンパレータ
３１と、電圧基準回路３４〜３７と、レベルシフト回路３８〜４０と、ＶＬＳＣ１ローサ
イドドライバデジタル制御信号入力端子４１と、ＶＨＳＣ１ハイサイドドライバデジタル
制御信号入力端子４２と、グランド端子４３と、ローサイド電流検出入力端子４４と、ロ
ーサイドドライバ出力端子４５と、ローサイド電圧検出入力端子４６と、ローサイドドラ
イバ電圧供給端子４７、ＳＷノード端子４８と、ハイサイド電流検出入力端子４９と、ハ
イサイドドライバ出力端子５０と、ハイサイド電圧検出入力端子５１と、ハイサイドドド
ライバ電圧供給端子５２とを有する。これらの端子は、ドライバ集積回路３の回路を含む
半導体装置パッケージのパッケージ端子である。各パッケージ端子について、関連する集
積回路ダイ端子（例えばボンドパッド）がある。図２の端子記号は、パッケージ端子とそ
れに関連する集積回路ダイ端子の両方を表す。
【００３３】
動作中、ドライバ回路集積回路３は、マイクロコントローラ２からデジタルローサイド
制御信号ＶＬＳＣ１を受信する。このＶＬＳＣ１ローサイドドライバ制御信号がローデジ
タル論理レベルを有する場合、マイクロコントローラ２はローサイドゲートドライバ回路
２８を制御し、ローサイドトランジスタＱＬＳ１４のゲートを正電圧にしてローサイドト
ランジスタＱＬＳ１４をオンし、導通状態にする。同様に、ドライバ集積回路３は、マイ
クロコントローラ２からデジタルハイサイド制御信号ＶＨＳＣ１を受信する。このＶＨＳ
Ｃ１制御信号がハイデジタル論理レベルを有するとき、マイクロコントローラ２はハイサ
イドゲートドライバ回路２９を制御し、ローサイドトランジスタＱＨＳ１８のゲートを正
電圧にしてハイサイドトランジスタＱＨＳ１８をオンし、導通状態にする。
【００３４】
マイクロコントローラ２から受信したときこのＶＬＳＣ１ローサイドドライバデジタル
制御信号がローデジタル論理レベルを有する場合、ドライバ集積回路３はローサイドゲー
トドライバ回路２８を制御し、常にローサイドトランジスタＱＬＳ１４のゲートを低電圧
にしてローサイドトランジスタＱＬＳ１４をオフにし非導通状態にすると考えるかもしれ
ないが、本発明によれば常にそうなるわけではない。以下にさらに詳細に説明するように
、ドライバ集積回路３は、ローサイドトランジスタ１４のボディダイオード１６を通って
順方向電流が流れるかどうかを検出し、その状態でローサイドトランジスタＱＬＳ１４の
ゲートを高電圧とし、ローサイドトランジスタＱＬＳ１４をターンオンさせる。したがっ
て、マイクロコントローラ２から受信したＶＬＳＣ１ローサイドドライバデジタル制御信
号がローデジタル論理レベルであっても、ローサイドトランジスタＱＬＳ１４はターンオ
ンする。ローサイドトランジスタＱＬＳ１４がターンオンすることで、ボディダイオード
１６の周りに電流の流れがシャントされ、シャントされなければこの期間中にボディダイ
オード１６を横切って生じるはずの電圧降下が減少し、それによってボディダイオード１
６における電力消費が減少する。ローサイドトランジスタＱＬＳ１４がオンであることは
、ボディダイオード１６が迅速に転流されることになった場合に逆回復電流の大きさを減
少させるのにも役立つ。しかし、ローサイドトランジスタＱＬＳ１４は、ハイサイドトラ
ンジスタＱＨＳ１８がオンで導通状態になるように制御されている間は、オンとならず導
通状態にもならないように制御される。
【００３５】
同様に、マイクロコントローラ２から受信したＶＬＨＣ１ハイサイドドライバデジタル
制御信号がローデジタル論理レベルを有するとき、ドライバ集積回路３はハイサイドゲー
トドライバ回路２９を制御し、常にハイサイドトランジスタＱＨＳ１８のゲートを低電圧
にしてハイサイドトランジスタＱＨＳ１８をオフにし非導通状態にすると考えるかもしれ
ないが、本発明によれば常にそうなるわけではない。以下にさらに詳細に説明するように
、ドライバ集積回路３は、ハイサイドトランジスタ１８のボディダイオード２０を通って
順方向電流が流れるかどうかを検出し、その状態でハイサイドトランジスタＱＨＳ１８の
ゲートを高電圧とし、ハイサイドトランジスタＱＨＳ１８をターンオンさせる。したがっ
て、マイクロコントローラ２から受信したＶＨＳＣ１ハイサイドドライバデジタル制御信
号がローデジタル論理レベルにあっても、ハイサイドトランジスタＱＨＳ１８はターンオ
ンする。ハイサイドトランジスタＱＨＳ１８がターンオンすることで、ボディダイオード
２０の周りに電流の流れがシャントされ、シャントされなければこの期間中にボディダイ
オード２０を横切って生じるはずの電圧降下が減少し、それによってボディダイオード２
０における電力消費が減少する。ハイサイドトランジスタＱＨＳ１８がオンであることは
、ボディダイオード２０が迅速に転流されることになった場合に逆回復電流の大きさを減
少させるのにも役立つ。しかし、ハイサイドトランジスタＱＨＳ１８は、ローサイドトラ
ンジスタＱＬＳ１４がオンで導通状態になるように制御されている間は、オンとならず導
通状態にもならないように制御される。
【００３６】
図３は、ＬＳドライバロジック２６の回路構成の一例を示すブロック図である。ＬＳド
ライバロジック２６は、遅延回路８０と、２つの立ち下がりエッジ検出回路８１、８２と
、立ち上がりエッジ検出回路８３と、２つのＯＲゲート８４、８５と、フリップフロップ
８６とを有する。立ち上がりエッジ検出回路及び立ち下がりエッジ検出回路はワンショッ
ト回路である。
【００３７】
図４は、ＨＳドライバロジック２７の回路構成の一例を示すブロック図である。ＨＳド
ライバロジック２７は、遅延回路９０と、立ち下がりエッジ検出回路９１と、２つの立ち
上がりエッジ検出回路９２、９３と、２つのＯＲゲート９４、９５と、フリップフロップ
９６とを有する。立ち上がりエッジ検出回路及び立ち下がりエッジ検出回路はワンショッ
ト回路である。
【００３８】
図５は、図２のＤＣ／ＡＣインバータ回路の動作を説明する波形図である。一番上の波
形５５は、ＤＣ／ＡＣインバータ回路が巻線６を介して動作している望ましい正弦波のＡ
Ｃ電流を表す。この巻線電流はインダクタ電流とも呼ばれ、ＩＬと表される。２番目の波
形ＶＬＳＣ１・５６は、端子ＶＬＳＣ１・４１でドライバ集積回路３によって受信される
ようなＶＬＳＣ１ローサイドドライバデジタル制御信号を表す。３番目の波形ＶＨＳＣ１
・５７は、端子ＶＨＳＣ１・４２でドライバ集積回路３によって受信されるようなＶＨＳ
Ｃ１デジタル制御信号を表す。一番下の波形５８は、ＤＣ／ＡＣインバータ回路が巻線６
を介して動作している実際のＡＣ電流の流れを表す。実際のインダクタ電流ＩＬは完全な
正弦波ではないが、ほぼ正弦波となる。インダクタ電流正弦波の最初の半サイクル５９の
間、ＶＬＳＣ１ローサイドドライバ制御信号はマイクロコントローラ２によって制御され
て上下に変化するが、ＶＨＳＣ１制御信号はデジタル論理ローレベルのままである。ＶＬ
ＳＣ１ローサイドドライバ制御信号がデジタル論理ハイレベルのとき、この一番下の波形
のインダクタ電流ＩＬの大きさが上昇する。ＶＬＳＣ１ローサイドドライバ制御信号がデ
ジタル論理ローレベルになると、この一番下の波形のインダクタ電流ＩＬの大きさが減少
する。ＶＬＳＣ１ローサイドドライバ制御信号のパルスのタイミング及びデューティサイ
クルにより、結果としてこの一番下の波形５８で流れるインダクタ電流を理想的な正弦波
形に近似させる。
【００３９】
インダクタ電流正弦波の２番目の半サイクル６０の間、ＶＨＳＣ１制御信号はマイクロ
コントローラ２によって制御されて上下に変化するが、ＶＬＳＣ１ローサイドドライバ制
御信号はデジタル論理ローレベルのままである。ＶＨＳＣ１制御信号がデジタル論理ハイ
レベルにあるとき、一番下の波形のインダクタ電流ＩＬの大きさが減少することに留意す
べきである。ＶＨＳＣ１制御信号がデジタル論理ローレベルにあるとき、一番下の波形の
インダクタ電流ＩＬの大きさが上昇することに留意すべきである。ＶＨＳＣ１制御信号の
パルスのタイミング及びデューティサイクルは、結果として生じるインダクタ電流が望ま
しい正弦波形を有するようになっている。
【００４０】
図６は、時間Ｔ１と時間Ｔ６との間の期間をさらに詳細に示す。図６の上部の２つの波
形は、ドライバ集積回路３がマイクロコントローラ２から受信したデジタル制御信号ＶＨ
ＳＣ１及びＶＬＳＣ１を表す。Ｔ１とＴ６の間の期間は出力インダクタ電流ＩＬの最初の
サイクル５９の間に発生するので、マイクロコントローラ２はハイサイド制御信号ＶＨＳ
Ｃ１をデジタル論理ローレベルに保持している。ＶＬＳＣ２で表示された第４の波形は、
ローサイドドライバ論理回路２６によってローサイドゲートドライバ回路２８の入力リー
ドに出力される電圧信号である。ローサイドドライバデジタル制御信号ＶＬＳＣ１が時間
Ｔ２とＴ３との間でハイデジタル論理レベルにあるとき、ローサイドゲートドライバ回路
２８は１２ボルトのＶＧｓ電圧をローサイドトランジスタＱＬＳ１４のゲートに与えてい
る。したがって、ローサイドトランジスタＱＬＳ１４はオンで導通状態である。したがっ
て、インダクタ電流ＩＬは、「インダクタ電流（ＩＬ）」と表示された第５の波形に示さ
れるように、時間Ｔ２とＴ３との間で上昇している。しかしながら、時間Ｔ３において、
マイクロコントローラ２はＶＬＳＣ１ローサイドドライバ制御信号をデジタル論理ローレ
ベルに変化させる。この立ち下がりエッジは、ＬＳドライバロジック２６内の立ち下がり
エッジ検出器８２によって検出される。立ち下がりエッジの検出は丸で囲まれた「１」で
表示された矢印によって図６に示されている。第３の波形に示されるパルスは、この立ち
下がりエッジ検出器８２によって出力される信号ＦＥＤ８２を示す。この検出の結果とし
て、ローサイドドライバロジック２６は、デジタル論理ロー信号ＶＬＳＣ２をローサイド
ゲートドライバ回路２８に出力する。ローサイドゲートドライバ回路２８は、ローサイド
トランジスタＱＬＳ１４のゲート電圧ＶＧｓをゼロボルトに下げる。これは図６において
、丸で囲まれた「２」で表示された矢印によって示されている。ローサイドトランジスタ
ＱＬＳ１４のゲートの電圧がローにされると、ローサイドトランジスタＱＬＳ１４はオフ
になる。これは図６において、丸で囲まれた「３」で表示された矢印によって示されてい
る。６番目の波形によって表されるようにローサイドトランジスタＱＬＳを通って流れる
電流ＩＱＬＳはゼロまで降下する。しかしながら、変圧器巻線６の大きなインダクタンス
を通って流れていた電流ＩＬは、直ちに止まることはできないので、電流ＩＬは、ＳＷノ
ード２５からハイサイドトランジスタ装置５へと上向きに方向転換する。このときハイサ
イドトランジスタＱＨＳ１８はオフであるため、ボディダイオードＤ１・２０を介してノ
ード２４に電流が流れる。ＳＷノード２５からハイサイドトランジスタ装置５に向かって
上向きに流れる電流ＩＱＨＳのこの急激な増加は、図６において、丸で囲まれた「４」で
表示された矢印によって示されている。時間Ｔ３における電流の上昇は、ＩＱＨＳで表示
された波形で示されている。この電流ＩＱＨＳが所定の閾値電流６１を超えると、コンパ
レータ３２はデジタル論理ハイ信号を出力する。この信号は、レベルシフト回路３８によ
ってレベルシフトされた後、信号ＩＣＯＭＰＨＳとなる。信号ＩＣＯＭＰＨＳの立ち上が
りエッジは、ハイサイドドライバロジック２７内の立ち上がりエッジ検出器９３によって
検出される。これは、図６において、丸で囲まれた「５」で表示された矢印によって示さ
れている。立ち上がりエッジ検出器９３は、信号ＩＣＯＭＰＨＳの立ち上がりを検出して
、ハイパルスの信号ＲＥＤ９３を出力する。信号ＲＥＤ９３がフリップフロップ９６のセ
ット入力リードに供給されるので、ハイサイドドライバロジック２７内のフリップフロッ
プ９６がセットされ、ハイサイドドライバ論理回路２７はその出力信号ＶＨＳＣ２をハイ
にアサートする。これは、図６において、丸で囲まれた「６」で表示された矢印によって
示されている。ハイサイドゲートドライバ回路２９は、１２ボルトのゲート電圧（ＶＧｓ
）をハイサイドトランジスタＱＨＳ１８のゲートに与える。これは、図６において、丸で
囲まれた「７」で表示された矢印によって示されている。ハイサイドトランジスタ１８の
ゲート上の１２ＶのＶＧｓ電圧（ＳＷノード上の電圧を基準にして）は、ハイサイドトラ
ンジスタＱＨＳ１８をオンにする。これは、図６において、丸で囲まれた「８」で表示さ
れた矢印によって示されている。ＩＱＨＳ（ＮＦＥＴ）波形によって示されるように、ハ
イサイドトランジスタＱＨＳ１８は電流を流す。この電流は、ＩＱＨＳ（ＤＩＯＤＥ）で
表示された一番下の波形に示すように、ボディダイオードＤ１・２０を通って流れる電流
の大きさを減少させる。電流ＩＱＨＳ（ＮＦＥＴ）が増加すると、それに応じて電流ＩＱ
ＨＳ（ＤＩＯＤＥ）は減少することに留意されたい。端子４２上の入力デジタル制御信号
ＶＨＳＣ１がデジタル論理ローレベルであっても、ハイサイドトランジスタＱＨＳ１８は
オンとなり導通状態になるように制御される。
【００４１】
この状態は、時間Ｔ４でマイクロコントローラ２がローサイドドライバデジタル制御信
号ＶＬＳＣ１をデジタル論理ハイレベルにアサートするまで続く。ドライバ集積回路３は
、ローサイドドライバデジタル制御信号ＶＬＳＣ１の立ち上がりエッジを検出するが、ロ
ーサイドトランジスタＱＬＳ１４を直ちにターンさせることはしない。むしろ、最初にハ
イサイドトランジスタＱＨＳ１８をオフにする。まず、ハイサイドドライバロジック２７
内の立ち上がりエッジ検出器９２が、ＶＬＳＣ１ローサイドドライバ制御信号の立ち上が
りエッジを検出する。これは、図６において、丸で囲まれた「９」で表示された矢印によ
って示されている。図６の７番目の波形ＲＥＤ９２に示すパルスは、この立ち上がりエッ
ジ検出器９２によって出力されるパルスを表す。これに応答して、ハイサイドドライバロ
ジック２７は、ＶＨＳＣ２制御信号をデジタル論理ローレベルにする。これは、図６にお
いて、丸で囲まれた「１０」で表示された矢印によって示されている。これにより、ハイ
サイドトランジスタ１８のゲートの電圧が減少する。これは、図６において、丸で囲まれ
た「１１」で表示された矢印によって示されている。ハイサイドトランジスタ１８のゲー
トの電圧信号ＶＧＨＳは、抵抗１１の抵抗値とハイサイドトランジスタ装置５のゲート・
ソース間容量とによって決まる速度で減少する。抵抗器１１及びハイサイドトランジスタ
のゲート容量により、端子５０上の信号ＶＨＳＧＤＯＳの電圧はハイサイドトランジスタ
ＱＨＳ１８のゲート上の信号ＶＧＨＳの電圧と同じではない。ハイサイドトランジスタＱ
ＨＳ１８のゲートの信号ＶＧＨＳの電圧が低下すると、ハイサイドトランジスタＱＨＳ１
８を流れる電流が減少する。これは、図６において、丸で囲まれた「１２」で表示された
矢印によって示されている。ハイサイドトランジスタＱＨＳ１８のゲートの電圧ＶＧＨＳ
が所定の閾値電圧６２より下に下降すると、コンパレータ３３は出力信号をハイデジタル
論理レベルにアサートする。レベルシフト後、この信号はデジタル信号ＶＣＯＭＰＨＳと
なる。デジタル信号ＶＣＯＭＰＨＳのこの信号のローからハイへの変化により、フリップ
フロップ８６はデジタルのハイの値にクロックインする。したがって、制御信号ＶＬＳＣ
２は、高いデジタル論理値に変化する。これは、図６において、丸で囲まれた「１３」で
表示された矢印によって示されている。これにより、ローサイドトランジスタＱＬＳ１４
がターンオンし、インダクタ電流ＩＬが向きを変えＳＷノード２５からローサイドトラン
ジスタＱＬＳ１４を通って接地ノードＧＮＤ２３に向けて下方に流れる。これは、図６に
おいて、丸で囲まれた「１４」で表示された矢印によって示されている。時間Ｔ５から時
間Ｔ６まで、ローサイドトランジスタＱＬＳ１４を流れる電流は、図６においてＩＱＬＳ
で表示された波形によって示されるように増加する。
【００４２】
したがって、ローサイドトランジスタＱＬＳ１４が最初の半サイクル５９の間、最初に
、オフになるように制御されると、ハイサイドトランジスタのボディダイオードＤ１・２
０を通る電流の急激な増加が検出される。この検出が、ハイサイドトランジスタＱＨＳ１
８をオンにするためのトリガとして使用される。ハイサイドトランジスタＱＨＳ１８がオ
ンにならなければボディダイオードＤ１・２０を通過したはずの電流は、ハイサイドトラ
ンジスタＱＨＳ１８を通って流れる。これにより、さもなければボディダイオードＤ１・
２０において生じていたはずの電力損失が低減する。ハイサイドトランジスタＱＨＳ１８
は、ドライバ集積回路３がマイクロコントローラ２からＶＬＳＣ１ローサイドドライバデ
ジタル制御信号の立ち上がりエッジを受信するまでオンとなり導通し続ける。マイクロコ
ントローラ２から受信したＶＬＳＣ１ローサイドドライバデジタル制御信号のこの立ち上
がりエッジに応答して、ドライバ集積回路３は、最初にハイサイドトランジスタＱＨＳ１
８をオフにする。ハイサイドトランジスタＱＨＳ１８のゲート・ソース間電圧が閾値電圧
を下回ると、ドライバ集積回路３はシュートスルーの問題を引き起こすことなくローサイ
ドトランジスタＱＬＳ１４をターンオンさせることができる。したがって、ハイサイドト
ランジスタＱＨＳ１８上のＶＧｓゲート電圧が閾値電圧を下回ったことの検出に応答して
、ドライバ集積回路３はローサイドトランジスタＱＬＳ１４をターンオンさせる。その後
、マイクロコントローラ２から受信したＶＬＳＣ１ローサイドドライバデジタル制御信号
がデジタル論理ハイ値であり続ける限り、ローサイドトランジスタＱＬＳ１４はオンのま
まであり導通状態のままとなる。
【００４３】
図７は、図６の波形図に示された方法１００のフローチャートである。この方法１００
は、正弦波交流出力電流ＩＬの最初の半サイクル５９の間のドライバ集積回路３の動作に
関する。まず、図６の時刻Ｔ３において、ローサイドトランジスタＱＬＳ１４はオン状態
である。ＶＨＳＣ１ハイサイドドライバデジタル制御信号はデジタル論理ローレベルにあ
り、図７の方法１００において一貫してこのレベルに留まる。次に、マイクロコントロー
ラ２は、ローサイドドライバ制御信号ＶＬＳＣ１をデジタル論理ローレベルにディアサー
トする。これにより、ローサイドトランジスタＱＬＳ１４がターンオフし、インダクタ電
流ＩＬの方向が変わり、ＳＷノード２５からハイサイドトランジスタ装置５へと上方に流
れる。したがって、電流ＩＱＨＳは増加する。コンパレータ３２によって電流ＩＱＨＳが
閾値電流を超えたことが検出されると（ステップ１０１）、ドライバ集積回路３はハイサ
イドトランジスタＱＨＳ１８をターンオンさせる（ステップ１０２）。図２の例では、こ
の検出は検出ボディダイオードＤ１Ｓ２１を流れる電流がしきい値電流を超えるかどうか
を検出することによって間接的に行われる。マイクロコントローラ２がＶＨＳＣ１信号を
デジタル論理ローレベルに保っていても、ハイサイドトランジスタＱＨＳはドライバ集積
回路３によってオンになる。マイクロコントローラ２がローサイドトランジスタＱＬＳ１
４をオフ状態に維持し続けている限り、ドライバ集積回路３はハイサイドトランジスタＱ
ＨＳ１８をオンにし、導通状態を維持する。これにより、ボディダイオードＤ１・２０の
周囲に電流がシャントされる。このシャント電流は、ハイサイドトランジスタＱＨＳを流
れる。次にマイクロコントローラ２がローサイドトランジスタＱＬＳ１４をターンオンさ
せるためにＶＬＳＣ１ローサイドドライバデジタル制御信号をデジタル論理ハイレベルに
アサートすると（ステップ１０３）、ドライバ集積回路３はハイサイドトランジスタＱＨ
Ｓ１８をまずターンオフさせる（ステップ１０４）。ハイサイドトランジスタＱＨＳ１８
のゲートの電圧ＶＧｓが閾値電圧を下回ったことがコンパレータ３３によって検出される
と（ステップ１０５）、ドライバ集積回路３は「ローサイドゲートドライバ出力信号」（
ＶＬＳＧＤＯＳ）を端子４５にアサートする。これにより、ローサイドトランジスタＱＬ
Ｓ１４がターンオンする（ステップ１０６）。マイクロコントローラ２がＶＬＳＣ１ロー
サイドドライバ制御信号をデジタル論理ハイレベルにアサートし続ける限り、ドライバ集
積回路３はハイゲート・ソース間電圧信号ＶＧＬＳをローサイドトランジスタＱＬＳ１４
のゲートに送り続ける。マイクロコントローラ２が次にＶＬＳＣ１ローサイドドライバ制
御信号をデジタル論理ローレベルにディアサートすると（ステップ１０７）、ドライバ集
積回路３はローサイドトランジスタＱＬＳ１４をターンオフさせ、（ステップ１０８）、
そして、ステップ１０１からステップ１０８までを繰り返す。
【００４４】
図５の最初の半サイクル５９の間の電力損失を減少させることに加えて、ドライバ集積
回路３も同様に動作して、図５の２番目の半サイクル６０の間の損失も低減させる。２番
目の半サイクル６０の間、マイクロコントローラ２はＶＬＳＣ１ローサイドドライバデジ
タル制御信号を固定デジタル論理ローレベルに保持する。しかし、マイクロコントローラ
２は、インダクタ電流ＩＬが図５に示す正弦波形を有するようにＶＨＳＣ１デジタル制御
信号をパルス化する。この第２の半サイクル６０の間に、ハイサイドトランジスタＱＨＳ
１８はマイクロコントローラ２の制御によりターンオンして、電流ＩＬを巻線６に流す。
そのような電流のパルスは、図２においてＩＬで示される矢印の方向とは反対方向であり
、したがって、電流のパルスは負のＩＬ電流と考えられる。ＩＬ波形は、図５の２番目の
半のサイクル６０に現れ、したがって、図５のインダクタンス電流ＩＬは負となる。この
ような負のＩＬ電流のパルスがハイサイドトランジスタＱＨＳ１８を流れた後、ハイサイ
ドトランジスタＱＨＳ１８はターンオフする。これにより負電流の流れの向きが変わる。
負電流は、接地ノードＧＮＤ２３からローサイドトランジスタＱＬＳ１４のボディダイオ
ードＤ２・１６を通ってＳＷノード２５へ、そして次にトランスの巻線６を通ってノード
２２へ流れるように流れの向きが変わる。１つの新規な態様では、ドライバ集積回路３は
この間にローサイドトランジスタＱＬＳ１４をオンにする。したがって、さもなければボ
ディダイオードＤ２・１６を通って流れたはずの電流の一部は、導電性ローサイドトラン
ジスタＱＬＳ１４を通って流れる。次に、マイクロコントローラ２がハイサイドトランジ
スタＱＨＳ１８をターンオンさせるためにＶＨＳＣ１デジタル制御信号をアサートすると
、ドライバ集積回路３が直ちにハイサイドトランジスタＱＨＳ１８のゲートに１２ボルト
のＶＧｓ信号を送るのではなく、ローサイドドライバロジック２６が最初にローサイドト
ランジスタＱＬＳ１４をターンオフさせる。ドライバ集積回路３は、ローサイドトランジ
スタＱＬＳ１４のゲートのゲート電圧信号ＶＧＬＳ（ＶＧｓ）を監視する。ローサイドト
ランジスタＱＬＳ１４のゲートのゲート電圧ＶＧｓが電圧閾値６２を下回ったことが検出
されると、ハイサイドドライバロジック２７はハイサイドトランジスタＱＨＳ１８をター
ンオンさせる。
【００４５】
図７のフローチャートは、マイクロコントローラ２がＶＨＳＣ１信号をデジタル論理の
ローに維持している状態に関するものである。マイクロコントローラ２がＶＨＳＣ１信号
をデジタル論理ハイにアサートすると、ローからハイへの変化が、ハイサイドドライバロ
ジック２７の遅延素子９０を通過し、ＯＲゲート９５を通過してフリップフロップ９６を
クロックする。フリップフロップ９６のＤ入力にデジタル「１」が存在するため、フリッ
プフロップ９６はデジタル論理ハイレベルでクロックインし、ＶＨＳＣ２信号はデジタル
論理ハイレベルにアサートされる。信号は、ハイサイドドライバ２９を通過し、ドライバ
集積回路３から出てハイサイドトランジスタＱＨＳをオンにする。ハイサイドトランジス
タＱＨＳをオンにする際の遅延により、上述のように、ローサイドトランジスタＱＬＳが
ドライバ集積回路３によって（ＶＬＳＣ１がローであってもボディダイオードＤ２の周り
に電流をシャントするために）オンになっている場合に、ローサイドトランジスタＱＬＳ
がオフになる時間がもたらされる。一実施形態では、ドライバ集積回路３は、ローサイド
トランジスタＱＬＳ上のＶＧｓが閾値電圧を下回る場合にのみ、ハイサイドトランジスタ
ＱＨＳをオンにすることを可能にする。
【００４６】
図８は、マイクロコントローラがハイサイドトランジスタをオン及びオフに切り替えて
いるが、ＶＳＬＣ１をローに維持している状態におけるドライバ集積回路３の動作方法２
００のフローチャートである。最初、マイクロコントローラ２は、ハイサイドトランジス
タＱＨＳ１８をオンにして導通状態にしている。ＶＬＳＣ１ローサイドドライバデジタル
制御信号はデジタル論理ローレベルにあり、図８の方法２００を通してこのレベルを維持
する。次にマイクロコントローラ２はデジタル制御信号ＶＨＳＣ１をデジタル論理ローレ
ベルにディアサートする。これに応じて、ドライバ集積回路３は、ハイサイドトランジス
タＱＨＳ１８をターンオフさせる。ハイサイドトランジスタＱＨＳ１８のターンオフによ
り、インダクタ電流ＩＬの流れの向きが変わる。インダクタ電流の流れは、接地ノードＧ
ＮＤ２３からローサイドトランジスタＱＬＳ１４のボディダイオードＤ１・１６を通って
ＳＷノード２５へ、そして次に巻線６を通ってノード２２へ流れる。この電流の流れはＩ
ＱＬＳ電流の矢印と反対であるため、この電流の流れは負のＩＱＬＣ電流と見なされる。
電流ＩＱＬＳが閾値電流を超えたことがコンパレータ３０によって検出されると（ステッ
プ２０１）、ドライバ集積回路３はローサイドトランジスタＱＬＳ１４をオンにする（ス
テップ２０２）。図２の例では、この検出は、検出トランジスタのボディダイオードＤ２
Ｓ１７を流れる電流が閾値に相当する電流を超えるかどうかを検出することによって間接
的に行われる。マイクロコントローラ２がハイサイドトランジスタＱＨＳ１８をオフ状態
に維持し続ける限り、ドライバ集積回路３はローサイドトランジスタＱＬＳ１４のオン状
態を維持し導通状態を維持し続ける。これはボディダイオードＤ２・１６の周りに電流の
流れをシャントする。マイクロコントローラ２がＶＨＳＣ１ハイサイドドライバデジタル
制御信号をデジタル論理ハイレベルにアサートしてハイサイドトランジスタＱＨＳ１８を
オンにすると（ステップ２０３）、ドライバ集積回路３はまずローサイドトランジスタＱ
ＬＳ１４をターンオフさせる（ステップ２０４）。ローサイドトランジスタＱＬＳ１４の
ゲートの電圧信号ＶＧＬＳ（ＶＧｓ）が閾値電圧を下回ったことがコンパレータ３１によ
って検出されると（ステップ２０５）、ドライバ集積回路３は「ハイサイドゲートドライ
バ出力信号」（ＶＨＳＧＤＯＳ）を端子５０にアサートする。これにより、ハイサイドト
ランジスタＱＨＳ１８がターンオンする（ステップ２０６）。マイクロコントローラ２が
ＶＨＳＣ１ハイサイドドライバデジタル制御信号をデジタル論理ハイレベルにアサートし
続ける限り、ドライバ集積回路３は１２ボルトのゲート・ソース間電圧ＶＧｓをハイサイ
ドトランジスタＱＨＳ１８のゲートに送り続ける。次に、マイクロコントローラ２がＶＨ
ＳＣ１ハイサイドドライバデジタル制御信号をデジタル論理ローレベルにディアサートす
ると、ドライバ集積回路３はハイサイドトランジスタＱＨＳ１８をターンオフさせ（ステ
ップ２０８）、そして、ステップ２０１から２０８までを繰り返す。
【００４７】
図８のフローチャートは、マイクロコントローラ２がＶＬＳＣ１信号をデジタル論理ロ
ーに維持する状態に関するものである。マイクロコントローラ２がＶＬＳＣ１信号をデジ
タル論理ハイにアサートすると、ローからハイへの変化が、ローサイドドライバロジック
２６の遅延素子８０を通過し、ＯＲゲート８４を通過してフリップフロップ８６をクロッ
クする。フリップフロップ８６のＤ入力にデジタル「１」が存在するため、フリップフロ
ップ８６はデジタル論理ハイレベルでクロックインし、ＶＬＳＣ２信号はデジタル論理ハ
イレベルにアサートされる。この信号はローサイドドライバ２８を通過し、ドライバ集積
回路３から出てローサイドトランジスタＱＬＳをターンオンさせる。ローサイドトランジ
スタＱＬＳをターンオンにすることにおいて遅延が生じることにより、前述のようにハイ
サイドトランジスタＱＨＳが（たとえＶＨＳＣ１がローであってもボディダイオードＤ１
の周りに電流をシャントするために）ドライバ集積回路３によってオンになっていても、
ハイサイドトランジスタＱＨＳをターンオフさせるための時間を提供する。一実施形態で
は、ドライバ集積回路３は、ハイサイドトランジスタＱＨＳ上のＶＧｓが閾値電圧より低
い場合にのみローサイドトランジスタＱＬＳをターンオンさせることができる。
【００４８】
マイクロコントローラは、検知電流及び検知電圧を含む多くの異なるセンサ入力に基づ
いて、ハイサイドドライバとローサイドドライバを複雑に制御することができる。したが
って、クロックドデジタルマイクロコントローラが新規なドライバ集積回路３の機能を実
行することができると考えられるかもしれない。しかし、これは必ずしも正しくない。一
実施形態では、ゲートドライバ集積回路３のハイサイドドライバ及びローサイドドライバ
を制御するマイクロコントローラは、比較的遅いクロックレートでクロックされる。マイ
クロコントローラ３のこの比較的遅いクロッキングは、いくつかの理由で望ましいことで
ある。その結果、マイクロコントローラ３は、好ましい速度で、必要な電流及び／又は電
圧の検出を行い、それらの検出に基づいて決定を下し、そして、ハイサイドドライバ及び
ローサイドドライバを制御することができなくなる。そのため、新規なゲートドライバ集
積回路３は、コンパレータ３０〜３３及びそれらの関連回路を含むこととして、それによ
ってドライバ集積回路３はアナログ領域で速く検出し、応答することができるようにした
。図６の矢印「１」から「８」及び矢印「９」から「１４」で示す信号伝搬は、デジタル
クロック信号のクロックエッジを待たなければならないために遅くなるということはなく
なる。ゲートドライバ集積回路３は、命令を受け取り実行するいかなるクロックドデジタ
ルプロセッサも含まない。
【００４９】
図９は、図２のドライバ集積回路３のデジタルインターフェースロジック６３及び関連
する端子６４及び６５を示す。端子６４及び６５、及びデジタルインターフェースロジッ
ク６３は、図２の簡略化した図には示されていない。デジタルインターフェースロジック
６３は、マイクロコントローラ２からシリアル情報を受信するためのＩ２Ｃインタフェー
ス、４つのマルチビットデジタル制御レジスタ、及び４つの対応するデジタル／アナログ
変換器（ＤＡＣ）を有する。電圧基準回路３４〜３７のそれぞれは、これらのマルチビッ
ト制御レジスタのうちの１つとそれに関連するＤＡＣである。レジスタに格納されたマル
チビットデジタル制御値は、ＤＡＣが所望の基準電圧を出力するように、ＤＡＣに供給さ
れる。マイクロコントローラ２は、端子ＳＤＡ６４及び端子ＳＣＬ６５にシリアル方式で
デジタル信号を供給し、それによってマルチビットデジタル電圧制御値を４つの制御レジ
スタのそれぞれに書き込み、それによって電圧基準回路３４〜３７によって出力される基
準電圧のそれぞれを制御し設定する。導体６８はコンパレータ３３の反転入力リード線に
結合されている。導体６９は、コンパレータ３２の非反転入力リード線に接続されている
。導体７０は、コンパレータ３１の非反転入力リード線に接続されている。導体７１は、
コンパレータ３０の非反転入力リード線に接続されている。垂直破線７２は、図２のドラ
イバ集積回路３の左側境界を表す。したがって、電圧基準回路３４〜３７によって出力さ
れる基準電圧は、マイクロコントローラ２によってプログラム可能である。
【００５０】
特定の実施形態が説明目的で上記に記載されているが、この明細書の開示は一般的な応
用可能性を示すものであり、上記の特定の実施形態に限定することを意味するものではな
い。この新規なゲートドライバは、マイクロコントローラとは別の集積回路上に配置され
るのが最も好都合であるが、新規のゲートドライバを、マイクロコントローラと共に同じ
集積回路上に配置してもよい。したがって、特許請求の範囲に記載の本発明の範囲から逸
脱することなく、記載された実施形態の様々な特徴の種々の修正、改良、及び組み合わせ
を実施することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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