(57)【特許請求の範囲】
【請求項１】
相補型金属酸化物半導体（ＣＭＯＳ）デバイス（１２、１０１、１０２、１０３、１０４、１０５、１０６、１１１）であって、
第１絶縁体（３２）上に配置された第１半導体ウェル（３６）であって、第１ドーピング型を有する、第１半導体ウェルと、
前記第１半導体ウェル上に配置された第２絶縁体（５０）と、
ソースと、
ドレインと、
前記第２絶縁体上に配置されたゲート層（５２）であって、前記ソースおよび前記ドレインは前記ゲート層の反対側にある、ゲート層と、
前記第２絶縁体に隣接し、前記第１半導体ウェルの側壁縁上に配置された自己整合トランジスタ側壁縁抵抗器（２０）であって、前記第１ドーピング型とは逆である第２ドーピング型を有する、自己整合トランジスタ側壁縁抵抗器と、
を含み、
前記自己整合トランジスタ側壁縁抵抗器は、前記ソースと前記ドレインの間に導電路を形成する、
相補型金属酸化物半導体デバイス。
【請求項２】
請求項１記載のＣＭＯＳデバイスにおいて、
前記自己整合トランジスタ側壁縁抵抗器が、前記第１半導体ウェルの縁に注入され（２２）、
前記第１ドーピング型にはｎ−型ドーパントがドープされ、前記逆の第２ドーピング型にはｐ−型ドーパントがドープされ、
前記自己整合トランジスタ側壁縁抵抗器は、１平方センチメートル当たり約１×１０１４から１×１０１５イオンの範囲から選択された注入量でドープされ、
前記ゲート層はゲートを備え、
前記自己整合トランジスタ側壁縁抵抗器が、電流が前記自己整合トランジスタ側壁縁抵抗器を通って前記ゲートのソースおよびドレインを通過することを可能にし、前記自己整合トランジスタ側壁縁抵抗器の抵抗が、前記ゲートのゲート・バイアスをオンにしたときに第１電流が前記自己整合トランジスタ側壁縁抵抗器を通過することを可能にするのに十分であり、前記ゲートのゲート・バイアスをオフにしたときに第２電流が前記自己整合トランジスタ側壁縁抵抗器を通過することを可能にするのに十分であり、前記第２電流が前記第１電流よりも小さい、ＣＭＯＳデバイス。
【請求項３】
バリア（４４、４０、４２、４８）によって覆われたドープ半導体ウェル（３６）内にドーパント（２０）を注入するステップ（５０２、２２）であって、前記ドープ半導体ウェルが第１埋め込み絶縁体（３２）上に配置され、前記ドーパントが、前記ドープ半導体ウェルとは逆のドーピング型であり、これによって、第１ドーピング型を有し第１絶縁体上に配置された第１半導体ウェルを形成するとともに、前記ドープ半導体ウェルの縁上に自己整合トランジスタ側壁縁抵抗器（２０）を形成し、前記自己整合トランジスタ側壁縁抵抗器が前記逆のドーピング型を有する、ステップと、
前記自己整合トランジスタ側壁縁抵抗器に隣接し前記第１半導体ウェル上に配置された第２絶縁体（５０）を形成するステップ（５０４）と、
前記バリアを除去するステップ（５０６）と、
前記第２絶縁体上に配置されたゲート層（５２）を形成し、これによって前記第１半導体ウェル上に配置され前記第１半導体ウェルおよび前記自己整合トランジスタ側壁縁抵抗器に隣接してゲート（５２）を形成するステップ（５０８）と、
を含み、
前記自己整合トランジスタ側壁縁抵抗器は、前記ドープ半導体ウェルの縁上に配置され前記第２絶縁体に隣接し、前記自己整合トランジスタ側壁縁抵抗器は、前記第１ドーピング型と反対の第２ドーピング型を有し、前記自己整合トランジスタ側壁縁抵抗器は、ソースとドレインの間に導電路を形成し、
前記ドーパントを前記ドープ半導体ウェル内に注入するステップが、電流が前記自己整合トランジスタ側壁縁抵抗器を通過することを可能にする十分な抵抗を得るために、選択された注入量、および選択された注入エネルギで前記ドーパントを注入するステップを含み、
前記ドーパントを前記ドープ半導体ウェル内に注入するステップが、更に、前記ゲートのゲート・バイアスをオンにしたときに、第１電流が前記自己整合トランジスタ側壁縁抵抗器を通過することを可能とし、前記ゲートのゲート・バイアスをオフにしたときに、第２電流が前記自己整合トランジスタ側壁縁抵抗器を通過することを可能にするのに前記抵抗が十分であるように、前記選択された注入量および前記選択された注入エネルギで前記ドーパントを注入するステップを含み、前記第２電流が前記第１電流よりも小さく、
前記ゲート層の反対側にソースとドレインがあり、
前記ドープ半導体ウェルの縁上の前記自己整合トランジスタ側壁縁抵抗器が前記ソースと前記ドレインとの間に導通路を設けるように、前記ソースおよびドレインが前記ゲート層に自己整合して形成される、方法（５００）。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路に関し、更に特定すれば、部分空乏型絶縁体上シリコン（ＳＯＩ）プロセスにおいて製作されるＣＭＯＳ集積回路電子回路に関する。
【背景技術】
【０００２】
[0002]  あるＣＭＯＳ集積回路は、部分空乏型絶縁体上シリコン（ＳＯＩ）プロセスにおいて作られることが可能である。衛星、ロケット上段(upper rocket stage)、宇宙探査、宇宙船、および放射線強化要件があるその他の用途のための電子部品というようなある種の用途では、シングル・イベント・アップセット（ＳＥＵ）軽減、または単一放射線誘発事象による電子状態アップセットの軽減というような、特殊な要求が課せられるが、これらは通常の消費者用電子機器の回路アーキテクチャでは満たされない。宇宙におけるＳＥＵは、エネルギ粒子が回路ノードを横断し、動作を乱すのに十分な電荷を堆積(deposit)することによって生ずる。
【０００３】
[0003]  宇宙の用途では、通例、高性能および低電力要件を満たし、放射線効果に対する保護を備えたランダム・アクセス・メモリ（ＲＡＭ）を求める。放射線は、回路動作において多くの望ましくない効果を生ずる可能性がある。例えば、放射線は、閾値電圧（Ｖｔ）を変化させることによって、ＭＯＳトランジスタのコンダクタンスを変化させる可能性がある。宇宙においては、１つの宇宙線からの重粒子が、回路ノード上において比較的大量の堆積電荷を堆積することが可能である。放射線強化スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の放射線誘発アップセット率に対する要求と性能に対する要求との間には、直接的な関係がある。また、放射線は、電源および接地を含む内部ノード上に、高いレベルの遷移電圧および電流攪乱を起こす可能性もある。
【０００４】
[0004]  これらの内部攪乱は、回路の処理遂行を遅らせる可能性があり、または回路動作を乱す、例えば、メモリ・セルの状態を変化させる可能性がある。メモリ・セル内部における所与のノードには、ある量の堆積電荷が存在し、駆動トランジスタおよびノード容量は、ノードを所望の状態に維持したままで、この堆積電荷を吸収することができない。したがって、放射線誘発電荷は、格納されているデータの状態の変化を生じさせる可能性がある。一部の特殊な回路アーキテクチャ技術では、背中合わせ逆バイアス・ショットキ抵抗器のような構造(design)を、ＳＲＡＭセルにおいて、能動的遅延エレメント（ＡＤＥ）を有する小型で高い値の抵抗器として使用したことがある。
【発明の概要】
【０００５】
[0005]  本開示は、自己整合、傾斜注入(angled implantation)によってトランジスタ（例えば、ＡＤＥトランジスタ）の側壁縁に沿って抵抗器が形成されたＳＲＡＭセルを製作する技法、方法、およびシステムに関し、ＳＥＵを軽減し、一層小型化したＳＲＡＭアーキテクチャを実施可能にすることができる。注入は、窒化物のようなシャロー・トレンチ・アイゾレーション（ＳＴＩ）バリアの除去前に行われ、シリコン・アイランドの側壁縁に対して、注入を自己整合させることができる。シリコン・アイランドの高さは、注入の幅を決定することができる。注入の長さは、ゲート寸法によって制御することができる。ゲート寸法は、ＣＭＯＳプロセスにおいて最も高く制御される寸法であると考えられる。注入の深さは、注入変数によって制御することができ、注入変数もＣＭＯＳプロセスにおいて高く制御することができる。このため、本開示の自己整合トランジスタ側壁縁抵抗器は、非常に小型なサイズ、非常に高い抵抗（例えば、約１００，０００から百万オーム超まで）、および公称(nominal)リード／ライト・マージンで正確に形成することができる。つまり、本開示の自己整合トランジスタ側壁縁抵抗器は、宇宙を拠点とするアセット(space-based asset)のような特殊な用途に適し、電源電圧が低く、大きな温度範囲にわたってＳＥＵを低減または防止した、小型の回路アーキテクチャを実施可能にすることができる。
【０００６】
[0006]  一例では、相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、第１絶縁体上に配置された第１半導体ウェルを含み、この第１半導体ウェルは第１ドーピング型を有する。更に、このＣＭＯＳデバイスは、第１半導体ウェル内に配置された第２絶縁体も含む。更に、このＣＭＯＳデバイスは、第１半導体ウェル上に配置されたゲートを含む。更に、このＣＭＯＳデバイスは、第１ドープ半導体ウェルの縁上に、第２絶縁体に隣接し、ゲートと接触して配置された抵抗器を含み、この抵抗器は、第１ドーピング型とは逆の第２ドーピング型を有する。
【０００７】
[0007]  他の例では、方法は、バリアによって被覆されたドープ半導体ウェル内にドーパントを注入するステップを含み、ドープ半導体ウェルは埋め込み絶縁体上に配置され、このドーパントはドープ半導体ウェルとは逆のドーピング型であり、これによってドープ半導体ウェルの縁上に抵抗器を形成し、この抵抗器は逆のドーピング型を有する。更に、この方法は、抵抗器に隣接して第２絶縁体を形成するステップと、バリアを除去するステップと、ドープ半導体ウェル上にゲート層を形成することにより、ドープ半導体ウェルおよび抵抗器に隣接してゲートを形成するステップとを含む。
【０００８】
[0008]  添付図面および以下の説明において、１つ以上の例の詳細を明記する。その他の特徴、目的、および利点は、その説明および図面、ならびに特許請求の範囲から明白になるであろう。
【図面の簡単な説明】
【０００９】
【図１】図１は、一例において、シャロー・トレンチ・アイゾレーション（ＳＴＩ）部分空乏型絶縁体上シリコン（ＳＯＩ）プロセスにおいて製作中の自己整合縁抵抗器を含むＣＭＯＳデバイスの横断面図を示す。
【図２】図２は、一例において、ＳＴＩ酸化物層を堆積し、ＳＴＩ酸化物層を平坦化し、ＳＴＩ窒化物バリア層を除去し、デバイス・ゲート層を堆積するための追加プロセス・ステップ後における、図１に示したＣＭＯＳデバイスに対応するＣＭＯＳデバイスの横断面図を示す。
【図３】図３は、二次元シミュレーション例にしたがって、異なる注入特性でそれぞれの自己整合縁抵抗器が注入されたＣＭＯＳデバイスの種々の例の横断面図を示す。
【図４】図４は、三次元シミュレーション例における、自己整合縁抵抗器を有するＣＭＯＳデバイスの他の例の傾斜長手方向(angled longitudinal)／方位角方向断面図および横断面図である。
【図５】図５は、一例において、図４における傾斜長手方向／方位角方向断面図に示すような、トランジスタ・ゲートの対向する両側におけるドレイン注入およびソース注入による、ドレイン電圧掃引(sweep)およびそれに続くソース電圧掃引における図４の自己整合縁抵抗器のソース−ドレイン導電性特性のグラフを示す。
【図６】図６は、３つの異なるＣＭＯＳデバイス例において、自己整合縁抵抗器を通過する電流の例のグラフを、オンおよびオフ・ゲート・バイアス条件におけるドレイン電圧の関数として、ＣＭＯＳデバイスの物理的実現例における実験測定結果にしたがって示す。
【図７】図７は、本開示の実証的態様にしたがって、自己整合縁抵抗器を有するＣＭＯＳデバイスを形成するプロセス例のフローチャートを示す。
【発明を実施するための形態】
【００１０】
[0016]  以下で説明する種々の例は、自己整合、傾斜注入によってトランジスタ（例えば、ＡＤＥトランジスタ）の側壁縁に沿って抵抗が形成されたＳＲＡＭセルを製造するための技法、方法、システム、およびデバイスを対象とする。本明細書において説明する自己整合ＳＲＡＭセル側壁縁抵抗器（「自己整合縁抵抗器」）は、トランジスタをオフにするときの抵抗器の値に対する影響を最小に抑えることができ、しかもソース／ドレイン・バイアスに比例して抵抗が増加することを可能にする。加えて、ゲート−ソース／ドレイン容量は、ショットキ・エレメントを使用する典型的なＳＲＡＭセルと比較して、２桁以上減少させることができる。何故なら、ショットキ・エレメントに隣接するゲートに伴う余分な容量が排除されるからである。自己整合縁抵抗器の寸法は、ＳＯＩ基板上における開始最上位シリコン層の厚さによって、そしてゲート・マスキング工程によって制御することができ、ＳＯＩ  ＣＭＯＳプロセスにおいて最も高度に制御される寸法であると言うことができる。その結果、以前の技法と比較して、抵抗器の値を高精度に制御することが可能になる。自己整合縁抵抗器によって可能とされる制御および温度安定性双方の改良は、以前の技法では典型的である、リード／ライト・サイクルの間トランジスタをオンにする必要性を回避するのに十分であり、このために回路設計の複雑さを最小限に抑えることができる。
【００１１】
[0017]  本明細書において説明する自己整合縁抵抗器は、当技術において入手可能な最小サイズのトランジスタと互換性があり、更にｐ−チャネルまたはｎ−チャネル・トランジスタとも互換性があり、ＳＲＡＭセル・サイズに対する最適化を図ることができる(permit)。例えば、自己整合縁抵抗器を実現するためにｐ−チャネルを選択すると（ｎ−型ウェル内におけるｐ−型縁の注入）、約３倍移動度が低いことにより、所与のドーピング・レベルに対して使用可能な抵抗を最大にすることができ、ｎ−ウェルおよびｐ−ウェル・エリアを均衡化して密度を最大にすることができる。
【００１２】
[0018]  自己整合縁抵抗器の寸法に対する高度な制御は、他のプレーナ抵抗器のソリューションに対する利点であることができ、ＳＯＩシリコン・プロセスの使用により、ポリシリコン・プロセスよりも、制御および温度効果の改善をもたらすことができる。自己整合縁抵抗器は、ソース／ドレイン・バイアスによって抵抗を増大させることができ、トランジスタ部がオフになっているときでも、優れた抵抗器特性を可能にすることができる。また、自己整合縁抵抗器は、次々に小型化する技術世代に合わせて縮小することができ、更に使用する有効電力の値が小さい程、ＳＲＡＭエリアの小型化を直接的に実現可能にすることができる。また、自己整合縁抵抗器は、高い精度、高い抵抗値を有する小型の抵抗器を必要とする、アナログ回路を含むあらゆる用途において、有利な実施を可能にすることもできる。
【００１３】
[0019]  図１は、一例において、シャロー・トレンチ・アイゾレーション（ＳＴＩ）部分空乏型絶縁体上シリコン（ＳＯＩ）プロセスにおいて製作中の自己整合縁抵抗器２０を含むＣＭＯＳデバイス１０Ａの横断面図を示す。ＣＭＯＳデバイス１０Ａは、ＳＴＩスタック上において行われる初期プロセス機能の後において、図１に示すような製作状態にあるのでもよい。ＳＴＩスタックは、バルク・シリコン基板３０、バルク・シリコン基板３０の上面上に配置された埋め込み酸化物層３２または他のタイプの埋め込み絶縁体層（例えば、二酸化シリコンの埋め込み酸化物層）、埋め込み酸化物層３２の上面上に配置されたシリコン・デバイス層３４、シリコン・デバイス層３４の上面上に配置されたパッド酸化物層４０、パッド酸化物層４０の上面上に配置されたＳＴＩ窒化物バリア層４２、およびＳＴＩ窒化物バリア層４２の上面上に配置された最上位酸化物層４８を含む。
【００１４】
[0020]  図１に示すように、ＣＭＯＳデバイス１０Ａの層３０〜４８は、ＣＭＯＳ  ＳＴＩプロセスのパターニング、エッチング、および初期ドーピング工程において処理され(modify)、シリコン・デバイス層３４、パッド酸化物層４０、ＳＴＩ窒化物バリア層４２、および最上位酸化物層４８の一部を除去して、第１および第２半導体ウェル、即ち、ｎ−型ウェル３６（「ｎ−ウェル３６」）およびｐ−型ウェル３８（「ｐ−ウェル３８」）を有し、それぞれＳＴＩ窒化物バリア・ブロック４４、４６が載せられた(topped)、２つのシリコン・アイランドを作成する。パターニングおよびエッチング工程は、パターニングされたフォトレジスト・マスクをＣＭＯＳデバイス１０Ａ上に置き、スパッタ、プラズマ、反応性イオン、または他のエッチング技法によってエッチングし、フォトレジストを剥奪する工程を含む。Ｎ−ウェル３６には、電子を周囲のシリコンに与えるｎ−型ドーパント（例えば、燐）をドーピングすることができ、ｐ−ウェル３８には、正孔を周囲のシリコンに与える（即ち、電子を受け入れる）ｐ−型ドーパント（例えば、硼素）をドーピングすることができる。つまり、Ｐ−ウェル３８は、Ｎ−ウェル３６とは反対のドーピングを有する。図１に示すＣＭＯＳデバイス１０Ａは、ｎ−ウェル３６とｐ−ウェル３８との間に、電気的分離を設けることができる。
【００１５】
[0021]  図１に示すように、ＣＭＯＳデバイス１０Ａにおいて、ｐ−型ドーパント２２（例えば、硼素）が、自己整合、傾斜注入によって、ｎ−ウェル３６の小型内部側壁縁エリアにも注入され、その結果ｎ−ウェル３６の小型内部側壁縁エリアに沿って、自己整合縁抵抗器２０が形成される。自己整合縁抵抗器２０のｐ−型ドーパント２２は、自己整合縁抵抗器２０の形成領域(volume)内においてｎ−ウェル３６のドーピングを反転させる。ｐ−型ドーパント２２の注入は、ＳＴＩ窒化物バリア・ブロック４４の注入シャドー(implantation shadow)の周囲において自己整合され傾斜する。ｐ−型ドーパント２２は、ＳＴＩ窒化物バリア・ブロック４４または他のバリアの範囲(bulk)を超えてそしてその周囲に注入されてもよく、ｐ−型ドーパントがｎ−ウェル３６の中央本体内に注入されるのを防止する。このように、自己整合縁抵抗器２０は、ｎ−ウェル３６の側壁縁の小型で正確に制御された形成領域に沿って自己整合される。
【００１６】
[0022]  他の例では、任意のタイプのバリア層が、ＳＴＩ窒化物バリア層４２またはＳＴＩ窒化物バリア・ブロック４４の代わりに使用されてもよく、ドーパント・イオンは、バリア層のバリア・シャドーを超えて、ｎ−ウェル３６の側壁縁エリア内に注入されてもよい。ドーパント注入技法に応じて、ｐ−型ドーパント２２も同時にｐ−ウェル３８の側壁縁に注入されてもよいが、この場合、ｐ−型ドーパントはｐ−ウェル３８と同じｐ−型ドーピング型の上に重畳し、ｐ−ウェル３８内に縁抵抗器を作成しない。
【００１７】
[0023]  図２は、一例において、シャロー・トレンチ・アイゾレーション（ＳＴＩ）酸化物層５０または他のタイプのＳＴＩ絶縁体層を堆積しまたはそれ以外の方法で形成し、ＳＴＩ酸化物層５０を平坦化し（化学機械的に研磨し）、ＳＴＩ窒化物バリア層４２（ＳＴＩ窒化物バリア・ブロック４４、４６を含む）を除去し、デバイス・ゲート層５２を形成するための追加プロセス工程後における、図１に示したＣＭＯＳデバイス１０Ａに対応するＣＭＯＳデバイス１０Ｂの横断面図を示す。ＣＭＯＳデバイス１０Ｂは、つまり、ｎ−ウェル３６およびｐ−ウェル３８の上に、デバイス・ゲート層５２内にトランジスタ・ゲートを含み、ｎ−ウェル３６内に自己整合縁抵抗器２０を有することができる。デバイス・ゲート層５２は、種々の例において、堆積することによって、または熱成長させることによって形成することができる。このように、自己整合縁抵抗器２０は、デバイス・ゲート層５２に自己整合されたソースおよびドレイン（図２には示されていない）を接続することができる。以下で更に詳しく説明するように、ソースおよびドレインもｎ−型であってもよい。ｐ−型ドーピングの自己整合縁抵抗器２０は、このように、ソースおよびドレイン間の抵抗が、ソース−ドレイン間バイアスに比例して増大することを可能にすることができる。
【００１８】
[0024]  このように、埋め込み酸化物層３２およびＳＴＩ酸化物層５０は、ｎ−ウェル３６およびｐ−ウェル３８を互いに、そして、他の同様のｎ−ウェルおよびｐ−ウェル対のような、デバイス層３４内に形成された他のＣＭＯデバイス（図１には示されていない）から電気的に絶縁し分離することができる。他の例では、ＣＭＯＳデバイスには、ｐ−ウェル３８内のシリコン・アイランド側壁縁に沿って、ｎ−型自己整合縁抵抗器が形成されてもよい。ＳＴＩ窒化物バリア層４２（または他のバリア層）を除去するプロセス工程は、例えば、高温燐剥奪(hot phosphoric strip)を使用することを含んでもよい。
【００１９】
[0025]  ある例では、ｐ−型ドーパント２２がイオン注入プロセスによって堆積されても(deposit)よい。種々の例では、「注入」は、ｐ−型ドーパント２２をｎ−ウェル３６内に埋め込む、一体化する(integrate)、または堆積する(deposit)任意のプロセスを含むことができる。ある例では、ｐ−型ドーパント２２は、多数の注入工程において、各注入工程間でＣＭＯＳデバイス１０Ａ／１０Ｂ（纏めて「ＣＭＯＳデバイス１０」）をホストするウェハを位置決めし直しながら、自己整合縁抵抗器２０を形成するために、ｎ−ウェル３６の側壁縁内に堆積することができる。例えば、ｐ−型ドーパント２２は、４回の工程において注入するために４つの等しく分割された部分に分割されてもよく、各注入工程の間にウェハを９０°回転させればよい。これは四分モード注入として知られているプロセスである。本開示は、自己整合縁抵抗器を作成するためにＳＴＩ  ＳＯＩプロセスを紹介するが、他のタイプの分離方式または他のプロセス例においてパターニングおよびエッチング工程を使用して、自己整合縁抵抗器を作成することもできる。
【００２０】
[0026]  このように、ｎ−ウェル３６およびｐ−ウェル３８によって形成されたシリコン・アイランドの高さは、自己整合縁抵抗器２０を形成するときに、ｐ−型ドーパント２２の注入幅を決定することができる。自己整合縁抵抗器２０を形成するためのｐ−型ドーパント２２の注入の長さは、ゲート寸法によって制御することができ、ゲート寸法は、ＣＭＯＳプロセスにおいて最も高度に制御される寸法であると言うことができる。自己整合縁抵抗器２０を形成するためのｐ−型ドーパント２２の注入の深さは、注入変数によって制御することができ、注入変数もＣＭＯＳプロセスにおいて高度に制御することができる。このように、自己整合縁抵抗器２０は、非常に小さいサイズ、非常に高い抵抗（例えば、約１００，０００オームから百万オーム超）、および公称リード−ライト・マージンで、正確に形成することができる。このため、自己整合縁抵抗器２０は、宇宙を拠点とするアセットのような特殊用途に適し、電源電圧が低く、大きな温度範囲にわたってＳＥＵを低減または防止した、小型の回路アーキテクチャを実施可能にすることができる。
【００２１】
[0027]  図３は、二次元シミュレーション例にしたがって、異なる注入特性で注入されたそれぞれの自己整合縁抵抗器２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ（纏めて「自己整合縁抵抗器２０」）を有するＣＭＯＳデバイス１０１、１０２、１０３、１０４、１０５、１０６（「ＣＭＯＳデバイス１０１〜１０６」）の種々の例の断面図の横断面図(lateral cross-section views of section views)を示す。また、ＣＭＯＳ１０１〜１０６は、それぞれの自己整合縁抵抗器２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆから、それぞれの反転境界２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ、２１Ｅ、２１Ｆによって分離された、それぞれのｎ−ウェル３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３６Ｅ、３６Ｆ（纏めて「ｎ−ウェル３６」）も有する。図３は、埋め込み酸化物層３２およびＳＴＩ酸化物層５０によって分離されたｎ−ウェル３６および自己整合縁抵抗器２０を有し、上にゲート層５２がある、ＣＭＯＳデバイス１０１〜１０６の各々の断面を示す。図３における６つの断面図の各々は、ソース−ドレイン間方向から見たゲートの半分の断面図である。各場合において、自己整合縁抵抗器２０は、金属接合部に沿って周囲のｎ−ウェル３６から別れていると考えることができ、ｎ−ウェル３６のｎ−型ドーピング濃度、および自己整合縁抵抗器２０のｐ−型ドーピング濃度は均衡している。
【００２２】
[0028]  更に、図３は、異なる注入変数、具体的には、図３の例では、注入エネルギおよび注入量(dose)がどのように、プロセス・シミュレーションにおいて自己整合縁抵抗器２０のサイズ、形状、およびドーピング濃度を決定することができるかを示す。具体的には、ＣＭＯＳデバイス１０２は、ＣＭＯＳデバイス１０１の自己整合縁抵抗器２０Ａよりも注入エネルギが高い自己整合縁抵抗器２０Ｂを示し、ＣＭＯＳデバイス１０３は、ＣＭＯＳデバイス１０２の自己整合縁抵抗器２０Ｂよりも注入エネルギが高い自己整合縁抵抗器２０Ｃを示す。図示する特定的な例では、ＣＭＯＳデバイス１０１〜１０３は、それぞれ、２０、３５、および５０キロ−電子ボルト（ｋｅＶ）の注入エネルギを示す。他の例では、注入のエネルギは、個々のＣＭＯＳデバイスの具体的な特性に応じて、自己整合縁抵抗器２０Ｂがトランジスタ側壁縁抵抗器として機能するために十分な電流が流れることを可能にするために、１０ｋｅＶ以下、または１００ｋｅＶ以上とすることができる。
【００２３】
[0029]  つまり、自己整合縁抵抗器２０Ｂの抵抗は、ソースとドレインとの間に、ＣＭＯＳデバイス１０２によって形成されたゲートを通る導電路を形成することができる。自己整合縁抵抗器２０Ｂの抵抗は、ゲートのゲート・バイアスをオンにしたときに、選択された値の電流が抵抗器を通過することを可能にするのに十分であり、更にゲートのゲート・バイアスをオフにしたときに、それよりも低い値の電流が抵抗器を通過することを可能にするのに十分であればよい。ドーパントは、選択された注入量、および選択された注入エネルギで、電流がこのように抵抗器を通過することを可能にするのに十分な抵抗を設けるように注入されればよい。
【００２４】
[0030]  ＣＭＯＳデバイス１０４〜１０６は、それぞれ、ＣＭＯＳデバイス１０１〜１０３と同じ注入エネルギを示すが、注入量は多くなっている。具体的には、ＣＭＯＳデバイス１０１〜１０３は全て１平方センチメートル当たり３×１０１４イオンの注入量で示されており、一方ＣＭＯＳデバイス１０４〜１０６は全て１平方センチメートル当たり５×１０１４イオンの注入量で示されている。他の例では、選択された注入量は、十分な電流が自己整合縁抵抗器２０Ｂを通過することを可能にするための具体的なＣＭＯＳデバイスの特性に応じて、１平方センチメートル当たり１×１０１４イオン以下、または１平方センチメートル当たり１×１０１５イオン以上であってもよい。自己整合縁抵抗器２０の抵抗値は、注入量が多いほど抵抗が小さくなるように、注入の特性によって決定されてもよい。
【００２５】
[0031]  図４は、三次元シミュレーション例において自己整合縁抵抗器２０Ｇを有する他のＣＭＯＳデバイス例の傾斜長手方向／方位方向断面図および断面図であり、ＣＭＯＳデバイス例は、傾斜長手方向／方位方向断面図（図１〜図３の図に対して垂直）では１１１Ａで示され、そして横断面図（図１〜図３におけると同様）では１１１Ｂで示されている（纏めて「ＣＭＯＳデバイス１１１」とする）。図１１１Ｂは、図１１１Ａにおける垂直基準線１１２Ａに沿った横断面図である。図１１１Ａは、一例における、ｎ−ウェル３６に対する自己整合縁抵抗器２０Ｇの横方向分布を示す。自己整合縁抵抗器２０Ｇは、この例では、幅が０．３４マイクロメートル（ミクロン）のｐ−型チャネルを形成する（そして、他の例では、もっと広い幅または狭い幅を有してもよい）。図１１１Ａおよび図１１１Ｂは、双方共、図１１１Ｂの右側における−２．０×１０１８から左側における＋１．２×１０１８までというようなドーピング濃度を破線で示す。この破線は、ほぼ半桁毎の境界線(half-order of magnitude boundaries)である。長手方向／方位方向図１１１ＡにおけるＣＭＯＳデバイス１１１は、ｎ−ウェル３６の断面を、その縁近傍、および自己整合縁抵抗器２０Ｇとの接合部の近傍において示す。また、斜視図１１１ＡにおけるＣＭＯＳデバイスは、ＳＴＩ酸化物層５０を示し、更にゲート層５２の各側において、ＣＭＯＳデバイスの上面上に、ソースおよびドレイン・インプラント６２および６４をそれぞれ示し、更にバルク・シリコン基板３０を示す。
【００２６】
[0032]  ＣＭＯＳデバイス１１１の図１１１Ｂは、シリコン・デバイス層３４におけるｎ−ウェル３６に対する自己整合縁抵抗器２０Ｇの横方向分布を示し、シリコン・デバイス層３４の上方にゲート層５２が配置されている。また、図１１１Ｂは、反転境界２１の各側において、それぞれ、自己整合縁抵抗器２０Ｇおよびｎ−ウェル３６内部に、空乏領域境界１９および２３も示す。反転境界２１は、ｐ−型自己整合縁抵抗器２０Ｇとｎ−ウェル３６との間に境界を定める。図１１１Ｂに示すように、空乏領域境界１９および２３は、ドレイン注入６４のドレイン電圧Ｖｄおよびソース注入６２のソース電圧ＶＳが−１．９５ボルトで印加され、本体電圧Ｖｂｏｄｙおよびゲート電圧Ｖｇａｔｅがゼロであるときに、ｎ−ウェル３６におけるｎ−型材料と自己整合縁抵抗器２０Ｇにおけるｐ−型材料との間における空乏領域の縁となる。この例では、自己整合縁抵抗器２０Ｇの抵抗の大部分は、図１１１Ｂに示すように、空乏領域境界１９の右側にある自己整合縁抵抗器２０Ｇの中核部分によるものであり、空乏領域境界１９と反転境界２１との間の自己整合縁抵抗器２０Ｇの空乏領域部分内部よりも、遙かに高いｐ−型対ｎ−型ドーピング比率を有する。
【００２７】
[0033]  図５は、一例において、図４における傾斜長手方向／方位角方向断面図１１１Ａに示すような、トランジスタ・ゲートの対向する両側におけるドレイン注入６４およびソース注入６２によるドレイン電圧掃引(sweep)およびそれに続くソース電圧掃引における、図４の自己整合縁抵抗器２０Ｇのソース−ドレイン導電性特性のグラフを示す。図５における左側のｙ軸は、ゼロから１２マイクロアンペアまでの電流を示し、低い方のｘ軸は、左から右に向かって−１．９５から０ボルトまでのソース電圧を示し、上側のｘ軸は、右から左に向かって−１．９５から０ボルトまでのドレイン電圧を示す。円弧１２１は、ドレイン電圧が０から−１．９５ボルトに上昇し電流が０から１２マイクロアンペアに上昇する際のドレイン電圧掃引を示し、円弧１２２は、本体電圧およびゲート電圧が０である間において、ソース電圧が０から−１．９５ボルトに上昇し電流が１２マイクロアンペアから０に落下ときのその後のソース電圧掃引を示す。
【００２８】
[0034]  図５のグラフは、自己整合縁抵抗器２０Ｇが全ての条件下において導電性を維持することを示し、更にソース−ドレイン電圧が、自己整合縁抵抗器２０Ｇを通じた導通を可能にする十分な空乏領域を含むことを示す。ＣＭＯＳデバイス１１１をオンおよびオフにすると、有効な深い空乏に駆動することができる。これは、デバイス上に本体連係バイアス(body tie bias)を有するのと等価である。ＣＭＯＳデバイス１１１は、ゲート・バイアス電圧または本体バイアス電圧が発生すると、オフになるのが妨げられる。自己整合縁抵抗器２０Ｇの有効抵抗は、ソース−ドレイン間バイアス電圧に比例して変化することができ、ほぼ１００，０００から千万オームの範囲を取ることができる。ドレイン−ソース間バイアス電圧がほぼ０であるときの自己整合縁抵抗器２０Ｇの有効抵抗は、この例では、本体バイアスの関数として、約９０，０００から２００，０００オームまで変化することができる。この例では、トランジスタをオフにして、本体が深い空乏に入ったときに、２００，０００オームの最悪過渡抵抗(worst case transient resistance)が生ずる可能性がある。他の例では、ドレインおよびソース電圧は、−１．９５の代わりに、−１．２ボルトまでにしてもよく、最悪過渡抵抗効果は小さくなるであろう。
【００２９】
[0035]  図６は、ＣＭＯＳデバイスの実体的実現例における実験測定結果による、３つの異なるＣＭＯＳデバイス例におけるオンおよびオフ・ゲート・バイアス条件におけるドレイン電圧Ｖｄｒａｉｎの関数とした、自己整合縁抵抗器２０Ｇを通過する電流の例のグラフ１３１、１３２、１３３、１３４を示す。グラフ１３１および１３３は、ドーピング注入密度を１平方センチメートル当たり３×１０１４イオンとした３つのＣＭＯＳデバイスの各々における、電圧に対する電流をそれぞれ対数目盛および直接目盛で示し、グラフ１３２および１３４は、ドーピング注入密度を１平方センチメートル当たり５×１０１４イオンとした３つのＣＭＯデバイスの各々における、電圧に対する電流を、同様にそれぞれ対数目盛および直接目盛で示す。グラフ１３１〜１３４は全て、ｙ軸に沿った自己整合縁抵抗器２０Ｇを通過する電流をマイクロアンペア単位で示し、印加されたドレイン電圧をｘ軸に沿って電圧単位で示す。グラフ１３１および１３２は、対数目盛であり、一方グラフ１３３および１３４は、それぞれ、グラフ１３１および１３２の対象区間を均等目盛で詳細に示す。
【００３０】
[0036]  ３つの異なるＣＭＯＳデバイスは、高電圧（ＨＶ）、低電圧（ＬＶ）、および超低電圧（ＳＬＶ）バージョンであり、各場合におけるドレイン電圧Ｖｄｒａｉｎは０から１．２ボルトに上昇する。この例では、ＨＶバージョンＣＭＯＳデバイスは、３．３ボルト・トランジスタを有することができ、ＬＶバージョンＣＭＯＳデバイスは、１．８ボルト・トランジスタを有することができ、ＳＬＶバージョンＣＭＯＳデバイスは、１．２ボルト・トランジスタを有することができる。
【００３１】
[0037]  各例では、自己整合縁抵抗器２０Ｇは、先に説明した図４および図５の例におけるように、幅が０．３４ミクロンのｐ−型チャネルを有する。自己整合縁抵抗器２０Ｇを通過する電流は、自己整合縁抵抗器２０Ｇの電圧／抵抗として変動し、抵抗はドレイン電圧に比例して変動し、図４に示すように、ｎ−ウェル３６のハロ注入量および自己整合縁抵抗器２０Ｇの縁注入量の関数である。これらの例では、自己整合縁抵抗器２０Ｇは、約１００，０００から百万オームの範囲の抵抗を達成することができる。自己整合縁抵抗器２０Ｇは、ＣＭＯＳデバイスの特定バージョンの電圧に関して指定された抵抗に調整されたｐ−型ドーピング注入レベルを有することができ、ＳＬＶバージョンでは比較的低いドーピング・レベルおよび比較的高い抵抗となり、ＬＶバージョンではもっと高いドーピング・レベルおよびもっと低い抵抗となり、ＨＶバージョンでは更にもっと高いドーピング・レベルおよび更にもっと低い抵抗となる。このように、自己整合縁抵抗器２０Ｇの注入レベルは、ＣＭＯＳデバイス・バージョンの電圧に関して調節して、適用可能な電圧範囲にわたって指定された抵抗を目標にすることができる。この例は、ｐ−型ドーパントをｎ−型ウェルの側壁縁内に注入して自己整合縁抵抗器２０Ｇを形成することに関して論じたが、他の例では、ｐ−型ウェルの縁内へのｎ−型ドーピング注入によって形成された自己整合縁抵抗器によって実現することもできる。
【００３２】
[0038]  グラフ１３１〜１３４において、ＣＭＯＳデバイスにおけるドレイン電圧が印加される、即ち、オンにするとき、ドレイン電圧Ｖｄｒａｉｎオン状態における方が高い値の電流が生じる。この条件では、電流は自己整合縁抵抗器２０Ｇを短絡する(short out)。ドレイン電圧をオフにすると、抵抗が高い値で残る。このため、自己整合縁抵抗器２０Ｇは、ＣＭＯＳデバイスのドレイン電圧をオフにしたときもなお、ＣＭＯＳデバイスの本体に電圧を印加させることを可能にする。このため、自己整合縁抵抗器２０Ｇは、ＣＭＯＳデバイスにおける浮遊体効果を防止し、ＣＭＯＳデバイスを含むＳＲＡＭセルにおいてＳＥＵの危険性を軽減することができる。
【００３３】
[0039]  図７は、本開示の実証的態様にしたがって、自己整合縁抵抗器を有するＣＭＯＳデバイスを形成するプロセス例５００のフローチャートを示す。この例では、プロセス５００は、バリアによって覆われたドープ半導体ウェル内にドーパントを注入するステップを含み、ドープ半導体ウェルは埋め込み絶縁体上に配置され、ドーパントは、ドープ半導体ウェルとは逆のドーピング型であり、これによってドープ半導体ウェルの縁上に抵抗器を形成し、この抵抗器は逆のドーピング型を有する（例えば、自己整合縁抵抗器２０を形成するために、ＳＴＩ窒化物バリア層４２のＳＴＩ窒化物バリア・ブロック４４のバリアによって覆われたｎ−型ドープ半導体ウェル３６の側壁縁に、硼素のようなｐ−型ドーパント２２を注入し、ｎ−ウェル３６は、埋め込み酸化物層３２の絶縁体上に配置され、ｐ−型ドーパント２２は、前述のように、ｎ−型ウェル３６とは逆のドーピング型である）（５０２）。更に、プロセス５００は、抵抗器に隣接して第２絶縁体を形成するステップを含む（例えば、自己整合縁抵抗器２０に隣接することを含むＣＭＯＳデバイス１０上にＳＴＩ酸化物層５０を堆積する）（５０４）。更に、プロセス５００は、バリアを除去するステップを含む（例えば、ＳＴＩ窒化物バリア・ブロック４４を除去する）（５０６）。更に、プロセス５００は、ドープ半導体ウェル上にゲート層を形成することによって、ドープ半導体ウェルおよび抵抗器に隣接してゲートを形成するステップを含む（例えば、ｎ−ウェル３６を含むＣＭＯＳデバイス１０上にゲート層５２を堆積するかまたは熱成長させる）（５０８）。
【００３４】
[0040]  以上、ＳＯＩプロセスにおけるＳＴＩ方式を参照して、種々の方法例について説明したが、ＳＯＩプロセスの他の時点において他の例も実行することができる。ある例では、本明細書において説明した自己整合縁抵抗器は、特に、放射線硬化回路において有利であると考えられる。このような回路は、本明細書において説明した自己整合縁抵抗器を使用して、イオン誘発グリッチング(glitching)、状態変化、または他の障害モードを軽減することができる。しかしながら、本明細書において説明した自己整合縁抵抗器は、放射線硬化要求を伴わない種々の他の用途においても適宜使用されてもよいことも想定の範囲内である。「堆積」(deposited)という用語は、一般に、化学蒸着（ＣＶＤ）、プラズマ・エンハンスＣＶＤ、および誘電体または他の半導体関連膜を製作する他の方法にも当てはまることもある。
【００３５】
[0041]  以上、本開示の種々の態様について説明した。これらおよびその他の態様は、以下の請求項の範囲内に該当する。
【図１】
0006746365.tif 000002
【図２】
0006746365.tif 000003
【図３】
0006746365.tif 000004
【図４】
0006746365.tif 000005
【図５】
0006746365.tif 000006
【図６】
0006746365.tif 000007
【図７】
0006746365.tif 000008