(57)【特許請求の範囲】
【請求項１】
ゲート電極がダイオードを介して出力端子に結線されたデプレッション型ＮＭＯＳトランジスタと、
前記デプレッション型ＮＭＯＳトランジスタに直列に接続された、飽和結線された第１のエンハンスメント型ＮＭＯＳトランジスタと、
前記デプレッション型ＮＭＯＳトランジスタの前記ゲート電極にさらに接続された入力端子と、を有し、
前記デプレッション型ＮＭＯＳトランジスタは、前記第１のエンハンスメント型ＮＭＯＳトランジスタとゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイルが同一である第２のエンハンスメント型ＮＭＯＳトランジスタにおいて、ゲート電極と基板の間からトラップされていた電子が抜けること、あるいはホールがトラップされることにより見かけ上の閾値電圧が負となり、デプレッション型ＮＭＯＳトランジスタとして動作するようになったものであることを特徴とする基準電圧発生回路。
【請求項２】
ゲート電極がダイオードを介してＧＮＤに結線されたデプレッション型ＮＭＯＳトランジスタと、
前記デプレッション型ＮＭＯＳトランジスタと直列に接続された第１のエンハンスメント型ＰＭＯＳトランジスタと、
飽和結線された第１のエンハンスメント型ＮＭＯＳトランジスタと、
前記第１のエンハンスメント型ＮＭＯＳトランジスタと直列に接続されるとともに、前記第１のエンハンスメント型ＰＭＯＳトランジスタとミラー接続された第２のエンハンスメント型ＰＭＯＳトランジスタと、
前記第１のエンハンスメント型ＮＭＯＳトランジスタと前記第２のエンハンスメント型ＰＭＯＳトランジスタとに接続されている出力端子と
前記デプレッション型ＮＭＯＳトランジスタの前記ゲート電極にさらに接続された入力端子と、を有し、
前記デプレッション型ＮＭＯＳトランジスタは、前記第１のエンハンスメント型ＮＭＯＳトランジスタとゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイルが同一である第２のエンハンスメント型ＮＭＯＳトランジスタにおいて、ゲート電極と基板の間からトラップされていた電子が抜けること、あるいはホールがトラップされることにより見かけ上の閾値電圧が負となり、デプレッション型ＮＭＯＳトランジスタとして動作するようになったものであることを特徴とする基準電圧発生回路。
【請求項３】
ゲート電極が出力端子に結線された第１のデプレッション型ＮＭＯＳトランジスタと、
前記第１のデプレッション型ＮＭＯＳトランジスタのソースに直列に接続された、ダイオードを介して飽和結線されたエンハンスメント型ＮＭＯＳトランジスタと、
前記エンハンスメント型ＮＭＯＳトランジスタのゲート電極にさらに接続された入力端子と、を有し、
前記エンハンスメント型ＮＭＯＳトランジスタは、前記第１のデプレッション型ＮＭＯＳトランジスタとゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイルが同一である第２のデプレッション型ＮＭＯＳトランジスタにおいて、ゲート電極と基板の間に電子がトラップされることにより見かけ上の閾値電圧が正となり、エンハンスメント型ＮＭＯＳトランジスタとして動作するようになったものであることを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関する。
【背景技術】
【０００２】
従来の基準電圧発生回路（ＥＤ型基準電圧発生回路）について説明する。
電流源として機能するよう接続されるデプレション型ＮＭＯＳトランジスタ（以下Ｄ型ＮＭＯＳ）は、ダイオード接続されるエンハンスメント型ＮＭＯＳトランジスタ（以下Ｅ型ＮＭＯＳ）に定電流を流し込む。この定電流に基づき、前記Ｅ型ＮＭＯＳに、基準電圧が発生する。図５は、従来の基準電圧発生回路の回路例を示した図である。図５の回路図では、基準電圧Ｖｒｅｆは、下記［数１］式のようになる。
【０００３】
【数１】
0006636834.tif 000002
【０００４】
ここで、ＶＴＥは前記Ｅ型ＮＭＯＳの閾値電圧、ＶＴＤは前記Ｄ型ＮＭＯＳの閾値電圧、ＫＮＥは、前記Ｅ型ＮＭＯＳのＫ値、ＫＮＤは前記Ｄ型ＮＭＯＳのＫ値である。ＶＴＥの温度Ｔに対する変化量をΔＶＴＥ／ΔＴ、｜ＶＴＤ｜の温度Ｔに対する変化量をΔ｜ＶＴＤ｜／ΔＴとすると、Ｖｒｅｆの温度Ｔに対する変化量ΔＶｒｅｆ／ΔＴは、ΔＶＴＥ／ΔＴとΔ｜ＶＴＤ｜／ΔＴに依存することになる。
【０００５】
これまで基準電圧発生回路として、前記Ｅ型ＮＭＯＳを前記Ｄ型ＮＭＯＳのゲート電極以外を同じ構造にしたトランジスタとし、前記Ｅ型ＮＭＯＳのゲート電極をＰ型の不純物がドープされた多結晶シリコン、前記Ｄ型ＮＭＯＳのゲート電極をＮ型の不純物がドープされた多結晶シリコン、として構成する方法などの方法が考えられた（特許文献１）。この方法では、前記Ｅ型ＮＭＯＳと前記Ｄ型ＮＭＯＳの基板側の構造を同じ構造とし、特にチャネル領域への不純物の注入を共通にすることにより、ΔＶＴＥ／ΔＴとΔ｜ＶＴＤ｜／ΔＴの絶対値を近い値にすることができ、基準電圧の温度依存性を小さくすることに効果があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５９−２００３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、ＩＣにはこれまで以上に温度変化に対して安定な動作が求められるようになってきた。前述の方法では、基板側の構造を同じ構造にしたが、ゲート電極の多結晶シリコンの極性が異なっているため、前記ΔＶＴＥ／ΔＴと前記Δ｜ＶＴＤ｜／ΔＴを全く同じにすることが出来ない。よって、基準電圧の温度依存性が残ってしまう。本発明は、上述の不具合を鑑みてより温度変化が少なく、更にプロセスばらつきにも安定な基準電圧発生回路を提供することを課題とするものである。
【課題を解決するための手段】
【０００８】
本発明の基準電圧発生回路は、前記ＥＤ型基準電圧発生回路のＤ型ＮＭＯＳとＥ型ＮＭＯＳのトランジスタの構造をゲート電極材や、閾値電圧調整のためのチャネルイオン注入も含め全く同じＤ型ＮＭＯＳトランジスタ構造とし、一方のＮＭＯＳトランジスタのゲート電極／基板間に電圧を印加して電荷のトラップを発生させることで閾値電圧を変化させてＥ型ＮＭＯＳとするＥＤ型基準電圧発生回路とする。或は、前記ＥＤ型基準電圧発生回路のＤ型ＮＭＯＳとＥ型ＮＭＯＳのトランジスタの構造を閾値電圧調整のためのチャネルイオン注入も含め全く同じＥ型ＮＭＯＳトランジスタ構造とし、一方のＮＭＯＳトランジスタのゲート電極／基板間に電圧を印加して電荷のトラップを発生させることで閾値電圧を変化させてＤ型ＮＭＯＳとするＥＤ型基準電圧発生回路とする。
【発明の効果】
【０００９】
前記ＥＤ型基準電圧発生回路のＤ型ＮＭＯＳとＥ型ＮＭＯＳのトランジスタの構造をゲート電極も含め全く同じＮＭＯＳトランジスタ構造としたので、Ｄ型ＮＭＯＳとＥ型ＮＭＯＳの閾値電圧およびＫ値の構造に起因する温度変化が同じになり、ΔＶＴＥ／ΔＴとΔ｜ＶＴＤ｜／ΔＴの絶対値を従来技術より近い値とすることができる。即ち、温度に対してより一定の基準電圧が出力できる基準電圧発生回路とすることができる。
【００１０】
更に、ΔＶＴＥ／ΔＴとΔ｜ＶＴＤ｜／ΔＴは、それぞれＶＴＥと｜ＶＴＤ｜の値に依存しているが、Ｄ型ＮＭＯＳとＥ型ＮＭＯＳのトランジスタの構造をゲート電極材や、閾値電圧調整のためのチャネルイオン注入も含め全く同じＮＭＯＳトランジスタ構造としているので、ΔＶＴＥ／ΔＴとＶＴＥの関係及びΔ｜ＶＴＤ｜／ΔＴの｜ＶＴＤ｜の関係も同じ相関関係になる。これは、チャネルイオン注入ばらつきなどのプロセスばらつきにより、ＶＴＥが変化しても｜ＶＴＤ｜も同じ量だけ変化して、ＶＴＥ＋｜ＶＴＤ｜を一定に保つことが出来るうえに、Δ｜ＶＴＤ｜／ΔＴとΔ｜ＶＴＤ｜／ΔＴも同じ値を維持することができる。即ち、プロセスばらつきに対してもより一定の基準電圧が出力できる基準電圧発生回路とすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施例に係るＥＤ型基準電圧発生回路である。
【図２】前記図２のＭ１トランジスタのゲート／基板間に正電圧を加えた場合の閾値電圧ｖｓ印加時間の関係を示したグラフである。
【図３】本発明の第２の実施例に係るＥＤ型基準電圧発生回路である。
【図４】本発明の第３の実施例に係るＥＤ型基準電圧発生回路である。
【図５】従来の基準電圧発生回路の回路例である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について、図面に基づいて説明する。
【実施例１】
【００１３】
図１に第１の実施例を示す。同じ構造を有するＥ型ＮＭＯＳトランジスタＭ１とＥ型ＮＭＯＳトランジスタＭ２とダイオードＤｉ１とから構成される基準電圧発生回路である。ここでＥ型ＮＭＯＳトランジスタＭ１とＥ型ＮＭＯＳトランジスタＭ２とが同じ構造とは、ゲート絶縁膜の材料および厚さ、ゲート電極の材料および含まれる不純物の種類と濃度、チャネル領域の不純物プロファイル、ソース領域及びドレイン領域の構造及び不純物プロファイル、これら全てが同じであることを意味している。寸法以外は同じ製造条件により製造されたともいえる。
【００１４】
Ｅ型ＮＭＯＳトランジスタＭ１のゲート電極は逆方向のダイオードＤｉ１を介して、自身のソース電極および基準電圧の出力端子であるＶｒｅｆ端子に接続されている。前記Ｅ型ＮＭＯＳトランジスタＭ１のゲート電極にはさらに外部から電圧を印加するための端子であるＶ１端子が接続されている。ダイオードのカソードがＶ１端子に接続され、アノードがＶｒｅｆ端子に接続されている。前記Ｅ型ＮＭＯＳトランジスタＭ２は飽和結線されており、前記Ｅ型ＮＭＯＳトランジスタＭ１に直列に接続されており、飽和結線されたゲート電極とドレイン電極はＶｒｅｆ端子に接続されている。Ｖ１端子とＶｒｅｆ端子の間にダイオードＤｉ１を配したのは、Ｖ１端子にＶｒｅｆ端子に比べ高い電圧を印加することができるようにするためである。
【００１５】
図２はＥ型ＮＭＯＳトランジスタＭ１のゲート電極／基板間に正電圧を印加した時の印加時間と閾値電圧の変化を示す。横軸は印加時間であり、縦軸は閾値電圧である。実線はＥ型ＮＭＯＳトランジスタＭ１の場合であり、破線は後の説明において用いるためにＤ型ＮＭＯＳトランジスタの場合を示してある。ゲート電極／基板間に正電圧を印加する前においてはＥ型ＮＭＯＳトランジスタＭ１のゲート電極と基板の間に存在する界面あるいはゲート絶縁膜には、電子あるいはホールがトラップされているので、ゲート電極／基板間に印加された正の電圧により、印加時間によって最初は浅いトラップから電子が抜ける、あるいは浅いトラップにホールがトラップされることによりＥ型ＮＭＯＳトランジスタＭ１の閾値電圧は、見かけ上正から負へ変化する。さらに、正の電圧を印加すると、その後深いトラップに電子がトラップされることにより閾値電圧は見かけ上負から正へと変化する。図２のＡ点においては、Ｅ型ＮＭＯＳトランジスタＭ１は負の値の閾値電圧を有するＤ型のＮＭＯＳトランジスタとなっている。閾値電圧のこうした変動はゲート電極と基板の間に設けられたゲート絶縁膜が厚いほど顕著であり、最初の閾値電圧から±２V程度はシフトさせることが可能である。
【００１６】
このように、図１に示したＶｒｅｆ端子をＧＮＤとし、Ｖ１端子に正の電圧を印加して、Ｅ型ＮＭＯＳトランジスタＭ１の閾値電圧が負であるＤ型ＮＭＯＳトランジスタとなるように印加時間を調整すれば、Ｍ１とＭ２が同じトランジスタ構造でありながら、異なる閾値電圧を有するＥＤ型基準電圧発生回路を得ることが出来る。Ｍ１とＭ２を同じトランジスタ構造とすることにより、温度変化が少なく、更にプロセスばらつきにも安定な基準電圧発生回路とすることが出来る。
【実施例２】
【００１７】
第２の実施例では、図３のようにＭ１をＥ型ＮＭＯＳトランジスタ、Ｍ２をＭ１と同じ構造のＥ型ＮＭＯＳトランジスタとし、Ｅ型ＮＭＯＳトランジスタＭ１のゲート電極は定電流源用としてＧＮＤに結線され、Ｅ型ＮＭＯＳトランジスタＭ２は飽和結線されている。ＰＭＯＳトランジスタＭ３とＭ４とはミラー接続され、Ｅ型ＮＭＯＳトランジスタＭ１に流れる電流をＰＭＯＳトランジスタＭ３とＭ４のカレントミラーにより前記Ｍ２に流すようにし、前記Ｍ１のゲート電極とＶｒｅｆ端子間にダイオードＤｉ１、前記Ｍ１のゲート電極にＶ１端子を設けた。
【００１８】
前記第１の実施例と同様に、Ｖ１端子に正の電圧を印加して、Ｍ１の閾値電圧がＤ型ＮＭＯＳトランジスタとなるように印加時間を調整すれば、Ｍ１とＭ２が実施例１と同じ意味における同じトランジスタ構造でありながら異なる閾値電圧を有するＥＤ型基準電圧発生回路を得ることが出来る。Ｍ１とＭ２を同じトランジスタ構造とすることにより、温度変化が少なく、更にプロセスばらつきにも安定な基準電圧発生回路とすることが出来る。
【実施例３】
【００１９】
第３の実施例では、図４のようにＭ１をＤ型ＮＭＯＳトランジスタ、Ｍ２を前記Ｍ１と実施例１と同じ意味における同じ構造のＤ型ＮＭＯＳトランジスタとし、前記Ｍ１のゲートは定電流源用としてＧＮＤに結線され、前記Ｍ２は飽和結線されている。前記Ｍ２のゲート電極とＶｒｅｆ端子間にダイオードＤｉ２、前記Ｍ２のゲート電極にＶ２端子を設けた。
【００２０】
図２の破線は前記Ｄ型ＮＭＯＳトランジスタＭ２のゲート電極／基板間に正電圧を印加した時の印加時間と閾値電圧の変化を示している。ゲート電極／基板間に正電圧を印加する前においてはＤ型ＮＭＯＳトランジスタＭ２のゲート電極と基板の間に存在する界面あるいはゲート絶縁膜には、電子あるいはホールがトラップされているので、ゲート電極／基板間に印加された正の電圧により、印加時間によって最初は浅いトラップから電子が抜ける、あるいは浅いトラップにホールがトラップされることによりＤ型ＮＭＯＳトランジスタＭ２の閾値電圧は、見かけ上さらに負へ変化する。さらに、正の電圧を印加すると、その後深いトラップに電子がトラップされることにより閾値電圧は見かけ上負から正へと変化する。
【００２１】
図２の破線Ｂ点では、前記Ｍ２はＥ型ＮＭＯＳトランジスタとなっている。そこで、図４のＶｒｅｆ端子をＧＮＤとし、Ｖ２端子に正の電圧を印加して、前記Ｍ２の閾値電圧がＥ型ＮＭＯＳトランジスタとなるように印加時間を調整すれば、Ｍ１とＭ２が同じトランジスタ構造を有するＥＤ型基準電圧発生回路を得ることが出来る。Ｍ１とＭ２を同じトランジスタ構造とすることにより、温度変化が少なく、更にプロセスばらつきにも安定な基準電圧発生回路とすることが出来る。
【符号の説明】
【００２２】
Ｍ１    定電流源用ＮＭＯＳトランジスタ
Ｍ２    飽和結線されたＮＭＯＳトランジスタ
Ｍ３    カレントミラー用ＰＭＯＳトランジスタ
Ｍ４    カレントミラー用ＰＭＯＳトランジスタ
【図１】
0006636834.tif 000003
【図２】
0006636834.tif 000004
【図３】
0006636834.tif 000005
【図４】
0006636834.tif 000006
【図５】
0006636834.tif 000007