(57)【特許請求の範囲】
【請求項１】
平面視において四角形状の半導体基板と、
前記半導体基板の中央部に設けられた活性部と、
前記活性部の周囲に設けられた周辺部と、
前記周辺部に設けられ、前記活性部を包囲する抵抗性フィールドプレートと、
を備える半導体装置であって、
前記抵抗性フィールドプレートは、
前記活性部を包囲する内周側抵抗性フィールドプレートと、
前記内周側抵抗性フィールドプレートから離間して、前記内周側抵抗性フィールドプレートよりも前記半導体基板の外周側に設けられ、前記活性部を包囲する外周側抵抗性フィールドプレートと、
前記内周側抵抗性フィールドプレートと前記外周側抵抗性フィールドプレートとの間に設けられ、前記内周側抵抗性フィールドプレートと前記外周側抵抗性フィールドプレートとを電気的に接続する中間抵抗性フィールドプレートと、
を有し、
前記中間抵抗性フィールドプレートは、
第１中間抵抗性フィールドプレートと、
複数の第２中間抵抗性フィールドプレートと、
から構成され、
前記第１中間抵抗性フィールドプレートの一端は、前記内周側抵抗性フィールドプレートと接続し、前記第１中間抵抗性フィールドプレートの他端は、前記外周側抵抗性フィールドプレートと接続し、
前記第１中間抵抗性フィールドプレートは、前記内周側抵抗性フィールドプレートと前記外周側抵抗性フィールドプレートとを結ぶ第１方向に互いに離間して配置され、かつ、前記第１方向と直交する第２方向に直線状に延在する複数の第１部分を備えた、前記第２方向に沿って往復を繰り返す平面パターンを有し、
複数の前記第２中間抵抗性フィールドプレートは、複数の前記第１部分の一方側の第１端部にそれぞれ繋がり、曲率を有して延在し、
前記第１端部に繋がる前記第２中間抵抗性フィールドプレートの端部と反対側の前記第２中間抵抗性フィールドプレートの端部は、開放されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１端部に繋がる前記第２中間抵抗性フィールドプレートの端部と反対側の前記第２中間抵抗性フィールドプレートの端部は、直線形状である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
複数の前記第１部分の長さは、同じである、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１方向における前記第１部分のピッチは同一である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１中間抵抗性フィールドプレートの幅と前記第２中間抵抗性フィールドプレートの幅とは同じである、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
熱平衡状態では、複数の前記第２中間抵抗性フィールドプレートに電流が流れない、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記抵抗性フィールドプレートは、絶縁膜を介して前記半導体基板の第１主面上に形成されており、
前記抵抗性フィールドプレートの下方の前記半導体基板には、前記第１主面から第１深さを有する表面電界緩和層が設けられている、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記活性部には、複数のＩＧＢＴ素子が形成されており、前記ＩＧＢＴ素子のエミッタ領域に第１電極を介して前記内周側抵抗性フィールドプレートが電気的に接続され、前記ＩＧＢＴ素子のコレクタ領域に第２電極を介して前記外周側抵抗性フィールドプレートが電気的に接続される、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
４つの前記中間抵抗性フィールドプレートが、前記内周側抵抗性フィールドプレートと前記外周側抵抗性フィールドプレートとの間に並列に接続されており、
前記周辺部は、前記半導体基板のそれぞれの辺に沿って位置する４つの直線部分と、前記半導体基板の対角線上に位置する４つのコーナー部分と、を含み、
前記第１中間抵抗性フィールドプレートは、前記直線部分に配置され、
前記第２中間抵抗性フィールドプレートは、前記コーナー部分に配置され、
４つの前記中間抵抗性フィールドプレートが前記活性部を囲むように配置されている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
４つの前記第１中間抵抗性フィールドプレートのそれぞれの前記一端が、前記内周側抵抗性フィールドプレートに沿って等間隔に前記内周側抵抗性フィールドプレートと接続している、半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記内周側抵抗性フィールドプレートに最も近い位置にある前記第１部分の前記第１端部と反対側の第２端部が、前記内周側抵抗性フィールドプレートと接続している、半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記内周側抵抗性フィールドプレートに最も近い位置にある前記第１部分の前記第１端部が、前記内周側抵抗性フィールドプレートと接続する、前記第１中間抵抗性フィールドプレートと、
前記内周側抵抗性フィールドプレートに最も近い位置にある前記第１部分の前記第１端部と反対側の第２端部が、前記内周側抵抗性フィールドプレートと接続する、前記第１中間抵抗性フィールドプレートとが、前記周辺部に交互に配置されている、半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記第１中間抵抗性フィールドプレートおよび前記第２中間抵抗性フィールドプレートは、第１導電型の多結晶シリコンからなり、
隣り合う２つの前記中間抵抗性フィールドプレートにおいて、互いに対向する、一方の前記中間抵抗性フィールドプレートを構成する前記第１中間抵抗性フィールドプレートの複数の前記第１部分の前記第１端部と反対側の第２端部と、他方の前記中間抵抗性フィールドプレートを構成する複数の前記第２中間抵抗性フィールドプレートの開放された端部とが、前記第１導電型と異なる第２導電型の多結晶シリコンからなる接続部分を介してそれぞれ繋がる、半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
２つの前記中間抵抗性フィールドプレートが、前記内周側抵抗性フィールドプレートと前記外周側抵抗性フィールドプレートとの間に並列に接続されており、
前記周辺部は、前記半導体基板のそれぞれの辺に沿って位置する４つの直線部分と、前記半導体基板の対角線上に位置する４つのコーナー部分と、を含み、
前記第１中間抵抗性フィールドプレートは、対向する２つの前記直線部分に配置され、
前記第２中間抵抗性フィールドプレートは、前記第１中間抵抗性フィールドプレートが配置されない前記周辺部に配置され、
２つの前記中間抵抗性フィールドプレートが前記活性部を囲むように配置されている、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記内周側抵抗性フィールドプレートに最も近い位置にある前記第１部分の前記第１端部と反対側の第２端部が、前記内周側抵抗性フィールドプレートと接続している、半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
１つの前記中間抵抗性フィールドプレートが、前記内周側抵抗性フィールドプレートと前記外周側抵抗性フィールドプレートとの間に接続されており、
前記周辺部は、前記半導体基板のそれぞれの辺に沿って位置する４つの直線部分と、前記半導体基板の対角線上に位置する４つのコーナー部分と、を含み、
前記第１中間抵抗性フィールドプレートは、１つの前記直線部分に配置され、
前記第２中間抵抗性フィールドプレートは、前記第１中間抵抗性フィールドプレートが配置されない前記周辺部に配置され、
１つの前記中間抵抗性フィールドプレートが前記活性部を囲むように配置されている、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記内周側抵抗性フィールドプレートに最も近い位置にある前記第１部分の前記第１端部と反対側の第２端部が、前記内周側抵抗性フィールドプレートと接続している、半導体装置。
【請求項１８】
平面視において四角形状の半導体基板と、
前記半導体基板の中央部に設けられた活性部と、
前記活性部の周囲に設けられた周辺部と、
前記周辺部に、前記活性部を包囲するように配置された内周側抵抗性フィールドプレートと、
前記周辺部に、前記内周側抵抗性フィールドプレートから離間して前記内周側抵抗性フィールドプレートよりも前記半導体基板の外周側に、前記活性部を包囲するように配置された外周側抵抗性フィールドプレートと、
前記内周側抵抗性フィールドプレートと前記外周側抵抗性フィールドプレートとの間の前記周辺部に設けられ、一端を前記内周側抵抗性フィールドプレートと接続し、他端を前記外周側抵抗性フィールドプレートと接続し、前記活性部を螺旋状に取り巻く中間抵抗性フィールドプレートと、
を備え、
前記周辺部は、前記半導体基板のそれぞれの辺に沿って位置する４つの直線部分と、前記半導体基板の対角線上に位置する４つのコーナー部分と、を含み、
前記中間抵抗性フィールドプレートは、多結晶シリコンからなり、前記コーナー部分に位置する前記中間抵抗性フィールドプレートを構成する前記多結晶シリコンの不純物濃度が、前記直線部分に位置する前記中間抵抗性フィールドプレートを構成する前記多結晶シリコンの不純物濃度よりも高い、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造技術に関し、例えば抵抗性フィールドプレートを備えるパワー半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
内周側の第１の環状部分と、外周側の第２の環状部分と、これ等の間の複数の幹部と、各幹部から横方向に突出した枝部と、で構成された抵抗性フィールドプレートが、特開２００３−３１７９１号公報（特許文献１）に開示されている。枝部は定常時に電流が流れないように形成されており、漏れ電流を低減することができる。
【０００３】
また、第１半導体領域の周囲を周方向に沿って隣り合う第１部分と第２部分とが存在し、第１および第２部分にそれぞれ設けられた第１および第２抵抗性フィールドプレート部から構成される抵抗性フィールドプレートが備わる横型半導体装置が、国際公開第２０１２／１５７２２３号（特許文献２）に開示されている。第１抵抗性フィールドプレート部と第２抵抗性フィールドプレート部とは互いに離れている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３１７９１号公報
【特許文献２】国際公開第２０１２／１５７２２３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワー半導体装置には、その周辺耐圧を向上させるために、抵抗性フィールドプレートが備わっている。しかし、抵抗性フィールドプレートには、破壊耐圧の向上と耐圧リーク電流の低減との両立が難しいという課題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置は、半導体基板の中央部に設けられた活性部と、活性部の周囲に設けられた周辺部と、周辺部に設けられ、活性部を包囲する抵抗性フィールドプレートと、を備える。抵抗性フィールドプレートは、内周側抵抗性フィールドプレート、外周側抵抗性フィールドプレートおよび内周側抵抗性フィールドプレートと外周側抵抗性フィールドプレートとの間に設けられた中間抵抗性フィールドプレートから構成される。中間抵抗性フィールドプレートは、第１中間抵抗性フィールドプレートと、複数の第２中間抵抗性フィールドプレートと、から構成され、第１中間抵抗性フィールドプレートの一端が、内周側抵抗性フィールドプレートと接続し、第１中間抵抗性フィールドプレートの他端が、外周側抵抗性フィールドプレートと接続する。第１中間抵抗性フィールドプレートは、内周側抵抗性フィールドプレートと外周側抵抗性フィールドプレートとを結ぶ第１方向に互いに離間して配置され、かつ、第１方向と直交する第２方向に直線状に延在する複数の第１部分を備えた、第２方向に沿って往復を繰り返す平面パターンを有する。複数の第２中間抵抗性フィールドプレートは、複数の第１部分の一方側の第１端部にそれぞれ繋がり、曲率を有して延在する。
【発明の効果】
【０００８】
一実施の形態によれば、破壊耐圧の向上と耐圧リーク電流の低減とを両立することにより、高信頼度の半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【図２】実施の形態１による半導体装置の周辺部の断面図である。
【図３】半導体装置の周辺部に備わる表面電界緩和層の効果を説明するグラフ図である。
【図４】実施の形態１による半導体装置（ＩＧＢＴ素子および抵抗性フィールドプレート）の製造工程を示す断面図である。
【図５】図４に続く、半導体装置の製造工程を示す断面図である。
【図６】図５に続く、半導体装置の製造工程を示す断面図である。
【図７】図６に続く、半導体装置の製造工程を示す断面図である。
【図８】図７に続く、半導体装置の製造工程を示す断面図である。
【図９】図８に続く、半導体装置の製造工程を示す断面図である。
【図１０】図９に続く、半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く、半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く、半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く、半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く、半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く、半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の第１変形例による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【図１７】実施の形態１の第２変形例による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【図１８】実施の形態１の第３変形例による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【図１９】実施の形態１の第４変形例による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【図２０】実施の形態２による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【図２１】（ａ）は、本発明者によって比較検討された抵抗性フィールドプレートを示す半導体装置の平面図であり、（ｂ）は、同図（ａ）のＸ３−Ｘ３´線に沿った抵抗性フィールドプレートの電位分布を示すグラフ図である。
【図２２】半導体装置の耐圧リーク電流と逆方向電圧との関係を説明するグラフ図である。
【図２３】抵抗性フィールドプレートの抵抗成分を模式的に示す半導体装置の平面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１６】
また、ここで使用する「−」および「＋」は、導電型がＮ型またはＰ型の相対的な不純物濃度を表記した符号であり、例えば「Ｎ−」、「Ｎ」、「Ｎ＋」の順にＮ型不純物の不純物濃度は高くなり、「Ｐ−」、「Ｐ」、「Ｐ＋」、「Ｐ＋＋」の順にＰ型不純物の不純物濃度は高くなる。
【００１７】
（課題の詳細な説明）
まず、本実施の形態によるパワー半導体装置に備わる抵抗性フィールドプレートの構造がより明確となると思われるため、本発明者が見出した抵抗性フィールドプレートにおいて生じる不具合について、以下に説明する。ここでは、パワー半導体素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を例示するが、これに限定されるものではなく、例えばダイオード、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＲＣ−ＩＧＢＴ（Reverse Conducting ＩＧＢＴ（逆導通ＩＧＢＴ））などであってもよい。
【００１８】
抵抗性フィールドプレートとは、第１電極と第２電極との間（ＩＧＢＴ素子を備える半導体装置では、コレクタ電極とエミッタ電極との間）を、例えば多結晶シリコン（Ｓｉ）からなる導体層で接続したフィールドプレートであって、導体層内に電流を流すことにより生じる一定の電位分布を周辺耐圧確保に利用するものである。
【００１９】
図２１（ａ）は、本発明者によって比較検討された抵抗性フィールドプレートを示す半導体装置の平面図であり、図２１（ｂ）は、同図（ａ）のＸ３−Ｘ３´線に沿った抵抗性フィールドプレートの電位分布を示すグラフ図である。図２２は、半導体装置の耐圧リーク電流と逆方向電圧との関係を説明するグラフ図である。図２３は、抵抗性フィールドプレートの抵抗成分を模式的に示す半導体装置の平面図である。
【００２０】
図２１（ａ）に示すように、ＩＧＢＴ素子を備える半導体装置には、平面視において中央部に形成されたエミッタ電極ＥＥと、エミッタ電極ＥＥと離間して、平面視において周辺部に形成されたコレクタ電極ＣＥと、が備わっている。エミッタ電極ＥＥとコレクタ電極ＣＥとの間には、エミッタ電極ＥＥを螺旋状に取り巻く、多結晶シリコン（Ｓｉ）からなる抵抗性フィールドプレートＦＰが設けられており、図示は省略するが、その一端はコレクタ電極ＣＥと電気的に接続し、その他端はエミッタ電極ＥＥと電気的に接続する。
【００２１】
図２１（ｂ）に示すように、コレクタ電極ＣＥにコレクタ電圧、エミッタ電極ＥＥに、例えば０Ｖが印加された場合、抵抗性フィールドプレートＦＰに係る電圧は、抵抗性フィールドプレートＦＰの周回数に応じて電位が分割されて、抵抗性フィールドプレートＦＰの一端側（コレクタ電極ＣＥ側）から他端側（エミッタ電極ＥＥ側）に向かってその電位が線形的に減少する電位勾配が生じる。これにより、ＰＮ接合から空乏層が良好に広がり、ＰＮ接合または周辺部分の電界集中が緩和されて、半導体装置の耐圧特性の向上を図ることができる。
【００２２】
ところで、半導体装置の耐圧特性には、図２２に示すように、破壊耐圧が高く、かつ、耐圧リーク電流が低いことが要求される。破壊耐圧は、抵抗性フィールドプレートの曲率を有するコーナー部分の電界分布によって決まる。これは、直線部分に対し、コーナー部分の空乏層は均一に広がりづらく、電界集中しやすいからである。加えて、抵抗性フィールドプレートが曲率を有すると、抵抗性フィールドプレートの電界分布が不均一となり、より電界集中しやすくなることも破壊耐圧の低下に影響している。また、耐圧リーク電流は、抵抗性フィールドプレートの抵抗値、すなわち、抵抗性フィールドプレートを構成する多結晶シリコン（Ｓｉ）の不純物濃度および寸法によって決まる。
【００２３】
（１）抵抗性フィールドプレートの第１の問題点
図２３に示すように、抵抗性フィールドプレートが曲率を有するコーナー部分Ｂでは、各周回間で曲率半径が互いに異なるため、抵抗性フィールドプレートが外周に近づくに従い、抵抗性フィールドプレートの長さが長くなり、抵抗値が増加する。このため、コーナー部分Ｂでは、各周回間で電位配分が異なり、内周側と外周側とでは電界分布が不均一となることから、半導体装置の破壊耐圧の低下が懸念される。
【００２４】
なお、抵抗性フィールドプレートが直線となる直線部分Ａでは、直線部分Ａのみの抵抗値は一定となるが、コーナー部分Ｂの電位配分の影響を受けてしまうため、各周回間での電位配分はコーナー部分Ｂと同じであり、不均一な電界分布となる。
【００２５】
（２）抵抗性フィールドプレートの第２の問題点
半導体装置の破壊耐圧を高くするには、抵抗性フィールドプレートのコーナー部分において、内周側と外周側における電界分布を均一化することが望ましい。これには、抵抗性フィールドプレートを構成する多結晶シリコン（Ｓｉ）を高濃度化して、抵抗性フィールドプレートの抵抗値を低くする必要がある。
【００２６】
一方、半導体装置の耐圧リーク電流を低くするには、抵抗性フィールドプレートを構成する多結晶シリコン（Ｓｉ）を低濃度化する、または、周回数を増加して、抵抗性フィールドプレートの抵抗値を高くする必要がある。
【００２７】
従って、本発明者が検討した、前記図２１（ａ）に示す抵抗性フィールドプレートＦＰの螺旋状の平面レイアウトでは、破壊耐圧と耐圧リーク電流とがトレードオフの関係になり、両立できないという問題がある。例えば耐圧リーク電流を低減するため、抵抗性フィールドプレートを構成する多結晶シリコン（Ｓｉ）の不純物濃度を低くすると、各周回間のコーナー部分の抵抗差が増加して、破壊耐圧は低下してしまう。
【００２８】
前記特許文献１では、抵抗性フィールドプレートを、内側電極から外側電極に至る帯状幹部と、帯状幹部から枝状に分岐する複数の分岐部とから構成し、定常状態においては、抵抗性フィールドプレートを流れる電流を帯状幹部に流すことにより、漏れ電流を小さくしている。しかし、内側電極と外側電極とを直線の帯状幹部でつないでいるため、漏れ電流の低減効果は小さいと考えられる。
【００２９】
前記特許文献２では、コーナー部分および直線部分にそれぞれ、互いに分離した抵抗性フィールドプレートを形成し、ドリフト領域の横方向の長さに対する抵抗性フィールドプレートの配置間隔をコーナー部分と直線部分とで同一とすることにより、ドリフト領域の表面電界を緩和して、高耐圧なダイオードを具現化している。しかし、コーナー部分では、各周回間で電位配分が異なり、内周側と外周側とでは電界分布が不均一となることから、ダイオードの破壊耐圧の低下が懸念される。
【００３０】
（実施の形態１）
≪半導体装置の周辺構造≫
本実施の形態１による抵抗性フィールドプレートの平面レイアウトについて図１を用いて説明する。図１は、本実施の形態１による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【００３１】
図１に示すように、半導体装置ＳＭは、平面視において四角形状である。半導体装置ＳＭの中央部にＩＧＢＴ素子が形成され、半導体装置ＳＭの周辺部に、平面視において上記活性部を囲むように、抵抗性フィールドプレートＦＰが形成されている。以下の説明では、ＩＧＢＴ素子が形成された中央部を、活性部またはセル部と言う。
【００３２】
抵抗性フィールドプレートＦＰは、内周側抵抗性フィールドプレートＦＰＩと、外周側抵抗性フィールドプレートＦＰＯと、中間抵抗性フィールドプレートＦＰＣと、を有している。
【００３３】
内周側抵抗性フィールドプレートＦＰＩは、活性部を包囲するように配置されており、後述するエミッタ電極（図２参照）と電気的に接続されている。外周側抵抗性フィールドプレートＦＰＯは、内周側抵抗性フィールドプレートＦＰＩよりも半導体基板の外周側に、内周側抵抗性フィールドプレートＦＰＩから離間して活性部を包囲するように配置されており、後述する表面コレクタ電極（図２参照）と電気的に接続されている。
【００３４】
中間抵抗性フィールドプレートＦＰＣは、内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間に配置されており、内周側抵抗性フィールドプレートＦＰＩおよび外周側抵抗性フィールドプレートＦＰＯの双方に接続されている。本実施の形態１では、内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間に、４つの中間抵抗性フィールドプレートＦＰＣが並列に接続されている。
【００３５】
半導体基板の周辺部は、平面視において半導体基板の４辺にそれぞれ沿って位置する４つの直線部分Ａ１，Ａ２，Ａ３，Ａ４と、半導体基板の２つの対角線上に位置する４つのコーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４の８つの部分に分けられている。そして、直線部分Ａ１、コーナー部分Ｂ１、直線部分Ａ２、コーナー部分Ｂ２、直線部分Ａ３、コーナー部分Ｂ３、直線部分Ａ４およびコーナー部分Ｂ４の順で活性部の周囲を一巡している。
【００３６】
１つの中間抵抗性フィールドプレートＦＰＣは、直線部分Ａ１に形成された第１中間抵抗性フィールドプレートＦＰＣ１と、コーナー部分Ｂ１に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２と、から構成される。他の３つの中間抵抗性フィールドプレートＦＰＣも同様である。
【００３７】
すなわち、直線部分Ａ２に形成された第１中間抵抗性フィールドプレートＦＰＣ１と、コーナー部分Ｂ２に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２と、から中間抵抗性フィールドプレートＦＰＣは構成される。また、直線部分Ａ３に形成された第１中間抵抗性フィールドプレートＦＰＣ１と、コーナー部分Ｂ３に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２と、から中間抵抗性フィールドプレートＦＰＣは構成される。また、直線部分Ａ４に形成された第１中間抵抗性フィールドプレートＦＰＣ１と、コーナー部分Ｂ４に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２と、から中間抵抗性フィールドプレートＦＰＣは構成される。
【００３８】
各直線部分Ａ１，Ａ２，Ａ３，Ａ４にそれぞれ形成される第１中間抵抗性フィールドプレートＦＰＣ１は、内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間において、内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとを結ぶ第１方向と直交する第２方向に沿って往復を繰り返した平面パターンを有する。そして、その一端は、内周側抵抗性フィールドプレートＦＰＩに接続され、その他端は、外周側抵抗性フィールドプレートＦＰＯに接続されている。言い換えると、第１中間抵抗性フィールドプレートＦＰＣ１は、上記第２方向に直線状に延びる複数の第１部分と、互いに隣り合う第１部分の一方の端部同士または他方の端部同士を繋ぐ複数の第２部分とから構成されている。
【００３９】
また、４つの第１中間抵抗性フィールドプレートＦＰＣ１の一端が、内周側抵抗性フィールドプレートＦＰＩに沿って等間隔で内周側抵抗性フィールドプレートＦＰＩと接続している。
【００４０】
図１では、第１中間抵抗性フィールドプレートＦＰＣ１が、内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間で３往復しており、６つの第１部分を有している。
【００４１】
第１中間抵抗性フィールドプレートＦＰＣ１の幅は一定であり、第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分の長さは同一である。また、内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとを結ぶ第１方向で見たときに、第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分は、同一ピッチとなるように配置されている。ここで、同一とは、完全同一という意味ではなく、実質同一またはほぼ同一という意味であって、ばらつきを考慮した一定の範囲を含む。
【００４２】
これにより、第１中間抵抗性フィールドプレートＦＰＣ１に係る電圧は、例えば前記図２１（ｂ）に示したように、第１中間抵抗性フィールドプレートＦＰＣ１の往復回数に応じて電圧が分散されて、外周側抵抗性フィールドプレートＦＰＯ側から内周側抵抗性フィールドプレートＦＰＩ側に向かってその電圧が線形的に減少する電位勾配が生じる。
【００４３】
各コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４にそれぞれ形成される複数の第２中間抵抗性フィールドプレートＦＰＣ２の一方の端部は、各直線部分Ａ１，Ａ２，Ａ３，Ａ４にそれぞれ形成された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分の一方側の端部にそれぞれ繋がり、一方向に枝状に、曲率を有して延びている。また、複数の第２中間抵抗性フィールドプレートＦＰＣ２の他方の端部（先端部分）は、開放されている。
【００４４】
図１では、直線部分Ａ１に形成された第１中間抵抗性フィールドプレートＦＰＣ１の６つの第１部分にそれぞれ第２中間抵抗性フィールドプレートＦＰＣ２が繋がり、６つの第２中間抵抗性フィールドプレートＦＰＣ２は、曲率を有してコーナー部分Ｂ１に形成されている。
【００４５】
同様に、直線部分Ａ２に形成された第１中間抵抗性フィールドプレートＦＰＣ１の６つの第１部分にそれぞれ第２中間抵抗性フィールドプレートＦＰＣ２が繋がり、６つの第２中間抵抗性フィールドプレートＦＰＣ２は、曲率を有してコーナー部分Ｂ２に形成されている。
【００４６】
同様に、直線部分Ａ３に形成された第１中間抵抗性フィールドプレートＦＰＣ１の６つの第１部分にそれぞれ第２中間抵抗性フィールドプレートＦＰＣ２が繋がり、６つの第２中間抵抗性フィールドプレートＦＰＣ２は、曲率を有してコーナー部分Ｂ３に形成されている。
【００４７】
同様に、直線部分Ａ４に形成された第１中間抵抗性フィールドプレートＦＰＣ１の６つの第１部分にそれぞれ第２中間抵抗性フィールドプレートＦＰＣ２が繋がり、６つの第２中間抵抗性フィールドプレートＦＰＣ２は、曲率を有してコーナー部分Ｂ４に形成されている。
【００４８】
複数の第２中間抵抗性フィールドプレートＦＰＣ２の幅は一定であり、第１中間抵抗性フィールドプレートＦＰＣ１の幅と同一である。また、複数の第２中間抵抗性フィールドプレートＦＰＣ２のピッチは、第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分のピッチと同一である。
【００４９】
本実施の形態１による抵抗性フィールドプレートＦＰでは、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４にそれぞれ形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２は、内周側抵抗性フィールドプレートＦＰＩおよび外周側抵抗性フィールドプレートＦＰＯと直接繋がっていない。従って、熱平衡状態では、第１中間抵抗性フィールドプレートＦＰＣ１のみに電流が流れ、第２中間抵抗性フィールドプレートＦＰＣ２には電流は流れない。そのため、曲率半径の違いによる抵抗差の影響を受けることがない。
【００５０】
さらに、複数の第２中間抵抗性フィールドプレートＦＰＣ２は、複数の第２中間抵抗性フィールドプレートＦＰＣ２がそれぞれ繋がる第１中間抵抗性フィールドプレートＦＰＣ１の第１部分の電位を利用することができる。これにより、第２中間抵抗性フィールドプレートＦＰＣ２の電位が、その第２中間抵抗性フィールドプレートＦＰＣ２が繋がる第１中間抵抗性フィールドプレートＦＰＣ１の第１部分の電位と同じになるので、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４においても、各周回間における電界分布を均一化することができる。
【００５１】
従って、抵抗性フィールドプレートＦＰでは、各周回間における電界分布が均一となり、半導体装置ＳＭの破壊耐圧の低下を防ぐことができる。
【００５２】
さらに、各コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４にそれぞれ形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２の開放された先端部分は、直線状に形成されている。
【００５３】
図１では、例えばコーナー部分Ｂ１は互いに直交する半導体基板の第１辺と第２辺とを有しており、このコーナー部分Ｂ１には、第１辺に沿って配置される直線部分Ａ１と、第２辺に沿って配置される直線部分Ａ２とが接している。コーナー部分Ｂ１に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２の一方の端部は、直線部分Ａ１に形成された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分とそれぞれ繋がる。また、コーナー部分Ｂ１に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２の他方の端部（開放された先端部分）は、直線部分Ａ２に形成された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分が延びる方向と同一方向に延びて、直線状に形成されている。
【００５４】
従って、コーナー部分Ｂ１に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２のそれぞれの開放された先端部分は、直線部分Ａ２方向に延びて、直線部分Ａ２に形成された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分とそれぞれ対向するように、直線状に形成されている。
【００５５】
同様に、コーナー部分Ｂ２に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２のそれぞれの開放された先端部分は、直線部分Ａ３方向に延びて、直線部分Ａ３に形成された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分とそれぞれ対向するように、直線状に形成されている。
【００５６】
同様に、コーナー部分Ｂ３に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２のそれぞれの開放された先端部分は、直線部分Ａ４方向に延びて、直線部分Ａ４に形成された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分とそれぞれ対向するように、直線状に形成されている。
【００５７】
同様に、コーナー部分Ｂ４に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２のそれぞれの開放された先端部分は、直線部分Ａ１方向に延びて、直線部分Ａ１に形成された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分とそれぞれ対向するように、直線状に形成されている。
【００５８】
このように、複数の第２中間抵抗性フィールドプレートＦＰＣ２の第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分と繋がらない、開放された先端部分を直線状に形成することにより、抵抗性フィールドプレートＦＰの平面レイアウト、形状および製造プロセスなどに起因した絶縁耐圧の低下のリスクを最小限に抑えることができる。
【００５９】
耐圧リーク電流の低減には、抵抗性フィールドプレートＦＰを構成する多結晶シリコン（Ｓｉ）の不純物濃度を低減することによって、対応することができる。熱平衡状態では、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２には電流が流れないことから、抵抗性フィールドプレートＦＰを構成する多結晶シリコン（Ｓｉ）の不純物濃度を独立したパラメータとして調整することができる。
【００６０】
従って、本実施の形態１による平面レイアウトを有する抵抗性フィールドプレートＦＰを備えることにより、半導体装置ＳＭの破壊電圧を向上することができ、かつ、耐圧リーク電流を低減することができる。
【００６１】
次に、本実施の形態１による半導体装置の周辺構造について図２を用いて説明する。図２は、本実施の形態１による半導体装置の周辺部の断面図であり、前記図１に示すＸ１−Ｘ１´線に沿った断面に対応する。図３は、半導体装置の周辺部に備わる表面電界緩和層の効果を説明するグラフ図である。
【００６２】
図２に示すように、半導体装置ＳＭを構成する半導体基板ＳＢは、例えば単結晶シリコン（Ｓｉ）からなり、表面（上面、第１主面）Ｓａと、表面Ｓａと反対側の裏面（下面、第２主面）Ｓｂとを有する。
【００６３】
表面電極としてエミッタ電極ＥＥおよび表面コレクタ電極ＣＥＳが、半導体基板ＳＢの表面Ｓａ側に形成され、裏面電極として裏面コレクタ電極ＣＥＲが、半導体基板ＳＢの裏面Ｓｂ側に形成されている。表面コレクタ電極ＣＥＳと裏面コレクタ電極ＣＥＲとは、半導体装置ＳＭの側面の切断面を介して表面リーク電流により電気的に接続される。
【００６４】
エミッタ電極ＥＥは、平面視において半導体装置ＳＭの中央部に配置され、図示は省略するが、ＩＧＢＴ素子のエミッタ領域などと電気的に接続されている。表面コレクタ電極ＣＥＳは、平面視において半導体装置ＳＭの周辺部に配置され、エミッタ電極ＥＥと離間して、エミッタ電極ＥＥの周囲を一巡して形成されている。裏面コレクタ電極ＣＥＲは、半導体基板ＳＢの裏面Ｓｂの全面に形成されている。
【００６５】
エミッタ電極ＥＥ、表面コレクタ電極ＣＥＳおよび裏面コレクタ電極ＣＥＲは、例えばＡｌ（アルミニウム）、ＡｌＳｉ（アルミニウム−シリコン合金）、ＡｌＣｕ（アルミニウム−銅合金）またはＡｌＳｉＣｕ（アルミニウム−シリコン−銅合金）などからなるが、Ａｌ（アルミニウム）スパイクの発生を抑制するために、ＡｌＳｉ（アルミニウム−シリコン合金）が好ましい。
【００６６】
Ｎ−型層ＮＤが、半導体基板ＳＢに形成されている。Ｎ−型層ＮＤは、ＩＧＢＴ素子のドリフト領域を構成し、Ｎ−型層ＮＤの不純物濃度は、例えば１×１０１３〜５×１０１４ｃｍ−３程度である。Ｎ型層ＮＦが、裏面Ｓｂ側の半導体基板ＳＢに形成されている。Ｎ型層ＮＦは、ＩＧＢＴ素子のフィールドストップ領域を構成し、その不純物濃度は、例えば１×１０１５〜１×１０１８ｃｍ−３程度である。Ｐ型層ＰＬが、Ｎ型層ＮＦより裏面Ｓｂ側の半導体基板ＳＢに形成されている。Ｐ型層ＰＬは、ＩＧＢＴ素子のコレクタ領域を構成し、その不純物濃度は、例えば１×１０１６〜１×１０２０ｃｍ−３程度である。
【００６７】
絶縁膜ＩＦ１が、半導体基板ＳＢの周辺部の表面Ｓａ上に形成され、絶縁膜ＩＦ２が、絶縁膜ＩＦ１を覆うように形成されている。絶縁膜ＩＦ１，ＩＦ２は、例えば酸化シリコン（ＳｉＯ２）からなり、絶縁膜ＩＦ１の厚さは、例えば５００〜１,０００ｎｍ程度、絶縁膜ＩＦ２の厚さは、例えば１００ｎｍ程度である。
【００６８】
抵抗性フィールドプレートＦＰが、絶縁膜ＩＦ１，ＩＦ２上に形成されている。抵抗性フィールドプレートＦＰは、例えばＰ型不純物が導入された多結晶シリコン（Ｓｉ）からなり、内周側抵抗性フィールドプレートＦＰＩと、外周側抵抗性フィールドプレートＦＰＯと、中間抵抗性フィールドプレートＦＰＣと、を有している。
【００６９】
内周側抵抗性フィールドプレートＦＰＩは、半導体基板ＳＢの中央部に形成された活性部を包囲するように配置されており、エミッタ電極ＥＥと電気的に接続されている。外周側抵抗性フィールドプレートＦＰＯは、内周側抵抗性フィールドプレートＦＰＩよりも半導体基板ＳＢの外周側に、内周側抵抗性フィールドプレートＦＰＩから離間して活性部を包囲するように配置されており、表面コレクタ電極ＣＥＳと電気的に接続されている。中間抵抗性フィールドプレートＦＰＣは、内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間に配置されており、内周側抵抗性フィールドプレートＦＰＩおよび外周側抵抗性フィールドプレートＦＰＯの双方に接続されている。
【００７０】
抵抗性フィールドプレートＦＰは、絶縁膜ＩＦ３により覆われており、絶縁膜ＩＦ３上に、バリアメタル膜ＢＭを下層に有するエミッタ電極ＥＥおよび表面コレクタ電極ＣＥＳが形成されている。
【００７１】
内周側抵抗性フィールドプレートＦＰＩは、絶縁膜ＩＦ３に形成された接続孔ＣＮ１を介してエミッタ電極ＥＥと電気的に接続し、外周側抵抗性フィールドプレートＦＰＯは、絶縁膜ＩＦ３に形成された接続孔ＣＮ１を介して表面コレクタ電極ＣＥＳと電気的に接続している。
【００７２】
接続孔ＣＮ１の底面に露出する内周側抵抗性フィールドプレートＦＰＩおよび外周側抵抗性フィールドプレートＦＰＯには、Ｐ＋＋型層ＰＳが形成され、その下層には、Ｐ＋型層ＰＢが形成されており、接続抵抗の低減を図ることができる。これらは、活性部にＰ＋＋型層ＰＳおよびＰ＋型層ＰＢを形成する際に同時に形成される。活性部に形成されるＰ＋＋型層ＰＳは、接続抵抗を低減するために形成され、活性部に形成されるＰ＋型層ＰＢは、キャリア（正孔）排出時に発生するベース電位の上昇を抑制して寄生ＰＮＰ動作を防止するために、活性部のベース抵抗を下げる目的で形成される。
【００７３】
Ｐ型表面電界緩和層（Reduced Surface Field layer）ＲＦが、抵抗性フィールドプレートＦＰの直下の半導体基板ＳＢの表面Ｓａに形成されている。
【００７４】
図３は、Ｐ型表面電界緩和層ＲＦの底面（図２のＸ２−Ｘ２´線に沿った面）における電界分布を示すグラフである。図３から、Ｐ型表面電界緩和層ＲＦが形成されることにより、半導体基板ＳＢの表面Ｓａの電界が緩和し、破壊耐圧が向上できることが分かる。Ｐ型表面電界緩和層ＲＦの不純物濃度は、例えば１×１０１５〜１×１０１７ｃｍ−３程度である。
【００７５】
Ｐ型表面電界緩和層ＲＦは、エミッタ電極ＥＥと電気的な接続をとるために、抵抗性フィールドプレートＦＰの直下のみでなく、平面視において抵抗性フィールドプレートＦＰと重ならない領域にも形成されている。
【００７６】
Ｐ型ウェル層ＰＷが、平面視において抵抗性フィールドプレートＦＰと重ならない領域（周辺部の内側領域）に、Ｐ型表面電界緩和層ＲＦに包含されるように形成されている。Ｐ型ウェル層ＰＷの不純物濃度は、Ｐ型表面電界緩和層ＲＦの不純物濃度よりも高く、例えば１×１０１７〜１×１０１９ｃｍ−３程度である。Ｐ型ウェル層ＰＷは、絶縁膜ＩＦ２，ＩＦ３に形成された接続孔ＣＮ２を介して、エミッタ電極ＥＥと電気的に接続されている。従って、エミッタ電極ＥＥおよびＰ型ウェル層ＰＷを介して、内周側抵抗性フィールドプレートＦＰＩと、Ｐ型表面電界緩和層ＲＦとが電気的に接続する。
【００７７】
接続孔ＣＮ２の底面に露出するＰ型ウェル層ＰＷには、Ｐ＋＋型層ＰＳが形成され、その下層には、Ｐ＋型層ＰＢが形成されており、接続抵抗の低減を図ることができる。これらは、前述したように、活性部にＰ＋＋型層ＰＳおよびＰ＋型層ＰＢを形成する際に同時に形成される。
【００７８】
Ｎ＋型層ＮＳが、平面視において抵抗性フィールドプレートＦＰと重ならない領域（周辺部の外側領域）に形成されている。Ｎ＋型層ＮＳの不純物濃度は、Ｎ−型層ＮＤよりも高く、例えば１×１０１９〜１×１０２１ｃｍ−３程度である。活性部から延びてくる空乏層を止めて、半導体基板ＳＢの端部に空乏層が到達して耐圧が劣化するのを防ぐ機能を有する。Ｎ＋型層ＮＳは、絶縁膜ＩＦ２，ＩＦ３に形成された接続孔ＣＮ２を介して、表面コレクタ電極ＣＥＳと電気的に接続されている。従って、表面コレクタ電極ＣＥＳおよびＮ＋型層ＮＳを介して、外周側抵抗性フィールドプレートＦＰＯと、Ｎ−型層ＮＤとが電気的に接続する。
【００７９】
接続孔ＣＮ２の底面に露出するＮ＋型層ＮＳには、Ｐ＋＋型層ＰＳが形成され、その下層には、Ｐ＋型層ＰＢが形成されている。これらは、前述したように、活性部にＰ＋＋型層ＰＳおよびＰ＋型層ＰＢを形成する際に同時に形成される。
【００８０】
≪半導体装置の製造方法≫
本実施の形態１による半導体装置の製造方法について図４〜図１５を用いて工程順に説明する。図４〜図１５の各々の（ａ）および（ｂ）はそれぞれ、本実施の形態１によるＩＧＢＴ素子が形成される活性部の断面図および抵抗性フィールドプレートが形成される周辺部の断面図である。
【００８１】
まず、図４（ａ）および（ｂ）に示すように、表面Ｓａと、表面Ｓａに対向する裏面Ｓｂとを有する半導体基板（この段階では半導体ウェハを称する平面略円形状の半導体の薄板）ＳＢを準備する。半導体基板ＳＢは、例えば単結晶シリコン（Ｓｉ）からなり、例えばＣＺ（Czochralski Method）法、ＭＣＺ（Magnetic Field Applied Czochralski Method）法、ＦＺ（Floating Zone Method）法またはエピタキシャル成長法により形成される。半導体基板ＳＢの全体に、Ｎ−型層ＮＤ（ドリフト領域）が形成されている。Ｎ−型層ＮＤの不純物濃度は、例えば１×１０１３〜５×１０１４ｃｍ−３程度である。
【００８２】
次に、図５（ａ）および（ｂ）に示すように、半導体基板ＳＢの周辺部の表面Ｓａ上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば５００〜１,０００ｎｍ程度である。
【００８３】
次に、半導体基板ＳＢの周辺部の表面Ｓａに対して、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、半導体基板ＳＢの表面Ｓａから所定の深さを有するＰ型表面電界緩和層ＲＦを形成する。Ｐ型表面電界緩和層ＲＦは、後の工程で形成される抵抗性フィールドプレートＦＰの直下の半導体基板ＳＢに絶縁膜ＩＦ１を介して形成される。言い換えれば、絶縁膜ＩＦ１に接して、抵抗性フィールドプレートＦＰの直下の半導体基板ＳＢにＰ型表面電界緩和層ＲＦが形成される。Ｐ型表面電界緩和層ＲＦの不純物濃度は、例えば１×１０１５〜１×１０１７ｃｍ−３程度である。
【００８４】
次に、半導体基板ＳＢの周辺部の表面Ｓａに対して、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、半導体基板ＳＢの表面Ｓａから所定の深さを有するＰ型ウェル層ＰＷを、周辺部の内周側のＰ型表面電界緩和層ＲＦ内に形成する。Ｐ型ウェル層ＰＷは、後の工程で形成されるエミッタ電極ＥＥが接続される領域に形成され、Ｐ型ウェル層ＰＷの深さは、Ｐ型表面電界緩和層ＲＦの深さより浅く形成される。また、Ｐ型ウェル層ＰＷの不純物濃度は、Ｐ型表面電界緩和層ＲＦの不純物濃度よりも高く、例えば１×１０１７〜１×１０１９ｃｍ−３程度である。
【００８５】
次に、図６（ａ）および（ｂ）に示すように、活性部の半導体基板ＳＢの表面Ｓａ側に、所定の深さを有する溝ＴＲを形成する。溝ＴＲの深さは、例えば２〜１０μｍ程度である。
【００８６】
次に、図７（ａ）および（ｂ）に示すように、溝ＴＲの内壁（側面および底面）を含む、半導体基板ＳＢの表面Ｓａ側にゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、例えば酸化シリコン（ＳｉＯ２）からなる。ゲート絶縁膜ＧＩの厚さは、例えば５０〜１５０ｎｍ程度である。
【００８７】
次に、溝ＴＲの内部を埋め込むように、ゲート絶縁膜ＧＩ上に多結晶シリコン膜ＤＰ１を形成する。多結晶シリコン膜ＤＰ１の厚さは、例えば５００〜７００ｎｍ程度である。
【００８８】
次に、図８（ａ）および（ｂ）に示すように、多結晶シリコン膜ＤＰ１およびゲート絶縁膜ＧＩをエッチバックして、溝ＴＲの内部に、ゲート絶縁膜ＧＩを介して多結晶シリコン膜ＤＰ１を埋め込むことにより、多結晶シリコン膜ＤＰ１からなるゲート電極ＧＥを形成する。
【００８９】
次に、図９（ａ）および（ｂ）に示すように、半導体基板ＳＢの表面Ｓａ側に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば１００ｎｍ程度である。
【００９０】
次に、絶縁膜ＩＦ２上に多結晶シリコン膜ＤＰ２を形成する。多結晶シリコン膜ＤＰ２には、Ｐ型不純物、例えばボロン（Ｂ）が導入されており、その厚さは、例えば５００〜７００ｎｍ程度である。多結晶シリコン膜ＤＰ２の不純物濃度は、所望する耐圧リーク電流が得られるように調整される。続いて、レジストパターンをマスクとしたドライエッチングにより、多結晶シリコン膜ＤＰ２を加工して、抵抗性フィールドプレートＦＰ（内周側抵抗性フィールドプレートＦＰＩ、外周側抵抗性フィールドプレートＦＰＯおよび中間抵抗性フィールドプレートＦＰＣ）を形成する。
【００９１】
次に、図１０（ａ）および（ｂ）に示すように、活性部の半導体基板ＳＢの表面Ｓａに対して、Ｐ型不純物をイオン注入することにより、半導体基板ＳＢの表面Ｓａから所定の深さを有するＰ型層ＰＣ（ボディ領域の一部）を形成する。Ｐ型層ＰＣの深さは、溝ＴＲの深さより浅く形成される。
【００９２】
次に、半導体基板ＳＢの活性部および周辺部の表面Ｓａに対して、Ｎ型不純物をイオン注入することにより、半導体基板ＳＢの表面Ｓａから所定の深さを有し、Ｐ型層ＰＣの深さよりも浅いＮ＋型層ＮＥ（エミッタ領域）を活性部に形成し、Ｎ＋型層ＮＳ（ソース領域）を周辺部の外周側に形成する。Ｎ＋型層ＮＥ，ＮＳの不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３程度であり、Ｎ＋型層ＮＥ，ＮＳの深さは、溝ＴＲの深さより浅く形成される。
【００９３】
次に、図１１（ａ）および（ｂ）に示すように、半導体基板ＳＢの表面Ｓａ側に、抵抗性フィールドプレートＦＰを覆うように絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば酸化シリコン（ＳｉＯ２）からなる。
【００９４】
次に、図１２（ａ）および（ｂ）に示すように、活性部では、後の工程で形成される表面電極（エミッタ電極ＥＥ）が接続する領域の絶縁膜ＩＦ３をエッチングにより除去し、周辺部では、後の工程で形成される表面電極（エミッタ電極ＥＥおよび表面コレクタ電極ＣＥＳ）が接続する領域の絶縁膜ＩＦ２，ＩＦ３をエッチングにより除去して、接続孔ＣＮ１，ＣＮ２を形成する。さらに、活性部では、Ｐ型層ＰＣが露出するまで半導体基板ＳＢをエッチングにより除去する。
【００９５】
これにより、活性部では、表面電極が接続する領域にＰ型層ＰＣおよびＮ＋型層ＮＥのそれぞれの一部が露出する。また、周辺部では、接続孔ＣＮ１の底面に内周側抵抗性フィールドプレートＦＰＩまたは外周側抵抗性フィールドプレートＦＰＯのそれぞれの一部が露出し、接続孔ＣＮ２の底面にＰ型ウェル層ＰＷまたはＮ＋型層ＮＳのそれぞれの一部が露出する。
【００９６】
次に、活性部に露出したＰ型層ＰＣ（半導体基板ＳＢの表面Ｓａ）に対して、Ｐ型不純物をイオン注入することにより、Ｐ＋型層ＰＢ（ボディ領域の他の一部）を形成する。Ｐ＋型層ＰＢの深さは、Ｐ型層ＰＣの深さと同じかまたはＰ型層ＰＣの深さより深く形成され、かつ、溝ＴＲの深さより浅く形成される。さらに、Ｐ＋型層ＰＢの上部にＰ型不純物をイオン注入することにより、Ｐ＋型層ＰＢよりも不純物濃度の高いＰ＋＋型層ＰＳを形成する。
【００９７】
活性部にＰ＋型層ＰＢおよびＰ＋＋型層ＰＳを形成すると同時に、周辺部では、接続孔ＣＮ１の底面に露出する内周側抵抗性フィールドプレートＦＰＩおよび外周側抵抗性フィールドプレートＦＰＯ、並びに接続孔ＣＮ２の底面に露出するＰ型ウェル層ＰＷおよびＮ＋型層ＮＳにそれぞれＰ＋型層ＰＢおよびＰ＋＋型層ＰＳが形成される。
【００９８】
次に、図１３（ａ）および（ｂ）に示すように、活性部では、Ｐ＋＋型層ＰＳ、Ｎ＋型層ＮＥおよび絶縁膜ＩＦ３を覆うように、周辺部では、接続孔ＣＮ１，ＣＮ２の底面に露出したＰ型ウェル層ＰＷ、Ｎ＋型層ＮＳ、内周側抵抗性フィールドプレートＦＰＩおよび外周側抵抗性フィールドプレートＦＰＯに接して、絶縁膜ＩＦ３を覆うように、バリアメタル膜ＢＭを形成する。続いて、バリアメタル膜ＢＭ上に導電膜を堆積し、この導電膜を加工することにより、エミッタ電極ＥＥおよび表面コレクタ電極ＣＥＳを形成する。
【００９９】
バリアメタル膜ＢＭは、例えばＴｉＷ（チタン・タングステン）からなる。エミッタ電極ＥＥおよび表面コレクタ電極ＣＥＳは、例えばＡｌ（アルミニウム）、ＡｌＳｉ（アルミニウム−シリコン合金）、ＡｌＣｕ（アルミニウム−銅合金）またはＡｌＳｉＣｕ（アルミニウム−シリコン−銅合金）などからなるが、Ａｌ（アルミニウム）スパイクの発生を抑制するために、ＡｌＳｉ（アルミニウム−シリコン合金）が好ましい。
【０１００】
エミッタ電極ＥＥは、活性部では、Ｐ＋＋型層ＰＳおよびＮ＋型層ＮＥと電気的に接続し、周辺部では、Ｐ型ウェル層ＰＷおよび内周側抵抗性フィールドプレートＦＰＩと電気的に接続する。また、表面コレクタ電極ＣＥＳは、外周側抵抗性フィールドプレートＦＰＯおよびＮ＋型層ＮＳと電気的に接続する。
【０１０１】
次に、図１４（ａ）および（ｂ）に示すように、半導体基板ＳＢの裏面Ｓｂを研磨して、半導体基板ＳＢを所定の厚さまで薄くする。半導体基板ＳＢの厚さは、例えば４０〜２００μｍ程度である。続いて、例えば混酸（フッ酸、硝酸、硫酸などを含む）を用いたスピンエッチングにより、半導体基板ＳＢの裏面Ｓｂの破砕層を除去する。
【０１０２】
次に、半導体基板ＳＢの裏面Ｓｂ全面に、Ｎ型不純物、例えばリン（Ｐ）をイオン注入して、半導体基板ＳＢの裏面Ｓｂから所定の深さを有するＮ型層ＮＦ（フィールドストップ領域）を形成する。Ｎ型層ＮＦの不純物濃度は、例えば１×１０１５〜１×１０１８ｃｍ−３程度である。続いて、半導体基板ＳＢの裏面Ｓｂ全面に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入して、半導体基板ＳＢの裏面Ｓｂから所定の深さを有し、Ｎ型層ＮＦの深さよりも浅い領域にＰ型層ＰＬ（コレクタ領域）を形成する。Ｐ型層ＰＬの不純物濃度は、例えば１×１０１６〜１×１０２０ｃｍ−３程度である。
【０１０３】
次に、半導体基板ＳＢに対してレーザアニール処理を行い、半導体基板ＳＢに注入された各不純物を活性化させる。
【０１０４】
次に、図１５（ａ）および（ｂ）に示すように、半導体基板ＳＢの裏面Ｓｂに、裏面コレクタ電極ＣＥＲを形成する。裏面コレクタ電極ＣＥＲは、例えばＡｌ（アルミニウム）、ＡｌＳｉ（アルミニウム−シリコン合金）などからなるが、Ａｌ（アルミニウム）スパイクの発生を抑制するために、ＡｌＳｉ（アルミニウム−シリコン合金）が好ましい。
【０１０５】
その後、半導体基板ＳＢを所定のスクライブラインで切断し、半導体基板ＳＢを各半導体装置（半導体チップ）に個片化する。
【０１０６】
以上の製造工程によって、ＩＧＢＴ素子を備える半導体装置ＳＭが略完成する。
【０１０７】
このように、本実施の形態１によれば、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４にそれぞれ位置する複数の第２中間抵抗性フィールドプレートＦＰＣ２のそれぞれの電位が、第２中間抵抗性フィールドプレートＦＰＣ２が繋がる第１中間抵抗性フィールドプレートＦＰＣ１の第１部分の電位と同じとなる。これにより、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４においても、各周回間における電界分布を均一化することができる。
【０１０８】
従って、各周回間における抵抗性フィールドプレートＦＰのそれぞれの電界分布が均一となり、半導体装置ＳＭの破壊耐圧の向上を図ることができる。また、熱平衡状態では、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４に形成された複数の第２中間抵抗性フィールドプレートＦＰＣ２には電流が流れないことから、抵抗性フィールドプレートＦＰを構成する多結晶シリコン（Ｓｉ）の不純物濃度を独立したパラメータとして調整することができるので、耐圧リーク電流を低減することができる。これらにより、半導体装置ＳＭの破壊電圧を向上することができ、かつ、耐圧リーク電流を低減することができる。
【０１０９】
＜第１変形例＞
前記図１に示した抵抗性フィールドプレートＦＰと相違する点は、中間抵抗性フィールドプレートの平面レイアウトである。
【０１１０】
以下に、本実施の形態１の第１変形例による抵抗性フィールドプレートの平面レイアウトについて図１６を用いて説明する。図１６は、本実施の形態１の第１変形例による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【０１１１】
前記図１に示した抵抗性フィールドプレートＦＰでは、４つの第１中間抵抗性フィールドプレートＦＰＣ１と、これらにそれぞれ繋がる複数の第２中間抵抗性フィールドプレートＦＰＣ２と、からなる４つの中間抵抗性フィールドプレートＦＰＣを内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間に並列に接続した。
【０１１２】
これに対して、第１変形例では、図１６に示すように、２つの第１中間抵抗性フィールドプレートＦＰＣ１と、これらにそれぞれ繋がる複数の第２中間抵抗性フィールドプレートＦＰＣ２と、からなる２つの中間抵抗性フィールドプレートＦＰＣａを内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間に並列に接続する。
【０１１３】
半導体装置ＳＭ１の周辺部に形成された抵抗性フィールドプレートＦＰａの中間抵抗性フィールドプレートＦＰＣａは、互いに対向する２つの直線部分Ａ１，Ａ３にそれぞれ第１中間抵抗性フィールドプレートＦＰＣ１を有する。
【０１１４】
直線部分Ａ１に配置された第１中間抵抗性フィールドプレートＦＰＣ１の６つの第１部分の一方側の端部のそれぞれには、第２中間抵抗性フィールドプレートＦＰＣ２が繋がり、一方向に枝状に延びている。これら第２中間抵抗性フィールドプレートＦＰＣ２は、コーナー部分Ｂ１、直線部分Ａ２およびコーナー部分Ｂ２まで延びており、直線部分Ａ２では、直線状であり、コーナー部分Ｂ１およびコーナー部分Ｂ２では、曲率を有している。また、複数の第２中間抵抗性フィールドプレートＦＰＣ２の他方の端部（先端部分）は、開放されている。
【０１１５】
直線部分Ａ３に配置された第１中間抵抗性フィールドプレートＦＰＣ１の６つの第１部分の一方側の端部のそれぞれには、第２中間抵抗性フィールドプレートＦＰＣ２が繋がり、一方向に枝状に延びている。これら第２中間抵抗性フィールドプレートＦＰＣ２は、コーナー部分Ｂ３、直線部分Ａ４およびコーナー部分Ｂ４まで延びており、直線部分Ａ４では、直線状であり、コーナー部分Ｂ３およびコーナー部分Ｂ４では、曲率を有している。また、複数の第２中間抵抗性フィールドプレートＦＰＣ２の他方の端部（先端部分）は、開放されている。
【０１１６】
複数の第２中間抵抗性フィールドプレートＦＰＣ２の幅は一定であり、第１中間抵抗性フィールドプレートＦＰＣ１の幅と同一である。また、複数の第２中間抵抗性フィールドプレートＦＰＣ２のピッチは、第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分のピッチと同一である。
【０１１７】
第１変形例による抵抗性フィールドプレートＦＰａでは、前述した抵抗性フィールドプレートＦＰと同様に、複数の第２中間抵抗性フィールドプレートＦＰＣ２は、内周側抵抗性フィールドプレートＦＰＩおよび外周側抵抗性フィールドプレートＦＰＯと直接繋がっていない。従って、熱平衡状態では、第１中間抵抗性フィールドプレートＦＰＣ１のみに電流が流れ、第２中間抵抗性フィールドプレートＦＰＣ２には電流は流れない。そのため、曲率半径の違いによる抵抗差の影響を受けることがない。
【０１１８】
さらに、複数の第２中間抵抗性フィールドプレートＦＰＣ２は、複数の第２中間抵抗性フィールドプレートＦＰＣ２がそれぞれ繋がる第１中間抵抗性フィールドプレートＦＰＣ１の第１部分の電位を利用することができる。これにより、第２中間抵抗性フィールドプレートＦＰＣ２の電位が、その第２中間抵抗性フィールドプレートＦＰＣ２が繋がる第１中間抵抗性フィールドプレートＦＰＣ１の第１部分の電位と同じになるので、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４においても、各周回間における電界分布を均一化することができる。
【０１１９】
従って、抵抗性フィールドプレートＦＰａでは、各周回間における電界分布が均一となり、半導体装置ＳＭ１の破壊耐圧の低下を防ぐことができる。
【０１２０】
さらに、複数の第２中間抵抗性フィールドプレートＦＰＣ２の開放された先端部分は、直線状に形成されている。
【０１２１】
このように、複数の第２中間抵抗性フィールドプレートＦＰＣ２の開放された先端部分を直線状に形成することにより、前述した抵抗性フィールドプレートＦＰとほぼ同様に、抵抗性フィールドプレートＦＰａの平面レイアウト、形状および製造プロセスなどに起因した絶縁耐圧の低下のリスクを最小限に抑えることができる。
【０１２２】
従って、第１変形例による抵抗性フィールドプレートＦＰａを備えることにより、破壊電圧が向上し、かつ、耐圧リーク電流が低減する半導体装置ＳＭ１を実現することができる。
【０１２３】
＜第２変形例＞
前記図１に示した抵抗性フィールドプレートＦＰと相違する点は、中間抵抗性フィールドプレートの平面レイアウトである。
【０１２４】
以下に、本実施の形態１の第２変形例による抵抗性フィールドプレートの平面レイアウトについて図１７を用いて説明する。図１７は、本実施の形態１の第２変形例による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【０１２５】
前記図１に示した抵抗性フィールドプレートＦＰでは、４つの第１中間抵抗性フィールドプレートＦＰＣ１と、これらにそれぞれ繋がる複数の第２中間抵抗性フィールドプレートＦＰＣ２と、からなる４つの中間抵抗性フィールドプレートＦＰＣを内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間に並列に接続した。
【０１２６】
これに対して、第２変形例では、図１７に示すように、１つの第１中間抵抗性フィールドプレートＦＰＣ１と、これに繋がる複数の第２中間抵抗性フィールドプレートＦＰＣ２と、からなる１つの中間抵抗性フィールドプレートＦＰＣｂを内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間に接続する。
【０１２７】
半導体装置ＳＭ２の周辺部に形成された抵抗性フィールドプレートＦＰｂの中間抵抗性フィールドプレートＦＰＣｂは、１つの直線部分Ａ１のみに第１中間抵抗性フィールドプレートＦＰＣ１を有する。
【０１２８】
直線部分Ａ１に配置された第１中間抵抗性フィールドプレートＦＰＣ１の６つの第１部分の一方側の端部のそれぞれには、第２中間抵抗性フィールドプレートＦＰＣ２が繋がり、一方向に枝状に延びている。これら第２中間抵抗性フィールドプレートＦＰＣ２は、コーナー部分Ｂ１、直線部分Ａ２、コーナー部分Ｂ２、直線部分Ａ３、コーナー部分Ｂ３、直線部分Ａ４およびコーナー部分Ｂ４まで延びており、直線部分Ａ２，Ａ３，Ａ４では、直線状であり、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４では、曲率を有している。また、複数の第２中間抵抗性フィールドプレートＦＰＣ２の他方の端部（先端部分）は、開放されている。
【０１２９】
複数の第２中間抵抗性フィールドプレートＦＰＣ２の幅は一定であり、第１中間抵抗性フィールドプレートＦＰＣ１の幅と同一である。また、複数の第２中間抵抗性フィールドプレートＦＰＣ２のピッチは、第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分のピッチと同一である。
【０１３０】
第２変形例による抵抗性フィールドプレートＦＰｂでは、前述した抵抗性フィールドプレートＦＰと同様に、複数の第２中間抵抗性フィールドプレートＦＰＣ２は、内周側抵抗性フィールドプレートＦＰＩおよび外周側抵抗性フィールドプレートＦＰＯと直接繋がっていない。従って、熱平衡状態では、第１中間抵抗性フィールドプレートＦＰＣ１のみに電流が流れ、第２中間抵抗性フィールドプレートＦＰＣ２には電流は流れない。そのため、曲率半径の違いによる抵抗差の影響を受けることがない。
【０１３１】
さらに、複数の第２中間抵抗性フィールドプレートＦＰＣ２は、複数の第２中間抵抗性フィールドプレートＦＰＣ２がそれぞれ繋がる第１中間抵抗性フィールドプレートＦＰＣ１の第１部分の電位を利用することができる。これにより、第２中間抵抗性フィールドプレートＦＰＣ２の電位が、その第２中間抵抗性フィールドプレートＦＰＣ２が繋がる第１中間抵抗性フィールドプレートＦＰＣ１の第１部分の電位と同じになるので、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４においても、各周回間における電界分布を均一化することができる。
【０１３２】
従って、抵抗性フィールドプレートＦＰｂでは、各周回間における電界分布が均一となｓり、半導体装置ＳＭ２の破壊耐圧の低下を防ぐことができる。
【０１３３】
さらに、複数の第２中間抵抗性フィールドプレートＦＰＣ２の開放された先端部分は、直線状に形成されている。
【０１３４】
このように、複数の第２中間抵抗性フィールドプレートＦＰＣ２の開放された先端部分を直線状に形成することにより、前述した抵抗性フィールドプレートＦＰとほぼ同様に、抵抗性フィールドプレートＦＰｂの平面レイアウト、形状および製造プロセスなどに起因した絶縁耐圧の低下のリスクを最小限に抑えることができる。
【０１３５】
従って、第２変形例による抵抗性フィールドプレートＦＰｂを備えることにより、破壊電圧が向上し、かつ、耐圧リーク電流が低減する半導体装置ＳＭ２を実現することができる。
【０１３６】
＜第３変形例＞
前記図１に示した抵抗性フィールドプレートＦＰと相違する点は、中間抵抗性フィールドプレートの平面レイアウトである。
【０１３７】
以下に、本実施の形態１の第３変形例による抵抗性フィールドプレートの平面レイアウトについて図１８を用いて説明する。図１８は、本実施の形態１の第３変形例による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【０１３８】
前記図１に示した抵抗性フィールドプレートＦＰでは、４つの第１中間抵抗性フィールドプレートＦＰＣ１のそれぞれの一端が、内周側抵抗性フィールドプレートＦＰＩに沿って等間隔に内周側抵抗性フィールドプレートＦＰＩと接続されている。
【０１３９】
これに対して、第３変形例では、図１８に示すように、内周側抵抗性フィールドプレートＦＰＩと接続する部分が互いに異なる中間抵抗性フィールドプレートＦＰＣｃｘと中間抵抗性フィールドプレートＦＰＣｃｙとが、周辺部に交互に配置されている。ここで、中間抵抗性フィールドプレートＦＰＣｃｘでは、第２中間抵抗性フィールドプレートＦＰＣ２と第１中間抵抗性フィールドプレートＦＰＣ１ｘの第１部分とが繋がる端部と反対側の端部において、内周側抵抗性フィールドプレートＦＰＩと繋がる。また、中間抵抗性フィールドプレートＦＰＣｃｙでは、第２中間抵抗性フィールドプレートＦＰＣ２と第１中間抵抗性フィールドプレートＦＰＣ１ｙの第１部分とが繋がる端部において、内周側抵抗性フィールドプレートＦＰＩと繋がる。
【０１４０】
具体的には、直線部分Ａ１および直線部分Ａ３にそれぞれ配置された第１中間抵抗性フィールドプレートＦＰＣ１ｘでは、第２中間抵抗性フィールドプレートＦＰＣ２が接続しない第１部分の端部が、内周側抵抗性フィールドプレートＦＰＩと接続している。
【０１４１】
また、直線部分Ａ２および直線部分Ａ４にそれぞれ配置された第１中間抵抗性フィールドプレートＦＰＣ１ｙでは、第２中間抵抗性フィールドプレートＦＰＣ２が接続する第１部分の端部が、内周側抵抗性フィールドプレートＦＰＩと接続している。
【０１４２】
これにより、図１８中、Ｐ１およびＰ３で示す箇所では、中間抵抗性フィールドプレートＦＰＣｃｘの第１中間抵抗性フィールドプレートＦＰＣ１ｘの第１部分と、中間抵抗性フィールドプレートＦＰＣｃｙの第２中間抵抗性フィールドプレートＦＰＣ２との間において、電位差の発生を抑制することができる。また、図１８中、Ｐ２およびＰ４で示す箇所では、中間抵抗性フィールドプレートＦＰＣｃｙの第１中間抵抗性フィールドプレートＦＰＣ１ｙの第１部分と、中間抵抗性フィールドプレートＦＰＣｃｘの第２中間抵抗性フィールドプレートＦＰＣ２との間において、電位差の発生を抑制することができる。
【０１４３】
従って、第３変形例による抵抗性フィールドプレートＦＰｃを備えることにより、電位の変曲点がなくなり、電位分布の均一化を図ることができるので、破壊電圧がさらに向上した半導体装置ＳＭ３を実現することができる。
【０１４４】
＜第４変形例＞
前記図１に示した抵抗性フィールドプレートＦＰと相違する点は、中間抵抗性フィールドプレートの平面レイアウトである。
【０１４５】
以下に、本実施の形態１の第４変形例による抵抗性フィールドプレートの平面レイアウトについて図１９を用いて説明する。図１９は、本実施の形態１の第４変形例による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【０１４６】
前記図１に示した抵抗性フィールドプレートＦＰでは、４つの第１中間抵抗性フィールドプレートＦＰＣ１のそれぞれは互いに分離して、内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯと並列に接続されている。
【０１４７】
これに対して、第４変形例では、図１９に示すように、互いに隣り合う中間抵抗性フィールドプレートＦＰＣｄにおいて、一方の中間抵抗性フィールドプレートＦＰＣｄの第１中間抵抗性フィールドプレートＦＰＣ１の第１部分と、これに近接する他方の中間抵抗性フィールドプレートＦＰＣｄの第２中間抵抗性フィールドプレートＦＰＣ２とを接続することにより、電位の変曲点をなくしている。
【０１４８】
すなわち、第１中間抵抗性フィールドプレートＦＰＣ１および第２中間抵抗性フィールドプレートＦＰＣ２が、Ｎ型不純物を導入した多結晶シリコン（Ｓｉ）からなる場合は、互いに対向する第１中間抵抗性フィールドプレートＦＰＣ１の第１部分と、第２中間抵抗性フィールドプレートＦＰＣ２とを、Ｐ型不純物を導入した多結晶シリコン（Ｓｉ）からなる接続部分ＦＰＰで繋げる。これにより、接続部分ＦＰＰにＰＮ接合が形成されるので、接続部分ＦＰＰには電流は流れないが、互いに対向する第１中間抵抗性フィールドプレートＦＰＣ１の第１部分と、他方の第２中間抵抗性フィールドプレートＦＰＣ２との間で、電位差が発生し難くなる。
【０１４９】
具体的には、前記図１に示した抵抗性フィールドプレートＦＰと同様に、４つの第１中間抵抗性フィールドプレートＦＰＣ１と、これらにそれぞれ繋がる複数の第２中間抵抗性フィールドプレートＦＰＣ２と、からなる４つの中間抵抗性フィールドプレートＦＰＣｄが並列に配置されている。第１中間抵抗性フィールドプレートＦＰＣ１および第２中間抵抗性フィールドプレートＦＰＣ２は、例えばＮ型不純物を導入した多結晶シリコン（Ｓｉ）から形成されている。
【０１５０】
直線部分Ａ１に配置された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分にそれぞれ繋がる複数の第２中間抵抗性フィールドプレートＦＰＣ２は、例えばＰ型不純物を導入した多結晶シリコン（Ｓｉ）からなる接続部分ＦＰＰを介して、直線部分Ａ２に配置された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分にそれぞれ繋がる。
【０１５１】
同様に、直線部分Ａ２に配置された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分にそれぞれ繋がる第２中間抵抗性フィールドプレートＦＰＣ２は、接続部分ＦＰＰを介して、直線部分Ａ３に配置された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分にそれぞれ繋がる。
【０１５２】
同様に、直線部分Ａ３に配置された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分にそれぞれ繋がる第２中間抵抗性フィールドプレートＦＰＣ２は、接続部分ＦＰＰを介して、直線部分Ａ４に配置された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分にそれぞれ繋がる。
【０１５３】
同様に、直線部分Ａ４に配置された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分にそれぞれ繋がる第２中間抵抗性フィールドプレートＦＰＣ２は、接続部分ＦＰＰを介して、直線部分Ａ１に配置された第１中間抵抗性フィールドプレートＦＰＣ１の複数の第１部分にそれぞれ繋がる。
【０１５４】
なお、上記説明では、中間抵抗性フィールドプレートＦＰＣｄをＮ型不純物が導入された多結晶シリコン（Ｓｉ）で形成し、接続部分ＦＰＰをＰ型不純物が導入された多結晶シリコン（Ｓｉ）で形成したが、中間抵抗性フィールドプレートＦＰＣｄをＰ型不純物が導入された多結晶シリコン（Ｓｉ）で形成し、接続部分ＦＰＰをＮ型不純物が導入された多結晶シリコン（Ｓｉ）で形成してもよい。
【０１５５】
これにより、互いに隣り合う中間抵抗性フィールドプレートＦＰＣｄにおいて、互いに対向する第１中間抵抗性フィールドプレートＦＰＣ１の第１部分と、第２中間抵抗性フィールドプレートＦＰＣ２との間で、電位差が発生し難くなる。
【０１５６】
従って、第４変形例による抵抗性フィールドプレートＦＰｄを備えることにより、電位の変曲点がなくなり、電位分布の均一化を図ることができるので、破壊電圧がさらに向上した半導体装置ＳＭ４を実現することができる。
【０１５７】
（実施の形態２）
前記図１に示した抵抗性フィールドプレートＦＰと相違する点は、中間抵抗性フィールドプレートの平面レイアウトおよび中間抵抗性フィールドプレートＦＰの不純物濃度である。
【０１５８】
以下に、本実施の形態２による抵抗性フィールドプレートの平面レイアウトについて図２０を用いて説明する。図２０は、本実施の形態２による半導体装置の周辺部に形成された抵抗性フィールドプレートを示す平面図である。
【０１５９】
前記図１に示した抵抗性フィールドプレートＦＰでは、４つの第１中間抵抗性フィールドプレートＦＰＣ１と、これらにそれぞれ繋がる複数の第２中間抵抗性フィールドプレートＦＰＣ２と、からなる４つの中間抵抗性フィールドプレートＦＰＣを内周側抵抗性フィールドプレートＦＰＩと外周側抵抗性フィールドプレートＦＰＯとの間に並列に接続した。
【０１６０】
これに対して、本実施の形態２では、図２０に示すように、中間抵抗性フィールドプレートＦＰＣｅは、活性部を螺旋状に取り巻いており、その一方の端部は内周側抵抗性フィールドプレートＦＰＩと接続し、その他方の端部は外周側抵抗性フィールドプレートＦＰＯと接続している。
【０１６１】
さらに、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４に位置する中間抵抗性フィールドプレートＦＰＣｅを構成する多結晶シリコン（Ｓｉ）の不純物濃度を、直線部分Ａ１，Ａ２，Ａ３，Ａ４に位置する中間抵抗性フィールドプレートＦＰＣｅを構成する多結晶シリコン（Ｓｉ）の不純物濃度よりも高くする。
【０１６２】
これにより、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４の中間抵抗性フィールドプレートＦＰＣｅの抵抗値が低くなり、コーナー部分Ｂ１，Ｂ２，Ｂ３，Ｂ４において、内周側と外周側における電界分布を均一化できるので、破壊耐性を高くすることができる。
【０１６３】
また、直線部分Ａ１，Ａ２，Ａ３，Ａ４の中間抵抗性フィールドプレートＦＰＣｅの抵抗値が高くなるので、耐圧リーク電流を低くすることができる。
【０１６４】
従って、本実施の形態２による抵抗性フィールドプレートＦＰｂを備えることにより、破壊電圧が向上し、かつ、耐圧リーク電流が低減する半導体装置ＳＭ５を実現することができる。
【０１６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６６】
Ａ，Ａ１，Ａ２，Ａ３，Ａ４  直線部分
Ｂ，Ｂ１，Ｂ２，Ｂ３，Ｂ４  コーナー部分
ＢＭ  バリアメタル膜
ＣＥ  コレクタ電極
ＣＥＲ  裏面コレクタ電極
ＣＥＳ  表面コレクタ電極
ＣＮ１，ＣＮ２  接続孔
ＤＰ１，ＤＰ２  多結晶シリコン膜
ＥＥ  エミッタ電極
ＦＰ  抵抗性フィールドプレート
ＦＰａ，ＦＰｂ，ＦＰｃ，ＦＰｄ，ＦＰｅ  抵抗性フィールドプレート
ＦＰＣ  中間抵抗性フィールドプレート
ＦＰＣａ，ＦＰＣｂ，ＦＰＣｄ，ＦＰＣｅ  中間抵抗性フィールドプレート
ＦＰＣｃｘ，ＦＰＣｃｙ  中間抵抗性フィールドプレート
ＦＰＣ１，ＦＰＣ１ｘ，ＦＰＣ１ｙ  第１中間抵抗性フィールドプレート
ＦＰＣ２  第２中間抵抗性フィールドプレート
ＦＰＩ  内周側抵抗性フィールドプレート
ＦＰＯ  外周側抵抗性フィールドプレート
ＦＰＰ  接続部分
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＦ１，ＩＦ２，ＩＦ３  絶縁膜
ＮＤ  Ｎ−型層
ＮＥ  Ｎ＋層
ＮＦ  Ｎ型層
ＮＳ  Ｎ＋型層
ＰＢ  Ｐ＋型層
ＰＣ  Ｐ型層
ＰＬ  Ｐ型層
ＰＳ  Ｐ＋＋型層
ＰＷ  Ｐ型ウェル層
ＲＦ  Ｐ型表面電界緩和層
Ｓａ  表面（上面、第１主面）
Ｓｂ  裏面（下面、第２主面）
ＳＢ  半導体基板
ＳＭ，ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ４，ＳＭ５  半導体装置
ＴＲ  溝
【図１】
0006649102.tif 000002
【図２】
0006649102.tif 000003
【図３】
0006649102.tif 000004
【図４】
0006649102.tif 000005
【図５】
0006649102.tif 000006
【図６】
0006649102.tif 000007
【図７】
0006649102.tif 000008
【図８】
0006649102.tif 000009
【図９】
0006649102.tif 000010
【図１０】
0006649102.tif 000011
【図１１】
0006649102.tif 000012
【図１２】
0006649102.tif 000013
【図１３】
0006649102.tif 000014
【図１４】
0006649102.tif 000015
【図１５】
0006649102.tif 000016
【図１６】
0006649102.tif 000017
【図１７】
0006649102.tif 000018
【図１８】
0006649102.tif 000019
【図１９】
0006649102.tif 000020
【図２０】
0006649102.tif 000021
【図２１】
0006649102.tif 000022
【図２２】
0006649102.tif 000023
【図２３】
0006649102.tif 000024