(57)【特許請求の範囲】
【請求項１】
感光体と、光ビームを出射する光源と、前記光ビームが前記感光体上を走査するように前記光ビームを偏向手段と、前記偏向手段によって偏向された光ビームを受光し、当該光ビームを受光したことに応じて光電変換信号を出力する光電変換素子と、画像データから生成された駆動信号に基づいて前記光源を駆動する駆動手段と、を有する画像形成装置に備えられ、クロック信号に応じて動作するデータ処理装置において、
保持されたビットデータのシフトおよびシリアル出力を前記クロック信号の周期で実行するシフトレジスタと、
前記光電変換信号を前記クロック信号の周期でサンプリングすることによって得られたビットデータを前記クロック信号の周期で前記シフトレジスタにシリアルに入力する第１の入力部と、
前記第１の入力部から入力され、かつ前記シフトレジスタによるビットデータのシフトによって前記シフトレジスタに保持された第１のビットパターンを前記クロック信号のＮ倍（Ｎは１より大きい自然数）の周期でパラレルに取得する取得部と、
前記取得部が取得した前記第１のビットパターンに基づいて、前記光ビームの走査方向における画像の書出し位置を調整するための画像データの補正処理を実行する処理部と、
前記取得部による前記第１のビットパターンの取得に同期して前記処理部によって処理された前記画像データである第２のビットパターンを前記クロック信号のＮ倍の周期で前記シフトレジスタにパラレルに入力する第２の入力部と、を備え、
前記シフトレジスタは、入力された前記第２のビットパターンに含まれるビットデータを最下流のフリップフロップから前記クロック信号に同期してシリアル出力することによって前記駆動信号を生成することを特徴とするデータ処理装置。
【請求項２】
前記取得部がビットデータの変化点を含む前記第１のビットパターンを取得したタイミングを示すタイミングデータを出力するとともに当該第１のビットパターンにおける前記ビットデータの変化点の位置を示す位相データを出力する出力手段を備え、
前記処理部は、前記位相データに基づいて処理して得られた前記第２のビットパターンの前記シフトレジスタへの入力タイミングを前記タイミングデータに基づいて制御することを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記第１の入力部は、前記シフトレジスタにおけるビットデータのシフト方向に配列されたフリップフロップのうち最上流に位置するフリップフロップから前記光電変換信号を前記クロック信号の周期でサンプリングすることによって得られたビットデータを入力し、
前記シフトレジスタは、前記シフトレジスタにおけるビットデータのシフト方向に配列されたフリップフロップのうち最下流に位置するフリップフロップから前記第２のビットパターンに含まれるビットデータを出力することを特徴とする請求項１または２に記載のデータ処理装置。
【請求項４】
前記第１のビットパターンおよび前記第２のビットパターンはＮ個のビットデータの列であり、前記シフトレジスタはＮ＋１ビットシフトレジスタであることを特徴とする請求項１乃至３いずれか１項に記載のデータ処理装置。
【請求項５】
前記取得部は、前記Ｎ＋１ビットシフトレジスタのＮ＋１個のフリップフロップのうちデータシフト方向における上流側のＮ個のフリップフロップから前記第１のビットパターンを取得し、
前記第２の入力部は、前記Ｎ＋１ビットシフトレジスタのＮ＋１個のフリップフロップのうちデータシフト方向における下流側のＮ個のフリップフロップに前記第２のビットパターンを入力することを特徴とする請求項４に記載のデータ処理装置。
【請求項６】
感光体と、
光ビームを出射する光源と、
前記光ビームが前記感光体上を走査するように前記光ビームを偏向手段と、
前記偏向手段によって偏向された光ビームを受光し、当該光ビームを受光したことに応じて光電変換信号を出力する光電変換素子と、
画像データから生成された駆動信号に基づいて前記光源を駆動する駆動手段と、
クロック信号に応じて動作するデータ処理装置と、を備え、
前記データ処理装置は、
保持されたビットデータのシフトおよびシリアル出力を前記クロック信号の周期で実行するシフトレジスタと、
前記光電変換信号を前記クロック信号の周期でサンプリングすることによって得られたビットデータを前記クロック信号の周期で前記シフトレジスタにシリアルに入力する第１の入力部と、
前記第１の入力部から入力され、かつ前記シフトレジスタによるビットデータのシフトによって前記シフトレジスタに保持された第１のビットパターンを前記クロック信号のＮ倍（Ｎは１より大きい自然数）の周期でパラレルに取得する取得部と、
前記取得部が取得した前記第１のビットパターンに基づいて、前記光ビームの走査方向における画像の書出し位置を調整するための画像データの処理を実行する処理部と、
前記取得部による前記第１のビットパターンの取得に同期して前記処理部によって処理された前記画像データである第２のビットパターンを前記クロック信号のＮ倍の周期で前記シフトレジスタにパラレルに入力する第２の入力部と、を備え、
前記シフトレジスタは、入力された前記第２のビットパターンに含まれるビットデータを最下流のフリップフロップから前記クロック信号に同期してシリアル出力することによって前記駆動信号を生成することを特徴とする画像形成装置。
【請求項７】
前記取得部がビットデータの変化点を含む前記第１のビットパターンを取得したタイミングを示すタイミングデータを出力するとともに当該第１のビットパターンにおける前記ビットデータの変化点の位置を示す位相データを出力する出力手段を備え、
前記処理部は、前記位相データに基づいて処理して得られた前記第２のビットパターンの前記シフトレジスタへの入力タイミングを前記タイミングデータに基づいて制御することを特徴とする請求項６に記載の画像形成装置。
【請求項８】
前記第１の入力部は、前記シフトレジスタにおけるビットデータのシフト方向に配列されたフリップフロップのうち最上流に位置するフリップフロップから前記光電変換信号を前記クロック信号の周期でサンプリングすることによって得られたビットデータを入力し、
前記シフトレジスタは、前記シフトレジスタにおけるビットデータのシフト方向に配列されたフリップフロップのうち最下流に位置するフリップフロップから前記第２のビットパターンに含まれるビットデータを出力することを特徴とする請求項６または７に記載の画像形成装置。
【請求項９】
前記第１のビットパターンおよび前記第２のビットパターンはＮ個のビットデータの列であり、前記シフトレジスタはＮ＋１ビットシフトレジスタであることを特徴とする請求項６乃至８いずれか１項に記載の画像形成装置。
【請求項１０】
前記取得部は、前記Ｎ＋１ビットシフトレジスタのＮ＋１個のフリップフロップのうちデータシフト方向における上流側のＮ個のフリップフロップから前記第１のビットパターンを取得し、
前記第２の入力部は、前記Ｎ＋１ビットシフトレジスタのＮ＋１個のフリップフロップのうちデータシフト方向における下流側のＮ個のフリップフロップに前記第２のビットパターンを入力することを特徴とする請求項９に記載の画像形成装置。
【請求項１１】
感光体と、光ビームを出射する光源と、前記光ビームが前記感光体上を走査するように前記光ビームを偏向手段と、前記偏向手段によって偏向された光ビームを受光し、当該光ビームを受光したことに応じて光電変換信号を出力する光電変換素子と、画像データから生成された駆動信号に基づいて前記光源を駆動する駆動手段と、を有する画像形成装置に備えられ、第１の周波数の第１のクロック信号、および前記第１の周波数の整数倍の周波数であり、前記第１のクロック信号に同期した第２のクロック信号それぞれに応じて動作するデータ処理装置において、
保持されたビットデータのシフトおよび出力を前記第２のクロック信号に応じて実行するシフトレジスタと、
前記光電変換信号を前記第２のクロック信号によってサンプリングすることによって得られたビットデータを前記第２のクロック信号に応じて前記シフトレジスタにシリアル入力する第１の入力部と、
前記第１の入力部から入力され、かつ前記シフトレジスタによるビットデータのシフトによって前記シフトレジスタに保持された第１のビットパターンを前記第１のクロック信号に同期してパラレルに取得する取得部と、
前記取得部が取得した前記第１のビットパターンに基づいて、前記光ビームの走査方向における画像の書出し位置を調整するための画像データの補正処理を実行する処理部と、前記取得部による前記第１のビットパターンの取得に同期させるべき、前記第１のクロック信号に同期して前記処理部によって処理された前記画像データである第２のビットパターンを前記シフトレジスタにパラレルに入力する第２の入力部と、を備え、
前記シフトレジスタは、入力された前記第２のビットパターンに含まれるビットデータを最下流のフリップフロップから前記第１のクロック信号に同期してシリアル出力することによって前記駆動信号を生成することを特徴とするデータ処理装置。
【請求項１２】
前記取得部がビットデータの変化点を含む前記第１のビットパターンを取得したタイミングを示すタイミングデータを出力するとともに当該第１のビットパターンにおける前記ビットデータの変化点の位置を示す位相データを出力する出力手段を備え、
前記処理部は、前記位相データに基づいて処理して得られた前記第２のビットパターンの前記シフトレジスタへの入力タイミングを前記タイミングデータに基づいて制御することを特徴とする請求項１１に記載のデータ処理装置。
【請求項１３】
前記第１の入力部は、前記シフトレジスタにおけるビットデータのシフト方向に配列されたフリップフロップのうち最上流に位置するフリップフロップから前記光電変換信号を前記第２のクロック信号の周期でサンプリングすることによって得られたビットデータを入力し、
前記シフトレジスタは、前記シフトレジスタにおけるビットデータのシフト方向に配列されたフリップフロップのうち最下流に位置するフリップフロップから前記第２のビットパターンに含まれるビットデータを出力することを特徴とする請求項１１または１２に記載のデータ処理装置。
【請求項１４】
前記第１のビットパターンおよび前記第２のビットパターンはＮ個のビットデータの列であり、前記シフトレジスタはＮ＋１ビットシフトレジスタであることを特徴とする請求項１１乃至１３いずれか１項に記載のデータ処理装置。
【請求項１５】
前記取得部は、前記Ｎ＋１ビットシフトレジスタのＮ＋１個のフリップフロップのうちデータシフト方向における上流側のＮ個のフリップフロップから前記第１のビットパターンを取得し、
前記第２の入力部は、前記Ｎ＋１ビットシフトレジスタのＮ＋１個のフリップフロップのうちデータシフト方向における下流側のＮ個のフリップフロップに前記第２のビットパターンを入力することを特徴とする請求項１４に記載のデータ処理装置。
【請求項１６】
前記第１のクロック信号と前記第２のクロック信号とを生成するクロック信号生成手段を含むことを特徴とする請求項１１乃至１５いずれか１項に記載のデータ処理装置。
【請求項１７】
前記クロック信号生成手段は、前記第１のクロック信号を逓倍することによって前記第２のクロック信号を生成することを特徴とする請求項１６に記載のデータ処理装置。
【請求項１８】
前記第１のクロック信号に対する前記第２のクロック信号の逓倍数と、前記第１のクロック信号に応じて前記取得部が前記シフトレジスタから取得する前記第１のビットパターンおよび前記第１のクロック信号に応じて前記第２の入力部が前記シフトレジスタに入力する前記第２のビットパターンのビット数とが一致することを特徴とする請求項１７に記載のデータ処理装置。
【請求項１９】
前記クロック信号生成手段は、前記第２のクロック信号を分周することによって前記第１のクロック信号を生成することを特徴とする請求項１６に記載のデータ処理装置。
【請求項２０】
感光体と、
光ビームを出射する光源と、
前記光ビームが前記感光体上を走査するように前記光ビームを偏向手段と、
前記偏向手段によって偏向された光ビームを受光し、当該光ビームを受光したことに応じて光電変換信号を出力する光電変換素子と、画像データから生成された駆動信号に基づいて前記光源を駆動する駆動手段と、
第１の周波数の第１のクロック信号、および前記第１の周波数の整数倍の周波数であり、前記第１のクロック信号に同期した第２のクロック信号を生成するクロック信号生成手段と、
保持されたビットデータのシフトおよび出力を前記第２のクロック信号に応じて実行するシフトレジスタと、
前記光電変換信号を前記第２のクロック信号によってサンプリングすることによって得られたビットデータを前記第２のクロック信号に応じて前記シフトレジスタにシリアル入力する第１の入力部と、
前記第１の入力部から入力され、かつ前記シフトレジスタによるビットデータのシフトによって前記シフトレジスタに保持された第１のビットパターンを前記第１のクロック信号に同期してパラレルに取得する取得部と、
前記取得部が取得した前記第１のビットパターンに基づいて、前記光ビームの走査方向における画像の書出し位置を調整するための画像データの補正処理を実行する処理部と、前記取得部による前記第１のビットパターンの取得に同期させるべき、前記第１のクロック信号に同期して前記処理部によって処理された前記画像データである第２のビットパターンを前記シフトレジスタにパラレルに入力する第２の入力部と、を備え、
前記シフトレジスタは、入力された前記第２のビットパターンに含まれるビットデータを最下流のフリップフロップから前記第１のクロック信号に同期してシリアル出力することによって前記駆動信号を生成することを特徴とする画像形成装置。
【請求項２１】
前記取得部がビットデータの変化点を含む前記第１のビットパターンを取得したタイミングを示すタイミングデータを出力するとともに当該第１のビットパターンにおける前記ビットデータの変化点の位置を示す位相データを出力する出力手段を備え、
前記処理部は、前記位相データに基づいて処理して得られた前記第２のビットパターンの前記シフトレジスタへの入力タイミングを前記タイミングデータに基づいて制御することを特徴とする請求項２０に記載の画像形成装置。
【請求項２２】
前記第１の入力部は、前記シフトレジスタにおけるビットデータのシフト方向に配列されたフリップフロップのうち最上流に位置するフリップフロップから前記光電変換信号を前記第２のクロック信号の周期でサンプリングすることによって得られたビットデータを入力し、
前記シフトレジスタは、前記シフトレジスタにおけるビットデータのシフト方向に配列されたフリップフロップのうち最下流に位置するフリップフロップから前記第２のビットパターンに含まれるビットデータを出力することを特徴とする請求項２０または２１に記載の画像形成装置。
【請求項２３】
前記第１のビットパターンおよび前記第２のビットパターンはＮ個のビットデータの列であり、前記シフトレジスタはＮ＋１ビットシフトレジスタであることを特徴とする請求項２０乃至２２いずれか１項に記載の画像形成装置。
【請求項２４】
前記取得部は、前記Ｎ＋１ビットシフトレジスタのＮ＋１個のフリップフロップのうちデータシフト方向における上流側のＮ個のフリップフロップから前記第１のビットパターンを取得し、
前記第２の入力部は、前記Ｎ＋１ビットシフトレジスタのＮ＋１個のフリップフロップのうちデータシフト方向における下流側のＮ個のフリップフロップに前記第２のビットパターンを入力することを特徴とする請求項２３に記載の画像形成装置。
【請求項２５】
前記クロック信号生成手段は、前記第１のクロック信号を逓倍することによって前記第２のクロック信号を生成することを特徴とする請求項２０乃至２４いずれか１項に記載の画像形成装置。
【請求項２６】
前記第１のクロック信号に対する前記第２のクロック信号の逓倍数と、前記第１のクロック信号に応じて前記取得部が前記シフトレジスタから取得する前記第１のビットパターンおよび前記第１のクロック信号に応じて前記第２の入力部が前記シフトレジスタに入力する前記第２のビットパターンのビット数と、が一致することを特徴とする請求項２５に記載の画像形成装置。
【請求項２７】
前記クロック信号生成手段は、前記第２のクロック信号を分周することによって前記第１のクロック信号を生成することを特徴とする請求項２０乃至２４いずれか１項に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタを用いて光ビームの走査方向における画像の書き出し位置を制御する画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置は、光ビームを偏向する回転多面鏡などの偏向装置を有する光走査装置を備えている。偏向装置によって偏向された光ビームによって複数回走査されて形成されることによって感光体上には静電潜像が形成される。画像形成装置は、感光体上の静電潜像をトナーによって現像し、現像されたトナー像を記録媒体に転写することによって、記録媒体上に画像が形成される。
【０００３】
光走査装置は、偏向装置によって偏向された光ビームの走査経路上に配置された受光素子を備えている。受光素子は受光面を備え、光ビームが受光面の受光面を走査することによって受光信号を生成する。画像形成装置は、光ビームの走査方向における画像の書き出し開始位置を制御するために、受光信号の生成タイミングを基準に画像データに基づく光ビームの出射タイミングを制御する。
【０００４】
特許文献１は、ＢＤ信号をシリアル−パラレル変換するためのシフトレジスタと、ビットパターンをパラレル−シリアル変換してＰＷＭ信号を生成するためのシフトレジスタと、を個別に有する画像形成装置を開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１３７０３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の画像形成装置は上記のようにシフトレジスタを複数設けているので、ＢＤ信号をシリアル−パラレル変換し、ビットパターンをパラレル−シリアル変換することによって光走査装置を制御する回路の規模が大きくなってしまっていた。
【０００７】
本発明は、ＢＤ信号をシリアル−パラレル変換し、画像データであるビットパターンをパラレル−シリアル変換する回路をより簡易化したデータ処理装置および画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のデータ処理装置は、感光体と、光ビームを出射する光源と、前記光ビームが前記感光体上を走査するように前記光ビームを偏向手段と、前記偏向手段によって偏向された光ビームを受光し、当該光ビームを受光したことに応じて光電変換信号を出力する光電変換素子と、画像データから生成された駆動信号に基づいて前記光源を駆動する駆動手段と、を有する画像形成装置に備えられ、クロック信号に応じて動作するデータ処理装置において、保持されたビットデータのシフトおよびシリアル出力を前記クロック信号の周期で実行するシフトレジスタと、前記光電変換信号を前記クロック信号の周期でサンプリングすることによって得られたビットデータを前記クロック信号の周期で前記シフトレジスタにシリアルに入力する第１の入力部と、  前記第１の入力部から入力され、かつ前記シフトレジスタによるビットデータのシフトによって前記シフトレジスタに保持された第１のビットパターンを前記クロック信号のＮ倍（Ｎは１より大きい自然数）の周期でパラレルに取得する取得部と、  前記取得部が取得した前記第１のビットパターンに基づいて、前記光ビームの走査方向における画像の書出し位置を調整するための画像データの補正処理を実行する処理部と、前記取得部による前記第１のビットパターンの取得に同期して前記処理部によって処理された前記画像データである第２のビットパターンを前記クロック信号のＮ倍の周期で前記シフトレジスタにパラレルに入力する第２の入力部と、を備え、前記シフトレジスタは、入力された前記第２のビットパターンに含まれるビットデータを最下流のフリップフロップから前記クロック信号に同期してシリアル出力することによって前記駆動信号を生成することを特徴とする。
【０００９】
また、本発明のデータ処理装置は、感光体と、光ビームを出射する光源と、前記光ビームが前記感光体上を走査するように前記光ビームを偏向手段と、前記偏向手段によって偏向された光ビームを受光し、当該光ビームを受光したことに応じて光電変換信号を出力する光電変換素子と、画像データから生成された駆動信号に基づいて前記光源を駆動する駆動手段と、を有する画像形成装置に備えられ、第１の周波数の第１のクロック信号、および前記第１の周波数の整数倍の周波数であり、前記第１のクロック信号に同期した第２のクロック信号それぞれに応じて動作するデータ処理装置において、保持されたビットデータのシフトおよび出力を前記第２のクロック信号に応じて実行するシフトレジスタと、前記光電変換信号を前記第２のクロック信号によってサンプリングすることによって得られたビットデータを前記第２のクロック信号に応じて前記シフトレジスタにシリアル入力する第１の入力部と、前記第１の入力部から入力され、かつ前記シフトレジスタによるビットデータのシフトによって前記シフトレジスタに保持された第１のビットパターンを前記第１のクロック信号に同期してパラレルに取得する取得部と、前記取得部が取得した前記第１のビットパターンに基づいて、前記光ビームの走査方向における画像の書出し位置を調整するための画像データの補正処理を実行する処理部と、前記取得部による前記第１のビットパターンの取得に同期させるべき、前記第１のクロック信号に同期して前記処理部によって処理された前記画像データである第２のビットパターンを前記シフトレジスタにパラレルに入力する第２の入力部と、を備え、前記シフトレジスタは、入力された前記第２のビットパターンに含まれるビットデータを最下流のフリップフロップから前記第１のクロック信号に同期してシリアル出力することによって前記駆動信号を生成することを特徴とする。
【００１０】
また、本発明の画像形成装置は、感光体と、光ビームを出射する光源と、前記光ビームが前記感光体上を走査するように前記光ビームを偏向手段と、前記偏向手段によって偏向された光ビームを受光し、当該光ビームを受光したことに応じて光電変換信号を出力する光電変換素子と、画像データから生成された駆動信号に基づいて前記光源を駆動する駆動手段と、クロック信号に応じて動作するデータ処理装置と、を備え、前記データ処理装置は、保持されたビットデータのシフトおよびシリアル出力を前記クロック信号の周期で実行するシフトレジスタと、前記光電変換信号を前記クロック信号の周期でサンプリングすることによって得られたビットデータを前記クロック信号の周期で前記シフトレジスタにシリアルに入力する第１の入力部と、前記第１の入力部から入力され、かつ前記シフトレジスタによるビットデータのシフトによって前記シフトレジスタに保持された第１のビットパターンを前記クロック信号のＮ倍（Ｎは１より大きい自然数）の周期でパラレルに取得する取得部と、前記取得部が取得した前記第１のビットパターンに基づいて、前記光ビームの走査方向における画像の書出し位置を調整するための画像データの処理を実行する処理部と、前記取得部による前記第１のビットパターンの取得に同期して前記処理部によって処理された前記画像データである第２のビットパターンを前記クロック信号のＮ倍の周期で前記シフトレジスタにパラレルに入力する第２の入力部と、を備え、前記シフトレジスタは、入力された前記第２のビットパターンに含まれるビットデータを最下流のフリップフロップから前記クロック信号に同期してシリアル出力することによって前記駆動信号を生成することを特徴とする。
【００１１】
さらに、本発明の画像形成装置は、感光体と、光ビームを出射する光源と、前記光ビームが前記感光体上を走査するように前記光ビームを偏向手段と、前記偏向手段によって偏向された光ビームを受光し、当該光ビームを受光したことに応じて光電変換信号を出力する光電変換素子と、画像データから生成された駆動信号に基づいて前記光源を駆動する駆動手段と、第１の周波数の第１のクロック信号、および前記第１の周波数の整数倍の周波数であり、前記第１のクロック信号に同期した第２のクロック信号を生成するクロック信号生成手段と、保持されたビットデータのシフトおよび出力を前記第２のクロック信号に応じて実行するシフトレジスタと、前記光電変換信号を前記第２のクロック信号によってサンプリングすることによって得られたビットデータを前記第２のクロック信号に応じて前記シフトレジスタにシリアル入力する第１の入力部と、前記第１の入力部から入力され、かつ前記シフトレジスタによるビットデータのシフトによって前記シフトレジスタに保持された第１のビットパターンを前記第１のクロック信号に同期してパラレルに取得する取得部と、前記取得部が取得した前記第１のビットパターンに基づいて、前記光ビームの走査方向における画像の書出し位置を調整するための画像データの補正処理を実行する処理部と、前記取得部による前記第１のビットパターンの取得に同期させるべき、前記第１のクロック信号に同期して前記処理部によって処理された前記画像データである第２のビットパターンを前記シフトレジスタにパラレルに入力する第２の入力部と、を備え、前記シフトレジスタは、入力された前記第２のビットパターンに含まれるビットデータを最下流のフリップフロップから前記第１のクロック信号に同期してシリアル出力することによって前記駆動信号を生成することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＢＤ信号をシリアル−パラレル変換し、画像データであるビットパターンをパラレル−シリアル変換する共通のシフトレジスタを用いて画像の書き出し位置を調整することができる。
【図面の簡単な説明】
【００１３】
【図１】実施例に係る画像形成装置および読取装置の概略断面図
【図２】実施例に係る画像形成装置に備えられる光走査装置の概略図
【図３】実施例に係る画像形成装置の制御ブロック図
【図４】実施例に係る画像形成装置に備えられるコントローラのブロック図
【図５】データ変換テーブル
【図６】実施例に係るコントローラに備えられるシフトレジスタ
【図７】シフトレジスタの簡易モデルの概略図
【図８】簡易モデルのシフトレジスタの動作を示すタイミングチャート
【図９】コントローラが実行する処理のタイミングチャート
【図１０】シフトレジスタのデータシフトを示す表
【図１１】コントローラが実行する処理のタイミングチャート
【図１２】シフトレジスタのデータシフトを示す表
【発明を実施するための形態】
【００１４】
（実施例１）
（画像形成装置）
図１は、画像形成装置１００および読取装置１３０の断面を示している。
【００１５】
まず、読取装置１３０について説明する。読取装置１３０は、原稿圧板１３１、原稿台ガラス１３２、キャリッジ１３３、ＣＣＤラインセンサ１３４を備える。読取装置１３０は、原稿圧板１３１と原稿台ガラス１３２との間に載置された原稿に不図示の光源によって光を照射する。キャリッジ１３３は複数の反射ミラーを備える。複数の反射ミラーは、原稿からの反射光をＣＣＤラインセンサ１３４に導く。ＣＣＤラインセンサ１３４は、クロック信号に同期して原稿からの反射光を受光した結果である読取信号をライン単位で出力する。
【００１６】
イエロー、マゼンダ、シアン、ブラックのプロセスユニット１０１ｙ〜１０１ｋ（複数の画像形成ユニット）は、感光ドラム（感光体）、現像器、帯電ローラを有する。プロセスユニット１０１ｋが備える感光ドラム１０２ｋはモータによって回転駆動される。帯電ローラ１０３ｋは、高電圧を感光ドラム１０２ｋに印加して感光ドラムの表面を一様に帯電する。レーザスキャナユニット１０４ｋ（光走査装置）は、画像データに応じたレーザ光を射出する。レーザスキャナユニット１０４ｋから出射されたレーザ光は、回転駆動されるポリゴンミラーにより反射されて、帯電ローラ１０３ｋによって帯電された感光ドラム１０２ｋ上を走査する。レーザ光が感光ドラム上を走査することによって感光ドラム上には静電潜像が形成される。
【００１７】
現像器１０５ｋは、感光ドラムに形成された静電潜像をトナーにより現像する。トナーが充填されたトナーボトル１０６ｋは、現像器１０５ｋにトナーを供給する。一次転写ローラ１０７ｋは、感光ドラム上のトナー像を無端ベルト状部材である中間転写体１０８（像担持体）に一次転写し、中間転写体１０８上にＹ、Ｍ、Ｃ、Ｋ各色のトナー像を重ね合わせる。補助帯電ブラシ１０９ｋは、中間転写体１０８上に転写されずに感光ドラム上に残ったトナーを帯電させる。
【００１８】
ここまで、ブラックのプロセスユニット１０１ｋ（感光ドラム１０２ｋ、帯電ローラ１０３ｋ、現像器１０５ｋ、補助帯電ブラシ１０９ｋ）を例にトナー像の形成プロセスを説明したが、イエロー、マゼンダ、シアンのプロセスユニットも同様のプロセスでトナー像を形成する。以下、感光ドラム１０２、帯電ローラ１０３、現像器１０５、補助帯電ブラシ１０９と記述した場合、イエロー、マゼンダ、シアン、ブラックの各色を含むものとする。中間転写体１０８に一次転写されたトナー像は、二次転写ローラ１１０によって用紙上に二次転写される。用紙に転写されずに中間転写体１０８上に残ったトナーや、用紙上に転写することを意図しない調整用のトナー像は、クリーナ１１１によって回収される。パターン検知センサ１１２は、中間転写体１０８上に作像されたトナーパターン画像を検出する。
【００１９】
用紙は、用紙カセット１１３に収納されており、給紙ローラ１１４によって搬送され、レジストローラ１１５によって斜行を補正された後、二次転写ローラ１１０に送られる。用紙は、二次転写ローラ１１０でトナー像を転写された後、定着ローラ１１７および加圧ローラ１１８によってトナーが熱定着され、排紙フラッパ１１９によって排紙トレイ１２０もしくはインナー排紙トレイ１２１に送られる。
【００２０】
（光走査装置）
次に、レーザスキャナユニット１０４の概略構成を説明する。図２は、レーザスキャナユニット１０４の概略構成および感光ドラム１０２を示す図である。レーザスキャナユニット１０４は、レーザ光源２０１、回転多面鏡２０２（ポリゴンミラー）、ＢＤ２０３（ビームディテクター）を備える。レーザ光源２０１は、感光ドラム１０２上に静電潜像を形成するためのレーザ光（光ビーム）を出射する。図２に示すように、感光ドラム１０２は回転軸を中心に副走査方向２０４に回転している。ポリゴンミラー２０２は、レーザ光が感光ドラム１０２上をその回転軸に沿う方向（主走査方向２０５）に走査するように、レーザ光を偏向する。
【００２１】
ポリゴンミラー１０２によって偏向されたレーザ光の走査経路上の非画像形成領域にはＢＤ２０３が配置されている。ＢＤ２０３は光電変換素子である。ＢＤ２０３をレーザ光が走査することによって、ＢＤ２０３は光電変換信号であるＢＤ信号を出力する。
【００２２】
画像形成装置１００は、ＢＤ信号の出力タイミングを基準に主走査方向の画像の書出しタイミングをレーザ光の走査周期毎に調整することによって各走査周期における画像の書出し位置２０６を一致させている。
【００２３】
（画像形成装置の制御ブロック図）
図３は、画像形成装置１００およびリーダー１３０の概略の制御ブロック図である。画像形成装置１００はコントローラ基板３００を備える。コントローラ基板３００には、コントローラ３０１（制御部）、ＲＯＭ３０２、ＲＡＭ３０３、バックアップＲＡＭ３０４が実装されている。コントローラ３０１は、リーダー１３０および画像形成装置１００を制御する。コントローラ３０１は、例えば、ＣＰＵやマイクロコントローラなどのＩＣチップである。ＲＯＭ３０２は、制御部３０１が動作するためのプログラムを格納している。ＲＡＭ３０３はコントローラ３０１が画像形成装置１００の制御を行うためのデータを一時的にデータを記憶しておくために使用される。バックアップＲＡＭ３０４は画像形成装置１００に設定された制御データ等を画像形成装置１００の電源が切断されても記憶しておくことを可能にするための記憶ユニットである。バックアップＲＡＭ３０４は、不図示のバックアップバッテリによって電力が供給されている。
【００２４】
コントローラ３０１には、ＰＣや携帯型情報端末などの外部情報装置から画像データが入力される。また、コントローラ３０１には、リーダー１３０のＣＣＤラインセンサ１３４から読取信号が入力される。コントローラ３０１は、画像データおよび読取信号を処理することによってレーザスキャナを駆動するための駆動信号（ＰＷＭ信号）を生成する。
【００２５】
次に、レーザスキャナ１０４ｙについて説明する。本実施例の画像形成装置１００におけるレーザスキャナ１０４ｍ、レーザスキャナ１０４ｃ、レーザスキャナ１０４ｋは、レーザスキャナ１０４ｙと同一構成であるので、それらの説明を省略する。
【００２６】
レーザスキャナ１０４ｙは、レーザ基板３０５を備える。レーザ基板３０５レーザ光源３０６、レーザドライバ３０７、ＥＥＰＲＯＭ３０８が実装されている。レーザドライバ３０７は、コントローラ３０１から入力されるＰＷＭ信号に基づいてレーザ光源３０６に駆動電流を供給する。ＰＷＭ信号はパルスを含む。例えば、レーザドライバ３０７は、入力されるＰＷＭ信号がＨｉｇｈレベルのとき（パルスが入力されるとき）に駆動電流をレーザ光源３０６に供給する。一方、レーザドライバ３０７は、入力されるＰＷＭ信号がＬｏｗレベルのとき（パルスが入力されないとき）に駆動電流をレーザ光源に供給しない。
【００２７】
ＥＥＰＲＯＭ３０８は、レーザスキャナ１０４ｙ固有の補正値を記憶している。例えば、レーザ光源３０６が第１の発光点および第２の発光点を含む複数の発光点を備える場合、ＥＥＰＲＯＭ３０８には１走査周期中における第１の発光点に対する第２の発光点の発光遅延量に関するデータが記憶されている。コントローラ３０１は、画像形成装置１００の電源がＯＮになったことに応じてＥＥＰＲＯＭ３０８から発光遅延量に関するデータを読み出して、そのデータをＲＡＭ３０２に記憶させる。そして、ＲＡＭ３０２に記憶された発光遅延量に関するデータに基づいて第１の発光点と第２の発光点の相対的な発光タイミングを制御する。当該制御が実行されることによって、主走査方向における各発光点によって形成されるライン画像の書出し位置が略一致する。
【００２８】
（コントローラの内部モジュール）
次に、図４から図７を用いてコントローラ３０１の内部モジュールについて説明する。コントローラ３０１は、発振器４００、ＰＬＬ４０１（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、バッファ部４０２（第１の入力部）、シフトレジスタ４０３、パターン検知部４０４（取得部）、演算部４０５、データ処理部４０６（第２の入力部）、および変調部４０７を備える。発振器４００は一定周波数のクロック信号ＣＬＫ＿Ａを出力する。クロック信号ＣＬＫ＿Ａは、ＰＬＬ４０１、パターン検知部４０４、演算部４０５、データ処理部４０６、データ入力部４０７、および変調部４０７に入力される。ＰＬＬ４０１、パターン検知部４０４、演算部４０５、データ処理部４０６、およびデータ入力部４０７は、クロック信号ＣＬＫ＿Ａに同期して動作する。
【００２９】
発振器４００、およびＰＬＬ４０１は、クロック信号生成手段としての機能を果たす。ＰＬＬ４０１は、入力されたクロック信号ＣＬＫ＿Ａを整数倍（Ｎ倍、Ｎは１より大きい自然数）に逓倍することによって、クロック信号ＣＬＫ＿Ｂよりも高周波のクロック信号ＣＬＫ＿Ｂを生成する。例えば、発振器４００は１００ＭＨｚのクロック信号ＣＬＫ＿Ａを出力し、ＰＬＬ４０１はクロック信号ＣＬＫ＿Ａを１６逓倍した１．６ＧＨｚのクロック信号ＣＬＫ＿Ｂを生成する。ＰＬＬ４０１は生成したクロック信号ＣＬＫ＿Ｂを出力する。クロック信号ＣＬＫ＿Ｂは、バッファ部４０２、シフトレジスタ４０３、および変調部４０７に入力される。変調部４０７は、クロック信号ＣＬＫ＿Ａとクロック信号ＣＬＫ＿Ｂトに基づいて後述するセレクト信号（Ｓｅｌｅｃｔ）を生成する。セレクト信号は、シフトレジスタ４０２に入力される。
【００３０】
なお、発振器４００、ＰＬＬ４０１、変調部４０７をそれぞれコントトローラ３０１の外部に設けられていても良いし、発振器４００、ＰＬＬ４０１、変調部４０７のうちの少なくとも１つをコントローラ３０１の外部に設けても良い。また、発振器４００がクロック信号ＣＬＫ＿Ｂを生成し、ＰＬＬ４０１がクロック信号ＣＬＫ＿Ｂを分周することによってクロック信号ＣＬＫ＿Ａを生成しても良い。
【００３１】
データ処理部４０６は、例えば次のようなデータ処理を実行する。データ処理部４０６には、リーダー１３０からＲＧＢの読取信号および外部情報装置からＲＧＢの画像データが入力される。データ処理部４０６は、入力されたＲＧＢのデータをイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｂｋ）のデータに変換する（色変換処理）。本実施例の画像形成装置における色変換処理されたデータは８ビットのいずれかのビット数で階調表現された濃度データである。データ処理部４０６は、これらの濃度データに対してγルックアップテーブルによって階調補正処理を施す。階調補正処理された濃度データも８ビットであるものとする。
【００３２】
データ処理部４０６は、階調補正処理した８ビットの濃度データを４×４のディザマトリクスパターンを用いたスクリーン処理、あるいは誤差拡散処理を実行することによって４ビットのデータに変換する。この４ビットのデータは濃度を示す０〜１５階調の濃度データである。データ処理部４０６は、ＲＯＭ３０２に記憶された変換テーブルを用いて４ビットの濃度データを１６ビットのビットパターンに変換する。
【００３３】
図５は、データ処理部４０６が用いる変換テーブルの一例である。縦軸は濃度データ（４ｂｉｔ）を示しており、横軸は変換されるビットパターン（１６ｂｉｔ）を示している。例えば、データ処理部４０６が主走査方向のある第１領域に対する階調補正処理後の濃度データを「０１１０」と導出した場合、データ処理部４０６は変換テーブルを用いて濃度データ「０１１０」を「００００００００００１１１１１１」のビットパターンに変換する。また、データ処理部４０６が主走査方向において第１領域に隣接する第２領域に対する階調補正処理後の濃度データを「１１００」と導出した場合、データ処理部４０６は変換テーブルを用いて濃度データ「１１００」を「００００１１１１１１１１１１１１」のビットパターンに変換する。
【００３４】
データ出力部４０６は、クロック信号ＣＬＫ＿Ａのパルスに同期して、第１領域に対応するビットパターン「００００００００００１１１１１１」を後述するシフトレジスタ４０３にパラレル出力する。また、データ出力部４０６は、クロック信号ＣＬＫ＿Ａの次のパルスに同期して、第２領域に対応するビットパターン「００００１１１１１１１１１１１１」を後述するシフトレジスタ４０３に出力する。
【００３５】
なお、図５には４ビットの濃度データを１６ビットの２値のビットパターンに変換する変換テーブルを示したが、実施の形態はこれに限られるものではなく、４ビットの濃度データを任意のビット数（例えば、の３２ビット）のビットパターンに変換しても良い。例えば、データ処理部４０６が濃度データを３２ビットのビットパターンに変換する変換テーブルを用いる場合、後述するシフトレジスタ４０３は少なくとも３３ビットシフトレジスタにする必要がある。また、この場合、データ入力部４０６からシフトレジスタ４０３に対してクロック信号ＣＬＫ＿Ａに同期してビットパターンをパラレル出力するためにデータ入力部４０７に３２個の出力部を設ける必要がある。さらに、ＰＬＬ４０１は、発振器４００が発振するクロック信号を３２倍に逓倍したクロック信号を生成する必要がある。即ち、クロック信号の逓倍数とシフトレジスタ４０３に入出力するビットパターンのビット数が一致している。
【００３６】
（バッファ部）
図６は、図４に示すバッファ部４０２およびシフトレジスタ４０３の拡大図である。バッファ部３０２は接続された２つのＤフリップフロップＦＦ１７、ＦＦ１８を備える。ＦＦ１７およびＦＦ１８にはクロック信号ＣＬＫ＿Ｂが入力されている。ＦＦ１８の入力端子にはＢＤ信号が入力される。ＦＦ１８は、クロック信号ＣＬＫ＿Ｂに応じて（クロック信号ＣＬＫ＿Ｂの周期毎に）、入力されるＢＤ信号のレベルに応じたビットデータ（「０」または「１」）を保持（記憶）する。例えば、ＦＦ１８にＨｉｇｈレベルのＢＤ信号が入力されているときに、ＦＦ１８はクロック信号ＣＬＫ＿Ｂのパルスが入力されたことに応じてＢＤビットデータ「１」を保持する。一方、ＦＦ１８にＬｏｗレベルのＢＤ信号が入力されているときに、ＦＦ１８はクロック信号ＣＬＫ＿Ｂのパルスが入力されたことに応じてＢＤビットデータ「０」を保持する。
【００３７】
次に、ＦＦ１８は、クロック信号ＣＬＫ＿Ｂのパルス（例えば、Ｘ番目）に同期して、保持されたビットデータをＦＦ１７に出力するとともに入力されるＢＤ信号に応じたビットデータ（「０」または「１」）を保持する。ＦＦ１７は、上記クロック信号ＣＬＫ＿Ｂのパルス（Ｘ番目）に同期して、クロック信号ＣＬＫ＿Ｂの１つ前のパルス（Ｘ−１番目）に同期してＦＦ１８から入力されたＢＤビットデータをシフトレジスタ４０３の最上流のＦＦ１６に出力するとともにＦＦ１８から入力される次のＢＤビットデータを保持する。
【００３８】
このように、バッファ部４０２は、ＣＬＫ信号ＣＬＫ＿Ｂに同期してＢＤ信号に対応するビットデータをシフトさせることによってシフトレジスタ４０３にＢＤビットデータをシリアル入力する。
【００３９】
（シフトレジスタ）
次に、シフトレジスタ４０３について説明する。本実施例のシフトレジスタ４０３は、図６に示すように、１７個のＤフリップフロップ（ＦＦ０〜ＦＦ１６）を直列に多段接続（カスケード接続）した１７ビットシフトレジスタである。シフトレジスタ４０３は、各ＦＦに保持されたビットデータ（ＢＤビットデータおよびＰＷＭビットデータ）をシフトさせる回路であり、ビットデータのシフト方向において下流側から順にＦＦ０、ＦＦ１、ＦＦ２・・・ＦＦ１６の順に配列されている。ＦＦ０からＦＦ１６にはクロック信号ＣＬＫ＿Ｂが入力されている。ＦＦ０からＦＦ１６は、各々が保持しているビットデータをクロック信号ＣＬＫ＿Ｂに同期してＦＦ０側にシフトさせる。データシフト方向において最下流に位置するＦＦ０は、ＣＬＫ信号ＣＬＫ＿Ｂに同期してビットデータをＰＷＭ信号として出力する。ＦＦ０から出力されるＰＷＭ信号はレーザドライバ３０７に入力される。本実施例の画像形成装置は、ＮビットのＢＤビットターンおよびＰＷＭビットパターンに対して少なくともＮ＋１個のフリップフロップを必要とする。
【００４０】
隣接するＦＦ間には１６個のマルチプレクサ（Ｍ０〜Ｍ１５）が設けられており、ビットデータのシフト方向において下流側から順にＭ０、Ｍ１、Ｍ２・・・Ｍ１５の順に配値されている。即ち、図６に示すように、ＦＦ０とＦＦ１との間にマルチプレクサＭ０が設けられており、ＦＦ１とＦＦ２との間にマルチプレクサＭ１が設けられている。
【００４１】
ＦＦ１からＦＦ１６の出力端子は、パターン検知部４０４の端子４０４＿０〜４０４＿１５と下流側のマルチプレクサＭ０からＭ１５の第１の入力端子に接続されている。マルチプレクサＭ０からＭ１５の第２の入力端子にはデータ処理部４０６の端子４０６＿０から４０６＿１５に接続されている。マルチプレクサＭ０からＭ１５の出力端子はそれぞれ、下流側のＦＦ０からＦＦ１５の入力端子に接続されている。
【００４２】
マルチプレクサＭ０からＭ１５にはセレクト信号（Ｓｅｌｅｃｔ）が入力されている。Ｍ０からＭ１５は、Ｈｉｇｈレベルのセレクト信号が入力されるとデータ処理部４０６の端子４０６＿０〜４０６＿１５とＦＦ０〜ＦＦ１５の入力端子とを接続する。一方、Ｍ０からＭ１５は、Ｌｏｗレベルのセレクト信号が入力されると隣接するＦＦの出力端子と入力端子とを接続する。
【００４３】
マルチプレクサＭ０からＭ１５がデータ処理部４０６の端子４０６＿０〜４０６＿１５とＦＦ０〜ＦＦ１５の入力端子とを接続した状態になると、シフトレジスタＦＦ０〜ＦＦ１５には、それぞれデータ処理部４０６の端子４０６＿０〜４０６＿１５からＰＷＭビットデータＰ０〜Ｐ１５が入力される。一方、Ｌｏｗレベルのセレクト信号が入力されると、シフトレジスタ４０３はクロック信号ＣＬＫ＿Ｂに同期してＦＦ０〜ＦＦ１６に保持されたＢＤビットデータまたはＰＷＭビットデータをシフトさせる。なお、ＣＬＫ＿Ｂの１周期においてビットデータはシフト方向において１つ下流側に位置するＦＦにシフトするのみである。
【００４４】
（簡易モデルによるシフトレジスタの動作説明）
次に、図７および図８を用いてシフトレジスタ４０３の動作説明をする。図７は、図６に示すシフトレジスタ４０３の簡易モデルであり、５ビットシフトレジスタ５０３である。図８は、図７に示すシフトレジスタ５０３のシフト動作を示すタイミングチャートである。
【００４５】
図８は、クロック信号ＣＬＫ＿Ａ、クロック信号ＣＬＫ＿Ｂ、セレクト信号、シフトレジスタ５０３のシフト動作、およびＰＷＭ信号の出力（ＰＷＭ出力）を示す図である。図８において、クロック信号ＣＬＫ＿Ｂはクロック信号ＣＬＫ＿Ａを４倍に逓倍した信号である。即ち、クロック信号ＣＬＫ＿Ａはクロック信号ＣＬＫ＿Ｂの４倍の周期である。クロック信号ＣＬＫ＿Ａとクロック信号ＣＬＫ＿Ｂは同期関係にある。クロック信号ＣＬＫ＿Ａ、クロック信号ＣＬＫ＿Ｂ、セレクト信号のパルスに付された数値は便宜的に付した信号のカウント値である。以下、各タイミングをクロック信号ＣＬＫ＿Ｂのカウント値を用いて説明する。例えば、クロック信号ＣＬＫ＿Ｂの３パルス目の周期をＣＬＫ＿Ｂ３と表記する。
【００４６】
まず、図８を用いてセレクト信号（Ｓｅｌｅｃｔ）を説明する。図４に示す変調部４０８にはクロック信号ＣＬＫ＿Ａおよびクロック信号ＣＬＫ＿Ｂが入力されている。変調部４０８は、クロック信号ＣＬＫ＿Ａの立ち上がりに同期してセレクト信号を立ち上げる。そして、セレクト信号を立ち上げた直後のクロック信号ＣＬＫ＿Ｂの立ち下がりに同期してセレクト信号を立ち下げる。変調部４０８はこのような処理を実行することによってセレクト信号を生成する。
【００４７】
図８の表に示す「Ｐｎ」はＰＷＭ信号を生成するためのＰＷＭビットデータを示し、「Ｂｎ」はＢＤ信号をサンプリングした結果であるＢＤビットデータを示している。
【００４８】
図８に示すように、ＣＬＫ＿Ｂ０におけるセレクト信号はＨｉｇｈレベルである。そのため、ＦＦ０〜ＦＦ３には、マルチプレクサＭ０〜Ｍ３を介してビットデータＰ０〜Ｐ３が入力される。また、ＣＬＫ＿Ｂ３においてＦＦ４にはＢ０が入力される。
【００４９】
ＣＬＫ＿Ｂ１からＣＬＫ＿Ｂ３におけるセレクト信号はＬｏｗレベルである。そのため、ＣＬＫ＿Ｂ１からＣＬＫ＿Ｂ３にかけて、シフトレジスタ５０３はＦＦ０〜ＦＦ４に記憶されたビットデータのシフト動作を実行する。
【００５０】
ＣＬＫ＿Ｂ１において、シフト動作によってＦＦ０がＰ０を出力し、ＦＦ４からＦＦ１に記憶されたビットデータがＦＦ３からＦＦ０にシフトし、ＦＦ４にはＢ１が入力される。即ち、ＣＬＫ＿Ｂ１において、シフトレジスタ５０３のＦＦ０からＦＦ４のビットデータの記憶状態は、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４）＝（Ｐ１，Ｐ２，Ｐ３，Ｂ０，Ｂ１）となる。このように、シフトレジスタ５０３にはＢＤビットパターンとＰＷＭビットパターンが混在する。
【００５１】
ＣＬＫ＿Ｂ２において、シフト動作によってＦＦ０がＰ１を出力し、ＦＦ４からＦＦ１に記憶されたビットデータがＦＦ３からＦＦ０にシフトし、ＦＦ４にはＢ２が入力される。即ち、ＣＬＫ＿Ｂ２において、シフトレジスタ５０３のＦＦ０からＦＦ４のビットデータの記憶状態は、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４）＝（Ｐ２，Ｐ３，Ｂ０，Ｂ１，Ｂ２）となる。
【００５２】
ＣＬＫ＿Ｂ３において、シフト動作によってＦＦ０がＰ２を出力し、ＦＦ４からＦＦ１に記憶されたビットデータがＦＦ３からＦＦ０にシフトし、ＦＦ４にはＢ２が入力される。即ち、ＣＬＫ＿Ｂ３において、シフトレジスタ５０３のＦＦ０からＦＦ４のビットデータの記憶状態は、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４）＝（Ｐ３，Ｂ０，Ｂ１，Ｂ２，Ｂ３）となる。
【００５３】
ＣＬＫ＿Ｂ４において、シフト動作によってＦＦ０はＰ３を出力する。また、ＣＬＫ＿Ｂ４において、パターン検知部４０４はＣＬＫ＿Ａ１に同期してＦＦ１からＦＦ４に記憶された（ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４）＝（Ｂ０，Ｂ１，Ｂ２，Ｂ３）を取得する。このとき、セレクト信号がＨｉｇｈになるため、マルチプレサＭ３〜Ｍ０を介してデータ入力部４０７からＦＦ０〜ＦＦ３にＰ４〜Ｐ７が入力される。さらに、ＣＬＫ＿Ｂ４に同期してＦＦ４にはデータＢ４が入力される。即ち、ＣＬＫ＿Ｂ４に同期して、ＰＷＭ信号としてＰ３が出力され、ＦＦ０〜ＦＦ３にＰ４〜Ｐ７が入力されることによって、シフトレジスタ５０３に記憶されるデータは、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４）＝（Ｂ４，Ｐ７，Ｐ６，Ｐ５，Ｐ４）となる。そして、ＣＬＫ＿Ａ１（ＣＬＫ＿Ｂ４と同タイミング）に同期して、パターン検知部４０４は、ＢＤビットパターン（Ｂ０，Ｂ１，Ｂ２，Ｂ３）を取得する。
【００５４】
ＣＬＫ＿Ｂ５以降、シフトレジスタ５０３は上記シフト動作をクロック信号ＣＬＫ＿Ｂに同期して実行する。また、ＣＬＫ＿Ｂ５以降、上記のようにデータ処理部４０６はクロック信号ＣＬＫ＿Ａに同期してシフトレジスタ５０３にＰＷＭビットパターンを入力し、上記のようにパターン検知部４０４はクロック信号ＣＬＫ＿Ａに同期してシフトレジスタ５０３からＢＤビットパターンを取得する。
【００５５】
（パターン検知部）
次に、パターン検知部４０４について説明する。図９は、レーザ光がＢＤ２０３に入射するときにおけるコントローラ４０３が実行するデータ処理を示すタイミングチャートである。図９において、（ａ）はアナログ信号であるＢＤ信号、（ｂ）はクロック信号ＣＬＫ＿Ａ、（ｃ）はクロック信号ＣＬＫ＿Ｂを示している。また、（ｄ）はクロック信号ＣＬＫ＿Ａの１周期の間にＦＦ１〜ＦＦ１６に保持されたＢＤビットパターン、（ｅ）はクロック信号ＣＬＫ＿Ａに同期してＦＦ１〜ＦＦ１６からパターン検知部４０４が取得するＢＤビットパターンを示している。また、（ｆ）（ｄ）は、パターン検知部４０４が出力するタイミングデータおよび位相データを示している。さらに、（ｈ）はクロック信号ＣＬＫ＿Ａに同期してデータ処理部４０６がＦＦ０〜ＦＦ１５にパラレル入力するＰＷＭビットパターン、（ｉ）はクロック信号ＣＬＫ＿Ａに同期してデータ処理部４０６からＦＦ０〜ＦＦ１５に入力され、クロック信号ＣＬＫ＿Ｂに同期したシフト動作が行われる前のＰＷＭビットパターンを示している。
【００５６】
パターン検知部４０４は、ＦＦ１〜ＦＦ１６から取得するＢＤビットパターンに基づいてタイミングデータおよび位相データを生成する。ＢＤ信号の変化点の発生周期とクロック信号ＣＬＫ＿Ａは同期関係にない。そのため、図９（ａ）に示すように、クロック信号ＣＬＫ＿Ａの１周期中にＢＤ信号が立ち上がることがある。
【００５７】
光走査装置を用いた画像形成装置において、各走査周期における主走査方向の画像書出し位置は、ＢＤ信号を基準にコントローラからのＰＷＭ信号の出力タイミングを制御することによって調整される。コントローラは、クロック信号を用いてＰＷＭ信号の出力タイミングを制御する。
【００５８】
ポリゴンミラーの回転速度は微小に変動している。また、ポリゴンミラーの反射面の加工精度にも限界がある。そのため、ＢＤ信号の立ち上がり周期は走査周期毎に微小に変動する。一方で、クロック信号ＣＬＫ＿Ａは一定周期で生成される。即ち、図９（ａ）に示すＢＤ信号が立ち上がるタイミングの周期とクロック信号ＣＬＫ＿Ａは同期関係にない。そのため、ＢＤ信号が立ち上がるタイミングは、走査周期毎にクロック信号ＣＬＫ＿Ａの周期未満の分解能で変化し得る。しかしながら、コントローラは、クロック信号ＣＬＫ＿Ａの周期以上の分解能で発生するＢＤ信号の立ち上がりの変化を判定することはできるが、クロック信号ＣＬＫ＿Ａの周期未満で発生するＢＤ信号の立ち上がりタイミングの変化を判定することができない。
【００５９】
それに対して、クロック信号ＣＬＫ＿Ａをより高周波にすることによって走査周期毎のＢＤ信号の検知精度を向上させることが考えられる。しかしながら、コントローラの内部モジュールすべてを高周波のクロック信号で動作させると、コントローラの回路規模が増大し、かつ消費電力が増大してしまうという課題が生じる。
【００６０】
そこで、本実施例の制御部は、コントローラ内のモジュールとしてシフトレジスタ４０３およびパターン検知部４０４を設け、かつクロック信号ＣＬＫ＿Ａとそれよりも高周波のクロック信号ＣＬＫ＿Ｂを併用することによって、ＢＤ信号の検知精度を確保する構成となっている。
【００６１】
（タイミングチャート）
図９（ａ）（ｃ）（ｄ）に示すように、ＢＤ信号がクロック信号ＣＬＫ＿Ａの１周期中（ＣＬＫ＿Ａ−１）においてクロック信号ＣＬＫ＿Ｂの９パルス目と１０パルス目の間で閾値を超える。そのため、シフトレジスタ４０３のＦＦ１〜ＦＦ１６にはクロック信号ＣＬＫ＿Ｂに同期してサンプリングされたＢＤビットパターン（０００００００００１１１１１１１）が保持される。そして、パターン検知部４０４は次のクロック信号ＣＬＫ＿Ａ（ＣＬＫ＿Ａ０）に同期してシフトレジスタ４０３のＦＦ１〜ＦＦ１６に保持された１６ビットのＢＤビットパターン（０００００００００１１１１１１１）をパラレルに取得する。
【００６２】
パターン検知部４０４は、取得したＢＤビットパターンにビットデータが０から１に変化する変換点が含まれるか否かを判定する。クロック信号ＣＬＫ＿Ａ０に同期して取得したＢＤビットパターンには０から１へのデータの変化点が含まれているので、パターン検知部４０４は、図９（ｆ）（ｇ）に示すように、次のクロック信号ＣＬＫ＿Ａ１に同期してタイミングデータ（１）および位相データ（１０１０）を出力する。
【００６３】
タイミングデータ（１）は、クロック信号ＣＬＫ＿Ａの１周期の単位でのＢＤ信号の変化点（立ち上がり）の発生タイミングを示している。位相データ（１０１０）は、クロック信号ＣＬＫ＿Ｂの１周期の単位でのＢＤ信号の変化点（立ち上がり）の発生タイミングを示している。位相データ（１０１０）は、クロック信号ＣＬＫ＿Ａの１周期中においてクロック信号ＣＬＫ＿Ｂの９パルス目と１０パルス目の間でＢＤ信号が変化したことを示す４ビットのビットパターンである。なお、クロック信号ＣＬＫ＿Ａの１周期の単位でＢＤ信号の変化点（立ち上がり）が発生しない場合、図９（ｆ）（ｇ）に示すようにパターン検知部４０４が生成するタイミングデータは（０）であり、かつ位相データは（００００）となる。
【００６４】
ＰＷＭデータはＢＤ信号を立ち上がらせるために光ビームを出射させる必要がある。そのため、図９（ｈ）に示すように、データ処理部４０６は、クロック信号ＣＬＫ＿Ａに同期してＰＷＭデータである１６ビットのＰＷＭビットパターン（１１１１１１１１１１１１１１１１）をセットする。シフトレジスタ４０３のＦＦ０からＦＦ１５には、クロック信号ＣＬＫ＿Ａに同期して１６ビットのＰＷＭビットパターン（１１１１１１１１１１１１１１１１）が入力される。そして、シフトレジスタ４０３は、クロック信号ＣＬＫ＿Ｂに同期してＦＦ０に保持されたＰＷＭビットデータを出力するとともに、ＦＦ１からＦＦ１５に保持されたＰＷＭビットデータを下流側のＦＦにシフトさせる。
【００６５】
図１０は、図９におけるクロック信号ＣＬＫ＿Ａ−１およびクロック信号ＣＬＫ＿Ａ０の周期におけるシフトレジスタ４０３のシフト動作を示す表である。図１０の表におけるグレーのマスがＢＤ信号をサンプリングした結果であるＢＤビットデータであり、白のマスがＰＷＭ信号を生成するためのＰＷＭビットデータである。図１０に示すように、クロック信号ＣＬＫ＿Ａ−１に同期してデータ処理部４０６からＦＦ０からＦＦ１５に１６ビットのＰＷＭビットパターン（１１１１１１１１１１１１１１１１）が入力される。このとき、バッファ部４０２のＦＦ１７、ＦＦ１８、およびシフトレジスタ４０３のＦＦ１６にはそれぞれＢＤビットデータが保持されている。この状態からシフトレジスタ４０３のＦＦ０からＦＦ１６、およびバッファ部４０２のＦＦ１７およびＦＦ１８のビットデータがクロック信号ＣＬＫ＿Ｂに同期して１ビットずつ下流側のシフトレジスタにシフトする。最下流に位置するＦＦ０のビットデータはＰＷＭ信号としてレーザドライバ３０７にシリアル出力される。
【００６６】
図１０におけるクロック信号ＣＬＫ＿Ａ−１の周期におけるクロック信号ＣＬＫ＿Ｂ９に同期してシフトレジスタ４０３のＦＦ１６にはＢＤ信号の立ち上がりを示すＢＤビットデータ（１）が入力される。以降、ＢＤ信号がＨｉｇｈである状態が続くため、シフトレジスタ４０３のＦＦ１６にはビットデータ（１）が入力され続ける。
【００６７】
図１０におけるクロック信号ＣＬＫ＿Ａ−１のクロック信号ＣＬＫ＿１５の周期において、ＦＦ１からＦＦ１６にはＢＤ信号であるＢＤビットパターン（０００００００００１１１１１１１）が保持されている。そして、クロック信号ＣＬＫ＿Ｂの次のパルス、即ち、クロック信号ＣＬＫ＿Ａ０に同期して、パターン検知部４０４はＦＦ１からＦＦ１６にはＢＤビットパターン（０００００００００１１１１１１１）を取得する。また、ＦＦ０に保持されたＰＷＭビットデータは、クロック信号ＣＬＫ＿Ａ０の周期におけるクロック信号ＣＬＫ＿Ｂ０に同期してＦＦ０から出力される。さらに、クロック信号ＣＬＫ＿Ａ０に同期して、データ処理部４０６からＰＷＭビットパターン（１１１１１１１１１１１１１１１１）がシフトレジスタＦＦ０からＦＦ１５に入力される。
【００６８】
次に、図１１および図１２を用いて、レーザ光が主走査方向における画像の書出し位置を走査するタイミングにおいてコントローラ４０３が実行するデータ処理を説明する。図１０の（ａ）〜（ｉ）は図９の（ａ）〜（ｉ）と同じ信号およびデータを示している。
【００６９】
図１０（ａ）に示すように、レーザ光が主走査方向における画像の書出し位置を走査するタイミングにおいて、ＢＤ２０３にはレーザ光が入射しないため、ＢＤ信号は変化しない。そのため、図１０（ｄ）のＦＦ１〜ＦＦ１６に保持されるデータは（０）となり、パターン検知部４０４が取得するＢＤビットパターンも（００００００００００００００００）となる。そして、パターン検知部４０４が出力するタイミングデータおよび位相データはそれぞれ（０）および（００００）となる。
【００７０】
一方、データ処理部４０６は、後述するＰＷＭデータのシフト処理を実行したＰＷＭビットパターン（００００１１１１１１１１１１１１）をｎ−１パルス目のクロック信号ＣＬＫ＿Ａに同期してセットする。そして、次のｎパルス目のクロック信号ＣＬＫ＿Ａに同期してＰＷＭビットパターン（００００１１１１１１１１１１１１）をシフトレジスタ４０３のＦＦ０からＦＦ１５に入力する。シフトレジスタ４０３は、クロック信号ＣＬＫ＿Ａのｎパルス目の周期においてクロック信号ＣＬＫ＿Ｂに同期してＦＦ０から１ビットずつＰＷＭビットデータを出力する。また、シフトレジスタ４０３はＦＦ１〜ＦＦ１６に保持されたビットデータをクロック信号ＣＬＫ＿Ａのｎパルス目の周期においてクロック信号ＣＬＫ＿Ｂに同期してシフトさせる。さらに、バッファ部４０２からはクロック信号ＣＬＫ＿Ａのｎパルス目の周期においてクロック信号ＣＬＫ＿Ｂ１５に同期してＢＤビットデータがＦＦ１６に１ビットずつ入力される。
【００７１】
図１２は、図１１におけるｎパルス目のクロック信号ＣＬＫ＿Ａとｎ＋１パルス目のクロック信号ＣＬＫ＿Ａの周期におけるシフトレジスタ４０３のシフト動作を示す表である。図１０と同様に図１２の表におけるグレーのマスがＢＤ信号をサンプリングすることによって生成されたＢＤデータであり、白のマスがＰＷＭ信号を生成するためのＰＷＭデータである。図１０に示すように、ｎパルス目のクロック信号ＣＬＫ＿Ａに同期してデータ処理部４０６からＦＦ０からＦＦ１５に１６ビットのＰＷＭビットパターン（００００００００００１１１１１１）が入力される。このとき、バッファ部４０２のＦＦ１７、ＦＦ１８、およびシフトレジスタ４０３のＦＦ１６にはそれぞれＢＤビットデータ（０）が保持されている。この状態からシフトレジスタ４０３のＦＦ０からＦＦ１６、およびバッファ部４０２のＦＦ１７およびＦＦ１８のＢＤビットデータがクロック信号ＣＬＫ＿Ｂに同期して１ビットずつ下流側のシフトレジスタにシフトする。最下流に位置するＦＦ０のビットデータはＰＷＭ信号としてレーザドライバ３０７に出力される。
【００７２】
図１２におけるｎパルス目のクロック信号ＣＬＫ＿Ａの周期のクロック信号ＣＬＫ＿Ｂ１５の周期において、ＦＦ１からＦＦ１６にはＢＤビットパターン（００００００００００００００００）が保持されている。そして、クロック信号ＣＬＫ＿Ｂの次のパルス、即ち、ｎ＋１パルス目のクロック信号ＣＬＫ＿Ａの周期におけるクロック信号ＣＬＫ＿Ｂ０に同期して、パターン検知部４０４はＦＦ１からＦＦ１６にはＢＤビットパターン（０００００００００００００００）を取得する。また、ＦＦ０に保持されたＰＷＭデータであるビットデータは、ｎ＋１パルス目のクロック信号ＣＬＫ＿Ａの周期におけるクロック信号ＣＬＫ＿Ｂ０に同期してＦＦ０から出力される。さらに、ｎ＋１パルス目のクロック信号ＣＬＫ＿Ａの周期におけるクロック信号ＣＬＫ＿Ｂ０に同期して、データ処理部４０６からＰＷＭビットパターン（１１１１１１０００００１１１１１）がシフトレジスタＦＦ０からＦＦ１５に入力される。
【００７３】
（データ処理部のシフト処理）
ここで、データ処理部４０６のＰＷＭビットデータのシフト処理について説明する。データ処理部４０６は、演算部４０５から入力されるタイミングデータに基づいて、主走査方向の画像書き出し位置に相当する１６ビットのＰＷＭビットパターンをＦＦ０からＦＦ１５に入力するクロック信号ＣＬＫ＿Ａのパルスを選択する。そして、データ処理部４０６は、タイミングデータに基づいてパルス目のクロック信号ＣＬＫ＿Ａに同期させて主走査方向の画像書き出し位置に相当する１６ビットのＰＷＭビットパターンを出力する。これによって、クロック信号ＣＬＫ＿Ａの周期単位での書出し位置の調整を行うことができる。
【００７４】
さらに、データ処理部４０６は、クロック信号ＣＬＫ＿Ｂの周期単位で画像の書出し位置を調整するために位相データに基づいてシフトデータを生成する。図１１（ｊ）は、クロック信号ＣＬＫ＿Ｂの周期単位でのＰＷＭビットデータのシフト処理が行わない場合を示す比較例である。図１１（ｊ）のＰＷＭビットパターンに対して図１１（ｉ）のＰＷＭビットパターンには６ビットのシフトデータが挿入されている。このシフトデータは、クロック信号ＣＬＫ＿Ｂの６周期分の書出し位置を補正するべく、位相データに基づいてデータ処理部４０６が生成したデータである。これによって、クロック信号ＣＬＫ＿Ｂの周期単位での書出し位置の調整を行うことができる。
【００７５】
以上、説明したように、本実施例の画像形成装置は、シフトレジスタ４０６がＢＤビットパターンのシリアル−パラレル変換とＰＷＭビットパターンのパラレル−シリアル変換の両方を実行することができる。これによって、ＢＤビットパターンのシリアル−パラレル変換とＰＷＭビットパターンのパラレル−シリアル変換をそれぞれ異なるシフトレジスタによって行う従来の画像形成装置に比べて回路規模を削減することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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