(57)【特許請求の範囲】
【請求項１】
第１乃至第７のトランジスタと、第１乃至第５の配線と、を有し、
前記第１のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第１の電圧が与えられ、
前記第１のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第２の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第２の電圧が与えられ、
前記第２のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、第３の電圧が与えられ、
前記第３のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第２の配線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、第４の電圧が与えられ、
前記第４のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第５のトランジスタのゲートは、前記第３の配線に電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は、前記第７のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第６のトランジスタのゲートは、前記第４の配線に電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は、前記第７のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第７のトランジスタのゲートは、前記第５の配線に電気的に接続され、
前記第１の配線は、第１の信号が与えられ、
前記第２の配線は、前記第１の信号の反転信号が与えられ、
前記第３の配線は、第２の信号が与えられ、
前記第４の配線は、前記第２の信号の反転信号が与えられ、
前記第５の配線は、第３の信号が与えられ、
前記第１乃至第７のトランジスタの各々は、凸部を有する半導体と、前記半導体上の絶縁膜と、前記絶縁膜上のゲート電極と、を有し、
前記第１乃至第７のトランジスタのチャネル幅方向において、前記半導体の側面は、前記ゲート電極に覆われており、
前記第１乃至第４のトランジスタのチャネル幅の各々は、前記第５乃至第７のトランジスタのチャネル幅の各々よりも小さく、
前記第５乃至第７のトランジスタの各々の凸部の数は、前記第１乃至第４のトランジスタの各々の凸部の数より多いことを特徴とする半導体装置。
【請求項２】
第１乃至第７のトランジスタと、第１乃至第５の配線と、を有し、
前記第１のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第１の電圧が与えられ、
前記第１のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第２の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第２の電圧が与えられ、
前記第２のトランジスタのソース及びドレインの他方は、前記第５のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、第３の電圧が与えられ、
前記第３のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第２の配線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、第４の電圧が与えられ、
前記第４のトランジスタのソース及びドレインの他方は、前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第５のトランジスタのゲートは、前記第３の配線に電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は、前記第７のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第６のトランジスタのゲートは、前記第４の配線に電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は、前記第７のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第７のトランジスタのゲートは、前記第５の配線に電気的に接続され、
前記第１の配線は、第１の信号が与えられ、
前記第２の配線は、前記第１の信号の反転信号が与えられ、
前記第３の配線は、第２の信号が与えられ、
前記第４の配線は、前記第２の信号の反転信号が与えられ、
前記第５の配線は、第３の信号が与えられ、
前記第１乃至第７のトランジスタの各々は、凸部を有する半導体と、前記半導体上の絶縁膜と、前記絶縁膜上のゲート電極と、を有し、
前記第１乃至第７のトランジスタのチャネル幅方向において、前記半導体の側面は、前記ゲート電極に覆われており、
前記第１乃至第４のトランジスタのチャネル幅の各々は、前記第５乃至第７のトランジスタのチャネル幅の各々よりも小さく、
前記第１の配線は、前記第１および前記第３のトランジスタのゲート上に設けられ、
前記第２の配線は、前記第２および前記第４のトランジスタのゲート上に設けられ、
前記第３の配線は、前記第５のトランジスタのゲート上に設けられ、
前記第４の配線は、前記第６のトランジスタのゲート上に設けられ、
前記第５の配線は、前記第７のトランジスタのゲート上に設けられることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１の配線は、前記第１および前記第３のトランジスタのゲート上に設けられ、
前記第２の配線は、前記第２および前記第４のトランジスタのゲート上に設けられ、
前記第３の配線は、前記第５のトランジスタのゲート上に設けられ、
前記第４の配線は、前記第６のトランジスタのゲート上に設けられ、
前記第５の配線は、前記第７のトランジスタのゲート上に設けられることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第１乃至第４のトランジスタは、全て一列に配置されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第１乃至第７のトランジスタの極性は、全て同じであることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記第５乃至第７のトランジスタのチャネル幅の各々は、前記第１乃至第４のトランジスタのチャネル幅の各々に対して、２倍より大きく、８倍未満であることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記第１乃至第３の信号に応じて、前記第１乃至第４の電圧のいずれか一つが選択され、前記第７のトランジスタのソース及びドレインの他方に出力されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品、又は電子機器に関する。
【０００２】
又は、本発明の一態様は、物、方法、又は製造方法に関する。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
表示装置の駆動回路は、表示部の多階調化、及び高精細化に対応するため、高性能化が求められている。そのため、表示装置の駆動回路、特にソースドライバには、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；以下ドライバＩＣともいう）が採用されている（例えば、特許文献１を参照）。
【０００５】
近年、スマートフォンやタブレットなどの携帯端末用に、小型な表示装置が要求されている。また、近年、デジタルビデオの規格として、水平７６８０×垂直４３２０の画素数を持つ８Ｋ  ＵＨＤ（８Ｋ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）が提案されるなど、表示装置の高精細化が要求されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８６５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
表示装置の小型化と高精細化が進むほど、それに実装されるドライバＩＣは、小型化と、高速動作が要求される。
【０００８】
本発明の一態様は、小型なドライバＩＣを提供することを課題の一とする。また、本発明の一態様は、高速動作が可能なドライバＩＣを提供することを課題の一とする。また、本発明の一態様は、新規なドライバＩＣを提供することを課題の一とする。また、本発明の一態様は、小型な半導体装置を提供することを課題の一とする。また、本発明の一態様は、高速動作が可能な半導体装置を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【０００９】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１乃至第７のトランジスタと、第１乃至第５の配線と、を有する半導体装置であって、第１のトランジスタのゲートは、第１の配線に電気的に接続され、第１のトランジスタのソース及びドレインの一方は、第１の電圧が与えられ、第１のトランジスタのソース及びドレインの他方は、第５のトランジスタのソース及びドレインの一方に電気的に接続され、第２のトランジスタのゲートは、第２の配線に電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第２の電圧が与えられ、第２のトランジスタのソース及びドレインの他方は、第５のトランジスタのソース及びドレインの一方に電気的に接続され、第３のトランジスタのゲートは、第１の配線に電気的に接続され、第３のトランジスタのソース及びドレインの一方は、第３の電圧が与えられ、第３のトランジスタのソース及びドレインの他方は、第６のトランジスタのソース及びドレインの一方に電気的に接続され、第４のトランジスタのゲートは、第２の配線に電気的に接続され、第４のトランジスタのソース及びドレインの一方は、第４の電圧が与えられ、第４のトランジスタのソース及びドレインの他方は、第６のトランジスタのソース及びドレインの一方に電気的に接続され、第５のトランジスタのゲートは、第３の配線に電気的に接続され、第５のトランジスタのソース及びドレインの他方は、第７のトランジスタのソース及びドレインの一方に電気的に接続され、第６のトランジスタのゲートは、第４の配線に電気的に接続され、第６のトランジスタのソース及びドレインの他方は、第７のトランジスタのソース及びドレインの一方に電気的に接続され、第７のトランジスタのゲートは、第５の配線に電気的に接続され、第１の配線は第１の信号が与えられ、第２の配線は第１の信号の反転信号が与えられ、第３の配線は第２の信号が与えられ、第４の配線は第２の信号の反転信号が与えられ、第５の配線は第３の信号が与えられ、第１乃至第４のトランジスタのチャネル幅は、第５乃至第７のトランジスタのチャネル幅よりも小さいことが好ましい。
【００１１】
上記態様において、第１乃至第４のトランジスタは、全て一列に配置されていることが好ましい。
【００１２】
上記態様において、第１乃至第７のトランジスタの極性は、全て同じであることが好ましい。
【００１３】
上記態様において、第５乃至第７のトランジスタのチャネル幅は、第１乃至第４のトランジスタのチャネル幅に対して、２倍より大きく、８倍未満が好ましい。
【００１４】
上記態様において、第１乃至第３の信号に応じて、第１乃至第４の電圧のいずれか一つが選択され、第７のトランジスタのソース及びドレインの他方に出力される。
【００１５】
本発明の一態様は、上記態様に記載の半導体装置と、半導体装置に電気的に接続されたバンプ端子と、を有する電子部品である。
【００１６】
本発明の一態様は、上記態様に記載の電子部品と、表示装置と、を有する電子機器である。
【００１７】
なお、本明細書において、実施の形態に示す構成、方法などは、本明細書中の他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００１８】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００１９】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２０】
なお、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２１】
なお、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２２】
なお、図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２３】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２４】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００２５】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２６】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２７】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００２８】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００２９】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００３０】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００３１】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３２】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３３】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３４】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【発明の効果】
【００３５】
本発明の一態様により、小型なドライバＩＣを提供することが可能になる。また、本発明の一態様により、高速動作が可能なドライバＩＣを提供することが可能になる。また、本発明の一態様により、新規なドライバＩＣを提供することが可能になる。また、本発明の一態様により、小型な半導体装置を提供することが可能になる。また、本発明の一態様により、高速動作が可能な半導体装置を提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。
【００３６】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の一態様を説明するための回路図。
【図２】本発明の一態様を説明するための回路図。
【図３】本発明の一態様を説明するための回路図。
【図４】本発明の一態様を説明するための回路図及び上面図。
【図５】本発明の一態様を説明するためのトランジスタの断面図。
【図６】本発明の一態様を説明するための上面図。
【図７】本発明の一態様を説明するための回路図及び上面図。
【図８】本発明の一態様を説明するためのトランジスタの断面図。
【図９】本発明の一態様を説明するための上面図。
【図１０】本発明の一態様を説明するための回路図。
【図１１】表示装置の構成例を示す回路ブロック図。
【図１２】画素の構成例を示す回路図。
【図１３】表示装置の構成例を示す回路ブロック図。
【図１４】画素の構成例を示す回路図。
【図１５】電子部品の作製工程を示すフローチャート及び断面模式図。
【図１６】電子部品を用いた表示パネル。
【図１７】表示パネルを用いた表示モジュール。
【図１８】電子部品を用いた電子機器。
【発明を実施するための形態】
【００３８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００３９】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００４０】
（実施の形態１）
本実施の形態では、本発明の一態様である、パストランジスタロジック（以下、ＰＴＬ）について説明する。
【００４１】
＜＜ＰＴＬの構成例１＞＞
ＰＴＬは、入力されるデジタルの信号をアナログの信号に変換する機能を有する回路である。ＰＴＬに入力されるデータ信号はデジタルの信号であり、該デジタルのデータ信号をアナログの信号に変換する。ＰＴＬは、Ｄ／Ａ（デジタル／アナログ）変換回路、あるいは単に回路という場合がある。なお、ＰＴＬは、ドライバＩＣに適用することが可能である。図１は、ＰＴＬの一例であるＰＴＬ１０の回路構成を示している。
【００４２】
ＰＴＬ１０は、トランジスタＰ１［０］乃至Ｐ１［ｋ−１］と、トランジスタＰ２［０］乃至Ｐ２［ｋ−２］と、トランジスタＮ１［０］乃至Ｎ１［ｋ−１］と、トランジスタＮ２［０］乃至Ｎ２［ｋ−２］と、を有する。なお、ｋは２以上の自然数を表す。
【００４３】
トランジスタＰ１［０］乃至Ｐ１［ｋ−１］及びトランジスタＰ２［０］乃至Ｐ２［ｋ−２］は、ｐチャネル型トランジスタが好ましい。また、トランジスタＮ１［０］乃至Ｎ１［ｋ−１］及びトランジスタＮ２［０］乃至Ｎ２［ｋ−２］は、ｎチャネル型トランジスタが好ましい。
【００４４】
ＰＴＬ１０には、信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］と、信号ＤＥＣＰ［０］乃至ＤＥＣＰ［ｋ−２］が入力される。これら信号は上述のデジタル信号であり、後述するレベルシフタから供給される。
【００４５】
信号ＤＥＣＰ［０］は、信号ＤＥＣＰＢ［０］の反転信号であり、同様に、信号ＤＥＣＰ［ｋ−２］は、信号ＤＥＣＰＢ［ｋ−２］の反転信号である。
【００４６】
なお、本明細書では、信号ＤＥＣＰＢ［０］及び信号ＤＥＣＰ［０］を第１ビットの信号、信号ＤＥＣＰＢ［ｋ−２］及び信号ＤＥＣＰ［ｋ−２］を第ｋ−１ビットの信号、信号ＤＥＣＰＢ［ｋ−１］を第ｋビットの信号とよぶ場合がある。
【００４７】
信号ＤＥＣＰＢ［０］は、トランジスタＰ１［０］及びトランジスタＮ１［０］のゲートに与えられる。
【００４８】
信号ＤＥＣＰ［０］は、トランジスタＰ２［０］及びトランジスタＮ２［０］のゲートに与えられる。
【００４９】
信号ＤＥＣＰＢ［ｋ−２］は、トランジスタＰ１［ｋ−２］及びトランジスタＮ１［ｋ−２］のゲートに与えられる。
【００５０】
信号ＤＥＣＰ［ｋ−２］は、トランジスタＰ２［ｋ−２］及びトランジスタＮ２［ｋ−２］のゲートに与えられる。
【００５１】
信号ＤＥＣＰＢ［ｋ−１］は、トランジスタＰ１［ｋ−１］及びトランジスタＮ１［ｋ−１］のゲートに与えられる。
【００５２】
電圧Ｖ［０］乃至Ｖ［ｊ−１］（ｊは２以上の偶数）は、トランジスタＰ１［０］、トランジスタＰ２［０］、トランジスタＮ１［０］及びトランジスタＮ２［０］を介して、ＰＴＬ１０に供給される。これらの電圧は、図２に示す電圧生成回路Ｖ−ｇｅｎｅにより生成される。
【００５３】
図２に示す電圧生成回路Ｖ−ｇｅｎｅは、電圧Ｖ１／ＶＳＳを与える配線間に直列に接続された抵抗素子Ｒ［０］乃至Ｒ［ｊ−２］を有している。電圧Ｖ［０］乃至Ｖ［ｊ−１］は、抵抗素子Ｒ［０］乃至Ｒ［ｊ−２］で電圧Ｖ１／ＶＳＳを分圧して得られる電圧である。なお、電圧Ｖ１／ＶＳＳとは、高電源電位Ｖ１と、低電源電位ＶＳＳの間で振幅をとる電圧を表している。低電源電位ＶＳＳは、グラウンド電位ＧＮＤとしてもよい。
【００５４】
図２に示すように、電圧Ｖ［０］乃至Ｖ［ｊ−１］は、括弧［  ］内の数字が小さいほど、電圧が小さく、括弧内の数字が大きいほど、電圧が大きい。
【００５５】
図１のＰＴＬ１０は、入力された信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］及び信号ＤＥＣＰ［０］乃至ＤＥＣＰ［ｋ−２］に応じて、電圧Ｖ［０］乃至Ｖ［ｊ−１］の中から一つの電圧を選択し、アナログ信号として出力端子ＰＴＬ＿ＯＵＴから出力する機能を有する。
【００５６】
例えば、ＰＴＬ１０に、８ビットのデータ信号（ｋ＝８）が入力され、２５６階調のアナログ信号（ｊ＝２５６）が出力される場合を図３に示す。このとき、ＰＴＬ１０には、信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［７］、及び信号ＤＥＣＰ［０］乃至ＤＥＣＰ［６］が与えられる。
【００５７】
図３において、例えば、信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［７］として、Ｌｏｗレベル（以下、Ｌレベル）の電位が与えられ、信号ＤＥＣＰ［０］乃至ＤＥＣＰ［６］として、Ｈｉｇｈレベル（以下、Ｈレベル）の電位が与えられる場合、電圧Ｖ［２５５］が出力端子ＰＴＬ＿ＯＵＴに出力される。
【００５８】
図３において、例えば、信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［７］に、Ｈレベルの電位が与えられ、信号ＤＥＣＰ［０］乃至ＤＥＣＰ［６］に、Ｌレベルの電位が与えられる場合、電圧Ｖ［０］が出力端子ＰＴＬ＿ＯＵＴに出力される。
【００５９】
図１の回路図において、低電圧である電圧Ｖ［０］乃至Ｖ［ｊ／２−１］が供給される下半分の回路は、ｎチャネル型トランジスタ（トランジスタＮ１［０］乃至Ｎ１［ｋ−１］及びトランジスタＮ２［０］乃至Ｎ２［ｋ−２］）で構成されることが好ましい。また、高電圧である電圧Ｖ［ｊ／２］乃至Ｖ［ｊ−１］が供給される上半分の回路は、ｐチャネル型トランジスタ（トランジスタＰ１［０］乃至Ｐ１［ｋ−１］及びトランジスタＰ２［０］乃至Ｐ２［ｋ−１］）で構成されることが好ましい。以下に、その理由を説明する。
【００６０】
まず、ｐチャネル型トランジスタについて考える。ゲートにＬレベルの電位が与えられるとｐチャネル型トランジスタはオンになるが、ソースに与えられた電位（電圧Ｖ［０］乃至Ｖ［ｊ−１］）が低い場合、ゲートとソース間の電位差（Ｖｇｓ）は小さくなる。その結果、トランジスタのオン状態での抵抗（以下、オン抵抗）は大きく、回路動作が遅くなってしまう。そのため、図１に示すように、高電圧側の回路は、ｐチャネル型トランジスタで構成されることが好ましい。
【００６１】
次に、ｎチャネル型トランジスタについて考える。ゲートにＨレベルの電位が与えられるとｎチャネル型トランジスタはオンになり、ソース電位は、ドレインに与えられた電位（電圧Ｖ［０］乃至Ｖ［ｊ−１］）に近づく。このとき、ドレインに与えられた電位が高い場合、ドレインとソースが等電位に達する前に、Ｖｇｓはトランジスタのしきい値電圧（Ｖｔｈ）を下まわり、トランジスタがオフになってしまう。その結果、Ｖｔｈだけ低下した電圧をトランジスタは出力することになる。そのため、図１に示すように、低電圧側の回路は、ｎチャネル型トランジスタで構成されることが好ましい。
【００６２】
＜トランジスタ配置例１＞
次に、ＰＴＬ１０におけるトランジスタの配置例について、図４を用いて具体的に説明する。
【００６３】
図４（Ａ）は、図１のＰＴＬ１０の回路図から一部を抜き出し、トランジスタ１１乃至１８の符号を割りあてたものである。
【００６４】
図４（Ｂ）は、図４（Ａ）の回路図に対応する上面図の一例を示したものである。なお、図４（Ｂ）の上面図は、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【００６５】
なお、図４（Ａ）、（Ｂ）は、図１の回路図において、ｐチャネル型トランジスタで構成された高電圧側の回路を抜き出したものであるが、以下の説明は、図４（Ａ）、（Ｂ）が、ｎチャネル型トランジスタで構成された低電圧側の回路の場合であっても成り立つ。
【００６６】
図４（Ｂ）の上面図において、トランジスタ１１乃至１８は、それぞれ半導体ＳＥＭ、ゲートＧＥ及びコンタクトＣＯを有している。半導体ＳＥＭにおいて、ゲートＧＥと重なっている領域は、チャネルとしての機能を有する。半導体ＳＥＭにおいて、ゲートＧＥと重なっていない領域は、ソース及びドレインとしての機能を有する。このソース及びドレインは、不純物添加によって、低抵抗化されることが好ましい。
【００６７】
なお、ＰＴＬ１０は、図４（Ａ）の回路図を満たすように、半導体ＳＥＭ及びゲートＧＥの上層にさらに配線等が形成されているが、図４（Ｂ）では図の明瞭化のために省略されている。また、ゲートＧＥ、半導体ＳＥＭ及びコンタクトＣＯの符号は、一部のトランジスタのみに与え、他のトランジスタについては、同じハッチングパターンを与えることで、符号の代替とする。
【００６８】
図４（Ａ）、（Ｂ）において、トランジスタ１１のゲートは、コンタクトＣＯを介して、配線ＤＬ１［０］に電気的に接続され、信号ＤＥＣＰＢ［０］が入力される。トランジスタ１１のソース及びドレインの一方は、電圧Ｖ［ｊ−１］が与えられ、トランジスタ１１のソース及びドレインの他方は、トランジスタ１５のソース及びドレインの一方に、電気的に接続される。
【００６９】
図４（Ａ）、（Ｂ）において、トランジスタ１２のゲートは、コンタクトＣＯを介して、配線ＤＬ２［０］に電気的に接続され、信号ＤＥＣＰ［０］が入力される。トランジスタ１２のソース及びドレインの一方は、電圧Ｖ［ｊ−２］が与えられ、トランジスタ１２のソース及びドレインの他方は、トランジスタ１５のソース及びドレインの一方に、電気的に接続される。
【００７０】
図４（Ａ）、（Ｂ）において、トランジスタ１３のゲートは、コンタクトＣＯを介して、配線ＤＬ１［０］に電気的に接続され、信号ＤＥＣＰＢ［０］が入力される。トランジスタ１３のソース及びドレインの一方は、電圧Ｖ［ｊ−３］が与えられ、トランジスタ１３のソース及びドレインの他方は、トランジスタ１６のソース及びドレインの一方に、電気的に接続される。
【００７１】
図４（Ａ）、（Ｂ）において、トランジスタ１４のゲートは、コンタクトＣＯを介して、配線ＤＬ２［０］に電気的に接続され、信号ＤＥＣＰ［０］が入力される。トランジスタ１４のソース及びドレインの一方は、電圧Ｖ［ｊ−４］が与えられ、トランジスタ１４のソース及びドレインの他方は、トランジスタ１６のソース及びドレインの一方に、電気的に接続される。
【００７２】
図４（Ａ）、（Ｂ）において、トランジスタ１５のゲートは、コンタクトＣＯを介して、配線ＤＬ１［１］に電気的に接続され、信号ＤＥＣＰＢ［１］が入力される。トランジスタ１５のソース及びドレインの他方は、トランジスタ１７のソース及びドレインの一方に、電気的に接続される。
【００７３】
図４（Ａ）、（Ｂ）において、トランジスタ１６のゲートは、コンタクトＣＯを介して、配線ＤＬ２［１］に電気的に接続され、信号ＤＥＣＰ［１］が入力される。トランジスタ１６のソース及びドレインの他方は、トランジスタ１７のソース及びドレインの一方に、電気的に接続される。
【００７４】
図４（Ａ）、（Ｂ）において、トランジスタ１７のゲートは、コンタクトＣＯを介して、配線ＤＬ１［２］に電気的に接続され、信号ＤＥＣＰＢ［２］が入力される。トランジスタ１７のソース及びドレインの他方と、トランジスタ１８のソース及びドレインの一方とは、図４（Ａ）の接続関係が満たされるように、上層に設けられた配線（図示せず）を介して、互いに電気的に接続されている。
【００７５】
図４（Ａ）、（Ｂ）において、トランジスタ１８のゲートは、コンタクトＣＯを介して、配線ＤＬ１［３］に電気的に接続され、信号ＤＥＣＰＢ［３］が入力される。
【００７６】
図４（Ｂ）に示すように、トランジスタ１１乃至１４は、チャネル幅方向に一列に配置することが好ましい。つまり、図１のＰＴＬ１０において、トランジスタＰ１［０］、Ｐ２［０］、Ｎ１［０］、Ｎ２［０］は、チャネル幅方向に一列に配置することが好ましい。このようにトランジスタを配置することで、トランジスタを微細化し、チャネル幅方向に敷き詰めることが可能になる。
【００７７】
なお、図４（Ｂ）において、一点鎖線Ｙ１‐Ｙ２で示される方向を、チャネル幅方向とし、一点鎖線Ｘ１‐Ｘ２で示される方向を、チャネル長方向とする。
【００７８】
ここで、図４（Ｂ）において、トランジスタ１１乃至１４のチャネル幅をＷ０、トランジスタ１５、１６のチャネル幅をＷ１、トランジスタ１７のチャネル幅をＷ２、トランジスタ１８のチャネル幅をＷ３とする。
【００７９】
また、図１において、トランジスタＰ１［０］、Ｐ２［０］、Ｎ１［０］、Ｎ２［０］のチャネル幅をＷ０、トランジスタＰ１［１］、Ｐ２［１］、Ｎ１［１］、Ｎ２［１］のチャネル幅をＷ１、トランジスタＰ１［ｋ−２］、Ｐ２［ｋ−２］、Ｎ１［ｋ−２］、Ｎ２［ｋ−２］のチャネル幅をＷｋ−２、トランジスタＰ１［ｋ−１］、Ｎ１［ｋ−１］のチャネル幅をＷｋ−１とする。
【００８０】
図４（Ｂ）に示すように、チャネル幅Ｗ０は、チャネル幅Ｗ１乃至Ｗ３よりも、小さいことが好ましい。同様に、図１において、チャネル幅Ｗ０は、チャネル幅Ｗ１乃至Ｗｋ−１より小さいことが好ましい。
【００８１】
なお、チャネル幅とは、例えば、半導体ＳＥＭ（またはトランジスタがオン状態のときに半導体ＳＥＭの中で電流の流れる部分）とゲートＧＥとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００８２】
なお、チャネル長とは、例えば、トランジスタ１１乃至１８の上面図において、半導体ＳＥＭ（またはトランジスタがオン状態のときに半導体ＳＥＭの中で電流の流れる部分）とゲートＧＥとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００８３】
また、図４（Ｂ）のように、極性（ｎ型またはｐ型）が同じトランジスタ同士が隣接するように配置した場合、隣接するトランジスタ同士でソース及びドレインを共有できる場合があるため、トランジスタの占有面積を小さくすることができて好ましい。
【００８４】
例えば、ＰＴＬ１０をドライバＩＣに適用した場合、表示装置の高精細化が進むにつれて、信号ＤＥＣＰＢ［０］乃至信号ＤＥＣＰＢ［ｋ−１］が与えられる配線同士の間隔が狭まり、それに伴って、電圧Ｖ［０］乃至Ｖ［ｊ−１］が与えられる配線同士の間隔（図４（Ｂ）に示す距離ｈ）も狭まる。その結果、トランジスタの微細化が要求される。このとき、図４（Ｂ）に示すようにトランジスタを配置することで、上述の要求を満たすことができ、表示装置の高精細化に対応することが可能になる。
【００８５】
また、トランジスタ１５乃至１８のチャネル幅を大きくすることで、これらトランジスタのオン抵抗を小さくすることが可能になり、回路の動作速度を向上させることが可能になる。
【００８６】
図１の回路を考えた場合、ＰＴＬ１０全体のオン抵抗Ｒｔｏｔａｌは以下の式（１）で表すことができる。
【００８７】
【数１】
0006695667.tif 000002
【００８８】
また、このときのＰＴＬ１０全体の消費電力Ｐｔｏｔａｌは以下の式（２）で表すことができる。
【００８９】
【数２】
0006695667.tif 000003
【００９０】
式（１）より、ＰＴＬ１０を構成するトランジスタのチャネル幅が大きければ、オン抵抗Ｒｔｏｔａｌは小さくなることがわかる。オン抵抗Ｒｔｏｔａｌが小さくなれば、回路の動作速度を向上させることができるため好ましい。
【００９１】
一方で、式（２）より、ＰＴＬ１０を構成するトランジスタのチャネル幅が大きければ、消費電力Ｐｔｏｔａｌは増加することがわかる。そのため、オン抵抗Ｒｔｏｔａｌを小さくし、且つ消費電力Ｐｔｏｔａｌも小さくなるように、トランジスタのチャネル幅を決定する必要がある。
【００９２】
例えば、チャネル幅Ｗ１乃至Ｗｋ−１は、チャネル幅Ｗ０に対して、１倍より大きく、１０倍未満、さらに好ましくは２倍より大きく、８倍未満、さらに好ましくは３倍より大きく、５倍未満である。
【００９３】
例えば、式（１）にＷ０＝１μｍ、Ｗ１乃至Ｗｋ−１＝３．３μｍを与えて、あるＣＭＯＳテクノロジーにおける図３のＰＴＬ１０のオン抵抗Ｒｔｏｔａｌを計算すると、Ｒｔｏｔａｌ＝１０７ｋΩが得られる。
【００９４】
次に、ＰＴＬ１０を構成するトランジスタの形状の一例について、図５を用いて説明する。
【００９５】
図５（Ａ）は、図４（Ｂ）において、トランジスタ１８の一点鎖線Ｘ１‐Ｘ２方向の断面図を示し、図５（Ｂ）は、同じくトランジスタ１８の一点鎖線Ｙ１‐Ｙ２方向の断面図を示している。なお、図４（Ａ）では、トランジスタ１８をｐチャネル型トランジスタとして図示しているが、図５（Ａ）、（Ｂ）では、これに限定されず、トランジスタ１８をｎチャネル型トランジスタとして扱ってもよい。
【００９６】
トランジスタ１８は、基板２０１と、チャネル２０２と、不純物領域２０３ａと、不純物領域２０３ｂと、不純物領域２０４ａと、不純物領域２０４ｂと、素子分離層２０５と、側壁絶縁層２０７と、絶縁膜２０８と、ゲートＧＥと、を有する。
【００９７】
基板２０１としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。なお、基板２０１としてｐ型の単結晶シリコン基板を用いた場合、基板２０１の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。
【００９８】
また、基板２０１は絶縁基板上に半導体膜を設けたものでもよい。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【００９９】
また、基板２０１は金属基板上に半導体膜を設けたものでもよい。該金属基板として、例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。
【０１００】
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０１０１】
トランジスタ１８は、素子分離層２０５により、基板２０１に形成される他のトランジスタと分離されている。素子分離層２０５は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。
【０１０２】
素子分離層２０５は、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）で形成してもよい。また、素子分離層２０５はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）で形成してもよい。
【０１０３】
不純物領域２０３ａ、２０３ｂは、不純物添加によって低抵抗化された領域で、ソース及びドレインとしての機能を有する。
【０１０４】
また、側壁絶縁層２０７の下に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域２０４ａ、２０４ｂを設けてもよい。特に、トランジスタ１８をｎチャネル型とする場合は、ホットキャリアによる劣化を抑制するため、ＬＤＤ領域やエクステンション領域を設けることが好ましい。
【０１０５】
また、トランジスタ１８としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層２０７を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソースおよびドレインがより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
【０１０６】
絶縁膜２０８は、ゲート絶縁膜としての機能を有する。絶縁膜２０８には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜２０８は上記材料の積層であってもよい。なお、絶縁膜２０８に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
【０１０７】
特に、絶縁膜２０８は、酸素、窒素、シリコン、ハフニウムなどを含むと好ましい。より具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０１０８】
ゲートＧＥは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料（例えば、窒化タンタル）で形成する。又は、リンやボロン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成してもよい。
【０１０９】
図６は、図４（Ｂ）において、トランジスタ１７のチャネル幅を、トランジスタ１５及びトランジスタ１６のチャネル幅よりも大きく、トランジスタ１８のチャネル幅をトランジスタ１７のチャネル幅よりも大きくした場合の上面図である。
【０１１０】
図６のように、列が一列だけ右に進むごとに、トランジスタのチャネル幅を大きくしてもよい。このようにトランジスタを配置することで、ＰＴＬ１０全体のオン抵抗が小さくなり、回路の動作速度を向上させることが可能になる。
【０１１１】
ＰＴＬ１０を構成するトランジスタは、上記以外の配置例をとり得ることもできる。
【０１１２】
例えば、図４（Ｂ）に示す上面図において、トランジスタ１５、１６のチャネル幅を、トランジスタ１１乃至１４のチャネル幅と等しくしてもよい。
【０１１３】
例えば、図６に示す上面図において、トランジスタ１５、１６のチャネル幅を、トランジスタ１１乃至１４のチャネル幅と等しくしてもよい。
【０１１４】
＜トランジスタ配置例２＞
上記実施の形態は、トランジスタにプレーナー型トランジスタを用いた場合の一例であるが、以下ではトランジスタにＦＩＮ型トランジスタを用いた場合について説明を行う。
【０１１５】
図７（Ａ）は、図１のＰＴＬ１０の回路図から一部を抜き出し、トランジスタＰ１［０］乃至Ｐ１［３］及びトランジスタＰ２［０］乃至Ｐ２［１］に、トランジスタ２１乃至２８の符号を割りあてたものである。
【０１１６】
図７（Ｂ）は、図７（Ａ）の回路図に対応する上面図を示したものである。なお、図７（Ｂ）の上面図は、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【０１１７】
なお、図７（Ａ）、（Ｂ）は、図１の回路図において、ｐチャネル型トランジスタで構成された高電圧側の回路を抜き出したものであるが、以下の説明は、図７（Ａ）、（Ｂ）が、ｎチャネル型トランジスタで構成された低電圧側の回路の場合であっても成り立つ。
【０１１８】
図７（Ｂ）の上面図において、トランジスタ２１乃至２８は、それぞれ半導体ＳＥＭ、ゲートＧＥ及びコンタクトＣＯを有している。半導体ＳＥＭにおいて、ゲートＧＥと重なっている領域は、チャネルとしての機能を有する。半導体ＳＥＭにおいて、ゲートＧＥと重なっていない領域は、ソース及びドレインとしての機能を有する。このソース及びドレインは、不純物添加によって、低抵抗化されることが好ましい。
【０１１９】
なお、ＰＴＬ１０は、図７（Ａ）の回路図を満たすように、半導体ＳＥＭ及びゲートＧＥの上層にさらに配線等が形成されているが、図７（Ｂ）では図の明瞭化のために省略されている。また、ゲートＧＥ、半導体ＳＥＭ及びコンタクトＣＯの符号は、一部のトランジスタのみに与え、他のトランジスタについては、同じハッチングパターンを与えることで、符号の代替とする。
【０１２０】
図７（Ａ）、（Ｂ）において、トランジスタ２１のゲートは、コンタクトＣＯを介して、配線ＤＬ１［０］に電気的に接続され、信号ＤＥＣＰＢ［０］が入力される。トランジスタ２１のソース及びドレインの一方は、電圧Ｖ［ｊ−１］が与えられ、トランジスタ２１のソース及びドレインの他方は、トランジスタ２５のソース及びドレインの一方に、電気的に接続される。
【０１２１】
図７（Ａ）、（Ｂ）において、トランジスタ２２のゲートは、コンタクトＣＯを介して、配線ＤＬ２［０］に電気的に接続され、信号ＤＥＣＰ［０］が入力される。トランジスタ２２のソース及びドレインの一方は、電圧Ｖ［ｊ−２］が与えられ、トランジスタ２２のソース及びドレインの他方は、トランジスタ２５のソース及びドレインの一方に、電気的に接続される。
【０１２２】
図７（Ａ）、（Ｂ）において、トランジスタ２３のゲートは、コンタクトＣＯを介して、配線ＤＬ１［０］に電気的に接続され、信号ＤＥＣＰＢ［０］が入力される。トランジスタ２３のソース及びドレインの一方は、電圧Ｖ［ｊ−３］が与えられ、トランジスタ２３のソース及びドレインの他方は、トランジスタ２６のソース及びドレインの一方に、電気的に接続される。
【０１２３】
図７（Ａ）、（Ｂ）において、トランジスタ２４のゲートは、コンタクトＣＯを介して、配線ＤＬ２［０］に電気的に接続され、信号ＤＥＣＰ［０］が入力される。トランジスタ２４のソース及びドレインの一方は、電圧Ｖ［ｊ−４］が与えられ、トランジスタ２４のソース及びドレインの他方は、トランジスタ２６のソース及びドレインの一方に、電気的に接続される。
【０１２４】
図７（Ａ）、（Ｂ）において、トランジスタ２５のゲートは、コンタクトＣＯを介して、配線ＤＬ１［１］に電気的に接続され、信号ＤＥＣＰＢ［１］が入力される。トランジスタ２５のソース及びドレインの他方は、トランジスタ２７のソース及びドレインの一方に、電気的に接続される。
【０１２５】
図７（Ａ）、（Ｂ）において、トランジスタ２６のゲートは、コンタクトＣＯを介して、配線ＤＬ２［１］に電気的に接続され、信号ＤＥＣＰ［１］が入力される。トランジスタ２６のソース及びドレインの他方は、トランジスタ２７のソース及びドレインの一方に、電気的に接続される。
【０１２６】
図７（Ａ）、（Ｂ）において、トランジスタ２７のゲートは、コンタクトＣＯを介して、配線ＤＬ１［２］に電気的に接続され、信号ＤＥＣＰＢ［２］が入力される。トランジスタ２７のソース及びドレインの他方は、上層に設けられた配線（図示せず）を介して、トランジスタ２８のソース及びドレインの一方に、電気的に接続される。
【０１２７】
図７（Ａ）、（Ｂ）において、トランジスタ２８のゲートは、コンタクトＣＯを介して、配線ＤＬ１［３］に電気的に接続され、信号ＤＥＣＰＢ［３］が入力される。
【０１２８】
次に、図７のＰＴＬ１０を構成するトランジスタの形状について、図８を用いて説明を行う。
【０１２９】
図８（Ａ）は、図７（Ｂ）において、トランジスタ２８の一点鎖線Ｘ１‐Ｘ２方向の断面図を示し、図８（Ｂ）は、同じくトランジスタ２８の一点鎖線Ｙ１‐Ｙ２方向の断面図を示している。なお、図７（Ａ）では、トランジスタ２８をｐチャネル型トランジスタとして図示しているが、図８（Ａ）、（Ｂ）では、これに限定されず、トランジスタ２８をｎチャネル型トランジスタとして扱ってもよい。
【０１３０】
トランジスタ２８は、基板２１１と、チャネル２１２と、不純物領域２１３ａと、不純物領域２１３ｂと、不純物領域２１４ａと、不純物領域２１４ｂと、素子分離層２１５と、側壁絶縁層２１７と、絶縁膜２１８と、ゲートＧＥと、を有する。
【０１３１】
また、トランジスタ２８は、凸形状を有する半導体２２１、２２２及び２２３を有する（図７（Ｂ）及び図８（Ｂ）参照）。半導体２２１乃至２２３の側面及び上面に沿って絶縁膜２１８及びゲートＧＥが設けられている。このようなトランジスタはＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは基板２１１の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
【０１３２】
基板２１１の詳細は、図５の基板２０１の記載を参照すればよい。
【０１３３】
不純物領域２１３ａ、２１３ｂの記載は、図５の不純物領域２０３ａ、２０３ｂの記載を参照すればよい。
【０１３４】
不純物領域２１４ａ、２１４ｂの記載は、図５の不純物領域２０４ａ、２０４ｂの記載を参照すればよい。
【０１３５】
素子分離層２１５の詳細は、図５の素子分離層２０５の記載を参照すればよい。
【０１３６】
絶縁膜２１８の詳細は、図５の絶縁膜２０８の記載を参照すればよい。
【０１３７】
側壁絶縁層２１７の詳細は、図５の側壁絶縁層２０７の記載を参照すればよい。
【０１３８】
図８に示すＦＩＮ型トランジスタは、半導体２２１乃至２２３の側面がゲートＧＥに囲まれている。上記構成をとることで、半導体２２１乃至２２３に効果的にゲート電界を印加することが可能になり、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）といった短チャネル効果を防ぐことが可能になる。また、半導体２２１乃至２２３の側面にもチャネルが形成されるため、トランジスタの導通時の電流（オン電流）を高くすることができる。ＦＩＮ型トランジスタは、微細化に適した構造といえる。
【０１３９】
図７（Ｂ）に示すように、トランジスタ２１乃至２４は、チャネル幅方向に一列に配置することが好ましい。つまり、図１のＰＴＬ１０において、トランジスタＰ１［０］、Ｐ２［０］、Ｎ１［０］、Ｎ２［０］は、チャネル幅方向に一列に配置することが好ましい。このようにトランジスタを配置することで、トランジスタを微細化し、チャネル幅方向に敷き詰めることが可能になる。
【０１４０】
なお、図７（Ｂ）において、一点鎖線Ｙ１‐Ｙ２で示される方向を、チャネル幅方向とし、一点鎖線Ｘ１‐Ｘ２で示される方向を、チャネル長方向とする。
【０１４１】
図７（Ｂ）の上面図において、トランジスタ２１乃至２７は、１つまたは複数の凸形状からなる半導体ＳＥＭを有する。例えば、トランジスタ２１乃至２４は１つの半導体ＳＥＭを有し、トランジスタ２５乃至２８は、３つの半導体ＳＥＭを有する。
【０１４２】
ここで、図７（Ｂ）において、トランジスタ２１乃至２４の半導体ＳＥＭの数をＮＭ０、トランジスタ２５、２６の半導体ＳＥＭの数をＮＭ１、トランジスタ２７の半導体ＳＥＭの数をＮＭ２、トランジスタ２８の半導体ＳＥＭの数をＮＭ３とする。
【０１４３】
また、図１において、トランジスタＰ１［０］、Ｐ２［０］、Ｎ１［０］、Ｎ２［０］の半導体ＳＥＭの数をＮＭ０、トランジスタＰ１［１］、Ｐ２［１］、Ｎ１［１］、Ｎ２［１］の半導体ＳＥＭの数をＮＭ１、トランジスタＰ１［ｋ−２］、Ｐ２［ｋ−２］、Ｎ１［ｋ−２］、Ｎ２［ｋ−２］の半導体ＳＥＭの数をＮＭｋ−２、トランジスタＰ１［ｋ−１］、Ｎ１［ｋ−１］の半導体ＳＥＭの数をＮＭｋ−１とする。
【０１４４】
図７（Ｂ）に示すように、数ＮＭ０は、数ＮＭ１乃至ＮＭ３よりも、少ないことが好ましい。同様に、図１において、数ＮＭ０は、数ＮＭ１乃至ＮＭｋ−１よりも少ないことが好ましい。
【０１４５】
また、図７（Ｂ）のように、極性（ｎ型またはｐ型）が同じトランジスタ同士が隣接するように配置した場合、隣接するトランジスタ同士でソース及びドレインを共有できる場合があるため、トランジスタの占有面積を小さくすることができて好ましい。
【０１４６】
例えば、ＰＴＬ１０をドライバＩＣに適用した場合、表示装置の高精細化が進むにつれて、信号ＤＥＣＰＢ［０］乃至信号ＤＥＣＰＢ［ｋ−１］が与えられる配線同士の間隔が狭まり、それに伴って、電圧Ｖ［０］乃至Ｖ［ｊ−１］が与えられる配線同士の間隔も狭まる。このとき、図７（Ｂ）に示すようにトランジスタを配置することで、上述の要求を満たすことができ、表示装置の高精細化に対応することが可能になる。
【０１４７】
また、トランジスタ２５乃至２８のチャネル幅を大きくすることで、これらトランジスタのオン抵抗を小さくすることが可能になり、回路の動作速度を向上させることが可能になる。
【０１４８】
図９は、図７（Ｂ）において、トランジスタ２７の半導体ＳＥＭの数を５に増やし、トランジスタ２８の半導体ＳＥＭの数を７に増やした場合の上面図である。
【０１４９】
図９のように、列が一列右に進むごとに、トランジスタの半導体ＳＥＭの数を増やしてもよい。このようにトランジスタを配置することで、ＰＴＬ１０全体のオン抵抗が小さくなり、回路の動作速度を向上させることが可能になる。
【０１５０】
ＰＴＬ１０を構成するトランジスタは、上記以外の配置例をとり得ることもできる。
【０１５１】
例えば、図７（Ｂ）に示す上面図において、トランジスタ２５、２６の半導体ＳＥＭ数を、トランジスタ２１乃至２４の半導体ＳＥＭの数と等しくしてもよい。
【０１５２】
例えば、図９に示す上面図において、トランジスタ２５、２６の半導体ＳＥＭ数を、トランジスタ２１乃至２４の半導体ＳＥＭの数と等しくしてもよい。
【０１５３】
＜＜ＰＴＬの構成例２＞＞
図１０は、上述のＰＴＬ１０とは異なるＰＴＬ３０の回路構成を示している。
【０１５４】
図１０は、図１のＰＴＬ１０において、ｐチャネル型トランジスタを全てｎチャネル型トランジスタに置き換えたものである。
【０１５５】
特に、上記ｎチャネル型トランジスタはチャネルに酸化物半導体を含むトランジスタ（以下、酸化物半導体トランジスタ）であることが好ましい。酸化物半導体トランジスタは、トランジスタを非導通にしたときのリーク電流（オフ電流）が極めて小さく、消費電力の小さい回路を構成することが可能になる。
【０１５６】
上記酸化物半導体は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。例えば、酸化物半導体がインジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１５７】
ただし、上記酸化物半導体は、インジウムを含む酸化物半導体に限定されない。酸化物半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１５８】
図１０のＰＴＬ３０には、図４乃至図９に示したトランジスタの配置及び構成例を適用することが可能である。
【０１５９】
（実施の形態２）
本実施の形態では、レベルシフタＬＳ、パストランジスタロジックＰＴＬ、及びアンプＡＭＰを含む表示装置の回路ブロック図について説明する。図１１には、ソースドライバ、ゲートドライバ、表示部の回路ブロック図を示している。
【０１６０】
図１１の回路ブロック図に示す表示装置は、ソースドライバ１００、ゲートドライバ１０１、及び表示部１０２を有する。また図１１では、表示部１０２中にマトリクス状に配置された複数の画素１０３を示している。
【０１６１】
ソースドライバ１００は、シフトレジスタＳＲ、データラッチＤ−Ｌａｔｃｈ、レベルシフタＬＳ、パストランジスタロジックＰＴＬ、電圧生成回路Ｖ−ｇｅｎｅ、及びアンプＡＭＰを有する。ソースドライバ１００は、複数のソース線ＳＬにアナログの画像データを出力する機能を有する。また、ドライバＩＣでソースドライバ１００を作製してもよい。
【０１６２】
シフトレジスタＳＲは、例えばソースクロックＳＣＬＫ、ソーススタートパルスＳＳＰが入力される。シフトレジスタＳＲはサンプリングパルスを生成し、データラッチＤ−Ｌａｔｃｈに出力する。
【０１６３】
データラッチＤ−Ｌａｔｃｈは、上述したサンプリングパルスの他、デジタルの画像データであるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］が入力される。データラッチＤ−Ｌａｔｃｈでは、データ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］がサンプリングパルスに従ってラッチされる。データラッチＤ−Ｌａｔｃｈは、ラッチしたデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］をレベルシフタＬＳに出力する。
【０１６４】
レベルシフタＬＳは、入力されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を昇圧し、実施の形態１に示した信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］にして出力する。
【０１６５】
パストランジスタロジックＰＴＬは上記実施の形態１での説明と同様である。すなわちパストランジスタロジックＰＴＬは、昇圧された信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］に従ってトランジスタの導通状態を制御し、電圧生成回路Ｖ−ｇｅｎｅで生成される電圧Ｖ［０］乃至Ｖ［ｊ−１］に応じたアナログ信号である出力信号ＰＴＬ＿ＯＵＴを出力する。実施の形態１に示したＰＴＬ１０又はＰＴＬ３０を、パストランジスタロジックＰＴＬに適用してもよい。
【０１６６】
アンプＡＭＰは、入力される出力信号ＰＴＬ＿ＯＵＴの電流を大きくし、データ信号Ｖｄａｔａとして出力する。
【０１６７】
アンプＡＭＰで得られるデータ信号Ｖｄａｔａは、複数のソース線ＳＬに出力されるアナログ信号となる。
【０１６８】
ゲートドライバ１０１は、一例としては、シフトレジスタ、バッファ等を有する。ゲートドライバ１０１は、ゲートスタートパルス、ゲートクロック等が入力され、パルス信号を出力する。ゲートドライバ１０１を構成する回路は、ソースドライバ１００と同様にＩＣ化してもよいし、表示部１０２の画素１０３が有するトランジスタと同じトランジスタを用いてもよい。
【０１６９】
ゲートドライバ１０１は、複数のゲート線ＧＬに走査信号を出力する。なお、ゲートドライバ１０１を複数設け、複数のゲートドライバ１０１により、複数のゲート線ＧＬを分割して制御してもよい。
【０１７０】
表示部１０２は、複数のゲート線ＧＬ、及び複数のソース線ＳＬが概略直交するように設けられている。ゲート線ＧＬとソース線ＳＬの交差部には、画素１０３が設けられる。なお表示部１０２における画素１０３の配置は、カラー表示であれば、ＲＧＢ（赤緑青）の各色に対応した画素が順に設けられる。なお、ＲＧＢの画素の配列は、ストライプ配列、モザイク配列、デルタ配列等適宜用いることができる。またＲＧＢに限らず、白あるいは黄といった色を追加してカラー表示を行う構成としてもよい。
【０１７１】
図１１の画素１０３は、例えば、図１２（Ａ）に示す構成とすることができる。
【０１７２】
図１２（Ａ）に示す画素回路１０３ａは、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。
【０１７３】
液晶素子５７０の一対の電極の一方の電位は、画素回路１０３ａの仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路１０３ａのそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路１０３ａの液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
【０１７４】
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
【０１７５】
画素回路１０３ａにおいて、トランジスタ５５０のソース電極またはドレイン電極の一方は、ソース線ＳＬに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、ゲート線ＧＬに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、画像データの書き込みを制御する機能を有する。
【０１７６】
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路１０３ａの仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
【０１７７】
例えば、図１２（Ａ）の画素回路１０３ａを有する表示装置では、例えば、図１１に示すゲートドライバ１０１により各行の画素回路１０３ａを順次選択し、トランジスタ５５０をオン状態にして画像データを書き込む。
【０１７８】
データが書き込まれた画素回路１０３ａは、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
【０１７９】
また、図１１に示す画素１０３は、例えば、図１２（Ｂ）に示す構成とすることができる。
【０１８０】
図１２（Ｂ）に示す画素回路１０３ｂは、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。
【０１８１】
画素回路１０３ｂにおいて、トランジスタ５５２のソース電極及びドレイン電極の一方は、ソース線ＳＬに電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート線ＧＬに電気的に接続される。
【０１８２】
トランジスタ５５２は、オン状態またはオフ状態になることにより、画像データの書き込みを制御する機能を有する。
【０１８３】
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
【０１８４】
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
【０１８５】
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
【０１８６】
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
【０１８７】
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
【０１８８】
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
【０１８９】
図１２（Ｂ）の画素回路１０３ｂを有する表示装置では、例えば、図１１に示すゲートドライバ１０１により各行の画素回路１０３ｂを順次選択し、トランジスタ５５２をオン状態にして画像データを書き込む。
【０１９０】
データが書き込まれた画素回路１０３ｂは、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【０１９１】
画素回路１０３ｂは、発光素子に接続されたトランジスタの閾値を補正する目的で、外部の補正回路に接続されていてもよい。その一例を図１３及び図１４に示す。
【０１９２】
図１３は、図１１に示す表示装置の回路ブロックに、補正回路１０４及び複数の配線ＭＬを追加したものである。
【０１９３】
画素１０３の発光素子に流れる電流は、複数の配線ＭＬを通じて、補正回路１０４に供給される。
【０１９４】
補正回路１０４は、例えば、電流検出回路、メモリー、画像処理回路、ＣＰＵなどの回路を含む。
【０１９５】
補正回路１０４は、画素１０３から供給された発光素子の電流をモニターし、ソースドライバ１００に入力されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を補正する機能を有する。
【０１９６】
なお、補正回路１０４及びソースドライバ１００は、１つのドライバＩＣに含めてもよい。
【０１９７】
図１３の画素１０３は、例えば、図１４に示す構成とすることができる。
【０１９８】
図１４に示す画素回路１０３ｃは、トランジスタ６６５乃至トランジスタ６６７と、容量素子６６８と、発光素子６６４とを有する。
【０１９９】
画素回路１０３ｃにおいて、トランジスタ６６６は、ソース線ＳＬと、トランジスタ６６５のゲートとの間の導通状態を制御する機能を有する。トランジスタ６６５は、ソース及びドレインの一方が、発光素子６６４のアノード及びカソードの一方に電気的に接続され、ソース及びドレインの他方が電位供給線ＶＬ＿ａに電気的に接続されている。トランジスタ６６７は、配線ＭＬと、トランジスタ６６５のソース及びドレインの一方の間の導通状態を制御する機能を有する。容量素子６６８の一対の電極のうち、一方はトランジスタ６６５のゲートに電気的に接続され、他方は発光素子６６４のアノード及びカソードの一方に電気的に接続されている。発光素子６６４のアノード及びカソードの他方は、電位供給線ＶＬ＿ｂに電気的に接続されている。
【０２００】
また、トランジスタ６６６及びトランジスタ６６７のスイッチングは、ゲート線ＧＬの電位に従って行われる。
【０２０１】
発光素子６６４の詳細は、図１２（Ｂ）の発光素子５７２の記載を参照すればよい。
【０２０２】
発光素子６６４に流れる電流は、トランジスタ６６７及び配線ＭＬを介して補正回路１０４に供給される。補正回路１０４は、当該電流の値をモニターし、ソースドライバ１００に供給されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を補正する。
【０２０３】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ��導体層は、スパッタ法で成膜することも可能である。
【０２０４】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を用いた応用例として、電子部品に適用する例、該電子部品を表示モジュールに適用する例、該表示モジュールの応用例、及び電子機器への応用例について、図１５乃至図１８を用いて説明する。
【０２０５】
まず図１５（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２０６】
図５または図８に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２０７】
後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２０８】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてインターポーザ上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとインターポーザとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。
【０２０９】
次いでインターポーザの配線とチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２１０】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２１１】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ６）。そして最終的な検査工程（ステップＳ７）を経て電子部品が完成する（ステップＳ８）。
【０２１２】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、小型化、信頼性に優れた電子部品を実現することができる。
【０２１３】
また、完成した電子部品の断面模式図を図１５（Ｂ）に示す。図１５（Ｂ）に示す電子部品７００は、インターポーザ７０２の表面に半導体装置７０１が設けられる。半導体装置７０１は、ワイヤー７０５を介してインターポーザ７０２表面の配線に接続され、インターポーザ裏面に設けられたバンプ端子７０６と電気的に接続される。インターポーザ７０２上の半導体装置７０１は、エポキシ樹脂７０４が充填され、パッケージ７０３によって封止される。
【０２１４】
図１５（Ｂ）に示す電子部品７００は、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）、あるいは表示パネル上に実装される。
【０２１５】
次いで図１５（Ｂ）に示す電子部品の表示パネルへの実装例について、図１６（Ａ）、（Ｂ）を用いて説明する。
【０２１６】
図１６（Ａ）は、表示部７１１の周辺にソースドライバ７１４、及びゲートドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１４として基板７１３上に複数の電子部品７００が実装される例を示している。
【０２１７】
複数の電子部品７００は、異方性導電接着剤、及び異方性導電フィルムを用いて基板７１３上に実装される。
【０２１８】
複数の電子部品７００は、ＦＰＣ７１５を介して、外部回路基板７１６と接続される。
【０２１９】
また図１６（Ｂ）は、表示部７１１の周辺にソースドライバ７１４、及びゲートドライバ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１４としてＦＰＣ７１５上に複数の電子部品７００が実装される例を示している。
【０２２０】
複数の電子部品７００をＦＰＣ７１５上に実装することで、基板７１３に表示部７１１を大きく設けることができ、狭額縁化を達成することができる。
【０２２１】
次いで図１６（Ａ）、（Ｂ）の表示パネルを用いた表示モジュールの応用例について、図１７を用いて説明を行う。
【０２２２】
図１７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
【０２２３】
上記図１６（Ａ）、（Ｂ）で説明した表示パネルは、図１７における表示パネル８００６に用いることができる。
【０２２４】
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０２２５】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。
【０２２６】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０２２７】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０２２８】
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。
【０２２９】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０２３０】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器の表示パネルを、上述の電子部品を適用した表示パネルとする場合について説明する。
【０２３１】
図１８（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、小型化、信頼性に優れた携帯型の情報端末が実現される。
【０２３２】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１８（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１８（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２３３】
また、図１８（Ａ）に示す携帯型の情報端末は、図１８（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２３４】
図１８（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２３５】
また、図１８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２３６】
更に、図１８（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２３７】
図１８（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、小型化、信頼性に優れた電子書籍端末が実現される。
【０２３８】
図１８（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する電子部品が搭載されている。そのため、小型化、信頼性に優れたテレビジョン装置が実現される。
【０２３９】
図１８（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため小型化、信頼性に優れたスマートフォンが実現される。
【０２４０】
図１８（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、小型化、信頼性に優れたデジタルカメラが実現される。
【０２４１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、小型化、信頼性に優れた電子機器が実現される。
【符号の説明】
【０２４２】
ＣＯ    コンタクト
ＤＬ１    配線
ＤＬ２    配線
ＧＥ    ゲート
ＧＬ    ゲート線
ＭＬ    配線
Ｎ１    トランジスタ
Ｎ２    トランジスタ
Ｐ１    トランジスタ
Ｐ２    トランジスタ
ＳＬ    ソース線
ＳＥＭ    半導体
Ｖ１    高電源電位
ＶＤＤ    高電源電位
ＶＳＳ    低電源電位
１０    ＰＴＬ
１１    トランジスタ
１２    トランジスタ
１３    トランジスタ
１４    トランジスタ
１５    トランジスタ
１６    トランジスタ
１７    トランジスタ
１８    トランジスタ
２１    トランジスタ
２２    トランジスタ
２３    トランジスタ
２４    トランジスタ
２５    トランジスタ
２６    トランジスタ
２７    トランジスタ
２８    トランジスタ
３０    ＰＴＬ
１００    ソースドライバ
１０１    ゲートドライバ
１０２    表示部
１０３    画素
１０３ａ    画素回路
１０３ｂ    画素回路
１０３ｃ    画素回路
１０４    補正回路
２０１    基板
２０２    チャネル
２０３ａ    不純物領域
２０３ｂ    不純物領域
２０４ａ    不純物領域
２０４ｂ    不純物領域
２０５    素子分離層
２０７    側壁絶縁層
２０８    絶縁膜
２１１    基板
２１２    チャネル
２１３ａ    不純物領域
２１３ｂ    不純物領域
２１４ａ    不純物領域
２１４ｂ    不純物領域
２１５    素子分離層
２１７    側壁絶縁層
２１８    絶縁膜
２２１    半導体
２２２    半導体
２２３    半導体
５５０    トランジスタ
５５２    トランジスタ
５５４    トランジスタ
５６０    容量素子
５６２    容量素子
５７０    液晶素子
５７２    発光素子
６６４    発光素子
６６５    トランジスタ
６６６    トランジスタ
６６７    トランジスタ
６６８    容量素子
７００    電子部品
７０１    半導体装置
７０２    インターポーザ
７０３    パッケージ
７０４    エポキシ樹脂
７０５    ワイヤー
７０６    バンプ端子
７１１    表示部
７１２Ａ    ゲートドライバ
７１２Ｂ    ゲートドライバ
７１３    基板
７１４    ソースドライバ
７１５    ＦＰＣ
７１６    外部回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
0006695667.tif 000004
【図２】
0006695667.tif 000005
【図３】
0006695667.tif 000006
【図４】
0006695667.tif 000007
【図５】
0006695667.tif 000008
【図６】
0006695667.tif 000009
【図７】
0006695667.tif 000010
【図８】
0006695667.tif 000011
【図９】
0006695667.tif 000012
【図１０】
0006695667.tif 000013
【図１１】
0006695667.tif 000014
【図１２】
0006695667.tif 000015
【図１３】
0006695667.tif 000016
【図１４】
0006695667.tif 000017
【図１５】
0006695667.tif 000018
【図１６】
0006695667.tif 000019
【図１７】
0006695667.tif 000020
【図１８】
0006695667.tif 000021