(57)【特許請求の範囲】
【請求項１】
入力／出力（ＩＯ）供給電圧によって給電される入力／出力（ＩＯ）回路であって、
コア供給電圧を検出して供給検出信号を生成するように構成される供給検出器セルと、
ＰＡＤに接続されて前記供給検出信号を受け取るように構成されるドライバ回路と、
ＰＡＤ電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
前記ＩＯ供給電圧がトリップ点電圧を下回るときに前記フェイルセーフ回路が前記ＰＡＤからのリーク電流を制御するように構成され、
前記ＩＯ供給電圧が前記トリップ点電圧を上回るときに前記供給検出器セルが前記ＰＡＤからの前記リーク電流を制御するように構成される、ＩＯ回路。
【請求項２】
請求項１に記載のＩＯ回路であって、
前記ドライバ回路が、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出信号と前記コア供給電圧とを受け取るように構成され、前記供給検出信号をコア供給電圧レベルからＩＯ供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路がレベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路がプリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
最終ドライバ回路と、
を含み、
前記フェイルセーフ回路と前記一対のプリドライバ論理回路とが、前記ＩＯ供給電圧と前記ＰＡＤ電圧とに基づいて前記ＰＡＤからの前記リーク電流を制御するために前記最終ドライバ回路をディアクティベートする、前記一対のゲート回路を駆動するように構成される、ＩＯ回路。
【請求項３】
請求項１に記載のＩＯ回路であって、
前記最終ドライバ回路が、最終ドライバＰＭＯＳトランジスタと最終ドライバＮＭＯＳトランジスタとを含む、ＩＯ回路。
【請求項４】
請求項１に記載のＩＯ回路であって、
前記供給検出器セルが前記ＩＯ供給電圧によって給電され、
前記供給検出器セルが、
前記ＩＯ供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続され、前記コア供給電圧を入力として受け取るように構成される、入力インバータ段と、
前記入力インバータ段の出力に接続される第２のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第２のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記ＩＯ供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第２のインバータ段に結合される出力インバータ段であって、前記出力インバータ段が、前記入力インバータ段の前記出力をバッファリングして前記供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、ＩＯ回路。
【請求項５】
請求項４に記載のＩＯ回路であって、
前記ダイオード接続トランジスタがＮＭＯＳトランジスタとＰＭＯＳトランジスタの１つを含む、ＩＯ回路。
【請求項６】
請求項４に記載のＩＯ回路であって、
前記ダイオード接続トランジスタが、前記ＩＯ供給電圧に接続されるドレイン端子とゲート端子とを含む、ＩＯ回路。
【請求項７】
請求項４に記載のＩＯ回路であって、
前記一対の弱キーパートランジスタが、直列に接続される頂部ＰＭＯＳトランジスタと底部ＰＭＯＳトランジスタとを含み、
前記頂部ＰＭＯＳトランジスタと前記底部ＰＭＯＳトランジスタとのゲート端子が、前記第２のインバータ段の前記出力を受け取るように構成され、前記頂部ＰＭＯＳトランジスタのソース端子が前記ＩＯ供給電圧に接続され、前記底部ＰＭＯＳトランジスタのドレイン端子が前記入力インバータ段の前記出力に接続される、ＩＯ回路。
【請求項８】
請求項４に記載のＩＯ回路であって、
前記供給検出信号が前記ＩＯ供給電圧に基づいて変化するように構成される、ＩＯ回路。
【請求項９】
請求項４に記載のＩＯ回路であって、
前記ＩＯ供給電圧がランプ関数であって前記コア供給電圧がＯＦＦ状態であるときに、前記供給検出信号が、ＩＯ供給電圧に従うように構成される、ＩＯ回路。
【請求項１０】
請求項９に記載のＩＯ回路であって、
前記ＩＯ供給電圧が前記トリップ点電圧を上回り、前記ＰＡＤ電圧が論理ＨＩＧＨであるときに、前記供給検出器セルが、前記最終ドライバ回路のディアクティベーションを介して前記ＰＡＤからの前記リーク電流を制御するように構成される、ＩＯ回路。
【請求項１１】
請求項１に記載のＩＯ回路であって、
前記フェイルセーフ回路が、
前記ＩＯ供給電圧を受け取るように構成されるソース端子を備える第１のＰＭＯＳトランジスタと、
前記ＰＡＤに接続されるソース端子と、前記ＩＯ供給電圧に接続されるゲート端子と、基板信号を生成するために前記第１のＰＭＯＳトランジスタのドレイン端子に接続されるドレイン端子とを備える第２のＰＭＯＳトランジスタであって、前記基板信号が前記最終ドライバＰＭＯＳトランジスタに提供される、前記第２のＰＭＯＳトランジスタと、
反転段であって、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、前記ＰＡＤに接続されるソース端子とを備える第３のＰＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、制御信号を生成するために前記第３のＰＭＯＳのドレイン端子に接続されるドレイン端子とを備え、前記制御信号が前記ゲート回路の対に提供される、第１のＮＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子を備える第２のＮＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、接地に接続されるソース端子とを備える第３のＮＭＯＳトランジスタと、
を含み、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとがカスコード配置で接続される、前記反転段と、
を含む、ＩＯ回路。
【請求項１２】
入力／出力（ＩＯ）供給電圧によって給電される入力／出力（ＩＯ）回路であって、
コア供給電圧を検出するように構成される供給検出器セルと、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出器セルの出力を受け取るように構成され、また、前記供給検出器セルの前記出力をコア供給電圧レベルからＩＯ供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路がレベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路がプリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
ＰＡＤ電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
前記フェイルセーフ回路と前記供給検出器セルとが、前記ＩＯ供給電圧と前記ＰＡＤ電圧とに基づいて前記ＰＡＤからのリーク電流を制御するように構成される、ＩＯ回路。
【請求項１３】
方法であって、
コア供給電圧を検出することと、
入力／出力（ＩＯ）供給電圧がトリップ点電圧を下回り、ＰＡＤが論理ＨＩＧＨであるときに、最終ドライバ回路のディアクティベーションを介して前記ＰＡＤからのリーク電流を制御するようにフェイルセーフ回路を構成することと、
前記コア供給電圧がＯＦＦ状態のとき、前記ＩＯ供給電圧が前記トリップ点電圧を上回り、前記ＰＡＤが論理ＨＩＧＨであるときに、前記最終ドライバ回路のディアクティベーションを介して前記ＰＡＤからの前記リーク電流を制御するように供給検出器セルを構成することと、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記ＩＯ供給電圧がランプ関数であり、前記コア供給電圧がＯＦＦ状態であるときに、前記ＩＯ供給電圧に従うように構成される供給検出信号を前記供給検出器セルにおいて生成することを更に含む、方法。
【請求項１５】
請求項１３に記載の方法であって、
コア供給電圧のすべての値で前記供給検出器セルにおいてゼロ静的電流を生成することを更に含む、方法。
【請求項１６】
請求項１３に記載の方法であって、
前記ＩＯ供給電圧によって前記供給検出器セルに給電することを更に含み、
前記供給検出器セルが、
前記ＩＯ供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続され、前記コア供給電圧を入力として受け取るように構成される、入力インバータ段と、
前記入力インバータ段の出力に接続される第２のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第２のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記ＩＯ供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第２のインバータ段に結合される出力インバータ段であって、前記出力インバータ段が前記入力インバータ段の前記出力をバッファリングして供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、方法。
【請求項１７】
請求項１３に記載の方法であって、
前記フェイルセーフ回路が、
前記ＩＯ供給電圧を受け取るように構成されるソース端子を備える第１のＰＭＯＳトランジスタと、
前記ＰＡＤに接続されるソース端子と、前記ＩＯ供給電圧に接続されるゲート端子と、基板信号を生成するために前記第１のＰＭＯＳトランジスタのドレイン端子に接続されるドレイン端子とを備える第２のＰＭＯＳトランジスタであって、前記基板信号が前記最終ドライバＰＭＯＳトランジスタに提供される、前記第２のＰＭＯＳトランジスタと、
反転段であって、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、前記ＰＡＤに接続されるソース端子とを備える第３のＰＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、制御信号を生成するために前記第３のＰＭＯＳのドレイン端子に接続されるドレイン端子とを備え、前記制御信号が前記ゲート回路の対に提供される、第１のＮＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子を備える第２のＮＭＯＳトランジスタと、
前記ＩＯ供給電圧を受け取るように構成されるゲート端子と、接地に接続されるソース端子とを備える第３のＮＭＯＳトランジスタと、
を含み、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタと前記第３のＮＭＯＳトランジスタとがカスコード配置で接続される、前記反転段と、
を含む、方法。
【請求項１８】
コンピューティングデバイスであって、
処理ユニットと、
前記処理ユニットに結合されるメモリモジュールと、
前記処理ユニットと前記メモリモジュールとに結合される複数の論理回路と、
前記複数の論理回路のうちの少なくとも１つの論理回路に結合される入力／出力（ＩＯ）回路と、
を含み、
前記ＩＯ回路が、
コア供給電圧を検出して供給検出信号を生成するように構成される供給検出器セルと、
ＰＡＤに接続されて前記供給検出信号を受け取るように構成されるドライバ回路と、
ＰＡＤ電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
入力／出力（ＩＯ）供給電圧がトリップ点電圧を下回るきに前記フェイルセーフ回路が前記ＰＤからのリーク電流を制御するように構成され、
前記ＩＯ供給電圧が前記トリップ点電圧を上回るときに前記供給検出器セルが前記ＰＡＤからの前記リーク電流を制御するように構成される、コンピューティングデバイス。
【請求項１９】
請求項１８に記載のコンピューティングデバイスであって、
前記ドライバ回路が、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出信号と前記コア供給電圧とを受け取るように構成され、また、前記供給検出信号をコア供給電圧レベルからＩＯ供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路が前記レベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路が前記プリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
最終ドライバ回路と、
を含み、
前記フェイルセーフ回路と前記一対のプリドライバ論理回路とが、前記ＩＯ供給電圧と前記ＰＡＤ電圧とに基づいて前記ＰＡＤからの前記リーク電流を制御するために、前記最終ドライバ回路をディアクティベートする前記一対のゲート回路を駆動するように構成される、コンピューティングデバイス。
【請求項２０】
請求項１８に記載のコンピューティングデバイスであって、
前記供給検出器セルが前記ＩＯ供給電圧によって給電され、
前記供給検出器セルが、
前記ＩＯ供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続されて前記コア供給電圧を受け取るように構成される入力インバータ段と、
前記入力インバータ段の出力に接続される第２のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第２のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記ＩＯ供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第２のインバータ段に接続される出力インバータ段であって、前記出力インバータ段が、前記入力インバータ段の前記出力をバッファリングして前記供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、コンピューティングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、一般に集積回路（ＩＣ）に関し、特に、集積回路におけるパワーアップ及びパワーダウンシーケンスの間の電流制御に関する。
【背景技術】
【０００２】
ポータブルメディアデバイスの増え続ける複雑さ及び性能要件は、集積回路（ＩＣ）内での効果的なシステムレベル電力管理を要求する。コア論理内に１つ又は複数の切り替え可能パワードメインを有することは、ポータブルメディアデバイス内のＩＣに対して採用されるよく知られた低電力手法である。特定のパワードメインの電力供給がパワーダウンされるとき、ＩＯ（入力／出力）回路への入力として機能するそのパワードメインの出力はもはや有効ではなく、これらのＩＣ回路は、起こり得るリーク電流を回避するためにトライステートとなる。ＩＯ回路は、外界とインターフェースするためにＰＡＤで信号を駆動及び受け取る。ＩＯ回路が適切にトライステートにならない場合、結果として、ＰＡＤからＩＯ回路内への高リーク電流（伝導電流）が生じる。ＩＯ供給電圧がパワーアップ又はパワーダウンされるとき、同様の条件が生じるが、ＰＡＤは論理高状態に保持される。ＳＬＩＭｂｕｓ（Serial low-power inter-chip media bus）は、ポータブルメディアデバイスにおけるベースバンド又はアプリケーションプロセッサと周辺コンポーネントとの間の標準インターフェースである。ＳＬＩＭｂｕｓは、フェイルセーフインターフェースであり、パワーアップの間、パワーダウンの間、及びポータブルメディアデバイスにおいて安定した電力状態を有する間、デバイスが超低ＰＡＤ電流（又はピン電流）を有することを特定する。
【発明の概要】
【０００３】
入力／出力（ＩＯ）供給電圧によって給電される入力／出力（ＩＯ）回路の説明される例において、供給検出器セルが、コア供給電圧を検出し、供給検出信号を生成する。ドライバ回路が、ＰＡＤに接続され、供給検出信号を受け取る。フェイルセーフ回路がＰＡＤ電圧を受け取る。フェイルセーフ回路及び供給検出器セルは、ＩＯ供給電圧及びＰＡＤ電圧に基づいてＰＡＤからのリーク電流を制御する。
【図面の簡単な説明】
【０００４】
【図１】供給検出器セルのブロック図である。
【０００５】
【図２】供給検出器セルの概略図である。
【０００６】
【図３（ａ）】異なる動作条件下での供給検出器セルの動作の例示グラフである。
【０００７】
【図３（ｂ）】異なる動作条件下での供給検出器セルにおけるリーク電流の例示グラフである。
【０００８】
【図４】ＰＡＤに結合されたドライバ回路のブロック図である。
【０００９】
【図５】入力／出力（ＩＯ）回路の概略図である。
【００１０】
【図６（ａ）】ＩＯ供給電圧に対する制御信号（Ｎｏｆｆ）の応答の例示グラフである。
【００１１】
【図６（ｂ）】ＰＡＤからのリーク電流（伝導電流）の例示グラフである。
【００１２】
【図７（ａ）】入力／出力（ＩＯ）回路のブロック図である。
【００１３】
【図７（ｂ）】入力／出力（ＩＯ）回路の概略図である。
【００１４】
【図８（ａ）】ＩＯ供給電圧に対する制御信号（Ｎｏｆｆ）の応答の例示グラフである。
【００１５】
【図８（ｂ）】ＰＡＤからのリーク電流（伝導電流）の例示グラフである。
【００１６】
【図９】コンピューティングデバイスのブロック図である。
【発明を実施するための形態】
【００１７】
図１は供給検出器セル１００のブロック図である。供給検出器セル１００は、入力／出力（ＩＯ）供給電圧（ＶＤＤＳ）１０２によって給電され、コア供給電圧（ＶＤＤ）１０４を入力信号として受け取る。ダイオード接続トランジスタ１０６がＩＯ供給電圧（ＶＤＤＳ）１０２によって給電される。少なくとも１つの例において、ダイオード接続トランジスタ１０６はＮＭＯＳトランジスタ又はＰＭＯＳトランジスタである。入力インバータ段１０８がダイオード接続トランジスタ１０６に結合される。入力インバータ段１０８はコア供給電圧（ＶＤＤ）１０４を受け取る。第２のインバータ段１１０が、入力インバータ段１０８の出力を受け取り、ＩＯ供給電圧（ＶＤＤＳ）１０２によって給電される。弱キーパートランジスタ１１２の対が第２のインバータ段１１０の出力に結合される。弱キーパートランジスタ１１２は、直列に接続され、ＩＯ供給電圧（ＶＤＤＳ）１０２によって給電される。弱キーパートランジスタ１１２の対の出力が、入力として第２のインバータ段１１０に提供され、これは入力インバータ段１０８の出力でもある。出力インバータ段１１４が、第２のインバータ段１１０に結合され、供給検出信号１１６を生成する。出力インバータ段１１４はＩＯ供給電圧（ＶＤＤＳ）１０２によって給電される。
【００１８】
供給検出器セル１００は、コア供給電圧（ＶＤＤ）１０４を検出するように及び供給検出信号１１６を生成するように構成される。コア供給電圧（ＶＤＤ）１０４がＯＦＦ状態であり、ＩＯ供給電圧（ＶＤＤＳ）１０２がランプアップしているとき、ダイオード接続トランジスタ１０６はＯＮになる。したがって、入力インバータ段１０８の出力は（ＩＯ供給電圧（ＶＤＤＳ）−Ｖｔｎ）である。Ｖｔｎはダイオード接続トランジスタ１０６のしきい値電圧である。入力インバータ段１０８の出力（ＩＯ供給電圧（ＶＤＤＳ）−Ｖｔｎ）は、弱論理ＨＩＧＨであり、第２のインバータ段１１０によって反転される。したがって、第２のインバータ段１１０の出力は弱論理ＬＯＷになる。この弱論理ＬＯＷ信号を受け取ることに応答して、弱キーパートランジスタ１１２の対は、入力インバータ段１０８の出力を（ＶＤＤＳ−Ｖｔｎ）からＩＯ供給電圧（ＶＤＤＳ）レベルまでプルする。論理ＨＩＧＨ信号が第２のインバータ段１１０に提供されるため、これにより、第２のインバータ段１１０内にゼロ静的リーク電流が提供される。第２のインバータ段１１０において受け取られるこの論理ＨＩＧＨ信号の結果、第２のインバータ段１１０の出力における論理ＬＯＷ信号となる。第２のインバータ段１１０の論理ＬＯＷ信号出力は、入力として出力インバータ段１１４に提供され、その結果、論理ＨＩＧＨ供給検出信号１１６となる。したがって、出力インバータ段１１４は入力インバータ段１０８の出力をバッファリングする。
【００１９】
図２は、供給検出器セル２００の概略図である。供給検出器セル２００は、接続及び動作において供給検出器セル１００に類似している。供給検出器セル２００は、入力／出力（ＩＯ）供給電圧（ＶＤＤＳ）２０２によって給電され、コア供給電圧（ＶＤＤ）２０４を受け取る。ダイオード接続ＮＭＯＳトランジスタ２０６がＩＯ供給電圧（ＶＤＤＳ）２０２によって給電される。ダイオード接続ＮＭＯＳトランジスタ２０６は、ＩＯ供給電圧（ＶＤＤＳ）２０２に接続されるゲート端子２０６Ｇ及びドレイン端子２０６Ｄを含む。一実施形態において、ダイオード接続ＮＭＯＳトランジスタ２０６はＰＭＯＳトランジスタである。入力インバータ段２０８がダイオード接続ＮＭＯＳトランジスタ２０６に結合される。入力インバータ段２０８は、直列に接続される、ＰＭＯＳトランジスタ２０８ａ並びに２つのＮＭＯＳトランジスタ２０８ｂ及び２０８ｃを含む。３つのトランジスタ２０８ａ、２０８ｂ、及び２０８ｃのゲート端子２０８ａＧ、２０８ｂＧ、及び２０８ｃＧが、コア供給電圧（ＶＤＤ）２０４をそれぞれ受け取る。それぞれのトランジスタ２０８ａ及び２０８ｂのドレイン端子２０８ａＤ及び２０８ｂＤが、入力インバータ段２０８の出力を生成するために組み合わされる。第２のインバータ段２１０が、入力インバータ段２０８の出力を受け取る。第２のインバータ段２１０は、ＰＭＯＳトランジスタ２０１ａ及びＮＭＯＳトランジスタ２１０ｂを含む。ＰＭＯＳトランジスタ２１０ａのソース端子２１０ａＳが、ＩＯ供給電圧（ＶＤＤＳ）２０２を受け取る。ゲート端子２１０ａＧ及び２１０ｂＧが、入力インバータ段２０８の出力を受け取る。トランジスタ２１０ａ及び２１０ｂのドレイン端子２１０ａＤ及び２１０ｂＤがそれぞれ、第２のインバータ段２１０の出力を生成するために組み合わされる。弱キーパートランジスタ２１２の対が、第２のインバータ段２１０の出力に結合される。弱キーパートランジスタは、直列に接続される頂部ＰＭＯＳトランジスタ２１２ａ及び底部ＰＭＯＳトランジスタ２１２ｂを含む。頂部ＰＭＯＳトランジスタ２１２ａ及び底部ＰＭＯＳトランジスタ２１２ｂのゲート端子２１２ａＧ及び２１２ｂＧがそれぞれ、第２のインバータ段２１０の出力を受け取るために共に組み合わされる。頂部ＰＭＯＳトランジスタ２１２ａのソース端子２１２ａＳがＩＯ供給電圧（ＶＤＤＳ）２０２に結合され、底部ＰＭＯＳトランジスタ２１２ｂのドレイン端子２１２ｂＤが入力インバータ段２０８の出力に結合され、これは第２のインバータ段２１０への入力でもある。出力インバータ段２１４が、第２のインバータ段２１０に結合され、供給検出信号２１６を生成する。出力インバータ段２１４は、ＰＭＯＳトランジスタ２１４ａ及びＮＭＯＳトランジスタ２１４ｂを含む。ＰＭＯＳトランジスタ２１４ａのソース端子２１４ａＳがＩＯ供給電圧（ＶＤＤＳ）２０２に接続される。ゲート端子２１４ａＧ及び２１４ｂＧが第２のインバータ段２１０の出力を受け取る。トランジスタ２１４ａ及び２１４ｂのドレイン端子２１４ａＤ及び２１４ｂＤがそれぞれ、供給検出信号２１６を生成するために組み合わされる。トランジスタ２０８ｃ、２１０ｂ、及び２１４ｂのソース端子２０８ｃＳ、２１０ｂＳ、及び２１４ｂＳが接地端子に接続される。また、ＰＭＯＳトランジスタ２０８ａ、２１０ａ、及び２１４ａは、基板でＩＯ供給電圧（ＶＤＤＳ）２０２を受け取る。一実施形態において、供給検出器セル２００内のインバータ段が任意のインバータで置き換えられる。
【００２０】
供給検出器セル２００は、コア供給電圧（ＶＤＤ）２０４を検出するように及び供給検出信号２１６を生成するように構成される。コア供給電圧（ＶＤＤ）２０４がＯＦＦ状態にあるとき、ＮＭＯＳトランジスタ２０８ｂ及び２０８ｃはＯＦＦ状態にある。ＩＯ供給電圧（ＶＤＤＳ）２０２が、ランピングを開始し、ダイオード接続ＮＭＯＳトランジスタ２０６のしきい値電圧（Ｖｔｎ）より大きくなるとき、ダイオード接続ＮＭＯＳトランジスタ２０６はＯＮになる。したがって、入力インバータ段２０８の出力は（ＶＤＤＳ−Ｖｔｎ）である。（ＶＤＤＳ−Ｖｔｎ）の電圧は弱論理ＨＩＧＨであり、出力が弱論理ＬＯＷになる第２のインバータ段２１０によって反転される。この弱論理ＬＯＷ信号を受け取ることに応答して、弱キーパートランジスタ２１２の対は、入力インバータ段２０８の出力を（ＶＤＤＳ−Ｖｔｎ）からＩＯ供給電圧（ＶＤＤＳ）レベルまでプルする。論理ＨＩＧＨ信号が第２のインバータ段２１０に提供されるため、これにより、第２のインバータ段２１０内にゼロ静的リーク電流が提供される。第２のインバータ段２１０で受け取られる論理ＨＩＧＨ信号は、第２のインバータ段２１０の出力で論理ＬＯＷ信号を生じさせる。第２のインバータ段２１０の論理ＬＯＷ信号出力は、入力として出力インバータ段２１４に提供され、その結果、論理ＨＩＧＨ供給検出信号２１６が生じる。したがって、出力インバータ段２１４は入力インバータ段２０８の出力をバッファリングする。供給検出器セル２００は、コア供給電圧（ＶＤＤ）２０４がＯＦＦ状態であるとき、論理ＨＩＧＨ供給検出信号２１６を提供する。論理ＨＩＧＨ供給検出信号は、関連付けられた入力／出力回路をトライステートにするのに適している。有利なことに、ＩＯ供給電圧（ＶＤＤＳ）２０２がランプアップするとき、供給検出信号２１６もＩＯ供給電圧（ＶＤＤＳ）２０２と共にランプアップする。また、供給検出器セル２００は、コア供給電圧（ＶＤＤ）２０４のすべての値でＩＯ供給電圧（ＶＤＤＳ）２０２からゼロ静的電流を生成する。
【００２１】
ＩＯ供給電圧（ＶＤＤＳ）２０２が安定である状態で、コア供給電圧（ＶＤＤ）がランプアップしたとき、ＮＭＯＳトランジスタ２０８ｂ及び２０８ｃは、ＯＮになり、それによって入力インバータ段２０８の出力を論理ＬＯＷまでプルする。供給検出信号２１６も論理ＬＯＷにプルされる。この条件において、ＰＭＯＳトランジスタ２０８ａのソースゲート電圧（Ｖｓｇ）がＰＭＯＳトランジスタ２０８ａのしきい値電圧（Ｖｔｐ）より小さい場合、ＰＭＯＳトランジスタ２０８ａはＯＦＦ段になる。
Ｖｓｇ＝ＶＤＤＳ−Ｖｔｎ−コア供給電圧＜Ｖｔｐ      （１）
数式（１）の条件が、プロセス、電圧、及び温度の組み合わせにわたって合致する限り、供給検出器セル２００におけるゼロ静的電流消費となる。したがって、供給検出器セル２００は、複数のＩＯ回路、動作条件、及び（１）を満たす異なるレンジのコア供給電圧（ＶＤＤ）にわたって適用可能である。これは更に、図３（ａ）及び図３（ｂ）を参照して示される。
【００２２】
図３（ａ）は、供給検出器の動作の例示グラフである。図３（ａ）は、コア供給がそれぞれパワーダウン及びパワーアップするときに、供給検出信号が論理ＨＩＧＨ及び論理ＬＯＷに切り替わるコア供給値を示す。これらのコア供給電圧値（Ｙ軸）は、異なる動作条件（Ｘ軸）下で示されている。
【００２３】
図３（ｂ）は、コア供給電圧（ＶＤＤ）及びＩＯ供給電圧（ＶＤＤＳ）の、異なる状態での供給検出器のゼロ静的電流挙動の例示グラフである。ＩＯ供給電圧（ＶＤＤＳ）を介したリーク電流は、異なる動作条件の下で示されている。最大ＩＯ供給リーク電流は、１．１Ｖのコア供給電圧（ＶＤＤ）値、１．９８ＶのＩＯ供給電圧（ＶＤＤＳ）値、及び１２５Ｃの温度で、２２４ｎＡである。
【００２４】
図４は、ＰＡＤ４２２に結合されるドライバ回路４００のブロック図である。ドライバ回路４００はＩＯ（入力／出力）供給電圧（ＶＤＤＳ）４０２によって給電される。ドライバ回路４００は、レベルシフタ回路４０６及び４０８の対を含む。それぞれの入力として、レベルシフタ回路４０６は入力信号Ａを受け取り、レベルシフタ回路４０８はトライステート信号ＧＺを受け取る。また、レベルシフタ回路４０６及び４０８の対は、コア供給電圧（ＶＤＤ）４０４及びＩＯ供給電圧（ＶＤＤＳ）４０２を受け取る。更に、ドライバ回路４００は、プリドライバ論理回路４１０及び４１２の対を含む。各プリドライバ論理回路はレベルシフタ回路の出力に結合されるため、プリドライバ論理回路４１０はレベルシフタ回路４０６の出力に結合され、プリドライバ論理回路４１２はレベルシフタ回路４０８の出力に結合される。プリドライバ論理回路４１０及び４１２の対は、ＩＯ供給電圧（ＶＤＤＳ）４０２によって給電される。ゲート回路４１４及び４１６の対が、プリドライバ論理回路４１０及び４１２の対にそれぞれ結合される。ゲート回路４１４はプリドライバ論理回路４１０の出力に結合され、ゲート回路４１６はプリドライバ論理回路４１２の出力に結合される。ゲート回路４１４及び４１６の対は、フェイルセーフ回路（図４には図示せず）から制御信号（Ｎｏｆｆ）４１５を受け取る。ゲート回路４１４はまた、フェイルセーフ回路からＩＯ供給電圧（ＶＤＤＳ）４０２及び基板信号（Ｘ）４１９を受け取る。最終ドライバ回路４１７がゲート回路４１４及び４１６の対に結合される。最終ドライバ回路４１７は、最終ドライバＰＭＯＳトランジスタ４１８及び最終ドライバＮＭＯＳトランジスタ４２０を含む。最終ドライバＰＭＯＳトランジスタ４１８は、ＩＯ供給電圧（ＶＤＤＳ）４０２によって給電され、フェイルセーフ回路（図４には図示せず）から基板信号（Ｘ）４１９を受け取る。ＰＡＤ４２２は最終ドライバ回路４１７に結合される。レベルシフタ回路４０６及び４０８の対、プリドライバ論理回路４１０及び４１２の対、ゲート回路４１６、並びに最終ドライバＮＭＯＳトランジスタ４２０は、接地端子にも接続される。ドライバ回路４００の動作は、図５に関連して説明する。
【００２５】
図５は、入力／出力（ＩＯ）回路５００の概略図である。ＩＯ回路５００は、ドライバ回路５０５、ＰＡＤ５２２、及びフェイルセーフ回路５２５を含む。ドライバ回路５０５は、接続及び動作においてドライバ回路４００に類似している。ドライバ回路５０５はＩＯ（入力／出力）供給５０２によって給電される。ドライバ回路５０５はレベルシフタ回路５０６及び５０８の対を含む。レベルシフタ回路５０６は入力信号Ａを受け取り、レベルシフタ回路５０８はトライステート信号ＧＺを受け取る。また、レベルシフタ回路５０６及び５０８は、コア供給電圧（ＶＤＤ）５０４及びＩＯ供給電圧（ＶＤＤＳ）５０２を受け取る。更に、ドライバ回路５０５はプリドライバ論理回路５１０及び５１２の対を含む。各プリドライバ論理回路はレベルシフタ回路の出力に結合され、そのため、プリドライバ論理回路５１０はレベルシフタ回路５０６の出力に結合され、プリドライバ論理回路５１２はレベルシフタ回路５０８の出力に結合される。プリドライバ論理回路５１０及び５１２の対は、ＩＯ供給電圧（ＶＤＤＳ）５０２によって給電される。
【００２６】
ゲート回路５１４及び５１６の対が、それぞれ、プリドライバ論理回路５１０及び５１２の対に結合される。ゲート回路５１４はプリドライバ論理回路５１０の出力に結合され、ゲート回路５１６はプリドライバ論理回路５１２の出力に結合される。ゲート回路５１４は、２つのＰＭＯＳトランジスタ５１４ａ及び５１４ｂ並びにＮＭＯＳトランジスタ５１４ｃを含む。ＰＭＯＳトランジスタ５１４ａは、ゲート端子で制御信号（Ｎｏｆｆ）５１５を、フェイルセーフ回路５２５からボディ端子で基板信号（Ｘ）５３８を受け取る。ＰＭＯＳトランジスタ５１４ｂは、ゲート端子でＩＯ供給電圧（ＶＤＤＳ）５０２を、ボディ端子で基板信号（Ｘ）５３８を受け取る。ＮＭＯＳトランジスタ５１４ｃは、ゲート端子で反転制御信号（Ｎｏｆｆｚ）５１５Ｘを受け取る。ゲート回路５１６はＮＭＯＳトランジスタ５１６ａを含む。ＮＭＯＳトランジスタ５１６ａは、フェイルセーフ回路５１５からゲート端子で制御信号（Ｎｏｆｆ）５１５を受け取り、そのソース端子は接地に接続される。最終ドライバ回路５１７が、ゲート回路５１４及び５１６の対に結合される。最終ドライバ回路５１７は、最終ドライバＰＭＯＳトランジスタ５１８及び最終ドライバＮＭＯＳトランジスタ５２０を含む。最終ドライバＰＭＯＳトランジスタ５１８は、ソース端子でＩＯ供給電圧（ＶＤＤＳ）５０２を受け取り、ボディ端子で基板信号（Ｘ）５３８を受け取る。ゲート回路５１４の出力が、最終ドライバＰＭＯＳトランジスタ５１８のゲート端子に接続される。最終ドライバＮＭＯＳトランジスタ５２０のゲート端子が、ゲート回路５１６の出力に接続される。最終ドライバＮＭＯＳトランジスタ５２０のソース端子は、接地端子に接続される。ＰＡＤ５２２は最終ドライバ回路５１７に結合される。
【００２７】
フェイルセーフ回路５２５は、制御信号（Ｎｏｆｆ）５１５及び基板信号（Ｘ）５３８を生成する。フェイルセーフ回路５２５は、第１のＰＭＯＳトランジスタ５２６、第２のＰＭＯＳトランジスタ５２８、及び反転段５３５を含む。第１のＰＭＯＳトランジスタ５２６のソース端子が、ＩＯ供給電圧（ＶＤＤＳ）５０２に接続される。第２のＰＭＯＳトランジスタ５２８のドレイン端子がＰＡＤ５２２に接続され、第２のＰＭＯＳトランジスタ５２８のゲート端子がＩＯ供給電圧（ＶＤＤＳ）５０２に接続される。第２のＰＭＯＳトランジスタ５２８のソース端子、第１のＰＭＯＳトランジスタ５２６のドレイン端子、第１のＰＭＯＳトランジスタ５２６のボディ端子、及び第２のＰＭＯＳトランジスタ５２８のボディ端子は、基板信号（Ｘ）５３８を生成するように共に組み合わされる。フェイルセーフ回路５２５の反転段５３５は、第３のＰＭＯＳトランジスタ５３０、第１のＮＭＯＳトランジスタ５３２、第２のＮＭＯＳトランジスタ５３４、及び第３のＮＭＯＳトランジスタ５３６を含む。第１のＮＭＯＳトランジスタ５３２、第２のＮＭＯＳトランジスタ５３４、及び第３のＮＭＯＳトランジスタ５３６は、カスコード配置で接続される。第３のＰＭＯＳトランジスタ５３０、第１のＮＭＯＳトランジスタ５３２、第２のＮＭＯＳトランジスタ５３４、及び第３のＮＭＯＳトランジスタ５３６のゲート端子は、ＩＯ供給電圧（ＶＤＤＳ）５０２を受け取るように構成される。第３のＰＭＯＳトランジスタ５３０のソース端子がＰＡＤ５２２に接続される。第１のＮＭＯＳトランジスタ５３２のドレイン端子が、制御信号（Ｎｏｆｆ）５１５を生成するように第３のＰＭＯＳトランジスタ５３０のドレイン端子に接続される。第３のＮＭＯＳトランジスタ５３６のソース端子が接地に接続される。
【００２８】
ＩＯ回路（プリドライバ論理回路５１０及び５１２の対、最終ドライバ回路５１７、並びにフェイルセーフ回路５２５）はＩＯ供給電圧（ＶＤＤＳ）５０２で動作するため、レベルシフタ回路５０６及び５０８の対は、信号をコア供給電圧（ＶＤＤ）レベルからＩＯ供給電圧（ＶＤＤＳ）レベルに変換する。プリドライバ論理回路５１０及び５１２の対は、入力信号Ａ及びトライステート信号ＧＺのレベルシフトされたバージョンに基づいて論理を実装する。最終ドライバＰＭＯＳトランジスタ５１８及び最終ドライバＮＭＯＳトランジスタ５２０は、プリドライバ論理回路５１０及び５１２の対の出力によって制御される。プリドライバ論理回路５１０及び５１２は、下記の真理値表を実装し、ここで、「高インピーダンス」状態は、最終ドライバＰＭＯＳトランジスタ５１８及び最終ドライバＮＭＯＳトランジスタ５２０の両方がＯＦＦ状態にあるとき達成される。
0006685221.tif 000002
【００２９】
動作モードのうちの１つにおいて、ＰＡＤ５２２は論理ＨＩＧＨであり、ＩＯ供給電圧（ＶＤＤＳ）はパワーダウンされ、最終ドライバＰＭＯＳトランジスタ５１８及び最終ドライバＮＭＯＳトランジスタ５２０はＯＦＦになっておらず、その結果、ＰＡＤ５２２から、最終ドライバＰＭＯＳトランジスタ５１８を介してＩＯ供給電圧（ＶＤＤＳ）５０２、又は最終ドライバＮＭＯＳトランジスタ５２０を介して接地端子、のいずれかへのリーク電流（伝導電流）が生じる。フェイルセーフ回路５２５は、最終ドライバＰＭＯＳトランジスタ５１８及び最終ドライバＮＭＯＳトランジスタ５２０を正しくＯＦＦにすることによって、この動作モードを回避する。フェイルセーフ回路５２５は、最終ドライバＰＭＯＳトランジスタ５１８及び最終ドライバＮＭＯＳトランジスタ５２０をＯＦＦにするために、制御信号（Ｎｏｆｆ）５１５を生成する。フェイルセーフ回路５２５は、ＰＡＤ電圧によって給電され、ＩＯ供給電圧（ＶＤＤＳ）５０２を受け取る。ＰＡＤ電圧はＰＡＤ５２２での電圧である。ＩＯ供給電圧（ＶＤＤＳ）５０２が存在せず、ＰＡＤ電圧が論理ＨＩＧＨであるとき、ＰＭＯＳトランジスタ５３０はＯＮになり、ＰＡＤ５２２上の論理ＨＩＧＨ電圧を制御信号（ＮＯＦＦ）信号５１５に渡す。また、ＰＭＯＳトランジスタ５２８はＯＮになり、基板信号（Ｘ）５３８上の論理ＨＩＧＨまでプルアップする。制御信号（ＮＯＦＦ）５１５は論理ＨＩＧＨであるため、ＰＭＯＳ５２６はＯＦＦになる。論理ＨＩＧＨ制御信号（Ｎｏｆｆ）５１５は、ＮＭＯＳ５２０のゲート端子を接地までプルすることによって、最終ドライバＮＭＯＳトランジスタ５２０をＯＦＦにする。ＰＭＯＳトランジスタ５１４ａ及びＮＭＯＳトランジスタ５１４ｃも、それぞれ論理ＨＩＧＨ制御信号（Ｎｏｆｆ）５１５及び論理ＬＯＷ反転制御信号（ＮｏｆｆＺ）５１５ＸによってＯＦＦになり、それによって、プリドライバ論理回路５１０の出力を最終ドライバＰＭＯＳトランジスタ５１８から切断する。ＰＡＤ電圧は論理ＨＩＧＨであるため、最終ドライバＰＭＯＳトランジスタ５１８のゲート端子はＰＭＯＳ５１４ｂによって論理ＨＩＧＨまでプルアップされ、これがそのゲート端子でのＩＯ供給電圧（ＶＤＤＳ）５０２及びそのドレインでのＰＡＤ電圧のためＯＮになり、それによってＰＡＤ５２２から最終ドライバＰＭＯＳトランジスタ５１８を介するＩＯ供給電圧（ＶＤＤＳ）５０２へのいかなるリーク電流（伝導電流）をも回避する。また、基板信号（Ｘ）５３８は、論理ＨＩＧＨにプルされるため、最終ドライバＰＭＯＳ５１８の内部ｐｎ接合の順方向バイアスを回避する。ＩＯ供給電圧（ＶＤＤＳ）５０２がトリップ点電圧（trip-point voltage）を下回るとき、フェイルセーフ回路５２５は有効である。少なくとも１つのバージョンにおいて、このトリップ点電圧は、フェイルセーフ回路５２５内の反転段５３５におけるトランジスタのしきい値電圧に依存する。例えば、トリップ点電圧は、フェイルセーフ回路５２５内のＰＭＯＳトランジスタ５３０とカスコードされたＮＭＯＳトランジスタ５３２、５３４、及び５３６の相対的な幅を設計することによって選択可能である。ＰＭＯＳトランジスタ５３０とカスコードされたＮＭＯＳトランジスタ５３２、５３４、及び５３６の幅の比のスキューイングの程度は、ＮＯＦＦが論理ＨＩＧＨから論理ＬＯＷにトリップするとき、ＩＯ供給電圧（ＶＤＤＳ）５０２のランプアップの間のトリップ点電圧を決定する。ＰＡＤ５２２が論理ＨＩＧＨでありＩＯ供給電圧（ＶＤＤＳ）５０２がトリップ点電圧を上回る場合、制御信号（Ｎｏｆｆ）５１５はＯＦＦになり、そのため最終ドライバＰＭＯＳトランジスタ５１８及び最終ドライバＮＭＯＳトランジスタ５２０はＯＦＦにならない。これにより、ＰＡＤ５２２からＩＯ供給電圧（ＶＤＤＳ）５０２へ又は接地端子へのリーク電流（伝導電流）が発生する。これについては、図６（ａ）及び図６（ｂ）を参照して更に示す。
【００３０】
図６（ａ）は、ＩＯ供給電圧（ＶＤＤＳ）５０２に対する制御信号（Ｎｏｆｆ）５１５の応答の例示グラフである。図６（ａ）に示されるように、制御信号（Ｎｏｆｆ）５１５は、ＩＯ供給電圧（ＶＤＤＳ）５０２がランプ関数として０ボルトから１．９８ボルトまで増加するとき一定のままである。しかしながら、ＩＯ供給電圧（ＶＤＤＳ）５０２が、例示グラフでは１．２５ボルトであるトリップ点電圧を超えるとき、制御信号（Ｎｏｆｆ）５１５はＯＦＦになる。
【００３１】
図６（ｂ）は、ＰＡＤ５２２が論理ＨＩＧＨである一方でＩＯ供給電圧（ＶＤＤＳ）５０２がトリップ点電圧を超えるときの、ＰＡＤ５２２からＩＯ供給電圧（ＶＤＤＳ）５０２への伝導（リーク）電流の例示グラフである。このグラフは、トリップ点電圧でのＰＡＤからのリーク電流（伝導電流）（約２０ｍＡ）における非常に大きなスパイクを示す。
【００３２】
図７（ａ）及び図７（ｂ）に示されるように、入力／出力（ＩＯ）回路７００が、ドライバ回路７０５、ＰＡＤ７２２、フェイルセーフ回路７２５、及び供給検出器セル７５０を含む。ドライバ回路７０５は、接続及び動作においてドライバ回路５０５と同様である。フェイルセーフ回路７２５は、接続及び動作においてフェイルセーフ回路５２５と同様である。供給検出器セル７５０は、接続及び動作において供給検出器セル１００と同様である。
【００３３】
供給検出器セル７５０は、入力／出力（ＩＯ）供給７０２によって給電され、入力信号としてコア供給電圧（ＶＤＤ）７０４を受け取る。ダイオード接続トランジスタ７５６が、ＩＯ供給電圧（ＶＤＤＳ）７０２によって給電される。少なくとも１つの例において、ダイオード接続トランジスタ７５６はＮＭＯＳトランジスタ又はＰＭＯＳトランジスタである。入力インバータ段７５８が、ダイオード接続トランジスタ７５６に結合される。入力インバータ段７５８は、コア供給電圧（ＶＤＤ）７０４を受け取る。第２のインバータ段７６０は、入力インバータ段７５８の出力を受け取り、ＩＯ供給電圧（ＶＤＤＳ）７０２によって給電される。弱キーパートランジスタ７６２の対が、第２のインバータ段７６０の出力に結合される。トランジスタ７６２は、直列に接続され、ＩＯ供給電圧（ＶＤＤＳ）７０２によって給電される。弱キーパートランジスタ７６２の対の出力が、第２のインバータ段７６０への入力として提供され、これは入力インバータ段７５８の出力でもある。出力インバータ段７６４が、第２のインバータ段７６０に結合され、供給検出信号７６６を生成する。出力インバータ段７６４はＩＯ供給電圧（ＶＤＤＳ）７０２によって給電される。
【００３４】
ドライバ回路７０５はＩＯ（入力／出力）供給７０２によって給電される。ドライバ回路７０５は、レベルシフタ回路７０６及び７０８の対を含む。レベルシフタ回路７０６は入力信号Ａを受け取り、レベルシフタ回路７０８はトライステート信号ＧＺを受け取る。レベルシフタ回路７０６及び７０８は、供給検出器セル７５０から供給検出信号７６６を受け取る。また、レベルシフタ回路７０６及び７０８は、コア供給電圧（ＶＤＤ）７０４及びＩＯ供給電圧（ＶＤＤＳ）７０２を受け取る。また、ドライバ回路７０５は、プリドライバ論理回路７１０及び７１２の対を含む。各プリドライバ論理回路はレベルシフタ回路の出力に結合され、そのため、プリドライバ論理回路７１０はレベルシフタ回路７０６の出力に結合され、プリドライバ論理回路７１２はレベルシフタ回路７０８の出力に結合される。プリドライバ論理回路７１０及び７１２の対は、ＩＯ供給電圧（ＶＤＤＳ）７０２によって給電される。
【００３５】
ゲート回路７１４及び７１６の対が、それぞれプリドライバ論理回路７１０及び７１２の対に結合される。ゲート回路７１４はプリドライバ論理回路７１０の出力に結合され、ゲート回路７１６はプリドライバ論理回路７１２の出力に結合される。ゲート回路７１４は、２つのＰＭＯＳトランジスタ７１４ａ及び７１４ｂ、並びにＮＭＯＳトランジスタ７１４ｃを含む。ＰＭＯＳトランジスタ７１４ａは、ゲート端子で制御信号（Ｎｏｆｆ）７１５を、ボディ端子でフェイルセーフ回路７２５から基板信号（Ｘ）７３８を受け取る。ＰＭＯＳトランジスタ７１４ｂは、ゲート端子でＩＯ供給電圧（ＶＤＤＳ）７０２を、ボディ端子で基板信号（Ｘ）７３８を受け取る。ＮＭＯＳトランジスタ７１４ｃは、ゲート端子で反転制御信号（Ｎｏｆｆｚ）７１５Ｘを受け取る。ゲート回路７１６はＮＭＯＳトランジスタ７１６ａを含む。ＮＭＯＳトランジスタ７１６ａは、ゲート端子でフェイルセーフ回路７２５から制御信号（Ｎｏｆｆ）７１５を受け取り、そのソース端子は接地に接続される。最終ドライバ回路７１７が、ゲート回路７１４及び７１６の対に結合される。最終ドライバ回路７１５は、最終ドライバＰＭＯＳトランジスタ７１８及び最終ドライバＮＭＯＳトランジスタ７２０を含む。最終ドライバＰＭＯＳトランジスタ７１８は、ソース端子でＩＯ供給電圧（ＶＤＤＳ）７０２を受け取り、ボディ端子で基板信号（Ｘ）７３８を受け取る。ゲート回路７１４の出力が、最終ドライバＰＭＯＳトランジスタ７１８のゲート端子に接続される。最終ドライバＮＭＯＳトランジスタ７２０のゲート端子が、ゲート回路７１６の出力に接続される。最終ドライバＮＭＯＳトランジスタ７２０のソース端子は、接地端子に接続される。ＰＡＤ７２２は最終ドライバ回路７１５に結合される。レベルシフタ回路７０６及び７０８の対、並びにプリドライバ論理回路７１０及び７１２の対は、接地端子にも接続される。
【００３６】
フェイルセーフ回路７２５は、制御信号（Ｎｏｆｆ）７１５及び基板信号（Ｘ）７３８を生成する。フェイルセーフ回路７２５は、第１のＰＭＯＳトランジスタ７２６、第２のＰＭＯＳトランジスタ７２８、及び反転段７３５を含む。第１のＰＭＯＳトランジスタ７２６のソース端子は、ＩＯ供給電圧（ＶＤＤＳ）７０２を受け取るように構成される。第２のＰＭＯＳトランジスタ７２８のドレイン端子がＰＡＤ７２２に接続され、第２のＰＭＯＳトランジスタ７２８のゲート端子がＩＯ供給電圧（ＶＤＤＳ）７０２に接続される。第２のＰＭＯＳトランジスタ７２８のソース端子、第１のＰＭＯＳトランジスタ７２６のドレイン端子、第１のＰＭＯＳトランジスタ７２６のボディ端子、及び第２のＰＭＯＳトランジスタ７２８のボディ端子が、基板信号（Ｘ）７３８を生成するために共に組み合わされる。フェイルセーフ回路７２５の反転段７３５は、第３のＰＭＯＳトランジスタ７３０、第１のＮＭＯＳトランジスタ７３２、第２のＮＭＯＳトランジスタ７３４、及び第３のＮＭＯＳトランジスタ７３６を含む。第１のＮＭＯＳトランジスタ７３２、第２のＮＭＯＳトランジスタ７３４、及び第３のＮＭＯＳトランジスタ７３６は、カスコード配置で接続される。第３のＰＭＯＳトランジスタ７３０、第１のＮＭＯＳトランジスタ７３２、第２のＮＭＯＳトランジスタ７３４、及び第３のＮＭＯＳトランジスタ７３６のゲート端子は、ＩＯ供給電圧（ＶＤＤＳ）７０２を受け取るように構成される。第３のＰＭＯＳトランジスタ７３０のソース端子が、ＰＡＤ７２２に接続される。第１のＮＭＯＳトランジスタ７３２のドレイン端子が、制御信号（Ｎｏｆｆ）７１５を生成するために第３のＰＭＯＳトランジスタ７３０のドレイン端子に接続される。第３のＮＭＯＳトランジスタ７３６のソース端子が、接地に接続される。
【００３７】
供給検出器セル７５０は、コア供給電圧（ＶＤＤ）７０４を検出するように及び供給検出信号７６６を生成するように構成される。ＩＯ回路（プリドライバ論理回路７１０及び７１２の対、最終ドライバ回路７１７、並びにフェイルセーフ回路７２５）はＩＯ供給電圧（ＶＤＤＳ）７０２で動作するため、レベルシフタ回路７０６及び７０８の対は、信号をコア供給電圧（ＶＤＤ）レベルからＩＯ供給電圧（ＶＤＤＳ）レベルに変換する。供給検出信号７６６はまた、レベルシフタ回路７０６及び７０８の対への入力として受け取られる。プリドライバ論理回路７１０及び７１２の対は、入力信号Ａとトライステート信号ＧＺとのレベルシフトされたバージョンに基づいて論理を実装する。入力信号Ａ及びトライステート信号ＧＺは、レベルシフタ回路７０６及び７０８の対によって受け取られた供給検出信号７６６に基づいて改変される。最終ドライバＰＭＯＳトランジスタ７１８及び最終ドライバＮＭＯＳトランジスタ７２０は、プリドライバ論理回路７１０及び７１２の対の出力によって制御される。コア供給電圧（ＶＤＤ）がＯＦＦ状態にある場合、供給検出信号７６６は論理ＨＩＧＨ状態である。このケースでは、レベルシフタ回路７０６及び７０８の対の出力は論理ＨＩＧＨであり、これが最終ドライバＰＭＯＳトランジスタ７１８及び最終ドライバＮＭＯＳトランジスタ７２０の両方をＯＦＦにする。
【００３８】
フェイルセーフＩＯの場合、動作モードのうちの１つにおいて、ＰＡＤ７２２は論理ＨＩＧＨであり、ＩＯ供給電圧（ＶＤＤＳ）７０２はパワーダウンされ、最終ドライバＰＭＯＳトランジスタ７１８及び最終ドライバＮＭＯＳトランジスタ７２０はＯＦＦになっておらず、その結果、ＰＡＤ７２２から、最終ドライバＰＭＯＳトランジスタ７１８を介してＩＯ供給電圧（ＶＤＤＳ）７０２、又は最終ドライバＮＭＯＳトランジスタ７２０を介して接地端子、のいずれかへのリーク電流（伝導電流）が生じる。フェイルセーフ回路７２５は、最終ドライバＰＭＯＳトランジスタ７１８及び最終ドライバＮＭＯＳトランジスタ７２０を正しくＯＦＦにすることによって、この動作モードを回避する。フェイルセーフ回路７２５は、最終ドライバＰＭＯＳトランジスタ７１８及び最終ドライバＮＭＯＳトランジスタ７２０をＯＦＦにするために、制御信号（Ｎｏｆｆ）７１５を生成する。フェイルセーフ回路７２５は、ＰＡＤ電圧及びＩＯ供給電圧（ＶＤＤＳ）７０２を受け取る。ＰＡＤ電圧はＰＡＤ７２２での電圧である。ＩＯ供給電圧（ＶＤＤＳ）７０２が存在せず、ＰＡＤ電圧が論理ＨＩＧＨであるとき、ＰＭＯＳトランジスタ７３０は、ＯＮになり、ＰＡＤ７２２上の論理ＨＩＧＨ電圧を制御信号（Ｎｏｆｆ）信号７１５に渡す。また、ＰＭＯＳトランジスタ７２８はＯＮになり、基板信号（Ｘ）７３８を論理ＨＩＧＨまでプルする。制御信号（ＮＯＦＦ）７１５は論理ＨＩＧＨであるため、ＰＭＯＳ５２６はＯＦＦになる。論理ＨＩＧＨ制御信号（Ｎｏｆｆ）７１５は、ＮＭＯＳ７２０のゲート端子をプルアップすることによって、最終ドライバＮＭＯＳトランジスタ７２０をＯＦＦにする。ＰＭＯＳトランジスタ７１４ａ及びＮＭＯＳトランジスタ７１４ｃも、それぞれ論理ＨＩＧＨ制御信号（Ｎｏｆｆ）７１５及び論理ＬＯＷ反転制御信号（ＮｏｆｆＺ）７１５ＸによってＯＦＦになり、それによって、プリドライバ論理回路７１０の出力を最終ドライバＰＭＯＳトランジスタ７１８から切断する。ＰＡＤ電圧は論理ＨＩＧＨであるため、最終ドライバＰＭＯＳトランジスタ７１８のゲート端子はＰＭＯＳ７１４ｂによって論理ＨＩＧＨまでプルアップされ、これが、そのゲート端子でのＩＯ供給電圧（ＶＤＤＳ）７０２及びそのドレインでのＰＡＤ電圧のためＯＮになり、それによって、ＰＡＤ７２２から最終ドライバＰＭＯＳトランジスタ７１８を介するＩＯ供給電圧（ＶＤＤＳ）７０２へのいかなるリーク電流（伝導電流）をも回避する。また、基板信号（Ｘ）７３８は、論理ＨＩＧＨにプルされるため、最終ドライバＰＭＯＳ７１８の内部ｐｎ接合の順方向バイアスを回避する。ＩＯ供給電圧（ＶＤＤＳ）７０２がトリップ点電圧を下回るとき、フェイルセーフ回路７２５は有効である。少なくとも１つのバージョンにおいて、トリップ点電圧は、フェイルセーフ回路７２５内の反転段７３５におけるトランジスタのしきい値電圧に依存する。例えば、トリップ点電圧は、フェイルセーフ回路７２５内のＰＭＯＳトランジスタ７３０とカスコードされたＮＭＯＳトランジスタ７３２、７３４、及び７３６の相対的な幅を設計することによって選択可能である。ＰＭＯＳトランジスタ７３０とカスコードされたＮＭＯＳトランジスタ７３２、７３４、及び７３６の幅の比のスキューイングの程度は、ＮＯＦＦが論理ＨＩＧＨから論理ＬＯＷにトリップするとき、ＩＯ供給電圧（ＶＤＤＳ）のランプアップの間のトリップ点電圧を決定する。したがって、フェイルセーフ回路７２５は、ＰＡＤ７２２が論理ＨＩＧＨでありＩＯ供給電圧（ＶＤＤＳ）７０２がトリップ点電圧を下回るとき、最終ドライバ回路７１５のディアクティベーションを介してリーク電流（伝導電流）を制御する。しかしながら、コア供給電圧（ＶＤＤ）７０４がＯＦＦ状態にあり、ＰＡＤ７２２が論理ＨＩＧＨであり、ＩＯ供給電圧（ＶＤＤＳ）７０２がトリップ点電圧を上回る場合、制御信号（Ｎｏｆｆ）７１５はＯＦＦになる。したがって、最終ドライバＰＭＯＳトランジスタ７１８及び最終ドライバＮＭＯＳトランジスタ７２０は誤ってゲーティングされ得、その結果、リーク電流が生じる。この状態は、供給検出器セル７５０によって回避される。
【００３９】
コア供給電圧（ＶＤＤ）７０４がＯＦＦ状態にありＩＯ供給電圧（ＶＤＤＳ）７０２はランプアップしているとき、ダイオード接続トランジスタ７５６はＯＮになる。したがって、入力インバータ段７５８の出力は（ＶＤＤＳ−Ｖｔｎ）である。Ｖｔｎはダイオード接続トランジスタ７５６のしきい値電圧である。入力インバータ段７５８の出力（ＩＯ供給電圧（ＶＤＤＳ）−Ｖｔｎ）は、弱論理ＨＩＧＨであり、第２のインバータ段７６０によって反転される。したがって、第２のインバータ段７６０の出力は弱論理ＬＯＷになる。この弱論理ＬＯＷ信号を受け取ることに応答して、弱キーパートランジスタ７６２の対は、入力インバータ段７５８の出力を（ＶＤＤＳ−Ｖｔｎ）からＩＯ供給電圧（ＶＤＤＳ）レベルまでプルする。これにより、論理ＨＩＧＨ信号が第２のインバータ段７６０に提供されるため、第２のインバータ段７６０内にゼロ静的リーク電流が提供される。第２のインバータ段７６０で受け取られる論理ＨＩＧＨ信号は、第２のインバータ段７６０の出力の論理ＬＯＷ信号となる。第２のインバータ段７６０の論理ＬＯＷ信号出力は、入力として出力インバータ段７６４に提供され、その結果、論理ＨＩＧＨ供給検出信号７６６が生じる。したがって、出力インバータ段７６４は入力インバータ段７５８の出力をバッファリングする。論理ＨＩＧＨ供給検出信号７６６が、レベルシフタ回路７０６及び７０８の対に提供される。レベルシフタ回路７０６及び７０８の対の出力は論理ＨＩＧＨになり、これは、プリドライバ論理回路７１０及び７１２の対の出力をそれぞれ論理ＨＩＧＨ及び論理ＬＯＷに駆動し、それにより、プリドライバ論理回路７１０及び７１２を用いて最終ドライバＰＭＯＳトランジスタ７１８及び最終ドライバＮＭＯＳトランジスタ７２０の両方をＯＦＦにする。したがって、コア供給電圧（ＶＤＤ）７０４がＯＦＦ状態にあるとき、ＩＯ供給電圧（ＶＤＤＳ）７０２がトリップ点電圧を上回る場合、供給検出器セル７５０は、最終ドライバ回路７１７をＯＦＦにするか又はディアクティベートする。ＩＯ回路７００は、コア供給電圧（ＶＤＤ）がＯＦＦ状態にあり、ＩＯ供給電圧（ＶＤＤＳ）７０２がトリップ点を上回るとき、たとえＰＡＤが論理ＨＩＧＨにあるときでも、ＰＡＤ７２２から非常に低いリーク電流を提供する。ＰＭＯＳトランジスタ７３０及びＮＭＯＳトランジスタ７３２、７３４、７３６の相対的な幅をスキューイングすることによってトリップ点を選択するこの方法は、最大ＰＡＤ電流／ピン電流を制御する際に用いられる。パワーダウンシーケンスの間、ＩＯ供給電圧（ＶＤＤＳ）７０２がランプダウンするとき、トリップ点より前に、供給検出器は、コア供給がＬＯＷである一方で最終ドライバ回路７１７をディセーブルにする。トリップ点電圧を下回ると、フェイルセーフ回路７２５並びにゲート回路７１４及び７１６は最終ドライバを（トライステートによって）ディセーブルにする。ＩＯ回路７００は、（ＳＬＩＭｂｕｓインターフェースなどの）フェイルセーフＩＯインターフェースのパワーアップ又はパワーダウンの間、極度に低いＰＡＤ電流（ピン電流）を提供し、それによって真のフェイルセーフ追従を達成する。
【００４０】
図８（ａ）は、ＩＯ供給電圧（ＶＤＤＳ）７０２に対する制御信号（Ｎｏｆｆ）７１５の応答の例示グラフである。図８（ａ）に示されるように、制御信号（Ｎｏｆｆ）７１５は、ＩＯ供給電圧（ＶＤＤＳ）７０２がランプ関数として０ボルトから１．２５ボルトまで増加するとき、一定のままである。しかしながら、ＩＯ供給電圧（ＶＤＤＳ）７０２が、例示グラフでは１．２５ボルトであるトリップ点電圧を超えると、制御信号（Ｎｏｆｆ）７１５はＯＦＦになる。
【００４１】
図８（ｂ）は、ＩＯ供給電圧（ＶＤＤＳ）７０２がトリップ点電圧を超えるときの、ＰＡＤ７２２からＩＯ供給電圧（ＶＤＤＳ）７０２へのリーク電流の例示グラフである。このグラフは、ＰＡＤ電圧が論理ＨＩＧＨであり、ＩＯ供給電圧（ＶＤＤＳ）がトリップ点電圧を上回るとき、供給検出器セル７５０が最終ドライバ回路７１７をディアクティベートするので、ＰＡＤ７２２からＩＯ供給電圧（ＶＤＤＳ）７０２へのリーク電流が無視できることを示している。
【００４２】
図９は、コンピューティングデバイス９００のブロック図である。コンピューティングデバイス９００は、モバイルフォン、携帯情報端末、パーソナルコンピュータ、又は任意の他のタイプの電子システムなどの、モバイル通信デバイス（又はこれに組み込まれる集積回路）である。
【００４３】
いくつかの実施形態において、コンピューティングデバイス９００は、ＣＰＵ（中央処理ユニット）などの処理ユニット９１２、メモリユニット９１４（ランダムアクセスメモリ（ＲＡＭ）など）、及びテスタ９１０を含む、マイクロコントローラ、マイクロプロセッサ、又はシステムオンチップ（ＳｏＣ）のうちの１つであるが、これらに限定されない。処理ユニット９１２は、例えば、ＣＩＳＣタイプ（複雑命令セットコンピュータ）ＣＰＵ、ＲＩＳＣタイプＣＰＵ（縮小命令セットコンピュータ）、又はデジタル信号プロセッサ（ＤＳＰ）とすることができる。メモリモジュール９１４（これは、ＲＡＭ、フラッシュメモリ、又はディスクストレージなどのメモリとすることができる）は、処理ユニット９１２によって実行されたとき、コンピューティングデバイス９００に関連付けられた任意の好適な機能を実施する（埋め込みアプリケーションなどの）１つ又は複数のソフトウェアアプリケーション９３０を記憶する。テスタ９１０は、ソフトウェアアプリケーション９３０を実行するコンピューティングデバイス９００のテスト及びデバッグをサポートする論理を含む。例えば、テスタ９１０は、コンピューティングデバイス９００上に実際に存在する場合、構成要素が様々な状況でどのように作動するか（構成要素がソフトウェアアプリケーション９３０とどのように相互作用するかなど）の検証を可能にするために、コンピューティングデバイス９００の欠陥のある又は利用不能な構成要素をエミュレートするために適している。このようにして、ソフトウェアアプリケーション９３０は、製造後動作に類似する環境においてデバッグされ得る。
【００４４】
処理ユニット９１２はキャッシュメモリ及び論理を含み、キャッシュメモリ及び論理は、メモリモジュール９１４から頻繁にアクセスされる情報を記憶及び用い、コンピューティングデバイスの動作に対して責務を負う。コンピューティングデバイス９００は、処理ユニット９１２及びメモリモジュール９１４に結合される論理回路９１５を含む。ＩＯ回路９１６が、論理回路９１５のうちの少なくとも１つの論理回路に結合される。ＩＯ回路９１６は、コンピューティングデバイス９００と外界との間のインターフェースとして動作する。ＩＯ回路９１６は、接続及び動作においてＩＯ回路７００に類似している。ＩＯ回路９１６は、パワーアップシーケンスの間、パワーダウンシーケンスの間、及び安定したパワーアップ状態の間、ＰＡＤからの低リーク電流を有する。これは、ＩＯ回路９１６が、ＩＯ供給電圧（ＶＤＤＳ）がトリップ点電圧を下回るときフェイルセーフ回路機構を用い、ＩＯ供給電圧（ＶＤＤＳ）がトリップ点電圧を上回るときコア供給検出機構を用いるためである。
【００４５】
前述の考察において、「論理ＨＩＧＨ」という用語は論理状態「１」にある信号を指し、「論理ＬＯＷ」という用語は論理状態「０」にある信号を指す。また、「ＯＦＦ状態」、又は「ＯＦＦ」にする、又は「ＯＦＦ」になるという用語は、デバイス、構成要素、又は信号のディアクティベーションを指す。「ＯＮ」になるという用語は、デバイス、構成要素、又は信号のアクティベーションを指す。
【００４６】
したがって、入力／出力（ＩＯ）供給電圧によって給電される入力／出力（ＩＯ）回路の少なくとも１つのバージョンにおいて、供給検出器セルがコア供給電圧を検出する。また、ＩＯ回路はレベルシフタ回路の対を含む。各レベルシフタ回路は、供給検出器セルの出力を受け取り、供給検出器セルの出力をコア供給電圧レベルからＩＯ供給電圧レベルに変換する。ＩＯ回路はプリドライバ論理回路の対を含む。各プリドライバ論理回路は、レベルシフタ回路の出力に接続される。ＩＯ回路はゲート回路の対を含み、各ゲート回路はプリドライバ論理回路の出力に接続される。ＩＯ回路は、ＰＡＤ電圧を受け取るフェイルセーフ回路を含む。フェイルセーフ回路及び供給検出器セルは、ＩＯ供給電圧及びＰＡＤ電圧に基づいてＰＡＤからのリーク電流を制御する。
【００４７】
別の例示の実施形態が、ＰＡＤを介して電流を制御する方法を提供する。コア供給電圧が検出される。入力／出力（ＩＯ）供給がトリップ点電圧を下回りＰＡＤが論理ＨＩＧＨであるとき、フェイルセーフ回路が、最終ドライバ回路のディアクティベーションを介してＰＡＤからのリーク電流を制御する。供給検出器セルが、コア供給電圧がＯＦＦ状態にあるとき、ＩＯ供給電圧がトリップ点電圧を上回りＰＡＤが論理ＨＩＧＨであるとき最終ドライバ回路のディアクティベーションを介してＰＡＤからのリーク電流を制御する。
【００４８】
例示の実施形態が、処理ユニットと、処理ユニットに結合されるメモリモジュールとを含むコンピューティングデバイスを提供する。論理回路が処理ユニット及びメモリモジュールに結合される。入力／出力（ＩＯ）回路が、論理回路のうちの少なくとも１つの論理回路に結合される。ＩＯ回路は供給検出器セルを含み、供給検出器セルは、コア供給電圧を検出し、供給検出信号を生成する。ドライバ回路が、ＰＡＤに接続され、供給検出信号を受け取る。フェイルセーフ回路がＰＡＤ電圧を受け取る。フェイルセーフ回路及び供給検出器セルは、ＩＯ供給電圧及びＰＡＤ電圧に基づいてＰＡＤからのリーク電流を制御する。
【００４９】
特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可能である。
【図１】
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【図２】
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【図３（ａ）】
0006685221.tif 000005
【図３（ｂ）】
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【図４】
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【図５】
0006685221.tif 000008
【図６（ａ）】
0006685221.tif 000009
【図６（ｂ）】
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【図７（ａ）】
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【図７（ｂ）】
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【図８（ａ）】
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【図８（ｂ）】
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【図９】
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