(57)【特許請求の範囲】
【請求項１】
周波数シフトキーイング（ＦＳＫ）復号化の方法であって、
受信したＦＳＫ符号化信号（ＦＳＫ信号）（１０１）及びシステムクロック（Ｓｙｓ＿ｃｌｋ）からパルス波形（Ｒ’Ｅｄｇｅ）を生成するステップと、
前記Ｒ’Ｅｄｇｅ及び前記Ｓｙｓ＿ｃｌｋから、前記ＦＳＫ信号の論理「０」レベルの周波数を枠にはめる第１のクロック及び第２のクロックと、前記ＦＳＫ信号の論理「１」レベルの周波数を枠にはめる第３のクロック及び第４のクロックとを含む、複数のクロックを生成するステップと、
前記複数のクロックから、論理「０」エンベロープと、論理「１」エンベロープと、前記論理「０」エンベロープよりも低い周波数エンベロープと、前記論理「１」エンベロープよりも高い周波数エンベロープとを含む、少なくとも４つの周波数エンベロープを生成するステップと、
前記Ｒ’Ｅｄｇｅを前記４つの周波数エンベロープと比較するステップと、
前記Ｒ’Ｅｄｇｅが前記論理「０」エンベロープと重複する場合は前記論理「０」、前記Ｒ’Ｅｄｇｅが前記論理「１」エンベロープと重複する場合は前記論理「１」、前記Ｒ’Ｅｄｇｅが前記論理「０」エンベロープ又は前記論理「１」エンベロープと重複しない場合は以前の出力状態である、復号された出力（１３０）を出力するステップと
を含む方法。
【請求項２】
前記Ｒ’Ｅｄｇｅを生成するステップの前に、前記ＦＳＫ信号（１０１）を信号調整するステップと、信号整形するステップとをさらに含む、請求項１に記載の方法。
【請求項３】
前記方法における全てのステップが、デジタル領域で実行される、請求項１に記載の方法。
【請求項４】
受信したＦＳＫ符号化信号（ＦＳＫ信号）（１０１）及びシステムクロック（Ｓｙｓ＿ｃｌｋ）からパルス波形（Ｒ’Ｅｄｇｅ）を生成するための立ち上がりエッジ検出器（ＲＥＤ）（１１０）と、
前記Ｒ’Ｅｄｇｅ及び前記Ｓｙｓ＿ｃｌｋから、前記ＦＳＫ信号の論理「０」レベルの周波数を枠にはめる第１のクロック及び第２のクロックと、前記ＦＳＫ信号の論理「１」レベルの周波数を枠にはめる第３のクロック及び第４のクロックとを含む、複数のクロックを生成するためのクロック生成器（１１５）と、
前記複数のクロックから、論理「０」エンベロープと、論理「１」エンベロープと、前記論理「０」エンベロープよりも低い周波数エンベロープと、前記論理「１」エンベロープよりも高い周波数エンベロープとを含む、少なくとも４つの周波数エンベロープを生成するためのエンベロープ生成器（１２０）と、
前記Ｒ’Ｅｄｇｅを前記４つの周波数エンベロープと比較し、復号された出力（１３０）を供給する比較器（１２５）であって、前記復号された出力は、前記Ｒ’Ｅｄｇｅが前記論理「０」エンベロープと重複する場合は前記論理「０」、前記Ｒ’Ｅｄｇｅが前記論理「１」エンベロープと重複する場合は前記論理「１」、前記Ｒ’Ｅｄｇｅが前記論理「０」エンベロープ又は前記論理「１」エンベロープと重複しない場合は以前の出力状態である、比較器（１２５）と
を備える、周波数シフトキーイング（ＦＳＫ）デコーダ（１００）。
【請求項５】
前記ＲＥＤが、前記ＦＳＫ信号（１０１）の立ち上がりエッジ毎に、前記Ｓｙｓ＿ｃｌｋのパルス幅を有する前記Ｒ’Ｅｄｇｅを出力する、請求項４に記載のＦＳＫデコーダ。
【請求項６】
前記Ｓｙｓ＿ｃｌｋが、前記エンベロープ生成器の入力及び前記比較器の入力に、さらに結合される、請求項４に記載のＦＳＫデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]開示される実施形態は、周波数シフトキーイング（Ｆｒｅｑｕｅｎｃｙ−ｓｈｉｆｔ  ｋｅｙｉｎｇ）（ＦＳＫ）復号化に関する。
【背景技術】
【０００２】
[0002]ＦＳＫは、搬送波の離散的周波数の変化によってデジタル情報が送信される、周波数変調方式である。最も単純なＦＳＫ方式は、バイナリＦＳＫ（ＢＦＳＫ）である。ＢＦＳＫは、バイナリ（０及び１）情報を送信するために一対の離散的周波数を使用する。本方式の場合、「１」は、通常マーク周波数と呼ばれ、「０」は、通常スペース周波数と呼ばれる。
【０００３】
[0003]ＦＳＫ符号化信号をＦＳＫ復号するための種々の周知の技法がある。最も一般的に使用されるＦＳＫ／トーン復号化技法は、アナログ領域では、位相ロックループ（ＰＬＬ）又は専用のトーンデコーダ、デジタル領域では、ＶＨＳＩＣハードウェア記述言語（ＶＨＤＬ）でのウィンドウ（ｗｉｎｄｏｗ）比較、あるいは低周波数用途のデジタル論理ベースの単純なデコーダを使用する。
【０００４】
[0004]ＦＳＫ復号化は通常、それぞれの周波数が広く離間され（たとえば、ハイウェイ・アドレサブル・リモート・トランスデューサ・プロトコル（Ｈｉｇｈｗａｙ  Ａｄｄｒｅｓｓａｂｌｅ  Ｒｅｍｏｔｅ  Ｔｒａｎｓｄｕｃｅｒ  Ｐｒｏｔｏｃｏｌ）（ＨＡＲＴ）では、１，２００Ｈｚ（８．３ｍｓ）〜２，２００Ｈｚ（４．５ｍｓ））、低ボーレートのとき、比較的容易である。しかし、それぞれの周波数が近接して位置づけられ、高ボーレートのとき、受信信号におけるノイズマージンがより高い通信用途のためのＦＳＫデコーダの設計は、特に複雑になる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
[0005]通常、一般に入手可能な専用のトーンデコーダ装置が存在し、それにより、概して上述の制約を有するＦＳＫ変調信号を復号できる。しかし、これらの専用のトーンデコーダ装置は、特定の周波数への同調、構成要素の経年変化や温度依存性の変動の影響の受けやすさを含むコスト及び設計の複雑さを増加させる。これらの専用のトーンデコーダ装置は本来、汎用であり、トーンの周波数のばらつき及びロック時間についての特定の要件は、典型的に一定のレベルを超えて変更／カスタマイズされ得ない。
【課題を解決するための手段】
【０００６】
[0006]本概要は、開示される概念の簡単な抜粋を紹介するために簡易化した形式で提供され、提供される図面を含めて発明を実施するための形態で、さらに後述される。本概要は、特許請求する主題の範囲を制限することを意図しない。
【０００７】
[0007]開示された実施形態は、周波数シフトキーイング（ＦＳＫ）に基づいた通信チャネル用の高速で高精度な復号化の、費用効果のある方法を提供する、デジタル領域でのエンベロープ（ｅｎｖｅｌｏｐ）比較を使用したＦＳＫ復号化を含む。そのような実施形態は、高精度だが費用効果のあるデジタル領域でのＦＳＫ復号化方法の必要性に取り組み、一般に処理溶液中（工場など）にあるなど、困難な（ノイズが多いなど）環境でのＦＳＫ通信用途向けに高信頼性の性能を提供する。
【０００８】
[0008]開示された実施形態は、受信したＦＳＫで符号化信号（ＦＳＫ信号）及びシステムクロック（Ｓｙｓ＿ｃｌｋ）からパルス波形（Ｒ’Ｅｄｇｅ）を生成することと、Ｒ’Ｅｄｇｅ及びＳｙｓ＿ｃｌｋから、ＦＳＫ信号の論理「０」レベル用の周波数を構成する第１のクロックと第２のクロック、並びにＦＳＫ信号の論理「１」レベル用の周波数を構成する第３のクロックと第４のクロックを含む、複数のクロックを生成することとを含む、ＦＳＫ復号化の方法を含む。論理「０」エンベロープと、論理「１」エンベロープと、論理「０」エンベロープよりも低い周波数エンベロープと、論理「１」エンベロープよりも高い周波数エンベロープとを含む、少なくとも４つの周波数エンベロープが、複数のクロックから生成される。Ｒ’Ｅｄｇｅは、４つのエンベロープと比較され、Ｒ’Ｅｄｇｅが論理「０」エンベロープと重複する場合は論理「０」、Ｒ’Ｅｄｇｅが論理「１」エンベロープと重複する場合は論理「１」、Ｒ’Ｅｄｇｅが論理「０」エンベロープ又は論理「１」エンベロープと重複しない場合は前の出力状態に、復号された出力が生成される。
【図面の簡単な説明】
【０００９】
【図１】[0009]一例の実施形態によるデジタル領域でのエンベロープ比較を使用した、例示のＦＳＫデコーダのブロック図である。
【図２】[0010]波形整形器から受信した整形されたＦＳＫ信号、及びシステムクロック、並びにそのＲ’Ｅｄｇｅパルス出力を含む、一例の立ち上がりエッジ検出器（ＲＥＤ）の波形図である。
【図３】[0011]一例の実施形態による例示のエンベロープ比較器の波形図である。
【発明を実施するための形態】
【００１０】
[0012]開示された実施形態は、添付図を参照して説明され、図中では同様の又は同等の構成要素を指示する符号が使用される。図は、正確な縮尺率ではなく、それらは、単にある開示された態様を示すために提供される。いくつかの開示された態様は、説明のために例示の適用例を参照して以下に説明される。多数の具体的な詳細、関係、及び方法は、開示された実施形態を完全に理解させるために明らかにされることを理解されたい。
【００１１】
[0013]しかしながら、本明細書で開示された主題は、１つ又は複数の具体的な詳細を伴わずに、又は他の方法と共に実施され得ることが、当業者には容易に理解されよう。他の事例では、一定の態様が不明瞭になることを避けるために、周知の構造又は動作は詳細に示されない。いくつかの動作は他の動作又は事象と異なる順序で、かつ／又は並行して起こり得るので、本開示は、図示される動作又は事象の順序によって制限されない。さらに、図示される動作又は事象は、本明細書で開示された実施形態による方法を実施するために全てが必要とされるわけではない。
【００１２】
[0014]また、本明細書において、「に結合される」又は「と結合する」（など）の用語がさらなる条件を伴わず使用されるとき、間接的又は直接的な電気接続のいずれかを示すことを意図する。したがって、第１の装置が第２の装置に「結合する」場合、その接続は、配線経路に寄生が存在するだけの直接的な電気接続を通して、又は他の装置及び接続を含む介在物を介する間接的な電気接続を通してなされ得る。間接的な接続のために、介在物は通常、信号の情報を変更しないが、電流レベル、電圧レベル、及び／又は電力レベルを調整し得る。
【００１３】
[0015]開示される実施形態は、費用効果があり高精度であり、より高いボーレート（たとえば、１，２００、２，４００、４，８００などの標準ボーレートから、特定の設計が支援可能な任意の上限、又は任意のカスタムボーレート値まで）で動作するＦＳＫに基づいた通信チャネルに特に適している、ＦＳＫ信号の復号化を提供する、デジタル領域でのエンベロープ比較を使用したＦＳＫ復号化を含む。開示されたエンベロープ比較は、論理「０」ビットレベル用のより低い周波数範囲及び論理「１」ビットレベル用のより高い周波数範囲を含む、複数の周波数範囲を使用して入ってくる（受信される）ＦＳＫ信号に適用される。
【００１４】
[0016]図１は、一例の実施形態によるデジタル領域でのエンベロープ比較を使用した、例示のＦＳＫデコーダ１００のブロック図である。シュミットトリガ及び信号調整ブロック（波形整形器１０５）が、受信したＦＳＫ変調信号（ＦＳＫ信号）１０１のフロントエンド信号調整及び信号整形を提供するために使用され得る。波形整形器１０５の信号調整器は、処理をより容易にするために、任意の異形信号をデジタル領域内の非負の矩形波（＞０Ｖ）に変換し、一方で波形整形器１０５のシュミットトリガは、ＦＳＫデコーダ１００への不要な雑音を回避するのに役立つ。
【００１５】
[0017]波形整形器１０５は、立ち上がりエッジ検出器ブロック（ＲＥＤ１１０）の入力に結合される整形された（脈動している）波形を出力する。一例の周知のエッジ検出回路は、Ｄ型（遅延）フリップフロップ及びインバータを備え得、インバータは、Ｄ型フリップフロップのＱ出力と、その非同期クリア入力（ＣＬＲ）との間に接続される。インバータの出力がフリップフロップのＣＬＲに接続されるので、Ｄ型フリップフロップのデータ入力によって受信される入力ＦＳＫ信号１０１が高くなるとき、Ｑ出力に短いパルスが生成される。
【００１６】
[0018]ＲＥＤ１１０は、入力ＦＳＫ信号１０１の「立ち上がりエッジ」毎に、１システムクロック（Ｓｙｓ＿ｃｌｋ）のパルス幅を有する、Ｒ’Ｅｄｇｅとして示されるパルスを出力する。図２は、波形整形器１０５から受信した整形されたＦＳＫ信号、及びシステムクロック、並びにＲ’Ｅｄｇｅパルス出力を含む一例のＲＥＤ１１０の波形を示す。
【００１７】
[0019]ＦＳＫ信号１０１の搬送波周波数は、例示としてのみであるが、約９５ｋＨｚでデッドバンド周波数は±１ｋＨｚと示されており、論理「０」レベルの場合９０ｋＨｚに変更され、論理「１」レベルの場合１００ｋＨｚに変更される。本例の設計に基づいて、約±５％の変動が、搬送波周波数では使用される。他の周波数レベル及び変動率も使用され得る。搬送波周波数の結果として生じるこれらの２つの周波数（９０ｋＨｚ及び１００ｋＨｚ）を用いて、少なくとも４つの異なるクロックが生成され、それらにより後述されるように比較で使用されることになる周波数限界が定義される。ＲＥＤ１１０からのＲ’Ｅｄｇｅパルス信号出力は、クロック生成器ブロック（クロック生成器１１５）へ、Ｓｙｓ＿ｃｌｋと共に入力される。それに応じて、クロック生成器１１５は、２つの高搬送波周波数として１０４ｋＨｚ、９６ｋＨｚ、並びに２つの低搬送波周波数として９４ｋＨｚ及び８６ｋＨｚとして示される４つの異なるクロックを生成する。クロック生成器１１５に入力されるＲＥＤ１１０によるＲ’Ｅｄｇｅパルス出力は、４つのクロック全てを入力ＦＳＫ信号１０１と同期させるように機能する。
【００１８】
[0020]これらの４つのクロック出力は、エンベロープ生成器ブロック（ＥＧ１２０）に送信される。ＥＧ１２０は一般に、入力信号の立ち上がりエッジから同一の入力信号のもう一つの立ち上がりエッジまで、基本的に入力信号周波数の周期全体を示す論理「１」を生成する任意の回路を備え得る。ＥＧ１２０は、４つの入力周波数と同等の４つの周波数エンベロープを生成する。ＥＧ１２０によって供給される４つの出力は、Ｒ’Ｅｄｇｅ信号と周波数を比較するために、比較器ブロック（比較器）１２５へＲ’Ｅｄｇｅパルスと共に送信されることが示される。図３は、エンベロープ比較器波形の例を示す。
【００１９】
[0021]比較器１２５は、Ｓｙｓ＿ｃｌｋに関して動作する。比較器１２５は、ＲＥＤ１１０によって供給されるＲ’ｅｄｇｅと、ＥＧ１２０によって供給される４つのエンベロープとの重複を比較し、復号された（又はベースバンド）出力１３０を供給する。論理「０」及び論理「１」を判定する周波数に制約された周波数範囲内のＲ’ｅｄｇｅパルスに反映された入力ＦＳＫの重複に基づいて、論理「０」又は「１」が、図３に示す比較器１２５の復号された出力１３０において生成される。重複が存在しない場合、そのときは復号された出力１３０は、前の状態に従う。この例では、ＲＥＤ１１０によるＲ’Ｅｄｇｅパルス周波数出力が、
８６ｋＨｚより低いとき、復号された出力１３０は、前の状態、
９４ｋＨｚより低く、８６ｋＨｚ以上のとき、復号された出力１３０は、論理「０」、
１０５ｋＨｚより低く、９６ｋＨｚ以上のとき、復号された出力１３０は、論理「１」、
１０５ｋＨｚより高いとき、復号された出力１３０は、前の状態、
９４ｋＨｚから９６ｋＨｚの間のとき、復号された出力１３０は、前の状態である。
【００２０】
[0022]ＦＳＫデコーダ１００などの開示されたＦＳＫデコーダは、ブロックのモジュール化、論理ブロックの結合又は分離、デバッグの軽減、さらに内部ステートマシン状態及び全てのパラメータを表示する、という観点でデジタル領域において設計することにより、全てのレベルでの柔軟性を提供する。パラメータは通常、デジタル領域の並列読出し／書込みレジスタの形式で実装され得、通常、たとえばＦＳＫデコーダの周波数設定、公差設定、周波数ウィンドウ選定、エラー処理、エラー測定が、プログラム可能である（たとえば、ソフトウェアを使用するプログラム可能なレジスタ、本（ハードウェア）を使用して）。この開示された手法の利点は、復号された出力１３０によって供給されるビットに反映される比較器１２５の判定が、パルス毎のレベルで修正可能であることである。雑音による復号された出力１３０のビットの偽性の切換えを回避するために、追加のフィルタリングが、ビットレベルでの実行で実施され得る。開示されたデジタル領域の手法により、比較器１２５は、受容可能な周波数を有するが本質的に偽性の信号を拒絶することができる。比較器１２５によって受信された際に、受容可能な／適切な周波数は通常、サンプル１つだけより多くのサンプルと整合的である必要があり、そうでなければ復号された出力１３０は、偽性の信号周波数により新規の状態に変更されずに、旧（前の）状態のままとなる。
【００２１】
[0023]開示されたＦＳＫ復号化は、ハードウェアで、又はハードウェア及びソフトウェアの適切な組合せで実行され得る。たとえば、開示されたＦＳＫ復号化は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）／構成可能論理ブロック（ＣＰＬＤ）を使用して、又は図１で示した、開示されたＦＳＫ復号化コードを格納する付随するメモリ１４１を有するプロセッサ１４０（たとえば、マイクロコントローラ、マイクロプロセッサ、又はデジタルシグナルプロセッサ（ＤＳＰ））によって実行されるデジタル回路を全て備え得る、ＲＥＤ１１０、クロック生成器１１５、エンベロープ生成器１２０、及び比較器１２５を使用して、実行され得る。
【００２２】
[0024]本明細書で使用されるように、例として、限定によらず、「ハードウェア」は、個別の構成要素、集積回路、特定用途向け集積回路、フィールドプログラマブルゲートアレイ、汎用プロセシング又はサーバプラットフォーム、あるいは他の適切なハードウェアを組み合わせたものを含み得る。本明細書で使用されるように、例として、それだけには限らないが、「ソフトウェア」は、１つ又は複数のオブジェクト、エージェント、スレッド、コードの行、サブルーチン、独立したソフトウェアアプリケーション、コード又は１つ又は複数のソフトウェアアプリケーション内あるいは１つ又は複数のプロセッサ上で動作する他の適切なソフトウェア構造の１つ又は複数行のコード、又は他の適切なソフトウェア構造を、含み得る。ある例示的な実施形態では、ソフトウェアは、オペレーティングシステムなどの汎用ソフトウェアアプリケーションで動作する１つ又は複数行のコード又は適切なソフトウェア構造、及び特定目的用ソフトウェアアプリケーションで動作する１つ又は複数行のコード又は適切なソフトウェア構造を含み得る。
【００２３】
[0025]ある一般に使用されるＦＳＫ信号は、バイナリＦＳＫであり、上述のように使用される。しかし、開示されたＦＳＫ復号化は、複数の周波数シフトキーイング（ＭＦＳＫ）などの他のＦＳＫ技法全てにさらに拡張され得る。ＭＦＳＫは、ＦＳＫの変形形態であり、２つより多くの周波数を使用する。ＭＦＳＫには、ＦＳＫと異なり４つより多くのエンベロープを生成するために使用される、４つより多くの基準周波数が存在する。エンベロープを組み合わせたものが、論理パターンを判定するために使用されことになる。たとえば、バイナリビットは、００＝Ｆ１、０１＝Ｆ２、１０＝Ｆ３、１１＝Ｆ４である。Ｆ１は、Ｆ１マイナスからＦ１プラスまでの周波数ウィンドウを有することになり、同様にＦ２は、Ｆ２マイナスからＦ２プラスまでの周波数ウィンドウを有することになる。Ｆ３、及びＦ４についても同様である。これらの基準周波数からの総数８のエンベロープが、比較器段での判定に使用されるために生成される。
【００２４】
[0026]開示されたＦＳＫ復号化の利点は、復号化全体が、位相ロックループ（ＰＬＬ）又は専用のトーンデコーダを必要とせずに、デジタル領域で全て実行し得ることを含む。高精度な復号化が実行され、通信チャネルでのパケットエラーレートを低減し得る。ＶＨＳＩＣハードウェア記述言語（ＶＨＤＬ）コーディング技法を使用することで、実績のある論理ブロックの容易なインスタント化が可能になり、デジタル領域で実装が比較的容易であるので、チャネル数の高拡張性（たとえば、１から６チャネル）が、費用へ顕著な追加をせずに提供され得る。本明細書で説明されるように利用される論理デバイスを実行するために使用される論理セルの費用は、複雑で高密度なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は複合プログラマブルロジックデバイス（ＣＰＬＤ）が顕著に改善されたことで、現在は実質的に高価でない。調整可能な周波数公差が使用され得て、プログラム可能であることで、過去からの／経年変化したデバイスをフィールドに適合させること、並びに製品検定時及び製造時に調整することが、デジタル領域では比較的容易である。
【００２５】
[0027]多様な開示された実施形態が、上で説明されたが、それらは、ほんの一例として、それだけに限らず、提示されたことを理解されたい。本明細書で開示された主題への多数の変更が、ＦＳＫ符号化ビットストリームに加えて他の符号化ビットストリームの復号化を含めて、本開示の技術概念又は範囲から逸脱することなしに本開示により実施され得る。加えて、具体的な特徴が、いくつかの実施態様のうちの１つのみに関して開示されたが、そのような特徴は、任意の所与の用途又は具体的な用途のために、所望され有利であり得る他の実施態様の１つ又は複数の他の特徴と組み合わされ得る。
【００２６】
[0028]当業者には理解されるように、本明細書で開示された主題は、システム、方法、又はコンピュータプログラム製品として具現化され得る。したがって、本開示は、本明細書で全て一般的に「回路」、「モジュール」、「システム」と呼ばれ得る、完全なハードウェア実施形態、完全なソフトウェア実施形態（ファームウェア、常駐ソフトウェア、マイクロコード、などを含める）、又はソフトウェア及びハードウェア態様を結合する実施形態の形式を選択し得る。さらに、本開示は、有形媒体内に収容されたコンピュータ使用可能プログラムコードを含む、任意の表現媒体内に収容されたコンピュータプログラム製品の形式を選択し得る。
【図１】
0006759329.tif 000002
【図２】
0006759329.tif 000003
【図３】
0006759329.tif 000004