(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に、電荷蓄積部を含む第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に導電膜を形成する工程、
（ｄ）前記導電膜を加工することで、前記導電膜からなる制御ゲート電極を形成し、前記第１絶縁膜の上面を前記導電膜から露出させる工程、
（ｅ）平面視において前記制御ゲート電極から露出する前記第１絶縁膜を除去することで、前記半導体基板の前記主面を前記第１絶縁膜から露出させる工程、
（ｆ）前記制御ゲート電極の横の前記半導体基板の前記主面に一対の第１ソース・ドレイン領域を形成することで、前記第１ソース・ドレイン領域、前記制御ゲート電極および前記第１絶縁膜を備えた不揮発性メモリセルを形成する工程、
を有し、
前記制御ゲート電極の底面と、前記第１絶縁膜の前記上面に接する前記制御ゲート電極の側壁とのなす角度は、９０度より大きく１８０度より小さく、
前記（ｄ）工程は、
（ｄ１）前記導電膜上にマスクパターンを形成する工程、
（ｄ２）前記マスクパターンから露出する前記導電膜に対して異方性エッチングを行うことで、エッチングされた前記導電膜の材料を含み、前記マスクパターンの直下の前記導電膜の側壁を覆う膜を形成しながら、前記導電膜をエッチングして前記第１絶縁膜の前記上面を露出させる工程、
（ｄ３）前記マスクパターンを用いてエッチングを行うことにより、前記膜から露出する前記導電膜の一部を除去し、これにより前記導電膜からなる前記制御ゲート電極を形成する工程、
を含む、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記制御ゲート電極の前記底面と、前記第１絶縁膜の前記上面の端部とは、前記制御ゲート電極のゲート長方向において互いに離間している、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
（ｅ１）前記（ｄ）工程の後、ドライ酸化を行うことで、前記制御ゲート電極の前記側壁を覆う第２絶縁膜を形成する工程をさらに有する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
（ａ１）前記（ａ）工程の後、第１領域の前記半導体基板の前記主面に不純物を導入することで、前記半導体基板の前記主面に半導体領域を形成する工程、
（ａ２）前記（ａ１）工程後、前記（ｅ１）工程の前に、前記半導体領域上に電界効果トランジスタを形成する工程、
をさらに有し、
前記（ｂ）工程では、前記第１領域とは異なる第２領域に前記第１絶縁膜を形成する、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１絶縁膜を形成し、前記半導体領域上に第３絶縁膜を形成し、
前記（ｃ）工程では、前記第１絶縁膜上から前記第３絶縁膜上に亘って前記導電膜を形成し、
前記（ａ２）工程は、
（ｄ４）前記第１領域の前記導電膜を加工することで、前記導電膜からなるゲート電極を形成する工程、
（ｆ１）前記ゲート電極の横の前記半導体基板の前記主面に、一対の第２ソース・ドレイン領域を形成することで、前記第２ソース・ドレイン領域および前記ゲート電極を含む電界効果トランジスタを形成する工程、
を含み、
前記（ｄ）工程で前記導電膜を加工するために異方性エッチングを行う時間は、前記（ｄ４）工程で前記導電膜を加工するために異方性エッチングを行う時間よりも短い、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１ソース・ドレイン領域のそれぞれの上に、酸化シリコン膜および窒化シリコン膜を順に形成することで、前記酸化シリコン膜および前記窒化シリコン膜を含む前記第１絶縁膜を形成し、
前記窒化シリコン膜は、前記電荷蓄積部を構成する、半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の主面上に形成され、電荷蓄積部を含む第１絶縁膜と、
前記第１絶縁膜の直上に形成された制御ゲート電極と、
前記制御ゲート電極の横の前記半導体基板の前記主面に形成された一対のソース・ドレイン領域と、
前記制御ゲート電極の第１側壁を覆う第２絶縁膜と、
を有し、
前記ソース・ドレイン領域、前記制御ゲート電極および前記第１絶縁膜は、不揮発性メモリセルを構成し、
前記第１側壁に形成された凹部が、前記第１絶縁膜の上面に接しており、
前記制御ゲート電極の底面と、前記第１絶縁膜の前記上面の端部とは、前記制御ゲート電極のゲート長方向において互いに離間し、
前記ゲート長方向において、前記第２絶縁膜と前記第１絶縁膜とが接する長さは、前記第１側壁を構成し、前記凹部上に位置する第４側壁に接する前記第２絶縁膜の前記ゲート長方向における長さよりも大きい、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１側壁のうち、前記第１絶縁膜の前記上面に接する第２側壁と、前記制御ゲート電極の前記底面とのなす第１角度は、０度より大きく９０度より小さい、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１側壁は、前記凹部の表面を構成する前記第２側壁と、前記凹部の前記表面を構成し、前記第２側壁上に位置する第３側壁と、前記凹部上に位置する前記第４側壁とを有し、
前記第３側壁と前記制御ゲート電極の前記底面とのなす第２角度は、９０度より大きく１８０度より小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。このような記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。
【０００３】
トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたシングルゲート型セルがある。
【０００４】
特許文献１（特開２００４−２８２０８３号公報）には、ゲート電極の下に、当該ゲート電極の側壁よりも外側に一部がはみ出したクサビ状のＯＮＯ（Oxide Nitride Oxide）膜を有するメモリセルを形成することが記載されている。
【０００５】
特許文献２（特表２００９−５０１４４９号公報）には、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Semiconductor）不揮発性メモリデバイスにおいて、基板上に順に形成されたトンネル層、トラップ層および電荷阻止層からなる積層膜上に、当該積層膜よりも幅が狭い制御ゲート電極を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２８２０８３号公報
【特許文献２】特表２００９−５０１４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体基板上にＯＮＯ膜を介して形成された制御ゲート電極を有するメモリセルでは、書換えストレスにより絶縁膜破壊が発生しやすく、半導体基板と制御ゲート電極との間での耐圧を向上することが求められている。そこで、ＯＮＯ膜および制御ゲート電極の形成後にウェット酸化を行うことにより、ＯＮＯ膜中の電荷蓄積膜の端部と制御ゲート電極の端部との間の絶縁膜の膜厚を大きくする方法、つまり、バーズビークを形成する方法が考えられる。しかし、この場合、制御ゲート電極と半導体基板との間の絶縁膜の膜厚が増大し、メモリセルの特性が悪化する問題が生じる。
【０００８】
また、当該ウェット酸化工程では、半導体基板が熱負荷を受けるため、半導体基板に混載された他の電界効果トランジスタまたは抵抗素子などの特性が変化する問題が生じる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置の製造方法は、半導体基板上にＯＮＯ膜を介して制御ゲート電極を形成する工程を有するものであって、制御ゲート電極の側壁のうち、ＯＮＯ膜の上面に接する部分が逆テーパーを有するものである。
【００１２】
他の実施の形態である半導体装置は、半導体基板上にＯＮＯ膜を介して形成された制御ゲート電極を有するＭＯＮＯＳメモリであって、制御ゲート電極の側壁はくびれを有し、制御ゲート電極の底面とＯＮＯ膜の上面の端部とが離間しているものである。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図４に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図８に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１１に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】実施の形態１の変形例１である半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】実施の形態１の変形例２である半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】実施の形態２である半導体装置の製造工程中の断面図である。
【図３４】実施の形態２である半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の断面図である。
【図３８】図３６に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【図４０】図３９に続く半導体装置の製造工程中の断面図である。
【図４１】図３９に続く半導体装置の製造工程中の断面図である。
【図４２】図４１に続く半導体装置の製造工程中の断面図である。
【図４３】図４２に続く半導体装置の製造工程中の断面図である。
【図４４】第１比較例である半導体装置の断面図である。
【図４５】第２比較例である半導体装置の断面図である。
【図４６】第３比較例である半導体装置の製造工程中の断面図である。
【図４７】図４６に続く半導体装置の製造工程中の断面図である。
【図４８】図４７に続く半導体装置の製造工程中の断面図である。
【図４９】図４８に続く半導体装置の製造工程中の断面図である。
【図５０】図４９に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）と、低耐圧トランジスタと、高耐圧トランジスタとを備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
【００１７】
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性およびキャリアの極性）は、ｎチャネル型のＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）を基本としたメモリセルの場合の動作を説明するためのものである。ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位およびキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１８】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図１７を用いて説明する。図１〜図１７は、本実施の形態の半導体装置の製造工程中の断面図である。図１〜図５、図９、図１１、図１２および図１５〜図１７においては、各図の左側から右側に向かって、順にメモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃの断面を示している。メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれは、半導体基板の主面に沿って並ぶ領域である。つまり、半導体基板の主面は、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを有している。
【００１９】
図６〜図８、図１０、図１３および図１４は、メモリセル領域１Ａを拡大して示す断面図である。ここでは、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを、周辺領域と呼ぶ場合がある。
【００２０】
以下の説明では、メモリセル領域１Ａに不揮発性メモリのメモリセルが、低耐圧トランジスタ領域１Ｂに低耐圧のＭＩＳＦＥＴが、高耐圧トランジスタ領域１Ｃに高耐圧のＭＩＳＦＥＴが、それぞれ形成される様子を示す。なお、以下では、不揮発性メモリのメモリセルを、単に不揮発性メモリセルと呼ぶ場合がある。
【００２１】
また、例えば低耐圧トランジスタ領域１Ｂまたは高耐圧トランジスタ領域１Ｃに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor）を形成することもできる。
【００２２】
半導体装置の製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウェハ）ＳＢを用意する。
【００２３】
続いて、半導体基板ＳＢの主面に複数の溝を形成し、当該溝の内側に酸化シリコン膜を埋め込むことにより、当該酸化シリコン膜からなる素子分離領域ＥＩを形成する。ここでは、素子分離領域ＥＩはＳＴＩ（Shallow Trench Isolation）構造を有しているが、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離領域ＥＩを形成してもよい。
【００２４】
素子分離領域ＥＩは、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれの領域間に形成されている。また、素子分離領域ＥＩは、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれの素子を形成する領域、つまり活性領域の周囲を平面視において囲むように形成されている。すなわち、素子分離領域ＥＩは活性領域のレイアウトを規定している。
【００２５】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃの半導体基板ＳＢの主面のそれぞれに、ｐ型の半導体領域であるウェルＰＷ２、ＰＷ３をそれぞれ形成する。ウェルＰＷ２、ＰＷ３は、ここではｐ型の不純物（例えばＢ（ホウ素））を半導体基板ＳＢの主面に比較的低い濃度で打ち込むことで形成する。ウェルＰＷ２、ＰＷ３のそれぞれの形成深さは、素子分離領域ＥＩよりも深い。ここではウェルＰＷ２、ＰＷ３のそれぞれを、フォトリソグラフィ技術を用いて別々のイオン注入工程により形成することで、異なる不純物濃度とする。
【００２６】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃの半導体基板ＳＢの主面のそれぞれに、ｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込むことで、ｐ型の不純物領域であるチャネル領域ＣＨ２、ＣＨ３をそれぞれ形成する。チャネル領域ＣＨ２、ＣＨ３のそれぞれの形成深さは素子分離領域ＥＩよりも浅く、チャネル領域ＣＨ２、ＣＨ３は半導体基板ＳＢの主面近傍にのみ形成される。
【００２７】
ここではチャネル領域ＣＨ２、ＣＨ３のそれぞれを、フォトリソグラフィ技術を用いて別々のイオン注入工程により形成することで、異なる不純物濃度とする。チャネル領域ＣＨ２、ＣＨ３は、半導体基板ＳＢの主面にｎ型不純物を打ち込んで形成した領域であるが、当該ｎ型不純物の濃度は低く、半導体基板ＳＢの上面のウェルＰＷ２、ＰＷ３のｐ型不純物の濃度が比較的高いため、チャネル領域ＣＨ２、ＣＨ３を構成する半導体領域の導電型はｐ型である。図１では、チャネル領域ＣＨ２、ＣＨ３のそれぞれの底部を破線で示している。
【００２８】
次に、図２に示すように、メモリセル領域１Ａおよび高耐圧トランジスタ領域１Ｃの半導体基板ＳＢ上に、比較的膜厚が大きい絶縁膜ＩＦ１を形成し、低耐圧トランジスタ領域１Ｂに、比較的膜厚が小さい絶縁膜ＩＦ２を形成する。高耐圧トランジスタ領域１Ｃの絶縁膜ＩＦ１は、後に形成する高耐圧トランジスタのゲート絶縁膜となる膜であるため、５〜１２Ｖ程度の耐圧性能を有する必要がある。したがって、絶縁膜ＩＦ１の膜厚は、１５〜２０ｎｍ程度必要である。ここでは、絶縁膜ＩＦ１の膜厚は例えば１６ｎｍである。絶縁膜ＩＦ２の膜厚は、絶縁膜ＩＦ１よりも小さい。
【００２９】
このように、２種類の異なる膜厚を有する絶縁膜ＩＦ１、ＩＦ２を作り分ける場合には、例えば、まず半導体基板ＳＢの主面全面上に絶縁膜ＩＦ１を形成した後、低耐圧トランジスタ領域１Ｂの絶縁膜ＩＦ１を除去し、続いて低耐圧トランジスタ領域１Ｂに絶縁膜ＩＦ２を形成すればよい。
【００３０】
絶縁膜ＩＦ１、ＩＦ２は、例えば酸化シリコン膜からなる。絶縁膜ＩＦ１は、例えば、ドライ酸化法、ウェット酸化法またはＩＳＳＧ（In-Situ Steam Generation）酸化法により形成することができる。また、絶縁膜ＩＦ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成してもよく、この場合、絶縁膜ＩＦ１は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜またはＨＴＯ（High-temperature silicon dioxide）膜からなる。また、絶縁膜ＩＦ１は、上記のいずれかの酸化法と、当該ＣＶＤ法とを組み合わせて形成してもよい。この場合、例えば、まず酸化法により５ｎｍの膜厚の絶縁膜を形成した後、その上にＣＶＤ法により１０ｎｍの膜厚の絶縁膜を堆積することで、それらの絶縁膜からなる積層構造を有する絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ２は、例えば熱酸化などを行うことで形成することができる。
【００３１】
次に、図３に示すように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて、ポリシリコン膜ＰＳ１を形成する。これにより、絶縁膜ＩＦ１、ＩＦ２のそれぞれの上面はポリシリコン膜ＰＳ１により覆われる。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリセル領域１Ａのポリシリコン膜ＰＳ１を除去することで、絶縁膜ＩＦ１の上面を露出させる。ポリシリコン膜ＰＳ１の膜厚は、例えば１５０ｎｍである。
【００３２】
ここでは、不純物を導入していないポリシリコン膜ＰＳ１を形成し、図９および図１０を用いて後述する工程の後、イオン注入法を用いて、ポリシリコン膜ＰＳ１中にｎ型の不純物（例えばＰ（リン））を打ち込む。ポリシリコン膜ＰＳ１は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶化して形成することもできる。
【００３３】
続いて、イオン注入法を用いて、メモリセル領域１Ａの半導体基板ＳＢの主面にｐ型の半導体領域であるウェルＰＷ１を形成する。ウェルＰＷ１は、ここではｐ型の不純物（例えばＢ（ホウ素））を半導体基板ＳＢの主面に比較的低い濃度で打ち込むことで形成する。ウェルＰＷ１のそれぞれの形成深さは、素子分離領域ＥＩよりも深い。
【００３４】
続いて、イオン注入法を用いて、メモリセル領域１Ａの半導体基板ＳＢの主面にｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込むことで、チャネル領域ＣＨ１を形成する。チャネル領域ＣＨ１の形成深さは素子分離領域ＥＩよりも浅く、チャネル領域ＣＨ１は半導体基板ＳＢの主面近傍にのみ形成される。図１では、チャネル領域ＣＨ１の底部を破線で示している。
【００３５】
次に、図４に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ１を除去し、これにより半導体基板ＳＢの主面を露出させる。続いて、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用の積層膜であるＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのポリシリコン膜ＰＳ１の側壁および上面とを覆っている。ＯＮＯ膜ＯＮの形成時には、半導体基板ＳＢに高い熱が加わる。
【００３６】
ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜（ボトム酸化膜）ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜（電荷蓄積部、電荷蓄積膜）ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜（トップ酸化膜）ＯＸ２との積層膜からなる。
【００３７】
酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法またはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。酸化シリコン膜ＯＸ１、ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５〜１５ｎｍ程度とすることができる。
【００３８】
続いて、ＯＮＯ膜ＯＮの上面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側壁および上面は、ポリシリコン膜ＰＳ２により覆われる。その後、イオン注入法を用いて、ポリシリコン膜ＰＳ２中にｎ型の不純物（例えばＰ（リン））を打ち込む。これにより、ポリシリコン膜ＰＳ２はｎ型の半導体膜となる。なお、ポリシリコン膜ＰＳ２は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶化して形成することもできる。ポリシリコン膜ＰＳ２の膜厚は、例えば１５０ｎｍである。
【００３９】
次に、図５に示すように、フォトリソグラフィ技術を用いてメモリセル領域１Ａにフォトレジスト膜ＰＲ１からなるパターンを形成した後、ドライエッチングを行うことで、ポリシリコン膜ＰＳ２の一部を除去する。これにより、ＯＮＯ膜ＯＮの上面を露出させる。当該加工工程では、フォトレジスト膜ＰＲ１をマスクとしてポリシリコン膜ＰＳ２を異方性エッチングすることにより、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのポリシリコン膜ＰＳ２は除去される。また、これにより、メモリセル領域１Ａには、ポリシリコン膜ＰＳ２からなる制御ゲート電極ＣＧが形成される。また、ポリシリコン膜ＰＳ１の側壁には、ＯＮＯ膜ＯＮを介して隣接するように、サイドウォール状のポリシリコン膜ＰＳ２が残る。
【００４０】
なお、フォトレジスト膜ＰＲ１からなるレジストパターンは、異方性エッチングのマスクとして用いられるマスクパターンである。当該異方性エッチングでは、当該マスクパターンから露出する領域のポリシリコン膜ＰＳ２を除去する。
【００４１】
ここでは、本実施の形態の特徴として、上記エッチングによるパターニングを行うことで、側壁にくびれ形状を有する制御ゲート電極ＣＧを形成する。以下に、図６〜図８を用いて、制御ゲート電極ＣＧの側壁にくびれ（凹部）を形成する方法について説明する。図６〜図８は、図５を用いて説明した工程を詳しく説明するために、メモリセル領域１Ａのポリシリコン膜ＰＳ２の近傍を拡大して示す断面図である。
【００４２】
まず、図４を用いて説明した工程の後、図６に示すように、フォトレジスト膜ＰＲ１からなるレジストパターンを、メモリセル領域１Ａに形成する。次に、フォトレジスト膜ＰＲ１をマスクとしてドライエッチングを行うことで、ポリシリコン膜ＰＳ２の膜厚の途中深さまでポリシリコン膜ＰＳ２を除去する。ここでは、フォトレジスト膜ＰＲ１の直下に位置するポリシリコン膜ＰＳ２であって、後に制御ゲート電極ＣＧとなるゲート用パターンＧＰの側壁を極力垂直に加工し、ポリシリコン膜ＰＳ２の膜厚の大部分を除去する。すなわち、当該エッチングは、図６〜図８を用いて説明する制御ゲート電極ＣＧの形成のためのエッチングのうち、メインのエッチングである。図６〜図８では、ウェルおよびチャネル領域の図示を省略している。
【００４３】
このメインエッチングでは、ＯＮＯ膜ＯＮを露出させないため、エッチングで用いるガスは、ＯＮＯ膜ＯＮの上面の酸化シリコンに対する選択比は必要ない。よって、当該ドライエッチングでは酸化シリコンに対して選択比が低い条件でエッチングを行う。つまり、例えばＳＦ６／ＣＨ３ガス系を用いた低圧条件でエッチングを行う。
【００４４】
エッチング工程中には、ポリシリコン膜ＰＳ２を除去した際に生じる残渣であるポリマーからなる比較的強固な保護膜ＰＦが、ゲート用パターンＧＰとゲート用パターンＧＰ上のフォトレジスト膜ＰＲ１とからなる積層パターンの側壁を覆うように形成される。つまり、保護膜ＰＦは、当該エッチングにより除去されたポリシリコン膜ＰＳ２の材料を含む膜である。当該エッチングでは、ゲート用パターンＧＰの側壁に保護膜ＰＦを形成しながらエッチングが進行する。
【００４５】
異方性エッチングであるドライエッチングであっても、エッチングに曝されたパターンの側壁はエッチングガスにより横方向に多少浸食される。したがって、ドライエッチングにより削り出されたパターンのうち、上部分は長い時間エッチングに曝されることで後退し、これにより、当該パターンの側壁は大きく傾き、パターンの断面形状が台形となることが考えられる。
【００４６】
しかし、ドライエッチングにより形成されたパターンの側壁は、形成後に上記ように保護膜ＰＦにより覆われるため、当該側壁はエッチングにより後退しない。これにより、異方性エッチングでは、削り出すパターンの側壁を、半導体基板ＳＢの主面に対して垂直に近い角度で形成することができる。ただし、図６に示すように、ポリシリコン膜ＰＳ２の側壁は、半導体基板ＳＢの主面に対して垂直な方向に沿って形成されるのではなく、例えば、制御ゲート電極ＣＧのもう一方の側壁側に少し傾いて形成される。すなわち、ゲート用パターンＧＰの直下の半導体基板ＳＢの主面と、当該側壁とのなす角度のうち、小さい方の角度は、９０度より小さい。言い換えれば、ゲート用パターンＧＰの側壁は、テーパーを有している。
【００４７】
本願でいうテーパーを有する形状とは、つまり、基板上に形成されたパターンが側壁と底面とを有し、当該底面が基板の主面に沿う場合に、当該側壁と当該底面とのなす角度のうち、最小の角度が０度より大きく９０度より小さいことを意味する。また、本願でいう逆テーパーを有する形状とは、つまり、当該側壁と当該底面とのなす角度が９０度より大きく１８０度より小さいことを意味する。
【００４８】
なお、ゲート用パターンＧＰの側壁のうち、メインエッチングの工程中にポリシリコン膜ＰＳ２から削り出された後、メインエッチングの終了時までの時間が比較的短い部分、つまり、ゲート用パターンＧＰの側壁のうちの下方の部分においては、当該側壁を覆う保護膜ＰＦの膜厚が比較的小さい。これは、当該側壁部分が削り出された後、当該側壁部分を覆うための上記ポリマーが削り出される時間が少ないためである。
【００４９】
また、本願でいう所定の面と他の面とのなす角度とは、所定の面と他の面との間の２つの角度のうち、小さい方の角度を指す。
【００５０】
次に、図７に示すように、さらにドライエッチングを行うことで、ポリシリコン膜ＰＳ２の膜厚の残りを除去し、ＯＮＯ膜ＯＮの上面を露出させる。すなわち、ソフトランディングと呼ばれるドライエッチングを行う。これにより、上述したゲート用パターンＧＰと、その下のポリシリコン膜ＰＳ２とを含む制御ゲート電極ＣＧを形成する。ＯＮＯ膜ＯＮのうち、上部の酸化シリコン膜ＯＸ２が除去されることを防ぐため、当該エッチングは酸化シリコンに対する選択比が大きい条件で行う。すなわち、例えばエッチングガスにはＨＢｒ／Ｃｌ２／Ｏ２ガス系のガスを用い、低圧条件でエッチングを行う。
【００５１】
ここでは、比較的長時間エッチングを行うことで、エッチング量を増大させる。ただし、当該エッチングは酸化シリコンに対して選択比があるエッチングなので酸化シリコン膜ＯＸ２は殆ど除去されない。制御ゲート電極ＣＧの側壁のうち、当該エッチングで一部が除去されるのは、図６を用いて説明したメインエッチングの工程で保護膜ＰＦに覆われていなかった領域に形成される側壁である。つまり、制御ゲート電極ＣＧの側壁のうち、メインエッチング後に行う当該ソフトランディングのエッチングで削り出された部分は大きくえぐられ、その後保護膜ＰＦに覆われる。すなわち、制御ゲート電極ＣＧの側壁のうち、下部の一部分には凹部が形成される。制御ゲート電極ＣＧの側壁であるくびれ（凹部）は、ＯＮＯ膜ＯＮの上面に接している。
【００５２】
本願でいう、側壁に形成されたくびれ、凹部とは、所定のパターン（例えば制御ゲート電極ＣＧ）の側壁が、窪んでいる形状を指す。当該パターンの一方の側壁が、隣り合う第１部分および第２部分を有し、第１部分が平坦な面であり、第２部分が凹部である場合、第２部分は第１部分よりも当該パターンの他方の側壁側に位置している。
【００５３】
制御ゲート電極ＣＧのゲート長方向における幅は、制御ゲート電極ＣＧの上面から底面に向かって徐々に広がり、所定の位置から下に上記凹部（くびれ部分）が形成されているため、当該幅一旦小さくなり、当該底面近傍において再び広くなっている。上記凹部とＯＮＯ膜ＯＮの上面との間は、離間していない。なお、本願でいうゲート長方向とは、電界効果トランジスタのチャネルにおいて電流が流れる方向、つまり、ソース領域とドレイン領域とを結ぶ方向を指す。図１〜図１７は、図１７に示すトランジスタＱ１、Ｑ２およびメモリセルＭＣのゲート長方向に沿う断面図である。
【００５４】
図７に示す制御ゲート電極ＣＧの側壁は、制御ゲート電極ＣＧの上面側から下面側に順に連なる第１側壁、第２側壁および第３側壁からなる。つまり、第１側壁の上端は制御ゲート電極ＣＧの上面に接しており、第１側壁の下端は第２側壁の上端と接している。また、第２側壁の下端は、第３側壁の上端に接し、第３側壁の下端はＯＮＯ膜ＯＮの上面に接している。
【００５５】
第１側壁は、上記凹部より上の位置の制御ゲート電極ＣＧの側壁である。第２側壁および第３側壁は、上記凹部の表面である。第２側壁は、上記凹部のうち、制御ゲート電極ＣＧのゲート長方向における幅が最も小さい箇所よりも上の制御ゲート電極ＣＧの側壁である。第３側壁は、上記凹部の表面のうち、第２側壁より下の制御ゲート電極ＣＧの側壁であって、制御ゲート電極ＣＧのゲート長方向における幅が最も小さい箇所よりも下の制御ゲート電極ＣＧの側壁である。
【００５６】
第１側壁と、制御ゲート電極ＣＧの直下の半導体基板ＳＢの主面とのなす第１角度は、９０度以下である。つまり、第１角度は直角または鋭角である。また、第２側壁と、制御ゲート電極ＣＧの直下の半導体基板ＳＢの主面とのなす第２角度は、９０度より大きい鈍角である。また、第３側壁と、制御ゲート電極ＣＧの直下の半導体基板ＳＢの主面とのなす第３角度は、９０度未満の鋭角である。また、第３側壁とＯＮＯ膜ＯＮの上面とが接する箇所における第３側壁とＯＮＯ膜ＯＮの上面とのなす角度は、第１角度より小さい。このように、側壁の下部にくびれを有する制御ゲート電極ＣＧは、その底面近傍においてゲート長方向に広がる裾部分を有している。
【００５７】
このようなくびれ形状を形成するため、当該ソフトランディングのエッチング工程では、制御ゲート電極ＣＧの側壁全体を、半導体基板ＳＢの主面に対して極力垂直に近い角度で平坦に形成する場合に比べて、長時間エッチングを行う。具体的には、例えばソフトランディングのエッチングを９５秒行う。このように過剰な時間エッチングを行うことにより、エッチング材料が、制御ゲート電極ＣＧの横のＯＮＯ膜ＯＮの上面近傍に溜まってくることにより、制御ゲート電極ＣＧの下部の側壁が削れやすくなる。したがって、上記くびれ形状が形成される。
【００５８】
次に、図８に示すように、さらにドライエッチングを行うことで、保護膜ＰＦを除去し、制御ゲート電極ＣＧの側壁全体を露出させる。すなわち、オーバーエッチングと呼ばれるドライエッチングを行う。ここでは、ＯＮＯ膜ＯＮのうち、上部の酸化シリコン膜ＯＸ２が除去されることを防ぐため、当該エッチングは酸化シリコンに対する選択比が大きい条件で行う。すなわち、例えばエッチングガスにはＨＢｒ／Ｏ２ガス系のガスを用い、高圧条件でエッチングを行う。
【００５９】
当該オーバーエッチングは制御ゲート電極ＣＧを構成するポリシリコン膜も除去され得るものであるが、制御ゲート電極ＣＧの側壁は全体がほぼ均等に保護膜ＰＦに覆われているため、図７を用いて説明した工程において形成した制御ゲート電極ＣＧの側壁が局所的に削られることはない。本実施の形態では、以上のように少なくとも３回のドライエッチング（メインエッチング、ソフトランディングのエッチングおよびオーバーエッチング）を行うことで、ポリシリコン膜ＰＳ２をパターニングし、これにより制御ゲート電極ＣＧを形成する。なお、上記ソフトランディングのエッチングおよびオーバーエッチングは、いずれも酸化シリコンに対して選択比の高い条件でエッチングを行う。
【００６０】
次に、図９および図１０に示すように、フォトレジスト膜ＰＲ１をマスクとしてドライエッチングを行うことにより、制御ゲート電極ＣＧおよびポリシリコン膜ＰＳ２から露出するＯＮＯ膜ＯＮを除去する。これにより、メモリセル領域１Ａの半導体基板ＳＢの主面、素子分離領域ＥＩの上面、並びに、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのポリシリコン膜ＰＳ１の上面が露出する。図１０には、図９に示す構造のうち、メモリセル領域１Ａの制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮを拡大して示す。
【００６１】
図１０に示すように、ＯＮＯ膜ＯＮの側壁と、ＯＮＯ膜ＯＮの直下の半導体基板ＳＢの主面とのなす角度は、９０度以下である。つまり、当該角度は直角または鋭角である。ここで、ＯＮＯ膜ＯＮの上面と側壁との境界である角部は、制御ゲート電極ＣＧの側壁の裾部分と接している。つまり、上記第３側壁と、ＯＮＯ膜ＯＮの側壁とは、互いの端部が接しており、連続している。言い換えれば、制御ゲート電極ＣＧの底面とＯＮＯ膜ＯＮの上面の端部との間の距離であって、ゲート長方向における距離は、０である。
【００６２】
次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ポリシリコン膜ＰＳ１中にｎ型の不純物（例えばＰ（リン））を打ち込む。これにより、ポリシリコン膜ＰＳ１はｎ型の半導体膜となる。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＰＳ１を加工し、これにより、絶縁膜ＩＦ１、ＩＦ２のそれぞれの上面を露出させる。また、当該加工を行うことで、低耐圧トランジスタ領域１Ｂには、ポリシリコン膜ＰＳ１からなるゲート電極Ｇ１を形成し、高耐圧トランジスタ領域１Ｃには、ポリシリコン膜ＰＳ１からなるゲート電極Ｇ２を形成する。ゲート電極Ｇ２は、ゲート電極Ｇ１よりもゲート長が大きい。
【００６３】
低耐圧トランジスタ領域１Ｂの絶縁膜ＩＦ２は、後に形成される低耐圧のトランジスタのゲート絶縁膜を構成する膜であり、高耐圧トランジスタ領域１Ｃの絶縁膜ＩＦ１は、後に形成される高耐圧のトランジスタのゲート絶縁膜を構成する膜である。
【００６４】
なお、ここでは、例えばメモリセル領域１Ａと低耐圧トランジスタ領域１Ｂとの境界近傍に形成されたサイドウォール状のポリシリコン膜ＰＳ２の側壁に、ＯＮＯ膜ＯＮを介してポリシリコン膜ＰＳ１のパターンを残す。当該ポリシリコン膜ＰＳ１、ＰＳ２は、いずれも素子分離領域ＥＩの直上に残るパターンであり、ゲート電極状の構造を有しているが、後に完成する半導体装置において回路を構成しない。また、ゲート電極Ｇ１、Ｇ２のそれぞれの側壁は、制御ゲート電極ＣＧのようなくびれ形状を有さず、平坦である。
【００６５】
次に、図１２に示すように、ドライ酸化法を用いて、制御ゲート電極ＣＧ、ポリシリコン膜ＰＳ１、ＰＳ２、ゲート電極Ｇ１およびＧ２のそれぞれの露出する表面を酸化する。これにより、制御ゲート電極ＣＧ、ポリシリコン膜ＰＳ１、ＰＳ２、ゲート電極Ｇ１およびＧ２のそれぞれの側壁および上面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３の膜厚は、例えば２〜３ｎｍである。絶縁膜ＩＦ３は、例えば酸化シリコン膜からなる。また、メモリセル領域１Ａにおいて露出している半導体基板ＳＢの主面にも絶縁膜ＩＦ３が形成される。
【００６６】
酸化法は、プラズマ酸化法と熱酸化法とに大別することができ、熱酸化法は、ウェット酸化法と、上記酸化工程で行うドライ酸化法とに分けられる。プラズマ酸化法（ラジカル酸化法）には、例えばＩＳＳＧ酸化法があり、ＩＳＳＧ酸化法はＯ２（酸素）ラジカルを用いて行う酸化法である。ウェット酸化法は、Ｈ２Ｏ（水）または酸素を含む水溶液を用いて酸化を行う酸化法である。ドライ酸化法は、Ｏ２（酸素）ガスを用いておこなう酸化法である。熱酸化法は、ウェット酸化法およびドライ酸化法のいずれにおいても、半導体基板ＳＢに対して熱を加える必要がある。また、対象の半導体材料などを酸化させる性能は、プラズマ酸化法、ウェット酸化法およびドライ酸化法の順に低くなる。つまり、上記酸化法のうち、プラズマ酸化法は最も酸化の効力が大きく、ドライ酸化法は最も酸化の効力が小さい。
【００６７】
ここで行う酸化工程について、図１３および図１４を用いて具体的に説明する。図１３および図１４は、メモリセル領域１Ａの制御ゲート電極ＣＧの一方の側壁の下部のくびれ部分の近傍を拡大して示す断面図である。図１３では、制御ゲート電極ＣＧが表面側から徐々に酸化される方向を矢印で示している。また、図１３では、酸化後の制御ゲート電極ＣＧの側壁と、絶縁膜ＩＦ３（図１２および図１４参照）との境界を破線で示している。なお、図１４では、半導体基板ＳＢの主面に接して形成された絶縁膜ＩＦ３の図示を省略している。図１３および図１４では、チャネル領域およびウェルの図示を省略している。
【００６８】
ドライ酸化法は軽度の酸化が可能な酸化法である。したがって、図１３および図１４に示すように、制御ゲート電極ＣＧはその露出する表面のみが酸化され、制御ゲート電極ＣＧの側壁から離れた位置の制御ゲート電極ＣＧの底面は酸化されない。当該酸化工程では、制御ゲート電極ＣＧの側壁は、ほぼ均一な厚さで酸化する。つまり、当該側壁の表面に対して垂直な方向に、略一定の深さの範囲にあるシリコンが酸素と反応して、酸化シリコン膜からなる絶縁膜ＩＦ３となる。図１４に示すように、絶縁膜ＩＦ３が形成された後であっても、制御ゲート電極ＣＧの側壁であるくびれ（凹部）は、ＯＮＯ膜ＯＮの上面に接している。
【００６９】
この酸化処理では、ドライ酸化法の一種であるＲＴＯ（rapid thermal oxidation）を行う。ここでは、酸化処理を行う前にプレドライ処理（乾燥工程）を３０秒間、６５０度で行い、その後、Ｏ２ガスを２５ｓｌｍ供給しながら急速酸化処理を８００度で行う。
【００７０】
このとき、制御ゲート電極ＣＧの第３側壁、つまり裾部分の側壁は、ＯＮＯ膜ＯＮの上面に対して鋭角な角度を有しているため、第３側壁はＯＮＯ膜ＯＮの上面側に向かって酸化される。よって、第３側壁が酸化されることにより形成された絶縁膜ＩＦ３の一部は、ＯＮＯ膜ＯＮの上面に達する。すなわち、第３側壁を含む裾部分は、制御ゲート電極ＣＧのうち、膜厚が小さい部分であるため、当該ドライ酸化により酸化されることで、ゲート長方向において大きく酸化される。つまり、ＯＮＯ膜ＯＮと制御ゲート電極ＣＧの接点よりも上側の第３側壁が酸化されることで、制御ゲート電極ＣＧの底面の一部が酸化される。
【００７１】
よって、制御ゲート電極ＣＧの一方の側壁側において、ＯＮＯ膜ＯＮの上面と接する絶縁膜ＩＦ３のゲート長方向の長さＬ１は、制御ゲート電極ＣＧの表面が、当該表面に対して垂直な方向に酸化される距離、つまり、絶縁膜ＩＦ３の膜厚よりも大きい。また、制御ゲート電極ＣＧの一方の側壁側において、ＯＮＯ膜ＯＮの上面と接する絶縁膜ＩＦ３のゲート長方向の長さＬ１は、例えば第１側壁が酸化されて形成された絶縁膜ＩＦ３のゲート長方向の長さＬ３ａよりも大きい。これは、ＯＮＯ膜ＯＮの上面および半導体基板ＳＢの主面に対して直角な垂直方向に対する第３側壁の傾斜が、当該垂直方向に対する第１側壁の傾斜より大きいためである。言い換えれば、ＯＮＯ膜ＯＮの上面および半導体基板ＳＢの主面に対し、第３側壁は、第１側壁より鋭角な方向に延在しているためである。
【００７２】
当該酸化工程により制御ゲート電極ＣＧの側壁は、制御ゲート電極ＣＧの中心側に後退するため、ＯＮＯ膜ＯＮの上面に接する制御ゲート電極ＣＧの端部は、長さＬ１の大きさの分、ＯＮＯ膜ＯＮの上面の端部から離間する。すなわち、ＯＮＯ膜ＯＮの端部は、ゲート長方向における制御ゲート電極ＣＧの外側に向かって、制御ゲート電極ＣＧの底面の端部よりも大きく突出する。
【００７３】
次に、図１５に示すように、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの側壁を覆う薄い絶縁膜からなるオフセットスペーサ（図示しない）を形成する。その後、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれの半導体基板ＳＢの主面にｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込むことにより、ｎ−型の半導体領域であるエクステンション領域ＥＸを形成する。
【００７４】
メモリセル領域１Ａでは、制御ゲート電極を挟むように、半導体基板ＳＢの主面に一対のエクステンション領域ＥＸが形成される。低耐圧トランジスタ領域１Ｂでは、ゲート電極Ｇ１を挟むように、半導体基板ＳＢの主面に一対のエクステンション領域ＥＸが形成される。高耐圧トランジスタ領域１Ｃでは、ゲート電極Ｇ２を挟むように、半導体基板ＳＢの主面に一対のエクステンション領域ＥＸが形成される。
【００７５】
なお、各領域のエクステンション領域ＥＸのそれぞれは、別々のイオン注入工程において、異なる注入条件でのイオン注入により形成してもよい。つまり、各領域に形成する素子の特性に合わせて、別々の濃度または形成深さを有する各種のエクステンション領域ＥＸを形成してもよい。
【００７６】
続いて、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの両側の側壁を覆うサイドウォールＳＷを形成する。サイドウォールＳＷは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面、絶縁膜ＩＦ１およびＩＦ２のそれぞれの上面を露出させることにより、自己整合的に形成することができる。なお、図では、メモリセル領域１Ａの半導体基板ＳＢの主面に接して形成された絶縁膜ＩＦ３の一部であって、サイドウォールＳＷの直下の絶縁膜ＩＦ３については、サイドウォールＳＷの一部となっているものとして、その図示を省略している。
【００７７】
続いて、複数のｎ＋型半導体領域（不純物拡散領域）である拡散層ＤＦを、イオン注入法などを用いてメモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃに形成する。すなわち、ここでは、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２、およびサイドウォールＳＷなどをマスクとして用いて、半導体基板ＳＢの主面にイオン注入法で導入する。これにより、ｎ＋型半導体領域である拡散層ＤＦを複数形成する。拡散層ＤＦは、エクステンション領域ＥＸよりも不純物濃度が高く、かつ接合深さ（形成深さ）が深い。なお、拡散層ＤＦをエクステンション領域ＥＸよりも浅い接合深さで形成してもよい。
【００７８】
これにより、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃにおいて、ｎ−型半導体領域であるエクステンション領域ＥＸと、エクステンション領域ＥＸよりも不純物濃度が高いｎ＋型半導体領域である拡散層ＤＦとからなり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域が形成される。各領域の拡散層ＤＦは、１回のイオン注入工程で形成することもできるが、それぞれの領域の拡散層ＤＦを異なるイオン注入工程で形成し、それらの拡散層ＤＦを別々の不純物濃度または別々の深さで形成してもよい。
【００７９】
続いて、ソース・ドレイン領域用の半導体領域（エクステンション領域ＥＸおよび拡散層ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００８０】
メモリセル領域１Ａに形成されたエクステンション領域ＥＸおよび拡散層ＤＦを含むソース・ドレイン領域と、制御ゲート電極ＣＧとは、電界効果トランジスタを構成し、当該ソース・ドレイン領域と、制御ゲート電極ＣＧと、窒化シリコン膜ＮＴからなる電荷蓄積部とは、メモリセルＭＣを構成する。また、低耐圧トランジスタ領域１Ｂに形成されたソース・ドレイン領域と、ゲート電極Ｇ１とは、低耐圧の電界効果トランジスタ（トランジスタＱ１）を構成する。また、高耐圧トランジスタ領域１Ｃに形成されたソース・ドレイン領域と、ゲート電極Ｇ２とは、高耐圧の電界効果トランジスタ（トランジスタＱ２）を構成する。トランジスタＱ２は、トランジスタＱ１よりも高い電圧で駆動する。
【００８１】
次に、図１６に示すように、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【００８２】
すなわち、まず、例えばＣＶＤ法により半導体基板ＳＢの主面上にＴＥＯＳ膜（図示しない）を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、シリサイド層Ｓ１を形成する領域の当該ＴＥＯＳ膜を除去する。つまり、シリサイド層Ｓ１を形成しない領域は、ＴＥＯＳ膜により覆われたままである。このＴＥＯＳ膜の除去工程により、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上面上の絶縁膜ＩＦ３は除去される。また、当該除去工程により、半導体基板ＳＢの主面に接し、サイドウォールＳＷから露出する絶縁膜ＩＦ３は除去される。
【００８３】
また、当該除去工程により、低耐圧トランジスタ領域１Ｂにおいてゲート電極Ｇ１から露出する絶縁膜ＩＦ２と、高耐圧トランジスタ領域１Ｃにおいてゲート電極Ｇ２から露出する絶縁膜ＩＦ１とを除去する。ゲート電極Ｇ１の直下の絶縁膜ＩＦ２は、トランジスタＱ１のゲート絶縁膜として機能する。ゲート電極Ｇ２の直下の絶縁膜ＩＦ１は、トランジスタＱ２のゲート絶縁膜として機能する。
【００８４】
これにより、制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２、並びに、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのソース・ドレイン領域のそれぞれの上面が露出する。続いて、半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１形成用の金属膜を形成（堆積）する。当該金属膜、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。なお、図１６および以下の説明に用いる図１７において、サイドウォールＳＷの直下の絶縁膜ＩＦ１、ＩＦ２は、サイドウォールＳＷに含まれているものとして、その図示を省略している。
【００８５】
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２および複数の拡散層ＤＦの各表層部分であって、露出している部分のシリコンを、当該金属膜と反応させる。これにより、制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２および複数の拡散層ＤＦのそれぞれの上部にシリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去する。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。
【００８６】
続いて、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、サイドウォールＳＷ、上部電極ＵＥ、ゲート電極Ｇ１およびダミーゲート電極ＤＧを覆うように、エッチングストッパ膜であるライナー絶縁膜（図示しない）と、層間絶縁膜ＩＬ１とを順に形成する。ライナー絶縁膜は、例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば、制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮからなる積層膜の膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
【００８７】
その後、層間絶縁膜ＩＬ１の上面を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。
【００８８】
次に、図１７に示すように、複数のコンタクトプラグＣＰ、層間絶縁膜ＩＬ２および複数の配線Ｍ１を形成する。ここではまず、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１およびライナー絶縁膜（図示しない）を開口する。これにより、層間絶縁膜ＩＬ１およびライナー絶縁膜を貫通するコンタクトホール（開口部、貫通孔）を複数形成する。各コンタクトホールの底部では、制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２および拡散層ＤＦのそれぞれの表面上のシリサイド層Ｓ１が露出する。なお、図１７では拡散層ＤＦの上面の直上のコンタクトホールのみを図示しており、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの直上のコンタクトホールは、図示していない領域に開口されている。
【００８９】
続いて、各コンタクトホール内に、接続用の導電体として、主に例えばタングステン（Ｗ）からなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。
【００９０】
なお、図面の簡略化のために、図１７では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２および拡散層ＤＦのそれぞれには、シリサイド層Ｓ１を介してコンタクトプラグＣＰが電気的に接続されている。
【００９１】
また、図１７の断面図においては、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの直上のコンタクトプラグＣＰを図示していない。つまり、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれのそれぞれに対しては、図示していない領域においてコンタクトプラグＣＰが接続されている。コンタクトプラグＣＰの上面と、層間絶縁膜ＩＬ１の上面とは、同一面において平坦化されている。
【００９２】
続いて、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ１上に、第１層目の配線Ｍ１を含む第１配線層を形成する。配線Ｍ１は、いわゆるシングルダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２を貫通する第１層目の配線Ｍ１とを有する。配線Ｍ１の底面は、コンタクトプラグＣＰの上面に接続される。その後の工程の図示は省略するが、第１配線層上に、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。
【００９３】
以上のようにして、本実施の形態の半導体装置が製造される。
【００９４】
本実施の形態のメモリセルＭＣは、書込み・消去動作には高電圧を用いるものであり、その電源発生回路では、昇圧などのために高耐圧のトランジスタＱ２を必要とする。また、半導体チップの主面において、メモリセルＭＣはアレイ状に並んで複数形成されており、メモリセルアレイのうちから書込み、消去または読出しの動作を行う特定のメモリセルＭＣを選択するための回路などに低耐圧のトランジスタＱ１が用いられる。メモリセルＭＣは、ＯＮＯ膜ＯＮ上に１つの制御ゲート電極ＣＧを有する、いわゆるシングルゲート型のＭＯＮＯＳメモリである。
【００９５】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について説明する。不揮発性メモリセルであるメモリセルＭＣの動作としては、書込み、消去および読出しがある。ここでは、書込みおよび消去の動作においてＦＮ方式を用いる。本実施の形態では、ＯＮＯ膜中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込み」、電子の抜き出しを「消去」と定義する。
【００９６】
書込み動作では、例えば、図１７に示す半導体基板ＳＢおよびソース・ドレイン領域のそれぞれに０Ｖを印加し、制御ゲート電極ＣＧに１３．５Ｖ程度の高い電圧を印加する。これにより、半導体基板ＳＢ中から、電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行う。この際、電子は半導体基板ＳＢの主面からＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜（ボトム酸化膜）ＯＸ１をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリセルＭＣを構成するトランジスタのしきい値電圧が上昇する。すなわち、メモリセルＭＣは書込み状態となる。
【００９７】
ＦＮ方式の消去では、書込み動作とは反対に、半導体基板ＳＢおよびソース・ドレイン領域のそれぞれに高い電圧を印加し、制御ゲート電極ＣＧに０Ｖの電圧を印加する。これにより、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴから、電子をトンネリングさせて半導体基板ＳＢ中に注入することで書込みを行う。その結果、メモリセルＭＣを構成するトランジスタのしきい値電圧が低下する。すなわち、メモリセルＭＣは消去状態となる。
【００９８】
読出し動作では、制御ゲート電極ＣＧに印加する電圧Ｖｍｇを、書込み状態におけるトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。ここでは、例えば、半導体基板ＳＢおよびソース領域に０Ｖを印加し、ドレイン領域および制御ゲート電極ＣＧのそれぞれに例えば１．５Ｖを印加する。窒化シリコン膜ＮＴに電荷が蓄積されている書込み状態ではしきい値電圧が高くなっているため、トランジスタはオンしない。対して、窒化シリコン膜ＮＴから電荷が引き抜かれた消去状態ではしきい値電圧が低くなっているため、トランジスタはオンする。このようにトランジスタの動作の違いによって、メモリセルＭＣの情報を読出すことができる。
【００９９】
＜本実施の形態の効果について＞
本実施の形態は、シングルゲート型のＭＯＮＯＳメモリを有する半導体装置に係るものである。以下では、図４４〜図５０を用いて比較例の半導体装置の問題点を説明し、本実施の形態の効果について説明する。図４４は、第１比較例である半導体装置の断面図であり、図４５は、第２比較例である半導体装置の断面図であり、図４６〜図５０は、第３比較例である半導体装置の製造工程中の断面図である。図４４、図４５は、いずれもメモリセル領域のシングルゲート型のＭＯＮＯＳメモリのメモリセルを示すものであり、図４６〜図５０は、シングルゲート型のＭＯＮＯＳメモリの制御ゲート電極の製造工程中の拡大断面を示すものである。
【０１００】
シングルゲート型のＭＯＮＯＳメモリは、メモリセルの書換え動作（書込み動作および消去動作）において高い電圧が印加される不揮発性メモリであり、半導体基板と、半導体基板の主面上にＯＮＯ膜を介して形成された制御ゲート電極との間には、書換え動作において大きい電位差が生じる。したがって、半導体基板と制御ゲート電極との相互間において、高い耐圧性能が要求される。
【０１０１】
ここで、図４４に第１比較例のメモリセルＭＣ１を示す。メモリセルＭＣ１は、ソース・ドレイン領域を含む半導体基板ＳＢの主面上にＯＮＯ膜ＯＮを介して制御ゲート電極ＣＧを有するシングルゲート型のＭＯＮＯＳメモリである。ここで、第１比較例では、制御ゲート電極ＣＧのゲート長方向において、制御ゲート電極ＣＧの端部がＯＮＯ膜ＯＮの端部よりも外側に張り出している。すなわち、制御ゲート電極ＣＧの端部と、その直下の半導体基板ＳＢとの間に、ＯＮＯ膜ＯＮが介在していない領域がある。
【０１０２】
この場合、メモリセルＭＣ１の書換えストレスにより、半導体基板ＳＢと制御ゲート電極ＣＧとの間で絶縁破壊が発生しやすい。このため、半導体装置の信頼性が低下する問題がある。このような問題は、半導体装置が微細化し、例えばＯＮＯ膜ＯＮが薄膜化した場合などに、より顕著となる。
【０１０３】
これに対し、図４５に第２比較例として示すように、メモリセルＭＣ２の制御ゲート電極ＣＧの表面の一部を酸化させることで、上記絶縁破壊の発生を防ぐことが考えられる。すなわち、半導体基板ＳＢ上にＯＮＯ膜ＯＮを介して制御ゲート電極ＣＧを形成した後、ウェット酸化法により制御ゲート電極ＣＧの表面を酸化させる。これにより、制御ゲート電極ＣＧの上面、側壁と、制御ゲート電極ＣＧの底面の一部を覆う絶縁膜ＩＦ６が形成される。この酸化処理により、絶縁膜ＩＦ６の一部であって、ゲート長方向における制御ゲート電極ＣＧの端部の底面を覆うバーズビーク部ＢＢが形成される。
【０１０４】
バーズビーク部ＢＢは、制御ゲート電極ＣＧの側壁側から制御ゲート電極ＣＧの中央側に近付くにつれて膜厚が小さくなる酸化シリコン膜であり、ゲート長方向に沿う断面においてくさび状の形を有している。バーズビーク部ＢＢを形成することにより、制御ゲート電極ＣＧの底面の角部は丸みを帯び、半導体基板ＳＢの主面から離間するため、上記絶縁破壊の発生を防ぐことができる。このようなバーズビーク部ＢＢが形成されるのは、ウェット酸化法が、比較的酸化能力が高い酸化法だからである。
【０１０５】
この酸化工程は、メモリセルＭＣ２と共に半導体基板ＳＢ上に形成する高耐圧トランジスタのゲート絶縁膜の形成工程である酸化工程と同時に行うことが考えられる。つまり、制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮからなる積層パターンを形成した後に高耐圧トランジスタ用のゲート絶縁膜を半導体基板ＳＢの主面上に形成する場合には、当該ゲート絶縁膜を形成するために行うウェット酸化処理により、制御ゲート電極ＣＧの表面を酸化して絶縁膜ＩＦ６を形成する。
【０１０６】
しかし、ウェット酸化法により、制御ゲート電極ＣＧの底面の両端にバーズビーク部ＢＢが形成されると、制御ゲート電極ＣＧの底面の一部と半導体基板ＳＢの主面との距離が増大する。言い換えれば、制御ゲート電極ＣＧの下の一部のゲート絶縁膜の膜厚が増大する。これは、制御ゲート電極ＣＧの実効的なゲート長が縮小することを意味する。つまり、制御ゲート電極ＣＧに電圧を印加した際にチャネル領域に反転層が形成されにくくなり、メモリセルＭＣ２を動作させることが困難となる。このため、メモリセルＭＣ２を構成するトランジスタの駆動性能が低下する。よって、メモリセルＭＣ２を動作させるためには、より大きい電圧を制御ゲート電極ＣＧなどに印加する必要があるため、省電力化が困難となり、素子のさらなる高耐圧化が必要となる。
【０１０７】
したがって、図４５を用いて説明したような酸化量が大きい酸化法で、制御ゲート電極ＣＧに対し酸化処理を行うことは望ましくない。このような問題は、半導体装置の微細化が進むことで、より顕著となる。半導体装置の微細化に伴って各ゲート電極のパターンが縮小すれば、ウェット酸化法により形成されたバーズビーク部ＢＢの幅がゲート長において締める割合が増大し、メモリセルＭＣ２の駆動性能が大きく低下するためである。
【０１０８】
なお、制御ゲート電極ＣＧの表面を酸化する方法として、ウェット酸化法ではなくプラズマ酸化法を用いることも考えられるが、プラズマ酸化法はウェット酸化法よりも酸化能力が高いため、ラジカル酸化を行えばＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴの端部も酸化する。すなわち、酸化シリコン膜よりも絶縁性能が高い窒化シリコン膜ＮＴの端部が、ゲート長方向において制御ゲート電極ＣＧの側壁よりも後退し、図４４に示す構造と同様の形状となる。よって、窒化シリコン膜ＮＴの端部が酸化すれば制御ゲート電極ＣＧの下の絶縁性能が低下するため、制御ゲート電極ＣＧの側壁を酸化するためにプラズマ酸化法を用いることは不適切である。
【０１０９】
これに対し、本実施の形態では、図２に示すように、高耐圧トランジスタ用のゲート絶縁膜となる絶縁膜ＩＦ１を形成した後に、図５に示すように制御ゲート電極ＣＧを形成している。これにより、制御ゲート電極ＣＧの表面が、絶縁膜ＩＦ１の形成時の酸化処理により酸化されることを防ぐことができるため、バーズビーク部ＢＢの形成に起因するメモリセルＭＣ（図１７参照）の特性変動（駆動性の低下など）を防ぐことができる。
【０１１０】
また、図５を用いて説明した工程の後に、制御ゲート電極ＣＧが露出している状態でウェット酸化処理を行っても、図４５を用いて説明した比較例と同様の問題が生じる。そこで本実施の形態では、制御ゲート電極ＣＧを形成した後、少なくとも層間絶縁膜ＩＬ１（図１６参照）により制御ゲート電極ＣＧを覆うまで、ウェット酸化処理を行っていない。また、制御ゲート電極ＣＧをドライエッチングで形成した際、制御ゲート電極ＣＧの側壁がダメージを受けることが考えられ、このダメージを除去するために、図１２を用いて説明した工程で制御ゲート電極ＣＧの表面を酸化しているが、当該酸化工程では、ウェット酸化法よりも酸化能力が低いドライ酸化法を用いている。ドライ酸化法であれば、バーズビーク部ＢＢが形成されることを防ぐことができる。よって、バーズビーク部ＢＢの形成に起因するメモリセルＭＣの特性変動を防ぐことができる。
【０１１１】
また、ウェット酸化法は、ドライ酸化法などに比べて酸化処理時に生じる熱量が大きい酸化法である。このため、図１２を用いて説明した工程で制御ゲート電極ＣＧの表面を酸化する際にウェット酸化処理を行うと、その際に形成済みのウェルまたはチャネル領域などのそれぞれが含有する不純物が大きく拡散し、その後形成されるトランジスタの特性が変動する問題が生じる。
【０１１２】
これに対し、本実施の形態では、図１２を用いて説明した酸化処理において、ウェット酸化法よりも熱負荷が小さいドライ酸化法を用いている。よって、当該酸化処理の際に形成済みのウェルＰＷ１〜ＰＷ３、チャネル領域ＣＨ１〜ＣＨ３、制御ゲート電極ＣＧ、および、後にゲート電極となるポリシリコン膜ＰＳ１などの中の不純物が拡散することを防ぐことができる。つまり、後に形成される各種のトランジスタの特性が変動することを防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
【０１１３】
本発明者らは、図４４を用いて説明した絶縁破壊を防ぐ方法として、ゲート長方向において、ＯＮＯ膜ＯＮの幅を制御ゲート電極ＣＧの幅よりも大きくすることを検討した。ここで、発明者らが検討した第３比較例の半導体装置の製造方法を、図４６〜図５０を用いて説明する。第３比較例の製造工程は、基板の主面に対してほぼ垂直に形成された平坦な側壁を有する制御ゲート電極に対して、ドライ酸化法により酸化処理を行うことで、制御ゲート電極の側壁を後退させるものである。
【０１１４】
すなわち、第３比較例の半導体装置の製造工程では、まず、図１〜図４を用いて説明した工程と同様の工程を行った後、ポリシリコン膜ＰＳ２（図４参照）を加工して制御ゲート電極を形成する。当該加工工程では、まず、図６を用いて説明した工程と同様にメインエッチングを行う。すなわち、フォトレジスト膜ＰＲ１をマスクとしてドライエッチングを行うことで、ポリシリコン膜ＰＳ１を途中深さまで掘り下げる。
【０１１５】
次に、図４６に示すように、ソフトランディングのエッチングを、例えば６５秒行う。これにより、ポリシリコン膜ＰＳ２からなる制御ゲート電極ＣＧを形成する。ここで行ったソフトランディングのエッチングの所要秒数は、平坦な側壁を有する制御ゲート電極ＣＧを形成するために行うエッチングの条件として過不足のないエッチング時間である。よって、ここでは、くびれなどの凹凸を有さない平坦な側壁を有する制御ゲート電極ＣＧが形成される。
【０１１６】
次に、図４７に示すように、図８を用いて説明したドライエッチング工程と同様に、オーバーエッチングを行うことで、制御ゲート電極ＣＧおよびフォトレジスト膜ＰＲ１の側壁に付着していた保護膜ＰＦを除去する。
【０１１７】
次に、図４８に示すように、図９および図１０を用いて説明したドライエッチング工程と同様にして、ＯＮＯ膜ＯＮを加工する。ここでは、ＯＮＯ膜ＯＮの側壁と、制御ゲート電極ＣＧの側壁とは、ほぼ同一の面に位置している。つまり、ＯＮＯ膜ＯＮの側壁と制御ゲート電極ＣＧの側壁とは同様の傾きを有しており、ゲート長方向において、ＯＮＯ膜ＯＮの上面の端部と、制御ゲート電極ＣＧの底面の端部とはほぼ同じ位置で互いに接している。
【０１１８】
次に、図１１を用いて説明した工程と同様の工程を行う。その後、図４９および図５０に示すように、図１２〜図１４を用いて説明した工程と同様に、ドライ酸化法により制御ゲート電極ＣＧの表面を酸化し、これにより絶縁膜ＩＦ３を形成する。図４９は、図１３と同様に、制御ゲート電極ＣＧの側壁においてシリコンが酸化する領域を破線で示している。図５０では、当該酸化処理により形成された絶縁膜ＩＦ３を示している。なお、制御ゲート電極ＣＧの表面に対して垂直な方向においてシリコンが酸化される範囲の長さ、つまり、制御ゲート電極ＣＧの表面に対して垂直な方向における絶縁膜ＩＦ３の膜厚は、図１２〜図１４を用いて説明した本実施の形態と同じである。
【０１１９】
なお、制御ゲート電極ＣＧの一方の側壁に接する絶縁膜ＩＦ３の厚さであって、ゲート長方向における絶縁膜ＩＦ３の厚さは、いずれの高さにおいてもほぼ同じである。また、ゲート長方向において絶縁膜ＩＦ３とＯＮＯ膜ＯＮの上面とが接する長さの大きさはＬ３である。
【０１２０】
これにより、制御ゲート電極ＣＧの側壁は後退するため、ゲート長方向において、ＯＮＯ膜ＯＮの幅は制御ゲート電極ＣＧの幅よりも長くなる。すなわち、ゲート長方向において、ＯＮＯ膜ＯＮの端部は、制御ゲート電極ＣＧの端部に比べ、制御ゲート電極ＣＧの外側に張り出している。よって、第１比較例において説明した絶縁破壊を防ぐことができるようにも思える。しかし、本発明者らは、第３比較例の半導体装置の製造方法は、制御ゲート電極ＣＧと半導体基板ＳＢとの間の絶縁破壊を防ぐ方法として不十分であることを見出した。すなわち、ドライ酸化法により制御ゲート電極ＣＧの側壁を後退させて絶縁破壊を防ぐためには、ゲート長方向において当該側壁をより大きく後退させる必要がある。
【０１２１】
ここで、上記ドライ酸化法による酸化量（酸化処理の時間）を増やせば、制御ゲート電極ＣＧの側壁が後退する距離が増大するため、絶縁破壊を防ぐことができるように思える。しかし、酸化量を増大させると、半導体基板ＳＢに対する熱負荷が増大する。つまり、図４５に示す第２比較例を用いて説明した熱負荷による問題と同じ問題が生じる。したがって、ドライ酸化法を用いて絶縁膜ＩＦ３を形成する場合でも、絶縁膜ＩＦ３の膜厚の増大、つまり酸化量の増大には限界がある。
【０１２２】
これに対し、本実施の形態では、図５〜図８を用いて説明した制御ゲート電極ＣＧの加工工程において、制御ゲート電極ＣＧの側壁にくびれ形状を形成し、その後、図１２〜図１４を用いて説明した酸化処理においてドライ酸化処理を行うことにより、制御ゲート電極ＣＧの側壁に絶縁膜ＩＦ３を形成している。本実施の形態では、ドライ酸化法により当該酸化処理を行うこと、および、その酸化処理の条件は第３比較例と同様であるが、当該酸化処理の前後の制御ゲート電極ＣＧの形状が第３比較例と異なる。
【０１２３】
すなわち、図１３に示すように、本実施の形態の制御ゲート電極ＣＧは、その側壁のうち、下部にくびれ（凹部）を有している。当該凹部の表面を構成し、ＯＮＯ膜ＯＮの上面に接する第３側壁は、ＯＮＯ膜ＯＮの上面に対して鋭角な方向に傾斜しており、第３側壁と、第３側壁の直下の制御ゲート電極ＣＧの底面との間には、制御ゲート電極ＣＧの一部である裾部分が形成されている。この裾部分の表面（第３側壁）をドライ酸化処理した場合、ＯＮＯ膜ＯＮの上面に対して鋭角な第３側壁を有するポリシリコン膜が酸化する。このため、図１４に示すように、ゲート長方向において絶縁膜ＩＦ３とＯＮＯ膜ＯＮの上面とが接する長さＬ１は、第３比較例（図５０参照）のゲート長方向において絶縁膜ＩＦ３とＯＮＯ膜ＯＮの上面とが接する長さＬ３よりも大きい。
【０１２４】
これは、本実施例の制御ゲート電極ＣＧの第３側壁の方が、第３比較例の制御ゲート電極ＣＧの側壁に比べ、半導体基板ＳＢの主面側に傾斜しているためである。なお、本実施の形態の制御ゲート電極ＣＧの第１側壁の傾斜角度は、第３比較例の制御ゲート電極ＣＧの側壁全体の傾斜角度と同程度である。本願でいう傾斜角度とは、半導体基板ＳＢの主面またはＯＮＯ膜ＯＮの上面に垂直な方向と対象面との間の最小の角度を指し、傾斜角度がより大きくなって９０度に近付くことで、対象面と半導体基板ＳＢの主面とが並行に近付く。
【０１２５】
本実施の形態において、図１４に示す絶縁膜ＩＦ３とＯＮＯ膜ＯＮとが接する長さＬ１が大きいことは、図１２〜図１３を用いて説明したドライ酸化工程において、ＯＮＯ膜ＯＮの端部から制御ゲート電極ＣＧの端部が後退する長さが大きいことを意味する。すなわち、制御ゲート電極ＣＧの側壁は絶縁膜ＩＦ３により浸食され、ゲート長方向において長さＬ１の大きさの分だけ後退している。長さＬ１は第３比較例の長さＬ３（図５０参照）より大きいため、本実施の形態では、制御ゲート電極ＣＧの形成後に、第３比較例と同様の温度条件および時間条件でドライ酸化を行っているにもかかわらず、第３比較例よりも大きく制御ゲート電極ＣＧの側壁を後退させることができる。
【０１２６】
すなわち、本実施の形態では、制御ゲート電極ＣＧの側壁の下部にくびれ形状を形成した後に酸化処理を行うことにより、ゲート長方向において、制御ゲート電極ＣＧの底面の端部に比べ、ＯＮＯ膜ＯＮの上面の端部が大きく外側に張り出した形状を得ることができる。このため、メモリセルＭＣ（図１７参照）の制御ゲート電極ＣＧと半導体基板ＳＢの主面との間における耐圧性能を向上させることができ、絶縁破壊の発生を防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１２７】
また、本実施の形態では、制御ゲート電極ＣＧの形成後に、制御ゲート電極ＣＧの側壁を後退させることによる耐圧向上の効果を得るために、高温または長時間のドライ酸化を行う必要がなく、酸化量が大きいウェット酸化法またはプラズマ酸化法を用いる必要もない。よって、形成済みのシリコン膜、ウェルまたはチャネル領域のそれぞれの中の不純物が過度に拡散することを防ぐことができる。したがって、図１７に示すメモリセルＭＣ、トランジスタＱ１またはＱ２の特性が変動することを防ぐことができる。このため、半導体装置の信頼性を向上させることができる。
【０１２８】
＜変形例１＞
次に、本実施の形態の変形例１である半導体装置の製造方法について、図１８〜図２５を用いて説明する。図１８〜図２５は、本変形例の半導体装置の製造工程中の断面図であり、図１と同じく、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを示している。
【０１２９】
図１〜図１７を用いて説明した工程は、低耐圧トランジスタおよび高耐圧トランジスタのウェルおよびゲート電極用のポリシリコン膜などの形成後にＯＮＯ膜を形成するものであるのに対し、本変形例は、ＯＮＯ膜を形成した後に、低耐圧トランジスタおよび高耐圧トランジスタのウェル、チャネル領域およびゲート電極用のポリシリコン膜のそれぞれを形成するものである。本実施の形態の特徴である制御ゲート電極の加工方法および制御ゲート電極の形状、並びに、その後にドライ酸化処理を行う点は、図１〜図１７を用いて説明した工程と同様である。
【０１３０】
本変形例の製造工程では、まず、図１８に示すように、半導体基板ＳＢを用意した後、半導体基板ＳＢの主面に形成した溝内に素子分離領域ＥＩを複数形成する。その後、半導体基板ＳＢの主面を覆う絶縁膜ＩＦ４を、例えばＣＶＤ法により形成する。絶縁膜ＩＦ４は、例えば酸化シリコン膜からなる。続いて、フォトレジスト膜（図示しない）をマスクとしてエッチングを行うことにより、メモリセル領域１Ａの絶縁膜ＩＦ４を除去することにより、メモリセル領域１Ａの半導体基板ＳＢの主面を、絶縁膜ＩＦ４から露出させる。
【０１３１】
その後、当該フォトレジスト膜をマスクとして用いてイオン注入を行うことで、メモリセル領域１Ａの半導体基板ＳＢの主面に、図３と同様のウェルＰＷ１およびチャネル領域ＣＨ１を形成する。その後、上記フォトレジスト膜を除去する。
【０１３２】
次に、図１９に示すように、半導体基板ＳＢ上および絶縁膜ＩＦ４上に、例えばＣＶＤ法を用いて、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ１を順に形成する。その後、ポリシリコン膜ＰＳ１に、イオン注入法を用いて例えばｎ型の不純物イオンを打ち込む。
【０１３３】
次に、図２０に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのポリシリコン膜ＰＳ１およびＯＮＯ膜ＯＮを除去し、これにより、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃの半導体基板ＳＢの主面を露出させる。続いて、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ１を覆う絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば酸化シリコン膜からなる。その後、フォトリソグラフィ技術およびイオン注入法を用いて、低耐圧トランジスタ領域１Ｂにｐ型のウェルＰＷ２およびチャネル領域ＣＨ２を形成し、高耐圧トランジスタ領域１Ｃにｐ型のウェルＰＷ３およびチャネル領域ＣＨ３を形成する。
【０１３４】
次に、図２１に示すように、絶縁膜ＩＦ５をエッチングなどにより除去した後、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面、ＯＮＯ膜ＯＮの側壁、ポリシリコン膜ＰＳ１の側壁および上面を覆う絶縁膜ＩＦ１を形成する。続いて、絶縁膜ＩＦ１をパターニングすることにより、高耐圧トランジスタ領域１Ｃ以外の絶縁膜ＩＦ１を除去する。その後、露出している低耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面を覆うように、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、ここでは例えば熱酸化法で形成する。この場合、ＯＮＯ膜ＯＮの側壁には絶縁膜ＩＦ２が形成されないことが考えられるが、図を分かり易くするため、図２１ではＯＮＯ膜ＯＮの側壁を絶縁膜ＩＦ２が覆う構造を示す。
【０１３５】
続いて、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳ２を形成し、その後、ポリシリコン膜ＰＳ２にｎ型不純物を打ち込む。すなわち、不純物が導入されていないポリシリコン膜ＰＳ２を形成した後、ポリシリコン膜ＰＳ２に不純物を注入する。なお、ポリシリコン膜ＰＳ２は、初めからｎ型不純物を含むシリコン膜として形成してもよい。
【０１３６】
次に、図２２に示すように、フォトリソグラフィ技術およびドライエッチング法を用いてポリシリコン膜ＰＳ２をエッチバックすることで、絶縁膜ＩＦ１、ＩＦ２のそれぞれの上面を露出させる。これにより、低耐圧トランジスタ領域１Ｂには、ポリシリコン膜ＰＳ２からなるゲート電極Ｇ１が形成され、高耐圧トランジスタ領域１Ｃには、ポリシリコン膜ＰＳ２からなるゲート電極Ｇ２が形成される。なお、ポリシリコン膜ＰＳ１の側壁には、絶縁膜ＩＦ２を介して、サイドウォール状のポリシリコン膜ＰＳ２が残る。
【０１３７】
次に、図２３に示すように、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを覆い、サイドウォール状の上記ポリシリコン膜ＰＳ２を覆い、メモリセル領域１Ａの一部のポリシリコン膜ＰＳ１の上面を覆うフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２の端部は、サイドウォール状の上記ポリシリコン膜ＰＳ２に隣接するポリシリコン膜ＰＳ１の端部の上面も覆っている。
【０１３８】
その後、フォトレジスト膜ＰＲ２をマスクとしてドライエッチングを行うことで、ポリシリコン膜ＰＳ１を加工し、これにより、メモリセル領域１Ａのポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成する。ここでは、図５〜図８を用いて説明した工程と同様のパターニングを行う。したがって、制御ゲート電極ＣＧの側壁は、一部にくびれ形状を有している。また、当該パターニング工程では、サイドウォール状の上記ポリシリコン膜ＰＳ２に隣接するポリシリコン膜ＰＳ１が素子分離領域ＥＩ上に残り、当該ポリシリコン膜ＰＳ１の側壁にはくびれ形状が形成されている。
【０１３９】
続いて、フォトレジスト膜ＰＲ２をマスクとして用いてドライエッチングを行うことで、制御ゲート電極ＣＧから露出するＯＮＯ膜ＯＮを除去し、これにより、メモリセル領域１Ａの半導体基板ＳＢの主面を露出させる。その後、フォトレジスト膜ＰＲ２をマスクとして用いてイオン注入を行うことで、メモリセル領域１Ａの半導体基板ＳＢの主面に、一対のエクステンション領域ＥＸを形成する。
【０１４０】
次に、図２４に示すように、フォトレジスト膜ＰＲ２を除去した後、図１２〜図１４を用いて説明した工程と同様のドライ酸化を行う。これにより、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの側壁および上面は酸化され、酸化シリコン膜からなる絶縁膜ＩＦ３が形成される。また、素子分離領域ＥＩ上に形成されたサイドウォール状の上記ポリシリコン膜ＰＳ２と、そのポリシリコン膜ＰＳ２に隣接するポリシリコン膜ＰＳ１のそれぞれの露出する表面にも、絶縁膜ＩＦ３が形成される。また、メモリセル領域１Ａにおいて露出する半導体基板ＳＢの主面にも、絶縁膜ＩＦ３が形成される。
【０１４１】
次に、図２５に示すように、図１５〜図１７を用いて説明した工程と同様の工程を行うことで、本変形例の半導体装置が完成する。本変形例の半導体装置では、図５〜図９を用いて説明した工程と同様のドライエッチングを行うことで、制御ゲート電極ＣＧの側壁にくびれを形成し、その後、図１２〜図１４を用いて説明した工程と同様のドライ酸化処理を行っている。したがって、くびれ形状を含む制御ゲート電極ＣＧの側壁を大きく後退させることができるため、図１〜図１７を用いて説明した半導体装置の製造方法およびこれにより形成された半導体装置と同様の効果を得ることができる。
【０１４２】
また、ＯＮＯ膜ＯＮの形成時には、大きい熱が発生し、半導体基板ＳＢは熱負荷を受ける。ＯＮＯ膜ＯＮが形成される際にウェル、チャネル領域、または、基板上に形成され、不純物が導入されたシリコン膜存在していている場合、当該ウェルなどの中の不純物が上記熱負荷により影響を受ける。したがって、その後に形成されるトランジスタであって、当該ウェル、チャネル領域またはシリコン膜を有するトランジスタの特性が変動し、これにより半導体装置の信頼性が低下する虞がある。
【０１４３】
これに対し、本変形例では、図１９を用いて説明した工程でＯＮＯ膜ＯＮを形成した後に、図２０に示すように、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを含む周辺領域のウェルＰＷ２、ＰＷ３、チャネル領域ＣＨ２およびＣＨ３を形成している。また、その後に、ゲート電極Ｇ１、Ｇ２（図２２参照）を形成するためのポリシリコン膜ＰＳ２（図２１参照）を形成している。
【０１４４】
よって、周辺領域のウェルＰＷ２、ＰＷ３、チャネル領域ＣＨ２およびＣＨ３およびポリシリコン膜ＰＳ２がＯＮＯ膜ＯＮの形成時に生じる熱により負荷を受け、これによりそれらのウェルなどの中の不純物の分布が変動することを防ぐことができる。よって、周辺領域のトランジスタＱ１、Ｑ２（図２５参照）が特性変動することを防ぐことができる。よって、半導体装置の信頼性をより向上させることができる。
【０１４５】
＜変形例２＞
次に、本実施の形態の変形例２である半導体装置の製造方法について、図２６〜図３２を用いて説明する。図２６〜図３２は、本変形例の半導体装置の製造工程中の断面図であり、図１と同じく、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを示している。
【０１４６】
図１〜図１７を用いて説明した工程は、低耐圧トランジスタおよび高耐圧トランジスタのウェルおよびゲート電極用のポリシリコン膜などの形成後にＯＮＯ膜を形成するものであるのに対し、本変形例は、ＯＮＯ膜を形成した後に、低耐圧トランジスタおよび高耐圧トランジスタのウェル、チャネル領域およびゲート電極用のポリシリコン膜のそれぞれを形成するものである。また、本変形例では、図１〜図２５を用いて説明した製造方法と異なり、１つのポリシリコン膜から、メモリセルの制御ゲート電極および周辺領域のゲート電極を形成する。本実施の形態の特徴である制御ゲート電極の加工方法および制御ゲート電極の形状、並びに、その後にドライ酸化処理を行う点は、図１〜図１７を用いて説明した工程と同様である。
【０１４７】
本変形例の製造工程では、まず、図１８を用いて説明した工程と同様の工程を行うことで、半導体基板ＳＢを用意し、素子分離領域ＥＩと、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを覆う絶縁膜ＩＦ４と、ウェルＰＷ１と、チャネル領域ＣＨ１とを形成する。
【０１４８】
次に、図２６に示すように、半導体基板ＳＢ上および絶縁膜ＩＦ４上に、例えばＣＶＤ法を用いて、ＯＮＯ膜ＯＮを形成する。
【０１４９】
次に、図２７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１ＣのＯＮＯ膜ＯＮを除去する。これにより、絶縁膜ＩＦ４を露出させる。その後、フォトリソグラフィ技術およびイオン注入法を用いて、低耐圧トランジスタ領域１Ｂにｐ型のウェルＰＷ２およびチャネル領域ＣＨ２を形成し、高耐圧トランジスタ領域１Ｃにｐ型のウェルＰＷ３およびチャネル領域ＣＨ３を形成する。
【０１５０】
次に、図２８に示すように、ウェットエッチング法により絶縁膜ＩＦ４を除去した後、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面およびＯＮＯ膜ＯＮを覆う絶縁膜ＩＦ１を形成する。続いて、絶縁膜ＩＦ１をパターニングすることにより、高耐圧トランジスタ領域１Ｃ以外の絶縁膜ＩＦ１を除去する。その後、露出している低耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面を覆うように、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、ここでは例えば熱酸化法で形成する。
【０１５１】
続いて、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳ１を形成し、その後、ポリシリコン膜ＰＳ１にｎ型不純物を打ち込む。すなわち、不純物が導入されていないポリシリコン膜ＰＳ１を形成した後、ポリシリコン膜ＰＳ１に不純物を注入する。なお、ポリシリコン膜ＰＳ１は、初めからｎ型不純物を含むシリコン膜として形成してもよい。ポリシリコン膜ＰＳ１は、ＯＮＯ膜ＯＮ、絶縁膜ＩＦ２およびＩＦ１のそれぞれの上面を覆っている。
【０１５２】
次に、図２９に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのポリシリコン膜ＰＳ１をエッチバックすることで、絶縁膜ＩＦ１、ＩＦ２のそれぞれの上面を露出させる。これにより、低耐圧トランジスタ領域１Ｂには、ポリシリコン膜ＰＳ１からなるゲート電極Ｇ１が形成され、高耐圧トランジスタ領域１Ｃには、ポリシリコン膜ＰＳ１からなるゲート電極Ｇ２が形成される。このドライエッチング工程では、フォトレジスト膜（図示しない）によりメモリセル領域１Ａのポリシリコン膜ＰＳ１を覆った状態で行う。
【０１５３】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリセル領域１Ａのポリシリコン膜ＰＳ１をエッチバックすることで、ＯＮＯ膜ＯＮの上面を露出させる。これにより、メモリセル領域１Ａには、ポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。このドライエッチング工程は、図５〜図７を用いて説明した工程と同様に行う。したがって、制御ゲート電極ＣＧの側壁にはくびれが形成される。
【０１５４】
本変形例では、１つのポリシリコン膜ＰＳ１から制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２を形成するのだから、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれを同一のパターニング工程で形成することが考えられる。しかし、その場合、制御ゲート電極ＣＧの側壁にくびれを形成することで上述した絶縁破壊防止の効果を得ようとすると、ゲート電極Ｇ１、Ｇ２のそれぞれの側壁にもくびれが形成される。
【０１５５】
メモリセルと異なり、特に低耐圧のトランジスタでは、低電力で高速動作を行うことが求められるため、ゲート長方向におけるゲート電極Ｇ１の長さは、小さく規定されている。このようなゲート電極Ｇ１の側壁にくびれ形状を形成すると、ゲート電極Ｇ１の形状の変化によりゲート電極Ｇ１の実効的なゲート長が小さくなり、後に形成され、ゲート電極Ｇ１を含む低耐圧トランジスタの駆動性能が低下する虞が大きい。このような問題は、比較的高耐圧なトランジスタでも起こり得る。
【０１５６】
したがって、本変形例では、制御ゲート電極ＣＧと、ゲート電極Ｇ１、Ｇ２とを別々の加工工程で形成している。これにより、例えばゲート電極Ｇ１の側壁にくびれが形成されることで、低耐圧トランジスタの特性が変動することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１５７】
なお、ポリシリコン膜ＰＳ１の加工により制御ゲート電極ＣＧを形成する上記工程と、ポリシリコン膜ＰＳ１の加工によりゲート電極Ｇ１、Ｇ２を形成する上記工程とは、どちらを先に行っても構わない。
【０１５８】
ここでは、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２は、同一のポリシリコン膜ＰＳ１（図２８参照）から形成されているため、同様の膜厚を有している。少なくとも、図２８に示す構造を得た時点では、後に制御ゲート電極ＣＧとなるポリシリコン膜ＰＳ１と、後にゲート電極Ｇ１となるポリシリコン膜ＰＳ１と、後にゲート電極Ｇ２となるポリシリコン膜ＰＳ１とは、互いに同じ膜厚を有している。
【０１５９】
よって、図４６〜図５０に示す第３比較例のように、平坦な側壁を有する制御ゲート電極ＣＧを形成するのであれば、制御ゲート電極ＣＧを形成する際のドライエッチング工程は、ゲート電極Ｇ１、Ｇ２を形成する際のドライエッチング工程と同じ条件で行われる。すなわち、図４６を用いて説明したソフトランディングのエッチングは、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のうち、いずれを形成する際も同じ秒数のエッチング条件で行われる。ゲート電極Ｇ１、Ｇ２を形成する工程、および、第３比較例の制御ゲート電極ＣＧを形成する工程のそれぞれでソフトランディングのエッチングを行う時間は、例えば６５秒である。
【０１６０】
これに対し、本変形例では、図７を用いて説明したように、制御ゲート電極ＣＧを形成する際には、制御ゲート電極ＣＧの側壁にくびれを形成するため、ソフトランディングのエッチングを９５秒間行う。また、ゲート電極Ｇ１、Ｇ２を形成する際には、ゲート電極Ｇ１、Ｇ２の側壁を平坦にするため、ソフトランディングのエッチングを６５秒間行う。つまり、ポリシリコン膜ＰＳ１を加工して制御ゲート電極ＣＧを形成するために行うドライエッチングを、ポリシリコン膜ＰＳ１を加工してゲート電極Ｇ１、Ｇ２を形成するために行うドライエッチングよりも長時間行う。
【０１６１】
これにより、くびれ形状を有する制御ゲート電極ＣＧと、側壁が平坦なゲート電極Ｇ１、Ｇ２を作り分けることができる。したがって、制御ゲート電極ＣＧを有するメモリセルでは絶縁破壊を防ぐ効果を得ることができ、低耐圧トランジスタおよび高耐圧トランジスタでは、ゲート電極Ｇ１、Ｇ２のゲート長の変動に起因する特性変動を防ぐことができる。
【０１６２】
なお、制御ゲート電極を形成するためのポリシリコン膜と、周辺領域のゲート電極を形成するためのポリシリコン膜とを別工程で成膜する場合には、それらのポリシリコン膜の膜厚が異なる場合があるため、当該制御ゲート電極を形成するためのエッチング時間と、当該ゲート電極を形成するためのエッチング時間とを単純に比較することはできない場合がある。
【０１６３】
次に、図３０に示すように、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを覆い、メモリセル領域１Ａを露出するフォトレジスト膜ＰＲ３を形成した後、図２３を用いて説明した工程と同様の工程を行う。すなわち、フォトレジスト膜ＰＲ３をマスクとして用いてドライエッチングを行うことでＯＮＯ膜ＯＮを加工し、続いて、フォトレジスト膜ＰＲ３および制御ゲート電極ＣＧをマスクとして用いてイオン注入を行うことで、メモリセル領域１Ａにエクステンション領域ＥＸを形成する。
【０１６４】
次に、図３１に示すように、フォトレジスト膜ＰＲ３を除去した後、図１２〜図１４を用いて説明した工程と同様のドライ酸化を行う。これにより、制御ゲート電極ＣＧ、ゲート電極Ｇ１およびＧ２のそれぞれの側壁および上面は酸化され、酸化シリコン膜からなる絶縁膜ＩＦ３が形成される。また、メモリセル領域１Ａにおいて露出する半導体基板ＳＢの主面にも、絶縁膜ＩＦ３が形成される。
【０１６５】
次に、図３２に示すように、図１５〜図１７を用いて説明した工程と同様の工程を行うことで、本変形例の半導体装置が完成する。本変形例の半導体装置では、図５〜図９を用いて説明した工程と同様のドライエッチングを行うことで、制御ゲート電極ＣＧの側壁にくびれを形成し、その後、図１２〜図１４を用いて説明した工程と同様のドライ酸化処理を行っている。したがって、くびれ形状を含む制御ゲート電極ＣＧの側壁を大きく後退させることができるため、図１〜図１７を用いて説明した半導体装置の製造方法およびこれにより形成された半導体装置と同様の効果を得ることができる。
【０１６６】
また、本変形例では、図２６を用いて説明した工程でＯＮＯ膜ＯＮを形成した後に、図２０に示すように、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃを含む周辺領域のウェルＰＷ２、ＰＷ３、チャネル領域ＣＨ２およびＣＨ３を形成している。また、その後に、制御ゲート電極ＣＧ、ゲート電極Ｇ１、Ｇ２（図２９参照）を形成するためのポリシリコン膜ＰＳ１（図２８参照）を形成している。
【０１６７】
よって、周辺領域のウェルＰＷ２、ＰＷ３、チャネル領域ＣＨ２およびＣＨ３およびポリシリコン膜ＰＳ１がＯＮＯ膜ＯＮの形成時に生じる熱により負荷を受け、これによりそれらのウェルなどの中の不純物の分布が変動することを防ぐことができる。よって、メモリセルＭＣ（図３２参照）、周辺領域のトランジスタＱ１、Ｑ２（図３２参照）のそれぞれが特性変動することを防ぐことができる。よって、半導体装置の信頼性をより向上させることができる。
【０１６８】
また、本変形例では、図１〜図２５を用いて説明した製造方法と異なり、１つのポリシリコン膜から、メモリセルの制御ゲート電極および周辺領域のゲート電極を形成している。このため、ポリシリコン膜の成膜工程、および、ポリシリコン膜に対する不純物の注入工程のそれぞれを行う回数を低減することができる。したがって、半導体装置の製造工程を簡略化することができ、半導体装置の製造コストを低減することができる。
【０１６９】
（実施の形態２）
以下に、実施の形態２の半導体装置の製造工程について、図３３〜図４３を用いて説明する。図３３〜図４３は、本実施の形態である半導体装置の製造工程中の断面図である。図３３、図３７、図３９、図４０および図４３では、図１と同様に、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃの断面を示している。図３４〜図３６では、図６〜図８と同様に、制御ゲート電極が形成される領域の拡大断面図を示している。図３８では、図１０と同様に、制御ゲート電極が形成された領域の拡大断面図を示している。図４１および図４２では、図１３および図１４と同様に、制御ゲート電極が形成された領域の拡大断面図を示している。
【０１７０】
前記実施の形態１では、図１４に示すように、側壁にくびれを有する制御ゲート電極ＣＧを形成し、その側壁を酸化させることについて説明したが、ここでは、制御ゲート電極の底面に近付くにつれて、ゲート長方向における幅が小さくなるような制御ゲート電極を形成することについて説明する。
【０１７１】
本実施の形態では、まず、図１〜図４を用いて説明した工程と同様の工程を行う。次に、図３３に示すように、メモリセル領域１Ａのポリシリコン膜ＰＳ２の上面の一部を覆うフォトレジスト膜ＰＲ１を形成した後、フォトレジスト膜ＰＲ１をマスクとして用いてドライエッチングを行う。これにより、メモリセル領域１Ａ、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１ＣのＯＮＯ膜ＯＮの上面を露出させ、フォトレジスト膜ＰＲ１の直下に、ポリシリコン膜ＰＳ２からなる制御ゲート電極ＣＧを形成する。また、ポリシリコン膜ＰＳ１の側壁には、ＯＮＯ膜ＯＮを介して、サイドウォール状のポリシリコン膜ＰＳ２が残る。
【０１７２】
ここでは、図５〜図８を用いて説明した制御ゲート電極ＣＧとは異なる形状の制御ゲート電極ＣＧを形成する。以下に、図３４〜図３６を用いて、制御ゲート電極ＣＧの形成工程について説明する。図３４〜図３６は、図３３を用いて説明した工程を詳しく説明するための拡大断面図である。
【０１７３】
すなわち、上記フォトレジスト膜ＰＲ１を形成した後、図３４に示すように、フォトレジスト膜ＰＲ１をマスクとして用いたドライエッチング（メインエッチング）を行うことで、ポリシリコン膜ＰＳ２をポリシリコン膜ＰＳ２の途中深さまでエッチバックする。この工程は、図６を用いて説明した工程と同様である。ここでは、フォトレジスト膜ＰＲ１の直下に、ポリシリコン膜ＰＳ２の一部であるゲート用パターンＧＰが形成される。ゲート用パターンＧＰおよびフォトレジスト膜ＰＲ１のそれぞれの側壁は、メインエッチングの工程中に生じた保護膜ＰＦにより覆われる。
【０１７４】
次に、図３５に示すように、ソフトランディングのエッチングを行うことで、ゲート用パターンＧＰの横のポリシリコン膜ＰＳ２を除去し、ＯＮＯ膜ＯＮの上面を露出させる。これにより、ポリシリコン膜ＰＳ２からなるゲート用パターンＧＰをＯＮＯ膜ＯＮ上に残す。このとき、ソフトランディングのエッチングを行う時間は、後に形成する制御ゲート電極の側壁全体を、半導体基板ＳＢの主面に対して極力垂直に近い角度で平坦に形成する場合に比べて短い。つまり、本実施の形態でのソフトランディングのエッチングは、図４６を用いて説明した第３比較のソフトランディングのエッチングより短い時間で行う。例具体的には、ソフトランディングのエッチングを、ここでは４５秒行う。
【０１７５】
すなわち、制御ゲート電極の側壁全体を、半導体基板ＳＢの主面に対して極力垂直に近い角度で平坦に形成する場合に比べて、エッチング量を低減させる。なお、当該エッチングは酸化シリコンに対して選択比があるエッチングなので酸化シリコン膜ＯＸ２は殆ど除去されない。
【０１７６】
ここで、ゲート用パターンＧＰの側壁は、ＯＮＯ膜ＯＮの近傍において裾が広がる形状を有している。すなわち、ゲート用パターンＧＰの側壁のうち、図３４を用いて説明したメインエッチングで形成した第１側壁の傾斜角度に比べ、図３５を用いて説明したソフトランディングのエッチングにより形成した第４側壁の傾斜角度は、ＯＮＯ膜ＯＮの上面に近付くほど大きくなっている。言い換えれば、ゲート用パターンＧＰの幅は、ＯＮＯ膜ＯＮに近付くほど大きい。このように、ゲート用パターンＧＰが、第４側壁とＯＮＯ膜ＯＮとの間の裾部分を有しているのは、ソフトランディングのエッチングを比較的短時間で終了させることで、ＯＮＯ膜ＯＮの近傍のポリシリコン膜ＰＳ２が十分にエッチングされずに残るためである。
【０１７７】
第１側壁は保護膜ＰＦにより覆われているが、第４側壁は、保護膜ＰＦから露出しているか、または、第１側壁を覆う保護膜ＰＦよりも薄い保護膜ＰＦにより覆われている。これは、ソフトランディングのエッチングを短時間で終了しているためである。つまり、ポリシリコン膜ＰＳ２をエッチングすることで生じたポリマーが、ポリシリコン膜ＰＳ２から削り出されたゲート用パターンＧＰの第４側壁に付着する前にエッチングを終了しているため、当該裾部分は十分に保護膜ＰＦに覆われない。
【０１７８】
次に、図３６に示すように、図８を用いて説明したドライエッチング工程と同様のオーバーエッチングを行う。これにより、保護膜ＰＦは除去され、ゲート用パターンＧＰからなる制御ゲート電極ＣＧを形成する。このとき、保護膜ＰＦから露出し、または、極薄い保護膜により覆われていた第４側壁を含む上記裾部分は、保護膜ＰＦにより保護されないため、当該オーバーエッチングにより除去される。
【０１７９】
その結果、保護膜ＰＦに覆われていなかったポリシリコン膜が除去されることで、制御ゲート電極ＣＧの側壁のうち、下方の一部である第５側壁は、第１側壁とは反対方向に傾斜する。つまり、制御ゲート電極ＣＧの一方の側壁の一部である第５側壁は、制御ゲート電極ＣＧの他方の側壁とは反対の方向に傾斜している。言い換えれば、第５側壁は、第５側壁とＯＮＯ膜ＯＮの上面とが接する箇所から、ゲート長方向において制御ゲート電極ＣＧの外側へ向かって傾斜している。
【０１８０】
なお、当該オーバーエッチング後の制御ゲート電極ＣＧの側壁は、第１側壁と、第１側壁の下端に連なる第５側壁とを有し、第５側壁の下端はＯＮＯ膜ＯＮの上面に接している。
【０１８１】
制御ゲート電極ＣＧを構成するポリシリコン膜の一部であって、第１側壁の直下の部分が一部除去されることにより形成された第５側壁は、半導体基板ＳＢの主面およびＯＮＯ膜ＯＮの上面に対し、９０度より大きい角度で傾斜している。つまり、第５側壁と、制御ゲート電極ＣＧの底面とのなす角度は、９０度より大きい鈍角である。すなわち、第５側壁は逆テーパーを有している。
【０１８２】
言い換えれば、第５側壁と、第５側壁の直下のＯＮＯ膜ＯＮの上面との間には、制御ゲート電極ＣＧは存在していない。さらに言い換えれば、第５側壁は、その直下のＯＮＯ膜ＯＮの上面上において、庇状に張り出している。このように逆テーパーを有している点で、第５側壁と前記実施の形態１の第２側壁とは同様であるが、第２側壁と異なり、第５側壁はＯＮＯ膜ＯＮの上面に接している。したがって、本実施の形態の制御ゲート電極ＣＧは、前記実施の形態１と異なり、ＯＮＯ膜ＯＮの上面近傍の裾部分を有していない。
【０１８３】
制御ゲート電極ＣＧのゲート長方向における長さは、制御ゲート電極ＣＧの上面から、制御ゲート電極ＣＧの上面と底面との間の所定の位置に向かうにつれて徐々に大きくなり、当該所定の位置から制御ゲート電極ＣＧの底面に向かうにつれて徐々に小さくなる。つまり、当該所定の位置における制御ゲート電極ＣＧのゲート長方向における長さは、制御ゲート電極ＣＧの上面における制御ゲート電極ＣＧのゲート長方向における長さよりも大きく、制御ゲート電極ＣＧの底面における制御ゲート電極ＣＧのゲート長方向における長さより大きい。
【０１８４】
次に、図３７および図３８に示すように、フォトレジスト膜ＰＲ１をマスクとしてドライエッチングを行うことにより、制御ゲート電極ＣＧおよびポリシリコン膜ＰＳ２から露出するＯＮＯ膜ＯＮを除去する。ただし、制御ゲート電極ＣＧの直下のＯＮＯ膜ＯＮは、平面視において制御ゲート電極ＣＧと重なるため、殆ど除去されない。つまり、ここでは、平面視において制御ゲート電極ＣＧと重ならない領域のＯＮＯ膜ＯＮを除去する。これにより、メモリセル領域１Ａの半導体基板ＳＢの主面、素子分離領域ＥＩの上面、並びに、低耐圧トランジスタ領域１Ｂおよび高耐圧トランジスタ領域１Ｃのポリシリコン膜ＰＳ１の上面が露出する。図３８には、図３７に示す構造のうち、メモリセル領域１Ａの制御ゲート電極ＣＧおよびＯＮＯ膜ＯＮを拡大して示す。
【０１８５】
図３８に示すように、ＯＮＯ膜ＯＮの側壁と、ＯＮＯ膜ＯＮの直下の半導体基板ＳＢの主面とのなす角度は、９０度以下である。つまり、当該角度は直角または鋭角である。ここで、ＯＮＯ膜ＯＮの上面と側壁との境界である角部は、制御ゲート電極ＣＧと接していない。これは、庇状に張り出した側壁を有する制御ゲート電極ＣＧをマスクとしてドライエッチングが行われた結果、第５側壁の直下のＯＮＯ膜ＯＮが除去されずに残っているためである。つまり、第５側壁およびＯＮＯ膜ＯＮが互いに接する箇所と、ＯＮＯ膜ＯＮの上面の端部とは、ゲート長方向において離間している。言い換えれば、制御ゲート電極ＣＧの底面とＯＮＯ膜ＯＮの上面との界面に対し、ＯＮＯ膜ＯＮの端部は、ゲート長方向において、制御ゲート電極ＣＧの外側に張り出している。
【０１８６】
次に、図３９に示すように、図１１を用いて説明した工程と同様の工程を行うことで、ポリシリコン膜ＰＳ１を加工し、これにより、ゲート電極Ｇ１、Ｇ２を形成する。
【０１８７】
次に、図４０に示すように、ドライ酸化法を用いて、制御ゲート電極ＣＧ、ポリシリコン膜ＰＳ１、ＰＳ２、ゲート電極Ｇ１およびＧ２のそれぞれの露出する表面を酸化する。これにより、制御ゲート電極ＣＧ、ポリシリコン膜ＰＳ１、ＰＳ２、ゲート電極Ｇ１およびＧ２のそれぞれの側壁および上面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３の膜厚は、例えば２〜３ｎｍである。また、メモリセル領域１Ａにおいて露出している半導体基板ＳＢの主面にも絶縁膜ＩＦ３が形成される。
【０１８８】
ただし、ＯＮＯ膜ＯＮの上面近傍の第５側壁には酸素が供給されにくいため、図４１および図４２に示すように、第５側壁のうち、下部を覆う絶縁膜ＩＦ３は、比較的膜厚が小さい。したがって、第５側壁を覆う絶縁膜ＩＦ３とＯＮＯ膜ＯＮの上面とが接する面のゲート長方向における長さＬ２は、例えば第１側壁が酸化されて形成された絶縁膜ＩＦ３のゲート長方向における長さＬ３ｂよりも小さい。
【０１８９】
なお、図４１および図４２は、図４０を用いて説明した酸化工程を詳しく説明するための拡大断面図である。図４１では、制御ゲート電極ＣＧの側壁が酸化される領域と、制御ゲート電極ＣＧが酸化されない領域との境界を破線で示している。
【０１９０】
当該酸化工程により、制御ゲート電極ＣＧの側壁は、制御ゲート電極ＣＧの中心側に後退する。よって、ＯＮＯ膜ＯＮの上面に接する制御ゲート電極ＣＧの端部は、当該酸化工程の前よりもさらにＯＮＯ膜ＯＮの上面の端部から離間する。よって、ＯＮＯ膜ＯＮの端部は、ゲート長方向における制御ゲート電極ＣＧの外側に向かって、制御ゲート電極ＣＧの底面の端部よりも大きく突出する。当該酸化工程を行った後も、制御ゲート電極ＣＧは、制御ゲート電極ＣＧの上面と底面との間の所定の位置から、当該底面に向かって徐々にゲート長方向における長さが小さくなるような形状を有している。また、絶縁膜ＩＦ３とＯＮＯ膜ＯＮとの界面は、ＯＮＯ膜ＯＮの上面の端部から離間している。
【０１９１】
次に、図４３に示すように、図１５〜図１７を用いて説明した工程と同様の工程を行うことにより、本実施の形態の半導体装置が完成する。
【０１９２】
本実施の形態では、図３３〜図３６を用いて説明したように、ソフトランディングのエッチング時間を短くすることで、ゲート用パターンＧＰの側壁のうちの下部を保護膜ＰＦから露出させ、その後にオーバーエッチングを行うことで、底部において幅がすぼまるような制御ゲート電極ＣＧを形成している。このような制御ゲート電極ＣＧをマスクとして異方性エッチングにより加工されたＯＮＯ膜ＯＮは、ゲート長方向において、制御ゲート電極ＣＧの底部から離れた位置で終端する。
【０１９３】
よって、本実施の形態では、ゲート長方向において、ＯＮＯ膜ＯＮの端部を制御ゲート電極ＣＧよりも張り出させることができるため、図４４を用いて説明した第１比較例のように、絶縁破壊が起きることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１９４】
また、図４５を用いて説明した第２比較例のように、酸化能力の高い酸化処理を行う必要がないため、制御ゲート電極ＣＧを有するメモリセルの駆動性能が低下することを防ぐことができる。また、高温によりウェルなどが負荷を受けることに起因して、各トランジスタの特性が変動することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１９５】
また、前記実施の形態１と異なり、本実施の形態では、制御ゲート電極ＣＧの形成後に、制御ゲート電極ＣＧの側壁を酸化させる酸化処理を行わなくても、図３３に示すように制御ゲート電極ＣＧ形成した時点で、制御ゲート電極ＣＧの底部とＯＮＯ膜ＯＮの上面の端部とが離間している。このため、図４０〜図４２を用いて形成したドライ酸化工程では、絶縁破壊を防ぐ目的で過度な酸化を行う必要がない。よって、半導体基板ＳＢに対する熱負荷を低減することができるため、高温によりウェルなどが負荷を受けることに起因して、各トランジスタの特性が変動することを防ぐことができる。
【０１９６】
また、本実施の形態では、制御ゲート電極ＣＧの底面と第５側壁とのなす角度が、鋭角ではなく鈍角である。言い換えれば、制御ゲート電極ＣＧの底面と第５側壁との角部は、丸みを帯びている。したがって、当該角部に電界が集中することを防ぐことができる。よって、メモリセルＭＣ（図４３参照）を動作させる際に、制御ゲート電極ＣＧと半導体基板ＳＢとの間で絶縁破壊が起きることを防ぐことができる。このため、半導体装置の信頼性を向上させることができる。
【０１９７】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１９８】
例えば、前記実施の形態２では、前記実施の形態１において図１〜図１７を用いて説明した工程と同様に、周辺領域のウェルなどを形成した後にＯＮＯ膜を形成することについて説明したが、前記実施の形態１の変形例１、２のように、ＯＮＯ膜の形成後に周辺領域のウェルなどを形成する製造工程を前記実施の形態２に適用しても構わない。
【０１９９】
図２６〜図３２を用いて説明した変形例２では、制御ゲート電極を形成する際のエッチングを、他のゲート電極を形成する際のエッチングより長い時間行うことについて説明した。これに対し、上記のように前記実施の形態２に変形例２を適用した場合、制御ゲート電極を形成する際のエッチングに要する時間は、他のゲート電極を形成する際のエッチングに要する時間より短い。
【符号の説明】
【０２００】
１Ａ    メモリセル領域
１Ｂ    低耐圧トランジスタ領域
１Ｃ    高耐圧トランジスタ領域
ＣＧ    制御ゲート電極
Ｇ１、Ｇ２    ゲート電極
ＮＴ    窒化シリコン膜
ＯＮ    ＯＮＯ膜
ＯＸ１、ＯＸ２    酸化シリコン膜
ＰＲ１〜ＰＲ３    フォトレジスト膜
ＰＷ１〜ＰＷ３    ウェル
ＳＢ    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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