(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内のシャロートレンチアイソレーション（ＳＴＩ）領域と、
前記半導体基板上に形成された１つ以上の能動素子と、
前記１つ以上の能動素子へのローカル相互接続を提供する第１の相互接続コンタクト層と、
前記第１の相互接続コンタクト層上に配置された第２の相互接続コンタクト層であって、
ミドルエンドオブライン（ＭＥＯＬ）ステージ中に形成され、前記ＳＴＩ領域上に配置された複数の抵抗を有する抵抗アレイと、
前記第１の相互接続コンタクト層内のローカルコンタクトと接触している前記第２の相互接続コンタクト層と
を含む第２の相互接続コンタクト層と
を備える集積回路構造。
【請求項２】
前記第１の相互接続コンタクト層が、前記１つ以上の能動素子のゲート領域を含む、請求項１に記載の集積回路構造。
【請求項３】
２つのダミー領域をさらに備え、前記ＳＴＩ領域が、前記２つのダミー領域の間に位置する、請求項１に記載の集積回路構造。
【請求項４】
前記抵抗アレイが、約１００オーム／平方以下のシート抵抗を有する、請求項１に記載の集積回路構造。
【請求項５】
前記抵抗アレイが、タングステンまたはタンタルから作られている、請求項１に記載の集積回路構造。
【請求項６】
前記抵抗アレイ内の少なくとも１つの抵抗が、０．１μｍから３μｍの範囲の任意の長さと、０．０１μｍから０．１μｍの範囲の任意の幅とを有する、請求項１に記載の集積回路構造。
【請求項７】
前記抵抗アレイが、少なくとも５つの抵抗を有する、請求項１に記載の集積回路構造。
【請求項８】
前記第１の相互接続コンタクト層が、前記１つ以上の能動素子のゲート領域を実現するためのものであり、前記第１の相互接続コンタクト層が、前記抵抗アレイを含まない、請求項１に記載の集積回路構造。
【請求項９】
前記抵抗アレイ内の前記抵抗の第１の端部に接続する第１のビアコンタクトと、前記抵抗アレイ内の前記抵抗の第２の端部に接続する第２のビアコンタクトとをさらに備える、請求項１に記載の集積回路構造。
【請求項１０】
前記抵抗の少なくとも２つが、同じ長さを有する、請求項１に記載の集積回路構造。
【請求項１１】
前記抵抗の少なくとも１つが、細長い形状を有する、請求項１に記載の集積回路構造。
【請求項１２】
前記抵抗が、第１の抵抗と第２の抵抗とを含み、前記第１の抵抗が、長手方向軸を有し、前記第１の抵抗と前記第２の抵抗が、前記第１の抵抗の前記長手方向軸に沿った方向に互いに対してオフセットされている、請求項１に記載の集積回路構造。
【請求項１３】
追加のＳＴＩ領域と、前記追加のＳＴＩ領域上に配置された追加の抵抗アレイとをさらに備える、請求項１に記載の集積回路構造。
【請求項１４】
前記抵抗アレイおよび前記追加の抵抗アレイが、同じ形状を有する、請求項１３に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、一般に、抵抗に関し、特に、半導体集積回路に使用される抵抗およびその製造方法に関する。
【背景技術】
【０００２】
抵抗は、電子回路に使用される受動電気部品である。抵抗は、電流の流れを制限したり、信号レベルを調整したり、能動素子をバイアスしたり、さまざまな回路アプリケーションの伝送線路を終端させるために使用されてきた。半導体技術の発展に伴い、集積回路内に抵抗が実装されてきた。集積回路の製造は、フロントエンドオブライン（ＦＥＯＬ）ステージ、ミドルエンドオブライン（ＭＥＯＬ）ステージおよびバックエンドオブライン（ＢＥＯＬ）ステージの３段階を含むことができる。ＦＥＯＬステージは、半導体基板上にトランジスタのソース及びドレイン領域を形成することを含む。ＭＥＯＬステージは、半導体基板に近接してトランジスタのゲート領域およびローカル相互接続層を形成して、トランジスタを接続することを含むことができる。ＢＥＯＬステージは、トランジスタと集積回路の他のデバイスとを接続する金属相互接続層を形成することを含むことができる。
【発明の概要】
【０００３】
集積回路構造は、半導体基板と、半導体基板内のシャロートレンチアイソレーション（ＳＴＩ）領域と、半導体基板上に形成された１つ以上の能動素子と、ＳＴＩ領域の上に配置された複数の抵抗を有する抵抗アレイとを含み、抵抗アレイは、１つ以上の能動素子への相互接続のための１つ以上の相互接続コンタクト層の一部を含む。
【０００４】
任意選択で、１つ以上の相互接続コンタクト層は、１つ以上の能動素子のゲート領域を実現するためのものである。
【０００５】
任意選択で、集積回路構造は、２つのダミー領域をさらに含み、ＳＴＩ領域は、２つのダミー領域の間に位置する。
【０００６】
任意選択で、抵抗アレイは、約１００オーム／平方以下のシート抵抗を有する。
【０００７】
任意選択で、抵抗アレイは、タングステンまたはタンタルで作られる。
【０００８】
任意選択で、抵抗アレイ内の少なくとも１つの抵抗は、０．１μｍから３μｍの範囲の任意の長さと、０．０１μｍから０．１μｍの範囲の任意の幅とを有する。
【０００９】
任意選択で、抵抗アレイは、少なくとも５つの抵抗を有する。
【００１０】
任意選択で、１つ以上の相互接続コンタクト層は、第１の相互接続コンタクト層と、第１の相互接続コンタクト層の上の第２の相互接続コンタクト層とを含み、第１の相互接続コンタクト層は、１つ以上の能動素子のゲート領域を実現するためのものであり、抵抗アレイ内の少なくとも１つの抵抗は、第１の相互接続コンタクト層の少なくとも一部および／または第２の相互接続コンタクト層の少なくとも一部を含む。
【００１１】
任意選択で、集積回路構造は、抵抗アレイ内の抵抗の第１の端部に接続する第１のビアコンタクトと、抵抗アレイ内の抵抗の第２の端部に接続する第２のビアコンタクトとをさらに含む。
【００１２】
任意選択で、複数の抵抗は、互いに並列な第１の抵抗および第２の抵抗を含む。
【００１３】
任意選択で、少なくとも２つの抵抗は、同じ長さを有する。
【００１４】
任意選択で、少なくとも１つの抵抗は、細長い形状を有する。
【００１５】
任意選択で、抵抗は、第１の抵抗と第２の抵抗とを含み、第１の抵抗は、長手方向軸を有し、第１と第２の抵抗は、第１の抵抗の長手方向軸に沿った方向に互いに対してオフセットされる。
【００１６】
任意選択で、集積回路構造は、追加のＳＴＩ領域と、追加のＳＴＩ領域の上に配置された追加の抵抗アレイとをさらに含む。
【００１７】
任意選択で、抵抗アレイと追加の抵抗アレイは、同じ形状を有する。
【００１８】
抵抗アレイを製造する方法は、半導体基板を提供することと、半導体基板内のシャロートレンチアイソレーション（ＳＴＩ）領域上に複数の抵抗を有する抵抗アレイを形成することと、を含み、抵抗アレイ内の抵抗の少なくとも１つは、少なくとも部分的に相互接続コンタクト層の一部から形成され、相互接続コンタクト層は、能動素子へのローカル相互接続のためのミドルエンドオブラインプロセス中に製造される。
【００１９】
任意選択で、相互接続コンタクト層は、１つ以上の能動素子のゲート領域を実現するためのものである。
【００２０】
任意選択で、相互接続コンタクト層は、１つ以上の能動素子のゲート領域を実現するための別の相互接続コンタクト層の上にある。
【００２１】
任意選択で、抵抗の前記少なくとも１つは、相互接続コンタクト層の上にある追加の相互接続コンタクト層の一部からも少なくとも部分的に形成される。
【００２２】
任意選択で、抵抗アレイは、約１００オーム／平方以下のシート抵抗を有する。
【００２３】
他の特徴、実施形態および有利な点が、詳細な説明で説明される。
【００２４】
図面は、いくつかの特徴の設計および有用性を示し、類似の要素が、共通の参照番号によって参照される。これらの図面は、必ずしも縮尺通りに描かれていない。上記および他の利点および目的がどのようにして得られるかをより良く理解するために、添付の図面に示されている、より詳細な説明が提供される。これらの図面は、特許請求の範囲を限定するものではない。
【図面の簡単な説明】
【００２５】
【図１】高いシート抵抗の抵抗を有する集積回路構造の上面図を示す。
【図２−１】図１の線Ａ−Ａ’に沿った図１の集積回路構造の断面図を示す。
【図２−２】図１の線Ｂ−Ｂ’に沿った図１の集積回路構造の断面図を示す。
【図３】低いシート抵抗の抵抗を有する集積回路構造の上面図を示す。
【図４−１】図３の線Ａ−Ａ’に沿った図１の集積回路構造の断面図を示す。
【図４−２】図３の線Ｂ−Ｂ’に沿った図１の集積回路構造の断面図を示す。
【図４−３】図３の線Ｃ−Ｃ’に沿った図１の集積回路構造の断面図を示す。
【図５】シート抵抗が低い抵抗を有する集積回路構造の上面図を示す。
【図６−１】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−２】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−３】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−４】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−５】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−６】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−７】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−８】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−９】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−１０】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−１１】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−１２】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−１３】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図６−１４】図３の集積回路を製造する工程を示す、線Ａ−Ａ’に沿った断面模式図のシーケンスである。
【図７−１】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−２】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−３】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−４】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−５】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−６】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−７】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−８】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−９】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−１０】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−１１】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−１２】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−１３】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図７−１４】図３の集積回路を製造する工程を示す、線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。
【図８】集積回路内の抵抗を製造するプロセスを示すフローチャートである。
【発明を実施するための形態】
【００２６】
以下、様々な特徴について図面を参照して説明する。図面は縮尺通りに描かれておらず、同様の構造または機能の要素は図面全体を通して同様の参照番号で表されていることに留意されたい。図面は説明を容易にすることのみを意図していることに、留意されたい。これらは、特許請求された発明の網羅的な説明として、または特許請求された発明の範囲に対する限定として意図されてはいない。さらに、図示されたアイテムは、示された態様または利点のすべてを有する必要はない。特定のアイテムと関連して説明される態様または利点は、必ずしもそのアイテムに限定されず、そのように図示されていないとしても、任意の他のアイテムにおいて実施され得る。
【００２７】
本開示の実施形態は、ミドルエンドオブライン（ＭＥＯＬ）相互接続コンタクト層を用いて形成された抵抗およびその製造方法を提供する。本明細書に記載の実施形態による抵抗は、描かれた寸法で約１００オーム／平方（例えば、１００±１０オーム／平方）以下の低いシート抵抗を有し、従来の抵抗に比べて、少ないスペースを使用し、良好なエレクトロマイグレーション耐性を有する。さらに、本明細書に記載の実施形態による抵抗を形成する方法は、追加のマスクおよび処理ステップなしに、現行の半導体製造プロセスに容易に組み込むことができる。
【００２８】
図１は、金属相互接続レベルに形成された抵抗を有する集積回路構造１０００を示す。図２−１および図２−２は、それぞれ図１の線Ａ−Ａ’および線Ｂ−Ｂ’に沿った集積回路構造１０００の断面図を示す。集積回路構造１０００は、アクティブ領域（図示せず）、ダミー領域１０８０、およびシャロートレンチアイソレーション（ＳＴＩ）領域１０６０を有する基板１０２０を含む。隣接する２つのアクティブ領域の間にＳＴＩ領域を設けることができる。このようなＳＴＩ領域は、それぞれのアクティブ領域内の能動素子間の電流リークを防止するために設けられてもよい。ＳＴＩ領域１０６０上に、誘電体層１３２０内に位置する抵抗層１３８０がある。抵抗層１３８０は、ゲート導電領域１１２０および第１の相互接続コンタクト層１２６０が形成される別の誘電体層１２２０の上に配置される。抵抗層１３８０は、金属材料（例えば、窒化チタン（ＴｉＮ））を含むことができる。抵抗層１３８０は、蒸着またはスパッタリングなどの堆積プロセスによって形成することができる。次に、第２の相互接続コンタクト層１３６０が、抵抗層１３８０の端子（例えば、対向する端部）上に形成される。ビアコンタクト層１４６０が、第２の相互接続コンタクト層１３６０上に形成され、抵抗層１３８０と第１のレベルのメタライゼーション１５６０との間の垂直接続を提供する。
【００２９】
図１、図２−１、および図２−２に示すように、第２の相互接続コンタクト層１３６０に接続された端子を有する抵抗層１３８０が、抵抗を形成する。上記のように形成された抵抗は、高いシート抵抗（Ｈｉ−Ｒ）（例えば、６００〜１０００オーム／平方）を有することができる。他の実施形態では、シート抵抗は、他の値を有することができる。また、場合によっては、抵抗の長さは０．３μｍであり、幅は０．３６μｍであってもよい。抵抗のこのような寸法は、抵抗が（上記の例のように）高いシート抵抗を有することを可能にする。
【００３０】
しかしながら、特定の用途では、低抵抗の抵抗を有することが望ましい場合がある。例えば、伝送線路の反射を防止するために伝送線路の端部で使用される終端抵抗は、低抵抗（例えば、５０オーム）であり得る。図１のＨｉ−Ｒ抵抗を使用して終端抵抗を形成するために、複数のＨｉ−Ｒ抵抗を並列に配置することによって広い面積が必要になることがある。したがって、集積回路で使用するためのシート抵抗の低い抵抗、ならびにマスクおよび処理ステップを追加することなく、それを製造する方法を開発することが、望ましいことがある。また、特定の高速アプリケーションでは、終端抵抗を通る大電流駆動が必要になる場合がある。従って、面積ペナルティにもかかわらず、エレクトロマイグレーションを乗り越えるために、大きく広いＨｉ−Ｒ抵抗が必要になることがある。従って、高いエレクトロマイグレーション耐性を提供することができる、より小さな抵抗を有することもまた、望ましいことがある。
【００３１】
本開示の実施形態は、ミドルエンドオブライン（ＭＥＯＬ）相互接続コンタクト層を用いて形成された抵抗およびその製造方法を提供する。本明細書に記載の実施形態による抵抗は、描かれた寸法で約１００オーム／平方（例えば、１００±１０オーム／平方）以下の低いシート抵抗を有し、従来の抵抗に比べて、少ないスペースを使用し、良好なエレクトロマイグレーション耐性を有する。さらに、本明細書に記載の実施形態による抵抗を形成する方法は、追加のマスクおよび処理ステップなしに、現行の半導体製造プロセスに容易に組み込むことができる。
【００３２】
図３は、抵抗アレイ１３８内に複数の抵抗を有する集積回路構造１００の上面図を示す。図４−１〜図４−３は、それぞれ、図３の線Ａ−Ａ’、線Ｂ−Ｂ’および線Ｃ−Ｃ’に沿った集積回路構造１００の断面図を示す。構造１００は、１つ以上のアクティブ領域内の１つ以上の能動素子（図示せず）、シャロートレンチアイソレーション（ＳＴＩ）領域１０６、およびＳＴＩ領域１０６に隣接するダミー領域１０８を含む基板１０２を有する。ダミー領域１０８は、化学機械研磨（ＣＭＰ）プロセスに対して金属密度をより均一にするために設けられ、したがって、より均一な研磨後の層トポグラフィを導く。
【００３３】
図に示すように、集積回路構造１００は、２対のゲート領域１１２と、２対のゲート領域１１２の各々における２つのゲート領域１１２の間の相互接続コンタクト層１３６，１２６と、ダミー領域１０８とを含む。ゲート領域１１２および相互接続コンタクト層１２６，１３６は、より均一な密度を提供するためのダミー領域１０８の一部である。相互接続コンタクト層１３６，１２６は、アクティブ領域（図示せず）上に形成される。相互接続コンタクト層は、第１の相互接続コンタクト層１２６と、第２の相互接続コンタクト層１３６とを含む。図４−１および図４−２に示すように、第２の相互接続コンタクト層１３６は、第１の相互接続コンタクト層１２６の上に形成される。相互接続コンタクト層１２６，１３６は、集積回路構造１００内の能動素子のソース及びドレイン領域へのローカル相互接続を提供するコンタクトを含む。第１および第２の相互接続コンタクト層１２６，１３６は、集積回路構造１００の製造中のＭＥＯＬステージ中に形成される層である。
【００３４】
図４−１および図４−２を参照すると、集積回路構造１００はまた、ＳＴＩ領域１０６上に配置された複数の抵抗を有する抵抗アレイ１３８を含む。抵抗アレイ１３８は、第２の相互接続コンタクト層１３６の少なくとも一部で形成され、その結果、抵抗アレイ１３８は、第２の相互接続コンタクト層１３６と同じ層レベルにある。第１のビアコンタクト１４６ａが、抵抗アレイ１３８内の抵抗の第１の端部の端子の上に形成される。また、第２のビアコンタクト１４６ｂが、抵抗アレイ１３８内の抵抗の第２の端部（第１の端部と反対側）の端子の上に形成される。第１及び第２のビアコンタクト１４６ａ、１４６ｂは、同じビアコンタクト層に形成されてもよい。図４−３に示すように、第１のレベルのメタライゼーション１５６が、ビアコンタクト１４６ａ、１４６ｂの各々の上に設けられ、集積回路構造１００内の能動素子間の接続のためのポートを形成すると共に、ビアコンタクト１４６ａ、１４６ｂを介して抵抗アレイ１３８に接続する。
【００３５】
図３に示すように、第１のビアコンタクト１４６ａは、抵抗アレイ１３８内のそれぞれの抵抗の第１の端部を横切って延び、第２のビアコンタクト１４６ｂは、抵抗アレイ１３８内のそれぞれの抵抗の第２の端部を横切って延びる。したがって、抵抗アレイ１３８内の抵抗は、並列に接続される。
【００３６】
図４−１〜図４−３は、抵抗アレイ１３８が第２の相互接続コンタクト層１３６の少なくとも一部から作られていることを示すが、抵抗アレイ１３８は、任意の１つ以上のＭＥＯＬ相互接続コンタクト層を用いて形成することができる。いくつかの実施形態では、抵抗アレイ１３８は、第２の相互接続コンタクト層１３６の代わりに、第１の相互接続コンタクト層１２６の少なくとも一部から作ることができる（すなわち、抵抗アレイ１３８は、第１の相互接続コンタクト層１２６と同じ層から作ることができる）。また、いくつかの実施形態では、所望の抵抗値を達成するために、抵抗アレイ１３８は、第１のコンタクト層１２６および第２のコンタクト層１３６の両方で形成することができる。
【００３７】
図５は、抵抗アレイ５３８を有する集積回路構造５００の上面図を示す。図３と同じ層には同じ参照番号を付している。集積回路構造５００は、抵抗アレイ５３８内の少なくとも２つの抵抗が整列していない点を除いて、集積回路１００と同様である。図に示すように、抵抗アレイ５３８内の１つおきの抵抗が、その隣接する抵抗に対して長手方向にシフトされて、抵抗アレイ５３８の交互のパターンを生成する。図示の実施形態では、集積回路構造５００はまた、抵抗アレイ５３８の対向する端部のそれぞれに複数のメタライゼーション１５６を含む。具体的には、第１のメタライゼーション１５６が、同じ長手方向位置にある抵抗アレイ５３８内の抵抗の端部を接続する。したがって、第１のメタライゼーション１５６は、抵抗アレイ５３８内の１つおきの抵抗の端部に接続される。同様に、第２のメタライゼーション１５６が、抵抗アレイ５３８内の１つおきの抵抗の端部に接続される。図に示すように、抵抗アレイ５３８内の抵抗の端部に接続するためのビアコンタクト１４６は、図３に示す形状よりも占めるスペースが少ない。詳細には、図５のビアコンタクト１４６は、図３のビアコンタクト１４６ａに比べて幅が狭い。
【００３８】
図６−１〜図６−１４および図７−１〜図７−１４は、図３の集積回路構造１００を製造する工程を示す、線Ａ−Ａ’および線Ｃ−Ｃ’に沿った断面模式図のシーケンスである。製造プロセスは、基板１０２および基板１０２上に配置されたパッシベーション層１０４から始まる。基板１０２は、半導体材料であってもよい。基板１０２に使用できる材料の例には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、Ｓｉ／ＳｉＧｅなどの層状半導体などがある。パッシベーション層１０４は、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせなどの絶縁材料を含むことができる。パッシベーション層１０４は、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、化学溶液堆積、蒸発、原子層堆積（ＡＬＤ）、または他の任意の堆積プロセスを含む任意の従来の堆積プロセスを利用して基板１０２上に形成することができる。
【００３９】
図６−１および図７−１は、アクティブ領域（図示せず）、シャロートレンチアイソレーション（ＳＴＩ）領域１０６、およびＳＴＩ領域１０６に隣接するダミー領域を画定するために、基板１０２上に設けられたパターニングされたフォトレジスト層１０９を示す。具体的には、プロセスは、パッシベーション層１０４および／または基板１０２の表面の上にフォトレジスト層１０９を塗布することと、フォトレジスト層１０９を放射線のパターンに曝露することと、従来のレジスト現像薬を用いてフォトレジスト層１０９にパターンを現像することと、を含み得る。
【００４０】
その後、エッチングプロセスが行われて、パッシベーション層１０４の露出部分をエッチングする。ドライエッチング技術（プラズマエッチングなど）またはウェットエッチング技術（化学エッチングなど）を含むが、これらに限定されない任意のエッチングプロセスを使用することができる。別のエッチングプロセスが実行されて、図６−２および図７−２に示すように、ＳＴＩ領域１０６が形成されるべき基板１０２の露出部分を除去する。
【００４１】
図６−３および図７−３に示すように、トレンチ誘電体材料が基板１０２上に堆積され、続いてエッチバックプロセスが行われて、基板１０２の表面上の余分な材料が除去されて、ＳＴＩ領域１０６が形成される。ＳＴＩ領域１０６のためのトレンチ誘電体材料の例には、テトラエチルオルトシリケート（ＴＥＯＳ）、高密度プラズマ酸化物（ＨＤＰＯ）などが含まれるが、これに限定されない。次いで、パッシベーション層１０４が除去される。
【００４２】
次に、図６−４および図７−４に示すように、ゲート誘電体およびゲート導電性材料（層１１１として示す）が基板１０２上に堆積される。ゲート誘電体材料は、酸化物、窒化物、酸窒化物、またはそれらの組み合わせなどの絶縁材料を含むことができる。ゲート誘電体層の例は、酸化シリコン（ＳｉＯ２）、二酸化チタン（ＴｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などを含む。ゲート導電性材料は、ドープされたポリシリコン、金属、金属シリサイド、金属窒化物、またはそれらの任意の組み合わせなどの任意の導電性材料を含むことができる。パターニングされたフォトレジスト層１１９が、図６−４および図７−４に示すように、層１１１内にゲート領域を画定するために、層１１１の上に設けられる。
【００４３】
次に、図６−５および図７−５に示すように、ゲート領域に定められていない導電性材料をエッチングするために、層１１１に対してエッチングプロセスが実行される。次いで、ゲート形成プロセスが実行されて、基板１０２のアクティブ領域（図示せず）およびダミー領域上にゲート領域１１２を形成する。
【００４４】
次に、図６−６および図７−６に示すように、誘電体層１２２およびパッシベーション層１２４が、ゲート領域１１２の上に堆積される。誘電体層１２２は、高誘電材料を含むことができる。誘電体層１２２の例には、ＳｉＯ２およびＴＥＯＳが含まれる。誘電体層１２２は、８０から１００ｎｍの範囲の任意の厚さを有することができる。他の実施形態では、誘電体層１２２は、８０ｎｍ未満、または１００ｎｍ超の厚さを有することができる。パッシベーション層１２４は、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせなどの絶縁材料を含むことができる。一実施形態では、パッシベーション層１２４は、窒化物（Ｎ）を含む。誘電体層１２２は、パッシベーション層１０４／１２４を形成する際に使用される堆積プロセスと同じでも異なっていてもよい従来の堆積プロセス（例えば、ＣＶＤ、ＰＥＣＶＤ、蒸発、ＡＬＤまたは化学溶液堆積など）を用いて形成することができる。
【００４５】
図６−６および図７−６に示すように、次に、パターニングされたフォトレジスト層１２９が、パッシベーション層１２４の上に設けられて、アクティブ領域およびダミー領域上の誘電体層１２２内に形成されるべき第１の相互接続コンタクト層１２６（図６−７に示す）を画定する。パッシベーション層１２４および誘電体層１２２が、パターニングおよびエッチングされて、第１の相互接続コンタクト層１２６がアクティブ領域およびダミー領域上に形成されるべき露出部分を除去する。導電性材料が基板１０２上に堆積され、ＣＭＰプロセスが続いて行われ、導電性材料をパッシベーション層１２４まで研磨する。図６−７および図７−７に示すように、このようにして、第１の相互接続コンタクト層１２６が形成される。第１の相互接続コンタクト層１２６に適した導電性材料の例は、タングステン（Ｗ）、タンタル（Ｔａ）、または任意の他の金属または合金を含むが、これらに限定されない。第１の相互接続コンタクト層１２６は、能動素子のソース領域およびドレイン領域へのローカル相互接続を提供するアクティブコンタクトを含む。第１の相互接続コンタクト層１２６は、ゲート領域１１２と同じ層に形成される。
【００４６】
次に、図６−８および図７−８に示すように、別の誘電体層１３２およびパッシベーション層１３４が、基板１０２上に堆積される。誘電体層１３２は、高誘電材料を含むことができる。誘電体層１３２の例には、ＳｉＯ２（例えば、炭素ドープＳｉＯ２）およびＴＥＯＳが含まれる。誘電体層１３２は、２０から７０ｎｍの範囲の任意の厚さを有することができる。他の実施形態では、誘電体層１３２は、２０ｎｍ未満、または７０ｎｍ超の厚さを有することができる。パッシベーション層１３４は、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせなどの絶縁材料を含むことができる。一実施形態では、パッシベーション層１３４は、窒化物（Ｎ）を含む。
【００４７】
図６−９および図７−９に示すように、次に、パターニングされたフォトレジスト層１３９が、パッシベーション層１３４の上に設けられて、アクティブ領域およびダミー領域上の誘電体層１３２内に形成されるべき第２の相互接続コンタクト層１３６（図６−１０に示す）を画定する。パターニングされたフォトレジスト層１３９はまた、図６−１０および図７−１０に示すように、ＳＴＩ領域１０６上の第２の相互接続コンタクト層１３６で形成されるべき抵抗アレイ１３８内の複数の抵抗を画定する。抵抗アレイ１３８内の抵抗の各々は、抵抗の長手方向軸に沿って測定された０．１から３μｍの範囲の任意の長さ（より好ましくは、０．２から２μｍの範囲の任意の長さ）と、０．０１から０．１μｍの範囲の任意の幅（より好ましくは、０．０２から０．０５μｍの範囲の任意の幅）とを有し得る。他の実施形態では、長さは、３μｍより長くてもよい。いくつかの実施形態では、ＳＴＩ領域上の抵抗アレイ１３８は、６つの抵抗を含む。他の実施形態では、抵抗アレイ１３８は、６つより多い抵抗、または６つより少ない抵抗を有することができる。パッシベーション層１３４および誘電体層１３２の露出部分を除去するためにエッチングプロセスを実行することができ、そこに、第１の相互接続コンタクト層１２６の上の第２の相互接続コンタクト層１３６の部分、及び抵抗アレイ１３８を形成する第２の相互接続コンタクト層１３６の他の部分が、アクティブ領域、ダミー領域及びＳＴＩ領域上に形成される。第２の相互接続コンタクト層１３６のための導電性材料が、基板１０２上に堆積され、ＣＭＰプロセスが続いて行われ、導電性材料をパッシベーション層１３４まで研磨する。このようにして、図６−１０および図７−１０に示すように、抵抗アレイ１３８を形成する部分を含む第２の相互接続コンタクト層１３６が形成される。第２の相互接続コンタクト層１３６および抵抗アレイ１３８に適した導電性材料の例は、タングステン（Ｗ）、タンタル（Ｔａ）、または任意の他の金属または合金を含むが、これらに限定されない。
【００４８】
いくつかの実施形態では、第２の相互接続コンタクト層１３６は、第１の相互接続コンタクト層１２６と同じ材料で作られる。いくつかの実施形態では、第２の相互接続コンタクト層１３６は、第１の相互接続コンタクト層１２６と異なる材料で作られる。第１の相互接続コンタクト層１２６上に形成された第２の相互接続コンタクト層１３６は、第１の相互接続コンタクト層１２６と能動素子へのローカル相互接続を提供するアクティブコンタクトを含む。第２の相互接続コンタクト層１３６は、ＳＴＩ領域１０６上の抵抗アレイ１３８内の複数の抵抗を形成するためにも使用される。
【００４９】
次に、図６−１１および図７−１１に示すように、誘電体層１４２およびパッシベーション層１４４が、基板１０２上に堆積される。誘電体層１４２は、酸化物、窒化物、酸窒化物またはそれらの任意の組み合わせを含むことができる。誘電体層１４２は、約１０ｎｍ（例えば、１０ｎｍ±２ｎｍ）の範囲の厚さを有することができる。他の実施形態では、誘電体層１４２は、１０ｎｍよりも厚いまたは１０ｎｍよりも薄い厚さを有することができる。パッシベーション層１４４は、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせなどの絶縁材料を含むことができる。一実施形態では、パッシベーション層１４４は、窒化物（Ｎ）を含む。次に、パターニングされたフォトレジスト層１４９が、パッシベーション層１４４の上に設けられ、アクティブ領域（図示せず）の第２の相互接続コンタクト層１３６上の誘電体層１４２内に形成されるべきビアコンタクト（例えば、図３に示すビアコンタクト１４６ａ／１４６ｂ）を画定する。特に、パターニングされたフォトレジスト層１４９は、図３（および図７−１２）に示すように、ＳＴＩ領域１０６上の抵抗アレイ１３８の両端の２つのそれぞれの端子上に形成されるビアコンタクト層１４６ａおよびビアコンタクト１４６ｂを画定する。
【００５０】
次に、図６−１２および図７−１２に示すように、誘電体層１４２およびパッシベーション層１４４が、パターニングおよびエッチングされて、第２の相互接続コンタクト層１３６および抵抗アレイ１３８の端子を露出させる。その後、導電性材料が基板１０２上に堆積され、続いてＣＭＰプロセスが行われて、ビアコンタクト１４６ａおよびビアコンタクト１４６ｂが形成される。ビアコンタクト１４６ａ、１４６ｂのための導電性材料の例は、タングステンまたは銅（Ｃｕ）を含む化合物であってもよい。
【００５１】
次に、第１のレベルのメタライゼーションが、バックエンドオブライン（ＢＥＯＬ）プロセスによって形成され得る。具体的には、図６−１３および図７−１３に示すように、レベル間誘電体（ＩＬＤ）層１５２およびパッシベーション層１５４が、堆積によって基板１０２上に形成される。ＩＬＤ層１５２は、いずれかの相互接続構造で使用され得る任意の従来の有機（例えば、ポリイミド、ポリアミド、シリコン含有ポリマー）または無機誘電体材料（例えば、ホウ素・リンをドープしたシリケートガラス（ＢＰＳＧ）またはＳｉＯ２）を含むことができる。ＩＬＤ層１５２は、限定されるものではないが、ＣＶＤ、ＰＥＣＶＤ、化学溶液堆積、スピンオンコーティング、蒸発などを含む任意の既知の堆積プロセスを用いて形成することができる。パッシベーション層１５４は、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせなどの絶縁材料を含むことができる。一実施形態では、パッシベーション層１５４は、窒化物（Ｎ）を含む。パターニングされたフォトレジスト層１５９が、パッシベーション層１５４の上に設けられ、第１のレベルのメタライゼーション１５６のためのコンタクト開口部を画定する。
【００５２】
次に、図６−１４および図７−１４に示すように、第１のレベルのメタライゼーション１５６のためのコンタクト開口部が形成されるべきパッシベーション層１５４および誘電体層１５２の露出部分を除去するために、エッチングプロセスが実行されてもよい。図６−１４および図７−１４に示すように、導電性材料が基板１０２上に堆積され、ＣＭＰが続いて実行され、コンタクト開口部を充填し、第１のレベルのメタライゼーション１５６を形成する。導電性材料は、スパッタリング、メッキ、ＣＶＤ、ＰＥＣＶＤ、蒸発などの堆積プロセスによって形成することができる。第１のレベルのメタライゼーション１５６に適した導電性材料は、いずれかの相互接続構造で使用され得る任意の導電性配線材料を含むことができる。第１のレベルのメタライゼーション１５６のための導電性材料の例には、銅（Ｃｕ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）またはそれらの合金およびシリサイドが含まれるが、これらに限定されない。第１のレベルのメタライゼーション１５６は、ビアコンタクト１４６ａの上に（および、図示されていないが、同様にビアコンタクト１４６ｂの上に）設けられ、集積回路構造１００内の能動素子間を接続すると共に、ビアコンタクト１４６ａ、１４６ｂを介して抵抗アレイ１３８に接続するポートを形成する。
【００５３】
上記の実施形態では、抵抗アレイ１３８は、第２の相互接続コンタクト層１３６から形成されるものとして説明されている。他の実施形態では、ＳＴＩ領域１０６上の抵抗アレイ１３８は、第１の相互接続コンタクト層１２６で形成されてもよい。そのような実施形態では、第１のコンタクト層１２６が、ＳＴＩ領域１０６上の抵抗アレイ１３８内の複数の抵抗を形成するために使用される。このような実施形態では、図６−６および図７−６のパターニングされたフォトレジスト１２９は、ＳＴＩ領域１０６上の第１の相互接続コンタクト層１２６で形成されるべき抵抗アレイ１３８を画定することができる。画定されると、第１の相互接続コンタクト層１２６のための導電性材料が堆積されて、第１の相互接続コンタクト層１２６で抵抗アレイ１３８内の抵抗を形成する。さらなる実施形態では、抵抗アレイ１３８内の複数の抵抗は、第１の相互接続コンタクト層１２６および第２の相互接続コンタクト層１３６で形成することができる。
【００５４】
図８は、集積回路構造内に抵抗アレイを製造するプロセス６００を示すフローチャートである。このプロセスは、項目６０２で、基板にＳＴＩ領域を形成することから始まる。ＳＴＩ領域は、アクティブ領域およびＳＴＩ領域を画定するためのリソグラフィプロセス、ＳＴＩ領域が形成されるべき基板の部分を除去するためのエッチングプロセス、およびトレンチ誘電体材料を堆積するための堆積プロセス、それに続くエッチバックプロセスによって形成されてもよい。
【００５５】
次に、集積回路構造のアクティブ領域およびダミー領域上のゲート領域が形成される（項目６０４）。標準的なゲート形成プロセスを用いて、アクティブ領域および基板１０２のＳＴＩ領域に隣接するダミー領域上にゲート領域１１２を形成することができる。
【００５６】
次に、アクティブ領域およびダミー領域上の第１の相互接続コンタクト層が形成される（項目６０６）。第１の相互接続コンタクト層は、第１の相互接続コンタクト層を画定するためのリソグラフィプロセス、第１の相互接続コンタクト層が形成されるべき部分を除去するためのエッチングプロセス、および導電性材料を堆積するための堆積プロセス、それに続くＣＭＰプロセスによって形成されてもよい。いくつかの実施形態では、第１の相互接続コンタクト層は、ゲート領域が形成されるのと同じ誘電体層内に形成される。
【００５７】
次に、ゲート導電領域上の部分と、ＳＴＩ領域上の抵抗アレイ内の抵抗を形成する別の部分とを有する第２の相互接続コンタクト層が形成される（項目６０８）。第２の相互接続コンタクト層は、ゲート導電領域上の部分と、抵抗アレイのための部分とを画定するためのリソグラフィプロセス、これらの部分を除去するためのエッチングプロセス、および除去された部分に導電性材料を堆積するための堆積プロセス、それに続くＣＭＰプロセスによって形成されてもよい。
【００５８】
次に、第２の相互接続コンタクト層上のビアコンタクトが、抵抗アレイの２つの対向する端部（端子）に形成される（項目６１０）。ビアコンタクトおよび抵抗アレイは、ビアコンタクトを画定するためのリソグラフィプロセス、ビアコンタクトが形成されるべき部分を除去するためのエッチングプロセス、および抵抗アレイの対向する端部にビアコンタクトを形成するために導電性材料を堆積するための堆積プロセス、それに続くＣＭＰプロセスによって形成されてもよい。
【００５９】
次に、抵抗アレイの対向する端部のビアコンタクト上の第１のレベルのメタライゼーションが形成される（項目６１２）。第１のレベルのメタライゼーションは、バックエンドオブライン（ＢＥＯＬ）プロセスによって形成され得る。
【００６０】
他の実施形態では、抵抗アレイは、項目６０８において第２の相互接続コンタクト層で形成される代わりに、項目６０６において第１の相互接続コンタクト層で形成される。別の実施形態では、抵抗アレイは、項目６０８において第２の相互接続コンタクト層で形成されると共に、項目６０６において第１の相互接続コンタクト層で形成されてもよい。
【００６１】
本開示の実施形態は、ＭＥＯＬプロセス中に１つ以上の相互接続コンタクト層から作られる抵抗アレイ１３８内の複数の抵抗を提供する。抵抗アレイ１３８を形成するために相互接続コンタクト層を利用することによって、いくつかの利点が達成され得る。第１に、相互接続コンタクト層は、抵抗アレイ１３８を有するまたは有さないにかかわらず回路設計のすでに一部であり得る。したがって、相互接続コンタクト層を用いて抵抗アレイ１３８を実現するのに、別の層を追加する必要はない。また、抵抗アレイ１３８は、追加のマスクまたは処理ステップなしに、標準的な半導体技術を使用して製造することができる。さらに、相互接続コンタクト層（例えば、タングステン）から作られた抵抗アレイ１３８は、図１のＨｉ−Ｒ抵抗の抵抗値（約６５０オーム／平方であり得る）と比較して、より低いシート抵抗（例えば、約１００オーム／平方以下）を有することができる。ある場合には、第１の相互接続層１２６から作られた抵抗アレイ１３８の抵抗値は、約１７．６オーム／平方であり、第２の相互接続層１３６から作られた抵抗アレイ１３８の抵抗値は、約５５オーム／平方である。第１の相互接続層１２６および第２の相互接続層１３６から作られた抵抗アレイ１３８の抵抗値は、約１４オーム／平方であり得る。したがって、抵抗アレイ１３８内の複数の並列な抵抗は、低いシート抵抗（例えば、高速Ｉ／Ｏ終端抵抗）を提供することができ、図１のＨｉ−Ｒ抵抗と比較して、取るスペースをはるかに少なくできる。例えば、第２の相互接続コンタクト層１３６から作られた抵抗アレイ１３８の６つの並列な抵抗の抵抗は、約１１８オームであり得、第１の相互接続コンタクト層１２６から作られた抵抗アレイ１３８の６つの並列な抵抗の抵抗は、約３８オームであり得る。他の例では、６つの並列な抵抗の抵抗は、上述の例示的な値とは異なっていてもよい。
【００６２】
場合によっては、１つ以上のＭＥＯＬ相互接続コンタクト層から作られた抵抗アレイ１３８は、図１のＨｉ−Ｒ抵抗の少なくとも５倍から３０倍高い電磁耐性を提供することができる。加えて、本開示の実施形態による抵抗アレイ１３８は、集積回路構造内の残りの構成要素からの非常に高いノイズ耐性を提供する。抵抗の許容誤差に関して、１つ以上のＭＥＯＬ相互接続コンタクト層から作られた抵抗アレイ１３８は、約３０％である。しかしながら、そのパーセンテージは、集積回路構造内における複数の抵抗アレイ１３８の均一なレイアウトによって低減され得る。
【００６３】
上記の実施形態では、抵抗アレイ１３８内の抵抗は、並列であるとして説明した。他の実施形態では、抵抗アレイ１３８内の抵抗は、並列でなくてもよい。
【００６４】
また、上記の実施形態では、集積回路構造１００／５００は、１つの抵抗アレイ１３８を有するものとして説明した。他の実施形態では、集積回路構造１００／５００は、複数の抵抗アレイ１３８を有することができ、抵抗アレイ１３８の各々は、図３または図５に示すような形状を有する。
【００６５】
特定の特徴が示され、説明されているが、それらは特許請求の範囲に記載された発明を限定するものではなく、特許請求の範囲に記載された発明の趣旨および範囲から逸脱することなく様々な変更および修正を行うことができることは当業者には明らかであろう。したがって、明細書および図面は、限定的な意味ではなく例示的な意味であるとみなされるべきである。特許請求の範囲に記載された発明は、代替物、改変物および等価物をカバーすることが意図されている。
【図１】
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【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図６−８】
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【図６−９】
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【図６−１０】
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【図６−１１】
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【図６−１２】
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【図６−１３】
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【図６−１４】
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【図７−１】
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【図７−２】
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【図７−３】
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【図７−４】
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【図７−５】
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【図７−６】
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【図７−７】
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【図７−８】
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【図７−９】
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【図７−１０】
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【図７−１１】
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【図７−１２】
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【図７−１３】
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【図７−１４】
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【図８】
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