(57)【特許請求の範囲】
【請求項１】
集積回路であって、
第１の面と前記第１の面と対向する第１の面とを有する基板と、
横方向拡散された金属酸化物半導体（ＬＤＭＯＳ）トランジスタを含むハイサイドトランジスタと、
前記基板の第１の面に沿ったドレインと、前記基板の第２の面に沿ったソースと、前記基板の第１の面と第２の面との間の垂直区分に沿ったチャネル領域とを含むローサイドトランジスタと、
前記ハイサイドトランジスタと前記ローサイドトランジスタのソースとの間に位置するｎドープされたウェルと、
前記ローサイドトランジスタのドレインと前記ハイサイドトランジスタのソースとをスイッチノードで結合する金属層と、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記ローサイドトランジスタのドレインが前記基板の第１の面に沿ったＬＤＤ領域を含む、集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記基板の第１の面から前記基板の中に延在して前記ＬＤＤ領域と前記ｎドープされたウェルとの間に介在するフィールドプレートを更に含む、集積回路。
【請求項４】
請求項１に記載の集積回路であって、
前記ＬＤＭＯＳトランジスタが、前記ｎドープされたウェル内のｐドープされた領域と、前記ｐドープされた領域内のｎドープされたソース領域とを含む、集積回路。
【請求項５】
請求項４に記載の集積回路であって、
前記ｐドープされた領域と前記ｎドープされたウェルと前記基板とが、前記ハイサイドトランジスタのソースと前記ローサイドトランジスタのソースとの間にｐ−ｎ−ｐ構造を形成する、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記ｎドープされたウェルと前記基板の第２の面との間に分離層を更に含む、集積回路。
【請求項７】
請求項１に記載の集積回路であって、
前記金属層を前記ローサイドトランジスタのドレインに接続する第１のビアと、
前記金属層を前記ハイサイドトランジスタのソースに接続する第２のビアと、
を更に含む、集積回路。
【請求項８】
バックコンバータであって、
集積回路であって、
第１の面と前記第１の面と対向する第１の面とを有する基板と、
横方向拡散された金属酸化物半導体（ＬＤＭＯＳ）トランジスタを含むハイサイドトランジスタと、
前記基板の第１の面に沿ったドレインと、前記基板の第２の面に沿ったソースと、前記基板の第１の面と第２の面との間の垂直区分に沿ったチャネル領域とを含むローサイドトランジスタと、
前記ハイサイドトランジスタと前記ローサイドトランジスタのソースとの間に位置するｎドープされたウェルと、
前記ローサイドトランジスタのドレインと前記ハイサイドトランジスタのソースとをスイッチノードで結合する金属層と、
を含む、
前記集積回路を含む、バックコンバータ。
【請求項９】
請求項８に記載のバックコンバータであって、
前記ローサイドトランジスタのドレインが前記基板の第１の面に沿ったＬＤＤ領域を含む、バックコンバータ。
【請求項１０】
請求項９に記載のバックコンバータであって、
前記集積回路が、前記基板の第１の面から前記基板の中に延在して前記ＬＤＤ領域と前記ｎドープされたウェルとの間に介在するフィールドプレートを更に含む、バックコンバータ。
【請求項１１】
請求項８に記載のバックコンバータであって、
前記ＬＤＭＯＳトランジスタが、前記ｎドープされたウェル内のｐドープされた領域と、前記ｐドープされた領域内のｎドープされたソース領域とを含む、バックコンバータ。
【請求項１２】
請求項１１に記載のバックコンバータであって、
前記ｐドープされた領域と前記ｎドープされたウェルと前記基板とが、前記ハイサイドトランジスタのソースと前記ローサイドトランジスタのソースとの間にｐ−ｎ−ｐ構造を形成する、バックコンバータ。
【請求項１３】
請求項８に記載のバックコンバータであって、
前記集積回路が、前記ｎドープされたウェルと前記基板の第２の面との間に分離層を更に含む、バックコンバータ。
【請求項１４】
請求項８に記載のバックコンバータであって、
前記集積回路が、前記金属層を前記ローサイドトランジスタのドレインに接続する第１のビアと、前記金属層を前記ハイサイドトランジスタのソースに接続する第２のビアとを更に含む、バックコンバータ。
【発明の詳細な説明】
【背景技術】
【０００１】
同期バック電圧コンバータは、ポータブルコンピュータ、サーバー、テレコミュニケーションデバイス、コンピューティング用途、及び種々のその他のポータブルシステムのための電源において広く用いられる。残念なことに、多くのバックコンバータは、それらが高スイッチング周波数で高電流レベルを扱うことが可能であり、且つ、一層低いスイッチング効率でも高電流レベルを扱い得るように、かなり大きい。
【発明の概要】
【０００２】
記載される例において、バックコンバータにおいて用いるための集積半導体トランジスタチップがハイサイドトランジスタを含み、ハイサイドトランジスタは、集積半導体トランジスタチップ上に形成され、横方向拡散された金属酸化物半導体（ＬＤＭＯＳ）トランジスタを含む。また、集積半導体トランジスタチップはローサイドトランジスタを含み、ローサイドトランジスタは、集積半導体トランジスタチップ上に形成され、ソースダウン金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。更に、集積半導体トランジスタチップは、ローサイドトランジスタのためのソースとして用いるための基板と、ハイサイドトランジスタのローサイドトランジスタのソースからの隔離のためのｎドープされたウェルとを含む。
【図面の簡単な説明】
【０００３】
【図１】様々な実装に従った、一対のモノシリックに形成されたトランジスタを含むバックコンバータの概略である。
【０００４】
【図２】図１のモノシリックに形成されたトランジスタの実装の一例を示す。
【０００５】
【図３】付加的な絶縁層を含む、図１のモノシリックに形成されたトランジスタの実装を示す別の例である。
【０００６】
【図４】図１のモノシリックに形成されたトランジスタの実装の更に別の例を示す。
【発明を実施するための形態】
【０００７】
高電流処理能力を備えた既存の同期バックコンバータは、ディスクリートパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いる。一つのトランジスタはローサイドトランジスタと呼ばれ、別のトランジスタはハイサイドトランジスタと呼ばれる。このようなディスクリート解決策は、大きな寄生インダクタンス及び抵抗を導入し得、これは、一層低い変換効率につながる。幾つかのコンバータはパッケージ集積ＭＯＳＦＥＴを用いるが、このような解決策ではパッケージコストが一層高くなり得る。他の解決策は、モノリシックに集積されたトランジスタをバックコンバータに用いるが、ローサイド及びハイサイドトランジスタ両方として、横方向拡散された金属酸化物半導体（ＬＤＭＯＳ）トランジスタを用いる。横方向電流フローと金属の拡がり抵抗の制約のため、許容可能な程度に高い変換効率で充分に高い電流処理能力をこのような解決策が達成することは困難となり得る。本明細書に記載される実施例はこれらの問題に対処する。
【０００８】
図１は、本明細書に記載される様々な実装に従ったバックコンバータ１００の一例を示す。図示するように、コンバータ１００は、コントローラ１０２、一対のトランジスタ１１０、インダクタＬ１、及び出力キャパシタＣｏｕｔを含む。付加的な構成要素も可能である。例えば、入力キャパシタＣｉｎ、及びコントローラ１０２へのＶＤＤ入力上のキャパシタが示されている。入力電圧ＶｉｎがＶｉｎ入力端子に提供され、パルス幅変調された信号が、コントローラのＰＷＭ入力に提供される。ＰＷＭ入力信号は、出力電圧Ｖｏの電圧レベルを制御するためコントローラ１０２により用いられる。ＰＷＭ入力信号を調節することにより、異なる出力電圧レベルが入力電圧Ｖｉｎに基づいて可能とされる。従って、Ｖｉｎ入力電圧は、異なる（典型的に、一層低い）出力電圧Ｖｏに変換される。
【０００９】
トランジスタ１００はトランジスタ対１１０を含み、トランジスタ対１１０は、「ハイサイド」トランジスタ１２０（「制御ＦＥＴ」と称されることもある）及び「ローサイド」トランジスタ１３０（「同期ＦＥＴ」と称されることもある）を含む。トランジスタ１２０、１３０は、スイッチとして機能し、コントローラ１０２による制御下でオン及びオフにされる。コントローラは、ハイサイドトランジスタ１２０のゲートを制御するハイサイドゲート制御出力信号（ＨＧ）、及びローサイドトランジスタ１３０のゲートを制御するローサイドゲート制御出力信号（ＬＧ）をアサートする。コントローラは、ＰＷＭ入力信号のレベルに従って、ハイ及びローサイドトランジスタ１２０、１３０の各々を相互にオン及びオフにする。これら２つのトランジスタ１２０、１３０は、概して両方同時にオンにされることはなく、従って、一つがオンである間、他方がオフであり、その逆も同様であるが、両方のトランジスタは同時にオフにされ得る。トランジスタのデューティサイクルは、出力電圧Ｖｏの出力電圧レベルを指示する。
【００１０】
本明細書において提供される様々な例に従って、トランジスタ対１１０（ハイサイドトランジスタ１２０及びローサイドトランジスタ１３０を含む）は、単一半導体基板上に形成される。従って、トランジスタ１２０、１３０は、単一の半導体チップ上にモノリシックに集積される。図２は、バックコンバータ１００に用いるためのモノリシックに集積されたトランジスタ対１１０ａの一例を示す。ローサイドトランジスタ１３０は半導体構造の左側に示されており、ハイサイドトランジスタ１２０は半導体構造の右側に示されている。エッジ領域１０９（例えば、誘電体）が、２つのトランジスタ１２０、１３０を分離する。ローサイドトランジスタ１３０は、ソースダウンＭＯＳＦＥＴとして実装され得る。ハイサイドトランジスタ１２０は、ＬＤＭＯＳトランジスタとして実装され得る。
【００１１】
この例では、ローサイドトランジスタ１３０はｎドープされたドレインを含み、ｎドープされたドレインは、必要とされる降伏電圧を維持するために充分に長い軽くドープされたドレイン領域（Ｎ−ＬＤＤ）１３２、基板１３８によって形成されるソース、及びゲート１３４を含む。Ｎ−ＬＤＤ１３２への電気的接続が金属１３６を通して提供され、これがバイア１３７を下へＮ−ＬＤＤ１３２に提供される。ソースは、Ｐ＋ドープされた基板１３８により提供され、そのドーピング濃度は概して、頂部表面１３８ａから、反対の底部表面１３８ｂに向かって増大する。ゲート１３４及びＮ−ＬＤＤ１３２はシリコン基板１３８の一つの側に提供され、ソース接続１１５は基板１３８上のシリコンの裏側にある。
【００１２】
ハイサイドトランジスタ１２０は、ｎドープされたウェル領域（Ｎ−ウェル）１２２に形成されるドレイン、ｐドープされた（Ｐ＋）領域１２６に形成されるソース、及びゲート１２４を含む。Ｎ−ウェル１２２（ドレイン）への電気的接続が金属１２８により提供され、これがバイア１２７を下へＮ−ウェル／ドレインに提供される。そのため、ハイサイドトランジスタ１２０のソースはＰ＋領域１２６の一部として形成され、ドレインはＮ−ウェル１２２に形成される。ローサイドトランジスタ１３０のＮ−ＬＤＤ１３２におけるドレインは、ハイサイドトランジスタ１２０のＰ＋領域１２６におけるソースに金属を介して電気的に接続され、これがスイッチノードＶＳＷ１４０を形成する。領域１２９は誘電性材料である。ハイサイドトランジスタ１２０のＮ−ウェル１２２（ドレイン）はバックコンバータ（図１も参照）の入力ノードＶｉｎを形成し、バックコンバータへの接続が電気的コンタクト１１７において成され得る。バックコンバータの出力ノードＶｏは、インダクタＬ１（図１に図示するように）を介してＶＳＷノード１４０によりコンタクト１１６を介して提供される。
【００１３】
図２の例（及び、図３及び図４）におけるローサイドトランジスタ１３０はソースダウンＭＯＳＦＥＴであり、そのため、電流は概して、構造をＮ−ＬＤＤ１３２（ドレイン）からゲート制御チャネルを介して垂直に下に、そして基板１３８（ソース）を介して下に、及び、構造の裏側（即ち、基板１３８のＮ−ＬＤＤ１３２とは反対側）を出て流れる。この集積トランジスタ対１１０におけるハイサイドトランジスタ１２０は、ＬＤＭＯＳトランジスタであり、電流がＶｉｎノードからＮ−ウェル１２２におけるドレインへのバイア１２７を下方に、デバイスに形成されるチャネル（具体的には図示せず）を横切ってＰ＋領域１２６（ソース）へ、そして金属ＶＳＷノード１４０を横切ってローサイドトランジスタ１３０のＮ−ＬＤＤ領域１３２のドレインへ流れる。
【００１４】
ハイサイドトランジスタ１２０とローサイドトランジスタ１３０との間の隔離が、少なくとも部分的に、Ｎ−ウェル１２２により提供され、Ｎ−ウェル１２２は、基板１３８とハイサイドトランジスタのソースとの間に形成される。Ｎ−ウェル１２２及びＰ＋領域１２６はＰＮ接合を形成し、これは、ｎドープされたウェル（Ｎ−ウェル１２２）への入力電圧Ｖｉｎの印加に起因して逆バイアスされる。逆バイアスされたＰＮ接合として、電流はＮ−ウェル１２２を介してハイサイドトランジスタ１２０のＰ＋領域１２６から、ローサイドトランジスタ１３０のソースでもある基板１３８へ流れることができない。そのため、２つのトランジスタ１２０、１３０のソースは、互いから隔離される。
【００１５】
図２の例はまた、種々のゲート１３４及び１２４の上に形成されるフィールドプレート１３１ａ、１３１ｂ、及び１３１ｃを含む。フィールドプレート１３１ａ〜ｃは、金属であり、接地された基板１３８に接続される。フィールドプレート１３１ａ〜ｃは、トランジスタゲートに対して電気的遮蔽を提供する。フィールドプレート１３１ａは、トレンチ１１９内に提供されるポイント１３５で基板に接続される。フィールドプレート１３１ｂは、トランジスタ間のエッジ領域における基板に形成されるトレンチ１４１内の基板１３８に接続される。フィールドプレート１３１ａ及びｂの金属は、接地された基板１３８との充分なコンタクトエリアを介して良好に接地される。トレンチ１３９の深さは、改善された接地性能のために基板の一層高いドープされたエリアへのコンタクトポイントを提供する。ハイサイドゲート１２４はまた、金属ＶＳＷノード１４０の一部であるフィールドプレート１３１ｃにより遮蔽される。
【００１６】
図３は、図２のものに類似して、モノリシックに集積されたトランジスタ対１００ｂを提供する。図２及び図３の構造間の違いは、図３の構造が絶縁層１５０を含むという点である。様々な実装において、絶縁層１５０は、ハイサイドトランジスタ１２０のＮ−ウェル１２２（ドレイン）と基板１３８の少なくとも一部との間に提供される。絶縁層１５０は、例えば、酸素注入又はその他の絶縁性ドーピングにより形成され得る。絶縁層１５０は、Ｐ＋基板１３８からのハイサイドＮ−ウェル１２２の付加的な切り離しを提供し、また、別の状況ではハイサイドＰ＋領域１２６、Ｎ−ウェル１２２、及び基板１３８によって形成され得る寄生ｐ／ｎ／ｐバイポーラトランジスタを更にディセーブルするように機能する。
【００１７】
図４は、バックコンバータ１００のためのモノシリックに形成されたトランジスタ対１１０ｃの更に別の実装を示す。図４の例において、ローサイドトランジスタ１３０ｃは、付加的なゲート（ＬＧ）が示されているが、図２及び３の実装と概して同じである。但し、ハイサイドトランジスタ１２０ｃは、前の実施例におけるものとは異なる。図４において、Ｎ−ＬＤＤ領域１５５はハイサイドトランジスタのドレインを表し、Ｐ−ウェル１５７はハイサイドトランジスタのソースを表す。Ｐ−ウェル領域は、ｐドープされた領域であり、概して隣接のＰ＋領域１６１及び１６３と同じ電圧電位である。Ｐ＋領域１６１及び１６３は、Ｐ−ウェル１５７より高いドーピング濃度を有する。電圧スイッチノード（ＶＳＷ）１４０が、Ｎ−ＬＤＤ領域１３２（ローサイドトランジスタ１３０ｃのドレイン）をハイサイドトランジスタ１３０ｃのソースに接続する。より具体的には、ＶＳＷノード１４０の金属は、トレンチ１７２を下方に提供され、それにより、Ｐ＋領域１６１に接する。また、Ｐ＋領域１６３は、トレンチ１７５におけるＶＳＷノード１４０からの金属により接触される。図４は、ＶＳＷノード１４０の２つの異なるインスタンスを示すように見えるが、これら２つのＶＳＷノード１４０のインスタンスは、部分的にトレンチ１７２、１７５、及び１７７内の金属を介して及びＰ＋領域１６１、１６３、及びＰ−ウェルを介して、また、図４には示していない構造における別個の金属接続によっても、共に接続される。同様に、図４に示すＶｉｎノード１２８の２つのインスタンスは、図４において金属（図示せず）により共に電気的に接続される。図４における領域１４９は、Ｖｏｕｔノード１４０からＶｉｎノード１２８を電気的に隔離するための誘電性材料を表す。
【００１８】
図４の構造は、ハイサイドトランジスタ１２０ｃ及びローサイドトランジスタ１３０ｃとの間の改善された隔離のためにＮ−ウェル１２２内のＰ−ウェル１５７を含む。また、Ｖｏｕｔ（ＶＳＷノード１４０）からＮ−ウェル１２２への低抵抗経路を提供するためハイサイドトランジスタ１２０ｃとともに個別のＮ−シンカー１８０が含まれる。Ｎ−シンカーは、重くｎドープされた領域であり、Ｎ−ウェル電位が、電流フローに起因して構造を水平方向に介する最小電圧変動を有するＶｏｕｔ（ＶＳＷ）電位であることを確実にすることを助ける。
【００１９】
図２及び図３の構造の場合とは異なり、図４の構造におけるＮ−ウェル１２２は、ハイサイドトランジスタのドレインを表わさない。しかし、前述の構造と同様に、図４のＮ−ウェル１２２は、ローサイドトランジスタ１３０からハイサイドトランジスタ１２０を隔離することを助ける。
【００２０】
上述したように、図４における種々のゲート１３４及び１２４は、その金属が種々のトレンチにおけるＰ＋領域と接する、フィールドプレート１３１で遮蔽される。
【００２１】
本明細書に記載される実施例は概して、他の解決策が達成し得るより小さな寄生インダクタンス及び高い変換効率を達成する。バックコンバータが一対のディスクリートパワートランジスタにより構成される場合、トランジスタパッケージング及び印刷回路基板（ＰＣＢ）トレースに関連付けられる寄生ソースインダクタンスは、コンバータのスイッチング性能及びコスト付加的な電力損失に影響を与え得る。上記の開示された例において、ローサイドトランジスタ１３０のＮ−ＬＤＤ１３２におけるドレインは、金属を介して直接的にハイサイドトランジスタ１２０のＰ＋領域１２６におけるソースに電気的に接続される。（別の状況ではディスクリートトランジスタ実装において存在し得るトランジスタパッケージング及びＰＣＢトレースに関連付けられる）ハイサイドトランジスタの寄生ソースインダクタンスが、回路から取り除かれる。従って、上述の付加的な電力損失が回避される。
【００２２】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
【図１】
0006649890.tif 000002
【図２】
0006649890.tif 000003
【図３】
0006649890.tif 000004
【図４】
0006649890.tif 000005