(57)【特許請求の範囲】
【請求項１】
有機マトリクスフレームによって画定される埋め込みチップ用のチップソケットであって、前記有機マトリクスフレームが少なくとも１つのビア層を備え、前記ビア層内において、前記チップソケットのまわりのフレームを通る少なくとも１つのビア柱が、下側電極、誘電層および上側電極を備える少なくとも１つのコンデンサと連結され、
前記ビア柱が前記上側電極を含んで、前記チップソケット周りの有機マトリクスフレームに組み込まれ、
前記コンデンサが、下側電極および誘電層を備え、前記少なくとも１つのビア柱が、前記誘電層の上に立って前記コンデンサの上側電極として機能し、
前記コンデンサが、コンデンサの容量を調整するために制御される、前記ビア柱の断面積によって規定される断面積を有し、
(前記誘電層と接触する前記ビア柱の接触面積)×（前記誘電層の誘電率）÷（前記誘電層の厚み）＝（前記コンデンサの容量）、であることを特徴とするチップソケット。
【請求項２】
前記コンデンサの誘電体が、Ｔａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３、ＢａＯ４ＳｒＴｉおよびＡｌ２Ｏ３からなる群の少なくとも１つを備えることを特徴とする請求項１に記載のチップソケット。
【請求項３】
前記コンデンサの下側電極が、貴金属を備えることを特徴とする請求項１に記載のチップソケット。
【請求項４】
前記コンデンサの下側電極が、金、プラチナおよびタンタルからなる群から選ばれる金属を備えることを特徴とする請求項１に記載のチップソケット。
【請求項５】
前記コンデンサの上側電極が、金、プラチナおよびタンタルからなる群から選ばれる金属を備えることを特徴とする請求項１に記載のチップソケット。
【請求項６】
前記コンデンサが、下側電極、誘電層、及び上側電極を備え、前記少なくとも１つのビア柱が、前記コンデンサの上に立っていることを特徴とする請求項１に記載のチップソケット。
【請求項７】
前記少なくとも１つのコンデンサが、１．５ｐＦと３００ｐＦとの間の容量を有することを特徴とする請求項１に記載のチップソケット。
【請求項８】
前記少なくとも１つのコンデンサが、５ｐＦと４５ｐＦとの間の容量を有することを特徴とする請求項１に記載のチップソケット。
【請求項９】
前記有機マトリクスフレームが、少なくとも１つのフィーチャ層を更に備えることを特徴とする請求項１に記載のチップソケット。
【請求項１０】
少なくとも１つの電子構成部品が、前記ソケット内に埋め込まれて、前記少なくとも１つのビア柱に電気的に連結されることを特徴とする請求項１に記載のチップソケット。
【請求項１１】
前記少なくとも１つの電子構成部品が、第２のコンデンサを備えることを特徴とする請求項１に記載のチップソケット。
【請求項１２】
前記第２のコンデンサが、少なくとも１つの端部上に金属終端部を有する個別構成要素であることを特徴とする請求項１１に記載のチップソケット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改良されたチップパッケージングを、ならびにとりわけコンデンサおよびフィルタのような受動素子がチップパッケージ内に組み込まれる埋め込みチップを目的とする。
【背景技術】
【０００２】
ますます複雑な電子構成部品の小型化に対するますますより大きな需要によって駆り立てられて、コンピュータおよび遠隔通信装置のような民生用電子機器が、より集積化されるようになっている。これは、誘電材料によって互いに電気的に絶縁される高密度の多数の導電層およびビアを有するＩＣ基板およびＩＣインターポーザのような支持構造体に対する要求を作り出した。
【０００３】
この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。
【０００４】
これらの要件を達成するための種々のアプローチのうち、層の間に相互接続ビアを作り出す１つの広く実現された製造技法が、メッキ技法によってその中に堆積される金属、通常銅によるその後の充填のために、その後置かれた誘電体基板中に前に堆積された金属層まで通して穴開けするためにレーザーを使用する。ビアを作り出すこのアプローチは時には『ドリルアンドフィル』と称され、それによって作り出されるビアは、『ドリルアンドフィルビア』と称されることができる。
【０００５】
複数の欠点が、ドリルアンドフィルビアアプローチにはある。各ビアが別々に穴開けされる必要があるので、処理率が限定され、精巧な多ビアＩＣ基板およびインターポーザを製作するコストがひどく高くなる。大きな配列では、ドリルアンドフィル方法論によって互いに極めて近傍に異なるサイズおよび形状を有する高密度の高品質ビアを生成することは、困難である。さらに、レーザー穴開けされたビアは誘電材料の厚さを通して内部に粗い側壁およびテーパーを有する。このテーパリングは、ビアの有効径を減少させる。それはまた、特に超小型ビア径で前の導電性金属層に対する電気接触に悪影響を与え、それによって信頼性問題を引き起こすかもしれない。その上、側壁は穴をあけられる誘電体がポリマーマトリクス内にガラスまたはセラミックファイバを備える複合材料であるところでとりわけ粗く、および、この粗さは追加的な迷いインダクタンスを作り出すかもしれない。
【０００６】
穴開けされたビアホールの充填プロセスは、通常銅の電気メッキによって達成される。電気メッキ堆積技法は陥凹形成に結びつく可能性があり、ここで、小さなクレータがビアの終端に生ずる。あるいは、ビアチャネルが、それが保持することができるより多くの銅で充填されるところでオーバフィルが起こる場合があり、および、周囲の材料の上に突き出る半球形の上面が作り出される。高密度基板およびインターポーザを製作する時必要に応じて、その後ビアを順に重ねてスタックする時、陥凹形成およびオーバフィルの両方が困難を作り出す傾向がある。さらに、理解されるであろうことは、特にそれらがインターポーザまたはＩＣ基板設計の同じ相互接続層内でより小型のビアに近接している時、大きなビアチャネルは均一に充填するのが困難であることである。
【０００７】
受け入れられるサイズおよび信頼性の範囲が時間とともに向上しているとはいえ、上記の欠点はドリルアンドフィル技術に固有であり、可能なビアサイズの範囲を限定すると予測される。レーザー穴開けが丸いビアチャネルを作り出すために最良であることが更に注意される。スロット形状のビアチャネルが理論的にレーザーミリングによって製作されることができるとはいえ、実際、製作されることができる幾何学形状の範囲はいくぶん限定され、および、与えられた支持構造体のビアは一般的に円柱形で実質的に同一である。
【０００８】
ドリルアンドフィルによるビアの製作は高価であり、および相対的に費用効果的な電気メッキプロセスを使用してそれによって銅によって作り出されるビアチャネルを均一に一貫して充填することは困難である。
【０００９】
複合誘電材料内にレーザー穴開けされたビアは、実用的に６０×１０−６ｍ（６０ミクロン）の直径に限定され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状および粗い側壁に苦しむ。
【００１０】
前述のレーザー穴開けの他の限定に加えて、異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。
従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィルの典型的問題は悪化する。
【００１１】
ドリルアンドフィルアプローチの欠点の多くを克服する一代替案は、別名『パターンメッキ』技術を使用して、フォトレジスト内に作り出されるパターンに銅または他の金属を堆積することによってビアを製作することである。
【００１２】
パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がその上に堆積され、その後露光されてパターンを作り出し、かつシード層を露出させる溝を作るために選択的に除去される。ビア柱が、銅をフォトレジスト溝に堆積することによって作り出される。残りのフォトレジストが次いで除去されて直立ビア柱を残し、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバマットである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。種々の技法およびプロセスが、次いで誘電材料を平坦化するために使用され、それの一部を除去してビア柱の端部を露出し、そこで次の金属層を構築するためにそれによって接地に対する導電接続を可能にすることができる。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。
【００１３】
以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層が基板の端部に堆積され、および、パターンがその中に現像される。現像されたフォトレジストのパターンが剥離され、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。
【００１４】
未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。平坦化の後、所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。
【００１５】
上記したパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的に銅由来の『ビア柱』およびフィーチャ層として公知である。
【００１６】
理解されるであろうことは、マイクロエレクトロニクスの進化の全般的な推進力が高い信頼性を有するますますより小さい、より薄い、より軽いおよびより強力な製品を製作する方へ向けられるということである。厚い、コアを持つ相互接続部の使用は極薄の製品が到達可能であることを妨げる。相互接続ＩＣ基板または『インターポーザ』内にますますより高い密度の構造体を作り出すために、ますますより小さい接続部のますますより多くの層が必要とされる。実際に、時には、互いの端部上に構成要素をスタックすることが、望ましい。
【００１７】
メッキした積層構造体が銅または他の適切な犠牲基板上に堆積されるならば、基板がエッチング除去され、自立コアレス層状構造体を残すことができる。更なる層が、犠牲基板に以前に接着された側面上に堆積され、それによって両面ビルドアップを可能にすることができ、それが反りを最小化して平面性を達成するのを補助する。
【００１８】
高密度相互接続部を製作するための１つの柔軟な技術が、誘電マトリクス内の金属ビアまたはフィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーであることができる。一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは、奇数または偶数の層を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ  Ｍｕｌｔｉｌａｙｅｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。
【００１９】
例えば、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載する。この方法は、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化し、その後ビアを終端することによって形成されることができる。この刊行物は、全体として本願明細書に引用したものとする。
【００２０】
Ｈｕｒｗｉｔｚ他に付与された（特許文献２）が、第２のＩＣダイと直列に接続される第１のＩＣダイを支持するためのＩＣ支持体を製作するための一方法であって、このＩＣ支持体が絶縁周囲内の銅フィーチャおよびビアの交互層のスタックを備え、第１のＩＣダイがＩＣ支持体上へボンディング可能であり、および第２のＩＣダイがＩＣ支持体内部でキャビティ内にボンディング可能であり、キャビティが、銅ベースをエッチング除去し、かつビルトアップ銅を選択的にエッチング除去することによって形成される方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。
【００２１】
Ｈｕｒｗｉｔｚ他に付与された（特許文献３）が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。
【００２２】
時間とともに、ドリルアンドフィル技術およびビア柱堆積の両方が更なる小型化ならびにより高密度のビアおよびフィーチャを伴う基板の製作を可能にすることが予測される。それにもかかわらず、おそらくビア柱技術の開発が競争力を維持するように見える。
【００２３】
基板は、チップが他の構成要素とインタフェースすることを可能にする。チップと基板との間の電子通信を可能にするために信頼性が高い電子接続をもたらすアセンブリプロセスを通して、チップが基板にボンディングされなければならない。
【００２４】
外界に対してインターポーザ内にチップを埋め込むことは、チップパッケージを縮小し、外界に対する接続部を短縮することを可能にし、基板アセンブリプロセスに対してダイを除去し、かつ向上した信頼性を潜在的に有するより簡単な製造によってコスト削減を提供する。
【００２５】
基本的に、アナログ、デジタルおよびＭＥＭＳチップのような能動素子を埋め込む概念はチップ周辺にビアを有するチップ支持構造体または基板の構成を必要とする。
【００２６】
埋め込みチップを達成する一方法は、支持構造体の回路がダイユニットサイズより大きいウエハ上のチップ配列上へチップ支持構造体を製作することである。これは、ファンアウトウエハ層パッケージング（ＦＯＷＬＰ）として公知である。シリコンウェハのサイズが大きくなっているとはいえ、高価な材料セットおよび製造プロセスが依然としてウエハ直径サイズを１２インチに限定しており、それによってウエハ上に配置することができるＦＯＷＬＰユニットの数を限定する。１８インチのウエハが考慮中であるにもかかわらず、必要とされる投資、材料セットおよび機器は依然として不明である。限定された数の一度に処理されることが出来るチップ支持構造体はＦＯＷＬＰの単価を増加させ、かつ無線通信、家電機器および自動車市場のような高度に競争的な価格設定を必要とする市場に対してそれをあまりに高価にする。
【００２７】
ファンアウトまたはファンイン回路としてシリコンウェハの上に配置される金属フィーチャが数ミクロンまでの厚さに限定されるので、ＦＯＷＬＰはさらに性能制約を代表する。これは、電気抵抗の難題を作り出す。
【００２８】
代替製作ルートは、チップを切り離すためにウエハを切断してかつ銅相互接続部を備えた誘電層からなるパネル内にチップを埋め込むことを含む。パネルが単一プロセスで埋め込まれる非常にさらに多くのチップによって、とてもより大きくなることができることが、この代替ルートの１つの利点である。例えば、１２インチウエハが例えば５ｍｍｘ５ｍｍの寸法を有する２，５００個のＦＯＷＬＰチップが１度に処理されることを可能にするのに対して、出願人Ｚｈｕｈａｉ  Ａｃｃｅｓｓで用いられる現在のパネルは２５インチｘ２１インチであり、１０，０００個のチップが１度に処理されることを可能にする。この種のパネルを処理する価格がウエハ加工より有意に安価であるので、かつパネルあたりのスループットがウエハのスループットより４倍高いので、単価が有意に低下し、それによって新規の市場を開くことができる。
【００２９】
両方の技術において、業界で用いられるトラックの線間隔および幅は時間とともに縮小しており、パネル上の標準が１５ミクロンから１０ミクロンまで下がり、およびウエハで５ミクロンから２ミクロンまで下がっている。
【００３０】
埋め込みの利点は多い。ワイヤボンディング、フリップチップまたはＳＭＤ（面実装部品）半田付けのような、第１レベルアセンブリコストが解消される。ダイおよび基板が単一製品内で継ぎ目なく接続されるので、電気性能が向上する。パッケージ化されたダイはより薄型であり、改良されたフォームファクタを与え、および埋め込みダイパッケージの上側表面が、スタックされたダイおよびＰｏＰ（パッケージ上パッケージ）技術を用いるもののような更なる空間節減構成を含む他の用途に対して解放される。
【００３１】
ＦＯＷＬＰおよびパネルベースの埋め込みダイ技術の両方で、チップは、（ウエハまたはパネル上の）配列としてパッケージ化され、かつ一旦製作されたならば、ダイシングによって切り離される。
【００３２】
Ｗｉｆｉ、ブルートゥースなどのような、ＲＦ（無線周波数）技術は、携帯電話および自動車を含む種々のデバイス内に広く実現されている。
【００３３】
基底帯域処理およびメモリチップに加えて、ＲＦデバイスは特に種々の種類のコンデンサ、インダクタおよびフィルタのような受動素子を必要とする。この種の受動素子は表面実装されることができるが、ますますより強力な小型化およびコスト削減を可能にするために、この種のデバイスは基板内に埋め込まれることができる。
【００３４】
Ｈｕｒｗｉｔｚに付与された（特許文献４）が、金属電極およびセラミックまたは金属酸化物誘電層からなるコンデンサであって、ポリマーベースの封入材料内に埋め込まれ、かつ前記コンデンサの上に立つビア柱によって回路に接続されることができるコンデンサを備える基板を記述する。
【００３５】
（特許文献５）が、少なくとも１つのフィーチャ層および少なくとも１つの隣接するビア層を備え；これらの層がＸＹ平面内に延在して高さｚを有し、この構造体が少なくとも１個のフィルタをもたらすように少なくとも１個のインダクタと直列にまたは並列に連結される少なくとも１個のコンデンサを備え；少なくとも１個のビアが少なくとも１個のコンデンサの上に立つように、少なくとも１個のコンデンサが少なくとも１つのフィーチャ層と前記少なくとも隣接するビア層内の少なくとも１個のビアとの間にはさまれ、ならびに、第１のフィーチャ層および隣接するビア層の少なくとも１つがＸＹ平面内に延在する少なくとも１個のインダクタを含むことを特徴とする複合電子構造体を記述する。
【００３６】
Ｈｕｒｗｉｔｚに付与された（特許文献６）が、有機マトリクスフレームワークを通してソケットを取り囲む有機マトリクスフレームワークによって規定され、かつ有機マトリクスフレームワークを通して金属ビアのグリッドを更に備えるチップソケットの配列を教示する。チップがソケット内に配置され、そして次に、ポリマーベースの誘電体によって適所に保持され、それによってフレーム内にチップを埋め込むことができる。
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」
【特許文献２】米国特許第７，６６９，３２０号明細書、名称「チップパッケージング用のコアレスキャビティ基板およびそれらの製作」
【特許文献３】米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」
【特許文献４】米国特許出願第１３／９６２，０７５号明細書、名称「ポリマー誘電体に埋め込まれた薄膜コンデンサ」、２０１３年８月８日出願
【特許文献５】米国特許出願第１３／９６２，３１６号明細書、名称「多層構造および埋め込みフィーチャ」、２０１３年８月８日出願
【特許文献６】米国特許出願第１４／２６９，８８４号明細書、名称「ポリマーマトリクスを備えたインターポーザフレームおよび製作の方法」、２０１４年５月５日出願
【特許文献７】米国特許出願第１３／９１２，６５２号明細書
【特許文献８】米国特許出願第１３／４８２，０９９号明細書
【特許文献９】米国特許出願第１３／４８３，１８５号明細書
【特許文献１０】米国特許出願第１３／４８３，２３４号明細書
【発明の概要】
【００３８】
本発明は、（特許文献４）；（特許文献５）および（特許文献６）に対する優先権を主張する。
【課題を解決するための手段】
【００３９】
第１の態様が、有機マトリクスフレームワークによって規定されるチップソケットであって、この有機マトリクスフレームワークが、ソケットのまわりのフレームワークを通して少なくとも１個のビアが下側電極、誘電層およびビア柱と接触する上側電極を備える少なくとも１個のコンデンサを含む少なくとも１つのビア柱層を備えるチップソケットを目的とする。
【００４０】
一般的に、コンデンサの誘電体が、Ｔａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３およびＡｌ２Ｏ３からなる群の少なくとも１つを備える。
【００４１】
一般的に、コンデンサの下側電極が、貴金属を備える。
【００４２】
任意選択で、下側電極が金、プラチナおよびタンタルからなる群から選ばれる金属を備える。
【００４３】
実施態様によっては、上側電極が金、プラチナおよびタンタルからなる群から選ばれる金属を備える。
【００４４】
一般的に、少なくとも１個のビアが、少なくとも１個のコンデンサの上に立っている。
【００４５】
任意選択で、上側電極がビア柱を備える。
【００４６】
好ましくは、コンデンサがコンデンサの容量を調整するために慎重に制御されるビア柱の断面積によって規定される断面積を有する。
【００４７】
実施態様によっては少なくとも１個のコンデンサが１．５ｐＦと３００ｐＦとの間の容量を有する。
【００４８】
好ましい実施態様では、少なくとも１個のコンデンサが、５ｐＦと１５ｐＦとの間の容量を有する。
【００４９】
任意選択で、フレームワークが少なくとも１つのフィーチャ層を更に備える。
【００５０】
任意選択で、少なくとも１個の電子構成部品がソケット内に埋め込まれてかつ少なくとも１個のビアに電気的に結合される。
【００５１】
任意選択で、少なくとも１個の電子構成部品が第２のコンデンサを備える。
【００５２】
実施態様によっては、第２のコンデンサが少なくとも１つの端部上に金属終端部を有する個別構成要素である。
【００５３】
実施態様によっては、第２のコンデンサが金属−絶縁体−金属（ＭＩＭ）コンデンサである。
【００５４】
実施態様によっては、金属−絶縁体−金属（ＭＩＭ）コンデンサがＴａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３およびＡｌ２Ｏ３からなる群の少なくとも１つからなる誘電層を備える。
【００５５】
実施態様によっては、金属−絶縁体−金属（ＭＩＭ）コンデンサの下側電極が貴金属を備える。
【００５６】
実施態様によっては、下側電極が金、プラチナおよびタンタルからなる群から選ばれる金属を備える。
【００５７】
実施態様によっては、金属−絶縁物−金属（ＭＩＭ）の上側電極が、金、プラチナおよびタンタルからなる群から選ばれる金属を備える。
【００５８】
任意選択で、金属−絶縁物−金属（ＭＩＭ）コンデンサが絶縁物キャリアに取り付けられる。
【００５９】
実施態様によっては、絶縁物キャリアがシリコン（Ｓｉ）、ＳｉＯ２（シリカ）、ガラス、ＡｌＮ、アルミナおよびｃ−面サファイヤＡｌ２Ｏ３（０００１）からなる群の少なくとも１つを備える。
【００６０】
実施態様によっては、金属−絶縁物−金属（ＭＩＭ）コンデンサのプレートがフィーチャ層によってビアに連結される。
【００６１】
一般的に、ソケット内に埋め込まれる構成要素が、埋め込みコンデンサを有する少なくとも１個のビアに少なくとも１つのフィーチャ層によって連結される。
【００６２】
任意選択で、このシステムがフレームの片側上のフィーチャ層を更に備え、および埋め込み構成要素がインダクタを備える。
【００６３】
任意選択で、フレーム内の埋め込み構成要素、ソケット内の埋め込み構成要素およびフィーチャ層内の少なくとも１個のフィーチャが、フィルタとして機能する回路をもたらす。
【００６４】
任意選択で、このフィルタが、基本的ＬＣ低域フィルタ、ＬＣ高域フィルタ、ＬＣ直列帯域フィルタ、ＬＣ並列帯域フィルタおよび低域並列チェビシェフフィルタからなる群から選択される。
【００６５】
任意選択で、ソケットに実装されるチップが、フレーム内にビア柱を備えるファラデーケージによって電磁放射から保護され、それによって電磁干渉を最小化する。
【００６６】
実施態様によっては、ファラデーケージがフレーム内にフィーチャ層を更に備える。
【００６７】
更なる態様が、複数のチップを受け入れるための複数のソケットを備えるフレームワークであって、各ソケットがフレームを備え、およびフレームワークが銅ビア柱のグリッドワークおよび少なくとも１個のコンデンサを備えるフレームワークを目的とする。
【００６８】
任意選択で、プロセッサチップが１個のソケット内に埋め込まれ、および少なくとも１個のコンデンサを備える受動チップが第２のソケット内に埋め込まれる。
【００６９】
更なる一態様が、各チップソケットがフレームによって取り囲まれる、配列として配置される複数のチップソケットを備えるフレームワークを目的とする。
【００７０】
任意選択で、少なくとも１個のプロセッサチップが少なくとも１個のソケット内に埋め込まれる。
【００７１】
更なる一態様が、ソケットを取り囲むフレームの有機マトリクスフレームワークによって規定され、かつ少なくとも１個の金属ビア柱が少なくとも１個のコンデンサと直列に連結される有機マトリクスフレームワークを通して金属ビア柱のグリッドを更に備えるチップソケットの配列を目的とする。
【００７２】
任意選択で、コンデンサが下側電極および誘電層を備え、かつ少なくとも１個のビア柱が少なくとも１個のコンデンサの上に立つように少なくとも１個のビア柱のベースに組み込まれる。
【００７３】
任意選択で、少なくとも１個のビア柱が少なくとも１個のコンデンサの上側電極を備える。
【００７４】
任意選択で、フレームが少なくとも１個のインダクタが少なくとも１つのフィーチャ層内に形成される少なくとも１つのフィーチャ層を備える。
【００７５】
一般的に、有機マトリクスフレームワークがガラスファイババンドルを更に備える。
【００７６】
一般的に、各ビアが広さ２５ミクロンから５００ミクロンの範囲である。
【００７７】
一般的に、各ビアが円柱形でかつ２５ミクロンから５００ミクロンまでの範囲の直径を有する。
【００７８】
一般的に、少なくとも１個のソケットのまわりのフレームが、交互になっているビア柱およびフィーチャ層を備え、かつ少なくとも１つのビア柱層および１つのフィーチャ層を備える。
【００７９】
一般的に、有機マトリクスフレームワークが複数の層を備え、およびグリッドワークが複数のビア柱層を備え、連続的なビア柱層の各対が、フィーチャ層によって隔てられる。
【００８０】
実施態様によっては、少なくとも１個のソケットのまわりのフレームが、少なくとも１つのビア柱層および１つのフィーチャ層にまたがる交互になるビア柱およびフィーチャの連続的コイルを備える。
【００８１】
任意選択で、少なくとも１個のビア柱が細長いビア柱を備える。
【００８２】
任意選択で、細長いビア柱の連続的コイルが複数のビア柱層にまたがる。
【００８３】
任意選択で、この配列が異なる寸法の隣接するチップソケットを備える。
【００８４】
任意選択で、この配列が異なるサイズの隣接するチップソケットを備える。
【００８５】
任意選択で、この配列が異なる形状の隣接するチップソケットを備える。
【００８６】
任意選択で、このフレームワークが少なくとも１つのフィーチャ層および少なくとも１つの隣接するビア層を備え、前記層がＸＹ平面内に延在して高さｚを有し、この複合電子構造体が、少なくとも１個のインダクタと連結される少なくとも１個のコンデンサを備え、この少なくとも１個のコンデンサが下側電極および誘電層を備え、かつ、この少なくとも１個のビアがこの少なくとも１個のコンデンサの上に立ち、かつ任意選択で上側電極を形成するように、この少なくとも１つのフィーチャ層とビア柱との間にはさまれるビア層のベースに組み込まれ、このビア層がポリマーマトリクス内に埋め込まれ、そしてこの少なくとも１個のインダクタが第１のフィーチャ層および隣接するビア層の少なくとも１つ内に形成される。
【００８７】
任意選択で、少なくとも１個のコンデンサおよび少なくとも１個のインダクタが直列に連結される。
【００８８】
任意選択で、このフレームがビア層の上の少なくとも第２のフィーチャ層を備え、ならびにこの少なくとも１個のコンデンサおよびこの少なくとも１個のインダクタがフィーチャ層経由で並列に連結される。
【００８９】
任意選択で、この少なくとも１個のインダクタがフィーチャ層内に製作される。
【００９０】
任意選択で、この少なくとも１個のインダクタが螺旋状に巻きつけられる。
【００９１】
任意選択で、このインダクタのインダクタンスが少なくとも０．１ｎＨである。
【００９２】
任意選択で、このインダクタのインダクタンスが５０ｎＨ未満である。
【００９３】
任意選択で、更なるインダクタがビア層内に製作される。
【００９４】
任意選択で、この更なるインダクタのインダクタンスが少なくとも０．１ｎＨである。
【００９５】
任意選択で、少なくとも１個のインダクタおよび前記少なくとも１個のコンデンサが、基本的ＬＣ低域フィルタ、ＬＣ高域フィルタ、ＬＣ直列帯域フィルタ、ＬＣ並列帯域フィルタおよび低域並列チェビシェフフィルタからなる群から選択されるフィルタをもたらす。
【００９６】
任意選択で、少なくとも１個のソケットがポリマーマトリクス内の少なくとも１個のコンデンサを備えるチップを含有し、ならびに、フレームワークおよびチップがビアの端部を露出させるために薄くされ、ならびに接続部および終端部が薄くされたポリマーマトリクスの各側面上にフォトレジストを置くことによってかつフォトレジストのパターンに銅パッドを堆積することによって塗布され、フォトレジストが次いで剥離され、半田マスクが銅パッドの間に置かれ、保護コーティングが塗布される。
【００９７】
更なる一態様が、各々有機マトリクスフレームワークを通して銅ビア柱のグリッドを備える有機マトリクスフレームワークによって取り囲まれてかつ規定される、チップソケットの配列を備えるパネルであって、前記パネルが、１つのタイプのチップを収容するための第１のセットの寸法を備えたソケットを有する少なくとも１つの領域、および第２のタイプのチップを収容するための第２のセットの寸法を備えたソケットを有する、かつ少なくとも１個のビア柱が薄フィルムコンデンサを含む第２の領域を備えるパネルを目的とする。
【００９８】
任意選択で、パネルによって、少なくとも１個のビア柱が薄フィルムコンデンサの上に立っている。
【００９９】
任意選択で、少なくとも１個のビア柱が薄フィルムコンデンサの上側電極を備える。
【０１００】
任意選択で、パネルが極めて近傍に２つの異なるソケットタイプを備えた領域を備える。
【０１０１】
チップソケットのまわりに内蔵コンデンサを有するフレームの組合せが、例えば、携帯電話および自動車に広く使われているＷｉ−Ｆｉ、ブルートゥースなどのようなＲＦ（無線周波数）技術に、より高度な小型化、製造経済性および高められた信頼性をもたらす。
【０１０２】
保護コーティングは、ＥＮＥＰＩＧおよび有機ニスから選ばれることができる。
【０１０３】
用語ミクロンまたはμｍは、マイクロメートルまたは１０−６ｍを指す。
【図面の簡単な説明】
【０１０４】
本発明のより良い理解のためにおよびそれがどのように実行に移されることができるかを示すために、単に例証として添付の図面に、参照がここでなされる。
【０１０５】
ここで詳細に図面に対する特定の参照によって、示される詳細が例として、かつ、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される説明であると信じられることを提供するために提示される、と強調される。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、図面と共になされる記述は、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者にとって明らかにする。添付の図面において：
【０１０６】
【図１】ソケットを規定するポリマーベースの誘電体フレームの一部を切り取った前面を備えた概略等角投影図であり、フレームは、それの少なくとも１個が薄フィルムコンデンサを含む埋め込みビア柱を有する。
【図２】ソケットを規定するポリマーベースの誘電体フレームの概略切欠等角投影図であり、フレームは、それの少なくとも１個が薄フィルムコンデンサ含む埋め込みビア柱を有し、および、ソケットが埋め込み構成要素を含み、それがこの場合は追加的なコンデンサを備え、かつそこでフレーム内の埋め込みコンデンサを備えたビア柱が、インダクタを含むフィーチャ層によってソケット内の埋め込みコンデンサに連結される。
【図３】フィーチャ層内のインダクタおよびインダクタと直列に連結されるコンデンサの上に立つビア柱層内の隣接するビア柱の概略投影図である。ビアおよびフィーチャは明確にするため周囲の誘電体なしで示される。
【図４】ビア柱のベースでコンデンサと直列に連結されるビア層内のインダクタビアの概略投影図である。ビアおよびフィーチャは明確にするため周囲の誘電体なしで示される。
【図５】互いに直列にかつビアインダクタのビア層内のビア柱のベースでコンデンサに連結される、フィーチャ層内の１つおよびビア層内の１つの一対のインダクタの概略投影図である。ビアおよびフィーチャは明確にするため周囲の誘電体なしで示される。
【図６】コンデンサと並列に連結されるフィーチャ層内のインダクタの概略投影図であり、コンデンサおよびインダクタが、ビア柱および第２の上部フィーチャ層内のまたは多層構造の外側上のトレースによって共に連結されている。ビアおよびフィーチャは明確にするため周囲の誘電体なしで示される。
【図７】誘導ビアと直列にかつコンデンサと並列に連結されるフィーチャ層内のインダクタの概略投影図であり、コンデンサおよびインダクタビアが、第２の上部フィーチャ層内のまたは多層構造の外側上のトレースによって共に連結されている。ビアおよびフィーチャは明確にするため周囲の誘電体なしで示される。
【図８】フィーチャ層の間で連結されるビア柱の層を通しての概略断面図であり、示される１個のビア柱が一体化されたコンデンサを有する。
【図９−１】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する流れ図である；
【図９−２】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する流れ図である；
【図９−３】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する流れ図である；
【図９ｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｉｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｉｖ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｖ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｖｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｖｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｖｉｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｉｘ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｉｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｉｖ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｖ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｖｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｖｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｖｉｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｉｘ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｉｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｉｖ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｖ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｖｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｖｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｖｉｉｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｉｘ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｘ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図９ｘｘｘｉ】コンデンサおよびインダクタからなる埋め込みフィルタを備えた基板を製作するためのプロセスを例示する一連の概略断面例証であり、各例証が図９の対応するステップにマッチしている；
【図１０】図８のフィルタを終端するためのプロセスを例示する流れ図である；
【図１０ｘｘｘｉｉ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１０ｘｘｘｉｉｉ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１０ｘｘｘｉｖ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１０ｘｘｘｖ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１０ｘｘｘｖｉ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１０ｘｘｘｖｉｉ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１０ｘｘｘｖｉｉｉ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１０ｘｘｘｉｘ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１０ｘＬ】埋め込みフィルタを備えた基板を終端するためのプロセスを例示する一連の概略断面例証であり、各例証が図１０の対応するステップにマッチしている；
【図１１】細長いビアからなる、かつ埋め込みコンデンサを含むその中に埋め込まれる３層コイルを備えたフレームの概略図であり、製造法の柔軟性および、それが埋め込みフィルタなどを製作するためにどのように用いられることができるかを示す；
【図１２ａ】基本的ＬＣ低域フィルタの概略３次元図である；
【図１２ｂ】図１２ａの基本的ＬＣ低域フィルタがＬＣフィルタ回路としてどのように表すことができるかを示す；
【図１２ｃ】図１２ａの基本的ＬＣ低域フィルタの概略断面である；
【図１２ｄ】コンデンサの実効容量を規定するコンデンサがその上のビア柱に寸法を規定される図１２ａの基本的ＬＣ低域フィルタの概略断面である；
【図１２ｅ】頂部電極がその上のビア柱である図１２ａの基本的ＬＣ低域フィルタの概略断面である；
【図１３ａ】基本的ＬＣ高域フィルタの概略３次元図である；
【図１３ｂ】図１３ａの基本的ＬＣ高域フィルタがＬＣフィルタ回路構成要素としてどのように表すことができるかを示す；
【図１４ａ】基本的ＬＣ帯域直列フィルタの概略３次元図である；
【図１４ｂ】図１４ａの基本的ＬＣ帯域直列フィルタがＬＣフィルタ回路構成要素としてどのように表すことができるかを示す；
【図１５ａ】コンデンサおよびインダクタを備える基本的ＬＣ帯域並列フィルタの概略３次元図である；
【図１５ｂ】図１５ａの基本的ＬＣ帯域並列フィルタがＬＣフィルタ回路構成要素としてどのように表すことができるかを示す；
【図１６ａ】低域並列チェビシェフフィルタの概略３次元図、および
【図１６ｂ】低域並列チェビシェフフィルタがＬＣフィルタとしてどのように表すことができるかを示す。
【図１７】チップに対してその中にソケットを有していて、更にソケットのまわりにスルービアを有するポリマーまたは複合グリッドの一部の概略例証である；
【図１８】周囲のスルービアを備えた埋め込みチップを製作するために用いられるパネルの概略例証であり、パネルＩＴ  ＩＳの一部がどのように異なるタイプのチップに対するソケットを有することができるかを示す；
【図１９】ポリマーまたは例えばモールドコンパウンドのような複合材料によって適所に保持される各ソケット内のチップを備えた、図１７のポリマーまたは複合フレームワークの一部の概略例証である；
【図２０】ポリマー材料によって各ソケット内に保持される埋め込みチップを示し、更にパネルの両面上のスルービアおよびパッドを示すフレームワークの一部を通しての断面の概略例証である；
【図２１】埋め込みチップを含有するダイを通しての断面の概略例証である；
【図２２】隣接するソケット内に一対の異なるダイを含有するパッケージを通しての断面の概略例証である；
【図２３】図２１内に示されるそれのようなパッケージの概略底面図である；
【図２４】スルービアの配列を含むポリマーまたは複合パネルを製作するための製造プロセスを示す流れ図である；
【図２４ａ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｂ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｃ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｄ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｅ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｆ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｇ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｈ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｉ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｊ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｋ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｌ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｍ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２４ｎ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である；
【図２５】ドリルフィル技術が、打ち出されたソケットによってめっきしたスルーホールを作り出すためにどのように用いられることができるかを示す流れ図である；
【図２５ａ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である。
【図２５ｂ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である。
【図２５ｃ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である。
【図２５ｄ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である。
【図２５ｅ】流れ図２４の各ステップの後で得られる中間下部構造体の概略例証である。
【図２６】チップに対するソケットと一緒に埋め込まれるフィルタを備えたフレームの平面図である。
【０１０７】
図が概略例証だけであって、かつ一定の比率でないことが理解されよう。非常に薄い層が、厚く見えるかもしれない。フィーチャの幅は、それらの長さなどと釣合いを欠いているように見えるかもしれない。
【０１０８】
特に、注意されるであろうことは、ますますより強度の小型化に向けた要求に起因して、等価構造体が非常に異なる空間配置を有するように配置されることができ、したがっていくぶん異なるように見えるかもしれないことである。
【発明を実施するための形態】
【０１０９】
以下の記述では、チップを埋め込むためのソケット構造体が考慮される。ソケット構造体は、誘電マトリクス内の金属ビア、特に、ガラスファイバによって強化された、ポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混和物のような、ポリマーマトリクス内の銅ビア柱からなる。
【０１１０】
以下に記載するソケット構造体は、ソケットのフレームに組み込まれるコンデンサを更に備える。この種のコンデンサは、一般的に金、タンタルまたはタンタルであることができる下側金属電極および、例えば、Ｔａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３またはＡｌ２Ｏ３であることができる無機誘電層を備える金属絶縁物金属（Ｍ−Ｉ−Ｍ）コンデンサである。コンデンサは一般的に金、タンタルまたはタンタルである専用の上側電極を備えるか、またはビア、一般的に銅が上側電極としてその上に堆積されることができる。
【０１１１】
平行板コンデンサが一般的に非常に高い誘電率を備えた材料である電極の間にはさまれる誘電材料を備えるので、封入のために用いられる誘電材料は、それをコンデンサの誘電体と区別するために封入誘電体として以下に称される。
【０１１２】
図は例証となり、かつスケールを示す何の試みもなされない。さらに、少数のビアならびに個々のコンデンサおよびフィルタが示され、一方、ソケットフレームがいくつかのコンデンサおよびフィルタならびに多数のビアを含むことができる。実際に、一般的に、大きな配列のソケットフレームが共に製作される。
【０１１３】
ビアがドリルアンドフィル技術によって製作される所で、それらが誘電体内にレーザー穴を最初に穴開けすることによって製作されるので、ビアは一般に実質的に円形断面を有する。封入誘電体が異質で異方性であり、ならびに無機フィラーを備えたポリマーマトリックスおよびガラスファイバ強化材から成るので、ビアの円形の断面は一般的に粗くふちどられ、かつ真円形状から僅かにゆがめられるかもしれない。さらに、一般的にドリルアンドフィルビアはいくぶんテーパーがつく傾向があり、円柱状の代わりに逆円錐台形である。
【０１１４】
『ドリルアンドフィルビア』アプローチを使用して非円形ビアを製作することは、断面制御および形状における困難に起因して禁止的になる。レーザー穴あけの限界に起因する約５０−６０ミクロン直径の最小ビアサイズもまた、ある。これらの困難は、先に背景節で詳細に記載されたものであり、かつ、なかでも、銅ビアフィル電気メッキプロセスに起因する陥凹形成および／または半球形の成型、レーザー穴あけプロセスに起因するビアテーパリング形状および側壁粗さ、およびポリマー／ガラス誘電体内に溝を生成する『ルーティング』モードでスロットをミリングするための高価なレーザー穴あけ機を使用することに起因するより高いコスト、に関連する。
【０１１５】
前述のレーザー穴開けの他の限定に加えて、異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを同時に製作するために金属で同時に充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィル（半球形成）の典型的問題は悪化する。したがって、実用的用途において、基板の異質な性質に起因して、時々いくぶんゆがめられるが、ドリルアンドフィルビアは実質的に円形の断面を有し、および全てのビアが実質的に同様の断面を有する。
【０１１６】
さらに、ポリイミド／ガラスもしくはエポキシ／ガラスもしくはＢＴ（ビスマレイミド／トリアジン）／ガラスまたはセラミックおよび／または他のフィラー粒子とのそれらの混和物のような複合誘電材料内のレーザー穴開けされたビアが実用的に約６０×１０−６ｍの直径に限定されることが注意され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状、同じく粗い側壁に苦しむ。
【０１１７】
ここにて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、フィーチャの面内方向寸法に何の実効上限もないということが、Ａｃｃｅｓｓのフォトレジストおよびパターンまたはパネルメッキおよび積層技術の特徴である。
【０１１８】
代わりの、ドリルアンドフィルより正確でより柔軟な製造技法が、フォトレジスト内に現像されるパターン内で銅ビア層およびフィーチャ層の両方をメッキすること（パターンメッキ）、または銅の層をパネルメッキし、次いで余分な材料を選択的にエッチング除去することからなる。これらのルートの両方が、直立ビア柱および直立フィーチャを残す。これらの直立した要素は、一般的に直立したフィーチャおよびビア柱の上に誘電プリプレグの層を置いてかつその後プリプレグの樹脂を硬化させることによって、その上に誘電体を積層することによってその後封入されることができる。
【０１１９】
パターン化されたフォトレジストへの電気メッキ、次に積層（またはパネルメッキ、選択エッチングおよび積層）を備えるボトムアップアプローチの柔軟性を用いて、広範囲にわたるビア形状およびサイズが、費用対効果が高い状態で製作されることができる。さらに、異なるビア形状およびサイズが同じ層内に製作されることができる。金属シード層を最初に堆積し、そして次に、フォトレジスト材料を堆積し、かつその中に円滑な、まっすぐな、テーパーがつかない溝を現像させ、それが、露出されたシード層上へのパターンメッキによってこれらの溝に銅を堆積することによってその後埋められることができることによって、銅パターンメッキアプローチが使用される時、これは特に容易になる。ドリルアンドフィルビアアプローチとは対照的に、ビアポスト技術は陥凹なしで半球なしの銅コネクタを得るようにフォトレジスト層内の溝が充填されることを可能にする。銅の堆積の後、フォトレジストがその後剥離されて、金属シード層が除去され、および、永続的な、ポリマーガラス複合封入材料がその上におよびその周りに塗布される。このように作り出される『ビア導体』構造体は、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるプロセスフローを使用することができる。
【０１２０】
フォトレジストを用いて電気メッキによって製作されるビアがドリルアンドフィルによって作り出されるビアより狭くなることができることはボトムアップ電気メッキ技術の更なる特徴である。現在、最も狭いドリルアンドフィルビアは、約６０ミクロンである。フォトレジストを用いた電気メッキによって、５０ミクロンより良い分解能またはさらに２５ミクロンの分解能さえ達成可能である。ＩＣをこの種の基板に連結することは難しい。フリップチップ連結のための１つのアプローチが、誘電体の表面と同一平面上である銅パッドを設けることである。この種のアプローチは、本発明の発明者に付与された（特許文献７）内に記述される。
【０１２１】
ビア導体およびフィーチャに加えて、コンデンサおよびフィルタを作り出すための電気メッキ、ＰＶＤおよび封入成形技術を用いてビア柱技術を含む構造体内に、コンデンサおよびフィルタのような受動素子を製作することが可能であると見いだされた。
【０１２２】
図１を参照して、ソケット２を規定するポリマーベースの誘電体フレーム１が、一部を切り取ったフレーム１の前面を備えた概略等角投影図で示される。フレーム１は、埋め込みビア柱５、６、７を有し、ビア柱５の少なくとも１個が、薄フィルムコンデンサ６を含む。電気メッキによって製作されるビア柱は円形である必要はなく、１つの平面方向に延在することができる。示される１個のビア柱は、ＸＹ平面内に延在してインダクタとして機能することができる細長いビア柱７である。
【０１２３】
図２は、図１のソケット２を規定するポリマーベースの誘電体フレーム１の概略切欠等角投影図であるが、ソケット２が１個以上の埋め込み構成要素、この場合には追加的なコンデンサ８、９を含み、およびそこでフレーム１内の埋め込み金属絶縁物金属（ＭＩＭ）コンデンサ６を備えたビア柱５が、フィーチャ層のフィーチャ１１、１２によってソケット２内の埋め込みコンデンサ８、９に連結される。埋め込みコンデンサ９が、シリコン（Ｓｉ）、シリカ（ＳｉＯ２）、ガラス、ＡｌＮ、α−アルミナまたはｃ−面アルミナ（サファイヤ）のような絶縁基板１４上に製作されることができる。さらに、インダクタ１３を含む充填されたソケット２の上に、第２のフィーチャ層が堆積される。図１内に示される追加的な通常のビア柱４は、図２内に、または少なくとも図１内に示すところに含まれない。しかしながら本発明のフレーム１が、通常のビア柱４、コンデンサ６の上に立つビア柱５および誘導ビア柱７の１個以上を含むことができることが理解されよう。
【０１２４】
フレーム１内のビア５内のＭＩＭコンデンサおよびソケット内に埋め込まれるＭＩＭコンデンサ８、９の両方が、金、タンタルまたはタンタルであることができる下側金属電極および、例えば、Ｔａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３またはＡｌ２Ｏ３であることができる無機誘電層を備える。
【０１２５】
コンデンサは一般的に金、タンタルまたはタンタルである専用の上側電極を備えることができるか、または、ビア５、一般的に銅が誘電体６の上に堆積されることができてかつそれ自体で上側電極として機能することができる。同様に、フレームに埋め込まれる埋め込みコンデンサ８、９は、金、タンタルまたはタンタル電極およびＴａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３またはＡｌ２Ｏ３であることができる無機誘電層を備えることができる。この種の埋め込みコンデンサ８、９は、例えばｃ−面Ａｌ２Ｏ３（サファイヤ）のような無機基板上に製作されることができる。
【０１２６】
コンデンサおよびインダクタの組合せは、チップを揺らぎ電流およびノイズから保護するフィルタとして機能することができる。フィルタはＷＩＦＩ、ブルートゥース、などのようなＲＦ遠隔通信に関して特に重要である。フィルタは、混信を防止するために、回路の一部を他の要素から隔離するために役に立つことができる。
【０１２７】
図３を参照して、フィーチャ層内のインダクタ４０および、インダクタ４０と直列に連結されるコンデンサ４４の上に立つビア柱層の隣接するビア柱４２の概略投影図が示される。明確にするため、周囲の封入誘電材料は示されない。金属構造体およびコンデンサだけが示される。図３の構造体は銅で製作されることができ、コンデンサ４４はＴａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３またはＡｌ２Ｏ３のような誘電材料を備え、かつ一般的にタンタルまたは別の貴金属の電極を有する。一般的に、ビア柱４２はフィラーを含むことができるポリマー誘電体内に封入され、かつ編ファイバプリプレグを用いて製作されることができる。インダクタ４０を含むフィーチャ層が、コンデンサ４４およびその上に構築されるビア柱４２を最初に堆積されることができる。ポリマーフィルムまたは編ファイバプリプレグであることができるポリマーベースの誘電材料が、フィーチャ４０およびビア柱４２の上に積層されることができる。代わりとして、ビア柱４２およびコンデンサ４４が製作されることができてかつポリマー誘電体で積層されることができ、次いでフィーチャ層内のインダクタ４０がその上に堆積されることができるか、または示されるようにその下に、かつ図２のインダクタ１３のような表面トレースとして積層されないままに残されるか、またはおそらく示されない追加的なビア層と共にその後積層されることができる。したがって、インダクタ４０はフレーム（１、図１）の一部であるフィーチャ層内に、または、図２の部分１３のような、フレーム（１、図１）の上のもしくは下の表面層内に含まれることができる。さらに、かつ図２を参照し続けて、フレーム１に対して外側にかつ、キャビティ２内のモールドコンパウンドまたはプリプレグのようなポリマー誘電体１０内に構成要素８および９を埋め込んだ後に塗布されるならば、インダクタ４０（１３）が充填されたキャビティの上に部分的に堆積されることができる。
【０１２８】
フィーチャ層が非常に薄い、一般的に約１０ミクロンであることが理解されよう。ビア層は、しかしながらむしろより厚くなることができる。図４は、ビア柱５２のベースでコンデンサ５４と直列に連結されるビア層内に延在するインダクタビア５６の概略投影図である。コンデンサ５４は、ｚフィーチャ層内にまたはフレームの表面上に、この場合底面上に堆積されるトレース５８によって、インダクタビア５６に連結される。インダクタビア５６は、約３０ミクロンの厚さを有することができてかつ図３のフィーチャ層インダクタ４０とは異なる特性を有する。一般的に、インダクタビア４０は約０．１ｎＨから約１０ｎＨにわたるインダクタンスを有する高Ｑインダクタである。示すように、ビアインダクタ５６は適正にタイトなコイルであることができる。しかしながら理解されるであろうことは、それがフレーム１内に形成されることができてかつフレーム１のソケット２のまわりに完全に巻回されることができるか、またはそれがソケットと一緒にフレームの片側内に埋め込まれることができることである。
【０１２９】
図５を参照して、理解されるであろうことは、一対のインダクタ；フィーチャ層内の第１のインダクタ６０およびビア柱層内の第２のインダクタ６６を含むフィルタが製作されることができることである。図１および２へ戻って参照すると、第１のインダクタ６０はフレーム１の上に、もしくは図２のインダクタ１３のようにポリマー１０で充填されるキャビティ２の上に充填されたフレーム上へ表面実装されることができるか、または、それはフィーチャ１１および１２を含む層内に、もしくは実際に以降の層内に、充填されたキャビティの下に堆積されることができる。図５内に示されるフィルタは、通常のビア柱を更に備えるビア層内に第２のインダクタ６６を含む。第２のインダクタ６６は、キャビティ２のまわりのフレームワーク１内に完全に製作されることができる。インダクタ６０、６６は、互いに直列にかつビアインダクタ６６のビア層内のビア柱６２のベースでコンデンサ６４に連結されることができる。
【０１３０】
理解されるであろうことは、いくつかのフィルタリング目的のために、構成要素を並列に連結することが必要とされることである。
【０１３１】
例えば、図６は、ビア柱７１のベースでコンデンサ７４と並列に連結されるフィーチャ層内のインダクタ７０の概略投影図である。コンデンサ７４およびインダクタ７０は、ビア柱７１、７２および第２の、上部フィーチャ層内のまたは多層構造の外側上のトレース７８によって共に連結される。戻って図２を参照して、ビア柱７１、７２はフレーム１内に配置される。フレームが多層である場合、インダクタ７０およびコネクタ７８の１個以上がフレームのフィーチャ層内に堆積されることができるか、または、キャビティ２の充填材１０の上に（もしくは下に）できる限りまたがる、図２の充填されたフレーム１の外側上のフォトレジストに電気メッキすることによって堆積されることができる。
【０１３２】
図７は、図１および２のビア７のように誘導ビア８６と直列に、かつコンデンサ８４と並列に連結される、（フレーム１の）フィーチャ層または（フレーム１上へ、かつおそらく図２のインダクタ１３のような充填されたキャビティ２上へ堆積される）下側表面層内のインダクタ８８の概略投影図である。コンデンサ８４および誘導ビア８６は、フレームの第２の（描画されるように上側）フィーチャ層内のまたはおそらく、キャビティ２にまたがるフレーム１の外側上のトレース８８によって共に連結される。
【０１３３】
図８に関して、銅フィーチャ層２４と銅柱２６との間にはさまれる誘電体物質層２２からなる１層平行板コンデンサ２０を含む（図１であればフレーム１のような）基板２１を通しての断面図が、示される。任意選択で、誘電層２２が銅フィーチャ層２４の上に堆積され、銅柱２６が次いで誘電層２２の上に成長される。誘電材料は、例えばＴａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３またはＡｌ２Ｏ３であることができ、かつ例えばスパッタリングのような物理蒸着プロセスによって、または化学蒸着プロセスによって堆積されることができる。
【０１３４】
高品質コンデンサを得るために、誘電体は物理蒸気プロセスによって堆積されることができるＴａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３またはＡｌ２Ｏ３を含むことができ、かつ、おそらく誘電セラミックと一緒にスパッタリングによって、以前にまたはその後堆積されるアルミニウム金属の層を更に備えることができる。任意選択のアルミニウム堆積の後、構造体が炉もしくはオーブン内で、または赤外線に曝露することによってのどちらかで、酸素の存在下で加熱されることができる。アルミニウムは、それによって現位置で酸化アルミニウム（アルミナＡｌ２Ｏ３）に変換される。Ａｌ２Ｏ３がアルミニウムより密度が高くないので、それは広がって欠陥をセラミック層内に封止し、高い誘電率を確実にしてリークを防止する。
【０１３５】
銅柱２６、２８、３０、３２は、封入誘電材料３４内に封入される。銅柱２６、２８、３０、３２がフォトレジストへの電気メッキによって（またはパネルメッキおよびエッチングによって）ビア柱として製作されてその後積層されるところで、封入誘電材料３４が銅柱２６、２８、３０、３２の上に積層されるガラスファイバ強化ポリマー樹脂プリプレグとして塗布されることができる。
【０１３６】
ボトムアップパターンまたはパネルメッキを用いて、銅柱２８、３２の１個以上が、図１および２の誘導ビア柱７のような広範囲の誘導ビア柱であることができる。
【０１３７】
銅フィーチャ層２４は約＋−５ミクロンの許容誤差で、約１５ミクロンの厚さを有することができる。各ビア柱層は、一般的に広さ約４０ミクロンであるが、しかし、例えば、２０ミクロンから８０ミクロンまでのどこかであることができる。終端パッドであることができる外側フィーチャ層２４、３８は、再び一般的に約１５ミクロンであるが、しかし、例えば、１０ミクロンから２５ミクロンまでのどこかであることができる。
【０１３８】
公知であるように、コンデンサの容量は、（誘電層の誘電率）×（コンデンサの表面積）〔：ビア柱２６の接触面積〕÷（誘電層２２の厚み）で定義される。
【０１３９】
図８の単純な１層コンデンサを使用して、誘電材料２２の厚みおよびそれの堆積プロセスを最適化することが可能である。容量は誘電材料２２のおよび金属電極の領域の誘電率の特性であり、それは、この場合、銅柱２６の断面積である。
【０１４０】
典型的実施態様において、概してタンタルから製作される、しかし、任意選択で金またはプラチナから製作される貴金属電極が、誘電層のいずれかの側面に塗布される。コンデンサは、したがって、ビア柱のベースでビア層内に組み込まれる。誘電層定数の厚みおよび性質を保って、ビア柱が上側電極を規定するところで；それは、容量を規定してかつ微調整するために用いることができる。
【０１４１】
以下により詳細に述べるように、タンタル電極が使われる所でさえ、慎重に寸法を規定されたビア柱の堆積が、コンデンサの電極および誘電層のプラズマエッチング除去を可能にし、タンタルおよびタンタル酸化物を除去するが、銅を害しない、例えばフッ化水素および酸素エッチングのような、選択性エッチングだけによってコンデンササンドイッチを残す。さらに、ビア柱が電気メッキによって形成されることができるので、それは円柱形である必要がなく、矩形または別の断面形状を有することができる。
【０１４２】
図９および図９（ｉ）から９（ｘｘｘｉ）を参照して、ポリマー誘電体内に埋め込まれる、ビア柱の下に薄フィルムコンデンサを製作する一方法が更に詳細に示される。理解されるであろうことは、例示される方法は、フレームワーク内に薄フィルムコンデンサを含むビア柱の配列を共に堆積するために用いられることができることである。通常の実質的に円柱形のビア柱（例えば図１のビア柱４）および誘導ビア柱（例えば図１の誘導ビア柱７）が、同じビア層内に堆積されることができる。しかしながら、図を単純に保つために、追加的なビア柱は示されず、また以下の記述において関連づけられない。
【０１４３】
図９（ｘｘ）内に示されるコンデンサ２４８は、異なる材料、一般的に金、プラチナまたはタンタルのような貴金属の専用の電極を有する。それが金またはプラチナより安価なので一般にタンタルが用いられる。しかしながら、代替構成では、上側電極がその上に電気メッキされるビア柱２３２であることができる。
【０１４４】
第１に、キャリア２１０が調達される−ステップ９（ｉ）。キャリア２１０は、一般的に犠牲銅基板である。実施態様によっては、それはそれに追加される銅の急速解放薄フィルムを備えた銅キャリアであることができる。
【０１４５】
バリア層２１２が、銅キャリア２１０上へ堆積される−ステップ９（ｉｉ）。バリアメタル層２１２は、ニッケル、金、スズ、鉛、パラジウム、銀およびそれの組合せで製作されることができる。実施態様によっては、バリアメタル層は１ミクロンから１０ミクロンまでの範囲内の厚さを有する。一般的に、バリア層２１２はニッケルを備える。ニッケルの薄いバリア層２１２が物理蒸着プロセスによってまたは化学堆積プロセスによって堆積されることができ、一般的に、それは銅キャリア２１０上へスパッタリングされるかまたは電気メッキされる。高速な処理のために、バリア層２１２は電気メッキされることができる。平面性および円滑な表面を確実にするために、それは次いで、例えば化学機械研摩（ＣＭＰ）によって平坦化されることができる−ステップ９（ｉｉｉ）（図９（ｉｉｉ）は図９（ｉｉ）と同一である）。
【０１４６】
銅の薄層２１４が、次にバリア層２１２上へ堆積される−ステップ９（ｉｖ）。銅層２１４の厚さは、一般的に数ミクロンであってかつスパッタリングによってまたは電気メッキによって製作されることができる。
【０１４７】
第１電極２１６が、次に堆積される−ステップ９（ｖ）。例証として、第１電極２１６はスパッタリングによってタンタルで製作されることができる。
【０１４８】
誘電層２１８が、次に堆積される−ステップ９（ｖｉ）。高性能コンデンサのために、誘電層２１８は、電荷リークを可能にする故障のリスクを冒さずに、できるかぎり薄く保持されなければならない。用いられることができる種々の候補材料が、ある。これらはＴａ２Ｏ５、ＢａＯ４ＳｒＴｉおよびＴｉＯ２を含み、例えば、それはスパッタリングによって堆積されることができる。一般的に、誘電層２１８の厚さは０．１から０．３ミクロンまでの範囲内にある。
【０１４９】
第２電極２２０が、次に堆積されることができるーステップ９（ｖｉｉ）。例証として、第２電極２２０がスパッタリングによってタンタルで製作されることができる。
【０１５０】
変形プロセスでは、第２貴電極２２０は塗布されない。むしろ、銅ビアが誘電体上へ直接堆積され、そのフットプリントがコンデンサの上側電極およびしたがって、有効面積および容量を規定する。
【０１５１】
さらに、電荷リークに結びつくかもしれない欠陥のないＴａ２Ｏ５、ＢａＯ４ＳｒＴｉまたはＴｉＯ２の薄い誘電層を製作することは、困難である。この問題を克服するために、いくつかの実施態様においてアルミニウム層（図示せず）が、Ｔａ２Ｏ５、ＴｉＯ２、ＢａｘＳｒ１−ｘＴｉＯ３、ＢａＴｉＯ３層を堆積する前か後に堆積され（任意選択のステップ９（ｖ）ｂまたは任意選択のステップ９（ｖｉ）ｂ−図９を参照）、および酸素環境で熱に曝すことによって、アルミニウム層が、高誘電セラミックアルミナ（Ａｌ２Ｏ３）に酸化される。アルミナは、アルミニウムより密度が高くなく、隣接するボイドに拡大する。このように、欠陥を硬化させ、かつ、連続的薄型誘電体が電極を分離することを確実にすることが可能である。
【０１５２】
主プロセスにおいて、銅の更なる層２２２が第２電極２２０の上に堆積される−ステップ９（ｖｉｉｉ）。例えば、銅の更なる層２２２がスパッタリングによってまたは電気メッキによって堆積されることができる。更なる銅層２２２が、パターンメッキによってパターン化されたフォトレジストに堆積されることができ、例えば、パッド、導体およびインダクタを設けるために印刷およびエッチングによって製作されることができる。フォトレジスト層２０８が銅キャリア２１０の下に塗布されることができ、および、第２のフォトレジスト層２２４が銅の更なる層２２２の上に塗布されてかつパターンに現像される−ステップ９（ｉｘ）。
【０１５３】
パターン化されたフォトレジスト２２４によって保護されない銅の更なる層２２２の領域が、エッチング除去される−ステップ９（ｘ）。ウエットエッチングが、用いられることができる。例証として、パターン化されたフォトレジスト２２４によって保護されない銅の更なる層２２２の領域をエッチング除去する一方法は、高い温度で水酸化アンモニウムの溶液に犠牲基板をさらすことから成る。代わりとして、塩化銅またはウエット塩化鉄エッチングが用いられることができる。
【０１５４】
露出された電極層２１６、２２０および誘電層２１８が、プラズマエッチングプロセスを用いてドライエッチングによって除去されることができる−ステップ９（ｘｉ）。例えば、フッ化水素および酸素プラズマエッチングがＴｉＯ２またはＴａ２Ｏ５をエッチングし、ならびにフッ化水素およびアルゴンプラズマエッチングがＢａＯ４ＳｒＴｉ（ＢＳＴ）をエッチングするために用いられることができる。ＣＦ４：Ｏ２に対する典型的濃度比率は、５０：５０から９５：５の間の範囲内にあり、ここで９５はＣＦ４の濃度である。ＣＦ４：Ａｒに対する典型的濃度比率が、５０：５０から５：９５の間の任意の比率であることができ、ここで９５はＡｒの濃度である。
【０１５５】
変形方法では、前述のように、何の上側電極２２０も堆積されない。むしろ、銅ビアが誘電材料上へ直接製作される。ステンシルによってまたはレーザーによって、フォトレジストをパターン化することが、ビアの断面サイズおよび形状の正確な制御を可能にし、それは、上側電極として機能してかつ容量がビア電極の実効面積に比例するので、コンデンサの容量を規定する。
【０１５６】
主プロセスにおいて、パターン化されたフォトレジスト２２４、同じく通常、第２のフォトレジスト層２０８が、次に剥離される−ステップ９（ｘｉｉ）。しかしながら、フォトレジストの第２層２０８がフォトレジスト２２８の類似した層によってまもなく置換されるので−それが代わりとして保持されることができる。
【０１５７】
銅のシード層２２６が、コンデンサおよび露出された銅層２１４の上におよびそのまわりにステップ９（ｘｉｉｉ）で堆積される。接着を助けるために、チタンの第１のシード層が最初に堆積されることができる。
【０１５８】
次に前方へ図９（ｘｉｖ）に対して異なるスケールへ移ると、更なるフォトレジスト層２２８が、（図９（ｘｉ）に示される層２０８が除去されたと想定して）銅基板を保護するために塗布され、および、厚いフォトレジスト層２３０がシード層２２６の上に堆積されてかつパターン化される（ステップ９（ｘｉｖ））。銅相互接続２３２が、フォトレジスト２３０によって作り出されるパターンに電気メッキされる−ステップ９（ｘｖ）。
【０１５９】
フォトレジスト２２８（２０８）、２３０が、次に剥離され−ステップ９（ｘｖｉ）、それによってシード層２２６および銅ビア柱２３２相互接続によって短絡されるコンデンサ２４８を露出させる。
【０１６０】
シード層２２６が、銅層２１４およびビア２３２に対する損傷を最小化するが、しかし、銅層２１４および銅ビア２３２がコンデンサ２４８によって互いに絶縁されることを確実にする急速エッチングによってエッチング除去される−ステップ９（ｘｖｉｉ）。
【０１６１】
プロセスは、多くの変形が可能である。例えば図９（ｘｖｉｉｉ）を参照して、銅基板およびビアの上にポリマーベースの誘電材料２３４を積層する前に、構造体が、銅は耐性があるがタンタルおよび酸化チタンがエッチングされやすい、フッ化水素および酸素の混合物のようなプラズマエッチングによってプラズマエッチングされることができる−ステップ９（ｘｖｉｉｉ）。これは、ビア柱２３２のそれにまでコンデンサの寸法を減少させる。ビア柱２３２がフォトレジストを電気メッキすることによって製作されるので、これが、高精度で実質的に任意のサイズおよび形状に製作する可能性を提供し、かつ、高い実装密度を可能にするために、円形の代わりに正方形または矩形にすることができる。余剰コンデンサ材料を除去することは、構成要素の間の高い実装密度を可能にする。
【０１６２】
コンデンサ３４８またはコンデンサ２４８が次いで、ポリマーベースの誘電材料２３４の層を銅基板およびビアの上に積層することによってポリマーベースの誘電材料２３４内に埋め込まれる−ステップ９（ｘｉｘ）。ポリマーベースの誘電材料２３４は一般的にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混和物であってかつガラスファイバによって強化されることができる。実施態様によっては、ポリマー樹脂の編ファイバマットからなるプリプレグが、用いられることができる。ポリマーマトリクスが、０．５ミクロンと３０ミクロンの間の平均粒子径を一般的に有する無機粒状フィラーを含むことができ、および、ポリマーは一般的に１５重量％と３０重量％の間の微粒子を含む。
【０１６３】
時には誘電体と呼ばれるとはいえ、ポリマーベースの誘電材料２３４は、一般的に例えばＴａ２Ｏ５またはＢａＯ４ＳｒＴｉまたはＴｉＯ２のようなよりエキゾチックな材料であるコンデンサ２４８の誘電層２１８のそれと比べて、有意により低い誘電率を有する。
【０１６４】
硬化後のポリマーベースの誘電材料２３４が、次いで薄くされて−ステップ９（ｘｘ）、例えば化学機械研摩（ＣＭＰ）によって平坦化され、それによって銅ビア２３２の端部を露出する。銅の更なるシード層２３６が、次いでポリマーベースの誘電材料２３４および銅ビア２３２の端部の上に堆積される−ステップ９（ｘｘｉ）。フォトレジスト層２３８がシード層２３６の上に塗布され、および、フォトレジスト層２３８がパターン化される−ステップ９（ｘｘｉｉ）。銅のフィーチャ層２４０が、パターンに次いで電気メッキされる−ステップ９（ｘｘｉｉｉ）。
【０１６５】
フォトレジスト２３８が、次に剥離されることができる−ステップ９（ｘｘｉｖ）。
【０１６６】
この段階で、下部銅層２１４が、銅の相互接続部２３２内に埋め込まれるコンデンサ２４８経由で、上部銅層２４０に銅相互接続部２３２によって連結される。
【０１６７】
更なるフォトレジスト層２４２が、堆積されてパターン化されることができ−ステップ９（ｘｘｖ）、および、銅ビア２４４がパターンに電気メッキされることができる−ステップ９（ｘｘｖｉ）。
【０１６８】
フォトレジスト２４２が剥離されることができ、直立した銅ビア２４４を残し−ステップ９（ｘｘｖｉｉ）、および、銅シード層２３６が次いでエッチング除去される−ステップ９（ｘｖｉｉｉ）。銅シード層は、ドライプラズマエッチングによってまたは例えば塩化銅によるもしくは塩化アンモニウム溶液による短期エッチングによって除去されることができる。
【０１６９】
図９（ｘｘｉｘ）を参照して、誘電材料２３４が直立したビア２４４の上に積層されることができる。
【０１７０】
銅キャリア２１０がここで、そのようにするために塩化銅または塩化アンモニウム溶液を一般的に用いて、エッチング除去されることができ−ステップ９（ｘｘｘ）、（一般的にニッケル）バリア層２１２がエッチストップ層として機能する。
【０１７１】
バリア層２１２は次いで、プラズマエッチングのような適切なエッチング技法によってまたは特定の化学エッチング液によって除去されることができる−ステップ９（ｘｘｘｉ）。例えば、銅を除去することなくニッケルをエッチング除去するために、硝酸過酸化水素の混合物が用いられることができる。使用されることが出来るニッケルを溶解する他の代替物は、塩化水素酸＋過酸化水素、熱濃硫酸および塩化水素酸で酸性化される鉄（ＩＩＩ）塩化物を含む。
【０１７２】
ポリマー層２４６が、次いで薄くされて平坦化され−ステップ９（ｘｘｘｉｉ）、銅ビア２４４の端部を露出する。研削、研磨または組み合わせられた化学機械研摩（ＣＭＰ）が、用いられることができる。
【０１７３】
ここまで、高度な、高性能コンデンサ２４８が薄フィルムコンデンサ２４８の上に立つ銅ビア２３２を含む銅ビア層を備える複合構造体２５０にどのように埋め込まれることができるかが示されたが、しかし、図１に示されるそれらのように、さらに誘導ビア７および通常のビア柱４を含むことができる。
【０１７４】
フレーム１が単一ビア層を備える所で、段階９（ｘｘ）の後、キャビティ２（図１）がフレームに打ち抜かれ、および構成要素（例えば８および９、図２）がフレーム１内に配置されてかつファイバ強化ポリマーフィラーであることができるポリマーベースの誘電材料１０を用いて埋め込まれるかまたは編ファイバプリプレグとして塗布される。
【０１７５】
そのような場合、フィーチャ層２４０および上部ビア層２４４が、ＣＭＰを用いて円滑に研磨されてかつ更なるビルドアップのための基板として処理される充填されたフレームの上に堆積されることができる。
【０１７６】
代わりとして、フレームはフィーチャ層２４０および、おそらく、第２のビア層２４４、およびポリマーベースの誘電マトリクス２３４、２４６内に埋め込まれる追加的な層をさえ備えることができる。キャビティが、次いで多層フレームから打ち抜かれるかまたは切り抜かれることができる。
【０１７７】
コンデンサプレートおよび誘電体の平面方向形状がフォトレジストをパターン化することによって決定されるので、理解されるであろうことは、コンデンサは実質的に任意の形状で製作されることができることである。一般的にコンデンサは正方形または矩形であるが、円形であるかまたは実際に事実上任意の他の形状を有することができる。コンデンサは、１、２、３またはより多くの層を有することができる。誘電体の厚さが慎重に制御されることができるので、大きな範囲にわたって実質的に任意の容量を有するようにこのプロセスによって製作されるコンデンサを調整することが可能であり、および、容量を正確に制御し、特定の動作周波数に対してそれを最適化することが可能である。
【０１７８】
また、注意されることは、ビア２４４はそれがドリルアンドフィル技術によって製作されないので、単純な円柱形のビア柱であることに制限されないことである。フォトレジスト２４２内でパターンに電気メッキを用いて製作することによって、ビア２４４はまた、実質的に任意の形状およびサイズを有することができる。ビア２４４がビア層内の広範囲のワイヤであることができるので、ビア２４４はインダクタであることができてかつ約０．１ｎＨから約１０ｎＨまでにわたるインダクタンスを有する高Ｑインダクタであることができる。
【０１７９】
コンデンサ２４８およびインダクタ２４４の組合せは、ＲＦフィルタの提供を可能にすることが認識されよう。
【０１８０】
ステップ１０（ｘｘｘｉｉｉ）からステップ１０（ｘＬ）および対応する図１０（ｘｘｘｉｉｉ）から図１０（ｘＬ）を参照して、フィルタのポートを製作するための技術が、次に記述される。
【０１８１】
この種のポートがフレーム１上へ堆積されることができるが、しかし一般的に埋め込み構成要素８、９によって充填されたキャビティ２および両方の側面上の一般的に追加的な層のまわりにフレーム１を含む構造体上へ堆積されることが理解されよう。
【０１８２】
ステップ１０（ｘｘｘｉｉｉ）を参照して、チタンシード層２５２が次にマトリクス２４６および銅（インダクタ）ビア２４４の露出端の上にスパッタリングされる。ステップ１０（ｘｘｘｉｖ）を参照して、銅層２５４が、次にチタン層２５２の上にスパッタリングされる。
【０１８３】
ステップ１０（ｘｘｘｖ）を参照して、フォトレジスト２５６、２５８の層が複合構造体２５０の各側面に置かれてパターン化される。ステップ１０（ｘｘｘｖｉ）を参照して、銅２６０、２６２が、ポートを作り出すためにパターン化されたフォトレジスト２５６、２５８に電気メッキされる。
【０１８４】
ステップ１０（ｘｘｘｖｉｉ）を参照して、フォトレジスト２５６、２５８の層が次に剥離され、直立した銅ポート２６０、２６２を残す。ステップ１０（ｘｘｘｖｉｉｉ）を参照して、チタン２５２および銅２５４層がエッチング除去される。（銅パッド２６０、２６２は、このプロセスでわずかに損傷を受ける。）
【０１８５】
このように形成されるくぼみは、ソルダーマスク２６４で充填されることができ−ステップ１０（ｘｘｘｉｘ）、および銅がＥＮＥＰＩＧ  ２６６または他の適切な終端技術で保護される−ステップ１０（ｘＬ）。
【０１８６】
前述のように、好ましいビア柱技術を用いて、フォトレジストに堆積されてかつその後積層される電気メッキされたビアは、広範囲にわたる形状およびサイズを有することができる。さらに、フレームはパッドによって隔てられる２つ以上のビア層を含むことができる。
【０１８７】
図１１を参照して、この柔軟性は一般的にビア柱を備える銅のコイル１２００が、キャビティ１２０４のまわりの誘電フレーム１２０２内に埋められることを可能にする。例えば、示されるコイル１２００は３層の延在するビア柱１２０６、１２０７、１２０８、おそらく、フィーチャ層上に堆積されるビア柱を有する。層１２０６、１２０７、１２０８は、垂直要素１２０９、１２１０によって共に連結される。垂直要素１２０９、１２１０は、ビア柱またはフィーチャ層、またはフィーチャ層上のビア柱であることができる。
【０１８８】
コンデンサ１２５０がインダクタの下にまたは中に、一般的にビア柱１２０９のベースに製作されることができる。コンデンサを製作するための技法が、図８および９を参照して上に記述される。実際問題として、銅ビア柱のコイル１２００は概ねフィーチャ層によって共に連結される細長いビア柱、またはビア柱によって連結される細長いフィーチャ層を備える。一般に、ビア柱層はフィーチャ層と交互になり、およびコイルは層ごとに構築されなければならない。
【０１８９】
コンデンサおよびインダクタを組み合わせることによって、フィルタがもたらされることができる。フィルタの例は、図１２−１６内に示される。これらのフィルタのいずれかまたは類似物がチップソケットのフレーム内に製作されることができ、かつチップおよびフィルタの両方を含む埋め込み回路をもたらすために埋め込みチップと組み合わせられることができることが理解されよう。基板は２個以上のチップに対して、例えばプロセッサチップおよびメモリチップに対して、２個以上のソケットを含むことができる。さらに、若干の層が埋め込みチップの上に製作されることができ、例えばフィーチャ層内のコンデンサまたはインダクタが、チップの上に堆積されることができる。
【０１９０】
図１０（ｘＬ）の構造体を示す３次元表現である図１２ａ、等価回路図である図１２ｂ、および図１０（ｘＬ）の構造体の平坦な概略図である図１２ｃを参照して、理解されるであろうことは、このように作り出される構造体は、基本的に４つのポート、Ｐ１、Ｐ２、Ｐ３、Ｐ４、コンデンサＣおよびインダクタＬからなる基本的ＬＣ低域フィルタ３００であることである。
【０１９１】
図１２ｄを参照して、図９（ｘｖｉｉｉ）内に示されるプラズマエッチングステップを用いる変形製造技法において、ビアＶ２のフットプリントがコンデンサＣ２の容量およびサイズを規定し、そこで余剰材料がプラズマエッチングによってエッチング除去される。したがって、１２ｄは、ビア柱Ｖ２が図３から７の構造体のコンデンサの電極および誘電層のサイズを規定する図１２ａに等しい基本的ＬＣ低域フィルタの概略断面である。
【０１９２】
図１２ｅは、図１２ａのさらにもう一つの基本的ＬＣ低域フィルタの概略断面であり、コンデンサＣ３の頂部電極が、貴金属の上側電極を最初に堆積することのないビア柱Ｖ３である。この種の構造体の製作では誘電体から銅シード層の全てを除去するために注意がなされなければならない。
【０１９３】
理解されるであろうことは、図９および図９（ｉ）から図９（ｘｘｘｉｉ）および図１０（ｘｘｘｉｉｉ）から図１０（ｘＬ）内に詳述される技術が、異なる特性を備えた非常に広い範囲のフィルタ回路を作り出すために用いられることができることである。図２に示すように、これらの多くは、またはキャビティ２内に埋め込まれる能動素子を保護するために、キャビティ２内に埋め込まれるコンデンサ８、９を含むことができる。
【０１９４】
例えば、図１３ａおよび１３ｂを参照して、基本的ＬＣ高域フィルタが製作されることができる。図１４ａおよび１４ｂを参照して、基本的ＬＣ直列帯域フィルタが製作されることができ、同様に図１５ａおよび１５ｂを参照して、基本的ＬＣ並列帯域フィルタが製作されることができる。図１６ａおよび１６ｂを参照して、適切な変形と共に必要な変更を加えて、低域並列チェビシェフフィルタが製作されることができる。
【０１９５】
単一フィルタが例示されたとはいえ、理解されるであろうことは、実際問題として、次いで分断されることができる大きなプレート内に、この種のフィルタの巨大な配列が共に製作されることである。他の構成要素が、フィルタと共に製作されることができる。フィルタ２６０は、基板に表面実装されるかまたはその周りに更なるフィーチャおよびビア層を堆積することによって基板に埋められることができる。
【０１９６】
後述するように、実施態様によっては上記の通りのフィルタが、基板内に埋め込まれることができ、およびソケットが、例えば、プロセッサおよびフィルタを含むことができる完全に埋め込まれたＲＦ回路の製作を可能にするために、プロセッサチップまたはメモリチップのような、チップを収容するために基板を通して打ち抜かれることができる。
【０１９７】
一般に、集積度を向上させる埋め込みの明らかな利点にもかかわらず、理解されるであろうことは、何かが誤る場合、それが埋め込まれる構成要素および構造体が廃棄されなければならないという点で、埋め込み構成要素による固有の欠点があることである。時には、問題の根本的原因を診断することは、構成要素が分離されずかつ個々にテストされることができないところで困難である場合がある。しかしながら、基板の表面上の高価な（面積）に対する要求および小型化に向けての一般的なトレンドに起因して、フィルタおよび他の受動素子、更に、プロセッサおよびメモリのような能動素子を埋め込むことに有意な利点がある。
【０１９８】
それはフィルタおよび他の受動素子が表面実装のためのスタンドアローン製品として製作されることができる本発明の特徴である。しかしながら、一旦最適化されると、処理はこの種の構成要素を埋め込むために基板の製作処理に一体化されることができる。
【０１９９】
コンデンサの容量は、電極板面積、誘電体の厚さおよびその誘電率に依存することは理解されよう。一般的に、ＲＦフィルタ用のコンデンサは約５と約１５ｐＦの間の容量を有する。ここで記述される技術を用いて、例えば９と１２ｐＦの間の、さらに１０と１１ｐＦの間の狭い範囲に容量を制御することが可能である。
【０２００】
本発明のインダクタは、ナノヘンリーの範囲内のインダクタンスを有することができる。例えば０．２ｎＨから３００ｎＨ、しかし、一般的に１ｎＨから約１０ｎＨ。
【０２０１】
これらのインダクタのインダクタンスを、約４ｎＨから約８ｎＨの範囲まで有するような狭い範囲に、または、必要とされるところでは、例えば約５ｎＨと約６ｎＨの間の１ナノヘンリー未満の範囲にさえ、制御することが可能である。
【０２０２】
前述のように、基板は埋め込み受動素子で製作されることができる。チップのような能動素子が、この種の基板上に表面実装されるか、または以下により完全に記述される技術を用いてこの種の基板内のソケット内に埋め込まれることができる。本発明の実施態様は、メモリチップまたはプロセッサチップのようなチップがその時埋め込まれることができるソケットのまわりにフレーム内に埋め込み受動素子を製作しようと提案する。
【０２０３】
この種のフレームは、ソケットの配列のまわりの大きなフレームワーク内にレイアウトされることができる。配列の各ソケットは、同一のチップを収容するために同一であることができる。代わりとして、配列はその周りに一部または全てのフレーム内に異なる埋め込み受動素子を備えた異なるソケットから成ることができる。例えば、配列はメモリおよび処理チップに対して交互になっているソケットを含むことができる。ソケットは、さらにコンデンサまたはフィルタのような受動素子を備えるチップを収容することができる。受動および能動構成要素の両方が、ソケットに埋め込まれることができる。例えば、マルチソケットフレームが受動素子用の１個以上のソケットおよびメモリチップまたはプロセッサチップのような能動素子用の１個以上のソケットを含むことができる。製作を容易にするために、この種のチップがソケット内にロボットによって堆積されることができて、そして次に、そこにファイバ強化材を含むことができるポリマー誘電体をまわりに注入することによって適所に保持されることができる。場合によっては、チップはその上にポリマーフィルムを積層することによって適所に保持されることができる。
【０２０４】
チップをインターポーザに取り付けるための全ての方法が、高価である。ワイヤボンディングおよびフリップチップ技術は高価であり、および壊れた接続部は故障に帰着する。表面実装よりむしろチップを埋め込むことは、製造費用を減少させることができてかつ信頼性および歩留りを向上することができる。
【０２０５】
ソケットを製作するためのかつこの種のソケットにチップを埋め込むための技術が、次に記述される。
【０２０６】
図１７を参照して、ポリマーマトリクス１０１６を備えるフレームワークおよびポリマーマトリクスフレームワーク１０１６を通しての金属ビア１０１４の配列によって規定されるチップソケット１０１２の配列１０１０の一部が、示される。
【０２０７】
配列１０１０は、各々、ポリマーマトリクスフレームワーク１０１８のポリマー１０１６を通して銅ビア１０１４のグリッドを備えるポリマーマトリクスフレームワーク１０１８によって取り囲まれて規定される、チップソケット１０１２の配列を備えるパネルの一部であることができる。ポリマーマトリクス１０１６は、一般的にガラスファイバ強化材を含み、かつ最も一般的に樹脂含浸編ファイバプリプレグで製作される。
【０２０８】
各チップソケット１０１２はしたがって、ソケット１０１２‘のまわりに配置されるフレーム１０１８を通して複数の銅スルービアを備えたポリマーマトリクス１０１６のフレーム１０１８によって取り囲まれる。
【０２０９】
フレーム１０１８はポリマーシートとして塗布されるポリマーで製作されることができるか、またはプリプレグとして塗布されるガラスファイバ強化ポリマーであることができる。より詳細は図２２および２３を参照して製作の方法が検討される下記に見いだされることができる。
【０２１０】
図１８を参照して、出願人Ｚｈｕｈａｉ  Ａｃｃｅｓｓのパネル１０２０は一般的に水平バー１０２５、垂直バー１０２６および外側フレーム１０２７からなる主フレームによって、互いに隔てられるブロック１０２１、１０２２、１０２３、１０２４の２ｘ２配列に分割される。ブロックは、チップソケット１０１２の配列−図１７を備える。５ｍｍｘ５ｍｍチップソケットおよびＡｃｃｅｓｓの２１インチｘ２５インチパネルを想定して、この製造法は各パネル上に１０，０００チップがパッケージ化されることを可能にする。対照的に注意されることは、現在業界で用いられる最も大きなウエハである１２インチウエハ上にチップパッケージを製作することが１度にわずか２，５００チップが処理されることを可能にするので、Ｚｈｕｈａｉ  Ａｃｃｅｓｓの技術を用いて大きなパネルで製作する際の規模の経済性が理解されるであろうということである。
【０２１１】
この技術に適切なパネルは、しかしながら、いくぶんサイズが変化する。一般的に、パネルは約１２インチｘ１２インチと約２４インチｘ３０インチとの間にある。現在の使用でのいくつかの標準サイズは、２０インチｘ１６インチ、２０．３インチｘ１６．５インチおよび２４．７インチｘ２０．５インチである。
【０２１２】
パネル１０２０の全てのブロックが、その中に同じサイズのチップソケット１０１２を有する必要はない。例えば、図１８の概略例証では、最上部右のブロック１０２２のチップソケット１０２８は他のブロック１０２１、１０２３、１０２４のチップソケット１０２９より大きい。さらに、１つ以上のブロック１０２２が、異なる寸法のチップを収容するために異なる寸法のソケットに用いられることができるだけでなく、しかし任意のサイズの任意のサブ配列が任意の特定のダイパッケージを製作するために用いられることができ、それで大きなスループットにもかかわらず、少数のダイパッケージの小さいランが製作されることができ、異なるダイパッケージが特定の顧客のために同時に処理されるか、または異なるパッケージが異なる顧客のために製作されることを可能にする。したがって、パネル１０２０は１つのタイプのチップを収容するための第１のセットの寸法を備えたソケット１０２８を有する少なくとも１つの領域１０２２および第２のタイプのチップを収容するための第２のセットの寸法を備えたソケット１０２９を有する第２の領域１０２１を備えることができる。
【０２１３】
前述のように図１７を参照して、各チップソケット１０１２（１０２８、１０２９  図１８）がポリマーフレーム１０１８によって取り囲まれ、各ブロック（１０２１、１０２２、１０２３、１０２４−図１８）内にソケット１０２８（１０２９）の配列が配置される。
【０２１４】
図１９を参照して、チップ１０３５が各ソケット１０１２内に配置されることができ、および、チップ１０３５のまわりの空間は、ポリマー１０３６またはフレーム１０１６を製作するために用いられるそれと同じポリマーであるかもしくは同じでないかもしれないポリマーベースの複合物によって充填されることができる。それは、例えばモールドコンパウンドであることができる。実施態様によっては、フィラーポリマー１０３６のマトリクスおよびフレーム１０１６のそれが類似したポリマーであるが異なる補強ファイバを備えたものを用いることができる。例えば、フレームは補強ファイバを含むことができるが、一方、ソケット内に充填するために用いられるポリマー１０３６は、ファイバなしであることができる。
【０２１５】
典型的ダイサイズは、離間距離で意図されたダイを収容するためにわずかにより大きなソケットと共に約１．５ｍｍｘ１．５ｍｍから約３１ｍｍｘ３１ｍｍまでのいずれでもあることができる。インターポーザフレームの厚さは、少なくともダイの深さでなければならず、かつ好ましくは１０ミクロンから１００ミクロンである。一般的に、フレームの深さはダイの厚さ＋更に２０ミクロンである。
【０２１６】
ソケット１０１２へのチップ１０３５の埋め込みの結果として、個々のチップが、各ダイの縁部のまわりに配置される、それを通してビア１０１４を有するフレーム１０３８によって取り囲まれる。
【０２１７】
Ａｃｃｅｓｓのビア柱技術を用いて、パターンメッキによってまたは選択エッチングが後に続くパネルメッキによって、ビア１０１４がビア柱として製作されることができ、ポリマーフィルムまたは、追加された安定性のためにポリマーマトリクス内の編ガラスファイババンドルからなるプリプレグを用いて誘電材料によってその後積層されることができる。一実施態様において、誘電材料はＨｉｔａｃｈｉ  ７０５Ｇである。もう１つの実施態様では、ＭＧＣ  ８３２  ＮＸＡ  ＮＳＦＬＣＡが用いられる。第３の実施態様では、Ｓｕｍｉｔｏｍｏ  ＧＴ−Ｋが用いられることができる。もう１つの実施態様では、Ｓｕｍｉｔｏｍｏ  ＬＡＺ−４７８５シリーズフィルムが用いられる。もう１つの実施態様では、Ｓｕｍｉｔｏｍｏ  ＬＡＺ−６７８５シリーズが用いられる。例えば、代替材料はＴａｉｙｏ  ＨＢＩおよびＺａｒｉｓｔｏ−１２５を含む。
【０２１８】
代わりとして、ビアはドリルフィル技術として周知のものを用いて製作されることができる。最初に、ポリマーまたはファイバ強化ポリマーマトリクスが製作され、次に、硬化の後、それが機械的穴あけまたはレーザー穴あけのどちらかによって穴をあけられる。ドリル穴は次いで、電気メッキによって銅で充填されることができる。
【０２１９】
しかしながら、ドリルフィル技術よりむしろビア柱を用いてビアを製作する際に多くの利点がある。ビア柱技術では、全てのビアが同時に製作されることができるので、ビア柱技術はドリルアンドフィルより高速である一方、穴は個々にあけられる。さらに、穴をあけられたビアは基本的に円柱形である一方、ビア柱は任意の形状を有することができる。実際問題として、全てのドリルフィルビアが（許容誤差の範囲内で）同じ直径を有する一方、ビア柱は異なる形状およびサイズを有することができる。さらに、高められた剛性のために、好ましくはポリマーマトリクスが一般的にガラスファイバの編バンドルによって強化されるファイバである。ポリマープリプレグ内のファイバが直立したビア柱の上に置かれて硬化されるところで、柱は円滑な垂直側面によって特徴づけられる。しかしながら、ドリルフィルビアは一般的にいくぶんテーパーをつけ、かつ複合物が穴をあけられるところで；ビアは、一般的にノイズを引き起こす迷いインダクタンスに帰着するざらつきを有する。
【０２２０】
概ね、ビア１０１４は広さ４０ミクロンから５００ミクロンの範囲である。ドリルフィルに必要とされるような、かつ例えばビア柱に対してよくあることだが、円柱形の場合、各ビアは２５ミクロンから５００ミクロンまでの範囲の直径を有することができる。
【０２２１】
図１９を更に参照して、埋め込みビアを備えたポリマーマトリクスフレームワーク１０１６を製作した後に、ソケット１０１２がＣＮＣまたは打抜きによって製作されることができる。代わりとしてパネルメッキまたはパターンメッキのどちらかを用いて、犠牲的銅ブロックが堆積されることができる。例えばフォトレジストを用いて、銅ビア柱１０１４が選択的にシールドされる場合、この種の犠牲的銅ブロックがソケット１０１２を作り出すためにエッチング除去されることができる。
【０２２２】
各ソケット１０１２のまわりのフレーム１０３８内にビア１０１４を備えたソケット配列１０３８のポリマーフレームワークが、個々のチップパッケージならびに多チップパッケージおよびパッケージ上のパッケージ「ＰｏＰ」配列のようなビルトアップ多層チップパッケージを含む多数のチップパッケージを作り出すために用いられることができる。
【０２２３】
一旦チップ１０３５がソケット１０１２内に配置されると、それらはモールドコンパウンド、乾燥フィルムまたはプリプレグのようなポリマー１０３６を用いて所定の場所に固定されることができる。
【０２２４】
図２０を参照して、銅ルーティング層１０４２、１０４３が、チップ１０３５を埋め込まれるフレームワーク１０４０の片面または両面上に製作されることができる。一般的に、チップ１０３５はフリップチップであってかつチップ１０３５の縁部を越えて扇形に広がるパッド１０４３に連結される。スルービア１０１４のおかげで、上側表面上のパッド１０４２が、ＰｏＰパッケージングなどに対してチップの更なる層を連結することを可能にする。基本的に、上下のパッド１０４２、１０４３がより複雑な構造体を作り出すために更なるビア柱およびルーティング層を構築することを可能にすることが理解されよう。
【０２２５】
ダイシングツール１０４５が、示されている。パネル１０４０内にパッケージ化されたチップ１０３５の配列が図２１に示すように個々のチップ１０４８に容易にダイシングされることができることが理解されよう。
【０２２６】
図２２を参照して、実施態様によっては、隣接するチップソケットが異なるサイズおよび／または異なる形状を含む異なる寸法を有することができる。例えば、プロセッサチップ１０３５が１個のソケット内に配置されることができてかつ隣接するソケット内に配置されるメモリチップ１０５５に連結されることができる。配列がダイシングされる時、隣接するソケットは共に保持されることができる。したがって、パッケージは複数のチップを含むことができてかつ、おそらく受動フィルタチップを含む異なるチップを含むことができるが、しかし、コンデンサおよびフィルタを製作するために上記した技術を用いて、フレームワークの一部として共に製作されることができることが、注意されよう。
【０２２７】
パッド１０４２、１０４３は、ボールグリッド配列ＢＧＡまたはランドグリッド配列ＬＧＡ経由でチップに連結することができる。現在の最高水準の技術で、ビア柱は長さ約１３０ミクロンであることができる。チップ１０３５、１０５５が約１３０ミクロンより厚いところで、１個のビアを別のビアの上にスタックする必要があるかもしれない。ビアをスタックするための技術は公知であり、かつなかでも、Ｈｕｒｗｉｔｚ他に付与された同時継続の（特許文献８）および（特許文献９）内で検討されている。
【０２２８】
図２３を参照して、ポリマーフレーム１０１６内にダイ１０５５を備えるダイパッケージ１０４８が下から示され、それでダイ１０５５がフレーム１０１６によって取り囲まれ、およびスルービア１０１４がダイ１０５５の周辺部のまわりにフレーム１０１６を通して設けられる。ダイが、ソケット内に配置されてかつ第２のポリマー１０３６によって適所に保持される。フレーム１０１６は、一般的に安定性のためにファイバ強化プリプレグで製作される。第２のポリマー１０３６もまたプリプレグであることができるが、しかしポリマーフィルムまたはモールドコンパウンドであることができる。一般的に、示すようにスルービア１０１４は単純円柱形ビアであるが、それらは異なる形状およびサイズを有することができる。チップ１０５５上の半田球１０５７のボールグリッド配列の一部が、ファンアウト構成でパッド１０４３によってスルービア１０１４に接続される。示すように、チップの下で直接基板に連結される追加的な半田球があることができる。実施態様によっては通信およびデータ処理のために、スルービアの少なくとも１個が同軸ビアである。他の実施態様では、少なくとも１個のビアが伝送線である。例えば、同軸ビアを製造するための技術は、同時係属の（特許文献９）に与えられている。伝送線を製作するための技術は、例えば（特許文献１０）内に示される。
【０２２９】
チップスタッキングのための接点を設けることに加えて、チップを取り囲むスルービア１０１４が、チップをその周囲から隔離してかつファラデーシールドをもたらすために用いられることができる。この種のシールドビアは、チップの上のシールドビアを相互接続してかつそれに対してシールドをもたらすパッドに連結されることができる。
【０２３０】
チップを取り囲む複数行のスルービアがあることができ、内側行が信号のために、かつ外側行がシールドのために用いられることができる。外側行は、チップによって生成される熱を放散させるためにそれによってヒートシンクとして機能することができる、チップの上に製作される固体銅ブロックに連結されることができる。異なるダイが、このようにパッケージ化されることができる。とりわけ注意されることは、１個以上のビアが広範囲のインダクタであることができ、ならびにコンデンサが共に製作されることができ、ならびにインダクタおよびコンデンサがフィルタを共にもたらすようにフレーム内に埋め込まれることができることである。
【０２３１】
ここで記述されるスルービアを有するフレームによる埋め込みチップ技術は、接点が短く、チップあたりの接点の数が相対的に少ないので、アナログ処理に特に適している。
【０２３２】
理解されるであろうことは、ここで記述される技術は、ＩＣチップをパッケージ化することに限定されないことである。実施態様によっては、ダイはフューズ、コンデンサ、インダクタおよびフィルタからなる群から選ばれる構成要素を備える。インダクタおよびフィルタを製作するための技術は、Ｈｕｒｗｉｔｚ他に付与された同時継続の（特許文献５）内に記述される。
【０２３３】
図２４および図２４（ａ）から２４（ｌ）を参照して、有機マトリクスフレームワークによって取り囲まれるチップソケットの配列を製作する方法が以下のステップを含む：
犠牲的キャリア１０８０を得る―２４（ａ）。
【０２３４】
任意選択で、銅のシード層１０８２が銅キャリア１０８０上へ塗布される−２４（ｂ）。耐エッチング層１０８４が、シード層１０８２の上に塗布され−２４（ｃ）、一般的にニッケルからなる、かつ一般的にスパッタリングのような物理蒸気プロセスによって堆積される。例えば、それは電気メッキまたは無電解メッキによって代わりとして堆積されることができる。他の候補材料は、その全てがスパッタリングされることができる、タンタル、タングステン、チタン、チタン−タングステン合金、スズ、鉛、スズ−鉛合金を含み、ならびにスズおよび鉛はさらに電気メッキされるかまたは無電解メッキされることができ、バリアメタル層は一般的に厚さ０．１から１ミクロンである。（各候補バリア層材料は、適切な溶媒またはプラズマエッチング条件によって後で除去される）。バリア層の塗布の後、更なる銅シード層１０８６が塗布される−２４（ｄ）。銅シード層は、一般的に厚さ約０．２ミクロンから５ミクロンである。
【０２３５】
ステップ２４（ｂ）から２４（ｄ）が、基板へのバリア層の良い接着、ビアの良い接着および成長を確実にするために、かつビアに損傷を与えることなくエッチングによって基板の以降の除去を可能にするために好ましい。最高の結果がこれらのステップを含むとはいえ、それらはしかしながら任意選択であり、１つ以上が用いられないかもしれない。
【０２３６】
フォトレジストの層１０８８が、次に塗布され−ステップ２４（ｅ）、図２４（ｅ）、かつ銅ビアのパターンによってパターン化される−２４（ｆ）。次に銅１０９０が、パターンにメッキされ−２４（ｇ）、およびフォトレジスト１０８８が剥離除去される−２４（ｈ）。直立した銅ビア１０９０が、ファイバ強化ポリマーマトリクスプリプレグであることができるポリマー誘電体１０９２を積層される−２４（ｉ）。積層ビア配列が薄くされてかつ銅ビアの端部を露出させるために平坦化される−２４（ｊ）。キャリアが、次いで除去される。
【０２３７】
任意選択でかつ好ましくは、銅ビアの露出端部を備えた平坦化されたポリマー誘電体が、銅キャリア１０８０が除去される−２４（ｌ）前に、フォトレジストまたは誘電フィルムのような耐エッチング材料１０９４を塗布することによって保護される−２４（ｋ）。一般的に、キャリアは銅を溶解することによって除去される銅キャリア１０８０である。アンモニウム−水酸化物または塩化銅が、銅を溶解するために用いられることができる。
【０２３８】
バリア層が次いでエッチング除去されることができ−２４（ｍ）、かつ、エッチング保護層１０９４が除去されることができる−ステップ２４（ｎ）。
【０２３９】
ここで記述されないとはいえ、理解されるであろうことは、直立した銅ビアがパネルメッキによって製作され、かつビアを残すために余分な銅を選択的にエッチング除去することができることである。実際に、ビアをシールドするのに対して、銅パネルの一部を選択的にエッチング除去することによってソケットが代わりとして製作されることができる。
【０２４０】
１個以上のビア１０９０がその中にコンデンサ６を含む図１の修正されたビア５であることができることが前述のように理解されよう。さらに、１個以上のビアが図１のインダクタビア７であることができる。
【０２４１】
単純ビア１０９０だけが必要とされ、かつその中にコンデンサ６または図１のインダクタビア７を含む図１の修正されたビア５でなく、しかし単純円柱形ビアだけが必要とされるビア柱技術が好まれるとはいえ、ドリルアンドフィル技術もまた用いられることができる。
【０２４２】
図２５および図２５（ａ）から２５（ｅ）を参照して、別の変形方法において、銅張り積層板（ＣＣＬ）１１００からなるキャリアが得られる−２５（ａ）。ＣＣＬは、数１０から数百ミクロンの厚さを有する。典型的厚さは、１５０ミクロンである。穴１１０２が、ＣＣＬを通してあけられる−２５（ｂ）。穴１１０２は、数１０から数百ミクロンの直径を有することができる。一般的に、穴の直径は１５０ミクロンである。
【０２４３】
スルーホールが、次にメッキをされたスルーホール１１０４を作り出すためにメッキされる−２５（ｃ）。
【０２４４】
銅張り積層板１１００が次いで表面銅層１１０６、１１０８を除去するために研磨されるかまたはエッチングされ、メッキされたスルーホール（Ｐｔｈ）銅ビア１１０４を備えたラミネート１１１０を残す−２５（ｄ）。
【０２４５】
次に、ＣＮＣまたは打抜きを使用して、ソケット１１１２がチップを収容するためにラミネートを通して製作される−２５（ｅ）。
【０２４６】
図２６を参照して、その中に埋め込みフィルタ２００２を備えたフレーム２０００の平面図が示され、および、種々のルーティングビア２００４がプロセッサチップまたはメモリチップのようなチップを収容するためのソケット２００６を含有することができる。この種のフレーム２０００は、例えば図１７−１９内に示されるもののような大きな配列の一部として製作されることができる。示すようなフレーム２０００は、シングルチップを収容するための１個のソケット２００６を含む。しかしながら、フレームが２個以上のチップを収容するための２個以上のソケットを含むことができることが理解されよう。この種のソケット２００６は、プロセッサチップ、メモリチップまたはその中に埋め込まれるフィルタなどを備えた受動チップを埋め込むために用いられることができる。
【０２４７】
この明細書では、インダクタおよびコンデンサが、有機基板内の埋め込み受動素子としてどのように製作されることができるかについてかなり詳細に記述した。この種のコンデンサおよびインダクタの組合せが、フィルタをもたらすことができる。明細書は、次いで埋め込みビアを備えたポリマーフレームがどのように製作されることができるかおよびこれらが埋め込み能動素子のためのソケットとしてどのように用いられることができるか説明するために続く。これらの技術の組合せは、能動および受動構成要素の両方を含む非常に小さい高度に統合化されたＲＦ構成要素のための１個以上の埋め込みチップおよび埋め込みフィルタを備えるパッケージの製作を可能にする。
【０２４８】
上記の記述は、説明だけとして提供される。理解されるであろうことは、本発明は多くの変形が可能であることである。
【０２４９】
本発明のいくつかの実施態様が、記述された。それにもかかわらず、種々の変更が本発明の主旨と範囲から逸脱することなく、なされることができることが理解される。したがって、他の実施態様は以下の請求項の範囲内である。
【０２５０】
したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更の両方を含む。
【０２５１】
請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示す。
【符号の説明】
【０２５２】
１  フレーム
２  ソケット  キャビティ
４  ビア柱
５  ビア柱
６  ビア柱  コンデンサ  誘電体
７  ビア柱
８、９  コンデンサ
１０  ポリマー誘電体  充填材
１１、１２  フィーチャ
１３  インダクタ
１４  基板
２０  コンデンサ
２１  基板
２２  誘電層
２４  フィーチャ層
２６、２８、３０、３２  銅柱
３４  封入誘電材料
３８  フィーチャ層
４０  インダクタ
４２  ビア柱
４４  コンデンサ
５２  ビア柱
５４  コンデンサ
５６  インダクタビア
５８  トレース
６０  第１のインダクタ
６２  ビア柱
６４  コンデンサ
６６  第２のインダクタ
７０  インダクタ
７１、７２  ビア柱
７４  コンデンサ
７８  トレース  コネクタ
８４  コンデンサ
８６  誘導ビア
８８  インダクタ  トレース
２０８  フォトレジスト層
２１０  キャリア
２１２  バリアメタル層
２１４  銅層
２１６  第１電極
２１８  誘電層
２２０  第２電極
２２２  銅層
２２４  フォトレジスト層
２２６  シード層
２２８  フォトレジスト層
２３０  フォトレジスト層
２３２  ビア柱  相互接続
２３４  誘電材料
２３６  シード層
２３８  フォトレジスト層
２４０  フィーチャ層  銅層
２４２  フォトレジスト層
２４４  銅ビア
２４６  ポリマー層
２４８  コンデンサ
２５０  複合構造体
２５２  チタンシード層
２５４  銅層
２５６、２５８  フォトレジスト
２６０  銅  フィルタ
２６２  銅
２６４  ソルダーマスク
３００  基本的ＬＣ低域フィルタ
３４８  コンデンサ
１０１０  配列
１０１２  チップソケット
１０１２‘  ソケット
１０１４  金属ビア
１０１６  ポリマーマトリクス  フレーム
１０１８  ポリマーマトリクスフレームワーク
１０２０  パネル
１０２１、１０２２、１０２３、１０２４  ブロック
１０２５  水平バー
１０２６  垂直バー
１０２７  外側フレーム
１０２８  チップソケット
１０２９  チップソケット
１０３５  チップ
１０３６  ポリマー
１０３８  フレーム  ソケット配列
１０４０  フレームワーク  パネル
１０４２  ルーティング層  パッド
１０４３  ルーティング層  パッド
１０４５  ダイシングツール
１０４８  チップ  ダイパッケージ
１０５５  メモリチップ
１０５７  半田球
１０８０  キャリア
１０８２  シード層
１０８４  耐エッチング層
１０８６  シード層
１０８８  フォトレジストの層
１０９０  銅ビア
１０９２  ポリマー誘電体
１０９４  耐エッチング材料
１１００  ＣＣＬ
１１０２  穴
１１０４  スルーホール
１１０６、１１０８  銅層
１１１０  ラミネート
１１１２  ソケット
１２００  コイル
１２０２  誘電フレーム
１２０４  キャビティ
１２０６、１２０７、１２０８  ビア柱
１２０９、１２１０  垂直要素
１２５０  コンデンサ
２０００  フレーム
２００２  埋め込みフィルタ
２００４  ルーティングビア
２００６  ソケット
【図１】
0006695066.tif 000002
【図２】
0006695066.tif 000003
【図３】
0006695066.tif 000004
【図４】
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【図５】
0006695066.tif 000006
【図６】
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【図７】
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【図８】
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【図９−１】
0006695066.tif 000010
【図９−２】
0006695066.tif 000011
【図９−３】
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【図９ｉ】
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【図９ｉｉ】
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【図９ｉｉｉ】
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【図９ｉｖ】
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【図９ｖ】
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【図９ｖｉ】
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【図９ｖｉｉ】
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【図９ｖｉｉｉ】
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【図９ｉｘ】
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【図９ｘ】
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【図９ｘｉ】
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【図９ｘｉｉ】
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【図９ｘｉｉｉ】
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【図９ｘｉｖ】
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【図９ｘｖ】
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【図９ｘｖｉ】
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【図９ｘｖｉｉ】
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【図９ｘｖｉｉｉ】
0006695066.tif 000030
【図９ｘｉｘ】
0006695066.tif 000031
【図９ｘｘ】
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【図９ｘｘｉ】
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【図９ｘｘｉｉ】
0006695066.tif 000034
【図９ｘｘｉｉｉ】
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【図９ｘｘｉｖ】
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【図９ｘｘｖ】
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【図９ｘｘｖｉ】
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【図９ｘｘｖｉｉ】
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【図９ｘｘｖｉｉｉ】
0006695066.tif 000040
【図９ｘｘｉｘ】
0006695066.tif 000041
【図９ｘｘｘ】
0006695066.tif 000042
【図９ｘｘｘｉ】
0006695066.tif 000043
【図１０】
0006695066.tif 000044
【図１０ｘｘｘｉｉ】
0006695066.tif 000045
【図１０ｘｘｘｉｉｉ】
0006695066.tif 000046
【図１０ｘｘｘｉｖ】
0006695066.tif 000047
【図１０ｘｘｘｖ】
0006695066.tif 000048
【図１０ｘｘｘｖｉ】
0006695066.tif 000049
【図１０ｘｘｘｖｉｉ】
0006695066.tif 000050
【図１０ｘｘｘｖｉｉｉ】
0006695066.tif 000051
【図１０ｘｘｘｉｘ】
0006695066.tif 000052
【図１０ｘＬ】
0006695066.tif 000053
【図１１】
0006695066.tif 000054
【図１２ａ】
0006695066.tif 000055
【図１２ｂ】
0006695066.tif 000056
【図１２ｃ】
0006695066.tif 000057
【図１２ｄ】
0006695066.tif 000058
【図１２ｅ】
0006695066.tif 000059
【図１３ａ】
0006695066.tif 000060
【図１３ｂ】
0006695066.tif 000061
【図１４ａ】
0006695066.tif 000062
【図１４ｂ】
0006695066.tif 000063
【図１５ａ】
0006695066.tif 000064
【図１５ｂ】
0006695066.tif 000065
【図１６ａ】
0006695066.tif 000066
【図１６ｂ】
0006695066.tif 000067
【図１７】
0006695066.tif 000068
【図１８】
0006695066.tif 000069
【図１９】
0006695066.tif 000070
【図２０】
0006695066.tif 000071
【図２１】
0006695066.tif 000072
【図２２】
0006695066.tif 000073
【図２３】
0006695066.tif 000074
【図２４】
0006695066.tif 000075
【図２４ａ】
0006695066.tif 000076
【図２４ｂ】
0006695066.tif 000077
【図２４ｃ】
0006695066.tif 000078
【図２４ｄ】
0006695066.tif 000079
【図２４ｅ】
0006695066.tif 000080
【図２４ｆ】
0006695066.tif 000081
【図２４ｇ】
0006695066.tif 000082
【図２４ｈ】
0006695066.tif 000083
【図２４ｉ】
0006695066.tif 000084
【図２４ｊ】
0006695066.tif 000085
【図２４ｋ】
0006695066.tif 000086
【図２４ｌ】
0006695066.tif 000087
【図２４ｍ】
0006695066.tif 000088
【図２４ｎ】
0006695066.tif 000089
【図２５】
0006695066.tif 000090
【図２５ａ】
0006695066.tif 000091
【図２５ｂ】
0006695066.tif 000092
【図２５ｃ】
0006695066.tif 000093
【図２５ｄ】
0006695066.tif 000094
【図２５ｅ】
0006695066.tif 000095
【図２６】
0006695066.tif 000096