(57)【特許請求の範囲】
【請求項１】
行方向および列方向に格子状に配列された複数の画素回路を有する表示部と、
前記行方向に配列された前記複数の画素回路を前記列方向に走査して少なくとも走査信号を含む所定の制御信号を前記行毎に供給し、前記制御信号を生成する論理回路と、前記制御信号を前記画素回路に対して出力する出力回路とを含む走査線駆動回路と、
前記画素回路に対して第１動作電圧を供給する第１電源線と、
前記走査線駆動回路に対して前記第１動作電圧と大きさが等しい第２動作電圧を供給し、前記第１電源線と離間して配置された第２電源線と、
前記出力回路に対して前記第１電源線から前記第１動作電圧を供給し、前記第２電源線と離間して配置された第３電源線と、
を備える電気光学装置。
【請求項２】
前記表示部と、前記走査線駆動回路と、前記第１電源線と、前記第２電源線と、前記第３電源線とを含む表示回路と、
前記表示回路と端子部を介して接続される基板であって、前記第１電源線と前記第２電源線とに前記端子部周辺の分岐点を介して接続される第４電源線を有するものと
を備える請求項１に記載の電気光学装置。
【請求項３】
前記第１電源線と前記第２電源線とが第５電源線に接続されていて、前記第５電源線から前記第１電源線と前記第２電源線とを分岐する分岐点が、前記表示部を構成する各素子が配置された領域および前記走査線駆動回路を構成する各素子が配置された領域の外に配置されている
請求項１に記載の電気光学装置。
【請求項４】
行方向および列方向に格子状に配列された複数の画素回路を有する表示部と、
前記行方向に配列された前記複数の画素回路を前記列方向に走査して少なくとも走査信号を含む所定の制御信号を前記行毎に供給し、前記制御信号を生成する論理回路と、前記制御信号を前記画素回路に対して出力する出力回路とを含む走査線駆動回路と、
前記画素回路及び前記出力回路に対して共通の第１動作電圧を供給する第１電源線と、
前記論理回路に対して前記第１動作電圧と大きさが等しい第２動作電圧を供給し、前記第１電源線と離間して配置された第２電源線と、
を備える電気光学装置。
【請求項５】
前記第１動作電圧は、前記画素回路を構成するトランジスタの基板電位として前記画素回路に供給される
請求項４に記載の電気光学装置。
【請求項６】
請求項１から５のいずれか１項に記載の電気光学装置を
含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置および電子機器に関する。
【背景技術】
【０００２】
電気光学装置において高い駆動電圧で微細な画素を駆動する場合に表示ムラを抑えるための技術の一例が特許文献１に記載されている。特許文献１に記載されている電気光学装置では、画素回路が有する複数のトランジスタのゲート信号の振幅を小さくすることなどにより表示ムラの発生を低減する。
【０００３】
また、特許文献２、特許文献３および特許文献４には、画素回路部と周辺回路部で異なる電源を使用することで表示ムラを抑える構成が記載されている。この構成によれば、複数の画素回路を有する画素回路部と周辺回路部（走査線駆動制御部など）とに共通の電源を使用した場合に周辺回路部の動作による電圧変動が画素回路に影響を及ぼし表示品位の劣化を引き起こすことがあるという課題が解決される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１７００９２号公報
【特許文献２】特開２００８−２３３１２４号公報
【特許文献３】特開２００８−１９１２９５号公報
【特許文献４】特開２００６−３９５７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２、特許文献３および特許文献４に記載されている構成では、画素回路部と周辺回路部で異なる電源を必要とする。したがって、電源数の増加と、それに伴う端子数の増加を伴う。また、電源数の増加は電源供給能力の低下によって表示ムラが発生するという可能性を生じさせる。
【０００６】
本発明は上記課題を解決するものであり、電源数を増やすことなく表示ムラを抑制することができる電気光学装置および電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため本発明の一態様は、行方向および列方向に格子状に配列された複数の画素回路を有する表示部と、前記行方向に配列された前記複数の画素回路を前記列方向に走査して少なくとも走査信号を含む所定の制御信号を前記行毎に供給する走査線駆動回路であって、前記制御信号を生成する論理回路と、前記制御信号を前記画素回路に対して出力する出力回路とを少なくとも含むものと、前記画素回路に対して第１動作電圧を供給する第１電源線と、前記走査線駆動回路に対して第２動作電圧を供給する第２電源線であって、前記第１電源線のうち前記画素回路内に配線された部分とは離間して配置されたものと、前記出力回路に対して前記第１電源線から前記第１動作電圧を供給する第３電源線であって、前記第２電源線のうち前記走査線駆動回路内に配線された部分とは離間して配置されたものとを備える。
【０００８】
上記構成によれば、電源数を増やすことなく表示ムラを抑制することができる。
【０００９】
また、本発明の一態様は、上記の電気光学装置であって、前記表示部と、前記走査線駆動回路と、前記第１電源線と、前記第２電源線と、前記第３電源線とを含む表示回路と、前記表示回路と端子部を介して接続される基板であって、前記第１電源線と前記第２電源線とに前記端子部周辺の分岐点を介して接続される第４電源線を有するものとを備える。
【００１０】
上記構成によれば、電源数を増やすことなく表示ムラを抑制することができるとともに、端子部を介して接続される基板上の外部回路の構成をシンプルにすることができる。
【００１１】
また、本発明の一態様は、上記の電気光学装置であって、前記第１電源線と前記第２電源線とが第５電源線に接続されていて、前記第５電源線から前記第１電源線と前記第２電源線とを分岐する分岐点が、前記表示部を構成する各素子が配置された領域および前記走査線駆動回路を構成する各素子が配置された領域の外に配置されている。
【００１２】
上記構成によれば、電源数を増やすことなく表示ムラを抑制することができるとともに、接続部の構成をシンプルにすることができる。
また、上記課題を解決するため本発明の一態様は、行方向および列方向に格子状に配列された複数の画素回路を有する表示部と、前記行方向に配列された前記複数の画素回路を前記列方向に走査して少なくとも走査信号を含む所定の制御信号を前記行毎に供給する走査線駆動回路であって、前記制御信号を生成する論理回路と、前記制御信号を前記画素回路に対して出力する出力回路とを少なくとも含むものと、前記画素回路及び前記出力回路に対して共通の第１動作電圧を供給する第１電源線と、前記論理回路に対して第２動作電圧を供給する第２電源線と、を備える。
上記構成によれば、電源数を減らすことができるとともに、画素回路のための第１電源線は、走査線駆動回路の論理回路のための第２電源線と分離され、表示ムラを抑制することができる。
また、本発明の一態様は、上記の電気光学装置であって、前記第１動作電圧は、前記画素回路を構成するトランジスタの基板電位として前記画素回路に供給される。
上記構成によれば、表示ムラを抑制することができる。
【００１３】
また、本発明の一態様は、上記の電気光学装置を含む電子機器である。
【００１４】
上記構成によれば、電源数を増やすことなく表示ムラを抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態における電気光学装置の構成を示す図である。
【図２】図１に示したデータ線駆動回路３０の構成例を示すブロック図である。
【図３】図１に示した画素回路１００の構成例を示す回路図である。
【図４】図１に示した画素回路１００における第１の実施形態における動作との比較のための動作例を説明するための図である。
【図５】図３に示した画素回路１００の動作例を示すタイミング図である。
【図６】図１に示した走査線駆動回路２０の構成例を示すブロック図である。
【図７】図６に示した出力回路２５の構成例を示す回路図である。
【図８】第２の実施形態に係る電気光学装置１ａの構成を示す図である。
【図９】第３の実施形態に係る電気光学装置１ｂの構成を示す図である。
【発明を実施するための形態】
【００１６】
＜第１の実施形態＞
以下、本発明の第１の実施形態について図面を参照して説明する。図１は、本発明の第１の実施形態に係る電気光学装置の構成例を示す。電気光学装置１は、表示部１０と、走査線駆動回路２０と、データ線駆動回路３０と、制御回路４０と、電源回路５０とを備える。これらの表示部１０、走査線駆動回路２０、データ線駆動回路３０、電源回路５０および温度センサー６０は、例えばシリコン基板等の半導体基板上に形成されている。制御回路４０の少なくとも一部は、シリコン基板等の半導体基板上に形成されてもよい。
【００１７】
表示部１０は、行方向および列方向に格子状に配列された複数の画素回路１００を備えている。画素回路１００は、発光素子としてＯＬＥＤ（Organic Light Emitting Diode；有機発光ダイオード）を有している。複数の画素回路１００は、それぞれが同一の構成を有する。表示部１０には、走査線駆動回路２０からｍ行（ｍは２以上の整数）分の走査信号ＧＷＲが供給されるとともに、データ線駆動回路３０から３ｎ列（ｎは２以上の整数）分のデータ信号ＶＥが供給される。データ信号ＶＥを供給する３ｎ本の配線は表示部１０内で列方向に延伸して配列され、走査信号ＧＷＲを供給するｍ本の配線は表示部１０内で行方向に延伸して配列されている。各画素回路１００は、データ信号ＶＥを供給する３ｎ列分の配線と走査信号ＧＷＲを供給するｍ行分の配線とが交差する部分に配置されている。各３個の画素回路１００は、各１個の画素回路グループ１１を構成する。１つの画素回路グループ１１内の３つの画素回路１００は、それぞれＲ（赤）、Ｇ（緑）、およびＢ（青）の画素に対応し、カラー画像を構成する画素の１ドットを表現する。
【００１８】
制御回路４０は、走査線駆動回路２０に対して制御信号Ｃｔｒ１を供給するとともに、データ線駆動回路３０に対して制御信号Ｃｔｒ２を供給する。また、制御回路４０は、データ線駆動回路３０に対して各行の画素に対応した画像データを行毎に供給する。また、制御回路４０は、電源回路５０による各種の電源電圧の生成を制御する。制御信号Ｃｔｒ１は、走査線駆動回路２０を制御するためのパルス信号である垂直同期信号、水平同期信号、クロック信号やイネーブル信号である。制御信号Ｃｔｒ２は、データ線駆動回路３０を制御するための水平同期信号、信号ＳＥＬ、ドットクロック信号ＤＣＬＫ、ラッチパルス信号ＬＰやイネーブル信号である。画像データは、走査線駆動回路２０からの走査信号ＧＷＲにより選択された行の画素毎の階調値（階調レベル）に対応したデジタル信号である。
【００１９】
走査線駆動回路２０は、垂直同期信号により規定される各フレーム期間において各行の画素回路１００に行毎に順番に選択して走査するための走査信号ＧＷＲを制御信号Ｃｔｒ１に基づいて生成する。なお、走査線駆動回路２０は、走査信号ＧＷＲの他に、各画素回路１００に供給する各種制御信号を行毎に生成するが図１では図示を省略している。
【００２０】
データ線駆動回路３０は、画像データと制御信号Ｃｔｒ２とに基づいて、水平走査期間毎に、走査線駆動回路２０によって選択された行の各画素の階調値に対応した３ｎ列分のデータ信号ＶＥを生成し、表示部１０に対して供給する。
【００２１】
電源回路５０は、表示部１０、走査線駆動回路２０、データ線駆動回路３０、および制御回路４０のそれぞれに必要な各種の電源電圧を生成し供給する。また、電源回路５０は、データ線駆動回路３０に対し、データ線駆動回路３０を動作させるための電源電圧や、階調値に対応した複数の階調基準電圧を供給する。電源回路５０は、走査線駆動回路２０に対し、走査線駆動回路２０を動作させるための電源電圧や、走査信号ＧＷＲや各画素回路１００に供給される制御信号を生成するための各種電源電圧を供給する。また、電源回路５０は、表示部１０を構成する各画素回路１００に対し、各画素回路１００が動作するための電源電圧を供給する。
【００２２】
第１の実施形態において電源回路５０が生成する電源は、電源ＶＤＤ、電源ＶＨＨおよび電源ＶＥＬから構成される。なお、電源ＶＤＤ、電源ＶＨＨおよび電源ＶＥＬの供給電圧は、それぞれＶＤＤ、ＶＨＨおよびＶＥＬである。なお、電源回路５０は、他に基準電位ＶＳＳ、画素回路１００の陰極電圧ＶＣＴ等を発生するが図１では図示を省略している。ＶＤＤはロジック用の低電圧（例えば１．８Ｖ）である。ＶＨＨはロジックおよびアンプ用の高電圧（例えば５．５Ｖ）である。ＶＥＬは画素回路１００への供給電圧（例えばＶＨＨと同電圧の５．５Ｖ）である。図１に示した例では、電源回路５０から電源線５１によって電源ＶＥＬの電圧ＶＥＬが表示部１０の各画素回路１００へ供給される。また、電源線５１には分岐点６１で電源線５２が接続されている。電源線５２は、電源ＶＥＬの電圧ＶＥＬを、走査線駆動回路２０内の出力回路２５（図６および図７を参照して後述）へ供給する。また、電源回路５０から電源線５３によって電源ＶＨＨの電圧ＶＨＨが走査線駆動回路２０へ供給される。また、電源回路５０から電源線５４によって電源ＶＤＤの電圧ＶＤＤが走査線駆動回路２０へ供給される。また、電源回路５０から電源線５５によって電源ＶＨＨの電圧ＶＨＨがデータ線駆動回路３０へ供給される。また、電源回路５０から電源線５６によって電源ＶＤＤの電圧ＶＤＤがデータ線駆動回路３０へ供給される。なお、電源線５１の表示部１０内に配線された部分および電源線５２の走査線駆動回路２０において複数の出力回路２５内に配線された部分と、電源線５３の走査線駆動回路２０内に配線された部分とは、容量等による結合が十分低くなるよう離間して配置されている。
【００２３】
図２は、図１に示したデータ線駆動回路３０の構成例を示したブロック図である。データ線駆動回路３０は、シフトレジスタ３１と、データラッチ３２と、ラインラッチ３３と、Ｄ／Ａ（デジタル／アナログ）変換回路３４（１）〜３４（ｎ）と、デマルチプレクサ３５（１）〜３５（ｎ）と、各データ信号ＶＥ（１）、ＶＥ（２）、ＶＥ（３）、…、ＶＥ（３ｎ−２）、ＶＥ（３ｎ−１）、ＶＥ（３ｎ）に対応して設けられるレベルシフト回路３６（１）〜３６（３ｎ）とを備えている。ここで、データ信号ＶＥ（１）、ＶＥ（２）、ＶＥ（３）、…、ＶＥ（３ｎ−２）、ＶＥ（３ｎ−１）、ＶＥ（３ｎ）は、図１に示した３ｎ列分のデータ信号ＶＥが含む各信号である。
【００２４】
シフトレジスタ３１には、ドットクロック信号ＤＣＬＫや、図示しない取り込みパルスが入力される。シフトレジスタ３１は、ドットクロック信号ＤＣＬＫに同期して取り込みパルスをシフトする。シフトレジスタ３１によって取り込みパルスをシフトして出力されるシフト出力は、データラッチ３２に供給される。
【００２５】
データラッチ３２には、ドットクロック信号ＤＣＬＫに同期した画像データや、シフトレジスタ３１からのシフト出力が入力される。データラッチ３２は、シフトレジスタ３１からのシフト出力に同期して画像データを取り込む。
【００２６】
ラインラッチ３３には、ラッチパルス信号ＬＰや、データラッチ３２に取り込まれた画像データが入力される。ラインラッチ３３は、ラッチパルス信号ＬＰに同期して、データラッチ３２に取り込まれた１行分の画像データをラッチする。
【００２７】
各Ｄ／Ａ変換回路３４（１）〜３４（ｎ）には、画素データをアナログ電圧に変換する際に基準となる階調電圧が入力されるとともに、ラインラッチ３３にラッチされた画像データが入力される。階調電圧は例えば電源回路５０から供給される。各Ｄ／Ａ変換回路３４（１）〜３４（ｎ）は、画像データの階調値に対応した階調電圧を生成する。Ｄ／Ａ変換回路３４（１）〜３４（ｎ）は、ラインラッチ３３によってラッチされた画像データに対応する階調値に対応した階調電圧を画素毎に決定する。Ｄ／Ａ変換回路３４（１）〜３４（ｎ）は、決定した階調電圧を、１ドットを構成する３列の各画素のデータ信号が多重化されたデータ信号Ｖｄ（１）〜Ｖｄ（ｎ）の電圧として、対応するデマルチプレクサ３５（１）〜３５（ｎ）に供給する。
【００２８】
データ信号Ｖｄ（１）〜Ｖｄ（ｎ）のそれぞれは、デマルチプレクサ３５（１）〜３５（ｎ）の選択タイミングに合わせて、３列の各画素の階調値に対応したデータ信号が多重化された信号である。デマルチプレクサ３５（１）〜３５（ｎ）を構成する各デマルチプレクサは、信号ＳＥＬによる選択タイミングに合わせて列毎にデータ信号を出力する。
【００２９】
レベルシフト回路３６（１）〜３６（３ｎ）は、対応するデマルチプレクサ３５（１）〜３５（ｎ）により列毎に出力されたデータ信号Ｖｄ（１）〜Ｖｄ（ｎ）の電圧範囲を圧縮することでレベルシフトし、データ信号ＶＥ（１）〜ＶＥ（３ｎ）として出力する。すなわち、データ信号ＶＥ（１）〜ＶＥ（３ｎ）の電圧範囲は、データ信号Ｖｄ（１）〜Ｖｄ（ｎ）の電圧範囲を圧縮してレベルシフトしたものである。
【００３０】
図３は、図１に示した画素回路１００の構成例を示す。画素回路１００は、Ｐ型ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）１０１〜１０５（以下、トランジスタ１０１〜１０５と称する）と、ＯＬＥＤ１１１と、保持容量１２１とを備えている。画素回路１００には、トランジスタ１０２、１０３、１０４および１０５のそれぞれのゲート信号となる走査信号ＧＷＲ、制御信号ＧＣＭＰ、制御信号ＧＥＬおよび制御信号ＧＯＲＳＴが走査線駆動回路２０から供給される。走査信号ＧＷＲ、制御信号ＧＣＭＰ、制御信号ＧＥＬおよび制御信号ＧＯＲＳＴは、同一行の画素回路１００に共通に供給される。
【００３１】
トランジスタ１０１は、駆動トランジスタとして、ソースが電源線としての給電線１３１に接続され、ドレインがトランジスタ１０３のソースと、トランジスタ１０４のソースとに接続される。また、トランジスタ１０１のゲート（ノードｇ）は、トランジスタ１０２のドレインと、保持容量１２１の一端とに接続される。給電線１３１には、画素回路１００において電源の高電位側となる電圧ＶＥＬが供給される。電圧ＶＥＬは、電源回路５０から電源線５１を介して供給される電圧（例えば、５．５ボルト）である。
【００３２】
トランジスタ１０２は、書き込みトランジスタ（あるいは選択トランジスタ）として、ソースがデータ線１３２に接続される。トランジスタ１０２のゲートは、ゲート信号としての走査信号ＧＷＲにより制御される。
【００３３】
トランジスタ１０３は、閾値補償トランジスタとして、ゲートに制御信号ＧＣＭＰが供給される。トランジスタ１０３のゲートは、ゲート信号としての制御信号ＧＣＭＰにより制御される。
【００３４】
トランジスタ１０４は、電流供給制御トランジスタとして、ドレインがＯＬＥＤ１１１のアノードと、トランジスタ１０５のソースとに接続され、ゲートに制御信号ＧＥＬが供給される。トランジスタ１０４のゲートは、ゲート信号としての制御信号ＧＥＬにより制御される。トランジスタ１０４を設けることにより、例えば電源投入直後にＯＬＥＤ１１１に電流が供給されて意図しない画像を表示してしまうという事態を回避することができる。
【００３５】
トランジスタ１０５は、リセットトランジスタとして、ドレインが給電線１３３に接続され、ゲートに制御信号ＧＯＲＳＴが供給される。トランジスタ１０５のゲートは、ゲート信号としての制御信号ＧＯＲＳＴにより制御される。なお、図３では、トランジスタ１０１〜１０５の基板電位（バックゲート電位）として、電圧ＶＥＬが供給される。電圧ＶＥＬは、画素回路１００における最高電位である。
【００３６】
ＯＬＥＤ１１１のカソードは、電源線としての共通電極を構成する給電線１３４を介して、画素回路１００において電源の低電位側である電圧ＶＣＴが供給される。電圧ＶＣＴは、接地電圧ＶＳＳ（例えば、０ボルト）と同電位の電圧とすることができる。ＯＬＥＤ１１１は、シリコン基板上においてアノードと光透過性を有するカソードとにより、白色有機ＥＬ層を挟持することにより構成される発光素子である。ＯＬＥＤ１１１の出射側であるカソードには、Ｒ、ＧおよびＢのいずれかのカラーフィルタが重ねて配置されている。ＯＬＥＤ１１１に、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが有機ＥＬ層において再結合して励起子が生成され、白色光が発光する。この白色光は、カソードを透過後にカラーフィルタにより着色され、観察者に視認される。ＯＬＥＤ１１１から出射される光は白色光に限られず、赤色の光、青色の光、緑色の光の何れかであってもよく、他の色の光であってもよい。
【００３７】
保持容量１２１のトランジスタ１０２のドレインに接続されていない他端は、給電線１３１に接続され、保持容量１２１にはトランジスタ１０１のゲート−ソース間電圧を保持する。保持容量１２１としては、トランジスタ１０１のゲートの寄生容量を用いたり、絶縁層を導電層で挟持して形成される容量を用いたりしてもよい。
【００３８】
次に、図５を参照して図３に示した画素回路１００の駆動例について説明する。図５は、第１の実施形態における画素回路１００の駆動方法に対応したタイミング図の一例を示す。図１に示した走査線駆動回路２０は、１フレーム期間内の各水平走査期間（Ｈ）に、走査信号ＧＷＲを行毎にＬレベルに変化させることで、各行を１水平走査期間（Ｈ）毎に順番に走査する。１水平走査期間内での動作は、各行の画素回路１００において共通である。第１の実施形態では、走査信号ＧＷＲ、制御信号ＧＣＭＰおよび制御信号ＧＥＬのＨレベル電圧ＶＨＨは電圧ＶＥＬであり、Ｌレベル電圧ＶＬＬは電圧Ｖ３３である。電圧Ｖ３３は、走査線駆動回路２０、データ線駆動回路３０、制御回路４０等が有する論理回路のＨレベルの電圧を電圧ＶＤＤ（例えば１．８ボルト）とした場合に、ＶＤＤ＜Ｖ３３＜ＶＨＨとなる電圧（例えば３．３ボルト）である。制御信号ＧＯＲＳＴのＨレベル電圧ＶＨＨは電圧ＶＥＬであり、Ｌレベル電圧は接地電圧ＶＳＳである。
【００３９】
水平走査期間（Ｈ）の開始時前（時刻ｔ１より前）には、走査信号ＧＷＲがＨレベル、制御信号ＧＥＬがＬレベル、制御信号ＧＣＭＰがＨレベル、制御信号ＧＯＲＳＴがＨレベルである。したがって、画素回路１００において、トランジスタ１０４がオン、トランジスタ１０２、１０３および１０５がオフする。このとき、トランジスタ１０１は、保持容量１２１が保持しているゲート−ソース間電圧に応じた電流を、トランジスタ１０４を介してＯＬＥＤ１１１のアノードに供給する。
【００４０】
次に、水平走査期間（Ｈ）になると制御信号ＧＥＬがＨレベル、制御信号ＧＯＲＳＴがＬレベル（接地電圧ＶＳＳ）となる（時刻ｔ１）。したがって、画素回路１００において、トランジスタ１０４がオフ、トランジスタ１０５がオンする。これにより、ＯＬＥＤ１１１のアノードに、給電線１３３に供給されるリセット電圧ＶＯＲＳＴが印加される。ＯＬＥＤ１１１は、アノード−カソード間に並列に図示しない寄生容量Ｃｏｌｅｄが寄生するため、トランジスタ１０５がオンすることにより、寄生容量Ｃｏｌｅｄに保持されたアノード−カソード間の電圧が初期化される。ＯＬＥＤ１１１のアノードの電圧を初期化することにより、後の発光期間においてＯＬＥＤ１１１に再び電流が流れる際に、寄生容量Ｃｏｌｅｄに保持された電圧の影響をなくすことができる。例えば高輝度の発光状態から低輝度の発光状態に遷移する場合、大電流が流れた後に寄生容量Ｃｏｌｅｄに高電圧が保持されてしまうため、小電流を流そうとしても、電流が過剰となり、所望の低輝度での発光状態を実現できなくなる場合がある。これに対し、第１の実施形態によれば、発光期間の前にＯＬＥＤ１１１のアノードの電圧を初期化することで、高輝度の発光状態から低輝度の発光状態に遷移する場合でも、低輝度側の再現性を高めることができる。なお、第１の実施形態では、電圧ＶＣＴとリセット電圧ＶＯＲＳＴとの差がＯＬＥＤ１１１の発光閾値電圧を下回るように設定されるため、初期化の際、ＯＬＥＤ１１１は非発光状態となる。
【００４１】
次に、走査信号ＧＷＲがＬレベルになり（時刻ｔ２）、続いて制御信号ＧＣＭＰがＬレベルになる（時刻ｔ３）。したがって、時刻ｔ３では、トランジスタ１０２および１０３がオンするため、トランジスタ１０１のゲートは、データ線１３２と電気的に接続される。このとき、トランジスタ１０１は、ゲートおよびドレインがショートされてダイオード接続となり、給電線１３１、トランジスタ１０１、トランジスタ１０３、データ線１３２およびトランジスタ１０２という順序の経路で電流が流れ、ノードｇおよびデータ線１３２が充電される。トランジスタ１０１の閾値電圧をＶｔｈ１とすると、ノードｇおよびデータ線１３２の電圧は、時間経過と共に次第に（ＶＥＬ−｜Ｖｔｈ１｜）で飽和し、保持容量１２１は、トランジスタ１０１の閾値電圧｜Ｖｔｈ１｜を保持する状態になる。
【００４２】
次に、制御信号ＧＣＭＰがＨレベルになる（時刻ｔ４）。したがって、時刻ｔ４では、画素回路１００において、トランジスタ１０３がオフする。次に、時刻ｔ４〜時刻ｔ５の書込期間では、データ線１３２にデータ信号ＶＥが出力されると、保持容量１２１によって（ＶＥＬ−｜Ｖｔｈ１｜）が保持されたデータ線１３２およびノードｇは、データ信号ＶＥの電圧変化分ΔＶだけ上昇方向に変化した値（ＶＥＬ−｜Ｖｔｈ１｜＋ΔＶ）の電圧となる。
【００４３】
書込期間が終了した後（時刻ｔ５後）、１水平走査期間の間をおいて発光期間となる（時刻ｔ６）。時刻ｔ６以降の発光期間では、制御信号ＧＥＬがＬレベルになるため、トランジスタ１０４がオンする。このとき、トランジスタ１０１のゲート−ソース間電圧Ｖｇｓは、ＶＥＬ−（ＶＥＬ−｜Ｖｔｈ１｜＋ΔＶ）＝（｜Ｖｔｈ１｜−ΔＶ）となる。トランジスタ１０１のドレイン電流Ｉｄは、増幅率をβとすると、Ｉｄ＝（−１／２）・β・（Ｖｇｓ−｜Ｖｔｈ１｜）２により決定されるため、ＯＬＥＤ１１１には、トランジスタ１０１の閾値電圧を補償した状態で、階調値に応じた電流が供給される。
【００４４】
次に、図６を参照して、図１に示した走査線駆動回路２０の構成例について説明する。図６に示した走査線駆動回路２０は、選択回路２１と、複数の論理回路２２と、複数のレベルシフト回路２３と、複数のバッファ回路２４と、複数の出力回路２５とを備える。各論理回路２２は制御回路４０から供給された制御信号Ｃｔｒ１に基づいて、図３を参照して説明した各制御信号ＧＷＲ、ＧＣＭＰ、ＧＯＲＳＴおよびＧＥＬを生成する。これらの制御信号のうち制御信号ＧＷＲは、走査信号である。各論理回路２２が生成した各制御信号は、対応する各レベルシフト回路２３へ入力される。各レベルシフト回路２３は、各論理回路２２が出力したＨレベルがＶＤＤでＬレベルがＶＳＳのデジタル信号を、ＨレベルがＶＨＨでＬレベルがＶＳＳのデジタル信号に変換する。各レベルシフト回路２３がレベル変換した各制御信号は、対応する各バッファ回路２４へ入力される。各バッファ回路２４は、例えば低出力インピーダンスで電流駆動能力が高い出力段を有し、各レベルシフト回路２３が出力したデジタル信号を、出力回路２５の入力信号に適したデジタル信号に変換して対応する各出力回路２５へ出力する。各出力回路２５は、電源線５２によって供給された電源ＶＥＬの電圧ＶＥＬを動作電圧として、各バッファ回路２４から入力されたＨレベルがＶＨＨでＬレベルがＶＳＳのデジタル信号を、ＨレベルがＶＥＬでＬレベルがＶＬＬのデジタル信号に変換して出力する。なお、出力回路２５が図５に示した走査信号ＧＷＲ、制御信号ＧＥＬおよび制御信号ＧＣＭＰを出力する場合には出力信号のＬレベルはＶＬＬであるが、出力回路２５が制御信号ＧＯＲＳＴを出力する場合には出力信号のＬレベルはＶＳＳである。選択回路２１は、垂直走査のタイミング等に応じて各論理回路２２に所定の制御信号を入力し、出力回路２５が出力する各制御信号の発生タイミングを制御する。
【００４５】
ここで図７を参照して、図６に示したバッファ回路２４と出力回路２５の構成例について説明する。図７に示した構成例では、バッファ回路２４は、２個のインバータ回路２４１および２４２を備える。出力回路２５は、Ｐ型ＭＯＳＦＥＴ２５１とＮ型ＭＯＳＦＥＴ２５２とＰ型ＭＯＳＦＥＴ２５３（以下、トランジスタ２５１、２５２および２５３と称する）とを備える。バッファ回路２４のインバータ回路２４１および２４２はＶＨＨとＶＳＳとを電源電圧として動作する。インバータ回路２４１の入力には図６に示したレベルシフト回路２３の出力が接続されている。インバータ回路２４１の出力にはインバータ回路２４２の入力とトランジスタ２５１のゲートとトランジスタ２５２のゲートとが接続されている。トランジスタ２５１のソースとバックゲートには電源線５２を介して電圧ＶＥＬが印加され、トランジスタ２５１のドレインにはトランジスタ２５２のドレインとトランジスタ２５３のソースが接続されている。トランジスタ２５２のソースとトランジスタ２５３のドレインには電圧ＶＬＬが印加されている。トランジスタ２５２のバックゲートには電圧ＶＳＳが印加され、トランジスタ２５３のバックゲートには電圧ＶＥＬが印加されている。また、トランジスタ２５３のゲートはインバータ回路２４２の出力に接続されている。以上の構成によって、バッファ回路２４のインバータ回路２４１に入力されたＨレベルがＶＨＨでＬレベルがＶＳＳのデジタル信号は、出力回路２５のトランジスタ２５１のドレインとトランジスタ２５２のドレインとの接続点から、ＨレベルがＶＥＬでＬレベルがＶＬＬのデジタル信号に変換されて出力される。
【００４６】
以上のように、第１の実施形態では、走査線駆動回路２０において出力回路２５の電源電圧ＶＥＬを画素回路１００の電源電圧ＶＥＬと共通としている。この構成によれば、走査線駆動回路２０内の論理回路２２、レベルシフト回路２３、バッファ回路２４等の動作やデータ線駆動回路３０の動作による電圧変動が、例えば走査信号ＧＷＲの電圧低下を引き起こし、画素回路１００の動作に影響を及ぼし。表示品位の劣化を引き起こす可能性があるという課題を解決することができる。また、画素回路１００と走査線駆動回路２０とで異なる電源を必要としないので、電源数の増加や、それに伴う端子数の増加は発生しない。すなわち、第１の実施形態によれば、電源数を増やすことなく表示ムラを抑制すること、すなわち、内部周辺回路のノイズや消費電力による電源電圧低下に伴う画質劣化を抑制することができる。
【００４７】
以下、第１の実施形態が奏する効果についてさらに説明する。第１の実施形態と異なり、例えば画素回路１００への電圧ＶＥＬをＶＨＨと共通とすると、データ線駆動回路３０および走査線駆動回路２０の電力消費やノイズの影響により画質の低下を引き起こす場合がある。例えばデータ書き込み時にＤ／Ａ変換回路３４（１）〜３４（ｎ）からデータを書きこむ際に保持容量１２１へ大きな充放電電流が流れる。これにより過渡的な電源変動が生じるため、発光中の画素回路１００の保持電圧が変動しフリッカやちらつきを生じる。このため、画素回路１００と周辺回路の電源は別系統とすることが望ましい（すなわちＶＨＨとＶＥＬを分けることが望ましい）。
【００４８】
しかし、画素回路１００内の基準電圧ＶＥＬと制御電圧ＶＨＨで電位差があると、データが保持できないという課題が生じる。例えば、図４に示した画素回路１００において、走査信号ＧＷＲの出力電圧をＶＨＨとした場合、周辺回路の消費電力が大きい場合、内部の電圧降下によりＶＨＨとＶＥＬで電位差が生じる。例えば、周辺回路の消費電力が大きい場合にＶＨＨ＜ＶＥＬとなる。基準電圧ＶＥＬに対してゲート電圧ＶＨＨが低いため、データを保持している発光状態の画素回路１００のトランジスタ１０２が完全なオフ状態とはならず、ΔＶ＝ＶＨＨ−ＶＥＬの分だけオンしてしまう。その結果、矢印ａで示したリーク電流が増加してデータが保持できなくなりクロストークなどの表示劣化を生じる。
【００４９】
これに対し、第１の実施形態では、走査線駆動回路２０の出力回路２５のロジック電圧を画素回路１００内の電源電圧ＶＥＬとしている。これにより、画素回路１００内で発光電圧とロジック電圧の電圧差がなくたるため、周辺回路の影響を抑え、表示の劣化が抑えられる。
【００５０】
以上のように、第１の実施形態では、行方向および列方向に格子状に配列された複数の画素回路１００を有する表示部１０と、行方向に配列された複数の画素回路１００を列方向に走査して少なくとも走査信号ＧＷＲを含む所定の制御信号を行毎に供給する走査線駆動回路２０であって、制御信号を生成する論理回路２２、バッファ回路２４等の論理回路と、制御信号を画素回路１００に対して出力する出力回路２５とを少なくとも含む走査線駆動回路２０とを備える。また、第１の実施形態の電気光学装置１は、さらに、画素回路１００に対して電圧ＶＥＬ（第１動作電圧）を供給する電源線５１（第１電源線）と、走査線駆動回路２０に対して電圧ＶＨＨ（第２動作電圧）を供給する電源線５３（第２電源線）であって、電源線５１線のうち画素回路１００内に配線された部分とは離間して配置された電源線５３と、出力回路２５に対して電源線５１から電圧ＶＥＬを供給する電源線５２（第３電源線）であって、電源線５３のうち走査線駆動回路２０内に配線された部分とは離間して配置された電源線５２とを備える。この構成によれば、周辺回路の動作に伴って電圧ＶＨＨに変動が発生したとしても、画素回路１００内の各トランジスタのゲート信号のオフ電圧は影響されない。よって、第１の実施形態によれば、電源数を増やすことなく表示ムラを抑制することができる。
【００５１】
＜第２の実施形態＞
次に、本発明の第２の実施形態について図８を参照して説明する。なお、図８において図１に示した構成と同一または同等の構成には同一の符号を付けている。図８は、本発明の第２の実施形態に係る電気光学装置１ａの構成例を示す。電気光学装置１ａは、表示回路７１と、回路ブロック７２と、外部基板７４とを備える。表示回路７１は、表示パネル等を構成し、回路ブロック７２と端子部７３の複数の接続端子とを含む。回路ブロック７２は、図１に示した表示部１０と、走査線駆動回路２０と、データ線駆動回路３０と、制御回路４０と、電源回路５０と、電源線５１〜５６とを含む。ただし、回路ブロック７２は電源回路５０の一部または全部の構成を含まず、外部基板７４が電源回路５０の一部または全部の構成を含んでいてもよい。
【００５２】
端子部７３は、接続端子７３１〜７３６と図示していない複数の接続端子とを有し、表示回路７１が有する複数の電源線および信号線と、外部基板７４が有する複数の電源線および信号線とを接続する。図８に示した例では、端子部７３は、表示回路７１が有する電圧ＶＥＬの電源線５１および５２（図１参照）と、外部基板７４が有する電圧ＶＥＬの電源線７５および８０とを、接続端子７３１および７３６を介して接続する。また、端子部７３は、表示回路７１が有する電圧ＶＨＨの電源線５３および５５（図１参照）と、外部基板７４が有する電圧ＶＨＨの電源線７６および８１とを、接続端子７３２および７３５を介して接続する。また、端子部７３は、表示回路７１が有する電圧ＶＤＤの電源線５４および５６（図１参照）と、外部基板７４が有する電圧ＶＤＤの電源線７８および８３とを、接続端子７３３および７３４を介して接続する。なお、この例では電圧ＶＥＬと電圧ＶＨＨの電圧値は同一である。
【００５３】
外部基板７４は、例えばＦＰＣ（フレキシブルプリント基板）上に構成された複数の電源線と、回路ブロック７２の周辺回路として機能する複数の外部回路を有する。外部基板７４が有する外部回路は、電源線７７、７８、８２および８３を介して供給される各電圧を電源として動作する。この場合、電源線７７は端子部７３周辺に配置された分岐点９１で電源線７５および電源線７６に接続されている。電源線７７は電源線７５の電圧ＶＥＬまたは電源線７６の電圧ＶＨＨに応じた電圧を供給する。同様に、電源線８２は端子部７３周辺に配置された分岐点９２で電源線８０および電源線８１に接続されている。電源線８２は電源線８０の電圧ＶＥＬまたは電源線８１の電圧ＶＨＨに応じた電圧を供給する。また、電源線７８および８３は、電圧ＶＤＤを供給する。この場合、例えば電源線７７は、回路ブロック７２内の電圧ＶＥＬの電源線５１と電圧ＶＨＨの電源線５３とに端子部７３周辺の分岐点９１を介して接続されている。
【００５４】
以上のように、第２の実施形態に係る電気光学装置１ａでは、表示回路７１内の電圧ＶＥＬと電圧ＶＨＨは、表示回路７１の外部で端子部７３が有する接続端子７３１、７３２、７３５および７３６を介して接続された分岐点９１または９２で分けられている。この構成によれば、外部基板７４上の制御信号は例えばＶＥＬ＝ＶＨＨ＝５．５Ｖの１系統となるため外部回路の構成をシンプルにすることができる。すなわち、第２の実施形態の電気光学装置１ａは、表示部１０と走査線駆動回路２０と電源線５１（第１電源線）と電源線５３（第２電源線）と電源線５２（第３電源線）とを含む表示回路７１と、表示回路７１と端子部７３を介して接続される基板であって、電源線５１（第１電源線）と電源線５３（第２電源線）とに端子部７３の周辺の分岐点９１または９２を介して接続される電源線７７または８２（第４電源線）を有する外部基板７４とを備える。この構成によれば、第１の実施形態が奏する電源数を増やすことなく表示ムラを抑制することができるという効果に加え、外部回路の構成をシンプルにすることができるという効果を奏する。
【００５５】
なお、分岐点９１および９２は、端子部７３周辺に配置する際に、外部基板７４上に設けてもよいし、端子部７３内に設けてもよい。
【００５６】
＜第３の実施形態＞
次に、本発明の第３の実施形態について図９を参照して説明する。なお、図９において図１に示した構成と同一または同等の構成には同一の符号を付けている。図９は、本発明の第３の実施形態に係る電気光学装置１ｂの構成例を示す。図９は、電気光学装置１ｂが有する各回路ブロックの領域および配置と各電源線の配置（レイアウト）を模式的に示した平面図である。電気光学装置１ｂは、半導体基板３０１上に、表示部１０と、２か所に分割して配置されている走査線駆動回路２０と、データ線駆動回路３０と、制御回路４０と、図示していない電源回路５０と、電源線４０１〜４０８と電源線４１１〜４１７とを備える。ただし、第１の実施形態と異なり、電源回路５０の一部または全部の構成は省略されていて、この場合、電圧ＶＨＨまたはＶＥＬと電圧ＶＤＤは、端子３０２および３０５と端子３０３および３０４を介して電気光学装置１ｂの外部から供給される。
【００５７】
電源線４０１は端子３０２に接続されるとともに、分岐点５０１で電源線４０２〜４０４に接続されている。電源線４０１へは端子３０２から電圧ＶＨＨと電圧ＶＥＬに共通の電圧が入力される。また、電源線４０８は端子３０５に接続されるとともに、分岐点５０４で電源線４０２、４０４および４０７に接続されている。電源線４０８へは端子３０５から電圧ＶＨＨと電圧ＶＥＬに共通の電圧が入力される。
【００５８】
電源線４０２は、２か所の走査線駆動回路２０に対して、電源線４０１または電源線４０８から供給された電圧を、電圧ＶＨＨとして供給する。
【００５９】
電源線４０３は、分岐点５０２で電源線４０５および４０６に接続されている。電源線４０７は、分岐点５０３で電源線４０５および４０６に接続されている。電源線４０５は、２か所の走査線駆動回路２０に対して、電源線４０３または電源線４０７から供給された電圧を、電圧ＶＥＬとして供給する。電源線４０５が供給する電圧ＶＥＬは図７に示した出力回路２５の動作電圧となる。また、電源線４０５および４０６は、表示部１０に対して、電源線４０３または電源線４０７から供給された電圧を、電圧ＶＥＬとして供給する。
【００６０】
電源線４０４は、データ線駆動回路３０に対して、電源線４０１または電源線４０８から供給された電圧を、電圧ＶＨＨとして供給する。
【００６１】
一方、電源線４１１は端子３０３に接続されるとともに、分岐点５１１で電源線４１２および４１３に接続されている。電源線４１１へは端子３０３ら電圧ＶＤＤが入力される。また、電源線４１７は端子３０４に接続されるとともに、分岐点５１４で電源線４１３および４１６に接続されている。電源線４１７へは端子３０４から電圧ＶＤＤが入力される。
【００６２】
電源線４１２は、分岐点５１２で電源線４１４および４１５に接続されている。電源線４１６は、分岐点５１３で電源線４１４および４１５に接続されている。
【００６３】
電源線４１３は、制御回路４０に対して、電源線４１１または電源線４１７から供給された電圧ＶＤＤを供給する。電源線４１５は、データ線駆動回路３０に対して、電源線４１２または電源線４１６から供給された電圧ＶＤＤを供給する。電源線４１４は、２か所の走査線駆動回路２０に対して、電源線４１２または電源線４１６から供給された電圧ＶＤＤを供給する。
【００６４】
図９に示した構成では、ＶＨＨとＶＥＬで共通の電圧をＶＨＨとＶＥＬとに分岐する各分岐点５０１および５０４が、表示部１０を構成するトランジスタ、発光素子、容量等の各素子が配置された領域（表示部１０を示す矩形の範囲）および走査線駆動回路２０を構成するトランジスタ等の各素子が配置された領域（走査線駆動回路２０を示す矩形の範囲）の外に配置されている。また、走査線駆動回路２０が有する複数の出力回路２５は表示部１０側に配置することができる。この場合、電圧ＶＥＬを動作電源とする出力回路２５と表示部１０が有する画素回路１００とを、斜線で網掛けして示した電源線４０５と電源線４０６とで囲まれた領域内に配置することができる。この場合、基板電位（バックゲート電位）を広い領域で同一電圧ＶＥＬとすることができ、電圧の変動を抑制しやすくなる。
【００６５】
第３の実施形態では、電気光学装置１ｂへは電圧ＶＥＬとＶＨＨが共通の電圧で入力され、電気光学装置１ｂ内部の表示部１０、走査線駆動回路２０等の回路ブロックへ各電源線が入る前に分岐されている。なお、電源線４０２と電源線４０５および４０６とは、互いに離間している。また、電源線４０２のうち走査線駆動回路２０内に配線された部分と、電源線４０３、電源線４０５および４０６とは、離間して配置されている。図９に示した構成では、電源線４０３および４０６あるいは電源線４０３、４０５および４０６が図１に示した電源線５１に対応し、電源線４０２が図１に示した電源線５３に対応している。また、電源線４０５（あるいは電源線４０５から出力回路２５方向へ分岐した図示していない電源線）が図１に示した電源線５２に対応している。また、分岐点５０２が図１に示した分岐点６１に対応している。
【００６６】
以上のように第３の実施形態では、電気光学装置１ｂにおいて、電源線４０３および４０６（あるいは電源線４０３、４０５および４０６）（第１電源線）と電源線４０２（第２電源線）とが電源線４０１（第５電源線）に接続されていて、電源線４０１から電源線４０３および４０６（あるいは電源線４０３、４０５および４０６）と電源線４０２とを分岐する分岐点５０１が、表示部１０を構成する各素子が配置された領域および走査線駆動回路２０を構成する各素子が配置された領域の外に配置されている。以上の構成によって、第３の実施形態は、第１の実施形態が奏する電源数を増やすことなく表示ムラを抑制することができるという効果に加え、接続部の構成をシンプルにすることができるという効果を奏する。すなわち、第３の実施形態によれば、第２の実施形態では表示回路７１側に電圧ＶＥＬ用の接続端子７３１と電圧ＶＨＨ用の接続端子７３２を別に設けていたのに対して、電圧ＶＥＬ用の端子と電圧ＶＨＨ用の端子を共通化することができる。
【００６７】
なお、本実施形態の電気光学装置１は、次のような電子機器に含ませることができる。すなわち、本実施形態の電気光学装置１は、例えば、ＨＭＤ（ヘッドマウントディスプレイ）の表示パネル（シースルー、クローズド）に適用することができる。また、本実施形態の電気光学装置１は、超小型ディスプレイとしてＥＶＦ（電子ビューファインダ）等の直視型の表示パネルを用いた電子機器に含まれていてもよい。また、本発明に係る電子機器として、情報携帯端末（ＰＤＡ；Personal  Digital  Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンタ、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。
【００６８】
以上、本発明に係る電気光学装置、電子機器、および電気光学装置の駆動方法等を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
【００６９】
（１）本実施形態では、電気光学装置１が、図１に示す構成を例に説明したが、本発明は、これに限定されるものではない。
【００７０】
（２）本実施形態では、画素回路１００の構成を図３に示す構成を例に説明したが、本発明は、これに限定されるものではない。
【００７１】
（３）本実施形態では、画素回路１００内を構成するトランジスタ１０１〜１０５がＰ型のＭＯＳトランジスタであるものとして説明したが、本発明は、これに限定されるものではない。トランジスタ１０１〜１０５が、Ｎ型のＭＯＳトランジスタであり、少なくとも１つのトランジスタのゲートが、本実施形態と同様の技術思想により制御されるものであってもよい。また、トランジスタ１０１〜１０５が、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを混在したものであり、少なくとも１つのトランジスタのゲートが、本実施形態と同様の技術思想により制御されるものであってもよい。
【００７２】
（４）本実施形態では、電気光学素子としてＯＬＥＤを例に説明したが、本発明は、これに限定されるものではない。例えば、無機発光ダイオードやＬＥＤ等を電気光学素子とする電気光学装置に適用することができる。
【００７３】
（５）本実施形態では、デマルチプレクサが、３列毎にグループ化されたデータ信号を各データ線に供給する構成として説明したが、本発明は、これに限定されるものではない。例えば、デマルチプレクサは、２列毎にグループ化されたデータ信号を各データ線に供給したり、４以上の列毎にグループ化されたデータ信号を各データ線に供給したりするようにしてもよい。或いは、データ線駆動回路３０が、デマルチプレクサを省略した構成を有していてもよい。
【００７４】
（６）本実施形態では、容量分割駆動方式によりデータ信号の電圧範囲を圧縮してレベルシフトしていたが、本発明は、これに限定されるものではない。
【００７５】
（７）上記の実施形態において、本発明を電気光学装置、電子機器、および電気光学装置の駆動方法等として説明したが、本発明は、これに限定されるものではない。例えば、本発明に係る電気光学装置の駆動方法の処理手順が記述されたプログラム、このプログラムが記録された記録媒体であってもよい。
【符号の説明】
【００７６】
１、１ａ、１ｂ…電気光学装置、１０…表示部、１１…画素回路グループ、２０…走査線駆動回路、２１…選択回路、２２…論理回路、２３…レベルシフト回路、２４…バッファ回路、２５…出力回路、３０…データ線駆動回路、３１…シフトレジスタ、３２…データラッチ、３３…ラインラッチ、３４（１）〜３４（ｎ）…Ｄ／Ａ変換回路、３５（１）〜３５（ｎ）…デマルチプレクサ、３６（１）〜３６（３ｎ）…レベルシフト回路、４０…制御回路、５０…電源回路、１００…画素回路、１０１〜１０５…トランジスタ、１１１…ＯＬＥＤ、１２１…保持容量、１３１、１３３、１３４…給電線、１３２…データ線、Ｃｔｒ１、Ｃｔｒ２、ＧＣＭＰ、ＧＥＬ、ＧＯＲＳＴ…制御信号、ＧＷＲ…走査信号、ＶＥ（１）〜ＶＥ（３ｎ）、Ｖｄ（１）〜Ｖｄ（ｎ）…データ信号、７１…表示回路、７２…回路ブロック、７３…端子部、７４…外部基板、７３１〜７３６…接続端子、３０１…半導体基板、３０２〜３０５…端子、５１〜５６、７５〜７８、８０〜８３、４０１〜４０８、４１１〜４１７…電源線、６１、９１、９２、５０１〜５０４、５１１〜５１４…分岐点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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