(57)【特許請求の範囲】
【請求項１】
シリアル形式の受信データの受信回路であって、
前記受信データのエッジを検出する第１エッジ検出回路を備え、
前記第１エッジ検出回路は、
リカバリクロックに応じて前記受信データをラッチする第１フリップフロップと、
前記受信データと前記第１フリップフロップの出力とを論理演算し、前記受信データのエッジの有無を示す第１検出信号を生成する第１論理ゲートと、
前記第１検出信号にもとづいてデータ通信のアイドル状態を検出するアイドルカウンタと、
を備えることを特徴とする受信回路。
【請求項２】
前記第１論理ゲートは、ＡＮＤ（論理積）ゲートを含むことを特徴とする請求項１に記載の受信回路。
【請求項３】
前記第１論理ゲートは、ＥＯＲ（排他的論理和）ゲートを含むことを特徴とする請求項１に記載の受信回路。
【請求項４】
位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックを含むＮ相クロックを前記受信データと非同期で生成する多相クロック発生器と、
前記Ｎ個のクロックから前記リカバリクロックを選択するクロックセレクタと、
をさらに備えることを特徴とする請求項１から３のいずれかに記載の受信回路。
【請求項５】
シリアル形式の受信データの受信回路であって、
前記受信データのエッジを検出する第１エッジ検出回路を備え、
前記第１エッジ検出回路は、
リカバリクロックに応じて前記受信データをラッチする第１フリップフロップと、
前記受信データと前記第１フリップフロップの出力とを論理演算し、前記受信データのエッジの有無を示す第１検出信号を生成する第１論理ゲートと、
位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックを含むＮ相クロックを前記受信データと非同期で生成する多相クロック発生器と、
前記Ｎ個のクロックから前記リカバリクロックを選択するクロックセレクタと、
前記Ｎ個のクロックそれぞれを用いて前記受信データをラッチし、隣接する２個のクロックでラッチしたデータの値が異なるときに、前記受信データのエッジの存在を示す第２検出信号をアサートする第２エッジ検出回路と、
を備えることを特徴とする受信回路。
【請求項６】
前記第２エッジ検出回路は、
前記Ｎ個のクロックに対応し、それぞれが前記受信データを、対応するクロックによりラッチするＮ個の第２フリップフロップと、
Ｎ個の第２論理ゲートであって、ｉ番目（１≦ｉ≦Ｎ）の第２論理ゲートは、ｉ番目の第２フリップフロップの出力と、ｉ＋１番目の第２フリップフロップの出力が不一致のときに出力をアサートする、Ｎ個の第２論理ゲートと、
前記Ｎ個の第２論理ゲートに対応し、それぞれが、対応する第２論理ゲートの出力を、対応するクロックによりラッチするＮ個の第３フリップフロップと、
前記Ｎ個の第３フリップフロップの出力の論理和を前記第２検出信号として生成する第３論理ゲートと、
を含むことを特徴とする請求項５に記載の受信回路。
【請求項７】
ＵＳＢ（Universal Serial Bus）ハイスピード規格に対応することを特徴とする請求項１から６のいずれかに記載の受信回路。
【請求項８】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から７のいずれかに記載の受信回路。
【請求項９】
請求項１から８のいずれかに記載の受信回路を備えることを特徴とするトランシーバ回路。
【請求項１０】
ＵＳＢケーブルが着脱可能に接続されるレセプタクルと、
前記レセプタクルと接続される請求項９に記載のトランシーバ回路と、
前記トランシーバ回路を介してデータの送受信を行うプロセッサと、
を備えることを特徴とする電子機器。
【請求項１１】
ＵＳＢ（Universal Serial Bus）ハイスピードモードにおけるアイドル状態の検出方法であって、
位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックを含むＮ相クロックを生成するステップと、
前記Ｎ個のクロックのひとつをリカバリクロックとして選択するステップと、
フリップフロップを用いて、前記リカバリクロックに応じてシリアル形式の受信データをラッチするステップと、
前記フリップフロップによりラッチしたデータと前記受信データを論理演算し、エッジ検出信号を生成するステップと、
前記エッジ検出信号に応じてリセットされるカウンタを利用して時間を測定し、タイムアウトしたときにアイドル状態と判定するステップと、
を備えることを特徴とする検出方法。
【請求項１２】
前記Ｎ個のクロックそれぞれを用いて前記受信データをラッチし、隣接する２個のクロックでラッチしたデータの値が異なるときに、前記エッジ検出信号をアサートするステップをさらに備えることを特徴とする請求項１１に記載の検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータの受信回路に関する。
【背景技術】
【０００２】
少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ信号の受信は、シリアルデータの各ビットデータを、それと同期したクロック信号のタイミングでラッチすることにより行われる。
【０００３】
ＵＳＢ（Universal Serial Bus）を初めとするいくつかのインタフェースにおいて、非同期伝送（Asynchronous）伝送が採用されている。非同期伝送では、シリアルデータのみが送信され、それに付随するシリアルクロックは伝送されない。したがってシリアルデータを受信するトランシーバは、シリアルデータと非同期で多相クロックを生成し、シリアルデータに最適な位相を有するクロックをリカバリクロックとして選択し、シリアルデータを取り込む。
【０００４】
ＵＳＢでは、データの送受信が発生する通信状態と、送受信が発生しないアイドル状態が存在する。通信状態の先頭には、３２ビットの同期パターン（同期区間）が挿入されており、ＵＳＢトランシーバの物理層（ＵＳＢ−ＰＨＹ）は、同期区間の間に、受信データのエッジを検出し、通信状態に遷移したことを検出する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
同期区間におけるエッジ検出に失敗すると、その後のデータを受信することができなくなる。したがってＵＳＢをはじめとする非同期のシリアルインタフェースでは、エッジ検出はきわめて重要な技術である。
【０００６】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、受信データのエッジを確実に検出可能な受信回路の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、シリアル形式の受信データの受信回路に関する。受信回路は、受信データのエッジを検出する第１エッジ検出回路を備える。第１エッジ検出回路は、リカバリクロックに応じて受信データをラッチする第１フリップフロップと、受信データと第１フリップフロップの出力とを論理演算し、受信データのエッジの有無を示す第１検出信号を生成する第１論理ゲートと、を備える。
この態様によると、エッジを確実に検出できる。
【０００８】
第１論理ゲートは、ＡＮＤ（論理積）ゲートを含んでもよい。第１論理ゲートは、ＥＯＲ（排他的論理和）ゲートを含んでもよい。
【０００９】
受信回路は、第１検出信号にもとづいてデータ通信のアイドル状態を検出するアイドルカウンタをさらに備えてもよい。
エッジを正確に受信できることから、アイドル状態と通信状態を正確に判定できる。
【００１０】
受信回路は、位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックを含むＮ相クロックを受信データと非同期で生成する多相クロック発生器と、Ｎ個のクロックからリカバリクロックを選択するクロックセレクタと、をさらに備えてもよい。
【００１１】
受信回路は、Ｎ個のクロックそれぞれを用いて受信データをラッチし、隣接する２個のクロックでラッチしたデータの値が異なるときに、受信データのエッジの存在を示す第２検出信号をアサートする第２エッジ検出回路をさらに備えてもよい。この場合、第１検出信号と第２検出信号による２重検出となるため、さらに検出精度を高めることができる。
【００１２】
第２エッジ検出回路は、Ｎ個のクロックに対応し、それぞれが受信データを、対応するクロックによりラッチするＮ個の第２フリップフロップと、Ｎ個の第２論理ゲートであって、ｉ番目（１≦ｉ≦Ｎ）の第２論理ゲートは、ｉ番目の第２フリップフロップの出力と、ｉ＋１番目の第２フリップフロップの出力が不一致のときに出力をアサートする、Ｎ個の第２論理ゲートと、Ｎ個の第２論理ゲートに対応し、それぞれが、対応するＡＮＤゲートの出力を、対応するクロックによりラッチするＮ個の第３フリップフロップと、Ｎ個の第３フリップフロップの出力の論理和を第２検出信号として生成するＯＲゲートと、を含んでもよい。
【００１３】
受信回路は、ＵＳＢ（Universal Serial Bus）ハイスピード規格に対応してもよい。
【００１４】
受信回路は、一つの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００１５】
本発明の別の態様はトランシーバ回路に関する。トランシーバ回路は、上述のいずれかの受信回路を備えてもよい。
【００１６】
本発明の別の態様は、電子機器に関する。電子機器は、ＵＳＢケーブルが着脱可能に接続されるレセプタクルと、レセプタクルと接続される上述のトランシーバ回路と、トランシーバ回路を介してデータの送受信を行うプロセッサと、を備えてもよい。
【００１７】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、受信データのエッジを検出できる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る受信回路のブロック図である。
【図２】図１のエッジ検出回路の回路図である。
【図３】図２の第１エッジ検出回路の動作波形図である。
【図４】図２の第２エッジ検出回路の動作波形図である。
【図５】図２の第２エッジ検出回路の別の動作波形図である。
【図６】図２の受信回路を備えるＵＳＢトランシーバＩＣのブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００２２】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００２３】
図１は、実施の形態に係る受信回路２のブロック図である。本実施の形態では理解の容易化、発明の明確化のために、受信回路２が、ＵＳＢ規格のハイスピードモードに対応する物理層（ＵＳＢ−ＰＨＹ）であるものとする。なお本発明の適用は、特定の規格に限定されるものではない。
【００２４】
受信回路２は、シリアル形式の受信データＳ１を受信する。受信回路２は、受信フリップフロップ４、多相クロック発生器６、クロックセレクタ８、フェーズコントローラ１０、受信アイドルカウンタ１２およびエッジ検出回路２０を備える。
【００２５】
多相クロック発生器６は、受信データＳ１と非同期で、Ｎ相クロックを生成する。Ｎ相クロックは、位相差が３６０°／Ｎ（Ｎは２以上の整数）であるＮ個のクロックＣＫ１〜ＣＫＮを含む。たとえばＮ＝１４であるがそれに限定されない。また多相クロック発生器６の構成も特に限定されないが、ＤＬＬ（Delay Locked Loop）回路で構成してもよい。あるいは、多相クロック発生器６はＰＬＬ（Phase Locked Loop）回路やＦＬＬ（Frequency Locked Loop）回路で構成してもよい。
【００２６】
クロックセレクタ８は、Ｎ個のクロックＣＫ１〜ＣＫＮの中からリカバリクロックＣＫＲＣＶを選択する。フェーズコントローラ１０は、Ｎ個のクロックＣＫ１〜ＣＫＮの中から、受信データＳ１をラッチするために最適な位相（タイミング）を有しているクロックを判定し、クロックセレクタ８に選択させる。
【００２７】
エッジ検出回路２０は、受信データＳ１を監視し、エッジを検出すると、その出力であるエッジ検出信号Ｓ２をアサート（たとえばハイレベル）する。エッジ検出信号Ｓ２の用途は特に限定されないが、たとえばＵＳＢ通信における通信状態とアイドル状態を判定するために利用される。受信アイドルカウンタ１２は、エッジ検出信号Ｓ２のアサートに応答してリセットされるタイマーであり、受信アイドルカウンタ１２がタイムアウトすると、つまり受信データＳ１のエッジが検出されない状態が所定時間継続すると、アイドル状態と判定し、アイドル（ＩＤＬＥ）信号をアサートする。
【００２８】
図２は、図１のエッジ検出回路２０の回路図である。エッジ検出回路２０は、第１エッジ検出回路３０および第２エッジ検出回路４０を備える。第１エッジ検出回路３０および第２エッジ検出回路４０は、並列的に動作し、受信データＳ１のエッジを検出する。
【００２９】
第１エッジ検出回路３０は、第１フリップフロップ３２および第１論理ゲート３４を含む。第１フリップフロップ３２は、リカバリクロックＣＫＲＣＶに応じて受信データＳ１をラッチする。第１論理ゲート３４は、受信データＳ１とフリップフロップの出力とを論理演算し、受信データＳ１のエッジの有無を示す第１検出信号Ｓ３を生成する。第１検出信号Ｓ３は、受信データＳ１のエッジが検出されるとアサート（たとえばハイレベル）される。第１論理ゲート３４は、受信データＳ１と第１フリップフロップ３２の出力Ｓ５の論理値が一致したときに、その出力である第１検出信号Ｓ３をアサートする。
【００３０】
たとえば第１論理ゲート３４は、第１フリップフロップ３２の出力Ｓ５と受信データＳ１の論理積を生成するＡＮＤゲートであってもよい。あるいは第１論理ゲート３４は、第１フリップフロップ３２の出力Ｓ５と受信データＳ１の排他的論理和を生成するＥＯＲ（排他的論理和）ゲートであってもよい。
【００３１】
第２エッジ検出回路４０は、Ｎ個のクロックＣＫ１〜ＣＫＮそれぞれを用いて受信データＳ１をラッチし、隣接する２個のクロックＣＫｉとＣＫｉ＋１でラッチした２個のデータの値が異なるときに、受信データＳ１のエッジの存在を示す第２検出信号Ｓ４をアサート（ハイレベル）する。
【００３２】
第２エッジ検出回路４０は、Ｎ個の第２フリップフロップ４２＿１〜４２＿Ｎ、Ｎ個の第２論理ゲート４４＿１〜４４＿Ｎ、Ｎ個の第３フリップフロップ４６＿１〜４６＿Ｎ、第３論理ゲート４８を備える。
【００３３】
Ｎ個の第２フリップフロップ４２＿１〜４２＿Ｎは、Ｎ個のクロックＣＫ１〜ＣＫＮに対応する。第２フリップフロップ４２＿ｉ（１≦ｉ≦Ｎ）は、受信データＳ１を、対応するクロックＣＫｉによりラッチする。
【００３４】
ｉ番目（１≦ｉ≦Ｎ）の第２論理ゲート４４＿ｉは、ｉ番目の第２フリップフロップ４２＿ｉの出力Ｓ６＿ｉと、ｉ＋１番目の第２フリップフロップ４２＿（ｉ＋１）の出力Ｓ６＿ｉ＋１が不一致のときに出力Ｓ７＿ｉをアサートする。たとえば第２論理ゲート４４は、２個の第２フリップフロップ４２の出力Ｓ６の一方を反転し、その後に２つの信号の論理積を生成するＡＮＤゲートであってもよい。図２の第２論理ゲート４４によれば、クロックＣＫｉのエッジのタイミングで受信データＳ１がローレベルであり、クロックＣＫｉ＋１のエッジのタイミングで受信データＳ１がハイレベルであることが検出できる。すなわち２つのクロックＣＫｉのポジエッジとＣＫｉ＋１のポジエッジの間に、受信データＳ１のポジエッジが存在することが検出される。
【００３５】
もし、ｉ番目の第２論理ゲート４４＿ｉの入力において、ｉ＋１番目の第２フリップフロップ４２＿ｉ＋１の出力を反転した場合、クロックＣＫｉのエッジのタイミングで受信データＳ１がハイレベルであり、クロックＣＫｉ＋１のエッジのタイミングで受信データＳ１がローレベルであることが検出できる。すなわち２つのクロックＣＫｉのポジエッジとＣＫｉ＋１のポジエッジの間に、受信データＳ１のネガティブエッジが存在することが検出できる。
【００３６】
Ｎ個の第３フリップフロップ４６＿１〜４６＿ＮはＮ個の第２論理ゲート４４に対応しており、リタイミングのために設けられる。ｉ番目の第３フリップフロップ４６＿ｉは、対応する第２論理ゲート４４＿ｉの出力Ｓ７＿ｉを、対応するクロックＣＫｉによりラッチする。第３論理ゲート４８は、たとえばＯＲゲートであり、Ｎ個の第３フリップフロップ４６＿１〜４６＿Ｎの出力Ｓ８＿１〜Ｓ８＿Ｎの論理和を第２検出信号Ｓ４として生成する。
【００３７】
第４論理ゲート５０は、第１検出信号Ｓ３と第２検出信号Ｓ４の論理和をとり、エッジ検出信号Ｓ２として出力する。
【００３８】
以上がエッジ検出回路２０の構成である。続いてその動作を説明する。図３は、図２の第１エッジ検出回路３０の動作波形図である。リカバリクロックＣＫＲＣＶのエッジは、受信データＳ１を確実にラッチできるタイミングに位置しており、受信データＳ１の隣接するエッジの中央付近に、エッジを有している。
【００３９】
時刻ｔ０より前はアイドル状態であり、受信データＳ１はローレベル（あるいはハイレベル）に固定されている。時刻ｔ０より前では、リカバリクロックＣＫＲＣＶのポジエッジにおいて受信データＳ１はローレベルであり、したがって第１フリップフロップ３２の出力Ｓ５もローレベルである。
【００４０】
時刻ｔ０に、通信状態に遷移すると、受信データＳ１がハイレベルとローレベルの間を変化し始める。時刻ｔ１のリカバリクロックＣＫＲＣＶのポジエッジのタイミングで、受信データＳ１はハイレベルであり、したがって第１フリップフロップ３２の出力Ｓ５がハイレベルに遷移する。したがって第１論理ゲート３４の出力である第１検出信号Ｓ３は、受信データＳ１の直前のエッジＥ１の存在を示すハイレベル（アサート）となる。
【００４１】
このように、図２の第１エッジ検出回路３０によれば、受信データＳ１のエッジＥ１を検出できる。
【００４２】
ここで受信データＳ１のポジエッジＥ１あるいはネガティブエッジＥ２は、図３に示すようにジッタの影響で時間軸上でシフトする。ここでリカバリクロックＣＫＲＣＶのエッジは、受信データＳ１のエッジＥ１，Ｅ２の中央付近に位置しているため、第１フリップフロップ３２の出力Ｓ５は、ジッタの影響を受けにくくなっている。したがって第１エッジ検出回路３０によれば、ジッタを有する受信データＳ１のエッジを確実に検出できる。
【００４３】
図４は、図２の第２エッジ検出回路４０の動作波形図である。なお図４は、図３と時間スケールが異なることに留意されたい。受信データＳ１のエッジＥ１は、クロックＣＫ１とＣＫ２の間に位置している。エッジＥ１の前後において、第２フリップフロップ４２＿１の出力Ｓ６＿１はローレベルを維持し、第２フリップフロップ４２＿２の出力Ｓ６＿２はハイレベルに遷移する。その結果、第２論理ゲート４４＿１の出力Ｓ７＿１がハイレベルに遷移し、次のクロックサイクルで第３フリップフロップ４６＿１によってリタイミングされ、第３フリップフロップ４６＿１の出力Ｓ８＿１、すなわち第２検出信号Ｓ４がハイレベルに遷移する。
【００４４】
このように図２の第２エッジ検出回路４０によっても、受信データＳ１のエッジＥ１を検出できる。すなわち第１エッジ検出回路３０と第２エッジ検出回路４０の２重検出により、エッジ検出の精度が高められている。
【００４５】
第１エッジ検出回路３０の利点は、第２エッジ検出回路４０の動作との比較によって明確となる。図５は、図２の第２エッジ検出回路４０の別の動作波形図である。ジッタの影響で、受信データＳ１のエッジＥ１が時間軸上で後ろの位置Ｅ１’にシフトしたとする。そうすると、エッジＥ１’とクロックＣＫ２のポジエッジが近接することとなり、第２フリップフロップ４２＿２がメタステーブル状態となり、その出力Ｓ６＿２がローレベルを維持する。その結果、第２論理ゲート４４＿１の出力Ｓ７＿１もローレベルであり、第２検出信号Ｓ４もアサートされない。
【００４６】
すなわち、第２エッジ検出回路４０では、受信データＳ１にジッタが重畳した場合に、エッジを検出できない場合がある。これに対して第１エッジ検出回路３０では、図３に示したように高いジッタ耐性を有しており、第２エッジ検出回路４０では検出できないエッジを検出できる。
【００４７】
ただし、リカバリクロックＣＫＲＣＶの位相が最適化されていない段階では、第１エッジ検出回路３０によるエッジ検出が困難な場合もある。この場合には、第２エッジ検出回路４０によるエッジ検出が有効となる。このように第１エッジ検出回路３０と第２エッジ検出回路４０はそれぞれが利点を有しており、それらを組み合わせることで、受信データＳ１のエッジを確実に検出できる。
【００４８】
（用途）
図６は、図２の受信回路２を備えるＵＳＢトランシーバＩＣ１００のブロック図である。ＵＳＢトランシーバＩＣ１００は、受信回路２に加えて、レシーバ１０２およびデジタル信号処理部１０４を生成する。レシーバ１０２は、アナログフロントエンドであり、差動のＵＳＢデータ信号Ｄ＋，Ｄ−をシングルエンドに変換し、受信データＳ１を生成する。
【００４９】
受信回路２は、受信データＳ１を受信する。デジタル信号処理部１０４は、受信回路２の出力データＳ９を処理し、パラレルデータＳ１０に変換する。
【００５０】
ＵＳＢトランシーバＩＣ１００は、電子機器２００に搭載される。電子機器２００は、ＵＳＢトランシーバＩＣ１００に加えて、レセプタクル２０２およびマイコンあるいはＤＳＰ（Digital Signal Processor/Digital Sound Processor）２０４を備える。レセプタクル２０２には、ＵＳＢケーブルが着脱可能に接続される。ＵＳＢトランシーバＩＣ１００は、レセプタクル２０２と接続されており、ＵＳＢケーブルを介してデータを受信する。ＤＳＰ２０４は、ＵＳＢトランシーバＩＣ１００が受信したデータを処理する。
【００５１】
たとえば電子機器２００は、ＵＳＢオーディオをサポートしており、ＵＳＢトランシーバＩＣ１００には、外部のＵＳＢ音源から、オーディオ信号が入力される。ＵＳＢトランシーバＩＣ１００は、オーディオ信号をシリアルデータとして受信する。ＤＳＰ２０４は、ＵＳＢトランシーバＩＣ１００が受信したオーディオデータを再生する。
【００５２】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５３】
（変形例１）
実施の形態では、第１エッジ検出回路３０と第２エッジ検出回路４０を併用したが、第１エッジ検出回路３０を単独で用いてもよい。リカバリクロックＣＫＲＣＶの位相が常に最適化されているようなプラットフォームでは、第１エッジ検出回路３０のみで十分な場合もある。
【００５４】
（変形例２）
実施の形態ではＵＳＢを例として説明したが、本発明は、ＵＳＢと同様に非同期伝送を行うシリアルインタフェース、たとえばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）などに適用することが可能である。
【００５５】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５６】
２…受信回路、４…受信フリップフロップ、６…多相クロック発生器、８…クロックセレクタ、１０…フェーズコントローラ、１２…受信アイドルカウンタ、２０…エッジ検出回路、３０…第１エッジ検出回路、３２…第１フリップフロップ、３４…第１論理ゲート、４０…第２エッジ検出回路、４２…第２フリップフロップ、４４…第２論理ゲート、４６…第３フリップフロップ、４８…第３論理ゲート、５０…第４論理ゲート、１００…ＵＳＢトランシーバＩＣ、１０２…レシーバ、１０４…デジタル信号処理部、２００…電子機器、２０２…レセプタクル、２０４…ＤＳＰ、Ｓ１…受信データ、Ｓ２…エッジ検出信号、Ｓ３…第１検出信号、Ｓ４…第２検出信号。
【図１】
0006695200.tif 000002
【図２】
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【図３】
0006695200.tif 000004
【図４】
0006695200.tif 000005
【図５】
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【図６】
0006695200.tif 000007