(57)【特許請求の範囲】
【請求項１】
複数の画素セルが行列状に配置された画素アレイを備え、
各画素セルは、
第１のバイアスが印加された状態においてフォトンが入射する場合に、光電変換を引き起こすフォトンの数に略比例する電荷量の電荷をカソードに集電する第１のモードと、前記第１のバイアスよりも電位差の大きい第２のバイアスが印加された状態においてフォトンが入射する場合に、１つのフォトンが光電変換を引き起こすと、飽和電荷量の電荷をカソードに集電する第２のモードとを有するアバランシェフォトダイオードと、
電荷を蓄電するフローティングディフュージョン部と、
前記アバランシェフォトダイオードのカソードと前記フローティングディフュージョン部とを接続する転送トランジスタと、
前記アバランシェフォトダイオードのカソードに集電される電荷をリセットするための第１リセットトランジスタと、
前記フローティングディフュージョン部に蓄電される電荷をリセットするための第２リセットトランジスタと、
前記フローティングディフュージョン部に蓄電される電荷の電荷量を電圧に変換するための増幅トランジスタと、
電荷を蓄電するメモリ部と、
前記フローティングディフュージョン部と前記メモリ部とを接続するカウントトランジスタとを備え、
前記アバランシェフォトダイオードが前記第２のモードである場合における、前記転送トランジスタをオンにしたときの、前記転送トランジスタのソース−ドレイン間のポテンシャル障壁は、前記カソードのポテンシャルレベルより高い
固体撮像素子。
【請求項２】
前記メモリ部の容量は、前記フローティングディフュージョン部の容量の５倍以上である
請求項１に記載の固体撮像素子。
【請求項３】
前記メモリ部は、積層構造のキャパシタである
請求項１又は２に記載の固体撮像素子。
【請求項４】
前記メモリ部は、電極と、半導体層と、前記電極と前記半導体層との間に絶縁層とを備えるキャパシタである
請求項１又は２に記載の固体撮像素子。
【請求項５】
前記メモリ部は、第１電極と、第２電極と、前記第１電極と前記第２電極の間に絶縁層とを備えるキャパシタである
請求項１又は２に記載の固体撮像素子。
【請求項６】
前記アバランシェフォトダイオードと、前記フローティングディフュージョン部と、前記転送トランジスタと、前記第１リセットトランジスタと、前記第２リセットトランジスタと、前記増幅トランジスタとは、半導体基板に形成され、
前記キャパシタは、絶縁層を挟んで互いに対向する第１電極及び第２電極とからなり、
前記第１電極と前記第２電極とは、前記半導体基板の主平面の垂直方向上方に位置する配線層領域に形成され、
各画素セルの前記第１電極は、互いに、ビアを介さずに接続される
請求項５に記載の固体撮像素子。
【請求項７】
前記第１電極は、前記画素アレイ外部において、ビアを介して所定電位に接地される
請求項６に記載の固体撮像素子。
【請求項８】
前記第１リセットトランジスタの閾値電圧は、前記転送トランジスタの閾値電圧以下である
請求項１〜７のいずれか１項に記載の固体撮像素子。
【請求項９】
ゲートに第１電圧が印加された状態における、前記第１リセットトランジスタのソース−ドレイン間のポテンシャル障壁は、ゲートに第２電圧が印加された状態における、前記転送トランジスタのソース−ドレイン間のポテンシャル障壁よりも低く、
前記第１電圧は、前記第１リセットトランジスタをオフにする電圧であり、
前記第２電圧は、前記転送トランジスタをオフにする電圧である
請求項１〜７のいずれか１項に記載の固体撮像素子。
【請求項１０】
前記アバランシェフォトダイオードのカソードに集電された電荷のうち、前記第１リセットトランジスタのソース−ドレイン間のポテンシャル障壁よりも高いポテンシャルの電荷の少なくとも一部を、前記第１リセットトランジスタのドレインに転送する
請求項８又は９に記載の固体撮像素子。
【請求項１１】
前記第２のモードで動作する場合において、前記転送トランジスタのゲートに第３電圧が印加された状態におけるソース−ドレイン間のポテンシャル障壁は、電荷が集電されていない状態における前記フローティングディフュージョン部のポテンシャルよりも高く、
前記第３電圧は、前記転送トランジスタをオンにする電圧である
請求項１〜７のいずれか１項に記載の固体撮像素子。
【請求項１２】
前記第１のモードで動作する場合において、前記転送トランジスタのゲートに第４電圧が印加された状態におけるソース−ドレイン間のポテンシャル障壁は、電荷が集電されていない状態における前記フローティングディフュージョン部のポテンシャル以下であり、
前記第４電圧は、前記転送トランジスタをオンにする電圧である
請求項１〜７のいずれか１項に記載の固体撮像素子。
【請求項１３】
請求項１〜１２のいずれか１項に記載の固体撮像素子と、
前記固体撮像素子から出力される信号に基づいて、前記アバランシェフォトダイオードに印加するバイアスを、前記第１のバイアスと前記第２のバイアスとのいずれかに設定する信号処理回路とを備える
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に、微弱な光を検出する固体撮像素子に関する。
【背景技術】
【０００２】
従来、微弱な光を検出し、フォトンカウント機能を有する固体撮像素子が知られている（特許文献１、特許文献２、非特許文献１等参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−６７０４３号公報
【特許文献２】特開昭６１−１５２１７６号公報
【非特許文献】
【０００４】
【非特許文献１】ISSW 2013 9.8um SPAD-based Analogue Single Photon  Counting Pixel with Bias Controlled Sensitivity
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のフォトンカウント機能を有する固体撮像素子では、画素セルのサイズが比較的大きくなってしまうため、必ずしも高集積化に適していない。【０００６】
そこで、本発明は、従来よりも高集積化に適した、フォトンカウント機能を有する固体撮像素子、及び撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明における固体撮像素子は、複数の画素セルが行列状に配置された画素アレイを備え、各画素セルは、第１のバイアスが印加された状態においてフォトンが入射する場合に、光電変換を引き起こすフォトンの数に略比例する電荷量の電荷をカソードに集電する第１のモードと、前記第１のバイアスよりも電位差の大きい第２のバイアスが印加された状態においてフォトンが入射する場合に、１つのフォトンが光電変換を引き起こすと、飽和電荷量の電荷をカソードに集電する第２のモードとを有するアバランシェフォトダイオードと、電荷を蓄電するフローティングディフュージョン部と、前記アバランシェフォトダイオードのカソードと前記フローティングディフュージョン部とを接続する転送トランジスタと、前記アバランシェフォトダイオードのカソードに集電される電荷をリセットするための第１リセットトランジスタと、前記フローティングディフュージョン部に蓄電される電荷をリセットするための第２リセットトランジスタと、前記フローティングディフュージョン部に蓄電される電荷の電荷量を電圧に変換するための増幅トランジスタと、電荷を蓄電するメモリ部と、前記フローティングディフュージョン部と前記メモリ部とを接続するカウントトランジスタとを備える。【０００８】
また、好ましくは、前記メモリ部の容量は、前記フローティングディフュージョン部の容量の５倍以上である。【０００９】
また、好ましくは、前記メモリ部は、積層構造のキャパシタである。【００１０】
また、好ましくは、前記メモリ部は、電極と、半導体層と、前記電極と前記半導体層との間に絶縁層とを備えるキャパシタである。【００１１】
また、好ましくは、前記メモリ部は、第１電極と、第２電極と、前記第１電極と前記第２電極の間に絶縁層とを備えるキャパシタである。【００１２】
また、好ましくは、前記アバランシェフォトダイオードと、前記フローティングディフュージョン部と、前記転送トランジスタと、前記第１リセットトランジスタと、前記第２リセットトランジスタと、前記増幅トランジスタとは、半導体基板に形成され、前記キャパシタは、絶縁層を挟んで互いに対向する第１電極及び第２電極とからなり、前記第１電極と前記第２電極とは、前記半導体基板の主平面の垂直方向上方に位置する配線層領域に形成され、各画素セルの前記第１電極は、互いに、ビアを介さずに接続される。【００１３】
また、好ましくは、前記第１電極は、前記画素アレイ外部において、ビアを介して所定電位に接地される。【００１４】
また、好ましくは、前記第１リセットトランジスタの閾値電圧は、前記転送トランジスタの閾値電圧以下である。【００１５】
また、好ましくは、ゲートに第１電圧が印加された状態における、前記第１リセットトランジスタのソース−ドレイン間のポテンシャル障壁は、ゲートに第２電圧が印加された状態における、前記転送トランジスタのソース−ドレイン間のポテンシャル障壁よりも低い。【００１６】
また、好ましくは、前記アバランシェフォトダイオードのカソードに集電された電荷のうち、前記第１リセットトランジスタのソース−ドレイン間のポテンシャル障壁よりも高いポテンシャルの電荷の少なくとも一部を、前記第１リセットトランジスタのドレインに転送する。【００１７】
また、好ましくは、前記第２のモードで動作する場合において、前記転送トランジスタのゲートに第３電圧が印加された状態におけるソース−ドレイン間のポテンシャル障壁は、前記第２リセットトランジスタによって初期化された状態における前記フローティングディフュージョン部のポテンシャルよりも高い。【００１８】
また好ましくは、前記第１のモードで動作する場合において、前記転送トランジスタのゲートに第４電圧が印加された状態におけるソース−ドレイン間のポテンシャル障壁は、前記第２リセットトランジスタによって初期化された状態における前記フローティングディフュージョン部のポテンシャル以下である。【００１９】
本発明における撮像装置は、上記固体撮像素子と、前記固体撮像素子から出力される信号に基づいて、前記アバランシェフォトダイオードに印加するバイアスを、前記第１のバイアスと前記第２のバイアスとのいずれかに設定する信号処理回路とを備える。
【発明の効果】
【００２０】
上記構成の固体撮像素子によると、従来よりも少ない素子数の画素セルを用いて、フォトンカウント機能を有する固体撮像素子を実現できる。このため、画素セルのサイズを従来よりも小さくし得る。【００２１】
従って、上記構成の固体撮像素子によると、従来よりも高集積化に適した、フォトンカウント機能を有する固体撮像素子を提供し得る。【００２２】
また、上記構成の撮像装置は、上記構成の固体撮像素子を備える。【００２３】
従って、上記構成の撮像装置によると、従来よりも高集積化に適した、撮像装置を提供し得る。
【図面の簡単な説明】
【００２４】
【図１】図１は、実施の形態に係る画素セルの回路図である。
【図２】図２は、動作モードの切り替え事例を示す図である。
【図３】図３は、実施の形態に係る画素セルの第１レイアウト例における断面図である。
【図４】図４は、実施の形態に係る画素セルの第２レイアウト例における断面図である。
【図５】図５は、実施の形態に係る画素セルの第３レイアウト例における断面図である。
【図６】図６は、実施の形態に係る画素セルの第４レイアウト例における断面図である。
【図７】図７は、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１である。
【図８Ａ】図８Ａは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その２である。
【図８Ｂ】図８Ｂは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その２である。
【図８Ｃ】図８Ｃは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その３である。
【図８Ｄ】図８Ｄは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その４である。
【図８Ｅ】図８Ｅは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その５である。
【図８Ｆ】図８Ｆは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その６である。
【図８Ｇ】図８Ｇは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その７である。
【図８Ｈ】図８Ｈは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その８である。
【図８Ｉ】図８Ｉは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その９である。
【図８Ｊ】図８Ｊは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１０である。
【図８Ｋ】図８Ｋは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１１である。
【図８Ｌ】図８Ｌは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１２である。
【図９Ｈ】図９Ｈは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１３である。
【図９Ｉ】図９Ｉは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１４である。
【図９Ｊ】図９Ｊは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１５である。
【図９Ｋ】図９Ｋは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１６である。
【図９Ｌ】図９Ｌは、ガイガー増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１７である。
【図１０Ａ】図１０Ａは、ガイガー増倍モード時における、フォトンカウント駆動シーケンスのタイミング図その１である。
【図１０Ｂ】図１０Ｂは、ガイガー増幅モード時における、フォトンカウント駆動シーケンスのタイミング図その２である。
【図１１Ａ】図１１Ａは、ガイガー増幅モード時における、フォトカウント特性を示す特性図その１である。
【図１１Ｂ】図１１Ｂは、ガイガー増幅モード時における、フォトカウント特性を示す特性図その２である。
【図１１Ｃ】図１１Ｃは、比較例のガイガー増幅モード時における、フォトカウント特性を示す特性図その１である。
【図１１Ｄ】図１１Ｄは、比較例のガイガー増幅モード時における、フォトカウント特性を示す特性図その２である。
【図１２Ａ】図１２Ａは、リニア増倍モード時における、実施の形態に係る画素回路のポテンシャル図その１である。
【図１２Ｂ】図１２Ｂは、リニア増倍モード時における、実施の形態に係る画素回路のポテンシャル図その２である。
【図１２Ｃ】図１２Ｃは、リニア増倍モード時における、実施の形態に係る画素回路のポテンシャル図その３である。
【図１２Ｄ】図１２Ｄは、リニア増倍モード時における、実施の形態に係る画素回路のポテンシャル図その４である。
【図１３】図１３は、リニア増幅モード時における、駆動シーケンスのタイミング図である。
【図１４】図１４は、実施の形態に係る撮像装置の構成を示すブロック図である。
【図１５Ａ】図１５Ａは、従来の固体撮像素子の概念図である。
【図１５Ｂ】図１５Ｂは、従来の固体撮像素子の動作を示すタイミング図である。
【図１５Ｃ】図１５Ｃは、従来の固体撮像素子のカウンタ回路を示すブロック図である。
【図１６】図１６は、従来の固体撮像素子の概念図である。
【図１７Ａ】図１７Ａは、従来の画素回路の回路図である。
【図１７Ｂ】図１７Ｂは、従来の画素回路の動作を示すタイミング図である。
【図１７Ｃ】図１７Ｃは、従来のフォトン数の計測動作を示すタイミング図である。
【発明を実施するための形態】
【００２５】
（本発明の一態様を得るに至った経緯）
近年、医療、バイオ、放射線計測などのさまざまな分野で、１フォトンに至る微弱光を正確に計測する微弱光センサが必要とされている。現在、微弱光センサとして光電子増倍管（Ｐｈｏｔｏｍｕｌｔｉｐｌｉｅｒ  Ｔｕｂｅ：ＰＭＴ）が広く利用されている。しかし、真空管デバイスであるＰＭＴは、小さくても１０ｍｍ×１０ｍｍほどの大きさであるため多画素化が難しい。また、ＰＭＴを用いてイメージングを行うには、被写体をＸＹ面内で走査するなどの方法により、被写体の各点の情報を集めてから画像化する処理が必要であるため、リアルタイムの撮影は難しい。そのような中、微弱光センサの多画素化と高速化とを同時に実現するために、微弱光センサの固体撮像素子化が要望されている。
【００２６】
微弱光を検出する固体撮像素子のひとつとして、フォトダイオードで光電変換を引き起こしたフォトンをカウントし、デジタル値の信号としてカウント結果を画素の外に伝送するフォトンカウント型の固体撮像素子が提案されている。
【００２７】
例えば、特許文献１および特許文献２に記載のフォトンカウント型の固体撮像素子は、図１５Ａに示される回路のフォトダイオードが、図１５Ｂに示されるタイミングのリセット間に１個以上のフォトンが光電変換を引き起こすとフォトン有りと判定してパルス信号を発生する。そして、当該パルス信号によって図１５Ｃに示されるデジタルカウンタ回路のカウント値を１つ増加させる。
【００２８】
しかしながら、特許文献１および特許文献２のようにデジタルカウント型の回路を計数手段として画素に搭載した場合、カウント回路は、１ビットでも図１６に示されるように回路規模が大きくなる。所望の階調を得るためにビット数を増やすと、回路素子数とビット数分の信号線が比例して増加するので、画素セルサイズが大きくなり多画素化が困難になることがわかる。
【００２９】
さらに近年は、非特許文献１にあるように、負荷抵抗が接続され降伏電圧以上の高電圧が印加されたアバランシェフォトダイオード（いわゆるガイガーモードＡＰＤ）をアレイ配列した構造を持つ固体撮像素子も実在する。この固体撮像素子は、上記従来のデジタルカウント型の回路の課題を解決するために、アナログ回路を計数手段として画素回路に搭載する。図１７Ａに、その画素回路を示す。
【００３０】
この画素回路は、図１７Ｂに示されるタイミングで、受光素子にフォトンが入射する度に、検出手段は初期電圧を保持した保持手段ＭＣから電荷を放電する。しかしながら、実際には、フォトンエネルギーの強弱による振幅ＶＩＮのばらつきと制御トランジスタＭ７の寄生容量ＣＰのばらつきにより、保持手段から放電される電荷量もばらつくため、保持手段ＭＣの電圧ＶＣのΔＶは一定ではない。フォトン数の計測は図１７Ｃに示されるようにリセット電圧とΔＶ積算を差し引いた際の保持手段ＭＣの電圧ＶＣを比較して行うが、ΔＶのばらつきにより、正確にフォトン数を計測することが困難である。
【００３１】
発明者は、上記課題に鑑み、搭載する計数回路は、トランジスタ１個とメモリ素子１個で、フォトンが光電変換を引き起こした時の受光素子の振幅ばらつきを緩和し、１フォトンあたりのアナログ積算信号量の誤差をなくしてフォトン検出数と計数値の誤差を抑止するとともに、通常のデジタル計数回路より素子数を大幅に削減して、さらに計数値をアナログ信号線１本でも読出し可能にする構成の固体撮像素子を想到するに至った。これにより、高性能なフォトンカウント機能を有しつつ、画素サイズを小さくした多画素固体撮像素子を実現できる。
【００３２】
（実施の形態）
以下、実施の形態に係る固体撮像素子について、図面を参照しながら説明する。
【００３３】
［１．構成］
実施の形態に係る固体撮像素子は、複数の画素セルが行列状に配置された画素アレイを備える。
【００３４】
図１は、本実施の形態に係る画素セル１０の回路図である。
【００３５】
同図に示されるように、画素セル１０は、アバランシェフォトダイオード１と、電荷を蓄電するフローティングディフュージョン部２と、アバランシェフォトダイオード１のカソードとフローティングディフュージョン部２とを接続する転送トランジスタ３と、アバランシェフォトダイオード１のカソードに集電される電荷をリセットするための第１リセットトランジスタ４と、フローティングディフュージョン部２に蓄電される電荷をリセットするための第２リセットトランジスタ５と、フローティングディフュージョン部２に蓄電される電荷の電荷量を電圧に変換するための増幅トランジスタ６と、電荷を蓄電するメモリ部７と、フローティングディフュージョン部２とメモリ部７とを接続するカウントトランジスタ８とを備える。画素セル１０は、さらに、増幅トランジスタ６と垂直信号線Ｖｓｉｇとを接続する選択トランジスタ９を備えてもよい。
【００３６】
ここで、アバランシェフォトダイオード１は、第１のバイアス（例えば−２５Ｖ）が印加された状態においてフォトンが入射する場合に、光電変換を引き起こすフォトンの数に略比例する電荷量の電荷をカソードに集電する第１のモードと、第１のバイアスよりも電位差の大きい第２のバイアス（例えば−２７Ｖ）が印加された状態においてフォトンが入射する場合に、１つのフォトンが光電変換を引き起こすと、飽和電荷量の電荷をカソードに集電する第２のモードとを有する。
【００３７】
ここでは、光電効果を引き起こすフォトンの数に略比例する電荷をカソードで集電する、アバランシェフォトダイオード１の第１の動作モードのことを、リニア増倍モードとも呼び、１つのフォトンが光電効果を引き起こすと、飽和電荷量の電荷をカソードで集電する、アバランシェフォトダイオード１の第２の動作モードのことを、ガイガー増倍モードとも呼ぶ。
【００３８】
以下では、アバランシェフォトダイオード１をＡＰＤと称し、フローティングディフュージョン部２をＦＤと称し、転送トランジスタ３をＴＲＮ−ＴＲと称し、第１リセットトランジスタ４を、ＡＤＰＲＳＴ−ＴＲと称し、第２リセットトランジスタ５をＦＤＲＳＴ−ＴＲと称し、増幅トランジスタ６をＳＦ−ＴＲと称し、カウントトランジスタ８をＭＣＴ−ＴＲと称すこともある。
【００３９】
なお、ここでは、第１のバイアスが例えば−２５Ｖで、第２のバイアスが例えば−２７Ｖであるとして説明するが、これらの具体例は一例に過ぎない。すなわち、第１のバイアスは、光電変換を引き起こすフォトンの数に略比例する電荷量の電荷をカソードに集電することができる値であれば、どのような値であっても構わないし、第２のバイアスは、第１のバイアスよりも電位差が大きく、１つのフォトンが光電変換を引き起こすと、飽和電荷量の電荷をカソードに集電することができる値であれば、どのような値であっても構わない。
【００４０】
次に、画素セル１０に接続される信号について説明する。
【００４１】
ＡＰＤＲＳＴは、第１リセットトランジスタ４を制御する信号であって、アバランシェフォトダイオード１のカソードの電荷をリセットするＡＰＤリセット信号である。
【００４２】
ＴＲＮは、転送トランジスタ３を制御する信号であって、アバランシェフォトダイオード１のカソードの電荷をフローティングディフュージョン部２へ転送する転送信号である。
【００４３】
ＦＤＲＳＴは、第２リセットトランジスタ５を制御する信号であって、フローティングディフュージョン部２の電荷をリセットするＦＤリセット信号である。
【００４４】
ＭＣＴは、カウントトランジスタ８を制御する信号であって、フローティングディフュージョン部２とメモリ部７との接続状態を制御するフォトンカウント信号である。
【００４５】
ＳＥＬは選択トランジスタ９を制御する信号であって、行選択信号である。
【００４６】
ＡＰＤＢＩＡＳは、アバランシェフォトダイオード１のアノード側に印加する電源である。
【００４７】
ＡＰＤＲＳＤは、アバランシェフォトダイオード１のリセットドレイン電源である。
【００４８】
ＦＤＲＳＤは、フローティングディフュージョン部２のリセットドレイン電源である。
【００４９】
ＰＩＸＶＤＤは、増幅トランジスタ６の電源である。
【００５０】
画素セル１０は、ＡＰＤＢＩＡＳを変化させることで、アバランシェフォトダイオード１の増倍率を変更させることが可能である。
【００５１】
例えば、図２に示されるように、被写体の照度が０．１ｌｘよりも明るい場合に、ＡＰＤＢＩＡＳを−２５Ｖとして、アバランシェフォトダイオード１の動作モードをリニア増倍モードとしてもよい。このリニア増倍モードの時には、アバランシェフォトダイオード１は、通常のイメージセンサと同様に、照度に略比例してカソードで集電する電荷の量が増加する。
【００５２】
また、被写体の照度が０．１ｌｘよりも明るくない場合に、ＡＰＤＢＩＡＳを−２７Ｖとして、アバランシェフォトダイオード１の動作モードをガイガー増倍モードとしてもよい。このガイガー増倍モードの時には、アバランシェフォトダイオード１は、１つのフォトンが光電変換を引き起こすと、アバランシェ降伏が起こり、カソードで集電する電荷の量が、飽和レベルに達する。フォトンが光電効果を引き起こした画素セル１０は、飽和出力して真っ白な画像になり、フォトンが光電効果を引き起こさなかった画素は真っ黒の画像になるので、被写体の画像は白黒２値のドット密度で表現されることになる。これを階調性のある画像で表現するために、この画素セル１０にはメモリ部７を搭載している。
【００５３】
メモリ部７は、その容量が大きい程、蓄電する電荷量が増え、より多くのフォトンを積算できるので、出力電圧のダイナミックレンジを広げることができる特性を持っている。
【００５４】
図３に、画素セル１０の第１レイアウト例についての断面図を示す。
【００５５】
同図に示されるように、この第１レイアウト例では、メモリ部７は、電極と、半導体層と、電極と半導体層の間に絶縁層とを備える積層構造のキャパシタによって実現されている。
【００５６】
図４に、画素セル１０の第２レイアウト例についての断面図を示す。
【００５７】
同図に示されるように、この第２レイアウト例では、メモリ部７は、積層構造のキャパシタが、半導体基板の主平面の垂直方向上方に位置する配線層領域に形成されることで実現されている。このキャパシタは、例えば、ＴｉＮ部材からなる第１電極７２と、ＴｉＮ部材からなる第２電極７３と、第１電極７２と第２電極７３との間に、ＳｉＮ部材からなる絶縁層７１とを備える構成であってもよい。ここで、第１電極７２と第２電極７３とは、絶縁層７１を挟んで互いに対向している。
【００５８】
このように、第２レイアウト例の画素セル１０は、メモリ部７が配線層に配置されているため、第１レイアウト例の画素セル１０よりも、画素サイズを縮小し得る。
【００５９】
ここで、この第２レイアウト例では、半導体基板の主平面の垂直方向上方（すなわち、表面側）からフォトンが入射されることを前提としている。このため、配線層領域の一部に、アバランシェフォトダイオード１にフォトンを入射させるための開口部を設ける必要がある。
【００６０】
図５に、画素セル１０の第３レイアウト例についての断面図を示す。
【００６１】
この第３レイアウト例では、半導体基板の裏面側からフォトンが入射されることを前提とするレイアウト例である。
【００６２】
第３レイアウト例の画素セル１０は、半導体基板の裏面側からフォトンが入射されるため、配線領域に開口部を設ける必要がない。これにより、第３レイアウト例の画素セル１０は、第２レイアウト例の画素セル１０よりも、メモリ部７の容量を大きくし得る。また、第３レイアウト例の画素セル１０は、アバランシェフォトダイオード１の開口面積を、画素セル１０のセルサイズ程度にまで大きくすることができる。このため、第３レイアウト例の画素セル１０は、第２レイアウト例の画素セル１０よりも光電変換効率を高め得る。
【００６３】
図６に、画素セル１０の第４レイアウト例についての断面図を示す。
【００６４】
図３〜図６に示されるように、メモリ部７を構成する一方の平板電極である第１電極（以下、「ＶＳＳＡ電極」と呼ぶ。）は、固定電圧ＶＳＳＡに接続されている。図３〜図５に示されるように、第１〜第３レイアウト例では、ＶＳＳＡ電極は、画素セル１０内において、ビアを介して固定電圧ＶＳＳＡに接続されている。これに対して、図６に示されるように、第４レイアウト例では、画素セル１０のＶＳＳＡ電極は、ビアを介さずに周囲の画素セル１０のＶＳＳＡ電極と接続されており、画素セル１０の外部、すなわち画素アレイの外部において、ビアを介して固定電圧ＶＳＳＡに接続されている。このため、第４レイアウト例の画素セル１０は、画素セル１０の内部に、固定電圧ＶＳＳＡ用の配線、及びＶＳＳＡ電極と固定電圧ＶＳＳＡとを接続するビアを配置する必要がない。これにより、第４レイアウト例の画素セル１０は、メモリ部７のサイズを、画素セル１０のセルサイズ程度にまで大きくすることができる。このため、第４レイアウト例の画素セル１０は、第３レイアウト例の画素セル１０よりも、メモリ部７の容量を大きくし得る。
【００６５】
図７は、アバランシェフォトダイオード１がガイガー増倍モードである場合における、画素セル１０のポテンシャル図である。
【００６６】
前述したように、アバランシェフォトダイオード１は、ガイガー増倍モードである場合において、１つのフォトンが光電変換を引き起こすと、アバランシェ降伏が起こり、カソードで集電する電荷の量が最大蓄積量を超える。そして、もし、最大蓄積量を超えた電荷がフローティングディフュージョン部２、メモリ部７、さらには、隣接する画素セル１０へと溢れてしまうと、いわゆるブルーミングという現象が発生してしまう。
【００６７】
ブルーミングが発生すると画素間で混色して解像しなくなり、画像認識が不可能になる。これを抑止するために、図７に示されるように、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）はオフの時のポテンシャルを、転送トランジスタ３（ＴＲＮ−ＴＲ）のオフの時のポテンシャルよりも低くなるように設定している。すなわち、ゲートに第１電圧（第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）をオフにする電圧）が印加された状態における、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のソース−ドレイン間のポテンシャル障壁は、ゲートに第２電圧（転送トランジスタ３（ＴＲＮ−ＴＲ）をオフにする電圧）が印加された状態における、転送トランジスタ３（ＴＲＮ−ＴＲ）のソース−ドレイン間のポテンシャル障壁よりも低くなっている。設定の方法は、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）の閾値Ｖｔを、転送トランジスタ３（ＴＲＮ−ＴＲ）の閾値Ｖｔよりも低くする。あるいは、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のオフ時におけるＡＰＤＲＳＴの信号レベル（ＬＯＷレベル）を、転送トランジスタ３（ＴＲＮ−ＴＲ）のオフ時におけるＴＲＮの信号レベル（ＬＯＷレベル）よりも高く設定するなどが考えられる。このように第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）は、オフの時のポテンシャルを、転送トランジスタ３（ＴＲＮ−ＴＲ）のオフの時のポテンシャルよりも低くなるように設定することで、アバランシェフォトダイオード１で必要以上に発生した電荷をＡＰＤＲＳＤ電源へ排出する。すなわち、アバランシェフォトダイオード１のカソードに集電された電荷のうち、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のソース−ドレイン間のポテンシャル障壁よりも高いポテンシャルの電荷の少なくとも一部を、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のドレインに転送する。ＡＰＤＲＳＤ電源をいわゆるオーバーフロードレインとして使うことで、ブルーミングを抑止することができる。
【００６８】
［２．動作］
以下、上記構成の画素セル１０を備える本実施の形態に係る固体撮像素子が行う動作について、図面を参照しながら説明する。
【００６９】
図８Ａ〜図８Ｌ、及び図９Ｈ〜図９Ｌは、アバランシェフォトダイオード１の動作モードがガイガー増倍モードである場合おける、フォトンカウント駆動シーケンスをポテンシャルで示すポテンシャル図である。図１０Ａ、図１０Ｂは、アバランシェフォトダイオード１の動作モードがガイガー増倍モードである場合おける、フォトンカウント駆動シーケンスをタイミングで示すタイミング図である。図１１Ａ、図１１Ｂは、アバランシェフォトダイオード１の動作モードがガイガー増倍モードである場合おける、フォトンカウント特性を示す特性図である。
【００７０】
フォトンカウント駆動シーケンスが開始されると、はじめに、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）と、第２リセットトランジスタ５（ＦＤＲＳＴ−ＴＲ）と、カウントトランジスタ８（ＭＣＴ−ＴＲ）とをオンにして、アバランシェフォトダイオード１のカソードと、フローティングディフュージョン部２と、メモリ部７とを初期化（リセット）する。
【００７１】
図８Ａに示されるように、上記初期化によって、アバランシェフォトダイオード１のカソードと、フローティングディフュージョン部２と、メモリ部７とが、３．３Ｖのポテンシャルに設定される。
【００７２】
次に、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）と、第２リセットトランジスタ５（ＦＤＲＳＴ−ＴＲ）と、カウントトランジスタ８（ＭＣＴ−ＴＲ）とをオフにする。このとき、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のオフレベルを、転送トランジスタ３（ＴＲＮ−ＴＲ）のオフレベルよりもポテンシャルを低く保っておく。
【００７３】
図８Ｂに示されるように、この第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のポテンシャルレベルは、１．８Ｖに設定される。この設定方法は、既に説明した通りである。
【００７４】
この状態（第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のポテンシャルレベルが、１．８Ｖに設定された状態）では、画素セル１０は、いわゆる露光状態となっている。
【００７５】
図１０Ａ、図１０Ｂに示されるように、フォトンを１カウントするために要する露光時間は７５４μｓｅｃとなっており、画素セル１０は、６０ｆｐｓの１６ｍｓｅｃで、２０フォトンまでカウント可能となっている。この露光時間７５４μｓｅｃ内に、アバランシェフォトダイオード１でフォトンが光電効果を引き起こすと、アバランシェフォトダイオード１のカソードで集電する電荷の量が飽和レベルに達するが、先に述べたブルーミング抑止機能が働いて、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のオフポテンシャル障壁を介してＡＰＤＲＳＤ電源に電荷がオーバーフローする。アバランシェフォトダイオード１のカソードの初期化時の３．３Ｖを基準として１．８Ｖに至るまでの１．５Ｖ分の、アバランシェフォトダイオード１のカソードの容量が１．５ｆＦとなっている。このため、図８Ｂに示されるように、アバランシェフォトダイオード１のカソードには１４０００電子が保持されることとなる。なお、この動作（ブルーミング抑止機能が働いて、ＡＰＤＲＳＤ電源に電荷がオーバーフローする動作）によって、１フォトンが光電効果を起こした場合における、アバランシェフォトダイオード１のカソードに蓄電される電荷量を均一にすることが実現される。
【００７６】
次に、図８Ｃに示すように、転送トランジスタ３（ＴＲＮ−ＴＲ）をオンにしてアバランシェフォトダイオード１のカソードとフローティングディフュージョン部２（ＦＤ）とを接続する。このオン時のポテンシャルレベルは、アバランシェフォトダイオード１のカソードとフローティングディフュージョン部２（ＦＤ）とを完全に接続するのではなく、２．８Ｖのポテンシャル障壁を設けるレベルとなっている。すなわち、転送トランジスタ３（ＴＲＮ−ＴＲ）のゲートに第３電圧（転送トランジスタ３（ＴＲＮ−ＴＲ）をオンにする電圧）が印加された状態におけるソース−ドレイン間のポテンシャル障壁は、第２リセットトランジスタ５（ＦＤＲＳＴ−ＴＲ）によって、初期化された状態におけるフローティングディフュージョン部２のポテンシャルよりも高くなっている。理由は、駆動上の誤動作を防止するためで、詳しくは後述する。このとき、転送トランジスタ３（ＴＲＮ−ＴＲ）は線形状態においてオン状態となっている。
【００７７】
転送トランジスタ３（ＴＲＮ−ＴＲ）をオンにすることで、アバランシェフォトダイオード１のカソードに蓄電された電荷が、アバランシェフォトダイオード１のカソードとフローティングディフュージョン部２（ＦＤ）とに再分配される。再分配される電荷量は、アバランシェフォトダイオード１のカソードとフローティングディフュージョン部２（ＦＤ）との容量に比例する。ここでは、アバランシェフォトダイオード１のカソードの容量が１．５ｆＦで、フローティングディフュージョン部２の容量が２．０ｆＦとなっている。このため、図８Ｄに示されるように、その後転送トランジスタ３（ＴＲＮ−ＴＲ）をオフにした後においても、フローティングディフュージョン部２（ＦＤ）には、８０００電子が蓄電される。
【００７８】
フローティングディフュージョン部２（ＦＤ）はリーク電荷が発生しやすいので、図８Ｅに示されるように、即座に、カウントトランジスタ８（ＭＣＴ−ＴＲ）をオンにして、メモリ部７へ電荷を転送する。このときに、フローティングディフュージョン部２（ＦＤ）に蓄電された電荷が、フローティングディフュージョン部２（ＦＤ）とメモリ部７とに再分配される。再分配される電荷量は、フローティングディフュージョン部２（ＦＤ）とメモリ部７との容量に比例する。メモリ部７の容量は、２０ｆＦとなっている。このため、図８Ｆに示されるように、メモリ部７には、７２７０電子が蓄電される。
【００７９】
これら図８Ａ〜図８Ｆで示される一連の動作が、フォトカウント動作の１サイクルになる。
【００８０】
なお、露光時間７５４μｓｅｃの間に複数のフォトンが光電効果を引き起こしても、１フォトンとして認識されることとなる。
【００８１】
２フォトン目を検出するには、図８Ｇに示されるように、一旦アバランシェフォトダイオード１のカソードを初期化する必要がある。このため、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）をオンにする。なお、このとき、フローティングディフュージョン部２（ＦＤ）を初期化するかしないかは、フローティングディフュージョン部２（ＦＤ）の容量とメモリ部７の容量との比率による。フローティングディフュージョン部２（ＦＤ）の容量に比べて、メモリ部７の容量が十分に大きい場合には、フローティングディフュージョン部２（ＦＤ）を初期化した方が良い。こうすることで、フローティングディフュージョン部２（ＦＤ）におけるリーク電荷発生による影響を低減することができる。ここでは、フローティングディフュージョン部２（ＦＤ）の容量に比べて、メモリ部７の容量が十分に大きいとは言えないため、フローティングディフュージョン部２（ＦＤ）を初期化していない。理由は、メモリ部７に蓄積された１フォトン分の電荷（図８Ｇに示されるように、７２７０電子）が初期化されたフローティングディフュージョン部２（ＦＤ）との間で電荷再分配されると、メモリ部７に蓄電された電荷が減少するためである。特に、１フォトンが光電効果を引き起こした後、次のサイクルでフォトンが光電効果を引き起こさない場合に影響が大きい。１フォトン目が光電効果を引き起こした後、１フォトン目に続き、次のサイクルで２フォトン目が光電効果を引き起こせば、アバランシェフォトダイオード１のカソードには、１４０００電子が再び蓄電されるので、影響はない。
【００８２】
図８Ｈ〜図８Ｌに示されるシーケンスは、図８Ｂ〜図８Ｆに示されるシーケンスと同様のシーケンスである。これらのシーケンスと同様のシーケンスを２０回繰り返すことで、最大２０回の、フォトンが光電効果を起こしたことにより発生した電荷を、メモリ部７に積算することができる。
【００８３】
光電効果を起こしたフォトンの数に応じてメモリ部７に積算された電荷は、カウントトランジスタ８（ＭＣＴ−ＴＲ）を介してフローティングディフュージョン部２（ＦＤ）と接続された状態で、増幅トランジスタ６（ＳＦ−ＴＲ）にて電圧変換されて出力される。図１０Ａ、図１０Ｂに、その出力タイミングを示す。図１０Ａは、メモリ部７に積算された電荷を先に増幅トランジスタ６（ＳＦ−ＴＲ）で電圧に変換して出力した後に、フローティングディフュージョン部２（ＦＤ）の初期化電荷を後に増幅トランジスタ６（ＳＦ−ＴＲ）で電圧に変換して出力する場合のタイミング図である。そして、図１０Ｂは、フローティングディフュージョン部２（ＦＤ）の初期化電荷を先に増幅トランジスタ６（ＳＦ−ＴＲ）で電圧に変換して出力した後に、メモリ部７に積算された電荷を後に増幅トランジスタ６（ＳＦ−ＴＲ）で電圧に変換して出力する場合のタイミング図である。
【００８４】
なお、連続してフォトンが光電効果を引き起こすなどして、メモリ部７に積算して蓄電された電荷量が多くなると、メモリ部７に新たに積算される電荷量が少なくなる（図１１Ａ参照）。このため、図１１Ｂに示されるように、フォトンのカウント数が多くなる程、出力電圧の傾きが小さくなる傾向にある。なお、メモリ部７の容量がより大きい程、この傾向をより抑止することができる。比較のため、図１１Ｃ、図１１Ｄに、メモリ部７の容量が６ｆＦである場合における、アバランシェフォトダイオード１の動作モードがガイガー増倍モードである場合おける、フォトンカウント特性を示す特性図を示す。図１１Ｄに示されるように、メモリ部７の容量が、６ｆＦ、すなわち、フローティングディフュージョン部２（ＦＤ）の容量とメモリ部７の容量との比率が１：３の場合には、フォトカウント数が１０を超えるあたりから、出力電圧の傾きが、フォトカウント数の検出が困難になる程度に小さくなる。発明者は、実験、検討等を繰り返すことで、検出可能なフォトンカウント数を２０とするためには、メモリ部７の容量が、フローティングディフュージョン部２（ＦＤ）の容量の５倍以上であることが好ましいことを見出した。
【００８５】
図９Ｈ〜図９Ｌは、１フォトン目が光電効果を引き起こした後、１フォトン目に続き、次のサイクルで２フォトン目が光電効果を引き起こさなかった場合における、フォトカウント駆動シーケンスをポテンシャルで示したポテンシャル図である。
【００８６】
図９Ｈに示されるように、画素セル１０が、いわゆる露光状態となっても、フォトンが光電効果を引き起こさないため、アバランシェフォトダイオード１のカソードには、例えばノイズによる１０電子しか蓄電されない。このため、図９Ｉに示されるように、転送トランジスタ３（ＴＲＮ−ＴＲ）をオンにしてアバランシェフォトダイオード１のカソードとフローティングディフュージョン部２（ＦＤ）とを不完全に接続したとしても、アバランシェフォトダイオード１のカソードに蓄電された電荷と、フローティングディフュージョン部２（ＦＤ）との間で電荷の再分配が行われない。
【００８７】
転送トランジスタ３（ＴＲＮ−ＴＲ）をオンにした場合のポテンシャルレベルが、アバランシェフォトダイオード１のカソードとフローティングディフュージョン部２（ＦＤ）とを完全に接続するレベルでなく、２．８Ｖのポテンシャル障壁を設けるレベルとなっている理由は、フォトンが光電効果を引き起こさなかった場合に、アバランシェフォトダイオード１のカソードに蓄電された電荷と、フローティングディフュージョン部２（ＦＤ）との間で電荷の再分配が行われなくするためである。このため、図９Ｉに示されるように、転送トランジスタ３（ＴＲＮ−ＴＲ）を介した電荷の再分配は行われず、フローティングディフュージョン部２（ＦＤ）は、蓄積する電荷量（ここでは７３０電子）を保持し続ける。
【００８８】
このため、図９Ｋに示されるように、カウントトランジスタ８（ＭＣＴ−ＴＲ）をオンにしても、メモリ部７に蓄電された電荷量は変動しない。
【００８９】
図１２Ａ〜図１２Ｄは、アバランシェフォトダイオード１の動作モードがリニア増倍モードである場合おける、駆動シーケンスをポテンシャルで示したポテンシャル図である。図１３は、アバランシェフォトダイオード１の動作モードがリニア増倍モードである場合おける、駆動シーケンスをタイミングで表したタイミング図である。
【００９０】
アバランシェフォトダイオード１の動作モードがリニア増倍モードである場合には、画素セル１０を備える本実施の形態に係る固体撮像素子は、通常のイメージセンサとほぼ同様の動作を行う。
【００９１】
駆動シーケンスが開始されると、はじめに、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）と、第２リセットトランジスタ５（ＦＤＲＳＴ−ＴＲ）と、カウントトランジスタ８（ＭＣＴ−ＴＲ）とをオンにして、アバランシェフォトダイオード１のカソードと、フローティングディフュージョン部２と、メモリ部７とを初期化（リセット）する。
【００９２】
図１２Ａに示されるように、上記初期化によって、アバランシェフォトダイオード１のカソードと、フローティングディフュージョン部２と、メモリ部７とが、３．３Ｖのポテンシャルに設定される。
【００９３】
次に、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）と、第２リセットトランジスタ５（ＦＤＲＳＴ−ＴＲ）と、カウントトランジスタ８（ＭＣＴ−ＴＲ）とをオフにする。このとき、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のオフレベルを、転送トランジスタ３（ＴＲＮ−ＴＲ）のオフレベルよりもポテンシャルを低く（ここでは、１．８Ｖ）保っておく。これにより、アバランシェフォトダイオード１のカソードで集電する電荷の量が飽和レベルに達する場合には、先に述べたブルーミング抑止機能が働いて、第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のオフポテンシャル障壁を介してＡＰＤＲＳＤ電源に電荷がオーバーフローする。
【００９４】
この状態（第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）のポテンシャルレベルが、１．８Ｖに設定された状態）では、画素セル１０は、いわゆる露光状態となっている。図１３に示されるように、露光時間は、６０ｆｐｓで最大１６ｍｓｅｃとなる。
【００９５】
なお、この露光時間は、電子シャッターによって調整可能である。電子シャッターは、露光期間中に第１リセットトランジスタ４（ＡＰＤＲＳＴ−ＴＲ）と第２リセットトランジスタ５（ＦＤＲＳＴ−ＴＲ）とをオンすることで実現できる。
【００９６】
次に、第２リセットトランジスタ５（ＦＤＲＳＴ−ＴＲ）をオンすることで、図１２Ｃに示されるように、フローティングディフュージョン部２（ＦＤ）を初期化する。初期化後、図１２Ｄに示されるように、転送トランジスタ３（ＴＲＮ−ＴＲ）のポテンシャルレベルを３．３Ｖとして、アバランシェフォトダイオード１のカソードとフローティングディフュージョン部２（ＦＤ）とを完全に接続する。このとき、転送トランジスタ３（ＴＲＮ−ＴＲ）のゲートに第４電圧（転送トランジスタ３（ＴＲＮ−ＴＲ）をオンにする電圧）が印加された状態におけるソース−ドレイン間のポテンシャル障壁は、第２リセットトランジスタ５（ＦＤＲＳＴ−ＴＲ）によって初期化された状態におけるフローティングディフュージョン部２のポテンシャル以下となっている。そして、フローティングディフュージョン部２（ＦＤ）に蓄電された電荷は、増幅トランジスタ６（ＳＦ−ＴＲ）にて電圧変換されて出力される。図１３は、フローティングディフュージョン部２（ＦＤ）の初期化電荷を先に増幅トランジスタ６（ＳＦ−ＴＲ）で電圧に変換して出力した後に、フローティングディフュージョン部２（ＦＤ）に蓄電された電荷を後に増幅トランジスタ６（ＳＦ−ＴＲ）で電圧に変換して出力する場合のタイミング図となっている。
【００９７】
［３．適用例］
以下、上記構成の固体撮像素子を備える撮像装置２００について説明する。
【００９８】
図１４は、撮像装置２００の構成を示すブロック図である。
【００９９】
同図に示されるように、撮像装置２００は、本実施の形態に係る、上記構成の固体撮像素子１００と、固体撮像素子１００から出力される信号に基づいて、アバランシェフォトダイオード１に印加するバイアスを、第１のバイアス（例えば−２５Ｖ）と第２のバイアス（例えば−２７Ｖ）とのいずれかに設定する信号処理回路１１０とを備える。
【０１００】
信号処理回路１１０は、信号処理ＬＳＩ１２０と、アナログフロントエンド回路１３０とを備える。
【０１０１】
固体撮像素子１００は、アナログフロントエンド回路１３０に対して、画素信号ＳＥＮＳ−ＯＵＴを出力する。そして、アナログフロントエンド回路１３０は、ＳＥＮＳ−ＯＵＴから信号成分を検出し、ゲインをかけて、ＡＦＥ−ＯＵＴ信号を出力する。すると、信号処理ＬＳＩ１２０は、そのＡＦＥ−ＯＵＴ信号を予め設定された閾値レベルと比較して、被写体が低照度であるか否かを判定する。被写体が低照度であると判定する場合には、信号処理ＬＳＩ１２０は、制御信号ＶＯＬ−ＣＮＴＬを用いて電圧スイッチ１４０を制御して、アバランシェフォトダイオード１に印加するバイアスを、第２のバイアス（例えば−２７Ｖ）に設定する。これにより、アバランシェフォトダイオード１はガイガー増倍モードとなる。一方、被写体が低照度でないと判定する場合には、信号処理ＬＳＩ１２０は、制御信号ＶＯＬ−ＣＮＴＬを用いて電圧スイッチ１４０を制御して、アバランシェフォトダイオード１に印加するバイアスを、第１のバイアス（例えば−２５Ｖ）に設定する。これにより、アバランシェフォトダイオード１はリニア増倍モードとなる。
【０１０２】
このように、撮像装置２００は、被写体の照度に応じて、アバランシェフォトダイオード１の動作モードを、ガイガー増幅モードとリニア増倍モードとの間で切り替えて、画像の撮像を行うことができる。
【０１０３】
（補足）
以上のように、本出願において開示する技術の例示として、実施の形態について説明した。しかしながら、本開示による技術は、これらに限定されず、本開示の趣旨を逸脱しない限り、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。
【産業上の利用可能性】
【０１０４】
本開示に係る固体撮像素子、及び撮像装置は、画像を撮像する装置等に広く利用可能である。
【符号の説明】
【０１０５】
１  アバランシェフォトダイオード
２  フローティングディフュージョン部
３  転送トランジスタ
４  第１リセットトランジスタ
５  第２リセットトランジスタ
６  増幅トランジスタ
７  メモリ部
８  カウントトランジスタ
９  選択トランジスタ
１０  画素セル
７１  絶縁層
７２  第１電極
７３  第２電極
１００  固体撮像素子
１１０  信号処理回路
２００  撮像装置
【図１】
0006796777.tif 000002
【図２】
0006796777.tif 000003
【図３】
0006796777.tif 000004
【図４】
0006796777.tif 000005
【図５】
0006796777.tif 000006
【図６】
0006796777.tif 000007
【図７】
0006796777.tif 000008
【図８Ａ】
0006796777.tif 000009
【図８Ｂ】
0006796777.tif 000010
【図８Ｃ】
0006796777.tif 000011
【図８Ｄ】
0006796777.tif 000012
【図８Ｅ】
0006796777.tif 000013
【図８Ｆ】
0006796777.tif 000014
【図８Ｇ】
0006796777.tif 000015
【図８Ｈ】
0006796777.tif 000016
【図８Ｉ】
0006796777.tif 000017
【図８Ｊ】
0006796777.tif 000018
【図８Ｋ】
0006796777.tif 000019
【図８Ｌ】
0006796777.tif 000020
【図９Ｈ】
0006796777.tif 000021
【図９Ｉ】
0006796777.tif 000022
【図９Ｊ】
0006796777.tif 000023
【図９Ｋ】
0006796777.tif 000024
【図９Ｌ】
0006796777.tif 000025
【図１０Ａ】
0006796777.tif 000026
【図１０Ｂ】
0006796777.tif 000027
【図１１Ａ】
0006796777.tif 000028
【図１１Ｂ】
0006796777.tif 000029
【図１１Ｃ】
0006796777.tif 000030
【図１１Ｄ】
0006796777.tif 000031
【図１２Ａ】
0006796777.tif 000032
【図１２Ｂ】
0006796777.tif 000033
【図１２Ｃ】
0006796777.tif 000034
【図１２Ｄ】
0006796777.tif 000035
【図１３】
0006796777.tif 000036
【図１４】
0006796777.tif 000037
【図１５Ａ】
0006796777.tif 000038
【図１５Ｂ】
0006796777.tif 000039
【図１５Ｃ】
0006796777.tif 000040
【図１６】
0006796777.tif 000041
【図１７Ａ】
0006796777.tif 000042
【図１７Ｂ】
0006796777.tif 000043
【図１７Ｃ】
0006796777.tif 000044