(57)【特許請求の範囲】
【請求項１】
ＩｎＰ基板の上方に、前記ＩｎＰ基板に対して略格子整合するＡｌＩｎＡｓからなる第１半導体層と、前記第１半導体層の上層に前記第１半導体層とは異なる組成の第２半導体層とを順次積層した後、前記第１半導体層の面方向に沿って前記第１半導体層を酸化する工程を有する半導体光素子の製造方法であって、
前記第１半導体層が、酸化速度が前記第１半導体層の膜厚依存性を有して前記第１半導体層における所定の膜厚において極大を有し、前記第１半導体層を前記所定の膜厚の０．５倍を超えて１．５倍未満の膜厚に形成し、
前記第１半導体層が少なくとも２層の前記第２半導体層によって挟まれた構成において、前記第１半導体層と前記第２半導体層との間の少なくとも一方に、前記第１半導体層のバンドギャップと前記第２半導体層のバンドギャップとの間のバンドギャップを有するバンドギャップ中間層を形成する工程を含み、
前記バンドギャップ中間層は、前記第１半導体層および前記第２半導体層がｎ型半導体層である場合にｎ型ＡｌＧａＩｎＡｓ層からなり、前記第１半導体層および前記第２半導体層がｐ型半導体層である場合にｐ型ＧａＩｎＡｓＰ層からなる
ことを特徴とする半導体光素子の製造方法。
【請求項２】
前記第１半導体層の上方に導波路層を形成した後、前記導波路層の上方に加熱部を形成する工程を含む
ことを特徴とする請求項１に記載の半導体光素子の製造方法。
【請求項３】
ＩｎＰ基板の上方に、
前記ＩｎＰ基板に対して略格子整合するＡｌＩｎＡｓ層が酸化された、前記ＡｌＩｎＡｓ層における酸化速度が極大となる所定の膜厚の０．５倍を超えて１．５倍未満の膜厚のＡｌＩｎＡｓ酸化層を少なくとも１層有する低熱伝導層と、
前記低熱伝導層における前記ＡｌＩｎＡｓ酸化層が設けられた領域の上層に設けられた導波路層と、
前記導波路層の上層に設けられた加熱部と、を有し、
前記ＩｎＰ基板の上方に、アクティブ機能を有するアクティブ素子とパッシブ機能を有するパッシブ素子とがモノリシックに設けられ、
前記アクティブ素子の少なくとも一部の下層に、ＡｌＩｎＡｓ層が設けられ、前記ＡｌＩｎＡｓ層が前記ＡｌＩｎＡｓ層と異なる組成の別の半導体層によって挟まれた構成において、前記ＡｌＩｎＡｓ層と前記別の半導体層との間の少なくとも一方に、前記ＡｌＩｎＡｓ層のバンドギャップと前記別の半導体層のバンドギャップとの間のバンドギャップを有するバンドギャップ中間層が設けられ、
前記バンドギャップ中間層は、前記ＡｌＩｎＡｓ層および前記別の半導体層がｎ型半導体層である場合にｎ型ＡｌＧａＩｎＡｓ層からなり、前記ＡｌＩｎＡｓ層および前記別の半導体層がｐ型半導体層である場合にｐ型ＧａＩｎＡｓＰ層からなる
ことを特徴とする半導体光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信分野などに適用される半導体光素子、およびその製造方法に関する。
【背景技術】
【０００２】
コヒーレント光通信の普及に伴って、狭線幅の波長可変レーザ素子の需要が高まっている。波長可変レーザ素子の構成および動作原理は、たとえば非特許文献１において詳細に説明されている。一般に、半導体レーザ素子から出力されるレーザ光を狭線幅化するには、共振器を長くする必要がある。
【０００３】
波長可変レーザ素子の１つに標本化回折格子（Sampled  Grating）を用い、かつバーニア効果を利用した分布ブラッグ反射（ＤＢＲ）型波長可変レーザがある（たとえば特許文献１）。この波長可変レーザ素子においては、半導体素子内に回折格子の一部が標本化されたＤＢＲミラーを２つ用いる。この２つのＤＢＲミラーの反射スペクトルは、周期がわずかに異なる櫛状のピークを有する形状をしている。また、ＤＢＲミラーに電流注入または加熱により屈折率変化を起して、その反射波長特性を可変にできる。２つのＤＢＲミラーの反射ピークを重ね合わせることにより、この重ね合わせた波長で共振器を形成することができる。このとき、共振器長を適切に設計すれば、共振器モードである縦モードの間隔が２つのＤＢＲミラーによる反射ピークの帯域と同程度となり、１つの共振器モードだけが選択され、単一モード発振が実現される。
【０００４】
狭線幅のレーザ光を実現するための他の方法として、外部共振器構造を用いて共振長を長尺化して、共振器モードのＱ値を大きくする方法がある。また、たとえば、２つのリング共振器を用いて共振器を構成した波長可変レーザ素子（たとえば非特許文献２）においては、比較的鋭いリング共振器のフィルタ特性（反射波長特性）の重ね合わせを用いることによって、共振器の構成を自由に設計可能である。
【０００５】
上述した構成において、波長の選択方法としては、２つのＤＢＲミラーまたはリング共振器の屈折率を電流注入または加熱によって変化させることで実現している。さらに、加熱方式は特許文献２などに記載されているように、屈折率変化を生じさせたい領域の導波路上にマイクロヒータを設け、加熱の効率をさらに上げるために導波路のコア層下部に低熱伝導層を設けることによって、基板側への熱の流出を抑制している。熱伝導を抑制する低熱伝導層としては、混晶系の半導体層やアルミニウム（Ａｌ）を含む半導体層を酸化した酸化層などが用いられる。特に酸化層は、低熱伝導層としての効果が大きいとされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６５９０９２４号
【特許文献２】特開２０１５−１２１７６号公報
【非特許文献】
【０００７】
【非特許文献１】Larry  A.  Coldren  et  al.,”Tunable  Semiconductor  Lasers:  A  Tutorial”,  JOURNAL  OF  LIGHTWAVE  TECHNOLOGY,  VOL.  22,  NO/  1,  JANUARY  2004,  pp.193-202
【非特許文献２】Keita  Nemoto  et  al.,”Narrow-Spectral-Linewidth  Wavelength-Tunable  Laser  Diode  with  Si  Wire  Waveguide  Ring  Resonators”,  Applied  Physics  Express  5  (2012)  082701
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、本発明者が上述したＡｌを含む半導体層、具体的にはＡｌＩｎＡｓ層に対する酸化実験を行ったところ、次のような問題を知見するに至った。
【０００９】
すなわち、本発明者が行った酸化実験から、本発明者は、ＡｌＩｎＡｓ層の酸化速度が膜厚に依存することを知見した。さらに、本発明者は、ＡｌＩｎＡｓ層において、酸化速度が極大になる膜厚が存在し、酸化速度が極大になった膜厚を超えると、ＡｌＩｎＡｓ層に対する酸化のばらつきが大きくなることも知見するに至った。これにより、ＡｌＩｎＡｓ層において酸化が全く進行しない部分が生じる可能性もある。
【００１０】
ＡｌＩｎＡｓ層において酸化が進行しない場合、ＡｌＩｎＡｓ層を酸化させることによって形成される低熱伝導層を得ることが困難になる。そのため、ＡｌＩｎＡｓ酸化層を用いた半導体素子の製造歩留まりが低下する可能性が生じる。さらに、ＡｌＩｎＡｓ層を酸化させて得られるＡｌＩｎＡｓ酸化層の膜厚を、所定の膜厚以上にできないことに起因して、ＡｌＩｎＡｓ酸化層による半導体素子における熱閉じ込め効果が限定される可能性も生じる。なお、上述した問題は、低熱伝導層としてＡｌ1-x-yＧａxＩｎyＡｓ1-zＰz酸化層（０＜ｘ＋ｙ＜１、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１）を用いる場合においても同様である。
【００１１】
本発明は、上記に鑑みてなされたものであって、その目的は、酸化速度の膜厚依存性を有する半導体層を有する半導体積層構造において、半導体層の酸化層における面内均一性およびバッチ間安定性を向上させることができる半導体光素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、上記目的を達成するために、本発明に係る半導体光素子の製造方法は、半導体基板の上方に、半導体基板に対して略格子整合する材料からなる第１半導体層と、第１半導体層上に第１半導体層とは異なる組成の第２半導体層とを順次積層した後、第１半導体層の面方向に沿って第１半導体層を酸化する工程を有する半導体光素子の製造方法であって、第１半導体層が、酸化速度が第１半導体層の膜厚依存性を有して第１半導体層における所定の膜厚において極大を有する材料からなり、第１半導体層を所定の膜厚の１．５倍未満の膜厚に形成することを特徴とする。
【００１３】
本発明の一態様に係る半導体光素子の製造方法は、上記の発明において、第１半導体層と第２半導体層とを交互に複数積層する工程を含むことを特徴とする。これにより、膜厚に上限がある酸化された第１半導体層を低熱伝導層として用いる場合に、積層する酸化された第１半導体層の層数を調整することによって、所望の断熱効果を確保することができる。
【００１４】
本発明の一態様に係る半導体光素子の製造方法は、上記の発明において、半導体基板がＩｎＰ基板からなるとともに、第１半導体層が、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層（０＜ｘ＋ｙ＜１、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１）からなることを特徴とする。
【００１５】
本発明の一態様に係る半導体光素子の製造方法は、上記の発明において、第１半導体層が少なくとも２層の第２半導体層によって挟まれた構成において、第１半導体層と第２半導体層との間の少なくとも一方に、第１半導体層のバンドギャップと第２半導体層のバンドギャップとの間のバンドギャップを有するバンドギャップ中間層を形成する工程を含むことを特徴とする。これにより、アクティブ素子とパッシブ素子とを同一基板上にモノリシックに集積する場合に、アクティブ素子の動作電圧を低減できる。
【００１６】
本発明の一態様に係る半導体光素子の製造方法は、この構成において、バンドギャップ中間層は、第１半導体層および第２半導体層がｎ型半導体層である場合にｎ型ＡｌＧａＩｎＡｓ層からなり、第１半導体層および第２半導体層がｐ型半導体層である場合にｐ型ＧａＩｎＡｓＰ層からなることを特徴とする。
【００１７】
本発明の一態様に係る半導体光素子の製造方法は、この構成において、バンドギャップ中間層を、第１半導体層に対して、第１半導体層および第２半導体層における多数キャリアの移動方向に沿った上流側に形成することを特徴とする。
【００１８】
本発明の一態様に係る半導体光素子の製造方法は、上記の発明において、第１半導体層の上方に導波路層を形成した後、導波路層の上方に加熱部を形成する工程を含むことを特徴とする。
【００１９】
本発明に係る半導体光素子は、ＩｎＰ基板の上方に、ＩｎＰ基板に対して略格子整合するＡｌ1-x-yＧａxＩｎyＡｓ1-zＰz層（０＜ｘ＋ｙ＜１、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１）が酸化されたＡｌ1-x-yＧａxＩｎyＡｓ1-zＰz酸化層を少なくとも１層有する低熱伝導層と、低熱伝導層におけるＡｌ1-x-yＧａxＩｎyＡｓ1-zＰz酸化層が均質に設けられた領域の上層に設けられた導波路層と、導波路層の上層に設けられた加熱部と、を有することを特徴とする。
【００２０】
本発明の一態様に係る半導体光素子は、上記の発明において、ＩｎＰ基板の上方に、アクティブ機能を有するアクティブ素子とパッシブ機能を有するパッシブ素子とがモノリシックに設けられていることを特徴とする。
【００２１】
本発明の一態様に係る半導体光素子は、この構成において、低熱伝導層がパッシブ素子の少なくとも一部の下層に選択的に設けられていることを特徴とする。
【００２２】
本発明の一態様に係る半導体光素子は、上記の発明において、アクティブ素子は、半導体光増幅器、ＤＦＢ型レーザ、およびＤＢＲ型レーザの少なくとも１つであることを特徴とする。
【００２３】
本発明の一態様に係る半導体光素子は、上記の発明において、パッシブ素子は、導波路、およびリング共振型フィルタの少なくとも１つであることを特徴とする。
【００２４】
本発明の一態様に係る半導体光素子は、上記の発明において、アクティブ素子の少なくとも一部の下層に、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層（０＜ｘ＋ｙ＜１、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１）が設けられ、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層がＡｌ1-x-yＧａxＩｎyＡｓ1-zＰz層と異なる組成の別の半導体層によって挟まれた構成において、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層と別の半導体層との間の少なくとも一方に、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層のバンドギャップと別の半導体層のバンドギャップとの間のバンドギャップを有するバンドギャップ中間層が設けられていることを特徴とする。これにより、アクティブ素子とパッシブ素子とを同一基板上にモノリシックに集積した構造において、アクティブ素子の動作電圧を低減できる。
【００２５】
本発明の一態様に係る半導体光素子は、この構成において、バンドギャップ中間層は、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層および別の半導体層がｎ型半導体層である場合にｎ型ＡｌＧａＩｎＡｓ層からなり、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層および別の半導体層がｐ型半導体層である場合にｐ型ＧａＩｎＡｓＰ層からなることを特徴とする。
【００２６】
本発明の一態様に係る半導体光素子は、上記の発明において、バンドギャップ中間層は、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層に対して、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層および別の半導体層における多数キャリアの移動方向に沿った上流側に設けられていることを特徴とする。
【発明の効果】
【００２７】
本発明に係る半導体光素子およびその製造方法によれば、酸化速度の膜厚依存性を有する半導体層を有する半導体積層構造において、半導体層における面内均一性およびバッチ間安定性を向上させることが可能となる。
【図面の簡単な説明】
【００２８】
【図１】図１は、酸化実験を行うために形成したＡｌＩｎＡｓ層とＩｎＰ層との積層構造を示す断面図である。
【図２】図２は、ＡｌＩｎＡｓ層の酸化層幅の膜厚依存性を示すグラフである。
【図３】図３は、本発明の第１の実施形態による波長可変レーザ素子の模式的な斜視図である。
【図４】図４は、図３におけるリング状導波路のＩＶ−ＩＶ線に沿った断面図である。
【図５】図５は、本発明の第２の実施形態による半導体光素子における酸化処理前および酸化処理後の積層構造を示す断面図である。
【図６】図６は、本発明の第３の実施形態による集積型半導体レーザ素子の平面図である。
【図７】図７は、図６におけるレーザストライプのＶＩＩ−ＶＩＩ線に沿った断面図である。
【図８】図８は、本発明の第４の実施形態による集積型半導体レーザ素子の全体構成を示す断面図である。
【図９】図９は、図８に示す集積型半導体レーザ素子のアクティブ領域における破線丸囲み部を拡大した断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、以下の実施形態により本発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付し、重複した説明を適宜省略する。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下の実施形態の説明に用いる「上」または「上方」並びに「下」または「下方」はそれぞれ、基板の主面に対して直角に遠ざかる向き並びに基板の主面に近づく向きを示し、半導体装置の実装状態における上下方向ではない点にも留意する必要がある。また、図中で適宜ｘｙｚ座標軸を示し、これにより方向を説明する。
【００３０】
まず、本発明の実施形態について説明するにあたり、本発明の理解を容易にするために、上述した課題を解決すべく本発明者が行った実験および鋭意検討について説明する。図１は、ＡｌＩｎＡｓ層の酸化実験を行うための半導体積層体を示す断面図である。
【００３１】
本発明者は、図１に示すように、ＩｎＰ基板１０１上に、有機金属化学気相成長法（ＭＯＣＶＤ：Metal  Organic  Chemical  Vapor  Deposition）により、ＩｎＰ層と互いに膜厚が異なるＡｌＩｎＡｓ層とを交互に積層させた。これにより、ＩｎＰ基板１０１上に、膜厚が互いに異なる４層のＡｌＩｎＡｓ層１０２ａ，１０２ｂ，１０２ｃ，１０２ｄがそれぞれ、互いにＩｎＰ層１０３ａ，１０３ｂ，１０３ｃをそれぞれ介して積層されて、半導体積層体１００が形成される。ここで、ＡｌＩｎＡｓ層１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの膜厚はそれぞれ、５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍとし、その組成はＩｎＰ基板１０１と略格子整合する組成とし、具体的にはたとえばＡｌ0.48Ｉｎ0.52Ａｓとする。
【００３２】
さらに、ＡｌＩｎＡｓ層１０２ｄ上にＩｎＰ層１０３ｄを形成した後、ストライプ状の窒化シリコン（ＳｉＮx）層１０４を形成する。その後、ＳｉＮx層１０４をマスクとして、たとえば塩素系のガスを用いたドライエッチング法によって、半導体積層体１００に対してＩｎＰ基板１０１が露出するまで異方性エッチングを行って、メサストライプを形成する。これにより、４層のＡｌＩｎＡｓ層１０２ａ，１０２ｂ，１０２ｃ，１０２ｄの側面を露出させる。
【００３３】
その後、側面が露出したＡｌＩｎＡｓ層１０２ａ〜１０２ｄが積層された半導体積層体１００に対して、水蒸気雰囲気下においてアニールを行う。これにより、ＡｌＩｎＡｓ層１０２ａ〜１０２ｄの露出した側面から酸化が行われる。ここで、一般に、酸化温度を高くすると酸化速度が増加して、製造時間を短縮することができる。ところが、酸化温度を高くしすぎると、露出したＩｎＰ層においてリン抜けと考えられる表面荒れが発生することから、酸化温度は５２０℃以下が好ましい。一方、酸化温度が低すぎると酸化速度が低下して製造において処理時間が増加するため、酸化速度は、４５０℃以上が好ましい。
【００３４】
上述した温度範囲内において、半導体積層体１００に対して水蒸気雰囲気中でのアニールによる酸化処理をたとえば６０分間行った後、劈開によって半導体積層体１００の断面を形成した。そして、ＳＥＭ（Scanning  Electron  Microscope）を用いて、断面に現れたＡｌＩｎＡｓ層１０２ａ〜１０２ｄにおける酸化された領域の幅を評価した。
【００３５】
図２は、水蒸気雰囲気中でのアニールによる酸化温度を４８０℃、５００℃および５２０℃とした場合における、ＡｌＩｎＡｓ層１０２ａ〜１０２ｄにおいて露出した側面から酸化された領域の幅（酸化層幅）の膜厚依存性を示すグラフである。なお、図２のグラフに示す酸化幅は、一方の側面から酸化された場合の酸化幅を示す。図２から、酸化層幅はＡｌＩｎＡｓ層の膜厚に依存し、所定の膜厚、この酸化実験においては１００ｎｍの場合に極大となることが分かる。すなわち、本発明者が行った酸化実験によって、ＡｌＩｎＡｓ層の酸化速度がＡｌＩｎＡｓ層の膜厚に依存することが判明した。以下、酸化層幅が極大、すなわち酸化速度が極大になるＡｌＩｎＡｓ層の膜厚を「最適膜厚」という。
【００３６】
本発明者は、半導体積層体１００において酸化されたＡｌＩｎＡｓ層に対してさらに検討を行った。その結果、ＡｌＩｎＡｓ層の膜厚が最適膜厚を超えると、ＡｌＩｎＡｓ層の酸化のばらつきが大きくなることが判明した。ＡｌＩｎＡｓ層における酸化のばらつきは、最適膜厚の１．５倍以上になるとさらに大きくなり、ＡｌＩｎＡｓ層の層内の位置、例えばこの実験においてはストライプ方向の断面の位置によっては、酸化が全く進行していない非酸化領域が存在することも判明した。さらに、本発明者の知見によれば、上述した酸化速度の傾向は、ＡｌＩｎＡｓ層の酸化のみならず、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層（０＜ｘ＋ｙ＜１、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１）の酸化の場合においても同様に存在する。
【００３７】
そのため、酸化したＡｌＩｎＡｓ層（ＡｌＩｎＡｓ酸化層）を低熱伝導層として用いて半導体光素子を製造する場合、半導体光素子の製造歩留りが低下する可能性が生じる。また、ＡｌＩｎＡｓ酸化層の膜厚を所定の膜厚以上に形成できないことから、半導体光素子における熱閉じ込め効果が限定される可能性も生じる。
【００３８】
本発明者は、上述した酸化実験により得た知見に基づき、上述の問題点を解決するために鋭意検討を行った。そして、本発明者は、半導体素子にＡｌＩｎＡｓ酸化層を用いる場合、ＡｌＩｎＡｓ層の膜厚を酸化速度が飽和する膜厚に対して、０．５倍を超えて１．５倍未満、好適には１．３倍以下の膜厚とすることを想起した。すなわち、本発明者は、上述した酸化処理によって、あらかじめＡｌＩｎＡｓ層の酸化速度における膜厚依存性のデータを取得し、ＡｌＩｎＡｓ層の酸化における最適膜厚を導出して、ＡｌＩｎＡｓ層の膜厚を規定する方法を想起するに至った。以下に説明する実施形態は、以上の検討に基づいて案出されたものである。
【００３９】
（第１の実施形態）
次に、上述した本発明者による鋭意検討に基づいた第１の実施形態による波長可変レーザ素子について説明する。図３は、第１の実施形態による波長可変レーザ素子の模式的な斜視図である。
【００４０】
図３に示すように、波長可変レーザ素子１は、１．５５μｍ帯でレーザ発振し、レーザ光Ｌ１を出力するように構成されている。波長可変レーザ素子１は、共通の基部Ｂ上に形成された、第１の導波路部１０と第２の導波路部２０とを備える。基部Ｂはたとえばｎ型ＩｎＰ基板からなる。なお、基部Ｂの裏面にはｎ側電極３０が形成されている。ｎ側電極３０は、たとえばＡｕＧｅＮｉを含んで構成され、基部Ｂとオーミック接触する。
【００４１】
第１の導波路部１０は、導波路部１１、半導体積層部１２、ｐ側電極１３、およびＴｉからなるマイクロヒータ１４，１５を備える。第１の導波路部１０は、いわゆるアクティブ素子であってアクティブ領域を構成する。導波路部１１は、半導体積層部１２内にｚ方向に延伸するように形成されている。第１の導波路部１０内には、回折格子装荷型利得部１１ａおよび位相調整部１１ｂが配置されている。半導体積層部１２は、半導体層が積層して構成されており、導波路部１１に対してクラッド部の機能等を備える。
【００４２】
ｐ側電極１３は、半導体積層部１２上において、回折格子装荷型利得部１１ａに沿うように配置されている。なお、半導体積層部１２にはＳｉＮx保護膜が形成されており、ｐ側電極１３はＳｉＮx保護膜に形成された開口部を介して半導体積層部１２に接触している。加熱部としてのマイクロヒータ１４は、半導体積層部１２のＳｉＮx保護膜上において、位相調整部１１ｂに沿うように配置されている。加熱部としてのマイクロヒータ１５は、半導体積層部１２のＳｉＮx保護膜上において、ｐ側電極１３に沿うように配置されている。
【００４３】
第２の導波路部２０は、２分岐部２１、２つのアーム部２２，２３、リング状導波路２４、およびＴｉからなるマイクロヒータ２５を備える。第２の導波路部２０は、いわゆるパッシブ素子であってパッシブ領域を構成する。２分岐部２１は、１×２型の多モード干渉型（ＭＭＩ）導波路２１ａを含む１×２型の分岐型導波路で構成され、２ポート側が２つのアーム部２２，２３のそれぞれに接続されるとともに１ポート側が第１の導波路部１０側に接続されている。２分岐部２１により、２つのアーム部２２，２３は、その一端が統合され、導波路部１１と光学的に結合される。
【００４４】
アーム部２２，２３は、いずれもｚ方向に延伸し、リング状導波路２４を挟むように配置されている。アーム部２２，２３はリング状導波路２４と近接し、いずれも同一の結合係数κでリング状導波路２４と光学的に結合している。κの値はたとえば０．２である。アーム部２２，２３とリング状導波路２４とは、リング共振型フィルタＲＦ１を構成している。また、リング共振型フィルタＲＦ１と２分岐部２１とは、反射ミラーＭ１を構成している。光導波路の加熱を行う加熱部としてのマイクロヒータ２５はリング状であり、リング状導波路２４を覆うように形成されたＳｉＮx保護膜上に配置されている。
【００４５】
第１の導波路部１０と第２の導波路部２０は、互いに光学的に接続された回折格子装荷型利得部１１ａの回折格子層１１ａｂと反射ミラーＭ１とによって、レーザ共振器Ｃ１を構成している。回折格子装荷型利得部１１ａの利得部としての活性コア層１１ａａと位相調整部１１ｂとはレーザ共振器Ｃ１内に配置される。
【００４６】
図４は、第２の導波路部２０のうちのリング状導波路２４を、図３のｙｚ平面に平行な面に沿って切断したＩＶ−ＩＶ線の断面図である。図４に示すように、リング状導波路２４は、基部Ｂを構成するｎ型ＩｎＰ基板４１上に、低熱伝導層４２ａ、下部クラッド層４３、導波路層としての光導波層４４、および上部クラッド層４５が順次積層されたハイメサ導波路構造を有する。
【００４７】
低熱伝導層４２ａは、被酸化層としてのＡｌ1-x-yＧａxＩｎyＡｓ1-zＰz層（０＜ｘ＋ｙ＜１、０≦ｘ＜１、０＜ｙ＜１、０≦ｚ＜１）が側端部から酸化されて形成されたＡｌ1-x-yＧａxＩｎyＡｓ1-zＰz酸化層からなる。低熱伝導層４２ａは、パッシブ素子の全体または少なくとも一部の下層に設けられる。具体的に低熱伝導層４２ａは、たとえば、ｘ＝ｚ＝０としたｎ型ＡｌＩｎＡｓ層４２が側端部から酸化されたＡｌＩｎＡｓ酸化層からなる。ｎ型ＡｌＩｎＡｓ層４２の組成は、ｎ型ＩｎＰ基板４１と略格子整合する組成であって、第１の実施形態においてたとえばＡｌ0.48Ｉｎ0.52Ａｓ層（ｘ＝１，ｙ＝０．５２，ｚ＝０）である。ｎ型ＡｌＩｎＡｓ層４２の膜厚は、上述した最適膜厚の０．５倍以上１．５倍未満であり、好適には１．３倍以下である。この第１の実施形態において具体的に、ｎ型ＡｌＩｎＡｓ層４２の最適膜厚がたとえば１００ｎｍであり、膜厚としては５０ｎｍ以上１５０ｎｍ未満、好適には１３０ｎｍ以下、ここでは１００ｎｍとする。下部クラッド層４３はｎ型ＩｎＰ層からなり、下部クラッド層４３の下部は、酸化されていないｎ型ＡｌＩｎＡｓ層４２上にまで延伸された部分を有する。これにより、少なくとも酸化されていないｎ型ＡｌＩｎＡｓ層４２上に延伸された部分において、ｎ型ＡｌＩｎＡｓ層４２と上層の下部クラッド層４３とが連結されている。光導波層４４は、バンドギャップ波長が１３００ｎｍのＧａＩｎＡｓＰ層からなる。上部クラッド層４５は、ｐ型ＩｎＰ層からなる。
【００４８】
ハイメサ導波路構造を構成する低熱伝導層４２ａ、下部クラッド層４３、光導波層４４、および上部クラッド層４５と、下部クラッド層４３の下部のｎ型ＡｌＩｎＡｓ層４２上に延伸した部分とは、保護膜としての誘電体層４６に覆われている。誘電体層４６は、たとえばＳｉＮx膜や酸化シリコン（ＳｉＯ2）膜、またはＳｉＯ2膜とＳｉＮx膜との積層膜からなる。
【００４９】
第２の導波路部２０のその他の構成要素である２分岐部２１およびアーム部２２，２３も上述と同様のハイメサ導波路構造を有し、誘電体層で覆われている。すなわち、第２の導波路部２０は、第１の導波路部１０の第１の導波路構造とは異なる第２の導波路構造を有する。
【００５０】
リング状導波路２４を構成するハイメサ導波路構造体の上方の誘電体層４６上には、マイクロヒータ２５が設けられている。ハイメサ導波路構造体の側面側には、この側面をカバーする樹脂層４８が設けられている。樹脂層４８の上面とマイクロヒータ２５の上面には、マイクロヒータ２５の上面において電気的に接続された引き出し配線４９が設けられている。引き出し配線４９は、外部からマイクロヒータ２５に通電を行うための配線であり、マイクロヒータ２５に通電を行うことにより、マイクロヒータ２５の設置領域の下方を低熱伝導層４２ａの上層まで加熱できる。低熱伝導層４２ａは、少なくとも上部クラッド層４５、光導波層４４、および下部クラッド層４３の熱伝導率よりも低い熱伝導率を有する。これにより、低熱伝導層４２ａは、マイクロヒータ２５による加熱をさらに下層に伝達させないための断熱層として機能する。引き出し配線４９は、たとえばＴｉ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層、Ｃｒ／Ａｕ層、またはＭｏ／Ａｕ層などからなる。なお、樹脂層４８の部分を空間にした状態で引き出し配線４９を設ける、いわゆるエアブリッジの構造としても良い。
【００５１】
（ハイメサ導波路構造体の製造方法）
次に、上述したハイメサ導波路構造の製造方法について説明する。まず、上述した図１に示すように、互いに膜厚が異なり組成が略等しい複数の半導体層を、この半導体層とは組成が異なる他の半導体層を介して複数積層させた半導体積層体を形成する。続いて、この半導体積層体に対してアニールによる酸化処理を行った後、ＳＥＭを用いて酸化層幅を評価することによって、最適膜厚を導出する。この第１の実施形態においては、被酸化層としての半導体層はＡｌ0.48Ｉｎ0.52Ａｓ層とし、他の半導体層はＩｎＰ層とする。
【００５２】
以上の前提となる酸化実験による最適膜厚の導出が終了した後、基部Ｂを構成するｎ型ＩｎＰ基板４１上に、たとえばＭＯＣＶＤ法によって、ｎ型ＡｌＩｎＡｓ層４２、下部クラッド層４３となるｎ型ＩｎＰ層、光導波層４４となるＧａＩｎＡｓＰ層、および上部クラッド層４５となるｐ型ＩｎＰ層を順次形成する。
【００５３】
次に、上部クラッド層４５となるｐ型ＩｎＰ層の上面にたとえばＳｉＮx膜を形成して、リング状や直線状のアームなどのハイメサ導波路構造の形状にパターニングする。続いて、このＳｉＮx膜をエッチングマスクとして、たとえば塩素系ガスを用いたドライエッチングによる異方性エッチングを行う。下部クラッド層４３の下部が残る状態でエッチングを行った後、エッチングマスクを除去する。続いて、ハイメサ導波路構造の積層部分と下部クラッド層４３の下部の延伸部分を含めた領域にエッチングマスクを形成した後、たとえば塩素系ガスを用いたドライエッチングを行う。これにより、酸化層を形成したい所望の領域の下部クラッド層４３の下部の残部、およびｎ型ＡｌＩｎＡｓ層４２がエッチングされて、第１半導体層としてのｎ型ＡｌＩｎＡｓ層４２の一端部が露出される。なお、下部クラッド層４３の下部の残部、およびｎ型ＡｌＩｎＡｓ層４２のエッチングは、ウエットエッチング法により行っても良い。
【００５４】
その後、側面が露出したｎ型ＡｌＩｎＡｓ層４２を含むハイメサ導波路構造の積層体に対して、水蒸気雰囲気下において４５０℃以上５２０℃以下の温度でアニールを行う。これによって、ｎ型ＡｌＩｎＡｓ層４２において、露出した端部からｎ型ＡｌＩｎＡｓ層４２の面方向に沿って酸化が進行する。この酸化は、ハイメサ導波路構造の下部の領域におけるｎ型ＡｌＩｎＡｓ層４２が酸化されるまで実行する。なお、酸化処理における酸化時間は、上述した最適膜厚の導出のための酸化処理において得られた酸化速度のデータと、ハイメサ導波路構造の幅の設計値などとに基づいて決定される。これにより、ハイメサ導波路構造の下部に、ｎ型ＡｌＩｎＡｓ層４２が均一に酸化されて、幅方向に沿って均質なＡｌＩｎＡｓ酸化層からなる低熱伝導層４２ａが形成される。
【００５５】
次に、全面にたとえばＳｉＮx膜を形成することにより誘電体層４６を形成する。その後、ハイメサ導波路構造の上方で誘電体層４６上に、たとえばリフトオフマスクを用いたリフトオフ法によって、Ｔｉ層などの金属層をマイクロヒータ２５の形状に形成する。また、ハイメサ導波路構造の側部に樹脂を埋め込んで樹脂層４８を形成した後、マイクロヒータ２５上の少なくとも一部および樹脂層４８上にたとえばＴｉ／Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ層またはＣｒ／Ａｕ層を形成することにより、引き出し配線４９を形成する。以上により、下部に低熱伝導層４２ａが設けられているとともに上部にマイクロヒータ２５が設けられたハイメサ導波路構造が製造される。
【００５６】
以上説明した第１の実施形態によれば、あらかじめ酸化実験により被酸化層であるＡｌＩｎＡｓ層などの半導体層の最適膜厚を導出し、この最適膜厚に対して０．５倍以上１．５倍未満の膜厚の半導体層を形成した後、半導体層の露出端部から酸化処理を行っている。これにより、ＡｌＩｎＡｓ酸化層などの半導体酸化層を均質に形成できる。そのため、酸化速度の膜厚依存性を有する半導体層を有する半導体積層構造において、半導体酸化層の面内均一性およびバッチ間安定性を向上させることができるので、半導体光素子の製造歩留りの向上による低コスト化を実現できる。
【００５７】
（第２の実施形態）
次に、本発明の第２の実施形態による半導体光素子について説明する。なお、以下の説明および図面においては、発明の理解を容易にするために、ハイメサ導波路構造体における樹脂層、誘電体層および引き出し配線等の記載を省略した積層構造について説明する。
【００５８】
まず、本発明者の知見によれば、第１の実施形態による半導体光素子において、マイクロヒータ２５によって発生する熱が、ｎ型ＩｎＰ基板４１側に熱伝導するのを抑制するためには、低熱伝導層４２ａの膜厚を大きくすることが望ましい。これに対し、上述したように、ｎ型ＡｌＩｎＡｓ層４２を露出した端部から酸化させて低熱伝導層４２ａを形成する場合、酸化速度や酸化状態のばらつきを抑制した酸化の安定性を考慮すると、ｎ型ＡｌＩｎＡｓ層４２において許容できる膜厚には最適膜厚に基づいた上限が存在する。上述した第１の実施形態においては、最適膜厚の１．５倍未満の１５０ｎｍ未満が低熱伝導層４２ａの膜厚の限界となる。
【００５９】
そこで、本発明者はさらに鋭意検討を行い、低熱伝導層として形成する半導体層の１層の膜厚を最適膜厚の１．５倍未満とした上で、この低熱伝導層を他の半導体層を介して複数積層させた多層膜構造とする方法を想起した。これにより、積層方向に沿った低熱伝導層の合計の膜厚を大きくできるので、第１の実施形態による低熱伝導層４２ａの膜厚を大きくする効果と同等の効果が得られる。図５は、この第２の実施形態によるハイメサ導波路構造体を示す断面図である。
【００６０】
図５（ａ）に示すように、第２の実施形態によるハイメサ導波路構造体５０においては、ｎ型ＩｎＰ基板４１上に、ｎ型ＩｎＰ層５１、第１低熱伝導層５２ａ、ｎ型ＩｎＰ層５３、および第２低熱伝導層５４ａが順次積層されている。第１低熱伝導層５２ａは、ＡｌＩｎＡｓ酸化層からなり、第２半導体層としてのｎ型ＩｎＰ層５１，５３に挟まれた構成を有する。第２低熱伝導層５４ａ上には、第１の実施形態と同様に、下部クラッド層４３、光導波層４４、上部クラッド層４５およびマイクロヒータ２５が順次積層されて設けられている。第２低熱伝導層５４ａは、ＡｌＩｎＡｓ酸化層からなり、第２半導体層としてのｎ型ＩｎＰ層５３およびｎ型ＩｎＰ層からなる下部クラッド層４３に挟まれた構成を有する。第１低熱伝導層５２ａ、ｎ型ＩｎＰ層５３、および第２低熱伝導層５４ａにより、実質的に、第１低熱伝導層５２ａおよび第２低熱伝導層５４ａの合計の膜厚分の低熱伝導層が構成される。
【００６１】
次に、図５（ａ）に示すハイメサ導波路構造体５０の製造方法について説明する。すなわち、図５（ｂ）に示すように、ｎ型ＩｎＰ基板４１上に、たとえばＭＯＣＶＤ法により、ｎ型ＩｎＰ層５１、ｎ型ＡｌＩｎＡｓ層５２、ｎ型ＩｎＰ層５３およびｎ型ＡｌＩｎＡｓ層５４を順次形成する。その後、同様にＭＯＣＶＤ法により、ｎ型ＡｌＩｎＡｓ層５４上に、下部クラッド層４３となるｎ型ＩｎＰ層、光導波層４４となるＧａＩｎＡｓＰ層、および上部クラッド層４５となるｐ型ＩｎＰ層を順次形成する。
【００６２】
次に、上部クラッド層４５となるｐ型ＩｎＰ層の上面にたとえばＳｉＮx膜を形成して、ハイメサ導波路構造体５０の形状にパターニングする。続いて、ＳｉＮx膜をマスクとして、たとえば塩素系ガスを用いたドライエッチングにより、異方性エッチングを行う。これにより、ｎ型ＡｌＩｎＡｓ層５２，５４の側部の面を露出させる。
【００６３】
その後、側面が露出したｎ型ＡｌＩｎＡｓ層５２，５４を含むハイメサ導波路構造体５０に対して、水蒸気雰囲気下において４５０℃以上５２０℃以下の温度でアニールを行う。これにより、ｎ型ＡｌＩｎＡｓ層５２，５４の露出した端部の面から酸化が進行して、被酸化層としてのｎ型ＡｌＩｎＡｓ層５２，５４が酸化され、均質なＡｌＩｎＡｓ酸化層が形成される。すなわち、ハイメサ導波路構造体５０の幅方向に沿ってＡｌＩｎＡｓ酸化層が均質に形成されて第１低熱伝導層５２ａおよび第２低熱伝導層５４ａが構成される。ｎ型ＡｌＩｎＡｓ層５２，５４に対する酸化条件と、下部クラッド層４３、光導波層４４、および上部クラッド層４５の製造方法とについては、第１の実施形態と同様であるので、説明を省略する。
【００６４】
この第２の実施形態においては、被酸化層としてのＡｌＩｎＡｓ層を、ＩｎＰ層によって挟んだ状態に複数層、具体的には２層設けている。これにより、ｎ型ＩｎＰ層５３、第１低熱伝導層５２ａおよび第２低熱伝導層５４ａを低熱伝導層として機能させることができる。すなわち、低熱伝導層は、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz酸化層を少なくとも１層有して構成すれば良い。そのため、ＡｌＩｎＡｓ層のように、酸化する際に許容される膜厚に制限がある場合であっても、膜厚が大きい低熱伝導層と同様の機能が得られる。さらに、低熱伝導層として所望される断熱効率を確保するために、３層以上の所定層数のＡｌＩｎＡｓ酸化層をそれぞれ、ＩｎＰ層などの他の半導体層を介して設けて低熱伝導層を構成することも可能である。
【００６５】
なお、第２の実施形態においては、ｎ型ＡｌＩｎＡｓ層５２，５４を挟む他の半導体層をｎ型ＩｎＰ層５１，５３およびｎ型ＩｎＰ層からなる下部クラッド層４３としているが、他の半導体層としてｎ型ＩｎＰ層以外の半導体層を用いることも可能である。他の半導体層としては、ｎ型ＩｎＰ基板４１に略格子整合するとともに、ＡｌＩｎＡｓ層の酸化速度に対して酸化速度の選択比が可能な限り大きく、かつ光導波層４４を透過する光の波長に対して透明なバンドギャップを有する材料から構成するのが望ましい。具体的に、他の半導体層は、たとえば、ＧａＩｎＡｓＰ層、ＧａＩｎＡｓ層、ＡｌＧａＩｎＡｓ層、またはＡｌＧａＩｎＡｓＰ層、または、これらの多層膜を用いることが可能である。
【００６６】
この第２の実施形態によれば、ＡｌＩｎＡｓ酸化層を多層膜構造にして低熱伝導層を構成していることにより、マイクロヒータ２５によって加熱された熱のｎ型ＩｎＰ基板４１側への熱伝導が抑制される。これにより、ハイメサ導波路構造体５０からｎ型ＩｎＰ基板４１への熱の流出を抑制でき、マイクロヒータ２５で加熱した熱をより効率的に導波路に閉じ込めることができる。したがって、より少ない電力投入量で屈折率を変化させて、導波する光の波長を大きく変化させることができるので、たとえば波長可変レーザなどの半導体光素子において低消費電力化を実現できる。
【００６７】
（第３の実施形態）
次に、本発明の第３の実施形態による半導体光素子としての、集積型半導体レーザ素子について説明する。図６は、第３の実施形態による集積型半導体レーザ素子２００の平面図である。集積型半導体レーザ素子２００は、アクティブ領域に設けられたアクティブ素子と、パッシブ領域に設けられたパッシブ素子とがモノリシックに集積された半導体光素子である。
【００６８】
図６に示すように、第３の実施形態による集積型半導体レーザ素子２００は、複数のアクティブ素子としてのＤＦＢ（Distributed  Feedback）型レーザのレーザストライプ２１０−１〜２１０−ｎ（ｎは２以上の整数）と、パッシブ素子としての複数の光導波路２２０−１〜２２０−ｎと、パッシブ素子としての多モード干渉型（Multi-Mode  Interferometer：ＭＭＩ）光合流器２３０と、半導体光増幅器（ＳＯＡ：Semiconductor  Optical  Amplifier）２４０とを１つの半導体基板上に集積した構造を有する。
【００６９】
レーザストライプ２１０−１〜２１０−ｎは、各々活性層が幅２μｍで長さ６００μｍのストライプ状の埋め込み型ハイメサ導波路構造を有する端面発光型ＤＦＢ型レーザである。レーザストライプ２１０−１〜２１０−ｎは、集積型半導体レーザ素子２００の一端において幅方向Ｗにたとえば２５μｍピッチで形成されている。レーザストライプ２１０−１〜２１０−ｎは、各レーザストライプに備えられた回折格子の間隔を互いに異ならせることにより、出力光の波長が１５３０ｎｍ〜１５７０ｎｍの範囲で相違するように構成されている。また、レーザストライプ２１０−１〜２１０−ｎのレーザ発振波長は、集積型半導体レーザ素子２００の設定温度を変化させることにより調整することができる。すなわち、集積型半導体レーザ素子２００は、駆動するレーザストライプ２１０−１〜２１０−ｎの切り替えと温度制御により、広い波長可変範囲を実現している。
【００７０】
ＭＭＩ光合流器２３０は集積型半導体レーザ素子２００の中央部付近に形成されている。また、光導波路２２０−１〜２２０−ｎはレーザストライプ２１０−１〜２１０−ｎとＭＭＩ光合流器２３０との間に形成されており、レーザストライプ２１０−１〜２１０−ｎとＭＭＩ光合流器２３０とを光学的に接続する。半導体光増幅器２４０は、集積型半導体レーザ素子２００のレーザストライプ２１０−１〜２１０−ｎとは反対側の一端側に形成されている。
【００７１】
次に、この集積型半導体レーザ素子２００の動作を説明する。まず、レーザストライプ２１０−１〜２１０−ｎの中から選択した１つのレーザストライプを駆動する。次に、複数の光導波路２２０−１〜２２０−ｎのうちの駆動するレーザストライプ２１０−１〜２１０−ｎのいずれかと光学的に接続している光導波路２２０−１〜２２０−ｎのいずれかは、駆動するレーザストライプからの出力光を導波する。ＭＭＩ光合流器２３０は、光導波路２２０−１〜２２０−ｎを導波した光を通過させて出力ポートから出力する。半導体光増幅器２４０は、ＭＭＩ光合流器２３０から出力した光を増幅して出力端から出力する。この半導体光増幅器２４０は、駆動するレーザストライプ２１０−１〜２１０−ｎからの出力光のＭＭＩ光合流器２３０による光の損失を補い、出力端から所望の強度の光出力を得るために用いられる。
【００７２】
図７は、図６におけるレーザストライプのＶＩＩ−ＶＩＩ線に沿った断面図である。図７に示すように、レーザストライプ２１０は、埋め込み型ＤＦＢレーザ部２６０を有する。埋め込み型ＤＦＢレーザ部２６０の基部Ｂは、裏面にｎ側電極２７０が設けられたｎ型ＩｎＰ基板２５０の主面上に、ｎ型ＡｌＩｎＡｓ層２５１およびｎ型ＡｌＩｎＡｓ層２５１が酸化された領域からなる低熱伝導層２５１ａと、ｎ型ＩｎＰ層２５２とが順次積層されて構成されている。ｎ型ＩｎＰ層２５２の上層には、回折格子装荷型利得部２５３ａが設けられている。回折格子装荷型利得部２５３ａは、活性層２５３ａａと、活性層２５３ａａの近傍かつ直上に活性層２５３ａａに沿って設けられたλ／４シフト付回折格子からなる回折格子層２５３ａｂとを有する。
【００７３】
活性層２５３ａａは、交互に積層された複数の井戸層と複数のバリア層を含んで構成された多重量子井戸構造と、多重量子井戸構造を上下から挟んだ下部および上部光閉じ込め層とを有し、電流注入によって発光する。活性層２５３ａａの多重量子井戸構造を構成する井戸層およびバリア層は、各々組成が異なるＩｎＧａＡｓＰからなる。活性層２５３ａａからの発光波長は、この第３の実施形態においては１．５５μｍ帯である。下部および上部光閉じ込め層は、ＩｎＧａＡｓＰからなる。下部および上部光閉じ込め層のバンドギャップ波長は、活性層２５３ａａのバンドギャップ波長より短い波長に設定されている。回折格子層２５３ａｂは、ストライプの方向（紙面垂直方向）に沿ってｐ型ＩｎＧａＡｓＰ層にλ／４シフト付回折格子が形成され、回折格子の溝はｐ型ＩｎＰで埋め込まれた構成を有する。回折格子層２５３ａｂのｐ型ＩｎＧａＡｓＰ層のバンドギャップ波長は活性層２５３ａａのバンドギャップ波長より短いことが好ましく、たとえば１．２μｍである。
【００７４】
回折格子装荷型利得部２５３ａが含まれる部分の半導体積層部２５４は、たとえば以下のような構成を有する。半導体積層部２５４は、基部Ｂを構成するｎ型ＩｎＰ基板２５０上のｎ型ＩｎＰ層２５２上に、ｎ型ＩｎＰからなり下部クラッド層の機能を有するｎ型半導体層２５４ａを有している。ｎ型半導体層２５４ａ上に活性層２５３ａａが積層されている。さらに活性層２５３ａａ上には、ｐ型ＩｎＰからなるスペーサ層２５４ｂが積層されている。スペーサ層２５４ｂ上には回折格子層２５３ａｂが積層されている。活性層２５３ａａ、スペーサ層２５４ｂおよび回折格子層２５３ａｂは、エッチングなどによって、１．５５μｍ帯の光をシングルモードで光導波するのに適した幅（例えば１．８μｍ）にされたストライプメサ構造とされている。ストライプメサ構造の両脇（紙面左右方向）は、ｐ型ＩｎＰ埋め込み層２５４ｃおよびｎ型ＩｎＰ電流ブロッキング層２５４ｄからなる電流ブロッキング構造を有した埋込み構造となっている。さらに、回折格子層２５３ａｂおよび埋込構造の上には、ｐ型半導体層２５４ｅが積層されている。ｐ型半導体層２５４ｅは、ｐ型ＩｎＰからなるクラッド層２５４ｅａと、クラッド層２５４ｅａ上に積層したｐ型ＩｎＧａＡｓからなり半導体積層部２５４の最上層を形成するコンタクト層２５４ｅｂとから構成される。ｐ型半導体層２５４ｅは、少なくとも活性層２５３ａａの直上からその両脇の埋め込み構造の一部にわたって設けられている。半導体積層部２５４には半導体積層部２５４を覆うようにＳｉＮ保護膜２５８が形成されている。ｐ側電極２５５はＴｉ／Ｐｔ／Ａｕから構成され、コンタクト層２５４ｅｂ上に形成されて、ＳｉＮ保護膜２５８の開口部２５８ａを介してコンタクト層２５４ｅｂとオーミック接触している。以上の構成により、ｎ側電極２７０およびｐ側電極２５５から活性層２５３ａａへの電流注入が可能になっている。さらに、マイクロヒータ２５７は、ｐ側電極２５５とマイクロヒータ２５７とを絶縁するために半導体積層部２５４に設けられたＳｉＮ保護膜２５９上に、ｐ側電極２５５に沿うように配置されている。
【００７５】
この第３の実施形態によれば、アクティブ素子とパッシブ素子とをモノリシックに集積させた集積型半導体レーザ素子２００において、ｎ型ＩｎＰ基板２５０上にｎ型ＡｌＩｎＡｓ層２５１が酸化された領域からなる低熱伝導層２５１ａが設けられていることにより、第１の実施形態と同様の効果を得ることができる。なお、第３の実施形態による集積型半導体レーザ素子２００に、第２の実施形態による複数層の低熱伝導層の構成を適用することも可能である。
【００７６】
（第４の実施形態）
次に、本発明を適用可能な第４の実施形態による集積型半導体光素子について説明する。図８は、第４の実施形態による集積型半導体光素子である波長可変レーザ素子を示す断面図である。
【００７７】
図８に示すように、第４の実施形態による波長可変レーザ素子である集積型半導体レーザ素子３００においては、バックミラーとしてのＤＢＲ（Distributed  Bragg  Reflector）ミラーである第１サンプルドグレーティング導波路部３０１、位相調整導波路部３０２、利得導波路部３０３、フロントミラーとしてのＤＢＲミラーである第２サンプルドグレーティング導波路部３０４、および半導体光増幅器（ＳＯＡ）３０５から構成されている。
【００７８】
集積型半導体レーザ素子３００において、パッシブ素子としての、第１サンプルドグレーティング導波路部３０１、位相調整導波路部３０２、および第２サンプルドグレーティング導波路部３０４により、パッシブ領域が構成される。第１サンプルドグレーティング導波路部３０１、位相調整導波路部３０２、および第２サンプルドグレーティング導波路部３０４は、ハイメサ構造を有する。また、アクティブ素子としての利得導波路部３０３およびＳＯＡ３０５により、アクティブ領域が構成される。利得導波路部３０３およびＳＯＡ３０５は、埋込構造を有する。
【００７９】
集積型半導体レーザ素子３００は、ｎ型ＩｎＰ基板３１０の主面上に、ｎ型ＡｌＩｎＡｓ層３２０、下部クラッド層３３０、コア層３４０、上部クラッド層３５０が順次積層されている。上部クラッド層３５０の上面には、アクティブ領域に選択的に、ＩｎＧａＡｓコンタクト層（図示せず）を介してｐ側電極３６１が設けられているとともに、パッシブ領域に選択的にマイクロヒータ３６２が設けられている。ｎ型ＩｎＰ基板３１０の裏面には、ｎ側電極３７０が設けられている。ｎ型ＩｎＰ基板３１０、ｎ型ＡｌＩｎＡｓ層３２０、下部クラッド層３３０、コア層３４０、および上部クラッド層３５０の積層体におけるレーザ光の出射端面には、無反射膜３８０が設けられている。ここで、ｎ型ＡｌＩｎＡｓ層３２０の膜厚は、第１の実施形態と同様にして決定され、あらかじめ酸化実験により得られた最適膜厚に対して、０．５倍以上１．５倍未満、好適には１．３倍以下の膜厚に設定される。この第４の実施形態においてｎ型ＡｌＩｎＡｓ層３２０の膜厚はたとえば１００ｎｍである。
【００８０】
パッシブ領域における位相調整導波路部３０２は、ｎ型ＩｎＰ基板３１０の主面上に、低熱伝導層３２１、下部クラッド層３３０、導波路コア層３４３、上部クラッド層３５０、およびマイクロヒータ３６２が順次積層されている。ｎ型ＩｎＰ基板３１０は、裏面にｎ側電極３７０が設けられている。低熱伝導層３２１は、酸化されたｎ型ＡｌＩｎＡｓ層３２０からなる。低熱伝導層３２１は、位相調整導波路部３０２における少なくとも一部または全体の下層に設けられている。下部クラッド層３３０はｎ型半導体層としてのｎ型ＩｎＰ層からなり、上部クラッド層３５０はｐ型半導体層としてのｐ型ＩｎＰ層からなる。導波路コア層３４３は、バンドギャップ波長がたとえば１．３μｍに調整されたＧａＩｎＡｓＰ層からなる。
【００８１】
パッシブ領域の第１サンプルドグレーティング導波路部３０１および第２サンプルドグレーティング導波路部３０４は、ｎ型ＩｎＰ基板３１０の主面上に、低熱伝導層３２１、下部クラッド層３３０、グレーティング層３４２、上部クラッド層３５０、およびマイクロヒータ３６２が順次積層されている。裏面にｎ側電極３７０が設けられたｎ型ＩｎＰ基板３１０は、位相調整導波路部３０２と共有されている。低熱伝導層３２１は、酸化されたｎ型ＡｌＩｎＡｓ層３２０からなる。低熱伝導層３２１は、第１サンプルドグレーティング導波路部３０１および第２サンプルドグレーティング導波路部３０４における少なくとも一部または全体の下層に設けられている。下部クラッド層３３０は、ｎ型半導体層としてのｎ型ＩｎＰ層からなる。上部クラッド層３５０は、ｐ型半導体層としてのｐ型ＩｎＰ層からなる。グレーティング層３４２は、短周期のグレーティングが形成されたグレーティング領域が所定の周期で配置されたＧａＩｎＡｓＰ層からなる。
【００８２】
アクティブ領域における利得導波路部３０３およびＳＯＡ３０５は、ｎ型ＩｎＰ基板３１０の主面上に、ｎ型ＡｌＩｎＡｓ層３２０、下部クラッド層３３０、活性層３４１、上部クラッド層３５０、およびＩｎＧａＡｓコンタクト層（図示せず）を介したｐ側電極３６１が、順次積層されて構成されている。ｎ型ＩｎＰ基板３１０、下部クラッド層３３０、および上部クラッド層３５０は、第１サンプルドグレーティング導波路部３０１、位相調整導波路部３０２、および第２サンプルドグレーティング導波路部３０４と共有されている。ｎ型ＡｌＩｎＡｓ層３２０は低熱伝導層３２１の酸化されていない被酸化領域である。活性層３４１は、多重量子井戸（ＭＱＷ）構造を有するＧａＩｎＡｓＰ層からなる。
【００８３】
集積型半導体レーザ素子３００においては、積層方向に沿ったマイクロヒータ３６２とｎ型ＩｎＰ基板３１０との間に、ｎ型ＡｌＩｎＡｓ層３２０が酸化された低熱伝導層３２１が設けられていることにより、第１の実施形態と同様の効果を得ることができる。また、第４の実施形態による集積型半導体レーザ素子３００におけるパッシブ領域において、第２の実施形態による複数層の低熱伝導層の構成を適用することも可能である。
【００８４】
また、図８に示す集積型半導体レーザ素子３００のように、同一基板上にアクティブ機能を有するアクティブ素子と、パッシブ機能を有するパッシブ素子（導波路）とをモノリシックに集積する場合がある。この場合、図８に示すように、アクティブ素子の下地となるエピタキシャル層とパッシブ素子の下地となるエピタキシャル層とが共有されることが多い。アクティブ素子の下方の領域には、被酸化領域であるＡｌＩｎＡｓ層の一部が、ＩｎＰ層やＩｎＰ基板などの他の組成を有する半導体層（以下、他の半導体層）によって挟まれた状態で設けられる。他の半導体層と酸化されていないＡｌＩｎＡｓ層との界面には、バンドギャップの不連続に起因するヘテロ接合のスパイクが生じる。このスパイクは、ＡｌＩｎＡｓ層がｎ型に形成された場合、すなわちＡｌＩｎＡｓ層が他のｎ型半導体層に挟まれた場合、多数キャリアである電子の移動の障害になる。また、スパイクは、ＡｌＩｎＡｓ層がｐ型に形成された場合、すなわちＡｌＩｎＡｓ層が他のｐ型半導体層に挟まれた場合、多数キャリアであるホールの移動の障害になる。このような障害によって、アクティブ素子とパッシブ素子とを同一基板上に形成したモノリシック集積素子において、アクティブ素子における動作電圧の上昇を招く可能性が生じる。
【００８５】
そこで、本発明者は、図８に示すような、アクティブ素子とパッシブ素子とを同一基板上にモノリシック集積した半導体光素子に、ＡｌＩｎＡｓ層が他の半導体層によって挟まれた構造を採用する場合について、さらに検討を行った。そして、本発明者は、他の半導体層とＡｌＩｎＡｓ層との界面に、バンドギャップが他の半導体層のバンドギャップとＡｌＧａＡｓのバンドギャップとの間である半導体層を設ける方法を想起した。これにより、他の半導体層とＡｌＩｎＡｓ層との界面に生じるスパイクを緩和させることができるので、アクティブ素子の動作電圧の上昇を抑制できる。
【００８６】
図９は、図８の破線丸囲み部分を拡大した断面図である。図９に示すように、第２半導体層や別の半導体層としてのｎ型ＩｎＰ層からなる下部クラッド層３３０とｎ型ＡｌＩｎＡｓ層３２０との間にバンドギャップ中間層３２０ａが設けられている。また、第２半導体層や別の半導体層としてのｎ型ＩｎＰ層であるｎ型ＩｎＰ基板３１０とｎ型ＡｌＩｎＡｓ層３２０との間にバンドギャップ中間層３２０ｂが設けられている。バンドギャップ中間層３２０ａ，３２０ｂは、ＩｎＰのバンドギャップとＡｌＩｎＡｓのバンドギャップとの間のバンドギャップを有する。この第４の実施形態のように、バンドギャップ中間層３２０ａ，３２０ｂがｎ型半導体から形成されてｎ側に設けられる場合、ヘテロ接合の伝導帯側のスパイクを抑制するために、バンドギャップ中間層３２０ａ，３２０ｂは、バンドギャップ波長が０．９５〜１．１０μｍのｎ型ＡｌＧａＩｎＡｓ層から構成するのが望ましい。一方、バンドギャップ中間層３２０ａ，３２０ｂが、ｐ型半導体から形成されてｐ側に形成される場合、ヘテロ接合の価電子帯側のスパイクを抑制するために、バンドギャップ中間層３２０ａ，３２０ｂは、バンドギャップ波長が０．８５〜１．０５μｍのｐ型ＧａＩｎＡｓＰ層から構成するのが望ましい。なお、バンドギャップ中間層３２０ａ，３２０ｂは、組成が異なる複数のステップ状の半導体層や組成がグラジュアルに変化するグレーデッド層から構成することも可能である。
【００８７】
以上の構成を有する半導体積層体は、次のように製造する。すなわち、まず、ｎ型ＩｎＰ基板３１０上に、たとえばＭＯＣＶＤ法により、ｎ型ＡｌＧａＩｎＡｓ層からなるバンドギャップ中間層３２０ｂを形成する。続いて、ＭＯＣＶＤ法により、バンドギャップ中間層３２０ｂ上に、ｎ型ＡｌＩｎＡｓ層３２０を形成する。その後、ＭＯＣＶＤ法により、ｎ型ＡｌＩｎＡｓ層３２０上にｎ型ＡｌＧａＩｎＡｓ層からなるバンドギャップ中間層３２０ａおよび下部クラッド層３３０を順次形成する。その後、第１の実施形態と同様の方法によって、ハイメサ形状の半導体積層体を形成してｎ型ＡｌＩｎＡｓ層３２０の一端部を露出させた後、ｎ型ＡｌＩｎＡｓ層３２０の面方向に沿って、パッシブ領域におけるｎ型ＡｌＩｎＡｓ層３２０を酸化して、低熱伝導層３２１を形成する。なお、バンドギャップ中間層３２０ａ，３２０ｂの材料および組成は、上述したように被酸化層としての酸化されていないＡｌＩｎＡｓ層がｎ型半導体層に挟まれているか、ｐ型半導体層に挟まれているかのいずれかに応じて決定される。
【００８８】
以上により、ＡｌＩｎＡｓ層（ｎ型ＡｌＩｎＡｓ層３２０）が、ＩｎＰ層（ｎ型ＩｎＰ基板３１０、下部クラッド層３３０）に挟まれた構造において、ＡｌＩｎＡｓ層とＩｎＰ層との界面に、ＡｌＩｎＡｓのバンドギャップとＩｎＰのバンドギャップとの間のバンドギャップを有するバンドギャップ中間層が設けられる。これにより、ＡｌＩｎＡｓ層とＩｎＰ層との界面に発生するバンドギャップの不連続に起因したヘテロ接合のスパイクを緩和できる。したがって、アクティブ素子とパッシブ素子とをモノリシックに集積した半導体光素子において、下地層となるエピタキシャル層をアクティブ素子とパッシブ素子とによって共有しても、スパイクの緩和によってアクティブ素子の動作電圧の上昇を抑制できる。
【００８９】
第４の実施形態によるバンドギャップ中間層３２０ａ，３２０ｂは、少なくとも多数キャリアの移動方向に沿った上流側の一方にのみ設けた場合であっても上述したスパイクを緩和することができるので、同様の効果を得ることができる。この場合、バンドギャップ中間層は、多数キャリアの移動方向に沿って、被酸化層として酸化されていないｎ型ＡｌＩｎＡｓ層３２０に対して上流側、すなわちバンドギャップ中間層３２０ｂの位置に設けるのがより望ましい。これによって、ｎ型ＩｎＰ基板３１０とｎ型ＡｌＩｎＡｓ層３２０との間において、ヘテロ接合のスパイクの段差を緩やかにできるので、多数キャリアの移動の障害を緩和することができる。
【００９０】
また、第４の実施形態においては、被酸化層としてのｎ型ＡｌＩｎＡｓ層３２０と、下部クラッド層３３０およびｎ型ＩｎＰ基板３１０との両界面にそれぞれ、バンドギャップ中間層３２０ａ，３２０ｂを設けている。これによって、一方の界面にのみバンドギャップ中間層を設けた場合と異なり、酸化されるｎ型ＡｌＩｎＡｓ層３２０が同一の半導体層に挟まれる状態になるため、ｎ型ＡｌＩｎＡｓ層３２０を酸化した後のＡｌＩｎＡｓ酸化層の非対称性を緩和することができる。
【００９１】
なお、第４の実施形態によるバンドギャップ中間層３２０ａ，３２０ｂは、アクティブ素子とパッシブ素子とを同一基板上にモノリシックに集積させた半導体光素子に適用することができ、第４の実施形態と同様の効果を得ることができる。具体的には、第１の実施形態による波長可変レーザ素子１、および第３の実施形態による集積型半導体レーザ素子２００においても、バンドギャップ中間層３２０ａ，３２０ｂを適用することによって、同様の効果を得ることができる。
【００９２】
以上、本発明の実施形態について具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。たとえば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いても良い。
【００９３】
また、上述した実施形態においては、ｎ型ＡｌＩｎＡｓ層４２を単一の組成のＡｌＩｎＡｓから構成しているが、必ずしも単一の組成でなくても良い。具体的には、Ａｌ1-x-yＧａxＩｎyＡｓ1-zＰz層とＡｌ1-p-qＧａpＩｎqＡｓ1-rＰr層（０≦ｘ＋ｙ＜１、０≦ｐ＋ｑ＜１、ｘ≠ｐ、ｙ≠ｑ、ｚ≠ｒ）とを交互に積層させた、いわゆる歪み補償の構造にしても良い。
【符号の説明】
【００９４】
１  波長可変レーザ素子
１０  第１の導波路部
１１  導波路部
１１ａ  回折格子装荷型利得部
１１ａａ，２５３ａａ  活性コア層
１１ａｂ，２５３ａｂ  回折格子層
１１ｂ  位相調整部
１２  半導体積層部
１３，２５５，３６１  ｐ側電極
１４，１５，２５，２５７，３６２  マイクロヒータ
２０  第２の導波路部
２１ａ  多モード干渉導波路
２２，２３  アーム部
２４  リング状導波路
３０，２７０，３７０  ｎ側電極
４１，２５０，３１０  ｎ型ＩｎＰ基板
４２，５２，５４，６１，２５１，３２０  ｎ型ＡｌＩｎＡｓ層
４２ａ，６１ａ，２５１ａ，３２１  低熱伝導層
４３，３３０  下部クラッド層
４４  光導波層
４５，３５０  上部クラッド層
４６  誘電体層
４８  樹脂層
４９  引き出し配線
５０  ハイメサ導波路構造体
５１，５３，２５２  ｎ型ＩｎＰ層
５２ａ  第１低熱伝導層
５４ａ  第２低熱伝導層
２００  集積型半導体レーザ素子
２４０  半導体光増幅器
２５３ａ  回折格子装荷型利得部
２５４  半導体積層部
２５４ａ  ｎ型半導体層
２５４ｂ，２５４ｅａ  スペーサ層
２５４ｃ  ｐ型ＩｎＰ埋め込み層
２５４ｄ  ｎ型ＩｎＰ電流ブロッキング層
２５４ｅ  ｐ型半導体層
２５４ｅｂ  コンタクト層
２５８，２５９  ＳｉＮ保護膜
２５８ａ  開口部
２６０  導波路部
３００  集積型半導体レーザ素子
３０１  第１サンプルドグレーティング導波路部
３０２  位相調整導波路部
３０３  利得導波路部
３０４  第２サンプルドグレーティング導波路部
３２０ａ，３２０ｂ  バンドギャップ中間層
３４０  コア層
３４１  活性層
３４２  グレーティング層
３４３  導波路コア層
３８０  無反射膜
Ｃ１  レーザ共振器
Ｌ１  レーザ光
Ｍ１  反射ミラー
ＲＦ１  リング共振型フィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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