(57)【特許請求の範囲】
【請求項１】
入力されるＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の論理和から論理和フラグを生成するＯＲ回路と、
前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から否定論理積フラグを生成するＮＡＮＤ回路と、
前記最上位ビットと、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方とに基づいて、カウンタ値をカウントアップし、前記カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグを出力するカウンタと
を備えることを特徴とするＤＣ検出回路。
【請求項２】
前記最上位ビットに基づいて、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方を選択してＤＣフラグとして出力するセレクタをさらに備え、
前記カウンタは、前記最上位ビットおよび前記ＤＣフラグに基づいて前記カウンタ値をカウントアップすることを特徴とする請求項１に記載のＤＣ検出回路。
【請求項３】
前記ＰＣＭデータを保持するレジスタをさらに備え、
前記ＯＲ回路および前記ＮＡＮＤ回路は、前記レジスタが保持する前記ＰＣＭデータを入力することを特徴とする請求項１に記載のＤＣ検出回路。
【請求項４】
前記カウンタは、前記ＤＣフラグが論理値「１」であり且つ前記カウンタ値が前記所定の設定値未満であれば前記カウンタ値をカウントアップし、前記ＤＣフラグが論理値「１」であり且つ前記カウンタ値が前記所定の設定値以上であれば前記カウンタ値をホールドし、前記ＤＣフラグが論理値「０」であるかもしくは前記最上位ビットの値が変化した場合に前記カウンタ値をクリアすることを特徴とする請求項２に記載のＤＣ検出回路。
【請求項５】
入力されるＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の論理和から論理和フラグを生成するＯＲ回路と、前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から否定論理積フラグを生成するＮＡＮＤ回路と、前記最上位ビットと、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方とに基づいて、カウンタ値をカウントアップし、前記カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグを出力するカウンタとを備えるＤＣ検出回路と、
前記ＤＣ検出回路から出力される前記ＤＣ検出フラグを受けて、ＤＣデータによる過電流や過温度から負荷を保護する機能を実行し、負荷保護フラグを出力するエラー制御回路と
を備えることを特徴とする半導体装置。
【請求項６】
前記ＤＣ検出回路は、前記最上位ビットに基づいて、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方を選択してＤＣフラグとして出力するセレクタをさらに備え、
前記カウンタは、前記最上位ビットおよび前記ＤＣフラグに基づいて前記カウンタ値をカウントアップすることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＤＣ検出回路は、前記ＰＣＭデータを保持するレジスタをさらに備え、
前記ＯＲ回路および前記ＮＡＮＤ回路は、前記レジスタが保持する前記ＰＣＭデータを入力することを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記カウンタは、前記ＤＣフラグが論理値「１」であり且つ前記カウンタ値が前記所定の設定値未満であれば前記カウンタ値をカウントアップし、前記ＤＣフラグが論理値「１」であり且つ前記カウンタ値が前記所定の設定値以上であれば前記カウンタ値をホールドし、前記ＤＣフラグが論理値「０」であるかもしくは前記最上位ビットの値が変化した場合に前記カウンタ値をクリアすることを特徴とする請求項６に記載の半導体装置。
【請求項９】
ＰＣＭデータが入力されるディジタルシグナルプロセッサと、前記ディジタルシグナルプロセッサに接続されたオーバーサンプリングフィルタと、前記オーバーサンプリングフィルタに接続されたディジタル／アナログ変換器と、前記ディジタル／アナログ変換器に接続されたコンパレータと、前記コンパレータに接続されたドライバ出力段と、前記ドライバ出力段に接続されたスピーカとを備える音声信号出力装置であって、
前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の論理和から論理和フラグを生成するＯＲ回路と、前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から否定論理積フラグを生成するＮＡＮＤ回路と、前記最上位ビットと、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方とに基づいて、カウンタ値をカウントアップし、前記カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグを出力するカウンタとを備えるＤＣ検出回路と、
前記ＤＣ検出回路から出力される前記ＤＣ検出フラグを受けて、ＤＣデータによる過電流や過温度から負荷を保護する機能を実行し、負荷保護フラグを前記ドライバ出力段に出力するエラー制御回路と
を備えることを特徴とする音声信号出力装置。
【請求項１０】
前記ＤＣ検出回路は、前記最上位ビットに基づいて、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方を選択してＤＣフラグとして出力するセレクタをさらに備え、
前記カウンタは、前記最上位ビットおよび前記ＤＣフラグに基づいて前記カウンタ値をカウントアップすることを特徴とする請求項９に記載の音声信号出力装置。
【請求項１１】
前記ＤＣ検出回路は、前記ＰＣＭデータを保持するレジスタをさらに備え、
前記ＯＲ回路および前記ＮＡＮＤ回路は、前記レジスタが保持する前記ＰＣＭデータを入力することを特徴とする請求項９に記載の音声信号出力装置。
【請求項１２】
前記カウンタは、前記ＤＣフラグが論理値「１」であり且つ前記カウンタ値が前記所定の設定値未満であれば前記カウンタ値をカウントアップし、前記ＤＣフラグが論理値「１」であり且つ前記カウンタ値が前記所定の設定値以上であれば前記カウンタ値をホールドし、前記ＤＣフラグが論理値「０」であるかもしくは前記最上位ビットの値が変化した場合に前記カウンタ値をクリアすることを特徴とする請求項１０に記載の音声信号出力装置。
【請求項１３】
前記ＤＣ検出回路と前記エラー制御回路は、それぞれ単体の半導体装置として構成されることを特徴とする請求項９に記載の音声信号出力装置。
【請求項１４】
前記ＤＣ検出回路と前記エラー制御回路は、ともに一体化された半導体装置として構成されることを特徴とする請求項９に記載の音声信号出力装置。
【請求項１５】
前記ＤＣ検出回路と前記エラー制御回路は、前記ディジタルシグナルプロセッサ、前記オーバーサンプリングフィルタ、前記ディジタル／アナログ変換器、前記コンパレータとともに一体化された半導体装置として構成されることを特徴とする請求項９に記載の音声信号出力装置。
【請求項１６】
入力されるＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の論理和から、ＯＲ回路が論理和フラグを生成するステップと、
前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から、ＮＡＮＤ回路が否定論理積フラグを生成するステップと、
カウンタが、前記最上位ビットと、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方とに基づいて、カウンタ値をカウントアップし、前記カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグを出力するステップと
を有することを特徴とするＤＣ検出回路の動作方法。
【請求項１７】
セレクタが、前記最上位ビットに基づいて、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方を選択してＤＣフラグとして出力するステップをさらに有し、
前記カウンタは、前記最上位ビットおよび前記ＤＣフラグに基づいて前記カウンタ値をカウントアップすることを特徴とする請求項１６に記載のＤＣ検出回路の動作方法。
【請求項１８】
レジスタが前記ＰＣＭデータを保持するステップをさらに有し、
前記ＯＲ回路および前記ＮＡＮＤ回路は、前記レジスタが保持する前記ＰＣＭデータを入力することを特徴とする請求項１６に記載のＤＣ検出回路の動作方法。
【請求項１９】
前記カウンタは、前記ＤＣフラグが論理値「１」であり且つ前記カウンタ値が前記所定の設定値未満であれば前記カウンタ値をカウントアップし、前記ＤＣフラグが論理値「１」であり且つ前記カウンタ値が前記所定の設定値以上であれば前記カウンタ値をホールドし、前記ＤＣフラグが論理値「０」であるかもしくは前記最上位ビットの値が変化した場合に前記カウンタ値をクリアすることを特徴とする請求項１７に記載のＤＣ検出回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、ＤＣ検出回路およびその動作方法、半導体装置、および音声信号出力装置に関する。
【背景技術】
【０００２】
自動車に搭載されるあらゆる部品のための安全機能（例えば、フェールセーフ、異常検出、安全停止などの機能）の規格が見直されつつある。特に、車載用の機器の多くは、電気的／電子的に制御されており、高性能化・高機能化だけでなく、安全性の確保も重要なニーズとなっている。それは、例えば車載用のオーディオ・ビデオ機器においても例外ではない。
【０００３】
安全な車載用機器の開発手法や管理方式等を体系的にまとめた国際基準規格ＩＳＯ２６２６２が策定されている（例えば、非特許文献１参照。）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】"ISO 26262-1:2011"、［online］、2011-11-15、International Organization for Standardization、［平成２８年２月１７日検索］、インターネット＜URL：https://www.iso.org/obp/ui/#iso:std:iso:26262:-1:ed-1:v1:en＞
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば車載用オーディオ装置などのオーディオ機器に入力されるＰＣＭデータにＤＣ（直流）データが含まれていると、スピーカに定電流が流れ続けるため、スピーカが発熱し、劣化したり破損したりする可能性がある。
【０００６】
本実施の形態は、入力されたＰＣＭデータにＤＣデータが含まれているか否かを検出して、ＤＣデータによるスピーカ等の劣化や破損を未然に防ぐことで、安全性を確保することができるＤＣ検出回路およびその動作方法、半導体装置、および音声信号出力装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態の一態様によれば、入力されるＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の論理和から論理和フラグを生成するＯＲ回路と、前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から否定論理積フラグを生成するＮＡＮＤ回路と、前記最上位ビットと、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方とに基づいて、カウンタ値をカウントアップし、前記カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグを出力するカウンタとを備えるＤＣ検出回路が提供される。
【０００８】
本実施形態の他の態様によれば、入力されるＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の論理和から論理和フラグを生成するＯＲ回路と、前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から否定論理積フラグを生成するＮＡＮＤ回路と、前記最上位ビットと、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方とに基づいて、カウンタ値をカウントアップし、前記カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグを出力するカウンタとを備えるＤＣ検出回路と、前記ＤＣ検出回路から出力される前記ＤＣ検出フラグを受けて、ＤＣデータによる過電流や過温度から負荷を保護する機能を実行し、負荷保護フラグを出力するエラー制御回路とを備える半導体装置が提供される。
【０００９】
本実施形態の他の態様によれば、ＰＣＭデータが入力されるディジタルシグナルプロセッサと、前記ディジタルシグナルプロセッサに接続されたオーバーサンプリングフィルタと、前記オーバーサンプリングフィルタに接続されたディジタル／アナログ変換器と、前記ディジタル／アナログ変換器に接続されたコンパレータと、前記コンパレータに接続されたドライバ出力段と、前記ドライバ出力段に接続されたスピーカとを備える音声信号出力装置であって、前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の論理和から論理和フラグを生成するＯＲ回路と、前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から否定論理積フラグを生成するＮＡＮＤ回路と、前記最上位ビットと、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方とに基づいて、カウンタ値をカウントアップし、前記カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグを出力するカウンタとを備えるＤＣ検出回路と、前記ＤＣ検出回路から出力される前記ＤＣ検出フラグを受けて、ＤＣデータによる過電流や過温度から負荷を保護する機能を実行し、負荷保護フラグを前記ドライバ出力段に出力するエラー制御回路とを備える音声信号出力装置が提供される。
【００１０】
本実施形態の他の態様によれば、入力されるＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の論理和から、ＯＲ回路が論理和フラグを生成するステップと、前記ＰＣＭデータの（最上位ビット−１）番目のビットから（最上位ビット−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から、ＮＡＮＤ回路が否定論理積フラグを生成するステップと、カウンタが、前記最上位ビットと、前記論理和フラグと前記否定論理積フラグとのうちのいずれか一方とに基づいて、カウンタ値をカウントアップし、前記カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグを出力するステップとを有するＤＣ検出回路の動作方法が提供される。
【発明の効果】
【００１１】
本実施の形態によれば、入力されたＰＣＭデータにＤＣデータが含まれているか否かを検出して、ＤＣデータによるスピーカ等の劣化や破損を未然に防ぐことで、安全性を確保することができるＤＣ検出回路およびその動作方法、半導体装置、および音声信号出力装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係るＤＣ検出回路およびエラー制御回路を適用した音声信号出力装置の模式的構成図。
【図２】図１に示した音声信号出力装置におけるＤＣ検出回路の内部構成例を示す模式的構成図。
【図３】実施の形態に係るＤＣ検出回路に入力される音声信号の一例を示す模式図。
【図４】実施の形態に係るＤＣ検出回路の内部構成例を示す模式図。
【図５】（ａ）実施の形態に係るＤＣ検出回路に入力される音声信号を例示する模式図、（ｂ）ＤＣ検出回路においてカウントされるカウント値を例示する模式図。
【図６】（ａ）実施の形態に係るＤＣ検出回路におけるセレクタとカウンタの構成例、（ｂ）カウントのタイミング例を示す模式図。
【図７】実施の形態に係るＤＣ検出回路における１０カウント分のタイミング例を示す模式図。
【図８】実施の形態に係るＤＣ検出回路におけるＤＣ検出時間の例を示す模式図。
【図９】実施の形態に係るＤＣ検出回路におけるカウントアップとカウントクリアの例を示す模式図。
【図１０】実施の形態に係るＤＣ検出回路例（Ｘ＝２）を示す模式的内部構成図。
【図１１】実施の形態に係るＤＣ検出回路例（Ｘ＝３）を示す模式的内部構成図。
【図１２】実施の形態に係るＤＣ検出回路を適用した音声信号出力装置の模式的ブロック構成図。
【図１３】実施の形態に係る音声信号出力装置に適用したＤＣ検出回路とエラー制御回路（単体構成例）の模式的構成図。
【図１４】実施の形態に係る音声信号出力装置に適用したＤＣ検出回路とエラー制御回路（一体化構成例１）の模式的構成図。
【図１５】実施の形態に係る音声信号出力装置に適用したＤＣ検出回路とエラー制御回路（一体化構成例２）の模式的構成図。
【図１６】実施の形態に係るＤＣ検出回路の処理動作例を示すフローチャートチャート。
【発明を実施するための形態】
【００１３】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、この実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
［実施の形態］
（ＤＣ検出回路およびエラー制御回路）
図１は、実施の形態に係るＤＣ検出回路１３０およびエラー制御回路１４０を適用した音声信号出力装置の構成を模式的に示す。図２は、図１に示した音声信号出力装置におけるＤＣ検出回路１３０の内部構成例を模式的に示す。
【００１６】
音声信号出力装置は、ＰＣＭデータが入力されるディジタルシグナルプロセッサ（ＤＳＰ）１１０と、ＤＳＰ１１０に接続されたオーバーサンプリングフィルタ（ＯＶＳ）１２０と、ＯＶＳ１２０に接続されたディジタル／アナログ変換器（ＤＡＣ）１５０と、ＤＡＣ１５０に接続されたコンパレータ１６０と、コンパレータ１６０に接続されたパワーＭＯＳ段１８０と、パワーＭＯＳ段１８０に接続されたスピーカ１９０とを備えており、さらに、ＯＶＳ１２０に接続された実施の形態に係るＤＣ検出回路（ＤＣ ＤＥＴ）１３０と、ＤＣ検出回路１３０に接続されたエラー制御回路（ＥＲＲＯＲ ＣＴＲＬ）１４０とを備える。
【００１７】
ＤＳＰ１１０は、Ｉ２Ｓ（Inter-IC Sound：ＩＣ間サウンド）やＬｅｆｔ  ｊｕｓｔｉｆｉｅｄ、Ｒｉｇｈｔ  ｊｕｓｔｉｆｉｅｄ等のフォーマットのＰＣＭデータを受け、例えばゲインコントロールやトーンコントロールなどのオーディオ信号処理を行って、ＯＶＳ１２０に出力する。ＯＶＳ１２０は、ＤＳＰ１１０からのディジタル信号をオーバーサンプリングしてＤＡＣ１５０に出力する。ＤＡＣ１５０は、ディジタル信号をアナログ信号に変換する。コンパレータ１６０は、ＤＡＣ１５０から入力されたアナログ信号を三角波によってパルス幅変調（ＰＷＭ：Pulse Width Modulation）してパワーＭＯＳ段１８０に出力する。パワーＭＯＳ段１８０の出力は、ローパスフィルタ（Ｌ・Ｃ0）を通じてスピーカ１９０に出力される。
【００１８】
ここで、図３に例示されるように入力されるＰＣＭデータにＤＣデータ（ＤＣ値）が含まれていると、スピーカ１９０に定電流が流れ続けるため、スピーカ１９０が発熱し、やがて劣化したり破損したりする可能性がある。
【００１９】
そこで、実施の形態においては、入力されたＰＣＭデータにＤＣデータが含まれているか否かを検出し、ＤＣデータを検出するとＤＣ検出フラグＦＢを出力するＤＣ検出回路１３０と、ＤＣ検出回路１３０から出力されるＤＣ検出フラグＦＢを受けて、ＤＣデータによるスピーカ等の劣化や破損を未然に防ぐための過電流保護機能（ＯＣＰ：Over Current Protection）や過温度保護機能（ＯＴＰ：Over Temperature Protection）を実行して、負荷保護フラグＦＬＡＧ（ＦＢＣ）を出力するエラー制御回路１４０とを備える。
【００２０】
過電流保護機能（ＯＣＰ）は、想定以上の電流から負荷（例えばスピーカ１９０）を保護する機能であり、過大な電流が流れた際に出力を遮断したりする機能である。過温度保護機能（ＯＴＰ）は、想定以上の温度から負荷（例えばスピーカ１９０）を保護する機能であり、何らかの原因で所定の温度を超えた際に出力を遮断したりする機能である。
【００２１】
図４は、実施の形態に係るＤＣ検出回路１３０の内部構成例を模式的に示す。
【００２２】
ＤＣ検出回路１３０は、入力されたＰＣＭデータ（ＯＶＳ１２０からの出力）を保持するレジスタ１３１と、レジスタ１３１に保持されたＰＣＭデータの（ＭＳＢ−１）番目のビットから（ＭＳＢ−Ｘ）番目のビットまでのＸ個のビット値の論理和から論理和フラグ（ＯＲ＿ＦＬＡＧ）を生成する論理和（ＯＲ）回路１３２と、同じく、レジスタ１３１に保持されたＰＣＭデータの（ＭＳＢ−１）番目のビットから（ＭＳＢ−Ｘ）番目のビットまでのＸ個のビット値の否定論理積から否定論理積フラグ（ＮＡＮＤ＿ＦＬＡＧ）を生成する否定論理積（ＮＡＮＤ）回路１３３と、サインビット（符号ビット）となる最上位ビット（ＭＳＢ：Most Significant Bit）に基づいて、論理和フラグ（ＯＲ＿ＦＬＡＧ）と否定論理積フラグ（ＮＡＮＤ＿ＦＬＡＧ）とのうちのいずれか一方を選択してＤＣフラグ（ＤＣ＿ＦＬＡＧ）として出力するセレクタ１３４と、ＭＳＢおよびＤＣフラグ（ＤＣ＿ＦＬＡＧ）に基づいてカウンタ値をカウントアップし、カウンタ値が所定の設定値を超えた場合にＤＣ検出フラグＦＢを出力するカウンタ１３５とを備える。
【００２３】
レジスタ１３１は、入力されたＰＣＭデータを保持する。ＰＣＭデータがＭビットである場合、Ｍ−１＝Ｎとして、Ｎビット目を最上位ビット（ＭＳＢ）とし、０ビット目を最下位ビット（ＬＳＢ：Least Significant Bit）とする。図１や図４に例示するレジスタ１３１は、ＰＣＭデータが１６ビット（Ｍ＝１６）である場合を示しており、したがって、１５ビット目をＭＳＢとし、０ビット目をＬＳＢとしている。
【００２４】
ここで、（ＭＳＢ−Ｘ）ビットにおける変数Ｘは、２以上Ｎ以下の整数であり、ＤＣ検出の閾値（スレッショルド）は、変数Ｘ＝２であれば約−１２．０４ｄＢとなり、変数Ｘ＝３であれば約−１８．０６ｄＢとなる。したがって、変数Ｘに約−６．０２ｄＢを乗算したものがＤＣ検出の閾値（スレッショルド）となる。このように、変数Ｘの値に応じてＤＣ検出の閾値を決定することができる。ＤＣの検出レベルは、次式（１）によって計算される値となる。
【００２５】
検出レベル＝２０×ＬＯＧ（１／（２Ｘ））                    （１）
ＯＲ回路１３２は、（ＭＳＢ−１）番目のビットから（ＭＳＢ−Ｘ）番目のビットまでのビット値のうちの少なくとも１つがＨｉｇｈレベル（論理値「１」）であると論理和フラグ（ＯＲ＿ＦＬＡＧ）をＨｉｇｈレベル（論理値「１」）にして出力する。
【００２６】
ＮＡＮＤ回路１３３は、（ＭＳＢ−１）番目のビットから（ＭＳＢ−Ｘ）番目のビットまでのビット値のすべてが論理値「１」の場合にのみ否定論理積フラグ（ＮＡＮＤ＿ＦＬＡＧ）をＬｏｗレベル（論理値「０」）にして出力する。
【００２７】
セレクタ１３４は、符号ビットであるＭＳＢを入力し、ＭＳＢが論理値「０」であれば論理和フラグ（ＯＲ＿ＦＬＡＧ）をＤＣフラグ（ＤＣ＿ＦＬＡＧ）として選択し、ＭＳＢが論理値「１」であれば否定論理積フラグ（ＮＡＮＤ＿ＦＬＡＧ）をＤＣフラグ（ＤＣ＿ＦＬＡＧ）として選択する。
【００２８】
カウンタ１３５は、ＭＳＢおよびＤＣフラグ（ＤＣ＿ＦＬＡＧ）を入力し、１サンプリングレート毎にカウンタ処理を実行する。より具体的には、カウンタ１３５は、ＤＣフラグ（ＤＣ＿ＦＬＡＧ）が論理値「１」であり且つカウンタ値が所定の設定値未満であればカウンタ値をカウントアップし、ＤＣフラグ（ＤＣ＿ＦＬＡＧ）が論理値「１」であり且つカウンタ値が所定の設定値以上であればカウンタ値をホールドし、ＤＣフラグ（ＤＣ＿ＦＬＡＧ）が論理値「０」であるかもしくはＭＳＢの値が変化した場合にカウンタ値をクリアし、カウンタが所定の設定値を超えた場合にＤＣデータを検出したとみなしてＤＣ検出フラグＦＢを出力する。
【００２９】
このように、実施の形態に係るＤＣ検出回路１３０によれば、ＯＲ回路１３２とＮＡＮＤ回路１３３とカウンタ１３５のみの簡単且つ安価な仕組みでＤＣ検出回路１３０を実現することができる。したがって、実施の形態に係るＤＣ検出回路１３０は、プロセスが大きい（例えばゲート幅が約０．３５μｍ程度の）デバイスにも搭載することができ、デバイスの信頼性を向上することができる。
【００３０】
図５は、ＤＣ検出回路１３０に入力されるオーディオデータである音声信号（図５（ａ））と、ＤＣ検出回路１３０においてカウントされるカウント値（図５（ｂ））との関係を模式的に例示する。
【００３１】
時刻ｔ１において、入力されたオーディオデータの信号レベルが所定の閾値を超えると（ポイントＡ）、カウンタ１３５は、カウンタ値のカウントアップを開始する。そして、時刻ｔ２において、オーディオデータの信号レベルが所定の閾値を下回ると（ポイントＢ）、カウンタ１３５は、カウンタ値をクリアする。それと同時に、時刻ｔ２において、オーディオデータの信号レベルが再び所定の閾値を超えると、カウンタ１３５は、カウンタ値のカウントアップを再開する。その後、時刻ｔ３において、オーディオデータの信号レベルが所定の閾値を下回ると（ポイントＣ）、カウンタ１３５は、カウンタ値をクリアする。そして、時刻ｔ４において、オーディオデータの信号レベルが所定の閾値を超えると、カウンタ１３５は、カウンタ値のカウントアップを再開する。
【００３２】
実施の形態に係るＤＣ検出回路１３０におけるセレクタ１３４とカウンタ１３５の構成例は、図６（ａ）に示すように表され、カウントのタイミング例は、模式的に図６（ｂ）に示すように表される。また、実施の形態に係るＤＣ検出回路１３０における１０カウント分のタイミング例は、模式的に図７に示すように表される。また、図８は、ＤＣ検出回路１３０におけるＤＣ検出時間の例を模式的に示す。また、図９は、カウンタ１３５によるカウントアップ処理とカウントクリア処理の一例を模式的に示す。
【００３３】
サンプリングレートが４８ｋＨｚである場合、カウンタ１３５による１カウントは２０．８３μｓとなり、３８８８０カウントは８１０ｍｓとなる。３８８８０カウント継続して（８１０ｍｓ）ＤＣを検出した場合に、入力されたＰＣＭデータにＤＣデータが含まれているものと判断する。例えば、しきい値電圧Ｖthに対応する時間８１０ｍｓが、検出時間となる。図９に示すように、カウント値がカウントデータＣＤを超える場合には、“１”カウントアップと判断され、ＣＤを超えない場合には、“０”カウントクリアと判断される。
【００３４】
図１０は、変数Ｘ＝２の場合のＤＣ検出回路１３０の内部構成例を模式的に示す。また、図１１は、変数Ｘ＝３の場合のＤＣ検出回路１３０の内部構成例を模式的に示す。
【００３５】
図１０に例示するように、変数Ｘ＝２の場合は、１５番目のＭＳＢをＮ番目のビットとすると、（Ｎ−１）番目のビットから（Ｎ−２）番目のビット（すなわち、１４番目のビットから１３番目のビット）の２つのビットが、レジスタ１３１からＯＲ回路１３２とＮＡＮＤ回路１３３の双方に入力される。この場合、ＤＣ検出の閾値（スレッショルド）は、変数Ｘが「２」であるので、約−１２．０４ｄＢである。
【００３６】
また、図１１に例示するように、変数Ｘ＝３の場合は、（Ｎ−１）番目のビットから（Ｎ−３）番目のビット（すなわち、１４番目のビットから１２番目のビット）の３つのビットが、レジスタ１３１からＯＲ回路１３２とＮＡＮＤ回路１３３の双方に入力される。この場合、ＤＣ検出の閾値（スレッショルド）は、変数Ｘが「３」であるので、約−１８．０６ｄＢである。
【００３７】
（ＤＣ検出回路およびエラー制御回路を適用した音声信号出力装置）
図１２は、実施の形態に係るＤＣ検出回路１３０およびエラー制御回路１４０を適用した音声信号出力装置のブロック構成例を模式的に示す。
【００３８】
音声信号出力装置は、ロジックブロック１００と、アナログ信号（正弦波信号）ブロック２００と、アナログ信号（ＰＷＭ信号）ブロック３００とを備える。
【００３９】
ロジックブロック１００は、ＰＣＭデータが入力されるＤＳＰ１１０と、ＤＳＰ１１０に接続されたロジック部の８倍ＯＶＳ１２０と、８倍ＯＶＳ１２０に接続されたＤＣ検出回路１３０と、ＤＣ検出回路１３０に接続されたエラー制御回路１４０とを備える。ＤＣデータが検出された際にエラー制御回路１４０が出力する負荷保護フラグＦＬＡＧ（ＦＢＣ）は、後述するアナログ信号（ＰＷＭ信号）ブロック３００内の出力ＦＥＴ３２０Ａ・３２０Ｂにそれぞれ供給される。また、ＤＣデータが検出された際にエラー制御回路１４０が出力するエラー信号（ＥＲＲＯＲ）は、センサ等のＣＰＵや、エンジン制御ユニット（ＥＣＵ）のＣＰＵなどに供給され、センサ等のＣＰＵやＥＣＵのＣＰＵは、エラー信号（ＥＲＲＯＲ）に呼応して、必要に応じてシステムを保護するための処理（機能の停止、機能の縮小など）を実行する。
【００４０】
アナログ信号（正弦波信号）ブロック２００は、８倍ＯＶＳ１２０に接続されたＭＵＴＥ回路２２０と、ＭＵＴＥ回路２２０に接続された反転アンプ２３０と、反転アンプ２３０の出力とＢＩＡＳフリップ２４０の出力とを入力するＰサイド出力帰還制御（ＦＢＣ）回路２５０Ａと、ＭＵＴＥ回路２２０の出力とＢＩＡＳフリップ２４０の出力とを入力するＮサイド出力帰還制御（ＦＢＣ）回路２５０Ｂと、ＰサイドＦＢＣ回路２５０Ａに接続されたパルス幅変調（ＰＷＭ）回路２７０Ａと、ＮサイドＦＢＣ回路２５０Ｂに接続されたＰＷＭ回路２７０Ｂとを備える。ＭＵＴＥ回路２２０は、電源投入時などに生じるポップ音などを防止するための回路である。
【００４１】
アナログ信号（ＰＷＭ信号）ブロック３００は、ＰＷＭ回路２７０Ａに接続されたタイミング制御（ＴＣＰ）回路３１０Ａと、ＰＷＭ回路２７０Ｂに接続されたタイミング制御（ＴＣＮ）回路３１０Ｂと、ＴＣＰ回路３１０Ａに接続された出力ＦＥＴ３２０Ａと、ＴＣＮ回路３１０Ｂに接続された出力ＦＥＴ３２０Ｂとを備える。出力ＦＥＴ３２０Ａ・３２０Ｂの出力は、それぞれ、出力端子Ｐ・Ｎから、外部の負荷（スピーカ１９０など）に出力される。ＤＣデータが検出された際にエラー制御回路１４０が出力する負荷保護フラグＦＬＡＧ（ＦＢＣ）は、ＤＣデータによる外部の負荷（スピーカ１９０など）の劣化や破損を未然に防ぐために、出力ＦＥＴ３２０Ａ・３２０Ｂにそれぞれ供給される。出力ＦＥＴ３２０Ａ・３２０Ｂは、エラー制御回路１４０から供給される負荷保護フラグＦＬＡＧ（ＦＢＣ）に呼応して、外部の負荷（スピーカ１９０など）への出力処理を停止するなどの保護処理を実行する。
【００４２】
図１３は、実施の形態に係る音声信号出力装置に適用したＤＣ検出回路１３０とエラー制御回路１４０を模式的に例示しており、ＤＣ検出回路１３０とエラー制御回路１４０は、それぞれ単体の半導体装置として構成されている。
【００４３】
図１４は、ＤＣ検出回路１３０とエラー制御回路１４０とが半導体装置４００として一体化された構成例を模式的に示し、図１５は、ＤＣ検出回路１３０とエラー制御回路１４０とが、出力ＦＥＴ３２０Ａ・３２０Ｂを除く他の回路とともに半導体装置５００として一体化された構成例を模式的に示す。
【００４４】
（ＤＣ検出回路の動作方法）
図１６は、実施の形態に係るＤＣ検出回路１３０の処理動作例を概略的に示す。
【００４５】
ステップＳ１０１において、入力されたＰＣＭデータ（ＯＶＳ１２０からの出力）をレジスタ１３１内に保持する。ＯＲ回路１３２は、（ＭＳＢ−１）番目のビットから（ＭＳＢ−Ｘ）番目のビットまでのＸ個のビット値から論理和フラグ（ＯＲ＿ＦＬＡＧ）を生成し、ＮＡＮＤ回路１３３は、（ＭＳＢ−１）番目のビットから（ＭＳＢ−Ｘ）番目のビットまでのＸ個のビット値から否定論理積フラグ（ＮＡＮＤ＿ＦＬＡＧ）を生成する。
【００４６】
次に、ステップＳ１０２〜Ｓ１０５において、セレクタ１３４は、ＭＳＢを参照し、ＭＳＢが論理値「０」であれば論理和フラグ（ＯＲ＿ＦＬＡＧ）をＤＣフラグ（ＤＣ＿ＦＬＡＧ）として選択し、ＭＳＢが論理値「１」であれば否定論理積フラグ（ＮＡＮＤ＿ＦＬＡＧ）をＤＣフラグ（ＤＣ＿ＦＬＡＧ）として選択する。
【００４７】
次に、ステップＳ１０６において、カウンタ１３５は、ＭＳＢおよびＤＣフラグ（ＤＣ＿ＦＬＡＧ）を参照し、１サンプリングレート毎にカウンタ処理を実行する。より具体的には、カウンタ１３５は、ＤＣフラグ（ＤＣ＿ＦＬＡＧ）が論理値「１」であり且つカウンタ値が所定の設定値未満であればカウンタ値をカウントアップし（ステップＳ１０６、Ｓ１０８、Ｓ１１０）、ＤＣフラグ（ＤＣ＿ＦＬＡＧ）が論理値「１」であり且つカウンタ値が所定の設定値以上であればカウンタ値をホールドし（ステップＳ１０６、Ｓ１０８、Ｓ１０９）、ＤＣフラグ（ＤＣ＿ＦＬＡＧ）が論理値「０」であるかもしくはＭＳＢの値が変化した場合にカウンタ値をクリア（ステップＳ１０６、Ｓ１０７）する。
【００４８】
次に、カウンタ１３５は、カウンタが所定の設定値を超えたか否かを判定し（ステップＳ１１１）、カウンタ値が所定の設定値を超えた場合にＤＣデータを検出したとみなしてＤＣ検出フラグＦＢを出力する（ステップＳ１１２）。エラー制御回路１４０は、ＤＣ検出回路１３０から出力されるＤＣ検出フラグＦＢを受けて、過電流保護機能や過温度保護機能を実行して、負荷保護フラグＦＬＡＧ（ＦＢＣ）を出力ＦＥＴ３２０Ａ・３２０Ｂに出力するとともに、エラー信号ＥＲＲＯＲをセンサ等のＣＰＵやＥＣＵのＣＰＵなどに出力する。
【００４９】
以上の処理を１サンプリングレート毎（１ｆｓ）に実行する。より具体的には、以上のステップＳ１０１〜ステップＳ１１１の処理を行った後、次のサンプリングレート期間に移行するまで待機した後、次のサンプリングレート期間の処理を行うためにステップＳ１０１に戻る（ステップＳ１１３）。
【００５０】
ここで、ＰＣＭデータはサンプリングレート毎（１ｆｓ）にデータが更新される。サンプリングレートが１ｆｓ＝４８ｋＨｚであれば、４８ｋＨｚ周期でデータが更新される。カウンタ１３５の動作は、１ｆｓ毎にＤＣフラグ（ＤＣ＿ＦＬＡＧ）をモニタし、カウント値のカウントアップ／ホールド／クリアのいずれかの動作を行う。カウンタ１３５が用いる所定の設定値は、ＤＣ検出を行う時間に応じて決定する。例えば、１ｆｓ＝４８ｋＨｚで検出時間を６８２ｍｓとする場合は、３２７３６カウントを検出値とする。
【００５１】
実施の形態によれば、ＯＲ回路１３２とＮＡＮＤ回路１３３とカウンタ１３５のみの簡単且つ安価な仕組みでＤＣ検出回路１３０を実現することができる。したがって、実施の形態に係るＤＣ検出回路１３０は、プロセスが大きい（例えばゲート幅が約０．３５μｍ程度の）デバイスにも搭載することができる。
【００５２】
以上説明したように、本実施の形態によれば、入力されたＰＣＭデータにＤＣデータが含まれているか否かを検出して、ＤＣデータによるスピーカ１９０等の劣化や破損を未然に防ぐことで、安全性を確保することができるＤＣ検出回路１３０およびその動作方法、半導体装置、および音声信号出力装置を提供することができる。
［その他の実施の形態］
上記のように、実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００５３】
例えば、実施の形態において、ＤＣ検出回路１３０や音声信号出力装置は、車載用の電子機器に限らず、様々な用途に用いられる電子機器に適用することができる。
【００５４】
このように、ここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００５５】
本実施の形態に係るＤＣ検出回路およびその動作方法、半導体装置、および音声信号出力装置は、例えば、テレビ、ラジオ、ラジカセ、カーオーディオ、ホームシアターシステム、オーディオコンポーネント、携帯電話、スマートホン、電子楽器等など音声を出力する機器全般に幅広く適用可能である。
【符号の説明】
【００５６】
１００…ロジックブロック
１１０…ディジタルシグナルプロセッサ（ＤＳＰ）
１２０…オーバーサンプリングフィルタ（ＯＶＳ、８倍ＯＶＳ）
１３０…ＤＣ検出回路（ＤＣ ＤＥＴ）
１３１…レジスタ
１３２…論理和（ＯＲ）回路
１３３…否定論理積（ＮＡＮＤ）回路
１３４…セレクタ
１３５…カウンタ
１４０…エラー制御回路（ＥＲＲＯＲ ＣＴＲＬ）
１５０…ディジタル／アナログ変換器（ＤＡＣ）
１６０…コンパレータ
１８０…パワーＭＯＳ段１８０
１９０…スピーカ
２００…アナログ信号（正弦波信号）ブロック
２２０…ＭＵＴＥ回路
２３０…反転アンプ
２４０…ＢＩＡＳフリップ
２５０Ａ…Ｐサイド出力帰還制御（ＦＢＣ）回路
２５０Ｂ…Ｎサイド出力帰還制御（ＦＢＣ）回路
２７０Ａ、２７０Ｂ…パルス幅変調（ＰＷＭ）回路
３００…アナログ信号（ＰＷＭ信号）ブロック
３１０Ａ…タイミング制御（ＴＣＰ）回路
３１０Ｂ…タイミング制御（ＴＣＮ）回路
３２０Ａ、３２０Ｂ…出力ＦＥＴ
４００、５００…半導体装置
ＤＣ＿ＦＬＡＧ…ＤＣフラグ
ＥＲＲＯＲ…エラー信号
ＦＢ…ＤＣ検出フラグ
ＦＬＡＧ（ＦＢＣ）…負荷保護フラグ
ＮＡＮＤ＿ＦＬＡＧ…否定論理積フラグ
ＯＲ＿ＦＬＡＧ…論理和フラグ
Ｐ、Ｎ…出力端子
Ｘ…変数
（Ｌ・Ｃ0）…ローパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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