(57)【特許請求の範囲】
【請求項１】
注入同期発振器であって、
１又は２以上の回路を備え、該１又は２以上の回路は、
前記注入同期発振器の１又は２以上の利得段から相補的位相出力信号対を受け取り、    １又は２以上の切替信号を受け取り、
前記受け取った１又は２以上の切替信号を用いて、前記受け取った相補的位相出力信号対を短絡させ、該短絡により、前記注入同期発振器の入力信号と出力信号との間の位相差を減少させる、
ように構成され、
前記１又は２以上の回路は、前記受け取った相補的位相出力信号対の短絡を可能にする１又は２以上の短絡スイッチを含み、
前記１又は２以上の切替信号は、前記短絡のために前記１又は２以上の短絡スイッチに周期的に付与される１又は２以上の短絡パルスに対応し、短絡パルス幅を変化させることにより、前記出力信号の位相を調整し、
前記１又は２以上の短絡パルスを受け取ることができる短絡スイッチの数は、前記注入同期発振器が達成すべき目標注入強度に依存しており、前記１又は２以上の短絡スイッチのアクティブにする短絡スイッチの数を調整する
ことを特徴とする注入同期発振器。
【請求項２】
前記注入同期発振器の１又は２以上の利得段は、少なくとも１つのインバータ又は電流モードロジック（ＣＭＬ）ベースの回路を含む、
請求項１に記載の注入同期発振器。
【請求項３】
前記インバータは、相補型金属酸化物半導体（ＣＭＯＳ）ベースのインバータ又は電流枯渇インバータである、
請求項２に記載の注入同期発振器。
【請求項４】
前記１又は２以上の短絡スイッチは、前記受け取った相補的位相出力信号対の前記短絡を行うＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ又はＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタの一方を含む、
請求項１に記載の注入同期発振器。
【請求項５】
前記１又は２以上の短絡スイッチは、並列構成で配置された前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタを含む、
請求項４に記載の注入同期発振器。
【請求項６】
１つの利得段からの相補的位相出力信号対が次の利得段の入力信号対に結合されるように配置された複数の利得段をさらに備える、
請求項１に記載の注入同期発振器。
【請求項７】
１つの利得段の前記相補的位相出力信号対の立ち上がり遷移は、次の利得段の別の相補的位相出力信号対を導く、
請求項１に記載の注入同期発振器。
【請求項８】
前記相補的位相出力信号対の立ち上がりエッジは、前記短絡によって特定の期間にわたって前記入力信号位相に注入同期される、
請求項１に記載の注入同期発振器。
【請求項９】
前記相補的位相出力信号対の立ち下がりエッジは、前記短絡によって特定の期間にわたって前記入力信号位相に注入同期される、
請求項１に記載の注入同期発振器。
【請求項１０】
ジッタの低減方法であって、
注入同期発振器の１又は２以上の回路により、前記注入同期発振器の１又は２以上の利得段から相補的位相出力信号対を受け取るステップと、
前記１又は２以上の回路により、１又は２以上の切替信号を受け取るステップと、
前記１又は２以上の回路により、前記受け取った相補的位相出力信号対を短絡させて、前記注入同期発振器の入力信号と出力信号との間の位相差を減少させるステップと、
を含み、
前記１又は２以上の切替信号は、前記短絡のために前記注入同期発振器の１又は２以上の短絡スイッチに周期的に付与される１又は２以上の短絡パルスに対応し、短絡パルス幅を変化させることにより、前記出力信号の位相を調整し、
前記１又は２以上の短絡パルスを受け取ることができる短絡スイッチの数は、前記注入同期発振器が達成すべき目標注入強度に依存しており、前記１又は２以上の短絡スイッチのアクティブにする短絡スイッチの数を調整する
ことを特徴とする方法。
【請求項１１】
前記注入同期発振器の１又は２以上の利得段は、少なくとも１つのインバータ又は電流モードロジック（ＣＭＬ）ベースの回路を含む、
請求項１０に記載の方法。
【請求項１２】
前記１又は２以上の切替信号は、前記短絡のために前記注入同期発振器の前記１又は２以上の短絡スイッチに周期的に付与される１又は２以上の短絡パルスに対応し、前記短絡の継続時間は、予め固定され、又は設定可能である、
請求項１０に記載の方法。
【請求項１３】
１つの利得段の前記相補的位相出力信号対の立ち上がり遷移は、次の利得段の別の相補的位相出力信号対を導く、
請求項１０に記載の方法。
【請求項１４】
前記相補的位相出力信号対の立ち上がりエッジは、前記短絡によって特定の期間にわたって前記入力信号位相に注入同期される、
請求項１０に記載の方法。
【請求項１５】
前記相補的位相出力信号対の立ち下がりエッジは、前記短絡によって特定の期間にわたって前記入力信号位相に注入同期される、
請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願との相互参照／引用による組み入れ〕
本出願は、２０１５年８月６日に出願された米国仮特許出願第６２／２０１，９９２号に対する優先権を主張するものであり、この仮特許出願は引用により全体が本明細書に組み入れられる。
【０００２】
本開示の様々な実施形態は、注入同期発振器に関する。具体的には、本開示の様々な実施形態は、注入同期発振器、並びにジッタ及び／又は位相ノイズの制御方法に関する。
【背景技術】
【０００３】
現在では、フィードバックループ又は制御ループ内の様々な回路において発振器が使用されている。このような回路は、位相同期回路、フィルタ、変調器及び／又は同様のものを含むことができる。このような回路は、周波数合成、及びローカルタイムベース（又は出力クロック）を必要とし得るクロック生成／再生を含むことができる様々な用途に使用することができる。ローカルタイムベースは、特定の制限内に制御する必要がある特定の特性に関連することができる。特性の例としては、周波数安定性、ジッタ及び／又は位相ノイズを挙げることができる。位相ノイズ又はジッタは、時間に対するローカルタイムベースの遷移の変動及びばらつきの尺度に対応することができる。通常、位相ノイズは、周波数領域で表現される。
【０００４】
さらに、ローカルタイムベースの生成には、外部タイミング基準が必要になることがある。周波数合成用途に発振器を使用するいくつかのシナリオでは、ローカルタイムベース生成のための外部タイミング基準として水晶共振器を使用することができる。周波数合成用途における望ましいローカルタイムベース特性は、低周波数変動（高安定性）及び低位相ノイズである。さらに、クロック生成／再生用途に発振器を使用するいくつかのシナリオでは、ローカルタイムベース生成のための外部タイミング基準として、ジッタなどの信号劣化を伴う入力データストリームを使用することができる。クロック生成／再生用途におけるローカルタイムベースの望ましい特性は、入力データストリームの位相ノイズ及び／又はジッタの変動を広周波数帯域にわたって正確に追跡する能力である。位相ノイズ又はジッタの抑制量、或いは位相ノイズ又はジッタの追跡精度は、閉回路又はフィードバックループ回路の帯域幅に依存することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
これまで、クロック生成／再生用途では、ローカルタイムベースを外部基準に位相同期させるために様々な方法が利用されてきた。例えば、位相検出器、ループフィルタ、電圧制御発振器（ＶＣＯ）及び任意の分周器を含むことができる従来の位相同期（ＰＬＬ）回路を用いて、ローカルタイムベースを外部基準に同期させることができる。閉ループＰＬＬ回路の帯域幅は、ＶＣＯの利得、ループフィルタの特性、及びループ周囲の遅延によって定めることができる。ＰＬＬ回路の閉ループ周囲の遅延は、位相検出器の入力からＶＣＯの出力までによって定めることができる。このようなＰＬＬ回路は、実行可能又は実現可能な最大帯域幅を低減又は制限する非常に長い遅延を有する。従って、クロック生成／再生用途において入力データストリームの位相ノイズ又はジッタを追跡するように広周波数帯にわたって高精度をもたらす低遅延及び高帯域幅を有することができる高度な注入同期発振器が必要とされている。さらに、周波数合成用途における位相ノイズ又はジッタの最小化を強化することも望ましいと考えられる。
【０００６】
当業者には、説明したシステムと、本出願の残り部分において図面を参照しながら示す本開示のいくつかの態様とを比較することにより、従来の慣習的方法のさらなる制限及び不利点が明らかになるであろう。
【課題を解決するための手段】
【０００７】
少なくとも１つの図に実質的に示し、及び／又はこれらの図に関連して説明し、特許請求の範囲にさらに完全に示す、注入同期発振器、並びにジッタ及び／又は位相ノイズの制御方法を提供する。
【０００８】
全体を通じて同じ要素を同じ参照符号によって示す添付図面を参照しながら本開示の以下の詳細な説明を検討することにより、本開示のこれらの及びその他の特徴及び利点を理解することができる。
【図面の簡単な説明】
【０００９】
【図１】本開示の実施形態による、第１の例示的な注入同期発振器を示すブロック図である。
【図２Ａ】本開示の実施形態による、注入同期発振器の動作を示す例示的なタイミング図である。
【図２Ｂ】本開示の実施形態による、注入同期発振器の動作を示す例示的なタイミング図である。
【図２Ｃ】本開示の実施形態による、注入同期発振器の動作を示す例示的なタイミング図である。
【図２Ｄ】本開示の実施形態による、注入同期発振器の動作を示す例示的なタイミング図である。
【図３】本開示の実施形態による、図１の第１の例示的な注入同期発振器の注入特性を示す図である。
【図４】本開示の実施形態による、第２の例示的な注入同期発振器を示すブロック図である。
【図５】本開示の実施形態による、図４の第２の例示的な注入同期発振器の動作を示すタイミング図である。
【図６】本開示の実施形態による、第３の例示的な注入同期発振器を示すブロック図である。
【図７】本開示の実施形態による、第４の例示的な注入同期発振器を示すブロック図である。
【図８】本開示の実施形態による、第５の例示的な注入同期発振器を示すブロック図である。
【図９】本開示の実施形態による、第６の例示的な注入同期発振器を示す図である。
【図１０Ａ】本開示の実施形態による、例示的な注入同期発振器の利得段において使用するインバータの複数の構成を示す図である。
【図１０Ｂ】本開示の実施形態による、例示的な注入同期発振器の利得段において使用するインバータの複数の構成を示す図である。
【図１０Ｃ】本開示の実施形態による、例示的な注入同期発振器の利得段において使用するインバータの複数の構成を示す図である。
【図１０Ｄ】本開示の実施形態による、例示的な注入同期発振器の利得段において使用するインバータの複数の構成を示す図である。
【図１０Ｅ】本開示の実施形態による、例示的な注入同期発振器の利得段において使用するインバータの複数の構成を示す図である。
【図１１Ａ】本開示の実施形態による、注入同期発振器において使用される相補的利得段の複数の構成を示す図である。
【図１１Ｂ】本開示の実施形態による、注入同期発振器において使用される相補的利得段の複数の構成を示す図である。
【図１１Ｃ】本開示の実施形態による、注入同期発振器において使用される相補的利得段の複数の構成を示す図である。
【図１２Ａ】本開示の実施形態による、注入同期発振器において使用される短絡スイッチの複数の構成を示す図である。
【図１２Ｂ】本開示の実施形態による、注入同期発振器において使用される短絡スイッチの複数の構成を示す図である。
【図１２Ｃ】本開示の実施形態による、注入同期発振器において使用される短絡スイッチの複数の構成を示す図である。
【図１２Ｄ】本開示の実施形態による、注入同期発振器において使用される短絡スイッチの複数の構成を示す図である。
【図１３Ａ】本開示の実施形態による、例示的な注入同期発振器の切替信号を生成する例示的なエッジ検出器のブロック図である。
【図１３Ｂ】本開示の実施形態による、例示的な注入同期発振器の切替信号を生成する例示的なエッジ検出器のブロック図である。
【図１４Ａ】本開示の実施形態による、切替信号を生成するエッジ検出器の動作を示すタイミング図である。
【図１４Ｂ】本開示の実施形態による、切替信号を生成するエッジ検出器の動作を示すタイミング図である。
【図１４Ｃ】本開示の実施形態による、切替信号を生成するエッジ検出器の動作を示すタイミング図である。
【図１５】本開示の実施形態による、例示的なジッタ低減方法を示すフローチャートである。
【発明を実施するための形態】
【００１０】
開示する注入同期発振器、並びにジッタ及び／又は位相ノイズの制御方法では、以下の説明する実装を見出すことができる。本開示の例示的な態様は、注入同期発振器の１又は２以上の利得段から相補的位相出力信号対を受け取るように構成することができる、注入同期発振器内の１又は２以上の回路を含むことができる。さらに、この注入同期発振器の１又は２以上の回路は、１又は２以上の切替信号を受け取ることもできる。受け取った１又は２以上の切替信号を用いて、受け取った相補的位相出力信号対を短絡させることができる。この短絡により、注入同期発振器の入力信号と出力信号との間の位相差を減少させることができる。
【００１１】
ある実施形態によれば、注入同期発振器の１又は２以上の利得段は、少なくとも１つのインバータ又は電流モードロジック（ＣＭＬ）ベースの回路を含むことができる。ある実施形態によれば、インバータは、相補型金属酸化物半導体（ＣＭＯＳ）ベースのインバータ又は電流枯渇インバータ（ｃｕｒｒｅｎｔ  ｓｔａｒｖｅｄ  ｉｎｖｅｒｔｅｒ）とすることができる。
【００１２】
ある実施形態によれば、注入同期発振器は、受け取った相補的位相出力信号対の短絡を可能にすることができる１又は２以上の短絡スイッチをさらに含むことができる。ある実施形態によれば、１又は２以上の切替信号は、短絡のために１又は２以上の短絡スイッチに周期的に付与される１又は２以上の短絡パルスに対応することができる。さらに、短絡の継続時間は、事前に固定することも、又は設定可能とすることもできる。ある実施形態によれば、１又は２以上の短絡パルスを受け取ることができる短絡スイッチの数は、注入同期発振器が達成すべき目標注入強度に依存することができる。
【００１３】
ある実施形態によれば、１又は２以上の短絡スイッチは、受け取った相補的位相出力信号対を短絡させるＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ又はＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタを含むことができる。ある実施形態によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、並列構成で配置することができる。
【００１４】
ある実施形態によれば、注入同期発振器は、１つの利得段からの相補的位相出力信号対を次の利得段の入力信号対に結合できるように配置できる複数の利得段をさらに含むことができる。ある実施形態によれば、１つの利得段の相補的位相出力信号対の立ち上がり遷移は、次の利得段の別の相補的位相出力信号対を導くことができる。
【００１５】
ある実施形態によれば、相補的位相出力信号対の立ち上がりエッジを、短絡によって特定の期間にわたって入力信号位相に注入同期することができる。ある実施形態によれば、相補的位相出力信号対の立ち下がりエッジを、短絡によって特定の期間にわたって入力信号位相に注入同期することができる。ある実施形態によれば、注入同期発振器は、注入同期発振器の出力信号位相を、位相差を減少させるように調整できる共振器をさらに含むことができる。
【００１６】
図１は、本開示の実施形態による第１の例示的な注入同期発振器を示すブロック図である。図１には、第１の利得段１０２Ａ、第２の利得段１０２Ｂ、第３の利得段１０２Ｃ及び第４の利得段１０２Ｄなどの複数の利得段を含む注入同期発振器１００を示している。さらに、短絡スイッチ１０４Ａ及び１０４Ｂ、切替信号１０６Ａ及び１０６Ｂ、並びに様々な信号１０８〜１２２も示している。
【００１７】
利得段１０２Ａ、１０２Ｂ、１０２Ｃ及び１０２Ｄは、利得段１０２Ａ〜１０２Ｄで構成された発振器ループの周囲の総位相シフト及び利得を変化させるように構成することができる好適なロジック、回路、インターフェイス及び／又はコードを含むことができる。このような位相シフト及び利得の変化は、対応する発振器の周波数の変化をもたらす。複数の利得段の各々は、少なくとも１つのインバータ又は電流モードロジック（ＣＭＬ）ベースの回路によって実装することができる。さらに、複数の利得段の実装に利用されるインバータは、相補型金属酸化物半導体（ＣＭＯＳ）インバータ又は電流枯渇インバータに対応することができる。ある実施形態によれば、当業者に周知の複数の技術を用いて利得段１０２Ａ、１０２Ｂ、１０２Ｃ及び１０２Ｄを実装することができる。
【００１８】
短絡スイッチ１０４Ａ及び１０４Ｂは、切替信号１０６Ａ及び１０６Ｂを受け取るように構成することができる好適なロジック、回路、インターフェイス及び／又はコードを含むことができる。切替信号１０６Ａ及び１０６Ｂは、短絡スイッチ対１０４Ａ及び１０４Ｂに周期的に付与できる短絡パルスに対応することができる。短絡スイッチ１０４Ａ及び１０４Ｂは、Ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ又はＰ型金属酸化物半導体（ＰＭＯＳ）によって実装することができる。例えば、短絡スイッチ１０４Ａは、Ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタとすることができ、短絡スイッチ１０４Ｂは、Ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタとすることができる。当業者であれば、様々な実施形態は、ＮＭＯＳ及びＰＭＯＳトランジスタに限定されるものではないと理解されたい。従って、本開示の思想及び範囲から逸脱することなく、他の好適な回路、トランジスタ及び／又はダイオードを利用することもできる。
【００１９】
ある実施形態によれば、切替信号１０６Ａ及び１０６Ｂを、短絡スイッチ１０４Ａ及び１０４Ｂに付与される差動電圧を表すことができる相補的信号とすることができる。付与される差動電圧は、短絡スイッチ１０４Ａ及び１０４Ｂの状態を変化させることができる。ある実施形態によれば、切替信号１０６Ａ及び１０６Ｂを、外部制御回路又はプロセッサ（図示せず）などの外部ソースから供給することができる。切替信号１０６Ａ及び１０６Ｂを供給する外部ソースの例については、図１３Ａ及び図１３Ｂに示す。
【００２０】
ある実施形態によれば、第１の利得段１０２Ａ、第２の利得段１０２Ｂ、第３の利得段１０２Ｃ、第４の利得段１０２Ｄなどの複数の利得段の各々が、入力ノード対及び出力ノード対を含むことができる。入力ノード対の各々は、相補的位相入力信号対を受け取るように構成することができ、出力ノード対の各々は、相補的位相出力信号対を供給するように構成することができる。複数の利得段は、１つの利得段からの相補的位相出力対が次の利得段の入力信号対に結合される（又は次の利得段の入力信号対として通過する）ように配置することができる。
【００２１】
例えば、第１の利得段１０２Ａは、入力ノード対及び出力ノード対を含むことができる。第１の利得段１０２Ａの出力ノード対は、第２の利得段１０２Ｂの入力ノード対に結合することができる。さらに、第２の利得段１０２Ｂの出力ノード対は、第３の利得段１０２Ｃの入力ノード対に結合することができる。第３の利得段１０２Ｃの出力ノード対は、第４の利得段１０２Ｄの入力ノード対に結合することができる。最後に、第４の利得段１０２Ｄの出力ノード対は、反転して第１の利得段１０２Ａの入力ノード対として結合することができる。第１の例示的な注入同期発振器１００によれば、第１の利得段１０２Ａと第２の利得段１０２Ｂとの間に短絡スイッチ１０４Ａ及び１０４Ｂを結合することができる。当業者であれば、様々な実施形態は、短絡スイッチ１０４Ａ及び１０４Ｂの特定の位置に限定されるものではないと理解されたい。従って、短絡スイッチ１０４Ａ及び１０４Ｂなどの１又は２以上の短絡スイッチは、本開示の思想及び範囲から逸脱することなく、第２の利得段１０２Ｂ、第３の利得段１０２Ｃ又は第４の利得段１０２Ｄの後に位置することもできる。
【００２２】
ある実施形態によれば、各利得段に供給される入力信号を相補的とすることができる。例えば、入力信号１１０は、入力信号１０８を補完することができる。同様に、入力信号１１４は、入力信号１１２を補完することができる。入力信号１１８は、入力信号１１６を補完することができる。入力信号１２２は、入力信号１２０を補完することができる。
【００２３】
動作中、第１の利得段１０２Ａは、相補的位相出力信号対１１２及び１１４を生成することができる。短絡スイッチ１０４Ａ及び１０４Ｂは、第１の利得段１０２Ａからの相補的位相出力信号対１１２及び１１４を互いに短絡できるよう、切替信号１０６Ａ及び１０６Ｂを受け取るように構成することができる。短絡は、所望の注入を達成するように特定の期間などにわたって瞬間的に行うことができる。換言すれば、注入同期発振器１００における所望の注入は、相補的位相出力信号対１１２及び１１４を互いに一時的に短絡させることによって達成することができる。切替信号１０６Ａ及び１０６Ｂは、短絡のために短絡スイッチ１０４Ａ及び１０４Ｂに周期的に付与される短絡パルスに対応することができる。短絡の継続時間は、一定とすることも、又は設定可能とすることもできる。
【００２４】
説明を簡潔にするために、第１の利得段１０２Ａ、第２の利得段１０２Ｂ、第３の利得段１０２Ｃ及び第４の利得段１０２Ｄなどの４つの利得段を有する注入同期発振器１００のみを示している。しかしながら、本開示はこのような４つの利得段に限定されるものではなく、注入同期発振器の実装には、本開示の範囲から逸脱することなく好適な数の利得段（少なくとも２つ）を利用することができる。さらに、１又は２以上の短絡パルスを受け取ることができる短絡スイッチ１０４Ａ及び１０４Ｂなどの短絡スイッチの数は、第１の例示的な注入同期発振器１００が達成すべき目標注入強度に依存することができる。
【００２５】
図２Ａ〜図２Ｄは、本開示の実施形態による、注入同期発振器の動作を示す様々なタイミング図である。図２Ａ〜図２Ｄの説明は、図１に関連する。図２Ａには、注入同期発振器１００の動作を示す様々なタイミング図２００Ａを示している。タイミング図２００Ａには、様々なタイミング波形Ｖ（１０６Ａ、１０６Ｂ）、Ｖ（１１２、１１４）、Ｖ（１１６、１１８）、及びＶ（１０８、１１０）を示している。Ｔoscによって示す注入同期発振器１００の振動周期は、タイミング波形Ｖ（１０８、１１０）の連続する立ち下がりエッジ間の期間を表す。
【００２６】
ある実施形態によれば、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）は、短絡スイッチ１０４Ａ及び１０４Ｂに付与される差動電圧を表すことができる。短絡スイッチ１０４Ａ及び１０４Ｂに差動電圧が付与されると、切替信号１０６Ａ及び１０６Ｂが、継続時間Ｔ1秒のパルス幅にわたってアクティブになることができる。継続時間Ｔ1は、固定であっても、又は可変であってもよいが、Ｔosc／２以下とすることができる。タイミング波形Ｖ（１０８、１１０）、Ｖ（１１２、１１４）、Ｖ（１１６、１１８）は、３つの利得段１０２Ｄ、１０２Ａ、１０２Ｂの出力信号の差動電圧をそれぞれ表すことができる。例えば、タイミング波形Ｖ（１０８、１１０）は、第４の利得段１０２Ｄからの相補的位相出力信号対１０８及び１１０の差動電圧を表すことができる。
【００２７】
ある実施形態によれば、（タイミング波形Ｖ（１０６Ａ、１０６Ｂ）に対応する）切替信号１０６Ａ及び１０６Ｂが低から高に遷移すると、第１の利得段１０２Ａに関連する相補的位相出力信号対１１２及び１１４が互いに短絡することができる。相補的位相出力信号対１１２及び１１４が短絡すると、第２の利得段１０２Ｂに関連する相補的位相出力信号対１１６及び１１８が、これらの電流状態を維持できるようになる。従って、切替信号１０６Ａ及び１０６Ｂがアクティブになると、（タイミング波形Ｖ（１１６、１１８）に対応する）相補的位相出力信号対１１６及び１１８の位相を実質的に切替信号１１６及び１１８に強制的に同調させることができる。さらに、相補的位相出力信号対と切替信号とがこのように同調すると、注入同期発振器１００を瞬間的にリセットすることができる。
【００２８】
ある実施形態によれば、（タイミング波形Ｖ（１０６Ａ、１０６Ｂ）に対応する）切替信号１０６Ａ及び１０６Ｂが高から低に遷移すると、相補的位相出力信号対１１２及び１１４は、相補的位相出力信号対１０８及び１１０の電流状態を反映することができる。上述したように、相補的位相出力信号１１２及び１１４は、第１の利得段１０２Ａに関連することができ、相補的位相出力信号対１０８及び１１０は、第４の利得段１０２Ｄに関連することができる。さらに、相補的位相出力信号対１１６及び１１８は、「Ｔosc／８」秒の継続時間などの特定の継続時間後に状態変化を再開することができる。従って、切替信号１０６Ａ及び１０６Ｂが非アクティブになると、注入同期発振器１００のリセット状態が解除され、さらに振動を再開するようになる。
【００２９】
ある実施形態によれば、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）によって表される切替信号１０６Ａ及び１０６Ｂの位置が、相補的位相出力信号対１０８及び１１０の位置に対して変化すると、後続の利得段からの相補的位相出力信号の位置も続けて変化できるようになる。例えば、切替信号１０６Ａ及び１０６Ｂの位置が変化すると、相補的位相出力信号対１１６及び１１８の遷移が変化できるようになる。相補的位相出力信号対１１６及び１１８の遷移が変化すると、対応する相補的位相出力信号対１０８及び１１０の遷移の変化がさらに生じるようになる。
【００３０】
ある実施形態によれば、相補的位相出力信号対１０８及び１１０の任意のエッジを基準エッジとして選択することができる。この選択された基準エッジに対し、様々なタイミング測定を実行することができる。タイミング波形Ｖ（１０８、１１０）によって表される第１の利得段１０２Ａへの入力信号の位相を時間Ｔin（図２Ａ）として示す。時間Ｔinは、基準エッジから、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）に対応する切替信号１０６Ａ及び１０６Ｂの開始までを測定した時間とすることができる。時間Ｔinは、注入同期発振器１００への入力信号の入力位相誤差を含むこともできる。注入同期発振器１００の第２の利得段１０２Ｂからの相補的位相出力信号対１１６及び１１８などのタイミング波形Ｖ（１１６、１１８）によって表される結果的な出力信号の位相を時間Ｔout1として示す。時間Ｔout1は、基準エッジから、注入同期発振器１００の第２の利得段１０２Ｂに関連する相補的位相出力信号対１１６及び１１８の次の立ち上がりエッジまでを測定した時間とすることができる。時間Ｔout1は、位相補正の量又は程度を含むこともできる。
【００３１】
第１の例示的なシナリオでは、時間Ｔinを、注入同期発振器１００の振動周期に対応できるＴoscに対してＴin＞＞Ｔoscとなるような大きな正の時間とすることができる。このような第１の例示的なシナリオでは、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）によって表される切替信号１０６Ａ及び１０６Ｂ（短絡パルスなど）が遠い将来に発生することができ、第２の利得段１０２Ｂに関連する相補的位相出力信号対１１６及び１１８の電流位相に影響しないことができる。さらに、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）は、基準エッジの直後の第４の利得段１０２Ｄに関連する相補的位相出力信号対１０８及び１１０の位相にも影響しないことができる。このシナリオでは、短絡パルスが、将来的な相補的位相出力信号対１１６及び１１８に影響する。
【００３２】
第２のシナリオでは、時間Ｔinを、Ｔin＜＜Ｔoscとなるような大きな負の時間とすることができる。このような第２の例示的なシナリオでは、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）によって表される（短絡パルスなどの）切替信号１０６Ａ及び１０６Ｂが過去に遡って発生することができ、第２の利得段１０２Ｂに関連する相補的位相出力信号対１１６及び１１８の電流位相に影響しないことができる。さらに、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）は、基準エッジの直後の第４の利得段１０２Ｄに関連する相補的位相出力信号対１０８及び１１０の位相にも影響しないことができる。このシナリオでは、短絡パルスが、過去の相補的位相出力信号対１１６及び１１８に影響する。上述した第１及び第２の例示的な両シナリオによれば、時間Ｔout1及びＴout2によって表される結果的な出力位相を、注入同期発振器１００が自励できるように名目上それぞれ「Ｔosc／４」及び「Ｔosc／２」とすることができる。
【００３３】
ある実施形態によれば、３つの利得段１０２Ａ、１０２Ｂ及び１０２Ｄのタイミング波形Ｖ（１１２、１１４）、Ｖ（１１６、１１８）、及びＶ（１０８、１１０）の第１の立ち下がりエッジは、相補的位相出力信号１１２、１１４、１１６、１１８、１０８及び１１０の互いに対する相対的位置を表すことができる。
【００３４】
ある実施形態によれば、アクティブなパルス幅、すなわち切替信号１０６Ａ及び１０６Ｂの継続時間Ｔ1を制御することが必要となり得る。このようなアクティブなパルス幅の制御は、注入同期発振器１００の相補的位相出力信号１１６及び１１８などの出力信号の１又は２以上の特性を維持するために必要となり得る。アクティブなパルス幅は、特定の閾値範囲内に存在するように制御することができる。例えば、この特定の閾値範囲は、注入同期発振器１００の振動周期Ｔoscの１／３〜１／４とすることができる。当業者であれば、この特定の閾値範囲は上記の規定範囲に限定されるものではなく、本開示の範囲内で他のいずれかの閾値範囲を利用することもできると理解することができる。
【００３５】
図２Ｂには、タイミング図２００Ｂを示す。タイミング図２００Ｂは、タイミング図２００Ａに対応することができる。図示の期間Ｔx1は、（タイミング波形Ｖ（１０６Ａ、１０６Ｂ）に対応する）切替信号１０６Ａ及び１０６Ｂと、（相補的位相出力信号１１６及び１１８によって表される）注入同期発振器１００の出力信号との位相関係に対応することができる。さらに、図示の期間Ｔ12は、切替信号１０６Ａ及び１０６Ｂの中程度のアクティブなパルス幅に対応する。
【００３６】
（図２Ｂに示すタイミング波形Ｖ（１１２、１１４）の）点線は、注入を行わない場合の、すなわち切替信号１０６Ａ及び１０６Ｂがアクティブでない時の注入同期発振器１００の出力信号の軌跡を示す。（図２Ｂに示すタイミング波形Ｖ（１１２、１１４）の）実線は、注入を行う場合の、すなわち切替信号１０６Ａ及び１０６Ｂがアクティブである時の注入同期発振器１００の出力信号の軌跡を示す。このような両方の場合、注入同期発振器１００は、均衡状態を得ているものとすることができる。このような均衡状態は、切替信号１０６Ａ及び１０６Ｂを用いて注入同期発振器１００の相補的位相出力信号１１６及び１１８などの出力信号の出力位相を追跡できることを示すことができる。この均衡状態は、相補的位相出力信号対１１２及び１１４に対応する（図示のような）タイミング波形Ｖ（１１２、１１４）の点線及び実線の立ち上がりエッジが一致することによって立証することができる。従って、切替信号１０６Ａ及び１０６Ｂの期間Ｔ12によって表される中程度のアクティブなパルス幅では、期間Ｔx1が増加し得ることを観察することができる。従って、注入同期発振器１００の利点は、切替信号１０６Ａ及び１０６Ｂの期間Ｔ12によって表される中程度のアクティブなパルス幅を変化させることによって注入同期発振器１００の入力信号に対する注入同期発振器１００の出力信号の位相を任意に調整できる点であると考えることができる。
【００３７】
次に図２Ｃを参照すると、期間Ｔ12によって表される中程度のアクティブなパルス幅に比べて長い、期間Ｔ13によって表される（切替信号１０６Ａ及び１０６Ｂの）アクティブなパルス幅を示すタイミング図２００Ｃを示している。図示の期間Ｔx2は、（タイミング波形Ｖ（１０６Ａ、１０６Ｂ）に対応する）切替信号１０６Ａ及び１０６Ｂと、（相補的位相出力信号１１６及び１１８によって表される）注入同期発振器１００の出力信号との位相関係に対応することができる。図２Ｂで説明した均衡状態と同様に、切替信号１０６Ａ及び１０６Ｂを用いて注入同期発振器１００の相補的位相出力信号１１６及び１１８などの出力信号の出力位相を追跡することができる。切替信号１０６Ａ及び１０６Ｂの期間Ｔ13によって表される長いアクティブなパルス幅では、期間Ｔx1（図２Ｂ）に比べて期間Ｔx2が増加し得ることを観察することができる。さらに、切替信号１０６Ａ及び１０６Ｂの期間Ｔ１３によって表される長いアクティブなパルス幅を変化させることにより、注入同期発振器１００の入力信号に対する注入同期発振器１００の出力信号の位相を任意に調整することもできる。従って、中程度のアクティブなパルス幅、及び長いアクティブなパルス幅は、注入同期発振器１００の振動周期Ｔoscの１／３〜１／４などの特定の閾値範囲内に存在するように制御することができる。
【００３８】
図２Ｄには、特定の閾値範囲を超えることができる期間Ｔ14によって表される（切替信号１０６Ａ及び１０６Ｂの）アクティブなパルス幅を示すタイミング図２００Ｄを示している。期間Ｔ14によって表されるアクティブなパルス幅は、期間Ｔ12及びＴ13によって表されるアクティブなパルス幅に比べてはるかに長くすることができる。さらに、図示の期間Ｔx3は、（タイミング波形Ｖ（１０６Ａ、１０６Ｂ）に対応する）切替信号１０６Ａ及び１０６Ｂと、（相補的位相出力信号１１６及び１１８によって表される）注入同期発振器１００の出力信号との位相関係に対応することができる。図２Ｄでは、期間Ｔ14によって表されるアクティブなパルス幅が特定の閾値範囲を超えると、注入同期発振器１００などの注入同期発振器に望ましくない周期的なジッタが発現し得ることを観察することができる。従って、上述したように、注入同期発振器１００は、注入同期発振器１００の相補的位相出力信号１１６及び１１８などの出力信号の１又は２以上の特性を維持するように切替信号１０６Ａ及び１０６Ｂのアクティブなパルス幅を制御する。
【００３９】
図３に、本開示の実施形態による、第１の例示的な注入同期発振器の注入特性を示す。図３の説明は、図１及び図２に関連する。図３に示す注入特性３００では、ｙ軸上に時間Ｔou1を示し、ｘ軸上に時間Ｔinを示している。
【００４０】
この注入特性３００からは、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）によって表される切替信号１０６Ａ及び１０６Ｂが基準エッジに近接する時には、時間Ｔinが変化すると、これに伴って時間Ｔout1及び時間Ｔout2も変化し得ることを観察することができる。この近接性は、時間Ｔinが「−Ｔosc／４〜Ｔosc／４」の範囲内に存在できるようなものとすることができる。時間Ｔout2は、時間Ｔout1にＴosc／４を加えることによって生じることができる。
【００４１】
さらに、この注入特性３００からは、｜Ｔin｜＞＞Ｔoscの時には、時間Ｔout1が時間Ｔinと無関係になって時間Ｔosc／４などの特定のレベルに留まることができることを観察することができる。さらに、注入特性３００が時間Ｔinに依存するようになる時間Ｔinの値の範囲が存在することを観察することもできる。図示のように、注入特性３００は、時間Ｔｌｏｃｋとして参照することができる均衡点において「Ｔout1＝Ｔosc／４」の線を横切ることができる。時間Ｔlockは、ｘ軸に沿った時間Ｔinの値に対応することができる。さらに、時間Ｔlockは、注入特性が時間Ｔinに依存するようになる時間Ｔinの値の範囲内の値に対応する。さらに、時間Ｔlockという上述した均衡点が実現されると、注入同期発振器１００を、タイミング波形Ｖ（１０６Ａ、１０６Ｂ）によって表される入力切替信号１０６Ａ及び１０６Ｂに注入同期することができる。
【００４２】
ある実施形態によれば、注入同期発振器１００は、短絡動作に起因して入力信号位相を追跡し、注入同期発振器１００の出力信号位相をさらに同期させることができる。注入同期発振器１００の入力信号には、注入同期発振器１００出力信号の立ち上がりエッジ及び立ち下がりエッジの両方を同期させることができる。さらに、この注入同期発振器１００の構成は、ハーフレート発振器を入力信号に同期させることもできる。
【００４３】
図４は、本開示の実施形態による第２の例示的な注入同期発振器を示すブロック図である。図４の説明は、図１、図２及び図３に関連する。図４には、第１の利得段４０２Ａ、第２の利得段４０２Ｂ、第３の利得段４０２Ｃ及び第４の利得段４０２Ｄなどの４つの利得段を含む例示的な注入同期発振器４００を示している。さらに、短絡スイッチ４０４Ａ及び４０４Ｂ、並びに短絡スイッチ４０６Ａ及び４０６Ｂなどの２つの短絡スイッチ対も示している。短絡スイッチ４０４Ａ及び４０４Ｂは、切替信号４０８Ａ及び４０８Ｂによってアクティブになるように構成することができる。短絡スイッチ４０６Ａ及び４０６Ｂは、切替信号４１０Ａ及び４１０Ｂによってアクティブになるように構成することができる。さらに、２つの電源端子ＶSS及びＶDD、並びに様々な信号４１２〜４２６も示している。
【００４４】
この実施形態によれば、第１の利得段４０２Ａ、第２の利得段４０２Ｂ、第３の利得段４０２Ｃ及び第４の利得段４０２Ｄなどの４つの利得段は、図１の複数の利得段に対応することができる。この実施形態によれば、電源端子ＶSSは、接地端子に対応することができ、電源端子ＶDDは、高電圧端子に対応することができる。短絡スイッチ４０４Ａ及び４０６Ａは、ＮＭＯＳトランジスタによって実装することができ、短絡スイッチ４０４Ｂ及び４０６Ｂは、ＰＭＯＳトランジスタによって実装することができる。
【００４５】
図４を参照すると、短絡スイッチ４０４Ａ及び４０４Ｂ、並びに短絡スイッチ４０６Ａ及び４０６Ｂなどの２つの短絡スイッチ対は、第４の利得段４０２Ｄと第１の利得段４０２Ａとの間に結合することができる。２つの電源端子ＶSS及びＶDDは、２つの短絡スイッチ対のソース端子又はドレイン端子のいずれか一方に結合することができる。ある実施形態によれば、短絡スイッチ４０４Ａ及び４０４Ｂのゲート端子に切替信号４０８Ａ及び４０８Ｂを付与することができる。短絡スイッチ４０６Ａ及び４０６Ｂのゲート端子には、切替信号４１０Ａ及び４１０Ｂを付与することができる。
【００４６】
ある実施形態によれば、切替信号４１０Ａが低から高に遷移し、切替信号４０８Ｂが同時に高から低に遷移した場合、相補的位相出力信号４１２は、電源端子ＶSSに短絡することができ、相補的位相出力信号４１４は、電源端子ＶDDに短絡することができる。相補的位相出力信号対４１２及び４１４は、第４の利得段４０２Ｄに関連する。ある実施形態によれば、切替信号４１０Ａが低から高に遷移し、切替信号４０８Ｂが同時に高から低に遷移した場合、相補的位相出力信号４１２は、電源端子ＶDDに短絡することができ、相補的位相出力信号４１４は、電源端子ＶSSに短絡することができる。図５に示してさらに説明するように、タイミング波形Ｖ（４１２、４１４）によって表される相補的位相出力信号対４１２及び４１４は、このような短絡シーケンスの影響により、第１の短絡パルスの終了時と第２の短絡パルスの開始時との間に低から高への遷移を強制的に引き起こすことができる。第１の短絡パルスは、切替信号４０８Ａ及び４０８Ｂに対応し、第２の短絡パルスは、切替信号４１０Ａ及び４１０Ｂに対応する。
【００４７】
図５は、本開示の実施形態による、第２の例示的な注入同期発振器の動作を示すタイミング図である。図５の説明は、図４に関連する。図５には、第２の例示的な注入同期発振器４００の動作を示すタイミング図５００を示している。タイミング図５００には、様々なタイミング波形Ｖ（４０８Ａ、４０８Ｂ）、Ｖ（４１０Ａ、４１０Ｂ）、及びＶ（４１２、４１４）を示している。さらに、切替信号４０８Ａ及び４０８Ｂの継続時間Ｔ２のパルス幅、並びに切替信号４１０Ａ及び４１０Ｂの継続時間Ｔ３の別のパルス幅も示している。継続時間Ｔ２及びＴ３は、固定であっても、又は可変であってもよく、Ｔosc／２以下の継続時間とすることができる。
【００４８】
ある実施形態によれば、タイミング波形Ｖ（４０８Ａ、４０８Ｂ）は、短絡スイッチ４０４Ａ及び４０４Ｂに付与される差動電圧を表すことができる。短絡スイッチ４０４Ａ及び４０４Ｂに差動電圧が付与されると、切替信号４０８Ａ及び４０８Ｂが、継続時間Ｔ2秒のパルス幅にわたってアクティブになることができる。同様に、タイミング波形Ｖ（４１０Ａ、４１０Ｂ）は、短絡スイッチ４０６Ａ及び４０６Ｂに付与される差動電圧を表すことができる。短絡スイッチ４０６Ａ及び４０６Ｂに差動電圧が付与されると、切替信号４１０Ａ及び４１０Ｂが、継続時間Ｔ3秒のパルス幅にわたってアクティブになることができる。タイミング波形Ｖ（４１２、４１４）は、第４の利得段４０２Ｄに関連する相補的位相出力信号対４１２及び４１４の差動電圧を表すことができる。
【００４９】
ある実施形態によれば、相補的位相出力信号対４１２及び４１４の任意のエッジを基準エッジとして選択することができる。この選択された基準エッジに対し、様々なタイミング測定を実行することができる。ある実施形態によれば、タイミング波形Ｖ（４０８Ａ、４０８Ｂ）によって表される切替信号４０８Ａ及び４０８Ｂ（第１の短絡パルス）の立ち下がりエッジは、タイミング波形Ｖ（４１０Ａ、４１０Ｂ）によって表される切替信号４１０Ａ及び４１０Ｂ（第２の短絡パルス）の立ち上がりエッジに一致することができる。時間Ｔinputは、基準エッジから、タイミング波形Ｖ（４０８Ａ、４０８Ｂ）によって表される切替信号４０８Ａ及び４０８Ｂの立ち下がりエッジがタイミング波形Ｖ（４１０Ａ、４１０Ｂ）によって表される切替信号４１０Ａ及び４１０Ｂの立ち上がりエッジに一致する時点までを測定した時間に対応することができる。換言すれば、時間Ｔinputは、注入同期発振器４００の入力信号位相として参照することができる。結果として生じる注入同期発振器４００の出力信号位相の変化は、時間Ｔoutputとして示される。
【００５０】
ある実施形態によれば、注入同期発振器４００の出力信号位相の変化を示す時間Ｔoutputをｙ軸上にプロットし、注入同期発振器４００の入力信号位相の変化を示す時間Ｔinputをｘ軸上にプロットすることができる。このプロットは、図３に示して説明した注入特性３００と同様の注入特性を示すことができる。ある実施形態によれば、注入同期発振器４００は、短絡動作の結果として入力信号位相を追跡し、注入同期発振器４００の出力信号位相をさらに同期させることができる。図５では、注入同期発振器４００の出力信号の立ち上がりエッジを注入同期発振器１００の入力信号に同期させることができる。さらに、この注入同期発振器４００の構成は、立ち上がりエッジの同期に起因してフルレート発振器を入力信号に同期させることもできる。
【００５１】
図６は、本開示の実施形態による第３の例示的な注入同期発振器を示すブロック図である。図６の説明は、図１〜図５に関連する。図６には、第１の利得段６０２Ａ、第２の利得段６０２Ｂ、第３の利得段６０２Ｃ及び第４の利得段６０２Ｄなどの４つの相補的利得段を含む第３の例示的な注入同期発振器６００を示している。さらに、短絡スイッチ６０４Ａ及び６０４Ｂ（一方の対）、並びに短絡スイッチ６０６Ａ及び６０６Ｂ（別の対）などの２つの短絡スイッチ対も示している。短絡スイッチ６０４Ａ及び６０４Ｂは、切替信号６０８Ａ及び６０８Ｂによってアクティブになるように構成することができる。短絡スイッチ６０６Ａ及び６０６Ｂは、切替信号６１０Ａ及び６１０Ｂによってアクティブになるように構成することができる。さらに、様々な信号６１２〜６２６も示している。
【００５２】
この実施形態によれば、第１の利得段６０２Ａ、第２の利得段６０２Ｂ、第３の利得段６０２Ｃ及び第４の利得段６０２Ｄなどの４つの利得段は、図１の複数の利得段に対応することができる。様々な信号６１２〜６２６は、図１の様々な信号１０８〜１２２に対応することができる。ある実施形態によれば、短絡スイッチ６０４Ａ及び６０６Ａは、ＮＭＯＳトランジスタによって実装することができ、短絡スイッチ６０４Ｂ及び６０６Ｂは、ＰＭＯＳトランジスタによって実装することができる。
【００５３】
ある実施形態によれば、図示のように、短絡スイッチ６０４Ａ及び６０６Ａによって注入同期発振器６００にもたらされる注入に加え、他の短絡スイッチ対６０６Ａ及び６０６Ｂによって注入同期発振器６００にさらなる注入をもたらすことができる。他の短絡スイッチ対６０６Ａ及び６０６Ｂを用いて、第３の利得段６０２Ｃに関連する相補的位相出力信号対６２４及び６２６を短絡させることもできる。
【００５４】
図７は、本開示の実施形態による第４の例示的な注入同期発振器を示すブロック図である。図７の説明は、図１〜図５に関連する。図７には、第１の利得段７０２Ａ、第２の利得段７０２Ｂ、第３の利得段７０２Ｃ及び第４の利得段７０２Ｄなどの４つの相補的利得段を含む例示的な注入同期発振器７００を示している。さらに、短絡スイッチ７０４Ａ及び７０４Ｂも示している。短絡スイッチ７０４Ａは、ＮＭＯＳトランジスタによって実装することができ、短絡スイッチ７０４Ｂは、ＰＭＯＳトランジスタによって実装することができる。短絡スイッチ７０４Ａ及び７０４Ｂは、切替信号７０８Ａ及び７０８Ｂによってアクティブになるように構成することができる。さらに、様々な信号７０８〜７２２も示している。
【００５５】
例示的な注入同期発振器７００によれば、第２の利得段７０２Ｂは、図示のような交差結合したインバータ対によって実装することができる。さらに、第１の利得段７０２Ａ、第３の利得段７０２Ｃ及び第４の利得段７０２Ｄなどの他の利得段は、利得段の実装に２つのインバータを利用することができる。従って、当業者であれば、様々な実施形態は、いくつかの構成において例示的な注入同期発振器１００、４００、６００及び７００の利得段に１又は２以上のインバータを使用することに限定されるものではないと理解されたい。従って、機能の喪失、並びに本開示の思想及び範囲からの逸脱を伴わずに、１又は２以上の利得段における他の好適なインバータ構成、及び２段リング、３段リング、４段リング又はｎ段リング（ｎは、１よりも大きな整数）発振器構造などの他の発振器構造を利用することもできる。図８に、３段リング発振器構造の例を示す。
【００５６】
図８は、本開示の実施形態による第５の例示的な注入同期発振器を示すブロック図である。図８の説明は、図１〜図５に関連する。図８には、３段リング発振器構造８０４を示す３つの利得段８０２Ａ、８０２Ｂ及び８０２Ｃを有する例示的な注入同期発振器８００を示している。また、第１の利得段８０２Ａと第２の利得段８０２Ｂとの間に結合された短絡スイッチ８０６も示している。短絡スイッチ８０６は、図１で説明した短絡スイッチと同様のものとすることができる。従って、当業者であれば、様々な実施形態は、複数の短絡スイッチの使用に限定されるものではないと理解されたい。従って、機能の喪失、並びに本開示の思想及び範囲からの逸脱を伴わずに、短絡スイッチ８０６などの単一の短絡スイッチ又はスイッチ回路を利用することもできる。１又は２以上の短絡パルスを受け取ることができる短絡スイッチの数は、開示する注入同期発振器１００、４００、６００、７００及び８００が達成すべき目標注入強度に依存することができる。
【００５７】
図９には、本開示の実施形態による第６の例示的な注入同期発振器を示す。図９の説明は、図１〜図８に関連する。図９には、利得段９０２Ａ及び共振器９０２Ｂを含む少なくとも単一の発振器９０２を用いて実装された例示的な注入同期発振器９００を示している。利得段９０２Ａと共振器９０２Ｂとの組み合わせは、Ｌ−Ｃ発振器としての役割を果たすこともできる。さらに、共振器９０２Ｂと並列に位置付けられた短絡スイッチ対９０４Ａ及び９０４Ｂも示している。短絡スイッチ９０４Ａ及び９０４Ｂを用いて、例示的な注入同期発振器９００の出力信号の位相を調整することができる。共振器９０２Ｂは、Ｌ−Ｃ発振器及び／又は例示的な注入同期発振器９００の振動の自励周波数を決定することができる。
【００５８】
図１０Ａ〜図１０Ｅに、本開示の実施形態による、例示的な注入同期発振器の利得段において使用するインバータの複数の構成を示す。図１０Ａ〜図１０Ｅの説明は、図１〜図９に関連する。図１０Ａには、例示的な注入同期発振器１００、４００、６００、７００、８００又は９００の１又は２以上の利得段において使用するインバータ１０１０を示している。このようなインバータは、図１０Ｂ〜図１０Ｅに示す様々な構成で実装することができる。図１０Ｂには、１又は２以上の利得段において使用するＣＭＯＳベースのインバータとして実装されたインバータを示している。ＣＭＯＳベースのインバータは、ＮＭＯＳトランジスタ１０１０Ａ及びＰＭＯＳトランジスタ１０１０Ｂを用いて実装することができる。図１０Ｃ、図１０Ｄ及び図１０Ｅには、例示的な注入同期発振器１００、４００、６００、７００、８００又は９００の１又は２以上の利得段において使用する電流枯渇インバータとして実装されたインバータの様々な構成を示している。電流枯渇インバータは、ＮＭＯＳトランジスタ１０１０Ａ、ＰＭＯＳトランジスタ１０１０Ｂ及び電流源１０１０Ｃなどの３つの主要コンポーネントを用いて実装することができる。また、図１０Ａ〜図１０Ｅには、入力ノードＡ、出力ノードＹＢ、並びに電源端子ＶＳＳ及びＶＤＤも示している。入力ノードＡは、利得段の入力ノードのうちの１つに対応することができる。同様に、出力ノードＹＢは、例示的な注入同期発振器１００、４００、６００、７００、８００又は９００の複数の利得段のうちの１つの利得段の出力ノードの１つに対応することができる。
【００５９】
図１１Ａ、図１１Ｂ及び図１１Ｃには、本開示の実施形態による、注入同期発振器において使用される相補的利得段の複数の構成を示す。図１１Ａ、図１１Ｂ及び図１１Ｃの説明は、図１〜図９に関連する。図１１Ａには、注入同期発振器１００、４００、６００、７００、８００又は９００と共に使用できる、インバータ１０１０などの交差結合したインバータ対を含む利得段を示している。さらに、この交差結合構成で使用されるインバータは、図１０Ｂ〜図１０Ｅに示すインバータのいずれか１つの構成に対応することができる。図１１Ｂには、ＣＭＬ回路を用いて実装された利得段インバータを示している。図示のように、ＣＭＬ回路は、ＮＭＯＳトランジスタ１０１０Ａなどの２つのＮＭＯＳ差動トランジスタ、第１の抵抗器１１１０及び第２の抵抗器１１２０などの２つの差動抵抗器、並びに電流源１１３０を含むことができる。図１１Ｃには、ＣＭＬ回路の別の構成を用いて実装された利得段インバータを示している。図示のように、ＣＭＬ回路の他の構成は、ＰＭＯＳトランジスタ１０１０Ｂなどの２つのＰＭＯＳ差動トランジスタ、第１の抵抗器１１１０及び第２の抵抗器１１２０などの２つの差動抵抗器、並びに電流源１１３０を含むことができる。
【００６０】
図１２Ａ、図１２Ｂ、図１２Ｃ及び図１２Ｄには、本開示の実施形態による、注入同期発振器において使用される短絡スイッチの複数の構成を示す。図１２Ａ、図１２Ｂ、図１２Ｃ及び図１２Ｄの説明は、図１〜図９、図１０Ａ〜図１０Ｅ、及び図１１Ａ〜図１１Ｃに関連する。図１２Ａ〜図１２Ｄを参照すると、相補的位相出力信号対１２２０及び１２３０が存在する。相補的位相出力信号対は、相補的位相出力信号対１１２及び１１４（図１）に対応することができる。図１２Ａには、ＰＭＯＳトランジスタ１０１０ＢなどのＰＭＯＳトランジスタに対して並列構成にあるＮＭＯＳトランジスタ１０１０ＡなどのＮＭＯＳトランジスタを含む短絡スイッチ構成を示している。ＮＭＯＳトランジスタ１０１０Ａ及びＰＭＯＳトランジスタ１０１０Ｂは、切替信号１２１０Ａ及び１２１０Ｂなどの切替信号対によってアクティブにすることができる。切替信号１２１０Ａ及び１２１０Ｂは、切替信号１０６Ａ及び１０６Ｂ（図１）に対応することができる。図１２Ｂには、単一のＮＭＯＳトランジスタを用いた短絡スイッチ実装を示している。単一のＮＭＯＳトランジスタは、切替信号１０６Ａなどの切替信号によってアクティブにすることができる。図１２Ｃには、単一のＰＭＯＳトランジスタを用いた短絡スイッチ実装を示している。単一のＰＭＯＳトランジスタは、切替信号１０６Ｂなどの切替信号によってアクティブにすることができる。図１２Ｄには、並列構成で結合された１又は２以上のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いた短絡スイッチの実装をさらに示している。１又は２以上のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの対の各々は、切替信号１０６Ａ及び１０６Ｂなどの切替信号対によってアクティブにすることができる。ある実施形態によれば、注入同期発振器１００、４００、６００、７００、８００又は９００が達成すべき目標注入強度を、１又は２以上の短絡パルスを受け取ることができるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタなどの短絡スイッチの数によって定めることができる。注入強度は、図３に示す注入特性の傾きを表す。具体的には、Ｔin＝Ｔlockである領域の周囲の特性の傾きを表す。短絡パルスを用いてより多くのスイッチを同時にアクティブにすることにより、注入特性の傾きを大きくすることができる。逆に、アクティブにするスイッチを少なくすることにより、この傾きを小さくすることができる。注入同期発振器の位相追跡帯域幅は、注入特性の傾きに直接関連する。従って、アクティブにするスイッチの数を調整すると、注入同期発振器の位相追跡帯域幅も調整されるようになる。
【００６１】
図１３Ａ及び図１３Ｂは、本開示の実施形態による、例示的な注入同期発振器の切替信号を生成する例示的なエッジ検出器のブロック図である。図１３Ａには、エッジ検出器（ＥＤＥＴ）１３０２を示している。図１に示す第１の例示的な注入同期発振器１００を例を取ることにより、ＥＤＥＴ１３０２を用いた切替信号の生成について説明する。しかしながら、第１の例示的な注入同期発振器１００の代わりに、注入同期発振器４００、６００、７００、８００及び９００などの例示的な注入同期発振器のうちのいずれか１つをＥＤＥＴ１３０２と共に使用することもできる。さらに、入力信号１３０４、並びに図１に示すような相補的切替信号１０６Ａ及び１０６Ｂ、相補的位相出力信号対１０８及び１１０、相補的位相出力信号対１１６及び１１８などの他の様々な信号も示している。
【００６２】
図１３Ａを参照すると、注入同期発振器１００に含まれる短絡スイッチ１０４Ａ及び１０４Ｂには、相補的切替信号１０６Ａ及び１０６Ｂを供給することができる。ＥＤＥＴ１３０２は、任意のデューティサイクルに関連し得る、相補的切替信号１０６Ａ及び１０６Ｂを生成できる入力信号１３０４を受け取るように構成することができる。相補的切替信号１０６Ａ及び１０６Ｂは、特定のパルス幅継続時間にわたってアクティブになることができる。相補的切替信号１０６Ａ及び１０６Ｂの生成は、入力信号１３０４の少なくとも１つの特定のエッジに依存することができる。入力信号１３０４の特定のエッジは、入力信号１３０４の立ち上がりエッジ又は立ち下がりエッジに対応することができる。相補的切替信号１０６Ａ及び１０６Ｂの生成については、図１４Ａ〜図１４Ｃにおいて説明する。
【００６３】
図１３Ｂには、図１３ＡのＥＤＥＴ１３０２の例示的な内部要素を示している。ＥＤＥＴ１３０２内の遅延コンポーネント１３０２Ａ及びデジタルゲート１３０２Ｂを示す。遅延コンポーネント１３０２Ａは、「１」よりも大きな奇数に対応する「Ｎ」個の一連のインバータに対応することができる。デジタルゲート１３０２Ｂは、「ＡＮＤ」ゲート又は「ＸＯＲ」ゲートに対応することができる。ＥＤＥＴ１３０２は、入力信号１３０４の特定のエッジの特定の幅を時間的に切り詰めた相補的切替信号１０６Ａ及び１０６Ｂなどの出力パルスを生成できるあらゆる好適な構造で構成することができると理解されたい。
【００６４】
図１４Ａ〜図１４Ｃは、本開示の実施形態による、切替信号を生成する例示的なエッジ検出器の動作を示すタイミング図である。図１４Ａ〜図１４Ｃの説明は、図１３Ａ及び図１３Ｂに関連する。図１４には、ＥＤＥＴ１３０２の動作を示すタイミング図１４００Ａを示している。このタイミング図には、様々なタイミング波形１４０２〜１４０８を示す。タイミング波形１４０２は、入力信号１３０４に対応することができる。タイミング波形１４０４は、遅延コンポーネント１３０２Ａの出力に対応することができる。タイミング波形１４０６及び１４０８は、図１で説明した切替信号１０６Ａ及び１０６Ｂに対応することができる。
【００６５】
図１４Ａを参照すると、デジタルゲート１３０２Ｂは、相補的出力を有するＡＮＤゲートを含むことができる。タイミング波形１４０２によって表される入力信号１３０４の立ち上がりエッジに起因して、タイミング波形１４０６及び１４０８によって表される相補的切替信号１０６Ａ及び１０６Ｂがアクティブであることを観察することができる。相補的切替信号１０６Ａ及び１０６Ｂのアクティブなパルス幅は、遅延コンポーネント１３０２ＡのＮ個のインバータ全体の時間遅延によって制御することができる。矢印表示１４１０は、入力信号１３０４の、この場合は立ち上がりエッジなどの特定のエッジに依存して（タイミング波形１４０６及び１４０８として示す）相補的切替信号１０６Ａ及び１０６Ｂが生成されることを示す。
【００６６】
同様に、図１４Ｂには、タイミング図１４００Ｂを示す。このタイミング図１４００Ｂでは、遅延コンポーネント１３０２Ａ及びデジタルゲート１３０２Ｂの構成のわずかな変化により、タイミング波形１４０２によって表される入力信号１３０４の立ち下がりエッジに依存してタイミング波形１４０６及び１４０８によって表される相補的切替信号１０６Ａ及び１０６Ｂが生成されることを観察することができる。
【００６７】
図１４Ｃには、（図１３Ｂの）デジタルゲート１３０２ＢがＸＯＲゲートに対応することができるタイミング図１４００Ｃを示す。タイミング図１４００Ｃで観察されるように、このようなデジタルゲート１３０２Ｂの構成の変化、又は遅延コンポーネント１３０２Ａ及びデジタルゲート１３０２Ｂの構成の他の変化が生じると、（タイミング波形１４０６及び１４０８によって表される）相補的切替信号１０６Ａ及び１０６Ｂを、タイミング波形１４０２によって表される入力信号１３０４の立ち上がりエッジ及び立ち下がりエッジの両方に依存して生成できるようになる。
【００６８】
図１５は、本開示の実施形態によるジッタ低減方法を示すフローチャートである。図１５には、フローチャート１５００を示す。フローチャート１５００の説明は、図１〜図９、図１０Ａ〜図１０Ｅ、図１１Ａ〜図１１Ｃ、及び図１２Ａ〜図１２Ｄに関連する。この方法は、１５０２から開始して１５０４に進む。
【００６９】
１５０４において、注入同期発振器１００などの注入同期発振器の１又は２以上の回路が、注入同期発振器１００の第１の利得段１０２Ａなどの１又は２以上の利得段から、相補的位相出力信号対１１２及び１１４などの相補的位相出力信号対を受け取ることができる。
【００７０】
１５０６において、切替信号１０６Ａ及び１０６Ｂなどの１又は２以上の切替信号４０８を受け取ることができる。１５０８において、受け取った相補的位相出力信号対を短絡させることができる。受け取った相補的位相出力信号対は、相補的位相出力信号対１１２及び１１４などの受け取った相補的位相出力信号対間の短絡を可能にする１又は２以上の受け取った切替信号を利用して短絡させることができる。受け取った相補的位相出力信号対を短絡させることにより、注入同期発振器１００の入力信号と出力信号との間の位相差を減少させることができる。その後、制御は１５１０に進む。
【００７１】
例示的な注入同期発振器１００、４００、６００、７００、８００又は９００などの開示する注入同期発振器の様々な実施形態は、複数の利点をもたらすことができる。例えば、従来のＰＬＬは、明確な位相検出器、明確なループフィルタ及び明確なフィードバックを有する。開示する注入同期発振器は、明確な位相検出器、明確なループフィルタ及び明確なフィードバックを必要とせずにＰＬＬの機能を実行することができる。これらのコンポーネントが明確に使用されないので、開示する注入同期発振器のチップ領域は、フィードバックループ又は制御ループを提供する従来の回路に比べて大幅に縮小することができる。さらに、少なくとも短絡スイッチを用いた短絡動作による注入を提供することができる。開示する注入同期発振器は、全体的遅延を短縮し、閉ループの周囲の帯域幅を最大化して位相ノイズ又はジッタを低減するために使用できるとともに、入力データストリームの位相ノイズ又はジッタの追跡にも役立つ。
【００７２】
さらに、ジッタの抑制量又はジッタの追跡量は、閉ループの帯域幅の量に大きく依存する。この閉ループの帯域幅が広い場合、発振器のさらに本質的なジッタを抑制し、或いは入力ジッタのさらなる追跡を可能にすることができる。例えば、通常、従来のＰＬＬは長い遅延を有する。この遅延は、形成又は達成できる物理的に実現可能な帯域幅に制約を課す。例えば、１０ＭＨｚの入力周波数では、従来のＰＬＬにおける達成可能な又は現実的な帯域幅は、この入力周波数の１／２０又は１／１０とすることができ、例えば１０ＭＨｚの入力周波数では、達成できる最大帯域幅は、１ＭＨｚなどの非常に小さなものとなり得る。これにより、ジッタをどれだけ最小化できるか、或いはどれほどの追跡を達成できるかに制約が課される。
【００７３】
例示的な注入同期発振器１００、４００、６００、７００、８００又は９００などの開示する注入同期発振器は、クロック生成／再生用途における入力データストリームの位相ノイズ又はジッタの高精度な追跡を実現する低遅延及び高帯域幅を有する。さらに、開示する注入同期発振器は、周波数合成用途における位相ノイズ又はジッタの最小化を強化することもできる。開示する注入同期発振器は、高帯域幅に起因して高出力効率を提供することができる。
【００７４】
いくつかの実施形態を参照しながら本開示について説明したが、当業者であれば、本開示の範囲から逸脱することなく様々な変更を行うことも、同等物を代用することもできると理解するであろう。また、本開示の範囲から逸脱することなく、特定の状況又は材料を本開示の教示に適合させるように多くの修正を行うこともできる。従って、本開示は、開示した特定の実施形態に限定されるものではなく、添付の特許請求の範囲に該当する全ての実施形態を含むことが意図されている。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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