(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素基板からなる半導体ウエハと、前記半導体ウエハの上面に形成された第１導電型のドリフト層と、前記ドリフト層の表層に形成された第２導電型のウェル層と、前記ウェル層の表層に形成された第１導電型のソース層とを備えた複数の半導体素子チップの通電検査を行う通電検査装置であり、
それぞれの前記半導体素子チップは、
前記ドリフト層と前記ウェル層とからなるｐｎ接合部と、
前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、
前記通電検査装置は、
複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、
前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、
前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、
前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、
前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、
前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に前記半導体素子チップの積層欠陥の成長が飽和するまで電流を流す、
通電検査装置。
【請求項２】
前記第２の通電機構は、前記半導体素子チップの温度を制御可能である、
請求項１に記載の通電検査装置。
【請求項３】
前記通電検査装置は、さらに、
少なくとも複数の前記半導体素子チップを浸す、絶縁性の液体と、
前記液体を入れる容器とを備える、
請求項２に記載の通電検査装置。
【請求項４】
複数の半導体素子チップの通電検査を行う通電検査装置であり、
それぞれの前記半導体素子チップは、
１つの半導体ウエハの上面に設けられ、
ｐｎ接合部と、
前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、
前記通電検査装置は、
複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、
前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、
前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、
前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、
前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、
前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に電流を流し、
平面視において重なって設けられる複数の前記半導体ウエハの上面に設けられる複数の前記半導体素子チップの通電検査を行う通電検査装置であり、
前記通電検査装置は、さらに、
隣接する前記半導体ウエハ同士に挟まれて設けられる、少なくとも１つの導電性の第３の緩衝材を備え、
前記第３の緩衝材は、隣接する前記半導体ウエハのうちの第１の半導体ウエハにおける前記半導体素子チップの前記表面電極に跨って設けられ、かつ、前記半導体ウエハのうちの、前記第１の半導体ウエハと隣接する第２の半導体ウエハの前記裏面電極に接触する、
通電検査装置。
【請求項５】
複数の半導体素子チップの通電検査を行う通電検査装置であり、
それぞれの前記半導体素子チップは、
１つの半導体ウエハの上面に設けられ、
ｐｎ接合部と、
前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、
前記通電検査装置は、
複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、
前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、
前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、
前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、
前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、
前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に電流を流し、
前記第１の緩衝材は、
複数の前記表面電極に跨って設けられる、導電性の第４の緩衝材と、
前記第４の緩衝材が設けられていない複数の前記表面電極に跨って設けられる、導電性の第５の緩衝材とを備え、
前記第１の通電機構は、
前記表面電極との間で前記第４の緩衝材を挟む位置に設けられる第３の通電機構と、
前記表面電極との間で前記第５の緩衝材を挟む位置に設けられる第４の通電機構とを備える、
通電検査装置。
【請求項６】
複数の半導体素子チップの通電検査を行う通電検査方法であり、
それぞれの前記半導体素子チップは、１つの半導体ウエハの上面に設けられ、かつ、ｐｎ接合部を有し、
それぞれの前記半導体素子チップは、前記ｐｎ接合部の第１の端部に接続される表面電極を備え、
複数の前記表面電極に跨る、導電性の第１の緩衝材を設け、
複数の前記半導体素子チップにおける前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に跨る、導電性の第２の緩衝材を設け、
前記表面電極との間で前記第１の緩衝材を挟む位置に、第１の通電機構を設け、
前記ｐｎ接合部の前記第２の端部との間で前記第２の緩衝材を挟む位置に、第２の通電機構を設け、
前記第１の通電機構と前記第２の通電機構とを用いて、前記ｐｎ接合部の順方向に電流を流し、
前記ｐｎ接合部の順方向に電流を流した後、少なくとも前記第２の緩衝材と、前記第２の通電機構とを除去し、かつ、前記ｐｎ接合部の前記第２の端部に接続される裏面電極を設ける、
通電検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に開示される技術は、通電検査装置、および、通電検査方法に関するものである。
【背景技術】
【０００２】
炭化珪素半導体では、ｐｎ接合ダイオードに順方向電流を流した場合に発生する電子と正孔とが再結合する際に、炭化珪素半導体中に存在する欠陥から積層欠陥が成長する場合がある。
【０００３】
積層欠陥が生じた領域では電流が流れなくなるため、電流のオンオフ制御を行う金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）素子、または、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）素子などを炭化珪素半導体を用いて形成する場合には、積層欠陥の成長によってオン抵抗が増大するという問題がある。
【０００４】
積層欠陥の発生を検出する方法としては、たとえば、特許文献１（特開２００５−１６７０３５号公報）に開示されるような、ｐｎ接合ダイオードに１００Ａ／ｃｍ２の順方向電流を１時間流して、順方向電圧の上昇を検出する方法がある。
【０００５】
また、たとえば、特許文献２（国際公開第２０１４／１４８２９４号）に開示されるような検出方法もある。すなわち、半導体素子の温度を、たとえば、１５０℃以上、かつ、２３０℃以下に設定して、半導体素子のｐｎ接合に電流密度が、たとえば、１２０Ａ／ｃｍ２以上、かつ、４００Ａ／ｃｍ２以下である順方向電流を、半導体素子に対して継続して流す。そして、順方向抵抗の上昇が飽和状態となった場合に順方向抵抗の変化度合いを算出し、算出された変化度合いがしきい値未満であるか否かを判定するという方法である。
【０００６】
特許文献２（国際公開第２０１４／１４８２９４号）において開示された通電検査装置は、炭化珪素の半導体素子チップの裏面電極に接触する冷却板と、炭化珪素の半導体素子チップの表面電極に接触する電極とを備える。そして、特許文献２において開示された通電検査装置は、電極と冷却板とで炭化珪素の半導体素子チップを挟んで圧力を加え、電極と冷却板との間にｐｎ接合の順方向電流を流す。
【０００７】
順方向電流を流すと、積層欠陥の起点となる欠陥を含む半導体素子チップでは、積層欠陥が成長する。したがって、オン抵抗が増加する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１６７０３５号公報
【特許文献２】国際公開第２０１４／１４８２９４号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
炭化珪素半導体装置は、オフ角を有する炭化珪素半導体基板上においてエピタキシャル層を備える。エピタキシャル層は、炭化珪素膜をエピタキシャル成長させることによって形成される。オフ角を有する炭化珪素半導体基板の上に炭化珪素膜をエピタキシャル成長させると、ステップフロー成長となり欠陥の少ない良質なエピタキシャル層を形成することができる。
【００１０】
一方で、たとえば、特開２０１３−２３２５７４号公報に開示されるように、積層欠陥はステップフロー成長の方向と直行する方向に成長する。したがって、半導体素子の電流通電領域の端部まで積層欠陥が成長すると、その成長は止まりオン抵抗の増加は飽和する。たとえば、４００Ａ／ｃｍ２以下の電流では、電流密度を上げるほど積層欠陥の成長速度を上げることができるため、短い時間でオン抵抗の増加が飽和する。
【００１１】
また、電流通電時の温度が高いほど、短い時間でオン抵抗の増加が飽和する。しかしながら、温度を、たとえば、２３０℃以上に上げると、裏面電極に、たとえば、Ｎｉ／Ａｕの積層膜が使用されていた場合には、Ａｕ表面が酸化する。そうすると、半導体素子チップを組み立てる際に半田で接合する場合には、半田の濡れ性が悪化するため接合ができなくなる場合がある。そのため、通電時間を短くするために温度を高めることには制限があった。このような事情から、積層欠陥が飽和するまでの通電時間は数分程度が必要となり、複数の半導体素子チップの通電検査を行う場合などの通電時間が長くなる原因の１つとなっていた。
【００１２】
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、複数の半導体素子チップの通電検査を行う場合であっても、通電時間を短くすることができる技術に関するものである。
【課題を解決するための手段】
【００１３】
本願明細書に開示される技術の第１の態様は、第１導電型の炭化珪素基板からなる半導体ウエハと、前記半導体ウエハの上面に形成された第１導電型のドリフト層と、前記ドリフト層の表層に形成された第２導電型のウェル層と、前記ウェル層の表層に形成された第１導電型のソース層とを備えた複数の半導体素子チップの通電検査を行う通電検査装置であり、それぞれの前記半導体素子チップは、前記ドリフト層と前記ウェル層とからなるｐｎ接合部と、前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、前記通電検査装置は、複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に前記半導体素子チップの積層欠陥の成長が飽和するまで電流を流す。
また、本願明細書に開示される技術の第２の態様は、複数の半導体素子チップの通電検査を行う通電検査装置であり、それぞれの前記半導体素子チップは、１つの半導体ウエハの上面に設けられ、ｐｎ接合部と、前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、前記通電検査装置は、複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に電流を流し、平面視において重なって設けられる複数の前記半導体ウエハの上面に設けられる複数の前記半導体素子チップの通電検査を行う通電検査装置であり、前記通電検査装置は、さらに、隣接する前記半導体ウエハ同士に挟まれて設けられる、少なくとも１つの導電性の第３の緩衝材を備え、前記第３の緩衝材は、隣接する前記半導体ウエハのうちの第１の半導体ウエハにおける前記半導体素子チップの前記表面電極に跨って設けられ、かつ、前記半導体ウエハのうちの、前記第１の半導体ウエハと隣接する第２の半導体ウエハの前記裏面電極に接触する。
また、本願明細書に開示される技術の第３の態様は、複数の半導体素子チップの通電検査を行う通電検査装置であり、それぞれの前記半導体素子チップは、１つの半導体ウエハの上面に設けられ、ｐｎ接合部と、前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、前記通電検査装置は、複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に電流を流し、前記第１の緩衝材は、複数の前記表面電極に跨って設けられる、導電性の第４の緩衝材と、前記第４の緩衝材が設けられていない複数の前記表面電極に跨って設けられる、導電性の第５の緩衝材とを備え、前記第１の通電機構は、前記表面電極との間で前記第４の緩衝材を挟む位置に設けられる第３の通電機構と、前記表面電極との間で前記第５の緩衝材を挟む位置に設けられる第４の通電機構とを備える。
【００１４】
また、本願明細書に開示される技術の第４の態様は、複数の半導体素子チップの通電検査を行う通電検査方法であり、それぞれの前記半導体素子チップは、１つの半導体ウエハの上面に設けられ、かつ、ｐｎ接合部を有し、それぞれの前記半導体素子チップは、前記ｐｎ接合部の第１の端部に接続される表面電極を備え、複数の前記表面電極に跨る、導電性の第１の緩衝材を設け、複数の前記半導体素子チップにおける前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に跨る、導電性の第２の緩衝材を設け、前記表面電極との間で前記第１の緩衝材を挟む位置に、第１の通電機構を設け、前記ｐｎ接合部の前記第２の端部との間で前記第２の緩衝材を挟む位置に、第２の通電機構を設け、前記第１の通電機構と前記第２の通電機構とを用いて、前記ｐｎ接合部の順方向に電流を流し、前記ｐｎ接合部の順方向に電流を流した後、少なくとも前記第２の緩衝材と、前記第２の通電機構とを除去し、かつ、前記ｐｎ接合部の前記第２の端部に接続される裏面電極を設ける。
【発明の効果】
【００１５】
本願明細書に開示される技術の第１の態様は、第１導電型の炭化珪素基板からなる半導体ウエハと、前記半導体ウエハの上面に形成された第１導電型のドリフト層と、前記ドリフト層の表層に形成された第２導電型のウェル層と、前記ウェル層の表層に形成された第１導電型のソース層とを備えた複数の半導体素子チップの通電検査を行う通電検査装置であり、それぞれの前記半導体素子チップは、前記ドリフト層と前記ウェル層とからなるｐｎ接合部と、前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、前記通電検査装置は、複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に前記半導体素子チップの積層欠陥の成長が飽和するまで電流を流すものである。このような構成によれば、複数の半導体素子チップの通電検査を行う場合であっても、通電時間を短くすることができる。
また、本願明細書に開示される技術の第２の態様は、複数の半導体素子チップの通電検査を行う通電検査装置であり、それぞれの前記半導体素子チップは、１つの半導体ウエハの上面に設けられ、ｐｎ接合部と、前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、前記通電検査装置は、複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に電流を流し、平面視において重なって設けられる複数の前記半導体ウエハの上面に設けられる複数の前記半導体素子チップの通電検査を行う通電検査装置であり、前記通電検査装置は、さらに、隣接する前記半導体ウエハ同士に挟まれて設けられる、少なくとも１つの導電性の第３の緩衝材を備え、前記第３の緩衝材は、隣接する前記半導体ウエハのうちの第１の半導体ウエハにおける前記半導体素子チップの前記表面電極に跨って設けられ、かつ、前記半導体ウエハのうちの、前記第１の半導体ウエハと隣接する第２の半導体ウエハの前記裏面電極に接触する。このような構成によれば、複数の半導体素子チップの通電検査を行う場合であっても、通電時間を短くすることができる。
また、本願明細書に開示される技術の第３の態様は、複数の半導体素子チップの通電検査を行う通電検査装置であり、それぞれの前記半導体素子チップは、１つの半導体ウエハの上面に設けられ、ｐｎ接合部と、前記ｐｎ接合部の第１の端部に接続される表面電極とを備え、前記通電検査装置は、複数の前記表面電極に跨って設けられる、導電性の第１の緩衝材と、前記半導体ウエハの下面に設けられる裏面電極に接触する、導電性の第２の緩衝材と、前記表面電極との間で前記第１の緩衝材を挟む位置に設けられる第１の通電機構と、前記裏面電極との間で前記第２の緩衝材を挟む位置に設けられる第２の通電機構とを備え、前記半導体ウエハの前記裏面電極は、前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に接続され、前記第１の通電機構、および、前記第２の通電機構は、前記ｐｎ接合部の順方向に電流を流し、前記第１の緩衝材は、複数の前記表面電極に跨って設けられる、導電性の第４の緩衝材と、前記第４の緩衝材が設けられていない複数の前記表面電極に跨って設けられる、導電性の第５の緩衝材とを備え、前記第１の通電機構は、前記表面電極との間で前記第４の緩衝材を挟む位置に設けられる第３の通電機構と、前記表面電極との間で前記第５の緩衝材を挟む位置に設けられる第４の通電機構とを備える。このような構成によれば、複数の半導体素子チップの通電検査を行う場合であっても、通電時間を短くすることができる。
【００１６】
また、本願明細書に開示される技術の第４の態様は、複数の半導体素子チップの通電検査を行う通電検査方法であり、それぞれの前記半導体素子チップは、１つの半導体ウエハの上面に設けられ、かつ、ｐｎ接合部を有し、それぞれの前記半導体素子チップは、前記ｐｎ接合部の第１の端部に接続される表面電極を備え、複数の前記表面電極に跨る、導電性の第１の緩衝材を設け、複数の前記半導体素子チップにおける前記ｐｎ接合部の前記第１の端部とは反対側の端部である第２の端部に跨る、導電性の第２の緩衝材を設け、前記表面電極との間で前記第１の緩衝材を挟む位置に、第１の通電機構を設け、前記ｐｎ接合部の前記第２の端部との間で前記第２の緩衝材を挟む位置に、第２の通電機構を設け、前記第１の通電機構と前記第２の通電機構とを用いて、前記ｐｎ接合部の順方向に電流を流し、前記ｐｎ接合部の順方向に電流を流した後、少なくとも前記第２の緩衝材と、前記第２の通電機構とを除去し、かつ、前記ｐｎ接合部の前記第２の端部に接続される裏面電極を設ける。このような構成によれば、複数の半導体素子チップの通電検査を行う場合であっても、通電時間を短くすることができる。
【００１７】
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に関する、半導体素子チップを実現するための構成を概略的に例示する平面図である。
【図２】図１における電流通電部のＡ−Ａ断面を例示する断面図である。
【図３】さらに順方向電流を流し続けた場合の、実施の形態に関する半導体素子チップの構成を概略的に例示する平面図である。
【図４】実施の形態に関する、通電検査装置を実現するための構成を概略的に例示する断面図である。
【図５】実施の形態に関する、通電検査装置の動作を例示するフローチャートである。
【図６】実施の形態に関する、通電検査装置の動作を例示するフローチャートである。
【図７】実施の形態に関する、通電スクリーニング時の通電検査装置の構成を概略的に例示する断面図である。
【図８】実施の形態に関する、裏面ドレイン電極が形成された半導体素子チップの構成を概略的に例示する断面図である。
【図９】実施の形態に関する、通電検査装置の動作を例示するフローチャートである。
【図１０】実施の形態に関する、予備テスト後の炭化珪素半導体装置の構成を概略的に例示する断面図である。
【図１１】実施の形態に関する、予備テスト後の炭化珪素半導体装置の構成を概略的に例示する断面図である。
【図１２】実施の形態に関する、通電検査装置を実現するための構成を概略的に例示する断面図である。
【図１３】実施の形態に関する、通電検査装置を実現するための構成を概略的に例示する断面図である。
【図１４】実施の形態に関する、通電検査装置を実現するための構成を概略的に例示する断面図である。
【発明を実施するための形態】
【００１９】
以下、添付される図面を参照しながら実施の形態について説明する。
【００２０】
なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
【００２１】
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を省略する場合がある。
【００２２】
また、以下に記載される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
【００２３】
＜第１の実施の形態＞
以下、本実施の形態に関する通電検査装置、および、通電検査方法について説明する。
【００２４】
なお、以下では、第１の導電型がｎ型であり、第２の導電型がｐ型であるとして説明する。
【００２５】
＜通電検査装置の構成について＞
図１は、本実施の形態に関する半導体素子チップを実現するための構成を概略的に例示する平面図である。
【００２６】
図１に例示されるように、ＭＯＳＦＥＴの半導体素子チップ１は、ＭＯＳＦＥＴの電流通電部２と、ゲートパッド部３と、終端部４とを備える。
【００２７】
ＭＯＳＦＥＴの半導体素子チップ１は、オフ角を有する炭化珪素半導体基板の上面に形成される。ゲートパッド部３は、オン信号およびオフ信号を印加する。終端部４は、耐圧を確保するための領域である。
【００２８】
ここで、半導体素子チップ１には、積層欠陥の起点となる欠陥５と、積層欠陥６および積層欠陥７とが形成される。なお、図１における矢印の方向は、ステップフロー方向である。
【００２９】
図２は、図１における電流通電部２のＡ−Ａ断面を例示する断面図である。図２に例示されるように、半導体素子チップは、オフ角を有する第１の導電型の炭化珪素半導体基板１１と、炭化珪素半導体基板１１の上面に形成されるドリフト層１２とを備える。
【００３０】
ドリフト層１２は、炭化珪素半導体基板１１の上面においてステップフロー成長で形成される、第１の導電型の炭化珪素エピタキシャル膜である。
【００３１】
また、半導体素子チップは、ドリフト層１２の表層に形成される第２の導電型のウェル層１３と、ウェル層１３の表層に形成される第１の導電型のソース層１４と、ウェル層１３の表層に形成される高濃度の第２の導電型のコンタクト注入層１５とを備える。
【００３２】
また、半導体素子チップは、ソース層１４とドリフト層１２とに挟まれたウェル層１３に接触して形成されるゲート絶縁膜１７と、ゲート絶縁膜１７に接触して形成されるゲート電極１６と、ゲート電極１６を覆って形成される層間絶縁膜１８とを備える。
【００３３】
ゲート電極１６は、たとえば、導電性のポリシリコン膜を含む。また、ゲート電極１６は、図１におけるゲートパッド部３に接続される。
【００３４】
ゲート絶縁膜１７は、たとえば、ＳｉＯ２を含む。層間絶縁膜１８は、たとえば、ＳｉＯ２を含む。
【００３５】
また、半導体素子チップは、ソース電極１９と、炭化珪素半導体基板１１の下面に形成される裏面コンタクト電極２０と、裏面コンタクト電極２０の下面に形成される裏面ドレイン電極２１と、裏面ドレイン電極２１の下面に形成される裏面ドレイン電極２２とを備える。
【００３６】
ソース電極１９は、たとえば、アルミニウム（Ａｌ）金属を含む。ソース電極１９は、コンタクト注入層１５およびソース層１４に接続される。
【００３７】
裏面コンタクト電極２０は、たとえば、ニッケルシリサイドを含む。また、裏面ドレイン電極２１および裏面ドレイン電極２２は、積層金属膜である。裏面ドレイン電極２１は、たとえば、ニッケルであり、裏面ドレイン電極２２は、たとえば、金である。
【００３８】
また、図２においては、図１に対応する積層欠陥６が例示される。
【００３９】
次に、半導体素子チップのオンオフ動作、たとえば、ＭＯＳＦＥＴのオンオフ動作について説明する。以下では、第１の導電型はｎ型半導体であり、第２の導電型がｐ型半導体である場合について説明する。
【００４０】
ゲート電極１６に正のオン電圧が印加されると、ゲート電極１６と平面視において重なる領域のウェル層１３の表層に、ｎ型の反転チャネル層が形成される。
【００４１】
そして、ｎ型の反転チャネル層を介して、ソース層１４とドリフト層１２とが接続される。したがって、ソース電極１９と、裏面ドレイン電極２１および裏面ドレイン電極２２との間に電流が流れるようになる。
【００４２】
ゲート電極１６にオフ電圧が印加されると、上記のｎ型の反転チャネル層は形成されず、ソース電極１９と、裏面ドレイン電極２１および裏面ドレイン電極２２との間に電流が流れない。
【００４３】
半導体素子を用いてインバータ装置を構成した場合の実際のオンオフ動作では、オフ時に、ｐ型のウェル層１３とｎ型のドリフト層１２との間のｐｎ接合で構成されるボディダイオードに、順方向電流８が流れるタイミングがある。
【００４４】
図２においては、ｐ型のウェル層１３とｎ型のドリフト層１２との間のｐｎ接合を示すｐｎ接合部１００が開示される。ｐｎ接合部１００のソース側は、表面電極であるソース電極１９に接続される。ｐｎ接合部１００のドレイン側は、裏面電極である、裏面ドレイン電極２１および裏面ドレイン電極２２に接続される。
【００４５】
炭化珪素半導体のｐｎ接合部１００に順方向電流８が流れると、電流通電時に発生した電子と正孔とが再結合する際のエネルギーによって積層欠陥６が成長する場合がある。
【００４６】
図１に例示されるように、積層欠陥６は、起点となる欠陥５から発生してエピタキシャル層であるドリフト層１２のステップフロー成長方向と直交する方向に成長する。ここで、ステップフロー方向の成長は、エピタキシャル層であるドリフト層１２の膜厚で制限される。
【００４７】
たとえば、炭化珪素半導体基板１１とドリフト層１２との間の界面に起点となる欠陥５があった場合には、たとえば、オフ角が４°であり、かつ、ドリフト層１２の膜厚が３０μｍである場合、積層欠陥６の幅は、
【００４８】
【数１】
0006628688.tif 000002
【００４９】
に制限される。ｐｎ接合部１００に順方向電流８を流し続けると、積層欠陥６はステップフロー成長方向と直交する方向に成長する。そして、積層欠陥６は、半導体素子チップの電流通電部２の端部に達するまで成長する。
【００５０】
図１に例示される場合では、積層欠陥７は、電流通電部２の上端に達するまで成長している。一方で、積層欠陥６は、電流通電部２の中央部分まで成長している。
【００５１】
図１、または図２に例示された積層欠陥６が形成された領域、および、積層欠陥７が形成された領域では電流が流れなくなるため、オン抵抗が増加する。
【００５２】
図３は、さらにｐｎ接合部１００に順方向電流８を流し続けた場合の、本実施の形態に関する半導体素子チップの構成を概略的に例示する平面図である。
【００５３】
さらにｐｎ接合部１００に順方向電流８を流し続けると、積層欠陥７は、すでに電流通電部２の端部に達するまで成長しているため、それ以上は成長しない。一方で、積層欠陥６は、図３に例示されるように、電流通電部２の端部に達するまで成長を続ける。
【００５４】
順方向電流８を流す時間の増加とともに積層欠陥６、および、積層欠陥７は成長するため、オン抵抗は増加する。しかしながら、積層欠陥６、および、積層欠陥７の成長は、ドリフト層１２のステップフロー方向にはエピタキシャル層であるドリフト層１２の膜厚で制限され、また、ドリフト層１２のステップフロー方向と直交する方向には電流通電部２の平面視における幅で制限される。そのため、ある時間以上の間通電すると、オン抵抗の増加は飽和する。
【００５５】
実際の使用時に流れる可能性がある順方向電流よりも十分に大きな順方向電流をあらかじめ流しておいて、欠陥５を含む半導体素子チップにおける積層欠陥を飽和するまで成長させれば、実際の使用時にはオン抵抗は増加しない。通電時の温度が高いほど、また、電流値が大きいほど積層欠陥の成長速度は速くなるため、これらの条件を満たせば、積層結果の成長を短時間で飽和させることができる。
【００５６】
図４は、本実施の形態に関する通電検査装置を実現するための構成を概略的に例示する断面図である。図４においては、構成の理解を容易にするため、一部の構成が、構成間に隙間があいた状態で配置される。しかしながら、実際には、それぞれの構成は互いに接触して配置される。
【００５７】
図４に例示されるように、通電検査装置は、半導体ウエハ３１と、半導体ウエハ３１の下面に配置される導電性緩衝材３４と、導電性緩衝材３４の下面に配置される冷却ステージ３２とを備える。
【００５８】
半導体ウエハ３１は、炭化珪素半導体基板である。また、１つの半導体ウエハ３１の上面には、複数個の半導体素子チップ１が形成される。
【００５９】
導電性緩衝材３４は、半導体ウエハ３１の下面と冷却ステージ３２の上面との間に挟まれて配置される。導電性緩衝材３４は、半導体ウエハ３１の裏面ドレイン電極に接触して設けられる。
【００６０】
導電性緩衝材３４は、たとえば、アルミ箔などの金属の薄膜、炭素繊維材、または、カーボン粒子を含む導電性の緩衝シートなどを含む。
【００６１】
冷却ステージ３２は、半導体ウエハ３１の裏面ドレイン電極と電気的に、かつ、熱的に接続される。また、冷却ステージ３２は、半導体ウエハ３１に通電するための通電機構として機能する。また、冷却ステージ３２は、半導体ウエハ３１の温度を制御する。
【００６２】
また、通電検査装置は、半導体ウエハ３１の上面に配置される導電性緩衝材３５と、導電性緩衝材３５の上面に配置される通電電極３３とを備える。
【００６３】
導電性緩衝材３５は、半導体ウエハ３１の上面と通電電極３３の下面との間に挟まれて配置される。導電性緩衝材３５は、複数の半導体素子チップ１のソース電極１９に跨って設けられる。導電性緩衝材３５は、半導体ウエハ３１の上面における半導体素子チップ１の、電流通電部２およびゲートパッド部３を含む領域を覆う。
【００６４】
導電性緩衝材３５は、たとえば、アルミ箔などの金属の薄膜、炭素繊維材、または、カーボン粒子を含む導電性の緩衝シートなどを含む。
【００６５】
通電電極３３は、半導体ウエハ３１の上面に形成された複数個の半導体素子チップ１の表面電極に、並列に電気的に接続される。
【００６６】
上記のような構造において、冷却ステージ３２と通電電極３３との間に圧力を加える、すなわち、図４に例示される矢印の方向に圧力を加えることによって、半導体ウエハ３１を冷却ステージ３２に押しつける。そうすることによって、半導体ウエハ３１と冷却ステージ３２との間の熱抵抗を下げつつ、冷却ステージ３２の温度を調整することによって半導体ウエハ３１の温度を制御する。
【００６７】
また、冷却ステージ３２と通電電極３３との間に圧力を加えることによって、半導体ウエハ３１の裏面ドレイン電極と冷却ステージ３２との間の電気抵抗、および、半導体素子チップ１の表面電極と通電電極３３との間の電気抵抗を下げることができる。
【００６８】
＜通電検査装置の動作について＞
次に、図５を参照しつつ、本実施の形態に関する通電検査装置の動作を説明する。図５は、本実施の形態に関する通電検査装置の動作を例示するフローチャートである。
【００６９】
まず、ウエハプロセスで半導体ウエハ３１の上面に半導体素子チップ１を形成する。これは、図５に例示されるステップＳＴ１０１に対応する工程である。
【００７０】
次に、図４に例示される通電検査装置にステップＳＴ１０１で形成された構造をセットした上で、通電電極３３および冷却ステージ３２を用いて、半導体素子チップ１の表面電極から半導体ウエハ３１の裏面ドレイン電極へ向けて電流を流す。これは、図５に例示されるステップＳＴ１０２に対応する工程である。通電温度は、通電による半導体素子チップ１の発熱と冷却ステージ３２の冷却性能とに基づいて決定される。そして、積層欠陥がそれぞれの半導体素子チップ１の電流通電部２の端部まで達する時間まで通電する。
【００７１】
通電後に、ステップＳＴ１０１で形成された構造を装置から出した上で、ステップＳＴ１０１で形成された構造をチップ状態に分割するダイシング処理を行う。これは、図５に例示されるステップＳＴ１０３に対応する工程である。
【００７２】
ダイシング処理の後に、半導体素子チップ１をチップテストする。これは、図５に例示されるステップＳＴ１０４に対応する工程である。なお、ダイシング処理の前に、ウエハ状態で半導体素子チップ１の特性を測定するウエハテストを行う場合もある。
【００７３】
チップテスト、または、ウエハテストにおいて半導体素子チップ１の特性を測定した結果、所望の特性規格を満たさない半導体素子チップ１は不良と判定する。
【００７４】
たとえば、オフ角が４°で、かつ、ドリフト層１２の膜厚が３０μｍである場合は、４２９μｍの幅の積層欠陥が成長する。そのため、電流通電部２のサイズが、たとえば、５ｍｍ角であった場合は、積層欠陥が電流通電部２の端部から反対側の端部まで１本成長した場合は、オン抵抗の上昇はおよそ９％となる。さらに、積層欠陥が電流通電部２の端部から反対側の端部まで５本成長した場合は、オン抵抗の上昇はおよそ４３％となる。
【００７５】
チップテスト、または、ウエハテストにおけるオン抵抗の規格が、たとえば、中心値±２０％程度である場合は、少なくとも、積層欠陥が５本以上成長した半導体素子チップ１は不良と判定される。
【００７６】
一方で、良品と判定される半導体素子チップ１の中にも、積層欠陥を有するものが含まれる。しかしながら、積層欠陥の成長が完全に飽和するために十分な時間の通電を行っておけば、実際の使用において積層欠陥の成長によるオン抵抗の増加は起こり得ないので問題ない。
【００７７】
特許文献２（国際公開第２０１４／１４８２９４号）に開示されるように、半導体素子チップに分割した上で通電検査、すなわち、通電スクリーニングする場合には、通電時間をできるだけ短くする必要があった。
【００７８】
そのため、特許文献２（国際公開第２０１４／１４８２９４号）に例示される場合では、通電前後でオン抵抗を測定し、当該測定結果に基づいてオン抵抗が変化した半導体素子チップを不良と判定するスクリーニング方法が用いられた。当該スクリーニング方法によって、積層欠陥の起点となる欠陥が含まれる半導体素子チップをできるだけ排除して、実際の使用時にオン抵抗が増加する半導体素子チップを排除していた。
【００７９】
上記の方法を採用した場合であっても、１チップ当たり５分程度の通電が必要である。すなわち、４０チップをスクリーニングするためには、およそ２００分が必要となる。
【００８０】
これに対し、本実施の形態では、１つの半導体ウエハ３１における複数の半導体素子チップ１、たとえば、４０チップに並列に通電することができる。そのため、複数の半導体素子チップ１のスクリーニングを行う場合であっても、通電時間を増加させる必要がない。なお、１チップ当たりの通電時間に換算すると、５／４０分に短縮することができることとなる。
【００８１】
また、たとえば、２０分の長時間の通電をする場合であっても、チップ状態での通電に比べれば１チップ当たりに換算される通電時間は１／１０である。そのため、十分長い時間で通電を行うことができるため、積層欠陥が完全に飽和するまで成長させることができる。
【００８２】
以上のように、本実施の形態によれば、半導体ウエハ３１の上面に設けられた複数の半導体素子チップ１に並列に通電することができるため、複数の半導体素子チップ１のスクリーニングを行う場合であっても、通電時間を増加させる必要がない。すなわち、１チップ当たりに換算される通電時間を短くすることができる。
【００８３】
また、十分長い時間で通電を行うことができるため、積層欠陥が完全に飽和するまで成長させることができる。そのため、通電の前後にオン抵抗を測定し、当該測定結果に基づいてオン抵抗が変化した半導体素子チップを不良と判定する必要がなくなる。
【００８４】
以上より、簡易な構成で通電検査装置を構成することができるため、チップコストを低減することができる。
【００８５】
＜第２の実施の形態＞
本実施の形態に関する通電検査装置、および、通電検査方法について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【００８６】
＜通電検査装置の動作について＞
図６を参照しつつ、本実施の形態に関する通電検査装置の動作を説明する。図６は、本実施の形態に関する通電検査装置の動作を例示するフローチャートである。
【００８７】
第１の実施の形態では、通電スクリーニング、すなわち、半導体素子チップ１の表面電極から半導体ウエハ３１の裏面ドレイン電極へ向けて電流を流す工程は、ウエハプロセスが終了した後に行われた。一方で、本実施の形態では、ウエハプロセスの途中の、裏面ドレイン電極が形成される前に、通電スクリーニングを行う。
【００８８】
まず、ウエハプロセスで半導体ウエハ３１の上面に半導体素子チップ１を途中まで形成する。具体的には、少なくとも裏面ドレイン電極を形成せずに、他の構成について形成する。これは、図６に例示されるステップＳＴ２０１に対応する工程である。
【００８９】
次に、図４に例示される通電検査装置にステップＳＴ２０１で形成された構造をセットした上で、半導体素子チップ１の表面電極から半導体ウエハ３１の裏面側へ向けて電流を流す。これは、図６に例示されるステップＳＴ２０２に対応する工程である。通電温度は、通電による半導体素子チップ１の発熱と冷却ステージ３２の冷却性能とに基づいて決定される。そして、積層欠陥がそれぞれの半導体素子チップ１の電流通電部２の端部まで達する時間まで通電する。
【００９０】
通電後に、半導体ウエハ３１の下面に裏面ドレイン電極を形成する。これは、図６に例示されるステップＳＴ２０３に対応する工程である。
【００９１】
次に、ステップＳＴ２０１で形成された構造を通電検査装置から取り出した上で、ステップＳＴ２０１で形成された構造をチップ状態に分割するダイシング処理を行う。これは、図６に例示されるステップＳＴ２０４に対応する工程である。
【００９２】
ダイシング処理の後に、半導体素子チップ１をチップテストする。これは、図６に例示されるステップＳＴ２０５に対応する工程である。なお、ダイシング処理の前に、ウエハ状態で半導体素子チップ１の特性を測定するウエハテストを行う場合もある。
【００９３】
図７は、通電スクリーニング時の通電検査装置の構成を概略的に例示する断面図である。炭化珪素半導体基板１１の下面には、たとえば、ニッケルシリサイドである裏面コンタクト電極２０が形成される。
【００９４】
この状態で半導体素子チップ１を含む半導体ウエハ３１に対し、冷却ステージ３２と通電電極３３との間で圧力を加えた上で加圧通電を行う。
【００９５】
上記の通電後に、ウエハプロセスに戻す。そして、図８に例示されるように、積層金属膜である裏面ドレイン電極として、たとえば、ニッケルである裏面ドレイン電極２１と、金である裏面ドレイン電極２２とを形成する。なお、図８は、裏面ドレイン電極が形成された半導体素子チップの構成を概略的に例示する断面図である。
【００９６】
本実施の形態では、通電スクリーニング時に熱劣化する裏面ドレイン電極を、通電スクリーニング後に形成する。そのため、通電時の温度を高めることができる。
【００９７】
炭化珪素半導体の耐熱温度は、シリコン半導体よりも高い。しかしながら、ウエハプロセス後の耐熱温度は構成部材の耐熱温度で決まり、たとえば、表面電極にアルミニウム（Ａｌ）を用い、かつ、保護膜としてポリイミド材を用いている場合には、４００℃以下の温度であれば問題ない。
【００９８】
ニッケルと金とからなる積層金属膜である裏面ドレイン電極を形成した後は、耐熱温度が２３０℃以下に制限される。しかしながら、積層金属膜の形成前であれば、４００℃までの高温で通電スクリーニングすることが可能になる。
【００９９】
積層欠陥の成長速度は、通電時の温度が高いほど速くなる。そのため、通電時の温度を高めることによって、積層欠陥の成長が完全に飽和するまでの時間を短くすることができる。したがって、検査コストを低減することができる。
【０１００】
＜第３の実施の形態＞
本実施の形態に関する通電検査装置、および、通電検査方法について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１０１】
＜通電検査装置の動作について＞
図９を参照しつつ、本実施の形態に関する通電検査装置の動作を説明する。図９は、本実施の形態に関する通電検査装置の動作を例示するフローチャートである。
【０１０２】
第１の実施の形態、および、第２の実施の形態においては、通電スクリーニングの後にチップテスト、または、ウエハテストが行われた。一方で、本実施の形態では、通電スクリーニングの前にも予備テストを行う。
【０１０３】
まず、ウエハプロセスで半導体ウエハ３１上に半導体素子チップ１を途中まで形成する。具体的には、少なくとも裏面ドレイン電極を形成せずに、他の構成について形成する。これは、図９に例示されるステップＳＴ３０１に対応する工程である。
【０１０４】
次に、ステップＳＴ３０１で形成された構造に対して予備テストを行う。これは、図９に例示されるステップＳＴ３０２に対応する工程である。通電スクリーニングの前の予備テストには、少なくとも、半導体素子チップ１のｐｎ接合部１００に順方向電流８を流した場合の電圧値を測定するテスト、または、ｐｎ接合部１００に順方向電圧を印加した場合の電流値を測定するテストが含まれる。
【０１０５】
当該予備テストで、電圧値がしきい値よりも低い場合、または、電流値がしきい値よりも高い場合には、不良チップと判定する。
【０１０６】
図１０は、予備テスト後の炭化珪素半導体装置の構成を概略的に例示する断面図である。図１０に例示されるように、１つの半導体ウエハ３１の上面には、複数の半導体素子チップ１が形成される。半導体素子チップ１は、表面電極であるソース電極１９と、オーミック電極である裏面コンタクト電極２０と、保護膜４１とを備える。
【０１０７】
保護膜４１は、たとえば、ポリイミド膜を含む。また、保護膜４１は、半導体素子チップ１の上面を保護する膜である。また、保護膜４１は、半導体素子チップ１の上面における放電を防ぐための絶縁膜である。
【０１０８】
図１０に例示されるように、半導体素子チップ１のうち、順方向電圧がしきい値よりも低い、または、順方向電流がしきい値よりも高いものを不良チップ１Ａとする。
【０１０９】
次に、図１１に例示されるように、不良チップ１Ａの表面電極であるソース電極１９の上面に、絶縁膜４２を形成する。これは、図９に例示されるステップＳＴ３０３に対応する工程である。また、図１１は、予備テスト後の炭化珪素半導体装置の構成を概略的に例示する断面図である。
【０１１０】
絶縁膜４２は、たとえば、ポリイミド膜などの絶縁膜である。絶縁膜４２は、たとえば、以下のような方法で形成される。
【０１１１】
ネガ感光性のポリイミド膜を、半導体ウエハ３１の上面に塗布する。そして、不良チップ１Ａのソース電極１９の位置に紫外線を照射して現像処理する。そうすることによって、不良チップ１Ａのソース電極１９の上面に、選択的に絶縁膜４２が形成される。
【０１１２】
または、デスペンサーにポリイミドなどの絶縁材を入れて、不良チップ１Ａのソース電極１９の上面にポッティングする。そうすることによって、不良チップ１Ａのソース電極１９の上面に、選択的に絶縁膜４２が形成される。
【０１１３】
予備テストで使用するウエハテスタに、不良チップ１Ａにマークを付ける機能がある場合には、マークのインク材を絶縁膜４２とすることも可能である。
【０１１４】
絶縁膜４２は、ソース電極１９の上面全体を覆って形成されてもよいが、図１１に例示されるように、通電スクリーニング時に導電性緩衝材３５、さらには、通電電極３３と、不良チップ１Ａのソース電極１９とが接続されないように、当該接続を妨げる位置に少なくとも形成されていればよい。
【０１１５】
次に、通電検査装置にステップＳＴ３０１で形成された構造をセットした上で、半導体素子チップ１の表面電極から半導体ウエハ３１の裏面側へ向けて電流を流す。これは、図９に例示されるステップＳＴ３０４に対応する工程である。通電温度は、通電による半導体素子チップ１の発熱と冷却ステージ３２の冷却性能とに基づいて決定される。
【０１１６】
次に、半導体ウエハ３１の下面に裏面ドレイン電極を形成する。これは、図９に例示されるステップＳＴ３０５に対応する工程である。
【０１１７】
次に、積層欠陥がそれぞれの半導体素子チップ１の電流通電部２の端部まで達する時間まで通電する。そして、通電後に、ステップＳＴ３０１で形成された構造を通電検査装置から取り出した上で、ステップＳＴ３０１で形成された構造をチップ状態に分割するダイシング処理を行う。これは、図９に例示されるステップＳＴ３０６に対応する工程である。
【０１１８】
ダイシング処理の後に、半導体素子チップ１をチップテストする。これは、図９に例示されるステップＳＴ３０７に対応する工程である。なお、ダイシング処理の前に、ウエハ状態で半導体素子チップ１の特性を測定するウエハテストを行う場合もある。
【０１１９】
図２に例示された半導体素子チップにおいて、たとえば、ウェル層１３の形成が不良であり、ｐｎ接合が形成されなかった場合は、当該不良チップのドリフト層１２には、ＳｉＣのｐｎ接合のビルドイン電圧である２．５Ｖ分だけ、不良でない半導体素子チップ１、すなわち、良品チップよりも高い電圧がドリフト層１２に印加されることとなる。
【０１２０】
並列に通電することによって通電スクリーニングを行うと、不良チップ１Ａには良品チップよりも大きな電流が流れる。そのため、不良チップの温度は良品チップの温度よりも高くなる。
【０１２１】
ドリフト層１２が厚く抵抗が高い場合は、不良チップに流れる電流値と良品チップに流れる電流値との差は小さくなるため、通電スクリーニング時に冷却ステージ３２で十分冷却できている場合は、不良チップの発熱によって良品チップが熱劣化するまでには至らない。
【０１２２】
しかしながら、ドリフト層１２が薄く抵抗が低い場合、通電スクリーニング時に流れる電流値が低い場合、または、冷却ステージ３２の冷却能力が低い場合などでは、不良チップの発熱温度が高くなる。そのため、隣接する良品チップの温度が、素子が劣化する温度まで上昇する場合がありうる。
【０１２３】
本実施の形態では、通電スクリーニングの前に不良チップ１Ａのソース電極１９の上面に、選択的に絶縁膜４２を形成しておく。そうすると、不良チップ１Ａには電流が流れないので、隣接する良品チップが熱劣化することがなくなる。そのため、良品率が向上してチップコストが低減することができる。
【０１２４】
＜第４の実施の形態＞
本実施の形態に関する通電検査装置、および、通電検査方法について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１２５】
＜通電検査装置の構成について＞
図１２は、本実施の形態に関する通電検査装置を実現するための構成を概略的に例示する断面図である。図１２においては、構成の理解を容易にするため、一部の構成が、構成間に隙間があいた状態で配置される。しかしながら、実際には、それぞれの構成は互いに接触して配置される。
【０１２６】
図１２に例示されるように、通電検査装置は、半導体ウエハ５１と、半導体ウエハ５１の下面に配置される導電性緩衝材３４と、導電性緩衝材３４の下面に配置される冷却ステージ３２とを備える。
【０１２７】
半導体ウエハ５１は、炭化珪素半導体基板である。また、１つの半導体ウエハ５１の上面には、複数個の半導体素子チップ１が形成される。
【０１２８】
また、通電検査装置は、半導体ウエハ５１の上面に配置される導電性緩衝材５４と、導電性緩衝材５４の上面に配置される半導体ウエハ５２とを備える。
【０１２９】
導電性緩衝材５４は、半導体ウエハ５１の上面における半導体素子チップ１の、電流通電部２およびゲートパッド部３を含む領域を覆う。
【０１３０】
導電性緩衝材５４は、たとえば、アルミ箔などの金属の薄膜、炭素繊維材、または、カーボン粒子を含む導電性の緩衝シートなどを含む。
【０１３１】
半導体ウエハ５２は、炭化珪素半導体基板である。また、１つの半導体ウエハ５２の上面には、複数個の半導体素子チップ１が形成される。
【０１３２】
また、通電検査装置は、半導体ウエハ５２の上面に配置される導電性緩衝材５５と、導電性緩衝材５５の上面に配置される半導体ウエハ５３とを備える。
【０１３３】
導電性緩衝材５５は、半導体ウエハ５２の上面における半導体素子チップ１の、電流通電部２およびゲートパッド部３を含む領域を覆う。
【０１３４】
導電性緩衝材５５は、たとえば、アルミ箔などの金属の薄膜、炭素繊維材、または、カーボン粒子を含む導電性の緩衝シートなどを含む。
【０１３５】
半導体ウエハ５３は、炭化珪素半導体基板である。また、１つの半導体ウエハ５３の上面には、複数個の半導体素子チップ１が形成される。
【０１３６】
また、通電検査装置は、半導体ウエハ５３の上面に配置される導電性緩衝材３５と、導電性緩衝材３５の上面に配置される通電電極３３とを備える。
【０１３７】
上記のような構造において、冷却ステージ３２と通電電極３３との間に圧力を加える、すなわち、図１２に例示される矢印の方向に圧力を加えることによって、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３を冷却ステージ３２に押しつける。そうすることによって、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３と、冷却ステージ３２との間の熱抵抗を下げつつ、冷却ステージ３２の温度を調整することによって半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３の温度を制御する。
【０１３８】
通電スクリーニング時の順方向電圧はＳｉＣ半導体のビルドイン電圧である２．５Ｖと、ドリフト層１２の抵抗分で発生する電圧の和であるため、大きくても５Ｖ程度である。
【０１３９】
したがって、図１２に例示されるように、３枚の半導体ウエハを積層して直列に接続した場合、順方向電圧は１５Ｖ程度である。この程度の電圧値であれば、１台の定電流電源を用いて複数枚の半導体ウエハに通電することができる。
【０１４０】
図１２に例示されるように、複数枚の半導体ウエハを直列に積層することによって、多数の半導体素子チップを同時に通電スクリーニングすることができる。そのため、１チップ当たりの通電スクリーニング時間を短縮することができるため、コストを低減することができる。
【０１４１】
なお、本実施の形態では、半導体ウエハが３枚積層された構造が例示されたが、電源の容量が許す場合には、さらに半導体ウエハを積層する構造であっても実現可能である。
【０１４２】
＜第５の実施の形態＞
本実施の形態に関する通電検査装置、および、通電検査方法について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１４３】
＜通電検査装置の構成について＞
図１３は、本実施の形態に関する通電検査装置を実現するための構成を概略的に例示する断面図である。図１３においては、構成の理解を容易にするため、一部の構成が、構成間に隙間があいた状態で配置される。しかしながら、実際には、それぞれの構成は互いに接触して配置される。
【０１４４】
図１３に例示されるように、通電検査装置は、半導体ウエハ５１と、半導体ウエハ５１の下面に配置される導電性緩衝材３４と、導電性緩衝材３４の下面に配置される冷却ステージ６１とを備える。
【０１４５】
冷却ステージ６１は、半導体ウエハ５１の裏面ドレイン電極と電気的に、かつ、熱的に接続される。また、冷却ステージ６１は、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３に通電するための通電機構として機能する。また、冷却ステージ６１は、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３の温度を制御する。
【０１４６】
また、通電検査装置は、半導体ウエハ５１の上面に配置される導電性緩衝材５４と、導電性緩衝材５４の上面に配置される半導体ウエハ５２とを備える。
【０１４７】
また、通電検査装置は、半導体ウエハ５２の上面に配置される導電性緩衝材５５と、導電性緩衝材５５の上面に配置される半導体ウエハ５３とを備える。
【０１４８】
また、通電検査装置は、半導体ウエハ５３の上面に配置される導電性緩衝材３５と、導電性緩衝材３５の上面に配置される通電電極６２とを備える。
【０１４９】
通電電極６２は、半導体ウエハ５３の上面に形成された複数個の半導体素子チップ１の表面電極に、並列に電気的に接続される。
【０１５０】
また、通電検査装置は、上記の構造を浸す液体６３と、液体６３を入れる容器６４とを備える。液体６３は、電気的に不活性な液体である。
【０１５１】
また、通電検査装置は、熱交換機６５と、液体６３を容器６４と熱交換機６５との間で循環させるための配管６６とを備える。
【０１５２】
上記のような構造において、冷却ステージ６１と通電電極６２との間に圧力を加える、すなわち、図１３に例示される矢印の方向に圧力を加えることによって、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３を冷却ステージ６１に押しつける。
【０１５３】
また、通電電極６２と半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３とは、液体６３の中に入れられる。そして、通電時の生じた熱が液体６３に伝播することによって、放熱される。
【０１５４】
液体６３の温度は、熱交換機６５で制御される。温度が制御された液体６３が循環することによって、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３を所定の温度に冷却する。
【０１５５】
液体６３は、たとえば、フッ素系不活性液体、または、炭化水素系不活性液体などである。フッ素系不活性液体は、２３０℃程度の温度まで使用することができる。炭化水素系不活性液体は、２８０℃程度の温度まで使用することができる。
【０１５６】
裏面ドレイン電極としてニッケルと金との積層金属膜が設けられた状態で、通電スクリーニングをする場合は、裏面ドレイン電極の熱劣化を防ぐために、通電時の温度は２３０℃を超えないことが望ましい。
【０１５７】
したがって、温度が制御されたフッ素系不活性液体、または、炭化水素系不活性液体である液体６３を用いて、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３を冷却することができる。
【０１５８】
裏面ドレイン電極を形成する前に通電スクリーニングする場合は、不活性液体としてシリコンオイル系の不活性液体を使用すれば、たとえば、３００℃を超える高温で通電スクリーニングすることができる。そのため、通電時間を短くすることができる。
【０１５９】
上記の実施の形態における冷却ステージ３２を用いて冷却する場合は、冷却ステージ３２との熱接触コンタクトを確実にしないと、半導体ウエハ面内で温度が異なる温度分布が生じたり、半導体ウエハを積層した場合は半導体ウエハ間で温度が異なったりする場合がある。
【０１６０】
液体６３を用いて半導体ウエハを直接冷却することによって、半導体ウエハ面内、または、半導体ウエハ間における温度分布を小さくすることができる。そのため、通電スクリーニングの時間を短縮してコストを低減することができる。
【０１６１】
また、液体６３を用いて半導体ウエハを直接冷却するため、半導体ウエハの温度は導電性緩衝材３４の熱抵抗、導電性緩衝材３５の熱抵抗、導電性緩衝材５４の熱抵抗、および、導電性緩衝材５５の熱抵抗に依存しなくなる。
【０１６２】
そのため、導電性緩衝材は電気的に接続することができるものであればよくなり、材料の選択肢が増える。したがって、複数回使用でき、かつ、交換頻度が少ない材料を利用すれば、コストを低減することができる。
【０１６３】
なお、本実施の形態では、半導体ウエハが３枚積層された構造が例示されたが、電源の容量が許す場合には、さらに半導体ウエハを積層する構造であっても実現可能である。
【０１６４】
＜第６の実施の形態＞
本実施の形態に関する通電検査装置、および、通電検査方法について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
【０１６５】
＜通電検査装置の構成について＞
図１４は、本実施の形態に関する通電検査装置を実現するための構成を概略的に例示する断面図である。図１４においては、構成の理解を容易にするため、一部の構成が、構成間に隙間があいた状態で配置される。しかしながら、実際には、それぞれの構成は互いに接触して配置される。
【０１６６】
図１４に例示されるように、通電検査装置は、半導体ウエハ３１と、半導体ウエハ３１の下面に配置される導電性緩衝材３４と、導電性緩衝材３４の下面に配置される冷却ステージ３２とを備える。
【０１６７】
また、通電検査装置は、半導体ウエハ３１の上面に部分的に配置される導電性緩衝材７４と、半導体ウエハ３１の上面に部分的に配置される導電性緩衝材７５とを備える。
【０１６８】
すなわち、通電検査装置は、複数の半導体素子チップ１のソース電極１９に跨って設けられる導電性緩衝材７４と、導電性緩衝材７４が設けられていない領域における複数の半導体素子チップ１のソース電極１９に跨って設けられる導電性緩衝材７５とを備える。
【０１６９】
導電性緩衝材７４、および、導電性緩衝材７５は、半導体ウエハ３１の上面における半導体素子チップ１の、電流通電部２およびゲートパッド部３を含む領域を覆う。
【０１７０】
導電性緩衝材７４、および、導電性緩衝材７５は、たとえば、アルミ箔などの金属の薄膜、炭素繊維材、または、カーボン粒子を含む導電性の緩衝シートなどを含む。
【０１７１】
また、通電検査装置は、導電性緩衝材７４の上面、および、導電性緩衝材７５の上面に渡って配置される通電電極３３Ａを備える。
【０１７２】
通電電極３３Ａは、半導体ウエハ３１の上面に形成された複数個の半導体素子チップ１の表面電極に、並列に電気的に接続される。通電電極３３Ａは、導電部７１と、導電部７２と、平面視において導電部７１と導電部７２との間に挟まれて配置される絶縁部７３とを備える。
【０１７３】
導電部７１は、電源７７に接続される。また、導電部７１は、半導体素子チップ１のソース電極１９との間で導電性緩衝材７４を挟む位置に設けられる。
【０１７４】
また、導電部７２は、電源７６に接続される。また、導電部７２は、半導体素子チップ１のソース電極１９との間で導電性緩衝材７５を挟む位置に設けられる。
【０１７５】
ここで、導電部７１と導電部７２とは、絶縁部７３を介することによって電気的に分離されているが、導電部７１と導電部７２とが空間的に離間して配置されることによって、導電部７１と導電部７２とが電気的に分離されていてもよい。
【０１７６】
通電スクリーニング時間を短縮するには、通電電流を上げることが効果的である。しかしながら、電源容量を超える場合は、本実施の形態に例示されるように、通電電極を複数の領域に分割して、複数の電源を用いて通電することができる。
【０１７７】
本実施の形態によれば、電源７７および電源７６を用いて通電することができるため、通電電流を高めることができる。そのため、通電時間を短くすることができ、コストを低減することができる。
【０１７８】
なお、本実施の形態では、通電電極は２つに分割されたが、３つに分割される場合であっても、４つに分割される場合であっても、または、それ以上の数に分割される場合であってもよい。
【０１７９】
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下では、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
【０１８０】
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
【０１８１】
以上に記載された実施の形態によれば、通電検査装置は、複数の半導体素子チップ１の通電検査を行う。それぞれの半導体素子チップ１は、１つの半導体ウエハ３１の上面に設けられる。それぞれの半導体素子チップ１は、ｐｎ接合部１００と、ｐｎ接合部１００の第１の端部に接続される表面電極とを備える。ここで、ソース電極１９は、表面電極に対応するものである。通電検査装置は、導電性の第１の緩衝材と、導電性の第２の緩衝材と、第１の通電機構と、第２の通電機構とを備える。ここで、導電性緩衝材３５は、第１の緩衝材に対応するものである。また、導電性緩衝材３４は、第２の緩衝材に対応するものである。また、通電電極３３は、第１の通電機構に対応するものである。また、冷却ステージ３２は、第２の通電機構に対応するものである。導電性の導電性緩衝材３５は、複数のソース電極１９に跨って設けられる。導電性緩衝材３４は、半導体ウエハ３１の下面に設けられる裏面電極に接触する。ここで、裏面ドレイン電極２１および裏面ドレイン電極２２は、裏面電極に対応するものである。通電電極３３は、ソース電極１９との間で導電性緩衝材３５を挟む位置に設けられる。冷却ステージ３２は、裏面ドレイン電極２２との間で導電性緩衝材３４を挟む位置に設けられる。また、半導体ウエハ３１の裏面ドレイン電極２１および裏面ドレイン電極２２は、ｐｎ接合部１００の第１の端部とは反対側の端部である第２の端部に接続される。そして、通電電極３３、および、冷却ステージ３２は、ｐｎ接合部１００の順方向に電流を流す。
【０１８２】
このような構成によれば、半導体ウエハ３１の上面に設けられた複数の半導体素子チップ１に並列に通電することができるため、複数の半導体素子チップ１のスクリーニングを行う場合であっても、通電時間を増加させる必要がない。すなわち、１チップ当たりに換算される通電時間を短くすることができる。また、導電性緩衝材３４、および、導電性緩衝材３５を備えることによって、電気抵抗を低減させるために冷却ステージ３２と通電電極３３との間に圧力を加える場合であっても、半導体素子チップ１が損傷することを抑制することができる。
【０１８３】
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
【０１８４】
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
【０１８５】
また、以上に記載された実施の形態によれば、冷却ステージ３２は、半導体素子チップ１の温度を制御可能である。このような構成によれば、通電時の半導体素子チップ１の温度を制御することができる。
【０１８６】
また、以上に記載された実施の形態によれば、通電検査装置は、少なくとも複数の半導体素子チップ１を浸す、絶縁性の液体６３と、液体６３を入れる容器６４とを備える。このような構成によれば、液体６３を用いて半導体ウエハを直接冷却することによって、半導体ウエハ面内、または、半導体ウエハ間における温度分布を小さくすることができる。そのため、通電スクリーニングの時間を短縮してコストを低減することができる。また、液体６３を用いて半導体ウエハを直接冷却するため、半導体ウエハの温度は導電性緩衝材３４の熱抵抗、導電性緩衝材３５の熱抵抗、導電性緩衝材５４の熱抵抗、および、導電性緩衝材５５の熱抵抗に依存しなくなる。そのため、導電性緩衝材は電気的に接続することができるものであればよくなり、材料の選択肢が増える。したがって、複数回使用でき、かつ、交換頻度が少ない材料を利用すれば、コストを低減することができる。
【０１８７】
また、以上に記載された実施の形態によれば、通電検査装置は、平面視において重なって設けられる複数の半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３の上面に設けられる複数の半導体素子チップ１の通電検査を行う。通電検査装置は、少なくとも１つの導電性の第３の緩衝材を備える。ここで、導電性緩衝材５４、および、導電性緩衝材５５は、第３の緩衝材に対応するものである。導電性緩衝材５４は、隣接する半導体ウエハ５１と、半導体ウエハ５２とに挟まれて設けられる。導電性緩衝材５５は、隣接する半導体ウエハ５２と、半導体ウエハ５３とに挟まれて設けられる。導電性緩衝材５４は、隣接する半導体ウエハ５１および半導体ウエハ５２のうちの第１の半導体ウエハである半導体ウエハ５１における半導体素子チップ１のソース電極１９に跨って設けられる。また、導電性緩衝材５４は、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３のうちの、半導体ウエハ５１と隣接する第２の半導体ウエハである半導体ウエハ５２の裏面ドレイン電極２２に接触する。導電性緩衝材５５は、隣接する半導体ウエハ５２および半導体ウエハ５３のうちの第１の半導体ウエハである半導体ウエハ５２における半導体素子チップ１のソース電極１９に跨って設けられる。また、導電性緩衝材５５は、半導体ウエハ５１、半導体ウエハ５２、および、半導体ウエハ５３のうちの、半導体ウエハ５２と隣接する第２の半導体ウエハである半導体ウエハ５３の裏面ドレイン電極２２に接触する。このような構成によれば、複数枚の半導体ウエハを直列に積層することによって、多数の半導体素子チップを同時に通電スクリーニングすることができる。そのため、１チップ当たりの通電スクリーニング時間を短縮することができるため、コストを低減することができる。
【０１８８】
また、以上に記載された実施の形態によれば、第１の緩衝材は、導電性の第４の緩衝材と、導電性の第５の緩衝材とを備える。ここで、導電性緩衝材７４は、第４の緩衝材に対応するものである。また、導電性緩衝材７５は、第５の緩衝材に対応するものである。導電性緩衝材７４は、複数のソース電極１９に跨って設けられる。導電性緩衝材７５は、導電性緩衝材７４が設けられていない複数のソース電極１９に跨って設けられる。また第１の通電機構は、第３の通電機構と、第４の通電機構とを備える。ここで、導電部７１は、第３の通電機構に対応するものである。また、導電部７２は、第４の通電機構に対応するものである。導電部７１は、ソース電極１９との間で導電性緩衝材７４を挟む位置に設けられる。導電部７２は、ソース電極１９との間で導電性緩衝材７５を挟む位置に設けられる。このような構成によれば、電源７７および電源７６を用いて通電することができるため、通電電流を高めることができる。そのため、通電時間を短くすることができ、コストを低減することができる。
【０１８９】
また、以上に記載された実施の形態によれば、通電検査装置は、炭化珪素を含む半導体ウエハ３１の上面に設けられる複数の半導体素子チップ１の通電検査を行う。このような構成によれば、１つの半導体ウエハ３１の上面に設けられた複数の半導体素子チップ１に並列に通電することができるため、複数の半導体素子チップ１のスクリーニングを行う場合であっても、通電時間を増加させる必要がない。
【０１９０】
また、以上に記載された実施の形態によれば、通電検査方法は、複数の半導体素子チップ１の通電検査を行う通電検査方法である。それぞれの半導体素子チップ１は、１つの半導体ウエハ３１の上面に設けられる。また、それぞれの半導体素子チップ１は、ｐｎ接合部１００を有する。また、それぞれの半導体素子チップ１は、ｐｎ接合部１００の第１の端部に接続されるソース電極１９を備える。そして、通電検査方法において、複数のソース電極１９に跨る、導電性の導電性緩衝材３５を設ける。そして、複数の半導体素子チップ１におけるｐｎ接合部１００の第１の端部とは反対側の端部である第２の端部に跨る、導電性の導電性緩衝材３４を設ける。そして、ソース電極１９との間で導電性緩衝材３５を挟む位置に、通電電極３３を設ける。そして、ｐｎ接合部１００の第２の端部との間で導電性緩衝材３４を挟む位置に、冷却ステージ３２を設ける。そして、通電電極３３と冷却ステージ３２とを用いて、ｐｎ接合部１００の順方向に電流を流す。そして、ｐｎ接合部１００の順方向に電流を流した後、少なくとも導電性緩衝材３４と、冷却ステージ３２とを除去し、かつ、ｐｎ接合部１００の第２の端部に接続される裏面ドレイン電極２１および裏面ドレイン電極２２を設ける。
【０１９１】
このような構成によれば、半導体ウエハ３１の上面に設けられた複数の半導体素子チップ１に並列に通電することができるため、複数の半導体素子チップ１のスクリーニングを行う場合であっても、通電時間を増加させる必要がない。また、通電スクリーニング時に熱劣化する裏面ドレイン電極を通電スクリーニング後に形成するので、通電時の温度を高めることができる。積層欠陥の成長速度は、通電時の温度が高いほど速くなる。そのため、通電時の温度を高めることによって、積層欠陥の成長が完全に飽和するまでの時間を短くすることができる。したがって、検査コストを低減することができる。
【０１９２】
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
【０１９３】
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
【０１９４】
また、特に制限がない限り、それぞれの処理が行われる順序は変更することができる。
【０１９５】
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
【０１９６】
したがって、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【０１９７】
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
【０１９８】
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
【０１９９】
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
【０２００】
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０２０１】
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【０２０２】
また、以上に記載された実施の形態では、半導体基板がｎ型とされたが、ｐ型とされる場合であってもよいものとする。すなわち、以上に記載された実施の形態では、炭化珪素半導体装置の例としてＭＯＳＦＥＴが説明されたが、炭化珪素半導体装置の例が絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ、すなわち、ＳＢＤ）、または、ｐｎダイオードである場合も想定することができるものとする。
【０２０３】
なお、炭化珪素半導体装置の例がＩＧＢＴである場合には、ソース電極がエミッタ電極に対応し、かつ、ドレイン電極がコレクタ電極に対応するものとする。また、炭化珪素半導体装置の例がＩＧＢＴである場には、ドリフト層の下面にドリフト層とは逆の導電型の層が位置するが、ドリフト層の下面に位置する層は、ドリフト層の下面に新たに形成される層であってもよいし、以上に記載された実施の形態における場合のようにドリフト層が形成されるための半導体基板であってもよい。
【０２０４】
また、以上に記載された実施の形態では、プレーナ型のＭＯＳＦＥＴについて説明されたが、ドリフト層の上面にトレンチが形成されたトレンチ型のＭＯＳＦＥＴに適用される場合も想定することができるものとする。トレンチ型のＭＯＳＦＥＴの場合、ドリフト層の上面に溝部、すなわち、トレンチが形成され、当該溝部内のドリフト層の上面、すなわち、トレンチの底面上に、ゲート絶縁膜を介してゲート電極が埋め込まれる。
【符号の説明】
【０２０５】
１  半導体素子チップ、１Ａ  不良チップ、２  電流通電部、３  ゲートパッド部、４  終端部、５  欠陥、６，７  積層欠陥、８  順方向電流、１１  炭化珪素半導体基板、１２  ドリフト層、１３  ウェル層、１４  ソース層、１５  コンタクト注入層、１６  ゲート電極、１７  ゲート絶縁膜、１８  層間絶縁膜、１９  ソース電極、２０  裏面コンタクト電極、２１，２２  裏面ドレイン電極、３１，５１，５２，５３  半導体ウエハ、３２，６１  冷却ステージ、３３，３３Ａ，６２  通電電極、３４，３５，５４，５５，７４，７５  導電性緩衝材、４１  保護膜、４２  絶縁膜、６３  液体、６４  容器、６５  熱交換機、６６  配管、７１，７２  導電部、７３  絶縁部、７６，７７  電源、１００  ｐｎ接合部。
【図１】
0006628688.tif 000003
【図２】
0006628688.tif 000004
【図３】
0006628688.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0006628688.tif 000014
【図１３】
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【図１４】
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