(57)【特許請求の範囲】
【請求項１】
第1選択トランジスタ、電荷蓄積層を備えたメモリトランジスタ、および第2選択トランジスタの順に直列に接続され、行列状に配置された複数のメモリセルと、
メモリセル列で共有され、かつ前記第1選択トランジスタのドレイン領域に接続されたビット線と、
メモリセル行で共有され、かつ前記第1選択トランジスタの第1選択ゲート電極に接続された第1選択ゲート線と、
前記第2選択トランジスタの第2選択ゲート電極に接続された第2選択ゲート線と、
前記第2選択トランジスタのソース領域に接続されたソース線と、
前記メモリトランジスタのメモリゲート電極に接続されたメモリゲート線と、を備えた不揮発性半導体記憶装置のデータ書き込み方法であって、
前記電荷蓄積層に量子トンネル効果によって電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート線から前記メモリゲート電極に印加され、
前記電荷蓄積層に電荷を注入させる書き込み選択メモリセルと同じ行かつ異なる列にある書き込み非選択メモリセル、前記書き込み選択メモリセルと同じ列かつ異なる行にある書き込み非選択メモリセル、及び、前記書き込み選択メモリセルと異なる行かつ異なる列にある書き込み非選択メモリセルにおいて、
前記書き込み非選択メモリセルのみが接続された前記ビット線に印加される電圧を、前記書き込み選択メモリセルに接続された前記第1選択ゲート線に印加される電圧値以上とし、
前記書き込み非選択メモリセルのみが接続された前記第1選択ゲート線に印加される電圧を0［V］とし、
前記書き込み非選択メモリセルが接続された前記ソース線に印加される電圧を、前記第2選択ゲート線に印加される電圧値以上とすることにより、
前記第1選択トランジスタをオフ状態にさせて前記メモリトランジスタと前記ビット線との接続を遮断するとともに、前記第2選択トランジスタをオフ状態にさせて前記メモリトランジスタと前記ソース線との接続を遮断することで、前記メモリゲート電極直下のメモリウェルに空乏層を形成し、前記メモリゲート電極および前記メモリウェル間を、量子トンネル効果が発生しない電圧差として、前記電荷蓄積層内への電荷注入を阻止する
ことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項２】
前記ソース線および前記第2選択ゲート線には0［V］が印加される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項３】
前記ソース線には、0［V］よりも大きいソース側電源電圧VddSLが印加され、
前記第2選択ゲート線には0［V］が印加される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項４】
前記ビット線、前記第1選択ゲート線、前記ソース線、および前記第2選択ゲート線には、前記不揮発性半導体記憶装置内の電源電圧Vdd以下であり、かつ3[V]以下の電圧が印加される
ことを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項５】
前記書き込み選択メモリセルの前記電荷蓄積層に電荷を注入させる前に、
前記メモリセルの前記第1選択トランジスタおよび／または前記第2選択トランジスタをオン状態としつつ、前記メモリゲート電極直下の前記メモリウェルにチャネル層を形成させる閾値電圧を目安に規定されたキャリア排除電圧が、前記メモリゲート電極に印加されることにより、前記メモリゲート電極直下の前記メモリウェル内のキャリアを前記ドレイン領域および／または前記ソース領域へ送出させて、前記メモリゲート電極直下の前記メモリウェルから前記キャリアを排除する
ことを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のデータ書き込み方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置として、MONOS（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリトランジスタが行列状に配置された不揮発性半導体記憶装置が知られている（例えば、特許文献1参照）。このような不揮発性半導体記憶装置では、電荷蓄積層に電荷を注入することでデータが書き込まれ、一方、当該電荷蓄積層内の電荷を引き抜くことでデータが消去される。
【０００３】
実際上、電荷蓄積層に電荷を注入する場合には、選択トランジスタを介し、ビット線からメモリトランジスタのウェルに低電圧の書き込み電圧を印加するとともに、ゲート電極に高電圧の電荷蓄積ゲート電圧を印加し、ウェルとゲート電極との電位差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入する。
【０００４】
このような従来の不揮発性半導体記憶装置では、高電圧の電荷蓄積ゲート電圧が印加されるメモリゲート線を、複数のメモリセルにて共有している。そのため、書き込み選択メモリセルの電荷蓄積層に電荷を注入するためのメモリゲート電圧が、当該メモリゲート線を共有する書き込み非選択メモリセルにも印加されてしまう。
【０００５】
当該書き込み非選択メモリセルの電荷蓄積層に電荷が注入されないようにするために、選択トランジスタを介し、ビット線からメモリトランジスタのウェルに高電圧の書き込み阻止電圧が印加されるようにし、ウェルとゲート電極との間の電位差を小さくし、その結果、量子トンネル効果が生じないようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2011-129816号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、従来の不揮発性半導体記憶装置では、書き込み非選択メモリセルの電荷蓄積層への電荷注入を阻止するために、高電圧のメモリゲート電圧に合わせて、ビット線からウェルに高電圧の書き込み阻止電圧を印加する必要があった。そのため、かかる構成でなるメモリセルでは、ビット線に接続された選択トランジスタの選択ゲート絶縁膜を、高電圧の書き込み阻止電圧に耐えるように膜厚を厚くする必要があり、その分、高速動作を実現し難いという問題があった。
【０００８】
そこで、本発明は以上の点を考慮してなされたもので、従来よりも高速動作を実現し得る不揮発性半導体記憶装置のデータ書き込み方法を提案することを目的とする。
【課題を解決するための手段】
【０００９】
かかる課題を解決するため、本発明による不揮発性半導体記憶装置のデータ書き込み方法では、第1選択トランジスタ、電荷蓄積層を備えたメモリトランジスタ、および第2選択トランジスタの順に直列に接続され、行列状に配置された複数のメモリセルと、メモリセル列で共有され、かつ前記第1選択トランジスタのドレイン領域に接続されたビット線と、メモリセル行で共有され、かつ前記第1選択トランジスタの第1選択ゲート電極に接続された第1選択ゲート線と、前記第2選択トランジスタの第2選択ゲート電極に接続された第2選択ゲート線と、前記第2選択トランジスタのソース領域に接続されたソース線と、前記メモリトランジスタのメモリゲート電極に接続されたメモリゲート線と、を備えた不揮発性半導体記憶装置のデータ書き込み方法であって、前記電荷蓄積層に量子トンネル効果によって電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート線から前記メモリゲート電極に印加され、かつ前記電荷蓄積層に電荷を注入させない書き込み非選択メモリセルでは、前記ビット線および前記第1選択ゲート線に印加した電圧により前記第1選択トランジスタをオフ状態にさせて前記メモリトランジスタと前記ビット線との接続を遮断するとともに、前記ソース線および前記第2選択ゲート線に印加した電圧により前記第2選択トランジスタをオフ状態にさせて前記メモリトランジスタと前記ソース線との接続を遮断することで、前記メモリゲート電極直下のメモリウェルに空乏層を形成し、前記メモリゲート電極および前記メモリウェル間を、量子トンネル効果が発生しない電圧差として、前記電荷蓄積層内への電荷注入を阻止することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリトランジスタのメモリウェルに空乏層を形成することにより量子トンネル効果による書き込みを阻止するため、電荷蓄積ゲート電圧に拘束されずに、ビット線、ソース線および第1選択ゲート線および第2選択ゲート線に印加される電圧を、第1選択トランジスタおよび第2選択トランジスタをオン・オフ動作し得る電圧値にまで低減できるので、その分、第1選択トランジスタおよび第2選択トランジスタのゲート絶縁膜の膜厚を薄くでき、従来よりも高速動作を実現し得る。
【図面の簡単な説明】
【００１１】
【図１】本発明の不揮発性半導体記憶装置の回路構成を示す回路図と、第1のデータ書き込み方法における各部に印加される電圧を示した表である。
【図２】メモリセルの側断面構成を示す断面図である。
【図３】本発明の不揮発性半導体記憶装置の回路構成を示す回路図と、第2のデータ書き込み方法における各部に印加される電圧を示した表である。
【図４】本発明の不揮発性半導体記憶装置の回路構成を示す回路図と、データ一括書き込み方法における各部に印加される電圧を示した表である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．不揮発性半導体記憶装置の全体構成＞
＜２．メモリセルの詳細構成＞
＜３．第1のデータ書き込み方法＞
３−１．書き込み選択メモリセル
３−２．書き込み選択ゲート線を共有する書き込み非選択メモリセル
３−３．書き込み選択ビット線を共有する書き込み非選択メモリセル
３−４．書き込み非選択ゲート線および書き込み非選択ビット線に接続された書き込み非選択メモリセル
＜４．不揮発性半導体記憶装置における各種動作について＞
＜５．作用および効果＞
＜６．第2のデータ書き込み方法＞
＜７．キャリア排除動作について＞
＜８．データ一括書き込み方法＞
【００１３】
（１）不揮発性半導体記憶装置の全体構成
図１は、本発明による不揮発性半導体記憶装置1の構成を示しており、一例としてメモリセル2a,2b,2c,2dが行列状に配置されてメモリセルアレイが構成された不揮発性半導体記憶装置1を示す。不揮発性半導体記憶装置1は、これらメモリセル2a,2b,2c,2dのうち、一方向（例えば、列方向）にメモリセル2a,2c（2b,2d）が配置されたメモリセル列毎に1本のビット線BL1（BL2）を共有しており、ビット線電圧印加回路10によって各ビット線BL1,BL2毎に所定のビット線電圧が一律に印加され得る。また、不揮発性半導体記憶装置1は、一方向と交差する他方向（この場合、行方向）にメモリセル2a,2b（2c,2d）が配置されたメモリセル行毎に1本の第1選択ゲート線DGL1（DGL2）を共有しており、第1選択ゲート電圧印加回路11によって各第1選択ゲート線DGL1,DGL2毎に所定の第1選択ゲート電圧が一律に印加され得る。
【００１４】
さらに、この実施の形態の場合、不揮発性半導体記憶装置1では、1本のメモリゲート線MGLと、1本の第2選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2c,2dで共有しており、メモリゲート電圧印加回路13によりメモリゲート線MGLに所定のメモリゲート電圧が印加され、第2選択ゲート電圧印加回路14により第2選択ゲート線SGLに所定の第2選択ゲート電圧が印加され、ソース電圧印加回路15によりソース線SLに所定のソース電圧が印加され得る。
【００１５】
なお、この実施の形態においては、1本のメモリゲート線MGLと、1本の第2選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2c,2dで共有している場合について述べるが、本発明はこれに限らず、他方向（行方向）にメモリセル2a,2b（2c,2d）が配置されたメモリセル行毎に、それぞれメモリゲート線と第2選択ゲート線とソース線とを共有させるようにしてもよい。
【００１６】
この不揮発性半導体記憶装置1では、例えばP型でなる1つのメモリウェルMPWにメモリセル2a,2b,2c,2dが行列状に配置されたメモリセルアレイが配置されており、基板電圧印加回路17によってメモリウェルMPWに所定の基板電圧が印加され得る。ここで、これらメモリセル2a,2b,2c,2dは全て同一構成を有していることから、主に1行1列目のメモリセル2aに着目して以下説明する。
【００１７】
この場合、メモリセル2aは、第1選択トランジスタST1と、第2選択トランジスタST2と、これら第1選択トランジスタST1および第2選択トランジスタST2間に直列に接続されたメモリトランジスタMTとを備えており、第1選択トランジスタST1の一端のドレイン領域にビット線BL1が接続され、第2選択トランジスタST2の一端のソース領域にソース線SLが接続されている。なお、第1選択トランジスタST1およびメモリトランジスタMT間や、第2選択トランジスタST2およびメモリトランジスタMT間には、ドレイン領域およびソース領域が設けられていない。
【００１８】
ここで、第1選択トランジスタST1には、第1選択ゲート電極DGが設けられており、第1選択ゲート電極DGに第1選択ゲート線DGL1が接続されている。第1選択トランジスタST1は、ビット線BL1からドレイン領域に印加されるビット線電圧と、第1選択ゲート線DGL1から第1選択ゲート電極DGに印加される第1選択ゲート電圧との電圧差によりオン・オフ動作し得る。実際上、第1選択ゲート電圧とビット線電圧との電位差が第1選択トランジスタST1の閾値電圧より大きい場合に第1選択トランジスタST1はオン状態となり、第1選択ゲート電圧とビット線電圧との電位差が第1選択トランジスタST1の閾値電圧以下の場合に第1選択トランジスタST1はオフ状態となる。
【００１９】
第1選択トランジスタST1がオン状態になったときには、ドレイン領域と、メモリトランジスタMTが配置されたメモリウェルMPW表面のチャネル層とが電気的に接続され、ビット線BL1からのビット線電圧がメモリトランジスタMTのチャネル層に印加される。一方、第1選択トランジスタST1がオフ状態になったときには、ドレイン領域と、メモリトランジスタMTのチャネル層との電気的な接続が遮断され、ビット線BL1から当該チャネル層へのビット線電圧の印加が阻止される。
【００２０】
第2選択トランジスタST2には、第2選択ゲート電極SGが設けられており、第2選択ゲート電極SGに第2選択ゲート線SGLが接続されている。第2選択トランジスタST2は、ソース線SLからソース領域に印加されるソース電圧と、第2選択ゲート線SGLから第2選択ゲート電極SGに印加される第2選択ゲート電圧との電圧差によりオン・オフ動作し得る。実際上、第2選択ゲート電圧とソース電圧との電位差が第2選択トランジスタST2の閾値電圧より大きい場合に第2選択トランジスタST2はオン状態となり、第2選択ゲート電圧とソース電圧との電位差が第2選択トランジスタST2の閾値電圧以下の場合に第2選択トランジスタST2はオフ状態となる。
【００２１】
第2選択トランジスタST2がオン状態になったときには、ソース領域と、メモリトランジスタMTのチャネル層とが電気的に接続される。一方、第2選択トランジスタST2がオフ状態になったときには、ソース領域と、メモリトランジスタMTのチャネル層との電気的な接続が遮断され、ソース線SLから当該チャネル層へのソース電圧の印加が阻止される。
【００２２】
メモリトランジスタMTには、下部ゲート絶縁膜および上部ゲート絶縁膜に挟まれた電荷蓄積層ECと、当該上部ゲート絶縁膜上に配置されたメモリゲート電極MGとが設けられており、当該メモリゲート電極MGにメモリゲート線MGLが接続されている。メモリトランジスタMTは、メモリゲート電極MGとメモリウェルMPWとの電圧差によって、量子トンネル効果により電荷蓄積層ECに電荷が注入されたり、或いは、当該電荷蓄積層EC内から電荷が引き抜かれるように構成されている。
【００２３】
（２）メモリセルの詳細構成
ここで、図２はメモリセル2aの側断面構成を示す断面図である。実際上、図２に示すように、例えばメモリセル2aは、シリコン基板20上にN型のディープウェル層DNWを介してP型のメモリウェルMPWが形成されており、MONOS型のメモリトランジスタMTを構成するメモリゲート構造体4と、N型MOS（Metal-Oxide-Semiconductor）の第1選択トランジスタST1を構成する第1選択ゲート構造体5と、同じくN型MOSの第2選択トランジスタST2を構成する第2選択ゲート構造体6とが当該メモリウェルMPW上に形成されている。
【００２４】
メモリウェルMPWの表面には、第1選択ゲート構造体5の一端にあり、かつビット線BL1が接続されたドレイン領域31と、第2選択ゲート構造体6の一端にあり、かつソース線SLが接続されたソース領域34とが所定距離を空けて形成されている。なお、この実施の形態の場合、ドレイン領域31およびソース領域34のN型不純物濃度は1.0E21/cm3以上に設定されており、一方、メモリウェルMPWのチャネル層CHが形成される表面領域（例えば、表面から50［nm］までの領域）のP型不純物濃度は1.0E19/cm3以下、好ましくは3.0E18/cm3以下に設定されている。
【００２５】
メモリゲート構造体4は、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる下部ゲート絶縁膜24a、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)等でなる電荷蓄積層EC、同じく絶縁材料でなる上部ゲート絶縁膜24b、メモリゲート電極MG、が順に積層された構成を有する。
【００２６】
メモリゲート構造体4には、酸化シリコン（SiO、SiO2）等の絶縁材料でなる壁状の側壁スペーサ28aが一の側壁に沿って形成されており、当該側壁スペーサ28aを介して第1選択ゲート構造体5が隣接して設けられている。このようなメモリゲート構造体4と第1選択ゲート構造体5との間に設けられた側壁スペーサ28aは、所定の膜厚で構成されており、メモリゲート構造体4と第1選択ゲート構造体5との間の絶縁耐圧を確保し得るように構成されている。
【００２７】
第1選択ゲート構造体5は、側壁スペーサ28aとドレイン領域31間のメモリウェルMPW上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる第1選択ゲート絶縁膜30、第1選択ゲート電極DGが順に積層された構成を有する。第1選択ゲート絶縁膜30の膜厚は、9［nm］以下、好ましくは3［nm］以下である。
【００２８】
ここで、側壁スペーサ28aの膜厚が5[nm]未満のときには、メモリゲート電極MGや第1選択ゲート電極DGに所定電圧が印加された際、側壁スペーサ28aに耐圧不良が生じる恐れがある。一方、側壁スペーサ28aの膜厚が40[nm]を超え、メモリゲート電極MGおよび第1選択ゲート電極DG間の距離が40[nm]を超えたときには、メモリゲート電極MGおよび第1選択ゲート電極DG間でメモリウェルMPW（例えば、表面から50［nm］までの領域（表面領域））での抵抗が上がり、データ読み出し時に、メモリトランジスタMTおよび第1選択トランジスタST1間で読み出し電流が流れ難くなる。
【００２９】
よって、この実施の形態の場合、メモリゲート電極MGおよび第1選択ゲート電極DG間の距離は、5[nm]以上40[nm]以下に形成されていることが望ましく、側壁スペーサ28aの膜厚も5[nm]以上40[nm]以下に形成されることが望ましい。
【００３０】
また、メモリゲート構造体4の他の側壁にも、酸化シリコン（SiO、SiO2）等の絶縁材料でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介して第2選択ゲート構造体6が隣接して設けられている。メモリゲート構造体4と第2選択ゲート構造体6との間に設けられた側壁スペーサ28bも、一方の側壁スペーサ28aと同じ膜厚に形成されており、メモリゲート構造体4と第2選択ゲート構造体6との間の絶縁耐圧を確保し得るように構成されている。
【００３１】
第2選択ゲート構造体6は、側壁スペーサ28bとソース領域34間のメモリウェルMPW上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる第2選択ゲート絶縁膜33、第2選択ゲート電極SGが順に積層された構成を有する。第2選択ゲート絶縁膜33の膜厚は、9［nm］以下、好ましくは3［nm］以下である。
【００３２】
ここで、メモリゲート電極MGおよび第2選択ゲート電極SG間でも、上述したメモリゲート電極MGおよび第1選択ゲート電極DG間と同様に、側壁スペーサ28bの耐圧不良の問題や、メモリトランジスタMTおよび第2選択トランジスタST2間での読み出し電流低下の不具合が生じる恐れがあるため、5[nm]以上40[nm]以下の距離に形成されていることが望ましい。よって、この実施の形態の場合、側壁スペーサ28bの膜厚も、5[nm]以上40[nm]以下に形成されることが望ましい。
【００３３】
また、第1選択ゲート絶縁膜30と第2選択ゲート絶縁膜33とは同一層で構成される膜であり、側壁スペーサ28aと側壁スペーサ28bとは同一層で構成される膜である。第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33と、側壁スペーサ28aおよび側壁スペーサ28bとは、異なる製造工程で形成される、異なる層からなる膜であるので、第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33の膜厚は所望の動作速度が得られるための膜厚に設定し、側壁スペーサ28aおよび側壁スペーサ28bの膜厚は所望の絶縁耐圧が確保できるための膜厚に設定し得る。好ましくは、[側壁スペーサ28aおよび側壁スペーサ28bの膜厚＞第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33の膜厚]の関係を満たすように設定される。
【００３４】
なお、このような構成を有するメモリセル2a,2b,2c,2dは、フォトリソグラフィ技術、酸化やCVD等の成膜技術、エッチング技術およびイオン注入法等を利用した一般的な半導体製造プロセスにより形成できるため、ここではその説明は省略する。
【００３５】
（３）第1のデータ書き込み方法
次に、図１に示した不揮発性半導体記憶装置1において、例えば1行1列目のメモリセル2aの電荷蓄積層ECに電荷を注入して、当該メモリセル2aにのみデータを書き込み、他のメモリセル2b,2c,2dにはデータを書き込まないときについて以下説明する。図１に示す表T1は、1行1列目のメモリセル2aにデータを書き込むときの各部に印加される電圧値を示している。
【００３６】
この場合、データを書き込むメモリセル（以下、書き込み選択メモリセルと呼ぶ）2aが配置された1行目を選択行と呼び、データが書き込まれないメモリセル（以下、書き込み非選択メモリセルと呼ぶ）2c,2dが配置された2行目を非選択行と呼ぶ。また、書き込みメモリセル2aが配置された1列目を選択列と呼び、書き込み非選択メモリセル2b,2dが配置された2列目を非選択列と呼ぶ。
【００３７】
図１に示すように、不揮発性半導体記憶装置1では、メモリゲート電圧印加回路13によりメモリゲート線MGLに電荷蓄積ゲート電圧VPROG（例えば、12[V]）が印加され、基板電圧印加回路17によりメモリウェルMPWに基板電圧（例えば、0［V］）が印加され得る。これにより、電荷蓄積層ECに電荷を注入させるメモリセル（書き込み選択メモリセルとも呼ぶ）2aだけでなく、電荷蓄積層ECに電荷を注入させないメモリセル（書き込み非選択メモリセルとも呼ぶ）2b,2c,2dにも、高電圧の電荷蓄積ゲート電圧VPROGがメモリゲート電極MGに印加され得る。なお、電荷蓄積ゲート電圧VPROGは、書き込み選択メモリセル2aのメモリトランジスタMTにおいて、量子トンネル効果によって電荷蓄積層ECに電荷を注入可能な電圧値であれば種々の電圧値であってよい。
【００３８】
また、不揮発性半導体記憶装置1では、第2選択ゲート電圧印加回路14によって第2選択ゲート線SGLに0［V］のゲートオフ電圧が印加され、全てのメモリセル2a,2b,2c,2dの第2選択ゲート電極に当該ゲートオフ電圧が印加され得る。さらに、ソース電圧印加回路15によってソース線SLには0［V］のソースオフ電圧が印加され、全てのメモリセル2a,2b,2c,2dのソース領域には当該ソース電圧が印加され得る。
【００３９】
また、第1選択ゲート電圧印加回路11によって、書き込み選択メモリセル2aが接続された第1選択ゲート線（書き込み選択ゲート線とも呼ぶ）DGL1に書き込み選択ゲート電圧VddDGが印加され、書き込み非選択メモリセル2c,2dのみが接続された他の第1選択ゲート線（書き込み非選択ゲート線とも呼ぶ）DGL2に0［V］の書き込み非選択ゲート電圧が印加され得る。この場合、書き込み選択ゲート電圧VddDGは、不揮発性半導体記憶装置1と混載されるCPU（Central Processing Unit）やASIC（Application-Specific Integrated Circuit）、ロジック回路、入出力回路等その他種々の周辺回路の動作電圧と同一の電源電圧Vddとすることができ、例えば0[V]より大きく3[V]以下、好ましくは0.5[V]以上1.5[V]以下に設定され得る。
【００４０】
ビット線電圧印加回路10によって、書き込み選択メモリセル2aが接続されたビット線（書き込み選択ビット線とも呼ぶ）BL1に書き込み選択ビット線電圧として0［V］が印加され、書き込み非選択メモリセル2b,2dのみが接続されたビット線（書き込み非選択ビット線とも呼ぶ）BL2に書き込み阻止電圧VddBLが印加され得る。書き込み阻止電圧VddBLは、上述した書き込み選択ゲート電圧VddDGと同様に、例えば0[V]より大きく3[V]以下、好ましくは0.5[V]以上1.5[V]以下に設定され得る。
【００４１】
書き込み選択ゲート電圧VddDGと書き込み阻止電圧VddBLは、後述する書き込み選択ゲート線を共有する書き込み非選択メモリセルにおいて、第1選択ゲート電極DGがオフ状態となるように、書き込み選択ゲート電圧VddDGと書き込み阻止電圧VddBLとの電位差が、第1選択トランジスタST1の閾値電圧であるVthST1以下である電圧に設定される。すなわち、VddBL≧（VddDG-VthST1）の関係を満たすように設定される。ここで、VthST1は、例えば0[V]〜1.0[V]に設定されている。なお、後述する第2選択トランジスタST2の閾値電圧であるVthST2も、VthST1同様に、例えば0[V]〜1.0[V]に設定されている。
【００４２】
なお、不揮発性半導体記憶装置1において書き込み動作を実行する際には、書き込み動作が開始される時点でのチャネル電位が、メモリセル2a,2b,2c,2dでの電荷の蓄積状態によって変化する虞がある。そのため、書き込み動作の前にビット線BL1,BL2またはソース線SLの電位を例えば0[V]とし、第1選択ゲート線DGL1,DGL2または第2選択ゲート電極SGを例えば1.5［V］として、第1選択トランジスタST1または第2選択トランジスタST2の少なくともいずれかをオン状態とし、さらにメモリゲート電極MGを例えば1.5［V］として、メモリセル2a,2b,2c,2dのチャネル電位をビット線BL1,BL2またはソース線SLの電位に揃える動作を加えることがより望ましい。その場合はチャネル電位を揃えた後、第1選択ゲート線DGL1,DGL2または第2選択ゲート線SGLを0［V］の電圧に戻してから書き込み動作に移ればよい。
【００４３】
（３−１）書き込み選択メモリセル
書き込み選択メモリセル2aの電荷蓄積層ECに電荷を注入する場合の動作を説明する。
メモリゲート線MGLからメモリゲート電極MGに電荷蓄積ゲート電圧VPROG（例えば、12[V]）が印加され、メモリウェルMPWに基板電圧（例えば、0［V］）が印加される。
【００４４】
第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加されるとともに、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され、第2選択トランジスタST2がオフ状態となる。これにより、第2選択ゲート構造体6（図２）直下のメモリウェルMPWにソース側非導通領域が形成され、ソース領域34と、メモリゲート構造体4直下のメモリウェルMPWのチャネル層CHとの電気的な接続が遮断され、ソース線SLからチャネル層CHへの電圧印加が阻止され得る。
【００４５】
一方、書き込み選択ゲート線DGL1から第1選択ゲート電極DGに書き込み選択ゲート電圧VddDG（例えば、1.5[V]）が印加されるとともに、書き込み選択ビット線BL1からドレイン領域31に0［V］の書き込み選択ビット線電圧が印加され、第1選択トランジスタST1がオン状態となる。これにより、第1選択ゲート構造体5（図２）直下のメモリウェルMPWにドレイン側導通領域が形成され、ドレイン領域31と、メモリゲート構造体4直下のチャネル層CHとが電気的に接続され、0［V］の書き込み選択ビット線電圧がメモリトランジスタMTのチャネル層CHに印加され得る。
【００４６】
かくして、書き込み選択メモリセル2aでは、メモリゲート電極MGとチャネル層CHとの間に大きな電圧差（例えば、12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷が注入され、メモリトランジスタMTにデータが書き込まれた状態となり得る。
【００４７】
（３−２）書き込み選択ゲート線を共有する書き込み非選択メモリセル
次に、書き込み選択メモリセル2aと書き込み選択ゲート線DGL1を共有する選択行の書き込み非選択メモリセル2bについて説明する。書き込み非選択メモリセル2bにも、メモリゲート線MGLからメモリゲート電極MGに電荷蓄積ゲート電圧VPROGが印加され、メモリウェルMPWに基板電圧が印加される。
【００４８】
第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加されるとともに、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され、第2選択トランジスタST2がオフ状態となる。これにより、第2選択ゲート構造体6直下のメモリウェルMPWにソース側非導通領域が形成され、ソース領域34と、メモリゲート構造体4直下のメモリウェルMPWのチャネル層CHとの電気的な接続が遮断され、ソース線SLからチャネル層CHへの電圧印加が阻止され得る。
【００４９】
また、書き込み非選択メモリセル2bの第1選択トランジスタST1は、書き込み選択ゲート線DGL1から第1選択ゲート電極DGに書き込み選択ゲート電圧VddDG（例えば、1.5[V]）が印加されるとともに、書き込み非選択ビット線BL2からドレイン領域31に書き込み阻止電圧VddBL（例えば、1.5[V]）が印加され、オフ状態となる。これにより、第1選択ゲート構造体5直下のメモリウェルMPWにドレイン側非導通領域が形成され、ドレイン領域31と、メモリゲート構造体4直下のチャネル層CHとの電気的な接続が遮断され、書き込み非選択ビット線BL2からチャネル層CHへの電圧印加が阻止され得る。
【００５０】
このように、選択行の書き込み非選択メモリセル2bでは、メモリトランジスタMTの両側の第1選択トランジスタST1および第2選択トランジスタST2がともにオフ状態となることから、メモリトランジスタMTに形成されたチャネル層CHと、ソース線SLおよびビット線BL2との電気的な接続が遮断された状態となり、チャネル層CHはフローティング状態となる。メモリゲート電極MGに電荷蓄積ゲート電圧VPROGが印加されているので、チャネル層CHの周辺のメモリウェルMPWに空乏層Dが形成される。
【００５１】
チャネル層CHの電位は、空乏層Dの容量（以下、空乏層容量と呼ぶ）C1と、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層から構成される絶縁膜の容量（以下、ゲート絶縁膜容量と呼ぶ）C2との容量カップリングにより上昇する。
かくして、書き込み非選択メモリセル2bでは、メモリゲート電極MGとチャネル層CHとの間の電位差を小さくし、量子トンネル効果による電荷蓄積層ECへの電荷注入を阻止し得る。
【００５２】
空乏層容量C1とゲート絶縁膜容量C2との容量カップリングによる、チャネル層CHの電位上昇について以下説明する。チャネル層CHの周辺のメモリウェルMPWに空乏層Dが形成された場合、模式的に、ゲート絶縁膜容量C2と空乏層容量C1とが直列接続された構成と見なすことができ、チャネル層CHのチャネル電位Vchについて下記（１）の式が成り立つ。
【００５３】
チャネル電位Vch＝（電荷蓄積ゲート電圧VPROG−基板電圧）×｛C2／（C1＋C2）｝…（１）
【００５４】
例えばゲート絶縁膜容量C2が空乏層容量C1の3倍の容量である場合、この実施の形態の場合、メモリウェルMPWの基板電圧が0[V]であり、電荷蓄積ゲート電圧VPROGが12[V]であることから、下記の式（２）のようにチャネル電位Vchは9[V]となる。
【００５５】
チャネル電位Vch＝（12[V]−0[V]）×｛3・C1／（C1＋3・C1）｝＝9[V]      …（２）
【００５６】
これにより、書き込み非選択メモリセル2bでは、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、チャネル層CHのチャネル電位Vchが9[V]となることから、メモリゲート電極MGおよびチャネル層CH間の電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
【００５７】
これに加えて、書き込み非選択メモリセル2bでは、メモリゲート構造体4と、第1選択ゲート構造体5との間のメモリウェルMPWの領域に、ドレイン領域31やソース領域34のような不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウェルMPW表面周辺に形成されたチャネル層CHの周辺に空乏層Dを確実に形成し得、当該空乏層Dによってチャネル層CHから第1選択ゲート絶縁膜30へのチャネル電位Vchの到達を阻止し得る。
【００５８】
これにより、第1選択ゲート構造体5では、低電圧の書き込み選択ゲート電圧VddDGや書き込み阻止電圧VddBLに合せて、第1選択ゲート絶縁膜30の膜厚を薄く形成しても、チャネル電位Vchが空乏層Dで遮断されることから、チャネル電位Vchによる第1選択ゲート絶縁膜30の絶縁破壊を防止し得る。
【００５９】
また、メモリゲート構造体4と第2選択ゲート構造体6との間のメモリウェルMPWの領域にも、ドレイン領域31やソース領域34のような不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウェルMPW表面周辺に形成されたチャネル層CHの周辺に空乏層Dを確実に形成し得、当該空乏層Dによってチャネル層CHから第2選択ゲート絶縁膜33へのチャネル電位Vchの到達を阻止し得る。
【００６０】
これにより、第2選択ゲート構造体6でも、低電圧のゲートオフ電圧やソースオフ電圧に合せて、第2選択ゲート絶縁膜33の膜厚を薄くしても、チャネル電位Vchが空乏層Dで遮断されることから、チャネル電位Vchによる第2選択ゲート絶縁膜33の絶縁破壊を防止し得る。
【００６１】
なお、上述の実施の形態では、書き込み選択ゲート電圧VddDG、書き込み阻止電圧VddBLが、ともに1.5[V]と同一の電圧である場合について説明したが、書き込み選択ゲート電圧VddDG、書き込み阻止電圧VddBLは、第1選択トランジスタST1がオフ状態となれば異なる電圧でもよい。第1選択トランジスタST1の閾値電圧をVthST1とすると、VddBL≧（VddDG-VthST1）の条件を満たせば、第1選択トランジスタST1がオフ状態になる。
【００６２】
ここで、書き込み阻止電圧VddBLを、（VddDG-VthST1）よりも大きくした場合（VddBL＞（VddDG-VthST1））には、VddBLと(VddDG-VthST1)の電圧差分、第1選択トランジスタST1のみかけ上の閾値電圧が大きくなり、その分チャネル層CHとドレイン領域31との間のリーク電流が減少し、オフ動作特性を向上できる。その結果、書き込み非選択メモリセル2bにおいて、空乏層Dを安定させることができ、ディスターブ耐性を向上させることができる。
【００６３】
なお、VddBLは、VddBL≧VddDGが好ましく、VddDG〜VddDGの3倍の電圧（3・VddDG）の範囲がさらに好ましく、VddDGの1.5倍の電圧（1.5・VddDG）が特に好ましい。VddBLがVddDGの3倍を超えた場合には、第1選択ゲート電極DG直下のメモリウェルMPWとドレイン領域31との間での接合リークに起因する新たなディスターブが発生してしまう恐れがあるため、VddBLはVddDGの3倍以下であることが望ましい。
【００６４】
（３−３）書き込み選択ビット線を共有する書き込み非選択メモリセル
次に、書き込み選択メモリセル2aと書き込み選択ビット線BL1を共有する選択列の書き込み非選択メモリセル2cについて以下説明する。書き込み非選択メモリセル2cにも、メモリゲート線MGLからメモリゲート電極MGに電荷蓄積ゲート電圧VPROGが印加され、メモリウェルMPWに基板電圧が印加される。
【００６５】
書き込み非選択メモリセル2cの第2選択トランジスタST2の動作は、上述の書き込み非選択メモリセル2bの第2選択トランジスタST2の動作と同様であり、第2選択トランジスタST2がオフ状態となり、ソース領域34と、メモリゲート構造体4直下のメモリウェルMPWのチャネル層CHとの電気的な接続が遮断され、ソース線SLからチャネル層CHへの電圧印加が阻止され得る。
【００６６】
また、書き込み非選択メモリセル2cの第1選択トランジスタST1は、書き込み非選択ゲート線DGL2から第1選択ゲート電極DGに0[V]の書き込み非選択ゲート電圧が印加されるとともに、書き込み選択ビット線BL1からドレイン領域31に0［V］の書き込み選択ビット線電圧が印加され、オフ状態となる。これにより、第1選択ゲート構造体5直下のメモリウェルMPWにドレイン側非導通領域が形成され、ドレイン領域31と、メモリゲート構造体4直下のチャネル層CHとの電気的な接続が遮断され、書き込み選択ビット線BL1からチャネル層CHへの電圧印加が阻止され得る。
【００６７】
これにより、書き込み非選択メモリセル2cでも、メモリトランジスタMTの両側の第1選択トランジスタST1および第2選択トランジスタST2がともにオフ状態となることから、メモリトランジスタMTに形成されたチャネル層CHと、ソース線SLおよびビット線BL1との電気的な接続が遮断された状態となり、当該チャネル層CHの周辺のメモリウェルMPWに空乏層Dが形成される。かくして、書き込み非選択メモリセル2cでは、空乏層Dに囲まれたチャネル層CHのチャネル電位Vchが上昇してメモリゲート電極MGおよびチャネル層CH間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
【００６８】
（３−４）書き込み非選択ゲート線および書き込み非選択ビット線に接続された書き込み非選択メモリセル
次に、書き込み非選択ゲート線DGL2および書き込み非選択ビット線BL2に接続された書き込み非選択メモリセル2dについて以下説明する。非選択行に配置され、かつ非選択列に配置された書き込み非選択メモリセル2dにも、メモリゲート線MGLからメモリゲート電極MGに電荷蓄積ゲート電圧VPROGが印加され、メモリウェルMPWに基板電圧が印加される。
【００６９】
書き込み非選択メモリセル2dの第2選択トランジスタST2の動作は、上述の書き込み非選択メモリセル2b,2cの第2選択トランジスタST2の動作と同様であり、第2選択トランジスタST2がオフ状態となり、ソース領域34と、メモリゲート構造体4直下のメモリウェルMPWのチャネル層CHとの電気的な接続が遮断され、ソース線SLからチャネル層CHへの電圧印加が阻止され得る。
【００７０】
また、書き込み非選択メモリセル2dの第1選択トランジスタST1は、書き込み非選択ゲート線DGL2から第1選択ゲート電極DGに0[V]の書き込み非選択ゲート電圧が印加されるとともに、書き込み非選択ビット線BL2からドレイン領域31に書き込み阻止電圧VddBL（例えば、1.5[V]）が印加され、オフ状態となる。これにより、第1選択ゲート構造体5直下のメモリウェルMPWにドレイン側非導通領域が形成され、ドレイン領域31と、メモリゲート構造体4直下のチャネル層CHとの電気的な接続が遮断され、書き込み非選択ビット線BL2からチャネル層CHへの電圧印加が阻止され得る。
【００７１】
これにより、書き込み非選択メモリセル2dでも、メモリトランジスタMTの両側の第1選択トランジスタST1および第2選択トランジスタST2がともにオフ状態となることから、メモリトランジスタMTに形成されたチャネル層CHと、ソース線SLおよびビット線BL2との電気的な接続が遮断された状態となり、当該チャネル層CHの周辺のメモリウェルMPWに空乏層Dが形成される。かくして、書き込み非選択メモリセル2dでは、空乏層Dに囲まれたチャネル層CHのチャネル電位Vchが上昇してメモリゲート電極MGおよびチャネル層CH間の電圧差が小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
【００７２】
（４）不揮発性半導体記憶装置における各種動作について
次に、本発明の不揮発性半導体記憶装置1において、例えばメモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータ読み出し動作と、メモリセル2a,2b,2c,2dの電荷蓄積層EC内から電荷を引き抜くデータ消去動作とについて順に説明する。
【００７３】
メモリセル2aのデータの読み出し動作では、第2選択ゲート電圧印加回路14によって第2選択ゲート線SGLにVddSGREAD（0[V]より大きく3[V]以下の電圧、例えば1.5[V]の電圧）の電圧が印加され、ソース電圧印加回路15によってソース線SLに0［V］の電圧が印加されることにより、各メモリセル2a,2b,2c,2dの第2選択トランジスタST2がオン状態となり、ソース線SLと、メモリトランジスタMTのチャネル層CHとが電気的に接続した状態になる。また、メモリゲート電圧印加回路13によってメモリゲート線MGLに0[V]が印加され、基板電圧印加回路17によってメモリウェルMPWに0[V]が印加される。
【００７４】
さらに、ビット線電圧印加回路10によって、データを読み出すメモリセル（以下、読み出し選択メモリセルとも呼ぶ）2aに接続されたビット線BL1を読み出し選択電圧VddREAD（0[V]より大きく3[V]以下の電圧、例えば1.5[V]の電圧）にプリチャージし、一方、データを読み出さないメモリセル（以下、読み出し非選択メモリセルとも呼ぶ）2b,2dのみが接続されたビット線BL2に0［V］の読み出し非選択電圧を印加する。また、第1選択ゲート電圧印加回路11によって、読み出し選択メモリセル2aが接続された第1選択ゲート線DGL1にVddDGREAD（0[V]より大きく3[V]以下の電圧、例えば1.5[V]の電圧）の電圧が印加され、読み出し非選択メモリセル2c,2dのみが接続された第1選択ゲート線DGL2に0［V］の電圧が印加される。
【００７５】
これにより、読み出し選択メモリセル2aにおいて電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）には、メモリトランジスタMTがオフ状態となり、ビット線BL1とソース線SLとの電気的な接続が遮断される。この際、読み出し選択メモリセル2aとビット線BL1を共有する読み出し非選択メモリセル2cでは、第1選択ゲート線DGL2に0［V］のゲートオフ電圧が印加され、第1選択トランジスタST1がオフ状態となっていることから、メモリトランジスタMTの電荷蓄積層ECにおける電荷の蓄積状態がビット線BL1の読み出し選択電圧VddREADに影響を与えることがない。これにより、不揮発性半導体記憶装置1では、読み出し選択メモリセル2aが接続されたビット線BL1の読み出し選択電圧VddREADがそのまま維持される。
【００７６】
一方、読み出し選択メモリセル2aにおいて電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリトランジスタMTがオン状態となり、読み出し選択メモリセル2aを介してビット線BL1とソース線SLとが電気的に接続される。これにより、不揮発性半導体記憶装置1では、読み出し選択メモリセル2aに接続されたビット線BL1の読み出し選択電圧VddREADが低下する。かくして、不揮発性半導体記憶装置1では、ビット線BL1の読み出し選択電圧VddREADが変化したか否かを検知することにより、読み出し選択メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータの読み出し動作を実行できる。
【００７７】
次に、不揮発性半導体記憶装置1におけるメモリセル2a,2b,2c,2dの電荷蓄積層EC内の電荷を引き抜くデータの消去動作について説明する。この場合、不揮発性半導体記憶装置1では、メモリゲート電圧印加回路13によりメモリゲート線MGLから各メモリセル2a,2b,2c,2dのメモリゲート電極MGに消去ゲート電圧VERASE（例えば、-12［V］）が印加され、基板電圧印加回路17によって0[V]の基板電圧がメモリウェルMPWに印加されることで、当該メモリウェルMPWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
【００７８】
（５）作用および効果
以上の構成において、不揮発性半導体記憶装置1では、複数のメモリセル2a,2b,2c,2dが一方向に配置されたメモリセル列毎にビット線BL1,BL2（以下、これらをまとめて単にビット線BLとする）を設け、複数のメモリセル2a,2b,2c,2d が一方向と交差する他方向に配置されたメモリセル行毎に第1選択ゲート線DGL1,DGL2（以下、これらをまとめて単に第1選択ゲート線DGLとする）を設け、複数のメモリセル2a,2b,2c,2dの電荷蓄積層ECに、量子トンネル効果によって電荷を注入するのに必要な電荷蓄積ゲート電圧VPROGがメモリゲート線MGLによって印加されるようにした。
【００７９】
書き込み選択メモリセル2aは、列方向はビット線BLにより選択され、行方向は第1選択ゲート線DGLにより選択される。選択列のビット線BLには書き込み選択ビット線電圧0[V]が印加され、非選択列のビット線BLには書き込み阻止電圧VddBLが印加される。選択行の第1選択ゲート線DGLには書き込み選択ゲート電圧VddDGが印加され、非選択行の第1選択ゲート線DGLには書き込み非選択ゲート電圧0[V]が印加される。
【００８０】
書き込み選択メモリセル2aのみで、書き込み選択ゲート電圧VddDGと書き込み選択ビット線電圧0[V]との電位差が＋VddDGとなり、第1選択トランジスタST1がオン状態となるようにし、書き込み選択ビット線電圧0[V]をメモリトランジスタMTのチャネル層CHに印加することにより、量子トンネル効果により電荷蓄積層ECに電荷を注入し得る。
【００８１】
一方、書き込み非選択メモリセル2b,2c,2dでは、第1選択ゲート線DGLに印加される電圧とビット線BLに印加される電圧との電位差が、VddDG−VddBL、0[V]、−VddBLとなり、第1選択トランジスタST1がオフ状態となるようにし、メモリトランジスタMTとビット線BLとの接続を遮断するようにした。また、この際、書き込み非選択メモリセル2b,2c,2dでは、第2選択ゲート線SGLに印加される電圧とソース線SLに印加される電圧との電位差が0[V]となり、第2選択トランジスタST2がオフ状態となるようにし、メモリトランジスタMTとソース線SLとの接続を遮断するようにした。
【００８２】
これにより、書き込み非選択メモリセル2b,2c,2dにおいて、メモリトランジスタMTのメモリゲート電極MG直下のメモリウェルMPWに空乏層Dが形成され、メモリゲート電極MGおよびメモリウェルMPW間を、量子トンネル効果が発生しない電圧差として、電荷蓄積層EC内への電荷注入が阻止される。
【００８３】
従って、不揮発性半導体記憶装置1では、データ書き込み動作時、空乏層Dにより、メモリゲート電極MGおよびメモリウェルMPW間を量子トンネル効果が発生しない電圧差とするため、高電圧の書き込み阻止電圧を印加する必要がなくなり、電荷蓄積ゲート電圧VPROGに拘束されずに、ビット線BL、ソース線SL、第1選択ゲート線DGLおよび第2選択ゲート線SGLに印加する電圧を、第1選択トランジスタST1および第2選択トランジスタST2がオン・オフ動作し得る電圧値にまで低減できる。その分、第1選択トランジスタST1の第1選択ゲート絶縁膜30や、第2選択トランジスタST2の第2選択ゲート絶縁膜33の各膜厚を薄くでき、当該膜厚が薄くなった分だけ従来よりも高速動作を実現し得る。
【００８４】
（６）第2のデータ書き込み方法
次に、第2のデータ書き込み方法について以下説明する。図１との対応部分に同一符号を付して示す図３は、図１に示した不揮発性半導体記憶装置1の回路構成に対して第2のデータ書き込み方法における各部での電圧を示し、また、第2のデータ書き込み方法の各部の電圧をまとめた表T2を示す。第2のデータ書き込み方法は、データ書き込み動作時、ソース線SLに印加する電圧を、ソース側電源電圧VddSLとする点で、上述した実施の形態とは相違しており、その他の不揮発性半導体記憶装置1の構成や、データの読み出し動作、データの消去動作については上述した実施の形態と同じであるためその説明は省略し、ここではデータの書き込み動作に着目して以下説明する。
【００８５】
ここで、データ書き込み動作時、ソース線SLに印加されるソース側電源電圧VddSLは、第2選択トランジスタST2がオフ状態となるように、第2選択ゲート線SGLのゲートオフ電圧である0[V]とソース側電源電圧VddSLとの電位差が、第2選択トランジスタST2の閾値電圧であるVthST2以下である電圧に設定される。すなわち、（VddSL≧-VthST2）の関係を満たすように設定される。ソース側電源電圧VddSLは、第2選択ゲート線SGLに印加される電圧値以上であることが好ましく、第2選択ゲート線SGLに印加される電圧値よりも大きいことが、さらに好ましい。
【００８６】
ソース側電源電圧VddSLは、例えば不揮発性半導体記憶装置1と混載されるCPUやASIC、ロジック回路、入出力回路等その他種々の周辺回路の動作電圧と同一の電源電圧Vddとすることができ、0[V]より大きく3[V]以下、好ましくは0.5[V]以上1.5[V]以下に設定され得る。また、ソース側電源電圧VddSLは、書き込み選択ゲート電圧VddDGまたは書き込み阻止電圧VddBLと同じ電圧でもよく、異なる電圧でもよい。
【００８７】
例えば、ソース側電源電圧VddSLは、上述した実施の形態におけるVddBLに合わせ、VddSL≧VddDGが好ましく、VddDG〜VddDGの3倍の電圧（3・VddDG）がさらに好ましく、VddDGの1.5倍の電圧（1.5・VddDG）が特に好ましい。VddSLがVddDGの3倍を超えた場合には、第2選択ゲート電極SG直下のメモリウェルMPWとソース領域34との間での接合リークに起因する新たなディスターブが発生してしまう恐れがあるため、VddSLはVddDGの3倍以下であることが望ましい。
【００８８】
以上の構成において、このように図３に示した表T2の電圧条件としても、書き込み選択メモリセル2aで電荷蓄積層ECに電荷を注入できるとともに、書き込み非選択メモリセル2b,2c,2dで電荷蓄積層ECへの電荷の注入を阻止できる。書き込み非選択メモリセル2c（2b,2d）では、ビット線BL1（BL2）および第1選択ゲート線DGL2（DGL1,DGL2）に印加した電圧により第1選択トランジスタST1がオフ状態となりメモリトランジスタMTとビット線BL1（BL2）との接続が遮断されるとともに、ソース線SLおよび第2選択ゲート線SGLに印加した電圧により第2選択トランジスタST2もオフ状態となりメモリトランジスタMTとソース線SLとの接続が遮断される。
【００８９】
これにより、不揮発性半導体記憶装置1では、書き込み非選択メモリセル2c（2b,2d）において、メモリトランジスタMTのメモリゲート電極MG直下のメモリウェルMPWに空乏層Dが形成され、メモリゲート電極MGおよびメモリウェルMPW間を、量子トンネル効果が発生しない電圧差として、電荷蓄積層EC内への電荷注入が阻止される。
【００９０】
不揮発性半導体記憶装置1では、データ書き込み動作時、空乏層Dにより、メモリゲート電極MGおよびメモリウェルMPW間を量子トンネル効果が発生しない電圧差とするため、高電圧の書き込み阻止電圧を印加する必要がなくなり、電荷蓄積ゲート電圧VPROGに拘束されずに、ビット線BL、ソース線SL、第1選択ゲート線DGLおよび第2選択ゲート線SGLに印加する電圧を、第1選択トランジスタST1および第2選択トランジスタST2がオン・オフ動作し得る電圧値にまで低減できる。その分、第1選択トランジスタST1の第1選択ゲート絶縁膜30や、第2選択トランジスタST2の第2選択ゲート絶縁膜33の各膜厚を薄くでき、当該膜厚が薄くなった分だけ従来よりも高速動作を実現し得る。
【００９１】
この際、第2のデータ書き込み方法では、ソース線SLに印加される電圧を、第2選択ゲート電極SGに印加されるゲートオフ電圧からVthST2を引いた値よりも大きいソース側電源電圧VddSLとしたことにより（VddSL＞-VthST2としたことにより）、VddSLと-VthST2の電圧差分、第2選択トランジスタST2のみかけ上の閾値電圧が高くなり、その分チャネル層CHとソース領域34との間のリーク電流が減少し、オフ動作特性を向上できる。その結果、書き込み非選択メモリセル2b,2c,2dにおいて、空乏層Dを安定させることができ、ディスターブ耐性を向上させることができる。
【００９２】
特に第2のデータ書き込み方法では、第2選択ゲート電極SGに印加されるゲートオフ電圧と、ソース側電源電圧VddSLとの電圧差が大きくなると、書き込み非選択メモリセル2b,2c,2dにおいてメモリトランジスタMTのメモリウェルMPW内に形成される空乏層Dが一段と安定し得、ディスターブ耐性を向上させることができる。
【００９３】
（７）キャリア排除動作について
本発明による不揮発性半導体記憶装置1では、上述した第1のデータ書き込み方法、第2のデータ書き込み方法、および第3のデータ書き込み方法において、各データ書き込み動作を実行する前に後述するキャリア排除動作を実行するようにしてもよい。
【００９４】
この場合、キャリア排除動作として、本発明の不揮発性半導体記憶装置1は、各メモリセル2a,2b,2c,2dにおいて、メモリゲート電極MGと対向するメモリウェルMPWにチャネル層を形成するキャリアが存在している領域（以下、チャネル層形成キャリア領域と呼ぶ）から当該キャリアを排除し、書き込み非選択メモリセル2b,2c,2dでメモリゲート電極MG直下のメモリウェルMPWにチャネル層を形成させることなく空乏層Dを形成させ得るようになされている。
【００９５】
不揮発性半導体記憶装置1では、キャリア排除動作を実行する際、第1選択ゲート線DGL1,DGL2にゲートキャリア排除電圧VddDGELIM（0[V]より大きく3[V]以下の電圧、例えば1.5[V]の電圧）が印加され、ビット線BL1,BL2に0［V］のビット線キャリア排除電圧が印加される。これにより各メモリセル2a,2b,2c,2dの第1選択トランジスタST1はオン状態となり、第1選択ゲート電極DG直下のメモリウェルMPW表面にはドレイン側導通領域が形成される。各メモリセル2a,2b,2c,2dは、ビット線BL1,BL2が接続されたドレイン領域31と、メモリゲート電極MG直下のメモリウェルMPWのチャネル層形成キャリア領域とが電気的に接続される。
【００９６】
また、この実施の形態の場合、不揮発性半導体記憶装置1では、第2選択ゲート線SGLにもゲートキャリア排除電圧VddSGELIM（0[V]より大きく3[V]以下の電圧、例えば1.5[V]の電圧）が印加され、ソース線SLに0［V］のソースキャリア排除電圧が印加される。これにより各メモリセル2a,2b,2c,2dの第2選択トランジスタST2はオン状態となり、第2選択ゲート電極SG直下のメモリウェルMPW表面にはソース側導通領域が形成される。各メモリセル2a,2b,2c,2dは、ソース線SLが接続されたソース領域34と、メモリゲート電極MG直下のメモリウェルMPWのチャネル層形成キャリア領域とが電気的に接続される。
【００９７】
これに加えて、不揮発性半導体記憶装置1では、ビット線キャリア排除電圧およびソースキャリア排除電圧と同じ0[V]の基板キャリア排除電圧がメモリウェルMPWに印加されるとともに、メモリゲート線MGLにメモリゲートキャリア排除電圧VddELIM（例えば-2[V]）が印加される。ここで、メモリゲート電極MGに印加されるメモリゲートキャリア排除電圧VddELIMは、メモリゲート電極MG直下のメモリウェルMPWにおいてチャネル層が形成される閾値電圧（Vth）を基準に規定されており、データの書き込み状態のときと、データの消去状態のときとで変位する閾値電圧（Vth）の範囲外の電圧値であって、かつメモリゲート電極MGへ印加された際にチャネル層が形成されない電圧値に選定されている。
【００９８】
これにより、各メモリセル2a,2b,2c,2dでは、チャネル層形成キャリア領域に誘起されているキャリア（この場合、電子）を、メモリゲート電極MGに印加されたメモリゲートキャリア排除電圧によって当該チャネル層形成キャリア領域から、ドレイン領域31および／またはソース領域34へと導き、当該チャネル層形成キャリア領域からキャリアを追い出し得る。
【００９９】
この実施の形態の場合、各メモリセル2a,2b,2c,2dにおけるメモリゲート構造体4が、P型のメモリウェルMPW上に形成され、N型のMOSトランジスタ構造を形成している。このため、各メモリセル2a,2b,2c,2dでは、データの書き込み状態のときの閾値電圧（Vth）を例えば2.0[V]に設定し、データの消去状態のときの閾値電圧（Vth）を例えば-1.5[V]に設定することができる。この場合、チャネル層形成キャリア領域からキャリアを追い出すキャリア排除電圧は、例えば-2.0[V]以下に選定すればよい。これにより、各メモリセル2a,2b,2c,2dは、メモリトランジスタMTにおける閾値電圧が、データの書き込み状態や、データの消去状態にあるか否かによらずに、メモリゲート電極MGに印加されるメモリゲートキャリア排除電圧によって、チャネル層形成キャリア領域内のキャリアを、当該チャネル層形成キャリア領域と導通接続されたドレイン領域31およびソース領域34へと導き、チャネル層形成キャリア領域からキャリアを追い出し、チャネル層が形成されていない状態にさせることができる。
【０１００】
このように、メモリトランジスタMTにおける閾値電圧は、電荷蓄積層ECに電子（電荷）が蓄積しているとき（データの書き込み状態のとき）と、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）とき（データの消去状態のとき）とで異なっている。すなわち、電荷蓄積層ECに電子が蓄積されているときの閾値電圧は、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）ときの閾値電圧よりも高く（深く）なる。そこで、メモリゲートキャリア排除電圧は、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）ときの低い方（浅い方）の閾値電圧を基準に、当該閾値電圧よりも低い（浅い）電圧値に選定され、電荷蓄積層ECに電荷が蓄積されているか否かにかかわらず、チャネル層形成キャリア領域からドレイン領域31やソース領域34にキャリアを追い出し得るようになされている。
【０１０１】
かくして、各メモリセル2a,2b,2c,2dは、上記のように設定したメモリゲートキャリア排除電圧がメモリゲート電極MGに印加されることにより、各メモリセル2a,2b,2c,2dがディプリート状態であったとしても、メモリゲート電極MG直下のメモリウェルMPWのチャネル層形成キャリア領域に誘起されているキャリアを、当該チャネル層形成キャリア領域から排除して、チャネル層が形成されずに空乏層Dが形成された状態となり得る。
【０１０２】
なお、上述した実施の形態においては、キャリア排除動作時に、第1選択トランジスタST1および第2選択トランジスタST2の両方をオン状態とした場合について述べたが、本発明はこれに限らず、第1選択トランジスタST1または第2選択トランジスタST2のいずれか一方のみをオン状態としてよい。この場合には、第1選択トランジスタST1または第2選択トランジスタST2のいずれか一方がオン状態となることで、ドレイン領域31またはソース領域34のいずれか一方と、チャネル層形成キャリア領域とを電気的に接続させて、チャネル層形成キャリア領域内のキャリアをドレイン領域31またはソース領域34へ送出し、チャネル層形成キャリア領域からキャリアを排除し得る。
【０１０３】
この実施の形態の場合、不揮発性半導体記憶装置1は、このようなキャリア排除動作を実行した後、上述した「（３）第1のデータ書き込み方法」、「（６）第2のデータ書き込み方法」、または「（７）第3のデータ書き込み方法」によるデータ書き込み動作を実行する。例えば書き込み非選択メモリセル2b,2c,2dでは、データ書き込み動作時、上述した各実施の形態と同様に、第1選択トランジスタST1および第2選択トランジスタST2がオフ状態となり、メモリトランジスタMTのメモリゲート電極MG直下のメモリウェルMPWに空乏層Dが形成され、メモリゲート電極MGおよびメモリウェルMPW間を、量子トンネル効果が発生しない電圧差として、電荷蓄積層EC内への電荷注入が阻止される。
【０１０４】
ここで、書き込み非選択メモリセル2b,2c,2dにおけるメモリゲート電極MGおよびメモリウェルMPW表面間の電圧差Vonoは、下記の式から求めることができる。なお、qは素電荷量、NaはメモリウェルMPWのアクセプタ濃度、Conoは、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層での容量（以下、メモリゲート容量とも呼ぶ）を示す。また、ε1はメモリウェルMPWを形成する材料（この実施の形態ではシリコン）の比誘電率、ε0は真空の誘電率、Vfbはフラットバンド電圧、Vgは電荷蓄積ゲート電圧VPROGを示す。
【０１０５】
【数１】
0006783447.tif 000002
【０１０６】
この実施の形態の場合、書き込み非選択メモリセル2b,2c,2dにおける、メモリゲート電極MGおよびメモリウェルMPW表面の電圧差Vonoは、Vfdが0[V]、Vgが12[V]、Naが2.0E17[cm-3]、上部ゲート絶縁膜24bの膜厚が2[nm]、電荷蓄積層ECの膜厚が12[nm]、下部ゲート絶縁膜24aの膜厚が3.5[nm]とした場合、約2[V]となる。
【０１０７】
これにより、各書き込み非選択メモリセル2b,2c,2dにおけるメモリトランジスタMTでは、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリゲート電極MGおよびメモリウェルMPW表面の電圧差Vonoが約2[V]となり、メモリゲート電極MGおよびメモリウェルMPW表面間に量子トンネル効果が発生するのに必要な大きな電圧差が生じず、電荷蓄積層ECへの電荷注入を阻止し得る。
【０１０８】
従って、このようなキャリア排除動作を実行した場合であっても、上述した実施の形態と同様に、データ書き込み動作時、空乏層Dにより、メモリゲート電極MGおよびメモリウェルMPW間を量子トンネル効果が発生しない電圧差とするため、高電圧の書き込み阻止電圧を印加する必要がなくなり、電荷蓄積ゲート電圧VPROGに拘束されずに、ビット線BL、ソース線SL、第1選択ゲート線DGLおよび第2選択ゲート線SGLに印加する電圧を、第1選択トランジスタST1および第2選択トランジスタST2がオン・オフ動作し得る電圧値にまで低減できる。その分、第1選択トランジスタST1の第1選択ゲート絶縁膜30や、第2選択トランジスタST2の第2選択ゲート絶縁膜33の各膜厚を薄くでき、当該膜厚が薄くなった分だけ従来よりも高速動作を実現し得る。
【０１０９】
（８）データ一括書き込み方法
次に、不揮発性半導体記憶装置1における各メモリセル2a,2b,2c,2dに対してデータを一括して書き込むデータ一括書き込み方法について以下説明する。図１との対応部分に同一符号を付して示す図４は、図１に示した不揮発性半導体記憶装置1の回路構成に対してデータ一括書き込み方法における各部での電圧を示し、また、データ一括書き込み方法の各部の電圧をまとめた表T4を示す。このデータ一括書き込み方法では、メモリセルアレイ（メモリマット）で共通するソース線SLおよび第2選択ゲート線SGLを利用することで、メモリセル2a,2b,2c,2dについてマット一括でデータの書き込みを実行し得る。
【０１１０】
実際上、この場合、不揮発性半導体記憶装置1では、図４に示すように、メモリゲート電圧印加回路13によってメモリゲート線MGLに電荷蓄積ゲート電圧VPROGが印加され、基板電圧印加回路17によってメモリウェルMPWに0［V］の基板電圧が印加される。また、ソース電圧印加回路15によって書き込み選択メモリセル2a,2b,2c,2dで共有するソース線SLに0［V］の書き込み選択ソース電圧が印加され、第2選択ゲート電圧印加回路14によって書き込み選択メモリセル2a,2b,2c,2dで共有する第2選択ゲート線SGLに第2選択ゲート側電源電圧VddSG（0[V]より大きく3[V]以下の電圧、例えば1.5[V]の電圧）が印加される。
【０１１１】
これにより、不揮発性半導体記憶装置１では、ソース線SLおよび第2選択ゲート線SGLに印加した電圧により各書き込み選択メモリセル2a,2b,2c,2dの第2選択トランジスタST2が一括してオン状態となり、メモリトランジスタMTとソース線SLとが電気的に接続される。これにより、各書き込み選択メモリセル2a,2b,2c,2dでは、第2選択ゲート電極SG直下のメモリウェルMPWにソース側導通領域が形成され、ソース領域34と、メモリゲート電極MG直下のメモリウェルMPWとが電気的に接続され、0［V］の書き込み選択ソース電圧がメモリトランジスタMTのチャネル層CHに印加される。
【０１１２】
かくして、書き込み選択メモリセル2a,2b,2c,2dでは、メモリゲート電極MGとチャネル層CHとの間に大きな電圧差（例えば、12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷が注入され、メモリトランジスタMTにデータが書き込まれた状態となり得る。
【０１１３】
この際、不揮発性半導体記憶装置1は、第1選択ゲート電圧印加回路11によって各第1選択ゲート線DGL1,DGL2に0[V]のゲートオフ電圧が印加され、ビット線電圧印加回路10によって各ビット線BL1,BL2に0[V]または書き込み阻止電圧VddBL（（0[V]より大きく3[V]以下の電圧、例えば1.5[V]の電圧））が印加される。これにより、各書き込み選択メモリセル2a,2b,2c,2dでは、第1選択トランジスタST1がオフ状態となり、メモリトランジスタMTとビット線BL1,BL2との電気的な接続が遮断される。
【０１１４】
なお、上述した実施の形態においては、前記データ一括書き込みにおいて、図４示したように、第1選択ゲート電圧印加回路11によって各第1選択ゲート線DGL1,DGL2に0［V］を印加したことで、ビット線電圧印加回路10によってビット線BL1,BL2の両方に0［V］または書き込み阻止電圧VddBLを印加したり、或いは、ビット線BL1,BL2の一方に0［V］、他方に書き込み阻止電圧VddBLを印加して0［V］と書き込み阻止電圧VddBLとが混在した状態にしても、第1選択トランジスタST1をオフ状態とすることができ、ビット線電圧印加回路10によるビット線BL1,BL2の電圧制御を不要にできる。
【０１１５】
但し、本発明はこれに限らず、ビット線電圧印加回路10によって各ビット線BL1,BL2に0[V]を印加することにより、第1選択ゲート電圧印加回路11から各第1選択ゲート線DGL1,DGL2の両方に0［V］または書き込み選択ゲート電圧VddDGを印加したり、或いは、第1選択ゲート線DGL1,DGL2の一方に0［V］、他方に書き込み選択ゲート電圧VddDGを印加して0［V］と書き込み選択ゲート電圧VddDGとが混在した状態にしてもよい。第1選択ゲート線DGL1,DGL2に書き込み選択ゲート電圧VddDGが印加された場合には、0［V］の書き込み選択ソース電圧がメモリトランジスタMTのチャネル層CHに印加されるとともに、0[V]の電圧が各ビット線BL1,BL2からメモリトランジスタMTのチャネル層CHに印加され、量子トンネル効果によって電荷蓄積層EC内に電荷が注入される。第1選択ゲート線DGL1,DGL2に0［V］が印加された場合には、第1選択トランジスタST1をオフ状態とすることができ、0［V］の書き込み選択ソース電圧がメモリトランジスタMTのチャネル層CHに印加されることにより、量子トンネル効果によって電荷蓄積層EC内に電荷が注入される。したがって、各ビット線BL1,BL2に0[V]を印加すれば、第1選択ゲート電圧印加回路11による第1選択ゲート線DGL1,DGL2の電圧制御を不要にできる。
【０１１６】
不揮発性半導体記憶装置1では、データ一括書き込み動作をデータ消去の一連の動作として、データ消去動作の前に実行することができる。これによって、不揮発性半導体記憶装置1では、データ消去動作が繰り返し実行されても、データ消去動作前に全てのメモリセル2a,2b,2c,2dにデータを書き込むことにより、各メモリセル2a,2b,2c,2dの閾値電圧を揃えることができるとともに、データ消去後の閾値電圧が無用に低くなることを防止できる。このため、データ消去動作後に行われるデータ書き込み動作時に、書き込み非選択メモリセル2b,2c,2dにおいて、各メモリトランジスタMTのメモリウェルMPW内に形成される空乏層Dが、各メモリセル2a,2b,2c,2d間でばらつくことなく均等に安定して形成され、メモリマット全体においてディスターブ耐性を向上させることができる。
【符号の説明】
【０１１７】
1  不揮発性半導体記憶装置
2a,2b,2c,2d  メモリセル
30  第1選択ゲート絶縁膜
31  ドレイン領域
33  第2選択ゲート絶縁膜
34  ソース領域
BL1,BL2  ビット線
D  空乏層
DG  第1選択ゲート電極
DGL1,DGL2  第1選択ゲート線
EC  電荷蓄積層
MGL  メモリゲート線
MPW  メモリウェル
MG  メモリゲート電極
MT  メモリトランジスタ
SG  第2選択ゲート電極
SGL  第2選択ゲート線
SL  ソース線
ST1  第1選択トランジスタ
ST2  第2選択トランジスタ
【図１】
0006783447.tif 000003
【図２】
0006783447.tif 000004
【図３】
0006783447.tif 000005
【図４】
0006783447.tif 000006