(57)【特許請求の範囲】
【請求項１】
抵抗性メモリセルであって、
基板、
前記基板上に配置した第１及び第２電極材料、
前記第１及び第２電極材料間に配置した薄膜メモリ素子及び薄膜セレクタ素子、ならびに
前記薄膜メモリ素子と前記薄膜セレクタ素子との間に配置した電気的に浮遊する導電性薄膜障壁を備え、
前記薄膜セレクタ素子は更に、閾値電圧において低抵抗状態と高抵抗状態との間で揮発性転移が起こる第１組成のセレクタ酸化物材料を含み、
前記薄膜メモリ素子は更に、セット／リセット電圧において低抵抗状態と高抵抗状態との間で不揮発性転移が起こる第２組成のメモリ酸化物材料を含み、
前記導電性薄膜障壁はバルク状導電性金属酸化物層、又は高融点金属窒化物、炭化物もしくは炭窒化物を含む非酸化物金属化合物層の少なくとも１つを含み、
前記導電性薄膜障壁は、前記非酸化物金属化合物層、ならびに前記非酸化物金属化合物層と前記セレクタ酸化物材料及び前記メモリ酸化物材料の少なくとも１つとの間に配置した前記バルク状導電性金属酸化物層を含むスタックである、
抵抗性メモリセル。
【請求項２】
前記高融点金属窒化物、炭化物又は炭窒化物は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ又はＴａＣＮの少なくとも１種を含む、請求項１に記載の抵抗性メモリセル。
【請求項３】
前記導電性薄膜障壁は、ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＭｏＯ２、ＰｔＯ２又はＲｈＯ２の少なくとも１種を含むバルク状導電性金属酸化物層を含む、請求項１または２に記載の抵抗性メモリセル。
【請求項４】
前記セレクタ酸化物材料は前記メモリ酸化物材料上に配置し、前記導電性薄膜障壁は前記メモリ酸化物材料上に配置した前記バルク状導電性金属酸化物層を含むスタックであり、前記非酸化物金属化合物層は前記バルク状導電性金属酸化物層上に配置する、又は
前記メモリ酸化物材料は前記セレクタ酸化物材料上に配置し、前記導電性薄膜障壁は前記セレクタ酸化物材料上に配置した前記バルク状導電性金属酸化物層を含むスタックであり、前記非酸化物金属化合物層は前記バルク状導電性金属酸化物層上に配置する、請求項１から３のいずれか一項に記載の抵抗性メモリセル。
【請求項５】
抵抗性メモリセルであって、
基板、
前記基板上に配置した第１及び第２電極材料、
前記第１及び第２電極材料間に配置した薄膜メモリ素子及び薄膜セレクタ素子、ならびに
前記薄膜メモリ素子と前記薄膜セレクタ素子との間に配置した電気的に浮遊する導電性薄膜障壁を備え、
前記薄膜セレクタ素子は更に、閾値電圧において低抵抗状態と高抵抗状態との間で揮発性転移が起こる第１組成のセレクタ酸化物材料を含み、
前記薄膜メモリ素子は更に、セット／リセット電圧において低抵抗状態と高抵抗状態との間で不揮発性転移が起こる第２組成のメモリ酸化物材料を含み、
前記導電性薄膜障壁はバルク状導電性金属酸化物層、又は高融点金属窒化物、炭化物もしくは炭窒化物を含む非酸化物金属化合物層の少なくとも１つを含み、
前記導電性薄膜障壁は第１及び第２バルク状導電性金属酸化物層間に配置した前記非酸化物金属化合物層を含むスタックである、抵抗性メモリセル。
【請求項６】
前記非酸化物金属化合物層は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ又はＴａＣＮの少なくとも１種を含み、
前記第１及び第２バルク状導電性金属酸化物層は、ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＭｏＯ２、ＰｔＯ２又はＲｈＯ２の少なくとも１種を含む、請求項５に記載の抵抗性メモリセル。
【請求項７】
前記第１及び第２電極材料の少なくとも１つは更に、バルク状電極材料と前記薄膜セレクタ素子又は前記薄膜メモリ素子との間に第２薄膜障壁を備えるスタックを備える、請求項１から６のいずれか一項に記載の抵抗性メモリセル。
【請求項８】
前記セレクタ酸化物材料は主に第１酸化状態の遷移金属を含み、及び
前記メモリ酸化物材料は主に前記第１酸化状態とは異なる第２酸化状態の遷移金属を含む、請求項１から７のいずれか一項に記載の抵抗性メモリセル。
【請求項９】
前記セレクタ酸化物材料はＶＯ２、Ｔａ２Ｏ５、ＮｂＯ２、Ｔｉ３Ｏ５、Ｔｉ２Ｏ３、ＬａＣｏＯ３又はＳｍＮｉＯ３の少なくとも１種を含む、請求項１から８のいずれか一項に記載の抵抗性メモリセル。
【請求項１０】
前記メモリ酸化物材料は、バナジウムの酸化物、クロムの酸化物、ニオブの酸化物、タンタルの酸化物、ハフニウム（Ｈｆ）の酸化物から成る群より選択されるアニオン系導電性酸化物材料、又は
ＬｉＭｎＯ２、Ｌｉ４ＴｉＯ１２、ＬｉＮｉＯ２、ＬｉＮｂＯ３、Ｌｉ３Ｎ：Ｈ、ＬｉＴｉＳ２、Ｎａｂ‐アルミナ、ＡｇＩ、ＲｂＡｇ４Ｉ５及びＡｇＧｅＡｓＳ３から成る群より選択されるカチオン系導電性酸化物材料を含む、請求項９に記載の抵抗性メモリセル。
【請求項１１】
システムオンチップ（ＳｏＣ）であって、
複数の抵抗性メモリビットセルを備える抵抗性メモリアレイが備えられ、各ビットセルは、請求項１から１０のいずれか一項に記載の抵抗性メモリセルであり、前記第１及び第２電極材料は更にワード線及びビット線に連結し、及び
前記基板上に配置した複数のＭＯＳトランジスタが備えられ、前記複数のＭＯＳトランジスタの１つ以上は前記抵抗性メモリアレイに電気的に連結している、システムオンチップ。
【請求項１２】
抵抗性メモリセルを製造する方法であって、
基板上に第１電極材料を蒸着させる工程、
前記第１電極材料上に薄膜メモリ素子及び薄膜セレクタ素子のうち１つを蒸着させる工程、
前記薄膜メモリ素子又は前記薄膜セレクタ素子上に導電性薄膜障壁を蒸着させる工程、
前記導電性薄膜障壁上に前記薄膜メモリ素子及び前記薄膜セレクタ素子の他方を蒸着させる工程、ならびに
前記薄膜メモリ素子及び前記薄膜セレクタ素子の他方の上に第２電極材料を蒸着させる工程が含まれ、
前記薄膜メモリ素子を蒸着させる工程には更に、セット／リセット電圧において低抵抗状態と高抵抗状態との間で不揮発性転移が起こる第１組成のメモリ酸化物材料を蒸着させる工程が含まれ、
前記薄膜セレクタ素子を蒸着させる工程には更に、閾値電圧において低抵抗状態と高抵抗状態との間で揮発性転移が起こる第２組成のセレクタ酸化物材料を蒸着させる工程が含まれ、
前記導電性薄膜障壁を蒸着させる工程には更に、高融点金属の窒化物、炭化物又は炭窒化物を含む非酸化物金属化合物層を蒸着させる工程が含まれる、
方法。
【請求項１３】
前記非酸化物金属化合物層を蒸着させる工程には更に、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ及びＴａＣＮの少なくとも１種を蒸着させる工程が含まれる、請求項１２に記載の方法。
【請求項１４】
前記導電性薄膜障壁を蒸着させる工程には更に、前記薄膜メモリ素子又は前記薄膜セレクタ素子上にバルク状導電性酸化物を蒸着させる工程、及び前記バルク状導電性酸化物上に前記非酸化物金属化合物層を蒸着させる工程が含まれる、請求項１２または１３に記載の方法。
【請求項１５】
前記バルク状導電性酸化物を蒸着させる工程には更に、ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＭｏＯ２、ＰｔＯ２又はＲｈＯ２の少なくとも１種を蒸着させる工程が含まれる、請求項１４に記載の方法。
【請求項１６】
前記導電性薄膜障壁を蒸着させる工程には更に、前記非酸化物金属化合物層上に第２バルク状導電性酸化物層を蒸着させる工程が含まれる、請求項１４または１５に記載の方法。
【請求項１７】
前記メモリ酸化物材料及びセレクタ酸化物材料の少なくとも１つを蒸着させる工程には更に、
原子層蒸着（ＡＬＤ）処理により形状的な特徴を有する側壁上に前記メモリ酸化物材料又は前記セレクタ酸化物材料を蒸着させる工程が含まれ、及び
前記導電性薄膜障壁を蒸着させる工程には更に、ＡＬＤ処理により前記非酸化物金属化合物層を蒸着させる工程が含まれる、請求項１２から１６のいずれか一項に記載の方法。
【請求項１８】
抵抗性メモリセルを製造する方法であって、
基板上に第１電極材料を蒸着させる工程、
前記第１電極材料上に薄膜メモリ素子及び薄膜セレクタ素子のうち１つを蒸着させる工程、
前記薄膜メモリ素子又は前記薄膜セレクタ素子上に導電性薄膜障壁を蒸着させる工程、
前記導電性薄膜障壁上に前記薄膜メモリ素子及び前記薄膜セレクタ素子の他方を蒸着させる工程、ならびに
前記薄膜メモリ素子及び前記薄膜セレクタ素子の他方の上に第２電極材料を蒸着させる工程が含まれ、
前記薄膜セレクタ素子を蒸着させる工程には更に、ＶＯ２、Ｔａ２Ｏ５、ＮｂＯ２、Ｔｉ３Ｏ５、Ｔｉ２Ｏ３、ＬａＣｏＯ３又はＳｍＮｉＯ３を蒸着させる工程が含まれる、方法。
【発明の詳細な説明】
【背景技術】
【０００１】
不揮発性メモリ（ＮＶＭ）はマイクロエレクトロニクス産業で広く利用されているメモリの一形態である。今日まで、ＮＶＭの主要な形態はフラッシュ（例えば、ＮＡＮＤ、ＮＯＲ等）であった。しかし、多くの代替的ＮＶＭ技術が次世代装置として開発中である。次世代ＮＶＭ技術の検討事項の１つは、いかにＣＭＯＳ論理回路と容易に統合できるかということである。組込み型不揮発性メモリ（ｅ‐ＮＶＭ）は、（例えばＣＭＯＳ技術で製造された）論理回路装置とオンチップで統合した不揮発性メモリである。従って、ｅ‐ＮＶＭは、メモリアレイがメモリ専用の基板上に製造されるスタンドアロン型ＮＶＭとは異なる。組込み型ＮＶＭは好都合にも、プロセッサとオフチップメモリとの間のチップ間通信の必要性を排除し、従ってｅ‐ＮＶＭと共にオンチップで実装した任意の論理回路（例えば、ＣＰＵのコア、グラフィックプロセッサ実行ユニット等）に対する高速データアクセス及び広いバス幅容量を可能にする。
【０００２】
様々なＮＶＭ技術の中で、抵抗性メモリ技術は、分離したアプリケーション及びｅ‐ＮＶＭアプリケーションの両方において多大な期待を担い続けている。抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ又はＲＲＡＭ（登録商標））などの抵抗性メモリでは、ビットセルは一般に、切り替え可能な比較的絶縁性のメモリ材料が２つの比較的導電性の高い電極間に配置した２端子装置を備える。ビットセル内では、メモリ材料は２つの異なる状態：オフ状態又は０状態を表し得る高抵抗状態（ＨＲＳ）、及びオン状態又は１状態を表し得る低抵抗状態（ＬＲＳ）間で切り替え可能である。通常、リセット処理を利用し、リセット電圧によりＲｅＲＡＭ装置をＨＲＳに切り替え、セット処理を利用し、セット電圧によりＲｅＲＡＭ装置をＬＲＳに切り替える。
【０００３】
抵抗性メモリ技術の重要な測定基準の１つはプログラミング電圧である。最先端のＣＭＯＳ（例えばＶｃｃ＜０．９Ｖ）に見られる動作電圧が限られているため、十分に低いプログラミング電圧を達成することはｅ‐ＮＶＭアプリケーションでは特に困難である。
【０００４】
低いプログラミング電圧を目的としたＲｅＲＡＭ装置アーキテクチャの多くは、高いスニークパス漏出が難点であった。ビットセルのオフ状態での漏出が大きすぎると、大型クロスバーアレイの電力消費が膨大になる可能性がある。数種のハイブリッドＲｅＲＡＭビットセルアーキテクチャは更に抵抗性メモリ素子（１Ｒ）と共に薄膜セレクタ素子（１Ｓ）を組み込み、セレクタ素子に関連するプログラミング電圧オーバーヘッドのある程度のコストで、オフ状態漏出を低減する。このような「１Ｒ１Ｓ」ビットセルアーキテクチャは、多数のメモリ素子技術のいずれかと一体化した多数のセレクタ素子技術のいずれかを用いて実装することが可能である。
【０００５】
抵抗性メモリ技術の他の重要な測定基準はビットセル信頼度である。信頼度は一般に多数のセット／リセットサイクルを特徴とする。市販のアプリケーションでは、ビットセルは安定性を１００万回以上示す必要があるかもしれない。
【０００６】
本明細書に記載された材料は添付図面において例示として示し、限定するものではない。説明を簡潔かつ明確にするために、図に示した要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明瞭化のために他の要素に対して拡大している場合がある。更に、適切であると考えられる場合、参照番号は、対応の、又は類似の要素を示すために図面間で繰り返し使用している。
【図面の簡単な説明】
【０００７】
【図１Ａ】一実施形態に従った、セレクタ素子とメモリ素子との間に障壁を組み込んだ薄膜１Ｓ１Ｒビットセルの回路図である。
【図１Ｂ】一実施形態に従った、セレクタ素子とメモリ素子との間に障壁を組み込んだ薄膜１Ｓ１ＲビットセルのＩ‐Ｖ応答を示すグラフである。
【図２Ａ】一実施形態に従った、セレクタ誘電材料とメモリ酸化物材料との間にバルク状導電性酸化物障壁材料を組み込んだ薄膜１Ｓ１Ｒビットセルの断面図である。
【図２Ｂ】一実施形態に従った、セレクタ誘電材料とメモリ酸化物材料との間に非酸化物金属化合物を組み込んだ薄膜１Ｓ１Ｒビットセルの断面図である。
【図３Ａ】実施形態に従った、セレクタ誘電材料とメモリ酸化物材料との間に多層障壁を組み込んだ薄膜１Ｓ１Ｒビットセルの断面図である。
【図３Ｂ】実施形態に従った、セレクタ誘電材料とメモリ酸化物材料との間に多層障壁を組み込んだ薄膜１Ｓ１Ｒビットセルの断面図である。
【図４】実施形態に従った、セレクタ誘電材料とメモリ酸化物材料との間に導電性酸化物障壁を組み込んだ非平面薄膜１Ｓ１Ｒビットセルを示す断面図である。
【図５】実施形態に従った、積み重ねられた薄膜１Ｓ１Ｒビットセルを示す断面図である。
【図６】実施形態に従った、セレクタ酸化物材料とメモリ酸化物材料との間に障壁を組み込んだ薄膜１Ｓ１Ｒビットセルを形成する方法を示すフロー図である。
【図７】実施形態に従った、セレクタ酸化物材料とメモリ酸化物材料との間に多層障壁を組み込んだ薄膜１Ｓ１Ｒビットセルを形成する方法を示すフロー図である。
【図８】実施形態に従った、セレクタ素子とメモリ素子との間に障壁を組み込んだ複数の薄膜１Ｓ１Ｒビットセルを備えるＮＶＭの概略図である。
【図９】実施形態に従った、ｅ‐ＮＶＭの断面図を示す
【図１０】本発明の実施形態に従った、モバイルコンピューティングプラットフォーム、及びセレクタ素子とメモリ素子との間に障壁を組み込んだ１Ｓ１Ｒビットセルを備えるｅ‐ＮＶＭを有するＳｏＣを使用したデータサーバ機を示す。
【図１１】本発明の実施形態に従った、電子コンピューティング装置の機能ブロック図である。
【発明を実施するための形態】
【０００８】
添付図面を参照して、１つ以上の実施形態を説明する。特定の構造及び構成を図示し、詳細に説明しているが、これは例示目的のためのみに行われることを理解されたい。当業者は、記載の趣旨及び範囲から逸脱することなく他の構造及び構成も可能になることを認識しているものとする。本明細書に記載された技術及び／又は構成が、本明細書で詳細に記載されているもの以外の多様な他のシステム及びアプリケーションで使用できることは当業者に明白であるものとする。
【０００９】
以下の詳細な説明において、説明の一部を形成し、代表的な実施形態を説明する添付図面を参照する。更に、請求した対象の範囲から逸脱することなく、他の実施形態を利用し、構造的及び／又は論理的変更を行い得ることを理解されたい。例えば、上、下、最上、最下等の方向及び参照は図面の形状の説明を単に容易にするために使用できることにも留意されたい。従って、以下の詳細な説明は限定的な意味で解釈すべきではなく、請求された対象の範囲は、添付の特許請求の範囲及びその等価物によってのみ規定される。
【００１０】
以下の説明では、多くの詳細な説明が記述されている。しかし、本発明はこれらの具体的な詳細説明がなくても実施可能であることは当業者に明白であろう。いくつかの例では、本発明を不明瞭にすることを避けるため、公知の方法及び装置は詳述するのではなくブロック図形態で示している。本明細書全体に及ぶ「実施形態」又は「一実施形態」の言及は、実施形態に関連して説明した特定の形状、構造、機能又は特徴が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書全体に及ぶ様々な箇所のフレーズ「実施形態では」又は「一実施形態では」の表現は必ずしも本発明の同じ実施形態を指すとは限らない。更に、特定の形状、構造、機能又は特徴は、１つ以上の実施形態において好適な方法であればどのような方法と組み合わせてもよい。例えば、２つの実施形態に関連する特定の形状、構造、機能又は特徴が互いに排他的でなければどのような場合でも、第１の実施形態は第２の実施形態と組み合わせてよい。
【００１１】
本発明の説明及び添付の特許請求の範囲で使用されているように、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈が特段に明示していない限り、複数形も含むことを意図している。また、本明細書で使用される用語「及び／又は」は、１つ以上の関連する収載項目の可能な組み合わせのいずれか又は全てを指し、包含すると理解されているものとする。
【００１２】
用語「連結した」及び「接続した」はそれらの派生語と共に、部材間の機能的又は構造的関係を説明するために本明細書で使用できる。これらの用語は互いに同義語として意図しているものではないことを理解されたい。むしろ特定の実施形態では、「接続した」は、２つ以上の要素が互いに物理的、光学的又は電気的に直接接触していることを示すために使用できる。「連結した」は、２つ以上の要素が直接的もしくは間接的（それらの間に他の介在要素がある）に互いに物理的もしくは電気的に接触していること、及び／又は２つ以上の要素が互いに協働又は相互作用する（例えば、因果関係として）ことを示すために使用できる。
【００１３】
本明細書で使用する用語「上方」、「下方」、「間」及び「上に」は、このような物理的関係が注目に値する他の部材又は材料に対する１つの部材又は材料の相対的な位置を指す。例えば材料の文脈では、１つの材料、又は別の材料の上方もしくは下方に配置した材料は直接接触してもよく、あるいは１つ以上の介在材料があってもよい。更に、２つの材料の間に配置した１つの材料、又は複数の材料は２つの層と直接接触してもよく、あるいは１つ以上の介在層があってもよい。対照的に、第１材料、又は第２材料「の上」にある材料、又は材料はその第２の材料／材料と直接接触している。部材組立ての文脈においても同様の区別がなされるべきである。
【００１４】
明細書及び特許請求の範囲で使用されているように、用語「〜の少なくとも１つ」又は「〜の１つ以上」によって組まれた項目リストは、収載した用語のあらゆる組み合わせを意味し得る。例えば、フレーズ「Ａ、Ｂ又はＣの少なくとも１つ」は、Ａ；Ｂ；Ｃ；Ａ及びＢ；Ａ及びＣ；Ｂ及びＣ；又はＡ、Ｂ及びＣを意味し得る。
【００１５】
セレクタ素子及びメモリ素子との間に障壁を組み込んだ薄膜１Ｓ１Ｒビットセルが本明細書に記載されている。このようなビットセルを組み込んだ装置及びこのようなビットセルを形成する方法も記載されている。実施形態では、セレクタ素子及びメモリ素子はそれぞれ誘電材料であり、酸化物であることが有利である。セレクタ素子とメモリ素子との間には障壁があり、この障壁はセレクタ材料とメモリ材料との混合及び／又は反応を低減するものである。１Ｓ１Ｒスタックの信頼度を制限し得る方法で、動作中にビットセルが受ける熱及び／又は電界の応力はセレクタ及びメモリ薄膜材料の混合及び／又は反応を駆動するために働く一方、好適な材料特性を有する障壁層を１ＳＩＲスタックに付加すると、ビットセルの動作寿命を著しく延長できるようになることが分かる。従って、本明細書で例示される実施形態に従ったＮＶＭ装置は好都合にも高い耐久性（例えばセット／リセットサイクル数）を有することが可能になる。以下で更に説明するように、障壁層は、セレクタ素子及びメモリ素子の材料組成（単数又は複数）とは異なる材料組成を有する１つ以上の材料層を含んでもよい。また以下に記載しているように、本明細書に記載の代表的な１Ｓ１Ｒスタックは様々な平面及び非平面ＮＶＭ及びｅ‐ＮＶＭアーキテクチャに容易に適合できる。
【００１６】
図１Ａは、一実施形態に従った、セレクタ素子１２５とメモリ素子１１５との間に障壁１２０を組み込んだ薄膜１Ｓ１Ｒビットセル１００の回路図である。薄膜セレクタ素子１２５、薄膜メモリ素子１１５及び薄膜障壁１２０は電気的に直列に配列されている。一対の電極は、ビットセル１００の両端に連結し、障壁１２０は電気的に浮遊している（すなわち接地面にもＶｃｅｌｌにも接続していない）。メモリ素子１１５は高抵抗状態と低抵抗状態との間で切り替え可能であり、双安定ビットセル状態に関する「１」又は「０」のうち１つを記憶する。セレクタ素子１２５は、複数のビットセル１００を備えるアレイ内のスニークパス漏出を低減するような方法でメモリ素子１１５へのアクセスを可能にする。従って、セレクタ素子１２５はアクセストランジスタの機能の一部を共有するが、拡張可能性は大幅に高くなる。図１Ｂは、一実施形態に従った、薄膜１Ｓ１Ｒビットセル１００のＩ‐Ｖ応答を示すグラフである。図示のように、１Ｓ１Ｒビットセル１００は双方向である。セレクタ素子１２５は閾値電圧Ｖｔｈに関連しており、その閾値より下では、ビットセル電流Ｉは「オフ」状態である間、ある程度の公称漏出レベルにある。閾値電圧Ｖｔｈより上では、「オン」状態のセレクタ素子１２５はある程度の閾値電流Ｉを通し、この電流はほぼ直線的に増加し、読み込み電圧Ｖｒでのメモリ素子１１５の状態の読み込み、及びより高い電圧でのメモリ素子１１５の状態の転移（例えば、セット／リセット）を可能にする。
【００１７】
実施形態では、メモリ素子１１５はメモリ酸化物材料を含み、これはバルク又は薄膜の形態で導電性であり得、また／あるいは絶縁体‐金属転移（例えば、モット転移、帯電誘起転移等）が起こり得る非晶質材料であることが望ましい。材料がバルク又は薄膜の形態で導電性である導電性酸化物の実施形態では、それにもかかわらず抵抗はＬＲＳとＨＲＳとの間で大幅に変化する。更なる実施形態では、セレクタ素子１２５は、望ましくは絶縁体‐金属転移が起こるセレクタ酸化物材料を含む。あるいは、非酸化物セレクタ素子の実施形態はカルコゲニドをベースとしている。ＣｕＴｅなどのこれらの非酸化物誘電材料のいくつかは類似したＩＶ切り替え特性を示すが、これらには、望ましいセレクタ酸化物材料で示される強制電圧ＩＶ掃引でのＶに対する顕著なＩの段階的増加が見られない場合がある。
【００１８】
障壁１２０は、薄膜抵抗性メモリアーキテクチャの広範なアレイに組み込んでもよく、このアーキテクチャでは、任意の既知のセレクタ素子材料に任意の既知のメモリ素子材料を組み込み、薄膜１Ｓ１Ｒスタックを形成することも可能である。このような障壁は、２つの活性（切り替え可能）材料が近接してほぼ同一の動作環境に曝され、１つの切り替え可能素子の作用が別の切り替え可能素子の作用に経時的に悪影響を及ぼすか、又はサイクルをセット／リセットする場合に有用である。実施形態に従った障壁はメモリ素子が酸化物材料である場合に有利であり、障壁はメモリ素子及びセレクタ素子が両方とも異なる組成を有する薄膜酸化物材料である場合に特に有利である。そのような実施形態では、酸化物薄膜は特に、局所ジュール加熱により駆動される促進された固体状態拡散から、及び／又は酸化物ベースの１Ｓ１Ｒ系に関する高ピーク電界により駆動される化学種のドリフトから、混合が起こりやすいことを本発明者らは理解している。
【００１９】
混合は、一方又は両方の材料の別個の機能性が徐々に失われることから、あるいは寄生混合層の潜在的形成が経時的に大きな電圧降下を招き、利用可能な作動電圧を低下させ、１Ｓ１Ｒスタックが機能するには不十分なものとなることから、酸化物ベースの１Ｓ１Ｒスタックの安定性に有害となる可能性がある。セレクタ材料とメモリ材料との間の物理的接触は、第１材料（例えばメモリ酸化物）中の化学種が第２材料（例えば、セレクタ酸化物）中の化学種との化学反応を受け易いという更なる懸念がある。価数及びイオン特性は、メモリ酸化物とセレクタ誘電体との間で変化し得るため、装置動作中に提供される活性化エネルギーは材料界面をより安定した状態にすることも可能である。従って、障壁は、障壁に起因する任意の追加的な電気抵抗に伴うビットセルのある程度の動作オーバーヘッド、及び障壁に起因する追加的な薄膜スタックの複雑さに伴うある程度のビットセル製造上オーバーヘッドを招くが、特定の微細構造、厚さ及び／又は組成を有する障壁により、酸化物ベースの１Ｓ１Ｒメモリセル耐久性が顕著に改善できる。特定の実施形態では、障壁層は１Ｓ１Ｒセル耐久性を少なくとも２桁、望ましくは３桁増加させる可能性がある
【００２０】
代表的な実施形態では、障壁１２０は、ビットセル１００の動作電圧掃引に対して実質的に一定かつ双方向の電気抵抗を維持する１種以上の薄膜材料である（即ち、障壁１２０は受動的で、非切り替え、非調整型である）。図１Ｂに示すように、障壁１２０を備える１Ｓ１Ｒスタックの抵抗は、セレクタ素子１２５に直接直列に接続したメモリ素子１１５のみを備える１Ｓ１Ｒスタックに対して、名目上Δｍ大きくなる。有利な実施形態では、障壁１２０の抵抗寄与は小さく、例えばＶｒｅａｄでのメモリ素子１１５とセレクタ素子１２５の直列和抵抗の寄与より小さい。小さな障壁抵抗ＲＢは好都合にも、電圧が障壁を通過して降下することを低減し、ビットセル１００の活性部分の電源電圧を保持する。有利な一実施形態では、障壁１２０は、メモリ素子１１５が線形の導電状態にあるとき、メモリ素子１１５に関連する抵抗ＲＭより小さい電流Ｉに対する抵抗ＲＢを有する。更なる実施形態では、ＲＢはＲＭの３０％未満であり、理想的には２０％未満である。抵抗ＲＢは障壁薄膜の厚さ及び障壁抵抗の両方の関数である。代表的な障壁の実施形態では、低電界で測定した場合、材料抵抗率は０．１ミリオームセンチメートルから１０オームセンチメートルの範囲である。
【００２１】
更なる実施形態では、障壁１２０は、固体状態拡散障壁でもある。このため、障壁１２０は理想的には非晶質であるが、そうでなければ障壁１２０の粒状構造は障壁１２０の厚さに全体にわたって非円柱状で、隣接する材料との混合に良好に抵抗することが望ましい。混合に耐える障壁膜の能力は一般に厚さに伴って増加する。しかし、障壁電気抵抗が低いという利点があるために、障壁は任意に厚くすることができない。代表的な実施形態では、障壁の膜厚（例えば図２Ａの高さｚ）は、特定の障壁の抵抗率、ビットセル電源電圧量、及びメモリ素子に必要なセット／リセット電圧に許容される２〜２０ｎｍ以上の範囲である。電源電圧が１Ｖ以下である１つの有利な実施形態では、障壁は２０ｎｍ未満である。
【００２２】
実施形態では、薄膜１Ｓ１Ｒビットセル障壁は、バルク状導電性金属酸化物又は非酸化物金属化合物の少なくとも１種を含む。図２Ａは、基板２０５上に配置した薄膜１Ｓ１Ｒビットセル２０１の断面図である。ビットセル２０１にはメモリ酸化物材料２１５とセレクタ誘電材料２２５との間にバルク状導電性酸化物障壁材料２２１が組み込まれている。図２Ｂは、別の実施形態に従った、メモリ酸化物材料２１５とセレクタ誘電材料２２５との間に金属窒化物、炭化物又は炭窒化物障壁材料２２２が組み込まれた薄膜１Ｓ１Ｒビットセル２０２の断面図である。
【００２３】
初めに図２Ａを参照すると、ビットセル２０１は基板２０５上に配置され、この基板は薄膜１Ｓ１Ｒビットセルの支持に適していることが知られている基板であればどのような基盤でもよく、限定するものではないが：シリコン、ゲルマニウム及びＳｉＧｅ等の結晶性半導体材料；ならびにガラス、有機ポリマー及びプラスチック等の非晶質材料などが挙げられる。更なる実施形態では、基板２０５はバック・エンド・オブ・ライン（ＢＥＯＬ）層を表す。例えば、ビットセル２０１は、集積回路（ＩＣ）の下にある半導体装置層に対して直接その上に、又は離間させてその上に、形成してもよい。このように、基板２０５には、ＩＣ産業において一般的に見られる薄膜ラミネート（例えば金属、誘電体等）も挙げられる。
【００２４】
基板２０５上には、一対の第１及び第２電極２１０、２３０が配置され、これらは同一でも異なる組成でもよく、以下で更に説明するように、１つ以上の薄膜層を更に含んでもよい。薄膜メモリ酸化物（例えば、Ｍ１ｘＯｙ）材料２１５は近位電極２１０に配置する。図示の実施形態では、メモリ酸化物材料２１５は、電極２１０と直接接触させて配置する。メモリ酸化物材料２１５は、逆極性電圧が印加されたときに高抵抗状態と低抵抗状態との間で抵抗値を不揮発的に変化させることが可能な酸化物材料である。いくつかの実施形態では、酸化物には可逆的な金属‐絶縁体転移が起こり得る。いくつかの実施形態では、酸化物材料は、バルク及び／又は薄膜形態で導電性である。代表的な一実施形態では、メモリ酸化物材料２１５は化学量論的及び準化学量論的イオン酸化物ＡＯｘを含む遷移金属酸化物であり、ここではＡは遷移金属である。このような特定の実施形態では、酸化物メモリ素子材料はアニオン系酸化物材料である。アニオン系酸化物の非限定的な例としては、Ｖ（例えばＶ２Ｏ５）、Ｎｂ（例えばＮｂ２Ｏ５）又はＣｒ（例えばＣｒ２Ｏ３）、Ｔａ（例えばＴａ２Ｏ５）、Ｈｆ（例えばＨｆＯ２）の酸化物、ならびにＳｎＯ２ドープ酸化インジウムなどの三元合金、四元合金、ならびに周期律表の隣接する族由来の金属との酸化物合金（例えば、Ｙ２Ｏ３ドープＺｒＯ２中のＹとＺｒ、及びＬａ１‐ｘＳｒｘＧａ１‐ｙＭｇｙＯ３中のＳｒとＬａ）が挙げられるが、これらに限定されるものではない。アニオン系酸化物は、これらの同一の元素及びそれらの合金の非化学量論的酸化物であってもよい。他のこのような実施形態では、酸化物メモリ素子材料はカチオン系酸化物材料であり、その例には、ＬｉＭｎＯ２、Ｌｉ４ＴｉＯ１２、ＬｉＮｉＯ２及びＬｉＮｂＯ３が挙げられるが、これらに限定されるものではない。
【００２５】
メモリ酸化物材料２１５の膜厚は、組成、読み込み、セット／リセット電圧要件等の関数として大幅に変化してもよい。上述の金属酸化物材料のいずれかを使用するような代表的なメモリ酸化物の実施形態では、メモリ酸化物材料の薄膜の厚さは少なくとも２ｎｍ、望ましくは１０ｎｍ以下である。
【００２６】
電極２３０の近位には、薄膜セレクタ誘電体（例えばＭ２ｘＯｙ）材料２２５がある。図示の実施形態では、セレクタ誘電材料２２５は電極２１０と直接接触させて配置している。代表的な実施形態では、セレクタ誘電材料２２５は、十分なバイアスが印加されたときに抵抗を低値に切り替える揮発性絶縁体‐金属転移が起こり、バイアスが除去されたときに高抵抗状態に戻る酸化物材料である。メモリ酸化物材料と同様に、セレクタ酸化物材料は遷移金属酸化物とすることが可能である。セレクタ酸化物材料の非限定的な例にはＶＯ２、ＮｂＯ２、Ｔａ２Ｏ５、Ｔｉ２Ｏ３、ならびにＬａＣｏＯ３及びＳｍＮｉＯ３などの特定の混合酸化物が挙げられる。特定の実施形態では、セレクタ誘電材料２２５は、メモリ酸化物材料２１５の酸化物組成とは異なる酸化物組成を有する。いくつかのこのような実施形態では、セレクタ酸化物材料及びメモリ酸化物材料は同じ金属種を含むが、酸化状態は異なる（例えば、ＮｂＯ２セレクタ酸化物／Ｎｂ２Ｏ５メモリ酸化物、Ｔｉ３Ｏ５セレクタ酸化物／ＴｉＯ２メモリ酸化物等）。あるいは、例えばカルコゲニドをベースとする非酸化物セレクタの実施形態も可能性がある。
【００２７】
セレクタ誘電材料２２５の膜厚は組成（例えば酸化物対カルコゲニド）、漏出、及び閾値電流限界値、閾値電圧要件等の関数として大幅に変化し得る。一般的に、膜厚が厚くなるほど漏出が少なくなるため、いくつかの実施形態では、セレクタ誘電材料２２５はメモリ酸化物材料２１５より厚くてもよい。上述の金属酸化物材料のいずれかを使用するような代表的なセレクタ酸化物の実施形態では、セレクタ酸化物材料の薄膜厚は、少なくとも２ｎｍ、５０ｎｍ以下である。
【００２８】
メモリ酸化物材料２１５とセレクタ誘電材料２２５との間に、バルク状導電性酸化物障壁材料２２１が配置される。上述したように、導電性酸化物障壁材料２２１は、バルク状非薄膜状態で比較的導電性がある材料であり、ビットセル２０１内の電気受動的直列素子である。好適な材料は、少なくとも抵抗性メモリビットセル２０１の動作範囲内では絶縁体‐金属転移が起こらない酸化物材料である。代表的な実施形態では、導電性酸化物障壁材料２２１はルチル型遷移金属二酸化物である。障壁２２１に適したこのような導電性酸化物の非限定的な例には：ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＰｔＯ２、ＭｏＯ２又はＲｈＯ２が挙げられる。しかし、限定するものではないがインジウムスズ酸化物（すなわちＩＴＯ）を含む三元合金などの他の選択肢も可能性がある。代表的な導電性酸化物には、１Ｓ１Ｒ装置に典型的な電界及び熱サイクルに供されたときに比較的安定的であるという利点がある。代表的な導電性酸化物は、良好な拡散障壁特性（例えば、非晶性、非反応性）も有し、それにより隣接するメモリ酸化物２１５とセレクタ誘電体２２５とが混合する頻度を低下できる。代表的な導電性酸化物はまた、ビットセル２０１を低電圧（例えば、＜１Ｖ）で動作可能にする適度に低い抵抗率値も有する。
【００２９】
導電性酸化物障壁材料２２１の膜厚は、所与の用途におけるビットセル２０１に許容され得る選択された組成の抵抗率及び電圧降下の限界値の関数として（例えばｅ‐ＮＶＭに対する分離型ＮＶＭ）大幅に変化してもよい。一般に、導電性酸化物障壁膜厚が厚い程、拡散障壁がより良好になる。上述の導電性酸化物材料のいずれかを使用するような代表的な導電性酸化物障壁の実施形態では、導電性酸化物障壁材料の薄膜厚は少なくとも２ｎｍ、５０ｎｍ未満、望ましくは２０ｎｍ以下である。
【００３０】
次に図２Ｂを参照すると、ビットセル２０２を基板２０５上に再び配置しており、このビットセルは２つの電極２１０、２３０の間に配置したメモリ酸化物２１５及びセレクタ誘電体２２５の薄膜スタックである。メモリ酸化物２１５及びセレクタ誘電体２２５はそれぞれ、上述した材料のいずれかであってもよい。しかし、図２Ｂに示す代表的な実施形態では、金属窒化物、炭化物又は炭窒化物障壁材料２２２は、メモリ酸化物２１５とセレクタ酸化物２２５とを物理的に分離する。この障壁材料は望ましくは遷移金属の化合物であり、より望ましくは高融点金属である。上述した導電性酸化物障壁の実施形態の場合と同様に、障壁に適した非酸化物遷移金属化合物は、低抵抗性のために金属特性を維持するが、良好な拡散障壁でもある。好適な非酸化物遷移金属化合物の非限定的な例には：ＴｉＮ、ＴａＮ及びＷＮなどの高融点金属窒化物；ＴｉＣ、ＴａＣ、ＷＣなどの高融点金属炭化物；ならびにＴａＣＮなどの高融点金属炭窒化物が挙げられる。
【００３１】
障壁材料２２２の膜厚は、所与の用途におけるビットセル２０１に許容され得る選択された組成の抵抗率及び電圧降下の限界値の関数として（例えば、ｅ‐ＮＶＭに対する分離型ＮＶＭ）大幅に変化してもよい。一般に、障壁膜厚が厚い程、抵抗はわずかに高くなるが、拡散障壁としての役割も良好に果たせるようになる。上述の高融点金属化合物のいずれかを使用するような代表的な実施形態では、高融点金属窒化物／炭化物／炭窒化物障壁材料の薄膜厚は少なくとも２ｎｍ、５０ｎｍ未満、望ましくは２０ｎｍ以下である。
【００３２】
障壁上の機能的制約（例えば、低い電気抵抗と高い混合抵抗の両方が存在すること）に注目すると、特定の障壁の実施形態は多層積層体又はスタックの形態の複数の薄膜を使用できる。このような実施形態では、上述した１種以上の導電性酸化物障壁材料と、上述した１種以上の導電性非酸化物遷移金属障壁材料とを共に積層する。図３Ａ及び３Ｂは、実施形態に従ったメモリ酸化物材料２１５とセレクタ誘電材料２２５との間の多層障壁２２０をそれぞれが組み込んだ薄膜１Ｓ１Ｒビットセル２０４、２０５の断面図である。そのような多層の実施形態では、その目的は、単一層障壁の抵抗をはるかに超えて障壁の抵抗を増加させることなく２種の異なる障壁材料の利点を組み合わせることである。例えば導電性酸化物障壁材料の安定性は高融点金属窒化物／炭化物／炭窒化物障壁材料の拡散障壁特性及び低抵抗率により更に向上できる可能性がある。多層障壁の微細構造はまた、単一層障壁を超える利点を有する可能性がある。例えば、非晶質導電性酸化物材料は高融点金属窒化物／炭化物／炭窒化物障壁材料の円柱状微細構造を破壊するように働く可能性がある。
【００３３】
図３Ａに示すように、多層障壁２２０は導電性酸化物障壁材料２２１上に直接（接触させて）配置した非酸化物金属化合物障壁材料層２２２を含む。他の実施形態では、導電性酸化物障壁材料は、金属窒化物、炭化物又は炭窒化物材料上に直接配置してもよい。このような二層の実施形態の場合、図３Ａに示すように導電性酸化物障壁材料をセレクタ材料又はメモリ材料の底部に配置することは、製造上の観点から有利となる可能性がある。セレクタ膜及びメモリ膜の一方が他方より大幅に薄い実施形態では、導電性酸化物障壁材料を非酸化物障壁材料と薄いセレクタ／メモリ材料との間に配置することは、信頼性の観点から有利となる可能性がある。
【００３４】
図３Ｂに示すように、多層障壁２２０は、２つの導電性酸化物障壁材料層２２１と２２３との間に直接（接触させて）配置した金属非酸化物障壁材料層２２２を含む。このような実施形態では、導電性酸化物障壁材料層２２３は、導電性酸化物障壁材料層２２１について上述した材料のいずれかであってよい。有利な実施形態では、導電性酸化物障壁材料層２２３は、導電性酸化物障壁材料層２２１と同じ組成を有するが、その組成は異なっていてもよい。多層障壁材料２２０の全薄膜厚は、様々な層組成及び層の数の関数として大幅に変化してもよい。代表的な実施形態では、図３Ａ及び３Ｂに示す２層及び３層の実施形態のいずれかは、少なくとも２ｎｍ、５０ｎｍ未満、望ましくは２０ｎｍ以下の薄膜厚を有してもよい。
【００３５】
図２Ａ、２Ｂ、３Ａ及び３Ｂに示すビットセルを更に参照すると、電極２１０は任意の数の材料層であってもよく、各層は炭素、金、ニッケル、プラチナ、パラジウム、バナジウム、クロム、イリジウム、タンタル、窒化タンタル、炭化タンタル、マンガン、ジルコニウム、ハフニウム、チタン、窒化チタン、炭化チタン、タングステン、炭化タングステン、窒化タングステン、及びこれらの合金のうち１種以上を組み込んでいる。電極２３０はまた、これらの材料のいずれかであってもよいが、いくつかの実施形態では、電極２１０と２３０とは同じ組成ではない。例えば、メモリ酸化物の近位の電極（例えば電極２１０）がチタン（又はその化合物）である一方で、セレクタ誘電体の近位の電極（例えば電極２３０）はＷ（又はその化合物）などの別の材料であってもよい。更なる実施形態では、少なくとも１つの電極は、例えば十分に低い抵抗の電極バルク状材料（例えば銅）及びバルク状電極材料とメモリ／セレクタ材料との間の電極障壁材料を含む多層電極スタックを備える。
【００３６】
図３Ｂはいくつかの実施形態に従った多層電極を示す。図示された多層電極は当然ながら、多層障壁のないビットセルに使用可能であり、また多層障壁が存在しても使用可能である。図３Ｂに示すように、電極２１０は電極バルク状材料２０６及び電極障壁材料２０７を組み込んでいる。電極２３０は同様に、電極障壁材料２３１及び電極バルク状材料２３２を組み込んでいる。代表的な実施形態では、電極バルク状材料２０６と２３２とは、同じ組成（例えば銅）を有する。更なる実施形態では、電極障壁材料２３１は電極障壁材料２０７とは異なる組成であるが、同じ組成であってもよい。１つの有利な実施形態では、電極障壁材料２０７は、１Ｓ１Ｒビットセルのセレクタ酸化物とメモリ酸化物との間に配置した障壁材料と同じ組成を有する。
【００３７】
実施形態では、非平面１Ｓ１Ｒビットセルはメモリ素子とセレクタ素子との間に障壁層を備える。図２Ａ〜３Ｂに示される代表的な実施形態は平面ビットセルの意味合いで描かれているが、同じ薄膜スタックを様々な非平面アーキテクチャに容易に実装できることに留意されたい。例えば図４は、非平面の実施形態に従ったセレクタ誘電材料２２５とメモリ酸化物材料２１５との間に導電性酸化物障壁２２１を組み込んだ非平面薄膜１Ｓ１Ｒビットセル４０１を示す断面図である。ビットセル４０１を流れる電流の方向が基板２０５とほぼ同一平面になるように、これらの薄膜の各々は形状的な特徴（ｔｏｐｏｇｒａｐｈｉｃ  ｆｅａｔｕｒｅ）の側壁４１０上に蒸着する。ビットセル密度を更に高めるため、電極４０５のスタックには、各電極２１０の間に配置した誘電体４１１を有する側壁４１０を形成してもよい。
【００３８】
図５は、実施形態に従った、積み重ねられた薄膜１Ｓ１Ｒビットセルを示す断面図である。抵抗性メモリアレイ密度は１Ｓ１Ｒビットセルを（鉛直に）積み重ねて増加させてもよい。図５に示す代表的な実施形態では、第１の１Ｓ１Ｒビットセル２０２は、２本のワード線５０５の間で第２の１Ｓ１Ｒビットセル２０２と背中合わせに積み重ねる。ビット線５１０は両ビットセルに共通の電極２１０に連結する。各ビットセル２０２は、上述したような金属窒化物、炭化物又は炭窒化物障壁材料２２２を含む。
【００３９】
上述したビットセルのアーキテクチャは、多くの技術により製造可能である。図６は、実施形態に従ったセレクタ酸化物材料とメモリ酸化物材料との間に障壁を組み込んだ薄膜１Ｓ１Ｒビットセルを形成する方法６０１を示すフロー図である。方法６０１は、例えば図３Ｂに示すビットセル２０１を形成するために使用してもよい。図７は、実施形態に従った、セレクタ酸化物材料とメモリ酸化物材料との間に多層障壁を組み込んだ薄膜１Ｓ１Ｒビットセルを形成する方法７０１を示すフロー図である。方法７０１を用いて、例えば図３Ｂに示すビットセル２０５を形成することが可能である。
【００４０】
初めに図６を参照すると、方法６０１は、基板上に第１（底部）電極材料を蒸着させる操作６０５から開始する。限定するものではないが物理的蒸着（ＰＶＤ）、化学気蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）、電解及び無電解めっき及びスピンオン技術など、特定の電極組成に適していることが当技術分野で知られているどのような蒸着処理でも操作６０５で利用してよい。
【００４１】
操作６１０では、薄膜メモリ素子又は薄膜セレクタ素子を第１電極材料上に蒸着させる。限定するものではないが、ＰＶＤ、ＣＶＤ及びＡＬＤ技術など、特定のメモリ／セレクタ素子に適していることが当該技術分野で知られているどのような蒸着処理でも操作６１０で利用してよい。１つの代表的な平面の実施形態では、反応性ＰＶＤを操作６１０で利用する。１つの代表的な非平面の実施形態では、ＡＬＤを操作６１０で利用する。
【００４２】
操作６２０では、操作６１０で蒸着させた素子（例えばメモリ素子又は薄膜セレクタ素子）上に薄膜障壁を蒸着させる。限定するものではないが、ＰＶＤ、ＣＶＤ及びＡＬＤ技術など、特定の障壁層に適していることが当技術分野で知られているどのような蒸着処理でも操作６１０で利用してよい。１つの代表的な平面の実施形態では、反応性ＰＶＤを操作６２０で利用する。１つの代表的な非平面の実施形態では、ＡＬＤを操作６２０で利用する。
【００４３】
方法６０１では続けて、メモリ素子及びセレクタ素子の他方（すなわち、操作６１０で蒸着させていない素子）を、操作６２０で蒸着させた障壁材料上に蒸着させる操作６３０を行う。限定するものではないが、ＰＶＤ、ＣＶＤ及びＡＬＤ技術など、特定のメモリ／セレクタ素子に適していることが当該技術分野で知られているどのような蒸着処理でも操作６３０で利用してよい。１つの代表的な平面の実施形態では、反応性ＰＶＤを操作６３０で利用する。１つの代表的な非平面の実施形態では、ＡＬＤを操作６３０で利用する。方法６０１は、任意の従来技術を使用して操作６３０で蒸着させたメモリ／セレクタ素子上に第２電極材料を蒸着させることで完了する。積み重ねたビットセルの実施形態では、様々な操作を同じ順序又は逆の順序で実行して方法６０１を反復してもよい。
【００４４】
多層障壁の実施形態の図７を参照すると、方法７０１は、操作７１０で電極上に配置したセレクタ／メモリ素子を備えた基板を受け取ることから始まる。操作７１５では、バルク導電性酸化物を蒸着させる。限定するものではないが、ＰＶＤ、ＣＶＤ及びＡＬＤ技術など、選択された特定の導電性酸化物障壁材料に適していることが当該技術分野で知られているどのような蒸着処理でも操作７１５で利用してよい。１つの代表的な平面の実施形態では、反応性ＰＶＤを操作７１５で利用する。１つの代表的な非平面の実施形態では、ＡＬＤを操作７１５で利用する。操作７２０では、高融点金属の窒化物、炭化物又は炭窒化物を含む障壁層を、操作７１５で蒸着させた導電性酸化物上に直接蒸着させる。方法７０１では続けて、図７に破線で示す任意選択的な操作７２５で第２のバルク状導電性酸化物を更に蒸着させる。次いで、操作７３０でメモリ／セレクタ酸化物材料を蒸着させ、任意の従来技術によって操作７４０において第２（最上部）電極を蒸着させて方法７０１を完了する。
【００４５】
図８は、各々が実施形態に従ったセレクタ素子Ｓとメモリ素子Ｍとの間に障壁Ｂを組み込んだ複数の薄膜１Ｓ１Ｒビットセル８０２を備えるＮＶＭ８０１の概略図である。各ビットセル８０２は、双方向メモリ素子及びセレクタを備え、これらはその間に配置した本明細書の他の箇所に記載の障壁の実施形態のいずれかと直列に接続している。アレイ８０５は、任意の数のビットセル８０２を備える双方向クロスポイントアレイである。各縦列は、縦列選択回路網８２５内の縦列選択回路により駆動するビット線と接続する。各横列は、横列選択回路網８３０内の横列選択回路により駆動するワード線と接続する。動作状態では、Ｒ／Ｗ制御回路網８２０は（例えば、メモリが埋め込まれたローカルプロセッサ又は通信チップから）メモリアクセス要求を受信し、要求に基づいて必要な制御信号を生成し（例えば、読み込み、書き込み０、又は書き込み１）、横列及び縦列選択回路網８２５、８３０を制御する。１つ以上のビットセル８０２上で要求された動作を容易にするため、アレイをバイアスするのに必要な電圧を供給するように電圧源８１０、８１５を制御する。横列及び縦列選択回路網８２５及び８３０は、アレイ８０５全体に供給電圧を印加し、選択したビットセル（単数又は複数）にアクセスする。横列選択回路網８２５、縦列選択回路網８３０及びＲ／Ｗ制御回路網８２０はどのような公知の技術でも実装できる。１つの代表的な実施形態では、書き込み操作のための電圧源８１０、８１５から利用可能な最大供給電圧は１ボルト未満である。
【００４６】
図９は代表的な組込み抵抗性メモリの実施形態に従ったｅ‐ＮＶＭ９０１の断面図を示す。図のように、ｅ‐ＮＶＭ９０１は、基板２０５上にＣＭＯＳ論理回路９０５と一体化したＮＶＭ８０１を備える。この代表的な実施形態では、ＮＶＭ７０１（セレクタ素子とメモリ素子との間にそれぞれ１つ以上の障壁材料を組み込んだ複数の薄膜１Ｓ１Ｒビットセルを備える）は、例えばＢＥＯＬ膜スタックの一部としてＣＭＯＳ論理回路９０５上に配置する。ＣＭＯＳ論理回路９０５は既知の任意の金属‐酸化物‐半導体トランジスタ（例えばＭＯＳＦＥＴ）を備えてもよく、そのトランジスタの１つ以上をＮＶＭ７０１に電気的に連結する。
【００４７】
図１０は、本発明の実施形態に従った、モバイルコンピューティングプラットフォーム、及びセレクタ素子とメモリ素子との間に障壁を組み込んだ１Ｓ１Ｒビットセルを備えるｅ‐ＮＶＭを有するＳｏＣを使用するデータサーバ機を示す。サーバ機１００６は、例えばラック内に配置され、電子データ処理のためにまとめてネットワーク接続された任意の数の高性能コンピューティングプラットフォームを備える市販サーバであればどのようなサーバでもよく、代表的な実施形態ではパッケージになった一体化ＩＣ１０５０が挙げられる。モバイルコンピューティングプラットフォーム１００５は、電子データ表示、電子データ処理、無線電子データ送信等の各々について構成したポータブル装置であればどのような装置でもよい。例えば、モバイルコンピューティングプラットフォーム１００５は、タブレット、スマートフォン、ラップトップコンピュータ等のいずれかであってもよく、ディスプレイ画面（例えば、容量性、誘導性、抵抗性又は光学的タッチスクリーン）、チップレベル又はパッケージレベル統合システム１０１０、及びバッテリ１０１５を備えてもよい。
【００４８】
拡大図１０２０に示された統合システム１０１０内に配置されているか否かに関わらず、又はサーバ機１００６内のスタンドアロン型パッケージチップとして、パッケージになった一体化ＩＣ１０５０はメモリチップ（例えばＲＡＭ）又はプロセッサチップ（例えばマイクロプロセッサ、マルチコア・マイクロプロセッサ、グラフィックス・プロセッサ等）を備え、これらチップは、例えば本明細書の他の箇所に記載されているような障壁を備える１Ｓ１Ｒビットセルを有する少なくとも１つのＮＶＭを備える。一体化ＩＣ１０５０は更に、電力管理集積回路（ＰＭＩＣ）１０３０、広帯域ＲＦ（無線）送信機及び／又は受信機（ＴＸ／ＲＸ）を備えるＲＦ（無線）集積回路（ＲＦＩＣ）１０２５（例えば、デジタルベースバンド及びアナログフロントエンドモジュールを備え、更に送信経路上の電力増幅器及び受信経路上の低雑音増幅器を備える）、及びこれらのコントローラ１０３５、の１つ以上と共にボード、基板又はインターポーザ１０６０に連結してもよい。
【００４９】
機能的に、ＰＭＩＣ１０３０は、電池電力調節、ＤＣ／ＤＣ変換等を実行することが可能であるため、電池１０１５に連結した入力部、及び他の機能的モジュールに電流を供給する出力部を有する。更に図示されているように、代表的な実施形態では、ＲＦＩＣ１０２５はアンテナ（図示せず）に連結した出力部を有し、任意の数の無線規格又はプロトコルを実装しており、これらにはＷｉ‐Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ‐Ｄｏ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、これらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、及びそれ以上と指定されている任意の他の無線プロトコルが挙げられるが、これらに限定されるものではない。別の実装形態では、これらのボードレベルモジュールの各々は、一体化ＩＣ１０５０のパッケージ基板に連結した別個のＩＣ上に、又は一体化ＩＣ１０５０のパッケージ基板に連結した単一ＩＣ内に統合してもよい。
【００５０】
図１１は、本開示の少なくともいくつかの実装形態に従って構成したコンピューティング装置１１００の機能ブロック図である。コンピューティング装置１１００は、例えばプラットフォーム１００５又はサーバ機１００６の内部に見られる。装置１１００は更に、限定するものではないが例えば本明細書の他の箇所に記載されている障壁を備える１Ｓ１Ｒビットセルを有する少なくとも１つのＮＶＭを更に組み込むことが可能なプロセッサ１１０４（例えばアプリケーションプロセッサ）などの多数の部材を受け入れるマザーボード１１０２を備える。プロセッサ１１０４はマザーボード１１０２に物理的及び／又は電気的に連結してもよい。いくつかの例では、プロセッサ１１０４はプロセッサ１１０４内にパッケージされた集積回路ダイを備える。一般に、用語「プロセッサ」又は「マイクロプロセッサ」は、レジスタ及び／又はメモリから電子データを処理してその電子データを、レジスタ及び／又はメモリに更に格納することが可能な他の電子データに変換する装置又は装置の一部であればどのような装置も指す。
【００５１】
本明細書に記載された特定の特徴は様々な実装形態を参照して記載しているが、この説明は限定的な意味で解釈されることを意図したものではない。従って、本開示が関係する当業者には明らかである本明細書に記載された実装形態及び他の実装形態の様々な改変は、本開示の趣旨及び範囲内にあると見なす。
【００５２】
本発明は、そのように記載された実施形態に限定されるものではなく、添付の特許請求の範囲から逸脱することなく、改変及び変更を実施可能であることは認識されているものとする。例えば、上記の実施形態には、以下に更に提供される特徴の特定の組み合わせが含まれ得る。
【００５３】
１つ以上の第１の実施形態では、抵抗性メモリセルは、基板、基板上に配置した第１及び第２電極材料、ならびに第１及び第２電極材料間に配置した薄膜メモリ素子及び薄膜セレクタ素子を備える。抵抗性メモリセルは更に、メモリ素子とセレクタ素子との間に配置した電気的に浮遊する導電性薄膜障壁を備える。
【００５４】
第１の実施形態を促進するため、セレクタ素子は更に、閾値電圧において低抵抗状態と高抵抗状態との間で揮発性転移が起こる第１組成のセレクタ酸化物材料を含む。メモリ素子は更に、セット／リセット電圧において低抵抗状態と高抵抗状態との間で不揮発性転移が起こる第２組成のメモリ酸化物材料を含む。薄膜障壁はバルク状導電性金属酸化物層、又は高融点金属窒化物、炭化物もしくは炭窒化物を含む非酸化物金属化合物層の少なくとも１つを含む。
【００５５】
上記の実施形態を促進するために、高融点金属窒化物、炭化物又は炭窒化物は：ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ又はＴａＣＮの少なくとも１種を含む。
【００５６】
上記の実施形態を促進するために、高融点金属窒化物、炭化物又は炭窒化物は：ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ又はＴａＣＮの少なくとも１種である。
【００５７】
上記の実施形態を促進するために、障壁は：ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＭｏＯ２、ＰｔＯ２又はＲｈＯ２の少なくとも１種を含むバルク状導電性金属酸化物層である。
【００５８】
上記の実施形態を促進するために、障壁は：ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＭｏＯ２、ＰｔＯ２又はＲｈＯ２の少なくとも１種であるバルク状導電性金属酸化物層である。
【００５９】
上記の実施形態を促進するために、障壁は、非酸化物金属化合物層、ならびに非酸化物金属化合物層とセレクタ酸化物材料及びメモリ酸化物材料の少なくとも１つとの間に配置したバルク状導電性酸化物層を含むスタックである 。
【００６０】
上記の実施形態を促進するために、セレクタ酸化物材料はメモリ酸化物材料上に配置し、障壁はメモリ酸化物材料上に配置したバルク状導電性酸化物層を含むスタックであり、非酸化物金属化合物層はバルク状導電性酸化物層上に配置し、又はメモリ酸化物材料はセレクタ酸化物材料上に配置し、障壁はセレクタ酸化物材料上に配置したバルク状導電性酸化物層を含むスタックであり、非酸化物金属化合物層はバルク状導電性酸化物層上に配置する。
【００６１】
第１の実施形態を促進するために、障壁は第１及び第２バルク状導電性金属酸化物層間に配置した非酸化物金属化合物層を含むスタックである。
【００６２】
上記の実施形態を促進するために、非酸化物金属化合物層は：ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ又はＴａＣＮの少なくとも１種を含む。第１及び第２バルク状導電性金属酸化物層は：ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＭｏＯ２、ＰｔＯ２又はＲｈＯ２の少なくとも１種を含む。
【００６３】
上記の実施形態を促進するために、非酸化物金属化合物層は：ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ又はＴａＣＮの少なくとも１種である。第１及び第２バルク導電性金属酸化物層は：ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＭｏＯ２、ＰｔＯ２又はＲｈＯ２の少なくとも１種である。
【００６４】
第１の実施形態を促進するために、第１及び第２電極材料の少なくとも１つは更に、バルク状電極材料とセレクタ又はメモリ素子との間に第２薄膜障壁を備えるスタックを備える。
【００６５】
第１の実施形態を促進するために、セレクタ酸化物材料は主に第１酸化状態の遷移金属を含み；セレクタ酸化物材料は主に第１酸化状態とは異なる第２酸化状態の遷移金属を含む。
【００６６】
第１の実施形態を促進するために、セレクタ酸化物材料は、ＶＯ２、Ｔａ２Ｏ５、ＮｂＯ２、Ｔｉ３Ｏ５、Ｔｉ２Ｏ３、ＬａＣｏＯ３又はＳｍＮｉＯ３の少なくとも１種であり；メモリ酸化物材料は、バナジウム（Ｖ）の酸化物、クロム（Ｃｒ）の酸化物、ニオブ（Ｎｂ）の酸化物、及びタンタル（Ｔａ）の酸化物、ハフニウム（Ｈｆ）の酸化物から成る群より選択されるアニオン系導電性酸化物材料であるか、あるいはＬｉＭｎＯ２、Ｌｉ４ＴｉＯ１２、ＬｉＮｉＯ２、ＬｉＮｂＯ３、Ｌｉ３Ｎ：Ｈ、ＬｉＴｉＳ２、Ｎａｂ‐アルミナ、ＡｇＩ、ＲｂＡｇ４Ｉ５及びＡｇＧｅＡｓＳ３から成る群より選択されるカチオン系導電性酸化物材料である。
【００６７】
１つ以上の第２の実施形態では、システムオンチップ（ＳｏＣ）は複数の抵抗性メモリビットセルを備える抵抗性メモリアレイを備え、各ビットセルは更に、基板上に配置した第１及び第２電極材料、第１及び第２電極材料間に配置した薄膜メモリ素子及び薄膜セレクタ素子、ならびにメモリ素子とセレクタ素子との間に配置した電気的に浮遊する導電性薄膜障壁を備え、第１及び第２電極材料は、ワード線及びビット線に更に連結している。ＳｏＣは更に、基板上に配置した複数のＭＯＳトランジスタを備え、複数のトランジスタの１つ以上は抵抗性メモリアレイに電気的に連結している。
【００６８】
１つ以上の第３の実施形態では、抵抗性メモリセルを製造する方法には、基板上に第１電極材料を蒸着させる工程が含まれる。当該方法には更に、第１電極材料上に薄膜メモリ素子及び薄膜セレクタ素子のうち１つを蒸着させる工程が含まれる。当該方法には更に、メモリ又はセレクタ素子上に導電性薄膜障壁を蒸着させる工程が含まれる。当該方法には更に、障壁上にメモリ素子及びセレクタ素子の他方を蒸着させる工程が含まれる。当該方法には更に、メモリ素子及びセレクタ素子の他方の上に第２電極材料を蒸着させる工程が含まれる。
【００６９】
上記の実施形態を促進するために、メモリ素子を蒸着させる工程には更に、セット／リセット電圧において低抵抗状態と高抵抗状態との間で不揮発性転移が起こる第１組成のメモリ酸化物を蒸着させる工程が含まれ、セレクタ素子を蒸着させる工程には更に、閾値電圧において低抵抗状態と高抵抗状態との間で揮発性転移が起こる第２組成のセレクタ酸化物材料を蒸着させる工程が含まれ、また、障壁を蒸着させる工程には更に、高融点金属の窒化物、炭化物又は炭窒化物を含む非酸化物金属化合物層を蒸着させる工程が含まれる。
【００７０】
上記の実施形態を促進するために、非酸化物金属化合物層を蒸着させる工程には更に：ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣ及びＴａＣＮの少なくとも１種を蒸着させる工程が含まれる。
【００７１】
第３の実施形態を促進するために、障壁を蒸着させる工程には更に、セレクタ素子のメモリ上にバルク状導電性酸化物を蒸着させる工程、及びバルク状導電性酸化物上に非酸化物金属化合物層を蒸着させる工程が含まれる。
【００７２】
上記の実施形態を促進するために、バルク状導電性酸化物を蒸着させる工程には更に：ＲｕＯ２、ＣｒＯ２、ＷＯ２、ＩｒＯ２、ＭｏＯ２、ＰｔＯ２又はＲｈＯ２の少なくとも１種を蒸着させる工程が含まれる。
【００７３】
上記の実施形態を促進するために、障壁を蒸着させる工程には更に、非酸化物金属化合物層上に第２バルク状導電性酸化物層を蒸着させる工程が含まれる。
【００７４】
第３の実施形態を促進するために、メモリ酸化物材料及びセレクタ酸化物材料の少なくとも１つを蒸着させる工程には更に、原子層蒸着（ＡＬＤ）処理により形状的な特徴を有する側壁上に酸化物材料を蒸着させる工程が更に含まれ、障壁を蒸着させる工程には更に、ＡＬＤ処理により非酸化物金属化合物を蒸着させる工程が含まれる。
【００７５】
第３の実施形態を促進するために、セレクタ素子を蒸着させる工程には更に、ＶＯ２、Ｔａ２Ｏ５、ＮｂＯ２、Ｔｉ３Ｏ５、Ｔｉ２Ｏ３、ＬａＣｏＯ３又はＳｍＮｉＯ３を蒸着させる工程が含まれる。
【００７６】
しかし、上記の実施形態はこの点に限定せず、様々な実装形態では、上記の実施形態には、このような特徴のサブセットのみを取り入れる工程、このような特徴の異なる順序を取り入れる工程、このような特徴の異なる組み合わせを取り入れる工程、及び／又は明確に収載したそれらの特長以外の追加的な特徴を取り入れる工程が含まれる。従って本発明の範囲は、添付の特許請求の範囲を参照し、そのような特許請求の範囲が権利を与えられる等価物の全範囲と併せて決定すべきである。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ−３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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