(57)【特許請求の範囲】
【請求項１】
直列に接続された複数の電池セルの各々に対応して設けられた、直列に接続された複数の抵抗素子を含む直列抵抗素子部と、
前記直列に接続された複数の電池セルの接続部の電圧と、前記電池セルに対応する前記抵抗素子間の接続部の電圧とを比較する比較部と、
前記複数の電池セルの何れか１つの電圧を測定する測定部と、
前記複数の電池セルの少なくとも１つを選択的に放電させる放電部と、
前記比較部による比較結果に基づいて、前記電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子の低電位側の接続部の電圧より低いとの条件、及び前記電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子の高電位側の接続部の電圧より高いとの条件を満たす前記電池セルを前記放電部により放電させる制御を行う制御部と、
を備えた半導体装置。
【請求項２】
直列に接続された複数の電池セルの各々に対応して設けられた、直列に接続された複数の抵抗素子を含む直列抵抗素子部と、
前記直列に接続された複数の電池セルの接続部の電圧と、前記電池セルに対応する前記抵抗素子間の接続部の電圧とを比較する比較部と、
前記複数の電池セルの何れか１つの電圧を測定する測定部と、
を備え、
前記複数の抵抗素子の各々は、各抵抗素子の中央の電位より高電位側の電圧及び低電位側の電圧の検出経路を有し、
前記比較部は、各電池セル間の接続部の電圧と、対応する抵抗素子間の接続部における高電位側の抵抗素子の中央の電位より低電位側の電圧、及び対応する抵抗素子間の接続部における低電位側の抵抗素子の中央の電位より高電位側の電圧の各々と、を比較する
半導体装置。
【請求項３】
前記測定部は、前記抵抗素子の何れか１つの一端と他端との電位差を測定する
請求項１又は請求項２記載の半導体装置。
【請求項４】
前記測定部は、前記複数の電池セルのうち、最低電位の電池セルの電圧を測定する
請求項１から請求項３の何れか１項記載の半導体装置。
【請求項５】
前記制御部は、前記比較部による比較結果に基づいて、前記複数の電池セルにおける最高電位の電池セルについて、前記最高電位の電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子の低電位側の接続部の電圧より低い場合に、前記最高電位の電池セルを前記放電部により放電させる制御を行い、前記複数の電池セルにおける最低電位の電池セルについて、前記最低電位の電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子の高電位側の接続部の電圧より高い場合に、前記最低電位の電池セルを前記放電部により放電させる制御を行う
請求項１記載の半導体装置。
【請求項６】
前記複数の電池セルの少なくとも１つを選択的に放電させる放電部と、
前記比較部による比較結果に基づいて、前記電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における低電位側の抵抗素子の中央の電位より高電位側の電圧より低いとの条件、及び前記電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における高電位側の抵抗素子の中央の電位より低電位側の電圧より高いとの条件を満たす前記電池セルを前記放電部により放電させる制御を行う制御部と、
をさらに備えた請求項２記載の半導体装置。
【請求項７】
前記制御部は、前記比較部による比較結果に基づいて、前記複数の電池セルにおける最高電位の電池セルについて、前記最高電位の電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における低電位側の抵抗素子の中央の電位より高電位側の電圧より低い場合に、前記最高電位の電池セルを前記放電部により放電させる制御を行い、前記複数の電池セルにおける最低電位の電池セルについて、前記最低電位の電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における高電位側の抵抗素子の中央の電位より低電位側の電圧より高い場合に、前記最低電位の電池セルを前記放電部により放電させる制御を行う
請求項６記載の半導体装置。
【請求項８】
直列に接続された複数の電池セルの接続部の電圧と、前記複数の電池セルの各々に対応して設けられた、直列に接続された複数の抵抗素子を含む直列抵抗素子部の対応する抵抗素子間の接続部の電圧とを比較し、
比較結果に基づいて、前記電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子の低電位側の接続部の電圧より低いとの条件、及び前記電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子の高電位側の接続部の電圧より高いとの条件を満たす前記電池セルを放電させる
電池セルのセル電圧均等化方法。
【請求項９】
前記比較結果に基づいて、前記複数の電池セルにおける最高電位の電池セルについて、前記最高電位の電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子の低電位側の接続部の電圧より低い場合に、前記最高電位の電池セルを放電させ、前記複数の電池セルにおける最低電位の電池セルについて、前記最低電位の電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子の高電位側の接続部の電圧より高い場合に、前記最低電位の電池セルを放電させる
請求項８記載の電池セルのセル電圧均等化方法。
【請求項１０】
直列に接続された複数の電池セルの接続部の電圧と、前記複数の電池セルの各々に対応して設けられた、直列に接続された複数の抵抗素子を含む直列抵抗素子部の対応する抵抗素子間の接続部における高電位側の抵抗素子の中央の電位より低電位側の電圧、及び対応する抵抗素子間の接続部における低電位側の抵抗素子の中央の電位より高電位側の電圧の各々とを比較し、
比較結果に基づいて、前記電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における低電位側の抵抗素子の中央の電位より高電位側の電圧より低いとの条件、及び前記電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における高電位側の抵抗素子の中央の電位より低電位側の電圧より高いとの条件を満たす前記電池セルを放電させる
電池セルのセル電圧均等化方法。
【請求項１１】
前記比較結果に基づいて、前記複数の電池セルにおける最高電位の電池セルについて、前記最高電位の電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における低電位側の抵抗素子の中央の電位より高電位側の電圧より低い場合に、前記最高電位の電池セルを放電させ、前記複数の電池セルにおける最低電位の電池セルについて、前記最低電位の電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における高電位側の抵抗素子の中央の電位より低電位側の電圧より高い場合に、前記最低電位の電池セルを放電させる
請求項１０記載の電池セルのセル電圧均等化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電池セルのセル電圧均等化方法に関する。
【背景技術】
【０００２】
特許文献１には、直列に接続された複数の電池セルと、直列に接続された複数の抵抗素子とを備えた充電状態制御装置が開示されている。この充電状態制御装置では、各電池セルの電圧と上記複数の抵抗素子により分圧された電圧とを比較する。そして、この充電状態制御装置では、電圧の比較結果に基づいて、電圧が理想値の許容範囲外となった電池セルを放電させることにより、各電池セルのセル電圧を均等化している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３２５３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、前述した複数の電池セルを用いた技術では、電池セルの過放電や過充電を抑制する制御を行うために電池セルのセル電圧を測定することが行われている。一方、近年、半導体装置の小型化が進んでおり、半導体装置に用いられるＩＣ（Integrated Circuit）チップの微細化が求められている。
【０００５】
しかしながら、上記特許文献１の技術では、グループ電圧検出回路により直列に接続された複数の電池セルの総電圧を測定しているため、該グループ電圧検出回路を構成する半導体素子には高耐圧素子を用いる必要がある。この結果として、ＩＣチップのサイズが増大し、コストも増大してしまう。
【０００６】
本発明は、以上の事情に鑑みてなされたものであり、直列に接続された複数の電池セルの総電圧を測定する場合と比較して、ＩＣチップのサイズの増大、及びコストの増大を抑制することができる半導体装置及び電池セルのセル電圧均等化方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、第１の発明の半導体装置は、直列に接続された複数の電池セルの各々に対応して設けられた、直列に接続された複数の抵抗素子を含む直列抵抗素子部と、前記直列に接続された複数の電池セルの接続部の電圧と、前記電池セルに対応する前記抵抗素子間の接続部の電圧とを比較する比較部と、前記複数の電池セルの何れか１つの電圧を測定する測定部と、前記複数の電池セルの少なくとも１つを選択的に放電させる放電部と、前記比較部による比較結果に基づいて、前記電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子の低電位側の接続部の電圧より低いとの条件、及び前記電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子の高電位側の接続部の電圧より高いとの条件を満たす前記電池セルを前記放電部により放電させる制御を行う制御部と、を備えている。
【０００８】
一方、上記目的を達成するために、第２の発明の電池セルのセル電圧均等化方法は、直列に接続された複数の電池セルの接続部の電圧と、前記複数の電池セルの各々に対応して設けられた、直列に接続された複数の抵抗素子を含む直列抵抗素子部の対応する抵抗素子間の接続部の電圧とを比較し、比較結果に基づいて、前記電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子の低電位側の接続部の電圧より低いとの条件、及び前記電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子の高電位側の接続部の電圧より高いとの条件を満たす前記電池セルを放電させるものである。
【０００９】
また、上記目的を達成するために、第３の発明の電池セルのセル電圧均等化方法は、直列に接続された複数の電池セルの接続部の電圧と、前記複数の電池セルの各々に対応して設けられた、直列に接続された複数の抵抗素子を含む直列抵抗素子部の対応する抵抗素子間の接続部における高電位側の抵抗素子の中央の電位より低電位側の電圧、及び対応する抵抗素子間の接続部における低電位側の抵抗素子の中央の電位より高電位側の電圧の各々とを比較し、比較結果に基づいて、前記電池セルの低電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における低電位側の抵抗素子の中央の電位より高電位側の電圧より低いとの条件、及び前記電池セルの高電位側の接続部の電圧が、対応する前記抵抗素子間の接続部における高電位側の抵抗素子の中央の電位より低電位側の電圧より高いとの条件を満たす前記電池セルを放電させるものである。
【発明の効果】
【００１０】
本発明によれば、直列に接続された複数の電池セルの総電圧を測定する場合と比較して、ＩＣチップのサイズの増大、及びコストの増大を抑制することができる、という効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る半導体装置の構成の一例を示す回路図（一部ブロック図）である。
【図２】第１の実施の形態に係るセル電圧均等化処理プログラムの処理の流れを示すフローチャートである。
【図３】第１の実施の形態に係るセル電圧均等化アルゴリズムを実現するソースプログラムの一例を示す模式図である。
【図４】第２の実施の形態に係る半導体装置の構成の一例を示す回路図（一部ブロック図）である。
【図５】図４の破線の矩形部分を拡大した拡大図である。
【図６】第２の実施の形態に係るセル電圧均等化処理プログラムの処理の流れを示すフローチャートである。
【図７】第２の実施の形態に係るセル電圧均等化アルゴリズムを実現するソースプログラムの一例を示す模式図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明を実施するための形態例を詳細に説明する。
【００１３】
［第１の実施の形態］
まず、図１を参照して、本実施の形態に係る半導体装置１０Ａの構成を説明する。なお、以下では、半導体装置１０Ａを構成する同一の構成の部品、及び半導体装置１０Ａ内で用いられる同一の用途の信号等を区別する必要がある場合は、同一の符号に異なる添字を付して説明する。また、以下では、上記同一の構成の部品、及び同一の用途の信号等を区別せずに総称する場合は、符号の添字を省略して説明する。また、以下では、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタという。
【００１４】
図１に示すように、本実施の形態に係る半導体装置１０Ａは、ｎ＋１（ｎは自然数）個の電池セルＢＣ０〜ＢＣｎ、直列抵抗素子部１２、ｎ個のコンパレータＣＭ０〜ＣＭｎ−１、及びｎ＋１個の放電部１４０〜１４ｎを備えている。また、半導体装置１０Ａは、１個のＡＤＣ（Analog-to-Digital Converter）１６、生成部１８、及び制御部２０を備えている。
【００１５】
本実施の形態に係るｎ＋１個の電池セルＢＣは直列に接続されている。また、電池セルＢＣ０の負極は接地されている。さらに、本実施の形態では、一例として、各電池セルＢＣの設計仕様上における満充電時の電圧は等しいものとされている。
【００１６】
また、本実施の形態に係る直列抵抗素子部１２は、ｎ＋１個の電池セルＢＣに１対１で対応して設けられたｎ＋１個の抵抗素子Ｒｌ０〜Ｒｌｎを備えている。また、ｎ＋１個の抵抗素子Ｒｌは直列に接続されている。また、各抵抗素子Ｒｌの抵抗値は対応する電池セルＢＣの上記満充電時の電圧の比に応じた値（本実施の形態では、同一の値。）とされている。そして、直列に接続された電池セルＢＣの両端と、直列抵抗素子部１２の両端とは、互いに接続されている。
【００１７】
本実施の形態に係るコンパレータＣＭは、各電池セルＢＣ間の接続部（すなわち、対応する各抵抗素子Ｒｌ間の接続部）に対応して設けられている。また、コンパレータＣＭの非反転入力端子は、対応する電池セルＢＣ間の接続部に接続され、反転入力端子は、対応する抵抗素子Ｒｌ間の接続部に接続されている。さらに、コンパレータＣＭの出力端子は制御部２０に接続されている。従って、各コンパレータＣＭは、対応する電池セルＢＣ間の接続部の電圧と、対応する抵抗素子Ｒｌ間の接続部の電圧とを比較し、比較結果に基づいた出力信号ｃｍを制御部２０に出力する。
【００１８】
具体的には、コンパレータＣＭは、一例として、非反転入力端子に入力された電圧が反転入力端子に入力された電圧より高い場合、出力信号ｃｍとしてハイ（High）レベルの信号を出力端子から制御部２０に出力する。また、コンパレータＣＭは、一例として、非反転入力端子に入力された電圧が反転入力端子に入力された電圧より低い場合、出力信号ｃｍとしてロー（Low）レベルの信号を出力端子から制御部２０に出力する。なお、コンパレータＣＭは、本発明の比較部の一例である。
【００１９】
本実施の形態に係る放電部１４は、各電池セルＢＣに対応して設けられ、抵抗素子Ｒｅ及びＮＭＯＳトランジスタＮを備えている。抵抗素子Ｒｅの一端は対応する電池セルＢＣの正極に接続され、他端はＮＭＯＳトランジスタＮのドレインに接続されている。
【００２０】
ＮＭＯＳトランジスタＮのソースは対応する電池セルＢＣの負極に接続されている。また、ＮＭＯＳトランジスタＮのゲートは制御部２０に接続されている。従って、各ＮＭＯＳトランジスタＮは、制御部２０からゲートに入力された入力信号ｇｃに応じて、状態がオン状態、又はオフ状態に切り替わる。
【００２１】
具体的には、ＮＭＯＳトランジスタＮは、一例として、ゲートに対して、入力信号ｇｃとしてハイレベルの信号が入力された場合、状態がオン状態となり、入力信号ｇｃとしてローレベルの信号が入力された場合、状態がオフ状態となる。従って、本実施の形態に係る放電部１４は、制御部２０による制御によりＮＭＯＳトランジスタＮの状態がオン状態となった状態で、対応する電池セルＢＣを放電させる。
【００２２】
本実施の形態に係るＡＤＣ１６は、２つの入力端子の各々が、抵抗素子Ｒｌ０の両端に接続され、さらに１つの入力端子が生成部１８に接続されている。また、本実施の形態に係るＡＤＣ１６は、出力端子が制御部２０に接続されている。一方、本実施の形態に係る生成部１８は、ＡＤＣ１６から出力されるデジタル信号の基準となる参照電圧Ｖｒｅｆを生成して、ＡＤＣ１６に印加する。
【００２３】
以上の構成により、ＡＤＣ１６は、抵抗素子Ｒｌ０と抵抗素子Ｒｌ１との間の接続部の電圧を測定することで電池セルＢＣ０の電圧Ｖ０を測定し、測定した電圧Ｖ０をデジタル信号に変換して制御部２０に出力する。なお、ＡＤＣ１６は、本発明の測定部の一例である。
【００２４】
このように、本実施の形態に係る半導体装置１０Ａでは、ＡＤＣ１６により電圧が最も低い抵抗素子Ｒｌ間（本実施の形態では、抵抗素子Ｒｌ０と抵抗素子Ｒｌ１との間。）の電圧を測定しているが、これに限定されない。例えば、ＡＤＣ１６により抵抗素子Ｒｌ０と抵抗素子Ｒｌ１との間以外の隣り合う抵抗素子Ｒｌ間の接続部の何れか１つの電圧を測定してもよい。
【００２５】
また、本実施の形態に係る半導体装置１０Ａでは、ＡＤＣ１６により抵抗素子Ｒｌ間の電圧を測定することで対応する電池セルＢＣの電圧を測定しているが、これに限定されない。例えば、ＡＤＣ１６の上記２つの入力端子の各々を電池セルＢＣの何れか１つの両端に接続することで電池セルＢＣの電圧を直接測定してもよい。
【００２６】
本実施の形態に係る制御部２０は、半導体装置１０Ａの全体的な動作を司るＣＰＵ（Central Processing Unit）２２、及び各種プログラムや各種パラメータ等が予め記憶されたＲＯＭ（Read Only Memory）２４を備えている。また、制御部２０は、ＣＰＵ２２による各種プログラムの実行時のワークエリア等として用いられるＲＡＭ（Random Access Memory）２６、及びＩ／Ｆ（InterFace）部２８を備えている。
【００２７】
Ｉ／Ｆ部２８は、ＮＭＯＳトランジスタＮのゲート、コンパレータＣＭの出力端子、及びＡＤＣ１６の出力端子に接続されている。また、Ｉ／Ｆ部２８は、何れも図示しないＡＤＣ及びＤＡＣ（Digital-to-Analog Converter）を備えている。そして、ＣＰＵ２２、ＲＯＭ２４、ＲＡＭ２６、及びＩ／Ｆ部２８の各部がアドレスバス、データバス、及び制御バス等のバス３０を介して互いに接続されている。
【００２８】
以上の構成により、本実施の形態に係る制御部２０は、ＣＰＵ２２により、ＲＯＭ２４及びＲＡＭ２６に対するアクセスを各々行う。また、制御部２０は、ＣＰＵ２２により、Ｉ／Ｆ部２８を介して、Ｉ／Ｆ部２８のＤＡＣによりアナログ信号に変換された入力信号ｇｃをＮＭＯＳトランジスタＮのゲートに出力する。また、制御部２０は、ＣＰＵ２２により、Ｉ／Ｆ部２８を介して、コンパレータＣＭから出力されてＩ／Ｆ部２８のＡＤＣによりデジタル信号に変換された出力信号ｃｍを取得する。
【００２９】
次に、図２を参照して、本実施の形態に係る半導体装置１０Ａの作用を説明する。なお、図２は、例えば半導体装置１０Ａの電力の通電がオン状態とされた際に、ＣＰＵ２２によって実行されるセル電圧均等化処理プログラムの処理の流れを示すフローチャートである。なお、本セル電圧均等化処理プログラムはＲＯＭ２４に予めインストールされている。
【００３０】
図２のステップ１００において、ＣＰＵ２２は、各コンパレータＣＭから出力された出力信号ｃｍを、Ｉ／Ｆ部２８を介して各々取得する。次のステップ１０２において、ＣＰＵ２２は、上記ステップ１００の処理により取得された出力信号ｃｍのうち、出力信号ｃｍ０がハイレベルの信号であるか否かを判定する。ＣＰＵ２２は、この判定が肯定判定となった場合はステップ１０４の処理に移行する一方、否定判定となった場合はステップ１０６の処理に移行する。
【００３１】
ステップ１０４において、ＣＰＵ２２は、ＮＭＯＳトランジスタＮ０のゲートに対して、入力信号ｇｃ０としてハイレベルの信号の出力を、Ｉ／Ｆ部２８を介して開始する。一方、ステップ１０６において、ＣＰＵ２２は、ＮＭＯＳトランジスタＮ０のゲートに対して、入力信号ｇｃ０としてローレベルの信号の出力を、Ｉ／Ｆ部２８を介して開始する。
【００３２】
ステップ１０８において、ＣＰＵ２２は、上記ステップ１００の処理により取得された出力信号ｃｍについて、隣り合う一対のコンパレータＣＭから出力された一対の出力信号ｃｍ（以下、「処理対象信号群」という。）を処理対象として、以下に示す判定を行う。ＣＰＵ２２は、処理対象信号群のうち、低電位側のコンパレータＣＭから出力された出力信号ｃｍがローレベルの信号で、かつ高電位側のコンパレータＣＭから出力された出力信号ｃｍがハイレベルの信号であるか否かを判定する。ＣＰＵ２２は、この判定が肯定判定となった場合はステップ１１０の処理に移行する一方、否定判定となった場合はステップ１１２の処理に移行する。
【００３３】
ステップ１１０において、ＣＰＵ２２は、上記処理対象信号群を出力した一対のコンパレータＣＭの双方に両端が接続された電池セルＢＣに対応する放電部１４のＮＭＯＳトランジスタＮのゲートに対して、入力信号ｇｃとしてハイレベルの信号の出力を、Ｉ／Ｆ部２８を介して開始する。一方、ステップ１１２において、ＣＰＵ２２は、上記処理対象信号群を出力した一対のコンパレータＣＭの双方に両端が接続された電池セルＢＣに対応する放電部１４のＮＭＯＳトランジスタＮのゲートに対して、入力信号ｇｃとしてローレベルの信号の出力を、Ｉ／Ｆ部２８を介して開始する。
【００３４】
ステップ１１４において、ＣＰＵ２２は、出力信号ｃｍの全てに対して上記ステップ１０８の処理と、ステップ１１０又はステップ１１２の処理とが終了したか否かを判定する。ＣＰＵ２２は、この判定が否定判定となった場合は上記ステップ１０８の処理に戻る一方、肯定判定となった場合はステップ１１６の処理に移行する。なお、本実施の形態において、ＣＰＵ２２は、上記ステップ１０８の処理と、ステップ１１０又はステップ１１２の処理とを繰り返し実行する際には、それまでに処理の対象としていなかった上記一対の出力信号ｃｍを処理対象信号群とする。
【００３５】
ここで、以上のステップ１０８〜ステップ１１４の処理について、具体的な例を挙げて説明する。例えば、上記一対の出力信号ｃｍを出力信号ｃｍ０及び出力信号ｃｍ１とした場合、出力信号ｃｍ０がローレベルの信号で、かつ出力信号ｃｍ１がハイレベルの信号である場合に、ＮＭＯＳトランジスタＮ１のゲートに対して、入力信号ｇｃ１としてハイレベルの信号の入力が開始される。この結果、ＮＭＯＳトランジスタＮ１の状態はオン状態となり、電池セルＢＣ１は放電される。一方、出力信号ｃｍ０がローレベルの信号で、かつ出力信号ｃｍ１がハイレベルの信号である場合以外の場合に、ＮＭＯＳトランジスタＮ１のゲートに対して、入力信号ｇｃ１としてローレベルの信号の入力が開始される。この結果、ＮＭＯＳトランジスタＮ１の状態はオフ状態となり、電池セルＢＣ１は放電されない。すなわち、出力信号ｃｍ０がローレベルの信号で、かつ出力信号ｃｍ１がハイレベルの信号となって放電が開始された電池セルＢＣ１は、例えば出力信号ｃｍ１がローレベルの信号となった時点で放電が停止される。以上の処理が、出力信号ｃｍ０と出力信号ｃｍ１、出力信号ｃｍ１と出力信号ｃｍ２、・・・、出力信号ｃｍｎ−３と出力信号ｎ−２、及び出力信号ｃｍｎ−２と出力信号ｃｍｎ−１の組み合わせの各々について順次行われる。
【００３６】
ステップ１１６において、ＣＰＵ２２は、上記ステップ１００の処理により取得された出力信号ｃｍのうち、出力信号ｃｍｎ−１がローレベルの信号であるか否かを判定する。ＣＰＵ２２は、この判定が肯定判定となった場合はステップ１１８の処理に移行する一方、否定判定となった場合はステップ１２０の処理に移行する。
【００３７】
ステップ１１８において、ＣＰＵ２２は、ＮＭＯＳトランジスタＮｎのゲートに対して、入力信号ｇｃｎとしてハイレベルの信号の出力を、Ｉ／Ｆ部２８を介して開始する。一方、ステップ１２０において、ＣＰＵ２２は、ＮＭＯＳトランジスタＮｎのゲートに対して、入力信号ｇｃｎとしてローレベルの信号の出力を、Ｉ／Ｆ部２８を介して開始する。
【００３８】
ステップ１２２において、ＣＰＵ２２は、ＡＤＣ１６から出力された電圧Ｖ０を、Ｉ／Ｆ部２８を介して取得する。次のステップ１２４において、ＣＰＵ２２は、過放電・過充電抑制処理を実行する。ＣＰＵ２２は、過放電・過充電抑制処理として、例えば、上記ステップ１２２の処理により取得された電圧Ｖ０が許容範囲外である場合に、本セル電圧均等化処理プログラムを強制終了して報知する処理を行う。
【００３９】
次のステップ１２６において、ＣＰＵ２２は、所定の終了タイミングが到来したか否かを判定する。ＣＰＵ２２は、この判定が否定判定となった場合は上記ステップ１００の処理に戻る一方、肯定判定となった場合は本セル電圧均等化処理プログラムを終了する。なお、本実施の形態では、上記所定の終了タイミングとして、一例として半導体装置１０Ａの電力の通電がオフ状態とされたタイミングを適用している。
【００４０】
以上説明したセル電圧均等化処理プログラムにおけるステップ１００〜ステップ１２０の処理によるセル電圧均等化アルゴリズムを実現するソースプログラムの一例を図３に示す。なお、図３の変数ｃｍｐ０〜ｃｍｐ（ｎ−１）の各々は、出力信号ｃｍ０〜ｃｍｎ−１の各々と１対１で対応する変数である。また、本実施の形態では、一例として、変数ｃｍｐ０〜ｃｍｐ（ｎ−１）には、対応する出力信号ｃｍ０〜ｃｍｎ−１がハイレベルの信号である場合には「１」が格納され、ローレベルの信号である場合には「０」が格納される。
【００４１】
また、図３の変数ｇｃ０〜ｇｃ（ｎ）の各々は、入力信号ｇｃ０〜ｇｃｎの各々と１対１で対応する変数である。また、本実施の形態では、一例として、変数ｇｃ０〜ｇｃ（ｎ）に「１」が格納されている場合は、対応する入力信号ｇｃ０〜ｇｃｎとして、ハイレベルの信号の出力が制御部２０により開始される。また、本実施の形態では、一例として、変数ｇｃ０〜ｇｃ（ｎ）に「０」が格納されている場合は、対応する入力信号ｇｃ０〜ｇｃｎとして、ローレベルの信号の出力が制御部２０により開始される。
【００４２】
以上説明したように、本実施の形態によれば、直列に接続された複数の電池セル（本実施の形態では、電池セルＢＣ０〜ＢＣｎ）の何れか１つ（本実施の形態では、電池セルＢＣ０）の電圧を測定している。また、本実施の形態によれば、上記セル電圧均等化処理プログラムのステップ１００〜ステップ１２０の処理により、電池セルＢＣ０〜ＢＣｎの電圧の均等化処理を行っている。このため、電池セルＢＣ０の電圧を測定することにより、電池セルＢＣ１〜ＢＣｎの電圧も推定することができる。従って、本実施の形態によれば、上記複数の電池セルの総電圧を測定する場合と比較して、電池セルの電圧を測定する測定部（本実施の形態では、ＡＤＣ１６）を、低耐圧素子を用いて構成することができる結果、ＩＣチップのサイズの増大、及びコストの増大を抑制することができる。
【００４３】
また、本実施の形態によれば、複数の抵抗素子（本実施の形態では、抵抗素子Ｒｌ０〜Ｒｌｎ）が直列に接続された直列抵抗素子部（本実施の形態では、直列抵抗素子部１２）の各抵抗素子間の接続部の何れか１つ（本実施の形態では、抵抗素子Ｒｌ０と抵抗素子Ｒｌ１との間の接続部）の電圧を測定することにより、対応する１つの電池セル（本実施の形態では、電池セルＢＣ０）の電圧を測定している。電池セルは放電処理や充電処理が行われるため、電池セルの電圧の測定結果は安定しない場合がある。従って、本実施の形態によれば、電池セルの電圧を直接測定する場合と比較して、安定した測定結果を得ることができる。
【００４４】
さらに、本実施の形態によれば、上記複数の電池セルのうち、最低電位の電池セル（本実施の形態では、電池セルＢＣ０）の電圧を測定している。従って、本実施の形態によれば、上記複数の電池セルのうち、最低電位の電池セル以外の電池セルの何れか１つの電圧を測定する場合と比較して、上記測定部を、低耐圧素子を用いて構成することができる結果、ＩＣチップのサイズの増大、及びコストの増大を抑制することができる。
【００４５】
なお、半導体装置１０Ａの回路構成は以上説明した例に限定されない。例えば、放電部１４において、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタを用いてもよいし、他のスイッチング素子を用いてもよい。
【００４６】
［第２の実施の形態］
まず、図４及び図５を参照して、本実施の形態に係る半導体装置１０Ｂの構成を説明する。なお、図４及び図５における図１と同一の機能を有する構成部位については図１と同一の符号を付して、その説明を省略する。また、図５は、図４の破線の矩形部分を拡大した拡大図である。
【００４７】
図４及び図５に示すように、本実施の形態に係る半導体装置１０Ｂは、各抵抗素子Ｒｌ０〜Ｒｌｎ間の接続部に対応して設けられたスイッチＳ０〜Ｓｎ−１をさらに備えている。
【００４８】
また、本実施の形態に係る抵抗素子Ｒｌは、抵抗素子Ｒｌの中央の電位より高電位側の電圧及び低電位側の電圧の検出経路を有している。具体的には、図５に示すように、本実施の形態に係る抵抗素子Ｒｌは、直列に接続された複数（本実施の形態では、４個）の抵抗素子Ｒ１〜Ｒ４を備えている。
【００４９】
そして、スイッチＳの２箇所の一端（図５の左端）の一方が、対応する抵抗素子Ｒｌ間の接続部の高電位側の抵抗素子Ｒｌ内における低電位側の抵抗素子間（本実施の形態では、抵抗素子Ｒ１〜Ｒ２間）の接続部に接続されている。そして、スイッチＳの上記２箇所の一端の他方が、対応する抵抗素子Ｒｌ間の接続部の低電位側の抵抗素子Ｒｌ内における高電位側の抵抗素子間（本実施の形態では、抵抗素子Ｒ３〜Ｒ４間）の接続部に接続されている。
【００５０】
一方、スイッチＳの他端（図５の右端）は、対応するコンパレータＣＭの反転入力端子に接続されている。また、スイッチＳは、制御部２０による制御によって、接続状態が前述した２つの接続部の一方に接続した状態と、他方に接続した状態とで切り替わる。なお、以下では、スイッチＳが、対応する抵抗素子Ｒｌ間の接続部の高電位側の抵抗素子Ｒｌ内における低電位側の抵抗素子間の接続部に接続されている状態（図５の実線の状態）を「状態Ｈ」という。また、以下では、スイッチＳが、対応する抵抗素子Ｒｌ間の接続部の低電位側の抵抗素子Ｒｌ内における高電位側の抵抗素子間の接続部と接続されている状態（図５の破線の状態）を「状態Ｌ」という。
【００５１】
なお、抵抗素子Ｒｌの中央の電位より高電位側の電圧及び低電位側の電圧が検出可能な構成であれば、抵抗素子Ｒｌが備える抵抗素子Ｒ１〜Ｒ４の数、及びスイッチＳの抵抗素子Ｒｌ内の接続位置は以上説明した例に限定されない。
【００５２】
次に、図６を参照して、本実施の形態に係る半導体装置１０Ｂの作用を説明する。なお、図６は、例えば半導体装置１０Ｂの電力の通電がオン状態とされた際に、ＣＰＵ２２によって実行されるセル電圧均等化処理プログラムの処理の流れを示すフローチャートである。なお、本セル電圧均等化処理プログラムはＲＯＭ２４に予めインストールされている。また、図６における図２と同一の処理を実行するステップについては図２と同一のステップ番号を付して、その説明を省略する。また、ここでは、スイッチＳの接続状態の初期状態が状態Ｈである場合について説明する。
【００５３】
図６のステップ１０１Ａにおいて、ＣＰＵ２２は、スイッチＳの接続状態を状態Ｌに切り替える。次のステップ１０１Ｂにおいて、ＣＰＵ２２は、各コンパレータＣＭから出力された出力信号ｃｍを、Ｉ／Ｆ部２８を介して各々取得する。なお、以下では、説明を明瞭化するために、上記ステップ１００の処理により取得された出力信号ｃｍを「出力信号ｃｍｈ」といい、上記ステップ１０１Ｂの処理により取得された出力信号ｃｍを「出力信号ｃｍｌ」という。
【００５４】
次のステップ１０２Ａにおいて、ＣＰＵ２２は、上記ステップ１００の処理により取得された出力信号ｃｍｈのうち、出力信号ｃｍｈ０がハイレベルの信号であるか否かを判定する。ＣＰＵ２２は、この判定が肯定判定となった場合はステップ１０４の処理に移行する一方、否定判定となった場合はステップ１０６の処理に移行する。
【００５５】
ステップ１０８Ａにおいて、ＣＰＵ２２は、上記ステップ１００の処理により取得された出力信号ｃｍｈ及び上記ステップ１０１Ｂの処理により取得された出力信号ｃｍｌについて、隣り合う一対のコンパレータＣＭから出力された一対の出力信号ｃｍｈ、ｃｍｌ（以下、「処理対象信号群」という。）を処理対象として、以下に示す判定を行う。ＣＰＵ２２は、処理対象信号群のうち、低電位側のコンパレータＣＭから出力された出力信号ｃｍｌがローレベルの信号で、かつ高電位側のコンパレータＣＭから出力された出力信号ｃｍｈがハイレベルの信号であるか否かを判定する。ＣＰＵ２２は、この判定が肯定判定となった場合はステップ１１０の処理に移行する一方、否定判定となった場合はステップ１１２の処理に移行する。
【００５６】
ステップ１１６Ａにおいて、ＣＰＵ２２は、上記ステップ１０１Ｂの処理により取得された出力信号ｃｍｌのうち、出力信号ｃｍｌｎ−１がローレベルの信号であるか否かを判定する。ＣＰＵ２２は、この判定が肯定判定となった場合はステップ１１８の処理に移行する一方、否定判定となった場合はステップ１２０の処理に移行する。
【００５７】
ステップ１２６の判定が否定判定となった場合、ＣＰＵ２２は、ステップ１２８の処理に移行する。ステップ１２８において、ＣＰＵ２２は、スイッチＳの接続状態を状態Ｈに切り替えた後、上記ステップ１００の処理に戻る。すなわち、本実施の形態においても、上記ステップ１０４、ステップ１１０、又はステップ１１８の処理により放電が開始された電池セルＢＣは、対応する上記ステップ１０６、ステップ１１２、又はステップ１２０の処理により放電が停止される。
【００５８】
上記第１の実施の形態の図３に対応する本実施の形態に係るセル電圧均等化アルゴリズムを実現するソースプログラムの一例を図７に示す。なお、図７の変数ｃｍｐｈ０〜ｃｍｐｈ（ｎ−１）の各々は、出力信号ｃｍｈ０〜ｃｍｈｎ−１の各々と１対１で対応する変数である。また、図７の変数ｃｍｐｌ０〜ｃｍｐｌ（ｎ−１）の各々は、出力信号ｃｍｌ０〜ｃｍｌｎ−１の各々と１対１で対応する変数である。また、本実施の形態では、一例として、変数ｃｍｐｈ０〜ｃｍｐｈ（ｎ−１）、ｃｍｐｌ０〜ｃｍｐｌ（ｎ−１）には、対応する出力信号ｃｍｈ０〜ｃｍｈｎ−１、ｃｍｌ０〜ｃｍｌｎ−１がハイレベルの信号である場合には「１」が格納され、ローレベルの信号である場合には「０」が格納される。
【００５９】
以上説明したように、本実施の形態によれば、上記第１の実施の形態と同様の効果を奏することができる。さらに、本実施の形態によれば、コンパレータＣＭにより電池セルＢＣ間の接続部の電圧との比較に用いる電圧の範囲が上記第１の実施の形態より広くなるため、上記第１の実施の形態と比較して、ＮＭＯＳトランジスタＮの状態がオン状態とオフ状態とを短期間で繰り返す頻度を低減することができる。
【００６０】
以上、各実施の形態を説明したが、本発明の技術的範囲は上記各実施の形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記各実施の形態に多様な変更又は改良を加えることができ、当該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。
【００６１】
また、上記各実施の形態は、クレーム（請求項）にかかる発明を限定するものではなく、また各実施の形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。前述した各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の組み合わせにより種々の発明が抽出される。各実施の形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【００６２】
例えば、上記第２の実施の形態では、各抵抗素子Ｒｌ内の２箇所の電圧を検出する場合について説明したが本発明はこれに限定されるものではない。各抵抗素子Ｒｌ内の３箇所以上の電圧を検出する形態としてもよい。この場合、例えば、各抵抗素子Ｒｌ内の中央より高電位側の２箇所と、低電位側の２箇所とを、スイッチＳを介してコンパレータＣＭの反転入力端子に接続する形態が例示される。さらに、この場合、例えば、スイッチＳが、状態Ｌの場合に上記高電位側の２箇所の何れと接続するか、又、状態Ｈの場合に上記低電位側の２箇所の何れと接続するかを予め定めておく形態が例示される。これにより、上記第２の実施の形態と比較して、コンパレータＣＭの反転端子に入力される電圧をきめ細かく設定することができる。
【００６３】
また、上記各実施の形態では、セル電圧均等化処理プログラムがＲＯＭ２４に予めインストールされている場合について説明したが、本発明はこれに限定されるものではない。例えば、セル電圧均等化処理プログラムが、ＣＤ−ＲＯＭ（Compact Disk Read Only Memory）等の記憶媒体に格納されて提供される形態、又はネットワークを介して提供される形態としてもよい。
【００６４】
その他、上記各実施の形態で説明した半導体装置の構成（図１、図４、図５参照。）は一例であり、本発明の主旨を逸脱しない範囲内において不要な部分を削除したり、新たな部分を追加したりしてもよいことは言うまでもない。
【００６５】
また、上記各実施の形態で説明したセル電圧均等化処理の流れ（図２、図６参照。）も一例であり、本発明の主旨を逸脱しない範囲内において不要なステップを削除したり、新たなステップを追加したり、処理順序を入れ替えたりしてもよいことは言うまでもない。
【符号の説明】
【００６６】
１０Ａ、１０Ｂ  半導体装置
１２  直列抵抗素子部
１４０〜１４ｎ  放電部
１６  ＡＤＣ
２０  制御部
ＢＣ０〜ＢＣｎ  電池セル
ＣＭ０〜ＣＭｎ−１  コンパレータ
Ｒｌ０〜Ｒｌｎ  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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