(57)【特許請求の範囲】
【請求項１】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路は、前記第２信号検出回路と異なる回路構成を有する、撮像装置。
【請求項２】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路は、前記第２信号検出回路と異なる回路構成を有し、
前記第１信号検出回路は、前記第２信号検出回路よりもランダムノイズを低減するように構成されている、撮像装置。
【請求項３】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路が含むトランジスタの数は、前記第２信号検出回路が含むトランジスタの数よりも多い、撮像装置。
【請求項４】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路が含む容量素子の数は、前記第２信号検出回路が含む容量素子の数よりも多い、撮像装置。
【請求項５】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを含み、
前記第２光電変換部は、第２画素電極と、前記第２画素電極に接する第２光電変換領域とを含み、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタを含み、
前記第２信号検出回路は、前記第２画素電極にゲートが電気的に接続され、前記第２の信号を検出する第２増幅トランジスタを含み、
前記第１増幅トランジスタのゲート幅は、前記第２増幅トランジスタのゲート幅よりも大きい、撮像装置。
【請求項６】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを含み、
前記第２光電変換部は、第２画素電極と、前記第２画素電極に接する第２光電変換領域とを含み、
前記第１信号検出回路は、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタを含み、
前記第２信号検出回路は、前記第２画素電極にソースおよびドレインの一方が電気的に接続され、前記第２の信号をリセットする第２リセットトランジスタを含み、
第１リセットトランジスタのゲート長は、第２リセットトランジスタのゲート長よりも大きい、撮像装置。
【請求項７】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路は、前記第２信号検出回路と異なる回路構成を有し、
前記第２光電変換部は、第２画素電極と、前記第２画素電極に接する第２光電変換領域とを含み、
前記第２信号検出回路は、前記第２画素電極に電気的に接続され前記第２の信号を蓄積する第１容量素子を含む、撮像装置。
【請求項８】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
反転増幅器を含む第１フィードバック回路と、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路は、前記第２信号検出回路と異なる回路構成を有し、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタと、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタと、を含み、
前記第１フィードバック回路は、前記第１増幅トランジスタ、前記反転増幅器、および前記第１リセットトランジスタを介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、撮像装置。
【請求項９】
前記第１信号検出回路は、一端が前記第１画素電極に電気的に接続された第１容量素子と、前記第１容量素子よりも容量値が大きく、一端が前記第１容量素子の他端に電気的に接続され、他端が基準電位に設定された第２容量素子と、ソースおよびドレインの一方が前記第１容量素子の前記他端に接続された第１帯域制御トランジスタと、をさらに含み、
前記第１フィードバック回路は、前記第１増幅トランジスタ、前記反転増幅器、前記第１帯域制御トランジスタ、および前記第１容量素子を介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、請求項８に記載の撮像装置。
【請求項１０】
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、請求項９に記載の撮像装置。
【請求項１１】
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、請求項９に記載の撮像装置。
【請求項１２】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
第１フィードバック回路と、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路は、前記第２信号検出回路と異なる回路構成を有し、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタと、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタと、一端が前記第１画素電極に電気的に接続された第１容量素子と、前記第１容量素子よりも容量値が大きく、一端が前記第１容量素子の他端に電気的に接続され、他端が基準電位に設定された第２容量素子と、ソースおよびドレインの一方が前記第１容量素子の前記他端に接続された第１帯域制御トランジスタと、を含み、
前記第１増幅トランジスタのソースおよびドレインの一方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されており、
前記第１フィードバック回路は、前記第１増幅トランジスタ、前記第１帯域制御トランジスタ、および前記第１容量素子を介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、撮像装置。
【請求項１３】
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、請求項１２に記載の撮像装置。
【請求項１４】
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、請求項１２に記載
の撮像装置。
【請求項１５】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
第１フィードバック回路と、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路は、前記第２信号検出回路と異なる回路構成を有し、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタと、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタと、一端が前記第１画素電極に電気的に接続された第１容量素子と、前記第１容量素子よりも容量値が大きく、一端が前記第１容量素子の他端に電気的に接続され、他端が基準電位に設定された第２容量素子と、ソースおよびドレインの一方が前記第１容量素子の前記他端に接続された第１帯域制御トランジスタと、ソースおよびドレインの一方が前記第１増幅トランジスタのソースおよびドレインの一方に電気的に接続された第１選択トランジスタと、を含み、
前記第１選択トランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されており、
前記第１フィードバック回路は、前記第１増幅トランジスタ、前記第１選択トランジスタ、前記第１帯域制御トランジスタ、および前記第１容量素子を介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、撮像装置。
【請求項１６】
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、請求項１５に記載の撮像装置。
【請求項１７】
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、請求項１５に記載の撮像装置。
【請求項１８】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、
を含む第２撮像セルと、
を備え、
前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、
前記第１信号検出回路は、前記第２信号検出回路と異なる回路構成を有し、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタと、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタと、一端が前記第１画素電極に電気的に接続された第１容量素子と、前記第１容量素子よりも容量値が大きく、一端が前記第１容量素子の他端に電気的に接続され、他端が基準電位に設定された第２容量素子と、ソースおよびドレインの一方が前記第１容量素子の前記他端に接続された第１帯域制御トランジスタと、第１フィードバック回路と、を含み、
前記第１帯域制御トランジスタのゲートは、前記第１画素電極に電気的に接続されており、
前記第１フィードバック回路は、前記第１帯域制御トランジスタ、および前記第１容量素子を介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、撮像装置。
【請求項１９】
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、請求項１８に記載の撮像装置。
【請求項２０】
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、請求項１８に記載の撮像装置。
【請求項２１】
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
ソースおよびドレインの一方が前記第２光電変換部に電気的に接続され、ソースおよびドレインの他方が前記第１光電変換部に電気的に接続される第２リセットトランジスタと、
一端が前記第２光電変換部に電気的に接続され、他端が基準電位に設定された第１容量素子と、
を含む第２撮像セルと、
を備える、撮像装置。
【請求項２２】
前記第１信号検出回路および第２信号検出回路は、それぞれが含むトランジスタの数が互いに異なるか、あるいは、それぞれが含む容量素子の数が互いに異なるかの少なくともいずれか一方である、請求項１に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は撮像装置に関する。
【背景技術】
【０００２】
自然界に存在する被写体のダイナミックレンジは広い。例えば車載用の撮像装置には、被写体の明るさが刻々と変化するので、明るい被写体と暗い被写体とを同時に撮像すること（広ダイナミックレンジ）が求められる。広ダイナミックレンジを実現するために、例えば、以下のような方法が提案されている。
【０００３】
特許文献１および２に開示された撮像装置では、シリコンフォトダイオードが用いられる。特許文献１では、露光時間（以下、「蓄積時間」と称する場合がある。）が互いに異なる画像を合成することによって広いダイナミックレンジを得ることができる。その手法はすでに実用化に至っている。また、特許文献２では、１画素内に配置された感度の異なる複数の撮像セルから得られる画像を合成してダイナミックレンジを拡大する。
【０００４】
特許文献３は、広ダイナミックレンジを阻害するシリコンフォトダイオードの代わりに、光電変換膜を有する積層型センサを提案している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６２−１０８６７８号公報
【特許文献２】特開２００８−９９０７３号公報
【特許文献３】特開２００７−５９４６５号公報
【特許文献４】特開２０１２−１９１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した従来の撮像装置では、さらなる広ダイナミックレンジ撮影の向上が求められていた。本願の限定的ではないある例示的な一実施の形態は、広ダイナミックレンジ撮影を行うことが可能な撮像装置およびカメラシステムを提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本開示の一態様による撮像装置は、光電変換により第１の信号を生成する第１光電変換部と、前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、を含む第１撮像セルと、光電変換により第２の信号を生成する第２光電変換部と、前記第２光電変換部に電気的に接続され、前記第２の信号を検出する第２信号検出回路と、を含む第２撮像セルと、を備え、前記第１撮像セルの感度は、前記第２撮像セルの感度よりも高く、前記前記第１信号検出回路は、前記第２信号検出回路と異なる回路構成を有する、撮像装置。
【０００８】
包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。
【０００９】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【００１０】
本開示の一態様によれば、広ダイナミックレンジ撮影を行うことが可能な撮像装置およびカメラシステムを提供できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、従来の撮像セル特性と、望ましい撮像セル特性とを示す図である。
【図２】図２は、従来の撮像セル特性と、さらに望ましい撮像セル特性とを示す図である。
【図３】図３は、電荷蓄積ノードの容量と、飽和電子数（ｅｌｅ）およびランダムノイズ（ｅｌｅ）との関係を模式的に示す図である。
【図４】図４は、撮像装置１００の構造の一例を模式的に示しているブロック図である。
【図５】図５は、単位画素１における第１信号処理回路Ｐ１および第２信号処理回路Ｐ２を示す模式図である。
【図６Ａ】図６Ａは、例示的な第１の実施形態による単位画素１の回路構成を示す模式図である。
【図６Ｂ】図６Ｂは、例示的な第１の実施形態による単位画素１の他の回路構成を示す模式図である。
【図７】図７は、例示的な第２の実施形態による単位画素１の回路構成を示す模式図である。
【図８】図８は、例示的な第２の実施形態による単位画素１の他の回路構成を示す模式図である。
【図９Ａ】図９Ａは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｂ】図９Ｂは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｃ】図９Ｃは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｄ】図９Ｄは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｅ】図９Ｅは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｆ】図９Ｆは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｇ】図９Ｇは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｈ】図９Ｈは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｉ】図９Ｉは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｊ】図９Ｊは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｋ】図９Ｋは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｌ】図９Ｌは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｍ】図９Ｍは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図９Ｎ】図９Ｎは、例示的な第２の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図１０】図１０は、例示的な第２の実施の形態による第１撮像セル１ａの動作タイミングの一例を示すタイミングチャートである。
【図１１】図１１は、例示的な第３の実施の形態による単位画素１の回路構成を示している。
【図１２】図１２は、例示的な第３の実施の形態による単位画素１の他の回路構成を示している。
【図１３】図１３は、例示的な第３の実施の形態による単位画素１の他の回路構成を示している。
【図１４Ａ】図１４Ａは、例示的な第３の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図１４Ｂ】図１４Ｂは、例示的な第３の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図１４Ｃ】図１４Ｃは、例示的な第３の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図１４Ｄ】図１４Ｄは、例示的な第３の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図１４Ｅ】図１４Ｅは、例示的な第３の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図１４Ｆ】図１４Ｆは、例示的な第３の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図１４Ｇ】図１４Ｇは、例示的な第３の実施形態による回路構成のさらなる他の回路構成を示す模式図である。
【図１４Ｈ】図１４Ｈは、例示的な第３の実施形態による回路構成のさらなる他の回路構成を示す模式図である。
【図１４Ｉ】図１４Ｉは、例示的な第３の実施形態による回路構成のさらなる他の回路構成を示す模式図である。
【図１５】図１５は、第１撮像セル１ａの第１信号処理回路Ｐ１の一部を示す模式図である。
【図１６】図１６は、例示的な第３の実施の形態による第１撮像セル１ａの動作タイミングの一例を示すタイミングチャートである。
【図１７】図１７は、例示的な第４の実施形態による単位画素１の回路構成を示す模式図である。
【図１８】図１８は、例示的な第４の実施形態による単位画素１の他の回路構成を示す模式図である。
【図１９】図１９は、例示的な第４の実施形態による単位画素１の他の回路構成を示す模式図である。
【図２０Ａ】図２０Ａは、例示的な第４の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２０Ｂ】図２０Ｂは、例示的な第４の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２０Ｃ】図２０Ｃは、例示的な第４の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２０Ｄ】図２０Ｄは、例示的な第４の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２０Ｅ】図２０Ｅは、例示的な第４の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２０Ｆ】図２０Ｆは、例示的な第４の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２０Ｇ】図２０Ｇは、例示的な第４の実施形態による回路構成のさらなる他の回路構成を示す模式図である。
【図２０Ｈ】図２０Ｈは、例示的な第４の実施形態による回路構成のさらなる他の回路構成を示す模式図である。
【図２０Ｉ】図２０Ｉは、例示的な第４の実施形態による回路構成のさらなる他の回路構成を示す模式図である。
【図２１】図２１は、例示的な第５の実施形態による単位画素１の回路構成を示す模式図である。
【図２２】図２２は、例示的な第５の実施形態による単位画素１の他の回路構成を示す模式図である。
【図２３】図２３は、例示的な第５の実施形態による単位画素１の他の回路構成を示す模式図である。
【図２４Ａ】図２４Ａは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２４Ｂ】図２４Ｂは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２４Ｃ】図２４Ｃは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２４Ｄ】図２４Ｄは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２４Ｅ】図２４Ｅは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２４Ｆ】図２４Ｆは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２４Ｇ】図２４Ｇは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２４Ｈ】図２４Ｈは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２４Ｉ】図２４Ｉは、例示的な第５の実施形態による単位画素１のさらなる他の回路構成を示す模式図である。
【図２５】図２５は、例示的な第６の実施形態による回路構成を示す模式図である。
【図２６Ａ】図２６Ａは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２６Ｂ】図２６Ｂは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２６Ｃ】図２６Ｃは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２６Ｄ】図２６Ｄは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２６Ｅ】図２６Ｅは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２６Ｆ】図２６Ｆは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２６Ｇ】図２６Ｇは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２６Ｈ】図２６Ｈは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２６Ｉ】図２６Ｉは、例示的な第６の実施形態による回路構成のさらなるバリエーションを示す模式図である。
【図２７】図２７は、例示的な第６の実施形態による、第１帯域制御トランジスタＭ１３がある場合の駆動のタイミング例を示すタイミングチャートである。
【図２８】図２８は、例示的な第６の実施形態による、第１帯域制御トランジスタＭ１３がない場合の駆動のタイミング例を示すタイミングチャートである。
【図２９】図２９は、例示的な第７の実施形態によるカメラシステム２０４のシステム構成を示すシステム構成図である。
【発明を実施するための形態】
【００１２】
まず、本願発明者が考察した従来技術の問題点を説明する。
【００１３】
特許文献１に開示された画像合成では、複数の画像データが時系列に取得される。そのため、一枚の合成画像を得るには通常の撮像時間の数倍の時間が必要となる。また、時間差のある画像を合成するので画像の同時性が損なわれ、動きのある被写体の画像に乱れが生じてしまう。
【００１４】
特許文献２では、感度および飽和電子数が同一である、同じ大きさの複数のフォトダイオードを用いている。それぞれのフォトダイオードに入射する光量を大小に分けるオンチップトップレンズを有するオンチップ構造が採用されている。この構成によれば、複数の撮像セルの間では実効的に感度が異なるように見せかけられる。１画素内に２つのセルが搭載されているので、同時に撮像が可能となり、画像の同時性は確保される。
【００１５】
一方、１画素内に２つのセルを配置する必要があるので、フォトダイオードの面積は従来と比べて１／２以下にならざるを得なくなる。フォトダイオードの面積と、感度または飽和電子数とは、比例関係にある。その結果、フォトダイオードの面積が１／２以下になれば、感度および飽和電子数も従来の１／２以下となる。
【００１６】
図１は、従来の撮像セル特性と、望ましい撮像セル特性とを模式的に示している。横軸は感度を示し、縦軸は飽和電子数を示している。ここでいう、感度とは、撮像装置（具体的にはイメージセンサ）の特性を示す指標の１つであり、入射光に対して撮像セルに発生する電荷（電子正孔対）の数を意味する。感度は一般的に単位（ｅｌｅ／Ｌｕｘ−ｓｅｃ）で表される。また、飽和電子数とは、撮像セルに蓄積される電子数の許容量を意味し、単位（ｅｌｅ）で表される。感度および飽和電子数は原則、光電変換素子の有効面積に比例する。ただし、感度は、マイクロレンズの設計にも依存する。
【００１７】
以下、単一の画素内に１つの撮像セルを有するセルを「通常セル」と称する。広ダイナミックレンジ撮影では、単一の画素内の２つの撮像セルは、（ａ）通常セルと同程度の感度および飽和電子数である撮像セル特性と、（ｂ）飽和電子数は通常セルと同程度であり、感度は通常セルと比べて低い撮像セル特性とを備えていることが望ましい。図中の「ａ」および「ｂ」はその望ましい組み合わせを示している。
【００１８】
図１中の「ａ’」および「ｂ’」は、特許文献２における２つの撮像セルの組み合わせを示している。上述したとおり、各撮像セル（フォトダイオード）の面積は、通常セルと比べて１／２以下になる。そのため、各撮像セルの感度は低下し、飽和電子数も減少する。これは、望ましい特性から乖離してしまうことを意味している。このように、特許文献２における撮像セルの特性は、要求される特性と比べると著しく劣る。
【００１９】
図２は、従来の撮像セル特性と、さらに望ましい撮像セル特性とを模式的に示している。感度を低下させることにより、入射光の光量が高いときに発生し得る飽和が緩和される。加えて、飽和電子数そのものを増大できれば、ダイナミックレンジはさらに拡大される。
【００２０】
表１は、フォトダイオードを有する従来のＳｉセンサと特許文献３に開示された光電変換膜を有する積層型センサとを比較して素子機能およびセンサ性能を決定するそれぞれの要因を表している。表１から分かるように、従来のＳｉセンサでは、感度・飽和電子数はいずれもフォトダイオードの性能によって決定される。これに対して、光電変換膜を有する積層型センサでは、感度は光電変換膜の面積とその量子効率に依存し、飽和電子数は電荷蓄積ノードの容量に依存する。これによると、電荷蓄積ノードの容量を増大すればする程、飽和電子数はますます増加する。しかしながら、電荷蓄積ノードの容量の増大には大きな副作用がある。
【００２１】
【表１】
0006782431.tif 000002
【００２２】
図３は、電荷蓄積ノードの容量と、飽和電子数（ｅｌｅ）およびランダムノイズ（ｅｌｅ）との関係を模式的に示している。横軸は電荷蓄積ノードの容量を示し、縦軸は飽和電子数およびランダムノイズを示している。電荷蓄積ノードの容量を大きくすることにより、飽和電子数を増大させることは可能であるが、それと同時にランダムノイズが増大してしまうという課題が発生する。
【００２３】
ランダムノイズには、電荷検出回路が電荷蓄積ノードに蓄積された電荷を読み出すとき、つまり転送するときに発生するノイズ、および電荷検出回路が電荷蓄積ノードに蓄積された電荷をリセットするときに発生するノイズ（以下、「ｋＴＣノイズ」と呼ぶ。）が含まれる。電荷蓄積ノードを大容量化すると、飽和電子数は増大できるが、単位体積当たりの蓄積電荷数の変化量に対する電荷蓄積ノード電圧の変化量の割合は小さくなる。電荷検出回路で発生するノイズは電圧ノイズであり、その結果として電荷数に換算されたノイズは大きくなってしまう。
【００２４】
また、シリコンフォトダイオードを光電変換に用いるセンサでは、電荷の完全転送がなされるので、ＣＤＳ（相関２重サンプリング）がｋＴＣノイズの抑制に効果的である。これに対し、光電変換膜を用いる積層型センサでは、電荷の完全転送はできないので、ＣＤＳを用いてｋＴＣノイズをキャンセルできない。そのため、例えば特許文献４で提案されているようなフィードバックを用いたノイズキャンセルが必要である。しかし、上述したように、電荷蓄積ノードを大容量化すると、単位体積当たりの蓄積電荷数の変化量に対する電荷蓄積ノード電圧の変化量の割合は小さくなるので、フィードバックによってｋＴＣノイズが十分に抑制される効果が得られなくなる。
【００２５】
このような課題に鑑み、本願発明者は、新規な構造を備えた撮像装置に想到した。本開示の一態様の概要は以下の項目に記載のとおりである。
【００２６】
〔項目１〕
第１光電変換部と、
前記第１光電変換部に電気的に接続された第１信号処理回路と、
を有する第１撮像セルと、
第２光電変換部と、
前記第２光電変換部に電気的に接続された第２信号処理回路と、
を有する第２撮像セルと、
を備え、
前記第１信号処理回路は、前記第１光電変換部で発生した電気信号を検出する第１信号検出回路と、第１容量素子と前記第１容量素子よりも容量値が大きい第２容量素子とが直列に接続された容量回路と、前記第１光電変換部で発生した前記電気信号を負帰還させる第１帰還経路を形成する第１フィードバック回路と、を含み、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが接続され、前記第１画素電極の電位に応じた信号電圧を増幅して出力する第１トランジスタと、前記第１画素電極にソースおよびドレインの一方が接続された第２トランジスタと、を含み、
前記第１フィードバック回路は、前記第１光電変換部で発生した前記電気信号を前記第２トランジスタの前記ソースおよび前記ドレインの他方に負帰還させ、
前記容量回路は、前記第１画素電極と基準電位との間に設けられており、
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路と、一端が前記第２光電変換部に電気的に接続された第３容量素子と、前記電気信号を負帰還させる第２帰還経路を形成する第２フィードバック回路と、を含み、
前記第２光電変換部は、第２画素電極と、前記第２画素電極に接する第２光電変換領域とを有し、
前記第２信号検出回路は、前記第２画素電極にゲートが接続され、前記第２画素電極の電位に応じた信号電圧を増幅して出力する第３トランジスタと、前記第２画素電極にソースおよびドレインの一方が接続された第４トランジスタとを含み、
前記第２フィードバック回路は、前記第２光電変換部で発生した前記電気信号を前記第４トランジスタの前記ソースおよび前記ドレインの他方に負帰還させている、撮像装置。
【００２７】
項目１に記載の撮像装置によると、同一画素内の２つの撮像セルを用いて高飽和および低感度の撮像が可能になる。
【００２８】
〔項目２〕
第１光電変換部と、
前記第１光電変換部に電気的に接続された第１信号処理回路と、
を有する第１撮像セルと、
第２光電変換部と、
前記第２光電変換部に電気的に接続された第２信号処理回路と、
を有する第２撮像セルと、
を備え、
前記第１信号処理回路は、前記第１光電変換部で発生した電気信号を検出する第１信号検出回路と、第１容量素子と前記第１容量素子よりも容量値が大きい第２容量素子とが直列に接続された容量回路と、前記第１光電変換部で発生した前記電気信号を負帰還させる第１帰還経路を形成する第１フィードバック回路と、を含み、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが接続され、前記第１画素電極の電位に応じた信号電圧を増幅して出力する第１トランジスタと、前記第１画素電極にソースおよびドレインの一方が接続された第２トランジスタと、前記第２トランジスタのドレインおよびソースの他方にソースおよびドレインの一方が接続された第５トランジスタと、を含み、
前記第１フィードバック回路は、前記第１光電変換部で発生した前記電気信号を前記第５トランジスタの前記ソースおよび前記ドレインの他方に負帰還させ、
前記容量回路は、前記第１画素電極と基準電位との間に設けられており、
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路と、一端が前記第２光電変換部に電気的に接続された第３容量素子と、前記電気信号を負帰還させる第２帰還経路を形成する第２フィードバック回路と、を含み、
前記第２光電変換部は、第２画素電極と、前記第２画素電極に接する第２光電変換領域とを有し、
前記第２信号検出回路は、前記第２画素電極にゲートが接続され、前記第２画素電極の電位に応じた信号電圧を増幅して出力する第３トランジスタと、前記第２画素電極にソースおよびドレインの一方が接続された第４トランジスタとを含み、
前記第２フィードバック回路は、前記第２光電変換部で発生した前記電気信号を前記第４トランジスタの前記ソースおよび前記ドレインの他方に負帰還させている、撮像装置。
【００２９】
項目２に記載の撮像装置によると、同一画素内の２つの撮像セルを用いて高飽和および低感度の撮像が可能になる。
【００３０】
〔項目３〕
前記第１容量素子は、前記第２トランジスタの前記ソースと前記ドレインとの間に接続されている、項目１または２に記載の撮像装置。
【００３１】
項目３に記載の撮像装置によると、第１撮像セルがノイズを抑制する能力を向上させることができる。
【００３２】
〔項目４〕
前記第１フィードバック回路は、前記第１トランジスタおよび第１反転増幅器を前記第１帰還経路の一部に含み、前記第１光電変換部で発生した前記電気信号を、前記第１トランジスタおよび前記第２反転増幅器を介して、前記第２トランジスタの前記ソースおよび前記ドレインの他方に負帰還させ、
前記第２フィードバック回路は、前記第３トランジスタおよび第２反転増幅器を前記第２帰還経路の一部に含み、前記第２光電変換部で発生した前記電気信号を、前記第３トランジスタおよび前記第２反転増幅器を介して、前記第４トランジスタの前記ソースおよび前記ドレインの他方に負帰還させる、項目１から３のいずれかに記載の撮像装置。
【００３３】
項目４に記載の撮像装置によると、各撮像セルでランダムノイズを抑制することができる。
【００３４】
〔項目５〕
前記第２容量素子は、前記第２トランジスタの前記ソースまたは前記ドレインに接続されている、項目１から４のいずれかに記載の撮像装置。
【００３５】
項目５に記載の撮像装置によると、第１撮像セルがノイズを抑制する能力を向上させることができる。
【００３６】
〔項目６〕
前記第１および第２撮像セルを複数備え、複数の第１および第２撮像セルは１次元または２次元に配列されている、項目１から５のいずれかに記載の撮像装置。
【００３７】
項目６に記載の撮像装置によると、時間ずれなく、かつ、ダイナミックレンジの広い被写体を、白飛びおよび黒潰れなく撮像できる撮像装置が提供される。
【００３８】
〔項目７〕
前記複数の第１撮像セルの各々と前記複数の第２撮像セルの各々とは、互いに隣接して配置される、項目６に記載の撮像装置。
【００３９】
項目７に記載の撮像装置によると、高飽和撮像および低ノイズ撮像を同一の分解能で実現できる。
【００４０】
〔項目８〕
複数の画素を有する撮像装置であり、
各画素は、
第１光電変換部と、接続部分を介して、前記第１光電変換部に電気的に接続された第１信号処理回路とを有する第１撮像セルと、
第２光電変換部と、接続部分を介して、前記第２光電変換部に電気的に接続された第２信号処理回路とを有する第２撮像セルと、
を備え、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、前記第２光電変換部は、第２画素電極と、前記第２画素電極に接する第２光電変換領域とを有し、
前記第１信号処理回路と前記第２信号処理回路は、異なる回路構成を備え、前記第１信号処理回路はノイズを低減する構成を含む、撮像装置。
【００４１】
〔項目９〕
前記第１信号処理回路は、前記第１光電変換部で発生した電気信号を検出する第１信号検出回路、を含み、
前記第１信号検出回路は、前記第１画素電極にゲートが接続され、前記第１画素電極の電位に応じた信号電圧を増幅して出力する第１トランジスタと、前記の第１画素電極にソースまたはドレインの一方が接続された第２トランジスタとを含み、
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路、を含み、
前記第２信号検出回路は、前記第２画素電極にゲートが接続され、前記第２画素電極の電位に応じた信号電圧を増幅して出力する第３トランジスタと、前記第２画素電極にソースまたはドレインの一方が接続された第４トランジスタ２とを含み、
前記第１トランジスタと前記第３トランジスタ、または、前記第２トランジスタと前記第４トランジスタのトランジスタサイズは異なる、項目８に記載の撮像装置。
【００４２】
〔項目１０〕
前記第１信号処理回路は、前記第１光電変換部で発生した電気信号を検出する第１信号検出回路と、前記第１光電変換部で発生した前記電気信号を負帰還させる第１の帰還経路を形成する第１フィードバック回路と、を含み、
前記第１信号検出回路は、前記第１画素電極にゲートが接続され、前記第１画素電極の電位に応じた信号電圧を増幅して出力する第１トランジスタと、前記第１画素電極にソースまたはドレインの一方が接続された第２トランジスタとを含み、
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路、を含み、
前記第２信号検出回路は、前記第２画素電極にゲートが接続され、前記第２画素電極の電位に応じた信号電圧を増幅して出力する第３トランジスタと、前記第２画素電極にソースまたはドレインの一方が接続された第４トランジスタとを含む、項目８に記載の撮像装置。
【００４３】
〔項目１１〕
前記第１信号処理回路は、前記第１光電変換部で発生した電気信号を検出する第１信号検出回路と、前記第１光電変換部で発生した前記電気信号を負帰還させる第１の帰還経路を形成する第１フィードバック回路と、を含み、
前記第１信号検出回路は、前記第１画素電極にゲートが接続され、前記第１画素電極の電位に応じた信号電圧を増幅して出力する第１トランジスタと、前記第１画素電極にソースまたはドレインの一方が接続された第２トランジスタとを含み、
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路と、前記第２光電変換部で発生した前記電気信号を負帰還させる第２の帰還経路を形成する第２フィードバック回路と、を含み、
前記第２信号検出回路は、前記第２画素電極にゲートが接続され、前記第２画素電極の電位に応じた信号電圧を増幅して出力する第３トランジスタと、前記第２画素電極にソースまたはドレインの一方が接続された第４トランジスタとを含み、
前記第１トランジスタと前記第３のトランジスタ、または、前記第２トランジスタと前記第４トランジスタ２のトランジスタサイズ、または、前記第１フィードバック回路と前記第２フィードバック回路は異なる、項目８に記載の撮像装置。
【００４４】
〔項目１２〕
前記第１信号処理回路は、前記第１光電変換部で発生した電気信号を検出する第１信号検出回路と、一端が前記接続部分に電気的に接続された第１容量素子と前記第１容量素子よりも容量値が大きい第２容量素子とが直列に接続された容量回路と、前記第１光電変換部で発生した前記電気信号を負帰還させる第１の帰還経路を形成する第１フィードバック回路と、を含み、
前記第１信号検出回路は、前記第１画素電極にゲートが接続され、前記第１画素電極の電位に応じた信号電圧を増幅して出力する第１トランジスタと、前記第１画素電極にソースまたはドレインの一方が接続された第２トランジスタとを含み、
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路、を含み、
前記第２信号検出回路は、前記第２画素電極にゲートが接続され、前記第２画素電極の電位に応じた信号電圧を増幅して出力する第３トランジスタと、前記第２画素電極にソースまたはドレインの一方が接続された第４トランジスタとを含む、項目８に記載の撮像装置。
【００４５】
〔項目１３〕
前記第１信号処理回路は、前記第１光電変換部で発生した電気信号を検出する第１信号検出回路と、一端が前記接続部分に電気的に接続された第１容量素子と前記第１容量素子よりも容量値が大きい第２容量素子とが直列に接続された容量回路と、前記第１光電変換部で発生した前記電気信号を負帰還させる第１の帰還経路を形成する第１フィードバック回路と、を含み、
前記第１信号検出回路は、前記第１画素電極にゲートが接続され、前記第１画素電極の電位に応じた信号電圧を増幅して出力する第１トランジスタと、前記第１画素電極にソースまたはドレインの一方が接続された第２トランジスタとを含み、
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路と、前記第２光電変換部で発生した前記電気信号を負帰還させる第２の帰還経路を形成する第２フィードバック回路と、を含み、
前記第２信号検出回路は、前記第２画素電極にゲートが接続され、前記第２画素電極の電位に応じた信号電圧を増幅して出力する第３トランジスタと、前記第２画素電極にソースまたはドレインの一方が接続された第４トランジスタとを含む、項目８に記載の撮像装置。
【００４６】
〔項目１４〕
前記第１信号処理回路は、前記第１光電変換部で発生した電気信号を検出する第１信号検出回路と、一端が前記接続部分に電気的に接続された第１容量素子と前記第１容量素子よりも容量値が大きい第２容量素子とが直列に接続された容量回路と、前記第１光電変換部で発生した前記電気信号を負帰還させる第１の帰還経路を形成する第１フィードバック回路と、を含み、
前記第１信号検出回路は、前記第１画素電極にゲートが接続され、前記第１画素電極の電位に応じた信号電圧を増幅して出力する第１トランジスタと、前記第１画素電極にソースまたはドレインの一方が接続された第２トランジスタとを含み、
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路と、一端が前記接続部分に電気的に接続された第３容量素子と前記第３容量素子よりも容量値が大きい第４容量素子とが直列に接続された容量回路と、前記第２光電変換部で発生した前記電気信号を負帰還させる第２の帰還経路を形成する第２フィードバック回路と、を含み、
前記第２信号検出回路は、前記第２画素電極にゲートが接続され、前記第２画素電極の電位に応じた信号電圧を増幅して出力する第３トランジスタと、前記第２画素電極にソースまたはドレインの一方が接続された第４トランジスタとを含み、
前記第１トランジスタと前記第３のトランジスタ、または、前記第２トランジスタと前記第４トランジスタのトランジスタサイズ、または、前記第１のフィードバック回路と前記第２フィードバック回路、または、第１容量素子と第３容量素子、または、第２容量素子と第４容量素子は異なる、項目８に記載の撮像装置。
【００４７】
〔項目１５〕
前記第２信号処理回路は、一端が前記第２光電変換部に電気的に接続された第５容量素子、を備える、項目８から１４のいずれかに記載の撮像装置。
【００４８】
〔項目１６〕
前記第１容量素子は、前記第２トランジスタのソースとドレインとの間に接続されている、項目１２から１５のいずれかに記載の撮像装置。
【００４９】
〔項目１７〕
前記第２容量素子は、前記第２トランジスタのソースまたはドレインの一方と、基準電圧の間に接続されている、項目１２から１６のいずれかに記載の撮像装置。
【００５０】
〔項目１８〕
前記第３容量素子は、前記第４トランジスタのソースとドレインとの間に接続されている、項目１４に記載の撮像装置。
【００５１】
〔項目１９〕
前記第４容量素子は、前記第４トランジスタのソースまたはドレインの一方と、基準電圧の間に接続されている、項目１４または１６から１８のいずれかに記載の撮像装置。
【００５２】
〔項目２０〕
前記第１フィードバック回路は、前記第１トランジスタおよび第１の反転増幅器を前記第１の帰還経路の一部に含み、前記第１光電変換部で発生した前記電気信号を、前記第１トランジスタおよび前記第の１反転増幅器を介して、前記第２トランジスタの前記ソースまたはドレインの他方に負帰還させ、
前記第２フィードバック回路は、前記第３トランジスタおよび第２反転増幅器を前記第２の帰還経路の一部に含み、前記第２光電変換部で発生した前記電気信号を、前記第３トランジスタおよび前記第２の反転増幅器を介して、前記第４トランジスタの前記ソースまたはドレインの他方に負帰還させる、項目８から１９のいずれかに記載の撮像装置。
【００５３】
〔項目２１〕
前記第１フィードバック回路は、前記第１トランジスタを前記第１の帰還経路の一部に含み、前記第１光電変換部で発生した前記電気信号を、前記第１トランジスタを介して、第５トランジスタのソースまたはドレインの他方に負帰還させ、
前記第２フィードバック回路は、前記第３トランジスタを前記第２の帰還経路の一部に含み、前記第２光電変換部で発生した前記電気信号を、前記第３トランジスタを介して、第６トランジスタの前記ソースまたはドレインの他方に負帰還させる、項目８から２０のいずれかに記載の撮像装置。
【００５４】
〔項目２２〕
前記第１フィードバック回路は、前記第１トランジスタに加え、前記第１トランジスタの出力の選択、非選択を決定する第７トランジスタを前記第１の帰還経路の一部に含み、前記第１光電変換部で発生した前記電気信号を、前記第１トランジスタ、第７トランジスタを介して、前記第１フィードバック回路の帯域制限を行う第５トランジスタのソースまたはドレインの他方に負帰還させ、
前記第２トランジスタに加え、前記第２トランジスタの出力の選択、非選択を決定する第８トランジスタを前記第２の帰還経路の一部に含み、前記第２光電変換部で発生した前記電気信号を、前記第２トランジスタ、第８のトランジスタを介して、前記第２フィードバック回路の帯域制限を行う第６トランジスタのソースまたはドレインの他方に負帰還させる、項目８から１９のいずれかに記載の撮像装置。
【００５５】
〔項目２３〕
前記第１フィードバック回路は、前記第１トランジスタは前記第１の帰還経路の一部に含みまず、前記第１光電変換部で発生した前記電気信号を、前記第１トランジスタのソースまたはドレインとゲインを介して、負帰還させ、
前記第２フィードバック回路は、前記第３トランジスタを前記第２の帰還経路の一部に含み、前記第２光電変換部で発生した前記電気信号を、前記第３トランジスタを介して、第６トランジスタの前記ソースまたはドレインの他方に負帰還させる、項目８から１９のいずれかに記載の撮像装置。
【００５６】
〔項目２４〕
前記第２信号処理回路は、前記第２光電変換部で発生した電気信号を検出する第２信号検出回路、を含み、
前記第２信号検出回路は、前記第２画素電極にソースまたはドレインの一方と、前記第１光電変換部の出力部の間に接続された第１４トランジスタを含む、項目８に記載の撮像装置。
【００５７】
〔項目２５〕
前記第２信号処理回路は、前記第２画素電極に接続された第５容量素子を備える、項目８から２４のいずれかに記載の撮像装置。
【００５８】
〔項目２６〕
前記第１トランジスタのゲート幅は、前記第３トランジスタのゲート幅よりも大きく、または、前記第２トランジスタのゲート長は、前記第４トランジスタのゲート長よりも大きい、項目８から２５のいずれかに記載の撮像装置。
【００５９】
〔項目２７〕
前記第１および第２の撮像セルを複数備え、複数の第１および第２撮像セルは１次元または２次元に配列されている、項目８から２６のいずれかに記載の撮像装置。
【００６０】
〔項目２８〕
前記第１の撮像セルと前記第２の撮像セルとは、互いに隣接して配置される、項目２７に記載の撮像装置。
【００６１】
〔項目２９〕
前記第１の撮像セルは、前記第１光電変換部が生成する第１の電荷を蓄積し、
前記第２の撮像セルは、前記第２光電変換部が生成する第２の電荷を蓄積し、
前記第２の撮像セルにおける前記第２の電荷の蓄積時間は、前記第１の撮像セルにおける前記第１の電荷の蓄積時間よりも長い、項目８から２８のいずれかに記載の撮像装置。
【００６２】
〔項目３０〕
項目１から２９のいずれかに記載の撮像装置と、
前記撮像装置に被写体像を結像する光学系と、
信号処理を行う信号処理部と、を備えるカメラシステム。
【００６３】
〔項目３１〕
光電変換により第１の信号を生成する第１光電変換部と、
前記第１光電変換部に電気的に接続され、前記第１の信号を検出する第１信号検出回路と、
を含む第１撮像セルと、
光電変換により第２の信号を生成する第２光電変換部と、
ソースおよびドレインの一方が前記第２光電変換部に電気的に接続され、ソースおよびドレインの他方が前記第１光電変換部に電気的に接続される第２リセットトランジスタと、
一端が前記第２光電変換部に電気的に接続され、他端が基準電位に設定された第１容量素子と、
を含む第２撮像セルと、
を備える、撮像装置。
【００６４】
〔項目３２〕
反転増幅器を含む第１フィードバック回路をさらに備え、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタと、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタと、を含み、
前記第１フィードバック回路は、前記第１増幅トランジスタ、前記反転増幅器、および前記第１リセットトランジスタを介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、項目３１に記載の撮像装置。
【００６５】
〔項目３３〕
前記第１信号検出回路は、一端が前記第１画素電極に電気的に接続された第１容量素子と、前記第１容量素子よりも容量値が大きく、一端が前記第１容量素子の他端に電気的に接続され、他端が基準電位に設定された第２容量素子と、ソースおよびドレインの一方が前記第１容量素子の前記他端に接続された第１帯域制御トランジスタと、をさらに含み、
前記第１フィードバック回路は、前記第１増幅トランジスタ、前記反転増幅器、前記第１帯域制御トランジスタ、および前記第１容量素子を介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、項目３１に記載の撮像装置。
【００６６】
〔項目３４〕
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、項目３３に記載の撮像装置。
【００６７】
〔項目３５〕
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、項目３３に記載の撮像装置。
【００６８】
〔項目３６〕
第１フィードバック回路をさらに備え、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタと、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタと、一端が前記第１画素電極に電気的に接続された第１容量素子と、前記第１容量素子よりも容量値が大きく、一端が前記第１容量素子の他端に電気的に接続され、他端が基準電位に設定された第２容量素子と、ソースおよびドレインの一方が前記第１容量素子の前記他端に接続された第１帯域制御トランジスタと、を含み、
前記第１増幅トランジスタのソースおよびドレインの一方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されており、
前記第１フィードバック回路は、前記第１増幅トランジスタ、前記第１帯域制御トランジスタ、および前記第１容量素子を介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、項目３１に記載の撮像装置。
【００６９】
〔項目３７〕
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、項目３６に記載の撮像装置。
【００７０】
〔項目３８〕
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、項目３６に記載の撮像装置。
【００７１】
〔項目３９〕
第１フィードバック回路をさらに備え、
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタと、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタと、一端が前記第１画素電極に電気的に接続された第１容量素子と、前記第１容量素子よりも容量値が大きく、一端が前記第１容量素子の他端に電気的に接続され、他端が基準電位に設定された第２容量素子と、ソースおよびドレインの一方が前記第１容量素子の前記他端に接続された第１帯域制御トランジスタと、ソースおよびドレインの一方が前記第１増幅トランジスタのソースおよびドレインの一方に電気的に接続された第１選択トランジスタと、を含み、
前記第１選択トランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されており、
前記第１フィードバック回路は、前記第１増幅トランジスタ、前記第１選択トランジスタ、前記第１帯域制御トランジスタ、および前記第１容量素子を介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、項目３１に記載の撮像装置。
【００７２】
〔項目４０〕
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、請求項３０に記載の撮像装置。
【００７３】
〔項目４１〕
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、項目３９に記載の撮像装置。
【００７４】
〔項目４２〕
前記第１光電変換部は、第１画素電極と、前記第１画素電極に接する第１光電変換領域とを有し、
前記第１信号検出回路は、前記第１画素電極にゲートが電気的に接続され、前記第１の信号を検出する第１増幅トランジスタと、前記第１画素電極にソースおよびドレインの一方が電気的に接続され、前記第１の信号をリセットする第１リセットトランジスタと、一端が前記第１画素電極に電気的に接続された第１容量素子と、前記第１容量素子よりも容量値が大きく、一端が前記第１容量素子の他端に電気的に接続され、他端が基準電位に設定された第２容量素子と、ソースおよびドレインの一方が前記第１容量素子の前記他端に接続された第１帯域制御トランジスタと、第１フィードバック回路と、を含み、
前記第１帯域制御トランジスタのゲートは、前記第１画素電極に電気的に接続されており、
前記第１フィードバック回路は、前記第１帯域制御トランジスタ、および前記第１容量素子を介して、前記第１画素電極の電位を負帰還させる帰還経路を形成する、項目３１に記載の撮像装置。
【００７５】
〔項目４３〕
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの前記一方に電気的に接続されている、項目４２に記載の撮像装置。
【００７６】
〔項目４４〕
前記第１リセットトランジスタのソースおよびドレインの他方は、前記第１帯域制御トランジスタのソースおよびドレインの他方に電気的に接続されている、項目４２に記載の撮像装置。
【００７７】
本開示の一態様によれば、構成の異なる２つの撮像セルを各画素内に設けることができる。第１撮像セルは低ノイズ特性を必要とするが、高飽和特性を特に必要としない。第１撮像セルによって「低ノイズ高感度撮像」を行うことができる。第２撮像セルは、高飽和特性を必要するが、光量が多く、ショットノイズの影響の大きい明るいシーンの撮像を担うので、低ノイズ特性を特に必要としない。第２撮像セルによって「高飽和低感度撮像」を行うことができる。従って、従来に比べて明暗差の大きな被写体まで、白飛びおよび黒潰れなく撮像できる。つまり、図２に示すような、さらに望ましい撮像セル特性を実現できる。さらに、本構成では、２つの撮像セルによって、高感度撮像と低感度撮像とを同時に行うことができるので、これらの撮像間の時間ずれが抑制される。
【００７８】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００７９】
（第１の実施の形態）
図４から図６Ｂを参照しながら、本実施の形態による撮像装置１００の構造を説明する。以下、半導体基板としてｐ型シリコンの基板を用いた構造例を説明する。また、信号電荷として正孔を利用する例を示す。なお、信号電荷として電子を用いても構わない。
【００８０】
（撮像装置１００の構造）
図４は、撮像装置１００の構造の一例を模式的に示している。撮像装置１００は、２次元に配列された複数の単位画素１を備えている。なお、実際には、数百万個の単位画素１が２次元に配列され得るが、図４は、そのうちの２×２の行列状に配置された単位画素１に着目してその様子を示している。なお、撮像装置１００は、ラインセンサであっても構わない。その場合、複数の単位画素１は、１次元（行方向または列方向）に配列され得る。
【００８１】
単位画素１は、第１撮像セル１ａおよび第２撮像セル１ａ’を含んでいる。第１撮像セル１ａは低ノイズに対応した撮像セルであり、第２撮像セル１ａ’は高飽和に対応した撮像セルである。典型的には、第１撮像セル１ａは高感度用の撮像セルとして機能し、第２撮像セル１ａ’は低感度用の撮像セルとして機能する。撮像装置１００は、第１撮像セル１ａ用に、行毎に配置された複数のリセット信号線６および複数のアドレス信号線７と、列毎に配置された複数の垂直信号線９、電源配線８および複数のフィードバック信号線１０と、を備えている。また、撮像装置１００は、第２撮像セル１ａ’用に、行毎に配置された複数のリセット信号線６’および複数のアドレス信号線７’と、列毎に配置された複数の垂直信号線９’、電源配線８’および複数のフィードバック信号線１０’と、を備えている。
【００８２】
撮像装置１００には、第１撮像セル１ａからの信号を処理する第１の周辺回路と、第２撮像セル１ａ’からの信号を処理する第２の周辺回路とがそれぞれ個別に設けられている。第１の周辺回路は、第１の垂直走査回路２、第１の水平走査回路３、第１反転増幅器１１、第１の列ＡＤ変換回路４および電流源５を有し、第２の周辺回路は、第２の垂直走査回路２’、第２の水平走査回路３’、第２反転増幅器１１’、第２の列ＡＤ変換回路４’、および第２の電流源５’を有している。
【００８３】
第１撮像セル１ａに着目すると、第１の垂直走査回路は、複数のリセット信号線６および複数のアドレス信号線７を制御する。垂直信号線９は第１の水平走査回路３に接続され、画素信号を第１の水平走査回路３に伝達する。電源配線８は、すべての単位画素１ａに電源電圧（例えばＶＤＤ）を供給する。フィードバック信号線１０は、後述する反転増幅器１１からのフィードバック信号を単位画素１の第１撮像セル１ａに伝達する。第２撮像セル１ａ’においても、第１撮像セル１ａと同様に各種の信号線が配線されており、それぞれの回路が各信号線を制御する。ただし、第１撮像セル１ａと第２撮像セル１ａ’のリセット信号線６、６’、アドレス信号線７、７’は画素の構成次第で共通化することが可能である。また、フィードバック信号線１０、１０’、第１反転増幅器１１、第２反転増幅器１１’は画素の構成次第で共通化および省略することが可能である。またそれに伴い、第１の垂直走査回路２、第２の垂直走査回路２’、第１の水平走査回路３、および第２の水平走査回路３’も画素の構成次第で共通化することが可能である。
【００８４】
（第１および第２撮像セル１ａ、１ａ’の回路構成）
次に、図５、図６Ａを参照しながら、第１および第２撮像セル１ａ、１ａ’（単位画素１）の回路構成例を説明する。
【００８５】
図５は、単位画素１における第１および第２信号処理回路Ｐ１、Ｐ２を示している。図６Ａは、本実施の形態による単位画素１の回路構成の一例を示している。
【００８６】
単位画素１は、同一画素内に、第１撮像セル１ａと第２撮像セル１ａ’を有する。第１撮像セル１ａは、低ノイズセルとして機能する。第１撮像セル１ａは、光を電気信号に変換する第１光電変換部ＰＣ１と、第１光電変換部ＰＣ１に電気的に接続され、第１光電変換部ＰＣ１で生成した電気信号を読み出す第１信号処理回路Ｐ１とを有する。第１光電変換部ＰＣ１は、第１画素電極Ｅ１と、第１画素電極Ｅ１に接する第１光電変換領域Ｄ１とを有する。
【００８７】
第１信号処理回路Ｐ１は、第１光電変換部ＰＣ１で生成した電気信号を検出する第１信号検出回路を含む。第１信号検出回路は、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、第１リセットトランジスタＭ１２とを有する。第１増幅トランジスタＭ１０のゲートは、第１光電変換部ＰＣ１に接続されている。第１増幅トランジスタＭ１０は、第１光電変換部ＰＣ１で生成した電気信号を増幅する。第１選択トランジスタＭ１１のソースおよびドレインの一方は、第１増幅トランジスタＭ１０のソースおよびドレインの一方に接続される。第１選択トランジスタＭ１１は、第１増幅トランジスタＭ１０で増幅された信号を選択的に出力する。第１リセットトランジスタＭ１２のソースおよびドレインの一方は、読み出しノードＦＤ１に接続される。第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１の第１画素電極に接続された読み出しノードＦＤ１をリセット（初期化）する。
【００８８】
第２撮像セル１ａ’は、高飽和セルとして機能する。第２撮像セル１ａ’は、光を電気信号に変換する第２光電変換部ＰＣ２と、第２光電変換部ＰＣ２に電気的に接続され、第２光電変換部ＰＣ２で生成した電気信号を読み出す第２信号処理回路Ｐ２とを有する。第２光電変換部ＰＣ２は、第２画素電極Ｅ２と、第２画素電極Ｅ２に接する第２光電変換領域Ｄ２とを有する。
【００８９】
第２信号処理回路Ｐ２は、第２光電変換部ＰＣ２で生成した電気信号を検出する第２信号検出回路を含む。第２信号検出回路は、第２増幅トランジスタＭ２０と、第２選択トランジスタＭ２１と、第２リセットトランジスタＭ２２とを有する。第２増幅トランジスタＭ２０のゲートは、第２光電変換部ＰＣ２に接続される。第２増幅トランジスタＭ２０は、第２光電変換部ＰＣ２で生成した電気信号を増幅する。第２選択トランジスタＭ２１のソースおよびドレインの一方は、第２増幅トランジスタＭ２０のソースおよびドレインの一方に接続される。第２選択トランジスタＭ２０は、第２増幅トランジスタＭ２０で増幅された信号を選択的に出力する。第２リセットトランジスタＭ２２のソースおよびドレインの一方は、読み出しノードＦＤ２に接続される。第２リセットトランジスタＭ２２は、第２光電変換部ＰＣ２の第２画素電極に接続された読み出しノードＦＤ２をリセット（初期化）する。
【００９０】
第１撮像セル１ａは、暗いシーンの撮像を担うので、低ノイズ特性を必要とするが、高飽和特性を特に必要としない。一方、第２撮像セル１ａ’は、明るいシーンの撮像を担うので、高飽和特性を必要とする。しかし、明るいシーンの撮像では、光の量が多く、ショットノイズで特性が決定されるので、第２撮像セル１ａ’は低ノイズ特性を特に必要としない。
【００９１】
本実施の形態においては、第１増幅トランジスタＭ１０のゲート幅が、第２増幅トランジスタＭ２０のゲート幅よりも大きい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができ、その結果、第１撮像セル１ａの読み出しノイズを低減することができる。一方、第２撮像セル１ａ’の低ノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１２のゲート長が、第２リセットトランジスタＭ２２のゲート長よりも大きい。これにより、第１撮像セル１ａのノイズ低減効果が向上する。一方、第２撮像セル１ａ’の低ノイズ特性は従来相当であっても問題とはならない。
【００９２】
図６Ｂは、本実施の形態による単位画素１の他の回路構成例を示している。図６Ｂに示すように、第２光電変換部ＰＣ２と基準電圧ＶＢＷとの間に電気的に接続された第５容量素子ＣＷを設けている。これにより、第２撮像セル１ａ’の高飽和特性を容量比分だけ向上させることができる。その結果、さらなるダイナミックレンジの拡大を図ることも可能である。なお、図６Ｂ以降の図面においては、第１信号処理回路および第２信号処理回路のそれぞれの参照符号「Ｐ１」および「Ｐ２」は省略して明細書中のみで使用する。
【００９３】
本実施の形態によれば、無駄な画素のサイズの増加を抑制することができる。また、本実施の形態によれば、第１撮像セル１ａで低ノイズ高感度撮像を行うと同時に、第２撮像セル１ａ’で高飽和低感度撮像を行うことが可能な、小型の撮像装置を提供できる。また、本実施の形態によれば、明暗差が大きな被写体を、時間ずれなく、かつ、白飛びおよび黒潰れなく撮像できる。
【００９４】
（第２の実施の形態）
図７から図１０を参照しながら、第２の実施の形態による単位画素１の回路構成例を説明する。
【００９５】
図７は、本実施の形態による単位画素１の回路構成例を示している。単位画素１は、同一画素内に、第１撮像セル１ａと第２撮像セル１ａ’を有する。第１撮像セル１ａは、低ノイズセルとして機能する。第１撮像セル１ａは、光を電気信号に変換する第１光電変換部ＰＣ１と、第１光電変換部ＰＣ１に電気的に接続され、第１光電変換部ＰＣ１で生成した電気信号を読み出す第１信号処理回路Ｐ１とを有する。
【００９６】
第１信号処理回路Ｐ１は、第１光電変換部ＰＣ１で生成した電気信号を検出する第１信号検出回路を含む。第１信号検出回路は、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、第１リセットトランジスタＭ１３と、第１フィードバック回路とを有する。第１増幅トランジスタＭ１０のゲートは、第１光電変換部ＰＣ１に接続されている。第１増幅トランジスタＭ１０は、第１光電変換部ＰＣ１で生成した電気信号を増幅する。第１選択トランジスタＭ１１のソースおよびドレインの一方は、第１増幅トランジスタＭ１０のソースおよびドレインの一方に接続される。第１増幅トランジスタＭ１０は、第１増幅トランジスタＭ１０で増幅された信号を選択的に出力する。第１リセットトランジスタＭ１３のソースおよびドレインの一方は、読み出しノードＦＤ１に接続される。第１リセットトランジスタＭ１３は、第１光電変換部ＰＣ１第１画素電極に接続された読み出しノードＦＤ１をリセット（初期化）する。
【００９７】
第１フィードバック回路は、第１反転増幅器ＦＢＡＭＰ１を有し、第１リセットトランジスタＭ１３をオフする時に発生するｋＴＣノイズを負帰還させる第１の帰還経路を形成する。第１反転増幅器ＦＢＡＭＰ１によって、第１の帰還経路の利得を上げ、かつ、ノイズ抑制効果を向上させることができる。第１反転増幅器ＦＢＡＭＰ１は、図４における第１反転増幅器１１に対応する。
【００９８】
第２撮像セル１ａ’は、高飽和セルとして機能する。第２撮像セル１ａ’は、光を電気信号に変換する第２光電変換部ＰＣ２と、第２光電変換部ＰＣ２に電気的に接続され、第２光電変換部ＰＣ２で生成した電気信号を読み出す第２信号処理回路Ｐ２とを有する。
【００９９】
第２信号処理回路Ｐ２は、第２光電変換部ＰＣ２で発生した電気信号を検出する第２信号検出回路を含む。第２信号検出回路は、第２増幅トランジスタＭ２０と、第２選択トランジスタＭ２１と、第２リセットトランジスタＭ２２とを有する。第２増幅トランジスタＭ２０のゲートは、第２光電変換部ＰＣ２に接続される。第２増幅トランジスタＭ２０は、第２光電変換部ＰＣ２で生成した電気信号を増幅する。第２選択トランジスタＭ２１のソースおよびドレインの一方は、第２増幅トランジスタＭ２０のソースおよびドレインの一方に接続される。第２選択トランジスタＭ２１は、第２増幅トランジスタＭ２０で増幅された信号を選択的に出力する。第２リセットトランジスタＭ２２は読み出しノードＦＤ２に接続され、第２光電変換部ＰＣ２の第２画素電極に接続された読み出しノードＦＤ２をリセット（初期化）する。
【０１００】
第１撮像セル１ａは、暗いシーンの撮像を担うので、低ノイズ特性を必要とするが、高飽和特性を特に必要としない。一方、第２撮像セル１ａ’は、明るいシーンの撮像を担うので、高飽和特性を必要とする。しかし、明るいシーンの撮像では、光の量が多く、ショットノイズで特性が決定されるので、第２撮像セル１ａ’は低ノイズ特性を特に必要としない。
【０１０１】
第１撮像セル１ａは、第１フィードバック回路を備えるので、第１リセットトランジスタＭ１３オフ時に発生する雑音を大幅に抑制できる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。なお、ノイズ抑制手法については後述する。さらに、第１増幅トランジスタＭ１０のゲート幅を、第２増幅トランジスタＭ２０のゲート幅よりも大きくしてもよい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができる。その結果、第１撮像セル１ａの読み出しノイズを低減することができる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１３のゲート長を、第２リセットトランジスタＭ２２のゲート長よりも大きくしてもよい。これにより、第１撮像セル１ａのノイズ低減効果がさらに向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。
【０１０２】
図８は、本実施の形態による単位画素１の他の回路構成例を示している。図示するように、第２光電変換部ＰＣ２と基準電圧ＶＢＷとの間に電気的に接続された第５容量素子ＣＷを設けている。これにより、第２撮像セル１ａ’の高飽和特性を容量比分だけ向上させることができる。その結果、さらなるダイナミックレンジの拡大を図ることも可能である。
【０１０３】
本実施の形態によれば、無駄な画素のサイズの増加を抑制することができる。また、本実施の形態によれば、第１撮像セル１ａで低ノイズ高感度撮像を行うと同時に、第２撮像セル１ａ’で高飽和低感度撮像を行うことが可能な、小型の撮像装置を提供できる。また、本実施の形態によれば、明暗差が大きな被写体を、時間ずれなく、かつ、白飛びおよび黒潰れなく撮像できる。
【０１０４】
図９Ａから図９Ｎを参照して、本実施の形態による単位画素１のさらなる他の回路構成例を説明する。それぞれの回路構成を用いても、上述した効果と同じ効果が得られる。
【０１０５】
図９Ａから図９Ｎは、本実施の形態による単位画素１のさらなる他の回路構成例を示している。以下、複数の回路構成例のうち、代表的な回路構成例を主として説明する。
【０１０６】
図９Ａに示される単位画素１は、第２リセットトランジスタＭ２３をオフする時に発生するｋＴＣノイズを負帰還させる第２の帰還経路を形成する第２フィードバック回路を、図７に示される単位画素１の第２撮像セル１ａ’に付加した構成を備える。第２フィードバック回路は、第２反転増幅器ＦＢＡＭＰ２を含む。この構成によると、第１撮像セル１ａを用いて低ノイズ撮像が可能であり、第２撮像セル１ａ’を用いて、低ノイズかつ高飽和な撮像が可能である。その結果、撮像データ全域のノイズを抑制するこができる。特に中間光量での撮像においてノイズを効果的に抑制でき、より高精彩な画像の取得が可能となる。第２反転増幅器ＦＢＡＭＰ２は、図４における第１反転増幅器１１’に対応する。
【０１０７】
上述したように、第１増幅トランジスタＭ１０のゲート幅を、第２増幅トランジスタＭ２０のゲート幅よりも大きくしてもよい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができる。その結果、第１撮像セル１ａの読み出しノイズを低減することができる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１３のゲート長を、第２リセットトランジスタＭ２３のゲート長よりも大きくしてもよい。これにより、第１撮像セル１ａのノイズ低減効果が一層向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。さらに、第１フィードバック回路の利得を、第２フィードバック回路の利得よりも大きく設定してもよい。これにより、第１撮像セル１ａのノイズ低減効果がなお一層向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。
【０１０８】
図９Ｃに示される単位画素１は、第１帯域制御トランジスタＭ１３、第１容量素子Ｃｃ１および第２容量素子Ｃｓ１を、図７に示される単位画素１の第１撮像セル１ａに付加した構成を備える。第１帯域制御トランジスタＭ１３は、第１フィードバック回路の帯域制御を行う。第１帯域制御トランジスタＭ１３は帰還経路上に配置され、第１反転増幅器ＦＢＡＭＰ１の出力に接続されている。第１容量素子Ｃｃ１は、読み出しノードＦＤ１と第１帯域制御トランジスタＭ１３のソースまたはドレインとの間に電気的に接続されている。第２容量素子Ｃｓ１は、第１容量素子Ｃｃ１よりも大きい容量値を有し、第１容量素子Ｃｃ１と基準電圧ＶＢ１との間に接続されている。この構成によると、第１撮像セル１ａがノイズを抑制する能力を、向上させることができる。
【０１０９】
上述したように、第１増幅トランジスタＭ１０のゲート幅を、第２増幅トランジスタＭ２０のゲート幅よりも大きくしてもよい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができる。その結果、第１撮像セル１ａの読み出しノイズを低減することができる。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１２のゲート長を、第２リセットトランジスタＭ２２のゲート長よりも大きくしてもよい。これにより、第１撮像セル１ａのノイズ低減効果が一層向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。
【０１１０】
図９Ｃに示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との間の接続ノード（「接続部」と呼ぶ場合がある。）ＲＤ１との間に接続されていることが望ましい。または、図９Ｅに示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１帯域制御トランジスタＭ１３のソースおよびドレインのうち接続ノードＲＤ１と接続されていない方との間に接続されることが望ましい。このような構成によれば、リセット電圧Ｖｒｅｔ（＝ＶＲＳＴ）を別途設けなくてもよい。また、帰還をかけてリセット値近傍に収束させることができるので、ノイズキャンセルの高速化が図れる。
【０１１１】
図９Ｇに示される単位画素１は、第２リセットトランジスタＭ２３をオフする時に発生するｋＴＣノイズを負帰還させる第２の帰還経路を形成する第２フィードバック回路を、図９Ｃに示される単位画素１の第２撮像セル１ａ’に付加した構成を備える。この構成によると、第１撮像セル１ａを用いて低ノイズ撮像が可能であり、第２撮像セル１ａ’を用いて、低ノイズかつ高飽和な撮像が可能である。その結果、撮像データ全域のノイズを抑制するこができる。特に中間光量での撮像においてノイズを効果的に抑制でき、より高精彩な画像の取得が可能となる。
【０１１２】
上述したように、第１増幅トランジスタＭ１０のゲート幅を、第２増幅トランジスタＭ２０のゲート幅よりも大きくしてもよい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができる。その結果、第１撮像セル１ａの読み出しノイズを低減することができる。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１２のゲート長を、第２リセットトランジスタＭ２３のゲート長よりも大きくしてもよい。これにより、第１撮像セル１ａのノイズ低減効果が一層向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。さらに、第１フィードバック回路の利得を、第２フィードバック回路の利得よりも大きく設定してもよい。これにより、第１撮像セル１ａのノイズ低減効果がなお一層向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。
【０１１３】
図９Ｇに示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との間の接続ノードＲＤ１と、の間に接続されていることが望ましい。または、図９Ｉに示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１帯域制御トランジスタＭ１３のソースおよびドレインのうち接続ノードＲＤ１と接続されていない方との間に接続されることが望ましい。このような構成によれば、リセット電圧Ｖｒｅｔ（＝ＶＲＳＴ）を別途設けなくてもよい。また、帰還をかけてリセット値近傍に収束させることができるので、ノイズキャンセルの高速化が図れる。
【０１１４】
図９Ｋ、図９Ｍに示される単位画素１は、第２帯域制御トランジスタＭ２３と、第３容量素子Ｃｃ２および第４容量素子Ｃｓ２を有する容量回路とを、図９Ｇに示される単位画素１の第２撮像セル１ａ’に付加した構成を備える。第２帯域制御トランジスタＭ２３は、第２フィードバック回路の帯域制御を行う。第２帯域制御トランジスタＭ２３は帰還経路上に配置され、第２反転増幅器ＦＢＡＭＰ２の出力と、第３容量素子Ｃｃ２および第４容量素子Ｃｓ２の接続ノードＲＤ２との間に接続されている。第３容量素子Ｃｃ２は、読み出しノードＦＤ２と第２帯域制御トランジスタＭ２３のソースまたはドレインとの間に電気的に接続されている。第４容量素子Ｃｓ２は、第３容量素子Ｃｃ２よりも大きい容量値を有し、第３容量素子Ｃｃ２と基準電圧ＶＢ２との間に接続されている。第３容量素子Ｃｃ２は第４容量素子Ｃｓ２に直列に接続されている。この構成によると、第１撮像セル１ａを用いて低ノイズ撮像が可能であり、第２撮像セル１ａ’を用いて、低ノイズかつ高飽和な撮像が可能である。その結果、撮像データ全域のノイズを抑制するこができる。特に中間光量での撮像においてノイズを効果的に抑制でき、より高精彩な画像の取得が可能となる。
【０１１５】
上述したように、第１増幅トランジスタＭ１０のゲート幅を、第２増幅トランジスタＭ２０のゲート幅よりも大きくしてもよい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができる。その結果、第１撮像セル１ａの読み出しノイズを低減することができる。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１２のゲート長を、第２リセットトランジスタＭ２２のゲート長よりも大きくしてもよい。これにより、第１撮像セル１ａのノイズ低減効果が一層向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。さらに、第１フィードバック回路の利得を、第２フィードバック回路の利得よりも大きく設定してもよい。これにより、第１撮像セル１ａのノイズ低減効果がなお一層向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。
【０１１６】
図９Ｋに示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との間の接続ノードＲＤ１と、の間に接続されていることが望ましい。または、図９Ｍに示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１帯域制御トランジスタＭ１３のソースおよびドレインのうち接続ノードＲＤ１と接続されていない方との間に接続されることが望ましい。このような構成によれば、リセット電圧Ｖｒｅｔ（＝ＶＲＳＴ）を別途設けなくてもよい。また、帰還をかけてリセット値近傍に収束させることができるので、ノイズキャンセルの高速化が図れる。
【０１１７】
図９Ａから図９Ｎに示される回路構成によれば、無駄な画素のサイズの増加を抑制することができる。また、第１撮像セル１ａで低ノイズ高感度撮像を行うと同時に、第２撮像セル１ａ’で高飽和低感度撮像を行うことが可能な、小型の撮像装置を提供できる。さらに、明暗差が大きな被写体を、時間ずれなく、かつ、白飛びおよび黒潰れなく撮像できる。
【０１１８】
図８に示される単位画素１と同様に、図９Ｂ、図９Ｄ、図９Ｆ、図９Ｈ、図９Ｊ、図９Ｌおよび図９Ｎに示されるように、第２光電変換部ＰＣ２と基準電圧ＶＢＷとの間に電気的に接続された第５容量素子ＣＷを設けてもよい。これにより、第２撮像セル１ａ’の高飽和特性を容量比分だけ向上させることができる。その結果、さらなるダイナミックレンジの拡大を図ることも可能である。
【０１１９】
以下、フィードバック回路を用いたノイズ抑制、および、データの読み出し動作の具体例を示す。
【０１２０】
（読み出しおよびノイズ抑制）
図９Ｃに示される単位画素１の第１撮像セル１ａを用いた、ノイズ抑制およびデータの読み出し動作を具体例として説明する。
【０１２１】
第１信号処理回路Ｐ１において、第１帯域制御トランジスタＭ１３のソースおよびドレインの一方には、第２容量素子Ｃｓ１の一端が接続される。第１帯域制御トランジスタＭ１３と第２容量素子Ｃｓ１により、ＲＣフィルタ回路が形成される。さらに、第１帯域制御トランジスタＭ１３のソースおよびドレインの一方には第１容量素子Ｃｃ１の一端も接続される。第１容量素子Ｃｃ１の他端は、第１の読み出しノードＦＤ１に接続される。
【０１２２】
第１帯域制御トランジスタＭ１３のゲートには第１の帯域制御信号Ｖｒｓ３が入力され、第１の帯域制御信号Ｖｒｓ３の電位により第１帯域制御トランジスタＭ１３の状態が決定される。例えば、第１の帯域制御信号Ｖｒｓ３がハイレベルの場合、第１帯域制御トランジスタＭ１３はオンし、読み出しノードＦＤ１と、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、第１反転増幅器ＦＢＡＭＰ１と、第１帯域制御トランジスタＭ１３と、第１容量素子Ｃｃ１とで帰還経路が形成される。第１の帯域制御信号Ｖｒｓ３の電位が低くなると第１帯域制御トランジスタＭ１３の抵抗成分が大きくなるので、第１帯域制御トランジスタＭ１３の帯域は狭くなり、帰還する信号の周波数領域が狭くなる。帰還が形成されている時、第１帯域制御トランジスタＭ１３が出力する信号は、第１容量素子Ｃｃ１と読み出しＦＤ１の寄生容量とによって形成される減衰回路で減衰されて、読み出しノードＦＤ１に帰還される。第１容量素子Ｃｃ１の容量値をＣｃ、読み出しノードＦＤ１の寄生容量をＣＦＤとすると、減衰率Ｂは、Ｂ＝Ｃｃ／（Ｃｃ＋ＣＦＤ）となる。更に第１の帯域制御信号Ｖｒｓ３の電位が低くなり、ローレベルになると、第１帯域制御トランジスタＭ１３はオフし、帰還は形成されない。読み出しノードＦＤ１は更に第１リセットトランジスタＭ１２のソースおよびドレインの一方に接続される。第１リセットトランジスタＭ１２のソースおよびドレインの他方は、接続ノードＲＤ１に接続される。
【０１２３】
第１リセットトランジスタＭ１２のゲートには、第１のリセット制御信号Ｖｒｓ１が入力され、第１のリセット制御信号Ｖｒｓ１の電位により、第１リセットトランジスタＭ１２の状態が決定される。例えば、第１のリセット制御信号Ｖｒｓ１がハイレベルの場合、第１リセットトランジスタＭ１２はオンし、読み出しノードＦＤ１は接続ノードＲＤ１と同一の電圧となる。このとき、第１の帯域制御信号Ｖｒｓ３もハイレベルの場合、第１リセットトランジスタＭ１２、および、第１帯域制御トランジスタ１３は共にオンし、読み出しノードＦＤ１と接続ノードＲＤ１は共に、所望のリセット電圧ＶＲＳＴになる。ここでリセット電圧ＶＲＳＴは、第１反転増幅器ＦＢＡＭＰ１の基準電圧Ｖｒｅｆ１から第１増幅トランジスタＭ１０のゲートと、ソースおよびドレインのうちＶＤＤに接続されていない方との間の電圧を引いた値となる。第１選択トランジスタＭ１１のソースおよびドレインの一方は、垂直信号線９に接続される。第１選択トランジスタＭ１１のゲートには第１の選択制御信号Ｖｓｅｌ１が入力され、第１の選択制御信号Ｖｓｅｌ１の電位により第１選択トランジスタＭ１１の状態が決定される。例えば、第１の選択制御信号Ｖｓｅｌ１がハイレベルの場合、第１選択トランジスタＭ１１はオンし、第１増幅トランジスタＭ１０と垂直信号線９は電気的に接続された状態となる。第１の選択制御信号Ｖｓｅｌ１がローレベルの場合、第１選択トランジスタＭ１１はオフし、第１増幅トランジスタＭ１０と垂直信号線９とは電気的に分離された状態となる。
【０１２４】
（第１撮像セル１ａの動作）
図１０は、本実施の形態による第１撮像セル１ａの動作タイミングの一例を示している。
【０１２５】
〔リセット期間〕
まず、第１の選択制御信号Ｖｓｅｌ１をハイレベルにする（時刻ｔ１）。次に、第１の帯域制御信号Ｖｒｓ３の電位をハイレベルにして第１帯域制御トランジスタＭ１３をオン状態に設定する。同時に、第１のリセット制御信号Ｖｒｓ１をハイレベルにし、第１リセットトランジスタＭ１２をオン状態に設定する（時刻ｔ２）。これにより、読み出しノードＦＤ１の電圧は、リセット電圧ＶＲＳＴに等しくなる。
【０１２６】
〔ノイズ抑制期間〕
次に、第１のリセット制御信号Ｖｒｓ１をローレベルにし、第１リセットトランジスタＭ１２をオフ状態に設定する（時刻ｔ３）。このとき、第１フィードバック回路は、増幅率（＝−Ａ×Ｂ）で帰還を形成しているので、第１リセットトランジスタＭ１２をオフした時の読み出しノードＦＤ１のｋＴＣノイズは、１／（１＋Ａ×Ｂ）に抑制される。また、このとき、第１帯域制御トランジスタＭ１３の動作帯域が広帯域である第１の帯域となるように、第１の帯域制御信号Ｖｒｓ３の電位が設定されることにより、高速にノイズが抑制される。
【０１２７】
同時に、第１の帯域制御信号Ｖｒｓ３をハイレベルとローレベルとの中間の電位に設定する（時刻ｔ３）なお、このタイミングは、時刻ｔ３よりも若干遅れたタイミングであってもよい。このとき、第１帯域制御トランジスタＭ１３の動作帯域は、第１の帯域よりも低い第２の帯域となる。なお、第２の帯域を、第１増幅トランジスタＭ１０の動作帯域よりも十分に低くすることで、ノイズ抑制効果は大きくなる。ただし、これとトレードオフに、ノイズ抑制に必要な時間は長くなる。第２の帯域が第１増幅トランジスタＭ１０の動作帯域より高くてもノイズ抑制効果は得られる。ノイズ抑制に掛ける時間に応じて、設計者は第２の帯域を任意に設計することは可能である。本実施の形態では、第２の帯域が、第１増幅トランジスタＭ１０の動作帯域よりも十分に低い状態にあるとする。
【０１２８】
第２の帯域が、第１増幅トランジスタＭ１０の動作帯域よりも低い状態においては、第１帯域制御トランジスタＭ１３で発生する熱ノイズは、第１フィードバック回路により、１／（１＋Ａ×Ｂ）1/2倍に抑制される。この状態で、第１の帯域制御信号Ｖｒｓ３をローレベルに設定し、帯域制御トランジスタをオフにする（時刻ｔ４）。そのときに読み出しノードＦＤ１に残存するｋＴＣノイズは、第１リセットトランジスタＭ１２に起因したｋＴＣノイズと、第１帯域制御トランジスタＭ１３に起因したｋＴＣノイズとを二乗和した値となる。第２容量素子Ｃｓ１の容量値をＣｓとすると、帰還による抑制がない状態で発生する第１帯域制御トランジスタＭ１３のｋＴＣノイズは、帰還による抑制がない状態で発生する第１リセットトランジスタＭ１２のｋＴＣノイズに比べて（ＣＦＤ／Ｃｓ）1/2倍になる。この点を考慮して、帰還がない場合と比較すると、ｋＴＣノイズは、〔１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ〕1/2／（１＋Ａ×Ｂ）倍に抑制される。
【０１２９】
なお、第１帯域制御トランジスタＭ１３がオン状態からオフ状態に徐々に変化するよう、第１帯域制御トランジスタＭ１３のしきい値電圧を跨いで変化するような電位に第１の帯域制御信号Ｖｒｓ３を制御してもよい。これにより、撮像装置１００を構成する複数の単位画素１の間で第１帯域制御トランジスタＭ１３のしきい値電圧にばらつきがあっても、全ての単位画素１のノイズを抑制することが可能となる。更に、変化させる第１の帯域制御信号Ｖｒｓ３の電圧範囲を、単位画素１のばらつきの範囲に制限してもよい。これにより、変化させるのに必要な時間を短縮でき、かつ、高速なノイズ抑制が可能となる。
【０１３０】
〔露光／読み出し期間〕
次に、垂直信号線９の電位は、読み出しノードＦＤ１の電位に応じたレベルとなるが、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、電流源５（図４を参照）とによって形成されるソースフォロア回路の増幅率は１倍程度である。このとき、読み出しノードＦＤ１には、ノイズ抑制完了時（時刻ｔ４）から読み出し時までに第１光電変換部ＰＣ１で変換された電気信号に応じた分だけ変化した電圧信号が蓄積されている。読み出しノードＦＤ１の電圧信号は、ソースフォロア回路により１倍程度の増幅率で垂直信号線９に出力される。ここで、ランダムノイズは第１光電変換部ＰＣ１で変換される電気信号が０の時の出力の揺らぎ、すなわち、ｋＴＣノイズである。ｋＴＣノイズは、リセット抑制期間において〔１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ〕1/2／（１＋Ａ×Ｂ）倍に抑制される。更に、露光／読み出し期間において、１倍程度の増幅率で垂直信号線９に出力されるので、本実施の形態によれば、ランダムノイズが抑制された良好な画像データを取得することができる。
【０１３１】
面積が許す限り第２容量素子Ｃｓ１を大きくすることにより、ランダムノイズは抑制される。通常、容量を大きくすると、ランダムノイズは低減される。しかし、読み出しノードＦＤ１で電荷信号を電圧信号に変換する際、信号自体が小さくなってしまう。その結果としてＳ／Ｎは改善されない。
【０１３２】
本実施の形態においては、読み出しノードＦＤ１と接続部ノードＲＤ１とが第１容量素子Ｃｃ１によって分離されているので、第２容量素子Ｃｓ１の容量を大きくしても信号低下は起こらない。ランダムノイズだけが抑制されるので、Ｓ／Ｎ比が改善されるという利点がある。従って、本実施の形態は、単位画素１の面積を広くとれるような用途の撮像装置において有効である。
【０１３３】
例えば図４に示されるような、垂直信号線９の信号を検出するための後段回路を接続することができる。後段回路は、例えば第１の垂直走査回路２、第２の垂直走査回路２’、第１の列ＡＤ変換回路４および第２の列ＡＤ変換回路４’から構成される。ただし、本開示はこのような回路構成に限られない。
【０１３４】
撮像装置１００において、後段回路のばらつきをキャンセルするためにＣＤＳを実施してもよい。具体的には、信号電圧を読み出した後、再度上述したリセット動作を行う。リセット動作完了後、第１光電変換部ＰＣ１で光検出を行う前に、露光／読み出し期間で述べた読み出し動作を行うことにより、基準電圧を読み出すことが可能となる。信号電圧と基準電圧との差分を取ることで固定ノイズを除く信号が得られる。
【０１３５】
本実施の形態では、露光／読み出し期間において、読み出しノードＦＤ１の信号は、１倍程度の増幅率でソースフォロア回路によって読み出される。ただし、本開示はこれに限定されるものではなく、システムに必要なＳ／Ｎ比および回路レンジに応じて設計者は増幅率を当然に変更してもよい。
【０１３６】
本実施の形態では、更に、第１撮像セルａに配置する容量素子の容量値を大きくすることでノイズ抑制効果を大きくすることが可能である。
【０１３７】
また、リセット期間における読み出しノードＦＤ１のリセット電圧は、図９Ｃに示されるように接続ノードＲＤ１を介して供給されてもよいし、図９Ｆに示されるように第１反転増幅器ＦＢＡＭＰ１から直接供給されても構わない。また、所望の電圧値を、外部から供給する構成を採用してもよい。これらの構成の展開例により、狭面積の画素レイアウトにおいて、各ノードを接続する配線を最適化することができ、画素面積を縮小することが可能となる。
【０１３８】
上記においては、第１撮像セル１ａの動作例を説明したが、第２撮像セル１ａ’も第１撮像セル１ａと同様に動作させることができる。また、上記においては、図９Ｃに示される、最も高いノイズ抑制能力を備える第１の撮像素子１ａを用いたときの動作例を説明した。ただし、必要とされるノイズレベルおよび画素面積に応じて、図７に示される第１撮像セルａのように、第１帯域制御トランジスタＭ１３がない構成を選択してもよい。この場合、第１リセットトランジスタＭ１３には、図１０のＶｒｓ３のように中間の電位を入力し、リセットをしながら帯域制限をかけても良いし、中間電位を入力せず、ローレベルとハイレベルのみを入力し、リセット動作のみを実施しても良い。他のトランジスタの動作は、上記の説明と同様の動作となる。また、図７の第２撮像セル１ａ’のように第１帯域制御トランジスタＭ２３および第２フィードバック回路がない構成を選択することもできる。他のトランジスタの動作は、上記の説明と同様の動作となる。
【０１３９】
（第３の実施の形態）
図１１から図１４Ｉを参照しながら、第３の実施の形態による単位画素１の回路構成例を説明する。
【０１４０】
図１１は、本実施の形態による単位画素１の回路構成例を示している。単位画素１は、同一画素内に、第１撮像セル１ａと第２撮像セル１ａ’とを有する。第１撮像セル１ａは、低ノイズセルとして機能する。第１撮像セル１ａは、光を電気信号に変換する第１光電変換部ＰＣ１と、第１光電変換部ＰＣ１に電気的に接続され、第１光電変換部ＰＣ１で生成された電気信号を読み出す第１信号処理回路Ｐ１とを有する。
【０１４１】
第１信号処理回路Ｐ１は、第１光電変換部ＰＣ１で生成した電気信号を検出する第１信号検出回路を含む。第１信号検出回路は、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、第１リセットトランジスタＭ１２と、容量回路と、第１帯域制御トランジスタＭ１３とを有する。第１増幅トランジスタＭ１０のゲートは、第１光電変換部ＰＣ１に接続されている。第１増幅トランジスタＭ１０は、第１光電変換部ＰＣ１で生成された電気信号を増幅する。第１選択トランジスタＭ１１のソースおよびドレインの一方は、第１増幅トランジスタＭ１０のソースおよびドレインの一方に接続される。第１選択トランジスタＭ１１は、第１増幅トランジスタＭ１０で増幅された信号を選択的に出力する。第１リセットトランジスタＭ１２のソースおよびドレインの一方は、読み出しノードＦＤ１に接続される。第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１をリセット（初期化）する。容量回路は、一端が読み出しノードＦＤ１に電気的に接続された第１容量素子Ｃｃ１および第１容量素子Ｃｃ１よりも大きい容量値を有する第２容量素子Ｃｓ１を備える。第１容量素子Ｃｃ１は、第２容量素子Ｃｓ１に直列に接続されている。第１帯域制御トランジスタＭ１３のソースおよびドレインの一方は、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との間の接続ノードＲＤ１に接続され、第１フィードバック回路の帯域制御を行う。
【０１４２】
第１信号処理回路はさらに、第１リセットトランジスタＭ１２をオフする時に発生する雑音を負帰還させて抑制させる第１の帰還経路を形成する第１フィードバック回路を有する。第１フィードバック回路は、第１増幅トランジスタＭ１０、第１帯域制御トランジスタＭ１３および第１容量素子Ｃｃ１を介して負帰還を行う。
【０１４３】
第２撮像セル１ａ’は、高飽和セルとして機能する。第２撮像セル１ａ’は、光を電気信号に変換する第２光電変換部ＰＣ２と、第２光電変換部ＰＣ２に電気的に接続され、第２光電変換部ＰＣ２で生成した電気信号を読み出す第２信号処理回路Ｐ２とを有する。
【０１４４】
第２信号処理回路Ｐ２は、第２光電変換部ＰＣ２で生成した電気信号を検出する第２信号検出回路を含む。第２信号検出回路は、第２増幅トランジスタＭ２０と、第２選択トランジスタＭ２１と、第２リセットトランジスタＭ２２とを有する。第２増幅トランジスタＭ２０のゲートは、第２光電変換部ＰＣ２に接続される。第２増幅トランジスタＭ２０は、第２光電変換部ＰＣ２で生成した電気信号を増幅する。第２選択トランジスタＭ２１のソースおよびドレインの一方は、第２増幅トランジスタＭ２０のソースおよびドレインの一方に接続される。第２選択トランジスタＭ２１は、第２増幅トランジスタＭ２０で増幅された信号を選択的に出力する。第２リセットトランジスタＭ２２は読み出しノードＦＤ２に接続され、第２光電変換部ＰＣ２の接続された読み出しノードＦＤ２をリセット（初期化）する。
【０１４５】
第１撮像セル１ａは、暗いシーンの撮像を担うので、低ノイズ特性を必要とするが、高飽和特性を特に必要としない。一方、第２撮像セル１ａ’は、明るいシーンの撮像を担うので、高飽和特性を必要とする。しかし、明るいシーンの撮像では、光の量が多く、ショットノイズで特性が決定されるので、第２撮像セル１ａ’は低ノイズ特性を特に必要としない。
【０１４６】
第１撮像セル１ａは、第１フィードバック回路を備えるので、第１リセットトランジスタＭ１２オフ時に発生する雑音を大幅に抑制できる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。さらに、第１増幅トランジスタＭ１０のゲート幅を、第２増幅トランジスタＭ２０のゲート幅よりも大きくしてもよい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができる。その結果、第１撮像セル１ａの読み出しノイズを低減することができる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１２のゲート長を、第２リセットトランジスタＭ２２のゲート長よりも大きくしてもよい。これにより、第１撮像セル１ａのノイズ低減効果がさらに向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。
【０１４７】
図１２および図１３は、本実施形態による単位画素１の他の回路構成例を示している。図１２に示すように、第２光電変換部ＰＣ２と基準電圧ＶＢＷとの間に電気的に接続された第５容量素子ＣＷを設けている。これにより、第２撮像セル１ａ’の高飽和特性を容量比分だけ向上させることができる。その結果、さらなるダイナミックレンジの拡大を図ることも可能である。また、第１リセットトランジスタＭ１２の接続方法を変えることで、リセット電圧の設定方法を変えることも可能である。その結果、リセット電圧への収束時間の短縮が図れる。
【０１４８】
本実施の形態によれば、無駄な画素のサイズの増加を抑制することができる。また、本実施の形態によれば、第１撮像セル１ａで低ノイズ高感度撮像を行うと同時に、第２撮像セル１ａ’で高飽和低感度撮像を行うことが可能な、小型の撮像装置を提供できる。また、本実施の形態によれば、明暗差が大きな被写体を、時間ずれなく、かつ、白飛びおよび黒潰れなく撮像できる。
【０１４９】
図１１に示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との間の接続ノードＲＤ１と、の間に接続されていることが望ましい。または、図１３に示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１帯域制御トランジスタＭ１３のソースおよびドレインのうち接続ノードＲＤ１と接続されていない方との間に接続されることが望ましい。このような構成によれば、リセット電圧Ｖｒｅｔ（＝ＶＲＳＴ）を別途設けなくてもよい。また、帰還をかけてリセット値近傍に収束させることができるので、ノイズキャンセルの高速化が図れる。
【０１５０】
本実施の形態による第１および第２撮像セル１ａ、１ａ’のさらなる他の回路構成例を説明する。
【０１５１】
図１４Ａから図１４Ｉは、本実施の形態による単位画素１のさらなる他の回路構成例を示している。図１１、図１２、図１３、および、図１４Ａ〜図１４Ｉに示される構成は、第２の実施の形態の図９Ｃから図９Ｎに示される構成に対応する。これらの間では、第１撮像セル１ａにおけるノイズ抑制を行う第１フィードバック回路の構成と、第１フィードバック回路の動作とが異なっており、その他の構成および動作は共通している。
【０１５２】
以下、本実施の形態による第１撮像セル１ａの動作を説明する。
【０１５３】
（読み出しおよびノイズ抑制）
図１１に示される第１撮像セル１ａを用いた、ノイズ抑制およびデータの読み出し動作を具体例として説明する。
【０１５４】
第１信号処理回路Ｐ１において、第１帯域制御トランジスタＭ１３のソースおよびドレインの一方には、第２容量素子Ｃｓ１の一端が接続される。第１帯域制御トランジスタＭ１３と第２容量素子Ｃｓ１により、ＲＣフィルタ回路が形成される。さらに、第１帯域制御トランジスタＭ１３のソースおよびドレインの一方には第１容量素子Ｃｃ１の一端も接続される。第１容量素子Ｃｃ１の他端は、第１の読み出しノードＦＤ１に接続される。
【０１５５】
第１帯域制御トランジスタＭ１３のゲートには第１の帯域制御信号Ｖｒｓ３が入力され、第１の帯域制御信号Ｖｒｓ３の電位により第１帯域制御トランジスタＭ１３の状態が決定される。例えば、第１の帯域制御信号Ｖｒｓ３がハイレベルの場合、第１帯域制御トランジスタＭ１３はオンし、読み出しノードＦＤ１と、第１増幅トランジスタＭ１０と、第１帯域制御トランジスタＭ１３と、第１容量素子Ｃｃ１とで帰還経路が形成される。第１の帯域制御信号Ｖｒｓ３の電位が低くなると第１帯域制御トランジスタＭ１３の抵抗成分が大きくなるので、第１帯域制御トランジスタＭ１３の帯域は狭くなり、帰還する信号の周波数領域が狭くなる。帰還が形成されている時、第１帯域制御トランジスタＭ１３が出力する信号は、第１容量素子Ｃｃ１と読み出しＦＤ１の寄生容量とによって形成される減衰回路で減衰されて、読み出しノードＦＤ１に帰還される。第１容量素子Ｃｃ１の容量値をＣｃ、読み出しノードＦＤ１の寄生容量をＣＦＤとすると、減衰率Ｂは、Ｂ＝Ｃｃ／（Ｃｃ＋ＣＦＤ）となる。更に第１の帯域制御信号Ｖｒｓ３の電位が低くなり、ローレベルになると、第１帯域制御トランジスタＭ１３はオフし、帰還は形成されない。読み出しノードＦＤ１は更に第１リセットトランジスタＭ１２のソースおよびドレインの一方に接続される。第１リセットトランジスタＭ１２のソースおよびドレインの他方は、接続ノードＲＤ１に接続される。
【０１５６】
第１リセットトランジスタＭ１２のゲートには、第１のリセット制御信号Ｖｒｓ１が入力され、第１のリセット制御信号Ｖｒｓ１の電位により、第１リセットトランジスタＭ１２の状態が決定される。例えば、第１のリセット制御信号Ｖｒｓ１がハイレベルの場合、第１リセットトランジスタＭ１２はオンし、読み出しノードＦＤ１は接続ノードＲＤ１と同一の電圧となる。このとき、第１の帯域制御信号Ｖｒｓ３もハイレベルの場合、第１リセットトランジスタＭ１２、および、第１帯域制御トランジスタ１３は共にオンし、読み出しノードＦＤ１と接続ノードＲＤ１は共に、所望のリセット電圧ＶＲＳＴになる。第１選択トランジスタＭ１１のソースおよびドレインの一方は、垂直信号線９に接続される。第１選択トランジスタＭ１１のゲートには、第１の選択制御信号Ｖｓｅｌ１が入力され、第１の選択制御信号Ｖｓｅｌ１の電位により第１選択トランジスタＭ１１の状態が決定される。例えば、第１の選択制御信号Ｖｓｅｌ１がハイレベルの場合、第１選択トランジスタＭ１１はオンし、第１増幅トランジスタＭ１０と垂直信号線９は電気的に接続された状態となる。第１の選択制御信号Ｖｓｅｌ１がローレベルの場合、第１選択トランジスタＭ１１はオフし、第１増幅トランジスタＭ１０と垂直信号線９とは電気的に分離された状態となる。
【０１５７】
図１５は、第１撮像セル１ａの第１信号処理回路Ｐ１の一部を示している。第１増幅トランジスタＭ１０のソースおよびドレインの一方には、第１の切り替え回路ＳＷＣ１が接続される。第１の切り替え回路ＳＷＣ１は、スイッチ素子ＳＷ１０Ａ、ＳＷ１０Ｂを含む。スイッチ素子ＳＷ１０Ａ、ＳＷ１０Ｂはそれぞれ、基準電圧ＶＢ１０Ａ、ＶＢ１０Ｂに接続される。第１増幅トランジスタＭ１０のソースおよびドレインの一方には、スイッチ素子ＳＷ１０Ａを介して基準電圧ＶＢ１０Ａが入力可能であり、スイッチ素子ＳＷ１０Ｂを介して基準電圧ＶＢ１０Ｂが入力可能である。制御信号により、第１増幅トランジスタＭ１０のソースおよびドレインの一方の電圧を切り替えることができる。基準電圧ＶＢ１０Ａは例えばＧＮＤであり、基準電圧ＶＢ１０Ｂは例えばＶＤＤである。なお、第１の切り替え回路ＳＷＣ１は、単位画素毎に設けても良く、単位画素あたりの素子数を削減するために複数の単位画素で共有しても良い。
【０１５８】
垂直信号線９には、第２の切り替え回路ＳＷＣ２が接続されている。第２の切り替え回路ＳＷＣ２は、スイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂを含む。スイッチ素子ＳＷ１１Ａ、ＳＷ１１Ｂはそれぞれ、定電流源ＩＢ１１Ａ、ＩＢ１１Ｂを介して、基準電圧ＶＢ１１Ａ、ＶＢ１１Ｂに接続される。基準電圧ＶＢ１１Ａは、例えばＶＤＤであり、基準電圧ＶＢ１１Ｂは、例えばＧＮＤである。
【０１５９】
スイッチ素子ＳＷ１０Ａ、ＳＷ１１Ａが選択的にオンされているとする。その場合、第１の選択制御信号Ｖｓｅｌ１の電位がハイレベルであると、第１選択トランジスタＭ１１はオンされ、定電流源ＩＢ１１Ａと第１増幅トランジスタＭ１０とは反転増幅回路を形成する。これにより、読み出しノードＦＤ１と、第１増幅トランジスタＭ１０と、第１帯域制御トランジスタＭ１３と、第１容量素子Ｃｃ１とで帰還経路が形成される。
【０１６０】
スイッチ素子ＳＷ１０Ｂ、ＳＷ１１Ｂが選択的にオンされているとする。その場合、第１の選択制御信号Ｖｓｅｌ１の電位がハイレベルであると、第１選択トランジスタＭ１１はオンされ、第１増幅トランジスタＭ１０と定電流源ＩＢ１１Ｂはソースフォロア回路を形成する。これにより、読み出しノードＦＤ１の信号が、垂直信号線９に出力されることとなる。
【０１６１】
（第１撮像セル１ａの動作）
図１６は、本実施の形態による第１撮像セル１ａの動作タイミングの一例を示している。
【０１６２】
〔リセット期間〕
まず、第１の選択制御信号Ｖｓｅｌ１をハイレベルにする。さらに、第１および第２の切り替え回路ＳＷＣ１、ＳＷＣ２のそれぞれを制御して、垂直信号線９に定電流源ＩＢ１１Ａを接続し、かつ、第１増幅トランジスタＭ１０のソースおよびドレインの一方を基準電圧ＶＢ１０Ａにする（時刻ｔ１）。次に、第１の帯域制御信号Ｖｒｓ３の電位をハイレベルにして第１帯域制御トランジスタＭ１３をオン状態に設定する。さらに、第１のリセット信号Ｖｒｓ１をハイレベルにして、第１リセットトランジスタＭ１２をオン状態に設定する（時刻ｔ２）。これにより、読み出しノードＦＤ１の電圧は、リセット電圧ＶＲＳＴに等しくなる。
【０１６３】
〔ノイズ抑制期間〕
次に、第１のリセット制御信号Ｖｒｓ１をローレベルにし、第１リセットトランジスタＭ１２をオフ状態に設定する（時刻ｔ３）。このとき、第１信号検出回路は、増幅率（＝−Ａ×Ｂ）で帰還を形成しているので、第１リセットトランジスタＭ１２をオフした時の読み出しノードＦＤ１のｋＴＣノイズは、１／（１＋Ａ×Ｂ）に抑制される。また、このとき、第１帯域制御トランジスタＭ１３の動作帯域が広帯域である第１の帯域となるように、第１の帯域制御信号Ｖｒｓ３の電位が設定されることにより、高速にノイズが抑制される。
【０１６４】
同時に、第１の帯域制御信号Ｖｒｓ３をハイレベルとローレベルとの中間の電位に設定する（時刻ｔ３）。なお、このタイミングは、時刻ｔ３よりも若干遅れたタイミングであってもよい。このとき、第１帯域制御トランジスタＭ１３の動作帯域は、第１の帯域よりも低い第２の帯域となる。なお、第２の帯域を、第１増幅トランジスタＭ１０の動作帯域よりも十分に低くすることで、ノイズ抑制効果は大きくなる。ただし、これとトレードオフに、ノイズ抑制に必要な時間は長くなる。第２の帯域が第１増幅トランジスタＭ１０の動作帯域より高くてもノイズ抑制効果は得られる。ノイズ抑制に掛ける時間に応じて、設計者は第２の帯域を任意に設計することは可能である。本実施の形態では、第２の帯域が、第１増幅トランジスタＭ１０の動作帯域よりも十分に低い状態にあるとする。
【０１６５】
第２の帯域が、第１増幅トランジスタＭ１０の動作帯域よりも低い状態においては、第１帯域制御トランジスタＭ１３で発生する熱ノイズは、フィードバック回路により、１／（１＋Ａ×Ｂ）1/2倍に抑制される。この状態で、第１の帯域制御信号Ｖｒｓ３をローレベルに設定し、帯域制御トランジスタをオフにする（時刻ｔ４）。そのときに読み出しノードＦＤ１に残存するｋＴＣノイズは、第１リセットトランジスタＭ１２に起因したｋＴＣノイズと、第１帯域制御トランジスタＭ１３に起因したｋＴＣノイズとを二乗和した値となる。第２容量素子Ｃｓ１の容量値をＣｓとすると、帰還による抑制がない状態で発生する第１帯域制御トランジスタＭ１３のｋＴＣノイズは、帰還による抑制がない状態で発生する第１リセットトランジスタＭ１２のｋＴＣノイズに比べて（ＣＦＤ／Ｃｓ）1/2倍になる。この点を考慮して、帰還がない場合と比較すると、ｋＴＣノイズは、〔１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ〕1/2／（１＋Ａ×Ｂ）倍に抑制される。
【０１６６】
なお、第１帯域制御トランジスタＭ１３がオン状態からオフ状態に徐々に変化するよう、第１帯域制御トランジスタＭ１３のしきい値電圧を跨いで変化するような電位に第１の帯域制御信号Ｖｒｓ３を制御してもよい。これにより、撮像装置１００を構成する複数の単位画素１の間で第１帯域制御トランジスタＭ１３のしきい値電圧にばらつきがあっても、全ての単位画素１のノイズを抑制することが可能となる。更に、変化させる第１の帯域制御信号Ｖｒｓ３の電圧範囲を、単位画素１のばらつきの範囲に制限してもよい。これにより、変化させるのに必要な時間を短縮でき、かつ、高速なノイズ抑制が可能となる。
【０１６７】
〔露光／読み出し期間〕
次に、第１および第２の切り替え回路ＳＷＣ１、ＳＷＣ２のそれぞれを制御することで、垂直信号線９に定電流源ＩＢ１１Ｂを接続し、かつ、第１増幅トランジスタＭ１０のソースおよびドレインの一方の電位を基準電圧ＶＢ１０Ｂにする。この状態においては、第１増幅トランジスタＭ１０と定電流源ＩＢ１１Ｂとがソースフォロア回路を構成し、垂直信号線９の電位は、読み出しノードＦＤ１の電位に応じたレベルとなる。ただし、ソースフォロア回路の増幅率は１倍程度である。このとき、読み出しノードＦＤ１には、ノイズ抑制完了時（時刻ｔ４）から読み出し時までに第１光電変換部ＰＣ１で変換された電気信号に応じた分だけ変化した電圧信号が蓄積されている。読み出しノードＦＤ１の電圧信号は、ソースフォロア回路により１倍程度の増幅率で垂直信号線９に出力される。ここで、ランダムノイズは第１光電変換部ＰＣ１で変換される電気信号が０の時の出力の揺らぎ、すなわち、ｋＴＣノイズである。ｋＴＣノイズは、リセット抑制期間において〔１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ〕1/2／（１＋Ａ×Ｂ）倍に抑制される。更に、露光／読み出し期間において、１倍程度の増幅率で垂直信号線９に出力されるので、本実施の形態によれば、ランダムノイズが抑制された良好な画像データを取得することができる。
【０１６８】
面積が許す限り第２容量素子Ｃｓ１を大きくすることにより、ランダムノイズは抑制される。通常、容量を大きくすると、ランダムノイズは低減される。しかし、読み出しノードＦＤ１で電荷信号を電圧信号に変換する際、信号自体が小さくなってしまう。その結果としてＳ／Ｎは改善されない。
【０１６９】
本実施の形態においては、読み出しノードＦＤ１と接続ノードＲＤ１とが第１容量素子Ｃｃ１によって分離されているので、第２容量素子Ｃｓ１の容量を大きくしても信号低下は起こらない。ランダムノイズだけが抑制されるので、Ｓ／Ｎ比が改善されるという利点がある。従って、本実施の形態は、単位画素１の面積を広くとれるような用途の撮像装置において有効である。
【０１７０】
例えば図４に示されるような、垂直信号線９の信号を検出するための後段回路を接続することができる。後段回路は、例えば第１の垂直走査回路２、第２の垂直走査回路２’、第１の列ＡＤ変換回路４および第２の列ＡＤ変換回路４’から構成される。ただし、本開示はこのような回路構成に限られない。
【０１７１】
撮像装置１００において、後段回路のばらつきをキャンセルするためにＣＤＳを実施してもよい。具体的には、信号電圧を読み出した後、再度上述したリセット動作を行う。リセット動作完了後、第１光電変換部ＰＣ１で光検出を行う前に、露光／読み出し期間で述べた読み出し動作を行うことにより、基準電圧を読み出すことが可能となる。信号電圧と基準電圧との差分を取ることで固定ノイズを除く信号が得られる。
【０１７２】
本実施の形態では、露光／読み出し期間において、読み出しノードＦＤ１の信号は、１倍程度の増幅率でソースフォロア回路によって読み出される。ただし、本開示はこれに限定されるものではなく、システムに必要なＳ／Ｎ比および回路レンジに応じて設計者は増幅率を当然に変更してもよい。また、リセット期間における読み出しノードＦＤ１のリセット電圧は、図１１に示されるような接続ノードＲＤ１を介して供給されてもよいし、図１３に示されるように第１増幅トランジスタＭ１０から直接供給されても構わない。また、所望の電圧値を外部から供給する構成を採用してもよい。これらの構成の展開例により、狭面積の画素レイアウトにおいて、各ノードを接続する配線を最適化することができ、画素面積を縮小することが可能となる。
【０１７３】
本実施の形態によれば、電流源を除き、ノイズキャンセルのための帰還を画素内で行うことができる。これにより、垂直信号線９の時定数の影響を小さくでき、高速なノイズキャンセルが可能となる。更に、単位画素１に配置する容量素子の容量値を大きくすることによりノイズ抑制効果を大きくすることが可能である。
【０１７４】
（第４の実施の形態）
図１７から図２０Ｉを参照しながら、第４の実施の形態による単位画素１の回路構成例を説明する。
【０１７５】
図１７は、本実施の形態による単位画素１の回路構成例を示している。単位画素１は、同一画素内に、第１撮像セル１ａと第２撮像セル１ａ’とを有する。第１撮像セル１ａは、低ノイズセルとして機能する。第１撮像セル１ａは、光を電気信号に変換する第１光電変換部ＰＣ１と、第１光電変換部ＰＣ１に電気的に接続され、第１光電変換部ＰＣ１で生成された電気信号を読み出す第１信号処理回路Ｐ１とを有する。
【０１７６】
第１信号処理回路Ｐ１は、第１光電変換部ＰＣ１で生成した電気信号を検出する第１信号検出回路を含む。第１信号検出回路は、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、第１リセットトランジスタＭ１２と、容量回路と、第１帯域制御トランジスタＭ１３とを有する。第１増幅トランジスタＭ１０のゲートは、第１光電変換部ＰＣ１に接続されている。第１増幅トランジスタＭ１０は、第１光電変換部ＰＣ１で変換された電気信号を増幅する。第１選択トランジスタＭ１１のソースおよびドレインの一方は、第１増幅トランジスタＭ１０のソースおよびドレインの一方に接続される。第１選択トランジスタＭ１１は、第１増幅トランジスタＭ１０で増幅された信号を選択的に出力する。また、第１増幅トランジスタＭ１０と第１選択トランジスタＭ１１とは、フィードバック回路における帰還動作時に、カスコード接続を構成する。第１リセットトランジスタＭ１２のソースおよびドレインの一方は、読み出しノードＦＤ１に接続される。第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１をリセット（初期化）する。容量回路は、一端が読み出しノードＦＤ１に電気的に接続された第１容量素子Ｃｃ１および第１容量素子Ｃｃ１よりも大きい容量値を有する第２容量素子Ｃｓ１を備える。第１容量素子Ｃｃ１は、第２容量素子Ｃｓ１に直列に接続されている。第１帯域制御トランジスタＭ１３のソースおよびドレインの一方は、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との間の接続ノードＲＤ１に接続され、第１フィードバック回路の帯域制御を行う。
【０１７７】
第１信号処理回路はさらに、第１リセットトランジスタＭ１２をオフする時に発生する雑音を負帰還させて抑制させる第１の帰還経路を形成する第１フィードバック回路を有する。第１フィードバック回路は、第１増幅トランジスタＭ１０、第１選択トランジスタＭ１１、第１帯域制御トランジスタＭ１３および第１容量素子Ｃｃ１を介して負帰還を行う。
【０１７８】
第２撮像セル１ａ’は、高飽和セルとして機能する。第２撮像セル１ａ’は、光を電気信号に変換する第２光電変換部ＰＣ２と、第２光電変換部ＰＣ２に電気的に接続され、第２光電変換部ＰＣ２で生成された電気信号を読み出す第２信号処理回路Ｐ２とを有する。
【０１７９】
第２信号処理回路Ｐ２は、第２光電変換部ＰＣ２で生成した電気信号を検出する第２信号検出回路を含む。第２信号検出回路は、第２増幅トランジスタＭ２０と、第２選択トランジスタＭ２１と、第２リセットトランジスタＭ２２とを有する。第２増幅トランジスタＭ２０のゲートは、第２光電変換部ＰＣ２に接続されている。第２増幅トランジスタＭ２０は、第２光電変換部ＰＣ２で生成した電気信号を増幅する。第２選択トランジスタＭ２１ソースおよびドレインの一方は、第２増幅トランジスタＭ２０のソースおよびドレインの一方に接続される。第２選択トランジスタＭ２１は、第２増幅トランジスタＭ２０で増幅された信号を選択的に出力する。第２リセットトランジスタＭ２２は読み出しノードＦＤ２に接続され、第２光電変換部ＰＣ２に接続された読み出しノードＦＤ２をリセット（初期化）する。
【０１８０】
第１撮像セル１ａは、暗いシーンの撮像を担うので、低ノイズ特性を必要とするが、高飽和特性を特に必要としない。一方、第２撮像セル１ａ’は、明るいシーンの撮像を担うので、高飽和特性を必要とする。しかし、明るいシーンの撮像では、光の量が多く、ショットノイズで特性が決定されるので、第２撮像セル１ａ’は低ノイズ特性を特に必要としない。
【０１８１】
第１撮像セル１ａは、第１フィードバック回路を備えるので、第１リセットトランジスタＭ１２をオフする時に発生する雑音を大幅に抑制できる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。さらに、第１増幅トランジスタＭ１０のゲート幅を、第２増幅トランジスタＭ２０のゲート幅よりも大きくしてもよい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができる。その結果、第１撮像セル１ａの読み出しノイズを低減することができる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１２のゲート長を、第２リセットトランジスタＭ２２のゲート長よりも大きくしてもよい。これにより、第１撮像セル１ａのノイズ低減効果がさらに向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。
【０１８２】
図１８および図１９は、本実施の形態による単位画素１の他の回路構成例を示している。図１８に示すように、第２光電変換部ＰＣ２と基準電圧ＶＢＷとの間に電気的に接続された第５容量素子ＣＷを設けている。これにより、第２撮像セル１ａ’の高飽和特性を容量比分だけ向上させることができる。その結果、さらなるダイナミックレンジの拡大を図ることも可能である。また、第１リセットトランジスタＭ１２の接続方法を変えることで、リセット電圧の設定方法を変えることも可能である。その結果、リセット電圧への収束時間の短縮が図れる。
【０１８３】
本実施の形態によれば、無駄な画素のサイズの増加を抑制することができる。また、本実施の形態によれば、第１撮像セル１ａで低ノイズ高感度撮像を行うと同時に、第２撮像セル１ａ’で高飽和低感度撮像を行うことが可能な、小型の撮像装置を提供できる。また、本実施の形態によれば、明暗差が大きな被写体を、時間ずれなく、かつ、白飛びおよび黒潰れなく撮像できる。
【０１８４】
図１７に示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との接続ノードＲＤ１との間に接続されていることが望ましい。または、図１９に示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１帯域制御トランジスタＭ１３のソースおよびドレインのうち接続ノードＲＤ１と接続されていない方との間に接続されることが望ましい。このような構成によれば、リセット電圧Ｖｒｅｔ（＝ＶＲＳＴ）を別途設けなくてもよい。また、帰還をかけてリセット値近傍に収束させることができるので、ノイズキャンセルの高速化が図れる。
【０１８５】
本実施の形態による第１および第２撮像セル１ａ、１ａ’のさらなる他の回路構成例を説明する。
【０１８６】
図２０Ａから図２０Ｉは、第１および第２撮像セル１ａ、１ａ’のさらなる他の回路構成例を示している。図１７、図１８、図１９、図２０Ａ〜図２０Ｉに示される構成は、第３の実施の形態の図１１、図１２、図１３、図１４Ａから図１４Ｉに示される構成に対応する。これらの間では、第１撮像セル１ａにおけるノイズ抑制を行う第１フィードバック回路の構成と、第１フィードバック回路の動作とが異なっており、その他の構成および動作は共通している。
【０１８７】
以下、本実施の形態による第１撮像セル１ａの動作を説明する。
【０１８８】
（読み出しおよびノイズ抑制）
図１７に示される第１撮像セル１ａを用いた、ノイズ抑制およびデータの読み出し動作を具体例として説明する。
【０１８９】
第３の実施の形態においては、第１増幅トランジスタＭ１１のソースおよびドレインの一方が、第１帯域制御トランジスタＭ１３のソースおよびドレインの一方に接続されることで帰還が形成される。第４の実施の形態においては、第１選択トランジスタＭ１１のソースおよびドレインのうち第１増幅トランジスタに接続されていない方が、第１帯域制御トランジスタＭ１３のソースおよびドレインの一方に接続されることで帰還が形成される。換言すると、第３の実施の形態においては、読み出しノードＦＤ１、第１増幅トランジスタＭ１０、第１帯域制御トランジスタＭ１３、および第１容量素子Ｃｃ１を介して帰還が形成される。一方、第４の実施の形態においては、読み出しノードＦＤ１、第１増幅トランジスタＭ１０、第１選択トランジスタＭ１１、第１帯域制御トランジスタＭ１３、および第１容量素子Ｃｃ１を介して帰還が形成される。
【０１９０】
第３の実施の形態では、第１選択トランジスタＭ１１は、垂直信号線９との接続状態を切り替える機能のみを有する。一方、第４の実施の形態では、第１選択トランジスタＭ１１は、上記の機能に加えて、帰還経路の形成にも関与する。具体的には、ノイズ抑制時に、第１選択トランジスタＭ１１に入力されるバイアス制御信号ＶＢ３０は、ハイレベルとローレベルの中間の電位に設定される。このとき、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、電流源ＩＢ１１Ａとで、カスコード接続となる反転増幅器を構成する。これにより、反転増幅器の利得を大幅に向上させることが可能となる。その結果、利得が向上した分だけ、第１撮像セル１ａの低ノイズ化を実現できる。
【０１９１】
（第５の実施の形態）
図２１から図２４Ｉを参照しながら、第５の実施の形態による単位画素１の回路構成例を説明する。
【０１９２】
図２１は、本実施の形態による単位画素１の回路構成例を示している。単位画素１は、同一画素内に、第１撮像セル１ａと第２撮像セル１ａ’とを有する。第１撮像セル１ａは、低ノイズセルとして機能する。第１撮像セル１ａは、光を電気信号に変換する第１光電変換部ＰＣ１と、第１光電変換部ＰＣ１に電気的に接続され、第１光電変換部ＰＣ１で生成した電気信号を読み出す第１信号処理回路Ｐ１とを有する。
【０１９３】
第１信号処理回路Ｐ１は、第１光電変換部ＰＣ１で生成した電気信号を検出する第１信号検出回路を含む。第１信号検出回路は、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、第１リセットトランジスタＭ１２と、容量回路と、第１帯域制御トランジスタＭ１３とを有する。第１増幅トランジスタＭ１０のゲートは、第１光電変換部ＰＣ１に接続されている。第１増幅トランジスタＭ１０は、第１光電変換部ＰＣ１で生成した電気信号を増幅する。第１選択トランジスタＭ１１のソースおよびドレインの一方は、第１増幅トランジスタＭ１０のソースおよびドレインの一方に接続される。第１選択トランジスタＭ１１は、第１増幅トランジスタＭ１０で増幅された信号を選択的に出力する。第１リセットトランジスタＭ１２のソースおよびドレインの一方は、読み出しノードＦＤ１に接続されている。第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１をリセット（初期化）する。容量回路は、一端が読み出しノードＦＤ１に電気的に接続された第１容量素子Ｃｃ１および第１容量素子Ｃｃ１よりも大きい容量値を有する第２容量素子Ｃｓ１を備える。第１容量素子Ｃｃ１は、第２容量素子Ｃｓ１に直列に接続されている。第１帯域制御トランジスタＭ１３のソースおよびドレインの一方は、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との間の接続ノードＲＤ１に接続され、第１フィードバック回路の帯域制御を行う。
【０１９４】
第１信号処理回路はさらに、第１リセットトランジスタＭ１２をオフする時に発生する雑音を負帰還させて抑制させる第１の帰還経路を形成する第１フィードバック回路を有する。第１フィードバック回路は、第１帯域制御トランジスタＭ１３および第１容量素子Ｃｃ１を介して負帰還を行う。第１帯域制御トランジスタＭ１３のゲートを反転増幅器の入力端子とし、第１帯域制御トランジスタＭ１３のソースおよびドレインの一方を反転増幅器の出力端子として、負帰還が行われる。
【０１９５】
第２撮像セル１ａ’は、高飽和セルとして機能する。第２撮像セル１ａ’は、光を電気信号に変換する第２光電変換部ＰＣ２と、第２光電変換部ＰＣ２に電気的に接続され、第２光電変換部ＰＣ２で生成された電気信号を読み出す第２信号処理回路Ｐ２とを有する。
【０１９６】
第２信号処理回路Ｐ２は、第２光電変換部ＰＣ２で生成した電気信号を検出する第２信号検出回路を含む。第２信号検出回路は、第２増幅トランジスタＭ２０と、第２選択トランジスタＭ２１と、第２リセットトランジスタＭ２２とを有する。第２増幅トランジスタＭ２０のゲートは、第２光電変換部ＰＣ２に接続されている。第２増幅トランジスタＭ２０は、第２光電変換部ＰＣ２で生成された電気信号を増幅する。第２選択トランジスタＭ２１のソースおよびドレインの一方は、第２増幅トランジスタＭ２０のソースおよびドレインの一方に接続される。第２選択トランジスタＭ２１は、第２増幅トランジスタＭ２０で増幅された信号を選択的に出力する。第２リセットトランジスタＭ２２のソースおよびドレインの一方は、読み出しノードに接続されている。第２リセットトランジスタＭ２２は、第２光電変換部ＰＣ２に接続された読み出しノードをリセット（初期化）する。
【０１９７】
第１撮像セル１ａは、暗いシーンの撮像を担うので、低ノイズ特性を必要とするが、高飽和特性を特に必要としない。一方、第２撮像セル１ａ’は、明るいシーンの撮像を担うので、高飽和特性を必要とする。しかし、明るいシーンの撮像では、光の量が多く、ショットノイズで特性が決定されるので、第２撮像セル１ａ’は低ノイズ特性を特に必要としない。
【０１９８】
第１撮像セル１ａは、第１フィードバック回路を備えるので、第１リセットトランジスタＭ１２をオフする時に発生する雑音を大幅に抑制できる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。さらに、第１増幅トランジスタＭ１０のゲート幅を、第２増幅トランジスタＭ２０のゲート幅よりも大きくしてもよい。これにより、第１増幅トランジスタＭ１０のｇｍを大きく設定することができる。その結果、第１撮像セル１ａの読み出しノイズを低減することができる。一方、第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。また、第１リセットトランジスタＭ１２のゲート長を、第２リセットトランジスタＭ２２のゲート長よりも大きくしてもよい。これにより、第１撮像セル１ａのノイズ低減効果がさらに向上する。第２撮像セル１ａ’のノイズ特性は従来相当であっても問題とはならない。
【０１９９】
図２２および図２３は、本実施の形態による単位画素１の他の回路構成例を示している。図２２に示すように、第２光電変換部ＰＣ２と基準電圧ＶＢＷとの間に電気的に接続された第５容量素子ＣＷを設けている。これにより、第２撮像セル１ａ’の高飽和特性を容量比分だけ向上させることができる。その結果、さらなるダイナミックレンジの拡大を図ることも可能である。
【０２００】
本実施の形態によれば、無駄な画素のサイズの増加を抑制することができる。また、本実施の形態によれば、第１撮像セル１ａで低ノイズ高感度撮像を行うと同時に、第２撮像セル１ａ’で高飽和低感度撮像を行うことが可能な、小型の撮像装置を提供できる。また、本実施の形態によれば、明暗差が大きな被写体を、時間ずれなく、かつ、白飛びおよび黒潰れなく撮像できる。
【０２０１】
図２１に示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１容量素子Ｃｃ１と第２容量素子Ｃｓ１との間の接続ノードＲＤ１と、の間に接続されていることが望ましい。または、図２３に示されるように、第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１と、第１帯域制御トランジスタＭ１３のソースおよびドレインのうち接続ノードＲＤ１と接続されていない方との間に接続されることが望ましい。このような構成によれば、リセット電圧Ｖｒｅｔ（＝ＶＲＳＴ）を別途設けなくてもよい。また、帰還をかけてリセット値近傍に収束させることができるので、ノイズキャンセルの高速化が図れる。
【０２０２】
本実施の形態による第１および第２撮像セル１ａ、１ａ’のさらなる他の回路構成例を説明する。
【０２０３】
図２４Ａから図２４Ｉは、第１および第２撮像セル１ａ、１ａ’のさらなる他の回路構成例を示している。図２１、図２２、図２３、図２４Ａから図２４Ｉに示される構成は、第３の実施の形態の図１１、図１２、図１３、図１４Ａから図１４Ｉに示される構成に対応する。これらの間では、第１撮像セル１ａにおけるノイズ抑制を行う第１フィードバック回路の構成と、第１フィードバック回路の動作とが異なっており、その他の構成および動作は共通している。
【０２０４】
以下、本実施の形態による第１撮像セル１ａの動作を説明する。
【０２０５】
（読み出しおよびノイズ抑制動作）
図２１に示される第１撮像セル１ａを用いた、ノイズ抑制およびデータの読み出し動作を具体例として説明する。本構成において特筆すべき点は下記のとおりである。
【０２０６】
（Ａ）第１から第４の実施の形態とは異なり、第１帯域制御トランジスタＭ１３が増幅機能と帯域制御機能とを同一回路で担う。第１帯域制御トランジスタＭ１３のソースおよびドレインの一方を、第１帯域制御トランジスタＭ１３のゲートに接続して自己バイアスさせる。これにより、自らが帯域制御を行いながら、自らの増幅機能（＝−Ａ）で負帰還をかけてｋＴＣノイズを１／（１＋Ａ）1/2まで抑制する。
【０２０７】
（Ｂ）読み出し時間以外に、第１の選択制御信号Ｖｓｅｌ１をローレベルにして第１選択トランジスタＭ１１をオフして、第１撮像セル１ａを垂直信号線９から電気的に切り離した状態で、ノイズを抑制できる。このため、単位画素のサイズが大きい構成または単位画素数が多い構成のように、垂直信号線９の寄生成分が大きい場合であっても、その影響を受け難い。これは大きな利点である。
【０２０８】
（Ｃ）垂直信号線９から電気的に切り離した状態でノイズ抑制ができるので、フィードバック線が不要となり、面積的な利点が得られる。さらに、垂直信号線９に対するカップリング容量が発生し難い。
【０２０９】
（Ｄ）第１から第４の実施の形態では、第１の帯域制御信号Ｖｒｓｔ３を用いて第１帯域制御トランジスタＭ１３の帯域制御を行っていた。しかし、本実施の形態では、基準電圧ＶＢ５０を用いて第１帯域制御トランジスタＭ１３の帯域制御を行うことができる。
【０２１０】
第１から第５の実施の形態による第１撮像セル１ａおよび第２撮像セル１ａ’の各構造および各動作は、本出願人による未公開の特許出願である特願２０１５−２０７３８１号および特願２０１５−２０７３０３号により詳細に記載されている。これらの開示内容の全てを参考のために本願明細書に援用する。
【０２１１】
（第６の実施の形態）
図２５から図２６Ｉを参照しながら、第６の実施の形態による単位画素１の回路構成例を説明する。
【０２１２】
図２５は、本実施の形態による単位画素１の回路構成例を示している。単位画素１は、同一画素内に、第１撮像セル１ａと第２撮像セル１ａ’とを有する。第１撮像セル１ａは、低ノイズセルとして機能する。第１撮像セル１ａは、光を電気信号に変換する第１光電変換部ＰＣ１と、第１光電変換部ＰＣ１に電気的に接続され、第１光電変換部ＰＣ１で生成した電気信号を読み出す第１信号処理回路Ｐ１とを有する。
【０２１３】
第１信号処理回路Ｐ１は、第１光電変換部ＰＣ１で生成した電気信号を検出する第１信号検出回路を含む。第１信号検出回路は、第１増幅トランジスタＭ１０と、第１選択トランジスタＭ１１と、第１リセットトランジスタＭ１２とを有する。第１増幅トランジスタＭ１０のゲートは、第１光電変換部ＰＣ１に接続されている。第１増幅トランジスタＭ１０は、第１光電変換部ＰＣ１で生成した電気信号を増幅する。第１選択トランジスタＭ１１のソースおよびドレインの一方は、第１増幅トランジスタＭ１０のソースおよびドレインの一方に接続されている。第１選択トランジスタＭ１１は、第１増幅トランジスタＭ１０で増幅された信号を選択的に出力する。第１リセットトランジスタＭ１２のソースおよびドレインの一方は読み出しノードＦＤ１に接続される。第１リセットトランジスタＭ１２は、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１をリセット（初期化）する。
【０２１４】
第２撮像セル１ａ’は、高飽和セルとして機能する。第２撮像セル１ａ’は、光を電気信号に変換する第２光電変換部ＰＣ２と、第２光電変換部ＰＣ２に電気的に接続され、第２光電変換部ＰＣ２で生成した電気信号を読み出す第２信号処理回路Ｐ２とを有する。
【０２１５】
本実施の形態による第２信号処理回路Ｐ２は、他の実施の形態とは異なり、第３リセットトランジスタＭ２４および第５容量素子ＣＷのみを備える。第２光電変換部ＰＣ２で生成した電気信号は、第１増幅トランジスタＭ１０から読み出される。
【０２１６】
第１撮像セル１ａは、暗いシーンの撮像を担うので、低ノイズ特性を必要とするが、高飽和特性を特に必要としない。一方、第２撮像セル１ａ’は、明るいシーンの撮像を担うので、高飽和特性を必要とする。しかし、明るいシーンの撮像では、光の量が多く、ショットノイズで特性が決定されるので、第２撮像セル１ａ’は低ノイズ特性を特に必要としない。そのため、本実施の形態においては、第３リセットトランジスタＭ２４のｋＴＣノイズ分の増加は問題ないとみなして、単位画素１の小型化を図っている。
【０２１７】
図２６Ａから図２６Ｉは、本実施の形態による単位画素１の回路構成の様々なバリエーションを示している。図示されるように、図２５に示される構成を基礎として、第１から第５の実施の形態で説明した構成を適用してもよい。例えば、低ノイズセルとして機能する第１撮像セル１ａが、反転増幅器ＦＢＡＭＰ１、第１帯域制御トランジスタＭ１３、および容量回路を備えていてもよい。いずれのバリエーションによっても、第２撮像セル１ａ’が高飽和低感度撮像を行うことが可能な、小型の撮像装置を提供できる。
【０２１８】
次に、本実施の形態による第１撮像セル１ａおよび第２撮像セル１ａ’の動作について説明する。
【０２１９】
（小型化を実現するための読み出し駆動）
本実施の形態では、第１撮像セル１ａは増幅トランジスタおよび選択トランジスタを備えているが、第２撮像セル１ａ’はそれらを備えていない。本実施形態は、この点で他の実施形態と異なる。図２７を参照しながら、例えば図２６Ｂに示される構成を備える単位画素１の駆動例を詳細に説明する。
【０２２０】
図２７は、第１帯域制御トランジスタＭ１３がある場合の駆動のタイミングの例を示す。
【０２２１】
まず、信号蓄積（電荷蓄積）前のリセット時（電子シャッター）において、第１リセットトランジスタＭ１２と、第１帯域制御トランジスタＭ１３と、第３リセットトランジスタＭ２４とを全てオンにし、第１撮像セル１ａの第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１をリセットする。これと同時に、第２撮像セル１ａ’の第２光電変換部ＰＣ２に接続された読み出しノードＦＤ２をリセットする。
【０２２２】
次に、第１リセットトランジスタＭ１２と、第１帯域制御トランジスタＭ１３とをオフする前に、第３リセットトランジスタＭ２４をオフして第２撮像セル１ａ‘を切り離す。このとき、第２光電変換部ＰＣ２に接続された読み出しノードＦＤ２には、第３リセットトランジスタＭ２４のｋＴＣノイズが重畳される。ただし、第２撮像セル１ａ’が対応する光量においてはショットノイズが支配的であるので、ｋＴＣノイズをそのまま残留させる。その後、第１リセットトランジスタＭ１２、第１帯域制御トランジスタＭ１３を順次オフする。
【０２２３】
第１撮像セル１ａにおいては、ノイズ特性が重要であるので、第１フィードバック回路を用いて、第１リセットトランジスタＭ１２、第１帯域制御トランジスタＭ１３のｋＴＣノイズをキャンセルする。このノイズ抑制動作は第３の実施の形態による第１撮像セル１ａの動作と同様である。
【０２２４】
信号蓄積の後で、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１の信号値を読み出す。このとき、第１撮像セル１ａからの読み出しは信号のみが読みだされる。その後再度、第１リセットトランジスタＭ１２および第１帯域制御トランジスタＭ１３を両方オンして、第１撮像セル１ａにおいて、第１光電変換部ＰＣ１に接続された読み出しノードＦＤ１をリセットする。その後、第１撮像セル１ａ用の基準値を読み出す。
【０２２５】
次に、第３リセットトランジスタＭ２４をオンし、第１光電変換部ＰＣ１と第２光電変換部ＰＣ２との合成ノードから信号値を読み出す。第２撮像セル１ａ’からの読み出した信号には第４のリセットトランジスタＭ２４のｋＴＣノイズが含まれている。その後再度、第１リセットトランジスタＭ１２および第１帯域制御トランジスタＭ１３を両方ＯＮにして、第２撮像セル１ａ’において第１光電変換部ＰＣ１と第２光電変換部ＰＣ２との合成ノードからの読み出しノードをリセットし、その後基準値を読み出す。第２撮像セル１ａ’の信号値は、第３リセットトランジスタＭ２４をオンすることで、第１光電変換部ＰＣ１と第２光電変換部ＰＣ２の両方のノードが接続されるので、両方のノードに蓄積された値として換算する必要がある。
【０２２６】
図２８は、第１帯域制御トランジスタＭ１３がない場合の駆動のタイミング例を示す。他のトランジスタの動作は図２７と同等となる。図２７および図２８に、本実施の形態のよる単位画素１を駆動するタイミング例を示したが、上述したノイズ抑制および読み出しができる駆動方法であれば、駆動タイミングはこれらに限定されない。
【０２２７】
（第７の実施の形態）
図２９を参照して、本実施の形態によるカメラシステム２０４を説明する。
【０２２８】
図２９は、本実施の形態によるカメラシステム２０４のシステム構成を示している。カメラシステム２０４は、レンズ光学系２０１と、撮像装置２００と、システムコントローラ２０３と、カメラ信号処理部２０２とを備えている。
【０２２９】
レンズ光学系２０１は、例えば、オートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系２０１は、撮像装置２００の撮像面に光を集光する。撮像装置２００として、上述した第１から第６の実施形態およびそれらの変形例による撮像装置１００を広く用いることができる。
【０２３０】
システムコントローラ２０３は、カメラシステム２０４全体を制御する。システムコントローラ２０３は、例えばマイクロコンピュータによって実現され得る。
【０２３１】
カメラ信号処理部２０２は、撮像装置２００からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部２０２は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部２０２は、例えばＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
【０２３２】
本実施形態によるカメラシステムによれば、第１から第６の実施形態による撮像装置１００を利用することによって、読出時のリセットノイズ（ｋＴＣノイズ）を適切に抑制することができる。その結果、電荷を正確に読み出すことができ、良好な画像を取得できる。
【産業上の利用可能性】
【０２３３】
本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステム及びセンサシステムへの利用が可能である。
【符号の説明】
【０２３４】
１  単位画素
１ａ，１ａ’  撮像セル
２，２’  垂直走査回路
３，３’  水平走査回路
４，４’  列ＡＤ変換回路
５，５’  電流源
６，６’  リセット信号線
７，７’  アドレス信号線
８，８’  電源配線
９，９’  垂直信号線
１０，１０’  フィードバック信号線
１００  撮像装置
ＰＣ１，  ＰＣ２  光電変換部
Ｍ１０，Ｍ２０  増幅トランジスタ
Ｍ１１，Ｍ２１  選択トランジスタ
Ｍ２４  リセットトランジスタ
Ｃｃ１  第１の容量
Ｃｓ１  第２の容量
Ｃｃ２  第３の容量
Ｃｓ２  第４の容量
ＣＷ  第５の容量
ＦＢＡＭＰ１，ＦＢＡＭＰ２  反転増幅器
Ｖｒｅｆ１，Ｖｒｅｆ２  反転増幅器の基準電圧
Ｖｒｅｔ１，Ｖｒｅｔ２    基準電圧
Ｖｒｓ１，Ｖｒｓ２  リセット制御信号
Ｖｒｓ３，Ｖｒｓ４  帯域制御信号
Ｖｒｓ４  リセット制御信号
Ｖｓｅｌ１，Ｖｓｅｌ２  選択制御信号
ＶＢ１，ＶＢ２  基準電圧
ＶＢＷ  容量信号
ＶＢ３０，ＶＢ４０  選択制御かつバイアス制御信号
ＶＢ５０，ＶＢ６０  帯域制御信号
ＶＢ１０，ＶＢ２０  制御電圧
ＩＢ１１，ＩＢ２１  制御電流
ＦＤ１，ＦＤ２  電荷蓄積ノード
ＲＤ１，ＲＤ２  帯域制御トランジスタと容量の接続ノード
２００  撮像装置
２０１  レンズ／光学系
２０２  カメラ信号処理部
２０３  システムコントローラ
【図１】
0006782431.tif 000003
【図２】
0006782431.tif 000004
【図３】
0006782431.tif 000005
【図４】
0006782431.tif 000006
【図５】
0006782431.tif 000007
【図６Ａ】
0006782431.tif 000008
【図６Ｂ】
0006782431.tif 000009
【図７】
0006782431.tif 000010
【図８】
0006782431.tif 000011
【図９Ａ】
0006782431.tif 000012
【図９Ｂ】
0006782431.tif 000013
【図９Ｃ】
0006782431.tif 000014
【図９Ｄ】
0006782431.tif 000015
【図９Ｅ】
0006782431.tif 000016
【図９Ｆ】
0006782431.tif 000017
【図９Ｇ】
0006782431.tif 000018
【図９Ｈ】
0006782431.tif 000019
【図９Ｉ】
0006782431.tif 000020
【図９Ｊ】
0006782431.tif 000021
【図９Ｋ】
0006782431.tif 000022
【図９Ｌ】
0006782431.tif 000023
【図９Ｍ】
0006782431.tif 000024
【図９Ｎ】
0006782431.tif 000025
【図１０】
0006782431.tif 000026
【図１１】
0006782431.tif 000027
【図１２】
0006782431.tif 000028
【図１３】
0006782431.tif 000029
【図１４Ａ】
0006782431.tif 000030
【図１４Ｂ】
0006782431.tif 000031
【図１４Ｃ】
0006782431.tif 000032
【図１４Ｄ】
0006782431.tif 000033
【図１４Ｅ】
0006782431.tif 000034
【図１４Ｆ】
0006782431.tif 000035
【図１４Ｇ】
0006782431.tif 000036
【図１４Ｈ】
0006782431.tif 000037
【図１４Ｉ】
0006782431.tif 000038
【図１５】
0006782431.tif 000039
【図１６】
0006782431.tif 000040
【図１７】
0006782431.tif 000041
【図１８】
0006782431.tif 000042
【図１９】
0006782431.tif 000043
【図２０Ａ】
0006782431.tif 000044
【図２０Ｂ】
0006782431.tif 000045
【図２０Ｃ】
0006782431.tif 000046
【図２０Ｄ】
0006782431.tif 000047
【図２０Ｅ】
0006782431.tif 000048
【図２０Ｆ】
0006782431.tif 000049
【図２０Ｇ】
0006782431.tif 000050
【図２０Ｈ】
0006782431.tif 000051
【図２０Ｉ】
0006782431.tif 000052
【図２１】
0006782431.tif 000053
【図２２】
0006782431.tif 000054
【図２３】
0006782431.tif 000055
【図２４Ａ】
0006782431.tif 000056
【図２４Ｂ】
0006782431.tif 000057
【図２４Ｃ】
0006782431.tif 000058
【図２４Ｄ】
0006782431.tif 000059
【図２４Ｅ】
0006782431.tif 000060
【図２４Ｆ】
0006782431.tif 000061
【図２４Ｇ】
0006782431.tif 000062
【図２４Ｈ】
0006782431.tif 000063
【図２４Ｉ】
0006782431.tif 000064
【図２５】
0006782431.tif 000065
【図２６Ａ】
0006782431.tif 000066
【図２６Ｂ】
0006782431.tif 000067
【図２６Ｃ】
0006782431.tif 000068
【図２６Ｄ】
0006782431.tif 000069
【図２６Ｅ】
0006782431.tif 000070
【図２６Ｆ】
0006782431.tif 000071
【図２６Ｇ】
0006782431.tif 000072
【図２６Ｈ】
0006782431.tif 000073
【図２６Ｉ】
0006782431.tif 000074
【図２７】
0006782431.tif 000075
【図２８】
0006782431.tif 000076
【図２９】
0006782431.tif 000077