(57)【特許請求の範囲】
【請求項１】
メモリに対する書き込み要求を出力し、
前記書き込み要求が許可されたことに応じて画像データを前記メモリへ書き込み、
１つの第１のブロックの書き込み動作が完了する毎に第１のイベントを発行する、
書き込み手段と、
前記書き込み手段によって前記メモリに書き込まれた画像データの読み出し要求を出力し、
前記読み出し要求が許可されたことに応じて前記メモリから前記画像データを読み出し、
１フレームの画像データが前記書き込み手段により前記メモリに書き込まれている間に、前記メモリに書き込まれた前記１フレームの画像データの読み出し要求を出力し、
１つの第２のブロックの読み出し動作が完了する毎に第２のイベントを発行する、
読み出し手段と、
前記書き込み要求及び前記読み出し要求をそれぞれ許可するか否かを制御する制御手段と
を有し、
前記書き込み手段により前記メモリに書き込まれる画像データの１フレームに複数の前記第１のブロックが含まれ、
前記読み出し手段により前記メモリから読み出される画像データの１フレームに、前記第２のブロックが含まれ、
前記制御手段は、
前記第１のイベントに応じて前記１フレームに含まれる前記第２のブロックの水平方向の数に基づく第１の値だけカウント値を増加させる処理を行い、
前記第２のイベントに応じて前記１フレームに含まれる前記第１のブロックの水平方向の数に基づく第２の値だけカウント値を低減させる処理を行い、
前記カウント値が第１閾値より大きい場合に前記書き込み要求を許可せず、
前記カウント値が前記第１閾値より小さい第２閾値より小さい場合に前記読み出し要求を許可しない、
ことを特徴とするメモリ制御装置。
【請求項２】
前記制御手段は、
前記カウント値と前記第１閾値とを比較する第１の比較部と、
前記カウント値と前記第２閾値とを比較する第２の比較部と、
前記第１の比較部による比較結果に応じて前記書き込み手段からの書き込み要求をマスクするか否かを制御する第１のマスク部と、
前記第２の比較部による比較結果に応じて前記読み出し手段からの読み出し要求をマスクするか否かを制御する第２のマスク部と
を有する
ことを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記書き込み手段は、書き込みアドレスが前記第１のブロックの最終アドレスに達したことに応じて前記第１のイベントを発行し、
前記読み出し手段は、読み出しアドレスが前記第２のブロックの最終アドレスに達したことに応じて前記第２のイベントを発行する
ことを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項４】
前記制御手段は、前記読み出し手段により１フレームの前記画像データの読み出しが完了したことに応じて、前記カウント値を初期値に設定することを特徴とする請求項１から３のいずれか１項に記載のメモリ制御装置。
【請求項５】
前記第１のブロックと前記第２のブロックはそれぞれ１フレームの画像データを分割することにより決定され、
前記初期値は、前記第１のブロックと前記第２のブロックとの分割の態様に応じて設定されることを特徴とする請求項４に記載のメモリ制御装置。
【請求項６】
前記書き込み手段は、１フレームの複数の前記第１のブロックを、第１の所定の順序で前記メモリに書き込み、
前記読み出し手段は、１フレームの複数の前記第２のブロックを、前記第１の所定の順序に応じた第２の所定の順序で前記メモリから読み出す
ことを特徴とする請求項１乃至５のいずれか１項に記載のメモリ制御装置。
【請求項７】
前記第１のブロックのサイズと前記第２のブロックのサイズとが異なることを特徴とする請求項１から６のいずれか１項に記載のメモリ制御装置。
【請求項８】
前記第１のブロックと前記第２のブロックはそれぞれ、最小のアクセス単位、複数の前記最小のアクセス単位を含む行、１フレームを水平方向及び垂直方向に分割することにより決定される分割ブロック、水平方向に隣接する複数の前記分割ブロックを含むブロック行、及び、１フレーム、の何れかであることを特徴とする請求項１から７のいずれか１項に記載のメモリ制御装置。
【請求項９】
前記第２閾値は、前記１フレームに含まれる前記第１のブロックの垂直方向の数と前記１フレームに含まれる前記第２のブロックの垂直方向の数との差、前記１フレームに含まれる前記第２のブロックの水平方向の数、および前記１フレームに含まれる前記第１のブロックの水平方向の数を、乗算して得られた値であり、
前記第１閾値は、前記第２閾値よりも前記第１のブロックの水平方向の分割数、および前記第２のブロックの水平方向の分割数を加算した値に対応する量だけ大きい値である、
ことを特徴とする請求項１から８のいずれか１項に記載のメモリ制御装置。
【請求項１０】
メモリに対する書き込み要求を出力し、前記書き込み要求が許可されたことに応じて画像データを前記メモリに書き込み、１つの第１のブロックの書き込み動作が完了する毎に第１のイベントを発行するステップと、
前記メモリに書き込まれた画像データの読み出し要求を出力し、前記読み出し要求が許可されたことに応じて前記メモリから前記画像データを読み出し、１フレームの画像データが前記メモリに書き込まれている間に、前記メモリに書き込まれた前記１フレームの画像データの読み出し要求を出力し、１つの第２のブロックの書き込み動作が完了する毎に第２のイベントを発行するステップと、
前記書き込み要求と前記読み出し要求をそれぞれ許可するか否かを制御するステップと、
を有し、
前記メモリに書き込まれる画像データの１フレームには複数の前記第１のブロックが含まれ、
前記メモリから読み出される画像データの１フレームには、前記第２のブロックが含まれ、
前記制御するステップは、
前記第１のイベントに応じて前記１フレームに含まれる前記第２のブロックの水平方向の数に基づく第１の値だけカウント値を増加させる処理を行うステップと、
前記第２のイベントに応じて前記１フレームに含まれる前記第１のブロックの水平方向の数に基づく第２の値だけカウント値を低減させる処理を行うステップと、
前記カウント値が第１閾値より大きい場合に前記書き込み要求を許可しないステップと、
前記カウント値が前記第１閾値より小さい第２閾値より小さい場合に前記読み出し要求を許可しないステップと、
を含むことを特徴とするメモ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置及びメモリ制御方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラ等に用いられる撮像素子の画素数は、数千万画素にまでなっている。撮像素子の画素数の増加に伴い、撮像素子によって取得される画像データのメモリへの書き込みや読み出しに要する時間も長くなる。メモリへの書き込みや読み出しに要する時間を短縮させるために、例えば、撮像素子からの画像データをメモリに書き込んだ直後に、その画像データをメモリから読み出して画像処理等を行うことが提案されている。この場合、読み出しアドレスが書き込み中のアドレスを追い越さないような制御が行われる。また、画像データを分割して処理する場合においても、読み出しアドレスが書き込み中のアドレスを追い越さないように制御する技術が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１７１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術においては、メモリに対する書き込みのブロックと読み出しのブロックのサイズや数が異なる場合に、メモリに対する追いかけ制御を的確に行い得ない場合もあった。
【０００５】
本発明の目的は、メモリに対する追いかけ制御を的確に行い得るメモリ制御装置及びメモリ制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の一観点によれば、メモリに対する書き込み要求を出力し、前記書き込み要求が許可されたことに応じて画像データを前記メモリへ書き込み、１つの第１のブロックの書き込み動作が完了する毎に第１のイベントを発行する、書き込み手段と、前記書き込み手段によって前記メモリに書き込まれた画像データの読み出し要求を出力し、前記読み出し要求が許可されたことに応じて前記メモリから前記画像データを読み出し、１フレームの画像データが前記書き込み手段により前記メモリに書き込まれている間に、前記メモリに書き込まれた前記１フレームの画像データの読み出し要求を出力し、１つの第２のブロックの読み出し動作が完了する毎に第２のイベントを発行する、読み出し手段と、前記書き込み要求及び前記読み出し要求をそれぞれ許可するか否かを制御する制御手段とを有し、前記書き込み手段により前記メモリに書き込まれる画像データの１フレームに複数の前記第１のブロックが含まれ、前記読み出し手段により前記メモリから読み出される画像データの１フレームに、前記第２のブロックが含まれ、前記制御手段は、前記第１のイベントに応じて前記１フレームに含まれる前記第２のブロックの水平方向の数に基づく第１の値だけカウント値を増加させる処理を行い、前記第２のイベントに応じて前記１フレームに含まれる前記第１のブロックの水平方向の数に基づく第２の値だけカウント値を低減させる処理を行い、前記カウント値が第１閾値より大きい場合に前記書き込み要求を許可せず、前記カウント値が前記第１閾値より小さい第２閾値より小さい場合に前記読み出し要求を許可しないことを特徴とするメモリ制御装置が提供される。
【発明の効果】
【０００７】
本発明によれば、メモリに対する追いかけ制御を的確に行い得るメモリ制御装置及びメモリ制御方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態によるメモリ制御装置を含む撮像装置の構成を示すブロック図である。
【図２】第１実施形態によるメモリ制御装置の構成を示すブロック図である。
【図３】書き込みアクセスや読み出しアクセスにおける走査の順序を概念的に示す図である。
【図４−１】各イベントを示す図である。
【図４−２】各イベントを示す図である。
【図５】メモリアクセス制御部の構成を示す図である。
【図６−１】ブロック分割の例を概念的に示す図である。
【図６−２】ブロック分割の例を概念的に示す図である。
【図６−３】ブロック分割の例を概念的に示す図である。
【図７−１】メモリアクセス制御部の内部の状態を示すタイムチャートである。
【図７−２】メモリアクセス制御部の内部の状態を示すタイムチャートである。
【図７−３】メモリアクセス制御部の内部の状態を示すタイムチャートである。
【図８−１】ブロック分割の例を概念的に示す図である。
【図８−２】ブロック分割の例を概念的に示す図である。
【図９】メモリアクセス制御部の内部の状態を示すタイムチャートである。
【図１０】メモリアクセス制御部の内部の状態を示すタイムチャートである。
【図１１】ブロック分割とフレームの例を概念的に示す図である。
【図１２】書き込み処理及び読み出し処理を示すタイムチャートである。
【発明を実施するための形態】
【０００９】
以下に、本発明の好ましい実施形態を、添付の図面に基づいて詳細に説明する。なお、本発明は以下の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、以下で説明する図面において、同じ機能を有するものは同一の符号を付し、その説明を省略又は簡潔にすることもある。
【００１０】
［第１実施形態］
本発明の第１実施形態によるメモリ制御装置及びメモリ制御方法について図面を用いて説明する。
本実施形態によるメモリ制御装置は、例えば撮像装置に組み込まれているが、これに限定されるものではない。図１は、本実施形態によるメモリ制御装置を含む撮像装置１００の構成を示すブロック図である。撮像部１０１は、不図示の光学レンズ、絞り等を通過した光学像を電気信号に変換することによって、画像（画像データ、画像信号）を生成する。本実施形態では、撮像部１０１は、１フレームが水平１９２０画素×垂直１０８０画素、６０フレーム枚秒（ｆｐｓ）の動画データを出力する。評価値取得部１０２は、撮像部１０１によって取得された画像について、領域毎のヒストグラムや積算値を求める。評価値取得部１０２によって取得された評価値は、撮像装置（カメラ）１００における露出制御やホワイトバランス制御等に用いられる。信号処理部１０３は、撮像部１０１によって取得された画像に対して、ノイズ除去処理、ガンマ補正処理、補間処理、マトリクス変換処理等の各種画像処理を施す。変倍処理部１０４は、信号処理部１０３によって処理が施された画像（画像データ）の解像度（画素数）を、表示用の解像度や記録用の解像度に変換する処理、即ち、変倍処理を行う。圧縮処理部１０５は、画像データを記録用のデータに圧縮する処理、即ち、圧縮処理を行う。表示部（表示手段、モニタ）１０６としては、例えば液晶パネル等が用いられる。表示制御部１０７は、表示用の画像データを表示部１０６に表示するための制御を行う。記録媒体１０８は、圧縮された画像データ等を格納するためのものであり、例えばメモリカード等である。記録媒体制御部１０９は、記録媒体１０８へのデータの書き込みや読み出しの制御を行う。
【００１１】
メモリ制御部１１０、即ち、本実施形態によるメモリ制御装置は、撮像部１０１、評価値取得部１０２、信号処理部１０３、変倍処理部１０４、圧縮処理部１０５、表示制御部１０７、又は、記録媒体制御部１０９との間でデータを入出力する。メモリ制御部１１０は、これらのデータのメモリ１１１への書き込みや読み出しの制御を行う。メモリ１１１は、撮像部１０１によって取得された画像や、表示用の画像等を一時的に格納する記憶手段であり、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等である。前述のように、評価値取得部１０２は、１フレームを複数の領域に分け、領域毎に評価値を取得する。また、信号処理部１０３、変倍処理部１０４は、水平、垂直方向にそれぞれ複数の画素に対してフィルタ処理を行うため、垂直方向の複数ラインの画像を記憶するためのメモリを持つ。メモリの容量を少なくするため、信号処理部１０３は、１画面の水平１ラインを複数の領域に分割し、更に、垂直方向にも複数の領域に分割して処理を行う。このように、評価値取得部１０２、或いは、信号処理部１０３はそれぞれ、１フレームを複数の領域（ブロック）に分割し、ブロックを単位としてメモリ１１１にアクセスすることになる。そのため、本実施形態では、１フレームを複数のブロックに分割し、ブロックを単位としてメモリ１１１に対するデータの書き込み、読み出しを制御する。更に、本実施形態では、処理による遅延を少なくするため、ブロックを単位として、データの書き込みが完了したブロックのデータを読み出す、追いかけ制御を行う。
【００１２】
図２は、本実施形態によるメモリ制御装置の構成を示すブロック図である。書き込み制御部（アクセス手段）２０１は、メモリ１１１への書き込みアクセスに関する制御を行うものである。書き込み制御部２０１は、複数の分割ブロックへの書き込み処理を所定の順序で行う。書き込み制御部２０１は、画像データ等の書き込みデータＷＤＡＴＡを信号処理部１０３や変倍処理部１０４等から受け取ると、書き込みアクセスのリクエストを行うための書き込みリクエスト信号ＷＲＥＱを、メモリアクセス制御部２０２に対して出力する。書き込み制御部２０１は、分割ブロック毎の書き込み処理に対応し得るものであり、書き込み処理用の分割ブロックのサイズや、書き込み処理用の分割ブロックに対応するメモリアドレスの管理を行い得る。なお、分割ブロックについては、後に詳述することとする。書き込み制御部２０１は、所定のブロックの分の書き込み処理がメモリ１１１に対して完了する毎に、各種のイベントＷ＊ＥＮＤをメモリアクセス制御部２０２に出力する。なお、これらのイベントＷ＊ＥＮＤについては、後に詳述することとする。メモリＩＦ（Ｍｅｍｏｒｙ  Ｉｎｔｅｒｆａｃｅ）２０４は、書き込みリクエスト信号ＷＲＥＱに対する受付信号ＷＡＣＫを書き込み制御部２０１に出力する。書き込み制御部２０１は、書き込みアドレスＷＡＤＲＳや書き込みデータＷＤＡＴＡをメモリＩＦ２０４に出力する。書き込み制御部２０１は、書き込み処理が完了した際、具体的には、例えば１フレーム分の書き込み処理が完了した際に、書き込み処理完了信号ＷＦＩＮをＨｉｇｈレベルにする。なお、ここでは、１フレーム分の書き込み処理が完了した際に書き込み処理完了信号ＷＦＩＮをＨｉｇｈレベルにする場合を例に説明するが、これに限定されるものではない。例えば、複数フレーム分の書き込み処理が完了した際に、書き込み処理完了信号ＷＦＩＮをＨｉｇｈレベルにするようにしてもよい。
【００１３】
読み出し制御部（アクセス手段）２０３は、読み出しアクセスに関する制御を行うものである。読み出し制御部２０３は、複数の分割ブロックからの読み出し処理を所定の順序で行う。読み出し制御部２０３内に設けられた不図示の画像バッファ（バッファメモリ）に空き容量が存在しており、かつ、読み出し処理が完了していない場合には、読み出し制御部２０３は、以下のような処理を行う。即ち、読み出し制御部２０３は、読み出しアクセスのリクエストを行うための読み出しリクエスト信号ＲＲＥＱを、メモリアクセス制御部２０２に対して出力する。読み出し制御部２０３は、分割ブロック毎の読み出し処理に対応し得るものであり、読み出し処理用の分割ブロックのサイズや、読み出し処理用の分割ブロックに対応するメモリアドレスの管理を行い得る。読み出し制御部２０３は、所定のブロックの読み出し処理がメモリ１１１に対して完了する毎に、メモリアクセス制御部２０２に対して各種のイベントＲ＊ＥＮＤを出力する。なお、これらのイベントＲ＊ＥＮＤについては、後に詳述することとする。メモリＩＦ２０４は、読み出しリクエスト信号ＲＲＥＱに対する受付信号ＲＡＣＫを読み出し制御部２０３に出力する。読み出し制御部２０３は、読み出しアドレスＲＡＤＲＳをメモリＩＦ２０４に出力する。メモリＩＦ２０４は、読み出しデータＲＤＡＴＡを読み出し制御部２０３に出力する。読み出し制御部２０３は、読み出した画像データ等の読み出しデータＲＤＡＴＡを、信号処理部１０３や変倍処理部１０４等に出力する。読み出し制御部２０３は、読み出し処理が完了した際、具体的には、例えば１フレーム分の読み出し処理が完了した際に、読み出し処理完了信号ＲＦＩＮをＨｉｇｈレベルにする。なお、ここでは、１フレーム分の読み出し処理が完了した際に読み出し処理完了信号ＲＦＩＮをＨｉｇｈレベルにする場合を例に説明するが、これに限定されるものではない。例えば、複数フレーム分の読み出し処理が完了した際に、読み出し処理完了信号ＲＦＩＮをＨｉｇｈレベルにするようにしてもよい。
【００１４】
メモリアクセス制御部（メモリアクセス制御手段）２０２は、分割ブロックへのデータの書き込みが完了し次第、当該分割ブロックからのデータ読み出しを行う制御である追いかけ制御を行う。上述したように、書き込み制御部２０１からメモリアクセス制御部２０２へは、書き込みリクエスト信号ＷＲＥＱと、イベント（走査イベント）Ｗ＊ＥＮＤと、書き込み処理完了信号ＷＦＩＮとが入力されるようになっている。また、読み出し制御部２０３からメモリアクセス制御部２０２へは、読み出しリクエスト信号ＲＲＥＱと、イベント（走査イベント）Ｒ＊ＥＮＤと、読み出し処理完了信号ＲＦＩＮとが入力されるようになっている。メモリアクセス制御部２０２は、これらの入力に基づいて、追いかけ制御を行う。即ち、データの書き込みが完了していないメモリアドレスからの読み出しが行われないように、メモリアクセス制御部２０２は、読み出しリクエスト信号ＭＲＲＥＱを適宜マスクする。また、データの読み出しが可能なメモリアドレスからの読み出しが完了した後に、データの書き込みの処理に移行するように、メモリアクセス制御部２０２は、メモリＩＦ２０４に対して出力する書き込みリクエスト信号ＭＷＲＥＱを適宜マスクする。メモリアクセス制御部２０２は、これら書き込みリクエスト信号ＭＷＲＥＱや読み出しリクエスト信号ＭＲＲＥＱを適宜マスクすることによって、追いかけ制御を的確に行う。なお、追いかけ制御については、後に詳述することとする。メモリＩＦ２０４は、メモリアクセス制御部２０２からの書き込みリクエスト信号ＭＷＲＥＱや読み出しリクエスト信号ＭＲＲＥＱに従って、メモリ１１１への書き込みアクセスや読み出しアクセスを行う。
【００１５】
図３は、書き込みアクセスや読み出しアクセスにおける走査の順序を概念的に示す図である。図３は、画像に対応する仮想的なアドレス空間（アドレス領域）を概念的に示している。図３に示すように、１フレーム分のアドレス領域を複数に分割することによって分割ブロック３０１ａ〜３０１ｉが画定されている。ここでは、１フレーム分のアドレス領域を水平方向及び垂直方向にそれぞれ３分割し、分割によって画定された矩形の分割ブロック３０１ａ〜３０１ｉを書き込み処理や読み出し処理の単位として追いかけ制御を行う場合を例に説明する。なお、本明細書においては、個々の分割ブロックについて説明する際には、符号３０１ａ〜３０１ｉを用い、分割ブロック一般について説明する際には、符号３０１を用いることとする。１フレーム分の画像の水平方向におけるサイズ（画素数）は３Ｘであり、１フレーム分の画像の垂直方向における画素数は３Ｙである。分割ブロック３０１は、１フレーム分の画像を水平方向及び垂直方向にそれぞれ３分割したものであるため、分割ブロック３０１の水平方向における画素数はＸであり、分割ブロック３０１の垂直方向における画素数はＹである。図３における左側から右側に向かう方向はＸ方向であり、図３における上側から下側に向かう方向はＹ方向とする。図３における矢印は、書き込みアクセスや読み出しアクセスにおける走査方向を示している。図３における破線は、走査座標のジャンプを示している。
【００１６】
上述したように、本実施形態では、分割ブロック３０１を書き込み処理や読み出し処理における単位として追いかけ制御が行われる。具体的には、例えば、図３の左上に位置する分割ブロック３０１ａに対してアクセスが行われる。分割ブロック３０１ａに対してのアクセスが完了した後には、分割ブロック３０１ａの右側に位置する分割ブロック３０１ｂに対してのアクセスが行われる。分割ブロック３０１ｂに対してのアクセスが完了した後には、分割ブロック３０１ｂの右側に位置する分割ブロック３０１ｃに対してのアクセスが行われる。このように、第１番目のブロック行に位置する分割ブロック３０１ａ〜３０１ｃに対してのアクセスが左側から右側へ順次行われる。第１番目のブロック行に位置する分割ブロック３０１ａ〜３０１ｃに対してのアクセスが完了した後には、第２番目のブロック行に位置する分割ブロック３０１ｄ〜３０１ｆに対してのアクセスが左側から右側へ順次行われる。第２番目のブロック行に位置する分割ブロック３０１ｄ〜３０１ｆに対してのアクセスが完了した後には、第３番目のブロック行に位置する分割ブロック３０１ｇ〜３０１ｉに対してのアクセスが左側から右側へ順次行われる。こうして、全ての分割ブロック３０１ａ〜３０１ｉに対してのアクセスが順次行われる。
【００１７】
書き込みアクセスや読み出しアクセスにおける走査をより具体的に以下に説明する。まず、分割ブロック３０１ａの第１番目の行に対する走査が行われる。分割ブロック３０１ａの第１番目の行の先頭の座標は（１，１）であり、分割ブロック３０１ａの第１番目の行の末尾の座標は（Ｘ，１）である。分割ブロック３０１ａの第１番目の行に対する走査においては、走査座標が（１，１）から（Ｘ，１）まで順次変化する。分割ブロック３０１ａの第１番目の行に対する走査が完了した後には、分割ブロック３０１ａの第２番目の行に対する走査が行われる。分割ブロック３０１ａの第２番目の行の先頭の座標は、（１，２）である。従って、分割ブロック３０１ａの第１番目の行に対する走査から分割ブロック３０１ａの第２番目の行に対する走査に移行する際には、走査座標が（Ｘ，１）から（１，２）にジャンプする。この後、同様にして、走査座標を順次ジャンプさせつつ、分割ブロック３０１内に位置する各々の行に対する走査が順次行われる。
【００１８】
分割ブロック３０１ａに対してのアクセスが完了した後には、上述したように、当該分割ブロック３０１ａの右側に位置する分割ブロック３０１ｂに対してのアクセスが行われる。分割ブロック３０１ａの最終行である第Ｙ番目の行の末尾の座標は、（Ｘ，Ｙ）である。一方、分割ブロック３０１ｂの第１番目の行の先頭の座標は、（Ｘ＋１，１）である。従って、分割ブロック３０１ａに対してのアクセスから分割ブロック３０１ｂに対してのアクセスに移行する際には、走査座標が（Ｘ，Ｙ）から（Ｘ＋１，１）にジャンプする。この後、同様にして、分割ブロック３０１ｂ内に位置する各々の行に対する走査が順次行われる。
【００１９】
分割ブロック３０１ｂに対してのアクセスが完了した後には、上述したように、当該分割ブロック３０１ｂの右側に位置する分割ブロック３０１ｃに対してのアクセスが行われる。分割ブロック３０１ｂの最終行である第Ｙ番目の行の末尾の座標は、（２Ｘ，Ｙ）である。一方、分割ブロック３０１ｃの第１番目の行の先頭の座標は、（２Ｘ＋１，１）である。従って、分割ブロック３０１ｂに対してのアクセスから分割ブロック３０１ｃに対してのアクセスに移行する際には、走査座標は、（２Ｘ，Ｙ）から（２Ｘ＋１，１）にジャンプする。この後、同様にして、分割ブロック３０１ｃ内に位置する各々の行に対しての走査が順次行われる。
【００２０】
第１段目のブロック行に位置する分割ブロック３０１ａ〜３０１ｃに対しての走査が完了した後には、上述したように、第２段目のブロック行に位置する分割ブロック３０１ｄ〜３０１ｆに対しての走査が順次行われる。分割ブロック３０１ｃの最終行である第Ｙ番目の行の末尾の座標は、（３Ｘ，Ｙ）である。一方、分割ブロック３０１ｄの第１番目の行の先頭の座標は、（１，Ｙ＋１）である。従って、分割ブロック３０１ｃに対する走査から分割ブロック３０１ｄに対する走査に移行する際には、走査座標は（３Ｘ，Ｙ）から（１，Ｙ＋１）にジャンプする。第２段目のブロック行に位置する分割ブロック３０１ｄ〜３０１ｆに対してのアクセスが完了した後には、上述したように、第３段目のブロック行に位置する分割ブロック３０１ｇ〜３０１ｉに対してのアクセスが順次行われる。分割ブロック３０１ｆの最終行である第Ｙ番目の行の末尾の座標は、（３Ｘ，２Ｙ）である。一方、分割ブロック３０１ｇの第１番目の行の先頭の座標は、（１，２Ｙ＋１）である。従って、分割ブロック３０１ｆに対する走査から分割ブロック３０１ｇに対する走査に移行する際には、走査座標が（３Ｘ，２Ｙ）から（１，２Ｙ＋１）にジャンプする。こうして、分割ブロック３０１ｉ内の最終行である第Ｙ番目の行の末尾の座標（３Ｘ，３Ｙ）までの走査が行われる。こうして、１フレーム分の画像についての走査が完了する。
【００２１】
なお、ここでは、上記のような順番で各々の分割ブロック３０１ａ〜３０１ｉに対してのアクセスを行う場合を例に説明したが、これに限定されるものではない。例えば、分割ブロック３０１ａに対してのアクセスが完了した後に、分割ブロック３０１ｄに対してのアクセスを行い、この後、分割ブロック３０１ｇに対してのアクセスを行うようにしてもよい。そして、分割ブロック３０１ｂ、分割ブロック３０１ｅ、分割ブロック３０１ｈに対してのアクセスを順次行い、この後、分割ブロック３０１ｃ、分割ブロック３０１ｆ、分割ブロック３０１ｉに対してのアクセスを順次行うようにしてもよい。
【００２２】
次に、イベントＷ＊ＥＮＤ、Ｒ＊ＥＮＤについて、図４を用いて説明する。図４は、各イベントを示す図である。図４（ａ）は、最小アクセス単位と、最小アクセス単位アクセス完了イベントとを示している。最小アクセス単位４０１のサイズは、例えば、１ワードのサイズ、又は、１バースト長のサイズに対応している。最小アクセス単位アクセス完了イベントＷＥＮＤは、アクセスアドレスが各々の最小アクセス単位４０１の最終アドレスに達した際にそれぞれ発行される。なお、本明細書においては、最小アクセス単位アクセス完了イベントについての一般的な説明の際には符号ＷＥＮＤを用いることとする。一方、具体的な書き込み処理における最小アクセス単位アクセス完了イベントについての説明の際には、符号ＷＷＥＮＤ（図５参照）を用いる。また、具体的な読み出し処理における最小アクセス単位アクセス完了イベントについての説明の際には、符号ＲＷＥＮＤ（図５参照）を用いることとする。
【００２３】
図４（ｂ）は、行と、行アクセス完了イベントとを示す図である。１つの行４１１には、複数の最小アクセス単位４０１が含まれている。行アクセス完了イベントＬＥＮＤは、アクセスアドレスが各々の行４１１の最終アドレスに達した際にそれぞれ発行される。なお、本明細書においては、行アクセス完了イベントについての一般的な説明の際には符号ＬＥＮＤを用いる。一方、具体的な書き込み処理における行アクセス完了イベントの説明の際には符号ＷＬＥＮＤ（図５参照）を用い、具体的な読み出し処理における行アクセス完了イベントの説明の際には符号ＲＬＥＮＤ（図５参照）を用いることとする。
【００２４】
図４（ｃ）は、分割ブロックと、分割ブロックアクセス完了イベントとを示す図である。１つの分割ブロック４２１には、複数の行４１１が含まれている。分割ブロックアクセス完了イベントＢＥＮＤは、アクセスアドレスが各々の分割ブロック４２１の最終アドレスに達した際にそれぞれ発行される。なお、本明細書においては、分割ブロックアクセス完了イベントについての一般的な説明の際には符号ＢＥＮＤを用いることとする。一方、具体的な書き込み処理における分割ブロックアクセス完了イベントの説明の際には符号ＷＢＥＮＤ（図５参照）を用い、具体的な読み出し処理における分割ブロックアクセス完了イベントの説明の際には符号ＲＢＥＮＤ（図５参照）を用いることとする。
【００２５】
図４（ｄ）は、ブロック行と、ブロック行アクセス完了イベントとを示す図である。１つのブロック行４３１には、複数の分割ブロック４２１が含まれている。ブロック行アクセス完了イベントＢＬＥＮＤは、アクセスアドレスがブロック行４３１の最終アドレスに達した際にそれぞれ発行される。なお、本明細書においては、ブロック行アクセス完了イベントについての一般的な説明の際には符号ＢＬＥＮＤを用いることとする。一方、具体的な書き込み処理におけるブロック行アクセス完了イベントの説明の際には符号ＷＢＬＥＮＤ（図５参照）を用い、具体的な読み出し処理におけるブロック行アクセス完了イベントの説明の際には符号ＲＢＬＥＮＤ（図５参照）を用いることとする。
【００２６】
図４（ｅ）は、フレームと、フレームアクセス完了イベントとを示す図である。１つのフレーム４４１には、複数のブロック行４３１が含まれている。フレームアクセス完了イベントＶＥＮＤは、アクセスアドレスがフレーム４４１の最終アドレスに達した際に発行される。なお、本明細書においては、フレームアクセス完了イベントについての一般的な説明の際には、符号ＶＥＮＤを用いることとする。一方、具体的な書き込み処理におけるフレームアクセス完了イベントの説明の際には符号ＷＶＥＮＤを用い、具体的な読み出し処理におけるフレームアクセス完了イベントの説明の際には符号ＲＶＥＮＤを用いることとする。
【００２７】
図５は、メモリアクセス制御部２０２の構成を示す図である。セレクタ５０１には、書き込み制御部２０１から出力されるイベントＷＷＥＮＤ、ＷＬＥＮＤ、ＷＢＥＮＤ、ＷＢＬＥＮＤ、ＷＶＥＮＤが入力される。セレクタ５０１は、例えばパラメータ設定に基づいて選択を行う。セレクタ５０１に入力されるこれらのイベントのうちの１つがセレクタ５０１によって選択され、選択されたイベントが発行される毎にセレクタ５０１は書き込みイベントＷＥＶＥＮＴを出力する。分割ブロック４２１を単位として追いかけ制御を行う場合には、例えば、分割ブロック４２１に対しての書き込みアクセスが完了する毎に発せられる分割ブロックアクセス完了イベントＷＢＥＮＤがセレクタ５０１によって選択される。
【００２８】
セレクタ５０２には、読み出し制御部２０３から出力されるイベントＲＷＥＮＤ、ＲＬＥＮＤ、ＲＢＥＮＤ、ＲＢＬＥＮＤ、ＲＶＥＮＤが入力される。セレクタ５０２は、例えばパラメータ設定に基づいて選択を行う。セレクタ５０２に入力されるこれらのイベントのうちの１つがセレクタ５０２によって選択され、選択されたイベントが発行される毎にセレクタ５０２は読み出しイベントＲＥＶＥＮＴを出力する。分割ブロック４２１を単位として追いかけ制御を行う場合には、例えば、分割ブロック４２１に対しての読み出しアクセスが完了する毎に発せられる分割ブロックアクセス完了イベントＲＢＥＮＤがセレクタ５０２によって選択される。
【００２９】
アップダウンカウンタ５０５のカウントアップ端子＋Ｕｎには、セレクタ５０１から出力される書き込みイベントＷＥＶＥＮＴが入力される。アップダウンカウンタ５０５のカウントダウン端子−Ｄｎには、セレクタ５０２から出力される読み出しイベントＲＥＶＥＮＴが入力される。アップダウンカウンタ５０５のリセット端子Ｃ０には、リセット信号が入力されるようになっている。書き込みイベントＷＥＶＥＮＴがアップダウンカウンタ５０５に入力されると、アップダウンカウンタ５０５はカウントアップ値Ｕｎだけカウントアップする。また、読み出しイベントＲＥＶＥＮＴがアップダウンカウンタ５０５に入力されると、アップダウンカウンタ５０５はカウントダウン値Ｄｎだけカウントダウンする。アップダウンカウンタ５０５は、カウント値Ｃを出力する。アップダウンカウンタ５０５にリセット信号が入力されると、アップダウンカウンタ５０５はカウント値Ｃを初期値Ｃ０に初期化する。
【００３０】
比較器（比較手段）５０６は、カウント値Ｃとカウントアップ値Ｕｎとを加算することにより得られる値（Ｃ＋Ｕｎ）が閾値Ｗｎより大きいか否かを判定する。即ち、比較器５０６は、カウント値Ｃと閾値Ｗｎとに基づいて比較を行う。ここで、閾値Ｗｎは、メモリ１１１に備えられた画像バッファの容量に応じた値である。比較の結果、加算値（Ｃ＋Ｕｎ）が閾値Ｗｎよりも大きい場合には、メモリ１１１に備えられた画像バッファがＦＵＬＬの状態であると判定し、メモリ１１１に対するこれ以上の書き込みアクセスを禁止する。
【００３１】
マスク論理（マスク機能、マスク論理回路、マスク手段）５０８は、読み出し処理の完了を示す読み出し処理完了信号ＲＦＩＮによって比較器５０６から出力される信号ＦＵＬＬをマスクするものであり、信号ＭＦＵＬＬを出力する。マスク論理５０８は、読み出し処理が完了した場合、即ち、読み出し処理完了信号ＲＦＩＮがＨｉｇｈレベルの際には、比較器５０６から出力される信号ＦＵＬＬをマスク（無効化）する。マスク論理５１０は、書き込み制御部２０１から出力される書き込みリクエスト信号ＷＲＥＱをマスク論理５０８から出力される信号ＭＦＵＬＬに応じてマスクするものであり、書き込みリクエスト信号ＭＷＲＥＱを出力する。マスク論理５１０は、メモリ１１１に備えられた画像バッファがＦＵＬＬの状態である場合には、書き込み制御部２０１から出力される書き込みリクエスト信号ＷＲＥＱをマスクする。マスク論理５１０は、書き込みリクエスト信号ＭＷＲＥＱをメモリＩＦ２０４に出力する。このように、マスク論理５０８，５１０は、比較器５０６による比較の結果に基づいて書き込み制御部２０１によるメモリ１１１へ書き込み処理のリクエスト（要求）をマスクする。
【００３２】
比較器５０７は、カウント値Ｃからカウントダウン値−Ｄｎを減算することによって得られる値（Ｃ−Ｄｎ）が閾値Ｒｎより小さいか否かを判定する。即ち、比較器５０７は、カウント値Ｃと閾値Ｒｎとに基づいて比較を行う。ここで、閾値Ｒｎは、メモリ１１１に備えられた画像バッファの容量に応じた値である。比較の結果、減算値（Ｃ−Ｄｎ）が閾値Ｒｎより小さい場合には、メモリ１１１に備えられた画像バッファがＥＭＰＴＹであると判定し、メモリ１１１に対するこれ以上の読み出しアクセスを禁止する。
【００３３】
マスク論理５０９は、書き込み処理の完了を示す書き込み処理完了信号ＷＦＩＮによって、比較器５０７から出力される信号ＥＭＰＴＹをマスクするものであり、信号ＭＥＭＰＴＹを出力する。マスク論理５０９は、書き込み処理完了信号ＷＦＩＮがＨｉｇｈレベルの際には、比較器５０７から出力される信号ＥＭＰＴＹを無効化する。マスク論理５１１は、読み出し制御部２０３から出力される読み出しリクエスト信号ＲＲＥＱをマスク論理５０９から出力される信号ＭＥＭＰＴＹによってマスクするものであり、読み出しリクエスト信号ＭＲＲＥＱを出力する。マスク論理５１１は、メモリ１１１に備えられた画像バッファがＥＭＰＴＹの状態である場合には、読み出し制御部２０３から出力される読み出しリクエスト信号ＲＲＥＱをマスクする。マスク論理５１１は、読み出しリクエスト信号ＭＲＲＥＱをメモリＩＦ２０４に出力する。このように、マスク論理５０９，５１１は、比較器５０７による比較の結果に基づいて読み出し制御部２０３によるメモリ１１１へ読み出し処理のリクエストをマスクする。
【００３４】
このように、メモリアクセス制御部２０２は、書き込み制御部２０１から発せられるイベントＷ＊ＥＮＤ、又は、読み出し制御部２０３から発せられるイベントＲ＊ＥＮＤに基づいてカウント値Ｃを増減させる。また、メモリアクセス制御部２０２は、書き込み制御部２０１から発せられるイベントＷ＊ＥＮＤと読み出し制御部２０３から発せられるイベントＲ＊ＥＮＤのそれぞれに応じた増減値でカウント値Ｃを増減させる。そして、メモリアクセス制御部２０２は、書き込み制御部２０１によるメモリ１１１へのアクセス（書き込み）と読み出し制御部２０３によるメモリ１１１へのアクセス（読み出し）とのうちのいずれかを、カウント値Ｃに基づいて選択的に許可する。
【００３５】
次に、各パラメータについて説明する。ここでは、分割ブロック４２１（図４（ｃ）参照）へのアクセスが完了する毎に発せられる分割ブロックアクセス完了イベントＢＥＮＤ（ＷＢＥＮＤ、ＲＢＥＮＤ）を用いて、分割ブロックを単位として追いかけ制御を行う場合を例に説明する。
【００３６】
メモリアクセス制御部２０２において用いられるパラメータには、初期値Ｃ０と、カウントアップ値Ｕｎと、カウントダウン値Ｄｎと、ＦＵＬＬの閾値Ｗｎと、ＥＭＰＴＹの閾値Ｒｎとがある。各々のパラメータの値は、例えば以下のような式（１）〜（５）によって決定される。
Ｕｎ＝ＲＸＮ  ・・・（１）
Ｄｎ＝ＷＸＮ  ・・・（２）
Ｗｎ≧Ｒｎ＋Ｂｕｆ  ・・・（３）
Ｒｎ＝（ＷＹＮ−ＲＹＮ）×Ｕｎ×ＷＸＮ（ただし、Ｒｎ＜０の場合はＲｎ＝０）  ・・・（４）
Ｂｕｆ＝（Ｄｎ−１）＋Ｕｎ  ・・・（５）
ここで、ＷＸＮは、書き込み処理用のブロック分割における水平方向の分割数であり、ＷＹＮは、書き込み処理用のブロック分割における垂直方向の分割数である。また、ＲＸＮは、読み出し処理用のブロック分割における水平方向の分割数であり、ＲＹＮは、読み出し処理用のブロック分割における垂直方向の分割数である。
【００３７】
初期値Ｃ０は、分割ブロックが互いにオーバラップするように設定される場合には、０以外に設定される。また、書き込み処理用のブロック分割の態様と読み出し処理用のブロック分割の態様とが互いに異なる場合にも、０以外に設定される場合がある。これらの場合を除き、初期値Ｃ０は例えば０に設定される。このように、初期値Ｃ０は、フレームの分割の態様に基づいて設定される。
【００３８】
上記のように、増減値Ｕｎ，Ｄｎは、フレームの分割数に基づいて設定される。なお、ここでは、上述したような式に基づいてパラメータの値を設定したが、これに限定されるものではない。
【００３９】
図６は、ブロック分割の例を概念的に示す図である。図６は、１フレーム分の画像に対応する仮想的なアドレス空間を概念的に示している。図６（ａ）及び図６（ｂ）は、書き込み処理用のブロック分割の態様と読み出し処理用のブロック分割の態様とが互いに等しい例を示している。例えば、図１において、画像の書き込みを行う処理部と読み出しを行う処理部の分割数、ブロックサイズが同じ場合に該当する。図６（ａ）は、書き込み処理用のブロック分割を示しており、図６（ｂ）は、読み出し処理用のブロック分割を示している。書き込み処理用のブロック分割と読み出し処理用のブロック分割のいずれにおいても、水平方向における分割数ＷＸＮ，ＲＸＮは３となっており、垂直方向における分割数ＷＹＮ，ＲＹＮは３となっている。書き込み処理用の各々の分割ブロック６０１ａ〜６０１ｉの水平方向におけるサイズ（画素数）ＷＸと、読み出し処理用の各々の分割ブロック６０２ａ〜６０２ｉの水平方向におけるサイズＲＸとは、互いに等しくなっている。また、書き込み処理用の各々の分割ブロック６０１ａ〜６０１ｉの垂直方向におけるサイズＷＹと、読み出し処理用の各々の分割ブロック６０２ａ〜６０２ｉの垂直方向におけるサイズＲＹとは、互いに等しくなっている。なお、本明細書においては、個々の分割ブロックについて説明する際には、符号６０１ａ〜６０１ｉ、６０２ａ〜６０２ｉを用い、分割ブロック一般について説明する際には、符号６０１、６０２を用いることとする。図６（ａ）及び図６（ｂ）に示す例においては、各々のパラメータの値は例えば以下のように設定される。即ち、Ｃ０＝０、Ｕｎ＝３、Ｄｎ＝３、Ｗｎ＝５、Ｒｎ＝０、Ｂｕｆ＝５と設定される。
【００４０】
図７（ａ）は、メモリアクセス制御部２０２の内部の状態を示すタイムチャートである。図７（ａ）は、図６（ａ）及び図６（ｂ）のようにブロック分割した場合に対応している。図７における縦軸はアップダウンカウンタ５０５から出力されるカウント値Ｃを示している。図７における横軸は時間軸である。図７における“Ｆｕｌｌ”は、比較器５０６から出力される信号ＦＵＬＬがＨｉｇｈレベルであることを示しており、図７における“Ｅｍｐｔｙ”は、比較器５０７から出力される信号ＥＭＰＴＹがＨｉｇｈレベルであることを示している。図７におけるＷＦＩＮは、書き込み制御部２０１から出力される書き込み処理完了信号がＨｉｇｈレベルであることを示している。図７において矢印を伴って示されたＷＢＥＮＤ，ＲＢＥＮＤ，ＷＶＥＮＤ，ＲＶＥＮＤは、これらのイベントが書き込み制御部２０１又は読み出し制御部２０３からメモリアクセス制御部２０２に出力されるタイミングを示している。
【００４１】
まず、初期状態について説明する。初期状態においては、アップダウンカウンタ５０５におけるカウント値Ｃは、初期値Ｃ０＝０に設定されている。Ｃ−Ｄｎ＝−３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。上述したように、書き込み制御部２０１から出力される書き込み処理完了信号ＷＦＩＮがＨｉｇｈレベルになるのは、例えば１フレーム分の書き込み処理が完了した際である。従って、１フレーム分の書き込み処理が完了するまでは、書き込み処理完了信号ＷＦＩＮはＬｏｗレベルのままである。従って、比較器５０７から出力される信号ＥＭＰＴＹがＨｉｇｈレベルの場合、マスク論理５０９から出力される信号ＭＥＭＰＴＹはＨｉｇｈレベルであり、読み出しリクエスト信号ＲＲＥＱがマスク論理５１１によってマスクされる。この状態においては、読み出し制御部２０３からメモリアクセス制御部２０２に読み出しリクエスト信号ＲＲＥＱが出力された場合であっても、メモリアクセス制御部２０２から出力される読み出しリクエスト信号ＭＲＲＥＱはＬｏｗレベルに維持される。即ち、この状態においては、読み出しリクエスト信号ＲＲＥＱが無効化される。このように、信号ＥＭＰＴＹがＨｉｇｈレベルである場合には、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝３であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。マスク論理５０８から出力される信号ＭＦＵＬＬはＬｏｗレベルであり、書き込みリクエスト信号ＷＲＥＱはマスク論理５１０によってマスクされない。この状態においては、書き込み制御部２０１からメモリアクセス制御部２０２に出力される書き込みリクエスト信号ＷＲＥＱに応じて、メモリアクセス制御部２０２からメモリＩＦ２０４に書き込みリクエスト信号ＭＷＲＥＱが出力される。このように、信号ＦＵＬＬがＬｏｗレベルである場合には、書き込みリクエスト信号ＷＲＥＱは有効とされる。書き込みリクエスト信号ＷＲＥＱに応じて、メモリアクセス制御部２０２からメモリＩＦ２０４に書き込みリクエスト信号ＭＷＲＥＱが出力されるため、書き込み処理用の分割ブロック６０１に対応するメモリアドレスへのデータの書き込みが行われる。具体的には、この段階では、書き込み処理用の第１番目の分割ブロック６０１ａに対応するメモリアドレスへのデータの書き込みが行われる。
【００４２】
上述したように、図６（ａ）及び図６（ｂ）に示す例においては、書き込み処理用の分割ブロックの分割態様と読み出し処理用の分割ブロックの分割態様とが互いに等しくなっている。このため、書き込み処理用の第１番目の分割ブロック６０１ａに対応するメモリアドレスへのデータの書き込みが完了した段階で、読み出し処理用の第１番目の分割ブロック６０２ａに対応する全てのメモリアドレスへのデータの書き込みが完了している。従って、書き込み処理用の第１番目の分割ブロック６０１ａに対応するメモリアドレスへの書き込みが完了した後には、読み出し処理用の第１番目の分割ブロック６０２ａに対応するメモリアドレスからの読み出しを行っても、現在のフレームの画像が書き込まれていないアドレスからの読み出しを行うことがない。従って、書き込み処理用の第１番目の分割ブロック６０１ａに対応するメモリアドレスへのデータの書き込みが完了した後には、以下に示すように、読み出し処理用の第１番目の分割ブロック６０２ａに対応するメモリアドレスからのデータの読み出しが行われる。
【００４３】
即ち、書き込み処理用の第１番目の分割ブロック６０１ａに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝３となる。Ｃ＋Ｕｎ＝６であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。上述したように、読み出し処理完了信号ＲＦＩＮがＨｉｇｈレベルとなるのは、例えば１フレーム分の読み出し処理が完了した際である。従って、１フレーム分の読み出し処理が完了するまでは、読み出し処理完了信号ＲＦＩＮはＬｏｗレベルのままである。従って、比較器５０６から出力される信号ＦＵＬＬがＨｉｇｈレベルの場合、マスク論理５０８から出力される信号ＭＦＵＬＬはＨｉｇｈレベルであり、書き込みリクエスト信号ＷＲＥＱはマスク論理５１０によってマスクされる。この状態においては、書き込み制御部２０１からメモリアクセス制御部２０２に書き込みリクエスト信号ＷＲＥＱが出力された場合であっても、メモリアクセス制御部２０２から出力される書き込みリクエスト信号ＭＷＲＥＱはＬｏｗレベルに維持される。即ち、この状態においては、書き込みリクエスト信号ＷＲＥＱが無効化される。このように、信号ＦＵＬＬがＨｉｇｈレベルである場合には、書き込みリクエスト信号ＷＲＥＱは無効化される。また、Ｃ−Ｄｎ＝０であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。マスク論理５０９から出力される信号ＭＥＭＰＴＹはＬｏｗレベルであり、読み出しリクエスト信号ＲＲＥＱはマスク論理５１１によってマスクされない。この状態においては、読み出し制御部２０３からメモリアクセス制御部２０２に出力される読み出しリクエスト信号ＲＲＥＱに応じて、メモリアクセス制御部２０２からメモリＩＦ２０４に読み出しリクエスト信号ＭＲＲＥＱが出力される。このように、信号ＥＭＰＴＹがＬｏｗレベルである場合には、読み出しリクエスト信号ＲＲＥＱは有効とされる。読み出しリクエスト信号ＲＲＥＱに応じて、メモリアクセス制御部２０２からメモリＩＦ２０４に読み出しリクエスト信号ＭＲＲＥＱが出力されるため、読み出し用の分割ブロック６０２に対応するメモリアドレスからのデータの読み出しが行われる。具体的には、読み出し処理用の第１番目の分割ブロック６０２ａに対応するメモリアドレスからのデータの読み出しが行われる。
【００４４】
読み出し処理用の第１番目の分割ブロック６０２ａに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第２番目の分割ブロック６０２ｂに対応するメモリアドレスには読み出しの対象となるデータが書き込まれていない。従って、読み出し処理用の第１番目の分割ブロック６０２ａに対応するメモリアドレスからのデータの読み出しが完了した後には、以下に示すように、書き込み処理用の第２番目の分割ブロック６０１ｂに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第１番目の分割ブロック６０２ａに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが発行される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝３だけカウントダウンし、カウント値Ｃ＝０となる。Ｃ−Ｄｎ＝−３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝３であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第２番目の分割ブロック６０１ｂに対応するメモリアドレスへのデータの書き込みが行われる。
【００４５】
上述したように、図６（ａ）及び図６（ｂ）に示す例においては、書き込み処理用の分割ブロックの分割態様と読み出し処理用の分割ブロックの分割態様とが互いに等しくなっている。従って、書き込み処理用の第２番目の分割ブロック６０１ｂに対応するメモリアドレスへの書き込みが完了した後には、読み出し処理用の第２番目の分割ブロック６０２ｂに対応するメモリアドレスからの読み出しを行っても、現在のフレームの画像が書き込まれていないアドレスからの読み出しを行うことはない。従って、書き込み処理用の第２番目の分割ブロック６０１ｂに対応するメモリアドレスへのデータの書き込みが完了した後には、読み出し処理用の第２番目の分割ブロック６０２ｂに対応するメモリアドレスからのデータの読み出しが行われる。
【００４６】
この後も、上記と同様にして、追いかけ制御が順次行われる。アップダウンカウンタ５０５から出力されるカウント値Ｃは、図７（ａ）のように変化する。書き込み処理用の第９番目の分割ブロック６０１ｉに対応するメモリアドレスへのデータの書き込みが完了すると、１フレーム分の書き込み処理が完了したことを示すイベントＷＶＥＮＤが出力される。また、１フレーム分の書き込み処理が完了したことを示す書き込み処理完了信号ＷＦＩＮがＨｉｇｈレベルとなる。この後、読み出し処理用の第９番目の分割ブロック６０２ｉに対応するメモリアドレスからのデータの読み出しが完了すると、１フレーム分の読み出し処理が完了したことを示すイベントＲＶＥＮＤが出力される。また、１フレーム分の読み出し処理が完了したことを示す読み出し処理完了信号ＲＦＩＮがＨｉｇｈレベルとなる。このように、図６（ａ）及び図６（ｂ）の例においては、書き込み処理用の分割ブロック６０１に対応するメモリアドレスへのデータの書き込みと読み出し処理用の分割ブロック６０２に対応するメモリアドレスからのデータの読み出しとが交互に順次行われる。このように、本実施形態によれば、追いかけ制御を的確に行うことができる。
【００４７】
図６（ｃ）及び図６（ｄ）は、書き込み処理用のブロック分割の態様と読み出し処理用のブロック分割の態様とが互いに異なっている例を示している。例えば、図１において、画像の書き込みを行う処理部と読み出しを行う処理部の分割数、ブロックサイズが異なる場合に該当する。図６（ｃ）は、書き込み処理用のブロック分割を示しており、図６（ｄ）は、読み出し処理用のブロック分割を示している。書き込み処理用のブロック分割においては、水平方向においても垂直方向においても分割数ＷＸＮ，ＷＹＮは３となっている。一方、読み出し処理用のブロック分割においては、水平方向においても垂直方向においても分割数ＲＸＮ，ＲＹＮは４となっている。書き込み処理用の各々の分割ブロック６０３ａ〜６０３ｉの水平方向におけるサイズＷＸは、読み出し処理用の各々の分割ブロック６０４ａ〜６０４ｐの水平方向におけるサイズＲＸより大きくなっている。また、書き込み処理用の各々の分割ブロック６０３ａ〜６０３ｉの垂直方向におけるサイズＷＹは、読み出し処理用の各々の分割ブロック６０４ａ〜６０４ｐの垂直方向におけるサイズＲＹより大きくなっている。なお、本明細書においては、個々の分割ブロックについて説明する際には、符号６０３ａ〜６０３ｉ、６０４ａ〜６０４ｐを用い、分割ブロック一般について説明する際には、符号６０３、６０４を用いることとする。図６（ｃ）及び図６（ｄ）に示す例においては、各々のパラメータの値は例えば以下のように設定される。即ち、Ｃ０＝０、Ｕｎ＝４、Ｄｎ＝３、Ｗｎ＝６、Ｒｎ＝０、Ｂｕｆ＝６と設定される。図７（ｂ）は、メモリアクセス制御部２０２の内部の状態を示すタイムチャートである。図７（ｂ）は、図６（ｃ）及び図６（ｄ）のようにブロック分割した場合に対応している。
【００４８】
まず、初期状態について説明する。初期状態においては、アップダウンカウンタ５０５のカウント値は、初期値Ｃ０＝０に設定されている。Ｃ−Ｄｎ＝−３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝４であり、Ｗｎ＝６であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第１番目の分割ブロック６０３ａに対応するメモリアドレスへのデータの書き込みが行われる。
【００４９】
上述したように、図６（ｃ）及び図６（ｄ）に示す例においては、読み出し処理用の各々の分割ブロック６０４のサイズは水平方向においても垂直方向においても、書き込み処理用の各々の分割ブロック６０３のサイズより小さくなっている。従って、書き込み処理用の第１番目の分割ブロック６０３ａに対応するメモリアドレスへの書き込みが完了した後には、読み出し処理用の第１番目の分割ブロック６０４ａに対応するメモリアドレスからの読み出しを行っても、現在のフレームの画像が書き込まれていないアドレスからの読み出しを行うことがない。従って、書き込み処理用の第１番目の分割ブロック６０３ａに対応するメモリアドレスへのデータの書き込みが完了した後には、以下に示すように、読み出し処理用の第１番目の分割ブロック６０４ａに対応するメモリアドレスからのデータの読み出しが行われる。即ち、書き込み処理用の第１番目の分割ブロック６０３ａに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝４だけカウントアップし、カウント値Ｃ＝４となる。Ｃ＋Ｕｎ＝８であり、Ｗｎ＝６であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。また、Ｃ−Ｄｎ＝１であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。従って、読み出し処理用の第１番目の分割ブロック６０４ａに対応するメモリアドレスからのデータの読み出しが行われる。
【００５０】
読み出し処理用の第１番目の分割ブロック６０４ａに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第２番目の分割ブロック６０４ｂに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。従って、読み出し処理用の第１番目の分割ブロック６０４ａに対応するメモリアドレスからのデータの読み出しが完了した後には、以下に示すように、書き込み処理用の第２番目の分割ブロック６０３ｂに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第１番目の分割ブロック６０４ａに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝３だけカウントダウンし、カウント値Ｃ＝１となる。Ｃ−Ｄｎ＝−２であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝５であり、Ｗｎ＝６であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第２番目の分割ブロック６０３ｂに対応するメモリアドレスへのデータの書き込みが行われる。
【００５１】
上述したように、図６（ｃ）及び図６（ｄ）に示す例においては、読み出し処理用の各々の分割ブロック６０４のサイズは水平方向においても垂直方向においても、書き込み処理用の各々の分割ブロック６０３のサイズより小さくなっている。従って、書き込み処理用の第２番目の分割ブロック６０３ｂに対応するメモリアドレスへの書き込みが完了した後には、読み出し処理用の第２番目の分割ブロック６０４ｂに対応するメモリアドレスからの読み出しを行っても、現在のフレームの画像が書き込まれていないアドレスからの読み出しを行うことがない。従って、書き込み処理用の第２番目の分割ブロック６０３ｂに対応するメモリアドレスへのデータの書き込みが完了した後には、以下に示すように、読み出し処理用の第２番目の分割ブロック６０４ｂに対応するメモリアドレスからのデータの読み出しが行われる。即ち、書き込み処理用の第２番目の分割ブロック６０３ｂに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝４だけカウントアップし、カウント値Ｃ＝５となる。Ｃ＋Ｕｎ＝９であり、Ｗｎ＝６であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。また、Ｃ−Ｄｎ＝２であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。従って、読み出し処理用の第２番目の分割ブロック６０４ｂに対応するメモリアドレスからのデータの読み出しが行われる。
【００５２】
読み出し処理用の第２番目の分割ブロック６０４ｂに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第３番目の分割ブロック６０４ｃに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。従って、読み出し処理用の第２番目の分割ブロック６０４ｂに対応するメモリアドレスからのデータの読み出しが完了した後には、以下に示すように、書き込み処理用の第３番目の分割ブロック６０３ｃに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第２番目の分割ブロック６０４ｂに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝３だけカウントダウンし、カウント値Ｃ＝２となる。Ｃ−Ｄｎ＝−１であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝６であり、Ｗｎ＝６であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第３番目の分割ブロック６０３ｃに対応するメモリアドレスへのデータの書き込みが行われる。
【００５３】
上述したように、図６（ｃ）及び図６（ｄ）に示す例においては、読み出し処理用の各々の分割ブロック６０４のサイズは水平方向においても垂直方向においても、書き込み処理用の各々の分割ブロック６０３のサイズより小さくなっている。従って、書き込み処理用の第３番目の分割ブロック６０３ｃに対応するメモリアドレスへの書き込みが完了した後には、読み出し処理用の第３番目の分割ブロック６０４ｃに対応するメモリアドレスからの読み出しを行っても、現在のフレームの画像が書き込まれていないアドレスからの読み出しを行うことがない。従って、書き込み処理用の第３番目の分割ブロック６０３ｃに対応するメモリアドレスへのデータの書き込みが完了した後には、以下に示すように、読み出し処理用の第３番目の分割ブロック６０４ｃに対応するメモリアドレスからのデータの読み出しが行われる。即ち、書き込み処理用の第３番目の分割ブロック６０３ｃに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝４だけカウントアップし、カウント値Ｃ＝６となる。Ｃ−Ｄｎ＝３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。また、Ｃ＋Ｕｎ＝１０であり、Ｗｎ＝６であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。従って、読み出し処理用の第３番目の分割ブロック６０４ｃに対応するメモリアドレスからのデータの読み出しが行われる。
【００５４】
読み出し処理用の第３番目の分割ブロック６０４ｃに対応するメモリアドレスからのデータの読み出しが完了した段階で、読み出し処理用の第４番目の分割ブロック６０４ｄに対応するメモリアドレスには、現在のフレームの読み出しの対象となるデータが書き込まれている。従って、読み出し処理用の第３番目の分割ブロック６０４ｃに対応するメモリアドレスからの読み出しが完了した後には、以下に示すように、読み出し処理用の第４番目の分割ブロック６０４ｄに対応するメモリアドレスからの読み出しが行われる。即ち、読み出し処理用の第３番目の分割ブロック６０４ｃに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝３だけカウントダウンし、カウント値Ｃ＝３となる。Ｃ−Ｄｎ＝０であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。また、Ｃ＋Ｕｎ＝７であり、Ｗｎ＝６であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。従って、読み出し処理用の第４番目の分割ブロック６０４ｄに対応するメモリアドレスからのデータの読み出しが行われる。
【００５５】
読み出し処理用の第４番目の分割ブロック６０４ｄに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第５番目の分割ブロック６０４ｅに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。従って、読み出し処理用の第４番目の分割ブロック６０４ｄに対応するメモリアドレスからのデータの読み出しが完了した後には、以下に示すように、書き込み処理用の第４番目の分割ブロック６０３ｄに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第４番目の分割ブロック６０４ｄに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝３だけカウントダウンし、カウント値Ｃ＝０となる。Ｃ−Ｄｎ＝−３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝４であり、Ｗｎ＝６であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第４番目の分割ブロック６０３ｄに対応するメモリアドレスへのデータの書き込みが行われる。
【００５６】
この後も、上記と同様にして、追いかけ制御が順次行われる。アップダウンカウンタ５０５から出力されるカウント値Ｃは、図７（ｂ）のように変化する。書き込み処理用の第９番目の分割ブロック６０１ｉに対応するメモリアドレスへのデータの書き込みが完了すると、１フレーム分の書き込み処理が完了したことを示すイベントＷＶＥＮＤが出力される。また、１フレーム分の書き込み処理が完了したことを示す書き込み処理完了信号ＷＦＩＮがＨｉｇｈレベルとなる。書き込み処理用の第９番目の分割ブロック６０３ｉに対応するメモリアドレスへの書き込みが完了した段階では、読み出し処理用の第１１番目〜第１６番目までの分割ブロック６０４ｋ〜６０４ｐに対応するメモリアドレスからの読み出しが完了していない。書き込み処理用の第９番目の分割ブロック６０３ｉに対応するメモリアドレスへの書き込みが完了した後には、読み出し処理用の第１１番目〜第１６番目の分割ブロック６０４ｋ〜６０４ｐに対応するメモリアドレスからの読み出しが順次行われる。読み出し処理用の第１６番目の分割ブロック６０４ｐに対応するメモリアドレスからのデータの読み出しが完了すると、１フレーム分の読み出し処理が完了したことを示すイベントＲＶＥＮＤが出力される。このように、本実施形態によれば、図６（ｃ）及び図６（ｄ）のようにブロック分割した場合であっても、追いかけ制御を的確に行うことができる。
【００５７】
図６（ｅ）及び図６（ｆ）は、書き込み処理におけるブロック分割の態様と読み出し処理におけるブロック分割の態様とが互いに異なっている例を示している。例えば、図１において、画像の書き込みを行う処理部と読み出しを行う処理部の分割数、ブロックサイズが異なる場合に該当する。図６（ｅ）は、書き込み処理用のブロック分割を示しており、図６（ｆ）は、読み出し処理用のブロック分割を示している。書き込み処理用のブロック分割においては、水平方向においても垂直方向においても分割数ＷＸＮ，ＷＹＮは４となっている。一方、読み出し処理用のブロック分割においては、水平方向においても垂直方向においても分割数ＲＸＮ，ＲＹＮは３となっている。書き込み処理用の各々の分割ブロック６０５ａ〜６０５ｐの水平方向におけるサイズＷＸは、読み出し処理用の各々の分割ブロック６０６ａ〜６０６ｉの水平方向におけるサイズＲＸより小さくなっている。また、書き込み処理用の各々の分割ブロック６０５ａ〜６０５ｐの垂直方向におけるサイズＷＹは、読み出し処理用の各々の分割ブロック６０６ａ〜６０６ｉの垂直方向におけるサイズＲＹより小さくなっている。なお、本明細書においては、個々の分割ブロックについて説明する際には、符号６０５ａ〜６０５ｐ、６０６ａ〜６０６ｉを用い、分割ブロック一般について説明する際には、符号６０５、６０６を用いることとする。図６（ｅ）及び図６（ｆ）に示す例においては、各々のパラメータの値は例えば以下のように設定される。即ち、Ｃ０＝０、Ｕｎ＝３、Ｄｎ＝４、Ｗｎ＝１８、Ｒｎ＝１２、Ｂｕｆ＝６と設定される。図７（ｃ）は、メモリアクセス制御部２０２の内部の状態を示すタイムチャートである。図７（ｃ）は、図６（ｅ）及び図６（ｆ）のようにブロック分割した場合に対応している。
【００５８】
まず、初期状態について説明する。初期状態においては、アップダウンカウンタ５０５のカウント値は、初期値Ｃ０＝０に設定されている。Ｃ−Ｄｎ＝−４であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝３であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第１番目の分割ブロック６０５ａに対応するメモリアドレスへのデータの書き込みが行われる。
【００５９】
上述したように、図６（ｅ）及び図６（ｆ）に示す例においては、読み出し処理用の各々の分割ブロック６０６のサイズは水平方向においても垂直方向においても、書き込み処理用の各々の分割ブロック６０５のサイズより大きくなっている。書き込み処理用の第１番目の分割ブロック６０５ａに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第１番目の分割ブロック６０５ａに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第１番目の分割ブロック６０５ａに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第２番目の分割ブロック６０５ｂに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第１番目の分割ブロック６０５ａに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝３となる。Ｃ−Ｄｎ＝−１であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝６であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第２番目の分割ブロック６０５ｂに対応するメモリアドレスへのデータの書き込みが行われる。
【００６０】
上述したように、図６（ｅ）及び図６（ｆ）に示す例においては、読み出し処理用の各々の分割ブロック６０６のサイズは水平方向においても垂直方向においても、書き込み処理用の各々の分割ブロック６０５のサイズより大きくなっている。書き込み処理用の第２番目の分割ブロック６０５ｂに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第２番目の分割ブロック６０５ｂに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第２番目の分割ブロック６０５ｂに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第３番目の分割ブロック６０５ｃに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第２番目の分割ブロック６０５ｂに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝６となる。Ｃ−Ｄｎ＝２であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝９であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第３番目の分割ブロック６０５ｃに対応するメモリアドレスへのデータの書き込みが行われる。
【００６１】
書き込み処理用の第３番目の分割ブロック６０５ｃに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第３番目の分割ブロック６０５ｃに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第３番目の分割ブロック６０５ｃに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第４番目の分割ブロック６０５ｄに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第３番目の分割ブロック６０５ｃに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝９となる。Ｃ−Ｄｎ＝５であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１２であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第４番目の分割ブロック６０５ｄに対応するメモリアドレスへのデータの書き込みが行われる。
【００６２】
書き込み処理用の第４番目の分割ブロック６０５ｄに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第４番目の分割ブロック６０５ｄに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第４番目の分割ブロック６０５ｄに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第５番目の分割ブロック６０５ｅに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第４番目の分割ブロック６０５ｄに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝１２となる。Ｃ−Ｄｎ＝８であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１５であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第５番目の分割ブロック６０５ｅに対応するメモリアドレスへのデータの書き込みが行われる。
【００６３】
書き込み処理用の第５番目の分割ブロック６０５ｅに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第５番目の分割ブロック６０５ｅに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第５番目の分割ブロック６０５ｅに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第６番目の分割ブロック６０５ｆに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第５番目の分割ブロック６０５ｅに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝１５となる。Ｃ−Ｄｎ＝１１であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１８であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第６番目の分割ブロック６０５ｆに対応するメモリアドレスへのデータの書き込みが行われる。
【００６４】
書き込み処理用の第６番目の分割ブロック６０５ｆに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック６０６ａに対応する全てのメモリアドレスへのデータの書き込みが完了している。このため、書き込み処理用の第６番目の分割ブロック６０５ｆに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しが行われる。即ち、書き込み処理用の第６番目の分割ブロック６０５ｆに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝１８となる。Ｃ−Ｄｎ＝１４であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。また、Ｃ＋Ｕｎ＝２１であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。従って、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しが行われる。
【００６５】
読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第２番目の分割ブロック６０６ｂに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。従って、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しが完了した後には、以下に示すように、書き込み処理用の第７番目の分割ブロック６０５ｇに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第１番目の分割ブロック６０６ａに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝４だけカウントダウンし、カウント値Ｃ＝１４となる。Ｃ−Ｄｎ＝１０であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１７であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第７番目の分割ブロック６０５ｇに対応するメモリアドレスへのデータの書き込みが行われる。
【００６６】
書き込み処理用の第７番目の分割ブロック６０５ｇに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第２番目の分割ブロック６０６ｂに対応する全てのメモリアドレスへのデータの書き込みが完了している。このため、書き込み処理用の第７番目の分割ブロック６０５ｇに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、読み出し処理用の第２番目の分割ブロック６０６ｂに対応するメモリアドレスからのデータの読み出しが行われる。即ち、書き込み処理用の第７番目の分割ブロック６０５ｇに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝１７となる。Ｃ−Ｄｎ＝１３であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。また、Ｃ＋Ｕｎ＝２０であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。従って、読み出し処理用の第２番目の分割ブロック６０６ｂに対応するメモリアドレスからのデータの読み出しが行われる。
【００６７】
読み出し処理用の第２番目の分割ブロック６０６ｂに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第３番目の分割ブロック６０６ｃに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。従って、読み出し処理用の第２番目の分割ブロック６０６ｂに対応するメモリアドレスからのデータの読み出しが完了した後には、以下に示すように、書き込み処理用の第８番目の分割ブロック６０５ｈに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第２番目の分割ブロック６０６ｂに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝４だけカウントダウンし、カウント値Ｃ＝１３となる。Ｃ−Ｄｎ＝９であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１６であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第８番目の分割ブロック６０５ｈに対応するメモリアドレスへのデータの書き込みが行われる。
【００６８】
書き込み処理用の第８番目の分割ブロック６０５ｈに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第３番目の分割ブロック６０６ｃに対応する全てのメモリアドレスへのデータの書き込みが完了している。このため、書き込み処理用の第８番目の分割ブロック６０５ｈに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、読み出し処理用の第３番目の分割ブロック６０６ｃに対応するメモリアドレスからのデータの読み出しが行われる。即ち、書き込み処理用の第８番目の分割ブロック６０５ｈに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝１６となる。Ｃ−Ｄｎ＝１２であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。また、Ｃ＋Ｕｎ＝１９であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。従って、読み出し処理用の第３番目の分割ブロック６０６ｃに対応するメモリアドレスからのデータの読み出しが行われる。
【００６９】
読み出し処理用の第３番目の分割ブロック６０６ｃに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第４番目の分割ブロック６０６ｄに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。従って、読み出し処理用の第３番目の分割ブロック６０６ｃに対応するメモリアドレスからのデータの読み出しが完了した後には、以下に示すように、書き込み処理用の第９番目の分割ブロック６０５ｉに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第３番目の分割ブロック６０６ｃに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝４だけカウントダウンし、カウント値Ｃ＝１２となる。Ｃ−Ｄｎ＝８であり、Ｒｎ＝１２であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１５であり、Ｗｎ＝１８であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第９番目の分割ブロック６０５ｉに対応するメモリアドレスへのデータの書き込みが行われる。
【００７０】
この後も、上記と同様にして、追いかけ制御が順次行われる。アップダウンカウンタ５０５から出力されるカウント値Ｃは、図７（ｃ）のように変化する。書き込み処理用の第１６番目の分割ブロック６０５ｐに対応するメモリアドレスへのデータの書き込みが完了すると、１フレーム分の書き込み処理が完了したことを示すイベントＷＶＥＮＤが出力される。また、１フレーム分の書き込み処理が完了したことを示す書き込み処理完了信号ＷＦＩＮがＨｉｇｈレベルとなる。読み出し処理用の第９番目の分割ブロック６０６ｉに対応するメモリアドレスからのデータの読み出しが完了すると、１フレーム分の読み出し処理が完了したことを示すイベントＲＶＥＮＤが出力される。また、１フレーム分の読み出し処理が完了したことを示す読み出し処理完了信号ＲＦＩＮがＨｉｇｈレベルとなる。このように、本実施形態によれば、図６（ｅ）及び図６（ｆ）のようにブロック分割した場合であっても、追いかけ制御を的確に行うことができる。
【００７１】
図８は、ブロック分割の例を概念的に示す図である。図８（ａ）及び図８（ｂ）は、水平方向においてオーバラップするように読み出し処理用の分割ブロックが設定されている例を示している。図８（ａ）は、書き込み処理用のブロック分割を示しており、図８（ｂ）は、読み出し処理用のブロック分割を示している。書き込み処理用のブロック分割と読み出し処理用のブロック分割のいずれにおいても、水平方向における分割数ＷＸＮ，ＲＸＮは３となっており、垂直方向における分割数ＷＹＮ，ＲＹＮは３となっている。読み出し処理用の各々の分割ブロック８０２ａ〜８０２ｉの水平方向におけるサイズＲＸは、書き込み処理用の各々の分割ブロック８０１ａ〜８０１ｉの水平方向におけるサイズＷＸより大きくなっている。読み出し処理用の分割ブロック８０２ａ、８０２ｄ、８０２ｇの右側の部分と、読み出し処理用の分割ブロック８０２ｂ、８０２ｅ、８０２ｈの左側の部分とが、それぞれ互いにオーバラップしている。読み出し処理用の分割ブロック８０２ｂ、８０２ｅ、８０２ｈの右側の部分と、読み出し処理用の分割ブロック８０２ｃ、８０２ｆ、８０２ｉの左側の部分とが、それぞれ互いにオーバラップしている。読み出し処理用の各々の分割ブロック８０２ａ〜８０２ｉの垂直方向におけるサイズＲＹと、書き込み処理用の各々の分割ブロック８０１ａ〜８０１ｉの垂直方向におけるサイズＲＹとは、互いに等しくなっている。なお、本明細書においては、個々の分割ブロックについて説明する際には、符号８０１ａ〜８０１ｉ、８０２ａ〜８０２ｉを用い、分割ブロック一般について説明する際には、符号８０１、８０２を用いることとする。図８（ａ）及び図８（ｂ）に示す例においては、各々のパラメータの値は例えば以下のように設定される。即ち、Ｃ０＝−３、Ｕｎ＝３、Ｄｎ＝３、Ｗｎ＝５、Ｒｎ＝０、Ｂｕｆ＝５と設定される。なお、Ｃ０を−３に設定しているのは、読み出し処理用の分割ブロック８０２の水平方向におけるサイズが書き込み処理用の分割ブロック８０１の水平方向におけるサイズより大きく、読み出し処理を遅らせる必要があるためである。図８（ａ）及び図８（ｂ）に示す例においては、１回分の書き込み処理の分だけ読み出し処理を遅らせればよい。１回分の書き込み処理に対応するカウントアップ値はＵｎ＝ＲＸＮ＝３である。従って、ここでは、Ｃ０＝−３としている。図９は、メモリアクセス制御部２０２の内部の状態を示すタイムチャートである。図９は、図８（ａ）及び図８（ｂ）のようにブロック分割した場合に対応している。
【００７２】
まず、初期状態について説明する。初期状態においては、アップダウンカウンタ５０５のカウント値は、初期値Ｃ０＝−３に設定されている。Ｃ−Ｄｎ＝−６であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝０であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第１番目の分割ブロック８０１ａに対応するメモリアドレスへのデータの書き込みが行われる。
【００７３】
上述したように、図８（ａ）及び図８（ｂ）に示す例においては、読み出し処理用の各々の分割ブロック８０２のサイズは、水平方向において、書き込み処理用の各々の分割ブロック８０１のサイズより大きくなっている。書き込み処理用の第１番目の分割ブロック８０１ａに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０２ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第１番目の分割ブロック８０１ａに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０２ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第１番目の分割ブロック８０１ａに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第２番目の分割ブロック８０１ｂに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第１番目の分割ブロック８０１ａに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝０となる。Ｃ−Ｄｎ＝−３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝３であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第２番目の分割ブロック８０１ｂに対応するメモリアドレスへのデータの書き込みが行われる。
【００７４】
書き込み処理用の第２番目の分割ブロック８０１ｂに対応するメモリアドレスへのデータの書き込みが完了した段階で、読み出し処理用の第１番目の分割ブロック８０２ａに対応する全てのメモリアドレスへのデータの書き込みが完了している。従って、書き込み処理用の第２番目の分割ブロック８０１ｂに対応するメモリアドレスへのデータの書き込みが完了した後には、以下に示すように、読み出し処理用の第１番目の分割ブロック８０２ａに対応するメモリアドレスからのデータの読み出しが行われる。即ち、書き込み処理用の第２番目の分割ブロック８０１ｂに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝３となる。Ｃ−Ｄｎ＝０であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。また、Ｃ＋Ｕｎ＝６であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。従って、読み出し処理用の第１番目の分割ブロック８０２ａに対応するメモリアドレスからのデータの読み出しが行われる。
【００７５】
読み出し処理用の第１番目の分割ブロック８０２ａに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第２番目の分割ブロック８０２ｂに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、読み出し処理用の第１番目の分割ブロック８０２ａに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第２番目の分割ブロック８０２ｂに対応するメモリアドレスからのデータの読み出しは行われない。読み出し処理用の第１番目の分割ブロック８０２ａに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第３番目の分割ブロック８０１ｃに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第１番目の分割ブロック８０２ａに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝３だけカウントダウンし、カウント値Ｃ＝０となる。Ｃ−Ｄｎ＝−３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝３であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第３番目の分割ブロック８０１ｃに対応するメモリアドレスへのデータの書き込みが行われる。
【００７６】
この後も、上記と同様にして、追いかけ制御が順次行われる。アップダウンカウンタ５０５から出力されるカウント値Ｃは、図９のように変化する。書き込み処理用の第９番目の分割ブロック８０１ｉに対応するメモリアドレスへのデータの書き込みが完了すると、１フレーム分の書き込み処理が完了したことを示すイベントＷＶＥＮＤが出力される。また、１フレーム分の書き込み処理が完了したことを示す書き込み処理完了信号ＷＦＩＮがＨｉｇｈレベルとなる。この後、読み出し処理用の第９番目の分割ブロック８０２ｉに対応するメモリアドレスからのデータの読み出しが完了すると、１フレーム分の読み出し処理が完了したことを示すイベントＲＶＥＮＤが出力される。また、１フレーム分の読み出し処理が完了したことを示す読み出し処理完了信号ＲＦＩＮがＨｉｇｈレベルとなる。このように、図８（ａ）及び図８（ｂ）のようにブロック分割した場合であっても、追いかけ制御を的確に行うことができる。
【００７７】
図８（ｃ）及び図８（ｄ）は、垂直方向においてオーバラップするように読み出し処理用の分割ブロックが設定されている例を示している。図８（ｃ）は、書き込み処理用のブロック分割を示しており、図８（ｄ）は、読み出し処理用のブロック分割を示している。書き込み処理用のブロック分割と読み出し処理用のブロック分割のいずれにおいても、水平方向における分割数ＷＸＮ，ＲＸＮは３となっており、垂直方向における分割数ＷＹＮ，ＲＹＮは３となっている。読み出し処理用の各々の分割ブロック８０４ａ〜８０４ｉの水平方向におけるサイズＲＸと、書き込み処理用の各々の分割ブロック８０３ａ〜８０３ｉの水平方向におけるサイズとは互いに等しくなっている。読み出し処理用の各々の分割ブロック８０４ａ〜８０４ｉの垂直方向におけるサイズＲＹは、書き込み処理用の各々の分割ブロック８０２ａ〜８０２ｉの垂直方向におけるサイズＲＹより大きくなっている。読み出し処理用の分割ブロック８０４ａ〜８０４ｃの下側の部分と、読み出し処理用の分割ブロック８０４ｄ〜８０４ｆの上側の部分とが、それぞれ互いにオーバラップしている。また、読み出し処理用の分割ブロック８０４ｄ〜８０４ｆの下側の部分と、読み出し処理用の分割ブロック８０４ｇ〜８０４ｉの上側の部分とが、それぞれ互いにオーバラップしている。なお、本明細書においては、個々の分割ブロックについて説明する際には、符号８０３ａ〜８０３ｉ、８０４ａ〜８０４ｉを用い、分割ブロック一般について説明する際には、符号８０３、８０４を用いることとする。図８（ｃ）及び図８（ｄ）に示す例においては、各々のパラメータの値は例えば以下のように設定される。即ち、Ｃ０＝−９、Ｕｎ＝３、Ｄｎ＝３、Ｗｎ＝５、Ｒｎ＝０、Ｂｕｆ＝５と設定される。なお、Ｃ０を−９に設定しているのは、読み出し処理用の分割ブロック８０４の垂直方向におけるサイズが書き込み処理用の分割ブロック８０３の水平方向におけるサイズより大きく、読み出し処理を遅らせる必要があるためである。図８（ｃ）及び図８（ｄ）に示す例においては、３回分の書き込み処理の分だけ読み出し処理を遅らせればよい。３回分の書き込み処理に対応するカウントアップ値はＵｎ×３＝ＲＸＮ×３＝９である。従って、ここでは、Ｃ０＝−９としている。図１０は、メモリアクセス制御部２０２の内部の状態を示すタイムチャートである。図１０は、図８（ｃ）及び図８（ｄ）のようにブロック分割した場合に対応している。
【００７８】
まず、初期状態について説明する。初期状態においては、アップダウンカウンタ５０５のカウント値Ｃは、初期値Ｃ０＝−９に設定されている。Ｃ−Ｄｎ＝−１２であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝−６であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第１番目の分割ブロック８０３ａに対応するメモリアドレスへのデータの書き込みが行われる。
【００７９】
上述したように、図８（ｃ）及び図８（ｄ）に示す例においては、読み出し処理用の各々の分割ブロック８０４のサイズは、垂直方向において、書き込み処理用の各々の分割ブロック８０３のサイズより大きくなっている。書き込み処理用の第１番目の分割ブロック８０３ａに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０４ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第１番目の分割ブロック８０３ａに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第１番目の分割ブロック８０３ａに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第２番目の分割ブロック８０３ｂに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第１番目の分割ブロック８０３ａに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝−６となる。Ｃ−Ｄｎ＝−９であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝−３であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第２番目の分割ブロック８０３ｂに対応するメモリアドレスへのデータの書き込みが行われる。
【００８０】
書き込み処理用の第２番目の分割ブロック８０３ｂに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０４ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第２番目の分割ブロック８０３ａに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第２番目の分割ブロック８０３ｂに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第３番目の分割ブロック８０３ｃに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第２番目の分割ブロック８０３ｂに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝−３となる。Ｃ−Ｄｎ＝−６であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝０であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第３番目の分割ブロック８０３ｃに対応するメモリアドレスへのデータの書き込みが行われる。
【００８１】
書き込み処理用の第３番目の分割ブロック８０３ｃに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０４ａに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、書き込み処理用の第３番目の分割ブロック８０３ａに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからのデータの読み出しは行われない。書き込み処理用の第３番目の分割ブロック８０３ｃに対応するメモリアドレスへのデータの書き込みが完了した後には、以下のように、書き込み処理用の第４番目の分割ブロック８０３ｄに対応するメモリアドレスへのデータの書き込みが行われる。即ち、書き込み処理用の第３番目の分割ブロック８０３ｃに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝０となる。Ｃ−Ｄｎ＝−３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝３であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第４番目の分割ブロック８０３ｄに対応するメモリアドレスへのデータの書き込みが行われる。
【００８２】
書き込み処理用の第４番目の分割ブロック８０３ｄに対応するメモリアドレスへのデータの書き込みが完了した段階では、読み出し処理用の第１番目の分割ブロック８０４ａに対応する全てのメモリアドレスへのデータの書き込みが完了している。このため、書き込み処理用の第４番目の分割ブロック８０３ｄに対応するメモリアドレスへの書き込みが完了した後には、以下に示すように、読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからの読み出しが行われる。即ち、書き込み処理用の第４番目の分割ブロック８０３ｄに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝３だけカウントアップし、カウント値Ｃ＝３となる。Ｃ−Ｄｎ＝０であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。また、Ｃ＋Ｕｎ＝６であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。従って、読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからのデータの読み出しが行われる。
【００８３】
読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第２番目の分割ブロック８０４ｂに対応する全てのメモリアドレスへのデータの書き込みが完了しているわけではない。このため、読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからのデータの読み出しが完了した段階では、読み出し処理用の第２番目の分割ブロック８０４ｂに対応するメモリアドレスからのデータの読み出しは行われない。読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからのデータの読み出しが完了した後には、以下のように、書き込み処理用の第５番目の分割ブロック８０３ｅに対応するメモリアドレスへのデータの書き込みが行われる。即ち、読み出し処理用の第１番目の分割ブロック８０４ａに対応するメモリアドレスからのデータの読み出しが完了すると、分割ブロックアクセス完了イベントＲＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝３だけカウントダウンし、カウント値Ｃ＝０となる。Ｃ−Ｄｎ＝−３であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝３であり、Ｗｎ＝５であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第５番目の分割ブロック８０３ｅに対応するメモリアドレスへのデータの書き込みが行われる。
【００８４】
この後も、上記と同様にして、追いかけ制御が順次行われる。アップダウンカウンタ５０５から出力されるカウント値Ｃは、図１０のように変化する。書き込み処理用の第９番目の分割ブロック８０３ｉに対応するメモリアドレスへのデータの書き込みが完了すると、１フレーム分の書き込み処理が完了したことを示すイベントＷＶＥＮＤが出力される。また、１フレーム分の書き込み処理が完了したことを示す書き込み処理完了信号ＷＦＩＮがＨｉｇｈレベルとなる。この後、読み出し処理用の第９番目の分割ブロック８０４ｉに対応するメモリアドレスからのデータの読み出しが完了すると、１フレーム分の読み出し処理が完了したことを示すイベントＲＶＥＮＤが出力される。また、１フレーム分の読み出し処理が完了したことを示す読み出し処理完了信号ＲＦＩＮがＨｉｇｈレベルとなる。このように、図８（ｃ）及び図８（ｄ）のようにブロック分割した場合であっても、追いかけ制御を的確に行うことができる。
【００８５】
なお、ここでは、追いかけ制御のパラメータＣ０、Ｕｎ、Ｄｎ、Ｗｎ、Ｒｎ、Ｂｕｆを上記のような値に設定する場合を例に説明したが、これに限定されるものではない。
【００８６】
このように、本実施形態によれば、所定のブロックでの書き込みが完了する毎に第１のイベントが発せられ、所定のブロックでの読み出しが完了する毎に第２のイベントが発せられる。そして、これら第１のイベントや第２のイベントに基づいてアップダウンカウンタがカウントアップやカウントダウンを行い、アップダウンカウンタのカウント値に基づいて読み出し処理又は書き込み処理を選択的に行う。従って、本実施形態によれば、読み出し処理や書き込み処理を的確に行い得る画像処理装置を提供することができる。
【００８７】
［第２実施形態］
第２実施形態によるメモリ制御装置及びメモリ制御方法について図面を用いて説明する。本実施形態によるメモリ制御装置の構成は、第１実施形態によるメモリ制御装置の構成と同様であるため、説明を省略する。図１１は、ブロック分割とフレームの例を概念的に示す図である。図１１は、１フレームの画像に対応する仮想的なアドレス空間を概念的に示している。図１１（ａ）は、書き込み処理用のブロック分割の態様の例を示している。図１１（ａ）に示すように、書き込み処理用のブロック分割においては、垂直方向における分割数ＷＹＮは３となっている。一方、水平方向においては分割されていない。即ち、水平方向における分割数ＷＸＮは１となっている。ここでは、信号処理部１０３や変倍処理部１０４等によって分割ブロック１１０１ａ〜１１０１ｃの単位で順次処理される画像が、分割ブロック１１０１ａ〜１１０１ｃの単位でメモリ１１１に順次書き込まれる場合を例に説明する。なお、本明細書においては、書き込み処理用の個々の分割ブロックについて説明する際には、符号１１０１ａ〜１１０１ｃを用い、書き込み処理用の分割ブロック一般について説明する際には、符号１１０１を用いることとする。図１１（ａ）に示すように、各々の分割ブロック１１０１ａ〜１１０１ｃに対応するメモリアドレスへのデータの書き込みが完了する毎に、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。
【００８８】
図１１（ｂ）は、読み出し処理されるフレームの例を示している。ここでは、図１１（ｂ）に示すように、読み出し処理においてはブロック分割が行われず、１つのフレーム１１０２を単位として読み出し処理が行われる。即ち、１フレーム分のデータの読み出しが１回の読み出し処理において行われる。なお、１フレーム分のデータ量は比較的小さく設定されている。メモリ１１１から読み出されたデータに対して評価値取得部１０２によって評価が行われる。評価値取得部１０２によって取得される評価値としては、例えば、ヒストグラムや積算値等が挙げられる。図１１（ｂ）に示すように、１フレーム分のデータの読み出しが完了する毎に、１フレーム分のデータの読み出しが完了したことを示すイベントＲＶＥＮＤが出力される。
【００８９】
なお、ここでは、分割ブロック１１０１ａ〜１１０１ｃに対応するメモリアドレスと、フレーム１１０２に対応するメモリアドレスとが互いに異なっている場合を例に説明するが、これに限定されるものではない。
【００９０】
メモリアクセス制御部２０２においては、分割ブロックアクセス完了イベントＷＢＥＮＤがセレクタ５０１によって選択される。また、メモリアクセス制御部２０２においては、フレーム１１０２ａ〜１１０２ｃの読み出しが完了したことを示すイベントＲＶＥＮＤがセレクタ５０２によって選択される。本実施形態では、各々のパラメータの値は例えば以下のように設定される。即ち、Ｃ０＝０、Ｕｎ＝１、Ｄｎ＝１、Ｗｎ＝１、Ｒｎ＝０と設定される。
【００９１】
図１２は、本実施形態によるメモリ制御装置によって行われる書き込み処理及び読み出し処理を示すタイムチャートである。
【００９２】
まず、初期状態について説明する。初期状態においては、アップダウンカウンタ５０５のカウント値は、初期値Ｃ０＝０に設定されている。Ｃ−Ｄｎ＝−１であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１であり、Ｗｎ＝１であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第１番目の分割ブロック１１０１ａに対応するメモリアドレスへのデータの書き込みが行われる。
【００９３】
書き込み処理用の第１番目の分割ブロック１１０１ａに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝１だけカウントアップし、カウント値Ｃ＝１となる。Ｃ＋Ｕｎ＝２であり、Ｗｎ＝１であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。また、Ｃ−Ｄｎ＝０であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。従って、フレーム１１０２に対応するメモリアドレスからのデータの第１回目の読み出しが行われる。
【００９４】
フレーム１１０２に対応するメモリアドレスからのデータの第１回目の読み出しが完了すると、当該フレーム１１０２に対応するメモリアドレスからのデータの読み出しが完了したことを示すイベントＲＶＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝１だけカウントダウンし、カウント値Ｃ＝０となる。Ｃ−Ｄｎ＝−１であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１であり、Ｗｎ＝１であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第２番目の分割ブロック１１０１ｂに対応するメモリアドレスへのデータの書き込みが行われる。
【００９５】
書き込み処理用の第２番目の分割ブロック１１０１ｂに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝１だけカウントアップし、カウント値Ｃ＝１となる。Ｃ＋Ｕｎ＝２であり、Ｗｎ＝１であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。また、Ｃ−Ｄｎ＝０であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。従って、フレーム１１０２に対応するメモリアドレスからのデータの第２回目の読み出しが行われる。
【００９６】
フレーム１１０２に対応するメモリアドレスからのデータの第２回目の読み出しが完了すると、当該フレーム１１０２に対応するメモリアドレスからのデータの読み出しが完了したことを示すイベントＲＶＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｄｎ＝１だけカウントダウンし、カウント値Ｃ＝０となる。Ｃ−Ｄｎ＝−１であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒを満たし、比較器５０７から出力される信号ＥＭＰＴＹはＨｉｇｈレベルである。信号ＥＭＰＴＹがＨｉｇｈレベルであるため、読み出しリクエスト信号ＲＲＥＱは無効化される。また、Ｃ＋Ｕｎ＝１であり、Ｗｎ＝１であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たさず、比較器５０６から出力される信号ＦＵＬＬはＬｏｗレベルである。信号ＦＵＬＬがＬｏｗレベルであるため、書き込みリクエスト信号ＷＲＥＱは有効とされる。従って、書き込み処理用の第３番目の分割ブロック１１０１ｃに対応するメモリアドレスへのデータの書き込みが行われる。
【００９７】
書き込み処理用の第３番目の分割ブロック１１０１ｃに対応するメモリアドレスへのデータの書き込みが完了すると、分割ブロックアクセス完了イベントＷＢＥＮＤが出力される。これにより、アップダウンカウンタ５０５は、Ｕｎ＝１だけカウントアップし、カウント値Ｃ＝１となる。Ｃ＋Ｕｎ＝２であり、Ｗｎ＝１であるため、比較器５０６における条件式Ｃ＋Ｕｎ＞Ｗｎを満たし、比較器５０６から出力される信号ＦＵＬＬはＨｉｇｈレベルである。信号ＦＵＬＬがＨｉｇｈレベルであるため、書き込みリクエスト信号ＷＲＥＱは無効化される。また、Ｃ−Ｄｎ＝０であり、Ｒｎ＝０であるため、比較器５０７における条件式Ｃ−Ｄｎ＜Ｒｎを満たさず、比較器５０７から出力される信号ＥＭＰＴＹはＬｏｗレベルである。信号ＥＭＰＴＹがＬｏｗレベルであるため、読み出しリクエスト信号ＲＲＥＱは有効とされる。従って、フレーム１１０２に対応するメモリアドレスからのデータの第３回目の読み出しが行われる。
【００９８】
このように、１つの周期１２０１内において、３回の書き込み処理と３回の読み出し処理とが行われる。１つの周期１２０１に含まれる３回の書き込み処理によって、１フレーム分の画像がメモリ１１１に書き込まれる。一方、１つの周期１２０１に含まれる３回の読み出し処理によって、同じ画像データが３回読み出される。こうして読み出された各々の画像データを順次用いて、互いに異なる３種類の評価値が評価値取得部１０２によって順次取得される。即ち、第１回目の読み出し処理によって読み出された画像データからは、第１の評価値が評価値取得部１０２によって取得される。第２回目の読み出し処理によって読み出された画像データからは、第１の評価値とは異なる第２の評価値が評価値取得部１０２によって取得される。第３回目の読み出し処理によって読み出された画像データからは、第１の評価値と第２の評価値のいずれとも異なる第３の評価値が評価値取得部１０２によって取得される。
この後も、上記と同様の処理が繰り返し行われる。
【００９９】
このように、書き込みにおける単位と読み出しにおける単位とが互いに異なっていてもよく、また、書き込みにおけるアクセスアドレスと読み出しにおけるアクセスアドレスとが互いに異なっていてもよい。本実施形態においても、読み出し処理や書き込み処理を的確に行い得る画像処理装置を提供することができる。
【０１００】
［変形実施形態］
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【０１０１】
例えば、第１実施形態では、分割ブロックアクセス完了イベントＢＥＮＤに基づいて、アップダウンカウンタ５０５のカウント値をカウントアップ又はカウントダウンしたが、これに限定されるものではない。例えば、最小アクセス単位アクセス完了イベントＷＥＮＤに基づいて、アップダウンカウンタ５０５のカウント値をカウントアップ又はカウントダウンさせてもよい。即ち、最小アクセス単位４０１が、書き込みアクセスや読み出しアクセスを行う際の単位であるブロックであってもよい。この場合、書き込み処理用の最小アクセス単位４０１のサイズと読み出し処理用の最小アクセス単位４０１のサイズとが互いに異なっていてもよい。また、最小アクセス単位４０１にオーバラップが生じていてもよい。Ｃ０，Ｕｎ，Ｄｎ，Ｗｎ，Ｒｎ等の各パラメータを適宜設定することにより、的確なアクセス制御が可能である。また、行アクセス完了イベントＬＥＮＤブロックに基づいて、アップダウンカウンタ５０５のカウント値をカウントアップ又はカウントダウンさせてもよい。即ち、行４１１が、書き込みアクセスや読み出しアクセスを行う際の単位であるブロックであってもよい。この場合、書き込み処理用の行４１１のサイズと読み出し処理用の行４１１のサイズとが互いに異なっていてもよい。また、行４１１にオーバラップが生じていてもよい。Ｃ０，Ｕｎ，Ｄｎ，Ｗｎ，Ｒｎ等の各パラメータを適宜設定することにより、的確なアクセス制御が可能である。また、ブロック行アクセス完了イベントＢＬＥＮＤに基づいて、アップダウンカウンタ５０５のカウント値をカウントアップ又はカウントダウンさせてもよい。即ち、ブロック行４３１が、書き込みアクセスや読み出しアクセスを行う際の単位であるブロックであってもよい。この場合、書き込み処理用のブロック行４３１のサイズと読み出し処理用のブロック行４３１のサイズとが互いに異なっていてもよい。また、ブロック行４３１にオーバラップが生じていてもよい。Ｃ０，Ｕｎ，Ｄｎ，Ｗｎ，Ｒｎ等の各パラメータを適宜設定することにより、的確なアクセス制御が可能である。また、フレームアクセス完了イベントＶＥＮＤに基づいて、アップダウンカウンタ５０５のカウント値をカウントアップ又はカウントダウンさせてもよい。即ち、フレーム４４１が、書き込みアクセスや読み出しアクセスを行う際の単位であるブロックであってもよい。
【０１０２】
また、第２実施形態では、書き込み用のブロック分割における分割数を３とし、１つの周期１２０１内において、分割ブロック１１０１の書き込み処理と、フレーム１１０２の読み出し処理とを交互に３回ずつ行う場合を例に説明した。しかし、これに限定されるものではない。例えば、書き込み用のブロック分割における分割数を５とし、１つの周期１２０１内において、分割ブロックの書き込み処理と、フレームの読み出し処理とを交互に５回ずつ行うようにしてもよい。
【０１０３】
また、第２実施形態では、分割ブロックアクセス完了イベントＢＥＮＤやフレームアクセス完了イベントＶＥＮＤに基づいてアップダウンカウンタ５０５がカウントアップやカウントダウンを行う場合を例に説明したが、これに限定されるものではない。例えば、最小アクセス単位アクセス完了イベントＷＥＮＤ、行アクセス完了イベントＬＥＮＤ、又は、ブロック行アクセス完了イベントＢＬＥＮＤに基づいて、アップダウンカウンタ５０５がカウントアップやカウントダウンを適宜行ってもよい。
【０１０４】
また、第２実施形態では、ある画像についての書き込み処理を１つの周期１２０１内において分割して行い、ある画像についての読み出し処理を１つの周期１２０１内において複数回行う場合を例に説明したが、これに限定されるものではない。例えば、ある画像についての書き込み処理を１つの周期１２０１内において複数回行い、ある画像についての読み出し処理を１つの周期１２０１内において分割して行うようにしてもよい。
【０１０５】
また、第２実施形態では、書き込み処理と読み出し処理とを交互に行う場合を例に説明したが、これに限定されるものではない。例えば、第１の画像についての書き込み処理と、第１の画像とは異なる第２の画像についての書き込み処理とを行う際に適用することも可能である。この場合には、読み出し制御部２０３の代わりに書き込み制御部２０１が設けられ、複数の書き込み制御部２０１から発せられる書き込みリクエスト信号ＭＲＥＱのうちのいずれかがメモリアクセス制御部２０２によって有効とされる。第１の画像の分割ブロックについての書き込み処理と、第２の画像の分割ブロックについての書き込み処理とが、１つの周期１２０１内において交互に繰り返し行われる。また、第１の画像についての読み出し処理と、第１の画像とは異なる第２の画像についての読み出し処理とを行う際に適用することも可能である。この場合には、書き込み制御部２０１の代わりに読み出し制御部２０３が設けられ、複数の読み出し制御部２０３から発せられる読み出しリクエスト信号ＲＲＥＱのうちのいずれかがメモリアクセス制御部２０２によって有効とされる。これにより、第１の画像の分割ブロックについての読み出し処理と、第２の画像の分割ブロックについての読み出し処理とが、１つの周期１２０１内において交互に繰り返し行われる。
【０１０６】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【０１０７】
１０１…撮像部
１０２…評価値取得部
１０３…信号処理部
１０４…変倍処理部
１０５…圧縮処理部
１０６…表示部
１０７…表示制御部
１０８…記録媒体
１０９…記録媒体制御部
１１０…メモリ制御部
１１１…メモリ
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図７−１】
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【図７−２】
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【図７−３】
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【図８−１】
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【図８−２】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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