(57)【特許請求の範囲】
【請求項１】
出力帯域幅を有する出力信号を提供するための可変帯域幅フィルタリング用の装置であって、
解析フィルタバンクであって、
各々が第１の帯域幅に関連付けられたサブインターバルの第１の信号セットを提供するように入力信号をフィルタリングするように構成された第１の多相パスフィルタ、および
各々が第１の帯域幅より広い第２の帯域幅に関連付けられたサブインターバルの第２の信号セットを提供するように前記入力信号をフィルタリングするように構成された第２の多相パスフィルタを含み、
前記第１の帯域幅及び前記第２の帯域幅が前記出力帯域幅を提供するために調整されており、前記入力信号を第１のインターリーブ出力に変換するために、フィルタリングおよび逆フーリエ変換を実行するように構成され、前記第１のインターリーブ出力が、交互に第１の帯域幅および第２の帯域幅を有する帯域の複数の狭帯域時間信号を含み、前記複数の狭帯域時間信号が、前記第１および第２の信号セットをインターリーブすることにより生成される、解析フィルタバンクと、
前記解析フィルタバンクに結合され、前記第１のインターリーブ出力の少なくとも１つの狭帯域時間信号をマスキングするように構成されたマスクと、
前記マスクに結合され、前記マスキングされた第１のインターリーブ出力を逆フーリエ変換およびフィルタリングして、第２のインターリーブ出力を生成し、前記出力信号を構築するように構成された合成フィルタバンクと
を含む、
装置。
【請求項２】
前記解析フィルタバンクが、
前記第１の信号セットと第２の信号セットをマージして、相対的に狭い帯域および相対的に広い帯域のインターリーブを表すマージ出力を生成し、
前記マージ出力に逆フーリエ変換を実行して、それをベースバンドにダウンサンプリングし、前記第１のインターリーブ出力を供給する
ように構成される、請求項１に記載の装置。
【請求項３】
前記解析フィルタバンクが、
前記第１および第２の信号セットをバタフライマージして、前記マージ出力を生成するように構成されたバタフライマージブロックと、
前記バタフライマージブロックに結合され、前記第１のインターリーブ出力を生成するために前記マージ出力を前記ベースバンドにダウンサンプリングするように構成された逆高速フーリエ変換ブロックと
を含む、請求項２に記載の装置。
【請求項４】
前記マスキングされた第１のインターリーブ出力をアップサンプリングするための逆フーリエ変換を実行し、前記第２のインターリーブ出力を生成するように構成された合成フィルタバンクを更に含む、請求項２に記載の装置。
【請求項５】
前記合成フィルタバンクが、
前記マスキングされた第１のインターリーブ出力をアップサンプリングするための逆高速フーリエ変換を実行する逆高速フーリエ変換ブロックと、
前記逆高速フーリエ変換ブロックに結合され、前記第２のインターリーブ出力のチャネル化された成分をそれぞれフィルタリングするように構成された多相フィルタバンクと
を含む、請求項４に記載の装置。
【請求項６】
前記解析フィルタバンクが、前記パスフィルタからの前記第１および第２の信号セットにそれぞれ逆フーリエ変換を実行し、これに対応し、それぞれ異なる帯域幅に関連付けられた狭帯域時間信号の前記第１および第２の信号セットを提供するように構成され、
前記マスクが、前記解析フィルタバンクに結合され、前記解析フィルタバンクが、狭帯域時間信号の前記第１および第２の信号セットをインターリーブして、前記第１のインターリーブ出力を生成するように構成され、前記第１のインターリーブ出力のうち前記少なくとも１つの狭帯域時間信号が前記マスクによってマスキングされる、請求項１に記載の装置。
【請求項７】
前記解析フィルタバンクおよび前記合成フィルタバンクがそれぞれ、非最大デシメーション済みの解析フィルタバンクおよび非最大デシメーション済みの合成フィルタバンクである、請求項１に記載の装置。
【請求項８】
出力帯域幅を有する出力信号を提供するための可変帯域幅フィルタリング用の装置であって、
入力帯域幅を有する入力信号を受信するように構成され、前記入力信号をフィルタリングおよび逆フーリエ変換して、インターリーブ出力の少なくとも１つの成分がマスキングされた状態で、交互に第１の帯域幅および第２の帯域幅を有する帯域の複数の狭帯域時間信号を有するインターリーブ出力を生成するように構成された第１のチャネライザであって、前記第２の帯域幅が前記第１の帯域幅より広く、前記第１の帯域幅および前記第２の帯域幅が前記出力帯域幅を提供するように調整されており、前記複数の狭帯域時間信号が、前記第１の帯域幅に関連付けられたサブインターバルの第１の信号セット、および前記第２の帯域幅に関連付けられたサブインターバルの第２の信号セットに基づいて生成される第１のチャネライザと、
前記第１のチャネライザと縦続接続され、前記マスキングされたインターリーブ出力を逆フーリエ変換およびフィルタリングし、そこから前記出力信号を構築するように構成された第２のチャネライザと
を含む、装置。
【請求項９】
前記第１のチャネライザが、
解析フィルタバンクに結合された入力コミュテータを含み、
前記入力コミュテータが、アップサンプリングまたはダウンサンプリングに基づく入力サンプルレートを用いて、前記入力信号を前記解析フィルタバンクに切り替え接続するように構成され、
前記解析フィルタバンクが、前記インターリーブ出力を生成するために、前記第１の信号セット、および前記第２の信号セットに、前記切り替え接続された入力信号をフィルタリングするように構成される、請求項８に記載の装置。
【請求項１０】
前記解析フィルタバンクが、
各々が前記入力コミュテータに結合された、第１および第２の帯域幅を有する第１および第２のパスフィルタであって、前記第１および第２の信号セットをそれぞれ生成するために、前記切り替え接続された入力信号をフィルタリングするように構成された第１および第２のパスフィルタと、
前記複数のパスフィルタに結合され、サブインターバルの前記第１および第２の信号セットを、相対的に狭い帯域および相対的に広い帯域のインターリーブを表すマージ出力にマージするように構成されたマージブロックと、
前記マージブロックに結合され、前記マージ出力を変換して前記インターリーブ出力を生成するように構成された第１の逆フーリエ変換ブロックと、
前記第１の逆フーリエ変換ブロックに結合され、前記インターリーブ出力の前記少なくとも１つの成分として、少なくとも１つのサブインターバルをマスキングするように構成されたマスクと
を含む、請求項９に記載の装置。
【請求項１１】
前記第２のチャネライザが、
前記マスクに結合され、マスキングされた前記インターリーブ出力を逆フーリエ変換およびフィルタリングして、フィルタリング済みサンプルを生成するように構成された合成フィルタバンクと、
前記合成フィルタバンクに結合され、前記フィルタリング済みサンプルをコンバイナに転流して、前記出力信号を構築するように構成された出力コミュテータと
を含む、請求項１０に記載の装置。
【請求項１２】
前記インターリーブ出力が第１のインターリーブ出力であり、前記合成フィルタバンクが、
前記マスクに結合され、前記マスキングされたインターリーブ出力を第２のインターリーブ出力に逆フーリエ変換するように構成された第２の逆フーリエ変換ブロックと、
前記第２の逆フーリエ変換ブロックに結合され、前記第２のインターリーブ出力をフィルタリングして、前記第２のインターリーブ出力のチャネル化された成分のための前記フィルタリング済みサンプルを生成するように構成された第３の多相パスフィルタを有するパスフィルタと
を含む、請求項１１に記載の装置。
【請求項１３】
前記入力コミュテータおよび前記出力コミュテータが、同じサンプルレートを有し、前記解析フィルタバンクおよび前記合成フィルタバンクがそれぞれ、非最大デシメーション済みの解析フィルタバンクおよび非最大デシメーション済みの合成フィルタバンクである、請求項１２に記載の装置。
【請求項１４】
前記第１の逆フーリエ変換ブロックが、前記マージ出力をダウンサンプリングして、前記マスクを用いてマスキングするための前記第１のインターリーブ出力をベースバンドで生成するように構成され、
前記第２の逆フーリエ変換ブロックが、マスキングされた前記インターリーブ出力をアップサンプリングして、前記第２のインターリーブ出力を生成するように構成される、請求項１３に記載の装置。
【請求項１５】
前記入力コミュテータおよび前記出力コミュテータが同じ出力サンプルレートを有し、
前記出力信号が、前記出力サンプルレートにおいて完全再構築であり、前記複数のパスフィルタおよび前記第３の多相パスフィルタがそれぞれ、入力長および出力長がそれぞれ等しいプロトタイプフィルタの具体例である、請求項１４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の説明は集積回路装置（「ＩＣ」）に関する。より詳細には、以下の説明はＩＣ用の可変帯域幅フィルタリングに関する。
【背景技術】
【０００２】
多くの信号処理システムにおいて、マルチレート信号処理が使用される。マルチレート信号処理の用途によっては、入力帯域幅が、ターゲットの出力帯域幅よりも広い場合がある。これまで、フィルタ帯域幅よりもサンプルレートが大幅に高い有限インパルス応答（「ＦＩＲ」）フィルタなど、従来型のマルチタップフィルタを使用して、このようなフィルタ帯域幅よりも広い入力帯域幅をフィルタリングして、チャネル化された帯域幅をこのような出力帯域幅に提供した。残念ながら、このようなマルチタップフィルタは通常、各タップでの乗算演算など、かなりの量のオーバヘッドを伴い、これが、特に広帯域用途にとって問題となる場合もある。以上から、指定された性能を実現するのに必要なタップの数が数百にも数千にもなる場合がある。
【０００３】
したがって、広帯域デジタル信号処理用途を含むがそれだけには限らない、マルチレート信号処理用途向けのフィルタの複合帯域幅を形成する際には、より優れた柔軟性を実現することが望ましく、また役に立つはずである。
【発明の概要】
【０００４】
装置は一般に、可変帯域幅フィルタリングに関する。このような装置では、解析フィルタバンクが、様々な帯域幅に関連するパスフィルタを有し、第１の帯域幅を有する入力信号をフィルタリングおよび変換し第１のインターリーブ出力にするように構成される。マスクが、解析フィルタバンクに結合され、第１のインターリーブ出力の少なくとも１つの狭帯域時間信号をマスキングするように構成される。合成フィルタバンクが、このマスクに結合される。合成フィルタバンクは、マスキングされた第１のインターリーブ出力を変換およびフィルタリングして、第２の帯域幅を有する出力信号を構築するための第２のインターリーブ出力を生成するように構成される。可変帯域幅フィルタリングにおいて、第２の帯域幅は第１の帯域幅とは異なる。
【０００５】
任意選択で、解析フィルタバンクは、パスフィルタからそれぞれ出力される部分区間のセットをマージして、マージ出力を生成するように構成してもよい。
【０００６】
任意選択で、解析フィルタバンクは、マージ出力に逆フーリエ変換を実行して、第１のインターリーブ出力を供給するために、この信号をベースバンドにダウンサンプリングするように構成してもよい。
【０００７】
任意選択で、解析フィルタバンクは、入力信号をフィルタリングし部分区間のセットにするためのパスフィルタ用の、複数の多相フィルタバンクと、複数の多相フィルタバンクに結合され、部分区間のセットをマージして、マージ出力を生成するように構成されたバタフライマージブロックと、バタフライマージブロックに結合され、第１のインターリーブ出力を生成するためにこのマージ出力をベースバンドにダウンサンプリングするように構成された逆高速フーリエ変換ブロックとを含んでもよい。部分区間のセットおよびマージ出力のそれぞれは、正整数Ｐにおいて、それぞれＰ個のパスの長さである。
【０００８】
任意選択で、合成フィルタバンクは、マスキングされた第１のインターリーブ出力に逆フーリエ変換を実行し、様々な帯域幅のサブバンドにおいて等間隔の中心周波数で構成成分の狭帯域時間信号にアップサンプリングして、第２のインターリーブ出力を生成するように構成してもよい。
【０００９】
任意選択で、合成フィルタバンクは、マスキングされた第１のインターリーブ出力を、構成成分の狭帯域時間信号にアップサンプリングして、第２のインターリーブ出力を供給するように構成された逆高速フーリエ変換ブロックと、この逆高速フーリエ変換ブロックに結合され、第２のインターリーブ出力のチャネル化された成分をそれぞれフィルタリングするように構成された多相フィルタバンクとを含んでもよい。
【００１０】
任意選択で、解析フィルタバンクは、パスフィルタからの部分区間のセットにそれぞれ逆フーリエ変換を実行して、それぞれ様々な帯域幅に関連する狭帯域時間出力の対応するセットを提供するように構成してもよい。マスクは、解析フィルタバンクに結合してもよく、また狭帯域時間出力のセットをインターリーブして、第１のインターリーブ出力を生成するように構成してもよく、第１のインターリーブ出力のうち少なくとも１つの狭帯域時間信号がマスキングされる。部分区間のセットおよび狭帯域時間出力のセットのそれぞれは、正整数Ｐにおいて、それぞれＰ個のパスの長さでもよい。
【００１１】
任意選択で、解析フィルタバンクおよび合成フィルタバンクはそれぞれ、非最大デシメーション済みの解析フィルタバンクおよび非最大デシメーション済みの合成フィルタバンクでもよい。
【００１２】
装置は一般に、可変帯域幅フィルタリングに関する。このような装置では、第１のチャネライザが、第１の帯域幅を有する入力信号を受信するように構成され、この入力信号をフィルタリングおよび変換して、インターリーブ出力の少なくとも１つの成分がマスキングされた状態でこのインターリーブ出力を生成するように構成される。このインターリーブ出力は、内部に様々な帯域幅を有する。第２のチャネライザは、第１のチャネライザと縦続接続されており、マスキングされたインターリーブ出力を変換およびフィルタリングし、そこから出力信号を構築するように構成される。可変帯域幅フィルタリングにおいて、出力信号は、第１の帯域幅とは異なる第２の帯域幅を有する。
【００１３】
任意選択で、第１のチャネライザは、解析フィルタバンク結合された入力コミュテータを含んでもよい。入力コミュテータは、入力信号を解析フィルタバンクに転流するように構成してもよく、この解析フィルタバンクは、転流済み入力信号をフィルタリングし、様々な帯域幅を有する部分区間のセットにして、インターリーブ出力を生成するように構成してもよい。
【００１４】
任意選択で、解析フィルタバンクは、入力コミュテータに結合された、互いに異なる帯域幅を有する複数のパスフィルタを含んでもよく、様々な帯域幅を有する部分区間のセットをそれぞれ生成するために、転流済み入力信号をフィルタリングするように構成してもよい。マージブロックは、複数のパスフィルタに結合してもよく、また部分区間のセットをマージして、マージ出力を生成するように構成してもよい。第１の逆フーリエ変換ブロックは、マージブロックに結合してもよく、またマージ出力を変換してインターリーブ出力を生成するように構成してもよい。マスクは、第１の逆フーリエ変換ブロックに結合してもよく、またインターリーブ出力の少なくとも１つの成分として、少なくとも１つの部分区間をマスキングするように構成してもよい。
【００１５】
任意選択で、第２のチャネライザは、マスクに結合された合成フィルタバンクを含んでもよく、またマスキングされたインターリーブ出力を変換およびフィルタリングして、フィルタリング済みサンプルを生成するように構成してもよい。出力コミュテータは、合成フィルタバンクに結合してもよく、またフィルタリング済みサンプルを出力コミュテータのコンバイナに転流して、出力信号を構築するように構成してもよい。
【００１６】
任意選択で、インターリーブ出力は第１のインターリーブ出力でもよく、合成フィルタバンクは、マスクに結合され、マスキングされたインターリーブ出力を第２のインターリーブ出力に変換するように構成された第２の逆フーリエ変換ブロックと、第２の逆フーリエ変換ブロックに結合され、第２のインターリーブ出力をフィルタリングして、第２のインターリーブ出力のチャネル化された成分のためのフィルタリング済みサンプルを生成するように構成されたパスフィルタとを含んでもよい。
【００１７】
任意選択で、入力コミュテータおよび出力コミュテータは、同じサンプルレートを有する。
【００１８】
任意選択で、解析フィルタバンクおよび合成フィルタバンクはそれぞれ、非最大デシメーション済みの解析フィルタバンクおよび非最大デシメーション済みの合成フィルタバンクである。
【００１９】
任意選択で、第１の逆フーリエ変換ブロックは、マージ出力をダウンサンプリングして、マスクを用いてマスキングするために第１のインターリーブ出力をベースバンドで生成するように構成してもよく、第２の逆フーリエ変換ブロックは、マスキングされたインターリーブ出力をアップサンプリングして、第２のインターリーブ出力を生成するように構成してもよい。
【００２０】
任意選択で、入力コミュテータおよび出力コミュテータは、同じ出力サンプルレートを有し、出力信号は、この出力サンプルレートにおいて完全再構築である。
【００２１】
任意選択で、複数のパスフィルタおよび１つのパスフィルタはそれぞれ、入力長および出力長がそれぞれ等しいプロトタイプフィルタの具体例である。
【００２２】
方法は一般に、可変帯域幅フィルタリングに関する。このような方法では、第１の帯域幅を有する入力信号が、第１のチャネライザによって受信され、内部に様々な帯域幅を有するインターリーブ出力が生成される。インターリーブ出力の少なくとも１つの成分がマスキングされる。少なくとも１つの成分がマスキングされた状態のインターリーブ出力が、第２のチャネライザによって受信され、第２の帯域幅を有する出力信号がそこから構築される。第２の帯域幅は、第１の帯域幅とは異なる。出力信号が出力される。
【００２３】
任意選択で、第１のチャネライザの動作は、コミュテータによって、第１のチャネライザの解析フィルタバンクに入力信号を転流するステップと、転流済み入力信号を、解析フィルタバンクを用いてフィルタリングして、様々な帯域幅を有する部分区間のセットを生成して、その少なくとも１つの成分をマスキングするためのインターリーブ出力を生成するステップとを含んでもよい。
【００２４】
以下の、発明を実施するための形態および特許請求の範囲を考察することから、他の特徴が理解されよう。
【００２５】
添付図面には、例示的な（１つもしくは複数の）装置、および／または（１つもしくは複数の）方法が示してある。しかし、添付図面は、特許請求の範囲に記載の範囲を限定するものと解釈すべきではなく、もっぱら説明および理解するためのものである。
【図面の簡単な説明】
【００２６】
【図１】信号処理用の例示的な可変帯域幅フィルタを示すブロック図である。
【図２】信号処理用の別の例示的な可変帯域幅フィルタを示すブロック図である。
【図３】広帯域周波数スパンをカバーする種々の例示的な隣接狭帯域チャネルを示す、周波数対振幅の図である。
【図４】例示的な信号処理フローを示す流れ図である。
【図５】例示的な柱状のフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを示す、簡略化されたブロック図である。
【発明を実施するための形態】
【００２７】
以下の説明では、本明細書に記載の具体例をより完全に説明するため、数多くの具体的な詳細について述べる。しかし、１つもしくは複数の他の例、および／またはこれらの例の変形形態は、以下に述べるあらゆる具体的な詳細を用いることなく実施してもよいことが、当業者には明白になるはずである。その他の例では、本明細書における各例の説明を曖昧にしないよう、よく知られた特徴については詳細に説明しなかった。説明を容易にするために、同じ番号のラベルを様々な図に使用して同じアイテムを指すが、代替例においては、これらの例は異なっていてもよい。
【００２８】
例示的な（１つもしくは複数の）装置、および／または（１つもしくは複数の）方法が本明細書に記載されている。用語「例示的」は、本明細書では、「実例、事例、または例示として働く」ことを意味するように使用されることを理解されたい。本明細書で「例示的」と記述されたいかなる例または特徴も、必ずしも、好ましいものとして、または他の例もしくは特徴に勝るほど有利なものとして解釈されるものではない。
【００２９】
いくつかの図で例示的に示した各例を説明する前に、さらに理解を進めるために一般的な導入説明をおこなう。
【００３０】
従来のマルチタップフィルタを使用するのではなく、多相フィルタバンク（「多相フィルタ」）および逆フーリエ変換（「ＩＦＴ」）ブロックを使用して、信号をチャネル化してもよい。以上から、最大デシメーション多相変換器が、信号を分割して、Ｍ個のサブバンドを生成してもよい。したがって、解析フィルタバンクは、入力信号を、間隔が等しく帯域幅が等しいＭ個のサブバンドチャネルにチャネル化し、次いで、このようなＭ個の等しいサブバンドチャネルのサブセットＫを使用し、多相変換合成フィルタバンクを使用して複合広帯域チャネルを再構築してもよい。しかし、エイリアシング、振幅ひずみ、および／または位相ひずみを回避するためには、従来、このような再構築が正確でなければならない。この正確な再構築は、「完全再構築」すなわち「ＰＲ」として知られている。
【００３１】
場合によっては、目標の出力帯域幅は、著しいエイリアシング、振幅ひずみ、および／または位相ひずみが問題となることなく再構築することができる所望の出力帯域幅と正確に一致しない場合がある。以上から、多相フィルタバンク、または多相変換の多相フィルタは、このような信号処理用途にとって十分にきめ細かいものではない場合がある。
【００３２】
解析フィルタバンクは、Ｍ１パスフィルタ、およびサンプリングされたデータフーリエ変換、すなわちＭ１パス多相フィルタおよびＭ１ポイント離散逆フーリエ変換（「ＩＤＦＴ」）、ならびに合成フィルタバンクとして実現してもよく、Ｍ２ポイントＩＤＦＴおよびＭ２パス多相フィルタとして実現してもよく、これを使用し、Ｋ個のサブフィルタを組み合わせて、所望の複合出力帯域幅を有する単一のフィルタを実現してもよい。Ｍ２、すなわち出力合成フィルタバンクのパスの整数は、Ｍ１、すなわち入力合成フィルタバンクのパスの整数に等しくてもよく、このＭ１よりも小さくても、または大きくてもよい。ある用途での比率Ｍ２／Ｍ１は、合成フィルタバンクからの出力サンプルレートと、解析フィルタバンクの入力サンプルレートとの比率と一致してもよい。
【００３３】
解析フィルタバンクは、等しくまた等間隔の帯域のサブバンドへの入力信号の非最大デシメーションを使用して、このようなサブバンドを用いて合成フィルタバンクによって出力信号を再構築してもよい。残念ながら、目標の出力帯域幅が、このような非最大デシメーション済みのサブバンドの最も外側の２つのサブバンドの外縁部と正確に一致しない場合、または、このような非最大デシメーション済みのサブバンドのサブセットの、最も外側の２つのサブバンドの外縁部、たとえば、このような目標の出力帯域幅の通過帯域に対応する最も外側の負のサブバンドおよび最も外側の正のサブバンドと正確に一致しない場合、その結果、Ｋ個の組み立てられたサブバンドによって形成されるフィルタは、そのフィルタ設計の制約条件を満たさない場合がある。
【００３４】
入力帯域幅と出力帯域幅のこのずれは、外部解析バンクと外部合成バンクの間に、内部解析バンクおよび内部合成バンクを追加することによって対処してもよい。しかし、内部の解析バンクおよび内部の合成バンクをこうして追加すると、信号処理チェーンに遅延が加わることになり、用途によってはこのような追加遅延を許容できない場合がある。
【００３５】
以下でさらに詳細に述べるように、等しくサイズ調整されたサブバンドを設けるのではなく、互いにインターリーブするように様々な帯域幅のサブバンドが生成される。相補的な帯域にどの程度の減算または加算を加えるかを調整することにより、再構築された信号の各帯域の外縁部は、出力信号の通過帯域に正確に位置合せすることができる。したがって、以下でさらに詳細に述べるような可変帯域幅パスフィルタは、それだけには限らないがマルチレート信号処理用途を含む信号処理用途で使用してもよい。
【００３６】
前述の一般的な理解を念頭に置いて、可変帯域幅フィルタリング向けの様々な構成を、以下で全体的に説明する。
【００３７】
図１は、信号処理用の例示的な可変帯域幅フィルタ１００を示すブロック図である。図２は、信号処理用の別の例示的な可変帯域幅フィルタ２００を示すブロック図である。図１および図２を同時に参照して、可変帯域幅フィルタ１００および２００を以下でさらに詳細に説明する。全体として、可変帯域幅フィルタ１００および２００は、デジタル信号処理用途に使用してもよい。このようなデジタル信号処理用途は、データの送信および／または受信を含んでもよい。さらに、このような可変帯域幅フィルタ１００および２００は、広帯域デジタル送信機、受信機、および／または送受信機で使用してもよい。
【００３８】
可変帯域幅フィルタ１００および２００はそれぞれ、解析ブロック１４０および解析ブロック２４０を含んでもよい。本明細書に記載の解析ブロック１４０および２４０は、解析フィルタの対、および１つまたは複数のＩＤＦＴを含んでもよい。しかし、より一般的には、解析ブロック１４０および２４０は、それぞれ解析フィルタバンクでもよい。
【００３９】
入力信号１０１は、マルチキャリアまたはマルチバンドの信号など、コンポジット信号でもよい。さらに、入力信号１０１は、マルチレート用途向けのコンポジット信号でもよい。明確にするために、また限定することなく、入力信号１０１は、入力帯域幅１４２を有する通過帯域１４１を有するものと仮定する。可変帯域幅フィルタ１００および２００は、様々な出力帯域幅向けに調整できるので、このような可変帯域幅フィルタは、任意の帯域幅のマルチレート用途に適したものにすることができる。
【００４０】
解析ブロック１４０および２４０はそれぞれ、入力信号１０１をフィルタリングして、少なくとも２組の部分区間またはサブバンドの、一般的にフィルタリングされたサンプルを生成するための、少なくとも２つのＭ１パスフィルタ、すなわちパスフィルタ（「ＰＦ」）１１２およびＰＦ１２２を含む。この例では、フィルタリング済みサンプルのセット、または部分区間のセット、または時間サブバンド１０２および１０３のセットを、ＰＦ１１２および１２２からそれぞれ出力してもよい。
【００４１】
可変帯域幅フィルタ１００および２００はそれぞれ時間領域で動作し、したがって、例示的な時間間隔および部分区間を以下でさらに詳細に説明する。しかし、可変帯域幅フィルタ１００および２００の周波数領域での説明の観点から、その動作を理解することは比較的容易になることがあり、したがって、例示的な帯域およびサブバンドについても以下に述べる。
【００４２】
ＰＦ１１２およびＰＦ１２２は、可変帯域幅フィルタ１００および２００からのインターリーブ出力１０８を供給するように、様々な出力帯域幅に関連している。以下でさらに詳細に述べるように、インターリーブ出力１０８は、入力帯域幅１４２に等しい総合帯域幅を有していてもまたはいなくてもよい。
【００４３】
この例示的な実装形態では、解析ブロック１４０は、少なくとも２つのパスフィルタに対応する少なくとも２つのＩＤＦＴブロック１１３および１２３を含む。解析ブロック１４０とは対照的に、解析ブロック２４０は、この解析ブロック２４０の全てのパスフィルタについて、マージブロック２１２および単一のＩＤＦＴブロック２１３を含む。これらの例では、解析ブロック１４０のＩＤＦＴブロックが、ＰＦ１１２およびＰＦ１２２に対応する逆高速フーリエ変換（「ＩＦＦＴ」）ブロック１１３および１２３として実装され、解析ブロック２４０のＩＤＦＴブロックが、ＰＦ１１２と１２２の両方のＩＦＦＴブロック２１３として実装される。
【００４４】
解析ブロック１４０および２４０は、それぞれチャネライザ１１０および２１０のものでもよい。チャネライザ１１０および２１０のそれぞれは、入力コミュテータ１１１を含んでもよい。コミュテータ１１１は、入力信号１０１を受信して、ＰＦ１１２および１２２の入力ポート１１４に転流するように結合してもよい。以上から、コミュテータ１１１は、全体として上向き矢印１１６で示してあるように、入力信号１０１をＰＦ１１２および１２２の入力ポート１４にそれぞれ転流するための入力サンプルレートを有する。この例では、全体として矢印１３６で示してあるように、出力コミュテータ１３３のサンプルレートは、入力コミュテータ１１１のサンプルレートと同じである。しかし、他の実装形態では、可変帯域幅フィルタ１００および２００による総合的なアップサンプリングまたはダウンサンプリングなどにおいて、これらの入力サンプルレートおよび出力サンプルレートは互いに異なっていてもよい。
【００４５】
ＰＦ１１２は、通過帯域１４１の周波数成分に関連するフィルタリング済みサンプルまたは部分区間１０２を提供するための第１の帯域でフィルタリングし、フィルタリング済みサンプル１０２をこのような通過帯域１４１のこうした周波数成分にそれぞれ関連するチャネルにチャネル化するように構成される。
【００４６】
ＰＦ１２２は、通過帯域１４１の周波数成分に関連するフィルタリング済みサンプルまたは部分区間１０３を提供するための第２の帯域でフィルタリングし、フィルタリング済みサンプル１０３をこのような通過帯域１４１のこうした周波数成分にそれぞれ関連するチャネルにチャネル化するように構成される。この例では、ＰＦ１１２のフィルタリング帯域すなわち帯域幅は、ＰＦ１２２のフィルタリング帯域すなわち帯域幅よりも狭い。
【００４７】
以上から、チャネライザ１１０および２１０は、チャネルクロスオーバ周波数が、等間隔に空いた隣接チャネル中心周波数の中間の周波数以外の位置に存在できるようにするよう構成してもよい。公称中点位置からのこのようなクロスオーバ周波数シフトを有するには、このようなチャネライザ１１０および２１０の内部帯域幅が全て均一とは限らない。したがって、隣接チャネル中心周波数は、やはり互いに等間隔に離れていてもよいが、このような隣接チャネルのクロスオーバ周波数は、このような隣接チャネル中心周波数の中点には配置されない。
【００４８】
以下に記載の例では、それだけには限らないが、ＰＦ１１２の偶数インデックス付きチャネルフィルタを含む、ＰＦ１１２のチャネルフィルタの帯域幅は、一般にβまたは（１−β）と表される量だけ減少し、それだけには限らないが、ＰＦ１１２の奇数インデックス付きチャネルフィルタを含む、ＰＦ１２２のチャネルフィルタの帯域幅は、一般にβまたは（１＋β）と表されるのと同じ量だけ増加する。別の実装形態では、それだけには限らないが、ＰＦ１１２の偶数インデックス付きチャネルフィルタを含む、ＰＦ１１２のチャネルフィルタの帯域幅は、一般にβまたは（１＋β）と表される量だけ増加してもよく、それだけには限らないが、ＰＦ１１２の奇数インデックス付きチャネルフィルタを含む、ＰＦ１２２のチャネルフィルタの帯域幅は、一般にβまたは（１−β）と表されるのと同じ量だけ減少する。
【００４９】
以上から、図３を参照すると、本明細書での説明による種々の例示的なチャネルスペクトル、ならびに対比するための従来のスペクトル３０を示す、周波数３０１対振幅３０２の図が示してある。可変帯域幅フィルタ１００および２００は時間領域で動作するが、説明を明確にするために、これらのスペクトルは周波数領域において例示的に示してある。図１〜図３を同時に参照すると、図３のスペクトルの例、ならびに図１および図２の可変帯域幅フィルタ１００および２００それぞれが、さらに説明してある。
【００５０】
入力信号１０１は、可変帯域幅フィルタ１００および２００の出力信号１３９の帯域幅３１０よりも広い帯域幅１４２を有してもよい。比較するため、中点クロスオーバ３１および中心周波数３１２を有する等しい帯域幅のサブバンド３５の、従来の分割されたスペクトル３０には、ターゲット出力帯域幅３１０の外縁部と位置が揃っている外側サブバンド３５の外側縁部がなくてもよい。したがって、このような従来の分割されたスペクトル３０は、ＰＲ用のマルチレート用途にとって十分にきめ細かいものではない場合がある。
【００５１】
しかし、相対的に広い帯域３２０や相対的に狭い帯域３３０など、様々な帯域幅の帯域が交互に並んでいるマージ出力２０４には、ターゲット出力帯域幅３１０の外縁部と位置が揃っている外側サブバンド３３０または３２０の外側縁部があってもよい。一般に、このようなきめ細かさは、外側サブバンドの外縁部を位置合せするために、一般にβと表される量を調整することによって実現することができる。したがって、クロスオーバ３１１は、中点クロスオーバ３１から離れるようにシフトしてもよいが、出力信号１０９（「インターリーブ出力１０９」）および２０４（「マージ出力２０４」）、ならびに比較のための図３の従来のスペクトル３０の、サブバンドの中心周波数３１２は変化しない。
【００５２】
時間領域において時系列を形成することのある一定のスパンの帯域の外部帯域の外縁部を位置合せするために、インターリーブ出力信号１０８において複数のＸ２３８で全体的に示してあるように、位置合せされた外部帯域を超える帯域は間引きまたはマスキングしてもよい。したがって、ベースバンドでのインターリーブ出力信号１０８の少なくとも１つの選択された成分２３８、ならびに対応するインターリーブ出力１０９は、マスク１３８を用いてマスキングしてもよく、このマスクは、たとえばバイナリマスクでもよい。インターリーブ出力１０９の外部帯域、この例では相対的に狭い外部サブバンド３３０の外縁部は、出力信号１３９の通過帯域すなわち帯域幅３１０の外縁部に位置合せされる。
【００５３】
この実装形態では、ＰＦ１１２および１２２からそれぞれ出力される、隣接した相補的な帯域幅のチャネルは、入力の長さと出力の長さが等しいプロトタイプフィルタを有してもよい。すなわち、ＰＦ１１２および１２２のそれぞれにおいて、Ｐ個のパス入力およびＰ個のパス出力が存在してもよい。ＰＦ１１２および１２２、すなわち、チャネルフィルタの帯域幅が相対的に狭いＰＦ１１２、およびチャネルフィルタの帯域幅が相対的に広いＰＦ１２２を有するデュアル解析フィルタバンクは、同じ時間領域のウィンドウによってウィンドウ処理してもよい。帯域幅が相対的に狭いチャネルフィルタと、相対的に広いチャネルフィルタとは、両方ともナイキストフィルタでもよい。より具体的には、ナイキストフィルタバンクは、完全再構築の特性向けのスペクトル情報を保存するように構成してもよい。以上から、ＰＦ１１２および１２２は、それぞれの多相フィルタバンクを含んでもよい。インターリーブ出力１０９のサブバンド３２０および３３０を使用し、合計を再構築して、帯域幅３１０を有する出力信号１３９を供給してもよい。本明細書のこの例では、サブバンド３２０は偶数のサブバンドであり、サブバンド３３０は奇数のサブバンドであるが、別の実装形態では、相対的に狭いサブバンドと相対的に広いサブバンドについて、偶数のサブバンドと奇数のサブバンドを逆にしてもよい。さらに、別の実装形態では、インターリーブ出力１０９の最も外側の帯域は、相対的に広いサブバンド３２０でもよい。
【００５４】
本明細書に記載の例では、チャネライザ１１０および２１０は、それぞれ２組のインターリーブされた相補的な帯域幅のチャネルを有してもよい。しかし、他の実装形態では、３つ以上の異なる帯域を有するチャネライザ、すなわち、３つ以上の異なる帯域幅のインターリーブされたチャネルを有するチャネライザは、少なくともパスフィルタの数を増やして、チャネルフィルタバンク用の３つ以上の異なる帯域幅を設けることにより、本発明の説明に従って実装してもよい。
【００５５】
チャネライザ１１０は、チャネル化された部分区間またはフィルタリング済みのサンプル１０２および１０３を受信して、構成成分の狭帯域時間信号に変換するための、ＩＦＦＴブロック１１３および１２３をそれぞれ含む。チャネライザ２１０は、チャネル化された部分区間またはフィルタリング済みのサンプル１０２および１０３を受信するためのマージブロック２１２を含み、このマージブロック２１２からのマージ出力２０４を受信して、狭帯域時間信号に変換するためのＩＦＦＴブロック２１３を含む。周波数領域では、フィルタリング済みのサンプル１０２および１０３は、サブバンド信号と考えてもよい。
【００５６】
チャネライザ１１０を参照すると、ＰＦ１１２および１２２からそれぞれ出力される、チャネル化されたフィルタリング済みのサンプル１０２および１０３を、それぞれＩＦＦＴ１１３および１２３に入力してもよい。ＰＦ１１２および１２２の入力および出力は、Ｐ個のパスまたはインデックスの長さでもよく、ＩＦＦＴ１１３および１２３の入力および出力は、同様にＰ個のパスの長さでもよい。ＩＦＦＴ１１３は、相対的に狭い帯域幅のフィルタリング済みサンプル向けに、狭帯域時間出力１０４を出力してもよく、相対的に広い帯域幅のフィルタリング済みサンプル向けに、狭帯域時間出力１０５を出力してもよい。
【００５７】
この例では、１組の偶数インデックス付きチャネルビン出力１０６、すなわち狭帯域時間出力１０４のサブセット、および１組の奇数インデックス付きチャネルビン出力１０７、すなわち狭帯域時間出力１０５のサブセットは、互いにインターリーブされて、チャネライザ１１０の解析ブロック１４０からのＰ個のパスのインターリーブ出力１０８を供給してもよい。以下でさらに詳しく述べるように、解析ブロック１４０からのインターリーブ出力１０８は、可変帯域幅フィルタ１００のチャネライザ１１０と縦続接続されたチャネライザ１３０の合成ブロック１５０に入力してもよい。
【００５８】
ＦＰＧＡまたは他のプログラムで構成可能な実装形態では、チャネライザ１１０は、プログラム可能な配線を介してチャネライザ１３０に結合し、バイナリマスク１３８を設けて、出力１０６および１０７のインターリーブを実現してもよい。任意選択で、専用の配線を使用して、バイナリマスク１３８を設けてもよい。たとえば、ＡＳＩＣまたは他の形式のＩＣは、専用の配線を使用して、バイナリマスク１３８を設けてもよい。任意選択で、バイナリマスク１３８は、ＩＦＦＴ１３１への各入力ポートの前にマルチプレクサを配置することによって実現してもよく、ここで、このようなマルチプレクサへの１つの入力は、論理値０に配線してもよく、このようなマルチプレクサへの別の入力は、ＩＦＦＴ１１３またはＩＦＦＴ１２３のいずれかからの出力に配線してもよい。この構成では、マルチプレクサ制御選択信号を使用して、チャネルをマスクしてもよく、またはチャネルを通過させてもよい。バイナリマスク１３８は、チャネライザ１１０の一部として含まれてもよい。
【００５９】
この例ではＸ２３８で全体的に示してあるように、プログラム可能な配線を使用してバイナリマスク１３８を設けることで、狭帯域時間出力１０４および／または１０５に関連する１つまたは複数の時間間隔、すなわち１つまたは複数の周波数成分を間引きまたはマスキングしてもよい。しかし、他の実装形態では、専用の配線および／または多重化入力を用いて、このような間引きＸを実装してもよい。さらに別の例では、入力帯域幅１４２と比較して可変帯域幅フィルタ１００の出力信号１３９の出力帯域幅を狭めるために、インターリーブ出力１０８の最上部帯域および最下部帯域を間引きまたはマスキングしてもよく、すなわちＩＦＦＴ１３１に接続されず、ＩＦＦＴ１３１から選択的にブロックされるか、プログラム可能にブロックされてもよい。さらに、１つまたは複数の帯域の間引き／マスキングは、最も外側の帯域に限定されず、このような最上部帯域および最下部帯域、ならびに／またはその組合せに対して、１つまたは複数の内部帯域を含んでもよい。間引き／マスキングの一例を、図２を参照してさらに詳しく説明する。
【００６０】
チャネライザ２１０を参照すると、コンバイナすなわちマージブロック２１２を結合して、チャネル化されたフィルタリング済みのサンプル１０２および１０３を受信してもよい。マージブロック２１２は、チャネル化されたフィルタリング済みサンプル１０２と、チャネル化されたフィルタリング済みサンプル１０３とをマージして、マージブロック２１２からマージ出力２０４を供給するように構成してもよい。マージ出力２０４は、通過帯域１４１に対応するスペクトル情報を有してもよい。たとえば、マージ出力２０４は、帯域幅１４２と同じ総合帯域幅を有してもよい。
【００６１】
帯域幅が互いに異なる２つの帯域でのこの実装形態では、それぞれＰＦ１１２および１２２からの交互に並んだ帯域からの情報が使用され、マージ出力２０４は、Ｐ個のパスの長さまたは幅でもよい。以上から、フィルタリング済みのサンプル１０２および１０３の、Ｐ個のパス長の２つのＰＦ出力からの交互に並んだビンが使用されるとき、Ｐが偶数である場合、ＰＦ１１２および１２２の出力は、マージブロック２１２によって処理され、バタフライセグメント、すなわちこの例ではバタフライマージブロックの合計および差分を形成して、Ｐ個のパス長の単一のＩＦＦＴブロック２１３とインターリーブ済みのチャネルフィルタ出力とを結合してもよい。したがって、マージブロック２１２は、ＰＦ１１２および１２２のそれぞれからのＰ個の出力をマージして、Ｐ個の長さのマージまたは結合された出力２０４を供給するための１組のＰ／２バタフライコンバイナ（「バタフライ」として知られている）を含んでもよく、出力１０２および１０３の相対的に狭い帯域および相対的に広い帯域のインターリーブを表す。
【００６２】
この例では、フィルタリング済みサンプル１０２からの偶数インデックス付きチャネルビンの出力、およびフィルタリング済みサンプル１０３からの奇数インデックス付きチャネルビンの出力が、マージブロック２１２によって互いにバタフライマージされて、ＩＦＦＴブロック２１３にマージ出力２０４を供給してもよい。ＩＦＦＴブロック２１３は、Ｐ個のパス長の入力を有してもよく、マージ出力２０４を受信して、このマージ出力２０４を、インターリーブ出力１０８として狭帯域時間信号に変換するように結合してもよい。
【００６３】
以上から、ＩＦＦＴブロック２１３は、マージ出力２０４をダウンサンプリングして、インターリーブ出力１０８としてベースバンドにエイリアシングされる狭帯域時間信号として、ダウンサンプリング済みサンプルを供給してもよい。帯域幅１４２は広帯域デジタル信号でもよいが、マージ出力２０４の様々な帯域幅の交互に並んだ帯域は、このようなダウンサンプリングにおいては狭帯域である。同様に、インターリーブ出力１０８の交互に並んだ相対的に狭い帯域および相対的に広い帯域の狭帯域時間信号は、アップサンプリングにおいては狭帯域である。この例では、Ｍ／２および２Ｍのダウンサンプリングおよびアップサンプリングが使用されるが、他の例では、ダウンサンプリングおよびアップサンプリング用の他の係数を使用してもよい。
【００６４】
ＩＦＦＴ２１３は、ベースバンドにエイリアシングするため、インターリーブ出力１０８のこのようなＰ−ｎ個の狭帯域時間信号をダウンサンプリングしてもよい。ＩＦＦＴ２１３はさらに、ダウンサンプリングにおいて発生する不要なエイリアシングを相殺するために位相コヒーレンスの合計を提供し、このようなＰ−ｎ個の狭帯域時間信号のそれぞれをベースバンドにエイリアシングしてもよい。ＩＦＦＴ２１３と同様に、ＩＦＦＴ１１３および１２３は、ベースバンドにエイリアシングするため、同様のダウンサンプリングおよび相殺の動作を実行してもよい。
【００６５】
ＦＰＧＡまたは他のプログラムで構成可能な実装形態では、チャネライザ２１０は、プログラム可能な配線を介してチャネライザ１３０に結合し、バイナリマスク１３８を設けて、この例ではＩＦＦＴ２１３の出力を間引いてもよい。任意選択で、ＡＳＩＣまたは他のＩＣなどの専用配線を使用して、バイナリマスク１３８を設けてもよい。バイナリマスク１３８は、チャネライザ２１０の一部として含まれてもよい。
【００６６】
この例では複数のＸ２３８で全体的に示してあるように、プログラム可能な配線を使用してバイナリマスク１３８を設けることで、インターリーブ出力１０８の狭帯域時間信号の１つまたは複数の時間間隔、すなわち１つまたは複数の周波数成分を間引いてもよい。この例では、入力帯域幅１４２と比較して可変帯域幅フィルタ２００の出力信号１３９の出力帯域幅を狭めるために、全体として上端および下端の複数のＸ２３８で示してあるように、インターリーブ出力１０８の最上部帯域および最下部帯域を間引いてもよく、すなわちＩＦＦＴ１３１に接続されなくてもよい。さらに、１つまたは複数の帯域の間引きは、最も外側の帯域に限定されず、このような最上部帯域および最下部帯域に対して、１つまたは複数の内部帯域を含んでもよい。したがって、ＩＦＦＴ２１３および１３１は両方とも、Ｐ個のパスの入力およびＰ個のパスの出力を有しているが、ＩＦＦＴ２１３のこのようなＰ個のパスの出力の全て、およびそれに応じて、ＩＦＦＴ１３１のこのようなＰ個のパスの入力の全てが、それぞれ互いに結合されなくてもよい。
【００６７】
入力チャネライザ１１０または２１０は、出力チャネライザ１３０に結合されてもよい。チャネライザ１３０は、合成フィルタまたは合成フィルタバンク（「合成ブロック」）１５０、および出力コミュテータ１３３を含んでもよい。合成ブロック１５０は、ＩＦＦＴ１３１およびＰＦ１３２を含んでもよい。ＩＦＦＴ１３１およびＰＦ１３２は両方とも、Ｐ個のパスの入力およびＰ個のパスの出力を有してもよい。解析ブロック１４０または２４０のいずれかなどの解析フィルタと、マスク１３８と、合成ブロック１５０などの合成フィルタとの組合せを使用して、可変帯域幅解析／合成フィルタ１９９を設けてもよい。
【００６８】
ＩＦＦＴ１３１は、出力信号１３９を供給するための入力帯域幅の帯域幅を調整するために、もしあればバイナリマスク１３８によって、間引きの数を示す正整数ｎに対して、Ｐ−ｎ個の狭帯域時間信号、またはインターリーブ出力１０８のダウンサンプリング済みサンプルを受信してもよい。ＩＦＦＴ１３１は、Ｐ個のアップサンプリング済みサンプルまたは狭帯域時間信号を供給して、インターリーブ出力１０８のこのようなＰ−ｎ個のダウンサンプリング済みサンプルにインターリーブ出力１０９を供給してもよい。ＩＦＦＴ１３１は、インターリーブ出力１０８のこのようなＰ−ｎ個の狭帯域時間信号を、それぞれそのベースバンド周波数ビンにエイリアシングして、対応する中心周波数に対して等しい周波数距離で互いに間隔を置いている、交互に並んだ相対的に狭い帯域および相対的に広い帯域のインターリーブ出力１０９を供給してもよい。
【００６９】
合成または再構築するために、ＩＦＦＴ１３１は、スペクトル間隔にエイリアシングするために、インターリーブ出力１０８の狭帯域時間信号をアップサンプリングして、インターリーブ出力１０９を供給してもよい。この例では、インターリーブ出力１０９は、等間隔の中心周波数を有する交互に並んだ相対的に狭い帯域および相対的に広い帯域に対応する、交互に並んだ時間間隔と考えてもよい。インターリーブ出力１０９の狭帯域時間信号を、入力信号１０１の選択された成分を再構築するのに使用して、入力信号１０１の帯域幅１４２よりも狭い出力信号１３９の出力帯域幅を実現してもよい。ＩＦＦＴ１３１は、インターリーブ出力１０９の狭帯域時間信号のそれぞれについて、スペクトル間隔の中心周波数それぞれへのエイリアシングを可能にしながら、アップサンプリングで発生する不要なエイリアシングを相殺するために位相コヒーレンスの合計を提供してもよい。
【００７０】
ＰＦ１３２は、インターリーブ出力１０９のアップサンプリング済みサンプルを受信して、フィルタリングされたアップサンプリング済みサンプル１３５を供給するように結合してもよい。ＰＦ１３２は、インターリーブ出力１０９のチャネル化された狭帯域時間信号を受信し、これをそれぞれフィルタリングして、フィルタリング済みスペクトル間隔、一般にはこれに対応するフィルタリングされたアップサンプリング済みサンプル１３５を供給するための出力多相フィルタバンクでもよい。
【００７１】
フィルタリングされたアップサンプリング済みサンプル１３５は、出力コミュテータ１３３が受信および転流してもよい。コミュテータ１３３は、フィルタリングされたアップサンプリング済みサンプル１３５を、このコミュテータ１３３の内部または外部にある加算器１３４に転流してもよく、ここで、こうした転流にはサンプリングウィンドウが使用される。加算器１３４は、転流されてフィルタリングされたアップサンプリング済みサンプルを加算して、出力帯域幅を有するインターリーブされた合計または出力信号１３９を供給してもよい。やはり、マルチレート信号処理用途などでは、このような出力帯域幅は入力帯域幅よりも狭い場合がある。
【００７２】
解析ブロック２４０ならびに解析ブロック１４０は、非最大デシメーション済みの解析フィルタバンクなど、非最大デシメーション済みのフィルタを含んでもよい。同様に、合成ブロック１５０は、非最大デシメーション済みの合成フィルタバンクなど、非最大デシメーション済みのフィルタを含んでもよい。この解析ブロックおよび合成ブロックは、広帯域のデジタル信号、ならびに極めて広帯域のデジタル信号向けに使用してもよい。極めて広帯域のデジタル信号では、３ＧＨｚ以上のサンプルレートでサンプルを収集または取得してもよい。以上から、入力コミュテータ１１１および出力コミュテータ１３３は、たとえば同じ数ＧＨｚの出力サンプルレートで動作してもよい。
【００７３】
要約すると、Ｐ個のパスの解析チャネライザ１１０または２１０は、入力信号を、様々な帯域幅の複数のＰ個のパスのＰＦに転流してもよい。Ｐ個のパスの解析チャネライザ１１０または２１０の、ＩＦＦＴまたは単一のＩＦＦＴをそれぞれ使用して、インターリーブ出力を供給してもよい。たとえば、サンプルレートがｆのＰ個のパスの解析チャネライザは、ダウンサンプリング後に、広帯域入力信号を、帯域幅が２ｆ／ＭのＰ個のベースバンド時間信号に分割してもよい。サンプルレートをｆ／Ｍではなく、帯域幅２ｆ／Ｍに上げることによって、チャネル化されたナイキストフィルタは、その帯域縁部で遷移帯域エイリアシングを示さない場合があることを意味する。したがって、非最大デシメーション済みのフィルタバンクは、Ｐ個のパスのフィルタバンク出力からの入力スペクトルのＰＲ用に使用してもよい。バイナリマスクを使用して、可変帯域幅フィルタリング用に合成チャネライザ１３０に入力するため、このようなＰ個のパスの解析チャネライザ１１０または２１０によって、チャネル化された時系列出力のサブセットを選択してもよい。このような合成チャネライザ１３０は、このような選択された複数のストリームまたはチャネル化された時系列をアップサンプリングおよびアップコンバートして、帯域幅を削減した出力時系列を合成する。解析フィルタバンクと合成フィルタバンクを結合するバイナリマスクは、０よりも大きい整数ｋについてｋｆ／Ｍの帯域幅を有するフィルタを合成してもよい。非整数値ｋにおいて、解析フィルタバンクと合成フィルタバンクの間の低帯域幅信号成分の従来の追加の処理を加えて、チャネル幅の非整数倍に対してこのような細かいフィルタ帯域幅を合成してもよいが、これは、信号処理フィルタチェーンに遅延を加える場合がある。
【００７４】
上記説明によれば、可変帯域幅フィルタ１００および２００は、デジタル信号処理用途向けの可変帯域幅フィルタリングに使用してもよく、これは広帯域フィルタリングを含むがそれだけには限定されない。多相フィルタバンクを用いて実装してもよいＰＲの非最大デシメーション済みの解析ブロック１４０および２４０、ならびに合成ブロック１５０を使用し、様々な帯域幅のフィルタリング済みサンプルをインターリーブして、可変帯域幅フィルタ１００および２００を実現してもよい。以上から、プログラム可能で構成可能なハードウェアと組み合わされると、たとえば多重分解能の広帯域ソフトウェア無線を実装することができる。しかし、一般には、本明細書に記載の可変帯域幅フィルタは、任意の信号処理用途、具体的には、処理能力および／または回路オーバヘッドの低減が有用なフィルタリングタスクを有する用途に使用してもよい。
【００７５】
図４は、上記説明による例示的な信号処理フロー４００を示す流れ図である。以上から、図１〜図４を同時に参照して、信号処理フロー４００をさらに説明する。
【００７６】
４０１において、入力信号１０１を第１のチャネライザ１１０または２１０が受信して、様々な帯域幅を内部に有するインターリーブ出力１０８を生成してもよい。やはり、入力信号１０１は、第１の帯域幅１４２を有し、これは広帯域信号向けでもよい。
【００７７】
４０２において、インターリーブ出力１０８の少なくとも１つの選択された成分２３８を、マスク１３８を用いてマスキングしてもよい。やはり、マスク１３８は、バイナリマスクでもよい。
【００７８】
４０３において、マスキングされた少なくとも１つの選択された成分２３８を有するインターリーブ出力１０８は、第２のチャネライザ１３０によって受信されて、そこから出力信号１３９を構築してもよい。したがって、第１のチャネライザ１１０または２１０は入力チャネライザでもよく、第２のチャネライザ１３０は、第１のチャネライザと第２のチャネライザの縦続接続での出力チャネライザでもよい。
【００７９】
出力信号１３９は、第１の帯域幅すなわち入力帯域幅１４２とは異なる、第２の帯域幅すなわち出力帯域幅３１０を有してもよい。４０４において、出力信号１３９は、可変帯域幅フィルタ１００または２００から出力してもよい。
【００８０】
４０１における、第１のチャネライザ１１０または２１０の動作は、４１１および４１２における動作を含んでもよい。４１１において、入力コミュテータ１１１は、それぞれ第１のチャネライザ１１０または２１０の解析フィルタ１４０または２４０に、入力信号１０１を転流してもよい。４１２において、転流された入力信号１０１は、解析フィルタ１４０または２４０を用いてフィルタリングされて様々な帯域幅を有する部分区間のセットにされ、インターリーブ出力１０８を供給して、マスク１３８を用いてその少なくとも１つの選択された成分２３８をマスキングしてもよい。
【００８１】
本明細書に記載の例のうち１つまたは複数の例はＦＰＧＡに実装してもよいので、このようなＩＣを詳細に説明する。しかし、他のタイプのＩＣが本明細書に記載の技術の恩恵を受けてもよいことを理解されたい。
【００８２】
プログラマブル論理デバイス（「ＰＬＤ」）が、よく知られたタイプの集積回路であり、これをプログラムして、指定された論理機能を実行することができる。ＰＬＤの１つのタイプであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、通常、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（「ＩＯＢ」）、構成可能な論理ブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）などを含むことができる。本明細書では、「ｉｎｃｌｕｄｅ」および「ｉｎｃｌｕｄｉｎｇ」は、無制限に含むことを意味する。
【００８３】
各プログラマブルタイルは、通常、プログラマブル相互接続とプログラマブルロジックの両方を含む。プログラマブル相互接続は、通常、プログラマブル相互接続ポイント（「ＰＩＰ」）によって相互接続された、様々な長さの多数の相互接続ラインを含む。プログラマブルロジックは、たとえば、関数発生器、レジスタ、算術論理演算回路などが含まれ得るプログラマブル要素を使用して、ユーザ設計の論理回路を実装する。
【００８４】
プログラマブル相互接続およびプログラマブルロジックは、通常、プログラマブル要素がどのように構成されるのか規定する内部構成メモリセルに構成データの流れをロードすることによってプログラムされる。この構成データは、メモリから（たとえば、外部のＰＲＯＭから）読み取ることができ、または外部装置によってＦＰＧＡに書き込むことができる。次いで、個々のメモリセルの集団状態が、ＦＰＧＡの機能を決定する。
【００８５】
別のタイプのＰＬＤは、複合プログラム可能論理デバイス、すなわちＣＰＬＤである。ＣＰＬＤは、相互接続スイッチマトリクスによってともに入力／出力（「Ｉ／Ｏ」）リソースに接続された、２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）デバイスおよびプログラマブルアレイロジック（「ＰＡＬ」）デバイスで使用される構造と同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは、通常、不揮発性メモリのオンチップに記憶される。ＣＰＬＤによっては、構成データは、不揮発性メモリのオンチップに記憶され、次いで、初期の構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【００８６】
これらのプログラマブル論理デバイス（「ＰＬＤ」）の全てにおいて、デバイスの機能は、その目的でデバイスに提供されるデータビットによって制御される。データビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびある種のＣＰＬＤの場合はスタティックメモリセル）に記憶することができ、不揮発性メモリ（たとえば、ある種のＣＰＬＤの場合はフラッシュメモリ）、または他の任意のタイプのメモリセルに記憶することができる。
【００８７】
他のＰＬＤは、金属層などの処理層を加えることによってプログラムされ、この金属層は、デバイス上の様々な要素をプログラム可能に相互接続する。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤは、他の方式、たとえばヒューズ技術またはアンチヒューズ技術を使用して実装することもできる。用語「ＰＬＤ」および「プログラマブル論理デバイス」は、それだけには限定されないが、これらの例示的なデバイス、ならびに部分的にのみプログラム可能な内包デバイスを含む。たとえば、あるタイプのＰＬＤは、ハードコードされたトランジスタ論理回路と、このハードコードされたトランジスタ論理回路をプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【００８８】
前述の通り、高度なＦＰＧＡは、いくつかの異なるタイプのプログラマブルロジックブロックをアレイ内に含むことができる。たとえば、図５には、マルチギガビット送受信機（「ＭＧＴ」）５０１、構成可能な論理ブロック（「ＣＬＢ」）５０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）５０３、入力／出力ブロック（「ＩＯＢ」）５０４、構成およびクロックの論理回路（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）５０５、デジタル信号処理ブロック（「ＤＳＰ」）５０６、専用の入力／出力ブロック（「Ｉ／Ｏ」）５０７（たとえば、構成ポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログデジタル変換器、システム監視論理回路など他のプログラマブルロジック５０８を含む多数の異なるプログラマブルタイルを含む、ＦＰＧＡアーキテクチャ５００が示してある。ＦＰＧＡによっては、専用プロセッサブロック（「ＰＲＯＣ」）５１０も含んでよい。
【００８９】
ＦＰＧＡによっては、各プログラマブルタイルは、プログラマブル相互接続要素（「ＩＮＩ」）５１１を含み、これは、それぞれの隣接タイルでの対応する相互接続要素との間で、標準化された接続を有する。したがって、プログラマブル相互接続要素をまとめて、例示したＦＰＧＡにおいてプログラマブル相互接続構造を実装する。プログラマブル相互接続要素５１１はまた、図５の上部に含まれる例によって示すように、同じタイル内のプログラマブル論理要素との間での接続を含む。
【００９０】
たとえば、ＣＬＢ５０２は、ユーザロジックに加えて単一のプログラマブル相互接続要素（「ＩＮＴ」）５１１を実装するようにプログラムできる、構成可能な論理要素（「ＣＬＥ」）５１２を含むことができる。ＢＲＡＭ５０３は、１つまたは複数のプログラマブル相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）５１３を含むことができる。通常、タイル内に含まれる相互接続要素の数は、タイルの高さに依存する。図示した実施形態では。ＢＲＡＭタイルは、高さが５つのＣＬＢと同じであるが、他の数（たとえば４）を使用することもできる。ＤＳＰタイル５０６は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）５１４を含むことができる。ＩＯＢ５０４は、たとえば、プログラマブル相互接続要素５１１の１つのインスタンスに加えて、入力／出力論理要素（「ＩＯＬ」）５１５の２つのインスタンスを含むことができる。当業者には明らかになるように、たとえば、Ｉ／Ｏ論理要素５１５に接続された実際のＩ／Ｏパッドは、通常、入力／出力論理要素５１５の領域に限定されない。
【００９１】
図示した実施形態では、（図５に示した）ダイの中心付近の水平領域は、構成、クロック、および他の制御ロジック用に使用される。この水平な領域または列から延在する垂直列５０９は、ＦＰＧＡの幅全体にわたってクロックおよび構成信号を分配するのに使用される。
【００９２】
図５に示したアーキテクチャを利用するＦＰＧＡによっては、ＦＰＧＡの大部分を構築する通常の柱状構造を途中で変更する追加の論理ブロックを含む。この追加の論理ブロックは、プログラマブルブロックおよび／または専用ロジックとすることができる。たとえば、プロセッサブロック５１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。
【００９３】
図５は、例示的なＦＰＧＡアーキテクチャのみを示すものであることに留意されたい。たとえば、行内の論理ブロックの数、行の相対的な幅、行の数および順序、各行に含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、ならびに図５の上部に含まれる相互接続／論理回路の実装形態は、単に例示的なものに過ぎない。たとえば、実際のＦＰＧＡでは、ＣＬＢが表示される場所には、通常、ＣＬＢの隣接する行が２つ以上含まれていて、ユーザロジックの効率的な実装を容易にするが、隣接するＣＬＢ行の数は、ＦＰＧＡの総合的なサイズによって変動する。
【００９４】
例示的な（１つまたは複数の）装置および／または方法についてこれまで説明してきたが、以下の特許請求の範囲およびその均等物によって決定される本発明の範囲から逸脱することなく、本明細書に記載の１つまたは複数の態様によるさらなる他の例を考案してもよい。各ステップをリストアップする各請求項は、このステップのいかなる順序をも意味するものではない。各商標は、そのそれぞれの所有者の財産である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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