(57)【特許請求の範囲】
【請求項１】
入力信号を増幅する増幅回路であって、
前記入力信号の極性を正相または逆相の関係で出力するチョッパスイッチ回路と、
前記チョッパスイッチ回路に接続され、前記チョッパスイッチ回路の出力電圧に基づく出力電流を生成するＶＩ変換回路と、
前記ＶＩ変換回路に接続され、前記ＶＩ変換回路の出力電流に基づいてサンプルし、サンプルした電荷を加算または減算した電荷に基づく電圧を出力するサンプル回路と、
前記サンプル回路に接続され、サンプル回路の出力する電圧をホールドするホールド回路と、を備え、
前記サンプル回路は、前記チョッパスイッチ回路が前記入力信号を正相の関係で出力するときに、前記ＶＩ変換回路の出力電流に基づく電荷をサンプルする第一の容量と、前記チョッパスイッチ回路が前記入力信号を逆相の関係で出力するときに、前記ＶＩ変換回路の出力電流に基づく電荷をサンプルする第二の容量とで構成される容量ペアを備え、
前記容量ペアが並列接続されることに基づき前記第一の容量にサンプルされた電荷と前記第二の容量にサンプルされた電荷とを加算または減算する動作をし、この動作に同期して、前記容量ペアが前記ホールド回路に接続されることにより、前記加算または減算した電荷に基づく電圧を出力することを特徴とする増幅回路。
【請求項２】
前記サンプル回路は、入力端子と前記容量ペアの間と、前記容量ペアと出力端子の間に夫々スイッチを備え、
前記スイッチの端子間にクランプ素子を備えた、
ことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記クランプ素子は、ＰＮ接合で構成された
ことを特徴とする請求項２に記載の増幅回路。
【請求項４】
入力端子に接続された請求項１から３のいずれかに記載の増幅回路と、
前記増幅回路の出力端子に接続された第一の増幅器と、
前記入力端子に接続された第二の増幅器と、
前記第一の増幅器の出力端子と前記第二の増幅器の出力端子に接続された第三の増幅器と、
を備えたことを特徴とするマルチパスネステッドミラー増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣオフセット電圧を低減する増幅回路に関し、クロックに基づく動作に伴う高周波ノイズを低減した増幅回路、及びマルチパスネステッドミラー増幅回路に関する。
【背景技術】
【０００２】
従来、センサの出力信号等の微小信号を扱う増幅回路として、ＤＣオフセット電圧を低減した増幅回路が知られている（例えば、特許文献１参照）。
図６は、従来の増幅回路を示すブロック図である。
従来の増幅回路８０１は、入力端子ＩＮ１及びＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２、チョッパスイッチ回路８３１及び８４１、ＶＩ変換回路８３２、同相帰還回路８３３、ＬＰＦ回路８５１を、備えている。
【０００３】
入力端子ＩＮ１の電位をＶＩＮ１、入力端子ＩＮ２の電位をＶＩＮ２、出力端子ＯＵＴ１の電位をＶＯＵＴ１、出力端子ＯＵＴ２の電位をＶＯＵＴ２とすると、入力信号Ｖｓｉの電圧はＶＩＮ１−ＶＩＮ２、出力電圧ＶｏはＶＯＵＴ１−ＶＯＵＴ２である。
【０００４】
チョッパスイッチ回路８３１は、入力端子ＩＮＡ及びＩＮＢに入力された入力信号Ｖｓｉをクロックに基づき変調して出力端子ＯＵＴＡ及びＯＵＴＢから出力する。ＶＩ変換回路８３２は、入力端子ＩＮＰ及びＩＮＮに入力された変調信号Ｖｓｉを増幅し出力端子ＯＵＴＰ及びＯＵＴＮから出力する。同相帰還回路８３３は、ＶＩ変換回路８３２の出力信号を入力端子ＮＡ及びＮＢから入力して、ＶＩ変換回路８３２の出力端子ＯＵＴＰ及びＯＵＴＮの直流動作点を決定する信号を端子ＣＯＮＴからＶＩ変換回路８３２に出力する。チョッパスイッチ回路８４１は、ＶＩ変換回路８３２から入力端子ＩＮＡ及びＩＮＢに入力された増幅信号Ｖｓｉをクロックに基づき復調して出力端子ＯＵＴＡ及びＯＵＴＢから出力する。ＬＰＦ回路８５１は、チョッパスイッチ回路８４１から入力端子ＩＮ１及びＩＮ２に入力された復調信号Ｖｓｉの高周波ノイズを除去して出力端子ＯＵＴＡ及びＯＵＴＢから出力する。
【０００５】
ここで、ＶＩ変換回路８３２のＤＣ的なオフセット電圧Ｖｎｉとすると、オフセット電圧ＶｎｉはＶＩ変換回路８３２により増幅されチョッパスイッチ回路８４１により変調される。すなわち、ＬＰＦ回路８５１は、信号Ｖｓｉと高周波ノイズに変調されたオフセット電圧Ｖｎｉが入力される。ＬＰＦ回路８５１は高周波成分を減衰するので、出力電圧Ｖｏは高周波ノイズであるオフセット電圧Ｖｎｉ除去されて出力される。
【０００６】
以上の様にして、従来の増幅回路８０１は、オフセット電圧Ｖｎｉの影響を抑えた出力電圧Ｖｏ出力することが出来る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−２１６７０５号公報  図５
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＬＰＦ回路８５１は、抵抗と容量で構成されるが、減衰効果を高めるには抵抗と容量を大きくする必要があるので、チップ面積が増大するという課題があった。
また、ＬＰＦ回路８５１は、減衰効果を高めると入力信号Ｖｓｉに基づく電圧をも減衰させてしまうため、増幅回路としての周波数領域が制約される等の課題があった。
【０００９】
本発明は、以上のような問題を解消するために成されたものであり、チップ面積を増大することなく、かつ周波数特性を犠牲にすることなく、ＤＣ的なオフセット電圧を低減することが可能な増幅回路、及びマルチパスネステッドミラー増幅回路を提供するものである。
【課題を解決するための手段】
【００１０】
入力信号の極性を正相または逆相の関係で出力するチョッパスイッチ回路と、チョッパスイッチ回路に接続され、チョッパスイッチ回路の出力電圧に基づく出力電流を生成するＶＩ変換回路と、ＶＩ変換回路に接続され、前記ＶＩ変換回路の出力電流に基づいてサンプルし、サンプルした電荷を加算または減算した電荷に基づく電圧を出力するサンプル回路と、サンプル回路に接続され、サンプル回路の出力する電圧をホールドするホールド回路と、を備え、前記サンプル回路は、前記チョッパスイッチ回路が前記入力信号を正相の関係で出力するときに、前記ＶＩ変換回路の出力電流に基づく電荷をサンプルする第一の容量と、前記チョッパスイッチ回路が前記入力信号を逆相の関係で出力するときに、前記ＶＩ変換回路の出力電流に基づく電荷をサンプルする第二の容量とで構成される容量ペアを備え、前記容量ペアが並列接続されることに基づき前記第一の容量にサンプルされた電荷と前記第二の容量にサンプルされた電荷とを加算または減算する動作をし、この動作に同期して、前記容量ペアが前記ホールド回路に接続されることにより、前記加算または減算した電荷に基づく電圧を出力する増幅回路。
【００１１】
また、入力端子に接続された上述の増幅回路と、増幅回路の出力端子に接続された第一の増幅器と、入力端子に接続された第二の増幅器と、第一の増幅器の出力端子と第二の増幅器の出力端子に接続された第三の増幅器と、を備えて構成したマルチパスネステッドミラー増幅回路。
【発明の効果】
【００１２】
本発明の増幅回路によれば、抵抗と容量が大きいＬＰＦ回路を必要としないのでチップ面積が増大することなく、かつ周波数特性を犠牲にすることなく、ＤＣオフセット電圧を低減する増幅回路、及びマルチパスネステッドミラー増幅回路を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態の一例を示す増幅回路のブロック図である。
【図２】本実施形態の増幅回路におけるサンプル回路の一例を示すブロック図である。
【図３】本実施形態の増幅回路におけるクロックの一例を示すタイムチャートである。
【図４】本実施形態の増幅回路におけるサンプル回路の他の例を示すブロック図である。
【図５】本実施形態の増幅回路を備えたマルチパスネステッドミラー増幅回路の一例を示すブロック図である。
【図６】従来の増幅回路を示すブロック図である。
【発明を実施するための形態】
【００１４】
図１は、本発明の実施形態の一例を示す増幅回路のブロック図である。
本実施形態の増幅回路１０１は、入力端子ＩＮ１及びＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２、チョッパスイッチ回路１３１、ＶＩ変換回路１３２、同相帰還回路１３３、サンプル回路１３４、ホールド回路１３５、を、備えている。Ｖｎｉは、ＶＩ変換回路１３２の入力端子のオフセット電圧を示す。
【００１５】
チョッパスイッチ回路１３１は、入力端子ＩＮＡ及びＩＮＢが夫々増幅回路１０１の入力端子ＩＮ１及びＩＮ２に接続され、出力端子ＯＵＴＡ及びＯＵＴＢは夫々ＶＩ変換回路１３２の入力端子ＩＮＰ及びＩＮＮに接続される。ＶＩ変換回路１３２は、出力端子ＯＵＴＰは同相帰還回路１３３の入力端子ＮＡとサンプル回路１３４の入力端子ＩＮＸに接続され、出力端子ＯＵＴＮは同相帰還回路１３３の入力端子ＮＢとサンプル回路１３４の入力端子ＩＮＹに接続される。同相帰還回路１３３の出力端子ＣＯＮＴは、ＶＩ変換回路１３２の内部端子に接続される。サンプル回路１３４は、出力端子ＯＵＴＸはホールド回路１３５の第１の端子と増幅回路１０１の出力端子ＯＵＴ１に接続され、出力端子ＯＵＴＹはホールド回路１３５の第２の端子と出力端子ＯＵＴ２に接続される。
【００１６】
チョッパスイッチ回路１３１は、クロックに基づき入力端子ＩＮＡと出力端子ＯＵＴＡが導通され、入力端子ＩＮＢと出力端子ＯＵＴＢが導通される正相状態と、入力端子ＩＮＡと出力端子ＯＵＴＢが導通され、入力端子ＩＮＢと出力端子ＯＵＴＡが導通される逆相状態が選択される。
【００１７】
ＶＩ変換回路１３２は、電圧を電流に変換して出力する。入力端子ＩＮＰの電位をＶＩＮＰ、入力端子ＩＮＮの電位をＶＩＮＮ、出力端子ＯＵＴＰの電位をＶＯＵＴＰ、出力端子ＯＵＴＮの電位をＶＯＵＴＮとする。入力電圧の差（ＶＩＮＰ−ＶＩＮＮ）が正であれば、その大きさが大きいほどより大きな電流が、出力端子ＯＵＴＰからはソースされ、出力端子ＯＵＴＮからはシンクされる。入力電圧の差（ＶＩＮＰ−ＶＩＮＮ）が負であれば、その大きさが大きいほどより大きな電流が、出力端子ＯＵＴＰからはシンクされ、出力端子ＯＵＴＮからはソースされる。ＶＩ変換回路１３２は、出力端子ＯＵＴＰ及びＯＵＴＮに係わるインピーダンスに基づき出力電圧ＶＯＵＴＰ及びＶＯＵＴＮが現れるため、増幅回路と見なすことが出来る。
【００１８】
同相帰還回路１３３は、ＶＩ変換回路１３２の出力信号を入力端子ＮＡ及びＮＢから入力して、ＶＩ変換回路１３２の出力端子ＯＵＴＰ及びＯＵＴＮの直流動作点を決定する信号を端子ＣＯＮＴからＶＩ変換回路１３２に出力する。
【００１９】
サンプル回路１３４は、入力端子ＩＮＸの電位をＶＩＮＸ、入力端子ＩＮＹの電位をＶＩＮＹ、出力端子ＯＵＴＸの電位をＶＯＵＴＸ、出力端子ＯＵＴＹの電位をＶＯＵＴＹとすると、入力端子ＩＮＸ、ＩＮＹに対して外部からシンクまたはソースされる電流に基づき、サンプルされた電荷が加算または減算され、さらにこの動作に同期して加算または減算された電荷に基づく電圧（ＶＯＵＴＸ−ＶＯＵＴＹ）が出力端子に出力される。
【００２０】
ホールド回路１３５は、電荷を保持する機能を有しており、ホールド回路１３５の第１端子と第２の端子間に保持された電荷とホールド回路１３５の容量値に基づく電圧が現れる。
【００２１】
本実施形態の増幅回路１０１の動作について説明する。入力端子ＩＮ１の電位をＶＩＮ１、入力端子ＩＮ２の電位をＶＩＮ２、出力端子ＯＵＴ１の電位をＶＯＵＴ１、出力端子ＯＵＴ２の電位をＶＯＵＴ２とすると、入力信号Ｖｓｉの電圧はＶＩＮ１−ＶＩＮ２、出力電圧ＶｏはＶＯＵＴ１−ＶＯＵＴ２である。
【００２２】
チョッパスイッチ回路１３１は、増幅回路１０１に入力される入力信号Ｖｓｉが入力端子ＩＮＡ及びＩＮＢに入力され、入力信号Ｖｓｉをクロックに基づき変調して出力端子ＯＵＴＡ及びＯＵＴＢから変調信号Ｖｓｉとして出力する。ＶＩ変換回路１３２は、入力端子ＩＮＰ及びＩＮＮに入力された変調信号Ｖｓｉを増幅し、出力端子ＯＵＴＰ及びＯＵＴＮから出力する。同相帰還回路１３３は、ＶＩ変換回路１３２の出力信号を入力端子ＮＡ及びＮＢから入力して、ＶＩ変換回路１３２の出力端子ＯＵＴＰ及びＯＵＴＮの直流動作点を決定する信号を端子ＣＯＮＴからＶＩ変換回路１３２に出力する。
【００２３】
ＶＩ変換回路１３２は、増幅した変調信号Ｖｓｉに基づく電流をサンプル回路１３４に対してシンクまたはソースする。また、ＶＩ変換回路１３２は、増幅したオフセット電圧Ｖｎｉに基づく電流もサンプル回路１３４に対してシンクまたはソースする。サンプル回路１３４は、クロックに基づき上記電流のサンプル動作をする。ここで、説明簡単化のため、クロックのハイレベルとロウレベルの期間が等しいとする。
【００２４】
ここで、入力信号Ｖｓｉに基づく電流に応じてサンプル回路１３４がサンプルする電荷の大きさをＱｓｏ、オフセット電圧Ｖｎｉに基づく電流に応じてサンプル回路１３４がサンプルする電荷の大きさをＱｎｏとする。
【００２５】
サンプル回路１３４は、チョッパスイッチ回路１３１を介した入力信号Ｖｓｉに基づく電流と、チョッパスイッチ回路１３１を介さないオフセット電圧Ｖｎｉに基づく電流が入力される。従って、サンプル回路１３４は、クロックに基づき電荷（＋Ｑｓｏ−Ｑｎｏ）と電荷（−Ｑｓｏ−Ｑｎｏ）が交互にサンプルされる。
【００２６】
サンプル回路１３４は、サンプルした電荷（＋Ｑｓｏ−Ｑｎｏ）及び（−Ｑｓｏ−Ｑｎｏ）を、例えば、減算することによって電荷（２×Ｑｓｏ）が得られ、オフセット電圧Ｖｎｉに基づく電荷Ｑｎｏを除去することが出来る。そして、電荷（２×Ｑｓｏ）は、クロックに応じて出力端子ＯＵＴＸ及びＯＵＴＹに出力される。
ホールド回路１３５は、サンプル回路１３４が出力した電荷（２×Ｑｓｏ）をホールドして、増幅回路１０１の出力端子ＯＵＴ１及びＯＵＴ２に出力する。
【００２７】
図２は、サンプル回路１３４の一例を示すブロック図である。
サンプル回路１３４は、入力端子ＩＮＸ及びＩＮＹ、出力端子ＯＵＴＸ及びＯＵＴＹ、スイッチ４４１〜４４４、４５１〜４５４、４６１〜４６４、４７１〜４７４、容量４３１〜４３４、を備えている。容量４３１と４３２、容量４３３と４３４は、サンプルするための容量ペアを構成する。各スイッチは、表示した数字に対応したクロックでオンオフが制御される。
【００２８】
図３は、本実施形態の増幅回路１０１のクロックの一例を示すタイムチャートである。各スイッチは、例えば、対応するクロックがハイレベルのときにオン、ロウレベルのときにオフに制御される。
【００２９】
チョッパスイッチ回路１３１は、クロック１及び２に基づいて入力信号Ｖｓｉをチョッピングし、ＶＩ変換回路１３２に出力する。ここでは、チョッパスイッチ回路１３１は、クロック１がハイレベルでクロック２がロウレベルのときに正相状態、クロック１がロウレベルでクロック２がハイレベルのときに逆相状態とする。
【００３０】
図２のサンプル回路１３４は、以下のように、クロック１ａ、１ｂ、２ａ及び２ｂでＶＩ変換回路１３２の出力をサンプルする。
期間[０−１Ｔ]において、クロック１ａがハイレベルなのでスイッチ４４３とスイッチ４４４がオンして、容量４３２に電荷（＋Ｑｓｏ−Ｑｎｏ）がサンプルされる。
【００３１】
期間[１Ｔ−２Ｔ]において、クロック１ｂがハイレベルなのでスイッチ４５３とスイッチ４５４がオンして、容量４３３に電荷（＋Ｑｓｏ−Ｑｎｏ）がサンプルされる。
期間[２Ｔ−３Ｔ]において、クロック２ａがハイレベルなのでスイッチ４５１とスイッチ４５２がオンして、容量４３４に電荷（−Ｑｓｏ−Ｑｎｏ）がサンプルされる。
【００３２】
期間[３Ｔ−４Ｔ]において、クロック２ｂがハイレベルなのでスイッチ４４１とスイッチ４４２がオンして、容量４３１に電荷（−Ｑｓｏ−Ｑｎｏ）がサンプルされる。
また、図２のサンプル回路１３４は、以下のように、クロック３及び４でサンプルした電荷を減算してホールド回路１３５に出力する。
【００３３】
期間[１Ｔ−３Ｔ]において、クロック３がハイレベルなのでスイッチ４６１〜４６４がオンして、容量４３２の電荷（＋Ｑｓｏ−Ｑｎｏ）と容量４３１の電荷（−Ｑｓｏ−Ｑｎｏ）が減算され、電荷（２×Ｑｓｏ）が出力端子ＯＵＴＸ及びＯＵＴＹに出力される。
【００３４】
期間[３Ｔ−５Ｔ]において、クロック４がハイレベルなのでスイッチ４７１〜４７４がオンして、容量４３３の電荷（＋Ｑｓｏ−Ｑｎｏ）と容量４３４の電荷（−Ｑｓｏ−Ｑｎｏ）が減算され、電荷（２×Ｑｓｏ）が出力端子ＯＵＴＸ及びＯＵＴＹに出力される。
【００３５】
このとき、容量ペアを成す２つの容量（例えば、容量４３２と容量４３１）は、容量値が等しいことがより望ましい。これは、容量ペアを成す２つの容量において、スイッチがオン制御されているときのスイッチのインピーダンスと容量値とに基づく時定数を等しくすることができるためである。
【００３６】
更に、スイッチ４６１〜４６４、４７１〜４７４の夫々の端子間に、ＰＮ接合素子等のクランプ素子を備えれば、ホールド回路１３５の直流動作点は、同相帰還回路１３３により決定されるＶＩ変換回路１３２の出力端子ＯＵＴＰ、ＯＵＴＮの直流動作点に近い状態で安定させることが出来る。ホールド回路１３５の直流動作点が安定することにより、図示しない後段回路、例えば増幅回路にとっての入力動作点を安定させることが出来るので、より増幅回路の安定動作が図られる等の効果がある。
【００３７】
図４は、サンプル回路１３４の他の例を示すブロック図である。
図２のサンプル回路１３４から、サンプルするための容量ペアを１つにして、入力端子ＩＮＸとＩＮＹの間にクロック３で制御されるスイッチ５８１を設けた。
図４のサンプル回路１３４は、基本的には図２のサンプル回路１３４と同様の機能を満たすことが出来る。
【００３８】
スイッチ５８１は、容量４３１及び４３２がサンプル動作をしていない時にオンすることにより、ＶＩ変換回路１３２の出力端子ＯＵＴＰ、ＯＵＴＮの動作点をより安定化することが出来る。このため、スイッチ５８１は、その存在はより望ましいが、無くても良い。
【００３９】
以上説明したように、本実施形態の増幅回路１０１は、チョッパスイッチ回路１３１の出力信号をサンプルするサンプル回路１３４と、サンプル回路１３４の出力する信号をホールドするホールド回路１３５を備えたので、ＬＰＦ回路を必要とすることなくオフセット電圧Ｖｎｉの影響を除去することが可能になる。従って、チップ面積が増大するこなく、また、周波数特性を犠牲にすることなく、ＤＣ的なオフセット電圧を低減することが可能な増幅回路を実現するものである。
【００４０】
なお、以上の説明では、本発明の増幅回路１０１は、チョッパスイッチ回路１３１、ＶＩ変換回路１３２、同相帰還回路１３３、サンプル回路１３４、ホールド回路１３５、備えているものとして説明したが、これらの機能を発揮する条件に関する限り、本実施形態に何ら限定されるものではない。
例えば、同相帰還回路１３３は、特に必要がなければ設けなくても良い。
【００４１】
図５は、本発明の増幅回路１０１を備えたマルチパスネステッドミラー増幅回路の一例を示すブロック図である。
マルチパスネステッドミラー増幅回路は、本発明の増幅回路１０１、入力端子ＩＮ１及びＩＮ２、出力端子ＯＵＴ、容量７４１及び７４２、増幅器７３１〜７３３を備えている。マルチパスネステッドミラー増幅回路は、増幅回路１０１と増幅器７３１及び７３３で構成された高利得増幅パスと、増幅器７３２及び７３３で構成された広帯域増幅パスとを併せて有している。
【００４２】
増幅回路１０１は、ＤＣオフセット電圧を低減した増幅回路であるため、高利得増幅パスへの適用は効果的である。増幅回路１０１を高利得パスに適用することにより、ＤＣオフセットを抑えた高利得増幅パスが達成される。このように構成することにより、チップ面積を増大することなく、かつ周波数特性を犠牲にすることなく、ＤＣオフセットを抑えたマルチパスネステッドミラー増幅回路の提供を可能とすることが出来る。
【符号の説明】
【００４３】
１０１  増幅回路
１３１  チョッパスイッチ回路
１３２  ＶＩ変換回路
１３３  同相帰還回路
１３４  サンプル回路
１３５  ホールド回路
３２１、３２２  電流源
７３１、７３２、７３３  増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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