(57)【特許請求の範囲】
【請求項１】
ドライバ回路であって、
差動対として配される第１及び第２のトランジスタを含む入力駆動段であって、前記差動対が、差動入力信号を受信し、前記差動入力信号を増幅するように構成される、前記入力駆動段と、
エミッタフォロアとして機能する第３及び第４のトランジスタを含む出力駆動段であって、前記第３及び第４のトランジスタが、増幅された差動入力信号を前記入力駆動段から受信し、前記増幅された差動入力信号を増幅するように構成される、前記出力駆動段と、
前記第１及び第２のトランジスタに電気的に結合される第１のコイルと、前記第３及び第４のトランジスタに電気的に結合される第２のコイルとを含む変圧器であって、前記出力駆動段から前記入力駆動段に電流を搬送するように構成される、前記変圧器と、
を含む、ドライバ回路。
【請求項２】
請求項１に記載のドライバ回路であって、
前記入力駆動段が電流モード増幅器として動作し、前記出力駆動段が電圧モード増幅器として動作する、ドライバ回路。
【請求項３】
請求項１に記載のドライバ回路であって、
前記第１及び第２のトランジスタが、バイポーラトランジスタである、ドライバ回路。
【請求項４】
請求項３に記載のドライバ回路であって、
前記第３及び第４のトランジスタが、バイポーラトランジスタである、ドライバ回路。
【請求項５】
請求項４に記載のドライバ回路であって、
前記第１のコイルが、前記第１及び第２のトランジスタの各々のコレクタ端子に電気的に結合され、前記第２のコイルが、前記第３及び第４のトランジスタの各々のコレクタ端子に電気的に結合される、ドライバ回路。
【請求項６】
請求項５に記載のドライバ回路であって、
前記エミッタフォロワの活性化が、前記出力駆動段から前記入力駆動段への電流の搬送を開始する、ドライバ回路。
【請求項７】
請求項４に記載のドライバ回路であって、
前記出力駆動段が、
差動出力端子であって、前記差動出力端子の１つが、前記第３及び第４のトランジスタの各々のエミッタ端子に接続される、前記差動出力端子と、
電界効果トランジスタ（ＦＥＴ）であって、前記ＦＥＴの各々のドレイン端子が、抵抗器を介して前記出力端子の各々に結合される、前記ＦＥＴと、
を更に含む、ドライバ回路。
【請求項８】
請求項１に記載のドライバ回路であって、
前記第１及び第２のコイルの各々のセンタータップに電源が接続される、ドライバ回路。
【請求項９】
請求項１に記載のドライバ回路であって、
前記出力駆動段から前記入力駆動段に搬送される前記電流が、前記入力駆動段における電流と前記出力駆動段の利得と前記変圧器の巻線比との関数である、ドライバ回路。
【請求項１０】
ドライバ回路であって、
差動入力信号を受信するように差動増幅器として接続されるトランジスタと、
エミッタフォロワとして前記差動増幅器に接続されるトランジスタと、
前記エミッタフォロワのコレクタ端子から前記差動増幅器に電流を搬送するように構成される変圧器と、
を含み、
前記変圧器の第１のコイルが、前記エミッタフォロワの各エミッタフォロワのコレクタ端子に接続され、前記変圧器の第２のコイルが、前記差動増幅器の前記トランジスタの各トランジスタのコレクタ端子に電気的に結合される、ドライバ回路。
【請求項１１】
請求項１０に記載のドライバ回路であって、
前記エミッタフォロワの各エミッタフォロワのベース端子が、前記差動増幅器の前記トランジスタの各トランジスタのコレクタ端子に接続される、ドライバ回路。
【請求項１２】
請求項１０に記載のドライバ回路であって、
前記差動増幅器の前記コレクタ端子における信号による前記エミッタフォロワの活性化が、前記変圧器の第２のコイルにおいて電流フローを誘導する、ドライバ回路。
【請求項１３】
請求項１２に記載のドライバ回路であって、
前記変圧器の前記第２のコイルにおいて誘導される電流フローが、前記エミッタフォロワにおける電流と前記変圧器の巻線比との関数である、ドライバ回路。
【請求項１４】
請求項１０に記載のドライバ回路であって、
前記変圧器の前記第１のコイルと第２のコイルとの各々がセンタータップを含み、各センタータップに電源が接続される、ドライバ回路。
【請求項１５】
請求項１０に記載のドライバ回路であって、
差動出力端子であって、前記差動出力端子の各々が前記エミッタフォロワの１つのエミッタフォロワのエミッタ端子に接続される、前記差動出力端子と、
抵抗器であって、前記抵抗器の各抵抗器の第１の端子が前記差動出力端子の１つに接続される、前記抵抗器と、
出力トランジスタであって、前記出力トランジスタの各出力トランジスタの端子が前記抵抗器の１つの抵抗器の第２の端子に接続される、前記出力トランジスタと、
を更に含む、ドライバ回路。
【請求項１６】
請求項１５に記載のドライバ回路であって、
前記出力トランジスタの各出力トランジスタの制御端子が、前記差動出力端子の１つに接続される、ドライバ回路。
【請求項１７】
ドライバ回路であって、
差動増幅器として接続されるトランジスタを含む差動プリドライバと、
ドライバであって、
エミッタフォロワとして前記差動プリドライバに接続されるトランジスタであって、前記エミッタフォロワの各エミッタフォロワ上のベース端子が、前記差動増幅器の前記トランジスタの各トランジスタのコレクタ端子に接続される、前記トランジスタと、
前記エミッタフォロワのエミッタ端子に接続されるドライバ回路出力端子と、
を含む、前記ドライバと、
前記ドライバから前記プリドライバに正のフィードバック電流を提供するために前記差動プリドライバと前記ドライバとに接続される変圧器と、
を含み、
前記変圧器の第１のコイルが、前記エミッタフォロワの各エミッタフォロワのコレクタ端子に接続され、前記変圧器の第２のコイルが、前記差動増幅器の前記トランジスタの各トランジスタのコレクタ端子に電気的に結合され、
前記変圧器の前記第１のコイルと第２のコイルとの各々が、前記プリドライバと前記ドライバとへの電源の接続のためのセンタータップを含む、ドライバ回路。
【請求項１８】
請求項１７に記載のドライバ回路であって、
前記差動増幅器の前記トランジスタの前記コレクタ端子における信号による前記エミッタフォロワの活性化が、前記プリドライバにおいて正のフィードバック電流のフローを誘導する、ドライバ回路。
【請求項１９】
請求項１８に記載のドライバ回路であって、
前記プリドライバにおいて誘導される前記正のフィードバック電流が、前記エミッタフォロワにおける電流と前記変圧器の巻線比との関数である、ドライバ回路。
【請求項２０】
請求項１８に記載のドライバ回路であって、
抵抗器であって、前記抵抗器の各抵抗器の第１の端子が前記ドライバ回路出力端子の１つに接続される、前記抵抗器と、
金属酸化物半導体電界効果トランジスタ（ＦＥＴ）であって、前記金属酸化物半導体ＦＥＴの各金属酸化物半導体ＦＥＴのドレイン端子が前記抵抗器の１つの抵抗器の第２の端子に接続され、前記金属酸化物半導体ＦＥＴの各金属酸化物半導体ＦＥＴのゲート端子が前記駆動回路出力端子の１つに接続される、前記金属酸化物半導体ＦＥＴと、
を更に含む、前記ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
高速デジタル通信は、ケーブルを介して、又はレシーバ回路による処理のための信号を提供するための他の有線応用例において、回路基板構成要素間でデジタル信号を伝達するためにドライバ回路要素に依存する。典型的に、差動ドライバは、電流モード又は電圧モード出力段のいずれかを有し、典型的な５０オームワイヤラインにおいて又は他の応用例において信号を駆動するために用いられ得る。典型的な電流モードドライバは、電力供給と電流源との間に接続されるトランジスタの対を含み、トランジスタゲートは、差動入力信号を受信し、コレクタは差動電流出力を駆動し、差動電流出力は、多くの有線応用例のためのシンプルな抵抗器など、受動又は能動ネットワークによって電圧に変換され得る。電流モードドライバは、典型的に、良好な高調波応答及びラインインピーダンスマッチングを有するが、これらの回路は概して高電力消費を被る。電圧モードドライバは、シンプルなエミッタフォロワ構成として構築され得、電流モードドライバと比較して低減された電力消費を提供するが、一層劣った高調波応答及びラインインピーダンスマッチングを有し得る。データレートが増大し続けるにつれて、有線差動信号ドライバに更なる改善が必要である。
【発明の概要】
【０００２】
変圧器を介するフィードバックを含むドライバ回路の記載される例において、ドライバ回路は、入力駆動段、出力駆動段、及び変圧器を含む。入力駆動段は、差動入力信号を受信するように及び差動入力信号を増幅するように構成される。出力駆動段は、入力駆動段に結合され、増幅された差動入力信号を入力駆動段から受信するように、及び、増幅された差動入力信号を更に増幅するように構成される。変圧器は、出力駆動段から入力駆動段に電流を搬送するように構成される。
【０００３】
別の実装において、ドライバ回路が、トランジスタ及び変圧器を含む。トランジスタは、差動入力信号を受信するように差動増幅器として接続され、トランジスタは、エミッタフォロワとして差動増幅器に接続される。変圧器は、エミッタフォロワのコレクタ端子から差動増幅器に電流を搬送するように構成される。変圧器の第１のコイルが、各エミッタフォロワのコレクタ端子に接続され、変圧器の第２のコイルが、差動増幅器の各トランジスタのコレクタ端子に結合される。
【０００４】
更なる実装において、ドライバ回路が、差動プリドライバ及びドライバを含む。差動プリドライバは、差動増幅器として接続されるトランジスタを含む。ドライバは、エミッタフォロワとして差動プリドライバに接続されるトランジスタ及びドライバ回路出力端子を含む。各エミッタフォロワのベース端子が、差動増幅器の各トランジスタのコレクタ端子に接続される。ドライバ回路出力端子は、エミッタフォロワのエミッタ端子に接続される。ドライバからプリドライバへ正のフィードバック電流を提供するため、変圧器が差動プリドライバ及びドライバに接続される。変圧器の第１のコイルが、各エミッタフォロワのコレクタ端子に接続され、変圧器の第２のコイルが、差動増幅器の各トランジスタのコレクタ端子に結合される。変圧器の第１のコイル及び第２のコイルの各々は、プリドライバ及びドライバへの電源の接続のためセンタータップを含む。
【図面の簡単な説明】
【０００５】
【図１】種々の実施例に従った回路における信号搬送構成要素のブロック図を示す。
【０００６】
【図２】種々の実施例に従ったドライバ回路の概略図を示す。
【０００７】
【図３】種々の実施例に従ったドライバ回路の概略図を示す。
【０００８】
【図４】種々の実施例に従ったドライバ回路の概略図を示す。
【発明を実施するための形態】
【０００９】
第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介し得、又は他のデバイス及び接続を経由する間接的電気的接続を介し得る。また、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数のその他の要因に基づき得る。
【００１０】
信号を一つの場所から別の場所へ搬送するために種々の電子的システムにおいてドライバ回路が用いられる。例えば、集積回路の内部又は外部に配置されるレシーバ回路に搬送するために充分な電流及び／又は電圧信号を増幅するため又はその他の方式で提供するために、ドライバ回路が集積回路上に含まれ得る。ドライバ回路は、しばしば、集積回路により消費される電流のかなりの部分を消費する。従って、シグナルインテグリティを維持する一方でドライバエネルギー消費を低減するための手法が望ましい。
【００１１】
例示の実施例において、ドライバ回路は、駆動特性を維持又は従来のドライバ実装に対して改善したまま、全体的なエネルギー消費を低減する。ドライバ回路の実施例は、ドライバ回路の入力及び出力段を結合する変圧器を介して正のフィードバックを印加する。正のフィードバックは、出力段における電流フローに応答して、入力段における電流フローを誘導する。その結果、ドライバの実施例は、等価の又は改善された性能を提供する一方で、エネルギー消費を従来のドライバに対して著しく（例えば、最大４０％まで）低減し得る。
【００１２】
図１は、種々の実施例に従った信号搬送構成要素を含むシステム１００のブロック図を示す。システム１００は、信号源１０４、ドライバ回路１０２、レシーバ回路１０６、及び信号送信先１０８を含む。幾つかの実施例において、ドライバ回路１０２は信号源１０４に含まれ得、及び／又は、レシーバ回路１０６は信号送信先１０８に含まれ得る。信号源１０４は、信号１１０を生成する任意の回路であり得る。例えば、信号源１０４は、信号送信先１０８により印加されるべきクロック信号を生成するクロック生成器であり得、又は、信号送信先１０８により印加されるべきデータを生成するデータ源であり得る。信号１１０は差動信号であり得、差動信号は信号の対を含み、信号の各々は他方の信号の反転である。
【００１３】
ドライバ回路１０２は、信号１１０を受信し、信号１１２としてレシーバ回路１０６に伝送するため信号１１０をコンディショニングする。信号１１２も差動信号であり得る。ドライバ回路１０２により適用されるコンディショニングは、電圧及び／又は電流の増幅、及びインピーダンスマッチングを含み得る。ドライバ回路１０２は、等価の性能を提供する従来のドライバに対してエネルギー消費を有利に低減する変圧器結合の正のフィードバックを含む。
【００１４】
レシーバ回路１０６は、ドライバ回路１０２により送信された信号１１２を検出し、受信した信号１１２をコンディショニングし、受信した信号を信号送信先１０８に提供する。レシーバ回路１０６は、幾つかの実施例において、差動信号を検出するように及び差動信号をシングルエンド信号に変換するように配され得る。ドライバ回路１０２及びレシーバ回路１０６は、同じ集積回路上、又は異なる集積回路上又はディスクリート回路内に形成され得る。
【００１５】
図２は、種々の実施例に従ったドライバ回路１０２の概略図を示す。ドライバ回路１０２は、入力駆動段２０２及び出力駆動段２０４を含む。入力駆動段２０２は出力駆動段２０４を駆動する。また、入力駆動段２０２及び出力駆動段２０４は、それぞれ、プリドライバ及びドライバと称され得る。入力駆動段２０２は、トランジスタＱ１及びＱ２、抵抗器Ｒ１及びＲ２、及び電流源Ｉ１を含む。トランジスタＱ１及びＱ２は、差動増幅器を形成するように接続及び配置される。差動入力信号１１０の２つの位相は、トランジスタＱ１及びＱ２のベース端子を駆動する。トランジスタＱ１及びＱ２のエミッタ端子は、電流源Ｉ１に結合される。電流源Ｉ１、及びトランジスタＱ１及びＱ２を介する電流フローは、Ｉ＿ＰＲＥ＿ＤＲＶと称され得る。
【００１６】
入力駆動段２０２の出力が、トランジスタＱ１及びＱ２のコレクタから取り出され、出力駆動段２０４に印加される。出力駆動段２０４は、トランジスタＱ３及びＱ４、抵抗器Ｒ３及びＲ４、電界効果トランジスタ（ＦＥＴ）Ｍ１及びＭ２、及び電流源Ｉ２を含む。トランジスタＱ１及びＱ２の出力は、出力駆動段２０４への入力としてトランジスタＱ３及びＱ４のベースに印加される。トランジスタＱ３及びＱ４は、エミッタフォロワとして配置及び接続される。ドライバ回路１０２の出力端子ＯＵＴＮ及びＯＵＴＰが、トランジスタＱ３及びＱ４のエミッタにおいて提供される。トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４は、ＮＰＮバイポーラ接合トランジスタであり得る。
【００１７】
ＦＥＴ  Ｍ１及びＭ２は、トランジスタＱ３及びＱ４のエミッタに結合される。より具体的には、ＦＥＴ  Ｍ１及びＭ２のドレイン端子は、抵抗器Ｒ３及びＲ４を介してトランジスタＱ３及びＱ４のエミッタにそれぞれ結合される。抵抗器Ｒ３及びＲ４は、ドライバ回路１０２により駆動される負荷インピーダンス（例えば、レシーバ回路１０６の入力インピーダンス）に対してインピーダンスマッチングを提供する。ＦＥＴ  Ｍ１及びＭ２のゲート端子は、トランジスタＱ４及びＱ３のエミッタにそれぞれ接続され、それにより駆動される。ＦＥＴ  Ｍ１及びＭ２は、ＮチャネルＦＥＴであり得る。
【００１８】
ＦＥＴ  Ｍ１及びＭ２のソース端子は、電流源Ｉ２に結合される。電流源Ｉ２、トランジスタＱ３及びＱ４、及びＦＥＴ  Ｍ１及びＭ２を介する電流フローは、Ｉ＿ＤＲＶと称され得る。
【００１９】
また、出力駆動段２０４は、変圧器Ｔ１を介して入力駆動段２０２に結合される。変圧器Ｔ１は、巻線又はコイルＣ１及びＣ２を含む。コイルＣ１は、変圧器Ｔ１の一次コイルであり得、コイルＣ２は、変圧器Ｔ１の二次コイルであり得る。コイルＣ２は、出力駆動段２０４においてトランジスタＱ３及びＱ４のコレクタ端子を電気的に接続する。コイルＣ１は、入力駆動段２０２において抵抗器Ｒ１及びＲ２を電気的に接続する。コイルＣ１及びＣ２の各々は、入力駆動段２０２及び出力駆動段２０４に電力供給する電力供給電圧（例えば、Ｖｃｃ）に接続されるセンタータップを含む。変圧器Ｔ１の種々のパラメータが、ドライバ回路１０２の特定のパラメータに基づいて選択され得る。例えば、出力駆動段２０４における電流が、入力段２０２における電流より実質的に高い場合、コイルＣ１における巻き数の数は、コイルＣ２における巻き数の数に対して低減され得る。逆に、出力段２０４における電流が、入力段２０２における電流に対して高くない場合、コイルＣ１における巻き数の数は増大され得る。
【００２０】
幾つかの実装（例えば、ライン駆動実装）において、出力駆動段２０４は一層大きな負荷（例えば、５０オーム負荷）を駆動することを必要とするので、出力駆動段２０４を流れる電流（即ち、Ｉｄｒｖ）は、入力駆動段２０２を流れる電流（即ち、Ｉ＿ｐｒｅ＿ｄｒｖ）より４〜５倍大きくし得る。ドライバ回路１０２は、変圧器Ｔ１を介して入力駆動段２０２にフィードバックを提供するために出力駆動段２０４を流れる比較的大きい電流を用いる。入力駆動段２０２のＱ１又はＱ２から受信した信号を介する、トランジスタＱ３及びＱ４のいずれかのアクティベーションが、電流をコイルＣ２に流す。コイルＣ２を流れる電流は、コイルＣ１における対応する電流フローを誘導する。従って、トランジスタＱ３又はＱ４のアクティベーションが、変圧器Ｔ１を介する入力駆動段２０２における正のフィードバックをつくる。正のフィードバックは、入力駆動段２０２のオペレーションを速める。変圧器を介して入力駆動段２０２にフィードバックされた電流は、入力駆動段２０２における寄生容量を補償し、ドライバ回路１０２の出力に負荷をかけない。
【００２１】
ドライバ回路１０２は、入力駆動段２０２と出力駆動段２０４との間にフィードフォワード経路を含まない。入力駆動段２０２からの変圧器Ｔ１を介するフィードフォワード経路は、エミッタフォロワトランジスタＱ３及びＱ４のコレクタにより遮断される。フィードフォワード経路が遮断されているので、入力駆動段は、コイルＣ１の影響のみを認知し、付加的な負荷は搬送されない。
【００２２】
コイルＣ１内を見ると、入力駆動段２０２は、Ｉ＿ｐｒｅ＿ｄｒｖ＋Ｉ＿ｄｒｖ×ｋの電流を認知し、ここで、ｋは変圧器Ｔ１の巻線比である。Ｉ＿ｄｒｖ＝Ｍ×Ｉ＿ｐｒｅ＿ｄｒｖ（例えば、ここで、Ｍは、４〜６）であるので、コイルＣ１における有効電流は、Ｉ＿ｐｒｅ＿ｄｒｖ×（Ｍ×ｋ＋１）である。従って、ドライバ回路１０２の実施例において、コイルＣ１のサイズは、シンプルなピーキングインダクタを用いるドライバに対して、１／（Ｍ×ｋ＋１）低減され得る。
【００２３】
また、変圧器Ｔ１は、ピーキングのためのシンプルなインダクタの利用に対して電磁放射を著しく低減する。ドライバ回路１０２の実施例は、入力駆動段２０２に印加されるフィードバック電流及び／又はピーキングパラメータを制御するために、変圧器Ｔ１の巻き数の数及び／又は巻線比を変え得る。
【００２４】
ドライバ１０２は、変圧器Ｔ１を介するフィードバックの利点を保ったまま、任意の数の方式で改変され得る。図３は、種々の実施例に従ったドライバ回路３０２の概略図を示す。ドライバ回路３０２はドライバ回路１０２に類似する。ドライバ回路３０２は、入力駆動段２０２及び出力駆動段３０４を含む。入力駆動段２０２は出力駆動段３０４を駆動する。入力駆動段２０２は、トランジスタＱ１及びＱ２、抵抗器Ｒ１及びＲ２、及び電流源Ｉ１を含む。トランジスタＱ１及びＱ２は、差動増幅器を形成するように接続及び配置される。差動入力信号１１０の２つの位相は、トランジスタＱ１及びＱ２のベース端子を駆動する。トランジスタＱ１及びＱ２のエミッタ端子は、電流源Ｉ１に結合される。
【００２５】
入力駆動段２０２の出力が、トランジスタＱ１及びＱ２のコレクタから取り出され、出力駆動段３０４に印加される。出力駆動段２０４は、トランジスタ
Ｑ３及びＱ４、抵抗器Ｒ３及びＲ４、電界効果トランジスタ（ＦＥＴ）Ｍ１及びＭ２、及び電流源Ｉ２を含む。トランジスタＱ１及びＱ２の出力は、出力駆動段２０４への入力としてトランジスタＱ３及びＱ４のベースに印加される。トランジスタＱ３及びＱ４は、エミッタフォロワとして配置及び接続される。トランジスタＱ３及びＱ４のエミッタにおいて、ドライバ回路１０２の出力端子ＯＵＴＮ及びＯＵＴＰが提供される。トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４は、ＮＰＮバイポーラ接合トランジスタであり得る。
【００２６】
ＦＥＴ  Ｍ１及びＭ２は、トランジスタＱ３及びＱ４のエミッタに結合される。より具体的には、ＦＥＴ  Ｍ１及びＭ２のドレイン端子は、抵抗器Ｒ３及びＲ４を介してトランジスタＱ３及びＱ４のエミッタにそれぞれ結合される。抵抗器Ｒ３及びＲ４は、ドライバ回路１０２により駆動される負荷インピーダンス（例えば、レシーバ回路１０６の入力インピーダンス）に対してインピーダンスマッチングを提供する。ＦＥＴ  Ｍ１及びＭ２のゲート端子は、トランジスタＱ４及びＱ３のエミッタにそれぞれ接続され、それにより駆動される。ＦＥＴ  Ｍ１及びＭ２のソース端子は、それぞれ、電流源Ｉ３及びＩ４に結合される。ＦＥＴ  Ｍ１及びＭ２は、ＮチャネルＦＥＴであり得る。幾つかの実施例において、ＦＥＴ  Ｍ１及びＭ２は、異なるタイプのトランジスタ（例えば、バイポーラ接合トランジスタ）で置換され得る。
【００２７】
出力駆動段３０４は、変圧器Ｔ１を介して入力駆動段２０２に結合される。変圧器Ｔ１は、巻線又はコイルＣ１及びＣ２を含む。コイルＣ１は変圧器Ｔ１の一次コイルであり得、コイルＣ２は変圧器Ｔ１の二次コイルであり得る。コイルＣ２は、出力駆動段３０４におけるトランジスタＱ３及びＱ４のコレクタ端子を電気的に接続する。コイルＣ１は、入力駆動段２０２における抵抗器Ｒ１及びＲ２を電気的に接続する。コイルＣ１及びＣ２の各々は、入力駆動段２０２及び出力駆動段３０４に電力供給する電力供給電圧（例えば、Ｖｃｃ）に接続されるセンタータップを含む。
【００２８】
出力駆動段３０４は、ＦＥＴ  Ｍ１及びＭ２のドレインに結合されるＲＣインピーダンス回路３０６を含む。インピーダンス回路３０６は、ＦＥＴ  Ｍ１及びＭ２のドレインに結合される抵抗器Ｒ５と、ＦＥＴ  Ｍ１及びＭ２のドレインに抵抗器Ｒ５と並列に結合される静電容量Ｃ１とを含む。幾つかの実装において、静電容量Ｃ１及び抵抗器Ｒ５は、ドライバ回路３０２により駆動される回路の寄生容量を完全に又は少なくとも部分的に相殺するようなサイズとされる。例えば、ドライバ回路３０２の或る実施例は、ドライバ回路３０２により駆動される回路の寄生容量と同じ規模である静電容量Ｃ１を含む。そのため、出力駆動段３０４におけるＦＥＴ  Ｍ１及びＭ２のクロスカップリングに起因して、インピーダンス回路３０６は、出力駆動段３０４の出力端子から出力ネットワーク内を見る負のインピーダンスとして現れる。従って、パッド及び配路静電容量ＣＰは、インピーダンス回路３０６により少なくとも部分的に相殺され得、それにより、レシーバ回路１０６に提供されているデータのエッジレート（立ち上がり時間、立ち下がり時間）に対する制約が少なくとも部分的に緩和される。また、回路３０６の構成要素Ｒ５及びＣ１は、最小コストで、及びドライバ回路３０２の電力消費に対する著しい影響なく、ドライバ回路３０２の集積回路実装に導入され得る。
【００２９】
ドライバ回路１０２は、本開示の範囲内で種々の付加的な方式で改変され得る。このような実装は、概して、出力段のエミッタフォロワに結合される入力段における差動入力増幅器と、出力段から入力段に電流を提供するフィードバック変圧器とを含み得る。例えば、集積回路内の信号を駆動するためのドライバ回路１０２の或る実装が、ＦＥＴ  Ｍ１及びＭ２を含まない可能性があり、代わりに、入力駆動段２０２、エミッタフォロワトランジスタＱ３及びＱ４、及びフィードバック変圧器Ｔ１を含み得る。
【００３０】
図４は、種々の実施例に従ったドライバ回路４０２の概略図を示す。ドライバ４０２は、図１に示すようなドライバ１０２に類似するが、改変された出力駆動段４０４を含み、改変された出力駆動段４０４は、ＭＯＳＦＥＴ  Ｍ１及びＭ２を駆動するためにエミッタフォロワとして配されるトランジスタＱ５及びＱ６を付加する。トランジスタＱ５は、概してトランジスタＱ３と並列であり、トランジスタＱ６は、概してトランジスタＱ４と並列である。トランジスタＱ５のコレクタは、変圧器Ｔ１のコイルＣ２に及びトランジスタＱ３のコレクタに結合される。トランジスタＱ５のベースは、トランジスタＱ１のコレクタに及びトランジスタＱ３のベースに結合される。トランジスタＱ５のエミッタは、電流源Ｉ５に及びＭＯＳＦＥＴ  Ｍ２のゲートに結合される。ＭＯＳＦＥＴ  Ｍ２は、トランジスタＱ５のエミッタにより駆動される。
【００３１】
トランジスタＱ６のコレクタは、Ｔ１の変圧器コイルＣ２に及びトランジスタＱ４のコレクタに結合される。トランジスタＱ６のベースは、トランジスタＱ２のコレクタに及びトランジスタＱ４のベースに結合される。トランジスタＱ６のエミッタは、電流源Ｉ６に及びＭＯＳＦＥＴ  Ｍ１のゲートに結合される。ＭＯＳＦＥＴ  Ｍ１は、トランジスタＱ６のエミッタにより駆動される。ＭＯＳＦＥＴ  Ｍ１及びＭ２を駆動するためにトランジスタＱ３及びＱ４を用いるのではなく、ＭＯＳＦＥＴ  Ｍ１及びＭ２を駆動するためにトランジスタＱ５及びＱ６を用いることにより、ドライバ４０２は、出力信号１１２に対して、改善された駆動応答（例えば、低減された容量性ローディング）を提供し得る。
【００３２】
ＭＯＳＦＥＴ駆動トランジスタＱ５及びＱ６は、ドライバ回路の種々の実施例において実装され得る。例えば、図３に示したドライバ３０２は、ＭＯＳＦＥＴ駆動トランジスタＱ５及びＱ６を含むように改変され得る。
【００３３】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１】
0006783802.tif 000002
【図２】
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【図３】
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【図４】
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