(57)【特許請求の範囲】
【請求項１】
同一の半導体基板（７０，９０）にダイオード素子（１１）とスイッチング素子（１２）とが並列して形成された逆導通スイッチング素子（１０，２０）と、
前記逆導通スイッチング素子に形成される複数のゲート電極（８２）にゲート電圧を印加する駆動部（３０，４０）と、を備え、
前記ダイオード素子は、
第１導電型の第１不純物領域（７２ａ，７３ａ，７５ａ）と、
前記第１不純物領域に接合して形成された第２導電型の第２不純物領域（７６ａ，９１）と、
前記第１不純物領域と電気的に接続される第１電極（７１，９５）と、
前記第２不純物領域と電気的に接続される第２電極（７８，９４）と、を有し、
前記スイッチング素子は、
前記ダイオード素子と共通した前記第１電極および前記第２電極を有するとともに、前記ゲート電極に所定のゲート電圧が印加されることによりオンの状態とされて前記第１電極と前記第２電極との間に電流が流れるものであり、
前記複数のゲート電極は、
前記スイッチング素子をオンの状態とする第１ゲート電圧が入力される第１ゲート電極（８２ａ）と、
前記第１ゲート電圧とは独立して制御され、前記第２電極の電位と同一、もしくは、前記第２電極の電位を基準として前記第１ゲート電圧の極性と反対の極性となる第２ゲート電圧が入力される第２ゲート電極（８２ｂ）と、を有し、
前記ダイオード素子に属する前記ゲート電極は、少なくとも前記第２ゲート電極を含み、前記スイッチング素子に属する前記ゲート電極は、少なくとも前記第１ゲート電極を含み、
前記駆動部は、
前記第１電極と前記第２電極との間を流れる電流が第１の状態において、前記第１ゲート電極に前記第１ゲート電圧を印加するとともに、前記第２ゲート電極に前記第１ゲート電圧と同一極性の電圧、もしくは、前記第２電極の電位と同一の電圧を印加し、
前記電流が前記第１の状態とは別の第２の状態において、前記第１ゲート電極に前記第１ゲート電圧を印加するとともに、前記第２ゲート電極に前記第２ゲート電圧として、前記第２電極の電位を基準として前記第１ゲート電圧の極性と反対の極性となる電圧を印加する半導体装置。
【請求項２】
前記ダイオード素子における前記第１不純物領域は、前記第２不純物領域に隣接する位置に第１導電型のバリア領域（７５ａ，９２）を有し、
前記ゲート電極に所定のゲート電圧が印加されることにより、前記バリア領域に反転層が生じる、請求項１に記載の半導体装置。
【請求項３】
前記ダイオード素子は、
前記第１不純物領域にあって、前記第２不純物領域とは離間しつつ前記第１電極と前記第２電極との間の電流経路に形成された第２導通型の第３不純物領域（７４ａ，９３）をさらに有する、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ダイオード素子が形成される領域と、前記スイッチング素子が形成される領域との境界となる混成領域における前記ゲート電極は、前記第２電極の電位を基準として前記第１ゲート電圧の極性と反対の極性であるゲート電圧が印加可能である請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダイオード素子が形成される領域と、前記スイッチング素子が形成される領域との境界となる混成領域における前記ゲート電極は、前記第１ゲート電圧が印加可能である請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記スイッチング素子に属する前記ゲート電極は、前記第２ゲート電極を含む請求項１〜５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
スイッチング素子と逆導通ダイオードとが設けられた半導体装置に関する。
【背景技術】
【０００２】
特許文献１に記載のように、逆導通型の絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）において、ＩＧＢＴ素子領域をオフ状態に切り替えてダイオード素子領域に還流電流が流れる際に、絶縁トレンチゲート電極に負電圧を印加する半導体装置が知られている。
【０００３】
これによれば、アノード領域から流出したホールが絶縁トレンチゲート電極に沿ってドリフト層に注入されやすくなり、順方向電圧降下（以下、順電圧という）を低減できるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３８９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の動作を実現するためには、ＩＧＢＴ素子領域とダイオード素子領域のいずれがオン状態にあるかを判定し、ゲート電圧の極性を切り替える必要がある。例えば一般的なモータ駆動用のインバータ回路などでは、ゲート電圧の極性をモータ電気角周期で切り替えることになる。ＩＧＢＴ素子領域およびダイオード素子領域のいずれがオン状態であるかは、例えば出力電流の正負で判定することができる。しかしながら、インバータ回路のように短い周期で出力電流の正負が切り替わる態様において、電流センサの公差によっては、出力電流の正負判定が精度よく行えない電流領域が生じてしまう。この電流領域は出力電流がゼロ近傍の低電流領域である。
【０００６】
従来、出力電流の正負が判定不能なこのような電流領域では、システム全体の動作の安定性を考慮してＩＧＢＴ素子領域がオン状態にあると仮定している。一般的なＲＣ−ＩＧＢＴにおけるダイオード素子領域はゲート電極に電圧が印加されるゲート干渉を抑制するためにゲート電極の電位がアノード電位に固定されているが、出力電流の極性によってダイオード素子領域に負電圧を印加する態様では電圧の固定はできない。よって、出力電流の正負が判定不能なこのような電流領域ではダイオード素子領域のゲート電極に正電圧が印加されることになる。このため、ダイオード素子領域の順電圧が増大してしまう虞がある。
【０００７】
本発明は、上記問題点を鑑みてなされたものであり、あらゆる電流領域においてリカバリ特性の向上と順電圧の低減とを両立した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
【０００９】
上記目的を達成するために、本発明は、同一の半導体基板（７０，９０）にダイオード素子（１１）とスイッチング素子（１２）とが並列して形成された逆導通スイッチング素子（１０，２０）と、逆導通スイッチング素子に形成される複数のゲート電極（８２）にゲート電圧を印加する駆動部（３０，４０）と、を備え、
ダイオード素子は、第１導電型の第１不純物領域（７２ａ，７３ａ，７５ａ）と、第１不純物領域に接合して形成された第２導電型の第２不純物領域（７６ａ，９１）と、第１不純物領域と電気的に接続される第１電極（７１，９５）と、第２不純物領域と電気的に接続される第２電極（７８，９４）と、を有し、
スイッチング素子は、ダイオード素子と共通した第１電極および第２電極を有するとともに、ゲート電極に所定のゲート電圧が印加されることによりオンの状態とされて第１電極と第２電極との間に電流が流れるものであり、
複数のゲート電極は、スイッチング素子をオンの状態とする第１ゲート電圧が入力される第１ゲート電極（８２ａ）と、第１ゲート電圧とは独立して制御され、第２電極の電位と同一、もしくは、第２電極の電位を基準として第１ゲート電圧の極性と反対の極性となる第２ゲート電圧が入力される第２ゲート電極（８２ｂ）と、を有し、
ダイオード素子に属するゲート電極は、少なくとも第２ゲート電極を含み、スイッチング素子に属するゲート電極は、少なくとも第１ゲート電極を含み、駆動部は、第１電極と第２電極との間を流れる電流が第１の状態において、第１ゲート電極に第１ゲート電圧を印加するとともに、第２ゲート電極に第１ゲート電圧と同一極性の電圧、もしくは、第２電極の電位と同一の電圧を印加し、電流が第１の状態とは別の第２の状態において、第１ゲート電極に第１ゲート電圧を印加するとともに、第２ゲート電極に第２ゲート電圧として、第２電極の電位を基準として第１ゲート電圧の極性と反対の極性となる電圧を印加することを特徴としている。
【００１０】
これによれば、逆導通モードにおいて順電圧を低減できることに加えて、逆導通モードか順導通モードかを判定できない際にも、ダイオード素子の順電圧を低減することができる。なお、逆導通モードか順導通モードかを判定できない際に、万一順導通モードであったとしても、モードの判定ができない電流領域においては、ＩＧＢＴ素子の出力電流が十分小さいので、ＩＧＢＴ素子のコレクタ−エミッタ間の飽和電圧の増大は限定的である。したがって、本発明を採用することにより、従来に較べて、逆導通モードか順導通モードかを判定できない際の順電圧の増大に起因する損失を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係るインバータの概略構成を示す回路図である。
【図２】図３に示すＩＩ−ＩＩ線に沿う断面であり、第１素子あるいは第２素子の詳細の構造を示す断面図である。
【図３】第１素子あるいは第２素子の詳細の構造を示す上面図である。
【図４】駆動部が第１素子あるいは第２素子に対して印加するゲート電圧のパターンを示す表である。
【図５】ゲート電圧の印加タイミングを示すタイミングチャートである。
【図６】ゲート電圧の印加タイミングを示すタイミングチャートである。
【図７】ゲート電圧の印加タイミングを示すタイミングチャートである。
【図８】第２実施形態に係る第１素子あるいは第２素子の詳細の構造を示す断面図である。
【図９】第３実施形態に係る第１素子あるいは第２素子の詳細の構造を示す断面図である。
【図１０】横型ダイオードの構造を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００１３】
（第１実施形態）
最初に、図１を参照して、本実施形態に係る半導体装置の概略構成について説明する。
【００１４】
本実施形態では、ダイオード素子および絶縁ゲートバイポーラトランジスタ素子（ＩＧＢＴ素子）が同一の半導体基板に形成された逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）が、半導体装置たるインバータに適用される形態について説明する。
【００１５】
図１に示すように、インバータ１００は、２つの逆導通絶縁ゲートバイポーラトランジスタ１０，２０と、各逆導通絶縁ゲートバイポーラトランジスタ１０，２０のゲート電極にゲート電圧を印加するための駆動部３０，４０と、各逆導通絶縁ゲートバイポーラトランジスタ１０，２０の駆動状態を判定するモード判定部５０と、を備えている。
【００１６】
図１に示すように、インバータ１００は、電源電圧ＶＣＣとグランドＧＮＤの間に２つの逆導通絶縁ゲートバイポーラトランジスタ１０，２０が直列に接続されて構成されている。２つの逆導通絶縁ゲートバイポーラトランジスタ１０，２０の接続点には負荷２００が接続されている。以下の記載では、２つの逆導通絶縁ゲートバイポーラトランジスタ１０，２０のうち、負荷２００に対して電源電圧ＶＣＣ側のものを第１素子１０と称し、グランドＧＮＤ側のものを第２素子２０と称する。つまり、第１素子１０がインバータ１００における上アームを構成し、第２素子２０が下アームを構成している。第１素子１０および第２素子２０は、特許請求の範囲に記載の逆導通スイッチング素子に相当する。
【００１７】
第１素子１０は、スイッチング素子に相当するＩＧＢＴ素子１１と、ダイオード素子１２とを有している。ダイオード素子１２は、いわゆるフライホイールダイオードであり、ＩＧＢＴ素子１１におけるエミッタからコレクタに向かって順方向となるように、ＩＧＢＴ素子１１に並列に接続されている。
【００１８】
第２素子２０は第１素子１０と等価であり、ＩＧＢＴ素子２１とダイオード素子２２とを有している。ダイオード素子２２は、ＩＧＢＴ素子２１におけるエミッタからコレクタに向かって順方向となるようにＩＧＢＴ素子２１に並列に接続されている。
【００１９】
第１素子１０および第２素子２０はダブルゲート構造の逆導通スイッチング素子であり２種類のゲート電極を有している。第１素子１０および第２素子２０の詳しい素子構造については図２および図３とともに追って詳述する。
【００２０】
駆動部は、第１素子１０へのゲート電圧の印加を制御する第１駆動部３０と、第２素子２０へのゲート電圧の印加を制御する第２駆動部４０とを有している。第１駆動部３０および第２駆動部４０の構造は互いに等価である。本実施形態における駆動部３０，４０は、図１に示すように、それぞれ２つのゲート配線に接続され、ダブルゲート構造を有する第１素子１０および第２素子のそれぞれのゲート電極に独立したゲート電圧を印加することができるようになっている。具体的には、一方のゲート電極（後述する第１ゲート電極８２ａ）にはエミッタ電圧Ｖｅと＋Ｖ１の２値が入力でき、他方のゲート電極（後述する第２ゲート電極８２ｂ）には＋Ｖ１、Ｖｅおよび−Ｖ２の３値が入力できる。なお、＋Ｖ１とは、エミッタ電圧Ｖｅを基準として正の電圧であり、−Ｖ２とはエミッタ電圧Ｖｅを基準として負の電圧である。
【００２１】
なお、特許請求の範囲に記載の第１ゲート電圧とは＋Ｖ１に相当し、第２ゲート電圧とは、Ｖｅもしくは−Ｖ２に相当する。
【００２２】
モード判定部５０は、第１素子１０および第２素子２０の動作モードを判定している。ここで、動作モードとは、絶縁ゲートバイポーラトランジスタにおいて、主にＩＧＢＴ素子に電流が流れているか、あるいは主にダイオード素子に電流が流れているか、を区別するものである。以下の記載では、主にＩＧＢＴ素子に電流が流れて動作している状態を順導通モードと称し、主にダイオード素子に電流が流れて動作している状態を逆導通モードと称する。
【００２３】
本実施形態におけるモード判定部５０は、負荷２００に流れる電流の向きに基づいて第１素子１０および第２素子２０の動作モードを判定している。インバータ１００は、負荷２００と直列接続された負荷電流検出部６０を備えている。負荷電流検出部６０は、負荷２００を流れる負荷電流Ｉを、方向を含めて検出する電流計である。負荷電流検出部６０は、負荷電流Ｉが第１素子１０と第２素子２０との接続点から負荷２００に向かって流れる場合を正の電流とし、その逆を負の電流としてモード判定部５０に出力している。
【００２４】
モード判定部５０は、負荷電流検出部６０から出力される負荷電流Ｉの正負に基づいて動作モードを判定している。具体的には、負荷電流Ｉが正の場合には、主に、第１素子１０（上アーム）におけるＩＧＢＴ素子１１および第２素子２０（下アーム）におけるダイオード素子２２に電流が流れている状態である。よって、モード判定部５０は、第１素子１０の動作モードを順導通モードと判定し、第２素子２０の動作モードを逆導通モードと判定する。一方、負荷電流Ｉが負の場合には、主に、第１素子１０におけるダイオード素子１２および第２素子２０におけるＩＧＢＴ素子２１に電流が流れている状態である。よって、モード判定部５０は、第１素子１０の動作モードを逆導通モードと判定し、第２素子２０の動作モードを順導通モードと判定する。モード判定部５０が動作モードを判定可能な電流レベルよりも負荷電流Ｉが小さいと、モード判定部５０は素子１０あるいは素子２０の動作モードを判定できないが、そのような場合にはモード判定不可である旨を駆動部３０，４０に通知する。
【００２５】
モード判定部５０は、素子１０，２０の動作モード、あるいはモード判定不可である旨を駆動部３０，４０に通知する。そして駆動部３０，４０は、動作モードも応じてゲート電極にゲート電圧を印加する。
【００２６】
次に、図２を参照して、第１素子１０および第２素子２０の詳しい構造について説明する。なお、第１素子１０と第２素子２０とは互いに等価な逆導通絶縁ゲートバイポーラトランジスタであるからこれらの区別なく説明するが、図１と共通する要素については第１素子１０に付した符号と相互に対応付ける。また、図２において、半導体基板７０のうちｐ導電型となる不純物拡散層にハッチングを付しているが、ｎ導電型となる不純物拡散層のハッチングを省略している。
【００２７】
本実施形態における逆導通スイッチング素子たる逆導通絶縁ゲートバイポーラトランジスタは、図２に示すように、第１主面７０ａとその裏面である第２主面７０ｂを有する半導体基板７０に形成されている。スイッチング素子としての機能を奏するＩＧＢＴ素子１１とダイオードとしての機能を奏するダイオード素子１２は同一の半導体基板７０にそれぞれ形成されている。
【００２８】
第１主面７０ａには、例えばアルミニウムから成るカソード電極７１が形成されている。カソード電極７１は、ダイオード素子１２におけるカソード端子あるいはＩＧＢＴ素子１１におけるコレクタ端子に相当し、カソード電極７１がこれらを互いに兼用している。また、カソード電極７１は、特許請求の範囲における第１電極に相当している。
【００２９】
また、図２に示すように、半導体基板７０における第１主面７０ａの表層においてカソード電極７１に接触するようにｎ導電型のカソード領域７２ａが形成されている。また、カソード領域７２ａと同一層にｐ導電型のコレクタ領域７２ｂが形成されている。コレクタ領域７２ｂはカソード電極７１に接触しつつカソード領域７２ａに隣接している。ＩＧＢＴ素子１１とダイオード素子１２との境界近傍では、ダイオード素子１２がＩＧＢＴ１１として作用し得る。また、ＩＧＢＴ素子１１がダイオード素子１２として作用し得る。本実施形態では、機能としてＩＧＢＴ素子１１とダイオード素子１２が混在する領域を混成領域と称し、カソード領域７２ａとコレクタ領域７２ｂの界面をダイオード部１２とＩＧＢＴ部１１の境界と称する。カソード領域７２ａは、特許請求の範囲における第１不純物領域の一部に相当している。
【００３０】
カソード領域７２ａ上にｎ導電型の第１ドリフト領域７３ａが積層され、コレクタ領域７２ｂ上にｎ導電型の第２ドリフト領域７３ｂが積層されている。第１ドリフト領域７３ａおよび第２ドリフト領域７３ｂの名称を便宜的に別にしているが、これらの領域７３ａ、７３ｂは実質同一の不純物拡散層からなる連続した領域である。第１ドリフト領域７３ａは、特許請求の範囲における第１不純物領域の一部に相当している。
【００３１】
第１ドリフト領域７３ａ上にｐ導電型の第１サブアノード７４ａが積層され、第２ドリフト領域７３ｂ上にｐ導電型の第２サブアノード７４ｂが積層されている。第１サブアノード７４ａおよび第２サブアノード７４ｂの名称を便宜的に別にしているが、これらのサブアノード７４ａ、７４ｂは実質同一の不純物拡散層からなる連続した領域である。なお、第１サブアノード領域７４ａおよび第２サブアノード領域７４ｂは、特許請求の範囲に記載の第３不純物領域に相当している。
【００３２】
第１サブアノード７４ａ上にｎ導電型の第１バリア領域７５ａが積層され、第２サブアノード７４ｂ上にｎ導電型の第２バリア領域７５ｂが積層されている。第１バリア領域７５ａおよび第２バリア領域７５ｂの名称を便宜的に別にしているが、これらのバリア領域７５ａ、７５ｂは実質同一の不純物拡散層からなる連続した領域である。第１バリア領域７５ａは、特許請求の範囲における第１不純物領域の一部に相当している。
【００３３】
第１バリア領域７５ａ上にｐ導電型のアノード領域７６ａが積層され、第２バリア領域７５ｂ上にｐ導電型のボディ領域７６ｂが積層されている。アノード領域７６ａおよびボディ領域７６ｂの名称を便宜的に別にしているが、本実施形態におけるこれらの領域７６ａ、７６ｂは実質同一の不純物拡散層からなる連続した領域である。なお、アノード領域７６ａは、特許請求の範囲における第２不純物領域に相当する。
【００３４】
なお、特許請求の範囲に記載の第１不純物領域とは、カソード領域７２ａ、第１ドリフト領域７３ａ、第１バリア領域７５ａを含むｎ導電型の領域である。そして、ダイオード素子１２は、第１サブアノード７４ａが第２不純物領域たるアノード領域７６ａから離間しつつ第１不純物領域内に埋め込まれた構造となっている。第１サブアノード７４ａは、第１ドリフト領域７３ａとアノード領域７６ａとの間を流れる電流の電流経路に形成されている。
【００３５】
ダイオード素子１２において、上記した第１サブアノード７４ａおよび第１バリア領域７５ａが形成されていることにより、アノード領域７６ａから第１ドリフト領域７３ａへのホールの注入が抑制され、ダイオード素子１２に印加される電圧が順バイアスから逆バイアスに切り替わった際における逆電流が制限される。このため、第１サブアノード７４ａおよび第１バリア領域７５ａが形成されていないダイオードに較べて逆回復電流を小さくできるのでリカバリ特性を向上させることができる。ただし、第１サブアノード７４ａおよび第１バリア領域７５ａにより形成されるｐｎ接合がダイオード素子１２の順方向電流の流れを阻害するため順電圧ＶＦは大きくなる。
【００３６】
また、第２主面７０ｂの表層には、ボディ領域７６ｂに囲まれるようにｎ導電型のエミッタ領域７７が形成されている。そして、エミッタ領域７７、ボディ領域７６ｂ、およびアノード領域７６ａに接触するようにして第２主面７０ｂ上にアノード電極７８が形成されている。アノード電極７８は、ダイオード素子１２におけるアノード端子あるいはＩＧＢＴ素子１１におけるエミッタ端子に相当している。また、アノード電極７８は、特許請求の範囲における第２電極に相当する。
【００３７】
図２に示すように、ＩＧＢＴ素子１１は、不純物拡散層として、コレクタ領域７２ｂ、第２ドリフト領域７３ｂ、第２サブアノード７４ｂ、第２バリア領域７５ｂ、ボディ領域７６ｂおよびエミッタ領域７７を有している。一方、ダイオード素子１２は、不純物拡散層として、カソード領域７２ａ、第１ドリフト領域７３ａ、第１サブアノード７４ａ、第１バリア領域７５ａおよびアノード領域７６ａを有している。
【００３８】
実質同一の層に位置する各不純物拡散層は、ＩＧＢＴ素子１１およびダイオード素子１２の電気的特性の要求に応じて、対応する領域の不純物濃度を互いに異なる濃度とすることを妨げるものではなく、これらの領域の不純物濃度は適宜設定されるべきである。
【００３９】
さらに、この逆導通絶縁ゲートバイポーラトランジスタは、第２主面７０ｂから半導体基板７０の厚さ方向に形成されてドリフト領域７３ａ，７３ｂに達するトレンチゲート８０を有している。トレンチゲート８０は、ＩＧＢＴ素子１１にあってはボディ領域７６ｂ、第２バリア領域７５ｂ、第２サブアノード７４ｂを貫通して第２ドリフト領域７３ｂに達し、ダイオード素子１２にあってはアノード領域７６ａ、第１バリア領域７５ａ、第１サブアノード７４ａを貫通して第１ドリフト領域７３ａに達している。
【００４０】
トレンチゲート８０は、第２主面７０ｂから半導体基板７０の厚さ方向に延びてドリフト領域７３ａ，７３ｂに達するまで掘られたトレンチの内面に成膜された絶縁膜８１と、トレンチを埋めるように形成された導電性のゲート電極８２から成る。ゲート電極８２とエミッタ電極７８は絶縁膜８１を介しているため互いに絶縁されている。また、ＩＧＢＴ素子１１に形成されたエミッタ領域７７はトレンチゲート８０に接するように形成され、ゲート電極８２にアノード電極７８よりも高い電圧が印加されるとボディ領域７６ｂおよび第２サブアノード７４ｂにチャネルが形成されてアノード電極７８とカソード電極７１の間にＩＧＢＴ動作による出力電流が流れる。
【００４１】
本実施形態における複数のゲート電極８２は、第１ゲート電極８２ａと第２ゲート電極８２ｂの２つのゲート電極とに分類される。第１ゲート電極８２ａは第１ゲートパッドＧ１に接続されている。第２ゲート電極８２ｂは第２ゲートパッドＧ２に接続されている。第１ゲート電極８２ａと第２ゲート電極８２ｂにはそれぞれ独立した電圧が印加される。図１に示すように、第１駆動部３０は、第１素子１１における第１ゲート電極８２ａおよび第２ゲート電極８２ｂに電圧を供給している。同様に、第２駆動部４０は、第２素子２１における第１ゲート電極８２ａおよび第２ゲート電極８２ｂに電圧を供給している。
【００４２】
ところで、ｐ導電型のアノード領域７６ａおよびボディ領域７６ｂと、ｎ導電型の第１、第２バリア領域７５ａ，７５ｂと、ｐ導電型の第１、第２サブアノード７４ａ，７４ｂは、ｐｎｐ型の寄生トランジスタを形成している。ｎ導電型のバリア領域７５ａ，７５ｂは、ホールにとってはｐ導電型の領域に対してポテンシャル障壁となるが、ゲート電極８２に印加される電圧（ゲート電圧）によってその障壁高さを制御することができるようになっている。
【００４３】
すでに説明したように、第２ゲート電極８２ｂには特に、アノード電極７８（特許請求の範囲に記載の第２電極に相当し、ＩＧＢＴではエミッタ電極と称される）の電圧よりもＶ２だけ低い電圧を印加できるようになっている。すなわち、第２ゲート電極８２ｂの電位を、アノード電極７８に対して負電位にすることができるようになっている。これにより、バリア領域７５ａ，７５ｂのポテンシャル障壁を消失するように障壁高さを変動させることができる。これにより、ダイオード素子１１は、第１バリア領域７５ａが反転してアノード領域７６ａ、第１バリア領域７５ａおよび第１サブアノード７４ａが一体的なｐ導電型の領域と見なせる。つまり、ダイオード素子１２は単純なｐｎ接合ダイオードとなり、第１サブアノード７４ａが形成されたダイオードに較べて順電圧ＶＦを低減することができる。
【００４４】
本実施形態において、ゲート電圧Ｖ２は、少なくとも第１バリア領域７５ａにチャネルを生じさせることができる値に設定されている。換言すれば、電圧Ｖ２は、ダイオード素子１２において、アノード領域７６ａと、第１バリア領域７５ａと、第１サブアノード７４ａとにより形成される寄生トランジスタの閾値電圧Ｖｔｈ以上となるように設定されている。一方、ゲート電圧Ｖ１は、ＩＧＢＴ素子１１において、ボディ領域７６ｂにチャネルを生じさせることのできる値に設定されている。換言すれば、ゲート電圧Ｖ１はスイッチング素子たるＩＧＢＴをオンの状態にすることのできる電圧に設定されている。
【００４５】
なお、本実施形態におけるｎ導電型は、特許請求の範囲に記載の第１導電型に相当し、ｐ導電型は第２導電型に相当する。導電型の関係性は互いに逆であっても良い。この場合、アノードとカソードの関係も逆になる。
【００４６】
次に、図３を参照して、本実施形態における第１素子１０および第２素子２０の平面レイアウトについて説明する。なお、第１素子１０と第２素子２０とは互いに等価な逆導通絶縁ゲートバイポーラトランジスタであるからこれらの区別なく説明する。また、符号について、図１および図２と共通する要素は第１素子１０に付した符号と相互に対応付ける。図３におけるＩＩ−ＩＩ線に沿う断面が図２に相当する。
【００４７】
図３に示すように、本実施形態における絶縁ゲートバイポーラトランジスタは、ゲート電極８２がストライプ状に形成されている。ゲートパッドＧ１，Ｇ２とゲート電極８２とを互いに電気的に接続するゲート配線８３は、ＩＧＢＴ素子１１あるいはダイオード素子１２が形成された素子領域上において、ゲート電極８２の延設方向に沿って形成されている。ゲート配線８３は、第１ゲートパッドＧ１と第１ゲート電極８２ａとを接続する第１ゲート配線８３ａと、第２ゲートパッドＧ２と第２ゲート電極８２ｂとを接続する第２ゲート配線８３ｂとを含む。
【００４８】
上記したように、第１ゲート電極８２ａには、アノード電極７８（すなわち、エミッタ電極）の電位Ｖｅ、および、Ｖｅを基準にして正の電圧＋Ｖ１が印加可能とされている。また、第２ゲート電極８２ｂには、Ｖｅ、＋Ｖ１、そしてＶｅを基準にして負の電圧−Ｖ２が印加可能とされている。
【００４９】
この絶縁ゲートバイポーラトランジスタにおいて、ＩＧＢＴ素子１１のゲート電極８２には第１ゲート電極８２ａと第２ゲート電極８２ｂの両方が含まれる。そして、ダイオード素子１２のゲート電極８２には第２ゲート電極８２ｂのみが割り当てられている。つまり、ＩＧＢＴ素子１１は、ＩＧＢＴをオンの状態にするゲート電圧Ｖ１が少なくとも印加可能にされているとともに、ゲート電圧Ｖ１の印加とは独立してゲート電圧−Ｖ２が印加可能にされている。また、ダイオード素子１２は、ゲート電圧−Ｖ２が少なくとも印加可能にされている。
【００５０】
また、図３に示すように、ＩＧＢＴ素子１１とダイオード素子１２との境界近傍の領域、すなわち混成領域には、第２ゲート電極８２ｂが割り当てられている。つまり、混成領域には、＋Ｖ１と−Ｖ２の両方が印加可能になっている。
【００５１】
なお、ＩＧＢＴ素子１１が形成された領域では、図３に示すように、ゲート配線８３の延設方向に直交する方向において、第１ゲート電極８２ａと第２ゲート電極８２ｂとが交互に配置されていることが好ましい。もちろん、同種のゲート電極８２が互いに隣り合うように配置しても構わないが、第１ゲート電極８２ａと第２ゲート電極８２ｂとが交互に配置されていることによって、後に詳述するターンオフに係るスイッチング速度を速くする効果をより大きくすることができる。また、発熱源を分散させることができるので、熱的に有利である。
【００５２】
また、ゲート電極８２は、必ずしも全てのゲート電極８２が第１ゲート電極８２ａあるいは第２ゲート電極８２ｂに属する必要はなく、いくつかのゲート電極８２がアノード電極７８に短絡された間引き構造としても良い。アノード電極７８に短絡されたゲート電極８２の電位はアノード電圧（エミッタ電圧に相当）に固定されるので、素子１０，２０全体としてゲート容量を小さくすることができる。これにより、素子１０，２０を駆動するために必要な駆動部３０，４０のドライブ能力を抑制することができる。
【００５３】
次に、図４を参照して、本実施形態における半導体装置、とくに第１素子１０および第２素子２０の動作とともに、作用効果について説明する。図４は、第１ゲート電極８２ａおよび第２ゲート電極８２ｂに印加されるゲート電圧を、第１素子１０あるいは第２素子２０の動作モードに対応して図示したものである。第１素子１０と第２素子２０とは互いに等価であるから、とくに断らない限り第１素子１０について説明する。
【００５４】
素子１０の状態には、図４に示すＡ〜Ｄの状態がある。状態Ａは、負荷電流Ｉが十分大きく、順導通モードで動作中であることが判定可能な状態である。状態Ｂは、実際は順導通モードであるものの、負荷電流Ｉが動作モードを判定可能なレベルに比べて小さく、モード判定部５０が順導通モードか逆導通モードかを判定できない状態である。状態Ｃは、状態Ｂは、実際は逆導通モードであるものの、負荷電流Ｉが動作モードを判定可能なレベルに比べて小さく、順導通モードか逆導通モードかを判定できない状態である。状態Ｄは、負荷電流Ｉが十分大きく、逆導通モードで動作中であることが判定可能な状態である。
【００５５】
状態Ａにおいて、駆動部３０は、第１ゲート電極８２ａと第２ゲート電極８２ｂの両方に電圧＋Ｖ１を印加する。状態Ａは素子１０が順導通モードで駆動中であり、ＩＧＢＴとしての機能が期待される。よって、ＩＧＢＴ素子１１が形成された領域に属する第１ゲート電極８２ａと第２ゲート電極８２ｂの両方に電圧＋Ｖ１を印加することによりＩＧＢＴとして動作させることができる。一方、ダイオード素子１２が形成された領域に属する第２ゲート電極８２ｂにも＋Ｖ１が印加される。本実施形態においては、ダイオード素子１２の属するゲート電極８２はすべて第２ゲート電極８２ｂであり、ＩＧＢＴ素子１１との境界近傍である混成領域にも＋Ｖ１が印加される。よって、混成領域をＩＧＢＴとして機能させることができる。
【００５６】
状態Ｂおよび状態Ｃにおいて、駆動部３０は、第１ゲート電極８２ｂに電圧＋Ｖ１を印加するとともに、第２ゲート電極８２ｂに電圧−Ｖ２を印加する。状態Ｂおよび状態Ｃは、モード判定部５０では素子１０がいずれの動作モードで動作中かを判定できない電流領域である。仮に、素子１０が順導通モードであった（状態Ｂ）とすれば、ＩＧＢＴ素子１１に属する第１ゲート電極８２ａには電圧＋Ｖ１が印加されているので、ＩＧＢＴとして正しく動作させることができる。また、ＩＧＢＴ素子１１に属する第２ゲート電極８２ｂに電圧−Ｖ２が印加されているので、ＩＧＢＴ素子１１のターンオフ時において、ボディ領域７６ｂにホールが流入しやすい状態となる。すなわち、第２ドリフト領域７３ｂの存在するホールがボディ領域７６ｂに移動しやすくなり、ターンオフに係るスイッチング速度を速くすることができる。
【００５７】
一方、仮に素子１０が逆導通モードであった（状態Ｃ）としても、ダイオード素子１２の属する第２ゲート電極８２ｂには電圧−Ｖ２が印加されているので、順電圧ＶＦを低減する効果を奏することができる。また、上記のとおり、ＩＧＢＴ素子１１をＩＧＢＴとして動作させるために第１ゲート電極８２ａには電圧＋Ｖ１が印加されているが、ＩＧＢＴ素子１１とダイオード素子１２との境界近傍である混成領域にも第２ゲート電極８２ｂによって電圧−Ｖ２が印加されているので、第１ゲート電極８２ａに電圧＋Ｖ１が印加されることによるゲート干渉を抑制することができる。すなわち、ダイオード素子１２をダイオードとして確実に機能させることができる。
【００５８】
状態Ｄにおいて、駆動部３０は、第１ゲート電極８２ｂにエミッタ電圧Ｖｅを印加するとともに、第２ゲート電極８２ｂに電圧−Ｖ２を印加する。状態Ｄは素子１０が逆導通モードで駆動中であり、ダイオードとしての機能が期待される。よって、ダイオード素子１２が形成された領域に属する第２ゲート電極８２ｂに電圧−Ｖ２を印加することにより順電圧ＶＦを低減する効果を奏することができる。一方、第１ゲート電極８２ａにはエミッタ電圧Ｖｅが印加されている。このため、第１ゲート電極８２ａはエミッタ電圧Ｖｅを基準に負電圧が印加される場合に較べて、負電圧を印加する機能は第２ゲート電極８２ｂ側だけでよく、回路規模を小さくできる。
【００５９】
次に、図５〜図７を参照して、第２ゲート電極８２ｂにゲート電圧−Ｖ２を印加する具体的なタイミングについて、３通りの例で説明する。なお、図５〜７における負荷電流Ｉは図１に示す負荷電流Ｉと同義であり、負荷電流Ｉは第１素子１０と第２素子２０との接続点から負荷２００に向かって流れる場合を正の電流としている。また、第１ゲート電極８２ａに印加されるゲート電圧はＩＧＢＴ素子１１をＩＧＢＴとしてスイッチング動作させるためのものであり、ＰＷＭ基準信号に同期してハイレベルとローレベルとを繰り返しているとする。
【００６０】
＜ＰＷＭ基準信号に同期する実施例＞
図５に示すように、この例では、第２ゲート電極８２ｂに印加されるゲート電圧も、第１ゲート電極８２ａと同様にＰＷＭ基準信号に同期して印加される。ＰＷＭ基準信号のＨｉｇｈ／Ｌｏｗは、上アームを構成する第１素子１０に対応するものと、下アームを構成する第２素子２０に対応するものとで互いに反転した関係になっている。ＰＷＭ基準信号がＨｉｇｈの期間において、図４に示すゲート電圧が有効となり、ＰＷＭ基準信号がＬｏｗの期間はエミッタ電圧Ｖｅがゲート電圧として各ゲート電極８２に入力される。
【００６１】
時刻ｔ１〜時刻ｔ２において、モード判定部５０は、第１素子１０が順導通モードであり、第２素子２０が逆導通モードであると判定する。したがって、第１素子１０は状態Ａで動作する。つまり、ＰＷＭ基準信号に同期してハイレベルが＋Ｖ１とされ、ローレベルがＶｅとされるＰＷＭ制御されたゲート電圧が第１ゲート電極８２ａと第２ゲート電極８２ｂの両方に印加される。一方、第２素子２０は状態Ｄで動作する。つまり、第１ゲート電極８２ａには、常にエミッタ電圧Ｖｅが印加され、第２ゲート電極８２ｂには、ハイレベルがＶｅとされローレベルが−Ｖ２とされるＰＷＭ制御されたゲート電圧が印加される。
【００６２】
時刻ｔ２〜時刻ｔ３において、モード判定部５０は、第１素子１０および第２素子２０の動作モードを判定することができない。したがって、第１素子１０および第２素子２０は、状態Ｂまたは状態Ｃで動作する。つまり、第１ゲート電極８２ａには、ハイレベルが＋Ｖ１とされローレベルがＶｅとされるＰＷＭ制御されたゲート電圧が印加される。第２ゲート電極８２ｂには、ハイレベルがＶｅとされローレベルが−Ｖ２とされるＰＷＭ制御されたゲート電圧が印加される。
【００６３】
時刻ｔ３〜時刻ｔ４において、モード判定部５０は、第１素子１０が逆導通モードであり、第２素子２０が順導通モードであると判定する。したがって、第１素子１０は状態Ｄで動作し、第２素子２０が状態Ａで動作する。ゲート電圧は、時刻ｔ１〜時刻ｔ２における第１素子１０と第２素子２０との関係と逆の関係にある。
【００６４】
時刻ｔ４〜時刻ｔ５において、モード判定部５０は、第１素子１０および第２素子２０の動作モードを判定することができない。したがって、第１素子１０および第２素子２０は、状態Ｂまたは状態Ｃで動作する。つまり、ゲート電圧は、時刻ｔ２〜時刻ｔ３と同様に変化する。
【００６５】
この例では、状態Ｃあるいは状態Ｄの逆導通モードにおいて、ダイオード素子１２にエミッタ電圧Ｖｅに対して負の電圧−Ｖ２を印加するので順電圧ＶＦを低減することができる。これに加えて、一般的な駆動回路にて実施される通り、第１素子１０に入力されるＰＷＭ基準信号と、第２素子２０に入力されるＰＷＭ基準信号が、同時にＨｉｇｈにならないように、双方がＬｏｗとなるデットタイムが一定時間設定されていることより、逆導通絶縁ゲートバイポーラトランジスタのリカバリ期間にダイオード素子１２に印加するゲート電圧をＶｅにしておくことができるため、常に−Ｖ２が印加された状態に比べてリカバリ損失を低減することができる。
【００６６】
＜常に負電圧が印加される実施例＞
図６に示すように、この例では、状態Ｂ〜Ｄにおいて第２ゲート電極８２ｂに印加されるゲート電圧が−Ｖ２であるとき、ＰＷＭ基準信号に依らず常に電圧−Ｖ２が印加される。この例でも、ダイオード素子１２にエミッタ電圧Ｖｅに対して負の電圧−Ｖ２を印加するので順電圧ＶＦを低減することができる。また、ＩＧＢＴ素子１１においてボディ領域７６ｂへホールが流入しやすい状況をつくることができ、ターンオフに係るスイッチング速度を速くすることができる。ただし、上述したＰＷＭ基準信号に同期する動作に比べて、Ｖ２の大きさを小さく設定することが好ましい。これは、Ｖ２の大きさを過剰に設定すると逆導通によるダイオード電流が大きい状態では、ダイオード素子１２におけるリカバリ損失が大きくなるためである。この例のように、ＰＷＭ基準信号に依らず常に電圧−Ｖ２が印加されるような態様は、順電圧ＶＦによる損失の低減効果が高いが、リカバリ損失も増大する虞があるため、システム全体の駆動損失に占める順電圧ＶＦによる損失の割合が大きいシステムにおいて有効である。
【００６７】
＜ダイオード電流の大きさに依存して負電圧が印加される例＞
ＰＷＭ基準信号に依らず常に電圧−Ｖ２が印加される態様では、上記したように、ダイオード電流が大きい場合にリカバリ損失が増大してしまう虞がある。これを解決するため、この例では、図７に示すように、ダイオード電流、ひいては負荷電流Ｉに閾値を設ける。負荷電流Ｉの大きさが閾値より小さい場合には第２ゲート電極８２ｂに電圧−Ｖ２が印加され、負荷電流Ｉの大きさが閾値以上の場合は、第２ゲート電極８２ｂに電圧Ｖｅが印加される。これにより、ダイオード電流が大きい場合のリカバリ損失を低減することができる。
【００６８】
（第２実施形態）
第１実施形態において説明した第１素子１０、第２素子２０たる逆導通絶縁ゲートバイポーラトランジスタに加えて、図８に示すように、ｎ導電型のピラー領域７９を有していることが好ましい。ピラー領域７９は、半導体基板７０の第２主面７０ｂから厚さ方向に延び、アノード領域７６ａあるいはボディ領域７６ｂを貫通して第１バリア領域７５ａ、第２バリア領域７５ｂに至るように形成されている。ピラー領域７９は、第１、第２バリア領域７５ａ，７５ｂと同一の導電型の不純物がドープされた拡散層であり、ピラー領域７９とバリア領域７５ａ，７５ｂとは略同電位である。
【００６９】
ピラー領域７９を有することにより、アノード電極７８とカソード電極７１の間に順バイアスが印加されると、アノード電極７８とピラー領域７９は金属−半導体接合面を介して短絡する。ピラー領域７９と第１バリア領域７５ａはほぼ同電位であるため、第１バリア領域７５ａとアノード電極７８の電位差は金属−半導体接合面での電圧降下とほぼ等しくなる。金属−半導体接合面での電圧降下は、アノード領域７６ａと第１バリア領域７５ａの間のｐｎ接合のビルトイン電圧よりも小さいので、アノード領域７６ａから第１ドリフト領域７３ａへのホールの注入が抑制される。
【００７０】
アノード電極７８とカソード電極７１の間の電圧が順バイアスから逆バイアスに切り替わると、ダイオード素子１２では、順バイアスの印加時においてアノード領域７６ａから第１ドリフト領域７３ａへのホールの注入が抑制されているから、リカバリ電流が小さく、リカバリ時間が短い。
【００７１】
また、このダイオード素子１２では、アノード電極７８とカソード電極７１の間に逆バイアスが印加されると、第１サブアノード７４ａと第１ドリフト領域７３ａの間のｐｎ接合の界面から伸びる空乏層によって耐圧が確保される。すなわち、このダイオード素子１２によれば、逆バイアスに対する耐圧を向上することができる。
【００７２】
なお、本実施形態ではピラー領域７９がＩＧＢＴ素子１１にも形成される例を示したが、少なくともダイオード素子１２に形成されていればホール注入抑制効果を奏することができる。このため、必ずしもＩＧＢＴ素子１１にピラー領域７９が形成されている必要はない。
【００７３】
（第３実施形態）
第１実施形態において図３を参照して平面レイアウトについて説明した間引き構造について、本実施形態において具体的に説明する。本実施形態では、第２実施形態において説明したように、ピラー領域７９を備える態様であって、図９に示すように、ダイオード素子１２において、互いに隣り合うゲート電極８２をアノード電極７８と短絡させないようになっている。換言すれば、アノード電極７８と短絡したゲート電極８２に隣接するゲート電極８２は、第２ゲート電極８２ｂに割り当てられている。これによれば、ダイオード素子１２に形成された第１バリア領域７５ａは、少なくとも一つの第２ゲート電極８２ｂに、絶縁膜８１を介して接しているので、ダイオード素子１２は、第２ゲート電極８２ｂに負電圧−Ｖ２が印加されることによる順電圧ＶＦの低減効果を奏することができる。また、間引き構造によるゲート容量の低減効果を奏することもできる。
【００７４】
なお、本実施形態では、逆導通絶縁ゲートバイポーラトランジスタがピラー領域７９を有する構成について説明したが、第１実施形態のようにピラー領域７９を有さない構造についても同様である。
【００７５】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００７６】
上記した各実施形態では、トレンチゲート８０を有する縦型の絶縁ゲートバイポーラトランジスタを例に説明したが、必ずしもトレンチ型のゲート電極８２を有する構造である必要はないし縦型である必要もない。図１０に示すように、横型素子についても本発明を適用可能である。バリア領域とゲート電極とを有するダイオードは、図１０に示すように、ｎ導電型の半導体基板９０における一面９０ａの表層に、ｐ導電型のアノード領域９１が形成されている。そして、アノード領域９１を取り囲むように、ｎ導電型のバリア領域９２が一面９０ａに一部が露出しつつ形成されている。さらに、バリア領域９２を挟んでアノード領域９１の反対側にサブアノード９３が形成されている。アノード領域９１には金属製のアノード電極９４が一面９０ａにおいて接合されている。また、アノード領域９１、バリア領域９２およびサブアノード９３が形成されていない半導体基板９０の一面９０ａにカソード電極９５が接合されている。
【００７７】
ダイオード電流はアノード電極９４とカソード電極９５の間を流れる。この例では、カソード電極９５が接合されたｎ導電型の半導体基板が特許請求の範囲に記載の第１不純物領域に相当し、アノード電極９４が接合されたアノード領域９１が特許請求の範囲に記載の第２不純物領域に相当する。つまり、ダイオード電流はカソード電極９５近傍の半導体基板とアノード領域９１の間を流れ、その電流経路にサブアノード９３とバリア領域９２が位置している。この横型のダイオードは、さらに、バリア領域９２が露出した一面９０ａ上に、絶縁膜９６を介してゲート電極９７が形成されている。第１実施形態において説明した縦型のダイオード素子１２と同様に、横型のダイオードでも、バリア領域９２を有することによりリカバリ特性を向上させることができ、ゲート電極９７にアノード領域９１の電位に対して負の電圧を印加することにより順電圧ＶＦを低減することができる。よって、第１実施形態と同様に、モード判定部５０が順導通モードか逆導通モードかを判定できない場合には、ゲート電極９７に負の電圧を印加することにより第１実施形態と同様の効果を奏することができる。
【００７８】
また、上記した各実施形態において、負電圧−Ｖ２を入力するタイミングでエミッタ電圧Ｖｅを印加するに留めることもできる。この場合は、負電圧印加による順電圧ＶＦの低減効果は小さいものの、ダイオード素子１２に電圧＋Ｖ１が印加されることはないので、＋Ｖ１が印加されることに起因するダイオード特性の悪化、とくに順電圧ＶＦの増加を抑制することができる。
【００７９】
また、上記した各実施形態において、ダイオード素子１２に並列するスイッチング素子としてＩＧＢＴ素子１１を採用する例について説明したが、スイッチング素子は例えばＭＯＳＦＥＴであっても良い。ＭＯＳＦＥＴの場合、図２、図８および図９に示すスイッチング素子領域（上記した各実施形態ではＩＧＢＴ素子１１）のコレクタ領域７２ｂがｎ導電型のドレイン領域となり、スイッチング素子とダイオード素子を兼ねた領域となる。つまり、スイッチング素子領域とダイオード素子１２とを作り分けることはしなくともよい。なお、図２、図８および図９に示したエミッタ領域７７はソース領域となる。このような態様では、実質的にスイッチング素子として機能する領域と、ダイオードとして機能する領域とが並列に形成された状態にある。
【００８０】
また、上記した各実施形態では、ゲート電極８２がストライプ状に形成された例について説明したが、少なくとも第１ゲート電極８２ａと第２ゲート電極８２ｂとに分けられていれば任意形状で良く、例えば格子状に形成されていても良い。
【００８１】
また、逆導通スイッチング素子におけるＩＧＢＴ素子１１，２１側には必ずしもバリア領域９２およびサブアノード９３を形成する必要はなく、ダイオード素子１２，２２側においてもサブアノード９３は全面ではなく部分的に形成されていても良い。
【００８２】
また、上記した各実施形態では、ＩＧＢＴ素子１１，２１における第１電極および第２電極と、ダイオード素子２１，２２における第１電極および第２電極とが、素子内においてそれぞれ共通のゲートパッドＧ１，Ｇ２に接続される例について説明した。しかしながら、互いの電極は素子外において接続されても良く、特許請求の範囲に記載の、ダイオード素子と共通した第１電極および第２電極、との表現は、第１素子１０あるいは第２素子２０外部での接続も含むものである。
【００８３】
さらに、上記した各実施形態では、スイッチング素子領域とダイオード素子において第１電極７１が共通して形成される例について説明したが、ＩＧＢＴ素子１１，２１におけるコレクタ電極と、ダイオード素子２１，２２におけるカソード電極とをそれぞれ別体として形成してもよく、互いの電極が第１素子１０あるいは第２素子２０外部で接続される場合も含むものである。
【００８４】
また、上記した各実施形態では、スイッチング素子領域とダイオード素子において第２電極７８が共通して形成される例について説明したが、ＩＧＢＴ素子１１，２１におけるエミッタ電極と、ダイオード素子２１，２２におけるアノード電極とをそれぞれ別体として形成してもよく、互いの電極が第１素子１０あるいは第２素子２０外部で接続される場合も含むものである。
【符号の説明】
【００８５】
１０…第１素子，１１…ＩＧＢＴ素子，１２…ダイオード素子，２０…第２素子，２１…ＩＧＢＴ素子，２２…ダイオード素子，３０…第１駆動部，４０…第２駆動部，５０…モード判定部，１００…インバータ（半導体装置），２００…負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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