(57)【特許請求の範囲】
【請求項１】
アナログ信号を複数のビットからなるデジタル信号に変換する半導体装置であって、
各々重み付けされた大きさの容量を備え、前記アナログ信号に応じた電荷を各々蓄積する、互いに並列に接続された複数のコンデンサと、
前記デジタル信号の、所定の下位側の複数のビットの数に応じて基準電圧を分圧した分圧電圧を出力する抵抗ラダー回路と、
前記複数のコンデンサのうち、最も重み付けが小さな１つのコンデンサ以外のコンデンサ各々の一端を、前記基準電圧が供給される第１信号線および、前記アナログ信号が供給される第２信号線のいずれかに切替可能に接続する複数の第１スイッチング素子、及び前記最も重み付けが小さな１つのコンデンサの一端を、前記抵抗ラダー回路及び、前記第２信号線のいずれかに切替可能に接続する第２スイッチング素子を含むスイッチング素子群と、
前記複数のコンデンサ各々の他端に入力端子が電気的に接続され、前記入力端子の電圧と所定の電圧とを比較した比較結果を表す信号を出力する比較回路と、
前記比較回路から出力される信号を、前記デジタル信号のビット数に応じて、順次、記憶する記憶部を有し、かつ前記比較回路の比較結果を前記複数のビットの各々の値とした前記デジタル信号を出力する出力部と、
前記第２信号線と前記抵抗ラダー回路との間に設けられ、前記抵抗ラダー回路の動作状態を検出する場合、前記第２信号線と前記抵抗ラダー回路とを電気的に接続する第１テスト回路と、
前記記憶部の動作状態を検出する場合に、前記記憶部に入力される信号を、前記比較回路から出力される信号から、外部から入力される所定のテスト用の信号に切り替える第２テスト回路と、
を備えた半導体装置。
【請求項２】
前記アナログ信号を前記デジタル信号に変換する場合、前記第１テスト回路は、前記第２信号線と前記抵抗ラダー回路とを電気的に非接続にする、
請求項１に記載の半導体装置。
【請求項３】
前記抵抗ラダー回路は、直列に接続された複数の抵抗素子と、
前記抵抗素子同士の間のノード毎に設けられ、前記ノードのいずれかを、前記第２スイッチング素子に選択的に接続する複数の第３スイッチング素子と、
を備える、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１スイッチング素子及び前記第２スイッチング素子のオン、オフを制御する制御回路をさらに備えた、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２信号線と前記抵抗ラダー回路とを前記第１テスト回路により電気的に接続し、前記出力部から出力された前記デジタル信号に基づいて、前記抵抗ラダー回路の動作状態を検出する第１検出部をさらに備えた、
請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２テスト回路により前記記憶部に入力される信号を前記所定の信号に切り替え、前記出力部から出力された前記デジタル信号に基づいて、前記記憶部の動作状態を検出する第２検出部をさらに備えた、
請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
直列に接続された複数の電池と、
アナログ信号を複数のビットからなるデジタル信号に変換する半導体装置であって、
各々重み付けされた大きさの容量を備え、前記アナログ信号に応じた電荷を各々蓄積する、互いに並列に接続された複数のコンデンサと、
前記デジタル信号の、所定の下位側の複数のビットの数に応じて基準電圧を分圧した分圧電圧を出力する抵抗ラダー回路と、
前記複数のコンデンサのうち、最も重み付けが小さな１つのコンデンサ以外のコンデンサ各々の一端を、前記基準電圧が供給される第１信号線および、前記アナログ信号が供給される第２信号線のいずれかに切替可能に接続する複数の第１スイッチング素子、及び前記最も重み付けが小さな１つのコンデンサの一端を、前記抵抗ラダー回路及び、前記第２信号線のいずれかに切替可能に接続する第２スイッチング素子を含むスイッチング素子群と、
前記複数のコンデンサ各々の他端に入力端子が電気的に接続され、前記入力端子の電圧と所定の電圧とを比較した比較結果を表す信号を出力する比較回路と、
前記比較回路から出力される信号を、前記デジタル信号のビット数に応じて、順次、記憶する記憶部を有し、かつ前記比較回路の比較結果を前記複数のビットの各々の値とした前記デジタル信号を出力する出力部と、
前記第２信号線と前記抵抗ラダー回路との間に設けられ、前記抵抗ラダー回路の動作状態を検出する場合、前記第２信号線と前記抵抗ラダー回路とを電気的に接続する第１テスト回路と、
前記記憶部の動作状態を検出する場合に、前記記憶部に入力される信号を、前記比較回路から出力される信号から、外部から入力される所定のテスト用の信号に切り替える第２テスト回路と、
を含む半導体装置と、
を備えた電池監視システム。
【請求項８】
アナログ信号を複数のビットからなるデジタル信号に変換する半導体装置であって、各々重み付けされた大きさの容量を備え、前記アナログ信号に応じた電荷を各々蓄積する、互いに並列に接続された複数のコンデンサと、前記デジタル信号の、所定の下位側の複数のビットの数に応じて基準電圧を分圧した分圧電圧を出力する抵抗ラダー回路と、前記複数のコンデンサのうち、最も重み付けが小さな１つのコンデンサ以外のコンデンサ各々の一端を、前記基準電圧が供給される第１信号線および、前記アナログ信号が供給される第２信号線のいずれかに切替可能に接続する複数の第１スイッチング素子、及び前記最も重み付けが小さな１つのコンデンサの一端を、前記抵抗ラダー回路及び、前記第２信号線のいずれかに切替可能に接続する第２スイッチング素子を含むスイッチング素子群と、前記複数のコンデンサ各々の他端に入力端子が電気的に接続され、前記入力端子の電圧と所定の電圧とを比較した比較結果を表す信号を出力する比較回路と、前記比較回路から出力される信号を、前記デジタル信号のビット数に応じて、順次、記憶する記憶部を有し、かつ前記比較回路の比較結果を前記複数のビットの各々の値とした前記デジタル信号を出力する出力部と、を備えた半導体装置の前記抵抗ラダー回路及び前記記憶部の動作状態のテスト方法であって、
第１テスト回路により、前記第２信号線と前記抵抗ラダー回路とを電気的に接続し、
前記半導体装置により、前記抵抗ラダー回路から出力された分圧電圧をデジタル信号に変換し、
第１検出部により、前記分圧電圧が変換された前記デジタル信号に基づいて、前記抵抗ラダー回路の動作状態を検出する、
処理を含む第１テストと、
第２テスト回路により、前記記憶部に入力される信号を、前記比較回路から出力される信号から、外部から入力される所定のテスト用の信号に切り替え、
第２検出部により、前記出力部から出力された前記デジタル信号に基づいて、前記記憶部の動作状態を検出する、
処理を含む第２テストと、
を含むテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電池監視システム、及びテスト方法に関するものである。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換して出力するアナログ−デジタル変換器として、例えば、特許文献１に記載の技術がある。
【０００３】
特許文献１に記載のアナログ−デジタル変換器は、容量値の重み付けがなされ、かつ、アナログ信号の電位に応じた電荷を蓄えるための複数のコンデンサからなるコンデンサアレイと、高電位の第１の基準電源及び低電位の第２の基準電源の電位差をデジタル信号の下位ビットに応じて分圧し、分圧したいずれか１つの電圧を前記コンデンサアレイの最も重みの小さいコンデンサに出力可能な抵抗ラダー回路と、コンデンサアレイの出力信号の電位に基づいてデジタル信号の各ビット信号を出力する比較回路とを備える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１３０４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載のように抵抗ラダー回路を備えるアナログ−デジタル変換器では、当該抵抗ラダー回路が不良等により、動作状態が異常になる場合があるため、抵抗ラダー回路の動作状態を検出することが望まれている。しかしながら、抵抗ラダー回路の動作状態を適切に判断することが困難な場合があった。
【０００６】
例えば、上記特許文献１に記載の技術では、アナログ信号をデジタル信号に変換する際に、コンデンサアレイに含まれる各コンデンサの容量のばらつき等により、変換誤差が生じる場合がある。そのため、抵抗ラダー回路の動作状態に異常（不良）が生じているのか、それとも変換誤差が生じているのかを判断することが困難な場合があった。特に、最下位のビットに応じて分圧した分圧電圧を出力する場合の抵抗ラダー回路の動作状態の検出が困難となる場合が多い。
【０００７】
そのため、従来の技術では、抵抗ラダー回路の動作状態の検出を適切に行うことが難しかった。
【０００８】
本発明は、抵抗ラダー回路の動作状態の検出を適切に行うことができる半導体装置、電池監視システム、及びテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置は、アナログ信号を複数のビットからなるデジタル信号に変換する半導体装置であって、各々重み付けされた大きさの容量を備え、前記アナログ信号に応じた電荷を各々蓄積する、互いに並列に接続された複数のコンデンサと、前記デジタル信号の、所定の下位側の複数のビットの数に応じて基準電圧を分圧した分圧電圧を出力する抵抗ラダー回路と、前記複数のコンデンサのうち、最も重み付けが小さな１つのコンデンサ以外のコンデンサ各々の一端を、前記基準電圧が供給される第１信号線および、前記アナログ信号が供給される第２信号線のいずれかに切替可能に接続する複数の第１スイッチング素子、及び前記最も重み付けが小さな１つのコンデンサの一端を、前記抵抗ラダー回路及び、前記第２信号線のいずれかに切替可能に接続する第２スイッチング素子を含むスイッチング素子群と、前記複数のコンデンサ各々の他端に入力端子が電気的に接続され、前記入力端子の電圧と所定の電圧とを比較した比較結果を表す信号を出力する比較回路と、前記比較回路から出力される信号を、前記デジタル信号のビット数に応じて、順次、記憶する記憶部を有し、かつ前記比較回路の比較結果を前記複数のビットの各々の値とした前記デジタル信号を出力する出力部と、前記第２信号線と前記抵抗ラダー回路との間に設けられ、前記抵抗ラダー回路の動作状態を検出する場合、前記第２信号線と前記抵抗ラダー回路とを電気的に接続する第１テスト回路と、前記記憶部の動作状態を検出する場合に、前記記憶部に入力される信号を、前記比較回路から出力される信号から、外部から入力される所定のテスト用の信号に切り替える第２テスト回路と、を備える。
【００１０】
また、本発明の電池監視システムは、直列に接続された複数の電池と、アナログ信号を複数のビットからなるデジタル信号に変換する半導体装置であって、各々重み付けされた大きさの容量を備え、前記アナログ信号に応じた電荷を各々蓄積する、互いに並列に接続された複数のコンデンサと、前記デジタル信号の、所定の下位側の複数のビットの数に応じて基準電圧を分圧した分圧電圧を出力する抵抗ラダー回路と、前記複数のコンデンサのうち、最も重み付けが小さな１つのコンデンサ以外のコンデンサ各々の一端を、前記基準電圧が供給される第１信号線および、前記アナログ信号が供給される第２信号線のいずれかに切替可能に接続する複数の第１スイッチング素子、及び前記最も重み付けが小さな１つのコンデンサの一端を、前記抵抗ラダー回路及び、前記第２信号線のいずれかに切替可能に接続する第２スイッチング素子を含むスイッチング素子群と、前記複数のコンデンサ各々の他端に入力端子が電気的に接続され、前記入力端子の電圧と所定の電圧とを比較した比較結果を表す信号を出力する比較回路と、前記比較回路から出力される信号を、前記デジタル信号のビット数に応じて、順次、記憶する記憶部を有し、かつ前記比較回路の比較結果を前記複数のビットの各々の値とした前記デジタル信号を出力する出力部と、前記第２信号線と前記抵抗ラダー回路との間に設けられ、前記抵抗ラダー回路の動作状態を検出する場合、前記第２信号線と前記抵抗ラダー回路とを電気的に接続する第１テスト回路と、前記記憶部の動作状態を検出する場合に、前記記憶部に入力される信号を、前記比較回路から出力される信号から、外部から入力される所定のテスト用の信号に切り替える第２テスト回路と、を含む半導体装置と、を備える。
【００１１】
また、本発明のテスト方法は、アナログ信号を複数のビットからなるデジタル信号に変換する半導体装置であって、各々重み付けされた大きさの容量を備え、前記アナログ信号に応じた電荷を各々蓄積する、互いに並列に接続された複数のコンデンサと、前記デジタル信号の、所定の下位側の複数のビットの数に応じて基準電圧を分圧した分圧電圧を出力する抵抗ラダー回路と、前記複数のコンデンサのうち、最も重み付けが小さな１つのコンデンサ以外のコンデンサ各々の一端を、前記基準電圧が供給される第１信号線および、前記アナログ信号が供給される第２信号線のいずれかに切替可能に接続する複数の第１スイッチング素子、及び前記最も重み付けが小さな１つのコンデンサの一端を、前記抵抗ラダー回路及び、前記第２信号線のいずれかに切替可能に接続する第２スイッチング素子を含むスイッチング素子群と、前記複数のコンデンサ各々の他端に入力端子が電気的に接続され、前記入力端子の電圧と所定の電圧とを比較した比較結果を表す信号を出力する比較回路と、前記比較回路から出力される信号を、前記デジタル信号のビット数に応じて、順次、記憶する記憶部を有し、かつ前記比較回路の比較結果を前記複数のビットの各々の値とした前記デジタル信号を出力する出力部と、を備えた半導体装置の前記抵抗ラダー回路及び前記記憶部の動作状態のテスト方法であって、第１テスト回路により、前記第２信号線と前記抵抗ラダー回路とを電気的に接続し、前記半導体装置により、前記抵抗ラダー回路から出力された分圧電圧をデジタル信号に変換し、第１検出部により、前記分圧電圧が変換された前記デジタル信号に基づいて、前記抵抗ラダー回路の動作状態を検出する、処理を含む第１テストと、第２テスト回路により、前記記憶部に入力される信号を、前記比較回路から出力される信号から、外部から入力される所定のテスト用の信号に切り替え、第２検出部により、前記出力部から出力された前記デジタル信号に基づいて、前記記憶部の動作状態を検出する、処理を含む第２テストと、を含む。
【発明の効果】
【００１２】
本発明によれば、抵抗ラダー回路の動作状態の検出を適切に行うことができる、という効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】本実施形態の電池監視システムの一例の概略を表す構成図である。
【図２】本実施形態のＡＤＣの一例を表す回路図である。
【図３】本実施形態の抵抗ラダー回路の一例を表す回路図である。
【図４】本実施形態のＡＤＣにおいて実行される通常動作の一例を表すフローチャートである。
【図５】本実施形態のチップ内制御部において実行されるテスト動作の一例を表すフローチャートである。
【図６】図５に示したテスト動作における第１テスト動作の一例を表すフローチャートである。
【図７】図６に示したテスト動作における第２テスト動作の一例を表すフローチャートである。
【発明を実施するための形態】
【００１４】
以下では、図面を参照して、実施形態を詳細に説明する。
【００１５】
まず、本実施形態の電池監視システムについて説明する。図１には、本実施形態の電池監視システム１０の一例の概略を表す構成図を示す。
【００１６】
本実施形態の電池監視システム１０は、図１に示すように、電池セル群１２、電池監視ＬＳＩ（large scale integrated circuit）１４、及びマイクロコンピュータ１６を備える。
【００１７】
本実施形態の電池セル群１２は、一例として図１に示すように、直列に接続された３個の電池セルＶ１〜Ｖ３を備える。電池セルＶ１〜Ｖ３は、低電位側からＶ１、Ｖ２、Ｖ３の順で配置されている。なお、以下では、電池セルＶ１〜Ｖ３の個々を区別せずに総称する場合は、個々を表す符号１〜３の記載を省略して「電池セルＶ」という。なお、電池セル群１２が備える電池セルＶの数は、任意であり、本実施形態の数（３個）に限定されない。
【００１８】
マイクロコンピュータ１６は、電池監視ＬＳＩ１４による、電池セル群１２に含まれる各電池セルＶｃの電池電圧の検出、及び詳細を後述するＡＤＣ３０における動作テストに関する制御を行う。なお、本実施形態において、電池監視ＬＳＩ１４及びマイクロコンピュータ１６は、それぞれ、別個の半導体チップとして構成されている。
【００１９】
電池監視ＬＳＩ１４は、電池セル群１２に含まれる電池セルＶの各々の電圧状態を監視する。本実施形態では、電池監視ＬＳＩ１４が本発明の半導体装置に対応する。電池監視ＬＳＩ１４は、図１に示すように、端子２１〜２５、セル選択スイッチ２６、アナログレベルシフタ２８、ＡＤＣ（analog to digital converter)３０、及びチップ内制御部３２を備える。
【００２０】
端子２１〜２４は、電池監視ＬＳＩ１４が電池セル群１２と電気的に接続されるための電極パッドである。端子２１は、電池セルＶ１の負極に接続されると共に接地されている。端子２２は、電池セルＶ１の正極（電池セルＶ２の負極）に接続されている。端子２３は、電池セルＶ２の正極（電池セルＶ３の負極）に接続されている。端子２４は、電池セルＶ３の正極に接続されている。
【００２１】
端子２５は、電池監視ＬＳＩ１４がマイクロコンピュータ１６と電気的に接続されるための電極パッドである。端子２５からは、チップ内制御部３２からマイクロコンピュータ１６へ送信される信号が出力される。また、端子２５には、マイクロコンピュータ１６からチップ内制御部３２に送信される信号が入力される。
【００２２】
セル選択スイッチ２６は、端子２１〜２４に接続されており、チップ内制御部３２から供給される制御信号に応じて電池セル群１２のうちから選択された１つの電池セルＶの正極及び負極の各々の電圧を出力する。
【００２３】
アナログレベルシフタ２８は、セル選択スイッチ２６から出力された電池セルＶの正極電圧と負極電圧との差分である差分電圧ａｉｎを、グランド電位を基準としたレベルで出力する差分電圧出力回路である。
【００２４】
ＡＤＣ３０は、アナログレベルシフタ２８から出力された差分電圧ａｉｎに応じたデジタル信号を生成し、生成したデジタル信号を出力信号ｏｕｔとしてチップ内制御部３２に出力する。
【００２５】
チップ内制御部３２は、マイクロコンピュータ１６から供給される制御信号に応じてセル選択スイッチ２６、及びＡＤＣ３０を制御する。また、チップ内制御部３２は、ＡＤＣ３０から出力されるセル電圧の測定結果を示す出力信号ｏｕｔ及びＡＤＣ３０の逐次比較レジスタ４２（図２参照）及び抵抗ラダー回路４４（図２参照）の動作状態の検出結果等をマイクロコンピュータ１６に送信する。
【００２６】
次に、本実施形態のＡＤＣ３０について詳細に説明する。
【００２７】
図２には、ＡＤＣ３０の回路構成の一例を示す。ＡＤＣ３０は、一例として、１４ビットの分解能を有する逐次比較型コンパレータである。図２に示すように、ＡＤＣ３０は、制御回路４０、逐次比較レジスタ４２、抵抗ラダー回路４４、比較回路４８、スイッチング素子ＳＷＴを有するテスト回路５０、及びＭＵＸ（multiplexer）４６を有するテスト回路５２を備える。また、ＡＤＣ３０は、スイッチング素子ＳＷＩ、スイッチング素子ＳＷＧ、スイッチング素子群ＳＷＣ、スイッチング素子ＳＷｃｏｍｐ、互いに並列に接続されたコンデンサＣ１〜Ｃ１０を備える。以下では、コンデンサＣ１〜Ｃ１０の個々を区別せずに総称する場合は、個々を表す符号１〜１０の記載を省略して「コンデンサＣ」という。また、ＡＤＣ３０内の上述したスイッチング素子について個々を区別せずに総称する場合は、個々を区別するための符号を省略して「スイッチング素子ＳＷ」という。
【００２８】
コンデンサＣの数は、コンデンサＣにより変換するデジタル信号の上位ビット数に応じて定められ、具体的には、コンデンサＣの数は上位ビット数に１を加えた数となる。本実施形態では、一例として、第１４ビット目〜第６ビット目の９ビットを上位ビット、第５ビット目〜第１ビット目の５ビットを下位ビットとしている。そのため、上述したように、ＡＤＣ３０は、１０個のコンデンサＣを備える。
【００２９】
制御回路４０は、チップ内制御部３２から入力される制御信号１に基づいて、ＡＤＣ３０全体の動作を制御する。具体的には、制御回路４０は、制御信号１に基づいて、スイッチング素子ＳＷＩ、スイッチング素子ＳＷＧ、スイッチング素子群ＳＷＣ、スイッチング素子ＳＷｃｏｍｐ、及びスイッチング素子ＳＷＴのオン、オフを制御する。また、制御回路４０は、逐次比較レジスタ４２、ＭＵＸ４６、及び抵抗ラダー回路４４を制御する。
【００３０】
逐次比較レジスタ４２は、テスト回路５２のＭＵＸ４６から入力された信号を格納する、１４ビットのレジスタである。逐次比較レジスタ４２は、格納した１４ビットの信号を、出力信号ｏｕｔとしてチップ内制御部３２へ出力する。
【００３１】
テスト回路５２は、逐次比較レジスタ４２の動作状態を検出するためのテストを行うための回路である。本実施形態のテスト回路５２は、図２に示すようにＭＵＸ４６を有する。
【００３２】
ＭＵＸ４６には、チップ内制御部３２から入力される制御信号２、及び比較回路４８から出力される信号が入力される。ＭＵＸ４６は、制御回路４０の制御に応じて、制御信号２及び比較回路４８から出力される信号のいずれかを逐次比較レジスタ４２へ出力する。
【００３３】
コンデンサＣ、スイッチング素子群ＳＷＣ、及び抵抗ラダー回路４４は、差分電圧ａｉｎのサンプルホールド回路として機能する。各コンデンサＣは、一端が比較回路４８の入力端子に接続されており、他端がスイッチング素子群ＳＷＣに接続されている。本実施形態のＡＤＣ３０では、各コンデンサＣの容量値には重み付けがなされており、コンデンサＣ１０の容量をＣとすると、コンデンサＣ１の容量は２５６Ｃ、コンデンサＣ２の容量は１２８Ｃ、コンデンサＣ３の容量は６４Ｃ、コンデンサＣ４の容量は３２Ｃ、コンデンサＣ５の容量は１６Ｃ、コンデンサＣ６の容量は８Ｃ、コンデンサＣ７の容量は４Ｃ、コンデンサＣ８の容量は２Ｃ、及びコンデンサＣ９の容量はＣとなっている。なお、以下では、コンデンサＣ１０の容量をＣとした場合の各コンデンサＣの容量を用いて説明を行う。
【００３４】
スイッチング素子群ＳＷＣは、図２に示すように、各コンデンサＣの各々に対応する、スイッチング素子ＳＷＣ１〜ＳＷＣ１０を有する。スイッチング素子ＳＷＣ１〜ＳＷＣ１０は、制御回路４０の制御により、各コンデンサＣの他端を、信号線Ｌ１、または信号線Ｌ２と接続する。具体的には、スイッチング素子ＳＷＣ１〜ＳＷＣ１０は、オン状態の場合、各コンデンサＣの他端と信号線Ｌ１とを接続する。信号線Ｌ１には、基準電圧ｖｒｅｆが供給される。スイッチング素子ＳＷＣ１〜ＳＷＣ１０は、オフ状態の場合、各コンデンサＣの他端と信号線Ｌ２とを接続する。信号線Ｌ２には、差分電圧ａｉｎ、電源電圧ｖｓｓ（一例として接地電圧）、及び抵抗ラダー回路４４から出力された電圧のいずれかが供給される。
【００３５】
スイッチング素子ＳＷＩは、制御回路４０の制御に応じてオン／オフし、スイッチング素子ＳＷＩがオン状態の場合に、差分電圧ａｉｎが信号線Ｌ２に供給される。
【００３６】
スイッチング素子ＳＷＧは、制御回路４０の制御に応じてオン／オフし、スイッチング素子ＳＷＧがオン状態の場合に、電源電圧ｖｓｓが信号線Ｌ２に供給される。
【００３７】
比較回路４８は、入力電圧Ｖｘを閾値電圧Ｖｔｈと比較した比較結果をテスト回路５２のＭＵＸ４６に出力する。入力電圧Ｖｘが閾値電圧Ｖｔｈ以上の場合（Ｖｘ≧Ｖｔｈ）、比較回路４８から出力される信号はＬレベルになる。比較回路４８から出力される信号がＬレベルの場合、変換結果（デジタル値）は「０」になる。一方、入力電圧Ｖｘが閾値電圧Ｖｔｈ未満の場合（Ｖｘ＜Ｖｔｈ）、比較回路４８から出力される信号はＨレベルになる。比較回路４８から出力される信号がＨレベルの場合、変換結果（デジタル値）は「１」になる。なお、本実施形態では、比較回路４８の一例としてチョッパ型コンパレータを用いている。
【００３８】
スイッチング素子ＳＷｃｏｍｐは、制御回路４０の制御に応じてオン／オフし、スイッチング素子ＳＷｃｏｍｐがオン状態の場合に、比較回路４８の入力と出力とが接続される。
【００３９】
本実施形態の抵抗ラダー回路４４は、図３に示した一例のように、直列に接続された抵抗素子Ｒ１〜Ｒ３２と、スイッチング素子群ＳＷＲを備える。スイッチング素子群ＳＷＲは、スイッチング素子ＳＷＲ１〜ＳＷＲ３１を備える。抵抗素子Ｒ１〜Ｒ３２は、上述した下位ビット数（本実施形態では５ビット）に応じて、基準電圧ｖｒｅｆを分圧した分圧電圧を生成する。本実施形態では、抵抗素子Ｒ１〜Ｒ３２の抵抗値は全て同じ（但し、誤差やばらつきは無視する）である。スイッチング素子群ＳＷＲは、図３に示すように、制御回路４０の制御に応じて、スイッチング素子ＳＷＲ１〜ＳＷＲ３１が選択的にオン／オフし、抵抗素子Ｒ１〜Ｒ３２により基準電圧ｖｒｅｆを分圧して生成された各分圧電圧をスイッチング素子ＳＷＣ１０及び信号線Ｌ２に出力する。
【００４０】
テスト回路５０は、抵抗ラダー回路４４の動作状態を検出するためのテストを行うための回路である。本実施形態のテスト回路５０は、図２に示すようにスイッチング素子ＳＷＴを有する。
【００４１】
スイッチング素子ＳＷＴは、制御回路４０の制御に応じてオン／オフし、オン状態の場合に、抵抗ラダー回路４４から出力された分圧電圧を信号線Ｌ２に供給する。
【００４２】
次に、本実施形態のＡＤＣ３０の動作について説明する。
【００４３】
まず、本実施形態のＡＤＣ３０による、ＡＤ変換動作（以下、「通常動作」という）について説明する。
【００４４】
本実施形態の電池監視システム１０では、電池セル群１２の各電池セルＶの電池電圧の監視（測定）を行う場合に、測定の実行を指示する制御信号をマイクロコンピュータ１６が電池監視ＬＳＩ１４に出力する。当該制御信号に応じて、電池監視ＬＳＩ１４のチップ内制御部３２は、セル選択スイッチ２６やＡＤＣ３０を制御して各電池セルＶの電池電圧を測定し、測定結果（ＡＤＣ３０から出力される出力信号ｏｕｔ）をマイクロコンピュータ１６に出力する。
【００４５】
本実施形態のＡＤＣ３０は、チップ内制御部３２の制御に応じて、図４に示した通常動作を実行することにより、アナログ信号の差分電圧ａｉｎをデジタル信号の出力信号ｏｕｔに変換して出力する。なお、通常動作中は、制御回路４０は、テスト回路５０のスイッチング素子ＳＷＴをオフ状態のままとする。また、通常動作中は、制御回路４０は、比較回路４８から出力された信号が逐次比較レジスタ４２に入力されるよう、テスト回路５２のＭＵＸ４６を制御する。また、以下では、差分電圧ａｉｎ＝３Ｖ、基準電圧ｖｒｅｆ＝５Ｖ、及び閾値電圧Ｖｔｈ＝ｖｒｅｆ／２＝２．５Ｖである場合を具体例として用いて説明する。
【００４６】
まず、ステップＳ１００でＡＤＣ３０の制御回路４０は、差分電圧ａｉｎを各コンデンサＣにチャージさせる。なお、以下では、当該動作をサンプルホールド（Ｓ／Ｈ）動作という。
【００４７】
具体的には、制御回路４０は、スイッチング素子ＳＷＩ、スイッチング素子ＳＷｃｏｍｐをオン状態にし、その他のスイッチング素子ＳＷをオフ状態にする。
【００４８】
スイッチング素子ＳＷｃｏｍｐがオン状態のため、入力電圧Ｖｘは比較回路４８の閾値電圧Ｖｔｈとなる（Ｖｘ＝Ｖｔｈ）。従って、各コンデンサＣには、差分電圧ａｉｎと閾値電圧Ｖｔｈとの差（ａｉｎ−Ｖｔｈ）の電圧がチャージされる。また、各コンデンサＣの容量値の合計は、下記（１）式より、５１２Ｃとなる。
【００４９】
２５６Ｃ＋１２８Ｃ＋６４Ｃ＋３２Ｃ＋１６Ｃ＋８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋Ｃ＝５１２Ｃ  ・・・（１）
従って、コンデンサＣに蓄積される電荷の総量は、下記（２）式により得られる。
【００５０】
電荷の総量＝５１２Ｃ×（ａｉｎ−Ｖｔｈ）  ・・・（２）
次に、ステップＳ１０２で制御回路４０は、上位ビット（第１４ビット目（最上位）〜第６ビット目）の変換を順次、行う。
【００５１】
具体的には、まず、第１４ビット目の変換では、制御回路４０は、スイッチング素子ＳＷＧ及びスイッチング素子ＳＷＣ１をオン状態にし、その他の全てのスイッチング素子ＳＷをオフ状態にする。この場合、コンデンサＣ１に蓄積される電荷量は、２５６Ｃ×（ｖｒｅｆ−Ｖｘ）となる。また、コンデンサＣ２〜Ｃ１０に蓄積される電荷量の合計は、２５６Ｃ×Ｖｘとなる。この場合のコンデンサＣに蓄積される電荷の総量は、下記（３）式により得られる。
【００５２】
電荷の総量＝２５６Ｃ×（ｖｒｅｆ−Ｖｘ）−２５６Ｃ×Ｖｘ  ・・・（３）
従って、上記（２）式及び（３）式から、電荷保存の法則より、下記（４）式が成り立つ。（４）式から、入力電圧Ｖｘは、下記（５）式により得られる。
【００５３】
５１２Ｃ（ａｉｎ−Ｖｔｈ）＝２５６Ｃ×（ｖｒｅｆ−Ｖｘ）−２５６Ｃ×Ｖｘ  ・・・（４）
Ｖｘ＝｛２５６×ｖｒｅｆ−５１２×（ａｉｎ−Ｖｔｈ）｝／５１２  ・・・（５）
上述した具体例では、上記（５）式より、入力電圧Ｖｘ＝２Ｖとなり、比較回路４８には、２Ｖの入力電圧Ｖｘが入力される。入力電圧Ｖｘの方が、閾値電圧Ｖｔｈ（２．５Ｖ）よりも小さい（Ｖｘ＜Ｖｔｈ）ため、比較回路４８から出力される信号はＨレベルとなる。従って、第１４ビット目の変換結果は、「１」となる。
【００５４】
次に、第１３ビット目の変換では、第１４ビット目の変換結果が「１」であったため、制御回路４０は、スイッチング素子ＳＷＣ１をオン状態にする。なお、この際、上述したように既にスイッチング素子ＳＷＣ１はオン状態なので、オン状態を維持させればよい。本実施形態では、スイッチング素子ＳＷのオン／オフについて、オン状態／オフ状態を維持させる場合であっても、このように、「オン状態にする」や「オフ状態にする」等と称する。
【００５５】
また、制御回路４０は、スイッチング素子ＳＷＧ及びスイッチング素子ＳＷＣ２をオン状態にし、その他の全てのスイッチング素子ＳＷをオフ状態にする。この場合、コンデンサＣ１、Ｃ２に蓄積される電荷量の合計は、３８４Ｃ×（ｖｒｅｆ−Ｖｘ）となる。また、コンデンサＣ３〜Ｃ１０に蓄積される電荷量の合計は、１２８Ｃ×Ｖｘとなる。第１４ビット目の変換を行った場合と同様に、電荷保存の法則を用いると、コンデンサＣに蓄積される電荷の総量から入力電圧Ｖｘは、下記（６）式により得られる。
【００５６】
Ｖｘ＝｛３８４×ｖｒｅｆ−５１２×（ａｉｎ−Ｖｔｈ）｝／５１２  ・・・（６）
上述した具体例では、上記（６）式より、入力電圧Ｖｘ＝３．２５Ｖとなる。入力電圧Ｖｘの方が、閾値電圧Ｖｔｈ（２．５Ｖ）よりも大きい（Ｖｘ＞Ｖｔｈ）ため、比較回路４８から出力される信号はＬレベルとなる。従って、第１３ビット目の変換結果は、「０」となる。
【００５７】
次に、第１２ビット目の変換では、第１４ビット目の変換結果が「１」、及び第１３ビット目の変換結果が「０」であったため、制御回路４０は、スイッチング素子ＳＷＣ１をオン状態にし、スイッチング素子ＳＷＣ２をオフ状態にする。また、制御回路４０は、スイッチング素子ＳＷＧ及びスイッチング素子ＳＷＣ３をオン状態にし、その他の全てのスイッチング素子ＳＷをオフ状態にする。この場合、コンデンサＣ１、Ｃ３に蓄積される電荷量の合計は、３２０Ｃ×（ｖｒｅｆ−Ｖｘ）となる。また、コンデンサＣ３〜Ｃ１０に蓄積される電荷量の合計は、１９２Ｃ×Ｖｘとなる。１４ビットの変換を行った場合と同様に、電荷保存の法則を用いると、コンデンサＣに蓄積される電荷の総量から入力電圧Ｖｘは、下記（７）式により得られる。
【００５８】
Ｖｘ＝｛３２０×ｖｒｅｆ−５１２×（ａｉｎ−Ｖｔｈ）｝／５１２  ・・・（７）
上述した具体例の値を用いると、上記（７）式より、入力電圧Ｖｘ＝２．６２５Ｖとなる。入力電圧Ｖｘの方が、閾値電圧Ｖｔｈよりも大きい（Ｖｘ＞Ｖｔｈ）ため、比較回路４８から出力される信号はＬレベルとなる。従って、第１２ビット目の変換結果は、「０」となる。
【００５９】
以下、第１１ビット目〜第６ビット目の変換も上述の変換動作と同様に行うことにより、ＡＤＣ３０は、上述した具体例の場合、第１４ビット目＝「１」、第１３ビット目＝「０」、第１２ビット目＝「０」、第１１ビット目＝「１」、第１０ビット目＝「１」、第９ビット目＝「０」、第８ビット目＝「０」、第７ビット目＝「１」、及び第６ビット目＝「１」に変換する。
【００６０】
次に、ステップＳ１０４で制御回路４０は、下位ビット（第５ビット目〜第１ビット目（最下位））の変換を順次、行う。
【００６１】
具体的には、まず、第５ビット目の変換では、制御回路４０は、上述した第１４ビット目〜第６ビット目の変換結果に応じて、スイッチング素子群ＳＷＣのオン／オフを制御する。本実施形態では、制御回路４０は、ビット数を「ｘ」とすると、「１」に変換されたビットに対応するスイッチング素子ＳＷＣ（１５−ｎ）をオン状態にし、「０」に変換されたビットに対応するスイッチング素子ＳＷＣ（１５−ｎ）をオフ状態にする。上述した具体例の場合、制御回路４０は、スイッチング素子ＳＷＣ１、ＳＷＣ４、ＳＷＣ５、ＳＷＣ８、ＳＷＣ９をオン状態にし、スイッチング素子ＳＷＣ２、ＳＷＣ３、ＳＷＣ６、ＳＷＣ７をオフ状態にする。また、制御回路４０は、スイッチング素子ＳＷＣ１０をオン状態にする。
【００６２】
また、制御回路４０は、スイッチング素子ＳＷＧをオン状態にし、また、比較回路４８から基準電圧ｖｒｅｆの１／２の電圧を出力させるためにスイッチング素子ＳＷＲ１６をオン状態にし、さらに、その他のスイッチング素子ＳＷをオフ状態にする。
【００６３】
なお、第５ビット目〜第１ビット目の変換動作において、スイッチング素子群ＳＷＲ以外の全てのスイッチング素子ＳＷのオン／オフは、同一の状態に制御されるため、以下では、スイッチング素子群ＳＷＲのオン／オフについてのみ説明する。
【００６４】
コンデンサＣ１、Ｃ４、Ｃ５、Ｃ８、Ｃ９に蓄積された電荷量の合計は、３０７Ｃ×（ｖｒｅｆ−Ｖｘ）、コンデンサＣ２、Ｃ３、Ｃ６、Ｃ７に蓄積された電荷量の合計は、２０４Ｃ×Ｖｘ、及びコンデンサＣ１０に蓄積された電荷は、ｃ×（Ｖｘ−１／２Ｖｒｅｆ）となる。
【００６５】
上述したように、電荷保存の法則を用いると、入力電圧Ｖｘは、下記（８）式により得られる。
【００６６】
Ｖｘ＝｛３０７．５×ｖｒｅｆ-５１２×（ａｉｎ−Ｖｔｈ）｝／５１２  ・・・（８）
上述した具体例では、上記（８）式より、入力電圧Ｖｘ＝２．５０２９３Ｖとなる。入力電圧Ｖｘの方が、閾値電圧Ｖｔｈ（２．５Ｖ）よりも大きい（Ｖｘ＞Ｖｔｈ）ため、比較回路４８から出力される信号はＬレベルとなる。従って、第５ビット目の変換結果は、「０」となる。
【００６７】
次に、第４ビット目の変換では、制御回路４０は、第５ビット目の変換結果が「０」であるため、基準電圧ｖｒｅｆの１／２の電圧の１／２の電圧（基準電圧ｖｒｅｆの１／４の電圧）を出力させるためにスイッチング素子ＳＷＲ２４をオン状態にし、他のスイッチング素子ＳＷＲをオフ状態にする。
【００６８】
コンデンサＣ１、Ｃ４、Ｃ５、Ｃ８、Ｃ９に蓄積された電荷量の合計、及びコンデンサＣ２、Ｃ３、Ｃ６、Ｃ７に蓄積された電荷量の合計は、上述した第５ビット目の変換時と同様である。一方、コンデンサＣ１０に蓄積された電荷は、ｃ×（Ｖｘ−１／４ｖｒｅｆ）となる。
【００６９】
上述したように、電荷保存の法則を用いると、入力電圧Ｖｘは、下記（９）式により得られる。
【００７０】
Ｖｘ＝｛３０７．２５×ｖｒｅｆ-５１２×（ａｉｎ−Ｖｔｈ）｝／５１２  ・・・（９）
上述した具体例では、上記（９）式より、入力電圧Ｖｘ＝２．５０００４８８Ｖとなる。入力電圧Ｖｘの方が、閾値電圧Ｖｔｈ（２．５Ｖ）よりも大きい（Ｖｘ＞Ｖｔｈ）ため、比較回路４８から出力される信号はＬレベルとなる。従って、第４ビット目の変換結果は、「０」となる。
【００７１】
なお、第５ビット目の変換結果が「１」の場合、制御回路４０は、基準電圧ｖｒｅｆと基準電圧ｖｒｅｆの１／２の電圧との間の電圧（基準電圧ｖｒｅｆの３／４の電圧）を出力させるためにスイッチング素子ＳＷＲ８をオン状態にし、他のスイッチング素子ＳＷＲをオフ状態にする。
【００７２】
以下、第３ビット目〜第１ビット目の変換も上述の変換動作と同様に行う。なお、上述した具体例では、第３ビット目の変換動作では、制御回路４０は、スイッチング素子ＳＷＲ２８をオン状態にし、抵抗ラダー回路４４から出力される電圧を４／３２ｖｒｅｆとする。また、第２ビット目の変換動作では、制御回路４０は、スイッチング素子ＳＷＲ２６をオン状態にし、抵抗ラダー回路４４から出力される電圧を６／３２ｖｒｅｆとする。さらに、第１ビット目の変換動作では、制御回路４０は、スイッチング素子ＳＷＲ２５をオン状態にし、抵抗ラダー回路４４から出力される電圧を７／３２ｖｒｅｆとする。
【００７３】
次のステップＳ１０６で制御回路４０は、変換結果である出力信号ｏｕｔを、逐次比較レジスタ４２からチップ内制御部３２に出力させた後、通常動作を終了する。上述の具体例では、差分電圧ａｉｎ＝３Ｖを変換した変換結果（出力信号ｏｕｔ）は、「１００１１００１１００１１０」となる。
【００７４】
次に、ＡＤＣ３０の逐次比較レジスタ４２及び抵抗ラダー回路４４の動作状態を検出するためのテスト動作について説明する。本実施形態の電池監視ＬＳＩ１４では、チップ内制御部３２が図５に示したテスト動作を実行することにより、ＡＤＣ３０では、逐次比較レジスタ４２及び抵抗ラダー回路４４のテストが行われる。
【００７５】
まず、ステップＳ２００でチップ内制御部３２は、図６に示した第１テスト動作を行うことにより、逐次比較レジスタ４２のテストを行う。第１テスト動作とは、テスト回路５２を用いた逐次比較レジスタ４２の動作状態のテスト動作である。
【００７６】
図６に示すようにステップＳ２３０でチップ内制御部３２は、制御信号２を逐次比較レジスタ４２に出力させるよう、制御回路４０によりテスト回路５２のＭＵＸ４６を制御する。制御信号２は、上述した通常動作において第１４ビット目〜第１ビット目をＡＤ変換した際の比較回路４８の出力が印加されるタイミングと同様に、任意のテスト用のデータを印加するための信号である。なお、制御信号２は、特に限定されない。本実施形態では、具体例として、「００００００００００００００」及び「１１１１１１１１１１１１１１」の２つの制御信号２を用いている。
【００７７】
次のステップＳ２３２でチップ内制御部３２は、制御信号２＝「００００００００００００００」とし、次のステップＳ２３４でチップ内制御部３２は、出力信号ｏｕｔが制御信号２と一致するか否かを判定する。
【００７８】
出力信号ｏｕｔが制御信号２（「００００００００００００００」）と一致しない場合、否定判定となりステップＳ２３６へ移行する。逐次比較レジスタ４２が正常に動作している場合、出力信号ｏｕｔは、制御信号２と一致する。そのため一致しない場合、ステップＳ２３６でチップ内制御部３２は、逐次比較レジスタ４２の動作状態が異常であることを検出した後、第１テスト動作を終了する。
【００７９】
一方、出力信号ｏｕｔが制御信号２と一致する場合、肯定判定となりステップＳ２３８へ移行する。ステップＳ２３８でチップ内制御部３２は、制御信号２＝「１１１１１１１１１１１１１１」とし、次のステップＳ２４０でチップ内制御部３２は、出力信号ｏｕｔが制御信号２と一致するか否かを判定する。
【００８０】
出力信号ｏｕｔが制御信号２（「１１１１１１１１１１１１１１」）と一致しない場合、否定判定となりステップＳ２３６へ移行する。
【００８１】
一方、出力信号ｏｕｔが制御信号２と一致する場合、肯定判定となりステップＳ２４２へ移行する。ステップＳ２４２でチップ内制御部３２は、逐次比較レジスタ４２の動作状態が正常であることを検出した後、第１テスト動作を終了する。
【００８２】
図６に示した第１テスト動作が終了すると、図５に示したように、ステップＳ２０２でチップ内制御部３２は、第１テストによる逐次比較レジスタ４２の動作状態の検出結果が正常であったか否かを判定する。検出結果が正常ではない場合、否定判定となりステップＳ２０４へ移行する。ステップＳ２０４でチップ内制御部３２は、検出結果として、逐次比較レジスタ４２の動作状態が異常であることを表す情報をマイクロコンピュータ１６に出力した後、テスト動作を終了する。逐次比較レジスタ４２の動作状態が異常である場合、抵抗ラダー回路４４の動作状態が正常であるか否かにかかわらず、比較回路４８から出力された信号と異なる信号がチップ内制御部３２に出力される可能性があるため、抵抗ラダー回路４４の動作状態のテストを適切に行うことは困難である。そのため、本実施形態の電池監視ＬＳＩ１４では、逐次比較レジスタ４２の動作状態が異常である場合は、抵抗ラダー回路４４の動作状態のテストは行わない。
【００８３】
一方、第１テストによる逐次比較レジスタ４２の動作状態の検出結果が正常である場合、ステップＳ２０２で肯定判定となりステップＳ２０６へ移行して、チップ内制御部３２は、図７に示した第２テスト動作を行うことにより、抵抗ラダー回路４４のテストを行う。
【００８４】
図７に示すようにステップＳ２５０でチップ内制御部３２は、変数ｋを「０」とする（ｋ＝０）。次のステップＳ２５２でチップ内制御部３２は、変数ｋを１つ、インクリメントする（ｋ＝ｋ＋１）。
【００８５】
次のステップＳ２５４でチップ内制御部３２は、制御回路４０により、スイッチング素子群ＳＷＲのスイッチング素子ＳＷＲｋをオン状態にする。なお、他のスイッチング素子ＳＷＲはオフ状態にする。
【００８６】
次のステップＳ２５６でチップ内制御部３２は、制御回路４０により、抵抗ラダー回路４４から出力された電圧を各コンデンサＣにチャージさせるサンプルホールド動作を行わせる。第２テスト動作の開始後、最初にステップＳ２５４を実行する場合、ｋ＝１であるため、スイッチング素子ＳＷＲ１がオン状態となり、当該サンプルホールド動作により、各コンデンサＣの各々には、３１／３２ｖｒｅｆ−Ｖｔｈの電荷が蓄積される。
【００８７】
具体的には、制御回路４０はスイッチング素子群ＳＷＲ群以外のスイッチング素子ＳＷについて、スイッチング素子ＳＷＴ、ＳＷｃｏｍｐをオン状態にし、その他のスイッチング素子ＳＷをオフ状態にする。
【００８８】
次のステップＳ２５８でチップ内制御部３２は、制御回路４０に上述した通常動作（図４参照）を行わせて、第１４ビット目〜第１ビット目の変換を行わせ、変換結果（出力信号ｏｕｔ）を変換結果ｋとして、一旦、電池監視ＬＳＩ１４内の記憶部やチップ内制御部３２が有する記憶部（いずれも図示省略）等のいずれかの記憶部に記憶させる。
【００８９】
次のステップＳ２６０でチップ内制御部３２は、ｋが３１である（ｋ＝３１）か否かを判定する。ｋが３１ではない場合（本実施形態では、ｋ＝１〜３０の場合）、否定判定となり、ステップＳ２５２に戻り、上記処理を繰り返す。
【００９０】
一方、ｋが３１である場合、肯定判定となりステップＳ２６２へ移行する。ステップＳ２６２でチップ内制御部３２は、変換結果１〜３１のアナログ値と、０Ｖとを比較する。次のステップＳ２６４でチップ内制御部３２は、ほぼ０Ｖ（０Ｖ±誤差）である変換結果１〜３１が存在するか否かを判定する。
【００９１】
抵抗ラダー回路４４の動作状態が正常な場合、変換結果ｋのアナログ値（アナログの電圧値）は、（３２−ｋ）／３２×Ｖｒｅｆとなる。しかしながら、例えば、スイッチング素子ＳＷＲが常時オフ状態である不良の場合、信号線Ｌ２に電圧が供給されず、各コンデンサＣには、電荷が蓄積されない。そのため、変換結果ｋのアナログ値は、ほぼ０Ｖとなる。そのため、本実施形態のチップ内制御部３２は、一例として、変換結果がほぼ０Ｖ（０Ｖ±誤差）である場合、抵抗ラダー回路４４の動作状態が異常であることを検出する。
【００９２】
変換結果１〜３１のうち、ほぼ０Ｖ（０Ｖ±誤差）の変換結果が１つでもある場合、肯定判定となり、ステップＳ２６６へ移行する。ステップＳ２６６でチップ内制御部３２は、抵抗ラダー回路４４の動作状態が異常であることを検出した後、第２テスト動作を終了する。なお、ほぼ０Ｖ（０Ｖ±誤差）となった変換結果が（異常な変換結果）が変換結果１〜３１の何れであるかを記憶しておき、異常な変換結果がいずれに生じたかを表す情報を出力するようにしてもよい。
【００９３】
一方、変換結果１〜３１のうち、ほぼ０Ｖ（０Ｖ±誤差）の変換結果が１つもない場合、否定判定となり、ステップＳ２６８へ移行する。ステップＳ２６８でチップ内制御部３２は、抵抗ラダー回路４４の動作状態が正常であることを検出した後、第２テスト動作を終了する。
【００９４】
図７に示した第２テスト動作が終了すると、図５に示したように、ステップＳ２０８でチップ内制御部３２は、第２テストによる抵抗ラダー回路４４の動作状態の検出結果が正常であったか否かを判定する。検出結果が正常ではない場合、否定判定となりステップＳ２１０へ移行する。ステップＳ２１０でチップ内制御部３２は、検出結果として、抵抗ラダー回路４４が異常であることを表す情報をマイクロコンピュータ１６に出力した後、テスト動作を終了する。
【００９５】
一方、第２テストによる抵抗ラダー回路４４の動作状態の検出結果が正常であった場合、ステップＳ２０８で肯定判定となりステップＳ２１２へ移行する。チップ内制御部３２は、検出結果として、逐次比較レジスタ４２及び抵抗ラダー回路４４の動作状態が正常であることを表す情報をマイクロコンピュータ１６に出力した後、テスト動作を終了する。
【００９６】
以上説明したように、本実施形態の電池監視ＬＳＩ１４のＡＤＣ３０は、各々重み付けされた大きさの容量を備え、アナログ信号に応じた電荷を各々蓄積する、互いに並列に接続された複数のコンデンサＣと、デジタル信号の、下位ビット数（本実施形態では５）に応じて基準電圧ｖｒｅｆを分圧した分圧電圧を出力する抵抗ラダー回路４４と、コンデンサＣのうち、最も重み付けが小さなコンデンサＣ１０以外のコンデンサＣ１〜Ｃ９各々の一端を、基準電圧ｖｒｅｆが供給される信号線Ｌ１、及び差分電圧ａｉｎが供給される信号線Ｌ２のいずれかに切替可能に接続するスイッチング素子ＳＷＣ１〜ＳＷＣ９、及びコンデンサＣ１０の一端を、抵抗ラダー回路４４、及び信号線Ｌ２のいずれかに切替可能に接続するスイッチング素子ＳＷＣ１０を含むスイッチング素子群ＳＷＣを備える。また、ＡＤＣ３０は、コンデンサＣ各々の他端に入力端子が電気的に接続され、入力端子の入力電圧Ｖｘと閾値電圧Ｖｔｈとを比較した比較結果を表す信号を出力する比較回路４８と、比較回路４８の比較結果を複数のビットの各々の値としたデジタル信号（出力信号ｏｕｔ）を出力する逐次比較レジスタ４２を備える。さらにＡＤＣ３０は、信号線Ｌ２と抵抗ラダー回路４４との間に設けられ、抵抗ラダー回路４４の動作状態を検出する場合、信号線Ｌ２と抵抗ラダー回路４４とを電気的に接続するテスト回路５０を備える。
【００９７】
従来の電池監視ＬＳＩでは、ＡＤＣの抵抗ラダー回路の動作状態を検出する場合、抵抗ラダー回路における変換に対応する下位ビットに応じた電圧を順次、外部から差分電圧ａｉｎとしてＡＤＣに入力し出力信号ｏｕｔに変換し、マイクロコンピュータが出力信号ｏｕｔに基づいて動作状態の検出を行っていた。しかしながら従来のＡＤＣではアナログ信号をデジタル信号に変換する際に、各コンデンサＣの容量のばらつき等により、変換誤差が生じる場合があるため、当該変換誤差が生じていると抵抗ラダー回路の動作状態に異常（不良）が生じているのか、それとも変換誤差が生じているのかを判定することが困難な場合があった。特に、最下位のビットに応じて分圧した分圧電圧を出力する場合の抵抗ラダー回路の動作状態の検出が困難となる場合が多い。
【００９８】
一方、本実施形態の電池監視ＬＳＩ１４では、本実施形態の電池監視ＬＳＩ１４のＡＤＣ３０は、抵抗ラダー回路４４から出力される分圧電圧を信号線Ｌ２に供給して逐次比較レジスタ４２のテストを行い、マイクロコンピュータ１６は、分圧電圧を変換した出力信号ｏｕｔに基づいて抵抗ラダー回路４４の動作状態を検出する。すなわち、本実施形態のＡＤＣ３０は、差分電圧ａｉｎに代わり抵抗ラダー回路４４から出力される分圧電圧を用いて抵抗ラダー回路４４の動作状態のテストを行う。このように、本実施形態のＡＤＣ３０では、抵抗ラダー回路４４に異常が生じている場合、異常な値となる分圧電圧そのものを用いて、抵抗ラダー回路４４の動作状態のテストを行うため、従来のＡＤＣよりも、エラストグ出力信号ｏｕｔに、抵抗ラダー回路４４の動作状態が反映される。
【００９９】
従って、本実施の形態の電池監視ＬＳＩ１４によれば、抵抗ラダー回路４４の動作状態の検出を適切に行うことができる。また、本実施形態の電池監視ＬＳＩ１４によれば、抵抗ラダー回路４４の動作状態の検出を行う場合、外部から動作状態の検出用（テスト用）の電圧を差分電圧ａｉｎとして入力する必要がない。そのため、本実施形態の電池監視ＬＳＩ１４によれば、より簡易な構成で抵抗ラダー回路４４の動作状態の検出を行うことができる。
【０１００】
また、本実施形態のＡＤＣ３０は、逐次比較レジスタ４２の動作状態を検出する場合に、逐次比較レジスタ４２部に入力される信号を、比較回路４８から出力される信号から制御信号２に切り替えるテスト回路５２をさらに備える。そして、逐次比較レジスタ４２の動作状態を検出する場合、チップ内制御部３２は、チップ内制御部３２を介してＡＤＣ３０から出力される出力信号ｏｕｔに基づいて、逐次比較レジスタ４２の動作状態を判定する。
【０１０１】
本実施形態によれば、ＡＤＣ３０がアナログからデジタルに変換した出力信号ｏｕｔを用いずに、逐次比較レジスタ４２の動作状態の検出を行うことができるため、逐次比較レジスタ４２の動作状態の検出を適切に行うことができる。
【０１０２】
なお、本実施形態では、チップ内制御部３２の制御により上記テスト動作（図５〜７）を行う場合について説明したが、その他の回路や機能部で制御を行ってもよい。例えば、制御回路４０やマイクロコンピュータ１６が制御を行ってもよい。また、上記テスト動作（図５〜７）の制御を、複数の回路や機能部で分担して行ってもよい。
【０１０３】
また、本実施形態では、上記テスト動作において逐次比較レジスタ４２及び抵抗ラダー回路４４の動作が正常または異常のいずれであるかの判定を行っていたが、当該判定については、別途行うようにしてもよい。例えば、図６に示した第１テスト動作ではステップＳ２３０〜Ｓ２４０までを実行して得られたステップＳ２３４及びステップＳ２４０の判定結果、及び図７に示した第２テスト動作ではステップＳ２５０〜Ｓ２６４までを実行して得られたステップＳ２３４の判定結果を各々、電池監視ＬＳＩ１４やマイクロコンピュータ１６内の記憶部（いずれも図示省略）等に記憶しておき、別のタイミングで、記憶部に記憶されたこれらの判定結果に基づいて動作状態の判定を行ってもよい。
【０１０４】
また、本実施形態では、上記第２テスト動作のステップＳ２６４において、ほぼ０Ｖ（０Ｖ±誤差）である変換結果１〜３１が存在するか否かを判定していがた、抵抗ラダー回路４４の動作状態を判定する方法はこれに限定されない。例えば、スイッチング素子ＳＷＲが常時オン状態である不良の場合、信号線Ｌ２に電圧が供給されたままとなり、常時オン状態のスイッチング素子ＳＷＲに応じた分圧電圧により各コンデンサＣに電荷が蓄積される。そのため、常時オン状態のスイッチング素子ＳＷＲ以外のスイッチング素子ＳＷＲｋの変換結果ｋのアナログ値は、当該分割電圧に応じて大きくなる。このような場合、例えば、変換結果ｋのアナログ値である、（３２−ｋ）／３２×Ｖｒｅｆから誤差を考慮した範囲内に変換結果１〜３１が存在すれば動作状態が正常であると判定することができる。
【０１０５】
また、本実施形態では、ＡＤＣ３０が１４ビットの分解能を有する逐次比較型コンパレータである場合について説明したが、ＡＤＣ３０の分解能は本実施形態に限定されるものではない。
【０１０６】
また、本実施形態では、コンデンサＣにより変換を行う上位ビットを９ビット、抵抗ラダー回路４４により変換を行う下位ビットを５位ビットとしていたが、上位ビット数及び下位ビット数は、本実施形態に限定されるものではない。なお、コンデンサＣにより変換を行う方が抵抗ラダー回路４４により変換を行う場合に比べて、変換精度は高くなるが、ＡＤＣ３０全体の面積が増加する。そのため、上位ビット及び下位ビットのビット数は、所望の変換精度及びＡＤＣ３０の面積等に応じて適宜、定めればよい。
【０１０７】
また、本実施形態では、ＡＤＣ３０がシングルエンド型の逐次比較コンパレータである場合について説明したが、ＡＤＣ３０は差動型の逐次比較コンパレータであってもよい。
【０１０８】
また、本実施形態のＡＤＣ３０では、電池監視システム１０における電池監視ＬＳＩ１４に適用する場合について説明したが、ＡＤＣ３０が適用される装置は本実施形態に限定されるものではない。
【０１０９】
また、その他の上記各実施の形態で説明した電池監視システム１０、電池監視ＬＳＩ１４、及びＡＤＣ３０の構成及び動作は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。
【符号の説明】
【０１１０】
１０  電池監視システム
１２  電池セル群
１４  電池監視ＬＳＩ
１６  マイクロコンピュータ
３０  ＡＤＣ
３２  チップ内制御部
４０  制御回路
４２  逐次比較レジスタ
４４  抵抗ラダー回路
４６  ＭＵＸ
４８  比較回路
５０、５２  テスト回路
Ｃ１〜Ｃ１０  コンデンサ
Ｌ１、Ｌ２  信号線
Ｒ１〜Ｒ３２  抵抗素子
ＳＷＣ、ＳＷＲ  スイッチング素子群
ＳＷＣ１〜Ｃ１０、ＳＷＲ１〜ＳＷＲ３１、ＳＷＴ、ＳＷＩ、ＳＷＧ  スイッチング素子
【図１】
0006741464.tif 000002
【図２】
0006741464.tif 000003
【図３】
0006741464.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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