(57)【特許請求の範囲】
【請求項１】
ＭＲＡＭからなるデータ・セルのデータ状態をセンシングするためのシステムであって、
ノードＡでの第１の入力と、ノードＢでの第２の入力とを有する比較器と、
第１のｐチャネル・トランジスタに前記ノードＡで接続される、第１のｎチャネル・トランジスタと、
第２のｐチャネル・トランジスタに前記ノードＢで接続される、第２のｎチャネル・トランジスタと、
前記第１のpチャネル・トランジスタのゲートを電圧供給部に接続する第１のコンデンサを含み、第1のｐチャネル・トランジスタのゲート及びドレインに接続された第１のスイッチであって、前記第１のｐチャネル・トランジスタのドレインを前記第１のコンデンサを介して前記電圧供給部に選択的に接続するように構成された前記第1のスイッチと、
前記第２のpチャネル・トランジスタのゲートを電圧供給部に接続する第２のコンデンサを含み、第2のｐチャネル・トランジスタのゲート及びドレインンに接続された第２のスイッチであって、前記第２のｐチャネル・トランジスタのドレインを前記第２のコンデンサを介して前記電圧供給部に選択的に接続するように構成された前記第2のスイッチと、 
第１の基準セルまたは前記データ・セルを、前記第１のｎチャネル・トランジスタに選択的に接続するように構成され、前記データ・セルまたは第２の基準セルを、前記第２のｎチャネル・トランジスタに選択的に接続するように構成される多重化器とを備え、
前記比較器は、前記データ・セルの前記データ状態を、前記ノードＡでのノードＡ電圧、および前記ノードＢでのノードＢ電圧の入力に基づいて出力する、システム。
【請求項２】
カラム・デコーダが、前記多重化器を、前記第１の基準セル、前記第２の基準セル、および前記データ・セルに接続する、請求項１に記載のシステム。
【請求項３】
電圧供給部が、前記第１のｐチャネル・トランジスタ、および前記第２のｐチャネル・トランジスタに接続される、請求項１に記載のシステム。
削除
【請求項４】
前記比較器での差動電圧入力は、前記第１の入力での前記ノードＡ、および前記第２の入力での前記ノードＢに基づく、請求項１に記載のシステム。
【請求項５】
フェーズ１の間、前記第１の基準セルに対応する第１の基準セル電流が前記第１のｎチャネル・トランジスタを通って流れるように、第１のスイッチは、前記第１のｐチャネル・トランジスタのドレインを第１のコンデンサを介して電圧供給部に接続するために選択的に閉じられる、請求項４に記載のシステム。
【請求項６】
前記フェーズ１の間、前記データ・セルに対応するデータ・セル電流が前記第２のｎチャネル・トランジスタを流れるように、第２のスイッチは、前記第２のｐチャネル・トランジスタのドレインを第２のコンデンサを介して前記電圧供給部に接続するために選択的に閉じられる、請求項５に記載のシステム。
【請求項７】
フェーズ２の間、前記データ・セルに対応する前記データ・セル電流が前記第１のｎチャネル・トランジスタを流れるように、前記第１のスイッチは、前記第１のｐチャネル・トランジスタの前記ドレインを、前記電圧供給部から切り離すために選択的に開放させる、請求項６に記載のシステム。
【請求項８】
前記フェーズ２の間、前記第２の基準セルに対応する第２の基準セル電流が前記第２のｎチャネル・トランジスタを流れるように、前記第２のスイッチは、前記第２のｐチャネル・トランジスタの前記ドレインを、前記電圧供給部から切り離すために選択的に開放させる、請求項７に記載のシステム。
【請求項９】
前記ノードＡでの前記ノードＡ電圧は、前記データ・セル電流を前記第１の基準セル電流から減算したものに基づき、
前記ノードＢでの前記ノードＢ電圧は、前記第２の基準セル電流を前記データ・セル電流から減算したものに基づく、請求項８に記載のシステム。
【請求項１０】
前記比較器での前記差動電圧入力は、前記ノードＢ電圧と前記ノードＡ電圧との間の差である、請求項９に記載のシステム。
【請求項１１】
前記フェーズ１の間、前記多重化器が、前記第１の基準セルを、前記第１のｎチャネル・トランジスタに選択的に接続し、そのことにより、前記第１の基準セル電流が流れるように構成され、
前記フェーズ１の間、前記多重化器が、前記データ・セルを、前記第２のｎチャネル・トランジスタに選択的に接続し、そのことにより、前記データ・セル電流が流れるように構成される、請求項９に記載のシステム。
【請求項１２】
前記フェーズ２の間、前記多重化器が、前記データ・セルを、前記第１のｎチャネル・トランジスタに選択的に接続し、そのことにより、前記データ・セル電流が流れるように構成され、
前記フェーズ２の間、前記多重化器が、前記第２の基準セルを、前記第２のｎチャネル・トランジスタに選択的に接続し、そのことにより、前記第２の基準セル電流が流れるように構成される、請求項１１に記載のシステム。
【請求項１３】
ＭＲＡＭからなるデータ・セルのデータ状態をセンシングするための方法であって、
ノードＡでの第１の入力と、ノードＢでの第２の入力とを有する比較器を用意するステップであって、前記比較器の出力は、前記ノードＡおよび前記ノードＢに基づく、前記用意するステップと、
第１のｐチャネル・トランジスタに前記ノードＡで接続される、第１のｎチャネル・トランジスタを用意するステップと、
第２のｐチャネル・トランジスタに前記ノードＢで接続される、第２のｎチャネル・トランジスタを用意するステップと、
前記第１のpチャネル・トランジスタのゲートを電圧供給部に接続する第１のコンデンサを含み、第1のｐチャネル・トランジスタのゲート及びドレインに接続された第１のスイッチであって、前記第１のｐチャネル・トランジスタのドレインを前記第１のコンデンサを介して前記電圧供給部に選択的に接続するように構成された第1のスイッチを用意するステップと、
前記第２のpチャネル・トランジスタのゲートを電圧供給部に接続する第２のコンデンサを含み、第2のｐチャネル・トランジスタのゲート及びドレインンに接続された第２のスイッチであって、前記第２のｐチャネル・トランジスタのドレインを前記第２のコンデンサを介して前記電圧供給部に選択的に接続するように構成された第2のスイッチを用意するステップと、
第１の基準セルまたは前記データ・セルを、前記第１のｎチャネル・トランジスタに選択的に接続するように、多重化器を構成するステップと、
前記データ・セルまたは第２の基準セルを、前記第２のｎチャネル・トランジスタに選択的に接続するように、前記多重化器を構成するステップと
を含み、
前記比較器は、前記データ・セルの前記データ状態を、前記ノードＡでのノードＡ電圧、および前記ノードＢでのノードＢ電圧の入力に基づいて出力する、方法。
【請求項１４】
ノードＡ電圧をノードＡで提供することを、前記ノードＡ電圧が、データ・セル電流を第１の基準セル電流から減算したものに基づくように行うステップと、
ノードＢ電圧をノードＢで提供することを、前記ノードＢ電圧が、第２の基準セル電流を前記データ・セル電流から減算したものに基づくように行うステップと
を含み、
前記比較器は、前記データ・セルの前記データ状態を、前記ノードＡ電圧と前記ノードＢ電圧との間の差動電圧に基づいて出力する、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には電子メモリ技術に関し、より詳細には、不整合およびノイズ非敏感（insensitive）のスピン・トルク・トランスファ磁気ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ：spin torque transfer magnetic random access memory）に関する。
【背景技術】
【０００２】
ＳＴＴ  ＭＲＡＭは、不揮発性、高性能、および高耐久性を呈する、魅力的な新興のメモリ技術である。典型的なＳＴＴ  ＭＲＡＭメモリ・セルは、ワード線（ＷＬ）によりゲート処理される、電界効果トランジスタ（ＦＥＴ）と直列の磁気トンネル接合（ＭＴＪ）を含む。ビット線（ＢＬ）およびソース線（ＳＬ）が、互いに平行に、およびＷＬと直交して延びる。ＢＬはＭＴＪに接続され、ＳＬはＦＥＴに接続される。ＢＬに沿った１つのメモリ・セルが、そのＷＬをターン・オンすることにより選択される。相対的に大きな電圧（例えば、５００ｍＶ）が、ＢＬからＳＬまでのセルの両端で強制されるとき、選択されたセルのＭＴＪは、個別の状態に書き込まれ、その状態は、この電圧の極性（ＢＬがハイ、ＳＬがハイ）により決定される。
【０００３】
セルが論理ゼロ（０）または平行状態であるとき、そのＭＴＪ抵抗は、セルが論理イチ（１）または反平行状態であるときより低い。典型的なＭＴＪ抵抗値は、Ｒ０＝１０ＫΩおよびＲ１＝２０ＫΩを含むことになる。選択されたセルは、ＢＬからＳＬまでの抵抗をセンシングすることにより読み出される。「センス」または「読み出し」電圧は、書き込み動作および読み出し動作を明確に区別するために、ならびに読み出し動作の間にセルを不注意によってディスターブすることを避けるために、書き込み電圧よりはるかに低くしなければならない。したがって、センシング方法論は、非常に低い読み出し電圧（例えば、５０ｍＶ未満）を正確にセンシングする能力がなければならない。抵抗の状態依存の変化は、ＭＲ＝（Ｒ１−Ｒ０）／Ｒ０と定義される、パラメータＭＲ、すなわち磁気抵抗により特徴付けられる。１００％が、ＭＲに対する典型的な公称値であるが、より高い値が報告されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、不揮発性メモリからなるデータ・セルのデータ状態を検知するシステムおよび方法を提供する。典型的には、不揮発性メモリは例えばＳＴＴ−ＭＲＡＭである。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、データ・セルのデータ状態をセンシングするためのシステムを含む。システムは、ノードＡでの第１の入力と、ノードＢでの第２の入力とを有する比較器と、第１のｐチャネル・トランジスタにノードＡで接続される、第１のｎチャネル・トランジスタと、第２のｐチャネル・トランジスタにノードＢで接続される、第２のｎチャネル・トランジスタとを含む。多重化器が、第１の基準セルまたはデータ・セルを、第１のｎチャネル・トランジスタに選択的に接続するように構成され、データ・セルまたは第２の基準セルを、第２のｎチャネル・トランジスタに選択的に接続するように構成される。比較器は、データ・セルのデータ状態を、ノードＡでのノードＡ電圧、およびノードＢでのノードＢ電圧の入力に基づいて出力する。
【０００６】
本発明の実施形態は、データ・セルのデータ状態をセンシングするための方法を含む。ノードＡでの第１の入力と、ノードＢでの第２の入力とを有する比較器が用意される。比較器の出力は、ノードＡおよびノードＢに基づく。第１のｎチャネル・トランジスタが、第１のｐチャネル・トランジスタにノードＡで接続される。第２のｎチャネル・トランジスタが、第２のｐチャネル・トランジスタにノードＢで接続される。多重化器が、第１の基準セルまたはデータ・セルを、第１のｎチャネル・トランジスタに選択的に接続するように構成され、データ・セルまたは第２の基準セルを、第２のｎチャネル・トランジスタに選択的に接続するように構成される。比較器は、データ・セルのデータ状態を、ノードＡでのノードＡ電圧、およびノードＢでのノードＢ電圧の入力に基づいて出力する。
【０００７】
本発明の実施形態は、データ・セルのデータ状態をセンシングするための方法を含む。ノードＡ電圧が、データ・セル電流を第１の基準セル電流から減算したものに基づくように、ノードＡ電圧がノードＡで提供される。ノードＢ電圧が、第２の基準セル電流をデータ・セル電流から減算したものに基づくように、ノードＢ電圧がノードＢで提供される。比較器が、ノードＡでの第１の入力と、ノードＢでの第２の入力とを有する。ノードＡでは、第１のｎチャネル・トランジスタが、第１のｐチャネル・トランジスタに接続される。ノードＢでは、第２のｎチャネル・トランジスタが、第２のｐチャネル・トランジスタに接続される。多重化器が、第１の基準セルまたはデータ・セルを、第１のｎチャネル・トランジスタに選択的に接続するように構成され、データ・セルまたは第２の基準セルを、第２のｎチャネル・トランジスタに選択的に接続するように構成される。比較器は、データ・セルのデータ状態を、ノードＡ電圧とノードＢ電圧との間の差動電圧に基づいて出力する。
【０００８】
追加的な特徴および利点が、本明細書で説明する技法によって実現される。他の実施形態および態様を、本明細書で詳細に説明する。より良好な理解のために、説明および図面を参照する。
【０００９】
本発明とみなされる主題が、本明細書の添付の特許請求の範囲で、特に指摘され、明瞭に請求される。上述および他の、特徴および利点は、付随する図面と連関して行われる、後に続く詳細な説明から明らかである。
【図面の簡単な説明】
【００１０】
【図１】ＭＲＡＭセンス・アンプ技法の概略を示す図である。
【図２】ＭＲＡＭセンス・アンプ技法の概略を示す図である。
【図３】センス・アンプ技法の概略を示す図である。
【図４】本発明の実施形態による、不整合およびノイズ非敏感のＳＴＴ  ＭＲＡＭセンシング技法に対するセンス・アンプ回路（フェーズ１）を示す図である。
【図５】本発明の実施形態による、不整合およびノイズ非敏感のＳＴＴ  ＭＲＡＭセンシング技法に対するセンス・アンプ回路（フェーズ２）を示す図である。
【図６】図４および５でのセンス・アンプ回路とともに利用され得るラッチ型比較器を示す図である。
【図７】本発明の実施形態による、図４および５でのセンス・アンプ回路に対する、例のタイミング図である。
【図８】本発明の実施形態による、センス・アンプ回路でのデータ・メモリ・セルのデータ状態をセンシングするための方法の図である。
【図９】本発明の実施形態による、他のシステムと比較しての、図４および５での回路の回路シミュレーションからのシミュレーション結果のグラフを示す図である。
【図１０】本発明の実施形態に含まれ、それらの実施形態で利用され得る、能力を有するコンピュータの例を示す図である。
【発明を実施するための形態】
【００１１】
開示される実施形態の、付随する図、および後に続く詳細な説明では、図で示される様々な要素は、３ないし４桁の参照番号を伴って提供される。各々の参照番号の最も左の数字は、その要素が最初に示される図に対応する。
【００１２】
本発明の様々な実施形態を、ここで、関係する図面を参照して説明する。代替の実施形態が、本開示の範囲から逸脱することなく考案され得る。様々な接続が、後に続く説明および図面において、要素の間で言及されるということが留意される。これらの接続は、別段の指定がない限り、直接または間接であり得るものであり、本発明は、この点において限定的であることを意図されない。したがって、エンティティの結合は、直接接続または間接接続のいずれかを指し得る。
【００１３】
先進的なノード技術でのＳＴＴ  ＭＲＡＭのためのセンス・アンプ（ＳＡ）の設計は、種々の理由のために、非常に骨の折れるものであり得る。
１．１状態セルと０状態セルとの間のセンシングされる抵抗比は、アレイ電界効果トランジスタ（ＦＥＴ）、ＢＬ、ＳＬ、およびカラム・デコーダ（ＣＤ）の直列抵抗に起因して、ＭＲが示唆することになるものより低い。
２．磁気トンネル接合（ＭＴＪ）抵抗の局所的な変動が、読み出しマージンを悪化させる。
３．ＦＥＴ不整合として知られている、ＦＥＴの電気パラメータの局所的な変動が、ＳＡの内部でのランダム・オフセットを結果として生じさせ、読み出しマージンをさらに悪化させる。
４．ＦＥＴ不整合はさらには、強制される読み出し電圧の変動を結果として生じさせ、利用可能な信号を減少させ、または読み出しディスターブの可能性を増大させる。
５．ＳＡに対する、供給部または任意の基準上の過渡ノイズが、読み出しマージンをさらに悪化させる。
６．ＳＴＴ  ＭＲＡＭセルは、２つの状態のみを有するので、２つの基準セル（両方の状態から１つずつ）を平均化して、中間点基準を創出することが必要である。
７．シリコン技術のスケールが変化するにつれて、従来のアナログ回路技法は、電力供給部の上方余裕の不足、および長チャネル・デバイスの使用に関する制限に起因して、非実用的になる。
８．シリコン技術のスケールが変化するにつれて、ＦＥＴ不整合に対する敏感性が全体的に増大する。
９．多くの用途に対して、センス・アンプの電力および面積は、厳しく制約される。
【００１４】
図１は、データ・セル電流が、両方の状態から１つずつの、２つの基準セル電流の平均と比較される、現状技術のＭＲＡＭセンス・アンプ技法に対する回路１００を示す。図１、および後続の図では、ＢＬ側のセンシングが想定され、アレイＦＥＴおよびＳＬ側の回路網は、簡潔さ、および明快さのために省略される。ＮＦＥＴ（負チャネルＦＥＴ）ソース・フォロワ回路が、３つのビット線（または、好ましい読み出し極性に依存して、ＳＬ）を、目標読み出し電圧にクランプする。データ・セル電流と、２つの基準セル電流の平均との間の差が、ＰＦＥＴ（正チャネルＦＥＴ）電流ミラー負荷回路により電圧差に変換され、その電圧差が、デジタルＳＡ出力を生み出すために、比較器によりセンシングされる。図１は、３レッグのバージョン（１つのデータ＋２つの基準）を説明している。加えて、構造に追加される第２のデータ・レッグが存し得るものであり、そのことが、回路１００の対称性をある程度改善し得る、４レッグのバージョン（２つのデータ＋２つの基準）を創出する。
【００１５】
ＰＦＥＴミラー負荷ゲート容量は、基準側上にのみ現れるので、回路は、データ側と基準側との間で完全に対称的というわけではない。それでも回路は、良好な対称性を有し、そのことが、例えば、供給部ノード上の、またはＮＦＥＴ  ＢＬクランプ・ゲート・ノード（ＢＬＣＬＡＭＰ）上の、過渡ノイズに対する良好なイミュニティを提供する。この技法の主な欠点は、最も敏感なものから最も敏感でないものへの順序での、ＰＦＥＴ電流ミラー負荷回路、ＮＦＥＴ  ＢＬクランプ、および比較器での、ＦＥＴ不整合に対する、その技法の敏感性である。
【００１６】
ＦＥＴ不整合は、アナログ回路の性能に影響力をもつ、よく知られている、不可避の現象である。不整合を最小限に抑えるための配置設計技法の使用にもかかわらず、任意の２つの一見同一のＦＥＴは、デバイス寸法、ゲート酸化物厚さ、チャネル・ドーピング、および他の物理パラメータの局所的な変動に起因して、しきい値電圧および相互コンダクタンスのわずかに異なる値を有することになる。これらの不整合は、そうでなければゼロ・オフセットを有することになる回路で、有限のランダム・オフセットを結果として生じさせる。さらに、ＦＥＴデバイス技術のスケールが変化するにつれて、ＦＥＴオーバドライブ電圧（Ｖｇｓ−Ｖｔ）が全体的に減少し、そのことによって、ＦＥＴ不整合に対する敏感性が増大する。Ｖｇｓ＝Ｖｇ−Ｖｓである。
【００１７】
ＭＲＡＭセンス・アンプ（ＳＡ）の事例では、ＦＥＴ不整合は、読み出しマージンの悪化を結果として生じさせる。しきい値データ・セル抵抗（ＳＡが０の出力から１の出力に切り替わる、データ・セルＭＴＪ抵抗）が、その理想値から動かされる。ＭＲＡＭ  ＳＡでのＦＥＴ不整合の影響をトリミングで除くための技法が（図１では論考しないが）存するということに留意されたい。本質的には、トリミングによって、しきい値データ・セル抵抗が、理想値の近くに戻るように、ＳＡ単位で動かされることが可能となる。しかしながらトリミングは、相当量の試験時間および回路面積を要する。さらにトリミングは、部分の初期試験およびトリミングの後で起こる、ＦＥＴパラメータ・シフトに対しては補正しない。その上さらにトリミングは、時間に関してランダムな性質のものである、過渡ノイズの影響に対しては補正することができない。
【００１８】
図２は、図示されるように、２フェーズ、「サンプル・アンド・ホールド」技法を導入することにより、この問題点に対処することを試行する回路２００である。第１のフェーズ（フェーズ１）の間、基準ＢＬが、従来の方法と同様に、ＮＦＥＴソース・フォロワにより、目標読み出し電圧にクランプされる。ＰＦＥＴ負荷（Ｐ０）が、ダイオードとして構成され（Ｖｇ＝Ｖｄ）、基準セル電流に対応するゲート電圧が、コンデンサ上に蓄積される。第２のフェーズ（フェーズ２）の間、データＢＬが、目標読み出し電圧にクランプされ、ＰＦＥＴ負荷が、電流ソースとして構成される（Ｖｇ＝Ｖｐｈａｓｅ１）。２つのフェーズの間の電流の変化が、ドレイン・ノードＤ０を、ゲート・ノードＧ０に対して、高く、または低く駆動する。この電圧差が比較器（ｃｏｍｐ）に送り込まれ、その比較器が、デジタルＳＡ出力を生み出す。
【００１９】
この技法は、比較器より前の信号経路に整合デバイス対が存せず、信号がこの時点までに相当量増幅しているので、ＦＥＴ不整合に対してほとんど完全に非敏感であるという特徴を有する。しかしながらその技法は、供給部ノード、またはＮＦＥＴ  ＢＬクランプ・ゲート・ノード（ＢＬＣＬＡＭＰ）上の過渡ノイズに対して非常に敏感である。１レッグの設計として、その技法は、ＦＥＴ不整合に対して非敏感であるが、データ／基準対称性を有せず、そのことによってその技法は、過渡ノイズに対して非常に敏感になる。ことによると、より重要なことには、その設計は、２つの基準セル（両方の状態から１つずつ）の平均化に容易には順応しない。図２での回路２００を使用すると、この問題は、３２個の近接するＳＡ入力ノード（両方の状態から１６個ずつ）を一体に、第１の基準フェーズの間に短絡させることにより解決する。残念ながらこの設計選定は、ＳＡをＦＥＴ不整合にさらすものである。なぜならば、基準フェーズの終わりでコンデンサＣ０上に蓄積される電圧は、３２個の短絡させたＳＡのＦＥＴパラメータに依存的であり、一方でデータ・フェーズは、１つのＳＡのみを関与させるからである。このことは、この技法の有益な特徴である、ＦＥＴ不整合に対する、その技法の非敏感性を、事実上打ち消すものである。
【００２０】
図３は、本来的にはＦＥＴ不整合に対して非敏感である、２フェーズ、サンプル・アンド・ホールド、「容量結合型」電圧センシング技法によって、これらの問題点に対処することを試行する回路３００である。このＳＡに対する電圧入力は、フェーズ１の間は、データ・セルおよび基準セルＡの、フェーズ２の間は、基準セルＢおよびデータ・セルの、抵抗分割器構成を使用して創出される。この手法はまさに、２つの基準セル（両方の状態から１つずつ）の平均化を考えに入れたものである。しかしながら図２と同様に、図３ではデータ／基準対称性が不足することによって、その手法は、供給部および読み出し電圧ノード上の過渡ノイズに対して敏感になる。特に、非常に低いインピーダンスの電圧ソースが、データ・パターン依存の過渡ノイズがシステムに影響力をもつことを防止するように、読み出し電圧ノードを駆動するために要される。
【００２１】
実施形態は、ＦＥＴ不整合に対して（おおむね）非敏感である、過渡ノイズに対して非敏感である、および、２つの基準セル（両方の状態から１つずつ）の平均化を考えに入れたものである、改善されたＳＴＴ  ＭＲＡＭセンシング技法を説明する。現状技術の技法および回路は、これらの要件の３つすべてを満足させるわけではない。
【００２２】
図４および５は、実施形態による、不整合およびノイズ非敏感のＳＴＴ  ＭＲＡＭセンシング技法に対するセンス・アンプ（ＳＡ）回路４００を示す。図４は、ＳＡ回路４００のフェーズ１構成を示し、図５は、フェーズ２構成を示す。
【００２３】
ＳＡ回路４００は、（完全に）対称的であり、両半分（レッグ０およびレッグ１）は、ＰＦＥＴ負荷デバイス（ＰＦＥＴ  Ｐ０およびＰ１）と直列のＮＦＥＴ（ＮＦＥＴ  Ｎ０およびＮ１）ソース・フォロワＢＬクランプからなり、そのＰＦＥＴ負荷デバイスのゲートは、コンデンサにより電圧供給部ノード４０５に強く結合され、そのＰＦＥＴ負荷デバイスのドレインに、スイッチ・デバイス、または複数のデバイスによって接続され得る。例えば、レッグ０は一方の半分であり、レッグ１は他方の半分である。
【００２４】
レッグ０は、ＰＦＥＴ  Ｐ０と、第１のコンデンサＣ０と、第１のスイッチＳ０と、ＮＦＥＴ  Ｎ０とを含む。ＰＦＥＴ  Ｐ０は、そのソースが、電圧供給部ノード４０５に接続され、（ドレイン・ノードＤ０で）そのドレインが、第１のスイッチＳ０、およびＮＦＥＴ  Ｎ０のソースの両方に接続される。（ゲート・ノードＧ０で）ＰＦＥＴ  Ｐ０のゲートは、第１のスイッチＳ０および第１のコンデンサＣ０の一方の端部に接続される。第１のコンデンサＣ０の他方の端部は、電圧供給部ノード４０５に接続される。ＮＦＥＴ  Ｎ０のゲートは、ＢＬＣＬＡＭＰノードに接続され、ＮＦＥＴ  Ｎ０のドレインは、多重化器（Ｍｕｘ）４２０の１つの入力ＩＮ０に接続する。
【００２５】
レッグ１は、ＰＦＥＴ  Ｐ１と、第２のコンデンサＣ１と、第２のスイッチＳ１と、ＮＦＥＴ  Ｎ１とを含む。ＰＦＥＴ  Ｐ１は、そのソースが、電圧供給部ノード４０５に接続され、（ドレイン・ノードＤ１で）そのドレインが、第２のスイッチＳ１、およびＮＦＥＴ  Ｎ１のソースの両方に接続される。（ゲート・ノードＧ１で）ＰＦＥＴ  Ｐ１のゲートは、第２のスイッチＳ１および第２のコンデンサＣ１の一方の端部に接続される。第２のコンデンサＣ１の他方の端部は、電圧供給部ノード４０５に接続される。ＮＦＥＴ  Ｎ１のゲートは、ＢＬＣＬＡＭＰノードに接続され、ＮＦＥＴ  Ｎ１のドレインは、多重化器４２０の１つの入力ＩＮ１に接続する。
【００２６】
レッグ０およびレッグ１の両方で、多重化器４２０に情報が送り込まれる。レッグ０でのＩＮ０は、１つのＳＡ入力であり、レッグ１でのＩＮ１は、１つのＳＡ入力である。２つのレッグ０および１は対称的であり、そのことは、そっくり同じ要素および接続が、各々のレッグに見出されるということを意味する。データ・レッグおよび基準レッグの回路構造での対称性は、当業者により理解される回路技法であり、過渡ノイズに対するイミュニティを提供し、コモン・モード・ノイズ除去として普通に知られている。対照的に、図２および３の技法は、データと基準との間の物理的な回路対称性が不足し、そのことによって、これらの技法に対して、過渡ノイズに対する高い敏感性が結果として生じる。
【００２７】
ＳＡ回路４００は、ＳＴＴ  ＭＲＡＭデータ・セル４１０（メモリ・セル）（Ｒｄａｔａ）と、第１の基準セルＡ  ４１５Ａ（ＲｒｅｆＡ）と、第２の基準セルＢ  ４１５Ｂ（ＲｒｅｆＢ）とを含む。２つのＳＡ入力の各々（レッグ０でのＩＮ０、およびレッグ１でのＩＮ１）は、ＳＴＴ  ＭＲＡＭデータ・セル４１０に、さもなければ、基準セルに（ＩＮ０は第１の基準セルＡ  ４１５Ａに、ＩＮ１は第２の基準セルＢ  ４１５Ｂに）選択的に接続され得る。多重化器４２０によるこの多重化動作は、典型的には、カラム・デコーダ（ＣＤ）４３０Ａ、４３０Ｂ、４３０Ｃを関与させるが、他のアーキテクチャが可能である。カラム・デコーダは、どのビット線（すなわち、カラム）を選択すべきかを決定する。
【００２８】
加えて、２つの半分ＳＡ（すなわち、レッグ０およびレッグ１）のドレイン・ノードＤ０およびＤ１では、比較器４８０に情報が送り込まれ、その比較器４８０は、デジタル・センス・アンプ（ＳＡ）出力を生み出す。デジタルＳＡ出力は、ＳＴＴ  ＭＲＡＭデータ・セル４１０のそのデータ状態（ハイまたはロー）を指示する。多くの比較器設計が存在し、利用され得る。例として、図６で示される、よく知られているラッチ型比較器は、この用途に対する良好な候補であり、設計の完全な対称性を維持する。
【００２９】
第１のフェーズ（フェーズ１）の間、ＳＴＴ  ＭＲＡＭデータ・セル４１０は、２つのＳＡ入力の一方（この事例ではＩＮ１）に接続され、２つの基準セルＡまたはＢの１つが、他方に接続される（例えば、第１の基準セルＡ  ４１５Ａが、入力ＩＮ０に接続される）。ＳＡ回路４００は、安定化することを可能とされ、次いで、２つの、第１のスイッチＳ０、および第２のスイッチＳ１が開放される。
【００３０】
第２のフェーズ（フェーズ２）の間、ＳＴＴ  ＭＲＡＭデータ・セル４１０は、他方のＳＡ入力（この事例ではＩＮ０）に接続され、他方の基準セルＢが、元のＳＡ入力に接続される（例えば、第２の基準セルＢ  ４１５Ｂが、この事例では入力ＩＮ１に接続される）。ＳＡ回路４００は、再び安定化することを可能とされ、次いで出力が、比較器４８０によってラッチされ（記憶され）、読み出し動作は完了する。
【００３１】
図４および５でのこの設計は、ＦＥＴ不整合に対する良好な敏感性を有する。加えて、ＳＡ回路４００を、特に非常に先進的なノードでトリミングすることが、それでもなお可能であり得る。このことは、小さなデバイスを、ＰＦＥＴ負荷デバイスと並列に（すなわち、ＰＦＥＴ  Ｐ０およびＰ１と並列に）追加することにより、または他の方法により達成され得る。
【００３２】
ここで、図４および５でのＳＡ回路４００の詳細に目を向けると、各々のレッグ０および１の対称性は、電圧供給部ノード４０５が、ＰＦＥＴ  Ｐ０およびＰ１の両方のソース、ならびに第１のコンデンサＣ０および第２のコンデンサＣ１に接続されることを示す。ゲート・ノードＧ０で、ＰＦＥＴ  Ｐ０のゲートが、第１のコンデンサＣ０の他方の端部、および第１のスイッチＳ０に接続される。ゲート・ノードＧ１で、ＰＦＥＴ  Ｐ１のゲートが、第２のコンデンサＣ１の他方の端部、および第２のスイッチＳ１に接続される。
【００３３】
ドレイン・ノードＤ０で、ＰＦＥＴ  Ｐ０のドレインが、ＮＦＥＴ  Ｎ０のソース、および第１のスイッチＳ０の他方の端部に接続される。同様にドレイン・ノードＤ１で、ＰＦＥＴ  Ｐ１のドレインが、ＮＦＥＴ  Ｎ１のソース、および第２のスイッチＳ１の他方の端部に接続される。加えてドレイン・ノードＤ０は、比較器４８０の一方の入力に接続され、ドレイン・ノードＤ１は、比較器４８０の他方の入力に接続される。ドレイン・ノードＤ０およびＤ１での電圧は、比較器４８０内に入力され、比較器４８０の出力が、ＳＴＴ  ＭＲＡＭデータ・セル４１０が論理０であるか、それとも論理１であるかに対する応答である。
【００３４】
ＳＡ回路４００では、ＮＦＥＴ  Ｎ０は、そのゲートが、ＢＬＣＬＡＭＰを介してＮＦＥＴ  Ｎ１のゲートに接続される。ＮＦＥＴ  Ｎ０およびＮ１は、ソース・フォロワとしてバイアスが印加される。ＢＬＣＬＡＭＰは、Ｎ０およびＮ１のソース・ノードが、接地に対するそれらのインピーダンスにほとんど完全に無関係に、目標読み出し電圧ＶＲＥＡＤに駆動されるように、（示されていない電圧ソースにより）生成される。ＮＦＥＴ  Ｎ０のドレインは、多重化器４２０の入力ＩＮ０に接続され、ＮＦＥＴ  Ｎ１のドレインは、多重化器４２０の入力ＩＮ１に接続される。多重化器４２０の３つの出力は、個々に、３つの異なるカラム・デコーダ４３０Ａ、４３０Ｂ、４３０Ｃに接続される。
【００３５】
ビット線基準Ａ（ＢＬｒｅｆＡ）を介して、カラム・デコーダ４３０Ａの１つの出力が、抵抗器／抵抗ＲｒｅｆＡとして表される第１の基準セルＡ  ４１５Ａに接続される。ビット線データ・セル（ＢＬｄａｔａ）を介して、カラム・デコーダ４３０Ｂの１つの出力が、抵抗器／抵抗Ｒｄａｔａとして表されるＳＴＴ  ＭＲＡＭデータ・セル４１０に接続される。ビット線基準Ｂ（ＢＬｒｅｆＢ）を介して、カラム・デコーダ４３０Ｃの１つの出力が、抵抗器／抵抗ＲｒｅｆＢとして表される第２の基準セルＢ  ４１５Ｂに接続される。
【００３６】
トランジスタＴＲｒｅｆＡのソースが、第１の基準セルＡ  ４１５Ａの他方の端部に接続され、トランジスタＴＲｄａｔａのソースが、ＳＴＴ  ＭＲＡＭデータ・セル４１０の他方の端部に接続される。さらには、トランジスタＴＲｒｅｆＢのソースが、第２の基準セルＢ  ４１５Ｂの他方の端部に接続される。トランジスタＴＲｒｅｆＡ、ＴＲｄａｔａ、およびＴＲｒｅｆＢのゲートは各々、同じワード線（ＷＬ）に接続される。トランジスタＴＲｒｅｆＡ、ＴＲｄａｔａ、およびＴＲｒｅｆＢのドレインは、接地に接続される。
【００３７】
実施形態によれば、図７は、ＳＡ回路４００の技法に対する、例のタイミング図７００を示すが、他の変形形態が可能である。タイミング図７００は、各々の要素に対する電圧／電流レベルの増大および減少を示す。
【００３８】
センシングまたは読み出しサイクルは、時間ｔ０で、ワード線（ＷＬ）およびカラム・デコーダ４３０Ａ〜Ｃをイネーブルにすることにより始め、そのことによって、低インピーダンス経路が、ＳＡ多重化器４２０から、選択された、第１の基準セルＡ（４１５Ａ）、ＳＴＴ  ＭＲＡＭデータ・セル（４１０）、および第２の基準セルＢ（４１５Ｂ）、ならびに前方の回路接地まで確立される。しかしながらＳＡ多重化器４２０は、まだイネーブルにされない。電流は、ＳＡ回路４００のレッグ０または１のいずれにも流れず、ゆえに、ドレイン・ノードＤ０およびＤ１は、電圧供給部ノード４０５の電圧より下の不確定の電圧で浮遊する。
【００３９】
次に時間ｔ１で、ＳＡ多重化器４２０を、図４に示すフェーズ１部分で示されるようにイネーブルにする、フェーズ１信号がアサートされる。すなわち、第１の基準セルＡ  ４１５Ａが、Ｍｕｘ入力ＩＮ０を介してＮＦＥＴ  Ｎ０に接続され、ＳＴＴ  ＭＲＡＭデータ・セル４１０が、Ｍｕｘ入力ＩＮ１を介してＮＦＥＴ  Ｎ１に接続される。電流が、ＳＡ回路４００のレッグ０および１の両方で流れ始め、ビット線基準Ａ（ＢＬｒｅｆＡ）およびビット線データ・セル（ＢＬｄａｔａ）が両方とも、ＮＦＥＴ  Ｎ０およびＮ１により、目標読み出し電圧（例えば、１つの事例では５０ｍＶ）に駆動される。これまでのところ、第１のスイッチ（Ｓ０）、第２のスイッチ（Ｓ１）は閉じており、そのことによって、ドレイン・ノードＤ０およびゲート・ノードＧ０は短絡し、ドレイン・ノードＤ１およびゲート・ノードＧ１は短絡する。ＰＦＥＴ  Ｐ０およびＰ１は、ダイオード接続され（ゲートがドレインに連結され）、ゲート・ノードＧ０およびドレイン・ノードＤ０、ならびにゲート・ノードＧ１およびドレイン・ノードＤ１は、ＰＦＥＴ  Ｐ０およびＰ１を流れる、第１の基準セル電流、およびデータ・セル電流（それぞれ、ＩｒｅｆＡおよびＩｄａｔａ）に対応する電圧レベルを探す。ゲート−ドレイン連結ノードＧ０／Ｄ０での電圧は、この時間でのゲート−ドレイン連結ノードＧ１／Ｄ１とは数ｍＶ差しかなくてもよく、そのことが、なぜそれらのノードが図７では１つの線として現れるかの理由である。
【００４０】
フェーズ１は、電圧をＣ０およびＣ１に蓄積し、それらの電圧は、データ・セルおよび基準Ａセルのインピーダンス、ならびに、この特定のＳＡに関連するデバイス不整合に関する情報を含む。
【００４１】
ＳＡ回路４００が安定化した後、時間ｔ２で、第１のスイッチＳ０および第２のスイッチＳ１を開放する、開放スイッチ信号（ＯＰＥＮＳＷ）信号がアサートされる。この時点で、ＰＦＥＴ  Ｐ０およびＰ１は電流ソースとなり、各々はそれぞれ、第１のスイッチＳ０および第２のスイッチＳ１が開放されたときに、その各々のＰＦＥＴを流れていた電流を供給する。電流は、ＰＦＥＴ  Ｐ０に対する第１の基準セル電流（ＩｒｅｆＡ）、およびＰＦＥＴ  Ｐ１に対するデータ・セル電流（Ｉｄａｔａ）である。
【００４２】
次に時間ｔ３で、フェーズ１信号がデアサートされ、フェーズ２信号がアサートされる。フェーズ２をアサートすることが、ＳＡ多重化器４２０を、図５のフェーズ２部分で示されるように再構成する。フェーズ２ではＳＴＴ  ＭＲＡＭデータ・セル４１０が、入力ＩＮ０を介してＮＦＥＴ  Ｎ０に接続され、第２の基準セルＢ  ４１５Ｂが、入力ＩＮ１を介してＮＦＥＴ  Ｎ１に接続される。基準Ａビット線（ＲｒｅｆＡの第１の基準セルＡ  ４１５Ａに対する）が、接地に放電することを可能とされ、一方で、ビット線データ・セルＢＬｄａｔａ（ＳＴＴ  ＭＲＡＭデータ・セル４１０）、およびビット線基準Ｂ  ＢＬｒｅｆＢ（第２の基準セルＢ  ４１５Ｂ）が、ＮＦＥＴ  Ｎ０およびＮ１により、目標読み出し電圧（例えば、１つの事例では５０ｍＶ）に駆動される。フェーズ２の間に、ＮＦＥＴ  Ｎ０は、データ・セル電流（Ｉｄａｔａ）を供給し、一方でＮＦＥＴ  Ｎ１は、第２の基準セル電流（ＩｒｅｆＢ）を供給する。
【００４３】
ドレイン・ノードＤ０での、ＰＦＥＴ  Ｐ０（ＩｒｅｆＡ）とＮＦＥＴ  Ｎ０（Ｉｄａｔａ）との間の電流での差が、ドレイン・ノードＤ０での電圧を増加または減少させ、ドレイン・ノードＤ０でのこの電圧（ＶＤ０）は、（ｒｏｎ｜｜ｒｏｐ）＊（ＩｒｅｆＡ−Ｉｄａｔａ）と近似され得る。ＰＦＥＴ  Ｐ０およびＮＦＥＴ  Ｎ０に対する事例では、ＶＤ０＝（ｒｏｎ｜｜ｒｏｐ）＊（ＩｒｅｆＡ−Ｉｄａｔａ）であり、ｒｏｎは、ＮＦＥＴ  Ｎ０の小信号出力インピーダンスであり、ｒｏｐは、ＰＦＥＴ  Ｐ０の小信号出力インピーダンスであり、ｒｏｎ｜｜ｒｏｐは、（１／ｒｏｎ）＋（１／ｒｏｐ）の並列計算である。
【００４４】
ドレイン・ノードＤ１での、ＰＦＥＴ  Ｐ１（Ｉｄａｔａ）とＮＦＥＴ  Ｎ１（ＩｒｅｆＢ）との間の電流での差が、ドレイン・ノードＤ１での電圧を増加または減少させ、ドレイン・ノードＤ１でのこの電圧は、同様に（ｒｏｎ｜｜ｒｏｐ）＊（Ｉｄａｔａ−ＩｒｅｆＢ）と近似され得る。ＰＦＥＴ  Ｐ１およびＮＦＥＴ  Ｎ１に対する事例では、ＶＤ１＝（ｒｏｎ｜｜ｒｏｐ）＊（Ｉｄａｔａ−ＩｒｅｆＢ）であり、ｒｏｎは、ＮＦＥＴ  Ｎ１の小信号出力インピーダンスであり、ｒｏｐは、ＰＦＥＴ  Ｐ１の小信号出力インピーダンスであり、ｒｏｎ｜｜ｒｏｐは、（１／ｒｏｎ）＋（１／ｒｏｐ）の並列計算である。
【００４５】
ｒｏｎは、計算されているドレイン・ノードＤ０またはＤ１に対応する、ＮＦＥＴ  Ｎ０またはＮ１の小信号出力インピーダンスであるということが留意される。さらには、ｒｏｐは、計算されているドレイン・ノードＤ０またはＤ１に対応する、ＰＦＥＴ  Ｐ０またはＰ１の小信号出力インピーダンスであるということが留意される。
【００４６】
比較器４８０の２つの入力での（差動）電圧（Ｖｃｏｍｐ）は、後に続くように近似され得る。
Ｖｃｏｍｐ＝ＶＤ１−ＶＤ０＝（ｒｏｎ｜｜ｒｏｐ）＊［（Ｉｄａｔａ−ＩｒｅｆＢ）−（ＩｒｅｆＡ−Ｉｄａｔａ）］
Ｖｃｏｍｐ＝（ｒｏｎ｜｜ｒｏｐ）＊［（２＊Ｉｄａｔａ−ＩｒｅｆＢ−ＩｒｅｆＡ）］
Ｖｃｏｍｐ＝２＊（ｒｏｎ｜｜ｒｏｐ）＊［Ｉｄａｔａ−（ＩｒｅｆＢ＋ＩｒｅｆＡ）／２］
【００４７】
ゆえに、比較器４８０の入力での電圧は、所望に応じて、データ・セル電流（Ｉｄａｔａ）と、２つの基準の平均（ＩｒｅｆＡおよびＩｒｅｆＢの平均）との間の差に対応する。現状技術のシステムの分析が、同様の表現式をもたらすように思われるかもしれないが、現状技術のシステムは、ＳＡ回路４００により提示されるような、Ｖｃｏｍｐに対する始まりの式での２の因子を提供しない。原信号（Ｖｃｏｍｐに対する）の、この２倍にすること（因子２）が、ＳＡ回路４００でのこの技法の多くの強みの１つである。ＳＴＴ  ＭＲＡＭデータ・セル４１０は、実施形態では、図１および２での、１つのフェーズの間にのみということではなく、両方のフェーズ（フェーズ１およびフェーズ２）の間にセンシングされ、そのことによって、２の因子が結果として生じる。
【００４８】
ＳＡ回路４００が安定化したならば、時間ｔ４からｔ５まで、ＣＬＫパルスが比較器４８０に加えられる（図６で示されるタイプの比較器を想定する）。ＳＡのデジタル出力を構成する、２つの比較器出力（ＯＵＴ＋、ＯＵＴ−）の１つが、ＣＬＫパルスの持続期間の間、接地に下降することになる。ＯＵＴ＋またはＯＵＴ−は、ドレイン・ノードＤ０およびＤ１の相対的な電圧に依存的に、接地に下降することになる。このことが、センシングされた状態を決定する。これらの信号は、最も近時のセンシングされたデータを記憶する働きをすることになる、セット・リセット（ＳＲ）ラッチを駆動するために使用され得る。
【００４９】
（ＳＴＴ  ＭＲＡＭデータ・セル４１０の）データはセンシングされたので、ＳＡ回路４００は、ＳＴＴ  ＭＲＡＭデータ・セル４１０をディスターブすることなく、スタンバイ状態に戻さなければならない。時間ｔ６で、フェーズ２信号がデアサートされ、そのことが、ＳＡ多重化器４２０をディセーブルにし、ビット線基準Ａ（ＢＬｒｅｆＡ）、ビット線データ・セル（ＢＬｄａｔａ）、ビット線基準Ｂ（ＢＬｒｅｆＢ）が接地へと放電することを可能とする。
【００５０】
時間ｔ７で、ＷＬ、ＣＤ、およびＯＰＥＮＳＷ信号は、それらのスタンバイ状態に復帰させ、サイクルは完了する。
【００５１】
ＳＴＴ  ＭＲＡＭデータ・セル４１０が、１または高抵抗状態にある際には、Ｉｄａｔａ（データ・セル電流）は、図５では、通常はＩｒｅｆＡおよびＩｒｅｆＢ以下であることになり、そのことによって、ドレイン・ノードＤ１が、ドレイン・ノードＤ０より電圧が低くなるということが結果として生じる。この電圧差が、出力状態（例えば、論理１）を決定するために、比較器４８０によりセンシングされる。
【００５２】
図９は、実施形態による、ＳＡ回路４００の回路シミュレーションからのシミュレーション結果のグラフ９００を示す。グラフ９００は、実施形態によって、ＳＡ回路４００からのシミュレーション結果を、現状技術のシステムと比較する。
【００５３】
開示される技法の優良な性能が、想定の代表的なセットを使用する回路シミュレーションにより実証される。想定は、９０ｎｍの技術ノード、２キロ・オーム（ｋΩ）のＲ０、および４ｋΩのＲ１を含むが、同様の結果が、想定の他の妥当なセットに対して予測される。このシミュレーションでは、Ｒ０がＭＴＪ（例えば、ＲｒｅｆＡ（ＳＴＴ  ＭＲＡＭデータ・セル４１０））の低抵抗であり、Ｒ１が高抵抗であるということが想定される。
【００５４】
各々のセンシング技法に対して、様々なノイズおよび不整合項目に対するしきい値データ・セル抵抗の敏感性が決定される。しきい値データ・セル抵抗は、データ・セルＭＴＪ抵抗（例えば、ＳＴＴ  ＭＲＡＭデータ・セル４１０）であり、そこでＳＡが、論理０の出力から論理１の出力に切り替わる。この値はおおよそ、Ｒ０およびＲ１の公称値の間の中ほどである。最適値は、Ｒ０およびＲ１の分布に依存的である。ＦＥＴ不整合の影響を相殺することに加えて、トリミングによって、しきい値データ・セル抵抗は、Ｒ０およびＲ１分布に基づいて最適値でセットされることが可能となる。
【００５５】
しかしながら、過渡ノイズまたはＦＥＴ不整合に応答しての、しきい値データ・セル抵抗の何らかの変動は、その変動が読み出しマージンを悪化させるので望ましくない。負担とはなるが、トリミングによって、ＦＥＴ不整合の強い影響は、おおむね相殺されることが可能となる。しかしながら、その時間的にランダムな性質に起因して、過渡ノイズの強い影響は、トリミングにより相殺されないことがある。
【００５６】
各々のセンシング技法に対して、様々なノイズおよび不整合項目に対するしきい値データ・セル抵抗の敏感性が決定される。この敏感性の単位は、（過渡ノイズまたはＦＥＴ  Ｖｔ不整合の）ｍＶ当たりの（しきい値データ・セル抵抗の）オームである。過渡ノイズは、ＳＡ（ＮＦＥＴ  Ｎ０およびＮ１のゲートを接続するノードＢＬＣＬＡＭＰ）に対する読み出し電圧基準に挿入され、結果として生じる敏感性は、グラフ９００でのプロット上でＶｒｄ＿ｂｕｍｐにより表される。同様に、ＳＡ（電圧）供給部ノード上の過渡ノイズは、グラフ９００でのプロット上でＶｄｄ＿ｂｕｍｐにより表される。過渡ノイズは、従来の技法に対しては、ＳＡがセットされる直前に、他のものに対しては、フェーズ２の開始時に加わり、それらの両方は、過渡ノイズに対する最悪の事例のタイミングであると考えられる。ＦＥＴ不整合は、ＮＦＥＴ  ＢＬクランプ・デバイスでのＶｔ不整合により表され、グラフ９００でのプロット上でＣｌａｍｐ＿ｄＶｔとして示される。ＰＦＥＴ負荷デバイスは、グラフ９００でＬｏａｄ＿ｄＶｔとして表され、ＮＦＥＴ比較器入力デバイスは、グラフ９００でＣｏｍｐ＿ｄＶｔとして表される。これらは、ＳＡで最も不整合に敏感なデバイスである。簡潔さのために含まれないが、これらのデバイスでの相互コンダクタンス不整合は、同様の影響を有する。
【００５７】
図３での現状技術のシステムは、非常に異なる回路アーキテクチャを使用し、そのことによって、他のものとの直接の比較は多少困難になる。しかしながら、（グラフ９００での）ＶＲＥＡＤは、ＢＬＣＬＡＭＰに類似する、図３でのＳＡに対する読み出し電圧基準であり、このノード上の過渡ノイズは、グラフ９００でＶｒｄ＿ｂｕｍｐにより表される。実際には、ＶＲＥＡＤはおそらくは、制御するのがより困難である。なぜならば、このノード上の負荷は、ＢＬＣＬＡＭＰのものより、低いインピーダンスのものであり、強いデータ・パターン依存性を有するからである。名前はこの事例では任意であるが、第１の段階（フェーズ１）のＮＦＥＴでのＦＥＴ不整合は、（グラフ９００で）Ｃｌａｍｐ＿ｄＶｔにより表され、第１の段階のＰＦＥＴは、（グラフ９００で）Ｌｏａｄ＿ｄＶｔにより表され、第２の段階（フェーズ２）のＮＦＥＴは、（グラフ９００で）Ｃｏｍｐ＿ｄＶｔにより表される。これらは、この技法の最も不整合に敏感なデバイスと考えられる。
【００５８】
個々の敏感性に加えて、個々の敏感性の総和が提示される。この総和は、個々のノイズおよび不整合項目が、ほとんど間違いなく、異なる大きさのものであるので、全体的な性能指数として意図されるものである。
【００５９】
図９でのグラフ９００は、ＳＡ回路４００の開示される技法の優良な不整合およびノイズの非敏感性を明確に示す。
【００６０】
（図１での）現状技術の技法の良好な対称性は、良好な過渡ノイズ・イミュニティを提供する。しかしながら、よく知られているように、その技法は、最も敏感なものから最も敏感でないものへの順序で、負荷、クランプ、および比較器入力デバイスで、不整合に対して非常に敏感である。この技法は、多くの回数、使用されてきたが、非常に先進的なノードで使用することは、ＦＥＴ不整合に対する敏感性が増大することになるので、ますます困難になる。
【００６１】
（図２での）サンプル・アンド・ホールド技法は、過渡ノイズ、特に、読み出し電圧基準上のものに対する高い敏感性を有するものである。なぜならば、設計に対するデータ／基準の物理的な対称性が存せず、ゆえに、コモン・モード除去が存しないからである。ここでは提示されないシミュレーション結果から、この技法は、複数個のＳＡ入力ノードを一体に短絡させるとき、基準フェーズの間を除いて、ＦＥＴ不整合に対して非常に非敏感であるが、これは、ＳＡが、それ自体により２つの基準セルを平均化する能力がないからであるということがわかっている。この理由のために、その技法は、ＢＬクランプ・デバイスでの不整合に対して非常に敏感である。
【００６２】
（図３での）容量結合型技法は、この技法に対して予測されるように、良好な不整合非敏感性を有する。増幅段階の注意深い設計が、供給部過渡敏感性を最小限に抑えている。しかしながらその技法は、本来的には、読み出し電圧基準（ＶＲＥＡＤ）上の過渡ノイズに対して非常に敏感である。このことは特に悩ましいものである。なぜならば、このノード上の負荷は、低インピーダンスのものであり、強いデータ・パターン依存性を有するからである。時間的にランダムであるので、このノイズの強い影響は、トリミングで除かれないことがある。
【００６３】
その完全なデータ／基準の物理的な対称性に起因して、図４および５のＳＡ回路４００での本開示の技法は、過渡ノイズに対して非常にイミュニティがある。その技法の、２フェーズ、サンプル・アンド・ホールドの性質に起因して、ＳＡ回路４００はさらには、ＦＥＴ不整合に対する優秀な非敏感性を有する。グラフ９００から、不整合に対する敏感性は、過渡ノイズに対するものより大きいということが確認され得る。このことは、不整合の影響がトリミングで除かれ得る一方で、ノイズの影響はトリミングで除かれなくてよいという点で、有益な特徴である。最後に、ＳＡ回路４００のこの技法は、２つの基準セル（例えば、ＲｒｅｆＡの第１の基準セルＡ  ４１５Ａ、およびＲｒｅｆＢの第２の基準セルＢ  ４１５Ｂ）の平均化に容易に順応する。
【００６４】
図３のものより優れた、ＳＡ回路４００でのこの技法の追加的な利益は、センシング性能に関わるものである。図３の技法に対しては、ＢＬを律する時定数は、ＢＬの容量、および何らかのカラム・デコーダに関係するファンアウト容量に、セル抵抗を掛けたものである。論考した他の技法のすべてに対しては、ＳＡは、ＢＬを目標読み出し電圧に、ＮＦＥＴソース・フォロワＢＬクランプ回路によって駆動し、その回路の小信号またはテブナン等価抵抗は、ＳＡの適正な動作のために、セルのものよりはるかに低くなければならない。ゆえにＢＬ時定数は、同じ容量に、このはるかに低いインピーダンスを掛けたものであり、そのことによって、ＢＬ電圧の、より高速な増加が結果として生じる。この現象は、メモリ設計においてよく理解されている。なぜならば、電流センシングは一般的には、電圧センシングより高速と考えられるからである。
【００６５】
図４および５での回路の技法は、ＢＬ側のセンシングを説明しているが、技法はさらには、（ソース線）ＳＬ側のセンシングをサポートする。
【００６６】
ここで、図８、実施形態による、ＳＴＴ  ＭＲＡＭ  ＳＡ回路４００でのＳＴＴ  ＭＲＡＭデータ・セル４１０のデータ状態（例えば、ハイまたはロー）をセンシングするための方法８００に目を向ける。
【００６７】
ブロック８０５で、比較器４８０が、ノードＡ（例えば、ドレイン・ノードＤ０）での第１の入力と、ノードＢ（例えば、ドレイン・ノードＤ１）での第２の入力とを伴って構成され、そのことによって、比較器の出力は、ノードＡ（ドレイン・ノードＤ０）およびノードＢ（ドレイン・ノードＤ１）に基づくようになる。
【００６８】
ブロック８１０で、第１のｎチャネル・トランジスタ（例えば、ＮＦＥＴ  Ｎ０）が、第１のｐチャネル・トランジスタ（例えば、ＰＦＥＴ  Ｐ０）にノードＡ（ドレイン・ノードＤ０）で接続される。ブロック８１５で、第２のｎチャネル・トランジスタ（例えば、ＮＦＥＴ  Ｎ１）が、第２のｐチャネル・トランジスタ（例えば、ＰＦＥＴ  Ｐ１）にノードＢ（ドレイン・ノードＤ１）で接続される。
【００６９】
ブロック８２０で、多重化器４２０が、第１の基準セルＡ  ４１５Ａ（例えば、ＲｒｅｆＡ）（フェーズ１で）、またはＳＴＴ  ＭＲＡＭデータ・セル４１０（Ｒｄａｔａ）を、第１のｎチャネル・トランジスタ（ＮＦＥＴ  Ｎ０）に選択的に接続するように構成され、ＳＴＴ  ＭＲＡＭデータ・セル４１０（フェーズ２で）、または第２の基準セルＢ  ４１５Ｂを、第２のｎチャネル・トランジスタ（ＮＦＥＴ  Ｎ１）に選択的に接続するように構成される。第１の基準セルＡ  ４１５Ａ、および第２の基準セルＢ  ４１５Ｂは、ＮＦＥＴ  Ｎ０およびＮ１の１つに、同じフェーズの間に両方とも接続されるわけではない。
【００７０】
ブロック８２５で、比較器４８０は、ＳＴＴ  ＭＲＡＭデータ・セル４１０のデータ状態を、（例えば、ドレイン・ノードＤ０での）ノードＡ電圧、および（例えば、ドレイン・ノードＤ１での）ノードＢ電圧に基づいて出力する。
【００７１】
カラム・デコーダ４３０Ａ〜４３０Ｃは、多重化器４２０を、第１の基準セルＡ  ４１５Ａ、第２の基準セルＢ  ４１５Ｂ、およびＳＴＴ  ＭＲＡＭデータ・セル４１０に接続する。１つの実施形態では、単一のカラム・デコーダが、３つの別々のカラム・デコーダ４３０Ａ〜Ｃの代わりに存することがある。別の実施形態では、多重化器４２０、および単一のカラム・デコーダが、単一のユニットであることがある。
【００７２】
電圧供給部ノード４０５は、第１のｐチャネル・トランジスタおよび第２のｐチャネル・トランジスタに接続される。
【００７３】
第１のスイッチＳ０は、第１のｐチャネル・トランジスタＰＦＥＴ  Ｐ０の（ノードＡ（すなわち、ドレイン・ノードＤ０）で）ドレインを第１のコンデンサＣ０を介して電圧供給部ノード４０５に選択的に接続する。第２のスイッチＳ１は、第２のｐチャネル・トランジスタＰＦＥＴ  Ｐ１の（ノードＢ（すなわち、ドレイン・ノードＤ１）で）ドレインを第２のコンデンサＣ１を介して電圧供給部ノード４０５に選択的に接続する。比較器４８０での差動電圧（Ｖｃｏｍｐ）入力は、第１の入力でのノードＡ（電圧）、および第２の入力でのノードＢ（電圧）に基づく。
【００７４】
フェーズ１の間、第１の基準セルＡ  ４１５Ａに対応する第１の基準セル電流（ＩｒｅｆＡ）が第１のｎチャネル・トランジスタＮＦＥＴ  Ｎ０を流れるように、第１のスイッチＳ０は、第１のｐチャネル・トランジスタＰＦＥＴ  Ｐ０のドレイン（ドレイン・ノードＤ０）を第１のコンデンサＣ０を介して電圧供給部ノード４０５に接続するために選択的に閉じられる。さらにはフェーズ１の間、ＳＴＴ  ＭＲＡＭデータ・セル４１０に対応するデータ・セル電流（Ｉｄａｔａ）が第２のｎチャネル・トランジスタＮＦＥＴ  Ｎ１を流れるように、第２のスイッチＳ１は、第２のｐチャネル・トランジスタＰＦＥＴ  Ｐ１のドレイン（ドレイン・ノードＤ１）を第２のコンデンサＣ１を介して電圧供給部ノード４０５に接続するために選択的に閉じられる。
【００７５】
フェーズ２の間、データ・セルに対応するデータ・セル電流（Ｉｄａｔａ）が第１のｎチャネル・トランジスタを流れるように、第１のスイッチＳ０は、第１のｐチャネル・トランジスタＰＦＥＴ  Ｐ０のドレイン（ドレイン・ノードＤ０）を、電圧供給部ノード４０５から切り離すために選択的に開放させる。フェーズ２の間、第２の基準セルに対応する第２の基準セル電流（ＩｒｅｆＢ）が第２のｎチャネル・トランジスタＮＦＥＴ  Ｎ１を流れるように、第２のスイッチＳ１は、第２のｐチャネル・トランジスタＰＦＥＴ  Ｐ１のドレイン（ドレイン・ノードＤ１）を、電圧供給部ノード４０５から切り離すために選択的に開放させる。ノードＡ（ドレイン・ノードＤ０）でのノードＡ電圧は、データ・セル電流を第１の基準セル電流から減算したもの（例えば、ＩｒｅｆＡ−Ｉｄａｔａ）に基づく。ノードＢ（ドレイン・ノードＤ１）でのノードＢ電圧は、第２の基準セル電流をデータ・セル電流から減算したもの（例えば、Ｉｄａｔａ−ＩｒｅｆＢ）に基づく。
【００７６】
比較器４８０での差動電圧入力は、ノードＢ電圧とノードＡ電圧との間の差である。
【００７７】
フェーズ１の間、多重化器４２０は、第１の基準セルＡ  ４１５Ａを、第１のｎチャネル・トランジスタＮＦＥＴ  Ｎ０に選択的に接続し、そのことにより、第１の基準セル電流（ＩｒｅｆＡ）が第１のｎチャネル・トランジスタＮＦＥＴ  Ｎ０を下方に流れるように構成される。さらにはフェーズ１の間、多重化器４２０は、ＳＴＴ  ＭＲＡＭデータ・セル４１０を、第２のｎチャネル・トランジスタＮＦＥＴ  Ｎ１に選択的に接続し、そのことにより、データ・セル電流（Ｉｄａｔａ）が第２のｎチャネル・トランジスタＮＦＥＴ  Ｎ１を下方に流れるように構成される。
【００７８】
フェーズ２の間、多重化器４２０は、ＳＴＴ  ＭＲＡＭデータ・セル４１０を、第１のｎチャネル・トランジスタＮＦＥＴ  Ｎ０に選択的に接続し、そのことにより、データ・セル電流（Ｉｄａｔａ）が第１のｎチャネル・トランジスタＮＦＥＴ  Ｎ０を下方に流れるように構成される。さらにはフェーズ２の間、多重化器４２０は、第２の基準セルＢ  ４１５Ｂを、第２のｎチャネル・トランジスタＮＦＥＴ  Ｎ１に選択的に接続し、そのことにより、第２の基準セル電流（ＩｒｅｆＢ）が第２のｎチャネル・トランジスタＮＦＥＴ  Ｎ１を下方に流れるように構成される。
【００７９】
図１０は、例示的な実施形態に含まれ得る能力を有するコンピュータ１０００の例を示す。本明細書で論考する様々な方法、手順、モジュール、フロー図、ツール、アプリケーション、回路、要素、および技法がさらには、コンピュータ１０００の能力を組み込む、または利用する、あるいはその両方であることがある。さらに、コンピュータ１０００の能力は、本明細書で論考する例示的な実施形態の特徴を実装するために利用され得る。コンピュータ１０００の能力の１つまたは複数は、図４〜９での（当業者により理解されるような）本明細書で論考する任意の要素を実装すること、組み込むこと、その要素に接続すること、またはその要素をサポートすること、あるいはそれらの組合せのために利用され得る。
【００８０】
一般的には、ハードウェア・アーキテクチャの観点から、コンピュータ１０００は、ローカル・インターフェース（図示せず）を介して通信可能に結合される、１つまたは複数のプロセッサ１０１０と、コンピュータ可読記憶メモリ１０２０と、１つまたは複数の、入力または出力あるいはその両方の（Ｉ／Ｏ）デバイス１０７０とを含み得る。ローカル・インターフェースは、例えば、次のものに限定されないが、当技術分野で知られているような、１つまたは複数の、バス、または、他の有線もしくはワイヤレス接続であり得る。ローカル・インターフェースは、通信を可能にするための、コントローラ、バッファ（キャッシュ）、ドライバ、リピータ、および受信器などの、追加的な要素を有し得る。さらにローカル・インターフェースは、前述の構成要素の間の適切な通信を可能にするための、アドレス、制御、またはデータ、あるいはそれらの組合せの接続を含み得る。
【００８１】
プロセッサ１０１０は、コンピュータ可読記憶メモリ１０２０に記憶され得るソフトウェアを実行するためのハードウェア・デバイスである。プロセッサ１０１０は、コンピュータ１０００に関連するいくつかのプロセッサの中で、実質的に任意の注文製の、もしくは市販で入手可能なプロセッサ、中央処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、または補助プロセッサであり得るものであり、プロセッサ１０１０は、（マイクロチップの形式での）半導体ベースのマイクロプロセッサ、またはマイクロプロセッサであり得る。コンピュータ可読記憶メモリ１０２０は、様々な構成要素が、互いから遠隔に位置するが、プロセッサ１０１０によりアクセスされ得る、分散アーキテクチャを有し得るということに留意されたい。
【００８２】
コンピュータ可読記憶メモリ１０２０内のソフトウェアは、１つまたは複数の別々のプログラムを含み得るものであり、それらのプログラムの各々は、論理機能を実装するための実行可能命令の順序付けされたリスティングを含む。コンピュータ可読記憶メモリ１０２０内のソフトウェアは、適したオペレーティング・システム（Ｏ／Ｓ）１０５０と、例示的な実施形態の、１つまたは複数のアプリケーション１０６０とを含む。図示されるように、アプリケーション１０６０は、例示的な実施形態の、特徴、プロセス、方法、機能、および動作を実装するための、数多くの機能構成要素を含む。コンピュータ１０００のアプリケーション１０６０は、本明細書で論考するような、数多くのアプリケーション、エージェント、ソフトウェア構成要素、モジュール、インターフェース、コントローラ、その他を表し得るが、アプリケーション１０６０は、限定となるようには定められていない。
【００８３】
Ｏ／Ｓ１０５０は、他のコンピュータ・プログラムの実行を制御し得るものであり、スケジューリング、入力−出力制御、ファイルおよびデータ管理、メモリ管理、ならびに通信制御と、関係するサービスとを提供する。
【００８４】
アプリケーション１０６０は、ソース・プログラム、実行可能プログラム（オブジェクト・コード）、スクリプト、または実行されることになる命令のセットを含む任意の他のエンティティであり得る。ソース・プログラムのとき、プログラムは、普通は、Ｏ／Ｓ１０５０とともに適正に動作するように、コンピュータ可読記憶メモリ１０２０の内部に含まれることがある、または含まれないことがある、コンパイラ、アセンブラ、インタプリタ、または類するものによってトランスレートされる。さらにアプリケーション１０６０は、（ａ）データおよびメソッドのクラスを有するオブジェクト指向プログラミング言語、あるいは、（ｂ）ルーチン、サブルーチン、もしくは関数、またはそれらの組合せを有する手続き型プログラミング言語として書き表され得る。
【００８５】
Ｉ／Ｏデバイス１０７０は、例えば、次のものに限定されないが、マウス、キーボード、スキャナ、マイクロホン、カメラ、その他などの、入力デバイス（または、周辺機器）を含み得る。さらにＩ／Ｏデバイス１０７０は、出力デバイス（または、周辺機器）、例えば、次のものに限定されないが、プリンタ、ディスプレイ、その他をさらには含み得る。最後に、Ｉ／Ｏデバイス１０７０は、入力および出力の両方を伝達するデバイス、例えば、次のものに限定されないが、（遠隔デバイス、他のファイル、デバイス、システム、またはネットワークにアクセスするための）ＮＩＣまたは変調復調器、無線周波数（ＲＦ）または他のトランシーバ、電話インターフェース、ブリッジ、ルータ、その他をさらに含み得る。Ｉ／Ｏデバイス１０７０はさらには、インターネットまたはイントラネットなどの、様々なネットワークを介して通信するための構成要素を含む。Ｉ／Ｏデバイス１０７０は、Ｂｌｕｅｔｏｏｔｈ（Ｒ）接続およびケーブルを利用して（例えば、ユニバーサル・シリアル・バス（ＵＳＢ）ポート、シリアル・ポート、パラレル・ポート、ＦｉｒｅＷｉｒｅ（Ｒ）、ＨＤＭＩ（Ｒ）（高精細度マルチメディア・インターフェース）、ＰＣＩｅ、ＩｎｆｉｎｉＢａｎｄ（Ｒ）、またはプロプライエタリ・インターフェース、その他を介して）、プロセッサ１０１０に接続される、またはプロセッサ１０１０と通信する、あるいはその両方であることがある。
【００８６】
コンピュータ１０００が動作中であるとき、プロセッサ１０１０は、コンピュータ可読記憶メモリ１０２０の内部に記憶されるソフトウェアを実行するように、データをコンピュータ可読記憶メモリ１０２０に、およびコンピュータ可読記憶メモリ１０２０から伝達するように、ならびにコンピュータ１０００の動作をソフトウェアに従って全体的に制御するように構成される。アプリケーション１０６０およびＯ／Ｓ１０５０は、全体的に、または部分的にプロセッサ１０１０により読み出され、ことによるとプロセッサ１０１０の内部でバッファリングされ、次いで実行される。
【００８７】
アプリケーション１０６０がソフトウェアで実装されるとき、アプリケーション１０６０は、任意のコンピュータ関係のシステムもしくは方法により、またはそのシステムもしくは方法とともに使用するために、実質的に任意のコンピュータ可読記憶媒体上に記憶され得るということが留意されるべきである。
【００８８】
アプリケーション１０６０は、コンピュータ・ベースのシステム、プロセッサ内包システムなどの、命令実行システム、装置、サーバ、もしくはデバイス、または命令実行システム、装置、もしくはデバイスからの命令をフェッチし、命令を実行し得る他のシステムにより、あるいは、それらのシステム、装置、サーバ、またはデバイスとともに使用するために、任意のコンピュータ可読媒体で具現化され得る。
【００８９】
アプリケーション１０６０がハードウェアで実装される、例示的な実施形態では、アプリケーション１０６０は、各々が当技術分野でよく知られている、後に続く技術、すなわち、データ信号を基に論理機能を実装するための論理ゲートを有するディスクリート論理回路、適切な組合せ論理ゲートを有する特定用途向け集積回路（ＡＳＩＣ）、プログラマブル・ゲート・アレイ（ＰＧＡ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、その他の、任意の１つまたは組合せによって実装され得る。
【００９０】
コンピュータ１０００は、本明細書で論考する様々なデバイス、サーバ、およびシステムに含まれ得る、ソフトウェアおよびハードウェアの構成要素の非限定的な例を含むということが理解されるものであり、追加的なソフトウェアおよびハードウェアの構成要素が、例示的な実施形態で論考する様々なデバイスおよびシステムに含まれ得るということが理解される。
【００９１】
一部の実施形態では、様々な機能または行為が、所与の場所で、または１つもしくは複数の装置もしくはシステムの動作とともに、あるいはその両方で行われ得る。一部の実施形態では、所与の機能または行為の部分が、第１のデバイスまたは場所で実行され得るものであり、機能または行為の残りが、１つまたは複数の、追加的なデバイスまたは場所で実行され得る。
【００９２】
本明細書で使用される専門用語は、単に特定の実施形態を説明する目的のためのものであり、限定的であることは意図されない。本明細書で使用される際は、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈で別段に明確に指示しない限り、複数形もまた含むことが意図される。用語「備える」または「含む」あるいはその両方は、本明細書で使用されるときは、記載された特徴、整数、ステップ、動作、要素、または構成要素、あるいはそれらの組合せの存在を指定するが、１つまたは複数の、他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループ、あるいはそれらの組合せの、存在または追加を排除しないということが、さらに理解されよう。
【００９３】
添付の特許請求の範囲での、対応する構造、材料、行為、および、すべてのミーンズ・プラス・ファンクションまたはステップ・プラス・ファンクションの要素の均等物は、具体的に請求される際は、他の請求される要素と組み合わせて機能を実行するための、任意の構造、材料、または行為を含むことが意図される。本発明は、例示および説明の目的のために提示されているが、網羅的であること、または開示される形式に限定されることは意図されない。多くの変更形態および変形形態が、当業者には、本発明の範囲から逸脱することなく明らかとなろう。実施形態は、開示の原理、および実用的な用途を最良に解説するために、ならびに、当業者の他の者が、企図される特定の使用に適するような様々な変更を伴う様々な実施形態のために、本発明を理解することを可能にするために、選定および説明されたものである。
【００９４】
本明細書で示される図は、例示的なものである。その図、またはその図で説明したステップ（または、動作）に対する多くの変形形態が、本発明の範囲から逸脱することなく存し得る。例えば、アクションは、異なる順序で実行されてよく、またはアクションは、追加、削除、もしくは変更されてよい。さらには、用語「結合される」は、２つの要素の間の信号経路を有することを説明するものであり、要素の間の、それらの間の介在要素／接続を伴わない、直接接続を示唆するものではない。これらの変形形態のすべてが、本発明の部分と考えられる。
【００９５】
当業者は、現在、および将来においての両方で、添付の特許請求の範囲に含まれる、様々な改善および拡張を行い得るということが理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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