(57)【特許請求の範囲】
【請求項１】
ESDイベントの発生時のESD電圧により半導体集積回路の出力最終段の出力バッファが破壊されるのを保護するESD保護回路であって、
前記出力最終段の出力バッファは、前記出力最終段の出力バッファの出力信号とグランドノードとの間に直列に接続された２以上のN型MOSトランジスタを備え、
前記ESD保護回路は、前記ESDイベントの発生時に、前記出力最終段の出力バッファの出力信号の外部出力端子に印加されるESD電流を、前記外部出力端子から電源ノードへ流す第１の保護回路と、
前記ESDイベントの発生時に、前記ESD電流を、前記電源ノードから前記グランドノードへ流し、前記電源ノードの電圧をクランプする第２の保護回路と、
人体モデルに対応するESDイベントの発生時に、前記２以上のN型MOSトランジスタのゲートの電圧をローレベルに設定し、デバイス帯電モデルに対応するESDイベントの発生時に、前記２以上のN型MOSトランジスタのゲートの電圧をハイレベルに設定する第３の保護回路とを備えるESD保護回路。
【請求項２】
前記第３の保護回路は、前記電源ノードと前記２以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第１のP型MOSトランジスタと、
前記２以上のN型MOSトランジスタのゲートと前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第１のN型MOSトランジスタと、
前記電源ノード上において形成され、前記第１のP型MOSトランジスタのソースとゲートとの間に接続された第１の抵抗素子と、
前記グランドノード上において形成され、前記第１のN型MOSトランジスタのソースとゲートとの間に接続された第２の抵抗素子とを備え、
前記第１のP型MOSトランジスタは、前記第１のN型MOSトランジスタよりもゲート幅が大きいサイズのトランジスタである請求項１に記載のESD保護回路。
【請求項３】
前記第３の保護回路は、前記電源ノードと前記２以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第１のP型MOSトランジスタと、
前記出力最終段の出力バッファを駆動するプリドライバ回路に入力される内部信号と、前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第１のN型MOSトランジスタと、
前記電源ノードと、前記プリドライバ回路に入力される内部信号との間に接続され、ゲートが前記電源ノードに接続された第２のP型MOSトランジスタと、
前記電源ノード上において形成され、前記第１のP型MOSトランジスタのソースとゲートとの間に接続された第１の抵抗素子と、
前記グランドノード上において形成され、前記第１のN型MOSトランジスタのソースとゲートとの間に接続された第２の抵抗素子と、
前記電源ノード上において形成され、前記第２のP型MOSトランジスタのソースとゲートとの間に接続された第３の抵抗素子とを備え、
前記第２のP型MOSトランジスタは、前記第１のN型MOSトランジスタよりもゲート幅が大きいサイズのトランジスタである請求項１に記載のESD保護回路。
【請求項４】
前記第３の保護回路は、前記電源ノードと前記２以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第１のP型MOSトランジスタと、
前記出力最終段の出力バッファを駆動するプリドライバ回路に入力される内部信号と前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第１のN型MOSトランジスタと、
前記電源ノードと、前記プリドライバ回路に入力される内部信号との間に接続され、ゲートが前記電源ノードに接続された第２のP型MOSトランジスタと、
前記電源ノード上において形成され、前記第１のP型MOSトランジスタのソースとゲートとの間、および、前記第２のP型MOSトランジスタのソースとゲートとの間に共通に接続された第１の抵抗素子と、
前記グランドノード上において形成され、前記第１のN型MOSトランジスタのソースと前記第１のN型MOSトランジスタのゲートとの間に接続された第２の抵抗素子とを備え、
前記第２のP型MOSトランジスタは、前記第１のN型MOSトランジスタよりもゲート幅が大きいサイズのトランジスタである請求項１に記載のESD保護回路。
【請求項５】
前記第１の抵抗素子は、前記電源ノードの電源配線のメタル寄生抵抗によって形成され、前記第２の抵抗素子は、前記グランドノードのグランド配線のメタル寄生抵抗によって形成される請求項２ないし４のいずれか一項に記載のESD保護回路。
【請求項６】
前記第３の抵抗素子は、前記電源ノードの電源配線のメタル寄生抵抗によって形成される請求項３に記載のESD保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ESD（Electro-Static Discharge：静電気放電）イベントの発生時のESD電圧により半導体集積回路の内部回路が破壊されるのを保護するESD保護回路に関する。
【背景技術】
【０００２】
図６は、従来のESD保護回路を適用する半導体集積回路の出力最終段の出力バッファの構成を表す一例の回路図である。図６に示す出力最終段の出力バッファ（以下、単に出力バッファともいう）１０は、２つのP型MOS（Metal-Oxide-Semiconductor：金属酸化物半導体）トランジスタ１２，１４と、２つのN型MOSトランジスタ１６，１８とを備えている。また、図６には、出力バッファ１０を駆動するプリドライバ回路として、直列に接続された２つのインバータ５６，５８が示されている。
【０００３】
続いて、ESD保護回路は、第１の保護回路２０と、第２の保護回路２２とを備えている。
第１の保護回路２０は、２つのダイオード２６，２８を備えている。
第２の保護回路２２は、ESD電圧検出回路３０と、クランプ回路３２とを備えている。
ESD電圧検出回路３０は、時定数回路３４と、インバータ３６とを備え、時定数回路３４は、抵抗素子３８と、容量素子４０とを備えている。クランプ回路３２は、N型MOSトランジスタ４２を備えている。
【０００４】
通常動作時において、出力バッファ１０の出力信号の電圧は、通常動作時のグランド電圧から電源電圧までの電圧であるため、第１の保護回路２０の２つのダイオード２６，２８はともにオフ状態であり、出力バッファ１０の出力信号と電源ノードおよびグランドノードとの間は接続されない。
【０００５】
また、電源ノードの電圧が、通常動作時の電源電圧である場合、第２の保護回路２２の時定数回路３４の容量素子４０は電源電圧に充電されている。そのため、時定数回路３４の出力信号はハイレベル、ESD電圧検出回路３０のインバータ３６から出力される検出信号はローレベル、クランプ回路３２のN型MOSトランジスタ４２はオフ状態であり、電源ノードとグランドノードとの間は接続されない。
【０００６】
このように、通常動作時において、第１の保護回路２０および第２の保護回路２２はともにオフ状態であり、ESD保護回路は、出力バッファ１０の通常動作に何ら影響を与えない。
【０００７】
続いて、ESDイベントの発生時に、ESD電流が、出力バッファ１０の出力信号の外部出力端子OUTに印加された場合、外部出力端子OUTの電圧が急峻に上昇して第１の保護回路２０のダイオード２６がオン状態となり、電源ノードの電圧が通常動作時の電源電圧よりも高いESD電圧に上昇する。
【０００８】
一方、第２の保護回路２２の時定数回路３４の出力信号は、その作用によって電源ノードよりも緩やかに立ち上がるため、抵抗素子３８を介して容量素子４０がESD電圧に充電されるまでの間、つまり、時定数回路３４の時定数に相当する時間、ローレベルになる。従って、その期間、検出信号はハイレベル、クランプ回路３２のN型MOSトランジスタ４２はオン状態となり、電源ノードとグランドノードとの間が接続される。
【０００９】
その結果、ESD電流は、出力バッファ１０の出力信号の外部出力端子OUTから、ダイオード２６、電源ノード、N型MOSトランジスタ４２、グランドノードを介して、グランドの外部接続端子VSSに流れる。
このように、ESDイベントの発生時には、ESD電流が、電源ノードからN型MOSトランジスタ４２を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、半導体集積回路の内部回路を保護することができる。
【００１０】
上記のように、ESDイベントの発生時に、ESD電流が流れることによって、出力バッファ１０の出力信号と電源ノードとの間に発生する電圧をVdio、電源ノードとグランドノードとの間に発生する電圧をVpc、電源配線における寄生抵抗をRvdd、グランド配線における寄生抵抗をRvssとすると、出力バッファ１０の出力信号とグランドノードとの間に、電圧Vclamp = Vdio + Iesd*Rvdd + Vpc + Iesd*Rvssが発生する。
【００１１】
ESDイベントの発生時に、電圧Vclampが、出力バッファ１０の２つのN型MOSトランジスタ１６，１８のESD耐圧を超えた場合、２つのN型MOSトランジスタ１６，１８が破壊される恐れがある。
【００１２】
これに対し、ESDイベントの発生時のESD電圧を検出し、出力最終段の出力バッファを構成するN型MOSトランジスタのゲートの電圧を制御することによってESD耐圧を向上させる手法として、非特許文献１，２が知られている。
【００１３】
図７に示すように、非特許文献１に記載されたESD保護回路では、ESDイベントの発生時に、容量素子６０および抵抗素子６２からなる時定数回路によってESD電圧が検出された場合、その後段のN型MOSトランジスタ６４がオン状態となり、プリドライバ回路となるインバータ６６の出力信号、つまり、出力最終段の出力バッファを構成する、２つの直列に接続されたN型MOSトランジスタ６８，７０のゲートの電圧がハイレベルに固定される。
【００１４】
また、図８に示すように、非特許文献２に記載されたESD保護回路では、ESDイベントの発生時に、出力最終段の出力バッファの出力信号の外部出力端子TXに印加されるESD電圧が、ダイオードストリング７２を介して、出力最終段の出力バッファを構成する、２つの直列に接続されたN型MOSトランジスタ７４のゲートに印加され、その電圧がハイレベルに固定される。
【００１５】
また、本発明に関連性のある先行技術文献として、特許文献１〜７がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−６４３７４号公報
【特許文献２】特開２００６−１９６７１号公報
【特許文献３】特開２００７−２３４７１８号公報
【特許文献４】特開２０１１−１２４２８５号公報
【特許文献５】特開２０１３−１３１７７１号公報
【特許文献６】特開２０１４−１３２７１７号公報
【特許文献７】特開２０１５−１１５３３９号公報
【非特許文献】
【００１７】
【非特許文献１】S. Cao et al., "Investigation on Output Driver with Stacked Devices for ESD Design Window Engineering", EOS/ESD 2010, IEEE, 3-8 Oct. 2010, pp. 203-210
【非特許文献２】M. Okumura et al., "CDM Secondary Clamp of RX and TX for High Speed SerDes Application in 40 nm CMOS Technology", EOS/ESD 2011, IEEE, 11-16 Sept. 2011, pp. 94-99
【発明の概要】
【発明が解決しようとする課題】
【００１８】
非特許文献１，２に記載のESD保護回路では、出力最終段の出力バッファを構成するN型MOSトランジスタ６８，７０およびN型MOSトランジスタ７４のゲートの電圧をハイレベルに固定することによって、デバイス帯電モデルに対応するESDイベントの発生時に、出力最終段の出力バッファを構成するN型MOSトランジスタのESD耐圧を向上させることはできるが、人体モデルに対応するESDイベントの発生時に、そのESD耐圧を向上させることができないという問題があった。
【００１９】
このように、人体モデルおよびデバイス帯電モデルに対応するESDイベントを区別して検出し、ESDイベントの種類に応じて、出力最終段の出力バッファを構成するN型MOSトランジスタのゲートの電圧を制御するという手法は、従来存在していなかった。
【００２０】
本発明の目的は、ESDイベントの種類に応じて、出力最終段の出力バッファを構成するN型MOSトランジスタのゲートの電圧を制御し、そのESD耐圧を向上させることができるESD保護回路を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、ESDイベントの発生時のESD電圧により半導体集積回路の出力最終段の出力バッファが破壊されるのを保護するESD保護回路であって、
前記出力最終段の出力バッファは、前記出力最終段の出力バッファの出力信号とグランドノードとの間に直列に接続された２以上のN型MOSトランジスタを備え、
前記ESD保護回路は、前記ESDイベントの発生時に、前記出力最終段の出力バッファの出力信号の外部出力端子に印加されるESD電流を、前記外部出力端子から電源ノードへ流す第１の保護回路と、
前記ESDイベントの発生時に、前記ESD電流を、前記電源ノードから前記グランドノードへ流し、前記電源ノードの電圧をクランプする第２の保護回路と、
人体モデルに対応するESDイベントの発生時に、前記２以上のN型MOSトランジスタのゲートの電圧をローレベルに設定し、デバイス帯電モデルに対応するESDイベントの発生時に、前記２以上のN型MOSトランジスタのゲートの電圧をハイレベルに設定する第３の保護回路とを備えることを特徴とするESD保護回路を提供する。
【００２２】
ここで、前記第３の保護回路は、前記電源ノードと前記２以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第１のP型MOSトランジスタと、
前記２以上のN型MOSトランジスタのゲートと前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第１のN型MOSトランジスタと、
前記電源ノード上において形成され、前記第１のP型MOSトランジスタのソースとゲートとの間に接続された第１の抵抗素子と、
前記グランドノード上において形成され、前記第１のN型MOSトランジスタのソースとゲートとの間に接続された第２の抵抗素子とを備え、
前記第１のP型MOSトランジスタは、前記第１のN型MOSトランジスタよりもゲート幅が大きいサイズのトランジスタであることが好ましい。
【００２３】
また、前記第３の保護回路は、前記電源ノードと前記２以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第１のP型MOSトランジスタと、
前記出力最終段の出力バッファを駆動するプリドライバ回路に入力される内部信号と、前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第１のN型MOSトランジスタと、
前記電源ノードと、前記プリドライバ回路に入力される内部信号との間に接続され、ゲートが前記電源ノードに接続された第２のP型MOSトランジスタと、
前記電源ノード上において形成され、前記第１のP型MOSトランジスタのソースとゲートとの間に接続された第１の抵抗素子と、
前記グランドノード上において形成され、前記第１のN型MOSトランジスタのソースとゲートとの間に接続された第２の抵抗素子と、
前記電源ノード上において形成され、前記第２のP型MOSトランジスタのソースとゲートとの間に接続された第３の抵抗素子とを備え、
前記第２のP型MOSトランジスタは、前記第１のN型MOSトランジスタよりもゲート幅が大きいサイズのトランジスタであることが好ましい。
【００２４】
また、前記第３の保護回路は、前記電源ノードと前記２以上のN型MOSトランジスタのゲートとの間に接続され、ゲートが前記電源ノードに接続された第１のP型MOSトランジスタと、
前記出力最終段の出力バッファを駆動するプリドライバ回路に入力される内部信号と前記グランドノードとの間に接続され、ゲートが前記グランドノードに接続された第１のN型MOSトランジスタと、
前記電源ノードと、前記プリドライバ回路に入力される内部信号との間に接続され、ゲートが前記電源ノードに接続された第２のP型MOSトランジスタと、
前記電源ノード上において形成され、前記第１のP型MOSトランジスタのソースとゲートとの間、および、前記第２のP型MOSトランジスタのソースとゲートとの間に共通に接続された第１の抵抗素子と、
前記グランドノード上において形成され、前記第１のN型MOSトランジスタのソースと前記第１のN型MOSトランジスタのゲートとの間に接続された第２の抵抗素子とを備え、
前記第２のP型MOSトランジスタは、前記第１のN型MOSトランジスタよりもゲート幅が大きいサイズのトランジスタであることが好ましい。
【００２５】
また、前記第１の抵抗素子は、前記電源ノードの電源配線のメタル寄生抵抗によって形成され、前記第２の抵抗素子は、前記グランドノードのグランド配線のメタル寄生抵抗によって形成されることが好ましい。
【００２６】
また、前記第３の抵抗素子は、前記電源ノードの電源配線のメタル寄生抵抗によって形成されることが好ましい。
【発明の効果】
【００２７】
本発明によれば、ESDイベントの発生時に、人体モデルに対応するESDイベントが発生したのか、デバイス帯電モデルに対応するESDイベントが発生したのかを検出し、検出したESDイベントの種類に応じて、出力最終段の出力バッファを構成するN型MOSトランジスタのゲートの電圧を制御することにより、人体モデルおよびデバイス帯電モデルに対応するESDイベントの発生時のいずれにおいても、出力最終段の出力バッファを構成するN型MOSトランジスタのESD耐性を向上させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明のESD保護回路を適用する半導体集積回路の出力最終段の出力バッファの構成を表す第１の実施形態の回路図である。
【図２】図１に示す出力最終段の出力バッファの直列に接続された２つのN型MOSトランジスタの構成を表す一例の回路図である。
【図３】人体モデルおよびデバイス帯電モデルに対応するESDイベントの発生時のESD電流の波形を表す一例のグラフである。
【図４】本発明のESD保護回路を適用する半導体集積回路の出力最終段の出力バッファの構成を表す第２の実施形態の回路図である。
【図５】本発明のESD保護回路を適用する半導体集積回路の出力最終段の出力バッファの構成を表す第３の実施形態の回路図である。
【図６】従来のESD保護回路を適用する半導体集積回路の出力最終段の出力バッファの構成を表す一例の回路図である。
【図７】非特許文献１に記載されたESD保護回路の構成を表す一例の回路図である。
【図８】非特許文献２に記載されたESD保護回路の構成を表す一例の回路図である。
【発明を実施するための形態】
【００２９】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のESD保護回路を詳細に説明する。
【００３０】
図１は、本発明のESD保護回路を適用する半導体集積回路の出力最終段の出力バッファの構成を表す第１の実施形態の回路図である。図１に示す出力最終段の出力バッファ１０は、図６の場合と同じ構成である。つまり、図１に示す出力バッファ１０は、２つのP型MOSトランジスタ１２，１４と、２つのN型MOSトランジスタ１６，１８とを備えている。また、図１には、出力バッファ１０を駆動するプリドライバ回路として、図６の場合と同じように、２つのインバータ５６，５８が示されている。
【００３１】
プリドライバ回路の前段のインバータ５６の入力端子には、図示していない前段の内部回路から、出力バッファ１０を駆動するための内部信号G2が入力され、後段のインバータ５８から、出力バッファ１０を駆動するための内部信号G1が出力される。
【００３２】
P型MOSトランジスタ１２，１４は、電源ノードと、出力バッファ１０の出力信号との間に直列に接続され、そのゲートには、図示していない前段の内部回路から内部信号が入力される。
N型MOSトランジスタ１６，１８は、出力バッファ１０の出力信号とグランドノードとの間に直列に接続され、そのゲートには、プリドライバ回路の後段のインバータ５８から内部信号G1が入力される。
出力バッファ１０の出力信号は、その外部出力端子OUTに接続されている。また、電源ノードは、その外部接続端子VDDに接続され、グランドノードは、その外部接続端子VSSに接続されている。
【００３３】
なお、図１に示す出力最終段の出力バッファ１０は、その構成を概念的に示したものであり、本実施形態の場合、出力バッファ１０を構成するP型MOSトランジスタの具体的な構成は何ら限定されない。また、出力バッファ１０を構成するN型MOSトランジスタは、２以上のN型MOSトランジスタを、出力バッファ１０の出力信号とグランドノードとの間に直列に接続して構成することができる。さらに、出力バッファ１０は、単一の出力信号または差動出力信号を出力してもよいし、出力専用の出力バッファまたは双方向の入出力バッファであってもよい。
【００３４】
続いて、ESD保護回路は、ESDイベントの発生時のESD電圧により出力バッファ１０を含む半導体集積回路の内部回路が破壊されるのを保護するものであり、図６の場合と同じ構成の第１の保護回路２０および第２の保護回路２２に加えて、第３の保護回路２４を備えている。
【００３５】
つまり、第１の保護回路２０は、ESDイベントの発生時に、出力バッファ１０の出力信号の外部出力端子OUTに印加されるESD電流を、外部出力端子OUTから電源ノードへ、または、グランドノードから外部出力端子OUTへ流すものであり、２つのダイオード２６，２８を備えている。
【００３６】
ダイオード２６は、出力バッファ１０の出力信号から電源ノードの方向に向かって順方向に接続され、ダイオード２８は、グランドノードから出力バッファ１０の出力信号の方向に向かって順方向に接続されている。
【００３７】
また、第２の保護回路２２は、ESDイベントの発生時に、ESD電流を、電源ノードからグランドノードへ、または、グランドノードから電源ノードへ流し、電源ノードの電圧、または、グランドノードの電圧をクランプするアクティブクランプ（パワークランプ）型のものであり、ESD電圧検出回路３０と、クランプ回路３２とを備えている。
【００３８】
ESD電圧検出回路３０は、電源ノードの電圧が、通常動作時の電源電圧なのか、通常動作時の電源電圧よりも高い、ESDイベントの発生時のESD電圧なのかを検出して検出信号を出力するものであり、時定数回路３４と、インバータ３６とを備えている。また、時定数回路３４は、抵抗素子３８と、容量素子４０とを備えている。
【００３９】
抵抗素子３８および容量素子４０は、電源ノードとグランドノードとの間に直列に接続されている。抵抗素子３８と容量素子４０との間の内部ノードから、時定数回路３４の出力信号が出力される。
インバータ３６の入力端子には、時定数回路３４の出力信号が入力され、インバータ３６からは、前述の検出信号が出力される。
【００４０】
クランプ回路３２は、検出信号が、電源のノードの電圧がESD電圧であることを表す場合に、電源ノードとグランドノードとを接続して、電源ノードまたはグランドノードの電圧をクランプするものであり、N型MOSトランジスタ４２を備えている。
【００４１】
N型MOSトランジスタ４２は、ESDイベントの発生時のESD電流を流すことができる大きいサイズのトランジスタであり、電源ノードとグランドノードとの間に接続され、そのゲートには、ESD電圧検出回路３０から検出信号が入力される。
【００４２】
第３の保護回路２４は、人体モデルに対応するESDイベントの発生時に、N型MOSトランジスタ１６，１８のゲートの電圧をローレベルに設定し、デバイス帯電モデルに対応するESDイベントの発生時に、N型MOSトランジスタ１６，１８のゲートの電圧をハイレベルに設定するものであり、第１のP型MOSトランジスタ４４と、第１のN型MOSトランジスタ４６と、第１の抵抗素子４８と、第２の抵抗素子５０とを備えている。
【００４３】
第１のP型MOSトランジスタ４４は、電源ノードとN型MOSトランジスタ１６，１８のゲートとの間に接続され、そのゲートは電源ノードに接続されている。
第１のN型MOSトランジスタ４６は、N型MOSトランジスタ１６，１８のゲートとグランドノードとの間に接続され、そのゲートはグランドノードに接続されている。
また、第１の抵抗素子４８は、電源ノード上において形成され、第１のP型MOSトランジスタ４４のソースとゲートとの間に接続されている。
第２の抵抗素子５０は、グランドノード上において形成され、第１のN型MOSトランジスタ４６のソースとゲートとの間に接続されている。
【００４４】
第１のP型MOSトランジスタ４４は、第１のN型MOSトランジスタ４６よりも大きいサイズのトランジスタである。本実施形態の場合、第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６の閾値電圧Vt＝０．４V、第１のP型MOSトランジスタ４４のゲート幅W＝４μｍ、第１のN型MOSトランジスタ４６のゲート幅W＝０．５μｍとする。
第１の抵抗素子４８および第２の抵抗素子５０は、例えば、電源ノードの電源配線およびグランドノードのグランド配線のメタル寄生抵抗によって形成することができ、非常に小面積である。本実施形態の場合、第１の抵抗素子４８の抵抗値Rp＝０．０７Ω、第２の抵抗素子５０の抵抗値Rg＝０．１Ωとする。
【００４５】
なお、第１の保護回路２０、第２の保護回路２２および第３の保護回路２４は、図１に示す構成のものに限定されず、それぞれ、上記と同様の機能を果たすことができる各種構成のものを利用することができる。
【００４６】
次に、ESD保護回路の動作を説明する。
【００４７】
通常動作時において、第１の保護回路２０および第２の保護回路２２の状態は、図６の場合と同じである。
つまり、第１の保護回路２０の２つのダイオード２６，２８はともにオフ状態であり、出力バッファ１０の出力信号と電源ノードおよびグランドノードとの間は接続されない。
また、第２の保護回路２２の時定数回路３４の出力信号はハイレベル、ESD電圧検出回路３０から出力される検出信号はローレベル、クランプ回路３２のN型MOSトランジスタ４２はオフ状態であり、電源ノードとグランドノードとの間は接続されない。
【００４８】
電源ノードの電圧およびグランドノードの電圧が、通常動作時の電源電圧およびグランド電圧である場合、第３の保護回路２４の第１の抵抗素子４８および第２の抵抗素子５０に流れる電流は最大でも数ｍA程度である。本実施形態の場合、第１の抵抗素子４８の抵抗値Rp＝０．０７Ω、第２の抵抗素子５０の抵抗値Rg＝０．１Ωであり、第１の抵抗素子４８および第２の抵抗素子５０により生じるIRドロップは、第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６の閾値電圧Vt＝０．４Vを超えない。そのため、第３の保護回路２４の第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６はオフ状態であり、出力バッファ１０の２つのN型MOSトランジスタ１６，１８のゲートと電源ノードおよびグランドノードとの間は接続されない。
【００４９】
このように、通常動作時において、第１の保護回路２０、第２の保護回路２２および第３の保護回路２４はいずれもオフ状態であり、ESD保護回路は、出力バッファ１０の通常動作に何ら影響を与えない。
【００５０】
続いて、ESDイベントの発生時の第１の保護回路２０および第２の保護回路２２の動作は、図６の場合と同じである。
つまり、第１の保護回路２０のダイオード２６がオン状態となり、電源ノードの電圧が通常動作時の電源電圧よりも高いESD電圧に上昇する。
一方、第２の保護回路２２の時定数回路３４の出力信号は、時定数回路３４の時定数に相当する時間、ローレベル、検出信号はハイレベル、クランプ回路３２のN型MOSトランジスタ４２はオン状態となり、電源ノードとグランドノードとの間が接続される。
【００５１】
その結果、ESD電流は、出力バッファ１０の出力信号の外部出力端子OUTから、ダイオード２６、電源ノード、N型MOSトランジスタ４２、グランドノードを介して、グランドの外部接続端子VSSに流れる。
このように、ESDイベントの発生時には、ESD電流が、電源ノードからN型MOSトランジスタ４２を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、半導体集積回路の内部回路を保護することができる。
【００５２】
ここで、図２に示すように、直列に接続された２つのN型MOSトランジスタ１６，１８が、出力バッファ１０の出力信号の外部出力端子OUTと、グランドの外部接続端子VSSとの間に接続された場合について考える。
【００５３】
出力バッファ１０の直列に接続されたN型MOSトランジスタ１６，１８のESD耐圧、つまり、許容される電圧Vclampは、表１に示すように、ESDイベントの種類およびN型MOSトランジスタ１６，１８のゲートの電圧によって変化することが分かっている。
【００５４】
【表１】
0006652406.tif 000002
【００５５】
表１に示すように、人体モデル（HBM）に対応するESDイベントの発生時に、出力バッファ１０の出力信号の外部出力端子OUTにESD電流が印加された時、N型MOSトランジスタ１６，１８のゲートの電圧がローレベル（Low）の場合、そのESD耐圧は約９．６V、ハイレベル（High）の場合、ESD耐圧は約５．８５Vであり、ゲートの電圧がローレベルの場合の方がハイレベルの場合よりもESD耐圧を向上させることができる。
【００５６】
一方、デバイス帯電モデル（CDM）に対応するESDイベントの発生時に、出力バッファ１０の出力信号の外部出力端子OUTにESD電流が印加された時、N型MOSトランジスタ１６，１８のゲートの電圧がローレベルの場合、そのESD耐圧は約５．８５V、ハイレベルの場合、ESD耐圧は約９．６Vであり、ゲート電圧がハイレベルの場合の方がローレベルの場合よりもESD耐圧を向上させることができる。
【００５７】
また、図３は、人体モデルおよびデバイス帯電モデルに対応するESDイベントの発生時のESD電流の波形を表す一例のグラフである。図３は、人体モデル（HBM）に対応するESDイベントの発生時のESD電圧が約２０００Vの場合、および、デバイス帯電モデル（CDM）に対応するESDイベントの発生時のESD電圧が約５００Vの場合におけるESD電流の波形を表すグラフであり、その縦軸はESD電流I（A）、横軸は時間ｔ（ns）の経過を表す。
【００５８】
このグラフに示すように、人体モデルおよびデバイス帯電モデルに対応するESDイベントの発生時に流れるESD電流のピーク電流は、それぞれ、約１．３Aおよび約７Aであり、デバイス帯電モデルに対応するESDイベントの発生時のESD電流の方が、人体モデルに対応するESDイベントの発生時のESD電流よりも大きく、立ち上がり時間も速いという違いがあることが分かる。
【００５９】
従って、上記の違いに基づいて、人体モデルに対応するESDイベントが発生したのか、デバイス帯電モデルに対応するESDイベントが発生したのかを検出し、その検出結果に基づいて、N型MOSトランジスタ１６，１８のゲートの電圧を、人体モデルに対応するESDイベントの発生時にローレベル、デバイス帯電モデルに対応するESDイベントの発生時にハイレベルに制御することにより、人体モデルおよびデバイス帯電モデルのいずれに対応するESDイベントが発生した場合でも、そのESD耐圧を向上させることが可能となる。
【００６０】
第３の保護回路２４の動作に関して、例えば、人体モデルに対応するESDイベントの発生時に、８０００VのESD電圧のピーク電圧が、出力バッファの出力信号の外部出力端子OUTに印加された場合、そのESD電流のピーク電流は、約５．３Aである。
【００６１】
この場合、全てのESD電流が、第１の抵抗素子４８および第２の抵抗素子５０を通過すると考えると、第３の保護回路２４の第１の抵抗素子４８の抵抗値Rp＝０．０７Ω、第２の抵抗素子５０の抵抗値Rg＝０．１Ωであるから、表２に示すように、第１の抵抗素子４８によって生じるIRドロップV(Rp)＝０．３７１V、第２の抵抗素子５０によって生じるIRドロップV(Rg)＝０．５３Vになる。
【００６２】
【表２】
0006652406.tif 000003
【００６３】
電圧V(Rp)および電圧V(Rg)が、それぞれ、第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６のゲート−ソース間に印加される。第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６の閾値電圧Vt＝０．４Vであるから、第１のP型MOSトランジスタ４４はオフ状態（OFF）、第１のN型MOSトランジスタ４６はオン状態（ON）になり、内部信号G1とグランドノードとの間が接続される。その結果、内部信号G1、つまり、出力バッファ１０のN型MOSトランジスタ１６，１８のゲートの電圧はローレベルになる。
【００６４】
表１に示すように、人体モデルに対応するESDイベントの発生時に、出力バッファ１０のN型MOSトランジスタ１６，１８のゲートの電圧がローレベルの場合、そのESD耐圧は約９．６Vになり、ハイレベルの場合のESD耐圧の約５．８５Vよりも高くすることができる。つまり、第３の保護回路２４を付加することによって、人体モデルに対応するESDイベントの発生時に、出力バッファ１０のN型MOSトランジスタ１６，１８のESD耐圧を向上させることができる。
【００６５】
また、デバイス帯電モデルに対応するESDイベントの発生時に、例えば、７５０VのESD電圧のピーク電圧が、出力バッファの出力信号の外部出力端子OUTに印加された場合、そのESD電流のピーク電流は、約９Aである。
【００６６】
この場合、同様に、表２に示すように、第３の保護回路２４の第１の抵抗素子４８によって生じるIRドロップV(Rp)＝０．６３V、第２の抵抗素子５０によって生じるIRドロップV(Rg)＝０．９Vになる。従って、第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６はオン状態（ON）になり、内部信号G1と電源ノードおよびグランドノードとの間が接続される。
【００６７】
この時、内部信号G1の電圧は、第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６のオン抵抗の抵抗分割によって決定される。第１のP型MOSトランジスタ４４のゲート幅Wのサイズは４μｍ、第１のN型MOSトランジスタ４６のゲート幅Wのサイズは０．５μｍであり、第１のP型MOSトランジスタ４４は、第１のN型MOSトランジスタ４６よりも大きいサイズのトランジスタであるから、内部信号G1、つまり、出力バッファ１０のN型MOSトランジスタ１６，１８のゲートの電圧はハイレベルになる。
【００６８】
表１に示すように、デバイス帯電モデルに対応するESDイベントの発生時に、出力バッファ１０のN型MOSトランジスタ１６，１８のゲートの電圧がハイレベルの場合、そのESD耐圧は約９．６Vになり、ローレベルの場合のESD耐圧の約５．８５Vよりも高くすることができる。つまり、第３の保護回路２４を付加することによって、デバイス帯電モデルに対応するESDイベントの発生時に、出力バッファ１０のN型MOSトランジスタ１６，１８のESD耐圧を向上させることができる。
【００６９】
このように、本実施形態のESD保護回路は、ESDイベントの発生時に、人体モデルに対応するESDイベントが発生したのか、デバイス帯電モデルに対応するESDイベントが発生したのかを検出し、検出したESDのイベントの種類に応じて、出力バッファ１０を構成するN型MOSトランジスタ１６，１８のゲートの電圧を制御することにより、人体モデルおよびデバイス帯電モデルに対応するESDイベントの発生時のいずれにおいても、N型MOSトランジスタ１６，１８のESD耐性を向上させることができる。
【００７０】
次に、図４は、本発明のESD保護回路を適用する半導体集積回路の出力最終段の出力バッファの構成を表す第２の実施形態の回路図である。図４に示す半導体集積回路は、図１に示す半導体集積回路と比べて、第３の保護回路２４の構成が異なる。
【００７１】
図４に示す第３の保護回路２４は、第１のP型MOSトランジスタ４４、第１のN型MOSトランジスタ４６、第１の抵抗素子４８および第２の抵抗素子５０に加え、第２のP型MOSトランジスタ５２および第３の抵抗素子５４を備えている。
【００７２】
第１のP型MOSトランジスタ４４、第１の抵抗素子４８および第２の抵抗素子５０の構成は、図１の場合と同じである。
第１のN型MOSトランジスタ４６は、その接続位置が移動されて、プリドライバ回路の前段のインバータ５６の入力端子とグランドノードとの間に接続され、そのゲートはグランドノードに接続されている。
第２のP型MOSトランジスタ５２は、電源ノードとプリドライバ回路の前段のインバータ５６の入力端子との間に接続され、そのゲートは電源ノードに接続されている。
また、第３の抵抗素子５４は、電源ノード上において形成され、第２のP型MOSトランジスタ５２のソースとゲートとの間に接続されている。
【００７３】
第２のP型MOSトランジスタ５２は、第１のN型MOSトランジスタ４６よりも大きいサイズのトランジスタである。本実施形態の場合、第２のP型MOSトランジスタ５２および第１のN型MOSトランジスタ４６の閾値電圧Vt＝０．４V、第２のP型MOSトランジスタ５２のゲート幅W＝２μｍ、第１のN型MOSトランジスタ４６のゲート幅W＝０．２５μｍとする。
第３の抵抗素子５４も、同様に、電源ノードの電源配線のメタル寄生抵抗によって形成することができる。本実施形態の場合、第１の抵抗素子４８および第３の抵抗素子５４の抵抗値Rp＝０．０７Ω、第２の抵抗素子５０の抵抗値Rg＝０．１Ωとする。
【００７４】
プリドライバ回路は、例えば、偶数個のインバータを直列に接続して構成することができる。また、初段のインバータから最終段のインバータの方向へ向かって、次第に大きいサイズのインバータで構成される。
【００７５】
従って、第３の保護回路２４の第２のP型MOSトランジスタ５２および第１のN型MOSトランジスタ４６を、それぞれ、内部信号G2と電源ノードおよびグランドノードとの間に接続することにより、第２のP型MOSトランジスタ５２および第１のN型MOSトランジスタ４６を、図１に示す第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６よりも小さいサイズのトランジスタで構成することができるため、回路規模を削減することができる。
【００７６】
なお、第２のP型MOSトランジスタ５２および第１のN型MOSトランジスタ４６を、それぞれ、内部信号G2と電源ノードおよびグランドノードとの間に接続すると、内部信号G2の電圧レベルが内部信号G1へ伝播するまでの遅延時間が発生する。前述のように、デバイス帯電モデルに対応するESDイベントの発生時のESD電流の立ち上がり時間は速く、これに対応するために、第３の保護回路２４は、第１のP型MOSトランジスタ４４を備えることが望ましい。
【００７７】
通常動作時において、第１の保護回路２０および第２の保護回路２２の状態は、図１の場合と同じオフ状態である。
【００７８】
また、第３の保護回路２４の第１のP型MOSトランジスタ４４および第１のN型MOSトランジスタ４６の状態は、図１の場合と同じオフ状態であり、第２のP型MOSトランジスタ５２の状態は、第１のP型MOSトランジスタ４４の状態と同じオフ状態である。従って、出力バッファ１０の２つのN型MOSトランジスタ１６，１８のゲートと電源ノードとの間は接続されない。また、プリドライバ回路の前段のインバータ５６の入力端子に入力される内部信号G2と電源ノードおよびグランドノードとの間も接続されない。
【００７９】
このように、通常動作時において、第１の保護回路２０、第２の保護回路２２および第３の保護回路２４はいずれもオフ状態であり、ESD保護回路は、出力バッファ１０の通常動作に何ら影響を与えない。
【００８０】
続いて、ESDイベントの発生時の第１の保護回路２０および第２の保護回路２２の動作は、図１の場合と同じである。
つまり、ESDイベントの発生時には、ESD電流が、電源ノードからN型MOSトランジスタ４２を介してグランドノードに流れ、電源ノードの電圧がクランプされることにより、半導体集積回路の内部回路を保護することができる。
【００８１】
第３の保護回路２４の動作に関して、同様に、人体モデルに対応するESDイベントの発生時に、８０００VのESD電圧のピーク電圧が、出力バッファの出力信号の外部出力端子OUTに印加された場合、そのESD電流のピーク電流が、約５．３Aであるとすると、第１の抵抗素子４８および第３の抵抗素子５４によって生じるIRドロップV(Rp)＝０．３７１V、第２の抵抗素子５０によって生じるIRドロップV(Rg)＝０．５３Vになる。
【００８２】
従って、第１のP型MOSトランジスタ４４および第２のP型MOSトランジスタ５２はオフ状態（OFF）、第１のN型MOSトランジスタ４６はオン状態（ON）になり、内部信号G2とグランドノードとの間が接続される。その結果、内部信号G2の電圧はローレベル、内部信号G1、つまり、出力バッファ１０のN型MOSトランジスタ１６，１８のゲートの電圧もローレベルになる。
【００８３】
つまり、第３の保護回路２４を付加することによって、同様に、人体モデルに対応するESDイベントの発生時に、出力バッファ１０のN型MOSトランジスタ１６，１８のESD耐圧を向上させることができる。
【００８４】
同様に、デバイス帯電モデルに対応するESDイベントの発生時に、第３の保護回路２４の第１の抵抗素子４８および第３の抵抗素子５４によって生じるIRドロップV(Rp)＝０．６３V、第２の抵抗素子５０によって生じるIRドロップV(Rg)＝０．９Vになる。
【００８５】
従って、第１のP型MOSトランジスタ４４、第２のP型MOSトランジスタ５２および第１のN型MOSトランジスタ４６はオン状態（ON）になり、内部信号G1と電源ノードとの間が接続され、内部信号G2と電源ノードおよびグランドノードとの間が接続される。
【００８６】
この時、内部信号G2の電圧は、同様に、第２のP型MOSトランジスタ５２および第１のN型MOSトランジスタ４６のオン抵抗の抵抗分割によって決定され、内部信号G2の電圧はハイレベル、内部信号G1、つまり、出力バッファ１０のN型MOSトランジスタ１６，１８のゲートの電圧もハイレベルになる。
【００８７】
つまり、第３の保護回路２４を付加することによって、同様に、デバイス帯電モデルに対応するESDイベントの発生時に、出力バッファ１０のN型MOSトランジスタ１６，１８のESD耐圧を向上させることができる。
【００８８】
次に、図５は、本発明のESD保護回路を適用する半導体集積回路の出力最終段の出力バッファの構成を表す第３の実施形態の回路図である。図５に示す半導体集積回路は、図４に示す半導体集積回路と比べて、第３の保護回路２４の構成が異なる。
【００８９】
図５に示す第３の保護回路２４は、第１のP型MOSトランジスタ４４、第１のN型MOSトランジスタ４６、第２のP型MOSトランジスタ５２、第１の抵抗素子４８および第２の抵抗素子５０を備えている。
【００９０】
第１のP型MOSトランジスタ４４、第２のP型MOSトランジスタ５２、第１のN型MOSトランジスタ４６および第２の抵抗素子５０の構成は、図４の場合と同じである。
第１の抵抗素子４８は、電源ノード上において形成され、第１のP型MOSトランジスタ４４のソースとゲートとの間、および、第２のP型MOSトランジスタ５２のソースとゲートとの間に共通に接続されている。
【００９１】
このように、第１の抵抗素子４８を、第１のP型MOSトランジスタ４４と第２のP型MOSトランジスタ５２との間で共用することにより、図４に示す第３の抵抗素子５４を省くことができ、ESD保護回路の回路規模を削減することができる。
【００９２】
図５に示すESD保護回路の動作は、図４の場合と同様である。
【００９３】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００９４】
１０  出力最終段の出力バッファ
１２，１４  P型MOSトランジスタ
１６，１８、４２、６４、６８，７０、７４  N型MOSトランジスタ
２０  第１の保護回路
２２  第２の保護回路
２４  第３の保護回路
２６，２８  ダイオード
３０  ESD電圧検出回路
３２  クランプ回路
３４  時定数回路
３６、５６，５８、６６  インバータ
３８、６２  抵抗素子
４０、６０  容量素子
４４  第１のP型MOSトランジスタ
４６  第１のN型MOSトランジスタ
４８  第１の抵抗素子
５０  第２の抵抗素子
５２  第２のP型MOSトランジスタ
５４  第３の抵抗素子
７２  ダイオードストリング
【図１】
0006652406.tif 000004
【図２】
0006652406.tif 000005
【図３】
0006652406.tif 000006
【図４】
0006652406.tif 000007
【図５】
0006652406.tif 000008
【図６】
0006652406.tif 000009
【図７】
0006652406.tif 000010
【図８】
0006652406.tif 000011