(57)【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
平面視において、前記活性領域の周囲を囲む終端領域と、
前記終端領域のおもて面において前記活性領域を囲むように設けられ、前記終端領域の前記活性領域より遠い側を近い側よりも低くした段差であって、前記終端領域を、前記段差よりも前記活性領域から遠い側である第１面と、前記段差よりも前記活性領域に近い側である第２面と、前記段差の側壁であり前記第１面と前記第２面とをつなぐ第３面と、に分割する前記段差と、
前記活性領域と前記終端領域の前記第２面とのおもて面側に選択的に設けられ、かつ前記終端領域の前記第１面および前記第３面に延在する第２導電型の第１半導体領域と、
前記活性領域と前記終端領域の前記第２面とのおもて面において、前記第１半導体領域のおもて面側に接するように設けられ、かつ前記終端領域の前記第２面および前記第３面に延在する第２導電型の第３半導体領域と、
前記終端領域のおもて面において、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第２導電型半導体領域と、
を備え、
複数の前記第２導電型半導体領域のうちの最も内側の前記第２導電型半導体領域は、前記第１面から前記第３面に沿って、前記第２面まで伸びるように設けられており、
前記最も内側の前記第２導電型半導体領域の一部は、前記第２面と前記第３面との境界において前記第３半導体領域と重なって位置しており、前記第３半導体領域に重なる部分で均一な不純物濃度となっていることを特徴とする半導体装置。
【請求項２】
前記最も内側の前記第２導電型半導体領域の一部は、前記第１面と前記第３面との境界において前記第１半導体領域の一部に深さ方向に重なって位置しており、
前記最も内側の前記第２導電型半導体領域は、前記第１半導体領域に重なる部分で最も高不純物濃度となっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１面において、
前記最も内側の前記第２導電型半導体領域の厚さは、前記第１面に露出する部分の前記第１半導体領域の厚さよりも厚いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３面は、前記第１面に対して鈍角となる斜度を有することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第３半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第３半導体領域の、前記第２半導体領域と前記半導体基板との間の領域に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第３半導体領域の反対側に設けられたゲート電極と、
前記第３半導体領域および前記第２半導体領域に接する第１電極と、
前記半導体基板の裏面に接する第２電極と、
をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた活性領域と、平面視において前記活性領域の周囲を囲む終端領域と、を備えた半導体装置の製造方法であって、
前記終端領域のおもて面において前記活性領域を囲むように設けられ、前記終端領域の前記活性領域より遠い側を近い側よりも低くした段差であって、前記終端領域を、前記段差よりも前記活性領域から遠い側である第１面と、前記段差よりも前記活性領域に近い側である第２面と、前記段差の側壁であり前記第１面と前記第２面とをつなぐ第３面と、に分割する前記段差を形成する第１工程と、
前記活性領域と前記終端領域の前記第２面とのおもて面側に、前記終端領域の前記第１面および前記第３面に延在する第２導電型の第１半導体領域を選択的に形成する第２工程と、
前記終端領域のおもて面において、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で複数の第２導電型半導体領域を形成する第３工程と、
前記活性領域と前記終端領域の前記第２面とのおもて面において、前記第１半導体領域のおもて面側に接するように第２導電型の第３半導体領域を形成する第４工程と、
を含み、
前記第３工程では、複数の前記第２導電型半導体領域のうちの最も内側の前記第２導電型半導体領域を、前記第１面から前記第３面に沿って、前記第２面まで伸びるように形成し、前記最も内側の前記第２導電型半導体領域の一部は、前記第２面と前記第３面との境界において前記第３半導体領域と重なって位置し、前記第３半導体領域に重なる部分で均一な不純物濃度となるように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
【０００４】
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照）。
【０００５】
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム（ＧａＮ）などシリコンよりもバンドギャップの広い他の半導体（以下、ワイドバンドギャップ半導体とする）にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照）。
【０００６】
このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域での電界集中によりエッジ終端領域に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、エッジ終端領域での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。
【０００７】
エッジ終端領域の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造などの耐圧構造をエッジ終端領域に配置した装置が公知である（例えば、下記特許文献１，２参照）。また、下記特許文献１では、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ  Ｐｌａｔｅ）として配置し、エッジ終端領域に生じた電荷を放出させることで信頼性を向上させている。
【０００８】
従来の高耐圧半導体装置の耐圧構造について、ＪＴＥ構造を備えたＭＯＳＦＥＴを例に説明する。図６は、従来の半導体装置の構造を示す断面図である。図６に示す従来の半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体チップ）とする）１４０に、活性領域１１０と、活性領域１１０の周囲を囲むエッジ終端領域１２０と、を備える。炭化珪素基体１４０は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１のおもて面上に、炭化珪素からなるｎ-型半導体層（以下、ｎ-型炭化珪素層とする）１０２と、炭化珪素からなるｐ型半導体層（以下、ｐ型炭化珪素層とする）１０４と、を順に積層してなる。
【０００９】
活性領域１１０には、炭化珪素基体１４０のおもて面（ｐ型炭化珪素層１０４側の面）側にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。エッジ終端領域１２０の全域にわたってｐ型炭化珪素層１０４が除去され、炭化珪素基体１４０のおもて面にエッジ終端領域１２０を活性領域１１０よりも低くした（ドレイン側に凹ませた）段差１２１が形成され、段差１２１の底面１２１ａにｎ-型炭化珪素層１０２が露出されている。また、エッジ終端領域１２０には、外側（チップ端部側）に配置されるほど不純物濃度を低くした複数のｐ-型低濃度領域（ここでは２つ、内側からｐ-型、ｐ--型とし符号１３１，１３２を付す）を隣接して配置したＪＴＥ構造１３０が設けられている。
【００１０】
ｐ-型低濃度領域（以下、第１ＪＴＥ領域とする）１３１およびｐ--型低濃度領域（以下、第２ＪＴＥ領域とする）１３２は、それぞれ、ｎ-型炭化珪素層１０２の、段差１２１の底面１２１ａに露出する部分に選択的に設けられている。第１ＪＴＥ領域１３１は、段差１２１の底面１２１ａにおいて最も外側のｐ型ベース領域１０３に接する。このＪＴＥ構造１３０と、ｐ型ベース領域１０３の段差１２１の底面１２１ａに延在する部分１０３ａと、で耐圧構造が構成される。炭化珪素基体１４０の裏面（ｎ+型炭化珪素基板１０１の裏面）に接するドレイン電極１１５が設けられている。符号１０５〜１０９，１１１〜１１４は、それぞれｎ+型ソース領域、ｐ+型コンタクト領域、ｎ型ＪＦＥＴ領域，ゲート絶縁膜、ゲート電極、フィールド酸化膜、層間絶縁膜、ソース電極およびパッシベーション膜である。
【００１１】
図６に示す構成のＭＯＳＦＥＴでは、ソース電極１１３に対して正の電圧がドレイン電極１１５に印加された状態で、ゲート電極１０９にしきい値電圧以下の電圧が印加されているときには、ｐ型ベース領域１０４ａとｎ型ＪＦＥＴ領域１０７との間のｐｎ接合が逆バイアスされた状態となるため、活性領域の逆方向耐圧が確保され電流は流れない。ｐ型ベース領域１０４ａとは、ｐ型炭化珪素層１０４の、ｎ+型ソース領域１０５およびｐ+型コンタクト領域１０６以外の部分である。
【００１２】
一方、ゲート電極１０９にしきい値電圧以上の電圧が印加されると、ｐ型ベース領域１０４ａの、ゲート電極１０９直下（ドレイン側）の部分の表面層にｎ型の反転層（チャネル）が形成される。それによって、ｎ+型炭化珪素基板１０１、ｎ-型炭化珪素層１０２、ｎ型ＪＦＥＴ領域１０７、ｐ型ベース領域１０４ａの表面反転層およびｎ+型ソース領域１０５の経路で電流が流れる。このように、ゲート電圧を制御することによって、周知のＭＯＳＦＥＴのスイッチング動作を行うことができる。
【００１３】
また、図６に示す構成のＭＯＳＦＥＴでは、電圧が印加された際に、ｐ型ベース領域１０３とｎ-型ドリフト層との間のｐｎ接合から外側に向かって空乏層が伸び、第１，２ＪＴＥ領域１３１，１３２の両方に広がる。ｎ-型ドリフト層とは、ｎ-型炭化珪素層１０２の、ｐ型ベース領域１０３および第１，２ＪＴＥ領域１３１，１３２以外の部分である。エッジ終端領域での耐圧は、第１，２ＪＴＥ領域１３１，１３２とｎ-型ドリフト層との間のｐｎ接合で確保される。
【００１４】
また、別の高耐圧半導体装置として、炭化珪素基体のおもて面にエッジ終端領域を活性領域よりも低くした段差を形成し、当該段差の底面と側壁との境界（以下、段差の底面コーナー部とする）を覆うように耐圧構造を構成するｐ型領域を設けた装置が提案されている（例えば、下記特許文献３〜５参照。）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１０−５０１４７号公報
【特許文献２】特開２００６−１６５２２５号公報
【特許文献３】特開２０１０−０４５３８８号公報
【特許文献４】特開２００２−１６４５４１号公報
【特許文献５】特開２０１４−１０７５００号公報
【非特許文献】
【００１６】
【非特許文献１】ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム  セミコンダクターズ  フォー  ハイパワー  エレクトロニクス（Ｏｐｔｉｍｕｍ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ｆｏｒ  Ｈｉｇｈ−Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー  トランザクションズ  オン  エレクトロン  デバイシズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３
【非特許文献２】ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ  Ｂａｌｉｇａ）著、シリコン  カーバイド  パワー  デバイシズ（Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｄｉｖｉｃｅｓ）、（米国）、ワールド  サイエンティフィック  パブリッシング  カンパニー（Ｗｏｒｌｄ  Ｓｃｉｅｎｔｉｆｉｃ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏ．）、２００６年３月３０日、ｐ．６１
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、図６に示す従来の半導体装置では、炭化珪素基体１４０の最上層として積層されるｐ型炭化珪素層１０４はエッジ終端領域１２０に必要のない領域となるため、段差１２１を形成してエッジ終端領域１２０にｎ-型炭化珪素層１０２を露出させる。このとき、ｎ-型炭化珪素層１０２に予め形成されているｐ型ベース領域１０３の段差１２１の底面１２１ａに延在する部分１０３ａの厚さｔ１０３が、段差１２１を形成するためのエッチングの深さ方向の寸法ばらつきにより薄くなってしまう虞がある。これによって、ｐ型ベース領域１０３の段差１２１の底面１２１ａに延在する部分１０３ａで不純物濃度にばらつきが生じ、エッジ終端領域１２０の耐圧が低下するという問題がある。
【００１８】
上記特許文献３では、段差の底面から側壁にわたってｐ型不純物濃度が一様であるため、段差の底面コーナー部（段差１２１の底面１２１ａと側壁１２１ｂとの境界）に電界が集中し、エッジ終端領域の耐圧を安定して確保することができないという問題がある。上記特許文献４，５では、段差の側壁においてｐ型不純物濃度差が生じているが、ｐ型不純物濃度のピークが段差の底面コーナー部よりも活性領域側の部分、すなわち段差の側壁の基体おもて面から浅い部分に位置する。このため、上記特許文献４，５においても上記特許文献３と同様に段差の底面コーナー部に電界が集中してしまう。
【００１９】
この発明は、上述した従来技術による問題点を解消するため、安定して所定の耐圧を確保することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に、主電流が流れる活性領域と、平面視において、前記活性領域の周囲を囲む終端領域と、が設けられている。前記終端領域のおもて面において前記活性領域を囲むように設けられ、前記終端領域の前記活性領域より遠い側を近い側よりも低くした段差であって、前記終端領域を、前記段差よりも前記活性領域から遠い側である第１面と、前記段差よりも前記活性領域に近い側である第２面と、前記段差の側壁であり前記第１面と前記第２面とをつなぐ第３面と、に分割する前記段差が設けられている。前記活性領域と前記終端領域の前記第２面とのおもて面側に選択的に設けられ、かつ前記終端領域の前記第１面および前記第３面に延在する第２導電型の第１半導体領域が選択的に設けられている。前記活性領域と前記終端領域の前記第２面とのおもて面において、前記第１半導体領域のおもて面側に接するように設けられ、かつ前記終端領域の前記第２面および前記第３面に延在する第２導電型の第３半導体領域が設けられている。前記終端領域のおもて面において、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第２導電型半導体領域が設けられている。複数の前記第２導電型半導体領域のうちの最も内側の前記第２導電型半導体領域は、前記第１面から前記第３面に沿って、前記第２面まで伸びるように設けられている。前記最も内側の前記第２導電型半導体領域の一部は、前記第２面と前記第３面との境界において前記第３半導体領域と重なって位置しており、前記第３半導体領域に重なる部分で均一な不純物濃度となっている。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記最も内側の前記第２導電型半導体領域の一部は、前記第１面と前記第３面との境界において前記第１半導体領域の一部に深さ方向に重なって位置している。前記最も内側の前記第２導電型半導体領域は、前記第１半導体領域に重なる部分で最も高不純物濃度となっていることを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記第１面において、前記最も内側の前記第２導電型半導体領域の厚さは、前記第１面に露出する部分の前記第１半導体領域の厚さよりも厚いことを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記第３面は、前記第１面に対して鈍角となる斜度を有することを特徴とする。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第３半導体領域内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第３半導体領域の、前記第２半導体領域と前記半導体基板との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第３半導体領域の反対側にゲート電極が設けられている。第１電極は、前記第３半導体領域および前記第２半導体領域に接する。第２電極は、前記半導体基板の裏面に接する。
【００２５】
また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする。
【００２６】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた活性領域と、平面視において前記活性領域の周囲を囲む終端領域と、を備えた半導体装置の製造方法であって、第１〜４工程を含む。前記第１工程では、前記終端領域のおもて面において前記活性領域を囲むように設けられ、前記終端領域の前記活性領域より遠い側を近い側よりも低くした段差であって、前記終端領域を、前記段差よりも前記活性領域から遠い側である第１面と、前記段差よりも前記活性領域に近い側である第２面と、前記段差の側壁であり前記第１面と前記第２面とをつなぐ第３面と、に分割する前記段差を形成する。前記第２工程では、前記活性領域と前記終端領域の前記第２面とのおもて面側に、前記終端領域の前記第１面および前記第３面に延在する第２導電型の第１半導体領域を選択的に形成する。前記第３工程では、前記終端領域のおもて面において、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で複数の第２導電型半導体領域を形成する。前記第４工程では、前記活性領域と前記終端領域の前記第２面とのおもて面において、前記第１半導体領域のおもて面側に接するように第２導電型の第３半導体領域を形成する。かつ、前記第３工程では、複数の前記第２導電型半導体領域のうちの最も内側の前記第２導電型半導体領域を、前記第１面から前記第３面に沿って、前記第２面まで伸びるように形成し、前記最も内側の前記第２導電型半導体領域の一部は、前記第２面と前記第３面との境界において前記第３半導体領域と重なって位置し、前記第３半導体領域に重なる部分で均一な不純物濃度となるように形成することを特徴とする。
【００２７】
上述した発明によれば、段差の底面コーナー部（段差の底面と側壁との境界）で、最も内側の第２導電型半導体領域と第１半導体領域とが重なるため、段差の底面コーナー部での第２導電型不純物濃度ピークが段差の底面よりもドレイン側（第２電極側）に深い部分となる。これにより、段差の底面コーナー部での電界集中を緩和させることができる。
【発明の効果】
【００２８】
本発明にかかる半導体装置および半導体装置の製造方法によれば、終端領域の所定の耐圧を安定して確保し、安定して半導体装置の高耐圧化を図ることができるという効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】実施の形態にかかる半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施例にかかる半導体装置の耐圧特性を示す特性図である。
【図６】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００３０】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００３１】
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、プレーナゲート型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）４０に、活性領域１０と、活性領域１０の周囲を囲むエッジ終端領域２０と、を備える。活性領域１０は、オン状態のときに電流が流れる領域である。エッジ終端領域２０は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
【００３２】
炭化珪素基体４０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１のおもて面上に、炭化珪素からなるｎ-型半導体層（ｎ-型炭化珪素層）２と、炭化珪素からなるｐ型半導体層（ｐ型炭化珪素層）４と、を順に積層してなる。ｎ+型炭化珪素基板１は、ドレイン領域として機能する。活性領域１０において、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、ｐ型ベース領域（第１半導体領域）３が選択的に設けられている。最も外側（チップ端部側）のｐ型ベース領域３は、活性領域１０側から後述する段差２１の底面（第１面）２１ａまで延在し、その一部が段差２１の底面２１ａに露出されている。段差２１の底面２１ａとは、段差２１の形成によりエッジ終端領域２０に新たに形成された、炭化珪素基体４０のおもて面である。段差２１の底面２１ａに露出とは、後述するフィールド酸化膜１１に接するように配置されていることである。ｎ-型炭化珪素層２の、ｐ型ベース領域３および後述する第１，２ＪＴＥ領域３１，３２以外の部分がドリフト領域である。
【００３３】
ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース領域３を覆うようにｐ型炭化珪素層４が設けられている。ｐ型炭化珪素層４の不純物濃度は、ｐ型ベース領域３の不純物濃度よりも低い。ｐ型炭化珪素層４の内部には、深さ方向にｐ型ベース領域３に対向する部分に、ｎ+型ソース領域（第２半導体領域）５およびｐ+型コンタクト領域６がそれぞれ選択的に設けられている。また、ｐ型炭化珪素層４の内部には、ｐ型炭化珪素層４を深さ方向に貫通してｎ-型炭化珪素層２に達するｎ型半導体領域７が設けられている。ｎ型半導体領域７は、ｎ+型ソース領域５に対してｐ+型コンタクト領域６の反対側にｎ+型ソース領域５と離して配置されている。
【００３４】
ｐ型炭化珪素層４の、ｎ+型ソース領域５、ｐ+型コンタクト領域６およびｎ型半導体領域７以外の部分（以下、第２ｐ型ベース領域（第１半導体領域）とする）４ａは、ｐ型ベース領域（以下、第１ｐ型ベース領域とする）３とともにベース領域として機能する。ｎ型半導体領域（以下、ｎ型ＪＦＥＴ領域とする）７は、隣り合うベース領域間に挟まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域であり、ｎ-型炭化珪素層２とともにドリフト領域として機能する。隣り合うベース領域間に挟まれたｎ型ＪＦＥＴ領域７の不純物濃度をｎ-型炭化珪素層２の不純物濃度よりも高くすることで、ＪＦＥＴ抵抗の低減を図っている。
【００３５】
第２ｐ型ベース領域４ａの、ｎ+型ソース領域５とｎ型ＪＦＥＴ領域７とに挟まれた部分の表面上には、ｎ+型ソース領域５からｎ型ＪＦＥＴ領域７にわたってゲート絶縁膜８を介してゲート電極９が設けられている。これら第１，２ｐ型ベース領域３，４ａ、ｎ+型ソース領域５、ｐ+型コンタクト領域６、ゲート絶縁膜８およびゲート電極９は、炭化珪素基体４０のおもて面（ｐ型炭化珪素層４側の面）側においてＭＯＳゲート構造を構成する。図１には、１つのＭＯＳゲート構造のみを図示するが、活性領域１０に複数のＭＯＳゲート構造が並列に配置されていてもよい。ソース電極（第１電極）１３は、ｎ+型ソース領域５およびｐ+型コンタクト領域６に接するとともに、層間絶縁膜１２によりゲート電極９と電気的に絶縁されている。
【００３６】
エッジ終端領域２０の全域にわたってｐ型炭化珪素層４が除去され、炭化珪素基体４０のおもて面にエッジ終端領域２０を活性領域１０よりも低くした（ドレイン側に凹ませた）段差２１が形成されている。すなわち、段差２１の底面２１ａには、ｎ-型炭化珪素層２が露出されている。段差２１の側壁（第３面）２１ｂは、段差２１の底面２１ａと、段差２１よりも活性領域１０側の基体おもて面（第２面）と、の間に位置し、かつ段差２１の底面２１ａに対する角度θを鈍角とする斜度を有する、炭化珪素基体４０のおもて面である。段差２１の側壁２１ｂの底面２１ａに対する角度θは、例えば略９０度であってもよい（９０度≦θ＜１８０度）。段差２１の側壁２１ｂは、例えば、エッジ終端領域２０の活性領域１０との境界付近に位置する。段差２１の深さｄ１はｐ型炭化珪素層４の厚さｔ４以上であり（ｄ１≧ｔ４）、段差２１の側壁２１ｂには、ｐ型炭化珪素層４、またはｐ型炭化珪素層４および第１ｐ型ベース領域３が露出される。
【００３７】
段差２１の底面２１ａと側壁２１ｂと境界（以下、段差２１の底面コーナー部とする）２１ｃは、ｐ型炭化珪素層４と最も外側の第１ｐ型ベース領域３との境界よりもドレイン側で、かつ最も外側の第１ｐ型ベース領域３を貫通しない深さ位置に位置する。すなわち、段差２１の底面コーナー部２１ｃは、少なくともドレイン側を最も外側の第１ｐ型ベース領域３に覆われる。段差２１は、活性領域１０の周囲を囲む略環状の平面レイアウトに配置される。また、エッジ終端領域２０には、外側に配置されるほど不純物濃度を低くした複数のｐ-型低濃度領域（第２導電型半導体領域：ここでは２つ、内側（活性領域１０側）からｐ-型、ｐ--型とし符号３１，３２を付す）を隣接して配置したＪＴＥ構造３０が設けられている。ＪＴＥ構造３０は、活性領域１０の周囲を囲む略環状の平面レイアウトに配置される。
【００３８】
ｐ-型低濃度領域（以下、第１ＪＴＥ領域とする）３１は、段差２１の底面２１ａから側壁２１ｂに沿って設けられ、底面コーナー部２１ｃを覆う。これにより、第１ＪＴＥ領域３１の一部は、段差２１の底面コーナー部２１ｃにおいて最も外側の第１ｐ型ベース領域３の一部に深さ方向に重なって位置する（符号３３で示す破線部分）。すなわち、第１ＪＴＥ領域３１は、第１ｐ型ベース領域３と重なる部分３３で最も高不純物濃度であり、段差２１の底面コーナー部２１ｃ付近において段差２１の底面２１ａよりもドレイン側に深い部分に深さ方向の不純物濃度ピークを有する。第１ＪＴＥ領域３１は、段差２１の側壁２１ｂにおいて第２ｐ型ベース領域４ａに重なるように設けられていてもよい（符号３４で示す破線部分）。第１ＪＴＥ領域３１の、段差２１の底面２１ａの部分の厚さ（段差２１の底面２１ａからの深さ）ｔ１は、第１ｐ型ベース領域３の、段差２１の底面２１ａの部分の厚さｔ３よりも厚い（ｔ１＞ｔ３）。
【００３９】
ｐ--型低濃度領域（以下、第２ＪＴＥ領域とする）３２は、段差２１の底面コーナー部２１ｃに沿って設けられ、第１ＪＴＥ領域３１の外側に隣接する。第２ＪＴＥ領域３２の厚さｔ２は、第１ＪＴＥ領域３１の、段差２１の底面２１ａの部分の厚さｔ１とほぼ等しい（ｔ１≒ｔ２）。第１，２ＪＴＥ領域３１，３２は、同心円状の平面レイアウトに配置される。第１，２ＪＴＥ領域３１，３２の段差２１の底面２１ａに沿った部分の幅は、外側に配置されるほど狭くなっていてもよい。図１には、第１ＪＴＥ領域３１を第１，２ｐ型ベース領域３，４ａに重なるように設け、第１ＪＴＥ領域３１の内側の端部が段差２１の側壁２１ｂよりも内側に位置する場合を示す。
【００４０】
チップ端部から第１ＪＴＥ領域３１の内側の端部までがエッジ終端領域２０である。エッジ終端領域２０における炭化珪素基体４０のおもて面上には活性領域１０側から層間絶縁膜１２が延在し、第１，２ＪＴＥ領域３１，３２を覆う。エッジ終端領域２０において炭化珪素基体４０のおもて面と層間絶縁膜１２との間に、フィールド酸化膜１１が設けられていてもよい。また、エッジ終端領域２０において層間絶縁膜１２上には、パッシベーション膜など例えばポリイミドからなる保護膜１４が設けられている。保護膜１４は、放電を防止する機能を有する。保護膜１４は、ソース電極１３の端部上延在していてもよい。炭化珪素基体４０の裏面（ｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１５が設けられている。
【００４１】
次に、実施の形態にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作製する場合を例に説明する。図２〜４は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、例えば２．０×１０19／ｃｍ3の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶のｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ+型炭化珪素基板１のおもて面に、例えば１．０×１０16／ｃｍ3の不純物濃度となるように窒素などのｎ型不純物をドーピングしたｎ-型炭化珪素層２を例えば１０μｍの厚さでエピタキシャル成長させる。
【００４２】
次に、フォトリソグラフィおよびイオン注入により、ｎ-型炭化珪素層２の表面層に第１ｐ型ベース領域３を選択的に形成する。このとき、最も外側の第１ｐ型ベース領域３は、後の工程で形成される段差２１の底面２１ａにまで延在するように形成する。このイオン注入においては、例えば、１．０×１０14／ｃｍ2のドーズ量でアルミニウム（Ａｌ）などのｐ型不純物（ドーパント）を注入し、第１ｐ型ベース領域３の不純物濃度を１．０×１０18／ｃｍ3としてもよい。例えば第１ｐ型ベース領域３をストライプ状の平面レイアウトに配置し、その幅（ストライプの幅）および深さをそれぞれ１３μｍおよび０．５μｍとしてもよい。隣り合う第１ｐ型ベース領域３間の間隔は、例えば２μｍであってもよい。次に、ｎ-型炭化珪素層２の表面に、例えば２．０×１０16／ｃｍ3の不純物濃度となるようにアルミニウムなどのｐ型不純物をドーピングしたｐ型炭化珪素層４を例えば０．５μｍの厚さでエピタキシャル成長させる。
【００４３】
ここまでの工程で、ｎ+型炭化珪素基板１のおもて面上にｎ-型炭化珪素層２およびｐ型炭化珪素層４を順に積層してなる炭化珪素基体４０が作製される。次に、フォトリソグラフィおよびイオン注入により、ｐ型炭化珪素層４の一部の導電型を反転させてｎ型ＪＦＥＴ領域７を選択的に形成する。このイオン注入においては、ｎ型ＪＦＥＴ領域７の不純物濃度が例えば５．０×１０16／ｃｍ3となるように窒素などのｎ型不純物を注入してもよい。ｎ型ＪＦＥＴ領域７の幅および深さは、例えば、それぞれ２．０μｍおよび０．６μｍであってもよい。
【００４４】
次に、フォトリソグラフィおよびエッチングによるイオン注入用マスクの形成と、このイオン注入用マスクを用いたイオン注入と、イオン注入用マスクの除去と、を１組とする工程を異なるイオン注入条件で繰り返し行うことで、ｎ+型ソース領域５およびｐ+型コンタクト領域６を形成する。ｎ型ＪＦＥＴ領域７、ｎ+型ソース領域５およびｐ+型コンタクト領域６を形成する順序は種々変更可能である。後述する段差２１の形成後、活性化熱処理の前に、ｎ型ＪＦＥＴ領域７、ｎ+型ソース領域５およびｐ+型コンタクト領域６を形成してもよい。
【００４５】
次に、フォトリソグラフィおよびエッチングにより、炭化珪素基体４０のおもて面に例えば０．７μｍの深さで段差２１を形成し、エッジ終端領域２０の全域にわたってｐ型炭化珪素層４を除去してｎ-型炭化珪素層２を露出させる。これにより、段差２１の底面２１ａの活性領域１０側および段差２１の底面コーナー部２１ｃに第１ｐ型ベース領域３が露出される。段差２１の側壁２１ｂに、第２ｐ型ベース領域４ａ（ｐ型炭化珪素層４）が露出される。また、このとき、例えば等方性エッチングにより段差２１を形成することで、段差２１の側壁２１ｂに底面２１ａに対する角度θが鈍角となる斜度をつけてもよい。ここまでの状態が図２に示されている。
【００４６】
次に、フォトリソグラフィおよびエッチングにより、炭化珪素基体４０のおもて面に、第１ＪＴＥ領域３１の形成領域に対応した部分を開口したレジストマスク５１を形成する。次に、このレジストマスク５１をマスクとしてｐ型不純物をイオン注入５２し、段差２１の底面コーナー部２１ｃを覆う第１ＪＴＥ領域３１を形成する。このとき、段差２１の側壁２１ｂに沿ってｐ型不純物をイオン注入５２し、第１，２ｐ型ベース領域３，４ａに重なるように第１ＪＴＥ領域３１を形成する。図３には、第１ＪＴＥ領域３１の、第１，２ｐ型ベース領域３，４ａと重なる部分３３，３４を破線で示す（図４においても同様）。このイオン注入５２においては、例えば１．０×１０13／ｃｍ2のドーズ量でアルミニウムなどのｐ型不純物を注入し、第１ｐ型ベース領域３よりも不純物濃度の低い第１ＪＴＥ領域３１を形成する。
【００４７】
また、上述したように段差２１の側壁２１ｂを底面２１ａに対して鈍角となる角度θに傾斜させることで、炭化珪素基体４０のおもて面に略垂直な方向（深さ方向）からのイオン注入５２において、段差２１の側壁２１ｂにも当該側壁２１ｂから等しい深さでｐ型不純物濃度が導入される。このため、炭化珪素基体４０のおもて面に略垂直な方向からの１回のイオン注入５２で、段差２１の底面２１ａから側壁２１ｂにわたって第１ＪＴＥ領域３１を形成することができる。この場合、第１ＪＴＥ領域３１の第２ｐ型ベース領域４ａに重なる部分３４の基体おもて面からの深さｄ１１、および、第１ＪＴＥ領域３１の段差２１の側壁２１ｂからの基体おもて面に垂直な方向の深さｄ１２は、第１ＪＴＥ領域３１の、段差２１の底面２１ａの部分の厚さｔ１とほぼ等しくなる（ｄ１１≒ｔ１、ｄ１２≒ｔ１）。また、段差２１の側壁２１ｂよりも活性領域１０側に開口部の幅を広くしたレジストマスク５１を用いることで、段差２１の側壁２１ｂ全面にわたって等しい深さｄ１２で第１ＪＴＥ領域３１を形成することができる。ここまでの状態が図３に示されている。
【００４８】
次に、第１ＪＴＥ領域３１の形成に用いたレジストマスク５１を除去した後、炭化珪素基体４０のおもて面に、第２ＪＴＥ領域３２の形成領域に対応した部分を開口したレジストマスク５３を形成する。次に、このレジストマスク５３をマスクとしてｐ型不純物をイオン注入５４し、段差２１の底面２１ａに、第１ＪＴＥ領域３１の外側に隣接する第２ＪＴＥ領域３２を形成する。第２ＪＴＥ領域３２の不純物濃度は、例えば第１ＪＴＥ領域３１の不純物濃度の１／２程度であってもよい。ここまでの状態が図４に示されている。次に、第２ＪＴＥ領域３２の形成に用いたレジストマスク５３を除去する。第１，２ＪＴＥ領域３１，３２の形成順序は入れ替え可能である。
【００４９】
次に、第１ｐ型ベース領域３、ｎ+型ソース領域５、ｐ+型コンタクト領域６、ｎ型ＪＦＥＴ領域７および第１，２ＪＴＥ領域３１，３２を活性化させるための熱処理（アニール）を例えば１６２０℃程度の温度で２分間程度行う。次に、例えば、酸素（Ｏ2）ガスと水素（Ｈ2）ガスとの混合ガス雰囲気中における１０００℃程度の温度の熱処理により炭化珪素基体４０のおもて面を熱酸化し、例えば１００ｎｍ程度の厚さでゲート絶縁膜８を形成する。これにより、炭化珪素基体４０のおもて面全面がゲート絶縁膜８で覆われる。
【００５０】
次に、ゲート絶縁膜８上に、例えばリン（Ｐ）がドープされたポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、このポリシリコン層をパターニングして選択的に除去し、第２ｐ型ベース領域４ａの、ｎ+型ソース領域５とｎ型ＪＦＥＴ領域７とに挟まれた部分の表面上の部分を残す。このゲート絶縁膜８上に残るポリシリコン層がゲート電極９となる。ゲート電極９となるポリシリコン層を、第２ｐ型ベース領域４ａの、ｎ+型ソース領域５とｎ型ＪＦＥＴ領域７とに挟まれた部分の表面上からｎ型ＪＦＥＴ領域７上にわたって残してもよい。
【００５１】
次に、炭化珪素基体４０のおもて面全面に、ゲート電極９を覆うように、例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などによる層間絶縁膜１２を例えば１．０μｍの厚さで成膜（形成）する。次に、フォトリソグラフィおよびエッチングにより、層間絶縁膜１２およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域５およびｐ+型コンタクト領域６を露出させる。ゲート電極９の形成後、層間絶縁膜１２の形成前に、エッジ終端領域２０における炭化珪素基体４０のおもて面上にフィールド酸化膜１１を形成してもよい。
【００５２】
次に、熱処理（リフロー）により層間絶縁膜１２を平坦化する。次に、例えばスパッタ法により、炭化珪素基体４０のおもて面上に、コンタクトホールの内部に埋め込むようにソース電極１３を形成する。次に、フォトリソグラフィおよびエッチングにより、ソース電極１３をパターニングする。ソース電極１３の厚さは、例えば５μｍであってもよい。ソース電極１３の材料は、例えば１％の割合でシリコン（Ｓｉ）を含んだアルミニウム（Ａｌ−Ｓｉ）であってもよい。
【００５３】
次に、炭化珪素基体４０の裏面（ｎ+型炭化珪素基板１の裏面）に、ドレイン電極１５として例えばニッケル（Ｎｉ）膜を成膜する。そして、例えば９７０℃の温度での熱処理によりドレイン電極１５と炭化珪素基体４０とのオーミック接合を形成する。次に、ニッケル膜の表面に、ドレイン電極１５として例えばチタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順に成膜する。次に、炭化珪素基体４０のおもて面に保護膜１４を形成する。その後、炭化珪素基体４０をチップ状に切断（ダイシング）して個片化することで、図１に示すＭＯＳＦＥＴが完成する。
【００５４】
以上、説明したように、実施の形態によれば、段差の底面から側壁に沿って第１ＪＴＥ領域を設けることで、段差の底面コーナー部で第１ＪＴＥ領域と第１ベース領域とが重なる。これにより、耐圧構造を構成するｐ型領域の、段差の底面の部分の厚さが活性領域側で薄くなることを防止することができるため、エッジ終端領域の耐圧が低下することを防止することができる。また、第１ＪＴＥ領域の不純物濃度が第１ｐ型ベース領域と重なる部分で最も高くなり（例えば相対的に数％程度高不純物濃度になる）、段差の底面コーナー部付近において深さ方向のｐ型不純物濃度がピークを段差の底面よりもドレイン側に深い部分に位置させることができる。これにより、段差の底面コーナー部での電界の負担分を段差の底面コーナー部よりも外側の平坦な部分（段差の底面）で低減させることができ、段差の底面コーナー部での電界集中が緩和されるため、エッジ終端領域の所定耐圧を安定して確保することができる。なお、第１ＪＴＥ領域の、第１ｐ型ベース領域と重なる部分の不純物濃度が高くなりすぎた場合にはエッジ終端領域の耐圧が低下する虞があるが、一般的なＪＴＥ構造の不純物濃度範囲内においては、エッジ終端領域の耐圧が低下するほど第１ＪＴＥ領域の、第１ｐ型ベース領域と重なる部分の不純物濃度が高くなることはない。
【００５５】
また、実施の形態によれば、第１ベース領域の不純物濃度が低い場合であっても、段差の底面コーナー部付近のｐ型不純物濃度を高めることができ、エッジ終端領域の高耐圧化を図ることができる。また、実施の形態によれば、エッジ終端領域に段差を形成した後に、イオン注入により第１ＪＴＥ領域を形成するため、段差を形成するためのエッチングの深さ方向の寸法ばらつきに依らず、段差の底面からのほぼ等しい深さで第１ＪＴＥ領域を形成することができる。これにより、第１ＪＴＥ領域の不純物濃度がばらつくことを抑制することができるため、エッジ終端領域の所定耐圧を安定して確保することができる。このように、エッジ終端領域の所定耐圧を安定して確保することができるため、エッジ終端領域よりも早く活性領域でアバランシェが生じる耐圧構造を備えた半導体装置を安定して提供することができる。
【００５６】
（実施例）
次に、第１ｐ型ベース領域３の不純物濃度とエッジ終端領域２０の耐圧との関係について検証した。図５は、実施例にかかる半導体装置の耐圧特性を示す特性図である。図５の横軸には第１ｐ型ベース領域３の不純物濃度を示し、縦軸にはエッジ終端領域２０の耐圧を示す。図５の注釈の括弧内は段差２１の深さである。上述した実施の形態にかかる半導体装置の構造（図１参照）にしたがい、段差２１の深さｄ１および第１ｐ型ベース領域３の不純物濃度の異なる複数のＭＯＳＦＥＴを作製した（以下、実施例とする）。具体的には、段差２１の深さｄ１を０．５μｍ、０．７μｍおよび０．９μｍとした３つの実施例について、それぞれ第１ｐ型ベース領域３の不純物濃度を１．００×１０16／ｃｍ3〜１．００×１０19／ｃｍ3の範囲で種々変更した。これら実施例の試料においてエッジ終端領域２０の耐圧を測定した結果を図５に示す。図５には、従来の半導体装置（図６参照）のエッジ終端領域１２０の耐圧特性も示す（以下、従来例とする）。従来例では、第１ＪＴＥ領域１３１が段差１２１の底面１２１ａのみに形成され、第１，２ｐ型ベース領域１０３，１０４ａと重なっていない。従来例の段差１２１の深さおよび第１ｐ型ベース領域１０３の不純物濃度は、実施例と同様である。
【００５７】
図５に示す結果より、従来例では、第１ｐ型ベース領域１０３の不純物濃度が低くなるほど、エッジ終端領域１２０の耐圧が大幅に低下することが確認された（例えば符号６２で示す部分）。また、従来例では、段差１２１の深さが深くなるほど、エッジ終端領域１２０の耐圧が低下することが確認された。一方、実施例においては、第１ｐ型ベース領域３の不純物濃度が低い範囲であっても（例えば符号６１で示す部分）、エッジ終端領域２０の耐圧を従来例よりも大幅に向上させることができることが確認された。したがって、第１ｐ型ベース領域３の不純物濃度が低い場合であってもエッジ終端領域２０の耐圧向上を図ることができることがわかる。また、実施例においては、エッジ終端領域２０の耐圧特性は、第１ｐ型ベース領域３の不純物濃度に依存し、段差２１の深さｄ１に依存しないことが確認された。したがって、本発明においては、段差２１を形成するためのエッチングの深さ方向の寸法ばらつきに依らず、エッジ終端領域２０の所定耐圧を安定して確保することができることがわかる。
【００５８】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、バイポーラトランジスタやＩＧＢＴなどさまざまな素子構造の半導体装置に適用可能である。また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、２つのＪＴＥ領域を隣接して配置したダブルゾーンＪＴＥ構造を例に説明しているが、最も内側のＪＴＥ領域を段差の底面コーナー部を覆うように配置すればよく、外側に配置されるほど低不純物濃度の３つ以上のＪＴＥ領域を隣接したマルチゾーンＪＴＥ構造としてもよい。また、本発明は、窒化ガリウム（ＧａＮ）などの他のワイドバンドギャップ半導体を用いた半導体装置や、シリコンを用いた半導体装置においても同様の効果を奏する。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５９】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、スイッチングデバイスとして用いられる半導体装置に有用であり、特にワイドバンドギャップ半導体を用いた縦型ＭＯＳＦＥＴに適している。
【符号の説明】
【００６０】
１  ｎ+型炭化珪素基板
２  ｎ-型炭化珪素層
３，４ａ  ｐ型ベース領域
４  ｐ型炭化珪素層
５  ｎ+型ソース領域
６  ｐ+型コンタクト領域
７  ｎ型ＪＦＥＴ領域
８  ゲート絶縁膜
９  ゲート電極
１０  活性領域
１１  フィールド酸化膜
１２  層間絶縁膜
１３  ソース電極
１４  保護膜
１５  ドレイン電極
２０  エッジ終端領域
２１  段差
２１ａ  段差の底面
２１ｂ  段差の側壁
２１ｃ  段差の底面コーナー部
３０  ＪＴＥ構造
３１  第１ＪＴＥ領域（ｐ-型低濃度領域）
３２  第２ＪＴＥ領域（ｐ--型低濃度領域）
３３  第１ＪＴＥ領域の、第１ｐ型ベース領域に重なっている部分
３４  第１ＪＴＥ領域の、第２ｐ型ベース領域に重なっている部分
４０  炭化珪素基体
ｄ１  段差の深さ
ｄ１１  第１ＪＴＥ領域の第２ｐ型ベース領域に重なる部分の基体おもて面からの深さ
ｄ１２  第１ＪＴＥ領域の段差の側壁からの基体おもて面に垂直な方向の深さ
ｔ１  第１ＪＴＥ領域の、段差の底面の部分の厚さ
ｔ２  第２ＪＴＥ領域の厚さ
ｔ３  第１ｐ型ベース領域の、段差の底面の部分の厚さ
ｔ４  ｐ型炭化珪素層の厚さ
【図１】
0006705155.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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