(57)【特許請求の範囲】
【請求項１】
第１の信号及び第２の信号にそれぞれ応答してスイッチング状態を切換える電気的に結合された第１のスイッチ及び第２のスイッチを有するスイッチモード電源（ＳＭＰＳ）の、第１のＳＭＰＳサイクル及び前記第１のＳＭＰＳサイクルに続く第２のＳＭＰＳサイクルを含む、順次のＳＭＰＳサイクル中のスイッチング損失を低減させる方法であって、
前記第１のＳＭＰＳサイクル中で第１の時間に前記第１のスイッチの第１のスイッチング状態を切換える前記第１の信号を発生させるステップと、
前記第１のＳＭＰＳサイクル中で第２の時間に前記第２のスイッチの第２のスイッチング状態を切換える前記第２の信号を発生させるステップであって、前記第２の時間はタイミングパラメータに基づいて前記第１の時間から時間的にずらされ、前記タイミングパラメータは、ソフトスイッチング条件が存在する際に前記第２のスイッチにそのスイッチング状態を切換えさせるように調整可能になっており、前記ソフトスイッチング条件は、前記第２のスイッチがそのスイッチング状態を切換えることにより生じるハードスイッチング損失及びダイオード導通損失が最小となる条件により特徴づけられている当該ステップと、
前記第１のＳＭＰＳサイクル中に前記第２のスイッチを適切にソフトスイッチングすることに対する失敗を検出し、前記失敗が、前記第２のスイッチがそのスイッチング状態を切換える時と、前記ソフトスイッチング条件が実際に前記第１のＳＭＰＳサイクルに対し生じる時との間の第１のタイミングエラー又は第２のタイミングエラーのいずれかに起因するかを検出するステップであって、前記第１のタイミングエラー及び前記第２のタイミングエラーは、前記第１のＳＭＰＳサイクルで前記ソフトスイッチング条件が実際に生じる前後に、それぞれ前記第２のスイッチがそのスイッチング状態を切替える時に生じる当該ステップと、
前記第１のタイミングエラーの検出に応答して、前記第２のＳＭＰＳサイクルに対し前記タイミングパラメータを調整して、前記第２のＳＭＰＳサイクル中に、前記第２の信号が生成される前記第２の時間を遅延させることによりハードスイッチング損失を低減させるようにするステップと、
前記第２のタイミングエラーの検出に応答して、前記第２のＳＭＰＳサイクルに対し前記タイミングパラメータを調整して、前記第２のＳＭＰＳサイクル中に、前記第２の信号が生成される前記第２の時間を早めることによりダイオード導通損失を低減させるようにするステップと、
を具えている方法。
【請求項２】
請求項１に記載の方法であって、前記第２のスイッチのハードスイッチを表す信号を受信することにより、適切にソフトスイッチングすることに対する前記失敗を検出するステップを、更に具えている方法。
【請求項３】
請求項１に記載の方法であって、前記第２のスイッチがそのスイッチング状態を切換えるのと、前記第２のスイッチに関連するスイッチングノードの状態変化との間の遅延を検出することにより、適切にソフトスイッチングすることに対する前記失敗を検出するステップを、更に具えている方法。
【請求項４】
請求項１から３のいずれか一項に記載の方法であって、前記第１の信号の少なくとも一部分に対応する共振パルスのパルス幅を変えることにより前記タイミングパラメータを調整するステップを、更に具えている方法。
【請求項５】
請求項１から３のいずれか一項に記載の方法であって、前記第１の信号と前記第２の信号との間のデッドタイムの変更を容易にするために前記タイミングパラメータを調整するステップを、更に具えている方法。
【請求項６】
請求項１から３のいずれか一項に記載の方法であって、適切にソフトスイッチングすることに対する前記失敗を検出するために前記第２のスイッチの両端間の電圧のレベルを検知するステップを、更に具えている方法。
【請求項７】
請求項１から３のいずれか一項に記載の方法であって、適切にソフトスイッチングすることに対する前記失敗を検出するために前記第１のスイッチと前記第２のスイッチとの間のスイッチングノードにおける電圧のレベルを検知するステップを、更に具えている方法。
【請求項８】
請求項１から３のいずれか一項に記載の方法であって、前記第１のスイッチ及び前記第２のスイッチは自己共振システム、強制共振システム、又は疑似共振システムのノードで互いに結合される方法。
【請求項９】
請求項１から３のいずれか一項に記載の方法であって、前記タイミングパラメータを調整して、前記第１のＳＭＰＳサイクルの開始と、前記第２のスイッチに関連するスイッチングノードにおける電圧の所望値のタイミングとの間に実質的に静的な期間を保つようにするステップを、更に具えている方法。
【請求項１０】
請求項１から３のいずれか一項に記載の方法であって、前記タイミングパラメータを調整して、前記第１のＳＭＰＳサイクルの開始と、前記第２のスイッチに関連するスイッチングノードにおける電圧の所望値のタイミングとの間に動的なタイミングを保つようにするステップを、更に具えている方法。
【請求項１１】
第１の信号及び第２の信号にそれぞれ応答してスイッチング状態を切換える電気的に結合された第１のスイッチ及び第２のスイッチを有するスイッチモード電源（ＳＭＰＳ）の、第１のＳＭＰＳサイクル及び前記第１のＳＭＰＳサイクルに続く第２のＳＭＰＳサイクルを含む、順次のＳＭＰＳサイクル中のスイッチング損失を低減させる共振システムコントローラ（ＲＳＣ）装置であって、
前記第１のＳＭＰＳサイクル中で第１の時間に前記第１のスイッチの第１のスイッチング状態を切換える前記第１の信号を発生させる第１の制御出力端と、
前記第１のＳＭＰＳサイクル中で第２の時間に前記第２のスイッチの第２のスイッチング状態を切換える前記第２の信号を発生させる第２の制御出力端であって、前記第２の時間はタイミングパラメータに基づいて前記第１の時間から時間的にずらされ、前記タイミングパラメータは、ソフトスイッチング条件が存在する際に前記第２のスイッチにそのスイッチング状態を切換えさせるように調整可能になっており、前記ソフトスイッチング条件は、前記第２のスイッチがそのスイッチング状態を切換えることにより生じるハードスイッチング損失及びダイオード導通損失が最小となる条件により特徴づけられている当該第２の制御出力端と、
前記第１のＳＭＰＳサイクル中に前記第２のスイッチを適切にソフトスイッチングすることに対する失敗を検出し、前記失敗が、前記第２のスイッチがそのスイッチング状態を切換える時と、前記ソフトスイッチング条件が実際に前記第１のＳＭＰＳサイクルに対し生じる時との間の第１のタイミングエラー又は第２のタイミングエラーのいずれかに起因するかを検出する情報を含む帰還信号を受信するセンサ帰還入力端であって、前記第１のタイミングエラー及び前記第２のタイミングエラーは、前記第１のＳＭＰＳサイクルで前記ソフトスイッチング条件が実際に生じる前後に、それぞれ前記第２のスイッチがそのスイッチング状態を切替える時に生じる当該センサ帰還入力端と、
前記第１のタイミングエラーの検出に応答して、前記第２のＳＭＰＳサイクルに対し前記タイミングパラメータを調整して、前記第２のＳＭＰＳサイクル中に、前記第２の信号が生成される前記第２の時間を遅延させることによりハードスイッチング損失を低減させ、前記第２のタイミングエラーの検出に応答して、前記第２のＳＭＰＳサイクルに対し前記タイミングパラメータを調整して、前記第２のＳＭＰＳサイクル中に、前記第２の信号が生成される前記第２の時間を早めることによりダイオード導通損失を低減させるように構成されている回路と、
を具えている装置。
【請求項１２】
請求項１１に記載の装置であって、前記帰還信号の前記情報は、前記第２のスイッチのハードスイッチを表すタイミング情報を含む装置。
【請求項１３】
請求項１２に記載の装置であって、前記タイミング情報が、前記第２のスイッチがそのスイッチング状態を切換えるのと、前記第２のスイッチに関連するスイッチングノードの状態変化との間の遅延を表す装置。
【請求項１４】
請求項１１から１３のいずれか一項に記載の装置であって、前記回路は更に、前記第１の信号の少なくとも一部分に対応する共振パルスのパルス幅を変えることにより前記タイミングパラメータを調整するように構成されている装置。
【請求項１５】
請求項１１から１３のいずれか一項に記載の装置であって、前記回路は更に、前記第１の信号と前記第２の信号との間のデッドタイムの変更を容易にするために前記タイミングパラメータを調整するように構成されている装置。
【請求項１６】
請求項１１から１３のいずれか一項に記載の装置であって、前記帰還信号の前記情報は、前記第２のスイッチの両端間の電圧のレベルを含む装置。
【請求項１７】
請求項１１から１３のいずれか一項に記載の装置であって、前記帰還信号の前記情報は、前記第１のスイッチと前記第２のスイッチとの間のスイッチングノードにおける電圧のレベルを含む装置。
【請求項１８】
請求項１１から１３のいずれか一項に記載の装置であって、前記第１のスイッチ及び前記第２のスイッチは、強制共振の補助共振転流ポール（ＡＲＣＰ）システムを形成するように共振結合されている装置。
【請求項１９】
請求項１１から１３のいずれか一項に記載の装置であって、前記第１のスイッチ及び前記第２のスイッチは自己共振システムのノードで互いに結合されている装置。
【請求項２０】
請求項１１から１３のいずれか一項に記載の装置であって、前記回路は更に、タイミングパラメータを調整して、前記第１のＳＭＰＳサイクルの開始と、前記第２のスイッチに関連するスイッチングノードにおける電圧の所望値のタイミングとの間に実質的に静的な期間を保つように構成されている装置。
【請求項２１】
請求項１１から１３のいずれか一項に記載の装置であって、前記回路は更に、前記タイミングパラメータを調整して、前記第１のＳＭＰＳサイクルの開始と、前記第２のスイッチに関連するスイッチングノードにおける電圧の所望値のタイミングとの間に動的なタイミングを保つように構成されている装置。
【請求項２２】
請求項１から３のいずれか一項に記載の方法又は請求項１１から１３のいずれか一項に記載の装置を実施するように構成された電源システム。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、２０１５年７月２２日に出願された米国特許仮出願番号62/195,786の利益を主張して２０１６年７月２２日に出願された国際出願番号PCT/US2016/043764の国内段階であり、これらの双方の出願は、参照することによりここに導入されるものである。
【技術分野】
【０００２】
本発明の開示は一般的に、ゼロ電圧スイッチング（ＺＶＳ）及びゼロ電流スイッチング（ＺＣＳ）を含むソフトスイッチング電気回路に関するものであり、特にソフトスイッチング回路のサイクル毎の制御に関するものである。
【背景技術】
【０００３】
従来のソフトスイッチングの試みは種々の技術文献に開示されているが、これらの従来の設計を市販のシステムに使用するのを制限する固有の問題がある。これらの制限には、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の本体及び従来のダイオードの導通度及び逆方向回復と、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のテール電流と、従来の設計の際に存在するあらゆる回路構成要素の寄生インダクタンス及びキャパシタンスとが含まれる。
【０００４】
これらの問題に対処する幾つかの試みには、低速で（廉価である）ＩＧＢＴデバイスの代わりにシリコンカーバイド（SiＣ）のような高速スイッチングを行う（より高価な）広帯域幅のデバイスを採用する設計が含まれている。上述した問題に対処する他の試みには、単一のサイクル中に、スイッチの両端間の電圧の値を推定（extrapolate ）してこれと同じサイクル中で後の瞬時にソフトスイッチングする時間を推測する単一サイクル制御方式が含まれている。しかし、これらの推定技術は、ＺＶＳタイミングを正確に推測しえない。その理由は、電圧の測定値には、代表的に推定を損なうスプリアスノイズが含まれているとともに、スイッチを駆動した時とスイッチが動作した実際の時間との間に固有の遅延が存在する為である。従って、不正確な推測には、実際にハードスイッチング又はボディダイオードの導通損失が生じる時間が含まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】PCT/US2015/038690
【発明の概要】
【０００６】
本発明は、スイッチモード電源（ＳＭＰＳ）のようなパワーエレクトロニクス用のサイクル毎の予測ソフトスイッチング制御技術を提供する。アダプティブスイッチ制御技術によれば、ＭＯＳＦＥＴ又はＩＧＢＴのようなスイッチがソフトスイッチングを達成し、これによりスイッチング損失及び電磁妨害（ＥＭＩ）の影響を低減させるようにスイッチング信号のタイミングを調整する。本発明の一例によれば、共振システムコントローラ（ＲＳＣ）により、第１のサイクル中に検出されたタイミングエラーに基づいて最適なスイッチ駆動タイミングを生ぜしめるとともに、第２のサイクル中に補償を行ってこの第２のサイクル中にソフトスイッチングを達成するものである。本発明のある例では、スイッチの両端間の電圧（例えば、スイッチングノード電圧）が最小検出値にある時間とスイッチが第１のサイクル中に駆動された時間との間の差に基づいてタイミングエラーを取出すようにする。
【０００７】
本発明によれば、ＲＳＣと動作的に関連する共振システムを有するスイッチ起動式スナバ回路のようなソフトスイッチングトポロジーの例をも開示する。
【０００８】
本発明の更なる態様及び利点は、添付図面を参照して説明する本発明の例の以下の詳細な説明から明らかとなるであろう。
【図面の簡単な説明】
【０００９】
【図１】図１は、出力フィルタを有するソフトスイッチングＤ級フルブリッジインバータを、注釈付きで簡略化して示すスイッチレベルの電気回路図である。
【図２】図２は、ミッドレール（mid-rail）回路に対するハーフブリッジを、簡略化して示すスイッチレベルの電気回路図である。
【図３】図３は、スプリットキャパシタミッドレール回路を、簡略化して示すスイッチレベルの電気回路図である。
【図４】図４は、Ｖcc又は接地電位にスイッチングするための追加のハーフブリッジを、簡略化して示すスイッチレベルの電気回路図である。
【図５】図５は、スナバ回路を有する図１のインバータを詳細に示す、注釈付きで簡略化したスイッチレベルの電気回路図である。
【図６】図６は、図５のインバータにおけるスイッチングノード電圧及び電流を制御するパルス列を示す注釈付きタイミング線図である。
【図７】図７は、ＲＳＣを設けた場合と設けない場合とのインバータの設計を示すブロック線図である。
【図８】図８は、本発明のサイクル毎の予測ソフトスイッチング制御技術と共に用いるのに適したソフトスイッチングトポロジーを示す階層図である。
【図９】図９は、ハーフブリッジの自己共振回路の実施例を、簡略化して示すスイッチレベルの電気回路図である。
【図１０】図１０は、タイミングパラメータが長い場合に応じて切換える図９の実施例の一態様を示すタイミング線図である。
【図１１】図１１は、タイミングパラメータが短い場合に応じて切換える図９の実施例の他の態様を示すタイミング線図である。
【図１２】図１２は、タイミングパラメータが最適である場合に応じて切換える図９の実施例の更に他の態様を示すタイミング線図である。
【図１３】図１３は、ブースタフルレール（full-rail）転流式の補助共振転流ポール（ＡＲＣＰ）回路の実施例を、簡略化して示すスイッチレベルの電気回路図である。
【図１４】図１４は、タイミングパラメータが長い場合に応じて切換える図１３の実施例の一態様を示すタイミング線図である。
【図１５】図１５は、タイミングパラメータが短い場合に応じて切換える図１３の実施例の他の態様を示すタイミング線図である。
【図１６】図１６は、タイミングパラメータが最適である場合に応じて切換える図１３の実施例の更に他の態様を示すタイミング線図である。
【図１７】図１７は、ハーフブリッジフルレール転流式のＡＲＣＰ回路の実施例を、簡略化して示すスイッチレベルの電気回路図である。
【図１８】図１８は、タイミングパラメータが長い場合に応じて切換える図１７の実施例の一態様を示すタイミング線図である。
【図１９】図１９は、タイミングパラメータが短い場合に応じて切換える図１７の実施例の他の態様を示すタイミング線図である。
【図２０】図２０は、タイミングパラメータが最適である場合に応じて切換える図１７の実施例の更に他の態様を示すタイミング線図である。
【図２１】図２１は、ハーフブリッジミッドレール転流式のＡＲＣＰ回路の実施例を、簡略化して示すスイッチレベルの電気回路図である。
【図２２】図２２は、静的タイミングパラメータが長い場合に応じて切換える図２１の実施例の一態様を示すタイミング線図である。
【図２３】図２３は、静的タイミングパラメータが短い場合に応じて切換える図２１の実施例の他の態様を示すタイミング線図である。
【図２４】図２４は、静的タイミングパラメータが最適な場合に応じて切換える図２１の実施例の更に他の態様を示すタイミング線図である。
【図２５】図２５は、動的タイミングパラメータが最適である場合に応じて切換える図２１の実施例を示すタイミング線図である。
【図２６】図２６は、能動（アクティブ）スナバを有する場合で共有の電圧クランプされたＡＲＣＰ回路を有する対称性のフルブリッジを示す簡単化したスイッチレベルの電気的回路線図である。
【図２７】図２７は、能動スナバを有さない場合で共有の電圧クランプされたＡＲＣＰ回路を有する対称性のフルブリッジを示す簡単化したスイッチレベルの電気的回路線図である。
【図２８】図２８は、ブリッジレス力率補正（ＰＦＣ）を行うフルレール転流式ＡＲＣＰ回路の実施例を示す簡単化したスイッチレベルの電気的線図である。
【図２９】図２９は、ブリッジレス力率補正（ＰＦＣ）を行うミッドレール転流式ＡＲＣＰ回路の実施例を示す簡単化したスイッチレベルの電気的回路線図である。
【図３０】図３０は、スイッチングノードＶｂにおける予測ソフトスイッチング条件中にスイッチングを試みた際のタイミングエラーを表すのに用いるハードスイッチ検出兼ノイズ抑圧回路を示す簡単化した電気的回路線図である。
【図３１】図３１は、図３０の回路の１つのタイミング線図である。
【図３２】図３２は、図３０の回路の他のタイミング線図である。
【発明を実施するための形態】
【００１０】
[序文］
本発明の開示は、ある範囲のスイッチが有するおそれのある幾つかの種類の問題を要約するとともに、これらスイッチのサイクル毎の予測ソフトスイッチング（ＰＳＳ）が如何に効率を向上させるかを説明するものである。リレー、ＩＧＢＴ、バイポーラ接合トランジスタ（ＢＪＴ）、ＭＯＳＦＥＴ、SiＣトランジスタ又は窒化ゲルマニウム（GaＮ）パワートランジスタが存在するが、これら全ての種類のスイッチは、オン及びオフ状態間の遷移中に損失を生ぜしめる理想的でない特性を有する。デバイスに電流が流れているとともにその両端に電圧が加えられている双方の如何なる時でも、エネルギーが損失され、一般に熱として損失される。デバイスを流れる電流又はデバイスに印加される電圧のいずれもゼロ（又はほぼゼロ）となるようにすることにより、遷移中でも、上述した損失は最小となる。
【００１１】
このようなソフトスイッチング条件を達成する技術には、一般に、スイッチの状態と事象との相対的なタイミングを決定し、次いで順次のサイクル（サイクル毎）で繰返しタイミング調整を行い、これによりタイミングエラーを低減させるとともにソフトスイッチングを達成するようにする手段が含まれる。これらのタイミング調整によれば基本的に、最適なソフトスイッチング条件が後続するサイクル中に存在する時の予測を提供して固有のシグナリング及び帰還遅延にかかわりなくこの条件が観察される前にゲートスイッチ作動信号を生ぜしめるようにし、これによりソフトスイッチング条件の所望のしきい値内でスイッチング状態を変えるようにする。次いで、この予測におけるエラーを観測し、次のサイクル中に補償用の補正を適用しうるようにする。このタイミング補正の予測特性によれば、システム（自己共振回路又は強制（forced）共振回路）がハードスイッチングの損失又はダイオード導通の損失を最少とした高効率で動作するように調整された複数の対向するスイッチに対するに関し迅速な収束を達成するとともに、これらの最適なタイミングパラメータの繰返し改良を行うものである。
【００１２】
本発明の開示は、以下のサブセクションを含む。第１に、図１に詳細に説明するように、この図１は、共振駆動構成要素（Ｐ１）と出力フィルタ段とを有するＤ級フルブリッジインバータで具現化したソフトスイッチング技術の完全なエンドツーエンド例を開示している。第２に、図２〜４とこれらに関連する説明とにより、ＲＳＣ及びソフトスイッチングＡＲＣＰ技術の態様の考察を容易にするためのハーフブリッジの高レベルの例を開示する。第３に、図５及び図６とこれらに関連する説明とにより、ＲＳＣスイッチング回路（例えば、図１のＰ１）と開示したインバータのＰＳＳスイッチ制御タイミングとの更なる詳細を提供する。第４に、図７及び図８は、一般的に広範囲のＳＭＰＳ回路及びトポロジーを強化するのにサイクル毎のＰＳＳ技術を如何に用いうるかの概要を提供する。第５に、図９〜２９とこれらに関連する説明とにより、自己共振及びＡＲＣＰ回路との関連で強化を行うより一層具体的な例を開示する。第６に、ハードスイッチング検出（すなわち、事象検出）回路の説明を図３０〜３２を参照して行う。
［ソフトスイッチングＤ級フルブリッジインバータ］
【００１３】
図１は、分相（split phase）Ｄ級フルブリッジインバータ１２を有する電力（パワー）段回路１０を示している。図１に示す適切な受動素子の値は以下の通りである。入力電流のリプルをフィルタリングするために、インバータ１２は３９０μＦで４５０ＶＤＣの４つの電解キャパシタ（Ｅcap）１４を用いている。出力フィルタ１６は、ディファレンシャルモード、クワッドフィルタエナメル、１００μＨ ＲＭ１２ １８、カスタムプロファイル、ギャップドコア（differential mode, quad filter enamel, １００μＨ ＲＭ１２ １８, custom profile, gapped core）を有する。ＲＭ１２ １８ の出力端に跨って１μＦの薄膜キャパシタ２０があり、これにはセラミックキャップ２４を有するトロイドディファレンシャルモードフィルタ２２が続き、これにはより多くのセラミックキャパシタ及びスナバ３４を有する更なるコモンモードフィルタ３０が続いている。出力端４０はアース４６に容量結合（４２）されている。
【００１４】
半導体装置のタイプに関しては、図１のシステム設計に種々のスイッチを用いることができる。主電源ブリッジ（図１におけるＴ１〜Ｔ４；図５におけるＳ１〜Ｓ４）５０に対しては低速のスイッチング部品を用い、共振システム（図５の主題であるＰ１）５６に対しては極めて高速であるがより高度のＲds部品を用いた。本発明の一実施例によれば、（米国ノースカロナイナ州ダラムのCree社製の）アプリケーション特有のSiＣのＭＯＳＦＥＴを採用した。その理由は、これらのＭＯＳＦＥＴは、極めて低い出力キャパシタンスと、適切な逆回復及びＲds部品と、広い温度範囲に亘って比較的安定なＲds部品とを有する為である。
【００１５】
パルス幅変調コントローラ（ＰＷＭＣ）（図５）６０は６０Hzの正弦波を、約２００ＫHzから約１ＭHzまで変調されるパルス幅変調（ＰＷＭ）エンコーダ搬送波信号（すなわち、パルス列）として符号化する。ある実施例によれば、ＰＷＭＣを、米国オレゴン州テュアラティンのIndice Semiconductor社により開発され、コンティニュアスシグマ（Continuous Sigma；登録商標）増幅器と称される非同期搬送波高速Ｄ級増幅器とする。より一般的には、コンティニュアスシグマはIndiceの非同期信号符号化技術と称される。
【００１６】
前述したコンティニュアスシグマ増幅器の一例は、“Asynchronous Electrical Circuitry Techniques for Producing Stationary Carrier Signal to Encode Input Signal Amplitude Into Output Signal Time-Sequence Information”と題して２０１５年６月３０日に出願された国際出願番号PCT/US2015/038690に開示されており、この国際出願はその全体を参照することによりここに導入されるものである。しかし、要するに、代表的なシステムは同期設計に依存しているのに対し、コンティニュアスシグマシステムは非同期で動作する。この無制限の非同期手段によれば、動作周波数がより高くなり、従って、収束作用を確実にするために完全に新規な制御パラダイムが用いられる。この非同期手段は、照明、オーディオ、信号符号化及びソフトスイッチング分野のような広範囲の一見無関係な領域に適用されている。従って、本発明は、後者のソフトスイッチング分野の関連で展開されるコンティニュアスシグマパラダイムの例を含むものである。
【００１７】
あるインバータの適用に対しては、Ｐ１、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）により６０Hzの正弦波と同期する４０ＫHzのＰＷＭ搬送波を発生させ、この６０Hzの正弦波を低域通過濾波させてアナログバージョンの６０Hzの正弦波を形成する。次いでこのアナログ波形をＰＷＭＣ６０への入力として供給し、このＰＷＭＣ６０がコンティニュアスシグマ技術を用いてアナログ波形を符号化して広帯域のインバータ入力信号を発生させ、これをＲＳＣ６６（図５）に供給してゲートスイッチングを実行するようにする。コンティニュアスシグマＰＷＭ変調を用いることにより得られる利点は、出力が低負荷の際に最大周波数が生じることであり、このことは、出力が無負荷状態の際にシステムは最も損失が大きくなることを意味する。このことは、電流の低点を部分的に相殺することにより電源から見た際のリプルを低減させるのに役立つものである。
【００１８】
次に、ＲＳＣ６６はＰＷＭ信号遷移を用いてスイッチ制御信号の制御列を、電力スイッチ６８（Ｔ１〜Ｔ４）及びＰ１（５６）の共振駆動ＭＯＳＦＥＴ７０（図５のＳ５及びＳ６）のゲートに供給する。スイッチ制御信号は、スイッチングノード７４（例えば、図５のＶブリッジ１）の検出値と、以前の量のスイッチ起動タイミングエラーとに基づいてＲＳＣ６６により適切にタイミング処理が行われる。ＲＳＣ６６及びその制御技術の更なる細部は本明細書の以下のパラグラフで説明する。
【００１９】
図１のインバータ１２は、スイッチ起動信号に応答して、４５０ＶＤＣの入力信号で１ＭHzまで切換り、２ＫＷで２４０ＶＡＣの６０Hz出力信号を生ぜしめる。又、幾つかの設計上の特徴によりＥＭＩプロファイルを極めて低く保つようにしうる。例えば、コンティニュアスシグマ増幅器により、約２００ＫHzから１ＭHzまで変調してスペクトルを広げるＰＷＭエンコーダ搬送波信号を発生させる。又、図１及び図５に示すようなＺＶＳ制御及び帰還により、主電源ブリッジにおいてハードスイッチングが存在しないことにより且つ遷移エッジ周波数が変化することにより（例えば、図６のＶブリッジ１の遷移領域が異なる勾配のエッジを有し、これにより立ち上りエッジノイズ及び立ち下りエッジノイズを更に低減させることを参照されたい）ＥＭＩを更に最小化する。
【００２０】
インバータ区分は極めて高密度である為に、ＤＣ１２０Hzのリプルの低減化は４つの比較的大きな（６．９立方インチ（１立方インチは約１６．４cm3 である）だけ使用する）３９０μＦのＥcap １４で達成される。Ｅcapのアルミニウの外側面は、以下のパラグラフで説明するように、電力モジュールに対するヒートシンクとしても兼ねており、追加のヒートシンク機能を採用する必要はない。
【００２１】
ＤＣ‐ＡＣ変換回路における構成要素を小型化するために、IndiceのＰＳＳにより、所定の電力損失に対し所定のスイッチ技術をサイクル処理しうる最大周波数を高めるようにする。このことは、１００ＫHzを超える周波数でＩＧＢＴを切換えることができることを意味し、多くの場合部品の定格電圧まででも１ＭHzを超えてSiＣ又はGaＮデバイスを切換えることができる。これらの周波数で切換えを行うことにより、通常の過度の損失なく且つハードスイッチングにより生ぜしめられる超高速エッジなしに、２０００ワットの連続出力電力に対しても本発明の実施例に含まれるＥＭＩ区分を極めて小型で簡単なものにする。
【００２２】
インバータ入力電圧８０（図１）を４５０ＶＤＣに又はそれよりも低く維持させることにより、インバータ１２は１ＭHz以下の周波数で動作させることができたものであり、このことは、出力フィルタ１６の寸法をかなり小さくできるとともに９７．５％を超える効率を依然として達成しうることを意味する（例えば、後述する表１を参照）。従って、本発明の一実施例によれば、（出力フィルタ１６を有する）インバータ１２の電気回路アセンブリの容積は、６立方インチよりも小さくなる。このように寸法が小さくなることにより、多量の余剰容積が残り、比較的大型のＥcap １４をＤＣ入力電流及び電圧フィルタに対し用いることができ、この場合、バルクキャパシタは依然として７立方インチよりも小さい容積（特に、６．９立方インチ）を使用するようになる。上述した設計での残りの容積は、ハウジング及び２つの高ＲＰＭ冷却ファンにより用いられ、その結果、１５．６８立方インチのコンパクトで立方体形状のフォームファクタが得られる。従って、達成された電力密度は１立体インチ当り１２８ワット（２ＫＷ／１５．６立体インチ）となる。
【００２３】
前述したように、ある実施例によれば、ＲＳＣ６６においてデジタル的に実施した信号条件及び制御アルゴリズムに応じてタイミング処理したスイッチ信号を展開することにより、１ＭHzでの４５０ボルトの切換えをインバータ１２により達成されるようになる。寄生要素の影響を緩和することを試みる従来のソフトスイッチング設計とは相違して、ＲＳＣ６６はシステム中の寄生要素を受入れこれらを有利に用いる。スイッチング速度を更に高速にするために、標準のパッケージング（ＴＯ‐２４７）が１００ＫHzを超える周波数であまりにも損失が大きくなることを見いだし、その後に（ＰＩ（５６）、例えば、図５のＳ５及びＳ６に含まれる）Cree社の共振駆動ＭＯＳＦＥＴ７０からIndiceを得た。従って、ＲＳＣ６６のＭＯＳＦＥＴチャネルは５ＭHzを超えるスイッチング周波数に対応し、このことは、これらの対応するゲートが５０ＭHzを超える周波数で駆動されることを意味する。その理由は、主電源ブリッジ５０が１ＭHzで動作すると、共振ＭＯＳＦＥＴ７０が主ブリッジ７４の電圧の遷移部で最短時間の間ターンオンする為である。このことは、これらのＭＯＳＦＥＴ７０が１ＭHz分の１の間オン状態にあることを意味する。従って、これらのＭＯＳＦＥＴ７０は、例えば５ＭHzのような速度で動作する。共振駆動ＭＯＳＦＥＴ７０が飽和モードでオン状態にあると、これらのゲート電圧は５ＭHzの９０％の間ゼロ電圧から上昇する駆動電圧にあり、共振電圧のゲート駆動が５ＭHzのスイッチ信号周波数の約１０倍となり、５０ＭHzとなる。
【００２４】
熱管理に関して、回路１０は２０００ワットの出力電力を生じることができるが、バースデーキャンドルにより生ぜしめられる熱に類似する約５０ワットを失うものである。このレベルの熱は、Indiceの小型の立方体形状のインバータハウジング設計においてさえ、構成要素の戦略的な配置によって容易に緩和される。例えば、現在の設計は、Ｅcap １４の大きなアルミニウ表面領域の上に主電源ＰＣＢを載置し、熱をキャパシタ１４の平坦な金属端に消散させる利点を利用している。ＰＣＢ自体は３オンス（１オンスは約２８．３５グラム）で、０．８mm高のスタッド付構造をしており、これにより（最大）３５ワットの熱をＰＣＢからＥcap １４に容易に伝導させ、次いでこれらＥcap １４が２つの高ＲＰＭのＤＣファンにより得られる強制的な空気対流とハウジングの外部金属ケースとを介して熱を消散させる。実際には、最大温度のデバイスはＲＭ１２メインフィルタ１８であり、その構成は、高周波で高電流のリプルにより生ぜしめられるフリンジングロスを最少にするように設計されたカスタムボビンを形成することにより達成されている。
【００２５】
ＲＳＣ６６による電力の節約以外に、電磁準拠（ＥＭＣ）に関する利点がある。第１に、ブリッジ５０はハードスイッチングではない為、４５０Ｖの遷移部のエッジ速度が著しく遅くなる。第２に、エッジ速度は負荷に応じて変化する。第３に、コンティニュアスシグマは出力電圧に応じてＰＷＭ周波数を変化させる、すなわち出力電圧範囲に亘って２００ＫHzから１ＭHzまで変化させる。このことは、広帯域の周波数スメアリングがあるが、通常のハードスイッチングの高調波はないことを意味する。このことは全て、図１の簡単化した線図に示すように、ＥＭＣの考察を最少にする。
［ミッドレールに対するハーフブリッジの例］
【００２６】
図２は、ミッドレール回路１００に対するハーフブリッジを示す。ソフトスイッチング分野を最も基本的に表した場合、電流Ｉ１（１０６）が一対の一般的なスイッチＳ１（１０６）及びＳ２（１１０）を介して接地電位（アース）とＶCCとの間で切換えられる。電流Ｉ１（１０６）は最初、スイッチングノードＶブリッジ１１２に向けて流れるが、逆方向に流れることができ、この場合以下のパラグラフで説明する状態遷移の組は（電流の大きさは等しいが反対であると仮定して）完全に対照的な逆方向に動作する。又、以下のパラグラフの各々では、電流Ｉ１はスイッチングノードＶブリッジ１１２に向けて流れる電流であり、スイッチＳ１（１０８）及びＳ２（１１０）は１つのハーフブリッジを表していることを銘記すべきである。（加えるに、スイッチＳ３（１２０）及びＳ４（１２２）は図５の他のハーフブリッジを表す。）
【００２７】
初期状態では、スイッチＳ１（１０８）が短絡状態（オン状態）にあり、スイッチＳ２（１１０）が開放状態（オフ状態）にある。伝統的なハードスイッチングの実施では、基本的な試みを行って、スイッチＳ１（１０８）をターンオフさせるとともにスイッチＳ２（１１０）をターンオンさせることができる。一般に、双方のスイッチが決して同時に完全にオン状態にならないことを確実にするのに用いられる状態遷移間のデッドタイム（ＤＴ、例えば、図６のｔ０参照）がある。ＤＴが無いと、ＶCCと接地電位との間で実質的に短絡条件が達成されるシュートスルー（貫通モード）が生じる。飽和モードで動作した際にテール電流に悩まされるＩＧＢＴ及びＢＪＴのような特に遅いスイッチングデバイスはしばしばある程度オーバーラップ状態で構成されることを銘記すべきである。その結果、過剰な電流に対処するようになる。
【００２８】
ソフトスイッチングを確実に達成するために、Ｖブリッジ１１２と他のいずれかのノードとの間にキャパシタＣ１（１２６）を設ける。このことは、ＶブリッジをＡＣ解析するのにキャパシタＣ１（１２６）を参照することを意味する（すなわち、全てが理想的な電圧源により短絡状態となる為に、Ｖブリッジは接地、ＶCC又はＶCC／２に対するものとしうる）。本例の場合、ＶCCの半分であるＶCC／２に対するＶブリッジを用いる。
【００２９】
キャパシタＣ１（１２６）を設け、そのキャパシタンス値が充分に大きく、スイッチＳ１（１０８）がターンオフとなる限り、電流Ｉ１（１０６）は、Ｉ（Ｓ１）がゼロとなり、従って、スイッチＳ１（１０８）がＺＶＳの機会を有するまでＶ（Ｃ１）を殆ど立ち上げることができない。スイッチＳ１（１０８）が式Ｖ＝Ｉ・ｔ／Ｃ（例えば、図６におけるＶブリッジ１の立ち上りエッジを参照）に応じて一旦オフ状態になると、Ｖブリッジ１１２における電圧が上昇する。ここで、ｔは時間であり、Ｉは立ち上りエッジ遷移中ほぼ一定であるものと仮定する。スイッチＳ２（１１０）は、このスイッチＳ２（１１０）がＺＶＳで（すなわち、スイッチング損失がない状態で）オン状態に切換る時点でＶブリッジ１１２がＶCCに達するまでオフ状態に保持される。このことにより、スイッチングノード１１２の状態の遷移を達成するものであり、これがＳＭＰＳの自己共振遷移と称される。その理由は、スイッチングノード１１２における電流が既に所望方向に流れており、追加の回路を採用することなく、スイッチングデバイスがこれらのスイッチ状態を変えると、これらスイッチングデバイスがスイッチングノード１１２の状態を簡単に変える為である。さもないと、追加の回路により（例えば、ＳＭＰＳサイクルの強制的な共振遷移中に）電流の流れ方向を変える必要がある。
【００３０】
ＲＳＣ６６は、駆動信号がスイッチＳ１（１０８）及びＳ２（１１０）に供給された際にこれらスイッチを制御してＤＴを調整するようにするとともにＶブリッジ１１２がＶCCに近づいた際にスイッチＳ２（１１０）がオン状態に切換るようにする。従って、スイッチＳ１（１０８）のターンオン状態（スイッチＳ２（１１０）のターンオフ状態）からスイッチＳ２（１１０）のターンオン状態（スイッチＳ１（１０８）のターンオフ状態）への遷移は、ＺＶＳを用いるとともにノードキャパシタンスＣ１（１２６）を用いることにより行われる。
【００３１】
ノードキャパシタンスＣ１（１２６）は個別の電気的な構成要素とする必要がないことを銘記すべきである。その理由は、回路１００の寄生要素等がスイッチングノードにおいて予期されるキャパシタンスを提供する為である。実際、ＭＯＳＦＥＴか又はより一層低品質のセラミックキャパシタの場合には、キャパシタンス量はその両端の電圧にほぼ反比例する。この作用は、ゼロボルトの際の最大キャパシタンスによりターンオフ中にＺＶＳの所望効果を生ぜしめる為に有益であるが、ＶCCにおける最小キャパシタンスは最小キャパシタンスエネルギーを意味し、このことは以下に説明する他の強制的な共振遷移において重要である。
【００３２】
ＲＳＣ６６が、ＳＭＰＳサイクルの強制的な共振遷移中にオン状態のスイッチＳ２（１１０）（スイッチＳ１（１０８）はオフ状態）からオン状態のスイッチＳ１（１０８）（スイッチＳ２（１１０）はオフ状態）への遷移を行おうとする場合、スイッチングノード１１２に向けて流れる電流方向が共振区分により操作され、電流は遷移の終了時に逆方向に流れるようになる。従って、強制的な共振遷移に対し追加的考慮事項がある。
【００３３】
スイッチＳ２（１１０）は、スイッチングノード１１２からＶCCまで電流を上昇させる為、スイッチＳ１（１０８）がターンオンする前にスイッチＳ２（１１０）をターンオフさせることにより、電流源Ｉ１（１０６）がＶブリッジ１１２における有効に無限大のインピーダンスに給電し、従って、無限大のボルト（電位）を生ぜしめようとする。付加的な（又はシステムの寄生要素による）キャパシタンス１２６により、ＶブリッジはＶCC＋Ｉ・ｔ／Ｃとなる。ここで、ｔはＤＴである。スイッチＳ２（１１０）がＭＯＳＦＥＴ又はこれに類似するデバイスである場合には、このスイッチはボディダイオードを有し、このボディダイオードが導通することによりＶブリッジをＶCC＋Ｖdiode に制限する。ボディダイオードの導通は、種々の文献に説明されているようにスイッチング条件中の他の主たる損失源である。
【００３４】
スイッチＳ２（１１０）がオフ状態になると、スイッチＳ１（１０８）はＤＴ後にターンオンする。スイッチＳ１（１０８）は、その両端間に少なくともＶCCが存在するとターンオンすることを銘記すべきである。スイッチＳ１（１０８）が例え殆ど瞬時的にターンオンしたとしても、このスイッチはノードキャパシタンスＣ１（１２６）内のエネルギーを最低限でも強制的に放出する。このことが可能であった場合には、ＣがＶに亘って一定であると仮定すると、瞬時的なエネルギー損失はＥ＝０．５・Ｃ・Ｖ２となる（従って、前述した非線形キャパシタンスの利点が得られる）。実際上は、スイッチＳ１（１０８）における遷移時間は付加的な電力損失があることを意味する。その理由は、スイッチＳ１（１０８）はその両端間の電圧とこれを流れる電流とを有し、遷移時間が長くなればなるほど損失が大きくなる為である。エネルギー損失以外に他の問題として、遷移損失の速度と、キャパシタンスのエネルギー放出と、システムが状態を変化させる周波数との全てが寄与するＥＭＩがある。これにより、ＥＭＩの解決策を複雑且つ面倒なものにするおそれがある。
【００３５】
（オン状態のスイッチＳ２（１１０）からオン状態のスイッチＳ１（１０８）への）状態遷移を再考するが、インダクタＬ１（１３０）及び共振スイッチＳ５（１３６）を追加することにより、強制共振が損失を劇的に低下させる方法を提供する（例えば、図６のｔ２を参照）。このように強化することにより、スイッチＳ２（１０８）がターンオンされる前にスイッチＳ５（１３６）がターンオンされる。このことは、Ｖ（インダクタＬ１（１３０）の両端間の電圧）が時間ｔ中一定であると仮定してインダクタＬ１（１３０）がＩ＝Ｖ・ｔ／Ｌで充電を開始することを意味する。インダクタＬ１（１３０）を流れる電流がＩ１（１０６）に等しいと、スイッチＳ２（１１０）を流れる電流は存在せず、従って、この時点でスイッチＳ２（１１０）をターンオフさせることにより、ＺＣＳが得られ、Ｖブリッジ１１２における電圧の急激な変化が生じない。スイッチＳ５（１３６）が依然としてオン状態にあると、Ｖ（Ｖブリッジ）＝ＶCC／２となるまでインダクタＬ１（１３０）における電流が増大し続けてＩ１（１０６）を上回り、Ｖ（Ｖブリッジ）＝ＶCC／２となった時点でＶ（Ｖブリッジ）が降下し始める。Ｖブリッジ１１２における電圧降下は、キャパシタＣ１（１２６）及びインダクタＬ１（１３０）が共振システムである為に余弦波形状となり、インダクタＬ１（１３０）におけるピーク電流は同じ理由で正弦波形状として現れる。共振遷移の周波数は１／（２π・Ｓqrt （ＣＬ））であり、これはハードスイッチングと等価なものよりも著しく遅く、従って、ＥＭＩに対しては著しく良好なものとなる。Ｖ（Ｖブリッジ）は最終的に接地電位まで降下し、この時点でスイッチＳ１（１０８）はＺＶＳ及びＺＣＳの双方に対してターンオンしうる。従って、スイッチＳ５（１３６）はインダクタＬ１（１３０）における電流がゼロに達するまでオン状態に保持され、その後電流がＩ＝Ｖ・ｔ／Ｌで降下してターンオフする。この場合も、ＶはインダクタＬ１（１３０）の両端間の電圧である。このソフトスイッチング処理により、ＶCC／２へのハードスイッチング中に失われたエネルギーを有効に復帰させ、ＥＭＩを抑制する。
［ＲＳＣ］
【００３６】
ＲＳＣ６６の目的は、スイッチングノード（例えば、ブリッジの中間点）の状態をＰＷＭＣ６０に応答して低レベルから高レベルへ又は高レベルから低レベルへ変化させるのをインテリジェントに管理することにある。如何なる他の種類のパルスエンコーダ又は他の入力にもできるＰＷＭＣ６０により、いつスイッチングノードの状態を変化させるのが望ましいかを簡単に指示する。従って、ＲＳＣ６６は、電力スイッチ（又は存在する場合の共振スイッチ）のような、スイッチングノードと関連する各スイッチの状態の変化の相対的なタイミングを制御して、ＰＷＭＣの入力信号に応答してソフトスイッチングを達成するようにする。
【００３７】
前述した例で言及したように、ＰＷＭ入力がスイッチＳ１（１０８）のターンオン状態（スイッチＳ２（１１０）のターンオフ状態）からスイッチＳ２（１１０）のターンオン状態（スイッチＳ１（１０８）のターンオフ状態）への遷移を表す場合には、前述した第１の自己共振遷移手順が実行される。電流は既にスイッチＳ１（１０８）を経てアースに流れている為、このスイッチをターンオフさせることによりＶ（Ｖブリッジ）を自然に上昇させる。しかし、ＲＳＣ６６はＤＴを如何に設定するかを依然として決定する為、スイッチＳ２（１１０）がターンオンするとＶ（Ｖブリッジ）はＶCCに等しくなる。
【００３８】
Ｖ（Ｖブリッジ）がＶCCに達するのを検出するのに関連して存在する（帰還）遅延が検出されず、且つスイッチＳ２（１１０）をオン状態にする際のスイッチング遅延がない場合には、ＲＳＣ６６はＶブリッジ１１２で直ちに検出された変化に瞬時に作用しうるようになる。しかし、実際には、Ｖ（Ｖブリッジ）を検出する場合と、スイッチＳ２（１１０）の物理状態を変化させるのに応答する場合との双方で常に遅延がある。換言すれば、瞬時的な制御は不可能であり、単一サイクルでの制御は実際的でない。これらの遅延を著しく低減させる技術を開発することは可能であるが、設計者はこれらの改善を利用して動作周波数を更に増大させることを望むことができる。
【００３９】
Ｉ１（１０６）が順次のサイクル間で著しく変化せず、インダクタＬ１（１３０）及びキャパシタＣ１（１２６）が変化せず且つＶCC及びＶCC／２が変化しない又は既知であると仮定すると、ＲＳＣ６６は現在のサイクル中の性能を改善するために前のサイクルのタイミング及びデータ（すなわち、検出したタイミングエラー）を採用しうる。例えば、前述したＤＴ（例えば、図６を参照されたい）をＲＳＣ６６により記録しておくことができる。換言すれば、ＲＳＣ６６は前のサイクル中に、スイッチＳ２（１１０）がターンオンされる前にＶ（Ｖブリッジ）がＶCCになっていなかったことを検知しうる。ＲＳＣ６６は、Ｖブリッジ１１２及びスイッチＳ２（１１０）のゲートにおける電圧の値を検査し、スイッチＳ２（１１０）の検出されたゲート電圧が、スイッチＳ２（１１０）の状態遷移を表す前の瞬時にＶ（Ｖブリッジ）を観察するようにすることにより、上述したことを検出することができるものである。ＲＳＣ６６はＭＯＳＦＥＴのゲートピンに直接印加される電圧を監視する。その理由は、ゲートドライバを制御する信号を監視してゲート電圧信号に伝搬遅延を導入する場合よりも上述したことがより直接的である為である。
【００４０】
Ｖ（Ｖブリッジ）がＶCCに達する前にスイッチＳ２（１１０）がオン状態に切換えられていると検出された場合、ＲＳＣ６６は、ハードスイッチング事象が生じたことと次のサイクルに対するＤＴ（ｔ０）を増大させる必要があることとを認識する。同様に、スイッチＳ２（１１０）がターンオンするよりもかなり前にＶ（Ｖブリッジ）がＶCCに達すると、ＲＳＣ６６は次のサイクルに対しＤＴ（ｔ０）を減少させ、ボディダイオードの導通損失を回避するようにする。この調整は、ＲＳＣ６６がスイッチＳ２（１１０）にその状態を遷移させる信号を送る時間に対し行うことができるが、他の実施例では他のスイッチ駆動パラメータを調整するようにしうる。
【００４１】
ＤＴの調整は、一実施例によれば、ＲＳＣ６６によりその記録状態で、エラーの相対的なタイミングから離れる方向で１つ以上のクロックサイクルだけ遷移時間を増大させることにより達成する。例えば、ＲＳＣ６６はそのスイッチ駆動タイミングを、後続するＰＷＭコントローラサイクルに対しエラーを低減させる方向で１クロック周期だけ調整するようにしうる。この１クロック周期の調整は、代表的には、Ｉ１（１０６）があるサイクルから次のサイクルまでで殆ど変化しないという条件で許容しうるものである。それがより速く移動する場合には、調整の規模又はマルチオーダーのエラー調整システムを採用しうる。換言すれば、Ｉ１（又はＶCC）の変化率がスイッチング速度に比べて小さい場合、スイッチのタイミングを調整するために、僅かな、おそらく増大する調整が行われる。しかし、システムがより一層激しく変化する場合には、一次又は二次の制御方式のようなより一層複雑なエラー補正システムを採用しうる。
【００４２】
前述した例で説明した強制共振スイッチング列を再び参照するに、次いでＰＷＭ入力はスイッチＳ２（１１０）のオン状態（スイッチＳ１（１０８）のオフ状態）からスイッチＳ１（１０８）のオン状態（スイッチＳ２（１１０）のオフ状態）への変化が望ましいことを示している。インダクタＬ１（１３０）を用い、スイッチＳ５（１３６）を介してＶ（Ｖブリッジ）を接地電位にする場合には、前述した技術をソフトスイッチングに対して用いることができる。例えば、ＲＳＣ６６は、ＰＷＭの状態変化によりスイッチＳ１（１０８）をターンオンさせる必要があることを認識する。次いで、スイッチＳ５（１３６）は、前のスイッチＳ１（１０８）のターンオン遷移に基づくある量の時間の間、前に検出されたタイミングエラーだけ修正されてターンオンされる。このタイミングエラーは以下のようにして検出される。
【００４３】
スイッチＳ１（１０８）がターンオンされていることが（例えば、そのゲートピン電圧を監視することにより観察されて）検出された際、前のサイクル中にＶ（Ｖブリッジ）が接地電位又はその付近になかった場合には、ＲＳＣ６６はこのサイクルに対しハードスイッチが存在したことを認識する。次いで、ＲＳＣ６６はインダクタＬ１（１３０）に対する充電時間を増大させ（例えば、図６の時間ｔ１を参照）、Ｖ（Ｖブリッジ）がスイッチＳ１（１０８）のターンオン時間と一致して接地電位（hit ground）となるようにする。同様に、スイッチＳ１（１０８）がターンオン状態であることが検出される前の瞬時にＶ（Ｖブリッジ）が接地電圧になると、充電時間（ｔ１）を低減させる必要がある。次いで、インダクタＬ１（１３０）を流れる電流がゼロに達すると、スイッチＳ５（１３６）はターンオフされる。
【００４４】
この後者には、いわゆる強制共振遷移には、多数の他の微細性（subtlety）がある。第１に、スイッチＳ２（１１０）がオン状態にある間にスイッチＳ５（１３６）がターンオンすると、インダクタＬ１（１３０）における電流はＩ＝Ｖ・ｔ／Ｌとなる。ここで、ＶはＶCC−ＶCC／２、すなわちインダクタＬ１（１３０）の両端間の電圧である。従って、この電流は線形ランプ電流である。インダクタＬ１（１３０）における電流がＩ１（１０６）に等しいと、スイッチＳ２（１１０）はターンオフする。その後、インダクタＬ１（１３０）における電流はＩ１（１０６）を超えて増大するが、この場合この電流の形状は、１／（２π・Ｓqrt （Ｃ・Ｌ））の周波数を有する正弦波状となる。このことは、共振遷移周波数が負荷電流又はＶCCとは無関係であることを表す為に重要なことであり、これは純粋にインダクタＬ１（１３０）及びスイッチングノード１１２のキャパシタンスの共振関数である。得られる電流波形は丸みのある（正弦波の）ピークを有する三角形である。従って、時間ｔ１は依然として電流Ｉ１（１０６）を表し、ｔ１はこの場合ＲＳＣ６６により調整されるパラメータである。その理由は、（Ｖ（Ｖブリッジ）が接地電位に達した後であるが、インダクタＬ１（１３０）における電流がゼロに達する前の）放電時間もｔ１に等しいと仮定する為である。
［ハーフブリッジ共振キャパシタの例］
【００４５】
図３を参照するに、ＶCC／２の代わりに分圧器キャパシタ１４０を有するより詳細な回路を示している。キャパシタＣ１（１２６）よりも可なり大きい一対の同一のキャパシタ１４０はスイッチＳ５（１３６）で接合されており、実質的なＶCC／２を提供する。この仮定は、インダクタＬ１（１３０）を通る平均電流がキャパシタ１４０の大きさの割にゼロである限り正しいものであり、さもないと終局的にこれらキャパシタの中間点の電圧はもはやＶCC／２とはならず、不均衡さによりインダクタの充電時間に誤差を生ぜしめる。
［レールに対するハーフブリッジの例］
【００４６】
図４は、スイッチＳ５（１３６）及び新たなスイッチＳ６（１５０）がＶブリッジ１１２側とは反対側のノード１５２を接地電位又はＶCCに接続するようにした他のハーフブリッジ回路１４６を示している。この点には多数の追加の利点がある。第１に、レールの安定性に問題が生じない。第２に、スイッチＳ５（１３６）及びＳ６（１５０）が内部の又はこれらの両端間に加えたダイオードを有し、これらの双方が低い方の電圧から高い方の電圧に向かう場合には、インダクタＬ１（１３０）がこれを流れる電流によりターンオフする（過大な逆ＥＭＦを生ぜしめる）問題が決して生じない。過大な逆ＥＭＦは、電流がどちらの方向に流れるかに応じて、ＶCC又は接地電位のいずれかに常にリターンパスが生じる為に回避される。
【００４７】
ＰＳＳサイクル（自己共振及び強制共振遷移）を再度考察するに、ＰＷＭが状態の変化を表すと、スイッチＳ５（１３６）及びＳ６（１５０）の双方がオフ状態であると仮定する。Ｖ（Ｖブリッジ）を接地電位にしたい場合には、スイッチＳ２（１１０）をオン状態にした状態でスイッチＳ５（１３６）をターンオンさせることによりインダクタＬ１（１３０）を充電させる。インダクタＬ１（１３０）はその電流がＩ１（１０６）に等しくなるまで（以前のように）充電する。スイッチＳ１（１０８）がターンオンすると、Ｖ（Ｖブリッジ）は（以前のように）接地電位に達するまで降下するが、本例ではスイッチＳ５（１３６）がターンオフするとともにスイッチＳ６（１５０）がターンオンすることによりインダクタＬ１（１３０）を放電させる。Ｉ１が常に１方向のみに流れるようにする場合には、スイッチＳ６（１５０）はダイオード（例えば、図１３のＤ３を参照）とするか又は通常のブースタの場合のように一方向受動スイッチとすることができる。しかし、Ｉ１（１０６）が双方向である場合には、スイッチＳ６（１５０）をターンオンさせてＶ（Ｖブリッジ）を逆の方式でＶCCにもたらすようにすることができる。いずれにしても、インダクタＬ１（１３０）の電流がゼロに達するようにする場合、スイッチＳ６（１５０）をターンオフさせる必要がある。この場合も、このことが実際上不可能である場合には、スイッチＳ６（１５０）を早期にターンオフさせ、インダクタＬ１（１３０）が放電するまでこのスイッチのボディダイオードが整流するがその後逆の回復によりインダクタＬ１（１３０）を逆方向に充電するようにするか、又はインダクタＬ１（１３０）における電流が方向を変えた後にスイッチＳ６（１５０）がターンオフするようにする。いずれにしても、スイッチＳ５（１５０）におけるダイオードは、インダクタＬ１（１３０）がスイッチＳ１（１０８）に向けて電流を流す際に導通する。次いで、この電流は損失の為に放電するか、又は次の状態変化まで循環し続ける。或いはまた、スイッチＳ５（１３６）は次の状態変化までオン状態に保たれ、インダクタＬ１（１３０）における電流の損失を低減させ、従って、効率を高めるようにしうる。
［共振駆動システムを含むフルブリッジ］
【００４８】
図５は、２つのハーフブリッジが互いに等しく逆方向であるフルブリッジ５０を示している。このようにすることにより多数の追加の利点が得られる。第１に、スイッチＳ２（１６０）及びＳ４（１２２）、すなわち上側のスイッチの各々は、これらの対角線上で対向する下側のスイッチと同時にオン状態になるものとみなされる。すなわち、スイッチＳ１（１６２）及びＳ４（１２２）が対を成し、スイッチＳ２（１６０）及びＳ３（１２０）が対を成す。従って、ＲＳＣ６６は下側のスイッチに動作的に結合させて、上側のスイッチの高電圧を回避するようにしうる。能動スナバ１６４も設けられている。
【００４９】
スイッチＳ５（１６６）及びＳ６（１６８）は、前述した例のインダクタＬ１（１３０）と類似するが逆ＥＭＦを制御するスイッチ起動式二次巻線を含む変圧器Ｗ１（１７０）を充電するために同時にターンオンされる。前述した実施例では、インダクタＬ１（１３０）に何らかの電流が流れることにより、スイッチＳ５（１３６）がターンオフされた場合には、逆ＥＭＦの問題が発生したことを想起されたい。図５においても、過大のＥＭＦを吸収するためにスイッチＳ７（１７０）を介して切換る二次巻線がない場合でも上述したのと同じ状態が存在する可能性がある。しかし、スイッチＳ７（１７０）をタイムリーにスイッチングすることにより、スイッチＳ５（１６６）及びＳ６（１６８）がオフ状態になるのに応答して変圧器Ｗ１（１７０）の一次巻線を有効にクランプする。このことは、変圧器Ｗ１（１７０）におけるいかなる余分のエネルギーも、破壊又は単なる消失ではなくＶsnub１７２にクランプされることを意味する。Ｖsnub１７２は、放散（dissipate ）されるようにするか又は他の電子機器を駆動するために用いられ、従って、システムの効率を高めるようにすることができる。このようにするのが有利であるが、変圧器Ｗ１（１７０）の電流をできるだけゼロに近づけてスイッチＳ５（１６６）及びＳ６（１６８）をオフ状態に切換えるとともにスイッチＳ７（１７０）をオン状態に切換えることも望ましい。Ｖs1（１７６）及びＶs2（１７８）のノードから受ける信号は、スイッチＳ５（１６６）及びＳ６（１６８）のオン時間を如何に調整するかを表すエッジ情報を提供する。
【００５０】
ＬＳ１、ＬＳ２とＲＳＣ６６の同様な検出入力とは全て図７において“事象”と称されるデジタル値としてＲＳＣ６６により受信されることも銘記すべきである。ＲＳＣ６６は事象タイミングを用いて、スイッチを動作的に結合したゲートドライバに供給されるその出力制御信号のタイミングを如何に調整するかを決定するようにする。デジタル値（すなわち、ハードスイッチング及びダイオード導通事象）を生ぜしめるのに用いる回路の例は図３０〜３２につき説明する。
【００５１】
図６は、インバータ１２のパルス列線図１８０を示す。最初、ＬＳ１（１８２）が高レベルにあると、スイッチＳ１（１０８）はオン状態にある。次いで、スイッチＳ１（１０８）がターンオフされ、ＬＳ１（１８２）がＲＳＣ６６により低レベルとして検出され、Ｖブリッジ１８４における電圧又はＶ（Ｖブリッジ１）１８６が自己共振応答に基づいて上昇し始める。（ｔ０に相当する）第１のＤＴ１８８中、Ｖ（Ｖブリッジ１）は、Ｖ＝ｔ／Ｃに対応する勾配１９０で接地電位からＶCCに上昇する。従って、所定のＣに対しＩを大きくすればするほど、Ｖ（Ｖブリッジ１）１８６はより一層早く上昇する（その立ち上り時間が速くなる）。従って、第１のＤＴ１８８はＩの大きさ又はＶ（Ｖブリッジ１）１８６の立ち上り時間に応じて調整される。このことは、システム中の電流を直接測定する必要なくこの電流を如何に検出するかでもあり、スイッチングノードのキャパシタの値及び立ち上り時間を用いて電流の値を取出すことができる。
【００５２】
ＤＴ１８８が終了すると、ＨＳ１（１９４）は高レベルに設定されるとともに、その低電圧の対応部分であるＬＳ２（１９６）（図５）を監視することにより確認される。
【００５３】
次いで図６は、共振駆動（ＲＤ）パルス２００が又は単に共振パルスがＰＷＭ信号（図示せず）により表される状態遷移に応答して低レベルから高レベルに遷移することを示している。ＲＤパルス２００は、ｔ１、ｔ２及びｔ３が付された３つの区分を有している。第１の区分（ｔ１）２０２はＷ１（１７０）まで充電される充電ランプであり、従って、その電流Ｉ（Ｗ１）２０４は（前述したように）電流Ｉ１（１０６）の電流に等しくなる。次いでＨＳ１（１９４）は高レベルから低レベルに遷移し、スイッチＳ２（１６０）を遮断する。第２の区分（ｔ２）２０６は、第２のＤＴ２０８がＶ（Ｖブリッジ１）１８６の立ち下りエッジから開始する共振区分である。第３の区分（ｔ３）２１０は、スイッチＳ１（１６２）がターンオンしているｔ２後でＬＳ１（１８２）が高レベルとして検出された放電区分である。Ｖ（Ｖブリッジ１）１８６の最小値とＬＳ１（１８２）の立ち上りとの間には僅かなハードスイッチング損失があることに注意すべきである。このエラーを生ぜしめる期間は、後続するスイッチングサイクルに対する次の強制共振遷移のタイミングを補正するための基礎として用いられる。
【００５４】
放電区分（ｔ３）２１０は通常、充電区分（ｔ１）２０２の時間量と同じ時間量を消費するようにする必要があるが、Ｖs1（１７６）及びＶs2（１７８）を監視してＩ（Ｗ１）２０４の電流がゼロに達し且つスナバスイッチＳ７（１７０）がｔ３の消滅時にスイッチオンされることを検出することにより時間量を調整することができる。例えば、ｔ３（２１０）は実際にはＩ（Ｗ１）２０４がゼロを交差した後に終了させる。従って、後続するサイクル中の次のｔ３（２１０）は短くすることができる。ｔ３（２１０）が終了すると、スナバは回路内でＷ１（１７０）からエネルギーを吸収し、一次巻線からのエネルギーを再利用（repurpose ）するようにしうる。
【００５５】
以下の表は、SiＣ共振ＭＯＳＦＥＴを１００ＫHzで動作させるSiＣのＭＯＳＦＥＴ対称フルブリッジを用いるサイクル毎のＰＳＳを実行するＲＳＣ６６の結果としての効率の改善を示している。
【表１】
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この表１は、システムパワーが低い条件でＰＳＳが９６％を超える効率を提供し、フルパワー条件でＰＳＳがほぼ９９％の効率を提供し、一方ＰＳＳを用いない同様なトポロジーはあらゆる出力条件においてより低い効率で動作することを示している。
［サイクル毎のＰＳＳトポロジー］
【００５６】
図７は、ＲＳＣ６６を有する場合と、有しない場合とのＳＭＰＳシステム２２０を示すブロック線図である。ＲＳＣ６６は、図５に関連して説明した点（例えば、ＬＳ１、ＬＳ２、Ｖs1、Ｖs2、Ｖブリッジ１、Ｖブリッジ２又はその他の点）から検出したエッジである事象２２２を検出することを銘記すべきである。このＲＳＣ６６は、スイッチングノードを検出し、ＰＷＭＣに過電流情報（すなわち、欠陥２２６）を提供し、システム中に過大な電流が存在することを検出するのに応答してＰＷＭ信号を随意調整するようにする。他の例の欠陥は、制御出力信号のタイミングパラメータを調整するための制限された時間窓をＲＳＣ６６が有しているが、この時間窓内では調整を行うことができない場合である。換言すれば、システムパラメータ（例えば、電圧、電流又は時間）を満足するが、ハードスイッチの事象を補正できない（ＺＶＳを達成できない）場合に欠陥が生じる。
【００５７】
図８は、本発明の技術を用いうる種々のトポロジー２４０の概要２３８を提供する。ここではより具体的な例の遂行及びタイミング線図が得られている。以下の例の概要は以下のとおりである。
【００５８】
図９には自己共振システム２４２及びトーテムポール回路２４４が設けられており、これらを以下で詳細に説明する。図６、１３、１７、２１及び２６〜２９の他の例示的回路には、２種類のＡＲＣＰの実施２４６、すなわちフルレール転流式及びミッドレール転流式のＡＲＣＰの一方が含まれる。例えば、ブースタ２４８（図１３）及びハーフブリッジ２５０（図１７）は双方ともフルレール転流式である。これとは相違して、ミッドレール転流式のハーフブリッジ２５２は図２１に得られている。
【００５９】
フルレール及びミッドレール式の強制共振システムには一方向性のトポロジー２６０及び双方向性のトポロジー２６２がある。ブースタ２４８は一方向性であるが、ハーフブリッジ及びフルブリッジは双方向性にでき、この場合ＡＲＣＰは双方向でＺＶＳのＶｂを達成しうる（電流は双方向に流れる）。
【００６０】
フルブリッジには２組の変形体がある。第１の組の変形体には、図６、２６及び２７に示す対称性のフルブリッジのレール転流式ＡＲＣＰが含まれる。フルブリッジの両側の部分は互いに等しく、対向しており、従って、対称性により単一のインダクタ及びＡＲＣＰスイッチを用いることを可能にする。これにより、ミッドレールのハーフブリッジの波形（例えば、図２２〜２４の波形を参照）に類似する図６の波形が得られる。第２の組の変形体には、非対称のフルブリッジのフルレール及びミッドレール転流式ＡＲＣＰ（図２８及び２９）が含まれ、これらはハーフブリッジの転流式対応体（図１７及び２１）の動作と同様に動作するが、２つの半独立的なハーフブリッジで動作する（フルブリッジを形成する）。
【００６１】
以下の例では、Ｘ１を付したブロックがＲＳＣ６６及びこれに関連する回路を表している。しかし、ＲＳＣの機能性は、カスタム超大規模集積（ＶＬＤＩ）回路又はゲートアレイを有するハードウェア回路、論理チップのような市販の半導体集積回路、トランジスタ、或いはその他の個別の構成要素として実施しうることを理解すべきである。ＲＳＣ６６の機能は、ＦＰＧＡ、プログラマブルアレイロジック、プログラマブルロジックデバイス等のようなプログラマブルハードウェアデバイスで実施しうる。他の実施例によれば、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１つ以上のソフトウェア又はハードウェアのプログラム命令を実行する（内部又は外部のメモリを有する）マイクロプロセッサ、組合せ論理回路又は上述した機能性を提供するその他の適切なハードウェア構成要素を部分的に参照する又は有することができる他の種類の回路でＲＳＣを実施することができる。ある実施例では、ＲＳＣ６６又はＲＳＣと関連する機能を、１つ以上のソフトウェア又はファームウェアモジュール或いは構成要素で実行することができる。他の実施例では、ＲＳＣ６６に少なくとも部分的にハードウェアで動作させうる論理を含めることができ、又このＲＳＣをシステムオンチップ（ＳＯＣ）として含めることができる。
【００６２】
同様に、Ｘ２〜Ｘ８が付されたブロックは固有の遅延及び関連回路を表す。例えば、Ｘ２はＲＳＣ６６の出力制御信号と、ゲートドライバにより対応するスイッチに供給されるスイッチ駆動信号との間の遅延を導入するゲートドライバ回路を表すことができる。同様に、Ｘ４は例えば、寄生要素又は分離回路に起因する固有の信号伝達遅延を表すことができる。
【００６３】
最後に、以下の例では信号を識別するための以下の表記を用いる。ＲＳＣ６６の出力端に得られる出力制御信号ではそのラベルに“ＣＴＬ”が含まれている。ＲＳＣ６６の入力端で監視される入力帰還信号ではそのラベルに“ＦＢ”が含まれている。これらの制御信号及び帰還信号はタイミング線図においてデジタル信号として示されており、一方タイミング線図における他の信号は傾斜した応答時間を有し、チャネルの形成及び他の遅延を表すようになっている。スイッチングノードから検出された信号はそのラベルにて“ｂ”で表されている。スイッチの状態の変更又は監視と関連する信号（ゲートへの信号又はゲートからの信号）はそのラベルにて“ｇ”で表されている。低レベル側、高レベル側及び共振側のスイッチング信号でもそのラベルにそれぞれ“ｌ”、“ｈ”及び“ｒ”が含まれている。例えば、ＲＳＣ６６の出力端からの低レベル側の電力スイッチのゲート制御信号には“ＶｌｇＣＴＬ”が付されている。ゲートドライバＸ２は、ＲＳＣ６６の入力端で“ＶｌｇＦＢ”信号として逆受信する（received back ）対応するゲート駆動信号“Ｖｌｇ”を発生する信号を受信する。
［自己共振の例］
【００６４】
ＲＳＣ６６又は他のスイッチタイミング制御回路Ｘ１はパルス幅変調（ＰＷＭ）信号Ｖ（ＰＷＭ）に応答して、共振スイッチモード電源におけるスイッチング損失を低減させる。本例では、図９がハーフブリッジの自己共振プッシュプル回路２４４を示しているが、本例では他の自己共振回路（例えば、ＬＬＣ）も考えられる。これは自己共振システムである為、サイクル毎のＰＳＳ制御を用いてＶｂ１１２の高レベルから低レベルへの遷移及び低レベルから高レベルへの遷移の双方に関してＤＴを調整する。換言すれば、この実施例は、以前に図６のｔ１と関連して示すとともに説明した強制的な共振タイミング調整を有していない。加えるに、自己共振システムはより複雑なＶｂの検出に役立つことができ、これはある電圧を両端間に加えることにより電源デバイスをターンオンさせるのに許容できるか、又はゼロ交差点以外のdV／dtに基づいて立ち下りエッジを検出するのが望ましい。
【００６５】
図１０〜１２は回路２４４と関連するタイミング線図を示す。第１のサイクル２７０では、第１の遷移２７２及び第２の遷移２７４にはそれぞれ損失２７６及び２７８が形成される。このことは図１１でも同じである。その理由は、双方の場合にＤＴがあまりにも長く、ダイオード損失を生ぜしめる為である。同様に、図１１は、あまりにも短く、代表的に図１０に示すよりも著しく高いハードスイッチング損失を生ぜしめるＤＴの影響を示している（スイッチを通る電力のスケール（尺度）の変化に注意されたい）。最後に、図１２は、ＲＳＣ６６が最適なソフトスイッチング条件でスイッチングを行うスイッチング信号を生ぜしめる結果として損失を無視しうる第２のサイクル２８０における理想的なタイミングを示している。
【００６６】
代表的な現実のシナリオでは、サイクルがその高レベルから低レベルへの遷移又は低レベルから高レベルへの遷移のいずれか一方に関するボディダイオードの導通損失、ハードスイッチング損失、又は無視しうる損失のある組合せを示すことができる。換言すれば、例えば、実際のタイミング線図は、（図１１におけるように）高レベルから低レベルへの遷移中のハードスイッチング損失及び（図１０におけるように）低レベルから高レベルへの遷移中のボディダイオードの導通損失を示すことができる。しかし、エラーの如何なる組合せも第１のサイクル中に検出できるとともに第２のサイクル中に補正でき、従って、図１２に示す理想的なタイミングを生ぜしめる。従って、第２のサイクル中に行われた補正が、第２のサイクルの第１の遷移中にＤＴを短くすること及び第２のサイクルの第２の遷移中にＤＴを長くすることを伴うようにすることができる（又はこれらの逆を達成することができる）。
［ブースタの例］
【００６７】
ＲＳＣ６６又はその他のスイッチのタイミング制御回路Ｘ１はパルス幅変調（ＰＷＭ）信号Ｖ（ＰＷＭ）に応答して図１３におけるブースタ２４８である共振スイッチモード電源におけるスイッチング損失を低減させる。ブースタ２４８には、第１のスイッチＳ１及び第２のスイッチＳ２の状態に応じて動的に調整しうるノード電圧Ｖ（Ｖｂ）を有するスイッチングノードＶｂが含まれている。第１のスイッチＳ１は第１ドライバＸ２により生ぜしめられる第１駆動パルスＶ（Ｖｌｇ）に応答し、第２のスイッチＳ２は第２ドライバＸ３により生ぜしめられる第２駆動パルスＶ（Ｖｌｒｇ）に応答する。
【００６８】
ＲＳＣ６６は第１及び第２の帰還入力端を有している。第１の帰還入力端ＶｌｇＦＢは第１のスイッチＳ１に動作的に結合され、第１の駆動パルスＶ（Ｖｌｇ）が第１のスイッチＳ１をオン状態に切換える第１の時間を検出するようになっている。第２の帰還入力端ＶｂＦＢはスイッチノードＶｂに動作的に結合され、ノード電圧Ｖ（Ｖｂ）が第１のスイッチＳ１の両端間の最小値で検出される第２の時間を検出するようになっている。
【００６９】
ＲＳＣ６６は第１及び第２の制御出力端をも有している。第１の制御出力端ＶｌｇＣＴＬは第１のドライバＸ２に動作的に結合され、前のＰＷＭサイクルから検出された帰還に基づいて導出されたタイミング予測に応答して第１のドライバＸ２に対する第１の論理制御パルスＶ（ＶｌｇＣＴＬ）を生ぜしめ、第１の駆動パルスＶ（Ｖｌｇ）を第１の論理制御パルスＶ（ＶｌｇＣＴＬ）の遅延したゲート駆動バージョンとして発生させるようにする。第２の制御出力端ＶｌｒＣＴＬは第２のドライバＸ３に動作的に結合され、ＰＷＭ信号に応答して第２のドライバＸ３に対する第２の論理制御パルスＶ（ＶｌｒＣＴＬ）を生ぜしめ、第２の駆動パルスＶ（Ｖｌｒｇ）を第２の論理制御パルスＶ（ＶｌｒＣＴＬ）の遅延したゲート駆動バージョンとして発生させるようにする。
【００７０】
ＲＳＣ６６は、前のＰＷＭサイクルから検出された第１及び第２の時間の相互間の差に基づいてタイミング予測を取出すように構成した論理回路を有し、この差が後続のＰＷＭサイクルに対し第１の論理制御パルスＶ（ＶｌｇＣＴＬ）又は第２の論理制御パルスＶ（ＶｌｒＣＴＬ）に適用されるタイミング調整を表し、ノード電圧Ｖ（Ｖｂ）がスイッチング損失を低減させるレベルにある際に第１の駆動パルスＶ（Ｖｌｇ）及び第２の駆動パルスＶ（Ｖｌｒｇ）が第１のスイッチＳ１をそのオン状態に及び第２のスイッチＳ２をそのオフ状態にそれぞれ遷移させるようにする。
【００７１】
損失の例は図１４及び１５のタイミング線図に表されている。図１６は、強制共振遷移に対する共振駆動パルス及び自己共振遷移のＤＴのようなタイミングパラメータを調整することにより、図１４及び１５のタイミングエラーを補正する後続サイクルを示している。図１４〜１６に示す第１の遷移はＰＷＭの低レベルから高レベルへの遷移、いわゆる強制共振遷移である。第２のＰＷＭの高レベルから低レベルへの遷移が自己共振遷移のサイクルを完了させる。
［ハーフブリッジのレール転流式ＡＲＣＰの例］
【００７２】
図１７の回路２５０を参照するに、強制共振遷移の場合、図１８〜２０は静的なタイミングシステムを示しており、このタイミングシステムではＰＷＭ信号のエッジのタイミングとＶｂがゼロ電圧に降下した際との間が固定時間である。（動的なタイミングシステムは図２５に関して示すとともに後に説明する。）換言すれば、（固定時間オフセットモードとも称される）静的タイミングシステムでは、到来するＰＷＭ変化及びＶｂ遷移間の時間は一定に保たれている。従って、ＰＷＭ信号遷移後、システムはＶｌｒｇＣＴＬを高レベルに設定する前にある調整可能な期間を待つ。この調整可能な期間は、共振パルスの第１及び第２の部分のパルス幅を確立する。換言すれば、共振パルスは低レベル側と高レベル側との間で分割される為、共振パルスの持続時間の調整は実際に、ＶｌｒｇＣＴＬの立ち上りエッジ及びＶｈｒｇＣＴＬの立ち下りエッジの配置に影響を及ぼす。これらのパルス間の遷移時間は、Ｖｂの立ち下り傾斜の中点と整列する共振パルスの中心と一致し、Ｖｂ遷移の中点がピーク共振電流Ｉ（Ｌ１）と整列するようにする。
【００７３】
静的なタイミングシステムの強制共振遷移では、ＰＷＭ信号が変化する際と低レベル側電源スイッチがそのスイッチング状態を変化させる時との間に固定の時間窓がある。ＶｌｒｇＣＴＬ及びＶｈｇＣＴＬ間には固定のシステム遅延がある。ＶｈｇＣＴＬは、ＶｌｒｇＣＴＬの立ち下りエッジに対して固定時間で低レベルに設定され、ＶｌｒｇＣＴＬはＸ３を通って設定されたシステム遅延後に信号Ｖｈｇが高レベル側のスイッチＳ２を遮断するようにする。
【００７４】
インダクタＬ１における電流がインダクタＬ１及びキャパシタＣ１による共振波形を以て到来電流よりも大きくなると、スイッチＳ２がオフ状態になることによりＶｂを降下させる。
【００７５】
ＶｌｒＣＴＬが低レベルに設定されると、ＶｈｒＣＴＬは高レベルに設定され、双方の共振スイッチングが同時に導通状態（シュートスルー（貫通モード））となるのを阻止するようにする。従って、Ｖｌｒｇ及びＶｈｒｇは、システムがＸ７及びＸ８（例えば、ゲートドライバ）に起因して遅延した後に同時に遷移する。
【００７６】
ＶｌｇＣＴＬは、ＰＷＭが高レベルに遷移した後の固定時間後に高レベルに設定される。Ｘ２に起因しうるシステム遅延により、ＶｌｇはＶｂがゼロボルトに達する（ＺＶＳ）と同時にＳ１を遷移させる必要がある。
【００７７】
Ｖｈｒｇは、ＶｈｇＣＴＬが降下することにより（Ｘ８の遅延後に）ターンオフする。タイミングが正しい場合には、インダクタＬ１の電流はこの時点でゼロとする必要がある。
【００７８】
前述した例におけるように、図１８〜２０は強制共振遷移のタイミングが遅い場合と、早い場合と、最適な場合とをそれぞれ示している。図１８では、ＶｌｒｇＣＴＬ及びＶｈｒｇＣＴＬにより制御された共振パルスの持続時間が長すぎてダイオードを導通させる。これらの持続時間を短くすることにより次のＰＷＭの高レベルから低レベルへの遷移サイクルに対し最適なタイミング（図２０）を理想的に生ぜしめるが、これらの持続時間が短すぎるとハードスイッチ（図１９）を生ぜしめる可能性もある。同様に、図１９のハードスイッチ事象を検出して、ＲＳＣ６６がＶｌｒｇＣＴＬ及びＶｈｒｇＣＴＬの持続時間を長くして次のサイクルにおいて最適なタイミングが理想的に得られるようにすることができる。
【００７９】
自己共振遷移の場合、固定のタイミングオフセットモードでは、ＰＷＭが降下した後にＶｌｇＣＴＬにより設定時間をオフにする。Ｖｌｇが一旦降下するとＶｂは上昇し始める（Ｖｂ＝Ｉ・ｔ／Ｃ）。ＶｈｇＣＴＬを高レベルに設定し、Ｖｂがシステム遅延後に正のレールに達するのと同時にＶｈｇが高レベルとなるようにする。
［ハーフブリッジのミッドレール転流式ＡＲＣＰの例］
【００８０】
ミッドレール転流式回路２５２においては、前述したフルレール転流式回路の例と同様に、共振スイッチ帰還信号（ＶｒｇＦＢ）を用いて、ミッドレール共振パルスをＶｂ信号に対してセンタリングして、ピークの共振電流Ｉ（Ｌ１）がＶｂの降下勾配の中間点と整列するようにする。共振インダクタＬ１の電流のゼロ交差点を共振パルスの終了点と比較して、精度を更に高めるとともに、アンダーカレントをオフ状態にすることによる共振スイッチの両端間の逆電流又は電圧スパイクのおそれを低減させるようにすることもできる。
［静的及び動的ＲＳＣのタイミング］
【００８１】
図２４及び２５を参照するに、静的（又は動的）タイミングはＰＷＭのエッジ事象とこれに対応するＶｂの遷移との間の時間遅延を言及している。
【００８２】
静的なタイミングの下では、ＲＳＣ６６がソフトスイッチングを実行する固定の時間量を設定する。従って、共振パルスを終了させる時及び（付属の低レベル側の電源スイッチにおける）電源デバイスをターンオンさせる時のために時間を固定させるものである。従って、共振パルスの開始はＰＷＭの直後（最大値）から規定の静的な終了時におけるオフ状態（最小値）に減少させるまで変化するようにする。静的なタイミングの利点は、ＰＷＭ信号の遷移に対するＶｂの遷移が静的（固定的）となることである。一方、ＰＷＭ対Ｖｂの遅延は、全ての電流及びＶCCの条件に対応するのに充分大きな期間を有するようになる。
【００８３】
動的なタイミングの下では、降下する共振パルスエッジ及び電源デバイスのターンオン時を共振パルス幅に応じて瞬時的なＰＷＭパルスに近づけるか又はこのパルスから遠ざけるようにする。本例では、共振パルスの開始時がＰＷＭの直後であるが、システムにとってどの位の圧縮量が望ましいかに応じてこの共振パルスの開始時を移動させることもできることに注意すべきである。動的なタイミングの利点は、遅延時間が動的であり、従って、大きな範囲の電流及びＶCCを許容する柔軟性があることである。動的な場合、Ｖｂの “ロー（low ）”デューティサイクルは狭く、これはＤ級増幅器における圧縮に逆らうものであるが、静的な場合、Ｖｂの“ロー”デューティサイクルは基本的にＰＷＭと同じである。一方、動的なタイミングシステムにおいては、ＶｂのデューティサイクルはもはやＰＷＭのデューティサイクルではない。
［共有のＡＲＣＰを具えた対称性のフルブリッジ］
【００８４】
各ブリッジノード（Ｖｂ）が互いに等しいが逆方向の電流を有するフルブリッジにおける対称性によれば、幾つかの独特な機能が得られる。第１に、対向するブリッジ電圧は互いに常に等しいが逆方向である為にミッドレールが模倣される。このことは、１つのみのインダクタにより両側に対し同時に強制的な共振ＺＶＳを提供しうることをも意味する。当業者は、共振スイッチとインダクタとの配置順序は、全ての構成要素が直列であるために強制共振に対し無関係であることを分かっており、設計者はスイッチ及び磁気構成要素を特定の仕様に最も適した配列に配置しうる。更なる利点は、対称性の為に、全ての電力スイッチングデバイスが互いに同じである限り、１つのスイッチに関して生じる電力スイッチングデバイスは対向するブリッジ上で対角線的に対向する等価のスイッチにも生じるということである。このことにより、Ｖｇ及びＶｂを低レベル／接地側で検出しうるようにする。その理由は、高レベル側のスイッチ状態を低レベル側のスイッチ状態から推論できる為であり、これによりシステムの複雑性及び費用を低減させる。
［ブリッジレス型ＰＦＣ］
【００８５】
フルブリッジは非対称動作するにも拘らず、本発明は、非対称トポロジーがその半分間で共通の共振インダクタ及び単一の共振スイッチを再使用しうるようにでき、これにより重複を低減するようにすることを示している。
【００８６】
最も簡単な形式のＰＦＣは、前述したミッドレール転流式又はフルレール転流式のいずれかのＡＲＣＰシステムを有するフルブリッジ整流器を用いているが、この整流器はブリッジ整流器の順方向（フォワード）導通損失によるかなり大きな電力損失を加える。図２８及び２９は２つのブリッジレスの代案を示しており、これらの代案はそれぞれ各ＡＣライン内に１つのブースタを設けた２つのブースタとして表している。他のブリッジレスＰＦＣシステムと同様に、逆並列ダイオード（ＭＯＳＦＥＴの場合ボディダイオード）に対し逆の電圧極性を有する電力スイッチのみが切換り、ブースタ動作を実行する。他方のスイッチは逆の負電圧を受けているのと同じ期間中にターンオンされる。さもないと、このスイッチは、通常のブリッジ整流器のようにその逆並列ダイオードを介して導通する。
【００８７】
フルレール転流式又はミッドレール転流式のいずれかのＡＲＣＰと直列のダイオードを用いることにより、双方のエッジはこれらが昇圧に切換った際に同じＡＲＣＰを用いることができ、部品数及び費用を低減させることができる。
［ハードスイッチ及びスイッチングノードの電圧検出］
【００８８】
標準的な実施においては、ＰＳＳによってスイッチング損失を低減させるが完全には排除しない。その理由は、ある程度の有限の導通又はスイッチング損失が常に存在する為である。従って、ある実施例では、スイッチングノード電圧又はスイッチの両端間の他の電圧（例えば、ドレイン‐ソース間電圧）が、スイッチングノード電圧が観察されてその遷移が終了した（例えば、Ｖｂが接地電圧に降下した）際の前の瞬時中に、スイッチの両端間の１５ボルトよりも小さいような、ある所望のしきい値内にあるものと予測された場合に、ＲＳＣ６６はソフトスイッチングが生じるように補正を行う。例えば、観察されたスイッチングノード電圧がその最小検出レベルに降下する直前の時に１４ボルトで生じるスイッチ状態の変化は満足なソフトスイッチであるとみなされる。しかし、１５ボルト以上でのスイッチングはハードスイッチとして認識される。同様に、５ボルトでの、しかしスイッチングノード電圧が既にその最小検出値に達した後のスイッチングは、ボディダイオードの導通損失を生ぜしめたものとみなされる。
【００８９】
所望のしきい値（例えば、１５ボルト）の検出は、監視したスイッチングノード電圧（例えば、Ｖ（ＶｂＦＢ））が所望のしきい値内にある際に低レベルのデジタル値を出力するとともに、この監視した電圧がこの所望のしきい値外にある際に高レベルのデジタル値を出力する比較器により実行しうる。この比較器の出力端は非同期のデジタル回路（図３０〜３２）に結合し、このデジタル回路により、ハードスイッチング又はその他の損失条件が存在する間に比較器の出力が変化するかどうかを検出するようにしうる。換言すれば、非同期のデジタル回路は、スイッチング損失を無視しうるようにする条件が存在する際に、スイッチを作動させるようにするタイミング調整の指示を生じるものである。
【００９０】
図３０は、記録用バッファと組合せたハードスイッチ検出回路の一例を示す。この回路には、信号記録及び解析ブロックＢ１と、非同期論理ユニット（すなわち、このユニットはブロックＢ１内で用いられるＣＬＫによりクロック動作されない）として作用するセット‐リセット（ＲＳ）フリップ・フロップＹ１とが設けられている。非同期論理フリップ・フロップは、ＶｇＦＢの正確な遷移時にＶｂＦＢの状態を自由にゲートし、これによりＶｂＦＢが有しうる如何なる瞬時的な状態の品質をも改善するようにする。これにより、特にハードスイッチ事象の場合に発振しがちないずれかの信号における如何なるデータ破損のおそれをも低減させる。
【００９１】
ブロックＢ１はＰＷＭのエッジ事象時にＹ１をリセットし、これにより、例えば共振パルスが開始する前に正規の遷移が生じない場合に、遷移の初期部分中に生じるおそれのある誤った如何なるトリガをも依然として阻止すると同時にデータ記憶された如何なる古いデータをも除去し、且つＶｂにおける如何なる変化をも不可能とする必要があることを意味するようにする。古いデータを除去した後、Ｙ１はこのＹ１のクロックを非同期的にトリガするＶｇＦＢに応答してＶｂＦＢの状態を自由に捕捉する。
【００９２】
又、ブロックＢ１は同時にＶｇＦＢ、ＶｂＦＢ及びハードスイッチの状態のバッファリングをも達成する。選択した最大時間窓の大きさの終了時に記録は終了する。次いで、ブロックＢ１は、最初に遭遇する出力バッファに基づいて次の出力バッファを設定して次のサイクル中のタイミングパラメータを調整するアルゴリズムを実行する。例えば、ＶｇＦＢ又はハードスイッチのいずれかよりも前にＶｂＦＢが低レベルに降下すると、ＶｂＦＢ及びＶｇＦＢ間の時間差が検出され、例えば、共振パルス幅のパルス幅を減少させるのに用いられる。ＶｂＦＢの最初の低レベルの発生前にＶｇ又はハードスイッチが高レベルなると、ハードスイッチング事象が発生し、共振パルス幅が増大する。共振パルスが選択された最大値に達するとともにソフトスイッチングが依然として生じていない事象では、システムはその安全動作区域から外れた欠陥区域にあるものとみなされ、このシステムでは電流があまりにも大きくてＺＶＳが所定のシステム電圧及び最大許容共振充電時間に許容されなくなる。
【００９３】
ある実施例では、ブロックＢ１及びＹ１をＲＳＣ６６の回路内に含める。他の実施例では、ＲＳ（セット‐リセット）フリップ・フロップＹ１をＸ２のようなゲートドライバ内に含める。従って、フリップ・フロップ又はその他のハードスイッチング検出回路をスイッチの付近に位置させて、ハードスイッチング検出回路がＲＳＣ６６にハードスイッチングを表すデジタル信号（Ｖ（ハードスイッチ））を与えるようにする。
【００９４】
ある実施例では、電圧の変化率（例えば、dＶｂ／dｔ、dＶｇ／dｔ等）を監視して、更なる情報を提供する急激な変化を検出するようにしうる。この追加の情報は少なくとも２つの可能性で用いることができる。すなわち、ハードスイッチングを検出するのにこの情報を用いたり、共振タンクが実際に不充分な電流を供給し、これによりスイッチングノードの電圧の状態を完全に遷移させるようにしているか否かを特徴づけるのにこの情報を用いたりすることができる。これらの２種類の使用例は次の２つのパラグラフで示す通りである。
【００９５】
第１に、Ｖブリッジ又はＶｂのようなスイッチングノードにおける以外のノードにおける電圧を検知することによりハードスイッチングを検出しうる。例えば、ハードスイッチングはスイッチの制御端子（例えば、ＭＯＳＦＥＴのゲート）にスプリアスノイズ（例えば、リンギング）をも生じ、これを用いてハードスイッチング事象を検出することができる。スイッチのターンオン時間中のＶｇにおけるプラトー又はディップによってもハードスイッチ事象を表すことができる。このような場合には、ハードスイッチングを検出する目的でＶ（Ｖブリッジ）を直接監視することもなくタイミングを調整しうる。
【００９６】
第２に、タンク電流が不充分な場合、すなわち強制共振中にスイッチングノードから出る電流が不充分である場合、スイッチングノード電圧が最初に降下するが、実際には続いてその所望のソフトスイッチングしきい値に達する前に再び上昇し始める。このＶｂにおける（しきい値をトリガしない）降下に続く上昇パターンは、ある実施例においては、他の形態の検出可能なハードスイッチング事象である。
【００９７】
当業者は、本発明の基本原理から逸脱することなく上述した実施例の細部に多くの変更を行うことができることを理解するであろう。例えば、３相インバータは前述した３つのハーフブリッジから構成しうる。又、ＡＲＣＰは共振スイッチングデバイスに対しＭＯＳＦＥＴを用いることができるが、他のスイッチングデバイスを用いることができる。従って、本発明の範囲は本発明の特許請求の範囲によってのみ決定されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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