(57)【特許請求の範囲】
【請求項１】
フレームと、その一主面が前記フレーム上にフリップチップ実装される半導体チップと、前記半導体チップの前記一主面と対向する他の主面上に積層して固着されるＩＣチップと、前記半導体チップと前記ＩＣチップとを電気的に接続する金属ワイヤと、前記フレーム、前記半導体チップ、前記ＩＣチップ及び前記金属ワイヤを封止するパッケージとを備え、
前記パッケージはその長手方向にて対向する２つの側面を有し、
前記半導体チップには第１のトランジスタと第２のトランジスタとが形成され、前記半導体チップは、前記一主面側に形成された前記第１のトランジスタのソース電極及びゲート電極と、前記一主面側に形成された前記第２のトランジスタのソース電極及びゲート電極と、前記他の主面側に形成された前記第１のトランジスタ及び前記第２のトランジスタの共通のドレイン電極と、を有し、
前記第１のトランジスタの前記ゲート電極は前記パッケージの一方の前記側面側に配置され、前記第２のトランジスタの前記ゲート電極は前記パッケージの他方の前記側面側に配置され、
前記第１のトランジスタの前記ソース電極がフリップチップ実装された前記フレームは前記パッケージの前記他方の側面から露出し、前記第２のトランジスタの前記ソース電極がフリップチップ実装された前記フレームは前記パッケージの前記一方の側面から露出し、
前記第１のトランジスタの前記ソース電極及び前記第２のトランジスタの前記ソース電極は、それぞれ前記半導体チップの長手方向に沿って長辺を有するように形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタの前記ゲート電極と電気的に接続する前記金属ワイヤは、前記第１のトランジスタの前記ゲート電極と前記パッケージの前記一方の側面との間の前記フレームと接続し、
前記第２のトランジスタの前記ゲート電極と電気的に接続する前記金属ワイヤは、前記第２のトランジスタの前記ゲート電極と前記パッケージの前記他方の側面との間の前記フレームと接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタの前記ゲート電極と前記半導体チップの長手方向に並んで配列される前記第１のトランジスタの前記ソース電極と、
前記第２のトランジスタの前記ゲート電極と前記半導体チップの長手方向に並んで配列される前記第２のトランジスタの前記ソース電極と、を有し、
前記第１のトランジスタの前記ゲート電極及び前記ソース電極と前記第２のトランジスタの前記ゲート電極及び前記ソース電極とは、前記半導体チップの中心点に対して回転対称に配置されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
請求項１から請求項３のいずれか１項に記載の前記半導体装置の前記パッケージが、携帯機器の二次電池の保護回路基板上に実装され、
前記パッケージの長手方向は前記保護回路基板の長手方向に沿って配設され、
前記保護回路基板の短手方向は前記携帯機器の筐体の厚み方向に沿って配設されることを特徴とする携帯機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチップが内蔵されたパッケージであり、フリップチップ実装を用いることでオン抵抗値を低減しつつ、パッケージサイズの小型化や薄型化を実現する半導体装置及びそれを用いた携帯機器に関する。
【背景技術】
【０００２】
従来の充電保護装置に用いられる半導体装置として、図６に示す構造が知られている。図示の如く、樹脂パッケージ１０１には、充電制御用スイッチとしてのＦＥＴ１０２（以下、「充電用ＦＥＴ１０２」と呼ぶ。）と、放電制御用スイッチとしてのＦＥＴ１０３（以下、「放電用ＦＥＴ１０３」と呼ぶ。）と、保護ＩＣ１０４とが内蔵されている。点線１０５にて示すラインが樹脂パッケージ１０１の外周ラインであり、１パッケージ構造が実現されている。
【０００３】
充電用ＦＥＴ１０２のドレイン電極がリードフレーム１０６のダイパッド１０７上に銀ペーストを介して固着されている。そして、充電用ＦＥＴ１０２のソース電極１０８とゲート電極１０９がワイヤ１１０を介してリードフレーム１０６のインナーリード１０７と電気的に接続している。
【０００４】
放電用ＦＥＴ１０３及び保護ＩＣ１０４も充電用ＦＥＴ１０２と同様に、リードフレーム１０６上に固着され、ワイヤ１１０を介してインナーリード１０７と電気的に接続している（例えば、特許文献１参照。）。
【０００５】
また、従来の複数のパワーＭＯＳＦＥＴが内蔵された半導体装置として、図７に示す構造が知られている。図示の如く、２つのＭＯＳＦＥＴ１２１、１２２が、リードフレームの搭載部１２３上面に固着され、搭載部１２３はパッケージ１２４の一側面側から４つのドレイン端子１２５として外部へ導出している。また、リードフレームには搭載部１２３と離間したゲート端子１２６、１２７及びソース端子１２８、１２９が形成され、ドレイン端子１２５が導出するパッケージ１２４側面と反対側の側面からそれぞれ外部へ導出している。
【０００６】
ＭＯＳＦＥＴ１２１のソース電極１３０とソース端子１２８とは３本のボンディングワイヤ１３１にて電気的に接続し、ＭＯＳＦＥＴ１２２のソース電極１３２とソース端子１２９とは３本のボンディングワイヤ１３３にて電気的に接続している。図示したように、ソース電極１３０、１３２に対し、それぞれ複数本のボンディングワイヤ１３１、１３３を用いることで大電流化を実現している（例えば、特許文献２参照。）。
【０００７】
また、従来のＭＯＳＦＥＴが内蔵された半導体装置として、図８に示す構造が知られている。図示の如く、パワーＭＯＳＦＥＴが形成されたシリコンチップ１４１の主面には、ソースパッド（ソース電極）１４２とゲートパッド（ゲート電極）１４３が形成され、その裏面には、ドレインパッド（図示せず）が形成されている。そして、シリコンチップ１４１は、Ａｇペーストを介してダイパッド部１４４の上面に接合され、ダイパッド部１４４と連続するドレイン用の４本のリード１４５が樹脂パッケージ１４６の１側面側から外部へ導出している。
【０００８】
シリコンチップ１４１のソースパッド１４２とソース用のリード１４８とはＡｌリボン１４７によって電気的に接続し、オン抵抗値の低減を実現している。そして、ソース用の３本のリード１４８が、リード１４５が導出する側面と反対側の樹脂パッケージ１４６の側面側から外部へ導出している。シリコンチップ１４１のゲートパッド１４３とリードフレームとはＡｌワイヤ１４９にて電気的に接続し、ゲート用のリード１５０が樹脂パッケージ１４６の１側面側から外部へ導出している（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１１７３６号公報
【特許文献２】特開２００９−３８１３８号公報
【特許文献３】特開２０１３−１６８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
近年、携帯電話機やスマートフォン等の携帯機器の小型化や薄型化に伴い、その内部に使用される電子部品の小型化や薄型化も要求されている。その為、電子部品の大電流化に対応しつつ、オン抵抗値の低減やパッケージサイズの小型化や薄型化を実現する必要性がある。
【００１１】
図６に示す半導体装置はリチウムイオン電池等の二次電池の保護装置に用いられる。そして、充電用ＦＥＴ１０２、放電用ＦＥＴ１０３及び保護ＩＣ１０４がリードフレーム１０６上面に並べて配列され、１パッケージ化が成されているが、チップ同士の積層構造を用いておらず、これ以上の樹脂パッケージの小型化を図ることが難しいという問題がある。
【００１２】
また、図６に示す半導体装置では、大電流が流れる充電用ＦＥＴ１０２のソース電極１０８や放電用ＦＥＴ１０３のソース電極１１１に対してワイヤ１１０が接続される構造のため、オン抵抗値の低減が図り難いという問題がある。
【００１３】
ここで、図７及び図８に示す半導体装置では、ＩＣチップは内蔵されていないが、図７に示すように、大電流化に対応するため太線ワイヤ１３１、１３３を複数本用いる構造が知られている。一方、太線ワイヤ１３１、１３３を複数本用いる構造ではオン抵抗値の低減が図り難く、図８に示すように、Ａｌリボン１４７を用いることで、大電流化に対応しつつ、オン抵抗値や接続抵抗値の低減を図る構造も知られている。
【００１４】
以上より、図６に示す半導体装置において、Ａｌリボンを用いることで、大電流化に対応し、オン抵抗値を下げることも考えられるが、Ａｌリボンは大電流化等に対応するため、通常、ソース電極１０８、１１１のほぼ全面に渡り固着される構造となる。この構造により、充電用ＦＥＴ１０２及び放電用ＦＥＴ１０３上面に保護ＩＣ１０４を積層させることはスペースの観点から難しく、Ａｌリボンを用いる構造では樹脂パッケージの小型化を図ることが難しいという問題がある。
【００１５】
また、上記携帯機器の薄型化に伴い、その携帯機器のパッケージ内に収納される回路基板、例えば、リチウムイオン電池等の二次電池の充放電のバッテリーマネージメントを行う保護回路基板のサイズは、その携帯機器の厚さにより制限を受けている。そのため、その保護回路基板上に実装される電子部品のサイズも制限を受け、そのサイズの制限内にて素子特性を最大にし、上記オン抵抗値の低減を実現するため、半導体チップの電極のレイアウトやフレームのレイアウトによる工夫も求められている。
【００１６】
本発明は、上記事情に鑑みてなされたものであり、１パッケージ内に複数のチップを内蔵する構造において、フリップチップ実装を用い、オン抵抗値を低減しつつ、パッケージサイズの小型化や薄型化を実現する半導体装置及びそれを用いた携帯機器を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、フレームと、その一主面が前記フレーム上にフリップチップ実装される半導体チップと、前記半導体チップの前記一主面と対向する他の主面上に積層して固着されるＩＣチップと、前記半導体チップと前記ＩＣチップとを電気的に接続する金属ワイヤと、前記フレーム、前記半導体チップ、前記ＩＣチップ及び前記金属ワイヤを封止するパッケージとを備え、前記パッケージはその長手方向にて対向する２つの側面を有し、前記半導体チップには第１のトランジスタと第２のトランジスタとが形成され、前記一主面側に形成された前記第１のトランジスタのゲート電極は前記パッケージの一方の前記側面側に配置されていることを特徴とする。
【００１８】
また、本発明の半導体装置は、前記第１のトランジスタのゲート電極がフリップチップ実装された前記フレームは前記長手方向に延在し前記パッケージの一方の側面から露出し、前記第２のトランジスタのゲート電極がフリップチップ実装された前記フレームは前記長手方向に延在し前記パッケージの他方の側面から露出していることを特徴とする。
【００１９】
また、本発明の半導体装置は、前記第１のトランジスタのゲート電極と電気的に接続する前記金属ワイヤは、前記第１のトランジスタのゲート電極と前記パッケージの一方の側面との間の前記フレームと接続し、前記第２のトランジスタのゲート電極と電気的に接続する前記金属ワイヤは、前記第２のトランジスタのゲート電極と前記パッケージの他方の側面との間の前記フレームと接続していることを特徴とする。
【００２０】
また、本発明の半導体装置は、前記半導体チップは前記一主面側に形成された前記第１のトランジスタのソース電極と、前記一主面側に形成された前記第２のトランジスタのソース電極と、前記他の主面側に形成された前記第１及び前記第２のトランジスタの共通のドレイン電極とを有し、前記第１のトランジスタのソース電極がフリップチップ実装された前記フレームは前記パッケージの一方の側面から露出し、前記第２のトランジスタのソース電極がフリップチップ実装された前記フレームは前記パッケージの他方の側面から露出していることを特徴とする。
【００２１】
また、本発明の半導体装置は、前記第１のトランジスタの前記ゲート電極と前記半導体チップの長手方向に並んで配列される前記第１のトランジスタのソース電極と、前記第２のトランジスタの前記ゲート電極と前記半導体チップの長手方向に並んで配列される前記第２のトランジスタのソース電極とを有し、前記第１のトランジスタの前記ゲート電極及び前記ソース電極と前記第２のトランジスタの前記ゲート電極及び前記ソース電極とは、前記半導体チップの中心点に対して回転対称に配置されていることを特徴とする。
【００２２】
また、本発明の携帯機器は、前記半導体装置のパッケージが、携帯機器の二次電池の保護回路基板上に実装され、前記パッケージの長手方向は前記保護回路基板の長手方向に沿って配設され、前記保護回路基板の短手方向は前記携帯機器の筐体の厚み方向に沿って配設されることを特徴とする。
【発明の効果】
【００２３】
本発明の半導体装置では、フレーム上に半導体チップがフリップチップ実装され、半導体チップ上面に半導体チップを制御するＩＣチップが積層されている。半導体チップとＩＣチップとは金属ワイヤにより電気的に接続している。そして、半導体チップの２つのゲート電極が、パッケージの長手方向にて対向する側面近傍に配設され、上記ゲート電極とフリップチップ実装されたフレームがパッケージの上記２側面から露出している。この構造により、半導体チップサイズは、パッケージサイズに対して最大化することができ、モジュールとしての素子特性を高性能化することができる。
【００２４】
また、本発明の半導体装置では、半導体チップの２つのゲート電極が、パッケージの上記２側面側に配置され、上記ゲート電極とフリップチップ実装されたフレームがパッケージの長手方向へと延在している。そして、上記金属ワイヤが長手方向に延在するフレーム上に接続することで、半導体チップサイズは、パッケージの短手方向に対して最大化することができる。
【００２５】
また、本発明の半導体装置では、半導体チップサイズは、パッケージサイズに対して最大化することができる。
【００２６】
また、本発明の半導体装置では、半導体チップに２つのＭＯＳＦＥＴが形成され、それぞれのソース電極とゲート電極とが半導体チップの中心点に対して回転対称に配置されている。この構造により、半導体チップが、フレームに対して正しい位置から１８０°回転した状態にて実装された場合でも動作し、実装ミスによる歩留りが改善される。
【００２７】
また、本発明の携帯機器では、小型化された上記パッケージが、薄型化された筐体内に収納される二次電池の保護回路基板に対して実装されている。この構造により、消費電力を抑え、長時間の使用が可能となる携帯機器を実現することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態の半導体装置の内部構造を説明する平面図である。
【図２】本発明の一実施形態の半導体装置に内蔵される半導体チップを説明する（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明の一実施形態の半導体装置の内部構造を説明する（Ａ）断面図、（Ｂ）断面図である。
【図４】本発明の一実施形態の（Ａ）半導体装置の内部構造を説明する平面図であり、（Ｂ）半導体装置に内蔵される半導体チップを説明する平面図であり、（Ｃ）半導体装置に用いられるフレームを説明する平面図である。
【図５】本発明の一実施形態の半導体装置が用いられる携帯機器を説明する図であり、（Ａ）携帯機器の筐体を説明する斜視図であり、（Ｂ）回路図であり、（Ｃ）携帯機器の二次電池の保護回路基板を説明する平面図であり、（Ｄ）携帯機器の二次電池の保護回路基板を説明する平面図である。
【図６】従来の半導体装置の内部構造を説明する平面図である。
【図７】従来の半導体装置の内部構造を説明する平面図である。
【図８】従来の半導体装置の内部構造を説明する平面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の一実施形態に係る半導体装置を図面に基づき詳細に説明する。尚、一実施形態の説明の際には、同一の部材には原則として同一の符番を用い、繰り返しの説明は省略する。
【００３０】
図１は、半導体装置のパッケージの内部構造を説明する平面図である。図２（Ａ）は、半導体装置に内蔵される半導体チップを説明する平面図であり、図２（Ｂ）は、図２（Ａ）に示す半導体チップのＢ−Ｂ線方向の部分断面図である。図３（Ａ）は、図１に示す半導体装置のＡ−Ａ線方向の断面を説明する断面図であり、図３（Ｂ）は、図１に示す半導体装置のＡ−Ａ線方向の断面であり、変形例を説明する断面図である。
【００３１】
図１に示す如く、本実施の形態の半導体装置１は、一点鎖線にて示すパッケージ２の２つの側面２Ａ、２Ｂから外部へ６ピンのリード３、４、５、６、７、８が導出する構造となっている。そして、パッケージ２のサイズは、例えば、紙面Ｘ軸方向（パッケージの長手方向）の幅が５ｍｍであり、紙面Ｙ軸方向（パッケージの短手方向）の幅が２ｍｍである。尚、本実施の形態では、半導体装置１は６ピン構造にて説明するが、この構造に限定するものではなく、８ピン構造等、適宜、設計変更が可能である。また、パッケージサイズも、適宜、設計変更が可能である。
【００３２】
フレーム９は、ＣｕまたはＦｅ−Ｎｉ合金等の金属から成り、その表面にはＮｉ−Ｐｄ−Ａｕ等のめっきが施されている。フレーム９は、半導体チップ１０のソース電極２５、２７（図２（Ａ）参照）とフリップチップ実装されるソース端子１１、１２と、半導体チップ１０のゲート電極２６、２８（図２（Ａ）参照）とフリップチップ実装されるゲート端子１３、１４と、ＩＣチップ１５の電極パッド（図示せず）と金属ワイヤ２１、２２を介して接続される電源端子としてのＶＤＤ端子１６及びＶＭ端子１７とを有している。
【００３３】
ソース端子１１、１２は、パッケージ２の中央領域にて紙面Ｙ軸方向に沿って分割され、それぞれ紙面Ｘ軸方向へと延在している。ソース端子１１、１２は、半導体チップ１０のソース電極２５、２７（図２（Ａ）参照）とフリップチップ実装され、半導体チップ１０の大部分が固着され、ダイパッドとしての役割も果たしている。
【００３４】
そして、ソース端子１１、１２のパッケージ２の２つの側面２Ａ、２Ｂから外部へ導出する部分が、ソース電極用のリード４、７として用いられている。図示したように、リード４、７の幅が広く形成されることで、配線部分でのオン抵抗値が低減され、大電流にも対応することが可能となる。
【００３５】
ゲート端子１３、１４は、パッケージ２の紙面左上または紙面右上からそれぞれ紙面Ｘ軸方向へと延在している。ゲート端子１３、１４は、半導体チップ１０のゲート電極２６、２８（図２（Ａ）参照）とフリップチップ実装される。そして、ゲート端子１３、１４のパッケージ２の２つの側面２Ａ、２Ｂから外部へ導出する部分が、ゲート電極用のリード３、６として用いられている。
【００３６】
図示したように、ゲート端子１３、１４は、紙面Ｘ軸方向へと直線状に延在し、パッケージ２の２つの側面２Ａ、２Ｂから導出している。そして、金属ワイヤ１８、１９はＩＣチップ１５の電極パッドから略紙面Ｘ軸方向へと延在し、半導体チップ１０の端部と側面２Ａ、２Ｂとの間のゲート端子１３、１４と電気的に接続している。
【００３７】
この構造により、ゲート端子１３、１４及びゲート電極用のリード３、６が、半導体チップ１０の端部よりも紙面Ｙ軸方向の外側に延在するスペースを考慮する必要がない。そして、紙面Ｙ軸方向において、半導体チップ１０の幅がパッケージ２の幅に対して最大限広げることが可能となり、チップサイズの縮小化に起因する半導体チップ１０の素子特性の悪化が防止される。言い換えると、半導体チップ１０の素子特性は、パッケージ２のサイズに対して最大限に高性能化されることが可能となる。
【００３８】
また、リード３〜８がパッケージ２の２つの側面２Ａ、２Ｂから導出する構造となることで、金属ワイヤ２０、２１、２２もＩＣチップ１５の電極パッドから略紙面Ｘ軸方向へと延在している。図示したように、ＩＣチップ１５と半導体チップ１０とを電気的に接続する金属ワイヤ１８〜２２が、欧文字の略Ｘ字形状に配設されている。そして、金属ワイヤ１８〜２２同士が交差することなく、パッケージ２の薄型化が実現されている。
【００３９】
図２（Ａ）に示す如く、半導体チップ１０には２つの、例えば、Ｎチャネル型ＭＯＳＦＥＴ２３、２４が形成され、その主面にはそれぞれソース電極２５、２７と、ゲート電極２６、２８とが形成されている。例えば、ＭＯＳＦＥＴ２３、２４は、紙面左右方向に区分して配置され、ＭＯＳＦＥＴ２３のゲート電極２６は半導体チップ１０の紙面右側上端部近傍に配置され、ＭＯＳＦＥＴ２４のゲート電極２８は半導体チップ１０の紙面左側上端部近傍に配置されている。
【００４０】
図１を用いて上述したように、半導体チップ１０はフレーム９（図１参照）に対してフリップチップ実装されるが、ゲート電極２６、２８が半導体チップ１０の紙面Ｘ軸方向の両端部近傍に配置されることで、ゲート電極用のリード３、６（図１参照）がパッケージ２（図１参照）の２つの側面２Ａ、２Ｂ（図１参照）から外部へ導出する構造が実現される。
【００４１】
上記リード配置により、紙面Ｙ軸方向において、半導体チップ１０は幅広く形成されることで、ソース電極２５、２７も幅広く形成され、半導体チップ１０に形成されるセル数も多く形成されている。そして、二次電池用の保護回路基板は、スマートフォン等の携帯機器内の狭いスペースに配置されるためそのサイズに制限があるが、その保護回路基板に対してＭＯＳＦＥＴ２３、２４のサイズを出来る限り大きくすることで、モジュールとしての特性を高性能化することが可能となる。
【００４２】
また、それぞれのＭＯＳＦＥＴ２３、２４において、ゲート電極２６、２８と半導体チップ１０の側面１０Ａ、１０Ｂまでの離間距離ａが、ゲート電極２６、２８とソース電極２５、２７までの離間距離ｂよりも短くなる。
【００４３】
この構造により、半導体チップ１０がフレーム９にフリップチップ実装された際に、ゲート電極２６、２８とソース電極２５、２７とが半田によりショートし難い構造となる。更には、ゲート電極２６、２８が、出来る限り半導体チップ１０の側面１０Ａ、１０Ｂ近傍に配置されることで、ソース電極２５、２７が大きく配置され、配線でのオン抵抗値が低減され、大電流に対応することが可能となる。
【００４４】
同様に、ゲート電極２６、２８と半導体チップ１０の側面１０Ｃまでの離間距離ｃが、ソース電極２５、２７間の離間距離ｄよりも短くなる。この構造により、紙面Ｘ軸方向では、ソース電極２５、２７間が半田によりショートし難い構造となる。その一方、紙面Ｙ軸方向では、ソース電極２５、２７が大きく配置され、配線でのオン抵抗値が低減され、大電流に対応することが可能となる。
【００４５】
尚、図示したように、ソース電極２５、２７及びゲート電極２６、２８は、そのコーナー部が曲面形状として形成されている。上述したように、半導体チップ１０はフレーム９にフリップチップ実装されるが、半田が上記電極２５〜２８のコーナー部にて応力集中し難い構造となり、半田にクラックが入る等、実装不良を招き難い構造が実現されている。
【００４６】
図２（Ｂ）に示す如く、半導体チップ１０は、例えば、Ｎ型の半導体基板２９上にＮ型のエピタキシャル層３０が積層され、半導体基板２９及びエピタキシャル層３０には２つのＭＯＳＦＥＴ２３、２４が形成されている。ＭＯＳＦＥＴ２３、２４は、半導体チップ１０の中央領域にて一定距離離間して形成されることで電気的に分離し、半導体基板２９の裏面側に共通のドレイン電極３１が形成されている。
【００４７】
ドレイン電極３１は、ＡｌやＡｌ合金を主体とした金属層が積層構造として形成され、例えば、１０〜２０μｍ程度の厚みを有し、その膜厚を厚くすることで、配線でのオン抵抗値が低減され、大電流に対応することが可能となる。そして、ドレイン電極３１を共通化することで、電流経路を短くでき、高集積化により動作領域も増大させることができる。
【００４８】
エピタキシャル層３０には、複数のＰ型のバックゲート領域３２が形成され、バックゲート領域３２に対してＮ型のソース領域３３、トレンチを介したゲート電極３４、ゲート酸化膜３５が形成されている。エピタキシャル層３０には、上記構成の複数のセル領域が形成されている。そして、エピタキシャル層３０上面には、絶縁層として、例えば、ＴＥＯＳ膜３６、ＳｉＮ膜３７、ＰＩ膜３８が形成されている。
【００４９】
また、エピタキシャル層３０上面には、ＡｌやＡｌ合金等の金属層から形成されるソース電極２５、２７及びゲート電極２６、２８（図示せず）が形成されている。図２（Ａ）に示すように、上記絶縁層が部分的に開口され、ソース電極２５、２７及びゲート電極２６、２８（図示せず）が半導体チップ１０の主面側へ露出している。そして、露出したソース電極２５、２７及びゲート電極２６、２８（図示せず）を被服するようにＵＢＭ層３９が形成されている。ＵＢＭ層３９としては、例えば、Ｎｉ−Ｐｄ−Ａｕ層である。
【００５０】
図３（Ａ）に示す如く、絶縁層４０がフレーム９を被覆するように塗布され、開口部４１、４２がエッチングにより絶縁層４０に形成されている。開口部４１、４２は、半導体チップ１０のソース電極２５、２７に対応して配置され、開口部４１、４２の形状はソース電極２５、２７の形状と相似形となっている。具体的には、図２（Ａ）に示すように、ソース電極２５、２７の形状が略欧文字のＬ字形状であり、開口部４１、４２の形状も略欧文字のＬ字形状となっている。
【００５１】
図示したように、開口部４１、４２の開口幅ｅは、ソース電極２５、２７の幅ｆよりも、若干、広い形状となっている。そして、開口部４１、４２のソース端子１１、１２上面に半田ペーストがスクリーン印刷され、半導体チップ１０がフリップチップ実装され、リフロー工程が施される。尚、半田ペーストに替えて銀ペーストを用いる場合でも良い。
【００５２】
上記開口幅ｅが電極幅ｆより広くなることで、半田４３、４４の硬化形状が、フレーム９側が幅広になり、半導体チップ１０がフレーム９上に安定した状態にて固着されている。そして、半田４３、４４が安定した形状に硬化することで、応力集中によるクラックが半田４３、４４に発生することが抑止され、接続不良の発生が防止される。
【００５３】
尚、図示していないが、絶縁層４０にはゲート電極２６、２８に対応した開口部も形成され、その開口形状もゲート電極２６、２８の形状と相似形であり、若干、ゲート電極２６、２８よりも大きい形状となる。
【００５４】
ＩＣチップ１５は、半導体チップ１０のドレイン電極３１上面に絶縁性接着フィルム４５を介して固着されている。ＩＣチップ１５と半導体チップ１０とは、絶縁性接着フィルム４５により電気的に絶縁されている。そして、ＩＣチップ１５の電極パッド（図示せず）とソース端子１１とは金属ワイヤ２０を介して電気的に接続している。尚、半導体チップ１０のドレイン電極３１は露出した状態であるが、金属ワイヤ２０はドレイン電極３１と接触しないように形成されている。
【００５５】
パッケージ２は、例えば、エポキシ系の封止樹脂等により、フレーム９、半導体チップ１０、ＩＣチップ１５、金属ワイヤ２０等を封止している。図示したように、ソース端子１１、１２はパッケージ２の裏面側から露出し、ソース電極用のリード４、７はパッケージ２の側面２Ａ、２Ｂから外部へと導出している。
【００５６】
上述したように、半導体チップ１０では、主電流が流れるソース電極２５、２７はフレーム９に対してフリップチップ実装され、同様に、主電流が流れるドレイン電極３１は金属層の膜厚を厚くすることで、それぞれオン抵抗値の低減が実現されている。また、ＩＣチップ１５は半導体チップ１０のコントロールＩＣであり、半導体チップ１０とＩＣチップ１５間は小電流が流れる。そのため、特に、オン抵抗値を考慮する必要性が少なく金属ワイヤ１８〜２２が用いられている。
【００５７】
この構造により、半導体装置１では、金属リボンを用いることなくオン抵抗値の低減が図れ、発熱量の低減による大電流化や消費電力の低減も実現されている。また、金属リボンを用いない構造とすることで、パッケージサイズの小型化も実現されている。
【００５８】
図３（Ｂ）では、図３（Ａ）に示した構造の変形例を示している。図示したように、絶縁性接着フィルム４５が、半導体チップ１０のドレイン電極３１の全面を被覆し、絶縁性接着フィルム４５上面にＩＣチップ１５が固着されている。そして、ＩＣチップ１５の電極パッド（図示せず）とソース端子１１とは金属ワイヤ２０を介して電気的に接続している。
【００５９】
このとき、金属ワイヤ２０は、ＩＣチップ１５の電極パッド上にボールボンディングされた後、一度、絶縁性接着フィルム４５上面にて屈曲し、ソース端子１１上面にステッチボンディングされている。この構造により、金属ワイヤ２０のワイヤーループ高さを低くすることができ、パッケージ２の薄膜化が実現される。そして、金属ワイヤ２０は、絶縁性接着フィルム４５と接触しているか、絶縁性フィルム４５近傍に位置しており、ソース電極２５とドレイン電極３１とがショートすることはない。
【００６０】
特に、二次電池の保護回路基板上に実装されるパッケージ２のように、紙面Ｘ軸方向に幅広に形成されるパッケージ２では、金属ワイヤ２０がドレイン電極３１の端部との接触を避けるために、図３（Ａ）に示すように金属ワイヤ２０のループ頂が高くなる傾向にある。そこで、金属ワイヤ２０の形状を図３（Ｂ）に示す形状とすることで、金属ワイヤ２０のループ頂を低くすることができ、パッケージ２の薄型化が実現され易くなる。また、パッケージ２の長さに応じて、金属ワイヤ２０は絶縁性フィルム４５上面にて複数回接触してループする形状でも良い。
【００６１】
尚、図３（Ｂ）に示すその他の構成要素の構造は、図３（Ａ）にて説明した構造と同様であり、ここではその説明を省略する。
【００６２】
また、図３（Ａ）及び（Ｂ）の説明では、絶縁層４０に開口部４１、４２を設ける場合について説明したが、この場合に限定するものではない。例えば、絶縁層４０を用いることなく、開口部４１、４２の形状と同形状の溝をフレーム９に形成し、半田の流れを防止出来る構造であれば良い。
【００６３】
また、開口部４１、４２の開口幅ｅがソース電極２５、２７の幅ｆより広い場合について説明したが、この場合に限定するものではない。例えば、開口幅ｅと幅ｆとが同じ広さの場合には半田４３、４４の硬化形状が樽形状となり、この場合にも半田に応力が集中し難い構造を実現できる。
【００６４】
次に、上述した半導体装置の変形例として、リードフレーム形状及び半導体チップの別の実施形態を図４（Ａ）〜図４（Ｃ）に基づき詳細に説明する。
【００６５】
図４（Ａ）は、半導体装置の内部構造を説明する平面図であり、図４（Ｂ）は、図４（Ａ）に示す半導体装置に内蔵される半導体チップを説明する平面図である。
【００６６】
図４（Ａ）に示す如く、半導体装置５１は、一点鎖線にて示すパッケージ５２の２つの側面５２Ａ、５２Ｂから露出するソース端子５３、５５及び電源端子としてのＶＭ端子５４、ＶＤＤ端子５６が露出する構造となっている。そして、ゲート端子５７、５８は、パッケージ５２の２つの側面５２Ａ、５２Ｂから露出しないが、パッケージ５２の裏面（図示せず）から露出する構造となっている。
【００６７】
尚、各端子５３〜５６の一部がパッケージ５２から露出した露出面は、実質、側面５２Ａ、５２Ｂと同一面を形成し、外部パターンと接続するアウターリードとして機能している。同様に、ゲート端子５７、５８の一部がパッケージ５２から露出した露出面は、実質、パッケージ５２の裏面と同一面を形成し、外部パターンと接続するアウターリードとして機能している。
【００６８】
パッケージ５２のサイズは、例えば、紙面Ｘ軸方向（パッケージの長手方向）の幅が５ｍｍであり、紙面Ｙ軸方向（パッケージの短手方向）の幅が２ｍｍである。尚、本実施の形態では、６ピン構造にて説明するが、この構造に限定するものではなく、８ピン構造等、適宜、設計変更が可能である。
【００６９】
フレーム５９は、ＣｕまたはＦｅ−Ｎｉ合金等の金属から成り、その表面にはＮｉ−Ｐｄ−Ａｕ等のめっきが施されている。フレーム５９は、半導体チップ６０のソース電極６９、７１（図４（Ｂ）参照）とフリップチップ実装されるソース端子５３、５５と、半導体チップ６０のゲート電極７０、７２（図４（Ｂ）参照）とフリップチップ実装されるゲート端子５７、５８と、ＩＣチップ６１の電極パッド（図示せず）と金属ワイヤ６２、６３を介して接続されるＶＭ端子５４及びＶＤＤ端子５６とを有している。
【００７０】
ソース端子５３、５５は、パッケージ５２の中央領域にて紙面Ｘ軸方向に沿って分割され、それぞれ紙面Ｘ軸方向へと延在している。ソース端子５３、５５は、半導体チップ６０のソース電極６９、７１とフリップチップ実装され、半導体チップ６０の大部分が固着され、ダイパッドとしての役割も果たしている。
【００７１】
ゲート端子５７、５８は、パッケージ５２の紙面左上コーナー部近傍または紙面右下のコーナー部近傍に配置されている。ゲート端子５７、５８は、半導体チップ６０のゲート電極７０、７２とフリップチップ実装されている。
【００７２】
ゲート端子５７、５８は、例えば、略欧文字の略Ｌ字形状であり、その一端が２つの側面５２Ａ、５２Ｂ近傍に配置され、その一部が紙面Ｘ軸方向に延在している。ゲート端子５７、５８は、半導体チップ６０よりも２つの側面５２Ａ、５２Ｂ側へ配置される領域を有し、その領域に対し金属ワイヤ６４、６５が電気的に接続している。
【００７３】
この構造により、紙面Ｙ軸方向において、半導体チップ６０の幅がパッケージ５２の幅に対して最大限広げることが可能となり、チップサイズの縮小化に起因する半導体チップ６０の素子特性の悪化が防止される。言い換えると、半導体チップ６０の素子特性は、パッケージ５２のサイズに対して最大限に高性能化されることが可能となる。
【００７４】
また、図示したように、ＩＣチップ６１と半導体チップ６０とを電気的に接続する金属ワイヤ６２〜６６が、略欧文字のＸ字形状に配設されている。そして、金属ワイヤ６２〜６６同士が交差することなく、パッケージ６２の薄型化が実現されている。
【００７５】
図４（Ｂ）に示す如く、半導体チップ６０には２つの、例えば、Ｎチャネル型ＭＯＳＦＥＴ６７、６８が形成され、その主面にはそれぞれソース電極６９、７１と、ゲート電極７０、７２とが形成されている。例えば、ＭＯＳＦＥＴ６７、６８は紙面上下方向に区分して配置され、ＭＯＳＦＥＴ６７のゲート電極７０は半導体チップ６０の紙面右側上端部近傍に配置され、ＭＯＳＦＥＴ６８のゲート電極７２は半導体チップ６０の紙面左側下端部近傍に配置されている。
【００７６】
図示したように、半導体チップ６０の一主面では、ソース電極６９、７１及びゲート電極７０、７２が、半導体チップ６０の中心点６０Ａに対して回転対称に配置されている。この構造により、半導体チップ６０がフレーム５９に実装される際、正しい位置から１８０°回転した状態にて実装された場合でも、半導体チップ６０内には２つのＮチャネル型のＭＯＳＦＥＴ６７、６８であり、動作不良を起こすこともなく、実装ミスによる歩留りが改善される。
【００７７】
また、ソース電極６９、７１が紙面Ｘ軸方向に幅広く形成され、ＭＯＳＦＥＴ６７、６８同士の対向領域も幅広く形成されている。この構造により、半導体チップ６０内の電流経路が短くなり、電流が流れる接合面積も増加し、半導体チップ６０のオン抵抗特性が向上される。
【００７８】
また、二次電池用の保護回路基板は、スマートフォン等の携帯機器内の狭いスペースに配置されるためそのサイズに制限があるが、その保護回路基板に対してＭＯＳＦＥＴ６７、６８のサイズを出来る限り大きくすることで、モジュールとしての特性を高性能化することが可能となる。
【００７９】
その他、各電極６９〜７２のコーナー部が曲面形状になる構造や各電極６９〜７２間の離間距離による効果は、図１及び図２を用いて上述した半導体チップ１０と同様であり、その説明を参照し、ここではその説明を省略する。
【００８０】
尚、フレーム形状としては図４（Ｃ）に示すように、ゲート端子７３、７４及びソース端子７５、７６が吊りピン形状となっている場合でも良い。
【００８１】
次に、図５（Ａ）は、携帯機器の筐体に収納される二次電池及び二次電池の保護回路基板を説明する斜視図であり、図５（Ｂ）は、保護回路基板に形成される保護回路図であり、図５（Ｃ）及び図５（Ｄ）は、図５（Ａ）に示す保護回路基板の概略を説明するための平面図である。尚、図５（Ｃ）及び図５（Ｄ）では、保護回路パターンは簡略化して図示している。
【００８２】
図５（Ａ）に示す如く、携帯電話機やスマートフォン等の携帯機器８１は、リチウム電池等の二次電池８２により電源供給され、二次電池８２は保護回路基板８３を介して外部電源から充電される。保護回路基板８３は、二次電池８２の充放電のバッテリーマネージメントを行う基板である。
【００８３】
近年、携帯機器８１の小型化や薄型化に伴い、二次電池８２や保護回路基板８３も小型化や薄型化されている。図示したように、携帯機器８１の筐体８４は、例えば、紙面Ｚ軸方向（筐体の長手方向）の長さが１５０ｍｍ程度、紙面Ｘ軸方向（筐体の短手方向）の長さが８０ｍｍ程度、紙面Ｙ軸方向（筐体の厚み方向）の厚みが７ｍｍ程度と薄い直方体形状である。そして、筐体８４の厚みが７ｍｍ程度の場合、その内部に収納される電子部品では、紙面Ｙ軸方向の幅は４ｍｍ程度の幅にて形成されなければならない。
【００８４】
図５（Ｂ）に示す保護回路は、図５（Ｃ）及び図５（Ｄ）に示すように、保護回路基板８３の表裏面を用いて形成されている。そして、Ｐ＋及びＰ−は携帯機器８１の筐体８４に設けられる＋電極及び−電極と接続する電極であり、Ｂ＋及びＢ−は二次電池８２の＋電極及び−電極と接続する電極を示している。二点鎖線８５にて示す回路が、図１〜図４を用いて説明したパッケージ２、５２内に形成されている回路である。
【００８５】
図５（Ｃ）及び図５（Ｄ）に示す如く、保護回路基板８３は、紙面ＸＹ平面に並列となるように筐体８４内に配設されるため、紙面Ｙ軸方向の幅は３ｍｍ程度であり、紙面Ｘ軸方向に幅広の基板として形成されている。そして、図５（Ｃ）では、二次電池８２側から見た平面を示しているが、その保護回路の配線上に図１〜図４を用いて説明したパッケージ２、５２が実装されている。尚、図５（Ｄ）では、図５（Ｃ）に示す保護回路基板８３の裏面側の平面を図示している。
【００８６】
図１及び図４を用いて上述したように、パッケージ２、５２は、紙面Ｙ軸方向に短く、紙面Ｘ軸方向に長い形状として形成されている。図５（Ｃ）に示すように、パッケージ２、５２は、筐体８４の厚み方向（紙面Ｙ軸方向）の幅が制約された保護回路基板８３に対して実装されている。そして、図２（Ａ）及び図４（Ｂ）を用いて上述したように、半導体チップ１０、６０の紙面Ｙ軸方向の幅は、パッケージ２、５２の紙面Ｙ軸方向の幅に対して出来る限り広く配置されている。
【００８７】
つまり、パッケージ２、５２は、特に、紙面Ｙ軸方向の幅が制約されるが、リード９、５９のレイアウトやＭＯＳＦＥＴ２３、２４、６７、６８の電極のレイアウト等を工夫することで、半導体チップ１０、６０のサイズを最大化し、モジュールとしての高性能化を実現している。
【００８８】
更には、図１を用いて上述したように、ＭＯＳＦＥＴ２３のリード３、４及びＶＤＤ端子１６のリード５はパッケージ２の側面２Ａ側から導出し、ＭＯＳＦＥＴ２４のリード６、７及びＶＭ端子１７のリード８はパッケージ２の側面２Ｂ側から導出している。このパッケージ構造により、保護回路基板８３では、全ての配線を図示していないが、リード３〜８と接続する配線は紙面Ｘ軸方向に配置され、紙面Ｙ軸方向のパッケージ２の上下側に、リード３〜８と接続する配線を設ける必要はない。そして、パッケージ２は、紙面Ｙ軸方向に短く、紙面Ｘ軸方向に長い保護回路基板８３に対して効率良く実装されている。尚、図４（Ａ）を用いて説明したパッケージ５２についても同様である。
【００８９】
尚、本実施の形態では、パッケージ２の側面２Ａ、２Ｂからリード３〜８が外部へ導出する場合について説明したが、この場合に限定するものではない。例えば、リード３〜８が、パッケージ２の側面と同一面を形成し、外部へと導出しないノンリード型のパッケージの場合でも良い。
【００９０】
また、フレーム９のソース端子１１、１２、ゲート端子１３、１４、ＶＤＤ端子１６及びＶＭ端子１７が、パッケージ２の裏面側から露出する場合について説明したが、この場合に限定するものではない。例えば、上記端子の裏面側まで封止樹脂により被覆され、パッケージ２の側面２Ａ、２Ｂから導出したリード３〜８が、例えば、ガルウイング形状に加工され、保護回路基板の配線に実装される場合でも良い。その他、本発明の要旨を逸脱しない範囲にて種々の変更が可能である。
【符号の説明】
【００９１】
１  半導体装置
２  パッケージ
２Ａ  側面
２Ｂ  側面
３  リード
４  リード
５  リード
６  リード
７  リード
８  リード
９  フレーム
１０  半導体チップ
１１  ソース端子
１２  ソース端子
１３  ゲート端子
１４  ゲート端子
１５  ＩＣチップ
１８  金属ワイヤ
２３  ＭＯＳＦＥＴ
２４  ＭＯＳＦＥＴ
２５  ソース電極
２６  ゲート電極
２７  ソース電極
２８  ゲート電極
３１  ドレイン電極
４５  絶縁性接着フィルム
８１  携帯機器
８２  二次電池
８３  保護回路基板
８４  筐体
【図１】
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【図２】
0006795888.tif 000003
【図３】
0006795888.tif 000004
【図４】
0006795888.tif 000005
【図５】
0006795888.tif 000006
【図６】
0006795888.tif 000007
【図７】
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【図８】
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