(57)【特許請求の範囲】
【請求項１】
ユニティゲインアンプを実装するソースフォロワを含むサレンキー型フィルタと、前記サレンキー型フィルタに連結されたプログラマブルゲインアンプと、を含む回路であって、
前記回路において、前記プログラマブルゲインアンプは、そのゲイン設定から回路の帯域幅を切り離すためにカレントミラーのコピー比率および抵抗器比率が調節されるように構成され、
前記ソースフォロワは、複数の第１の直列に連結された積層素子を含み、
前記プログラマブルゲインアンプ内の少なくとも１つのブランチは、複数の第２の直列に連結された積層素子を含み、
前記第１の直列に連結された積層素子および前記第２の直列に連結された積層素子は、同一の単位素子サイズおよび電流密度を有する、回路。
【請求項２】
前記プログラマブルゲインアンプは、差動電圧電流変換器と、カレントミラー対と、プログラマブル出力ゲインステージとを含むことを特徴とする、請求項１に記載の回路。
【請求項３】
ローパスフィルタ、ハイパスフィルタ、およびバンドパスフィルタのうちの少なくとも１つとして機能するように構成されることを特徴とする、請求項１に記載の回路。
【請求項４】
前記回路のフィルタ帯域幅は、前記サレンキー型フィルタによってのみ制御され、前記回路のゲインは、前記プログラマブルゲインアンプによってのみ制御される、請求項１に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
＜関連出願への相互参照＞
この出願は、２０１５年１１月１７日に出願された米国仮出願第６２／２５６，４６０号に対する優先権の利益を主張する。本明細書に参照されたこの参考文献および他のすべての外部の参考文献が、参照によってその全体が組み込まれる。
【０００２】
本発明は、概して、フィルタとプログラマブルゲインアンプとを含む回路に関し、具体的には、独立したフィルタ帯域幅制御およびゲインを提供する回路に関する。
【背景技術】
【０００３】
背景記述は、本発明の理解に有用となりうる情報を含む。本明細書で提供される情報のいずれかが先行技術であるか、または本願発明に関連していること、または具体的または暗示的に参照されている任意の出版物が先行技術であること、を認めるものではない。
【０００４】
ＷｉＧｉｇベースバンド信号処理システムの性能要件は３通りある。入力信号レベルに基づいて、ベースバンド出力における最大の信号対雑音比（ＳＮＲ）のために十分なゲインを生成することが望ましい。また、規定された拒絶レベルに対し帯域外の信号を減衰させること、および、高線形性を維持しながら高ダイナミックレンジを有する入力信号を提供することができること、が望ましい。
【０００５】
図１は、プログラマブルゲインを提供するように構成された第２の専用アンプに連結された閉ループ構成における第１の専用アンプを用いてフィルタ機能が実現される、ベースバンドシステムの図である。第一のステージは、入力インピーダンスは大きく、出力インピーダンスは小さいサレンキー型フィルタである。フィルタへの入力は抵抗器Ｒ１を介して行われ、この抵抗器の出力は、抵抗器Ｒ２およびコンデンサＣ３に連結され、これは出力Ｖｏｕｔに連結する。抵抗器Ｒ２は、（アースされている）コンデンサＣ４とオペアンプの正入力に連結される。出力Ｖｏｕｔは、オペアンプの負入力に直接連結され、ユニティゲインバッファ（ｕｎｉｔｙ−ｇａｉｎ  ｂｕｆｆｅｒ）として機能する。オペアンプは高いゲインを提示し、誘導子を使用しない二次フィルタ（ａ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ｆｉｌｔｅｒ）の構造を可能にする。この場合、このサレンキー型フィルタにおいて示されたインピーダンスはローパスフィルタを提供する。これらのフィルタはローパスフィルタ、ハイパスフィルタ、またはバンドパスフィルタとして設計しうる。第二のステージは、図１に描写された調整可能なインピーダンスＲａｄｊ（１）およびＲａｄｊ（２）を介して調整可能なゲインを提供する。
【発明の概要】
【０００６】
以下の説明は、本発明の理解に有用であり得る情報を含む。本明細書で提供される情報のいずれかが先行技術であるか、または本願発明に関連していること、または具体的または暗示的に参照されている任意の出版物が先行技術であること、を認めるものではない。
【０００７】
本開示の１つの態様では、回路は、サレンキー型フィルタと、サレンキー型フィルタに連結されたプログラマブルゲインアンプと、を含む。サレンキー型フィルタは、ユニティゲインアンプを実装するソースフォロワを含む。プログラマブルゲインアンプは、そのゲイン設定から回路の帯域幅を切り離すプログラマブルゲインアンプ中のカレントミラーのコピー比率を調節してプログラマブルゲインを提供するように構成される。プログラマブルゲインアンプは、差動電圧電流変換器と、カレントミラー対と、プログラマブル出力ゲインステージと、を含みうる。いくつかの態様において、回路はローパスフィルタ、ハイパスフィルタまたはバンドパスフィルタとして機能するように構成される。
【０００８】
別の態様では、回路は、プログラマブルゲインアンプに連結されたサレンキー型フィルタを含み、ここで、回路は、第１の回路構成において配置された第１の複数のトランジスタを含むサレンキー型フィルタの内部のソースフォロワと、少なくとも１つの第２の回路構成に配置された少なくとも第２の複数のトランジスタを含むプログラマブルゲインアンプ内の少なくとも１つのブランチ（ｂｒａｎｃｈ）と、を含み、少なくとも第２の回路構成は第１の回路構成と同じである。いくつかの態様において、第１の複数のトランジスタと、少なくとも第２の複数のトランジスタとは、単位素子サイズおよび電流密度が同じである。回路は、単位素子の均一な配列を含む製作配置を有していてもよい。この回路および他の回路を作成する方法が本明細書に開示される。
【０００９】
別の態様では、サレンキー型フィルタにおけるアンプ中のトランジスタの作動領域に線形性が依存することを回避する方法を提供する。該方法はユニティゲインを提供するためにサレンキー型フィルタにおけるソースフォロワを利用する工程であって、該ソースフォロワは能動素子および負荷素子を含む工程と；サレンキー型フィルタへの入力信号の直流（ＤＣ）レベルを選択する工程であって、プログラマブルアンプとして利用されるカレントミラー対における素子および負荷素子のうちの少なくとも１つの十分なヘッドルームを保証するための工程と、を含む。
【００１０】
本明細書中の記述および下記の特許請求の範囲を通して使用されるように、「ａ」、「ａｎ」および「ｔｈｅ」の意味は、文脈から明らかに示されていない限り、複数への参照を含む。また、本明細書の記載において使用されているように、「中に（ｉｎ）」の意味は、文脈上他に明確に指示されない限り、「中に（ｉｎ）」および「上に（ｏｎ）」を含む。
【００１１】
本明細書における値の範囲の列挙は、範囲内に入る個々の値ごとに個々に言及する簡略な方法として役立つことを意図するに過ぎない。本明細書中で他に示されない限り、個々の各値は、本明細書中に個別に列挙されているかのように明細書に組み込まれる。本明細書中に記載される全ての方法は、本明細書中で他に示されない限り、または文脈によって明らかに矛盾しない限り、任意の適切な順序で実行され得る。本明細書の特定の態様に関して提供される任意の例およびすべての例、または例示的な言葉（例えば、「など」）の使用は、単に本発明の実施をよりよく示すことを意図しており、そうでないと主張する本発明の範囲の限定を提示するものではない。本明細書中のいかなる言葉も、本発明の実施に不可欠な任意の請求されていない要素を示すものとして解釈されるべきではない。
【００１２】
本明細書で開示される本発明の代替的な要素または態様のグループ分けは、限定として解釈されるべきではない。グループの各部分は、個別に、または、本明細書中にあるグループまたは他の要素の一部分または他の要素との任意の組み合わせで、参照され主張されうる。利便性および／または特許性の理由から、１つ以上のグループの一部分をグループに含めたり、またはグループから削除したりすることができる。そのような包含または削除が生じる場合、本明細書は、改変されたグループを含み、したがって、添付の特許請求の範囲で使用されるすべてのマーカッシュグループの記述を満たすものとみなされる。
【図面の簡単な説明】
【００１３】
本開示の方法を示すフローチャートは、「処理ブロック」または「工程」を含み、これらはコンピュータソフトウェア命令または命令群を表しうる。あるいは、処理ブロックまたは工程は、デジタル信号プロセッサまたは特定用途向け集積回路（ＡＳＩＣ）などの機能的に等価な回路によって実行される工程を表しうる。フロー図は、任意の特定のプログラミング言語のシンタックスを表さない。むしろ、フロー図は、当業者が本開示に従って必要とされる処理を実行するために回路を製作するか、またはコンピュータソフトウェアを生成するために必要とする機能情報を示している。ループおよび変数の初期化やテンポラリ変数の使用など、多くのルーチンプログラム要素は示されていないことに留意されたい。当業者であれば、本明細書中に別段の指示がない限り、記載された工程の特定の順序は単なる例示に過ぎず、変更することができることを理解するであろう。特に明記しない限り、以下に説明する工程は順不同であり、工程が都合の良いまたは望ましい順序で実行できることを意味する。
【図１】図１は、プログラマブルゲインを提供するように構成された第２の専用アンプに連結された閉ループ構成における第１の専用アンプを用いてフィルタ機能が実現される、回路のブロック図である。
【図２】図２は、本発明の１つの態様に従って構成されたフィルタおよびアンプを描写する回路図である。
【図３】図３は、本発明の態様に従って実行された方法の工程を例示するフローチャートである。
【図４】図４は、本発明の態様に従って実行された方法の工程を例示するフローチャートである。
【発明を実施するための形態】
【００１４】
添付の図面に関連して以下に述べる詳細な説明は、本発明の実施の様々な態様の説明として意図されており、本発明を実施しうる唯一の態様を表すことを意図するものではない。詳細な説明には、本発明を完全に理解するための具体的な詳細が含まれる。しかしながら、当業者には、これらの具体的な詳細なしに本発明を実施することができることが明らかであろう。場合によっては、本発明の概念を不明瞭にすることを避けるために、周知の構造および構成要素をブロック図において示す。
【００１５】
本開示の各態様が本発明の要素の単一の組み合わせを表しうる場合、本発明は、開示された要素のすべてのとりうる組み合わせを含むと考えられる。したがって、１つの態様が要素Ａ、ＢおよびＣを含み、第２の態様が要素ＢおよびＤを含む場合、明示的に開示されていなくとも、本発明はＡ、Ｂ、ＣまたはＤの他の残りの組み合わせも含むと考えられる。
【００１６】
本明細書中で使用されるとおり、文脈から別途示されない限り、「連結する」という用語は、直接的な連結（互いに連結した２つの要素が互いに接触している）および間接的な連結（少なくとも１つの追加要素が２つの要素の間に位置している）の両方を含むと意図されている。したがって、「〜に連結される」および「〜と連結される」という用語は同義的に使用される。
【００１７】
図２は、本発明の１つの態様に従って構成されたフィルタおよびアンプを描写する回路図である。１対の信号入力ノード（ｉｎｐ）および１対の信号出力ノード（ｏｕｔｎ）が設けられる。トランジスタ（電界効果トランジスタなど）はＭ１−Ｍ８およびＭ１ｂ−Ｍ８ｂで示される。抵抗器はＲ０、Ｒ１−Ｒ３およびＲ１ｂ−Ｒ３ｂで示される。コンデンサはＣ１、Ｃ２、Ｃ１ｂおよびＣ２ｂで示される。Ｃ２とＣ２ｂのキャパシタンスは調整可能（例えば、プログラム可能）であってもよい。電源電圧と、トランジスタベース電圧と、アースとは当該技術分野において一般に使用される記号で示される。
【００１８】
図２に表される回路構成では、Ｍ２、Ｍ２ｂ、Ｍ５およびＭ５ｂはソースフォロワ機能を提供する。ソースフォロワアンプは、電源電圧ＶＤＤとアースとの間に連結された２つの直列積層素子を備え、ここで、第１の素子（すなわち能動素子）が入力信号を翻訳し、一方、第２の素子（すなわち負荷素子）が負荷を提供する。負荷素子はＤＣバイアス電圧によってバイアスをかけられている。ソースフォロワの出力信号は入力信号を備えた位相にあり、電圧ゲインはおよそ０ｄＢで、線形的に挙動する。
【００１９】
集積回路中で利用される低電力の電源電圧は電圧ヘッドルーム（すなわち利用可能な出力信号の揺れ）を制限する。ヘッドルームの問題を軽減するために、有効電流源負荷を使用することができる。例えば、負荷素子は、能動素子への制御された電流負荷を提供することができ、これは入力によって駆動される。したがって、負荷素子はソースフォロワを操作するためにＤＣバイアスを提供する。
【００２０】
構成要素Ｒ１、Ｒ２、Ｃ１、Ｃ２およびＭ５は、サレンキー型フィルタとして機能する。したがって、本開示の１つの態様によれば、ソースフォロワはサレンキー型フィルタの設計に組みこまれる。図１の従来のサレンキー型フィルタにおけるオペアンプは、フィルタの高周波挙動を制限し、たいていは電力消費が高い。ソースフォロワは、低電力消費を達成しながら、このフィルタの高周波挙動の範囲を大幅に進展させることができる。このソースフォロワの入力／出力特性は、オペアンプの入力／出力特性に似ている。オペアンプは、入力端子と出力端子において無限の入力インピーダンス、良好な電流駆動、小さな出力インピーダンスを提示する。同様に、ソースフォロワは、その入力端子および出力端子において高い入力インピーダンス、良好な電流駆動および低い出力インピーダンスを有することを含む属性を有する。
【００２１】
構成要素Ｍ２、Ｍ２ｂおよびＲ０は、トランジスタＭ１およびＭ１ｂを通じ、回路図中に描写された電圧ＶｘおよびＶｘｂの間の差動電圧を差動電流に変換する。トランジスタ対Ｍ１、Ｍ７およびＭ１ｂ、Ｍ７ｂは、Ｍ７とＭ１の間の素子比率に等しいゲインでカレントミラー対を提供する。構成要素Ｍ７およびＲ３は第１の出力ゲインステージを形成し、構成要素Ｍ７ｂおよびＲ３ｂは第２の出力ゲインステージを形成し、第１および第２の出力ゲインステージは入力差動電流を出力差動電圧に変換する。
【００２２】
入力信号の全体的な差動ゲインは、以下の通りである。
【００２３】
【数１】
0006750901.tif 000002
フィルタ伝達関数は、
【００２４】
【数２】
0006750901.tif 000003
であり、式中、
【００２５】
【数３】
0006750901.tif 000004
である。
【００２６】
本開示のいくつかの態様によれば、本明細書に開示される回路は、ＷｉＧｉｇ規格の中で使用されるものなどの、広い帯域幅の信号のベースバンド処理の中で利用することができる。そのような態様では、従来の回路と比較して、電力の消費を減らすことができる。例えば、従来のサレンキー型フィルタにおけるアンプの閉ループ帯域幅は、フィルタ帯域幅と同等である必要がある。これは通常、特にＷｉＧｉｇ信号の場合には、高い電力消費を必要とする。しかしながら、本明細書に開示された態様では、ユニティゲインはソースフォロワによって達成される。
【００２７】
本開示のいくつかの態様では、線形性を向上させることができる。従来のサレンキー型フィルタ設計では、線形性は、フィルタのアンプ中のトランジスタの作動領域に依存する。それらのトランジスタの理想的な作動領域は、ドレインソース間電圧が十分に提示されている飽和状態である。大きな入力信号については、トランジスタヘッドルームは減らされる。したがって、アンプの開ループゲインは低減され、アンプの閉ループゲインがユニティ（ｕｎｉｔｙ）であるという仮定は崩され、線形性を低下させる原因となる。
【００２８】
本開示のいくつかの態様では、サレンキー型フィルタ中のソースフォロワ（Ｍ５およびＭ５ｂ）が、ユニティゲインを提供するため、ヘッドルームの懸念事項としては、トランジスタＭ４およびＭ４ｂにのみ限定されており、これは入力をより高いＤＣレベルに設定することによって容易に対処できる。同様に、プログラマブルゲインアンプについては、入力が十分に高いＤＣレベルに設定されると、トランジスタＭ１およびＭ７に対して十分なヘッドルームを保証することができ、これによりＭ１からＭ７へのカレントコピーを入力信号レベルに影響させなくする。出力では、トランジスタＭ８がカスケード素子として作用し、カレントコピー（ひいては直線性）に影響を与えることなく、ヘッドルームを軽度に圧迫することができる。
【００２９】
図２に示される回路は独立したフィルタ帯域幅およびゲインの制御を提供することができる。従来のフィルタアンプ回路では、プログラマブルゲインアンプの帯域幅もゲイン設定の関数である。独立した帯域幅およびゲインの制御（すなわち、帯域幅はサレンキー型フィルタを通じてのみ制御され、一方でゲインはプログラマブルゲインアンプによってのみ制御されている）を有するために、プログラマブルゲインアンプの帯域幅は、最悪の場合のゲイン設定が全体の帯域幅に影響を回避することができるよう十分に大きくなければならず、これは準最適設計になってしまい、電力消費が大きくなる。対照的に、図２に示される回路では、プログラマブルゲインは、カレントミラーのコピー比率（Ｗ７／Ｗ１）および抵抗器比率（Ｒ３／Ｒ０）によって達成されうる。これは、著しく電力を消費することのない高帯域を可能にする。したがって、本開示の特定の態様によれば、独立したフィルタ帯域幅およびゲインの制御を、電力消費量を増加させずに達成することができる。
【００３０】
本開示の特定の態様に係る回路の設計は、プログラマブルゲインアンプと連結するサレンキー型フィルタを含む回路の製作を容易にすることができる。サレンキー型フィルタの内部のアンプとプログラマブルゲインアンプとの間の回路の構造（例えばブランチＭ６、Ｍ５、Ｍ４、ブランチＭ３ｂ、Ｍ２、Ｍ１およびブランチＭ８、Ｍ７）においても同様のものを開発して、配置を容易にし、設計を単純化し、制作費を削減し、および／または、チップ機能（ｃｈｉｐ  ｆｕｎｃｔｉｏｎ）を向上させることができる。共通の単位素子サイズおよび電流密度を提供するためにトランジスタのサイズを合わせる（ｓｉｚｉｎｇ）ことにより、配置を非常にコンパクトにすることができ、特定の配置に依存する効果を軽減することができる単位素子の均一な配列を提供しうる。したがって、本開示の態様には集積回路の設計および製作を含み、これは本明細書で開示される設計態様に従って集積回路を製造するように構成された方法、装置、およびプログラム可能な制御システムを含みうる。
【００３１】
図２は回路のローパスの実装を例示しているが、本明細書に開示される新規な態様は、代替的な回路構成において利用することができ、かつ、ベースバンド、中間周波数、および／または、無線周波数処理に望ましい可能性がある様々なタイプのフィルタ特性のうちのいずれかに適合することができる。
【００３２】
一例として、Ｒ１、Ｒ２、Ｒ１ｂ、Ｒ２ｂをコンデンサで置き換え、Ｃ１、Ｃ２、Ｃ１ｂ、Ｃ２ｂを抵抗器で置き換えることにより、ハイパスの実装を実現することができる。結果として得られるハイパス帯域幅は、
【００３３】
【数４】
0006750901.tif 000005
である。
【００３４】
別の態様では、バンドパスの応用は、ローパスフィルタとハイパスフィルタを縦につなぐこと（ｃａｓｃａｄｉｎｇ）により達成しうる。例えば、図示されたローパスフィルタの実装の後にＡＣ結合コンデンサがあってもよい。本明細書に開示される教示によれば、これらの回路および関連する回路の代替的なフィルタの設計および応用を提供することができることが当業者には明白だろう。
【００３５】
Ｍ６、Ｍ６ｂ、Ｍ３およびＭ３ｂからの電流にバイアスをかけることは回路性能に影響を与えるだろう。大きなバイアス電流は、素子Ｍ５およびＭ２が大きな相互コンダクタンスｇｍを有することを可能にし、これは、ユニティゲインのためのソースフォロワステージの出力インピーダンスを低減する。しかしながら、過度に大きなバイアス電流は通常、結果として、所与の電流密度のための素子サイズを大きくしてしまう。これにより、サレンキー型フィルタの出力とソースフォロワＭ２の出力に大きな容量性負荷をかけさせ、結果として帯域幅を減縮させてしまう。したがって、本明細書に開示された態様に従って設計された回路は、このようなトレードオフの主な原因となり得、前述のパラメータに関して最適な設計を有する回路を生成する。
【００３６】
図３は、本開示の態様に従って実行されうる工程を描写するフロー図である。これらの工程は、サレンキー型フィルタにおけるアンプ中のトランジスタの作動領域に線形性が依存することを回避する方法を提供する。第１の工程（３０１）はサレンキー型フィルタにおいてソースフォロワを利用する工程を含む。ソースフォロワは能動素子と負荷素子を含み、ユニティゲインを提供しうる。第２の工程（３０２）は、プログラマブルアンプとして利用されるカレントミラー対における負荷素子および素子などの、フィルタアンプ回路のトランジスタの少なくとも１つにおいて必要なヘッドルームを判定する工程を含む。第３の工程（３０３）は、少なくとも１つのトランジスタにおいて適切なヘッドルームを確保するためにサレンキー型フィルタへの入力信号のＤＣレベルを選択する工程を含む。
【００３７】
図４は、本開示の態様に従って構成された方法を描写するフロー図である。図２に関して上述したように、サレンキー型フィルタの内部のアンプとプログラマブルゲインアンプとの間の回路の構造（例えばブランチＭ６、Ｍ５、Ｍ４、ブランチＭ３ｂ、Ｍ２、Ｍ１およびブランチＭ８、Ｍ７）においても同様のものを開発して、配置を容易にし、設計を単純化し、制作費を削減し、および／または、チップ機能を向上させることができる。
【００３８】
集積回路の製作のための方法における第１の工程（４０１）は、サレンキー型フィルタと少なくとも１つのプログラマブルゲインアンプとに共通するトランジスタ配置を利用する工程を含む。第２の工程（４０２）は、トランジスタ配置を含むように、サレンキー型フィルタおよびプログラマブルゲインアンプ（および、随意に他の回路および／または回路部分）を設計する工程を含む。これにより、サレンキー型フィルタおよびプログラムマブルゲインアンプのための回路設計を生成することを提供することができる。第３の工程（４０３）は、随意に工程（４０２）に先行することができ、共通の単位素子サイズおよび電流密度を提供するために、トランジスタ配置内のトランジスタのサイズを合わせる工程を含む。工程（４０２）および／または（４０３）は、さらに、配置を非常にコンパクトにし、配置に依存する効果を軽減することができる単位素子の均一な配列を提供することを含みうる。生成された回路設計に基づいて、サレンキー型フィルタおよびプログラマブルゲインアンプを製作する（４０４）。
【００３９】
本開示のいくつかの態様に従って構成された方法は、本明細書に開示される回路構成に従って集積回路の設計を提供することができる。いくつかの態様では、方法は、本明細書に開示される設計に従って集積回路の製造を提供するように構成される。本明細書で開示される方法は、前述の設計態様に従って集積回路を設計および／または製造するように構成されたプログラム可能なシステムを備えることができる。
【００４０】
方法に向けられた任意の言葉が、サーバ、インターフェース、システム、データベース、エージェント、ピア、エンジン、モジュール、コントローラ、または、個々にまたは集合的に作動する他のタイプのコンピューティングデバイスを含む、コンピューティングデバイスの任意の適切な組み合わせによって実行されうることに留意されたい。コンピューティングデバイスは、有形の非一時的なコンピュータ可読記憶媒体（例えば、ハードドライブ、ソリッドステートドライブ、ＲＡＭ、フラッシュ、ＲＯＭなど）に記憶されたソフトウェア命令を実行するように構成されたプロセッサを含むことを理解すべきである。ソフトウェア命令は、好ましくは、開示された回路および方法に関して本明細書で開示されるような役割、責任または他の機能を提供するようにコンピューティングデバイスを構成する。
【００４１】
本明細書の発明の概念から逸脱することなく、既に記載したもの以外の多くの変更が可能であることは、当業者には明らかである。したがって、本発明の主題は、添付の特許請求の範囲の精神以外には制限されない。さらに、明細書および特許請求の範囲の両方を解釈する際には、すべての用語は文脈と一致する可能な限り広い方法で解釈されるべきである。特に、「含む（ｃｏｍｐｒｉｓｅｓ）」および「含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、要素、構成要素、または工程を非排他的に参照し、参照されている要素、構成要素、または工程が、明示的に参照されていない他の要素、構成要素、または工程に存在するか、利用されるか、または組み合わせられてもよいことを示す、と解釈されるべきである。明細書がＡ、Ｂ、Ｃ．．．およびＮからなる群から選択されたものの少なくとも１つを参照して主張する場合、その文章は、Ａ＋Ｎ、Ｂ＋Ｎなどではなく、群の要素を１つだけ必要とすると解釈されるべきである。
【図１】
0006750901.tif 000006
【図２】
0006750901.tif 000007
【図３】
0006750901.tif 000008
【図４】
0006750901.tif 000009