(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタの作製方法において、
基板を用意することと、
ゲート電極、ゲート電極絶縁層、非晶質シリコン活性層、上記活性層の長手方向に沿う少なくとも１本の溝と上記活性層の幅方向に沿う少なくとも１本の溝からなるパターンが上記非晶質シリコン活性層から離れた面に形成されたキャッピング層を順に上記基板に作製することと、
上記非晶質シリコン活性層のレーザアニーリング処理により、上記非晶質シリコン活性層を低温ポリシリコン活性層に転換することと、
上記キャッピング層を除去することとを含む薄膜トランジスタの作製方法。
【請求項２】
請求項１に記載の薄膜トランジスタの作製方法において、
上記ゲート電極、ゲート電極絶縁層、非晶質シリコン活性層、キャッピング層を順に基板に作製することは、
上記基板にゲート電極を作製することと、
上記ゲート電極にゲート電極絶縁層を作製することと、
上記ゲート電極絶縁層に非晶質シリコン薄膜と酸化物薄膜を順に形成することと、
上記非晶質シリコン薄膜と酸化物薄膜をパターニング工程で処理して上記非晶質シリコン活性層とキャッピング層を得ることとを含む薄膜トランジスタの作製方法。
【請求項３】
請求項２に記載の薄膜トランジスタの作製方法において、
上記非晶質シリコン薄膜と酸化物薄膜をパターニング工程で処理することは、
ハーフトーンマスク工程で上記非晶質シリコン薄膜と上記酸化物薄膜を処理することを含む薄膜トランジスタの作製方法。
【請求項４】
請求項２に記載の薄膜トランジスタの作製方法において、
上記酸化物薄膜は、二酸化ケイ素薄膜又は酸化インジウムスズ薄膜である薄膜トランジスタの作製方法。
【請求項５】
請求項１〜４のいずれか一項に記載の薄膜トランジスタの作製方法において、
上記パターンは、上記基板の直交方向上の投影が上記ゲート電極に位置する薄膜トランジスタの作製方法。
【請求項６】
請求項５に記載の薄膜トランジスタの作製方法において、
上記パターンは、上記基板の直交方向上の投影の中心が上記ゲート電極の中心に位置する薄膜トランジスタの作製方法。
【請求項７】
請求項１〜４のいずれか一項に記載の薄膜トランジスタの作製方法において、
上記キャッピング層は、上記溝が形成された部分の厚さが２〜５ナノメートルであり、上記溝が形成されない部分の厚さが１０〜３０ナノメートルである薄膜トランジスタの作製方法。
【請求項８】
請求項１〜４のいずれか一項に記載の薄膜トランジスタの作製方法において、
上記パターンは、上記非晶質シリコン活性層の長手方向に沿う少なくとも２本の溝と上記非晶質シリコン活性層の幅方向に沿う少なくとも２本の溝を含み、且つ上記溝の交差点が行列に分布する薄膜トランジスタの作製方法。
【請求項９】
請求項８に記載の薄膜トランジスタの作製方法において、
隣接し且つ平行する任意２本の上記溝同士の距離は、２〜５ミクロンである薄膜トランジスタの作製方法。
【請求項１０】
請求項１〜４のいずれか一項に記載の薄膜トランジスタの作製方法において、
上記ゲート電極の作製前に、上記基板にバッファ層を作製することを更に含む薄膜トランジスタの作製方法。
【請求項１１】
基板、及び上記基板に順に被覆されたゲート電極、ゲート電極絶縁層、低温ポリシリコン活性層を含む薄膜トランジスタであって、
上記低温ポリシリコン活性層は、第１エリアと、第２エリアとを含み、
上記第１エリアは、上記基板に直交する方向で上記ゲート電極の真上に位置すると共に、複数の直線下の上記第１エリア内の結晶粒界により、行列に配列する複数の第１サブエリアに区画され、
上記直線中の少なくとも１本の直線は、上記活性層の長手方向に沿って活性層の対向する２つの縁まで延び、且つ上記直線中の少なくとも１本の直線は、上記活性層の幅方向に沿って活性層の別の対向する２つの縁まで延び、
上記第２エリアは、上記第２エリア内の結晶粒界により、複数の、上記第１サブエリアより小さい第２サブエリアに区画される薄膜トランジスタ。
【請求項１２】
請求項１１に記載の薄膜トランジスタを含むアレイ基板。
【請求項１３】
請求項１２に記載のアレイ基板を含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１５年８月３日に中国で提出した中国特許出願番号第２０１５１０４７９３１２.Ｘ号明細書の優先権を主張し、その全内容が援用によりここに含まれる。
本発明は、表示装置の分野に係るものであり、特に、薄膜トランジスタ及びその作製方法、アレイ基板並びに表示装置に係るものである。
【背景技術】
【０００２】
薄膜トランジスタＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の作製工程において、低温ポリシリコンＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ‐Ｓｉｌｉｃｏｎ）薄膜は、ＴＦＴにおける活性層の材料としてよく使用される。
【０００３】
現在、ＴＦＴの作成プロセスでは、主にエキシマレーザアニーリングＥＬＡ（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）方法によりＬＴＰＳ薄膜を形成する。ここで、ＥＬＡ方法は、主に一定のエネルギーのエキシマレーザで非晶質シリコン薄膜に対しレーザ照射をし、レーザビームのエネルギーを利用して非晶質シリコンを高温でＬＴＰＳに転換する。しかし、レーザにより照射される非晶質シリコンの内部の各エリアで照射により生じる温度が同じであるため、結晶化後のポリシリコン結晶粒子のＬＴＰＳ薄膜における成長エリアは、ランダムである。これにより、ＬＴＰＳ薄膜における結晶粒子のサイズにバラツキがあり、均一性が悪く、よってＴＦＴチャネル（Ｃｈａｎｎｅｌ）で結晶粒界が多くなり、ＴＦＴ導通時のリーク電流が大きくなり、更にＴＦＴの閾値電圧が不安定になり、ＴＦＴの全体的電気性能が低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施例は、ＴＦＴに良好な電気性能を持たせるように、薄膜トランジスタ及びその作製方法、アレイ基板並びに表示装置を提供する。
【課題を解決するための手段】
【０００５】
第１の態様として、本発明の実施例は、薄膜トランジスタの作製方法を提供する。薄膜トランジスタの作製方法において、基板を用意することと、ゲート電極、ゲート電極絶縁層、非晶質シリコン活性層、上記活性層の長手方向に沿う少なくとも１本の溝と上記活性層の幅方向に沿う少なくとも１本の溝からなるパターンが上記非晶質シリコン活性層から離れた面に形成されたキャッピング層を順に上記基板に作製することと、上記非晶質シリコン活性層のレーザアニーリング処理により、上記非晶質シリコン活性層を低温ポリシリコン活性層に転換することと、上記キャッピング層を除去することとを含む。
【０００６】
本発明の実施例の一つの実現方式において、上記ゲート電極、ゲート電極絶縁層、非晶質シリコン活性層、キャッピング層を順に基板に作製することは、上記基板にゲート電極を作製することと、上記ゲート電極にゲート電極絶縁層を作製することと、上記ゲート電極絶縁層に非晶質シリコン薄膜と酸化物薄膜を順に形成することと、上記非晶質シリコン薄膜と酸化物薄膜をパターニング工程で処理して上記非晶質シリコン活性層とキャッピング層を得ることとを含む。
【０００７】
本発明の実施例の別の実現方式において、上記非晶質シリコン薄膜と酸化物薄膜をパターニング工程で処理することは、ハーフトーンマスク工程で上記非晶質シリコン薄膜と上記酸化物薄膜を処理することを含む。
【０００８】
本発明の実施例の別の実現方式において、上記酸化物薄膜は、二酸化ケイ素薄膜又は酸化インジウムスズ薄膜である。
【０００９】
本発明の実施例の別の実現方式において、上記パターンは、上記基板の直交方向上の投影が上記ゲート電極に位置する。
【００１０】
本発明の実施例の別の実現方式において、上記パターンは、上記基板の直交方向上の投影の中心が上記ゲート電極の中心に位置する。
【００１１】
本発明の実施例の別の実現方式において、上記キャッピング層は、上記溝が形成された部分の厚さが２〜５ナノメートルであり、上記溝が形成されない部分の厚さが１０〜３０ナノメートルである。
【００１２】
本発明の実施例の別の実現方式において、上記パターンは、上記活性層の長手方向に沿う少なくとも２本の溝と上記活性層の幅方向に沿う少なくとも２本の溝を含み、且つ上記溝の交差点が行列に分布する。
【００１３】
本発明の実施例の別の実現方式において、隣接し且つ平行する任意２本の上記溝同士の距離は、２〜５ミクロンである。
【００１４】
本発明の実施例の別の実現方式において、上記方法は、上記ゲート電極の作製前に、上記基板にバッファ層を作製することを更に含む。
【００１５】
第２の態様として、本発明の実施例は、基板、及び上記基板に順に被覆されたゲート電極、ゲート電極絶縁層、低温ポリシリコン活性層を含み、上記低温ポリシリコン活性層は、第１エリアと、第２エリアとを含み、上記第１エリアは、上記基板に直交する方向で上記ゲート電極の真上に位置すると共に、上記第１エリア内の結晶粒界により、行列に配列する複数の第１サブエリアに区画され、上記第２エリアは、上記第２エリア内の結晶粒界により、複数の、上記第１サブエリアより小さい第２サブエリアに区画される薄膜トランジスタを提供する。
【００１６】
第３の態様として、本発明の実施例は、上記薄膜トランジスタを含むアレイ基板を提供する。
【００１７】
第４の態様として、本発明の実施例は、上記アレイ基板を含む表示装置を提供する。
【発明の効果】
【００１８】
本発明の実施例において、非晶質シリコンの結晶化の際に、キャッピング層のパターン形成部分での厚さが薄いため、レーザ照射される非晶質シリコン薄膜が先に完全溶融状態になり、核形成中心は、パターンによる矩形エリアの中央の真下に位置するが、結晶粒子の成長方向が核形成中心から離れていき、パターンにおける溝の下方に結晶粒界が形成される。このような作製方法によれば、ＬＴＰＳ薄膜のうちキャッピング層の下方に位置するポリシリコンの結晶粒界の数、方向、位置などを制御することができ、ＴＦＴチャネルにおける結晶粒界の数を減少させ、ＴＦＴ導通時のリーク電流を減少させ、ＴＦＴの全体的電気性能を向上させる。
【００１９】
本発明の実施例の技術態様をより明確に説明するために、以下、実施例の記載に用いられる図面を簡単に紹介する。明らかに、以下の記載における図面は、単に本願の一部の実施例に過ぎない。当業者は、創造性のある作業をせずに、これらの図面に基づいて他の図面を得られる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一部実施例による薄膜トランジスタの作製方法のフローチャートである。
【図２】本発明の一部実施例による薄膜トランジスタの作製方法のフローチャートである。
【図２ａ】本発明の一部実施例による薄膜トランジスタの作製中の構造模式図である。
【図２ｂ】本発明の一部実施例による薄膜トランジスタの作製中の構造模式図である。
【図２ｃ】本発明の一部実施例による薄膜トランジスタの作製中の構造模式図である。
【図２ｄ】本発明の一部実施例による薄膜トランジスタの作製中の構造模式図である。
【図２ｅ】本発明の一部実施例による薄膜トランジスタの作製中の構造模式図である。
【図２ｆ】本発明の一部実施例による薄膜トランジスタの作製中の構造模式図である。
【図２ｇ】本発明の一部実施例による結晶粒子成長方向図である。
【図２ｈ】本発明の一部実施例による薄膜トランジスタの作製中の構造模式図である。
【図３】本発明の一部実施例による薄膜トランジスタの構造模式図である。
【発明を実施するための形態】
【００２１】
本発明の目的、技術態様及び利点をより明確にするように、以下、図面を参照して本発明の実施形態を更に詳述する。図面では、各層の薄膜の厚さや形状がアレイ基板の真の比例を反映しておらず、その目的は、単に本発明の内容を模式的に説明することである。
【００２２】
別途定義することを除き、ここで使用される技術用語又は科学用語は、本発明の分野内の一般知識を有する者が理解する通常の意味である。本発明の明細書及び特許請求の範囲で使用されている「第１」、「第２」などのような用語は、順番、数又は重要度を示すものではなく、単に異なる構成部分を区分するためのものである。同様に、「１つ」又は「一」などのような用語は、数の限定ではなく、少なくとも１つ存在することを示す。「接続」又は「繋がる」などのような用語は、物理又は機械的な接続に限定するのではなく、直接か間接かを関係なしに、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、単に相対的な位置関係を示すためのものであるが、記載対象の絶対位置が変わると、当該相対的な位置関係も対応的に変更することになる。
【００２３】
図１は、本発明の実施例による薄膜トランジスタの作製方法のフローチャートである。図１に示すように、当該方法は、以下のステップを含む。
【００２４】
ステップ１０１において、基板を用意する。
【００２５】
ステップ１０２において、ゲート電極、ゲート電極絶縁層、非晶質シリコン活性層、キャッピング層を順に基板に作製する。キャッピング層は、非晶質シリコン活性層から離れた面にパターンが形成されている。該パターンは、活性層の長手方向に沿う少なくとも１本の溝と活性層の幅方向に沿う少なくとも１本の溝からなる。
【００２６】
ステップ１０３において、非晶質シリコン活性層のレーザアニーリング処理により、非晶質シリコン活性層を低温ポリシリコン活性層に転換する。
【００２７】
ステップ１０４において、キャッピング層を除去する。
【００２８】
本発明の実施例において、非晶質シリコンの結晶化の際に、キャッピング層のパターン形成部分での厚さが薄いため、レーザ照射される非晶質シリコン薄膜が先に完全溶融状態になり、核形成中心は、パターンによる矩形エリアの中央の真下に位置するが、結晶粒子の成長方向が核形成中心から離れていき、パターンにおける溝の下方に結晶粒界が形成される。このような作製方法によれば、ＬＴＰＳ薄膜のうちキャッピング層の下方に位置するポリシリコンの結晶粒界の数、方向、位置などを制御することができ、ＴＦＴチャネルにおける結晶粒界の数を減少させ、ＴＦＴ導通時のリーク電流を減少させ、ＴＦＴの全体的電気性能を向上させる。
【００２９】
図２は、本発明の一部実施例による薄膜トランジスタの作製方法のフローチャートである。図２に示すように、当該方法は、以下のステップを含む。
【００３０】
ステップ２０１において、基板を用意する。
【００３１】
ここで、基板は、ガラス基板、透明プラスチック基板などである。
【００３２】
ステップ２０２において、基板にゲート電極を作製する。
【００３３】
図２ａに示すように、ステップ２０１で用意される基板３０１に事前にバッファ層３０１Ａが被覆された後に、ゲート電極３０２を形成してもよい。従って、当該方法は、ゲート電極作製前に、バッファ層を基板に作製することを更に含む。ここで、バッファ層は、具体的に珪素の窒化物（例えばＳｉＮ）層又は珪素の酸化物（例えばＳｉＯ２）層である。
【００３４】
ここで、ゲート電極は、金属ゲート電極である。ゲート電極作製プロセスにおいて、まずバッファ層に金属層を形成し、それから当該金属層をパターニング工程で処理して上記ゲート電極を形成することを含む。
【００３５】
ステップ２０３において、ゲート電極にゲート電極絶縁層を作製する。
【００３６】
図２ｂに示すように、ゲート電極３０２にゲート電極絶縁層３０３を形成する。
【００３７】
ここで、ゲート電極絶縁層は、具体的に珪素の窒化物（例えばＳｉＮ）層又は珪素の酸化物（例えばＳｉＯ２）層である。
【００３８】
ステップ２０４において、ゲート電極絶縁層に非晶質シリコン薄膜と酸化物薄膜を順に形成する。
【００３９】
図２ｃに示すように、ゲート電極絶縁層３０３に非晶質シリコン薄膜３０４１と酸化物薄膜３０５１を順に被覆する。
【００４０】
ここで、酸化物薄膜は、二酸化珪素薄膜や酸化インジウムスズＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅｓ）薄膜、又は他の酸化物薄膜である。
【００４１】
ステップ２０５において、非晶質シリコン薄膜と酸化物薄膜をパターニング工程で処理して非晶質シリコン活性層とキャッピング層を得る。キャッピング層は、非晶質シリコン活性層から離れた面にパターンが形成されている。該パターンは、活性層の長手方向に沿う少なくとも１本の溝と活性層の幅方向に沿う少なくとも１本の溝からなる。
【００４２】
図２ｄに示すように、非晶質シリコン薄膜３０４１と酸化物薄膜３０５１をパターニング工程で処理して非晶質シリコン活性層３０４２とキャッピング層３０５２を得る。
【００４３】
図２ｅは、図２ｄに示す構造の斜視図である。図２ｅに示すように、パターンは、活性層のチャネル長手方向（即ち図示のＡＡ’方向）に沿う少なくとも１本の溝ａと活性層のチャネル幅方向（即ち図示のＢＢ’方向）に沿う少なくとも１本の溝ｂからなる。
【００４４】
本発明の実施例において、活性層の長手方向は、ＴＦＴ通電後のチャネルの長手方向とは一致するが、活性層の幅方向は、ＴＦＴ通電後のチャネルの幅方向とは一致する。チャネルの長手方向は、チャネルエリアにおける電流の流れ方向であり、チャネルの幅方向は、チャネルエリアにおいてチャネルの長手方向に直交する方向である。
【００４５】
ここで、ステップ２０５のパターニング工程は、マスクリソグラフィ工程で実現され、キャッピング層と活性層は、他のエッチング工程の追加無しにワンステップで完成される。具体的に、ステップ２０５は、ハーフトーン（Ｈａｌｆ  ｔｏｎｅ）マスク工程で非晶質シリコン薄膜と酸化物薄膜を処理して非晶質シリコン活性層とキャッピング層を得ることを含む。
【００４６】
具体的に、基板の直交方向におけるパターンの投影は、ゲート電極に位置する。即ち、当該パターンは、チャネルエリアに対応する。本発明の実施例において、活性層のチャネルエリアのポリシリコンの結晶粒界数だけを改善し、更に欠陥（ｄｅｆｅｃｔ）状態の数を減少させることにより、ＴＦＴの全体的電気性能を向上させることができる。
【００４７】
更に、基板の直交方向におけるパターンの投影の中心は、ゲート電極の中心に位置する。
【００４８】
キャッピング層は、溝が形成された部分の厚さが２〜５ナノメートルであり、溝が形成されない部分の厚さが１０〜３０ナノメートルである。本発明の実施例において、キャッピング層の厚さを上記のように設定することにより、パターンと非パターン箇所で温度差を保証し、結晶粒界の形成に対し誘導と案内機能を果たす。
【００４９】
具体的に、パターンは、活性層の長手方向に沿う少なくとも２本の溝と活性層の幅方向に沿う少なくとも２本の溝を含み、且つ溝の交差点が行列に分布する。
【００５０】
更に、本発明の実施例において、パターンにおける溝の数は、ＴＦＴのチャネルの幅、長さにより決められる。ＴＦＴのチャネルの幅、長さが大きいほど、パターンにおける溝の数が多くなる。本発明の実施例において、隣接し且つ平行する任意２本の溝同士の距離は、２〜５ミクロンである。
【００５１】
ここで、パターンにおける溝同士の距離は、活性層における結晶粒界の数と配列を限定することに用いられ、上記のように距離を設定することにより、活性層におけるチャネルエリアの結晶粒界が少ないことを保証できる。
【００５２】
ステップ２０６において、非晶質シリコン活性層のレーザアニーリング処理により、非晶質シリコン活性層を低温ポリシリコン活性層に転換する。
【００５３】
図２ｆに示すように、非晶質シリコン活性層３０４２は、レーザ照射により溶融して結晶化し、低温ポリシリコン活性層３０４に形成される。
【００５４】
レーザがキャッピング層に照射されると、非晶質シリコンは、チャネル長手方向（図２ｅのＡＡ’方向）で溶融して結晶化し、ゲート電極に接近する縁で、斜面部での非晶質シリコンが厚いため、ＥＬＡ照射時に部分溶融が生じ、このときＡＡ’に温度勾配を形成する。従って、結晶粒子の成長は、未完全溶融部分から溶融部分に向かって進められ、チャネルに直交する結晶粒界が形成される。
【００５５】
同時に、チャネル幅方向（図２ｅのＢＢ’方向）において、チャネル縁の冷却速度が中間部分より速い。従って、ＢＢ’方向でも温度勾配が存在し、結晶粒子の成長が縁から中間に向かって進められ、チャネルに平行する方向の結晶粒界が形成される。
【００５６】
一方、ゲート電極の上方の結晶粒界は、キャッピング層のパターンの作用で形成される。結晶化の際に、パターンにおける溝部が比較的薄く、先に完全溶融状態に入る。すると、核形成中心は、溝で区画されるエリアの中央に位置し、結晶粒子の成長方向は、核形成中心から離れていき、溝の下方に結晶粒界が形成される。
【００５７】
結晶粒子の成長方向は、図２ｇに示すように、ゲート電極３０２に接近する縁で、結晶粒子３０４Ａの成長は、未完全溶融部分から溶融部分に向かって進められ、チャネルに直交する結晶粒界３０４Ｂが形成される。また、核形成中心は、溝ｂで区画されるエリアの中央に位置し、結晶粒子３０４Ａの成長方向は、核形成中心から離れていき、溝ｂの下方に結晶粒界３０４Ｂが形成される。
【００５８】
ステップ２０7において、キャッピング層を除去する。
【００５９】
図２ｈに示すように、低温ポリシリコン活性層３０４上のキャッピング層３０５を除去する。
【００６０】
具体的に、本発明の実施例において、エッチング工程でキャッピング層を除去する。
【００６１】
更に、当該方法は、活性層の対向する両側にソース電極とドレイン電極を作製することを含む。
【００６２】
本発明の実施例において、非晶質シリコンの結晶化の際に、キャッピング層のパターン形成部分での厚さが薄いため、レーザ照射される非晶質シリコン薄膜が先に完全溶融状態になり、核形成中心は、パターンによる矩形エリアの中央の真下に位置するが、結晶粒子の成長方向が核形成中心から離れていき、パターンにおける溝の下方に結晶粒界が形成される。このような作製方法によれば、ＬＴＰＳ薄膜のうちキャッピング層の下方に位置するポリシリコンの結晶粒界の数、方向、位置などを制御することができ、ＴＦＴチャネルにおける結晶粒界の数を減少させ、ＴＦＴ導通時のリーク電流を減少させ、ＴＦＴの全体的電気性能を向上させる。
【００６３】
本発明の実施例は、基板、及び基板に順に被覆されたゲート電極、ゲート電極絶縁層、低温ポリシリコン活性層を含み、低温ポリシリコン活性層は、第１エリアと、第２エリアとを含み、第１エリアは、基板に直交する方向でゲート電極の真上に位置すると共に、第１エリア内の結晶粒界により、行列に配列する複数の第１サブエリアに区画され、第２エリアは、第２エリア内の結晶粒界により、複数の、第１サブエリアより小さい第２サブエリアに区画される薄膜トランジスタを提供する。
【００６４】
本発明の実施例において、活性層の第１エリアにおける第１サブエリアの数は、第２エリアにおける第２サブエリアの数より大きい。第１サブエリアと第２サブエリアが共に結晶粒界により区画されるため、第１エリアにおける結晶粒界が第２エリアにおける結晶粒界より少ないことが分かる。ここで、第１エリアは、ゲート電極の真上に位置し、即ちチャネルエリアである。従って、上記構造の薄膜トランジスタにおけるチャネルエリアの結晶粒界数は少ない。チャネルエリアの結晶粒界数が少ないため、ＴＦＴ導通時のリーク電流を減少させ、ＴＦＴの全体的電気性能を向上させる。
【００６５】
図３は、本発明の実施例による薄膜トランジスタの具体的な構造を示す。図３は、本発明の実施例による薄膜トランジスタの構造模式図である。図３に示すように、当該薄膜トランジスタは、図２の方法により作製され、具体的に、基板３０１、基板３０１に形成されたバッファ層３０１Ａ、バッファ層３０１Ａに設けられたゲート電極３０２、ゲート電極３０２に設けられたゲート電極絶縁層３０３、ゲート電極絶縁層３０３に設けられた活性層３０４、活性層３０４の対向両側に設けられ活性層３０４に接するソース電極３０５とドレイン電極３０６を含み、活性層３０４が低温ポリシリコン活性層である。低温ポリシリコン活性層３０４は、第１エリアと第２エリアを含む。第１エリアは、ゲート電極３０２の真上に位置する。第１エリア内の結晶粒界により、第１エリアを複数の第１サブエリアに区画する。第２エリア内の結晶粒界により、第２エリアを複数の第２サブエリアに区画する。第１サブエリアは、第２サブエリアより大きく、複数の第１サブエリアが行列に配列する。
【００６６】
本発明の実施例において、活性層の第１エリアにおける第１サブエリアの数は、第２エリアにおける第２サブエリアの数より大きい。第１サブエリアと第２サブエリアが共に結晶粒界により区画されるため、第１エリアにおける結晶粒界が第２エリアにおける結晶粒界より少ないことが分かる。ここで、第１エリアは、ゲート電極の真上に位置し、即ちチャネルエリアである。従って、上記構造の薄膜トランジスタにおけるチャネルエリアの結晶粒界数は少ない。チャネルエリアの結晶粒界数が少ないため、ＴＦＴ導通時のリーク電流を減少させ、ＴＦＴの全体的電気性能を向上させる。
【００６７】
本発明の実施例は、上記いずれの実施例による薄膜トランジスタを含むアレイ基板を更に提供する。具体的に、当該アレイ基板は、基板に設けられたゲート線、データ線及び画素電極層などの構造を更に含む。当該薄膜トランジスタは、ドレイン電極が画素電極層に接続し、ゲート電極がゲート線に接続し、ソース電極がデータ線に接続する。
【００６８】
ここで、画素電極層は、例えばＩＴＯ、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅｓ）など、透明の導電金属酸化物層である。
【００６９】
同様の発明思想に基づき、本発明の実施例は、上記実施例によるアレイ基板を含む表示装置を更に提供する。
【００７０】
具体的な実施に際して、本発明の実施例による表示装置は、携帯電話、タブレットパソコン、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど、表示機能付きの製品や部品であればよい。
【００７１】
以上は、本発明の好適な実施例であり、本発明の限定するためのものではない。本発明の精神や原則内に成し遂げたあらゆる修正、均等置換、改良などは、いずれも本発明の保護範囲内に含まれるべきである。
【図１】
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【図２】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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【図２ｈ】
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【図３】
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