(57)【特許請求の範囲】
【請求項１】
遅延時間を生成する容量素子と、
入力信号が入力される高電位側半導体スイッチと、
前記容量素子と並列に接続され、かつ、前記高電位側半導体スイッチと直列に接続される低電位側半導体スイッチと、
前記高電位側半導体スイッチを流れる電流を制御する電流制御回路と、
前記容量素子の端子間電圧が設定電圧以上であるときに出力信号を出力する出力回路とを備え、
前記電流制御回路は、カレントミラー回路で構成される第１電流制御回路と、
オペアンプを有する第２電流制御回路と
を具備することを特徴とする温度補償付遅延回路。
【請求項２】
前記第１電流制御回路は、前記高電位側半導体スイッチと第１電源線との間に接続された第１カレントミラー回路と、該第１カレントミラー回路のバイアス電流を制御する第２カレントミラー回路とを備えていることを特徴とする請求項１に記載の温度補償付遅延回路。
【請求項３】
前記第１カレントミラー回路は、ゲート及びドレインが前記第２カレントミラー回路に接続され、ソースが第１電源線に接続された第１トランジスタと、該第１トランジスタのゲート及びドレインにゲートが接続され、ソースが前記第１電源線に接続され、ドレインが前記高電位側半導体スイッチに接続された第２トランジスタとを備えていることを特徴とする請求項２に記載の温度補償付遅延回路。
【請求項４】
前記第２カレントミラー回路は、ゲート及びドレインがバイアス電流源に接続された第３トランジスタと、該第３トランジスタのゲート及びドレインにゲートが接続され、ドレインが前記第１カレントミラー回路に接続された第４トランジスタと、ゲート及びドレインが前記第３トランジスタのソースに接続され、ソースが第２電源線に接続された第５トランジスタと、該第５トランジスタのゲート及びドレインにゲートが接続され、ドレインが前記第４トランジスタのソースに接続され、ソースが前記第２電源線に接続された第６トランジスタとを備えていることを特徴とする請求項２又は３に記載の温度補償付遅延回路。
【請求項５】
前記第２電流制御回路は、前記高電位側半導体スイッチと前記容量素子との間に接続された第１抵抗と、前記高電位側半導体スイッチと抵抗との接続点と前記第２電源線との間に直列に接続された第７トランジスタと第２抵抗との直列回路とを備え、前記オペアンプは、非反転入力端子が前記第７トランジスタの高電位側端子と前記高電位側半導体スイッチ及び第１抵抗の接続点との間に接続され、反転入力端子が電圧源を介して前記容量素子の前記第１抵抗側に接続され、出力端子が前記第７トランジスタの制御端子に接続されていることを特徴とする請求項４に記載の温度補償付遅延回路。
【請求項６】
前記出力回路は、前記容量素子の端子間電圧と前記第１電源線及び前記第２電源線の分圧電圧とを比較するコンパレータを備えていることを特徴とする請求項４又は５に記載の温度補償付遅延回路。
【請求項７】
前記出力回路は、前記コンパレータから出力される比較信号と前記入力信号とが入力されるナンド回路と、該ナンド回路の出力を反転するインバータと、該インバータの出力信号が入力される出力端子とを備えていることを特徴とする請求項６に記載の温度補償付遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチのデッドタイム時間、ドライブ回路の保護ブランキング時間やアラーム信号のパルス幅等を生成する際の時間調整機能に使用される遅延回路に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に代表される半導体スイッチのドライブ回路では、例えば、以下の用途などで遅延回路が用いられる場合がある。
（１）高電圧側および低電圧側のＩＧＢＴの同時オンにより短絡電流が流れないように、高電圧側および低電圧側のＩＧＢＴを同時にオフにする期間（デッドタイム）を生成する。
（２）保護回路（電源電圧低下保護、短絡保護など）へのノイズ混入による誤動作防止のためのブランキング時間を生成する。
（３）保護動作時のアラーム種類を通信する際に、異なるパルス幅で種類を表す場合のパルス幅を設定する。
【０００３】
上記（１）〜（３）に適用可能な遅延回路として、例えば特許文献１に記載されている遅延回路が提案されている。
この遅延回路は、高電位側及び低電位側間に２つのＭＯＳ電界効果トランジスタを直列に接続し、両ＭＯＳ電界効果トランジスタの接続点が論理回路を介して出力端子に接続され、両ＭＯＳ電界効果トランジスタの接続点および論理回路の接続点と低電位側との間にコンデンサを接続している。この遅延回路は、高電位側のＭＯＳ電界効果トランジスタを通じてコンデンサを充電するとともに、低電位側のＭＯＳ電界効果トランジスタを通じてコンデンサを放電するようにしている。
【０００４】
特許文献１には、高電位側のＭＯＳ電界効果トランジスタをカレントミラー回路で直流バイアスして立ち下がりを遅延させるオフディレー構成とする場合と、低電位側のＭＯＳ電界効果トランジスタをカレントミラー回路で直流バイアスして立ち上がりを遅延させるオンディレー構成とする場合とが開示されている。
また、特許文献２には、カレントミラー回路による直流バイアスに代えて差動増幅を行う演算増幅器による直流バイアスを適用したものが提唱されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−２９５３１１号公報
【特許文献２】特開平３−１０４４１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述した特許文献１に記載された従来例において高電位側のＭＯＳ電界効果トランジスタのゲートに対する直流バイアスをカレントミラー回路で行う場合を検討する。コンデンサに流れる電流には、温度上昇に対して正の温度特性がある。具体的には図５に示すように横軸に温度を、縦軸にバイアス電流Ｉｂ２をそれぞれとる。そして例えば−４０℃〜１５０℃の範囲において、温度が−４０℃であるときバイアス電流Ｉｂ２は、０Ａに近い値Ｉｂ２ｍｉｎとなる。そして、温度が上昇するにつれてバイアス電流Ｉｂ２が増加する右上がりの特性線Ｌ３１となる。
【０００７】
また、遅延回路で生成する遅延時間ｔｄ１は、コンデンサの容量をＣ１とし、高電位をＶｉｎｍ１とすると、
ｔｄ１＝Ｃ１・Ｖｉｎｍ１／Ｉｂ２
で表される。したがって、遅延時間ｔｄ１には、負の温度特性がある。具体的に図６に示すように横軸に温度を、縦軸に遅延時間ｔｄ１をそれぞれとる。この図において温度が−４０℃であるときには遅延時間ｔｄ１が比較的大きな値ｔｄ１ｍａｘとなる。そして温度が上昇するにつれて遅延時間ｔｄ１が減少する右下がりの特性線Ｌ４１となる。
【０００８】
一方、特許文献２に記載された従来例において、高電位側のＭＯＳ電界効果トランジスタのゲートに対する直流バイアスを演算増幅器で行う場合を検討する。図８にその一例としてコンデンサに流れる電流Ｉｃ２の温度特性を示す。この図に示されるように特許文献１に記載の従来例とは逆に温度が増加するにつれて電流が減少している。すなわちコンデンサに流れる電流Ｉｃ２には、右下がりの特性線Ｌ３２で表される負の温度特性がある。
また、遅延時間ｔｄ２の温度特性は、コンデンサの容量をＣ１とし、高電位をＶｉｎｍ１とすると、
ｔｄ２＝Ｃ１・Ｖｉｎｍ１／Ｉｃ２
となる。したがって、図９に示すように、温度の増加につれて遅延時間ｔｄ２が増加する右上がりの特性線Ｌ４２で表される正の温度特性がある。
【０００９】
したがって、特許文献１及び２に記載された従来例にあっては、温度変化に対する遅延時間の変動幅が大きくなるという問題点がある。
そこで、本発明は、上記従来例の問題点に着目してなされたものであり、温度変化による遅延時間の変動幅を低減することができる温度補償付遅延回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る温度補償付遅延回路の一態様は、遅延時間を生成する容量素子と、入力信号が入力される高電位側半導体スイッチと、容量素子と並列に接続され、かつ、高電位側半導体スイッチと直列に接続される低電位側半導体スイッチと、高電位側半導体スイッチを通る電流を制御する電流制御回路と、容量素子の端子間電圧が設定電圧以上であるときに出力信号を出力する出力回路とを備えている。特に電流制御回路は、カレントミラー回路で構成される第１電流制御回路と、オペアンプを有する第２電流制御回路とで構成される。
【発明の効果】
【００１１】
本発明の一態様によれば、温度変化に対する遅延時間の変動幅を低減できる温度補償付遅延回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る温度補償付遅延回路の一実施形態を示す回路図である。
【図２】図２の温度補償付遅延回路の容量素子に流れる充電電流の温度特性を示す特性線図である。
【図３】図１の温度補償付遅延回路の遅延時間の温度特性を示す特性線図である。
【図４】本発明の動作の説明に供する第２電流制御回路を省略した回路図である。
【図５】図４の容量素子に流れる充電電流の温度特性を示す特性線図である。
【図６】図４の遅延時間の温度特性を示す特性線図である。
【図７】図４のカレントミラー回路に代えてオペアンプを適用した変形例を示す回路図である。
【図８】図７の容量素子に流れる充電電流の温度特性を示す特性線図である。
【図９】図７の遅延時間の温度特性を示す特性線図である。
【図１０】本発明に係る温度補償付遅延回路の変形例を示す回路図である。
【発明を実施するための形態】
【００１３】
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、従来例と同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
まず、本発明の一実施形態を表す半導体スイッチのデッドタイム時間、ドライブ回路の保護ブランキング時間やアラーム信号のパルス幅等を生成する際の時間調整機能に使用される温度補償付遅延回路の一実施形態について説明する。
【００１４】
本発明の一実施形態に係る温度補償付遅延回路は、図１に示すように、遅延時間を生成する容量素子１と、入力回路２と、充放電回路３と、第１電流制御回路４と、第２電流制御回路５と、出力回路６とを備えている。
入力回路２は、遅延対象となるパルス信号が入力される入力端子ＩＮと、この入力端子ＩＮに接続された入力されたパルス信号を論理反転するインバータ２１とを備える。また、インバータ２１の出力信号は、充放電回路３の高電位側半導体スイッチ３１及び低電位側半導体スイッチ３２の制御端子に出力される。
【００１５】
充放電回路３は電源端子ＶＳに接続された第１電源線Ｌ１及びグランド端子ＧＮＤに接続された第２電源線Ｌ２間に接続されている。充放電回路３には、入力回路２のインバータ２１の出力信号が入力される。この充放電回路３は、直列に接続された高電位側半導体スイッチ３１及び低電位側半導体スイッチ３２を有する。また、低電位側半導体スイッチ３２には、並列に容量素子１が接続されている。
ここで、高電位側半導体スイッチ３１は例えばＰチャネルのＭＯＳＦＥＴで構成される。低電位側半導体スイッチ３２はＮチャネルのＭＯＳＦＥＴで構成される。高電位側半導体スイッチ３１は、制御端子となるゲートが入力回路２のインバータ２１の出力側に接続されている。高電位側半導体スイッチ３１のソースが後述する第１カレントミラー回路４１を介して第１電源線Ｌ１に接続されている。高電位半導体スイッチ３１のドレインが第１抵抗Ｒ１を介して容量素子１及び低電位側半導体スイッチ３２のドレインに接続されている。
【００１６】
低電位側半導体スイッチ３２は制御端子となるゲートが入力回路２のインバータ２１の出力側に接続されている。低電位側半導体スイッチ３２のドレインが容量素子１に接続されているとともに、第１抵抗Ｒ１を介して高電位側半導体スイッチ３１のドレインに接続されている。低電位側半導体スイッチ３２のソースが第２電源線Ｌ２に接続されている。
第１電流制御回路４は、第１電源線Ｌ１と充放電回路３の高電位側半導体スイッチ３１との間に接続された第１カレントミラー回路４１と、この第１カレントミラー回路４１のバイアス電流を制御する第２カレントミラー回路４２とを備えている。
【００１７】
第１カレントミラー回路４１は、それぞれ例えばＰチャネルＭＯＳＦＥＴで構成される第１トランジスタ４１ａ及び第２トランジスタ４１ｂを有する。第１トランジスタ４１ａは、ゲート及びドレインが第２カレントミラー回路４２に接続されているとともに、第２トランジスタ４１ｂのゲートに接続されている。第１トランジスタ４１ａのソースが第１電源線Ｌ１に接続されている。
第２トランジスタ４１ｂは、ゲートが第１トランジスタ４１ａのゲート及びドレインに接続されている。第２トランジスタ４１ｂのソースが第１電源線Ｌ１に接続されている。第２トランジスタ４１ｂのドレインが充放電回路３の高電位側半導体スイッチ３１のソースに接続されている。
【００１８】
ここで、第１トランジスタ４１ａのゲート長をＬｇ１、ゲート幅をＷｇ１とし、第２トランジスタ４１ｂのゲート長をＬｇ２、ゲート幅をＷｇ２とする。そして、比ａ＝（Ｗｇ２／Ｌｇ２）／（Ｗｇ１／Ｌｇ１）を定義する。バイアス電流Ｉｂ２は、第１トランジスタ４１ａに流れるバイアス電流Ｉｂ１によって、比ａ倍される。すなわち、バイアス電流Ｉｂ２＝ａ×Ｉｂ１が第２トランジスタ４１ｂから出力される。
第２カレントミラー回路４２は、並列に接続された２つのカレントミラー回路４３及び４４で構成されている。
カレントミラー回路４３は、例えばＮチャネルＭＯＳＦＥＴで構成される第３トランジスタ４３ａ及び第４トランジスタ４３ｂで構成されている。
【００１９】
第３トランジスタ４３ａはゲート及びドレインが、バイアス電流が入力されるバイアス電流端子ＢＩＡＳに接続されているとともに第４トランジスタ４３ｂのゲートに接続されている。第３トランジスタ４３ａのソースがカレントミラー回路４４に接続されている。
第４トランジスタ４３ｂはゲートが第３トランジスタ４３ａのゲート及びドレインとバイアス電流端子ＢＩＡＳとに接続されている。第４トランジスタ４３ｂのドレインが第１カレントミラー回路４１の第１トランジスタ４１ａのドレインに接続されている。第４トランジスタ４３ｂのソースがカレントミラー回路４４に接続されている。
カレントミラー回路４４は、例えばＮチャネルＭＯＳＦＥＴで構成される第５トランジスタ４４ａ及び第６トランジスタ４４ｂで構成されている。
【００２０】
第５トランジスタ４４ａはゲート及びドレインが第３トランジスタのソース及び第６トランジスタ４４ｂのゲートに接続されている。第５トランジスタ４４ａのソースが第２電源線Ｌ２に接続されている。第６トランジスタ４４ｂはゲートが第５トランジスタ４４ａのゲート及びドレインに接続されている。第６トランジスタ４４ｂのドレインが第４トランジスタ４３ｂのソースに接続されている。第６トランジスタ４４ｂのソースが第２電源線Ｌ２に接続されている。
ここで、第３トランジスタ４３ａ及び第５トランジスタ４４ａのゲート長を同じＬｇ３、ゲート幅を同じＷｇ３とし、第４トランジスタ４３ｂ及び第６トランジスタ４４ｂのゲート長を同じＬｇ４、ゲート幅を同じＷｇ４とする。そして、比ｂ＝（Ｗｇ４／Ｌｇ４）／（Ｗｇ３／Ｌｇ３）を定義する。第２カレントミラー回路４４では、バイアス電流端子ＢＩＡＳに入力されるバイアス電流Ｉｂ０が比ｂ倍されてバイアス電流Ｉｂ１が流れる。すなわち第２カレントミラー回路４４は、バイアス電流Ｉｂ０が比ｂ倍増幅されたバイアス電流Ｉｂ１＝ｂ×Ｉｂ０を生成する。このバイアス電流Ｉｂ１が第３トランジスタ４３ｂ及び第５トランジスタ４４ｂを通じて流れる。
【００２１】
第２電流制御回路５は、オペアンプ５１を有する。このオペアンプ５１の非反転入力端子は充放電回路３に介挿された第１抵抗Ｒ１と高電位側半導体スイッチ３１との接続点に接続されている。また、オペアンプ５１の反転入力端子は、電圧源５２を介して第１抵抗Ｒ１及び低電位側半導体スイッチ３２の接続点と容量素子１との接続点に接続されている。
第２電流制御回路５は、高電位側半導体スイッチ３１及び第１抵抗Ｒ１との接続点と第２電源線Ｌ２との間に直列に接続された例えばＮチャネルＭＯＳＦＥＴで構成される第７トランジスタ５３及び第２抵抗Ｒ２を備える。第７トランジスタ５３はゲートがオペアンプ５１の出力端子に接続されている。第７トランジスタ５３のドレインが高電位側半導体スイッチ３１及び第１抵抗Ｒ１の接続点に接続されている。第７トランジスタ５３のソースが第２抵抗Ｒ２に接続されている。
【００２２】
したがって、第２電流制御回路５では、高電位側半導体スイッチ３１及び第１抵抗Ｒ１の接続点の電圧が電圧源５２の電圧Ｖｒｅｆ未満であるときにはオペアンプ５１から低レベルの出力信号が出力される。この出力信号が第７トランジスタ５３のゲートに入力されて第７トランジスタ５３がオフ状態となる。逆に、前記接続点の電圧が電圧源５２の電圧Ｖｒｅｆ以上であるときにはオペアンプ５１から高レベルの出力信号が出力される。この出力信号が第７トランジスタ５３のゲートに入力されて第７トランジスタ５３がオン状態となる。
【００２３】
出力回路６は、分圧回路６１と、コンパレータ６２と、ナンド回路６３と、インバータ６４と，出力端子ＯＵＴとを有する。分圧回路６１は、第１電源線Ｌ１及び第２電源線Ｌ２間に直列に接続された第３抵抗Ｒ３及び第４抵抗Ｒ４を有する。コンパレータ６２の非反転入力端子は、第１抵抗Ｒ１及び低電位側半導体スイッチ３２の接続点と容量素子１との接続点に接続されている。コンパレータ６２の反転入力端子は、分圧回路６１の第３抵抗Ｒ３及び第４抵抗Ｒ４の接続点に接続されている。コンパレータ６２は、容量素子１の端子電圧Ｖｃ１が分圧回路６１の分圧電圧Ｖｄｉｎ未満であるとき、低レベルの比較信号をナンド回路６３出力する。一方、コンパレータ６２は、端子電圧Ｖｃ１が分圧電圧Ｖｄｉｎ以上であるとき、高レベルの比較信号をナンド回路６３に出力する。
【００２４】
ナンド回路６３には、コンパレータ６２の比較信号と入力端子ＩＮに入力される入力パルス信号が入力される。このナンド回路６３は、比較信号及び入力パルス信号が高レベルであるときに低レベルの出力信号をインバータ６４に出力する。一方、ナンド回路６３は、比較信号及び入力パルス信号の何れかが低レベルであるときに高レベルの出力信号をインバータ６４に出力する。
インバータ６４は入力されるナンド回路６３の出力を論理反転して出力端子ＯＵＴに出力する。
【００２５】
次に、上記構成を有する温度補償付遅延回路の動作を説明する。
今、入力端子ＩＮに入力されるパルス信号ＳＰが低レベルであるものとする。このとき、入力回路２では、インバータ２１から出力される出力信号が高レベルとなる。この高レベルの出力信号は充放電回路３の高電位側半導体スイッチ３１及び低電位側半導体スイッチ３２のゲートに出力される。このため、高電位側半導体スイッチ３１がオフ状態となり、低電位側半導体スイッチ３２がオン状態となる。すると容量素子１に充電されている充電電圧が低電位側半導体スイッチ３２と第２電源線Ｌ２を介してグランド端子ＧＮＤに放電される。
【００２６】
このため、出力回路６のコンパレータ６２から出力される比較信号は低レベルとなる。このとき入力パルス信号ＳＰも低レベルであるので、ナンド回路６３の出力信号は高レベルになる。これがインバータ６４で反転されて出力端子ＯＵＴから低レベルの出力信号が出力される。
この状態から、入力パルス信号ＳＰが高レベルに反転すると、入力回路２のインバータ２１の出力信号が低レベルに反転する。これに応じて充放電回路３の高電位側半導体スイッチ３１はオン状態になる。このため、低電位側半導体スイッチ３２はオフ状態となり、容量素子１への充電路が形成される。
【００２７】
このとき、高電位側半導体スイッチ３１を流れる電流は第１電流制御回路４及び第２電流制御回路５で制御される。すなわち、バイアス電流端子ＢＩＡＳに入力されるバイアス電流Ｉｂ０が第２カレントミラー回路４２の第３トランジスタ４３ａ及び第５トランジスタ４４ａを通じて流れる。このバイアス電流Ｉｂ０に対応するバイアス電流Ｉｂ１が第１電源線Ｌ１から第１カレントミラー回路４１の第１トランジスタ４１ａ、第２カレントミラー回路４２の第４トランジスタ４３ｂ及び第５トランジスタ４４ｂを通じて第２電源線Ｌ２に流れる。
【００２８】
このため、第１カレントミラー回路４１の第２トランジスタ４１ｂにバイアス電流Ｉｂ１に対応した充電電流Ｉｂ２が流れる。この電流が高電位側半導体スイッチ３１、第１抵抗Ｒ１を介して容量素子１に供給されて、容量素子１が充電される。このときの容量素子１の端子間電圧Ｖｃが分圧回路６１で設定した設定電圧Ｖｉｎｍに達しない間では、コンパレータ６２の出力電圧は低レベルとなり、入力パルス信号ＳＰが高レベルである。一方、ナンド回路６３の出力信号は高レベルになるため、インバータ６４で反転されて低レベルの出力信号が出力端子ＯＵＴに出力される。
【００２９】
その後、容量素子１の充電が進み、端子間電圧Ｖｃが設定電圧Ｖｉｎｍ以上となると、コンパレータ６２から出力される比較信号が高レベルとなる。これに応じてナンド回路６３の出力信号は低レベルに反転し、インバータ６４から高レベルの出力信号が遅延信号として出力端子ＯＵＴを介して出力される。
なお、第１電流制御回路４を構成する第１カレントミラー回路４１及び第２カレントミラー回路４２には、それぞれ正の温度特性がある。具体的にこの温度特性を検討するに際し、図１に示す構成から第２電流制御回路５を除いた図４に示す構成とする。例えば図５に示すように横軸に温度をとり、縦軸に充電電流Ｉｃをとった特性線図で考える。温度範囲を−４０℃〜１５０℃とすれば、温度が−４０℃であるときにゼロに近い電圧Ｉｂ２ｍｉｎとなり、これから温度が上昇するにつれて充電電流Ｉｂ２が増加する右上がりの特性線Ｌ３１で表される。この特性線Ｌ３１は温度が１５０℃となるまで直線的に右上がり傾向を維持する。したがって、第１カレントミラー回路４１の第２トランジスタ４１ｂを流れるバイアス電流Ｉｂ２は、正の温度特性を有している。
【００３０】
このため、第１電流制御回路４による遅延時間ｔｄ１は、容量素子１の静電容量をＣ１とし、分圧回路６１の中間電圧をＶｉｎｍとすると、ｔｄ１＝Ｃ１・Ｖｉｎｍ／Ｉｂ２で表される。つまり、遅延時間ｔｄ１はバイアス電流Ｉｂ２に反比例する。したがって、遅延時間ｔｄ１は、図６に示すように負の温度特性であることが示される。すなわち、温度が−４０℃であるときに最大値ｔｄ１ｍａｘとなり、その後、温度が増加するにつれて遅延時間ｔｄ１が減少する右下がりの特性線Ｌ４１となる。この減少傾向は温度１５０℃に達するまで継続する。
【００３１】
一方、図４の構成において、第１電流制御回路４に代えて第２電流制御回路５を適用した場合を検討する。この場合、図７に示すように、第１電源線Ｌ１に第１抵抗Ｒ１を介して例えばＰチャネルＭＯＳＦＥＴで構成される第８トランジスタ７１を接続する。そして、この第８トランジスタ７１のゲートをオペアンプ７２の出力端子に接続する。また第８トランジスタ７１のソースを第１抵抗Ｒ１に、ドレインを高電位側半導体スイッチ３１にそれぞれ接続する。そして、オペアンプの非反転入力端子を電圧源７３を介して第１電源線Ｌ１に接続する。また、オペアンプの反転入力端子を第１抵抗Ｒ１及び第８トランジスタ７１のソース間の接続点に接続する。
【００３２】
このような構成とすると、容量素子１に流れる電流Ｉｃ２は、負の温度特性となる。すなわち、図８に示すように横軸に温度をとり、縦軸に電流Ｉｃ２をとったときに、温度特性は、温度が−４０℃であるときに電流Ｉｃ２が最大値Ｉｃ２ｍａｘとなり、この状態から温度が上昇するにつれて電流Ｉｃ２が減少する右下がりの特性線Ｌ３２で表される。
また、遅延時間ｔｄ２は、容量素子１の静電容量をＣ１とし、容量素子１に流れる電流をＩｃ２とし、電圧分圧回路６１の中間電圧をＶｉｎｍとすると、ｔｄ２＝Ｃ１・Ｖｉｎｍ／Ｉｃ２で表される。つまり、遅延時間ｔｄ２は電流Ｉｃ２に逆比例する。したがって、遅延時間ｔｄ２の温度特性は、正の温度特性となる。すなわち、図９に示すように横軸に温度をとり、縦軸に遅延時間ｔｄ２をとったときに、温度が−４０℃であるときに最小値ｔｄ２ｍｉｎとなる。この状態から温度が上昇するにつれて遅延時間ｔｄ２は増加して右上がりの特性線Ｌ４２となる。
【００３３】
このように、第１電流制御回路４では遅延時間ｔｄ１が負の温度特性を有し、第２電流制御回路５では遅延時間ｔｄ２が正の温度特性を有することになる。
このため、図１の回路構成において、第２電流制御回路５が動作していないとき、第１電源線Ｌ１から高電位側半導体スイッチ３１を介して第１抵抗Ｒ１に供給される充電電流Ｉｂ２は、第１電流制御回路４によって決定される。この第１電流制御回路４はカレントミラー回路による定電流回路ではあるが、前述した図４〜図６に示すように、充電電流Ｉｂ２には正の温度特性がある。
【００３４】
そして、温度が−４０℃〜１５０℃の例えば中間温度である５５℃付近の設定温度Ｔａとなったときに、高電位側半導体スイッチ３１と第１抵抗Ｒ１との接続点の電圧Ｖｒが第２電流制御回路５のオペアンプ５１の反転入力端子に供給される基準電圧Ｖｒｅｆに到達するように電圧源５２の電圧を設定する。このように設定することにより、温度がＴａ未満であるときには第２電流制御回路５のオペアンプ５１の出力信号が低レベルとなる。このため第７トランジスタ５３がオフ状態を維持しバイパス電流Ｉｂｐは流れない。温度がＴａ以上となると第２電流制御回路５のオペアンプ５１の出力信号が高レベルとなる。このため、第７トランジスタ５３はオン状態となり、第２抵抗Ｒ２を通じてバイパス電流Ｉｂｐが流れるようになる。
【００３５】
そして、第１電源線Ｌ１及び第２電源線Ｌ２間に、第１電流制御回路４の第１カレントミラー回路４１の第２トランジスタ４１ｂと第２電流制御回路４の第７トランジスタ５３とが直列に接続されることになる。
したがって、容量素子１に流れる充電電流Ｉｃ１は、第１カレントミラー回路４１との第２トランジスタ４１ｂを流れるバイアス電流Ｉｂ２と、オペアンプ５１が制御可能なバイパス電流Ｉｂｐとの大小関係により、バイアス電流Ｉｂ２またはバイパス電流Ｉｂｐの何れか小さい方が支配的となる。
【００３６】
以上のことから、温度が−４０℃から設定温度Ｔａまでの間では、第１電流制御回路４のバイアス電流ｉｂ２で充電電流Ｉｃ１が決定されることになり、充電電流Ｉｃ１は正の温度特性となる。一方、設定温度Ｔａ以上となると第２電流制御回路４のバイパス電流Ｉｂｐで充電電流Ｉｃ１が決定されることになり、負の温度特性に切り換わる。
したがって、温度が−４０℃から設定温度Ｔａまでの範囲では図５の特性線Ｌ３１が示すように温度上昇に伴い充電電流Ｉｃ１が増加する。一方、温度が設定温度Ｔａから１５０℃の範囲では図８の特性線Ｌ３２が示すように温度上昇に伴い充電電流Ｉｃ１が減少する。
【００３７】
このため、遅延時間ｔｄの温度特性は、温度が−４０℃から設定温度Ｔａまでの範囲では図３の特性線Ｌ４１が示すように温度上昇によって遅延時間ｔｄが低下するが、温度が設定温度Ｔａから１５０℃の範囲では図９の特性線Ｌ４２が示すように温度上昇によって遅延時間Ｔｄが増加する。
よって、温度が−４０℃から１５０℃までの範囲では、遅延時間ｔｄの温度変化による変動幅を、第１電流制御回路４及び第２電流制御回路５の何れかを単独で使用する場合の半分に減少させることができる。
【００３８】
このように、上記実施形態は、第１電源線Ｌ１及び第２電源線Ｌ２間に、カレントミラー回路を有する第１電流制御回路４とオペアンプを有する第２電流制御回路５とを直列に接続し、両回路の接続点から第１抵抗Ｒ１を介して容量素子１に充電電流Ｉｃ１を供給している。このため上記実施形態は、遅延時間ｔｄの温度特性による変動幅を従来例の半分に減少させて温度補償を行うことができ、温度変化の影響が少ない温度補償付遅延回路を提供することができる。
また、上記実施形態は、第１電流制御回路４の第１カレントミラー回路４１のバイアス電流Ｉｄ１を第２カレントミラー回路４２でバイアスＩｂ０から生成している。このため上記実施形態は、第２カレントミラー回路４２を構成する第３トランジスタ４３ａ〜第６トランジスタ４４ｂのゲート長及びゲート幅を調整するだけで、入力されるバイアス電流Ｉｂ０から第１カレントミラー回路４１の基準電流となるバイアス電流Ｉｂ１を生成することができる。すなわち、上記実施形態は、抵抗素子を使用することなくバイアス電流を生成することができる。
【００３９】
なお、上記実施形態においては、第２電流制御回路５のオペアンプ５１を設定電圧Ｖｒｅｆと第１抵抗Ｒ１の端子電圧とを比較することにより、第７トランジスタ５３を駆動する場合について説明したが、これに限定されるものではない。例えば、温度補償付遅延回路の温度を検出して電圧信号を出力する温度センサ８１を設け、この温度センサ８１で検出した温度に応じた電圧信号をオペアンプで構成されるコンパレータ８２の非反転入力端子に供給し、コンパレータ８２の反転入力端子に設定温度Ｔａに相当する基準電圧Ｖｒｅｆ１を出力する基準電源８３を接続し、コンパレータ８２から出力される比較信号を第７トランジスタ５３に供給するようにしてもよい。
【００４０】
この場合には、充電電流Ｉｃ１及び遅延時間ｔｄの温度特性を、設定温度Ｔａで正確に切り換えることができるため、温度変換による変動幅を正確に設定することができる。
また、上記実施形態においては、充放電回路３を構成するトランジスタ、第１電流制御回路４を構成する各トランジスタ及び第２電流制御回路を構成するトランジスタのチャネル形式は任意に設定することができるとともに、ＭＯＳＦＥＴに限らずＩＧＢＴ等の他の電圧制御形半導体素子を適用することができる。
【符号の説明】
【００４１】
１…容量素子、２…入力回路、３…充放電回路、４…第１電流制御回路、５…第２電流制御回路、６…出力回路、３１…高電位側半導体スイッチ、３２…低電位側半導体スイッチ、４１…第１カレントミラー回路、４１ａ…第１トランジスタ、４１ｂ…第２トランジスタ、４２…第２カレントミラー回路、４３…カレントミラー回路、４３ａ…第３トランジスタ、４３ｂ…第４トランジスタ、４４…カレントミラー回路、４４ａ…第５トランジスタ、４４ｂ…第６トランジスタ、５１…オペアンプ、５２…電圧源、５３…第７トランジスタ、６１…分圧回路、６２…コンパレータ、６３…アンド回路、６４…インバータ、８１…温度センサ、８２…基準電圧源、８３…コンパレータ（オペアンプ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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