(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面側に形成された第１導電型のドリフト領域と、
前記ドリフト領域の上方に形成された第２導電型のベース領域と、
前記ベース領域の上方に形成された第１導電型のソース領域と、
前記ソース領域の上端側から、前記ソース領域および前記ベース領域を貫通して形成された２以上のゲートトレンチと、
２つのゲートトレンチの間に形成され、前記ソース領域を貫通して、且つ、前記ベース領域に下端が配置されたコンタクトトレンチと、
前記コンタクトトレンチの下端と隣接して設けられ、前記ベース領域よりも不純物濃度が高い第２導電型の高濃度領域と、
前記コンタクトトレンチの下端と対向する領域において、前記ベース領域の下端の下側に突出して形成された第２導電型の突出部と
を備え、
前記高濃度領域は、前記ベース領域内に設けられ、前記ベース領域および前記コンタクトトレンチに囲まれ、
前記ソース領域の上端から前記突出部の下端までの深さは３μｍ以上であり、
深さ方向と垂直な横方向において前記突出部と隣接する第１導電型の領域のキャリア濃度Ｎｄと、前記突出部のキャリア濃度Ｎａとが下式を満たす
【数１】
0006750300.tif 000007
ただし、Ｗｃは前記２つのゲートトレンチの間隔であり、Ｗｔは前記コンタクトトレンチの幅である、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上面側に形成された第１導電型のドリフト領域と、
前記ドリフト領域の上方に形成された第２導電型のベース領域と、
前記ベース領域の上方に形成された第１導電型のソース領域と、
前記ソース領域の上端側から、前記ソース領域および前記ベース領域を貫通して形成された２以上のゲートトレンチと、
２つのゲートトレンチの間に形成され、前記ソース領域を貫通して、且つ、前記ベース領域に下端が配置されたコンタクトトレンチと、
前記コンタクトトレンチの下端と対向する領域において、前記ベース領域の下端の下側に突出して形成された第２導電型の突出部と、
少なくとも一つの前記ゲートトレンチの下端と、前記突出部とに隣接して形成された、前記ドリフト領域よりも不純物濃度が高い第１導電型領域と、
前記第１導電型領域と、前記ベース領域との間において、前記ゲートトレンチに隣接して形成され、前記第１導電型領域よりも不純物濃度が低い第１導電型の中間領域と
を備え、
前記ソース領域の上端から前記突出部の下端までの深さは３μｍ以上であり、
深さ方向と垂直な横方向において前記突出部と隣接する第１導電型の領域のキャリア濃度Ｎｄと、前記突出部のキャリア濃度Ｎａとが下式を満たす
【数１】
0006750300.tif 000008
ただし、Ｗｃは前記２つのゲートトレンチの間隔であり、Ｗｔは前記コンタクトトレンチの幅である、半導体装置。
【請求項３】
前記ソース領域の上端から前記突出部の下端までの深さは１５μｍ以下である
請求項１または２に記載の半導体装置。
【請求項４】
前記コンタクトトレンチの下端から前記突出部の下端までの深さは１４．７μｍ以下である
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記コンタクトトレンチの下端と隣接して設けられ、前記ベース領域よりも不純物濃度が高い第２導電型の高濃度領域を更に備える
請求項２に記載の半導体装置。
【請求項６】
前記突出部の前記ベース領域の下端における幅は、前記コンタクトトレンチの幅の０．９倍以上、１．１倍以下である
請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記中間領域の不純物濃度は、前記ドリフト領域の不純物濃度と等しい
請求項２に記載の半導体装置。
【請求項８】
前記突出部の下端と、前記第１導電型領域の下端とが、同一の深さ位置に配置されている
請求項２または７に記載の半導体装置。
【請求項９】
前記ゲートトレンチの内壁に形成されたゲート絶縁膜と、
前記ゲートトレンチの内部において、前記ゲート絶縁膜に囲まれたゲート導電部と
を更に備え、
前記ゲート絶縁膜は、前記ゲートトレンチの下端に形成された部分が、前記ゲートトレンチの側壁に形成された部分よりも厚い
請求項２，７，８のいずれか一項に記載の半導体装置。
【請求項１０】
前記突出部の下端は、前記ゲートトレンチの下端よりも、前記ソース領域の上端からみて深い位置に配置されている
請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
それぞれのゲートトレンチと、前記突出部との距離は、０．４μｍ以上である
請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記ソース領域の上方に形成されたソース電極を更に備え、
前記ソース電極は、前記コンタクトトレンチの内部にも形成され、
前記コンタクトトレンチの内壁と、前記ソース電極との間にバリアメタルを更に備える
請求項１から１１のいずれか一項に記載の半導体装置。
【請求項１３】
半導体基板の上面側に、第１導電型のドリフト領域、第２導電型のベース領域、第１導電型のソース領域、および、前記ソース領域および前記ベース領域を貫通する２以上のゲートトレンチを形成する段階と、
２つのゲートトレンチの間に、前記ソース領域を貫通して、且つ、前記ベース領域に下端が配置されるコンタクトトレンチを形成する段階と、
前記コンタクトトレンチの下端から、前記コンタクトトレンチの底部に不純物を注入して、前記コンタクトトレンチの下端に隣接する前記ベース領域より不純物濃度が高く、前記ベース領域内に設けられ、前記ベース領域および前記コンタクトトレンチに囲まれる第２導電型の高濃度領域を形成する段階と、
前記コンタクトトレンチの下端から、前記ベース領域の下方に不純物を注入して、前記コンタクトトレンチの下端と対向する領域において、前記ベース領域の下端から下側に突出する第２導電型の突出部を形成する段階と
前記高濃度領域を形成する段階および前記突出部を形成する段階の後に熱処理をする段階と
を備え、
前記ソース領域の上端から前記突出部の下端までの深さは、３μｍ以上であり、
深さ方向と垂直な横方向において前記突出部と隣接する第１導電型の領域のキャリア濃度Ｎｄと、前記突出部のキャリア濃度Ｎａとが下式を満たす
【数１】
0006750300.tif 000009
ただし、Ｗｃは前記２つのゲートトレンチの間隔であり、Ｗｔは前記コンタクトトレンチの幅である半導体装置の製造方法。
【請求項１４】
半導体基板の上面側に、第１導電型のドリフト領域、第２導電型のベース領域、第１導電型のソース領域、および、前記ソース領域および前記ベース領域を貫通する２以上のゲートトレンチを形成する段階と、
２つのゲートトレンチの間に、前記ソース領域を貫通して、且つ、前記ベース領域に下端が配置されるコンタクトトレンチを形成する段階と、
前記コンタクトトレンチの下端から、前記ベース領域の下方に不純物を注入して、前記コンタクトトレンチの下端と対向する領域において、前記ベース領域の下端から下側に突出する第２導電型の突出部を形成する段階と、
前記ゲートトレンチの下端から、前記ドリフト領域に不純物を注入して、前記ゲートトレンチの下端と、前記突出部とに隣接する、前記ドリフト領域よりも不純物濃度が高い第１導電型領域を形成する段階と
を備える半導体装置の製造方法。
【請求項１５】
前記コンタクトトレンチを形成する前に、前記ソース領域の上方に絶縁膜を形成し、
前記絶縁膜を貫通する前記コンタクトトレンチを形成する
請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記突出部を形成する段階において、前記不純物を異なる深さにそれぞれ注入する
請求項１３から１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記ソース領域の上端から前記突出部の下端までの深さは、３μｍ以上であり、
深さ方向と垂直な横方向において前記突出部と隣接する第１導電型の領域のキャリア濃度Ｎｄと、前記突出部のキャリア濃度Ｎａとが下式を満たす
【数１】
0006750300.tif 000010
ただし、Ｗｃは前記２つのゲートトレンチの間隔であり、Ｗｔは前記コンタクトトレンチの幅である
請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
縦型ＭＯＳＦＥＴ等の半導体装置において、耐圧とオン抵抗とのトレードオフ関係が知られている。耐圧を確保しつつ、低オン抵抗化する技術として、超接合半導体素子が知られている（例えば、特許文献１参照）。
関連する先行技術文献として下記の文献がある。
特許文献１  特開平９−２６６３１１号公報
特許文献２  特開２０１３−８４８９９号公報
特許文献３  特許第４６９６３３５号公報
特許文献４  特開２０１０−１１４１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一般に、超接合半導体素子においては、超接合構造を形成してから、ソース領域等のＭＯＳ構造を形成する。このため、ＭＯＳ構造を形成するときの熱履歴により、超接合構造におけるｐ型領域とｎ型領域の不純物が拡散してしまい、良好な超接合構造を形成することが困難であった。微細ピッチの超接合半導体素子においては、この課題がより顕著になる。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、半導体基板の上面側に形成された第１導電型のドリフト領域と、ドリフト領域の上方に形成された第２導電型のベース領域と、ベース領域の上方に形成された第１導電型のソース領域とを備えてよい。半導体装置は、ソース領域の上端側から、ソース領域およびベース領域を貫通して形成された２以上のゲートトレンチを備えてよい。半導体装置は、２つのゲートトレンチの間に形成され、ソース領域を貫通して、且つ、ベース領域に下端が配置されたコンタクトトレンチを更に備えてよい。半導体装置は、コンタクトトレンチの下端と対向する領域において、ベース領域の下端の下側に突出して形成された第２導電型の突出部を備えてよい。ソース領域の上端から突出部の下端までの深さは３μｍ以上であってよい。深さ方向と垂直な横方向において突出部と隣接する第１導電型の領域のキャリア濃度Ｎｄと、突出部のキャリア濃度Ｎａとが下式を満たしてよい。
【数１】
0006750300.tif 000002
ただし、Ｗｃは２つのゲートトレンチの間隔であり、Ｗｔはコンタクトトレンチの幅である。
【０００５】
ソース領域の上端から突出部の下端までの深さは１５μｍ以下であってよい。コンタクトトレンチの下端から突出部の下端までの深さは１４．７μｍ以下であってよい。
【０００６】
半導体装置は、コンタクトトレンチの下端と隣接して設けられ、ベース領域よりも不純物濃度が高い第２導電型の高濃度領域を備えてよい。突出部のベース領域の下端における幅は、コンタクトトレンチの幅の０．９倍以上、１．１倍以下であってよい。
【０００７】
半導体装置は、少なくとも一つのゲートトレンチの下端と、突出部とに隣接して形成された、ドリフト領域よりも不純物濃度が高い第１導電型領域を備えてよい。半導体装置は、第１導電型領域と、ベース領域との間において、ゲートトレンチに隣接して形成され、第１導電型領域よりも不純物濃度が低い第１導電型の中間領域を備えてよい。中間領域の不純物濃度は、ドリフト領域の不純物濃度と等しくてよい。突出部の下端と、第１導電型領域の下端とが、同一の深さ位置に配置されていてよい。
【０００８】
半導体装置は、ゲートトレンチの内壁に形成されたゲート絶縁膜と、ゲートトレンチの内部において、ゲート絶縁膜に囲まれたゲート導電部とを備えてよい。ゲート絶縁膜は、ゲートトレンチの下端に形成された部分が、ゲートトレンチの側壁に形成された部分よりも厚くてよい。
【０００９】
突出部の下端は、ゲートトレンチの下端よりも、ソース領域の上端からみて深い位置に配置されていてよい。それぞれのゲートトレンチと、突出部との距離は、０．４μｍ以上であってよい。
【００１０】
半導体装置は、ソース領域の上方に形成されたソース電極を備えてよい。ソース電極は、コンタクトトレンチの内部にも形成されてよい。半導体装置は、コンタクトトレンチの内壁と、ソース電極との間にバリアメタルを備えてよい。
【００１１】
本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、半導体基板の上面側に、第１導電型のドリフト領域、第２導電型のベース領域、第１導電型のソース領域、および、ソース領域およびベース領域を貫通する２以上のゲートトレンチを形成する段階を備えてよい。製造方法は、２つのゲートトレンチの間に、ソース領域を貫通して、且つ、ベース領域に下端が配置されるコンタクトトレンチを形成する段階を備えてよい。製造方法は、コンタクトトレンチの下端から、ベース領域の下方に不純物を注入して、コンタクトトレンチの下端と対向する領域において、ベース領域の下端から下側に突出する第２導電型の突出部を形成する段階を備えてよい。
【００１２】
コンタクトトレンチを形成する前に、ソース領域の上方に絶縁膜を形成してよい。絶縁膜を貫通するコンタクトトレンチを形成してよい。
【００１３】
製造方法は、ゲートトレンチの下端から、ドリフト領域に不純物を注入して、ゲートトレンチの下端と、突出部とに隣接する、ドリフト領域よりも不純物濃度が高い第１導電型領域を形成する段階を備えてよい。
【００１４】
突出部を形成する段階において、不純物を異なる深さにそれぞれ注入してよい。ソース領域の上端から突出部の下端までの深さは、３μｍ以上であってよい。ドリフト領域のキャリア濃度Ｎｄと、突出部のキャリア濃度Ｎａとが下式を満たしてよい。
【数１】
0006750300.tif 000003
【００１５】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施例に係る半導体装置１００の概要を示す断面図である。
【図２】突出部６０の幅および深さを説明する図である。
【図３】半導体装置１００の製造方法の一例を示す図である。
【図４Ａ】本発明の第２実施例に係る半導体装置２００の一例を示す断面図である。
【図４Ｂ】本発明の第２実施例に係る半導体装置２００の他の例を示す断面図である。
【図５】半導体装置２００の製造方法の一例を示す図である。
【図６】コンタクトトレンチ３０の幅Ｗ１と、突出部６０の幅Ｗ２との関係を示す図である。
【図７】ゲート絶縁膜４２の構造の一例を示す図である。
【図８】コンタクトトレンチ３０の内壁に形成したバリアメタル７２の一例を示す図である。
【図９】第１実施例の半導体装置１００、および、第２実施例の半導体装置２００のオン抵抗の一例を示す図である。
【図１０】第１実施例および第２実施例における半導体装置の耐圧の一例を示す図である。
【発明を実施するための形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
（第１実施例）
図１は、本発明の第１実施例に係る半導体装置１００の概要を示す断面図である。本例の半導体装置１００はＭＯＳＦＥＴであり、半導体基板１０と、半導体基板１０の上面側に形成されたドリフト領域１２等の半導体領域と、半導体領域の上面側に形成されたソース電極５０と、半導体基板１０の下面側に形成されたドレイン電極５２とを備える。
【００１９】
なお、本明細書においては半導体基板１０の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。「上」および「下」は重力方向に限定されない。また、「ソース」、「ドレイン」の用語を用いているが、半導体装置１００はＭＯＳＦＥＴに限定されない。ＩＧＢＴ等のバイポーラトランジスタにおける「エミッタ」および「コレクタ」も、本明細書における「ソース」および「ドレイン」の用語の範囲に含まれ得る。また、各実施例においては、第１導電型をｎ型、第２導電型をｐ型とした例を示しているが、基板、層、領域等の導電型は、それぞれ逆の極性であってもよい。
【００２０】
半導体基板１０は、シリコンまたはシリコンカーバイド、窒化ガリウム等の化合物半導体等の半導体で形成された基板である。本例の半導体基板１０は、ｎ＋型であり、ドレイン領域として機能する。半導体基板１０の下面にはドレイン電極５２が形成されている。ドレイン電極５２は、アルミニウムや金、銀等の金属材料で形成される。
【００２１】
半導体基板１０の上面側には、ｎ−型のドリフト領域１２、ｐ型のベース領域１４およびｎ＋型のソース領域１６が形成される。半導体基板１０の上面側とは、半導体基板１０の上面の上方であってよく、半導体基板１０の内部における、上面近傍であってもよい。
【００２２】
本例のドリフト領域１２は、半導体基板１０の上面にエピタキシャル成長させた半導体層である。ドリフト領域１２の上方にはベース領域１４が形成されている。ベース領域１４の上方にはソース領域１６が形成されている。ベース領域１４は、ドリフト領域１２の上面側から不純物を注入して形成してよい。ソース領域１６は、ベース領域１４の上面側から不純物を注入して形成してよい。
【００２３】
他の例では、ｎ＋型の半導体基板１０の上面側から不純物を注入して、ベース領域１４およびソース領域１６を形成してもよい。この場合、半導体基板１０がドリフト領域１２として機能する。
【００２４】
図１に示すドリフト領域１２、ベース領域１４およびソース領域１６は順番に接して形成されているが、他の例では、各領域の間に他の領域が形成されていてもよい。一例として、半導体装置１００がＩＧＢＴの場合、ドリフト領域１２およびベース領域１４の間には、ドリフト領域１２よりも高濃度のｎ型の電荷蓄積領域が形成されていてもよい。
【００２５】
半導体装置１００は、複数のゲートトレンチ部４０を備える。それぞれのゲートトレンチ部４０は、ソース領域１６の上端側から、ソース領域１６およびベース領域１４を貫通して形成される。本例のゲートトレンチ部４０の下端は、ドリフト領域１２内に配置されている。
【００２６】
ゲートトレンチ部４０は、ソース領域１６およびベース領域１４を貫通するゲートトレンチと、ゲートトレンチの内壁を覆うゲート絶縁膜４２と、ゲートトレンチの内部においてゲート絶縁膜４２に囲まれたゲート導電部４４とを有する。ゲート絶縁膜４２は、ゲートトレンチの内壁に酸化膜を形成する。酸化膜は、例えばゲートトレンチの内壁を熱酸化して形成してもよく、ＣＶＤ法により堆積して形成してもよい。ゲート導電部４４は、例えば不純物がドープされたポリシリコンで形成され、ゲート電圧が印加される。
【００２７】
ゲート導電部４４は、半導体基板１０の深さ方向において、少なくともベース領域１４と対向する領域に形成される。ゲート導電部４４にゲート電圧を印加することで、ゲートトレンチ部４０に隣接するベース領域１４にチャネルが形成される。
【００２８】
ゲートトレンチ部４０の上端は、層間絶縁膜２６により覆われる。層間絶縁膜２６の上方には、ソース電極５０が形成される。ソース電極５０は、例えばアルミニウム等の金属材料で形成される。層間絶縁膜２６は、例えばＮＳＧ（Ｎｏｎ  ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、またはＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）で形成される。層間絶縁膜２６により、ゲート導電部４４はソース電極５０から絶縁される。
【００２９】
複数のゲートトレンチ部４０は、所定の配列方向に沿って配列される。図１においては、ゲートトレンチ部４０の配列方向をＸ軸方向とし、半導体基板１０の深さ方向をＹ軸方向とする。また、Ｘ軸およびＹ軸の両方と垂直な軸をＺ軸とする。本明細書では、Ｘ軸方向を「横方向」と称する場合がある。図１に示したそれぞれの構成は、Ｚ軸方向に延伸して形成されてよい。例えば、複数のゲートトレンチ部４０は、Ｚ軸方向にストライプ状に形成される。ゲート導電部４４は、Ｚ軸方向におけるいずれかの位置で、ゲート電極と電気的に接続されてよい。
【００３０】
半導体装置１００は、２つのゲートトレンチ部４０の間に形成されたコンタクトトレンチ３０を備える。本例の半導体装置１００においては、コンタクトトレンチ３０およびゲートトレンチ部４０は、Ｘ軸方向において交互に配置される。
【００３１】
それぞれのコンタクトトレンチ３０は、層間絶縁膜２６の上端から、層間絶縁膜２６およびソース領域１６を貫通する。コンタクトトレンチ３０の下端は、ベース領域１４の内部に配置される。これにより、コンタクトトレンチ３０の側壁には、ソース領域１６およびベース領域１４が露出する。
【００３２】
コンタクトトレンチ３０の内部には、ソース電極５０が充填される。本例におけるソース電極５０は、コンタクトトレンチ３０の側壁に露出したソース領域１６およびベース領域１４と接触する。これにより、ソース領域１６およびベース領域１４に、電圧が印加される。
【００３３】
コンタクトトレンチ３０の底部と隣接する領域には、ベース領域１４よりも不純物濃度が高いｐ型の高濃度領域１８が設けられてよい。これにより、ベース抵抗を低減することができる。高濃度領域１８は、ベース領域１４の内部に形成される。高濃度領域１８は、ベース領域１４およびコンタクトトレンチ３０により囲まれている。
【００３４】
ベース領域１４の下端には、下側に突出する突出部６０が形成されている。突出部６０は、コンタクトトレンチ３０の下端と対向する領域に形成される。つまり、突出部６０の少なくとも一部の領域と、コンタクトトレンチ３０の下端の少なくとも一部の領域とが、Ｘ軸方向において重なる位置に形成されている。本例では、突出部６０のＸ軸方向における中心と、コンタクトトレンチ３０の下端のＸ軸方向における中心とが、Ｘ軸において同一の位置に配置されている。
【００３５】
突出部６０は、横方向（Ｘ軸方向）において突出部６０と隣接するｎ型領域と、超接合を形成する。つまり、突出部６０の幅およびキャリア濃度は、隣接するｎ型領域と超接合を形成するように調整される。
【００３６】
本例のように、コンタクトトレンチ３０の下端と対向する位置に突出部６０を配置することで、熱履歴の少ない突出部６０を形成することが可能になる。一例として、ベース領域１４、ソース領域１６および層間絶縁膜２６を形成して、更にコンタクトトレンチ３０を形成する。そして、ソース電極５０を形成する前に、コンタクトトレンチ３０の下端から不純物を注入することで、突出部６０を形成する。これにより、イオン注入により、比較的に深い位置まで突出部６０を容易に形成できる。また、ベース領域１４、ソース領域１６および層間絶縁膜２６を形成した後に突出部６０を形成できるので、突出部６０の熱履歴を少なくすることが容易になる。
【００３７】
図２は、突出部６０の幅およびキャリア濃度を説明する図である。図２の例では、Ｘ軸方向のコンタクトトレンチ３０の幅をＷｔ、当該コンタクトトレンチ３０の両側の２つのゲートトレンチ部４０の間隔をＷｃとする。ゲートトレンチ部４０の間隔は、ゲートトレンチ部４０のＸ軸方向における中心間の距離を指す。本明細書では、Ｘ軸方向において、ゲートトレンチ部４０の中心から、隣接するゲートトレンチ部４０の中心までの範囲をセルと称する。つまり、間隔Ｗｃは、１セル分の幅に対応する。
【００３８】
突出部６０におけるキャリア濃度をＮａとする。また、横方向において突出部６０と隣接するｎ型の隣接領域６２のキャリア濃度をＮｄとする。本例において隣接領域６２はドリフト領域１２の一部である。
【００３９】
半導体装置１００は、下式を満たす。なお、本例では突出部６０の幅は、コンタクトトレンチ３０の幅Ｗｔとほぼ等しい。
【数１】
0006750300.tif 000004
上式を満たすことで、各セルにおけるｐ型の突出部６０のキャリア量と、隣接領域６２のキャリア量とがバランスして、超接合を形成できる。よって、突出部６０の側壁とゲートトレンチ部４０の側壁は接することはない。超接合を形成することにより、隣接領域６２の不純物濃度を高くすることができる。これにより、ドリフト抵抗が低減し、オン動作時に隣接領域６２に空乏層が拡がりにくくなるため半導体装置１００のオン抵抗を低減できる。
【００４０】
一例として、ゲートトレンチ部４０の間隔Ｗｃは、１．０μｍ以上、３．０μｍ以下である。また、コンタクトトレンチ３０の幅Ｗｔは、０．３μｍ以上、２．０μｍ以下である。また、Ｘ軸方向におけるゲートトレンチ部４０と突出部６０との距離は、０．４μｍ以上であることが好ましい。ゲートトレンチ部４０と突出部６０との距離が近すぎると、突出部６０と隣接するｎ型の領域の幅が小さくなり、超接合を形成することが困難になる。
【００４１】
また、ソース領域１６の上端から、突出部６０の下端までの深さをＤ１とする。深さＤ１は、３μｍ以上、１５μｍ以下であることが好ましい。深さＤ１が３μｍより小さいと、超接合によるオン抵抗の低減効果が小さくなる。突出部６０の下端は、ゲートトレンチ部４０の下端よりも下側に形成されることが好ましい。Ｙ軸方向において、ゲートトレンチ部４０の下端よりも下側に形成される突出部６０の部分は、ゲートトレンチ部４０の下端よりも上側に形成される突出部６０の部分よりも長くてよい。
【００４２】
また、深さＤ１が１５μｍより大きいと、コンタクトトレンチ３０の下端からのイオン注入により突出部６０を形成することが困難な場合がある。イオン注入で超接合用の領域を形成できない場合、ベース領域１４、ソース領域１６または層間絶縁膜２６等を形成する前に、多段のエピタキシャル成長等により超接合のｐカラムおよびｎカラムを形成することになる。この場合、ベース領域１４、ソース領域１６または層間絶縁膜２６等を形成するときの熱処理により、超接合においても不純物が更に拡散してしまい、超接合のｐ型領域およびｎ型領域を高精度に形成することが困難となる。
【００４３】
これに対して深さＤ１を１５μｍ以下にすることで、突出部６０をイオン注入により形成することが容易となる。従って、ベース領域１４、ソース領域１６または層間絶縁膜２６等を形成した後に突出部６０を形成することができ、突出部６０の熱履歴を少なくすることができる。深さＤ１は、１２μｍ以下であってよく、１０μｍ以下であってよく、６μｍ以下であってもよい。
【００４４】
また、コンタクトトレンチ３０の下端から、突出部６０の下端までの深さをＤ２とする。深さＤ２は、１４．７μｍ以下であることが好ましい。これにより、突出部６０をイオン注入により形成することが容易となる。深さＤ２は、１１μｍ以下であってよく、９μｍ以下であってよく、５μｍ以下であってもよい。
【００４５】
また、コンタクトトレンチ３０の下端は、半導体基板１０の上面よりも上方に配置されてよい。つまり、コンタクトトレンチ３０の下端と、半導体基板１０の上面との間には、ドリフト領域１２が設けられてよい。
【００４６】
図３は、半導体装置１００の製造方法の一例を示す図である。図３においては、１セル分の断面図を示しているが、他のセルについても同様に形成する。まず、半導体基板１０を準備する。本例において半導体基板１０は、不純物濃度が１．０×１０２０／ｃｍ３のｎ＋型のシリコン基板である。
【００４７】
次に段階Ｓ３００において、半導体基板１０の上面にｎ−型のエピタキシャル層を形成する。本例のエピタキシャル層の不純物濃度は、５．０×１０１５／ｃｍ３以上、２．０×１０１７／ｃｍ３以下である。また、本例のエピタキシャル層の厚みは、４μｍ以上、２０μｍ以下である。エピタキシャル層の厚みは、半導体装置１００の耐圧クラスによって異なる。一例として、耐圧が３０Ｖの場合のエピタキシャル層は３μｍ以上、６μｍ以下であり、耐圧が６０Ｖの場合のエピタキシャル層は５μｍ以上、８μｍ以下であり、耐圧が１５０Ｖの場合のエピタキシャル層は８μｍ以上、１１μｍ以下である。
【００４８】
次に、エピタキシャル層の上面に酸化膜を形成する。酸化膜の上面にレジストマスクを形成して、ドライエッチング等で所定のパターンのゲートトレンチマスクを形成する。次に、ゲートトレンチマスクで覆われていないエピタキシャル層をＲＩＥ法によりドライエッチングして、ゲートトレンチを形成する。次に、ケミカルドライエッチおよび犠牲酸化等により、ゲートトレンチの内壁におけるエッチングダメージを除去する。次に、ゲートトレンチの内壁およびゲートトレンチ周囲のエピタキシャル層の上面に、ゲート絶縁膜を形成する。このとき、ＮＳＧ等の絶縁膜をゲートトレンチの底部のみに堆積させて、ゲートトレンチの底部の絶縁膜を、内壁の絶縁膜よりも厚くすることが好ましい。
【００４９】
次に、ｎ型の不純物が高濃度にドープされたポリシリコンを、ゲートトレンチ内に堆積させて、ゲート導電部を形成する。エピタキシャル層の上面に堆積したポリシリコンをエッチングにより除去して、ゲートトレンチ内以外のポリシリコンを除去する。次に、エピタキシャル層の上面の酸化膜を除去する。これにより、ゲートトレンチ部４０が形成できる。
【００５０】
次に、エピタキシャル層の上面においてベース領域１４およびソース領域１６を形成しない領域に酸化膜を形成する。そして、エピタキシャル層の上面側からボロン等のｐ型不純物をイオン注入する。本例におけるｐ型不純物のドーズ量は、１．０×１０１３／ｃｍ２以上、１．０×１０１４／ｃｍ２以下である。注入したｐ型不純物を、エピタキシャル層の上面からの深さが１〜２μｍ程度まで熱拡散させて、ベース領域１４を形成する。ベース領域１４は、ゲートトレンチ部４０と接して形成されており、ゲートトレンチ部４０と接触する領域がチャネルとして機能する。
【００５１】
次に、エピタキシャル層の上面側から砒素等のｎ型不純物をイオン注入する。本例におけるｎ型不純物のドーズ量は、５．０×１０１５／ｃｍ２程度である。イオン注入後、熱処理等を行いソース領域１６を形成する。ソース領域１６も、ゲートトレンチ部４０と接して形成されている。次に、ＣＶＤ法により、エピタキシャル層の上面に層間絶縁膜２６を形成する。
【００５２】
次に段階Ｓ３０２において、層間絶縁膜２６の上面にレジストパターンを形成する。レジストパターンの開口部により露出した層間絶縁膜２６をＲＩＥによりエッチングして、エピタキシャル層を露出させる。次に、露出したエピタキシャル層の上面をエッチングして、層間絶縁膜２６およびソース領域１６を貫通してベース領域１４に到達するコンタクトトレンチ３０を形成する。
【００５３】
次に段階Ｓ３０４において、コンタクトトレンチ３０の底部に隣接する注入領域６３に、ボロン等のｐ型不純物を垂直にイオン注入する。本例においてｐ型不純物の加速電圧は３０ｋｅＶ程度であり、ドーズ量は１．０×１０１５／ｃｍ２以上、５．０×１０１５／ｃｍ２以下である。
【００５４】
次に、ベース領域１４よりも下方にボロン等のｐ型不純物を注入すべく、コンタクトトレンチ３０の下端から垂直にイオン注入する。ここで、数１を満たすように、ｐ型不純物のドーズ量が設定される。
【数１】
0006750300.tif 000005
【００５５】
一例として、Ｗｃが２μｍ、Ｗｔが１μｍ、Ｎｄが７．０×１０１６／ｃｍ３である。この場合、Ｎａが７．０×１０１６／ｃｍ３となるように、ｐ型不純物のドーズ量を設定してよい。
【００５６】
また、ｐ型不純物の注入は、形成すべき突出部６０の深さに応じて、加速電圧を変化させて複数回行ってよい。突出部６０の深さは、半導体装置１００が有するべき耐圧に応じて設定される。例えば、３０Ｖ耐圧の半導体装置１００においては、１５０〜３００ｋｅＶの範囲の所定の加速電圧で、ボロン等のｐ型不純物を１回注入する。１５０Ｖ耐圧の半導体装置１００においては、１５０ｋｅＶ〜６．０ＭｅＶの範囲で加速電圧を変化させて、ボロン等のｐ型不純物を複数回注入する。
【００５７】
ｐ型不純物の注入により、ベース領域１４の下方に１以上の注入領域６４が形成される。なお、ｐ型不純物を注入するときの飛程は、ベース領域１４よりも深いことが好ましい。つまり、注入領域６４の上端は、ベース領域１４の下端よりも深いことが好ましい。これにより、突出部６０とベース領域１４との隣接部における、突出部６０の幅方向の広がりを抑制でき、突出部６０隣り合う隣接領域６２の不純物濃度を高くできる。このため、オン動作時における突出部６０からの空乏層の広がりを抑制して、オン抵抗を更に低減することができる。
【００５８】
次に、注入領域６３および注入領域６４に注入したｐ型不純物を活性化させるべく、段階３０６において半導体装置１００を熱処理する。ｐ型不純物が拡散しすぎないように、当該熱処理は短時間で行うことが好ましい。一例として、熱処理の温度は９５０度程度であり、時間は３０分以内である。
【００５９】
これにより、高濃度領域１８および突出部６０が形成される。段階Ｓ３０６の後に、ソース電極５０、ドレイン電極５２等を形成して半導体装置１００が完成する。なお、ソース電極５０と半導体領域との間の相互拡散を抑制すべく、コンタクトトレンチ３０の内壁には、チタン膜、窒化チタン膜、タンタル膜、または窒化タンタル膜等を含むバリアメタル層を形成することが好ましい。また、ソース電極５０の平坦性を向上させるべく、ソース電極５０を形成する前に、コンタクトトレンチ３０の内部にタングステン、モリブデン、または、不純物をドープしたポリシリコン等を充填してもよい。
【００６０】
（第２実施例）
図４Ａは、本発明の第２実施例に係る半導体装置２００の概要を示す断面図である。図４Ｂは、本発明の第２実施例に係る半導体装置２００の他の例を示す断面図である。図４Ａに示す半導体装置２００は、第１実施例に係る半導体装置１００の構造に加え、第１導電型領域６６を備える。本例の第１導電型領域６６は、ｎ型である。他の構造は、図１から図３において説明したいずれかの半導体装置１００と同一であってよい。
【００６１】
第１導電型領域６６は、少なくとも一つのゲートトレンチ部４０の下端と、突出部６０とに隣接して形成される。本例の半導体装置２００は、ゲートトレンチ部４０の下端を囲み、且つ、側端が突出部６０に接触する第１導電型領域６６を、ゲートトレンチ部４０毎に備える。第１導電型領域６６は、ドリフト領域１２よりも不純物濃度が高い。第１導電型領域６６は、ドリフト領域１２よりも不純物濃度が１０倍以上高いことが好ましい。
【００６２】
第１導電型領域６６は、突出部６０とともに超接合を構成する。つまり、深さ方向の所定の範囲に渡って、第１導電型領域６６の少なくとも一部の領域と、突出部６０の少なくとも一部の領域とが接触している。少なくとも、第１導電型領域６６および突出部６０が接触している範囲では、第１導電型領域６６における不純物の量と、突出部６０における不純物の量とがバランスしていることが好ましい。
【００６３】
つまり、第１導電型領域６６における不純物濃度をＮｄｘとした場合、下の数２を満たすことが好ましい。
【数２】
0006750300.tif 000006
半導体装置２００によれば、半導体装置１００に比べて、超接合のｐｎ構造間のキャリア勾配を急峻にすることができ、オン動作時における空乏層の広がりを抑制できる。このため、オン抵抗を更に低減することができる。
【００６４】
突出部６０と第１導電型領域６６とは、深さ方向において、突出部６０の長さの１／３以上に渡って接触して形成されてよく、突出部６０の長さの半分以上に渡って接触して形成されてもよい。また、突出部６０および第１導電型領域６６が隣接する領域の少なくとも一部は、ゲートトレンチ部４０の下端よりも下側に設けられてよい。
【００６５】
半導体装置２００は、図４Ｂに示すように深さ方向において第１導電型領域６６とベース領域１４との間に設けられた、ｎ−型の中間領域６８を更に備えてよい。中間領域６８は、ゲートトレンチ部４０に隣接して形成されている。本例の中間領域６８は、横方向においてゲートトレンチ部４０と突出部６０との間に設けられる。
【００６６】
中間領域６８は、第１導電型領域６６よりも不純物濃度が低い。中間領域６８は、ドリフト領域１２と同一の不純物濃度であってよい。中間領域６８を設けることで、チャネル領域付近でのアバランシェの発生及び寄生バイポーラ動作を抑制し、Ｌ負荷耐量の低減を抑制することができる。中間領域６８の深さ方向における長さは、第１導電型領域６６の深さ方向における長さよりも短くてよい。
【００６７】
なお、突出部６０の下端と、第１導電型領域６６の下端とは、同一の深さ位置に配置されていることが好ましい。これにより、突出部６０と、第１導電型領域６６とによる超接合領域を精度よく形成できる。
【００６８】
図５は、図４Ａに示す半導体装置２００の製造方法の一例を示す図である。図５においては、１セル分の断面図を示しているが、他のセルについても同様に形成する。また、本例の製造方法は、第１導電型領域６６を形成する点を除き、図３に示した製造方法と同様である。特に説明する場合を除き、各工程は、図３に示した製造方法と同様に実施できる。
【００６９】
本例の製造方法は、段階Ｓ４００に示すように、半導体基板１０にゲートトレンチ４６を形成した後、ゲート絶縁膜４２およびゲート導電部４４を形成する前に、ゲートトレンチ４６の下端から、ドリフト領域１２の注入領域７０に対してｎ型の不純物を垂直に注入する。本例の注入領域７０は、ゲートトレンチ４６の下端を囲む領域である。また、ｎ型の不純物は、例えばリンである。
【００７０】
リン等のｎ型不純物の注入は、形成すべき第１導電型領域６６の深さに応じて、加速電圧を変化させて複数回行ってよい。第１導電型領域６６の深さは、半導体装置２００が有するべき耐圧に応じて設定される。例えば、３０Ｖ耐圧の半導体装置２００においては、３０〜１５０ｋｅＶの範囲の所定の加速電圧で、リン等のｎ型不純物を１回注入する。１５０Ｖ耐圧の半導体装置２００においては、３０ｋｅＶ〜１４．０ＭｅＶの範囲で加速電圧を変化させて、ｎ型不純物を複数回注入する。
【００７１】
後述するように、当該不純物を活性化させることで、第１導電型領域６６を形成できる。ゲートトレンチ４６を形成した後、ゲート絶縁膜４２を形成する前に不純物を注入することで、ドリフト領域１２の比較的に深い位置に、容易に第１導電型領域６６を形成することができる。
【００７２】
なお、第１導電型領域６６およびベース領域１４の間に、ドリフト領域１２が残存するように、注入領域７０に不純物を注入してよい。これにより、図４Ｂに示す第１導電型領域６６およびベース領域１４の間の中間領域６８を容易に形成できる。
【００７３】
次に段階Ｓ４０２において、ゲートトレンチ部４０、ベース領域１４、ソース領域１６、層間絶縁膜２６、および、コンタクトトレンチ３０を形成する。図３の段階Ｓ３０２と同様に、コンタクトトレンチ３０は、ベース領域１４、ソース領域１６および層間絶縁膜２６を形成した後に、層間絶縁膜２６およびソース領域１６を貫通するように形成する。
【００７４】
次に段階Ｓ４０４において、注入領域６３および注入領域６４にｐ型の不純物を注入する。段階Ｓ４０４は、図３の段階Ｓ３０２と同様である。次に段階Ｓ４０６において熱処理を行い、注入領域６３および注入領域６４の不純物を活性化させ、高濃度領域１８および突出部６０を形成する。段階Ｓ４０６において、注入領域７０の不純物も活性化させてよい。また、注入領域７０の不純物は、ベース領域１４またはソース領域１６の不純物を活性化させる段階で、活性化してもよい。これにより、第１導電型領域６６が形成される。このような方法で、半導体装置２００を製造することができる。
【００７５】
図６は、コンタクトトレンチ３０の幅Ｗ１と、突出部６０の幅Ｗ２との関係を示す図である。本例において突出部６０の幅Ｗ２は、ベース領域１４の下端に接する領域における突出部６０の幅である。また、本例においてコンタクトトレンチ３０の幅Ｗ１は、コンタクトトレンチ３０の幅のうちの最大幅である。なお、突出部６０は、ベース領域１４の下端から離れるに従って、わずかに幅が増大していてもよい。
【００７６】
突出部６０の幅Ｗ２は、コンタクトトレンチ３０の幅Ｗ１とほぼ同一であることが好ましい。より具体的には、突出部６０の幅Ｗ２は、コンタクトトレンチ３０の幅Ｗ１の０．９倍以上、１．１倍以下であることが好ましい。突出部６０の幅Ｗ２は、コンタクトトレンチ３０の幅Ｗ１の１．０倍以上であってもよい。
【００７７】
図５に示した注入領域６４の幅は、コンタクトトレンチ３０の幅で定まる。このため、注入領域６４を形成した後の熱処理の条件を制御して、突出部６０の幅Ｗ２が広がりすぎないようにすることが好ましい。これにより、突出部６０の幅Ｗ２をコンタクトトレンチ３０の幅Ｗ１で規定することができるので、超接合領域を精度よく形成することができる。
【００７８】
図７は、ゲート絶縁膜４２の構造の一例を示す図である。本例のゲート絶縁膜４２は、ゲートトレンチの下端に形成された部分の厚みＴ１が、ゲートトレンチの側壁に形成された部分の厚みＴ２よりも厚い。これにより、比較的に電界が集中しやすいゲートトレンチ底部の耐圧を向上させることができる。
【００７９】
ゲートトレンチの下端におけるゲート絶縁膜４２の厚みＴ１は、厚みＴ２の倍以上であってよい。ゲートトレンチの下端におけるゲート絶縁膜４２は、ゲートトレンチの内壁を酸化した酸化膜と、ＣＶＤ法等による堆積膜とを積層した絶縁膜であってよい。
【００８０】
図８は、コンタクトトレンチ３０の内壁に形成したバリアメタル７２の一例を示す図である。バリアメタル７２は、コンタクトトレンチ３０の内壁と、ソース電極５０との間に形成される。バリアメタル７２は、ソース電極５０に含まれるアルミニウム等がソース領域１６等の半導体領域に拡散することを抑制し、また、ソース領域１６等の半導体材料が、ソース電極５０と合金化することを抑制する。
【００８１】
バリアメタル７２は、ソース電極５０の材料よりも、半導体材料中に拡散しにくい材料で形成される。バリアメタル７２は、チタン膜、窒化チタン膜、タンタル膜、または窒化タンタル膜を含んでよく、これらの積層膜であってもよい。
【００８２】
バリアメタル７２は、コンタクトトレンチ３０の内壁に露出する半導体領域を覆うように形成される。バリアメタル７２は、層間絶縁膜２６の上を全て覆う必要はなく、コンタクトトレンチ３０の内壁に露出する層間絶縁膜２６の少なくとも一部が覆われていればよい。
【００８３】
図９は、第１実施例の半導体装置１００、および、第２実施例の半導体装置２００のオン抵抗の一例を示す図である。図９においては、比較例として、突出部を形成していないＭＯＳＦＥＴのオン抵抗を合わせて示している。図９における縦軸は、比較例のオン抵抗で正規化した値を示す。
【００８４】
図９に示すように、第１実施例および第２実施例における半導体装置のオン抵抗は、突出部を形成していない比較例のオン抵抗よりも低くなる。また、第１導電型領域６６を設けた第２実施例におけるオン抵抗は、第１実施例におけるオン抵抗よりも更に低くなる。
【００８５】
図１０は、第１実施例および第２実施例における半導体装置の耐圧の一例を示す図である。図１０においては、数１に示した（Ｗｃ−Ｗｔ）／Ｗｔ×Ｎｄ／Ｎａを横軸にしている。（Ｗｃ−Ｗｔ）／Ｗｔ×Ｎｄ／Ｎａが、数１の範囲であれば、所定の耐圧（本例では概ね６０Ｖ）を維持できていることが確認できた。つまり、第１実施例および第２実施例によれば、耐圧を維持しつつ、オン抵抗を低減できる。
【００８６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８７】
特許請求の範囲、明細書、および図面中において示した製造方法における各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の結果を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８８】
１０・・・半導体基板、１２・・・ドリフト領域、１４・・・ベース領域、１６・・・ソース領域、１８・・・高濃度領域、２６・・・層間絶縁膜、３０・・・コンタクトトレンチ、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４６・・・ゲートトレンチ、５０・・・ソース電極、５２・・・ドレイン電極、６０・・・突出部、６２・・・隣接領域、６３、６４、７０・・・注入領域、６６・・・第１導電型領域、６８・・・中間領域、７２・・・バリアメタル、１００・・・半導体装置、２００・・・半導体装置
【図１】
0006750300.tif 000011
【図２】
0006750300.tif 000012
【図３】
0006750300.tif 000013
【図４Ａ】
0006750300.tif 000014
【図４Ｂ】
0006750300.tif 000015
【図５】
0006750300.tif 000016
【図６】
0006750300.tif 000017
【図７】
0006750300.tif 000018
【図８】
0006750300.tif 000019
【図９】
0006750300.tif 000020
【図１０】
0006750300.tif 000021