(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１１）を有する半導体基板（１０）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２３）および第１導電型のカソード層（２４）と、
前記ベース層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチ（１３）と、
前記トレンチの壁面に形成されたゲート絶縁膜（１８）と、
前記ゲート絶縁膜上に形成されたゲート電極（１９）と、
前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１４）と、を備え、
前記半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１ａ）とされていると共にＦＷＤ素子として動作する領域がＦＷＤ領域（１ｂ）とされ、前記エミッタ領域が前記ＩＧＢＴ領域に形成されている半導体装置において、
前記ＦＷＤ領域では、前記ベース層の表層部において、前記ドリフト層よりも高不純物濃度とされた第１導電型の注入抑制領域（１６）と、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（１７）とが前記一方向に沿って交互に形成されており、
前記半導体基板は、前記ＩＧＢＴ領域および前記ＦＷＤ領域を有するセル領域（１）と、前記セル領域を囲み、前記ドリフト層を有する外周領域（２）とを備え、
前記セル領域における前記外周領域との境界の少なくとも一部は、前記ＦＷＤ領域とされており、
前記外周領域は、前記ドリフト層上に前記セル領域に形成されたベース層が延設され、前記ドリフト層のうちの前記ベース層と反対側の部分に前記コレクタ層が形成されており、
前記ＦＷＤ領域における前記外周領域との境界部分は、前記ドリフト層のうちの前記ベース層側と反対側がコレクタ層とされている半導体装置。
【請求項２】
前記半導体基板は、前記ベース層側に位置する一面（１０ａ）と、当該一面と反対側の面であり、前記コレクタ層または前記カソード層側に位置する他面（１０ｂ）とを有し、
前記ＦＷＤ領域に形成されたコレクタ層は、前記外周領域との境界から前記半導体基板の一面と他面との間の長さ以上に形成されている請求項１に記載の半導体装置。
【請求項３】
前記ＦＷＤ領域において、前記外周領域との境界部分に形成された複数の注入抑制領域は、前記境界部分より内縁部に形成された複数の注入抑制領域より、前記一方向に沿った隣接する互いの間隔が短くされている請求項１または２に記載の半導体装置。
【請求項４】
前記ＦＷＤ領域において、前記外周領域との境界部分に形成された複数の注入抑制領域は、前記境界部分より内縁部に形成された複数の注入抑制領域より、前記一方向に沿った隣接する互いの間隔が長くされている請求項１または２に記載の半導体装置。
【請求項５】
第１導電型のドリフト層（１１）を有する半導体基板（１０）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２３）および第１導電型のカソード層（２４）と、
前記ベース層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチ（１３）と、
前記トレンチの壁面に形成されたゲート絶縁膜（１８）と、
前記ゲート絶縁膜上に形成されたゲート電極（１９）と、
前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１４）と、を備え、
前記半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１ａ）とされていると共にＦＷＤ素子として動作する領域がＦＷＤ領域（１ｂ）とされ、前記エミッタ領域が前記ＩＧＢＴ領域に形成されている半導体装置において、
前記ＦＷＤ領域では、前記ベース層の表層部において、前記ドリフト層よりも高不純物濃度とされた第１導電型の注入抑制領域（１６）と、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（１７）とが前記一方向に沿って交互に形成されており、
前記半導体基板は、前記ＩＧＢＴ領域および前記ＦＷＤ領域を有するセル領域（１）と、前記セル領域を囲み、前記ドリフト層を有する外周領域（２）とを備え、
前記セル領域における前記外周領域との境界の少なくとも一部は、前記ＦＷＤ領域とされており、
前記外周領域は、前記ドリフト層上に前記セル領域に形成されたベース層が延設され、前記ドリフト層のうちの前記ベース層と反対側の部分に前記コレクタ層が形成されており、
前記ＦＷＤ領域において、前記外周領域との境界部分に形成された複数の注入抑制領域は、前記境界部分より内縁部に形成された複数の注入抑制領域より、前記一方向に沿った隣接する互いの間隔が短くされている半導体装置。
【請求項６】
第１導電型のドリフト層（１１）を有する半導体基板（１０）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２３）および第１導電型のカソード層（２４）と、
前記ベース層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチ（１３）と、
前記トレンチの壁面に形成されたゲート絶縁膜（１８）と、
前記ゲート絶縁膜上に形成されたゲート電極（１９）と、
前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１４）と、を備え、
前記半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１ａ）とされていると共にＦＷＤ素子として動作する領域がＦＷＤ領域（１ｂ）とされ、前記エミッタ領域が前記ＩＧＢＴ領域に形成されている半導体装置において、
前記ＦＷＤ領域では、前記ベース層の表層部において、前記ドリフト層よりも高不純物濃度とされた第１導電型の注入抑制領域（１６）と、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（１７）とが前記一方向に沿って交互に形成されており、
前記半導体基板は、前記ＩＧＢＴ領域および前記ＦＷＤ領域を有するセル領域（１）と、前記セル領域を囲み、前記ドリフト層を有する外周領域（２）とを備え、
前記セル領域における前記外周領域との境界の少なくとも一部は、前記ＦＷＤ領域とされており、
前記外周領域は、前記ドリフト層上に前記セル領域に形成されたベース層が延設され、前記ドリフト層のうちの前記ベース層と反対側の部分に前記コレクタ層が形成されており、
前記ＦＷＤ領域において、前記外周領域との境界部分に形成された複数の注入抑制領域は、前記境界部分より内縁部に形成された複数の注入抑制領域より、前記一方向に沿った隣接する互いの間隔が長くされている半導体装置。
【請求項７】
前記ＩＧＢＴ領域では、前記ベース層の表層部において、前記エミッタ領域と共に、第２導電型のコンタクト領域が形成され、当該コンタクト領域と前記エミッタ領域とは前記一方向に沿って交互に形成されており、
前記ＩＧＢＴ領域における前記エミッタ領域の前記一方向に沿った方向の長さ（Ｗｎ１）と前記コンタクト領域における前記一方向に沿った方向の長さ（Ｗｐ１）との比と、前記ＦＷＤ領域における前記注入抑制領域の前記一方向に沿った方向の長さ（Ｗｎ２）と前記コンタクト領域における前記一方向に沿った方向の長さ（Ｗｐ２）との比とは異なっている請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記ベース層のうちの前記エミッタ領域、前記コンタクト領域、前記注入抑制領域の下方には、前記ベース層よりも高不純物濃度とされ、かつ前記一方向に沿って延設され、前記コンタクト領域と繋がっていると共に前記トレンチと離間しているボディ領域（２６）が形成されている請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記注入抑制領域は、前記ＦＷＤ領域のみに形成されている請求項１ないし８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ素子（以下では、ＩＧＢＴ素子という）とフリーホイールダイオード素子（以下、ＦＷＤ素子という）とが共通の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成されたＩＧＢＴ領域とＦＷＤ素子が形成されたＦＷＤ領域とを有する半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。
【０００４】
半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されている。そして、ベース層のうちのコレクタ層上に位置する部分にはＮ＋型のエミッタ領域が形成されている。また、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。そして、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。また、上記構成とされていることにより、半導体基板のうちのＦＷＤ領域には、Ｎ型のカソード層およびドリフト層とＰ型のベース層とによってＰＮ接合を有するＦＷＤ素子が形成されている。
【０００５】
このような半導体装置では、ＩＧＢＴ素子は、上部電極に下部電極より低い電圧が印加されると共に、ゲート電極にターンオン電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ領域から反転層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。なお、ターンオン電圧とは、ゲート−エミッタ間の電圧Ｖｇｅを絶縁ゲート構造の閾値電圧Ｖｔｈより高くする電圧のことである。
【０００６】
また、ＦＷＤ素子は、上部電極に下部電極より高い電圧が印加され、上部電極と下部電極との間の電圧が順方向電圧より高くなるとオン状態となり、ベース層からホールがドリフト層に注入される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−１５２９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような半導体装置では、ＩＧＢＴ領域およびＦＷＤ領域においてベース層が共通とされているため、ＦＷＤ領域のベース層（すなわち、アノード層）の不純物濃度が高くなりすぎる。このため、ＦＷＤ素子がオン状態となる（すなわち、ダイオード動作する）場合、ホールの注入量が高くなりすぎるために逆回復電荷が高くなりすぎ、リカバリ電流が大きくなるという問題がある。
【０００９】
本発明は上記点に鑑みて、ＩＧＢＴ領域およびＦＷＤ領域を有する半導体装置において、リカバリ電流を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１、５、６に記載の発明では、第１導電型のドリフト層（１１）を有する半導体基板（１０）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２３）および第１導電型のカソード層（２４）と、ベース層を貫通してドリフトに達し、半導体基板の面方向における一方向に沿って形成された複数のトレンチ（１３）と、トレンチの壁面に形成されたゲート絶縁膜（１８）と、ゲート絶縁膜上に形成されたゲート電極（１９）と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（１４）と、を備え、半導体基板のうちのＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１ａ）とされていると共にＦＷＤ素子として動作する領域がＦＷＤ領域（１ｂ）とされ、エミッタ領域がＩＧＢＴ領域に形成されている半導体装置において、以下の点を特徴としている。
【００１１】
すなわち、請求項１、５、６に記載の発明では、ＦＷＤ領域では、ベース層の表層部において、ドリフト層よりも高不純物濃度とされた第１導電型の注入抑制領域（１６）と、ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（１７）とが一方向に沿って交互に形成されており、半導体基板は、ＩＧＢＴ領域およびＦＷＤ領域を有するセル領域（１）と、セル領域を囲み、ドリフト層を有する外周領域（２）とを備え、セル領域における外周領域との境界の少なくとも一部は、ＦＷＤ領域とされており、外周領域は、ドリフト層上にセル領域に形成されたベース層が延設され、ドリフト層のうちのベース層と反対側の部分にコレクタ層が形成されていることを特徴としている。
そして、請求項１に記載の発明では、ＦＷＤ領域における外周領域との境界部分は、ドリフト層のうちのベース層側と反対側がコレクタ層とされていることを特徴としている。
請求項５に記載の発明では、ＦＷＤ領域において、外周領域との境界部分に形成された複数の注入抑制領域は、境界部分より内縁部に形成された複数の注入抑制領域より、一方向に沿った隣接する互いの間隔が短くされていることを特徴としている。
請求項６に記載の発明では、ＦＷＤ領域において、外周領域との境界部分に形成された複数の注入抑制領域は、境界部分より内縁部に形成された複数の注入抑制領域より、一方向に沿った隣接する互いの間隔が長くされていることを特徴としている。
【００１２】
これによれば、ＩＧＢＴ領域とＦＷＤ領域とのベース層を共通としても、ＦＷＤ素子がダイオード動作している際に注入抑制領域によってキャリアの注入が抑制されるため、リカバリ電流を低減できる。また、トレンチの延設方向に沿って注入抑制領域とコンタクト領域とを交互に形成しているため、高精度なアライメントを必要とせずにリカバリ電流を低減できる。
【００１３】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置の斜視断面図である。
【図３】ＦＷＤ素子の順方向電圧と順方向電流との関係を示すシミュレーション結果である。
【図４】時間とＦＷＤ素子の順方向電流との関係を示すシミュレーション結果である。
【図５】ＦＷＤ素子の順方向電圧と順方向電流との関係を示すシミュレーション結果である。
【図６】本発明の第２実施形態における半導体装置の斜視断面図である。
【図７】本発明の第３実施形態における半導体装置の平面図である。
【図８】図７中のVIII−VIII線に沿った断面図である。
【図９】図７中のIX−IX線に沿った断面図である。
【図１０】本発明の第４実施形態における半導体装置の断面図である。
【図１１】本発明の第５実施形態における半導体装置の断面図である。
【図１２】本発明の第５実施形態の変形例における半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
本発明の第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
【００１７】
図１および図２に示されるように、半導体装置は、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびＦＷＤ素子が形成されたＦＷＤ領域１ｂを有している。なお、図１では、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂを１つしか示していないが、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは交互に形成されていてもよい。
【００１８】
これらＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、ドリフト層１１を有するＮ−型の共通の半導体基板１０に形成されている。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２が形成されている。なお、ベース層１２は、例えば、半導体基板１０の一面１０ａ側からＰ型の不純物がイオン注入された後に熱処理されることで形成され、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにおいて同じ不純物濃度とされている。
【００１９】
そして、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにそれぞれ形成され、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中の紙面垂直方向）に沿って等間隔に形成されている。
【００２０】
ＩＧＢＴ領域１ａでは、ベース層１２の表層部に、ドリフト層１１よりも高不純物濃度とされたＮ＋型のエミッタ領域１４、およびベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域１５が形成されている。ＦＷＤ領域１ｂでは、ベース層１２の表層部に、ドリフト層１１よりも高不純物濃度とされたＮ＋型の注入抑制領域１６、およびベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域１７が形成されている。
【００２１】
そして、ＩＧＢＴ領域１ａに形成されたエミッタ領域１４およびコンタクト領域１５、ＦＷＤ領域１ｂに形成された注入抑制領域１６、コンタクト領域１７は、それぞれトレンチ１３の延設方向に沿って交互に形成されている。なお、ＩＧＢＴ領域１ａに形成されたエミッタ領域１４、およびＦＷＤ領域１ｂに形成された注入抑制領域１６は、同じ不純物濃度とされている。ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂに形成されたコンタクト領域１５、１７は、同じ不純物濃度とされている。
【００２２】
このようなエミッタ領域１４および注入抑制領域１６は、例えば、半導体基板１０の一面１０ａ上に所定箇所が開口したマスクを配置し、半導体基板１０の一面１０ａ側からエミッタ領域形成予定領域および注入抑制領域形成予定領域に同じＮ型の不純物をイオン注入した後に熱処理することによって同時に形成される。同様に、コンタクト領域１５、１７は、例えば、半導体基板１０の一面１０ａ上に所定箇所が開口したマスクを配置し、半導体基板１０の一面１０ａ側から各コンタクト領域形成予定領域に同じＰ型の不純物をイオン注入した後に熱処理することによって同時に形成される。
【００２３】
このため、マスクの形状を適宜変更することにより、ＩＧＢＴ領域１ａにおいては、エミッタ領域１４のトレンチ１３の延設方向に沿った方向の長さ（以下では、単にエミッタ領域１４の長さという）Ｗｎ１とコンタクト領域１５のトレンチ１３の延設方向に沿った方向の長さ（以下では、単にコンタクト領域１５の長さ）Ｗｐ１の比とは適宜変更可能となっている。同様に、ＦＷＤ領域１ｂにおいては、注入抑制領域１６のトレンチ１３の延設方向に沿った方向の長さ（以下では、単に注入抑制領域１６の長さという）Ｗｎ２とコンタクト領域１７のトレンチ１３の延設方向に沿った方向の長さ（以下では、単にコンタクト領域１７の長さ）Ｗｐ２の比とは適宜変更可能となっている。
【００２４】
本実施形態では、エミッタ領域１４の長さＷｎ１とコンタクト領域１５の長さＷｐ１の比と、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２の比とが異なるようにしている。具体的には、エミッタ領域１４の長さＷｎ１はコンタクト領域１５の長さＷｐ１より長くされており、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２とは等しくされている。
【００２５】
トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１８と、このゲート絶縁膜１８の上に形成されたポリシリコン等により構成されるゲート電極１９とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００２６】
半導体基板１０の一面１０ａ上には、ＢＰＳＧ等で構成される層間絶縁膜２０が形成されている。そして、層間絶縁膜２０上には、層間絶縁膜２０に形成されたコンタクトホール２０ａを介してエミッタ領域１４、各コンタクト領域１５、１７、注入抑制領域１６と電気的に接続される上部電極２１が形成されている。つまり、層間絶縁膜２０上には、ＩＧＢＴ領域１ａにおいてエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてアノード電極として機能する上部電極２１が形成されている。なお、図２では、エミッタ領域１４、コンタクト領域１５、注入抑制領域１６、コンタクト領域１７の関係を理解し易くするために、層間絶縁膜２０および上部電極２１を省略して示してある。
【００２７】
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２２が形成されている。このＦＳ層２２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
【００２８】
そして、ＩＧＢＴ領域１ａでは、ＦＳ層２２を挟んでドリフト層１１と反対側にＰ型のコレクタ層２３が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２２を挟んでドリフト層１１と反対側にＮ型のカソード層２４が形成されている。つまり、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２３であるかカソード層２４であるかによって区画されている。すなわち、本実施形態では、コレクタ層２３上の部分がＩＧＢＴ領域１ａとされ、カソード層２４上の部分がＦＷＤ領域１ｂとされている。
【００２９】
また、コレクタ層２３およびカソード層２４上（すなわち、半導体基板１０の他面１０ｂ）には下部電極２５が形成されている。言い換えると、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能する下部電極２５が形成されている。
【００３０】
そして、上記のように構成されていることにより、ＦＷＤ領域１ｂにおいては、ベース層１２およびコンタクト領域１７をアノードとし、ドリフト層１１、ＦＳ層２２、カソード層２４をカソードとしてＰＮ接合されたＦＷＤ素子が構成されている。
【００３１】
以上が本実施形態における半導体装置の基本的な構成である。なお、本実施形態では、Ｎ＋型、Ｎ−型が本発明の第１導電型に相当しており、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。次に、上記半導体装置の作動について説明する。
【００３２】
まず、上部電極２１を接地すると共に下部電極２５に正の電圧を印加すると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合は逆導通状態となる。このため、ゲート電極１９に、ローレベル（例えば、０Ｖ）の電圧が印加されているときには、ＰＮ接合に空乏層が形成され、上部電極２１と下部電極２５との間に電流は流れない。
【００３３】
そして、ＩＧＢＴ素子をオン状態にするには、上部電極２１を接地すると共に下部電極２５に正の電圧を印加した状態で、ゲート電極１９に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上の電圧を印加する。これにより、ベース層１２のうちのゲート電極１９が配置されるトレンチ１３と接している部分に反転層が形成され、エミッタ領域１４から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２３からホールがドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。
【００３４】
また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をダイオード動作させる（すなわち、オン状態にする）際には、上部電極２１と下部電極２５に印加する電圧をスイッチングし、上部電極２１に正の電圧を印加する共に下部電極２５を接地する。そして、ゲート電極１９にローレベル（例えば、０Ｖ）の電圧を印加する。これにより、ベース層１２のうちのトレンチ１３と接する部分に反転層が形成されなくなり、ＦＷＤ素子がダイオード動作を行う。
【００３５】
このとき、ＦＷＤ領域１ｂでは、ベース層１２の表層部に注入抑制領域１６が形成されている。このため、ベース層１２は、ＩＧＢＴ領域１ａと共通とされ、ＦＷＤ素子としては不純物濃度が高くなっているものの、注入抑制領域１６によってホールの注入が抑制され、ベース層１２の抵抗成分も高くなってＦＷＤ素子の順方向電圧も上昇する。具体的には、図３に示されるように、注入抑制領域１６の長さＷｎ２が長くなるほどホールの注入が抑制され、順方向電圧が大きくなる。言い換えると、ベース層１２の表層部における注入抑制領域１６の占める割合が高くなるほど順方向電圧が大きくなる。
【００３６】
そして、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際には、上部電極２１に負の電圧を印加すると共に、下部電極２５に正の電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子はリカバリ状態となった後に電流が遮断される。
【００３７】
このとき、リカバリ状態では逆回復電荷が発生するが、注入抑制領域１６によって予めドリフト層１１内の過剰キャリアを少なくしている。このため、逆回復電荷を十分に小さな値にすることができ、リカバリ電流を低減できる。具体的には、図４に示されるように、注入抑制領域１６の長さＷｎ２が長くなるほどリカバリ電流を低減できる。言い換えると、ベース層１２の表層部における注入抑制領域１６の占める割合を高くするほどリカバリ電流を低減できる。
【００３８】
つまり、図５に示されるように、注入抑制領域１６の長さＷｎ２が長くなるほど、ＦＷＤ素子の順方向電圧が高くなると共に、リカバリ電流を低減できる。なお、上記のように、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２との比は適宜変更可能であるため、用途に応じて各長さＷｎ２、Ｗｐ２を適宜変更することが好ましい。
【００３９】
以上説明したように、本実施形態では、ＦＷＤ領域１ｂにおいて、ベース層１２の表層部に注入抑制領域１６が形成されている。このためＩＧＢＴ領域１ａとＦＷＤ領域１ｂとのベース層１２を共通としても、注入抑制領域１６によってキャリアの注入が抑制されるため、リカバリ電流を低減できる。
【００４０】
ところで、近年では、隣接するトレンチ１３の間の長さを１μｍ程度にして微細化することが望まれている。この場合、隣接するトレンチ１３の配列方向（すなわち、図１および図２中紙面左右方向）に沿って注入抑制領域１６とコンタクト領域１７とを形成しようとすると、高精度なアライメントが必要になる。これに対し、本実施形態では、トレンチ１３の延設方向に沿って注入抑制領域１６とコンタクト領域１７とを交互に形成しているため、高精度なアライメントを必要とせず、リカバリ電流を低減できる。つまり、製造工程を複雑化することなく、リカバリ電流を低減できる。
【００４１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してボディ領域を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４２】
本実施形態では、図６に示されるように、ベース層１２のうちの、エミッタ領域１４、コンタクト領域１５、注入抑制領域１６、コンタクト領域１７の下方には、ボディ領域２６が形成されている。具体的には、ボディ領域２６は、ベース層１２よりも高不純物濃度とされ、トレンチ１３の延設方向に沿って延設された棒状とされている。つまり、半導体基板１０の一面１０ａ側から見たとき、ボディ領域２６は、エミッタ領域１４、コンタクト領域１５、注入抑制領域１６、コンタクト領域１７と交差するように形成されている。そして、ボディ領域２６は、トレンチ１３から離間して形成されていると共に、各コンタクト領域１５、１７と繋がっている。
【００４３】
これによれば、ＩＧＢＴ素子をオフする際、ドリフト層１１に蓄積されているホールをベース層１２、ボディ領域２６、コンタクト領域１５、１７を介して上部電極２１から抜け易くすることができる。つまり、ホールがエミッタ領域１４に流れることを抑制できる。したがって、ラッチアップを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
【００４４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して外周領域を備えるものであり、その他に関しては上記第１実施形態と同様であるため、ここでは説明を省略する。
【００４５】
本実施形態の半導体装置は、図７に示されるように、セル領域１と、セル領域１を取り囲む外周領域２とを有している。セル領域１は、上記第１実施形態で説明したＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂを有している。なお、上記第１実施形態で説明した図１は、図７中のI−I線に沿った断面図であり、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂは、トレンチ１３の延設方向と直交する方向に沿って交互に形成されている。
【００４６】
外周領域２は、図８および図９に示されるように、セル領域１と同様のドリフト層１１層を有し、当該ドリフト層１１のうちのＦＷＤ領域１ｂ側の部分に、耐圧向上を図るためにベース層１２が形成されている。言い換えると、外周領域２には、ＦＷＤ領域１ｂ側の部分に当該ＦＷＤ領域１ｂ側からベース層１２が延設されている。また、トレンチ１３は、延設方向における端部に電界が集中し易いため、図８に示されるように、両端部が外周領域２に位置するように、ＦＷＤ領域１ｂから外周領域２まで延設されている。同様に、複数のトレンチ１３は、トレンチ１３の配列方向の両端部に位置するトレンチ１３に電界が集中し易いため、図９に示されるように、外周領域２にもトレンチ１３が形成されている。つまり、複数のトレンチ１３は、配列方向の両端部が外周領域２に形成されたトレンチ１３となるように形成されている。
【００４７】
なお、図８は、図１中のVIII−VIII線に沿った断面図にも相当しており、隣接するトレンチ１３の間の部分の断面図を示している。また、トレンチ１３は、図８および図９に示されるように、外周領域２に延設されているベース層１２における平面方向の内側（すなわち、ＦＷＤ領域１ｂ側）にて終端するように形成されている。さらに、特に図示しないが、ＩＧＢＴ領域１ａと外周領域２との境界においても、ＦＷＤ領域１ｂと外周領域２との境界と同様に、外周領域２にベース層１２およびトレンチ１３が延設されている。
【００４８】
そして、注入抑制領域１６は、セル領域１のみに形成されており、外周領域２には形成されていない。このため、本実施形態におけるセル領域１と外周領域２との境界は、注入抑制領域１６が形成されている部分と形成されていない部分との境界であるともいえる。
【００４９】
さらに、外周領域２では、ドリフト層１１の表層部に、Ｐ型のガードリング層２７が形成されている。そして、当該ガードリング層２７は、層間絶縁膜２０に形成されたコンタクトホール２０ａを介してそれぞれ独立した外周電極２８と電気的に配置されている。また、外周領域２では、半導体基板１０の他面１０ｂ側に、ＩＧＢＴ領域１ａと同様のＰ＋型のコレクタ層２３が形成されている。
【００５０】
以上が本実施形態における半導体装置の構成である。これによれば、外周領域２では、半導体基板１０の他面１０ｂ側にＰ＋型のコレクタ層２３が形成され、外周領域２におけるベース層１２は、ドリフト層１１およびＦＷＤ領域１ｂにおけるカソード層２４と共に寄生ダイオードを構成する。このため、当該寄生ダイオードは、外周領域２における半導体基板１０の他面１０ｂ側がＮ型層（すなわち、カソード層２４）とされ、外周領域２におけるベース層１２がドリフト層１１および外周領域２の他面１０ｂ側のＮ型層と共に寄生ダイオードを構成する場合と比較して、内部抵抗が高くなる。したがって、ＦＷＤ素子をダイオード動作させる際、外周領域２ではベース層１２からホールの注入が抑制されるため、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、外周領域２におけるリカバリ電流を低減できる。
【００５１】
さらに、本実施形態では、外周領域２には、注入抑制領域１６を形成していない。このため、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、外周領域２の過剰キャリア（すなわち、ホール）が注入抑制領域１６に流れ込むことを抑制でき、半導体装置が誤作動してしまうことも抑制できる。
【００５２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対して、半導体基板１０の他面１０ｂ側の構成を変更したものであり、その他に関しては上記第３実施形態と同様であるため、説明を省略する。
【００５３】
本実施形態では、図１０に示されるように、ＦＷＤ領域１ｂは、半導体基板１０の他面１０ｂ側において、外周領域２との境界から距離Ｌの部分（すなわち、外縁部）がコレクタ層２３とされている。具体的には、本実施形態では、距離Ｌは、半導体基板１０の一面１０ａと他面１０ｂとの間の距離（以下では、半導体基板１０の厚さという）以上とされている。
【００５４】
これによれば、ＦＷＤ領域１ｂは、外周領域２との境界から距離Ｌの部分がコレクタ層２３とされているため、外周領域２におけるベース層１２とＦＷＤ領域１ｂにおけるカソード層２４とによって構成される寄生ダイオードの内部抵抗をさらに大きくできる。このため、ＦＷＤ素子をダイオード動作させる際のホールの注入をさらに抑制でき、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、外周領域２におけるリカバリ電流をさらに低減できる。
【００５５】
また、半導体基板１０の一面１０ａと他面１０ｂとの間を流れる電流は、約４５°の広がり（すなわち、分布）を持つことが経験的に知られている。そして、本実施形態では、ＦＷＤ領域１ｂは、半導体基板１０の他面１０ｂ側において、外周領域２との境界から半導体基板１０の厚さ以上がコレクタ層２３とされている。つまり、半導体基板１０の一面１０ａにおけるＦＷＤ領域１ｂと外周領域２との境界と、ＦＷＤ領域１ｂにおけるコレクタ層２３とカソード層２４との境界とを繋ぐ仮想線Ｋ（図１０参照）と、半導体基板１０の一面１０ａとの成す角度θが４５°以上となるようにしている。したがって、外周領域２におけるベース層１２とＦＷＤ領域１ｂにおけるカソード層２４とによって構成される寄生ダイオードが機能すること自体を低減できる。このため、さらにリカバリ電流を低減できる。
【００５６】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第３実施形態に対して、注入抑制領域１６の長さＷｎ２を変更したものであり、その他に関しては上記第３実施形態と同様であるため、説明を省略する。
【００５７】
本実施形態では、図１１に示されるように、ＦＷＤ領域１ｂでは、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２が部分毎に異なっている。具体的には、ＦＷＤ領域１ｂと外周領域２との境界部分では、ＦＷＤ領域１ｂの内縁部（例えば、ＦＷＤ領域１ｂの中心部）より注入抑制領域１６が密に形成されている。詳しくは、ＦＷＤ領域１ｂと外周領域２との境界部分では、ＦＷＤ領域１ｂの内縁部より、隣接する注入抑制領域１６のトレンチ１３の延設方向に沿った間隔が短くされている。さらに詳述すると、本実施形態では、ＦＷＤ領域１ｂと外周領域２との境界部分では、注入抑制領域１６の長さＷｎ２よりコンタクト領域１７の長さＷｐ２の方が短くされている。なお、本実施形態では、ＦＷＤ領域１ｂの内縁部では、上記第３実施形態と同様に、注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２とは等しくされている。
【００５８】
これによれば、ＦＷＤ領域１ｂにおける外周領域２との境界部分では、注入抑制領域１６が密に形成されているため、ＦＷＤ素子をダイオード動作させる際のホールの注入をさらに抑制できる。このため、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、外周領域２におけるリカバリ電流をさらに低減できる。
【００５９】
（第５実施形態の変形例）
本発明の第５実施形態の変形例について説明する。上記第５実施形態において、図１２に示されるように、ＦＷＤ領域１ｂと外周領域２との境界部分では、ＦＷＤ領域１ｂの内縁部より注入抑制領域１６が粗に形成されていてもよい。具体的には、ＦＷＤ領域１ｂと外周領域２との境界部分では、ＦＷＤ領域１ｂの内縁部より、隣接する注入抑制領域１６のトレンチ１３の延設方向に沿った間隔が長くされていてもよい。さらに詳述すると、ＦＷＤ領域１ｂと外周領域２との境界部分では、注入抑制領域１６の長さＷｎ２よりコンタクト領域１７の長さＷｐ２の方が長くされていてもよい。これによれば、上記図１１で説明した半導体装置と比較して、ＦＷＤ素子をダイオード動作させる際のホールの注入が多くなり、ＦＷＤ素子の特性を向上できる。
【００６０】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６１】
例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００６２】
また、上記各実施形態では、ＩＧＢＴ領域１ａにおけるエミッタ領域１４の長さＷｎ１とコンタクト領域１５の長さＷｐ１の比と、ＦＷＤ領域１ｂにおける注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２の比とが異なるものを説明した。しかしながら、ＩＧＢＴ領域１ａにおけるエミッタ領域１４の長さＷｎ１とコンタクト領域１５の長さＷｐ１の比と、ＦＷＤ領域１ｂにおける注入抑制領域１６の長さＷｎ２とコンタクト領域１７の長さＷｐ２の比とが同じとされていてもよい。
【００６３】
また、上記第３実施形態において、外周領域２のベース層１２に注入抑制領域１６が形成されていてもよい。このような半導体装置では、当該注入抑制領域１６により、ＦＷＤ素子がダイオード動作する際にさらにホールが注入されることを抑制できる。
【００６４】
そして、上記第４実施形態において、距離Ｌは、半導体基板１０の一面１０ａと他面１０ｂとの間の距離（以下では、半導体基板１０の厚さという）未満とされていてもよい。このような半導体装置としても、ＦＷＤ領域１ｂの外縁部にコレクタ層２３が形成されているため、外周領域２におけるベース層１２とＦＷＤ領域１ｂにおけるカソード層２４とによって構成される寄生ダイオードが機能すること自体を低減できる。
【００６５】
また、上記第３実施形態において、ＩＧＢＴ領域１ａを囲むようにＦＷＤ領域１ｂが形成されていてもよい。つまり、外周領域２との境界が全てＦＷＤ領域１ｂとなるようにしてもよい。
【００６６】
さらに、上記各実施形態の半導体装置を組み合わせることもできる。例えば、上記第２実施形態を上記第３〜第５実施形態に組み合わせ、ボディ領域２６を備えるようにしてもよい。また、上記第４実施形態を上記第５実施形態に組み合わせ、ＦＷＤ領域１ｂの外縁部をコレクタ層２３としてもよい。また、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。
【符号の説明】
【００６７】
１ａ    ＩＧＢＴ領域
１ｂ    ＦＷＤ領域
１０    半導体基板
１１    ドリフト層
１２    ベース層
１３    トレンチ
１８    ゲート絶縁膜
１９    ゲート電極
２３    コレクタ層
２４    カソード層 
【図１】
0006641983.tif 000002
【図２】
0006641983.tif 000003
【図３】
0006641983.tif 000004
【図４】
0006641983.tif 000005
【図５】
0006641983.tif 000006
【図６】
0006641983.tif 000007
【図７】
0006641983.tif 000008
【図８】
0006641983.tif 000009
【図９】
0006641983.tif 000010
【図１０】
0006641983.tif 000011
【図１１】
0006641983.tif 000012
【図１２】
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