(57)【特許請求の範囲】
【請求項１】
増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地される第１のトランジスタと、
ゲート端子又はベース端子に固定の電圧が印加され、ソース端子又はエミッタ端子が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第２のトランジスタと、
前記第１のトランジスタのドレイン端子又はコレクタ端子とゲート端子又はベース端子に接続され、前記第１のトランジスタのソース端子又はエミッタ端子と、前記第１のトランジスタのドレイン端子又はコレクタ端子が接続された前記第２のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、前記第１のトランジスタのゲート端子又はベース端子に印加する電圧を上げて前記電位差を下げる動作を開始し、前記電位差を前記閾値電圧よりも小さくする保護回路と、
を備えた高周波増幅器。
【請求項２】
前記保護回路は、前記第１のトランジスタのゲート端子又はベース端子に接続され、前記電位差が前記閾値電圧よりも大きくなると、前記第１のトランジスタのゲート端子又はベース端子に印加する電圧を上げる電源回路を有する請求項１記載の高周波増幅器。
【請求項３】
前記保護回路は、一端が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を有し、
前記電源回路は、
電圧が印加される電源端子と、
一端が前記電源端子と接続された第１の抵抗と、
ドレイン端子又はコレクタ端子が前記第１の抵抗の他端と接続され、ゲート端子又はベース端子が前記駆動信号出力回路の他端と接続された第３のトランジスタと、
一端が前記第３のトランジスタのソース端子又はエミッタ端子と接続された第２の抵抗と、
一端が前記第２の抵抗の他端及び前記第１のトランジスタのゲート端子又はベース端子と接続され、他端が接地される第３の抵抗とを含む請求項２記載の高周波増幅器。
【請求項４】
増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地される第１のトランジスタと、
ソース端子又はエミッタ端子が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第２のトランジスタと、
前記第１のトランジスタのドレイン端子又はコレクタ端子に接続されるともに、前記第２のトランジスタのゲート端子又はベース端子に接続され、前記第１のトランジスタのソース端子又はエミッタ端子と、前記第１のトランジスタのドレイン端子又はコレクタ端子が接続された前記第２のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、前記第２のトランジスタのゲート端子又はベース端子に印加する電圧を下げて前記電位差を下げる動作を開始し、前記電位差を前記閾値電圧よりも小さくする保護回路と、
を備えた高周波増幅器。
【請求項５】
前記保護回路は、前記第２のトランジスタのゲート端子又はベース端子に接続され、前記電位差が前記閾値電圧よりも大きくなると、前記第２のトランジスタのゲート端子又はベース端子に印加する電圧を下げる電源回路を有する請求項４記載の高周波増幅器。
【請求項６】
前記保護回路は、一端が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記電源回路は、
電圧が印加される電源端子と、
一端が前記電源端子と接続された第１の抵抗と、
一端が前記第１の抵抗の他端と接続された第２の抵抗と、
ドレイン端子又はコレクタ端子が前記第２の抵抗の他端と接続され、ゲート端子又はベース端子が前記駆動信号出力回路の他端と接続された第３のトランジスタと、
一端が前記第３のトランジスタのソース端子又はエミッタ端子と接続され、他端がグランドと接続された第３の抵抗と、
一端が前記第１の抵抗の他端と接続され、他端が前記第２のトランジスタのゲート端子又はベース端子と接続された第４の抵抗と、
一端が前記第１の抵抗の他端と接続され、他端が接地されるコンデンサとを含む請求項５記載の高周波増幅器。
【請求項７】
前記保護回路は、一端が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記電源回路は、
電圧が印加される電源端子と、
一端が前記電源端子と接続された第１の抵抗と、
ドレイン端子又はコレクタ端子が前記第１の抵抗の他端と接続され、ゲート端子又はベース端子が前記駆動信号出力回路の他端と接続された第３のトランジスタと、
一端が前記第３のトランジスタのソース端子又はエミッタ端子と接続された第２の抵抗と、
一端が前記第２の抵抗の他端と接続され、他端がグランドと接続された第３の抵抗と、
一端が前記電源端子と接続された第４の抵抗と、
一端が前記第４の抵抗の他端と接続され、他端が前記第２のトランジスタのゲート端子又はベース端子と接続された第５の抵抗と、
一端が前記第４の抵抗の他端と接続され、他端が前記第２の抵抗の他端と前記第３の抵抗の一端との間に接続されたコンデンサと、
一端が前記コンデンサの他端と接続され、他端が接地されるバラクタダイオードとを含む請求項５記載の高周波増幅器。
【請求項８】
前記保護回路は、一端が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記電源回路は、
電圧が印加される電源端子と、
一端が前記電源端子と接続された第１の抵抗と、
一端が前記第１の抵抗の他端と接続された第２の抵抗と、
ドレイン端子又はコレクタ端子が前記第２の抵抗の他端と接続され、ゲート端子又はベース端子が前記駆動信号出力回路の他端と接続された第３のトランジスタと、
一端が前記第３のトランジスタのソース端子又はエミッタ端子と接続され、他端がグランドと接続された第３の抵抗と、
一端が前記電源端子と接続され、他端が前記第２のトランジスタのゲート端子又はベース端子と接続された第４の抵抗と、
一端が前記第４の抵抗の他端と接続されたコンデンサと、
ドレイン端子又はコレクタ端子が前記コンデンサの他端と接続され、ソース端子又はエミッタ端子が接地され、ゲート端子又はベース端子が前記第１の抵抗の他端と接続された第４のトランジスタとを含む請求項５記載の高周波増幅器。
【請求項９】
前記駆動信号出力回路は、前記電位差が前記閾値電圧よりも大きくなると、駆動信号を出力する部品として、ダイオード、比較器又はオペアンプを含む請求項３、請求項６から請求項８のいずれか１項に記載の高周波増幅器。
【請求項１０】
増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地される第１のトランジスタと、
ゲート端子又はベース端子に固定の電圧が印加され、ソース端子又はエミッタ端子が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第２のトランジスタと、
前記第１のトランジスタのドレイン端子又はコレクタ端子と前記第２のトランジスタのドレイン端子又はコレクタ端子との間に接続されたバラクタダイオードを含むインピーダンス調整回路を有し、前記第１のトランジスタのソース端子又はエミッタ端子と、前記第１のトランジスタのドレイン端子又はコレクタ端子が接続された前記第２のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、前記バラクタダイオードの容量が減少して前記第１のトランジスタのドレイン端子又はコレクタ端子と前記第２のトランジスタのドレイン端子又はコレクタ端子との間のインピーダンスを上げて前記電位差を下げる動作を開始し、前記電位差を前記閾値電圧よりも小さくする保護回路と
を備えた高周波増幅器。
【請求項１１】
前記保護回路は、一端が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記インピーダンス調整回路は、
一端が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続された第１の抵抗と、
一端が前記第１の抵抗の他端と接続された第１のコンデンサと、
一端が前記第２のトランジスタのドレイン端子又はコレクタ端子と接続された第２のコンデンサと、
前記第１のコンデンサの他端と前記第２のコンデンサの他端との間に接続され、前記駆動信号出力回路から駆動信号が出力されると、容量が減少する前記バラクタダイオードとを含む請求項１０記載の高周波増幅器。
【請求項１２】
増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地される第１のトランジスタと、
ゲート端子又はベース端子に固定の電圧が印加され、ソース端子又はエミッタ端子が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第２のトランジスタと、
前記第１のトランジスタのドレイン端子又はコレクタ端子と前記第１のトランジスタのゲート端子又はベース端子との間に接続されたバラクタダイオードを含むインピーダンス調整回路を有し、前記第１のトランジスタのソース端子又はエミッタ端子と、前記第１のトランジスタのドレイン端子又はコレクタ端子が接続された前記第２のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、前記バラクタダイオードの容量が増加して前記第１のトランジスタのドレイン端子又はコレクタ端子と前記第１のトランジスタのゲート端子又はベース端子との間のインピーダンスを下げて前記電位差を下げる動作を開始し、前記電位差を前記閾値電圧よりも小さくする保護回路と
を備えた高周波増幅器。
【請求項１３】
前記保護回路は、一端が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続され、前記電位差が前記閾値電圧よりも大きくなると、他端から駆動信号を出力する駆動信号出力回路を備え、
前記インピーダンス調整回路は、
一端が前記第１のトランジスタのゲート端子又はベース端子と接続された第１の抵抗と、
一端が前記第１の抵抗の他端と接続された第１のコンデンサと、
一端が前記第１のトランジスタのドレイン端子又はコレクタ端子と接続された第２のコンデンサと、
前記第１のコンデンサの他端と前記第２のコンデンサの他端との間に接続され、前記駆動信号出力回路から駆動信号が出力されると、容量が増加する前記バラクタダイオードとを含む請求項１２記載の高周波増幅器。
【請求項１４】
前記第１のトランジスタは、高周波で動作するエンハンスメント型の電界効果トランジスタ又はバイポーラトランジスタであり、
前記第２のトランジスタは、高周波で動作するディプレッション型の電界効果トランジスタ又はバイポーラトランジスタであることを特徴とする請求項１から請求項１３のいずれか１項に記載の高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、第１のトランジスタと第２のトランジスタを備える高周波増幅器に関するものである。
【背景技術】
【０００２】
第１のトランジスタと第２のトランジスタがカスコードに接続されているカスコードトランジスタが以下の特許文献１に開示されている。
このカスコードトランジスタにおける第１のトランジスタのドレイン端子は、第２のトランジスタのソース端子と接続されている。
第１及び第２のトランジスタは、第１のトランジスタのゲート端子から信号が与えられると、信号を増幅し、第２のトランジスタのドレイン端子から増幅後の信号を外部に出力する。【０００３】
このカスコードトランジスタは、スイッチとコンデンサが直列に接続されている保護回路が、第１のトランジスタのドレイン端子とソース端子間と並列に接続されている。
保護回路に含まれているスイッチは、第１のトランジスタがオン状態になる前に開くことで、第１のトランジスタのドレイン端子とソース端子間にコンデンサが並列に接続されていない状態にする。
また、保護回路に含まれているスイッチは、第１のトランジスタがオフ状態になる前に閉じることで、第１のトランジスタのドレイン端子とソース端子間にコンデンサが並列に接続されている状態にする。
これにより、第１のトランジスタのソース端子と第２のトランジスタのソース端子との間の電位差の上昇が抑えられるため、第１のトランジスタの破壊を防ぐことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−６１２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の保護回路は以上のように構成されているので、信号の周波数に対応する周期（以下、信号周期と称する）よりも速い周期でスイッチの開状態と閉状態を切り替えることができれば、第１のトランジスタの破壊を防ぐことができる。しかし、第１のトランジスタのゲート端子から与えられる信号が高周波信号である場合、スイッチの開状態と閉状態を切り替える周期が信号周期に追いつかず、第１のトランジスタが破壊されてしまうことがあるという課題があった。【０００６】
この発明は上記のような課題を解決するためになされたもので、増幅対象の信号が高周波信号である場合でも、第１のトランジスタの破壊を防ぐことができる高周波増幅器を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る高周波増幅器は、増幅対象の高周波信号がゲート端子又はベース端子に与えられ、ソース端子又はエミッタ端子が接地されている第１のトランジスタと、ソース端子又はエミッタ端子が第１のトランジスタのドレイン端子又はコレクタ端子と接続され、ドレイン端子又はコレクタ端子から増幅後の高周波信号を出力する第２のトランジスタと、第１のトランジスタのソース端子又はエミッタ端子と第２のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、電位差を下げる動作を開始して、電位差を閾値電圧よりも小さくする保護回路とを備えるようにしたものである。
【発明の効果】
【０００８】
この発明によれば、保護回路が、第１のトランジスタのソース端子又はエミッタ端子と第２のトランジスタのソース端子又はエミッタ端子との間の電位差が閾値電圧よりも大きくなると、電位差を下げる動作を開始して、電位差を閾値電圧よりも小さくするように構成したので、増幅対象の信号が高周波信号である場合でも、第１のトランジスタの破壊を防ぐことができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１による高周波増幅器を示す構成図である。
【図２】Ｅ型ＦＥＴ１１のＩＶ特性を示す説明図である。
【図３】この発明の実施の形態１による他の高周波増幅器を示す構成図である。
【図４】この発明の実施の形態１による他の高周波増幅器を示す構成図である。
【図５】この発明の実施の形態１による他の高周波増幅器を示す構成図である。
【図６】この発明の実施の形態２による高周波増幅器を示す構成図である。
【図７】Ｄ型ＦＥＴ１２のＩＶ特性を示す説明図である。
【図８】この発明の実施の形態２による他の高周波増幅器を示す構成図である。
【図９】この発明の実施の形態２による他の高周波増幅器を示す構成図である。
【図１０】この発明の実施の形態３による高周波増幅器を示す構成図である。
【図１１】バラクタダイオード６９における両端の電位差と容量の関係を示す説明図である。
【図１２】この発明の実施の形態３による他の高周波増幅器を示す構成図である。
【図１３】この発明の実施の形態３による他の高周波増幅器を示す構成図である。
【図１４】この発明の実施の形態３による他の高周波増幅器を示す構成図である。
【図１５】この発明の実施の形態４の高周波増幅器を示す構成図である。
【図１６】ＦＥＴ７２におけるゲート端子のゲート電圧と、ドレイン端子とソース端子間の抵抗値との対応関係を示す説明図である。
【図１７】この発明の実施の形態４による他の高周波増幅器を示す構成図である。
【図１８】この発明の実施の形態４による他の高周波増幅器を示す構成図である。
【図１９】この発明の実施の形態５の高周波増幅器を示す構成図である。
【図２０】Ｄ型ＦＥＴ１２のＩＶ特性を示す説明図である。
【図２１】この発明の実施の形態６の高周波増幅器を示す構成図である。
【図２２】Ｅ型ＦＥＴ１１のＩＶ特性を示す説明図である。
【図２３】この発明の実施の形態７による高周波増幅器を示す構成図である。
【図２４】同一チップ上に配置されているＧａＮＨＥＭＴ１２１及びＤ型ＦＥＴ１２を示す構成図である。
【発明を実施するための形態】
【００１０】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
【００１１】
実施の形態１．
図１はこの発明の実施の形態１による高周波増幅器を示す構成図である。
図１において、ＲＦ入力端子１は増幅対象の高周波信号であるＲＦ信号を入力する端子である。
この実施の形態１では、ＲＦ入力端子１からＲＦ信号が入力されることを想定しているが、局部発振信号などがＲＦ信号に乗算されている通信信号等が入力されるものであってもよい。
具体的には、連続サイン波の信号、連続サイン波に低周波が重畳されている信号、連続サイン波に低周波が重畳され、かつ、時間軸方向に電圧振幅が偏重されている信号などが、ＲＦ信号に乗算されている信号が入力されるものであってもよい。
ＲＦ出力端子２はＥ型ＦＥＴ１１及びＤ型ＦＥＴ１２により増幅されたＲＦ信号を出力する端子である。
【００１２】
エンハンスメント型の電界効果トランジスタであるＥ型ＦＥＴ１１はＲＦ周波数（高周波）で動作する第１のトランジスタである。
Ｅ型ＦＥＴ１１はゲート端子がＲＦ入力端子１と接続され、ソース端子がグランドと接続されており、ＲＦ入力端子１から入力されたＲＦ信号を増幅し、ドレイン端子から増幅後のＲＦ信号を出力する。
この実施の形態１では、第１のトランジスタがＥ型ＦＥＴ１１である例を示しているが、これに限るものではなく、例えば、第１のトランジスタがＢＪＴ（バイポーラトランジスタ）であってもよい。
第１のトランジスタがＢＪＴである場合、ＢＪＴのベース端子がＲＦ入力端子１と接続され、ＢＪＴのエミッタ端子がグランドと接続される。
【００１３】
ディプレッション型の電界効果トランジスタであるＤ型ＦＥＴ１２はＲＦ周波数で動作する第２のトランジスタである。
Ｄ型ＦＥＴ１２はソース端子がＥ型ＦＥＴ１１のドレイン端子と接続され、ドレイン端子がＲＦ出力端子２と接続されており、ドレイン端子から増幅後の高周波信号をＲＦ出力端子２に出力する。
この実施の形態１では、第２のトランジスタがＤ型ＦＥＴ１２である例を示しているが、これに限るものではなく、例えば、第２のトランジスタがＢＪＴであってもよい。
第２のトランジスタがＢＪＴである場合、ＢＪＴのエミッタ端子がＥ型ＦＥＴ１１のドレイン端子と接続され、ＢＪＴのコレクタ端子がＲＦ出力端子２と接続される。
【００１４】
保護回路１３は電源回路１４及び駆動信号出力回路１５などを備えている。
保護回路１３はＥ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、電位差Ｖ１を下げる動作を開始して、電位差Ｖ１を閾値電圧Ｖｔｈよりも小さくする回路である。
電源回路１４は、電源端子２１、抵抗２２、ＦＥＴ２３、抵抗２４及び抵抗２５を備えている。
電源回路１４はＥ型ＦＥＴ１１のゲート端子に電圧を印加する回路であり、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、Ｅ型ＦＥＴ１１のゲート端子に印加する電圧を上げるように動作する。
【００１５】
駆動信号出力回路１５は、抵抗３１、ダイオード３２、コンデンサ３３及び抵抗３４を備えている。
駆動信号出力回路１５は一端がＥ型ＦＥＴ１１のドレイン端子と接続されており、電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、他端から駆動信号を出力する回路である。
駆動信号出力回路１５における閾値電圧Ｖｔｈは、駆動信号出力回路１５に含まれている抵抗３１，３４及びダイオード３２によって決定される。
この実施の形態１では、駆動信号出力回路１５の他端がＦＥＴ２３のゲート端子と接続されているため、駆動信号出力回路１５の他端から駆動信号として電圧が出力されるが、ＦＥＴ２３の代わりに、ＢＪＴが用いられる場合、駆動信号出力回路１５の他端から駆動信号として電流が出力される。
【００１６】
電源端子２１は固定の電圧Ｖｇ１が印加される端子である。
抵抗２２は一端が電源端子２１と接続されている第１の抵抗である。
ＦＥＴ２３はドレイン端子が抵抗２２の他端と接続され、ゲート端子が駆動信号出力回路１５の他端と接続されている第３のトランジスタである。
この実施の形態１では、第３のトランジスタがＦＥＴ２３である例を示しているが、これに限るものではなく、例えば、第３のトランジスタがＢＪＴであってもよい。
第３のトランジスタがＢＪＴである場合、ＢＪＴのコレクタ端子が抵抗２２の他端と接続され、ベース端子が駆動信号出力回路１５の他端と接続される。
抵抗２４は一端がＦＥＴ２３のソース端子と接続されている第２の抵抗である。
抵抗２５は一端が抵抗２４の他端及びＥ型ＦＥＴ１１のゲート端子と接続され、他端がグランドと接続されている第３の抵抗である。
【００１７】
抵抗３１は一端がＥ型ＦＥＴ１１のドレイン端子と接続されている。
ダイオード３２はアノード端子が抵抗３１の他端と接続され、カソード端子がＦＥＴ２３のゲート端子と接続されている。
ダイオード３２はＥ型ＦＥＴ１１のドレイン端子におけるドレイン電圧から抵抗３１，３４における電圧降下量を差し引いた電圧がダイオード３２の順方向降下電圧Ｖｔｈ，Ｄよりも大きくなると、カソード端子から駆動信号をＦＥＴ２３のゲート端子に出力する。
Ｅ型ＦＥＴ１１のドレイン端子におけるドレイン電圧は、Ｅ型ＦＥＴ１１のソース端子がグランドと接続されているため、電位差Ｖ１に相当する。
ダイオード３２の順方向降下電圧Ｖｔｈ，Ｄは、抵抗３１，３４における電圧降下量がＶＲであるとすると、閾値電圧Ｖｔｈよりも電圧降下量ＶＲだけ低い電圧に相当する。
コンデンサ３３は一端がＦＥＴ２３のゲート端子と接続され、他端がグランドと接続されている。
抵抗３４は一端がＦＥＴ２３のゲート端子と接続され、他端がグランドと接続されている。
【００１８】
電源端子４１は固定の電圧Ｖｇ２が印加される端子である。
抵抗４２は一端が電源端子４１と接続されている。
抵抗４３は一端が抵抗４２の他端と接続され、他端がＤ型ＦＥＴ１２のゲート端子と接続されている。
コンデンサ４４は一端が抵抗４２の他端と接続され、他端がグランドと接続されている。
【００１９】
次に動作について説明する。
Ｅ型ＦＥＴ１１のゲート端子がＲＦ入力端子１と接続され、Ｅ型ＦＥＴ１１のドレイン端子とＤ型ＦＥＴ１２のソース端子とが接続され、Ｄ型ＦＥＴ１２のドレイン端子がＲＦ出力端子２と接続されている。
このため、ＲＦ入力端子１から入力された増幅対象のＲＦ信号がＥ型ＦＥＴ１１のゲート端子に与えられると、Ｅ型ＦＥＴ１１及びＤ型ＦＥＴ１２により増幅されたＲＦ信号が、Ｄ型ＦＥＴ１２のドレイン端子からＲＦ出力端子２に出力される。
このとき、Ｄ型ＦＥＴ１２のゲート端子には、抵抗４３における両端の電位差と、コンデンサ４４における両端の電位差とが足し合された電位差が印加されている。図１では、抵抗４３における両端の電位差と、コンデンサ４４における両端の電位差と、Ｄ型ＦＥＴ１２のゲート端子とソース端子との間の電位差とが足し合された電位差がＶ２で表されている。
【００２０】
駆動信号出力回路１５は、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が、抵抗３１，３４及びダイオード３２によって決定される閾値電圧Ｖｔｈ以下の状況下では、ダイオード３２のアノード端子とカソード端子間が導通されないため、駆動信号をＦＥＴ２３のゲート端子に出力しない。
即ち、駆動信号出力回路１５のダイオード３２は、Ｅ型ＦＥＴ１１のドレイン端子におけるドレイン電圧から抵抗３１，３４における電圧降下量ＶＲを差し引いた電圧がダイオード３２の順方向降下電圧Ｖｔｈ，Ｄ以下の状況下では、アノード端子とカソード端子間が導通されないため、カソード端子から駆動信号をＦＥＴ２３のゲート端子に出力しない。
【００２１】
駆動信号出力回路１５は、電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、ダイオード３２のアノード端子とカソード端子間が導通されるため、駆動信号をＦＥＴ２３のゲート端子に出力する。
即ち、駆動信号出力回路１５のダイオード３２は、Ｅ型ＦＥＴ１１のドレイン端子におけるドレイン電圧から抵抗３１，３４における電圧降下量ＶＲを差し引いた電圧がダイオード３２の順方向降下電圧Ｖｔｈ，Ｄよりも大きくなると、アノード端子とカソード端子間が導通されるため、カソード端子から駆動信号をＦＥＴ２３のゲート端子に出力する。
【００２２】
電源回路１４のＦＥＴ２３は、駆動信号出力回路１５のダイオード３２から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
ＦＥＴ２３におけるドレイン端子とソース端子との間の電流が増加することで、抵抗２４と抵抗２５との間の電位が上昇し、Ｅ型ＦＥＴ１１のゲート端子に印加される電位が上昇する。
このとき、Ｅ型ＦＥＴ１１のドレイン端子からＤ型ＦＥＴ１２を見込んだ負荷インピーダンスは変わらないため、Ｅ型ＦＥＴ１１のＩＶ特性によって、Ｅ型ＦＥＴ１１のドレイン電圧が減少して、ドレイン電流が増加する。
図２はＥ型ＦＥＴ１１のＩＶ特性を示す説明図である。
図２では、Ｅ型ＦＥＴ１１のＩＶ特性として、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間の電圧と、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間を流れる電流との対応関係を示している。
即ち、図２では、Ｅ型ＦＥＴ１１のゲート端子に印加される電位が上昇すると、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間の電圧が減少して、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間を流れる電流が増加することを示している。
【００２３】
Ｅ型ＦＥＴ１１のドレイン電圧が減少すると、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が低下する。
したがって、抵抗３１，３４及びダイオード３２によって閾値電圧Ｖｔｈを適正な値に決定することで、Ｅ型ＦＥＴ１１に印加される電圧である電位差Ｖ１の最大値を低減することが可能である。
【００２４】
以上で明らかなように、この実施の形態１によれば、保護回路１３が、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、電位差Ｖ１を下げる動作を開始して、電位差Ｖ１を閾値電圧Ｖｔｈよりも小さくするように構成したので、増幅対象の信号がＲＦ信号である場合でも、Ｅ型ＦＥＴ１１の破壊を防ぐことができる効果を奏する。
【００２５】
即ち、この実施の形態１によれば、保護回路１３が、ＲＦ信号の速度よりも速度が遅い機械的なスイッチなどを用いておらず、ＲＦ信号の信号周期と同等あるいはＲＦ信号の信号周期よりも速く動作する部品として、ダイオード３２及びＦＥＴ２３を用いている。これにより、保護回路１３は、電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、直ちに、電位差Ｖ１を下げる動作を開始するため、増幅対象の信号がＲＦ信号である場合でも、Ｅ型ＦＥＴ１１の破壊を防ぐことができる。
なお、図１の高周波増幅器の全てを１つの集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）上に形成することで、小型で故障に強い高周波増幅器を実現することができる。
また、第１のトランジスタとして、低耐圧なＥ型ＦＥＴ１１を使用し、第２のトランジスタとして、高耐圧なＤ型ＦＥＴ１２を使用しているので、破壊され難い安全な高周波増幅器を得ることができる。
【００２６】
この実施の形態１では、駆動信号出力回路１５がダイオード３２を備えている例を示したが、図３に示すように、駆動信号出力回路１５がダイオード３２の代わりに、比較器３６を備えるようにしてもよい。
図３はこの発明の実施の形態１による他の高周波増幅器を示す構成図である。図３において、図１と同一符号は同一または相当部分を示している。
駆動信号出力回路１５が比較器３６を備える場合、比較器３６が、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧と、電圧入力端子３５から入力される比較電圧Ｖｃとを比較するようにする。比較電圧Ｖｃは、閾値電圧Ｖｔｈよりも抵抗３１における電圧降下量だけ低い電圧に相当する。
そして、比較器３６は、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧が比較電圧Ｖｃ以下の状況下では、駆動信号をＦＥＴ２３のゲート端子に出力しない。
比較器３６は、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧が比較電圧Ｖｃよりも大きくなると、駆動信号をＦＥＴ２３のゲート端子に出力するようにする。
図３の例では、駆動信号出力回路１５が比較器３６を備えているが、比較器３６の代わりに、オペアンプを用いるようにしてもよい。比較器３６の代わりにオペアンプを用いる場合の構成図は、図３と同様である。
比較器３６の代わりに、オペアンプを用いる場合でも、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧が比較電圧Ｖｃよりも大きいときにだけ、駆動信号をＦＥＴ２３のゲート端子に出力するようにすることができる。
【００２７】
この実施の形態１では、駆動信号出力回路１５がダイオード３２を備えている例を示したが、図４に示すように、駆動信号出力回路１５がダイオード３２を実装しないようにしてもよい。
図４はこの発明の実施の形態１による他の高周波増幅器を示す構成図である。図４において、図１と同一符号は同一または相当部分を示している。
駆動信号出力回路１５がダイオード３２を実装しない場合、電位差Ｖ１が抵抗３１と抵抗３４で分圧され、分圧された抵抗３４の両端電圧がＦＥＴ２３のスレッショルド電圧Ｖｔｈ，２３よりも大きくなると、Ｅ型ＦＥＴ１１のゲート端子におけるゲート電圧が上昇するように動作する。
これにより、電位差Ｖ１が低下するため、Ｅ型ＦＥＴ１１の破壊を防ぐことができる。
【００２８】
この実施の形態１では、電源回路１４がＦＥＴ２３を備えている例を示したが、図５に示すように、電源回路１４がＦＥＴ２３を実装しないようにしてもよい。
図５はこの発明の実施の形態１による他の高周波増幅器を示す構成図である。図５において、図１と同一符号は同一または相当部分を示している。
電源回路１４がＦＥＴ２３を実装しない場合、電位差Ｖ１が上昇して、駆動信号出力回路１５から駆動信号が出力されると、駆動信号出力回路１５から出力された駆動信号が抵抗２４，２５に流れるようになる。
そのため、抵抗２４と抵抗２５の間の電位が高くなり、Ｅ型ＦＥＴ１１のゲート端子におけるゲート電圧が上昇するように動作する。
これにより、電位差Ｖ１が低下するため、Ｅ型ＦＥＴ１１の破壊を防ぐことができる。
【００２９】
実施の形態２．
上記実施の形態１では、高周波増幅器が、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、Ｅ型ＦＥＴ１１のゲート端子に印加する電圧を上げる電源回路１４を備えている例を示している。
この実施の形態２では、高周波増幅器が、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、Ｄ型ＦＥＴ１２のゲート端子に印加する電圧を下げる電源回路５０を備えている例を説明する。
【００３０】
図６はこの発明の実施の形態２の高周波増幅器を示す構成図である。図６において、図１と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態２では、上記実施の形態１と同様に、第１のトランジスタがＥ型ＦＥＴ１１である例を説明するが、これに限るものではなく、例えば、第１のトランジスタがＢＪＴであってもよい。
また、この実施の形態２では、上記実施の形態１と同様に、第２のトランジスタがＤ型ＦＥＴ１２である例を説明するが、これに限るものではなく、例えば、第２のトランジスタがＢＪＴであってもよい。
【００３１】
抵抗２６は一端が電源端子２１と接続され、他端がＥ型ＦＥＴ１１のゲート端子と接続されている。
この実施の形態２では、保護回路１３は、電源回路５０及び駆動信号出力回路１５を備えている。
電源回路５０は、電源端子４１、抵抗４２、抵抗４３、コンデンサ４４、抵抗５１、ＦＥＴ５２及び抵抗５３を備えている。
電源回路５０はＤ型ＦＥＴ１２のゲート端子に電圧を印加する回路であり、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、Ｄ型ＦＥＴ１２のゲート端子に印加する電圧を下げるように動作する。
【００３２】
抵抗５１は一端が抵抗４２の他端と接続されている第２の抵抗である。
ＦＥＴ５２はドレイン端子が抵抗５１の他端と接続され、ゲート端子が駆動信号出力回路１５の他端と接続されている第３のトランジスタである。
この実施の形態２では、第３のトランジスタがＦＥＴ５２である例を示しているが、これに限るものではなく、例えば、第３のトランジスタがＢＪＴであってもよい。
第３のトランジスタがＢＪＴである場合、ＢＪＴのコレクタ端子が抵抗５１の他端と接続され、ベース端子が駆動信号出力回路１５の他端と接続される。
抵抗５３は一端がＦＥＴ２３のソース端子と接続され、他端がグランドと接続されている第３の抵抗である。
この実施の形態２では、抵抗４２が第１の抵抗、抵抗４３が第４の抵抗である。
【００３３】
次に動作について説明する。
駆動信号出力回路１５は、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が、抵抗３１，３４及びダイオード３２によって決定される閾値電圧Ｖｔｈ以下の状況下では、ダイオード３２のアノード端子とカソード端子間が導通されないため、駆動信号をＦＥＴ５２のゲート端子に出力しない。
即ち、駆動信号出力回路１５のダイオード３２は、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１，３４における電圧降下量を差し引いた電圧がダイオード３２の順方向降下電圧Ｖｔｈ，Ｄ以下の状況下では、アノード端子とカソード端子間が導通されないため、カソード端子から駆動信号をＦＥＴ５２のゲート端子に出力しない。
【００３４】
駆動信号出力回路１５は、電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、ダイオード３２のアノード端子とカソード端子間が導通されるため、駆動信号をＦＥＴ５２のゲート端子に出力する。
即ち、駆動信号出力回路１５のダイオード３２は、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１，３４における電圧降下量を差し引いた電圧がダイオード３２の順方向降下電圧Ｖｔｈ，Ｄよりも大きくなると、アノード端子とカソード端子間が導通されるため、カソード端子から駆動信号をＦＥＴ５２のゲート端子に出力する。
【００３５】
電源回路５０のＦＥＴ５２は、駆動信号出力回路１５のダイオード３２から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
ＦＥＴ５２のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗４２での電圧降下が大きくなり、Ｄ型ＦＥＴ１２のゲート端子におけるゲート電圧が低下する。
このとき、Ｄ型ＦＥＴ１２のドレイン端子からＲＦ出力端子２側を見込んだ負荷インピーダンスは変わらないため、Ｄ型ＦＥＴ１２のＩＶ特性によって、Ｄ型ＦＥＴ１２のドレイン電圧が増加して、ドレイン電流が減少する。
図７はＤ型ＦＥＴ１２のＩＶ特性を示す説明図である。
図７では、Ｄ型ＦＥＴ１２のＩＶ特性として、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間の電圧と、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間を流れる電流との対応関係を示している。
即ち、図７では、Ｄ型ＦＥＴ１２のゲート端子に印加される電圧が低下すると、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間の電圧が増加して、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間を流れる電流が減少することを示している。
【００３６】
Ｄ型ＦＥＴ１２のドレイン電圧が増加して、ドレイン電流が減少すると、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が低下する。
したがって、抵抗３１，３４及びダイオード３２によって閾値電圧Ｖｔｈを適正な値に決定することで、Ｅ型ＦＥＴ１１に印加される電圧である電位差Ｖ１の最大値を低減することが可能である。
【００３７】
以上で明らかなように、この実施の形態２によれば、保護回路１３が、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、電位差Ｖ１を下げる動作を開始して、電位差Ｖ１を閾値電圧Ｖｔｈよりも小さくするように構成したので、増幅対象の信号がＲＦ信号である場合でも、Ｅ型ＦＥＴ１１の破壊を防ぐことができる効果を奏する。
【００３８】
この実施の形態２では、駆動信号出力回路１５がダイオード３２を備えている例を示したが、図８に示すように、駆動信号出力回路１５がダイオード３２の代わりに、比較器３６を備えるようにしてもよい。
図８はこの発明の実施の形態２による他の高周波増幅器を示す構成図である。図８において、図６と同一符号は同一または相当部分を示している。
駆動信号出力回路１５が比較器３６を備える場合、比較器３６が、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧と、電圧入力端子３５から入力される比較電圧Ｖｃとを比較するようにする。
そして、比較器３６は、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧が比較電圧Ｖｃ以下の状況下では、駆動信号をＦＥＴ５２のゲート端子に出力しない。
比較器３６は、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧が比較電圧Ｖｃよりも大きくなると、駆動信号をＦＥＴ５２のゲート端子に出力するようにする。
図８の例では、駆動信号出力回路１５が比較器３６を備えているが、比較器３６の代わりに、オペアンプを用いるようにしてもよい。比較器３６の代わりにオペアンプを用いる場合の構成図は、図８と同様である。
比較器３６の代わりに、オペアンプを用いる場合でも、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧が比較電圧Ｖｃよりも大きいときにだけ、駆動信号をＦＥＴ５２のゲート端子に出力するようにすることができる。
【００３９】
この実施の形態２では、駆動信号出力回路１５がダイオード３２を備えている例を示したが、図９に示すように、駆動信号出力回路１５がダイオード３２を実装しないようにしてもよい。
図９はこの発明の実施の形態２による他の高周波増幅器を示す構成図である。図９において、図６と同一符号は同一または相当部分を示している。
駆動信号出力回路１５がダイオード３２を実装しない場合、電位差Ｖ１から抵抗３１，５３における電圧降下量を差し引いた電位が、ＦＥＴ５２のスレッショルド電圧Ｖｔｈ，５２よりも大きくなると、Ｄ型ＦＥＴ１２のゲート端子におけるゲート電圧が低下するように動作する。
これにより、電位差Ｖ１が低下するため、Ｅ型ＦＥＴ１１の破壊を防ぐことができる。
【００４０】
実施の形態３．
この実施の形態３では、電源回路６０がバラクタダイオード６９を備えている例を説明する。
図１０はこの発明の実施の形態３の高周波増幅器を示す構成図である。図１０において、図１と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態３では、上記実施の形態１，２と同様に、第１のトランジスタがＥ型ＦＥＴ１１である例を説明するが、これに限るものではなく、例えば、第１のトランジスタがＢＪＴであってもよい。
また、この実施の形態３では、上記実施の形態１，２と同様に、第２のトランジスタがＤ型ＦＥＴ１２である例を説明するが、これに限るものではなく、例えば、第２のトランジスタがＢＪＴであってもよい。
【００４１】
この実施の形態３では、保護回路１３は、電源回路６０及び駆動信号出力回路１５を備えている。
電源回路６０は、電源端子６１、抵抗６２、ＦＥＴ６３、抵抗６４〜６７、コンデンサ６８及びバラクタダイオード６９を備えている。
電源回路６０はＤ型ＦＥＴ１２のゲート端子に電圧を印加する回路であり、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、Ｄ型ＦＥＴ１２のゲート端子に印加する電圧を下げるように動作する。
【００４２】
電源端子６１は固定の電圧Ｖｇ２が印加される端子である。
抵抗６２は一端が電源端子６１と接続されている第１の抵抗である。
ＦＥＴ６３はドレイン端子が抵抗６２の他端と接続され、ゲート端子が駆動信号出力回路１５の他端と接続されている第３のトランジスタである。
この実施の形態３では、第３のトランジスタがＦＥＴ６３である例を示しているが、これに限るものではなく、例えば、第３のトランジスタがＢＪＴであってもよい。
第３のトランジスタがＢＪＴである場合、ＢＪＴのコレクタ端子が抵抗６２の他端と接続され、ベース端子が駆動信号出力回路１５の他端と接続される。
【００４３】
抵抗６４は一端がＦＥＴ６３のソース端子と接続されている第２の抵抗である。
抵抗６５は一端が抵抗６４の他端と接続され、他端がグランドと接続されている第３の抵抗である。
抵抗６６は一端が電源端子６１と接続されている第４の抵抗である。
抵抗６７は一端が抵抗６６の他端と接続され、他端がＤ型ＦＥＴ１２のゲート端子と接続されている第５の抵抗である。
コンデンサ６８は一端が抵抗６６の他端と接続され、他端が抵抗６４の他端と抵抗６５の一端との間に接続されている。
バラクタダイオード６９はアノード端子がグランドと接続され、カソード端子がコンデンサ６８の他端と接続されている。
図１０では、抵抗６７における両端の電位差と、コンデンサ６８における両端の電位差と、バラクタダイオード６９における両端の電位差と、Ｄ型ＦＥＴ１２のゲート端子とソース端子との間の電位差とが足し合された電位差がＶ２で表されている。
【００４４】
次に動作について説明する。
電源回路６０のＦＥＴ６３は、駆動信号出力回路１５のダイオード３２から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
ＦＥＴ６３のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗６４と抵抗６５との間の電位が上昇し、バラクタダイオード６９における両端の電位差が大きくなる。
【００４５】
図１１はバラクタダイオード６９における両端の電位差と容量の関係を示す説明図である。
バラクタダイオード６９は、両端の電位差と容量の関係が、図１１に示すような関係であるため、両端の電位差が大きくなると、容量が減少する。
バラクタダイオード６９の容量が減少すると、高周波でのバラクタダイオード６９における両端の電位差が更に大きくなり、Ｄ型ＦＥＴ１２のゲート端子におけるゲート電圧が低下する。
このとき、Ｄ型ＦＥＴ１２のドレイン端子からＲＦ出力端子２側を見込んだ負荷インピーダンスは変わらないため、図７に示すようなＤ型ＦＥＴ１２のＩＶ特性によって、Ｄ型ＦＥＴ１２のドレイン電圧が増加し、ＦＥＴ１２のドレイン電流が減少する。
【００４６】
Ｄ型ＦＥＴ１２のドレイン電圧が増加して、ドレイン電流が減少すると、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が低下する。
したがって、抵抗３１，３４及びダイオード３２によって閾値電圧Ｖｔｈを適正な値に決定することで、Ｅ型ＦＥＴ１１に印加される電圧である電位差Ｖ１の最大値を低減することが可能である。
これにより、この実施の形態３によれば、上記実施の形態１，２と同様に、増幅対象の信号がＲＦ信号である場合でも、Ｅ型ＦＥＴ１１の破壊を防ぐことができる効果を奏する。
【００４７】
この実施の形態３では、駆動信号出力回路１５がダイオード３２を備えている例を示したが、上記実施の形態１，２と同様に、駆動信号出力回路１５がダイオード３２の代わりに、比較器３６を備えるようにしてもよい。
図１２はこの発明の実施の形態３による他の高周波増幅器を示す構成図である。図１２において、図１０と同一符号は同一または相当部分を示している。
図１２の例では、駆動信号出力回路１５が比較器３６を備えているが、比較器３６の代わりに、オペアンプを用いるようにしてもよい。比較器３６の代わりにオペアンプを用いる場合の構成図は、図１２と同様である。
ダイオード３２の代わりに、比較器３６又はオペアンプを用いる場合でも、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧が比較電圧Ｖｃよりも大きいときにだけ、駆動信号をＦＥＴ５２のゲート端子に出力するようにすることができる。
【００４８】
この実施の形態３では、駆動信号出力回路１５がダイオード３２を備えている例を示したが、上記実施の形態１と同様に、駆動信号出力回路１５がダイオード３２を実装しないようにしてもよい。
図１３はこの発明の実施の形態３による他の高周波増幅器を示す構成図である。図１３において、図１０と同一符号は同一または相当部分を示している。
駆動信号出力回路１５がダイオード３２を実装しない場合、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１，６４，６５における電圧降下量を差し引いた電位が、ＦＥＴ６３のスレッショルド電圧Ｖｔｈ，６３よりも大きくなると、Ｄ型ＦＥＴ１２のゲート端子におけるゲート電圧が低下するように動作する。
【００４９】
この実施の形態３では、電源回路６０がＦＥＴ６３を備えている例を示したが、図１４に示すように、電源回路６０がＦＥＴ６３を実装しないようにしてもよい。
図１４はこの発明の実施の形態３による他の高周波増幅器を示す構成図である。図１４において、図１０と同一符号は同一または相当部分を示している。
電源回路６０がＦＥＴ６３を実装しない場合、電位差Ｖ１が上昇して、駆動信号出力回路１５から駆動信号が出力されると、駆動信号出力回路１５から出力された駆動信号が抵抗６４，６５に流れるようになる。
そのため、抵抗６４と抵抗６５の間の電位が高くなり、Ｄ型ＦＥＴ１２のゲート端子におけるゲート電圧が低下するように動作する。
【００５０】
実施の形態４．
この実施の形態４では、電源回路７０がＦＥＴ７２を備えている例を説明する。
図１５はこの発明の実施の形態４の高周波増幅器を示す構成図である。図１５において、図１０と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態４では、上記実施の形態１〜３と同様に、第１のトランジスタがＥ型ＦＥＴ１１である例を説明するが、これに限るものではなく、例えば、第１のトランジスタがＢＪＴであってもよい。
また、この実施の形態４では、上記実施の形態１〜３と同様に、第２のトランジスタがＤ型ＦＥＴ１２である例を説明するが、これに限るものではなく、例えば、第２のトランジスタがＢＪＴであってもよい。
【００５１】
この実施の形態４では、保護回路１３は、電源回路７０及び駆動信号出力回路１５を備えている。
電源回路７０は、電源端子６１、抵抗６２，７１、ＦＥＴ６３、抵抗６５，６６、コンデンサ６８及びＦＥＴ７２を備えている。
電源回路７０はＤ型ＦＥＴ１２のゲート端子に電圧を印加する回路であり、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、Ｄ型ＦＥＴ１２のゲート端子に印加する電圧を下げるように動作する。
【００５２】
抵抗７１は一端が抵抗６２の他端と接続され、他端がＦＥＴ６３のドレイン端子と接続されている第２の抵抗である。
ＦＥＴ７２はドレイン端子がコンデンサ６８の他端と接続され、ゲート端子が抵抗６２の他端と接続され、ソース端子がグランドと接続されている第４のトランジスタである。
この実施の形態４では、第４のトランジスタがＦＥＴ７２である例を示しているが、これに限るものではなく、例えば、第４のトランジスタがＢＪＴであってもよい。
第４のトランジスタがＢＪＴである場合、ＢＪＴのコレクタ端子がコンデンサ６８の他端と接続され、ベース端子が抵抗６２の他端と接続され、ソース端子がグランドと接続される。
【００５３】
次に動作について説明する。
電源回路６０のＦＥＴ６３は、駆動信号出力回路１５のダイオード３２から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
ＦＥＴ６３のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗６２での電圧降下が大きくなり、ＦＥＴ７２におけるゲート端子のゲート電圧が低下する。
図１６はＦＥＴ７２におけるゲート端子のゲート電圧と、ドレイン端子とソース端子間の抵抗値との対応関係を示す説明図である。
ＦＥＴ７２は、ゲート端子のゲート電圧と抵抗値の関係が、図１１に示すような関係であるため、ゲート端子のゲート電圧が低下すると、ドレイン端子とソース端子との間の抵抗値が大きくなる。
【００５４】
ＦＥＴ７２におけるドレイン端子とソース端子との間の抵抗値が大きくなると、高周波でのＦＥＴ７２におけるドレイン端子とソース端子との間の電位差が大きくなり、Ｄ型ＦＥＴ１２のゲート端子におけるゲート電圧が低下する。
このとき、Ｄ型ＦＥＴ１２のドレイン端子からＲＦ出力端子２側を見込んだ負荷インピーダンスは変わらないため、図７に示すようなＤ型ＦＥＴ１２のＩＶ特性によって、Ｄ型ＦＥＴ１２のドレイン電圧が増加し、ＦＥＴ１２のドレイン電流が減少する。
【００５５】
Ｄ型ＦＥＴ１２のドレイン電圧が増加して、ドレイン電流が減少すると、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が低下する。
したがって、抵抗３１，３４及びダイオード３２によって閾値電圧Ｖｔｈを適正な値に決定することで、Ｅ型ＦＥＴ１１に印加される電圧である電位差Ｖ１の最大値を低減することが可能である。
これにより、この実施の形態４によれば、上記実施の形態１〜３と同様に、増幅対象の信号がＲＦ信号である場合でも、Ｅ型ＦＥＴ１１の破壊を防ぐことができる効果を奏する。
【００５６】
この実施の形態４では、駆動信号出力回路１５がダイオード３２を備えている例を示したが、上記実施の形態１〜３と同様に、駆動信号出力回路１５がダイオード３２の代わりに、比較器３６を備えるようにしてもよい。
図１７はこの発明の実施の形態４による他の高周波増幅器を示す構成図である。図１７において、図１５と同一符号は同一または相当部分を示している。
図１７の例では、駆動信号出力回路１５が比較器３６を備えているが、比較器３６の代わりに、オペアンプを用いるようにしてもよい。比較器３６の代わりにオペアンプを用いる場合の構成図は、図１７と同様である。
ダイオード３２の代わりに、比較器３６又はオペアンプを用いる場合でも、Ｅ型ＦＥＴ１１のドレイン電圧から抵抗３１における電圧降下量を差し引いた電圧が比較電圧Ｖｃよりも大きいときにだけ、駆動信号をＦＥＴ６３のゲート端子に出力するようにすることができる。
【００５７】
この実施の形態４では、駆動信号出力回路１５がダイオード３２を備えている例を示したが、上記実施の形態１〜３と同様に、駆動信号出力回路１５がダイオード３２を実装しないようにしてもよい。
図１８はこの発明の実施の形態４による他の高周波増幅器を示す構成図である。図１８において、図１５と同一符号は同一または相当部分を示している。
駆動信号出力回路１５がダイオード３２を実装しない場合、Ｅ型ＦＥＴ１１のドレイン電圧からから抵抗３１，６５における電圧降下量を差し引いた電位が、ＦＥＴ６３のスレッショルド電圧Ｖｔｈ，６３よりも大きくなると、ＦＥＴ７２におけるドレイン端子とソース端子との間の抵抗値が大きくなり、Ｄ型ＦＥＴ１２のゲート端子におけるゲート電圧が低下する。
【００５８】
実施の形態５．
上記実施の形態１では、高周波増幅器が、Ｅ型ＦＥＴ１１のゲート端子に電圧を印加する電源回路１４を備えている例を示している。
この実施の形態５では、高周波増幅器が、Ｅ型ＦＥＴ１１のドレイン端子とＤ型ＦＥＴ１２のドレイン端子との間のインピーダンスを調整するインピーダンス調整回路８０を備えている例を示している。
【００５９】
図１９はこの発明の実施の形態５の高周波増幅器を示す構成図である。図１９において、図１と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態５では、上記実施の形態１と同様に、第１のトランジスタがＥ型ＦＥＴ１１である例を説明するが、これに限るものではなく、例えば、第１のトランジスタがＢＪＴであってもよい。
また、この実施の形態５では、上記実施の形態１と同様に、第２のトランジスタがＤ型ＦＥＴ１２である例を説明するが、これに限るものではなく、例えば、第２のトランジスタがＢＪＴであってもよい。
【００６０】
インピーダンス調整回路８０はＥ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、Ｅ型ＦＥＴ１１のドレイン端子とＤ型ＦＥＴ１２のドレイン端子との間のインピーダンスを上げる回路である。
電源端子８１は固定の電圧Ｖｃａｐが印加される端子である。
抵抗８２は一端が電源端子８１と接続されている。
ＦＥＴ８３はドレイン端子が抵抗８２の他端と接続され、ゲート端子が駆動信号出力回路１５の他端と接続されている。
この実施の形態５では、インピーダンス調整回路８０がＦＥＴ８３を備えている例を示しているが、これに限るものではなく、例えば、インピーダンス調整回路８０がＢＪＴを備えているものであってもよい。
インピーダンス調整回路８０がＢＪＴを備える場合、ＢＪＴのコレクタ端子が抵抗８２の他端と接続され、ベース端子が駆動信号出力回路１５の他端と接続される。
抵抗８４は一端がＦＥＴ８３のソース端子と接続されている。
抵抗８５は一端が抵抗８４の他端と接続され、他端がグランドと接続されている。
【００６１】
抵抗８６は一端がＥ型ＦＥＴ１１のドレイン端子と接続されている第１の抵抗である。
コンデンサ８７は一端が抵抗８６の他端と接続されている第１のコンデンサである。
コンデンサ８８は一端がＤ型ＦＥＴ１２のドレイン端子と接続されている第２のコンデンサである。
バラクタダイオード８９はアノード端子がコンデンサ８７の他端と接続され、カソード端子がコンデンサ８８の他端と接続されており、駆動信号出力回路１５から駆動信号が出力されると、容量が減少する。
抵抗９０はバラクタダイオード８９のアノード端子とグランドの間に接続されている。
抵抗９１は一端が抵抗８４と抵抗８５の間に接続され、他端がバラクタダイオード８９のカソード端子と接続されている。
【００６２】
次に動作について説明する。
インピーダンス調整回路８０のＦＥＴ８３は、駆動信号出力回路１５のダイオード３２から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
ＦＥＴ８３のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗８４と抵抗８５との間の電位が上昇し、バラクタダイオード８９における両端の電位差が大きくなる。
【００６３】
バラクタダイオード８９は、両端の電位差と容量の関係が、図１１に示すような関係であるため、両端の電位差が大きくなると、容量が減少する。
バラクタダイオード８９の容量が減少すると、コンデンサ８７，８８、抵抗８６，９０，９１及びバラクタダイオード８９から構成されるＤ型ＦＥＴ１２の帰還経路のインピーダンスが上昇する。Ｄ型ＦＥＴ１２から見ると負荷インピーダンスが上昇する。
ここで、図２０はＤ型ＦＥＴ１２のＩＶ特性を示す説明図である。
図２０では、Ｄ型ＦＥＴ１２のＩＶ特性として、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間の電圧と、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間を流れる電流との対応関係を示している。
即ち、図２０では、負荷インピーダンスが上昇すると、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間の電圧が増加して、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間を流れる電流が減少することを示している。
【００６４】
負荷インピーダンスが上昇すると、図２０に示すように、Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間を流れる電流が減少する。
Ｄ型ＦＥＴ１２におけるドレイン端子とソース端子との間の電圧が増加すると、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が低下する。
したがって、抵抗３１，３４及びダイオード３２によって閾値電圧Ｖｔｈを適正な値に決定することで、Ｅ型ＦＥＴ１１に印加される電圧である電位差Ｖ１の最大値を低減することが可能である。
これにより、この実施の形態５によれば、上記実施の形態１〜４と同様に、増幅対象の信号がＲＦ信号である場合でも、Ｅ型ＦＥＴ１１の破壊を防ぐことができる効果を奏する。
【００６５】
実施の形態６．
上記実施の形態５では、高周波増幅器が、Ｅ型ＦＥＴ１１のドレイン端子とＤ型ＦＥＴ１２のドレイン端子との間のインピーダンスを調整するインピーダンス調整回路８０を備えている例を示している。
この実施の形態６では、高周波増幅器が、Ｅ型ＦＥＴ１１のドレイン端子とＥ型ＦＥＴ１１のゲート端子との間のインピーダンスを調整するインピーダンス調整回路１００を備えている例を示している。
【００６６】
図２１はこの発明の実施の形態６の高周波増幅器を示す構成図である。図２１において、図１と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態６では、上記実施の形態１と同様に、第１のトランジスタがＥ型ＦＥＴ１１である例を説明するが、これに限るものではなく、例えば、第１のトランジスタがＢＪＴであってもよい。
また、この実施の形態６では、上記実施の形態１と同様に、第２のトランジスタがＤ型ＦＥＴ１２である例を説明するが、これに限るものではなく、例えば、第２のトランジスタがＢＪＴであってもよい。
【００６７】
インピーダンス調整回路１００はＥ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が閾値電圧Ｖｔｈよりも大きくなると、Ｅ型ＦＥＴ１１のドレイン端子とＥ型ＦＥＴ１１のゲート端子との間のインピーダンスを下げる回路である。
電源端子１０１は固定の電圧Ｖｃａｐが印加される端子である。
抵抗１０２は一端が電源端子１０１と接続されている。
抵抗１０３は一端が抵抗１０２の他端と接続されている。
ＦＥＴ１０４はドレイン端子が抵抗１０３の他端と接続され、ゲート端子が駆動信号出力回路１５の他端と接続されている。
この実施の形態６では、インピーダンス調整回路１００がＦＥＴ１０４を備えている例を示しているが、これに限るものではなく、例えば、インピーダンス調整回路１００がＢＪＴを備えているものであってもよい。
インピーダンス調整回路１００がＢＪＴを備える場合、ＢＪＴのコレクタ端子が抵抗１０３の他端と接続され、ベース端子が駆動信号出力回路１５の他端と接続される。
抵抗１０５は一端がＦＥＴ１０４のソース端子と接続され、他端がグランドと接続されている。
【００６８】
抵抗１０６はＥ型ＦＥＴ１１のゲート端子と接続されている第１の抵抗である。
コンデンサ１０７は一端が抵抗１０６の他端と接続されている第１のコンデンサである。
コンデンサ１０８は一端がＥ型ＦＥＴ１１のドレイン端子と接続されている第２のコンデンサである。
バラクタダイオード１０９はアノード端子がコンデンサ１０７の他端と接続され、カソード端子がコンデンサ１０８の他端と接続されており、駆動信号出力回路１５から駆動信号が出力されると、容量が増加する。
抵抗１１０はバラクタダイオード１０９のアノード端子とグランドの間に接続されている。
抵抗１１１は一端が抵抗１０２と抵抗１０３の間に接続され、他端がバラクタダイオード１０９のカソード端子と接続されている。
【００６９】
次に動作について説明する。
インピーダンス調整回路１００のＦＥＴ１０４は、駆動信号出力回路１５のダイオード３２から駆動信号が出力されると、ゲート端子の電位が上昇して、ドレイン端子とソース端子との間を流れる電流が増加する。
ＦＥＴ１０４のドレイン端子とソース端子との間を流れる電流が増加することで、抵抗１０２での電圧降下が大きくなり、バラクタダイオード１０９における両端の電位差が小さくなる。
【００７０】
バラクタダイオード１０９は、両端の電位差と容量の関係が、図１１に示すような関係であるため、両端の電位差が小さくなると、容量が増加する。
バラクタダイオード８９の容量が増加すると、コンデンサ１０７，１０８、抵抗１０６，１１０，１１１及びバラクタダイオード１０９から構成されるＥ型ＦＥＴ１１の帰還経路のインピーダンスが低下する。Ｅ型ＦＥＴ１１から見ると負荷インピーダンスが低下する。
ここで、図２２はＥ型ＦＥＴ１１のＩＶ特性を示す説明図である。
図２２では、Ｅ型ＦＥＴ１１のＩＶ特性として、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間の電圧と、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間を流れる電流との対応関係を示している。
即ち、図２２では、負荷インピーダンスが低下すると、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間の電圧が減少して、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間を流れる電流が増加することを示している。
【００７１】
負荷インピーダンスが低下すると、図２２に示すように、Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間の電圧が減少する。
Ｅ型ＦＥＴ１１におけるドレイン端子とソース端子との間の電圧が減少すると、Ｅ型ＦＥＴ１１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差Ｖ１が低下する。
したがって、抵抗３１，３４及びダイオード３２によって閾値電圧Ｖｔｈを適正な値に決定することで、Ｅ型ＦＥＴ１１に印加される電圧である電位差Ｖ１の最大値を低減することが可能である。
これにより、この実施の形態６によれば、上記実施の形態１〜５と同様に、増幅対象の信号がＲＦ信号である場合でも、Ｅ型ＦＥＴ１１の破壊を防ぐことができる効果を奏する。
【００７２】
実施の形態７．
上記実施の形態１〜６では、高周波増幅器がＥ型ＦＥＴ１１を備えている例を示している。
この実施の形態７では、高周波増幅器がリセスゲート構造の窒化ガリウム高電子移動度トランジスタを備えている例を説明する。
【００７３】
図２３はこの発明の実施の形態７による高周波増幅器を示す構成図である。図２３において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ＧａＮＨＥＭＴ１２１はリセスゲート構造の窒化ガリウム高電子移動度トランジスタである。
ＧａＮＨＥＭＴ１２１はゲート端子がＲＦ入力端子１と接続され、ソース端子が接地されている。
【００７４】
次に動作について説明する。
図２３の例では、ＧａＮＨＥＭＴ１２１のソース端子とＤ型ＦＥＴ１２のソース端子との間の電位差がＶ１である。
カスコード構造の高周波増幅器では、ＲＦ入力端子１と接続されるトランジスタの入力容量が動作周波数の高周波化を決めるパラメータとなる。
このため、この実施の形態７では、ＲＦ入力端子１と接続されるトランジスタとして、高速な動作が可能なＧａＮＨＥＭＴ１２１を用いている。
ＲＦ入力端子１と接続されるトランジスタとして、ＧａＮＨＥＭＴ１２１を用いることで、正電圧での制御が可能になり、かつ、高周波動作が可能となる。
また、ＧａＮＨＥＭＴ１２１は、例えば、Ｅ型ＦＥＴと比べて、広いバンドギャップを持っているため、ＲＦ入力端子１と接続されるトランジスタの故障の可能性を低減することができる。
【００７５】
この実施の形態７では、ＧａＮＨＥＭＴ１２１とＤ型ＦＥＴ１２が同一チップ上に配置されている。
図２４は同一チップ上に配置されているＧａＮＨＥＭＴ１２１及びＤ型ＦＥＴ１２を示す構成図である。
図２４において、１３１はＧａＮＨＥＭＴ１２１のソースパッド、１３２はＧａＮＨＥＭＴ１２１のゲートパッド、１３３はＧａＮＨＥＭＴ１２１のゲートフィンガ、１３４はＧａＮＨＥＭＴ１２１のソースフィンガである。
１４１はＤ型ＦＥＴ１２のゲートフィンガ、１４２はＤ型ＦＥＴ１２のドレインフィンガ、１４３はＤ型ＦＥＴ１２のゲートパッドである。
１５０はＧａＮＨＥＭＴ１２１のドレインフィンガとＤ型ＦＥＴ１２のソースフィンガとを兼ねているフィンガである。
図２４の例では、ＧａＮＨＥＭＴ１２１のドレインフィンガと、Ｄ型ＦＥＴ１２のソースフィンガとが同じフィンガ１５０を共用している。このため、高周波増幅器の小型化を図ることができる。
【００７６】
この実施の形態７では、高周波増幅器がＤ型ＦＥＴ１２を備えている例を示しているが、Ｄ型ＦＥＴ１２の代わりに、通常のＧａＮＨＥＭＴ又はＳｉＣＦＥＴ（炭化ケイ素電界効果トランジスタ）を用いるようにしてもよい。通常のＧａＮＨＥＭＴは、リセスゲート構造のＧａＮＨＥＭＴではないＧａＮＨＥＭＴを意味する。
Ｄ型ＦＥＴ１２の代わりに、通常のＧａＮＨＥＭＴ又はＳｉＣＦＥＴを用いる場合でも、図２４のように、通常のＧａＮＨＥＭＴ又はＳｉＣＦＥＴと、ＧａＮＨＥＭＴ１２１とを同一チップ上に配置することができる。
【００７７】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００７８】
この発明は、第１のトランジスタと第２のトランジスタを備える高周波増幅器に適している。
【符号の説明】
【００７９】
１  ＲＦ入力端子、２  ＲＦ出力端子、１１  Ｅ型ＦＥＴ（第１のトランジスタ）、１２  Ｄ型ＦＥＴ（第２のトランジスタ）、１３  保護回路、１４  電源回路、１５  駆動信号出力回路、２１  電源端子、２２  抵抗（第１の抵抗）、２３  ＦＥＴ（第３のトランジスタ）、２４  抵抗（第２の抵抗）、２５  抵抗（第３の抵抗）、２６  抵抗、３１  抵抗、３２  ダイオード、３３  コンデンサ、３４  抵抗、３５  電圧入力端子、３６  比較器、４１  電源端子、４２  抵抗（第１の抵抗）、４３  抵抗（第４の抵抗）、４４  コンデンサ、５０  電源回路、５１  抵抗（第２の抵抗）、５２  ＦＥＴ（第３のトランジスタ）、５３  抵抗（第３の抵抗）、６０  電源回路、６１  電源端子、６２  抵抗（第１の抵抗）、６３  ＦＥＴ（第３のトランジスタ）、６４  抵抗（第２の抵抗）、６５  抵抗（第３の抵抗）、６６  抵抗（第４の抵抗）、６７  抵抗（第５の抵抗）、６８  コンデンサ、６９  バラクタダイオード、７０  電源回路、７１  抵抗（第２の抵抗）、７２  ＦＥＴ（第４のトランジスタ）、８０  インピーダンス調整回路、８１  電源端子、８２  抵抗、８３  ＦＥＴ、８４  抵抗、８５  抵抗、８６  抵抗、８７  コンデンサ（第１のコンデンサ）、８８  コンデンサ（第２のコンデンサ）、８９  バラクタダイオード、９０  抵抗、９１  抵抗、１００  インピーダンス調整回路、１０１  電源端子、１０２  抵抗、１０３  抵抗、１０４  ＦＥＴ、１０５  抵抗、１０６  抵抗（第１の抵抗）、１０７  コンデンサ（第１のコンデンサ）、１０８  コンデンサ（第２のコンデンサ）、１０９  バラクタダイオード、１１０  抵抗、１１１  抵抗、１２１  ＧａＮＨＥＭＴ（窒化ガリウム高電子移動度トランジスタ）、１３１  ＧａＮＨＥＭＴのソースパッド、１３２  ＧａＮＨＥＭＴのゲートパッド、１３３  ＧａＮＨＥＭＴのゲートフィンガ、１３４  ＧａＮＨＥＭＴのソースフィンガ、１４１  Ｄ型ＦＥＴのゲートフィンガ、１４２  Ｄ型ＦＥＴのドレインフィンガ、１４３  Ｄ型ＦＥＴのゲートパッド、１５０  ＧａＮＨＥＭＴのドレインフィンガとＤ型ＦＥＴのソースフィンガとを兼ねているフィンガ。
【図１】
0006641522.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0006641522.tif 000006
【図６】
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【図７】
0006641522.tif 000008
【図８】
0006641522.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0006641522.tif 000013
【図１３】
0006641522.tif 000014
【図１４】
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【図１５】
0006641522.tif 000016
【図１６】
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【図１７】
0006641522.tif 000018
【図１８】
0006641522.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
0006641522.tif 000023
【図２３】
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【図２４】
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