(57)【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板の第１の側に実装された第１のメモリパッケージと、
前記第１の側の反対側の前記回路基板の第２の側に実装された第２のメモリパッケージと、を備え、
前記第１のメモリパッケージは、
前記第１のメモリパッケージ内に含まれる第１の複数のメモリバンクを動作させる第１の電力端子及び第１の信号端子を含む第１の端子部と、
前記第１の複数のメモリバンクを動作させる第２の電力端子を含む第２の端子部と、を含み、
前記第２のメモリパッケージは、
前記第２のメモリパッケージ内に含まれる第２の複数のメモリバンクを動作させる第３の電力端子及び第２の信号端子を含む第３の端子部と、
前記第２の複数のメモリバンクを動作させる第４の電力端子を含む第４の端子部と、を含む、第２のメモリパッケージと、を備え、
前記回路基板は、前記第１の電力端子を前記第４の電力端子に電気的に接続し、前記第２の電力端子を前記第３の電力端子に電気的に接続する相互接続部を含み、
前記第１の端子部は、前記回路基板の前記第１の面上の第１のランディングパッド部に結合されており、
前記第２の端子部は、前記回路基板の前記第１の側面上の第２のランディングパッド部に結合されており、
前記第２のランディングパッド部は、電気機能性端子を含む前記第２の端子部よりも多くのランディングパッドを含み、
前記第３の端子部は、前記回路基板の前記第２の側の第３のランディングパッド部に結合されており、
第４の端子部は、前記回路基板の第２の側の第４のランディングパッド部に結合されている、メモリモジュール。
【請求項２】
前記第３のランディングパッド部は、前記第４のランディングパッド部よりも多くの電気機能性ランディングパッドを含む、
請求項１に記載のメモリモジュール。
【請求項３】
前記第２のランディングパッド部は、第２の信号パッド及び第２の電力パッドを含み、前記第３のランディングパッド部は、第３の信号パッド及び第３の電力パッドを含み、前記複数の相互接続部は、前記第２の信号パッドを前記第３の信号パッドと電気的に接続し、前記第２の電力パッドは、前記第３の電力パッドと電気的に接続される、
請求項１に記載のメモリモジュール。
【請求項４】
前記第２の信号パッドは、前記第１のメモリパッケージの前記第２の端子部とは動作可能に結合されていない、
請求項３に記載のメモリモジュール。
【請求項５】
少なくとも２個のランクに配置された複数のメモリバンクと、
前記複数のメモリバンクを動作させる第１の電力端子及び第１の信号端子を含む第１の端子部と、
前記複数のメモリバンクを動作させる第２の電力端子を含む第２の端子部と、を備え、
前記第１端子部は、前記第２端子部よりも多数の全電気機能性端子及び全信号端子を含む、
メモリパッケージ。
【請求項６】
前記第１の信号端子は、単一のチャネルを含む、
請求項５に記載のメモリパッケージ。
【請求項７】
前記複数のメモリバンクは、８ＧＢのメモリを含む、
請求項６に記載のメモリパッケージ。
【請求項８】
前記複数のメモリバンクは、ランク毎に２個の８Ｇｂのダイを有する８個の８Ｇｂのダイを含む、
請求項７に記載のメモリパッケージ。
【請求項９】
前記単一のチャネルは、１６ビットのチャネルである、
請求項８に記載のメモリパッケージ。
【請求項１０】
前記複数のメモリバンクは、１６ＧＢのメモリを含む、
請求項６に記載のメモリパッケージ。
【請求項１１】
前記複数のメモリバンクは、ランク毎に２個の１６Ｇｂのダイを有する８個の１６Ｇｂのダイを含む、
請求項１０に記載のメモリパッケージ。
【請求項１２】
前記複数のメモリバンクは、少なくとも４個のランクに配置される、
請求項６に記載のメモリパッケージ。
【請求項１３】
前記第２の端子部は、それぞれが前記第１の端子部には含まれないクロックイネーブル端子及びチップ選択端子を更に含む、
請求項１２に記載のメモリパッケージ。
【請求項１４】
第１のランディングパッド部及び第２のランディングパッド部を含む第１のパッケージランディング領域を含む第１の側と、
前記第１の側と反対側の第２の側であって、前記第２のランディングパッド部とは反対側の第３のランディングパッド部及び前記第１のランディングパッド部とは反対側の第４のランディングパッド部を含む第２のパッケージランディング領域を含む、第２の側と、
前記第１のランディングパッド部及び前記第４のランディングパッド部に収容された電力ランディングパッドを電気的に接続する第１の複数の相互接続部と、
前記第２のランディングパッド部及び前記第３のランディングパッド部内に収容された電力ランディングパッド及び信号ランディングパッドを電気的に接続する第２の複数の相互接続部と、を備え、
前記第２の複数の相互接続部は、前記第１の複数の相互接続部よりも大きい、
回路基板。
【請求項１５】
前記第４のランディングパッド部は、前記第１、第２、及び第３のランディングパッド部のそれぞれよりも少ない信号ランディングパッドを含む、
請求項１４に記載の回路基板。
【請求項１６】
前記第３のランディングパッドは、前記第１のランディングパッド部の実質的な鏡像である、
請求項１５に記載の回路基板。
【請求項１７】
回路基板と、メモリパッケージと、を備え、
前記回路基板は、
第１のランディングパッド部及び第２のランディングパッド部を含む第１のパッケージランディング領域を含む第１の側と、
前記第１の側と反対側の第２の側であって、前記第２のランディングパッド部とは反対側の第３のランディングパッド部及び前記第１のランディングパッド部とは反対側の第４のランディングパッド部を含む第２のパッケージランディング領域を含む第２の側と、
前記第１のランディングパッド部及び前記第４のランディングパッド部内に収容された電力ランディングパッドを電気的に接続する第１の複数の相互接続部と、
前記第２のランディングパッド部及び前記第３のランディングパッド部内に収容された電力ランディングパッド及び信号ランディングパッドを電気的に接続する第２の複数の相互接続部と、
を含み、
前記メモリパッケージは、２個のランク、前記第１のランディングパッド部に電気的に結合された第１のチャネル、及び前記第２のランディングパッド部に電気的に結合された第２のチャネルを含み、
パッケージは、前記第３のランディングパッド部及び前記第４のランディングパッド部には結合されていない、
メモリモジュール。
【請求項１８】
回路基板と、
前記回路基板の第１の側に実装された少なくとも４個の第１のパッケージであって、各第１のパッケージが別個の単一チャネル及び４個のランクを含む、少なくとも４個の第１のパッケージと、
前記少なくとも４個の第１のパッケージの正反対側の前記回路基板の第２の側に実装された少なくとも４個の第２のパッケージであって、各第２のパッケージが別個の単一チャネル及び４個のランクを含む、少なくとも４個の第２のパッケージと、を備え、
前記回路基板は、前記少なくとも４個の第１のパッケージを前記少なくとも４個の第２のパッケージに電気的に接続する４個のパッケージ領域の相互接続部を更に含み、前記パッケージ領域の相互接続部の各々が、
前記回路基板の前記第１の側の電力ランディングパッドを前記回路基板の前記第２の側のランディングパッドに電気的に接続する第１の複数の相互接続部と、
前記回路基板の前記第１の側の電力及び信号ランディングパッドを前記回路基板の前記第２の側の電力及び信号ランディングパッドに電気的に接続する第２の複数の相互接続部と、を含み、
前記第２の複数の相互接続部は、前記第１の複数の相互接続部よりも大きい、
メモリモジュール。
【請求項１９】
各第１のパッケージ及び各第２のパッケージは、８ＧＢのメモリを含む、
請求項１８に記載のメモリモジュール。
【請求項２０】
各第１のパッケージ及び各第２のパッケージは、ランク毎に２個の８Ｇｂのダイを有する８個の８Ｇｂのダイを含む、
請求項１９に記載のメモリモジュール。
【請求項２１】
各チャネルは、１６ビットを含む、
請求項２０に記載のメモリモジュール。
【請求項２２】
各第１のパッケージ及び各第２のパッケージは、１６ＧＢのメモリを含む、
請求項１８に記載のメモリモジュール。
【請求項２３】
各第１のパッケージ及び各第２のパッケージは、ランク毎に２個の１６Ｇｂのダイを有する８個の１６Ｇｂのダイを含む、
請求項２２に記載のメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載される実施形態は、メモリパッケージ及びモジュールに関する。
【０００２】
（関連出願の相互参照）
本出願は、２０１７年５月５日出願の米国仮特許出願第６２／５０２，５５４号から優先権の利益を主張し、その開示全体が参照により本明細書に組み込まれている。
【背景技術】
【０００３】
現在の市場では、携帯電話、パーソナルデジタルアシスタント（personal digital assistant、ＰＤＡ）、デジタルカメラ、携帯型プレーヤ、ゲーム、及び他のモバイル機器などの携帯型及びモバイルの電子装置に対する需要から、ますます小さくなる空間の中により多くの性能及び特徴を統合することが必要とされている。結果として、これらのデバイスを動作させるための必要とされるメモリの量は大幅に増加している。
【０００４】
アプリケーションによって使用される短期データを記憶するために広く採用されている１つのタイプのモバイルメモリは、低電力で２倍データ速度のランダムアクセスメモリ（ＬＰＤＤＲ  ＲＡＭ）である。ＬＰＤＤＲ  ＲＡＭの最新の世代は、ＬＰＤＤＲ３及びＬＰＤＤＲ４を含む。一般に、ＬＰＤＤＲ３標準パッケージは、単一の３２ビットチャネル及び２個のランクを含み得る一方、ＬＰＤＤＲ４標準パッケージは、２個の１６ビットチャネル及び２個のランクを含み得る。各チャネルが１６ビットであると、電力消費が低減され、ＬＰＤＤＲ３に対してＬＰＤＤＲ４における動作速度が増加する。現在では、ＬＰＤＤＲ  ＲＡＭは、４ギガバイト（ＧＢ）から３２ＧＢの範囲のメモリ密度に拡張できる。
【発明の概要】
【０００５】
メモリパッケージ、回路基板、及び回路基板によってサポートされるメモリの量を拡大するために利用され得るメモリモジュールが記載される。一実施形態では、メモリパッケージは、少なくとも２個のランクに配置された複数のメモリバンクと、複数のメモリバンクを動作させる第１の電力端子及び第１の信号端子を含む第１の端子部と、複数のメモリバンクを動作させる第２の電力端子を含む第２の端子部と、を含む。第１端子部は、第２端子部よりも多数の全電気機能性端子及び全信号端子を含み得る。
【０００６】
一実施形態では、回路基板は、第１のランディングパッド部及び第２のランディングパッド部を含む第１のパッケージランディング領域を含む第１の側と、第１の側とは反対側の第２の側を有する。第２の側は、第２のランディングパッド部と反対側の第３のランディングパッド部及び第１のランディングパッド部と反対側の第４のランディングパッド部とを含む第２のパッケージランディング領域を含む。第１の複数の相互接続部は、第１のランディングパッド領域及び第４のランディングパッド領域内に収容された電力ランディングパッドを電気的に接続し、第２の複数の相互接続部は、第２のランディングパッド領域及び第３のランディングパッド領域内に収容された電力ランディングパッド及び信号ランディングパッドを電気的に接続する。
【０００７】
一実施形態では、メモリモジュールは、回路基板と、回路基板の第１の側に実装された４個の第１のパッケージであって、各第１のパッケージが別個の単一チャネル及び４個のランクを含む４個の第１のパッケージと、４個の第１のパッケージとは正反対の回路基板の第２の側に実装された４個の第２のパッケージであって、各第２のパッケージが別個の単一チャネル及び４個のランクを含む、４個の第２のパッケージを含む。
【０００８】
一実施形態では、メモリモジュールは、回路基板と、回路基板の第１の側に実装された第１のメモリパッケージと、第１の側とは反対の回路基板の第２の側に実装された第２のメモリパッケージと、を含む。第１のメモリパッケージは、第１のメモリパッケージ内に収容された第１の複数のメモリバンクを動作させる第１の電力端子及び第１の信号端子を含む第１の端子部と、第１の複数のメモリバンクを動作させる第２の電力端子を含む第２の端子部と、を含む。第２のメモリパッケージは、第２のメモリパッケージ内に収容された第２の複数のメモリバンクを動作させる第３の電力端子及び第２の信号端子を含む第３の端子部と、第２の複数のメモリバンクを動作させる第４の電力端子を含む第４の端子部と、を含む。一実施形態では、回路基板は、第１の電力端子を第４の電力端子に電気的に接続し、第２の電力端子を第３の電力端子に電気的に接続する相互接続部を更に含む。
【０００９】
一実施形態では、メモリモジュールは、回路基板、及びメモリパッケージを含む。回路基板は、第１のランディングパッド部及び第２のランディングパッド部を含む第１のパッケージランディング領域を含む第１の側と、第１の側と反対側の第２の側とを含む。第２の側は、第２のランディングパッド部とは反対側の第３のランディングパッド部及び第１のランディングパッド部とは反対側の第４のランディングパッド部を含む第２のパッケージランディング領域を含む。更に、回路基板は、第１のランディングパッド部及び第４のランディングパッド部に収容された電力ランディングパッドを電気的に接続する第１の複数の相互接続部、及び第２のランディングパッド部及び第３のランディングパッド部内に収容された電力ランディングパッド及び信号ランディングパッドを電気的に接続する第２の複数の相互接続部を含む。一実施形態では、メモリパッケージは、第１及び第２のランディングパッド部上に実装され、メモリパッケージは、２個のランク、第１のランディングパッド部に電気的に結合された第１のチャネル、及び第２のランディングパッド部に電気的に結合された第２のチャネルを含む。
【図面の簡単な説明】
【００１０】
【図１】一実施形態に係る回路基板上に並列に配置された４個のメモリパッケージを含むメモリモジュールの概略側断面図である。
【図２】一実施形態に係る回路基板の両側に実装された複数のメモリパッケージを含むメモリモジュールの概略側断面図である。
【図３】一実施形態に係るメモリパッケージ内のダイレイアウトの概略図である。
【図４Ａ】実施形態に係るメモリパッケージ端子レイアウトの概略図である。
【図４Ｂ】実施形態に係るメモリパッケージ端子レイアウトの概略図である。
【図５】一実施形態に係る回路基板の拡大概略側断面図である。
【図６Ａ】一実施形態に係る回路基板の第１の側におけるパッケージ領域のランディングパッドレイアウトの概略図である。
【図６Ｂ】一実施形態に係る回路基板の第２の側におけるパッケージ領域のランディングパッドレイアウトの概略図である。
【図６Ｃ】一実施形態に係る図６Ａ〜図６Ｂのパッケージ領域のランディングパッドレイアウトの複合図である。
【図７Ａ】一実施形態に係る回路基板の第１の側におけるパッケージ領域のランディングパッドレイアウトの概略図である。
【図７Ｂ】一実施形態に係る回路基板の第２の側におけるパッケージ領域のランディングパッドレイアウトの概略図である。
【図７Ｃ】一実施形態に係る図７Ａ〜図７Ｂのパッケージ領域のランディングパッドレイアウトの複合図である。
【図８Ａ】一実施形態に係る回路基板の両側に実装された１対の単一チャネルメモリパッケージの概略側断面図である。
【図８Ｂ】一実施形態に係る図８Ａにおいて上部のメモリパッケージの端子レイアウトの概略図である。
【図８Ｃ】一実施形態に係る図８Ａにおいて下部のメモリパッケージの端子レイアウトの概略図である。
【図８Ｄ】一実施形態に係る図８Ａの回路基板の上側に実装されたデュアルチャネルメモリパッケージの概略側断面図である。
【図９Ａ】一実施形態に係る回路基板の両側に実装された１対の単一チャネルメモリパッケージの概略側断面図である。
【図９Ｂ】一実施形態に係る、図９Ａにおいて上部のメモリパッケージの端子レイアウトの概略図である。
【図９Ｃ】一実施形態に係る図９Ａにおいて下部のメモリパッケージの端子レイアウトの概略図である。
【図９Ｄ】一実施形態に係る図９Ａにおいて回路基板の上側に実装されたデュアルチャネルのメモリパッケージの概略側断面図である。
【発明を実施するための形態】
【００１１】
実施形態は、メモリパッケージ、回路基板、及び回路基板によってサポートされるメモリの量を拡大するために利用され得るメモリモジュールを説明する。具体的には、実施形態は、複数種類のメモリ構成のために回路基板上に用意される共通のランディングパッドパターンが中にあるメモリモジュールを説明するとともに、両面に対向して位置合わせされたメモリパッケージ構成も可能にする。
【００１２】
一態様では、実施形態は、回路基板上で利用可能なメモリを増大させるために利用され得る特定の構成を説明する。３２ＧＢを超えるメモリを増加させる現在のメモリモジュールの提案は、性能における特定のトレードオフを満たす。まず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）について一般的に受け入れられている１つの限界は、例えば、３〜４ギガビット／秒（Ｇｂｐｓ）の最低データ速度を維持するためには、パッケージ当たり８個のダイである。ＬＰＤＤＲ３からＬＰＤＤＲ４への直近の開発では、パッケージは、速度を増加するため及び電力消費を低減するために、単一チャネル、高ビットからデュアルチャネル、低ビットに変更された一方、パッケージ当たり８ＧＢの同じ量のメモリを維持し、パッケージ当たり８個のダイを維持する。パッケージ内のランクの数及び追加のダイを増加させることはまた、全メモリを増加させる別の選択肢であり得るが、これは、データ線への容量負荷の増加及び速度反転（メモリの増加のために速度を低下させる影響）を生じる。更に、パッケージ当たり８ダイを超えるダイ数を増加させることは、例えば、基礎技術がワイヤボンドベースである場合には、新たな製造低下になり得る。
【００１３】
実施形態によれば、６４ＧＢのモジュールなどの３２ＧＢを超えるモジュールメモリを拡張するために、８ギガビット（Ｇｂ）に基づく既存の低電力ダイメモリを活用するメモリダイレイアウトが記載される。しかしながら、実施形態の基本は、８Ｇｂのダイ、２００ボールの８ＧＢのパッケージに基づくが、その拡張性はそのようなシステムに限定されず、様々な他の量及びレイアウトに適用され得ることを理解されたい。
【００１４】
一実施形態では、メモリモジュールは６４ＧＢの容量を有する。実行可能な限界がパッケージ当たり８個のダイであると仮定すると、６４ＧＢシステムは８ランディングの解決になる。更に、全てのダイがバイトモードであると仮定すると、ダイ当たり８ビットの６４個のダイは５１２データビットであり、これは（例えば、利用可能なバス幅によって決定される）１２８個の物理的メモリチャネルビットの中に折り重なり、結果としてデータビット当たり４個の負荷又は４個のランクになる。この態様では、実施形態は、８Ｇｂｉｔダイ密度を有する６４ＧＢのために８個のランディング、４個のランクの解法の制約を利用する。
【００１５】
別の態様では、実施形態は、一般に、パッケージ内のバンク制御の再割り当てを説明し、ここで、（チャネル当たりの）メモリバンクの数は増加し、パッケージ当たりのデータインタフェースの数（例えば、チャネル信号）が減少する。このようにして、特定のメモリを達成するために、ダイ密度及びバンク数を調整することができる。したがって、実施形態は、４個のランク又は８Ｇｂｉｔのダイに限定されない。例えば、実施形態は、２個以上のランクも利用され得る。実施形態は、１６Ｇｂｉｔダイなどのより大きなダイ密度も利用され得る。
【００１６】
更に別の態様では、メモリモジュール及びメモリパッケージレイアウトに加えて、実施形態は、従来のパッケージ（例えば、従来の８ＧＢのＬＰＤＤＲ４パッケージ）レイアウト、並びに、本明細書に記載されるメモリパッケージを利用するより高いメモリ密度レイアウトと互換性の可能性がある回路基板、を説明する。したがって、回路基板レイアウトは、既存の製造プロセスに統合し得る一方、様々なメモリサイズをサポートするための製造プロセスの柔軟性を増加させる。
【００１７】
様々な実施形態では、図を参照して説明する。しかしながら、ある実施形態はこれらの特定の詳細うちの１つ以上を用いることなく、また、他の既知の方法及び構成と組み合わせることで実施することができる。以下の説明では、実施形態の徹底的な理解を提供するために、特定の構成、寸法、及びプロセスなど、多数の特定の詳細について述べる。他の場合、実施形態を不必要に曖昧にしないように、よく知られている半導体プロセス及び製造技法について特に詳細には説明しない。本明細書全体にわたって、「一実施形態」への参照は、その実施形態に関連して記載する特定の特徴、構造体、構成、又は特性が、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたって様々な場所における「一実施形態では」という語句への言及は、必ずしも同じ実施形態を参照しているとは限らない。更に、特定の特徴、構造、構成又は特性は、１つ以上の実施形態において任意に好適に組み合わせてもよい。
【００１８】
本明細書内で使用される「上方（over）」、「に（to）」、及び「上（on）」という用語は、１つの層と他の層との間の相対的な位置を示し得る。別の層の「上方」若しくは「上」の１つの層、又は別の層「に」結合され若しくは「接触」している１つの層は、他の層に直接接触する場合も、又は１以上の介在層を有する場合もあり得る。
【００１９】
図１は、一実施形態に係る回路基板１０２上に並列に配置された４個のメモリパッケージ２００を含むメモリモジュール１００の概略側断面図である。実施形態によれば、メモリパッケージ２００は、市販の２００ボールの８ＧＢ  ＬＰＤＤＲ４パッケージなどの任意の従来のメモリパッケージであってもよい。図に示すように、回路基板１０２は、２チャネル動作のメモリパッケージ２００をサポートするように配線されてもよい。回路基板１０２は、図５、図６Ａ〜図６Ｃ、及び図７Ａ〜図７Ｃにおいてより詳細に説明される。
【００２０】
ここで図２を参照すると、実施形態に係る回路基板の両側に実装された複数のメモリパッケージを含むメモリモジュールの概略側断面図が提供される。回路基板の両側に複数のパッケージ２００を実装することは、バス（信号）線上の複数のパッケージによる性能回帰をもたらし得ることが観察されている。図２に示す実施形態では、（側毎に８個のチャネル及び２個のランクを有効に有するであろう）回路基板の両側に図１のパッケージ２００を追加するのではなく、図２に示されるモジュールが回路基板１０２の各側に４個のチャネル及び４個のランクを含むように再構成されている。パッケージ３００もまた、再構成されている。示されるように、再構成は、パッケージ３００当たりの電気機能性端子の数を低減し、より具体的には信号端子の数を低減し得る。ボール数もまた、任意に低減され得る。図２Ｂに示される実施形態では、はんだボール１０４は、パッケージ３００における活性端子（例えば、パッド、バンプ）についてのみ示されている。あるいは、ダミーはんだボールは、例えば機械的一体性のために、電気的に不活性な（ダミー）端子に配置することができる。
【００２１】
図３は、一実施形態に係るメモリパッケージ３００内のダイレイアウトの概略図である。記載されているように、メモリパッケージ３００は、例えば、８ＧＢのメモリを含んでもよいが、パッケージ３００は、異なるメモリ密度を含んでもよい。図示された特定の実施形態は、パッケージ３００当たり８個のダイ３０２を含み、各ダイ３０２は８Ｇｂｉｔのメモリを含む。更に、８個のダイは、ランク毎に２個のダイ３０２で各パッケージ３００内に配置される。合計４個のランク（ランク０〜３）が示されているが、必須ではない。例えば、各パッケージは２個以上のランクを有し得るし、実施形態は、図３に示される特定の配置及びメモリ密度に限定されない。
【００２２】
図４Ａは、一実施形態に係るメモリパッケージ３００の端子３０４のレイアウトの概略図である。より具体的には、図４Ａは、実施形態に係るメモリパッケージ３００を形成するために従来の２００ボールの８ＧＢ  ＬＰＤＤＲ４パッケージ２００がどのように修正されているかを示す図である。図に示されるように、３つの端子３０４Ａは、（ランク０〜３の）第４のランクをサポートするために新たに追加されてもよく、ランク３（ＺＱ３）のための２４０オーム較正基準、ランク３（ＣＫＥ３＿Ａ）のためのイネーブルなチャネルＡクロック、及びランク３（ＣＳ３＿Ａ）のためのチャネルＡチップ選択を含む。端子及び対応するランディングパッドの名称及び説明のための完全なリストを表１に示す。更に、パッケージ２００におけるデュアルチャネルのために元々確保された端子領域は、ここで、第１の端子部３１０及び第２の端子部３２０として再構成される。例示された実施形態では、いま第２の端子部３２０内においてチャネルＢのための信号（例えば、チャネル選択）端子にあらかじめ対応している端子３０４Ｂは、電気的に機能不全にされている。例えば、端子３０４Ｂは、過疎化されるか又は切断されてもよい。過疎化された端子３０４Ｂは非存在であってもよいが、切断された端子３０４Ｂは電気的に切断されたパッドを有してもよい。端子ＤＮＵは、機能不全化（例えば、ダミー端子）であってもよく、機械的機能のためにはんだボールを追加してもよい。電力端子が第２の端子部３２０内に残っているが、再構成されたパッケージ３００はここでは単一チャネル（チャネルＡ）のパッケージである。以下の説明において明らかになるように、表１内のチャネルＡ及びチャネルＢへの言及は、回路基板１０２上のランディングパッド配置を参照する場合には一貫性があるが、これらの用語は、代わりに、単一チャネルのメモリパッケージ３００の端子３０４を参照する場合には、第１の端子部３１０及び第２の端子部３２０に対応し得る。
【表１−１】
0006750132.tif 000002
【表１−２】
0006750132.tif 000003
【００２３】
実施形態によれば、メモリパッケージ３００は２個以上のランクに配置された複数のメモリバンクを含み得る。例えば、メモリバンクは、複数のダイ３０２内に収容され得る。特定の実施形態では、メモリパッケージ３００は４個のランクを含む。メモリパッケージの第１の端子部３１０は、複数のメモリバンクを動作させる第１の電力端子（例えば、ＶＤＤ、ＶＳＳ）及び第１の信号端子（例えば、ＣＡ、ＣＫ、ＣＫＥ、ＣＳ、ＤＱ、ＤＱＳ）を含み、第２の端子部３２０は、複数のメモリバンクを動作させる第２の電力端子（例えば、ＶＤＤ、ＶＳＳ）を含む。図４Ａに示すように、第２の信号端子（例えば、ＣＡ、ＣＫ、ＣＫＥ、ＣＳ、ＤＱ、ＤＱＳ）は機能不全にされている。実施形態によれば、第１の端子部３１０は、第２の端子部３２０よりも多数の全電気機能性端子３０４及び全信号端子を含む。例えば、第２の端子部３２０は、複数のメモリバンクを動作させる第２の信号端子（例えば、ＣＡ、ＣＫ、ＣＫＥ、ＣＳ、ＤＱ、ＤＱＳ）を含まなくてもよい。
【００２４】
実施形態によれば、第１の信号端子はメモリパッケージ３００のための単一チャネル（例えば、チャネルＡ）を含む一方、（チャネルＢに対応する）第２の信号端子は機能不全にされている。一実施形態では、単一チャネルは１６ビットのチャネルである。メモリパッケージ内の複数のメモリバンクは８ＧＢのメモリを提供することができ、複数のメモリバンクはランク毎に２個の８Ｇｂのダイを有する８個の８Ｇｂのダイで形成される。別の例示的な実施形態は、ランク毎に２個の１６Ｇｂのダイを有する８個の１６Ｇｂのダイを利用し得る。
【００２５】
実施形態によれば、メモリパッケージ３００は、回路基板の両側に実装するための端子配置を含むことができる。一実施形態では、第２の端子部３２０は第１の端子部の実質的な鏡像であり、第１の信号端子より少ない（すなわち、チャネルＢに対応する第２の信号端子は、機能不全にされている）。第１の端子部３１０はまた、クロックイネーブル端子（ＣＫＥ３＿Ａ）、チップ選択端子（ＣＳ３＿Ａ）、及び較正端子（ＺＱ３）などの、実質的な鏡像の第２の端子部３２０には含まれていないいくつかの新たな端子を含むことができる。
【００２６】
ここで図４Ｂを参照すると、実施形態に係るメモリパッケージ３００を形成するために、従来の２００ボールの８ＧＢ  ＬＰＤＤＲ４パッケージ２００がどのように変更されているかを示す別の実施形態が示されている。図４Ａと同様に、パッケージ２００内のデュアルチャネルのために元々確保された端子領域は、第１の端子部３１０及び第２の端子部３２０として再構成される。示されるように、図４Ａにおいて提供されたような追加端子３０４Ａを作製するのではなく、図４Ｂに示される実施形態におけるいくつかの端子３０４は再タスクされる。具体的には、位置Ｎ５におけるＣＳ２＿Ｂ端子は、信号ＣＳ３＿Ａに再タスクされ、位置Ｎ８におけるＣＫＥ２＿Ｂ端子は、信号ＣＫＥ３＿Ａに再タスクされる。したがって、チャネルＢのランク２信号は、チャネルＡのランク３信号に再タスクされる。更に、位置Ｇ１１における元のＺＱ２端子は機能不全にされる。
【００２７】
一実施形態では、ＣＫＥ２＿Ａ、ＣＫＥ３＿Ａ、ＣＳ２＿Ａ、及びＣＳ３＿Ａ端子は、４ランクパッケージ用に確保される。１−ランク及び２−ランクのパッケージについては、それらの端子は機能不全にされる（例えば、切断又は過疎化）。ダイパッドＶＳＳ及びＶＳＳＱ信号はまた、ＶＳＳパッケージ端子と組み合わされ得る。ＺＱが１バイト単位である４ランクバイトモード構成では、ホストは、マルチチャネルパッケージがＣＨＡ及びＣＨＢに並列に送信できる方法と同様に、ランク０／１に並列に又はランク２／３に並列にＺＱ較正コマンドを送信することができる。
【００２８】
実施形態によれば、メモリパッケージ３００は、回路基板の両側に実装するための端子配置を含み得る。一実施形態では、第２の端子部３２０は第１の端子部の実質的な鏡像であり、第１の信号端子より少ない（すなわち、チャネルＢに対応する第２の信号端子は機能不全にされている）。第２端子部３１０はまた、第１端子部３１０に含まれないクロックイネーブル端子（ＣＫＥ３＿Ａ）及びチップ選択端子（ＣＳ３＿Ａ）を含み得る。
【００２９】
例示された実施形態では、いま第２の端子部３２０内においてチャネルＢのための信号（例えば、チャネル選択）端子にあらかじめ対応している端子３０４Ｂは、電気的に機能不全にされている。例えば、端子３０４Ｂは、過疎化されるか又は切断され得る。過疎化された端子３０４Ｂは非存在であってもよいが、切断された端子３０４Ｂは電気的に切断されたパッドを有してもよい。端子ＤＮＵは、機能不全化されてもよいが（例えば、ダミー端子）、機械的機能のためにはんだボールで補完してもよい。一実施形態では、図４Ｂのパッケージ３００は、２００個のはんだボール１０４を有し得る。
【００３０】
実施形態によれば、従来のパッケージレイアウト（例えば、従来の８ＧＢのＬＰＤＤＲ４パッケージ）並びに本明細書に記載されるメモリパッケージを利用するより高いメモリ密度レイアウトの両方と互換性がある回路基板が記載される。ここで図５を参照すると、一実施形態に係る回路基板１０２の拡大概略側断面図が示されている。具体的には、拡大図は、回路基板１０２の両側にそれぞれ実装された一対のメモリパッケージ３００を受容し得る回路基板１０２の区画のためのランディングパッド及び相互接続部の配置を示している。したがって、ランディングパッド及び相互接続部の配置は、図２の両側に実装されたメモリパッケージ３００、又は代替的に、図１の片側に実装されたメモリパッケージ２００を受容可能な全ての位置に対して回路基板１０２にわたって反復され得る。より具体的には、回路基板１０２の第１の（例えば上）側１０６は、メモリパッケージ２００（例えば、２００個のボール）又はメモリパッケージ３００（例えば、１６６個のボール、２００個のボール）のいずれかを受容するように設計され得る一方、第２の（例えば、後）側１０８は、メモリパッケージ３００を受容するように設計される。
【００３１】
実施形態によれば、回路基板１０２は、第１のランディングパッド部１１０及び第２のランディングパッド部１２０を有する第１のパッケージランディング領域１０７を含む第１の側１０６と、第２のランディングパッド部１２０の反対側の第３のランディングパッド部１３０及び第１のランディングパッド部１１０の反対側の第４のランディングパッド部１４０を含む第１の側１０６の反対側の第２の側１０８と、を含み得る。第１の複数の相互接続部１５０（例えば、電力相互接続部１５２）は、第１のランディングパッド部１１０及び第４のランディングパッド部１４０に収容された電力ランディングパッドを電気的に接続し、第２の複数の相互接続部１６０（例えば、電力相互接続部１６２及び信号相互接続部１６４）は、第２のランディングパッド部１２０及び第３のランディングパッド部１３０に収容された電源ランディングパッド及び信号ランディングパッドの両方を電気的に接続する。
【００３２】
実施形態に係る回路基板１０２は、新たな識別図を含み得る。例えば、第１の複数の相互接続部１５０よりも多数の第２の複数の相互接続部１６０が存在し得る。これは、回路基板の第２の側１０８に実装され、かつ第４のランディングパッド部１４０と位置合わせされ得るメモリパッケージ３００の機能不全にされた第２の端子部３２０に起因し得る。したがって、第４のランディングパッド部１４０は、第１、第２、及び第３のランディングパッド部１１０，１２０，１３０の各々よりもそれぞれ少ない信号ランディングパッドを含み得る。第４のランディングパッド部は、ダミーはんだボール１０４Ｄを収容するために過疎化された信号ランディングパッドの代わりに用意できるダミーランディングパッドを含み得る。一実施形態では、第３のランディングパッド部１３０は、第１のランディングパッド部１１０の実質的な鏡像であり得る。
【００３３】
実施形態によれば、回路基板１０２は、第１及び第３のランディングパッド部１１０，１３０によって制御されるバンク数が第２及び第４のランディングパッド部１２０，１４０によって制御されるバンク数よりも大きい改造されたパッケージ３００を収容するように設計される。したがって、データインタフェース又はランディングパッドの数は、少なくとも第４のランディングパッド部１４０内で低減できる。更に、第２のランディングパッド部１２０内のランディングパッドの数は、図１に示されるように、パッケージ２００も収容するために維持できる。
【００３４】
図６Ａは、一実施形態に係る回路基板１０２の第１の側１０６における第１のパッケージランディング領域１０７のレイアウトの概略図である。図６Ｂは、一実施形態に係る回路基板１０２の第２の側１０８における第２のパッケージランディング領域１０９のレイアウトの概略図である。両方の図６Ａ及び図６Ｂは、回路基板の第１の側１０６の上方から見た場合の斜視である。示されるように、第１のパッケージランディング領域１０７は、第１のランディングパッド部１１０及び第２のランディングパッド部１２０を含み、一方、第２のパッケージランディング領域１０９は、第４のランディングパッド部１４０及び第３のランディングパッド部１３０を含む。第１及び第２のランディングパッド部１１０，１２０は、図４Ａに示される第１の端子部３１０及び第２の端子部３２０に含まれる端子に対応するランディングパッド１１２を含んでもよく、追加された端子３０４を含み、また、機能不全端子３０４Ｂを含む。したがって、第１のパッケージランディング領域１０７は、単一のチャネルパッケージ３００並びにデュアルチャネルパッケージ２００の両方における端子レイアウトを収容することができる。
【００３５】
ここで図６Ｂを参照すると、第２のパッケージランディング領域１０９は、パッケージ３００の第２の側３２０内の端子３０４に対応するランディングパッド１１２を含む第４のランディングパッド部１４０を含み、一方、第３のランディングパッド部１３０は、パッケージ３００の第１の側３１０内の端子３０４に対応するランディングパッド１１２を含む。図６Ａと比較すると、第４のランディングパッド部１４０は、第１の信号ランディングパッド（例えば、ＣＡ、ＣＫ、ＣＫＥ、ＣＳ、ＤＱ、ＤＱＳ）、並びに追加されたクロックイネーブルランディングパッド（ＣＫＥ３）、チップ選択ランディングパッド（ＣＳ３）、及び較正ランディングパッド（ＺＱ３）を除いて、第１のランディングパッド部１１０と一致する。更に、いくつかのランディングパッド（例えば、ＶＳＳ、ＶＳＳ、ＲＥＳＥＴ＿Ｎ）は、図６Ａに示されるものとは異なる機能を有する。一実施形態では、これらの特定のランディングパッドは、異なる位置（例えば、隙間のランディングパッド位置）に再経路化ができる。第４及び第３のランディングパッド部１４０，１３０は、図４Ａに示される第１の側３１０及び第２の側３２０に含まれる端子に対応するランディングパッド１１２（及び任意選択的にダミーランディングパッド１１２Ｂ）を含み得る。
【００３６】
同様に、第３のランディングパッド部１３０は、追加されたクロックランディングパッド（ＣＫＥ３）、チップ選択ランディングパッド（ＣＳ３）、及び較正ランディングパッド（ＺＱ３）を除けば、第２のランディングパッド部１２０と一致する。更に、いくつかのランディングパッド（例えば、ＺＱ０、ＺＱ１、ＺＱ２）は、図６Ａに示されるものとは異なる機能を有する。
【００３７】
図６Ｃは、一実施形態に係る図６Ａ〜図６Ｂのパッケージランディング領域１０７，１０９の複合図である。具体的には、パッケージランディング領域１０７は、パッケージランディング領域１０９上に直接重ね合わされる。特定のランディングパッドは、前側のみのランディングパッド、前側のみ（新規）のランディングパッド又は回路基板の前側に追加された新たなランディングパッド、後側のみのランディングバッド、（例えば、相互接続部１５０，１６０によって電気的に接続されている）前側及び後側のランディングパッド、前側及び後側であるが、導通なし（相互接続なし）のランディングパッド、前側及び後側であるが、導通なし（未使用）のランディングパッド、及びボールなし（又はランディングパッドなし）、として示されている。図６Ｃに示すように、区域１２０，１３０において相互接続部１６０によって電気的に接続されているランディングパッドの数は、パッド部１１０，１４０において相互接続部１５０によって電気的に接続されているランディングパッドの数よりも多い。
【００３８】
図７Ａは、一実施形態に係る回路基板１０２の第１の側１０６における第１のパッケージランディング領域１０７のレイアウトの概略図である。図７Ｂは、一実施形態に係る回路基板１０２の第２の側１０８における第２のパッケージランディング領域１０９のレイアウトの概略図である。両方の図７Ａ及び図７Ｂは、図６Ａ及び図６Ｂに類似した回路基板の第１の側１０６の上方から見た透視である。示されるように、第１のランディングパッド部１１０及び第２のランディングパッド部１２０は、追加された端子３０４を含むことなく、また、機能不全端子３０４Ｂを含むことなく、図４Ｂに示される第１の端子部３１０及び第２の端子部３２０に含まれる端子に対応するランディングパッド１１２を含み得る。したがって、第１のパッケージランディング領域１０７は、単一のチャネルパッケージ３００並びにデュアルチャネルパッケージ２００の両方における端子レイアウトを収容することができる。
【００３９】
ここで図７Ｂを参照すると、第２のパッケージランディング領域１０９は、パッケージ３００の第２の端子部３２０内の端子３０４に対応するランディングパッド１１２を含む第４のランディングパッド部１４０を含む一方、第３のランディングパッド部１３０は、パッケージ３００の第１の端子部３１０内の端子３０４に対応するランディングパッド１１２を含む。図７Ａと比較すると、第４のランディングパッド部１４０は、図７Ａに示されるものとは異なる機能（例えば、ＶＳＳ、ＲＥＳＥＴ＿Ｎ）を有するいくつかのランディングパッドを除いて、第１のランディングパッド部１１０と一致する。同様に、第３のランディングパッド部１３０は、図７Ａに示されるものとは異なる機能を有するいくつかのランディングパッド（例えば、ＺＱ０、ＺＱ１、ＺＱ２）を除いて、第２のランディングパッド部１２０と一致する。
【００４０】
第４及び第３のランディングパッド部１４０，１３０は、図４Ｂに示される第１の端子部３１０及び第２の端子部３２０に含まれる端子に対応するランディングパッド１１２（及び任意選択的にダミーランディングパッド１１２Ｂ）を含み得る。
【００４１】
図７Ｃは、一実施形態に係る図７Ａ〜図７Ｂのパッケージランディング領域１０７，１０９の複合図である。具体的には、パッケージランディング領域１０７は、図６Ｃに関して前述したのと同様に、パッケージランディング領域１０９上方に直接重ね合わされる。
【００４２】
図８Ａは、一実施形態に係る回路基板３０２の両側に実装された１対の単一チャネルメモリパッケージ３００の概略側断面図である。例えば、回路基板３０２は、図６Ａ〜図６Ｃのパッドレイアウトを有し得る。図８Ｂは、一実施形態に係る図８Ａの上部メモリパッケージ３００の端子レイアウトの概略図である。図８Ｃは、一実施形態に係る図８Ａの下部メモリパッケージ３００の端子レイアウトの概略図である。図８Ｂ〜図８Ｃのメモリパッケージ３００は、一実施形態における図４Ａのメモリパッケージ３００に対応し得る。
【００４３】
図９Ａは、一実施形態に係る回路基板３０２の両側に実装された１対の単一チャネルメモリパッケージ３００の概略側断面図である。例えば、回路基板３０２は、図７Ａ〜図７Ｃのパッドレイアウトを有し得る。図９Ｂは、一実施形態に係る図９Ａの上部メモリパッケージ３００の端子レイアウトの概略図である。図９Ｃは、一実施形態に係る図９Ａの下部メモリパッケージ３００の端子レイアウトの概略図である。図９Ｂ〜図９Ｃのメモリパッケージ３００は、一実施形態における図４Ｂのメモリパッケージ３００に対応し得る。
【００４４】
ここで図８Ａ〜図８Ｃ及び図９Ａ〜図９Ｃの両方を参照すると、実施形態によれば、メモリモジュールは、回路基板１０２と、回路基板１０６の第１の（例えば、上部）側１０６に実装された第１のメモリパッケージ３００とを含み得る。第１のメモリパッケージ３００は、第１のメモリパッケージ内に含まれる第１の複数のメモリバンクを動作させる第１の電力端子及び第１の信号端子を含む第１の端子部３１０と、第１の複数のメモリバンクを動作させる第２の電力端子を含む第２の端子部３２０と、を含み得る。第２のメモリパッケージ３００は、第１の側１０６の反対側の回路基板１０２の第２の（例えば、下部）側１０８に実装される。第２のメモリパッケージは、第２のメモリパッケージ内に含まれる第２の複数のメモリバンクを動作させる第３の電力端子及び第２の信号端子を含む第３の端子部３３０と、第２の複数のメモリバンクを動作させる第４の電力端子を含む第４の端子部３４０とを含み得る。一般に、第１及び第３の端子部３１０，３３０によって制御されるメモリバンクの数は、第２及び第４の端子部３２０，３４０によって制御される数よりも多いが、この場合、バンク制御は対向するパッケージの対応する端子部に別の方法で移動される。図８Ａ及び図９Ａに示されるように、回路基板１０２は、第１の電力端子を第４の電力端子（例えば、ＶＤＤ、ＶＳＳ）に電気的に接続し、第２の電力端子を第３の電力端子（例えばＶＤＤ、ＶＳＳ）に電気的に接続する相互接続部（例えば、電力相互接続部１５２，１６２）の配列を含む。更に、信号相互接続部１６４は、第２の信号端子を第３の信号端子（例えば、ＣＡ、ＣＫ、ＣＫＥ、ＣＳ、ＤＱ、ＤＱＳ）に電気的に接続し得る。
【００４５】
実施形態によれば、メモリモジュールは、第２のランディングパッド部１２０内に複数の未使用のランディングパッドを含み得る。例えば、未使用のランディングパッドは、ダミーはんだボール１０４Ｄを使用して、補完されていなくてもよいし、又は補完されてもよい。図８Ａ及び図９Ａに示されるように、第１の端子部３１０は、回路パッドの第１の（例えば前）側１０６上の第１のランディングパッド部１１０に結合されており、第２の端子部３２０は、回路基板１０２の第１の側１０６上の第２のランディングパッド部１２０に結合されている。第３の端子部３３０は、回路基板１０２の第２の側１０８上の第３のランディングパッド部１３０に結合されており、第４の端子部３４０は、回路基板１０２の第２の側１０８上の第４のランディングパッド部１４０に結合されている。
【００４６】
一実施形態では、第２のランディングパッド部１２０は、電気機能性端子３０４を含む第２の端子部３２０よりも多くのランディングパッド１１２を含む。例えば、図１、図８Ｄ及び図９Ｄに示されるように、第２のランディングパッド部１２０は、メモリパッケージ２００を収容するために第２の信号パッド（例えば、ＣＡ、ＣＫ、ＣＫＥ、ＣＳ、ＤＱ、ＤＱＳ）及び第２の電力パッド（例えば、ＶＤＤ、ＶＳＳ）を含んでもよいが、図４Ａ〜図４Ｂ及び図８Ａ、図９Ａに示されるパッケージ３００の第２の端子部３２０は、第２の電力端子（例えば、ＶＤＤ、ＶＳＳ）のみを含む。その結果、第２のランディングパッド部１２０内の第２の信号パッドは、第１のパッケージ３００の第２の端子部３２０とは動作可能に結合されない。一実施形態では、第２の信号パッドは補完されていない。一実施形態では、第２の信号パッドはダミーはんだボール１０４Ｄによって補完されている。一方、第３のランディングパッド部１３０は、第３の端子部３３０の第３の信号端子（例えば、ＣＡ、ＣＫ、ＣＫＥ、ＣＳ、ＤＱ、ＤＱＳ）及び第３の電力端子（例えば、ＶＤＤ、ＶＳＳ）を収容するための第３の信号パッド及び第３の電力パッドを含む。複数の信号相互接続部１６４は、第２の信号パッドを第３の信号パッドに電気的に接続し、複数の電力相互接続部１６２は、第２電力パッドを第３電力パッドに電気的に接続する。
【００４７】
一実施形態では、第３のランディングパッド部１３０は、第４のランディングパッド部１４０よりも多くの電気機能性ランディングパッド１１２を含む。例えば、第４のランディングパッド部１４０は、ダミーはんだボール１０４Ｄを機械的に収容するためにダミーランディングパッド１１２Ｂを含んでもよいし、又はランディングパッド１１２は、下部パッケージ３００の過疎化端子に対応して存在しなくてもよい。複数の電力相互接続部１５２は、第４の電力パッドを第１の電力パッドに電気的に接続する。
【００４８】
実施形態によれば、回路基板のレイアウトは、メモリの拡張、より具体的には６４ＧＢまでの拡張性をサポートために製造プロセスの柔軟性を向上させながら、既存の製造プロセスに組み込まれ得る。特定の実施形態では、メモリモジュール１００は、回路基板１０２及び回路基板１０２の第１の側１０６に実装された４個の第１のパッケージ３００を含む。各第１のパッケージ３００は、別個の単一チャネル及び４個のランクを含む。４個の第２のパッケージ３００は、４個の第１のパッケージ３００の正反対側の回路基板１０２の第２の側１０８に実装される。各第２のパッケージ３００もまた、別個の単一チャネル及び４個のランクを含む。回路基板１０２は、４個の第１のパッケージを４個の第２のパッケージに電気的に接続する４個のパッケージ領域の相互接続部１５０，１６０を更に含む。パッケージ領域の相互接続部のそれぞれは、回路基板１０２の第１の側１０６上の電力ランディングパッドを回路基板１０２の第２の側１０８上の電力ランディングパッドに電気的に接続する第１の複数の相互接続部１５０（例えば、電力相互接続部１５２）、並びに、回路基板１０２の第１の側１０６上の電力及び信号ランディングパッドを回路基板１０２の第２の側１０８上の電力及び信号ランディングパッドに電気的に接続する第２の複数の相互接続部１６０（例えば、電力相互接続部１６２及び信号相互接続部１６４）を備える。第２の複数の相互接続部１６０の数は、第１の複数の相互接続部１５０の数よりも多くてもよい。
【００４９】
特定の実施形態では、各パッケージ３００は８ＧＢのメモリを含む。各パッケージ３００は、ランク毎に２個の８Ｇｂダイ３０２を有する８個の８Ｇｂダイ３０２を含み得る。一実施形態では、各チャネルは１６ビットのチャネルである。
【００５０】
実施形態の様々な態様を利用する際、対向して位置合わせされたチャネルを有する両サイドメモリモジュールを形成するために、上記の実施形態の組み合わせ又は変形が可能であることが、当業者には明らかになるであろう。実施形態について、構造上の特徴及び／又は方法論的な作業に特定の言語で説明したが、添付の特許請求の範囲は、必ずしも上述した特定の特徴又は作業に限定されないことを理解されたい。その代わりに、開示する特定の特徴及び動作は、例示を目的とする特許請求の範囲の実施形態として理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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