(57)【特許請求の範囲】
【請求項１】
第１の電位をハイレベルとし、前記第１の電位よりも低い第２の電位をローレベルとする第１の信号を受け、第３の電位をハイレベルとし、前記第３の電位よりも低い第４の電位をローレベルとする第２の信号を生成し、前記第２の信号を電流増幅して出力するインターフェース回路であって、
前記第２の電位が第１の基準電位である場合、前記第１の信号と同相である信号を第３の信号として出力し、前記第１の電位が前記第１の基準電位である場合、前記第１の信号に対して極性が反転した信号を前記第３の信号として出力する制御部と、
前記第３の信号を受け、前記第３の信号と同相であり、かつ、前記第３の電位をハイレベルとし、前記第４の電位をローレベルとする信号を前記第２の信号として生成するレベルシフト部とを備える、インターフェース回路。
【請求項２】
第１の電位をハイレベルとし、前記第１の電位よりも低い第２の電位をローレベルとする第１の信号を受け、第３の電位をハイレベルとし、前記第３の電位よりも低い第４の電位をローレベルとする第２の信号を生成し、前記第２の信号を電流増幅して出力するインターフェース回路であって、
前記第２の電位が第１の基準電位である場合、前記第１の信号に対して極性が反転した信号を第３の信号として出力し、前記第１の電位が前記第１の基準電位である場合、前記第１の信号と同相である信号を前記第３の信号として出力する制御部と、
前記第３の信号を受け、前記第３の信号と同相であり、かつ、前記第３の電位をハイレベルとし、前記第４の電位をローレベルとする信号を前記第２の信号として生成するレベルシフト部とを備える、インターフェース回路。
【請求項３】
前記制御部は、前記第１の電位または前記第１の電位を分圧することにより得られた電位と、参照電位とを比較することにより、前記第１の電位および前記第２の電位のいずれが前記第１の基準電位であるかを示す制御信号を生成する電圧検知部を含み、
前記参照電位は、前記第１の電位と前記第２の電位との電位差の半分だけ前記第１の基準電位よりも低い電位より高く、かつ、前記電位差の半分だけ前記第１の基準電位よりも高い電位より低い電位であり、
前記制御部は、さらに、前記制御信号に応じて、前記第３の信号を、前記第１の信号と同相にするか、極性を反転させるかを切り替える切替部とを含む、請求項１または２に記載のインターフェース回路。
【請求項４】
前記制御部は、前記第２の電位または前記第２の電位を分圧することにより得られた電位と、参照電位とを比較することにより、前記第１の電位および前記第２の電位のいずれが前記第１の基準電位であるかを示す制御信号を生成する電圧検知部を含み、
前記参照電位は、前記第１の電位と前記第２の電位との電位差の半分だけ前記第１の基準電位よりも低い電位より高く、かつ、前記電位差の半分だけ前記第１の基準電位よりも高い電位より低い電位であり、
前記制御部は、さらに、前記制御信号に応じて、前記第３の信号を、前記第１の信号と同相にするか、極性を反転させるかを切り替える切替部とを含む、請求項１または２に記載のインターフェース回路。
【請求項５】
前記制御部は、第１のＡＮＤ回路と、第２のＡＮＤ回路と、ＯＲ回路と、第１のインバータと、第２のインバータとを含み、
前記第１のＡＮＤ回路は、前記第１の信号を受けるとともに、前記第１の基準電位を前記第１のインバータを介して受け、
前記第２のＡＮＤ回路は、前記第１の信号を前記第２のインバータを介して受けるとともに、前記第１の基準電位を受け、
前記ＯＲ回路は、前記第１のＡＮＤ回路の出力と、前記第２のＡＮＤ回路の出力とを受けて、前記第３の信号を出力する、請求項１に記載のインターフェース回路。
【請求項６】
前記制御部は、第１のＡＮＤ回路と、第２のＡＮＤ回路と、ＯＲ回路と、第１のインバータと、第２のインバータとを含み、
前記第１のＡＮＤ回路は、前記第１の信号を受けるとともに、前記第１の基準電位を受け、
前記第２のＡＮＤ回路は、前記第１の信号を前記第１のインバータを介して受けるとともに、前記第１の基準電位を前記第２のインバータを介して受け、
前記ＯＲ回路は、前記第１のＡＮＤ回路の出力と、前記第２のＡＮＤ回路の出力とを受けて、前記第３の信号を出力する、請求項２に記載のインターフェース回路。
【請求項７】
前記レベルシフト部は、第１から第４のＰＭＯＳトランジスタと、第１から第４のＮＭＯＳトランジスタとを含み、
前記第１のＰＭＯＳトランジスタにおいて、ゲートが前記第３の信号を受け、ソースが前記第１の電位を受け、
前記第２のＰＭＯＳトランジスタにおいて、ゲートが前記第３の信号の反転信号を受け、ソースが前記第１の電位を受け、
前記第１のＮＭＯＳトランジスタにおいて、ゲートが前記第２のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４の電位を受け、
前記第２のＮＭＯＳトランジスタにおいて、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４の電位を受け、
前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第３のＰＭＯＳトランジスタにおいて、ゲートが前記第４のＰＭＯＳトランジスタのドレインに接続され、ソースが前記第３の電位を受け、
前記第４のＰＭＯＳトランジスタにおいて、ゲートが前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが前記第３の電位を受け、
前記第３のＮＭＯＳトランジスタにおいて、ゲートが前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４の電位を受け、
前記第４のＮＭＯＳトランジスタにおいて、ゲートが前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４の電位を受け、
前記第３のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのドレイン同士が接続され、
前記第４のＰＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタのドレイン同士が接続され、
前記レベルシフト部は、前記第３のＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのドレインの電位状態の信号、または、前記第４のＰＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタのドレインの電位状態を反転させた信号を前記第２の信号として生成する、請求項１から６のいずれか１項に記載のインターフェース回路。
【請求項８】
電源から前記第１の電位を受け、前記第１の電位から所定電圧だけ低い電位を前記第２の電位として生成する電圧生成部をさらに備え、
前記制御部は、前記電源から受けた前記第１の電位と、前記電圧生成部により生成された前記第２の電位とに基づいて、前記第３の信号を生成する、請求項１から７のいずれか１項に記載のインターフェース回路。
【請求項９】
電源から前記第２の電位を受け、前記第２の電位から所定電圧だけ高い電位を前記第１の電位として生成する電圧生成部をさらに備え、
前記制御部は、前記電源から受けた前記第２の電位と、前記電圧生成部により生成された前記第１の電位とに基づいて、前記第３の信号を生成する、請求項１から７のいずれか１項に記載のインターフェース回路。
【請求項１０】
前記電圧生成部は、第１から第４の抵抗と、オペアンプとを含み、
前記第１の抵抗は、前記第１の基準電位が入力される端子と、前記オペアンプの反転入力端子との間に接続され、
前記第２の抵抗は、前記オペアンプの反転入力端子と、前記オペアンプの出力端子との間に接続され、
前記第３の抵抗は、第２の基準電位が入力される端子と、前記オペアンプの非反転入力端子との間に接続され、
前記第４の抵抗は、前記オペアンプの非反転入力端子と、前記電源からの前記第１の電位が入力される端子との間に接続され、
前記第１から第４の抵抗の各々の抵抗値と前記第２の基準電位とは、前記オペアンプの出力端子から出力される電位が前記第２の電位となるように設定されている、請求項８に記載のインターフェース回路。
【請求項１１】
前記電圧生成部は、第１から第４の抵抗と、オペアンプとを含み、
前記第１の抵抗は、第２の基準電位が入力される端子と、前記オペアンプの反転入力端子との間に接続され、
前記第２の抵抗は、前記オペアンプの反転入力端子と、前記オペアンプの出力端子との間に接続され、
前記第３の抵抗は、前記第１の基準電位が入力される端子と、前記オペアンプの非反転入力端子との間に接続され、
前記第４の抵抗は、前記オペアンプの非反転入力端子と、前記電源からの前記第２の電位が入力される端子との間に接続され、
前記第１から第４の抵抗の各々の抵抗値と前記第２の基準電位とは、前記オペアンプの出力端子から出力される電位が前記第１の電位となるように設定されている、請求項９に記載のインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号を別の信号レベルに変換して出力するインターフェース回路に関する。
【背景技術】
【０００２】
近年、電子部品の動作電圧の多様化が加速している。たとえば、マイコンやＦＰＧＡ（Field  Programmable  Gate  Array）といった、３．３Ｖで動作するデジタルＩＣ（Integrated  Circuit）によって生成された制御信号を、高耐圧素子や高周波素子などの被制御素子に供給する場合がある。この場合、制御信号のレベルを数１０Ｖといった高電圧や負電圧に変換したうえで、被制御素子に供給する必要がある。そのため、いわゆるレベル変換回路を含むインターフェース回路が用いられる。【０００３】
特開２００７−１０１７４０号公報（特許文献１）、特開２０１１−１９０１７号公報（特許文献２）、特開平１−１５２８１７号公報（特許文献３）、特開２０１１−１０３５５７号公報（特許文献４）、特開２０１１−１７６７６７号公報（特許文献５）には、様々なレベル変換回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１０１７４０号公報
【特許文献２】特開２０１１−１９０１７号公報
【特許文献３】特開平１−１５２８１７号公報
【特許文献４】特開２０１１−１０３５５７号公報
【特許文献５】特開２０１１−１７６７６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デジタルＩＣには、高電位側が３．３Ｖであり、低電位側が０Ｖ（グランド電位：以下、ＧＮＤ電位という）である電源が供給される場合がほとんどである。この場合、デジタルＩＣは、ハイレベルを３．３Ｖとし、ローレベルをインアクティブ（非活性）に相当するＧＮＤ電位とするハイアクティブの制御信号を出力する。【０００６】
一方、製品の電源構成の制約により、デジタルＩＣに対し、高電位側がＧＮＤ電位であり、低電位側が−３．３Ｖである電源を供給する場合がある。この場合、デジタルＩＣは、ハイレベルをインアクティブに相当するＧＮＤ電位とし、ローレベルを−３．３Ｖとするローアクティブの制御信号を出力する。【０００７】
また、被制御素子は、電源投入時に意図せず動作することを防止するために、受けた制御信号においてインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）ではない側の電位をアクティブ（有意）とし、制御信号がアクティブの状態にある場合に動作する。【０００８】
被制御素子についても、ハイレベルがアクティブの状態（ハイアクティブ）である制御信号によって動作する場合がほとんどである。ただし、ローレベルがアクティブの状態（ローアクティブ）である制御信号によって動作する被制御素子もある。インアクティブに相当する基準電位がＧＮＤ電位である場合、ハイアクティブではハイレベルが正電位となり、ローアクティブではローレベルが負電位となる。【０００９】
そのため、デジタルＩＣからの制御信号を入力として受け、被制御素子を制御するための制御信号を出力するインターフェース回路として、制御信号がハイアクティブかローアクティブのいずれであるかを考慮して適宜設計する必要がある。【００１０】
たとえば、ハイレベルが３．３Ｖであり、ローレベルがＧＮＤ電位のハイアクティブの制御信号を出力するデジタルＩＣと、ハイアクティブの制御信号によって動作する被制御素子との間のインターフェース回路としては、デジタルＩＣから入力された制御信号と同相の信号を被制御素子に出力する回路が選択される。【００１１】
ハイレベルがＧＮＤ電位であり、ローレベルが−３．３Ｖのローアクティブの制御信号を出力するデジタルＩＣと、ハイアクティブの制御信号によって動作する被制御素子との間のインターフェース回路としては、デジタルＩＣから入力された制御信号に対して極性が反転した信号を被制御素子に出力する回路が選択される。【００１２】
このように、デジタルＩＣから入力された制御信号がハイアクティブおよびローアクティブのいずれであるかに応じて、ハイアクティブの制御信号によって動作する被制御素子用に用いるインターフェース回路を適宜選択する必要がある。【００１３】
同様に、ハイレベルが３．３Ｖであり、ローレベルがＧＮＤ電位のハイアクティブの制御信号を出力するデジタルＩＣと、ローアクティブの制御信号によって動作する被制御素子との間のインターフェース回路としては、デジタルＩＣから入力された制御信号に対して極性を反転した信号を被制御素子に出力する回路が選択される。【００１４】
ハイレベルがＧＮＤ電位であり、ローレベルが−３．３Ｖのローアクティブの制御信号を出力するデジタルＩＣと、ローアクティブの制御信号によって動作する被制御素子との間のインターフェース回路としては、デジタルＩＣから入力された制御信号と同相の信号を被制御素子に出力する回路が選択される。【００１５】
このように、デジタルＩＣから出力される制御信号がハイアクティブおよびローアクティブのいずれであるかに応じて、ローアクティブの制御信号によって動作する被制御素子用に用いるインターフェース回路を適宜選択する必要がある。【００１６】
以上のように、入力される制御信号に応じてインターフェース回路を適宜設計し直す必要があり、開発コストを増大させるという問題が生じる。【００１７】
上記の特許文献のいずれも、レベル変換回路について開示しているものの、上記の問題については考慮されていない。【００１８】
本発明は、上記課題を解決するためになされたものであって、入力される信号がハイアクティブかローアクティブかによらず、所望の信号を出力することができるインターフェース回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明のインターフェース回路は、第１の電位をハイレベルとし、第１の電位よりも低い第２の電位をローレベルとする第１の信号を受け、第３の電位をハイレベルとし、第３の電位よりも低い第４の電位をローレベルとする第２の信号を出力する回路であって、制御部を備える。【００２０】
制御部は、第１の電位および第２の電位のいずれが第１の基準電位であるかに応じて、第２の信号を第１の信号と同相にするか、第２の信号の極性を第１の信号に対して反転させるかを制御する。
【発明の効果】
【００２１】
本発明によれば、入力される信号がハイアクティブかローアクティブかによらず、所望の信号を出力することができる。
【図面の簡単な説明】
【００２２】
【図１】比較例１に係るインターフェース回路の構成を示す回路ブロック図である。
【図２】比較例２に係るインターフェース回路の構成を示す回路ブロック図である。
【図３】ハイレベルが正電位であり、ローレベルがＧＮＤ電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態１に係るインターフェース回路の構成を示す回路ブロック図である。
【図４】ハイレベルがＧＮＤ電位であり、ローレベルが負電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態１に係るインターフェース回路の構成を示す回路ブロック図である。
【図５】実施の形態１に係るインターフェース回路の実施例を示す回路図である。
【図６】図５に示すインターフェース回路における各端子の電位状態の変化を示す信号波形図である。
【図７】ハイレベルが正電位であり、ローレベルがＧＮＤ電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態２に係るインターフェース回路の構成を示す回路ブロック図である。
【図８】ハイレベルがＧＮＤ電位であり、ローレベルが負電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態２に係るインターフェース回路の構成を示す回路ブロック図である。
【図９】実施の形態２に係るインターフェース回路の実施例を示す回路図である。
【図１０】図９に示すインターフェース回路における各端子の電位状態の変化を示す信号波形図である。
【図１１】ハイレベルが正電位であり、ローレベルがＧＮＤ電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態３に係るインターフェース回路の構成を示す回路ブロック図である。
【図１２】ハイレベルがＧＮＤ電位であり、ローレベルが負電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態３に係るインターフェース回路の構成を示す回路ブロック図である。
【図１３】実施の形態３に係るインターフェース回路の実施例を示す回路図である。
【図１４】ハイレベルが正電位であり、ローレベルがＧＮＤ電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態４に係るインターフェース回路の構成を示す回路ブロック図である。
【図１５】ハイレベルがＧＮＤ電位であり、ローレベルが負電位である信号を入力信号ＶＩＮとして受けた場合の、実施の形態４に係るインターフェース回路の構成を示す回路ブロック図である。
【図１６】実施の形態４に係るインターフェース回路の実施例を示す回路図である。
【図１７】レベルシフト部の別の回路構成を示す図である。
【発明を実施するための形態】
【００２３】
まず、本発明の実施の形態を説明する前に、本発明に対する比較例１および比較例２について説明する。以下において、信号ａが信号ｂと同相であるとは、信号ａがハイレベルのとき信号ｂもハイレベルであり、信号ａがローレベルであるとき信号ｂもローレベルであることを意味する。また、信号ａが信号ｂに対して極性が反転しているとは、信号ａがハイレベルのとき信号ｂがローレベルであり、信号ａがローレベルであるとき信号ｂがハイレベルであることを意味する。
【００２４】
比較例１．
図１は、比較例１に係るインターフェース回路１００ａの構成を示す回路ブロック図である。インターフェース回路１００ａは、高電位ＶＩＨをハイレベルとし、低電位ＶＩＬをローレベルとする入力信号ＶＩＮを受け、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする出力信号ＶＯＵＴを出力する回路である。図１に示されるように、インターフェース回路１００ａは、入力バッファ１０１と、レベルシフト部４と、出力バッファ５とを備える。
【００２５】
入力バッファ１０１は、入力側電源から高電位ＶＩＨと低電位ＶＩＬとを受け、入力信号ＶＩＮがハイレベルのときに、高電位ＶＩＨの信号Ｓ１をレベルシフト部４に出力し、入力信号ＶＩＮがローレベルのときに、低電位ＶＩＬの信号Ｓ１をレベルシフト部４に出力する。このように、入力バッファ１０１は、入力信号ＶＩＮと同相の信号Ｓ１を出力する。
【００２６】
レベルシフト部４は、入力側電源から高電位ＶＩＨと低電位ＶＩＬとが供給され、出力側電源から高電位ＶＯＨと低電位ＶＯＬとが供給される。レベルシフト部４は、入力バッファ１０１から出力された信号Ｓ１を受け、信号Ｓ１と同相であり、かつ、信号Ｓ１のレベルを変換させた信号Ｓ２を出力する。なお、レベルシフト部４は、入力側電源から高電位ＶＩＨのみが供給されてもよい。
【００２７】
具体的には、レベルシフト部４は、入力バッファ１０１から受けた信号Ｓ１がハイレベルである場合、高電位ＶＯＨの信号Ｓ２を出力し、信号Ｓ１がローレベルである場合、低電位ＶＯＬの信号Ｓ２を出力する。
【００２８】
このように、レベルシフト部４は、入力バッファ１０１から出力される信号Ｓ１と同相の信号Ｓ２を出力する。つまり、レベルシフト部４は、入力信号ＶＩＮと同相であり、かつ、レベルが変換された信号Ｓ２を出力する。
【００２９】
出力バッファ５は、レベルシフト部４から出力された信号Ｓ２を受け、信号Ｓ２と同相の信号を出力信号ＶＯＵＴとして出力する。つまり、出力バッファ５は、入力信号ＶＩＮと同相の信号を出力信号ＶＯＵＴとして出力する。出力バッファ５は、出力電流が負荷を駆動するのに必要な電流となるように、出力信号ＶＯＵＴの電流を増幅する。
【００３０】
このように、インターフェース回路１００ａは、入力信号ＶＩＮと同相の出力信号ＶＯＵＴを出力する。そのため、インターフェース回路１００ａは、たとえば、ハイレベルが３．３Ｖであり、ローレベルがインアクティブに相当するＧＮＤ電位であるハイアクティブの信号を入力信号ＶＩＮとしてデジタルＩＣから受け、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力する回路に適している。
【００３１】
しかしながら、インターフェース回路１００ａは、ハイレベルがインアクティブに相当するＧＮＤ電位であり、ローレベルが−３．３Ｖであるローアクティブの信号を入力信号ＶＩＮとしてデジタルＩＣから受けた場合、入力信号ＶＩＮがインアクティブに相当するＧＮＤ電位であるときに、ハイレベルの出力信号ＶＯＵＴを出力する。そのため、インターフェース回路１００ａは、ローアクティブの信号を入力信号ＶＩＮとして受け、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力する回路に適さない。
【００３２】
比較例２．
図２は、比較例２に係るインターフェース回路１００ｂの構成を示す回路ブロック図である。インターフェース回路１００ｂは、図１に示すインターフェース回路１００ａと比較して、入力バッファ１０１の代わりに入力インバータ１０２を備える点で相違する。
【００３３】
入力インバータ１０２は、入力側電源から高電位ＶＩＨと低電位ＶＩＬとを受け、入力信号ＶＩＮがハイレベルのときに、低電位ＶＩＬの信号Ｓ１をレベルシフト部４に出力し、入力信号ＶＩＮがローレベルのときに、高電位ＶＩＨの信号Ｓ１をレベルシフト部４に出力する。このように、入力インバータ１０２は、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。
【００３４】
比較例１で説明したように、レベルシフト部４は、前段から受けた信号Ｓ１と同相の信号Ｓ２を出力する。同様に、出力バッファ５も、前段から受けた信号Ｓ２と同相の出力信号ＶＯＵＴを出力する。そのため、インターフェース回路１００ｂは、入力信号ＶＩＮに対して極性が反転した出力信号ＶＯＵＴを出力する。
【００３５】
これにより、インターフェース回路１００ｂは、たとえば、ハイレベルがインアクティブに相当するＧＮＤ電位であり、ローレベルが−３．３Ｖであるローアクティブの制御信号を入力信号ＶＩＮとしてデジタルＩＣから受け、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力する回路には適している。
【００３６】
しかしながら、インターフェース回路１００ｂは、ハイレベルが３．３Ｖであり、ローレベルがインアクティブに相当するＧＮＤ電位であるハイアクティブの信号を入力信号ＶＩＮとしてデジタルＩＣから受けた場合、入力信号ＶＩＮがインアクティブに相当するＧＮＤ電位であるときに、ハイレベルの出力信号ＶＯＵＴを出力する。そのため、インターフェース回路１００ｂは、ハイアクティブの信号を入力信号ＶＩＮとして受け、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力する回路に適さない。
【００３７】
このように、比較例１，２では、ユーザは、ハイアクティブの制御信号によって動作する被制御素子に出力信号ＶＯＵＴを出力するインターフェース回路として、入力信号ＶＩＮがハイアクティブかローアクティブかに応じて（つまり、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）であるかに応じて）、インターフェース回路１００ａとインターフェース回路１００ｂとを使い分ける必要がある。
【００３８】
これに対し、本発明の実施の形態に係るインターフェース回路は、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず、使用可能である。以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰返さない。
【００３９】
実施の形態１．
（インターフェース回路の構成）
図３および図４は、実施の形態１に係るインターフェース回路１０ａの構成を示す回路ブロック図である。図３は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であるハイアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。図４は、ハイレベルがインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であり、ローレベルが負電位であるローアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。インターフェース回路１０ａ自体の構成は図３および図４で同一である。
【００４０】
インターフェース回路１０ａは、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、ハイアクティブの出力信号ＶＯＵＴを出力する回路である。そのため、インターフェース回路１０ａは、ハイアクティブの制御信号によって動作する被制御素子へ出力信号ＶＯＵＴを出力する回路に適用することができる。
【００４１】
図３および図４に示されるように、インターフェース回路１０ａは、図１に示すインターフェース回路１００ａまたは図２に示すインターフェース回路１００ｂと比較して、入力バッファ１０１または入力インバータ１０２の代わりに極性制御部１ａを備える点で相違する。
【００４２】
極性制御部１ａは、インアクティブに相当する基準電位であるＧＮＤ電位（第１の基準電位）が入力信号ＶＩＮのハイレベルおよびローレベルのいずれに相当するかに応じて、出力する信号Ｓ１を入力信号ＶＩＮと同相にするか、出力する信号Ｓ１の極性を入力信号ＶＩＮに対して反転させるかを制御する。具体的には、極性制御部１ａは、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１の極性を入力信号ＶＩＮのレベルに対して反転させる。
【００４３】
極性制御部１ａは、その内部構成として、たとえば、電圧検知部２ａと切替部３ａとを含む。
【００４４】
電圧検知部２ａは、インアクティブに相当する基準電位であるＧＮＤ電位を受けるとともに、入力側電源から高電位ＶＩＨを受け、両電位を比較する。電圧検知部２ａは、高電位ＶＩＨとＧＮＤ電位との差分が閾値よりも小さい場合、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を切替部３ａに出力し、高電位ＶＩＨとＧＮＤ電位との差分が閾値以上である場合、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を切替部３ａに出力する。
【００４５】
切替部３ａは、入力信号ＶＩＮを受け、電圧検知部２ａからの検知信号に応じて、信号Ｓ１を入力信号ＶＩＮと同相とするか反転させるかを切り替える。
【００４６】
具体的には、切替部３ａは、低電位ＶＩＬがＧＮＤ電位であることを検知信号が示す場合、入力信号ＶＩＮと同相である信号Ｓ１をレベルシフト部４に出力し、高電位ＶＩＨがＧＮＤ電位であることを検知信号が示す場合、入力信号ＶＩＮに対して極性を反転させた信号Ｓ１をレベルシフト部４に出力する。切替部３ａは、入力側電源から高電位ＶＩＨと低電位ＶＩＬとを受け、高電位ＶＩＨをハイレベルとし、低電位ＶＩＬをローレベルとする信号Ｓ１を出力する。
【００４７】
切替部３ａから出力された信号Ｓ１を受けたレベルシフト部４は、比較例１，２と同様に、受けた信号Ｓ１と同相であり、かつ、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする信号Ｓ２を出力する。
【００４８】
ここで、高電位ＶＯＨは、インターフェース回路１０ａからの出力信号ＶＯＵＴを受ける被制御素子において、駆動状態に制御されるアクティブの状態の電位である。一方、低電位ＶＯＬは、被制御素子において駆動状態とならない電位（たとえば、ＧＮＤ電位）である。そのため、レベルシフト部４から出力された信号を受けた出力バッファ５は、ハイアクティブの出力信号ＶＯＵＴを出力する。
【００４９】
図３に示されるように、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当するＧＮＤ電位であるハイアクティブの入力信号ＶＩＮを受ける場合、電圧検知部２ａは、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を出力する。そのため、切替部３ａは、入力信号ＶＩＮと同相の信号Ｓ１を出力する。レベルシフト部４および出力バッファ５は、切替部３ａから出力された信号Ｓ１と同じ極性の信号を出力する。そのため、入力信号ＶＩＮと出力信号ＶＯＵＴとは同相となる。
【００５０】
一方、図４に示されるように、ハイレベル（高電位ＶＩＨ）がインアクティブに相当するＧＮＤ電位であり、ローレベル（低電位ＶＩＬ）が負電位であるローアクティブの入力信号ＶＩＮを受ける場合、電圧検知部２ａは、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を出力する。そのため、切替部３ａは、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。レベルシフト部４および出力バッファ５は、切替部３ａから出力された信号Ｓ１と同相の信号を出力する。そのため、出力信号ＶＯＵＴの極性は、入力信号ＶＩＮに対して反転する。
【００５１】
このように、インターフェース回路１０ａは、高電位ＶＩＨ（第１の電位）をハイレベルとし、低電位ＶＩＬ（第２の電位）をローレベルとする入力信号ＶＩＮ（第１の信号）を受け、高電位ＶＯＨ（第３の電位）をハイレベルとし、低電位ＶＯＬ（第４の電位）をローレベルとする出力信号ＶＯＵＴ（第２の信号）を出力する。
【００５２】
インターフェース回路１０ａは、高電位ＶＩＨおよび低電位ＶＩＬのいずれがインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）であるかに応じて、出力信号ＶＯＵＴを入力信号ＶＩＮと同相にするか、出力信号ＶＯＵＴの極性を入力信号ＶＩＮに対して反転させるかを制御する極性制御部１ａを備える。
【００５３】
これにより、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず（つまり、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがインアクティブに相当するＧＮＤ電位であるかにかかわらず）、入力信号ＶＩＮがＧＮＤ電位のときには、出力信号ＶＯＵＴをハイレベルおよびローレベルの一方とし、入力信号ＶＩＮがＧＮＤ電位ではないときには、出力信号ＶＯＵＴをハイレベルおよびローレベルの他方とすることができる。その結果、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず、所望の出力信号ＶＯＵＴを出力することができる。
【００５４】
特に、実施の形態１では、極性制御部１ａは、低電位ＶＩＬがインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）である場合、入力信号ＶＩＮと同相である信号Ｓ１（第３の信号）を出力し、高電位ＶＩＨが当該基準電位（たとえば、ＧＮＤ電位）である場合、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。
【００５５】
さらに、インターフェース回路１０ａは、信号Ｓ１を受け、信号Ｓ１と同相であり、かつ、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする信号Ｓ２（第２の信号）を出力するレベルシフト部４と、信号Ｓ２を電流増幅して出力信号ＶＯＵＴを出力する出力バッファ５とを備える。
【００５６】
これにより、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず、ハイアクティブの出力信号ＶＯＵＴを出力することができる。
【００５７】
（インターフェース回路の実施例）
（極性制御部の回路構成）
図５は、インターフェース回路１０ａの実施例を示す回路図である。図５に示されるように、極性制御部１ａは、たとえば、２つの入力端子２０１，２０２と、２つの出力端子２０３，２０４と、２つの電源端子２０５，２０６と、２つのＡＮＤ回路２１，２２と、３つのインバータ２４，２５，２６と、ＯＲ回路２３とを含む。
【００５８】
入力端子２０１は、入力信号ＶＩＮを受ける。入力端子２０２は、接地され、基準電位であるＧＮＤ電位が印加される。電源端子２０５は、入力側電源の低電位側と接続され、低電位ＶＩＬが印加される。電源端子２０６は、入力側電源の高電位側と接続され、高電位ＶＩＨが印加される。
【００５９】
ＡＮＤ回路２１の一方の入力端子は、入力端子２０１と直接接続される。ＡＮＤ回路２１の他方の入力端子は、インバータ２５を介して入力端子２０２と接続される。
【００６０】
ＡＮＤ回路２２の一方の入力端子は、入力端子２０２と直接接続される。ＡＮＤ回路２２の他方の入力端子は、インバータ２６を介して入力端子２０１と接続される。
【００６１】
ＯＲ回路２３の一方の入力端子は、ＡＮＤ回路２１の出力端子と接続される。ＯＲ回路２３の他方の入力端子は、ＡＮＤ回路２２の出力端子と接続される。ＯＲ回路２３の出力端子は、出力端子２０３と接続される。そのため、ＯＲ回路２３からの信号が極性制御部１ａからの信号Ｓ１として出力される。
【００６２】
インバータ２４の入力端子は、ＯＲ回路２３の出力端子と接続される。インバータ２４の出力端子は、出力端子２０４と接続される。そのため、ＯＲ回路２３からの信号の反転信号が出力端子２０４から出力される。
【００６３】
（極性制御部の動作）
図６は、入力端子２０１と、入力端子２０２と、ＡＮＤ回路２１の出力端子と、ＡＮＤ回路２２の出力端子と、ＯＲ回路２３の出力端子（出力端子２０３）との電位状態の変化を示す信号波形図である。
【００６４】
図６（ａ）は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がＧＮＤ電位の入力信号ＶＩＮを受ける場合を示している。極性制御部１ａの各論理回路は、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬとを受ける。そのため、ＡＮＤ回路２２は、ＧＮＤ電位が印加される入力端子２０２と直接接続される入力端子の電位をローレベルと認識する。これにより、ＡＮＤ回路２２は、常にローレベルの信号を出力する。
【００６５】
一方、ＡＮＤ回路２１は、インバータ２５を介して入力端子２０２と接続される入力端子の電位をハイレベルと認識する。また、入力端子２０１と直接接続されるＡＮＤ回路２１の入力端子には、入力信号ＶＩＮが入力される。その結果、図６（ａ）に示されるように、ＡＮＤ回路２１は、入力端子２０１に入力される入力信号ＶＩＮと同相の信号を出力する。
【００６６】
これにより、ＯＲ回路２３は、入力端子２０１に入力される入力信号ＶＩＮと同相の信号を信号Ｓ１として出力する。
【００６７】
図６（ｂ）は、ハイレベル（高電位ＶＩＨ）がＧＮＤ電位であり、ローレベル（低電位ＶＩＬ）が負電位である入力信号ＶＩＮを受ける場合を示している。極性制御部１ａの各論理回路は、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬとを受ける。そのため、ＡＮＤ回路２２は、ＧＮＤ電位が印加される入力端子２０２と直接接続された入力端子の電位をハイレベルと認識する。また、インバータ２６を介して入力端子２０１と接続されるＡＮＤ回路２２の入力端子には、入力信号ＶＩＮの反転信号が入力される。そのため、図６（ｂ）に示されるように、ＡＮＤ回路２２は、入力端子２０１に入力される入力信号ＶＩＮの反転信号を出力する。
【００６８】
一方、ＡＮＤ回路２１は、インバータ２５を介して入力端子２０２と接続される入力端子に印加される電位をローレベルと認識する。そのため、ＡＮＤ回路２１は、常にローレベルの信号を出力する。
【００６９】
これにより、ＯＲ回路２３は、入力端子２０１に入力される入力信号ＶＩＮの反転信号を信号Ｓ１として出力する。
【００７０】
このように、図５に示す回路構成を含む極性制御部１ａは、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、入力信号ＶＩＮがＧＮＤ電位の状態のときにローレベルとなり、入力信号ＶＩＮがＧＮＤ電位ではない状態のときにハイレベルとなる信号Ｓ１を出力端子２０３から出力することができる。
【００７１】
（レベルシフト部の回路構成）
図５に示されるように、レベルシフト部４は、２つの入力端子４０１，４０２と、出力端子４０３と、３つの電源端子４０４〜４０６と、４つのＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ：P-channel  type  Metal  Oxide  Semiconductor  Field  Effect  Transistor（Ｐ型電界効果トランジスタ））Ｍ４１，Ｍ４２，Ｍ４３，Ｍ４４と、４つのＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ：N-channel  type  Metal  Oxide  Semiconductor  Field  Effect  Transistor（Ｎ型電界効果トランジスタ））Ｍ４５，Ｍ４６，Ｍ４７，Ｍ４８とを含む。
【００７２】
入力端子４０１は極性制御部１ａの出力端子２０３に接続され、入力端子４０２は極性制御部１ａの出力端子２０４に接続される。
【００７３】
電源端子４０５は、入力側電源の高電位側と接続され、高電位ＶＩＨが印加される。電源端子４０６は、出力側電源の高電位側と接続され、高電位ＶＯＨが印加される。電源端子４０４は、出力側電源の低電位側と接続され、低電位ＶＯＬが印加される。
【００７４】
ＰＭＯＳトランジスタＭ４１およびＰＭＯＳトランジスタＭ４２のソースは、電源端子４０５（高電位ＶＩＨ）に接続される。ＰＭＯＳトランジスタＭ４１のゲートは、入力端子４０１に接続され、ＰＭＯＳトランジスタＭ４２のゲートは、入力端子４０２に接続される。
【００７５】
ＮＭＯＳトランジスタＭ４５およびＮＭＯＳトランジスタＭ４６のソースは、電源端子４０４（低電位ＶＯＬ）に接続される。ＮＭＯＳトランジスタＭ４５およびＮＭＯＳトランジスタＭ４６の一方のゲートは、ＮＭＯＳトランジスタＭ４５およびＮＭＯＳトランジスタＭ４６の他方のドレインにそれぞれ接続される。すなわち、ＮＭＯＳトランジスタＭ４５およびＮＭＯＳトランジスタＭ４６は、クロスカップル接続される。
【００７６】
ＰＭＯＳトランジスタＭ４１およびＮＭＯＳトランジスタＭ４５のドレイン同士が接続され、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４６のドレイン同士が接続される。
【００７７】
ＰＭＯＳトランジスタＭ４３およびＰＭＯＳトランジスタＭ４４のソースは、電源端子４０６（高電位ＶＯＨ）に接続される。ＰＭＯＳトランジスタＭ４３およびＰＭＯＳトランジスタＭ４４の一方のゲートは、ＰＭＯＳトランジスタＭ４３およびＰＭＯＳトランジスタＭ４４の他方のドレインにそれぞれ接続される。すなわち、ＰＭＯＳトランジスタＭ４３およびＰＭＯＳトランジスタＭ４４は、クロスカップル接続される。
【００７８】
ＮＭＯＳトランジスタＭ４７およびＮＭＯＳトランジスタＭ４８のソースは、電源端子４０４（低電位ＶＯＬ）に接続される。ＮＭＯＳトランジスタＭ４７のゲートは、ＰＭＯＳトランジスタＭ４１およびＮＭＯＳトランジスタＭ４５のドレインに接続され、ＮＭＯＳトランジスタＭ４８のゲートは、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４６のドレインに接続される。
【００７９】
ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレイン同士が接続され、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレイン同士が接続される。また、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインが出力端子４０３に接続される。
【００８０】
（レベルシフト部の動作：Ｓ１がハイレベルの場合）
図５に示す回路構成を有するレベルシフト部４の動作について説明する。まず、出力端子２０３から出力される信号Ｓ１がハイレベル（高電位ＶＩＨ）である場合について説明する。この場合、入力端子４０１は、高電位ＶＩＨの信号を受け、入力端子４０２は、低電位ＶＩＬの信号を受ける。これにより、ＰＭＯＳトランジスタＭ４２のゲートに低電位ＶＩＬが印加され、ＰＭＯＳトランジスタＭ４２のソース−ドレイン間が導通する。
【００８１】
ＰＭＯＳトランジスタＭ４２のソース−ドレイン間が導通すると、ＮＭＯＳトランジスタＭ４８のゲートに高電位ＶＩＨが印加され、ＮＭＯＳトランジスタＭ４８のソース−ドレイン間が導通する。これにより、ＰＭＯＳトランジスタＭ４３のゲートに低電位ＶＯＬが印加され、ＰＭＯＳトランジスタＭ４３のソース−ドレイン間が導通する。その結果、出力端子４０３から高電位ＶＯＨの信号Ｓ２が出力される。
【００８２】
なお、入力端子４０１が受ける信号がハイレベル（高電位ＶＩＨ）である場合、ＰＭＯＳトランジスタＭ４２のソース−ドレイン間が導通するため、ＮＭＯＳトランジスタＭ４５のゲートに高電位ＶＩＨが印加され、ＮＭＯＳトランジスタＭ４５のソース−ドレイン間が導通する。ＰＭＯＳトランジスタＭ４１のゲートには高電位ＶＩＨが印加されるため、ＰＭＯＳトランジスタＭ４１のソース−ドレイン間は導通しない。そのため、ＰＭＯＳトランジスタＭ４１およびＮＭＯＳトランジスタＭ４５のドレインの電位は低電位ＶＯＬの状態を維持する。
【００８３】
また、ＮＭＯＳトランジスタＭ４５のドレインと接続されたＮＭＯＳトランジスタＭ４６のゲートに低電位ＶＯＬが印加されるため、ＮＭＯＳトランジスタＭ４６のソース−ドレイン間は導通しない。上述したように、ＰＭＯＳトランジスタＭ４２のソース−ドレイン間が導通しているため、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４６のドレインの電位は高電位ＶＩＨの状態を維持する。
【００８４】
また、ＮＭＯＳトランジスタＭ４５のドレインと接続されたＮＭＯＳトランジスタＭ４７のゲートにも低電位ＶＯＬが印加されるため、ＮＭＯＳトランジスタＭ４７のソース−ドレイン間は導通しない。上述したように、ＰＭＯＳトランジスタＭ４３のソース−ドレイン間が導通しているため、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は高電位ＶＯＨの状態を維持する。
【００８５】
また、ＰＭＯＳトランジスタＭ４３のソース−ドレイン間が導通するため、ＰＭＯＳトランジスタＭ４４のゲートに高電位ＶＩＨが印加され、ＰＭＯＳトランジスタＭ４４のソース−ドレイン間が導通しない。上述したように、ＮＭＯＳトランジスタＭ４８のソース−ドレイン間が導通しているため、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインの電位は低電位ＶＯＬの状態を維持する。
【００８６】
このように、出力端子２０３から出力される信号Ｓ１がハイレベルである場合（つまり、入力端子４０１がハイレベルの信号を受ける場合）、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は高電位ＶＯＨの状態を維持するため、当該ドレインに接続された出力端子４０３から高電位ＶＯＨの信号Ｓ２が出力される。
【００８７】
（レベルシフト部の動作：Ｓ１がローレベルの場合）
次に、出力端子２０３から出力される信号がローレベル（低電位ＶＩＬ）である場合について説明する。この場合、入力端子４０１は、低電位ＶＩＬの信号を受け、入力端子４０２は、高電位ＶＩＨを信号を受ける。そのため、ＰＭＯＳトランジスタＭ４１のゲートに低電位ＶＩＬが印加され、ＰＭＯＳトランジスタＭ４１のソース−ドレイン間が導通する。
【００８８】
ＰＭＯＳトランジスタＭ４１のソース−ドレイン間が導通すると、ＮＭＯＳトランジスタＭ４７のゲートに高電位ＶＩＨが印加され、ＮＭＯＳトランジスタＭ４７のソース−ドレイン間が導通する。これにより、出力端子４０３から低電位ＶＯＬの信号Ｓ２が出力される。
【００８９】
なお、ＰＭＯＳトランジスタＭ４１のソース−ドレイン間が導通するため、ＮＭＯＳトランジスタＭ４６のゲートにも高電位ＶＩＨが印加され、ＮＭＯＳトランジスタＭ４６のソース−ドレイン間が導通する。また、出力端子２０３から出力される信号Ｓ１が低電位ＶＩＬである場合、出力端子２０４から出力される信号が高電位ＶＩＨとなるため、出力端子２０４にゲートが接続されたＰＭＯＳトランジスタＭ４２のソース−ドレイン間が導通しない。そのため、ＰＭＯＳトランジスタＭ４２およびＮＭＯＳトランジスタＭ４６のドレインの電位は低電位ＶＯＬの状態を維持する。
【００９０】
また、ＮＭＯＳトランジスタＭ４６のドレインの電位が低電位ＶＯＬであるため、ＮＭＯＳトランジスタＭ４６のドレインにゲートが接続されたＮＭＯＳトランジスタＭ４５のソース−ドレイン間が導通しない。上述したように、ＰＭＯＳトランジスタＭ４１のソース−ドレイン間は導通するため、ＰＭＯＳトランジスタＭ４１およびＮＭＯＳトランジスタＭ４５のドレインの電位は高電位ＶＩＨの状態を維持する。
【００９１】
また、ＮＭＯＳトランジスタＭ４６のドレイン（低電位ＶＯＬ）にゲートが接続されたＮＭＯＳトランジスタＭ４８のソース−ドレイン間も導通しない。また、上述したように、ＮＭＯＳトランジスタＭ４７のソース−ドレイン間が導通するため、ＰＭＯＳトランジスタＭ４４のゲートに低電位ＶＯＬが印加され、ＰＭＯＳトランジスタＭ４４のソース−ドレイン間が導通する。そのため、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインの電位は高電位ＶＯＨの状態を維持する。
【００９２】
また、ＰＭＯＳトランジスタＭ４４のドレインの電位が高電位ＶＯＨであるため、ＰＭＯＳトランジスタＭ４４のドレインにゲートが接続されたＰＭＯＳトランジスタＭ４３のソース−ドレイン間が導通しない。上述したように、ＮＭＯＳトランジスタＭ４７のソース−ドレイン間は導通するため、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は低電位ＶＯＬの状態を維持する。
【００９３】
このように、出力端子２０３から出力される信号Ｓ１がローレベルである場合（つまり、入力端子４０１がローレベルの信号を受ける場合）、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は低電位ＶＯＬの状態を維持するため、当該ドレインに接続された出力端子４０３から低電位ＶＯＬの信号Ｓ２が出力される。
【００９４】
以上のように、レベルシフト部４は、ハイレベルの信号Ｓ１を受けるとき、出力端子４０３から高電位ＶＯＨの信号Ｓ２を出力し、ローレベルの信号Ｓ１を受けるとき、出力端子４０３が低電位ＶＯＬの信号Ｓ２を出力する。すなわち、レベルシフト部４は、入力端子４０１に入力された信号Ｓ１と同相であり、ハイレベルを高電位ＶＯＨに、ローレベルを低電位ＶＯＬにシフトさせた信号Ｓ２を出力する。
【００９５】
（出力バッファの回路構成）
出力バッファ５は、レベルシフト部４からの信号Ｓ２が入力される入力端子５０１と、出力端子５０２と、２つの電源端子５０３，５０４と、偶数段のＣＭＯＳインバータ５−１〜５−ｎ（ｎは正の偶数）とを含む。
【００９６】
電源端子５０３は、出力側電源の低電位側と接続され、低電位ＶＯＬが印加される。電源端子５０４は、出力側電源の高電位側と接続され、高電位ＶＯＨが印加される。
【００９７】
ＣＭＯＳインバータ５−１〜５−ｎは、インターフェース回路１０ａの後段の負荷を駆動するために必要な電流となるように、レベルシフト部４からの信号Ｓ２を電流増幅したうえで、出力信号ＶＯＵＴを出力端子５０２から出力する。
【００９８】
このように、図５に示すインターフェース回路１０ａの実施例では、極性制御部１ａは、低電位ＶＩＬがＧＮＤ電位である場合、入力信号ＶＩＮと同相の信号Ｓ１を出力し、高電位ＶＩＨがＧＮＤ電位である場合、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。そして、レベルシフト部４は、信号Ｓ１と同相の信号Ｓ２を出力する。出力バッファ５は、信号Ｓ２と同相の出力信号ＶＯＵＴを出力する。これにより、インターフェース回路１０ａは、インアクティブに相当する基準電位であるＧＮＤ電位が入力信号ＶＩＮのハイレベルおよびローレベルのいずれに相当するかにかかわらず、ハイアクティブの出力信号ＶＯＵＴを出力することができる。
【００９９】
実施の形態２．
（インターフェース回路の構成）
図７および図８は、実施の形態２に係るインターフェース回路１０ｂの構成を示す回路ブロック図である。図７は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であるハイアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。図８は、ハイレベルがＧＮＤ電位であり、ローレベルが負電位であるローアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。インターフェース回路１０ｂ自体の構成は図７および図８において同一である。
【０１００】
インターフェース回路１０ｂは、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、ローアクティブの出力信号ＶＯＵＴを出力する回路である。そのため、インターフェース回路１０ｂは、ローアクティブの制御信号によって動作する被制御素子へ出力信号ＶＯＵＴを出力する回路に適用することができる。
【０１０１】
図７および図８に示されるように、インターフェース回路１０ｂは、図３および図４に示すインターフェース回路１０ａと比較して、極性制御部１ａの代わりに極性制御部１ｂを備える点で相違する。
【０１０２】
極性制御部１ｂは、インアクティブに相当する基準電位であるＧＮＤ電位が入力信号ＶＩＮのハイレベルおよびローレベルのいずれに相当するかに応じて、出力する信号Ｓ１を入力信号ＶＩＮと同相にするか、出力する信号Ｓ１の極性を入力信号ＶＩＮに対して反転させるかを制御する。具体的には、極性制御部１ｂは、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１の極性を入力信号ＶＩＮに対して反転させる。
【０１０３】
極性制御部１ｂは、その内部構成として、たとえば、電圧検知部２ｂと切替部３ｂとを含む。
【０１０４】
電圧検知部２ｂは、インアクティブに相当する基準電位であるＧＮＤ電位を受けるとともに、入力側電源から低電位ＶＩＬを受け、両電位を比較する。電圧検知部２ｂは、低電位ＶＩＬとＧＮＤ電位との差分が閾値よりも小さい場合、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を切替部３ｂに出力し、低電位ＶＩＬとＧＮＤ電位との差分が閾値以上である場合、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を切替部３ｂに出力する。
【０１０５】
切替部３ｂは、入力信号ＶＩＮを受け、電圧検知部２ｂからの検知信号に応じて、信号Ｓ１を入力信号ＶＩＮと同相とするか反転させるかを切り替える。
【０１０６】
具体的には、切替部３ｂは、高電位ＶＩＨがＧＮＤ電位であることを検知信号が示す場合、入力信号ＶＩＮと同相である信号Ｓ１をレベルシフト部４に出力し、低電位ＶＩＬがＧＮＤ電位であることを検知信号が示す場合、入力信号ＶＩＮに対して極性を反転させた信号Ｓ１をレベルシフト部４に出力する。切替部３ｂは、入力側電源から高電位ＶＩＨと低電位ＶＩＬとを受け、信号Ｓ１のハイレベルを高電位ＶＩＨとし、ローレベルを低電位ＶＩＬとする。
【０１０７】
切替部３ｂから出力された信号Ｓ１を受けたレベルシフト部４は、実施の形態１と同様に、受けた信号Ｓ１と同相であり、かつ、高電位ＶＯＨをハイレベルとし、低電位ＶＯＬをローレベルとする信号Ｓ２を出力する。
【０１０８】
ここで、低電位ＶＯＬは、インターフェース回路１０ｂからの出力信号ＶＯＵＴを受ける被制御素子において、駆動状態に制御されるアクティブの状態の電位である。一方、高電位ＶＯＨは、被制御素子において駆動状態とならない電位（たとえば、ＧＮＤ電位）である。そのため、レベルシフト部４から出力された信号を受けた出力バッファ５は、ローアクティブの出力信号ＶＯＵＴを出力する。
【０１０９】
図７に示されるように、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当するＧＮＤ電位であるハイアクティブの入力信号ＶＩＮを受けた場合、電圧検知部２ｂは、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を出力する。そのため、切替部３ｂは、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する。レベルシフト部４および出力バッファ５は、切替部３ｂから出力された信号Ｓ１と同相の信号を出力する。そのため、出力信号ＶＯＵＴの極性は、入力信号ＶＩＮに対して反転する。
【０１１０】
一方、図８に示されるように、ハイレベル（高電位ＶＩＨ）がインアクティブに相当するＧＮＤ電位であり、ローレベル（低電位ＶＩＬ）が負電位であるローアクティブの入力信号ＶＩＮを受けた場合、電圧検知部２ｂは、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を出力する。そのため、切替部３ｂは、入力信号ＶＩＮと同相の信号Ｓ１を出力する。レベルシフト部４および出力バッファ５は、切替部３ｂから出力された信号Ｓ１と同相の信号を出力する。そのため、入力信号ＶＩＮと出力信号ＶＯＵＴとは同相となる。
【０１１１】
このように、インターフェース回路１０ｂは、高電位ＶＩＨがインアクティブに相当する基準電位（たとえば、ＧＮＤ電位）である場合、入力信号ＶＩＮと同相である信号Ｓ１を出力し、低電位ＶＩＬがＧＮＤ電位である場合、入力信号ＶＩＮに対して極性が反転した信号Ｓ１を出力する極性制御部１ｂを備える。レベルシフト部４および出力バッファ５は、信号Ｓ１と同相の信号を出力する。
【０１１２】
これにより、入力信号ＶＩＮがハイアクティブかローアクティブかにかかわらず（つまり、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがインアクティブに相当するＧＮＤ電位であるかにかかわらず）、ローアクティブの出力信号ＶＯＵＴを出力することができる。
【０１１３】
（インターフェース回路の実施例）
（極性制御部の回路構成）
図９は、インターフェース回路１０ｂの実施例を示す回路図である。図９に示す実施例のインターフェース回路１０ｂは、図５に示す実施例のインターフェース回路１０ａと比較して、極性制御部１ａの代わりに極性制御部１ｂを備える点で相違する。
【０１１４】
図９に示す極性制御部１ｂの実施例は、図５に示す極性制御部１ａの実施例と比較して、インバータ２５の代わりにインバータ２７を備える点でのみ相違する。
【０１１５】
具体的には、ＡＮＤ回路２１の２つの入力端子は、それぞれ入力端子２０１，２０２に直接接続される。ＡＮＤ回路２２の一方の入力端子は、インバータ２７を介して入力端子２０２と接続され、ＡＮＤ回路２２の他方の入力端子は、インバータ２６を介して入力端子２０１と接続される。
【０１１６】
（極性制御部の動作）
図１０は、図９に示す極性制御部１ｂの実施例における、入力端子２０１と、入力端子２０２と、ＡＮＤ回路２１の出力端子と、ＡＮＤ回路２２の出力端子と、ＯＲ回路２３の出力端子（出力端子２０３）との電位状態の変化を示す信号波形図である。
【０１１７】
図１０（ａ）は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がＧＮＤ電位の入力信号ＶＩＮを受ける場合を示している。極性制御部１ｂの各論理回路は、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬとを受ける。そのため、ＡＮＤ回路２１は、ＧＮＤ電位が入力される入力端子２０２と直接接続される入力端子の電位をローレベルと認識する。これにより、ＡＮＤ回路２１は、常にローレベルの信号を出力する。
【０１１８】
一方、ＡＮＤ回路２２は、インバータ２７を介して入力端子２０２と接続される入力端子の電位をハイレベルと認識する。また、入力端子２０１とインバータ２６を介して接続されるＡＮＤ回路２２の入力端子には、入力信号ＶＩＮの反転信号が入力される。そのため、図１０（ａ）に示されるように、ＡＮＤ回路２２は、入力端子２０１に入力される入力信号ＶＩＮの反転信号を出力する。
【０１１９】
これにより、ＯＲ回路２３は、入力端子２０１に入力される入力信号ＶＩＮの反転信号を信号Ｓ１として出力する。
【０１２０】
図１０（ｂ）は、ハイレベル（高電位ＶＩＨ）がＧＮＤ電位であり、ローレベル（低電位ＶＩＬ）が負電位である入力信号ＶＩＮを受ける場合を示している。極性制御部１ｂの各論理回路は、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬとを受ける。そのため、ＡＮＤ回路２１は、ＧＮＤ電位が印加される入力端子２０２と直接接続された入力端子の電位をハイレベルと認識する。また、入力端子２０１と直接接続されるＡＮＤ回路２１の入力端子には、入力信号ＶＩＮが入力される。そのため、図１０（ｂ）に示されるように、ＡＮＤ回路２１は、入力端子２０１に入力される入力信号ＶＩＮと同相の信号を信号Ｓ１として出力する。
【０１２１】
一方、ＡＮＤ回路２２は、インバータ２７を介して入力端子２０２と接続される入力端子の電位をローレベルと認識する。そのため、ＡＮＤ回路２２は、常にローレベルの信号を出力する。
【０１２２】
これにより、ＯＲ回路２３は、入力端子２０１に入力される入力信号ＶＩＮと同相の信号を信号Ｓ１として出力する。
【０１２３】
このように、図９に示す回路構成を含む極性制御部１ｂは、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、入力信号ＶＩＮがＧＮＤ電位の状態のときにハイレベルとなり、入力信号ＶＩＮがＧＮＤ電位ではない状態のときにローレベルとなる信号を出力端子２０３から出力することができる。
【０１２４】
図９に示すレベルシフト部４は、図５に示す回路構成と同じであり、信号Ｓ１と同相の信号Ｓ２を出力する。図９に示す出力バッファ５も、図５に示す回路構成と同じであり、信号Ｓ２と同相の出力信号ＶＯＵＴを出力する。これにより、インターフェース回路１０ｂは、インアクティブに相当する基準電位であるＧＮＤ電位が入力信号ＶＩＮのハイレベルおよびローレベルのいずれに相当するかにかかわらず、ローアクティブの出力信号ＶＯＵＴを出力することができる。
【０１２５】
実施の形態３．
（インターフェース回路の構成）
上記の実施の形態１に係るインターフェース回路１０ａは、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬを受けて動作する。これに対し、実施の形態３に係るインターフェース回路は、入力側電源から高電位ＶＩＨを受け、高電位ＶＩＨから低電位ＶＩＬに相当する電位を内部で生成する。そのため、入力側電源から低電位ＶＩＬを受ける必要がない。
【０１２６】
図１１および図１２は、実施の形態３に係るインターフェース回路１０ｃの構成を示す回路ブロック図である。図１１は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であるハイアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。図１２は、ハイレベルがＧＮＤ電位であり、ローレベルが負電位であるローアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。インターフェース回路１０ｃ自体の構成は図１１および図１２において同一である。
【０１２７】
インターフェース回路１０ｃは、実施の形態１のインターフェース回路１０ａと同様に、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、ハイアクティブの出力信号ＶＯＵＴを出力する回路である。そのため、インターフェース回路１０ｃは、ハイアクティブの制御信号によって動作する被制御素子へ出力信号ＶＯＵＴを出力する回路に適用することができる。
【０１２８】
図１１および図１２に示されるように、インターフェース回路１０ｃは、図３および図４に示すインターフェース回路１０ａと比較して、入力側電源から低電位ＶＩＬを受けることなく、かつ、電圧生成部６ａを備える点で相違する。
【０１２９】
電圧生成部６ａは、高電位ＶＩＨから所定の電圧ΔＶだけ下がった電位ＶＩＬ_ＩＮＴを生成し、生成した電位ＶＩＬ_ＩＮＴを低電位側の電位として極性制御部１ａおよびレベルシフト部４に出力する。
【０１３０】
電圧ΔＶは、入力信号ＶＩＮの高電位ＶＩＨと低電位ＶＩＬとの差（ＶＩＨ−ＶＩＬ）と同程度であり、電位ＶＩＬ_ＩＮＴを低電位側の電位として受けた極性制御部１ａおよびレベルシフト部４において十分にスイッチングが可能となる電圧が設定される。
【０１３１】
上記の構成により、インターフェース回路１０ｃには高電位ＶＩＨを入力し、低電位ＶＩＬを入力する必要がない。そのため、インターフェース回路１０ｃの端子数を削減することができ、インターフェース回路１０ｃを構成する基板を小型化することができる。
【０１３２】
（インターフェース回路の実施例）
図１３は、実施の形態３に係るインターフェース回路１０ｃの実施例を示す回路図である。図１３に示すインターフェース回路１０ｃの実施例は、図５に示すインターフェース回路１０ａの実施例と比較して、電圧生成部６ａを備える点で相違する。
【０１３３】
電圧生成部６ａは、反転入力端子６１と、第１の非反転入力端子６２と、第２の非反転入力端子６４と、出力端子６３と、抵抗Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４と、オペアンプ６０とを備える非反転増幅器である。
【０１３４】
反転入力端子６１は接地され、ＧＮＤ電位が印加される。第１の非反転入力端子６２には、定電位−ＶＲＥＦ（第２の基準電位）が印加される。第２の非反転入力端子６４には、入力側電源の高電位ＶＩＨが印加される。
【０１３５】
抵抗Ｒ６１は、反転入力端子６１とオペアンプの反転入力端子との間に接続される。抵抗Ｒ６２は、一方の端子がオペアンプの反転入力端子に接続され、他方の端子が出力端子６３とオペアンプの出力端子とに接続される。抵抗Ｒ６３は、第１の非反転入力端子６２とオペアンプの非反転入力端子との間に接続される。抵抗Ｒ６４は、第２の非反転入力端子６４とオペアンプの非反転入力端子との間に接続される。
【０１３６】
上記の構成によれば、オペアンプの非反転入力端子には、高電位ＶＩＨと第２の基準電位（−ＶＲＥＦ）との間の電圧を抵抗Ｒ６３と抵抗Ｒ６４とで分圧した電位Ｖ＋が入力される。非反転増幅器として機能する電圧生成部６ａは、
ＶＯ＝Ｖ＋×（１＋（Ｒ６２の抵抗値）／（Ｒ６１の抵抗値））
の式で示される電位ＶＯを出力端子６３から出力する。
【０１３７】
出力端子６３の電位が低電位ＶＩＬと同程度になるように、抵抗Ｒ６１、抵抗Ｒ６２、抵抗Ｒ６３、抵抗Ｒ６４の抵抗値および定電位−ＶＲＥＦが適宜設定される。
【０１３８】
実施の形態４．
（インターフェース回路の構成）
上記の実施の形態２に係るインターフェース回路１０ｂは、入力側電源から高電位ＶＩＨおよび低電位ＶＩＬを受けて動作する。これに対し、実施の形態４に係るインターフェース回路は、入力側電源から低電位ＶＩＬを受け、低電位ＶＩＬから高電位ＶＩＨ_ＩＮＴを内部で生成する。そのため、入力側電源から高電位ＶＩＨを受ける必要がない。
【０１３９】
図１４および図１５は、実施の形態４に係るインターフェース回路１０ｄの構成を示す回路ブロック図である。図１４は、ハイレベル（高電位ＶＩＨ）が正電位であり、ローレベル（低電位ＶＩＬ）がインアクティブに相当する基準電位（ここでは、ＧＮＤ電位）であるハイアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。図１５は、ハイレベルがＧＮＤ電位であり、ローレベルが負電位であるローアクティブの信号を入力信号ＶＩＮとして受けた場合を示す。インターフェース回路１０ｂ自体の構成は図１４および図１５において同一である。
【０１４０】
インターフェース回路１０ｄは、実施の形態２のインターフェース回路１０ｂと同様に、入力信号ＶＩＮのハイレベルおよびローレベルのいずれがＧＮＤ電位であるかにかかわらず、ローアクティブの出力信号ＶＯＵＴを出力する回路である。そのため、インターフェース回路１０ｄは、ローアクティブの制御信号によって動作する被制御素子へ出力信号ＶＯＵＴを出力する回路に適用することができる。
【０１４１】
図１４および図１５に示されるように、インターフェース回路１０ｄは、図７および図８に示すインターフェース回路１０ｂと比較して、入力側電源から高電位ＶＩＨを受けることなく、かつ、電圧生成部６ｂを備える点で相違する。
【０１４２】
電圧生成部６ｂは、低電位ＶＩＬから所定の電圧ΔＶだけ上がった電位ＶＩＨ_ＩＮＴを生成し、生成した電位ＶＩＨ_ＩＮＴを高電位側の電位として極性制御部１ｂおよびレベルシフト部４に出力する。
【０１４３】
電圧ΔＶは、入力信号ＶＩＮの高電位ＶＩＨと低電位ＶＩＬとの差（ＶＩＨ−ＶＩＬ）と同程度であり、電位ＶＩＨ＿ＩＮＴを高電位側の電位として受けた極性制御部１ｂおよびレベルシフト部４において十分にスイッチングが可能となる電圧が設定される。
【０１４４】
上記の構成により、インターフェース回路１０ｄには低電位ＶＩＬを入力し、高電位ＶＩＨを入力する必要がない。そのため、インターフェース回路１０ｄの端子数を削減することができ、インターフェース回路１０ｄを構成する基板を小型化することができる。
【０１４５】
（インターフェース回路の実施例）
図１６は、実施の形態４に係るインターフェース回路１０ｄの実施例を示す回路図である。図１６に示すインターフェース回路１０ｄの実施例は、図５に示すインターフェース回路１０ｂの実施例と比較して、電圧生成部６ｂを備える点で相違する。
【０１４６】
図１６に示されるように、電圧生成部６ｂは、たとえば、反転入力端子６１と、第１の非反転入力端子６２と、第２の非反転入力端子６４と、出力端子６３と、抵抗Ｒ６５，Ｒ６６，Ｒ６７，Ｒ６８と、オペアンプ６０とを備える反転増幅器である。
【０１４７】
反転入力端子６１には、定電位−ＶＲＥＦ（第２の基準電位）が印加される。第１の非反転入力端子６２は接地され、ＧＮＤ電位が印加される。第２の非反転入力端子６４には、低電位ＶＩＬが印加される。
【０１４８】
抵抗Ｒ６５は、反転入力端子６１とオペアンプの反転入力端子との間に接続される。抵抗Ｒ６６は、一方の端子がオペアンプの反転入力端子に接続され、他方の端子が出力端子６３とオペアンプの出力端子とに接続される。抵抗Ｒ６７は、第１の非反転入力端子６２とオペアンプの非反転入力端子との間に接続される。抵抗Ｒ６８は、第２の非反転入力端子６４とオペアンプの非反転入力端子との間に接続される。
【０１４９】
上記の構成によれば、オペアンプの非反転入力端子には、低電位ＶＩＬと第１の基準電位（ＧＮＤ）との間の電圧を抵抗Ｒ６７と抵抗Ｒ６８とで分圧した電位Ｖ＋が入力される。反転増幅器として機能する電圧生成部６ｂは、
ＶＯ＝Ｖ＋−（（Ｒ６６の抵抗値）／（Ｒ６５の抵抗値））×（−ＶＲＥＦ−Ｖ＋）
の式で示される電位ＶＯを出力端子６３から出力する。
【０１５０】
出力端子６３の電位が高電位ＶＩＨと同程度になるように、抵抗Ｒ６５、抵抗Ｒ６６、抵抗Ｒ６７、抵抗Ｒ６８の抵抗値および定電位−ＶＲＥＦが適宜設定される。
【０１５１】
変形例．
図３および図４に示す実施の形態１のインターフェース回路１０ａは、電圧検知部２ａの代わりに、図７および図８に示す電圧検知部２ｂを備えていてもよい。逆に、図７および図８に示す実施の形態２のインターフェース回路１０ｂは、電圧検知部２ｂの代わりに、図３および図４に示す電圧検知部２ａを備えていてもよい。
【０１５２】
また、極性制御部１ａは、図５に示す回路構成に限定されるものではない。すなわち、極性制御部１ａは、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮに対して極性が反転するように適宜設計された論理回路（図５と等価な論理回路）により構成されていてもよい。
【０１５３】
同様に、極性制御部１ｂは、図９に示す回路構成に限定されるものではない。すなわち、極性制御部１ｂは、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮに対して極性が反転するように適宜設計された論理回路（図９と等価な論理回路）により構成されていてもよい。
【０１５４】
また、極性制御部１ａは、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮに対して極性が反転するようなプログラムが記憶された記憶部と、当該プログラムを実行するプロセッサとで構成されていてもよい。
【０１５５】
同様に、極性制御部１ｂは、ＧＮＤ電位が入力信号ＶＩＮのハイレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮと同相にし、ＧＮＤ電位が入力信号ＶＩＮのローレベルに相当する場合、出力する信号Ｓ１を入力信号ＶＩＮに対して極性が反転するようなプログラムが記憶された記憶部と、当該プログラムを実行するプロセッサとで構成されていてもよい。
【０１５６】
また、上記の説明では、電圧検知部２ａは、高電位ＶＩＨと基準電位であるＧＮＤ電位とを比較するとした。しかしながら、電圧検知部２ａは、この構成に限定されず、たとえば、高電位ＶＩＨを分圧することで得られた電位とＧＮＤ電位とを比較することで、高電位ＶＩＨと低電位ＶＩＬとのいずれがＧＮＤ電位であるかを検知してもよい。
【０１５７】
同様に、電圧検知部２ｂは、たとえば、低電位ＶＩＬを分圧することで得られた電位とＧＮＤ電位とを比較することで、高電位ＶＩＨと低電位ＶＩＬとのいずれがＧＮＤ電位であるかを検知してもよい。
【０１５８】
また、高電位ＶＩＨと低電位ＶＩＬとの電位差をＶｄとするとき、電圧検知部２ａは、たとえば、高電位ＶＩＨと、ＧＮＤ電位よりＶｄ／２だけ低い電位より高く、ＧＮＤ電位よりＶｄ／２だけ高い電位より低い参照電位とを比較することで、高電位ＶＩＨと低電位ＶＩＬとのいずれがＧＮＤ電位であるかを検知してもよい。この場合、電圧検知部２ａは、高電位ＶＩＨと参照電位との差分がＶｄ／２よりも小さい場合に、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を出力し、高電位ＶＩＨと参照電位との差分がＶｄ／２以上である場合に、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を出力すればよい。
【０１５９】
同様に、電圧検知部２ｂは、たとえば、低電位ＶＩＬと、ＧＮＤ電位よりＶｄ／２だけ低い電位より高く、ＧＮＤ電位よりＶｄ／２だけ高い電位より低い参照電位とを比較することで、高電位ＶＩＨと低電位ＶＩＬとのいずれがＧＮＤ電位であるかを検知してもよい。この場合、電圧検知部２ｂは、低電位ＶＩＬと参照電位との差分がＶｄ／２よりも小さい場合に、低電位ＶＩＬがＧＮＤ電位であることを示す検知信号を出力し、低電位ＶＩＬと参照電位との差分がＶｄ／２以上である場合に、高電位ＶＩＨがＧＮＤ電位であることを示す検知信号を出力すればよい。
【０１６０】
また、レベルシフト部４は、図５に示す回路構成に限定されるものではない。レベルシフト部４は、入力される信号Ｓ１がハイレベルのときに、高電位ＶＯＨの信号Ｓ２を出力し、信号Ｓ１がローレベルのときに、低電位ＶＯＬの信号Ｓ２を出力するように適宜設計された複数の論理回路により構成されていてもよい。
【０１６１】
図１７は、レベルシフト部４の別の回路構成を示す図である。図１７に示すレベルシフト部４は、図５に示すレベルシフト部４と比較して、出力端子４０３が、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインではなく、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインにインバータ４２を介して接続される点で相違する。
【０１６２】
上述したように、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインの電位が高電位ＶＯＨである場合、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は低電位ＶＯＬとなる。また、ＰＭＯＳトランジスタＭ４４およびＮＭＯＳトランジスタＭ４８のドレインの電位が低電位ＶＯＬである場合、ＰＭＯＳトランジスタＭ４３およびＮＭＯＳトランジスタＭ４７のドレインの電位は高電位ＶＯＨとなる。そのため、図１７の回路構成においても、レベルシフト部４は、入力される信号Ｓ１がハイレベルのときに、高電位ＶＯＨの信号Ｓ２を出力し、信号Ｓ１がローレベルのときに、低電位ＶＯＬの信号Ｓ２を出力することができる。
【０１６３】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１６４】
１ａ，１ｂ  極性制御部、２ａ，２ｂ  電圧検知部、３ａ，３ｂ  切替部、４  レベルシフト部、２５〜２７  インバータ、５  出力バッファ、６ａ，６ｂ  電圧生成部、１０ａ〜１０ｄ  インターフェース回路、２１，２２  ＡＮＤ回路、２３  ＯＲ回路、６０  オペアンプ、６１  反転入力端子、６２  第１の非反転入力端子、６３  出力端子、６４  第２の非反転入力端子、Ｍ４１〜Ｍ４４  ＰＭＯＳトランジスタ、Ｍ４５〜Ｍ４８  ＮＭＯＳトランジスタ、Ｒ６１〜Ｒ６８  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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