(57)【特許請求の範囲】
【請求項１】
主面に沿って並ぶ第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記主面に沿う第１方向に延在する第１突出部と、
前記第１突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記第１突出部の前記上面上に電荷蓄積部である第２絶縁膜を介して形成され、前記第１ゲート電極の一方の側壁に前記第２絶縁膜を介して隣接し、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極からなるパターンを前記第１方向において挟むように前記第１突出部の前記上面に形成された第１ソース・ドレイン領域と、
前記第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する第２突出部と、
前記第２突出部の上面上に第３絶縁膜を介して形成され、前記第２方向に延在する第３ゲート電極と、
前記第３ゲート電極を前記第１方向において挟むように前記第２突出部の前記上面に形成された第２ソース・ドレイン領域と、
前記第１ソース・ドレイン領域のそれぞれの上面および側壁を覆い、前記第１突出部に接する第１シリサイド層と、
前記第２ソース・ドレイン領域のそれぞれの上面および側壁を覆い、前記第２突出部に接する半導体層と、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成し、
前記第３ゲート電極および前記第２ソース・ドレイン領域は、トランジスタを構成する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体層の上面の位置は、前記第１シリサイド層の上面の位置よりも高い、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板上に形成され、前記不揮発性記憶素子および前記トランジスタを覆う第４絶縁膜と、
前記第４絶縁膜を貫通し、前記第１シリサイド層を介して、前記第１ソース・ドレイン領域に電気的に接続された第１接続部と、
前記第４絶縁膜を貫通し、前記第２ソース・ドレイン領域に電気的に接続された第２接続部と、
をさらに有し、
前記第２接続部の底面の位置は、前記第１接続部の底面の位置よりも高い、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１接続部と前記第１シリサイド層とは、互いに接しており、
前記第２接続部は、前記第２接続部および前記半導体層の間に形成された第２シリサイド層と前記半導体層とを介して前記第２突出部内の前記第２ソース・ドレイン領域に接続されている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２接続部の横の前記半導体層の前記上面は、前記第２シリサイド層から露出している、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第１シリサイド層は、ニッケルシリサイドからなり、前記第２シリサイド層は、チタンシリサイドからなる、半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記第１接続部と前記第１シリサイド層との間には、チタンを含む第１金属膜が介在しており、
前記第２接続部は、前記第２接続部および前記半導体層の間に形成された第２シリサイド層と前記半導体層とを介して前記第２突出部内の前記第２ソース・ドレイン領域に接続されている、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記半導体層は、前記第２ソース・ドレイン領域の一部を構成している、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第３ゲート電極は、第２金属膜を含む、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１ゲート電極は、第３金属膜を含み、前記第２ゲート電極は、第４金属膜を含む、半導体装置。
【請求項１１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の上面の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部と、前記半導体基板の前記上面から突出し、前記第１方向に延在する第２突出部とを形成する工程、
（ｃ）前記第１突出部および前記第２突出部の間の溝内を埋め込む素子分離膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１突出部の直上に第１絶縁膜を介して第１ゲート電極を形成し、前記第１ゲート電極の一方の側壁に電荷蓄積部である第２絶縁膜を介して隣接する領域の前記第１突出部の直上に前記第２絶縁膜を介して第２ゲート電極を形成し、前記第２突出部の直上に第３絶縁膜を介して第３ゲート電極を形成する工程、
（ｅ）前記第３ゲート電極の横の前記第２突出部の上面および側壁を覆うエピタキシャル層を形成する工程、
（ｆ）前記第３ゲート電極の横の前記第２突出部の上面に第２ソース・ドレイン領域を形成する工程、
（ｇ）前記第１ゲート電極および前記第２ゲート電極からなるパターンの横の前記第１突出部の上面に第１ソース・ドレイン領域を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第２突出部を保護膜により覆った状態で、前記パターンの横の前記第１ソース・ドレイン領域のそれぞれの上面および側壁を覆う第１シリサイド層を形成する工程、
を有し、
前記第１ゲート電極、前記第２ゲート電極および前記第１ソース・ドレイン領域は、不揮発性記憶素子を構成し、
前記第３ゲート電極および前記第２ソース・ドレイン領域は、トランジスタを構成する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記エピタキシャル層の上面の位置は、前記第１シリサイド層の上面の位置よりも高い、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｈ）工程は、
（ｈ１）前記第２突出部を保護膜により覆う工程、
（ｈ２）前記（ｈ１）工程の後、第１熱処理を行って前記第１突出部を加熱した状態で、前記第１突出部を覆う金属膜を形成することで、前記金属膜と前記第１突出部の表面とを反応させ、これにより前記金属膜と前記第１突出部の表面との間に第３シリサイド層を形成する工程、
（ｈ３）前記（ｈ２）工程の後、第２熱処理を行うことで、前記金属膜と前記第１突出部の表面とを反応させ、これにより前記第１シリサイド層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｈ２）工程では、前記第１突出部の側壁を覆う前記金属膜は、前記側壁に沿う方向において互いに離間して並ぶ複数の膜からなる、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ｈ２）工程は、
（ｈ４）熱処理用チャンバ内で前記第１熱処理を行う工程、
（ｈ５）前記（ｈ４）工程の後、前記半導体基板を、前記熱処理用チャンバ内から成膜用チャンバ内まで真空状態が維持された経路を通って搬送する工程、
（ｈ６）前記（ｈ５）工程の後、前記成膜用チャンバ内でスパッタリング法により前記金属膜の形成を行う工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００３】
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
特許文献１（米国特許出願公開第２０１１／０００１１６９号明細書）には、ＦＩＮＦＥＴにおいて、フィンの表面にシリサイド層を形成することが記載されている。
【０００５】
特許文献２（特開２０１１−２１０７９０号公報）には、半導体基板の主面をチャネル領域とするトランジスタのソース・ドレイン領域の表面を覆うシリサイド層を、２度の加熱工程を行って形成することで、シリサイド層の異常成長を防ぐことが記載されている。
【０００６】
特許文献３（特開２００６−０４１３５４号公報）には、ＦＩＮＦＥＴを備えたスプリットゲート型のＭＯＮＯＳメモリにおいて、フィンの表面を覆うシリサイド層を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１１／０００１１６９号明細書
【特許文献２】特開２０１１−２１０７９０号公報
【特許文献３】特開２００６−０４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＦＥＴでは、ソース・ドレイン領域の表面をシリサイド層により覆うことで、素子の低抵抗化が可能である。シリサイド層を形成するために行うサリサイドプロセスでは、シリサイド化の対象であるシリコン層の表面を金属膜により覆う必要があるが、フィンの側壁は当該金属膜の被覆性が悪い。このため、当該側壁を覆い、十分な膜厚を有する金属膜を基板上に形成する場合、金属膜の膜厚が大きくなるため、金属膜の形成により生じる応力によりＦＩＮＦＥＴの性能および信頼性が低下する問題がある。ＦＩＮＦＥＴにより構成されるメモリセルでは、このような問題が記憶素子としての信頼性の低下に繋がる。
【０００９】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、第１フィンの上部に形成されたメモリセルのソース・ドレイン領域の表面をシリサイド層により覆い、第２フィンの上部に形成されたトランジスタのソース・ドレイン領域の表面を半導体層により覆うものである。
【００１２】
また、一実施の形態である半導体装置の製造方法は、第１フィンの上部に形成されたメモリセルのソース・ドレイン領域の表面をシリサイド層により覆い、第２フィンの上部に形成されたトランジスタのソース・ドレイン領域の表面をエピタキシャル層により覆うものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体チップのレイアウト構成を示す概略図である。
【図２】本発明の実施の形態１である半導体装置を示す平面図である。
【図３】本発明の実施の形態１である半導体装置を示す斜視図である。
【図４】本発明の実施の形態１である半導体装置を示す断面図である。
【図５】本発明の実施の形態１である半導体装置を示す断面図である。
【図６】本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。
【図７】図６に続く半導体装置の製造工程を説明する斜視図である。
【図８】図７に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図９】図８に続く半導体装置の製造工程を説明する斜視図である。
【図１０】図９に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１１】図１０に続く半導体装置の製造工程を説明する斜視図である。
【図１２】図１１に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１３】図１２に続く半導体装置の製造工程を説明する斜視図である。
【図１４】図１３に続く半導体装置の製造工程を説明する斜視図である。
【図１５】図１４に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１６】図１５に続く半導体装置の製造工程を説明する斜視図である。
【図１７】図１６に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図１８】図１７に続く半導体装置の製造工程を説明する斜視図である。
【図１９】図１８に示す製造工程中の半導体装置のＹ方向に沿う断面図である。
【図２０】図１９に続く半導体装置の製造工程を説明する断面図である。
【図２１】図２０に続く半導体装置の製造工程を説明する断面図である。
【図２２】図２１に続く半導体装置の製造工程を説明する断面図である。
【図２３】図２２に続く半導体装置の製造工程を説明する断面図である。
【図２４】図２３に続く半導体装置の製造工程を説明する断面図である。
【図２５】図２４に続く半導体装置の製造工程を説明する断面図である。
【図２６】図２５に続く半導体装置の製造工程を説明する断面図である。
【図２７】図２６に続く半導体装置の製造工程を説明する断面図である。
【図２８】図２７に続く半導体装置の製造工程を説明する断面図である。
【図２９】図２８に続く半導体装置の製造工程を説明する断面図である。
【図３０】図２９に続く半導体装置の製造工程を説明する断面図である。
【図３１】図３０に続く半導体装置の製造工程を説明する断面図である。
【図３２】図３１に続く半導体装置の製造工程を説明する断面図である。
【図３３】図３２に続く半導体装置の製造工程を説明する断面図である。
【図３４】図３３に続く半導体装置の製造工程を説明する断面図である。
【図３５】図３４に続く半導体装置の製造工程を説明する断面図である。
【図３６】図３５に続く半導体装置の製造工程を説明する断面図である。
【図３７】図３６に続く半導体装置の製造工程を説明する断面図である。
【図３８】図３７に続く半導体装置の製造工程を説明する断面図である。
【図３９】図３８に続く半導体装置の製造工程を説明する断面図である。
【図４０】図３９に続く半導体装置の製造工程を説明する断面図である。
【図４１】本発明の実施の形態１である半導体装置の製造工程に用いるスパッタリング装置の模式的な平面図である。
【図４２】図４０に続く半導体装置の製造工程を説明する断面図である。
【図４３】図４２に続く半導体装置の製造工程を説明する断面図である。
【図４４】図４３に続く半導体装置の製造工程を説明する断面図である。
【図４５】図４４に続く半導体装置の製造工程を説明する断面図である。
【図４６】図４５に続く半導体装置の製造工程を説明する断面図である。
【図４７】図４６に続く半導体装置の製造工程を説明する断面図である。
【図４８】図４７に続く半導体装置の製造工程を説明する断面図である。
【図４９】図４８に続く半導体装置の製造工程を説明する断面図である。
【図５０】図４９に続く半導体装置の製造工程を説明する断面図である。
【図５１】図５０に続く半導体装置の製造工程を説明する断面図である。
【図５２】図５１に続く半導体装置の製造工程を説明する断面図である。
【図５３】図５２に続く半導体装置の製造工程を説明する断面図である。
【図５４】不揮発性メモリのメモリセルＭＣの等価回路図である。
【図５５】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図５６】本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。
【図５７】図５６に続く半導体装置の製造工程を説明する断面図である。
【図５８】比較例である半導体装置の製造工程を説明する断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す概略図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）ＣＣ１、ＲＡＭ（Random Access Memory）ＣＣ２、アナログ回路ＣＣ３を有している。また、半導体チップＣＨＰは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）ＣＣ４、フラッシュメモリＣＣ５およびＩ／Ｏ（Input/Output）回路ＣＣ６を有し、半導体装置を構成している。
【００１７】
ＣＰＵ（回路）ＣＣ１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行なうものである。
【００１８】
ＲＡＭ（回路）ＣＣ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出すこと、および、記憶情報を新たに書き込むことができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
【００１９】
アナログ回路ＣＣ３は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２０】
ＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５は、書き込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタまたはＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタなどから構成される。ＥＥＰＲＯＭＣＣ４とフラッシュメモリＣＣ５の相違点は、ＥＥＰＲＯＭＣＣ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリＣＣ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリＣＣ５には、ＣＰＵＣＣ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭＣＣ４には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路などとを有している。
【００２１】
Ｉ／Ｏ回路ＣＣ６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力、または、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力などを行なうための回路である。
【００２２】
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵＣＣ１、ＲＡＭＣＣ２、アナログ回路ＣＣ３、Ｉ／Ｏ回路ＣＣ６、および、ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
【００２３】
＜半導体装置のデバイス構造＞
以下に、図２〜図５を用いて、本実施の形態の半導体装置の構造について説明する。図２は、本実施の形態における半導体装置の平面図である。図３は、本実施の形態における半導体装置の斜視図である。図４および図５は、本実施の形態における半導体装置の断面図である。なお、図３、図５では、ウェルの図示を省略する。また、図５では、ソース・ドレイン領域の図示を省略する。
【００２４】
図２において、メモリセル領域１Ａにはメモリセルアレイの平面図を示し、ｎＭＩＳ領域１Ｂには、ロジック回路領域のロジック回路などを構成するｎ型トランジスタＱＮの平面図を示し、ｐＭＩＳ領域１Ｃには、ロジック回路領域のロジック回路などを構成するｐ型トランジスタＱＰの平面図を示している。ｎ型トランジスタＱＮとしては、ｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例示する。ｐ型トランジスタＱＰとしては、ｐ型のＭＩＳＦＥＴを例示する。本願では、ｎ型のＭＩＳＦＥＴをｎＭＩＳと呼び、ｐ型のＭＩＳＦＥＴをｐＭＩＳと呼ぶ場合がある。
【００２５】
メモリセル領域１Ａに形成されるメモリセルＭＣは、例えば図１のフラッシュメモリＣＣ５に形成されている。また、ｎＭＩＳ領域１Ｂのｎ型トランジスタＱＮおよびｐＭＩＳ領域１Ｃのｐ型トランジスタＱＰは、例えばＲＡＭＣＣ２、ＣＰＵＣＣ１などに形成されている。
【００２６】
図２に示すように、メモリセル領域１Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり。Ｘ方向はＹ方向に対して直交している。フィンＦＡは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＡの下端部分は、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離膜ＥＩで埋まっており、フィンＦＡの周囲は、素子分離膜ＥＩで囲まれている。フィンＦＡは、メモリセルＭＣを形成するための活性領域である。
【００２７】
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。フィンＦＡの上面には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
【００２８】
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤおよびソース領域ＭＳを有する不揮発性記憶素子である。以下では、１つのメモリセルＭＣを構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
【００２９】
Ｘ方向に隣接する２つのメモリセルＭＣは、ドレイン領域ＭＤまたはソース領域ＭＳを共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
【００３０】
各フィンＦＡには、Ｘ方向に並ぶ複数のメモリセルＭＣが形成されている。各メモリセルＭＣのドレイン領域ＭＤは、メモリセルＭＣ上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ）ＰＧ１を介して、Ｘ方向に延在する配線ＭＷからなるソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する配線ＭＷからなるビット線ＢＬに電気的に接続されている。
【００３１】
また、ｎＭＩＳ領域１Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板ＳＢの一部であり、半導体基板ＳＢの主面上に突出した壁状（板状）の形状を有している。また、フィンＦＢは、半導体基板ＳＢの活性領域であり、フィンＦＢの下端部分は、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極Ｇ１が配置され、ゲート電極Ｇ１を挟むように、フィンＦＢの上面にはドレイン領域ＬＤ１およびソース領域ＬＳ１が形成されている。ドレイン領域ＬＤ１およびソース領域ＬＳ１は、ｎ型の半導体領域である。
【００３２】
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１を有する。ゲート電極Ｇ１、ドレイン領域ＬＤ１およびソース領域ＬＳ１は、それぞれ、コンタクトホール内に形成されたプラグＰＧを介して、配線ＭＷに電気的に接続されている。フィンＦＢは、ｎ型トランジスタＱＮを形成するための活性領域である。
【００３３】
また、ｐＭＩＳ領域１Ｃには、Ｘ方向に延在するフィンＦＣと、その上部のｐ型トランジスタＱＰが形成されている。ゲート電極Ｇ２、ドレイン領域ＬＤ２およびソース領域ＬＳ２により構成されるｐ型トランジスタＱＰのレイアウトは、例えば、ｎ型トランジスタＱＮと同様である。
【００３４】
フィンＦＡ、ＦＢおよびＦＣは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡ、ＦＢおよびＦＣは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、図５に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側壁は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡ、ＦＢおよびＦＣのそれぞれの断面形状は、直方体であるか、または台形である。ここでは、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側壁は、半導体基板ＳＢの主面に対して斜めに傾斜している。
【００３５】
また、図２に示すように、平面視でフィンＦＡ、ＦＢおよびＦＣが延在する方向が各フィンの長辺方向であり、当該長辺方向に直交する方向が各フィンの短辺方向である。つまり、フィンの長さは、フィンの幅よりも大きい。フィンＦＡ、ＦＢおよびＦＣは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【００３６】
図３〜図５では、左側から右側に向かって順にメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃが並んで示されている。図３では、素子分離膜ＥＩおよび各素子の上の層間絶縁膜および配線の図示を省略している。メモリセル領域１Ａの半導体基板ＳＢを構成するフィンＦＡの上部にはメモリセルＭＣが形成され、ｎＭＩＳ領域１Ｂの半導体基板ＳＢを構成するフィンＦＢの上部にはｎ型トランジスタＱＮが形成され、ｐＭＩＳ領域１Ｃの半導体基板ＳＢを構成するフィンＦＣの上部にはｐ型トランジスタＱＰが形成されている。
【００３７】
図４は、図２のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線における半導体素子の断面を示すものである。図５は、図２のＤ−Ｄ線、Ｅ−Ｅ線およびＦ−Ｆ線における半導体素子の断面を示すものである。１つのフィン上には複数の素子が並んで形成されているが、図３、４では、フィン上に素子を１つのみ示している。
【００３８】
図３に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦＡを跨ぐようにＹ方向に延在し、ゲート電極Ｇ１はフィンＦＢを跨ぐようにＹ方向に延在し、ゲート電極Ｇ２はフィンＦＣを跨ぐようにＹ方向に延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は、シリサイド層Ｓ２により覆われている。シリサイド層Ｓ２は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。なお、シリサイド層Ｓ２はＰｔ（白金）を含んでいてもよい。
【００３９】
図３〜図５に示すように、メモリセル領域１Ａのソース・ドレイン領域を構成する拡散領域Ｄ１が形成されたフィンＦＡの側壁および上面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。また、ｎＭＩＳ領域１Ｂのソース・ドレイン領域を構成する拡散領域Ｄ２が形成されたフィンＦＢの側壁および上面は、エピタキシャル層（半導体層）ＥＰ１により覆われている。同様に、ｐＭＩＳ領域１Ｃのソース・ドレイン領域を構成する拡散領域Ｄ３が形成されたフィンＦＣの側壁および上面は、エピタキシャル層（半導体層）ＥＰ２により覆われている。
【００４０】
シリサイド層Ｓ１、エピタキシャル層ＥＰ１およびＥＰ２は、いずれも素子分離膜ＥＩ上に形成されている。シリサイド層Ｓ１は、フィンＦＡの上面および側壁に沿って延在する層からなる。
【００４１】
これに対し、エピタキシャル成長法により形成されたエピタキシャル層ＥＰ１、ＥＰ２は、Ｙ方向に沿う断面（図５参照）において、菱形の形状を有している。すなわち、ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１の側壁であって、フィンＦＢに接していない側壁は、下部の側壁および上部の側壁を有している。当該下部の側壁は素子分離膜ＥＩ側から上方に向かうにつれて、半導体基板ＳＢの主面に沿う方向においてフィンＦＢから離れるような傾斜を有しており、当該上部の側壁は素子分離膜ＥＩ側から上方に向かうにつれて、半導体基板ＳＢの主面に沿う方向においてフィンＦＢに近付くような傾斜を有している。当該下部の側壁の上端と、当該上部の側壁の下端は接続されている。
【００４２】
言い換えれば、Ｙ方向において、エピタキシャル層ＥＰ１の左側の終端部と右側の終端部との間の幅は、エピタキシャル層ＥＰ１の上端および下端に比べて、当該上端および当該下端の間の中心部の方が大きい。なお、ｐＭＩＳ領域１Ｃのエピタキシャル層ＥＰ２も、ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１と同様の形状を有している。ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１は、例えばＳｉＰ（リン化シリコン）またはＳｉＣ（炭化シリコン）からなり、ｐＭＩＳ領域１Ｃのエピタキシャル層ＥＰ２は、ＳｉＧｅ（シリコンゲルマニウム）からなる。
【００４３】
ｎＭＩＳ領域１Ｂのエピタキシャル層ＥＰ１は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された半導体層であり、ｎ型トランジスタＱＮの拡散領域Ｄ２を構成している。ｐＭＩＳ領域１Ｃのエピタキシャル層ＥＰ２は、ｐ型の不純物（例えばＢ（ホウ素））が導入された半導体層であり、ｐ型トランジスタＱＰの拡散領域Ｄ３を構成している。
【００４４】
図３および図４に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側壁の下部は、半導体基板ＳＢの主面上に形成された素子分離膜ＥＩで囲まれている。つまり、各フィン同士の間は、素子分離膜ＥＩで分離されている。フィンＦＡ内には、フィンＦＡの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷ１が形成されている。同様に、フィンＦＢ内には、フィンＦＢの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷ２が形成されている。また、フィンＦＣには、フィンＦＣの上面から下部に亘ってｎ型の半導体領域であるｎ型ウェルＮＷが形成されている。
【００４５】
フィンＦＡの上面上および側面上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、絶縁膜ＯＮを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜ＯＮが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、絶縁膜ＯＮで電気的に分離されている。また、メモリゲート電極ＭＧとフィンＦＡの上面との間には、絶縁膜ＯＮが介在している。絶縁膜ＯＮはメモリゲート電極ＭＧの側壁および底面を覆うように連続的に形成されている。このため、絶縁膜ＯＮはＬ字型の断面形状を有する。
【００４６】
ゲート絶縁膜ＧＦは、シリコンからなる半導体基板ＳＢの突出部であるフィンＦＡの主面および側面を熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は例えば２ｎｍである。また、絶縁膜ＯＮは、シリコンからなる半導体基板ＳＢの突出部であるフィンＦＡの主面および側面を熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）からなる酸化シリコン膜Ｘ１と、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とからなる。窒化シリコン膜ＮＦは、メモリセルＭＣの電荷蓄積部（電荷蓄積層）である。窒化シリコン膜は、例えば７ｎｍの膜厚を有し、酸化シリコン膜Ｘ２は、例えば９ｎｍの膜厚を有する。
【００４７】
つまり、絶縁膜ＯＮは、フィンＦＡの上面側および制御ゲート電極ＣＧの側壁側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２からなる積層構造を有する。絶縁膜ＯＮの膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＦの膜厚よりも大きい。酸化シリコン膜Ｘ２は、酸窒化シリコン膜により形成してもよい。
【００４８】
メモリセル領域１Ａに示すように、フィンＦＡの短辺方向（Ｙ方向）において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＦを介して、フィンＦＡの上面、側面および素子分離膜ＥＩの上面に沿って延在している。同様に、フィンＦＡの短辺方向において、メモリゲート電極ＭＧは、絶縁膜ＯＮを介して、フィンＦＡの主面、側面および素子分離膜ＥＩの上面に沿って延在している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの主面上にはシリサイド層Ｓ２が形成されている。
【００４９】
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ、絶縁膜ＯＮおよびシリサイド層Ｓ２を含むパターンの側壁は、サイドウォール（サイドウォールスペーサ）ＳＷにより覆われている。サイドウォールＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造からなる。シリサイド層Ｓ１は、制御ゲート電極ＣＧを含む当該パターンおよび上記サイドウォールＳＷから露出するフィンＦＡの表面を覆っている。
【００５０】
図４に示すように、制御ゲート電極ＣＧを含む当該パターンの直下のフィンＦＡの上面を挟むように、一対のソース・ドレイン領域がフィンＦＡの上面に形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸ１およびｎ＋型半導体領域である拡散領域Ｄ１を有する。拡散領域Ｄ１は、エクステンション領域ＥＸ１に比べて不純物濃度が高く、形成深さが深い。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸ１および拡散領域Ｄ１は互いに接しており、エクステンション領域ＥＸ１は、拡散領域Ｄ１よりも上記パターンの直下のフィンＦＡの上面、つまりチャネル領域側に位置している。
【００５１】
このように、不純物濃度が低いエクステンション領域ＥＸ１と、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図２に示すソース領域ＭＳに相当し、当該ドレイン領域は、図２に示すドレイン領域ＭＤに相当する。
【００５２】
フィンＦＡ上および素子分離膜ＥＩ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。また、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、サイドウォールＳＷおよびシリサイド層Ｓ２のそれぞれの上面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ１の上面は、絶縁膜ＯＮ、サイドウォールＳＷおよびシリサイド層Ｓ２のそれぞれの上面と略同一の面において平坦化されている。
【００５３】
層間絶縁膜ＩＬ２上には複数の配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧ１を介して、メモリセルＭＣの上記ソース領域および上記ドレイン領域に電気的に接続されている。すなわち、プラグＰＧ１の底面は、シリサイド層Ｓ１の上面に直接接しており、プラグＰＧ１はシリサイド層Ｓ１を介してソース・ドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるプラグＰＧ１と、半導体からなるフィンＦＡ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００５４】
ここでは、コンタクトホールＣＨ、プラグＰＧ１およびＰＧ２のそれぞれが平面視において丸い形状を有する場合について説明するが、コンタクトホールＣＨ、プラグＰＧ１およびＰＧ２の平面視における形状は矩形であってもよい。また、コンタクトホールＣＨ、プラグＰＧ１およびＰＧ２が、各フィンの短辺方向（Ｙ方向）において、シリサイド層Ｓ１、エピタキシャル層ＥＰ１およびＥＰ２よりも大きい幅を有していてもよい。
【００５５】
また、ソース・ドレイン領域が形成されたフィンＦＡをシリサイド層Ｓ１により覆うことで、ソース・ドレイン領域を低抵抗化し、これによりメモリセルＭＣの性能を向上させることができる。
【００５６】
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域およびソース領域を有する。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧおよびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣは制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣのチャネル長に相当する。
【００５７】
ｎＭＩＳ領域１Ｂにおいて、フィンＦＢの主面および側面上には、ゲート絶縁膜として機能する絶縁膜ＨＫを介してゲート電極Ｇ１が形成されている。なお、絶縁膜ＨＫはゲート電極Ｇ１の底面と側壁とを連続的に覆っている。絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。また、ゲート電極Ｇ１は、絶縁膜ＨＫの表面を覆う金属膜ＭＦ１と、絶縁膜ＨＫ上に金属膜ＭＦ１上を介して形成された金属膜ＭＦ２とからなる。金属膜ＭＦ１は例えばＴｉＡｌ（チタンアルミニウム）からなり、金属膜ＭＦ２は例えばＡｌ（アルミニウム）からなる。なお、フィンＦＢと絶縁膜ＨＫとの間に酸化シリコン膜がゲート絶縁膜の一部として形成されていてもよいが、ここでは図示しない。
【００５８】
フィンＦＢの短辺方向（Ｙ方向）において、ゲート電極Ｇ１は、絶縁膜ＨＫを介して、フィンＦＢの上面、側面および素子分離膜ＥＩの上面のそれぞれに沿って連続的に延在している。また、ゲート電極Ｇ１の側壁は、サイドウォールＳＷにより覆われている。
【００５９】
また、Ｘ方向においてゲート電極Ｇ１を挟むように、ゲート電極Ｇ１の横の領域に設けられたソース領域およびドレイン領域のそれぞれは、ｎ−型半導体領域であるエクステンション領域ＥＸ２と、ｎ＋型半導体領域である拡散領域Ｄ２とを有し、ＬＤＤ構造を有している。拡散領域Ｄ２は、フィンＦＢ内と、ゲート電極Ｇ１の横にサイドウォールＳＷを介して形成されたエピタキシャル層ＥＰ１内とに亘って形成されている。エクステンション領域ＥＸ２は、フィンＦＢ内に形成されている。当該ソース領域は、図２に示すソース領域ＬＳ１に相当し、当該ドレイン領域は、図２に示すドレイン領域ＬＤ１に相当する。
【００６０】
また、ｎＭＩＳ領域１Ｂにおいて、フィンＦＢ上および素子分離膜ＥＩ上には、メモリセル領域１Ａと同様に層間絶縁膜ＩＬ１、ＩＬ２が順に形成されている。ただし、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２との間には、ゲート電極Ｇ１の上面を覆うように絶縁膜ＩＦ９が形成されている。層間絶縁膜ＩＬ１の上面は、ゲート電極Ｇ１、絶縁膜ＨＫおよびサイドウォールＳＷのそれぞれの上面と共に平坦化されている。層間絶縁膜ＩＬ１は、エピタキシャル層ＥＰ１の上面を覆っており、エピタキシャル層ＥＰ１の上面と層間絶縁膜ＩＬ１とは直接接している。つまり、エピタキシャル層ＥＰ１の上面と層間絶縁膜ＩＬ１との間にはシリサイド層は介在していない。
【００６１】
層間絶縁膜ＩＬ２上には、配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧ２を介して、ソース領域およびドレイン領域に電気的に接続されている。プラグＰＧ２とエピタキシャル層ＥＰ１との間には、シリサイド層Ｓ３が介在している。シリサイド層Ｓ３は、例えばＴｉＳｉ２（チタンシリサイド）からなる。
【００６２】
シリサイド層Ｓ３は、プラグＰＧ２の直下、つまり、コンタクトホールＣＨの底部にのみ形成されており、プラグＰＧ２の横の領域のエピタキシャル層ＥＰ１の上面は、シリサイド層Ｓ３から露出している。シリサイド層Ｓ３は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるプラグＰＧ２と、半導体からなるエピタキシャル層ＥＰ１内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００６３】
ｎ型トランジスタＱＮは、ゲート電極Ｇ１、ドレイン領域および、ソース領域を有する。そして、ゲート電極Ｇ１のゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、ｎ型トランジスタＱＮのチャネル長に相当する。
【００６４】
ｐＭＩＳ領域１Ｃにおいて、フィンＦＣの主面および側面上には、ゲート絶縁膜として機能する絶縁膜ＨＫを介してゲート電極Ｇ２が形成されている。なお、絶縁膜ＨＫはゲート電極Ｇ２の底面と側壁とを連続的に覆っている。絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。また、ゲート電極Ｇ２は、絶縁膜ＨＫの表面を覆う金属膜ＭＦ３と、絶縁膜ＨＫ上に金属膜ＭＦ３上を介して形成された金属膜ＭＦ４とからなる。金属膜ＭＦ３は例えばＴｉＡｌ（チタンアルミニウム）からなり、金属膜ＭＦ４は例えばＡｌ（アルミニウム）からなる。なお、フィンＦＣと絶縁膜ＨＫとの間に酸化シリコン膜がゲート絶縁膜の一部として形成されていてもよいが、ここでは図示しない。
【００６５】
フィンＦＣの短辺方向（Ｙ方向）において、ゲート電極Ｇ２は、絶縁膜ＨＫを介して、フィンＦＣの上面、側面および素子分離膜ＥＩの上面のそれぞれに沿って連続的に延在している。また、ゲート電極Ｇ２の側壁は、サイドウォールＳＷにより覆われている。
【００６６】
また、Ｘ方向においてゲート電極Ｇ２を挟むように、ゲート電極Ｇ２の横の領域に設けられたソース領域およびドレイン領域のそれぞれは、ｐ−型半導体領域であるエクステンション領域ＥＸ３と、ｐ＋型半導体領域である拡散領域Ｄ３とを有し、ＬＤＤ構造を有している。拡散領域Ｄ３は、フィンＦＣ内と、ゲート電極Ｇ２の横にサイドウォールＳＷを介して形成されたエピタキシャル層ＥＰ２内とに亘って形成されている。エクステンション領域ＥＸ３は、フィンＦＣ内に形成されている。当該ソース領域は、図２に示すソース領域ＬＳ２に相当し、当該ドレイン領域は、図２に示すドレイン領域ＬＤ２に相当する。
【００６７】
また、ｐＭＩＳ領域１Ｃにおいて、フィンＦＣ上および素子分離膜ＥＩ上には、ｎＭＩＳ領域１Ｂと同様に層間絶縁膜ＩＬ１、絶縁膜ＩＦ９およびＩＬ２が順に形成されている。層間絶縁膜ＩＬ１の上面は、ゲート電極Ｇ２、絶縁膜ＨＫおよびサイドウォールＳＷのそれぞれの上面と共に平坦化されている。層間絶縁膜ＩＬ１は、エピタキシャル層ＥＰ２の上面を覆っており、エピタキシャル層ＥＰ２の上面と層間絶縁膜ＩＬ１とは直接接している。つまり、エピタキシャル層ＥＰ２の上面と層間絶縁膜ＩＬ１との間にはシリサイド層は介在していない。
【００６８】
層間絶縁膜ＩＬ２上には、配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ２およびＩＬ１を貫通するコンタクトホールＣＨ内に設けられたプラグＰＧ２を介して、ソース領域およびドレイン領域に電気的に接続されている。プラグＰＧ２とエピタキシャル層ＥＰ２との間には、シリサイド層Ｓ３が介在している。シリサイド層Ｓ３は、例えばＴｉＳｉ２（チタンシリサイド）からなる。
【００６９】
シリサイド層Ｓ３は、プラグＰＧ２の直下、つまり、コンタクトホールＣＨの底部にのみ形成されており、プラグＰＧ２の横の領域のエピタキシャル層ＥＰ２の上面は、シリサイド層Ｓ３から露出している。シリサイド層Ｓ３は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるプラグＰＧ２と、半導体からなるエピタキシャル層ＥＰ２内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００７０】
ｐ型トランジスタＱＰは、ゲート電極Ｇ２、ドレイン領域および、ソース領域を有する。そして、ゲート電極Ｇ２のゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、ｐ型トランジスタＱＰのチャネル長に相当する。
【００７１】
＜半導体装置の効果について＞
ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃに形成されたエピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面であって、シリサイド層Ｓ３を介してプラグＰＧ２に接続された面の位置は、シリサイド層Ｓ１の上面であって、プラグＰＧ１に接続された面の位置よりも高い。これは、フィンＦＡ上に形成されたシリサイド層Ｓ１の膜厚よりも、フィンＦＢ上またはフィンＦＣ上に形成されたエピタキシャル層ＥＰ１、ＥＰ２のそれぞれの膜厚の方が大きいためである。
【００７２】
このように、厚いエピタキシャル層ＥＰ１、ＥＰ２を形成することで、本実施の形態では、ロジック領域のｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれのソース・ドレイン領域のそれぞれの断面積を増大させ、これにより当該ソース・ドレイン領域の抵抗を低減している。また、メモリセル領域１Ａでは、半導体よりも低抵抗なシリサイド層Ｓ１によりフィンＦＡを覆うことで、ソース・ドレイン領域の抵抗を低減している。
【００７３】
このようにメモリセル領域１Ａと、ロジック領域であるｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃとで、ソース・ドレイン領域を低抵抗化するための構造が異なるのは、後述するように、応力の発生を防ぐ必要があるためである。すなわち、ＦＩＮＦＥＴのソース・ドレイン領域を低抵抗化するためには、ソース・ドレイン領域を覆うエピタキシャル層を形成することが考えられるが、ＭＯＮＯＳ型のメモリセルにおいてエピタキシャル層を形成すると素子内に応力が発生し、これにより記憶装置としての性能および信頼性が低下する問題がある。
【００７４】
そこで、本実施の形態では、ＭＯＮＯＳメモリ型のメモリセルＭＣが形成されたフィンＦＡに対してはシリサイド層Ｓ１を形成することでソース・ドレイン領域の低抵抗化を実現し、ロジック領域のトランジスタ形成されたフィンＦＢ、ＦＣに対しては、体積の大きいエピタキシャル層ＥＰ１、ＥＰ２を形成することで、ソース・ドレイン領域の低抵抗化を実現している。
【００７５】
以上より、メモリセルＭＣ、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれの低抵抗化を実現し、かつ、メモリセルの性能が低下することを防ぐことができる。したがって、半導体装置の性能を向上させることができる。
【００７６】
なお、ロジック領域では、シリサイド層によりフィンＦＢ、ＦＣ、エピタキシャル層ＥＰ１およびＥＰ２を覆うことによる応力の増大を防ぐため、コンタクトホールＣＨの底部にのみシリサイド層Ｓ３を形成している。この場合、ＣＶＤ法により形成することが可能な材料であるＴｉ（チタン）膜を用いてサリサイドプロセスを行うことでシリサイド層Ｓ３を形成するため、シリサイド層Ｓ１とシリサイド層Ｓ３とは互いに異なる材料で形成される。また、シリサイド層Ｓ１の上面と、プラグＰＧ１との間には、コンタクトホールＣＨ内においてＴｉ（チタン）膜が形成されていてもよい。
【００７７】
＜半導体装置の製造工程について＞
以下に、図６〜図５３を用いて、本実施の形態の半導体装置の製造方法について説明する。図６、図８、図１０、図１２、図１５、図１７、図１９、図２０〜図４０および図４２〜図５３は、本実施の形態の半導体装置の形成工程中の断面図である。図７、図９、図１１、図１３、図１４、図１６および図１８は、本実施の形態の半導体装置の形成工程中の斜視図である。図４１は、本実施の形態の半導体装置の形成工程に用いるスパッタリング装置の模式的な平面図である。図８、図１０、図１２、図１５、図１７および図１９は、図７、図９、図１１、図１４、図１６および図１８の同じ位置におけるＹ方向に沿う断面を示す図である。上記斜視図、図４２および図４４では、ウェルの図示を省略する。
【００７８】
図６〜図２０では、左側から右側に向かって順に並ぶメモリセル領域１Ａおよびロジック領域１Ｄを示している。また、図２１〜図４０、図４２〜図５３では、左側から右側に向かって順に並ぶメモリセル領域１Ａ、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを示している。ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃは、ロジック領域１Ｄを構成する領域である。
【００７９】
ここではまず、図６に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および半導体膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、その膜厚は、２０〜１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。半導体膜ＳＩ１は、例えばシリコン膜からなり、例えばＣＶＤ法により形成する。半導体膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。
【００８０】
次に、図７および図８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａおよびロジック領域１Ｄの半導体膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の半導体膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。図８は、図７に示す複数の半導体膜ＳＩ１のパターンを含む断面図である。
【００８１】
メモリセル領域１Ａの当該パターンのＹ方向の幅は、ロジック領域１Ｄの当該パターンのＹ方向の幅よりも大きい。また、Ｙ方向において、メモリセル領域１Ａに並ぶ当該パターン同士の間隔は、ロジック領域１Ｄに並ぶ当該パターン同士の間隔よりも大きい。後の工程では、Ｙ方向において半導体膜ＳＩ１に近接する領域にフィンが形成されるため、当該パターンの幅および間隔を変更することにより、隣り合うフィン同士の間隔を調整することができる。
【００８２】
次に、図９および図１０に示すように、複数の半導体膜ＳＩ１のそれぞれの側壁を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜ＳＩ１のそれぞれの上面を露出させることで、半導体膜ＳＩ１の側壁に残った当該酸化シリコン膜からなるハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う半導体膜ＳＩ１同士の間を完全に埋め込んではいない。図９に示すように、ハードマスクＨＭ１は、各半導体膜ＳＩ１を囲むように環状に形成されている。
【００８３】
次に、図１１および図１２に示すように、ウェットエッチング法を用いて半導体膜ＳＩ１を除去する。続いて、メモリセル領域１ＡのハードマスクＨＭ１を覆い、ロジック領域１ＤのハードマスクＨＭ１を露出するフォトレジスト膜ＰＲ１を形成する。続いて、ウェットエッチングを行うことで、ハードマスクＨＭ１の表面を一部除去する。これにより、ロジック領域１ＤのハードマスクＨＭ１の幅を細くする。なお、本願でいう幅とは、半導体基板ＳＢの主面に沿う方向におけるパターンなどの長さを指す。
【００８４】
ハードマスクＨＭ１は、その直下にフィンを形成するために用いられるマスクである。このため、上記のようにしてメモリセル領域１ＡのハードマスクＨＭ１の幅とロジック領域１ＤのハードマスクＨＭ１の幅とに差を設けることで、メモリセル領域１Ａおよびロジック領域１Ｄに形成するフィンの幅に差を設けることができる。
【００８５】
次に、図１３に示すように、フォトレジスト膜ＰＲ１を除去した後、メモリセル領域１Ａおよびロジック領域１Ｄにおいて各ハードマスクＨＭ１の一部を覆うフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を覆い、Ｘ方向に延在する当該部分の端部と、Ｙ方向に延在する部分とを露出するレジストパターンである。つまり、Ｘ方向におけるハードマスクＨＭ１の両端は、フォトレジスト膜ＰＲ２から露出している。
【００８６】
次に、図１４および図１５に示すように、フォトレジスト膜ＰＲ２をマスクとして用いてエッチングを行うことで、各ハードマスクＨＭ１の一部を除去し、その後、フォトレジスト膜ＰＲ２を除去する。これにより、ハードマスクＨＭ１は、Ｘ方向に延在する部分のみが残る。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置されている。
【００８７】
次に、図１６および図１７に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡ、ＦＢおよびＦＣを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡ、ＦＢおよびＦＣが形成できる。
【００８８】
次に、図１８および図１９に示すように、半導体基板ＳＢの上に、フィンＦＡ、ＦＢ、ＦＣ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。これにより、当該絶縁膜からなる素子分離膜ＥＩを形成する。当該ＣＭＰ工程により、ハードマスクＨＭ１は除去される。なお、素子分離膜ＥＩを構成する絶縁膜を形成する前にハードマスクＨＭ１を除去してもよい。
【００８９】
次に、図２０に示すように、絶縁膜ＩＦ１、ＩＦ２を除去する。続いて、素子分離膜ＥＩの上面に対しエッチング処理を施すことで、素子分離膜ＥＩの上面を高さ方向に後退（下降）させる。これにより、フィンＦＡ、ＦＢおよびＦＣのそれぞれの側面の一部および上面を露出させる。
【００９０】
続いて、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、メモリセル領域１ＡのフィンＦＡ内にｐ型ウェルＰＷ１を形成し、ロジック領域１ＤのフィンＦＢ内にｐ型ウェルＰＷ２を形成し、ロジック領域１ＤのフィンＦＣ内にｎ型ウェルＮＷを形成する。ｐ型ウェルＰＷ１、ＰＷ２は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ｎ型ウェルＮＷは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成する。各ウェルは、各フィン内の全体および各フィンの下部の半導体基板ＳＢの一部に広がって形成される。
【００９１】
次に、図２１に示すように、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面および側壁を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成することができ、例えば２ｎｍ程度の膜厚を有する酸化シリコン膜からなる。続いて、絶縁膜ＩＦ３上に、フィンＦＡ、ＦＢおよびＦＣのそれぞれの高さ以上の膜厚を有する半導体膜ＳＩ２をＣＶＤ法などにより堆積した後、半導体膜ＳＩ２の上面をＣＭＰ法などにより平坦化することにより、平坦な上面を有する半導体膜ＳＩ２を形成する。その後、半導体膜ＳＩ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。半導体膜ＳＩ２は、例えばポリシリコン膜（シリコン膜）からなり、絶縁膜ＩＦ４は、例えば窒化シリコン膜からなる。上記のように半導体膜ＳＩ２に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面上に半導体膜ＳＩ２が残っている。
【００９２】
次に、図２２に示すように、メモリセル領域１ＡのフィンＦＡの一部の直上と、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃとを覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、メモリセル領域１Ａにおいて、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＡのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンＦＡの上面がフォトレジスト膜から露出している。
【００９３】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、メモリセル領域１Ａの絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これによりメモリセル領域１Ａの素子分離膜ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＡの上面の一部および側壁の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＡ上には、半導体膜ＳＩ２からなる制御ゲート電極ＣＧが形成される。また、これにより、制御ゲート電極ＣＧとフィンＦＡとの間の絶縁膜ＩＦ３からなるゲート絶縁膜ＧＦが形成される。
【００９４】
なお、ここでは、制御ゲート電極ＣＧから露出するフィンＦＡの表面を覆う絶縁膜ＩＦ３が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明するが、フィンＦＡの上面および側壁は絶縁膜ＩＦ３に覆われたままでもよい。
【００９５】
次に、図２３に示すように、半導体基板ＳＢ上に酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜（トップ酸化膜）Ｘ２を順に形成することにより、酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２からなる積層構造を有する絶縁膜ＯＮを形成する。すなわち、絶縁膜ＯＮはＯＮＯ（Oxide Nitride Oxide）膜である。酸化シリコン膜Ｘ１は、酸化法またはＣＶＤ法などにより形成することができる。窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２は、例えばＣＶＤ法により形成（堆積）する。
【００９６】
絶縁膜ＯＮは、素子分離膜ＥＩの上面、並びに、フィンＦＡの上面および側壁を覆っている。また、絶縁膜ＯＮは、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４からなる積層パターンの上面および側壁を覆っている。なお、窒化シリコン膜ＮＦは、後に形成するメモリセルの電荷蓄積部（電荷蓄積膜）として機能する膜であるが、窒化シリコン膜ＮＦの代わりに、ＨｆＳｉＯなどからなるｈｉｇｈ−ｋ膜を形成してもよい。また、酸化シリコン膜Ｘ２の代わりに、ＡｌＯ（酸化アルミニウム）膜を形成してもよい。
【００９７】
次に、図２４に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、半導体膜ＳＩ３を形成する。半導体膜ＳＩ３は、例えばポリシリコン膜からなり、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４を含む積層体の高さよりも膜厚が大きい。続いて、半導体膜ＳＩ３の上面をＣＭＰ法により研磨することで、絶縁膜ＩＦ４上の絶縁膜ＯＮの上面を露出させる。
【００９８】
次に、図２５に示すように、エッチバック工程を行うことで、半導体膜ＳＩ３の上面を後退させる。これにより、半導体膜ＳＩ３の上面の位置は、例えば、制御ゲート電極ＣＧの上面の位置とほぼ等しい高さとなる。
【００９９】
次に、図２６に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜からなり、半導体膜ＳＩ３の上面を覆い、かつ、絶縁膜ＩＦ４の側壁および上面を、絶縁膜ＯＮを介して覆っている。
【０１００】
次に、図２７に示すように、ドライエッチングを行うことで、絶縁膜ＩＦ５の一部を除去し、これにより絶縁膜ＯＮの上面と半導体膜ＳＩ３の上面の一部とを露出させる。すなわち、絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側壁に絶縁膜ＯＮを介してサイドウォール状に残る。続いて、絶縁膜ＩＦ５をマスクとしてエッチングを行うことで、半導体膜ＳＩ３を加工する。これにより、制御ゲート電極ＣＧの両側の側壁に近接する領域に半導体膜ＳＩ３が残り、制御ゲート電極ＣＧの両側の側壁に近接する領域以外の領域において、フィンＦＡの上面は半導体膜ＳＩ３から露出する。
【０１０１】
制御ゲート電極ＣＧのゲート長方向（Ｘ方向）における一方の側壁に絶縁膜ＯＮを介して近接する半導体膜ＳＩ３は、メモリゲート電極ＭＧを構成する。メモリゲート電極ＭＧは、制御ゲート電極ＣＧと並んで、複数のフィンＦＡに跨がるようにＹ方向に延在している。
【０１０２】
次に、図２８に示すように、メモリゲート電極ＭＧおよびその直上の絶縁膜ＩＦ５を覆うレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとして用いてエッチングを行うことにより、当該レジストパターンから露出する絶縁膜ＩＦ５および半導体膜ＳＩ３を除去する。これにより、ゲート長方向において、制御ゲート電極ＣＧの一方の側壁には絶縁膜ＯＮを介してメモリゲート電極ＭＧが残り、制御ゲート電極ＣＧの他方の側壁は半導体膜ＳＩ３から露出する。
【０１０３】
続いて、エッチングを行うことで、絶縁膜ＩＦ５およびメモリゲート電極ＭＧに覆われていない絶縁膜ＯＮを除去する。これにより、絶縁膜ＩＦ４の上面、フィンＦＡの上面、フィンＦＡの側壁、素子分離膜ＥＩの上面が露出する。また、メモリゲート電極ＭＧに覆われていない絶縁膜ＩＦ４の側壁および制御ゲート電極ＣＧの側壁が露出する。
【０１０４】
次に、図２９に示すように、メモリセル領域１Ａと、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのフィンＦＢ、ＦＣのそれぞれの一部の直上とを覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＢのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンと、Ｙ方向に並ぶ複数のフィンＦＣのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンとを含んでいる。当該レジストパターンの横の領域において、フィンＦＢ、ＦＣのそれぞれの上面がフォトレジスト膜から露出している。
【０１０５】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これによりｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃの素子分離膜ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＢ、ＦＣのそれぞれの上面の一部および側壁の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＢ、ＦＣのそれぞれの上には、絶縁膜ＩＦ３を介して、半導体膜ＳＩ２からなるダミーゲート電極ＤＧが形成される。
【０１０６】
ダミーゲート電極ＤＧは、後の工程で除去され、メタルゲート電極に置換される膜であり、完成した半導体装置には残らない。つまり、ダミーゲート電極ＤＧは、擬似的なゲート電極である。なお、ここでは、ダミーゲート電極ＤＧから露出するフィンＦＢ、ＦＣのそれぞれの表面を覆う絶縁膜ＩＦ３が除去される場合について説明する。その後、図示は省略するが、ダミーゲート電極ＤＧの側壁を覆う酸化シリコン膜を形成する。
【０１０７】
次に、図３０に示すように、絶縁膜ＩＦ４、ＩＦ５、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧをマスクとして用いて、フィンＦＡ、ＦＢおよびＦＣのそれぞれの上面に対しイオン注入を行う。これにより、フィンＦＡの上面には、ｎ型の半導体領域である一対のエクステンション領域ＥＸ１を形成する。また、フィンＦＢの上面には、ｎ型の半導体領域である一対のエクステンション領域ＥＸ２を形成する。フィンＦＣの上面には、ｐ型の半導体領域である一対のエクステンション領域ＥＸ３を形成する。
【０１０８】
少なくとも、エクステンション領域ＥＸ３は、エクステンション領域ＥＸ１、ＥＸ２の形成工程とは別の工程で形成される。エクステンション領域ＥＸ１、ＥＸ２は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。エクステンション領域ＥＸ３は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成することができる。
【０１０９】
続いて、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えば窒化シリコン膜からなる。絶縁膜ＩＦ６は、素子分離膜ＥＩ、フィンＦＡ、ＦＢ、ＦＣ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの表面を覆っている。
【０１１０】
次に、図３１に示すように、ｎＭＩＳ領域１Ｂを露出し、メモリセル領域１ＡおよびｐＭＩＳ領域１Ｃを覆うフォトレジスト膜ＰＲ３を形成した後、フォトレジスト膜ＰＲ３をマスクとしてドライエッチングを行うことで、ｎＭＩＳ領域１Ｂの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離膜ＥＩ、フィンＦＢおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。ここで、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよび当該ダミーゲート電極ＤＧ上の絶縁膜ＩＦ４からなる積層体の側壁には、絶縁膜ＩＦ６からなるサイドウォールＳＷが形成される。
【０１１１】
このとき、フィンＦＢの側壁に絶縁膜ＩＦ６からなるサイドウォールが形成されてもよいが、図ではフィンＦＢの側壁に形成されるサイドウォールの図示を省略している。後の工程でフィンＦＡ、ＦＣの側壁にサイドウォールが形成される場合も、サイドウォールの図示は省略する。
【０１１２】
次に、図３２に示すように、フォトレジスト膜ＰＲ３、絶縁膜ＩＦ４およびサイドウォールＳＷをマスクとしてドライエッチングを行うことで、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールＳＷを含むパターンの横に露出するフィンＦＢの上面を後退させる。これにより、当該パターンから露出するフィンＦＢの上面は、素子分離膜ＥＩの上面よりも高く、ダミーゲート電極ＤＧの直下のフィンＦＢの上面よりも低い位置まで後退する。
【０１１３】
次に、図３３に示すように、エピタキシャル成長法を用いて、ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧおよびサイドウォールＳＷを含むパターンの横に露出するフィンＦＢの上面および側壁を覆うエピタキシャル層ＥＰ１を形成する。エピタキシャル層ＥＰ１は、例えばＳｉ（シリコン）からなる。また、ここでは例えばＳｉＰ（リン化シリコン）膜またはＳｉＣ（炭化シリコン）膜からなるエピタキシャル層ＥＰ１を形成してもよい。
【０１１４】
エピタキシャル層ＥＰ１は、図５を用いて説明したように、菱形の断面形状を有する半導体層であり、Ｙ方向におけるフィンＦＢの側壁を覆っている。図３３では、エピタキシャル層ＥＰ１はＸ方向におけるフィンＦＢの側壁を覆っていないが、当該側壁をエピタキシャル層ＥＰ１が覆っていてもよい。Ｘ方向におけるフィンＦＢの側壁が酸化シリコン膜などにより覆われている場合には、当該側壁はエピタキシャル層ＥＰ１に覆われないことが考えられる。
【０１１５】
次に、図３４に示すように、フォトレジスト膜ＰＲ３を除去した後、半導体基板上に、例えば窒化シリコン膜からなる絶縁膜ＩＦ７を形成する。絶縁膜ＩＦ７は、例えばＣＶＤ法を用いて形成することができる。メモリセル領域１ＡおよびｐＭＩＳ領域１Ｃでは、絶縁膜ＩＦ６の表面を覆う様に絶縁膜ＩＦ７が形成されるが、図では絶縁膜ＩＦ７は絶縁膜ＩＦ６と一体となっているものとして、メモリセル領域１ＡおよびｐＭＩＳ領域１Ｃの絶縁膜ＩＦ７の図示を省略する。
【０１１６】
次に、図３５に示すように、ｐＭＩＳ領域１Ｃを露出し、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂを覆うフォトレジスト膜ＰＲ４を形成した後、フォトレジスト膜ＰＲ４をマスクとしてドライエッチングを行うことで、ｐＭＩＳ領域１Ｃの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離膜ＥＩ、フィンＦＣおよび絶縁膜ＩＦ４のそれぞれの上面を露出させる。ここで、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよび当該ダミーゲート電極ＤＧ上の絶縁膜ＩＦ４からなる積層体の側壁には、絶縁膜ＩＦ６からなるサイドウォールＳＷが形成される。
【０１１７】
次に、図３６に示すように、フォトレジスト膜ＰＲ４、絶縁膜ＩＦ４およびサイドウォールＳＷをマスクとしてドライエッチングを行うことで、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールＳＷを含むパターンの横に露出するフィンＦＣの上面を後退させる。これにより、当該パターンから露出するフィンＦＣの上面は、素子分離膜ＥＩの上面よりも高く、ダミーゲート電極ＤＧの直下のフィンＦＣの上面よりも低い位置まで後退する。
【０１１８】
次に、図３７に示すように、エピタキシャル成長法を用いて、ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧおよびサイドウォールＳＷを含むパターンの横に露出するフィンＦＣの上面および側壁を覆うエピタキシャル層ＥＰ２を形成する。エピタキシャル層ＥＰ２は、例えばＳｉＧｅ（シリコンゲルマニウム）からなる。
【０１１９】
エピタキシャル層ＥＰ２は、図５を用いて説明したように、菱形の断面形状を有する半導体層であり、Ｙ方向におけるフィンＦＣの側壁を覆っている。図３７では、エピタキシャル層ＥＰ２はＸ方向におけるフィンＦＣの側壁を覆っていないが、当該側壁をエピタキシャル層ＥＰ２が覆っていてもよい。Ｘ方向におけるフィンＦＣの側壁が酸化シリコン膜などにより覆われている場合には、当該側壁はエピタキシャル層ＥＰ２に覆われないことが考えられる。
【０１２０】
次に、図３８に示すように、フォトレジスト膜ＰＲ４を除去した後、半導体基板上に、例えば窒化シリコン膜からなる絶縁膜ＩＦ８を形成する。絶縁膜ＩＦ８は、例えばＣＶＤ法を用いて形成することができる。絶縁膜ＩＦ８は、メモリセル領域１Ａにおいて絶縁膜ＩＦ６の表面を覆い、ｎＭＩＳ領域１Ｂにおいて絶縁膜ＩＦ７の表面を覆う様に形成される。ただし、図では、絶縁膜ＩＦ８はメモリセル領域１Ａの絶縁膜ＩＦ６およびｎＭＩＳ領域１Ｂの絶縁膜ＩＦ７と一体となっているものとして、メモリセル領域１ＡおよびｎＭＩＳ領域１Ｂの絶縁膜ＩＦ８の図示を省略する。
【０１２１】
次に、図３９に示すように、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを覆い、メモリセル領域１Ａを露出するフォトレジスト膜ＰＲ５を形成する。その後、フォトレジスト膜ＰＲ５をマスクとしてドライエッチングを行うことで、メモリセル領域１Ａの絶縁膜ＩＦ６の一部を除去し、これにより、素子分離膜ＥＩ、フィンＦＡ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの上面を露出させる。ここで、メモリセル領域１Ａの制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜ＩＦ４およびＩＦ５を含む積層体の側壁には、絶縁膜ＩＦ６からなるサイドウォールＳＷが形成される。
【０１２２】
次に、図４０に示すように、フォトレジスト膜ＰＲ５を除去した後、絶縁膜ＩＦ４、ＩＦ５、ダミーゲート電極ＤＧ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールＳＷをマスクとして用いて、フィンＦＡ、ＦＢおよびＦＣの上面に対しイオン注入を行う。これにより、フィンＦＡの上面には、ｎ型の半導体領域である一対の拡散領域Ｄ１を形成する。また、フィンＦＢの上面には、ｎ型の半導体領域である一対の拡散領域Ｄ２を形成する。フィンＦＣの上面には、ｐ型の半導体領域である一対の拡散領域Ｄ３を形成する。ここでは、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃでは、絶縁膜ＩＦ７、ＩＦ８を貫通してフィンＦＢ、ＦＣに不純物が打ち込まれる。
【０１２３】
少なくとも、拡散領域Ｄ３は、拡散領域Ｄ１、Ｄ２の形成工程とは別の工程で形成される。拡散領域Ｄ１、Ｄ２は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。拡散領域Ｄ３は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成することができる。拡散領域Ｄ１、Ｄ２の形成工程では、エクステンション領域ＥＸ１、ＥＸ２を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。また、拡散領域Ｄ３の形成工程では、エクステンション領域ＥＸ３を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。
【０１２４】
これにより、拡散領域Ｄ１およびエクステンション領域ＥＸ１を含むソース・ドレイン領域と、拡散領域Ｄ２およびエクステンション領域ＥＸ２を含むソース・ドレイン領域と、拡散領域Ｄ３およびエクステンション領域ＥＸ３を含むソース・ドレイン領域とを形成する。このイオン注入工程では、拡散領域Ｄ２は、エピタキシャル層ＥＰ１と、エピタキシャル層ＥＰ１の下のフィンＦＢのそれぞれに形成される。また、拡散領域Ｄ３は、エピタキシャル層ＥＰ２と、エピタキシャル層ＥＰ２の下のフィンＦＣのそれぞれに形成される。
【０１２５】
メモリセル領域１Ａにおいて、ソース・ドレイン領域および制御ゲート電極ＣＧは、制御トランジスタを構成し、当該ソース・ドレイン領域およびメモリゲート電極ＭＧは、メモリトランジスタを構成する。また、制御トランジスタおよびメモリトランジスタは、メモリセルＭＣを構成する。
【０１２６】
ここでは、エピタキシャル層ＥＰ１、ＥＰ２を形成した後に拡散領域Ｄ１〜Ｄ３を形成しているが、拡散領域Ｄ２は、例えば図３１を用いて説明したサイドウォールＳＷを形成した後であって、図３２を用いて説明したエッチング工程の前に形成してもよい。また、拡散領域Ｄ３は、例えば図３５を用いて説明したサイドウォールＳＷを形成した後であって、図３６を用いて説明したエッチング工程の前に形成してもよい。
【０１２７】
次に、メモリセル領域のフィンＦＡに形成されたソース・ドレイン領域を覆うシリサイド層を形成する。ここでは、まず、図４１に示すスパッタリング装置ＳＤを用いて、図４２に示すように、フィンＦＡを覆う金属膜ＭＳ１を形成する。図４１に示すスパッタリング装置ＳＤは、ロードポートＬＰ、チャンバＣＨ１〜ＣＨ５、ロボットアームＲＡ１、ＲＡ２を有し、スパッタリング装置ＳＤが含む各チャンバＣＨ１〜ＣＨ５のそれぞれは、密閉することが可能である。また、各チャンバＣＨ１〜ＣＨ５と、ロボットアームＲＡ１およびＲＡ２のそれぞれが配置されている搬送室とのそれぞれの内部は、いずれも真空ポンプなどを用いて所望の気圧および温度に保つことが可能である。
【０１２８】
上記金属膜ＭＳ１を形成する際には、まず、スパッタリング装置ＳＤとその外部とを接続するロードポートＬＰに、メモリセルＭＣ（図４０参照）などが形成された半導体基板（半導体ウェハ）を配置する。続いて、ロードポートＬＰ内の半導体ウェハは、ロボットアームＲＡ１により搬送室内を搬送され、前処理室であるチャンバＣＨ２内に置かれ、チャンバＣＨ２内で洗浄される。ここで、フィンＦＡ（図４０参照）の表面に形成されていた自然酸化膜が除去され、フィンＦＡの上面および側壁が露出する。続いて、半導体ウェハはロボットアームＲＡ１によりチャンバＣＨ３内に移される。
【０１２９】
続いて、半導体ウェハは、ロボットアームＲＡ２によりチャンバＣＨ３内からチャンバ（熱処理用チャンバ）ＣＨ４内に移され、チャンバＣＨ４内において熱処理を施される。この熱処理は、例えば２００℃で９０秒間行うＲＴＡ（Rapid Thermal Annealing）である。その後、加熱された半導体ウェハは、ロボットアームＲＡ２により、チャンバＣＨ４内からチャンバ（成膜用チャンバ）ＣＨ５内に移される。続いて、チャンバＣＨ５内において、半導体ウェハ（半導体基板）の主面に対し、スパッタリング法によりＮｉＰｔからなる金属膜ＭＳ１（図４２参照）を堆積する。
【０１３０】
当該スパッタリング法による成膜は、チャンバＣＨ４でも熱処理工程の終了後、３０秒〜６０秒以内に開始する。ここで、チャンバＣＨ４、ＣＨ５のそれぞれの内部と、ロボットアームＲＡ２が配置された搬送室の内部とは、真空状態が維持されている。つまり、半導体ウェハは、周囲の真空状態を保ったまま、チャンバＣＨ４内からチャンバＣＨ５内に搬送することが可能である。よって、半導体ウェハをチャンバＣＨ４内からチャンバＣＨ５内に搬送する際、半導体ウェハの温度が低下することを防ぐことができる。すなわち、当該熱処理の後、短時間で搬送を済ませて当該成膜を開始することで、熱処理により加熱された半導体ウェハの温度（例えば２００℃）が低下する前にスパッタリングを行うことができる。
【０１３１】
図４２に示すように、高温の半導体基板ＳＢに対してスパッタリング法により金属膜ＭＳ１を成膜すると、高温のフィンＦＡの表面の一部と金属膜ＭＳ１の一部とが反応して、薄いシリサイド層ＳＳが、フィンＦＡの側壁および上面を覆うように形成される。シリサイド層ＳＳは、例えばＮｉＳｉ（ニッケルシリサイド）とＰｔ（白金）とを含む。つまり、シリサイド層ＳＳは、ＮｉＰｔシリサイド層である。
【０１３２】
このとき、金属膜ＭＳ１は、フィンＦＡの側壁および上面を連続的に覆ってはおらず、フィンＦＡを覆う金属膜ＭＳ１は、複数に分離している。すなわち、フィンＦＡの上面の全体および素子分離膜ＥＩの上面の全体は、金属膜ＭＳ１により覆われているのに対し、フィンＦＡの側壁は、当該側壁に対して垂直な方向に延在する柱状の複数の金属膜ＭＳ１により部分的に覆われている。つまり、当該側壁を覆う金属膜ＭＳ１は、当該側壁に沿う方向において互いに離間して並ぶ複数の膜（パターン）により構成されている。
【０１３３】
フィンＦＡの側壁に形成された金属膜ＭＳ１が柱状となっているのは、スパッタリング法により形成する金属膜ＭＳ１が、フィンＦＡの側壁のような、半導体基板ＳＢの主面に対して垂直に近い角度で形成された面に対し成膜されにくいことと、フィンＦＡの側壁がシリサイド層ＳＳにより覆われていることとに起因する。フィンＦＡの側壁に形成された柱状の複数の金属膜ＭＳ１同士は互いに離間しているため、金属膜ＭＳ１が応力を有していたとしても、フィンＦＡがその応力により影響を受けることを防ぐことができる。
【０１３４】
上記スパッタリング工程では、フィンＦＡの上面上および素子分離膜ＥＩの上面上に、例えば６０ｎｍの膜厚を有する金属膜ＭＳ１を形成する。上記のように、金属膜ＭＳ１はフィンＦＡの側壁に対する被膜性が低い、つまりカバレッジが悪いため、フィンＦＡの側壁に接して形成される金属膜ＭＳ１の膜厚は、フィンＦＡ上の金属膜ＭＳ１の膜厚（例えば６０ｎｍ）よりも小さい。ここでは、後述するシリサイド層Ｓ１を、フィンＦＡの側壁および上面において所望の膜厚で形成するために必要な膜厚の金属膜ＭＳ１を形成する。
【０１３５】
次に、図４３および図４４に示すように、２回の熱処理を行うことで、フィンＦＡの側壁および上面を覆うシリサイド層Ｓ１を形成する。すなわち、第１熱処理として、２６０℃で１１〜３５秒間のＲＴＡを行うことで、金属膜ＭＳ１とフィンＦＡの上面および側壁とを反応させ、これによりＮｉ２Ｓｉ（ダイニッケルシリサイド）を主に含むシリサイド層Ｓ１を形成する。ここでは、第１熱処理の時間を調整することで、シリサイド層Ｓ１の膜厚を調整することができる。続いて、未反応の金属膜ＭＳ１を薬液により除去した後、第２熱処理として、５００℃で１１秒間のＲＴＡを行う。これにより、シリサイド層Ｓ１の主な組成はＮｉＳｉ（モノニッケルシリサイド）となり、シリサイド層Ｓ１は、第２熱処理を行う前よりも低抵抗化する。図４４は、図４２と同じ位置におけるフィンＦＡの断面図である。
【０１３６】
フィンＦＡの側壁に沿うシリサイド層Ｓ１の膜厚は、フィンＦＡの上面に沿うシリサイド層Ｓ１の膜厚とほぼ同等である。なお、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃでは、フィンＦＢ、ＦＣ、エピタキシャル層ＥＰ１およびＥＰ２などは絶縁膜（保護膜）ＩＦ７、ＩＦ８に覆われているため、絶縁膜ＩＦ７、ＩＦ８の上に金属膜ＭＳ１が堆積され、熱処理が行われたとしても、フィンＦＢ、ＦＣ、エピタキシャル層ＥＰ１およびＥＰ２のそれぞれの表面がシリサイド化されることはない。シリサイド層Ｓ１の最上面の位置は、エピタキシャル層ＥＰ１、ＥＰ２の最上面の位置よりも低い。
【０１３７】
ここでは、フィンＦＡの側壁に沿って複数並ぶ柱状の金属膜ＭＳ１とフィンＦＡの側壁とを反応させてシリサイド層Ｓ１を形成しているが、当該側壁に沿う方向に隣り合う金属膜ＭＳ１同士の間隔は小さく、また、シリサイド層Ｓ１は第１熱処理の際に上下方向および横方向に大きくなるため、形成されたシリサイド層Ｓ１は、当該側壁を連続的に覆っている。
【０１３８】
続いて、半導体基板ＳＢの主面上に、例えば窒化シリコン膜からなるライナー膜（図示しない）と、酸化シリコン膜からなる層間絶縁膜ＩＬ１とを順に形成する。当該ライナー膜および層間絶縁膜ＩＬ１は、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬ１は、素子分離膜ＥＩ上のフィンＦＡの高さと、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４からなる積層体の高さとの合計の高さよりも大きい膜厚を有する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ１の上面を平坦化する。
【０１３９】
次に、図４５に示すように、例えばＣＭＰ法により層間絶縁膜ＩＬ１の上面および絶縁膜ＩＦ４、ＩＦ５およびサイドウォールＳＷに対して研磨を行うことで、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧの上面を露出させる。これにより、絶縁膜ＩＦ４、ＩＦ５は除去されるため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面も露出する。
【０１４０】
次に、図４６に示すように、ｐＭＩＳ領域１Ｃにおいて露出したダミーゲート電極ＤＧの除去工程を実施する。すなわち、半導体基板ＳＢ上に例えばＣＶＤ法によりハードマスクＨＭ２を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、ｐＭＩＳ領域１ＣのハードマスクＨＭ２を除去し、これによりｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧを露出させる。ハードマスクＨＭ２は、例えば酸化シリコン膜またはＴｉＮ（窒化チタン）膜からなり、ｎＭＩＳ領域１Ｂおよびメモリセル領域１Ａの各ゲート電極はハードマスクＨＭ２に覆われている。
【０１４１】
続いて、ハードマスクＨＭ２から露出するダミーゲート電極ＤＧをウェットエッチングにより除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。また、絶縁膜ＩＦ３を除去した後、ダミーゲート電極ＤＧが除去されて形成された溝の底面を覆う絶縁膜を形成してもよい。
【０１４２】
次に、図４７に示すように、当該溝内に、ゲート絶縁膜である絶縁膜ＨＫと、メタルゲート電極であるゲート電極Ｇ２とを形成する。すなわち、まず、ハードマスクＨＭ２上を含む半導体基板ＳＢ上に、例えばＣＶＤ法およびスパッタリング法を用いて、絶縁膜ＨＫ、金属膜ＭＦ３およびＭＦ４を順に形成する。絶縁膜ＨＫは、窒化シリコン膜よりも誘電率が高いｈｉｇｈ−ｋ膜であり、ここでは酸化ハフニウム膜からなるが、その他、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。
【０１４３】
金属膜ＭＦ３は、ここでは窒化チタン（ＴｉＮ）膜からなるが、その他に、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはチタンアルミニウム（ＴｉＡｌ）膜などを用いてもよい。金属膜ＭＦ４は、例えばアルミニウム（Ａｌ）膜からなる。
【０１４４】
ｐＭＩＳ領域１Ｃのダミーゲート電極ＤＧが除去されることで形成された溝は、絶縁膜ＨＫ、金属膜ＭＦ３およびＭＦ４からなる積層膜により、完全に埋め込まれる。その後、例えばＣＭＰ法により層間絶縁膜ＩＬ１上の不要な膜を除去し、ｐＭＩＳ領域１Ｃの層間絶縁膜ＩＬ１の上面を露出させることで、当該溝内に埋め込まれた絶縁膜ＨＫからなるゲート絶縁膜と、当該溝内に埋め込まれた金属膜ＭＦ３、ＭＦ４からなるゲート電極Ｇ２とを形成する。これにより、ゲート電極Ｇ２と、ｐＭＩＳ領域１Ｃのソース・ドレイン領域とを含むｐ型トランジスタＱＰが形成される。
【０１４５】
次に、図４８に示すように、ｎＭＩＳ領域１Ｂにおいて露出したダミーゲート電極ＤＧの除去工程を実施する。すなわち、ハードマスクＨＭ２を除去し、続いて、半導体基板ＳＢ上に例えばＣＶＤ法によりハードマスクＨＭ３を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、ｎＭＩＳ領域１ＢのハードマスクＨＭ３を除去し、これによりｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧを露出させる。ハードマスクＨＭ３は、例えば酸化シリコン膜またはＴｉＮ（窒化チタン）膜からなり、ｐＭＩＳ領域１Ｃおよびメモリセル領域１Ａの各ゲート電極はハードマスクＨＭ３に覆われている。
【０１４６】
続いて、ハードマスクＨＭ３から露出するダミーゲート電極ＤＧをウェットエッチングにより除去する。なお、ここではダミーゲート電極ＤＧの下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。また、絶縁膜ＩＦ３を除去した後、ダミーゲート電極ＤＧが除去されて形成された溝の底面を覆う絶縁膜を形成してもよい。
【０１４７】
次に、図４９に示すように、当該溝内に、ゲート絶縁膜である絶縁膜ＨＫと、メタルゲート電極であるゲート電極Ｇ１とを形成する。すなわち、まず、ハードマスクＨＭ３上を含む半導体基板ＳＢ上に、例えばＣＶＤ法およびスパッタリング法を用いて、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２を順に形成する。絶縁膜ＨＫは、窒化シリコン膜よりも誘電率が高いｈｉｇｈ−ｋ膜であり、ここでは酸化ハフニウム膜からなるが、その他、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。
【０１４８】
金属膜ＭＦ１は、ここではチタンアルミニウム（ＴｉＡｌ）膜からなるが、その他に、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜またはタンタル（Ｔａ）膜などを用いてもよい。金属膜ＭＦ２は、例えばアルミニウム（Ａｌ）膜からなる。
【０１４９】
ｎＭＩＳ領域１Ｂのダミーゲート電極ＤＧが除去されることで形成された溝は、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２からなる積層膜により、完全に埋め込まれる。その後、例えばＣＭＰ法により層間絶縁膜ＩＬ１上の不要な膜を除去し、ｎＭＩＳ領域１Ｂの層間絶縁膜ＩＬ１の上面を露出させることで、当該溝内に埋め込まれた絶縁膜ＨＫからなるゲート絶縁膜と、当該溝内に埋め込まれた金属膜ＭＦ１、ＭＦ２からなるゲート電極Ｇ１とを形成する。これにより、ゲート電極Ｇ１と、ｎＭＩＳ領域１Ｂのソース・ドレイン領域とを含むｎ型トランジスタＱＮが形成される。
【０１５０】
次に、図４９に示すように、ハードマスクＨＭ３を除去し、続いて、半導体基板ＳＢ上に例えばＣＶＤ法により絶縁膜ＩＦ９を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ９を除去する。したがって、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃのゲート電極Ｇ１、Ｇ２は絶縁膜ＩＦ９に覆われているが、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜ＩＦ９から露出する。
【０１５１】
続いて、周知のサリサイドプロセスを行うことで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面にシリサイド層Ｓ２を形成する。ここでは、例えば図４１に示すようなスパッタリング装置ＳＤを用いて、絶縁膜ＩＦ９上を含む半導体基板ＳＢ上に、スパッタリング法によりＮｉＰｔ膜を堆積した後、第１熱処理を行ってシリサイド層Ｓ２を形成する。続いて、余分なＮｉＰｔ膜を除去した後、第２熱処理を行うことで、低抵抗なシリサイド層Ｓ２を形成することができる。シリサイド層Ｓ２は、例えばＮｉＰｔシリサイド層である。すなわち、シリサイド層Ｓ１、Ｓ２は互いに同じ材料からなる。
【０１５２】
ここで、上記サリサイドプロセスにおいて、第１熱処理の前に制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上の堆積するＮｉＰｔ膜（金属膜）の膜厚は、図４２に示すフィンＦＡ上の金属膜ＭＳ１の膜厚より小さい。このように、シリサイド層Ｓ２を形成する際に堆積する金属膜の膜厚を小さく抑えることで、フィンＦＡなどを含む半導体基板ＳＢが当該金属膜の応力により影響を受けることを防ぐことができる。
【０１５３】
次に、図５０に示すように、例えばＣＶＤ法を用いて、絶縁膜ＩＦ９上を含む半導体基板ＳＢ上に、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなる。続いて、層間絶縁膜ＩＬ２の上面をＣＭＰ法などにより平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２、ＩＬ１を貫通するコンタクトホールＣＨを複数形成する。なお、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのコンタクトホールＣＨは、絶縁膜ＩＦ９も貫通している。
【０１５４】
メモリセル領域１Ａにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の直上のシリサイド層Ｓ１の上面の一部が露出している。ｎＭＩＳ領域１Ｂにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の一部であるエピタキシャル層ＥＰ１の上面の一部が露出している。ｐＭＩＳ領域１Ｃにおいて、コンタクトホールＣＨの底部には、ソース・ドレイン領域の一部であるエピタキシャル層ＥＰ２の上面の一部が露出している。
【０１５５】
また、図示していない領域において、ゲート電極Ｇ１、Ｇ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の一部を露出するコンタクトホールＣＨが形成されている。これらのコンタクトホールＣＨは、層間絶縁膜ＩＬ１を貫通していない。また、半導体基板ＳＢの主面に対して垂直な方向において、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの直上のコンタクトホールＣＨの長さは、シリサイド層Ｓ１の直上のコンタクトホールＣＨの長さよりも小さい。
【０１５６】
次に、図５１に示すように、周知のサリサイドプロセスを用いて、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１ＣのコンタクトホールＣＨの底部において露出するエピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面に、シリサイド層Ｓ３を形成する。すなわち、コンタクトホールＣＨの内部を含む半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて金属膜を形成した後、熱処理を行うことで、当該金属膜とエピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面とを反応させることで、コンタクトホールＣＨの底部にシリサイド層Ｓ３を形成する。その後、当該金属膜を除去する。
【０１５７】
ここでは、コンタクトホールＣＨのような細い開口部内にスパッタリング法に金属膜を形成することが困難であるため、ＣＶＤ法により上記金属膜を形成している。ただし、Ｎｉ（ニッケル）膜はＣＶＤ法で形成することが困難であるため、ここではＣＶＤ法により形成することが容易なＴｉ（チタン）膜を当該金属膜として形成している。したがって、シリサイド層Ｓ３は、ＴｉＳｉ２（チタンシリサイド）膜からなる。すなわち、シリサイド層Ｓ３は、シリサイド層Ｓ１、Ｓ２とは異なる材料からなる。なお、シリサイド層Ｓ３の形成工程において、Ｔｉ（チタン）膜がメモリセル領域１Ａのシリサイド層Ｓ１の直上のコンタクトホールＣＨの底部に残ってもよい。
【０１５８】
次に、図５２に示すように、コンタクトホールＣＨ内に、接続用の導電部材として、タングステン（Ｗ）などからなる導電性のプラグＰＧ１、ＰＧ２を形成する。プラグＰＧ１、ＰＧ２のそれぞれは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造となっている。
【０１５９】
プラグＰＧ１は、メモリセルＭＣのソース領域およびドレイン領域に、シリサイド層Ｓ１を介して電気的に接続されている。上記のようにシリサイド層Ｓ１上にＴｉ膜が残っている場合は、プラグＰＧ１とシリサイド層Ｓ１との間にＴｉ膜が介在する。プラグＰＧ２は、ｎＭＩＳ領域１ＢのコンタクトホールＣＨ内に埋め込まれ、シリサイド層Ｓ３を介してエピタキシャル層ＥＰ１に電気的に接続されている。つまり、プラグＰＧ２はｎ型トランジスタＱＮのソース・ドレイン領域に電気的に接続されている。プラグＰＧ２は、ｐＭＩＳ領域１ＣのコンタクトホールＣＨ内に埋め込まれ、シリサイド層Ｓ３を介してエピタキシャル層ＥＰ２に電気的に接続されている。つまり、プラグＰＧ２はｐ型トランジスタＱＰのソース・ドレイン領域に電気的に接続されている。
【０１６０】
半導体基板ＳＢの主面に対して垂直な方向において、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの直上のコンタクトホールＣＨの長さは、シリサイド層Ｓ１の直上のコンタクトホールＣＨの長さよりも小さい。これは、半導体基板ＳＢの主面に対するシリサイド層Ｓ１の上面の高さが、半導体基板ＳＢの主面に対するエピタキシャル層ＥＰ１、ＲＰ２のそれぞれの上面の高さよりも低いためである。
【０１６１】
エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面の高さがシリサイド層Ｓ１の上面の高さよりも高いのは、エピタキシャル層ＥＰ１、ＥＰ２を大きい体積で形成することにより、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれのソース・ドレイン領域を低抵抗化するためである。すなわち、メモリセル領域１Ａのシリサイド層Ｓ１は、半導体層に比べて抵抗値が低い材料からなるため、大きな体積および膜厚を有していなくてもメモリセルＭＣのソース・ドレイン領域を十分に低抵抗化することができる。
【０１６２】
これに対し、エピタキシャル層ＥＰ１、ＥＰ２はシリサイド層Ｓ１に比べて高抵抗である。よって、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれのソース・ドレイン領域を低抵抗化するためには、シリサイド層Ｓ１に比べて大きな体積および膜厚が必要となる。言い換えれば、エピタキシャル層ＥＰ１、ＥＰ２のそれぞれの上面の高さを、シリサイド層Ｓ１の上面の高さよりも高く形成することで、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれのソース・ドレイン領域を低抵抗化することができる。
【０１６３】
なお、シリサイド層Ｓ３を形成するために堆積した金属膜（チタン膜）がシリサイド層Ｓ１上のコンタクトホールＣＨ内の底部に残っている場合には、シリサイド層Ｓ１の上面とプラグＰＧ１との間にＴｉ（チタン）膜が介在する。
【０１６４】
次に、図５３に示すように、層間絶縁膜ＩＬ２上に配線Ｍ１を形成する。配線Ｍ１は、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造からなる。図３では、図面の簡略化のために、配線Ｍ１は、バリア導体膜および主導体膜を一体化して示してある。また、プラグＰＧ１、ＰＧ２も同様である。
【０１６５】
配線Ｍ１は、例えばいわゆるシングルダマシン法により形成することができる。すなわち、層間絶縁膜ＩＬ２上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線Ｍ１を形成することができる。ただし、ここでは配線Ｍ１の横の層間絶縁膜の図示を省略している。
【０１６６】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図５４および図５５を参照して説明する。
【０１６７】
図５４は、不揮発性メモリのメモリセルＭＣの等価回路図である。図５５は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５５の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図５４に示すメモリセル（選択メモリセル）ＭＣのメモリゲート電極ＭＧ（図５３参照）に印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧ（図５３参照）に印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、およびｐ型ウェルＰＷ１（図４参照）に印加する電圧Ｖｂが記載されている。なお、図５５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＦ（図５３参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１６８】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図５５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＯＮ中の窒化シリコン膜中に電子を注入することで書込みを行う。
【０１６９】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＯＮ中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１７０】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜ＯＮ中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図５５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜ＯＮ中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１７１】
読出し時には、例えば図５５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１７２】
＜半導体装置の製造方法の効果について＞
次に、本実施の形態の半導体装置の製造方法の主要な特徴および効果について、比較例として図５８を用いて説明する。図５８は、比較例の半導体装置の製造工程中の断面図であって、図４２に示す断面図に対応する。
【０１７３】
フィンを有さず、半導体基板の主面にソース・ドレインおよびチャネル領域を形成するトランジスタでは、ソース・ドレイン領域の低抵抗化、および、ソース・ドレイン領域とプラグとの間の接続抵抗の低減を目的として、ソース・ドレイン領域の上面をシリサイド層により覆うことが考えられる。ここでシリサイド層を形成する場合には、例えば半導体基板上に２５ｎｍの膜厚を有する金属膜をスパッタリング法により堆積し、その後熱処理を行うことで金属膜と半導体とを反応させ、これによりシリサイド層を形成する。
【０１７４】
そこで、フィン上に形成されたトランジスタ（ＦＩＮＦＥＴ）においても、ソース・ドレイン領域の表面を覆うシリサイド層を形成することが考えられる。しかし、半導体基板の主面上に突出するフィンの側壁は、シリサイド層を形成することが容易ではない。これは、シリサイド層を形成するためにフィンの表面に金属膜をスパッタリング法により堆積させようとすると、スパッタリング法による堆積膜のフィンの側壁に対するカバレッジの悪さに起因して、当該側壁に殆ど金属膜が堆積しないためである。例えば、当該金属膜を半導体基板上に堆積した場合、フィンの側壁を覆う金属膜の膜厚は、フィンの上面を覆う金属膜の膜厚の２０％程度となる場合がある。
【０１７５】
したがって、熱処理を行って金属膜とフィンの表面とを反応させ、これによりシリサイド層を形成しようとしても、フィンの側壁の金属膜の膜厚が小さいため、当該側壁には、ソース・ドレイン領域を十分に低抵抗化するために必要な膜厚のシリサイド層を形成することができない。
【０１７６】
そこで、スパッタリング法により形成する金属膜の膜厚を大きくすることで、フィンの側壁に十分な膜厚の金属膜を形成する方法が考えられる。すなわち、比較例として図５８に示すように、メモリセル領域１ＡのフィンＦＡの上面および側壁を覆うように、厚い金属膜ＭＳ２を形成することが考えられる。金属膜ＭＳ２は、ＮｉＰｔ膜であり、フィンＦＡの上面上における金属膜ＭＳ２の膜厚は、例えば６０ｎｍである。金属膜ＭＳ２を形成する際には、室温の半導体基板ＳＢに対してＮｉＰｔ膜をスパッタリング法により堆積する。これにより、素子分離膜ＥＩの上面、フィンＦＡの側壁およびフィンＦＡの上面を連続的に覆う厚い金属膜ＭＳ２を形成することができる。金属膜ＭＳ２はフィンＦＡに直接接しており、金属膜ＭＳ２とフィンＦＡとの間にシリサイド層は形成されていない。
【０１７７】
その後、熱処理を行うことでシリサイド層を形成する。ここでは、フィンＦＡの側壁を覆う金属膜ＭＳ２が、所望の膜厚のシリサイド層を形成ために十分な膜厚を有するため、メモリセルのソース・ドレイン領域の低抵抗化を実現するために必要な膜厚を有するシリサイド層によりフィンＦＡの側壁を覆うことができる。
【０１７８】
しかし、例えばＮｉなどを含む金属膜ＭＳ２は内部応力が大きいため、フィンＦＡの表面上に堆積する金属膜ＭＳ２の膜厚を大きくすると、金属膜ＭＳ２が有する応力が増大する。この場合、フィンＦＡが当該応力の影響を受けることで、フィンＦＡに形成されるＦＩＮＦＥＴの性能および信頼性が低下する問題が生じる。
【０１７９】
これに対し、フィンの表面にシリサイド層を形成せず、代わりにエピタキシャル層（せり上げ層）を形成することで、ＦＩＮＦＥＴのソース・ドレイン領域を構成する半導体領域の体積を増大させることができる。したがって、ソース・ドレイン領域の低抵抗化を実現することができる。エピタキシャル層は、上記の方法でシリサイド層を形成する場合に比べて、フィンに対して与える応力の影響が少ないため、ＦＩＮＦＥＴの性能および信頼性を向上させることができる。
【０１８０】
しかし、当該ＦＩＮＦＥＴがスプリットゲート型のＭＯＮＯＳメモリを構成する場合、電荷蓄積部であるＯＮＯ膜はエピタキシャル層を形成したことによる応力の増大により影響を受ける。このため、メモリセルの性能および信頼性が低下する問題が生じる。そこで、本発明者は、フィン上のＭＯＮＯＳメモリにおいては、ソース・ドレイン領域を低抵抗化するために、エピタキシャル層を形成せずにシリサイド層を形成することについて検討した。
【０１８１】
ここで、ＦＩＮＦＥＴからなるスプリットゲート型のＭＯＮＯＳメモリでは、フィンの側壁を均一に十分な膜厚の金属膜で連続的に覆った場合、当該金属膜の内部応力が増大するため、その後に形成されるシリサイド層が異常成長する虞がある。つまり、フィン内においてシリサイド層が異常成長すると、例えば短絡などが生じてメモリセルが正常に動作しなくなり、メモリセルの性能および信頼性が低下する問題が生じる。また、応力の大きい金属膜ＭＳ２を形成すると、メモリセルの電荷蓄積部を含むＯＮＯ膜が当該応力に影響を受け、メモリセルの性能および信頼性が低下する。
【０１８２】
これに対し、本実施の形態では、図４１および図４２を用いて説明したように、半導体ウェハを例えば２００℃に加熱した状態で、金属膜ＭＳ１のスパッタリング法による成膜を行っている。これにより、当該スパッタリング法による成膜工程中に、フィンＦＡの表面に薄いシリサイド層ＳＳを形成し、その後堆積される金属膜ＭＳ１の被膜性を向上させることができる。このとき、フィンＦＡの側壁には、シリサイド層ＳＳを介して複数の金属膜ＭＳ１が柱状に形成される。フィンＦＡの側壁に形成された複数の柱状の金属膜ＭＳ１同士は互いに離間しているため、金属膜ＭＳ１がフィンＦＡの上面上に例えば６０ｎｍ程度の大きい膜厚で形成されても、金属膜ＭＳ１の内部応力の増大を抑えることができ、さらに、金属膜ＭＳ１の内部応力がフィンＦＡ全体に対し与える影響を低減することができる。
【０１８３】
よって、その後、当該金属膜ＭＳ１を反応させて図５３に示すシリサイド層Ｓ１を形成しても、メモリセルＭＣのフィンＦＡが、金属膜ＭＳ１の応力により影響を受けることを防ぐことができる。よって、メモリトランジスタおよび制御トランジスタの性能および信頼性が低下することを防ぎ、かつ、メモリセルＭＣのソース・ドレイン領域を低抵抗化することができる。また、ＯＮＯ膜が当該応力の影響を受けることに起因して、メモリセルＭＣの性能および信頼性が低下することを防ぐことができる。加えて、金属膜ＭＳ１の応力により影響を受けることに起因して、シリサイド層Ｓ１を形成した際にシリサイド層Ｓ１が異常成長することを防ぐことができる。
【０１８４】
よって、メモリセルＭＣの信頼性が低下することを防ぎつつ、メモリセルＭＣの性能を向上させることができる。また、ロジック領域では、ｎ型トランジスタＱＮのソース・ドレイン領域の一部としてエピタキシャル層ＥＰ１を形成し、ｐ型トランジスタＱＰのソース・ドレイン領域の一部としてエピタキシャル層ＥＰ２を形成することで、ｎ型トランジスタＱＮおよびｐ型トランジスタＱＰのそれぞれのソース・ドレイン領域の低抵抗化を実現している。これにより、メモリセルＭＣおよびロジック領域のトランジスタのそれぞれを低抵抗化することができるため、半導体装置の性能を向上させることができる。
【０１８５】
また、ここでは、ロジック領域のゲート絶縁膜をｈｉｇｈ−ｋ膜により形成し、ダミーゲート電極を低抵抗なメタルゲート電極に置き換えることで、短チャネル効果を抑制しつつ、トランジスタの微細化およびゲート電極の低抵抗化を実現することができる。
【０１８６】
（実施の形態２）
以下に、図５６および図５７を用いて、本実施の形態２の半導体装置の製造方法について説明する。図５６および図５７は、本実施の形態２の半導体装置の形成工程中の断面図である。なお、図５７では図を分かりやすくするため、図５６に示す積層膜である絶縁膜ＯＮを１つの膜として示している。
【０１８７】
ここではまず、図６〜図４８を用いて説明した工程を行う。ただし、ここでは制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ（図４８）を、ポリシリコン膜からなるダミーゲート電極として形成する。
【０１８８】
次に、図５６に示すように、ハードマスクＨＭ３を除去し、続いて、メモリセル領域１Ａを露出し、ｎＭＩＳ領域１ＢおよびｐＭＩＳ領域１Ｃを覆うハードマスクＨＭ４を、半導体基板ＳＢ上に形成する。その後、当該ハードマスクＨＭ４をマスクとして用いてエッチングを行うことにより、ダミーゲート電極である制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを除去することで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが形成されていた領域のそれぞれに溝を形成する。
【０１８９】
次に、図５７に示すように、図４８を用いて説明した工程と同様の工程を行う。すなわち、半導体基板ＳＢ上に絶縁膜ＨＫ、金属膜ＭＦ１および金属膜ＭＦ２を順に形成することで、上記溝を埋め込んだ後、ＣＭＰ法による研磨を行うことで、絶縁膜ＨＫからなるゲート絶縁膜と、金属膜ＭＦ１および金属膜ＭＦ２からなる制御ゲート電極ＣＧＭと、金属膜ＭＦ１および金属膜ＭＦ２からなるメモリゲート電極ＭＧＭとを形成する。
【０１９０】
次に、ハードマスクＨＭ４を除去した後、図５０〜図５３を用いて説明した工程と同様の工程を行うことで、図５７に示す半導体装置が完成する。ここでは、メモリセルＭＣを構成する制御ゲート電極ＣＧＭおよびメモリゲート電極ＭＧＭをメタルゲート電極により形成するため、これらのゲート電極の上面にシリサイド層を形成する必要はない。
【０１９１】
本実施の形態では、前記実施の形態１と同様の効果を得ることができる。また、制御トランジスタのゲート絶縁膜をｈｉｇｈ−ｋ膜により形成し、メモリセルＭＣのダミーゲート電極を低抵抗なメタルゲート電極に置き換えることで、短チャネル効果を抑制しつつ、トランジスタの微細化およびゲート電極の低抵抗化を実現することができる。つまり、制御トランジスタおよびメモリトランジスタの性能を高めることができる。
【０１９２】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１９３】
１Ａ    メモリセル領域
１Ｂ    ｎＭＩＳ領域
１Ｃ    ｐＭＩＳ領域
ＣＧ    制御ゲート電極
Ｄ１〜Ｄ３    拡散領域
ＥＩ    素子分離膜
ＥＸ１〜ＥＸ３    エクステンション領域
ＦＡ〜ＦＣ    フィン
Ｇ１、Ｇ２    ゲート電極
ＧＦ    ゲート絶縁膜
ＭＣ    メモリセル
ＭＧ    メモリゲート電極
ＯＮ    絶縁膜（ＯＮＯ膜）
ＱＮ    ｎ型トランジスタ
ＱＰ    ｐ型トランジスタ
Ｓ１〜Ｓ３、ＳＳ    シリサイド層
ＳＢ    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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