(57)【特許請求の範囲】
【請求項１】
窒化物半導体装置であって、
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に電子走行層を構成する第１の窒化物半導体層（２）が形成されていると共に、前記第１の窒化物半導体層の上に前記第１の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成する第２の窒化物半導体層（３）と前記第２の窒化物半導体層よりも禁制帯幅が小さい第３の窒化物半導体層（４）とによるヘテロジャンクション構造が積層されたチャネル形成層と、
前記基板の平面方向の一方向において、互いに離されて配置され、前記チャネル形成層の表面から前記第１の窒化物半導体層に達するように形成されたソース領域およびドレイン領域（９、１０）と、
前記ソース領域と前記ドレイン領域との間に配置され、ｐ型半導体層によって構成されるゲート領域（６）と、を有し、
前記第２の窒化物半導体層と前記第３の窒化物半導体層を組として、複数組が積層されていると共に、前記基板の平面方向において、前記ゲート領域が前記ソース領域および前記ドレイン領域の配列方向に対する垂直方向に複数に分割されて備えられており、
前記ゲート領域に対するゲート電圧の印加に伴って、前記複数組それぞれに形成される複数のチャネルを介し、複数に分割された前記ゲート領域の間を通じて、前記ソース領域と前記ドレイン領域との間に電流を流す横型のスイッチング素子を備え、
前記基板と前記第１の窒化物半導体層との間に、前記第１の窒化物半導体層のうち前記第２の窒化物半導体層との界面に２次元電子ガスもしくは２次元ホールガスを誘起する固定電荷を補償する逆極性の固定電荷を発生させる固定電荷層（２ａ）が備えられた窒化物半導体装置。
【請求項２】
前記第１の窒化物半導体層および前記第３の窒化物半導体層がＧａＮによって構成され、
前記第２の窒化物半導体層がＡｌＧａＮによって構成され、
前記ｐ型半導体層がｐ型のＧａＮによって構成されている請求項１に記載の窒化物半導体装置。
【請求項３】
前記固定電荷層（２ａ）がｐ型のＧａＮもしくはｐ型のＡｌＧａＮによって構成されている請求項２に記載の窒化物半導体装置。
【請求項４】
複数組の前記第２の窒化物半導体層と前記第３の窒化物半導体層の組のうち最も基板から離れた最上層に位置する組の前記第３の窒化物半導体層は、前記ソース領域から前記ゲート領域の間および前記ゲート領域から前記ドレイン領域の間の途中まで形成され、前記ドレイン領域から離れている請求項２または３に記載の窒化物半導体装置。
【請求項５】
窒化物半導体装置であって、
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に電子供給部を構成する第１の窒化物半導体層（２０）が形成されていると共に、前記第１の窒化物半導体層の上に前記第１の窒化物半導体層よりも禁制帯幅が小さく電子走行層を構成する第２の窒化物半導体層（２１）と前記第２の窒化物半導体層よりも禁制帯幅が大きい第３の窒化物半導体層（２２）とによるヘテロジャンクション構造が積層されたチャネル形成層と、
前記基板の平面方向の一方向において、互いに離されて配置され、前記チャネル形成層の表面から前記第１の窒化物半導体層に達するように形成されたソース領域およびドレイン領域（９、１０）と、
前記ソース領域と前記ドレイン領域との間に配置され、ｐ型半導体層によって構成されるゲート領域（６）と、を有し、
前記第２の窒化物半導体層と前記第３の窒化物半導体層を組として、複数組が積層されていると共に、前記基板の平面方向において、前記ゲート領域が前記ソース領域および前記ドレイン領域の配列方向に対する垂直方向に複数に分割されて備えられており、
前記ゲート領域に対するゲート電圧の印加に伴って、前記複数組それぞれに形成される複数のチャネルを介し、複数に分割された前記ゲート領域の間を通じて、前記ソース領域と前記ドレイン領域との間に電流を流す横型のスイッチング素子を備え、
前記基板と前記第１の窒化物半導体層との間に、前記第１の窒化物半導体層のうち前記第２の窒化物半導体層との界面に２次元電子ガスもしくは２次元ホールガスを誘起する固定電荷を補償する逆極性の固定電荷を発生させる固定電荷層（２ｂ）が備えられた窒化物半導体装置。
【請求項６】
前記第１の窒化物半導体層および前記第３の窒化物半導体層がＡｌＧａＮによって構成され、
前記第２の窒化物半導体層がＧａＮによって構成され、
前記ｐ型半導体層がｐ型のＧａＮによって構成されている請求項５に記載の窒化物半導体装置。
【請求項７】
前記固定電荷層（２ｂ）がｎ型のＧａＮもしくはｎ型のＡｌＧａＮによって構成されている請求項６に記載の窒化物半導体装置。
【請求項８】
前記ゲート領域と前記ソース領域との間に、前記チャネル形成層の表面から前記第１の窒化物半導体層まで達する凹部（３０）と、前記凹部内に形成されたゲート絶縁膜（３１）と、前記ゲート絶縁膜の上に形成されたゲート電極（３２）と、を有するＭＯＳ構造が備えられている請求項１ないし７のいずれか１つに記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム（以下、ＧａＮという）等の窒化物半導体を用いた窒化物半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１に、複数のチャネルを有する窒化物半導体装置において、ノーマリオフかつ低オン抵抗を実現する技術が開示されている。具体的には、ＧａＮ層の上にＡｌＧａＮ層とＧａＮ層とによるヘテロ接合体を繰り返し形成した構造とすることでナチュラルスーパージャンクション構造（以下、ＮＳＪ構造という）を形成している。そして、ＮＳＪ構造における最下層のＡｌＧａＮ層に達する第１ゲート構造部と、それよりも上層のＡｌＧａＮ層まで達する第２ゲート構造部を備えると共に、第１ゲート構造部および第２ゲート構造部を挟んだ両側にｎ型領域にて構成されるソース領域およびドレイン領域を配置している。
【０００３】
このように構成された窒化物半導体装置では、ゲート構造部がＭＯＳ構造とされている。そして、第１ゲート構造部に備えられる第１ゲート電極とゲート絶縁膜の静電ポテンシャルがＧａＮ層およびＡｌＧａＮ層のヘテロ接合体の伝導帯より低くなっていることから、ヘテロ界面のキャリアが無くなり、ノーマリオフ動作が行われる。また、複数層のヘテロ接合を備えることで２次元電子ガス（以下、２ＤＥＧという）の生成量を多くでき、オン抵抗を低減することが可能となる。そして、分極効果によってヘテロ接合体の積層数にかかわらず所望のオフ耐圧を得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９８２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のように構成される窒化物半導体装置では、ノーマリオフ動作を行うためにＭＯＳ構造のゲート構造部としているが、ゲート絶縁膜の寿命を確保するためにゲート−ドレイン間距離Ｌｇｄを長くして電界を下げる必要がある、例えば、ゲート絶縁膜の寿命を考慮すると３ＭＶ／ｃｍ未満の電界強度にしなければならない。このため、その部分の抵抗を十分に下げることができず、オン抵抗が高くなる。
【０００６】
また、ゲート絶縁膜の寿命を満足する電界でも、電界としては高い値であるため、電流遮断性を確保するにはゲート長Ｌｇを長くする必要がある。ゲート構造部は２ＤＥＧが形成される部分と比較してチャネル移動度が約１桁低く、ゲート長Ｌｇを長くすることによるオン抵抗への悪影響は大きい。
【０００７】
また、複数層のヘテロ接合それぞれに発生させられる各２ＤＥＧ層を十分な電子濃度とすると、同時に２次元ホールガス（以下、２ＤＨＧという）も発生する。ところが、ＭＯＳ構造ではホールの出し入れができないため、オフ時にホールがゲート横に溜まって高電界が発生し、高阻止耐圧の実現が困難になる。
【０００８】
本発明は上記点に鑑みて、高阻止耐圧を確保しつつ、より低オン抵抗化を図ることが可能な窒化物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に電子走行層を構成する第１の窒化物半導体層（２）が形成されていると共に、第１の窒化物半導体層の上に第１の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成する第２の窒化物半導体層（３）と第２の窒化物半導体層よりも禁制帯幅が小さい第３の窒化物半導体層（４）とによるヘテロジャンクション構造が積層されたチャネル形成層と、基板の平面方向の一方向において、互いに離されて配置され、チャネル形成層の表面から第１の窒化物半導体層に達するように形成されたソース領域およびドレイン領域（９、１０）と、ソース領域とドレイン領域との間に配置され、ｐ型半導体層によって構成されるゲート領域（６）と、を有し、第２の窒化物半導体層と第３の窒化物半導体層を組として、複数組が積層されていると共に、基板の平面方向において、ゲート領域がソース領域およびドレイン領域の配列方向に対する垂直方向に複数に分割されて備えられており、ゲート領域に対するゲート電圧の印加に伴って、複数組それぞれに形成される複数のチャネルを介し、複数に分割されたゲート領域の間を通じて、ソース領域とドレイン領域との間に電流を流す横型のスイッチング素子を備えている。このような構成において、基板と第１の窒化物半導体層との間に、第１の窒化物半導体層のうち第２の窒化物半導体層との界面に２次元電子ガスもしくは２次元ホールガスを誘起する固定電荷を補償する逆極性の固定電荷を発生させる固定電荷層（２ａ）が備えられている。
【００１０】
このように、第１の窒化物半導体層の下層に電荷固定層を備えている。これにより、第１の窒化物半導体層のうち第２窒化物半導体層との界面に２ＤＥＧもしくは２ＤＨＧを誘起する固定電荷を補償する逆極性の固定電荷を発生させられる。これにより、ゲート電圧を印加したときに、最下層の２ＤＥＧ層もしくは２ＤＨＧの空乏層幅の伸びがそれよりも上層側に位置している２ＤＥＧ層もしくは２ＤＨＧが発生している領域の空乏層幅の伸びと同様となる。さらに、ゲート電圧が低くても、各層を空乏化することができる。このため、スイッチング素子のスイッチング過渡時に最下層のチャネルに電流が集中することを抑制できる。したがって、窒化物半導体装置に発熱が生じることを抑制でき、スイッチング素子の破損を防ぐことが可能となって、低いゲート電圧で信頼性の高い動作が可能な窒化物半導体装置とすることできる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態にかかる窒化物半導体装置の斜視断面図である。
【図２】ｐ+−ＧａＮ層６とｎ+−ＧａＮ層９との間において、オフ時にＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４の界面に蓄積される電荷の様子を示した断面図である。
【図３】図２と同じ場所において、オン時にＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４の界面に蓄積される電荷の様子を示した断面図である。
【図４】固定電荷層２ａを備えていない構造において、阻止状態動作における各チャネルを構成する２ＤＥＧ層の空乏層幅とゲート電圧ＪＧとの関係を示した図である。
【図５】固定電荷層２ａを備えている構造において、阻止状態動作における各チャネルを構成する２ＤＥＧ層の空乏層幅とゲート電圧ＪＧとの関係を示した図である。
【図６】第１実施形態にかかる窒化物半導体装置の製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかる窒化物半導体装置の斜視断面図である。
【図８】本発明の第３実施形態にかかる窒化物半導体装置の斜視断面図である。
【図９】最上層のＧａＮ層４をドレイン−ゲート間の全域に形成した構造として、ドレインに対して０〜１０００Ｖの間の電圧を印加したときの電界分布を示す図である。
【図１０】最上層のＧａＮ層４をドレイン−ゲート間において無くした構造として、ドレインに対して０〜１０００Ｖの間の電圧を印加したときの電界分布を示す図である。
【図１１】本発明の第４実施形態にかかる窒化物半導体装置の斜視断面図である。
【図１２】図１１に示す窒化物半導体装置の等価回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１４】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、窒化物半導体としてＧａＮを主成分とする化合物半導体を用いたＧａＮデバイスを有する窒化物半導体装置について説明する。
【００１５】
図１に示すように、本実施形態にかかる窒化物半導体装置は、ＧａＮデバイスとして横型のスイッチング素子を備えている。図１では、スイッチング素子の１セル分のみを示しているが、実際には例えば図１の紙面左端を中心線として左右対称にレイアウトされたものが複数形成されることでスイッチング素子が構成される。このスイッチング素子は、図１の左右方向をｘ方向、奥行き方向をｙ方向、上下方向をｚ方向として、以下のように構成されている。
【００１６】
横型のスイッチング素子は、基板１の上に各種ＧａＮ系半導体層が形成されたものを化合物半導体基板として用いて形成されている。具体的には、基板１のうちｘｙ平面と平行とされた表面上に、バッファ層１ａを介して、固定電荷層２ａおよびＧａＮ層２が形成されている。この上に、ＡｌＧａＮ層３およびＧａＮ層４を組とするペア層が２組以上の複数組、ｚ方向に順に積層されている。このように、基板１の上にバッファ層１ａを介して固定電荷層２ａ、ＧａＮ層２およびＡｌＧａＮ層３とＧａＮ層４にて構成されるペア層の繰り返し構造が形成されたものが化合物半導体基板とされている。
【００１７】
基板１は、Ｓｉ（１１１）などの半導体材料によって構成されている。ここでは、基板１をＳｉ（１１１）で構成しているが、ＳｉＣやサファイヤ基板、ＡｌＮなどの半絶縁基板によって基板１を構成しても良い。この基板１の上に、必要に応じてバッファ層１ａを形成している。
【００１８】
バッファ層１ａは、ＧａＮ層２の結晶性を良好なものにするために必要に応じて形成されるものであり、ＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。ここでの結晶性とは、ＧａＮ層２中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものである。基板１の上に結晶性良く固定電荷層２ａやＧａＮ層２を形成できる場合には、バッファ層１ａを形成しなくても良い。
【００１９】
固定電荷層２ａは、バッファ層１ａの上に形成されているが、基板１の上に結晶性が良好な状態で形成可能であれば、基板１の表面上に直接形成される。固定電荷層２ａは、本実施形態の場合には、ｐ型のＧａＮ層によって構成されており、負の固定電荷（以下、負固定電荷という）を含有している。この固定電荷層２ａの負固定電荷により、阻止状態動作の際に、最も基板１側に構成される最下層の２ＤＥＧ層の空乏層幅をそれよりも上層に形成される２ＤＥＧ層の空乏層幅に近づけられるようにしている。
【００２０】
ＧａＮ層２、４は、電子走行層を構成するものであり、それぞれ、第１、第３の窒化物半導体層に相当する。ＡｌＧａＮ層３は、より詳しくはＡｌxＧａ1-xＮ（０＜ｘ≦１）にて構成されたものである。ＡｌＧａＮ層３は、第１、第３の窒化物半導体層よりも禁制帯幅が大きく電子供給部を構成するものであり、第２の窒化物半導体層に相当する。これらＧａＮ層２やＡｌＧａＮ層３およびＧａＮ層４によるヘテロジャンクション構造をチャネル形成層としている。すなわち、ＧａＮ層２もしくはＧａＮ層４とＡｌＧａＮ層３とによるＧａＮ／ＡｌＧａＮ界面のＧａＮ層２もしくはＧａＮ層４側に、ピエゾ効果および分極効果により２ＤＥＧキャリアを誘起する。なお、ここではＡｌＧａＮ層３およびＧａＮ層４のペア層を３組としているが、２組もしくは４組以上としても良い。その組数の増加に応じて２ＤＥＧキャリアの誘起によって形成されるチャネル数を増やすことができる。
【００２１】
ＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４は、例えばヘテロエピタキシャル成長によって形成されている。これら各層の厚みについては、１組以上の２ＤＥＧ、２ＤＨＧペアと、同数の正負の分極電荷（つまり＋分極と−分極）を生成し、かつ、空乏化したときにも全体としてほぼ中性条件が満たされる厚さとしている。
【００２２】
すなわち、これら各層のうち、ＧａＮ層２とＡｌＧａＮ層３との境界位置には正の分極電荷が生じ、ＡｌＧａＮ層３とＧａＮ層４との境界位置には負の分極電荷が生じる。そして、本実施形態の場合は、ＡｌＧａＮ層３の膜厚を一定値以上にすると、ＧａＮ層２とＡｌＧａＮ層３との境界位置近傍のＧａＮ層２には２ＤＥＧが形成され、これと対になるＡｌＧａＮ層３とＧａＮ層４との境界位置近傍のＧａＮ層４には２ＤＨＧが形成される。
【００２３】
具体的には、ＡｌＧａＮ層３の膜厚、つまりｚ方向寸法は、１０ｎｍ以上かつ２００ｎｍ以下、好ましくは３０ｎｍ以上かつ１２０ｎｍ以下に設定されている。ＡｌＧａＮ層３の膜厚を１０ｎｍ未満にすると、２ＤＥＧ面密度が８×１０12ｃｍ-2よりも小さくなり素子のオン抵抗の増大原因となる。一方、ＡｌＧａＮ層３の膜厚が２００ｎｍを超えると歪緩和に伴う転位や欠陥密度が増大し素子特性のバラツキが大きくなり製造歩留りの極端な減少を引き起こす。典型的には欠陥密度が１×１０11ｃｍ-2以上となる。また、ＡｌＧａＮ層３の膜厚を３０ｎｍ以上かつ１２０ｎｍ以下にすると、上記の材料の本質的な問題が生じず高濃度の２ＤＥＧかつ低欠陥密度であることから、好ましい。また、ＡｌＧａＮ層３の上に形成されているＧａＮ層４の厚みも、同じ理由により上記と同じ膜厚範囲において設計する必要がある。特に４０ｎｍ−１００ｎｍの範囲にすると、２ＤＥＧと２ＤＥＧが形成される界面と対になるＧａＮ／ＡｌＧａＮ界面に２ＤＨＧが２ＤＥＧと同じオーダーで形成されるため理想的なＮＳＪ構造となり、素子の高耐圧化が容易になるため、より好ましい。
【００２４】
また、ＡｌＧａＮ層３とＧａＮ層４との膜厚比ＡｌＧａＮ／ＧａＮは、ＡｌＧａＮ／ＧａＮ≦５とされ、好ましくはＡｌＧａＮ／ＧａＮ≦２とされる。膜厚比ＡｌＧａＮ／ＧａＮが５を超えるとＡｌＧａＮ層３が格子緩和し、効果的に２ＤＥＧおよび２ＤＨＧが生じず高抵抗となる。また、膜厚比ＡｌＧａＮ／ＧａＮを１／２以上かつ２以下にすると、最下層のＧａＮの格子定数を引き継ぎ顕著に歪緩和することなくＡｌＧａＮ／ＧａＮ積層構造が形成され、転位や欠陥密度が１×１０11ｃｍ-2以下に低く抑えられることから、好ましい。
【００２５】
化合物半導体基板の比抵抗値については、目的とするデバイスの特性に応じて、化合物半導体基板を構成する各層の不純物濃度により任意に調整すれば良い。
【００２６】
この化合物半導体基板の表面からチャネル形成層のうちの最も基板１側の層、つまり最下層の固定電荷層２ａに達する凹部５が形成されている。最下層の固定電荷層２ａと凹部５とをつなげることで、ホールキャリアを各電極のバイアス条件に応じて後述するｐ+−ＧａＮ層６から出し入れすることができる。凹部５は基板１に達していてもよい。本実施形態の場合、凹部５は、ｙ方向において複数個が等間隔、換言すれば周期的に形成されている。各凹部５は、ｘｙ平面での断面形状が四角形とされた四角柱状とされており、相対する二辺それぞれがｘ方向およびｙ方向に平行とされている。
【００２７】
この各凹部５内にゲートを構成するｐ型半導体層で構成されたｐ+−ＧａＮ層６が形成されている。このため、ｐ+−ＧａＮ層６も、凹部５と同様に、ｙ方向において等間隔に周期的に配置されている。換言すれば、ｐ+−ＧａＮ層６は、ゲート領域がｙ方向において複数に分割されて備えられている。ｐ+−ＧａＮ層６の不純物濃度は、例えば１×１０18ｃｍ-3以上に設定されている。このようにｐ+−ＧａＮ層６の不純物濃度を設定することで、ｐ+−ＧａＮ層６をゲートとして機能させられるのに加えて、パンチスルーリーク電流を抑制できるようにしている。
【００２８】
凹部５やｐ+−ＧａＮ層６の間隔であるゲート間隔Ｗについては、ｐ+−ＧａＮ層６と後述するソース領域を構成するｎ+−ＧａＮ層９との間のゲート−ソース間距離Ｌｇｓとｐ+−ＧａＮ層６のｘ方向長さＬｇｘの和、すなわちＬｇｓ+Ｌｇｘ以下に設定してある。ここでは、距離Ｌｇｓ+Ｌｇｘに対するゲート間隔Ｗの比が０．２５〜１となるようにしている。例えば、距離Ｌｇｓ+Ｌｇｘを２μｍとする場合には、ゲート間隔Ｗを０．５〜２μｍとしている。
【００２９】
また、ｐ+−ＧａＮ層６を挟んだ両側においても、化合物半導体基板の表面から電荷固定層２ａに達する深さの凹部７、８が形成されている。図１のように、凹部７、８は、基板１もしくはバッファ層１ａに達していても良い。これら各凹部７、８内には、ソース領域およびドレイン領域を構成するｎ型の半導体層で形成されたｎ+−ＧａＮ層９、１０が備えられている。ｎ+−ＧａＮ層９、１０は、共にｐ+−ＧａＮ層６から離れた位置に形成されており、ｙ方向に延設されている。
【００３０】
なお、ゲート−ドレイン間距離Ｌｇｄによって素子耐圧が決まるが、所望の素子耐圧に従って寸法設計を行えば良い。また、ｐ+−ＧａＮ層６やｎ+−ＧａＮ層９、１０の上には図示しないゲート電極やソース電極およびドレイン電極が形成されており、これら各電極がｐ+−ＧａＮ層６やｎ+−ＧａＮ層９、１０に対してオーミック接触させられている。
【００３１】
以上のようにして、本実施形態にかかる横型のスイッチング素子を備えた窒化物半導体装置が構成されている。このように構成される横型のスイッチング素子は、以下のように動作する。
【００３２】
まず、図２を参照してオフ状態について説明する。ｐ+−ＧａＮ層６に印加するゲート電圧Ｖｇを負電圧とした場合、つまりソース領域やドレイン領域よりもゲート電圧Ｖｇを負側に上昇させた場合、２ＤＨＧのホールはゲート電圧Ｖｇに応じてゲート領域から吸い出されて減少する。同時に、２ＤＥＧの電子がソース領域やドレイン領域から吸出されて同様に減少する。そして、ゲート電圧Ｖｇの負電圧を大きくすると、図２に示すように、ＧａＮ層２、４が電子もホールもない空乏状態となる。この状態は電流遮断状態、つまり阻止状態であり、ドレイン領域に高電圧が掛かっても電流が流れない状態となる。
【００３３】
続いて、図３を参照してオン状態について説明する。ｐ+−ＧａＮ層６に対してゲート電圧Ｖｇが印加されていない場合、ｐ+−ＧａＮ層６にて構成されるゲート領域とその近傍以外は、図３に示すように高密度の２ＤＥＧの電子で満たされている。このため、オン抵抗が十分に低い状態でソース−ドレイン間が導通したオン状態となる。このとき、高抵抗率のＭＯＳ構造チャネルではなく低効率の非常に低い２ＤＥＧ層を電流が流れる構造にできるため、ＭＯＳ構造と比較してオン抵抗を低減することが可能となる。また、ゲート間隔Ｗについてもゲート−ソース間距離Ｌｇｓとｐ+−ＧａＮ層６のｘ方向長さＬｇｘの和、すなわちＬｇｓ+Ｌｇｘに基づいて設定すれば良く、比較的広い間隔に設定できることから、電流を流せなくなる無効領域を狭くでき、その部分での抵抗増加を最小限に抑えることができる。したがって、さらにオン抵抗を低減することが可能となる。
【００３４】
なお、図２、図３では最下層に誘起された２ＤＥＧキャリアによるチャネルしか図示していないが、それよりも上層に形成されるＡｌＧａＮ層３およびＧａＮ層４の各組においても同様の２ＤＥＧキャリアによるチャネルが形成される。このため、複数のチャネルが形成され、さらにオン抵抗を低減することが可能となる。
【００３５】
このようにして、高阻止耐圧を確保しつつ、より低オン抵抗化を図ることが可能な窒化物半導体装置とすることができる。
【００３６】
一方、ゲート領域に負電圧が印加されて全体の２ＤＥＧ、２ＤＨＧが枯渇した場合には、正負の分極電荷量がバランスしているので、ｘ方向の電界はゲート領域近傍やドレイン領域近傍をのぞいてほぼ均一となる。所望の耐圧を得る上で、ゲート−ドレイン間距離Ｌｇｄを最も短縮できるのは、このように電界が均一の場合である。このように電界が均一の状態にすることができるため、ゲート−ドレイン間距離Ｌｇｄが短縮される。そして、その分の抵抗成分を下げることが可能になるため、よりオン抵抗を低減することが可能となる。
【００３７】
また、本実施形態では、ゲート領域を複数に分割しつつ、そのゲート間隔Ｗをゲート−ソース間距離Ｌｇｓとｐ+−ＧａＮ層６のｘ方向長さＬｇｘの和、すなわちＬｇｓ+Ｌｇｘ以下としている。このため、阻止状態において、ドレイン電圧起因の電界がゲート領域間に入り込もうとしても、その入り込みを抑制することが可能となる。したがって、ドレイン電圧起因の電界がゲート領域間を抜けてソース領域に到達することを防止でき、ドレイン−ソース間にパンチスルー電流が流れて阻止状態が破れることを防止することが可能となる。
【００３８】
また、ゲート領域がゲート絶縁膜のない半導体のみによる構造、つまりＭＯＳ構造ではないため、オフ状態での絶縁膜寿命に制約されずゲート−ドレイン間距離Ｌｇｄを短縮できる。したがって、よりオン抵抗を低減することが可能となる。
【００３９】
さらに、このようにゲート領域が半導体のみによる構造であるため、ホールの出入りが可能となっている。したがって、オフ時に過剰なホールがゲート領域近傍に蓄積されて高電界を発生することがないため、それによる耐圧劣化が生じないようにできる。
【００４０】
そして、ＧａＮ層２の下層に電荷固定層２ａを備えている。本実施形態の場合、ｐ型のＧａＮ層によって構成された固定電荷層２ａによって負固定電荷が発生させられる。このため、阻止状態動作の際に、最も基板１側に構成される最下層の２ＤＥＧ層の空乏層幅をそれよりも上層に形成される２ＤＥＧ層の空乏層幅に近づけることができる。これについて、図４および図５を参照して説明する。なお、図４および図５は、阻止状態動作における各チャネルを構成する２ＤＥＧ層の空乏層幅をシミュレーションにより求めた結果を示している。ここでは、チャネル数を３つにしてシミュレーションを行っている。
【００４１】
図４に示すように、固定電荷層２ａを備えていない構造では、ゲート電圧ＪＧを印加したときに、最下層の２ＤＥＧ層の空乏層幅がそれよりも上層側に位置している２ＤＥＧ層の空乏層幅と比較して伸びていない。これは、最下層のＧａＮ層２とＡｌＧａＮ層４とによるＧａＮ／ＡｌＧａＮ界面の２ＤＥＧを誘起する正の固定電荷（以下、正固定電荷という）を補償する逆極性の固定電荷、つまり負固定電荷が基板１の奥側に無いためである。これにより、上層の各組のペア層と違いチャージバランスが取れず、空乏層幅の伸びが少なくなっている。このように、最下層の２ＤＥＧ層の空乏層幅の伸びが少ないことで、スイッチング素子のスイッチング過渡時に最下層のチャネルに電流が集中し、発熱が生じてスイッチング素子の破損を招く可能性がある。
【００４２】
これに対して、本実施形態のように固定電荷層２ａを備えた構造にすると、図５に示すように、ゲート電圧ＪＧを印加したときに、最下層の２ＤＥＧ層の空乏層幅の伸びがそれよりも上層側に位置している２ＤＥＧ層の空乏層幅の伸びと同様となる。さらに、ゲート電圧ＪＧが低くても、各層を空乏化することができる。これは、固定電荷層２ａによって負固定電荷が発生させられることから、最下層のＧａＮ層２とＡｌＧａＮ層４とによるＧａＮ／ＡｌＧａＮ界面の２ＤＥＧを誘起する正固定電荷を負固定電荷で補償することができ、チャージバランスが取れるためである。このように、最下層の２ＤＥＧ層についても空乏層幅が伸びるようにすることで、スイッチング素子のスイッチング過渡時に最下層のチャネルに電流が集中することを抑制できる。したがって、窒化物半導体装置に発熱が生じることを抑制でき、スイッチング素子の破損を防ぐことが可能となって、低いゲート電圧ＪＧで信頼性の高い動作が可能な窒化物半導体装置とすることできる。
【００４３】
続いて、本実施形態にかかる横型のスイッチング素子の製造方法について、図６を参照して説明する。
【００４４】
〔図６（ａ）に示す工程〕
Ｓｉ（１１１）にて構成された基板１の表面に、バッファ層１ａを介して固定電荷層２ａ、ＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４が順に積層された構造を有する化合物半導体基板を用意する。例えば、基板１の表面に、バッファ層１ａを形成したのち、固定電荷層２ａ、ＧａＮ層２、ＡｌＧａＮ層３およびＧａＮ層４で構成される複数のペア層をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法にて形成する。勿論、ＭＯＣＶＤ法以外の製法、例えば、超高純度、高精度にしたＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法などによって各層を形成しても良い。
【００４５】
〔図６（ｂ）に示す工程〕
ＧａＮ層４の表面に、酸化膜（ＳｉＯ2）もしくは窒化膜（ＳｉＮ）などによって構成されるマスク１１を形成した後、マスク１１をパターニングしてｐ+−ＧａＮ層６の形成予定領域を開口させる。例えば、マスク１１の表面に図示しないレジストを形成し、フォトリソグラフィ工程を経てレジストをパターニングしたのち、このレジストを用いてマスク１１をパターニングする。この後、マスク１１を用いたドライエッチング工程を行うことで、ＡｌＧａＮ層３およびＧａＮ層４をエッチングし、最下層に位置するＧａＮ層２まで達する凹部５を形成する。
【００４６】
〔図６（ｃ）に示す工程〕
さらに、マスク１１によってＡｌＧａＮ層３の表面を覆った状態でＧａＮ層を選択的にエピタキシャル成長（以下、選択エピという）させる。これにより、最表面に位置しているＧａＮ層４の位置まで凹部５内を埋め込むようにｐ+−ＧａＮ層６を選択エピする。このように、選択エピによってｐ+−ＧａＮ層６を形成しているため、ｐ+−ＧａＮ層６を凹部５内にのみ形成することができる。
【００４７】
〔図６（ｄ）に示す工程〕
マスク１１の上から、もしくはマスク１１を除去した後、新たにマスク１２を形成し、マスク１１、１２をパターニングしてｎ+−ＧａＮ層９、１０の形成予定領域においてマスク１１、１２を開口させる。マスク１２については、例えばマスク１１と同じ材質で構成しており、マスク１１と同様の手法によってパターニングしている。そして、マスク１１、１２を用いたドライエッチング工程を行うことで、ＡｌＧａＮ層３およびＧａＮ層４をエッチングし、最下層に位置するＧａＮ層２まで達する凹部７、８を形成する。
【００４８】
〔図６（ｅ）に示す工程〕
さらに、マスク１２によってＧａＮ層４の表面を覆った状態でＧａＮ層を選択エピする。これにより、最表面に位置しているＧａＮ層４の位置まで凹部７、８内を埋め込むようにｎ+−ＧａＮ層９、１０が形成される。このように、選択エピによってｎ+−ＧａＮ層９、１０を形成しているため、これらを凹部７、８内にのみ形成することができる。
【００４９】
この後の工程については図示していないが、マスク１１、１２を除去してからｐ+−ＧａＮ層６やｎ+−ＧａＮ層９、１０を覆うように層間絶縁膜を形成したのち、層間絶縁膜をパターニングしてコンタクトホールを形成するという層間絶縁膜形成工程を行う。さらに、コンタクトホールを通じてゲート電極やソース電極およびドレイン電極を形成する電極形成工程を行う。このようにして、本実施形態にかかるスイッチング素子が備えられた窒化物半導体装置が完成する。
【００５０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して化合物半導体基板の構成、具体的にはチャネル形成層の構成などを変更したものである。その他については、本実施形態は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５１】
図７に示すように、基板１の上に必要に応じてバッファ層１ａを形成した構造に、固定電荷層２ｂを介してＡｌＧａＮ層２０が形成され、ＡｌＧａＮ層２０の上にＧａＮ層２１とＡｌＧａＮ層２２を組とするペア層が２組以上の複数組、ｚ方向に順に積層されている。固定電荷２ｂは、ＡｌＧａＮ層２０とＧａＮ層２１との界面の２ＤＨＧを誘起する負固定電荷の補償を行う逆極性の正固定電荷を発生させる材料、例えばｎ型のＧａＮ層によって構成されている。
【００５２】
このように、基板１の上にバッファ層１ａを介して固定電荷層２ｂ、ＡｌＧａＮ層２０およびＧａＮ層２１とＡｌＧａＮ層２２にて構成されるペア層の繰り返し構造が形成されたものが化合物半導体基板として用いられている。すなわち、本実施形態の窒化物半導体装置では、第１実施形態に対してＧａＮ層とＡｌＧａＮ層の配置を入れ替えた構造としている。
【００５３】
このようなＧａＮ層とＡｌＧａＮ層とを入れ替えた構造の窒化物半導体装置とする場合、第１実施形態と比較して固定電荷の正負が逆になるものの、同様の動作を行うことができる。しがたって、第１実施形態と同様の効果を得ることができる。
【００５４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して最上層、つまり基板１と反対側に位置しているＧａＮ層４の構成を変更したものである。その他については、本実施形態は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５５】
図８に示すように、本実施形態では、最上層のＧａＮ層４がドレイン領域を構成するｎ+−ＧａＮ層１０から離れるようにしている。具体的には、ＧａＮ層４がＪＦＥＴを構成するゲート部の周囲、つまりｐ+−ＧａＮ層６同士の間およびｐ+−ＧａＮ層６からｎ+−ＧａＮ層１０の途中までと、ｐ+−ＧａＮ層６からソース領域を構成するｎ+−ＧａＮ層９の間にのみ形成されるようにしている。より詳しくは、阻止状態で高電圧が印加されるドレイン−ゲート部分のうちのドレイン側には最上層のＧａＮ層４を形成しないようにしている。
【００５６】
このような構造とすることで、ＪＦＥＴを構成するゲート部で空乏層を伸ばし易くしつつ、ドレイン−ゲート間において均一電界を両立することが可能となる。
【００５７】
例えば、最上層のＧａＮ層４をドレイン−ゲート間の全域に形成した場合と、ＧａＮ層４を無くした構造とで、ドレインに対して０〜１０００Ｖの間の電圧を印加して電界分布を調べた。それぞれの結果を示したものが図９、図１０である。なお、図中横軸に示すＬｇｄは、ゲート−ドレイン間距離を意味しているが、数値は、０μｍをゲート位置、４μｍをドレイン位置として、ゲート−ドレイン間におけるゲートからの距離を示している。
【００５８】
図９に示すように、最上層のＧａＮ層４をドレイン−ゲート間の全域に形成すると、ドレイン側において電界集中が発生している。これに対して、図１０に示すように、最上層のＧａＮ層４を無くした構造では、ドレイン側の電界強度が下がる。
【００５９】
したがって、ドレイン側において最上層のＧａＮ層４を無くすことで、ドレイン側の電界強度を下げることができ、ドレイン側での電界集中を緩和することが可能となる。また、ＪＦＥＴを構成するゲート部の周囲には最上層のＧａＮ層５を残すことで、この部分での２ＤＥＧ層の空乏層幅を確保できる。このため、第１実施形態と同様の効果を得つつ、ドレイン側での電界集中を緩和して、ゲート−ドレイン間での均一電界を実現することが可能となる。
【００６０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対して構成要素を追加したものである。その他については、本実施形態は第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第３実施形態に対して構成要素を追加したものを例に挙げるが、第１、第２実施形態に対しても同様の構造を適用できる。
【００６１】
図１１に示すように、本実施形態では、ゲート領域とソース領域との間に、ＭＯＳ構造を備えている。具体的には、化合物半導体基板の表面からチャネル形成層のうちの最も基板１側の層、つまり最下層のＧａＮ層２に達しつつ、電荷固定層２ａには達しない程度の深さの凹部３０が形成されている。この凹部３０内にゲート絶縁膜３１を介してゲート電極（以下、ＭＯＳゲートという）３２が形成されている。そして、ｐ+−ＧａＮ層６で構成されたゲート領域については、ソース領域の電位、例えば接地電位に固定してある。
【００６２】
このように、ゲート領域とソース領域との間にＭＯＳ構造を備えている。したがって、ＭＯＳゲート３２に対して電圧を印加していないときにはＭＯＳ構造によって２ＤＥＧによる電流経路を遮断することが可能となり、より確実にノーマリオフを実現することが可能となる。
【００６３】
また、ドレイン領域に高電圧が掛かったとしても、ゲート領域をソース領域の電位に固定していることから、以下の動作を行う。このため、ＭＯＳ構造を備えていたとしてもＭＯＳ構造には高電圧が印加されないようにできる。
【００６４】
すなわち、ＭＯＳゲート３２への電圧印加を停止してＭＯＳチャネルがオフされると、ＭＯＳ構造とゲート領域との間の電位が上昇する。これは、この電位に対して相対的にゲート領域を構成するｐ+−ＧａＮ層６に負電圧が掛かった状態に相当し、その負電圧が閾値電圧Ｖｔｈ以下となったときにｐ+−ＧａＮ層６のゲート領域はカットオフ状態となる。具体的には、図１２に示す等価回路のように、ＭＯＳゲート３２によるＭＯＳＦＥＴ１００とｐ+−ＧａＮ層６のゲートによるＦＥＴ２００とが直列的に並んだ構造となる。そして、ＦＥＴ２００のドレイン電位が高くなると、ＭＯＳＦＥＴ１００、２００の間の電位（図中のＡ点電位）が持ち上がり、ＦＥＴ２００のゲートが相対的にマイナス電位となって、ＦＥＴ２００がカットオフ状態となる。このため、この状態において、それ以上ドレイン電圧が上がったとしても、ＭＯＳ構造での電圧上昇や電界増加は生じない。
【００６５】
したがって、ＭＯＳ構造の近傍の電界を低く保つことが可能となる。そして、ＭＯＳ構造におけるゲート絶縁膜に高電圧が掛からないことから、ゲート絶縁膜の寿命を考慮してゲート−ドレイン間距離Ｌｇｄを長くする必要がなくなる。このため、ゲート−ドレイン間距離Ｌｇｄを短縮することができ、その分の抵抗成分を下げることが可能となって、オン抵抗を低減することが可能となる。また、ＭＯＳ構造において、電流遮断性を確保するためにゲート長Ｌｇを長くする必要がないため、ＭＯＳ構造を備えることによるオン抵抗への悪影響を小さくすることが可能となる。また、ターンオフ時のホールについてはｐ+−ＧａＮ層６で構成されたゲート領域に吸収されるため、オフ時にホールが溜まることで高電界が発生することを抑制でき、高阻止耐圧を実現することが可能となる。
【００６６】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６７】
（１）上記各実施形態で説明した窒化物半導体装置の構成の寸法、製造方法などは一例を示したに過ぎない。例えば、各実施形態においてｎ+−ＧａＮ層９、１０をＳｉのイオン注入によって形成しても良い。このようにイオン注入によってｎ+−ＧａＮ層９、１０を形成する場合、２ＤＥＧ層とｎ+−ＧａＮ層９、１０とが重なった構造となることから、コンタクト抵抗を低減することができる。また、選択エピと比較して単純なイオン注入によってｎ+−ＧａＮ層９、１０を形成することから、製造工程を単純化することも可能となる。
【００６８】
（２）上記各実施形態では、ソース領域やドレイン領域をｎ+−ＧａＮ層９、１０で構成したが、これらをショットキー電極に置き換えた構造とすることもできる。このような構造の場合、選択エピではなくショットキー電極の埋込みを行えば良いため、埋込エピよりも製造工程を単純化することが可能となる。
【００６９】
（３）上記第１実施形態では、固定電荷層２ａをｐ型のＧａＮ層によって構成する例を示したが、ｐ型のＡｌＧａＮ層などで構成することもできる。同様に、第２実施形態では、固定電荷層２ａをｎ型のＧａＮ層によって構成する例を示したが、ｎ型のＡｌＧａＮ層などで構成することもできる。
【００７０】
（４）上記各実施形態では、チャネル形成層を構成する第１、第３の窒化物半導体層および第２の窒化物半導体層を、それぞれＧａＮ層２、４およびＡｌＧａＮ層３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１、第３の窒化物半導体層およびこれよりも禁制帯幅が大きな第２の窒化物半導体層によってチャネル形成層が構成されるものであれば、他の材料であっても良い。
【符号の説明】
【００７１】
１          基板
２、４      ＧａＮ層
２ａ        固定電荷層
３          ＡｌＧａＮ層
５、７、８  凹部
６          ｐ+−ＧａＮ層
９、１０    ｎ+−ＧａＮ層
３０        凹部
３１        ゲート絶縁膜
３２        ＭＯＳゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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