(57)【特許請求の範囲】
【請求項１】
第１の電源ノードと出力ノードとの間に接続されて前記出力ノードからインダクターに駆動電流を供給するトランジスターのスイッチング動作を制御するスイッチング制御回路と、
前記トランジスターが導通状態の期間において、前記トランジスターが導通状態になってから経過した時間に応じて変化する比較電圧を生成する比較電圧生成回路と、
前記比較電圧が、正常動作時における前記出力ノードの電圧よりも低く、且つ、前記インダクターが短絡故障した場合における前記出力ノードの電圧よりも高い範囲内であるかを比較して、比較結果に従って検出信号を活性化する検出回路と、
前記トランジスターがオン状態になってから経過した時間に対する前記比較電圧の変化率を設定する抵抗素子と、
を備え、前記スイッチング制御回路が、前記検出信号が活性化された場合に、前記トランジスターを非導通状態に維持する、回路装置。
【請求項２】
前記検出回路が、前記トランジスターがオン状態になってから所定の期間が経過した後に、前記出力ノードの電圧を前記比較電圧と連続的に比較し、前記所定の期間が、前記トランジスターがオン状態になる期間よりも短い、請求項１記載の回路装置。
【請求項３】
請求項１又は２記載の回路装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を降圧するスイッチングレギュレーター等において用いられる回路装置に関する。さらに、本発明は、そのような回路装置を用いた電子機器等に関する。
【背景技術】
【０００２】
例えば、電源電圧を降圧するスイッチングレギュレーターにおいて、出力回路のトランジスターをオン・オフ制御してインダクターに駆動電流を供給することが行われている。出力回路は、例えば、ハイサイドのトランジスターとローサイドのトランジスターとを有するブリッジ回路で構成される。
【０００３】
スイッチングレギュレーターが半導体集積回路装置（ＩＣ）に内蔵される場合に、インダクターは、外付け部品として配線基板等に実装され、スイッチングレギュレーターの出力ノードに接続される。また、スイッチングレギュレーターから電源供給を受ける負荷回路の部品、例えば、発光ダイオードは、インダクターを介してスイッチングレギュレーターの出力ノードに接続される。
【０００４】
そのような回路装置において、インダクターが、初期不良（実装時の不良を含む）や、耐圧不良で過電圧サージ等によって短絡故障した場合に、スイッチングレギュレーターに入力される高電位側の電源電位が、出力ノードからインダクターを介して負荷回路の部品に印加される。それにより、負荷回路の部品に過電流が流れて、その部品が破壊される可能性がある。
【０００５】
関連する技術として、特許文献１には、過電流保護機能を実現するための電子回路が開示されている。この電子回路は、２つの異なる電位間に直列接続された第１及び第２スイッチ素子を駆動するスイッチ駆動回路２と、第１スイッチ素子のオン時に、第１及び第２スイッチ素子の接続ノードで得られるスイッチ電圧Ｖｓｗ'と所定の閾値電圧Ｖｔｈｌとを比較するコンパレーター６３と、コンパレーター６３の比較信号に基づいて第１スイッチ素子に流れる電流が過電流状態であるか否かを判定し、過電流状態が所定の期間に亘って継続されたときに第１スイッチ素子をオフラッチするタイマーラッチ回路６７とを有する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００８／０６５９４１号（段落００３３−００３４、００７８、図２）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の電子回路においては、判定に用いられる閾値電圧Ｖｔｈｌが固定値であるので、時間の経過と共に変化するスイッチ電圧Ｖｓｗ'に基づいて過電流状態を判定する場合には、スイッチ電圧Ｖｓｗ'が閾値電圧Ｖｔｈｌと比較できるタイミングになるまで判定結果を得ることができない。従って、過電流状態の判定結果が得られるまでに時間がかかり、第１スイッチ素子や負荷回路の部品が過電流によって破壊されてしまう可能性がある。一方、判定のタイミングを早くすると、スイッチング直後のノイズ等によって誤判定が起こるおそれがある。
【０００８】
スイッチングレギュレーターを含む製品を製造する場合に、インダクターの短絡故障によって負荷回路の部品やハイサイドのトランジスターが破壊されることは大きな問題となる。従って、実装後の検査を充実させる必要があるが、検査において負荷回路の部品まで破壊されると、修復に大きな手間を要し、コストアップの要因となる。また、製品が出荷検査を通過して市場に出荷された後で不良が顕在化した場合には、不良への対応に、さらに大きな工数やコストが必要となる。
【０００９】
そこで、上記の点に鑑み、本発明の第１の目的は、スイッチングレギュレーターの出力ノードに接続されたインダクターが短絡故障したような場合に、出力ノードにおける過電流状態の正確な検出結果を迅速に得ることにより、ハイサイドのトランジスターや負荷回路の部品の破壊を防止する回路装置を提供することである。また、本発明の第２の目的は、そのような回路装置を用いた電子機器等を提供することである。
【課題を解決するための手段】
【００１０】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る回路装置は、第１の電源ノードと出力ノードとの間に接続されて出力ノードからインダクターに駆動電流を供給するトランジスターのスイッチング動作を制御するスイッチング制御回路と、トランジスターが導通状態の期間において、トランジスターが導通状態になってから経過した時間に応じて変化する比較電圧を生成する比較電圧生成回路と、出力ノードの電圧を比較電圧と比較し、比較結果に従って検出信号を活性化する検出回路とを備え、スイッチング制御回路が、検出信号が活性化された場合に、トランジスターを非導通状態に維持する。
【００１１】
本発明の第１の観点によれば、ハイサイドのトランジスターが導通状態になってから経過した時間に応じて変化する比較電圧が生成されて、出力ノードの電圧が比較電圧と比較されるので、出力ノードにおける過電流状態の正確な検出結果を迅速に得ることが可能である。従って、出力ノードに接続されたインダクターが短絡故障したような場合に、ハイサイドのトランジスターや負荷回路の部品の破壊を防止することができる。
【００１２】
ここで、検出回路が、トランジスターが導通状態になってから所定の期間が経過した後に、出力ノードの電圧を比較電圧と連続的に比較しても良い。その場合に、所定の期間は、トランジスターが導通状態になる期間よりも短く設定される。インダクターが短絡故障していなくてもスイッチング直後にはノイズ等で誤検出が起こる可能性があるので、ハイサイドのトランジスターが導通状態になってから所定の期間において検出動作を行わないことにより、誤検出を防止することができる。
【００１３】
また、回路装置が、トランジスターが導通状態になってから経過した時間に対する比較電圧の変化率を設定するために用いられる抵抗素子と、インダクターとをさらに備えるようにしても良い。その場合には、抵抗素子の抵抗値を調整することにより、比較電圧の時間的変化率をロット毎のプロセスばらつき等に対して合わせ込むことができる。また、製品の種類によって故障のレベルが異なるので、製品の種類に対応して比較電圧の時間的変化率を調整することができる。
【００１４】
さらに、本発明の第２の観点に係る電子機器は、上記いずれかの回路装置を備える。それにより、スイッチングレギュレーターの出力ノードに接続されたインダクターが短絡故障したような場合に、出力ノードにおける過電流状態の正確な検出結果が迅速に得られるので、ハイサイドのトランジスターや、インダクターを介して出力ノードに接続されている部品が破壊されない電子機器を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る回路装置の構成例を示す回路図。
【図２】図１に示す比較電圧生成回路の構成例を示す回路図。
【図３】図１に示す短絡故障検出回路の構成例を示す回路図。
【図４】図１に示す回路装置における各部の波形を示す波形図。
【図５】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００１６】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜回路装置の構成例＞
図１は、本発明の一実施形態に係る回路装置の構成例を示す回路図である。この回路装置は、集積回路部１００を含んでいる。図１に示すように、集積回路部１００は、基準電圧生成回路１０と、スイッチング制御回路２０と、プリドライバー３０と、出力回路４０と、比較電圧生成回路５０と、短絡故障検出回路６０と、期間設定レジスター７０とを含み、スイッチングレギュレーターの一部を構成する。
【００１７】
あるいは、図１に示されている構成要素の少なくとも一部が、半導体集積回路装置（ＩＣ）に内蔵されて回路装置を構成しても良い。ＩＣは、例えば、シリコン基板に回路が形成されたＩＣチップで構成され、又は、ＩＣチップをパッケージに収納することによって構成される。その場合に、回路装置の端子は、ＩＣチップのパッド、又は、パッケージに設けられたピンに対応する。
【００１８】
集積回路部１００の出力側には、インダクターＬ１と、キャパシターＣ１と、分圧回路１１０とが設けられている。なお、集積回路部１００を構成するスイッチング制御回路２０や短絡故障検出回路６０等がＩＣとして構成される場合には、インダクターＬ１と、キャパシターＣ１と、分圧回路１１０とを、ＩＣに内蔵せずに外付け部品としても良い。
【００１９】
集積回路部１００において、高電位側の電源電位ＶＤＤが第１の電源端子（電源ノードＮ１）に供給されると共に、低電位側の電源電位として基準電位ＶＳＳが第２の電源端子（電源ノードＮ２）に供給される。以下においては、一例として、電源電位ＶＤＤが３Ｖであり、基準電位ＶＳＳが０Ｖである場合について説明する。
【００２０】
集積回路部１００は、スイッチング動作を行うことにより、出力信号ＳＷを生成し、出力端子（出力ノードＮ３）に接続されたインダクターＬ１に駆動電流を供給する。それにより、電源電位ＶＤＤが降圧されて、接続ノードＮ４において第２の電源電位ＶＯＵＴ（例えば、１Ｖ）が生成される。第２の電源電位ＶＯＵＴは、接続ノードＮ４と電源ノードＮ２との間に接続された負荷回路１２０に供給される。
【００２１】
分圧回路１１０は、接続ノードＮ４と電源ノードＮ２との間に直列に接続された抵抗素子Ｒ１及びＲ２を含み、接続ノードＮ４と電源ノードＮ２との間の電圧（ＶＯＵＴ−ＶＳＳ）を分圧して、フィードバック電圧ＶＦＢを生成する。フィードバック電圧ＶＦＢは、帰還端子ＴＭ１を介して集積回路部１００に供給される。
【００２２】
基準電圧生成回路１０は、例えば、バンドギャップリファレンス回路等を含み、基準電圧ＶＲＦ１及びＶＲＦ２を生成する。スイッチング制御回路２０は、基準電圧ＶＲＦ１とフィードバック電圧ＶＦＢとの差に基づいてＰＷＭ（Pulse Width Modulation：パルス幅変調）を行うことにより、パルス幅が変調された制御信号ＳＣＴを生成する。制御信号ＳＣＴは、プリドライバー３０に供給される。なお、軽負荷時においては、スイッチング制御回路２０が、ＰＦＭ（Pulse Frequency Modulation：パルス周波数変調）を行ってもよい。
【００２３】
プリドライバー３０は、例えば、インバーターを含む論理回路等で構成され、制御信号ＳＣＴに基づいて、第１の駆動信号ＳＨ及び第２の駆動信号ＳＬを生成する。出力回路４０は、例えば、ハイサイドのＰチャネルＭＯＳトランジスターＱＰ１と、ローサイドのＮチャネルＭＯＳトランジスターＱＮ１とを含んでいる。なお、集積回路部１００の一部がＩＣに内蔵される場合には、出力回路４０のハイサイドのトランジスターＱＰ１と、ローサイドのトランジスターＱＮ１とを、ＩＣに内蔵せずに外付け部品としても良い。
【００２４】
ハイサイドのトランジスターＱＰ１は、高電位側の電源ノードＮ１と出力ノードＮ３との間に接続されて、出力ノードＮ３からインダクターＬ１の第１の端子に駆動電流を供給する。トランジスターＱＰ１は、第１の駆動信号ＳＨが印加されるゲートと、電源ノードＮ１に接続されたソースと、出力ノードＮ３に接続されたドレインとを有している。トランジスターＱＰ１は、第１の駆動信号ＳＨの電位が電源電位ＶＤＤ（３Ｖ）よりも閾値電圧以上低くなったときに導通状態（オン状態）となって、出力ノードＮ３に電源電位ＶＤＤ（３Ｖ）を供給する。
【００２５】
ローサイドのトランジスターＱＮ１は、出力ノードＮ３と低電位側の電源ノードＮ２との間に接続されて、出力ノードＮ３からインダクターＬ１の第１の端子に駆動電流を供給する。トランジスターＱＮ１は、第２の駆動信号ＳＬが印加されるゲートと、出力ノードＮ３に接続されたドレインと、電源ノードＮ２に接続されたソースとを有し、ハイサイドのトランジスターＱＰ１が非導通状態（オフ状態）のときにオン状態になる。トランジスターＱＮ１は、第２の駆動信号ＳＬの電位が基準電位ＶＳＳ（０Ｖ）よりも閾値電圧以上高くなったときにオン状態となって、出力ノードＮ３に基準電位ＶＳＳ（０Ｖ）を供給する。
【００２６】
スイッチング制御回路２０は、制御信号ＳＣＴを生成することにより、出力回路４０に含まれているトランジスターＱＰ１及びＱＮ１のスイッチング動作を制御する。例えば、制御信号ＳＣＴがハイレベルのときに、第１の駆動信号ＳＨ及び第２の駆動信号ＳＬがローレベルとなって、トランジスターＱＰ１がオン状態になると共にトランジスターＱＮ１がオフ状態になる。
【００２７】
また、制御信号ＳＣＴがローレベルのときに、第１の駆動信号ＳＨ及び第２の駆動信号ＳＬがハイレベルとなって、トランジスターＱＰ１がオフ状態になると共にトランジスターＱＮ１がオン状態になる。トランジスターＱＰ１及びＱＮ１は、スイッチング動作を行うことにより、出力ノードＮ３において出力信号ＳＷを生成する。出力信号ＳＷは、基準電位ＶＳＳ（０Ｖ）と電源電位ＶＤＤ（３Ｖ）との間で駆動される。
【００２８】
出力ノードＮ３と電源ノードＮ２との間には、インダクターＬ１及びキャパシターＣ１が直列に接続されている。集積回路部１００が出力ノードＮ３からインダクターＬ１の第１の端子に駆動電流を供給することにより、インダクターＬ１の第２の端子とキャパシターＣ１との接続点（接続ノードＮ４）において、電源電位ＶＤＤを降圧して得られる第２の電源電位ＶＯＵＴが生成される。
【００２９】
以上において、プリドライバー３０は、ハイサイドのトランジスターＱＰ１がオン状態である期間においてローサイドのトランジスターＱＮ１がオフ状態となるように第１の駆動信号ＳＨ及び第２の駆動信号ＳＬを生成する。また、プリドライバー３０は、トランジスターＱＮ１のオン電流が所定の値よりも小さくなると、第２の駆動信号ＳＬを非活性化してトランジスターＱＮ１をオフ状態としても良い。これは、インダクターＬ１からトランジスターＱＮ１を介して駆動電流が逆流することを防ぐためである。
【００３０】
このように、出力回路４０のトランジスターＱＰ１及びＱＮ１は、制御信号ＳＣＴに基づいて排他的にオン状態又はオフ状態になる。ハイサイドのトランジスターＱＰ１がオン状態である期間においては、出力信号ＳＷの電位が電源電位ＶＤＤとなり、トランジスターＱＰ１からインダクターＬ１に駆動電流が流れて、インダクターＬ１において電気エネルギーが磁気エネルギーに変換されて蓄積される。
【００３１】
一方、ローサイドのトランジスターＱＮ１がオン状態である期間においては、出力信号ＳＷの電位が基準電位ＶＳＳとなり、インダクターＬ１に蓄えられた磁気エネルギーが電気エネルギーとしてトランジスターＱＮ１を介して放電される。出力回路４０のトランジスターＱＰ１又はＱＮ１によって生成される駆動電流によって供給される電荷は、キャパシターＣ１に蓄積されて、第２の電源電位ＶＯＵＴが生成される。
【００３２】
あるいは、ローサイドのトランジスターＱＮ１の替りに、電源ノードＮ２に接続されたアノードと、出力ノードＮ３に接続されたカソードとを有するダイオードが設けられても良い。ダイオードとしては、例えば、ＰＮ接合ダイオードに比べて順方向電圧が低くてスイッチング速度が速いショットキーバリアダイオードが用いられる。
【００３３】
トランジスターＱＮ１の替りにダイオードが設けられる場合には、ハイサイドのトランジスターＱＰ１がオフ状態のときに、インダクターＬ１の働きによって電源ノードＮ２からダイオードを介して出力ノードＮ３に電流が流れるので、出力ノードＮ３の電位は、基準電位ＶＳＳ（０Ｖ）からダイオードの順方向電圧だけ下がった電位となる。
【００３４】
図１は、降圧レギュレーターの例を示しており、第２の電源電位ＶＯＵＴは、電源電位ＶＤＤよりも低くなる。ここで、第２の電源電位ＶＯＵＴは、制御信号ＳＣＴのデューティーによって制御される。制御信号ＳＣＴのデューティーは、ＰＷＭによって設定することができる。
【００３５】
比較電圧生成回路５０は、ハイサイドのトランジスターＱＰ１が導通状態になる期間において、トランジスターＱＰ１が導通状態になってから経過した時間に応じて変化する比較電圧ＶＴＳを生成する。短絡故障検出回路６０は、出力ノードＮ３の電圧（出力ノードＮ３と電源ノードＮ２との間の電圧）を比較電圧ＶＴＳと比較し、比較結果に従って検出信号ＤＥＴを活性化する。
【００３６】
図１に示す例においては、出力ノードＮ３の電圧が比較電圧ＶＴＳよりも高いときに、短絡故障検出回路６０が検出信号ＤＥＴを非活性化し、出力ノードＮ３の電圧が比較電圧ＶＴＳよりも低いときに、短絡故障検出回路６０が検出信号ＤＥＴを活性化する。スイッチング制御回路２０は、検出信号ＤＥＴが活性化された場合に、ハイサイドのトランジスターＱＰ１をオフ状態に維持する。
【００３７】
本実施形態によれば、ハイサイドのトランジスターＱＰ１が導通状態になってから経過した時間に応じて変化する比較電圧ＶＴＳが生成されて、出力ノードＮ３の電圧が比較電圧ＶＴＳと比較されるので、出力ノードＮ３における過電流状態の正確な検出結果を迅速に得ることが可能である。従って、出力ノードＮ３に接続されたインダクターＬ１が短絡故障したような場合に、ハイサイドのトランジスターＱＰ１や負荷回路１２０の部品の破壊を防止することができる。
【００３８】
例えば、スイッチング制御回路２０は、検出信号ＤＥＴが活性化されると、直ちに制御信号ＳＣＴをローレベルにして、トランジスターＱＰ１をオフ状態に維持しても良い。あるいは、スイッチング制御回路２０は、検出信号ＤＥＴが活性化されてから制御信号ＳＣＴが通常のタイミングでローレベルになった後に、制御信号ＳＣＴを再びハイレベルにしないことにより、トランジスターＱＰ１をオフ状態に維持しても良い。
【００３９】
要するに、トランジスターＱＰ１が導通状態になる導通期間（図４に示すＴｏｎ）とトランジスターＱＰ１が非導通状態になる非導通期間とが所定のデューティーサイクルで繰り返されるＰＷＭの導通期間において検出信号ＤＥＴが活性化された場合に、検出信号ＤＥＴが活性化される導通期間においては、トランジスターＱＰ１の導通状態が予め設定された導通期間において維持される。導通期間が終了してトランジスターＱＰ１が非導通状態となった後は、非導通期間が終了しても、トランジスターＱＰ１が非導通状態に維持される。
【００４０】
また、短絡故障検出回路６０は、ハイサイドのトランジスターＱＰ１がオン状態になってから所定の期間Ｔ１が経過した後に、出力ノードＮ３の電圧を比較電圧ＶＴＳと連続的に比較しても良い。その場合に、所定の期間Ｔ１は、ハイサイドのトランジスターＱＰ１がオン状態になる期間よりも短く設定される。インダクターＬ１が短絡故障していなくてもスイッチング直後にはノイズ等で誤検出が起こる可能性があるので、ハイサイドのトランジスターＱＰ１がオン状態になってから所定の期間Ｔ１において検出動作を行わないことにより、誤検出を防止することができる。
【００４１】
インダクターＬ１が短絡故障していない場合に、インダクターＬ１に流れる電流ｉは、インダクターＬ１の両端に印加される電圧Ｖから求められる。
Ｖ＝Ｌ１×（ｄｉ／ｄｔ）
∴ｉ＝（Ｖ／Ｌ１）×ｔ
【００４２】
ここで、「ｔ」は、ハイサイドのトランジスターＱＰ１がオン状態になってからの経過時間を表している。従って、次式（１）に示すように、出力ノードＮ３の電圧ＶＳＷは、時間と共に降下する。
ＶＳＷ＝ＶＤＤ−（Ｖ・Ｒ／Ｌ１）×ｔ  ・・・（１）
ただし、「Ｒ」は、トランジスターＱＰ１のオン抵抗を表している。
【００４３】
図２は、図１に示す比較電圧生成回路の構成例を示す回路図である。この例において、比較電圧生成回路５０は、インバーター５１と、オペアンプ５２と、ＰチャネルＭＯＳトランジスターＱＰ２及びＱＰ３と、ＮチャネルＭＯＳトランジスターＱＮ２及びＱＮ３と、キャパシターＣ２と、抵抗素子Ｒ３とを含んでいる。
【００４４】
キャパシターＣ２は、電源電位ＶＤＤが供給される電源ノードＮ１に接続された第１の端子と、トランジスターＱＰ３及びＱＮ３に接続された第２の端子とを有している。抵抗素子Ｒ３は、電源ノードＮ１に接続された第１の端子と、トランジスターＱＮ２に接続された第２の端子とを有している。集積回路部１００の一部をＩＣに内蔵し、抵抗素子Ｒ３又はキャパシターＣ２をＩＣの外付け部品としても良い。抵抗素子Ｒ３を外付け部品とする場合には、抵抗素子Ｒ３の第２の端子が外付け端子ＴＭ２に接続される。
【００４５】
インバーター５１は、制御信号ＳＣＴを反転して出力する。トランジスターＱＰ２は、反転された制御信号ＳＣＴが印加されるゲートと、電源ノードＮ１に接続されたソースと、オペアンプ５２の電源端子に接続されたドレインとを有している。また、トランジスターＱＰ３は、制御信号ＳＣＴが印加されるゲートと、電源電位ＶＤＤから所定の電圧ΔＶだけ降下した電位が供給されるソースと、キャパシターＣ２の第２の端子に接続されたドレインとを有している。
【００４６】
トランジスターＱＮ２は、オペアンプ５２の出力信号が印加されるゲートと、抵抗素子Ｒ３の第２の端子に接続されたドレインと、基準電位ＶＳＳが供給される電源ノードＮ２に接続されたソースとを有している。また、トランジスターＱＮ３は、オペアンプ５２の出力信号が印加されるゲートと、キャパシターＣ２の第２の端子に接続されたドレインと、電源ノードＮ２に接続されたソースとを有している。
【００４７】
制御信号ＳＣＴがローレベルになる期間においては、インバーター５１の出力信号がハイレベルになり、トランジスターＱＰ２がオフ状態になる。従って、オペアンプ５２に電源電位ＶＤＤが供給されず、オペアンプ５２の出力信号がローレベルになるので、トランジスターＱＮ２及びＱＮ３がオフ状態になる。また、トランジスターＱＰ３がオン状態になって、キャパシターＣ２の第２の端子に電位（ＶＤＤ−ΔＶ）を供給する。
【００４８】
制御信号ＳＣＴがハイレベルになる期間においては、インバーター５１の出力信号がローレベルになり、トランジスターＱＰ２がオン状態になる。従って、オペアンプ５２に電源電位ＶＤＤが供給されて、オペアンプ５２が増幅動作を開始する。オペアンプ５２は、抵抗素子Ｒ３の第２の端子に発生する電圧と基準電圧ＶＲＦ２との差を増幅して、出力信号をトランジスターＱＮ２及びＱＮ３のゲートに印加する。
【００４９】
トランジスターＱＮ２は、オペアンプ５２の出力信号に従って、抵抗素子Ｒ３に電流を流す。抵抗素子Ｒ３の第２の端子に発生する電圧は、オペアンプ５２の非反転入力端子に帰還されるので、基準電圧ＶＲＦ２と略等しくなる。また、トランジスターＱＮ２及びＱＮ３はカレントミラー回路を構成しているので、トランジスターＱＮ２に流れる一定電流Ｉと同じ大きさの電流が、トランジスターＱＮ３にも流れる。
【００５０】
それにより、次式（２）に示すように、キャパシターＣ２の第２の端子において生成される比較電圧ＶＴＳは、時間と共に降下する。
Ｑ＝Ｃ２×（ＶＤＤ−ＶＴＳ）−Ｃ２×ΔＶ＝Ｉ×ｔ
∴ＶＴＳ＝ＶＤＤ−ΔＶ−（Ｉ／Ｃ２）×ｔ  ・・・（２）
ただし、Ｉ＝（ＶＤＤ−ＶＲＦ２）／Ｒ３
【００５１】
ここで、「ｔ」は、制御信号ＳＣＴがハイレベルになって出力回路４０のトランジスターＱＰ１がオン状態になってからの経過時間を表している。このように、抵抗素子Ｒ３は、トランジスターＱＰ１がオン状態になってから経過した時間ｔに対する比較電圧ＶＴＳの変化率（ｄＶＴＳ／ｄｔ：時間軸に対する傾き）を設定するために用いられる。例えば、抵抗素子Ｒ３の抵抗値を大きくすると、比較電圧ＶＴＳの時間的変化率は小さくなる。
【００５２】
図１に示す集積回路部１００の出力ノードＮ３に接続されているインダクターＬ１の短絡故障等を検出するために用いられる比較電圧ＶＴＳは、インダクターＬ１のインダクタンスや電源電圧やトランジスターＱＰ１のオン抵抗等で定まる出力ノードＮ３の電圧ＶＳＷの時間的変化率（ｄＶＳＷ／ｄｔ）に対応して変化するように設定される。
【００５３】
その際に、抵抗素子Ｒ３の抵抗値を調整することにより、比較電圧ＶＴＳの時間的変化率を、インダクターＬ１の特性やロット毎のプロセスばらつき等に対して合わせ込むことができる。即ち、外付け部品であるインダクターＬ１の特性に応じて、比較電圧ＶＴＳの時間的変化率を外付け部品の抵抗素子Ｒ３によって調整することができる。また、製品の種類によって故障のレベルが異なるので、製品の種類に対応して、比較電圧ＶＴＳの時間的変化率を外付け部品の抵抗素子Ｒ３によって調整することができる。さらに、ＩＣ自体のプロセスばらつきを外付け部品の抵抗素子Ｒ３によって吸収することができる。
【００５４】
図３は、図１に示す短絡故障検出回路の構成例を示す回路図である。この例において、短絡故障検出回路６０は、カウンター６１と、比較回路６２と、コンパレーター６３と、ＰチャネルＭＯＳトランジスターＱＰ４とを含んでいる。
【００５５】
カウンター６１は、制御信号ＳＣＴの周波数よりも高い所定の周波数を有するクロック信号ＣＫに同期してカウント動作を行うことにより、カウント値をインクリメントする。クロック信号ＣＫは、集積回路部１００において生成されても良いし、外部の回路から供給されても良い。
【００５６】
カウンター６１の反転リセット端子Ｒバーには、制御信号ＳＣＴが供給されるので、制御信号ＳＣＴがローレベルになると、カウント値がゼロにリセットされる。従って、カウンター６１は、制御信号ＳＣＴがハイレベルになっている期間において、カウント値をインクリメントする。
【００５７】
比較回路６２は、カウンター６１によって生成されるカウント値と期間設定レジスター７０に格納されているデータによって表される設定値とを比較して、カウント値が設定値以上であるときに、比較結果信号ＳＣＰをローレベルに活性化する。ここで、設定値は、所定の期間Ｔ１に含まれるクロック信号ＣＫの周期の数を表している。従って、比較結果信号ＳＣＰは、制御信号ＳＣＴがハイレベルになって出力回路４０のトランジスターＱＰ１がオン状態になってから所定の期間Ｔ１が経過した後に活性化される。
【００５８】
トランジスターＱＰ４は、比較結果信号ＳＣＰが印加されるゲートと、電源電位ＶＤＤが供給される電源ノードＮ１に接続されたソースと、コンパレーター６３の電源端子に接続されたドレインとを有している。比較結果信号ＳＣＰがハイレベルである期間においては、トランジスターＱＰ４がオフ状態になる。従って、コンパレーター６３に電源電位ＶＤＤが供給されず、コンパレーター６３から出力される検出信号ＤＥＴがローレベルになる。
【００５９】
一方、比較結果信号ＳＣＰがローレベルになる期間においては、トランジスターＱＰ４がオン状態になる。従って、コンパレーター６３に電源電位ＶＤＤが供給されて、コンパレーター６３が比較動作を開始する。コンパレーター６３は、出力ノードＮ３の電圧ＶＳＷを比較電圧ＶＴＳと比較し、比較結果に従って検出信号ＤＥＴを活性化する。
【００６０】
その後、制御信号ＳＣＴがローレベルになると、カウンター６１によって生成されるカウント値がゼロにリセットされるので、比較回路６２は、比較結果信号ＳＣＰをハイレベルに非活性化する。それにより、トランジスターＱＰ４がオフ状態になって、トランジスターＱＰ４のドレインから電源電位ＶＤＤが供給されず、コンパレーター６３が動作を停止して、検出信号ＤＥＴがローレベルに非活性化される。
【００６１】
＜回路装置の動作例＞
次に、図１に示す回路装置の動作例について、図１及び図４を参照しながら詳しく説明する。図４は、図１に示す回路装置における各部の波形を示す波形図である。図４（Ａ）は、正常動作時にスイッチング制御回路２０によって生成される制御信号ＳＣＴの波形を示している。制御信号ＳＣＴは、第１の期間Ｔｏｎにおいてハイレベルになり、第１の期間Ｔｏｎに続く第２の期間においてローレベルになる。
【００６２】
図４（Ｂ）は、出力ノードＮ３の電圧ＶＳＷの波形を、図４（Ａ）よりも縦方向に拡大して示している。図４（Ｂ）において、実線は、正常動作時における出力ノードＮ３の電圧ＶＳＷの波形を表している。第１の期間Ｔｏｎにおいて、出力ノードＮ３の電圧ＶＳＷは、ハイサイドのトランジスターＱＰ１がオンすることによって電源電位ＶＤＤ付近まで上昇し、インダクターＬ１に流れる電流が増加するに従って、トランジスターＱＰ１のオン抵抗における電圧降下によって徐々に低下する。第２の期間において、ハイサイドのトランジスターＱＰ１がオフしてローサイドのトランジスターＱＮ１がオンすると、出力ノードＮ３の電圧ＶＳＷは、基準電位ＶＳＳ付近まで低下する。
【００６３】
図４（Ｃ）は、接続ノードＮ４において生成される第２の電源電位ＶＯＵＴの波形を示している。図４（Ｃ）において、実線は、正常動作時における第２の電源電位ＶＯＵＴの波形を表している。また、一点鎖線は、短絡故障検出回路６０が設けられていない場合にインダクターＬ１が短絡故障した状態における第２の電源電位ＶＯＵＴの波形を表している。インダクターＬ１が短絡故障すると、ハイサイドのトランジスターＱＰ１がオンしている第１の期間Ｔｏｎにおいて、第２の電源電位ＶＯＵＴが上昇して、負荷回路１２０の部品に流れる電流が増加するので、負荷回路１２０の部品が破壊される可能性がある。
【００６４】
図４（Ｂ）において、破線は、インダクターＬ１が短絡故障した状態における出力ノードＮ３の電圧ＶＳＷの波形を表しており、一点鎖線は、比較電圧生成回路５０によって生成される比較電圧ＶＴＳの波形を表している。第１の期間Ｔｏｎにおいて、出力ノードＮ３の電圧ＶＳＷは、ハイサイドのトランジスターＱＰ１がオンすることによって電源電位ＶＤＤ付近まで上昇する。その後、インダクターＬ１が短絡故障すると、出力ノードＮ３の電圧ＶＳＷは、負荷回路１２０のインピーダンスが小さい場合に、トランジスターＱＰ１のオン抵抗における電圧降下によって正常動作時よりも急峻に低下する。
【００６５】
短絡故障検出回路６０は、制御信号ＳＣＴがハイレベルになってから所定の期間Ｔ１（図示せず）が経過した後に、出力ノードＮ３の電圧ＶＳＷを比較電圧ＶＴＳと連続的に比較する。制御信号ＳＣＴがハイレベルになってから期間Ｔ２が経過したときに、出力ノードＮ３の電圧ＶＳＷが比較電圧ＶＴＳよりも低くなると、短絡故障検出回路６０は、図４（Ｄ）に示すように、検出信号ＤＥＴをハイレベルに活性化する。それにより、スイッチング制御回路２０は、インダクターＬ１が短絡故障していると判定し、次の第１の期間Ｔｏｎにおいても、制御信号ＳＣＴをローレベルに維持する。
【００６６】
その結果、ハイサイドのトランジスターＱＰ１がオフしてローサイドのトランジスターＱＮ１がオンするので、図４（Ｂ）に破線で示すように、出力ノードＮ３の電圧ＶＳＷが基準電位ＶＳＳ付近まで低下する。また、図４（Ｃ）に破線で示すように、第２の電源電位ＶＯＵＴが基準電位ＶＳＳ付近まで低下して、負荷回路１２０に流れる電流が減少する。従って、ハイサイドのトランジスターＱＰ１や負荷回路１２０の部品の破壊を防止することができる。
【００６７】
このように、本実施形態においては、正常動作時にハイサイドのトランジスターＱＰ１に流れる電流と比較して、インダクターＬ１が短絡故障した場合にハイサイドのトランジスターＱＰ１に流れる電流が大きくなり、また、その時間的変化率が大きくなることに着目して、比較電圧ＶＴＳが設定される。
【００６８】
具体的には、比較電圧ＶＴＳは、正常動作時における出力ノードＮ３の電圧ＶＳＷよりも低く、且つ、インダクターＬ１が短絡故障した場合における出力ノードＮ３の電圧ＶＳＷよりも高くなるように設定される。例えば、比較電圧ＶＴＳは、第１の期間ＴｏｎにおいてハイサイドのトランジスターＱＰ１に流れる電流が定格値を超えない範囲、即ち、トランジスターＱＰ１が破壊されない範囲に設定される。また、比較電圧ＶＴＳは、正常動作時における出力ノードＮ３の電圧ＶＳＷの時間的変化率と略等しい時間的変化率を有するように設定されることが望ましい。
【００６９】
そして、ハイサイドのトランジスターＱＰ１がオン状態になってから所定の期間Ｔ１が経過した後に、出力ノードＮ３の電圧ＶＳＷを比較電圧ＶＴＳと連続的に比較することによって、インダクターＬ１の短絡故障が検出される。さらに、検出結果に従って、出力回路４０のスイッチング動作を停止させることにより、ハイサイドのトランジスターＱＰ１や負荷回路１２０の部品の破壊を防止することができる。
なお、出力ノードＮ３の電圧ＶＳＷを比較電圧ＶＴＳと連続的に比較せず、所定の期間Ｔ１が経過した後に、所定の間隔で比較しても良い。
【００７０】
＜電子機器＞
次に、本発明のいずれかの実施形態に係る回路装置を用いた電子機器について説明する。以下においては、一例として、電子機器がプリンターである場合について説明する。
【００７１】
図５は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図５に示すように、この電子機器は、本発明のいずれかの実施形態に係る回路装置２００と、印字媒体搬送部２１１と、ヘッド駆動回路２１２と、プリントヘッド２１３と、制御部２２０と、操作部２３０と、ＲＯＭ（リードオンリー・メモリー）２４０と、ＲＡＭ（ランダムアクセス・メモリー）２５０と、通信部２６０と、表示部２７０とを含んでいる。なお、図５に示す構成要素の一部を省略又は変更しても良いし、あるいは、図５に示す構成要素に他の構成要素を付加しても良い。
【００７２】
印字媒体搬送部２１１において、例えば、ステッピングモーターがベルトを介してプラテンローラーを駆動することにより、印字媒体である用紙が搬送される。ヘッド駆動回路２１２がプリントヘッド２１３を駆動することにより、プリントヘッド２１３が、印字媒体搬送部２１１によって搬送された用紙に印字を行う。
【００７３】
制御部２２０は、例えば、ＣＰＵ（中央演算装置）等を含み、ＲＯＭ２４０等に記憶されているプログラムに従って各種の制御処理を行う。例えば、制御部２２０は、操作部２３０から供給される操作信号に応じて印字媒体搬送部２１１及びヘッド駆動回路２１２を制御したり、外部との間でデータ通信を行うために通信部２６０を制御したり、表示部２７０に各種の情報を表示させるための表示信号を生成したりする。
【００７４】
操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号を制御部２２０に出力する。ＲＯＭ２４０は、制御部２２０が各種の制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ２５０は、制御部２２０の作業領域として用いられ、ＲＯＭ２４０から読み出されたプログラムやデータ、又は、操作部２３０を用いて入力されたデータ等を一時的に記憶する。
【００７５】
通信部２６０は、例えば、アナログ回路及びデジタル回路で構成され、制御部２２０と外部装置との間のデータ通信を行う。従って、図５に示すプリンターは、外部のホストコンピューター等から供給される印字データに基づいて印字動作を行うことができる。表示部２７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、制御部２２０から供給される表示信号に基づいて各種の情報を表示する。
【００７６】
回路装置２００は、図１に示す集積回路部１００を含んでいる。集積回路部１００は、制御信号ＳＣＴに基づいてスイッチング動作を行うことにより、電源回路等から供給される電源電位ＶＤＤ（３Ｖ）を降圧して、第２の電源電位ＶＯＵＴ（例えば、１Ｖ）を生成する。制御部２２０等は、第２の電源電位ＶＯＵＴが供給されて動作する。
【００７７】
電子機器としては、プリンター以外にも、例えば、携帯電話機等の移動端末、スマートカード、電卓、電子辞書、電子ゲーム機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、ネットワーク機器、カーナビゲーション装置、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
【００７８】
本実施形態によれば、スイッチングレギュレーターの出力ノードに接続されたインダクターが短絡故障したような場合に、出力ノードにおける過電流状態の正確な検出結果が迅速に得られるので、ハイサイドのトランジスターや、インダクターを介して出力ノードに接続されている部品が破壊されない電子機器を提供することができる。なお、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００７９】
１０…基準電圧生成回路、２０…スイッチング制御回路、３０…プリドライバー、４０…出力回路、５０…比較電圧生成回路、５１…インバーター、５２…オペアンプ、６０…短絡故障検出回路、６１…カウンター、６２…比較回路、６３…コンパレーター、７０…期間設定レジスター、１００…集積回路部、１１０…分圧回路、１２０…負荷回路、２００…回路装置、２１１…印字媒体搬送部、２１２…ヘッド駆動回路、２１３…プリントヘッド、２２０…制御部、２３０…操作部、２４０…ＲＯＭ、２５０…ＲＡＭ、２６０…通信部、２７０…表示部、ＱＰ１〜ＱＰ４…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ３…ＮチャネルＭＯＳトランジスター、Ｌ１…インダクター、Ｃ１…キャパシター、Ｒ１〜Ｒ３…抵抗素子、Ｎ１、Ｎ２…電源ノード、Ｎ３…出力ノード、Ｎ４…接続ノード、ＴＭ１…帰還端子、ＴＭ２…外付け端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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