(57)【特許請求の範囲】
【請求項１】
Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、
Ｍ個の前段ユニットＡ１〜ＡＭと、後段ユニットと、を備え、
前記Ｍ個の前段ユニットＡ１〜ＡＭのうちの各前段ユニットＡｍは、前記Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、前記Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに前記入力信号Ｉｍに応じた信号を出力し、前記制御信号Ｃｍが非有意レベルまたは前記制御信号Ｃｎが非有意レベルであるときに固定レベルの信号を出力し、
前記後段ユニットは、前記Ｍ個の前段ユニットＡ１〜ＡＭから出力された信号を入力し、前記Ｍ個の前段ユニットＡ１〜ＡＭから出力された信号が全て同一レベルである場合とそれ以外の場合とで、互いに異なるレベルの信号を出力する、
信号多重化装置
（ただし、
Ｍ＝２ｉ、
ｉは２以上の整数、
ｍは１以上Ｍ以下の各整数、
ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１）。
【請求項２】
前記各前段ユニットＡｍは、
直列的に接続された３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３と、
並列的に接続された２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２と、を有し、
前記３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３それぞれのゲートには、前記入力信号Ｉｍ、前記制御信号Ｃｍ、および前記制御信号Ｃｎのうち何れか１つが互いに排他的に入力され、
前記２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２それぞれのゲートには、前記制御信号Ｃｍおよび前記制御信号Ｃｎのうち何れか１つが互いに排他的に入力され、
前記３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３と、前記２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２とは直列的に接続されており、その接続点には更に前記後段ユニットが接続されている、請求項１に記載の信号多重化装置。
【請求項３】
前記各前段ユニットＡｍは、
前記入力信号Ｉｍ、前記制御信号Ｃｍおよび前記制御信号Ｃｎのうち２つの否定論理積を表す信号を出力する第１ゲート回路と、
前記第１ゲート回路の出力信号と、前記入力信号Ｉｍ、制御信号Ｃｍおよび前記制御信号Ｃｎのうち残り１つの論理反転信号との否定論理和を表す信号を出力する第２ゲート回路と、を有する、請求項１に記載の信号多重化装置。
【請求項４】
Ｍが４のときに、前記後段ユニットは、
互いに排他的に、前記４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する２個の第３ゲート回路Ｇ３１、Ｇ３２と、
前記２個の第３ゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の否定論理積を表す信号を出力する第４ゲート回路Ｇ４と、を有する、請求項２又は３に記載の信号多重化装置。
【請求項５】
Ｍが４のときに、前記後段ユニットは、
互いに排他的に、前記４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する２個の第３ゲート回路Ｇ３１、Ｇ３２と、
前記２個の第３ゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の論理積を表す信号を出力する第４ゲート回路Ｇ４と、を有する、請求項２または３に記載の信号多重化装置。
【請求項６】
Ｍが８のときに、前記後段ユニットは、
互いに排他的に、前記８個の前段ユニットＡ１〜Ａ８それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する４個の第３ゲート回路Ｇ３１〜Ｇ３４と、
互いに排他的に、前記４個の第３ゲート回路Ｇ３１〜Ｇ３４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する２個の第４ゲート回路Ｇ４１、Ｇ４２と、
前記２個の第４ゲート回路Ｇ４１、Ｇ４２それぞれから出力された信号を入力し、入力した信号の否定論理和を表す信号を出力する第５ゲート回路Ｇ５と、を有する、請求項１に記載の信号多重化装置。
【請求項７】
前記各前段ユニットＡｍは、
直列的に接続された３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３と、
並列的に接続された２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２と、を有し、
前記３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３それぞれのゲートには、前記入力信号Ｉｍ、前記制御信号Ｃｍ、および前記制御信号Ｃｎのうち何れか１つが互いに排他的に入力され、
前記２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２それぞれのゲートには、前記制御信号Ｃｍおよび前記制御信号Ｃｎのうち何れか１つが互いに排他的に入力され、
前記３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３と、前記２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２とは直列的に接続されており、その接続点には更に前記後段ユニットが接続されている、請求項１に記載の信号多重化装置。
【請求項８】
前記各前段ユニットＡｍは、
前記制御信号Ｃｍおよび前記制御信号Ｃｎのうち１つの論理反転信号と前記入力信号Ｉｍとの否定論理和を表す信号を出力する第１ゲート回路と、
前記制御信号Ｃｍおよび前記制御信号Ｃｎのうち他の１つと前記第１ゲート回路の出力信号との否定論理積を表す信号を出力する第２ゲート回路と、を有する、請求項１に記載の信号多重化装置。
【請求項９】
Ｍが４のときに、前記後段ユニットは、
互いに排他的に、前記４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する２個の第３ゲート回路Ｇ３１、Ｇ３２と、
前記２個の第３ゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の否定論理和を表す信号を出力する第４ゲート回路Ｇ４と、を有する、請求項７または８に記載の信号多重化装置。
【請求項１０】
Ｍが４のときに、前記後段ユニットは、
互いに排他的に、前記４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する２個の第３ゲート回路Ｇ３１、Ｇ３２と、
前記２個の第３ゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の論理和を表す信号を出力する第４ゲート回路Ｇ４と、を有する、請求項７または８に記載の信号多重化装置。
【請求項１１】
Ｍが８のときに、前記後段ユニットは、
互いに排他的に、前記８個の前段ユニットＡ１〜Ａ８それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する４個の第３ゲート回路Ｇ３１〜Ｇ３４と、
互いに排他的に、前記４個の第３ゲート回路Ｇ３１〜Ｇ３４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する２個の第４ゲート回路Ｇ４１、Ｇ４２と、
前記２個の第４ゲート回路Ｇ４１、Ｇ４２それぞれから出力された信号を入力し、入力した信号の否定論理積を表す信号を出力する第５ゲート回路Ｇ５と、を有する、請求項７または８に記載の信号多重化装置。
【請求項１２】
前記制御信号Ｃ１〜ＣＭそれぞれを生成する生成部を更に備える、
請求項１〜１１の何れか一項に記載の信号多重化装置。
【請求項１３】
Ｍが８のときに、前記生成部は、第１〜第４ラッチ回路と、第６〜第９ゲート回路と、を含み、
前記第６ゲート回路は、第１クロックを２分周した第２クロックと、前記第２クロックを２分周した第３クロックとの論理積を表す信号を前記制御信号Ｃ１として出力し、
前記第１ラッチ回路は、前記制御信号Ｃ１を入力し、前記第１クロックの立下りのタイミングで前記制御信号Ｃ１の値をラッチして、そのラッチした値を前記制御信号Ｃ２として出力し、
前記第７ゲート回路は、前記第２クロックの論理反転信号と前記第３クロックとの論理積を表す信号を前記制御信号Ｃ３として出力し、
前記第２ラッチ回路は、前記制御信号Ｃ３を入力し、前記第１クロックの立下りのタイミングで前記制御信号Ｃ３の値をラッチして、そのラッチした値を前記制御信号Ｃ４として出力し、
前記第８ゲート回路は、前記第２クロックと前記第３クロックの論理反転信号との論理積を表す信号を前記制御信号Ｃ５として出力し、
前記第３ラッチ回路は、前記制御信号Ｃ５を入力し、前記第１クロックの立下りのタイミングで前記制御信号Ｃ５の値をラッチして、そのラッチした値を前記制御信号Ｃ６として出力し、
前記第９ゲート回路は、前記第２クロックの論理反転信号と前記第３クロックの論理反転信号との論理積を表す信号を前記制御信号Ｃ７として出力し、
前記第４ラッチ回路は、前記制御信号Ｃ７を入力し、前記第１クロックの立下りのタイミングで前記制御信号Ｃ７の値をラッチして、そのラッチした値を前記制御信号Ｃ８として出力する、
請求項１２に記載の信号多重化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号多重化装置に関する。
【背景技術】
【０００２】
非特許文献１には、４つの入力信号を多重化して１つの出力信号とする信号多重化装置が記載されている。この信号多重化装置は、並列的に接続された４つのバッファ部を備えている。各バッファ部は、直列的に順に接続されたフリップフロップおよび２つのトランスファーゲートを有している。各トランスファーゲートは所定のタイミングでオンとなるように調整されている。これにより、この各バッファ部に入力された入力信号が、１つの出力信号として信号多重化装置から順に出力される。
【０００３】
非特許文献１に記載の信号多重化装置によれば、２つの入力信号を多重化して１つの出力信号とする場合と比べて、フリップフロップの遅延時間の許容範囲を広げることができると共に、データレートの高速化に対応可能となる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Jihwan Kim et al.，"A 16-to-40Gb/s Quarter-Rate NRZ/PAM4 Dual-Model Transmitter in14nm CMOS"，2015 IEEE International Solid-StateCircuits Conference(ISSCC)，（米），2015年2月
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載の信号多重化装置では、４つのバッファ部の出力端の全てを１点に接続させた接続点が形成されていることに起因して負荷容量値が高くなっている。このため、出力信号の波形が鈍り、周波数帯域が制限されてしまう。したがって、データレートの高速化に十分に対応することができない。
【０００６】
本発明は、データレートの高速化に十分に対応することができる信号多重化装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る信号多重化装置は、Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、Ｍ個の前段ユニットＡ１〜ＡＭと、後段ユニットと、を備え、Ｍ個の前段ユニットＡ１〜ＡＭのうちの各前段ユニットＡｍは、Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに入力信号Ｉｍに応じた信号を出力し、制御信号Ｃｍが非有意レベルまたは制御信号Ｃｎが非有意レベルであるときに固定レベルの信号を出力し、後段ユニットは、Ｍ個の前段ユニットＡ１〜ＡＭから出力された信号を入力し、Ｍ個の前段ユニットＡ１〜ＡＭから出力された信号が全て同一レベルである場合とそれ以外の場合とで、互いに異なるレベルの信号を出力する。ただし、Ｍ＝２ｉ、ｉは２以上の整数、ｍは１以上Ｍ以下の各整数、ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１である。
【０００８】
各前段ユニットＡｍは、直列的に接続された３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３と、並列的に接続された２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２と、を有し、３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３それぞれのゲートには、入力信号Ｉｍ、制御信号Ｃｍ、および制御信号Ｃｎのうち何れか１つが互いに排他的に入力され、２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２それぞれのゲートには、制御信号Ｃｍおよび制御信号Ｃｎのうち何れか１つが互いに排他的に入力され、３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３と、２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２とは直列的に接続されており、その接続点には更に後段ユニットが接続されている構成とすることができる。
【０００９】
各前段ユニットＡｍは、入力信号Ｉｍ、制御信号Ｃｍおよび制御信号Ｃｎのうち２つの否定論理積を表す信号を出力する第１ゲート回路と、第１ゲート回路の出力信号と、入力信号Ｉｍ、制御信号Ｃｍおよび制御信号Ｃｎのうち残り１つの論理反転信号との否定論理和を表す信号を出力する第２ゲート回路と、を有する構成とすることができる。
【００１０】
Ｍが４のときに、後段ユニットは、互いに排他的に、４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する２個の第３ゲート回路Ｇ３１、Ｇ３２と、２個の第３ゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の否定論理積を表す信号を出力する第４ゲート回路Ｇ４と、を有する構成とすることができる。
【００１１】
Ｍが４のときに、後段ユニットは、互いに排他的に、４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する２個の第３ゲート回路Ｇ３１、Ｇ３２と、２個の第３ゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の論理積を表す信号を出力する第４ゲート回路Ｇ４と、を有する構成とすることができる。
【００１２】
Ｍが８のときに、後段ユニットは、互いに排他的に、８個の前段ユニットＡ１〜Ａ８それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する４個の第３ゲート回路Ｇ３１〜Ｇ３４と、互いに排他的に、４個の第３ゲート回路Ｇ３１〜Ｇ３４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する２個の第４ゲート回路Ｇ４１、Ｇ４２と、２個の第４ゲート回路Ｇ４１、Ｇ４２それぞれから出力された信号を入力し、入力した信号の否定論理和を表す信号を出力する第５ゲート回路Ｇ５と、を有する構成とすることができる。
【００１３】
各前段ユニットＡｍは、直列的に接続された３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３と、並列的に接続された２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２と、を有し、３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３それぞれのゲートには、入力信号Ｉｍ、制御信号Ｃｍ、および制御信号Ｃｎのうち何れか１つが互いに排他的に入力され、２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２それぞれのゲートには、制御信号Ｃｍおよび制御信号Ｃｎのうち何れか１つが互いに排他的に入力され、３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３と、２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２とは直列的に接続されており、その接続点には更に後段ユニットが接続されている構成とすることができる。
【００１４】
各前段ユニットＡｍは、制御信号Ｃｍおよび制御信号Ｃｎのうち１つの論理反転信号と入力信号Ｉｍとの否定論理和を表す信号を出力する第１ゲート回路と、制御信号Ｃｍおよび制御信号Ｃｎのうち他の１つと第１ゲート回路の出力信号との否定論理積を表す信号を出力する第２ゲート回路と、を有する構成とすることができる。
【００１５】
Ｍが４のときに、後段ユニットは、互いに排他的に、４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する２個の第３ゲート回路Ｇ３１、Ｇ３２と、２個の第３ゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の否定論理和を表す信号を出力する第４ゲート回路Ｇ４と、を有する構成とすることができる。
【００１６】
Ｍが４のときに、後段ユニットは、互いに排他的に、４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する２個の第３ゲート回路Ｇ３１、Ｇ３２と、２個の第３ゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の論理和を表す信号を出力する第４ゲート回路Ｇ４と、を有する構成とすることができる。
【００１７】
Ｍが８のときに、後段ユニットは、互いに排他的に、８個の前段ユニットＡ１〜Ａ８それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する４個の第３ゲート回路Ｇ３１〜Ｇ３４と、互いに排他的に、４個の第３ゲート回路Ｇ３１〜Ｇ３４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する２個の第４ゲート回路Ｇ４１、Ｇ４２と、２個の第４ゲート回路Ｇ４１、Ｇ４２それぞれから出力された信号を入力し、入力した信号の否定論理積を表す信号を出力する第５ゲート回路Ｇ５と、を有する構成とすることができる。
【００１８】
本発明に係る信号多重化装置は、制御信号Ｃ１〜ＣＭそれぞれを生成する生成部を更に備える構成とすることができる。
【００１９】
Ｍが８のときに、生成部は、第１〜第４ラッチ回路と、第６〜第９ゲート回路と、を含み、第６ゲート回路は、第１クロックを２分周した第２クロックと、第２クロックを２分周した第３クロックとの論理積を表す信号を制御信号Ｃ１として出力し、第１ラッチ回路は、制御信号Ｃ１を入力し、第１クロックの立下りのタイミングで制御信号Ｃ１の値をラッチして、そのラッチした値を制御信号Ｃ２として出力し、第７ゲート回路は、第２クロックの論理反転信号と第３クロックとの論理積を表す信号を制御信号Ｃ３として出力し、第２ラッチ回路は、制御信号Ｃ３を入力し、第１クロックの立下りのタイミングで制御信号Ｃ３の値をラッチして、そのラッチした値を制御信号Ｃ４として出力し、第８ゲート回路は、第２クロックと第３クロックの論理反転信号との論理積を表す信号を制御信号Ｃ５として出力し、第３ラッチ回路は、制御信号Ｃ５を入力し、第１クロックの立下りのタイミングで制御信号Ｃ５の値をラッチして、そのラッチした値を制御信号Ｃ６として出力し、第９ゲート回路は、第２クロックの論理反転信号と第３クロックの論理反転信号との論理積を表す信号を制御信号Ｃ７として出力し、第４ラッチ回路は、制御信号Ｃ７を入力し、第１クロックの立下りのタイミングで制御信号Ｃ７の値をラッチして、そのラッチした値を制御信号Ｃ８として出力する構成とすることができる。
【発明の効果】
【００２０】
本発明の信号多重化装置は、データレートの高速化に十分に対応することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本実施形態の信号多重化装置１の構成を示す図である。
【図２】図２は、本実施形態の信号多重化装置１における制御信号Ｃ１〜ＣＭそれぞれのレベル、前段ユニットＡ１〜ＡＭそれぞれの出力信号、および後段ユニットＢの出力信号の関係を纏めた表である。
【図３】図３は、制御信号Ｃ１〜ＣＭ、入力信号Ｉ１〜ＩＭ、および後段ユニットＢの出力信号のタイミングチャートである。
【図４】図４は、Ｍが８のときの生成部２の構成例を示す図である。
【図５】図５は、Ｍが８のときのクロックＣＬＫ１、クロックＣＬＫ１の論理反転信号、クロックＣＬＫ２、クロックＣＬＫ３、および制御信号Ｃ１〜Ｃ８のタイミングチャートである。
【図６】図６は、前段ユニットＡｍの第１構成例を示す図である。
【図７】図７は、前段ユニットＡｍの第２構成例を示す図である。
【図８】図８は、後段ユニットＢの第１構成例を示す図である。
【図９】図９は、後段ユニットＢの第２構成例を示す図である。
【図１０】図１０は、後段ユニットＢの第３構成例を示す図である。
【図１１】図１１は、前段ユニットＡｍの第３構成例を示す図である。
【図１２】図１２は、前段ユニットＡｍの第４構成例を示す図である。
【図１３】図１３は、後段ユニットＢの第４構成例を示す図である。
【図１４】図１４は、後段ユニットＢの第５構成例を示す図である。
【図１５】図１５は、後段ユニットＢの第６構成例を示す図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００２３】
図１は、本実施形態の信号多重化装置１の構成を示す図である。図１に示される信号多重化装置１は、Ｍ個の入力信号Ｉ１〜ＩＭを多重化して１つの出力信号とする装置である。ここで、Ｍは２ｉであり、ｉは２以上の整数である。信号多重化装置１は、Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する。信号多重化装置１は、Ｍ個の前段ユニットＡ１〜ＡＭと、後段ユニットＢと、制御信号Ｃ１〜ＣＭそれぞれを生成する生成部２と、を備える。
【００２４】
Ｍ個の前段ユニットＡ１〜ＡＭのうちの各前段ユニットＡｍは、Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍと、Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍおよび制御信号Ｃｎと、を入力する。ここで、ｍは１以上Ｍ以下の各整数、ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１である。各前段ユニットＡｍは、制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに入力信号Ｉｍに応じた信号を出力する。また、各前段ユニットＡｍは、制御信号Ｃｍが非有意レベルまたは制御信号Ｃｎが非有意レベルであるときに固定レベルの信号を出力する。固定レベルはハイレベル（Ｈ）およびローレベル（Ｌ）のうち何れか一方である。
【００２５】
後段ユニットＢは、Ｍ個の前段ユニットＡ１〜ＡＭそれぞれの出力端と接続されている。すなわち、Ｍ個の前段ユニットＡ１〜ＡＭは互いに並列的に接続されている。後段ユニットＢは、Ｍ個の前段ユニットＡ１〜ＡＭから出力された信号を入力し、この入力した信号に応じた信号を出力する。具体的には、後段ユニットＢは、Ｍ個の前段ユニットＡ１〜ＡＭから出力された信号が全て同一レベルである場合とそれ以外の場合とで、互いに異なるレベルの信号を出力する。
【００２６】
図２は、本実施形態の信号多重化装置１における制御信号Ｃ１〜ＣＭ、前段ユニットＡ１〜ＡＭの出力信号、および後段ユニットＢの出力信号の関係を纏めた表である。図２では、Ｉ１〜ＩＭに応じた信号がそれぞれ「Ｉ１」〜「ＩＭ」と表記されている。Ｉ１〜ＩＭに応じた信号は、具体的には、Ｉ１〜ＩＭおよびＩ１〜ＩＭの論理反転信号等である。
【００２７】
図３は、制御信号Ｃ１〜ＣＭ、入力信号Ｉ１〜ＩＭ、および後段ユニットＢの出力信号のタイミングチャートである。図３に示されるように、制御信号Ｃ１〜ＣＭは、ＭＵＩ（ユニットインターバル）を１周期とする信号である。制御信号Ｃ１〜ＣＭでは、２ＵＩの有意レベルと（Ｍ−２）ＵＩの非有意レベルとが繰り返される。制御信号Ｃｍは、制御信号Ｃ１に対して（ｍ−１）ＵＩ遅延する信号である。すなわち、制御信号Ｃ２は、制御信号Ｃ１に対して１ＵＩ遅延する信号であり、制御信号Ｃ３は、制御信号Ｃ１に対して２ＵＩ遅延する信号であり、制御信号ＣＭは、制御信号Ｃ１に対して（Ｍ−１）ＵＩ遅延する信号である。なお、ユニットインターバルとは、信号多重化装置１の出力信号の単位長さである。例えば、出力信号のデータレートが４０Ｇｂ／ｓの場合、１ＵＩは２５ｐｓである。
【００２８】
次に、生成部２の構成例について説明する。
【００２９】
Ｍが４のときの制御信号Ｃ１〜Ｃ４は、２ＵＩの有意レベルと２ＵＩの非有意レベルとが繰り返される信号であって、有意レベルとなる時間と非有意レベルとなる時間とが互いに等しい信号である。したがって、制御信号Ｃ１は、制御信号Ｃ３と論理が反転関係にあり、制御信号Ｃ２は、制御信号Ｃ４と論理が反転関係にある。このため、Ｍが４のときの生成部２は、例えばクロックを遅延させる遅延回路、および論理を反転させる論理反転回路を含むことにより、これらの制御信号Ｃ１〜Ｃ４それぞれを生成することができる。
【００３０】
図４は、Ｍが８のときの生成部２の構成例を示す図である。図４に示されるように、Ｍが８のときに生成部２は、２分周回路３，４と、ラッチ回路Ｌ１〜Ｌ４と、ゲート回路Ｇ０〜Ｇ４と、を含む。２分周回路３は、ラッチ回路Ｌ５と、ゲート回路Ｇ５と、を含む。２分周回路４は、ラッチ回路Ｌ６と、ゲート回路Ｇ６と、を含む。ラッチ回路Ｌ１〜Ｌ６は、例えばＤフリップフロップ回路により構成されている。
【００３１】
２分周回路３において、ラッチ回路Ｌ５は、クロックＣＬＫ１とゲート回路Ｇ５の出力信号とを入力し、クロックＣＬＫ１の立上りのタイミングでゲート回路Ｇ５の出力信号の値をラッチして、そのラッチした値をクロックＣＬＫ２として出力する。クロックＣＬＫ２は、クロックＣＬＫ１を２分周した２分周信号である。ゲート回路Ｇ５は、ラッチ回路Ｌ５の出力信号であるクロックＣＬＫ２を入力し、クロックＣＬＫ２の信号の論理反転信号を出力する。このように構成された２分周回路３によれば、クロックＣＬＫ１からクロックＣＬＫ２およびクロックＣＬＫ２の論理反転信号が生成される。
【００３２】
２分周回路４において、ラッチ回路Ｌ６は、クロックＣＬＫ２とゲート回路Ｇ６の出力信号とを入力し、クロックＣＬＫ２の立上りのタイミングでゲート回路Ｇ６の出力信号の値をラッチして、そのラッチした値をクロックＣＬＫ３として出力する。クロックＣＬＫ３は、クロックＣＬＫ２を２分周した２分周信号である。ゲート回路Ｇ６は、ラッチ回路Ｌ６の出力信号であるクロックＣＬＫ３を入力し、クロックＣＬＫ３の信号の論理反転信号を出力する。このように構成された２分周回路４によれば、クロックＣＬＫ２からクロックＣＬＫ３およびクロックＣＬＫ３の論理反転信号が生成される。
【００３３】
ゲート回路Ｇ０は、クロックＣＬＫ１を入力し、クロックＣＬＫ１の論理反転信号を出力する。
【００３４】
ゲート回路Ｇ１は、クロックＣＬＫ２とクロックＣＬＫ３とを入力し、入力した信号の論理積を表す信号を制御信号Ｃ１として出力する。ゲート回路Ｇ１は、具体的には、クロックＣＬＫ２とクロックＣＬＫ３とを入力し、入力した信号の否定論理積を表す信号を出力するゲート回路Ｇ１Ａと、ゲート回路Ｇ１Ａの出力信号を入力し、入力した信号の論理反転信号を制御信号Ｃ１として出力するゲート回路Ｇ１Ｂと、を含む。
【００３５】
ラッチ回路Ｌ１は、クロックＣＬＫ１の論理反転信号と制御信号Ｃ１とを入力し、クロックＣＬＫ１の論理反転信号の立上りのタイミングで制御信号Ｃ１の値をラッチして、そのラッチした値を制御信号Ｃ２として出力する。ラッチ回路Ｌ１は、クロックＣＬＫ１の立下りのタイミングで制御信号Ｃ１の値をラッチする回路と等価である。
【００３６】
ゲート回路Ｇ２は、クロックＣＬＫ２の論理反転信号とクロックＣＬＫ３とを入力し、入力した信号の論理積を表す信号を制御信号Ｃ３として出力する。ゲート回路Ｇ２は、具体的には、クロックＣＬＫ２の論理反転信号とクロックＣＬＫ３とを入力し、入力した信号の否定論理積を表す信号を出力するゲート回路Ｇ２Ａと、ゲート回路Ｇ２Ａの出力信号を入力し、入力した信号の論理反転信号を制御信号Ｃ３として出力するゲート回路Ｇ２Ｂと、を含む。
【００３７】
ラッチ回路Ｌ２は、クロックＣＬＫ１の論理反転信号と制御信号Ｃ３とを入力し、クロックＣＬＫ１の論理反転信号の立上りのタイミングで制御信号Ｃ３の値をラッチして、そのラッチした値を制御信号Ｃ４として出力する。ラッチ回路Ｌ２は、クロックＣＬＫ１の立下りのタイミングで制御信号Ｃ３の値をラッチする回路と等価である。
【００３８】
ゲート回路Ｇ３は、クロックＣＬＫ２とクロックＣＬＫ３の論理反転信号とを入力し、入力した信号の論理積を表す信号を制御信号Ｃ５として出力する。ゲート回路Ｇ３は、具体的には、クロックＣＬＫ２とクロックＣＬＫ３の論理反転信号とを入力し、入力した信号の否定論理積を表す信号を出力するゲート回路Ｇ３Ａと、ゲート回路Ｇ３Ａの出力信号を入力し、入力した信号の論理反転信号を制御信号Ｃ５として出力するゲート回路Ｇ３Ｂと、を含む。
【００３９】
ラッチ回路Ｌ３は、クロックＣＬＫ１の論理反転信号と制御信号Ｃ５とを入力し、クロックＣＬＫ１の論理反転信号の立上りのタイミングで制御信号Ｃ５の値をラッチして、そのラッチした値を制御信号Ｃ６として出力する。ラッチ回路Ｌ３は、クロックＣＬＫ１の立下りのタイミングで制御信号Ｃ５の値をラッチする回路と等価である。
【００４０】
ゲート回路Ｇ４は、クロックＣＬＫ２の論理反転信号とクロックＣＬＫ３の論理反転信号とを入力し、入力した信号の論理積を表す信号を制御信号Ｃ７として出力する。ゲート回路Ｇ４は、具体的には、クロックＣＬＫ２の論理反転信号とクロックＣＬＫ３の論理反転信号とを入力し、入力した信号の否定論理積を表す信号を出力するゲート回路Ｇ４Ａと、ゲート回路Ｇ４Ａの出力信号を入力し、入力した信号の論理反転信号を制御信号Ｃ７として出力するゲート回路Ｇ４Ｂと、を含む。
【００４１】
ラッチ回路Ｌ４は、クロックＣＬＫ１の論理反転信号と制御信号Ｃ７とを入力し、クロックＣＬＫ１の論理反転信号の立上りのタイミングで制御信号Ｃ７の値をラッチして、そのラッチした値を制御信号Ｃ８として出力する。ラッチ回路Ｌ４は、クロックＣＬＫ１の立下りのタイミングで制御信号Ｃ７の値をラッチする回路と等価である。
【００４２】
図５は、Ｍが８のときのクロックＣＬＫ１、クロックＣＬＫ１の論理反転信号、クロックＣＬＫ２、クロックＣＬＫ３および制御信号Ｃ１〜Ｃ８のタイミングチャートである。
【００４３】
以上のように構成された生成部２によれば、２ＵＩの有意レベルと６ＵＩの非有意レベルとが繰り返される制御信号Ｃ１〜Ｃ８それぞれを生成することができる。
【００４４】
なお、制御信号Ｃ１〜ＣＭはデューティ比が２／Ｍであって位相が２π／ＭずつシフトしているＭ相クロックと同等であるから、生成部２において制御信号Ｃ１〜ＣＭとして出力される信号のうちの何れを制御信号Ｃ１としてもよく、制御信号Ｃ２〜ＣＭは、制御信号Ｃ１に対して１ＵＩ〜（Ｍ−１）ＵＩ遅延する信号となるように選択されればよい。具体的には、例えば、ゲート回路Ｇ１の出力信号を制御信号Ｃ１とする代わりに、ラッチ回路Ｌ１の出力信号を制御信号Ｃ１としてもよい。この場合、制御信号Ｃ２〜Ｃ８は、制御信号Ｃ１に対してそれぞれ１ＵＩ〜７ＵＩ遅延する信号となるように選択されればよい。また、生成部２は、例えば、クロックＣＬＫ２およびクロックＣＬＫ３を外部から入力する構成としてもよい。また、生成部２は、クロックＣＬＫ２またはクロックＣＬＫ３を外部から入力すると共に、入力したクロックの論理反転信号を生成する構成としてもよい。
【００４５】
次に、固定レベルがローレベルの場合の各前段ユニットＡｍおよび後段ユニットＢの構成例について、図６〜図１０を用いて説明する。
【００４６】
図６は、前段ユニットＡｍの第１構成例を示す図である。図６に示されるように、第１構成例の前段ユニットＡｍは、直列的に接続された３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３と、並列的に接続された２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２と、を有する。３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３と、２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２とは直列的に接続されており、その接続点Ｊには更に後段ユニットＢ（図１参照）が接続されている。３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３の接続点Ｊと反対側の端部は、電源に接続され、２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２それぞれの接続点Ｊと反対側の端部は、グラウンドに接続されている。
【００４７】
３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３それぞれのゲートには、入力信号Ｉｍ、制御信号Ｃｍ、および制御信号Ｃｎのうち何れか１つが互いに排他的に入力される。ここでは、ＰＭＯＳトランジスタＴＰ１のゲートには入力信号Ｉｍが入力され、ＰＭＯＳトランジスタＴＰ２のゲートには制御信号Ｃｍが入力され、ＰＭＯＳトランジスタＴＰ３のゲートには制御信号Ｃｎが入力される。
【００４８】
図３に示されるように、入力信号Ｉｍが出力された後、制御信号Ｃｍ、制御信号Ｃｎの順に有意レベルの信号が出力される。したがって、図６に示される３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３が全てオンとなる場合は、必ず接続点Ｊから遠いＰＭＯＳトランジスタから順にオンとなる。これにより、例えば、接続点Ｊから一番遠いＰＭＯＳトランジスタが最後にオンとなる場合よりも、遅延を抑制することができる。
【００４９】
２個のＮＭＯＳトランジスタＴＮ１，ＴＮ２それぞれのゲートには、制御信号Ｃｍおよび制御信号Ｃｎのうち何れか１つが互いに排他的に入力される。ここでは、ＮＭＯＳトランジスタＴＮ１のゲートには制御信号Ｃｍが入力され、ＮＭＯＳトランジスタＴＮ２のゲートには制御信号Ｃｎが入力される。
【００５０】
制御信号Ｃｍおよび制御信号Ｃｎの有意レベルはローレベルであり、非有意レベルはハイレベルである。したがって、前段ユニットＡｍの第１構成例は、制御信号Ｃｍがローレベルおよび制御信号Ｃｎがローレベルであるときに入力信号Ｉｍに応じた信号としてＩｍを出力し、制御信号Ｃｍがハイレベルまたは制御信号Ｃｎがハイレベルであるときにローレベルの信号としてグラウンドの電圧レベルの信号を出力する。
【００５１】
図７は、前段ユニットＡｍの第２構成例を示す図である。図７に示されるように、第２構成例の前段ユニットＡｍは、ゲート回路Ｇ１とゲート回路Ｇ２とを有する。ゲート回路Ｇ１は、入力信号Ｉｍ、制御信号Ｃｍおよび制御信号Ｃｎのうち２つを入力し、入力した信号の否定論理積を表す信号を出力する。ここでは、ゲート回路Ｇ１は、入力信号Ｉｍと制御信号Ｃｍとを入力し、入力した信号の否定論理積を表す信号を出力する。
【００５２】
ゲート回路Ｇ２は、ゲート回路Ｇ１の出力信号と、入力信号Ｉｍ、制御信号Ｃｍおよび制御信号Ｃｎのうち残り１つの論理反転信号とを入力し、入力した信号の否定論理和を表す信号を出力する。ここでは、ゲート回路Ｇ２は、ゲート回路Ｇ１の出力信号と制御信号Ｃｎの論理反転信号とを入力し、入力した信号の否定論理和を表す信号を出力する。ゲート回路Ｇ２は、具体的には、制御信号Ｃｎを入力してその論理反転信号を出力するゲート回路Ｇ２Ａと、ゲート回路Ｇ２Ａの出力信号とゲート回路Ｇ１の出力信号とを入力して、入力した信号の否定論理和を表す信号を出力するゲート回路Ｇ２Ｂと、を含む。
【００５３】
制御信号Ｃｍおよび制御信号Ｃｎの有意レベルはハイレベルであり、非有意レベルはローレベルである。したがって、前段ユニットＡｍの第２構成例は、制御信号Ｃｍがハイレベルおよび制御信号Ｃｎがハイレベルであるときに入力信号Ｉｍに応じた信号としてＩｍを出力し、制御信号Ｃｍがローレベルまたは制御信号Ｃｎがローレベルであるときにローレベルの信号としてグラウンドの電圧レベルの信号を出力する。
【００５４】
図８は、後段ユニットＢの第１構成例を示す図である。図８に示されるように、後段ユニットＢの第１構成例は、Ｍが４のときの構成例であって、２個のゲート回路Ｇ３１、Ｇ３２と、ゲート回路Ｇ４と、を有する。２個のゲート回路Ｇ３１、Ｇ３２は、互いに排他的に、４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する。ここでは、ゲート回路Ｇ３１は、入力信号Ｉｍとローレベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。ゲート回路Ｇ３２は、２つのローレベルの信号を入力し、ハイレベルの信号を出力する。
【００５５】
ゲート回路Ｇ４は、２個のゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の否定論理積を表す信号を出力する。ここでは、ゲート回路Ｇ４は、ゲート回路Ｇ３１から入力信号Ｉｍの論理反転信号を入力すると共に、ゲート回路Ｇ３２からハイレベルの信号を入力し、入力信号Ｉｍを出力する。このように、後段ユニットＢの第１構成例は、４個の前段ユニットＡ１〜Ａ４から出力された入力信号Ｉｍと３つのローレベルの信号とを入力し、入力信号Ｉｍを出力する。
【００５６】
図９は、後段ユニットＢの第２構成例を示す図である。図９に示されるように、後段ユニットＢの第２構成例は、Ｍが４のときの構成例であって、２個のゲート回路Ｇ３１、Ｇ３２と、ゲート回路Ｇ４と、を有する。この２個のゲート回路Ｇ３１、Ｇ３２は、後段ユニットＢの第１構成例の２個のゲート回路Ｇ３１、Ｇ３２と同じ構成である。
【００５７】
ゲート回路Ｇ４は、２個のゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の論理積を表す信号を出力する。具体的には、ゲート回路Ｇ４は、互いに排他的に、２個のゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号のうち何れか１つを入力し、入力した信号の論理反転信号を出力するゲート回路Ｇ４Ａおよびゲート回路Ｇ４Ｂと、ゲート回路Ｇ４Ａおよびゲート回路Ｇ４Ｂそれぞれから出力された信号を入力し、入力した信号の否定論理和を出力するゲート回路Ｇ４Ｃとを含む。
【００５８】
ここでは、ゲート回路Ｇ４Ａは、ゲート回路Ｇ３１から入力信号Ｉｍの論理反転信号を入力し、入力信号Ｉｍを出力する。ゲート回路Ｇ４Ｂは、ゲート回路Ｇ３２からハイレベルの信号を入力し、ローレベルの信号を出力する。ゲート回路Ｇ４Ｃは、ゲート回路Ｇ３１から入力信号Ｉｍを入力すると共に、ゲート回路Ｇ３２からローレベルの信号を入力し、入力信号Ｉｍの論理反転信号を出力する。
【００５９】
このように、後段ユニットＢの第２構成例は、４個の前段ユニットＡ１〜Ａ４から出力された入力信号Ｉｍと３つのローレベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。なお、２個のゲート回路Ｇ３１、Ｇ３２が、入力した信号の論理和を表す信号を出力すると共に、ゲート回路Ｇ４が、入力した信号の否定論理和を表す信号を出力する構成であってもよい。
【００６０】
図１０は、後段ユニットＢの第３構成例を示す図である。図１０に示されるように、後段ユニットＢの第３構成例は、Ｍが８のときの構成例であって、４個のゲート回路Ｇ３１〜Ｇ３４と、２個のゲート回路Ｇ４１、Ｇ４２と、ゲート回路Ｇ５と、を有する。４個のゲート回路Ｇ３１〜Ｇ３４は、互いに排他的に、８個の前段ユニットＡ１〜Ａ８それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する。ここでは、ゲート回路Ｇ３１は、入力信号Ｉｍとローレベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。ゲート回路Ｇ３２〜Ｇ３４は、何れも２つのローレベルの信号を入力し、ハイレベルの信号を出力する。
【００６１】
２個のゲート回路Ｇ４１、Ｇ４２は、互いに排他的に、４個のゲート回路Ｇ３１〜Ｇ３４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する。ここでは、ゲート回路Ｇ４１は、ゲート回路Ｇ３１から入力信号Ｉｍの論理反転信号を入力すると共に、ゲート回路Ｇ３２からハイレベルの信号を入力し、入力信号Ｉｍを出力する。ゲート回路Ｇ４２は、ゲート回路Ｇ３３およびゲート回路Ｇ３４それぞれからハイレベルの信号を入力し、ローレベルの信号を出力する。
【００６２】
ゲート回路Ｇ５は、２個のゲート回路Ｇ４１、Ｇ４２それぞれから出力された信号を入力し、入力した信号の否定論理和を表す信号を出力する。ここでは、ゲート回路Ｇ５は、ゲート回路Ｇ４１から入力信号Ｉｍを入力すると共に、ゲート回路Ｇ４２からローレベルの信号を入力し、入力信号Ｉｍの論理反転信号を出力する。このように、後段ユニットＢの第３構成例は、８個の前段ユニットＡ１〜Ａ８から、入力信号Ｉｍと７つのローレベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。
【００６３】
次に、固定レベルがハイレベルの場合の各前段ユニットＡｍおよび後段ユニットＢの構成例について、図１１〜図１５を用いて説明する。
【００６４】
図１１は、前段ユニットＡｍの第３構成例を示す図である。図１１に示されるように、第３構成例の前段ユニットＡｍは、直列的に接続された３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３と、並列的に接続された２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２と、を有する。３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３と、２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２とは直列的に接続されており、その接続点Ｊには更に後段ユニットＢ（図１参照）が接続されている。３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３の接続点Ｊと反対側の端部は、グラウンドに接続され、２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２それぞれの接続点Ｊと反対側の端部は、電源に接続されている。
【００６５】
３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３それぞれのゲートには、入力信号Ｉｍ、制御信号Ｃｍ、および制御信号Ｃｎのうち何れか１つが互いに排他的に入力される。ここでは、ＮＭＯＳトランジスタＴＮ１のゲートには制御信号Ｃｎが入力され、ＮＭＯＳトランジスタＴＮ２のゲートには制御信号Ｃｍが入力され、ＮＭＯＳトランジスタＴＮ３のゲートには入力信号Ｉｍが入力される。
【００６６】
図３に示されるように、入力信号Ｉｍが出力された後、制御信号Ｃｍ、制御信号Ｃｎの順に有意レベルの信号が出力される。したがって、図１１に示される３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３が全てオンとなる場合、必ず接続点Ｊから遠いＮＭＯＳトランジスタから順にオンとなる。これにより、例えば、接続点Ｊから一番遠いＮＭＯＳトランジスタが最後にオンとなる場合よりも、遅延を抑制することができる。
【００６７】
２個のＰＭＯＳトランジスタＴＰ１，ＴＰ２それぞれのゲートには、制御信号Ｃｍおよび制御信号Ｃｎのうち何れか１つが互いに排他的に入力される。ここでは、ＰＭＯＳトランジスタＴＰ１のゲートには制御信号Ｃｍが入力され、ＰＭＯＳトランジスタＴＰ２のゲートには制御信号Ｃｎが入力される。
【００６８】
制御信号Ｃｍおよび制御信号Ｃｎの有意レベルはハイレベルであり、非有意レベルはローレベルである。したがって、前段ユニットＡｍの第３構成例は、制御信号Ｃｍがハイレベルおよび制御信号Ｃｎがハイレベルであるときに入力信号Ｉｍに応じた信号として入力信号Ｉｍを出力し、制御信号Ｃｍがローレベルまたは制御信号Ｃｎがローレベルであるときにハイレベルの信号として電源の電圧レベルの信号を出力する。
【００６９】
図１２は、前段ユニットＡｍの第４構成例を示す図である。図１２に示されるように、第４構成例の前段ユニットＡｍは、ゲート回路Ｇ１とゲート回路Ｇ２とを有する。ゲート回路Ｇ１は、制御信号Ｃｍおよび制御信号Ｃｎのうち１つの論理反転信号と入力信号Ｉｍとの否定論理和を表す信号を出力する。ここでは、ゲート回路Ｇ１は、制御信号Ｃｍの論理反転信号と入力信号Ｉｍとを入力し、入力信号Ｉｍの論理反転信号を出力する。ゲート回路Ｇ１は、具体的には、制御信号Ｃｍを入力してその論理反転信号を出力するゲート回路Ｇ１Ａと、ゲート回路Ｇ１Ａの出力信号と入力信号Ｉｍとを入力して、入力した信号の否定論理積を表す信号を出力するゲート回路Ｇ２Ｂと、を含む。
【００７０】
ゲート回路Ｇ２は、制御信号Ｃｍおよび制御信号Ｃｎのうち他の１つとゲート回路Ｇ１の出力信号とを入力し、入力した信号の否定論理積を表す信号を出力する。ここでは、ゲート回路Ｇ２は、制御信号Ｃｎとゲート回路Ｇ１の出力信号とを入力し、入力した信号の否定論理積を表す信号を出力する。
【００７１】
制御信号Ｃｍおよび制御信号Ｃｎの有意レベルはハイレベルであり、非有意レベルはローレベルである。したがって、前段ユニットＡｍの第４構成例は、制御信号Ｃｍがハイレベルおよび制御信号Ｃｎがハイレベルであるときに入力信号Ｉｍに応じた信号として入力信号Ｉｍを出力し、制御信号Ｃｍがローレベルまたは制御信号Ｃｎがローレベルであるときにハイレベルの信号として電源の電圧レベルの信号を出力する。
【００７２】
図１３は、後段ユニットＢの第４構成例を示す図である。図１３に示されるように、後段ユニットＢの第４構成例は、Ｍが４のときの構成例であって、２個のゲート回路Ｇ３１、Ｇ３２と、ゲート回路Ｇ４と、を有する。２個のゲート回路Ｇ３１、Ｇ３２は、互いに排他的に、４個の前段ユニットＡ１〜Ａ４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する。ここでは、ゲート回路Ｇ３１は、入力信号Ｉｍとハイレベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。また、ゲート回路Ｇ３２は、２つのハイレベルの信号を入力し、ローレベルの信号を出力する。
【００７３】
ゲート回路Ｇ４は、２個のゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の否定論理和を表す信号を出力する。ここでは、ゲート回路Ｇ４は、ゲート回路Ｇ３１から入力信号Ｉｍの論理反転信号を入力すると共に、ゲート回路Ｇ３２からローレベルの信号を入力し、入力信号Ｉｍを出力する。このように、後段ユニットＢの第４構成例は、４個の前段ユニットＡ１〜Ａ４から出力された入力信号Ｉｍと３つのローレベルの信号とを入力し、入力信号Ｉｍを出力する。
【００７４】
図１４は、後段ユニットＢの第５構成例を示す図である。図１４に示されるように、後段ユニットＢの第５構成例は、Ｍが４のときの構成例であって、２個のゲート回路Ｇ３１、Ｇ３２と、ゲート回路Ｇ４と、を有する。この２個のゲート回路Ｇ３１、Ｇ３２は、後段ユニットＢの第４構成例の２個のゲート回路Ｇ３１、Ｇ３２と同じ構成である。
【００７５】
ゲート回路Ｇ４は、２個のゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号を入力し、入力した信号の論理和を表す信号を出力する。具体的には、ゲート回路Ｇ４は、互いに排他的に、２個のゲート回路Ｇ３１、Ｇ３２それぞれから出力された信号のうち何れか１つを入力し、入力した信号の論理反転信号を出力するゲート回路Ｇ４Ａおよびゲート回路Ｇ４Ｂと、ゲート回路Ｇ４Ａおよびゲート回路Ｇ４Ｂそれぞれから出力された信号を入力し、入力した信号の否定論理和を出力するゲート回路Ｇ４Ｃとを含む。
【００７６】
ここでは、ゲート回路Ｇ４Ａは、ゲート回路Ｇ３１から入力信号Ｉｍの論理反転信号を入力し、入力信号Ｉｍを出力する。ゲート回路Ｇ４Ｂは、ゲート回路Ｇ３２からローレベルの信号を入力し、ハイレベルの信号を出力する。ゲート回路Ｇ４Ｃは、ゲート回路Ｇ３１から入力信号Ｉｍを入力すると共に、ゲート回路Ｇ３２からハイレベルの信号を入力し、入力信号Ｉｍの論理反転信号を出力する。
【００７７】
このように、後段ユニットＢの第５構成例は、４個の前段ユニットＡ１〜Ａ４から出力された入力信号Ｉｍと３つのハイレベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。なお、２個のゲート回路Ｇ３１、Ｇ３２が、入力した信号の論理積を表す信号を出力すると共に、ゲート回路Ｇ４が、入力した信号の否定論理積を表す信号を出力する構成であってもよい。
【００７８】
図１５は、後段ユニットＢの第６構成例を示す図である。図１５に示されるように、後段ユニットＢの第６構成例は、Ｍが８のときの構成例であって、４個のゲート回路Ｇ３１〜Ｇ３４と、２個のゲート回路Ｇ４１、Ｇ４２と、ゲート回路Ｇ５と、を有する。４個のゲート回路Ｇ３１〜Ｇ３４は、互いに排他的に、８個の前段ユニットＡ１〜Ａ８それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理積を表す信号を出力する。ここでは、ゲート回路Ｇ３１は、入力信号Ｉｍとハイレベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。ゲート回路Ｇ３２〜Ｇ３４は、何れも２つのハイレベルの信号を入力し、ローレベルの信号を出力する。
【００７９】
２個のゲート回路Ｇ４１、Ｇ４２は、互いに排他的に、４個のゲート回路Ｇ３１〜Ｇ３４それぞれから出力された信号のうち２つを入力し、入力した信号の否定論理和を表す信号を出力する。ここでは、ゲート回路Ｇ４１は、ゲート回路Ｇ３１から入力信号Ｉｍの論理反転信号を入力すると共に、ゲート回路Ｇ３２からローレベルの信号を入力し、入力信号Ｉｍを出力する。ゲート回路Ｇ４２は、ゲート回路Ｇ３３およびゲート回路Ｇ３４それぞれからローレベルの信号を入力し、ハイレベルの信号を出力する。
【００８０】
ゲート回路Ｇ５は、２個のゲート回路Ｇ４１、Ｇ４２それぞれから出力された信号を入力し、入力した信号の否定論理積を表す信号を出力する。ここでは、ゲート回路Ｇ５は、ゲート回路Ｇ４１から入力信号Ｉｍを入力すると共に、ゲート回路Ｇ４２からハイレベルの信号を入力し、入力信号Ｉｍの論理反転信号を出力する。このように、後段ユニットＢの第６構成例は、８個の前段ユニットＡ１〜Ａ８から、入力信号Ｉｍと７つのハイレベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。
【００８１】
上述のように、後段ユニットＢの第１構成例および第４構成例は、Ｍ個の前段ユニットＡ１〜ＡＭから入力信号Ｉｍと（Ｍ−１）の固定レベルの信号とを入力し、入力信号Ｉｍを出力する。また、後段ユニットＢの第２構成例、第３構成例、第５構成例および第６構成例は、Ｍ個の前段ユニットＡ１〜ＡＭから入力信号Ｉｍと（Ｍ−１）の固定レベルの信号とを入力し、入力信号Ｉｍの論理反転信号を出力する。したがって、上記の後段ユニットＢの各構成例は、Ｍ個の前段ユニットＡ１〜ＡＭから出力された信号が全て同一レベルである場合とそれ以外の場合とで、互いに異なるレベルの信号を出力すると言える。
【００８２】
上記の本実施形態に係る信号多重化装置１では、Ｍ個の前段ユニットＡ１〜ＡＭの出力端の全てを１つの接続点に接続させるような構成が存在しない。したがって、信号多重化装置１は、このように多重化された接続点を有する構成と比べて、負荷容量値の増加が抑制されるので、データレートの高速化に十分に対応することができる。
【００８３】
また、非特許文献１に記載の信号多重化装置では、２つのトランスファーゲートが直列的に接続されていることに起因して、寄生抵抗値および寄生容量値が高くなっている。このため、出力信号の波形が鈍り、周波数帯域が制限されてしまう。したがって、データレートの高速化に十分に対応することができない。
【００８４】
これに対して、上記の前段ユニットＡｍの各構成例では、２つのスイッチが直列的に接続されている構成が存在しない。このため、スイッチに起因する寄生抵抗値および寄生容量値が小さくなり、出力信号の波形の鈍りを抑制することができる結果、周波数帯域を拡げることができる。したがって、信号多重化装置１によれば、データレートの高速化に十分に対応することができる。また、信号多重化装置１によれば、いわゆるチャージシェアリング（Charge Sharing）効果を緩和することができる。チャージシェアリング効果とは、ハイインピーダンス出力状態のバッファ部がオンとなるスイッチを含み、このスイッチを通じて寄生容量が充放電される結果、出力信号の波形が鈍る現象である。
【００８５】
前段ユニットＡｍの第１〜第４構成例を比較すると、第１構成例および第３構成例では、駆動されるゲート回路の数が、第２構成例および第４構成例よりも少ない。このため、第１構成例および第３構成例は、消費電力および遅延を抑制することができる。
【００８６】
前段ユニットＡｍの第１構成例と第３構成例とを比較すると、第１構成例では、３個のＰＭＯＳトランジスタＴＰ１〜ＴＰ３が直列的に接続されているのに対し、第３構成例では、３個のＮＭＯＳトランジスタＴＮ１〜ＴＮ３が直列的に接続されている。したがって、データレートの点で、第１構成例の方が第３構成例よりも有利である。
【００８７】
後段ユニットＢの第１〜第６構成例を比較すると、第１構成例、第５構成例および第６構成例では、一番データレートの早くなる最終段がＮＡＮＤであるのに対し、第２構成例、第３構成例および第４構成例ではＮＯＲである。一般的にＮＡＮＤの方がＮＯＲよりもデータレートが高い。したがって、この点で、第１構成例、第５構成例および第６構成例の方が、第２構成例、第３構成例および第４構成例よりも有利である。
【００８８】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、前段ユニットＡ１〜ＡＭおよび後段ユニットＢそれぞれの回路構成は、上記の構成例に限られるものではなく、様々な構成が可能である。
【符号の説明】
【００８９】
１…信号多重化装置、２…生成部、Ａ１〜ＡＭ，Ａｍ…前段ユニット、Ｂ…後段ユニット、Ｃ１〜ＣＭ，Ｃｍ，Ｃｎ…制御信号、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３…クロック、Ｇ１〜Ｇ４，Ｇ１，Ｇ２，Ｇ３１〜Ｇ３４，Ｇ４１，Ｇ４２，Ｇ５，Ｇ５…ゲート回路、ＴＰ１〜ＴＰ３…ＰＭＯＳトランジスタ、ＴＮ１〜ＴＮ３…ＮＭＯＳトランジスタ、Ｌ１〜Ｌ４…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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