(57)【特許請求の範囲】
【請求項１】
所定のビット数に等しい個数の並列に接続されたスイッチアレイであって、入力電圧と出力電圧との間に接続されるＭＯＳＦＥＴスイッチを含むスイッチアレイを備え、スイッチ制御信号に基づいて、前記スイッチアレイ毎に前記ＭＯＳＦＥＴスイッチをオンまたはオフに切り替え、前記入力電圧に対して、前記出力電圧を生成するスイッチ回路と、
目標電圧である基準電圧と前記出力電圧を比較し、比較結果を出力する比較器と、
前記比較結果に基づいて、前記基準電圧に前記出力電圧が近づくように、前記出力電圧を前記所定のビット数のデジタルデータで表し、前記スイッチ制御信号を出力する逐次比較レジスタと、を包含する電圧変換回路。
【請求項２】
前記逐次比較レジスタが、前記出力電圧が前記基準電圧より小さい場合、対応する前記ＭＯＳＦＥＴスイッチをオンに切り替え、前記出力電圧が前記基準電圧より大きければ、対応する前記ＭＯＳＦＥＴスイッチをオフに切り替える請求項１に記載の電圧変換回路。
【請求項３】
前記ＭＯＳＦＥＴスイッチが、ｐ型ＭＯＳＦＥＴスイッチで構成される請求項１または２に記載の電圧変換回路。
【請求項４】
前記逐次比較レジスタは、前記スイッチアレイ毎に前記ＭＯＳＦＥＴスイッチをオンまたはオフに切り替える処理を、最上位ビットに対応する前記スイッチアレイから順に行なうように前記スイッチ回路を制御する前記スイッチ制御信号を出力する、請求項１乃至３のいずれか１項に記載の電圧変換回路。
【請求項５】
前記スイッチアレイは、最上位ビットに対応するものから順に、前記スイッチアレイに含まれる前記ＭＯＳＦＥＴスイッチの数量が大きい、請求項１乃至４のいずれか１項に記載の電圧変換回路。
【請求項６】
前記逐次比較レジスタが、単安定マルチバイブレータを含む請求項１乃至５のいずれか１項に記載の電圧変換回路。
【請求項７】
所定のビット数に等しい個数の並列に接続されたスイッチアレイであって、入力電圧と出力電圧との間に接続されるＭＯＳＦＥＴスイッチを含むスイッチアレイ毎に、スイッチ制御信号に基づいて、前記ＭＯＳＦＥＴスイッチをオンまたはオフに切り替え、前記入力電圧に対して、前記出力電圧を生成し、
目標電圧である基準電圧と前記出力電圧を比較し、比較結果を出力し、
前記比較結果に基づいて、前記基準電圧に前記出力電圧が近づくように、前記出力電圧を前記所定のビット数のデジタルデータで表し、前記スイッチ制御信号を出力する電圧変換方法。
【請求項８】
前記出力電圧が前記基準電圧より小さい場合、対応する前記ＭＯＳＦＥＴスイッチをオンに切り替え、前記出力電圧が前記基準電圧より大きければ、対応するＭＯＳＦＥＴスイッチをオフに切り替える請求項７に記載の電圧変換方法。
【請求項９】
前記ＭＯＳＦＥＴスイッチが、ｐ型ＭＯＳＦＥＴスイッチで構成される請求項７または８に記載の電圧変換方法。
【請求項１０】
前記スイッチアレイ毎に前記ＭＯＳＦＥＴスイッチをオンまたはオフに切り替える処理を、最上位ビットに対応する前記スイッチアレイから順に行なうように制御する前記スイッチ制御信号を出力する、請求項７乃至９のいずれか１項に記載の電圧変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧変換回路、及び、電圧変換方法に関する。
【背景技術】
【０００２】
情報処理や通信のためにデータセンターやネットワークで用いられる各種の電気機器の消費電力は、急激に増加している。このため、これらの電気機器を支えるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の低消費電力化は、重要な課題である。
【０００３】
電圧変換回路（電力変換回路）は、電気機器では不可欠な構成要素である。図１に示すように、外部またはマザーボード上から低ドロップアウト（ＬＤＯ：Ｌｏｗ  Ｄｒｏｐ  Ｏｕｔ）レギュレータ等の電圧変換回路に入力電圧が印加される。そして、電圧変換回路が、入力電圧を電圧変換しＬＳＩに出力電圧を供給する。従って、ＬＳＩの低消費電力化のためには、電圧変換回路が、低電源電圧の入力で動作する必要がある。
【０００４】
しかし、図２に示すようなアナログＬＤＯレギュレータは、低電源電圧の入力では動作できない。なぜなら、低電源電圧では、アナログＬＤＯレギュレータを構成する主要な部品の一つであるエラーアンプが、動作しない。その結果、アナログＬＤＯレギュレータは、電圧制御用のＰＭＯＳＦＥＴ（Ｐｏｓｉｔｉｖｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電圧をコントロールできない。このように、電圧変換にアナログＬＤＯレギュレータを使用した場合、ＬＳＩの低消費電力化は、実現できなくなる。
【０００５】
そこで、図３に示すように、低電源電圧化のために、アナログＬＤＯレギュレータの代わりに、アナログＬＤＯレギュレータの制御部分をディジタル制御にした、ディジタルＬＤＯレギュレータが提案されている。ディジタルＬＤＯレギュレータの制御部には、例えば、図３に示すように、シフトレジスタ制御が用いられている（図３の「Ｃｏｎｔｒｏｌｌｅｒ」の部分がシフトレジスタを示す）。ディジタルＬＤＯレギュレータは、低電源電圧では動作不能なエラーアンプの代わりに、コンパレータ（比較器）とディジタル論理回路で制御されるので、低電源電圧の環境でも動作可能である。
【０００６】
特許文献１は、逐次比較制御の手法を用いて、逐次比較型Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換回路の変換処理時間を短縮する技術について開示している。
【０００７】
特許文献２は、ディジタルＬＤＯレギュレータの一例を開示している。
【０００８】
非特許文献１は、ディジタルＬＤＯレギュレータの一例（図３と同等の構成）を開示している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平０６−３１８８７０号公報
【特許文献２】特許第４５２７４７０号公報
【非特許文献】
【００１０】
【非特許文献１】Ｙａｓｕｙｕｋｉ  Ｏｋｕｍａ  他、「０．５−Ｖ  Ｉｎｐｕｔ  Ｄｉｇｉｔａｌ  ＬＤＯ  ｗｉｔｈ  ９８．７％  Ｃｕｒｒｅｎｔ  Ｅｆｆｉｃｉｅｎｃｙ  ａｎｄ  ２．７−μＡ  Ｑｕｉｅｓｃｅｎｔ  Ｃｕｒｒｅｎｔ  ｉｎ  ６５ｎｍＣＭＯＳ」、ＩＥＥＥ、９７８−１−４２４４−５７５９−５、ｐｐ．１−４、２０１０年
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１は、Ａ／Ｄ変換回路を対象としており、電源用のディジタルＬＤＯを対象としていない。
【００１２】
特許文献２は、ディジタルＬＤＯレギュレータにおけるディジタル信号の制御方法の一般的な内容について開示しているのみである。これらの手法では、速く、正確に出力電圧をコントロールすることはできない。
【００１３】
非特許文献１に開示されたディジタルＬＤＯレギュレータは、制御部にシフトレジスタを採用しているため、次の２つの理由から、速く、正確に出力電圧をコントロールすることができない。第１に、複数のＰＭＯＳＦＥＴスイッチを１つずつ制御するため、コントロールサイクルが長くなってしまう。第２に、出力電圧が基準電圧と近い値になった時、特定のＰＭＯＳＦＥＴスイッチがオンオフを繰り返してしまい、この１ビットの上下が出力電圧のリップルとして波形に表れてしまう。図４に、シフトレジスタを採用したディジタルＬＤＯレギュレータの出力波形の一例を示す。
【００１４】
このため、本発明の目的は、上述した課題を解決することにある。すなわち、本発明の目的は、速く、正確に出力電圧をコントロールできる電圧変換回路等を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の電圧変換回路は、所定のビット数に対応して並列に接続された、ＭＯＳＦＥＴスイッチを含む複数のスイッチアレイを備え、スイッチ制御信号に基づいて、前記スイッチアレイ毎に前記ＭＯＳＦＥＴスイッチをオンまたはオフに切り替え、入力電圧に対して、出力電圧を生成するスイッチ回路と、目標電圧である基準電圧と前記出力電圧を比較し、比較結果を出力する比較器と、前記比較結果に基づいて、前記基準電圧に前記出力電圧が近づくように、前記出力電圧を前記所定のビット数のデジタルデータで表し、前記スイッチ制御信号を出力する逐次比較レジスタと、を包含する。
【００１６】
本発明の電圧変換方法は、スイッチ制御信号に基づいて、所定のビット数に対応して並列に接続された、ＭＯＳＦＥＴスイッチを含む複数のスイッチアレイ毎に前記ＭＯＳＦＥＴスイッチをオンまたはオフに切り替え、入力電圧に対して、出力電圧を生成し、目標電圧である基準電圧と前記出力電圧を比較し、比較結果を出力し、前記比較結果に基づいて、前記基準電圧に前記出力電圧が近づくように、前記出力電圧を前記所定のビット数のデジタルデータで表し、前記スイッチ制御信号を出力する。
【発明の効果】
【００１７】
本発明によれば、ディジタルＬＤＯレギュレータにおいて、速く、正確に出力電圧をコントロールできる、という効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】図１は、電力変換回路の機能を説明する概念図である。
【図２】図２は、背景技術のアナログＬＤＯレギュレータの構成の一例を示す回路図である。
【図３】図３は、背景技術のディジタルＬＤＯレギュレータの構成の一例を示す回路図である。
【図４】図４は、背景技術におけるディジタルＬＤＯレギュレータの出力波形の一例を示す図である。
【図５】図５は、第一の実施の形態に係る、電圧変換回路の構成の一例を示す回路図である。
【図６】図６は、電圧変換回路の出力波形の一例を示す図である。
【図７】図７は、ＳＡＲ制御でオンされるスイッチ数の遷移の一例を示す遷移図である。
【図８】図８は、逐次比較レジスタの一例を示す回路図である。
【図９】図９は、シフトレジスタ制御型ディジタルＬＤＯレギュレータの試験結果の一例を示す図である。
【図１０】図１０は、ＳＡＲ制御型ディジタルＬＤＯレギュレータの試験結果の一例を示す図である。
【発明を実施するための形態】
【００１９】
＜第一の実施形態＞
本発明の第一の実施の形態について、図面を参照して詳細に説明する。
【００２０】
図５は、電圧変換回路１０の構成の一例を示す回路図である。
【００２１】
電圧変換回路１０は、比較器１１、逐次比較レジスタ１２、スイッチ回路１３、リセット回路１４、及び、抵抗器１５を含んで構成される。
【００２２】
比較器１１は、予め設定した目標電圧である基準電圧（Ｖｒｅｆ）１８と出力電圧（Ｖｏｕｔ）１７を比較し、比較結果１９を出力する。
【００２３】
逐次比較レジスタ１２は、比較結果１９に基づいて、基準電圧１８に出力電圧１７が近づくように、出力電圧１７を所定のビット数のデジタルデータで表した信号を出力する。すなわち、逐次比較レジスタ１２は、基準電圧１８と出力電圧１７を逐次比較した結果（比較結果１９）から、デジタルデータの各々のビットの値を決定し、ビットの値に対応するスイッチ制御信号（出力２０〜２３：出力Ｑ１〜Ｑ４）を出力する。ここで、出力２０（Ｑ１）が最上位のビットで、出力２３（Ｑ４）が最下位のビットである。
【００２４】
スイッチ回路１３は、所定のビット数に対応して並列に接続された、複数のＭＯＳＦＥＴスイッチを含む。各々のビットでのＭＯＳＦＥＴスイッチは、直列に接続された、複数のスイッチアレイ（スイッチアレイ１３０、スイッチアレイ１３１、スイッチアレイ１３２、及び、スイッチアレイ１３３）を構成する。そして、スイッチ回路１３は、スイッチ制御信号に基づいて、スイッチアレイ（スイッチアレイ１３０、スイッチアレイ１３１、スイッチアレイ１３２、及び、スイッチアレイ１３３）毎にＭＯＳＦＥＴスイッチをオンまたはオフに切り替え、入力電圧１６に対して、出力電圧１７を生成する。
【００２５】
リセット回路１４は、抵抗器１５を介して出力電圧１７を入力し、出力電圧１７の値に基づいて、必要な場合にリセット信号を逐次比較レジスタ１２に送信する。
【００２６】
ところで、電圧変換回路１０は、概略、以下のように動作する（詳細な動作の説明は、図７を用いて後述する）。
【００２７】
まず、入力電圧（Ｖｉｎ）１６が、スイッチ回路１３に入力される。
【００２８】
次に、スイッチ回路１３は、逐次比較レジスタ１２の出力２０、出力２１、出力２２、及び、出力２３（上記のスイッチ制御信号）に基づいて、スイッチアレイ１３０、スイッチアレイ１３１、スイッチアレイ１３２、及び、スイッチアレイ１３３をオンまたはオフする。そして、スイッチ回路１３は、出力電圧１７を出力する。
【００２９】
そして、比較器１１は、予め設定した基準電圧１８と出力電圧１７を比較し、比較結果１９を逐次比較レジスタ１２に出力する。
【００３０】
また、逐次比較レジスタ１２は、比較結果１９に基づいて、スイッチ回路１３に、スイッチアレイ１３０、スイッチアレイ１３１、スイッチアレイ１３２、及び、スイッチアレイ１３３をオンまたはオフするスイッチ制御信号を出力する。
【００３１】
以降は、目標電圧である基準電圧１８に出力電圧１７が近づくまで、比較器１１、逐次比較レジスタ１２、及び、スイッチ回路１３は、上記の動作を繰り返す。
【００３２】
ここで、比較器１１は、コンパレータ（比較回路）で構成される。逐次比較レジスタ１２は、論理回路で構成される（逐次比較レジスタ１２の回路の構成例は、図８に後述する）。リセット回路１４は、リセット信号を出力可能な論理回路で構成される。抵抗器１５は、抵抗部品で構成される。
【００３３】
図６は、電圧変換回路１０の出力波形（動作時の出力電圧１７）の一例を示す図である。図６は、横軸に時間（逐次比較のステップ）、縦軸にオンスイッチの数（スイッチアレイ１３０、スイッチアレイ１３１、スイッチアレイ１３２、及び、スイッチアレイ１３３でオンになるスイッチの数量の合計）に相当する出力電圧を示している。
【００３４】
図６に示すように、オンスイッチの数は、逐次比較のステップを経て、必要なスイッチ数（基準電圧１８に相当する目的の電圧値）に収束する。
【００３５】
図６を図４と比較すると、ディジタルＬＤＯの制御方法を、図４に示したシフトレジスタ制御から逐次比較制御（以下、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）制御と記載）に変更することにより、電圧変換回路１０は、高速な応答と大幅なリップルの除去（以下、ゼロリップルと記載）の両方を達成できていることがわかる。
【００３６】
図７は、ＳＡＲ制御でオンされるスイッチ数の遷移の一例を示す図である。図７は、具体的な例として、基準電圧１８に対応する必要なスイッチ数が１１．５で、図５に示す４ビットＳＡＲを使用したＳＡＲ制御について説明する。
【００３７】
まず、逐次比較レジスタ１２は、スイッチ回路１３の全てのＭＯＳＦＥＴスイッチ（以下、ｐ型のＭＯＳＦＥＴスイッチの使用例を説明するため、ＰＭＯＳスイッチと記載）に、「１」を出力し、オフする。
【００３８】
そして、逐次比較レジスタ１２は、Ｓｔｅｐ１で、図５に示すＱ１（出力２０）を「０」にセットし、８個のＰＭＯＳスイッチを含むスイッチアレイ１３０をオンする。その結果、比較器１１が、Ｌｏｗ（８＜１１．５）を出力する。よって、８個のＰＭＯＳスイッチのオン状態は、保持される。
【００３９】
次に、Ｓｔｅｐ２で、逐次比較レジスタ１２は、図５に示すＱ２（出力２１）を「０」にセットし、追加で４個のＰＭＯＳスイッチを含むスイッチアレイ１３１をオンする。その結果、比較器１１が、Ｈｉｇｈ（１２＞１１．５）を出力する。この場合、逐次比較レジスタ１２は、４個のＰＭＯＳスイッチを再度オフする。
【００４０】
その後、Ｓｔｅｐ３で、逐次比較レジスタ１２は、図５に示すＱ３（出力２２）を「０」にセットし、２個のＰＭＯＳスイッチを含むスイッチアレイ１３２をオンする。その結果、比較器１１が、Ｌｏｗ（１０＜１１．５）を出力する。そして、計１０個（８＋２）のオン状態は、保持される。
【００４１】
最後に、Ｓｔｅｐ４で、逐次比較レジスタ１２は、図５に示すＱ４（出力２３）を「０」にセットし、１個のＰＭＯＳスイッチを含むスイッチアレイ１３３をオンする。その結果、比較器１１の出力が、Ｌｏｗ（１１＜１１．５）となる。また、１１．５−１１＜１なので、逐次比較レジスタ１２は、合計１１個のＰＭＯＳスイッチの状態でＳＡＲ制御を終了させる。
【００４２】
以上より、この場合のディジタル制御信号は、「０１００」である。最上位ビットが８個のＰＭＯＳスイッチのスイッチアレイ１３０に対応する。そして、次のビットが４個のＰＭＯＳスイッチのスイッチアレイ１３１に対応する。以下、次のビットが２個のＰＭＯＳスイッチのスイッチアレイ１３２に対応する。そして、最下位ビットが、１個のＰＭＯＳスイッチのスイッチアレイ１３３に対応する。
【００４３】
上記のように、ＳＡＲ制御は、以下の２つの利点がある。
【００４４】
第１に、ＳＡＲ制御の収束時間は、ＳＡＲのビット数で決定される。これにより、高速な応答が可能になる。すなわち、シフトレジスタ型ディジタルＬＤＯレギュレータでは、目的の電圧値により応答時間は変動する。これに対し、本実施形態の電圧変換回路１０のようなＳＡＲ型ディジタルＬＤＯレギュレータでは、目的の電圧値がどのような値であっても、ビット回数分の比較を行えば、目的の電圧値への収束が達成される。
【００４５】
第２に、ＳＡＲ制御では、ビット回数分の比較終了後、オンスイッチの数は、固定され、変化しない。これは、ゼロリップルに寄与する。シフトレジスタ型ディジタルＬＤＯでは、目的の電圧値への収束の段階で、特定のＰＭＯＳスイッチがオンオフを繰り返してしまうため、出力リップルが発生する。これに対して、本実施形態のＳＡＲ型ディジタルＬＤＯでは、目的の電圧値への収束の段階で、ＰＭＯＳスイッチの変動が無いため、ゼロリップルとなる。
【００４６】
図８は、逐次比較レジスタ１２の一例を示す回路図である。逐次比較レジスタ１２は、ＳＡＲ制御回路で構成される。
【００４７】
逐次比較レジスタ１２は、ＮＡＮＤ回路１２０、コンデンサ１２１、ＮＯＴ回路１２２Ａ、１２２Ｂ、フリップフロップ回路１２３Ａ、１２３Ｂ、１２３Ｃ、１２３Ｄ、１２３Ｅ、１２３Ｆ、１２３Ｇ、１２３Ｈ、１２３Ｉ、１２３Ｊ、１２３Ｋ、１２３Ｌ、スイッチ１２４Ａ、１２４Ｂ、１２４Ｃ、１２４Ｄ、及び、抵抗器１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅを含む。
【００４８】
図８に示すように、逐次比較レジスタ１２は、比較結果１９（ＣｏｍｐＯｕｔ）を入力し、出力２０（Ｑ１）、出力２１（Ｑ２）、出力２２（Ｑ３）、及び、出力２３（Ｑ４）を出力する。
【００４９】
また、逐次比較レジスタ１２は、比較動作の開始時に、ワンショットパルスを入力するため、単安定マルチバイブレータを含む。ディジタルＬＤＯにＳＡＲ制御を適用するにあたり、逐次比較型ディジタル低ドロップアウトレギュレータである電圧変換回路１０では、単なるＳＡＲ制御の適用ではなく、ゼロリップルのために、比較開始時に単安定マルチバイブレータなどによりワンショットパルスが入力される仕組みになっている。この動作が、上位ビットから下位ビットまで１サイクル比較された後、比較が停止されることにつながる。
【００５０】
図８の通り回路を構成し、レイアウトを行えば、逐次比較レジスタ１２を作成することは可能である。図８の逐次比較レジスタ１２は、概略、以下のように動作する。
【００５１】
まず、図８の左下に示す、ＮＡＮＤ回路１２０、コンデンサ１２１、ＮＯＴ回路１２２Ａ、及び、抵抗器１２５Ａで構成される単安定マルチバイブレータが、比較動作の開始時に、上記のワンショットパルスを入力する。そして、逐次比較レジスタ１２は、最上位ビットから順に、例えば、最上位ビットの場合、フリップフロップ１２３Ａを介して、その出力ＳＷ１を用いてＣｏｍｐＯｕｔ（比較結果１９）の出力をオン（スイッチ１２４Ａをオン）にする。また、比較結果１９の入力に応じてフリップフロップ１２３Ｂ、１２３Ｃ、１２３Ｄを介してスイッチ１２４Ｂ、１２４Ｃ、１２４Ｄが動作することにより、逐次比較レジスタ１２は、図７で説明したように、順次、出力２０〜２３（Ｑ１〜Ｑ４）を出力することができる。例えば、フリップフロップ１２３Ｉにおいて、「Ｑ」端子から「０」を出力する動作が、図７のＳｔｅｐ１で説明した、Ｑ１（出力２０）を「０」にセットする動作に相当する。
【００５２】
なお、逐次比較レジスタ１２の動作の概略は上記のとおりであるが、上記を除く図８の回路の詳細な説明は省略する。
【００５３】
ところで、上記の実施形態では、一例として、４ビットＳＡＲ制御を用いているが、ＳＡＲのビット数は、４ビットに限定されない。
【００５４】
また、本実施形態では、ＳＡＲ制御における比較の順番は、常に最上位ビット側からである。しかし、負荷変動（負荷変動の具体的な例については、図９、及び、図１０で後述する）の際などには、例えば、最下位ビットから比較を行うなど、順番は一定方向ではなく、必要に応じて最上位ビットから最下位ビットへ、最下位ビットから中位ビットを経て最下位ビットへ等、不規則に変化する制御パターンも想定される、としてもよい。
【００５５】
次に、図９及び図１０は、同スペックのＰＭＯＳスイッチを同数使用し、シミュレーションツールであるＳｐｅｃｔｒｅ（登録商標）を使用した試験結果の一例を示す。図９は、シフトレジスタ制御型ディジタルＬＤＯレギュレータ（図３と同等の回路構成）の試験結果の一例を示す。また、図１０は、本実施形態で一例を説明した電圧変換回路１０、すなわちＳＡＲ制御型ディジタルＬＤＯレギュレータの試験結果の一例を示す。
【００５６】
図９及び図１０において、横軸は、時間の経過を示す。また、縦軸は、出力電圧を示す。そして、実線（Ｖｏｕｔ）は、出力波形を示す。また、破線（Ｖｒｅｆ）は、目的の電圧値を示す。なお、負荷変動は、抵抗値（図３におけるＲの値、及び、図５における抵抗値１５の値）を４ＫΩから２ＫΩに変更する設定である。
【００５７】
図９と図１０で、立ち上がりから収束まで、及び、負荷変動から収束までの各々を比較すると、ＳＡＲ制御型ディジタルＬＤＯレギュレータ（図１０）は、シフトレジスタ制御型ディジタルＬＤＯレギュレータ（図９）に比べ、半分の時間で、目的の電圧値への収束が達成されていることがわかる。また、出力リップルを比較すると、図９のシフトレジスタ制御型ディジタルＬＤＯレギュレータにおいては、リップルが発生している。一方、図１０のＳＡＲ制御型ディジタルＬＤＯレギュレータにおいては、リップルが発生していないことがわかる。
【００５８】
以上、述べてきたように、電圧変換回路１０は、以下の点が特徴である。
【００５９】
電圧変換回路１０は、駆動力の同じＰＭＯＳスイッチを用いて、８／４／２／１個のグループを構成している。これは、言い換えると、駆動力の異なるＰＭＯＳスイッチを組み合わせていることになる（それぞれの駆動力が８／４／２／１倍である４個のＰＭＯＳスイッチを使っている場合と同じ結果が得られることになる）。このように、電圧変換回路１０は、スイッチの駆動力を単純構成から見直すことで、比較サイクルを減らし、高速な応答を成し遂げることができる。
【００６０】
従って、電圧変換回路１０は、ディジタルコントローラにＳＡＲ制御を採用することで、シフトレジスタ型のコントローラでは難しい、高速かつ出力リップルゼロでの動作を可能とする。また、電圧変換回路１０は、出力リップルゼロによりデカップリンコンデンサ使用の必要性が無くなり、更なる高速な応答と使用部品の削減に寄与する。
【００６１】
本実施形態に係る電圧変換回路１０は、以下に記載するような効果を奏する。
【００６２】
ディジタルＬＤＯレギュレータにおいて、速く、正確に出力電圧をコントロールできる、という効果を奏する。
【００６３】
その理由は、ディジタルＬＤＯのレギュレータに、逐次比較型制御コントローラを適用するからである。
【００６４】
以上、図面を参照して本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００６５】
１０    電圧変換回路
１１    比較器
１２    逐次比較レジスタ
１２０    ＮＡＮＤ回路
１２１    コンデンサ
１２２Ａ    ＮＯＴ回路
１２２Ａ    ＮＯＴ回路
１２３Ａ    フリップフロップ回路
１２３Ｂ    フリップフロップ回路
１２３Ｃ    フリップフロップ回路
１２３Ｄ    フリップフロップ回路
１２３Ｅ    フリップフロップ回路
１２３Ｆ    フリップフロップ回路
１２３Ｇ    フリップフロップ回路
１２３Ｈ    フリップフロップ回路
１２３Ｉ    フリップフロップ回路
１２３Ｊ    フリップフロップ回路
１２３Ｋ    フリップフロップ回路
１２３Ｌ    フリップフロップ回路
１２４Ａ    スイッチ
１２４Ｂ    スイッチ
１２４Ｃ    スイッチ
１２４Ｄ    スイッチ
１２５Ａ    抵抗器
１２５Ｂ    抵抗器
１２５Ｃ    抵抗器
１２５Ｄ    抵抗器
１２５Ｅ    抵抗器
１３    スイッチ回路
１３０    スイッチアレイ
１３１    スイッチアレイ
１３２    スイッチアレイ
１３３    スイッチアレイ
１４    リセット回路
１５    抵抗器
１６    入力電圧
１７    出力電圧
１８    基準電圧
１９    比較結果
２０    出力
２１    出力
２２    出力
２３    出力
【図１】
0006651861.tif 000002
【図２】
0006651861.tif 000003
【図３】
0006651861.tif 000004
【図４】
0006651861.tif 000005
【図５】
0006651861.tif 000006
【図６】
0006651861.tif 000007
【図７】
0006651861.tif 000008
【図８】
0006651861.tif 000009
【図９】
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【図１０】
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