(57)【特許請求の範囲】
【請求項１】
第１導電型のシールド層と、
開口部を有し、該開口部を囲む上面が前記シールド層に接した第２導電型の電荷生成埋込領域と、
前記開口部から露出した突凸部の上面が前記シールド層に接する段差形状を有し、該段差形状によって前記突凸部を囲むように前記電荷生成埋込領域を埋め込み、前記シールド層よりも低不純物密度で、且つ、前記電荷生成埋込領域とのｐｎ接合による空乏層が前記突凸部の中央部でピンチオフする不純物密度に選定された第１導電型の基体部と、
前記基体部の上部に前記電荷生成埋込領域と離間して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、
前記電荷生成埋込領域から前記電荷読出領域への信号電荷の転送を制御する電荷転送手段
とを備え、前記基体部と前記電荷生成埋込領域とでフォトダイオードを構成し、前記突凸部の中央に設定されるポテンシャルの深さが周辺より浅い電位丘と、該電位丘の周りをリング状に囲む前記電位丘よりもポテンシャルが深い電位谷と、電荷蓄積時において前記電位谷を囲む前記電位谷よりポテンシャルの深さが浅い電位障壁でＷ型のポテンシャルプロファイルを構成し、前記電荷転送手段が前記電位障壁の一部のポテンシャルの深さを深くすることより、前記フォトダイオードが生成した信号電荷が前記電位谷を経由して前記電荷読出領域に転送されることを特徴とする光検出素子。
【請求項２】
平面パターン上、前記電荷生成埋込領域の中央に前記開口部を設けて、前記開口部に前記電位丘を生成することを特徴とする請求項１に記載の光検出素子。
【請求項３】
平面パターン上、前記電荷生成埋込領域の中央から前記電荷転送手段とは反対側にずらした開口部を設けて、前記開口部に前記電位丘を生成することを特徴とする請求項１に記載の光検出素子。
【請求項４】
平面パターン上、前記電荷生成埋込領域の内部の前記電荷転送手段側に設けられ、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電位池生成埋込領域と
を更に備えることを特徴とする請求項３に記載の光検出素子。
【請求項５】
前記電荷生成埋込領域のみに前記開口部が設けられていることを特徴とする請求項４に記載の光検出素子。
【請求項６】
前記電荷生成埋込領域及び前記電位池生成埋込領域に亘って前記開口部が設けられていることを特徴とする請求項４に記載の光検出素子。
【請求項７】
前記電荷生成埋込領域が、前記開口部を複数有することを特徴とする請求項２又は３に記載の光検出素子。
【請求項８】
第１導電型のシールド層と、
開口部を有し、該開口部を囲む上面が前記シールド層に接した第２導電型の電荷生成埋込領域と、
前記開口部から露出した突凸部の上面が前記シールド層に接する段差形状を有し、該段差形状によって前記突凸部を囲むように前記電荷生成埋込領域を埋め込み、前記シールド層よりも低不純物密度で、且つ、前記電荷生成埋込領域とのｐｎ接合による空乏層が前記突凸部の中央部でピンチオフする不純物密度に選定された第１導電型の基体部と、
前記基体部の上部に前記電荷生成埋込領域と離間して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、
前記電荷生成埋込領域から前記電荷読出領域への信号電荷の転送を制御する電荷転送手段
とを備える光検出素子を画素として、前記画素を複数配列して画素アレイを構成し、前記画素のそれぞれにおいて、前記基体部と前記電荷生成埋込領域とでフォトダイオードを構成し、前記突凸部の中央に設定されるポテンシャルの深さが周辺より浅い電位丘と、該電位丘の周りをリング状に囲む前記電位丘よりもポテンシャルが深い電位谷と、電荷蓄積時において前記電位谷を囲む前記電位谷よりポテンシャルの深さが浅い電位障壁でＷ型のポテンシャルプロファイルを構成し、前記電荷転送手段が前記電位障壁の一部のポテンシャルの深さを深くすることより、前記フォトダイオードが生成した信号電荷が前記電位谷を経由して前記電荷読出領域に転送されることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出素子及び固体撮像装置に関し、特に、ＣＭＯＳイメージセンサ（ＣＩＳ）及びＣＩＳの画素として用いるに好適な光検出素子に関する。
【背景技術】
【０００２】
固体撮像装置は、従来、ＣＣＤイメージセンサが主流であったが、現在はＣＩＳが主流となっている。ＣＩＳの使用電圧は通常５Ｖ又は３．３Ｖであり、ＣＣＤイメージセンサの使用電圧である１２〜１５Ｖよりも低い。そのため、ＣＣＤイメージセンサではほぼ解決していた、フォトダイオードから読み出しきれない残像が起きやすいという課題が、ＣＩＳにおいては使用電圧が低いために生じる。特に、大面積画素ＣＩＳ、超高速駆動ＣＩＳ等においてはこの課題が顕在化する。
【０００３】
そのため、複数枚のマスクを用いてフォトダイオードを形成することで不純物密度勾配を形成し、それによってポテンシャル勾配を作り、残像を低減する方法が使われてきた（特許文献１参照。）。しかしながら、特許文献１に記載の方法では、マスクの枚数が増え、それに伴いフォトリソグラフィやイオン注入等の工程数が増えるため、デバイス製造コストがかかってしまうという課題がある。
【０００４】
また、撮像装置の画素において、平面パターン上、電荷転送部の中央を円形にくり抜いた構造（特許文献２の図２１参照。）が開示されているが、光電変換部のレイアウトに関するものではない。また、特許文献２の図２４には、ｎ型の光電変換部の中央にｎ−型の電子排除領域を設けた構造が開示されているが、ｎ−型の電子排除領域を設けるために工数が増大する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２８４１６６号公報
【特許文献２】国際公開第２０１０／０１８６７７号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記問題点を鑑み、本発明は、製造プロセスが容易で、性能を落とすこと無く、残像が起きにくい、電荷転送のスムーズな光検出素子及びこの光検出素子を画素として用いた固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、（ａ）光電変換部を定義する第１導電型の基体部と、（ｂ）光電変換部の一部に局所的にポテンシャルの深さが周辺より浅い電位丘が構成されるように、電位丘の位置を囲む平面パターンで、基体部の上部に埋め込まれた第２導電型の電荷生成埋込領域と、（ｃ）基体部の上部に電荷生成埋込領域と離間して配置され、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、電荷生成埋込領域から電荷読出領域への信号電荷の転送を制御する電荷転送手段とを備え、基体部と電荷生成埋込領域とでフォトダイオードを構成し、そのフォトダイオードが生成した信号電荷を電位丘の周りの電位丘よりポテンシャルの深い電位谷を経由させ、電荷転送手段が電荷読出領域に信号電荷を転送する光検出素子であることを要旨とする。
【０００８】
本発明の第２の態様は、本発明の第１の態様で規定した光検出素子を画素として、この画素を複数配列して画素アレイを構成した固体撮像装置であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、製造プロセスが容易で、性能を落とすこと無く、残像が起きにくい、電荷転送のスムーズな光検出素子及びこの光検出素子を画素として用いた固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）は、本発明の第１の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ方向から見た断面図である。
【図２】図２（ａ）は、第１の比較例に係る光検出素子の主要部の概略を例示的に示す平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ方向から見た断面図である。
【図３】図３（ａ）は、第１の比較例に係る光検出素子の主要部の概略を例示的に示す断面図であり、図３（ｂ）は図３（ａ）に対応する電荷蓄積時のポテンシャルプロファイルを示す図である。
【図４】図４（ａ）は、第１の比較例に係る光検出素子の電荷蓄積時のポテンシャルプロファイルを平面的に示す図であり、図４（ｂ）は、第１の比較例に係る光検出素子の電荷蓄積時のポテンシャルプロファイルを３次元的に示す図である。
【図５】図５（ａ）は、第１の比較例に係る光検出素子の主要部の概略を例示的に示す断面図であり、図５（ｂ）は図５（ａ）に対応する電荷読み出し時のポテンシャルプロファイルを示す図である。
【図６】図６（ａ）は、第１の比較例に係る光検出素子の電荷読み出し時のポテンシャルプロファイルを平面的に示す図であり、図６（ｂ）は、第１の比較例に係る光検出素子の電荷読み出し時のポテンシャルプロファイルを３次元的に示す図である。
【図７】図７（ａ）は、第１の実施形態に係る光検出素子の主要部の概略を例示的に示す断面図であり、図７（ｂ）は図７（ａ）に対応する電荷蓄積時のポテンシャルプロファイルを示す図である。
【図８】図８（ａ）は、第１の実施形態に係る光検出素子の電荷蓄積時のポテンシャルプロファイルを平面的に示す図であり、図８（ｂ）は、第１の実施形態に係る光検出素子の電荷蓄積時のポテンシャルプロファイルを３次元的に示す図である。
【図９】図９（ａ）は、第１の実施形態に係る光検出素子の主要部の概略を例示的に示す断面図であり、図９（ｂ）は図９（ａ）に対応する電荷読み出し時のポテンシャルプロファイルを示す図である。
【図１０】図１０（ａ）は、第１の実施形態に係る光検出素子の電荷読み出し時のポテンシャルプロファイルを平面的に示す図であり、図１０（ｂ）は、第１の実施形態に係る光検出素子の電荷読み出し時のポテンシャルプロファイルを３次元的に示す図である。
【図１１】図１に示した第１の実施形態に係る光検出素子を単位画素とする固体撮像装置の全体構成の要部の概略を説明する模式的な平面図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、図１に示した第１の実施形態に係る光検出素子の製造方法の一例を説明するための工程断面図である。
【図１３】図１３（ａ）〜図１３（ｃ）は、図１に示した第１の実施形態に係る光検出素子の製造方法の一例を説明するための図１２（ａ）〜図１２（ｃ）に引き続く工程断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、第１の実施形態の第１の変形例に係る光検出素子の主要部の概略を例示的にそれぞれ示す断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、第１の実施形態の第１の変形例に係る光検出素子の主要部の概略を例示的にそれぞれ示す断面図である。
【図１６】図１６（ａ）は、第１の実施形態の第２の変形例に係る光検出素子の主要部の概略を例示的に示す平面図であり、図１６（ｂ）は図１６（ａ）のＡ−Ａ方向から見た断面図である。
【図１７】図１７（ａ）は、第２の比較例に係る光検出素子の主要部の概略を例示的に示す平面図であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ方向から見た断面図である。
【図１８】図１８（ａ）は、第２の比較例に係る光検出素子のポテンシャルプロファイルを平面的に示す図であり、図１８（ｂ）は、第２の比較例に係る光検出素子のポテンシャルプロファイルを３次元的に示す図である。
【図１９】図１９（ａ）は、第１の実施形態の第２の変形例に係る光検出素子のポテンシャルプロファイルを平面的に示す図であり、図１９（ｂ）は、第１の実施形態の第２の変形例に係る光検出素子のポテンシャルプロファイルを３次元的に示す図である。
【図２０】図２０（ａ）は、本発明の第２の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図であり、図２０（ｂ）は図２０（ａ）のＡ−Ａ方向から見た断面図である。
【図２１】図２１（ａ）は、第３の比較例に係る光検出素子の主要部の概略を例示的に示す平面図であり、図２１（ｂ）は図２１（ａ）のＡ−Ａ方向から見た断面図である。
【図２２】図２２（ａ）は、第３の比較例に係る光検出素子の主要部の概略を例示的に示す断面図であり、図２２（ｂ）は図２２（ａ）に対応する電荷蓄積時のポテンシャルプロファイルを示す図である。
【図２３】図２３（ａ）は、第３の比較例に係る光検出素子の電荷蓄積時のポテンシャルプロファイルを平面的に示す図であり、図２３（ｂ）は、第３の比較例に係る光検出素子の電荷蓄積時のポテンシャルプロファイルを３次元的に示す図である。
【図２４】図２４（ａ）は、第３の比較例に係る光検出素子の主要部の概略を例示的に示す断面図であり、図２４（ｂ）は図２４（ａ）に対応する電荷読み出し時のポテンシャルプロファイルを示す図である。
【図２５】図２５（ａ）は、第３の比較例に係る光検出素子の電荷読み出し時のポテンシャルプロファイルを平面的に示す図であり、図２５（ｂ）は、第３の比較例に係る光検出素子の電荷読み出し時のポテンシャルプロファイルを３次元的に示す図である。
【図２６】図２６（ａ）は、第２の実施形態に係る光検出素子の主要部の概略を例示的に示す断面図であり、図２６（ｂ）は図２６（ａ）に対応する電荷蓄積時のポテンシャルプロファイルを示す図である。
【図２７】図２７（ａ）は、第２の実施形態に係る光検出素子の電荷蓄積時のポテンシャルプロファイルを平面的に示す図であり、図２７（ｂ）は、第２の実施形態に係る光検出素子の電荷蓄積時のポテンシャルプロファイルを３次元的に示す図である。
【図２８】図２８（ａ）は、第２の実施形態に係る光検出素子の主要部の概略を例示的に示す断面図であり、図２８（ｂ）は図２８（ａ）に対応する電荷読み出し時のポテンシャルプロファイルを示す図である。
【図２９】図２９（ａ）は、第２の実施形態に係る光検出素子の電荷読み出し時のポテンシャルプロファイルを平面的に示す図であり、図２９（ｂ）は、第２の実施形態に係る光検出素子の電荷読み出し時のポテンシャルプロファイルを３次元的に示す図である。
【図３０】図３０（ａ）は、第２の実施形態に係る光検出素子の一例を示す平面図であり、図３０（ｂ）は、第４の比較例に係る光検出素子の一例を示す平面図である。
【図３１】図３０（ａ）に示した第２の実施形態に係る光検出素子と、図３０（ｂ）に示した第４の比較例に係る光検出素子の特性を示すグラフである。
【図３２】図３２（ａ）は、第２の実施形態の第１の変形例に係る光検出素子の主要部の概略を例示的に示す平面図であり、図３２（ｂ）は図３２（ａ）のＡ−Ａ方向から見た断面図である。
【図３３】図３３（ａ）は、第５の比較例に係る光検出素子の主要部の概略を例示的に示す平面図であり、図３３（ｂ）は図３３（ａ）のＡ−Ａ方向から見た断面図である。
【図３４】図３４（ａ）は、第５の比較例に係る光検出素子のポテンシャルプロファイルを平面的に示す図であり、図３４（ｂ）は、第５の比較例に係る光検出素子の電荷読出し時のポテンシャルプロファイルを３次元的に示す図である。
【図３５】図３５（ａ）は、第２の実施形態の第１の変形例に係る光検出素子のポテンシャルプロファイルを平面的に示す図であり、図３５（ｂ）は、第２の実施形態の第１の変形例に係る光検出素子の電荷読出し時のポテンシャルプロファイルを３次元的に示す図である。
【図３６】図３６（ａ）及び図３６（ｂ）は、第２の実施形態の第２の変形例に係る光検出素子の主要部の概略を例示的にそれぞれ示す断面図である。
【図３７】図３７（ａ）及び図３７（ｂ）は、第２の実施形態の第２の変形例に係る光検出素子の主要部の概略を例示的にそれぞれ示す断面図である。
【図３８】図３８（ａ）は、本発明の第３の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図であり、図３８（ｂ）は図３８（ａ）のＡ−Ａ方向から見た断面図である。
【図３９】図３９（ａ）は、本発明の第４の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図であり、図３９（ｂ）は図３９（ａ）のＡ−Ａ方向から見た断面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の第１〜第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
当業者に周知のように、半導体における「第１導電型」とはｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは第１導電型の反対導電型を意味する。即ち、「第１導電型」がｐ型であれば「第２導電型」はｎ型であり、「第１導電型」がｎ型であれば「第２導電型」はｐ型である。以下の説明では、説明の便宜上、「第１導電型」がｐ型で「第２導電型」がｎ型で信号電荷が電子である場合について議論するが単なる選択の問題に過ぎない。本発明は斯かる説明の便宜上の選択に限定されるものではなく、「第１導電型」をｎ型、「第２導電型」をｐ型と定義して各部に印加する電圧の極性を逆にし、信号電荷が正孔となる場合であっても、本発明の技術的思想が適用され同様な議論が可能であることは勿論である。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【００１３】
又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
【００１４】
更に、以下に示す第１〜第４の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、種々の光検出素子、この光検出素子を用いた高速動画像の撮像装置、高速現象をブレなく撮像するための静止画の撮像装置等の種々の固体撮像装置に適用可能である。又、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでなく、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１５】
（第１の実施形態）
本発明の第１の実施形態に係る光検出素子は、図１（ａ）及び図１（ｂ）に示すように、光電変換部を定義する第１導電型（ｐ−−型）の基体部１と、基体部１の上部の一部を占有領域とする選択的な平面パターンで、基体部１の上部に埋め込まれた第２導電型（ｎ型）の電荷生成埋込領域３と、基体部１の上部に電荷生成埋込領域３と離間して設けられた第２導電型（ｎ＋型）の電荷読出領域５と、電荷生成埋込領域３から電荷読出領域５への信号電荷（電子）の転送を制御する電荷転送手段（６，７，８）とを備える。
【００１６】
本発明の第１の実施形態に係る光検出素子においては、基体部１と、基体部１の上部に所定の平面パターンで設けられた電荷生成埋込領域３とのｐｎ接合でフォトダイオードを構成し、そのフォトダイオードによって光電変換して信号電荷を生成すると共に、その信号電荷（電子）を電荷生成埋込領域３に蓄積する。
【００１７】
図１（ａ）の平面パターンが示すように、電荷生成埋込領域３を含む光電変換部の上面を覆うように、基体部１より高不純物密度の第１導電型（ｐ＋）型のシールド層４が矩形の形状で設けられている。図１（ｂ）に示すように、シールド層４は、基体部１の表層側で電荷生成埋込領域３の上面を覆う位置に配置されている。
【００１８】
図１（ａ）では図示を省略しているが、平面パターン上、電荷生成埋込領域３等が埋め込まれた活性領域の周辺を囲むように、基体部１の上部には基体部１より高不純物密度で、ｐ型又はｐ−型のタブ領域２が、図１（ｂ）に示すように更に設けられている。タブ領域２は、図示を省略しているが、読み出し用バッファアンプ等に必要な複数のトランジスタのそれぞれのｎ＋型ソース領域、ｎ＋型ドレイン領域、ｐ＋型コンタクト領域等が形成される。更に、固体撮像素子の画素として第１の実施形態に係る光検出素子が採用される場合には、タブ領域２は他の画素との素子分離領域として用いられる。
【００１９】
電荷転送手段（６，７，８）は、基体部１の上部に電荷生成埋込領域３及びシールド層４に隣接して設けられている。電荷転送手段（６，７，８）は、電荷生成埋込領域３及びシールド層４に隣接して基体部１の上部に埋め込まれた第１導電型（ｐ型）の埋込チャネル領域６と、埋込チャネル領域６上に配置されたゲート絶縁膜７と、ゲート絶縁膜７上に配置された転送ゲート電極８とを含んだ絶縁ゲート構造により、転送ゲート電極８に転送ゲート信号ＴＸ(i)を伝達してキャリアの転送の制御をする。
【００２０】
ゲート絶縁膜７としては、基体部１がＳｉであれば、ＭＯＳトランジスタのゲート構造に採用されているシリコン酸化膜（ＳｉＯ２膜）が好適であるが、シリコン酸化膜に限定されるものではなく、シリコン酸化膜以外のシリコン窒化膜（Ｓｉ３Ｎ４膜）等の種々の絶縁膜を用いることが可能である。例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層膜からなるＯＮＯ膜等の多層構造の絶縁膜でもよい。更には、ストロンチウム酸化物（ＳｒＯ）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜等のストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の単層膜若しくは多層膜が絶縁膜として使用可能である。又、基体部１がＳｉである場合に限定されるものではなく、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）等の他の半導体材料でも構わない。
【００２１】
転送ゲート電極８に隣接して、電荷生成埋込領域３よりも高不純物密度で第２導電型（ｎ＋型）の半導体領域からなる電荷読出領域５が浮遊状態となるように設けられている。転送ゲート電極８に高（ハイ）レベルの電圧を印加すると、埋込チャネル領域６内のポテンシャルが変化して埋込チャネル領域６に反転チャネルが形成される。このため、電荷生成埋込領域３により生成された信号電荷が、埋込チャネル領域６を経由して電荷読出領域５へ転送される。
【００２２】
図１（ｂ）に示すように、電荷読出領域５の右側と電荷生成埋込領域３の左側には、ゲート絶縁膜７より厚い素子分離絶縁膜９の断面が露出している。素子分離絶縁膜９もシリコン酸化膜で構成してもよく、シリコン酸化膜以外の他の絶縁膜で構成してもよい。図１（ａ）に平面パターンを示すように、素子分離絶縁膜９の内側の端部が閉じた多角形のトポロジーをなしているので、図１（ｂ）に２箇所に分離して露出している素子分離絶縁膜９は、図１（ｂ）の紙面の裏側で連続している。即ち、素子分離絶縁膜９は平面パターン上、図１（ａ）に示したように、電荷読出領域５や電荷生成埋込領域３の周囲を囲うように配置されているので、図１（ａ）に示された部分での素子分離絶縁膜９の内縁が規定する窓部は、活性領域の内の光電変換部と、光電変換部に連続した電荷転送領域が占有する空間を定義している。
【００２３】
図１（ｂ）に示すように、光検出素子の電荷読出領域５には、読み出し用バッファアンプを構成する増幅トランジスタＴＡijのゲート電極が接続されている。増幅トランジスタＴＡijのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の選択トランジスタＴＳijのドレイン電極に接続されている。選択トランジスタＴＳijのソース電極は、読出信号線Ｂｊに接続され、ゲート電極には水平ラインの選択用制御信号Ｓ（ｉ）が与えられる。選択用制御信号Ｓ（ｉ）を高レベルにすることにより、選択トランジスタＴＳijが導通する。そして、図１１の上側に示した電源ＶＤＤに接続された読出信号線Ｂｊに電流が流れる際に、増幅トランジスタＴＡijで増幅された電荷読出領域５の電位に対応する電圧に読出信号線Ｂｊの電圧が定まる。更に、電荷読出領域５には、読み出し用バッファアンプを構成するリセットトランジスタＴＲijのソース電極が接続されている。リセットトランジスタＴＲijのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒ（ｉ）が与えられる。リセット信号Ｒ（ｉ）を高レベルにして、電荷読出領域５に蓄積された電荷を吐き出し、電荷読出領域５をリセットする。
【００２４】
図１（ｂ）では読み出し用バッファアンプを構成する増幅トランジスタＴＡij、選択トランジスタＴＳij及びリセットトランジスタＴＲijを等価回路で表示し、構造的な図示を省略しているが、実際にはｐ−型のタブ領域２の上部の電荷読出領域５の近傍に、増幅トランジスタＴＡij、選択トランジスタＴＳij及びリセットトランジスタＴＲijのソース領域及びドレイン領域が設けられる。このソース領域及びドレイン領域の配置に伴って、それぞれがＭＯＳトランジスタを構成するように、対応するゲート配線がソース領域とドレイン領域の間を通過するように配線される。又、多層配線技術によって、読出信号線Ｂｊ等の配線も設けられる。
【００２５】
図１（ａ）に示すように、電荷生成埋込領域３は、基体部１により定義される光電変換部の一部に局所的にポテンシャルの深さが周辺より浅い電位丘（ポテンシャル・ヒル）が構成されるように、電位丘の位置を囲む平面パターンを有する。平面パターン上、電荷生成埋込領域３の外縁は、略矩形であるが、矩形の２箇所の角部が切り欠かれている。即ち、電荷生成埋込領域３の外縁は６角形をなしている。そして、電荷生成埋込領域３の中央部分がくり抜かれて矩形の開口部３ａが設けられており、この矩形の開口部３ａに局所的にポテンシャルの深さが周辺より浅い電位丘が生成される。開口部３ａの内側には基体部１の一部が突凸部をなすように設けられている。
【００２６】
図１では、環状の電荷生成埋込領域３の転送ゲート電極８側の図１（ａ）の紙面の左右方向に沿った幅Ｗ２と、転送ゲート電極８側とは反対側の図１（ａ）の紙面の左右方向に沿った幅Ｗ４と、図１（ａ）の紙面の上下方向に沿って対をなす部分の幅Ｗ１，Ｗ３とが互いに等しく設定されている場合を例示するが、幅Ｗ１〜Ｗ４は互いに異なっていてもよい。幅Ｗ１，Ｗ３，Ｗ４は特に制限されず、適宜設定可能であるが、幅Ｗ２は、転送ゲート電極８がオン状態のときに信号電荷の転送経路にポテンシャルバリアができない範囲で設定可能である。幅Ｗ２は、電荷生成埋込領域３の不純物密度にも依存するが、例えば１μｍ〜２μｍ程度に設定される。
【００２７】
図１（ａ）の平面パターン上、電荷生成埋込領域３の開口部３ａを含む全体の面積に対して開口部３ａが占める面積の割合は、例えば１５％〜２５％程度に設定されている。開口部３ａの図１（ａ）の紙面の左右方向に沿った電位丘が構成される部分の幅Ｗ６は幅Ｗ１〜Ｗ４と等しく設定されている場合を例示するが、電位丘が構成される部分の幅Ｗ６は幅Ｗ１〜Ｗ４と異なっていてもよい。また、図１（ａ）の紙面の上下方向に沿った電位丘が構成される部分の幅Ｗ５は幅Ｗ６の２倍に設定されている場合を例示するが、これに限定されない。
【００２８】
ただし、電位丘が構成される部分の幅Ｗ５の最大値が、幅Ｗ１側の電荷生成埋込領域３から拡散電位でビルトインの状態で広がる空乏層と幅Ｗ３側の電荷生成埋込領域３からビルトインの状態で広がる空乏層とが互いに接してピンチオフする程度の寸法以下であることが信号電荷の捕獲効率の向上には好ましい。同様に、電位丘が構成される部分の幅Ｗ６の最大値を、幅Ｗ２側の電荷生成埋込領域３から広がる空乏層と幅Ｗ４側の電荷生成埋込領域３から広がる空乏層とがビルトインの状態でピンチオフする程度に設定することが信号電荷の捕獲効率を考慮すると好ましい。
【００２９】
ここで、図１（ａ）及び図１（ｂ）に示した第１の実施形態に係る光検出素子に対して、図２（ａ）及び図２（ｂ）に示すように、電荷生成埋込領域３に開口部がくり抜かれておらず、電荷生成埋込領域３が矩形の平面パターンを有する点が異なる第１の比較例に係る光検出素子を対比してみる。図２（ａ）及び図２（ｂ）に示した第１の比較例に係る光検出素子の構造についてのポテンシャル分布をデバイスシミュレータで計算した結果を図３（ａ）〜図６（ｂ）に示す。図３（ａ）は図２（ｂ）を再掲しており、図３（ｂ）は図３（ａ）に対応する切断面の電荷蓄積時のポテンシャル分布を示す。即ち、図３（ｂ）は、図の下方向を電位（ポテンシャル）の正方向として表現した電子に対するポテンシャル図である。なお、第１導電型をｎ型、第２導電型をｐ型として、信号電荷が正孔となる場合であれば、図３（ｂ）は、図の上方向が電位（ポテンシャル）の正方向として表現される。図３（ｂ）以降の図５（ｂ）、図７（ｂ）、図９（ｂ）、図２２（ｂ）、図２４（ｂ）、図２６（ｂ）、図２８（ｂ）のポテンシャルプロファイルについても同様である。図４（ａ）は図２（ａ）に対応する平面の電荷蓄積時のポテンシャル分布を示し、図４（ｂ）は図４（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。図３（ｂ）〜図４（ｂ）に示すように、電荷蓄積時において、電荷転送手段（６，７，８）で構成する転送ゲート電極８に印加する転送ゲート信号ＴＸ(i)が低（ロウ）レベルの場合には、基体部１と電荷生成埋込領域３がなすフォトダイオードＰＤの中心部のポテンシャルが最も深くなる。
【００３０】
一方、図５（ａ）は図２（ｂ）を再掲しており、図５（ｂ）は図５（ａ）に対応する切断面の電荷読み出し時のポテンシャル分布を示す。図５（ｂ）等では、電荷転送手段（６，７，８）の位置をＴＸで表示している。図６（ａ）は図２（ａ）に対応する平面の電荷読み出し時のポテンシャル分布を示し、図６（ｂ）は図６（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。電荷の読み出し時に転送ゲート電極８に高レベルの電圧を印加すると、電荷転送手段（６，７，８）をオン状態になる。図５（ｂ）〜図６（ｂ）に示すように、電荷転送手段（６，７，８）をオン状態にしても、電荷転送手段（６，７，８）の位置のポテンシャルは深くなるが、フォトダイオードＰＤの中心部のポテンシャルが深くなったままで、フォトダイオードＰＤと電荷転送手段（６，７，８）の間に肩状若しくは瘤状の小さなポテンシャルバリアが残る。信号電荷はポテンシャルの深い方に移動するが、このポテンシャルバリアによって、フォトダイオードＰＤから埋込チャネル領域６を経由して電荷読出領域５（ＦＤ）へ流れる信号電荷の一部の転送が阻害され、読み出し特性が低下し、残像が起こりやすい。
【００３１】
これに対して、図１（ａ）及び図１（ｂ）に示した第１の実施形態に係る光検出素子の構造について、ポテンシャル分布をデバイスシミュレータで計算した結果を図７（ａ）〜図１０（ｂ）に示す。図７（ａ）は図１（ｂ）を再掲しており、図７（ｂ）は図７（ａ）に対応する切断面の電荷蓄積時のポテンシャル分布を示す。図８（ａ）は図１（ａ）に対応する平面の電荷蓄積時のポテンシャル分布を示し、図８（ｂ）は図８（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。転送ゲート信号ＴＸ(i)を低レベルにして電荷転送手段（６，７，８）をオフ状態としたとき、図７（ｂ）〜図８（ｂ）に示すように、基体部１と電荷生成埋込領域３がなすフォトダイオードＰＤの中心部の開口部３ａの位置に対応するポテンシャルが持ち上がり「電位丘φh」が構成され、第１の比較例でのポテンシャルの最深部が解消されている。そして、電位丘φhの深さよりもポテンシャルが深い電位谷（ポテンシャル・バレイ）φvの底が、電位丘φhの周りにリング状に繋がる。フォトダイオードＰＤのポテンシャルの最深部は電位谷φvの底に位置し、最深部のポテンシャルも第１の比較例のポテンシャルの最深部に比して浅くなる。本明細書では、ポテンシャルの「深い」「浅い」は電位の正方向に向かって定義している。
【００３２】
また、図９（ａ）は図１（ｂ）を再掲しており、図９（ｂ）は図９（ａ）に対応する切断面の電荷読み出し時のポテンシャル分布を示す。図１０（ａ）は図１（ａ）に対応する平面の電荷読み出し時のポテンシャル分布を示し、図１０（ｂ）は図１０（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。転送ゲート信号ＴＸ(i)を高レベルにして電荷転送手段（６，７，８）をオン状態にした場合、図９（ｂ）〜図１０（ｂ）に示すように、フォトダイオードＰＤと電荷転送手段（６，７，８）の間にポテンシャルバリアが形成されない３次元のポテンシャル分布になる。フォトダイオードＰＤが生成した信号電荷は、電位丘φhの周りの電位丘φhよりもポテンシャルの深い電位谷φvを経由して、ポテンシャルがより深い電荷転送手段（６，７，８）側へ移動し、電荷転送手段（６，７，８）が電荷読出領域５（ＦＤ）に信号電荷を転送する。したがって、３次元のポテンシャル分布の電位谷φvの経路に沿って、フォトダイオードＰＤから埋込チャネル領域６を経由して電荷読出領域５（ＦＤ）へ流れる信号電荷の転送が阻害されないので、スムーズな読み出しが可能になり、残像が起こりにくくなる。
【００３３】
以上のように、第１の実施形態に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子が提供できる。
【００３４】
−−第１の実施形態に係る固体撮像装置−−
本発明の第１の実施形態に係る固体撮像装置（２次元イメージセンサ）は、図１１に示すように、画素アレイ部２０と周辺回路部（２１，２２，２５）とを同一の半導体チップ上にモノリシックに集積化している。画素アレイ部２０には、図１（ａ）に要部の概略を示した光検出素子を画素Ｘij（ｉ＝１〜ｎ；ｊ＝１〜ｍ：ｎ，ｍはそれぞれ整数である。）として用い、この画素Ｘijの多数個を２次元マトリクス状に配列している。
【００３５】
２次元マトリクス状の画素Ｘijの配列は、基体部１を共通の半導体領域としてモノリシックに集積化すればよい。それぞれが共通の基体部１を備える画素Ｘijは、それぞれの活性領域の中に光電変換部と、光電変換部に連続した電荷転送領域と、電荷転送領域に隣接した画素内回路領域を有する。画素内回路領域には、図１（ｂ）に示したような読み出し用バッファアンプ等が集積化される。Ｓｉを基体部１の材料としてＣＩＳに用いる場合は、読み出し用バッファアンプを構成している増幅トランジスタＴＡij、選択トランジスタＴＳij及びリセットトランジスタＴＲij等は、それぞれ、ＭＯＳトランジスタ等によって構成することが可能である。２次元イメージセンサを構成するためには、光電変換部は、例えば方形状の形状が稠密配置に好適であり、光電変換部は活性領域の一部に規定される。この場合は、１チップ上に、方形状の光電変換部が２次元マトリクス状に配列されることになる。
【００３６】
画素アレイ部２０の下辺部には、第１画素行Ｘ１１，Ｘ１２，Ｘ１３，……，Ｘ１ｍ方向；第２画素行Ｘ２１，Ｘ２２，Ｘ２３，……，Ｘ２ｍ方向；……；第ｉ画素行Ｘｉ１，Ｘｉ２，Ｘｉ３，……，Ｘｉｍ方向；……；第（ｎ−１）画素行Ｘ（ｎ−１）１，Ｘ（ｎ−１）２，Ｘ（ｎ−１）３，……，Ｘ（ｎ−１）ｍ方向；第ｎ画素行Ｘｎ１，Ｘｎ２，Ｘｎ３，……，Ｘｎｍ方向に沿ってコラムデコーダ回路２５が設けられている。又、画素アレイ部の左辺部には第１画素列Ｘ１１，Ｘ２１，……，Ｘｉ１，……，Ｘ（ｎ−１）１，Ｘｎ１方向；第２画素列Ｘ１２，Ｘ２２，……，Ｘｉ２，……，Ｘ（ｎ−１）２，Ｘｎ２方向；第３画素列Ｘ１３，Ｘ２３，……，Ｘｉ３，……，Ｘ（ｎ−１）３，Ｘｎ３方向；……；……；……；第ｍ画素列Ｘ１ｍ，Ｘ２ｍ，……，Ｘｉｍ，……，Ｘ（ｎ−１）ｍ，Ｘｎｍ方向に沿って行デコーダ回路２１，行駆動回路２２が設けられている。
【００３７】
第１画素列Ｘ１１，Ｘ２１，……，Ｘｉ１，……，Ｘ（ｎ−１）１，Ｘｎ１にはコラム電源線Ｐ１が設けられ、第２画素列Ｘ１２，Ｘ２２，……，Ｘｉ２，……，Ｘ（ｎ−１）２，Ｘｎ２にはコラム電源線Ｐ２が設けられ、第３画素列Ｘ１３，Ｘ２３，……，Ｘｉ３，……，Ｘ（ｎ−１）３，Ｘｎ３にはコラム電源線Ｐ３が設けられ、……；……；……；第ｍ画素列Ｘ１ｍ，Ｘ２ｍ，……，Ｘｉｍ，……，Ｘ（ｎ−１）ｍ，Ｘｎｍにはコラム電源線Ｐｍが設けられ、コラム毎の電源線Ｐ１，Ｐ２，Ｐ３，……，Ｐｍを介して画素アレイ部２０全体の電源線ＶＤＤに接続されている。  
【００３８】
コラムデコーダ回路２５、行デコーダ回路２１，行駆動回路２２によって画素アレイ部２０内の単位画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。行駆動線Ｗ１，Ｗ２，……，Ｗｉ，……，Ｗ（ｎ−），Ｗｎは、第１画素行Ｘ１１，Ｘ１２，Ｘ１３，……，Ｘ１ｍ；第２画素行Ｘ２１，Ｘ２２，Ｘ２３，……，Ｘ２ｍ；……；第ｉ画素行Ｘｉ１，Ｘｉ２，Ｘｉ３，……，Ｘｉｍ；……；第（ｎ−１）画素行Ｘ（ｎ−１）１，Ｘ（ｎ−１）２，Ｘ（ｎ−１）３，……，Ｘ（ｎ−１）ｍ；第ｎ画素行Ｘｎ１，Ｘｎ２，Ｘｎ３，……，Ｘｎｍのそれぞれに配列された画素Ｘij（ｉ＝１〜ｎ；ｊ＝１〜ｍ）のそれぞれに対して行毎に配線された、転送ゲート電極８に転送ゲート信号ＴＸ(i)を印加する駆動線（第１の駆動線）、リセットトランジスタＴＲijにリセット信号Ｒ（ｉ）を印加する駆動線（第２の駆動線）Ｒ（ｉ）及び選択トランジスタＴＳijに選択用制御信号Ｓ（ｉ）を印加する駆動線（第３の駆動線）の３本の駆動線を１本の駆動線にそれぞれ代表して表したものである。
【００３９】
行デコーダ回路２１により、第１画素行Ｘ１１，Ｘ１２，Ｘ１３，……，Ｘ１ｍ；第２画素行Ｘ２１，Ｘ２２，Ｘ２３，……，Ｘ２ｍ；……；第ｉ画素行Ｘｉ１，Ｘｉ２，Ｘｉ３，……，Ｘｉｍ；……；第（ｎ−１）画素行Ｘ（ｎ−１）１，Ｘ（ｎ−１）２，Ｘ（ｎ−１）３，……，Ｘ（ｎ−１）ｍ；第ｎ画素行Ｘｎ１，Ｘｎ２，Ｘｎ３，……，Ｘｎｍのうちの特定の画素行が選択され、行駆動回路２２を介して、選択された画素行に対して、選択された画素行に対応する、行駆動線Ｗ１，Ｗ２，……，Ｗｉ，……，Ｗ（ｎ−），Ｗｎのいずれかから、転送ゲート信号ＴＸ(i) 、リセット信号Ｒ（ｉ） 、選択用制御信号Ｓ（ｉ）がそれぞれ与えられる。
【００４０】
そして、第１画素列Ｘ１１，Ｘ２１，……，Ｘｉ１，……，Ｘ（ｎ−１）１，Ｘｎ１に設けられた読出信号線Ｂ１によって画素信号Ｖｓｉｇ１が、第２画素列Ｘ１２，Ｘ２２，……，Ｘｉ２，……，Ｘ（ｎ−１）２，Ｘｎ２に設けられた読出信号線Ｂ２によって画素信号Ｖｓｉｇ２が、第３画素列Ｘ１３，Ｘ２３，……，Ｘｉ３，……，Ｘ（ｎ−１）３，Ｘｎ３に設けられた読出信号線Ｂ３によって画素信号Ｖｓｉｇ３が、……、第ｍ画素列Ｘ１ｍ，Ｘ２ｍ，……，Ｘｉｍ，……，Ｘ（ｎ−１）ｍ，Ｘｎｍに設けられた読出信号線Ｂｍによって画素信号Ｖｓｉｇｍが、それぞれ読み出される構成となっている。各読出信号線Ｂ１，Ｂ２，Ｂ３，……，Ｂｍから読み出された画素信号Ｖｓｉｇ１，Ｖｓｉｇ２，Ｖｓｉｇ３，……，Ｖｓｉｇｍは、信号処理回路ＳＰ１，ＳＰ２，ＳＰ３，……，ＳＰｍにおいて、アナログないしアナログとデジタルの信号処理が施される。その後、信号処理回路ＳＰ１，ＳＰ２，ＳＰ３，……，ＳＰｍによって信号処理が施されたコラム毎の信号が、コラムデコーダ回路２５により出力信号線２６へ読み出され、出力信号線２６を介して最終的に半導体チップの外部の外部回路へ出力される。
【００４１】
以上のように、第１の実施形態に係る固体撮像装置によれば、低電圧、超高速駆動、画素サイズが大面積でも残像が起きにくく、各画素内での電荷転送のスムーズなＣＩＳが提供できる。
【００４２】
−−第１の実施形態に係る光検出素子の製造方法−−
次に、図１２（ａ）〜図１３（ｃ）を参照して、第１の実施形態に係る光検出素子の製造方法の一例を説明する。
【００４３】
まず、「基体部１」の母材として、ｐ−−型のＳｉ基板（ウェハ）を用意する。そして、Ｓｉ基板の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて反応性イオンエッチング（ＲＩＥ）等でＵ溝を掘る。そして、フォトレジスト膜を除去して、減圧化学気相成長（ＣＶＤ）法等により酸化膜等の絶縁膜をＵ溝に埋め込み、図１２（ａ）に示すようなシャロウ・トレンチ・アイソレーション（ＳＴＩ）構造を実現する。このＳＴＩ構造によって、Ｓｉ基板の上部に素子分離絶縁膜９が、活性領域が占有する空間を定義するように形成される。絶縁膜をＵ溝に埋め込んだ後、必要に応じて化学的機械研磨（ＣＭＰ）等による平坦化工程を加えても良い。
【００４４】
Ｕ溝に素子分離絶縁膜９を埋め込む際に、Ｓｉ基板の表層を熱酸化しても良いが、この場合は、熱酸化工程の後に平坦化工程を加えてＳＴＩ構造を実現するのが好ましい。或いは、Ｓｉ基板の表面にバッファ酸化膜を介してＳｉ３Ｎ４膜をＣＶＤ法等により形成したのち、フォトリソグラフィ技術とドライエッチングでＳｉ３Ｎ４膜を活性領域に残して選択酸化するＬＯＣＯＳ法で素子分離絶縁膜９を形成してもよい。ＳＴＩ構造の場合も同様である。
【００４５】
Ｓｉ基板の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、タブ領域２を形成する領域にホウ素（Ｂ+）等のｐ型を呈する不純物イオンを素子分離絶縁膜９の深さより深い射影飛程となるように注入する。ウェット処理等によりフォトレジスト膜を除去した後、熱処理を行い、注入された不純物イオンの活性化と、活性化された不純物元素の熱拡散を行う。この結果、図１２（ｂ）に示すように、Ｓｉ基板の上部の素子分離絶縁膜９の下を含む素子分離絶縁膜９の周辺に、Ｓｉ基板よりも高不純物密度のｐ−型のタブ領域２が所定の拡散深さまで形成される。
【００４６】
更に、埋込チャネル領域６を形成するために、Ｓｉ基板の全面にＢ+等のｐ型を呈する不純物イオンを図１２（ｃ）に示すように注入する（但し、不純物イオンはまだ活性化されていないので、図１２（ｃ）の埋込チャネル領域６は仮想的な領域である）。
【００４７】
次に、Ｓｉ基板の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、砒素（Ａｓ+）や燐（Ｐ+）等のｎ型を呈する不純物イオンを埋込チャネル領域６より深い射影飛程となるように注入する。その後、ウェット処理等によりフォトレジスト膜を除去する。その後の熱処理により、注入された不純物イオンの活性化と、活性化された不純物元素の熱拡散を行う。この結果、図１３（ａ）に示すように、埋込チャネル領域６が形成されるとともに、平面パターン上、Ｓｉ基板の一部を囲む開口部３ａを有するように、埋込チャネル領域６の下のｎ型の電荷生成埋込領域３がタブ領域２より浅く形成される。
【００４８】
次に、Ｓｉ基板の表面を熱酸化して、Ｓｉ基板の表面にゲート絶縁膜７を形成する。更に、ＣＶＤ法等により、ゲート絶縁膜７上にポリシリコン層を堆積し、ｎ型を呈する不純物イオンを注入する。そして、フォトリソグラフィ技術及びＲＩＥ等のドライエッチング等により、図１３（ｂ）に示すように、ポリシリコン層及びゲート絶縁膜７の一部を選択的に除去して転送ゲート電極８のパターンを形成する。
【００４９】
次に、Ｓｉ基板の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜と、転送ゲート電極８をマスクの一部として用いて、シールド層４を形成する領域にＢ+等のｐ型を呈する不純物イオンを図１３（ｃ）に示すように注入する（但し、不純物イオンはまだ活性化されていないので、図１３（ｃ）のシールド層４は仮想的な領域である）。
【００５０】
次に、Ｓｉ基板の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜と、転送ゲート電極８をマスクとして用いて、電荷読出領域５を形成する領域に、Ａｓ+やＰ+等のｎ型を呈する不純物イオンを自己整合的に注入する。その後、ウェット処理等によりフォトレジスト膜を除去する。そして、その後の熱処理により、注入された不純物イオンの活性化と、活性化された不純物元素の熱拡散を行い、ｐ＋型のシールド層４を形成するとともに、ｎ＋型の電荷読出領域５を自己整合工程（ゲートセルフアライン工程）で形成する。この結果、図１（ａ）及び図１（ｂ）に示した第１の実施形態に係る光検出素子のフォトダイオード部分を中心とした一部の構造が完成する。
【００５１】
実際には、図１（ｂ）に示した読み出し用バッファアンプを構成する増幅トランジスタＴＡij、選択トランジスタＴＳij及びリセットトランジスタＴＲijがタブ領域２の上部に形成される。よって、増幅トランジスタＴＡij、選択トランジスタＴＳij及びリセットトランジスタＴＲijのソース領域、ドレイン領域、ゲート配線を形成する工程等は、フォトダイオード部分のｎ型領域の形成工程や転送ゲート電極８の形成工程等と同時に進行する工程となる。よって、フォトリソグラフィ技術に用いられるフォトマスクのパターンは、図１２（ａ）〜図１３（ｃ）の説明から予測できるものよりも複雑なパターンである。例えば、図１２（ｃ）に示したイオン注入は全面的なイオン注入ではなく、フォトリソグラフィ技術を用いた選択的なイオン注入になり得る。更に、読出信号線Ｂｊ等を配線するための、多層配線技術に必要な層間絶縁膜の形成工程やパッシベーション膜の形成工程も追加されることは当業者には自明である。
【００５２】
なお、上述した第１の実施形態に係る光検出素子の製造方法の一例では、図１３（ｂ）に示すように転送ゲート電極８を形成する前に、図１３（ａ）に示すように電荷生成埋込領域３を形成する場合を例示したが、図１３（ｂ）に示すように転送ゲート電極８を形成した後に、転送ゲート電極８をマスクの一部として用いて、電荷生成埋込領域３を自己整合的に形成してもよい。
【００５３】
また、図２（ａ）及び図２（ｂ）に示した第１の比較例に係る光検出素子の製造方法は、開口部を有さない矩形の平面パターンで電荷生成埋込領域３を形成する以外は、第１の実施形態に係る光検出素子の製造方法と同様である。
【００５４】
以上説明したように、第１の実施形態に係る光検出素子の製造方法によれば、工程数やフォトマスクの枚数を増やすことなく、残像を無くし又は低減させ、且つ、感度・リニアリティ・飽和等の特性劣化を抑制可能な光検出素子が実現可能となる。よって第１の実施形態に係る光検出素子の製造方法により画素を実現し、この画素を複数配列する半導体集積回路の製造技術に採用すれば、周辺回路の製造プロセスに調和した固体撮像装置の製造方法が提供できることも当業者に自明である。
【００５５】
＜第１の実施形態の第１の変形例＞
第１の実施形態の第１の変形例として、光検出素子の構造の変形例を説明する。例えば、図１（ａ）及び図１（ｂ）ではシールド層４がｐ＋型である場合を例示したが、図１４（ａ）に示すように、シールド層４がｎ＋型であってもよい。また、図１（ａ）及び図１（ｂ）では電荷生成埋込領域３とタブ領域２が接した構造を例示したが、図１４（ｂ）に示すように、電荷生成埋込領域３とタブ領域２が離間した構造であってもよい。
【００５６】
また、図１（ａ）及び図１（ｂ）では「基体部１」として、第１導電型（ｐ−−型）のシリコン（Ｓｉ）ウェハ等の半導体基板を用いる場合を例示しているが、バルクの半導体基板の代わりに、図１５（ａ）に示すように、第１導電型の半導体基板１sub-1上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成した２層構造を実現して、エピタキシャル成長層側を「第１導電型の基体部２b」として採用してもよい。或いは、図１５（ｂ）に示すように、第２導電型（ｎ型）の半導体基板１sub-2上に設けた第１導電型（ｐ型）のエピタキシャル成長層を「第１導電型の基体部２b」として採用してもよい。
【００５７】
第２導電型（ｎ型）の半導体基板上に、ｐｎ接合を形成するように、第１導電型（ｐ型）のエピタキシャル成長層を形成すれば、長い波長の場合、入力光が第２導電型の半導体基板深くまで浸入するが、第２導電型の半導体基板で発生した光によるキャリアは、ｐｎ接合のビルトインポテンシャルによる電位障壁のため第１導電型のエピタキシャル成長層まで入って来られないので、第２導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、ＲＧＢのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。
【００５８】
なお、図１５（ａ）は、ｐ−−型の半導体基板１sub-1の上にエピタキシャル成長した半導体層が「基体部２b」であり、図１５（ｂ）は、ｎ−−型の半導体基板１sub-2の上にエピタキシャル成長した半導体層が「基体部２b」であると定義した。しかし、図１５（ａ）の「基体部２b」をｐ−−型の半導体基板１sub-1の上部に熱拡散等により形成したｐ−型のウェル領域で定義してもよく、図１５（ｂ）の「基体部２b」をｎ−−型の半導体基板１sub-2の上部に熱拡散等により形成したｐ−型のウェル領域で定義してもよい。
【００５９】
第１の実施形態の第１の変形例として例示した図１４（ａ）〜図１５（ｂ）に示した構造であっても、第１の実施形態と同様に、平面パターン上、電荷生成埋込領域３の中央部をくり抜くように開口部３ａを設けているので、光電変換部に設けられるフォトダイオードＰＤと電荷転送手段（６，７，８）の間にポテンシャルバリアが形成されず、スムーズな読み出しが可能になる。
【００６０】
＜第１の実施形態の第２の変形例＞
第１の実施形態では、平面パターン上、多角形の電荷生成埋込領域３の中央部を矩形にくり抜いた構造を例示したが、電荷生成埋込領域３の平面パターン形状はこれに限定されない。例えば、図１６（ａ）及び図１６（ｂ）に示すように、平面パターン上、円形の外縁を有する電荷生成埋込領域３の中央部に、円形の開口部３ａが同心円状に設けられており、電荷生成埋込領域３がドーナツ状の環状構造をなしていてもよい。
【００６１】
ここで、図１７（ａ）及び図１７（ｂ）に示すように、電荷生成埋込領域３の中央をくり抜いていない点のみが第１の実施形態の第２の変形例に係る光検出素子と異なる第２の比較例とを対比してみる。図１７（ａ）及び図１７（ｂ）に示した第２の比較例に係る光検出素子の構造についてのポテンシャル分布をデバイスシミュレータで計算した結果を図１８（ａ）及び図１８（ｂ）に示す。図１８（ａ）は図１７（ａ）に対応する平面のポテンシャル分布を示し、図１８（ｂ）は図１７（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。図１８（ａ）及び図１８（ｂ）に示すように、第２の比較例に係る光検出素子のポテンシャル分布は、基体部１と電荷生成埋込領域３がなすフォトダイオードＰＤのポテンシャルが椀形となり、フォトダイオードＰＤの中心部のポテンシャルが最も深くなる。
【００６２】
これに対して、図１６（ａ）及び図１６（ｂ）に示した第１の実施形態の第２の変形例に係る光検出素子の構造についてのポテンシャル分布をデバイスシミュレータで計算した結果を図１９（ａ）及び図１９（ｂ）に示す。図１９（ａ）は図１６（ａ）に対応する平面のポテンシャル分布を示し、図１９（ｂ）は図１９（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。第１の実施形態の第２の変形例に係る光検出素子では、円形の電荷生成埋込領域３の中央を同心円状にくり抜いた構造であるため、図１９（ａ）及び図１９（ｂ）に示すように、基体部１と電荷生成埋込領域３がなすフォトダイオードＰＤの中心部のポテンシャルが相対的に持ち上がって「電位丘」が構成され、電位丘よりもポテンシャルが深い電位谷の底が、電位丘の周りにリング状に繋がる。したがって、第１の実施形態の第２の変形例に係る光検出素子によれば、平面パターン上、円形の電荷生成埋込領域３の中央に、円形の開口部３ａが設けられている場合でも、第１の実施形態と同様に電荷転送手段（６，７，８）等を設ければ、信号読出時には電位谷を経由して信号電荷を転送できるので、スムーズな読み出しが可能になる。
【００６３】
（第２の実施形態）
本発明の第２の実施形態に係る光検出素子は、図２０（ａ）及び図２０（ｂ）に示すように、電荷生成埋込領域３の開口部３ａを、中央部から電荷転送手段（６，７，８）とは反対側にずらしてくり抜いている構造が、中央部をくり抜いた構造を有する第１の実施形態の構成と異なる。
【００６４】
平面パターン上、環状の電荷生成埋込領域３の電荷転送手段（６，７，８）側の幅Ｗ２が、電荷転送手段（６，７，８）とは反対側の幅Ｗ４よりも広く設定されている。第１の実施形態と同様に、幅Ｗ２は、転送ゲート電極８がオン状態のときに信号電荷の転送経路にポテンシャルバリアができない範囲で設定可能であり、例えば１μｍ〜２μｍ程度に設定される。幅Ｗ４は適宜設定可能であるが、幅Ｗ４＝０として電荷生成埋込領域３の平面パターンをＵ字型（コの字型）に構成しても良い。第１の実施形態と同様に、図２０（ａ）の平面パターン上、電荷生成埋込領域３の開口部３ａを含む全体の面積に対して開口部３ａが占める面積の割合は、例えば１５％〜２５％程度に設定されている。
【００６５】
第２の実施形態に係る光検出素子の他の構成は、第１の実施形態に係る光検出素子の構成と同様である。また、第２の実施形態に係る光検出素子の製造方法は、電荷生成埋込領域３の開口部３ａを形成する位置が異なる以外は、第１の実施形態に係る光検出素子の製造方法と同様である。
【００６６】
ここで、第２の実施形態に係る光検出素子を第３の比較例と対比してみる。第３の比較例に係る光検出素子は、図２１（ａ）及び図２１（ｂ）に示すように、電荷生成埋込領域３と、電荷転送手段（６，７，８）側に設けられ、電荷生成埋込領域３よりも高不純物密度にして、電荷生成埋込領域３のポテンシャルの深さよりも電位が深い電位池（ポテンシャル・ポンド）を生成する電位池生成埋込領域３ｘとを備える点が、第２の実施形態に係る光検出素子の構造と異なる。平面パターン上、電位池生成埋込領域３ｘは矩形であり、仕上がりの平面パターンとしては電荷生成埋込領域３はポテンシャルの深い電位池生成埋込領域３ｘの一部を囲むＵ字型（コの字型）の形状として表現される。
【００６７】
図２１（ａ）及び図２１（ｂ）に示した第３の比較例に係る光検出素子の構造について、電荷蓄積時のポテンシャル分布をデバイスシミュレータで計算した結果を図２２（ａ）〜図２５（ｂ）に示す。図２２（ａ）は図２１（ｂ）を再掲しており、図２２（ｂ）は図２２（ａ）に対応する切断面の電荷蓄積時のポテンシャル分布を示す。図２３（ａ）は図２１（ａ）に対応する平面の電荷蓄積時のポテンシャル分布を示し、図２３（ｂ）は図２３（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。第３の比較例に係る光検出素子によれば、電位池生成埋込領域３ｘを転送ゲート電極８の近傍に追加することで、図２２（ｂ）〜図２３（ｂ）に示すように、電荷蓄積時には、電位池生成埋込領域３ｘが生成する電位池φｐの底がフォトダイオードＰＤのポテンシャルの最深部となる。即ち、フォトダイオードＰＤのポテンシャルの最深部がフォトダイオードＰＤの中心からＴＸで位置を表示した電荷転送手段（６，７，８）付近に移動する。
【００６８】
また、図２４（ａ）は図２１（ｂ）を再掲しており、図２４（ｂ）は図２４（ａ）に対応する切断面の電荷読み出し時のポテンシャル分布を示す。図２５（ａ）は図２１（ａ）に対応する平面の電荷読み出し時のポテンシャル分布を示し、図２５（ｂ）は図２５（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。図２４（ｂ）〜図２５（ｂ）に示すように、転送ゲート信号ＴＸ(i)を高レベルにすると、フォトダイオードＰＤとＴＸで位置を表示した電荷転送手段（６，７，８）の間のポテンシャルバリアが形成されず、スムーズな電荷読み出しが可能となる。
【００６９】
すなわち、第３の比較例に係る光検出素子によれば、電荷生成埋込領域３及び電位池生成埋込領域３ｘにより不純物密度の勾配を形成することで、ポテンシャル勾配を形成し、残像を低減することはできる。しかしながら、第３の比較例に係る光検出素子を製造する際には、電位池生成埋込領域３ｘを形成する以外の手順は第１の比較例と同様であるが、電位池生成埋込領域３ｘを形成するためにマスクの枚数が増え、それに伴い、フォトリソグラフィやイオン注入等の工程数が増え、デバイス製造コストがかかってしまうという課題がある。
【００７０】
これに対して、図２０（ａ）及び図２０（ｂ）に示した第２の実施形態に係る光検出素子の構造についてのポテンシャル分布をデバイスシミュレータで計算した結果を図２６（ａ）〜図２９（ｂ）に示す。図２６（ａ）は図２０（ｂ）を再掲しており、図２６（ｂ）は図２６（ａ）に対応する切断面の電荷蓄積時のポテンシャル分布を示す。図２７（ａ）は図２０（ａ）に対応する平面の電荷蓄積時のポテンシャル分布を示し、図２７（ｂ）は図２７（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。第２の実施形態に係る光検出素子によれば、電荷生成埋込領域３の電荷転送手段（６，７，８）とは反対側にずれた位置に開口部３ａを設けることにより、図２６（ｂ）〜図２７（ｂ）に示すように、基体部１と電荷生成埋込領域３がなすフォトダイオードＰＤの中心よりもＴＸで位置を表示した電荷転送手段（６，７，８）とは反対側にずれた位置のポテンシャルが持ち上がり「電位丘φh」が構成され、電位丘φhよりもポテンシャルが低い電位谷φvの底が、電位丘φhの周りにリング状に繋がる。そして、電位丘φhがフォトダイオードＰＤの中心よりもＴＸで位置を表示した電荷転送手段（６，７，８）とは反対側にずれた位置に生成されるため、フォトダイオードＰＤのポテンシャルの最深部が、フォトダイオードＰＤの中心からＴＸで位置を表示した電荷転送手段（６，７，８）付近に移動している。また、図２６（ａ）の切断面に沿った電位谷φvのポテンシャル勾配が、電荷生成埋込領域３の中央部に開口部３ａを設けた場合よりも大きくなる。
【００７１】
また、図２８（ａ）は図２０（ｂ）を再掲しており、図２８（ｂ）は図２８（ａ）に対応する切断面の電荷読み出し時のポテンシャル分布を示す。図２９（ａ）は図２０（ａ）に対応する平面の電荷読み出し時のポテンシャル分布を示し、図２９（ｂ）は図２９（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。図２８（ｂ）〜図２９（ｂ）に示すように、転送ゲート信号ＴＸ(i)を高レベルにすると、フォトダイオードＰＤと電荷転送手段（６，７，８）の間にポテンシャルバリアが形成されない３次元のポテンシャル分布になる。したがって、３次元のポテンシャル分布の電位丘φhの周りの電位谷φvの経路に沿って電荷転送手段（６，７，８）側へ移動し、フォトダイオードＰＤから埋込チャネル領域６を経由して電荷読出領域５（ＦＤ）へ流れる信号電荷の転送が阻害されないので、スムーズな電荷読み出しが可能となり、残像が起こりにくくなる。
【００７２】
ここで、図３０（ａ）に示す第２の実施形態に係る光検出素子と、図３０（ｂ）に示す第４の比較例に係る光検出素子を、同一のウェハから、同一プロセス、同一画素サイズで作製した。図３０（ａ）に示す第２の実施形態に係る光検出素子では、電荷生成埋込領域３の中央からずらして開口部３ａを設けているのに対して、図３０（ｂ）に示す第４の比較例に係る光検出素子では、電荷生成埋込領域３に開口部を設けていない点のみが異なる。
【００７３】
図３０（ａ）に示す第２の実施形態に係る光検出素子と、図３０（ｂ）に示す第４の比較例に係る光検出素子についての、入射光量対信号出力特性の実測結果を図３１に示す。この特性の線形領域傾きが感度であり、信号出力が一定になっている領域が飽和である。第２の実施形態に係る光検出素子によれば、電荷生成埋込領域３をくり抜いて開口部３ａを設けることにより、工程数を増やすこと無く、残像特性を良化できるが、電荷生成埋込領域３の面積が小さくなるため、一般的に、感度低下や飽和減少をおこすというトレードオフが懸念される。しかしながら、図３１から、図３０（ａ）に示す第２の実施形態に係る光検出素子では電荷生成埋込領域３をくり抜いたが、図３０（ｂ）に示す第４の比較例に係る光検出素子に比して、感度も飽和も全く特性劣化していないことが分かる。図３１に示すデータは、第２の実施形態に係る光検出素子において、電位丘が設定される開口部３ａも実質的に光電変換部として機能していることを示している。
【００７４】
これは、くり抜かれた領域に入った光が光電変換されて電子（逆導電型で作られている場合は正孔）になった場合、その電子は、拡散及び電界ドリフトによって最も近く最もポテンシャルが深いところに移動するからである。つまり、くり抜かれて残ったフォトダイオード領域の深いポテンシャル部に移動する。すなわち、くり抜かれた領域に入った光も信号となるため、感度低下は起きない。
【００７５】
同一のドーズ量でイオン注入された場合、面積が小さい第２の実施形態に係る光検出素子の構造の飽和電子数は、第４の比較例に係る光検出素子の構造よりも小さくなる。しかし、ドーズ量を増すことで、ある程度大きくすることが可能である。また、飽和は、後段のＡＤコンバータの入力レンジ以上の電子数があれば良い。通常用いられるＡＤコンバータの入力レンジは、１Ｖであり、例えば変換ゲインが５０ｕＶ／ｅであれば、２００００電子でフルレンジになるし、１００ｕＶ／ｅであれば、１００００電子でフルレンジになる。すなわち、飽和電子数は、ＡＤコンバータのフルレンジ以上取れれば良い。図２０の飽和領域は、上記説明した通り、ＡＤコンバータのフルレンジで制限されているため、同一ドーズ量でイオン注入されたデバイス同士の比較結果であるが、飽和に差は見られない。
【００７６】
以上のように、第２の実施形態に係る光検出素子によれば、第１の実施形態に係る光検出素子と同様に、低電圧、超高速駆動、大面積でも残像が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子が提供できる。
【００７７】
＜第２の実施形態の第１の変形例＞
第２の実施の形態では、矩形のフォトダイオードのレイアウトを用いているが、フォトダイオードのレイアウトは必ずしも矩形である必要はなく、任意な形状とすることができる。例えば、図３２（ａ）及び図３２（ｂ）に示すように、円形の外縁を有する電荷生成埋込領域３の中央から図１７とは反対方向にずらした非同心状で直径Ｗ７の円形の開口部３ａでくり抜いた、偏心ドーナツ状の電荷生成埋込領域３を有していてもよい。平面パターン上、電荷生成埋込領域３の幅Ｗ８ａが、反対側の幅Ｗ８ｂよりも広く設定されている。なお、幅Ｗ８ｂ＝０として電荷生成埋込領域３をＵ字型（コの字型）に構成しても良い。
【００７８】
ここで、図３３（ａ）及び図３３（ｂ）に示すようにある方向に偏心した電位池生成埋込領域３ｘを追加した第５の比較例と対比してみる。第５の比較例の構造についてデバイスシミュレータによりポテンシャルを計算した結果を図３４（ａ）及び図３４（ｂ）に示す。図３４（ａ）は図３３（ａ）に対応する平面のポテンシャル分布を示し、図３４（ｂ）は図３４（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。フォトダイオードＰＤのポテンシャルの最深部は、電位池生成埋込領域３ｘの中に形成される。すなわち、フォトダイオードＰＤのポテンシャルの最深部が、フォトダイオードＰＤの中心からずれた方向に移動する。したがって、フォトダイオードＰＤのポテンシャルの最深部の近傍に電荷転送手段を配置すれば、スムーズな読み出しが可能になる。
【００７９】
一方、図３２（ａ）及び図３２（ｂ）に示した第２の実施の形態の第１の変形例の構造について、デバイスシミュレータによりポテンシャルを計算した結果を図３５（ａ）及び図３５（ｂ）に示す。図３５（ａ）は図３２（ａ）に対応する平面のポテンシャル分布を示し、図３５（ｂ）は図３５（ａ）の２点鎖線で囲んだ領域Ｂに対応するポテンシャル分布を３次元的に示す。図３５（ａ）及び図３５（ｂ）に示すように、フォトダイオードＰＤのポテンシャルの最深部は、偏心してくり抜いた電荷生成埋込領域３の反対側にくる。すなわち、フォトダイオードＰＤのポテンシャルの最深部が、フォトダイオードＰＤの中心からずれた方向に移動する。したがって、フォトダイオードＰＤのポテンシャルの最深部の近傍に電荷転送手段を配置すれば、スムーズな読み出しが可能になる。
【００８０】
＜第２の実施形態の第２の変形例＞
第２の実施形体の第２の変形例として、例えば、図３６（ａ）に示すように、平面パターン上、電荷生成埋込領域３が矩形であり、矩形の開口部３ａが設けられていてもよい。また、図３６（ｂ）に示すように、平面パターン上、電荷生成埋込領域３が矩形であり、円形の開口部３ａが設けられていてもよい。また図３７（ａ）に示すように、平面パターン上、電荷生成埋込領域３が矩形であり、８角形の開口部３ａが設けられていてもよい。また、図３７（ｂ）に示すように、平面パターン上、電荷生成埋込領域３に複数の開口部３ａ〜３ｃが設けられていてもよい。
【００８１】
第２の実施形体の第２の変形例のいずれの構造であっても、フォトダイオードの中心からずれるように電荷生成埋込領域３の開口部３ａをくり抜くことで、フォトダイオードのポテンシャルの最深部を、フォトダイオードの中心部からずらして転送ゲート電極８近傍に移動させることができる。
【００８２】
（第３の実施形態）
本発明の第３の実施形態に係る光検出素子は、図３８（ａ）及び図３８（ｂ）に示すように、電荷生成埋込領域３の配置された領域よりもポテンシャルが局所的に深い電位池（ポテンシャル・ポンド）を生成する、電位池生成埋込領域３ｘを更に備える点が、図２０（ａ）及び図２０（ｂ）に示した第２の実施形態に係る光検出素子の構成と異なる。
【００８３】
電荷生成埋込領域３には開口部３ａが設けられている。電位池生成埋込領域３ｘは、電荷生成埋込領域３に隣接して設けられた、電荷生成埋込領域３よりも高不純物密度の半導体領域である。電位池生成埋込領域３ｘは転送ゲート電極８近傍に局所的に設けられている。電位池生成埋込領域３ｘは矩形の平面パターンを有し、電位池生成埋込領域３ｘには開口部は設けられていない。
【００８４】
第３の実施形態に係る光検出素子の他の構成は、図２０（ａ）及び図２０（ｂ）に示した第２の実施形態に係る光検出素子の構成と同様である。第３の実施形態に係る光検出素子の製造方法は、電荷生成埋込領域３の形成工程に加えて、電位池生成埋込領域３ｘを形成する工程が追加されている点が異なる以外は、第２の実施形態に係る光検出素子の製造方法と同様である。
【００８５】
第３の実施形態に係る光検出素子によれば、電荷生成埋込領域３をくり抜いて開口部３ａを設けることにより、従来の電荷生成埋込領域に開口部がない構造と同じ工程数で、よりスムーズな電荷読み出しが可能となり、残像が起こりにくくなる。更には、電荷生成埋込領域３及び電位池生成埋込領域３ｘにより濃度勾配を形成するので、更に残像を低減できる。
【００８６】
なお、第３の実施形態では、１個の電位池生成埋込領域３ｘを追加した構造を例示したが、転送ゲート電極８に近づくにつれてポテンシャルが段階的に深くなるように、複数個の段階的に不純物密度の異なる電位池生成埋込領域３ｘを追加した構造であってもかまわない。また、電位池生成埋込領域３ｘの代わりに、フォトダイオード表面のシールド層４を複数領域にして、カウンタードープでフォトダイオード内の不純物密度差をつけてもかまわない。更に、電荷生成埋込領域とシールド層を共に複数領域にして、フォトダイオード内の不純物密度差をつけてもかまわない。
【００８７】
以上のように、第３の実施形態に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子が提供できることは、第１及び第２の実施形態に係る光検出素子について説明したのと同様である。
【００８８】
（第４の実施形態）
本発明の第４の実施形態に係る光検出素子は、図３９（ａ）及び図３９（ｂ）に示すように、電荷生成埋込領域３及び電位池生成埋込領域３ｘを第３の実施形態と同様に備えるが、電荷生成埋込領域３及び電位池生成埋込領域３ｘに亘って開口部３ａが設けられている点が、電荷生成埋込領域３にのみ開口部３ａが設けられた第３の実施形態と異なる。
【００８９】
電位池生成埋込領域３ｘは、電位池生成埋込領域３ｘは転送ゲート電極８近傍に局所的に設けられており、矩形の平面パターンを有する。電位池生成埋込領域３ｘの転送ゲート電極８とは反対側の一部が開口部３ａに到達しており、平面パターン上、開口部３ａは電位池生成埋込領域３ｘの一部を囲むようにＵ字型（コの字型）をなしている。
【００９０】
第４の実施形態に係る光検出素子の他の構成は、第３の実施形態に係る光検出素子の構成と同様である。第４の実施形態に係る光検出素子の製造方法は、電荷生成埋込領域３及び電位池生成埋込領域３ｘに亘って開口部３ａを形成する点が第３の実施形態に係る光検出素子の製造方法と異なり、その他の手順は第３の実施形態に係る光検出素子の構成と同様である。
【００９１】
本発明の第４の実施形態に係る光検出素子によれば、第３の実施形態に係る光検出素子と同様に、電荷生成埋込領域３をくり抜いて開口部３ａを設けることにより、従来の電荷生成埋込領域に開口部がない構造と同じ工程数で、よりスムーズな電荷読み出しが可能となり、残像が起こりにくくなる。更には、電荷生成埋込領域３及び電位池生成埋込領域３ｘにより濃度勾配を形成するので、更に残像を低減できる。
【００９２】
なお、第４の実施形態に係る光検出素子の構造においても、第３の実施形態と同様に、電荷生成埋込領域３の配置された領域のよりもポテンシャルよりも電位が深い電位池を生成するために、１個の電位池生成埋込領域３ｘを追加した構造を例示したが、転送ゲート電極８に近づくにつれてポテンシャルが段階的に深くなるように、複数個の段階的に不純物密度の異なる電位池生成埋込領域３ｘを追加した構造であってもかまわない。また、電位池を生成する電位池生成埋込領域３ｘの代わりに、フォトダイオード表面のシールド層４を複数領域にして、カウンタードープでフォトダイオード内の不純物密度差をつけてもかまわない。更に、電荷生成埋込領域とシールド層を共に複数領域にして、フォトダイオード内の不純物密度差をつけてもかまわない。
【００９３】
以上のように、第４の実施形態に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子が提供できることは、既に第１〜第３の実施形態に係る光検出素子について説明したとおりである。
【００９４】
（その他の実施形態）
上記のように、本発明は第１〜第４の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９５】
既に述べた第１〜第４の実施形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。第１〜第４の実施形態の説明では、転送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、光検出素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。
【００９６】
又、既に述べた第１〜第４の実施形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の光検出素子は２次元固体撮像装置の画素Ｘijのみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素Ｘijとして複数の光検出素子を１次元に配列してもよいことは、上記開示の内容から、容易に理解できるはずである。
【００９７】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００９８】
１，２b…基体部
１sub-1，１sub-2…半導体基板
２…タブ領域
３…電荷生成埋込領域
３ａ，３ｂ，３ｃ…開口部
３ｘ…電位池生成埋込領域
４…シールド層
５…電荷読出領域
６…埋込チャネル領域
７…ゲート絶縁膜
８…転送ゲート電極
９…素子分離絶縁膜
２０…画素アレイ部
２１…行デコーダ回路
２２…行駆動回路
２５…コラムデコーダ回路
２６…出力信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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