(57)【特許請求の範囲】
【請求項１】
電源パターンとグランドパターンを有する配線基板と、
前記配線基板に実装され、電源端子とグランド端子を有する集積回路と、
前記配線基板の内部に実装され、前記電源パターンと前記グランドパターンに電気的に接続された積層コンデンサと、
を備え、
前記集積回路の前記電源端子は、前記電源パターンに電気的に接続され、
前記集積回路の前記グランド端子は、前記グランドパターンに電気的に接続され、
前記積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された積層体と、前記積層体の対向する一対の端面のうちの一方の端面に設けられ、前記第１内部電極に電気的に接続された第１外部電極と、前記積層体の前記一対の端面のうちの他方の端面に設けられ、前記第２内部電極に電気的に接続された第２外部電極と、を有し、
前記第１外部電極は、前記一方の端面に沿った端面部と、前記一方の端面の一端部に繋がる一方の主面に沿った第１主面部と、前記一方の端面の他端部に繋がる他方の主面に沿った第２主面部と、を有し、
前記第２外部電極は、前記他方の端面に沿った端面部と、前記他方の端面の一端部に繋がる前記一方の主面に沿った第１主面部と、前記他方の端面の他端部に繋がる前記他方の主面に沿った第２主面部と、を有し、
前記第１外部電極の前記第１主面部は、前記配線基板の内部に形成された第１ビアを介して前記電源パターンに電気的に接続され、
前記第１外部電極の前記第２主面部は、前記配線基板の内部に形成された第２ビアを介して前記電源パターンに電気的に接続され、
前記第２外部電極の前記第１主面部は、前記配線基板の内部に形成された第３ビアを介して前記グランドパターンに電気的に接続され、
前記第２外部電極の前記第２主面部は、前記配線基板の内部に形成された第４ビアを介して前記グランドパターンに電気的に接続され、
前記集積回路の電源−グランド間には、前記第１ビア、前記第１外部電極の前記第１主面部、前記第２外部電極の前記第１主面部及び前記第３ビアを通る第１経路と、前記第２ビア、前記第１外部電極の前記第２主面部、前記第２外部電極の前記第２主面部及び前記第４ビアを通る第２経路とが並列に形成され、
前記第１経路は前記第２経路よりも等価直列抵抗が高く、かつ、前記第２経路は前記第１経路よりも等価直列インダクタンスが高いことを特徴とする積層コンデンサの実装構造。
【請求項２】
前記第１外部電極の前記第１主面部又は／及び前記第２外部電極の前記第１主面部は、前記第１外部電極の前記第２主面部及び前記第２外部電極の前記第２主面部よりも抵抗値の高い電極で形成されていることを特徴とする請求項１に記載の積層コンデンサの実装構造。
【請求項３】
前記第１ビア又は／及び前記第３ビアは、前記第２ビア及び前記第４ビアよりも電気抵抗率が高い材料を用いて形成されていることを特徴とする請求項１に記載の積層コンデンサの実装構造。
【請求項４】
前記電気抵抗率の高い材料は、導電性カーボン又はパラジウムであることを特徴とする請求項３に記載の積層コンデンサの実装構造。
【請求項５】
前記第１ビアと前記第３ビアとを足し合わせた長さは、前記第２ビアと前記第４ビアとを足し合わせた長さよりも短いことを特徴とする請求項１〜請求項４の何れか一項に記載の積層コンデンサの実装構造。
【請求項６】
前記第１ビア又は／及び前記第３ビアは、前記第２ビア及び前記第４ビアよりも径が大きいことを特徴とする請求項１〜請求項５の何れか一項に記載の積層コンデンサの実装構造。
【請求項７】
前記第１ビア又は／及び前記第３ビアは、並列に接続された複数本のビアで構成されることを特徴とする請求項１〜請求項５の何れか一項に記載の積層コンデンサの実装構造。
【請求項８】
前記第１ビアを構成する複数のビアと、前記第２ビアと、前記第３ビアを構成する複数のビアと、前記第４ビアとが全て略同じ径であることを特徴とする請求項７に記載の積層コンデンサの実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサの実装構造に関する。
【背景技術】
【０００２】
ＩＣ等の集積回路が実装された配線基板には、集積回路の動作中の電圧変動の抑制やノイズの除去等のために、集積回路の電源−グランド間にデカップリングコンデンサが実装される場合がある。デカップリングコンデンサが実装された場合、電圧変動を抑制する観点から、電源インピーダンスは可能な限り低いことが望ましい。
【０００３】
ところで、コンデンサには、容量成分の他、ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）やＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ：等価直列抵抗）が存在する。そのため、デカップリングコンデンサが実装された配線基板では、配線基板や集積回路の容量と、デカップリングコンデンサのインダクタンスとの間で反共振が起きる。
【０００４】
この反共振により、電源インピーダンスは、反共振周波数を境にして、低周波数側では周波数が高くなるほど高くなり、高周波数側では周波数が高くなるほど低くなる。すなわち、反共振周波数付近で山型の特性を示す。電源インピーダンスを低くするためには、この反共振を抑制することが望ましい。反共振を抑制する方法としては、デカップリングコンデンサのＥＳＲを大きくすることが考えられる。しかしながら、この方法により反共振周波数でのインピーダンスが比較的低く抑えられるが、反共振周波数よりも低周波数側のインピーダンスが高くなるという問題がある。
【０００５】
この問題を解決するために、特許文献１には、配線基板に実装された集積回路の電源−グランド間に、ＥＳＬが１ｎＨ以下かつＥＳＲが１．５Ω以上２０Ω以下のコンデンサと、ＥＳＬが１ｎＨ以下かつＥＳＲが１００ｍΩ以下のコンデンサとが並列に設けられることが開示されている。このＥＳＲが高いほうのコンデンサにより反共振を抑制し、ＥＳＲが低いほうのコンデンサにより反共振周波数の低周波数側のインピーダンスを抑制している。これにより、配線基板の容量とコンデンサのインダクタンスとの間の反共振を抑制することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１６４８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、実際には配線基板の容量とは別に、集積回路の容量とコンデンサのインダクタンスとの間の反共振も発生する場合がある。この集積回路の容量とコンデンサのインダクタンスとの間の反共振は、集積回路とコンデンサとの間に存在する配線のインダクタンスの影響を受ける（つまり、コンデンサのインダクタンスに配線のインダクタンスが上乗せられる）。そのため、反共振周波数でのインピーダンスが高くなり、特許文献１に開示される方法ではこの反共振を抑制することができない。この反共振によってインピーダンスが高くなることで、電圧変動が大きくなる。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、集積回路の容量と積層コンデンサのインダクタンスとの間の反共振を抑制できる積層コンデンサの実装構造を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る積層コンデンサの実装構造は、電源パターンとグランドパターンを有する配線基板と、配線基板に実装され、電源端子とグランド端子を有する集積回路と、配線基板の内部に実装され、電源パターンとグランドパターンに電気的に接続された積層コンデンサと、を備え、集積回路の電源端子は、電源パターンに電気的に接続され、集積回路のグランド端子は、グランドパターンに電気的に接続され、積層コンデンサは、誘電体層を挟んで第１内部電極と第２内部電極とが交互に積層された積層体と、積層体の対向する一対の端面のうちの一方の端面に設けられ、第１内部電極に電気的に接続された第１外部電極と、積層体の一対の端面のうちの他方の端面に設けられ、第２内部電極に電気的に接続された第２外部電極と、を有し、第１外部電極は、一方の端面に沿った端面部と、一方の端面の一端部に繋がる一方の主面に沿った第１主面部と、一方の端面の他端部に繋がる他方の主面に沿った第２主面部と、を有し、第２外部電極は、他方の端面に沿った端面部と、他方の端面の一端部に繋がる一方の主面に沿った第１主面部と、他方の端面の他端部に繋がる他方の主面に沿った第２主面部と、を有し、第１外部電極の第１主面部は、配線基板の内部に形成された第１ビアを介して電源パターンに電気的に接続され、第１外部電極の第２主面部は、配線基板の内部に形成された第２ビアを介して電源パターンに電気的に接続され、第２外部電極の第１主面部は、配線基板の内部に形成された第３ビアを介してグランドパターンに電気的に接続され、第２外部電極の第２主面部は、配線基板の内部に形成された第４ビアを介してグランドパターンに電気的に接続され、集積回路の電源−グランド間には、第１ビア、第１外部電極の第１主面部、第２外部電極の第１主面部及び第３ビアを通る第１経路と、第２ビア、第１外部電極の第２主面部、第２外部電極の第２主面部及び第４ビアを通る第２経路とが並列に形成され、第１経路は第２経路よりも等価直列抵抗が高く、かつ、第２経路は第１経路よりも等価直列インダクタンスが高いことを特徴とする。
【００１０】
本発明に係る積層コンデンサの実装構造によれば、配線基板における集積回路の電源−グランド間に第１経路と第２経路とが並列に形成される。第１経路は、第１ビア、第１外部電極の第１主面部、第２外部電極の第１主面部及び第３ビアを通り、低ＥＳＬかつ高ＥＳＲである。第２経路は、第２ビア、第１外部電極の第２主面部、第２外部電極の第２主面部及び第４ビアを通り、高ＥＳＬかつ低ＥＳＲである。この構成により、配線基板における集積回路と積層コンデンサとの間に配線のインダクタンスが存在する場合でも、第２経路の高ＥＳＬ化により、第１経路の高ＥＳＲが集積回路の容量と積層コンデンサのインダクタンスとの間の反共振の抑制に寄与できる。これにより、反共振周波数でのインピーダンスが低下し、電圧変動を抑制できる。このように、本発明に係る積層コンデンサの実装構造によれば、配線のインダクタンスの影響を受けても集積回路の容量と積層コンデンサのインダクタンスとの間の反共振を抑制できる。
【００１１】
本発明に係る積層コンデンサの実装構造では、第１外部電極の第１主面部又は／及び第２外部電極の第１主面部は、第１外部電極の第２主面部及び第２外部電極の第２主面部よりも抵抗値の高い電極で形成されていることが好ましい。このように構成することで、第１経路のＥＳＲを第２経路のＥＳＲよりも高くできる。
【００１２】
本発明に係る積層コンデンサの実装構造では、第１ビア又は／及び第３ビアは、第２ビア及び第４ビアよりも電気抵抗率が高い材料を用いて形成されていることが好ましい。このように構成することで、第１経路のＥＳＲを第２経路のＥＳＲよりも高くできる。この電気抵抗率の高い材料は、導電性カーボン又はパラジウムであることが好ましい。
【００１３】
本発明に係る積層コンデンサの実装構造では、第１ビアと第３ビアとを足し合わせた長さは、第２ビアと第４ビアとを足し合わせた長さよりも短いことが好ましい。このように構成することで、第２経路のＥＳＬを第１経路のＥＳＬよりも高くできる。
【００１４】
本発明に係る積層コンデンサの実装構造では、第１ビア又は／及び第３ビアは、第２ビア及び第４ビアよりも径が大きいことが好ましい。このように構成することで、第２経路のＥＳＬを第１経路のＥＳＬよりも高くできる。
【００１５】
本発明に係る積層コンデンサの実装構造では、第１ビア又は／及び第３ビアは、並列に接続された複数本のビアで構成されることが好ましい。このように構成することで、第２経路のＥＳＬを第１経路のＥＳＬよりも高くできる。この構成の場合、第１ビア、第２ビア、第３ビア及び第４ビアは全て略同じ径であることが好ましい。
【発明の効果】
【００１６】
本発明によれば、集積回路の容量と積層コンデンサのインダクタンスとの間の反共振を抑制することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係る積層コンデンサの実装構造を模式的に示す断面図である。
【図２】第１実施形態に係る積層コンデンサの外形状を示す図であり、（ａ）が平面図であり、（ｂ）が側面図である。
【図３】実施形態に係る積層コンデンサの実装構造の等価回路である。
【図４】第２実施形態に係る積層コンデンサの実装構造を模式的に示す断面図である。
【図５】ビアの径に応じたインダクタンスと抵抗の例を示す表である。
【図６】第３実施形態に係る積層コンデンサの実装構造を模式的に示す断面図である。
【図７】第４実施形態に係る積層コンデンサの実装構造を模式的に示す断面図である。
【図８】ビアの材料（導電率）に応じたインダクタンスと抵抗の例を示す表である。
【図９】第１経路側ビアが第２経路側ビアよりも径が大きく、第１経路側ビアの材料が第２経路側ビアの材料よりも導電率が低い（電気抵抗率が高い）場合のインダクタンスと抵抗の例を示す表である。
【図１０】第１経路側ビアが第２経路側ビアよりも径が小さく、第１経路側ビアの材料が第２経路側ビアの材料より導電率が低い（電気抵抗率が高い）場合のインダクタンスと抵抗の例を示す表である。
【図１１】第５実施形態に係る積層コンデンサの実装構造を模式的に示す断面図である。
【図１２】第１経路側ビアと第２経路側ビアとが同じ径で、第１経路側ビアが第２経路側ビアよりも導電率が低く、第１経路側の並列のビアの本数を変えた場合のインダクタンスと抵抗の例を示す表である。
【図１３】導電率が低い（電気抵抗率が高い）ビアの製造方法の一例の説明図である。
【図１４】従来の積層コンデンサの実装構造における反共振に関与する等価回路である。
【図１５】従来の積層コンデンサの実装構造におけるインピーダンスの周波数特性である。
【図１６】従来の積層コンデンサの実装構造におけるアドミタンスの複素平面である。
【図１７】従来の積層コンデンサの実装構造におけるインピーダンスの複素平面である。
【図１８】実施形態に係る積層コンデンサの実装構造における反共振に関与する等価回路である。
【図１９】実施形態に係る積層コンデンサの実装構造におけるインピーダンスの周波数特性である。
【図２０】実施形態に係る積層コンデンサの実装構造におけるアドミタンスの複素平面である。
【図２１】実施形態に係る積層コンデンサの実装構造におけるインピーダンスの複素平面である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００１９】
実施形態に係る積層コンデンサの実装構造は、配線基板の一面（例えば、上面）に実装された集積回路（例えば、ＩＣ）の電源−グランド間に接続されるように、配線基板の内部にビアを用いて積層コンデンサが実装される構造である。以下の説明では、第１〜第５の実施形態に係る積層コンデンサの実装構造について説明する。
【００２０】
（第１実施形態）
図１〜図３を参照して、第１実施形態に係る積層コンデンサの実装構造１について説明する。図１は、第１実施形態に係る積層コンデンサの実装構造１を模式的に示す断面図である。図２は、第１実施形態に係る積層コンデンサ１１の外形状を示す図であり、（ａ）が平面図であり、（ｂ）が側面図である。図３は、実施形態に係る積層コンデンサの実装構造１の等価回路である。なお、図１等の断面図では、見易くするために、絶縁層についてはハッチングを省略している。
【００２１】
実装構造１は、配線基板１０と、積層コンデンサ１１と、ＩＣ１２（特許請求の範囲に記載の集積回路に相当）と、を備えている。積層コンデンサ１１は、ＩＣ１２の電源−グランド間に接続されたデカップリングコンデンサである。
【００２２】
ＩＣ１２は、例えば、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージのＩＣであり、ボール状電極（バンプ）を用いたフェースダウン実装によって配線基板１０に実装されている。ＩＣ１２は、電源端子１２ａとグランド端子１２ｂを有している。
【００２３】
配線基板１０は、多層配線基板である。配線基板１０の内部には、積層コンデンサ１１が実装されている。配線基板１０の上面１０ａには、ＩＣ１２が表面実装されている。積層コンデンサ１１は、例えば、ＩＣ１２の真下に配置される。
【００２４】
配線基板１０の上面１０ａには、電源パターン１０ｃ、グランドパターン１０ｄなどの配線パターンが形成されている。配線基板１０は、図１において上側から、絶縁層１０ｅ、配線層１０ｆ、絶縁層１０ｇ、配線層１０ｈ、絶縁層１０ｉ、配線層１０ｊ、絶縁層１０ｋ、配線層１０ｌ及び絶縁層１０ｍが順に積層されている。配線基板１０の内部には、ビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘなどのビアが形成されている。
【００２５】
電源パターン１０ｃ及びグランドパターン１０ｄは、例えば、銅箔などからなるプリント配線パターンである。電源パターン１０ｃは、ビア１０ｓにより配線層１０ｈの電源パターン１０ｏに電気的に接続されている。電源パターン１０ｃには、ＩＣ１２の電源端子１２ａが電気的に接続されている。グランドパターン１０ｄは、ビア１０ｔにより配線層１０ｆのグランドパターン１０ｎに電気的に接続されている。グランドパターン１０ｄには、ＩＣ１２のグランド端子１２ｂが電気的に接続されている。
【００２６】
絶縁層１０ｅ，１０ｇ，１０ｉ，１０ｋ，１０ｍは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板状である。絶縁層１０ｉには、積層コンデンサ１１が配置されている。配線層１０ｆ，１０ｈ，１０ｊ，１０ｌには、例えば、銅箔などからなる配線パターンが形成されている。特に、配線層（例えば、グランド層）１０ｆには、グランドパターン（例えば、グランドプレーン）１０ｎが形成されている。配線層（例えば、電源層）１０ｈには、電源パターン（例えば、電源プレーン）１０ｏが形成されている。配線層１０ｊには、配線パターン１０ｐ，１０ｑが形成されている。
【００２７】
ビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘは、配線基板１０の厚み方向に絶縁層などを貫通するように形成された層間貫通ビアである。ビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘは、例えば、貫通された穴の壁面に銅などの導体でメッキが施されたスルーホールビアである。ビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘは、全て同じ径であり、例えば、３０μｍである。
【００２８】
ビア１０ｓは、絶縁層１０ｅ，絶縁層１０ｇ及び絶縁層１０ｉの一部を貫通するビアである。ビア１０ｓは、絶縁層１０ｉ内に配置された積層コンデンサ１１の一方の電源端子（後述する第１外部電極１１ｂの第１主面部１１ｊ）と上面１０ａに形成された電源パターン１０ｃとを電気的に接続するビアである。ビア１０ｓは、ＩＣ１２の電源端子１２ａの真下に配置されると好ましい。ビア１０ｓは、絶縁層１０ｉの上面に形成された電源パターン１０ｏに電気的に接続されている。
【００２９】
ビア１０ｔは、絶縁層１０ｅ、絶縁層１０ｇ及び絶縁層１０ｉの一部を貫通するビアである。ビア１０ｔは、絶縁層１０ｉ内に配置された積層コンデンサ１１の一方のグランド端子（後述する第２外部電極１１ｃの第１主面部１１ｍ）と上面１０ａに形成されたグランドパターン１０ｄとを電気的に接続するビアである。ビア１０ｔは、ＩＣ１２のグランド端子１２ｂの真下に配置されると好ましい。ビア１０ｔは、絶縁層１０ｇの上面に形成されたグランドパターン１０ｎに電気的に接続されている。
【００３０】
ビア１０ｕは、絶縁層１０ｉの一部を貫通するビアである。ビア１０ｕは、絶縁層１０ｉ内に配置される積層コンデンサ１１の他方の電源端子（後述する第１外部電極１１ｂの第２主面部１１ｋ）と絶縁層１０ｉの下面に形成された配線パターン１０ｐとを電気的に接続するビアである。
【００３１】
ビア１０ｖは、絶縁層１０ｉを貫通するビアである。ビア１０ｖは、絶縁層１０ｉの下面に形成された配線パターン１０ｐと絶縁層１０ｉの上面に形成された電源パターン１０ｏとを電気的に接続するビアである。したがって、ビア１０ｖは、配線パターン１０ｐを介してビア１０ｕに電気的に接続されている。また、ビア１０ｖは、電源パターン１０ｏを介してビア１０ｓに電気的に接続されている。
【００３２】
ビア１０ｗは、絶縁層１０ｉの一部を貫通するビアである。ビア１０ｗは、絶縁層１０ｉ内に配置された積層コンデンサ１１の他方のグランド端子（後述する第２外部電極１１ｃの第２主面部１１ｎ）と絶縁層１０ｉの下面に形成された配線パターン１０ｑとを電気的に接続するビアである。
【００３３】
ビア１０ｘは、絶縁層１０ｉ及び絶縁層１０ｇを貫通するビアである。ビア１０ｘは、絶縁層１０ｉの下面に形成された配線パターン１０ｑと絶縁層１０ｇの上面に形成されたグランドパターン１０ｎとを電気的に接続するビアである。したがって、ビア１０ｘは、配線パターン１０ｑを介してビア１０ｗに電気的に接続されている。また、ビア１０ｘは、グランドパターン１０ｎを介してビア１０ｔに電気的に接続されている。
【００３４】
積層コンデンサ１１は、上述したようにデカップリングコンデンサであり、ＩＣ１２の動作中の電源の電圧変動を抑制する機能、ノイズ（例えば、電源−グランド間に入るノイズ、ＩＣ１２の動作により発生するノイズ）を除去する機能などを有している。また、積層コンデンサ１１は、ＩＣ１２との間の反共振を抑制する機能を有している。
【００３５】
積層コンデンサ１１は、チップ型の積層セラミックコンデンサであり、略直方体形状である。積層コンデンサ１１は、積層体１１ａと、第１外部電極１１ｂと、第２外部電極１１ｃと、を備えている。積層コンデンサ１１は、この積層体１１ａと、電源端子となる第１外部電極１１ｂとグランド端子となる第２外部電極１１ｃとからなる２端子コンデンサである。
【００３６】
第１外部電極１１ｂは、積層体１１ａの対向する一対の端面１１ｅ，１１ｆのうちの一方の端面１１ｅに設けられると共に、この端面１１ｅの上端部に繋がる上側の主面１１ｇの一部及び端面１１ｅの下端部に繋がる下側の主面１１ｈの一部まで設けられている。第１外部電極１１ｂの端面１１ｅに沿う部分を、端面部１１ｉとする。また、第１外部電極１１ｂの上側の主面１１ｇに沿う部分を、第１主面部１１ｊとする。また、第１外部電極１１ｂの下側の主面１１ｈに沿う部分を、第２主面部１１ｋとする。なお、第１外部電極１１ｂは、この端面１１ｅ及び主面１１ｇ，１１ｈに繋がる対向する側面の一部まで設けられている。
【００３７】
第２外部電極１１ｃは、積層体１１ａの対向する一対の端面１１ｅ，１１ｆのうちの他方の端面１１ｆに設けられると共に、この端面１１ｆの上端部に繋がる上側の主面１１ｇの一部及び端面１１ｆの下端部に繋がる下側の主面１１ｈの一部まで設けられている。第２外部電極１１ｃの端面１１ｆに沿う部分を、端面部１１ｌとする。また、第２外部電極１１ｃの上側の主面１１ｇに沿う部分を、第１主面部１１ｍとする。また、第２外部電極１１ｃの下側の主面１１ｈに沿う部分を、第２主面部１１ｎとする。なお、第２外部電極１１ｃは、この端面１１ｆ及び主面１１ｇ，１１ｈに繋がる対向する側面の一部まで設けられている。
【００３８】
積層体１１ａは、複数の誘電体層１１ｐと複数の第１内部電極１１ｑ及び第２内部電極１１ｒとを有しており、誘電体層１１ｐを挟んで第１内部電極１１ｑと第２内部電極１１ｒとが交互に積層されている。積層体１１ａは、直方体形状である。
【００３９】
誘電体層１１ｐは、長方形状の膜状に形成されている。誘電体層１１ｐは、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などを主成分とする誘電体セラミックからなる。なお、これらの主成分には、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。
【００４０】
第１、第２内部電極１１ｑ，１１ｒは、薄膜状に形成されている。第１、第２内部電極１１ｑ，１１ｒは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどからなる。第１内部電極１１ｑと第２内部電極１１ｒとは、誘電体層１１ｐを介して互いに対向するように、交互に積層されている。第１内部電極１１ｑは、第１外部電極１１ｂの端面部１１ｉに電気的に接続されている。第２内部電極１１ｒは、第２外部電極１１ｃの端面部１１ｌに電気的に接続されている。
【００４１】
第１外部電極１１ｂの端面部１１ｉは、複数の第１内部電極１１ｑに電気的に接続されている。第１外部電極１１ｂの第１主面部１１ｊは、ビア１０ｓに電気的に接続されている。第１外部電極１１ｂの第２主面部１１ｋは、ビア１０ｕに電気的に接続されている。第１外部電極１１ｂは、電源用（信号用）の端子であり、この第１主面部１１ｊと第２主面部１１ｋの２つ接続部を有している。第１、第２主面部１１ｊ、１１ｋは、ビア１０ｓ，１０ｕを配置できる十分な幅を有している。
【００４２】
第２外部電極１１ｃの端面部１１ｌは、複数の第２内部電極１１ｒに電気的に接続されている。第２外部電極１１ｃの第１主面部１１ｍは、ビア１０ｔに電気的に接続されている。第２外部電極１１ｃの第２主面部１１ｎは、ビア１０ｗに電気的に接続されている。第２外部電極１１ｃは、グランド用の端子であり、この第１主面部１１ｍと第２主面部１１ｎの２つ接続部を有している。第１、第２主面部１１ｍ、１１ｎは、ビア１０ｔ，１０ｗを配置できる十分な幅を有している。
【００４３】
第１、第２外部電極１１ｂ，１１ｃの端面部１１ｉ，１１ｌ及び第２主面部１１ｋ，１１ｎは、例えば、金属電極（例えば、Ｃｕ電極）で形成されている。また、第１、第２外部電極１１ｂ，１１ｃの第１主面部１１ｊ，１１ｍは、第２主面部１１ｋ，１１ｎよりも抵抗が高くなるように、例えば、樹脂電極で形成されている。樹脂電極は、導電性であり、金属電極よりも抵抗値が高い。樹脂電極は、周知の電極であるので、詳細な説明を省略する。
【００４４】
第１、第２外部電極１１ｂ，１１ｃの上側の第１主面部１１ｊ，１１ｍは、下側の第２主面部１１ｋ，１１ｎよりも抵抗値（ＥＳＲ）が高い。第１主面部１１ｉ，１１ｍに用いる樹脂電極により、積層コンデンサ１１における第１主面部１１ｊ，１１ｍ側のＥＳＲを調整可能である。
【００４５】
この積層コンデンサ１１の各部の寸法の一例を示す。ここでは、対向する端面１１ｅと端面１１ｆとを結ぶ方向を幅方向とし、対向する主面１１ｇと主面１ｈとを結ぶ方向を厚み方向とし、この端面１１ｅ，１１ｆと主面１１ｇ，１１ｈ以外の対向する側面と側面とを結ぶ方向を長手方向とする。図２に示すように、積層コンデンサ１１の外形寸法は、長手方向の寸法Ｌが１．０ｍｍであり、幅方向の寸法Ｗが０．６ｍｍであり、厚み方向の寸法Ｔが０．２２ｍｍである。第１、第２外部電極１１ｂ，１１ｃ（第１主面部１１ｊ，１１ｍ、第２主面部１１ｋ，１１ｎ）の幅方向の寸法ｅは、最小値が０．２ｍｍである。第１外部電極１１ｂ（第１主面部１１ｊ，第２主面部ｋ）と第２外部電極１１ｃ（第１主面部１１ｍ、第２主面部１１ｎ）との間の寸法ｇは、Ｗ−２×ｅである。第１、第２外部電極１１ｂ，１１ｃの厚みｔは、１０μｍである。積層コンデンサ１の内部構造は、誘電体厚みが１μｍであり、外層厚が２０μｍであり、内部電極１１ｑ，１１ｒの厚みが０．５μｍであり、長手方向及び幅方向のギャップが５０μｍである。
【００４６】
実装構造１では、ＩＣ１２の電源端子１２ａが接続された電源パターン１０ｃに積層コンデンサ１１の第１外部電極１１ｂの第１主面部１１ｊがビア１０ｓにより接続され、ＩＣ１２のグランド端子１２ｂが接続されたグランドパターン１０ｄに積層コンデンサ１１の第２外部電極１１ｃの第１主面部１１ｍがビア１０ｔにより接続されている。また、実装構造１では、ＩＣ１２の電源端子１２ａが接続された電源パターン１０ｃに積層コンデンサ１１の第１外部電極１１ｂの第２主面部１１ｋがビア１０ｕ、ビア１０ｖ及びビア１０ｓの一部（絶縁層１０ｅ，１０ｇを貫通する部分）により接続され、ＩＣ１２のグランド端子１２ｂが接続されたグランドパターン１０ｄに積層コンデンサ１１の第２外部電極１１ｃの第２主面部１１ｎがビア１０ｗ、ビア１０ｘ及びビア１０ｔの一部（絶縁層１０ｅを貫通する部分）により接続されている。
【００４７】
このように構成することで、実装構造１では、ＩＣ１２の電源―グランド間に、ビア１０ｓ、第１外部電極１１ｂの第１主面部１１ｊ、積層体１１ａ、第２外部電極１１ｃの第１主面部１１ｍ及びビア１０ｔを通る第１経路Ａ１と、ビア１０ｓの一部、ビア１０ｖ、ビア１０ｕ、第１外部電極１１ｂの第２主面部１１ｋ、積層体１１ａ、第２外部電極１１ｃの第２主面部１１ｎ、ビア１０ｗ、ビア１０ｘ及びビア１０ｔの一部を通る第２経路Ａ２とが並列に形成される。なお、第１実施形態では、ビア１０ｓが特許請求の範囲に記載の第１ビアに相当し、ビア１０ｕ、ビア１０ｖ及びビア１０ｓの一部が特許請求の範囲に記載の第２ビアに相当し、ビア１０ｔが特許請求の範囲に記載の第３ビアに相当し、ビア１０ｗ、ビア１０ｘ及びビア１０ｔの一部が特許請求の範囲に記載の第４ビアに相当する。
【００４８】
この第２経路Ａ２側のビア（ビア１０ｕ、ビア１０ｖ及びビア１０ｓの一部、ビア１０ｗ、ビア１０ｘ及びビア１０ｔの一部）の長さ（つまり、第１外部電極１１ｂの第２主面部１１ｋと電源パターン１０ｃとの間に直列に接続されるビアの長さ、第２外部電極１１ｃの第２主面部１１ｎとグランドパターン１０ｄとの間に直列に接続されるビアの長さ）は、第１経路Ａ１側のビア（ビア１０ｓ、１０ｔ）の長さ（つまり、第１外部電極１１ｂの第１主面部１１ｊと電源パターン１０ｃとの間のビアの長さ、第２外部電極１１ｃの第１主面部１１ｍとグランドパターン１０ｄとの間のビアの長さ）よりも長い。この第１経路Ａ１側のビアの長さ、第２経路Ａ２側のビアの長さは、絶縁層１０ｅ，１０ｇ，１０ｋ，１０ｉ，１０ｍの厚みによる。例えば、絶縁層１０ｅ，１０ｇ，１０ｋ，１０ｍの厚みを５０μｍとし、絶縁層１０ｉの厚みを３００μｍとした場合、第１経路Ａ１側のビアの長さは略１００μｍであり、第２経路Ａ２側のビアの長さは略４００μｍである。
【００４９】
このように、ビアの長さを変えることでビアでのインダクタンス（ＥＳＬ）を調整でき、ビアの長さが長いとビアでのインダクタンスが高くなる。したがって、実装構造１では、第２経路Ａ２側のビアの長さが第１経路Ａ１側のビアの長さよりも長いので、このビアの長さの違いにより第２経路Ａ２が第１経路Ａ１よりもインダクタンス（ＥＳＬ）が高くなる。
【００５０】
図３には、この第１経路Ａ１と第２経路Ａ２を示す実装構造１の等価回路を示している。第１経路Ａ１のインピーダンスは、第１外部電極１１ｂの第１主面部１１ｊ側のインダクタンスＬ１１及び抵抗Ｒ１１と、容量Ｃと、第２外部電極１１ｃの第１主面部１１ｍ側のインダクタンスＬ１２及び抵抗Ｒ１２とからなる。一方、第２経路Ａ２のインピーダンスは、第１外部電極１１ｂの第２主面部１１ｋ側のインダクタンスＬ２１及び抵抗Ｒ２１と、容量Ｃと、第２外部電極１１ｃの第２主面部１１ｎ側のインダクタンスＬ２２及び抵抗Ｒ２２とからなる。この第１経路Ａ１のインダクタンスＬ１１及び抵抗Ｒ１１と第２経路Ａ２のインダクタンスＬ２１及び抵抗Ｒ２１とは、並列である。また、第１経路Ａ１のインダクタンスＬ１２及び抵抗Ｒ１２と第２経路Ａ２のインダクタンスＬ２２及び抵抗Ｒ２２とは、並列である。容量Ｃは、第１経路Ａ１と第２経路Ａ２とで共通である。
【００５１】
第１経路Ａ１は、金属電極よりも抵抗値が高い樹脂電極で形成された第１，第２外部電極１１ｂ，１１ｃの第１主面部１１ｊ，１１ｍを通るので、第２経路Ａ２よりも抵抗が高い（Ｒ１１＞Ｒ２１、Ｒ１２＞Ｒ２２）。これにより、第１経路Ａ１は、第２経路Ａ２よりも高ＥＳＲである。一方、第２経路Ａ２は、第１経路Ａ１のビア（１０ｓ，１０ｔ）よりも長いビア（ビア１０ｕ、ビア１０ｖ及びビア１０ｓの一部、ビア１０ｗ、ビア１０ｘ及びビア１０ｔの一部）を通るので、第１経路Ａ１よりもインダクタンスが高い（Ｌ２１＞Ｌ１１、Ｌ２２＞Ｌ１２）。これにより、第２経路Ａ２は、第１経路Ａ１よりも高ＥＳＬである。
【００５２】
なお、第１経路Ａ１側のビアの長さと第２経路Ａ２側のビアの長さの一例を上述したが、第１経路Ａ１側のビアの長さと第２経路Ａ２側のビアの長さについては、第１経路Ａ１のＥＳＬと第２経路Ａ２のＥＳＬをどの程度の大きさにするかに応じて適宜調整すればよい。
【００５３】
このようにビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘを用いて積層コンデンサ１１が配線基板１０のＩＣ１２の電源−グランド間に実装されることで、ＩＣ１２の電源−グランド間に第１経路Ａ１と第２経路Ａ２とが並列に挿入されることになる。ＩＣ１２は容量を有しているので、このＩＣ１２の容量と積層コンデンサ１１のインダクタンスとの間で反共振が起きる。しかし、第１経路Ａ１を高ＥＳＲ化しているので、この第１経路Ａ１の高ＥＳＲにより反共振を抑制できる。また、第２経路Ａ２を低ＥＳＲ化しているので、この第２経路Ａ２の低ＥＳＲにより反共振周波数の低周波数側のインピーダンスを抑制できる。
【００５４】
しかし、積層コンデンサ１１とＩＣ１２との間には、ビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘ以外にも配線（例えば、電源パターン１０ｏの一部、グランドパターン１０ｎの一部、配線パターン１０ｐ，１０ｑの一部）が存在する。この配線にも、インダクタンスがある。この配線のインダクタンスが積層コンデンサ１１のインダクタンスに上乗せされると（配線のインダクタンスの影響を受けると）、上述した第１経路Ａ１の高ＥＳＲが反共振の抑制に寄与できなくなり、反共振周波数でのインピーダンスが高くなってしまう。
【００５５】
そこで、第２経路Ａ２を高ＥＳＬ化している。この第２経路Ａ２の高ＥＳＬにより、積層コンデンサ１１とＩＣ１２との間に配線のインダクタンスが存在しても、第１経路Ａ１の高ＥＳＲが反共振の抑制に寄与できるようになる。これにより、ＩＣ１２の容量との間の反共振を抑制でき、反共振周波数でのインピーダンスが低くなる。その結果、電圧変動が抑制され、ＩＣ１２に安定した電力を供給できる。
【００５６】
この第１実施形態に係る積層コンデンサの実装構造１は、配線基板１０におけるＩＣ１２の電源−グランド間にビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘを用いて積層コンデンサ１１が並列に実装されることで、第１経路Ａ１と第２経路Ａ２とが並列に形成される。この第１経路Ａ１が低ＥＳＬかつ高ＥＳＲであり、第２経路Ａ２が高ＥＳＬかつ低ＥＳＲであるので、配線基板１０におけるＩＣ１２と積層コンデンサ１１との間に配線のインダクタンスが存在する場合でも、低ＥＳＲの第２経路Ａ２の高ＥＳＬ化により、第１経路Ａ１の高ＥＳＲがＩＣ１２の容量と積層コンデンサ１１のインダクタンスとの間の反共振の抑制に寄与できる。その結果、反共振周波数でのインピーダンスが低下することで、電源インピーダンスが低下し、電圧変動を抑制できる。このように、第１実施形態に係る積層コンデンサの実装構造１によれば、配線のインダクタンスの影響を受けてもＩＣ１２の容量と積層コンデンサ１１のインダクタンスとの間の反共振を抑制できる。
【００５７】
また、第１実施形態に係る積層コンデンサの実装構造１によれば、積層コンデンサ１１の第１経路Ａ１側の第１主面部１１ｊ，１１ｍが樹脂電極で形成されているので、この樹脂電極により第１経路Ａ１のＥＳＲを調整でき、第１経路Ａ１のＥＳＲを第２経路Ａ２のＥＳＲよりも高くできる。
【００５８】
また、第１実施形態に係る積層コンデンサの実装構造１によれば、第２経路Ａ２側のビアの長さを第１経路Ａ１側のビアの長さよりも長くすることで、第１経路Ａ１と第２経路Ａ２のＥＳＬを調整でき、第２経路Ａ２のＥＳＬを第１経路Ａ１のＥＳＬよりも高くできる。
【００５９】
（第２実施形態）
図４及び図５を参照して、第２実施形態に係る積層コンデンサの実装構造２について説明する。図４は、第２実施形態に係る積層コンデンサの実装構造２を模式的に示す断面図である。図５は、ビアの径に応じたインダクタンスと抵抗の例を示す表である。
【００６０】
実装構造２は、第１実施形態に係る実装構造１と比較すると、ビアの径でもＥＳＬを調整することが異なる。なお、実装構造２では、第１実施形態と同様に、積層コンデンサ２１の外部電極でＥＳＲを調整している。
【００６１】
実装構造２は、配線基板２０と、積層コンデンサ２１と、ＩＣ２２（特許請求の範囲に記載の集積回路に相当）と、を備えている。積層コンデンサ２１は、ＩＣ２２の電源−グランド間に接続されたデカップリングコンデンサである。
【００６２】
配線基板２０は、多層配線基板である。配線基板２０は、第１実施形態に係る配線基板１０と同様に、内部に積層コンデンサ２１が実装されると共に上面２０ａにＩＣ２２が表面実装されている。また、配線基板２０は、配線基板１０と同様に、上面２０ａに電源パターン２０ｃとグランドパターン２０ｄなどの配線パターンが形成され、絶縁層２０ｅ、配線層２０ｆ、絶縁層２０ｇ、配線層２０ｈ、絶縁層２０ｉ、配線層２０ｊ、絶縁層２０ｋ、配線層２０ｌ及び絶縁層２０ｍが順に積層されている。配線基板２０の内部には、ビア２０ｓ，２０ｔ，２０ｕ，２０ｖ，２０ｗ，２０ｘなどのビアが形成されている。
【００６３】
電源パターン２０ｃは、ビア２０ｓにより配線層２０ｆの電源パターン２０ｏに電気的に接続されると共に、ＩＣ２２の電源端子２２ａが電気的に接続されている。グランドパターン２０ｄは、ビア２０ｔにより配線層２０ｆのグランドパターン２０ｎに電気的に接続されると共に、ＩＣ２２のグランド端子２２ｂが電気的に接続されている。
【００６４】
絶縁層２０ｉには、積層コンデンサ２１が配置されている。配線層２０ｆ，２０ｈ，２０ｊ，２０ｌには、配線パターンがそれぞれ形成されており、特に、配線層２０ｆにはグランドパターン２０ｎと電源パターン２０ｏが形成され、配線層２０ｊには配線パターン２０ｐ，２０ｑが形成されている。
【００６５】
ビア２０ｓ，２０ｔ，２０ｕ，２０ｖ，２０ｗ，２０ｘは、第１実施形態に係るビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘと比較すると、ビア２０ｓ、ビア２０ｖのみがビア１０ｓ，１０ｖと接続箇所が異なっている。ビア２０ｓは、ビア１０ｓと同様に、絶縁層２０ｅ，絶縁層２０ｇ及び絶縁層２０ｉの一部を貫通するビアであり、積層コンデンサ２１の一方の電源端子と上面２０ａに形成された電源パターン２０ｃとを電気的に接続するビアである。特に、ビア２０ｓは、絶縁層２０ｇの上面に形成された電源パターン２０ｏに電気的に接続されている。また、ビア２０ｖは、絶縁層２０ｇ及び絶縁層１０ｉを貫通するビアである。ビア２０ｖは、絶縁層２０ｉの下面に形成された配線パターン２０ｐと絶縁層２０ｇの上面に形成された電源パターン２０ｏとを電気的に接続するビアである。したがって、ビア２０ｖは、配線パターン２０ｐを介してビア２０ｕに電気的に接続されている。また、ビア２０ｖは、電源パターン２０ｏを介してビア２０ｓに電気的に接続されている。
【００６６】
また、ビア２０ｓ，２０ｔ，２０ｕ，２０ｖ，２０ｗ，２０ｘは、第１実施形態に係るビア１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘと比較すると、一部のビアの径が異なる。ビア２０ｓ，２０ｔとビア２０ｕ，２０ｖ，２０ｗ，２０ｘとは、径が異なり、ビア２０ｓ，２０ｔのほうが径が大きい。ビア２０ｓ，２０ｔは、例えば、５０μｍである。ビア２０ｕ，２０ｖ，２０ｗ，２０ｘは、例えば、３０μｍである。
【００６７】
積層コンデンサ２１は、上述したようにデカップリングコンデンサである。積層コンデンサ２１は、チップ型の積層セラミックコンデンサであり、略直方体形状である。積層コンデンサ２１は、第１実施形態に係る積層コンデンサ１１と同様の積層コンデンサであり、積層体２１ａと、第１外部電極２１ｂと、第２外部電極２１ｃと、を備えている。第１外部電極２１ｂは、第１実施形態に係る第１外部電極１１ｂと同様に、積層体２１ａの一方の端面２１ｅに沿う端面部２１ｉと、上側の主面２１ｇに沿う第１主面部２１ｊと、下側の主面２１ｈに沿う第２主面部２１ｋとを有している。第２外部電極２１ｃは、第１実施形態に係る第２外部電極１１ｃと同様に、積層体２１ａの他方の端面２１ｆに沿う端面部２１ｌと、上側の主面２１ｇに沿う第１主面部２１ｍと、下側の主面２１ｈに沿う第２主面部２１ｎとを有している。なお、第１、第２外部電極２１ｂ，２１ｃは、この端面２１ｅ，２１ｆ及び主面２１ｇ，２１ｈに繋がる対向する側面の一部まで設けられている。
【００６８】
積層体２１ａは、第１実施形態に係る積層コンデンサ１１の積層体１１ａと同様の構成であり、複数の誘電体層２１ｐと複数の第１内部電極２１ｑ及び第２内部電極２１ｒとを有している。また、第１外部電極２１ｂは、第１実施形態に係る積層コンデンサ１１の第１外部電極１１ｂと同様の構成である。したがって、第１外部電極２１ｂの第１主面部２１ｊは、金属電極よりも抵抗値が高い樹脂電極で形成されている。また、第２外部電極２１ｃは、第１実施形態に係る積層コンデンサ１１の第２外部電極１１ｃと同様の構成である。したがって、第２外部電極２１ｃの第１主面部２１ｍは、金属電極よりも抵抗値が高い樹脂電極で形成されている。
【００６９】
実装構造２では、ＩＣ２２の電源端子２２ａが接続された電源パターン２０ｃに積層コンデンサ２１の第１外部電極２１ｂの第１主面部２１ｊがビア２０ｓにより接続され、ＩＣ２２のグランド端子２２ｂが接続されたグランドパターン２０ｄに積層コンデンサ２１の第２外部電極２１ｃの第１主面部２１ｍがビア２０ｔにより接続されている。また、実装構造２では、ＩＣ２２の電源端子２２ａが接続された電源パターン２０ｃに積層コンデンサ２１の第１外部電極２１ｂの第２主面部２１ｋがビア２０ｕ、ビア２０ｖ及びビア２０ｓの一部（絶縁層２０ｅを貫通する部分）により接続され、ＩＣ２２のグランド端子２２ｂが接続されたグランドパターン２０ｄに積層コンデンサ２１の第２外部電極２１ｃの第２主面部２１ｎがビア２０ｗ、ビア２０ｘ及びビア２０ｔの一部（絶縁層２０ｅを貫通する部分）により接続されている。
【００７０】
このように構成することで、実装構造２では、第１実施形態に係る実装構造１と同様に、ＩＣ２２の電源―グランド間に、ビア２０ｓ、第１外部電極２１ｂの第１主面部２１ｊ、積層体２１ａ、第２外部電極２１ｃの第１主面部２１ｍ及びビア２０ｔを通る第１経路Ａ１と、ビア２０ｓの一部、ビア２０ｖ、ビア２０ｕ、第１外部電極２１ｂの第２主面部２１ｋ、積層体２１ａ、第２外部電極２１ｃの第２主面部２１ｎ、ビア２０ｗ、ビア２０ｘ及びビア２０ｔの一部を通る第２経路Ａ２とが並列に形成される。なお、第２実施形態では、ビア２０ｓが特許請求の範囲に記載の第１ビアに相当し、ビア２０ｕ、ビア２０ｖ及びビア２０ｓの一部が特許請求の範囲に記載の第２ビアに相当し、ビア２０ｔが特許請求の範囲に記載の第３ビアに相当し、ビア２０ｗ、ビア２０ｘ及びビア２０ｔの一部が特許請求の範囲に記載の第４ビアに相当する。
【００７１】
この第２経路Ａ２側のビアの長さは、第１実施形態に係る実装構造１と同様に、第１経路Ａ１側のビアの長さよりも長い。このように、実装構造２でも、第２経路Ａ２側のビアの長さが第１経路Ａ１側のビアの長さよりも長いので、このビアの長さの違いにより第２経路Ａ２が第１経路Ａ１よりもインダクタンス（ＥＳＬ）が高くなる。
【００７２】
さらに、実装構造２では、主に第１経路Ａ１側のビアとなるビア２０ｓ，２０ｔの径が第２経路Ａ２側のビアとなるビア２０ｕ，２０ｖ，２０ｗ，２０ｘの径よりも大きい。このように、ビアの径（ビアの断面積）を変えることでも、ビアのインダクタンス（ＥＳＬ）を調整することがきる。具体的には、ビアの径が小さいと（ビアの断面積が小さいと）、ビアでのインダクタンスが高くなる。第２経路Ａ２側のビアは径の大きいビア２０ｓ，２０ｔの一部を含むが、第１経路Ａ１側のビアはこの径の大きいビア２０ｓ、２０ｔを全て含む。また、第２経路Ａ２側のビアの大部分は、径の小さいビア２０ｕ，２０ｖ，２０ｗ，２０ｘで構成される。したがって、第２経路Ａ２側のビアの径が第１経路Ａ１側のビアの径よりも小さいので、ビアの径の違いでも第２経路Ａ２が第１経路Ａ１よりもインダクタンス（ＥＳＬ）が高くなる。
【００７３】
図５には、ビアの径に応じたインダクタンス及び抵抗の一例を示している。この例では、ビアは、銅でメッキが施されたスルーホールビアである。銅の導電率（＝１／電気抵抗率）は、５８００００００Ｓ／ｍである。ビアの長さは、４０μｍとした。銅メッキの厚みは、１０μｍとした。比較するビアの径は、３０μｍ、５０μｍ、１００μｍとした。したがって、３０μｍのビアの場合、外径が３０μｍであり、内径が２０μｍである。５０μｍのビアの場合、外径が５０μｍであり、内径が４０μｍである。１００μｍのビアの場合、外径が１００μｍであり、内径が９０μｍである。この各数値を用いて、各径のビアのインダクタンスと抵抗を計算した。インダクタンスについては、１００ＭＨｚの場合で計算した。
【００７４】
３０μｍのビアの場合、インダクタンスが１０ｐＨであり、抵抗が０．４３９０ｍΩであった。５０μｍのビアの場合、インダクタンスが７．３ｐＨであり、抵抗が０．２４３９ｍΩであった。１００μｍのビアの場合、インダクタンスが６ｐＨであり、抵抗が０．１１５５ｍΩであった。この例からも判るように、ビアの径が小さいとビアでのインダクタンスが高くなる（ビアの径が大きいとビアでのインダクタンスが低くなる）。
【００７５】
この第１経路Ａ１と第２経路Ａ２が形成される実装構造２の等価回路も、第１実施形態と同様に、図３に示すものとなる。第１経路Ａ１は、金属電極よりも抵抗値が高い樹脂電極で形成された第１，第２外部電極２１ｂ，２１ｃの第１主面部２１ｊ，２１ｍを通るので、第２経路Ａ２よりも抵抗が高い（Ｒ１１＞Ｒ２１、Ｒ１２＞Ｒ２２）。これにより、第１経路Ａ１は、第２経路Ａ２よりも高ＥＳＲである。また、第２経路Ａ２は、第１経路Ａ１のビア（２０ｓ，２０ｔ）よりも長くかつ径が小さいビア（ビア２０ｕ、ビア２０ｖ、ビア２０ｗ、ビア２０ｘ）を通るので、第１経路Ａ１よりもインダクタンスが高い（Ｌ２１＞Ｌ１１、Ｌ２２＞Ｌ１２）。これにより、第２経路Ａ２は、第１経路Ａ１よりも高ＥＳＬである。
【００７６】
なお、ビア２０ｓ，２０ｔ，２０ｕ，２０ｖ，２０ｗ，２０ｘの径の一例を上述したが、ビア２０ｓ，２０ｔ，２０ｕ，２０ｖ，２０ｗ，２０ｘの径については、第１経路Ａ１のＥＳＬと第２経路Ａ２のＥＳＬをどの程度の大きさにするかに応じて適宜調整すればよい。
【００７７】
このように、実装構造２でも、第１実施形態に係る実装構造１と同様に、第１経路Ａ１を高ＥＳＲ化しかつ第２経路Ａ２を高ＥＳＬ化している。この第２経路Ａ２の高ＥＳＬにより、第１実施形態に係る実装構造１と同様に、積層コンデンサ２１とＩＣ２２との間に配線のインダクタンスが存在しても、第１経路Ａ１の高ＥＳＲがＩＣ２２の容量と積層コンデンサ２１のインダクタンスとの間の反共振の抑制に寄与できるようになる。
【００７８】
この第２実施形態に係る積層コンデンサの実装構造２は、第１実施形態に係る実装構造１と同様の効果を有する上に、以下の効果も有している。第２実施形態に係る積層コンデンサの実装構造２によれば、第２経路Ａ２側のビアの径を第１経路Ａ１側のビアの径よりも小さくすることで、ビアの径でも第１経路Ａ１と第２経路Ａ２のＥＳＬを調整でき、第２経路Ａ２のＥＳＬを第１経路Ａ１のＥＳＬよりも高くできる。
【００７９】
（第３実施形態）
図６を参照して、第３実施形態に係る積層コンデンサの実装構造３について説明する。図６は、第３実施形態に係る積層コンデンサの実装構造３を模式的に示す断面図である。
【００８０】
実装構造３は、第１実施形態に係る実装構造１と比較すると、並列に接続されたビアの本数でもＥＳＬを調整することが異なる。なお、実装構造３では、第１実施形態と同様に、積層コンデンサ３１の外部電極でＥＳＲを調整している。
【００８１】
実装構造３は、配線基板３０と、積層コンデンサ３１と、ＩＣ３２（特許請求の範囲に記載の集積回路に相当）と、を備えている。積層コンデンサ３１は、ＩＣ３２の電源−グランド間に接続されたデカップリングコンデンサである。
【００８２】
配線基板３０は、多層配線基板である。配線基板３０は、第１実施形態に係る配線基板１０と同様に、内部に積層コンデンサ３１が実装されると共に上面３０ａにＩＣ３２が表面実装されている。また、配線基板３０は、配線基板１０と同様に、上面３０ａに電源パターン３０ｃとグランドパターン３０ｄなどの配線パターンが形成され、絶縁層３０ｅ、配線層３０ｆ、絶縁層３０ｇ、配線層３０ｈ、絶縁層３０ｉ、配線層３０ｊ、絶縁層３０ｋ、配線層３０ｌ及び絶縁層３０ｍが順に積層されている。配線基板３０の内部には、ビア３０ｓ，３０ｔ，３０ｕ，３０ｖ，３０ｗ，３０ｘ，３０ｙ，３０ｚなどのビアが形成されている。
【００８３】
電源パターン３０ｃは、ビア３０ｓにより配線層３０ｆの電源パターン３０ｏに電気的に接続されると共に、ＩＣ３２の電源端子３２ａが電気的に接続されている。グランドパターン３０ｄは、ビア３０ｕにより配線層３０ｆのグランドパターン３０ｎに電気的に接続されると共に、ＩＣ３２のグランド端子３２ｂが電気的に接続されている。
【００８４】
絶縁層３０ｉには、積層コンデンサ３１が配置されている。配線層３０ｆ，３０ｈ，３０ｊ，３０ｌには、配線パターンがそれぞれ形成されており、特に、配線層３０ｆにはグランドパターン３０ｎと電源パターン３０ｏが形成され、配線層３０ｋには配線パターン３０ｐ，３０ｑが形成されている。
【００８５】
ビア３０ｗ，３０ｘ，３０ｙ，３０ｚは、第２実施形態に係るビア２０ｕ，２０ｖ，２０ｗ，２０ｘと同様の構成のビアである。ビア３０ｓ，３０ｔ，３０ｕ，３０ｖ，３０ｗ，３０ｘ，３０ｙ，３０ｚは、全て同じ径であり、例えば、３０μｍである。
【００８６】
ビア３０ｓは、絶縁層３０ｅ，絶縁層３０ｇ及び絶縁層３０ｉの一部を貫通するビアである。ビア３０ｓは、絶縁層３０ｉに配置された積層コンデンサ３１の一方の電源端子（後述する第１外部電極３１ｂの第１主面部３１ｊ）と上面３０ａに形成された電源パターン３０ｃとを電気的に接続するビアである。ビア３０ｓは、絶縁層３０ｇの上面に形成された電源パターン３０ｏに電気的に接続されている。
【００８７】
ビア３０ｔは、絶縁層３０ｇ及び絶縁層３０ｉの一部を貫通するビアである。ビア３０ｔは、絶縁層３０ｉに配置された積層コンデンサ３１の一方の電源端子と絶縁層３０ｇの上面に形成された電源パターン３０ｏとを電気的に接続するビアである。したがって、積層コンデンサ３１の一方の電源端子と電源パターン３０ｏとの間には、ビア３０ｓの一部とビア３０ｔとが並列に接続されている。
【００８８】
ビア３０ｕは、絶縁層３０ｅ，絶縁層３０ｇ及び絶縁層３０ｉの一部を貫通するビアである。ビア３０ｕは、絶縁層３０ｉに配置された積層コンデンサ３１の一方のグランド端子（後述する第２外部電極３１ｃの第１主面部３１ｍ）と上面３０ａに形成されたグランドパターン３０ｄとを電気的に接続するビアである。ビア３０ｕは、絶縁層３０ｇの上面に形成されたグランドパターン３０ｎに電気的に接続されている。
【００８９】
ビア３０ｖは、絶縁層３０ｇ及び絶縁層３０ｉの一部を貫通するビアである。ビア３０ｖは、絶縁層３０ｉに配置された積層コンデンサ３１の一方のグランド端子と絶縁層３０ｇの上面に形成されたグランドパターン３０ｎとを電気的に接続するビアである。したがって、積層コンデンサ３１の一方のグランド端子とグランドパターン３０ｎとの間には、ビア３０ｕの一部とビア３０ｖとが並列に接続されている。
【００９０】
積層コンデンサ３１は、上述したようにデカップリングコンデンサである。積層コンデンサ３１は、チップ型の積層セラミックコンデンサであり、略直方体形状である。積層コンデンサ３１は、第１実施形態に係る積層コンデンサ１１と同様の積層コンデンサであり、積層体３１ａと、第１外部電極３１ｂと、第２外部電極３１ｃと、を備えている。第１外部電極３１ｂは、第１実施形態に係る第１外部電極１１ｂと同様に、積層体３１ａの一方の端面３１ｅに沿う端面部３１ｉと、上側の主面３１ｇに沿う第１主面部３１ｊと、下側の主面３１ｈに沿う第２主面部３１ｋとを有している。第２外部電極３１ｃは、第１実施形態に係る第２外部電極１１ｃと同様に、積層体３１ａの他方の端面３１ｆに沿う端面部３１ｌと、上側の主面３１ｇに沿う第１主面部３１ｍと、下側の主面３１ｈに沿う第２主面部３１ｎとを有している。なお、第１、第２外部電極３１ｂ，３１ｃは、この端面３１ｅ，３１ｆ及び主面３１ｇ，３１ｈに繋がる対向する側面の一部まで設けられている。
【００９１】
積層体３１ａは、第１実施形態に係る積層コンデンサ１１の積層体１１ａと同様の構成であり、複数の誘電体層３１ｐと複数の第１内部電極３１ｑ及び第２内部電極３１ｒとを有している。また、第１外部電極３１ｂは、第１実施形態に係る積層コンデンサ１１の第１外部電極１１ｂと同様の構成である。したがって、第１外部電極３１ｂの第１主面部３１ｊは、金属電極よりも抵抗値が高い樹脂電極で形成されている。また、第２外部電極３１ｃは、第１実施形態に係る積層コンデンサ１１の第２外部電極１１ｃと同様の構成である。したがって、第２外部電極３１ｃの第１主面部３１ｍは、金属電極よりも抵抗値が高い樹脂電極で形成されている。
【００９２】
実装構造３では、ＩＣ３２の電源端子３２ａが接続された電源パターン３０ｃに積層コンデンサ３１の第１外部電極３１ｂの第１主面部３１ｊがビア３０ｓにより接続されると共にこの第１主面部３１ｊがビア３０ｔにより電源パターン３０ｏに接続され、ＩＣ３２のグランド端子３２ｂが接続されたグランドパターン３０ｄに積層コンデンサ３１の第２外部電極３１ｃの第１主面部３１ｍがビア３０ｕにより接続されると共にこの第１主面部３１ｍがビア３０ｖによりグランドパターン３０ｎに接続されている。また、実装構造３では、ＩＣ３２の電源端子３２ａが接続された電源パターン３０ｃに積層コンデンサ３１の第１外部電極３１ｂの第２主面部３１ｋがビア３０ｗ、ビア３０ｘ及びビア３０ｓの一部（絶縁層３０ｅを貫通する部分）により接続され、ＩＣ３２のグランド端子３２ｂが接続されたグランドパターン３０ｄに積層コンデンサ３１の第２外部電極３１ｃの第２主面部３１ｎがビア３０ｙ、ビア３０ｚ及びビア３０ｕの一部（絶縁層３０ｅを貫通する部分）を介して接続されている。
【００９３】
このように構成することで、実装構造３では、ＩＣ３２の電源―グランド間に、ビア３０ｓ，ビア３０ｔ、第１外部電極３１ｂの第１主面部３１ｊ、積層体３１ａ、第２外部電極３１ｃの第１主面部３１ｍ及びビア３０ｕ，３０ｖを通る第１経路Ａ１と、ビア３０ｓの一部、ビア３０ｘ、ビア３０ｗ、第１外部電極３１ｂの第２主面部３１ｋ、積層体３１ａ、第２外部電極３１ｃの第２主面部３１ｎ、ビア３０ｙ、ビア３０ｚ及びビア３０ｕの一部を通る第２経路Ａ２とが並列に形成される。なお、第３実施形態では、ビア３０ｓ，３０ｔが特許請求の範囲に記載の第１ビアに相当し、ビア３０ｗ、ビア３０ｘ及びビア３０ｓの一部が特許請求の範囲に記載の第２ビアに相当し、ビア３０ｕ，３０ｖが特許請求の範囲に記載の第３ビアに相当し、ビア３０ｙ、ビア３０ｚ及びビア３０ｕの一部が特許請求の範囲に記載の第４ビアに相当する。
【００９４】
この第２経路Ａ２側のビアは、第１実施形態に係る実装構造１と同様に、第１経路Ａ１側のビアの長さよりも長い。このように、実装構造３でも、第２経路Ａ２側のビアの長さが第１経路Ａ１側のビアの長さよりも長いので、ビアの長さの違いにより第２経路Ａ２が第１経路Ａ１よりもインダクタンス（ＥＳＬ）が高くなる。
【００９５】
さらに、実装構造３では、ビア３０ｓの一部とビア３０ｔとが並列に接続され、ビア３０ｕの一部とビア３０ｖとが並列に接続されている。このように、第１経路Ａ１側は、２本のビアが並列に接続されて構成されている。一方、第２経路Ａ２側は、直列に接続されたビアのみで構成され、ビアが並列に接続されていない。この第１経路Ａ１側の並列に接続されたビアの本数を変えることで、ビアの径を変えることと同様にビアの断面積が変わるので、ビアのインダクタンス（ＥＳＬ）を調整することがきる。特に、ビアの径が全て同じであると、並列のビアの本数でインダクタンスを調整し易い。具体的には、並列に接続されたビアの本数が多くなると、インダクタンスが高くなる。したがって、第１経路Ａ１側のみが並列で接続されたビアで構成されるので、第２経路Ａ２が第１経路Ａ１よりもインダクタンス（ＥＳＬ）が高くなる。
【００９６】
この第１経路Ａ１と第２経路Ａ２が形成される実装構造３の等価回路も、第１実施形態と同様に、図３に示すものとなる。第１経路Ａ１は、金属電極よりも抵抗値が高い樹脂電極で形成された第１，第２外部電極３１ｂ，３１ｃの第１主面部３１ｊ，３１ｍを通るので、第２経路Ａ２よりも抵抗が高い（Ｒ１１＞Ｒ２１、Ｒ１２＞Ｒ２２）。これにより、第１経路Ａ１は、第２経路Ａ２よりも高ＥＳＲである。また、第２経路Ａ２は、第１経路Ａ１のビア（並列の３０ｓ及び３０ｔ、並列の３０ｕ及び３０ｖ）よりも長くかつ並列でないビア（直列のビア３０ｗ、ビア３０ｘ及びビア３０ｓの一部、直列のビア３０ｙ、ビア３０ｚ及びビア３０ｕの一部）を通るので、第１経路Ａ１よりもインダクタンスが高い（Ｌ２１＞Ｌ１１、Ｌ２２＞Ｌ１２）。これにより、第２経路Ａ２は、第１経路Ａ１よりも高ＥＳＬである。
【００９７】
なお、第１経路Ａ１側の並列のビアの本数を２本とする例を示したが、第１経路Ａ１側の並列のビアの本数については、第１経路Ａ１のＥＳＬと第２経路Ａ２のＥＳＬをどの程度の大きさにするかに応じて適宜調整すればよい。但し、積層コンデンサ３１の第１、第２外部電極３１ｂ，３１ｃの第１主面部３１ｊ，３１ｍの面積やビアの径（断面積）により、第１主面部３１ｊ，３１ｍに配置できるビアの本数には上限があるので、その上限の本数以内の本数である。
【００９８】
このように、実装構造３でも、第１実施形態に係る実装構造１と同様に、第１経路Ａ１を高ＥＳＲ化しかつ第２経路Ａ２を高ＥＳＬ化している。この第２経路Ａ２の高ＥＳＬにより、第１実施形態に係る実装構造１と同様に、積層コンデンサ３１とＩＣ３２との間に配線のインダクタンスが存在しても、第１経路Ａ１の高ＥＳＲがＩＣ３２の容量と積層コンデンサ３１のインダクタンスとの間の反共振の抑制に寄与できるようになる。
【００９９】
この第３実施形態に係る積層コンデンサの実装構造３は、第１実施形態に係る実装構造１と同様の効果を有する上に、以下の効果も有している。第３実施形態に係る積層コンデンサの実装構造３によれば、第１経路Ａ１側を並列に接続された複数本のビアで構成することで、並列のビアの本数でも第１経路Ａ１と第２経路Ａ２のＥＳＬを調整でき、第２経路Ａ２のＥＳＬを第１経路Ａ１のＥＳＬよりも高くできる。
【０１００】
（第４実施形態）
図７〜図１０を参照して、第４実施形態に係る積層コンデンサの実装構造４について説明する。図７は、第４実施形態に係る積層コンデンサの実装構造４を模式的に示す断面図である。図８は、ビアの材料（導電率）に応じたインダクタンスと抵抗の例を示す表である。図９は、第１経路側ビアが第２経路側ビアよりも径が大きく、第１経路側ビアの材料が第２経路側ビアの材料よりも導電率が低い（電気抵抗率が高い）場合のインダクタンスと抵抗の例を示す表である。図１０は、第１経路側ビアが第２経路側ビアよりも径が小さく、第１経路側ビアが第２経路側ビアより導電率が低い（電気抵抗率が高い）場合のインダクタンスと抵抗の例を示す表である。
【０１０１】
実装構造４は、第２実施形態に係る実装構造２と比較すると、ビアの材料（電気抵抗率＝１／導電率）でＥＳＲを調整することが異なる。なお、実装構造４では、第２実施形態と同様に、ビアの長さと径でＥＳＬを調整している。
【０１０２】
実装構造４は、配線基板４０と、積層コンデンサ４１と、ＩＣ４２（特許請求の範囲に記載の集積回路に相当）と、を備えている。積層コンデンサ４１は、ＩＣ４２の電源−グランド間に接続されたデカップリングコンデンサである。
【０１０３】
配線基板４０は、多層配線基板である。配線基板４０は、第２実施形態に係る配線基板２０と同様に、内部に積層コンデンサ４１が実装されると共に上面４０ａにＩＣ４２が表面実装されている。また、配線基板４０は、配線基板２０と同様に、上面４０ａに電源パターン４０ｃとグランドパターン４０ｄなどの配線パターンが形成され、絶縁層４０ｅ、配線層４０ｆ、絶縁層４０ｇ、配線層４０ｈ、絶縁層４０ｉ、配線層４０ｊ、絶縁層４０ｋ、配線層４０ｌ及び絶縁層４０ｍが順に積層されている。配線基板４０の内部には、ビア４０ｓ，４０ｔ，４０ｕ，４０ｖ，４０ｗ，４０ｘなどのビアが形成されている。
【０１０４】
ビア４０ｓ，４０ｔ，４０ｕ，４０ｖ，４０ｗ，４０ｘは、第２実施形態に係るビア２０ｓ，２０ｔ，２０ｕ，２０ｖ，２０ｗ，２０ｘと比較すると、一部のビアの材料が異なる。ビア４０ｕ，４０ｖ，４０ｗ，４０ｘは、第２実施形態に係るビア２０ｓ，２０ｔ，２０ｕ，２０ｖ，２０ｗ，２０ｘと同様に、電気抵抗率の低い（導電率の高い）銅などの材料でメッキが施されたスルーホールビアである。一方、ビア４０ｓ，４０ｔは、ビア４０ｕ，４０ｖ，４０ｗ，４０ｘよりも電気抵抗率の高い（導電率の低い）材料でメッキが施されたスルーホールビアである。この電気抵抗率の高い（導電率の低い）材料としては、例えば、銅よりも導電率が十分に低い導電性カーボン、パラジウムである。したがって、ビア４０ｓ，４０ｔでの抵抗は、ビア４０ｕ，４０ｖ，４０ｗ，４０ｘでの抵抗よりも高くなる。
【０１０５】
図８には、ビアの材料（導電率）に応じたインダクタンス及び抵抗の一例を示している。この例では、ビアの長さは、４０μｍとした。ビアの径は、３０μｍとした。各材料によるメッキの厚みは、１０μｍとした。したがって、ビアは、外径が３０μｍであり、内径が２０μｍである。比較するビアの材料は、銅（導電率＝５８００００００Ｓ／ｍ）、パラジウム（導電率＝９２０００００Ｓ／ｍ）、導電性カーボン（導電率＝１００００００Ｓ／ｍ）とした。この各数値を用いて、各径のビアのインダクタンスと抵抗を計算した。インダクタンスについては、１００ＭＨｚの場合で計算した。
【０１０６】
銅のビアの場合、インダクタンスが１０ｐＨであり、抵抗が０．４４ｍΩであった。パラジウムのビアの場合、インダクタンスが１０ｐＨであり、抵抗が２．７７ｍΩであった。導電性カーボンのビアの場合、インダクタンスが１０ｐＨであり、抵抗が２５．４６ｍΩである。この例からも判るように、導電率が低くなると（電気抵抗率が高くなると）、ビアの抵抗が高くなる。
【０１０７】
なお、ビア４０ｓ，４０ｔでの抵抗をビア４０ｕ，４０ｖ，４０ｗ，４０ｘでの抵抗よりも高くする場合、ビア４０ｓ，４０ｔの全部分を導電率が低い材料で形成してもよいし、あるいは、ビア４０ｓ，４０ｔの一部を導電率が低い材料で形成すると共に残りの部分についは銅などの導電率の高い材料で形成してもよい。
【０１０８】
積層コンデンサ４１は、上述したようにデカップリングコンデンサである。積層コンデンサ４１は、チップ型の積層セラミックコンデンサであり、略直方体形状である。積層コンデンサ４１は、積層体４１ａと、第１外部電極４１ｂと、第２外部電極４１ｃと、を備えている。第１外部電極４１ｂは、第２実施形態に係る第１外部電極２１ｂと同様に、積層体４１ａの一方の端面４１ｅに沿う端面部４１ｉと、上側の主面４１ｇに沿う第１主面部４１ｊと、下側の主面４１ｈに沿う第２主面部４１ｋとを有している。第２外部電極４１ｃは、第２実施形態に係る第２外部電極２１ｃと同様に、積層体４１ａの他方の端面４１ｆに沿う端面部４１ｌと、上側の主面４１ｇに沿う第１主面部４１ｍと、下側の主面４１ｈに沿う第２主面部４１ｎとを有している。なお、第１、第２外部電極４１ｂ，４１ｃは、この端面４１ｅ，４１ｆ及び主面４１ｇ，４１ｈに繋がる対向する側面の一部まで設けられている。
【０１０９】
積層体４１ａは、第２実施形態に係る積層コンデンサ２１の積層体２１ａと同様の構成であり、複数の誘電体層４１ｐと複数の第１内部電極４１ｑ及び第２内部電極４１ｒとを有している。
【０１１０】
第１外部電極４１ｂは、第２実施形態に係る積層コンデンサ２１の第１外部電極２１ｂと比較すると、第１主面部４１ｊも金属電極で形成されている点が異なる。したがって、第１外部電極４１ｂでは、端面部４１ｉ、第１主面部４１ｊ、第２主面部４１ｋ全てが金属電極で形成されており、第１主面部４１ｊと第２主面部４１ｋとが同程度の抵抗値である。また、第２外部電極４１ｃは、第２実施形態に係る積層コンデンサ２１の第２外部電極２１ｃと比較すると、第１主面部４２ｍも金属電極で形成されている点が異なる。したがって、第２外部電極４１ｃでは、端面部４１ｌ、第１主面部４１ｍ、第２主面部４１ｎ全てが金属電極で形成されており、第１主面部４１ｍと第２主面部４１ｎとが同程度の抵抗値である。
【０１１１】
実装構造４では、ＩＣ４２の電源端子４２ａが接続された電源パターン４０ｃに積層コンデンサ４１の第１外部電極４１ｂの第１主面部４１ｊがビア４０ｓを介して接続され、ＩＣ４２のグランド端子４２ｂが接続されたグランドパターン４０ｄに積層コンデンサ４１の第２外部電極４１ｃの第１主面部４１ｍがビア４０ｔを介して接続されている。また、実装構造４では、ＩＣ４２の電源端子４２ａが接続された電源パターン４０ｃに積層コンデンサ４１の第１外部電極４１ｂの第２主面部４１ｋがビア４０ｕ、ビア４０ｖ及びビア４０ｓの一部（絶縁層４０ｅを貫通する部分）を介して接続され、ＩＣ４２のグランド端子４２ｂが接続されたグランドパターン４０ｄに積層コンデンサ４１の第２外部電極４１ｃの第２主面部４１ｎがビア４０ｗ、ビア４０ｘ及びビア４０ｔの一部（絶縁層４０ｅを貫通する部分）を介して接続されている。
【０１１２】
このように構成することで、実装構造４では、第２実施形態に係る実装構造２と同様に、ＩＣ４２の電源―グランド間に、ビア４０ｓ、第１外部電極４１ｂの第１主面部４１ｊ、積層体４１ａ、第２外部電極４１ｃの第１主面部４１ｍ及びビア４０ｔを通る第１経路Ａ１と、ビア４０ｓの一部、ビア４０ｖ、ビア４０ｕ、第１外部電極４１ｂの第２主面部４１ｋ、積層体４１ａ、第２外部電極４１ｃの第２主面部４１ｎ、ビア４０ｗ、ビア４０ｘ及びビア４０ｔの一部を通る第２経路Ａ２とが並列に形成される。なお、第４実施形態では、ビア４０ｓが特許請求の範囲に記載の第１ビアに相当し、ビア４０ｕ、ビア４０ｖ及びビア４０ｓの一部が特許請求の範囲に記載の第２ビアに相当し、ビア４０ｔが特許請求の範囲に記載の第３ビアに相当し、ビア４０ｗ、ビア４０ｘ及びビア４０ｔの一部が特許請求の範囲に記載の第４ビアに相当する。
【０１１３】
この第２経路Ａ２側のビアの長さは、第２実施形態に係る実装構造２と同様に、第１経路Ａ１側のビアの長さよりも長い。また、第２経路Ａ２側のビアの径は、第２実施形態に係る実装構造２と同様に、第１経路Ａ１側のビアの径よりも小さい。したがって、第２経路Ａ２は、第１経路Ａ１よりもインダクタンス（ＥＳＬ）が高くなる。
【０１１４】
特に、実装構造４では、主に第１経路Ａ１側のビアとなるビア４０ｓ，４０ｔが第２経路Ａ２側のビアとなるビア４０ｕ，４０ｖ，４０ｗ，４０ｘよりも導電率の低い材料で形成されている。このように、ビアを形成する材料（導電率）を変えることで、ビアにより抵抗（ＥＳＲ）を調整することがきる。具体的には、導電率が低い（電気抵抗率が高い）材料でビアを形成すると、ビアでの抵抗が高くなる。第２経路Ａ２側のビアは導電率が低いビア４０ｓ，４０ｔの一部を含むが、第１経路Ａ１側のビアはこの導電率が低いビア４０ｓ、４０ｔを全て含む。また、第２経路Ａ２側のビアの大部分は、導電率の高いビア４０ｕ，４０ｖ，４０ｗ，４０ｘで構成される。したがって、第１経路Ａ１は、第２経路Ａ２よりも抵抗（ＥＳＲ）が高くなる。
【０１１５】
なお、ビアの長さが長くなると、ビアの抵抗が高くなる。また、ビアの断面積が小さくなると、ビアの抵抗が高くなる。実装構造４では、第１経路Ａ１側のビアが第２経路Ａ２側のビアよりも長さが短くかつ径が大きい（断面積が大きい）。そこで、この長さが短くかつ断面積の大きいビアの第１経路Ａ１を第２経路Ａ２よりも抵抗を大きくするために、第１経路Ａ１のビア４０ｓ，４０ｔには第２経路Ａ２のビア４０ｕ，４０ｖ，４０ｗ，４０ｘよりも導電率が十分に低い材料を用いることが望ましい。
【０１１６】
図９には、第１経路Ａ１側のビアが第２経路Ａ２側のビアよりも径が大きく、第１経路Ａ１側のビアの材料が第２経路Ａ２側のビアの材料よりも導電率が低い（電気抵抗率が高い）場合のインダクタンスと抵抗の一例を示している。この例では、第１経路Ａ１側のビアは、径が５０μｍであり、材料が導電性カーボン（導電率＝１００００００Ｓ／ｍ）である。第２経路Ａ２側のビアは、径が３０μｍであり、材料が銅（導電率＝５８００００００Ｓ／ｍ）である。ビアの長さは、第１経路Ａ１側と第２経路Ａ２側で同じ長さの４０μｍとした。各材料によるメッキの厚みは、第１経路Ａ１側と第２経路Ａ２側で同じ厚みの１０μｍとした。この各数値を用いて、第１経路Ａ１側のビアと第２経路Ａ２側のビアのインダクタンスと抵抗を計算した。インダクタンスについては、１００ＭＨｚの場合で計算した。
【０１１７】
ビアの本数が１本の場合、第１経路Ａ１側のビアのインダクタンスが７．３ｐＨであり、抵抗が１４．１５ｍΩであり、第２経路Ａ２側のビアのインダクタンスが１０．０ｐＨであり、抵抗が０．４ｍΩであった。この例からも判るように、導電率が低い第１経路Ａ１側のビアは、導電率が高い第２経路Ａ２側のビアよりも抵抗が高くなる。また、径が小さい第２経路Ａ２側のビアは、径の大きい第１経路Ａ１側のビアのよりもインダクタンスが高くなる。
【０１１８】
この図９には、参考例として、並列に接続されるビアの本数を変えた場合のインダクタンスと抵抗も示している。第１経路Ａ１側のビアの本数が１本の場合にはインダクタンスが７．３ｐＨであり、抵抗が１４．１５ｍΩであり、２本の場合にはインダクタンスが３．６５ｐＨであり、抵抗が７．０８ｍΩであり、３本の場合にはインダクタンスが２．４３ｐＨであり、抵抗が４．７２ｍΩであり、４本の場合にはインダクタンスが１．８３ｐＨであり、抵抗が３．５４ｍΩであり、５本の場合にはインダクタンスが１．４６ｐＨであり、抵抗が２．８３ｍΩであった。第２経路Ａ２側のビアの本数が１本の場合にはインダクタンスが１０．０ｐＨであり、抵抗が０．４ｍΩであり、２本の場合にはインダクタンスが５．０ｐＨであり、抵抗がｍ０．２Ωであり、３本の場合にはインダクタンスが３．３３ｐＨであり、抵抗が０．１５ｍΩであり、４本の場合にはインダクタンスが２．５０ｐＨであり、抵抗が０．１１ｍΩであり、５本の場合にはインダクタンスが２．００ｐＨであり、抵抗が０．０９ｍΩであった。この例から判るように、並列のビアの本数が多くなると、インダクタンスが低くなり、抵抗が低くなる。この例から、上述した第３実施形態での並列のビアの本数によりＥＳＬを調整できることが判る。
【０１１９】
図１０には、図９に対する比較例として、第１経路Ａ１側のビアが第２経路Ａ２側のビアよりも径が小さい場合のインダクタンスと抵抗の一例を示している。この例では、第１経路Ａ１側のビアは、径が３０μｍであり、材料が導電性カーボンである。第２経路Ａ２側のビアは、径が５０μｍであり、材料が銅である。ビアの長さは、第１経路Ａ１側と第２経路Ａ２側で同じ長さの４０μｍとした。各材料によるメッキの厚みは、第１経路Ａ１側と第２経路Ａ２側で同じ厚みの１０μｍとした。この各数値を用いて、第１経路Ａ１側のビアと第２経路Ａ２側のビアのインダクタンスと抵抗を計算した。インダクタンスについては、１００ＭＨｚの場合で計算した。
【０１２０】
ビアの本数が１本の場合、第１経路Ａ１側のビアのインダクタンスが１０．０ｐＨであり、抵抗が２５．４６ｍΩであり、第２経路Ａ２側のビアのインダクタンスが７．３０ｐＨであり、抵抗が０．２４ｍΩであった。このビアの本数が１本の場合の図１０に示すインダクタンスと図９に示すインダクタンスとを比較すると、ビアの径が大きくなると、インダクタンスが低くなることが判る。この比較結果から、この第４実施形態及び上述した第２実施形態でのビアの径によりＥＳＬを調整できることが判る。
【０１２１】
この図１０には、参考例として、第１経路側で並列に接続されるビアの本数を変えた場合のインダクタンスと抵抗も示している。ビアの本数が１本の場合にはインダクタンスが１０．００ｐＨであり、抵抗が２５．４６ｍΩであり、２本の場合にはインダクタンスが５．００ｐＨであり、抵抗が１２．７３ｍΩであり、３本の場合にはインダクタンスが３．３３ｐＨであり、抵抗が８．４９ｍΩであり、４本の場合にはインダクタンスが１．８３ｐＨであり、抵抗が３．５４ｍΩであり、５本の場合にはインダクタンスが０．９１ｐＨであり、抵抗が１．７７ｍΩであった。この例からも、上述した第３実施形態での並列のビアの本数によりＥＳＬを調整できることが判る。
【０１２２】
第１経路Ａ１と第２経路Ａ２が形成される実装構造３の等価回路も、第１実施形態と同様に、図３に示すものとなる。第１経路Ａ１は、導電率の低い（電気抵抗率の高い）材料で形成されたビア４０ｓ，４０ｔを通るので、第２経路Ａ２よりも抵抗が高い（Ｒ１１＞Ｒ２１、Ｒ１２＞Ｒ２２）。これにより、第１経路Ａ１は、第２経路Ａ２よりも高ＥＳＲである。また、第２経路Ａ２は、第１経路Ａ１のビア（４０ｓ，４０ｔ）よりも長くかつ径が小さいビア（ビア４０ｕ、ビア４０ｖ及びビア４０ｓの一部、ビア４０ｗ、ビア４０ｘ及びビア４０ｔの一部）を通るので、第１経路Ａ１よりもインダクタンスが高い（Ｌ２１＞Ｌ１１、Ｌ２２＞Ｌ１２）。これにより、第２経路Ａ２は、第１経路Ａ１よりも高ＥＳＬである。
【０１２３】
このように、実装構造４でも、第１実施形態に係る実装構造１と同様に、第１経路Ａ１を高ＥＳＲ化しかつ第２経路Ａ２を高ＥＳＬ化している。この第２経路Ａ２の高ＥＳＬにより、第１実施形態に係る実装構造１と同様に、積層コンデンサ４１とＩＣ４２との間に配線のインダクタンスが存在しても、第１経路Ａ１の高ＥＳＲがＩＣ４２の容量と積層コンデンサ４１のインダクタンスとの間の反共振の抑制に寄与できるようになる。
【０１２４】
この第４実施形態に係る積層コンデンサの実装構造４は、第２実施形態に係る実装構造２と同様の効果を有する上に、以下の効果も有している。第４実施形態に係る積層コンデンサの実装構造４によれば、第１経路Ａ１側のビア４０ｓ，４０ｔを第２経路Ａ２側のビア４０ｕ，４０ｖ，４０ｗ，４０ｘよりも導電率の低い（電気抵抗率の高い）材料で形成することで、第１経路Ａ１と第２経路Ａ２のＥＳＲを調整でき、第１経路Ａ１のＥＳＲを第２経路Ａ２のＥＳＲよりも高くできる。
【０１２５】
（第５実施形態）
図１１及び図１２を参照して、第５実施形態に係る積層コンデンサの実装構造５について説明する。図１１は、第５実施形態に係る積層コンデンサの実装構造５を模式的に示す断面図である。図１２は、第１経路側ビアと第２経路側ビアとが同じ径で、第１経路側ビアが第２経路側ビアよりも導電率が低く、第１経路側の並列のビアの本数を変えた場合のインダクタンスと抵抗の例を示す表である。
【０１２６】
実装構造５は、第３実施形態に係る実装構造３と比較すると、ビアの材料（電気抵抗率＝１／導電率）でＥＳＲを調整することが異なる。なお、実装構造５では、第３実施形態と同様に、ビアの長さと並列の本数でＥＳＬを調整している。
【０１２７】
実装構造５は、配線基板５０と、積層コンデンサ５１と、ＩＣ５２（特許請求の範囲に記載の集積回路に相当）と、を備えている。積層コンデンサ５１は、ＩＣ５２の電源−グランド間に接続されたデカップリングコンデンサである。
【０１２８】
配線基板５０は、多層配線基板である。配線基板５０は、第３実施形態に係る配線基板３０と同様に、内部に積層コンデンサ５１が実装されると共に上面５０ａにＩＣ５２が表面実装されている。また、配線基板５０は、配線基板３０と同様に、上面５０ａに電源パターン５０ｃとグランドパターン５０ｄなどの配線パターンが形成され、絶縁層５０ｅ、配線層５０ｆ、絶縁層５０ｇ、配線層５０ｈ、絶縁層５０ｉ、配線層５０ｊ、絶縁層５０ｋ、配線層５０ｌ及び絶縁層５０ｍが順に積層されている。配線基板５０の内部には、ビア５０ｓ，５０ｔ，５０ｕ，５０ｖ，５０ｗ，５０ｘ，５０ｙ，５０ｚなどのビアが形成されている。
【０１２９】
ビア５０ｓ，５０ｔ，５０ｕ，５０ｖ，５０ｗ，５０ｘ，５０ｙ，５０ｚは、第３実施形態に係るビア３０ｓ，３０ｔ，３０ｕ，３０ｖ，３０ｗ，３０ｘ，３０ｙ，３０ｚと比較すると、一部のビアの材料が異なる。ビア５０ｗ，５０ｘ，５０ｙ，５０ｚは、第３実施形態に係るビア３０ｓ，３０ｔ，３０ｕ，３０ｖ，３０ｗ，３０ｘ，３０ｙ，３０ｚと同様に、電気抵抗率の低い（導電率の高い）銅などの材料でメッキが施されたスルーホールビアである。一方、ビア５０ｓ，５０ｔ，５０ｕ，５０ｖは、ビア５０ｗ，５０ｘ，５０ｙ，５０ｚよりも電気抵抗率の高い（導電率の低い）材料でメッキが施されたスルーホールビアである。したがって、ビア５０ｓ，５０ｔ，５０ｕ，５０ｖでの抵抗は、ビア５０ｗ，５０ｘ，５０ｙ，５０ｚでの抵抗よりも高くなる。なお、ビア５０ｓとビア５０ｔのうちの何れか一方のみを電気抵抗率の高い材料で形成されたものとしてもよいし、ビア５０ｕとビア５０ｖのうちの何れか一方のみを電気抵抗率の高い材料で形成されたものとしてもよい。
【０１３０】
積層コンデンサ５１は、上述したようにデカップリングコンデンサである。積層コンデンサ５１は、チップ型の積層セラミックコンデンサであり、略直方体形状である。積層コンデンサ５１は、積層体５１ａと、第１外部電極５１ｂと、第２外部電極５１ｃと、を備えている。第１外部電極５１ｂは、第３実施形態に係る第１外部電極３１ｂと同様に、積層体５１ａの一方の端面５１ｅに沿う端面部５１ｉと、上側の主面５１ｇに沿う第１主面部５１ｊと、下側の主面５１ｈに沿う第２主面部５１ｋとを有している。第２外部電極５１ｃは、第３実施形態に係る第３外部電極３１ｃと同様に、積層体５１ａの他方の端面５１ｆに沿う端面部５１ｌと、上側の主面５１ｇに沿う第１主面部５１ｍと、下側の主面２１ｈに沿う第２主面部５１ｎとを有している。なお、第１、第２外部電極５１ｂ，５１ｃは、この端面５１ｅ，５１ｆ及び主面５１ｇ，５１ｈに繋がる対向する側面の一部まで設けられている。
【０１３１】
積層体５１ａは、第３実施形態に係る積層コンデンサ３１の積層体３１ａと同様の構成であり、複数の誘電体層５１ｐと複数の第１内部電極５１ｑ及び第２内部電極５１ｒとを有している。また、第１外部電極５１ｂは、第４実施形態に係る積層コンデンサ４１の第１外部電極４１ｂと同様の構成である。また、第２外部電極５１ｃは、第４実施形態に係る積層コンデンサ４１の第２外部電極４１ｃと同様の構成である。
【０１３２】
実装構造５では、ＩＣ５２の電源端子５２ａが接続された電源パターン５０ｃに積層コンデンサ５１の第１外部電極５１ｂの第１主面部５１ｊがビア５０ｓを介して接続されると共にこの第１主面部５１ｊがビア５０ｔを介して電源パターン５０ｏに接続され、ＩＣ５２のグランド端子５２ｂが接続されたグランドパターン５０ｄに積層コンデンサ５１の第２外部電極５１ｃの第１主面部５１ｍがビア５０ｕを介して接続されると共にこの第１主面部５１ｍがビア５０ｖを介してグランドパターン５０ｎに接続されている。また、実装構造５では、ＩＣ５２の電源端子５２ａが接続された電源パターン５０ｃに積層コンデンサ５１の第１外部電極５１ｂの第２主面部５１ｋがビア５０ｗ、ビア５０ｘ及びビア５０ｓの一部（絶縁層５０ｅを貫通する部分）を介して接続され、ＩＣ５２のグランド端子５２ｂが接続されたグランドパターン５０ｄに積層コンデンサ５１の第２外部電極５１ｃの第２主面部５１ｎがビア５０ｙ、ビア５０Ｚ及びビア５０ｕの一部（絶縁層５０ｅを貫通する部分）を介して接続されている。
【０１３３】
このように構成することで、実装構造５では、第３実施形態に係る実装構造３と同様に、ＩＣ５２の電源―グランド間に、ビア５０ｓ，５０ｔ、第１外部電極５１ｂの第１主面部５１ｊ、積層体５１ａ、第２外部電極５１ｃの第１主面部５１ｍ及びビア５０ｕ，５０ｖを通る第１経路Ａ１と、ビア５０ｓの一部、ビア５０ｘ、ビア５０ｗ、第１外部電極５１ｂの第２主面部５１ｋ、積層体５１ａ、第２外部電極５１ｃの第２主面部５１ｎ、ビア５０ｙ、ビア５０ｚ及びビア５０ｕの一部を通る第２経路Ａ２とが並列に形成される。なお、第５実施形態では、ビア５０ｓ，５０ｔが特許請求の範囲に記載の第１ビアに相当し、ビア５０ｗ、ビア５０ｘ及びビア５０ｓの一部が特許請求の範囲に記載の第２ビアに相当し、ビア５０ｕ，５０ｖが特許請求の範囲に記載の第３ビアに相当し、ビア５０ｙ、ビア５０ｚ及びビア５０ｕの一部が特許請求の範囲に記載の第４ビアに相当する。
【０１３４】
この第２経路Ａ２側のビアの長さは、第３実施形態に係る実装構造３と同様に、第１経路Ａ１側のビアの長さよりも長い。また、第１経路Ａ１側は、第３実施形態に係る実装構造３と同様に、並列に接続された複数本のビアで構成されている。したがって、第２経路Ａ２は、第１経路Ａ１よりもインダクタンス（ＥＳＬ）が高くなる。
【０１３５】
また、第１経路Ａ１側のビアは、第４実施形態に係る実装構造４と同様に、第２経路Ａ２側のビアよりも導電率の低い（電気抵抗率の高い）材料で形成されている。そのため、第１経路Ａ１は、第２経路Ａ２よりも抵抗（ＥＳＲ）が高くなる。
【０１３６】
図１２には、第１経路Ａ１側のビアと第２経路Ａ２側のビアの径が同じで、第１経路Ａ１側のビアの材料が第２経路Ａ２側のビアの材料よりも導電率が低く、第１経路Ａ１側の並列のビアの本数を変えた場合のインダクタンスと抵抗の一例を示している。この例では、第１経路Ａ１側のビアは、径が５０μｍであり、材料が導電性カーボン（導電率＝１００００００Ｓ／ｍ）である。第２経路Ａ２側のビアは、径が５０μｍであり、材料が銅（導電率＝５８００００００Ｓ／ｍ）である。ビアの長さは、第１経路Ａ１側と第２経路Ａ２側で同じ長さの４０μｍとした。各材料によるメッキの厚みは、第１経路Ａ１側と第２経路Ａ２側で同じ厚みの１０μｍとした。第１経路Ａ１側の並列のビアの本数を、１本〜５本で変えた。第２経路Ａ２側のビアの本数は、１本のみである。この各数値を用いて、第１経路Ａ１側のビアと第２経路Ａ２側のビアのインダクタンスと抵抗を計算した。インダクタンスについては、１００ＭＨｚの場合で計算した。
【０１３７】
第２経路Ａ２側のビアの本数が１本の場合、インダクタンスが７．３０ｐＨであり、抵抗が０．２４ｍΩであった。第１経路Ａ１側のビアの本数が１本の場合にはインダクタンスが７．３０ｐＨであり、抵抗が１４．１５ｍΩであり、２本の場合にはインダクタンスが３．６５ｐＨであり、抵抗が７．０８ｍΩであり、３本の場合にはインダクタンスが２．４３ｐＨであり、抵抗が４．７２ｍΩであり、４本の場合にはインダクタンスが１．８３ｐＨであり、抵抗が３．５４ｍΩであり、５本の場合にはインダクタンスが１．４６ｐＨであり、抵抗が２．８３ｍΩであった。この例から判るように、第１経路Ａ１側の並列のビアの本数が増えるほど、第１経路Ａ１側のビアが第２経路Ａ２側のビアよりもインダクタンスが低くなる（第２経路Ａ２側のビアが第１経路Ａ１側のビアよりもインダクタンスが高くなる）。また、第１経路Ａ１側の並列のビアの本数が増えるほど、第１経路Ａ１側のビアの抵抗が低くなる。しかし、第１経路Ａ１側のビアは第２経路Ａ２側のビアよりも導電率が十分に低い材料で形成されているので、並列のビアの本数が多くなっても、第１経路Ａ１側のビアが第２経路Ａ２側のビアよりも抵抗が高い。
【０１３８】
第１経路Ａ１と第２経路Ａ２が形成される実装構造５の等価回路も、第１実施形態と同様に、図３に示すものとなる。第１経路Ａ１は、導電率の低い（電気抵抗率の高い）材料で形成されたビア５０ｓ，５０ｔ，５０ｕ，５０ｖを通るので、第２経路Ａ２よりも抵抗が高い（Ｒ１１＞Ｒ２１、Ｒ１２＞Ｒ２２）。これにより、第１経路Ａ１は、第２経路Ａ２よりも高ＥＳＲである。また、第２経路Ａ２は、第１経路Ａ１のビア（並列の５０ｓ及び５０ｔ、並列の５０ｕ及び５０ｖ）よりも長くかつ並列でないビア（直列のビア５０ｗ、ビア５０ｘ及びビア５０ｓの一部、直列のビア５０ｙ、ビア５０ｚ及びビア５０ｕの一部）を通るので、第１経路Ａ１よりもインダクタンスが高い（Ｌ２１＞Ｌ１１、Ｌ２２＞Ｌ１２）。これにより、第２経路Ａ２は、第１経路Ａ１よりも高ＥＳＬである。
【０１３９】
このように、実装構造５でも、第１実施形態に係る実装構造１と同様に、第１経路Ａ１を高ＥＳＲ化しかつ第２経路Ａ２を高ＥＳＬ化している。この第２経路Ａ２の高ＥＳＬにより、第１実施形態に係る実装構造１と同様に、積層コンデンサ５１とＩＣ５２との間に配線のインダクタンスが存在しても、第１経路Ａ１の高ＥＳＲがＩＣ５２の容量と積層コンデンサ５１のインダクタンスとの間の反共振の抑制に寄与できるようになる。
【０１４０】
この第５実施形態に係る積層コンデンサの実装構造５は、第３実施形態に係る実装構造３と同様の効果を有する上に、以下の効果も有している。第５実施形態に係る積層コンデンサの実装構造５によれば、第１経路Ａ１側のビア５０ｓ，５０ｔ，５０ｕ，５０ｖを第２経路Ａ２側のビア５０ｗ，５０ｘ，５０ｙ，５０ｚよりも導電率の低い（電気抵抗率の高い）材料で形成することで、第１経路Ａ１と第２経路Ａ２のＥＳＲを調整でき、第１経路Ａ１のＥＳＲを第２経路Ａ２のＥＳＲよりも高くできる。
【０１４１】
なお、第４、第５実施形態に係る積層コンデンサの実装構造４，５によれば、特殊な積層コンデンサを用いなくても、既存の低ＥＳＲかつ低ＥＳＬの積層コンデンサ４１，５１を用いることで、上述した反共振の抑制を実現できる。そのため、コストを抑えることができる。
【０１４２】
図１３を参照して、第４、第５実施形態に係る導電率が低い材料で形成されたビアの製造方法の一例を説明する。図１３は、導電率が低い（電気抵抗率が高い）ビアの製造方法の一例の説明図である。図１３では、積層コンデンサ６１を含む配線基板６０の一部を示している。
【０１４３】
この例の場合、配線基板６０は、図１３において上側から、絶縁層６０ｅ、配線層６０ｆ、絶縁層６０ｇ、配線層６０ｈ，絶縁層６０ｉなどが順に積層されている。配線基板６０の内部には、ビア６０ｓ，６０ｔなどのビアが形成されている。
【０１４４】
まず、各層６０ｅ，６０ｆ，６０ｇ，６０ｈ，６０ｉに、ビア６０ｓとビア６０ｔの一部を構成するビアをそれぞれ形成する。具体的には、絶縁層６０ｅにビア６０ｓｅとビア６０ｔｅを形成し、配線層６０ｆにビア６０ｓｆとビア６０ｔｆを形成し、絶縁層６０ｇにビア６０ｓｇとビア６０ｔｇを形成し、配線層６０ｈにビア６０ｓｈとビア６０ｔｈを形成し、絶縁層６０ｉにビア６０ｓｉとビア６０ｔｉを形成する。この際、一部の層のビアを導電率の低い材料を用いて形成すると共にその他の層のビアを導電率の高い材料を用いて形成するか、あるいは、全部の層のビアを導電率の低い材料を用いて形成する。例えば、絶縁層６０ｇのビア６０ｓｇとビア６０ｔｇのみを導電性カーボンを用いて形成し、他の層のビアを銅を用いて形成する。
【０１４５】
そして、各層６０ｅ，６０ｆ，６０ｇ，６０ｈ，６０ｉを積層することで、ビア６０ｓｅ、ビア６０ｓｆ、ビア６０ｓｇ、ビア６０ｓｈ及びビア６０ｓｉからなるビア６０ｓと，ビア６０ｔｅ、ビア６０ｔｆ、ビア６０ｔｇ、ビア６０ｔｈ及び６０ｔiからなるビア６０ｔと、を形成する。このようにビア６０ｓ，６０ｔを形成することにより、ビア６０ｓ，６０ｔの抵抗（ＥＳＲ）を調整し易い。特に、任意の層を差し替えることで、ビア６０ｓ，６０ｔの抵抗を調整できる。
【０１４６】
上述した第１〜第５実施形態に係る積層コンデンサの実装構造１〜５を用いることで反共振を抑制できる理由を複素平面上のインピーダンス（Ｚ）と複素平面上のアドミタンス（Ｙ）を用いて詳細に説明する。以下では、まず、従来の積層コンデンサの実装構造において配線のインダクタンスが存在することで反共振の抑制効果が低下する理由を説明し、次に、第１〜第５実施形態に係る積層コンデンサの実装構造１〜５を用いた場合には配線のインダクタンスが存在しても反共振を抑制できる理由を説明する。なお、従来の積層コンデンサの実装構造は、配線基板のＩＣの電源−グランド間に低ＥＳＬかつ高ＥＳＲの第１積層コンデンサと低ＥＳＬと低ＥＳＲの第２積層コンデンサとが並列に接続されたものとする。
【０１４７】
図１４〜図１７を参照して、従来の積層コンデンサの実装構造の場合について説明する。図１４は、従来の積層コンデンサの実装構造における反共振に関与する等価回路である。図１５は、従来の積層コンデンサの実装構造におけるインピーダンスの周波数特性である。図１６は、従来の積層コンデンサの実装構造におけるアドミタンスの複素平面である。図１７は、従来の積層コンデンサの実装構造におけるインピーダンスの複素平面である。
【０１４８】
図１４は、反共振に関与するものだけを示した簡易的な等価回路を示しおり、反共振に関与しない第１、第２積層コンデンサの容量などを省略している。符号Ｃ１’は、ＩＣの容量であり、３０ｎＦとした。このＩＣの容量Ｃ１’からなるインピーダンスをＺ２’とし、そのアドミタンスをＹ２’とする。符号Ｌ１’は、第１積層コンデンサのインダクタンス（低ＥＳＬ）であり、５０ｐＨとした。符号Ｒ１’は、第１積層コンデンサの抵抗（高ＥＳＲ）であり、１００ｍΩとした。この第１積層コンデンサのインダクタンスＬ１’と抵抗Ｒ１’とからなるインピーダンスをＺ３’とし、そのアドミタンスをＹ３’とする。符号Ｌ２’は、第２積層コンデンサのインダクタンス（低ＥＳＬ）であり、５０ｐＨとした。符号Ｒ２’は、第２積層コンデンサの抵抗（低ＥＳＲ）であり、１０ｍΩとした。この第２積層コンデンサのインダクタンスＬ２’と抵抗Ｒ２’とからなるインピーダンスをＺ４’とし、そのアドミタンスをＹ４’とする。符号Ｌ３’は、ＩＣと積層コンデンサとの間の配線のインダクタンスであり、１００ｐＨとした。この配線のインダクタンスＬ３’からなるインピーダンスをＺ５’とし、そのアドミタンスをＹ５’とする。並列の第１積層コンデンサのインピーダンスＺ３’と第２積層コンデンサのインピーダンスＺ４’とからなるインピーダンスをＺ６’とし、そのアドミタンスをＹ６’とする。直列のインピーダンスＺ６’とインピーダンスＺ５’とからなるインピーダンスをＺ７’とし、そのアドミタンスをＹ７’とする。並列のインピーダンスＺ２’とインピーダンスＺ７’とからなる回路全体のインピーダンス（電源インピーダンス）をＺ１’とし、そのアドミタンスをＹ１’とする。
【０１４９】
図１５に示すインピーダンスの周波数特性は、横軸が周波数［Ｈｚ］であり、縦軸がインピーダンス［Ω］である。周波数は、０．０１ＧＨｚから１．００ＧＨｚとする。符号ＺＦ１’で示す実線は、回路全体のインピーダンスＺ１’の周波数特性である。符号ＺＦ２’で示す破線は、ＩＣのインピーダンスＺ２’の周波数特性である。符号ＺＦ３’で示す一点鎖線は、第１積層コンデンサのインピーダンスＺ３’の周波数特性である。符号ＺＦ４’で示す二点鎖線は、第２積層コンデンサのインピーダンスＺ４’の周波数特性である。符号ＺＦ７’で示す破線は、インピーダンスＺ７’の周波数特性である。インピーダンスＺ１’の周波数特性ＺＦ１’上の符号ＡＦ’は、インピーダンスが最も高くなる反共振周波数を示す。
【０１５０】
図１６に示すアドミタンスの複素平面は、横軸がコンダクタンスＧ（実部）であり、縦軸がサセプタンスＢ（虚部）である。符号ＹＰ１’で示す実線は、アドミタンスＹ１’を複素平面上で示したものである。符号ＹＰ２’で示す破線は、アドミタンスＹ２’を複素平面上で示したものである。符号ＹＰ３’で示す一点鎖線は、アドミタンスＹ３’を複素平面上で示したものである。符号ＹＰ４’で示す二点鎖線は、アドミタンスＹ４’を複素平面上で示したものである。符号ＹＰ６’で示す破線は、アドミタンスＹ６’を複素平面上で示したものである。符号ＹＰ７’で示す破線は、アドミタンスＹ７’を複素平面上で示したものである。符号ＹＶ１’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ１’を複素平面上で示したものである。符号ＹＶ２’で示すベクトルは、反共振周波数ＡＦ’ でのアドミタンスＹ２’を複素平面上で示したものである。符号ＹＶ３’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ３’を複素平面上で示したものである。符号ＹＶ４’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ４’を複素平面上で示したものである。符号ＹＶ６’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ６’を複素平面上で示したものである。符号ＹＶ７’で示すベクトルは、反共振周波数ＡＦ’でのアドミタンスＹ７’を複素平面上で示したものである。
【０１５１】
図１７に示すインピーダンスの複素平面は、横軸がレジスタンスＲ（実部）であり、縦軸がリアクタンスＸ（虚部）である。符号ＺＰ１’で示す実線は、インピーダンスＺ１’を複素平面上で示したものである。符号ＺＰ５’で示す一点鎖線は、インピーダンスＺ５’を複素平面上で示したものである。符号ＺＰ６’で示す二点鎖線は、インピーダンスＺ６’を複素平面上で示したものである。符号ＺＰ７’で示す破線は、インピーダンスＺ７’を複素平面上で示したものである。符号ＺＶ１’で示すベクトルは、反共振周波数ＡＦ’でのインピーダンスＺ１’を複素平面上で示したものである。符号ＺＶ５’で示すベクトルは、反共振周波数ＡＦ’でのインピーダンスＺ５’を複素平面上で示したものである。符号ＺＶ６’で示すベクトルは、反共振周波数ＡＦ’でのインピーダンスＺ６’を複素平面上で示したものである。符号ＺＶ７’で示すベクトルは、反共振周波数ＡＦ’でのインピーダンスＺ７’を複素平面上で示したものである。
【０１５２】
なお、抵抗のみからなるインピーダンスは、実部のみである。容量のみからなるインピーダンスは、虚部のみである。インダクタンスのみからなるインピーダンスは、虚部のみである。直列の抵抗とインダクタンスとからなるインピーダンスは、実部と虚部がある。
【０１５３】
それでは、図１６と図１７を用いて、従来の積層コンデンサの実装構造を用いた場合には反共振の抑制効果が低下する理由について説明する。以下の説明では、図１４に示す等価回路において並列で接続される部分については図１６に示す複素平面上のアドミタンスで考え、直列で接続される部分については図１７に示す複素平面上のインピーダンスで考える。
【０１５４】
第１積層コンデンサの抵抗Ｒ１’及びインダクタンスＬ１’（インピーダンスＺ３’）と第２積層コンデンサの抵抗Ｒ２’及びインダクタンスＬ２’（インピーダンスＺ４’）とは並列に接続されているので、図１６の複素平面上のアドミタンスＹＰ３’とアドミタンスＹＰ４’とが合成されてアドミタンスＹＰ６’となり、反共振周波数ＡＦ’でのアドミタンスＹ３’を示すベクトルＹＶ３’とアドミタンスＹ４’を示すベクトルＹＶ４’とが合成されてアドミタンスＹ６’を示すベクトルＹＶ６’となる。このアドミタンスＹＰ６’は図１７の複素平面上ではインピーダンスＺＰ６’となり、反共振周波数ＡＦ’でのアドミタンスＹ６’を示すベクトルＹＶ６’は図１７の複素平面上ではインピーダンスＺ６’を示すベクトルＺＶ６’となる。
【０１５５】
配線のインダクタンスＬ３’（インピーダンスＺ５’）と第１、第２積層コンデンサの並列部分（インピーダンスＺ６’）とは直列に接続されているので、図１７の複素平面上でインピーダンスＺＰ５’とインピーダンスＺＰ６’とが合成されてインピーダンスＺＰ７’となり、反共振周波数ＡＦ’でのインピーダンスＺ５’を示すベクトルＺＶ５’とインピーダンスＺ６’を示すベクトルＺＶ６’とが合成されてインピーダンスＺ７’を示すベクトルＺＶ７’となる。このように、配線のインダクタンスＬ３’が存在することで、インピーダンスＺＰ７’がＸ軸に近づく。このインピーダンスＺＰ７’は図１６の複素平面上ではアドミタンスＹＰ７’となり、反共振周波数ＡＦ’でのインピーダンスＺ７’を示すベクトルＺＶ７’は図１６の複素平面上ではアドミタンスＹ７’を示すベクトルＹＶ７’となる。
【０１５６】
ＩＣの容量Ｃ１’（インピーダンスＺ２’）と配線のインダクタンスＬ３’及び第１、第２積層コンデンサとの直列部分（インピーダンスＺ７’）とは並列に接続されているので、図１６の複素平面上でアドミタンスＹＰ２’とアドミタンスＹＰ７’とが合成されてアドミタンスＹＰ１’となり、反共振周波数ＡＦ’でのアドミタンスＹ２’を示すベクトルＹＶ２’とアドミタンスＹ７’を示すベクトルＹＶ７’とが合成されてアドミタンスＹ１’を示すベクトルＹＶ１’となる。このアドミタンスＹＰ１’は図１７の複素平面上ではインピーダンスＺＰ１’となり、反共振周波数ＡＦ’でのアドミタンスＹ１’を示すベクトルＹＶ１’は図１７の複素平面上ではインピーダンスＺ１’を示すベクトルＺＶ１’となる。
【０１５７】
図１７の複素平面上でインピーダンスＺＰ７’がＸ軸に近づくことで、図１６の複素平面上でアドミタンスＹＰ７’がＢ軸に近づく。これにより、反共振周波数ＡＦ’でのアドミタンスＹ７’を示すベクトルＹＶ７’はＢ軸に近づき、反共振周波数ＡＦ’でのアドミタンスＹ１’を示すベクトルＹＶ１’は図１６の複素平面の原点に近づく。これに応じて、反共振周波数ＡＦ’でのインピーダンスＺ１’を示すベクトルＺＶ１’は、図１７の複素平面の原点から離れる。つまり、反共振周波数ＡＦ’においてインピーダンスＺ１’のレベルが大きくなる。これにより、図１５に示すように、インピーダンスＺ１’の周波数特性ＺＦ１’において、反共振周波数ＡＦ’でインピーダンスのレベルが大きくなり、鋭角な山形の特性となる。つまり、反共振が抑制されない。
【０１５８】
図１８〜図２１を参照して、第１〜第５実施形態に係る積層コンデンサの実装構造１〜５を用いた場合について説明する。図１８は、実施形態に係る積層コンデンサの実装構造における反共振に関与する等価回路である。図１９は、実施形態に係る積層コンデンサの実装構造におけるインピーダンスの周波数特性である。図２０は、実施形態に係る積層コンデンサの実装構造におけるアドミタンスの複素平面である。図２１は、実施形態に係る積層コンデンサの実装構造におけるインピーダンスの複素平面である。
【０１５９】
図１８は、反共振に関与するものだけを示した簡易的な等価回路を示しおり、反共振に関与しない積層コンデンサ１１，２１，３１，４１，５１の容量などを省略している。符号Ｃ１は、ＩＣ１２，２２，３２，４２，５２の容量であり、図１４に示すＩＣの容量Ｃ１’と同じ３０ｎＦとした。このＩＣ１２，２２，３２，４２，５２の容量Ｃ１からなるインピーダンスをＺ２とし、そのアドミタンスをＹ２とする。
【０１６０】
符号Ｌ１は、第１経路Ａ１のインダクタンス（低ＥＳＬ）であり、図１４に示す第１積層コンデンサのインダクタンスＬ１’と同じ５０ｐＨとした。このインダクタンスＬ１は、図３に示す等価回路のインダクタンスＬ１１とインダクタンス１２とを足し合わせたものに相当する。符号Ｒ１は、第１経路Ａ１の抵抗（高ＥＳＲ）であり、図１４に示す第１積層コンデンサの抵抗Ｒ１’と同じ１００ｍΩとした。この抵抗Ｒ１は、図３に示す等価回路の抵抗Ｒ１１と抵抗１２とを足し合わせたものに相当する。この第１経路Ａ１のインダクタンスＬ１と抵抗Ｒ１とからなるインピーダンスをＺ３とし、そのアドミタンスをＹ３とする。
【０１６１】
符号Ｌ２は、第２経路Ａ２のインダクタンス（高ＥＳＬ）であり、２００ｐＨとした。このインダクタンスＬ２は、図３に示す等価回路のインダクタンスＬ２１とインダクタンスＬ２２とを足し合わせたものに相当する。符号Ｒ２は、第２経路Ａ２の抵抗（低ＥＳＲ）であり、図１４に示す第２積層コンデンサの抵抗Ｒ２’と同じ１０ｍΩとした。この抵抗Ｒ２は、図３に示す等価回路の抵抗Ｒ２１と抵抗Ｒ２２とを足し合わせたものに相当する。この第２経路Ａ２のインダクタンスＬ２と抵抗Ｒ２とからなるインピーダンスをＺ４とし、そのアドミタンスをＹ４とする。
【０１６２】
符号Ｌ３は、ＩＣ１２，２２，３２，４２，５２と積層コンデンサ１１，２１，３１，４１，５１との間の配線のインダクタンスであり、図１４に示す配線のインダクタンスＬ３’と同じ１００ｐＨとした。この配線のインダクタンスＬ３からなるインピーダンスをＺ５とし、そのアドミタンスをＹ５とする。
【０１６３】
並列の第１経路Ａ１のインピーダンスＺ３と第２経路Ａ２のインピーダンスＺ４とからなるインピーダンスをＺ６とし、そのアドミタンスをＹ６とする。直列のインピーダンスＺ６とインピーダンスＺ５とからなるインピーダンスをＺ７とし、そのアドミタンスをＹ７とする。並列のインピーダンスＺ２とインピーダンスＺ７とからなる回路全体のインピーダンス（電源インピーダンス）をＺ１とし、そのアドミタンスをＹ１とする。
【０１６４】
図１９に示すインピーダンスの周波数特性は、横軸が周波数［Ｈｚ］であり、縦軸がインピーダンス［Ω］である。周波数は、０．０１ＧＨｚから１．００ＧＨｚとする。符号ＺＦ１で示す実線は、回路全体のインピーダンスＺ１の周波数特性である。符号ＺＦ２で示す破線は、ＩＣのインピーダンスＺ２の周波数特性である。符号ＺＦ３で示す一点鎖線は、第１経路Ａ１のインピーダンスＺ３の周波数特性である。符号ＺＦ４で示す二点鎖線は、第２経路Ａ２のインピーダンスＺ４の周波数特性である。符号ＺＦ７で示す破線は、インピーダンスＺ７’の周波数特性である。インピーダンスＺ１の周波数特性ＺＦ１上の符号ＡＦは、インピーダンスが最も高くなる反共振周波数を示す。
【０１６５】
図２０に示すアドミタンスの複素平面は、横軸がコンダクタンスＧ（実部）であり、縦軸がサセプタンスＢ（虚部）である。符号ＹＰ１で示す実線は、アドミタンスＹ１を複素平面上で示したものである。符号ＹＰ２で示す破線は、アドミタンスＹ２を複素平面上で示したものである。符号ＹＰ３で示す一点鎖線は、アドミタンスＹ３を複素平面上で示したものである。符号ＹＰ４で示す二点鎖線は、アドミタンスＹ４を複素平面上で示したものである。符号ＹＰ６で示す破線は、アドミタンスＹ６を複素平面上で示したものである。符号ＹＰ７で示す破線は、アドミタンスＹ７を複素平面上で示したものである。符号ＹＶ１で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ１を複素平面上で示したものである。符号ＹＶ２で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ２を複素平面上で示したものである。符号ＹＶ３で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ３を複素平面上で示したものである。符号ＹＶ４で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ４を複素平面上で示したものである。符号ＹＶ６で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ６を複素平面上で示したものである。符号ＹＶ７で示すベクトルは、反共振周波数ＡＦでのアドミタンスＹ７を複素平面上で示したものである。
【０１６６】
図２１に示すインピーダンスの複素平面は、横軸がレジスタンスＲ（実部）であり、縦軸がリアクタンスＸ（虚部）である。符号ＺＰ１で示す実線は、インピーダンスＺ１を複素平面上で示したものである。符号ＺＰ５で示す一点鎖線は、インピーダンスＺ５を複素平面上で示したものである。符号ＺＰ６で示す二点鎖線は、インピーダンスＺ６を複素平面上で示したものである。符号ＺＰ７で示す破線は、インピーダンスＺ７を複素平面上で示したものである。符号ＺＶ１で示すベクトルは、反共振周波数ＡＦでのインピーダンスＺ１を複素平面上で示したものである。符号ＺＶ５で示すベクトルは、反共振周波数ＡＦでのインピーダンスＺ５を複素平面上で示したものである。符号ＺＶ６で示すベクトルは、反共振周波数ＡＦでのインピーダンスＺ６を複素平面上で示したものである。符号ＺＶ７で示すベクトルは、反共振周波数ＡＦでのインピーダンスＺ７を複素平面上で示したものである。
【０１６７】
それでは、図２０と図２１を用いて、積層コンデンサの実装構造１，２，３，４，５を用いた場合には反共振を抑制できる理由について説明する。以下の説明では、図１８に示す等価回路において並列で接続される部分については図２０に示す複素平面上のアドミタンスで考え、直列で接続される部分については図２１に示す複素平面上のインピーダンスで考える。
【０１６８】
第１経路Ａ１の抵抗Ｒ１及びインダクタンスＬ１（インピーダンスＺ３）と第２経路Ａ２の抵抗Ｒ２及びインダクタンスＬ２（インピーダンスＺ４）とは並列に接続されているので、図２０の複素平面上でアドミタンスＹＰ３とアドミタンスＹＰ４とが合成されてアドミタンスＹＰ６となり、反共振周波数ＡＦでのアドミタンスＹ３を示すベクトルＹＶ３とアドミタンスＹ４を示すベクトルＹＶ４とが合成されてアドミタンスＹ６を示すベクトルＹＶ６となる。このアドミタンスＹＰ６は図２１の複素平面上ではインピーダンスＺＰ６となり、反共振周波数ＡＦでのアドミタンスＹ６を示すベクトルＹＶ６は図２１の複素平面上ではインピーダンスＺ６を示すベクトルＺＶ６となる。第２経路Ａ２のインダクタンスＬ２は図１４の第２積層コンデンサのインダクタンスＬ２’よりも高いので、図２０の複素平面上でのアドミタンスＹＰ４は図１６の複素平面上でのアドミタンスＹＰ４’と異なる曲線となる。これにより、図２０の複素平面上でのアドミタンスＹＰ６が図１６の複素平面上でのアドミタンスＹＰ６’よりもＢ軸から離れ、図２１の複素平面上でのインピーダンスＺＰ６が図１７の複素平面上でのインピーダンスＺＰ６’よりもＸ軸から離れる。
【０１６９】
配線のインダクタンスＬ３（インピーダンスＺ５）と第１、第２経路Ａ１，Ａ２の並列部分（インピーダンスＺ６）とは直列に接続されているので、図２１の複素平面上でのインピーダンスＺＰ５とインピーダンスＺＰ６とが合成されてインピーダンスＺＰ７となり、反共振周波数ＡＦでのインピーダンスＺ５を示すベクトルＺＶ５とインピーダンスＺ６を示すベクトルＺＶ６とが合成されてインピーダンスＺ７を示すベクトルＺＶ７となる。上述したようにインピーダンスＺＰ６がＸ軸から離れるので、配線のインダクタンスＬ３が存在しても、図２１の複素平面上でのインピーダンスＺＰ７が図１７の複素平面上でのインピーダンスＺＰ７’よりもＸ軸から離れる。このインピーダンスＺＰ７は図２０の複素平面上ではアドミタンスＹＰ７となり、反共振周波数ＡＦでのインピーダンスＺ７を示すベクトルＺＶ７は図２０の複素平面上ではアドミタンスＹ７を示すベクトルＹＶ７となる。
【０１７０】
ＩＣ３の容量Ｃ１（インピーダンスＺ２）と配線のインダクタンスＬ３及び第１、第２経路Ａ１，Ａ２の直列部分（インピーダンスＺ７）とは並列に接続されているので、図２０の複素平面上でアドミタンスＹＰ２とアドミタンスＹＰ７とが合成されてアドミタンスＹＰ１となり、反共振周波数ＡＦでのアドミタンスＹ２を示すベクトルＹＶ２とアドミタンスＹ７を示すベクトルＹＶ７とが合成されてアドミタンスＹ１を示すベクトルＹＶ１となる。このアドミタンスＹＰ１は図２１の複素平面上ではインピーダンスＺＰ１となり、反共振周波数ＡＦでのアドミタンスＹ１を示すベクトルＹＶ１は図２１の複素平面上ではインピーダンスＺ１を示すベクトルＺＶ１となる。
【０１７１】
上述したようにインピーダンスＺＰ７がＸ軸から離れることで、アドミタンスＹＰ７も図１６のアドミタンスＹＶ７’よりもＢ軸から離れる。これにより、反共振周波数ＡＦでのアドミタンスＹ７を示すベクトルＹＶ７は、図１６のベクトルＹＶ７’よりもＢ軸から離れる。これにより、図２０の反共振周波数ＡＦでのアドミタンスＹ１を示すベクトルＹＶ１は、図１６のベクトルＹＶ１’よりもアドミタンスの複素平面の原点から離れる。これに応じて、図２１の反共振周波数ＡＦでのインピーダンスＺ１を示すベクトルＺＶ１は、図１７のベクトルＺＶ１’よりもインピーダンスの複素平面の原点に近づく。つまり、反共振周波数ＡＦにおいてインピーダンスＺ１のレベルが低下する。これにより、図１９に示すように、インピーダンスＺ１の周波数特性ＺＦ１において、反共振周波数ＡＦでインピーダンスのレベルが小さくなり、山形の特性が緩和される。つまり、反共振が抑制される。このように、第１〜第５実施形態に係る積層コンデンサの実装構造１〜５とすることにより、配線のインダクタンスの影響を受けてもＩＣ１２，２２，３２，４２，５２の容量と積層コンデンサ１１，２１，３１，４１，５１のインダクタンスとの間の反共振を抑制できる。
【０１７２】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、配線基板１０，２０，３０，４０，５０の上面１０ａ，２０ａ，３０ａ，４０ａ，５０ａにＩＣ１２，２２，３２，４２，５２を実装する構成としたが、ＩＣ１２，２２，３２，４２，５２を配線基板１０，２０，３０，４０，５０の下面などに実装する構成としてもよい。
【０１７３】
上記第１実施形態では積層コンデンサ１１の第１、第２外部電極１１ｂ，１１ｃの第１主面部１１ｊ，１１ｍを樹脂電極で形成することで抵抗を高くする構成としたが、第１主面部１１ｊ，１１ｍ側の抵抗を第２主面部１１ｋ，１１ｎ側の抵抗よりも高くできれば、樹脂電極以外の電極で第１主面部１１ｊ，１１ｍを形成してもよい。上記第１実施形態では積層コンデンサ１１の第１外部電極１１ｂの第１主面部１１ｊ及び第２外部電極１１ｃの第１主面部１１ｍの両方の抵抗を高くする構成としたが、第１外部電極１１ｂの第１主面部１１ｊと第２外部電極１１ｃの第１主面部１１ｍのうちの一方の抵抗を高くする構成としてもよい。
【０１７４】
上記第１実施形態では第１経路Ａ１側の第１ビア（ビア１０ｓ）と第３ビア（ビア１０ｔ）とを同じ短い長さとし、第２経路Ａ２側の第２ビア（ビア１０ｕ、ビア１０ｖ及びビア１０ｓの一部）と第４ビア（ビア１０ｗ、ビア１０ｘ及びビア１０ｔの一部）とを同じ長い長さとし、第１経路Ａ１側の第１ビアと第３ビアとを足し合わせた長さを第２経路Ａ２側の第２ビアと第４ビアとを足し合わせた長さより短くすることで第２経路Ａ２のインダクタンスを第１経路Ａ１のインダクタンスよりも高くする構成としたが、第１経路Ａ１側の第１ビアと第３ビアとを足し合わせた長さが第２経路Ａ２側の第２ビアと第４ビアとを足し合わせた長さよりも短ければ、第１経路Ａ１側の第１ビアと第３ビアとを異なる長さとしてもよいし、第２経路Ａ２側の第２ビアと第４ビアとを異なる長さとしてもよい。
【０１７５】
上記第２〜第５実施形態では第２経路Ａ２を第１経路Ａ１よりもＥＳＬを高くするためにビアの径又は並列のビアの本数以外に第２経路Ａ２側のビアの長さを第１経路Ａ１側のビアの長さよりも長くする構成としたが、第１経路Ａ１側のビア（第１ビア、第３ビア）の長さと第２経路Ａ２側のビア（第２ビア、第４ビア）の長さとを略同じ長さとし、ビアの径又は並列のビアの本数だけで第２経路Ａ２が第１経路Ａ１よりもＥＳＬが高くなるようにしてもよい。
【０１７６】
上記第２実施形態では第１経路Ａ１の第１外部電極２１ｂの第１主面部２１ｊ側と第２外部電極２１ｃの第１主面部２１ｍ側の両側のビア２０ｓ、２０ｔの径を第２経路Ａ２のビアの径よりも大きくする構成としたが、ビア２０ｓ、２０ｔのうちの何れか一方側のビアの径を大きくする構成としてもよい。
【０１７７】
上記第３実施形態では第１経路Ａ１側の第１ビア（３０ｓ，３０ｔ）の並列の本数（例えば、２本）と第３ビア（３０ｕ，３０ｖ）の並列の本数とを同じ本数としたが、第１経路Ａ１側の第１ビアの並列の本数と第３ビアの並列の本数とを異なる本数としてもよいし、また、第１ビアと第３ビアの何れか一方のみを並列のビアで構成してもよい。例えば、第１ビアを３本の並列のビアで構成し、第３ビアを並列のビア無しとしてもよい。
【０１７８】
上記第４実施形態では第１経路Ａ１側のビア４０ｓとビア４０ｔの両方を導電率の低い（電気抵抗率の高い）材料で形成することで第１経路Ａ１側の抵抗を高くする構成としたが、第１経路Ａ１側のビア４０ｓとビア４０ｔのうちの何れか一方のビアを導電率の低い材料で形成することで第１経路Ａ１側の抵抗を高くしてもよい。また、上記第４実施形態では導電率の低い材料として導電性カーボン、パラジウムを示したが、銅などの導電率の高い材料よりも導電率が十分に低い材料であれば他の材料を用いてもよい。
【符号の説明】
【０１７９】
１，２，３，４，５  積層コンデンサの実装構造
１０，２０，３０，４０，５０  配線基板
１０ｓ，１０ｔ，１０ｕ，１０ｖ，１０ｗ，１０ｘ  ビア
２０ｓ，２０ｔ，２０ｕ，２０ｖ，２０ｗ，２０ｘ  ビア
３０ｓ，３０ｔ，３０ｕ，３０ｖ，３０ｗ，３０ｘ，３０ｙ，３０ｚ  ビア
４０ｓ，４０ｔ，４０ｕ，４０ｖ，４０ｗ，４０ｘ  ビア
５０ｓ，５０ｔ，５０ｕ，５０ｖ，５０ｗ，５０ｘ，５０ｙ，５０ｚ  ビア
１１，２１，３１，４１，５１  積層コンデンサ
１１ａ，２１ａ，３１ａ，４１ａ，５１ａ  積層体
１１ｂ，２１ｂ，３１ｂ，４１ｂ，５１ｂ  第１外部電極
１１ｃ，２１ｃ，３１ｃ，４１ｃ，５１ｃ  第２外部電極
１１ｊ，２１ｊ，３１ｊ，４１ｊ，５１ｊ  第１主面部
１１ｋ，２１ｋ，３１ｋ，４１ｋ，５１ｋ  第２主面部
１１ｍ，２１ｍ，３１ｍ，４１ｍ，５１ｍ  第１主面部
１１ｎ，２１ｎ，３１ｎ，４１ｎ，５１ｎ  第２主面部
１２，２２，３２，４２，５２  ＩＣ（集積回路）
【図１】
0006631212.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006631212.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0006631212.tif 000016
【図１６】
0006631212.tif 000017
【図１７】
0006631212.tif 000018
【図１８】
0006631212.tif 000019
【図１９】
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【図２０】
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【図２１】
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