(57)【特許請求の範囲】
【請求項１】
ＬＴＰＳ（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）に基づくＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の液晶表示装置用ＧＯＡ回路であって、前記液晶表示装置は複数の走査線を備え、前記ＧＯＡ回路はカスケード接続された複数のシフトレジスタを備え、その中の第Ｎステージシフトレジスタは、第Ｎステージ走査線（Ｇ（Ｎ））に対する充電を制御し、前記第Ｎステージシフトレジスタは、
前記第Ｎステージ走査線（Ｇ（Ｎ））に接続されるプルダウン保持回路（５００）と、
前記プルダウン保持回路（５００）に接続されるブートストラップコンデンサ回路（３００）と、
前記プルダウン保持回路（５００）に接続されるプルダウン制御回路（６００）と、
前記ブートストラップコンデンサ回路（３００）に接続されるゲート信号点（Ｑ）漏電防止回路（４００）と、
前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続される双方向走査制御回路（１００）と、
前記ブートストラップコンデンサ回路（３００）に接続されるプルアップ回路（２００）と、を備え、
前記ブートストラップコンデンサ回路（３００）、前記ゲート信号点（Ｑ）漏電防止回路（４００）及び前記プルダウン保持回路（５００）は共に接続され、その接続点はゲート信号点（Ｑ（Ｎ））を構成し、
前記プルアップ回路（２００）、前記ブートストラップコンデンサ回路（３００）及び前記プルダウン保持回路（５００）は、それぞれ前記第Ｎステージ走査線（Ｇ（Ｎ））に接続され、
前記双方向走査制御回路（１００）はそれぞれ第Ｎ−１ステージ走査線（Ｇ（Ｎ−１））及び第Ｎ＋１ステージ走査線（Ｇ（Ｎ＋１））に接続され、
前記プルダウン保持回路（５００）は、第１スイッチ（Ｔ９）、第２スイッチ（Ｔ８）、第３スイッチ（Ｔ７）、第４スイッチ（Ｔ６）、第５スイッチ（Ｔ５）、及び第１コンデンサ（Ｃ２）を備え、
前記ゲート信号点（Ｑ）漏電防止回路（４００）は、第９スイッチ（Ｔ３）及び第１０スイッチ（Ｔ１０）を備え、
前記プルダウン制御回路（６００）は、第１１スイッチ（Ｔ１１）及び第１２スイッチ（Ｔ１２）を備え、
前記第１スイッチ（Ｔ９）は、その制御端が第１１スイッチ（Ｔ１１）の出力端及び第１２スイッチ（Ｔ１２）の出力端に接続され、その入力端が低定電圧源（ＶＧＬ）に接続され、その出力端が第１回路点（Ｐ（Ｎ））に接続され、
前記第２スイッチ（Ｔ８）は、その制御端が前記ゲート信号点（Ｑ（Ｎ））に接続され、その入力端が高定電圧源（ＶＧＨ）に接続され、その出力端が前記第１回路点（Ｐ（Ｎ））に接続され、
前記第３スイッチ（Ｔ７）は、その制御端が前記第１回路点（Ｐ（Ｎ））に接続され、その入力端が前記高定電圧源（ＶＧＨ）に接続され、その出力端が前記第Ｎステージ走査線（Ｇ（Ｎ））に接続され、
前記第４スイッチ（Ｔ６）は、その制御端が前記第１回路点（Ｐ（Ｎ））に接続され、その入力端が前記高定電圧源（ＶＧＨ）に接続され、
前記第５スイッチ（Ｔ５）は、その制御端が第Ｎステージの第１クロック信号（ＣＫ（Ｎ））を受信し、その入力端が前記第４スイッチ（Ｔ６）の出力端に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続され、
前記第１コンデンサ（Ｃ２）は、その両端がそれぞれ前記高定電圧源（ＶＧＨ）及び前記第１回路点（Ｐ（Ｎ））に接続され、
前記双方向走査制御回路（１００）は、第６スイッチ（Ｔ１）及び第７スイッチ（Ｔ２）を備え、
前記第６スイッチ（Ｔ１）は、その制御端がアップロード制御信号（Ｄ２Ｕ）を受信し、その入力端が前記第Ｎ＋１ステージ走査線（Ｇ（Ｎ＋１））に接続され、その出力端が前記第７スイッチ（Ｔ２）の出力端及び前記ゲート信号点（Ｑ）漏電防止回路（４００）の前記第１０スイッチ（Ｔ１０）の入力端に接続され、
前記第７スイッチ（Ｔ２）は、その制御端がダウンロード制御信号（Ｕ２Ｄ）を受信し、その入力端が前記第Ｎ−１ステージ走査線（Ｇ（Ｎ−１））に接続され、
前記第９スイッチ（Ｔ３）は、その制御端が低定電圧源（ＶＧＬ）に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続され、
前記第１０スイッチ（Ｔ１０）は、その制御端が前記第１スイッチ（Ｔ９）の制御端に接続され、その入力端が前記第６スイッチ（Ｔ１）の出力端及び前記第７スイッチ（Ｔ２）の出力端に接続され、その出力端が前記第９スイッチ（Ｔ３）の入力端に接続され、
前記ブートストラップコンデンサ回路（３００）は、第２コンデンサ（Ｃ１）を備え、
前記第２コンデンサ（Ｃ１）は、その両端がそれぞれ前記ゲート信号点（Ｑ（Ｎ））及び前記第Ｎステージ走査線（Ｇ（Ｎ））に接続され、
前記第１１スイッチ（Ｔ１１）は、その制御端がダウンロード制御信号（Ｕ２Ｄ）を受信し、その入力端が第２順方向クロック信号（ＸＣＫＦ）を受信し、その出力端が前記プルダウン保持回路（５００）の前記第１スイッチ（Ｔ９）の制御端及び前記第１２スイッチ（Ｔ１２）の出力端に接続され、
前記第１２スイッチ（Ｔ１２）は、その制御端がアップロード制御信号（Ｄ２Ｕ）を受信し、その入力端が第２逆方向クロック信号（ＸＣＫＲ）を受信し、
前記プルダウン保持回路（５００）は、第１３スイッチ（Ｔ１３）をさらに備え、
前記第１３スイッチ（Ｔ１３）は、その制御端が前記ゲート信号点（Ｑ（Ｎ））に接続され、その入力端が前記第１スイッチ（Ｔ９）の制御端に接続され、その出力端が前記第１回路点（Ｐ（Ｎ））に接続される、液晶表示装置用ＧＯＡ回路。
【請求項２】
前記プルアップ回路（２００）は第８スイッチ（Ｔ４）を備え、
前記第８スイッチ（Ｔ４）は、その制御端が前記ゲート信号点（Ｑ（Ｎ））に接続され、その入力端が前記第Ｎステージの第１クロック信号（ＣＫ（Ｎ））に接続され、その出力端が前記第Ｎステージ走査線（Ｇ（Ｎ））に接続される、請求項１に記載の液晶表示装置用ＧＯＡ回路。
【請求項３】
ＬＴＰＳ（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）に基づくＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の液晶表示装置用ＧＯＡ回路であって、前記液晶表示装置は複数の走査線を備え、前記ＧＯＡ回路はカスケード接続された複数のシフトレジスタを備え、その中の第Ｎステージシフトレジスタは、第Ｎステージ走査線（Ｇ（Ｎ））に対する充電を制御し、前記第Ｎステージシフトレジスタは、
前記第Ｎステージ走査線（Ｇ（Ｎ））に接続されるプルダウン保持回路（５００）と、
前記プルダウン保持回路（５００）に接続されてゲート信号点（Ｑ（Ｎ））の電位を上げるブートストラップコンデンサ回路（３００）と、
前記ブートストラップコンデンサ回路（３００）に接続されてゲート信号点（Ｑ（Ｎ））電位漏電を防止するゲート信号点（Ｑ）漏電防止回路（４００）と、
前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続される双方向走査制御回路（１００）と、
前記ブートストラップコンデンサ回路（３００）に接続されるプルアップ回路（２００）と、を備え、
前記ブートストラップコンデンサ回路（３００）、前記ゲート信号点（Ｑ）漏電防止回路（４００）及び前記プルダウン保持回路（５００）は共に接続されて前記ゲート信号点（Ｑ（Ｎ））を構成し、
前記プルアップ回路（２００）、前記ブートストラップコンデンサ回路（３００）及び前記プルダウン保持回路（５００）は、それぞれ前記第Ｎステージ走査線（Ｇ（Ｎ））に接続され、
前記双方向走査制御回路（１００）は、第６スイッチ（Ｔ１）及び第７スイッチ（Ｔ２）を備え、
前記第６スイッチ（Ｔ１）は、その制御端がダウンロード制御信号（Ｕ２Ｄ）を受信し、その入力端が第Ｎ−１ステージ走査線（Ｇ（Ｎ−１））に接続され、その出力端が前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続され、
前記第７スイッチ（Ｔ２）は、その制御端がアップロード制御信号（Ｄ２Ｕ）を受信し、その入力端が前記第Ｎ＋１ステージ走査線（Ｇ（Ｎ＋１））に接続され、その出力端が前記第６スイッチ（Ｔ１）の出力端及び前記ゲート信号点（Ｑ）漏電防止回路（４００）に共に接続され、
前記プルダウン保持回路（５００）は、第１スイッチ（Ｔ９）、第２スイッチ（Ｔ８）、第３スイッチ（Ｔ７）、第４スイッチ（Ｔ６）、第５スイッチ（Ｔ５）、及び第１コンデンサ（Ｃ２）を備え、
前記第１スイッチ（Ｔ９）は、その制御端が前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続されて第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））を受信し、その出力端が第１回路点（Ｐ（Ｎ））に接続され、
前記第２スイッチ（Ｔ８）は、その制御端が前記ゲート信号点（Ｑ（Ｎ））に接続され、その入力端は、高定電圧源（ＶＧＨ）に接続され、その出力端が前記第１回路点（Ｐ（Ｎ））に接続され、
前記第３スイッチ（Ｔ７）は、その制御端が前記第１回路点（Ｐ（Ｎ））に接続され、その入力端が前記高定電圧源（ＶＧＨ）に接続され、その出力端が前記第Ｎステージ走査線（Ｇ（Ｎ））に接続され、
前記第４スイッチ（Ｔ６）は、その制御端が前記第１回路点（Ｐ（Ｎ））に接続され、その入力端が前記高定電圧源（ＶＧＨ）に接続され、
前記第５スイッチ（Ｔ５）は、その制御端が第Ｎステージの第１クロック信号（ＣＫ（Ｎ））を受信し、その入力端が前記第４スイッチ（Ｔ６）の出力端に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続され、
前記第１コンデンサ（Ｃ２）は、その両端がそれぞれ前記高定電圧源（ＶＧＨ）及び前記第１回路点（Ｐ（Ｎ））に接続される、液晶表示装置用ＧＯＡ回路。
【請求項４】
前記ゲート信号点（Ｑ）漏電防止回路（４００）は、第９スイッチ（Ｔ３）を備え、
前記第９スイッチ（Ｔ３）は、その制御端が前記第１スイッチ（Ｔ９）の制御端及び前記第１スイッチ（Ｔ９）の入力端に共に接続されることによって第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））を受信し、その入力端が前記第６スイッチ（Ｔ１）の出力端及び前記第７スイッチ（Ｔ２）の出力端に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続される、請求項３に記載の液晶表示装置用ＧＯＡ回路。
【請求項５】
前記第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））と前記第Ｎステージの第１クロック信号（ＣＫ（Ｎ））とは、互いに逆方向の信号である、請求項３または４に記載の液晶表示装置用ＧＯＡ回路。
【請求項６】
ＬＴＰＳ（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）に基づくＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の液晶表示装置用ＧＯＡ回路であって、前記液晶表示装置は複数の走査線を備え、前記ＧＯＡ回路はカスケード接続された複数のシフトレジスタを備え、その中の第Ｎステージシフトレジスタは、第Ｎステージ走査線（Ｇ（Ｎ））に対する充電を制御し、前記第Ｎステージシフトレジスタは、
前記第Ｎステージ走査線（Ｇ（Ｎ））に接続されるプルダウン保持回路（５００）と、
前記プルダウン保持回路（５００）に接続されてゲート信号点（Ｑ（Ｎ））の電位を上げるブートストラップコンデンサ回路（３００）と、
前記ブートストラップコンデンサ回路（３００）に接続されてゲート信号点（Ｑ（Ｎ））電位漏電を防止するゲート信号点（Ｑ）漏電防止回路（４００）と、
前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続される双方向走査制御回路（１００）と、
前記ブートストラップコンデンサ回路（３００）に接続されるプルアップ回路（２００）と、を備え、
前記ブートストラップコンデンサ回路（３００）、前記ゲート信号点（Ｑ）漏電防止回路（４００）及び前記プルダウン保持回路（５００）は共に接続されて前記ゲート信号点（Ｑ（Ｎ））を構成し、
前記プルアップ回路（２００）、前記ブートストラップコンデンサ回路（３００）及び前記プルダウン保持回路（５００）は、それぞれ前記第Ｎステージ走査線（Ｇ（Ｎ））に接続され、
前記双方向走査制御回路（１００）は、第６スイッチ（Ｔ１）及び第７スイッチ（Ｔ２）を備え、
前記第６スイッチ（Ｔ１）は、その制御端がダウンロード制御信号（Ｕ２Ｄ）を受信し、その入力端が第Ｎ−１ステージ走査線（Ｇ（Ｎ−１））に接続され、その出力端が前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続され、
前記第７スイッチ（Ｔ２）は、その制御端がアップロード制御信号（Ｄ２Ｕ）を受信し、その入力端が前記第Ｎ＋１ステージ走査線（Ｇ（Ｎ＋１））に接続され、その出力端が前記第６スイッチ（Ｔ１）の出力端及び前記ゲート信号点（Ｑ）漏電防止回路（４００）に共に接続され、
前記プルダウン保持回路（５００）は、第１スイッチ（Ｔ９）、第２スイッチ（Ｔ８）、第３スイッチ（Ｔ７）、第４スイッチ（Ｔ６）、第５スイッチ（Ｔ５）、及び第１コンデンサ（Ｃ２）を備え、
前記第１スイッチ（Ｔ９）は、その制御端で第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））を受信し、その入力端が低定電圧源（ＶＧＬ）に接続され、その出力端が第１回路点（Ｐ（Ｎ））に接続され、
前記第２スイッチ（Ｔ８）は、その制御端が前記ゲート信号点（Ｑ（Ｎ））に接続され、その入力端は、高定電圧源（ＶＧＨ）に接続され、その出力端が前記第１回路点（Ｐ（Ｎ））に接続され、
前記第３スイッチ（Ｔ７）は、その制御端が前記第１回路点（Ｐ（Ｎ））に接続され、その入力端が前記高定電圧源（ＶＧＨ）に接続され、その出力端が前記第Ｎステージ走査線（Ｇ（Ｎ））に接続され、
前記第４スイッチ（Ｔ６）は、その制御端が前記第１回路点（Ｐ（Ｎ））に接続され、その入力端が前記高定電圧源（ＶＧＨ）に接続され、
前記第５スイッチ（Ｔ５）は、その制御端が第Ｎステージの第１クロック信号（ＣＫ（Ｎ））を受信し、その入力端が前記第４スイッチ（Ｔ６）の出力端に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続され、
前記第１コンデンサ（Ｃ２）は、その両端がそれぞれ前記高定電圧源（ＶＧＨ）及び前記第１回路点（Ｐ（Ｎ））に接続され、
前記ゲート信号点（Ｑ）漏電防止回路（４００）は、第９スイッチ（Ｔ３）及び第１０スイッチ（Ｔ１０）を備え、
前記第９スイッチ（Ｔ３）は、その制御端が低定電圧源（ＶＧＬ）に接続され、出力端が前記ゲート信号点（Ｑ（Ｎ））に接続され、
前記第１０スイッチ（Ｔ１０）は、その制御端が前記第１スイッチ（Ｔ９）の制御端に接続されることによって前記第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））を受信し、その入力端が前記第６スイッチ（Ｔ１）の出力端及び前記第７スイッチ（Ｔ２）の出力端に接続され、その出力端が前記第９スイッチ（Ｔ３）の入力端に接続される、
液晶表示装置用ＧＯＡ回路。
【請求項７】
前記プルアップ回路（２００）は第８スイッチ（Ｔ４）を備え、
前記第８スイッチ（Ｔ４）は、その制御端が前記ゲート信号点（Ｑ（Ｎ））に接続され、その入力端が前記第Ｎステージの第１クロック信号（ＣＫ（Ｎ））に接続され、その出力端が前記第Ｎステージ走査線（Ｇ（Ｎ））に接続される、請求項６に記載の液晶表示装置用ＧＯＡ回路。
【請求項８】
前記ブートストラップコンデンサ回路（３００）は、第２コンデンサ（Ｃ１）を備え、
前記第２コンデンサ（Ｃ１）は、その両端がそれぞれ前記ゲート信号点（Ｑ（Ｎ））及び前記第Ｎステージ走査線（Ｇ（Ｎ））に接続される、請求項３に記載の液晶表示装置用ＧＯＡ回路。
【請求項９】
前記第Ｎステージシフトレジスタは、プルダウン制御回路（６００）をさらに備え、前記プルダウン制御回路（６００）は、第１１スイッチ（Ｔ１１）及び第１２スイッチ（Ｔ１２）を備え、
前記第１１スイッチ（Ｔ１１）は、その制御端がダウンロード制御信号（Ｕ２Ｄ）を受信し、その入力端が第２順方向クロック信号（ＸＣＫＦ）を受信し、その出力端が前記プルダウン保持回路（５００）及び前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続され、
前記第１２スイッチ（Ｔ１２）は、その制御端がアップロード制御信号（Ｄ２Ｕ）を受信し、その入力端が第２逆方向クロック信号（ＸＣＫＲ）を受信し、その出力端が前記プルダウン保持回路（５００）及び前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続される、請求項６に記載の液晶表示装置用ＧＯＡ回路。
【請求項１０】
前記第１１スイッチ（Ｔ１１）の出力端、前記第１２スイッチ（Ｔ１２）の出力端及び前記第１スイッチ（Ｔ９）の制御端は共に接続される、請求項９に記載の液晶表示装置用ＧＯＡ回路。
【請求項１１】
前記第２スイッチ（Ｔ８）の入力端は、前記高定電圧源（ＶＧＨ）に代えて前記第１スイッチ（Ｔ９）の制御端に接続される、請求項１０に記載の液晶表示装置用ＧＯＡ回路。
【請求項１２】
前記プルダウン保持回路（５００）は、第１４スイッチ（Ｔ１４）をさらに備え、
前記第１４スイッチ（Ｔ１４）は、その制御端が第Ｎ−１ステージの第２クロック信号（ＸＣＫ（Ｎ−１））を受信し、その入力端が前記第４スイッチ（Ｔ６）の出力端に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続される、請求項９に記載の液晶表示装置用ＧＯＡ回路。
【請求項１３】
前記プルダウン保持回路（５００）は、第１４スイッチ（Ｔ１４）をさらに備え、
前記第１４スイッチ（Ｔ１４）は、その制御端が第Ｎ−２ステージの第２クロック信号（ＸＣＫ（Ｎ−２））を受信し、その入力端が前記第４スイッチ（Ｔ６）の出力端に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続される、請求項９に記載の液晶表示装置用ＧＯＡ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示技術の分野に関し、特に、ＬＴＰＳ（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉ）に基づくＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の液晶表示装置用ＧＯＡ（Ｇａｔｅ  Ｄｒｉｖｅｒ  Ｏｎ  Ａｒｒａｙ、アレイ基板行走査駆動）回路に関する。
【背景技術】
【０００２】
ＧＯＡとは、既存の薄膜トランジスタ液晶ディスプレイのアレイ（Ａｒｒａｙ）製造工程を利用して、ゲート（Ｇａｔｅ）行走査駆動信号回路をアレイ基板上に作成して、ゲートに対する順次走査の駆動方式を実現する技術である。
【０００３】
低温ポリシリコン半導体（ＬＴＰＳ）薄膜トランジスタ（ＴＦＴ）の発展に伴い、ＬＴＰＳ半導体自体の超高キャリア移動度の特性のため、対応するパネル周辺集積回路、即ちＧＯＡが注目されている。多くの人が、システム・オン・パネル（Ｓｙｓｔｅｍ  ｏｎ  Ｐａｎｅｌ、ＳＯＰ）関連の技術研究に取り組み、この技術は徐々に現実のものになっている。ＬＴＰＳによりイオン配置技術を用いてＴＦＴの類型を調節することができるため、ＮＭＯＳ、ＰＭＯＳ又はＣＭＯＳの回路を選択することができる。しかし、ＣＭＯＳ及びＮＭＯＳのフォトマスクのコストはＰＭＯＳを大幅に上回り、且つＣＭＯＳの回路構造は複雑すぎるため、超狭額縁の設計は困難である。特に小サイズ表示装置の場合、これは非常に重要である。ＰＭＯＳ回路は、コスト及び回路構造面で利点があるのため、主流となっている。さらに、回路の信号使用及び消費電力に関する考慮事項は、ＧＯＡ回路にとって重要な考慮事項であるため、ＬＴＰＳ回路を設計するとき、このような問題を考慮する必要がある。そして、小サイズ製品の走査特性、正逆方向走査、及び正逆方向制御がより重要であることを考慮する前提として、ＬＴＰＳに基づくＰＭＯＳのＧＯＡ回路は、上記の問題を解決するために非常に役立つ。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＬＴＰＳに基づくＰＭＯＳの液晶表示装置用ＧＯＡ回路を提供することである。
【課題を解決するための手段】
【０００５】
上記目的を実現するために、本発明は、液晶表示装置用ＧＯＡ回路を提供する。前記液晶表示装置は複数の走査線を備え、前記ＧＯＡ回路は、カスケード接続された複数のシフトレジスタを備える。第Ｎステージシフトレジスタは、第Ｎステージ走査線に対する充電を制御する。この第Ｎステージシフトレジスタは、正逆方向走査制御回路、プルアップ回路、ブートストラップコンデンサ回路、ゲート信号点漏電防止回路及びプルダウン保持回路を備える。
【０００６】
プルダウン保持回路は、前記第Ｎステージ走査線に接続される。ブートストラップコンデンサ回路は、前記プルダウン保持回路に接続される。ゲート信号点漏電防止回路は、前記ブートストラップコンデンサ回路に接続される。正逆方向走査制御回路は、前記ゲート信号点漏電防止回路に接続される。プルアップ回路は、前記ブートストラップコンデンサ回路に接続される。
【０００７】
前記ブートストラップコンデンサ回路、前記ゲート信号点漏電防止回路及び前記プルダウン保持回路は共に接続されてゲート信号点を構成する。
【０００８】
前記プルアップ回路、前記ブートストラップコンデンサ回路及び前記ゲート信号点漏電防止回路は、それぞれ前記第Ｎステージ走査線に接続される。前記正逆方向走査制御回路はそれぞれ第Ｎ−１ステージ走査線及び第Ｎ＋１ステージ走査線に接続される。
【０００９】
前記プルダウン保持回路は、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、及び第１コンデンサを備える。第１スイッチは、その制御端が前記ゲート信号点漏電防止回路に接続され、その出力端が第１回路点に接続される。第２スイッチは、その制御端がゲート信号点に接続され、その出力端が前記第１回路点に接続される。第３スイッチは、その制御端が前記第１回路点に接続され、その入力端が高定電圧源に接続され、その出力端が前記第Ｎステージ走査線に接続される。第４スイッチは、その制御端が前記第１回路点に接続され、その入力端が前記高定電圧源に接続される。第５スイッチは、その制御端が第Ｎステージの第１クロック信号を受信し、その入力端が前記第４スイッチの出力端に接続され、その出力端が前記ゲート信号点に接続される。第１コンデンサは、その両端がそれぞれ前記高定電圧源及び前記第１回路点に接続される。
【００１０】
一実施例において、前記正逆方向走査制御回路は、第６スイッチ及び第７スイッチを備える。
【００１１】
第６スイッチは、その制御端がダウンロード制御信号を受信し、その入力端が前記第Ｎ−１ステージ走査線に接続され、その出力端が前記ゲート信号点漏電防止回路に接続される。
【００１２】
第７スイッチは、その制御端がアップロード制御信号を受信し、その入力端が前記第Ｎ＋１ステージ走査線に接続され、その出力端が前記第５スイッチの出力端及び前記ゲート信号点漏電防止回路に共に接続される。
【００１３】
一実施例において、前記ゲート信号点漏電防止回路は、第９スイッチを備える。
【００１４】
第９スイッチは、その制御端が前記第１スイッチの制御端及び前記第１スイッチの入力端に共に接続されることによって第Ｎステージの第２クロック信号を受信し、その入力端が前記第６スイッチの出力端及び前記第７スイッチの出力端に接続され、その出力端が前記ゲート信号点に接続される。
【００１５】
一実施例において、前記ゲート信号点漏電防止回路は、第９スイッチ及び第１０スイッチを備える。
【００１６】
第９スイッチは、その制御端及び前記第１スイッチの入力端がそれぞれ低定電圧源に接続され、出力端が前記ゲート信号点に接続される。
【００１７】
第１０スイッチは、その制御端が前記第１スイッチの制御端に接続され、その入力端が前記第６スイッチの出力端及び前記第７スイッチの出力端に接続され、その出力端が前記第９スイッチの入力端に接続される。
【００１８】
一実施例において、前記第１０スイッチの制御端及び前記第１スイッチの制御端は共に接続されることによって前記第Ｎステージの第２クロック信号を受信する。
【００１９】
一実施例において、前記プルアップ回路は第８スイッチを備える。
【００２０】
第８スイッチは、その制御端が前記ゲート信号点に接続され、その入力端が前記第Ｎステージの第１クロック信号に接続され、その出力端が前記第Ｎステージ走査線に接続される。
【００２１】
一実施例において、前記ブートストラップコンデンサ回路は第２コンデンサを備える。
【００２２】
第２コンデンサは、その両端がそれぞれ前記ゲート信号点及び前記第Ｎステージ走査線に接続される。
【００２３】
一実施例において、前記第２スイッチの入力端は前記高定電圧源に接続される。
【００２４】
一実施例において、前記第Ｎステージシフトレジスタはプルダウン制御回路をさらに備え、前記プルダウン制御回路は、第１１スイッチ及び第１２スイッチを備える。
【００２５】
第１１スイッチは、その制御端がダウンロード制御信号を受信し、その入力端が第２正方向クロック信号を受信し、その出力端が前記プルダウン保持回路及び前記ゲート信号点漏電防止回路に接続される。
【００２６】
第１２スイッチは、その制御端がアップロード制御信号を受信し、その入力端が第２逆方向クロック信号を受信し、その出力端が前記プルダウン保持回路及び前記ゲート信号点漏電防止回路に接続される。
【００２７】
一実施例において、前記第１１スイッチの出力端、前記第１２スイッチの出力端及び前記第１スイッチの制御端は共に接続される。
【００２８】
一実施例において、前記第２スイッチの入力端は前記第１スイッチの制御端に接続される。
【００２９】
一実施例において、前記プルダウン保持回路は第１３スイッチを更に備える。
【００３０】
第１３スイッチは、その制御端が前記ゲート信号点に接続され、その入力端が前記第１スイッチの制御端に接続され、その出力端が前記第１回路点に接続される。
【００３１】
一実施例において、前記プルダウン保持回路は第１４スイッチをさらに備える。
【００３２】
第１４スイッチは、その制御端が第Ｎ−１ステージの第２クロック信号を受信し、その入力端が前記第４スイッチの出力端に接続され、その出力端が前記ゲート信号点に接続される。
【００３３】
一実施例において、前記プルダウン保持回路は第１４スイッチをさらに備える。
【００３４】
第１４スイッチは、その制御端が第Ｎ−２ステージの第２クロック信号を受信し、その入力端が前記第４スイッチの出力端に接続され、その出力端が前記ゲート信号点に接続される。
【００３５】
一実施例において、前記第Ｎステージの第２クロック信号と前記第Ｎステージの第１クロック信号とは互いに逆方向信号である。
【００３６】
一実施例において、前記第１〜第１４スイッチはＰＭＯＳトランジスタである。
【発明の効果】
【００３７】
本発明の上記の技術的手段によれば、有益な技術的効果は以下のとおりである。
【００３８】
１．ＬＴＰＳに基づくＰＭＯＳＧＯＡ回路を設計する。
【００３９】
２．正逆方向走査及び正逆方向制御の機能を有し、表示装置の様々な駆動形式を保証することができ、回路の長時間操作の安定性を保証することができる。
【００４０】
３．前記第１クロック信号、前記第２クロック信号及び前記第１コンデンサの組み合わせにより、前記ゲート信号点と前記第Ｎステージ走査線のプルダウン保持機能を実現することができる。このような完璧な組み合わせによって、回路中の信号線の使用及びスイッチの数を低減する。同時に、前記第２スイッチの入力端と前記第１２スイッチの入力端の接続によって、プルダウン保持回路の機能を改善する。
【００４１】
４．直流低電位を、非作用期間の前記第１回路点の保持のために用い、前記ゲート信号点と前記第Ｎステージ走査線のリップル（Ｒｉｐｐｌｅ）の除去を保証する。
【００４２】
５．常開の前記第９スイッチを設置することによって、回路漏電を調節して、回路を安定させる効果を得る。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の好ましい実施例のＧＯＡ回路の模式図である。
【図２】本発明の第２の好ましい実施例のＧＯＡ回路の模式図である。
【図３】本発明の第３の好ましい実施例のＧＯＡ回路の模式図である。
【図４】本発明の第４の好ましい実施例のＧＯＡ回路の模式図である。
【図５】本発明の第５の好ましい実施例のＧＯＡ回路の模式図である。
【図６】本発明の第６の好ましい実施例のＧＯＡ回路の模式図である。
【図７】本発明の第７の好ましい実施例のＧＯＡ回路の模式図である。
【図８】図１〜図５のＧＯＡ回路が逆方向走査するときの信号の波形模式図である。
【図９】図１〜図５のＧＯＡ回路が正方向走査するときの信号の波形模式図である。
【図１０】図６〜図７のＧＯＡ回路が逆方向走査するときの信号の波形模式図である。
【図１１】図６〜図７のＧＯＡ回路が正方向走査するときの信号の波形模式図である。
【発明を実施するための形態】
【００４４】
下記では、各実施例と図面を用いて、例を上げる方法で本発明の実施可能な実施例を説明する。本発明に開示されている方向の用語、例えば、「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」等は、本発明の図面での方向を参照するためのものである。そのため、本明細書で使用される方向の用語は、本発明を説明、理解させるためのものであり、本発明を制限するものではない。
【００４５】
図１は、本発明の第１の好ましい実施例のＧＯＡ回路の模式図である。前記ＧＯＡ回路は、液晶表示装置に用いられる。前記液晶表示装置は、複数の走査線を備える。前記ＧＯＡ回路は、カスケード接続された複数のシフトレジスタを備える。第Ｎステージシフトレジスタは、第Ｎステージ走査線に対する充電を制御する。この第Ｎステージシフトレジスタは、正逆方向走査制御回路（１００）、プルアップ回路（２００）、ブートストラップコンデンサ回路（３００）、ゲート信号点（Ｑ）漏電防止回路（４００）及びプルダウン保持回路（５００）を備える。
【００４６】
プルダウン保持回路（５００）は、前記第Ｎステージ走査線（Ｇ（Ｎ））に接続される。ブートストラップコンデンサ回路（３００）は、前記プルダウン保持回路（５００）に接続される。ゲート信号点（Ｑ）漏電防止回路（４００）は、前記ブートストラップコンデンサ回路（３００）に接続される。正逆方向走査制御回路（１００）は、前記ゲート信号点（Ｑ）漏電防止回路に接続される。プルアップ回路（２００）は、前記ブートストラップコンデンサ回路（３００）に接続される。
【００４７】
前記ブートストラップコンデンサ回路（３００）、前記ゲート信号点（Ｑ）漏電防止回路（４００）及び前記プルダウン保持回路（５００）は共に接続されてゲート信号点（Ｑ（Ｎ））を構成する。
【００４８】
前記前記プルアップ回路（２００）、前記ブートストラップコンデンサ回路（３００）及び前記ゲート信号点（Ｑ）漏電防止回路（４００）は、それぞれ前記第Ｎステージ走査線（Ｇ（Ｎ））に接続される。前記正逆方向走査制御回路（１００）はそれぞれ第Ｎ−１ステージ走査線（Ｇ（Ｎ−１））及び第Ｎ＋１ステージ走査線（Ｇ（Ｎ＋１））に接続される。
【００４９】
前記プルダウン保持回路（５００）は、第１スイッチ（Ｔ９）、第２スイッチ（Ｔ８）、第３スイッチ（Ｔ７）、第４スイッチ（Ｔ６）、第５スイッチ（Ｔ５）、及び第１コンデンサ（Ｃ２）を備える。第１スイッチ（Ｔ９）は、その制御端が前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続され、その出力端が第１回路点（Ｐ（Ｎ））に接続される。第２スイッチ（Ｔ８）は、その制御端がゲート信号点（Ｑ（Ｎ））に接続され、その出力端が前記第１回路点（Ｐ（Ｎ））に接続される。前記第２スイッチ（Ｔ８）の入力端は、前記高定電圧源（ＶＧＨ）に接続される。第３スイッチ（Ｔ７）は、その制御端が前記第１回路点（Ｐ（Ｎ））に接続され、その入力端が高定電圧源（ＶＧＨ）に接続され、その出力端が前記第Ｎステージ走査線（Ｇ（Ｎ））に接続される。第４スイッチ（Ｔ６）は、その制御端が前記第１回路点（Ｐ（Ｎ））に接続され、その入力端が前記高定電圧源（ＶＧＨ）に接続される。第５スイッチ（Ｔ５）は、その制御端が第Ｎステージの第１クロック信号（ＣＫ（Ｎ））を受信し、その入力端が前記第４スイッチ（Ｔ６）の出力端に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続される。第１コンデンサ（Ｃ２）は、その両端がそれぞれ前記高定電圧源（ＶＧＨ）及び前記第１回路点（Ｐ（Ｎ））に接続される。
【００５０】
前記正逆方向走査制御回路（１００）は、第６スイッチ（Ｔ１）及び第７スイッチ（Ｔ２）を備える。前記第６スイッチ（Ｔ１）は、その制御端がダウンロード制御信号（Ｕ２Ｄ）を受信し、その入力端が前記第Ｎ−１ステージ走査線（Ｇ（Ｎ−１））に接続され、その出力端が前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続される。前記第７スイッチ（Ｔ２）は、その制御端がアップロード制御信号（Ｄ２Ｕ）を受信し、その入力端が前記第Ｎ＋１ステージ走査線（Ｇ（Ｎ＋１））に接続され、その出力端が前記第５スイッチ（Ｔ１）の出力端及び前記ゲート信号点（Ｑ）漏電防止回路（４００）に共に接続される。前記正逆方向走査制御回路（１００）は、前記ＧＯＡ回路の正逆方向走査及びプルアップ信号の制御を担当し、回路の内部において回路のステージ間の伝送を担当する。
【００５１】
前記ゲート信号点（Ｑ）漏電防止回路（４００）は第９スイッチ（Ｔ３）を備え、前記第９スイッチ（Ｔ３）の制御端は、前記第１スイッチ（Ｔ９）の制御端及び入力端に共に接続されることによって、第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））を受信する。第９スイッチ（Ｔ３）の入力端は、前記第６スイッチ（Ｔ１）の出力端及び前記第７スイッチ（Ｔ２）の出力端に接続され、その出力端は前記ゲート信号点（Ｑ（Ｎ））に接続される。前記ゲート信号点（Ｑ）漏電防止回路（４００）は、前記ゲート信号点（Ｑ（Ｎ））電位漏電の問題を防止すると同時に、非作用期間において、前記ゲート信号点（Ｑ（Ｎ））の電位を調節することを担当する。
【００５２】
前記プルアップ回路（２００）は第８スイッチ（Ｔ４）を備える。第８スイッチ（Ｔ４）は、その制御端が前記ゲート信号点（Ｑ（Ｎ））に接続され、その入力端が前記第Ｎステージの第１クロック信号（ＣＫ（Ｎ））に接続され、その出力端が前記第Ｎステージ走査線（Ｇ（Ｎ））に接続される。前記プルアップ回路（２００）は、前記第Ｎステージの第１クロック信号（ＣＫ（Ｎ））を出力し、前記ゲート信号点（Ｑ（Ｎ））の電位を合理的に制御した後、必要な前記第Ｎステージ走査線（Ｇ（Ｎ））の信号を効果的に出力することを担当する。
【００５３】
前記ブートストラップコンデンサ回路（３００）は第２コンデンサ（Ｃ１）を備える。第２コンデンサ（Ｃ１）は、その両端がそれぞれ前記ゲート信号点（Ｑ（Ｎ））及び前記第Ｎステージ走査線（Ｇ（Ｎ））に接続される。前記ブートストラップコンデンサ回路（３００）は、回路の前記ゲート信号点（Ｑ（Ｎ））の電位を上げ、前記第Ｎステージの第１クロック信号（ＣＫ（Ｎ））の順調な出力を保証することを担当する。前記ゲート信号点（Ｑ（Ｎ））の電位処理は、前記ＧＯＡ回路のキーポイントとなり、回路の性能及びパネルの表示を直接決定する。
【００５４】
本好ましい実施例では、第Ｎステージの第１クロック信号（ＣＫ（Ｎ））及び第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））により、前記ＧＯＡ回路のプルダウンを保持する。
【００５５】
図２は、本発明の第２の好ましい実施例のＧＯＡ回路の模式図である。本好ましい実施例は、第１の好ましい実施例との相違点が以下のとおりである。前記ゲート信号点（Ｑ）漏電防止回路（４００）は、第１０スイッチ（Ｔ１０）をさらに備える。また、前記第１スイッチ（Ｔ９）、前記第９スイッチ（Ｔ３）の接続方式も異なる。前記第９スイッチ（Ｔ３）は、その制御端及び前記第１スイッチ（Ｔ９）の入力端がそれぞれ低定電圧源（ＶＧＬ）に接続され、出力端が前記ゲート信号点（Ｑ（Ｎ））に接続される。前記第１０スイッチ（Ｔ１０）は、その制御端が前記第１スイッチ（Ｔ９）の制御端に接続され、その入力端が前記第６スイッチ（Ｔ１）の出力端及び前記第７スイッチ（Ｔ２）の出力端に接続され、その出力端が前記第９スイッチ（Ｔ３）の入力端に接続される。前記第１スイッチ（Ｔ９）の入力端及び前記第９スイッチ（Ｔ３）は共に低定電圧源（ＶＧＬ）に接続される。前記第１０スイッチ（Ｔ１０）の制御端及び前記第１スイッチ（Ｔ９）の制御端は共に接続されることによって前記第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））を受信する。
【００５６】
本の好ましい実施例では、前記ゲート信号点（Ｑ）漏電防止回路（４００）において前記第１０スイッチ（Ｔ１０）を設置し回路の一部を変更し、さらに、漏電問題を改善し前記ゲート信号点（Ｑ（Ｎ））の波形異常の問題を解消する。
【００５７】
図３は、本発明の第３の好ましい実施例のＧＯＡ回路の模式図である。本好ましい実施例は、第２の好ましい実施例との相違点が以下のとおりである。前記第Ｎステージシフトレジスタは、プルダウン制御回路（６００）をさらに備える。前記プルダウン制御回路（６００）は、第１１スイッチ（Ｔ１１）及び第１２スイッチ（Ｔ１２）を備える。第１１スイッチ（Ｔ１１）は、その制御端がダウンロード制御信号（Ｕ２Ｄ）を受信し、その入力端が第２正方向クロック信号（ＸＣＫＦ）を受信し、その出力端が前記プルダウン保持回路（５００）及び前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続される。第１２スイッチ（Ｔ１２）は、その制御端がアップロード制御信号（Ｄ２Ｕ）を受信し、その入力端が第２逆方向クロック信号（ＸＣＫＲ）を受信し、その出力端が前記プルダウン保持回路（５００）及び前記ゲート信号点（Ｑ）漏電防止回路（４００）に接続される。前記プルダウン制御回路（６００）は、回路の保持段階のプルダウンを担当し、正逆方向の制御構造の独立を維持し、前記第Ｎステージ走査線（Ｇ（Ｎ））のカスケード伝送（Ｃａｓｃａｄｅｔｒａｎｓｆｅｒ）を担当する。
【００５８】
本好ましい実施例において、前記プルダウン保持回路（５００）は、１組の互いに逆となる前記第Ｎステージの第１クロック信号（ＣＫ（Ｎ））及び前記第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））の信号を用いて作用する。前記第２正方向クロック信号（ＸＣＫＦ）及び前記第２逆方向クロック信号（ＸＣＫＲ）は、第１段階において、前記低定電圧源（ＶＧＬ）を前記第４スイッチ（Ｔ６）及び前記第３スイッチ（Ｔ７）の制御端に導入し、前記第１コンデンサ（Ｃ２）により低電位を記憶する。このときの前記第５スイッチ（Ｔ５）はオフ状態となる。前記第Ｎステージの第１クロック信号（ＣＫ（Ｎ））が低電位であるときにだけ、前記第５スイッチ（Ｔ５）、前記第４スイッチ（Ｔ６）は連通路を形成し、前記ＧＯＡ回路の前記ゲート信号点（Ｑ（Ｎ））をプルダウンする。このように、前記第２正方向クロック信号（ＸＣＫＦ）及び前記第２逆方向クロック信号（ＸＣＫＲ）と前記第１コンデンサ（Ｃ２）との組み合わせは、前記ゲート信号点（Ｑ（Ｎ））と前記第Ｎステージ走査線（Ｇ（Ｎ））の高電位を良好的に保持し、前記ＧＯＡ回路の正常出力を保証することができる。
【００５９】
図４は、本発明の第４の好ましい実施例のＧＯＡ回路の模式図である。本好ましい実施例は、第３の好ましい実施例との相違点が以下のとおりである。前記第２スイッチ（Ｔ８）は、前記高定電圧源（ＶＧＨ）に接続されておらず、前記第１スイッチ（Ｔ９）の制御端に接続される。
【００６０】
本好ましい実施例では、作用期間において、前記第２正方向クロック信号（ＸＣＫＦ）及び前記第２逆方向クロック信号（ＸＣＫＲ）の高電位を前記第４スイッチ（Ｔ６）及び前記第３スイッチ（Ｔ７）の制御端に導入することにより、前記第４スイッチ（Ｔ６）及び前記第３スイッチ（Ｔ７）を良好的にオフし、漏電を回避することができる。
【００６１】
図５は、本発明の第５の好ましい実施例のＧＯＡ回路の模式図である。本好ましい実施例は、第３の好ましい実施例との相違点が以下のとおりである。前記プルダウン保持回路（５００）は、第１３スイッチ（Ｔ１３）をさらに備える。第１３スイッチ（Ｔ１３）は、その制御端が前記ゲート信号点（Ｑ（Ｎ））に接続され、その入力端が前記第１スイッチ（Ｔ９）の制御端に接続され、その出力端が前記第１回路点（Ｐ（Ｎ））に接続される。
【００６２】
本好ましい実施例では、前記第１３スイッチ（Ｔ１３）を追加し、回路の出力期間において、前記第４スイッチ（Ｔ６）及び前記第３スイッチ（Ｔ７）の制御端を高電位にプルする効用を強化して、前記ＧＯＡの回路性能をさらに強化する。
【００６３】
図６は、本発明の第６の好ましい実施例のＧＯＡ回路の模式図である。本好ましい実施例は、第３の好ましい実施例との相違点が以下のとおりである。前記プルダウン保持回路（５００）は、第１４スイッチ（Ｔ１４）をさらに備える。第１４スイッチ（Ｔ１４）は、その制御端が第Ｎ−１ステージの第２クロック信号（ＸＣＫ（Ｎ−１））を受信し、その入力端が前記第４スイッチ（Ｔ６）の出力端に接続され、その出力端が前記ゲート信号点（Ｑ（Ｎ））に接続される。
【００６４】
本好ましい実施例では、前記第１４スイッチ（Ｔ１４）を追加し、回路の出力期間において、前記第４スイッチ（Ｔ６）及び前記第３スイッチ（Ｔ７）の制御端を低電位にプルする効用を強化して、前記ＧＯＡの回路性能をさらに強化する。プルダウンの時間の延長を保証し、プルダウンの機能を強化する。
【００６５】
図７は、本発明の第７の好ましい実施例のＧＯＡ回路の模式図である。本好ましい実施例は、第６の好ましい実施例との相違点が以下のとおりである。前記第１４スイッチ（Ｔ１４）の制御端は、第Ｎ−２ステージの第２クロック信号（ＸＣＫ（Ｎ−２））を受信する。
【００６６】
本好ましい実施例では、第１４スイッチ（Ｔ１４）の制御端の改良により、回路の出力期間において、前記第４スイッチ（Ｔ６）及び前記第３スイッチ（Ｔ７）の制御端を低電位にプルする効用を強化し、波形をずらしてプルダウンして、前記ＧＯＡの回路性能をさらに強化する。プルダウンの時間の延長を保証し、プルダウンの機能を強化する。
【００６７】
図１〜図８において、前記第１〜第１４スイッチは、ＰＭＯＳＴＦＴである。その制御端はゲートを意味し、その入力端はソースを意味し、その出力端はドレインを意味する。
【００６８】
図８及び図９を参照する。図８は、図１〜図５のＧＯＡ回路が逆方向走査するときの信号の波形模式図である。図９は、図１〜図５のＧＯＡ回路が正方向走査するときの信号の波形模式図である。アップロード制御信号（Ｄ２Ｕ）は逆方向走査の制御信号であり、ダウンロード制御信号（Ｕ２Ｄ）は正方向走査の制御信号であり、これらはそれぞれ正逆走査機能の開始を担当する。
【００６９】
第Ｎステージの第１クロック信号（ＣＫ（Ｎ））及び第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））は、前記ＧＯＡ回路の信号出力、及び前記ゲート信号点（Ｑ（Ｎ））の電位のプルダウン保持を担当し、１組の互いに逆となるＣｌｏｃｋ信号である。
【００７０】
高定電圧源（ＶＧＨ）、低定電圧源（ＶＧＬ）は、入力された定電圧制御信号であり、高定電圧源（ＶＧＨ）は高電位であり、高定電圧源（ＶＧＨ）は定電圧低電位であり、前記ＧＯＡ回路中の高低電位の提供を担当する必要がある。その他は、前記ＧＯＡ回路のキーノードで生成される出力信号である。
【００７１】
図１０及び図１１を参照する。図１０は、図６〜図７のＧＯＡ回路が逆方向走査するときの信号の波形模式図である。図１１は、図６〜図７のＧＯＡ回路が正方向走査するときの信号の波形模式図である。アップロード制御信号（Ｄ２Ｕ）とダウンロード制御信号（Ｕ２Ｄ）は、正逆方向走査の制御信号であり、正逆走査機能の開始を担当し、４組の信号を用いて、対応する第Ｎステージの第１クロック信号（ＣＫ（Ｎ））と第Ｎステージの第２クロック信号（ＸＣＫ（Ｎ））は、異なる回路技術により順序が相互に変更される。
【００７２】
上述したように、本発明は好ましい実施例を挙げていたが、前記好ましい実施例は本発明を制限するものではなく、当業者にとって、本発明の精神と範囲から離れない前提で、いろんな更新と修飾を行うことができ、そのため、本発明の保護範囲は特許請求の範囲に記載されている技術特徴を基準にするべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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