(57)【特許請求の範囲】
【請求項１】
キャリア走行層と、
前記キャリア走行層上方に形成されたキャリア供給層を含む第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層と直接接触する一対のオーミック電極と、
前記一対のオーミック電極の間で前記第１の化合物半導体層上方に形成されたゲート電極と、
前記一対のオーミック電極の少なくとも一方の一部と前記第１の化合物半導体層との間に形成されたｎ型のＡｌxＧａ1-xＮ（０≦ｘ＜１）の第２の化合物半導体層と、
を有し、
前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、
前記ゲート電極側の端部の下面で前記第１の化合物半導体層に第１のコンタクト抵抗で直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に前記第１のコンタクト抵抗よりも低い第２のコンタクト抵抗で直接接触しており、
前記第１の化合物半導体層の上面の一部との間で前記第２の化合物半導体層を挟んでおり、
前記キャリア走行層の上面と前記キャリア走行層の前記上面上方の前記第２の化合物半導体層の下面との間は、前記第１の化合物半導体層で隔てられていることを特徴とする化合物半導体装置。
【請求項２】
前記第２の化合物半導体層は、前記第１の化合物半導体層に形成されたリセス内に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第２の化合物半導体層は前記第１の化合物半導体層よりも高い濃度で不純物を含むことを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記一対のオーミック電極の両方が、前記ゲート電極側の端部の下面で前記第１の化合物半導体層に直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に直接接触することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、前記ゲート電極側の端部の下面で前記キャリア供給層に直接接触することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
キャリア走行層上方にキャリア供給層を含む第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に、前記第１の化合物半導体層と直接接触する一対のオーミック電極を形成する工程と、
前記一対のオーミック電極の間で前記第１の化合物半導体層上方にゲート電極を形成する工程と、
前記一対のオーミック電極の少なくとも一方の一部と前記第１の化合物半導体層との間にｎ型のＡｌxＧａ1-xＮ（０≦ｘ＜１）の第２の化合物半導体層を形成する工程と、
を有し、
前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、
前記ゲート電極側の端部の下面で前記第１の化合物半導体層に第１のコンタクト抵抗で直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に前記第１のコンタクト抵抗よりも低い第２のコンタクト抵抗で直接接触しており、
前記第１の化合物半導体層の上面の一部との間で前記第２の化合物半導体層を挟んでおり、
前記キャリア走行層の上面と前記キャリア走行層の前記上面上方の前記第２の化合物半導体層の下面との間は、前記第１の化合物半導体層で隔てられていることを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記第２の化合物半導体層を形成する工程は、
前記第１の化合物半導体層にリセスを形成する工程と、
前記リセス内に前記第２の化合物半導体層を再成長させる工程と、
を有することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記第２の化合物半導体層は前記第１の化合物半導体層よりも高い濃度で不純物を含むことを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記一対のオーミック電極の両方が、前記ゲート電極側の端部の下面で前記第１の化合物半導体層に直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に直接接触することを特徴とする請求項６乃至８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、前記ゲート電極側の端部の下面で前記キャリア供給層に直接接触することを特徴とする請求項６乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。特に、ＧａＮ系半導体のパワーデバイスとしての応用が期待されている。パワーデバイスでは、ＧａＮ系半導体層のオーミック電極と接する部分に大きな電流が流れる。電流はＧａＮ系半導体層の一部に集中することがある。例えば、ＧａＮ系高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）では、ＧａＮ系化合物半導体層のソース電極又はドレイン電極のゲート電極側の端部と接する部分の近傍に大電流が集中しやすい。電流の集中は早期の故障及び信頼性の低下につながる。
【０００３】
このような電流の集中の抑制を目的とした技術が提案されている。しかしながら、従来の技術では、所期の目的を達成できても、耐圧等の特性の低下が避けられない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−７２３８７号公報
【特許文献２】特開２０１０−４５０７３号公報
【特許文献３】特開２００６−２１６６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、他の特性の低下を回避しながら電流の集中を抑制することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様には、キャリア走行層と、前記キャリア走行層上方に形成されたキャリア供給層を含む第１の化合物半導体層と、前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層と直接接触する一対のオーミック電極と、前記一対のオーミック電極の間で前記第１の化合物半導体層上方に形成されたゲート電極と、前記一対のオーミック電極の少なくとも一方の一部と前記第１の化合物半導体層との間に形成されたｎ型のＡｌxＧａ1-xＮ（０≦ｘ＜１）の第２の化合物半導体層と、が含まれる。前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、前記ゲート電極側の端部の下面で前記第１の化合物半導体層に第１のコンタクト抵抗で直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に前記第１のコンタクト抵抗よりも低い第２のコンタクト抵抗で直接接触しており、前記第１の化合物半導体層の上面の一部との間で前記第２の化合物半導体層を挟んでおり、前記キャリア走行層の上面と前記キャリア走行層の前記上面上方の前記第２の化合物半導体層の下面との間は、前記第１の化合物半導体層で隔てられている。
【０００７】
化合物半導体装置の製造方法では、キャリア走行層上方にキャリア供給層を含む第１の化合物半導体層を形成し、前記第１の化合物半導体層上に、前記第１の化合物半導体層と直接接触する一対のオーミック電極を形成し、前記一対のオーミック電極の間で前記第１の化合物半導体層上方にゲート電極を形成し、前記一対のオーミック電極の少なくとも一方の一部と前記第１の化合物半導体層との間にｎ型のＡｌxＧａ1-xＮ（０≦ｘ＜１）の第２の化合物半導体層を形成する。前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、前記ゲート電極側の端部の下面で前記第１の化合物半導体層に第１のコンタクト抵抗で直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に前記第１のコンタクト抵抗よりも低い第２のコンタクト抵抗で直接接触しており、前記第１の化合物半導体層の上面の一部との間で前記第２の化合物半導体層を挟んでおり、前記キャリア走行層の上面と前記キャリア走行層の前記上面上方の前記第２の化合物半導体層の下面との間は、前記第１の化合物半導体層で隔てられている。
【発明の効果】
【０００８】
上記の化合物半導体装置等によれば、適切な第２の化合物半導体層が含まれるため、他の特性の低下を回避しながら電流の集中を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図２】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図３】ドレイン電極近傍の抵抗値及び電流密度の分布を示す図である。
【図４】接触面積の比と抵抗値の比との関係を示す図である。
【図５Ａ】第２の実施形態に係る化合物半導体装置の製造方法の一例を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、化合物半導体装置の製造方法の一例を工程順に示す断面図である。
【図５Ｃ】図５Ｂに引き続き、化合物半導体装置の製造方法の一例を工程順に示す断面図である。
【図５Ｄ】図５Ｃに引き続き、化合物半導体装置の製造方法の一例を工程順に示す断面図である。
【図６Ａ】第２の実施形態に係る化合物半導体装置の製造方法の他の一例を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、化合物半導体装置の製造方法の他の一例を工程順に示す断面図である。
【図７】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図８】第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図９】第４の実施形態に係るディスクリートパッケージを示す図である。
【図１０】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図１１】第６の実施形態に係る電源装置を示す結線図である。
【図１２】第７の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１１】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態はＨＥＭＴを備えた化合物半導体装置の一例に関する。図１は、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【００１２】
第１の実施形態に係る化合物半導体装置１００には、図１（ａ）〜（ｃ）に示すように、キャリア走行層１０１、キャリア走行層１０１上方に形成されたキャリア供給層を含む化合物半導体層１０２、及び化合物半導体層１０２上に形成され、化合物半導体層１０２と直接接触する一対のオーミック電極１０５が含まれる。化合物半導体装置１００には、一対のオーミック電極１０５の間で化合物半導体層１０２上方に形成されたゲート電極１０７、及び一対のオーミック電極１０５の少なくとも一方の一部と化合物半導体層１０２との間に形成されたｎ型ＡｌxＧａ1-xＮ（０≦ｘ＜１）の化合物半導体層１０３が含まれる。一対のオーミック電極１０５のうちで化合物半導体層１０２との間に化合物半導体層１０３が形成されているものは、図１（ａ）〜（ｃ）に示すように、ゲート電極１０７側の端部の下面で化合物半導体層１０２に第１のコンタクト抵抗で直接接触し、ゲート電極１０７側の端部から離間した部分の下面で化合物半導体層１０３に第１のコンタクト抵抗よりも低い第２のコンタクト抵抗で直接接触する。
【００１３】
このような構成の第１の実施形態では、キャリア走行層１０１の表面近傍に２次元電子ガス（２ＤＥＧ）が生じる。そして、一対のオーミック電極１０５の少なくとも一方と２ＤＥＧとの間には、当該オーミック電極１０５と化合物半導体層１０２との接触面を含む電流経路、及び当該オーミック電極１０５と化合物半導体層１０３との接触面を含む電流経路が存在する。化合物半導体層１０３のオーミック電極１０５とのコンタクト抵抗が化合物半導体層１０２のオーミック電極１０５とのコンタクト抵抗よりも低いため、当該オーミック電極１０５と２ＤＥＧとの間を流れる電流は、オーミック電極１０５と化合物半導体層１０３との接触面を含む電流経路にも流れやすい。従って、ゲート電極１０７側の端部への電流の集中を緩和して、電流集中に伴う故障を抑制し、高い信頼性を得ることができる。
【００１４】
化合物半導体層１０３は、例えば再成長により形成することができる。不純物のイオン注入により低抵抗の領域を形成することで電流の集中を緩和することが可能ではあるが、イオン注入された不純物は再成長で形成された層内の不純物よりも著しく拡散しやすく、拡散した不純物が耐圧の低下を招く。
【００１５】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態はＧａＮ系ＨＥＭＴを備えた化合物半導体装置の一例である。図２は、第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【００１６】
第２の実施形態に係る化合物半導体装置２００には、図２に示すように、基板２１１、基板２１１上のバッファ層２１２、及びバッファ層２１２上のキャリア走行層２０１が含まれる。化合物半導体装置２００には、キャリア走行層２０１上のスペーサ層２１３、スペーサ層２１３上のキャリア供給層２０２、及びキャリア供給層２０２上のキャップ層２１４が含まれる。
【００１７】
基板２１１は、例えばＳｉＣ基板である。バッファ層２１２は、例えばＡｌＧａＮ層である。バッファ層２１２が超格子構造を備えていてもよい。キャリア走行層２０１は、例えば厚さが３μｍ程度で不純物の意図的なドーピングが行われていないＧａＮ層（ｉ−ＧａＮ層）である。スペーサ層２１３は、例えば厚さが５ｎｍ程度で不純物の意図的なドーピングが行われていないＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）である。キャリア供給層２０２は、例えば厚さが３０ｎｍ程度のｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）である。キャップ層２１４は、例えば厚さが１０ｎｍ程度のｎ型のＧａＮ層（ｎ−ＧａＮ層）である。キャリア供給層２０２及びキャップ層２１４には、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
【００１８】
キャリア走行層２０１、スペーサ層２１３、キャリア供給層２０２及びキャップ層２１４の積層体に、素子領域を画定する素子分離領域２１５が形成されている。素子領域内において、キャップ層２１４に開口部２１８及び開口部２１９が形成されており、開口部２１８内にソース電極２０５が形成され、開口部２１９内にドレイン電極２０６が形成されている。
【００１９】
化合物半導体装置２００には、ソース電極２０５とキャリア供給層２０２との間の化合物半導体層２０３、及びドレイン電極２０６とキャリア供給層２０２との間の化合物半導体層２０４が含まれる。ソース電極２０５はゲート電極２０７側の端部の下面でキャリア供給層２０２に第１のコンタクト抵抗で直接接触し、ゲート電極２０７側の端部から離間した部分の下面で化合物半導体層２０３に第１のコンタクト抵抗よりも低い第２のコンタクト抵抗で直接接触する。ドレイン電極２０６はゲート電極２０７側の端部の下面でキャリア供給層２０２に第３のコンタクト抵抗で直接接触し、ゲート電極２０７側の端部から離間した部分の下面で化合物半導体層２０４に第３のコンタクト抵抗よりも低い第４のコンタクト抵抗で直接接触する。例えば、第１のコンタクト抵抗は第３のコンタクト抵抗と等しく、第２のコンタクト抵抗は第４のコンタクト抵抗と等しい。化合物半導体層２０３及び２０４は、例えばキャリア供給層２０２に形成されたリセス内に形成されたｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）である。化合物半導体層２０３及び２０４には、例えばＳｉが１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度の濃度でドーピングされている。
【００２０】
ソース電極２０５及びドレイン電極２０６を覆う絶縁膜２２１がキャップ層２１４上に形成されている。絶縁膜２２１には、ソース電極２０５とドレイン電極２０６との間に位置する開口部２２２が形成されており、開口部２２２を介してキャップ層２１４とショットキー接触するゲート電極２０７が設けられている。ゲート電極２０７を覆う絶縁膜２２３が絶縁膜２２１上に形成されている。絶縁膜２２１及び絶縁膜２２３の材料は特に限定されず、例えばシリコン窒化膜が用いられる。
【００２１】
ソース電極２０５及びドレイン電極２０６は一対のオーミック電極の一例であり、スペーサ層２１３、キャリア供給層２０２及びキャップ層２１４の積層体は第１の化合物半導体層の一例であり、化合物半導体層２０３及び２０４は第２の化合物半導体層の一例である。
【００２２】
このような構成の第２の実施形態では、キャリア走行層２０１の表面近傍に２ＤＥＧが生じる。そして、ソース電極２０５と２ＤＥＧとの間には、ソース電極２０５とキャリア供給層２０２との接触面を含む電流経路、及びソース電極２０５と化合物半導体層２０３との接触面を通じる電流経路が存在する。ドレイン電極２０６と２ＤＥＧとの間には、ドレイン電極２０６とキャリア供給層２０２との接触面を通じる電流経路、及びドレイン電極２０６と化合物半導体層２０４との接触面を通じる電流経路が存在する。化合物半導体層２０３のソース電極２０５とのコンタクト抵抗がキャリア供給層２０２のソース電極２０５とのコンタクト抵抗よりも低いため、ソース電極２０５内を流れる電流は、ソース電極２０５と化合物半導体層２０３との接触面を含む電流経路にも流れやすい。化合物半導体層２０４のドレイン電極２０６とのコンタクト抵抗がキャリア供給層２０２のドレイン電極２０６とのコンタクト抵抗よりも低いため、ドレイン電極２０６内を流れる電流は、ドレイン電極２０６と化合物半導体層２０４との接触面を含む電流経路にも流れやすい。従って、ゲート電極２０７側の端部への電流の集中を緩和して、電流集中に伴う故障を抑制し、高い信頼性を得ることができる。
【００２３】
ここで、第２の実施形態におけるドレイン電極２０６の近傍における電流経路について更に詳細に説明する。図３は、ドレイン電極２０６近傍の抵抗値及び電流密度の分布を示す図である。
【００２４】
図３（ａ）に示すように、ドレイン電極２０６近傍には複数種の抵抗値が存在する。例えば、ドレイン電極２０６の内部を横方向に流れる電流に対する抵抗値ＲELE、及びキャリア走行層２０１の２ＤＥＧを横方向に流れる場合の電流に対する抵抗値Ｒ2DEGが存在する。更に、ドレイン電極２０６とキャリア供給層２０２との接触面における抵抗値ＲC1、及びドレイン電極２０６と化合物半導体層２０４の接触面における抵抗値ＲC2が存在する。そして、主な電流経路として、ドレイン電極２０６の内部を横方向に流れ、キャリア供給層２０２を縦方向に流れ、キャリア走行層２０１のゲート電極２０７下方まで到達する経路２３１と、化合物半導体層２０４及びキャリア供給層２０２を縦方向に流れ、キャリア走行層２０１のドレイン電極２０６下方の２ＤＥＧを横方向に流れ、キャリア走行層２０１のゲート電極２０７下方まで到達する経路２３２とが挙げられる。これらを比較すると、抵抗値ＲELEが抵抗値Ｒ2DEGより低い一方で、抵抗値ＲC2が抵抗値ＲC1よりも低い。このため、電流は経路２３１及び経路２３２の両方を流れる。
【００２５】
図３（ｂ）は電流密度の分布を示す図である。図３（ｂ）中の実線は第２の実施形態における電流密度の分布を示し、破線は、化合物半導体層２０４が設けられておらず、ドレイン電極２０６の下面全体がキャリア供給層２０２と接する構成（参考例）における電流密度の分布を示す。図３（ｂ）に示すように、参考例では、ゲート電極２０７側の端部２０８に電流が集中し、端部２０８における電流値が１×１０5Ａ／ｃｍ2超である。これに対し、第２の実施形態では、ゲート電極２０７から離間した側の端部２０９と化合物半導体層２０４との接触面にも電流が流れやすいため、ゲート電極２０７側の端部２０８における電流値は１×１０5Ａ／ｃｍ2未満である。
【００２６】
経路２３１の抵抗値（Ｒ１）と経路２３２の抵抗値（Ｒ２）とが互いに同等であることが好ましい。すなわち、経路２３２の抵抗値（Ｒ２）に対する経路２３１の抵抗値（Ｒ１）の割合（Ｒ１／Ｒ２）は１に近いことが好ましい。このため、図４（ａ）に示すように、ゲート長方向においてドレイン電極２０６が化合物半導体層２０４と接触している部分の長さＬ２は、ドレイン電極２０６がキャリア供給層２０２と接触している部分の長さＬ１の１００倍程度であることが好ましい。これらの長さ方向に直交する方向（ゲート幅方向）の寸法がキャリア供給層２０２及び化合物半導体層２０４間で共通している場合、ドレイン電極２０６がキャリア供給層２０２と接触している部分の面積Ｓ１とドレイン電極２０６が化合物半導体層２０４と接触している部分の面積Ｓ２との比（Ｓ１：Ｓ２）は「１：１００」程度であることが好ましい。図４（ｂ）は接触面積の割合（Ｓ１／Ｓ２）と抵抗値の割合（Ｒ１／Ｒ２）との関係を示す。図４（ｂ）に示すように、接触面積の割合（Ｓ１／Ｓ２）が０．０１程度の場合に、抵抗値の割合（Ｒ１／Ｒ２）が１．０程度である。図４（ｂ）は本願発明者が行ったシミュレーションの結果を示している。
【００２７】
ソース電極２０５とキャリア供給層２０２及び化合物半導体層２０３との間にも、上記のドレイン電極２０６とキャリア供給層２０２及び化合物半導体層２０４との間のサイズの関係と同様のサイズの関係が成り立っていることが好ましい。
【００２８】
次に、第２の実施形態に係る化合物半導体装置の製造方法の一例について説明する。図５Ａ乃至図５Ｄは、第２の実施形態に係る化合物半導体装置の製造方法の一例を工程順に示す断面図である。
【００２９】
先ず、図５Ａ（ａ）に示すように、基板２１１上に、バッファ層２１２、キャリア走行層２０１、スペーサ層２１３、キャリア供給層２０２及びキャップ層２１４を形成する。バッファ層２１２、キャリア走行層２０１、スペーサ層２１３、キャリア供給層２０２及びキャップ層２１４は、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法により形成することができる。
【００３０】
これら化合物半導体層の形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、例えば１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層（例えばキャリア供給層２０２及びキャップ層２１４）を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18ｃｍ-3程度〜１×１０20ｃｍ-3程度、例えば５×１０18ｃｍ-3程度とする。
【００３１】
次いで、図５Ａ（ｂ）に示すように、キャップ層２１４、キャリア供給層２０２、スペーサ層２１３及びキャリア走行層２０１に素子領域を画定する素子分離領域２１５を形成する。素子分離領域２１５の形成では、例えば、素子分離領域２１５を形成する予定の領域を露出するフォトレジストのパターンをキャップ層２１４上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００３２】
その後、図５Ａ（ｃ）に示すように、化合物半導体層２０３を形成する予定の領域及び化合物半導体層２０４を形成する予定の領域を露出し、他の領域を覆うレジストパターン２５１をキャップ層２１４上に形成する。
【００３３】
続いて、図５Ｂ（ｄ）に示すように、レジストパターン２５１をマスクとしたドライエッチングにより、キャップ層２１４に開口部２１６及び開口部２１７をキャリア供給層２０２の一部に入り込むようにして形成する。
【００３４】
次いで、図５Ｂ（ｅ）に示すように、レジストパターン２５１を除去し、化合物半導体層２０３を形成する予定の領域及び化合物半導体層２０４を形成する予定の領域を露出し、他の領域を覆うハードマスク２５２をキャップ層２１４上に形成する。ハードマスク２５２としては、例えばシリコン酸化膜を形成する。ハードマスク２５２の形成では、例えばシリコン酸化膜を全面に形成し、ドライエッチングにより、化合物半導体層２０３を形成する予定の領域に相当する部分及び化合物半導体層２０４を形成する予定の領域に相当する部分を除去する。
【００３５】
その後、図５Ｂ（ｆ）に示すように、ハードマスク２５２を成長マスクとして、開口部２１６内に化合物半導体層２０３を形成し、開口部２１７内に化合物半導体層２０４を形成する。化合物半導体層２０３及び２０４は、例えばキャリア供給層２０２と同様に、ＭＯＶＰＥ法により形成することができる。化合物半導体層２０３及び２０４の厚さは、１ｎｍ程度〜３０ｎｍ程度、例えば１０ｎｍとする。
【００３６】
続いて、図５Ｃ（ｇ）に示すように、ハードマスク２５２を除去し、ソース電極２０５を形成する予定の領域及びドレイン電極２０６を形成する予定の領域を露出し、他の領域を覆うレジストパターン２５３をキャップ層２１４上に形成する。
【００３７】
次いで、図５Ｃ（ｈ）に示すように、レジストパターン２５３をマスクとしたドライエッチングにより、キャップ層２１４及び化合物半導体層２０３に開口部２１８を形成し、キャップ層２１４及び化合物半導体層２０４に開口部２１９を形成する。
【００３８】
その後、図５Ｃ（ｉ）に示すように、レジストパターン２５３を除去し、開口部２１７内にソース電極２０５を形成し、開口部２１８内にドレイン電極２０６を形成する。ソース電極２０５及びドレイン電極２０６は、例えばリフトオフ法により形成することができる。すなわち、ソース電極２０５を形成する予定の領域及びドレイン電極２０６を形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成した後にＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜９００℃（例えば５８０℃）で熱処理を行い、オーミック特性を確立する。
【００３９】
続いて、図５Ｄ（ｊ）に示すように、ソース電極２０５及びドレイン電極２０６を覆う絶縁膜２２１をキャップ層２１４上に形成する。絶縁膜２２１は、例えば化学気相成長（chemical vapor deposition：ＣＶＤ）法、原子層堆積（atomic layer deposition：ＡＬＤ）法、又はスパッタ法により形成することができる。
【００４０】
次いで、図５Ｄ（ｋ）に示すように、絶縁膜２２１のゲート電極２０７を形成する予定の領域に開口部２２２を形成する。開口部２２２は、例えばドライエッチングにより形成することができる。開口部２２２をウェットエッチング又はイオンミリングにより形成してもよい。その後、開口部２２２内にゲート電極２０７を形成する。ゲート電極２０７は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極２０７を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成した後にＡｕ膜を形成する。
【００４１】
その後、図５Ｄ（ｌ）に示すように、ゲート電極２０７を覆う絶縁膜２２３を絶縁膜２２１上に形成する。絶縁膜２２３は、絶縁膜２２１と同様に、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法により形成することができる。
【００４２】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００４３】
このように、この製造方法では、ソース電極２０５及びドレイン電極２０６とのコンタクト抵抗がキャリア供給層２０２のそれよりも低い化合物半導体層２０３及び２０４を再成長により形成する。従って、イオン注入を行った場合に生じる不純物の拡散に伴う耐圧の低下を回避することができる。
【００４４】
次に、第２の実施形態に係る化合物半導体装置の製造方法の他の一例について説明する。図６Ａ乃至図６Ｂは、第２の実施形態に係る化合物半導体装置の製造方法の他の一例を工程順に示す断面図である。
【００４５】
先ず、図６Ａ（ａ）に示すように、上記の例と同様にして、素子分離領域２１５の形成までの処理を行う。
【００４６】
次いで、図６Ａ（ｂ）に示すように、キャップ層２１４及び素子分離領域２１５上にハードマスク２５２の原料膜２５４を形成する。原料膜２５４としては、例えばシリコン酸化膜を形成する。その後、化合物半導体層２０３を形成する予定の領域及び化合物半導体層２０４を形成する予定の領域を露出し、他の領域を覆うレジストパターン２５１を原料膜２５４上に形成する。
【００４７】
その後、図６Ａ（ｃ）に示すように、レジストパターン２５１をマスクとしたドライエッチングにより、原料膜２５４の化合物半導体層２０３を形成する予定の領域に相当する部分及び化合物半導体層２０４を形成する予定の領域に相当する部分を除去する。この結果、化合物半導体層２０３を形成する予定の領域及び化合物半導体層２０４を形成する予定の領域を露出し、他の領域を覆うハードマスク２５２が得られる。
【００４８】
次いで、図６Ｂ（ｄ）に示すように、レジストパターン２５１をマスクとしたドライエッチングにより、キャップ層２１４に開口部２１６及び開口部２１７をキャリア供給層２０２の一部に入り込むようにして形成する。
【００４９】
その後、図６Ｂ（ｅ）に示すように、レジストパターン２５１を除去する。続いて、図６Ｂ（ｆ）に示すように、ハードマスク２５２を成長マスクとして、開口部２１６内に化合物半導体層２０３を形成し、開口部２１７内に化合物半導体層２０４を形成する。化合物半導体層２０３及び２０４は、例えばＭＯＶＰＥ法により形成することができる。
【００５０】
そして、上記の例と同様にして、ハードマスク２５２の除去以降の処理を行って、化合物半導体装置を完成させる。
【００５１】
このように、この製造方法でも、ソース電極２０５及びドレイン電極２０６とのコンタクト抵抗がキャリア供給層２０２のそれよりも低い化合物半導体層２０３及び２０４を再成長により形成する。従って、イオン注入を行った場合に生じる不純物の拡散に伴う耐圧の低下を回避することができる。
【００５２】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態はＧａＮ系ＨＥＭＴを備えた化合物半導体装置の一例である。図７は、第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【００５３】
第３の実施形態に係る化合物半導体装置３００では、図７に示すように、開口部２１８及び開口部２１９がキャリア供給層２０２まで到達せず、開口部２１８の下面及び開口部２１９の下面にキャップ層２１４がある。そして、ソース電極２０５の下面はキャップ層２１４及び化合物半導体層２０３と直接接触し、ドレイン電極２０６下面はキャップ層２１４及び化合物半導体層２０４と直接接触している。他の構成は第２の実施形態と同様である。
【００５４】
このような構成の第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。
【００５５】
次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図８は、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００５６】
先ず、第２の実施形態と同様にして、レジストパターン２５３の形成までの処理を行う。次いで、図８（ａ）に示すように、レジストパターン２５３をマスクとしたドライエッチングにより、キャップ層２１４及び化合物半導体層２０３に開口部２１８を形成し、キャップ層２１４及び化合物半導体層２０４に開口部２１９を形成する。このとき、開口部２１８及び開口部２１９の深さをキャップ層２１４の厚さよりも小さくする。すなわち、開口部２１８及び開口部２１９の下方にキャップ層２１４が残るようにする。
【００５７】
その後、図８（ｂ）に示すように、第２の実施形態と同様にして、開口部２１８内にソース電極２０５を形成し、開口部２１９内にドレイン電極２０６を形成する。
【００５８】
そして、第２の実施形態と同様にして、絶縁膜２２１の形成以降の処理を行って、化合物半導体装置を完成させる。
【００５９】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図９は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００６０】
第４の実施形態では、図９に示すように、第２又は第３の実施形態のＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極２０６が接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極２０５に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極２０７に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
【００６１】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００６２】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１０は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００６３】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第２又は第３の実施形態のＨＥＭＴが用いられている。
【００６４】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【００６５】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１１は、第６の実施形態に係る電源装置を示す結線図である。
【００６６】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【００６７】
一次側回路１２６１には、第５の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【００６８】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【００６９】
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第２又は第３の実施形態のＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００７０】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＨＥＭＴを備えた増幅器に関する。図１２は、第７の実施形態に係る増幅器を示す結線図である。
【００７１】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【００７２】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第２又は第３の実施形態のＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
【００７３】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。例えば、第２の化合物半導体層として、ｎ型のＡｌxＧａ1-xＮ層（０≦ｘ＜１）を用いることができる。第１の化合物半導体層若しくは第２の化合物半導体層又はこれらの両方に含まれる不純物がＧｅであってもよい。
【００７４】
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００７５】
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極に、Ｎｉ及びＡｕの他にＰｄ及び／又はＰｔが含まれていてもよい。
【００７６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７７】
（付記１）
キャリア走行層と、
前記キャリア走行層上方に形成されたキャリア供給層を含む第１の化合物半導体層と、
前記第１の化合物半導体層上に形成され、前記第１の化合物半導体層と直接接触する一対のオーミック電極と、
前記一対のオーミック電極の間で前記第１の化合物半導体層上方に形成されたゲート電極と、
前記一対のオーミック電極の少なくとも一方の一部と前記第１の化合物半導体層との間に形成されたｎ型ＡｌxＧａ1-xＮ（０≦ｘ＜１）の第２の化合物半導体層と、
を有し、
前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、前記ゲート電極側の端部の下面で前記第１の化合物半導体層に第１のコンタクト抵抗で直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に前記第１のコンタクト抵抗よりも低い第２のコンタクト抵抗で直接接触することを特徴とする化合物半導体装置。
【００７８】
（付記２）
前記第２の化合物半導体層は、前記第１の化合物半導体層に形成されたリセス内に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００７９】
（付記３）
前記第２の化合物半導体層は前記第１の化合物半導体層よりも高い濃度で不純物を含むことを特徴とする付記１又は２に記載の化合物半導体装置。
【００８０】
（付記４）
前記不純物がＳｉ又はＧｅであることを特徴とする付記３に記載の化合物半導体装置。
【００８１】
（付記５）
前記一対のオーミック電極の両方が、前記ゲート電極側の端部の下面で前記第１の化合物半導体層に直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に直接接触することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００８２】
（付記６）
前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、前記ゲート電極側の端部の下面で前記キャリア供給層に直接接触することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００８３】
（付記７）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００８４】
（付記８）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【００８５】
（付記９）
キャリア走行層上方にキャリア供給層を含む第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上に、前記第１の化合物半導体層と直接接触する一対のオーミック電極を形成する工程と、
前記一対のオーミック電極の間で前記第１の化合物半導体層上方にゲート電極を形成する工程と、
前記一対のオーミック電極の少なくとも一方の一部と前記第１の化合物半導体層との間にｎ型ＡｌxＧａ1-xＮ（０≦ｘ＜１）の第２の化合物半導体層を形成する工程と、
を有し、
前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、前記ゲート電極側の端部の下面で前記第１の化合物半導体層に第１のコンタクト抵抗で直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に前記第１のコンタクト抵抗よりも低い第２のコンタクト抵抗で直接接触することを特徴とする化合物半導体装置の製造方法。
【００８６】
（付記１０）
前記第２の化合物半導体層を形成する工程は、
前記第１の化合物半導体層にリセスを形成する工程と、
前記リセス内に前記第２の化合物半導体層を再成長させる工程と、
を有することを特徴とする付記９に記載の化合物半導体装置の製造方法。
【００８７】
（付記１１）
前記第２の化合物半導体層は前記第１の化合物半導体層よりも高い濃度で不純物を含むことを特徴とする付記９又は１０に記載の化合物半導体装置の製造方法。
【００８８】
（付記１２）
前記不純物がＳｉ又はＧｅであることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００８９】
（付記１３）
前記一対のオーミック電極の両方が、前記ゲート電極側の端部の下面で前記第１の化合物半導体層に直接接触し、前記ゲート電極側の端部から離間した部分の下面で前記第２の化合物半導体層に直接接触することを特徴とする付記９乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
【００９０】
（付記１４）
前記一対のオーミック電極のうちで前記第１の化合物半導体層との間に前記第２の化合物半導体層が形成されているものは、前記ゲート電極側の端部の下面で前記キャリア供給層に直接接触することを特徴とする付記９乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００９１】
１００、２００、３００：化合物半導体装置
１０１、２０１：キャリア走行層
１０２、１０３、２０３、２０４：化合物半導体層
１０５：オーミック電極
１０７、２０７：ゲート電極
２０２：キャリア供給層
２０５：ソース電極
２０６：ドレイン電極
【図１】
0006631057.tif 000002
【図２】
0006631057.tif 000003
【図３】
0006631057.tif 000004
【図４】
0006631057.tif 000005
【図５Ａ】
0006631057.tif 000006
【図５Ｂ】
0006631057.tif 000007
【図５Ｃ】
0006631057.tif 000008
【図５Ｄ】
0006631057.tif 000009
【図６Ａ】
0006631057.tif 000010
【図６Ｂ】
0006631057.tif 000011
【図７】
0006631057.tif 000012
【図８】
0006631057.tif 000013
【図９】
0006631057.tif 000014
【図１０】
0006631057.tif 000015
【図１１】
0006631057.tif 000016
【図１２】
0006631057.tif 000017