(57)【特許請求の範囲】
【請求項１】
炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向にαだけ傾いている面を主面とし、前記炭化珪素基板の所定の主表面層に形成したアライメント検証用マークと、
前記炭化珪素基板の主表面に、前記アライメント検証用マークを覆い形成されるエピタキシャル層と、を有し、
前記アライメント検証用マークは、個々が所定形状を有し、平面でみて矩形状に多数個配置した形状からなり、前記矩形状を形成する、前記＜１１−２０＞方向に垂直な方向に沿った、対向する一組の辺のそれぞれは、前記＜１１−２０＞方向に垂直な直線に沿って向かい合って配置された少なくとも一組の同じ形状の前記アライメント検証用マークにより構成され、前記アライメント検証用マークは、前記各辺に配置された個々の間隔が０．５μｍ以上３μｍ以下であることを特徴とする炭化珪素半導体素子。
【請求項２】
前記アライメント検証用マークは、個々の形状が円形、または多角形であることを特徴とする請求項１に記載の炭化珪素半導体素子。
【請求項３】
前記アライメント検証用マークは、前記炭化珪素基板に凹部を形成してなることを特徴とする請求項１または２に記載の炭化珪素半導体素子。
【請求項４】
前記アライメント検証用マークは、前記＜１１−２０＞方向に垂直な辺上に、矩形または円形の集合、または連続する多角形により形成されていることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体素子。
【請求項５】
前記アライメント検証用マークは、前記＜１１−２０＞方向に垂直な辺を中心として、千鳥状に配置されていることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体素子。
【請求項６】
前記アライメント検証用マークの深さは、前記エピタキシャル層の厚さの６０％〜２００％であることを特徴とする請求項１〜５のいずれか一つに記載の炭化珪素半導体素子。
【請求項７】
炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向にαだけ傾いている面を主面とし、前記炭化珪素基板の所定の主表面層にアライメント検証用マークを形成する工程と、
前記炭化珪素基板の主表面に、前記アライメント検証用マークを覆いエピタキシャル層を形成する工程と、を含み、
前記アライメント検証用マークは、所定形状を有する多数個を矩形状に配置した形状からなり、前記矩形状を形成する、前記＜１１−２０＞方向に垂直な方向に沿った、対向する一組の辺のそれぞれは、前記＜１１−２０＞方向に垂直な直線に沿って向かい合って配置された少なくとも一組の同じ形状の前記アライメント検証用マークにより構成され、前記アライメント検証用マークは、前記各辺に配置された個々の間隔が０．５μｍ以上３μｍ以下であることを特徴とする炭化珪素半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体材料として炭化珪素（ＳｉＣ）を用い、特に、半導体基板のおもて面側から裏面側に電流を流す炭化珪素半導体素子および炭化珪素半導体素子の製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体は、シリコン（Ｓｉ）半導体と比較して大きなバンドギャップを持つため、高い絶縁破壊電界強度を有する。導通状態における抵抗であるオン抵抗は、その絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体（四層周期六方晶：４Ｈ−ＳｉＣ）においては、そのオン抵抗をシリコン半導体の数１００分の１に抑制することができる。
【０００３】
このため、炭化珪素半導体は、放熱が容易となる大きな熱伝導度の特性ともあいまって、次世代の低損失な電力用半導体素子としての期待が持たれている。例えば、炭化珪素半導体を用いて、ショットキーバリアダイオードやＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＰＮダイオード、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＧＴＯ（ゲートターンオフサイリスタ）など様々な構造の炭化珪素半導体素子が開発されている。
【０００４】
この炭化珪素半導体素子の製造工程は、一般的な珪素半導体の電力用半導体素子と異なり、注入した不純物の拡散係数が小さいため、複数回の不純物注入用マスクの作製と不純物注入を繰り返して、選択的に不純物の注入領域を作製する手法がとられる。この不純物注入用マスクの位置を精度よく作製するために、フォトリソグラフ工程で用いられるアライメントマークや、一般にバーニアと呼ばれるアライメント検証用マークを、炭化珪素基板に直接形成する。ここでアライメントマークは、ステッパー等のフォトレジスト露光装置内において基板上のパターン位置を読み取る為のマークを意味する。また、アライメント検証用マークは、基板に描画されたパターンとフォトレジストパターンの組からなり、これらの位置から基板上のパターンの位置合せ状態を読取り、フォトレジスト露光装置での描画位置にフィードバックするためのマークを意味する。一般に、アライメントマークとアライメント検証用マークは別個に設けられ、ステッパーでのアライメントマークの読取りを阻害しないように、後工程でアライメントマーク近傍にレジストパターンは形成しない。一方でアライメント検証用マークは、基板上のパターンとレジストパターンを近接する位置に形成し、ズレ量を読み取る。
【０００５】
炭化珪素基板にアライメントマークとアライメント検証用マークを直接形成する理由は、不純物注入用マスクとして用いる酸化珪素膜の形成と除去を繰り返す工程や、注入されたイオン注入種の活性化のために１５００℃以上のアニールを行う工程等、炭化珪素半導体特有の工程を有し、これらの工程による前記マークの消失を防ぐためである。
【０００６】
また、炭化珪素半導体素子の製造方法の一つとして、エピタキシャル成長によってＭＯＳＦＥＴのベース層を形成し、ベース層における結晶欠陥を抑制し反転層（チャネル）を流れるキャリアの移動度を向上させる方法が提案されている（例えば、下記特許文献１参照。）。この製造方法では、炭化珪素基板にアライメントマークを形成した後に、炭化珪素基板表面にエピタキシャル層を成長させる。
【０００７】
図７は、エピタキシャル成長過程の炭化珪素基板の主表面の状態を模式的に示した図である。結晶欠陥の少ないエピタキシャル層を成長させるために、図７に示したように、主表面１１０の法線Ｎ方向から＜１１−２０＞方向に数度（図中αで表記）傾いた基板が一般に用いられる。このとき、炭化珪素基板の主表面には階段状の＜０００１＞ｃ面テラス部１１１と、ステップ部１１２が現れる。
【０００８】
結晶欠陥密度の低い高品質なエピタキシャル層を成長させるためには、テラス部１１１でのエピタキシャル成長を抑制し、ステップ部１１２でのエピタキシャル成長を促進するような成長条件とする必要があることが提案されている（例えば、下記非特許文献１参照。）。
【０００９】
また、アライメントマークの中央位置のズレ量を抑えるために、アライメントマーク内部および周囲にテラス部として＜０００１＞ｃ面が現れる（ファセット面が形成される）ことを想定した形状のアライメントマークとすることが行われている（例えば、下記特許文献２，３参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２００４／０３６６５５号公報
【特許文献２】特開２０１１−１００９２８号公報
【特許文献３】特開２０１３−２３２５６５号公報
【非特許文献】
【００１１】
【非特許文献１】ティー・キモト（Ｔ．Ｋｉｍｏｔｏ）、外３名、グロウス  メカニズム  オブ  ６Ｈ−ＳｉＣ  イン  ステップ−コントロールド  エピタキシー（Ｇｒｏｗｔｈ  ｍｅｃｈａｎｉｓｍ  ｏｆ  ６Ｈ−ＳｉＣ  ｉｎ  ｓｔｅｐ−ｃｏｎｔｒｏｌｌｅｄ  ｅｐｉｔａｘｙ）、ジャーナル  オブ  アプライド  フィジクス（Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ）、１９９３年１月、第７３巻、第２号、ｐ．７２６−７３２
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図８は、従来のアライメントマーク形成後のエピタキシャル成長を行った基板のＳＥＭ像および断面図である。ＳＥＭはＳｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅの略である。図８（ａ）は、凸状のアライメントマーク１１０上にＳｉＣのエピタキシャル層を形成した例であり、図８（ｂ）は、凹状のアライメントマーク１１０上にＳｉＣのエピタキシャル層を形成した例である。
【００１３】
図８に示すように、４°のオフ角（α＝４°）を有する炭化珪素基板の表面に、凹および凸形状を形成した後、ＳｉＣエピタキシャル成長を行った基板のＳＥＭ像では、側面がほぼ垂直に形成された凹および凸形状の周囲に、複数の緩やかな角度を持つ面が形成されており、形成されるファセット面は＜０００１＞ｃ面だけでなく、成長する表面の形状に応じて複雑な成長をすることが分かる。
【００１４】
図７に示すような炭化珪素のエピタキシャル成長の特徴のため、上記特許文献２，３に示されるようなアライメントマークは、＜１１−２０＞方向の見かけ上のズレを抑制する効果よりも、ウエハ面内のアライメントマークのズレ量を一様にして、露光装置のアライメント位置を一定にする効果が大きなことが分かってきている。
【００１５】
他方、レジストの焼付けを行った後のアライメントの検証は、高いアライメント精度が求められるＭＯＳＦＥＴやＩＧＢＴでウエハ毎に行う必要があり、特に、ウエハ毎の反りやアライメントマーク深さ等の制御が確立していない炭化珪素半導体素子では、重要な工程である。
【００１６】
図９は、従来の炭化珪素半導体素子のアライメント検証用マーク形成状態を示す図である。図９の（ａ）は平面図、（ｂ）は断面図である。図９に示すように、炭化珪素基板１の主表面に、基板上のパターン位置を読み取る為の矩形２０が形成されている。矩形２０が形成された後にイオン注入用のマスクとして用いる酸化珪素膜や、炭化珪素エピタキシャル層等を形成する。この後、フォトレジストを塗布しフォトリソグラフ工程により、矩形２０の内側に矩形２２を形成する。矩形２０と矩形２２の位置をＣＣＤカメラ等で読取り、画像解析をすることにより、ステッパーでのパターン焼付けがどの程度の精度で行われているかを評価する。矩形パターンは、ステッパーでの焼付け単位毎に複数個設けられ、直行度、倍率補正値等の評価にも用いられる。
【００１７】
図１０は、従来のアライメント検証用マーク上にＳｉＣエピタキシャル層を形成した状態を示す平面図である。図１０は矩形２０を凹形状に形成した後に、０．５μｍの炭化珪素エピタキシャル層を形成した状態を示すＳＥＭ像である。矢印Ａに示す位置に、ファセット面の形成により新たな境界線４０ができていることがわかる。この境界線４０は左右の辺位置で非対称であるため、これらの境界線４０から基板上のパターン位置を読み取ると大きく誤った位置を認識することとなる。
【００１８】
このアライメント検証用マークの変形は、ステッパーへズレ量等の補正値をフィードバックできない問題点を有する。さらに、ズレ量の検証は、不純物の注入を行った後に、ＳＥＭや走査型容量顕微鏡（ＳＣＭ）を用いた方法でしか確認できないため、再度工程を繰り返す等のやり直しをすることができないため、製造歩留りに大きく影響する問題を有している。
【００１９】
図１１（ａ）、（ｂ）は、従来のアライメント検証用マークを示す平面図である。図１１（ａ）のアライメント検証用マーク２０は、既存の標準的な１個の角形（矩形）形状を示すものであり、図１１（ｂ）のアライメント検証用マーク２０は、１個の菱形形状を示すものである。なお、図１１（ｃ）は、従来から用いられるアライメントマーク２１を示す平面図である。
【００２０】
本発明は、ＳｉＣ基板上に形成するアライメントマークの形状を最適とすることで、アライメント精度を向上し、より高性能なＳｉＣデバイスを提供することを目的とする。
【課題を解決するための手段】
【００２１】
上述した課題を解決し、本発明の目的を達成するために、この発明にかかる炭化珪素半導体素子は、炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向にαだけ傾いている面を主面とし、前記炭化珪素基板の所定の主表面層に形成したアライメント検証用マークと、前記炭化珪素基板の主表面に、前記アライメント検証用マークを覆い形成されるエピタキシャル層と、を有し、前記アライメント検証用マークは、個々が所定形状を有し、平面でみて矩形状に多数個配置した形状からなり、前記矩形状を形成する、前記＜１１−２０＞方向に垂直な方向に沿った、対向する一組の辺のそれぞれは、前記＜１１−２０＞方向に垂直な直線に沿って向かい合って配置された少なくとも一組の同じ形状の前記アライメント検証用マークにより構成され、前記アライメント検証用マークは、前記各辺に配置された個々の間隔が０．５μｍ以上３μｍ以下であることを特徴とする。
【００２２】
また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記アライメント検証用マークは、個々の形状が円形、または多角形であることを特徴とする。
【００２４】
また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記アライント検証用マークは、前記炭化珪素基板に凹部を形成してなることを特徴とする。
【００２５】
また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記アライメント検証用マークは、前記＜１１−２０＞方向に垂直な辺上に、矩形または円形の集合、または連続する多角形により形成されていることを特徴とする。
【００２６】
また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記アライメント検証用マークは、前記＜１１−２０＞方向に垂直な辺を中心として、千鳥状に配置されていることを特徴とする。
【００２７】
また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記アライメント検証用マークの深さは、前記エピタキシャル層の厚さの６０％〜２００％であることを特徴とする。
【００２８】
また、この発明にかかる炭化珪素半導体素子の製造方法は、炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向にαだけ傾いている面を主面とし、前記炭化珪素基板の所定の主表面層にアライメント検証用マークを形成する工程と、前記炭化珪素基板の主表面に、前記アライメント検証用マークを覆いエピタキシャル層を形成する工程と、を含み、前記アライメント検証用マークは、所定形状を有する多数個を矩形状に配置した形状からなり、前記矩形状を形成する、前記＜１１−２０＞方向に垂直な方向に沿った、対向する一組の辺のそれぞれは、前記＜１１−２０＞方向に垂直な直線に沿って向かい合って配置された少なくとも一組の同じ形状の前記アライメント検証用マークにより構成され、前記アライメント検証用マークは、前記各辺に配置された個々の間隔が０．５μｍ以上３μｍ以下であることを特徴とする。
【００２９】
上述した発明によれば、アライメント検証用マークは、多角形や円形の集合体からなり、アライメント検証用マーク上にエピタキシャル層を形成したときに、ファセット面の境界線が形成する図形は、マーク中央とのズレが小さくなり、マーク位置を正確に読み取ることが可能となる。これにより、アライメント検証を正確に行うことができ、ステッパーへの補正値のフィードバックを正確に行うことができる。この結果、高精細な炭化珪素半導体素子が得られ、低いオン抵抗を実現することが可能となる。
【発明の効果】
【００３０】
本発明にかかる炭化珪素半導体素子および炭化珪素半導体素子の製造方法によれば、微細化により高性能な素子を得るという効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】図１は、実施の形態にかかる各種形状のアライメント検証用マークを示す平面図である。
【図２】図２は、実施の形態にかかる炭化珪素半導体素子の構成例を示す断面図である。
【図３】図３は、実施の形態にかかる各種形状のアライメント検証用マークの読り取り値（位置）を示す図表である。
【図４】図４は、実施の形態のアライメント検証用マークの断面図である。
【図５】図５は、実施の形態にかかる各種形状のアライメント検証用マークの間隔と幅を変えたときの読み取り値（位置）を示す図表である。
【図６】図６は、実施の形態にかかる各種形状のアライメント検証用マークの深さを変えたときの読み取り値（位置）を示す図表である。
【図７】図７は、エピタキシャル成長過程の炭化珪素基板の主表面の状態を模式的に示した図である。
【図８】図８は、従来のアライメントマーク形成後のエピタキシャル成長を行った基板のＳＥＭ像および断面図である。
【図９】図９は、従来の炭化珪素半導体素子のアライメント検証用マーク形成状態を示す図である。
【図１０】図１０は、従来のアライメント検証用マーク上にＳｉＣエピタキシャル層を形成した状態を示す平面図である。
【図１１】図１１（ａ）および図１１（ｂ）は、従来のアライメントマーク検証用マークを示す平面図、図１１（ｃ）は、アライメントマークを示す平面図である。
【発明を実施するための形態】
【００３２】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体素子の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００３３】
（実施の形態）
図１は、本発明の実施の形態にかかる炭化珪素半導体素子のアライメント検証用マーク形成状態を示す平面図である。本発明の実施の形態にかかる炭化珪素半導体素子について説明する。実施の形態の炭化珪素半導体素子へのアライメント検証用マークの製造方法について説明すると、まず、例えば一方の主表面にｎ-型炭化珪素エピタキシャル層が積層された、炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）からなるｎ-型炭化珪素単結晶基板（以下、ｎ-型炭化珪素基板とする）１を用意する（図９（ｂ）参照）。ｎ-型炭化珪素基板１の主面は、＜１１−２０＞方向にオフ角αを有する（０００−１）ｃ面である。具体的には、ｎ-型炭化珪素基板１の主面は、ｎ-型炭化珪素基板１の＜０００１＞ｃ軸が法線方向Ｎから＜１１−２０＞方向に８度（図７におけるα＝８度）以下の角度で傾いている面であることが望ましい。
【００３４】
次に、ｎ-型炭化珪素基板１の主表面に、約１μｍの厚さで酸化珪素膜を堆積する。この酸化珪素膜の表面にフォトレジストを塗布し、露光および現像によりフォトレジストをパターニングした後、残っているフォトレジストをベーキングして硬化させレジストパターンを形成する。次に、レジストパターンをマスクとしてドライエッチングを行い、酸化珪素膜を選択的に除去する。そして、レジストパターンを灰化（アッシング）により除去する。
【００３５】
次に、一部開口した前記酸化珪素膜をマスクとしてドライエッチングを行い、ｎ-型炭化珪素基板１の主表面層を例えば約０．４から２．０μｍの深さで除去し、この後、例えばバッファードフッ酸を用いて酸化珪素膜を除去し、アライメントマーク２１（図１１（ｃ）参照）および複数のアライメント検証用マーク２０を形成する。
【００３６】
アライメント検証用マーク２０は、矩形を標準とし、アライメント検証用マーク２０の外形寸法Ｗ１は、作製する素子のアライメント設計によるが、およそ１０〜４０μｍ、線幅Ｌ１は０．５〜４μｍで形成され、アライメント検証用マーク２０を構成する形状、例えば、円形や多角形を含む形状は、線幅Ｌ１内に設ける。
【００３７】
図１に示す各アライメント検証用マーク２０は、（ａ）が円形、（ｂ）が千鳥状の角形、（ｃ）が角形、（ｄ）が波形、（ｅ）が波形である。
【００３８】
実施の形態では、ｎ-型炭化珪素基板１の主表面層にアライメント検証用マーク２０およびアライメントマーク２１（図１１（ｃ）参照）を形成するために酸化珪素膜を用いるが、マーク形状に乱れがなければ、レジスト等のみでｎ-型炭化珪素基板１の主表面層をエッチングすることができる。また、アライメント検証用マーク２０は、例えば、ｎ-型炭化珪素基板１のスクライブラインや、素子の外周部等の素子性能や取れ数に影響しない部位に、複数個形成される。
【００３９】
次に、ｎ-型炭化珪素基板１の主表面に、１．５μｍの厚さで酸化珪素膜２を堆積する。この酸化珪素膜２の表面にフォトレジストを塗布し、露光および現像によりフォトレジストをパターニングした後、残っているフォトレジストをベーキングして硬化させレジストパターン３を形成する。このとき、ｎ-型炭化珪素基板１の主表面に形成されたアライメント検証用マーク２０の内側に、レジストパターン３を用いてアライメント検証用マーク２２を形成し、アライメントの評価に用いる。アライメント検証用マーク２０は、ｎ-型炭化珪素基板１の主表面層に形成し、アライメント検証用マーク２２は、レジストパターン３の表面に形成する。
【００４０】
次に、このレジストパターン３を形成したｎ-型炭化珪素基板１を読取装置（東京航空計器（株）製ＭＡＣ−Ｒ）に挿入し、アライメント検証用マーク２０を読み取り、Ｘ方向およびＹ方向のズレを読み取った。
【００４１】
読み取りは、ｎ-型炭化珪素基板１の主表面層１に形成されたアライメント検証用マーク２０の辺と露光領域あたり４点で、ｎ-型炭化珪素基板１上の８露光領域を行い、平均値を算出した。図１に示す各形状のアライメント検証用マーク２０において、Ｘ方向およびＹ方向のズレは０．０５μｍ未満であった。なお、複数個のアライメント検証用マーク２０を読み取ることにより、直行度、倍率補正値等を判断することもできるが、実施の形態では、パターンのＸ方向およびＹ方向のズレのみを抽出した。なお、読取装置として、東京航空計器（株）製ＭＡＣ−Ｒを用いたが、装置は特に制限されない。
【００４２】
次に、レジストパターンをマスクとしてドライエッチングを行い、酸化珪素膜２を選択的に除去する。そして、レジストパターンを灰化（アッシング）により除去する。以上の工程により、ｐ型ウェル領域に対応する開口部を有する酸化珪素膜からなるイオン注入用マスクを形成する。
【００４３】
図２は、実施の形態にかかる炭化珪素半導体素子の構成例を示す断面図である。ｎ-型炭化珪素基板１をイオン注入装置に導入し、アルミニウムイオン等を注入し、この後、例えばバッファードフッ酸を用いて酸化珪素膜２を除去し、ｐ型ウェル領域４を形成した。なお、実施の形態ではイオン注入用マスクとして酸化珪素膜を用いたが、レジストや窒化珪素膜等を用いることもできる。
【００４４】
次に、ｎ-型炭化珪素基板１の主表面に、例えば０．５μｍの厚さでｐ-型炭化珪素エピタキシャル層５を成長させる。ｐ-型炭化珪素エピタキシャル層５は、ｐ型ウェル領域４、および図１に記載したアライメントマーク２１および複数のアライメント検証用マーク２０を覆うように形成される。
【００４５】
次に、ｎ-型炭化珪素基板１の主表面に、１．５μｍの厚さで酸化珪素膜を堆積する。このｎ-型炭化珪素基板１の主表面に形成した酸化珪素膜の表面にフォトレジストを塗布し、露光および現像によりフォトレジストをパターニングした後、残っているフォトレジストをベーキングして硬化させレジストパターンを形成する。
【００４６】
次に、このレジストパターンを形成したｎ-型炭化珪素基板１のアライメント検証マーク２０を読み取り、Ｘ方向およびＹ方向のズレを読み取る。
【００４７】
次に、レジストパターンをマスクとしてドライエッチングを行い、ｎ-型炭化珪素基板１の主表面に形成した酸化珪素膜を選択的に除去する。そして、レジストパターンを灰化（アッシング）により除去する。以上の工程により、ｎ型ソース領域６に対応する開口部を有する酸化珪素膜からなるイオン注入用マスクを形成する。この基板１をイオン注入装置に導入し、燐イオン等を注入し、この後、例えばバッファードフッ酸を用いて酸化珪素膜２を除去し、ｎ型ソース領域６を形成した。
【００４８】
また、７はｐ型コンタクト領域、８はＪＦＥＴ領域、１０はゲート絶縁膜、１１はゲート電極、１２は層間絶縁膜、１３はＮｉシリサイド、１４は電極パッド、１５は裏面電極であり、このほかに外周耐圧リング（不図示）が設けられる。
【００４９】
このようにしてｐ型ウェル領域４およびｎ型ソース領域６を形成したｎ-型炭化珪素基板１をＳＥＭに投入し、コントラストの違いからｐ型ウェル領域４およびｎ型ソース領域６の端部位置を計測し、Ｘ方向およびＹ方向のズレを読み取った結果、Ｘ方向に０．４μｍ、Ｙ方向に０．０μｍずれていることが分かった。このズレ量は、ｐ-型エピタキシャル層の形成によるアライメントマークの変形に起因している。
【００５０】
図３は、実施の形態にかかる各種形状のアライメント検証用マークの読み取り値（位置）を示す図表である。図１に示したように、各アライメント検証用マーク２０は、（ａ）が円形、（ｂ）が千鳥状の角形、（ｃ）が角形、（ｄ）が波形、（ｅ）が波形である。図５において、マーク幅４μｍ、マーク深さ０．８μｍとし、図１（ａ）〜（ｅ）、および図１１（ａ）の標準型と（ｂ）菱形を配列したアライメント検証用マークの読み取り値を比較する。
【００５１】
この結果、図１１の（ａ）標準型と（ｂ）菱形のマーク形状でＳＥＭとの読み取り差が大きく、実施の形態のマーク形状で正しくズレを読み取っていることが分かる。実施の形態のマーク形状の特徴は、図１（ａ）〜（ｅ）に示すように、多数の多角形または円形を矩形状に配置し、また、＜１１−２０＞方向と垂直な中心線１３０に注目したときに、円形１２１と円形１２２の中点と、円形１２３と円形１２４の中点を結んだ直線が、中心線１３０となるよう配置されている。
【００５２】
図１（ａ）〜（ｃ）のアライメント検証用マーク２０は、＜１１−２０＞方向と垂直な中心線１３０に対し個々が独立して配置された構成である。図１（ｄ）、（ｅ）のアライメント検証用マーク２０は、＜１１−２０＞方向に沿って、多角形が連続してつながり配置された構成である。また、図１（ｂ）のアライメント検証用マーク２０は、＜１１−２０＞方向と垂直な中心線１３０を中央として、千鳥状に配置した構成である。
【００５３】
また、他方の＜１１−２０＞方向と垂直な中心線１３１についても同様である。また、図１（ｃ）や図１（ｄ）では、多数の多角形または円形の対称線が中心線１３０に相当し、図１（ｅ）では、左側の図形の中心線と右側の図形の中心線の対称線が中心線１３０に相当する。
【００５４】
図１では、矩形の＜１１−２０＞に平行な辺は一つの矩形で形成したが、上下に多角形または円形を配置し、これらの多角形または円形の中心線が、前記矩形の辺と一致するようにすることもできる。
【００５５】
図４は、実施の形態のアライメント検証用マークの断面図である。図４に示すように、図１の各種形状のアライメント検証用マーク２０では、＜１１−２０＞方向と垂直な中心線１３０に近接する左右の側面２０２，２０４で、ｐ-型炭化珪素エピタキシャル層５がほぼ均等に成長する効果が得られた。＜１１−２０＞方向と垂直な中心線１３０と、同様に＜１１−２０＞方向と垂直な他の中心線１３１に近接する側面を用いてアライメント検証用マーク２０の矩形の中央を求めることで、アライメント検証用マーク２０の矩形の正確な位置を求められることが分かる。
【００５６】
また、アライメント検証用マーク２０の上底２０３と下底２０１、２０５は、両側面２０２，２０４に近い側に＜０００１＞に並行なファセット面が成長する傾向がある。このため、上底２０１と下底２０１、２０５でｐ-型炭化珪素エピタキシャル層５が成長する領域が狭いために、＜０００１＞に並行なファセット面の領域が狭く、左右の側面への影響が小さいためと想定し、上底と下底について、有効な長さを検討した。
【００５７】
（マーク寸法について）
図５は、実施の形態にかかる各種形状のアライメント検証用マークの間隔と幅を変えたときの読み取り値（位置）を示す図表である。図５では、図１（ａ）に示すマーク深さ０．８μｍの形状において、構成する円形の幅と、円形の間隔をについて読み取り値を比較したものである。
【００５８】
図５に示す結果から、アライメント検証用マーク２０の幅は、後に形成するｐ-型炭化珪素エピタキシャル層５の厚さより広いことが望ましく、４μｍより狭いことが望ましい。また、互いの間隔は３μｍ以下であることが望ましい。間隔の下限は、アライメント検証用マーク２０がフォトリソグラフ工程で正確に作製される範囲となる０．５μｍが望ましく、マークを対称に配置する場合や互い違いに配置する場合は、隣接するマーク間がこの間隔であることが望ましい。これらは、上底２０１と下底２０１、２０５で＜０００１＞に並行なファセット面の成長を抑制するための寸法を示している。
【００５９】
（マーク深さについて）
図６は、実施の形態にかかる各種形状のアライメント検証用マークの深さを変えたときの読み取り値（位置）を示す図表である。図６では、図１（ｂ）に示す形状において、アライメント検証用マーク２０を構成する矩形ドットの横幅３μｍ、縦幅２μｍ、ドットの間隔を２μｍとしたとき、それぞれの深さでの読み取り値を比較したものである。この結果から、アライメント検証用マーク２０の深さは、後に形成するｐ-型炭化珪素エピタキシャル層５の厚さの６０％以上の深さであることが望ましい。
【００６０】
アライメント検証用マーク２０の深さがｐ-型炭化珪素エピタキシャル層５の厚さの６０％よりも浅くなると、ｐ-型炭化珪素エピタキシャル層５によりアライメント検証用マーク２０が大きく変形し、認識率が大きく低下する。また、１２０％より深くなると、読み取りによる誤差を小さくすることができる。深さの上限は、ｐ-型炭化珪素エピタキシャル層５と同等以上の深さがあればよく、エッチング時間等の工程に必要な時間に制約され、好ましくは２００％程度となる。
【００６１】
以上説明した実施の形態によれば、ｎ-型炭化珪素基板１の＜１１−２０＞方向にオフ角αを有する＜０００１＞ｃ面を主面とし、ｎ-型炭化珪素基板１の主表面層の部分を選択的に除去して凹状のマークとしてのアライメント検証用マーク２０を形成した場合、アライメント検証用マーク２０上面へのｐ-型炭化珪素エピタキシャル層５の形成前後で、読み取り差が生じにくくなる。これにより、ステッパーでの露光時に補正を正しく行うことができ、アライメントマーク２１を用いた場合の位置ズレを考慮した広いセルピッチとする必要がなくなるため、セルピッチを狭くすることができる。したがって、ｎ−型炭化珪素半導体素子１の微細化を図ることができる。
【実施例】
【００６２】
上述した実施の形態にかかる炭化珪素半導体素子の製造方法に従い、Ｉｍｐｌａｎｔａｔｉｏｎ  ａｎｄ  Ｅｐｉｔａｘｉａｌ  ＭＯＳＦＥＴを作製した。すなわち、ステッパーでの位置合せ補正にアライメント検証用マーク２０と２２の読取り値を使用した。図２を用いて説明すると、具体的には、まず、ｎ型ドーピング濃度が２×１０15ｃｍ-3の高抵抗層を１０μｍの厚さでエピタキシャル成長したｎ-型炭化珪素基板１を用意した。次に、実施の形態に従い、アライメントマーク２１とアライメント検証用マーク２０を作製した。次に厚さ１．５μｍのシリコン酸化膜を製膜し、フォトリソグラフにより開口部を形成しイオン注入マスクを形成した後に、５００℃の温度でＡｌイオンを注入することによりｐ型ウェル領域４を形成した。ドーピング濃度を３×１０18ｃｍ-3、注入深さを０．５μｍとした。
【００６３】
次に、ｎ-型炭化珪素基板１の主表面に、ドーピング濃度を５×１０15ｃｍ-3で０．５μｍの厚さのｐ-型炭化珪素エピタキシャル層５を成長させる。
【００６４】
次に、ｐ-型炭化珪素エピタキシャル層５の外周をエッチングしメサ形状を作製した後に、ｐ型ウェル領域２の中央に開口部を有するシリコン酸化膜からなるイオン注入マスクを形成し、Ｐイオンを注入することによりｎ型ソース領域６を形成した。ドーピング濃度を１×１０20ｃｍ-3とした。
【００６５】
次に、ｎ型ソース領域６の中央に開口部を有するシリコン酸化膜からなるイオン注入マスクを形成し、Ａｌイオンを注入することによりｐ型コンタクト領域７を形成した。ドーピング濃度を１×１０20ｃｍ-3とした。
【００６６】
次に、隣り合うｎ型ソース領域６の間に開口部を有するレジスト膜からなるイオン注入マスクを形成し、Ｎイオンを注入することによりＪＦＥＴ領域８を形成した。ドーピング濃度を１×１０16ｃｍ-3とした。ｎ型ソース領域６とＪＦＥＴ領域８の間がｐ型チャネル領域となり、本実施例では、０．４μｍ、０．６μｍ、０．８μｍ、１．０μｍ、１．５μｍ、２．０μｍの幅で作製した。
【００６７】
次に、メサ形状の底部に開口部を有するシリコン酸化膜からなるイオン注入マスクを形成し、Ａｌイオンを注入することにより外周耐圧リングを形成した。ドーピング濃度を１×１０16ｃｍ-3とした。
【００６８】
次に、ｎ-型炭化珪素基板１をアニール炉に挿入し、Ａｒ雰囲気において１７００℃で５分間の活性化処理を行った。
【００６９】
次に、ｎ-型炭化珪素基板１を石英管内に挿入し、酸素を純水に通し、水蒸気を含ませた雰囲気において１２００℃で熱酸化処理を行い、ｎ-型炭化珪素基板１の表面（ｎ-型炭化珪素エピタキシャル層の表面）にゲート絶縁膜１０なるシリコン酸化膜を成長させた。シリコン酸化膜の厚さを７００Åとした。
【００７０】
次に、ＣＶＤ法により０．５μｍの厚さで燐をドープしたポリシリコン膜を形成し、フォトリソグラフによりポリシリコン膜をパターニングしてゲート電極１１を形成した。ゲート電極１１は、隣り合うｐ型ウェル領域をまたぐ領域およびｐ型ウェル領域４に隣接するｎ型ソース領域６にわたって形成した。
【００７１】
次に、ＣＶＤ法により、１μｍの厚さでＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜を形成し、フォトリソグラフによりＰＳＧ膜をパターニングして、ゲート電極１１を被覆する領域に、層間絶縁膜１２を形成した。ＰＳＧのエッチングはＣＨＦ3とＣＦ4とＡｒ混合ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ ）により行った。
【００７２】
次に、Ｎｉターゲットを用いて厚さ６０ｎｍのＮｉ膜をスパッタ法で形成し、オーミックコンタクト電極部１３に残留するようにＮｉ膜をパターニングした。また、ｎ-型炭化珪素基板１の裏側にも、Ｎｉ膜を６０ｎｍ形成した。
【００７３】
次に、ｎ-型炭化珪素基板１をＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）炉に挿入し、窒素雰囲気で、カーボンサセプタに設置した熱電対での測定において、毎秒２℃で８００℃まで昇温し、５分間保持して、オーミックコンタクト電極部１３のＮｉ膜パターンをシリサイド化した。
【００７４】
次に、膜厚５μｍのＡｌ膜をスパッタ法で形成し、ソースコンタクトパッド、ゲートコンタクトパッドおよびＴＬＭ用の電極パッド（取り出し電極）１４を形成した。
【００７５】
次に、ｎ-型炭化珪素基板１の裏側に、Ｔｉ１００ｎｍおよび金（Ａｕ）２００ｎｍを加熱による蒸着法により製膜し、裏面電極１５とした。
【００７６】
以上の工程によりＭＯＳＦＥＴ素子を作製し、各チャネル幅の素子において逆方向に電圧を印加し、規定のリーク電流に達する電圧を測定した結果、いずれの素子も６００Ｖ以上の電圧印加が可能であることを確認した。
【００７７】
（比較例）
アライメント検証用マーク２０として、図９に示す従来からの標準的な１組の角形状のマークを用いた以外は実施例と同じ工程でＭＯＳＦＥＴ素子を作製し、各チャネル幅の素子において逆方向に電圧を印加し、規定のリーク電流に達する電圧を測定した。その結果、チャネル幅１．５μｍ以上の素子が６００Ｖ以上の電圧印加が可能であることを確認した。しかしながら、チャネル幅１．０μｍ以下の素子では６００Ｖ以上の耐圧が得られなかった。素子断面観察から、ｐ型ウェル領域４とｎ型ソース領域６間のズレが約０．４ｕｍ生じており、ｐ型ウェル領域４の幅が０．６ｕｍ未満となった為にパンチスルーが発生したためと考えられる。
【００７８】
以上に示すように、本発明のアライメント検証用マークを用いることにより従来では実現できなかったアライメント精度を得ることができ、ＭＯＳＦＥＴのオン抵抗に影響するチャネル幅の低減を実現する効果を得ることができることが確認された。
【００７９】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、ｐ型とｎ型とを入れ替えた場合や、ｎ-型炭化珪素基板１とｎ-型炭化珪素基板１の主表面に成長させるエピタキシャル層とを同導電型とした場合も同様に成り立つ。
【産業上の利用可能性】
【００８０】
以上のように、本発明にかかる炭化珪素半導体素子は、半導体材料として炭化珪素を用いた炭化珪素半導体素子に有用であり、特に、半導体基板のおもて面側から裏面側に電流を流す縦型パワーデバイス半導体素子に適している。
【符号の説明】
【００８１】
１  ｎ-型炭化珪素基板
３  レジストパターン
４  ｐ型ウェル領域
５  ｐ-型炭化珪素エピタキシャル層
６  ｎ型ソース領域
２０  アライメント検証用マーク
２１  アライメントマーク
２２  アライメント検証用マーク
１１１  テラス部
１１２  ステップ部
１２１〜１２４  円形
１３０、１３１  中心線
２０３  上底
２０１、２０５  下底
２００，２０２，２０４，２０６  側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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