(57)【特許請求の範囲】
【請求項１】
第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴを含む少なくとも二つのＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴからの信号が伝達される配線部と、
前記少なくとも二つのＭＯＳＦＥＴから少なくとも一つのＭＯＳＦＥＴを選択する調整部と、
を備え、
前記調整部は、前記第１ＭＯＳＦＥＴが選択されており、前記第２ＭＯＳＦＥＴが選択されていない第１状態と、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴが選択されている第２状態と、を切り替え可能であり、
前記第１状態における前記配線部のうち電流経路となる部分の幅の合計に対する、前記第２状態における前記配線部のうち電流経路となる部分の幅の合計の比が、
前記第１状態において選択されているＭＯＳＦＥＴのチャネル幅の合計に対する、前記第２状態において選択されているＭＯＳＦＥＴのチャネル幅の合計の比より小さいことを特徴とする、バッファー回路。
【請求項２】
前記第１状態と前記第２状態とで、前記配線部のうち電流経路となる部分の幅の合計が変化しない、請求項１に記載のバッファー回路。
【請求項３】
複数の前記ＭＯＳＦＥＴの前段側に設けられ、分周比を選択可能な分周部をさらに備えている、請求項１又は請求項２に記載のバッファー回路。
【請求項４】
請求項１ないし請求項３のいずれか一項に記載のバッファー回路を備えている、半導体集積回路装置。
【請求項５】
発振素子と、
前記発振素子を発振させる発振回路と、
請求項１ないし請求項３のいずれか一項に記載のバッファー回路と、を備えている、発振器。
【請求項６】
請求項１ないし請求項３のいずれか一項に記載のバッファー回路又は請求項５に記載の発振器を備えている、電子機器。
【請求項７】
請求項１ないし請求項３のいずれか一項に記載のバッファー回路又は請求項５に記載の発振器を備えている、基地局。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファー回路、半導体集積回路装置、発振器、電子機器及び基地局に関する。
【背景技術】
【０００２】
定電圧生成回路と、発振出力生成回路と、定電圧生成回路によって生成された定電圧が電源電圧として供給される複数のＭＯＳＦＥＴ回路を並列に有し、複数のＭＯＳＦＥＴ回路のそれぞれの出力点が互いに接続された出力回路と、複数のＭＯＳＦＥＴ回路の中から選択入力に応じて選択されたＭＯＳＦＥＴ回路を発振出力に従って駆動する駆動回路とを備え、選択入力に応じて選択されていないＭＯＳＦＥＴ回路の出力を、ハイインピーダンスとすることにより、負荷のドライブ能力を変更できる発振回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５７１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に記載の発振回路では、ドライブ能力を変更する際、電流を流すＭＯＳＦＥＴ回路の数を切り替えることにより、電流経路の幅も変化する。ここで、ＥＭ（エレクトロマイグレーション）耐量は、電流経路の幅に比例する。このため、切り替えによって電流経路の幅が小さくなった場合、エレクトロマイグレーション耐量も低下してしまうという課題があった。
【０００５】
本発明の幾つかの態様に係る目的の一つは、ドライブ能力を切り替えても、電流経路の幅が大きく変化しないバッファー回路、半導体集積回路装置、発振器、電子機器及び基地局を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は上述の課題の少なくとも一部を解決するために為されたものであり、以下の態様又は適用例として実現することができる。
【０００７】
［適用例１］
本発明に係るバッファー回路の一態様は、
第１ソース電極、第１ゲート電極及び第１ドレイン電極を含む第１ＭＯＳＦＥＴと、
第２ソース電極、第２ゲート電極及び第２ドレイン電極を含む第２ＭＯＳＦＥＴと、
第３ソース電極、第３ゲート電極及び前記第１ドレイン電極を含む第３ＭＯＳＦＥＴと、
を備え、
前記第１ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴとは極性が同じであり、
前記第１ゲート電極と前記第２ゲート電極とが電気的に接続されていることを特徴とする。
【０００８】
本適用例に係るバッファー回路によれば、複数のＭＯＳＦＥＴの選択を切り替えても、電流経路の配線の合計の幅が大きく変化しにくい。すなわち、本適用例に係るバッファー回路によれば、ドライブ能力を切り替えたとしても、電流経路の幅が小さくなりにくく、
エレクトロマイグレーション耐量を良好に維持することができる。これにより、本適用例に係るバッファー回路は、ドライブ能力を切り替えても信頼性高く動作することができる。
【０００９】
［適用例２］
本発明に係るバッファー回路において、
第４ソース電極、第４ゲート電極及び前記第２ドレイン電極を含む第４ＭＯＳＦＥＴをさらに含み、
前記第３ＭＯＳＦＥＴと、前記第４ＭＯＳＦＥＴとは極性が同じであってもよい。
【００１０】
本適用例に係るバッファー回路によれば、ドライブ能力を切り替えたとしても、電流経路の幅が小さくなりにくく、エレクトロマイグレーション耐量を良好に維持することができる。これにより、本適用例に係るバッファー回路は、ドライブ能力を切り替えても信頼性高く動作することができる。さらに、第１ドレイン電極を第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴとで共通にし、第２ドレイン電極を第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴとで共通にすることで、バッファー回路のレイアウト面積をより縮小することができる。
【００１１】
［適用例３］
本発明に係るバッファー回路において、
前記第３ゲート電極と接続されている第１スイッチをさらに備えてもよい。
【００１２】
本適用例に係るバッファー回路によれば、ドライブ能力を容易に切り替えることができる。
【００１３】
［適用例４］
本発明に係るバッファー回路の一態様は、
第１ソース電極、第１ゲート電極及び第１ドレイン電極を含む第１ＭＯＳＦＥＴと、
第２ソース電極、第２ゲート電極及び第２ドレイン電極を含む第２ＭＯＳＦＥＴと、
前記第１ソース電極、第１ゲート電極及び第１ドレイン電極が配列されている方向と交わる方向に延びている配線と、
を備え、
前記第１ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴとは極性が同じであり、
前記第１ドレイン電極と前記第２ドレイン電極とが前記配線により電気的に接続されていることを特徴とする。
【００１４】
本適用例に係るバッファー回路によれば、複数のＭＯＳＦＥＴの選択を切り替えても、電流経路の配線の合計の幅が大きく変化しにくい。すなわち、本適用例に係るバッファー回路によれば、ドライブ能力を切り替えたとしても、電流経路の幅が小さくなりにくく、エレクトロマイグレーション耐量を良好に維持することができる。これにより、本適用例に係るバッファー回路は、ドライブ能力を切り替えても信頼性高く動作することができる。
【００１５】
［適用例５］
本発明に係るバッファー回路において、
前記第２ゲート電極と接続されている第１スイッチをさらに備えてもよい。
【００１６】
本適用例に係るバッファー回路によれば、ドライブ能力を容易に切り替えることができる。
【００１７】
［適用例６］
本発明に係るバッファー回路の一態様は、
第１ソース電極、第１ゲート電極及び第１ドレイン電極を含む第１ＭＯＳＦＥＴと、
第２ソース電極、第２ゲート電極及び第２ドレイン電極を含む第２ＭＯＳＦＥＴと、
第３ソース電極、第３ゲート電極及び前記第１ドレイン電極を含む第３ＭＯＳＦＥＴと、
第４ソース電極、第４ゲート電極及び前記第２ドレイン電極を含む第４ＭＯＳＦＥＴと、
を備え、
前記第１ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴと、前記第３ＭＯＳＦＥＴと、前記第４ＭＯＳＦＥＴとは極性が同じであり、
前記第１ゲート電極と前記第３ゲート電極とが電気的に接続されており、
前記第２ゲート電極と前記第４ゲート電極とが電気的に接続されており、
前記第１ドレイン電極と前記第２ドレイン電極とが共通の配線によって電気的に接続されていることを特徴とする。
【００１８】
本適用例に係るバッファー回路によれば、複数のＭＯＳＦＥＴの選択を切り替えても、電流経路の配線の合計の幅が大きく変化しにくい。すなわち、本適用例に係るバッファー回路によれば、ドライブ能力を切り替えたとしても、電流経路の幅が小さくなりにくく、エレクトロマイグレーション耐量を良好に維持することができる。これにより、本適用例に係るバッファー回路は、ドライブ能力を切り替えても信頼性高く動作することができる。
【００１９】
［適用例７］
本発明に係るバッファー回路において、
前記第２ゲート電極及び前記第４ゲート電極と接続されている第１スイッチをさらに備えてもよい。
【００２０】
本適用例に係るバッファー回路によれば、ドライブ能力を容易に切り替えることができる。
【００２１】
［適用例８］
本発明に係るバッファー回路の一態様は、
第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴを含む少なくとも二つのＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴからの信号が伝達される配線部と、
前記少なくとも二つのＭＯＳＦＥＴから少なくとも一つのＭＯＳＦＥＴを選択する調整部と、
を備え、
前記調整部は、前記第１ＭＯＳＦＥＴが選択されており、前記第２ＭＯＳＦＥＴが選択されていない第１状態と、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴが選択されている第２状態と、を切り替え可能であり、
前記第１状態における前記配線部のうち電流経路となる部分の幅の合計に対する、前記第２状態における前記配線部のうち電流経路となる部分の幅の合計の比が、
前記第１状態において選択されているＭＯＳＦＥＴのチャネル幅の合計に対する、前記第２状態において選択されているＭＯＳＦＥＴのチャネル幅の合計の比より小さいことを特徴とする。
【００２２】
本適用例に係るバッファー回路によれば、複数のＭＯＳＦＥＴの選択を切り替えても、電流経路の配線の合計の幅が大きく変化しにくい。すなわち、本適用例に係るバッファー回路によれば、ドライブ能力を切り替えたとしても、電流経路の幅が小さくなりにくく、エレクトロマイグレーション耐量を良好に維持することができる。これにより、本適用例
に係るバッファー回路は、ドライブ能力を切り替えても信頼性高く動作することができる。
【００２３】
［適用例９］
本発明に係るバッファー回路において、
前記第１状態と前記第２状態とで、前記配線部のうち電流経路となる部分の幅の合計が変化しないようにしてもよい。
【００２４】
本適用例のバッファー回路によれば、エレクトロマイグレーション耐量を良好に維持することができる。これにより、本適用例に係るバッファー回路は、ドライブ能力を切り替えても信頼性高く動作することができる。
【００２５】
［適用例１０］
本発明に係るバッファー回路において、
前記複数のＭＯＳＦＥＴの前段側に設けられ、分周比を選択可能な分周部をさらに備えてもよい。
【００２６】
本適用例に係るバッファー回路によれば、分周部の分周比を選択することで、複数種類の周波数のうちのいずれかの周波数を有する信号を出力することができる。また、分周部は複数のＭＯＳＦＥＴの後段側ではなく前段側に設けられるので、分周部によってエレクトロマイグレーション耐量が劣化するおそれも極めて小さい。従って、本適用例によれば、ドライブ能力を切り替えても信頼性高く動作することができ、出力周波数を選択可能な汎用性の高いバッファー回路を実現することができる。
【００２７】
［適用例１１］
本発明に係る半導体集積回路装置の一態様は、上述のバッファー回路を備えている。
【００２８】
本適用例によれば、複数のＭＯＳＦＥＴの選択を切り替えても、電流経路の配線の合計の幅が大きく変化しにくい集積回路装置を実現することができる。すなわち、本適用例に係る集積回路装置によれば、ドライブ能力を切り替えたとしても、電流経路の幅が小さくなりにくく、エレクトロマイグレーション耐量を良好に維持することができる。これにより、ドライブ能力を切り替えても信頼性高く動作することができる。
【００２９】
［適用例１２］
本発明に係る発振器の一態様は、発振素子と、
前記発振素子を発振させる発振回路と、
上述のバッファー回路と、を備えている。
【００３０】
本適用例によれば、複数のＭＯＳＦＥＴの選択を切り替えても、電流経路の配線の合計の幅が大きく変化しにくい発振器を実現することができる。すなわち、本適用例に係る発振器によれば、ドライブ能力を切り替えたとしても、電流経路の幅が小さくなりにくく、エレクトロマイグレーション耐量を良好に維持することができる。これにより、ドライブ能力を切り替えても信頼性高く動作することができる。
【００３１】
［適用例１３］
本発明に係る電子機器の一態様は、上述のバッファー回路又は上述の発振器を備えている。
【００３２】
［適用例１４］
本発明に係る基地局の一態様は、上述のバッファー回路又は上述の発振器を備えている
。
【００３３】
これらの適用例によれば、信頼性の高いバッファー回路を含むので、信頼性高く動作する電子機器及び基地局を実現することができる。
【図面の簡単な説明】
【００３４】
【図１】実施形態に係る発振器の構造の一例を示す図。
【図２】実施形態に係る発振器の機能ブロック図。
【図３】実施形態に係る発振器を示す回路図。
【図４】実施形態に係る発振器に用いるスイッチの回路図。
【図５】実施形態に係る半導体集積回路を平面的に見た模式図。
【図６】変形実施形態に係る半導体集積回路を平面的に見た模式図。
【図７】変形実施形態に係る半導体集積回路を平面的に見た模式図。
【図８】変形実施形態に係る半導体集積回路を平面的に見た模式図。
【図９】変形実施形態に係る半導体集積回路を平面的に見た模式図。
【図１０】実施形態の電子機器の構成の一例を示す機能ブロック図。
【図１１】実施形態の基地局の概略構成の一例を示す図。
【図１２】従来例に係る半導体集積回路を平面的に見た模式図。
【発明を実施するための形態】
【００３５】
以下に本発明のいくつかの実施形態について説明する。以下に説明する実施形態は、本発明の一例を説明するものである。本発明は以下の実施形態になんら限定されるものではなく、本発明の要旨を変更しない範囲において実施される各種の変形形態も含む。なお以下で説明される構成の全てが本発明の必須の構成であるとは限らない。
【００３６】
１．バッファー回路
本実施形態のバッファー回路の一態様は、第１ソース電極、第１ゲート電極及び第１ドレイン電極を含む第１ＭＯＳＦＥＴと、第２ソース電極、第２ゲート電極及び第２ドレイン電極を含む第２ＭＯＳＦＥＴと、第３ソース電極、第３ゲート電極及び前記第１ドレイン電極を含む第３ＭＯＳＦＥＴと、第４ソース電極、第４ゲート電極及び前記第２ドレイン電極を含む第４ＭＯＳＦＥＴと、を備え、前記第１ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴとは極性が同じであり、前記第１ゲート電極と前記第２ゲート電極とが電気的に接続されている。
【００３７】
以下、本発明の一実施形態に係るバッファー回路が出力回路の一部に組み込まれた例として、発振器について説明した後、バッファー回路及び半導体集積回路装置等について述べる。
【００３８】
１．１．発振器
図１は、本発明の一実施形態に係る発振器の構造の一例を示す図であり、発振器の断面図である。図１に示すように、本実施形態の発振器１は、集積回路（ＩＣ）２、振動子３（発振素子）、パッケージ４、外部端子（外部電極）６、発熱素子７及び温度センサー８を含んで構成されている。
【００３９】
パッケージ４は、ケース４ａと基台４ｂが接着されることによって構成されている。パッケージ４の内部空間には、基台４ｂと対向するように部品搭載基板４ｃが設けられており、部品搭載基板４ｃの上面にはオーブン９が搭載されている。また、部品搭載基板４ｃの下面には半導体集積回路装置である集積回路（ＩＣ）２が搭載されている。
【００４０】
振動子３及び温度センサー８は、部品搭載基板９ａの上面に搭載され、発熱素子７は、
部品搭載基板９ａの下面の振動子３と対向する位置に搭載されることにより、オーブン９の内部空間に収容されている。
【００４１】
振動子３、発熱素子７及び温度センサー８の各端子は、それぞれ集積回路（ＩＣ）２の所望の各端子と不図示の配線パターンで電気的に接続されている。また、集積回路（ＩＣ）２の一部の端子は、パッケージ４の表面に設けられた外部端子６と不図示の配線パターンで電気的に接続されている。
【００４２】
振動子３は、不図示の振動素子（振動片）が高い気密性を有するパッケージに密閉されて構成されている。振動素子（振動片）は、その表面及び裏面にそれぞれ金属の励振電極を有しており、振動子３は、励振電極を含む振動素子の厚さに応じた所望の周波数で発振する。
【００４３】
振動子３としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。振動子３の基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
【００４４】
発熱素子７は、例えば、電流を流すことで発熱する素子であり、抵抗、パワートランジスター、ペルチェ素子などであってもよい。
【００４５】
温度センサー８は、その周辺の温度に応じた信号（例えば、温度に応じた電圧）を出力する。温度センサー８は、例えば、サーミスター、白金抵抗、半導体のバンドギャップを利用した温度検出回路などであってもよい。
【００４６】
図２は、本実施形態の発振器１の機能ブロック図である。図２に示すように、本実施形態の発振器１は、オーブン９に収容された振動子３、発熱素子７及び温度センサー８と、振動子３を発振させるための集積回路（ＩＣ）２とを含み、集積回路（ＩＣ）２、振動子３、発熱素子７及び温度センサー８はパッケージ４に収容されている。
【００４７】
本実施形態では、集積回路（ＩＣ）２は、発振回路１１０、出力回路１２０、発熱制御回路１３０、記憶部１６０及びインターフェース回路１７０を含んで構成されている。なお、集積回路（ＩＣ）２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。また、本実施形態では、発振回路１１０、出力回路１２０、発熱制御回路１３０、記憶部１６０及びインターフェース回路１７０は１つの集積回路（ＩＣ）として構成されているが、複数の集積回路（ＩＣ）によって構成されていてもよいし、少なくとも一部が集積化されていなくてもよく、例えば、複数の電子部品を用いてディスクリートに構成されていてもよい。
【００４８】
記憶部１６０は、不揮発性メモリー１６２とレジスター１６４とを有しており、外部端子６から、インターフェース回路１７０を介して、不揮発性メモリー１６２又はレジスター１６４に対するリード／ライトが可能に構成されている。インターフェース回路１７０は、例えば、ＳＰＩ（Serial Peripheral Interface）やＩ２Ｃ（Inter-Integrated Circuit）などの各種のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。ただし、発振器１の外部端子数を削減し、パッケージ４を小型化するためには、インターフェース回路１７０をシリアルバス対応のインターフェース回路として構成するのが望ましい。
【００４９】
不揮発性メモリー１６２は、各種の制御データを記憶するための記憶部であり、データの書き込みが可能なプログラマブルＲＯＭ（ＰＲＯＭ）として構成される。不揮発性メモリー１６２は、例えば、ＥＥＰＲＯＭのような書き換え可能な種々のメモリーであってもよいし、ワンタイムＰＲＯＭのような書き換え不可能（１回のみ書き込み可能）な種々のメモリーであってもよい。
【００５０】
不揮発性メモリー１６２には、発熱制御回路１３０を制御するための温度制御データが記憶される。温度制御データは、例えば、オーブン９の内部温度（振動子３の温度）を設定するためのデータであり、発熱素子７の発熱を制御するために温度センサー８の出力電圧と比較される閾値電圧のデータであってもよい。振動子３がＳＣカット水晶振動子であれば、その周波数温度特性は２次曲線を呈し、その頂点付近では単位温度あたりの周波数変化量が最も小さいため、例えば、温度制御データは、振動子３の温度が頂点付近の温度になるようにオーブン９の内部温度を設定するためのデータであってもよい。なお、不揮発性メモリー１６２には、発振回路１１０や出力回路１２０の制御用データが記憶されてもよい。
【００５１】
不揮発性メモリー１６２に記憶されている各データは、集積回路（ＩＣ）２の電源投入時（電源端子の電圧が０Ｖから所望の電圧まで立ち上がる時）に不揮発性メモリー１６２からレジスター１６４に転送され、レジスター１６４に保持される。これにより、発熱制御回路１３０にはレジスター１６４に保持される温度制御データが入力される。
【００５２】
不揮発性メモリー１６２が書き換え不可能（１回のみ書き込み可能）である場合には、発振器１の製造工程（検査工程）において、外部端子６からインターフェース回路１７０を介して、レジスター１６４に直接各データが書き込まれて発振器１が所望の特性を満たすように調整・選択され、調整・選択された各データが最終的に不揮発性メモリー１６２に書き込まれる。不揮発性メモリー１６２が書き換え可能である場合には、発振器１の製造工程（検査工程）において、外部端子６からインターフェース回路１７０を介して、不揮発性メモリー１６２に各データが書き込まれるようにしてもよい。ただし、不揮発性メモリー１６２への書き込みは一般に時間がかかるため、発振器１の検査時間を短縮するために、外部端子６からインターフェース回路１７０を介してレジスター１６４に直接各データが書き込まれ、調整・選択された各データが最終的に不揮発性メモリー１６２に書き込まれるようにしてもよい。
【００５３】
発振回路１１０は、振動子３の出力信号を増幅して振動子３にフィードバック（帰還）することで、振動子３を発振させ、振動子３の発振に基づく周波数信号（発振信号）を出力する。
【００５４】
発振回路１１０としては、既知の各種の構成の回路を採用可能であり、発振回路１１０と振動子３とにより構成される回路は、例えば、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々の回路であってもよい。例えば、レジスター１６４に保持された制御データによって、発振回路１１０の発振段電流が制御されてもよい。
【００５５】
出力回路１２０は、発振回路１１０が出力する周波数信号（発振信号）が入力され、外部出力用の周波数信号（発振信号）を生成し、外部端子６を介して外部に出力する。出力回路１２０は、例えば、バッファー回路であってもよい。また、出力回路１２０は、発振回路１１０が出力する周波数信号（発振信号）を分周し、分周された発振信号を出力する構成を含んでもよい。例えば、レジスター１６４に保持された制御データによって、出力回路１２０における周波数信号（発振信号）の分周比が制御されてもよい。
【００５６】
発熱制御回路１３０は、温度センサー８からの出力信号が入力され、発熱制御信号を発生させる。この発熱制御信号は、発熱素子７の発熱を制御するための信号であり、発熱制御回路１３０は、温度センサー８の出力信号が、レジスター１６４に保持されている温度制御データに応じた所望の電圧値に保たれるように、発熱素子７の発熱を制御する。これにより、オーブン９の内部温度（振動子３の温度）が、発振器１の周囲温度によらずほぼ一定になるように制御される。
【００５７】
発熱素子７は、発熱制御回路１３０が出力する発熱制御信号に基づき発熱量が制御され、振動子３を加熱する。例えば、発熱素子７は電流量に応じて発熱量が変化し、発熱制御信号に基づき発熱素子７を流れる電流量が制御されるようにしてもよい。
【００５８】
このように構成された本実施形態の発振器１は、発振器１の動作が保証される所望の温度範囲において、温度によらず極めて安定した周波数の周波数信号（発振信号）を出力する恒温槽型発振器（振動子３が水晶振動子であればＯＣＸＯ（Oven Controlled Crystal Oscillator））として機能する。特に、振動子３をＳＣカット水晶振動子とし、振動子３の温度が頂点付近の温度になるように温度制御データを設定することで、周波数安定度の極めて高い恒温槽型発振器を実現することができる。
【００５９】
１．２．バッファー回路
本発明に係るバッファー回路は、例えば半導体集積回路装置の少なくとも一部として実現することができ、各種の電子機器等に組み込まれることができる。例えば、本発明に係るバッファー回路は、上記例示した発振器に組み込まれることができる。以下、上述の発振器１の出力回路１２０に、本実施形態に係るバッファー回路２００を採用した例について述べる。
【００６０】
１．２．１．バッファー回路の動作
図３は、本実施形態に係るバッファー回路２００を示す回路図である。図３に示すように、出力回路１２０は、バッファー回路２００によって構成されている。そして、本実施形態では、バッファー回路２００は、第１スイッチ２０１、第２スイッチ２０２、４つのＰチャネル型ＭＯＳＦＥＴ（P-channel type Metal Oxide Semiconductor Field Effect Transistor: 以下、Ｐ−ＭＯＳＦＥＴともいう。）２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ、４つのＮチャネル型ＭＯＳＦＥＴ（N-channel type Metal Oxide Semiconductor Field Effect Transistor: 以下、Ｎ−ＭＯＳＦＥＴともいう。）２０４ａ，２０４ｂ，２０４ｃ，２０４ｄ、インバーター回路２０５及び分周回路２０６（分周部の一例）を含んで構成されている。なお、バッファー回路２００は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【００６１】
分周回路２０６（分周部の一例）は、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ（複数のＭＯＳＦＥＴの一例）あるいは４つのＮ−ＭＯＳＦＥＴ２０４ａ，２０４ｂ，２０４ｃ，２０４ｄ（複数のＭＯＳＦＥＴの一例）の前段に設けられ、分周比を選択可能である。具体的には、分周回路２０６は、発振回路１１０が出力し、出力回路１２０（バッファー回路２００）に入力される発振信号を、記憶部１６０に記憶されている制御データに応じた分周比で分周した発振信号を生成し、出力する。記憶部１６０に分周回路２０６の分周比を設定することで、発振器１の出力周波数をその用途に応じて複数の周波数から選択可能となる。
【００６２】
インバーター回路２０５は、分周回路２０６が出力する発振信号が入力され、その極性（ハイレベル／ローレベル）（論理レベル）を反転した発振信号を出力する。
【００６３】
インバーター回路２０５が出力する発振信号は、第１スイッチ２０１を介して、Ｐ−Ｍ
ＯＳＦＥＴ２０３ａ、Ｐ−ＭＯＳＦＥＴ２０３ｂ、Ｎ−ＭＯＳＦＥＴ２０４ａ及びＮ−ＭＯＳＦＥＴ２０４ｂの各ゲート電極に共通して入力される。
【００６４】
また、インバーター回路２０５が出力する発振信号は、第２スイッチ２０２を介して、Ｐ−ＭＯＳＦＥＴ２０３ｃ、Ｐ−ＭＯＳＦＥＴ２０３ｄ、Ｎ−ＭＯＳＦＥＴ２０４ｃ及びＮ−ＭＯＳＦＥＴ２０４ｄの各ゲート電極に共通して入力される。
【００６５】
第１スイッチ２０１のオン／オフ及び第２スイッチ２０２のオン／オフは、記憶部１６０に記憶されている制御データに応じて互いに独立に選択される。従って、第１スイッチ２０１と第２スイッチ２０２がともにオフ、第１スイッチ２０１のみがオン、第２スイッチ２０２のみがオン、第１スイッチ２０１と第２スイッチ２０２がともにオンの４つの状態のいずれか１つが選択可能である。
【００６６】
ここで、第１スイッチ２０１のオン／オフについて説明する。図４は、第１スイッチ２０１の回路図の例である。第１スイッチ２０１は、少なくとも配線２０１ａ、配線２０１ｂ及び配線２０１ｃを有している。配線２０１ａは、インバーター回路２０５の出力に接続されている（図３参照）。配線２０１ｂは、Ｐ−ＭＯＳＦＥＴ２０３ａのゲート電極及びＰ−ＭＯＳＦＥＴ２０３ｂのゲート電極に接続されている（図３参照）。また、配線２０１ｃは、Ｎ−ＭＯＳＦＥＴ２０４ａのゲート電極及びＮ−ＭＯＳＦＥＴ２０４ｂのゲート電極に接続されている。なお、第１スイッチ２０１は、バッファー回路２００が実施形態の機能を果たす限り、少なくとも１つのＭＯＳＦＥＴのゲート電極に接続していればよい。
【００６７】
第１スイッチ２０１がオンの状態では、配線２０１ａ、配線２０１ｂ及び配線２０１ｃが接続される。したがってオンの状態では配線２０１ｂ及び配線２０１ｃは、それぞれインバーター回路２０５の出力電位となる。
【００６８】
一方、第１スイッチ２０１がオフの状態では、配線２０１ａ、配線２０１ｂ及び配線２０１ｃが切り離され、配線２０１ｂはハイレベルの電圧を有する電源に接続され、配線２０１ｃはローレベルの電圧を有する電源に接続される。
【００６９】
なお、配線２０１ａ、配線２０１ｂ及び配線２０１ｃを切り離した状態で、それぞれハイレベル及びローレベルの電源に接続されない場合には、配線２０１ｂ及び配線２０１ｃは、それぞれ浮動電位となる。この状態であっても、接続された各ＭＯＳＦＥＴが所定の動作ができるのであれば、ハイレベル及びローレベルの電源は必ずしも必要でない。
【００７０】
図示及び説明は省略するが、第２スイッチ２０２についても第１スイッチ２０１と同様に構成することができる。
【００７１】
第１スイッチ２０１のみがオン（第２スイッチ２０２がオフ）の場合、インバーター回路２０５の出力信号がローレベルの時は、Ｐ−ＭＯＳＦＥＴ２０３ａのソース電極（Ｓ）とドレイン電極（Ｄ）が導通し、電源から当該ソース電極（Ｓ）及び当該ドレイン電極（Ｄ）を経由して出力回路１２０の出力端子側へ電流が流れる。同様に、Ｐ−ＭＯＳＦＥＴ２０３ｂのソース電極（Ｓ）とドレイン電極（Ｄ）が導通し、電源から当該ソース電極（Ｓ）及び当該ドレイン電極（Ｄ）を経由して出力回路１２０の出力端子側へ電流が流れる。また、インバーター回路２０５の出力信号がハイレベルの時は、Ｎ−ＭＯＳＦＥＴ２０４ａのソース電極（Ｓ）とドレイン電極（Ｄ）が導通し、出力回路１２０の出力端子側から当該ドレイン電極（Ｄ）及び当該ソース電極（Ｓ）を経由してグランドへ電流が流れる。同様に、Ｎ−ＭＯＳＦＥＴ２０４ｂのソース電極（Ｓ）とドレイン電極（Ｄ）が導通し、出力回路１２０の出力端子側から当該ドレイン電極（Ｄ）及び当該ソース電極（Ｓ）を
経由してグランドへ電流が流れる。
【００７２】
なお、第２スイッチ２０２がオフの時は、Ｐ−ＭＯＳＦＥＴ２０３ｃのゲート電極及びＰ−ＭＯＳＦＥＴ２０３ｄのゲート電極は、不図示のプルアップ抵抗によってハイレベルとなるため、Ｐ−ＭＯＳＦＥＴ２０３ｃのソース電極（Ｓ）とドレイン電極（Ｄ）が導通せず、かつ、Ｐ−ＭＯＳＦＥＴ２０３ｄのソース電極（Ｓ）とドレイン電極（Ｄ）が導通しない。同様に、第２スイッチ２０２がオフの時は、Ｎ−ＭＯＳＦＥＴ２０４ｃのゲート電極及びＮ−ＭＯＳＦＥＴ２０４ｄのゲート電極は、不図示のプルダウン抵抗によってローレベルとなるため、Ｎ−ＭＯＳＦＥＴ２０４ｃのソース電極（Ｓ）とドレイン電極（Ｄ）は導通せず、かつ、Ｎ−ＭＯＳＦＥＴ２０４ｄのソース電極（Ｓ）とドレイン電極（Ｄ）は導通しない。
【００７３】
また、第２スイッチ２０２のみがオン（第１スイッチ２０１がオフ）の場合、インバーター回路２０５の出力信号がローレベルの時は、Ｐ−ＭＯＳＦＥＴ２０３ｃのソース電極（Ｓ）とドレイン電極（Ｄ）が導通し、電源から当該ソース電極（Ｓ）及び当該ドレイン電極（Ｄ）を経由して出力回路１２０の出力端子側へ電流が流れる。同様に、Ｐ−ＭＯＳＦＥＴ２０３ｄのソース電極（Ｓ）とドレイン電極（Ｄ）が導通し、電源から当該ソース電極（Ｓ）及び当該ドレイン電極（Ｄ）を経由して出力回路１２０の出力端子側へ電流が流れる。また、インバーター回路２０５の出力信号がハイレベルの時は、Ｎ−ＭＯＳＦＥＴ２０４ｃのソース電極（Ｓ）とドレイン電極（Ｄ）が導通し、出力回路１２０の出力端子側から当該レイン電極（Ｄ）及びソース電極（Ｓ）を経由してグランドへ電流が流れる。同様に、Ｎ−ＭＯＳＦＥＴ２０４ｄのソース電極（Ｓ）とドレイン電極（Ｄ）が導通し、出力回路１２０の出力端子側から当該レイン電極（Ｄ）及びソース電極（Ｓ）を経由してグランドへ電流が流れる。
【００７４】
なお、第１スイッチ２０１がオフの時は、Ｐ−ＭＯＳＦＥＴ２０３ａのゲート電極及びＰ−ＭＯＳＦＥＴ２０３ｂのゲート電極は、不図示のプルアップ抵抗によってハイレベルとなるため、Ｐ−ＭＯＳＦＥＴ２０３ａのソース電極（Ｓ）とドレイン電極（Ｄ）が導通せず、かつ、Ｐ−ＭＯＳＦＥＴ２０３ｂのソース電極（Ｓ）とドレイン電極（Ｄ）が導通しない。同様に、第１スイッチ２０１がオフの時は、Ｎ−ＭＯＳＦＥＴ２０４ａのゲート電極及びＮ−ＭＯＳＦＥＴ２０４ｂのゲート電極は、不図示のプルダウン抵抗によってローレベルとなるため、Ｎ−ＭＯＳＦＥＴ２０４ａのソース電極（Ｓ）とドレイン電極（Ｄ）は導通せず、かつ、Ｎ−ＭＯＳＦＥＴ２０４ｂのソース電極（Ｓ）とドレイン電極（Ｄ）は導通しない。
【００７５】
また、第１スイッチ２０１と第２スイッチ２０２がともにオンの場合、インバーター回路２０５の出力信号がローレベルの時は、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのソース電極（Ｓ）とドレイン電極（Ｄ）がすべて導通し、電源から各ソース電極（Ｓ）及び各ドレイン電極（Ｄ）を経由して出力回路１２０の出力端子側へ電流が流れる。また、インバーター回路２０５の出力信号がハイレベルの時は、４つのＮ−ＭＯＳＦＥＴ２０４ａ，２０４ｂ，２０４ｃ，２０４ｄがすべて導通し、出力回路１２０の出力端子側から各ドレイン電極（Ｄ）及び各ソース電極（Ｓ）を経由してグランドへ電流が流れる。
【００７６】
また、第１スイッチ２０１と第２スイッチ２０２がともにオフの場合は、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのソース電極（Ｓ）とドレイン電極（Ｄ）がすべて導通せず、かつ、４つのＮ−ＭＯＳＦＥＴ２０４ａ，２０４ｂ，２０４ｃ，２０４ｄがすべて導通しないため、電流が流れない。
【００７７】
このように、第１スイッチ２０１及び第２スイッチ２０２の少なくとも一方がオンの場
合は、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ及び４つのＮ−ＭＯＳＦＥＴ２０４ａ，２０４ｂ，２０４ｃ，２０４ｄにより、インバーター回路２０７が構成される。このインバーター回路２０７は、インバーター回路２０５が出力する発振信号の極性（ハイレベル／ローレベル）を反転した発振信号を出力する。
【００７８】
ここで、第１スイッチ２０１及び第２スイッチ２０２の少なくとも一方がオンの場合に、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄに流れる電流の総和は、出力回路１２０の出力端子に接続される負荷に応じたほぼ一定の値Ｉ１であり、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのゲート電極のＷＧ／ＬＧ（符号は後述）がすべて等しいものとする。そうすると、第１スイッチ２０１のみがオンの場合に、２つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂにはＩ１／２ずつの電流が流れる。また、第２スイッチ２０２のみがオンの場合に、２つのＰ−ＭＯＳＦＥＴ２０３ｃ，２０３ｄにはＩ１／２ずつの電流が流れる。
【００７９】
また、第１スイッチ２０１と第２スイッチ２０２がともにオンの場合に、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄにはＩ１／４ずつの電流が流れる。従って、第１スイッチ２０１のみがオンの場合、２つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂには、第１スイッチ２０１と第２スイッチ２０２がともにオンの場合の２倍の電流が流れることになる。同様に、第２スイッチ２０２のみがオンの場合、２つのＰ−ＭＯＳＦＥＴ２０３ｃ，２０３ｄには、第１スイッチ２０１と第２スイッチ２０２がともにオンの場合の２倍の電流が流れることになる。
【００８０】
詳細な説明は省略するが、第１スイッチ２０１のみがオンの場合、２つのＮ−ＭＯＳＦＥＴ２０４ａ，２０４ｂにも、第１スイッチ２０１と第２スイッチ２０２がともにオンの場合の２倍の電流が流れることになる。同様に、第２スイッチ２０２のみがオンの場合、２つのＮ−ＭＯＳＦＥＴ２０４ｃ，２０４ｄにも、第１スイッチ２０１と第２スイッチ２０２がともにオンの場合の２倍の電流が流れることになる。
【００８１】
従って、レイアウト面積を縮小するために、仮に、Ｐ−ＭＯＳＦＥＴ２０３ａのドレイン電極とＰ−ＭＯＳＦＥＴ２０３ｂのドレイン電極を共通化し、Ｐ−ＭＯＳＦＥＴ２０３ｃのドレイン電極とＰ−ＭＯＳＦＥＴ２０３ｄのドレイン電極を共通化すると、第１スイッチ２０１及び第２スイッチ２０２の一方のみがオンの場合、これらの共通化されたドレイン電極には、第１スイッチ２０１と第２スイッチ２０２がともにオンの場合の２倍の電流が流れこむことになる。従って、第１スイッチ２０１及び第２スイッチ２０２の一方のみがオンの場合には、相対的に、これらの共通化されたドレイン電極と接続される金属配線がエレクトロマイグレーションによって破壊されやすいことになる。同様に、Ｎ−ＭＯＳＦＥＴ２０４ａのドレイン電極とＮ−ＭＯＳＦＥＴ２０４ｂのドレイン電極を共通化し、Ｎ−ＭＯＳＦＥＴ２０４ｃのドレイン電極とＮ−ＭＯＳＦＥＴ２０４ｄのドレイン電極を共通化すると、第１スイッチ２０１及び第２スイッチ２０２の一方のみがオンの場合には、相対的に、これらの共通化されたドレイン電極と接続される金属配線がエレクトロマイグレーションによって破壊されやすいことになる。
【００８２】
これに対して、本実施形態のバッファー回路２００では、共通化するドレイン電極の選択を工夫すること、すなわち、各ＭＯＳＦＥＴの配置（レイアウト）を工夫することにより、レイアウト面積を縮小したまま上記のような状況を避け、共通化されたドレイン電極と接続される金属配線がエレクトロマイグレーションによって破壊されにくくなっている。以下、半導体集積回路装置におけるバッファー回路２００の具体的なレイアウトについて説明する。
【００８３】
なお、本明細書において、「エレクトロマイグレーション耐量」とは、エレクトロマイ
グレーションを起こさない電流量の最大値のことを指し、配線幅ＷＩ（配線断面積ＳＩ）におよそ比例する値である。
【００８４】
１．２．２．バッファー回路のレイアウト
本実施形態のバッファー回路２００を半導体基板（シリコン基板、ＧａＡｓ基板等）に配置する具体例を説明する。
【００８５】
図５は、本実施形態のバッファー回路２００の４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄを基板３０１上の一部に配置した半導体集積回路のレイアウトの一例である半導体集積回路装置１０００を平面的に示す模式図である。
【００８６】
半導体集積回路装置１０００は、上述した４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄにそれぞれ対応するＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄを有している。また、半導体集積回路装置１０００は、２つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｃの共通するドレイン（Ｄ１３）、並びに、２つのＰ−ＭＯＳＦＥＴ３０３ｂ，３０３ｄの共通するドレイン（Ｄ２４）に電気的に接続する配線３０８を有している。配線３０８は、ドレイン電極Ｄ１３及びドレイン電極Ｄ２４からそれぞれ引き出される導電経路であり、引出配線３０８ａ及び引出配線３０８ｂが合流して形成されている。
【００８７】
引出配線３０８ａ及び引出配線３０８ｂは、本実施形態では同じ配線幅ＷＩを有している。引出配線３０８ａ及び引出配線３０８ｂは、各ＭＯＳＦＥＴのドレイン電流を流す電流経路となっている。
【００８８】
また、半導体集積回路装置１０００は、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのそれぞれのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄを有している。さらに、半導体集積回路装置１０００は、４つのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄのうち、ゲート電極３０９ａ及びゲート電極３０９ｂに共通して接続する配線３１０Ａ、並びに、ゲート電極３０９ｃ及びゲート電極３０９ｄに共通して接続する配線３１０Ｂを有している。
【００８９】
そして、配線３１０Ａは、図示せぬスイッチＡ（上述の第１スイッチ２０１に相当）に接続され、配線３１０Ｂは、図示せぬスイッチＢ（上述の第２スイッチ２０２に相当）に接続されている。なお、各ＭＯＳＦＥＴのソース電極（具体的には不純物拡散層）には図示せぬ配線が接続されている。
【００９０】
なお、本実施形態においては、図５に示すように、２つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｃの共通するドレイン（Ｄ）、並びに、２つのＰ−ＭＯＳＦＥＴ３０３ｂ，３０３ｄの共通するドレイン（Ｄ）に電気的に接続する引出配線３０８ａ，３０８ｂは同じ幅で形成されており、その幅を配線幅ＷＩと定義する。また、ゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄの長手方向の幅をチャネル幅ＷＧ、短手方向の幅をゲート長ＬＧと定義する。
【００９１】
換言すると、半導体集積回路装置１０００は、第１ソース電極Ｓ１、第１ゲート電極３０９ａ及び第１ドレイン電極Ｄ１３を含む第１ＭＯＳＦＥＴ３０３ａと、第２ソース電極Ｓ２、第２ゲート電極３０９ｂ及び第２ドレイン電極Ｄ２４を含む第２ＭＯＳＦＥＴ３０３ｂと、第３ソース電極Ｓ３、第３ゲート電極３０９ｃ及び第１ＭＯＳＦＥＴ３０３ａと共通する第１ドレイン電極Ｄ１３を含む第３ＭＯＳＦＥＴ３０３ｃと、第４ソース電極Ｓ４、第４ゲート電極３０９ｄ及び第２ＭＯＳＦＥＴ３０３ｂと共通する第２ドレイン電極Ｄ２４を含む第４ＭＯＳＦＥＴ３０３ｄと、を備えていると言える。そして、第１ＭＯＳ
ＦＥＴ３０３ａと、第２ＭＯＳＦＥＴ３０３ｂとは極性が同じ（Ｐチャネル型）であり、第１ゲート電極３０９ａと第２ゲート電極３０９ｂとが電気的に接続されており、第３ゲート電極３０９ｃと第４ゲート電極３０９ｄとが電気的に接続されている。
【００９２】
［従来例との対比］
以下、従来例のレイアウトと比較しながら、本実施形態の半導体集積回路装置１０００のレイアウトについて説明する。
【００９３】
図１２は、従来例の半導体集積回路装置に形成されたバッファー回路の４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄの基板３０１上でのレイアウトを平面的に示す模式図である。図１２には、上述のバッファー回路２００の４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄにそれぞれ対応するＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄが描かれている。
【００９４】
比較のため、図１２の従来のレイアウトにおいても、上記本実施形態のレイアウトと同様の符号を付してある。すなわち、２つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｃの共通するドレイン（Ｄ）、並びに、２つのＰ−ＭＯＳＦＥＴ３０３ｂ，３０３ｄの共通するドレイン（Ｄ）に電気的に接続する配線３０８を有している。また、図１２の従来例においても、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのそれぞれのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄを有している。
【００９５】
しかし、従来例では、４つのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄのうち、ゲート電極３０９ａ及びゲート電極３０９ｃに共通して接続する配線３１０Ａ、並びに、ゲート電極３０９ｂ及びゲート電極３０９ｄに共通して接続する配線３１０Ｂを有している。そして、配線３１０Ａは、図示せぬスイッチＡ（上述の第１スイッチ２０１に相当）に接続され、配線３１０Ｂは、図示せぬスイッチＢ（上述の第２スイッチ２０２相当）に接続されている。
【００９６】
いま、スイッチＡ又はスイッチＢの一方だけがオンの場合を考える。既に説明したように、４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄに流れる電流の総和は、出力回路１２０の出力端子に接続される負荷に応じたほぼ一定の値Ｉ１である。なお、ここでも４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄのゲート電極のＷＧ／ＬＧがすべて等しいものとする。
【００９７】
本実施形態の半導体集積回路装置１０００において、スイッチＡ（第１スイッチ２０１）のみがオンの場合に、配線３１０Ａに電圧が印加され、ＭＯＳＦＥＴ３０３ａ及びＭＯＳＦＥＴ３０３ｂが動作して、ソースＳ１及びドレインＤ１３が導通し、ソースＳ２及びドレインＤ２４が導通する。このとき、配線３０８に流れる電流の値は、Ｉ１となり、２つの引出配線３０８ａ，３０８ｂの２つの電流経路を通って流れる。従ってこのときの電流経路の合計の幅は、２×ＷＩとなる。
【００９８】
これに対して、従来例の半導体集積回路装置（図１２）では、スイッチＡ（第１スイッチ２０１）のみがオンの場合に、配線３１０Ａに電圧が印加され、ＭＯＳＦＥＴ３０３ａ及びＭＯＳＦＥＴ３０３ｃが動作して、ソースＳ１及びドレインＤ１３が導通し、ソースＳ３及びドレインＤ１３が導通する。このとき、配線３０８に流れる電流の値は、Ｉ１となり、１つの引出配線３０８ａの１つの電流経路を通って流れる。従って電流経路の合計の幅は、ＷＩとなる。
【００９９】
スイッチＡ（第１スイッチ２０１）のみがオンの場合、引出配線３０８ａに着目すると、従来例の半導体集積回路装置では電流値がＩ１の電流が流れるのに対して、本実施形態
の半導体集積回路装置１０００では電流値がＩ１／２の電流しか流れない。すなわち、本実施形態の半導体集積回路装置１０００では、従来例の半導体集積回路装置の１／２の電流しか流れないことになる。このような電流の大きさの関係は、スイッチＢ（第２スイッチ２０２）のみがオンの場合においても引出配線３０８ｂにおいて同様である。
【０１００】
従って、スイッチＡ及びスイッチＢの一方のみがオンの場合には、本実施形態の半導体集積回路装置１０００では、相対的に、これらの共通化されたドレイン電極と接続される引出配線がエレクトロマイグレーションによって破壊されにくいことになる。
【０１０１】
また、スイッチＡ及びスイッチＢの両方がオンの場合は、本実施形態の半導体集積回路装置１０００でも従来例の半導体集積回路装置（図１２）でも、ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄがすべて動作するので、配線３０８に流れる電流値Ｉ１の電流は２つの引出配線３０８ａ，３０８ｂの２つの電流経路を通って流れる。従ってこのときの電流経路の合計の幅は、２×ＷＩとなり、引出配線３０８ａ，３０８ｂのいずれにも電流値がＩ１の電流が流れる。
【０１０２】
従って、本実施形態の半導体集積回路装置１０００では、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、引出配線３０８ａ，３０８ｂを流れる電流の値がほとんど変わらないため、スイッチＡ及びスイッチＢの選択によらず、エレクトロマイグレーションによって破壊されにくいことになる。
【０１０３】
同様の効果をエレクトロマイグレーション耐量（ＥＭ耐量）に着目して説明する。いま、１つの引出配線（配線幅ＷＩ）のＥＭ耐量をＩ２とする。従来例の半導体集積回路装置（図１２）では、スイッチＡ及びスイッチＢの一方のみがオンの場合、引出配線３０８ａ，３０８ｂの一方のみが電流経路となるため、引出配線３０８ａあるいは引出配線３０８ｂを流れる電流の値Ｉ１はＩ２以下でなければならない。これに対して、本実施形態の半導体集積回路装置１０００では、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、引出配線３０８ａ，３０８ｂの両方が電流経路となるため、引出配線３０８ａあるいは引出配線３０８ｂを流れる電流の値Ｉ１／２はＩ２以下であればよい。換言すれば、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、配線３０８を流れる電流Ｉ１の許容量の上限値は２×Ｉ２以下となる。
【０１０４】
従って、ＥＭ耐量で考えると、本実施形態の半導体集積回路装置１０００では、配線３０８には、スイッチＡ及びスイッチＢの一方のみがオンの場合であっても、スイッチＡ及びスイッチＢの両方がオンである場合と同じ電流、すなわち従来例の半導体集積回路装置（図１２）よりも大きな電流を流すことができる。
【０１０５】
なお、以上では、バッファー回路２００のＰ−ＭＯＳＦＥＴ部分について説明したが、これらのことは、Ｎ−ＭＯＳＦＥＴ部分においても同様である。
【０１０６】
１．２．２．バッファー回路のレイアウトの変形例
１．２．２．１．共通するドレインを有するＭＯＳＦＥＴが１つ存在する例
上記実施形態では、説明の便宜のため、２組のＰ−ＭＯＳＦＥＴがいずれも共通するドレインを形成した例を示した。しかし、共通するドレインを有するＭＯＳＦＥＴが１つ存在する場合にも同様の効果が得られることは理解されよう。
【０１０７】
図６は、バッファー回路２００の４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのうちのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃの３つを基板３０１上の一部に配置した変形実施形態の半導体集積回路装置１００１のレイアウトの例を平面的に示す模式図である。なお、本変形実施形態においては、バッファー回路２００の４
つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのうちの３つであればいずれのＰ−ＭＯＳＦＥＴを選んでもよい。
【０１０８】
半導体集積回路装置１００１は、３つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃにそれぞれ対応するＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃを有している。
【０１０９】
図６において、上述の半導体集積回路装置１０００と同様の作用・機能を果たす部材には同様の符号を付して説明を省略する。
【０１１０】
半導体集積回路装置１００１は、２つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｃの共通するドレインＤ１３、並びに、Ｐ−ＭＯＳＦＥＴ３０３ｂのドレインＤ２に電気的に接続する配線３０８を有している。配線３０８は、ドレイン電極Ｄ１３及びドレイン電極Ｄ２の両者を接続して引き出される導電経路であり、引出配線３０８ａ及び引出配線３０８ｂが合流して形成されている。また半導体集積回路装置１００１では、ドレイン電極からみると、引出配線３０８ａ及び引出配線３０８ｂによって２つの導電経路が形成されている。
【０１１１】
引出配線３０８ａ及び引出配線３０８ｂは、同じ配線幅ＷＩを有している。引出配線３０８ａ及び引出配線３０８ｂは、各ＭＯＳＦＥＴのドレイン電流を流す電流経路となっている。
【０１１２】
また、半導体集積回路装置１００１は、３つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃのそれぞれのゲート電極３０９ａ，３０９ｂ，３０９ｃを有している。さらに、半導体集積回路装置１００１は、３つのゲート電極３０９ａ，３０９ｂ，３０９ｃのうち、ゲート電極３０９ａ及びゲート電極３０９ｂに共通して接続する配線３１０Ａ、並びに、ゲート電極３０９ｃに接続する配線３１０Ｂを有している。
【０１１３】
そして、配線３１０Ａは、図示せぬスイッチＡ（上述の第１スイッチ２０１）に接続され、配線３１０Ｂは、図示せぬスイッチＢ（上述の第２スイッチ２０２）に接続されている。なお、各ＭＯＳＦＥＴのソース（Ｓ）には図示せぬ配線が接続されている。
【０１１４】
換言すると、半導体集積回路装置１００１は、第１ソース電極Ｓ１、第１ゲート電極３０９ａ及び第１ドレイン電極Ｄ１３を含む第１ＭＯＳＦＥＴ３０３ａと、第２ソース電極Ｓ２、第２ゲート電極３０９ｂ及び第２ドレイン電極Ｄ２を含む第２ＭＯＳＦＥＴ３０３ｂと、第３ソース電極Ｓ３、第３ゲート電極３０９ｃ及び第１ドレイン電極Ｄ１３を含む第３ＭＯＳＦＥＴと、を備え、第１ＭＯＳＦＥＴ３０３ａと、第２ＭＯＳＦＥＴ３０３ｂとは極性が同じとなっている。そして、第１ゲート電極３０９ａと第２ゲート電極３０９ｂとが電気的に接続されている。
【０１１５】
上記実施形態と同様に、スイッチＡ又はスイッチＢの一方だけがオンの場合を考える。既に説明したように、４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄに流れる電流の総和は、出力回路１２０の出力端子に接続される負荷に応じたほぼ一定の値Ｉ１である。なお、ここでも４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄのゲート電極のＷＧ／ＬＧがすべて等しいものとする。
【０１１６】
本実施形態の半導体集積回路装置１０００において、スイッチＡ（第１スイッチ２０１）のみがオンの場合に、配線３１０Ａに電圧が印加され、ＭＯＳＦＥＴ３０３ａ及びＭＯＳＦＥＴ３０３ｂが動作して、ソースＳ１及びドレインＤ１３が導通し、ソースＳ２及びドレインＤ２４が導通する。このとき、配線３０８に流れる電流の値は、Ｉ１となり、２つの引出配線３０８ａ，３０８ｂの２つの電流経路を通って流れる。従ってこのときの電流経路の合計の幅は、２×ＷＩとなる。
【０１１７】
これに対して、従来例の半導体集積回路装置（図１２）では、スイッチＡ（第１スイッチ２０１）のみがオンの場合に、配線３１０Ａに電圧が印加され、ＭＯＳＦＥＴ３０３ａ及びＭＯＳＦＥＴ３０３ｃが動作して、ソースＳ１及びドレインＤ１３が導通し、ソースＳ３及びドレインＤ１３が導通する。このとき、配線３０８に流れる電流の値は、Ｉ１となり、１つの引出配線３０８ａの１つの電流経路を通って流れる。従って電流経路の合計の幅は、ＷＩとなる。
【０１１８】
スイッチＡ（第１スイッチ２０１）のみがオンの場合、引出配線３０８ａに着目すると、半導体集積回路装置１００１では電流値がＩ１／２の電流しか流れない。すなわち、半導体集積回路装置１００１では、従来例の半導体集積回路装置の１／２の電流しか流れないことになる。このような電流の大きさの関係は、スイッチＢ（第２スイッチ２０２）のみがオンの場合においては成立しないが、少なくともスイッチＡがオンの場合に成立する。
【０１１９】
従って、スイッチＡのみがオンの場合には、半導体集積回路装置１００１では、相対的に、これらの共通化されたドレイン電極と接続される引出配線がエレクトロマイグレーションによって破壊されにくいことになる。
【０１２０】
また、スイッチＡ及びスイッチＢの両方がオンの場合は、半導体集積回路装置１００１では、ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃがすべて動作するので、配線３０８に流れる電流値Ｉ１の電流は２つの引出配線３０８ａ，３０８ｂの２つの電流経路を通って流れる。従ってこのときの電流経路の合計の幅は、２×ＷＩとなり、引出配線３０８ａ，３０８ｂのいずれにも電流値がＩ１の電流が流れる。
【０１２１】
従って、半導体集積回路装置１００１では、スイッチＡのみがオンの場合も両方がオンの場合も、引出配線３０８ａ，３０８ｂを流れる電流の値がほとんど変わらないため、スイッチＢのみオンの場合を除いて、すなわち、スイッチＡのみオン、並びに、スイッチＡ及びスイッチＢの両者がオンの選択によらず、エレクトロマイグレーションによって破壊されにくいことになる。
【０１２２】
同様の効果をエレクトロマイグレーション耐量（ＥＭ耐量）に着目して説明する。いま、１つの引出配線（配線幅ＷＩ）のＥＭ耐量をＩ２とする。半導体集積回路装置１００１では、スイッチＡのみがオンの場合も両方がオンの場合も、引出配線３０８ａ，３０８ｂの両方が電流経路となるため、引出配線３０８ａあるいは引出配線３０８ｂを流れる電流の値Ｉ１／２はＩ２以下であればよい。換言すれば、スイッチＡのみがオンの場合も両方がオンの場合も、配線３０８を流れる電流Ｉ１の許容量の上限値は２×Ｉ２以下となる。
【０１２３】
従って、ＥＭ耐量で考えると、変形例の半導体集積回路装置１００１においても、配線３０８には、スイッチＡ及びスイッチＢの一方のみがオンの場合であっても、スイッチＡのみがオンである場合と同じ電流、すなわち従来例の半導体集積回路装置（図１２）よりも大きな電流を流すことができる。
【０１２４】
なお、以上では、バッファー回路２００のＰ−ＭＯＳＦＥＴ部分について説明したが、これらのことは、Ｎ−ＭＯＳＦＥＴ部分においても同様である。
【０１２５】
１．２．２．２．ドレイン電極に複数の電流経路を設ける例
図７は、バッファー回路２００の４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄを基板３０１上の一部に配置した変形実施形態の半導体集積回路装置１００２のレイアウトの例を平面的に示す模式図である。
【０１２６】
半導体集積回路装置１００２は、上述の半導体集積回路装置１０００と同様に、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄにそれぞれ対応するＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄを有している。
【０１２７】
図７において、上述の半導体集積回路装置１０００と同様の作用・機能を果たす部材には同様の符号を付して説明を省略する。
【０１２８】
半導体集積回路装置１００２は、２つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｃの共通するドレインＤ１３、並びに、２つのＰ−ＭＯＳＦＥＴ３０３ｂ，３０３ｄの共通するドレインＤ２４に電気的に接続する配線３０８を有している。配線３０８は、ドレイン電極Ｄ１３及びドレイン電極Ｄ２４の両者を接続して引き出される導電経路であり、引出配線３０８ａ及び引出配線３０８ｂが合流して形成されている。また半導体集積回路装置１００２では、ドレイン電極からみると、引出配線３０８ａ及び引出配線３０８ｂによって２つの導電経路が形成されている。
【０１２９】
引出配線３０８ａ及び引出配線３０８ｂは、本実施形態では同じ配線幅ＷＩを有している。引出配線３０８ａ及び引出配線３０８ｂは、各ＭＯＳＦＥＴのドレイン電流を流す電流経路となっている。
【０１３０】
また、半導体集積回路装置１００２は、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのそれぞれのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄを有している。さらに、半導体集積回路装置１００２は、４つのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄのうち、ゲート電極３０９ａ及びゲート電極３０９ｃに共通して接続する配線３１０Ａ、並びに、ゲート電極３０９ｂ及びゲート電極３０９ｄに共通して接続する配線３１０Ｂを有している。
【０１３１】
そして、配線３１０Ａは、図示せぬスイッチＡ（上述の第１スイッチ２０１）に接続され、配線３１０Ｂは、図示せぬスイッチＢ（上述の第２スイッチ２０２）に接続されている。なお、各ＭＯＳＦＥＴのソース（Ｓ）には図示せぬ配線が接続されている。
【０１３２】
換言すると、半導体集積回路装置１００２は、第１ソース電極Ｓ１、第１ゲート電極３０９ａ及び第１ドレイン電極Ｄ１３を含む第１ＭＯＳＦＥＴ３０３ａと、第２ソース電極Ｓ２、第２ゲート電極３０９ｂ及び第２ドレイン電極Ｄ２４を含む第２ＭＯＳＦＥＴ３０３ｂと、第１ソース電極Ｓ１、第１ゲート電極３０９ａ及び第１ドレイン電極Ｄ１３が配列されている方向と交わる方向に延びている配線（引出配線３０８ａ）と、を備え、第１ＭＯＳＦＥＴ３０３ａと、第２ＭＯＳＦＥＴ３０３ｂとは極性が同じであり、第１ドレイン電極Ｄ１３と第２ドレイン電極Ｄ２４とが配線（引出配線３０８ａ）により電気的に接続されている。さらに、第１ソース電極Ｓ１、第１ゲート電極３０９ａ及び第１ドレイン電極Ｄ１３が配列されている方向と交わる方向に延びている配線（引出配線３０８ｂ）が備えられ、第１ドレイン電極Ｄ１３と第２ドレイン電極Ｄ２４とが配線（引出配線３０８ｂ）により電気的に接続されている。従って、引出配線は、１つのドレイン電極に対して２つ接続されている。
【０１３３】
上記実施形態と同様に、スイッチＡ又はスイッチＢの一方だけがオンの場合を考える。既に説明したように、４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄに流れる電流の総和は、出力回路１２０の出力端子に接続される負荷に応じたほぼ一定の値Ｉ１である。なお、ここでも４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄのゲート電極のＷＧ／ＬＧがすべて等しいものとする。
【０１３４】
変形実施形態の半導体集積回路装置１００２において、スイッチＡ（第１スイッチ２０１）のみがオンの場合に、配線３１０Ａに電圧が印加され、ＭＯＳＦＥＴ３０３ａ及びＭＯＳＦＥＴ３０３ｃが動作して、ソースＳ１及びドレインＤ１３が導通し、ソースＳ３及びドレインＤ１３が導通する。このとき、配線３０８に流れる電流の値は、Ｉ１となり、２つの引出配線３０８ａ，３０８ｂの２つの電流経路を通って流れる。従ってこのときの電流経路の合計の幅は、２×ＷＩとなる。
【０１３５】
従って、スイッチＡ及びスイッチＢの一方のみがオンの場合には、変形実施形態の半導体集積回路装置１００２においても、相対的に、これらの共通化されたドレイン電極と接続される引出配線がエレクトロマイグレーションによって破壊されにくいことになる。
【０１３６】
同様の効果をエレクトロマイグレーション耐量（ＥＭ耐量）に着目して説明する。いま、１つの引出配線（配線幅ＷＩ）のＥＭ耐量をＩ２とする。そうすると、変形実施形態の半導体集積回路装置１００２では、スイッチＡ及びスイッチＢの一方のみがオンの場合、引出配線３０８ａ，３０８ｂの両方が電流経路となるため、引出配線３０８ａあるいは引出配線３０８ｂを流れる電流の値Ｉ１はＩ２以下でなければならない。従って、ＥＭ耐量で考えると、変形実施形態の半導体集積回路装置１００２では、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、引出配線３０８ａ，３０８ｂの両方が電流経路となるため、引出配線３０８ａあるいは引出配線３０８ｂを流れる電流の値Ｉ１／２はＩ２以下であればよい。換言すれば、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、配線３０８を流れる電流Ｉ１の許容量の上限値は２×Ｉ２以下となる。
【０１３７】
なお、以上では、Ｐ−ＭＯＳＦＥＴ部分について説明したが、これらのことは、Ｎ−ＭＯＳＦＥＴ部分においても同様である。
【０１３８】
１．２．２．３．引出配線に複数の電流経路を設ける例
図８は、バッファー回路２００の４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄを基板３０１上の一部に配置した変形実施形態の半導体集積回路装置１００３のレイアウトの例を平面的に示す模式図である。
【０１３９】
半導体集積回路装置１００３は、上述の半導体集積回路装置１０００と同様に、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄにそれぞれ対応するＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄを有している。
【０１４０】
図８において、上述の半導体集積回路装置１０００と同様の作用・機能を果たす部材には同様の符号を付して説明を省略する。
【０１４１】
半導体集積回路装置１００３は、２つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｃの共通するドレインＤ１３、並びに、２つのＰ−ＭＯＳＦＥＴ３０３ｂ，３０３ｄの共通するドレインＤ２４に電気的に接続する配線３０８を有している。配線３０８は、ドレイン電極Ｄ１３及びドレイン電極Ｄ２４の両者を接続して引き出される導電経路であり、引出配線３０８ａ及び引出配線３０８ｂが合流して形成されている。さらに、引出配線３０８ａ及び引出配線３０８ｂは、それぞれ配線３０８に２箇所で接続されている。そのため、半導体集積回路装置１００２においても、ドレイン電極からみると、引出配線３０８ａ及び引出配線３０８ｂの両端に２つの導電経路が形成されている。
【０１４２】
引出配線３０８ａ及び引出配線３０８ｂは、本実施形態では同じ配線幅ＷＩを有している。引出配線３０８ａ及び引出配線３０８ｂは、各ＭＯＳＦＥＴのドレイン電流を流す電流経路となっている。
【０１４３】
また、半導体集積回路装置１００３は、４つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄのそれぞれのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄを有している。さらに、半導体集積回路装置１００３は、４つのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄのうち、ゲート電極３０９ａ及びゲート電極３０９ｃに共通して接続する配線３１０Ａ、並びに、ゲート電極３０９ｂ及びゲート電極３０９ｄに共通して接続する配線３１０Ｂを有している。そして、配線３１０Ａは、図示せぬスイッチＡ（上述の第１スイッチ２０１）に接続され、配線３１０Ｂは、図示せぬスイッチＢ（上述の第２スイッチ２０２）に接続されている。なお、各ＭＯＳＦＥＴのソース（Ｓ）には図示せぬ配線が接続されている。
【０１４４】
換言すると、半導体集積回路装置１００３は、第１ソース電極Ｓ１、第１ゲート電極３０９ａ及び第１ドレイン電極Ｄ１３を含む第１ＭＯＳＦＥＴ３０３ａと、第２ソース電極Ｓ２、第２ゲート電極３０９ｂ及び第２ドレイン電極Ｄ２４を含む第２ＭＯＳＦＥＴ３０３ｂと、第３ソース電極Ｓ３、第３ゲート電極３０９ｃ及び第１ドレイン電極Ｄ１３を含む第３ＭＯＳＦＥＴ３０３ｃと、第４ソース電極Ｓ４、第４ゲート電極３０９ｄ及び第２ドレイン電極Ｄ２４を含む第４ＭＯＳＦＥＴ３０３ｄと、を備え、第１ＭＯＳＦＥＴ３０３ａと、第２ＭＯＳＦＥＴ３０３ｂと、第３ＭＯＳＦＥＴ３０３ｃと、第４ＭＯＳＦＥＴ３０３ｄとは極性が同じであり、第１ゲート電極３０９ａと第３ゲート電極３０９ｃとが電気的に接続されており、第２ゲート電極３０９ｂと第４ゲート電極３０９ｄとが電気的に接続されており、第１ドレイン電極Ｄ１３と第２ドレイン電極Ｄ２４とが共通の配線３０８によって電気的に接続されている。さらに、第１ドレイン電極Ｄ１３と第２ドレイン電極Ｄ２４とを接続する配線３０８は、引出配線３０８ａ及び引出配線３０８ｂのそれぞれの両端に接続されている。従って、引出配線を介した電流経路は、１つのドレイン電極からみて２つ存在する。
【０１４５】
上記実施形態と同様に、スイッチＡ又はスイッチＢの一方だけがオンの場合を考える。既に説明したように、４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄに流れる電流の総和は、出力回路１２０の出力端子に接続される負荷に応じた一定値Ｉ１である。なお、ここでも４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄのゲート電極のＷＧ／ＬＧがすべて等しいものとする。
【０１４６】
変形実施形態の半導体集積回路装置１００３において、スイッチＡ（第１スイッチ２０１）のみがオンの場合に、配線３１０Ａに電圧が印加され、ＭＯＳＦＥＴ３０３ａ及びＭＯＳＦＥＴ３０３ｃが動作して、ソースＳ１及びドレインＤ１３が導通し、ソースＳ３及びドレインＤ１３が導通する。このとき、配線３０８に流れる電流の値は、Ｉ１となり、電流経路は、２つの引出配線３０８ａの両端に存在することになる。従ってこのときの電流経路の合計の幅は、２×ＷＩとなる。
【０１４７】
従って、スイッチＡ及びスイッチＢの一方のみがオンの場合には、変形実施形態の半導体集積回路装置１００３においても、相対的に、これらの共通化されたドレイン電極と接続される引出配線がエレクトロマイグレーションによって破壊されにくいことになる。
【０１４８】
同様の効果をエレクトロマイグレーション耐量（ＥＭ耐量）に着目して説明する。いま、１つの引出配線（配線幅ＷＩ）のＥＭ耐量をＩ２とする。そうすると、変形実施形態の半導体集積回路装置１００３では、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、引出配線３０８ａ，３０８ｂの両方が電流経路となるため、引出配線３０８ａあるいは引出配線３０８ｂを流れる電流の値Ｉ１／２はＩ２以下であればよい。換言すれば、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、配線３０８を流れる電流Ｉ１の許容量の上限値は２×Ｉ２以下となる。従って、ＥＭ耐量で考え
ると、変形実施形態の半導体集積回路装置１００３では、スイッチＡ及びスイッチＢの一方のみがオンの場合であっても、スイッチＡ及びスイッチＢの両方がオンである場合と同じ電流を流すことができる。
【０１４９】
なお、以上では、Ｐ−ＭＯＳＦＥＴ部分について説明したが、これらのことは、Ｎ−ＭＯＳＦＥＴ部分においても同様である。
【０１５０】
１．２．２．４．多数のＭＯＳＦＥＴを設ける例
図９は、８つのＰ−ＭＯＳＦＥＴ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，２０３ｅ，２０３ｆ，２０３ｇ，２０３ｈを基板３０１上の一部に配置した半導体集積回路のレイアウトの一例である半導体集積回路装置１００４を平面的に示す模式図である。
【０１５１】
半導体集積回路装置１００４は、８つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄ，３０３ｅ，３０３ｆ，３０３ｇ，３０３ｈを有している。また、半導体集積回路装置１００４は、４つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｃ，３０３ｅ，３０３ｇの共通するドレイン（Ｄ１３）、並びに、４つのＰ−ＭＯＳＦＥＴ３０３ｂ，３０３ｄ，３０３ｆ，３０３ｈの共通するドレイン（Ｄ２４）に電気的に接続する配線３０８を有している。配線３０８は、ドレイン電極Ｄ１３及びドレイン電極Ｄ２４からそれぞれ引き出される導電経路であり、引出配線３０８ａ及び引出配線３０８ｂが合流して形成されている。
【０１５２】
引出配線３０８ａ及び引出配線３０８ｂは、本変形実施形態では同じ配線幅ＷＩを有している。引出配線３０８ａ及び引出配線３０８ｂは、各ＭＯＳＦＥＴのドレイン電流を流す電流経路となっている。
【０１５３】
また、半導体集積回路装置１００４は、８つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄ，３０３ｅ，３０３ｆ，３０３ｇ，３０３ｈのそれぞれのゲート電極３０９ａ，３０９ｂ，３０９ｃ，３０９ｄ，３０９ｅ，３０９ｆ，３０９ｇ，３０９ｈを有している。さらに、半導体集積回路装置１００４は、８つのゲート電極のうち、ゲート電極３０９ａ、ゲート電極３０９ｅ、ゲート電極３０９ｂ及びゲート電極３０９ｆに共通して接続する配線３１０Ａ、並びに、ゲート電極３０９ｃ、ゲート電極３０９ｇ、ゲート電極３０９ｄ及びゲート電極３０９ｈに共通して接続する配線３１０Ｂを有している。
【０１５４】
そして、配線３１０Ａは、図示せぬスイッチＡ（上述の第１スイッチ２０１に相当）に接続され、配線３１０Ｂは、図示せぬスイッチＢ（上述の第２スイッチ２０２に相当）に接続されている。なお、各ＭＯＳＦＥＴのソース電極（具体的には不純物拡散層）には図示せぬ配線が接続されている。
【０１５５】
換言すると、半導体集積回路装置１００４は、第１ソース電極Ｓ１、第１ゲート電極３０９ａ及び第１ドレイン電極Ｄ１３を含む第１ＭＯＳＦＥＴ３０３ａと、第２ソース電極Ｓ２、第２ゲート電極３０９ｂ及び第２ドレイン電極Ｄ２４を含む第２ＭＯＳＦＥＴ３０３ｂと、第３ソース電極Ｓ３、第３ゲート電極３０９ｅ及び第１ＭＯＳＦＥＴ３０３ａと共通する第１ドレイン電極Ｄ１３を含む第３ＭＯＳＦＥＴ３０３ｅと、第４ソース電極Ｓ４、第４ゲート電極３０９ｆ及び第２ＭＯＳＦＥＴ３０３ｂと共通する第２ドレイン電極Ｄ２４を含む第４ＭＯＳＦＥＴ３０３ｆと、を備えていると言える。
【０１５６】
また、半導体集積回路装置１００４は、第１ドレイン電極Ｄ１３が延びている方向（又は、第１ソース電極Ｓ１、第１ゲート電極３０９ａ及び第１ドレイン電極Ｄ１３が配列されている方向と交わる方向）に沿って、第１ＭＯＳＦＥＴ３０３ａ、第２ＭＯＳＦＥＴ３０３ｂ、第３ＭＯＳＦＥＴ３０３ｅ、及び第４ＭＯＳＦＥＴ３０３ｆと同様のパターンを
備えている。
【０１５７】
具体的には、第５ソース電極Ｓ２１、第５ゲート電極３０９ｃ及び第１ドレイン電極Ｄ１３を含む第５ＭＯＳＦＥＴ３０３ｃと、第６ソース電極Ｓ２２、第６ゲート電極３０９ｄ及び第２ドレイン電極Ｄ２４を含む第６ＭＯＳＦＥＴ３０３ｄと、第７ソース電極Ｓ２３、第７ゲート電極３０９ｇ及び第１ドレイン電極Ｄ１３を含む第７ＭＯＳＦＥＴ３０３ｇと、第８ソース電極Ｓ２４、第８ゲート電極３０９ｈ及び第２ドレイン電極Ｄ２４を含む第８ＭＯＳＦＥＴ３０３ｈと、を備えている。そして、第１ＭＯＳＦＥＴ３０３ａ〜第８ＭＯＳＦＥＴ３０３ｈは極性が同じ（Ｐチャネル型）であり、第１ゲート電極３０９ａ〜第４ゲート電極３０９ｆが電気的に接続されており、第５ゲート電極３０９ｃ〜第８ゲート電極３０９ｈが電気的に接続されている。
【０１５８】
上記実施形態と同様に、スイッチＡ又はスイッチＢの一方だけがオンの場合を考える。既に説明したように、８つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄ，３０３ｅ，３０３ｆ，３０３ｇ，３０３ｈに流れる電流の総和は、出力回路１２０の出力端子に接続される負荷に応じた一定値Ｉ１である。なお、ここでも８つのＰ−ＭＯＳＦＥＴ３０３ａ，３０３ｂ，３０３ｃ，３０３ｄ，３０３ｅ，３０３ｆ，３０３ｇ，３０３ｈのゲート電極のＷＧ／ＬＧがすべて等しいものとする。
【０１５９】
変形実施形態の半導体集積回路装置１００４において、スイッチＡ（第１スイッチ２０１）のみがオンの場合に、配線３１０Ａに電圧が印加され、ＭＯＳＦＥＴ３０３ａ、ＭＯＳＦＥＴ３０３ｂ、ＭＯＳＦＥＴ３０３ｅ及びＭＯＳＦＥＴ３０３ｆが動作して、ソースＳ１、ソースＳ３及びドレインＤ１３、ソースＳ２、ソースＳ４及びドレインＤ２４がそれぞれ導通する。このとき、配線３０８に流れる電流の値は、Ｉ１となり、２つの引出配線３０８ａ，３０８ｂの２つの電流経路を通って流れる。従ってこのときの電流経路の合計の幅は、２×ＷＩとなる。
【０１６０】
従って、スイッチＡ及びスイッチＢの一方のみがオンの場合には、変形実施形態の半導体集積回路装置１００４においても、相対的に、これらの共通化されたドレイン電極と接続される引出配線がエレクトロマイグレーションによって破壊されにくいことになる。
【０１６１】
同様の効果をエレクトロマイグレーション耐量（ＥＭ耐量）に着目して説明する。いま、１つの引出配線（配線幅ＷＩ）のＥＭ耐量をＩ２とする。そうすると、変形実施形態の半導体集積回路装置１００４では、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、引出配線３０８ａ，３０８ｂの両方が電流経路となるため、引出配線３０８ａあるいは引出配線３０８ｂを流れる電流の値Ｉ１／２はＩ２以下であればよい。換言すれば、スイッチＡ及びスイッチＢの一方がオンの場合も両方がオンの場合も、配線３０８を流れる電流Ｉ１の許容量の上限値は２×Ｉ２以下となる。従って、ＥＭ耐量で考えると、変形実施形態の半導体集積回路装置１００４では、スイッチＡ及びスイッチＢの一方のみがオンの場合であっても、スイッチＡ及びスイッチＢの両方がオンである場合と同じ電流を流すことができる。
【０１６２】
なお、以上では、Ｐ−ＭＯＳＦＥＴ部分について説明したが、これらのことは、Ｎ−ＭＯＳＦＥＴ部分においても同様である。
【０１６３】
１．２．３．チャネル幅と配線幅の関係
上述した実施形態及び変形実施形態に係る半導体集積回路装置は、いずれも調整部を備えてもよい。調整部は、半導体集積回路装置に備えられた少なくとも二つのＭＯＳＦＥＴから少なくとも一つのＭＯＳＦＥＴを選択する。調整部は、第１ＭＯＳＦＥＴが選択されており、第２ＭＯＳＦＥＴが選択されていない第１状態と、第１ＭＯＳＦＥＴ及び第２Ｍ
ＯＳＦＥＴが選択されている第２状態と、を切り替え可能である。
【０１６４】
そして、上述した実施形態及び変形実施形態に係る半導体集積回路装置は、第１状態における配線部のうち電流経路となる部分の幅の合計に対する、第２状態における配線部のうち電流経路となる部分の幅の合計の比が、第１状態において選択されているＭＯＳＦＥＴのチャネル幅の合計に対する、第２状態において選択されているＭＯＳＦＥＴのチャネル幅の合計の比より小さい。
【０１６５】
図５に示す半導体集積回路装置１０００を用いて具体的に説明する。第１状態とは、上述したスイッチＡ及びスイッチＢの一方のみがオンの場合に相当する。また、第２状態とは、スイッチＡ及びスイッチＢの両方がオンである場合に相当する。
【０１６６】
第１状態における配線部のうちの電流経路となる部分の幅の合計は、引出配線３０８ａ及び引出配線３０８ｂの幅（いずれもＷＩ）の２倍である。また、第２状態における配線部のうち電流経路となる部分の幅の合計は、引出配線３０８ａ及び引出配線３０８ｂの幅（いずれもＷＩ）の２倍である。従って、第１状態における配線部のうち電流経路となる部分の幅の合計に対する、第２状態における配線部のうち電流経路となる部分の幅の合計の比は１となる。
【０１６７】
他方、第１状態において選択されているＭＯＳＦＥＴのチャネル幅の合計は、ゲート電極の幅（チャネル幅ＷＧ）の２倍である。また、第２状態において選択されているＭＯＳＦＥＴのチャネル幅の合計は、ゲート電極の幅（チャネル幅ＷＧ）の４倍である。従って、第１状態において選択されているＭＯＳＦＥＴのチャネル幅の合計に対する、第２状態において選択されているＭＯＳＦＥＴのチャネル幅の合計の比は２となる。
【０１６８】
すなわち、実施形態に係る半導体集積回路装置１０００では、第１状態における配線部のうち電流経路となる部分の幅の合計に対する、第２状態における配線部のうち電流経路となる部分の幅の合計の比が、第１状態において選択されているＭＯＳＦＥＴのチャネル幅の合計に対する、第２状態において選択されているＭＯＳＦＥＴのチャネル幅の合計の比より小さくなっている。
【０１６９】
また、実施形態に係る半導体集積回路装置１０００では、第１状態と第２状態とで、配線部のうち電流経路となる部分の幅の合計は変化しないと言える。すなわち、上述の通り、第１状態及び第２状態のいずれにおいても、配線幅は、２×ＷＩとなっている。
【０１７０】
このようなチャネル幅と配線幅の関係は、変形実施形態に係る半導体集積回路装置１００１，１００２，１００３，１００４においても同様である。
【０１７１】
なお、図１２の従来例に係る半導体集積回路装置では、詳細な説明は省略するが、第１状態における配線部のうち電流経路となる部分の幅の合計に対する、第２状態における配線部のうち電流経路となる部分の幅の合計の比が、第１状態において選択されているＭＯＳＦＥＴのチャネル幅の合計に対する、第２状態において選択されているＭＯＳＦＥＴのチャネル幅の合計の比は等しくなっている。
【０１７２】
１．２．４．作用効果
上述のとおり、本実施形態のバッファー回路２００は、エレクトロマイグレーション耐量を大きく低下させることなく、ドライブ能力を切り替えることが可能である。
【０１７３】
上記各実施形態に係るバッファー回路（半導体集積回路装置）によれば、複数のＭＯＳＦＥＴの選択を切り替えても、電流経路の配線の合計の幅が大きく変化しにくい。すなわ
ち、上記実施形態に係るバッファー回路によれば、ドライブ能力を切り替えたとしても、電流経路の幅が小さくなりにくく、エレクトロマイグレーション耐量を良好に維持することができる。これにより、バッファー回路は、ドライブ能力を切り替えても信頼性高く動作することができる。
【０１７４】
２．電子機器
図１０は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。本実施形態の電子機器５００は、発振器５１０、ＣＰＵ（Central Processing Unit）５２０、逓倍回路５３０、ＲＯＭ（Read Only Memory）５４０、ＲＡＭ（Random Access Memory）５５０、通信部５６０を含んで構成されている。なお、本実施形態の電子機器は、図１０の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１７５】
発振器５１０は、バッファー回路５１２により、発振源からの信号に基づき所望の周波数の発振信号を出力するものである。
【０１７６】
逓倍回路５３０は、発振器５１０（バッファー回路５１２）が出力する発振信号を所望の周波数に逓倍して出力する回路である。逓倍回路５３０が出力する発振信号は、ＣＰＵ５２０のクロック信号として使用されてもよいし、ＣＰＵ５２０が通信用の搬送波を生成するために使用されてもよい。
【０１７７】
ＣＰＵ５２０（処理部）は、ＲＯＭ５４０等に記憶されているプログラムに従い、例えば、発振器５１０が出力する発振信号あるいは逓倍回路５３０が出力する発振信号に基づいて各種の計算処理や制御処理を行う。
【０１７８】
ＲＯＭ５４０は、ＣＰＵ５２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。
【０１７９】
ＲＡＭ５５０は、ＣＰＵ５２０の作業領域として用いられ、ＲＯＭ５４０から読み出されたプログラムやデータ、ＣＰＵ５２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。
【０１８０】
通信部５６０は、ＣＰＵ５２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
【０１８１】
例えば、バッファー回路５１２として上記の実施形態又は各変形例におけるバッファー回路２００を適用し、あるいは、発振器５１０として上記の実施形態又は各変形例の発振器１（バッファー回路２００を備える）を適用することにより、電子機器５００の低コスト化を実現することができる。
【０１８２】
このような電子機器５００としては種々の電子機器が考えられ、例えば、ＧＰＳ（Global Positioning System）モジュール、ネットワーク機器、放送機器、人工衛星や基地局で利用される通信機器、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テ
レビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ（Point Of Sale）端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
【０１８３】
本実施形態の電子機器５００の一例として、バッファー回路５１２を備えた発振器５１０を基準信号源として用いて、例えば、端末と有線または無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。バッファー回路５１２として上記の実施形態又は各変形例におけるバッファー回路２００を適用し、あるいは、発振器５１０として上記の実施形態又は各変形例の発振器１（バッファー回路２００を備える）を適用することにより、例えば通信基地局などに利用可能な、従来よりも周波数精度の高い、高性能、高信頼性を所望される電子機器５００をより低コストで実現することも可能である。
【０１８４】
また、本実施形態の電子機器５００の他の一例として、通信部５６０が外部クロック信号を受信し、ＣＰＵ５２０（処理部）が、当該外部クロック信号と発振器５１０の出力信号あるいは逓倍回路５３０の出力信号（内部クロック信号）とに基づいて、発振器５１０の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータムなどの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。
【０１８５】
３．基地局
図１１は、本実施形態の基地局の概略構成の一例を示す図である。本実施形態の基地局４００は、受信装置４１０、送信装置４２０及び制御装置４３０を含んで構成されている。なお、本実施形態の電子機器は、図１１の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
【０１８６】
受信装置４１０は、受信アンテナ４１２、受信部４１４、処理部４１６及び発振器４１８を含んで構成されている。
【０１８７】
発振器４１８は、バッファー回路４１９により、発振源からの信号に基づき所望の周波数の発振信号を出力するものである。
【０１８８】
受信アンテナ４１２は、携帯電話機やＧＰＳ衛星などの移動局（不図示）から、各種の情報が重畳された電波を受信する。
【０１８９】
受信部４１４は、発振器４１８（バッファー回路４１９）が出力する発振信号を用いて、受信アンテナ４１２が受信した信号を所望の中間周波数（ＩＦ：Intermediate Frequency）帯の信号に復調する。
【０１９０】
処理部４１６は、発振器４１８が出力する発振信号を用いて、受信部４１４が復調した中間周波数帯の信号をベースバンド信号に変換し、ベースバンド信号に含まれている情報を復調する。
【０１９１】
制御装置４３０は、受信装置４１０（処理部４１６）が復調した情報を受け取り、当該情報に応じた各種の処理を行う。そして、制御装置４３０は、移動局に送信する情報を生成し、当該情報を送信装置４２０（処理部４２６）に送出する。
【０１９２】
送信装置４２０は、送信アンテナ４２２、送信部４２４、処理部４２６及び発振器４２
８を含んで構成されている。
【０１９３】
発振器４２８は、バッファー回路４２９により、発振源からの信号に基づき所望の周波数の発振信号を出力するものである。
【０１９４】
処理部４２６は、発振器４２８（バッファー回路４２９）が出力する発振信号を用いて、制御装置４３０から受け取った情報を用いてベースバンド信号を生成し、当該ベースバンド信号を中間周波数帯の信号に変換する。
【０１９５】
送信部４２４は、発振器４２８が出力する発振信号を用いて、処理部４２６からの中間周波数帯の信号を変調して搬送波に重畳する。
【０１９６】
送信アンテナ４２２は、送信部４２４からの搬送波を電波として携帯電話機やＧＰＳ衛星などの移動局に送信する。
【０１９７】
受信装置４１０が有するバッファー回路４１９や送信装置４２０が有するバッファー回路４２９として上記の実施形態又は各変形例におけるバッファー回路２００を適用し、あるいは、受信装置４１０が有する発振器４１８や送信装置４２０が有する発振器４２８として上記の実施形態又は各変形例における発振器１（バッファー回路２００を備える）を適用することにより、通信性能に優れた信頼性の高い基地局をより低コストで実現することができる。
【０１９８】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１９９】
例えば、上述した実施形態の発振器は恒温槽型発振器であるが、本発明は、恒温槽型発振器に限らず、温度補償機能を有する温度補償発振器（例えば、ＴＣＸＯ（Temperature Compensated Crystal Oscillator））や周波数制御機能を有する電圧制御発振器（例えば、ＶＣＸＯ（Voltage Controlled Crystal Oscillator））、温度補償機能と周波数制御機能を有する発振器（例えば、ＶＣ−ＴＣＸＯ（Voltage Controlled Temperature Compensated Crystal Oscillator））等にも適用することができる。
【０２００】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、上記の実施形態および各変形例を適宜組み合わせることも可能である。
【０２０１】
本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０２０２】
１…発振器、２…集積回路（ＩＣ）、３…振動子、４…パッケージ、４ａ…ケース、４ｂ…基台、４ｃ…部品搭載基板、６…外部端子（外部電極）、７…発熱素子、８…温度センサー、９…オーブン、９ａ…部品搭載基板、１１０…発振回路、１２０…出力回路、１３０…発熱制御回路、１６０…記憶部、１６２…不揮発性メモリー、１６４…レジスター、１７０…インターフェース回路、２００…バッファー回路、２０１…第１スイッチ、２０１ａ，２０１ｂ，２０１ｃ…配線、２０２…第２スイッチ、２０３…Ｐ−ＭＯＳＦＥＴ、
２０４…Ｎ−ＭＯＳＦＥＴ、２０５…インバーター回路、２０６…分周回路、３０１…基板、３０３…Ｐ−ＭＯＳＦＥＴ、３０８…配線、３０８ａ…引出配線、３０８ｂ…引出配線、３０９…ゲート電極、３１０Ａ…配線、３１０Ｂ…配線、４００…基地局、４１０…受信装置、４１２…受信アンテナ、４１４…受信部、４１６…処理部、４１８…発振器、４１９…バッファー回路、４２０…送信装置、４２２…送信アンテナ、４２４…送信部、４２６…処理部、４２８…発振器、４２９…バッファー回路、４３０…制御装置、５００…電子機器、５１０…発振器、５１２…バッファー回路、５２０…ＣＰＵ、５３０…逓倍回路、５４０…ＲＯＭ、５５０…ＲＡＭ、５６０…通信部、１０００，１００１，１００２，１００３，１００４…半導体集積回路装置
【図１】
0006648489.tif 000002
【図２】
0006648489.tif 000003
【図３】
0006648489.tif 000004
【図４】
0006648489.tif 000005
【図５】
0006648489.tif 000006
【図６】
0006648489.tif 000007
【図７】
0006648489.tif 000008
【図８】
0006648489.tif 000009
【図９】
0006648489.tif 000010
【図１０】
0006648489.tif 000011
【図１１】
0006648489.tif 000012
【図１２】
0006648489.tif 000013