(57)【特許請求の範囲】
【請求項１】
第１電源端子にソースが接続されゲートが第２電源端子に接続された第１導電型の第１トランジスタと、該第１導電型の第１トランジスタのドレインに一端が接続されたキャパシタと、該キャパシタの他端と第２電源端子との間に接続された電流源回路と、前記キャパシタと前記電流源回路の共通接続点に入力端子が接続され前記第１電源端子と前記第２電源端子の電圧を電源とする第１インバータとを備え、前記電流源回路は、前記第１インバータの出力信号が第１論理のとき小さな電流に設定され、第２論理のとき大きな電流に設定されるパワーオンリセット回路において、
前記電流源回路は、第１カレントミラー回路と第２カレントミラー回路と第２インバータからなり、
前記第１カレントミラー回路は、前記第１電源端子にソースが接続された第１導電型の第２トランジスタと、該第１導電型の第２トランジスタのドレインとゲートにドレインとゲートが共通接続された第２導電型の第１トランジスタと、該第２導電型の第１トランジスタのソースにドレインとゲートが接続され、ソースに前記第２電源が接続された第２導電型の第２トランジスタと、該第２導電型の第２トランジスタのゲートとドレインにゲートが接続され、ソースが前記第２電源端子に接続され、ドレインが前記第１インバータの入力端子に接続された第２導電型の第３トランジスタとで構成され、
前記第２カレントミラー回路は、前記第１電源端子にソースが接続された第１導電型の第３トランジスタと、該第１導電型の第３トランジスタのドレインとゲートにドレインとゲートが共通接続された第２導電型の第４トランジスタと、該第２導電型の第４トランジスタのソースにドレインとゲートが接続され、ソースに前記第２電源が接続された第２導電型の第５トランジスタと、該第２導電型の第５トランジスタのゲートとドレインにゲートが接続され、ソースが前記第２電源端子に接続され、ドレインが前記第１インバータの入力端子に接続された第２導電型の第６トランジスタと、該第２導電型の第６トランジスタのゲートにドレインが接続され、ソースが前記第２電源端子に接続された第２導電型の第７トランジスタとで構成され、
前記第２インバータは、入力端子が前記第１インバータの出力端子に接続され、出力端子が前記第２導電型の第７トランジスタのゲートに接続され前記第１電源端子と前記第２電源端子の電圧を電源とする、
ことを特徴とするパワーオンリセット回路。
【請求項２】
第１電源端子にソースが接続されゲートが第２電源端子に接続された第１導電型の第１トランジスタと、該第１導電型の第１トランジスタのドレインに一端が接続されたキャパシタと、該キャパシタの他端と第２電源端子との間に接続された電流源回路と、前記キャパシタと前記電流源回路の共通接続点に入力端子が接続され前記第１電源端子と前記第２電源端子の電圧を電源とする第１インバータとを備え、前記電流源回路は、前記第１インバータの出力信号が第１論理のとき小さな電流に設定され、第２論理のとき大きな電流に設定されるパワーオンリセット回路において、
前記電流源回路は、電流源と前記第１のインバータの出力信号の論理に応じて前記電流源の電流を切り替えるフリップフロップ回路とからなり、
該フリップフロップ回路は、前記第１インバータの出力信号が第１論理のとき前記電流源の電流を小さな値に設定し、第２論理のとき前記電流源の電流を大きな値に設定することを特徴とするパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、充分なリセット時間を得ることができ且つノイズによる誤作動も抑制したパワーオンリセット回路に関する。
【背景技術】
【０００２】
半導体集積回路を構成するフリップフロップ回路等の内部回路は、電源投入時に論理状態が定まらないため、動作開始前に所定の状態に初期化する必要がある。そのため、半導体集積回路には、電源投入時に内部回路をリセット状態にするパワーオンリセット回路が組み込まれている。
【０００３】
＜第１従来例＞
図７に、第１従来例のパワーオンリセット回路を示す。このパワーオンリセット回路は、一端が電源端子１に接続されたキャパシタＣ１１と、そのキャパシタＣ１１の他端と接地端子２との間に接続されたダイオード接続のＮＭＯＳトランジスタＭＮ１１と、キャパシタＣ１１とトランジスタＭＮ１１のドレインの共通接続点のノードＮｘに入力端子が接続されたインバータＩＮＶ１１とで構成されている。キャパシタＣ１１の容量値またはトランジスタＭＮ１１のＯＮ抵抗値を大きくすることでノードＮｘの電圧Ｖｘの上昇の時定数を大きくして、リセット時間を十分確保することが一般的に行われている。
【０００４】
図８に、図７のパワーオンリセット回路の動作特性図を示す。時刻ｔ０において、電源が投入されると、電源端子１の電圧ＶＤＤが上昇を開始し、ノードＮｘの電圧ＶｘもキャパシタＣ１１とトランジスタＭＮ１１の寄生キャパシタとの容量分割で、上昇を開始する。このとき、インバータＩＮＶ１１は不定状態である。
【０００５】
時刻ｔ１において、電圧ＶｘがトランジスタＭＮ１１の閾値電圧Ｖｔｈ（ＭＮ１１）を超えると、トランジスタＭＮ１１が線形領域で動作を開始し、電圧ＶＤＤの上昇によるキャパシタＣ１１への充電量とトランジスタＭＮ１１を経由しての放電量の差分だけ、その電圧Ｖｘが上昇する。その後、電圧Ｖｘが上昇を続け、時刻ｔ２において、キャパシタＣ１１への充電量とトランジスタＭＮ１１による放電量が一致すると、電圧Ｖｘが一定となる。時刻ｔ４において、電圧ＶＤＤが一定となると、キャパシタＣ１１の充電がなくなるため、そのキャパシタＣ１１の電荷がトランジスタＭＮ１１から接地端子２へ緩やかに放電して、電圧Ｖｘが低下を開始する。
【０００６】
インバータＩＮＶ１１は、時刻ｔ１において不定状態を脱出し、このときは、電圧ＶｘがインバータＩＮＶ１１の閾値電圧Ｖｔｈ（ＩＮＶ１１）を超えているので、出力端子３の出力電圧Ｖrst を“Ｌ”にして、半導体集積回路の内部回路をリセット状態にする。
【０００７】
さらに、電圧ＶＤＤの上昇に比例して上昇しているインバータＩＮＶ１１の閾値電圧Ｖｔｈ（ＩＮＶ１１）が電圧Ｖｘを超える時点（時刻ｔ３）で、出力端子３の出力電圧Ｖrst を“Ｈ”にして、リセット解除状態になる。
【０００８】
出力電圧Ｖrst が“Ｌ”であるリセット時間（ｔ１〜ｔ３）は、キャパシタＣ１１の容量と、トランジスタＭＮ１１のサイズと、インバータＩＮＶ１１の閾値電圧Ｖｔｈ（ＩＮＶ１１）とを適宜設定することで、任意の時間に設定できる。このようにして、電源投入時に自動的に“Ｌ”の出力電圧Ｖrst を生成して、半導体集積回路の内部回路をリセットすることで、半導体集積回路に正常な動作を行わせることができる。上述した技術は、例えば特許文献１、２に記載されている。
【０００９】
しかしながら、図７に記載のパワーオンリセット回路は、電源端子１あるいは接地端子２にノイズが混入した場合、誤動作が発生する問題がある。
【００１０】
電源端子１に正パルスノイズが混入した時は、キャパシタＣ１１とトランジスタＭＮ１１によってハイパスフィルタが構成されているので、その正パルスノイズが電圧Ｖｘに減衰することなく加算される。このため、リセット解除状態において、電圧Ｖｘがその正パルスによって上昇して、インバータＩＮＶ１１の閾値電圧Ｖｔｈ（ＩＮＶ１１）より大きくなり、出力電圧Ｖrst を“Ｌ”にして、リセット解除状態からリセット状態に変化させる誤動作が生じる。
【００１１】
同様に接地端子２に負パルスノイズが混入した場合、キャパシタＣ１１とトランジスタＭＮ１１によってローバスフィルタが構成されているが、接地端子２の電圧が下降すると、リセット状態において、電圧ＶｘがインバータＩＮＶ１１の閾値電圧Ｖｔｈ（ＩＮＶ１１）より低下すると、出力電圧Ｖrst を“Ｈ”にして、リセット状態からリセット解除状態に変化させる誤動作が生じる。
【００１２】
＜第２従来例＞
図９に、このような正、負のパルスノイズによる影響を抑制したパワーオンリセット回路として、第２従来例のパワーオンリセット回路を示す。このパワーオンリセット回路は、ソースが電源端子１に接続されたＰＭＯＳトランジスタＭＰ１１と、そのトランジスタＭＰ１１のドレインとドレインが接続されたデブレッション型のＮＭＯＳトランジスタＤＭＮ１と、それらトランジスタＭＰ１１，ＤＭＮ１の共通ドレインのノードＮｘに入力端子が接続されたインバータＩＮＶ１１と、トランジスタＤＭＮ１のソースと接地端子２との間に直列接続された抵抗Ｒ１１，Ｒ１２と、ドレインが抵抗Ｒ１１，Ｒ１２の共通接続点に接続されソースが接地端子２に接続されゲートがインバータＩＮＶ１１の出力端子３に接続されたＮＭＯＳトランジスタＭＮ１２とで構成されている。インバータＩＮＶ１１はＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１３で構成されている。トランジスタＭＰ１１，ＤＭＮ１のゲートは接地端子２に接続されている。このパワーオンリセット回路は、トランジスタＤＭＮ１と抵抗Ｒ１１，Ｒ１２で電流源回路が構成されており、この電流源回路の電流は、インバータＩＮＶ１１の出力電圧Ｖrst で制御されるトランジスタＭＮ１２によって切り替えられる。
【００１３】
図１０に、図９のパワーオンリセット回路の動作特性図を示す。時刻ｔ０において電源が投入されると、電源端子１の電圧ＶＤＤが上昇を開始する。ノードＮｘの電圧Ｖｘは常時ＯＮ状態のトランジスタＤＭＮ１と直列抵抗Ｒ１１，Ｒ１２を経由して接地端子２に接続されているので、低電圧になっている。
【００１４】
時刻ｔ１において、インバータＩＮＶ１１が不定状態を脱出すると、そのとき、インバータＩＮＶ１１のトランジスタＭＰ１２のソース・ゲート間に、すでにそのトランジスタＭＰ１２の閾値電圧Ｖｔｈ（ＭＰ１２）を超える電圧が印加しているので、そのインバータＩＮＶ１１がＯＮして、出力端子３の出力電圧Ｖrst を“Ｈ”にし、リセット状態（図７の回路とは論理が逆）が設定される。これにより、トランジスタＭＮ１２がＯＮして抵抗Ｒ１２が短絡されるため、ノードＮｘと接地端子２の間の抵抗値が減少して電圧Ｖｘが低下し、出力電圧Ｖrst の“Ｈ”状態をより強くする。つまり、ヒステリシスがかかり、正パルスノイズがリセット状態に及ぼす影響が抑制される。
【００１５】
時刻ｔ２において、電圧ＶＤＤの上昇によってトランジスタＭＰ１１のソース・ゲート間にそのトランジスタＭＰ１１の閾値電圧Ｖｔｈ（ＭＰ１１）を超える電圧が印加すると、そのトランジスタＭＰ１１がＯＮするので、電圧Ｖｘが一挙に持ち上げられて、インバータＩＮＶ１１の閾値Ｖｔｈ（ＩＮＶ１１）（この閾値はトランジスタＭＮ１３の閾値）を超えるため、そのインバータＩＮＶ１１が反転して、出力端子３の出力電圧Ｖrst を“Ｌ”にし、リセット解除状態（図７の回路とは論理が逆）になる。また、このため、トランジスタＭＮ１２がＯＦＦするので、抵抗Ｒ１２が接続されるため、電圧Ｖｘが持ち上げれら、出力電圧Ｖrst の“Ｌ”状態をより強くする。つまり、ヒステリシスがかかり、負パルスノイズがリセット解除状態に及ぼす影響が抑制される。
【００１６】
このように、図９のパワーオンリセット回路はヒステリシス特性を有するので、電源端子１や接地端子２に混入するパルスノイズへの耐性が向上し、誤動作を防止することが可能となる。上述した技術は、例えば特許文献３に記載されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００２−３３５１４８号公報
【特許文献２】特開２０１４−１１６７２９号公報
【特許文献３】特開２０１４−２０７６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、図９に記載のパワーオンリセット回路は、電源端子１や接地端子２に混入したノイズによる誤動作については耐性を有するが、リセット状態のパルス時間が短いという問題がある。
【００１９】
図９のパワーオンリセット回路では、時刻ｔ１において、インバータＩＮＶ１１のトランジスタＭＰ１２のソース・ゲート間電圧が、その閾値電圧Ｖｔｈ（ＭＰ１２）を超えることで、インバータＩＮＶ１１が動作して出力端子３の出力電圧Ｖrst を“Ｈ”にする。その後、時刻ｔ２において、トランジスタＭＰ１１のソース・ゲート間電圧がそのトランジスタＭＰ１１の閾値電圧Ｖｔｈ（ＭＰ１１）を超えることで、インバータＩＮＶ１１が反転して出力電圧Ｖrst を“Ｌ”にする。
【００２０】
このように、トランジスタＭＰ１１の閾値電圧Ｖｔｈ（ＭＰ１１）と、インバータＩＮＶ１１のトランジスタＭＰ１２の閾値電圧Ｖｔｈ（ＭＰ１２）の差分に応じてリセット状態である時刻ｔ１〜ｔ２の期間が決まる。ところが、トランジスタＭＰ１１、ＭＰ１２を同一プロセスで形成するときは、Ｖｔｈ（ＭＰ１１）≒Ｖｔｈ（ＭＰ１２）となるので、時刻ｔ１〜ｔ２の期間は極めて短くなる問題がある。
【００２１】
さらに、素子バラツキにより、Ｖｔｈ（ＭＰ１１）＜Ｖｔｈ（ＭＰ１２）となった場合は、先にトランジスタＭＰ１１がＯＮし、その後にインバータＩＮＶ１１のトランジスタＭＰ１２がＯＮすることになるので、出力電圧Ｖrst ＝“Ｈ”の状態を発生できない。つまり、安定してリセット状態を設定することができない。
【００２２】
本発明の目的は、上記問題点を解消し、電源端子や接地端子に混入するノイズの影響を抑制し、且つ安定的にリセット状態を示す信号を出力することができるようにしたパワーオンリセット回路を提供することである。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、請求項１にかかる発明のパワーオンリセット回路は、第１電源端子にソースが接続されゲートが第２電源端子に接続された第１導電型の第１トランジスタと、該第１導電型の第１トランジスタのドレインに一端が接続されたキャパシタと、該キャパシタの他端と第２電源端子との間に接続された電流源回路と、前記キャパシタと前記電流源回路の共通接続点に入力端子が接続され前記第１電源端子と前記第２電源端子の電圧を電源とする第１インバータとを備え、前記電流源回路は、前記第１インバータの出力信号が第１論理のとき小さな電流に設定され、第２論理のとき大きな電流に設定されるパワーオンリセット回路において、前記電流源回路は、第１カレントミラー回路と第２カレントミラー回路と第２インバータからなり、前記第１カレントミラー回路は、前記第１電源端子にソースが接続された第１導電型の第２トランジスタと、該第１導電型の第２トランジスタのドレインとゲートにドレインとゲートが共通接続された第２導電型の第１トランジスタと、該第２導電型の第１トランジスタのソースにドレインとゲートが接続され、ソースに前記第２電源が接続された第２導電型の第２トランジスタと、該第２導電型の第２トランジスタのゲートとドレインにゲートが接続され、ソースが前記第２電源端子に接続され、ドレインが前記第１インバータの入力端子に接続された第２導電型の第３トランジスタとで構成され、前記第２カレントミラー回路は、前記第１電源端子にソースが接続された第１導電型の第３トランジスタと、該第１導電型の第３トランジスタのドレインとゲートにドレインとゲートが共通接続された第２導電型の第４トランジスタと、該第２導電型の第４トランジスタのソースにドレインとゲートが接続され、ソースに前記第２電源が接続された第２導電型の第５トランジスタと、該第２導電型の第５トランジスタのゲートとドレインにゲートが接続され、ソースが前記第２電源端子に接続され、ドレインが前記第１インバータの入力端子に接続された第２導電型の第６トランジスタと、該第２導電型の第６トランジスタのゲートにドレインが接続され、ソースが前記第２電源端子に接続された第２導電型の第７トランジスタとで構成され、前記第２インバータは、入力端子が前記第１インバータの出力端子に接続され、出力端子が前記第２導電型の第７トランジスタのゲートに接続され前記第１電源端子と前記第２電源端子の電圧を電源とする、ことを特徴とする。
【００２４】
請求項２にかかる発明は、第１電源端子にソースが接続されゲートが第２電源端子に接続された第１導電型の第１トランジスタと、該第１導電型の第１トランジスタのドレインに一端が接続されたキャパシタと、該キャパシタの他端と第２電源端子との間に接続された電流源回路と、前記キャパシタと前記電流源回路の共通接続点に入力端子が接続され前記第１電源端子と前記第２電源端子の電圧を電源とする第１インバータとを備え、前記電流源回路は、前記第１インバータの出力信号が第１論理のとき小さな電流に設定され、第２論理のとき大きな電流に設定されるパワーオンリセット回路において、前記電流源回路は、電流源と前記第１のインバータの出力信号の論理に応じて前記電流源の電流を切り替えるフリップフロップ回路とからなり、該フリップフロップ回路は、前記第１インバータの出力信号が第１論理のとき前記電流源の電流を小さな値に設定し、第２論理のとき前記電流源の電流を大きな値に設定することを特徴とする。
【発明の効果】
【００２９】
本発明によれば、第１導電型の第１トランジスタとキャパシタの直列接続や、電流源回路と第１インバータのヒステリシス特性によって、第１及び第２電源端子に混入するパルスノイズによる影響を抑制できる。さらに、第１導電型の第１トランジスタのソース・ゲート間には第１電源端子と第２電源端子に印加する電源電圧が印加し、その電源電圧は第１インバータを構成するトランジスタのソース・ゲート間に印加する電圧よりも大きいため、安定的にリセット状態を示す信号を出力することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施例のパワーオンリセット回路の回路図である。
【図２】図１のパワーオンリセット回路の動作特性図である。
【図３】図１のパワーオンリセット回路の詳細な回路図である。
【図４】本発明の参考例のパワーオンリセット回路の回路図である。
【図５】本発明の別の参考例のパワーオンリセット回路の回路図である。
【図６】本発明の第２実施例のパワーオンリセット回路の回路図である。
【図７】第１従来例のパワーオンリセット回路の回路図である。
【図８】図７のパワーオンリセット回路の動作特性図である。
【図９】第２従来例のパワーオンリセット回路の回路図である。
【図１０】図９のパワーオンリセット回路の動作特性図である。
【発明を実施するための形態】
【００３１】
＜第１実施例＞
図１に本発明の第１実施例のパワーオンリセット回路を示す。このパワーオンリセット回路は、電源端子１にソースが接続されゲートが接地端子２に接続されたＰＭＯＳトランジスタＭＰ１と、そのトランジスタＭＰ１のドレインに一端が接続され他端が電流源回路１０の一端に接続されたキャパシタＣ１と、キャパシタＣ１と電流源回路１０の共通接続点のノードＮｘに入力端子が接続されたインバータＩＮＶ１とで構成されている。電流源回路１０の他端は接地端子２に接続されている。インバータＩＮＶ１はＰＭＯＳトランジスタＭＰ０１とＮＭＯＳトランジスタＭＮ０１で構成されている。そして、電流源回路１０はインバータＩＮＶ１の出力端子３の電圧Ｖrst によって、その電流Ｉａが切り替えられるようになっている。つまり、後記するように、電流源回路１０の電流Ｉａは、出力電圧Ｖrst ＝“Ｌ”のときは途中から電流Ｉａ１となり、出力電圧Ｖrst ＝“Ｈ”のときは電流Ｉａ２（Ｉａ２＞Ｉａ１）に切り替わる。
【００３２】
図２に、図１のパワーオンリセット回路の動作特性図を示す。時刻ｔ０において電源が投入されると、電源端子１の電圧ＶＤＤが上昇を開始するが、ノードＮｘの電圧Ｖｘは上昇しない。このとき、インバータＩＮＶ１は不定状態にある。
【００３３】
時刻ｔ１において、トランジスタＭＰ１のソース・ゲート間の電圧がそのトランジスタＭＰ１の閾値電圧Ｖｔｈ（ＭＰ１）を超えると、そのトランジスタＭＰ１がＯＮするので、ノードＮｘの電圧Ｖｘが一挙に上昇し、そのときインバータＩＮＶ１が不定状態を脱出していると、そのときの電圧ＶｘはインバータＩＮＶ１の閾値電圧Ｖｔｈ（ＩＮＶ１）より高くなっており、インバータＩＮＶ１が動作して、出力端子３から出力する電圧Ｖrst は“Ｌ”となり、リセット状態となる。
【００３４】
時刻ｔ２において、電圧ＶＤＤが電圧値Ｖａに達すると、後記するように電流源回路１０が動作を開始して電流Ｉａ１が流れ始め、電圧Ｖｘが低下を開始する。
【００３５】
時刻ｔ３になると、電圧ＶｘがインバータＩＮＶ１の閾値電圧Ｖｔｈ（ＩＮＶ１）を下回って、インバータＩＮＶ１の出力電圧Ｖrst は“Ｈ”となり、リセット解除状態となる。そして、このときは出力電圧Ｖrst によって、後記するように電流源回路１０が電流Ｉａ１より大きな電流Ｉａ２を流すので、電圧Ｖｘはさらに低下し、インバータＩＮＶ１が反転することを防止するヒステリシス動作が実現される。
【００３６】
リセット状態の期間ｔ１〜ｔ３（Ｖrst ＝“Ｌ”）は、キャパシタＣ１の容量と電流源回路１０の電流Ｉａによって自由に設定できる。例えば、キャパシタＣ１の容量を大きくすれば、時刻ｔ２から開始する電圧Ｖｘの低下が緩やかとなり、時刻ｔ３に至るまでの時間が長くなって、期間ｔ１〜ｔ３が長くなる。また、電流源回路１０の電流Ｉａを大きくすれば、逆に時刻ｔ３に至るまでの時間が短くなって、期間ｔ１〜ｔ３が短くなる。
【００３７】
さらに、トランジスタＭＰ１の閾値電圧Ｖｔｈ（ＭＰ１）とインバータＩＮＶ１のトランジスタＭＰ１２の閾値電圧Ｖｔｈ（ＭＰ０１）について、Ｖｔｈ（ＭＰ０１）≒Ｖｔｈ（ＭＰ１）であっても、あるいはバラツキが多少あっても、問題は発生しない。すなわち、時刻ｔ１〜ｔ３の期間において、トランジスタＭＰ１のソース・ゲート間電圧Ｖｓｇ（ＭＰ１）は電源電圧ＶＤＤと接地ＧＮＤの電位差であるのに対して、トランジスタＭＰ０１のソース・ゲート間電圧Ｖｓｇ（ＭＰ０１）は電源電圧ＶＤＤと電圧Ｖｘの電位であり、必ず後者が小さいので、トランジスタＭＰ１がＯＮする前にトランジスタＭＰ０１がオンする事態は発生しない。以上から、リセット状態の期間ｔ１〜ｔ３（Ｖrst ＝“Ｌ”）として適度の時間幅設定ができ、しかも安定したリセットパルスを供給できるメリットがある。
【００３８】
また、リセット解除状態（Ｖrst ＝“Ｈ”）のとき、電源端子１に正パルスノイズが混入した場合は、トランジスタＭＰ１のオン抵抗によりノイズが減衰されてノードＮｘに到達するが、このときは、電流源回路１０に電流Ｉａ２（＞Ｉａ１）が流れている。したがって、正パルスノイズによってキャパシタＣ１を充電する電荷が電流源回路１０の電流Ｉａ２によって吸収され、ノードＮｘの電圧Ｖｘの上昇が抑制される。この結果、その電圧ＶｘがインバータＩＮＶ１の閾値電圧Ｖｔｈ（ＩＮＶ１）を超えることが防止される。
【００３９】
さらに、リセット解除状態（Ｖrst ＝“Ｈ”）のとき、接地端子２に負パルスノイズが混入した場合は、電流源回路１０の電流Ｉａ２（＞Ｉａ１）によって、ノードＮｘの電圧Ｖｘが接地端子２の電圧低下に追随して低下することで、その電圧ＶｘがインバータＩＮＶ１の閾値電圧Ｖｔｈ（ＩＮＶ１）を超えることが防止される。
【００４０】
以上のように、本実施例では、安定したパルス幅をもったリセット状態を示すパルス（ｔ１〜ｔ３）を生成することができる。また、電源端子１や接地端子２に混入するノイズによる誤動作も抑制することができる。
【００４１】
図３に図１のパワーオンリセット回路の詳細図を示す。電流源回路１０は、第１カレントミラー回路１１と第２カレントミラー回路１２とインバータＩＮＶ２とで構成されている。第１カレントミラー回路１１は、ドレインとゲートが共通接続されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１と、トランジスタＭＮ１のソース電流を入力するカレントミラー接続のＮＭＯＳトランジスタＭＮ２，ＭＮ３とで構成され、トランジスタＭＮ３のドレイン電流が前記した電流Ｉａ１となる。
【００４２】
第２カレントミラー回路１２は、ドレインとゲートが共通接続されたＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ４と、トランジスタＭＮ４のソース電流を入力するカレントミラー接続のＮＭＯＳトランジスタＭＮ５，ＭＮ６と、ドレインがトランジスタＭＮ５，ＭＮ６のゲート及びトランジスタＭＮ５のドレインに接続され、ソースが接地端子に接続されたＮＭＯＳトランジスタＭＮ７とで構成されている。そして、トランジスタＭＮ７がＯＦＦのときにトランジスタＭＮ６に電流Ｉａ３が流れる。よって、前記したＩａ２はＩａ２＝Ｉａ１＋Ｉａ３となる。これにより、Ｉａ１＜Ｉａ２が実現されている。
【００４３】
インバータＩＮＶ２は、入力端子がインバータＩＮＶ１の出力端子３に接続され、出力端子がトランジスタＭＮ７のゲートに接続されている。このため、トランジスタＭＮ７は出力電圧Ｖrst ＝“Ｌ”のときＯＮし、出力電圧Ｖrst ＝“Ｈ”のときＯＦＦする。
【００４４】
前記したように、ＶＤＤ＞Ｖａとなったとき（図２の時刻ｔ２）に、第１カレントミラー回路１１に電流Ｉａ１が流れる。この電圧Ｖａは、トランジスタＭＰ２の閾値電圧をＶｔｈ（ＭＰ２）、トランジスタＭＮ１の閾値電圧をＶｔｈ（ＭＮ１）、トランジスタＭＮ２の閾値電圧をＶｔｈ（ＭＮ２）とすると、Ｖａ＝Ｖｔｈ（ＭＰ２）＋Ｖｔｈ（ＭＮ１）＋Ｖｔｈ（ＭＮ２）である。なお、トランジスタＭＮ３の閾値電圧Ｖｔｈ（ＭＮ３）は、閾値電圧Ｖｔｈ（ＭＮ２）と同じである。
【００４５】
このとき、トランジスタＭＰ３の閾値電圧をＶｔｈ（ＭＰ３）、トランジスタＭＮ４の閾値電圧をＶｔｈ（ＭＮ４）、トランジスタＭＮ５閾値電圧をＶｔｈ（ＭＮ５）とすると、Ｖｔｈ（ＭＰ３）＋Ｖｔｈ（ＭＮ４）＋Ｖｔｈ（ＭＮ５）＝Ｖａであるが、インバータＩＮＶ１の出力電圧Ｖrst ＝“Ｌ”であるので、インバータＩＮＶ２の出力電圧は“Ｈ”になっており、トランジスタＭＮ７がＯＮしているので、トランジスタＭＮ５、ＭＮ６はＯＦＦしていて、電流Ｉａ３は流れない。
【００４６】
そして、電流Ｉａ１が流れることで電圧Ｖｘが下降してインバータＩＮＶ１が反転すると、出力電圧Ｖrst ＝“Ｈ”になってリセット解除状態になる。これにより、インバータＩＮＶ２の出力が“Ｌ”になるので、トランジスタＭＮ７がＯＦＦし、トランジスタＭＮ６に電流Ｉａ３が流れる。このため、ノードＮｘからは、電流Ｉａ２＝Ｉａ１＋Ｉａ３が引き抜かれるので、電圧Ｖｘが低い電圧にホールドされ、ヒステリシス特性が発揮されるようになる。
【００４７】
図４に参考例のパワーオンリセット回路を示す。この図４では、図１で説明した電流源回路１０に代えて、可変抵抗Ｒ１を電流源回路２０として使用するものである。この可変抵抗Ｒ１の値は、出力端子３の出力電圧Ｖrst ＝“Ｌ”のとき大きな値を示し、出力電圧Ｖrst ＝“Ｈ”になると小さな値を示すように切り替えられる。このため、第１実施例と同様にヒステリシス特性を実現でき高いノイズ耐性を実現できる。また、トランジスタＭＰ１とキャパシタＣ１の回路は第１実施例と同様であるので、安定的にリセット状態を示す信号を出力することもできる。
【００４８】
なお、本参考例では電流源回路２０が可変抵抗Ｒ１であるので、ノードＮｘの電圧Ｖｘは、トランジスタＭＰ１がＯＮしたときに一気に上昇し、その後、徐々に低下していく。そして、電圧ＶｘがインバータＩＮＶ１の閾値電圧Ｖｔｈ（ＩＮＶ１）より低下すると、そのインバータＩＮＶ１の出力電圧Ｖrst が“Ｈ”に反転する。
【００４９】
図５に別の参考例のパワーオンリセット回路を示す。この図５では、図１で説明した電流源回路１０に代えて、抵抗Ｒ２とＮＭＯＳトランジスタＭＮ８を並列接続して構成した電流源回路３０を使用するものである。トランジスタＭＮ８は、出力端子３の出力電圧Ｖrst ＝“Ｌ”のときＯＦＦとなって、ノードＮｘと接地端子２の間に抵抗Ｒ２が接続される。また、出力電圧Ｖrst ＝“Ｈ”になるとトランジスタＭＮ８がＯＮとなってそのトランジスタＭＮ８のＯＮ抵抗が抵抗Ｒ２に並列接続される。このため、出力電圧Ｖrst ＝“Ｈ”のとき、全体の抵抗値が抵抗Ｒ２の抵抗値より小さくなるように切り替えられる。
【００５０】
よって、第１実施例と同様にヒステリシス特性を実現でき高いノイズ耐性を実現できる。また、トランジスタＭＰ１とキャパシタＣ１の回路は第１実施例と同様であるので、安定的にリセット状態を示す信号を出力することもできる。
【００５１】
なお、別の参考例では電流源回路３０が当初は抵抗Ｒ２のみとなるので、ノードＮｘの電圧Ｖｘは、トランジスタＭＰ１がＯＮしたときに一気に上昇し、その後、徐々に低下していく。そして、電圧ＶｘがインバータＩＮＶ１の閾値電圧Ｖｔｈ（ＩＮＶ１）より低下すると、そのインバータＩＮＶ１の出力電圧Ｖrst が“Ｈ”に反転する。
【００５２】
＜第２実施例＞
図６に第２実施例のパワーオンリセット回路を示す。この図６では、電流源４１と、その電流源４１の電流値をインバータＩＮＶ１の出力電圧Ｖrst によって制御するフリップフロップ回路４２で構成される電源源回路４０を、図１の電流源回路１０に代えて使用している。
【００５３】
電流源４１は、フリップフロップ回路４２のＱ端子が“Ｌ”のとき電流値を小さくし、“Ｈ”のときに高くする。フリップフロップ回路４２は、インバータＩＮＶ１の出力電圧Ｖrst が“Ｌ”のときリセットされてそのＱ端子を“Ｌ”にし、出力電圧Ｖrst が“Ｈ”のときセットされてＤ端子を“Ｈ”にする。
【００５４】
よって、第１実施例と同様にヒステリシス特性を実現でき高いノイズ耐性を実現できる。また、トランジスタＭＰ１とキャパシタＣ１の回路は第１実施例と同様であるので、安定的にリセット状態を示す信号を出力することもできる。
【００５５】
なお、第２実施例では電流源回路４０が当初は小さい電流を吸い込む電流源４１であるので、ノードＮｘの電圧Ｖｘは、トランジスタＭＰ１がＯＮしたときに一気に上昇し、その後、徐々に低下していく。そして、電圧ＶｘがインバータＩＮＶ１の閾値電圧Ｖｔｈ（ＩＮＶ１）より低下すると、そのインバータＩＮＶ１の出力電圧Ｖrst が“Ｈ”に反転する。
【００５６】
＜その他の実施例＞
なお、図１、図４、図５、図６のパワーオンリセット回路において、トランジスタＭＰ１はこれを固定抵抗に置き換えても、同様に動作する。
【符号の説明】
【００５７】
１０，２０，３０，４０：電流源回路、１１：第１カレントミラー回路、１２：第２カレントミラー回路、４１：電流源、４２：フリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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