(57)【特許請求の範囲】
【請求項１】
送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するタイミング信号となるピクセルクロックを生成するピクセルクロック生成回路であって、
固定周波数の固定クロックを生成する固定クロック生成回路と、
前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、前記固定クロックの固定周波数を表すデータに基づいて、前記ピクセルクロックの周波数を、前記固定クロックの固定周波数によって除算することにより、前記固定クロックを逓倍して前記ピクセルクロックを生成するための逓倍率を算出する逓倍率算出回路と、
前記逓倍率に基づいて、前記固定クロックを逓倍することによって前記ピクセルクロックを生成するクロック逓倍回路とを備えるピクセルクロック生成回路。
【請求項２】
前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、各々固定ビット長の整数部および小数部からなる実数のデータである請求項１に記載のピクセルクロック生成回路。
【請求項３】
前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、前記送信側回路により、パケット化されたシリアルデータである請求項１または２に記載のピクセルクロック生成回路。
【請求項４】
前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、シリアルパラレル変換回路により、前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記シリアルデータがパラレルデータに変換され、データ抽出回路により、前記シリアルパラレル変換回路によって変換されたパラレルデータから抽出されるデータである請求項３に記載のピクセルクロック生成回路。
【請求項５】
送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するタイミング信号となるピクセルクロックを生成するピクセルクロック生成方法であって、
前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記ピクセルクロックの周波数そのものを表すアトリビュートデータを含むシリアルデータをパラレルデータに変換するステップと、
前記シリアルデータをパラレルデータに変換するステップによって変換されたパラレルデータから前記ピクセルクロックの周波数そのものを表すアトリビュートデータを抽出するステップと、
固定周波数の固定クロックを生成するステップと、
前記ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、前記固定クロックの固定周波数を表すデータに基づいて、前記ピクセルクロックの周波数を、前記固定クロックの固定周波数によって除算することにより、前記固定クロックを逓倍して前記ピクセルクロックを生成するための逓倍率を算出するステップと、
前記逓倍率に基づいて、前記固定クロックを逓倍することによって前記ピクセルクロックを生成するステップとを含むピクセルクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するためのタイミング信号となるピクセルクロックを生成するピクセルクロック生成回路およびピクセルクロック生成方法に関する。
【背景技術】
【０００２】
図３Ａは、従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一例のブロック図である。図３Ａに示すレシーバ４０は、ディスプレイポート（Displayport）の規格に準拠して、送信側回路からメインリンク（Main Link）を介して送信される画像データを受信し、受信した画像データに対応する画像を、画像表示装置に表示するための制御を行う受信側回路である。
【０００３】
受信側回路は、クロックデータリカバリ回路（以下、CDR (Clock Data Recovery) 回路ともいう）１２と、シリアルパラレル変換回路（以下、S2P (Serial to Parallel) 変換回路ともいう）１４と、データ抽出回路１６と、シリアルパラレルおよびパラレルシリアル変換回路（以下、S2P, P2S (Parallel to Serial) 変換回路ともいう）１８と、制御データ保持回路２０と、ピクセルクロック生成回路５０と、画像メモリ２４と、表示制御回路２６とを備えている。
【０００４】
受信側回路では、CDR回路１２により、送信側回路からメインリンクを介して送信されるシリアルデータの位相に同期したリカバリクロックが生成される。
リカバリクロックは、送信側回路からメインリンクを介して送信されるシリアルデータの送信周波数を表すリンクレートの１／１０の周波数のクロックである。
【０００５】
続いて、S2P変換回路１４により、CDR回路１２によって生成されたリカバリクロックに同期して、送信側回路からメインリンクを介して送信されるシリアルデータがパラレルデータに変換される。
【０００６】
続いて、データ抽出回路１６により、リカバリクロックに同期して、S2P変換回路１４によって変換されたパラレルデータに対してデコード等の処理が行われ、処理後のパラレルデータから、画像データおよびアトリビュートデータ等が抽出される。
アトリビュートデータには、ピクセルクロックの周波数を決定するためのデータ等が含まれる。
【０００７】
データ抽出回路１６によって抽出された画像データは、リカバリクロックに同期して、画像メモリ２４に保持される。
【０００８】
また、S2P, P2S変換回路１８により、送信側回路から補助チャンネル（AUX）を介して送信される制御データが、シリアルデータからパラレルデータに変換される。
制御データには、リンクレートのデータ等が含まれる。
【０００９】
S2P, P2S変換回路１８によって変換されたパラレルデータの制御データは、制御データ保持回路２０に保持される。
【００１０】
続いて、ピクセルクロック生成回路５０により、データ抽出回路１６によって抽出された、ピクセルクロックの周波数を決定するためのアトリビュートデータ、および、制御データ保持回路２０に保持されたリンクレートの制御データに基づいて、CDR回路１２によって生成されたリカバリクロックに同期して、ピクセルクロックが生成される。
【００１１】
ピクセルクロックの周波数は、画像表示装置に表示される画像のリフレッシュレートおよび大きさによって決定される。ピクセルクロックの周波数を決定するためのアトリビュートデータとして、式（１）に示す関係が成り立つような変数M, Nが、送信側回路からメインリンクを介して受信側回路へ送信される。
ピクセルクロックの周波数（MHz）＝リンクレート（MBps）＊M/N  …  式（１）
【００１２】
画像メモリ２４に保持された画像データは、ピクセルクロックに同期して、画像表示装置に表示されるタイミングで順次読み出される。
【００１３】
続いて、表示制御回路２６により、ピクセルクロックに同期して、画像メモリ２４から読み出された画像データに対応する画像を画像表示装置に表示するための同期信号が生成され、画像データおよび同期信号が出力される。
【００１４】
画像データ、ピクセルクロックおよび同期信号は画像表示装置へ送られ、ピクセルクロックおよび同期信号に同期して、画像データに対応する画像が画像表示装置に表示される。
【００１５】
次に、ピクセルクロック生成回路について説明する。
一例として、図３Ｂに示すように、メインリンクと、M, N、及びCDR回路１２によって生成されたリカバリクロックからピクセルクロックを生成する場合を説明する。
【００１６】
図４は、図３Ｂに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図４に示すピクセルクロック生成回路４２は、リカバリクロックに基づいて、ピクセルクロックを生成するものであり、1/N分周器４４と、1/M分周器４６と、位相同期ループ回路（以下、PLL (Phase Locked Loop) 回路ともいう）４８とからなるクロック逓倍回路（周波数シンセサイザ）を備えている。
【００１７】
ピクセルクロック生成回路４２では、1/N分周器４４により、リカバリクロックが1/Nの周波数のクロックに分周され、1/M分周器４６により、PLL回路４８によって生成されるピクセルクロックが1/Mの周波数のクロックに分周される。そして、PLL回路４８により、1/N分周器４４によって分周されたクロックと、1/M分周器４６によって分周されたクロックとの位相が同期されることにより、式（２）によって算出される周波数のピクセルクロックが生成される。
ピクセルクロックの周波数（MHz）＝リカバリクロック（MBps）＊１０＊M/N  …  式（２）
なお、式（２）において、リカバリクロックの周波数に１０が乗算されているのは、リカバリクロックがリンクレートの１／１０の周波数のクロックであるからである。
【００１８】
しかし、M, Nの値は、例えば、８１９２，３２７６８，５２４２８９８等のような２４ビットで表される非常に大きな値であるため、このままの値で図４に示す回路を構成すると、回路規模が非常に大きくなるとともに、PLL回路４８への入力クロックの周波数が、PLL回路４８の入力周波数レンジを満たさなくなる場合がある。そのため、図５に示すように、クロック逓倍回路の外部において、クロック逓倍回路に与える逓倍率をあらかじめ計算し、計算した逓倍率をクロック逓倍回路に与える方式が一般的である。
【００１９】
図５は、図３Ａに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図５に示すピクセルクロック生成回路５０は、リンクレート選択回路５２と、逓倍率算出回路５４と、入力クロック分周器５６と、クロック逓倍回路３２とを備えている。
【００２０】
図５に示す制御データ保持回路２０には、受信側回路が受け取り可能なリンクレートが書き込まれたレジスタが一つまたは複数存在する。送信側回路は、これらを補助チャンネル（AUX）から読み出して送信するリンクレートを選択し、そのリンクレートが読み出されたレジスタの番号を、補助チャンネルを経由してリンクレート選択レジスタに書き込む。
【００２１】
リンクレート選択回路５２により、制御データ保持回路２０のリンクレート選択レジスタに保持された制御データに基づいて、受け取り可能なリンクレートが書き込まれたレジスタのデータの中から、実際に使用する１つのリンクレートが選択される。そして、選択した実際に使用する１つのリンクレートに基づいて、入力クロック分周器５６における入力クロックの分周率Lが決定される。
【００２２】
続いて、逓倍率算出回路５４により、式（３）に示すように、データ抽出回路１６によって抽出されたMとリンクレート選択回路５２によって決定されたLとを乗算した乗算結果を、データ抽出回路１６によって抽出されたNによって除算することによって、クロック逓倍回路３２に与える逓倍率が算出される。
逓倍率＝M*L/N  …  式（３）
【００２３】
また、入力クロック分周器５６により、分周率Lに基づいて、リカバリクロックが1/Lの周波数のクロックに分周される。
【００２４】
リカバリクロックは、リンクレートの１／１０の周波数のクロックであり、リンクレートが高くなれば、リカバリクロックの周波数も高くなる。クロック逓倍回路３２には、入力周波数レンジがあるため、リンクレートが高くなって、リカバリクロックの周波数がクロック逓倍回路３２の入力周波数レンジよりも高くなれば、それに応じて、入力クロック分周器５６により、リカバリクロックの周波数がクロック逓倍回路３２の入力周波数レンジに入るように、リカバリクロックを1/Lの周波数のクロックに分周する。
【００２５】
続いて、クロック逓倍回路３２により、逓倍率算出回路５４によって算出された逓倍率に基づいて、入力クロック分周器５６によって分周されたクロックを逓倍することによってピクセルクロックが生成される。
【００２６】
しかし、M, Nはともに変数であるから、例えば、小数点以下２４ビットの精度の逓倍率を得るためには、４８ビットの非常に大きな除算器が必要になる。
また、前述のように、クロック逓倍回路３２には入力周波数レンジがある。従って、リカバリクロックがクロック逓倍回路３２の入力周波数レンジ内に収まるように、リンクレートに応じてリカバリクロックを補正する必要がある。また、逓倍率を算出するために、リンクレートに応じてM, Nを補正する必要がある。
さらに、図５に示す回路は、リカバリクロックを使用することを前提としている。そのため、連続して同じ画像のフレームを表示する場合でも、送信側回路からメインリンクを介してシリアルデータを送信し続けなければならない。
【００２７】
この対策として、図６に示すように、クロック逓倍回路３２の入力クロックとして、リカバリクロックを使わずに、発振器等を使って、クロック逓倍回路３２の入力周波数レンジに入る固定周波数の固定クロックを使う方法がある。
【００２８】
図６は、図３Ｃに示すピクセルクロック生成回路の構成を表す一例のブロック図である。図６に示すピクセルクロック生成回路５８は、リンクレート選択回路５２と、逓倍率算出回路６０と、固定クロック生成回路２８と、クロック逓倍回路３２とを備えている。
【００２９】
ピクセルクロック生成回路５８において、データ抽出回路１６、制御データ保持回路２０およびリンクレート選択回路５２の動作は、図５に示すピクセルクロック生成回路５０の場合と同様である。
【００３０】
ピクセルクロック生成回路５８では、逓倍率算出回路６０により、式（４）に示すように、実際に使用する１つのリンクレートLINK_RATEとMとを乗算した乗算結果を、Nと固定クロック生成回路２８によって生成された固定クロックの固定周波数であるY（MHz）とを乗算した乗算結果によって除算することによって、クロック逓倍回路３２に与える逓倍率が算出される。
逓倍率＝（LINK_RATE＊M）／（N＊Y）  …  式（４）
【００３１】
また、固定クロック生成回路２８により、固定周波数の固定クロックが生成される。
【００３２】
続いて、クロック逓倍回路３２により、逓倍率算出回路６０によって算出された逓倍率に基づいて、固定クロック生成回路２８によって生成された固定クロックを逓倍することによってピクセルクロックが生成される。
【００３３】
ピクセルクロック生成回路５８では、図５に示す入力クロック分周器５６は不要となり、リンクレートに応じてリカバリクロックを補正する必要はない。また、リカバリクロックを使用しないため、連続して同じ画像のフレームを表示する場合に、送信側回路からシリアルデータを送信し続ける必要もない。
しかし、逓倍率を算出ために、M, Nを使用するため、同様に、非常に大きな除算器が必要となる。また、固定クロックの固定周波数はリンクレートと関係ないため、固定クロックの固定周波数に応じて逓倍率を補正する必要がり、そのための計算が複雑になる。
【００３４】
また、本発明に関連性のある先行技術文献として、特許文献１〜５がある。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開２０００−２７６０９２号公報
【特許文献２】特開２００１−９２４２３号公報
【特許文献３】特開２００２−３０５７５２号公報
【特許文献４】特開２００３−１３１６３４号公報
【特許文献５】特開２００７−２２５８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明の目的は、回路構成を簡略化し、その回路規模を削減することができるピクセルクロック生成回路およびピクセルクロック生成方法を提供することにある。
【課題を解決するための手段】
【００３７】
上記目的を達成するために、本発明は、送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するタイミング信号となるピクセルクロックを生成するピクセルクロック生成回路であって、
固定周波数の固定クロックを生成する固定クロック生成回路と、
前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、前記固定クロックの固定周波数を表すデータに基づいて、前記ピクセルクロックの周波数を、前記固定クロックの固定周波数によって除算することにより、前記固定クロックを逓倍して前記ピクセルクロックを生成するための逓倍率を算出する逓倍率算出回路と、
前記逓倍率に基づいて、前記固定クロックを逓倍することによって前記ピクセルクロックを生成するクロック逓倍回路とを備えるピクセルクロック生成回路を提供する。
【００３８】
ここで、前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、各々固定ビット長の整数部および小数部からなる実数のデータであることが好ましい。
【００３９】
また、前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、前記送信側回路により、パケット化されたシリアルデータであることが好ましい。
【００４０】
また、前記ピクセルクロックの周波数そのものを表すアトリビュートデータは、シリアルパラレル変換回路により、前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記シリアルデータがパラレルデータに変換され、データ抽出回路により、前記シリアルパラレル変換回路によって変換されたパラレルデータから抽出されるデータであることが好ましい。
【００４１】
また、本発明は、送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するタイミング信号となるピクセルクロックを生成するピクセルクロック生成方法であって、
前記送信側回路から前記伝送路を介して前記受信側回路に送信される前記ピクセルクロックの周波数そのものを表すアトリビュートデータを含むシリアルデータをパラレルデータに変換するステップと、
前記シリアルデータをパラレルデータに変換するステップによって変換されたパラレルデータから前記ピクセルクロックの周波数そのものを表すアトリビュートデータを抽出するステップと、
固定周波数の固定クロックを生成するステップと、
前記ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、前記固定クロックの固定周波数を表すデータに基づいて、前記ピクセルクロックの周波数を、前記固定クロックの固定周波数によって除算することにより、前記固定クロックを逓倍して前記ピクセルクロックを生成するための逓倍率を算出するステップと、
前記逓倍率に基づいて、前記固定クロックを逓倍することによって前記ピクセルクロックを生成するステップとを含むピクセルクロック生成方法を提供する。
【発明の効果】
【００４２】
本発明によれば、リンクレート、および、クロック逓倍回路の入力周波数レンジを考慮する必要がないため、回路構成を簡略化することができる。
また、ピクセルクロックの周波数そのものを表すアトリビュートデータが実数であり、かつ、固定クロックの周波数のデータが固定であるため、逓倍率算出回路は、除数が固定値の除算によって逓倍率を算出することができる。このため、逓倍率算出回路が備える除算器の回路規模を削減することができ、その結果、ピクセルクロック生成回路の回路規模を削減することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一実施形態のブロック図である。
【図２】図１に示すピクセルクロック生成回路の構成を表す一実施形態のブロック図である。
【図３Ａ】従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一例のブロック図である。
【図３Ｂ】従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す別の例のブロック図である。
【図３Ｃ】従来のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す別の例のブロック図である。
【図４】図３Ｂに示すピクセルクロック生成回路の構成を表す一例のブロック図である。
【図５】図３Ａに示すピクセルクロック生成回路の構成を表す一例のブロック図である。
【図６】図３Ｃに示すピクセルクロック生成回路の構成を表す一例のブロック図である。
【発明を実施するための形態】
【００４４】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のピクセルクロック生成回路およびピクセルクロック生成方法を詳細に説明する。
【００４５】
図１は、本発明のピクセルクロック生成回路を適用するタイミングコントローラの一部である、レシーバの構成を表す一実施形態のブロック図である。図１に示すレシーバ１０は、ディスプレイポートの規格に準拠して、映像機器等の送信側回路から伝送路を介して送信される画像データを受信し、受信した画像データに対応する画像を、液晶ディスプレイ等の画像表示装置に表示するための制御を行う受信側回路である。
【００４６】
ディスプレイポートは、映像機器等を画像表示装置に接続するためのインタフェイス規格の１つであり、映像信号のインタフェイス規格に関する標準化団体VESA（Video Electronics Standards Association）によって策定されたものである。ディスプレイポートでは、最大４レーンのメインリンク（Main Link）、および、補助チャンネル（AUX）からなる伝送路によって、送信側回路と受信側回路との間が接続される。
【００４７】
メインリンクは、画像データ、および、画像データに対応する画像の各々の画素を処理するためのタイミング信号となるピクセルクロックの周波数そのものを表すアトリビュートデータ等を、送信側回路から受信側回路へ送信するためのチャンネルである。
補助チャンネルは、送信側回路と受信側回路との間の接続（リンク）を制御する制御データを、送信側回路と受信側回路との間で双方向に送受信するためのチャンネルである。
【００４８】
送信側回路と受信側回路との間では、画像データ、アトリビュートデータおよび制御データ等がパケット化されたシリアルデータが送受信される。
【００４９】
図１に示す受信側回路は、図３Ｃに示す従来の受信側回路において、ピクセルクロック生成回路５８の代わりに、ピクセルクロック生成回路２２を備えている。つまり、受信側回路は、CDR回路１２と、S2P変換回路１４と、データ抽出回路１６と、S2P, P2S変換回路１８と、制御データ保持回路２０と、ピクセルクロック生成回路２２と、画像メモリ２４と、表示制御回路２６とを備えている。
【００５０】
CDR回路１２は、送信側回路からメインリンクを介して送信されるシリアルデータの位相を検出し、検出したシリアルデータの位相に同期したリカバリクロックを生成する。
リカバリクロックは、リンクレートの１／１０の周波数のクロックである。
【００５１】
続いて、S2P変換回路１４は、CDR回路１２によって生成されたリカバリクロックに同期して、送信側回路からメインリンクを介して送信されるシリアルデータをパラレルデータに変換する。
【００５２】
続いて、データ抽出回路１６は、リカバリクロックに同期して、S2P変換回路１４によって変換されたパラレルデータに対してデコード等の処理を行い、処理後のパラレルデータから、画像データおよびアトリビュートデータ等を抽出する。
【００５３】
続いて、S2P, P2S変換回路１８は、送信側回路から補助チャンネルを介して送信される制御データを、シリアルデータからパラレルデータに変換し、制御データ保持回路２０から出力された制御データを、パラレルデータからシリアルデータに変換する。
制御データには、リンクレートのデータ等が含まれる。但し、本発明では、制御データは使用しない。
【００５４】
続いて、制御データ保持回路２０は、例えば、ディスプレイポートの規格に対応するDPCD (DisplayPort Configuration Data)のレジスタ等であり、S2P, P2S変換回路１８によって変換されたパラレルデータの制御データを保持する。但し、本発明では、制御データは使用しない。
【００５５】
続いて、ピクセルクロック生成回路２２は、データ抽出回路１６によって抽出された、ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックを生成する。
【００５６】
続いて、画像メモリ２４は、リカバリクロックに同期して、データ抽出回路１６によって抽出された画像データを保持し、ピクセルクロック生成回路２２によって生成されたピクセルクロックに同期して、保持されている画像データを出力する。
【００５７】
続いて、表示制御回路２６は、ピクセルクロックに同期して、画像メモリ２４から入力される画像データに対応する画像を画像表示装置に表示するための同期信号を生成し、画像データおよび同期信号を出力する。
【００５８】
次に、図２は、図１に示すピクセルクロック生成回路の構成を表す一実施形態のブロック図である。図２に示すピクセルクロック生成回路２２は、固定クロック生成回路２８と、逓倍率算出回路３０と、クロック逓倍回路３２とを備えている。
【００５９】
固定クロック生成回路２８は、固定周波数の固定クロックを生成する。
【００６０】
続いて、逓倍率算出回路３０は、式（５）に示すように、ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロック生成回路２８によって生成された固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックの周波数を、固定クロックの固定周波数によって除算することにより、固定クロックを逓倍してピクセルクロックを生成するための逓倍率を算出する。
逓倍率＝ピクセルクロックの周波数／固定クロックの固定周波数  …  式（５）
【００６１】
本実施形態の場合、固定クロックの固定周波数を表すデータは、逓倍率算出回路３０の内部にあらかじめ設定されているものとする。
【００６２】
続いて、クロック逓倍回路３２は、逓倍率算出回路３０によって算出された逓倍率に基づいて、固定クロック生成回路２８によって生成された固定クロックを逓倍することによってピクセルクロックを生成する。
【００６３】
図１に示す受信側回路において、CDR回路１２、S2P変換回路１４、データ抽出回路１６、S2P, P2S変換回路１８、制御データ保持回路２０、画像メモリ２４および表示制御回路２６の動作は、図３Ｃに示す従来の受信側回路の場合と同じである。
【００６４】
つまり、図１に示す受信側回路では、CDR回路１２により、送信側回路からメインリンクを介して送信されるシリアルデータの位相に同期したリカバリクロックが生成される。
【００６５】
続いて、S2P変換回路１４により、リカバリクロックに同期して、送信側回路からメインリンクを介して送信されるシリアルデータがパラレルデータに変換される。
【００６６】
続いて、データ抽出回路１６により、リカバリクロックに同期して、S2P変換回路１４によって変換されたパラレルデータに対してデコード等の処理が行われ、処理後のパラレルデータから、画像データおよびアトリビュートデータ等が抽出される。
本実施形態の場合、アトリビュートデータには、ピクセルクロックの周波数そのものを表すデータ等が含まれる。
【００６７】
データ抽出回路１６によって抽出された画像データは、リカバリクロックに同期して、画像メモリ２４に保持される。
【００６８】
【表１】
0006637353.tif 000002
【００６９】
従来は、表１に示すように、ピクセルクロックの周波数を決定するためのアトリビュートデータM, Nに各々対応する２４ビットのアトリビュートデータM[23:0], N[23:0]が、送信側回路からメインリンクを介して受信側回路に送信される。表１には、送信側回路からメインリンクの４つのレーンLane0-3を介して受信側回路に送信されるアトリビュートデータM[23:0], N[23:0]が示されている。
【００７０】
アトリビュートデータを送信する前に、あらかじめ設定された８ビットのコードSSが２回連続して送信側回路からメインリンクを介して受信側回路に順次送信される。つまり、４つのレーンLane0-3の各々において、コードSSが２回連続して送信された場合、２回目に送信されてきたコードSSに続いてアトリビュートデータが送信されることを意味する。
【００７１】
表１では、コードSSが２回連続して送信側回路からレーンLane0を介して受信側回路に送信された後、アトリビュートデータM[23:0]が、送信側回路からレーンLane0を介して受信側回路に順次送信される。表１の場合、８ビットのパラレルデータのアトリビュートデータM[23:16]、M[15:8]およびM[7:0]が順次送信される。レーンLane1-3についても同様である。
【００７２】
また、アトリビュートデータM[7:0]が送信された後、２４ビットのアトリビュートデータN[23:0]が、送信側回路からレーンLane3を介して受信側回路に順次送信される。表１の場合、８ビットのアトリビュートデータN[23:16]、N[15:8]およびN[7:0]が順次送信される。
【００７３】
【表２】
0006637353.tif 000003
【００７４】
本実施形態では、表２に示すように、ピクセルクロックの周波数そのものを表す２４ビットのアトリビュートデータは、ピクセルクロックの周波数の整数部および小数部を表す各々１２ビットのINTE[11:0]およびFRAC[11:0]によって構成されている。つまり、ピクセルクロックの周波数そのものを表すアトリビュートデータは、各々固定ビット長の整数部および小数部からなる実数のデータである。
【００７５】
【表３】
0006637353.tif 000004
【００７６】
本実施形態では、表３に示すように、ピクセルクロックの周波数そのものを表すアトリビュートデータINTE[11:0]およびFRAC[11:0]が、従来のアトリビュートデータM[23:0]の代わりに、送信側回路からメインリンクを介して受信側回路に送信される。表３には、送信側回路からメインリンクの４つのレーンLane0-3を介して受信側回路に送信されるアトリビュートデータINTE[11:0]およびFRAC[11:0]が示されている。
【００７７】
同様に、アトリビュートデータを送信する前に、あらかじめ設定された８ビットのコードSSが２回連続して送信側回路からメインリンクを介して受信側回路に順次送信される。
【００７８】
表３では、コードSSが２回連続して送信側回路からレーンLane0を介して受信側回路に送信された後、アトリビュートデータINTE[11:0]およびFRAC[11:0]が、送信側回路からレーンLane0を介して受信側回路に順次送信される。表３の場合、８ビットのパラレルデータのアトリビュートデータINTE[11:4]、INTE[3:0]およびFRAC[11:8]、ならびに、FRAC[7:0]が順次送信される。レーンLane1-3についても同様である。
【００７９】
なお、従来のアトリビュートデータM[23:0]を送信し、かつ、アトリビュートデータM[23:0]とは別に、アトリビュートデータINTE[11:0]およびFRAC[11:0]を送信してもよい。また、従来のアトリビュートデータM[23:0]、N[23:0]を送信しなくてもよい。さらに、アトリビュートデータINTEおよびFRACを送信する場合に使用するレーンの数、および、アトリビュートデータINTEおよびFRACのビット長等は、必要に応じて変更することができる。
【００８０】
また、S2P, P2S変換回路１８により、送信側回路から補助チャンネルを介して送信される制御データが、シリアルデータからパラレルデータに変換される。
制御データには、リンクレートのデータ等が含まれる。但し、本発明では、制御データは使用しない。
【００８１】
S2P, P2S変換回路１８によって変換されたパラレルデータの制御データは、制御データ保持回路２０に保持される。但し、本発明では、制御データは使用しない。
【００８２】
続いて、ピクセルクロック生成回路２２により、データ抽出回路１６によって抽出された、ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックが生成される。
【００８３】
ピクセルクロック生成回路２２では、逓倍率算出回路３０により、ピクセルクロックの周波数そのものを表すアトリビュートデータ、および、固定クロック生成回路２８によって生成された固定クロックの固定周波数を表すデータに基づいて、ピクセルクロックの周波数を、固定クロックの固定周波数によって除算することによって、固定クロックを逓倍してピクセルクロックを生成するための逓倍率が算出される。
【００８４】
逓倍率は、式（６）によって算出することができる。
逓倍率＝ (INTE*4096+FRAC) / (Y*4096)  …  式（６）
Y（MHz）は、固定クロックの固定周波数を表すデータである。
なお、式（６）において、INTEおよびYの各々に４０９６が乗算されているのは、ピクセルクロックの周波数の小数部を表す１２ビットのFRACを整数化して演算を行うためである。
【００８５】
ピクセルクロックの周波数が、例えば、１４８．５MHzである場合、その整数部の１４８を表すINTE[11:0]、および、小数部の０．５を表すFRAC[11:0]は、式（７）および式（８）のようになる。
INTE[11:0]=000010010100  …  式（７）
FRAC[11:0]=100000000000  …  式（８）
【００８６】
固定クロックの固定周波数Yが、例えば、５０MHzである場合、逓倍率は、式（９）によって算出される。
逓倍率＝ (148*4096+2048) / (50*4096) = 2.97  …  式（９）
式（９）において、式（６）におけるFRACに対応する数値が、２０４８となっているのは、同様に、ピクセルクロックの周波数の小数部を表す１２ビットのFRACを整数化して演算を行うためである。
【００８７】
続いて、クロック逓倍回路３２により、逓倍率算出回路３０によって算出された逓倍率に基づいて、固定クロック生成回路２８によって生成された固定クロックを逓倍することによってピクセルクロックが生成される。
【００８８】
本実施形態のピクセルクロック生成回路２２では、リンクレート、および、クロック逓倍回路３２の入力周波数レンジを考慮する必要がないため、回路構成を簡略化することができる。
また、ピクセルクロックの周波数そのものを表すアトリビュートデータが実数であり、かつ、固定クロックの周波数のデータが固定であるため、逓倍率算出回路３０は、除数が固定値の除算によって逓倍率を算出することができる。このため、逓倍率算出回路３０が備える除算器の回路規模を削減することができ、その結果、ピクセルクロック生成回路２２の回路規模を削減することができる。
【００８９】
画像メモリ２４に保持された画像データは、ピクセルクロックに同期して、画像表示装置に表示されるタイミングで順次読み出される。
【００９０】
続いて、表示制御回路２６により、ピクセルクロックに同期して、画像メモリ２４から読み出された画像データに対応する画像を画像表示装置に表示するための同期信号が生成され、画像データおよび同期信号が出力される。
【００９１】
画像データ、ピクセルクロックおよび同期信号は画像表示装置へ送られ、ピクセルクロックおよび同期信号に同期して、画像データに対応する画像が画像表示装置に表示される。
【００９２】
なお、本発明は、ディスプレイポートの規格に準拠したピクセルクロックの生成に限らず、送信側回路から伝送路を介して受信側回路に送信される画像データに対応する画像の各々の画素を処理するためのピクセルクロックを生成する場合に適用可能である。
【００９３】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００９４】
１０、４０  レシーバ
１２  クロックデータリカバリ回路（CDR回路）
１４  シリアルパラレル変換回路（S2P変換回路）
１６  データ抽出回路
１８  シリアルパラレルおよびパラレルシリアル変換回路（S2P, P2S変換回路）
２０  制御データ保持回路
２２、４２、５０、５８  ピクセルクロック生成回路
２４  画像メモリ
２６  表示制御回路
２８  固定クロック生成回路
３０、５４、６０  逓倍率算出回路
３２  クロック逓倍回路
４４  1/N分周器
４６  1/M分周器
４８  位相同期ループ回路（PLL回路）
５２  リンクレート選択回路
５６  入力クロック分周器
【図１】
0006637353.tif 000005
【図２】
0006637353.tif 000006
【図３Ａ】
0006637353.tif 000007
【図３Ｂ】
0006637353.tif 000008
【図３Ｃ】
0006637353.tif 000009
【図４】
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【図５】
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【図６】
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