(57)【特許請求の範囲】
【請求項１】
信号電荷が移動する電荷移動経路を定義する受光部形成領域と、
前記電荷移動経路の直上には位置しないで、横方向電界制御で前記電荷移動経路の電位を静電誘導効果で制御する静電誘導電極であって、平面パターン上、前記信号電荷の移動方向と直交する方向に沿って、前記電荷移動経路を挟んで前記受光部形成領域上に対称配置されて、それぞれが絶縁ゲート構造を構成する第１静電誘導電極及び第２静電誘導電極と、
を備え、前記第１及び第２静電誘導電極のそれぞれが、
前記電荷移動経路の端部に一方の端部が面し、ゼロバイアス時に前記電荷移動経路の前記端部側に前記信号電荷の移動を遮断するビルトイン電位障壁を生じさせる第１の仕事関数の導電体からなるビルトインバリア設定部と、
該ビルトインバリア設定部の他方の端部に連続し、前記第１の仕事関数よりも小さな第２の仕事関数の導電体からなる副制御部を含み、
前記第１及び第２の静電誘導電極に同一位相で駆動電圧を印加し、前記電荷移動経路中の空乏化電位を横方向電界制御で変化させて、前記電荷移動経路の中央部の電位障壁の高さを下げて、前記信号電荷の移動を許容することを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記ビルトインバリア設定部と前記副制御部の境界が、前記電荷移動経路の端部と並行でない部分を含むことを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記電荷移動経路に沿って、前記第１静電誘導電極から離間して前記受光部形成領域上に配列され、絶縁ゲート構造を構成する第３静電誘導電極と、
前記第２静電誘導電極から離間し、且つ、前記電荷移動経路の前記信号電荷の移動方向と直交する方向に沿って、前記電荷移動経路を挟んで前記第３静電誘導電極と対向して、前記受光部形成領域上に配列され、絶縁ゲート構造を構成する第４静電誘導電極と
を更に備え、前記第３及び第４静電誘導電極のそれぞれには、ゼロバイアス時に前記信号電荷の移動に対する他の電位障壁を前記第３及び第４静電誘導電極の間に生じさせる第1の仕事関数の導電体からなるビルトインバリア設定部が少なくとも一部に含まれていることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体素子。
【請求項４】
前記電荷移動経路の両端にそれぞれ、第１及び第２の電荷読出領域を更に備え、
前記第１静電誘導電極と前記第２静電誘導電極とで第１の電界制御電極対を、前記第３静電誘導電極と前記第４静電誘導電極とで第２の電界制御電極対を構成し、
前記電荷移動経路の少なくとも一部を受光領域とし、
前記第１及び第２の電界制御電極対に互いに異なる位相で接地電位と前記駆動電圧の間で変化する単極性パルスを印加し、前記電荷移動経路中の空乏化電位を横方向電界制御で変化させることにより、前記受光領域で発生した前記信号電荷の転送方向を制御して、前記第１及び第２の電荷読出領域に振り分けることを特徴とする請求項３に記載の絶縁ゲート型半導体素子。
【請求項５】
前記受光部形成領域中に定義される対称中心に関して対称となる４つの位置に互いに離間して設けられた、第１、第２、第３及び第４の電荷読出領域を更に備え、
前記対称中心から前記第１、第２、第３及び第４の電荷読出領域のそれぞれに至る４本の経路をそれぞれ第１、第２、第３及び第４の電荷移動経路として定義し、
前記第１の電荷読出領域に至る前記第１の電荷移動経路を前記電荷移動経路として、前記第１の電荷移動経路の両側に前記第１静電誘導電極と前記第２静電誘導電極を配置したことを特徴とする請求項１又は２に記載の絶縁ゲート型半導体素子。
【請求項６】
前記第２の電荷移動経路の両側に対向配置され、それぞれ絶縁ゲート構造を構成する第３静電誘導電極及び第４静電誘導電極と、
前記第３の電荷移動経路の両側に対向配置され、それぞれ絶縁ゲート構造を構成する第５静電誘導電極及び第６静電誘導電極と、
前記第４の電荷移動経路の両側に対向配置され、それぞれ絶縁ゲート構造を構成する第７静電誘導電極及び第８静電誘導電極と、
を更に備え、前記第３〜第８静電誘導電極のそれぞれには、ゼロバイアス時に前記第２〜第４の電荷移動経路に、前記第２〜第４の電荷移動経路をそれぞれ移動する信号電荷に対する電位障壁を、前記第３と第４静電誘導電極の間、前記第５と第６静電誘導電極の間、前記第７と第８静電誘導電極の間に、それぞれ横方向電界で生じさせる第1の仕事関数の導電体からなるビルトインバリア設定部が、少なくとも一部にそれぞれ含まれていることを特徴とする請求項５に記載の絶縁ゲート型半導体素子。
【請求項７】
前記第１静電誘導電極と前記第２静電誘導電極とで第１の電界制御電極対を、前記第３静電誘導電極と前記第４静電誘導電極とで第２の電界制御電極対を構成し、前記第５静電誘導電極と前記第６静電誘導電極とで第３の電界制御電極対を、前記第７静電誘導電極と前記第８静電誘導電極とで第４の電界制御電極対を構成し、
前記第１、第２、第３及び第４の電界制御電極対し、接地電位と前記駆動電圧の間で変化する単極性パルスを周期的に印加し、前記電荷移動経路の空乏化電位を周期的に変化させることにより、前記電荷移動経路のいずれかに電荷が輸送される電位勾配を周期的に形成して、前記受光部形成領域中に定義される受光領域で発生した信号電荷の移動先を、前記第１、第２、第３及び第４の電荷読出領域のいずれかに順次設定するように転送方向を制御することを特徴とする請求項６に記載の絶縁ゲート型半導体素子。
【請求項８】
前記受光部形成領域が、
ｐ型の半導体からなる機能領域層と、
前記機能領域層の上部の一部に設けられた、ｎ型の表面埋込領域と、
前記表面埋込領域の表面に接して設けられた、ｐ＋型のピニング層と
を備え、前記ビルトインバリア設定部がｐ＋型ドープド・ポリシリコン膜であり、
電子が、前記信号電荷として前記表面埋込領域中を転送されることを特徴とする請求項１〜７のいずれか一項に記載の絶縁ゲート型半導体素子。
【請求項９】
信号電荷が移動する電荷移動経路を定義する受光部形成領域と、
前記電荷移動経路の直上には位置しないで、横方向電界制御で前記電荷移動経路の電位を静電誘導効果で制御する静電誘導電極であって、平面パターン上、前記信号電荷の移動方向と直交する方向に沿って、前記電荷移動経路を挟んで前記受光部形成領域上に対称配置されて、それぞれが絶縁ゲート構造を構成する第１静電誘導電極及び第２静電誘導電極と、
を備える単位素子を複数個配列し、それぞれの単位素子において、前記第１及び第２静電誘導電極のそれぞれが、
前記電荷移動経路の端部に一方の端部が面し、ゼロバイアス時に前記電荷移動経路の前記端部側に前記信号電荷の移動を遮断するビルトイン電位障壁を生じさせる第１の仕事関数の導電体からなるビルトインバリア設定部と、
該ビルトインバリア設定部の他方の端部に連続し、前記第１の仕事関数よりも小さな第２の仕事関数の導電体からなる副制御部を含み、
前記第１及び第２の静電誘導電極に同一位相で駆動電圧を印加し、前記電荷移動経路中の空乏化電位を横方向電界制御で変化させて、前記電荷移動経路の中央部の電位障壁の高さを下げて、前記信号電荷の移動を許容することを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子又は正孔（ホール）が移動するチャネル（電荷移動経路）がゲート電極直下に存在しない構造の絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子又はこの絶縁ゲート型半導体素子と等価な構造を周期的に配列して構成した単位素子を、１次元又は２次元に周期的に配列した固体撮像装置に関する。  
【背景技術】
【０００２】
光の飛行時間を用いて距離画像を取得する光飛行時間型（ＴＯＦ型）距離センサでは、ＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する電荷変調素子を画素として用いている。川人らは、ゲート電極直下にチャネルを設けず、横方向電界制御電極を用いて、電荷移動経路の長い距離にわたって電界を一定にすることが容易で、界面欠陥等に起因した問題が回避できる電荷変調素子及びこの電荷変調素子を用いた固体撮像装置を提案している（特許文献１参照。）。
【０００３】
特許文献１に記載された発明によれば、受光領域を経由する電荷移動経路の両側に配置された第１及び第２の電荷読出領域に対して、電荷移動経路の両側に配置された第１及び第２の横方向電界制御電極の対（ペア）によって、電荷信号を同期検出することが可能な電荷変調素子、及びこの電荷変調素子を用いたＴＯＦ型距離センサが提供されている。
【０００４】
しかしながら、特許文献１に記載された電荷変調素子、固体撮像装置においては、横方向電界制御電極にｎ＋型不純物を添加した多結晶シリコン（ｎ＋型ドープド・ポリシリコン）からなるゲート電極を用いているため、横方向電界制御電極に対して低電位電圧として−１Ｖ、高電位電圧として＋２Ｖという正負両方の駆動電圧が必要となる。即ち、特許文献１に記載された電荷変調素子においては、正負両方の極性の駆動パルスが必要となり、チップ上の電位関係の調整を含めて、駆動パルスの電源回路の構造が複雑になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１５／１１８８８４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、正負両方の極性の駆動電圧を必要とすることなく、横方向電界制御電極を単極性パルスで駆動して信号電荷の移動を制御可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子の複数個（多数個）をチップ上の画素領域に配列した場合の周辺回路に用いる駆動電源回路の構成が簡略化でき、低雑音、高分解能で、応答速度の速い固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の態様は、（ａ）信号電荷が移動する電荷移動経路を定義する受光部形成領域と、（ｂ）電荷移動経路の直上には位置しないで、横方向電界制御で電荷移動経路の電位（ポテンシャル）を静電誘導効果で制御する静電誘導電極であって、平面パターン上、信号電荷の移動方向と直交する方向に沿って、電荷移動経路を挟んで受光部形成領域上に対称配置されて、それぞれが絶縁ゲート構造を構成する第１静電誘導電極及び第２静電誘導電極と、を備え、絶縁ゲート型半導体素子であることを要旨とする。この第１の態様に係る絶縁ゲート型半導体素子において、第１及び第２静電誘導電極のそれぞれが、ゼロバイアス時に電荷移動経路の一部に信号電荷の移動に対する電位障壁を生じさせる仕事関数の導電体からなるビルトインバリア設定部を少なくとも一部に含む。更に、この第１の態様に係る絶縁ゲート型半導体素子においては、第１及び第２の静電誘導電極に同一位相で駆動電圧を印加し、電荷移動経路中の空乏化電位を横方向電界制御で変化させて、電位障壁の高さを下げて、信号電荷の移動を許容する。
【０００８】
本発明の第２の態様は、第１の態様で述べた絶縁ゲート型半導体素子を単位素子又は画素として、この単位素子又は画素をチップ上の画素領域（撮像領域）に複数個配列した固体撮像装置に関する。即ち、第２の態様に係る固体撮像装置は、信号電荷が移動する電荷移動経路を定義する受光部形成領域と、電荷移動経路の直上には位置しないで、横方向電界制御で電荷移動経路の電位を静電誘導効果で制御する静電誘導電極であって、平面パターン上、信号電荷の移動方向と直交する方向に沿って、電荷移動経路を挟んで受光部形成領域上に対称配置されて、それぞれが絶縁ゲート構造を構成する第１静電誘導電極及び第２静電誘導電極と、を備える単位素子を複数個配列している。そして、第２の態様に係る固体撮像装置のそれぞれの単位素子が、第１及び第２静電誘導電極のそれぞれが、ゼロバイアス時に電荷移動経路の一部に信号電荷の移動に対する電位障壁を生じさせる仕事関数の導電体からなるビルトインバリア設定部を少なくとも一部に含む。更に、第２の態様に係る固体撮像装置の単位素子において、第１及び第２の静電誘導電極に同一位相で駆動電圧を印加し、電荷移動経路中の空乏化電位を横方向電界制御で変化させて、電位障壁の高さを下げて、信号電荷の移動を許容することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、正負両方の極性の駆動電圧を必要とすることなく、横方向電界制御電極を単極性パルスで駆動して信号電荷の移動を制御可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子の複数個（多数個）をチップ上の画素領域に配列した場合の周辺回路に用いる駆動電源回路の構成が簡略化でき、低雑音、高分解能で、応答速度の速い固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図２】図２（ａ）は、図１のＩＩＡ−ＩＩＡ方向から見た第１の実施形態に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な断面図で、図２（ｂ）は、図２（ａ）の断面図のＩＩＢ−ＩＩＢ方向のレベルで見た伝導帯の下端部（底部）のポテンシャル分布を第１の電界制御電極に印加される電圧をパラメータとして示す図で、図２（ｃ）は、図２（ａ）の断面図の水平方向のＩＩＣ−ＩＩＣ方向のレベルで見た荷電子帯の上端部（頂上）のポテンシャル分布の変化を、第１の電界制御電極に印加される電圧をパラメータとして示す図である。
【図３】図３（ａ）は、図１のＩＩＩＡ−ＩＩＩＡ方向から見た第１の実施形態に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な断面図で、図３（ｂ）は、対応する伝導帯の下端部（底部）のポテンシャル分布を第１〜第４の電界制御電極に印加される電圧をパラメータとして示す図である。
【図４】本発明の第１の実施形態に係る固体撮像装置の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
【図５】本発明の第１の実施形態の第１変形例に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図６】図５に示した第１の実施形態の第１変形例に係る絶縁ゲート型半導体素子を含む固体撮像装置の製造法を説明する工程断面図である（その１）。
【図７】図５に示した第１の実施形態の第１変形例に係る絶縁ゲート型半導体素子を含む固体撮像装置の製造法を説明する工程断面図である（その２）。
【図８】本発明の第１の実施形態の第２変形例に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図９】本発明の第１の実施形態の第３変形例に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図１０】本発明の第１の実施形態の第４変形例に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図１１】本発明の第１の実施形態の第５変形例に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図１２】図１２（ａ）は、本発明の第１の実施形態の第６変形例に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）で、図１２（ｂ）は図１２（ａ）のＸＩＩＢ−ＸＩＩＢ方向から見た断面に対応する伝導帯の下端部（底部）のポテンシャル分布を示す図である。
【図１３】本発明の第２の実施形態に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図１４】第２の実施形態に係る絶縁ゲート型半導体素子の受光部形成領域の上方から見た等電位線を示す図である。
【図１５】図１３に示したＸＶＩ−ＸＶＩ線上のＰ点におけるゲート電圧とチャネル電位の関係を示す図である。
【図１６】図１３のＸＶ−ＸＶ方向から見た第２の実施形態に係る４出力絶縁ゲート型半導体素子の断面図に沿った伝導帯の下端部（底部）のポテンシャル分布を示す図である。
【図１７】図１３のＸＶＩ−ＸＶＩ方向から見た第２の実施形態に係る４出力絶縁ゲート型半導体素子の断面図に沿った伝導帯の下端部（底部）のポテンシャル分布を示す図である。
【図１８】本発明の第２の実施形態の第１変形例に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図１９】本発明の第２の実施形態の第２変形例に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図２０】本発明の他の実施形態に係る絶縁ゲート型半導体素子の概略を説明する模式的平面図（上面図）である。
【図２１】図２１（ａ）は、図２０のＸＸＩ−ＸＸＩ方向から見た他の実施形態に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な断面図で、図２１（ｂ）は、対応する伝導帯の下端部（底部）のポテンシャル分布を示す図である。
【発明を実施するための形態】
【００１１】
以下に本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。  以下の第１及び第２の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｎ型、第２導電型がｐ型としても構わない。第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としての多数キャリアは電子となるが、第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としての多数キャリアは正孔（ホール）となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。  
【００１２】
（第１の実施形態）
図１の平面図及び図２（ａ）の断面図等に示すように、本発明の第１の実施形態に係る絶縁ゲート型半導体素子は、第１導電型（ｐ型）の半導体層からなる機能領域層３２、機能領域層３２の上部の一部に設けられた、第２導電型（ｎ型）の半導体領域からなる表面埋込領域３５、及び表面埋込領域３５の表面に接して設けられた、ｐ型の半導体層からなるピニング層３４を含む受光部形成領域（３２，３４，３５）と、受光部形成領域（３２，３４，３５）上に設けられた絶縁膜１１と、受光部形成領域（３２，３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の半導体領域からなる第１の電荷読出領域６１及び第２の電荷読出領域６２、受光領域を囲む位置において、絶縁膜１１上に受光領域の中心位置から第１の電荷読出領域６１及び第２の電荷読出領域６２のそれぞれに至る電荷移動経路（チャネル）の両側に対をなして配置された第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）とを備える２段ゲート構造（ダブルゲート構造）の電荷変調素子である。
【００１３】
図１及び図２等から分かるように、第１の実施形態に係る絶縁ゲート型半導体素子は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）が、信号電荷が移動する電荷移動経路（チャネル）の直上には配置されておらず、ゲート電極直下にチャネルが存在しない構造の絶縁ゲート型半導体素子である。ゲート電極直下にチャネルを設けず、電荷移動経路（電荷転送方向）に直交する方向（横方向）の静電誘導効果によって、チャネル（電荷移動経路）のポテンシャル及び電界を制御する。第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）のそれぞれは、電荷移動経路の直上に配置されていないので、従来のＭＯＳトランジスタのゲート構造のようなゲート電極直下の表面ポテンシャルを縦方向（垂直方向又は深さ方向）に制御するのではなく、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）の横方向（図２（ａ）では「横方向（水平方向）」を含む方向になるが、図１の平面図では、電荷転送方向に直交する方向である「縦方向」に該当している。）にガウスの法則に従って伸びる電気力線が及ぼす静電誘導効果により、電荷移動経路の電位（ポテンシャル）を制御する。横方向電界による静電誘導効果を用いることにより、図３（ｂ）に例示したように、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を転送する電荷変調素子を実現できる。
【００１４】
第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、第１ビルトインバリア設定部４１ｐと第１ビルトインバリア設定部４１ｐに隣接した第１副制御部４１ｎとを合成した矩形の第１静電誘導電極Ｇ１ａと、第２ビルトインバリア設定部４２ｐと第２ビルトインバリア設定部４２ｐに隣接した第２副制御部４２ｎとを合成した矩形の第２静電誘導電極Ｇ１ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアである。第１ビルトインバリア設定部４１ｐは、第１ビルトインバリア設定部４１ｐに電圧を印加しない状態で、ビルトイン電位障壁を電荷移動経路の端部側に生成可能な仕事関数を有する固体材料（導電体）からなるゲート電極層である。第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）が存在しない第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）のみの構成であれば、電荷移動経路に生成されるビルトイン電位障壁は、電子の移動を遮断するバリアハイト（障壁高さ）を有している。この場合、電荷移動経路の端部側に生成されるビルトイン電位障壁の高さは、静電誘導トランジスタ（ＳＩＴ）のソース領域の直前に生成される電位障壁と同様な数学的な鞍部点の高さとして「十字モデル」等の設計論によって設計される。１段ゲート構造（シングルゲート構造）の３端子デバイスであるＳＩＴではゲート電位の制御によって電位障壁の高さを変化させることにより、ソース・ドレイン間を流れる電流の導通遮断が制御できる。ゲート電位がゼロバイアイス時に遮断状態となるＳＩＴは「ノーマリオフ型ＳＩＴ」と呼ばれる。図１に示すダブルゲート構造をなす平面構造では、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）がゼロバイアス、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に＋２Ｖを印加した場合、電荷移動経路の端部側のビルトイン電位障壁を基準として、図３（ｂ）の破線で示すような電荷移動経路に沿った電位傾斜（電位勾配）が形成され、信号電荷の移動方向が制限される。電荷移動経路に直交する方向に沿った電位プロファイルに示される電位の谷底の位置は、図２（ｂ）に破線で示した位置であり、図２（ｂ）の実線で示した状態よりも第１ビルトインバリア設定部４１ｐの仕事関数によるバンドベンディングにより、ΔＶｗｅｌｌ分高くなっている。第１副制御部４１ｎは、第１ビルトインバリア設定部４１ｐよりも小さな仕事関数を有する固体材料（導電体）からなるゲート電極層である。以下の説明から理解できるように、本発明では、「小さな仕事関数」とは横方向電界制御によって生成される多数キャリアに対するビルトインバリアの高さが、第１ビルトインバリア設定部４１ｐ等の「ビルトインバリア設定部」が生成するビルトインの障壁高さよりも低くなる値の仕事関数の意味で用いている。
【００１５】
第２ビルトインバリア設定部４２ｐは、第２ビルトインバリア設定部４２ｐに電圧を印加しない状態で、信号電荷の移動方向を規定する電位傾斜の設定の基準となるビルトイン電位障壁を、第１ビルトインバリア設定部４１ｐからの横方向電界による静電誘導効果を伴って電荷移動経路の端部側に生成可能な仕事関数を有する固体材料（導電体）からなるゲート電極層で、第１ビルトインバリア設定部４１ｐと同一の材料であることが好ましい。第２副制御部４２ｎは、第２ビルトインバリア設定部４２ｐよりも小さな仕事関数を有する固体材料（導電体）からなるゲート電極層である。第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖ＝＋２Ｖを印加し、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）をゼロバイアスとすることによって、図３（ｂ）の実線で示したような電位傾斜となり、電荷移動経路に直交する方向に沿った電位プロファイルにおける電位の谷底の位置は、図２（ｂ）の実線で示した深い位置となる。
【００１６】
第１ビルトインバリア設定部４１ｐ及び第２ビルトインバリア設定部４２ｐの仕事関数が、第１副制御部４１ｎ及び第２副制御部４２ｎの仕事関数より大きいため、図２（ｂ）の破線で示したゼロバイアス時の第１ビルトインバリア設定部４１ｐ及び第２ビルトインバリア設定部４２ｐの直下の伝導帯の下端部（底部）のポテンシャルが、第１副制御部４１ｎ及び第２副制御部４２ｎの直下の伝導帯の下端部（底部）のポテンシャルよりも大きなバンドベンディングを発生し、第１副制御部４１ｎ及び第２副制御部４２ｎの直下の伝導帯の下端部（底部）のポテンシャルよりも浅くなっている。このため、図２（ｂ）の破線で示したゼロバイアス時のポテンシャル分布の中央の電位は、電荷移動経路の信号電荷の移動を阻害するレベルの浅い電位となり、電位障壁を構成している。しかしながら、第１静電誘導電極Ｇ１ａと第２静電誘導電極Ｇ１ｂに駆動電位となる第１電界制御パルスＧ１＝Ｈｄｒｖを与えることにより、図２（ｂ）に実線で示したように、中央の電位が深くなり、電荷移動経路の信号電荷の移動が可能になる。
【００１７】
第１ビルトインバリア設定部４１ｐと第２ビルトインバリア設定部４２ｐは、図１の平面レイアウト上では、電荷移動経路に最も近い位置に配置されている。そして、第１ビルトインバリア設定部４１ｐと第２ビルトインバリア設定部４２ｐは、電荷移動経路を挟むように、電荷移動経路に関し鏡像関係となるように対向配置されている。第１副制御部４１ｎと第２副制御部４２ｎとは電荷移動経路から遠い側の、電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
【００１８】
第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）は、第３ビルトインバリア設定部４３ｐと第３ビルトインバリア設定部４３ｐに隣接した第３副制御部４３ｎとを合成した矩形の第３静電誘導電極Ｇ２ａと、第４ビルトインバリア設定部４４ｐと第４ビルトインバリア設定部４４ｐに隣接した第４副制御部４４ｎとを合成した矩形の第４静電誘導電極Ｇ２ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアである。第３ビルトインバリア設定部４３ｐと第４ビルトインバリア設定部４４ｐは、図１の平面レイアウト上では、電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第３副制御部４３ｎと第４副制御部４４ｎは、電荷移動経路から遠い側の、電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
【００１９】
第３ビルトインバリア設定部４３ｐと第４ビルトインバリア設定部４４ｐはそれぞれ、第３ビルトインバリア設定部４３ｐと第４ビルトインバリア設定部４４ｐに電圧を印加しない状態で、電荷移動経路の他方の端部側に信号電荷の移動を阻害するビルトイン電位障壁を形成可能な仕事関数を有する固体材料（導電体）からなるゲート電極層で、第１ビルトインバリア設定部４１ｐと同一の材料であることが好ましい。第３副制御部４３ｎと第４副制御部４４ｎはそれぞれ、第３ビルトインバリア設定部４３ｐと第４ビルトインバリア設定部４４ｐよりも小さな仕事関数を有する固体材料（導電体）からなるゲート電極層である。第３副制御部４３ｎと第４副制御部４４ｎに所定の駆動電圧Ｈｄｒｖが印加された状態では、電荷移動経路の信号電荷に対する電位障壁の高さが低下して導通状態が補助される。第３副制御部４３ｎと第４副制御部４４ｎは、第１副制御部４１ｎと同一の材料であることが好ましい。
【００２０】
ドーピング濃度にも依存するが、ｎ＋型に高濃度に不純物を添加した多結晶シリコン（ｎ＋型ドープド・ポリシリコン）の仕事関数は４．０５ｅＶ  程度である。一方、ｐ＋型に高濃度に不純物を添加した多結晶シリコン（ｐ＋型ドープド・ポリシリコン）の仕事関数は５．０５〜５．１０ｅＶ程度であり、ｎ＋型ドープド・ポリシリコンとは約１ｅＶのエネルギー差がある。よって、信号電荷が電子の場合、単結晶シリコンからなる表面埋込領域３５に横方向の静電誘導効果で図２（ｂ）に示すようなポテンシャル制御する場合は、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐをｐ＋型ドープド・ポリシリコン層で構成することが可能である。これに対して、第１副制御部４１ｎ、第２副制御部４２ｎ、第３副制御部４３ｎ及び第４副制御部４４ｎは、特許文献１で採用されたｎ＋型ドープド・ポリシリコン等の第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐよりも仕事関数が約１ｅＶ程度小さい材料で構成することが可能である。
【００２１】
ｐ＋型ドープド・ポリシリコン層の代わりに、仕事関数が５．６５ｅＶの白金（Ｐｔ）、５．１５ｅＶのニッケル（Ｎｉ）、５．１２ｅＶのパラジム（Ｐｄ）、５．１ｅＶの金（Ａｕ）を用いて第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐを構成してもよく、ｐ＋型ドープド・ポリシリコン層の上に、Ｐｔ、Ｎｉ、Ｐｄ、Ａｕ等の金属膜を重ねた複合膜（多層構造）で第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐを構成してもよい。
【００２２】
第１の実施形態に係る絶縁ゲート型半導体素子は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域３５の空乏化電位を交互に変化させることにより、電荷移動経路の経路方向（長手方向）に沿った両方の端部側に設定されるビルトイン電位障壁を基準として、図３（ｂ）に示したような傾きが反対の電位傾斜（電位勾配）が交互に形成される。傾きの異なる電位傾斜交互に形成されることにより、表面埋込領域３５中で発生した多数キャリアの移動先を第１の電荷読出領域６１及び第２の電荷読出領域６２のいずれかに交互に設定するように制御すれば、ＴＯＦ型距離センサの動作に必要なダブルゲート構造による信号電荷の振り分けをすることが可能である。図１の平面図から分かるように、第１の電荷読出領域６１及び第２の電荷読出領域６２の配置トポロジは、受光領域の中心を通る垂直線（縦線）に関して鏡像対称（線対称）である。図１に示した第１の電荷読出領域６１及び第２の電荷読出領域６２のそれぞれは、図２（ａ）及び図３（ａ）等に示した表面埋込領域３５中で発生した多数キャリアを信号電荷として蓄積して読み出す電荷読出領域として機能している。
【００２３】
則ち、第１の実施形態に係る絶縁ゲート型半導体素子は、電荷移動経路を直交して横断する方向に静電誘導効果で電界制御を行う２組のゲート対である第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）を備え、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）によって、受光領域で発生した光電子を、図１の水平方向を長手方向として延びる電荷移動経路に沿って左右の方向に電界制御により高速に移動させて、電荷変調を行う。
【００２４】
なお、図３（ａ）では、第１の電荷読出領域６１及び第２の電荷読出領域６２の下方には、第１ブロック層３６及び第２ブロック層３７が示されている。第１ブロック層３６及び第２ブロック層３７は、第１の実施の形態に係る絶縁ゲート型半導体素子への到来光の波長が長い場合において、機能領域層３２の深い位置発生した電子が表面に拡散によって戻ってくる状況において、その一部が、第１の電荷読出領域６１及び第２の電荷読出領域６２に取り込まれるのをブロックすることを目的とする半導体領域である。このため、例えば近赤外光など、使用する光の波長が長い場合であっても、信号電荷の第１の電荷読出領域６１及び第２の電荷読出領域６２への輸送時の変調特性に対する、機能領域層３２の深い位置発生した電子が表面に拡散によって戻ってくる影響を抑制することが可能である。しかしながら、使用する光の波長が可視光や紫外光の場合、或いは機能領域層３２の深い位置発生した電子が表面に拡散が問題とならない場合等、使用目的によっては、第１ブロック層３６及び第２ブロック層３７は省略してもよい。又、製造工程の簡略化のためには、第１ブロック層３６及び第２ブロック層３７はない方が好ましいので、第１ブロック層３６及び第２ブロック層３７は必須の領域ではない。
【００２５】
図２（ａ）及び図３（ａ）等に示すように、絶縁膜１１の上方に遮蔽板５１が更に備えられている。この遮蔽板５１の開口部を介して、受光部形成領域（３２，３４，３５）の中央部に受光領域の平面パターンが定義され、この受光領域に対し選択的に光が照射される。図１の平面図においては、受光部形成領域（３２，３４，３５）の中央部に、遮蔽板５１の開口部としての受光領域が２点鎖線で定義されているが、この受光領域中に水平方向（ｘ−方向）に電荷移動経路が設定される。そして、電荷移動経路の経路方向に沿って経路を挟む２つの端部にそれぞれ、第１の電荷読出領域６１及び第２の電荷読出領域６２が配置又は接続される。第１の電荷読出領域６１と第２の電荷読出領域６２に信号電荷をダブルゲート構造で振り分けることにより、光の飛行時間を用いて距離画像を取得するＴＯＦ型距離センサの動作が可能になる。
【００２６】
図１に示すように、平面パターン上、中央より左側の電荷移動経路を挟むように、受光部形成領域（３２，３４，３５）上に絶縁膜１１（図３参照。）を介して第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）が配置されている。更に、第１の電界制御電極Ｇ１ａ，Ｇ１ｂのそれぞれと離間して、それぞれに隣接して配置され、且つ、平面パターン上、中央より右側の電荷移動経路を挟むように、受光部形成領域（３２，３４，３５）上に絶縁膜１１を介して、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）とを備える。
【００２７】
ＴＯＦ型距離センサの画素に用いるダブルゲート構造の電荷変調素子として、第１の実施形態に係る絶縁ゲート型半導体素子を動作させる場合は、例えば先ず、図１の中央に符号５１を付した二点鎖線で示した受光領域で発生した電子を、電荷移動経路に沿って右側の第１の電荷読出領域６１に向かって移動させる場合は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）をゼロバイアス（接地電位ＧＮＤ）として、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に駆動電位となる第２電界制御パルスＧ２＝Ｈｄｒｖを与える。逆に、受光領域で発生した電子を、電荷移動経路に沿って左側の第２の電荷読出領域６２に向かって移動させる場合は、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）をゼロバイアスとして、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電位となる第１電界制御パルスＧ１＝Ｈｄｒｖを与える。このように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に対し、互いに異なる位相で電界制御用の駆動電圧Ｈｄｒｖをそれぞれ印加し、電荷移動経路の空乏化電位を変化させることにより、図３（ｂ）に破線と実線で示したような方向の異なる電位勾配が形成されて、受光部形成領域（３２，３４，３５）に設定される電荷移動経路中を輸送される信号電荷の移動方向が交互に逆転されて制御される。
【００２８】
即ち、電荷移動経路中を右側の第１の電荷読出領域６１に向かって信号電荷を移動させるためには、電荷移動経路の経路方向（長手方向）に沿った一方の端部側に設定されるビルトイン電位障壁を基準として、図３（ｂ）に破線で示したような電位勾配を形成すればよい。一方、  電荷移動経路中を左側の第２の電荷読出領域６２に向かって信号電荷を移動させるためには、電荷移動経路の経路方向に沿った他方の端部側に設定されるビルトイン電位障壁を基準として、図３（ｂ）に実線で示したような電位勾配を形成すればよい。
【００２９】
空乏化電位を効率良く変化させるため、図２（ａ）の断面図に示すように、対をなす第１の電界制御電極Ｇ１ａ，Ｇ１ｂの直下の部分の絶縁膜１１の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。図示を省略しているが、対をなす第２の電界制御電極Ｇ２ａ，Ｇ２ｂのそれぞれの直下の部分の絶縁膜１１の厚さも他の部分より薄く設定され、同様にゲート絶縁膜として機能している。
【００３０】
図２（ａ）及び図３（ａ）の断面図に示すとおり、図１に示した受光部形成領域（３２，３４，３５）は、ｐ型の半導体からなる機能領域層３２と、機能領域層３２の上部の一部に設けられた、ｎ型の表面埋込領域３５とを備え、表面埋込領域３５中の多数キャリアである電子が、信号電荷として表面埋込領域３５中を輸送される。電荷移動経路として機能する表面埋込領域３５の表面に接して、ｐ＋型のピニング層３４が設けられている。図２（ａ）及び図３（ａ）の断面図に示すとおり、第１の実施形態に係る絶縁ゲート型半導体素子の断面構造は、３層構造の受光部形成領域（３２，３４，３５）が、更にｐ型の半導体基板３１上に形成されているので、実際は４層構造である。
【００３１】
図２（ａ）及び図３（ａ）の断面図では、機能領域層３２が、ｐ型の半導体基板３１上にエピタキシャル成長等により堆積された構造を例示しているが、機能領域層３２はｎ型の半導体基板３１上に設けられていても構わない。更に、機能領域層３２と半導体基板３１との間等に他の層を含んで、５層以上の構造としても構わない。ピニング層３４において、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が、電荷移動経路の空乏化電位の変化と共に、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に印加される電圧によって変化する。
【００３２】
図１の平面図では絶縁膜１１が図示されていないが、  図２（ａ）の断面図に示すとおり、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、絶縁膜１１を介して、電荷移動経路として機能する表面埋込領域３５を挟むように、信号電荷の輸送方向と直交する方向に沿って、受光部形成領域（３２，３４，３５）上に配列されていることが理解できる。又、第２の電界制御電極Ｇ２ａ，Ｇ２ｂ側の断面構造の図示を省略しているが、  図２（ａ）の断面図と同様に、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）も、電荷移動経路として機能する表面埋込領域３５を挟むようにして、絶縁膜１１を介して受光部形成領域（３２，３４，３５）上に配列されている。
【００３３】
図１の平面図において、矩形の二点鎖線によってが示すアパーチャの内部の直下に位置するｐ型の機能領域層３２の一部と、ｎ型の表面埋込領域３５の一部とが、埋込フォトダイオード領域を構成している。図１では、このアパーチャ直下の受光領域として機能する埋込フォトダイオード領域を取り巻くように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）が配置され、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に加える電位を変化させたとき、表面埋込領域３５の空乏化電位を電荷移動経路を形成するように、変化させることができる。
【００３４】
図３（ａ）に示すように、第１の電荷読出領域６１には、第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ１Ａｉｊａのゲート電極が、絶縁膜１１中に設けられたコンタクト窓を介して接続される。第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ１Ａｉｊａのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第１のスイッチングトランジスタＴ１Ｓｉｊａのドレイン電極に接続されている。画素選択用の第１のスイッチングトランジスタＴ１Ｓｉｊａのソース電極は、垂直信号線Ｂｊａに接続され、ゲート電極には水平ラインの選択用制御信号ＳＬ（ｉ）が、図４に示した垂直シフトレジスタ２３から与えられる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、第１のスイッチングトランジスタＴ１Ｓｉｊａが導通し、第１の信号読み出しトランジスタＴ１Ａｉｊａで増幅された第１の電荷読出領域６１の電位に対応する電流が垂直信号線Ｂｊｂに流れる。更に、第１の電荷読出領域６１には、第１のリセットトランジスタＴ１Ｒｉｊａのソース電極が接続されている。第１のリセットトランジスタＴ１Ｒｉｊａのドレイン電極は電源ＶＤＤに接続され、第１のリセットトランジスタＴ１Ｒｉｊａのゲート電極にはリセット信号ＲＴ１（ｉ）が図４に示した垂直シフトレジスタ２３から与えられる。リセット信号ＲＴ１（ｉ）をハイ（Ｈ）レベルにして、第１のリセットトランジスタＴ１Ｒｉｊａが第１の電荷読出領域６１に蓄積された電荷を吐き出し、第１の電荷読出領域６１をリセットする。第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ１Ａｉｊａ、第１のスイッチングトランジスタＴ１Ｓｉｊａ及び第１のリセットトランジスタＴ１Ｒｉｊａによって第１の画素内バッファ増幅器を構成し、第１の電荷読出領域６１の近傍に画素内回路として配置されている。
【００３５】
一方、第２の電荷読出領域６２には、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊｂのゲート電極が、絶縁膜１１中に設けられたコンタクト窓を介して接続されている。第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊｂのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第２のスイッチングトランジスタＴ２Ｓｉｊｂのドレイン電極に接続されている。画素選択用の第２のスイッチングトランジスタＴ２Ｓｉｊｂのソース電極は、垂直信号線Ｂｊｂに接続され、ゲート電極には水平ラインの選択用制御信号ＳＬ（ｉ）が、図４に示した垂直シフトレジスタ２３から与えられる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、第２のスイッチングトランジスタＴ２Ｓｉｊｂが導通し、第２の信号読み出しトランジスタＴ２Ａｉｊｂで増幅された第２の電荷読出領域６２の電位に対応する電流が垂直信号線Ｂｊｂに流れる。更に、第２の電荷読出領域６２には、第２のリセットトランジスタＴ２Ｒｉｊｂのソース電極が接続されている。第２のリセットトランジスタＴ２Ｒｉｊｂのドレイン電極は電源ＶＤＤに接続され、第２のリセットトランジスタＴ２Ｒｉｊｂのゲート電極にはリセット信号ＲＴ２（ｉ）が与えられる。リセット信号ＲＴ２（ｉ）をハイ（Ｈ）レベルにして、第２のリセットトランジスタＴ２Ｒｉｊｂが第２の電荷読出領域６２に蓄積された電荷を吐き出し、第２の電荷読出領域６２をリセットする。第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊｂ、第２のスイッチングトランジスタＴ２Ｓｉｊｂ及び第２のリセットトランジスタＴ２Ｒｉｊｂによって第２の画素内バッファ増幅器を構成し、第２の電荷読出領域６２の近傍に画素内回路として配置されている。
【００３６】
以下、図２に示した第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に着目して、便宜上説明するが、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に与える電圧によって、受光領域で発生した電子の移動の制御を自在に行うためには、図２（ｂ）に示したように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、で挟まれた受光部形成領域の空乏化電位（埋め込みダイオード内の空乏化電位）が、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、に加える電圧によって大きく変動するように構成すればよい。これは、基板の濃度を低く設定し、表面のホールピニングのためのｐ＋ピニング層３４を比較的低不純物密度に選び、且つ、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）を構成している第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第１副制御部４１ｎ及び第２副制御部４２ｎのそれぞれの仕事関数を所定の値に選ぶことによって行える。
【００３７】
図２（ｂ）は、図２（ａ）の断面図の水平方向のＩＩＢ−ＩＩＢ方向に沿って図った伝導帯の下端部（底部）のポテンシャル分布の、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に印加される電圧による変化を示し、図２（ｃ）は、図２（ａ）の断面図の水平方向のＩＩＣ−ＩＩＣ方向に沿って図った荷電子帯の上端部（頂上）のポテンシャル分布の、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に印加される電圧による変化を示す。埋込フォトダイオード領域の面積、表面埋込領域３５、表面のピニング層３４の不純物密度によっても変わるが、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）がゼロバイアスのときは、図２（ｂ）の破線で示すように電子に対する電位井戸が浅く、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に＋２．０Ｖ程度の高い電圧（駆動電圧Ｈｄｒｖ）を与えたとき、図２（ｂ）の実線で示すように電子に対する電位井戸が深くなる。
【００３８】
一方、図２（ｃ）に示すように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）がゼロバイアスのときは、図２（ｃ）の破線で示すように正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）が溜まるが、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に＋２．０Ｖ程度の高い電圧（駆動電圧Ｈｄｒｖ）を与えたとき、図２（ｃ）の実線で示すように正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化する。このため、表面埋込領域３５の空乏化電位を第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）の電圧で大きく変化させるには、表面のピニング層３４のアクセプタの不純物密度の設定が重要である。
【００３９】
つまり、この領域では、もし第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）の電圧がゼロバイアスの状況では、表面のピニング層３４の正孔（ホール）密度は、ほぼピニング層３４を形成するアクセプタの不純物密度と同程度となっているが、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に＋２．０Ｖ程度の駆動電圧Ｈｄｒｖを加えると、ピニング層３４内の正孔（ホール）密度が低下して空乏化した状態になることによって、電位が上昇する。よって、図２（ｂ）に示す伝導帯の下端部の電位井戸の深さΔＶｗｅｌｌを大きくするためには、図２（ｃ）に示す荷電子帯の上端部のポテンシャル分布の、特に中央部の電位が大きく変化することが必要になる。もし表面のピニング層３４の不純物密度が非常に高い場合（例えば、不純物密度で１０１９ｃｍ−３以上）、この領域が空乏化することはなく中央部のピニング層３４の電位は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に加える電界制御電圧を変化させても基板電位にほぼ固定され、変化しなくなる。そのような場合には、ΔＶｗｅｌｌは小さい変化に留まる。  
【００４０】
一方、表面のピニング層３４は、図２（ａ）及び図３（ａ）に示すようにアパーチャ直下の受光領域を含む広い範囲にまで延在しており、ピニング層３４の不純物密度は、埋込フォトダイオード領域としての暗電流の低減のためにはできる限り高くすることが望ましい。暗電流の発生要因として、シリコンとシリコン酸化膜の界面トラップの準位による発生・再結合電流Ｊｄがあるが、これは、表面のピニング層３４の正孔（ホール）密度をｐとして、次式で与えられる。
Ｊｄ  ＝  Ｓ０ｎｉ２／ｐ      ……（１）
ここで、Ｓ０は、発生速度を表す定数、ｎｉは、真性半導体キャリア不純物密度である。則ち、式（１）に示すように、界面トラップの準位による発生・再結合電流Ｊｄは、表面のピニング層３４の正孔（ホール）密度に反比例する。  
【００４１】
したがって、低暗電流化と、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）による空乏化電位の大きな変化を共に得るためには、表面のピニング層３４の正孔（ホール）密度を最適に選択する必要があり、これはおよそ１０１７ｃｍ−３オーダの後半から１０１８ｃｍ−３オーダの前半あたりにあると考えられる。又、空乏化電位の変化は、表面のピニング層３４の厚みも関係し、およそ０．１μｍ程度とすることが望ましい。これは、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に加えた電圧の変化によって、ピニング層３４内のキャリア密度が大きく変化できるかどうかが目安になる。  
【００４２】
既に述べたとおり、絶縁膜１１は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）の直下の部分の厚さが他の部分より薄く設定され、いわゆる「ゲート絶縁膜」として機能する誘電体膜であるが、ゲート絶縁膜として機能する部分の絶縁膜の材料としては、シリコン酸化膜（ＳｉＯ２膜）が好適であるが、シリコン酸化膜（ＳｉＯ２膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしてもよい。例えば、シリコン酸化膜（ＳｉＯ２膜）／シリコン窒化膜（Ｓｉ３Ｎ４膜）／シリコン酸化膜（ＳｉＯ２膜）の３層積層膜からなるＯＮＯ膜でもよい。更に、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜として使用可能である。  
【００４３】
現実の構造としては、ゲート絶縁膜として機能する薄い絶縁膜の上に、図２（ａ）や図３（ａ）に例示した断面構造のように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）を囲むように、層間絶縁膜を選択的に構成して、絶縁膜１１を段差形状を有する２層構造としてもよい。或いは、ゲート絶縁膜として機能する部分以外の領域に、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）を囲むように、ゲート絶縁膜と厚さの異なる他の層間絶縁膜やフィールド絶縁膜を選択的に構成して、絶縁膜１１を段差形状に構成してもよい。この場合の層間絶縁膜やフィールド絶縁膜の材料は、ゲート絶縁膜の材料と同じでも異なる誘電体でもよく、例えば、層間絶縁膜の部分は、ゲート絶縁膜の部分より比誘電率の小さい誘電体で構成してもよい。  
【００４４】
絶縁膜１１のゲート絶縁膜の部分にシリコン酸化膜を採用した場合、シリコン酸化膜をキャパシタ絶縁膜（誘電体膜）とする平行平板型キャパシタのキャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Ｑｏｘを検討してみる。則ち、平行平板型キャパシタの両端の電極間電圧Ｖと単位面積当たりのキャパシタンスＣｏｘを用いて、キャパシタ絶縁膜の両端に誘起される単位面積当たりの電荷密度Ｑｏｘは、次式で求めることができる：
Ｑｏｘ  ＝  ＣｏｘＶ            ……（２）
例えば、絶縁膜１１となるシリコン酸化膜の厚さが７ｎｍ、電圧差Ｖが２．０Ｖであるとすれば、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Ｑｏｘは、およそ１．５×１０−６ｃｍ−２である。  
【００４５】
一方、ピニング層３４のホールキャリア密度が１×１０１８ｃｍ−３、ピニング層３４の厚みが０．１μｍであり、その範囲でホール密度が均一であるとすれば、その電荷密度Ｑｐｉｎは、
Ｑｐｉｎ＝１．６×１０１９×１０１８ｃｍ−３×０．１×１０−４ｃｍ
＝１．６×１０−６ｃｍ−２
となって、シリコン酸化膜の両端に誘起される単位面積当たりの電荷密度Ｑｏｘと同程度の値になる。これらはあくまで目安であり、ピニング層３４は、絶縁膜１１の直下のシリコン領域ではなく、平面パターン上、絶縁膜１１の直下のシリコン領域に隣接する領域にあるので、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）によって直接ピニング層３４の正孔（ホール）密度がコントロールできるわけではない。しかし、平面パターン上、絶縁膜１１の直下のシリコン領域の脇に位置する表面埋込領域３５の電荷密度を変化させる能力が、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に備わっていると、表面埋込領域３５の上のピニング層３４の正孔（ホール）密度を変化させることができ、条件によってはピニング層３４を空乏化することができる。  
【００４６】
以上のとおり、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に着目して、便宜上説明したが、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に印加される電圧によって、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）側についても、図２（ｂ）と同様に、ゼロバイアスと＋２．０Ｖ程度の駆動電圧Ｈｄｒｖの間で伝導帯の下端部（底部）のポテンシャル分布が変化し、図２（ｃ）と同様に荷電子帯の上端部（頂上）のポテンシャル分布が変化する。則ち、図示を省略しているが、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）についても、図２（ｂ）及び図２（ｃ）に示したと同様にゼロバイアス（接地電位ＧＮＤ）を基準として、＋２．０Ｖ程度の駆動電圧Ｈｄｒｖの単極性電圧を印加することにより所望のポテンシャル分布が実現でき、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）の場合と全く同様の説明が成り立つので、単極性電源化が可能になる。
【００４７】
通常の固体撮像装置においては、ピニング層は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として、従来用いられているが、第１の実施形態に係る絶縁ゲート型半導体素子のピニング層３４は、これらの従来周知の機能に留まらず、表面埋込領域３５の空乏化電位を第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）の電圧で大きく変化させる作用をなす重要な層として機能している。  
【００４８】
図１に示す第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）と第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板５１の開口部（アパーチャ）に入射した光で、埋込フォトダイオード領域で発生したキャリア（電子）を、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に加える電界制御電圧によって、水平方向に沿って左右に振り分けるように高速に移動させる絶縁ゲート型半導体素子等を実現することができる。
【００４９】
則ち、  第１の実施形態に係る絶縁ゲート型半導体素子においては、  図１に例示的に示すように、水平方向に沿った電荷移動経路の両端に第１の電荷読出領域６１と第２の電荷読出領域６２を設けた構成においては、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に、それぞれ異なった位相で、ゼロバイアス（接地電位ＧＮＤ）と駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧を、単極性電源から供給することができるようにすることで、電荷移動経路の中央に位置する埋込フォトダイオード領域で発生した多数キャリア（電子）を、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）によって、水平方向の左右に向かって、信号電荷を高速に振り分けて移動させるＴＯＦ型距離センサの動作を実現することができる。
【００５０】
これによって、それぞれが少なくとも一部にｐ＋型ドープド・ポリシリコン層を有する第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に、ゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することが可能になり、単極性電源によって図３（ｂ）に示したような２種類の電位傾斜を形成することができるので回路構成が簡単化できる。例えば、第１の電界制御電極Ｇ１ａ，Ｇ１ｂ＝０Ｖ（接地電位ＧＮＤ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）＝＋２．０Ｖ（駆動電圧Ｈｄｒｖ）のときは、図３（ｂ）に破線で示したように右側の第１の電荷読出領域６１側へ下る電位傾斜を単極性電源によって実現し、第１の電荷読出領域６１に信号電荷が輸送される。逆に、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）＝＋２．０Ｖ（駆動電圧Ｈｄｒｖ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）＝０Ｖ（接地電位ＧＮＤ）のときは、図３（ｂ）に実線で示したように左側の第２の電荷読出領域６２側へ下る電位傾斜を単極性電源によって実現することができ、発生した光電子は、図３（ｂ）の左側の第２の電荷読出領域６２に信号電荷として輸送される。
【００５１】
図３（ａ）に示すように、第１の電荷読出領域６１には、第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ１Ａｉｊａのゲート電極が、接続されているので、第１の電荷読出領域６１に輸送された電荷量に相当する電圧によって、第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ１Ａｉｊａで増幅された出力が、第１のスイッチングトランジスタＴ１Ｓｉｊａを介して外部に出力される。同様に、第２の電荷読出領域６２には、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊｂのゲート電極が接続されているので、第２の電荷読出領域６２に輸送された電荷量に相当する電圧によって、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊａで増幅された出力が、第２のスイッチングトランジスタＴ２Ｓｉｊｂを介して外部に出力される。  
【００５２】
例えば、ＴＯＦ型距離センサの画素としての第１の実施形態に係る絶縁ゲート型半導体素子の応用においては、ＴＯＦ型距離センサに設けられた光源から繰り返しパルス信号として光を対象物に照射し、対象物によって反射された光の往復に要する遅延時間Ｔｄを測定すればよい。則ち、ＴＯＦ型距離センサへの応用では、上記のように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に、それぞれ互いに位相の異なる単極性パルスである第１電界制御パルスＧ１及び第２電界制御パルスＧ２を印加する動作を、出力光の光パルスの繰り返し周期と同期して、交互に繰り返して遅延時間Ｔｄを測定することができる。
【００５３】
以上のように、第１の実施形態に係る絶縁ゲート型半導体素子によれば、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する場合に比し、横方向（電荷移動経路に直交する）の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。しかも、第１の実施形態に係る絶縁ゲート型半導体素子においては、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）の電極材料にゼロバイアス時に信号電荷に対するビルトイン電位障壁が構成できる仕事関数を有する材料を含ませているので、ゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、駆動回路の回路構成を簡略化できる。このため、第１の実施形態に係る絶縁ゲート型半導体素子をＴＯＦ型距離センサに応用すると、従来の埋め込みフォトダイオードを用いたＴＯＦ型距離センサに比べて、電荷移動経路の長さを長くとることができるので、図１に二点鎖線で示したアパーチャの実質的な開口率が向上して、高感度化が図れる。  
【００５４】
更に、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを深さ方向（縦方向）に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第１の実施形態に係る絶縁ゲート型半導体素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。  
【００５５】
又、第１の実施形態に係る絶縁ゲート型半導体素子によれば、電荷移動経路の経路方向を挟む２つの端部に位置する第１の電荷読出領域６１、第２の電荷読出領域６２に対し、信号電荷を高速に交互に振り分けて輸送できるので、ＴＯＦ型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第１の実施形態に係る絶縁ゲート型半導体素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。
【００５６】
−固体撮像装置−
第１の実施形態に係る絶縁ゲート型半導体素子は、固体撮像装置（光飛行時間距離画像センサ）の単位素子（能動画素）Ｘｉｊに用いる電荷変調素子に適用可能であり、固体撮像装置の単位素子（能動画素）Ｘｉｊの電荷変調素子として、第１の実施形態に係る絶縁ゲート型半導体素子を適用することにより、各単位素子Ｘｉｊの内部において、高速の信号電荷の転送が可能になる。
【００５７】
図４は、第１の実施形態に係る絶縁ゲート型半導体素子を複数個マトリクス状に配置した集積化構造を単位素子Ｘｉｊとし、この単位素子Ｘｉｊを更にマトリクス状に複数個配列した固体撮像装置の構成例である。単位素子Ｘｉｊの１画素内には、図１に例示的に構造を示した絶縁ゲート型半導体素子を必要な個数マトリクス状に並べて並列に接続し、必要な感度を確保している。例えば、図１の構造をした絶縁ゲート型半導体素子を２×２＝４個含むようにしても良い。
【００５８】
４個の絶縁ゲート型半導体素子のそれぞれの内部において、埋込フォトダイオード構造を用いて、電荷移動経路の方向と直交する方向に、横方向電界制御型（ＬＥＦ）電荷変調ドライバ２４から出力される単極性パルスである第１電界制御パルスＧ１及び第２電界制御パルスＧ２を、それぞれ互いに異なる位相関係で、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に順次印加することにより、横方向の電界による静電誘導効果によって、電荷移動経路の空乏化電位を交互に変化させ、信号電荷を選択された電荷移動経路中を高速に輸送して、交互に第１の電荷読出領域６１及び第２の電荷読出領域６２に蓄積することができる。
【００５９】
４個の絶縁ゲート型半導体素子のそれぞれの出力端子となる第１の電荷読出領域６１及び第２の電荷読出領域６２は、単位素子Ｘｉｊの画素内で、電荷をためるためのキャパシタＣと、ソースフォロワアンプのゲートに接続され、アクティブピクセル型の回路により、信号が周辺の読み出し回路に読み出される。なお、４個の絶縁ゲート型半導体素子のそれぞれの第１の電荷読出領域６１及び第２の電荷読出領域６２のノードには、リセット用のトランジスタも接続され、読み出した後、４個の絶縁ゲート型半導体素子のそれぞれの第１の電荷読出領域６１及び第２の電荷読出領域６２の電荷をリセットする。この動作は、ノイズキャンセルにも利用する。図４では、第１の電荷読出領域６１及び第２の電荷読出領域６２のノードにトランジスタを介して別のキャパシタ２Ｃも接続できるようになっており、蓄積できる電荷の量を調整することができる。  
【００６０】
本発明の第１の実施形態に係る固体撮像装置（光飛行時間距離画像センサ）は、図４に示すように、画素アレイ部と周辺回路部（２１，２２，２３，２４）とを同一半導体チップ上に配置し、集積化している。画素アレイ部には、２次元マトリクス状に単位素子Ｘｉｊ（ｉ＝１〜ｎ；ｊ＝１〜ｍ：ｎ，ｍはそれぞれ整数である。）が多数配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部の下辺部には、図４において水平方向に示した画素行Ｘ１１，Ｘ１２，Ｘ１３，……Ｘ１ｍ；Ｘ２１，Ｘ２２，Ｘ２３，……Ｘ２ｍ；Ｘ３１，Ｘ３２，Ｘ３３，……Ｘ３ｍ；……Ｘｎ１，Ｘｎ２，Ｘｎ３，……Ｘｎｍ方向に沿ってカラム並列折り返し積分／巡回型Ａ／Ｄ変換器２９と、このカラム並列折り返し積分／巡回型Ａ／Ｄ変換器２９に接続される水平シフトレジスタ２１が設けられている。画素アレイ部の左辺部には、図４において垂直方向に示した画素列Ｘ１１，Ｘ２１，Ｘ３１，……，Ｘｎ１；Ｘ１２，Ｘ２２，Ｘ３２，……，Ｘｎ２；Ｘ１３，Ｘ２３，Ｘ３３，……，Ｘｎ３；……；Ｘ１ｍ，Ｘ２ｍ，Ｘ３ｍ，……，Ｘｎｍ方向に沿って垂直シフトレジスタ２３が設けられている。垂直シフトレジスタ２３及び水平シフトレジスタ２１には、図示を省略したタイミング発生回路が接続されている。第１の実施形態に係る固体撮像装置は、画素アレイ部の下辺部に設けられたカラム並列折り返し積分／巡回型Ａ／Ｄ変換器２９に信号を読み出してＡ／Ｄ変換を行い、更にノイズキャンセルする。これにより、光電荷による信号レベルが抽出され、固定パターンノイズや、時間的ランダムノイズの一部（リセットノイズ）がキャンセルされた信号を求める。
【００６１】
既に説明したとおり、第１の実施形態に係る固体撮像装置においては、第１の実施形態に係る絶縁ゲート型半導体素子の複数個を集積化して単位素子Ｘｉｊとして用いているので、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（半導体基板の表面に垂直方向）に制御する方式の単位画素で構成した場合に比し、各単位素子Ｘｉｊが横方向（半導体基板の表面に平行で電荷転送方向に直交する方向）の静電誘導効果による電界制御を用いているので、各単位素子Ｘｉｊを構成する４個の絶縁ゲート型半導体素子のそれぞれ内部において、電荷移動経路に沿った長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送できる。  
【００６２】
しかも、第１の実施形態に係る固体撮像装置においては、各単位素子Ｘｉｊを構成する４個の絶縁ゲート型半導体素子のそれぞれ内部において、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）の電極材料にビルトイン電位障壁が構成できる仕事関数を有する材料を含ませているので、ゼロバイアス（接地電位ＧＮＤ）と駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、ＬＥＦ電荷変調ドライバ２４等の周辺回路の回路構成の簡略化と、チップ上における占有面積の小面積化ができる。
【００６３】
更に、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを深さ方向（縦方向）に制御する方式の単位画素を用いた構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第１の実施形態に係る固体撮像装置によれば、各単位素子Ｘｉｊを構成する４個の絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いているので、各単位素子Ｘｉｊを構成する４個の絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。  
【００６４】
又、第１の実施形態に係る固体撮像装置によれば、図３に示した第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ１Ａｉｊａ、第１のスイッチングトランジスタＴ１Ｓｉｊａ、第１のリセットトランジスタＴ１Ｒｉｊａ、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊｂ、第２のスイッチングトランジスタＴ２Ｓｉｊｂ及び第２のリセットトランジスタＴ２Ｒｉｊｂ等を画素内バッファ増幅器として各単位素子Ｘｉｊ内の絶縁ゲート型半導体素子のそれぞれに配置することが可能である。特許文献１に記載された発明においては、負電圧をゲート駆動に用いているためバッファ増幅器等の画素ドライバを構成するには基板との分離層等の特殊な不純物層のレイアウトが必要となった。このため、特許文献１に記載された発明においては、画素ドライバの画素内に占める割合が大きくなり受光面積が低下するので、感度低下も問題となった。しかしながら、第１の実施形態に係る固体撮像装置においては、基板との分離層等が不要で画素内バッファ増幅器の画素内に占める割合を小さくできるので、受光面積が低下せず、感度低下の問題もない。そして、各単位素子Ｘｉｊを構成する４個の絶縁ゲート型半導体素子のそれぞれの電荷移動経路の経路方向を挟む２つの端部に位置する第１の電荷読出領域６１、第２の電荷読出領域６２に対し、信号電荷を高速に交互転送することができる。このため、第１の実施形態に係る固体撮像装置は２次元ＴＯＦ型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して２次元画像を撮像することができる。例えば、第１の実施形態に係る固体撮像装置は、蛍光体の寿命を測定する素子として応用すれば、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送していることから、より精度の高い２次元画像を撮像できる。
【００６５】
（第１の実施形態の第１変形例）
後に製造工程の説明で参照する図７（ｅ）の左側の部分が、図５のＶＩＡ−ＶＩＡ方向から見た断面図に対応するが、本発明の第１の実施形態の変形例（第１変形例）に係る絶縁ゲート型半導体素子は、図１〜図３に示した構造と同様に、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域１２、及び表面埋込領域１２の表面に接して設けられた、ｐ＋型のピニング層１３を含む受光部形成領域（１２，１３）と、受光部形成領域（１２，１３）上に設けられた絶縁膜と、受光部形成領域（１２，１３）の中央部を受光領域とし、受光領域の中心を通る垂直線（縦線）に関して鏡像対称（線対称）となる２つの位置に、受光領域を囲むように、互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の第１の電荷読出領域６１及び第２の電荷読出領域６２とを備える電荷変調素子である。そして、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第１の電荷読出領域６１及び第２の電荷読出領域６２のそれぞれに至る電荷移動経路の両側に対をなして第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）が設けられているが、電荷移動経路の直上には。第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）が配置されていない。
【００６６】
更に、第１の実施形態の第１変形例に係る絶縁ゲート型半導体素子の断面構造は、表面埋込領域１２の表面に接してピニング層１３を備えている。このため、実際には、第１変形例に係る絶縁ゲート型半導体素子の受光部形成領域（１２，１３）の断面構造は、機能領域層３２を含む３層構造であり、機能領域層３２の下の半導体基板３１を含めると４層構造である。なお、ピニング層１３の上には図２（ａ）及び図３（ａ）と同様に絶縁膜１１が形成されるが、図７（ｅ）では、ピニング層１３の上面の絶縁膜１１の図示を省略している。
【００６７】
図５に示すように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、図１と同様に第１ビルトインバリア設定部４１ｐと第１ビルトインバリア設定部４１ｐに隣接した第１副制御部４１ｎとからなる矩形の第１静電誘導電極Ｇ１ａと、第２ビルトインバリア設定部４２ｐと第２ビルトインバリア設定部４２ｐに隣接した第２副制御部４２ｎとからなる矩形の第２静電誘導電極Ｇ１ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアである。又、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）は、第３ビルトインバリア設定部４３ｐと第３ビルトインバリア設定部４３ｐに隣接した第３副制御部４３ｎとからなる矩形の第３静電誘導電極Ｇ２ａと、第４ビルトインバリア設定部４４ｐと第４ビルトインバリア設定部４４ｐに隣接した第４副制御部４４ｎとからなる矩形の第４静電誘導電極Ｇ２ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアである。
【００６８】
図１において既に説明したのと同様に、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐはそれぞれ、電荷移動経路に信号電荷に対するビルトイン電位障壁を、図２（ｂ）に示したのと同様に形成して遮断状態とすることが可能な仕事関数を有する固体材料（導電体）からなるゲート電極層である。又、図５に示した第１副制御部４１ｎ、第２副制御部４２ｎ、第３副制御部４３ｎ及び第４副制御部４４ｎはそれぞれ、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐよりも小さな仕事関数を有する固体材料（導電体）からなるゲート電極層である。例えば、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐをｐ＋型ドープド・ポリシリコン層、第１副制御部４１ｎ、第２副制御部４２ｎ、第３副制御部４３ｎ及び第４副制御部４４ｎをｎ＋型ドープド・ポリシリコン層で構成可能である。
【００６９】
図５に示すように、本発明の第１の実施形態の第１変形例に係る絶縁ゲート型半導体素子は、受光領域を囲む周辺部に、機能領域層３２よりも高不純物密度でｎ型の第１電荷排出領域６５及び第２電荷排出領域６６が、互いに離間して対向配置されている点が、図１に示した構造と異なる特徴である。図５の平面図から分かるように、第１の電荷読出領域６１及び第２の電荷読出領域６２の配置トポロジは、受光領域の中心を通る垂直線（縦線）に関して鏡像対称（線対称）である。  
【００７０】
第１変形例に係る絶縁ゲート型半導体素子は、ダブルゲート構造をなす第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域１２の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域１２中で発生した多数キャリアの移動先を第１の電荷読出領域６１及び第２の電荷読出領域６２のいずれかに単極性パルスを用いて、交互に設定・制御する動作は、図１〜図３等に示した第１の実施形態に係る絶縁ゲート型半導体素子と同様である。
【００７１】
但し、図５に示すように受光領域を囲む周辺部に第１電荷排出領域６５及び第２電荷排出領域６６を設けてあるので、電荷移動経路を導通常態に設定する際に用いる駆動電圧（第１電位レベル）Ｈｄｒｖよりも更に高い電位レベル（第２電位レベル）の電荷排出パルスを第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に印加することにより、第１電荷排出領域６５及び第２電荷排出領域６６に、背景光等に起因した暗電流成分となる電荷を排出することができる。
【００７２】
図２（ｃ）に示したのと同様に、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）をゼロバイアス（接地電位ＧＮＤ）にしたとき、は、破線で示したのと同様な原理で、荷電子帯の上端部（頂上）のポテンシャル分布の正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）が溜まるが、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧（第１電位レベル）Ｈｄｒｖの電圧を与えたとき、実線で示すように正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化する。図示を省略しているが、駆動電圧（第１電位レベル）Ｈｄｒｖより大きな第２電位レベルの電圧を与えたときは、正孔（ホール）に対する電位井戸が更に浅くなる。一方、図２（ｂ）に示したのと同様に、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）が駆動電圧Ｈｄｒｖのときにも伝導帯の下端部（底部）のポテンシャル分布において中央のチャネル部分の両側にはバリア（電位障壁）が形成されているが、第２電位レベルの電圧を加えたときには、チャネル部分の両側のバリア（電位障壁）の高さが低くなって、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）と第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）との間の電子に対するバリアの高さが低くなる。このため、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に第２電位レベルの電圧を加えたときには、電荷移動経路に直交する方向の第１電荷排出領域６５及び第２電荷排出領域６６に電荷が排出される。同様に、第２電位レベルの電荷排出パルスを第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に印加することにより、第１電荷排出領域６５及び第２電荷排出領域６６に暗電流成分となる電荷を排出することができる。
【００７３】
例えば、電荷移動経路を設定する際に用いる駆動電圧Ｈｄｒｖを２．０Ｖとした場合に、電荷排出パルスとしての第２電位レベルの電圧を、駆動電圧Ｈｄｒｖよりも高い３．５Ｖ程度に設定すればよい。他の動作、則ち、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う２組のゲート対である第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）によって、受光領域で発生した光電子を、水平方向を長手方向として延びる電荷移動経路に沿って、電荷移動経路に沿った左右の方向に電界制御により高速に移動させて、電荷変調を行う特徴については、図１〜図３等に示した第１の実施形態に係る絶縁ゲート型半導体素子と同様である。
【００７４】
図６及び図７を用いて、本発明の第１の実施形態の第１変形例に係る絶縁ゲート型半導体素子を用いた固体撮像装置の製造方法の一部を説明する。なお、以下に述べる固体撮像装置の製造方法は、左側の画素領域の絶縁ゲート型半導体素子を主に着目した固体撮像装置の製造方法の一例であり、特許請求の範囲に記載した趣旨の範囲内であれば、この第１変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００７５】
（イ）先ず、０．１〜３Ωｃｍ程度の（１００）面を主表面とするｐ型シリコン基板からなる半導体基板３１上に機能領域層３２として機能するエピタキシャル成長層を設けたエピ基板を用意する。図６（ａ）では図示を省略しているが、このエピタキシャル成長層（機能領域層）３２の表面に、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）法等を用いてを素子分離溝を形成する。次いで、図６（ａ）の左側に配置した画素領域に対する画素分離絶縁膜、図６（ａ）の右側に配置した周辺回路領域に対する素子分離絶縁膜として、シリコン酸化膜等を堆積することによって素子分離溝を埋め込み、画素分離絶縁膜及び素子分離絶縁膜のパターンを形成する。そして、フォトリソグラフィ技術でパターニングしたフォトレジスト膜をイオン注入用マスクとして用いて３１Ｐ＋等のｎ型を呈する不純物イオンを周辺回路領域に選択的に注入し、その後熱処理することにより図６（ａ）に示すように周辺回路領域にｎウェル１４を形成する。図６（ａ）では図示を省略しているが、周辺回路領域には、１１Ｂ＋等のｐ型を呈する不純物イオンも選択的に注入され、その後の熱処理によってｐウェル（図示省略）も形成される。図６（ａ）では図示を省略しているが、画素内回路として各画素内に配置されている第１及び第２の画素内バッファ増幅器は図３に示すように、ｎＭＯＳトランジスタで構成されているので、これらのｎＭＯＳトランジスタの配置のためのｐウェルも周辺回路領域のｐウェルと同時に形成される。
【００７６】
（ロ）更に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をイオン注入用マスクとしてｎ型を呈する不純物イオンを画素領域の各画素に対し選択的に注入し、その後熱処理することにより図６（ａ）に示すようにｎ型の表面埋込領域１２を形成する。続けて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をイオン注入用マスクとしてｐ型を呈する不純物イオンを画素領域の各画素に対し選択的に注入し、その後熱処理することにより図６（ａ）に示すようなｐ＋型のピニング層１３を形成する。
【００７７】
（ハ）その後、熱酸化法によりエピタキシャル成長層（機能領域層）３２の表面の全面にゲート酸化膜１１を形成し、続けてＣＶＤ法により燐（Ｐ）を添加したｎ型ドープド・ポリシリコン層２２をゲート酸化膜１１の上に堆積する。そして、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）法等を用いて、ｎ型ドープド・ポリシリコン層２２を選択的にエッチングしてパターニングする。図６（ａ）に示すように画素領域においてはピニング層１３の両側となる位置に、周辺回路領域においては、ｎウェル１４の中央にｎ型ドープド・ポリシリコン層２２が選択的に残されてゲート電極がパターニングされる。図６（ａ）では更に絶縁膜１１の選択エッチングがなされ、ピニング層１３の上面の絶縁膜１１が削除された態様を模式的に図示しているが、絶縁膜１１の選択エッチングを省略してピニング層１３の上にゲート酸化膜１１が残留していても構わない。
【００７８】
（ニ）そして、ゲート電極のパターンを含むように機能領域層３２の表面の全面にフォトレジスト膜９１を塗布し、フォトリソグラフィ技術によってフォトレジスト膜９１をパターニングして、図６（ｂ）に示すようなイオン注入用マスクを形成する。このイオン注入用マスクを用いて７５Ａｓ＋等のｎ型を呈する不純物イオンを図６（ｂ）に示すように選択的に注入する。図６（ｂ）では活性化される前の、不純物イオンが注入されたままのイオン注入領域１５ｉ及びイオン注入領域１６ｉを破線で示しているが、ｎ型を呈する不純物イオンは、イオン注入用マスクの窓部に露出したｎ型ドープド・ポリシリコン層２２にも注入されると同時に、ｎ型ドープド・ポリシリコン層２２の端部から露出した機能領域層３２の表面にも破線で示したように、自己整合的に注入される。なお、一般に固体撮像装置の周辺回路はＣＭＯＳ構造で構成されるので、図示を省略しているが、周辺回路領域のｐウェルに対しても同様にｎ型を呈する不純物イオンが自己整合的に注入される。同時に、各画素内に配置されている第１及び第２の画素内バッファ増幅器を構成しているｎＭＯＳトランジスタを形成するに必要なｎ型を呈する不純物イオンも自己整合的に各画素の周辺部に注入される。
【００７９】
（ホ）その後、イオン注入用マスクとして用いたフォトレジスト膜９１を除去し、更に機能領域層３２の表面等を洗浄後、エピ基板の全体を熱処理することにより、図６（ｃ）に示すように選択的に注入された不純物イオンが活性化され、画素領域にｎ型の第１電荷排出領域６５及び第２電荷排出領域６６が形成されると同時に、ｎ型ドープド・ポリシリコン層２２の一部に注入された不純物イオンが活性化され、ｎ型ドープド・ポリシリコン層２２が更に濃くｎ＋型にドープされる。この結果、ｎ＋型ドープド・ポリシリコン層からなる第１副制御部４１ｎが第１電荷排出領域６５に近い側のｎ型ドープド・ポリシリコン層２２の一部に形成され、ｎ＋型ドープド・ポリシリコン層からなる第２副制御部４２ｎが第２電荷排出領域６６に近い側のｎ型ドープド・ポリシリコン層２２の一部に形成される。そして、図示を省略しているが、周辺回路領域のｐウェルに対してもｎＭＯＳトランジスタのソース領域及びドレイン領域を構成するｎ＋型不純物拡散領域やｎ＋型ドープド・ポリシリコン層からなるゲート電極も形成される。図示を省略しているが、各画素内に第１の画素内バッファ増幅器を構成するために配置される第１の信号読み出しトランジスタＴ１Ａｉｊａ、第１のスイッチングトランジスタＴ１Ｓｉｊａ及び第１のリセットトランジスタＴ１Ｒｉｊａ及び第２の画素内バッファ増幅器を構成するように配置される第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊｂ、第２のスイッチングトランジスタＴ２Ｓｉｊｂ及び第２のリセットトランジスタＴ２Ｒｉｊｂのソース領域／ドレイン領域を構成するｎ＋型不純物拡散領域やｎ＋型ドープド・ポリシリコン層からなるゲート電極等も形成される（図３参照。）。
【００８０】
（ヘ）再度、ゲート電極のパターンを含むように機能領域層３２の表面の全面にフォトレジスト膜９２を塗布し、フォトリソグラフィ技術によってフォトレジスト膜９２をパターニングして、図７（ｄ）に示すようなイオン注入用マスクを形成する。このイオン注入用マスクを用いて１１Ｂ＋や４９ＢＦ２＋等のｐ型を呈する不純物イオンを、図７（ｄ）に示すように選択的に注入する。このｐ型を呈する不純物イオンのドーズ量は、ｎ型ドープド・ポリシリコン層２２に存在していた不純物密度３×１０１７〜１×１０１８ｃｍ−３よりも多量となる、例えば２×１０１８〜１×１０２０ｃｍ−３程度のｐ＋型不純物元素が導入されるようなドーズ量に設定される。図７（ｄ）でｐ型を呈する不純物イオンは、画素領域においては、イオン注入用マスクの窓部に露出したｎ型ドープド・ポリシリコン層２２の他の一部に注入されると同時に、周辺回路領域において、ｎ型ドープド・ポリシリコン層２２の端部から露出したｎウェル１４の表面にも破線で示したように、自己整合的に注入される。図７（ｄ）では、活性化される前の不純物イオンがｎウェル１４の内部に、破線でイオン注入領域１７ｉ及びイオン注入領域１８ｉを示されている。図示を省略しているが、周辺回路や画素内に設定される第１及び第２の画素内バッファ増幅器を形成するためのｐウェルのそれぞれにｐ＋型コンタクト領域を形成するための、ｐ型を呈する不純物イオンの注入も同時に実行される。
【００８１】
（ト）その後、イオン注入用マスクとして用いたフォトレジスト膜９２を除去し、更に機能領域層３２の表面等を洗浄後、エピ基板の全体を熱処理することにより、選択的に注入されたｐ型を呈する不純物イオンが活性化される。不純物密度が３×１０１７〜１×１０１８ｃｍ−３程度のｎ型ドープド・ポリシリコン層２２の他の一部が熱処理によって不純物密度が２×１０１８〜１×１０２０ｃｍ−３程度で低比抵抗のｐ＋型ドープド・ポリシリコン層に変わり、活性化されたｐ＋型不純物元素が更に横方向に熱拡散される。横方向の熱拡散の結果、図７（ｅ）に示すように、ｐ＋型ドープド・ポリシリコン層からなる第１ビルトインバリア設定部４１ｐが第１電荷排出領域６５から遠い側に形成され、ｐ＋型ドープド・ポリシリコン層からなる第２ビルトインバリア設定部４２ｐが第２電荷排出領域６６から遠い側に形成される。同時に周辺回路領域のｎウェル１４に対してもｐＭＯＳトランジスタのソース領域及びドレイン領域を構成するｐ＋型不純物拡散領域１７，１８やｐ＋型ドープド・ポリシリコン層からなるゲート電極２４ｐ等も形成される。図示を省略しているが、各ｐウェルのｐ＋型コンタクト領域等も同時に形成される。
【００８２】
（チ）その後の工程の説明は省略するが、ＣＶＤ法等で層間絶縁膜を必要な層の数だけ堆積し、ワード線やビット線等の必要な多層配線構造を実現し、パッシべーション膜等を堆積すれば、第１変形例に係る固体撮像装置が完成する。
【００８３】
以上のとおり、第１の実施形態の第１変形例に係る固体撮像装置の製造方法によれば、従来の標準的なＣＭＯＳ撮像装置の製造法を用いることによって、少なくとも一部に低比抵抗のｐ＋型ドープド・ポリシリコン層を有する第１の電界制御電極対（４１ｎ，４１ｐ；４２ｎ，４２ｐ）及び第２の電界制御電極対（図示省略）が簡単に製造でき、良品率の高い製造方法を提供できる。
【００８４】
したがって、第１変形例に係る固体撮像装置の製造方法によれば、単極性電源を周辺回路にモノリシックに集積化することにより、ゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧で、図３（ｂ）に示したのと同様な原理で、２種類の電位傾斜を簡単且つ確実に実現することができる。この結果、第１変形例に係る固体撮像装置の製造方法によれば、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いるように構成して、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を、簡単に且つ良品率を高くして製造することができる。  
【００８５】
特許文献１に記載された固体撮像装置においては、負電圧をゲート駆動に用いているため。画素内バッファ増幅器を構成するには基板との分離層等の特殊な不純物層のレイアウトが必要となった。第１の実施形態の第１変形例に係る固体撮像装置の製造方法によれば、においては、基板との分離層等が不要で製造工程が簡略化されると共に、画素内バッファ増幅器の画素内に占める割合を小さくできるので、受光面積が低下せず、感度低下の問題もない。又、第１の実施形態の第１変形例に係る固体撮像装置の製造方法によれば、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれの電荷移動経路の経路方向を挟む２つの端部に位置する第１の電荷読出領域（図示省略）、第２の電荷読出領域（図示省略）に対し、信号電荷を高速に交互転送することができるので、２次元ＴＯＦ型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して２次元画像を撮像することができる固体撮像装置を簡単に製造できる。
【００８６】
（第１の実施形態の第２変形例）
上述した製造工程の説明においては、図７（ｅ）を参照した工程で、熱処理によってｎ型ドープド・ポリシリコン層２２の他の一部に注入されたｐ型を呈する不純物イオンが活性化され、ｐ型不純物元素が横方向に熱拡散された結果、ｐ＋型ドープド・ポリシリコン層からなる第１ビルトインバリア設定部４１ｐが第１電荷排出領域６５から遠い側のｎ型ドープド・ポリシリコン層２２の一部をゲート電極の端部に至るまで完全に形成され、ｐ＋型ドープド・ポリシリコン層からなる第２ビルトインバリア設定部４２ｐが第２電荷排出領域６６から遠い側のｎ型ドープド・ポリシリコン層２２の一部をゲート電極の端部に至るまで完全に形成されると説明した。
【００８７】
しかし、図８に示すように、熱処理による横方向へのｐ型不純物元素の熱拡散が不十分で、ｐ＋型ドープド・ポリシリコン層からなる第１ビルトインバリア設定部４１ｐの隣の、第１電荷排出領域６５から最も遠い側のゲート電極の端部にｎ型ドープド・ポリシリコン層からなる第１残留庇（ひさし）４１ｉが残留し、ｐ＋型ドープド・ポリシリコン層からなる第２ビルトインバリア設定部４２ｐの隣の第２電荷排出領域６６から最も遠い側のゲート電極の端部にｎ型ドープド・ポリシリコン層からなる第２残留庇４２ｉが残留していても、第１ビルトインバリア設定部４１ｐと第２ビルトインバリア設定部４２ｐの面積が、第１の電界制御電極対（４１ｎ，４１ｐ，４１ｉ；４２ｎ，４２ｐ，４２ｉ）の６０％以上を占めていれば、構わない。
【００８８】
図８に示した本発明の第１の実施形態の第２変形例に係る絶縁ゲート型半導体素子によっても、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域１２、及び表面埋込領域１２の表面に接して設けられた、ｐ型のピニング層１３を含む受光部形成領域（１２，１３）と、受光部形成領域（１２，１３）上に設けられた絶縁膜と、受光部形成領域（１２，１３）の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の第１の電荷読出領域６１及び第２の電荷読出領域６２を有する構成において、受光領域の中心位置から第１の電荷読出領域６１及び第２の電荷読出領域６２のそれぞれに至る電荷移動経路の両側に対をなして配置された第１の電界制御電極対（４１ｎ，４１ｐ，４１ｉ；４２ｎ，４２ｐ，４２ｉ）及び第２の電界制御電極対（図示省略）を備えてダブルゲート構造をなすことによって、受光領域で発生した光電子を電荷移動経路に沿って左右の方向に電界制御により高速に移動させて、電荷変調を行うことができることは、図１〜図３等を参照して既に示した第１の実施形態に係る絶縁ゲート型半導体素子と同様である。
【００８９】
図８に示した構造であっても、絶縁ゲート型半導体素子のゲート電極の一部を構成する第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐがそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する固体材料（導電体）からなるゲート電極層であり、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐの面積が第１の電界制御電極対（４１ｎ，４１ｐ，４１ｉ；４２ｎ，４２ｐ，４２ｉ）の面積の６０％以上であれば、第１の電界制御電極対（４１ｎ，４１ｐ，４１ｉ；４２ｎ，４２ｐ，４２ｉ）をゼロバイアス（接地電位ＧＮＤ）にしたときに信号電荷の移動に対する電位障壁を形成して遮断常態とすることができる。したがって、本発明の第１の実施形態の第２変形例に係る絶縁ゲート型半導体素子によっても、ゼロバイアス（接地電位ＧＮＤ）を基準とする単極性パルス電圧を印加することにより所望のポテンシャル分布が実現できるので、単極性電源化が可能になる。図８では、第２の電界制御電極対側の図示を省略しているが、第２の電界制御電極対においても、仕事関数の大きなビルトインバリア設定部を含ませることによって、ゼロバイアス（接地電位ＧＮＤ）のときに信号電荷の移動に対する電位障壁を形成して遮断常態とすることができるので、単極性パルス電圧を印加する単極性電源化が可能になることは明らかである。よって、図８に示した第２変形例に係る絶縁ゲート型半導体素子の構造であっても、第１の電界制御電極対（４１ｎ，４１ｐ，４１ｉ；４２ｎ，４２ｐ，４２ｉ）及び第２の電界制御電極対（図示省略）に単極性パルス電圧を交互に印加することによって、信号電荷を電荷移動経路に沿って左右の方向に電界制御により高速に移動させて、電荷変調を行うことができる。
【００９０】
（第１の実施形態の第３変形例）
図８に示した第１の電界制御電極対（４１ｎ，４１ｐ，４１ｉ；４２ｎ，４２ｐ，４２ｉ）の配列の順番が左からｎ−ｐ−ｎであったのに対し、図９に示した本発明の第１の実施形態の第３変形例に係る絶縁ゲート型半導体素子の第１の電界制御電極対（４７ｐ．４７ｎ，４７ｐ；４８ｐ．４８ｎ，４８ｐ）の構造は、ドープド・ポリシリコン層の導電型の配列の順番が左からｐ−ｎ−ｐとなっており、ドープド・ポリシリコン層の導電型を逆にした構造に対応する。図９に示した第３変形例に係る絶縁ゲート型半導体素子の第１静電誘導電極（４７ｐ．４７ｎ，４７ｐ）においては、ｐ＋型ドープド・ポリシリコン層からなる第１ビルトインバリア設定部４７ｐが第１電荷排出領域６５から最も近い側と最も遠い側に分離しており、２つのｐ＋型ドープド・ポリシリコン領域の間にｎ＋型ドープド・ポリシリコン層からなる第１副制御部４７ｎが挟まれている。一方、第３変形例に係る絶縁ゲート型半導体素子の第２静電誘導電極（４８ｐ．４８ｎ，４８ｐ）においても、第２ビルトインバリア設定部４８ｐが第２電荷排出領域６６から最も近い側と最も遠い側に分離しており、２つのｐ＋型ドープド・ポリシリコン領域の間にｎ＋型ドープド・ポリシリコン層からなる第２副制御部４８ｎが挟まれている。
【００９１】
図９に示したｐ＋型ドープド・ポリシリコン層とｎ＋型ドープド・ポリシリコン層の配置関係を有する第３変形例に係る絶縁ゲート型半導体素子によっても、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域１２、及び表面埋込領域１２の表面に接して設けられた、ｐ＋型のピニング層１３を含む受光部形成領域（１２，１３）と、受光部形成領域（１２，１３）上に設けられた絶縁膜と、受光部形成領域（１２，１３）の中央部を受光領域とし、受光領域を囲むように受光領域の中心位置に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の第１の電荷読出領域６１及び第２の電荷読出領域６２を有する構成において、受光領域の中心位置から第１の電荷読出領域６１及び第２の電荷読出領域６２のそれぞれに至る電荷移動経路の両側に対をなして配置された第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）とを備えることによって、ポテンシャル制御を行うことができることは、図１〜図３等を参照して既に示した第１の実施形態に係る絶縁ゲート型半導体素子と同様である。
【００９２】
図９に示した分割構造の第１ビルトインバリア設定部４７ｐ及び第２ビルトインバリア設定部４８ｐであっても、絶縁ゲート型半導体素子のゲート電極の一部を構成する第１ビルトインバリア設定部４７ｐ及び第２ビルトインバリア設定部４８ｐがそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する材料であり、第１ビルトインバリア設定部４７ｐ及び第２ビルトインバリア設定部４８ｐの面積が第１の電界制御電極対（４７ｐ．４７ｎ，４７ｐ；４８ｐ．４８ｎ，４８ｐ）の面積の６０％以上であれば、第１の電界制御電極対（４７ｐ．４７ｎ，４７ｐ；４８ｐ．４８ｎ，４８ｐ）がゼロバイアス（接地電位ＧＮＤ）のときに信号電荷の移動に対する電位障壁を形成して遮断常態とすることができるので、ゼロバイアス（接地電位ＧＮＤ）を基準とする単極性パルス電圧を印加する単極性電源化が可能になる。
【００９３】
第２の電界制御電極対側の説明を省略しているが、第２の電界制御電極対においても、仕事関数の大きなビルトインバリア設定部を含ませることによって、ゼロバイアス（接地電位ＧＮＤ）のときに信号電荷の移動に対する電位障壁を形成して遮断常態とすることができるので、単極性パルス電圧を印加する単極性電源化が可能になることは明らかである。よって、図９に示した第３変形例に係る絶縁ゲート型半導体素子の構造であっても、第１の電界制御電極対（４７ｐ．４７ｎ，４７ｐ；４８ｐ．４８ｎ，４８ｐ）及び第２の電界制御電極対（図示省略）でダブルゲート構造を構成して単極性パルス電圧を交互に印加することによって、信号電荷を電荷移動経路に沿って左右の方向に電界制御により高速に移動させて、電荷変調を行うことができる。
【００９４】
（第１の実施形態の第４変形例）
重複した説明を省略するが、図１０に例示した本発明の第１の実施形態の第４変形例に係る絶縁ゲート型半導体素子は、図２及び図３に示した断面構造と同様に、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域３５、及び表面埋込領域３５の表面に接して設けられた、ｐ＋型のピニング層３４を含む受光部形成領域（３４，３５）と、受光部形成領域（３４，３５）上に設けられた絶縁膜とを備える。そして、受光部形成領域（３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心を垂直に切る中心線（縦線）に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の第１の電荷読出領域６１及び第２の電荷読出領域６２、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第１の電荷読出領域６１及び第２の電荷読出領域６２のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）を配置している。そして、図１０に示す平面構造に着目すると、図５に示した平面レイアウトと同様に、受光領域を囲む周辺部に、機能領域層３２よりも高不純物密度でｎ型の第１電荷排出領域６５及び第２電荷排出領域６６が、互いに離間して上下方向で対向配置されている。
【００９５】
図１０に示すように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、Ｌ字段差部によって直角６角形をなす第１ビルトインバリア設定部４１ｐと第１ビルトインバリア設定部４１ｐの右上に位置する１つの角を囲んで逆Ｌ字型に対向して隣接した第１副制御部４１ｎとからなる矩形の第１静電誘導電極Ｇ１ａと、Ｌ字段差部によって直角６角形をなす第２ビルトインバリア設定部４２ｐと第２ビルトインバリア設定部４２ｐの右下に位置する１つの角を囲んで逆Ｌ字型に対向して隣接した第２副制御部４２ｎとからなる矩形の第２静電誘導電極Ｇ１ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアである。又、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）は、Ｌ字段差部によって直角６角形をなす第３ビルトインバリア設定部４３ｐと第３ビルトインバリア設定部４３ｐの左上に位置する１つの角を囲んで逆Ｌ字型に対向して隣接した第３副制御部４３ｎとからなる矩形の第３静電誘導電極Ｇ２ａと、Ｌ字段差部によって直角６角形をなす第４ビルトインバリア設定部４４ｐと第４ビルトインバリア設定部４４ｐの左下に位置する１つの角を囲んで逆Ｌ字型に対向して隣接した第４副制御部４４ｎとからなる矩形の第４静電誘導電極Ｇ２ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアである。
【００９６】
既に説明したのと同様に、絶縁ゲート型半導体素子のゲート電極の一部を構成する第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐはそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する固体材料（導電体）からなるゲート電極層である。又、図１０に示したＬ字型平面パターンをなす第１副制御部４１ｎ、第２副制御部４２ｎ、第３副制御部４３ｎ及び第４副制御部４４ｎはそれぞれ、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐよりも小さな仕事関数を有する固体材料（導電体）からなるゲート電極層である。例えば、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐをｐ＋型ドープド・ポリシリコン層、第１副制御部４１ｎ、第２副制御部４２ｎ、第３副制御部４３ｎ及び第４副制御部４４ｎをｎ＋型ドープド・ポリシリコン層で構成可能である。
【００９７】
第４変形例に係る絶縁ゲート型半導体素子は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域３５の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域３５中で発生した多数キャリアの移動先を第１の電荷読出領域６１及び第２の電荷読出領域６２のいずれかに単極性パルスを用いて、交互に設定・制御する動作は、図１〜図３等に示した第１の実施形態に係る絶縁ゲート型半導体素子と同様である。
【００９８】
但し、図１０に示すように受光領域を囲む周辺部に第１電荷排出領域６５及び第２電荷排出領域６６を設けてあるので、電荷移動経路を設定する際に用いる電圧よりも更に高い電位レベルの電荷排出パルスを第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に印加することにより、図５において説明したのと同様に、第１電荷排出領域６５及び第２電荷排出領域６６に、背景光等に起因した暗電流成分となる電荷を排出することができる。
ただし、第４変形例に係る絶縁ゲート型半導体素子においては、ｎ＋型ドープド・ポリシリコン層で構成したＬ字型の第１副制御部４１ｎと第３副制御部４３ｎを対向させて、第１電荷排出領域６５に向かう暗電流成分となる電荷の排出経路を誘導しており、ｎ＋型ドープド・ポリシリコン層で構成したＬ字型の第２副制御部４２ｎと第４副制御部４４ｎを対向させて、第２電荷排出領域６６に向かう暗電流成分となる電荷の排出経路を誘導しているので、図５の構造よりも低い第２電位レベルの電圧で、暗電流成分となる電荷を排出することができる。
【００９９】
他の動作、則ち、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う２組のゲート対である第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）によって、受光領域で発生した光電子を、水平方向を長手方向として延びる電荷移動経路に沿って、電荷移動経路に沿った左右の方向に電界制御により高速に移動させて、電荷変調を行う特徴については、図１〜図３等に示した第１の実施形態に係る絶縁ゲート型半導体素子と同様である。
【０１００】
したがって、第４変形例に係る固体撮像装置によれば、単極性電源を周辺回路にモノリシックに集積化することにより、ゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧で２種類の電位傾斜を簡単且つ確実に実現することができる。この結果、第４変形例に係る固体撮像装置によれば、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いるように構成して、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。  
【０１０１】
又、第４変形例に係る固体撮像装置によれば、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれの電荷移動経路の経路方向を挟む２つの端部に位置する第１の電荷読出領域６１、第２の電荷読出領域６２に対し、信号電荷を高速に交互転送することができるので、２次元ＴＯＦ型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して２次元画像を撮像することができる固体撮像装置を提供できる。
【０１０２】
（第１の実施形態の第５変形例）
重複した説明を省略するが、図１１に例示した本発明の第１の実施形態の第５変形例に係る絶縁ゲート型半導体素子は、断面構造としては図２及び図３に示した構造と類似で、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域３５、及び表面埋込領域３５の表面に接して設けられた、ｐ＋型のピニング層３４を含む受光部形成領域（３４，３５）と、受光部形成領域（３４，３５）上に設けられた絶縁膜と、受光部形成領域（３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心を垂直に切る中心線（縦線）に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の第１の電荷読出領域６１及び第２の電荷読出領域６２、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第１の電荷読出領域６１及び第２の電荷読出領域６２のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして配置された第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）とを備える。
【０１０３】
そして、図１１に示す平面構造に着目すると、図５や図１０に示した平面レイアウトと同様に、受光領域を囲む周辺部に、機能領域層３２よりも高不純物密度でｎ型の第１電荷排出領域６５及び第２電荷排出領域６６が、互いに離間して上下方向で対向配置されている。
【０１０４】
しかしながら、図１１に示すように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、矩形の第１ビルトインバリア設定部４５ｐのみからなる第１静電誘導電極Ｇ１ａと、矩形の第２ビルトインバリア設定部４６ｐのみからなる矩形の第２静電誘導電極Ｇ１ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアであり、隣接した第１及び第２の副制御部は存在しない。又、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）は、矩形の第３ビルトインバリア設定部４７ｐのみからなる第３静電誘導電極Ｇ２ａと、矩形の第４ビルトインバリア設定部４８ｐのみからなる第４静電誘導電極Ｇ２ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアであり、隣接した第３及び第４の副制御部は存在しない。
【０１０５】
絶縁ゲート型半導体素子のゲート電極を構成する第１ビルトインバリア設定部４５ｐ、第２ビルトインバリア設定部４６ｐ、第３ビルトインバリア設定部４７ｐ及び第４ビルトインバリア設定部４８ｐはそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する固体材料（導電体）からなるゲート電極層である。例えば、第１ビルトインバリア設定部４５ｐ、第２ビルトインバリア設定部４６ｐ、第３ビルトインバリア設定部４７ｐ及び第４ビルトインバリア設定部４８ｐをｐ＋型ドープド・ポリシリコン層で構成可能である。即ち、既に説明したとおり、ビルトインバリア設定部の面積が全体のゲート電極の面積の６０％を超えていれば、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成することが可能であるので、図１１に示した構造は、ビルトインバリア設定部の面積が全体のゲート電極の面積の１００％となった場合に該当する。
【０１０６】
図１１に示す第５変形例に係る絶縁ゲート型半導体素子の構造によっても、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域３５の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域３５中で発生した多数キャリアの移動先を第１の電荷読出領域６１及び第２の電荷読出領域６２のいずれかに単極性パルスを用いて、交互に設定・制御する動作は、図１〜図３等に示した第１の実施形態に係る絶縁ゲート型半導体素子と同様である。又、図１１に示すように受光領域を囲む周辺部に第１電荷排出領域６５及び第２電荷排出領域６６を設けてあるので、電荷移動経路を設定する際に用いる電圧よりも更に高い電位レベルの電荷排出パルスを第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に印加することにより、図５において説明したのと同様に、第１電荷排出領域６５及び第２電荷排出領域６６に、背景光等に起因した暗電流成分となる電荷を排出することができる。
【０１０７】
原理的には図２（ｃ）に示したのと同様であるが、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に、接地電位ＧＮＤを印加したときは、荷電子帯の上端部（頂上）のポテンシャル分布の正孔に対する電位井戸が深くなりピニング層に正孔が溜まるが、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖの電圧を与えたとき、正孔に対する電位井戸が浅くなり、正孔が空乏化する。駆動電圧（第１電位レベル）Ｈｄｒｖより大きな第２電位レベルの電圧を与えたときは、正孔に対する電位井戸が更に浅くなる。一方、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）が接地電位ＧＮＤ又は駆動電圧Ｈｄｒｖの電圧のときには、伝導帯の下端部（底部）のポテンシャル分布の横方向のバリアは形成されたままで中央の空乏化電位が変化し、第２電位レベルの電圧を加えたときには、そのバリアがなくなって、第１電荷排出領域６５及び第２電荷排出領域６６に電荷が排出される。同様に、第２電位レベルの電荷排出パルスを第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に印加することにより、第１電荷排出領域６５及び第２電荷排出領域６６に暗電流成分となる電荷を排出することができる。
【０１０８】
他の動作、則ち、電荷移動経路を横断する方向に静電誘導効果で電界制御を行う２組のゲート対である第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）によって、受光領域で発生した光電子を、水平方向を長手方向として延びる電荷移動経路に沿って、電荷移動経路に沿った左右の方向に電界制御により高速に移動させて、電荷変調を行う特徴については、図１〜図３等に示した第１の実施形態に係る絶縁ゲート型半導体素子と同様である。
【０１０９】
したがって、第５変形例に係る固体撮像装置によれば、単極性電源を周辺回路にモノリシックに集積化することにより、ゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧で２種類の電位傾斜を簡単且つ確実に実現することができる。この結果、第５変形例に係る固体撮像装置によれば、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いるように構成して、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。  
【０１１０】
又、第５変形例に係る固体撮像装置によれば、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれの電荷移動経路の経路方向を挟む２つの端部に位置する第１の電荷読出領域６１、第２の電荷読出領域６２に対し、信号電荷を高速に交互転送することができるので、２次元ＴＯＦ型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して２次元画像を撮像することができる固体撮像装置を提供できる。
【０１１１】
（第１の実施形態の第６変形例）
重複した説明を省略するが、図１２（ａ）に例示した本発明の第１の実施形態の第６変形例に係る絶縁ゲート型半導体素子は、図２及び図３に示した断面構造と同様に、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域３５、及び表面埋込領域３５の表面に接して設けられた、ｐ＋型のピニング層３４を含む受光部形成領域（３４，３５）と、受光部形成領域（３４，３５）上に設けられた絶縁膜とを備える。そして、受光部形成領域（３４，３５）の中央部を受光領域とし、受光領域を囲むように受光領域の中心を垂直に切る中心線（縦線）に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の第１の電荷読出領域６１及び第２の電荷読出領域６２、受光領域を囲む位置において、絶縁膜上に受光領域の中心位置から第１の電荷読出領域６１及び第２の電荷読出領域６２のそれぞれに至る電荷移動経路のそれぞれの両側に対をなして第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）を配置している。
【０１１２】
図１２（ａ）に示すように、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、５段の階段状をなす第１ビルトインバリア設定部４１ｐと第１ビルトインバリア設定部４１ｐの左下側で４段の階段状形状が噛み合うように隣接した第１副制御部４１ｎとからなる矩形の第１静電誘導電極Ｇ１ａと、５段の階段状をなす第２ビルトインバリア設定部４２ｐと第２ビルトインバリア設定部４２ｐの左上側で４段の階段状形状が噛み合うように隣接した第２副制御部４２ｎとからなる矩形の第２静電誘導電極Ｇ１ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアである。又、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）は、５段の階段状をなす第３ビルトインバリア設定部４３ｐと第３ビルトインバリア設定部４３ｐの右下側で４段の階段状形状が噛み合うように隣接した第３副制御部４３ｎとからなる矩形の第３静電誘導電極Ｇ２ａと、５段の階段状をなす第４ビルトインバリア設定部４４ｐと第４ビルトインバリア設定部４４ｐの右上側で４段の階段状形状が噛み合うように隣接した第４副制御部４４ｎとからなる矩形の第４静電誘導電極Ｇ２ｂとを電荷移動経路を挟んで互いに対峙させた電極ペアである。
【０１１３】
既に説明したのと同様に、絶縁ゲート型半導体素子のゲート電極の一部を構成する第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐはそれぞれ、ゲート電極直下から離れた位置にある電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を形成して遮断状態とすることが可能な仕事関数を有する固体材料（導電体）からなるゲート電極層である。又、図１２（ａ）に示した４段の階段状形状をなす第１副制御部４１ｎ、第２副制御部４２ｎ、第３副制御部４３ｎ及び第４副制御部４４ｎはそれぞれ、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐよりも小さな仕事関数を有する固体材料（導電体）からなるゲート電極層である。例えば、第１ビルトインバリア設定部４１ｐ、第２ビルトインバリア設定部４２ｐ、第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４４ｐをｐ＋型ドープド・ポリシリコン層、第１副制御部４１ｎ、第２副制御部４２ｎ、第３副制御部４３ｎ及び第４副制御部４４ｎをｎ＋型ドープド・ポリシリコン層で構成可能である。
【０１１４】
第６変形例に係る絶縁ゲート型半導体素子では、電荷移動経路に面した第３副制御部４３ｎと第４副制御部４４ｎの平面形状が、受光領域の中心位置から第１の電荷読出領域６１に向かうに従いステップ状に変化している。つまり、電荷移動経路に直交する方向に測った第３副制御部４３ｎと第４副制御部４４ｎの奥行きが階段状に増大して、第３副制御部４３ｎ及び第４副制御部４４ｎの面積がステップ状に増大している。逆に言えば、第３ビルトインバリア設定部４３ｐと第４ビルトインバリア設定部４４ｐの奥行きが、受光領域の中心位置から第１の電荷読出領域６１に向かうに従い階段状に減少して面積の増加率が低減している。このため、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）をゼロバイアスとして、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に駆動電圧Ｈｄｒｖを印加した場合は、図１２（ｂ）の実線に示すようにより第１の電荷読出領域６１に向かう方向に沿って急峻に電位が深くなり、第１の電荷読出領域６１に転送される信号電荷である電子を高速に加速することができる。図１２（ｂ）の破線は、図１、図５、図１１等の場合のような第３ビルトインバリア設定部４３ｐと第４ビルトインバリア設定部４４ｐの奥行きが、受光領域の中心位置から第１の電荷読出領域６１に向かう方向で一定の場合である。
【０１１５】
同様に第６変形例に係る絶縁ゲート型半導体素子では、電荷移動経路に面した第１副制御部４１ｎと第２副制御部４２ｎの奥行きが、受光領域の中心位置から第２の電荷読出領域６２に向かうに従い階段状に増大し、第１ビルトインバリア設定部４１ｐと第２ビルトインバリア設定部４２ｐの奥行きが、受光領域の中心位置から第２の電荷読出領域６２に向かうに従い、減少している。このため、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）をゼロバイアスとして、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に駆動電圧Ｈｄｒｖを印加場合において図１２（ｂ）の実線に示すように、破線で示した場合に比して緩やかな電位変化を示すことになる。第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖを印加し、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）をゼロバイアスとした場合は、図１２（ｂ）と逆の電位傾斜になり、第２の電荷読出領域６２に転送される信号電荷である電子を高速に加速することができる。したがって、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域３５の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域３５中で発生した多数キャリアの移動先を第１の電荷読出領域６１及び第２の電荷読出領域６２のいずれかに単極性パルスを用いて、交互に設定・制御するが、図１、図５、図１１等に示した場合に比してより高速動作が可能になる。
【０１１６】
又、第６変形例に係る固体撮像装置によれば、単極性電源を周辺回路にモノリシックに集積化することにより、ゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧で２種類の電位傾斜がより急峻に形成され、ようり高速な動作が可能になる。この結果、第６変形例に係る固体撮像装置によれば、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれが、横方向の静電誘導効果による電界制御を用いるように構成して、各単位素子Ｘｉｊを構成する絶縁ゲート型半導体素子のそれぞれの内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。２次元ＴＯＦ型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して２次元画像を撮像することができる固体撮像装置を提供できることも既に説明したのと同様である。
【０１１７】
（第２の実施形態）
重複した説明を省略するが、本発明の第２の実施形態に係る絶縁ゲート型半導体素子は、図２及び図３に示した断面構造と同様に、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域１２、及び表面埋込領域１２の表面に接して設けられた、ｐ＋型のピニング層１３を含む受光部形成領域（３４，３５）と、受光部形成領域（３４，３５）上に設けられた絶縁膜１１と、受光部形成領域（３４，３５）の中央部を受光領域としている。そして、図１３の平面図に示すように、受光領域を囲むように受光領域の中心位置に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ＋型の第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４と、受光領域を囲む位置において、絶縁膜１１上に受光領域の中心位置から第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４のそれぞれに向かって対角線方向に伸びる電荷移動経路の両側に対をなして配置された第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）を備える。
【０１１８】
絶縁ゲート型半導体素子のゲート電極となる第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、フック状の第１ビルトインバリア設定部９１ｐと第１ビルトインバリア設定部９１ｐの内側に沿って隣接した第１副制御部９１ｎとを合成した島状の第１静電誘導電極Ｇ１ａと、フック状の第２ビルトインバリア設定部９２ｐと第２ビルトインバリア設定部９２ｐの内側に沿って隣接した第２副制御部９２ｎとを合成した島状の第２静電誘導電極Ｇ１ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第１ビルトインバリア設定部９１ｐは、第１ビルトインバリア設定部９１ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。第１副制御部９１ｎは、第１ビルトインバリア設定部９１ｐよりも小さな仕事関数を有する材料からなる。第１副制御部９１ｎに所定の駆動電圧を印加した状態においては、対角線方向に伸びる電荷移動経路の信号電荷に対する電位障壁の高さが低下しているので導通状態を補助するポテンシャルプロファイルが実現できる。
【０１１９】
絶縁ゲート型半導体素子のゲート電極の一部を構成する第２ビルトインバリア設定部９２ｐは、第２ビルトインバリア設定部９２ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する固体材料（導電体）からなるゲート電極層で、第１ビルトインバリア設定部９１ｐと同一の材料であることが好ましい。第２副制御部９２ｎは、第２ビルトインバリア設定部９２ｐよりも小さな仕事関数を有する材料からなる。第２副制御部９２ｎに所定の駆動電圧を印加した状態においては、対角線方向に伸びる電荷移動経路の信号電荷に対する電位障壁の高さが低下しているので導通状態を補助するポテンシャルプロファイルが実現できる。
【０１２０】
第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）は、フック状の第３ビルトインバリア設定部９３ｐと第３ビルトインバリア設定部９３ｐの内側に沿って隣接した第３副制御部９３ｎとを合成した島状の第３静電誘導電極Ｇ２ａと、フック状の第４ビルトインバリア設定部９４ｐと第４ビルトインバリア設定部９４ｐの内側に沿って隣接した第４副制御部９４ｎとを合成した島状の第４静電誘導電極Ｇ２ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）は、フック状の第５ビルトインバリア設定部９７ｐと第５ビルトインバリア設定部９７ｐの内側に沿って隣接した第５副制御部９７ｎとを合成した島状の第５静電誘導電極Ｇ３ａと、フック状の第６ビルトインバリア設定部９６ｐと第６ビルトインバリア設定部９６ｐの内側に沿って隣接した第６副制御部９６ｎとを合成した島状の第６静電誘導電極Ｇ３ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。
【０１２１】
第４の電界制御電極対（ＧＤａ，ＧＤｂ）は、フック状の第７ビルトインバリア設定部９８ｐと第７ビルトインバリア設定部９８ｐの内側に沿って隣接した第７副制御部９８ｎとを合成した島状の第７静電誘導電極ＧＤａと、フック状の第８ビルトインバリア設定部９９ｐと第８ビルトインバリア設定部９９ｐの内側に沿って隣接した第８副制御部９９ｎとを合成した島状の第８静電誘導電極ＧＤｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。
【０１２２】
第３ビルトインバリア設定部９３ｐ，第４ビルトインバリア設定部９４ｐ，第５ビルトインバリア設定部９７ｐ，第６ビルトインバリア設定部９６ｐ，第７ビルトインバリア設定部９８ｐ，第８ビルトインバリア設定部９９ｐは、第３ビルトインバリア設定部９３ｐ，第４ビルトインバリア設定部９４ｐ，第５ビルトインバリア設定部９７ｐ，第６ビルトインバリア設定部９６ｐ，第７ビルトインバリア設定部９８ｐ，第８ビルトインバリア設定部９９ｐに電圧を印加しない状態で、電荷移動経路の他方の端部側に信号電荷の移動を阻害するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。
【０１２３】
第３副制御部９３ｎ，第４副制御部９４ｎ，第５副制御部９７ｎ，第６副制御部９６ｎ，第７副制御部９８ｎ，第８副制御部９９ｎは、第３ビルトインバリア設定部９３ｐ，第４ビルトインバリア設定部９４ｐ，第５ビルトインバリア設定部９７ｐ，第６ビルトインバリア設定部９６ｐ，第７ビルトインバリア設定部９８ｐ，第８ビルトインバリア設定部９９ｐより仕事関数が小さい材料からなる。図１３の平面図から分かるように、第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４の配置トポロジは、受光領域の中心位置に関して４回回転対称である。図１３に示すように、本発明の第２の実施形態に係る絶縁ゲート型半導体素子は、更に、受光領域を囲む周辺部に、機能領域層３２よりも高不純物密度でｎ型の電荷排出補助領域８５ａ，８５ｂ，８５ｃ，８５ｄが、互いに離間して設けられている。
【０１２４】
第１ビルトインバリア設定部９１ｐと第２ビルトインバリア設定部９２ｐは、図１３の平面レイアウト上では、第１の電荷読出領域８１に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第１副制御部９１ｎと第２副制御部９２ｎは、電荷移動経路から遠い側の、第１の電荷読出領域８１に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。第３ビルトインバリア設定部９３ｐと第４ビルトインバリア設定部９４ｐは、図１３の平面レイアウト上では、第２の電荷読出領域８２に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第３副制御部９３ｎと第４副制御部９４ｎは、電荷移動経路から遠い側の、第２の電荷読出領域８２に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
【０１２５】
第５ビルトインバリア設定部９７ｐと第６ビルトインバリア設定部９６ｐは、図１３の平面レイアウト上では、第３の電荷読出領域８３に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第５副制御部９７ｎと第６副制御部９６ｎは、電荷移動経路から遠い側の、第３の電荷読出領域８３に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。第７ビルトインバリア設定部９８ｐと第８ビルトインバリア設定部９９ｐは、図１３の平面レイアウト上では、第４の電荷読出領域８４に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第７副制御部９８ｎと第８副制御部９９ｎは、電荷移動経路から遠い側の、第４の電荷読出領域８４に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
【０１２６】
第２の実施形態に係る絶縁ゲート型半導体素子は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域１２の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域１２中で発生した多数キャリアの移動先を第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４のいずれかに順次設定するように制御する。又、図１３に示すように周辺部に電荷排出補助領域８５ａ，８５ｂ，８５ｃ，８５ｄを設けてあるので、電荷移動経路を設定する際に用いる駆動電圧（第１電位レベル）Ｈｄｒｖより大きな第２電位レベルの電荷排出パルスを第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に印加することにより、第１の電荷排出補助領域８５ａ及び第４の電荷排出補助領域８５ｄに、背景光等に起因した暗電流成分となる電荷を排出することができる。
【０１２７】
第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）をゼロバイアス（接地電位ＧＮＤ）にしたとき、は、図２（ｃ）の破線で示したのと同様に、荷電子帯の上端部（頂上）のポテンシャル分布の正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）が溜まる。第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖの電圧を与えたときは、図２（ｃ）の実線で示したのと同様に、正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化する。図示を省略しているが、更に大きな第２電位レベルの電圧を与えたときは、正孔（ホール）に対する電位井戸が更に浅くなる。一方、図２（ｂ）に示したのと同様に、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖよりも高い第２電位レベルの電圧を加えたときには、そのバリアがなくなって、第１の電荷排出補助領域８５ａ及び第４の電荷排出補助領域８５ｄに暗電流成分となる電荷が排出される。
【０１２８】
同様に、第２電位レベルの電荷排出パルスを第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に印加することにより、第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄに暗電流成分となる電荷を排出することができ、第２電位レベルの電荷排出パルスを第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）に印加することにより、第２の電荷排出補助領域８５ｂ及び第１の電荷排出補助領域８５ａに暗電流成分となる電荷を排出することができ、第２電位レベルの電荷排出パルスを第４の電界制御電極対（ＧＤａ，ＧＤｂ）に印加することにより、第３の電荷排出補助領域８５ｃ及び第２の電荷排出補助領域８５ｂに暗電流成分となる電荷を排出することができる。例えば駆動電圧Ｈｄｒｖの電圧を２．０Ｖとした場合に、電荷排出パルスとしての第２電位レベルの電圧を３．５Ｖ程度に設定すればよい。
【０１２９】
第２の実施形態に係る絶縁ゲート型半導体素子では、受光領域の中心で互いにクロスするＸ型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ），第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ），第４の電界制御電極対（ＧＤａ，ＧＤｂ）によって、受光領域で発生した光電子を、Ｘ型を構成する電荷移動経路に沿って、Ｘ字の４つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。
【０１３０】
第２の実施形態に係る絶縁ゲート型半導体素子において、受光領域で発生した電子を、Ｘ字をなす電荷移動経路に沿って、図１３の左上方向に移動させ、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）の間を通過させる場合は、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）を、それぞれゼロバイアス（接地電位ＧＮＤ）として、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖ＝２．０Ｖの第１電界制御パルスＧ１を与えれば、図１３の断面ＸＶ−ＸＶ方向（第４の電荷読出領域８４から第１の電荷読出領域８１に向かう左上がりの対角方向）に沿って、図１６に実線で示したような左下がりの電位勾配が形成される。図１６において、一点鎖線はフェルミレベルＥｆを示す。比較のために、図１６に破線で、特許文献１に記載のような第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）が、それぞれ１００％のｎ＋型ドープド・ポリシリコン層である場合の電位勾配を示した。第２の実施形態に係る絶縁ゲート型半導体素子ではゲート電極直下にチャネルが存在せず、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の電位を制御しているので、ｎ＋型ドープド・ポリシリコン層とｐ＋型ドープド・ポリシリコン層とでは約１ｅＶの仕事関数の差があるが、図１６から分かるように電荷移動経路の電位の差は小さな値になっている。ｎ＋型ドープド・ポリシリコン層とｐ＋型ドープド・ポリシリコン層による電位障壁の高さの差は、電位障壁の最も高い箇所で０．１ｅＶ程度の差として現れている。０．１ｅＶ程度の差であるが、この差が第２の実施形態に係る絶縁ゲート型半導体素子では重要な役割をなしている。
【０１３１】
逆に、受光領域で発生した電子を、Ｘ字をなす電荷移動経路沿って、図１３の右下方向に移動させ、第４の電界制御電極対（ＧＤａ，ＧＤｂ）の間を通過させる場合は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）及び第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）をゼロバイアス（接地電位ＧＮＤ）として、第４の電界制御電極対（ＧＤａ，ＧＤｂ）に駆動電圧Ｈｄｒｖ＝２．０Ｖの第４電界制御パルスＧＤを与えれば、図１３の断面ＸＶ−ＸＶ方向に沿って右下がりの電位勾配が形成される。
【０１３２】
なお、図１３の第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖ＝２．０Ｖの第１電界制御パルスＧ１を与え、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）を、それぞれゼロバイアス（接地電位ＧＮＤ）とした場合において、図１３の断面ＸＶＩ−ＸＶＩ方向（第３の電荷読出領域８３から第２の電荷読出領域８２に向かう右上がり対角方向）に沿った電位勾配は、図１７に実線で示したような中央に浅い凹部を有する２瘤（ダブルピーク）のプロファイルになる。図１７において、一点鎖線はフェルミレベルＥｆを示すのは図１６の場合と同様である。比較のために、図１７に破線で、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）が、それぞれｎ＋型ドープド・ポリシリコン層である場合の２瘤の電位分布を示した。第２の実施形態に係る絶縁ゲート型半導体素子ではゲート電極直下から離れた電荷移動経路の電位を制御しているので、ｎ＋型ドープド・ポリシリコン層とｐ＋型ドープド・ポリシリコン層による電位障壁の高さの差は、電位障壁の最も高い箇所で０．１ｅＶ程度ではあるが、この差が第２の実施形態に係る絶縁ゲート型半導体素子では重要な役割をなしている。
【０１３３】
図１６及び図１７に実線で示した電位勾配に対応する、受光部形成領域（３４，３５）の上方から見た等電位線を図１４に示す。図１６に実線で示した電位勾配に対応して第４の電荷読出領域８４側のピーク電位１．６Ｖから第１の電荷読出領域８１の４Ｖに向かう電位勾配が等電位線から読める。又、図１７に実線で示した２瘤の電位分布に対応して第２の電荷読出領域８２側及び第３の電荷読出領域８３の２瘤のピーク電位１．６Ｖから２瘤の間に２．０Ｖの谷が形成された電位勾配が図１４の等電位線から読める。
【０１３４】
図１５は、図１３に示した第３の電荷読出領域８３から第２の電荷読出領域８２に向かう右上がり対角線（ＸＶＩ−ＸＶＩ線）上のＰ点におけるゲート電圧とチャネル電位の関係を示す図である。実線が第２の実施形態に係る絶縁ゲート型半導体素子のゲート幅０．６μｍ、チャネル幅０．８２μｍの第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）にゲート電圧を印加した場合の電荷移動経路（チャネル）上のＰ点におけるチャネル電位を示し、破線がゲート幅０．６μｍ、チャネル幅０．８２μｍの第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）が従来型のｎ＋型ドープド・ポリシリコン層である場合の電荷移動経路上のＰ点におけるチャネル電位を示す。図１５から第２の実施形態に係る絶縁ゲート型半導体素子の第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）にゲート電圧を印加しないゼロバイアス時のチャネル電位が約１．６Ｖであり、このチャネル電位は従来型のｎ＋型ドープド・ポリシリコン層を第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に−０．５Ｖのゲート電圧を印加した場合に相当していることが分かる。即ち、ｐ＋型ドープド・ポリシリコン層からなる第３ビルトインバリア設定部９３ｐ及び第４ビルトインバリア設定部９４ｐを採用することにより、従来、ｎ＋型ドープド・ポリシリコン層からなるゲート電極に−０．５Ｖのゲート電圧を印加する必要があったチャネル電位が、第２の実施形態に係る絶縁ゲート型半導体素子ではゲート電圧がゼロバイアス（接地電位ＧＮＤ）時に実現でき、第２の実施形態に係る絶縁ゲート型半導体素子は単極性のパルスで駆動できることが分かる。
【０１３５】
以上のように、第２の実施形態に係る絶縁ゲート型半導体素子によれば、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを縦方向（垂直方向）に制御する場合に比し、横方向（電荷移動経路の方向に直交する）の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。しかも、第２の実施形態に係る絶縁ゲート型半導体素子においては、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）の電極材料にゼロバイアス時に信号電荷に対するビルトイン電位障壁が構成できる仕事関数を有する材料を含ませているので、ゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、駆動回路の回路構成を簡略化できる。
【０１３６】
このため、第２の実施形態に係る絶縁ゲート型半導体素子をＴＯＦ型距離センサに応用すると、より正確な距離測定が可能となる。更に、電荷移動経路の対称性が優れている結果製造工程におけるマスク合わせのずれの影響も受けにくくなる。又、従来の埋め込みフォトダイオードを用いた距離画像センサに比しても、当然ながら、電荷移動経路のトポロジを対称性の高いＸ型にして、しかも、電荷移動経路の長さを長くとることができ、更に実質的な受光領域の面積が大きくなるので、高感度化が図れる。  
【０１３７】
又、第１の実施形態の第１変形例に係る絶縁ゲート型半導体素子の特徴として述べたのと同様に、従来のＭＯＳ構造を用いてゲート電極直下のポテンシャルを深さ方向（縦方向）に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第２の実施形態に係る絶縁ゲート型半導体素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。  
【０１３８】
又、第２の実施形態に係る絶縁ゲート型半導体素子によれば、Ｘ型の電荷移動経路の３つの端部に位置する第１の電荷読出領域８１、第２の電荷読出領域８２に対し、信号電荷を高速に交互に振り分けて輸送し、Ｘ型の電荷移動経路の４番目の端部に位置する電荷読出領域８４に、背景光に依拠した暗電流の成分となる電荷を排出することができるので、ＴＯＦ型距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第２の実施形態に係る絶縁ゲート型半導体素子は、蛍光体の寿命を測定する素子として応用すれば、電荷移動経路の方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。
【０１３９】
（第２の実施形態の第１変形例）
重複した説明を省略するが、本発明の第２の実施形態の第１変形例に係る絶縁ゲート型半導体素子は、図２及び図３に示した断面構造と同様に、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域１２、及び表面埋込領域１２の表面に接して設けられた、ｐ＋型のピニング層１３を含む受光部形成領域（３４，３５）と、受光部形成領域（３４，３５）上に設けられた絶縁膜１１とを備え、受光部形成領域（３４，３５）の中央部を受光領域としている。
【０１４０】
そして、図１８の平面図に示すように、受光領域を囲むように受光領域の中心位置に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４と、受光領域を囲む位置において、絶縁膜１１上に受光領域の中心位置から第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４のそれぞれに向かって対角線方向に伸びる電荷移動経路の両側に対をなして配置された第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）を備えるが、第１ビルトインバリア設定部９１ｐ、第２ビルトインバリア設定部９２ｐ、第３ビルトインバリア設定部９３ｐ，第４ビルトインバリア設定部９４ｐ，第５ビルトインバリア設定部９７ｐ，第６ビルトインバリア設定部９６ｐ，第７ビルトインバリア設定部９８ｐ，第８ビルトインバリア設定部９９ｐの平面形状が図１３に示したトポロジと異なる。
【０１４１】
図１８に示すように、第２の実施形態の第１変形例に係る絶縁ゲート型半導体素子は、更に、受光領域を囲む周辺部に、機能領域層３２よりも高不純物密度でｎ型の第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄが互いに離間して４辺に設けられている点では、図１３に示した構造と同様である。しかし、第１ビルトインバリア設定部９１ｐ、第２ビルトインバリア設定部９２ｐ、第３ビルトインバリア設定部９３ｐ，第４ビルトインバリア設定部９４ｐ，第５ビルトインバリア設定部９７ｐ，第６ビルトインバリア設定部９６ｐ，第７ビルトインバリア設定部９８ｐ，第８ビルトインバリア設定部９９ｐの平面形状は、第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄに向かう電荷排出経路を、それぞれの直角に曲がった部分を対向させて、それぞれが挟むように鉤型構造をなしており、暗電流成分となる電荷の排出経路のゼロバイアス時の電位障壁を高くしている。
【０１４２】
絶縁ゲート型半導体素子のゲート電極の一部をなす第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、鉤型の第１ビルトインバリア設定部９１ｐと第１ビルトインバリア設定部９１ｐの内側に包まれて内接した第１副制御部９１ｎとを合成した島状の第１静電誘導電極Ｇ１ａと、鉤型の第２ビルトインバリア設定部９２ｐと第２ビルトインバリア設定部９２ｐの内側に包まれて内接した第２副制御部９２ｎとを合成した島状の第２静電誘導電極Ｇ１ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第１ビルトインバリア設定部９１ｐは、第１ビルトインバリア設定部９１ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。第１副制御部９１ｎは、第１ビルトインバリア設定部９１ｐより仕事関数が小さい材料からなる。
【０１４３】
第２ビルトインバリア設定部９２ｐは、第２ビルトインバリア設定部９２ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する固体材料（導電体）からなるゲート電極層で、第１ビルトインバリア設定部９１ｐと同一の材料であることが好ましい。第２副制御部９２ｎは、第２ビルトインバリア設定部９２ｐより仕事関数が小さな材料からなるゲート電極層であり、第１副制御部９１ｎと同一の材料であることが好ましい。
【０１４４】
絶縁ゲート型半導体素子のゲート電極の他の一部をなす第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）は、鉤型の第３ビルトインバリア設定部９３ｐと第３ビルトインバリア設定部９３ｐの内側に包まれて内接した第３副制御部９３ｎとを合成した島状の第３静電誘導電極Ｇ２ａと、鉤型の第４ビルトインバリア設定部９４ｐと第４ビルトインバリア設定部９４ｐの内側に包まれて内接した第４副制御部９４ｎとを合成した島状の第４静電誘導電極Ｇ２ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第３ビルトインバリア設定部９３ｐと第４ビルトインバリア設定部９４ｐは、第３ビルトインバリア設定部９３ｐと第４ビルトインバリア設定部９４ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなるので、第４の電荷排出補助領域８５ｄに向かう電荷排出経路を挟んで、第３ビルトインバリア設定部９３ｐが鉤型に曲がった部分と、第２ビルトインバリア設定部９２ｐが鉤型に曲がった部分が対向することにより、第４の電荷排出補助領域８５ｄに向かう電荷排出経路のビルトイン電位障壁も高くなっている。
【０１４５】
絶縁ゲート型半導体素子のゲート電極の更に他の一部をなす第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）は、鉤型の第５ビルトインバリア設定部９７ｐと第５ビルトインバリア設定部９７ｐの内側に包まれて内接した第５副制御部９７ｎとを合成した島状の第５静電誘導電極Ｇ３ａと、鉤型の第６ビルトインバリア設定部９６ｐと第６ビルトインバリア設定部９６ｐの内側に包まれて内接した第６副制御部９６ｎとを合成した島状の第６静電誘導電極Ｇ３ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第５ビルトインバリア設定部９７ｐと第６ビルトインバリア設定部９６ｐは、第５ビルトインバリア設定部９７ｐと第６ビルトインバリア設定部９６ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。このため、第１の電荷排出補助領域８５ａに向かう電荷排出経路を挟んで、第６ビルトインバリア設定部９６ｐが鉤型に曲がった部分と、第１ビルトインバリア設定部９１ｐが鉤型に曲がった部分とが対向することにより、第１の電荷排出補助領域８５ａに向かう電荷排出経路のビルトイン電位障壁が高くなっている。
【０１４６】
絶縁ゲート型半導体素子のゲート電極の更に他の一部をなす第４の電界制御電極対（ＧＤａ，ＧＤｂ）は、鉤型の第７ビルトインバリア設定部９８ｐと第７ビルトインバリア設定部９８ｐの内側に包まれて内接した第７副制御部９８ｎとを合成した島状の第７静電誘導電極ＧＤａと、鉤型の第８ビルトインバリア設定部９９ｐと第８ビルトインバリア設定部９９ｐの内側に包まれて内接した第８副制御部９９ｎとを合成した島状の第８静電誘導電極ＧＤｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第７ビルトインバリア設定部９８ｐと第８ビルトインバリア設定部９９ｐは、第７ビルトインバリア設定部９８ｐと第８ビルトインバリア設定部９９ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなるので、第２の電荷排出補助領域８５ｂに向かう電荷排出経路を挟んで、第８ビルトインバリア設定部９９ｐが鉤型に曲がった部分と、第５ビルトインバリア設定部９７ｐが鉤型に曲がった部分が対向することにより、第２の電荷排出補助領域８５ｂに向かう電荷排出経路のビルトイン電位障壁が高くなっている。同様に、第３の電荷排出補助領域８５ｃに向かう電荷排出経路を挟んで、第７ビルトインバリア設定部９８ｐが鉤型に曲がった部分と、第４ビルトインバリア設定部９４ｐが鉤型に曲がった部分とが対向することにより、第３の電荷排出補助領域８５ｃに向かう電荷排出経路のビルトイン電位障壁が高くなっている。
【０１４７】
第３副制御部９３ｎ，第４副制御部９４ｎ，第５副制御部９７ｎ，第６副制御部９６ｎ，第７副制御部９８ｎ，第８副制御部９９ｎは、第３ビルトインバリア設定部９３ｐ，第４ビルトインバリア設定部９４ｐ，第５ビルトインバリア設定部９７ｐ，第６ビルトインバリア設定部９６ｐ，第７ビルトインバリア設定部９８ｐ，第８ビルトインバリア設定部９９ｐより仕事関数が小さい材料からなる。図１８の平面図から分かるように、第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４の配置トポロジは、受光領域の中心位置に関して４回回転対称である。
【０１４８】
既に図１３を参照して説明した構造と同様に、第１ビルトインバリア設定部９１ｐと第２ビルトインバリア設定部９２ｐは、図１８の平面レイアウト上では、第１の電荷読出領域８１に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第１副制御部９１ｎと第２副制御部９２ｎは、電荷移動経路から遠い側の、第１の電荷読出領域８１に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。第３ビルトインバリア設定部９３ｐと第４ビルトインバリア設定部９４ｐは、図１８の平面レイアウト上では、第２の電荷読出領域８２に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図１３で説明した構造と同様である。第３副制御部９３ｎと第４副制御部９４ｎは、電荷移動経路から遠い側の、第２の電荷読出領域８２に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
【０１４９】
第５ビルトインバリア設定部９７ｐと第６ビルトインバリア設定部９６ｐは、図１８の平面レイアウト上では、第３の電荷読出領域８３に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図１３で説明した構造と同様である。第５副制御部９７ｎと第６副制御部９６ｎは、電荷移動経路から遠い側の、第３の電荷読出領域８３に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。第７ビルトインバリア設定部９８ｐと第８ビルトインバリア設定部９９ｐは、図１８の平面レイアウト上では、第４の電荷読出領域８４に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図１３で説明した構造と同様である。第７副制御部９８ｎと第８副制御部９９ｎは、電荷移動経路から遠い側の、第４の電荷読出領域８４に向かう電荷移動経路に関しては裏側の電極として、鏡像関係となるように対向配置されている。
【０１５０】
第２の実施形態の第１変形例に係る絶縁ゲート型半導体素子は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域１２の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域１２中で発生した多数キャリアの移動先を第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４のいずれかに順次設定するように制御する。又、図１８に示すように周辺部に電荷排出補助領域８５ａ，８５ｂ，８５ｃ，８５ｄを設けてあるので、電荷移動経路を設定する際に用いる駆動電圧（第１電位レベル）Ｈｄｒｖより大きな第２電位レベルの電荷排出パルスを第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に印加することにより、第１の電荷排出補助領域８５ａ及び第４の電荷排出補助領域８５ｄに、背景光等に起因した暗電流成分となる電荷を排出することができるが、第２電位レベルの値は、既に図１３を参照して説明した構造よりも高くなる。
【０１５１】
第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）をゼロバイアス（接地電位ＧＮＤ）にしたとき、は、図２（ｃ）の破線で示したのと同様に、荷電子帯の上端部（頂上）のポテンシャル分布の正孔（ホール）に対する電位井戸が深くなりピニング層に正孔（ホール）が溜まる。第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖの電圧を与えたときは、図２（ｃ）の実線で示したのと同様に、正孔（ホール）に対する電位井戸が浅くなり、正孔（ホール）が空乏化する。図示を省略しているが、更に大きな第２電位レベルの電圧を与えたときは、正孔（ホール）に対する電位井戸が更に浅くなる。一方、図２（ｂ）に示したのと同様に、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に駆動電圧Ｈｄｒｖよりも高い第２電位レベルの電圧を加えたときには、そのバリアがなくなって、第１の電荷排出補助領域８５ａ及び第４の電荷排出補助領域８５ｄに暗電流成分となる電荷が排出できるが、第２電位レベルの値は、図１３を参照して既に説明した構造よりも高くなる。
【０１５２】
同様に、第２電位レベルの電荷排出パルスを第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に印加することにより、第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄに暗電流成分となる電荷を排出することができ、第２電位レベルの電荷排出パルスを第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）に印加することにより、第２の電荷排出補助領域８５ｂ及び第１の電荷排出補助領域８５ａに暗電流成分となる電荷を排出することができ、第２電位レベルの電荷排出パルスを第４の電界制御電極対（ＧＤａ，ＧＤｂ）に印加することにより、第３の電荷排出補助領域８５ｃ及び第２の電荷排出補助領域８５ｂに暗電流成分となる電荷を排出することができるが、第２電位レベルの値は、図１３を参照して既に説明した構造よりも高くなる。
【０１５３】
第２の実施形態の第１変形例に係る絶縁ゲート型半導体素子では、受光領域の中心で互いにクロスするＸ型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ），第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ），第４の電界制御電極対（ＧＤａ，ＧＤｂ）によって、受光領域で発生した光電子を、Ｘ型を構成する電荷移動経路に沿って、Ｘ字の４つの方向に電界制御により高速に移動させて、電荷変調を行うことができることは、図１３を参照して既に説明した構造と同様である。
【０１５４】
以上のように、第２の実施形態の第１変形例に係る絶縁ゲート型半導体素子においても、横方向の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。そして、第２の実施形態の第１変形例に係る絶縁ゲート型半導体素子においてもゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、駆動回路の回路構成を簡略化できるという有利な効果を奏することが可能である。なお、図８に示した第１の電界制御電極対（４１ｎ，４１ｐ，４１ｉ；４２ｎ，４２ｐ，４２ｉ）のドープド・ポリシリコン層の導電型の配列の順番が左からｎ−ｐ−ｎに対して、図９に示した第１の電界制御電極対（４７ｐ．４７ｎ，４７ｐ；４８ｐ．４８ｎ，４８ｐ）の導電型を左からｐ−ｎ−ｐにしてもよいことを説明した。図１８の平面図に示す構造でも、ｐ＋型ドープド・ポリシリコン層とｎ＋型ドープド・ポリシリコン層の導電型を逆にしてもｐ＋型ドープド・ポリシリコン層の面積が全体のゲート電極の面積の６０％を超えていれば、ゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する単極性パルスが使用できる。ｐ＋型ドープド・ポリシリコン層とｎ＋型ドープド・ポリシリコン層の導電型を逆にすると、第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄに向かう電荷排出経路から暗電流成分となる電荷を排出する際の第２電位レベルの値を図１３を参照して既に説明した構造よりも低くできる。  
【０１５５】
（第２の実施形態の第２変形例）
重複した説明を省略するが、本発明の第２の実施形態の第２変形例に係る絶縁ゲート型半導体素子は、図２及び図３に示した断面構造と同様に、ｐ型の半導体からなる機能領域層３２、機能領域層３２の上部の一部に設けられたｎ型の表面埋込領域１２、及び表面埋込領域１２の表面に接して設けられた、ｐ＋型のピニング層１３を含む受光部形成領域（３４，３５）と、受光部形成領域（３４，３５）上に設けられた絶縁膜１１と、受光部形成領域（３４，３５）の中央部を受光領域としている。
【０１５６】
そして、図１９の平面図に示すように、受光領域を囲むように受光領域の中心位置に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能領域層３２よりも高不純物密度でｎ型の第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４と、受光領域を囲む位置において、絶縁膜１１上に受光領域の中心位置から第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４のそれぞれに向かって対角線方向に伸びる電荷移動経路の両側に対をなして配置された第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）を備える。
【０１５７】
しかしながら、第１ビルトインバリア設定部９１ｐ、第２ビルトインバリア設定部９２ｐ、第３ビルトインバリア設定部９３ｐ，第４ビルトインバリア設定部９４ｐ，第５ビルトインバリア設定部９７ｐ，第６ビルトインバリア設定部９６ｐ，第７ビルトインバリア設定部９８ｐ，第８ビルトインバリア設定部９９ｐがそれぞれ２分割され、２分割された間に、ほぼＴ字型をなす第１副制御部９１ｎ，第２副制御部９２ｎ，第３副制御部９３ｎ，第４副制御部９４ｎ，第５副制御部９７ｎ，第６副制御部９６ｎ，第７副制御部９８ｎ，第８副制御部９９ｎは、第３副制御部９３ｎ，第４副制御部９４ｎ，第５副制御部９７ｎ，第６副制御部９６ｎ，第７副制御部９８ｎ，第８副制御部９９ｎがそれぞれ挿入されたトポロジである点が、図１３及び図１８に示した平面パターンとは異なる。
【０１５８】
図１９に示すように、本発明の第２の実施形態の第２変形例に係る絶縁ゲート型半導体素子は、更に、受光領域を囲む周辺部に、機能領域層３２よりも高不純物密度でｎ型の第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄが互いに離間して４辺に設けられている点では、図１３及び図１８に示した構造と同様である。しかし、ほぼＴ字型の第１副制御部９１ｎ，第２副制御部９２ｎ，第３副制御部９３ｎ，第４副制御部９４ｎ，第５副制御部９７ｎ，第６副制御部９６ｎ，第７副制御部９８ｎ，第８副制御部９９ｎは、第３副制御部９３ｎ，第４副制御部９４ｎ，第５副制御部９７ｎ，第６副制御部９６ｎ，第７副制御部９８ｎ，第８副制御部９９ｎに沿って、第１の電荷排出補助領域８５ａ，第２の電荷排出補助領域８５ｂ，第３の電荷排出補助領域８５ｃ及び第４の電荷排出補助領域８５ｄに向かって、暗電流成分となる電荷の排出経路が誘導されるように、電位障壁が低くなっている。
【０１５９】
先ず絶縁ゲート型半導体素子のゲート電極の一部をなす第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）に着目すると、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、２分割された第１ビルトインバリア設定部９１ｐと第１ビルトインバリア設定部９１ｐの間に挟まれて隣接した第１副制御部９１ｎとを合成した島状の第１静電誘導電極Ｇ１ａと、２分割された第２ビルトインバリア設定部９２ｐと第２ビルトインバリア設定部９２ｐの間に挟まれて隣接した第２副制御部９２ｎとを合成した島状の第２静電誘導電極Ｇ１ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第１ビルトインバリア設定部９１ｐは、第１ビルトインバリア設定部９１ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。サンドイッチ状に挟まれて第１静電誘導電極Ｇ１ａの中央を縦断する第１副制御部９１ｎの電極材料は、仕事関数が小さいので、第１副制御部９１ｎの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、駆動電圧（第１電位レベル）Ｈｄｒｖよりも高い第２電位レベルの電圧を印加したとき、図１９に矢印で示した経路に沿って、暗電流成分となる電荷が第１の電荷排出補助領域８５ａに排出される。
【０１６０】
第２ビルトインバリア設定部９２ｐは、第２ビルトインバリア設定部９２ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する固体材料（導電体）からなるゲート電極層で、第１ビルトインバリア設定部９１ｐと同一の材料であることが好ましい。サンドイッチ状に挟まれて第２静電誘導電極Ｇ１ｂの中央を縦断する第２副制御部９２ｎの電極材料は、仕事関数が小さいので、第２副制御部９２ｎの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第２電位レベルの電圧を印加したとき、暗電流成分となる電荷が第２副制御部９２ｎの直下の電位の谷に沿って、第４の電荷排出補助領域８５ｄに排出される。
【０１６１】
絶縁ゲート型半導体素子のゲート電極の他の一部をなす第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）は、２分割された第３ビルトインバリア設定部９３ｐと第３ビルトインバリア設定部９３ｐの間に挟まれて隣接した第３副制御部９３ｎとを合成した島状の第３静電誘導電極Ｇ２ａと、２分割された第４ビルトインバリア設定部９４ｐと第４ビルトインバリア設定部９４ｐの間に挟まれて隣接した第４副制御部９４ｎとを合成した島状の第４静電誘導電極Ｇ２ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第３ビルトインバリア設定部９３ｐと第４ビルトインバリア設定部９４ｐは、第３ビルトインバリア設定部９３ｐと第４ビルトインバリア設定部９４ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。サンドイッチ状に挟まれて第３静電誘導電極Ｇ２ａの中央を縦断する第３副制御部９３ｎの電極材料は、仕事関数が小さいので、第３副制御部９３ｎの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第２電位レベルの電圧を印加したとき、暗電流成分となる電荷が第３副制御部９３ｎの直下の電位の谷に沿って、第４の電荷排出補助領域８５ｄに排出される。同様に、第４静電誘導電極Ｇ２ｂの中央を縦断する第４副制御部９４ｎの電極材料は、仕事関数が小さいので、第４副制御部９４ｎの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第２電位レベルの電圧を印加したとき、暗電流成分となる電荷が第４副制御部９４ｎの直下の電位の谷に沿って、第３の電荷排出補助領域８５ｃに排出される。
【０１６２】
絶縁ゲート型半導体素子のゲート電極の更に他の一部をなす第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）は、２分割された第５ビルトインバリア設定部９７ｐと第５ビルトインバリア設定部９７ｐの間に挟まれて隣接した第５副制御部９７ｎとを合成した島状の第５静電誘導電極Ｇ３ａと、２分割された第６ビルトインバリア設定部９６ｐと第６ビルトインバリア設定部９６ｐの間に挟まれて隣接した第６副制御部９６ｎとを合成した島状の第６静電誘導電極Ｇ３ｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第５ビルトインバリア設定部９７ｐと第６ビルトインバリア設定部９６ｐは、第５ビルトインバリア設定部９７ｐと第６ビルトインバリア設定部９６ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。第５静電誘導電極Ｇ３ａの中央を縦断する第５副制御部９７ｎの電極材料は、仕事関数が小さいので、第５副制御部９７ｎの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第２電位レベルの電圧を印加したとき、暗電流成分となる電荷が第５副制御部９７ｎの直下の電位の谷に沿って、第２の電荷排出補助領域８５ｂに排出される。同様に、第６静電誘導電極Ｇ３ｂの中央を縦断する第６副制御部９６ｎの電極材料は、仕事関数が小さいので、第６副制御部９６ｎの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。第２電位レベルの電圧を印加したとき、暗電流成分となる電荷が第６副制御部９６ｎの直下の電位の谷に沿って、第１の電荷排出補助領域８５ａに排出される。
【０１６３】
絶縁ゲート型半導体素子のゲート電極の更に他の一部をなす第４の電界制御電極対（ＧＤａ，ＧＤｂ）は、２分割された第７ビルトインバリア設定部９８ｐと第７ビルトインバリア設定部９８ｐの間に挟まれて隣接した第７副制御部９８ｎとを合成した島状の第７静電誘導電極ＧＤａと、２分割された第８ビルトインバリア設定部９９ｐと第８ビルトインバリア設定部９９ｐの間に挟まれて隣接した第８副制御部９９ｎとを合成した島状の第８静電誘導電極ＧＤｂとを対角線方向に伸びる電荷移動経路を挟んで互いに対峙させた電極ペアである。第７ビルトインバリア設定部９８ｐと第８ビルトインバリア設定部９９ｐは、第７ビルトインバリア設定部９８ｐと第８ビルトインバリア設定部９９ｐに電圧を印加しない状態で、ゲート電極直下から離れて対角線方向に伸びる電荷移動経路の一部に、信号電荷に対するビルトイン電位障壁を図２（ｂ）に示したのと同様な原理で形成して遮断状態とする仕事関数を有する材料からなる。第７静電誘導電極ＧＤａの中央を縦断する第７副制御部９８ｎの電極材料は、仕事関数が小さいので、第７副制御部９８ｎの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。このため、第２電位レベルの電圧を印加したとき、暗電流成分となる電荷が第７副制御部９８ｎの直下の電位の谷に沿って、第３の電荷排出補助領域８５ｃに排出される。同様に、第８静電誘導電極ＧＤｂの中央を縦断する第８副制御部９９ｎの電極材料は、仕事関数が小さいので、第８副制御部９９ｎの直下に暗電流成分となる電荷の排出経路を誘導するようなポテンシャルの谷が形成されている。第２電位レベルの電圧を印加したとき、暗電流成分となる電荷が第８副制御部９９ｎの直下の電位の谷に沿って、第２の電荷排出補助領域８５ｂに排出される。
【０１６４】
既に図１３及び図１８を参照して説明した構造と同様に、第１ビルトインバリア設定部９１ｐと第２ビルトインバリア設定部９２ｐは、図１９の平面レイアウト上では、第１の電荷読出領域８１に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されている。第１副制御部９１ｎと第２副制御部９２ｎは、電荷移動経路から遠い側から第１の電荷読出領域８１に向かう電荷移動経路に、Ｔ字の棒の端部が露出するように配置されている。第３ビルトインバリア設定部９３ｐと第４ビルトインバリア設定部９４ｐは、図１９の平面レイアウト上では、第２の電荷読出領域８２に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図１３及び図１８で説明した構造と同様である。第３副制御部９３ｎと第４副制御部９４ｎは、電荷移動経路から遠い側から第２の電荷読出領域８２に向かう電荷移動経路に、Ｔ字の棒の端部が露出するように配置されている。
【０１６５】
第５ビルトインバリア設定部９７ｐと第６ビルトインバリア設定部９６ｐは、図１９の平面レイアウト上では、第３の電荷読出領域８３に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図１３及び図１８で説明した構造と同様である。第５副制御部９７ｎと第６副制御部９６ｎは、電荷移動経路から遠い側から第３の電荷読出領域８３に向かう電荷移動経路に、Ｔ字の棒の端部が露出するように配置されている。第７ビルトインバリア設定部９８ｐと第８ビルトインバリア設定部９９ｐは、図１９の平面レイアウト上では、第４の電荷読出領域８４に向かう電荷移動経路に最も近い位置で電荷移動経路の両側に、鏡像関係で対向配置されていることも図１３及び図１８で説明した構造と同様である。第７副制御部９８ｎと第８副制御部９９ｎは、電荷移動経路から遠い側から第４の電荷読出領域８４に向かう電荷移動経路に、Ｔ字の棒の端部が露出するように配置されている。
【０１６６】
第２の実施形態の第２変形例に係る絶縁ゲート型半導体素子は、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）、第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ）及び第４の電界制御電極対（ＧＤａ，ＧＤｂ）に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域１２の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域１２中で発生した多数キャリアの移動先を第１の電荷読出領域８１、第２の電荷読出領域８２、第３の電荷読出領域８３及び第４の電荷読出領域８４のいずれかに順次設定するように制御する。
【０１６７】
第２の実施形態の第２変形例に係る絶縁ゲート型半導体素子では、受光領域の中心で互いにクロスするＸ型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ），第３の電界制御電極対（Ｇ３ａ，Ｇ３ｂ），第４の電界制御電極対（ＧＤａ，ＧＤｂ）によって、受光領域で発生した光電子を、Ｘ型を構成する電荷移動経路に沿って、Ｘ字の４つの方向に電界制御により高速に移動させて、電荷変調を行うことができることは、図１３及び図１８を参照して既に説明した構造と同様である。
【０１６８】
以上のように、第２の実施形態の第２変形例に係る絶縁ゲート型半導体素子においても、ゲート電極直下から離れた位置に電荷移動経路を配置して、横方向の静電誘導効果による電界制御を用いているので、電荷移動経路の長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。そして、第２の実施形態の第２変形例に係る絶縁ゲート型半導体素子においてもゼロバイアスと駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧を単極性電源から供給することができ、駆動回路の回路構成を簡略化できるという有利な効果を奏することが可能である。  
【０１６９】
（その他の実施形態）
上記のように、本発明は本発明の第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、変形例、実施例及び運用技術が明らかとなろう。
【０１７０】
例えば、第１の実施形態で説明した図１の構造に対し図２０の平面図に示すように、電荷移動経路の長手方向（電荷転送方向）の両端にｎ型若しくはｎ＋型の第１の電荷蓄積領域４５と第２の電荷蓄積領域４６を付加するようにしてもよい。図２０に例示する本発明の他の実施形態に係る絶縁ゲート型半導体素子の構造においては、右側の第１の電荷蓄積領域４５の更に右には第１の転送電極ＴＸ１を介してｎ＋型の第１の電荷読出領域６１が配置されている。又、図２０に示すように、左側の第２の電荷蓄積領域４６の更に左には第２の転送電極ＴＸ２を介してｎ＋型の第２の電荷読出領域６２が配置されている。
【０１７１】
第１の転送電極ＴＸ１の直下には第１の電荷蓄積領域４５から延長されるｎ型半導体領域である第１の転送チャネル４７が配置されている。同様に第２の電荷蓄積領域４６の直下には第２の電荷蓄積領域４６から延長されるｎ型半導体領域である第２の転送チャネル４８が配置されている。第１の転送電極ＴＸ１及び第２の転送電極ＴＸ２のそれぞれには、転送制御信号ＴＸ（ｉ）が、図４に示した垂直シフトレジスタ２３から与えられる。第１の転送電極ＴＸ１及び第２の転送電極ＴＸ２を有効に機能させるため、図２１の断面図に示すように、絶縁膜１１は、第１の転送電極ＴＸ１及び第２の転送電極ＴＸ２の直下の部分の厚さを他の部分より薄く設定して、いわゆる「ゲート絶縁膜」として機能させている。
【０１７２】
図２１の断面図に示すとおり、他の実施形態に係る絶縁ゲート型半導体素子においても、第１及び第２の実施形態に係る絶縁ゲート型半導体素子と同様に、受光部形成領域（３２，３４，３５）が、ｐ型の半導体からなる機能領域層３２と、機能領域層３２の上部の一部に設けられた、ｎ型の表面埋込領域３５とを備え、表面埋込領域３５中の多数キャリアである電子が、信号電荷として表面埋込領域３５中を転送される。電荷移動経路として機能する表面埋込領域３５の表面に接して、ｐ＋型のピニング層３４が設けられている。第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）は、図２１に示した絶縁膜１１を介して、電荷移動経路として機能する表面埋込領域３５を挟むように、信号電荷の転送方向と直交する方向に沿って、半導体領域（３２，３４，３５）上に配列されていることが理解できる。又、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）も、電荷移動経路として機能する表面埋込領域３５を挟むようにして、絶縁膜１１を介して半導体領域（３２，３４，３５）上に配列されている。
【０１７３】
他の実施形態に係る絶縁ゲート型半導体素子においては、  図２０及び図２１（ａ）に示すように、電荷移動経路の長手方向（電荷転送方向）の両端には、第１の電荷蓄積領域４５と第２の電荷蓄積領域４６が設けられているので、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）と第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に、それぞれ異なった第１及び第２電位レベルのゲート電圧を加えることができるようにすることで、電荷移動経路の一部に設けられた埋込フォトダイオード領域で発生したキャリア（電子）を、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に加える電界制御電圧によって、長手方向（電荷転送方向）に、信号電荷を高速に振り分けて移動させる電荷変調素子を実現することができる。
【０１７４】
則ち、  他の実施形態に係る絶縁ゲート型半導体素子においても、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）のそれぞれの電極材料に、ゼロバイアス時に信号電荷に対するビルトイン電位障壁が構成できる仕事関数を有する第１ビルトインバリア設定部４１ｐ，第２ビルトインバリア設定部４２ｐ，第３ビルトインバリア設定部４３ｐ及び第４ビルトインバリア設定部４２ｐを面積比率で６０％以上となるように含ませておけば、ゼロバイアス（接地電位ＧＮＤ）と駆動電圧Ｈｄｒｖの間で変化する矩形パルス状のゲート電圧を、単極性電源から供給することができるようにすることができる。この結果、電荷移動経路の内部に位置する埋込フォトダイオード領域で発生した多数キャリア（電子）を、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）及び第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）によって、水平方向の左右に向かって、信号電荷を高速に振り分けて移動させるＴＯＦ型距離センサの動作を実現することができる。
【０１７５】
このとき、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）と第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）に、ゼロバイアス（接地電位ＧＮＤ）及び駆動電圧Ｈｄｒｖのゲート電圧を与えることで、図２１（ｂ）に示したように電位傾斜を形成することができる。例えば、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）＝０Ｖ（接地電位ＧＮＤ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）＝２．０Ｖ（駆動電圧Ｈｄｒｖ）のときは、図２１（ｂ）に破線で示したような電位傾斜となり、右側の第１の電荷蓄積領域４５に信号電荷が転送され、信号電荷は第１の電荷蓄積領域４５に一時蓄積される。逆に、第１の電界制御電極対（Ｇ１ａ，Ｇ１ｂ）＝２．０Ｖ（駆動電圧Ｈｄｒｖ）、第２の電界制御電極対（Ｇ２ａ，Ｇ２ｂ）＝０Ｖ（接地電位ＧＮＤ）のときは、図２１（ｂ）に実線で示したような電位傾斜となり、信号電荷が左側の第２の電荷蓄積領域４６に転送され、信号電荷は第２の電荷蓄積領域４６に一時蓄積される。
【０１７６】
第１の転送電極ＴＸ１に転送制御信号ＴＸ（ｉ）が、図４に示した垂直シフトレジスタ２３から与えられることにより、第１の電荷蓄積領域４５に蓄積された信号電荷は、第１の転送チャネル４７を介して第１の電荷読出領域６１に転送される。同様に、第２の転送電極ＴＸ２に転送制御信号ＴＸ（ｉ）が、図４に示した垂直シフトレジスタ２３から与えられることにより、第２の電荷蓄積領域４６に蓄積された信号電荷は、第２の転送チャネル４８を介して第２の電荷読出領域６２に転送される。
【０１７７】
図２１（ａ）に示すように、第１の電荷読出領域６１には、第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ１Ａｉｊａのゲート電極が、接続されているので、第１の電荷読出領域６１に転送された電荷量に相当する電圧によって、第１の信号読み出しトランジスタ（増幅トランジスタ）Ｔ１Ａｉｊａで増幅された出力が、第１のスイッチングトランジスタＴ１Ｓｉｊａを介して外部に出力される。同様に、第２の電荷読出領域６２には、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊｂのゲート電極が接続されているので、第２の電荷読出領域６２に転送された電荷量に相当する電圧によって、第２の信号読み出しトランジスタ（増幅トランジスタ）Ｔ２Ａｉｊａで増幅された出力が、第２のスイッチングトランジスタＴＳｉｊｂを介して外部に出力される。
【０１７８】
他の実施形態として図２０及び図２１を参照して説明した、第１の転送電極ＴＸ１，第２の転送電極ＴＸ２，第１の電荷蓄積領域４５，第２の電荷蓄積領域４６等を更に付加した構成は、第２の実施形態に係る絶縁ゲート型半導体素子等、上記において説明した実施形態や代替実施形態、変形例、実施例及び運用技術等にも適用し得ることは上記の説明の趣旨を理解すれば当然であろう。
【０１７９】
又、既に述べた本発明の第１及び第２の実施形態の説明では、「絶縁ゲート型半導体素子」がＴＯＦ型距離センサへの応用に好適な電荷変調素子である場合について、例示的に説明したが、本発明の絶縁ゲート型半導体素子は電荷変調素子に限定されるものではない。電荷移動経路の直上には絶縁ゲートを配置しないで、絶縁ゲートからの横方向電界制御で電荷移動経路の電位を静電誘導効果で制御する構造の絶縁ゲート型半導体素子であれば、一対の電界制御電極対をシングルゲートとして備えた３端子構造等であってもよいので、ＴＯＦ型距離センサに用いられるようなダブルゲート構造以上の複数の電界制御電極対を備えた構造である必然性はない。
【０１８０】
又、第１及び第２の実施形態の説明では、第１導電型（ｐ型）をｐ型、第２導電型（ｎ型）をｎ型として説明したが、第１導電型（ｐ型）をｎ型、第２導電型（ｎ型）をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。  
【０１８１】
第１及び第２の実施形態の説明では、絶縁ゲート型半導体素子内で輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、絶縁ゲート型半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。  
【０１８２】
又、本発明の電荷移動経路等を構成する半導体材料はシリコン（Ｓｉ）に限定されるものではない。特に、化合物半導体の場合は化合物半導体の表面と絶縁膜１１との界面における界面欠陥や界面準位が問題になるので、本発明の横方向の静電誘導効果を用いて半導体中の電位を制御する方式は、界面欠陥や界面準位の影響を回避できるので、ＩＩＩ−Ｖ族間化合物半導体やＩＩ−ＶＩ族間化合物半導体等の種々の化合物半導体を用いた絶縁ゲート型半導体素子や固体撮像装置においても、第１及び第２の実施形態で例示的に説明した絶縁ゲート型半導体素子や固体撮像装置の構造やその技術的思想は、重要な技術となる。  
【０１８３】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１８４】
１１…絶縁膜（ゲート酸化膜）
１２，３５…表面埋込領域
１３，３４…ピニング層
１４…ｎウェル
１５ｉ，１６ｉ，１７ｉ，１８ｉ…イオン注入領域
１７，１８…ｐ型不純物拡散領域
２１…水平シフトレジスタ
２２…ドープド・ポリシリコン層
２３…垂直シフトレジスタ
２４…ＬＥＦ電荷変調ドライバ
２９…カラム並列折り返し積分／巡回型Ａ／Ｄ変換器
３１…半導体基板
３２…機能領域層
３５…表面埋込領域
３６…第１ブロック層
３７…第２ブロック層
４１ｉ…第１残留庇
４２ｉ…第２残留庇
４５…第１の電荷蓄積領域
４６…第２の電荷蓄積領域
４７…第１の転送チャネル
４８…第２の転送チャネル
５１…遮蔽板
６１，８１…第１の電荷読出領域
６２，８２…第２の電荷読出領域
６５…第１電荷排出領域
６６…第２電荷排出領域
８３…第３の電荷読出領域
８４…第４の電荷読出領域
８５ａ…第１の電荷排出補助領域
８５ｂ…第２の電荷排出補助領域
８５ｃ…第３の電荷排出補助領域
８５ｄ…第４の電荷排出補助領域
９１，９２…フォトレジスト膜
９１ｎ…第１副制御部
９１ｐ…第１ビルトインバリア設定部
９２ｎ…第２副制御部
９２ｐ…第２ビルトインバリア設定部
９３ｎ…第３副制御部
９３ｐ…第３ビルトインバリア設定部
９４ｎ…第４副制御部
９４ｐ…第４ビルトインバリア設定部
９６ｎ…第６副制御部
９６ｐ…第６ビルトインバリア設定部
９７ｎ…第５副制御部
９７ｐ…第５ビルトインバリア設定部
９８ｎ…第７副制御部
９８ｐ…第７ビルトインバリア設定部
９９ｎ…第８副制御部
９９ｐ…第８ビルトインバリア設定部
Ｇ１ａ…第１静電誘導電極
Ｇ１ｂ…第２静電誘導電極
Ｇ２ａ…第３静電誘導電極
Ｇ２ｂ…第４静電誘導電極
Ｇ３ａ…第５静電誘導電極
Ｇ３ｂ…第６静電誘導電極
ＧＤａ…第７静電誘導電極
ＧＤｂ…第８静電誘導電極
Ｘｉｊ…能動画素  
【図１】
0006780206.tif 000002
【図２】
0006780206.tif 000003
【図３】
0006780206.tif 000004
【図４】
0006780206.tif 000005
【図５】
0006780206.tif 000006
【図６】
0006780206.tif 000007
【図７】
0006780206.tif 000008
【図８】
0006780206.tif 000009
【図９】
0006780206.tif 000010
【図１０】
0006780206.tif 000011
【図１１】
0006780206.tif 000012
【図１２】
0006780206.tif 000013
【図１３】
0006780206.tif 000014
【図１４】
0006780206.tif 000015
【図１５】
0006780206.tif 000016
【図１６】
0006780206.tif 000017
【図１７】
0006780206.tif 000018
【図１８】
0006780206.tif 000019
【図１９】
0006780206.tif 000020
【図２０】
0006780206.tif 000021
【図２１】
0006780206.tif 000022