(57)【特許請求の範囲】
【請求項１】
炭化珪素の基板と炭化珪素の耐圧維持層とを備えるエピタキシャルウェハの製造方法において、
前記基板の上に、導電型を決める主ドーパントを添加すると共に少数キャリアを捕獲する副ドーパントを前記主ドーパントのドーピング濃度より低いドーピング濃度で添加して、前記耐圧維持層から前記基板の方向に流れる前記少数キャリアの捕獲及び消滅を促進する、前記耐圧維持層より低抵抗の、炭化珪素を主成分とするバッファ層をエピタキシャル成長するステップと、
前記バッファ層の上に前記耐圧維持層をエピタキシャル成長するステップと、
を含み、
前記主ドーパントは、窒素またはアルミニウムであり、
前記副ドーパントは、前記主ドーパントが窒素である場合に、バナジウム、鉄、クロムのうち少なくとも１種類を含み、前記主ドーパントがアルミニウムである場合に、ボロン、バナジウム、鉄、クロムのうち少なくとも１種類を含み、
前記バッファ層の少数キャリア寿命が１００ｎｓ以下であり、
前記バッファ層を、０．１μｍ以上５μｍ以下の厚みで形成することを特徴とするエピタキシャルウェハの製造方法。
【請求項２】
前記主ドーパントを、１．０×１０18ｃｍ-3以上１．０×１０19ｃｍ-3未満のドーピング濃度で添加することを特徴とする請求項１に記載のエピタキシャルウェハの製造方法。
【請求項３】
前記副ドーパントを、前記主ドーパントのドーピング濃度より低濃度となる、１．０×１０14ｃｍ-3以上５．０×１０18ｃｍ-3未満の範囲内のドーピング濃度で添加することを特徴とする請求項２に記載のエピタキシャルウェハの製造方法。
【請求項４】
前記主ドーパントの添加と前記副ドーパントの添加を同時に行うことを特徴とする請求項３に記載のエピタキシャルウェハの製造方法。
【請求項５】
前記主ドーパントの添加を行った後、前記副ドーパントを添加することを特徴とする請求項３に記載のエピタキシャルウェハの製造方法。
【請求項６】
炭化珪素の基板と炭化珪素の耐圧維持層とを備えるエピタキシャルウェハの製造方法において、
前記基板の上に、導電型を決める主ドーパントを添加しながら炭化珪素を主成分とする単結晶層をエピタキシャル成長するステップと、
前記単結晶層に、少数キャリアを捕獲する副ドーパントのイオンを前記主ドーパントのドーピング濃度より低いドーピング濃度となるドーズ量でイオン注入するステップと、
前記イオンを活性化して、前記耐圧維持層から前記基板の方向に流れる前記少数キャリアの捕獲及び消滅を促進する、前記耐圧維持層より低抵抗の、バッファ層を前記単結晶層によって形成するステップと、
前記バッファ層の上に前記耐圧維持層をエピタキシャル成長するステップと、
を含み、
前記主ドーパントは、窒素またはアルミニウムであり、
前記副ドーパントは、前記主ドーパントが窒素である場合に、バナジウム、鉄、クロムのうち少なくとも１種類を含み、前記主ドーパントがアルミニウムである場合に、ボロン、バナジウム、鉄、クロムのうち少なくとも１種類を含み、
前記バッファ層の少数キャリア寿命が１００ｎｓ以下であり、
前記バッファ層を、０．１μｍ以上５μｍ以下の厚みで形成することを特徴とするエピタキシャルウェハの製造方法。
【請求項７】
炭化珪素の基板と炭化珪素の耐圧維持層とを備えるエピタキシャルウェハにおいて、
前記基板と前記耐圧維持層の間に設けられた、導電型を決める主ドーパントと、少数キャリアを捕獲し前記主ドーパントのドーピング濃度より低いドーピング濃度の副ドーパントとが添加された、前記耐圧維持層から前記基板の方向に流れる前記少数キャリアの捕獲及び消滅を促進する、前記耐圧維持層より低抵抗の、炭化珪素を主成分とするバッファ層を備え、
前記主ドーパントは、窒素またはアルミニウムであり、
前記副ドーパントは、前記主ドーパントが窒素である場合に、バナジウム、チタン、鉄、クロムのうち少なくとも１種類を含み、前記主ドーパントがアルミニウムである場合に、ボロン、バナジウム、鉄、クロムのうち少なくとも１種類を含み、
前記バッファ層の少数キャリア寿命が１００ｎｓ以下であり、
前記バッファ層は、０．１μｍ以上５μｍ以下の厚みであることを特徴とするエピタキシャルウェハ。
【請求項８】
炭化珪素の基板と炭化珪素の耐圧維持層とを備える半導体装置の製造方法において、
前記基板の上に、導電型を決める主ドーパントを添加すると共に少数キャリアを捕獲する副ドーパントを前記主ドーパントのドーピング濃度より低いドーピング濃度で添加して、前記耐圧維持層から前記基板の方向に流れる前記少数キャリアの捕獲及び消滅を促進する、前記耐圧維持層より低抵抗の、炭化珪素を主成分とするバッファ層をエピタキシャル成長する工程と、
前記バッファ層の上に第１導電型の前記耐圧維持層をエピタキシャル成長する工程と、
前記耐圧維持層の上部の一部に第２導電型の半導体領域を形成する工程と、
を含み、
前記主ドーパントは、窒素またはアルミニウムであり、
前記副ドーパントは、前記主ドーパントが窒素である場合に、バナジウム、鉄、クロムのうち少なくとも１種類を含み、前記主ドーパントがアルミニウムである場合に、ボロン、バナジウム、鉄、クロムのうち少なくとも１種類を含み、
前記バッファ層の少数キャリア寿命が１００ｎｓ以下であり、
前記バッファ層を、０．１μｍ以上５μｍ以下の厚みで形成することを特徴とする半導体装置の製造方法。
【請求項９】
炭化珪素の基板と炭化珪素の耐圧維持層とを備える半導体装置の製造方法において、
前記基板の上に、導電型を決める主ドーパントを添加しながら炭化珪素を主成分とする単結晶層をエピタキシャル成長する工程と、
前記単結晶層に、少数キャリアを捕獲する副ドーパントのイオンを前記主ドーパントのドーピング濃度より低いドーピング濃度となるドーズ量でイオン注入する工程と、
前記イオンを活性化して、前記耐圧維持層から前記基板の方向に流れる前記少数キャリアの捕獲及び消滅を促進する、前記耐圧維持層より低抵抗の、バッファ層を前記単結晶層によって形成する工程と、
前記バッファ層の上に第１導電型の前記耐圧維持層をエピタキシャル成長する工程と、
前記耐圧維持層の上部の一部に第２導電型の半導体領域を形成する工程と、
を含み、
前記主ドーパントは、窒素またはアルミニウムであり、
前記副ドーパントは、前記主ドーパントが窒素である場合に、バナジウム、鉄、クロムのうち少なくとも１種類を含み、前記主ドーパントがアルミニウムである場合に、ボロン、バナジウム、鉄、クロムのうち少なくとも１種類を含み、
前記バッファ層の少数キャリア寿命が１００ｎｓ以下であり、
前記バッファ層を、０．１μｍ以上５μｍ以下の厚みで形成することを特徴とする半導体装置の製造方法。
【請求項１０】
炭化珪素の基板と炭化珪素の耐圧維持層とを備える半導体装置において、
前記基板と前記耐圧維持層の間に設けられた、導電型を決める主ドーパントと、少数キャリアを捕獲し前記主ドーパントのドーピング濃度より低いドーピング濃度の副ドーパントとが添加された、前記耐圧維持層から前記基板の方向に流れる前記少数キャリアの捕獲及び消滅を促進する、前記耐圧維持層より低抵抗の、炭化珪素を主成分とするバッファ層と、
第１導電型の前記耐圧維持層の上部の一部に設けられた第２導電型の半導体領域と、
を備え、
前記主ドーパントは、窒素またはアルミニウムであり、
前記副ドーパントは、前記主ドーパントが窒素である場合に、バナジウム、チタン、鉄、クロムのうち少なくとも１種類を含み、前記主ドーパントがアルミニウムである場合に、ボロン、バナジウム、鉄、クロムのうち少なくとも１種類を含み、
前記バッファ層の少数キャリア寿命が１００ｎｓ以下であり、
前記バッファ層は、０．１μｍ以上５μｍ以下の厚みであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置に関し、特に炭化珪素半導体を用いたエピタキシャルウェハを製造する技術に関する。
【背景技術】
【０００２】
基板上に炭化珪素（ＳｉＣ）をエピタキシャル成長させたエピタキシャルウェハには、多くの結晶欠陥・転位が存在しており、これらがＳｉＣ半導体装置の特性に悪影響を与えていると考えられている。特にエピタキシャル成長層中の基底面転位（ＢＰＤ）は、半導体装置をバイポーラ動作させた際に積層欠陥に拡張し、電流を流れにくくすることにより半導体装置のオン電圧を上昇させ「バイポーラ劣化」の発生につながる。
【０００３】
ＢＰＤは基板に数百〜数千個／ｃｍ２の密度で存在する。その多くはエピタキシャル成長中に貫通刃状転位（ＴＥＤ）に変換されるが、残ったＢＰＤは表面まで貫通し、三角形状の積層欠陥に拡張して問題となる。この問題は、エピタキシャル成長条件の工夫等により変換の効率が上昇し、ほぼ全てのＢＰＤが変換されるようになることで改善が進んでいる。しかしながら、近年、積層欠陥が帯状に広がることが報告されており、バイポーラ動作をするＳｉＣ半導体装置の実用化に向けた新たな問題となっている（非特許文献１参照。）。
【０００４】
非特許文献１には、帯状積層欠陥が広がる原因として、半導体基板中での電子―ホールの再結合が挙げられており、この再結合を抑制するため、半導体装置の半導体基板の上にエピタキシャル成長したバッファ層を厚くすることにより、半導体基板への過剰なホール注入を防ぐ対策が開示されている。しかしながら厚いバッファ層の成膜は、エピ成長のスループット低下によるコスト増大、欠陥密度増化による歩留まり低下及びエピタキシャルウェハの抵抗増大につながるため望ましくない。よって最小限のバッファ層の厚みで、帯状積層欠陥を防ぐ対策が必要とされていた。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｊ.Ｊ.スマーケリス（Sumakeris）他、「バイポーラ型ＳｉＣ半導体装置の順方向電圧安定化へのアプローチ（Approaches to Stabilizing the Forward Voltage of Bipolar SiC Devices）」、（米国）、マテリアルサイエンスフォーラム（Materials Science Forum）、オンライン 第４５７−４６０巻、２００４年、ｐ.１１１３−１１１６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記した問題に着目して為されたものであって、エピタキシャル成長層の厚みを抑制しつつ、大電流でバイポーラ動作させても、基板上のエピタキシャル成長層と基板との界面から拡張する帯状積層欠陥の発生を効果的に抑制するエピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係るエピタキシャルウェハの製造方法のある態様は、炭化珪素の基板と耐圧維持層とを備えるエピタキシャルウェハの製造方法において、基板の上に、導電型を決める主ドーパントを添加すると共に少数キャリアを捕獲する副ドーパントを主ドーパントのドーピング濃度より低いドーピング濃度で添加して、耐圧維持層から基板の方向に流れる少数キャリアの捕獲及び消滅を促進する、耐圧維持層より低抵抗の、炭化珪素を主成分とするバッファ層をエピタキシャル成長するステップと、バッファ層の上に耐圧維持層をエピタキシャル成長するステップと、を含むことを要旨とする。
【０００８】
また本発明に係るエピタキシャルウェハの製造方法の他の態様は、炭化珪素の基板と耐圧維持層とを備えるエピタキシャルウェハの製造方法において、基板の上に、導電型を決める主ドーパントを添加しながら炭化珪素を主成分とする単結晶層をエピタキシャル成長するステップと、単結晶層に、少数キャリアを捕獲する副ドーパントのイオンを主ドーパントのドーピング濃度より低いドーピング濃度となるドーズ量でイオン注入するステップと、イオンを活性化して、耐圧維持層から基板の方向に流れる少数キャリアの捕獲及び消滅を促進する、耐圧維持層より低抵抗の、バッファ層を単結晶層によって形成するステップと、バッファ層の上に耐圧維持層をエピタキシャル成長するステップと、を含むことを要旨とする。
【０００９】
また本発明に係るエピタキシャルウェハのある態様は、炭化珪素の基板と耐圧維持層とを備えるエピタキシャルウェハにおいて、基板と耐圧維持層の間に設けられた、導電型を決める主ドーパントと、少数キャリアを捕獲し主ドーパントのドーピング濃度より低いドーピング濃度の副ドーパントとが添加された、耐圧維持層から基板の方向に流れる少数キャリアの捕獲及び消滅を促進する、耐圧維持層より低抵抗の、炭化珪素を主成分とするバッファ層を備えることを要旨とする。
【００１０】
また本発明に係る半導体装置の製造方法のある態様は、炭化珪素の基板と耐圧維持層とを備える半導体装置の製造方法において、基板の上に、導電型を決める主ドーパントを添加すると共に少数キャリアを捕獲する副ドーパントを主ドーパントのドーピング濃度より低いドーピング濃度で添加して、耐圧維持層から基板の方向に流れる少数キャリアの捕獲及び消滅を促進する、耐圧維持層より低抵抗の、炭化珪素を主成分とするバッファ層をエピタキシャル成長する工程と、バッファ層の上に第１導電型の耐圧維持層をエピタキシャル成長する工程と、耐圧維持層の上部の一部に第２導電型の半導体領域を形成する工程と、を含むことを要旨とする。
【００１１】
また本発明に係る半導体装置の製造方法の他の態様は、炭化珪素の基板と耐圧維持層とを備える半導体装置の製造方法において、基板の上に、導電型を決める主ドーパントを添加しながら炭化珪素を主成分とする単結晶層をエピタキシャル成長する工程と、単結晶層に、少数キャリアを捕獲する副ドーパントのイオンを主ドーパントのドーピング濃度より低いドーピング濃度となるドーズ量でイオン注入する工程と、イオンを活性化して、耐圧維持層から基板の方向に流れる少数キャリアの捕獲及び消滅を促進する、耐圧維持層より低抵抗の、バッファ層を単結晶層によって形成する工程と、バッファ層の上に第１導電型の耐圧維持層をエピタキシャル成長する工程と、耐圧維持層の上部の一部に第２導電型の半導体領域を形成する工程と、を含むことを要旨とする。
【００１２】
また本発明に係る半導体装置のある態様は、炭化珪素の基板と耐圧維持層とを備える半導体装置において、基板と耐圧維持層の間に設けられた、導電型を決める主ドーパントと、少数キャリアを捕獲し主ドーパントのドーピング濃度より低いドーピング濃度の副ドーパントとが添加された、耐圧維持層から基板の方向に流れる少数キャリアの捕獲及び消滅を促進する、耐圧維持層より低抵抗の、炭化珪素を主成分とするバッファ層と、第１導電型の耐圧維持層の上部の一部に設けられた第２導電型の半導体領域と、を備えることを要旨とする。
【発明の効果】
【００１３】
従って本発明に係るエピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置によれば、エピタキシャル成長層の厚みを抑制しつつ、大電流でバイポーラ動作させても、基板上のエピタキシャル成長層と基板との界面から拡張する帯状積層欠陥の発生を効果的に抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態に係るエピタキシャルウェハの製造方法を説明するフローチャートである。
【図２】図２（ａ）は、主ドーパント及び副ドーパントの設定に用いる不純物元素の組み合わせパターンの一例であり、図２（ｂ）は、主ドーパント及び副ドーパントの設定に用いる不純物元素の組み合わせパターンの他の例である。
【図３】主ドーパントのドーピング濃度と少数キャリア寿命との関係を示すグラフ図である。
【図４】バッファ層の厚みと帯状積層欠陥の発生頻度との関係を示すグラフ図である。
【図５】少数キャリア寿命と帯状積層欠陥の発生頻度との関係を示すグラフ図である。
【図６】少数キャリア寿命の温度依存性を示すグラフ図である。
【図７】第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である（その１）。
【図８】第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である（その２）。
【図９】第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である（その３）。
【図１０】比較例に係るエピタキシャルウェハに発生した積層欠陥のフォトルミネッセンス発光を撮影した上面図である。
【図１１】第２の実施の形態に係るエピタキシャルウェハの製造方法を説明するフローチャートである。
【発明を実施するための形態】
【００１５】
以下に本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また本明細書及び添付図面においては、ｎ又はｐを冠した領域や層では、それぞれ電子又は正孔が多数キャリアであることを意味する。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。
【００１７】
＜第１の実施の形態＞
（エピタキシャルウェハの製造方法）
第１の実施の形態に係るエピタキシャルウェハの製造方法を、図１のフローチャートを参照して説明する。
まずＳｉＣからなる基板を用意し、エピタキシャル成長炉内に搬送する（ステップＳ１）。次に炉内に水素（Ｈ２）ガスを導入し、１３００〜４００００Ｐａ程度の圧力を調整した後、１６００〜１７００℃に昇温する（ステップＳ２）。その後、ＳｉＣ原料ガスの導入（ステップＳ３）、導電型を決める主ドーパントを含む主ドーパントガスの導入（ステップＳ４）、少数キャリアを捕獲する副ドーパントを含む副ドーパントガスの導入（ステップＳ５）を行う。ステップＳ３〜Ｓ５は同時でも、或いは例えばステップＳ５をＳ４より僅かに遅らせて行う等タイミングをずらしても構わない。ここまでで基板の上に、耐圧維持層から基板の方向に流れる少数キャリアの捕獲及び消滅を促進する、ＳｉＣを主成分とするバッファ層が形成される。
【００１８】
続いて副ドーパントガスの供給を停止し、ＳｉＣ原料ガス、主ドーパントガスの流量を、耐圧維持層を形成するように調整する（ステップＳ６）。これによりバッファ層より高抵抗の耐圧維持層がバッファ層の上に形成される。すなわちバッファ層が耐圧維持層より低抵抗であるように、バッファ層及び耐圧維持層は構成されている。その後、降温、不活性ガス置換（ステップＳ７）を行った後に、ウェハ（基板）を炉外に搬出する（ステップＳ８）。上記はバッファ層と耐圧維持層を連続して形成する場合であるが、別々に形成する場合もあり得る。その際は、ステップＳ１〜Ｓ５の後にステップＳ７〜Ｓ８を行いバッファ層を形成した後に、ステップＳ１〜Ｓ４、Ｓ７〜Ｓ８とそれぞれ等価な処理を行い耐圧維持層を形成する処理を行う。以上のようにして第１の実施の形態に関わるエピタキシャルウェハが製造される。
【００１９】
第１の実施の形態における主ドーパントと副ドーパントの組み合わせパターンとしては、例えば図２（ａ）に示すように、主ドーパントとしてドナーレベルを形成する不純物元素の窒素（Ｎ）を選択した場合には、副ドーパントとなる不純物元素としては、アルミニウム（Ａｌ）、ボロン（Ｂ）、バナジウム（Ｖ）、チタン（Ｔｉ）、鉄（Ｆｅ）及びクロム（Ｃｒ）等のうち、少なくとも１種類以上が選択可能である。
また図２（ｂ）に示すように、主ドーパントとしてアクセプタレベルを形成する不純物元素のＡｌを選択した場合には、副ドーパントとなる不純物元素としては、Ｎ、Ｂ、Ｖ、Ｔｉ、Ｆｅ及びＣｒ等のうち少なくとも１種類以上が選択可能である。
【００２０】
副ドーパントのドーピング濃度は、主ドーパントより低濃度、かつ、１×１０１４ｃｍ−３程度以上、５×１０１８ｃｍ−３程度未満であることが望ましい。副ドーパントのドーピング濃度が１×１０１４ｃｍ−３程度未満の場合、少数キャリアの捕獲が不十分であり、帯状積層欠陥の発生を有効に防止することができない。一方、副ドーパントのドーピング濃度が、主ドーパントのドーピング濃度以下であっても５×１０１８ｃｍ−３程度以上の場合、ドーピング濃度が高くなりすぎ、エピ層における抵抗の増加や絶縁破壊電界の低下等の問題が大きくなる。
【００２１】
また図３のグラフ図に示すように、主ドーパントのドーピング濃度が高くなるほど、少数キャリアの寿命は短くなる。特に、ドーピング濃度が１×１０１７ｃｍ−３オーダレベルの領域における少数キャリアの寿命が７００ｎｓ程度や１０００ｎｓ程度であるのに対し、ドーピング濃度が１×１０１８ｃｍ−３程度以上の高濃度領域では、少数キャリアの寿命は約３００ｎｓ程度以下と、非常に短くなることがわかる。これはオージェ再結合メカニズムによるものと推測される。
一方、主ドーパントのドーピング濃度が、１×１０１９ｃｍ−３程度以上であると、ダブルショックレー（Double Shockley）型の積層欠陥が発生し易くなる。そのため主ドーパントのドーピング濃度は、１×１０１８ｃｍ−３程度以上、１×１０１９ｃｍ−３程度未満であることが望ましい。
【００２２】
図４で採用したｐｉｎダイオードのバッファ層では、約２５０℃における少数キャリア寿命が１２０ｎｓ程度であるように、主ドーパントのドーピング濃度を高めて、ｎ型のバッファ層の厚みを変化させている。
またｐｉｎダイオードのバッファ層の上には、半導体装置の耐圧を維持するためのｎ―型の耐圧維持層を積層し、高抵抗のエピ層として成膜している。耐圧維持層の厚みは約１０μｍ、不純物元素のドーピング濃度は約１×１０１６ｃｍ−３程度である。
【００２３】
また耐圧維持層の上部の一部には、Ａｌを不純物元素としてイオン注入して、ｐ型のアノード領域を形成している。アノード領域の厚みは約０．３μｍ、Ａｌのドーピング濃度は約１×１０２０ｃｍ−３程度のボックスプロファイルに設定している。またアノード領域の上面にはアノード電極を成膜して設けると共に、裏面側でｎ型のカソード領域をなす基板の下面には、カソード電極を成膜して設けている。またｐｉｎダイオードの端部の耐圧を向上させるために、耐圧維持層の上部のアノード領域の周囲にＡｌをイオン注入して、アノード領域より低濃度のｐ型の半導体領域をさらに形成し、接合終端（ＪＴＥ）構造を具備させている。
【００２４】
図４に示すように、エピタキシャルウェハのバッファ層の厚みが厚くなるほど、帯状積層欠陥の発生頻度は低下していることがわかる。図４の結果より、少数キャリア寿命が１２０ｎｓ程度である場合、帯状積層欠陥の発生を零（ゼロ）にするには、バッファ層の厚みは少なくとも１０μｍ以上、より確実性を高めるためには１５μｍ以上であることが望ましい。
【００２５】
しかしバッファ層の厚みを厚くすると、エピタキシャル成長時の成膜プロセスのコストが増大する。そこで本発明者らは、研究の結果、少数キャリア寿命を更に短くすることを試み、帯状積層欠陥の発生頻度が零となる変化点をなすバッファ層の厚みを小さくするように試みた。そして、例えば厚みを５μｍ程度以下に抑えてバッファ層を成膜した場合であっても、帯状積層欠陥の発生頻度を著しく低下させることができるという知見を得た。この知見に基づいて行われた実験結果の一例を図５のグラフ図に示す。
【００２６】
図５中には、エピタキシャルウェハに、厚みを約５μｍとし、少数キャリア寿命を変化させて成膜したバッファ層を設け、このエピタキシャルウェハを半導体ウェハとして用いたｐｉｎダイオードに、６００Ａ／ｃｍ２で１時間程度の通電を行い、少数キャリア寿命と帯状積層欠陥の発生頻度との相関を調べた結果が示されている。
【００２７】
図５に示したように、少数キャリア寿命を短くするほど、帯状積層欠陥の発生頻度が低下する。特に、少数キャリア寿命が１００ｎｓ以下である場合、帯状積層欠陥の発生頻度が零となることがわかる。少数キャリア寿命を短くする方法としては、主ドーパントの濃度を高める方法が挙げられるが、先に述べたダブルショックレー（Double Shockley）型積層欠陥の発生の懸念があるために少数キャリア寿命を十分に小さくすることが困難である。そこで筆者らは深い準位を形成する副ドーパントの濃度を高めることにより、１００ｎｓ以下の短い少数キャリア寿命を得ることができた。このようにして筆者らは５μｍ程度の実用的な膜厚のバッファ層で帯状積層欠陥の発生を防止することができた。原理的には少数キャリア寿命が短くなるほど、バッファ層膜厚を薄くすることができるが、０．１μｍ以下に薄くなると膜厚の制御が難しくなる。バッファ層膜厚としては０．１μｍ以上５μｍ以下程度が望ましい。
【００２８】
特許第４３６４９４５号公報では少数キャリア寿命を短くするために、エピタキシャル成長時に再結合中心を形成する不純物を導入することが示されている。しかしながら、発明者らが検討した結果、従来の再結合中心による少数キャリア寿命の低減は、１５０℃程度以上の高温にすると効果が薄れ、長寿命になってしまうことが判明した。例えば図６のグラフ図中の○印のデータ点で例示するように、主ドーパントであるＮの濃度を５×１０１７ｃｍ−３程度としたときエピタキシャルウェハの場合、少数キャリア寿命は、温度が１５０℃では４０ｎｓを超え、更に温度が２５０℃では１７０ｎｓ以上に到達する。
【００２９】
一方で、発明者らが提案する主ドーパントの濃度を１×１０１８ｃｍ−３程度以上に高める方法では、図６中の菱形のデータ点で示すように、１５０℃程度以上の高温においても短い少数キャリア寿命を保てることが判明した。菱形のデータ点で示したエピタキシャルウェハは、主ドーパントであるＮの濃度を５×１０１８ｃｍ−３程度とした。また少数キャリア寿命は、温度が１５０℃であっても２０ｎｓ程度に留まると共に、更に温度が２５０℃に上昇しても、６０ｎｓ未満に抑えることができた。これは再結合中心による再結合メカニズムは高温では有効に働かなくなる一方、発明者らの提案する手法はオージェ再結合メカニズムを利用しており温度依存性が小さいためと考えられる。
【００３０】
（半導体装置の製造方法）
次に、第１の実施の形態に係る半導体装置の製造方法を、ｐｉｎダイオードを製造する場合を例として、図７〜図９を参照して説明する。
まず、図７の断面図で示したようなエピタキシャルウェハを半導体ウェハとして用意する。図７中には、カソード領域となるｎ＋型のＳｉＣからなる基板２１、この基板２１の上に設けられた高濃度のｎ＋型のバッファ層２２及びこのバッファ層２２の上に設けられた低濃度のｎ−型の耐圧維持層２３の３層構造を有するエピタキシャルウェハが例示されている。耐圧維持層２３は、ｐｉｎダイオードの真性半導体層（ｉ層）として機能する。
【００３１】
次に図８の断面図に示すように、ｐ型を呈するＡｌイオンを耐圧維持層２３のバッファ層２２と反対側の表面に、例えばイオン注入法により注入すると共に、注入後に所定の活性化処理を施して、耐圧維持層２３の上部の一部に高濃度のｐ＋型のアノード領域２４を形成する。アノード領域２４は、本発明の「第２導電型の半導体領域」に相当する。尚、図８中には、アノード領域２４の周囲の耐圧維持層２３の上部にＪＴＥ構造をなすために、更にＡｌイオンを注入して、アノード領域２４より低濃度のｐ型の半導体領域２５，２５が形成された場合のｐｉｎダイオードが例示されている。
【００３２】
次に図９の断面図に示すように、ニッケル（Ｎｉ）等で、アノード領域２４の上面にアノード電極２７を成膜すると共に、裏面側をなす基板２１をカソード領域として、カソード領域の下面にカソード電極２６を成膜する。図７〜図９を参照して説明した一連の工程により、バッファ層２２をカソード側に有するｐｉｎダイオードが、半導体装置として製造できる。
【００３３】
第１の実施の形態に係る半導体装置の製造方法によれば、エピタキシャルウェハのバッファ層２２によって少数キャリアの捕獲を積極的に促進させることにより、バッファ層２２の厚みを抑制しつつ、大電流でバイポーラ動作させた際にバッファ層２２と基板２１との界面から拡張する帯状積層欠陥の発生を効果的に抑制できる半導体装置を製造することができる。
【実施例１】
【００３４】
次に、第１の実施の形態に係る半導体装置の製造方法を用いた実施例１を説明する。まず＜１１−２０＞方向に４°オフしたｎ＋型の４Ｈ−ＳｉＣからなる基板２１のＳｉ面を、化学的機械研磨（ＣＭＰ）した径（φ）３インチのＳｉＣ基板からなる基板２１を、エピタキシャル成長装置の中に入れた。そして温度約１６８０℃で圧力１０．３ｋＰａ程度の雰囲気中に、原料ガスとしてＨ２を流量約１．６９×１０２Ｐａ・ｍ３／ｓ（約１００ｓｌｍ）、モノシラン（ＳｉＨ４）を流量約１４３．６５×１０−３Ｐａ・ｍ３／ｓ（約８５ｓｃｃｍ）、プロパン（Ｃ３Ｈ８）を流量約３８．８７×１０−３Ｐａ・ｍ３／ｓ（約２３ｓｃｃｍ）、窒素（Ｎ２）を流量約８４．５×１０−３Ｐａ・ｍ３／ｓ（約５０ｓｃｃｍ）及びトリエチルボロン（Ｃ６Ｈ１５Ｂ）を流量約１６．９×１０−３Ｐａ・ｍ３／ｓ（約１０ｓｃｃｍ）でそれぞれ導入して、３０分間程度、ＳｉＣの単結晶層のエピタキシャル成長を行った。Ｎは主ドーパントであり、Ｂは副ドーパントである。
【００３５】
そして基板２１のＳｉ面側に、エピタキシャル成長層を厚さ約５μｍ成膜し、Ｎをドーピング濃度５×１０１８ｃｍ−３程度、Ｂをドーピング濃度１×１０１５ｃｍ−３程度でそれぞれ添加したバッファ層２２を形成した。すなわち実施例１では、エピタキシャル成長装置の内側で、Ｎ及びＢを並行して同時に、かつ、それぞれのドーピング濃度を制御してＳｉＣの単結晶層に添加し、バッファ層２２をエピタキシャル成長した。
【００３６】
次に、バッファ層２２のエピタキシャル成長条件のうち、ＳｉＨ４を流量約３１２．６５×１０−３Ｐａ・ｍ３／ｓ（約１８５ｓｃｃｍ）、Ｃ３Ｈ８を流量約１１６．６１×１０−３Ｐａ・ｍ３／ｓ（約６９ｓｃｃｍ）及びＮ２を流量約８．４５×１０−３Ｐａ・ｍ３／ｓ（約５ｓｃｃｍ）にそれぞれ変更すると共に、他の原料ガスの導入条件は同じ条件で、７時間程度、ＳｉＣの単結晶層のエピタキシャル成長を行った。そしてバッファ層２２の上に、Ｎをドーピング濃度１×１０１４ｃｍ−３程度で添加した耐圧維持層２３を厚さ約１２０μｍでエピタキシャル成長した。
【００３７】
そして耐圧維持層２３の上部の一部に、Ａｌを不純物元素としてイオン注入して、厚みを約０．３μｍ、ドーピング濃度を約１×１０２０ｃｍ−３程度のボックスプロファイルに設定したアノード領域２４を形成した。またアノード領域２４の上面にアノード電極２７を成膜すると共に、基板２１の下面にカソード電極２６を成膜した。また半導体装置の端部の耐圧を向上させるために、耐圧維持層２３の上部のアノード領域２４の周囲にＡｌをイオン注入して、アノード領域２４より低濃度のｐ型の半導体領域２５，２５をさらに形成し、ＪＴＥ構造を備えるｐｉｎダイオードを複数個製造した。
【００３８】
尚、バッファ層２２の２５０℃における少数キャリア寿命は、主ドーパント及び副ドーパントのドーピング濃度の調節により５０ｎｓに制御して設定した。そして、それぞれのｐｉｎダイオードに６００Ａ／ｃｍ２で１時間程度の通電実験を行い、帯状積層欠陥の発生頻度を調べた。
通電実験の結果、実施例１に係るｐｉｎダイオードには、バッファ層２２が５μｍ程度の厚みであっても、帯状積層欠陥は一切発生せず、バッファ層２２の厚みの抑制と、製品としてのｐｉｎダイオードの品質の向上とを好適に両立できることがわかった。
【００３９】
（比較例）
一方、主ドーパント、副ドーパントのドーピング濃度の調節による少数キャリア寿命の制御を行わなかったｐｉｎダイオードを比較例として用意した。そして比較例に係るｐｉｎダイオードを、実施例１の場合と同様の通電実験を行ってバイポーラ動作させた後、アノード電極を剥離し、室温で４２０ｎｍ近傍のバンドパスフィルターを用いて、エピタキシャルウェハに対してフォトルミネッセンス発光の測定を行った。その結果、比較例に係るｐｉｎダイオードには、図１０の上面図中に白みがかった略台形状の領域で示すように、バッファ層２２と基板２１との界面から拡がる帯状積層欠陥ＳＦｂが観察された。図１０中には、エピタキシャルウェハの上下の両端に亘って長く延びた帯状積層欠陥ＳＦｂが、三角形状積層欠陥ＳＦｔ１，ＳＦｔ２と共に発光した状態が示されている。
【００４０】
＜第２の実施の形態＞
第２の実施の形態における主ドーパントと副ドーパントの組み合わせパターン及びそれぞれの濃度は、第１の実施の形態の場合と同じである。
（エピタキシャルウェハの製造方法）
次に第２の実施形態に関わるエピタキシャルウェハの製造方法を図１１をもとに説明する。
【００４１】
まず図１のステップＳ１〜Ｓ４、Ｓ７〜Ｓ８を行い（ステップＳａ）、基板２１上に主ドーパントのみをドープしたバッファ層２２を形成したウェハ（下地基板）を作製する。その後、当該ウェハに対し、イオン注入装置を用いて副ドーパントのイオン注入を実施する（ステップＳ９〜Ｓ１１）。続いて活性化熱処理装置を用いて当該ウェハの熱処理を行い、注入したイオンを活性化する（ステップＳ１２〜Ｓ１４）その後、図１のステップＳ１〜Ｓ４、Ｓ７〜Ｓ８を行い、耐圧維持層２３を形成する（ステップＳｂ）。上記はイオン注入の後に引き続いて活性化熱処理を実施する場合であるが、活性化熱処理を耐圧維持層２３形成後に実施してもよい。その際は、Ｓ１２〜Ｓ１４をステップＳｂの後に実施する。以上のようにして第２の実施形態に関わるエピタキシャルウェハを製造する。
【００４２】
（半導体装置の製造方法）
第２の実施の形態に係る半導体装置の製造方法については、図７〜図９を参照して説明した第１の実施の形態に係る半導体装置の製造方法と同様であるため、重複説明を省略する。第２の実施の形態に係る半導体装置の製造方法によれば、第１の実施の形態に係る半導体装置の製造方法と同様に、バッファ層２２の厚みを抑制しつつ、大電流でバイポーラ動作させた際にバッファ層２２と基板２１との界面から拡張する帯状積層欠陥の発生を効果的に抑制できる半導体装置を製造することができる。
【実施例２】
【００４３】
次に、第２の実施の形態に係る半導体装置の製造方法を用いた実施例２を説明する。＜１１−２０＞方向に４°オフしたｎ＋型の４Ｈ−ＳｉＣからなる基板２１のＳｉ面を、化学的機械研磨（ＣＭＰ）した径（φ）３インチのＳｉＣ基板からなる基板２１を、エピタキシャル成長装置の中に入れた。そして温度約１６８０℃で圧力１０．３ｋＰａ程度の雰囲気中に、原料ガスとしてＨ２を流量約１．６９×１０２Ｐａ・ｍ３／ｓ（約１００ｓｌｍ）、ＳｉＨ４を流量約１４３．６５×１０−３Ｐａ・ｍ３／ｓ（８５ｓｃｃｍ）、Ｃ３Ｈ８を流量約３８．８７×１０−３Ｐａ・ｍ３／ｓ（約２３ｓｃｃｍ）及びＮ２を流量約８４．５×１０−３Ｐａ・ｍ３／ｓ（約５０ｓｃｃｍ）でそれぞれ導入して、３０分間程度、ＳｉＣの単結晶層のエピタキシャル成長を行って、単結晶層を厚さ約５μｍ成膜した。Ｎは主ドーパントである。
【００４４】
次に、ＳｉＣの単結晶層が成膜された基板２１をイオン注入装置に搬送し、注入室の内部に固定して、単結晶層にＶイオンを、７×１０11ｃｍ-2程度のドーズ量で注入した。Ｖは副ドーパントである。その後、基板２１に活性化のための熱処理を施し、Ｖが主ドーパントのドーピング濃度より低く、１×１０14ｃｍ-3程度以上、５×１０18ｃｍ-3程度未満の範囲内で添加されたバッファ層２２を形成した。
【００４５】
次に実施例１の場合と同様に、バッファ層２２のエピタキシャル成長条件のうち、ＳｉＨ４を流量約３１２．６５×１０−３Ｐａ・ｍ３／ｓ（約１８５ｓｃｃｍ）、Ｃ３Ｈ８を流量約１１６．６１×１０−３Ｐａ・ｍ３／ｓ（約６９ｓｃｃｍ）及びＮ２を流量約８．４５×１０−３Ｐａ・ｍ３／ｓ（約５ｓｃｃｍ）にそれぞれ変更すると共に、他の原料ガスの導入条件は同じ条件で、７時間程度、ＳｉＣの単結晶層のエピタキシャル成長を行った。そしてバッファ層２２の上に、Ｎをドーピング濃度１×１０１４ｃｍ−３程度で添加した耐圧維持層２３を、厚さ約１２０μｍでエピタキシャル成長した。
【００４６】
そして耐圧維持層２３の上部の一部に、Ａｌを不純物元素としてイオン注入して、厚みを約０．３μｍ、ドーピング濃度を約１×１０２０ｃｍ−３程度のボックスプロファイルに設定したｐ＋型のアノード領域２４を形成した。またアノード領域２４の上面にアノード電極２７を成膜すると共に、基板２１の下面にカソード電極２６を成膜した。また半導体装置の端部の耐圧を向上させるために、耐圧維持層２３の上部のアノード領域２４の周囲にＡｌをイオン注入して、アノード領域２４より低濃度のｐ型の半導体領域２５をさらに形成し、ＪＴＥ構造を備えるｐｉｎダイオードを複数個製造した。
【００４７】
尚、バッファ層２２の２５０℃における少数キャリア寿命は、主ドーパントおよび副ドーパントのドーピング濃度の調節により８０ｎｓに制御して設定した。そして、それぞれのｐｉｎダイオードに６００Ａ／ｃｍ２で１時間程度の通電実験を行い、帯状積層欠陥の発生頻度を調べた。
通電実験の結果、イオン注入を用いてバッファ層２２を形成した実施例２に係るｐｉｎダイオードは、バッファ層２２が５μｍ程度の厚みであっても、帯状積層欠陥は一切発生せず、実施例１の場合と同様に、バッファ層２２の厚みの抑制と、製品としてのｐｉｎダイオードの品質の向上とを好適に両立できることがわかった。
【００４８】
また第１及び第２の実施の形態に係る半導体装置の製造方法では、ｐｉｎダイオードを例として説明したが、半導体装置としてはｐｉｎダイオードに限定されるものではない。例えば、ｉ層若しくはｉ層に近似できる程度の低濃度の半導体層をｐｎ接合の間に挟まない「ｐｎダイオード」、又は、ツェナーダイオードやトンネルダイオードのような「ｐ＋ｎ＋ダイオード」等でも構わない。
【００４９】
更に本発明は、バイポーラトランジスタ、ＩＧＢＴ、サイリスタ等、各種のバイポーラ動作を行う半導体装置や、これらをモノリシックに集積化した半導体集積回路等に適用できる。図７〜図９ではｎ＋型の基板２１の上にｎ＋型のバッファ層２２及びｎ−型の耐圧維持層２３を備えた半導体装置を例示したが、これに限定されず、例えばｐ＋型の基板の上にｐ＋型のバッファ層及びｎ−型の耐圧維持層が設けられた構成であってもよい。
【００５０】
またＳｉＣと、ＳｉＣとは禁制帯幅の異なる半導体材料とのヘテロ接合をエミッタ・ベース間等に用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）等にも適用できる。更にＭＯＳＦＥＴのようなユニポーラデバイスに適用した場合であっても、スイッチング時にＭＯＳＦＥＴのボディダイオードに順方向電流が流れるため、本発明を適用すれば、帯状積層欠陥の発生の抑制に効果的である。
【００５１】
また図１０中には帯状積層欠陥として、上面から見て上底及び下底が直線状の形態が例示されているが、本発明は他の形態を有する帯状積層欠陥の発生防止についても有効である。例えば矩形状の帯状積層欠陥、或いは矩形状であって矩形の長辺が鋸歯状であるような帯状積層欠陥、或いは台形の高さや矩形の短辺に相当する帯の幅が一定でない帯状積層欠陥等、各種の形態の帯状積層欠陥の発生を防止可能である。
以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５２】
２１  基板（カソード領域）
２２  バッファ層
２３  耐圧維持層
２４  アノード領域（半導体領域）
２５  ｐ型の半導体領域
２６  カソード電極
２７  アノード電極
ＳＦｂ  帯状積層欠陥
ＳＦｔ１，ＳＦｔ２  三角形状積層欠陥
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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