(57)【特許請求の範囲】
【請求項１】
炭化ケイ素を含む六方晶系半導体基板である第１導電型の第１基板と、
前記第１基板上に形成された、炭化ケイ素を含む前記第１導電型の第１半導体層と、
前記第１半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第２半導体層と、
前記第２半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第３半導体層と、
を有し、
前記第１半導体層は、前記第１基板の上面に接しており、
前記第１半導体層の第１不純物濃度は、前記第２半導体層の第２不純物濃度および前記第１基板の前記上面の第４不純物濃度のいずれよりも低く、かつ、前記第３半導体層の第３不純物濃度より高く、前記第２不純物濃度は、前記第３不純物濃度より高く、
前記第１不純物濃度は、１×１０１７ｃｍ−３以下であり、前記第４不純物濃度は、１×１０１８ｃｍ−３より大きい、炭化ケイ素積層基板。
【請求項２】
請求項１記載の炭化ケイ素積層基板において、
前記第１不純物濃度は、１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である、炭化ケイ素積層基板。
【請求項３】
請求項２記載の炭化ケイ素積層基板において、
前記第４不純物濃度および前記第２不純物濃度は、１×１０１７ｃｍ−３以上である、炭化ケイ素積層基板。
【請求項４】
請求項１記載の炭化ケイ素積層基板において、
前記第４不純物濃度は、前記第２不純物濃度よりも高い、炭化ケイ素積層基板。
【請求項５】
請求項１記載の炭化ケイ素積層基板において、
前記第１半導体層、前記第２半導体層および前記第３半導体層は、エピタキシャル層である、炭化ケイ素積層基板。
【請求項６】
炭化ケイ素を含む六方晶系半導体基板である第１導電型の第２基板と、
前記第２基板上に形成された、炭化ケイ素を含む前記第１導電型の第５半導体層と、
前記第５半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第１半導体層と、
前記第１半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第２半導体層と、
前記第２半導体層上に形成された、炭化ケイ素を含む前記第１導電型の第３半導体層と、
を有する炭化ケイ素積層基板であって、
前記第１半導体層は、前記第５半導体層の上面に接しており、
前記第１半導体層の第１不純物濃度は、前記第２半導体層の第２不純物濃度および前記第５半導体層の前記上面の第５不純物濃度のいずれよりも低く、かつ、前記第３半導体層の第３不純物濃度より高く、前記第２不純物濃度は、前記第３不純物濃度より高く、前記第２基板の第６不純物濃度は、前記第２不純物濃度より低く、
前記第３半導体層の上面は、前記炭化ケイ素積層基板の最表面を構成し、
前記第６不純物濃度は、１×１０１７ｃｍ−３以下であり、
前記第５不純物濃度は、１×１０１７ｃｍ−３以上であり、
前記第２基板と前記第３半導体層との間に設けられた複数の層のうち、不純物濃度が１×１０１７ｃｍ−３以下である層は、前記第１半導体層の１つのみである、炭化ケイ素積層基板。
【請求項７】
請求項６記載の炭化ケイ素積層基板において、
前記第１不純物濃度は、１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である、炭化ケイ素積層基板。
【請求項８】
請求項７記載の炭化ケイ素積層基板において、
前記第５不純物濃度および前記第２不純物濃度は、１×１０１７ｃｍ−３以上である、炭化ケイ素積層基板。
【請求項９】
請求項６記載の炭化ケイ素積層基板において、
前記第５半導体層、前記第１半導体層、前記第２半導体層および前記第３半導体層は、エピタキシャル層である、炭化ケイ素積層基板。
【請求項１０】
請求項６記載の炭化ケイ素積層基板において、
前記第５半導体層の下面は、前記第５不純物濃度より低い第９不純物濃度を有し、
前記第５半導体層は、前記第５半導体層の前記下面から前記第５半導体層の前記上面に向かって不純物濃度が徐々に高くなる濃度勾配を有する、炭化ケイ素積層基板。
【請求項１１】
（ａ）炭化ケイ素を含む第１導電型の第１基板を準備する工程、
（ｂ）前記第１基板上に、炭化ケイ素を含む前記第１導電型の第１エピタキシャル層を形成する工程、
（ｃ）前記第１エピタキシャル層上に、炭化ケイ素を含む前記第１導電型の第２エピタキシャル層を形成する工程、
（ｄ）前記第２エピタキシャル層上に、炭化ケイ素を含む前記第１導電型の第３エピタキシャル層を形成する工程、
を有し、
前記第１エピタキシャル層の第１不純物濃度は、前記第２エピタキシャル層の第２不純物濃度および前記第１基板の上面の第４不純物濃度のいずれよりも低く、かつ、前記第３エピタキシャル層の第３不純物濃度より高く、前記第２不純物濃度は、前記第３不純物濃度より高く、
前記第１不純物濃度は、１×１０１７ｃｍ−３以下であり、前記第４不純物濃度は、１×１０１８ｃｍ−３より大きい、炭化ケイ素積層基板の製造方法。
【請求項１２】
（ａ）炭化ケイ素を含む第１導電型の第２基板を準備する工程、
（ｂ）前記第２基板上に、炭化ケイ素を含む前記第１導電型の第５エピタキシャル層を形成する工程、
（ｃ）前記第５エピタキシャル層上に、炭化ケイ素を含む前記第１導電型の第１エピタキシャル層を形成する工程、
（ｄ）前記第１エピタキシャル層上に、炭化ケイ素を含む前記第１導電型の第２エピタキシャル層を形成する工程、
（ｅ）前記第２エピタキシャル層上に、炭化ケイ素を含む前記第１導電型の第３エピタキシャル層を形成する工程、
を有する炭化ケイ素積層基板の製造方法であって、
前記第２基板の第６不純物濃度は、前記第２エピタキシャル層の第２不純物濃度よりも低く、前記第１エピタキシャル層の第１不純物濃度は、前記第２エピタキシャル層の第２不純物濃度および前記第５エピタキシャル層の上面の第５不純物濃度のいずれよりも低く、かつ、前記第３エピタキシャル層の第３不純物濃度より高く、前記第２不純物濃度は、前記第３不純物濃度より高く、
前記第３エピタキシャル層の上面は、前記炭化ケイ素積層基板の最表面を構成し、
前記第６不純物濃度は、１×１０１７ｃｍ−３以下であり、
前記第５不純物濃度は、１×１０１７ｃｍ−３以上であり、
前記第２基板と前記第３エピタキシャル層との間に設けられた複数の層のうち、不純物濃度が１×１０１７ｃｍ−３以下である層は、前記第１エピタキシャル層の１つのみである、炭化ケイ素積層基板の製造方法。
【請求項１３】
請求項１２記載の炭化ケイ素積層基板の製造方法において、
前記第５エピタキシャル層の下面は、前記第５不純物濃度より低い第９不純物濃度を有し、
前記第５エピタキシャル層は、前記第５エピタキシャル層の前記下面から前記第５エピタキシャル層の前記上面に向かって不純物濃度が徐々に高くなる濃度勾配を有する、炭化ケイ素積層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化ケイ素積層基板およびその製造方法に関する。
【背景技術】
【０００２】
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。【０００３】
特許文献１（特表２００７−５０６２８９号公報）には、エピタキシャル層の転位（欠陥）の密度を低減するため、ＳｉＣ基板の表面に対し非選択性エッチングおよび選択性エッチングを順に行うことで、転位が存在する部分を除去し、その後、エピタキシャル層を形成することが記載されている。【０００４】
特許文献２（特開２００９−２９５７２８号公報）には、ＳｉＣ基板とエピタキシャル層（ドリフト層）との間に、ＳｉＣ基板よりも不純物濃度が低く、エピタキシャル層（ドリフト層）よりも不純物濃度が高い半導体層（バッファ層）を形成することが記載されている。【０００５】
特許文献３（国際公開第２０１６／０９２８８７号）には、ＳｉＣ基板上に第１エピタキシャル層、第２エピタキシャル層および第３エピタキシャル層を順に形成する場合に、第２エピタキシャル層の濃度を１×１０１７ｃｍ−３以上に高め、第２エピタキシャル層をホールトラップとして使用することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００７−５０６２８９号公報
【特許文献２】特開２００９−２９５７２８号公報
【特許文献３】国際公開第２０１６／０９２８８７号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳｉＣ基板上のエピタキシャル層中にＢＰＤ（Basal Plane Dislocation、基底面転位）が形成された場合、ＢＰＤが形成された領域に電流が流れるとエピタキシャル層内に積層欠陥が成長し、これにより炭化ケイ素積層基板の抵抗値が増大する問題が生じる。【０００８】
エピタキシャル層中のＢＰＤは、元々基板中に存在したＢＰＤを引き継いだものが大多数である。したがって、エピタキシャル層中に存在するＢＰＤはデバイスの製造方法の工夫では抑制できず、ＢＰＤの発生を抑制するには、基板の品質の向上（ＢＰＤの低密度化）が必須となる。【０００９】
また、一部のＢＰＤは、ＳｉＣ基板とエピタキシャル層との界面で貫通螺旋転位（ＴＥＤ：Threading Edge Dislocation）に変換されることが分かっている。ＴＥＤは拡張性がなく、通電信頼性には無害である。このため、ＢＰＤの成長による炭化ケイ素積層基板の抵抗の増大を防ぐ方法の１つとして、ＢＰＤをＴＥＤへ変換する効率を高める方法がある。【００１０】
ただし、特許文献１に記載の技術では、ＢＰＤを除去するために基板の表面を凹ませた後、基板上にエピタキシャル層を形成するため、エピタキシャル層の表面のモフォロジ―が著しく劣化し、オフ特性では漏れ電流が大きくなる問題が生じる。また、特許文献２に記載の技術では、バッファ層の不純物濃度とＳｉＣ基板の不純物濃度との差が小さいため、ＢＰＤからＴＥＤへの変換効率が十分に向上しない問題がある。また、特許文献３に記載の技術では、第２エピタキシャル層内から第３エピタキシャル層の上面側まで貫通するＢＰＤについては、ＢＰＤが積層欠陥に拡張することを抑えられず、ＢＰＤからＴＥＤへの変換効率を上げてＢＰＤを低減する必要がある。また、特許文献３においては第１エピタキシャル層のドナー濃度が過度に低いため第１エピタキシャル層が高抵抗となり、素子特性が劣化する問題がある。【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１３】
代表的な実施の形態による炭化ケイ素積層基板は、第１導電型のＳｉＣ基板上に順に形成された、第１導電型の第１半導体層、第１導電型の第２半導体層および第１導電型の第３半導体層を有し、第１半導体層の不純物濃度は、第２半導体層の不純物濃度より低く第３半導体層の不純物濃度より高く、第２半導体層の不純物濃度は、ＳｉＣ基板の不純物濃度よりも低いものである。
【発明の効果】
【００１４】
代表的な実施の形態によれば、炭化ケイ素積層基板における抵抗の増大を抑制することができるため、炭化ケイ素基板の信頼性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１である炭化ケイ素積層基板を用いた半導体チップの平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】本発明の実施の形態１である炭化ケイ素積層基板を用いた半導体チップの平面図である。
【図４】本発明の実施の形態１である炭化ケイ素積層基板を用いた半導体チップの製造工程を示す断面図である。
【図５】図４に続く半導体チップの製造工程を示す断面図である。
【図６】図５に続く半導体チップの製造工程を示す断面図である。
【図７】図６に続く半導体チップの製造工程を示す断面図である。
【図８】図７に続く半導体チップの製造工程を示す断面図である。
【図９】図８に続く半導体チップの製造工程を示す断面図である。
【図１０】図９に続く半導体チップの製造工程を示す断面図である。
【図１１】図１０に続く半導体チップの製造工程を示す断面図である。
【図１２】図１１に続く半導体チップの製造工程を示す断面図である。
【図１３】図１２に続く半導体チップの製造工程を示す断面図である。
【図１４】本発明の実施の形態２である炭化ケイ素積層基板を用いた半導体チップの断面図である。
【図１５】本発明の実施の形態２の変形例１である炭化ケイ素積層基板を用いた半導体チップの断面図である。
【図１６】本発明の実施の形態２の変形例２である炭化ケイ素積層基板を用いた半導体チップの断面図である。
【図１７】エピタキシャル層に生じる各種の欠陥を示す断面図である。
【図１８】半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。
【図１９】比較例である炭化ケイ素積層基板の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−−」、「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。
【００１８】
本願でいう基板は、エピタキシャル層を含まない半導体基板を意味する場合と、半導体基板と当該半導体基板上のエピタキシャル層とを含む積層構造を有する基板を意味する場合とがある。以下の各実施の形態で単に「ＳｉＣ基板」、「半導体基板」または「ＳｉＣ半導体基板」という場合には、これらの基板は、エピタキシャル層を含まない基板を意味する。これに対し、以下の各実施の形態で単に「炭化ケイ素積層基板」という場合には、この基板は、半導体基板および当該半導体基板上のエピタキシャル層とを含む積層基板を意味する。
【００１９】
（実施の形態１）
＜炭化ケイ素積層基板の構成＞
以下、本実施の形態の炭化ケイ素積層基板を用いた半導体チップの構造について、図１〜図３を用いて説明する。図１は、本実施の形態の炭化ケイ素積層基板を用いた半導体チップの平面図である。図２は、図１のＡ−Ａ線における断面図である。図３は、本実施の形態の炭化ケイ素積層基板を用いた半導体チップの平面図であって、図１に示す複数の素子が形成される領域よりも上層のパッドの形成層を示すものである。
【００２０】
図１に示すように、半導体チップ６０は半導体基板の表面側に形成されたエピタキシャル層であるドリフト層３を半導体基板上に有している。図１では、主にドリフト層３の上面を示しており、ドリフト層３上のゲート絶縁膜、ゲート電極、層間絶縁膜、シリサイド層、コンタクトプラグ、パッシベーション膜およびパッドなどの図示を省略している。図１には、ドリフト層３の上面と、当該上面に形成された各種の半導体領域とを示している。
【００２１】
図２の左側には、図１のＡ−Ａ線の断面図であって、ＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体チップ６０（図１参照）の中心部の素子領域の構造を示している。つまり、図２の左側の断面図は、半導体チップ６０における活性領域の複数のＳｉＣＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという場合がある）の断面を示すものである。
【００２２】
図２の右側には、図２の左側に示す断面構造の深さ方向と不純物濃度との関係をグラフで示している。つまり、当該グラフの横軸は不純物濃度（ここではｎ型不純物の濃度）を示し、縦軸は深さを示している。ここでいう深さとは、半導体チップ６０を構成するＳｉＣ基板（半導体基板、半導体層）１、半導体層（基底面転位変換層、エピタキシャル層）１１、バッファ層（空乏層バリア層、エピタキシャル層、半導体層）２およびドリフト層（半導体層、エピタキシャル層）３からなる積層構造の上面から下面までの深さを指す。また、深さとは、ＳｉＣ基板１の主面に対して垂直な方向であって、上方から下方に向かう距離をいう。当該グラフでは、ＳｉＣ基板１、半導体層１１、バッファ層２およびドリフト層３のそれぞれの不純物濃度のみを示し、他のコンタクト領域、ウェル領域、ソース領域およびドレイン領域などが形成された箇所の不純物濃度については表示していない。
【００２３】
ＳｉＣ基板１は、ｎ＋＋型の六方晶系半導体基板であり、ＳｉＣ基板１、半導体層１１、バッファ層２およびドリフト層３は、いずれもＳｉＣ（炭化ケイ素）からなるｎ型の半導体により構成されている。本実施の形態の炭化ケイ素積層基板は、半導体チップ６０を構成するＳｉＣ基板１、半導体層１１、バッファ層２およびドリフト層３からなる積層構造により構成されている。言い換えれば、ＳｉＣ基板１と、ＳｉＣ基板１上の各エピタキシャル層（例えば、半導体層１１、バッファ層２およびドリフト層３）との導電型（第１導電型）は、ｎ型である。
【００２４】
なお、本願でいう炭化ケイ素積層基板とは、ダイシングされる前の円板状の基板のみを意味するのではなく、基板上のエピタキシャル層に素子が形成された後にダイシング工程を行い、その結果得られた半導体チップを構成する基板をも意味する。
【００２５】
図１に示すように、本実施の形態の炭化ケイ素積層基板には、セル構造からなる複数のＭＯＳＦＥＴが搭載されており、個片化された炭化ケイ素積層基板は、半導体チップ６０を構成している。これらのＭＯＳＦＥＴを構成するゲート電極（図示しない）およびソース領域８１への電位の供給に用いられる各パッドが、図３に示されている。
【００２６】
図３に示すように、半導体チップ６０の上面には、外部の制御回路（図示しない）からゲート電圧が印加されるゲートパッド６１が形成されている。ゲートパッド６１は、上記ＭＯＳＦＥＴを構成するゲート電極９２（図２参照）に電気的に接続されている。また、半導体チップ６０に形成された複数のＭＯＳＦＥＴのそれぞれのソース領域は、電気的に並列に接続されており、ソースパッド６２に接続されている。つまり、１個のソースパッド６２が、複数のソース領域に電気的に接続されている。
【００２７】
図１に示す半導体チップ６０の中央部の素子領域（アクティブ領域）６５には、ＭＯＳＦＥＴの最小単位構造となるユニットセル７０が複数個配置されている。各ユニットセル７０のゲート電極（図示しない）には、図３に示すゲートパッド６１に印加されるゲート電圧が、ゲートパッド６１を通じて供給される。なお、図３に示すゲートパッド６１の位置並びに個数、またはソースパッド６２の形状などは、多種多様なものがあり得るが、本実施の形態の炭化ケイ素積層基板の効果に影響を及ぼすものではない。
【００２８】
図１に示すように、半導体チップ６０は平面視において矩形の形状を有している。平面視において、半導体チップ６０の中央部には素子領域６５が存在し、素子領域６５の周囲を取り囲むように周縁領域６６およびターミネーション領域６７が存在する。つまり、平面視において、半導体チップ６０を構成する半導体基板上のドリフト層３の上面の中央部から、ドリフト層３の上面の端部に向かって、順に素子領域６５、周縁領域６６およびターミネーション領域６７が存在する。
【００２９】
なお、ターミネーション領域６７は、周縁領域６６を含む領域である。周縁領域６６は、ターミネーション領域６７に形成されたＪＴＥ（Junction Termination Extension）領域８５に電位を供給するための給電部である。周縁領域６６およびターミネーション領域６７のそれぞれは、矩形の半導体チップ６０の各辺に沿って延在する環状構造を有している。ＪＴＥ領域８５は、ドリフト層３の上面に形成されたｐ型の半導体領域である。
【００３０】
周縁領域６６に囲まれた領域である素子領域６５には、ウェル領域８０、ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数配置されている。ユニットセル７０は、ＭＯＳＦＥＴの最小単位構造である。ドリフト層３の上面において、複数のユニットセル７０は互いに離間している。平面視において、それぞれのユニットセル７０内には、第１コンタクト領域８２を中心として、その周囲にソース領域８１およびウェル領域８０が順に配置されている。
【００３１】
つまり、平面視において、第１コンタクト領域８２の外側を囲むようにソース領域８１が形成され、さらにソース領域８１の外側を囲むようにウェル領域８０が形成されている。平面視において、第１コンタクト領域８２、ソース領域８１およびウェル領域８０はいずれも矩形の構造を有している。
【００３２】
第１コンタクト領域８２およびソース領域８１は互いに隣接しており、第１コンタクト領域８２およびソース領域８１の境界上を跨がるように、第１コンタクト領域８２およびソース領域８１の上面にシリサイド層９５（図２参照）が形成されている。
【００３３】
ここでは、ユニットセル７０を平面視において正四角形の構造を有するものとして示しているが、これに限らず、例えばユニットセル７０の形状は長方形または多角形などでもよい。また、図１ではユニットセル７０を５個のみ示しているが、実際には素子領域６５内において、より多数のユニットセル７０が配置されている。
【００３４】
また、ここでは複数のユニットセル７０を、半導体チップ６０の端部の平行する２辺に平行な第１方向に並べて配置し、そのようにして設けた列を、第１方向に直交する方向において複数配置している。さらに、第２方向において隣り合う列同士のユニットセル７０を、第１方向において半周期ずらして互い違いに配列している。しかし、これに限らず、縦横において等ピッチで複数のユニットセル７０を配置してもよい。つまり、複数のユニットセル７０はマトリクス状に配置されていてもよい。
【００３５】
周縁領域６６内において、ドリフト層３の上面に環状の第２コンタクト領域８３が形成されている。ここでいう周縁領域６６は、平面視において第２コンタクト領域８３と重なる領域を指す。つまり、周縁領域６６のレイアウトは、第２コンタクト領域８３の形成領域により規定されている。第２コンタクト領域８３は、ドリフト層３の上面に形成されたｐ＋型の半導体領域である。第２コンタクト領域８３は、ターミネーション領域６７の電位固定のために形成された領域であり、また、ＪＴＥ領域８５に電位を供給するための領域である。
【００３６】
第２コンタクト領域８３を介してＪＴＥ領域８５に電位を印加することによって、逆方向電圧印加時の終端領域での電界集中を緩和し、半導体チップの耐圧を高く維持することができる。ここでは、半導体チップのターミネーション構造として、ＪＴＥ領域を形成した構造について説明するが、半導体チップの電界を緩和するためにターミネーション構造は、例えば平面視において素子領域を環状に囲むｐ型の半導体領域を複数有するＦＬＲ（Field Limiting Ring）構造などであってもよい。
【００３７】
図２に示すように、本実施の形態の半導体チップ６０（図１参照）は、ｎ＋＋型の六方晶系半導体基板であるＳｉＣ基板１を有している。ＳｉＣ基板１上には、ＳｉＣ基板１よりも不純物濃度が低いＳｉＣからなるｎ−型の半導体層１１が形成されている。半導体層１１上には、半導体層１１よりも不純物濃度が高く、ＳｉＣ基板１よりも不純物濃度が低いＳｉＣからなるｎ＋型のバッファ層２が形成されている。バッファ層２上には、半導体層１１よりも不純物濃度が低いＳｉＣからなるｎ−−型のドリフト層３が形成されている。
【００３８】
ＳｉＣ基板１、半導体層１１、バッファ層２およびドリフト層３は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））を含んでいる。ＳｉＣ基板１、半導体層１１、バッファ層２およびドリフト層３のそれぞれの上記不純物濃度は、いずれもｎ型不純物の濃度（Ｎｄ）を意味する。素子領域において、ドリフト層３の上面には、複数のｎチャネル型のＭＯＳＦＥＴセル構造が形成されている。
【００３９】
図２の右側のグラフに示すように、不純物濃度の大小関係は、ＳｉＣ基板１＞バッファ層２＞半導体層１１＞ドリフト層３となっている。本実施の形態の主な特徴は、高濃度のＳｉＣ基板１上に、ＳｉＣ基板１の主面に接するように、ＳｉＣ基板１よりも不純物濃度が低い半導体層（基底面欠陥変換層）１１を形成することにある。また、本実施の形態の他の特徴は、半導体層１１の不純物濃度が、上面に素子を有するドリフト層３の不純物濃度よりも高いことにある。
【００４０】
ＳｉＣ基板１のｎ型不純物の濃度は、例えば１×１０１８ｃｍ−３より大きく、１×１０１９ｃｍ−３以下である。ＳｉＣ基板１の主面は、例えばＳｉ面であり、＜１１−２０＞方向に４〜８度傾斜した｛０００１｝面である。例えば、半導体層１１の膜厚は数百ｎｍである。半導体層１１のｎ型の不純物濃度は１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である。バッファ層２の膜厚は例えば０．５〜８μｍである。バッファ層２のｎ型の不純物濃度は１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３未満である。ドリフト層３の膜厚は、例えば３〜８０μｍである。ドリフト層３のｎ型の不純物濃度は、ドリフト層３の上部に形成されるパワーデバイスの仕様により任意に設定可能であり、例えば、１×１０１４ｃｍ−３〜５×１０１６ｃｍ−３未満である。
【００４１】
なお、ここで例示した基板および各半導体層のそれぞれの不純物濃度の数値には、互いに重なる範囲が存在するが、本実施の形態の炭化ケイ素積層基板において、不純物濃度の大小関係については、常に、ＳｉＣ基板１＞半導体層１１＞ドリフト層３が成り立つ。例えば、ドリフト層３の不純物濃度が２×１０１６ｃｍ−３である場合には、半導体層１１の不純物濃度は必ず２×１０１６ｃｍ−３より大きい。
【００４２】
また、半導体層１１の不純物濃度は常にＳｉＣ基板１およびバッファ層２のそれぞれの不純物濃度より低いが、バッファ層２の不純物濃度がＳｉＣ基板１の不純物濃度を超えてもよい。ただし、ＳｉＣ基板１の不純物濃度がバッファ層２の不純物濃度よりも高ければ、半導体層１１とＳｉＣ基板１との相互間の濃度差が大きくなるため、後述するＢＰＤがＴＥＤに変換される効率を高めることができる。
【００４３】
また、半導体チップ６０（図１参照）の主面の反対側の裏面側には、上記ＭＯＳＦＥＴのドレイン配線用電極９０が形成されている。具体的には、ＳｉＣ基板１の裏面には、ＳｉＣ基板１よりも不純物濃度が高いｎ型の半導体領域であるドレイン領域８４が形成されており、ドレイン領域８４の底面に接して、第３シリサイド層１００が形成されている。つまり、ＳｉＣ基板１の裏面は第３シリサイド層１００に覆われている。第３シリサイド層１００の底面、つまりＳｉＣ基板１側と逆側の面は、ドレイン配線用電極９０により覆われている。
【００４４】
素子領域では、ドリフト層３の上面から所定の深さで、ｐ型の半導体領域であるウェル領域８０が複数形成されている。ウェル領域８０は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。各ウェル領域８０内には、ドリフト層３の上面から所定の深さで、ｎ＋型の半導体領域であるソース領域８１が形成されている。ソース領域８１は、ｎ型不純物（例えば窒素（Ｎ）またはリン（Ｐ））が導入された半導体領域である。
【００４５】
また、各ウェル領域８０内には、ドリフト層３の上面から所定の深さで、ｐ＋型の半導体領域である第１コンタクト領域８２が形成されている。第１コンタクト領域８２はウェル領域の電位を固定するために設けられた領域であり、ソース領域８１とほぼ同様の深さを有している。第１コンタクト領域８２は、ｐ型不純物（例えばアルミニウム（Ａｌ）またはホウ素（Ｂ））が導入された半導体領域である。第１コンタクト領域８２は、隣接するソース領域８１により両側から挟まれるように配置されている。また、第１コンタクト領域８２の底部、並びにソース領域８１の底部および側面は、ウェル領域８０に覆われている。
【００４６】
ドリフト層３の上面には、ウェル領域８０、ソース領域８１および第１コンタクト領域８２からなるユニットセル７０が複数形成されており、ユニットセル７０同士は互いに離間している。隣り合うユニットセル７０同士の間のドリフト層３上には、ゲート絶縁膜９１を介してゲート電極９２が形成されており、ゲート絶縁膜９１の端部の上面、ゲート電極９２の側面および上面は、層間絶縁膜９３により覆われている。各ゲート電極９２を覆う層間絶縁膜９３同士の間の開口部６８において、第１コンタクト領域８２およびソース領域８１は、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３に覆われていない。つまり、ゲート絶縁膜９１、ゲート電極９２および層間絶縁膜９３はユニットセル７０の上面に達する開口部６８を有しており、開口部６８の底部では、第１コンタクト領域８２およびソース領域８１が露出している。
【００４７】
素子領域における層間絶縁膜９３の開口部６８、つまりコンタクトホール内の底部で露出するソース領域８１の一部および第１コンタクト領域８２のそれぞれの表面上には、シリサイド層９５が形成されている。ソース領域８１の一部および第１コンタクト領域８２に接するシリサイド層９５上の開口部６８には、接続部であるコンタクトプラグ９４が埋め込まれている。複数の開口部６８に埋め込まれた複数のコンタクトプラグ９４のそれぞれは、層間絶縁膜９３に形成されたソース配線用電極９６と一体となっている。ソース配線用電極９６は、ソースパッド６２（図３参照）に電気的に接続されている。ここでは、ターミネーション領域の上部を覆うパッシベーション膜（図示しない）から露出するソース配線用電極９６の上面自体がソースパッド６２を構成している。
【００４８】
ソース領域８１の一部および第１コンタクト領域８２は、シリサイド層９５を介して、コンタクトプラグ９４に対しオーミック性を有するように電気的に接続されている。よって、ソース領域８１の一部および第１コンタクト領域８２は、シリサイド層９５、コンタクトプラグ９４、およびソース配線用電極９６を介して、ソースパッド６２に接続されている。同様に、ゲート電極９２には、図示しない領域においてコンタクトプラグが接続され、ゲート電極９２は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド６１（図３参照）に電気的に接続されている。
【００４９】
本実施の形態の半導体チップに形成されたＭＯＳＦＥＴは、少なくともゲート電極９２と、ソース領域８１と、ドレイン領域８４を有している。ＭＯＳＦＥＴを動作させる際には、ゲート電極９２に所定の電圧を印加してＭＯＳＦＥＴをオンさせることで、電位の高いドレインから電位の低いソースに電流を流す。当該ＭＯＳＦＥＴのチャネル領域は、ｐ型の半導体領域であるウェル領域８０内の上部に形成される。つまり、ＭＯＳＦＥＴを駆動させる際の電流は、ドレイン配線用電極９０から流れて、ドリフト層３内であってゲート絶縁膜９１の近傍の領域を通り、ドリフト層３の上面近傍のウェル領域８０内であってゲート電極９２の直下の領域を通って、ソース領域８１へ流れる。
【００５０】
本実施の形態において、第１コンタクト領域８２に電位を供給する場合には、ＭＯＳＦＥＴの内蔵ダイオード（内蔵ｐｎダイオード）のｐｎ接合にｐｎ電流が流れる。また、第２コンタクト領域８３に電位を供給する場合には、ターミネーション領域の内蔵ダイオードのｐｎ接合にｐｎ電流が流れる。ここでいうＭＯＳＦＥＴの内蔵ダイオードとは、例えばｐ＋型の第１コンタクト領域８２に接続されているｐ型のウェル領域８０と、ｎ−−型のドリフト層３との間のｐｎ接合部分を指す。また、ここでいうターミネーション領域の内蔵ダイオードとは、例えばｐ＋型の第２コンタクト領域８３（図１参照）に接続されているｐ型のＪＴＥ領域８５（図１参照）と、ｎ−−型のドリフト層３との間のｐｎ接合部分を指す。なお、本願ではドリフト層３を含む基板内のｐｎ接続に流れる電流をｐｎ電流と呼ぶ。
【００５１】
＜炭化ケイ素積層基板の製造方法＞
本実施の形態における炭化ケイ素積層基板および当該基板を含む半導体装置の製造方法について、図４〜図１３を用いて工程順に説明する。図４〜図１３は、本実施の形態の炭化ケイ素積層基板を用いた半導体チップの製造工程を示す断面図である。図４〜図１３では、ＭＯＳＦＥＴが形成される素子領域の断面を示す。図４〜図１３の素子領域の断面は、図２を用いて説明した位置と同じ位置における断面である。
【００５２】
まず、図４に示すように、ｎ＋＋型のＳｉＣ基板１を準備する。ＳｉＣ基板１にはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えばＮ（窒素）であり、このｎ型不純物の不純物濃度は例えば、１×１０１８ｃｍ−３より大きく、１×１０１９ｃｍ−３以下である。ＳｉＣ基板１の主面は、例えば＜１１−２０＞方向に４〜８度傾斜した｛０００１｝面である。ＳｉＣ基板１の主面および主面の反対側の裏面のそれぞれはＣＭＰ（Chemical Mechanical Polishing）法により研磨されており、鏡面となっている。
【００５３】
次に、図５に示すように、ＳｉＣ基板１上に、半導体層１１、バッファ層２およびドリフト層３を順に形成する。つまり、以下のようにしてエピタキシャル成長法により、ＳｉＣからなる各種の半導体層（エピタキシャル層、エピタキシャル成長層）を順に形成する。
【００５４】
まず、ＳｉＣ基板１をＲＣＡ洗浄した後、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）装置の炉内のサセプタに設置する。続いて、炉内を１×１０−４Ｐａ以下の真空度になるまで排気する。続いて、炉内にキャリアガスである水素を導入し、炉内の圧力を１〜３０ｋＰａとする。このように水素を導入しながら、サセプタが設定温度に安定するまで保持する。サセプタの設定温度は、例えば１４００〜１７００℃である。続いて、炉内に原料ガスを導入する。原料ガスにはシランとプロパンを用い、不純物ドーパントガスとして窒素を用いる。これらの原料ガスの供給により、ＳｉＣからなるエピタキシャル層の成長が始まる。
【００５５】
これらのガス流量とサセプタの設定温度、炉内圧力を任意に変更しながらエピタキシャル成長を行うことで、ＳｉＣ基板１上に、半導体層（第１エピタキシャル層）１１、バッファ層（第２エピタキシャル層）２およびドリフト層（第３エピタキシャル層）３を所望の不純物濃度および膜厚にて順番に形成する。
【００５６】
半導体層１１は、ＳｉＣ基板１と半導体層１１との界面において、ＢＰＤがＴＥＤに変換される効率を向上させるために設ける層である。この変換効率の向上は、不純物濃度が高い層内から不純物濃度が低い層内に向かって伝播する場合、それらの層の相互間の濃度差に起因してＢＰＤからＴＥＤへの変換が起き易くなる性質を利用して達成するものである。したがって、半導体層１１は、ＳｉＣ基板１より低い不純物濃度で形成する。
【００５７】
半導体層１１のｎ型の不純物濃度は１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である。ＳｉＣ基板１と半導体層１１との界面において、ＢＰＤがＴＥＤに変換される効率を向上させるため、半導体層１１の不純物濃度は低いことが望ましい。ただし、半導体層１１は低濃度になるほど高抵抗になるため、エピタキシャル層の上面と基板の裏面との間が電流経路となるパワーデバイスでは、素子特性が劣化する。このため、半導体層１１の不純物濃度は、１×１０１６ｃｍ−３より大きくする必要がある。
【００５８】
また、半導体層１１の膜厚は１μｍ以下であることが好ましい。これは、半導体層１１が過度に厚膜化されることで、高抵抗となることを防ぐためである。ただし、エピタキシャル成長法により安定した成膜を行うために、半導体層１１はある程度大きい膜厚を有することが望ましい。
【００５９】
バッファ層２は、ドリフト層３の上部に形成されたパワーデバイスから広がる空乏層をバッファ層２で止める機能を持たせる必要がある。ＳｉＣ基板１はエピタキシャル層と比較して結晶欠陥が多いため、空乏層がＳｉＣ基板１とＳｉＣ基板１上のエピタキシャル層との界面に達すると、空乏層の広がりが不均一になり、リーク電流が発生するため、空乏層が当該界面に達することを防ぐ必要がある。空乏層はエピタキシャル層の不純物濃度が高い領域では広がりにくくなる性質を有する。そのため、バッファ層２は、当該空乏層の広がりが十分小さくなる濃度である１×１０１７ｃｍ−３以上の不純物濃度を有している必要がある。
【００６０】
よって、ここでは、バッファ層２のｎ型の不純物濃度は１×１０１７ｃｍ−３以上、１×１０１９ｃｍ−３未満である。なお、ここでは半導体層１１の濃度が１×１０１７ｃｍ−３以下であり、バッファ層２の濃度が１×１０１７ｃｍ−３以上であることについて説明しているが、半導体層１１の不純物濃度がバッファ層２の不純物濃度より必ず低くなるようにそれぞれの層を形成する。バッファ層２の膜厚は任意に設定可能であり、例えば０．５〜８μｍ程度である。
【００６１】
ドリフト層３の不純物濃度および膜厚は、試作するパワーデバイスの仕様によって任意に設定する。ドリフト層３の不純物濃度は、例えば、１×１０１４ｃｍ−３〜５×１０１６ｃｍ−３未満である。ドリフト層３の膜厚は、例えば３〜８０μｍである。
【００６２】
半導体層１１、バッファ層２およびドリフト層３の各層の形成工程で、原料ガスの流量、サセプタの設定温度、および炉内の圧力を変更してもよい。また、各層の成膜が終了した後、一度原料ガスの供給を中止して成膜を停止し、その後再度原料ガスの供給を開始して次の層の成膜を行ってもよい。これにより、原料ガスの流量、サセプタの設定温度および炉内の圧力が安定してから次の層の成膜を行うため、各層の不純物濃度および膜厚のばらつきを低減することができる。
【００６３】
半導体層１１、バッファ層２およびドリフト層３を全て形成した後、原料ガスの供給を停止し、炉内に水素を導入しつつ、サセプタを冷却する。サセプタの温度が十分下がった後、水素の導入を停止し、炉内を排気したあと、サセプタを取り出す。これにより、本実施の形態の炭化ケイ素積層基板が完成する。
【００６４】
次に、図示は省略するが、ドリフト層３の上面上に、マスクを形成する。マスクはターミネーション領域のドリフト層３の上面の一部を露出する膜である。マスクの材料には、例えばＳｉＯ２（酸化シリコン）またはフォトレジストなどを用いる。続いて、ターミネーション領域のドリフト層３に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、ターミネーション領域のドリフト層３の上面に、ｐ型の半導体領域であるＪＴＥ領域（図示しない。図１に示すＪＴＥ領域８５参照）を形成する。ＪＴＥ領域のドリフト層３の上面からの深さは、例えば０．５〜２．０μｍ程度である。また、ＪＴＥ領域の不純物濃度は、例えば１×１０１６〜５×１０１９ｃｍ−３である。
【００６５】
次に、図６に示すように、上記マスクを除去した後、ドリフト層３の上面上に、マスク１７を形成する。マスク１７は素子領域のドリフト層３の上面の複数の箇所を露出する膜である。マスク１７の厚さは、例えば１．０〜５．０μｍ程度である。マスク１７の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。
【００６６】
次に、上部にマスク１７が形成されたドリフト層３に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域のドリフト層３の上面に、ｐ型の半導体領域であるウェル領域８０を複数形成する。ウェル領域８０のドリフト層３の上面からの深さは、例えば０．５〜２．０μｍ程度である。また、ウェル領域８０の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３である。
【００６７】
次に、図７に示すように、マスク１７を除去した後、ドリフト層３の上面上に、マスク１２を形成する。マスク１２の厚さは、例えば０．５〜２．０μｍ程度である。マスク１２の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。
【００６８】
次に、上部にマスク１２が形成されたドリフト層３に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、素子領域のドリフト層３の上面に、ｎ＋型の半導体領域であるソース領域８１を複数形成する。各ソース領域８１は、ウェル領域８０の平面視における中央部に形成する。各ソース領域８１のドリフト層３の上面からの深さは、例えば０．０５〜１．０μｍ程度である。また、ソース領域８１の不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３である。
【００６９】
次に、図８に示すように、マスク１２を除去した後、ドリフト層３の上面上に、マスク１３を形成する。マスク１３の厚さは、例えば０．５〜２．０μｍ程度である。マスク１３の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。
【００７０】
次に、上部にマスク１３が形成されたドリフト層３に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、素子領域のドリフト層３の上面にｐ＋型の半導体領域である第１コンタクト領域８２を複数形成し、ターミネーション領域のドリフト層３の上面にｐ＋型の半導体領域である第２コンタクト領域（図示しない。図１に示す第２コンタクト領域８３参照）を形成する。各第１コンタクト領域８２は、各ソース領域８１の平面視における中央部に形成する。第２コンタクト領域は、ＪＴＥ領域８５の上面に形成する。平面視において、第２コンタクト領域は矩形の環状構造を有し、素子領域を囲むように形成される。
【００７１】
第１コンタクト領域８２および第２コンタクト領域の、ドリフト層３の上面からの深さは、例えば０．０５〜２．０μｍ程度である。また、第１コンタクト領域８２と第２コンタクト領域との不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３である。
【００７２】
次に、図９に示すように、マスク１３を除去した後ドリフト層３の上面上に、保護膜となるマスク１４を形成する。その後、ＳｉＣ基板１の裏面にｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、ＳｉＣ基板１の裏面にｎ＋型の半導体領域であるドレイン領域８４を形成する。ドレイン領域８４の、ＳｉＣ基板１の裏面からの深さは、例えば０．０５〜２．０μｍ程度である。またドレイン領域８４の不純物濃度は、１×１０１９〜１×１０２１ｃｍ−３である。
【００７３】
次に、図示は省略するが、全てのマスクを除去し、ドリフト層３の上面およびＳｉＣ基板１裏面のそれぞれに接するように、例えばプラズマＣＶＤ法を用いて炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３〜０．０５μｍ程度である。上記のようにして、炭素（Ｃ）膜によりＳｉＣドリフト層３の上面およびＳｉＣ基板１の裏面を被覆した後、１５００度以上の温度で、２〜３分程度の熱処理を施す。これにより、ＳｉＣドリフト層３の上面と、ＳｉＣ基板１の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素（Ｃ）膜を、例えばプラズマ処理により除去する。
【００７４】
次に、図１０に示すように、ドリフト層３の上面上に、絶縁膜８９およびｎ型の多結晶Ｓｉ膜を順に形成した後、多結晶Ｓｉ膜上にマスク１５を形成する。絶縁膜８９および多結晶Ｓｉ膜は、例えばＣＶＤ法により形成する。マスク１５は、ドリフト層３の上面において隣り合う第１コンタクト領域８２同士の間に形成する。続いて、マスク１５を用いたドライエッチング法により、多結晶Ｓｉ膜を加工することで、多結晶Ｓｉ膜からなるゲート電極９２を形成する。絶縁膜８９の厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極９２の厚さは、例えば、０．２〜０．５μｍ程度である。
【００７５】
次に、図１１に示すように、マスク１５を除去した後、ドリフト層３の上面上に、ゲート電極９２および絶縁膜８９を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜９３を形成する。その後、マスク１６を用いて、層間絶縁膜９３および絶縁膜８９をドライエッチング法により加工することで、ドリフト層３の上面を露出させる。
【００７６】
これにより、素子領域において、絶縁膜８９からなるゲート絶縁膜９１をゲート電極９２および層間絶縁膜９３の直下に形成する。また、上記エッチング工程により、素子領域の層間絶縁膜９３には、ソース領域８１の一部および第１コンタクト領域８２のそれぞれの上面が露出する開口部６８が層間絶縁膜９３に形成され、ターミネーション領域の層間絶縁膜９３には、第２コンタクト領域（図示しない）の上面の一部が露出する開口部（図示しない）が形成される。
【００７７】
以上により、ＭＯＳＦＥＴの最小単位構造であるユニットセル７０が複数形成される。複数のユニットセル７０のそれぞれは、互いに隣接するウェル領域８０、ソース領域８１および第１コンタクト領域８２と、当該ウェル領域８０の直上にゲート絶縁膜９１を介して形成されたゲート電極９２とを有している。
【００７８】
次に、図１２に示すように、マスク１６を除去した後、素子領域の開口部６８の底部にシリサイド層９５を形成し、ターミネーション領域の開口部の底面にシリサイド層（図示しない）を形成する。
【００７９】
シリサイド層９５を形成する際には、まず、露出しているドリフト層３を覆うように、例えばスパッタリング法により第１金属（例えばニッケル（Ｎｉ））膜を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、６００〜１０００℃のシリサイド化熱処理を施すことにより、素子領域の開口部６８の底面において、第１金属膜とドリフト層３とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層９５を形成する。この工程により、ターミネーション領域の開口部の底面にもシリサイド層が形成される。
【００８０】
次に、図１３に示すように、シリサイド層９５に達する開口部６８、ターミネーション領域のシリサイド層に達する開口部（図示しない）、およびゲート電極９２に達する開口部（図示しない）のそれぞれの内部を埋め込むように、層間絶縁膜９３上に、第２金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層する。アルミニウム（Ａｌ）膜の厚さは、例えば１．０μｍ以上が好ましい。続いて、上記の第２金属膜、窒化チタン膜およびアルミニウム膜からなる積層膜を加工することにより、当該積層膜からなるコンタクトプラグ９４、ソース配線用電極９６およびゲート配線用電極（図示しない）を形成する。
【００８１】
ソース配線用電極９６またはゲート配線用電極は層間絶縁膜９３上の上記積層膜からなり、コンタクトプラグ９４は開口部６８内の上記積層膜からなる。ソース配線用電極９６はシリサイド層９５を介して第１コンタクト領域８２に対してオーミック性を有するように電気的に接続されている。また、図示していないターミネーション領域では、ソース配線用電極９６はシリサイド層を介して第２コンタクト領域に接続されている。また、図示しないゲート配線用電極は、ゲート電極９２と電気的に接続されている。
【００８２】
次に、ＳｉＯ２膜またはポリイミド膜からなる絶縁膜をゲート配線用電極およびソース配線用電極９６を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜（図示しない）を形成する。パッシベーション膜は、ターミネーション領域を覆い、素子領域において開口している。
【００８３】
次に、ＳｉＣ基板１の裏面に、例えばスパッタリング法により第３金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第３金属膜とＳｉＣ基板１とを反応させて、第３シリサイド層１００を形成する。第３シリサイド層１００は、ドレイン領域８４の下面と接している。第３金属膜の厚さは、例えば０．１μｍ程度である。続いて、第３シリサイド層１００の底面を覆うように、ドレイン配線用電極９０を形成する。ドレイン配線用電極９０は、第３シリサイド層１００側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５〜１μｍの積層膜により構成される。
【００８４】
その後、ＳｉＣ基板１をダイシング工程により切削することで個片化し、これにより複数の半導体チップを得る。以上により、図１、図２および図３に示すＳｉＣＭＯＳＦＥＴを含む本実施の形態の半導体チップ６０が完成する。
【００８５】
＜本実施の形態の効果＞
次に、本実施の形態１による炭化ケイ素積層基板の効果について、図１７〜図１９を用いて説明する。
【００８６】
図１７はエピタキシャル層に生じる各種の欠陥を示す断面図である。図１９には、比較例である炭化ケイ素積層基板の断面図であって、半導体基板およびその上のエピタキシャル層の断面図を示している。図１７では、基板などに生じる欠陥の構成を分かり易くするため、ハッチングを省略している。
【００８７】
図１８は、半導体基板上のエピタキシャル層に生じるショックレー型積層欠陥について説明するための、半導体基板上のエピタキシャル層の概略図である。図１８の右側には、エピタキシャル層内に生じるショックレー型積層欠陥の平面図を示している。図１８の左側には炭化ケイ素積層基板（炭化ケイ素ウェハ）の概略の斜視図を示し、その中央部に半導体基板の一部の長方形の部分を示している。図１８の左側に示す楕円は、半導体基板上のエピタキシャル層であり、その下の半導体基板の図示は省略している。図１９は、比較例として示す炭化ケイ素積層基板の断面図である。図１９では、図２と同様に、図の左側に炭化ケイ素積層基板の断面を示し、図の右側に基板およびエピタキシャル層の不純物濃度のグラフを示している。
【００８８】
素子製造に使用される４Ｈ−ＳｉＣの結晶中に存在する線欠陥には、積層欠陥成長の核となる基底面転位（Basal Plane Dislocation：ＢＰＤ）があり、その他に、貫通らせん転位（ＴＳＤ：Threading Screw Dislocation）および貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）がある。ここで、基板に含まれる線欠陥のエピタキシャル成長における伝播の様子を図１７に示す。図１７には、ＳｉＣ基板１と、ＳｉＣ基板１上に形成された、ドリフト層を含むエピタキシャル層６とを示している。図１７では、ＢＰＤを実線で示し、ＴＳＤを破線で示し、ＴＥＤを点線で示している。
【００８９】
基板内に元々存在しているＢＰＤは、図１７に実線で示すように、ＳｉＣ基板１に多数存在し、当該多数のＢＰＤの一部は、エピタキシャル成長中にＴＥＤに変換されてエピタキシャル層６内に伝播する。これに対し、他の一部のＢＰＤは、ＴＥＤに変換されないまま、エピタキシャル層６内へ伝搬し得る。
【００９０】
ここでは、ＳｉＣ基板１上にエピタキシャル層６を形成する炭化ケイ素積層基板において、ＳｉＣのエピタキシャル成長の方法として、結晶軸を｛０００１｝基底面から＜１１−２０＞方向に数度（例えば４度または８度など）傾けた面上でステップフロー成長を用いる。したがって、ＳｉＣ基板１の結晶中に元々存在し、積層欠陥成長の核となるＢＰＤは、エピタキシャル成長したエピタキシャル層（ドリフト層）内において、ＳｉＣ基板１の主面から数度傾いた斜め方向に伝播する。
【００９１】
ＴＥＤおよびＴＳＤは、ＳｉＣ基板１の主面に対して垂直な方向に伝搬する転位であり、半導体装置の素子抵抗および順方向電圧の増大の原因となることが無い。また、ＴＥＤおよびＴＳＤは、積層欠陥への拡張性がない転位である。したがって、ＴＥＤおよびＴＳＤはＢＰＤに比べ、半導体装置の特性に対し悪影響を与えない、無害な欠陥である。これに対し、ＢＰＤは通電により拡張する欠陥であり、以下に説明するように、炭化ケイ素積層基板および半導体装置の高抵抗化の原因となる欠陥である。
【００９２】
次に、図１８を用いて、ＳｉＣ基板内からエピタキシャル層内へ拡張するＢＰＤが、エピタキシャル層内で成長する積層欠陥の形状について説明する。図１８に示すように、ＳｉＣ基板とエピタキシャル層６との界面近傍に形成されたＢＰＤは、ＳｉＣ基板側の頂点Ｎ１を基点として発生し、エピタキシャル層６内において、頂点Ｎ１とエピタキシャル層６の上面の頂点Ｎ２との間に線状に形成される。この線状の欠陥（ＢＰＤ）は、ＳｉＣ基板の主面に対し、ＳｉＣ基板の主面と｛０００１｝基底面とのなすオフ角θの角度で斜め方向に形成される。平面視において、上記線状のＢＰＤは、基点である頂点Ｎ１から頂点Ｎ２に向かって＜１１−２０＞方向に成長する。
【００９３】
ここで、ドリフト層３内のｐｎ接合への通電によって注入された電子と正孔とがＢＰＤにおいて再結合すると、放出されたエネルギーにより、線状のＢＰＤが横方向に拡張して面状のショックレー型積層欠陥（面欠陥）になる。
【００９４】
図１８に白い矢印で示すように、平面視において、ショックレー型積層欠陥ＳＤは、エピタキシャル層６の上面の頂点Ｎ３側に向かって徐々に成長し、頂点Ｎ３に達した時点で成長が止まる。つまり、ショックレー型積層欠陥ＳＤは、成長過程では台形の形状を有しており、成長が終わる時には直角三角形となる。当該直角三角形は、例えば、頂点Ｎ２での角度が９０度であり、頂点Ｎ１での角度が６０度であり、頂点Ｎ３での角度が３０度である。つまり、当該直角三角形の３辺のうち、頂点Ｎ２およびＮ３間の辺は、エピタキシャル層６の上面に存在する。
【００９５】
ＳｉＣパワー素子は、電流がドリフト層表面（ソース領域）から裏面（ドレイン領域）に向けて流れる縦型素子であるため、電流経路は｛０００１｝基底面に対してほぼ垂直となる。図１８に示すショックレー型積層欠陥ＳＤは、＜０００１＞方向に対して量子井戸的に振る舞い、電子トラップとして働く。そのため、ショックレー型積層欠陥ＳＤが形成された領域は、正常な領域に比べて高抵抗となる。
【００９６】
よって、電流がショックレー型積層欠陥ＳＤに対して垂直に流れると、結果的に素子抵抗（基板抵抗）が増大する。また、電流はショックレー型積層欠陥ＳＤを避けて流れた場合も、電流が流れる面積が小さくなることで電流密度が増加し、通電時間の経過と共に素子抵抗（基板抵抗）および順方向電圧（オン電圧）が増大する。つまり、通電時間の経過と共に、ＭＯＳＦＥＴではソース・ドレイン間の抵抗および内蔵ダイオードの抵抗が増大する問題が生じる。すなわち、炭化ケイ素積層基板および半導体装置が高抵抗化する。
【００９７】
しかし、高耐圧用のｐｎダイオードまたはＩＧＢＴなどでは、導通損失低減のためにｐｎ接合に通電する必要がある。また、トランジスタとダイオードをＳｉＣ化したオールＳｉＣパワーモジュールにおいて、装置の小型化および軽量化などを目的としてダイオードレス化を行う際には、ＭＯＳＦＥＴの内蔵ダイオードのｐｎ接合を通電させる必要があるため、ＳｉＣ素子の素子抵抗増大が問題となる。
【００９８】
なお、ここでいうダイオードレス化とは、例えばインバータ内においてトランジスタに逆並列に接続するダイオード（例えばショットキーバリアダイオード）の役割を内蔵ダイオードに担わせることを指す。これにより、ダイオードを、当該トランジスタを含むチップに混載する必要がなくなり、また、当該トランジスタを含むチップとは別にダイオードを搭載したチップを用意する必要がなくなるため、装置の小型化および軽量化が可能となる。
【００９９】
素子抵抗が増大すれば、半導体装置に所定の値の電流を流そうとした場合に必要となる電圧が大きくなる。つまり、素子抵抗の増大は、半導体装置の省電力化の妨げとなる。また、上記の素子抵抗（基板抵抗）の増大は、ＳｉＣ半導体基板内のｐｎ接合に大きな電流を流す程顕著となるため、素子抵抗は半導体装置の通電時間の経過と共に増大する。すなわち、通電劣化が起こる。したがって、半導体装置の特性を長期に亘って維持することができない問題が生じる。
【０１００】
ショックレー型積層欠陥ＳＤの拡大による基板抵抗および素子抵抗の増大を防ぐ方法として、ＳｉＣ基板側からエピタキシャル層側に向かって伝播するＢＰＤが、ＳｉＣ基板とエピタキシャル層との界面において、素子抵抗の増大に関与しない無害なＴＥＤに変換する効率を高める方法がある。ＢＰＤが変換して生じたＴＥＤに電流が流れてもＴＥＤは拡張せず、素子抵抗は増大しない。
【０１０１】
ここで、六方晶の構造をもつ４Ｈ−ＳｉＣの結晶において、その不純物濃度を高くして、Ｓｉ（シリコン）サイトあるいはＣ（炭素）サイトへの不純物置換を増加させると、ａ面方向およびｃ面方向の格子定数が変化する性質がある。また、ＢＰＤを有する不純物濃度が高い層と不純物濃度が低い層との界面では、不純物濃度差に起因する格子定数の差によって応力が働き、不純物濃度が低い層においてＢＰＤがＴＥＤに変換する効率が向上する性質がある。
【０１０２】
つまり、ＢＰＤを含み、不純物濃度が高いＳｉＣ基板上に、不純物濃度が低いエピタキシャル層を形成すると、当該ＳｉＣ基板と当該エピタキシャル層との界面において、ＢＰＤがＴＥＤに変換され、当該ＳｉＣ基板と当該エピタキシャル層との濃度差が大きい程、その変換効率は高くなる。言い換えれば、ＢＰＤがＴＥＤに変換する効率を効果的に向上させるためには、当該ＳｉＣ基板と当該エピタキシャル層との濃度差を十分に大きくする必要がある。
【０１０３】
ここで、比較例の炭化ケイ素積層基板を図１９に示す。図１９に示すように、比較例の炭化ケイ素積層基板は、ＳｉＣ基板１と、ＳｉＣ基板１上に順に形成されたバッファ（空乏層バリア層）層２およびドリフト層３を有している。バッファ層２およびドリフト層３はエピタキシャル層である。ｎ＋型のバッファ層２は、ｎ＋＋型のＳｉＣ基板１よりもｎ型の不純物濃度が低く、ｎ−−型のドリフト層３よりもｎ型の不純物濃度が高い。
【０１０４】
バッファ層２は、ドリフト層３の上部に形成されたパワーデバイスから広がる空乏層をバッファ層２で止めるために形成された層である。したがって、バッファ層２は、当該空乏層の広がりを十分小さくするため、１×１０１７ｃｍ−３以上の不純物濃度を有している必要がある。
【０１０５】
上記比較例では、ＳｉＣ基板１上に形成されたバッファ層２が、ＳｉＣ基板１よりも低い不純物濃度を有しているため、ＳｉＣ基板１とバッファ層２との界面でＢＰＤがＴＥＤに変換され、ＢＰＤの拡張に起因する素子抵抗の増大が抑制されるように思える。しかし、上述したように、バッファ層２は、ドリフト層３内から広がる空乏層をバッファ層２で止めるために高い不純物濃度を有する層であり、バッファ層２とＳｉＣ基板１とを比較した場合の不純物濃度の濃度差は小さい。このため、バッファ層２がＳｉＣ基板１よりも低い不純物濃度を有していても、ＢＰＤからＴＥＤへの変換効率は殆ど向上せず、ＢＰＤの拡張に起因して素子抵抗が増大する問題は解消しない。
【０１０６】
そこで、本実施の形態では、図２に示すように、ｎ＋＋型のＳｉＣ基板１とｎ＋型のバッファ層２との間に、ＳｉＣ基板１上面に接するエピタキシャル層である半導体層（基底面転位変換層）１１を設けている。半導体層１１は、ＳｉＣ基板１およびバッファ層２のいずれよりもｎ型の不純物濃度が小さいｎ−型の半導体からなるため、図１９を用いて説明した比較例の炭化ケイ素積層基板に比べ、ＳｉＣ基板１側から、半導体層１１、バッファ層２およびドリフト層３を含むエピタキシャル層側に伝播をするＢＰＤを、ＳｉＣ基板１と半導体層１１との界面においてＴＥＤに効率的に変換することができる。
【０１０７】
これにより、空乏層バリア層であるバッファ層２を有する炭化ケイ素積層基板であっても、ＢＰＤからＴＥＤへの変換効率を十分に向上させることができるため、空乏層の広がりを防ぎつつ、エピタキシャル層内へのＢＰＤの伝播をより抑制することができる。よって、ドリフト層３の上部に、ＳｉＣ基板１の主面に対して垂直な方向に電流を流すパワー素子を形成した場合でも、当該電流によりエピタキシャル層内でＢＰＤがショックレー型積層欠陥として面欠陥に拡張することを防ぐことができる。
【０１０８】
また、ＢＰＤがＴＥＤに変換される効率を高める観点から、ＳｉＣ基板１の不純物濃度がバッファ層２の不純物濃度よりも高くすることで、半導体層１１とＳｉＣ基板１との相互間の濃度差を拡大することが望ましい。
【０１０９】
また、本実施の形態は、ＳｉＣ基板１の不純物濃度と半導体層１１との界面における濃度差を拡大することでＢＰＤがＴＥＤに変換する効率を高めるものであるため、ＳｉＣ基板１の上面が半導体層１１に比べて高濃度であればよく、ＳｉＣ基板１の上面より下のＳｉＣ基板１の内部の不純物濃度は、当該上面の不純物濃度より低くてもよい。そのような構成については、後述する実施の形態２の変形例２において説明する。
【０１１０】
ここで、半導体層１１の不純物濃度がｎ−−型のドリフト層３よりも低い場合には、半導体層１１の不純物濃度が過度に低いため、半導体層１１の抵抗が大きくなる。この場合、図２に示すＭＯＳＦＥＴのように、ＳｉＣ基板１の主面に対して垂直な方向に電流を流すパワー素子では、ソース領域８１とドレイン領域８４との間の抵抗値が増大するため、素子特性が劣化する問題が生じる。具体的には、半導体層１１のｎ型の不純物濃度が１×１０１６ｃｍ−３以下となると、半導体層１１の抵抗値の増大が問題となる。
【０１１１】
そこで、本実施の形態の炭化ケイ素積層基板では、半導体層１１の不純物濃度をドリフト層３の不純物濃度よりも高く設定している。具体的には、半導体層１１のｎ型の不純物濃度は１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である。これにより、半導体層１１の抵抗値の上昇を防ぐことができる。
【０１１２】
よって、本実施の形態では、通電に起因してＢＰＤが成長することによる炭化ケイ素積層基板の抵抗の増大と、半導体層１１の低濃度化による炭化ケイ素積層基板の抵抗の増大とを防ぐことができる。つまり、炭化ケイ素積層基板を用いた半導体装置の使用により、当該炭化ケイ素積層基板および当該半導体装置のそれぞれの特性が劣化することを防ぐことができるため、炭化ケイ素積層基板の信頼性を向上させることができる。
【０１１３】
本実施の形態では、エピタキシャル層内に基底面転位（ＢＰＤ）が伝播することを抑えることができるため、ドリフト層３の基底面転位密度は、５個／ｃｍ２以下である。
【０１１４】
（実施の形態２）
本実施の形態２では、ＳｉＣ基板として、ｎ型の不純物濃度が比較的低い基板を用いる場合について説明する。ここでは、図１４に、本実施の形態の炭化ケイ素積層基板を用いた半導体チップの断面図を示す。図１４では、図２と同様に、図の左側に半導体チップの断面図を示し、図の右側では、図１４の左側に示す断面構造の深さ方向と不純物濃度（Ｎｄ）との関係をグラフで示している。当該グラフでは、ＳｉＣ基板４、半導体層１０、半導体層１１、バッファ層２およびドリフト層３のそれぞれの不純物濃度のみを示し、他のコンタクト領域、ウェル領域、ソース領域およびドレイン領域などが形成された箇所の不純物濃度については表示していない。
【０１１５】
本実施の形態の炭化ケイ素積層基板は、図１４に示す低濃度のＳｉＣ基板４を使用している点、および、ＳｉＣ基板４と半導体層１１との間に、半導体層１１およびＳｉＣ基板４のいずれよりも不純物濃度が高い半導体層１０を形成している点で、前記実施の形態１と異なり、その他の構造は前記実施の形態１と同様である。
【０１１６】
図１４に示すように、本実施の形態の炭化ケイ素積層基板は、低濃度のＳｉＣ基板４を有している。ｎ型のＳｉＣ基板４のｎ型不純物（例えばＮ（窒素））の濃度は、例えば５×１０１７ｃｍ−３以下である。ＳｉＣ基板４の主面は、例えば＜１１−２０＞方向に４〜８度傾斜した｛０００１｝面である。
【０１１７】
このように、ＳｉＣ基板４の不純物濃度は、ｎ＋型のバッファ層２の不純物濃度よりも低い。なお、ここではＳｉＣ基板４の不純物濃度がｎ−型の半導体層１１の不純物濃度よりも高い場合について説明するが、ＳｉＣ基板４の不純物濃度は半導体層１１の不純物濃度より低くてもよい。低濃度のＳｉＣ基板４は、高濃度のＳｉＣ基板に比べ、内在するＢＰＤが少ないという性質を有する。このため、低濃度のＳｉＣ基板４を用いることにより、ＳｉＣ基板４上に形成されるエピタキシャル層内に伝播するＢＰＤを低減することができる。よって、当該エピタキシャル層内のＢＰＤの密度を低減することができるため、ＢＰＤの成長に起因する炭化ケイ素積層基板の抵抗の増大を防ぐことができる。
【０１１８】
しかし、前記実施の形態１のようにＳｉＣ基板１（図２参照）と半導体層１１（図２参照）とが接している場合にＳｉＣ基板１を本実施の形態の低濃度のＳｉＣ基板４に置き換えると、ＳｉＣ基板４と半導体層１１とのｎ型不純物の濃度差が非常に小さくなる。このため、半導体層１１を設けることによるＢＰＤからＴＥＤへの変換効率を向上させるという前記実施の形態１の効果を得ることができなくなる。
【０１１９】
そこで、本実施の形態では、ＳｉＣ基板４と半導体層１１との間に、半導体層１１およびＳｉＣ基板４のいずれよりも不純物濃度が高いエピタキシャル層であるｎ＋＋型の半導体層（基底面転位変換層、エピタキシャル層）１０を形成している。ここでは、ｎ＋＋型の半導体層１０がｎ＋型のバッファ層２より高い不純物濃度を有している場合について説明するが、半導体層１０およびバッファ層２のそれぞれの不純物濃度は同じであってもよい。すなわち、バッファ層２および半導体層１０のそれぞれは、１×１０１７ｃｍ−３以上の不純物濃度を有している。ただし、半導体層１０の上面の不純物濃度は、常に半導体層１１の不純物濃度よりも高い。
【０１２０】
これにより、高濃度の半導体層１０と低濃度の半導体層１１との間におけるｎ型不純物の濃度差は十分に大きくなるため、ＳｉＣ基板４内からＳｉＣ基板４上のエピタキシャル層内へ伝播するＢＰＤは、半導体層１０と低濃度の半導体層１１との界面においてＴＥＤに変換され易くなる。この結果、ＢＰＤがＴＥＤに変換する効率を効果的に向上させることができるため、半導体層１０上のエピタキシャル層である半導体層１１、バッファ層２およびドリフト層３のそれぞれの内部にＢＰＤが伝播することを防ぐことができる。よって、ＢＰＤの成長に起因する炭化ケイ素積層基板の抵抗の増大を防ぐことができる。
【０１２１】
本実施の形態の炭化ケイ素積層基板の製造方法では、まず、低濃度のＳｉＣ基板４を準備する。ＳｉＣ基板４にはｎ型の不純物が比較的低い濃度で導入されている。このｎ型不純物は例えばＮ（窒素）であり、このｎ型不純物の不純物濃度は例えば、５×１０１７ｃｍ−３以下である。ＳｉＣ基板４の主面は、例えば＜１１−２０＞方向に４〜８度傾斜した｛０００１｝面である。ＳｉＣ基板４の主面および主面の反対側の裏面のそれぞれはＣＭＰ法により研磨されており、鏡面となっている。
【０１２２】
次に、ＳｉＣ基板４上に、半導体層１０、半導体層１１、バッファ層２およびドリフト層３を順に形成する。つまり、以下のようにしてエピタキシャル成長法により、ＳｉＣからなる各種の半導体層（エピタキシャル層、エピタキシャル成長層）を順に形成する。このエピタキシャル層の形成工程で、前記実施の形態１と異なるのは、半導体層１１を形成する前に、ＳｉＣ基板４上に半導体層１０を形成する工程を行う点のみである。すなわち、ＣＶＤ装置の炉内に導入するガスの流量およびサセプタの設定温度、炉内圧力を任意に変更しながらエピタキシャル成長を行うことで、ＳｉＣ基板４上に、半導体層１０、半導体層１１、バッファ層２およびドリフト層３を所望の不純物濃度および膜厚にて順番に形成する。
【０１２３】
半導体層１０は、半導体層１０と半導体層１１との界面において、ＢＰＤがＴＥＤに変換される効率を向上させるために設ける層である。したがって、ＳｉＣ基板４および半導体層１１のいずれよりも高い不純物濃度を有する層として半導体層１０を形成し、その後、半導体層１１を、半導体層１０より低い不純物濃度を有する層として形成する。具体的には、半導体層１０のｎ型の不純物濃度は１×１０１７ｃｍ−３以上であり、半導体層１１のｎ型の不純物濃度は１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である。なお、半導体層１０の膜厚は、例えば０．５〜１０μｍである。
【０１２４】
ここでも、半導体層１１が高抵抗となることを防ぐため、半導体層１１の不純物濃度は、後に形成するドリフト層３よりも高く設定する。具体的には、半導体層１１の不純物濃度は、１×１０１６ｃｍ−３より大きくする。半導体層１１の膜厚は１μｍである。
【０１２５】
その後は、バッファ層２およびドリフト層３を、前記実施の形態１と同様に形成し、これにより、本実施の形態の炭化ケイ素積層基板が完成する。続いて、図６〜図１３を用いて説明した工程と同様の工程を行うことで、本実施の形態の炭化ケイ素積層基板を用いた半導体チップを形成することができる。
【０１２６】
上記工程により形成した炭化ケイ素積層基板では、上述したように、低濃度のＳｉＣ基板４を用いることで、ＳｉＣ基板４に内在するＢＰＤを低減し、ＳｉＣ基板４上に形成されるエピタキシャル層内に伝播するＢＰＤを低減することができる。また、高濃度の半導体層１０と、半導体層１０の上面に接する低濃度の半導体層１１を半導体層１０上に形成することで、半導体層１０と半導体層１１との界面におけるＢＰＤからＴＥＤへの変換効率を向上させることができる。このため、バッファ層２およびドリフト層３のそれぞれの内部にＢＰＤが伝播することを防ぐことができるため、ＢＰＤの成長に起因する炭化ケイ素積層基板の抵抗の増大を防ぐことができる。
【０１２７】
＜変形例１＞
本変形例１では、ＳｉＣ基板として、ｎ型の不純物濃度が比較的低い基板を用い、当該基板上に、高濃度層および低濃度層順に形成した積層パターンを複数回繰り返し形成する場合について説明する。ここでは、図１５に、本変形例の炭化ケイ素積層基板を用いた半導体チップの断面図を示す。図１５では、図２と同様に、図の左側に半導体チップの断面図を示し、図の右側では、図１５の左側に示す断面構造の深さ方向と不純物濃度との関係をグラフで示している。当該グラフでは、ＳｉＣ基板４、半導体層１０、半導体層１１、半導体層２０、半導体層２１、バッファ層２およびドリフト層３のそれぞれの不純物濃度のみを示し、他のコンタクト領域、ウェル領域、ソース領域およびドレイン領域などが形成された箇所の不純物濃度については表示していない。
【０１２８】
本変形例の炭化ケイ素積層基板は、図１４に示す高濃度の半導体層１０および低濃度の半導体層１１からなる積層構造と同様の構造を有する積層構造であって、高濃度の半導体層２０および低濃度の半導体層２１からなる積層構造を、図１５に示すように、半導体層１１上にさらに設けている点で、図１４を用いて説明した炭化ケイ素積層基板と異なる。図１５に示す半導体チップの構造は、半導体層２０および２１を設けている点を除き、図１４を用いて説明した半導体チップと同様である。
【０１２９】
図１５に示すように、本変形例の炭化ケイ素積層基板は、低濃度のＳｉＣ基板４を有している。ｎ型のＳｉＣ基板４のｎ型不純物（例えばＮ（窒素））の濃度は、例えば５×１０１７ｃｍ−３以下である。ＳｉＣ基板４の主面は、例えば＜１１−２０＞方向に４〜８度傾斜した｛０００１｝面である。このように、低濃度のＳｉＣ基板４を用いることにより、ＳｉＣ基板４上に形成されるエピタキシャル層内に伝播するＢＰＤを低減することができる。
【０１３０】
また、図１４を用いて説明した炭化ケイ素積層基板と同様に、高濃度の半導体層１０と低濃度の半導体層１１とからなる積層構造を設けることにより、ＳｉＣ基板４内からＳｉＣ基板４上のエピタキシャル層内へ伝播するＢＰＤは、半導体層１０と低濃度の半導体層１１との界面においてＴＥＤに変換され易くなる。
【０１３１】
また、本変形例の特徴として、半導体層１１上に、半導体層１０と同様の不純物濃度を有する高濃度の半導体層（基底面転位変換層、エピタキシャル層）２０が形成されており、半導体層２０上には、半導体層２０の上面に接して、半導体層１１と同様の不純物濃度を有する低濃度の半導体層（基底面転位変換層、エピタキシャル層）２１が形成されている。このため、ＳｉＣ基板４内からＳｉＣ基板４上のエピタキシャル層内へ伝播するＢＰＤは、半導体層２０と低濃度の半導体層２１との界面においてＴＥＤに変換され易くなる。
【０１３２】
半導体層２０のｎ型の不純物濃度は１×１０１７ｃｍ−３以上であり、半導体層２１のｎ型の不純物濃度は１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である。半導体層２０の膜厚は、例えば０．５〜１０μｍであり、半導体層２１の膜厚は１μｍである。
【０１３３】
ここでも、半導体層２１が高抵抗となることを防ぐため、半導体層２１の不純物濃度は、後に形成するドリフト層３よりも高く設定する。具体的には、半導体層２１の不純物濃度は、１×１０１６ｃｍ−３より大きくする。
【０１３４】
このように、本変形例では、高濃度の半導体層と低濃度の半導体層とを重ねた積層構造を、ＳｉＣ基板４上に複数重ねて形成している。なお、ここでは当該積層構造を２つ重ねた構成について説明したが、当該積層構造を重ねる層数は、複数層（ｎ層（ｎは正の整数））であってもよい。これにより、ＳｉＣ基板４内からＳｉＣ基板４上のエピタキシャル層内へ伝播するＢＰＤをＴＥＤに変換する効率を、半導体層１０と低濃度の半導体層１１との界面だけでなく、半導体層２０と低濃度の半導体層２１との界面においも、向上させることができる。したがって、図１４を用いて説明した構造に比べ、さらにＢＰＤからＴＥＤへの変換効率を高めることができる。これにより、ＢＰＤの成長に起因する炭化ケイ素積層基板の抵抗の増大を防ぐことができる。
【０１３５】
本変形例の炭化ケイ素積層基板の製造方法では、図１４を用いて説明した炭化ケイ素積層基板の製造工程に加えて、半導体層１１の形成後に、半導体層１１上に半導体層２０および２１を順に形成する。
【０１３６】
半導体層２０は、半導体層２０と半導体層２１との界面において、ＢＰＤがＴＥＤに変換される効率を向上させるために設ける層である。したがって、ＳｉＣ基板４および半導体層２１のいずれよりも高い不純物濃度を有する層として半導体層２０を形成し、その後、半導体層２１を、半導体層２０より低い不純物濃度を有する層として形成する。具体的には、半導体層２０のｎ型の不純物濃度は１×１０１７ｃｍ−３以上であり、半導体層２１のｎ型の不純物濃度は１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である。半導体層２０の膜厚は、例えば０．５〜１０μｍであり、半導体層２１の膜厚は１μｍである。
【０１３７】
ここでも、半導体層１１が高抵抗となることを防ぐため、半導体層１１の不純物濃度は、後に形成するドリフト層３よりも高く設定する。具体的には、半導体層１１の不純物濃度は、１×１０１６ｃｍ−３より大きくする。その後は、バッファ層２およびドリフト層３を、前記実施の形態１と同様に形成し、これにより、本変形例の炭化ケイ素積層基板が完成する。続いて、図６〜図１３を用いて説明した工程と同様の工程を行うことで、本変形例の炭化ケイ素積層基板を用いた半導体チップを形成することができる。
【０１３８】
上記工程により形成した炭化ケイ素積層基板では、上述したように、低濃度のＳｉＣ基板４を用いることで、ＳｉＣ基板４に内在するＢＰＤを低減し、ＳｉＣ基板４上に形成されるエピタキシャル層内に伝播するＢＰＤを低減することができる。また、高濃度の半導体層と低濃度の半導体層とからなる積層構造を複数層重ねることで、ＢＰＤからＴＥＤへの変換効率を向上させることができる。このため、バッファ層２およびドリフト層３のそれぞれの内部にＢＰＤが伝播することを防ぐことができるため、ＢＰＤの成長に起因する炭化ケイ素積層基板の抵抗の増大を防ぐことができる。
【０１３９】
＜変形例２＞
本変形例２では、ＳｉＣ基板として、ｎ型の不純物濃度が比較的低い基板を用い、当該基板上に、上方に向かって濃度が徐々に高くなる濃度勾配を有する半導体層と、低濃度層とを順に形成する形成する場合について説明する。ここでは、図１６に、本変形例の炭化ケイ素積層基板を用いた半導体チップの断面図を示す。図１６では、図２と同様に、図の左側に半導体チップの断面図を示し、図の右側では、図１６の左側に示す断面構造の深さ方向と不純物濃度との関係をグラフで示している。当該グラフでは、ＳｉＣ基板４、半導体層３０、半導体層１１、バッファ層２およびドリフト層３のそれぞれの不純物濃度のみを示し、他のコンタクト領域、ウェル領域、ソース領域およびドレイン領域などが形成された箇所の不純物濃度については表示していない。
【０１４０】
本変形例の炭化ケイ素積層基板は、図１４に示す高濃度の半導体層１０の代わりに、ＳｉＣ基板４および半導体層１１の間に、濃度勾配を有する半導体層（基底面転位変換層、エピタキシャル層）３０が設けられている点で、図１４を用いて説明した炭化ケイ素積層基板と異なる。つまり、図１６に示す半導体チップの構造は、半導体層１０を有しておらず、半導体層３０を備えている点を除き、図１４を用いて説明した半導体チップと同様である。
【０１４１】
すなわち、半導体層３０の下面はＳｉＣ基板４の上面に接し、半導体層３０の上面は半導体層１１の下面に接している。半導体層３０は、その下面側から上面側に向かって、徐々にｎ型不純物（例えばＮ（窒素）またはＰ（リン））の濃度が高くなる濃度勾配を有するエピタキシャル層である。例えば、ＳｉＣ基板４と接する半導体層３０の下面の不純物濃度は、ＳｉＣ基板４の不純物濃度と同じである。つまり、例えば、半導体層３０の下面の不純物濃度は、５×１０１７ｃｍ−３以下である。対して、半導体層１１の上面の不純物濃度は、例えば、１×１０１７ｃｍ−３以上である。このように、半導体層３０内では、半導体層３０の膜厚方向（ＳｉＣ基板４の主面に対して垂直な方向）において、半導体層３０の下面から上面に向かって濃度が高くなっている。
【０１４２】
本変形例の炭化ケイ素積層基板の製造方法では、図１４を用いて説明した炭化ケイ素積層基板の製造工程のうち、半導体層１０の形成工程を行わず、代わりに、半導体層３０を順に形成する。
【０１４３】
半導体層３０をＳｉＣ基板４上に形成する際には、エピタキシャル成長法により成膜を行う。当該成膜中に、不純物ドーパントガスである窒素ガスの割合を徐々に増加させることで、下面より上面側の方が不純物濃度が高い半導体層３０を形成する形成することができる。その後は、図１４を用いて説明した工程と同様に、半導体層１１、バッファ層２およびドリフト層３を順に形成することで、本変形例の炭化ケイ素積層基板が完成する。続いて、図６〜図１３を用いて説明した工程と同様の工程を行うことで、本変形例の炭化ケイ素積層基板を用いた半導体チップを形成することができる。
【０１４４】
本変形例の炭化ケイ素積層基板では、半導体層３０の上面の不純物濃度が例えば１×１０１７ｃｍ−３以上であり、比較的高く、当該上面に接する半導体層１１の濃度は、１×１０１６ｃｍ−３より大きく、１×１０１７ｃｍ−３以下である。ただし、半導体層３０の上面の不純物濃度は、常に半導体層１１の不純物濃度よりも高い。したがって、半導体層３０と半導体層１１との界面における半導体層３０と半導体層１１との濃度差は、図１４を用いて説明した半導体層１０と半導体層１１との濃度差と同様である。したがって、本変形例では、図１４を用いて説明した炭化ケイ素積層基板と同様の効果を得ることができる。
【０１４５】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１４６】
例えば、前記実施の形態１、２では、ｎ型の炭化ケイ素積層基板について説明したが、炭化ケイ素積層基板の導電型（第１導電型）はｐ型であっても、前記実施の形態１、２で説明した効果を得ることができる。この場合、上述した各種の基板、半導体層または半導体領域などに導入する不純物の導電型を、上述した説明とは異なる導電型とする。すなわち、各実施の形態でｎ型を有するものとして説明した基板、層および領域の導電型（第１導電型）をｐ型とし、ｐ型を有するものとして説明した領域（例えば、図２に示すウェル領域８０および第１コンタクト領域８２）の導電型（第２導電型）をｎ型とする。この場合のｐ型の不純物としては、例えばＢ（ホウ素）またはＡｌ（アルミニウム）を用いることができる。
【産業上の利用可能性】
【０１４７】
本発明は、炭化ケイ素積層基板およびその製造方法に幅広く利用することができる。
【符号の説明】
【０１４８】
１、４    ＳｉＣ基板
２    バッファ層（空乏層バリア層、エピタキシャル層）
３    ドリフト層（エピタキシャル層）
１０、１１、２０、２１、３０    半導体層（基底面転位変換層、エピタキシャル層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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