(57)【特許請求の範囲】
【請求項１】
ＢＴＬ（Bridged Transless）接続される電気音響変換素子をフィルタレス方式で駆動するオーディオアンプ回路であって、
ハイサイドトランジスタおよびローサイドトランジスタを含むＤ級アンプと、
前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ローサイドトランジスタを駆動するローサイドドライバと、
を一対備え、
前記ローサイドドライバが前記ローサイドトランジスタをターンオフする時間は、前記ハイサイドドライバが前記ハイサイドトランジスタをターンオフする時間より長く、
前記ハイサイドトランジスタおよび前記ローサイドトランジスタはそれぞれＮＭＯＳトランジスタであり、
前記ハイサイドドライバは、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを含み、
前記ローサイドドライバは、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含み、
前記第２ＮＭＯＳトランジスタのオン抵抗は、前記第１ＮＭＯＳトランジスタのオン抵抗よりも高いことを特徴とするオーディオアンプ回路。
【請求項２】
前記第２ＮＭＯＳトランジスタのオン抵抗は、前記第１ＮＭＯＳトランジスタのオン抵抗の１．２倍〜２倍であることを特徴とする請求項１に記載のオーディオアンプ回路。
【請求項３】
ＢＴＬ（Bridged Transless）接続される電気音響変換素子をフィルタレス方式で駆動するオーディオアンプ回路であって、
ハイサイドトランジスタおよびローサイドトランジスタを含むＤ級アンプと、
前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ローサイドトランジスタを駆動するローサイドドライバと、
を一対備え、
前記ローサイドドライバが前記ローサイドトランジスタをターンオフする時間は、前記ハイサイドドライバが前記ハイサイドトランジスタをターンオフする時間より長く、
前記ローサイドトランジスタは、制御端子が独立している複数のトランジスタエリアに分割されており、
前記複数のトランジスタエリアが順にターンオフすることを特徴とするオーディオアンプ回路。
【請求項４】
各トランジスタエリアへのゲート信号のネガティブエッジを遅延させる遅延回路をさらに備えることを特徴とする請求項３に記載のオーディオアンプ回路。
【請求項５】
ＢＴＬ（Bridged Transless）接続される電気音響変換素子をフィルタレス方式で駆動するオーディオアンプ回路であって、
ハイサイドトランジスタおよびローサイドトランジスタを含むＤ級アンプと、
前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ローサイドトランジスタを駆動するローサイドドライバと、
を一対備え、
前記ローサイドドライバが前記ローサイドトランジスタをターンオフする時間は、前記ローサイドトランジスタをターンオンする時間より長く、
前記ローサイドドライバは、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含み、
前記第２ＮＭＯＳトランジスタのオン抵抗は、前記第２ＰＭＯＳトランジスタのオン抵抗よりも高いことを特徴とするオーディオアンプ回路。
【請求項６】
前記第２ＮＭＯＳトランジスタのオン抵抗は、前記第２ＰＭＯＳトランジスタのオン抵抗の１．２倍〜２倍であることを特徴とする請求項５に記載のオーディオアンプ回路。
【請求項７】
ＢＴＬ（Bridged Transless）接続される電気音響変換素子をフィルタレス方式で駆動するオーディオアンプ回路であって、
ハイサイドトランジスタおよびローサイドトランジスタを含むＤ級アンプと、
前記ハイサイドトランジスタを駆動するハイサイドドライバと、
前記ローサイドトランジスタを駆動するローサイドドライバと、
を一対備え、
前記ローサイドドライバが前記ローサイドトランジスタをターンオフする時間は、前記ローサイドトランジスタをターンオンする時間より長く、
前記ローサイドトランジスタは、制御端子が独立している複数のトランジスタエリアに分割されており、
前記複数のトランジスタエリアが順にターンオフすることを特徴とするオーディオアンプ回路。
【請求項８】
各トランジスタエリアへのゲート信号のネガティブエッジを遅延させる遅延回路をさらに備えることを特徴とする請求項７に記載のオーディオアンプ回路。
【請求項９】
ＢＴＬ（Bridged Transless）接続される電気音響変換素子をフィルタレス方式で駆動するオーディオアンプ回路であって、
ハイサイドトランジスタおよびローサイドトランジスタを含む一対のＤ級アンプを備え、
前記ローサイドトランジスタは、制御端子が独立している複数のトランジスタエリアに分割されており、
前記複数のトランジスタエリアが順にターンオフするよう構成されることを特徴とするオーディオアンプ回路。
【請求項１０】
各トランジスタエリアへのゲート信号のネガティブエッジを遅延させる遅延回路をさらに備えることを特徴とする請求項９に記載のオーディオアンプ回路。
【請求項１１】
前記複数のトランジスタエリアの少なくとも一部は、前記ハイサイドトランジスタおよび前記ローサイドトランジスタと結合する寄生容量に電流が流れ込む期間において、順にターンオフすることを特徴とする請求項９または１０に記載のオーディオアンプ回路。
【請求項１２】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１１のいずれかに記載のオーディオアンプ回路。
【請求項１３】
電気音響変換素子と、
前記電気音響変換素子を駆動する請求項１から１１のいずれかに記載のオーディオアンプ回路と、
を備え、前記オーディオアンプ回路と前記電気音響変換素子の間には、スナバ回路が接続されないことを特徴とするオーディオ出力装置。
【請求項１４】
電気音響変換素子と、
前記電気音響変換素子を駆動する請求項１から１１のいずれかに記載のオーディオアンプ回路と、
を備え、前記オーディオアンプ回路と前記電気音響変換素子の間には、スナバ回路が接続されないことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピーカやヘッドホンを駆動するオーディオアンプ回路に関する。
【背景技術】
【０００２】
微弱なオーディオ信号を増幅し、スピーカやヘッドホンなどの電気音響変換素子を駆動するために、オーディオアンプ回路が用いられる。図１は、オーディオ出力装置１００ｒの回路図である。オーディオ出力装置１００ｒは、電気音響変換素子１０２に加えて、オーディオアンプＩＣ（Integrated Circuit）２００ｒ、フィルタ１０４Ｐ／Ｎ、スナバ回路１０６Ｐ／Ｎを備え、電気音響変換素子１０２の正極／負極に対して対称に構成され、電気音響変換素子１０２は、オーディオアンプＩＣ２００ｒに対してＢＴＬ（Bridged Transless／Bridge-Tied Load）接続される。
【０００３】
オーディオアンプＩＣ２００ｒは、ＯＵＴＰ端子、ＯＵＴＮ端子を備える。電気音響変換素子１０２の正極端子＋とＯＵＴＰ端子の間には、フィルタ１０４Ｐが設けられ、電気音響変換素子１０２の負極端子−とＯＵＴＮ端子の間には、フィルタ１０４Ｎが設けられる。フィルタ１０４は、シリーズインダクタＬ１とシャントキャパシタＣ１を有する１次フィルタである。
【０００４】
オーディオアンプＩＣ２００は、Ｄ級アンプ２０２Ｐ／Ｎ、ドライバ２０４Ｐ／Ｎ、パルス変調器２０６を備える。パルス変調器２０６は、アナログもしくはデジタルのオーディオ信号Ｓ１を受け、それをパルス変調して、パルス信号Ｓ２Ｐ／Ｎを生成する。
【０００５】
ドライバ２０４Ｐは、パルス信号Ｓ２Ｐに応じて、Ｄ級アンプ２０２Ｐを駆動する。同様にドライバ２０４Ｎは、パルス信号Ｓ２Ｎに応じて、Ｄ級アンプ２０２Ｎを駆動する。
【０００６】
図２は、差動方式で動作する図１のオーディオ出力装置１００ｒの波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。
【０００７】
ここでは理解の容易のため、三角波とオーディオ信号Ｓ１の比較によってパルス信号Ｓ２Ｐ、Ｓ２Ｎが生成される場合を説明する。差動方式のＤ級アンプでは、パルス信号Ｓ２Ｐ、Ｓ２Ｎは逆相となる。その結果、ＯＵＴＰ端子の電圧Ｖｏ＋とＯＵＴＮ端子の電圧Ｖｏ−が差動信号となり、その最大振幅は、Ｄ級アンプ２０２Ｐ／Ｎの電源電圧ＶＤＤの２倍となる。
【０００８】
差動方式のＤ級アンプにおいて、フィルタ１０４Ｐ／Ｎは、差動信号Ｖｏのスイッチング周波数を除去して、もとのオーディオ信号Ｓ１を再生するためのローパスフィルタとして機能する。
【０００９】
近年、図２で説明した差動方式のＤ級アンプに代えて、フィルタレス方式が採用されている。図３は、フィルタレス方式で動作するオーディオ出力装置１００ｒの波形図である。フィルタレス動作では、オーディオ信号Ｓ１と三角波の比較によってパルス信号Ｓ２Ｐが生成され、オーディオ信号Ｓ１の反転信号＃Ｓ１と三角波の比較によってパルス信号Ｓ２Ｎが生成される。このフィルタレス方式では電気音響変換素子１０２に印加される差動信号Ｖｏの振幅は、図１の差動方式の１／２となるが、スイッチング周波数を除去するためのローパスフィルタが不要である。ただし、不要輻射（ＥＭＩ：ElectroMagnetic Interference）を抑制するために、フィルタを外すことはできず、フィルタレス方式ではフィルタ１０４Ｐ／Ｎは、ＥＭＩ除去用フィルタとして機能する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−２２３５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１のオーディオ出力装置１００ｒをフィルタレス方式で動作させると、ＯＵＴＰ，ＯＵＴＮのデューティ比の差が大きな状態において、言い換えれば電気音響変換素子１０２の電流が大きな状態において、出力電圧Ｖｏ＋、Ｖｏ−がオーバーシュートする。オーバーシュートを抑制するためには、ＯＵＴＰ端子、ＯＵＴＮ端子それぞれにスナバ回路１０６Ｐ／Ｎを追加する必要があるが、回路の部品点数が増加するという問題がある。
【００１２】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、スナバ回路とは別のアプローチによりオーバーシュートを抑制可能なオーディオ出力装置の提供にある。
【課題を解決するための手段】
【００１３】
本発明のある態様は、ＢＴＬ（Bridged Transless）接続される電気音響変換素子をフィルタレス方式で駆動するオーディオアンプ回路に関する。オーディオアンプ回路は、ハイサイドトランジスタおよびローサイドトランジスタを含むＤ級アンプと、ハイサイドトランジスタを駆動するハイサイドドライバと、ローサイドトランジスタを駆動するローサイドドライバと、を一対備える。ローサイドドライバによるローサイドトランジスタのターンオフ時間は、ハイサイドドライバによるハイサイドトランジスタのターンオフ時間より長い。
【００１４】
この態様によると、ローサイドトランジスタのターンオフ時間を長くすることにより、オーバーシュートを抑制できる。
【００１５】
ハイサイドトランジスタおよびローサイドトランジスタはそれぞれＮＭＯＳトランジスタであってもよい。ハイサイドドライバは、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを含んでもよい。ローサイドドライバは、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含んでもよい。第２ＮＭＯＳトランジスタのオン抵抗は、第１ＮＭＯＳトランジスタのオン抵抗よりも高くてもよい。
この態様によると、オーバーシュートを抑制できる。また回路面積を大きくする必要がない。
【００１６】
第２ＮＭＯＳトランジスタのオン抵抗は、第１ＮＭＯＳトランジスタのオン抵抗の１．２倍〜２倍であってもよい。
これにより、応答性を維持しつつ、オーバーシュートを抑制できる。また回路面積を大きくする必要がない。
【００１７】
本発明の別の態様もまた、オーディオアンプ回路である。このオーディオアンプ回路は、ハイサイドトランジスタおよびローサイドトランジスタを含むＤ級アンプと、ハイサイドトランジスタを駆動するハイサイドドライバと、ローサイドトランジスタを駆動するローサイドドライバと、を一対備える。ローサイドドライバによるローサイドトランジスタのターンオフ時間は、ローサイドトランジスタのターンオン時間より長い。
【００１８】
この態様によると、オーバーシュートを抑制できる。
【００１９】
ローサイドドライバは、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含んでもよい。第２ＮＭＯＳトランジスタのオン抵抗は、第２ＰＭＯＳトランジスタのオン抵抗よりも高くてもよい。
【００２０】
第２ＮＭＯＳトランジスタのオン抵抗は、第２ＰＭＯＳトランジスタのオン抵抗の１．２倍〜２倍であってもよい。
【００２１】
本発明のさらに別の態様も、オーディオアンプ回路に関する。オーディオアンプ回路は、ハイサイドトランジスタおよびローサイドトランジスタを含む一対のＤ級アンプを備える。ローサイドトランジスタは、制御端子が独立している複数のトランジスタエリアに分割されている。オーディオアンプ回路は、複数のトランジスタエリアが順にターンオフするよう構成される。
【００２２】
オーディオアンプ回路は、各トランジスタエリアへのゲート信号のネガティブエッジを遅延させる遅延回路をさらに備えてもよい。複数のトランジスタエリアの少なくとも一部は、ハイサイドトランジスタおよびローサイドトランジスタと結合する寄生容量に電流が流れ込む期間において、順にターンオフしてもよい。
【００２３】
オーディオアンプ回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００２４】
本発明の別の態様は、オーディオ出力装置に関する。オーディオ出力装置は、電気音響変換素子と、電気音響変換素子を駆動する上述のいずれかのオーディオアンプ回路と、を備え、オーディオアンプ回路と電気音響変換素子の間には、スナバ回路が接続されない。
この態様によれば、スナバ回路が不要となるため、コストおよび回路部品の実装面積を削減できる。
【００２５】
本発明の別の態様は、電子機器に関する。電子機器は、電気音響変換素子と、電気音響変換素子を駆動する上述のいずれかのオーディオアンプ回路と、を備え、オーディオアンプ回路と電気音響変換素子の間には、スナバ回路が接続されない。
【００２６】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２７】
本発明によれば、Ｄ級方式のオーディオアンプ回路の出力のオーバーシュートを抑制できる。
【図面の簡単な説明】
【００２８】
【図１】オーディオ出力装置の回路図である。
【図２】差動方式で動作する図１のオーディオ出力装置の波形図である。
【図３】フィルタレス方式で動作するオーディオ出力装置の波形図である。
【図４】実施の形態に係るオーディオ出力装置の構成を示す回路図である。
【図５】図５（ａ）は、従来のオーディオ出力装置のハイサイドトランジスタ、ローサイドトランジスタそれぞれのターンオン、ターンオフを示す波形図であり、図５（ｂ）は、実施の形態に係るオーディオ出力装置におけるハイサイドトランジスタ、ローサイドトランジスタそれぞれのターンオン、ターンオフ動作を示す波形図である。
【図６】オーバーシュートが発生するときのＯＵＴＰ端子、ＯＵＴＮ端子の波形図である。
【図７】図７（ａ）〜（ｃ）は、オーバーシュートが発生するときのＤ級アンプの状態を示す図である。
【図８】オーディオアンプＩＣの構成例を示す回路図である。
【図９】図９（ａ）は、ＯＵＴＰ端子、ＯＵＴＮ端子の電圧波形図であり、図９（ｂ）は、ローサイドトランジスタＭ２のゲート幅Ｗとスルーレートの関係を示すシミュレーション結果を示す図である。
【図１０】第４変形例に係るオーディオ出力装置の回路図である。
【図１１】図１０のオーディオ出力装置の動作波形図である。
【図１２】図１２（ａ）〜（ｃ）は、電子機器の外観図である。
【発明を実施するための形態】
【００２９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３１】
図４は、実施の形態に係るオーディオ出力装置１００の構成を示す回路図である。
オーディオ出力装置１００は、電気音響変換素子１０２、フィルタ１０４Ｐ／ＮおよびオーディオアンプＩＣ２００を備える。オーディオアンプＩＣ２００はひとつの半導体基板に集積化された機能ＩＣであり、出力端子ＯＵＴＰ、ＯＵＴＮ、電源（ＶＤＤ）端子、接地（ＧＮＤ）端子を備える。ＶＤＤ端子には電源電圧ＶＤＤが、ＧＮＤ端子には接地電圧ＶＧＮＤが供給される。
【００３２】
電気音響変換素子１０２は、オーディオアンプＩＣ２００に対してＢＴＬ接続される。電気音響変換素子１０２の正極端子＋にはフィルタ１０４Ｐを介して、オーディオアンプＩＣ２００のＯＵＴＰ端子の電圧Ｖ＋が印加され、その負極端子−にはフィルタ１０４Ｎを介して、オーディオアンプＩＣ２００のＯＵＴＮ端子の電圧Ｖ−が印加される。
【００３３】
フィルタ１０４Ｐ／Ｎは、シャントキャパシタＣ１およびシリーズインダクタＬ１を含む１次ローパスフィルタであり、主として不要輻射の抑制のために設けられる。不要輻射が問題とならない用途においては、フィルタレス方式の名の通りフィルタ１０４Ｐ／Ｎは省略しうる。フィルタ１０４Ｐ／ＮそれぞれのシリーズインダクタＬ１は、共通のコアに巻装されるコモンモードチョークコイルであってもよい。
【００３４】
オーディオアンプＩＣ２００は、ＯＵＴＰ端子とＯＵＴＮ端子の間にＢＴＬ接続される電気音響変換素子１０２を、フィルタレス方式で駆動する。オーディオアンプＩＣ２００は、パルス変調器２０６およびＤ級アンプ２０２、ドライバ２０４、パルス変調器２０６、デッドタイム生成回路２０８、を備える。Ｄ級アンプ２０２、ドライバ２０４、デッドタイム生成回路２０８は、出力端子ＯＵＴＰ，ＯＵＴＮごとに一対設けられる。ＯＵＴＰ側の回路には添え字Ｐを、ＯＵＴＮ側の回路には添え字Ｎを付する。Ｐ側とＮ側は同様に構成されるため、以下、添え字を省略して説明する。
【００３５】
Ｄ級アンプ２０２は、電源ライン２２０と接地ライン２２２の間に直列に設けられたハイサイドトランジスタＭ１およびローサイドトランジスタＭ２を含む。本実施の形態においてハイサイドトランジスタＭ１、ローサイドトランジスタＭ２はいずれもＮチャンネルのパワーＭＯＳＦＥＴである。ハイサイドトランジスタＭ１のドレインは電源ライン２２０と接続され、そのソースは、対応する出力端子（ＯＵＴＰ／ＯＵＴＮ）と接続される。ローサイドトランジスタＭ２のドレインは、対応する出力端子（ＯＵＴＰ／ＯＵＴＮ）と接続され、そのソースは接地ライン２２２と接続される。
【００３６】
ドライバ２０４は、対応するＤ級アンプ２０２を駆動する。ドライバ２０４は、ハイサイドトランジスタＭ１を駆動するハイサイドドライバ２１０と、ローサイドトランジスタＭ２を駆動するローサイドドライバ２１２を備える。
【００３７】
パルス変調器２０６は、Ｄ級アンプ２０２Ｐ／Ｎをフィルタレス方式で動作させるためのパルス信号Ｓ２Ｐ／Ｎを生成する。パルス変調器２０６の構成は特に限定されず、公知の回路を用いればよい。
【００３８】
基本動作として、ハイサイドドライバ２１０およびローサイドドライバ２１２は、対応するパルス信号Ｓ２に応じて、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２を相補的にオン、オフするが、ハイサイドトランジスタＭ１とローサイドトランジスタＭ２が同時にオンすると、貫通電流が流れて効率が低下する。そこでパルス変調器２０６とドライバ２０４の間に挿入されるデッドタイム生成回路２０８は、パルス信号Ｓ２にデッドタイムが挿入し、ハイサイド用のゲート駆動信号Ｓ３、ローサイド用のゲート駆動信号Ｓ４を生成する。
【００３９】
ハイサイドドライバ２１０は、ゲート駆動信号Ｓ３に応じてハイサイドトランジスタＭ１をスイッチングし、ローサイドドライバ２１２は、ゲート駆動信号Ｓ４に応じてローサイドトランジスタＭ２をスイッチングする。なお、ＮチャンネルＭＯＳＦＥＴのハイサイドトランジスタＭ１をターンオンするために、ハイサイドドライバ２１０の上側の電源端子はブートストラップライン２２４と接続される。ブートストラップライン２２４には、図示しないブートストラップ回路によって生成されるブートストラップ電圧ＶＢＳＴが供給される。ブートストラップ電圧ＶＢＳＴは、ＶＢＳＴ≒ＶＯＵＴ＋ＶＲＥＧである。ＶＲＥＧはオーディオアンプＩＣ２００において内部生成される、あるいは外部から供給される直流電圧であり、ＶＯＵＴはＯＵＴ端子の電圧である。
【００４０】
続いて、オーバーシュートを抑制するための構成を説明する。本実施の形態において、ローサイドドライバ２１２によるローサイドトランジスタＭ２のターンオフ時間ＴＯＦＦ２は、意図的に従来のそれより長く設計されている。
【００４１】
図５（ａ）は、従来のオーディオ出力装置のハイサイドトランジスタＭ１、ローサイドトランジスタＭ２それぞれのターンオン、ターンオフを示す波形図であり、図５（ｂ）は、実施の形態に係るオーディオ出力装置におけるハイサイドトランジスタＭ１、ローサイドトランジスタＭ２それぞれのターンオン、ターンオフ動作を示す波形図である。Ｐ極側とＮ極側は同様に構成されるため、Ｐ極側の動作のみを示す。
【００４２】
図５（ａ）に示すように従来技術においては、ハイサイドトランジスタＭ１のターンオン時間ＴＯＮ１、ターンオフ時間ＴＯＦＦ１、ローサイドトランジスタＭ２のターンオン時間ＴＯＮ２、ターンオフ時間ＴＯＦＦ２はすべて等しく設計されていた。
【００４３】
これに対して、本実施の形態では、図５（ｂ）に示すようにローサイドドライバ２１２によるローサイドトランジスタＭ２のターンオフ時間ＴＯＦＦ２は、ハイサイドドライバ２１０によるハイサイドトランジスタＭ１のターンオフ時間ＴＯＦＦ１、ならびにローサイドドライバ２１２によるローサイドトランジスタＭ２のターンオン時間ＴＯＮ２より長くなるよう設計される。
【００４４】
ハイサイドトランジスタＭ１のターンオン時間ＴＯＮ１は、ハイサイドトランジスタＭ１がオフの状態からフルオンするまでの時間であり、そのゲート電圧（ゲートソース間電圧）ＶＧ１の登りのスルーレート（傾き）が高いほど、短くなる。ターンオン時間ＴＯＮ１は、ゲート電圧ＶＧ１のライズタイムＴＲ１に対応する。
【００４５】
ハイサイドトランジスタＭ１のターンオフ時間ＴＯＦＦ１は、ハイサイドトランジスタＭ１がフルオンの状態からオフするまでの時間であり、そのゲート電圧ＶＧ１の下りのスルーレート（傾き）が高いほど、短くなる。ターンオフ時間ＴＯＦＦ１は、ゲート電圧ＶＧ１のフォールタイムＴＦ１に対応する。
【００４６】
ローサイドトランジスタＭ２のターンオン時間ＴＯＮ２は、ローサイドトランジスタＭ２がオフの状態からフルオンするまでの時間であり、そのゲート電圧（ゲートソース間電圧）ＶＧ２の登りのスルーレート（傾き）が高いほど、短くなる。ターンオン時間ＴＯＮ２は、ゲート電圧ＶＧ２のライズタイムＴＲ２に対応する。
【００４７】
ローサイドトランジスタＭ２のターンオフ時間ＴＯＦＦ２は、ローサイドトランジスタＭ２がフルオンの状態からオフするまでの時間であり、そのゲート電圧ＶＧ２の下りのスルーレート（傾き）が高いほど、短くなる。ターンオフ時間ＴＯＦＦ２は、ゲート電圧ＶＧ２のフォールタイムＴＦ２に対応する。
【００４８】
まとめると、従来技術では以下の関係が成り立つ。
ＴＯＮ１＝ＴＯＮ２＝ＴＯＦＦ１＝ＴＯＦＦ２
これに対して実施の形態では、以下の関係が成り立つ。
ＴＯＮ１＝ＴＯＮ２＝ＴＯＦＦ１＜ＴＯＦＦ２
【００４９】
以上がオーディオ出力装置１００の構成である。続いてその動作を説明する。
はじめに、オーディオ出力装置１００においてオーバーシュートが発生する理由を説明する。
【００５０】
図６は、オーバーシュートが発生するときのＯＵＴＰ端子、ＯＵＴＮ端子の波形図である。オーバーシュートは、ＯＵＴＮ端子がローレベルからハイレベルに遷移する時刻ｔ１にＯＵＴＮ端子に発生する。
【００５１】
このオーバーシュートは、図３の波形図において、オーディオ信号Ｓ１の絶対値が大きいとき、言い換えればＯＵＴＰ側のパルス幅ＴＰと、ＯＵＴＮ側のパルス幅ＴＮの差が大きいときに特に顕著に発生する。ＯＵＴＰとＯＵＴＮの関係が逆の場合には、ＯＵＴＰ端子側にオーバーシュートが発生する。
【００５２】
図７（ａ）〜（ｃ）は、オーバーシュートが発生するときのＤ級アンプの状態を示す図である。図７（ａ）は、時刻ｔ１の直前の状態を、図７（ｂ）、（ｃ）は時刻ｔ１の直後のデッドタイムの状態を示す。図７（ａ）において、電気音響変換素子１０２に流れる負荷電流ＩＬＯＡＤは、ハイサイドトランジスタＭ１Ｐ、電気音響変換素子１０２、ローサイドトランジスタＭ２Ｎの経路で流れており、フィルタ１０４および電気音響変換素子１０２には、負荷電流ＩＬＯＡＤに応じたエネルギーが蓄えられている。
【００５３】
図７（ｂ）において、ローサイドトランジスタＭ２Ｎが急峻にターンオフすると、ＯＵＴＮ端子がハイインピーダンスとなり、それまで電気音響変換素子１０２に流れていた負荷電流ＩＬＯＡＤは、ＯＵＴＮ端子に接続する寄生容量Ｃｐに流れ込む。そして図７（ｃ）に示すように、負荷電流ＩＬＯＡＤが、ハイサイドトランジスタＭ１Ｐ、電気音響変換素子１０２、ローサイドトランジスタＭ２ＮのボディダイオードＤ１Ｎの経路に流れ込む。このときに、オーバーシュートが発生する。
【００５４】
ここで、実施の形態に係るオーディオ出力装置１００においては、ローサイドトランジスタＭ２Ｎのターンオフ時間ＴＯＦＦ２が、従来よりも、言い換えれば、ターンオン時間ＴＯＮ１、ＴＯＮ２および他のターンオフ時間ＴＯＦＦ１よりも長く構成される。
【００５５】
したがって、図７（ａ）から図７（ｃ）の状態への遷移時間が従来よりも長くなる。この遷移時間の間、負荷電流ＩＬＯＡＤは、チャネルの抵抗値が徐々に増大するローサイドトランジスタＭ２Ｎに流れ、その電流量は時間とともに減少する。そして負荷電流ＩＬＯＡＤがある程度小さくなった状態で、ハイサイドトランジスタＭ１をターンオンすることによりオーバーシュートを抑制できる。
【００５６】
以上がオーディオ出力装置１００の動作である。このオーディオ出力装置１００によれば、ローサイドトランジスタＭ２のターンオフ時間ＴＯＦＦを長く設計することにより、オーバーシュートを抑制できる。
【００５７】
またＯＵＴＰ端子、ＯＵＴＮ端子に、スナバ回路を接続する必要が無いため、コストを削減できる。
【００５８】
本発明は、図２の回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を容易、明確化するために、より具体的な構成例を説明する。
【００５９】
図８は、オーディオアンプＩＣ２００の構成例を示す回路図である。ＯＵＴＰ側とＯＵＴＮ側は同様に構成されるため、ここではＯＵＴＰ側の構成を説明する。
【００６０】
ハイサイドドライバ２１０Ｐは、レベルシフタ２３０、第１論理回路２３２、第１ＰＭＯＳトランジスタ２３４、第１ＮＭＯＳトランジスタ２３６を含む。
第１ＰＭＯＳトランジスタ２３４は、ブートストラップ（ＢＳＰ１Ｐ）端子とハイサイドトランジスタＭ１Ｐのゲートの間に設けられ、第１ＮＭＯＳトランジスタ２３６は、ハイサイドトランジスタＭ１Ｐのゲートとソースの間に設けられる。
【００６１】
レベルシフタ２３０は、デッドタイム生成回路２０８から出力されるゲート駆動信号Ｓ３Ｐをレベルシフトする。第１論理回路２３２は、レベルシフトされたゲート駆動信号Ｓ３Ｐ’にもとづいて、第１ＰＭＯＳトランジスタ２３４、第１ＮＭＯＳトランジスタ２３６それぞれのゲート信号を制御する。第１論理回路２３２は、第１ＰＭＯＳトランジスタ２３４、第１ＮＭＯＳトランジスタ２３６が同時にオンしないように構成され、具体的には一方のオンが指示されると、他方がオフした後にその一方をオンする。
【００６２】
第１論理回路２３２のＡＮＤゲートは、ゲート駆動信号Ｓ３Ｐ’と第１ＰＭＯＳトランジスタ２３４のゲート信号を受け、第１ＮＭＯＳトランジスタ２３６のゲートに出力する。ＡＮＤゲートにより、ゲート駆動信号Ｓ３Ｐ’がハイレベルとなると、第１ＰＭＯＳトランジスタ２３４のゲート信号がハイレベルとなった後に、言い換えれば第１ＰＭＯＳトランジスタ２３４がターンオフした後に、第１ＮＭＯＳトランジスタ２３６のゲート信号がハイレベルとなり、第１ＮＭＯＳトランジスタ２３６がターンオンする。
【００６３】
第１論理回路２３２のＯＲゲートは、ゲート駆動信号Ｓ３Ｐ’と第１ＮＭＯＳトランジスタ２３６のゲート信号を受け、第１ＰＭＯＳトランジスタ２３４のゲートに出力する。ＯＲゲートにより、ゲート駆動信号Ｓ３Ｐ’がローレベルとなると、第１ＮＭＯＳトランジスタ２３６のゲート信号がローレベルとなった後に、言い換えれば第１ＮＭＯＳトランジスタ２３６がターンオフした後に、第１ＰＭＯＳトランジスタ２３４のゲート信号がローレベルとなり、第１ＰＭＯＳトランジスタ２３４がターンオンする。
【００６４】
リニアレギュレータ２５０は、安定化された直流電圧ＶＲＥＧを生成する。直流電圧ＶＲＥＧは、ダイオードＤ１１を介してＢＳＰ１Ｐ端子と接続される。ダイオードＤ１１およびキャパシタＣ１１は、ブートストラップ回路を形成しており、ＢＳＰ１Ｐ端子に、ブートストラップ電圧ＶＢＳＴＰ＝（ＶＲＥＧ−Ｖｆ）＋ＶＤＤを発生させる。ＶｆはダイオードＤ１１の順方向電圧である。
【００６５】
ローサイドドライバ２１２Ｐは、第２論理回路２３８、第２ＰＭＯＳトランジスタ２４０、第２ＮＭＯＳトランジスタ２４２を含む。第２ＰＭＯＳトランジスタ２４０のソースには、ダイオードＤ１２を介して直流電圧ＶＲＥＧが供給される。第２ＰＭＯＳトランジスタ２４０のドレインはローサイドトランジスタＭ２Ｐのゲートと接続される。第２ＮＭＯＳトランジスタ２４２は、ローサイドトランジスタＭ２Ｐのゲートと接地ラインの間に設けられる。
【００６６】
第２論理回路２３８は、ゲート駆動信号Ｓ４Ｐにもとづいて、第２ＰＭＯＳトランジスタ２４０、第２ＮＭＯＳトランジスタ２４２それぞれのゲート信号を制御する。具体的には第２論理回路２３８は、第２ＰＭＯＳトランジスタ２４０、第２ＮＭＯＳトランジスタ２４２が同時にオンしないように構成される。第２論理回路２３８の構成、動作は第１論理回路２３２と同様である。
【００６７】
上述のように、実施の形態では、以下の関係が成り立つ。
ＴＯＮ１＝ＴＯＮ２＝ＴＯＦＦ１＜ＴＯＦＦ２
このために、第２ＮＭＯＳトランジスタ２４２のオン抵抗ＲＯＮ４は、第１ＮＭＯＳトランジスタ２３６のオン抵抗ＲＯＮ２よりも高い。第２ＮＭＯＳトランジスタ２４２のオン抵抗ＲＯＮ４は、第１ＮＭＯＳトランジスタ２３６のオン抵抗ＲＯＮ２のＫ＝１．２倍〜２倍程度とすることが好ましい。一例として１．４倍としてもよい。第２ＮＭＯＳトランジスタ２４２のサイズ（ゲート幅Ｗ）は、第１ＮＭＯＳトランジスタ２３６のサイズの１／Ｋ倍とされる。
【００６８】
また第２ＮＭＯＳトランジスタ２４２のオン抵抗ＲＯＮ４は、第２ＰＭＯＳトランジスタ２４０のオン抵抗ＲＯＮ３よりも高い。第２ＮＭＯＳトランジスタ２４２のオン抵抗ＲＯＮ４は、第２ＰＭＯＳトランジスタ２４０のオン抵抗の１．２倍〜２倍程度とすることが好ましい。一例として１．４倍としてもよい。
【００６９】
本実施の形態において、第１ＰＭＯＳトランジスタ２３４、第１ＮＭＯＳトランジスタ２３６、第２ＰＭＯＳトランジスタ２４０、第２ＮＭＯＳトランジスタ２４２それぞれのオン抵抗ＲＯＮ１〜ＲＯＮ４は、以下の関係を満たす。
ＲＯＮ１＝ＲＯＮ２＝ＲＯＮ３＜ＲＯＮ４
【００７０】
図９（ａ）は、ＯＵＴＰ端子、ＯＵＴＮ端子の電圧波形図であり、図９（ｂ）は、ローサイドトランジスタＭ２のゲート幅Ｗとスルーレートの関係を示すシミュレーション結果を示す図である。
【００７１】
図９（ａ）のスロープＡはＯＵＴＰの立ち上がり、スロープＢはＯＵＴＮの立ち上がり、スロープＣはＯＵＴＰの立ち下がり、スロープＤはＯＵＴＮの立ち下がりを示す。図９（ｂ）には、ローサイドトランジスタＭ２のゲート幅Ｗと、各スロープのスルーレート（傾き）の関係が示される。
【００７２】
Ｗ＝１μｍのときに、ＲＯＮ１＝ＲＯＮ２＝ＲＯＮ３＝ＲＯＮ４となる。第２ＮＭＯＳトランジスタ２４２のゲート幅Ｗを小さくすると、ローサイドトランジスタＭ２のターンオフ時間ＴＯＦＦ２が長くなり、ＯＵＴＮの立ち上がりスロープＢのスルーレートが小さくなる。ＯＵＴＰの立ち下がりスロープＤのスルーレートも同様である。一方、第２ＮＭＯＳトランジスタ２４２のゲート幅Ｗは、スロープＡ，Ｃには影響を与えない。
【００７３】
このオーディオアンプＩＣ２００によれば、ローサイドトランジスタＭ２のターンオフ時間ＴＯＦＦ２を、そのほかのターンオフ時間ＴＯＦＦ１およびターンオン時間ＴＯＮ１，ＴＯＮ２よりも長くすることができ、オーバーシュートを抑制できる。
【００７４】
ローサイドトランジスタＭ２のターンオフ時間ＴＯＦＦ２を長くするためには、第２ＮＭＯＳトランジスタ２４２の素子サイズを小さくするほか、第２ＮＭＯＳトランジスタ２４２と直列な抵抗成分を増加させる方法が考えられる。図８において採用する前者では、回路面積が増大しないという利点もある。
【００７５】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７６】
（第１変形例）
実施の形態では、以下の関係を満たすように設計したが、本発明はそれには限定されない。
ＴＯＮ１＝ＴＯＮ２＝ＴＯＦＦ１＜ＴＯＦＦ２
ハイサイドトランジスタＭ１のターンオフ時間ＴＯＦＦ１を長くしても、オーバーシュートの低減には寄与しないが、長くしたとしても、デメリットもない。したがって回路の対称性を考慮して、以下の式を満たすように設計してもよい。
ＴＯＮ１＝ＴＯＮ２＜ＴＯＦＦ１＝ＴＯＦＦ２
この場合、図８の回路図において、以下の関係を満たすように設計すればよい。
ＲＯＮ１＝ＲＯＮ３＜ＲＯＮ２＝ＲＯＮ４
【００７７】
（第２変形例）
ローサイドトランジスタＭ２のターンオフ時間を長くする方法は、第２ＮＭＯＳトランジスタ２４２のサイズを小さくすることには限定されない。たとえば第２ＮＭＯＳトランジスタ２４２のソースあるいはドレインと結線される配線の配線長を長くしたり、配線幅を細くしてもよいし、ボンディングワイヤの本数を減らしたり、長くしてもよい。つまり第２ＮＭＯＳトランジスタ２４２と直列な抵抗成分を大きくすればよい。
【００７８】
（第３変形例）
実施の形態では、電源ライン２２０側のハイサイドトランジスタＭ１をＮチャンネルＭＯＳＦＥＴで構成したが、ＰチャンネルＭＯＳＦＥＴであってもよい。この場合、ブートストラップ回路が不要となる。
【００７９】
（第４変形例）
図１０は、第４変形例に係るオーディオ出力装置１００ａの回路図である。この変形例において、ローサイドトランジスタＭ２Ｐは、制御端子（ゲート）が独立した複数（Ｍ個）のトランジスタエリアＴＡ１〜ＴＡＭに分割して構成されている。そして、ローサイドトランジスタＭ２Ｐをターンオフする際には、複数のトランジスタエリアＴＡ１〜ＴＡＭが時間差をもって順にターンオフしていく。ローサイドトランジスタＭ２Ｐをターンオンする際には、トランジスタエリアＴＡ１〜ＴＡＭは同時にオンすることが好ましい。
【００８０】
オーディオ出力装置１００ａは、複数のトランジスタエリアＴＡ１〜ＴＡＭのゲート信号ＶＧ２１〜ＶＧ２Ｎに、個別の遅延を与える遅延回路２６０を備える。遅延回路２６０は、ゲート信号ＶＧ２１〜ＶＧ２Ｎのポジティブエッジは遅延させず、それらのネガティブエッジのみを遅延させる。
【００８１】
遅延回路２６０の構成は特に限定されない。たとえば遅延回路２６０は直列に接続された複数の遅延素子２６２を含み、各遅延素子２６２の出力に対応するタップから、複数のゲート信号ＶＧ２１〜ＶＧ２Ｎが取り出される構成となっている。各遅延素子２６２の遅延量は、図７（ｂ）に示す寄生容量Ｃｐへの充電フェーズにおいて、複数のトランジスタエリアＴＡが順にオフするように定めることが望ましい。遅延回路２６０は、ローサイドドライバ２１２Ｐと一体に構成してもよい。
【００８２】
ローサイドトランジスタＭ２Ｎについても同様である。
【００８３】
図１１は、図１０のオーディオ出力装置１００ａの動作波形図である。比較のために、図１１には、図４のオーディオ出力装置１００の動作波形図が一点鎖線で示される。期間ｔａ、ｔｂ、ｔｃはそれぞれ、図７（ａ）、（ｂ）、（ｃ）の期間に対応する。図１０のオーディオ出力装置１００ａでは、期間ｔｂにおいて、ローサイドトランジスタＭ２を急激にオフさせずに、トランジスタエリアＴＡごとに順次ターンオフさせていく。これにより寄生容量Ｃｐへ流れ込む電流を減らすことができる。また寄生容量Ｃｐがチャージされた後に、ハイサイドトランジスタＭ１のボディダイオードＤ１に流れる電流を減らすことができ、オーバーシュート量をさらに小さくすることができる。
【００８４】
また図４のオーディオ出力装置１００では、ローサイドトランジスタＭ２のゲート信号の傾き（スルーレート）を、ハイサイドトランジスタＭ１とローサイドトランジスタＭ２の同時オンによる貫通電流が流れないように、注意深く設計する必要があった。これに対して、ローサイドトランジスタＭ２を分割構成した場合、もし貫通電流が流れる状態となっても、貫通電流はローサイドトランジスタＭ２全体に流れるのではなく、ある一部のトランジスタエリアＴＡに流れることとなる。つまり貫通電流経路のインピーダンスが高くなるため、貫通電流の量を小さくできる。これは、タイミングのケアを簡単にできるという利点を提供する。
【００８５】
（用途）
最後に、オーディオ出力装置１００のアプリケーションを説明する。図１２（ａ）〜（ｃ）は、電子機器１の外観図である。図１２（ａ）は電子機器１の一例であるディスプレイ装置６００である。ディスプレイ装置６００は、筐体６０２、スピーカ２を備える。オーディオ出力装置１００は筐体に内蔵され、スピーカ２を駆動する。
【００８６】
図１２（ｂ）は電子機器１の一例であるオーディオコンポ７００である。オーディオコンポ７００は、筐体７０２、スピーカ２を備える。オーディオ出力装置１００は筐体７０２に内蔵され、スピーカ２を駆動する。
【００８７】
図１２（ｃ）は電子機器１の一例である小型情報端末８００である。小型情報端末８００は、携帯電話、ＰＨＳ（Personal Handy-phone System）、ＰＤＡ（Personal Digital Assistant）、タブレットＰＣ（Personal Computer）、オーディオプレイヤなどである。小型情報端末８００は、筐体８０２、スピーカ２、ディスプレイ８０４を備える。オーディオ出力装置１００は筐体８０２に内蔵され、スピーカ２を駆動する。
【符号の説明】
【００８８】
１…電子機器、Ｓ１…オーディオ信号、Ｓ２…パルス信号、Ｓ３，Ｓ４…ゲート駆動信号、１００…オーディオ出力装置、１０２…電気音響変換素子、１０４…フィルタ、１０６…スナバ回路、２００…オーディオアンプＩＣ、２０２…Ｄ級アンプ、２０４…ドライバ、２０６…パルス変調器、２０８…デッドタイム生成回路、２１０…ハイサイドドライバ、２１２…ローサイドドライバ、２２０…電源ライン、２２２…接地ライン、Ｍ１…ハイサイドトランジスタ、Ｍ２…ローサイドトランジスタ、２３０…レベルシフタ、２３２…第１論理回路、２３４…第１ＰＭＯＳトランジスタ、２３６…第１ＮＭＯＳトランジスタ、２３８…第２論理回路、２４０…第２ＰＭＯＳトランジスタ、２４２…第２ＮＭＯＳトランジスタ、２５０…リニアレギュレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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