(57)【特許請求の範囲】
【請求項１】
デジタル信号を受信し、前記デジタル信号を整数部（ＰＨＲ＿Ｉ）と小数部分（ＰＨＲ＿Ｆ）とに分割するために設けられた基準位相（ＰＨＲ）発生器と、
制御信号を推定するために設けられた推定器ブロック（２０）と、
前記推定された制御信号と基準クロック信号（ＦＲＥＦ）を受信し、前記基準クロック信号と前記推定された制御信号を用いて遅延された基準クロック信号（ＦＲＥＦ＿ｄｌｙ）を導出するように設けられたデジタル−時間変換器（３０）と、
前記遅延された基準クロック信号と所望のクロック信号の位相を受信し、小数位相誤差（ＰＨＥ＿Ｆ）を導出するために設けられた時間−デジタル変換器（４０）とを備える全デジタル位相同期ループにおいて、
前記推定器ブロックは、
前記小数位相誤差を受信し、
前記小数位相誤差を、ゼロ平均を有する小数部のバージョンと相関をとり、相関された信号を生成し、
前記相関された信号をその絶対値で乗算し、
前記推定された制御信号を得るように前記乗算の結果を積分することにより、前記制御信号を決定するために設けられたことを特徴とする全デジタル位相同期ループ。
【請求項２】
前記推定器ブロックはさらに、前記乗算の結果の切り捨てを行うことにより、前記推定された制御信号を決定するために設けられる請求項１に記載の全デジタル位相同期ループ。
【請求項３】
前記全デジタル位相同期ループは、前記切り捨ての前に、前記推定された制御信号をスケーリングするためのスケーリング手段を備える請求項２に記載の全デジタル位相同期ループ。
【請求項４】
前記推定器ブロックはさらに、前記推定された制御信号に対してクランプを実行するために設けられる請求項１〜３のうちのいずれか１つに記載の全デジタル位相同期ループ。
【請求項５】
前記乗算は、前記絶対値のべき乗を用いる請求項１〜４のうちのいずれか１つに記載の全デジタル位相同期ループ。
【請求項６】
前記全デジタル位相同期ループは、前記小数位相誤差と、整数部と可変位相信号との間の差を計算することによって得られた整数位相誤差とを受信するために設けられたデジタルループフィルタをさらに備える請求項１〜５のうちのいずれか１つに記載の全デジタル位相同期ループ。
【請求項７】
全デジタル位相同期ループはさらに、前記デジタルループフィルタに接続されたデジタルクロック発振器であって、前記所望のクロック信号の位相を出力するように設けられたデジタルクロック発振器を備える請求項６に記載の全デジタル位相同期ループ。
【請求項８】
全デジタル位相同期ループの時間−デジタル変換器（４０）を較正するための方法であって、
前記全デジタル位相同期ループは、
デジタル信号が供給される基準位相発生器（ＰＨＲ）であって、前記デジタル信号を整数部（ＰＨＲ＿Ｉ）と小数部分（ＰＨＲ＿Ｆ）に分割する基準位相発生器（ＰＨＲ）と、
制御信号を推定する推定器ブロック（２０）と、
前記推定された制御信号と基準クロック信号（ＦＲＥＦ）を受信し、前記基準クロック信号と前記推定された制御信号とを用いて遅延された基準クロック信号を導出するデジタル−時間変換器（３０）とを備え、
前記デジタル−時間変換器（３０）は、前記遅延された基準クロック信号と所望のクロック信号の位相を受信し、小数位相誤差（ＰＨＥ＿Ｆ）を導出し、
前記推定器ブロックはまた
前記小数位相誤差を受信し、
前記小数位相誤差をゼロ平均を有する小数部のバージョンと相関をとり、相関された信号を発生し、
前記相関された信号をその絶対値で乗算し、
前記推定された制御信号を得るように乗算の結果を積分することにより、前記推定された制御信号を決定する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、低消費電力、高性能の各種アプリケーションで使用するための全デジタルループの分野に関する。
【背景技術】
【０００２】
近年では、デジタルベースバンドとアプリケーションプロセッサとの統合化のために、柔軟性、再構成可能、伝達関数の精度、セトリング速度、周波数変調能力と従順の点でそれらの明確な利点のために、ＲＦ高性能周波数合成のための全デジタル位相同期ループ（ＡＤＰＬＬ）の増大がある。全デジタルＰＬＬは面積コストと電力消費の両方の節約を達成するために提案される。アナログのＰＬＬに比較して、全デジタルＰＬＬの（ＡＤＰＬＬ）は、彼らは劇的にチップ面積を減少させ、さらにまた、大規模な自己校正と容易な移植性の能力をプログラマビリティの利点を提供するのでナノスケールＣＭＯＳが好ましい。この方法では、電力効率ワイヤレスアプリケーションを想定することができる。ＡＤＰＬＬは現在、大量の消費者用途に使用されるので、低コスト、低消費電力で高性能を提供するために連続的な前進がある。
【０００３】
従来のＡＤＰＬＬの一つの実質的な問題は、ＡＤＰＬＬの時間−デジタル変換器（ＴＤＣ）が伝統的に電力を必要とするという事実によるものである。時間領域において、時間−デジタル変換器は、入力基準クロック信号と出力高周波クロック信号の位相進み／遅れを比較するための位相検出器として動作する。
【０００４】
低消費電力の全デジタルフェーズ・ロック・ループ（ＡＤ−ＰＬＬ）において、デジタル制御発振器（ＤＣＯ）のクロックエッジは、遅延−時間変換器（ＤＴＣ）を介してリタイミングされ、その結果、電力を必要とする時間−デジタル変換器（ＴＤＣ）を小型化することができる。しかしながら、ＤＴＣの要素の実際の遅延は、プロセス、電源電圧及び温度（ＰＶＴ）の関数である。これらの変化は、設計された遅延の＋／−２０％のオーダーである。従って、時間合わせされていないＤＴＣは、性能の低下を引き起こし、場合によっては動作不能ＡＤ−ＰＬＬをレンダリングするために、遅延素子を較正する必要がある。従来の校正アルゴリズムは、長いセトリング時間を必要とし、小さな小数設定に収束しない。
【０００５】
時間−デジタル変換器を中心とした伝統的なアプローチの例は非特許文献１において開示される。これは、位相予測ＡＤＰＬＬアーキテクチャを提示し、複雑さ及び消費電力を低減するために、現在の状態変数に基づき、可変クロック（ＣＫＶ）と基準クロックとの間に次のエッジのタイミング関係の暗黙の予測を利用する（ＦＲＥＦ）。図１Ａは、このアーキテクチャの簡略図を示す。基準位相（ＰＨＲ）発生器１０は、各ＦＲＥＦサイクルで周波数制御ワード（ＦＣＷ）を累積して所望のＤＣＯクロック（すなわち、ＣＫＶ）相のデジタル表現を提供する。基準位相発生器１０は、整数位相誤差（ＰＨＥ＿Ｉ）と小数位相誤差（ＰＨＥ＿Ｆ）の別々の検出のために、基準位相ＰＨＲを、整数（ＰＨＲ＿Ｉ）と小数（ＰＨＲ＿Ｆ）の部分に分割する。位相同期状態で無効にする可能性があるＰＨＥ＿Ｉの検出は、ＣＫＶのエッジによってトリガされすべての基準エッジでサンプリングされたカウンタの出力（簡略化のために図示せず）であるＰＨＲ＿ＩとＤＣＯ可変位相（ＰＨＶ）との差を計算することによって行うことができる。小数位相の検出経路において、基準クロック（ＦＲＥＦ）は、デジタル−時間変換器（ＤＴＣ）３０を用いて遅延される。ＤＴＣ全体的な遅延は、ＰＨＲ＿ＦとＰＨＥ＿Ｆの符号値に基づいて、すなわちＤＴＣ＿ｃｔｒｌに基づいて、推定器ブロック２０の出力信号によって制御される。ＦＲＥＦの小数ＰＨＲ＿Ｆで意図された遅延と、ＤＴＣによって設定された実際の物理的な遅延との関係はＤＴＣラインの利得Ｋ＿ｄｔｃで与えられる。この利得Ｋ＿ｄｔｃは、推定器ブロック２０で推定され、ここでまた、位相が予測される。位相同期状態では、図１（Ｂ）に示すように、遅延基準クロックＦＲＥＦ＿ｄｌｙは動的にＣＫＶと位相整合し、このように狭範囲ＴＤＣ４０はＦＲＥＦ＿ｄｌｙとＣＫＶのエッジ間の時間差を量子化してデジタル位相誤差の小数部ＰＨＥ＿Ｆを生成するために使用することができる。提案された技術は、このようなタイミング範囲と位相検出の小数部分の複雑さを軽減する。Ｋ＿ｄｔｃの推定誤差（これは、既に述べたように、意図された遅延と実際の物理的に設定された遅延との間のリンクを提供する）は位相誤差を発生させ、ＡＤＰＬＬの同期を解除することができる。
【０００６】
適用される利得推定アルゴリズムの簡略化したブロック図が図２に示される。位相予測ブロックにおいて、その入力で受信された基準位相のゼロ平均小数部分（ＰＨＲ＿Ｆ）は、係数ａでスケーリングされ、ＰＨＥ＿Ｆのスケーリングされた符号で乗算されることで、推定誤差を生成する（セクション２１０を参照）。この誤差はＩＩＲフィルタ２２０によってフィルタリングされ、ＩＩＲフィルタの出力は反復適応アルゴリズムのステップサイズｄでセクション２３０で乗算される。セクション２４０における積分後、利得推定値Ｋ＿ｄｔｃが得られる。Ｋ＿ｄｔｃ推定器ブロックは、基準速度で動作する基準クロックによってトリガされ、Ｋ＿ｄｔｃの推定が行われた後に非動作にしてもよいし、もしくは、温度及び電圧の変化に起因するＫ＿ｄｔｃの変化を追跡するために実行中に保持することができる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】J. Zhuang et al., "A low-power all-digital PLL architecture based on phase prediction," IEEE International Conference on Electronics, Circuits and Systems, pp. 797-800, December 2012.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、非特許文献１で提案する手法は長い収束時間（２００マイクロ秒以上）を有するという弱点を有する。このような校正時間は、高速周波数スイッチングのために不適当であり、例えば、送信と受信の切り替えは送信機と受信機との間で５００ＭＨｚをジャンプするＰＬＬを必要とするブルートゥース（登録商標）低エネルギー無線において使用されるアーキテクチャに対して不適当である。また、この解決策は、多くの場合、小さな小数設定で非常に不安定であって、まったく収束しない場合がある。小さな小数部分における安定性の問題の説明は図３に提供される。図３から明らかなように、推定値Ｋ＿ｄｔｃ３１０は明らかに正しい値３２０に収束することができない。
【０００９】
従って、このアプローチが必要であり、ここで、この欠点を回避又は克服される。
【課題を解決するための手段】
【００１０】
本発明の実施態様の目的は、長いセトリング時間が回避され、かつ、ＲＦ搬送波と基準クロックとの間の小さな分数比に対応することができるように、ＡＤ−ＰＬＬで遅延線を較正するために設けられた全デジタルＰＬＬ（ＡＤ−ＰＬＬ）を提供することにある。
【００１１】
前記目的は本発明による解決策により達成される。
【００１２】
第１の態様において、本発明は全デジタル位相同期ループに関するものであり、
デジタル信号を受信し、前記デジタル信号を整数部（ＰＨＲ＿Ｉ）と小数部分（ＰＨＲ＿Ｆ）とに分割するために設けられた基準位相（ＰＨＲ）発生器と、
制御信号を推定するために設けられた推定器ブロック（２０）と、
前記推定された制御信号と基準クロック信号（ＦＲＥＦ）を受信し、前記基準クロック信号と前記推定された制御信号を用いて遅延された基準クロック信号（ＦＲＥＦ＿ｄｌｙ）を導出するように設けられたデジタル−時間変換器（３０）と、
前記遅延された基準クロック信号と所望のクロック信号の位相を受信し、小数位相誤差（ＰＨＥ＿Ｆ）を導出するために設けられた時間−デジタル変換器（４０）とを備える全デジタル位相同期ループにおいて、
前記推定器ブロックは、
前記小数位相誤差を受信し、
前記小数位相誤差を、ゼロ平均を有する小数部のバージョンと相関をとり、相関された信号を生成し、
前記相関された信号をその絶対値で乗算し、
前記推定された制御信号を得るように前記乗算の結果を積分することにより、前記制御信号を決定するために設けられたことを特徴とする。
【００１３】
提案された解決策は、確かに長いセトリング時間を回避することが可能であり、適切ＲＦ搬送波と基準クロックとの間の小さな分数比に対処できる。ＡＤ−ＰＬＬにおいて、前記時間−デジタル変換器の校正を操作するための制御信号を推定するために、本発明は、以下のアルゴリズムの使用を提案する。ここで、相関された信号は、制御信号の推定を決定するプロセスにおいて、その絶対値で乗算される。そのように実行することで性能が向上する。
【００１４】
好ましい実施態様において、前記推定器ブロックはさらに、前記乗算の結果の切り捨てを行うことにより、前記推定された制御信号を決定するために設けられる。有利なことに、前記全デジタル位相同期ループは、前記切り捨ての前に、前記推定された制御信号をスケーリングするためのスケーリング手段を備える。
【００１５】
別の好ましい実施態様において、推定器ブロックはさらに、推定された制御信号に対してクランプするために設けられる。
【００１６】
別の実施態様において、前記乗算は、その絶対値自身の代わりに、絶対値のべき乗を用いる。
【００１７】
実施態様において、前記全デジタル位相同期ループはさらに、小数位相誤差と、整数部分と可変位相信号との間の差を計算することによって得られる整数位相誤差を受信するために設けられたデジタルループフィルタを備える。
【００１８】
さらに別の実施態様において、前記全デジタル位相同期ループはさらに、デジタルループフィルタに接続され、所望のクロック信号の位相を出力するように設けられたデジタルクロック発振器を備える。
【００１９】
別の態様の本発明にかかる方法は、全デジタル位相同期ループの時間−デジタル変換器（４０）を較正するための方法であって、
前記全デジタル位相同期ループは、
デジタル信号が供給される基準位相発生器（ＰＨＲ）であって、前記デジタル信号を整数部（ＰＨＲ＿Ｉ）と小数部分（ＰＨＲ＿Ｆ）に分割する基準位相発生器（ＰＨＲ）と、
制御信号を推定する推定器ブロック（２０）と、
前記推定された制御信号と基準クロック信号（ＦＲＥＦ）を受信し、前記基準クロック信号と前記推定された制御信号とを用いて遅延された基準クロック信号を導出するデジタル−時間変換器（３０）とを備え、
前記デジタル−時間変換器（３０）は、前記遅延された基準クロック信号と所望のクロック信号の位相を受信し、小数位相誤差（ＰＨＥ＿Ｆ）を導出し、
前記推定器ブロックはまた
前記小数位相誤差を受信し、
前記小数位相誤差をゼロ平均を有する小数部のバージョンと相関をとり、相関された信号を発生し、
前記相関された信号をその絶対値で乗算し、
前記推定された制御信号を得るように乗算の結果を積分することにより、前記推定された制御信号を決定する。
【００２０】
本発明及び従来技術に対して達成される利点を要約する目的のため、本発明の特定の目的及び利点は、前記の本明細書に記載される。もちろん、必ずしもすべてのそのような目的又は利点は、本発明の任意の特定の実施態様に従って達成され得る必要はないことは理解されるべきである。従って、例えば、当業者は、ここで教示又は示唆される、必ずしも他の目的又は利点を達成することなく、ここで教示されるように、利点の一つの利点又はグループを達成又は最適化する方法で、本発明が具現又は実施できることを認識するであろう。
【００２１】
本発明の前記及び他の態様は以下に説明する実施形態を参照して説明されることで明らかになるであろう。
【００２２】
本発明について以下の添付図面を参照して、実施形態についてさらに説明する。参照番号等は、様々な図面における同様の要素を指す。
【図面の簡単な説明】
【００２３】
【図１】当該技術分野で知られている位相予測全デジタルＰＬＬのアーキテクチャのブロック図を示す。
【図２】Ｋ＿ｄｔｃを推定するために使用される従来技術のアルゴリズムのブロック図を示す。
【図３】図２のアルゴリズムで発生する安定性の問題を示し、ここで、Ｋ＿ｄｔｃは、この例では公称値の７０％である。
【図４Ａ】本発明にかかる全デジタルＰＬＬのアーキテクチャの全体的なブロック図を示す。
【図４Ｂ】推定器ブロックの種々の実施形態を示す。
【図４Ｃ】推定器ブロックの種々の実施形態を示す。
【図４Ｄ】推定器ブロックの種々の実施形態を示す。
【図５Ａ】提案されたアルゴリズムにより、小さい小数値に対して正確な値に収束することを示し、当該アルゴリズムは推定値が信頼性があるときにのみ制御され、Ｋ＿ｄｔｃは公称値の７０％である。
【図５Ｂ】提案されたアルゴリズムにより、小さい小数値に対して正確な値に収束することを示し、当該アルゴリズムは推定値が信頼性があるときにのみ制御され、Ｋ＿ｄｔｃは公称値の７０％である。
【図５Ｃ】提案されたアルゴリズムにより、小さい小数値に対して正確な値に収束することを示し、当該アルゴリズムは推定値が信頼性があるときにのみ制御され、Ｋ＿ｄｔｃは公称値の７０％である。
【図６Ａ】ＰＨＥ＿Ｆの符号情報のみが使用される場合であっても小さな小数値に対して、提案されたアルゴリズムは、従来技術の解決策よりも大きな収束範囲を有することを示し、小さな制御ステップと外乱は無視されるので、適切な丸めは安定性及び収束速度を増大させることが示される。
【図６Ｂ】ＰＨＥ＿Ｆの符号情報のみが使用される場合であっても小さな小数値に対して、提案されたアルゴリズムは、従来技術の解決策よりも大きな収束範囲を有することを示し、小さな制御ステップと外乱は無視されるので、適切な丸めは安定性及び収束速度を増大させることが示される。
【図６Ｃ】ＰＨＥ＿Ｆの符号情報のみが使用される場合であっても小さな小数値に対して、提案されたアルゴリズムは、従来技術の解決策よりも大きな収束範囲を有することを示し、小さな制御ステップと外乱は無視されるので、適切な丸めは安定性及び収束速度を増大させることが示される。
【図６Ｄ】ＰＨＥ＿Ｆの符号情報のみが使用される場合であっても小さな小数値に対して、提案されたアルゴリズムは、従来技術の解決策よりも大きな収束範囲を有することを示し、小さな制御ステップと外乱は無視されるので、適切な丸めは安定性及び収束速度を増大させることが示される。
【図７Ａ】従来技術の解決策及び提案されたアルゴリズムにおいてＰＨＥ＿Ｆの解像度を増加させる効果を示す。
【図７Ｂ】従来技術の解決策及び提案されたアルゴリズムにおいてＰＨＥ＿Ｆの解像度を増加させる効果を示す。
【図８Ａ】提案されたアルゴリズムが非常に小さい小数値で収束することを示す。
【図８Ｂ】提案されたアルゴリズムが非常に小さい小数値で収束することを示す。
【発明を実施するための形態】
【００２４】
本発明は、特定の実施形態に関して及び特定の図面を参照して説明する。しかし、本発明は、請求の範囲によってのみ限定されるものではない。
【００２５】
また、実施形態及び特許請求の範囲において、第１、第２等の用語は、類似の要素を区別するために使用され、必ずしも順位又は他の方法で、空間的に、いずれかの時間的順序を記述するものではない。使用される用語は適切な状況下で交換可能であり、ここで記載される本発明の実施形態を説明又はここに示される以外のシーケンスで動作可能であることが理解されるべきである。
【００２６】
特許請求の範囲で使用される「備える」という用語は、その後に列挙される手段に限定されるものと解釈されるべきではなく、他の要素又はステップを排除するものではないことに留意する必要がある。記載された特徴、整数、ステップ又は構成要素の存在を特定するように解釈されるべきであるが、存在又はその一つ以上の他の特徴、整数、ステップ又は構成要素、又はグループの追加を排除するものではない。従って、「手段Ａ及びＢを備える装置」という表現の範囲は構成要素Ａ及びＢのみからなる装置に限定されるべきではない。本発明に関して、装置の唯一の関連構成要素がＡとＢであることを意味する。
【００２７】
本明細書を通して「一実施形態」又は「実施形態」への参照は、実施形態に関連して記載される特定の特徴、構造又は特性を本発明の少なくとも１つの実施形態が含むことを意味する。このように、「一実施形態では」又は「一実施形態において」のフレーズの出現は、明細書全体を通して様々な箇所では、必ずしも全て同じ実施形態を参照する必要はないが、そのように解釈してもよい。さらに、特定の特徴、構造又は特性は、任意の適切な方法で組み合わせることができ、一つ以上の実施形態において本開示から当業者には明らかであろう。
【００２８】
同様に、開示を合理化し、一つ又は様々な発明の態様の多くのの理解を助けるために、本発明の例示的な実施形態の説明において、本発明の様々な特徴は、時にはその単一の実施形態、図、又は説明にまとめられることを理解すべきである。しかしながら、開示のこの方法は、クレームされた発明は、各請求項に明示的に記載されるよりも多くの特徴を必要とするという意図を反映するものと解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の態様は単一の前述の開示された実施形態の全ての特徴より少ないである。従って、詳細な説明を添付の特許請求の範囲はここに明示的に各請求項は、それ自身の上に立って、本発明の別個の実施形態としてこの詳細な説明に組み込まれる。
【００２９】
また、本明細書に記載のいくつかの実施形態では、一部ではなく、他の特徴を含むが、他の実施形態に含まれ、異なる実施形態の特徴の組合せは、本発明の範囲内にあることを意味し、異なる実施形態を形成する。例えば、以下の特許請求の範囲において、記載の実施形態のいずれかは、任意の組み合わせで使用することができることが当業者によって理解されるであろう。
【００３０】
本発明の特定の特徴又は態様を説明するときの特定の用語の使用は、それらの用語が関連する本発明の特徴又は態様の任意の特定の特性を含むように、用語が制限されるようにここで再定義されることを意味すると解釈されるべきではないに留意すべきである。
【００３１】
本明細書で提供される説明において、多数の特定の詳細が記載される。しかしながら、本発明の実施形態はこれらの特定の詳細なしに実施できることを理解されるべきである。他の例において、周知の方法、構造、及び技術は、この説明の理解を不明瞭にしないために詳細には示されていない。
【００３２】
既に述べたように、全デジタル位相同期ループは、現代のＣＭＯＳ技術で、低消費電力の代替品である。しかしながら、ＰＶＴの変動のために、ＡＤ−ＰＬＬは、ＡＤ−ＰＬＬのフィードバック経路において特に遅延線要素を較正する必要がある。従来技術の遅延線の較正アルゴリズムは、ＲＦクロックと基準水晶との関係において小さい分数設定に失敗する。また、従来の設定のために、それらは、多くの規格のために長すぎるセトリング時間を必要とする。本発明は、これらの問題に対する解決策を提示する。
【００３３】
基本的には、本発明は、位相誤差の測定値が信頼できるときに重要な制御信号が送られるように、より多くの情報を使用することを提案する。収束及び安定性を改善するために、較正ループの解空間は、第二のノルムを適用することによって、予め調整される。固定小数点の実施形態において、実際の制御情報を持っていないように小さな外乱がループでは無視されるように、ビットワードは丸められる。技術的な詳細はこの説明の残りの部分に記載されている。
【００３４】
図４Ａは、提案されたＡＤ−ＰＬＬアーキテクチャの一実施形態を図示する。図２の従来技術のアルゴリズムと同様に、同一の制御入力が使用される。基準位相（ＰＨＲ）発生器１０は、その入力でのデジタル信号（周波数制御ワードＦＣＷである）を受信し、それぞれのＦＲＥＦサイクルでそれを累積することで、所望のＤＣＯクロック（すなわち、ＣＫＶ）相のデジタル表現を提供する。基準位相発生器１０は、整数位相誤差（ＰＨＥ＿Ｉ）と小数位相誤差（ＰＨＥ＿Ｆ）の別々の検出のために、分割基準位相ＰＨＲを、整数（ＰＨＲ＿Ｉ）と小数（ＰＨＲ＿Ｆ）の部分に分割する。位相同期された状態で無効にすることができるＰＨＥ＿Ｉの検出は、ＣＫＶのエッジによってトリガされかつすべての基準エッジでサンプリングされたカウンタの出力（簡略化のため図示せず）である、ＰＨＲ＿ＩとＤＣＯ可変位相（ＰＨＶ）との差を計算することによって行うことができる。小数位相検出経路において、基準クロック（ＦＲＥＦ）は、デジタル−時間変換器（ＤＴＣ）３０を用いて遅延される。ＤＴＣ遅延は、ＰＨＲ＿ＦとＰＨＥ＿Ｆ信号に基づいて、推定器ブロック２０の出力信号、すなわちＤＴＣ＿ｃｔｒｌによって制御される。ＦＲＥＦの小数ＰＨＲ＿Ｆにおいて意図された遅延と、ＤＴＣによって設定された実際の物理的な遅延との関係は、ＤＴＣラインの利得Ｋ＿ｄｔｃで与えられる。この利得はＫ＿ｄｔｃは、推定器ブロック２０で推定され、また、位相が予測される。位相同期状態では、遅延基準クロックＦＲＥＦ＿ｄｌｙは動的にＣＫＶと位相整合（位相同期）され、これにより、狭範囲ＴＤＣ４０はＦＲＥＦ＿ｄｌｙとＣＫＶのエッジ間の時間差を量子化し、デジタル位相誤差の小数部ＰＨＥ＿Ｆを生成するために使用することができる。
【００３５】
図４Ｂは、推定器ブロック２０に適用される、ＤＴＣ３０の利得の推定値、すなわちＫ＿ｄｔｃを推定するアルゴリズムの第１の実施形態を示す。従来のアプローチとの区別は、解空間を調整するための第２のノルム４２０を使用することにある。この第２のノルムを用いることはは有益である。なぜならば、より多くの位相制御を伴う誤差が少ない位相制御を伴う誤差よりも飛躍的に多くの重量を得るためである。位相制御量は、その実現に関与するＤＴＣ遅延素子の数を定義する。正味の効果として、より信頼性の高い（より多くの遅延素子が使用されるので）ときより多くの制御を可能にし、誤差が信頼性が低いときに誤差測定はより少ない制御を可能にする。図６に示すように、このアプローチ（すなわち第２のノルムでオンで量子化でオフ）は、その小さな端数値がシステムで使用することができるという点で図２の従来技術に勝る利点を有する。
【００３６】
有利な実施形態は、図４Ｃに図示される。小数位相誤差信号ＰＨＥ＿Ｆからより多くの情報（すなわち、より多くのビット）は、制御ループに入ることを可能にする。測定された誤差値はまた、制御ループの信頼性の指標である。もしＰＨＥ＿Ｆのより多くのビット情報がアルゴリズムを入力された場合であり、誤差が大きい場合において、より大きな誤差は、単１ビット動作（すなわち図１の従来技術の解決策としてＰＨＥ＿Ｆの符号のみの情報が使用される）に比較して、同様のＰＨＲ＿Ｆの設定のためのより大きな制御信号となる結果になる。
【００３７】
この実施形態の別の利点は、丸め関数は、第２のノルムの出力に含まれていることである。丸め関数は、第２のノルムブロック４２０の出力におけるデジタル信号のＬＳＢビットの一部を削除する切り捨てブロック４４０によって提供される。例えば、ノイズによる信号と区別されていない最下位ビットを除去することができる。この丸めは、このようにノイズや小さな外乱によって引き起こされる小さな制御信号が無視されるという利点を提供する。このことは、セトリング時に推定がより安定であることを意味する。ブロック４４０の丸め関数は、量子化関数とみなすことができる。
【００３８】
別の実施形態は、図４Ｄに示される。推定器出力は公称値の５０％と１５０％の間で４５０によりクランプされる。このことは、実用的な実装において、推定値Ｋ＿ｄｔｃ信号のビット幅を管理することを可能にする。追加の利点は、制御ループが局所最適に収束できないことである。このように、外乱が推定がドリフトする原因となる場合は、制御ループは、サブ最適な値に同期されない。
【００３９】
さらに別の実施形態において、第２のノルムよりも高い基準を使用することが可能である。しかし、シミュレーションは、高いノルムを用いての実質的に利益があることを示している。
【００４０】
他の実施形態では、第２のノルムの出力における丸めは、第２のノルムの入力にシフトすることができ、このことは第２のノルムのブロックの低コストな実装を可能にする。
【００４１】
図４Ｂ〜図４Ｄの実施形態において、ＰＨＥ＿Ｆ信号は符号ビットのみであってもよいし、もしくはビットの全部又は一部を含んでいてもよい。
【００４２】
提案された解決策の有益な効果を説明するためにいくつかのシミュレーションの結果が現在提示される。図５Ａ〜図５Ｃにおいて、図２の従来技術の解決策がそれぞれ、１／２５６、１／５１２及び１／２０４８値のＰＨＲ＿Ｆに対して図４Ｄに示すように、提案された解決策の様々な実施形態と比較する。シミュレーションにおいて、アルゴリズムが収束しなければならない実際の制御値Ｋ＿ｄｔｃは、公称値（１のすなわち値）の７０％に設定される。従来技術のアルゴリズムを用いて推定されたＫ＿ｄｔｃ値（ライン５１０参照）は１／５１２未満の端数値で０．７の正しい値に達することに失敗する一方（ライン５３０を参照）、図４Ｄの実施形態のアルゴリズムは１／２０４８の分数値（小数値）のための非常に高速な収束に到達することが明らかにわかる。また、図４Ｄの実施形態は、測定誤差に信頼性があり、正しい値５３０に速く収束するときにのみ制御を行うことを観察することができる。収束した後、制御値Ｋ＿ｄｔｃは、従来のアルゴリズムと比較して、正しい値の周りに安定化する。
【００４３】
図６において、図４Ａ〜図４Ｃの種々の実施形態のアルゴリズムの動作が、（第２のノルムオフと量子化オフ）すなわち１／２５６、１／５１２、１／１０２４と１／２０４８の小数の値の範囲について、図２の従来技術のアルゴリズムと同様の制御入力とを比較する。図６に見ることができるように、図４Ｃに提案されたアルゴリズム（第２のノルムオン、量子化オン）は、制御入力として同じ１ビットＴＤＣワードを用いて、すなわちＰＨＥ＿Ｆの符号情報のみを用いて、より小さい小数値に対してはるかに速く収束する。さらに、収束した後、推定値Ｋ＿ｄｔｃは、従来技術の解決策に比較してより安定である。図４Ｂの提案したアルゴリズム（第２のノルムオン、量子化オフ）は０．７の正しい値に収束するが、収束までの時間は、図４Ｃのアルゴリズムに比較して長くなっている。
【００４４】
図７において、ＰＨＥ＿Ｆからより多くの情報を用いる効果、すなわち、１〜４ビットを用いる効果が示される。図７から分かるように、図２の従来技術の解決策は、より多くのビット情報（図７Ａを参照）を使用する利点は、若干の従来技術の解決策の分別範囲を増加させる。しかしながら、従来技術の解決策は、まだ小さい分数設定で不安定である（結果は示さず）。ＴＤＣ情報が使用される図４Ｄの実施形態において、収束速度と収束後の安定性の両方が増大する（図７Ｂ参照）。
【００４５】
図８において、４ビットＴＤＣワードを有する図２の従来技術のアルゴリズム（第２のノルムオフ、量子化オフ）は、図４Ｂ（第２のノルムオン、量子化オフ）及び図４Ｃ（第２のノルムオン、量子化オン）の実施形態と比較される。図に示すように、提案されたアルゴリズムは、１／１６３８４という極めて小さな分数（小数値）であってもまだ０．７の正しい値に収束する。
【００４６】
図５〜図８からわかるように、アルゴリズムは、４ビットＴＤＣワードが使用される場合において、最初の信頼性ある測定誤差において正しい値に近い収束する（正規化されたＤＴＣ推定値において最初の訂正）。この最初の信頼性の高い測定は、ＤＴＣの遅延ラインが一端から他端にラップアラウンド（wrap around：包み込まれる）される瞬間に対応する。言い換えると、累積されたゼロ平均小数ＰＨＲ＿Ｆは０．５の近傍値から−０．５の近傍値にラップされるときである。このラップアラウンドの周りで遅延素子の最大数が使用されるので、ＰＨＲ＿Ｆは最大となる。ＰＨＲ＿Ｆが最大であるとき、また、ＰＨＲ＿Ｆ値と現在の推定Ｋ＿ｄｔｃとの乗算としてラップアラウンドの瞬間の最大の位相誤差を発生するので、測定された誤差は最大である。このことは、ＰＨＲ＿Ｆのラップアラウンドの瞬間においてＰＨＲ＿ＦとＰＨＥ＿Ｆの両方が最大となり、従って、ループの中で最も多くの制御情報を誘起させる。
【００４７】
ＴＤＣ設計において、ゼロ小数位相誤差の存在が省略される。従って、ＴＤＣ出力はＫ＿ｄｔｃが完全に推定された場合でもいつも早いか遅いかである。常に初期の後半にトグルがあるので、このことはＫ＿ｄｔｃ推定アルゴリズムに連続制御を導入する。セトリングした後により良い動作を有するために、丸めは、この初期の後期トグルはほとんど無視されるように選択される。
【００４８】
本発明は、図面及び前述の説明において詳細に図示及び説明してきたが、そのような例示及び説明は、説明又は例示的であり、限定的ではないと考えられるべきである。当然のことながら、前述の説明は、本発明の特定の実施形態を詳述する。しかし、以上のテキストでの表示方法の詳細に関係なく、本発明は、多くの方法で実施することができる。本発明は、開示された実施形態に限定されるものではない。
【００４９】
本発明を実施する際に当業者によって、開示された実施例に対する他の変形が理解され、達成され得ることができる。図面、開示及び添付の特許請求の範囲の研究から、特許請求の範囲において、「備える」という単語は他の要素又はステップを排除するものではない。不定冠詞「ａ」又は「ａｎ」は複数を排除するものではない。単一のプロセッサ又は他のユニットは、特許請求の範囲に記載のいくつかの項目の機能を満たすことができる。特定の手段が相互に異なる従属請求項に記載されるという単なる事実は、これらの手段の組み合わせが有利に使用できないことを示すものではない。コンピュータプログラムは、適切な媒体上に記憶／配布されてもよい。しかし、このような光記憶媒体、又は一緒に供給される固体媒体として又は他のハードウェアの一部として、さらにインターネット又は他の有線若しくは無線通信システムを介してなど他の形式で配布されてもよい。請求項における任意の参照符号は範囲を限定するものとして解釈されるべきではない。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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