(57)【特許請求の範囲】
【請求項１】
複数のドレイン電極と、
複数のソース電極と、
一方向に並んで設けられて、前記ドレイン電極と前記ソース電極とが交互に隣り合って配置された複数のゲート電極と、
前記ゲート電極が並んだ方向に沿って設けられて、複数の前記ゲート電極のそれぞれに接続されたゲート引き回し線路とを備え、
複数の前記ゲート電極は、電力の入力点からの距離が長くなるにつれてゲートヘッド長が短くなること
を特徴とする半導体装置。
【請求項２】
複数の前記ゲート電極は、トランジスタ中央部に近いほどゲートヘッド長が長く、トランジスタ端部に向かうにつれてゲートヘッド長が短くなること
を特徴とする請求項１記載の半導体装置。
【請求項３】
複数の前記ゲート電極のそれぞれは、ゲートヘッド形状が前記ドレイン電極側に延びたΓ型のゲートヘッド構造を有すること
を特徴とする請求項１記載の半導体装置。
【請求項４】
トランジスタ中央部に近いほど前記ドレイン電極側に延びるゲートヘッド長が長く、トランジスタ端部に向かうにつれて前記ドレイン電極側に延びるゲートヘッド長が短くなること
を特徴とする請求項３記載の半導体装置。
【請求項５】
複数のドレイン電極と、
複数のソース電極と、
一方向に並んで設けられて、前記ドレイン電極と前記ソース電極とが交互に隣り合って配置された複数のゲート電極と、
前記ゲート電極が並んだ方向に沿って設けられて、複数の前記ゲート電極のそれぞれに接続されたゲート引き回し線路と、
複数の前記ソース電極のそれぞれに設けられて、前記ソース電極から前記ゲート電極側に延びる複数のソースフィールドプレートとを備え、
前記複数のソースフィールドプレートは、トランジスタ中央部に近いほどプレート長が長く、トランジスタ端部に向かうにつれてプレート長が短くなること
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、高周波電力増幅器に用いられる電界効果型のトランジスタなどの半導体装置に関する。
【背景技術】
【０００２】
マルチフィンガートランジスタは、複数の帯状に形成された、ソース電極、ゲート電極およびドレイン電極を有しており、ソース電極、ゲート電極およびドレイン電極が交互に配置されている（例えば、特許文献１参照）。また、マルチフィンガートランジスタは、トランジスタの一方の端部から中央部を通って他方の端部へ延びるゲート引き回し線路を備えている。ゲート引き回し線路の中央部に設けられた入力点に電力を供給することで、ゲート引き回し線路によって複数のゲート電極のそれぞれに電力が分配される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２０４９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されたマルチフィンガートランジスタでは、トランジスタの中央部に隣接して配置されたゲート電極から入力点までの距離とトランジスタの端部に配置されたゲート電極から入力点までの距離との間に差がある。このため、ゲート引き回し線路によって複数のゲート電極のそれぞれに入力される電力にアンバランスが生じる。【０００５】
複数のゲート電極のそれぞれに入力される電力がアンバランスであると、ＲＦドレイン電流が、トランジスタの中央部で高く、トランジスタの端部で低くなる。これによって、ソース電極、ゲート電極およびドレイン電極により構成される複数のトランジスタ構造における出力端インピーダンスに差が生じ、マルチフィンガートランジスタを用いた増幅器の効率が劣化するという課題があった。【０００６】
この発明は上記課題を解決するもので、出力端インピーダンスのばらつきを小さくすることができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、複数のドレイン電極と、複数のソース電極と、一方向に並んで設けられて、ドレイン電極とソース電極とが交互に隣り合って配置された複数のゲート電極と、ゲート電極が並んだ方向に沿って設けられて、複数のゲート電極のそれぞれに接続されたゲート引き回し線路とを備える。この構成において、複数のゲート電極は、一方向に並んで設けられて、ドレイン電極とソース電極とが交互に隣り合って配置され、電力の入力点からの距離が長くなるにつれてゲートヘッド長が短くなる。
【発明の効果】
【０００８】
この発明によれば、複数のゲート電極において、電力の入力点からの距離が長くなるにつれてゲートヘッド長が短くなるようにゲートヘッド長を不均一にすることで、ＲＦドレイン電流が均一になって出力端インピーダンスのばらつきを小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１に係る半導体装置のパターンレイアウトを示す上面図である。
【図２】実施の形態１に係る半導体装置の構成を示す断面図である。
【図３】実施の形態１に係る半導体装置の検証モデルを示す図である。
【図４】１０個のフィンガートランジスタモデルのそれぞれとＲＦドレイン電流との関係を示すグラフである。
【図５】図５Ａは、従来の半導体装置の出力端インピーダンスを示すチャートである。図５Ｂは、実施の形態１に係る半導体装置の出力端インピーダンスを示すチャートである。
【図６】図６Ａは、従来の半導体装置のドレイン効率を示すグラフである。図６Ｂは、実施の形態１に係る半導体装置のドレイン効率を示すグラフである。
【図７】この発明の実施の形態２に係る半導体装置の構成を示す断面図である。
【図８】この発明の実施の形態３に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る半導体装置１のパターンレイアウトを示す上面図である。図１では、半導体装置１であるマルチフィンガートランジスタを示している。図２は、実施の形態１に係る半導体装置１の構成を示す断面図であって、半導体装置１を図１のＡ−Ａ線で切った断面を示している。図１に示すように、半導体装置１は、ゲートフィンガー２−１〜２−６、ドレイン電極３−１〜３−３、ソース電極４−１〜４−４、およびゲート引き回し線路５を備える。ゲートフィンガー２−１〜２−６のそれぞれは、一方向に並んで設けられた帯状のゲート電極である。
【００１１】
ゲートフィンガー２−１には、ドレイン電極３−１とソース電極４−１とが隣り合って配置され、ゲートフィンガー２−２には、ドレイン電極３−１とソース電極４−２とが隣り合って配置されている。ゲートフィンガー２−３には、ドレイン電極３−２とソース電極４−２とが隣り合って配置され、ゲートフィンガー２−４には、ドレイン電極３−２とソース電極４−３とが隣り合って配置されている。ゲートフィンガー２−５には、ドレイン電極３−３とソース電極４−３とが隣り合って配置され、ゲートフィンガー２−６には、ドレイン電極３−３とソース電極４−４とが隣り合って配置されている。
【００１２】
このように、ゲートフィンガー２−１〜２−６のそれぞれには、ドレイン電極とソース電極とが交互に隣り合って配置されて、櫛形の電極構造となっている。
なお、図１および図２に示す半導体装置１は、ゲートフィンガー、ドレイン電極およびソース電極を有する、６つのトランジスタ構造によって構成されている。
以下、このトランジスタ構造をフィンガー構造と呼ぶ。
【００１３】
ドレイン電極３−１〜３−３は、線路３ａから櫛歯状に形成された帯状の電極である。線路３ａは、ゲートフィンガー２−１〜２−６が並んだ方向に沿って延びた線路である。ドレイン電極３−２は、この線路３ａに直交する方向に延びており、その端部が出力点ａになっている。図１に示すように、ドレイン電極３−２は、線路３ａの中央部に位置しており、半導体装置１であるマルチフィンガートランジスタは、この中央部を境として対称に形成されている。以下、中央部をトランジスタ中央部と呼び、両方の端部をトランジスタ端部と呼ぶ。
【００１４】
ゲート引き回し線路５は、図１において破線で囲んで示すように、ゲートフィンガー２−１〜２−６が並んだ方向に沿って延びた線路であり、ゲートフィンガー２−１〜２−６のそれぞれに接続されている。ゲート引き回し線路５におけるトランジスタ中央部に対応する位置には、ゲートフィンガー２−１〜２−６とは反対方向に延びる線路５ａが接続されており、線路５ａの端部が入力点ｂになっている。
入力点ｂに入力された電力は、ゲート引き回し線路５によってゲートフィンガー２−１〜２−６のそれぞれに分配される。
【００１５】
ソース電極４−１〜４−４のそれぞれは、ゲートフィンガー２−１〜２−６のそれぞれに隣り合うように配置された帯状の電極である。
ソースパッド６−１は、上記線路５ａに隣接して、トランジスタ中央部を境とした一方の側に設けられた電極パッドであり、ソースパッド６−２は、上記線路５ａに隣接して、トランジスタ中央部を境とした他方の側に設けられた電極パッドである。
【００１６】
ソース電極４−１は、エアブリッジ７−１によってソースパッド６−１に接続され、ソース電極４−２は、エアブリッジ７−２によってソースパッド６−１に接続されている。ソース電極４−３は、エアブリッジ７−３によってソースパッド６−２に接続され、ソース電極４−４は、エアブリッジ７−４によってソースパッド６−２に接続されている。
ソースパッド６−１は、ビアホール６ａによって半導体層８に電気的に接続され、ソースパッド６−２は、ビアホール６ｂによって半導体層８に電気的に接続されている。
【００１７】
ゲートフィンガー２−１〜２−３は、トランジスタ中央部を境とした一方の側（図２における左側）に配置されており、ゲートフィンガー２−４〜２−６は、トランジスタ中央部を境とした他方の側（図２における右側）に配置されている。ゲートフィンガー２−１〜２−６のそれぞれは、図２に示すようにＴ型のゲートヘッド構造を有している。
ゲートフィンガー２−２およびゲートフィンガー２−５のそれぞれのゲートヘッド長はＧＨ１であり、ゲートフィンガー２−３およびゲートフィンガー２−４のそれぞれのゲートヘッド長がＧＨ２である。さらに、ゲートフィンガー２−１およびゲートフィンガー２−６のそれぞれのゲートヘッド長がＧＨ３である。ＧＨ２はＧＨ１よりも長く、ＧＨ３はＧＨ１よりも短い。
【００１８】
従来のマルチフィンガートランジスタでは、図１および図２に示したゲートフィンガー２−１〜２−６の全てが同じゲートヘッド長であった。このため、ゲート引き回し線路５によってゲートフィンガー２−１〜２−６のそれぞれに入力されたアンバランスな電力がそのまま増幅されて、図１の破線の矢印で示す方向にＲＦドレイン電流のアンバランスが生じてしまう。
【００１９】
このように、６つのフィンガー構造のそれぞれのＲＦドレイン電流のアンバランスが生じると、６つのフィンガー構造のそれぞれの出力端インピーダンスにも差が生じる。
これにより、フィンガー構造の出力端インピーダンスと、トランジスタの効率が最大で最適なインピーダンスとのずれが大きくなることから、例えば、マルチフィンガートランジスタを用いた高周波電力増幅器の効率が劣化する。
【００２０】
これに対し、半導体装置１では、ゲートフィンガー２−１，２−６、ゲートフィンガー２−２，２−５およびゲートフィンガー２−３，２−４のそれぞれのゲートヘッド長が異なって不均一になっている。特に、ゲートフィンガー２−１〜２−６は、トランジスタ中央部に近いほどゲートヘッド長が長く、トランジスタ端部に向かうにつれてゲートヘッド長が短くなっている。
【００２１】
図２において、トランジスタ中央部に隣接したゲートフィンガー２−３のゲートヘッド長ＧＨ２が最も長く、これに隣接したゲートフィンガー２−２のゲートヘッド長ＧＨ１が次に長く、トランジスタ端部にあるゲートフィンガー２−１のゲートヘッド長ＧＨ３がＧＨ１よりも短くなっている。ゲートフィンガー２−４〜２−６においても同様である。
従来のマルチフィンガートランジスタのゲートヘッド長が全てＧＨ１で一定である場合、半導体装置１では、ゲートフィンガー２−１〜２−６のゲートヘッド長の平均値をＧＨ１とする。すなわち、ゲートヘッド長の平均値は、（ＧＨ１＋ＧＨ２＋ＧＨ３）×２／６＝ＧＨ１である。
【００２２】
トランジスタ中央部のフィンガー構造は、ゲートヘッド長が長いゲートフィンガー２−３，２−４を備えるので、ゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄが最も大きい。トランジスタ端部に向かうにつれてゲートヘッド長が短くなるので、フィンガー構造におけるゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄが徐々に小さくなっていく。これにより、６つのフィンガー構造のそれぞれの入力端インピーダンスのアンバランスが吸収され、全てのフィンガー構造で入力端インピーダンスが均一化される。
【００２３】
入力端インピーダンスが均一化されると、６つのフィンガー構造のそれぞれから出力されるＲＦドレイン電流も均一化されて、フィンガー構造における出力端インピーダンスの差が小さくなる。このため、半導体装置１を用いた高周波電力増幅器の効率の劣化を抑えることができる。
【００２４】
また、半導体装置１は、ゲートフィンガー２−１〜２−６のゲートヘッド長の平均値がＧＨ１であると、全てのゲートヘッド長がＧＨ１である従来のマルチフィンガートランジスタと同じ利得を保つことができる。
【００２５】
市販のマイクロ波回路シミュレータを使用して半導体装置１の上記効果を検証した。
図３は、実施の形態１に係る半導体装置の検証モデルを示す図である。図３に示す検証モデルは、１０個のフィンガートランジスタモデルＴｒｉ（ｉ＝１〜１０）と上記マイクロ波回路シミュレータに用意されている線路のコンポーネントモデルとを組み合わせて、マルチフィンガートランジスタ構造をモデル化したものである。フィンガートランジスタモデルＴｒｉは、ゲートフィンガーの長さが４０μｍであるフィンガー構造をモデル化した大信号等価回路モデルである。また、検証モデルにおいて、破線で囲んだ部分がゲート引き回し線路５に相当する。
【００２６】
フィンガートランジスタモデルＴｒｉのトランジスタから出力されるＲＦドレイン電流をＩｄｉ（ｉ＝１〜１０）とし、ＲＦドレイン電圧をＶｄｉ（ｉ＝１〜１０）とする。
また、フィンガートランジスタモデルＴｒｉにおけるゲート−ソース間容量Ｃｇｓｉ（ｉ＝１〜１０）をａｉ×Ｃｇｓｉと定義し、ゲート−ドレイン間容量Ｃｇｄｉ（ｉ＝１〜１０）をａｉ×Ｃｇｄ０と定義している。ａｉは、ゲートヘッド長の不均一に起因したＣｇｓおよびＣｇｄの不均一の度合いを表す係数である。Ｃｇｄ０は、ゲート−ドレイン間容量の固定値である。
【００２７】
従来のマルチフィンガートランジスタでは、ａ１＝ａ２＝ａ３＝・・・＝ａ１０＝１であり、全てのフィンガートランジスタモデルＴｒｉのゲートヘッド長が均一である。
以下、ａｉ＝１とした従来のマルチフィンガートランジスタを構造Ｓ１と呼ぶ。
半導体装置１であるマルチフィンガートランジスタでは、ａ１＝０．９、ａ２＝０．９５、ａ３＝１、ａ４＝１．０５、ａ５＝１．１、ａ６＝１．１、ａ７＝１．０５、ａ８＝１、ａ９＝１．０５、ａ１０＝１．１としている。これにより、フィンガートランジスタモデルＴｒｉにおけるＣｇｓおよびＣｇｄが不均一になっている。
以下、半導体装置１であるマルチフィンガートランジスタを構造Ｓ２と呼ぶ。
【００２８】
図４は、１０個のフィンガートランジスタモデルＴｒｉのそれぞれとＲＦドレイン電流Ｉｄｉとの関係を示すグラフである。図４において、ＲＦドレイン電流Ｉｄｉは、構造Ｓ１，Ｓ２の検証モデルに対して、信号周波数を２８ＧＨｚ、バイアスドレイン電流を２０ｍＡ、バイアスドレイン電圧を２４Ｖ、ソースインピーダンスを利得整合点、ロードインピーダンスを効率整合点として算出した結果である。ＲＦドレイン電流Ｉｄｉの算出結果Ｂ１は構造Ｓ１の検証モデルで得られ、ＲＦドレイン電流Ｉｄｉの算出結果Ｂ２は構造Ｓ２の検証モデルで得られたものである。
【００２９】
ＲＦドレイン電流Ｉｄｉの算出結果Ｂ１では、トランジスタ中央部におけるフィンガートランジスタモデルＴｒｉ（ｉ＝５，６）のＲＦドレイン電流Ｉｄｉが低くなっている。また、トランジスタ端部におけるフィンガートランジスタモデルＴｒｉ（ｉ＝１，１０）のＲＦドレイン電流Ｉｄｉは高くなっている。
このように、従来のマルチフィンガートランジスタは、フィンガートランジスタモデル間でＲＦドレイン電流がアンバランスになる。
【００３０】
一方、ＲＦドレイン電流Ｉｄｉの算出結果Ｂ２では、図４に示すように、全てのフィンガートランジスタモデルでＲＦドレイン電流Ｉｄｉがほぼ均一になっている。
すなわち、半導体装置１であるマルチフィンガートランジスタでは、フィンガートランジスタモデル間のＲＦドレイン電流のアンバランスが緩和されている。
【００３１】
図５Ａは、構造Ｓ１の検証モデルで得られた出力端インピーダンスを示すチャートであり、図５Ｂは、構造Ｓ２の検証モデルで得られた出力端インピーダンスを示すチャートである。図５Ａおよび図５Ｂにおいて、出力端インピーダンスは、Ｖｄｉ／Ｉｄｉ（ｉ＝１〜１０）である。従来のマルチフィンガートランジスタでは、図５Ａでチャートを拡大して示すように、Ｖｄｉ／Ｉｄｉ（ｉ＝１〜１０）の値が１つに収束せず、ばらつきがみられる。半導体装置１であるマルチフィンガートランジスタでは、図５Ｂでチャートを拡大して示すように、Ｖｄｉ／Ｉｄｉ（ｉ＝１〜１０）の値が１つに収束している。
【００３２】
図６Ａは、構造Ｓ１の検証モデルで得られたドレイン効率を示すグラフである。図６Ｂは、構造Ｓ２の検証モデルで得られたドレイン効率を示すグラフである。
図６Ａおよび図６Ｂにおいて、入力電力Ｐｉｎに対するドレイン効率ＥＤ（％）のピーク値は、構造Ｓ１の検証モデルで得られた結果よりも、構造Ｓ２の検証モデルで得られたものが２ポイント程度向上している。
【００３３】
以上のように、実施の形態１に係る半導体装置１は、ドレイン電極３−１〜３−３と、ソース電極４−１〜４−４と、ゲートフィンガー２−１〜２−６と、ゲートフィンガー２−１〜２−６が並んだ方向に沿って設けられて、ゲートフィンガー２−１〜２−６のそれぞれに接続されたゲート引き回し線路５とを備える。
この構成において、ゲートフィンガー２−１〜２−６は、一方向に並んで設けられて、ドレイン電極３−１〜３−３とソース電極４−１〜４−４とが交互に隣り合って配置され、ゲートヘッド長が不均一である。特に、ゲートフィンガー２−１〜２−６は、トランジスタ中央部に近いほどゲートヘッド長が長く、トランジスタ端部に向かうにつれてゲートヘッド長が短くなっている。このように、ゲートフィンガー２−１〜２−６におけるゲートヘッド長を不均一にすることで、ＲＦドレイン電流を均一にすることができる。
これによって、複数のフィンガー構造における出力端インピーダンスの差が小さくなるので、半導体装置１を用いた高周波電力増幅器の効率劣化を抑えることができる。
【００３４】
実施の形態２．
図７は、この発明の実施の形態２に係る半導体装置１Ａの構成を示す断面図であって、半導体装置１Ａを図１のＡ−Ａ線で切った断面を示している。図７において、図２と同一の構成要素には、同一の符号を付して説明を省略する。
実施の形態１に係る半導体装置１は、ゲートヘッドがドレイン電極側とソース電極側との両方に延びたＴ型であったが、実施の形態２に係る半導体装置１Ａでは、ゲートヘッドがドレイン電極側のみに延びているΓ型である。Γ型のゲートヘッド構造であっても、ゲートヘッド長を不均一にすることで、複数のフィンガー構造のそれぞれにおけるＣｇｓおよびＣｇｄのバランスを変えることができる。
【００３５】
半導体装置１Ａでは、ゲートフィンガー２Ａ−１，２Ａ−６、ゲートフィンガー２Ａ−２，２Ａ−５およびゲートフィンガー２Ａ−３，２Ａ−４のそれぞれのゲートヘッド長が異なって不均一になっている。特に、ゲートフィンガー２Ａ−１〜２Ａ−６は、トランジスタ中央部に近いほどゲートヘッド長が長く、トランジスタ端部に向かうにつれてゲートヘッド長が短くなっている。
【００３６】
図７に示すように、トランジスタ中央部に隣接したゲートフィンガー２Ａ−３のゲートヘッド長ＧＨ２が最も長く、これに隣接したゲートフィンガー２Ａ−２のゲートヘッド長ＧＨ１が次に長く、トランジスタ端部にあるゲートフィンガー２Ａ−１のゲートヘッド長ＧＨ３がＧＨ１よりも短くなっている。ゲートフィンガー２Ａ−４〜２Ａ−６においても同様である。従来のマルチフィンガートランジスタのゲートヘッド長が全てＧＨ１で一定である場合、半導体装置１Ａでは、ゲートフィンガー２Ａ−１〜２Ａ−６のゲートヘッド長の平均値をＧＨ１とする。すなわち、ゲートヘッド長の平均値は、（ＧＨ１＋ＧＨ２＋ＧＨ３）×２／６＝ＧＨ１である。
【００３７】
トランジスタ中央部のフィンガー構造は、ゲートヘッド長が長いゲートフィンガー２Ａ−３，２Ａ−４を備えるのでＣｇｓおよびＣｇｄが最も大きい。トランジスタ端部に向かうにつれてゲートヘッド長が短くなるので、フィンガー構造におけるＣｇｓおよびＣｇｄが徐々に小さくなっていく。これにより、６つのフィンガー構造のそれぞれの入力端インピーダンスのアンバランスが吸収され、全てのフィンガー構造で入力端インピーダンスが均一化される。
【００３８】
入力端インピーダンスが均一化されると、６つのフィンガー構造のそれぞれから出力されるＲＦドレイン電流も均一化されて、フィンガー構造における出力端インピーダンスの差が小さくなる。このため、半導体装置１Ａを用いた高周波電力増幅器の効率の劣化を抑えることができる。
【００３９】
また、半導体装置１Ａは、ゲートフィンガー２Ａ−１〜２Ａ−６のゲートヘッド長の平均値がＧＨ１であると、ゲートヘッド長がＧＨ１である従来のマルチフィンガートランジスタと同じ利得を保つことができる。
【００４０】
以上のように、実施の形態２に係る半導体装置１Ａにおいて、ゲートフィンガー２Ａ−１〜２Ａ−６のそれぞれが、ゲートヘッドの形状がドレイン電極側に延びたΓ型のゲートヘッド構造を有している。この構成において、トランジスタ中央部に近いほど、ドレイン電極側に延びるゲートヘッド長が長く、トランジスタ端部に向かうにつれて、ドレイン電極側に延びるゲートヘッド長が短くなっている。このように、ゲートフィンガー２Ａ−１〜２Ａ−６におけるゲートヘッド長を不均一にすることで、ＲＦドレイン電流を均一にすることができる。これによって、ゲートフィンガー２Ａ−１〜２Ａ−６のそれぞれの出力端インピーダンスの差が小さくなるので、半導体装置１Ａを用いた高周波電力増幅器の効率劣化を抑えることができる。
【００４１】
実施の形態３．
図８は、この発明の実施の形態３に係る半導体装置１Ｂの構成を示す断面図であって、半導体装置１Ｂを図１のＡ−Ａ線で切った断面を示している。図８において、図２と同一の構成要素には、同一の符号を付して説明を省略する。
実施の形態１に係る半導体装置１および実施の形態２に係る半導体装置１Ａでは、ゲートヘッド長を不均一にしたが、実施の形態３に係る半導体装置１Ｂでは、ソースフィールドプレート（以下、ＳＦＰと記載する）９−１〜９−６のプレート長を不均一にしている。ＳＦＰ９−１〜９−６のプレート長を不均一にすることでも、複数のフィンガー構造のそれぞれにおけるＣｇｓおよびＣｇｄのバランスを変えることができる。
【００４２】
ゲートフィンガー２Ｂ−１〜２Ｂ−６は、実施の形態１に示したゲートフィンガー２−１〜２−６と同様に、一方向に並んで設けられて、ドレイン電極とソース電極とが交互に隣り合って配置された帯状の電極である。ただし、ゲートフィンガー２Ｂ−１〜２Ｂ−６のゲートヘッド長は、全てＧＨ１である。
【００４３】
図８において、ソース電極４Ａ−１〜４Ａ−４は、ゲートフィンガー２Ｂ−１〜２Ｂ−６のそれぞれに隣り合うように配置された帯状の電極である。ＳＦＰ９−１〜９−６は、ソース電極４Ａ−１〜４Ａ−４のそれぞれに設けられて、ソース電極４Ａ−１〜４Ａ−４からゲートフィンガー２Ｂ−１〜２Ｂ−６側に延びた部材である。
【００４４】
ソース電極４Ａ−１は、ゲートフィンガー２Ｂ−１側に延びたＳＦＰ９−１を有する。ソース電極４Ａ−２は、ゲートフィンガー２Ｂ−２側に延びたＳＦＰ９−２およびゲートフィンガー２Ｂ−３側に延びたＳＦＰ９−３を有する。ソース電極４Ａ−３は、ゲートフィンガー２Ｂ−４側に延びたＳＦＰ９−４およびゲートフィンガー２Ｂ−５側に延びたＳＦＰ９−５を有する。ソース電極４Ａ−４は、ゲートフィンガー２Ｂ−６側に延びたＳＦＰ９−６を有する。
【００４５】
図８に示すように、トランジスタ中央部に隣接しているＳＦＰ９−３およびＳＦＰ９−４のプレート長が最も長く、これに隣接したＳＦＰ９−２およびＳＦＰ９−５のプレート長が次に長く、トランジスタ端部にあるＳＦＰ９−１およびＳＦＰ９−６のプレート長が最も短くなっている。
【００４６】
トランジスタ中央部のフィンガー構造は、プレート長が長いＳＦＰ９−３，９−４を備えるのでＣｇｓおよびＣｇｄが最も大きい。トランジスタ端部に向かうにつれてＳＦＰのプレート長が短くなるので、フィンガー構造におけるＣｇｓおよびＣｇｄが徐々に小さくなっていく。これにより、６つのフィンガー構造のそれぞれの入力端インピーダンスのアンバランスが吸収され、全てのフィンガー構造で入力端インピーダンスが均一化される。
【００４７】
入力端インピーダンスが均一化されると、６つのフィンガー構造のそれぞれから出力されるＲＦドレイン電流も均一化されて、フィンガー構造における出力端インピーダンスの差が小さくなる。このため、半導体装置１Ｂを使用した高周波電力増幅器の効率の劣化を抑えることができる。
【００４８】
以上のように、実施の形態３に係る半導体装置１Ｂは、ソース電極４Ａ−１〜４Ａ−４のそれぞれに設けられて、ソース電極４Ａ−１〜４Ａ−４からゲートフィンガー２Ｂ−１〜２Ｂ−６側に延びるＳＦＰ９−１〜９−６を備える。特に、ＳＦＰ９−１〜９−６は、トランジスタ中央部に近いほどプレート長が長く、トランジスタ端部に向かうにつれてプレート長が短くなっている。このように、ＳＦＰ９−１〜９−６のプレート長を不均一にすることで、ＲＦドレイン電流を均一にすることができる。これによって、複数のフィンガー構造における出力端インピーダンスの差が小さくなるので、半導体装置１Ｂを用いた高周波電力増幅器の効率劣化を抑えることができる。
【００４９】
なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００５０】
この発明に係る半導体装置は、複数のゲート電極の出力端インピーダンスの差を小さくして効率劣化を抑えることができるので、高周波電力増幅器に利用することができる。
【符号の説明】
【００５１】
１，１Ａ，１Ｂ  半導体装置、２−１〜２−６，２Ａ−１〜２Ａ−６，２Ｂ−１〜２Ｂ−６  ゲートフィンガー、３−１〜３−３  ドレイン電極、３ａ，５ａ  線路、４−１〜４−４，４Ａ−１〜４Ａ−４  ソース電極、５  ゲート引き回し線路、６−１，６−２  ソースパッド、６ａ，６ｂ  ビアホール、７−１〜７−４  エアブリッジ、８  半導体層、９−１〜９−６  ＳＦＰ（ソースフィールドプレート）。
【図１】
0006647454.tif 000002
【図２】
0006647454.tif 000003
【図３】
0006647454.tif 000004
【図４】
0006647454.tif 000005
【図５】
0006647454.tif 000006
【図６】
0006647454.tif 000007
【図７】
0006647454.tif 000008
【図８】
0006647454.tif 000009