(57)【特許請求の範囲】
【請求項１】
活性層を含む第１凸部と、表面側から前記活性層よりも深い位置まで達する第１凹部とを備える光半導体素子と、
コア層を含む光導波路と、側面に前記コア層の端面が露出している第２凹部とを備える光機能素子とを備え、
前記光導波路の高さ方向の位置合わせ基準面となる前記第１凹部の底面であって、前記光半導体素子の基板上に前記活性層よりも前記基板に近い位置に形成されたエッチストップ層に基づいて規定される前記第１凹部の底面が前記光機能素子の表面に接触し、前記第１凸部が前記第２凹部に入り込んで前記活性層が前記コア層に光学的に接続された状態で、前記光半導体素子と前記光機能素子が集積されていることを特徴とする光集積素子。
【請求項２】
前記第１凹部の底面が、前記エッチストップ層、前記エッチストップ層の前記活性層の側の反対側に設けられた層、前記エッチストップ層の前記活性層の側の表面に設けられた誘電体膜、前記エッチストップ層の前記活性層の側の反対側に設けられた層の表面に設けられた誘電体膜のいずれかによって構成されていることを特徴とする、請求項１に記載の光集積素子。
【請求項３】
前記光半導体素子は、少なくとも前記第１凸部の表面に第１電極を備え、
前記光機能素子は、前記第２凹部の底面に設けられた第２電極を備え、
前記第１電極と前記第２電極とが電気的に接続されていることを特徴とする、請求項１又は２に記載の光集積素子。
【請求項４】
前記光半導体素子は、第２凸部を備え、
前記第１電極は、前記第１凸部の表面から前記第２凸部の表面まで延びており、
前記第１電極の前記第２凸部の表面に設けられた部分と前記第２電極とが接合されており、前記第１電極の前記第１凸部の表面に設けられた部分と前記第２凹部の底面との間に空間が設けられていることを特徴とする、請求項３に記載の光集積素子。
【請求項５】
前記光半導体素子は、前記第１凹部を挟んで前記第１凸部の反対側に設けられた第３凸部を備え、
前記光機能素子は、第４凸部と、前記第４凸部を挟んで前記第２凹部の反対側に設けられた第３凹部とを備え、
前記第１凹部の底面が前記第４凸部の表面に接触し、前記第３凸部が前記第３凹部に入り込んでいることを特徴とする、請求項１〜４のいずれか１項に記載の光集積素子。
【請求項６】
前記光半導体素子は、前記第１凸部を挟んで前記第１凹部の反対側に設けられた第４凹部を備え、
前記光機能素子は、第５凸部を備え、
前記第４凹部の底面が前記第５凸部の表面に接触し、前記第５凸部が前記第４凹部に入り込んでいることを特徴とする、請求項１〜５のいずれか１項に記載の光集積素子。
【請求項７】
前記光半導体素子及び前記光機能素子は、それぞれ、互いに嵌まり合うことで前記光導波路の平面方向の位置合わせを行なう嵌合凸部及び嵌合凹部を備え、
前記光半導体素子側の嵌合凸部又は嵌合凹部と、前記光半導体素子側の嵌合凸部又は嵌合凹部に対応する前記光機能素子側の嵌合凹部又は嵌合凸部とが嵌まり合った状態で、前記光半導体素子と前記光機能素子が集積されていることを特徴とする、請求項１〜６のいずれか１項に記載の光集積素子。
【請求項８】
前記光半導体素子は、半導体光増幅器又は半導体レーザであり、
前記光機能素子は、シリコンプラットフォームであることを特徴とする、請求項１〜７のいずれか１項に記載の光集積素子。
【請求項９】
請求項１〜８のいずれか１項に記載の光集積素子を備えることを特徴とする光通信装置。
【請求項１０】
光半導体素子に、活性層を含む第１凸部と、表面側から前記活性層よりも深い位置まで達する第１凹部とを形成し、
光機能素子に、コア層を含む光導波路と、側面に前記コア層の端面が露出している第２凹部とを形成し、
前記光導波路の高さ方向の位置合わせ基準面となる前記第１凹部の底面を、前記光半導体素子の基板上に前記活性層を形成するよりも前に形成されたエッチストップ層に基づいて規定し、
前記第１凹部の底面が前記光機能素子の表面に接触し、前記第１凸部が前記第２凹部に入り込んで前記活性層が前記コア層に光学的に接続されるように、前記光半導体素子と前記光機能素子を集積して光集積素子を製造することを特徴とする光集積素子の製造方法。
【請求項１１】
前記光半導体素子は、表面側から前記活性層よりも遠い位置に前記エッチストップ層を備え、
前記第１凹部を形成する際に、少なくとも、前記第１凹部の底面をウェットエッチングによって形成することを特徴とする、請求項１０に記載の光集積素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光集積素子及びその製造方法並びに光通信装置に関する。
【背景技術】
【０００２】
近年、安価で大規模集積が可能なシリコン電子回路製造技術を利用したシリコン基板上の光機能素子が注目を集めている。
例えば、高性能サーバやスーパーコンピュータ等では、要求される演算能力の増大に対し、ＣＰＵのマルチコア化等により高性能化が図られている。
一方、チップ間、ボード間の通信においては、高速化する演算能力に対して電気信号での通信は物理的な距離の問題から限界を迎えつつある。
【０００３】
そこで、低損失かつ小型なシリコン細線導波路をベースとした大規模なシリコン基板上光通信素子、所謂シリコンフォトニクスが、このような高速化する情報処理機器の通信容量不足の問題を解決する技術として期待されている。
特に、通信用途として実用化されている波長分割多重（Wavelength Division Multiplexer：ＷＤＭ）技術のシリコンフォトニクスへの応用は、伝送容量の高密度化や光ケーブルの削減の効果が見込まれ、広く研究開発が進められている。
【０００４】
一方、シリコンフォトニクスを用いた光送信機、光受信機、光スイッチ、光ルータ等の光通信装置では、シリコンが間接遷移半導体であることから、例えば光源、光増幅器、光損失補償器等の利得媒質に、光通信装置等で広く用いられてきたＧａＡｓ系やＩｎＰ系等のＩＩＩ−Ｖ族半導体材料が一般的に用いられている。
そして、シリコンとＩＩＩ−Ｖ族半導体材料は、格子定数の違いから、同一基板上へのモノリシック集積は難しいため、現状では、シリコン光導波路を含むシリコンプラットフォーム上に、ＩＩＩ−Ｖ族半導体材料からなる光半導体素子を搭載・集積させる、所謂ハイブリッド集積実装構造が主流である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８６３４０号公報
【特許文献２】特開平６−２９５１３号公報
【特許文献３】特開平５−６０９５２号公報
【特許文献４】特開平１０−８４１６８号公報
【特許文献５】特開平５−１６７０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、シリコンプラットフォーム上への光半導体素子の実装においては、低結合損失でシリコン光導波路と光半導体素子の光導波路を結合させること、即ち、高精度な位置合わせ技術が必要である。
このような高精度の実装は、位置合わせマーカを用いたフリップチップボンディング等によって、平面上Ｘ方向及び平面上Ｙ方向はある程度精度良く実装することができる。
【０００７】
しかしながら、光導波路の位置合わせでは、平面に対する高さ方向、即ち、Ｚ方向の位置合わせ精度が最も結合効率に対して影響が大きい。また、平面上に形成されるマーカによる位置合わせでは、Ｚ方向の位置合わせ、即ち、高さ方向の位置合わせの精度は担保されない。
なお、ここでは、シリコンプラットフォーム上へ光半導体素子を実装する際の光導波路の高さ方向の位置合わせ精度の課題として説明しているが、これに限られるものではなく、光機能素子と光半導体素子を集積する場合にも同様の課題がある。
【０００８】
本発明は、光機能素子と光半導体素子を集積する際の光導波路の高さ方向の位置合わせ精度を向上させることを目的とする。
【課題を解決するための手段】
【０００９】
１つの態様では、光集積素子は、活性層を含む第１凸部と、表面側から活性層よりも深い位置まで達する第１凹部とを備える光半導体素子と、コア層を含む光導波路と、側面にコア層の端面が露出している第２凹部とを備える光機能素子とを備え、光導波路の高さ方向の位置合わせ基準面となる第１凹部の底面であって、光半導体素子の基板上に活性層よりも基板に近い位置に形成されたエッチストップ層に基づいて規定される第１凹部の底面が光機能素子の表面に接触し、第１凸部が第２凹部に入り込んで活性層がコア層に光学的に接続された状態で、光半導体素子と光機能素子が集積されている。
【００１０】
１つの態様では、光通信装置は、上述の光集積素子を備える。
１つの態様では、光集積素子の製造方法は、光半導体素子に、活性層を含む第１凸部と、表面側から活性層よりも深い位置まで達する第１凹部とを形成し、光機能素子に、コア層を含む光導波路と、側面にコア層の端面が露出している第２凹部とを形成し、光導波路の高さ方向の位置合わせ基準面となる第１凹部の底面を、光半導体素子の基板上に活性層を形成するよりも前に形成されたエッチストップ層に基づいて規定し、第１凹部の底面が光機能素子の表面に接触し、第１凸部が第２凹部に入り込んで活性層がコア層に光学的に接続されるように、光半導体素子と光機能素子を集積して光集積素子を製造する。
【発明の効果】
【００１１】
１つの側面として、光機能素子と光半導体素子を集積する際の光導波路の高さ方向の位置合わせ精度を向上させることができるという効果を有する。
【図面の簡単な説明】
【００１２】
【図１】本実施形態にかかる光集積素子の構成を示す模式的断面図である。
【図２】本実施形態にかかる光集積素子の変形例の構成を示す模式的断面図である。
【図３】本実施形態にかかる光集積素子を構成する光半導体素子の構成を示す模式的平面図である。
【図４】本実施形態にかかる光集積素子を構成する光半導体素子の構成を示す模式図であって、図３のＡ−Ａ′線に沿う断面図である。
【図５】本実施形態にかかる光集積素子を構成する光半導体素子の構成を示す模式図であって、図３のＢ−Ｂ′線に沿う断面図である。
【図６】本実施形態にかかる光集積素子を構成する光半導体素子の構成を示す模式図であって、図３のＣ−Ｃ′線に沿う断面図である。
【図７】（Ａ）〜（Ｃ）は、本実施形態にかかる光集積素子を構成する光半導体素子の製造方法を説明するための模式的断面図である。
【図８】（Ａ）〜（Ｃ）は、本実施形態にかかる光集積素子を構成する光半導体素子の製造方法を説明するための模式的断面図である。
【図９】（Ａ）〜（Ｃ）は、本実施形態にかかる光集積素子を構成する光半導体素子の製造方法を説明するための模式的断面図である。
【図１０】（Ａ）、（Ｂ）は、本実施形態にかかる光集積素子を構成する光半導体素子の製造方法を説明するための模式的断面図である。
【図１１】本実施形態にかかる光集積素子を構成する光機能素子の構成を示す模式的平面図である。
【図１２】本実施形態にかかる光集積素子を構成する光機能素子の構成を示す模式図であって、図１１のＤ−Ｄ′線に沿う断面図である。
【図１３】本実施形態にかかる光集積素子を構成する光機能素子の構成を示す模式図であって、図１１のＥ−Ｅ′線に沿う断面図である。
【図１４】本実施形態にかかる光集積素子を構成する光機能素子の構成を示す模式図であって、図１１のＦ−Ｆ′線に沿う断面図である。
【図１５】（Ａ）、（Ｂ）は、本実施形態にかかる光集積素子を構成する光機能素子の製造方法を説明するための模式的断面図である。
【図１６】（Ａ）、（Ｂ）は、本実施形態にかかる光集積素子を構成する光機能素子の製造方法を説明するための模式的断面図である。
【図１７】本実施形態にかかる光集積素子の構成を示す模式的平面図である。
【図１８】本実施形態にかかる光集積素子の構成を示す模式図であって、図１７のＧ−Ｇ′線に沿う断面図である。
【図１９】本実施形態にかかる光集積素子の構成を示す模式図であって、図１７のＨ−Ｈ′線に沿う断面図である。
【図２０】本実施形態にかかる光集積素子を構成する光半導体素子の構成を示す模式図であって、図１７のＩ−Ｉ′線に沿う断面図である。
【図２１】本実施形態にかかる光通信装置の構成を示す模式図である。
【図２２】本実施形態にかかる光集積素子を構成する光半導体素子の変形例の構成を示す模式的平面図である。
【図２３】本実施形態にかかる光集積素子を構成する光半導体素子の変形例の構成を示す模式図であって、図２２のＪ−Ｊ′線に沿う断面図である。
【図２４】本実施形態にかかる光集積素子を構成する光機能素子の変形例の構成を示す模式的平面図である。
【図２５】本実施形態にかかる光集積素子を構成する光機能素子の変形例の構成を示す模式図であって、図２４のＫ−Ｋ′線に沿う断面図である。
【図２６】本実施形態にかかる光集積素子の変形例の構成を示す模式的平面図である。
【図２７】本実施形態にかかる光集積素子の変形例の構成を示す模式図であって、図２６のＬ−Ｌ′線に沿う断面図である。
【発明を実施するための形態】
【００１３】
以下、図面により、本発明の実施の形態にかかる光集積素子及びその製造方法並びに光通信装置について、図１〜図２７を参照しながら説明する。
本実施形態にかかる光集積素子は、例えば光送信機、光受信機、光スイッチ、光ルータ等の光通信装置に備えられ、例えばサーバなどの電子装置や光伝送装置などに用いられる。
【００１４】
本実施形態の光集積素子は、図１に示すように、互いに異なる材料からなる光半導体素子１と光機能素子２が集積された光集積素子３である。
ここで、光半導体素子１は、活性層４（活性領域）を含む第１凸部５と、表面側（図１では下側）から活性層４よりも深い位置まで達する第１凹部６とを備える。ここで、光半導体素子１は、例えば、ＧａＡｓ基板やＩｎＰ基板上に形成され、ＧａＡｓ系やＩｎＰ系等のＩＩＩ−Ｖ族半導体材料からなる半導体光増幅器又は半導体レーザである。
【００１５】
また、光機能素子２は、コア層７を含む光導波路８（図２０参照）と、側面にコア層７の端面が露出している第２凹部９とを備える。ここで、光機能素子２は、例えば、シリコン基板上に形成され、シリコン導波路を含むシリコンプラットフォームである。なお、光機能素子２はシリコン以外の材料からなるものであっても良い。
そして、第１凹部６の底面が光機能素子２の表面（上面）に接触し、第１凸部５が第２凹部９に入り込んで活性層４がコア層７に光学的に接続された状態（図２０参照）で、光半導体素子１と光機能素子２が集積されている。
【００１６】
ここでは、光半導体素子１は、基板側が上側になるように上下反転した状態で光機能素子２上に実装されている。このように、第１凹部６の底面が光機能素子２の表面に接触して、活性層４がコア層７に光学的に接続されるようにしているため、光導波路の高さ方向の位置合わせ精度を向上させることができる。この場合、第１凹部６の底面、及び、光機能素子２の表面（上面）が、光導波路の高さ方向の位置合わせの基準面（位置基準面；位置合わせ基準面）として機能することになる。
【００１７】
特に、第１凹部６の底面が、周囲とは異なる化学的反応性を有するエッチストップ層１０に基づいて規定されていることが好ましい。
ここでは、第１凹部６の底面が、エッチストップ層１０の表面に設けられた誘電体膜１１、即ち、エッチストップ層１０の活性層４の側の表面に設けられた誘電体膜１１によって構成されている。つまり、エッチストップ層１０の表面に設けられた誘電体膜１１の表面が、第１凹部６の底面になっていても良い。
【００１８】
なお、これに限られるものではなく、例えば、第１凹部６の底面がエッチストップ層１０によって構成されていても良い。つまり、エッチストップ層１０の表面が、第１凹部６の底面になっていても良い。また、例えば、エッチストップ層１０が除去されて露出した層１２（ここではバッファ層）の表面が、第１凹部６の底面になっていても良い。つまり、第１凹部６の底面が、エッチストップ層１０の活性層４の側の反対側に設けられた層１２によって構成されていても良い。また、エッチストップ層１０が除去されて露出した層１２の表面に設けられた誘電体膜１１の表面が、第１凹部６の底面になっていても良い。つまり、第１凹部６の底面が、エッチストップ層１０の活性層４の側の反対側に設けられた層１２の表面に設けられた誘電体膜１１によって構成されていても良い。
【００１９】
つまり、第１凹部６の底面が、エッチストップ層１０、エッチストップ層１０の活性層４の側の反対側に設けられた層１２、エッチストップ層１０の活性層４の側の表面に設けられた誘電体膜１１、エッチストップ層１０の活性層４の側の反対側に設けられた層１２の表面に設けられた誘電体膜１１のいずれかによって構成されていることが好ましい。
このように、高さ方向が調整された位置合わせ基準面としての第１凹部６の底面が、エッチストップ層１０に基づいて規定されるようにすることで、光導波路の高さ方向の位置合わせ精度をより向上させることができる。
【００２０】
ここで、光半導体素子１が、例えばＧａＡｓ系やＩｎＰ系等のＩＩＩ−Ｖ族半導体材料からなる場合、エッチストップ層１０は、４元のＩＩＩ−Ｖ族半導体材料からなるものとするのが好ましい。これにより、格子整合するエッチストップ層１０を形成することが可能となる。
また、ここでは、第１凹部６は、表面側から活性層４よりも深い位置まで達するように設けられているため、その底面が上述のようにエッチストップ層１０に基づいて規定される場合、エッチストップ層１０は、活性層４と基板１３の間に形成されていることになる。
【００２１】
この場合、エッチストップ層１０を結晶成長の初期段階（例えばバッファ層１２の成長後）に形成することで、活性層４とエッチストップ層１０の高さ方向の相対的な位置を非常に精度良く制御することが可能である。また、エッチング等のプロセスを加える前の状態でエッチストップ層１０を形成するため、他のプロセス精度や面内バラつき等の影響を受けることもなく、非常に高い高さ位置精度を有する位置合わせ基準面を光半導体素子１の側に形成することができる。
【００２２】
なお、例えば活性層成長後、ドライエッチングによってメサ構造を形成し、メサ構造を半導体材料で埋め込む際に、埋め込み材料の一部でエッチストップ層を形成することも可能ではあるが、この場合、メサ構造を形成する際のドライエッチングの深さの制御精度、埋め込み成長でのエッチストップ層の形成位置高さのウェハ面内ばらつきなどによって、エッチストップ層と活性層の高さ方向の相対的な位置の制御精度が低下してしまう。また、活性層成長後、メサ構造形成前、即ち、活性層を含むメサ構造の中にエッチストップ層を形成することも可能であるが、この場合、活性層よりも光半導体素子の表面側にエッチストップ層が位置することになるため、光機能素子としてのシリコンプラットフォームの側の位置合わせ基準面を、シリコンプラットフォームの表面（上面）よりも低い位置、即ち、シリコン基板側の位置にすることになり、少なからずエッチング工程等を要するため、簡便な方法とはならず、また、基準面の位置精度が低下してしまう。
【００２３】
一方、光機能素子２としてのシリコンプラットフォームの側には、第２凹部９として、光半導体素子１の第１凹部６の底面から表面（上面）までの高さ以上の深さを有する凹部を形成しておくことになる。このような深さを有する第２凹部９を形成しておけば良いため、第２凹部９を形成するためのエッチングプロセスの精度は、光導波路の高さ方向の位置合わせ精度に影響を与えない。
【００２４】
また、この場合、光機能素子２としてのシリコンプラットフォームの側の位置合わせ基準面となるシリコンプラットフォームの表面（上面）も、エッチングや再成膜等のプロセスを経ることなく形成されるため、シリコンプラットフォーム２に形成されたシリコン導波路とシリコンプラットフォーム２の表面（上面）の高さ方向の相対的な位置を精度良く制御することが可能である。このため、光機能素子２としてのシリコンプラットフォームの側の位置合わせ基準面も非常に高い高さ位置精度を有するものとなる。
【００２５】
そして、光半導体素子１の光機能素子２としてのシリコンプラットフォーム上への実装は、高い高さ位置精度を有する位置合わせ基準面であるシリコンプラットフォーム２の表面（上面）と、高い高さ位置精度を有する位置合わせ基準面である光半導体素子１の第１凹部６の底面を接触させることで、精度良く、かつ、簡易に、高さ方向の位置合わせを行なうことが可能となる。
【００２６】
ところで、本実施形態では、光半導体素子１は、さらに、第２凸部１４と、第１凸部５の表面から第２凸部１４の表面まで延びる第１電極１５とを備える。また、光機能素子２は、第２凹部９の底面に設けられた第２電極１６を備える。
そして、光半導体素子１の第１電極１５の第２凸部１４の表面（上面；頂面）に設けられた部分と光機能素子２の第２電極１６とが接合されて、第１電極１５と第２電極１６とが電気的に接続されており、第１電極１５の第１凸部５の表面に設けられた部分と第２凹部９の底面との間に空間が設けられるようになっている。つまり、光機能素子２の光導波路８（図２０参照）に光学的に接続される活性層４を含む第１凸部５の表面に設けられた第１電極１５の部分は、第２電極１６や第２凹部９の底面には直接接触しないようになっている。これにより、光機能素子２の光導波路８に光学的に接続される活性層４を含む光導波路２９にストレスがかからないようにすることができ、素子寿命を長くすることが可能となる。
【００２７】
ここでは、第１電極１５と第２電極１６は、例えばはんだや導電性ペーストなどの接合材１７によって接合されている。具体的には、光半導体素子１側の位置合わせ基準面である第１凹部６の底面と、光機能素子２側の位置合わせ基準面である光機能素子２としてのシリコンプラットフォームの表面（上面）とを接触させて、光導波路の高さ方向の位置合わせが行なわれた状態で、光半導体素子１の第１電極１５の第２凸部１４の表面に設けられた部分と光機能素子２の第２凹部９の底面に設けられた第２電極１６との間に設けられた接合材１７によって、第１電極１５と第２電極１６が接合されている。この場合、第１電極１５の第２凸部１４の表面に設けられた部分と第２電極１６との間に、これらの間隔よりも厚めに接合材１７を設けておき、加熱しながら、第１電極１５の第２凸部１４の表面に設けられた部分を第２電極１６へ向けて押し付けることで、第１電極１５と第２電極１６を融着すれば良い。
【００２８】
なお、これに限られるものではなく、光半導体素子１は、少なくとも第１凸部５の表面に第１電極１５を備え、光機能素子２は、第２凹部９の底面に設けられた第２電極１６を備え、第１電極１５と第２電極１６とが電気的に接続されていれば良い。つまり、光半導体素子１の第１電極１５の少なくとも一部と、光機能素子２の第２電極１６の少なくとも一部が電気的に接続されていれば良い。例えば、上述の実施形態では、光半導体素子１を、第２凸部１４を備えるものとし、第１電極１５を、第１凸部５の表面から第２凸部１４の表面まで延びるようにしているが、これに限られるものではなく、光半導体素子１に第２凸部１４を設けずに、第１凸部５の表面に第１電極１５を設け、第１電極１５と第２電極１６とを接合してこれらが電気的に接続されるようにしても良い。
【００２９】
ところで、本実施形態では、光半導体素子１は、第１凹部６を挟んで第１凸部５の反対側に設けられた第３凸部１８を備える。また、光機能素子２は、第４凸部１９と、第４凸部１９を挟んで第２凹部９の反対側に設けられた第３凹部２０とを備える。そして、第１凹部６の底面が第４凸部１９の表面（上面）に接触し、第３凸部１８が第３凹部２０に入り込むようになっている。この場合、第４凸部１９の表面（上面；頂面）が、光機能素子２としてのシリコンプラットフォームの表面（上面）であり、光機能素子２の位置合わせ基準面となる。
【００３０】
なお、これに限られるものではなく、図２に示すように、光半導体素子１を、第３凸部１８を備えないものとし、光機能素子２を、第３凹部２０を備えないものとしても良い。この場合、光半導体素子１の第１凸部５から一方の素子側面までの片側部分が第１凹部６となり、この第１凹部６の底面が、光機能素子２の第２凹部９の一方の側を構成する部分の表面（上面）に当接して、光機能素子２上に光半導体素子１が支持されることになる。このように、光半導体素子１が、第１凸部５と第１凹部６とを備え、光機能素子２が、光導波路８（図２０参照）と第２凹部９とを備え、第１凹部６の底面が光機能素子２の表面（上面）に接触し、第１凸部５が第２凹部９に入り込んで活性層４がコア層７（図２０参照）に光学的に接続された状態で、光半導体素子１と光機能素子２が集積されていれば良い。
【００３１】
ところで、本実施形態の光集積素子３の製造方法は、以下のような工程を含むものとすれば良い。
まず、光半導体素子１に、活性層４を含む第１凸部５と、表面側から活性層４よりも深い位置まで達する第１凹部６とを形成する（図８参照）。
また、光機能素子２に、コア層７を含む光導波路８と、側面にコア層７の端面が露出している第２凹部９とを形成する（図１５参照）。
【００３２】
そして、第１凹部６の底面が光機能素子２の表面に接触し、第１凸部５が第２凹部９に入り込んで活性層４がコア層７に光学的に接続されるように、光半導体素子１と光機能素子２を集積して光集積素子３を製造する（図１７〜図２０参照）。
特に、光半導体素子１を、表面側から活性層４よりも遠い位置にエッチストップ層１０を備えるものとし、第１凹部６を形成する際に、少なくとも、第１凹部６の底面をウェットエッチングによって形成するのが好ましい。なお、第１凹部６の底面がウェットエッチングによって形成されていれば良く、例えば第１凹部６の底面以外の部分をエッチングするのにドライエッチングを用いても良い。
【００３３】
ところで、上述のように構成しているのは、以下の理由による。
シリコンプラットフォーム上への光半導体素子の実装においては、位置合わせマーカを用いたフリップチップボンディング等によって、平面上Ｘ方向及び平面上Ｙ方向はある程度精度良く実装することができる。
しかしながら、光導波路の位置合わせでは、平面に対する高さ方向、即ち、Ｚ方向の位置合わせ精度が最も結合効率に対して影響が大きい。また、平面上に形成されるマーカによる位置合わせでは、Ｚ方向の位置合わせ、即ち、高さ方向の位置合わせの精度は担保されない。
【００３４】
例えば、シリコンプラットフォーム上に、エッチング、成膜等を組み合わせて台座を形成し、この台座に光半導体素子を押し当てることで高さ方向の位置合わせを行なうことが考えられるが、エッチング、成膜等を組み合わせて形成した台座は、１工程ごとにプロセスの高さ方向制御精度が誤差としてのってくる。また、プロセス工数が多く、コストや歩留りに影響を及ぼすことになる。
【００３５】
そこで、より簡易な方法で、光機能素子と光半導体素子を集積する際の光導波路の高さ方向の位置合わせ精度を向上させ、高い高さ位置精度での実装を可能とすべく、上述のように構成している。これにより、より低結合損失で高性能なシリコンフォトニクス素子を実現することが可能となる。
以下、光機能素子２としてのシリコンプラットフォーム上に、光半導体素子１としてのＩｎＰ系の半導体材料からなる半導体光増幅器（ＳＯＡ）を実装し、これらをハイブリッド集積して、光集積素子３とする場合を例に挙げて説明する。
【００３６】
ここでは、光半導体素子１の位置合わせ基準面となる第１凹部６の底面が、エッチストップ層１０上に形成されたＳｉＮパッシベーション膜（誘電体膜）１１によって構成され、また、光半導体素子１が第２凸部１４を備え、第１電極１５が第１凸部５の表面から第２凸部１４の表面まで延びており、さらに、光半導体素子１が第３凸部１８を備え、光機能素子２が第４凸部１９と第３凹部２０を備える場合を例に挙げて説明する。
【００３７】
また、ここでは、光半導体素子１が、第１凸部５を挟んで第１凹部６の反対側に設けられた第４凹部２８を備え、光機能素子２が、第５凸部３５を備え、第４凹部２８の底面が第５凸部３５の表面に接触し、第５凸部３５が第４凹部２８に入り込むようになっている場合（図１９参照）を例に挙げて説明する。この場合、第４凹部２８の底面も、エッチストップ層１０に基づいて規定され、光半導体素子１の位置合わせ基準面となる。また、第５凸部３５の表面（上面；頂面）も、光機能素子２としてのシリコンプラットフォームの表面（上面）であり、光機能素子２の位置合わせ基準面となる。なお、これに限られるものではなく、光機能素子２を、第５凸部３５を備えないものとしても良い。さらに、光半導体素子１を、第４凹部２８及び第２凸部１４を備えないものとしても良い。
【００３８】
まず、光半導体素子１、即ち、ＩｎＰ系の半導体材料からなる半導体光増幅器（ＳＯＡ）１の構成について、図３〜図６を参照しながら説明する。
ここでは、光半導体素子（ＳＯＡ）１は、図３〜図６に示すように、ｎ型ＩｎＰ基板１３上に、ｎ型ＩｎＰバッファ層１２、ＩｎＧａＡｓＰエッチストップ層１０、ｎ型ＩｎＰクラッド層２１、活性層４、ｐ型ＩｎＰクラッド層２２、ｐ型ＩｎＧａＡｓコンタクト層２３を積層した構造を有する。また、ｎ型ＩｎＰクラッド層２１の一部、活性層（コア層）４、ｐ型ＩｎＰクラッド層２２、ｐ型ＩｎＧａＡｓコンタクト層２３を含む３つのメサ構造２４〜２６を備え、これらのメサ構造２４〜２６は半絶縁性ＩｎＰ（ＳＩ−ＩｎＰ）埋込層２７によって埋め込まれている。さらに、３つのメサ構造２４〜２６の間に、表面側からＩｎＧａＡｓＰエッチストップ層１０まで（即ち、表面側から活性層４よりも深い位置まで；ここではＳＩ−ＩｎＰ埋込層２５、ｎ型ＩｎＰクラッド層２１）が除去されて、メサ構造２４〜２６が延びる方向（活性層４を含む光導波路２９が延びる方向）に平行に
延びる２つの凹部６、２８が設けられている。これにより、メサ構造２４〜２６をＳＩ−ＩｎＰ埋込層２７で埋め込んだ構造を有する凸部５、１４、１８が３つ設けられたものとなっている。ここでは、メサ構造２４〜２６が延びる方向に直交する方向に沿って凸部５、１４、１８と凹部６、２８と交互に設けられている。
【００３９】
ここで、メサ構造２４〜２６が延びる方向に直交する方向の中央に位置する凸部が、上述の実施形態の光半導体素子１に備えられる第１凸部５となる。また、メサ構造２４〜２６が延びる方向に直交する方向の一方の側に位置する凸部（図４中、右側の凸部）が、上述の実施形態の光半導体素子１に備えられる第２凸部１４となる。また、メサ構造２４〜２６が延びる方向に直交する方向の他方の側に位置する凸部（図４中、左側の凸部）が、上述の実施形態の光半導体素子１に備えられる第３凸部１８となる。また、メサ構造２４〜２６が延びる方向に直交する方向の一方の側に位置する凹部（図４中、右側の凹部）が、上述の実施形態の光半導体素子１に備えられる第４凹部２８となる。また、メサ構造２４〜２６が延びる方向に直交する方向の他方の側に位置する凹部（図４中、左側の凹部）が、上述の実施形態の光半導体素子１に備えられる第１凹部６となる。
【００４０】
そして、表面全体がＳｉＮパッシベーション膜１１で覆われている。
ここでは、エッチングによって第１凹部６を形成することによって露出したＩｎＧａＡｓＰエッチストップ層１０の表面もＳｉＮパッシベーション膜１１で覆われている。このため、光半導体素子１の位置合わせ基準面となる第１凹部６の底面は、エッチストップ層１０の活性層４の側の表面に設けられた誘電体膜であるＳｉＮパッシベーション膜１１によって構成されることになる。この場合、エッチングによって第１凹部６を形成する際にはＩｎＧａＡｓＰエッチストップ層１０でその深さが精度良く制御され、その表面を覆うように形成されるＳｉＮパッシベーション膜１１の膜厚も精度良く制御することができるため、ＳｉＮパッシベーション膜１１によって構成される第１凹部６の底面は、高い高さ位置精度を有する位置合わせ基準面となる。
【００４１】
また、ここでは、第１凸部５の上方のＳｉＮパッシベーション膜１１にメサ構造２４が延びる方向に沿って延びる開口部１１Ｘが設けられており、第１凸部５を構成するメサ構造２４に含まれるｐ型ＩｎＧａＡｓコンタクト層２３が露出している。そして、この開口部１１Ｘに露出したｐ型ＩｎＧａＡｓコンタクト層２３上に、メサ構造２４が延びる方向に沿って延びるように、ＴｉＷ／Ａｕ膜１５Ｘ、Ａｕめっき膜１５Ｙからなるｐ側電極（第１電極）１５が設けられている（図３参照）。つまり、第１凸部５の表面にｐ側電極１５が設けられている。
【００４２】
また、このｐ側電極１５は、第１凸部５と第２凸部１４との間の第４凹部２８を介して、第２凸部１４の表面まで延びている。つまり、ｐ側電極１５は、第１凸部５の表面から第２凸部１４の表面まで延びている（図４参照）。ここでは、ｐ側電極１５の第１凸部５の上方に設けられた部分は、第１凸部５のほぼ全長にわたって設けられている（図３参照）。また、ｐ側電極１５の第２凸部１４の上方に設けられた部分は、第２凸部１４の長さ方向中央領域に設けられており、ｐ側電極１５の第１凸部５の上方に設けられた部分よりも、その長さが短くなっている（図３参照）。また、これらの部分は、その長さ方向中央位置に設けられ、第１凸部５の表面から第２凸部１４の表面へ延びる連結部分を介して連結されている（図３参照）。
【００４３】
なお、ここでは、上述のように、ｐ側電極１５の第１凸部５の上方に設けられた部分は、第１凸部５に備えられるメサ構造２４に含まれるｐ型ＩｎＧａＡｓコンタクト層２３に電気的に接続されているのに対し、ｐ側電極１５の第２凸部１４の表面に設けられた部分は、第２凸部１４に備えられるメサ構造２５に含まれるｐ型ＩｎＧａＡｓコンタクト層２３に電気的に接続されていない。また、第３凸部１８の上方にはｐ側電極１５は設けられていない。このため、第１凸部５に備えられるメサ構造２４に含まれる活性層４にだけ電流が注入され、第１凸部５に備えられるメサ構造２４のみがＳＯＡとして機能することになる。つまり、第１凸部５に備えられるメサ構造２４に含まれるｎ型ＩｎＰクラッド層２１、活性層（コア層）４、ｐ型ＩｎＰクラッド層２２によって構成される光導波路２９のみが光半導体素子１としてのＳＯＡの光導波路として機能し、光集積素子２としてのシリコンプラットフォームの光導波路８に光学的に接続されることになる。
【００４４】
また、基板の裏面全面に、ＡｕＧｅ／Ａｕ膜３０Ｘ、Ａｕめっき膜３０Ｙからなるｎ側電極３０が設けられている。
次に、このように構成される光半導体素子（ＳＯＡ）の製造方法について、図７〜図１０を参照しながら説明する。
なお、図７〜図１０に示す各工程における断面図は、図３のＡ−Ａ′線に沿う断面図である。
【００４５】
まず、図７（Ａ）に示すように、ｎ型ＩｎＰ基板１３上に、例えば有機金属気相成長（ＭＯＣＶＤ）法によって、ｎ型ＩｎＰバッファ層１２（厚さ約２．０μｍ）を成長させる。
次に、ｎ型ＩｎＰバッファ層１２上に、例えばＭＯＣＶＤ法によって、ＩｎＧａＡｓＰ四元化合物からなり、組成波長が約１．１５μｍとなるＩｎＧａＡｓＰエッチストップ層１０（厚さ約０．０３μｍ）を成長させる。
【００４６】
次に、ＩｎＧａＡｓＰエッチストップ層１０上に、例えばＭＯＣＶＤ法によって、ｎ型ＩｎＰクラッド層２１（厚さ約１．７μｍ）、活性層４（厚さ約０．２μｍ）、ｐ型ＩｎＰクラッド層２２（厚さ約１．９μｍ）、ｐ型ＩｎＧａＡｓコンタクト層２３（厚さ約０．３μｍ）を順番に成長させる。
次に、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって、例えばＳｉＯ２膜を約０．２μｍ形成する。
【００４７】
次に、フォトレジストを塗布し、適宜パターニングを行ない、フォトレジストをマスクとしてＳｉＯ２膜をエッチングし、図７（Ｂ）に示すように、ＳｉＯ２マスク３１を形成する。
次に、ＳｉＯ２マスク３１を用いて、例えば誘導結合型プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）等によってエッチングを行ない、図７（Ｃ）に示すように、活性層４を含むメサ構造２４〜２６、即ち、ｎ型ＩｎＰクラッド層２１の一部、活性層（コア層）４、ｐ型ＩｎＰクラッド層２２、ｐ型ＩｎＧａＡｓコンタクト層２３を含むメサ構造２４〜２６を形成する。ここでは、３つのメサ構造２４〜２６が形成される。
【００４８】
次に、図８（Ａ）に示すように、メサ構造２４〜２６が埋め込まれるように、例えばＭＯＣＶＤ法によって、半絶縁性ＩｎＰ（ＳＩ−ＩｎＰ）埋込層２７を成長（埋め込み成長）させる。
次に、全面にフォトレジストを塗布し、適宜パターニングを行ない、レジストマスクを形成し、例えば塩酸とリン酸の混合液によって、ＳＩ−ＩｎＰ埋込層２７、ｎ型ＩｎＰクラッド層２１をエッチングして、図８（Ｂ）に示すように、メサ構造２４〜２６の間に、メサ構造２４〜２６が延びる方向に延びる凹部６、２８を形成する。これにより、メサ構造２４〜２６をＳＩ−ＩｎＰ埋込層２７で埋め込んだ構造を有する３つの凸部５、１４、１８が形成され、これらの間に凹部６、２８が形成される。ここで、塩酸とリン酸の混合液は、ＩｎＰと組成波長１．１５μｍのＩｎＧａＡｓＰ四元化合物からなるエッチストップ層１０の間に非常に高いエッチング選択比を有するため、エッチングはエッチストップ層１０で停止する。
【００４９】
ここでは、メサ構造２４〜２６が延びる方向に直交する方向の中央に位置する凸部が、上述の実施形態の光半導体素子１に備えられる第１凸部５となる。また、メサ構造２４〜２６が延びる方向に直交する方向の一方の側に位置する凸部（図８（Ｂ）中、右側の凸部）が、上述の実施形態の光半導体素子１に備えられる第２凸部１４となる。また、メサ構造２４〜２６が延びる方向に直交する方向の他方の側に位置する凸部（図８（Ｂ）中、左側の凸部）が、上述の実施形態の光半導体素子１に備えられる第３凸部１８となる。また、メサ構造２４〜２６が延びる方向に直交する方向の一方の側に位置する凹部（図８（Ｂ）中、右側の凹部）が、上述の実施形態の光半導体素子１に備えられる第４凹部２８となる。また、メサ構造２４〜２６が延びる方向に直交する方向の他方の側に位置する凹部（図８（Ｂ）中、左側の凹部）が、上述の実施形態の光半導体素子１に備えられる第１凹部６となる。
【００５０】
次に、図８（Ｃ）に示すように、第１凹部６及び第４凹部２８を含む全面に、例えばプラズマＣＶＤ法によって、ＳｉＮパッシベーション膜１１（厚さ約０．５μｍ）を形成する。
ここでは、エッチングによって第１凹部６及び第４凹部２８を形成することによって露出したＩｎＧａＡｓＰエッチストップ層１０の表面上にもＳｉＮパッシベーション膜１１が形成される。このため、光半導体素子１の位置合わせ基準面となる第１凹部６及び第４凹部２８の底面は、エッチストップ層１０の活性層４の側の表面に設けられた誘電体膜であるＳｉＮパッシベーション膜１１によって構成されることになる。この場合、エッチングによって第１凹部６及び第４凹部２８を形成する際にはＩｎＧａＡｓＰエッチストップ層１０でその深さが精度良く制御され、その表面を覆うように形成されるＳｉＮパッシベーション膜１１の膜厚も精度良く制御することができるため、ＳｉＮパッシベーション膜１１によって構成される第１凹部６及び第４凹部２８の底面は、高い高さ位置精度を有する位置合わせ基準面となる。
【００５１】
次に、全面にフォトレジストを塗布し、適宜パターニングを行ない、レジストマスクを形成し、図９（Ａ）に示すように、第１凸部５の上方に形成されたＳｉＮパッシベーション膜１１をエッチングして、開口部（電極窓）１１Ｘを形成する。
次に、図９（Ｂ）に示すように、全面に、例えばスパッタによって、ＴｉＷ膜、Ａｕ膜を、それぞれ、約０．１μｍずつ形成して、ＴｉＷ／Ａｕ膜１５Ｘを形成する。
【００５２】
次に、全面に、フォトレジストを塗布し、適宜パターニングを行ない、上述のようにして形成したＴｉＷ／Ａｕ膜１５Ｘを電極として、例えば電解めっきによって、図９（Ｃ）に示すように、厚さ約２．０μｍのＡｕめっき膜１５Ｙを形成する。
次に、図１０（Ａ）に示すように、Ａｕめっき膜１５Ｙをマスクとして、例えばＲＩＥによって全体をエッチングし、Ａｕめっき膜１５Ｙが形成されていない領域のＴｉＷ／Ａｕ膜１５Ｘをエッチングする。これにより、第１凸部５の表面から第２凸部１４の表面まで延び、ＴｉＷ／Ａｕ膜１５Ｘ、Ａｕめっき膜１５Ｙからなるｐ側電極１５が形成される。
【００５３】
次に、図１０（Ｂ）に示すように、素子厚さが約１５０μｍ程度となるように、ｎ型ＩｎＰ基板１３の裏面側を研磨した後、基板１３の裏面全面に、例えば真空蒸着法によって、例えばＡｕＧｅ／Ａｕ膜３０Ｘを蒸着する。
次に、フォトレジストによって適宜パターニングを行ない、ＡｕＧｅ／Ａｕ膜３０Ｘ上に、Ａｕめっき膜３０Ｙを形成する。これにより、ＡｕＧｅ／Ａｕ膜３０Ｘ、Ａｕめっき膜３０Ｙからなるｎ側電極３０が形成される。
【００５４】
このようにして、上述のように構成される光半導体素子（ＳＯＡ）１が製造される。
なお、ここでは、光半導体素子１の位置合わせ基準面となる第１凹部６の底面が、エッチストップ層１０上に形成されたＳｉＮパッシベーション膜１１によって構成されているが、これに限るものではない。例えば、ＳｉＮパッシベーション膜１１を除去してエッチストップ層１０を露出させ、第１凹部６の底面がエッチストップ層１０によって構成されるようにしても良い。また、例えば、エッチストップ層１０を除去して、ｎ型ＩｎＰバッファ層１２を露出させ、その上に、ＳｉＮパッシベーション膜１１を形成して、第１凹部６の底面がＳｉＮパッシベーション膜１１によって構成されるようにしても良い。また、例えば、エッチストップ層１０を除去して、ｎ型ＩｎＰバッファ層１２を露出させ、その上にＳｉＮパッシベーション膜１１を形成しないで、第１凹部６の底面がｎ型ＩｎＰバッファ層１２によって構成されるようにしても良い。いずれの場合も、光半導体素子１の位置合わせ基準面となる第１凹部６の底面の位置（高さ）は、エッチストップ層１０に基づいて規定されることになるため、光導波路の高さ方向の位置合わせ精度をより向上させることが可能となる。
【００５５】
次に、光機能素子２としてのシリコンプラットフォームの構成について、図１１〜図１４を参照しながら説明する。
ここでは、シリコンプラットフォーム２は、図１１〜図１４に示すように、Ｓｉ基板３２上に、ＢＯＸ（Buried Oxide）層（埋め込み酸化膜；ＳｉＯ２層）３３、Ｓｉ導波路コア層７、ＴＥＯＳ（TetraEthyl OrthoSilicate）−ＳｉＯ２層３４を積層した構造を有する。そして、Ｓｉ導波路コア層７がパターニングされており、このパターニングされたＳｉ導波路コア層７の周囲がＢＯＸ層（クラッド層）３３とＴＥＯＳ−ＳｉＯ２層（クラッド層）３４で覆われてシリコン光導波路８が形成されている。
【００５６】
また、ＴＥＯＳ−ＳｉＯ２層３４、Ｓｉ導波路コア層７、ＢＯＸ層３３、Ｓｉ基板３２の一部が除去されて、側面にＳｉ導波路コア層７の端面が露出し（図１４参照）、上述の光半導体素子１の第１凸部５及び第２凸部１４が入り込みうる凹部９が設けられている。この凹部９が、上述の実施形態の光機能素子２に備えられる第２凹部９となる。また、上述の光半導体素子１の第３凸部１８が入り込むうる凹部２０が設けられている。この凹部２０が、上述の実施形態の光機能素子２に備えられる第３凹部２０となる。そして、これらの第２凹部９と第３凹部２０との間にこれらの凹部９、２０を形成する際に除去されずに残された部分が、上述の実施形態の光機能素子２に備えられる第４凸部１９となる。ここでは、第４凸部１９は、上述の光半導体素子１の第１凹部６に入り込み、その表面が第１凹部６の底面に接触し、上述の光半導体素子１が実装されて第２凹部９に第１凸部５及び第２凸部１４が入り込んだ状態で、第１凸部５及び第２凸部１４が延びる方向に沿ってその全長にわたって光半導体素子１を支持するように設けられている。この場合、第４凸部１９の表面は、シリコンプラットフォーム２の表面（上面）、即ち、ＴＥＯＳ−ＳｉＯ２層３４の表面であり、光導波路の高さ方向の位置合わせを行なう際の位置合わせ基準面となる。ここでは、第４凸部１９の表面は、ＴＥＯＳ−ＳｉＯ２層３４の表面であり、ＴＥＯＳ−ＳｉＯ２層３４の表面位置は精度良く制御されるため、第４凸部１９の表面は、高い高さ位置精度を有する位置合わせ基準面となる。
【００５７】
さらに、ここでは、第２凹部９の上述の光半導体素子１の第１凸部５が入り込む領域と第２凸部１４が入り込む領域との間に、第２凹部９を形成する際に除去せずに残すことによって第５凸部３５が設けられている（図１１参照）。ここでは、第５凸部３５は、上述の光半導体素子１の第１凸部５を挟んで第１凹部６の反対側に設けられた第４凹部２８に入り込み、その表面が第４凹部２８の底面に接触し、上述の光半導体素子１が実装されて第２凹部９に第１凸部５及び第２凸部１４が入り込んだ状態で、第１凸部５及び第２凸部１４が延びる方向の両端で光半導体素子１を支持するように設けられている（図１１参照）。この場合、第５凸部３５の表面は、シリコンプラットフォーム２の表面（上面）、即ち、ＴＥＯＳ−ＳｉＯ２層３４の表面であり（図１３参照）、光導波路の高さ方向の位置合わせを行なう際の位置合わせ基準面となる。ここでは、第５凸部３５の表面は、ＴＥＯＳ−ＳｉＯ２層３４の表面であり、ＴＥＯＳ−ＳｉＯ２層３４の表面位置は精度良く制御されるため、第５凸部３５の表面は、高い高さ位置精度を有する位置合わせ基準面となる。
【００５８】
この場合、光半導体素子１は、シリコンプラットフォーム２の光導波路８に光学的に接続される光導波路２９を備える第１凸部５を挟んで両側で、高い高さ位置精度を有する位置合わせ基準面である第４凸部１９の表面及び第５凸部３５の表面によって支持されることになる。このため、光半導体素子１の光導波路２９がシリコンプラットフォーム２の光導波路８に対して傾いてしまうのを防止でき、光導波路の高さ方向の位置合わせ精度をより向上させることが可能となる。
【００５９】
また、シリコンプラットフォーム２には、これに実装された光半導体素子１の電極１５、３０に接続され、光半導体素子１に電流を供給するための電極１６、３６が設けられている。ここでは、シリコンプラットフォーム２の第２凹部９の底面に、上述の光半導体素子１のｐ側電極１５の第２凸部１４の表面に設けられた部分に接続される電極として、Ｔｉ／Ｐｔ／Ａｕからなる電極（ｐ側電極；ＳＯＡ接続用電極）１６が設けられている。また、シリコンプラットフォーム２の表面（上面）上に、上述の光半導体素子１のｎ側電極３０に接続される電極として、Ｔｉ／Ｐｔ／Ａｕからなる電極（ｎ側電極；ＳＯＡ接続用電極）３６が設けられている。また、ここでは、第２凹部９の底面に設けられる電極１６は、上述の光半導体素子１のｐ側電極１５の第２凸部１４の表面に設けられた部分に、ＡｕＳｎはんだ層１７を介して接合されるため、第２凹部９の底面に設けられる電極１６上の上述の光半導体素子１のｐ側電極１５の第２凸部１４の表面に設けられた部分が接合される部分に、ＡｕＳｎはんだ層１７が設けられている。
【００６０】
次に、このように構成されるシリコンプラットフォーム２の製造方法について、図１５、図１６を参照しながら説明する。
なお、シリコンプラットフォーム２に機能を付与するための工程は、シリコンプラットフォーム２にどのような機能性を持たせるかによって異なるため、ここでは、シリコンプラットフォーム２に機能を付与するための工程は完了しているものとして、その後の工程について説明する。また、図１５、図１６に示す各工程の断面図は、図１１のＤ−Ｄ′線に沿う断面図である。
【００６１】
まず、図１５（Ａ）に示すように、シリコンプラットフォーム２は、Ｓｉ基板３２上に約３．０μｍの厚さのＢＯＸ層３３、約０．２５μｍの厚さのＳｉ導波路コア層７、約１．５μｍの厚さのＴＥＯＳ−ＳｉＯ２層３４を備える。
このようなシリコンプラットフォーム２の全面に、フォトレジストを塗布し、適宜パターニングし、レジストマスクを形成し、このレジストマスクを用いてＲＩＥによって、ＴＥＯＳ−ＳｉＯ２層３４、Ｓｉ導波路コア層７、ＢＯＸ層３３、Ｓｉ基板３２の一部をエッチングする。ここでは、表面側から約７．０μｍ以上エッチングする。
【００６２】
これにより、側面にＳｉ導波路コア層７の端面が露出し、上述の光半導体素子１の第１凸部５及び第２凸部１４が入り込みうる第２凹部９（図１５（Ｂ）中、左側の凹部）が形成され、また、上述の光半導体素子１の第３凸部１８が入り込むうる第３凹部２０（図１５（Ｂ）中、右側の凹部）が形成される。そして、これらの第２凹部９と第３凹部２０との間に除去されずに残された部分が第４凸部１９となる。この場合、第４凸部１９の表面は、シリコンプラットフォーム２の表面（上面）、即ち、ＴＥＯＳ−ＳｉＯ２層３４の表面であり、光導波路の高さ方向の位置合わせを行なう際の位置合わせ基準面となる。ここでは、第４凸部１９の表面は、ＴＥＯＳ−ＳｉＯ２層の表面であり、ＴＥＯＳ−ＳｉＯ２層の表面位置は精度良く制御されるため、第４凸部１９の表面は、高い高さ位置精度を有する位置合わせ基準面となる。
【００６３】
なお、ここでは、第２凹部９の上述の光半導体素子１の第１凸部５が入り込む領域と第２凸部１４が入り込む領域との間に、第２凹部９を形成する際に除去せずに残すことによって第５凸部３５が形成される（図１１参照）。この場合、第５凸部３５の表面は、シリコンプラットフォーム２の表面（上面）、即ち、ＴＥＯＳ−ＳｉＯ２層３４の表面であり（図１３参照）、光導波路の高さ方向の位置合わせを行なう際の位置合わせ基準面となる。ここでは、第５凸部３５の表面は、ＴＥＯＳ−ＳｉＯ２層３４の表面であり、ＴＥＯＳ−ＳｉＯ２層３４の表面位置は精度良く制御されるため、第５凸部３５の表面は、高い高さ位置精度を有する位置合わせ基準面となる。
【００６４】
また、ここでは、表面側から約７．０μｍ以上エッチングするようにしているが、これに限られるものではなく、シリコンプラットフォーム２上に光半導体素子１を実装した際に、光半導体素子１の第１電極１５の第２凸部１４の表面に設けられた部分と、後述するようにシリコンプラットフォーム２の第２凹部９の底面に設けられる電極１６上に設けられたＡｕＳｎはんだ層１７が接触できる程度の深さになるようにエッチングすれば良い。
【００６５】
次に、図１６（Ａ）に示すように、光半導体素子１をシリコンプラットフォーム２上に実装した際に、光半導体素子１に電流を供給するための電極１６、３６を、シリコンプラットフォーム２上に形成する。
ここでは、まず、凹部９，２０を含む全面にフォトレジストを塗布し、適宜パターニングを行なって、電極１６，３６を設ける領域に開口部を有するレジストマスクを形成し、レジストマスクの上面を含む全面に、例えばスパッタによって、Ｔｉ／Ｐｔ／Ａｕ膜を、それぞれ、約０．１μｍ、約０．２μｍ、約０．５μｍの厚さになるように形成する。
【００６６】
次に、レジストマスクを除去することで、レジストマスク上に形成されたＴｉ／Ｐｔ／Ａｕ膜も同時に除去され、レジストマスクの開口部に形成されたＴｉ／Ｐｔ／Ａｕ膜のみが残される。
これにより、シリコンプラットフォーム２の第２凹部９の底面に、上述の光半導体素子１のｐ側電極１５の第２凸部１４の表面に設けられた部分に接続される電極１６として、Ｔｉ／Ｐｔ／Ａｕからなる電極（ｐ側電極；ＳＯＡ接続用電極）が形成される。また、シリコンプラットフォーム２の表面（上面）上に、上述の光半導体素子１のｎ側電極３０に接続される電極３６として、Ｔｉ／Ｐｔ／Ａｕからなる電極（ｎ側電極；ＳＯＡ接続用電極）が形成される。
【００６７】
次に、図１６（Ｂ）に示すように、第２凹部９の底面に設けられる電極１６上に、ＡｕＳｎはんだ層１７を形成する。
ここでは、まず、Ｔｉ／Ｐｔ／Ａｕ膜からなる電極１６、３６上を含む全面にフォトレジストを塗布し、適宜パターニングを行なって、ＡｕＳｎはんだ層１７を設ける領域に開口部を有するレジストマスクを形成し、レジストマスクの上面を含む全面に、例えばスパッタによって、ＡｕＳｎはんだ層（厚さ約２．０μｍ）を形成する。
【００６８】
その後、フォトレジストを除去することで、レジストマスク上に形成されたＡｕＳｎはんだ層も同時に除去され、レジストマスクの開口部に形成されたＡｕＳｎはんだ層のみが残される。
これにより、第２凹部９の底面に設けられる電極１６上の上述の光半導体素子１のｐ側電極１５の第２凸部１４の表面に設けられた部分が接合される部分に、ＡｕＳｎはんだ層１７が形成される。
【００６９】
このようにして、上述のように構成されるシリコンプラットフォーム２が製造される。
次に、上述のシリコンプラットフォーム２上に、上述の光半導体素子（ＳＯＡ）１を実装し、これらをハイブリッド集積した光集積素子３の構成及びその製造方法について、図１７〜図２０を参照しながら説明する。なお、図１７では、分かり易くするために、適宜構成を省略して示している。
【００７０】
ここでは、図１７〜図２０に示すように、上述の光半導体素子１は、裏返しにされ、基板１３側（ｎ側電極３０が設けられている側；光半導体素子１の裏面）が上側にされて、上述のシリコンプラットフォーム２上に実装される。
つまり、光半導体素子１の第１凸部５及び第２凸部１４が、シリコンプラットフォーム２の第２凹部９に入り込み、また、光半導体素子１の第３凸部１８が、シリコンプラットフォーム２の第３凹部２０に入り込むように、光半導体素子１が、シリコンプラットフォーム２上に搭載される。
【００７１】
そして、光半導体素子１の位置合わせ基準面である光半導体素子１の第１凹部６の底面と、シリコンプラットフォーム２の位置合わせ基準面である第４凸部１９の表面（シリコンプラットフォーム２の上面；ＴＥＯＳ−ＳｉＯ２層３４の表面）とが当接することによって、光半導体素子１の活性層（コア層）４の高さ方向の位置と、シリコンプラットフォーム２のＳｉ導波路コア層７の高さ方向の位置とが、精度良く位置合わせされ、光半導体素子１の活性層４とシリコンプラットフォーム２のＳｉ導波路コア層７とが光学的に接続される。
【００７２】
なお、ここでは、光半導体素子１の第４凹部２８の底面も、光半導体素子１の位置合わせ基準面となり、また、シリコンプラットフォーム２の第５凸部３５の表面も、シリコンプラットフォーム２の位置合わせ基準面となり、これらが当接することによって、光半導体素子１の活性層（コア層）４の高さ方向の位置と、シリコンプラットフォーム２のＳｉ導波路コア層７の高さ方向の位置とが、より精度良く位置合わせされるようにしている。
【００７３】
また、光半導体素子１のｐ側電極１５（第１電極）の第２凸部１４の表面に設けられた部分が、シリコンプラットフォーム２の第２凹部９の底面に設けられた電極１６（第２電極）に、ＡｕＳｎはんだ層１７を介して、電気的に接続される。
具体的には、例えばフリップチップボンダによって、上述のシリコンプラットフォーム２上に上述の光半導体素子１を実装し、適宜加熱・加圧することで、光半導体素子１のｐ側電極１５（第１電極）の第２凸部１４の上方に設けられた部分と、シリコンプラットフォーム２の第２凹部９の底面に設けられた電極１６（第２電極）を、ＡｕＳｎはんだ層１７によって融着（接合）して、光半導体素子１側の電極１５（第１電極）とシリコンプラットフォーム２側の電極１６（第２電極）を電気的に接続しつつ、両者に形成された位置合わせ基準面によって、精度の良い高さ方向位置合わせが完了する。なお、フリップチップボンダで実装する際には、適宜形成されたマーカを用いて平面方向の位置合わせも行なう。
【００７４】
また、ここでは、光半導体素子１の基板裏面側に設けられたｎ側電極３０と、シリコンプラットフォーム２の表面上に設けられた電極３６とが、例えばワイヤボンディング等によって接続される。この場合、光半導体素子１の基板裏面側に設けられたｎ側電極３０と、シリコンプラットフォーム２の表面上に設けられた電極３６とは、ワイヤ３７によって電気的に接続されることになる。
【００７５】
ところで、上述のように構成される光集積素子３を用いて、例えば光受信機（光通信装置）を構成する場合、シリコンフォトニクスを用いた光受信機となり、例えば、図２１に示すように、光受信機４０は、上述の実施形態の光機能素子２としてのシリコンプラットフォームを、フォトダイオード（ＰＤ）４１、トランス・インピーダンス・アンプ（ＴＩＡ）４２、光配線（光導波路）４３、電気配線（電極配線）４４を備えるものとし、これに光半導体素子１としての半導体光増幅器（ＳＯＡ）を実装して構成した光集積素子３を備えるものとし、これに光ファイバ４５が接続されるようにすれば良い。
【００７６】
この場合、光ファイバ４５からの入力光は、ＳＯＡ１によって増幅され、ＳＯＡ１からの増幅光は、ＰＤ４１によって電流信号に変換され、ＰＤ４１からの電流信号はＴＩＡ４２によって電圧信号に変換されることになる。このように、光ファイバ４５からの微弱な入力光をＳＯＡ１によって増幅することで、ＰＤ４１のビットエラーレート（ＢＥＲ）を低減し、信頼性の高い光通信を実現することができる。
【００７７】
したがって、本実施形態の光集積素子及びその製造方法並びに光通信装置によれば、光機能素子２と光半導体素子１を集積する際の光導波路の高さ方向の位置合わせ精度を向上させることができるという利点がある。
なお、上述の実施形態及び変形例では、光半導体素子１の光導波路２９（具体的には活性層４）及び光機能素子２の光導波路８（具体的にはシリコン導波路コア層７）を、いずれも、素子端面に対して垂直に設ける場合を例に挙げて説明しているが、これに限られるものではない。例えば、端面反射などによる反射戻り光を抑えるために、光半導体素子１の光導波路２９（具体的には活性層４）及び光機能素子２の光導波路８（具体的にはシリコン導波路コア層７）が、いずれも、素子端面に対して斜めに形成されていても良い。この場合、各端面でスネル則に基づいて信号光が屈折するため、これを考慮して、実装位置を適宜調整すれば良い。
【００７８】
また、上述の実施形態及び変形例では、光半導体素子１がＳＯＡである場合を例に挙げて説明しているが、これに限られるものではなく、光半導体素子１は、例えばＤＦＢレーザやＦＰレーザなどの半導体レーザであっても良い。この場合、光機能素子２に備えられる光導波路８（シリコン光導波路；具体的にはシリコン導波路コア層７）との結合は、光半導体素子１の両端でなく、片側の端面だけでも良い。
【００７９】
また、上述の実施形態及び変形例では、光半導体素子１のｎ側電極３０の接続にワイヤボンディングを用いた場合を例に挙げて説明しているが、これに限られるものではなく、例えばｐ側電極と同一平面上にｎ側電極を形成し、ｐ側電極と同様に、シリコンプラットフォーム側に設けた電極とフリップチップ接続しても良い。
また、上述の実施形態及び変形例では、光半導体素子１を、ＩｎＰ系の半導体材料を用いる場合を例に挙げて説明しているが、これに限られるものではなく、他の半導体材料を用いた光半導体素子であっても本発明を適用することができる。また、半導体材料の組成、導波路構造、電極構造、各半導体層の積層構造や形成方法、電極を構成する金属膜の形成方法などについても、上述の実施形態及び変形例で例示したものに限られるものではない。例えば、上述の実施形態では、光半導体素子を、高抵抗埋め込み構造を備えるものとして説明しているが、これに限られるものではなく、例えばｐｎｐｎサイリスタ埋め込み構造などの他の埋め込み構造、あるいは、例えばリッジ導波路構造などの他の導波路構造などを備えるものにも適用することができる。
【００８０】
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
例えば、上述の実施形態及び変形例の光半導体素子１を、図２２、図２３に示すように、嵌合凸部（凸状嵌合部）５０を備えるものとし、光機能素子２を、図２４、図２５に示すように、嵌合凹部（凹状嵌合部）５１を備えるものとし、光集積素子３を、図２６、図２７に示すように、これらの嵌合凸部５０と嵌合凹部５１が嵌合されているものとしても良い。
【００８１】
なお、図２３は、図２２のＪ−Ｊ′線に沿う断面図であり、図２２のＡ−Ａ′線に沿う断面図は、図４に示すようになっており、図２２のＣ−Ｃ′線に沿う断面図は、図６に示すようになっている。また、図２５は、図２４のＫ−Ｋ′線に沿う断面図であり、図２４のＤ−Ｄ′線に沿う断面図は、図１２に示すようになっており、図２４のＦ−Ｆ′線に沿う断面図は、図１４に示すようになっている。また、図２７は、図２６のＬ−Ｌ′線に沿う断面図であり、図２６のＧ−Ｇ′線に沿う断面図は、図１８に示すようになっており、図２６のＩ−Ｉ′線に沿う断面図は、図２０に示すようになっている。
【００８２】
この場合、光半導体素子１及び光機能素子２には、それぞれ、互いに嵌合しうる嵌合凸部５０及び嵌合凹部５１を設ければ良い。つまり、光半導体素子１には、光機能素子２に設けられる嵌合凹部５１に対応する嵌合凸部５０を設け、光機能素子２には、光半導体素子１に設けられる嵌合凸部５０に対応する嵌合凹部５１を設ければ良い。
具体的には、図２２、図２３に示すように、上述の実施形態及び変形例の光半導体素子１において、２つの凸部（第２凸部１４及び第３凸部１８）の一方の側の幅を狭くし、この幅を狭くした部分を、嵌合凸部５０として用い、また、図２４、図２５に示すように、光機能素子２において、２つの凹部９、２０の一方の側の幅を狭くし、この幅を狭くした部分を、嵌合凹部５１として用いれば良い。この場合、嵌合凸部５０及び嵌合凹部５１の幅はこれらを嵌合することができる程度の幅にすれば良い。
【００８３】
このようにして、図２６、図２７に示すように、光半導体素子１を光機能素子２上に実装する際に、光半導体素子１に設けられた嵌合凸部５０を、光機能素子２に設けられた嵌合凹部５１に嵌合させることで、光導波路の平面方向（特に、横方向、即ち、光導波路（メサ構造；凸部）が延びる方向に直交する方向）の位置合わせが精度良く行なわれるようになる。なお、この場合、光半導体素子１及び光機能素子２を作製する際のエッチングパターンが一部変更されるだけで、上述の実施形態及び変形例と同様のプロセスで作製することが可能である。
【００８４】
なお、この変形例では、嵌合凸部５０及び嵌合凹部５１を一方の側（ここでは図２２、図２４、図２６中、上側）に設けて、横方向の位置合わせを行なう場合を例に挙げて説明しているが、これに限定されるものではなく、例えば、嵌合凸部及び嵌合凹部を一方の側及びその反対側の両側に設けて、両側で横方向の位置合わせを精度良く行なうことができるようにしても良い。
【００８５】
また、この変形例では、嵌合凸部５０及び嵌合凹部５１を、シリコンプラットフォーム２の光導波路８に光学的に接続される光導波路２９を備える第１凸部５を挟んで両側に設けているが、一方の側だけに設けても良い。例えば、第３凸部１８、第３凹部２０を設けない場合（図２参照）には、第２凸部１４、第２凹部９の側にだけ嵌合凸部５０及び嵌合凹部５１を設ければ良い。
【００８６】
また、この変形例では、嵌合凸部５０及び嵌合凹部５１をいずれも光導波路（メサ構造；光半導体素子１の凸部；光機能素子２の凹部）が延びる方向に沿って延びるように設けて、光導波路の平面方向の主に横方向の位置合わせが精度良く行なわれるようにする場合を例に挙げて説明しているが、これに限定されるものではない。例えば、嵌合凸部５０及び嵌合凹部５１を、光導波路（メサ構造；光半導体素子１の凸部；光機能素子２の凹部）が延びる方向に直交する方向に沿って延びるように設けることで、光導波路の平面方向の主に縦方向、即ち、光半導体素子１と光機能素子２の導波路間ギャップの位置合わせが精度良く行なわれるようにしても良い。
【００８７】
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
活性層を含む第１凸部と、表面側から前記活性層よりも深い位置まで達する第１凹部とを備える光半導体素子と、
コア層を含む光導波路と、側面に前記コア層の端面が露出している第２凹部とを備える光機能素子とを備え、
前記第１凹部の底面が前記光機能素子の表面に接触し、前記第１凸部が前記第２凹部に入り込んで前記活性層が前記コア層に光学的に接続された状態で、前記光半導体素子と前記光機能素子が集積されていることを特徴とする光集積素子。
【００８８】
（付記２）
前記第１凹部の底面が、エッチストップ層、前記エッチストップ層の前記活性層の側の反対側に設けられた層、前記エッチストップ層の前記活性層の側の表面に設けられた誘電体膜、前記エッチストップ層の前記活性層の側の反対側に設けられた層の表面に設けられた誘電体膜のいずれかによって構成されていることを特徴とする、付記１に記載の光集積素子。
【００８９】
（付記３）
前記光半導体素子は、少なくとも前記第１凸部の表面に第１電極を備え、
前記光機能素子は、前記第２凹部の底面に設けられた第２電極を備え、
前記第１電極と前記第２電極とが電気的に接続されていることを特徴とする、付記１又は２に記載の光集積素子。
【００９０】
（付記４）
前記光半導体素子は、第２凸部を備え、
前記第１電極は、前記第１凸部の表面から前記第２凸部の表面まで延びており、
前記第１電極の前記第２凸部の表面に設けられた部分と前記第２電極とが接合されており、前記第１電極の前記第１凸部の表面に設けられた部分と前記第２凹部の底面との間に空間が設けられていることを特徴とする、付記３に記載の光集積素子。
【００９１】
（付記５）
前記第１電極と前記第２電極とがはんだ又は導電性ペーストによって接合されていることを特徴とする、付記３又は４に記載の光集積素子。
（付記６）
前記光半導体素子は、前記第１凹部を挟んで前記第１凸部の反対側に設けられた第３凸部を備え、
前記光機能素子は、第４凸部と、前記第４凸部を挟んで前記第２凹部の反対側に設けられた第３凹部とを備え、
前記第１凹部の底面が前記第４凸部の表面に接触し、前記第３凸部が前記第３凹部に入り込んでいることを特徴とする、付記１〜５のいずれか１項に記載の光集積素子。
【００９２】
（付記７）
前記光半導体素子は、前記第１凸部を挟んで前記第１凹部の反対側に設けられた第４凹部を備え、
前記光機能素子は、第５凸部を備え、
前記第４凹部の底面が前記第５凸部の表面に接触し、前記第５凸部が前記第４凹部に入り込んでいることを特徴とする、付記１〜６のいずれか１項に記載の光集積素子。
【００９３】
（付記８）
前記光半導体素子は、嵌合凸部を備え、
前記光機能素子は、嵌合凹部を備え、
前記嵌合凸部と前記嵌合凹部が嵌合されていることを特徴とする、付記１〜７のいずれか１項に記載の光集積素子。
【００９４】
（付記９）
前記光半導体素子は、半導体光増幅器又は半導体レーザであり、
前記光機能素子は、シリコンプラットフォームであることを特徴とする、付記１〜８のいずれか１項に記載の光集積素子。
（付記１０）
前記光半導体素子は、ＩＩＩ−Ｖ族半導体材料からなり、
前記エッチストップ層は、４元のＩＩＩ−Ｖ族半導体材料からなることを特徴とする、付記２に記載の光集積素子。
【００９５】
（付記１１）
付記１〜１０のいずれか１項に記載の光集積素子を備えることを特徴とする光通信装置。
（付記１２）
光半導体素子に、活性層を含む第１凸部と、表面側から前記活性層よりも深い位置まで達する第１凹部とを形成し、
光機能素子に、コア層を含む光導波路と、側面に前記コア層の端面が露出している第２凹部とを形成し、
前記第１凹部の底面が前記光機能素子の表面に接触し、前記第１凸部が前記第２凹部に入り込んで前記活性層が前記コア層に光学的に接続されるように、前記光半導体素子と前記光機能素子を集積して光集積素子を製造することを特徴とする光集積素子の製造方法。
【００９６】
（付記１３）
前記光半導体素子は、表面側から前記活性層よりも遠い位置にエッチストップ層を備え、
前記第１凹部を形成する際に、少なくとも、前記第１凹部の底面をウェットエッチングによって形成することを特徴とする、付記１２に記載の光集積素子の製造方法。
【符号の説明】
【００９７】
１  光半導体素子
２  光機能素子
３  光集積素子
４  活性層
５  第１凸部
６  第１凹部
７  コア層（Ｓｉ導波路コア層）
８  光導波路
９  第２凹部
１０  エッチストップ層（ＩｎＧａＡｓＰエッチストップ層）
１１  誘電体膜（ＳｉＮパッシベーション膜）
１１Ｘ  開口部
１２  バッファ層（ｎ型ＩｎＰバッファ層）
１３  基板（ｎ型ＩｎＰ基板）
１４  第２凸部
１５  ｐ側電極（第１電極）
１５Ｘ  ＴｉＷ／Ａｕ膜
１５Ｙ  Ａｕめっき膜
１６  電極（第２電極）
１７  接合材（ＡｕＳｎはんだ層）
１８  第３凸部
１９  第４凸部
２０  第３凹部
２１  ｎ型ＩｎＰクラッド層
２２  ｐ型ＩｎＰクラッド層
２３  ｐ型ＩｎＧａＡｓコンタクト層
２４〜２６  メサ構造
２７  半絶縁性ＩｎＰ埋込層
２８  第４凹部
２９  光導波路
３０  ｎ側電極
３０Ｘ  ＡｕＧｅ／Ａｕ膜
３０Ｙ  Ａｕめっき膜
３１  ＳｉＯ２マスク
３２  Ｓｉ基板
３３  ＢＯＸ層
３４  ＴＥＯＳ−ＳｉＯ２層
３５  第５凸部
３６  電極
４０  光受信機（光通信装置）
４１  フォトダイオード（ＰＤ）
４２  トランス・インピーダンス・アンプ（ＴＩＡ）
４３  光配線（光導波路）
４４  電気配線（電極配線）
４５  光ファイバ
５０  嵌合凸部（凸状嵌合部）
５１  嵌合凹部（凹状嵌合部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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