(57)【特許請求の範囲】
【請求項１】
フリップチップ集積回路（ＩＣ）であって、
半導体ダイ（１４）であり、
少なくとも１つの半導体層（２２）と、
前記少なくとも１つの半導体層に相互接続を提供するための複数の金属層（２４）と、
入力無線周波数（ＲＦ）信号（３８）を通過させるように構成された入力信号送信開口（３０）と、出力ＲＦ信号（４２）を通過させるように構成された出力信号送信開口（３２）とを含む開口層（２６）と、
前記少なくとも１つの半導体層と前記開口層との間に配置された少なくとも１つのバックエンドオブライン相互接続層（２８）であり、
前記入力信号送信開口を介して前記入力ＲＦ信号を送信するように構成された入力伝送線路（３６）と、
前記出力信号送信開口を介して前記出力ＲＦ信号を受信するように構成された出力伝送線路（４０）と
を含む少なくとも１つのバックエンドオブライン相互接続層と
を含む半導体ダイと、
複数の金属層（２４）の少なくとも１つに相互接続された複数の導電性バンプ（１６）であり、前記複数の導電性バンプおよび前記開口層が、内部共振器キャビティ（３４）を画定する、複数の導電性バンプと
を含み、
前記内部共振器キャビティが、前記入力信号送信開口を介して前記入力伝送線路から前記入力ＲＦ信号を受信し、前記入力ＲＦ信号を共振させて、前記入力ＲＦ信号のフィルタリングされたＲＦ信号を含む前記出力ＲＦ信号を生成し、前記出力信号送信開口を介して前記出力ＲＦ信号を前記出力伝送線路上に結合するように構成される
フリップチップ集積回路（ＩＣ）。
【請求項２】
前記内部共振器キャビティが、所定のＲＦ周波数帯域内の前記入力ＲＦ信号の周波数を共振させて、前記フィルタリングされたＲＦ信号を生成するように構成されるように、前記内部共振器キャビティが、前記所定のＲＦ周波数帯域に対応するように寸法決定される、請求項１に記載のフリップチップＩＣ。
【請求項３】
前記所定のＲＦ周波数帯域が、６０ギガヘルツ（ＧＨｚ）の中心周波数を有する、請求項２に記載のフリップチップＩＣ。
【請求項４】
前記内部共振器キャビティが、前記開口層に平行な平面において実質的に矩形の断面を有する、請求項２に記載のフリップチップＩＣ。
【請求項５】
前記実質的に矩形の断面が、前記所定のＲＦ周波数帯域の中心周波数の基本モードの１／２に相当する幅寸法を有する、請求項４に記載のフリップチップＩＣ。
【請求項６】
前記開口層、前記複数の導電性バンプ、および外部回路の少なくとも一部が、前記内部共振器キャビティの周りにファラデーケージを画定するように、前記複数の導電性バンプが、前記外部回路の相補的コンタクトと相互接続するように構成される、請求項１に記載のフリップチップＩＣ。
【請求項７】
前記出力伝送線路が、前記複数の金属層を介して前記複数の導電性バンプのうちの少なくとも１つと相互接続する、請求項１に記載のフリップチップＩＣ。
【請求項８】
前記入力伝送線路が、前記複数の金属層を介して前記複数の導電性バンプのうちの少なくとも１つと相互接続する、請求項１に記載のフリップチップＩＣ。
【請求項９】
前記出力伝送線路が、前記複数の金属層を介して前記複数の導電性バンプのうちの少なくとも１つと相互接続する、請求項８に記載のフリップチップＩＣ。
【請求項１０】
前記開口層が前記半導体ダイの外面を画定し、前記入力および出力信号送信開口が前記半導体ダイの前記外面に形成される、請求項１に記載のフリップチップＩＣ。
【請求項１１】
前記少なくとも１つのバックエンドオブライン相互接続層が、前記開口層に隣接しており、
前記入力伝送線路の少なくとも一部が、前記入力信号送信開口に隣接しており、
前記出力伝送線路の少なくとも一部が、前記出力信号送信開口に隣接している、
請求項１に記載のフリップチップＩＣ。
【請求項１２】
前記入力伝送線路と前記出力伝送線路との間に相互接続された少なくとも１つのインダクタを含むインダクタンスブロッカをさらに含み、前記少なくとも１つのインダクタが、前記半導体ダイの前記複数の金属層のうちの少なくとも１つに配置される、請求項１に記載のフリップチップＩＣ。
【請求項１３】
前記インダクタと並列に前記入力伝送線路と前記出力伝送線路との間に相互接続された少なくとも１つのキャパシタを含むキャパシタンスブロッカをさらに含む、請求項１２に記載のフリップチップＩＣ。
【請求項１４】
前記入力伝送線路と前記出力伝送線路との間に相互接続された少なくとも１つのキャパシタを含むキャパシタンスブロッカをさらに含み、前記少なくとも１つのキャパシタが、前記半導体ダイの前記複数の金属層のうちの少なくとも１つに配置される、請求項１に記載のフリップチップＩＣ。
【請求項１５】
集積回路（ＩＣ）チップを形成する方法であって、
少なくとも１つの半導体層（２２）を提供するステップと、
前記少なくとも１つの半導体層への相互接続を提供するために、前記少なくとも１つの半導体層の上に複数の金属層（２４）を配置するステップと、
前記複数の金属層の上に少なくとも１つのバックエンドオブライン相互接続層（２８）を配置するステップであり、前記少なくとも１つのバックエンドオブライン相互接続層が、
入力無線周波数（ＲＦ）信号を送信するように構成された入力伝送線路（３６）と、
出力ＲＦ信号を受信するように構成された出力伝送線路（４０）と
を含む、ステップと、
前記少なくとも１つのバックエンドオブライン相互接続層の上に開口層を配置するステップであり、前記開口層が、前記入力ＲＦ信号を通過させるように構成された入力信号送信開口、および前記出力ＲＦ信号を通過させるように構成された出力信号送信開口を含む、ステップと、
前記開口層の上に複数の導電性バンプ（１６）を配置するステップであり、前記複数の導電性バンプが、複数の金属層（２４）の少なくとも１つに相互接続され、前記複数の導電性バンプおよび前記開口層が、内部共振器キャビティを画定する、ステップと
を含み、
前記内部共振器キャビティが、前記入力信号送信開口を介して前記入力伝送線路から前記入力ＲＦ信号を受信し、前記入力ＲＦ信号を共振させて、前記入力ＲＦ信号のフィルタリングされたＲＦ信号を含む前記出力ＲＦ信号を生成し、前記出力信号送信開口を介して前記出力ＲＦ信号を前記出力伝送線路上に結合するように構成される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、その全体が参照により本明細書に組み込まれている、２０１５年９月１４日に出願した「ＦＬＩＰ−ＣＨＩＰ  ＥＭＰＬＯＹＩＮＧ  ＩＮＴＥＧＲＡＴＥＤ  ＣＡＶＩＴＹ  ＦＩＬＴＥＲ，  ＡＮＤ  ＲＥＬＡＴＥＤ  ＣＯＭＰＯＮＥＮＴＳ，  ＳＹＳＴＥＭＳ，  ＡＮＤ  ＭＥＴＨＯＤＳ」と題する米国特許出願第１４／８５３，８０２号の優先権を主張するものである。
【０００２】
本開示の技術は、一般に、無線周波数（ＲＦ）信号をフィルタリングするための構造および方法に関し、より詳細には、ＲＦ信号をフィルタリングするためのキャビティフィルタに関する。
【背景技術】
【０００３】
ワイヤレスコンピューティングデバイスが現代の社会において普及してきた。これらのコンピューティングデバイスは、無線周波数（ＲＦ）信号などのワイヤレス信号を受信および／または送信し、信号処理のためにマイクロプロセッサおよび他の集積回路（ＩＣ）に依拠する。スマートフォンのようなモバイルデバイス、およびデスクトップコンピュータのような固定コンピューティングデバイスのいずれにおいても、一般的に、そのようなＩＣのサイズを縮小することに向かう傾向がある。デバイスのサイズが小さくなるにつれて、個々の構成要素の利用可能な空間も縮小してきた。システムオンチップ（ＳｏＣ）において、モバイルデバイスのための集積回路を提供する傾向もある。ＳｏＣは、コンピュータおよび他の電子システムの構成要素を単一のチップに統合する集積回路（ＩＣ）である。ＳｏＣは、デジタル、アナログ、混合信号、およびしばしば無線周波数機能すべてを単一のチップ基板上に含み得る。
【０００４】
ＳｏＣを含む多くのＩＣでは、ＲＦフィルタは、通常、ＲＦ信号における特定の周波数または周波数帯域を通過および／または遮断するために使用される。たとえば、対象の信号は、６０ギガヘルツ（ＧＨｚ）の帯域に含まれ得るが、デバイスのアンテナは、ＲＦスペクトルのかなり大きい部分にわたって周波数を受信し得る。適切に構成されたＲＦフィルタは、所望の帯域の上下の周波数に含まれる他の信号およびノイズを効果的に阻止または遮断しながら、対象の信号を含む帯域を通過させることができる。一般的に、ＲＦフィルタは、できるだけ多くの外部スペクトルを遮断しながら、所望の通過周波数帯域においてできるだけ多くの信号を通過させることが望ましい。
【０００５】
異なるタイプのＲＦフィルタは、比帯域幅に反比例する「Ｑ」係数（Ｑ）と呼ばれる様々なフィルタリング品質レベルを有する。一般的には、最も高い「Ｑ」係数を有する回路においてＲＦフィルタを使用することが望ましいが、異なるタイプのＲＦフィルタも、使用されるＲＦフィルタのタイプに影響を及ぼす可能性のある異なる欠点を有する。たとえば、従来の導波路型フィルタは、高いＱ係数を有するが、サイズが比較的大きく、したがって、より小さい構成要素サイズを必要とする多くのＩＣには不適当である。一方、従来のマイクロストリップベースのフィルタはコンパクトであり、半導体構成要素のシリコン層に容易に統合されるが、マイクロストリップベースのフィルタは、比較的低いＱ係数、比較的高い信号損失を有する。また、マイクロストリップベースのフィルタは、近くの構成要素から分離するのが比較的困難であり、その結果、これらの構成要素との望ましくない結合および干渉を招く。
【０００６】
高Ｑ係数を有する別のタイプのＲＦフィルタは、キャビティフィルタである。キャビティフィルタは、所望の周波数または周波数帯域に調整され、低挿入損失で、近くの構成要素からの高い分離度で、これらの帯域を通過させることができる共振器キャビティを使用する。しかしながら、キャビティフィルタが、小型パッケージまたは適用例、たとえばモバイル適用例などでの回路に使用されることが望ましい場合、共振器キャビティを設ける余地がなければならない。さらに、共振器キャビティの寸法は、所望の周波数帯域に結び付けられ、したがって、モバイル適用例、ならびに空間および構成要素サイズが制限される他の適用例についてのさらなる設計課題を提示する。
【発明の概要】
【課題を解決するための手段】
【０００７】
発明を実施するための形態で開示する態様は、一体型キャビティフィルタを使用するフリップチップを含む。関連する構成要素、システム、および方法もまた開示される。一態様では、半導体ダイと複数の導電性バンプとを含む集積回路（ＩＣ）チップを含むフリップチップが提供される。半導体ダイは、少なくとも１つの半導体層と、少なくとも１つの半導体層への相互接続を提供するための複数の金属層とを含む。複数の導電性バンプは、少なくとも１つの金属層に相互接続される。複数の導電性バンプは、フリップチップ内に一体型キャビティフィルタを設けるための内部共振器キャビティを画定する導電性「フェンス」を提供する。パッケージ設計のこの配置によって、従来のフリップチップ設計よりも構成要素サイズの増加がほとんどまたはまったくない、一体型の高Ｑ係数（Ｑ）キャビティフィルタを含むように、フリップチップを設計することができる。この点について、内部共振器キャビティは、フリップチップの内部層に設けられた入力信号送信開口を介して入力伝送線路から入力ＲＦ信号を受信するように構成される。内部共振器キャビティは、入力ＲＦ信号を共振させて、入力ＲＦ信号のフィルタリングされたＲＦ信号を含む出力ＲＦ信号を生成し、開口層に設けられた出力送信開口を介して、出力ＲＦ信号をフリップチップの出力信号伝送線路上に結合する。次いで、フィルタリングされたＲＦ信号を、処理のために、金属層を介してフリップチップの半導体層の内部回路に結合することができる。フリップチップ構成要素は、導電性バンプが、所定の周波数帯域のＲＦ信号をフィルタリングするように設計されたキャビティフィルタに対応する寸法を有する内部共振器キャビティを画定するように、設計段階でカスタマイズすることができる。
【０００８】
この点について、一態様では、集積回路（ＩＣ）チップが開示される。フリップチップＩＣは半導体ダイを含む。半導体ダイは、少なくとも１つの半導体層を含む。半導体層は、少なくとも１つの半導体層への相互接続を提供するための複数の金属層をさらに含む。半導体ダイは、入力無線周波数（ＲＦ）信号を通過させるように構成された入力信号送信開口と、出力ＲＦ信号を通過させるように構成された出力信号送信開口とを含む開口層をさらに含む。半導体ダイは、少なくとも１つの半導体層と開口層との間に配置された少なくとも１つのバックエンドオブライン相互接続層をさらに含む。少なくとも１つのバックエンドオブライン相互接続層は、入力信号送信開口を介して入力ＲＦ信号を送信するように構成された入力伝送線路を含む。少なくとも１つのバックエンドオブライン相互接続層は、出力信号送信開口を介して出力ＲＦ信号を受信するように構成された出力伝送線路をさらに含む。フリップチップＩＣは、少なくとも１つの金属層に相互接続された複数の導電性バンプをさらに含み、複数の導電性バンプおよび開口層は、内部共振器キャビティを画定する。内部共振器キャビティは、入力信号送信開口を介して入力伝送線路から入力ＲＦ信号を受信し、入力ＲＦ信号を共振させて、入力ＲＦ信号のフィルタリングされたＲＦ信号を含む出力ＲＦ信号を生成し、出力信号送信開口を介して出力ＲＦ信号を出力伝送線路上に結合するように構成される。
【０００９】
別の態様では、集積回路（ＩＣ）チップが開示される。フリップチップＩＣは、半導体ダイ内に少なくとも１つの半導体層を提供するための手段を含む。フリップチップＩＣは、半導体層を提供するための手段への相互接続を提供するための複数の金属層を提供するための手段をさらに含む。フリップチップＩＣは、入力無線周波数（ＲＦ）信号を通過させるように構成された入力信号送信開口と、出力ＲＦ信号を通過させるように構成された出力信号送信開口とを含む開口層を提供するための手段をさらに含む。フリップチップＩＣは、少なくとも１つの半導体層と開口層との間に配置された少なくとも１つのバックエンドオブライン相互接続層を提供するための手段をさらに含む。少なくとも１つのバックエンドオブライン相互接続層は、入力信号送信開口を介して入力ＲＦ信号を送信するように構成された入力伝送線路を含む。少なくとも１つのバックエンドオブライン相互接続層は、出力信号送信開口を介して出力ＲＦ信号を受信するように構成された出力伝送線路をさらに含む。フリップチップＩＣは、少なくとも１つの金属層に相互接続された複数の導電接続を提供するための手段をさらに含む。フリップチップＩＣは、入力信号送信開口を介して入力伝送線路から入力ＲＦ信号を受信し、入力ＲＦ信号を共振させて、入力ＲＦ信号のフィルタリングされたＲＦ信号を含む出力ＲＦ信号を生成し、出力信号送信開口を介して出力ＲＦ信号を出力伝送線路上に結合するための内部共振器キャビティを提供するために、複数の導電接続を提供するための手段および開口層を提供するための手段から内部共振器キャビティを提供するための手段をさらに含む。
【００１０】
別の態様では、フリップチップＩＣを形成する方法が開示される。この方法は、少なくとも１つの半導体層を提供するステップを含む。この方法は、少なくとも１つの半導体層への相互接続を提供するために、少なくとも１つの半導体層の上に複数の金属層を配置するステップをさらに含む。この方法は、複数の金属層の上に少なくとも１つのバックエンドオブライン相互接続層を配置するステップをさらに含む。少なくとも１つのバックエンドオブライン相互接続層は、入力ＲＦ信号を送信するように構成された入力伝送線路を含む。少なくとも１つのバックエンドオブライン相互接続層は、出力ＲＦ信号を受信するように構成された出力伝送線路をさらに含む。この方法は、少なくとも１つのバックエンドオブライン相互接続層の上に開口層を配置するステップをさらに含み、開口層は、入力ＲＦ信号を通過させるように構成された入力信号送信開口、および出力ＲＦ信号を通過させるように構成された出力信号送信開口を含む。この方法はさらに、開口層の上に複数の導電性バンプを配置するステップを含み、複数の導電性バンプは、少なくとも１つの金属層に相互接続され、複数の導電性バンプおよび開口層は、内部共振器キャビティを画定する。内部共振器キャビティは、入力信号送信開口を介して入力伝送線路から入力ＲＦ信号を受信し、入力ＲＦ信号を共振させて、入力ＲＦ信号のフィルタリングされたＲＦ信号を含む出力ＲＦ信号を生成し、出力信号送信開口を介して出力ＲＦ信号を出力伝送線路上に結合するように構成される。
【００１１】
別の態様では、一体型キャビティフィルタを有するフリップチップシステムが開示される。フリップチップシステムは、フリップチップＩＣを含む。フリップチップＩＣは半導体ダイを含む。半導体ダイは、少なくとも１つの半導体層を含む。半導体ダイは、少なくとも１つの半導体層への相互接続を提供するための複数の金属層をさらに含む。半導体ダイは、入力ＲＦ信号を通過させるように構成された入力信号送信開口と、出力ＲＦ信号を通過させるように構成された出力信号送信開口とを含む開口層をさらに含む。半導体ダイは、少なくとも１つの半導体層と開口層との間に配置された少なくとも１つのバックエンドオブライン相互接続層をさらに含む。少なくとも１つのバックエンドオブライン相互接続層は、入力信号送信開口を介して入力ＲＦ信号を送信するように構成された入力伝送線路を含む。少なくとも１つのバックエンドオブライン相互接続層は、出力信号送信開口を介して出力ＲＦ信号を受信するように構成された出力伝送線路をさらに含む。フリップチップシステムは、少なくとも１つの金属層に相互接続された複数の導電性バンプをさらに含む。フリップチップシステムは、複数の導電性バンプに相互接続された外部回路をさらに含む。フリップチップシステムは、複数の導電性バンプに相互接続された外部回路をさらに含み、複数の導電性バンプ、開口層、および外部回路の少なくとも一部が内部共振器キャビティを画定する。内部共振器キャビティは、入力信号送信開口を介して入力伝送線路から入力ＲＦ信号を受信し、入力ＲＦ信号を共振させて、入力ＲＦ信号のフィルタリングされたＲＦ信号を含む出力ＲＦ信号を生成し、出力信号送信開口を介して出力ＲＦ信号を出力伝送線路上に結合するように構成される。
【図面の簡単な説明】
【００１２】
【図１Ａ】シリコンダイおよび半導体パッケージの対向する面の間にキャビティを形成するフリップチップの複数の導電性バンプによって提供される一体型キャビティフィルタを有する例示的なフリップチップ集積回路（ＩＣ）の斜視図である。
【図１Ｂ】図１Ａの一体型キャビティフィルタを有するフリップチップＩＣの一部分の側断面図を示し、さらに、半導体ダイの層内の伝送線路および開口の例示的な位置を示す図である。
【図１Ｃ】伝送線路が共振器キャビティを通ってＲＦ信号をフィルタリングできるようにするための入力および出力伝送線路ならびにそれぞれの開口を示す、フリップチップＩＣを外部回路に取り付ける前の、図１ＡのフリップチップＩＣの上部断面図である。
【図２】６０ギガヘルツ（ＧＨｚ）帯域の無線周波数（ＲＦ）信号を通過させるように調整された、図１Ａ〜図１Ｃの一体型キャビティフィルタを有するフリップチップＩＣの例示的な周波数応答を示すグラフである。
【図３Ａ】図１Ａ〜図１ＣのフリップチップＩＣを作製するための例示的な作製段階を示す図である。
【図３Ｂ】図１Ａ〜図１ＣのフリップチップＩＣを作製するための例示的な作製段階を示す図である。
【図３Ｃ】図１Ａ〜図１ＣのフリップチップＩＣを作製するための例示的な作製段階を示す図である。
【図３Ｄ】図１Ａ〜図１ＣのフリップチップＩＣを作製するための例示的な作製段階を示す図である。
【図４】図１Ａ〜図１ＣのフリップチップＩＣを作製するための、図３Ａ〜図３ＤのＩＣ作製段階を実行するための例示的なプロセスステップを説明するフローチャートである。
【図５Ａ】一体型キャビティフィルタの入力伝送線路と出力伝送線路との間に結合されたインダクタンスブロッカをさらに含む一体型キャビティフィルタを有する別の例示的なフリップチップＩＣの概略図である。
【図５Ｂ】図５Ａのインダクタンスブロッカを有する一体型キャビティフィルタを有する図５ＡのフリップチップＩＣの例示的な周波数応答のグラフである。
【図５Ｃ】図５Ａのインダクタンスブロッカを有する一体型キャビティフィルタを有する図５ＡのフリップチップＩＣの部分的側断面図である。
【図６Ａ】一体型キャビティフィルタの入力伝送線路と出力伝送線路との間に結合されたキャパシタンスブロッカをさらに含む一体型キャビティフィルタを有する別の例示的なＩＣフリップチップの概略図である。
【図６Ｂ】図６Ａのキャパシタンスブロッカを有する一体型キャビティフィルタを有する図６ＡのＩＣフリップチップの例示的な周波数応答のグラフである。
【図６Ｃ】図６Ａのキャパシタンスブロッカを有する一体型キャビティフィルタを有する図６ＡのＩＣフリップチップの部分的な側断面図である。
【図７Ａ】一体型キャビティフィルタの入力伝送線路と出力伝送線路との間に結合されたインダクタンスブロッカおよびキャパシタンスブロッカをさらに含む一体型キャビティフィルタを有する別の例示的なＩＣフリップチップの概略図である。
【図７Ｂ】図７Ａのインダクタンスブロッカおよびキャパシタンスブロッカを有するキャビティフィルタを有する図７Ａのフリップチップの周波数応答グラフを示す図である。
【図８】本明細書に開示された態様のいずれかによる一体型キャビティフィルタを有するフリップチップＩＣに含められ得る例示的なプロセッサベースのシステムオンチップ（ＳｏＣ）のブロック図である。
【発明を実施するための形態】
【００１３】
次に図面を参照しながら、本開示のいくつかの例示的な態様について述べる。「例示的な」という単語は、本明細書では、「例、実例、または例証として機能する」を意味するために使用される。「例示的」として本明細書において説明されるいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきでない。
【００１４】
発明を実施するための形態で開示する態様は、一体型キャビティフィルタを使用するフリップチップを含む。関連する構成要素、システム、および方法もまた開示される。一態様では、半導体ダイと複数の導電性バンプとを含む集積回路（ＩＣ）チップを含むフリップチップが提供される。半導体ダイは、少なくとも１つの半導体層と、少なくとも１つの半導体層への相互接続を提供するための複数の金属層とを含む。複数の導電性バンプは、少なくとも１つの金属層に相互接続される。複数の導電性バンプは、フリップチップ内に一体型キャビティフィルタを設けるための内部共振器キャビティを画定する導電性「フェンス」を提供する。パッケージ設計のこの配置によって、従来のフリップチップ設計よりも構成要素サイズの増加がほとんどまたはまったくない、一体型の高Ｑ係数（Ｑ）キャビティフィルタを含むように、フリップチップを設計することができる。この点について、内部共振器キャビティは、フリップチップの内部層に設けられた入力信号送信開口を介して入力伝送線路から入力ＲＦ信号を受信するように構成される。内部共振器キャビティは、入力ＲＦ信号を共振させて、入力ＲＦ信号のフィルタリングされたＲＦ信号を含む出力ＲＦ信号を生成し、開口層に設けられた出力送信開口を介して、出力ＲＦ信号をフリップチップの出力信号伝送線路上に結合する。次いで、フィルタリングされたＲＦ信号を、処理のために、金属層を介してフリップチップの半導体層の内部回路に結合することができる。フリップチップ構成要素は、導電性バンプが、所定の周波数帯域のＲＦ信号をフィルタリングするように設計されたキャビティフィルタに対応する寸法を有する内部共振器キャビティを画定するように、設計段階でカスタマイズすることができる。
【００１５】
この点について、図１Ａ〜図１Ｃは、本開示の一態様による一体型キャビティフィルタ１２を有するフリップチップ集積回路（ＩＣ）１０を示す。フリップチップＩＣ１０は、半導体ダイ１４と、フリップチップＩＣ１０を外部回路１８に相互接続する複数の導電性バンプ１６とを含む。複数の導電性バンプ１６は、フリップチップアセンブリ２０を形成する。本明細書で使用する「フリップチップ」という用語は、半導体を外部回路に相互接続するための周知の技法である、コントローラコラプスチップ接続（ｃｏｎｔｒｏｌｌｅｒ  ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔｉｏｎ）（Ｃ４）を使用するフリップチップＩＣを指す。フリップチップ構成では、半導体パッケージは、典型的には各パッド上に堆積されたはんだバンプまたははんだボールである導電性バンプを有する複数の金属パッドまたはコンタクトを含む。次いで、パッケージは、導電性バンプが下向きになるように「フリップ」され、パッケージは、はんだバンプの各々に対応する相補型パッドまたはコンタクトを有する外部回路１８に対して位置合わせされる。次いで、はんだバンプをリフローして相互接続を完成させる。
【００１６】
引き続き図１Ａを参照すると、半導体ダイ１４は、半導体層２２と、半導体層２２および導電性バンプ１６への相互接続を提供するための複数の金属相互接続層２４（図１Ｂを参照）とを有するシリコン層２１を含む。半導体ダイ１４は、開口層２６と、半導体層２２と開口層２６との間に配置されたバックエンドオブライン相互接続層２８とも含む。
【００１７】
以下により詳細に説明するように、図１のフリップチップＩＣ１０内の複数の導電性バンプ１６は、一体型キャビティフィルタ１２のための一体型内部共振器キャビティ３４を提供する導電性「フェンス」を提供するために使用される。これによって、従来のフリップチップ設計よりも構成要素サイズの増加がほとんどまたはまったくなく、高Ｑフィルタリングを提供するための別個の構成要素を必要とせず、一体型キャビティフィルタ１２をフリップチップＩＣ１０内に設けることができる。しかしながら、内部共振器キャビティ３４を使用する一体型キャビティフィルタ１２を提供するために、信号処理のためにフリップチップＩＣ内の半導体層に相互接続される金属層に結合されるべきフィルタリングされた出力ＲＦ信号にフィルタリングされるように内部共振器キャビティ３４に入力ＲＦ信号を導く方法が提供される。
【００１８】
この点について、図１ＡのフリップチップＩＣ１０は、開口層２６を含む。開口層２６は、入力信号送信開口３０および出力信号送信開口３２を含む。開口層２６と導電性バンプ１６は一緒に内部共振器キャビティ３４を画定する。導電性バンプ１６を外部回路１８と相互接続することによって、内部共振器キャビティ３４は完全に密閉される。
【００１９】
この例では、フリップチップＩＣに設けられた内部共振器キャビティ３４を使用して一体型キャビティフィルタ１２を提供するために、入力伝送線路３６および出力伝送線路４０が、バックエンドオブライン相互接続層２８に設けられる。入力伝送線路３６は、入力ＲＦ信号３８を、入力信号送信開口３０を介して内部共振器キャビティ３４に送信するように構成される。出力伝送線路４０は、出力信号送信開口３２を介して出力ＲＦ信号４２を受信するように構成される。内部共振器キャビティ３４は、入力信号送信開口３０を介して入力伝送線路３６から入力ＲＦ信号３８を受信し、入力ＲＦ信号３８を共振させて、入力ＲＦ信号３８のフィルタリングされたＲＦ信号４４を含む出力ＲＦ信号４２を生成し、出力信号送信開口３２を介して出力ＲＦ信号４２を出力伝送線路４０上に結合するように構成される。設計段階で内部共振器キャビティ３４の寸法をカスタマイズすることによって、内部共振器キャビティ３４を所定の中心周波数で共振させるように調整することができ、これによって、内部共振器キャビティ３４が所定の周波数帯域のための一体型キャビティフィルタ１２として機能することが可能になる。このようにして、フリップチップ技法を採用したパッケージ設計は、従来のフリップチップ設計よりも構成要素サイズの増加がほとんどまたはまったくない高Ｑキャビティフィルタを含むようにも設計することができる。
【００２０】
これらの従来の技法は、典型的には、半導体パッケージの対向する金属層と外部回路との間にギャップをもたらすので、既存のフリップチップ技法は、一体型キャビティフィルタを含むように容易に適合させることができる。ギャップの一部を囲むために、図１Ａ〜図１Ｃの導電性バンプ１６などの導電性バンプを互いに十分に近接して配置することによって、導電性バンプ１６および対向する金属層は、たとえば、図１Ａ〜図１Ｃの内部共振器キャビティ３４など、囲まれた部分の周りにファラデーケージとして働く。囲まれた部分によって画定された内部空間内で、外部ＲＦ信号を含む外部電磁（ＥＭ）放射が入ることを阻止される。さらに、内部キャビティ内の任意のＲＦ信号は、内部に閉じ込められ、内部キャビティは、ＲＦ信号に関して共振キャビティとして機能する。したがって、所望の共振周波数を画定するようにキャビティの寸法を設計することによって、キャビティをキャビティフィルタとして使用することができる。これによって、フリップチップ技法を採用したパッケージ設計は、構成要素サイズの増加がほとんどまたはまったくない高Ｑキャビティフィルタを含むこともできる。
【００２１】
この点について、図１Ｂは、軸Ａを含む垂直面に沿った、図１Ａの一体型キャビティフィルタ１２を有するフリップチップの２つの部分の側断面図を示す。特に、図１Ｂの左部分は、入力伝送線路３６および出力伝送線路４０を含むフリップチップＩＣ１０の中心を示す。図１Ｂの右部分は、出力伝送線路４０および出力信号送信開口３２を示す。上記で説明したように、金属相互接続層２４は、開口層２６およびバックエンドオブライン相互接続層２８を含み、入力伝送線路３６および出力伝送線路４０は、半導体層２２および／または１つもしくは複数の導電性バンプ１６と相互接続するために、金属相互接続層２４と相互接続され得る。この態様では、開口層２６およびバックエンドオブライン相互接続層２８は、入力伝送線路３６の一部が入力信号送信開口３０（図示せず）に隣接し、出力伝送線路４０が出力信号送信開口３２に隣接するように、互いに隣接している。この態様においても、最上層４６が開口層２６と導電性バンプ１６との間に配置される。また、最上層４６は、開口層２６および他の金属相互接続層２４と相互接続する導電性コンタクト４８および金属相互接続５０を含む。
【００２２】
この態様では、開口層２６および最上層４６は、内部共振器キャビティ３４を画定する目的のために単一層であると考えられ得る。この点について、開口層２６、バックエンドオブライン相互接続層２８、および最上層４６は、金属相互接続層２４の間に含まれると考えられ得る。この態様では、入力信号送信開口３０および出力信号送信開口３２は、最上層４６ならびに開口層２６を通って延びる。このようにして、入力伝送線路３６および出力伝送線路４０は、入力ＲＦ信号３８および出力ＲＦ信号４２などの信号を、内部共鳴器キャビティ３４内外に送信および受信することができる。別の態様では、最上層４６は、代わりに、内部共振器キャビティ３４の寸法が、開口層２６と最上層４６との組合せではなく、開口層２６によって画定されるように、無線周波数に対して透明な材料のような非金属材料から形成され得る。どちらの態様でも、内部共振器キャビティ３４は、内部共振器キャビティ３４の少なくとも１つの寸法を画定する金属層と、導電性バンプ１６によって形成される電磁フェンス５４とによって画定される。内部共振器キャビティ３４を密閉するために、導電性バンプ１６は外部回路１８に相互接続する。
【００２３】
この点について、図１Ｂに示すように、たとえば、はんだボールなどの導電性バンプ１６は、フリップチップＩＣ１０の導電性コンタクト４８を外部回路１８の一部として形成された導電性パッド５２に相互接続する。この態様では、外部回路１８はプリント回路基板（ＰＣＢ）であるが、他のタイプの外部回路が使用されてもよいことを理解されたい。ここで、外部回路１８は、内部共振器キャビティ３４の反対側の境界を画定する。
【００２４】
図１Ｂに示すように、内部共振器キャビティ３４の水平境界における個々の導電性バンプ１６の間にギャップが存在する。しかしながら、導電性バンプ１６、外部回路１８、および開口層２６（または開口層２６と最上層４６との組合せ）が、内部共振器キャビティ３４の周りにファラデーケージを形成するように、導電性バンプ１６が配置される。この点について、図１Ｃは、外部回路１８上にフリップチップＩＣ１０を取り付ける前の図１ＡのフリップチップＩＣ１０の上面図を示す。ここでは、導電性バンプ１６は、内部共振器キャビティ３４の周りに電磁「フェンス」５４を形成するように配置されている。このようにして、電磁フェンス５４は、入力ＲＦ信号３８、出力ＲＦ信号４２、またはフィルタリングされたＲＦ信号４４と干渉する可能性のある不要な電磁放射を阻止し、また、入力ＲＦ信号３８、出力ＲＦ信号４２、およびフィルタリングされたＲＦ信号４４のＲＦ周波数に対して事実上閉じられた内部共振器キャビティ３４を形成する。上記で説明したように、入力ＲＦ信号３８が入力信号送信開口３０を介して内部共振器キャビティ３４に導入されると、内部共振器キャビティ３４は、これらのＲＦ信号３８、４２、４４に対して事実上閉じられる。その結果、入力ＲＦ信号３８は、内部共振器キャビティ３４によって共振されて、フィルタリングされたＲＦ信号４４を生成し、ＲＦ信号４４は、出力ＲＦ信号４２の一部として出力信号送信開口３２を介して出力伝送線路４０に出力される。
【００２５】
フィルタリングされたＲＦ信号４４は、内部共振器キャビティ３４の寸法に結び付けられ、内部共振器キャビティ３４によって入力ＲＦ信号３８のどの周波数が共振するかが決定される。この点について、内部共振器キャビティ３４の寸法は、所定の周波数帯域内のＲＦ周波数を共振させるようにカスタマイズまたは「調整」され得る。たとえば、図１Ａ〜図１Ｃの態様では、内部共振器キャビティ３４は、開口層２６に平行な平面において実質的に矩形の断面を有し、所定のＲＦ周波数帯域に対応するように寸法決定される。この態様では、たとえば、所定のＲＦ周波数帯は、所定の周波数帯域の中心周波数（すなわち６０ＧＨｚ）の基本モードの１／２に相当する幅寸法を有することによって、６０ギガヘルツ（ＧＨｚ）の中心周波数を有する。このようにして、内部共振器キャビティ３４は、所定の周波数帯域内の入力ＲＦ信号３８の周波数を共振させて、フィルタリングされたＲＦ信号４４を生成するように構成される。
【００２６】
この点について、図２は、６０ＧＨｚ帯域のＲＦ信号を通過させるように調整された、図１Ａ〜図１Ｃによる一体型キャビティフィルタ１２の周波数応答を示すグラフ５６を示す。グラフ５６によって示されるように、入力ＲＦ信号３８に対するフィルタリングされたＲＦ信号４４（図示せず）の挿入損失のプロット５８は、６０ＧＨｚ帯域外の周波数が内部共振器キャビティ３４によって著しく減衰されることを示し（図示せず）、６０ＧＨｚの中心周波数６０の周りの周波数は最小に減衰され、６０ＧＨｚにおける挿入損失は、この例では約１．８６デシベル（ｄＢ）である。加えて、リターンロスのプロット６２は、６０ＧＨｚの中心周波数６４の周りのリターンロスが約１５．４ｄＢであることを示している。この例では、一体型キャビティフィルタ１２の３ｄＢ帯域幅は約２．６２ｄＢである。この点について、内部共振器キャビティ３４は、フリップチップアセンブリ２０（図示せず）のサイズの増加がほとんどまたはまったくない、挿入損失およびリターンロスの低い一体型キャビティフィルタ１２をもたらす。
【００２７】
一体型キャビティフィルタ１２を有するフリップチップＩＣ１０を使用することによるサイズの利点に加えて、フリップチップＩＣ１０の作製は、既存の作製プロセスへの最小限の変更のみでも達成され得る。この点について、次に図３Ａ〜図３Ｄを参照すると、図１Ａ〜図１ＣのフリップチップＩＣ１０を作製するための例示的な作製段階が示されている。この点についても、図４は、図３Ａ〜図３Ｄの図示されたプロセスステップに対応する例示的な方法ステップを設定するフローチャート６６を示す。ここで図３Ａを参照すると、半導体層２２は、最初にシリコン層２１または他の基板内に設けられる（図４のブロック６８）。次に、図３Ｂに示すように、フリップチップＩＣ１０の設計パラメータに従って、複数の金属相互接続層２４が半導体層２２上に配置される（図４のブロック７０）。このプロセスステップは、フリップチップＩＣ１０（図示せず）のための相互接続に加えて、入力伝送線路３６および出力伝送線路４０（図示せず）をバックエンドオブ相互接続層２８に設けることと、バックエンドオブ相互接続層２８上に開口層２６を設けることと、導電性コンタクト４８および金属相互接続５０を含む最上層４６を開口層２６上に配置することとを含む。次に、バックエンドオブ相互接続層２８において入力伝送線路３６および出力伝送線路４０（図示せず）を露出させるために、入力信号送信開口３０（図示せず）および出力信号送信開口３２が、開口層２６および最上層４６に形成される（図４のブロック７２）。最後に、図３Ｄに示すように、導電性バンプ１６が、それぞれの金属相互接続５０上に配置される（図４のブロック７４）。この点で、フリップチップＩＣ１０は、現在、外部回路１８のような外部回路と相互接続する準備ができている。
【００２８】
また、一体型キャビティフィルタ１２の機能を向上させ、強化するために、フリップチップ構成において、インダクタンスブロッカおよび／またはキャパシタンスブロッカなど、追加の構成要素を含めることも有利であり得る。この点について、図５Ａは、図１Ａ〜図１Ｃの態様による内部共振器キャビティ３４を有し、入力伝送線路３６と出力伝送線路４０との間に相互接続されたインダクタ７８も有するフリップチップＩＣ７６の概略図を示す。図５Ｂのグラフ８４によって示されるように、インダクタ７８または誘導性材料は、所定の周波数帯域の中心周波数を超える周波数の阻止を増加させるために、インダクタンスブロッカとして動作する。インダクタ７８を含まないフリップチップＩＣ７６を表すプロット８６と、インダクタ７８を含むフリップチップＩＣ７６を表すプロット８８とを比較すると、インダクタ７８を追加することにより、フィルタリングされた信号の上側送信ゼロ９０を、この例では６０ＧＨｚの中心周波数のかなり近くに移動させ、それによって、フリップチップＩＣ７６の一体型キャビティフィルタ１２のフィルタリング品質を向上させることを示す。
【００２９】
インダクタ７８は、別個の構成要素として含まれてもよく、またはフリップチップＩＣ７６の一部として含まれてもよい。この点について、図５Ｃは、フリップチップＩＣ７６のインダクタ層９２など、金属相互接続層２４のうちの１つに含まれるインダクタ７８を示す、図５ＡのフリップチップＩＣ７６の部分的側断面図を示す。インダクタ７８は、相互接続９４を介して入力伝送線路３６および出力伝送線路４０と相互接続される。相互接続９４は、インダクタ層９２とバックエンドオブ相互接続層２８との間に配置された介在する相互接続層９６に配置されている。しかしながら、インダクタンスは、たとえば、外部回路１８を介して入力伝送線路３６および出力伝送線路４０に接続される誘導性構成要素によってなど、他のやり方で提供されてもよいことを理解されたい。
【００３０】
別の態様では、一体型キャビティフィルタの性能を向上させるために、キャパシタンスブロッカも使用されてもよい。この点について、図６Ａは、入力伝送線路３６と出力伝送線路４０との間に配置されたキャパシタ１００を有する代替フリップチップＩＣ９８を示す。図５Ａ〜図５Ｃの態様と同様に、キャパシタ１００は、この例では中心周波数６０ＧＨｚのより近くに周波数を減衰させるように作用する。しかしながら、ここでは、キャパシタ１００は、図６Ｂのグラフ１０６によって示されるように、周波数を中心周波数未満に減衰させる。ここで、グラフ１０６は、入力伝送線路３６と出力伝送線路４０とを相互接続するキャパシタ１００のないフリップチップＩＣ９８に対応するプロット１０８、およびキャパシタ１００を含むフリップチップＩＣ９８を表すプロット１１０を示す。図６Ｂからわかるように、キャパシタ１００は、より低い送信ゼロ１１２を所望の周波数帯域の中心周波数にかなり近づけるようにし、それによって、一体型キャビティフィルタ１２の性能を向上させる。
【００３１】
図５Ａ〜図５Ｃのインダクタ７８と同様に、図６Ａのキャパシタ１００は、別個の構成要素として含まれてもよく、またはフリップチップＩＣ９８の一部として含まれてもよい。この点について、図６Ｃは、図５Ｃのインダクタ７８と同様に、キャパシタ層１０１のようなフリップチップＩＣ９８の金属相互接続層２４のうちの１つに含まれるキャパシタ１００を示す。図６Ｃにおいて、キャパシタ１００は、相互接続９４を介して入力伝送線路３６および出力伝送線路４０と相互接続される。相互接続９４は、キャパシタ層１０１とバックエンドオブ相互接続層２８との間に配置された介在する相互接続層９６に配置されている。しかしながら、キャパシタンスは、たとえば、外部回路１８を介して入力伝送線路３６および出力伝送線路４０に接続される容量性構成要素によってなど、他のやり方で提供されてもよいことを理解されたい。
【００３２】
図５Ａ〜図５Ｃおよび図６Ａ〜図６Ｃの態様は、周波数帯域の両側の周波数をよりよく減衰させるために並列に接続されたインダクタンスブロッカおよびキャパシタンスブロッカを含むように結合されてもよい。この点について、図７Ａは、入力伝送線路３６と出力伝送線路４０との間に並列に接続されたインダクタ７８とキャパシタ１００の両方を有する代替のフリップチップＩＣ１１４を示す。図７Ｂのグラフ１２０によって示されるように、インダクタ７８またはキャパシタ１００が含まれないフリップチップＩＣ１１４を表すプロット１２２と、入力伝送線路３６と出力伝送線路４０との間に並列に接続されたインダクタ７８とキャパシタ１００の両方を有するフリップチップＩＣ１１４を表すプロット１２４とを比較すると、中心周波数により近い周波数がより減衰されることを示す。ここでは、中心周波数よりも低い送信ゼロ１２６と中心周波数より上の送信ゼロ１２８は両方、内部共振器キャビティ３４のみを使用するよりも、所望の周波数帯域の中心周波数に近い。
【００３３】
本明細書で開示する態様は、任意のプロセッサベースのデバイスに設けられるか、または組み込まれ得る。例としては、限定ではないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、携帯電話、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤおよび自動車が含まれる。
【００３４】
この点について、図８は、本明細書に開示された態様のいずれかによる一体型キャビティフィルタを有するフリップチップＩＣ１０に含められ得る例示的なプロセッサベースのシステムオンチップ（ＳｏＣ）のブロック図である。本明細書で使用する「システムオンチップ（ＳｏＣ）」という用語は、フリップチップＩＣ１０のような単一チップ上に含まれる複数の機能要素を指し、複数の機能要素は、自己完結的に（ｉｎ  ａ  ｓｅｌｆ−ｃｏｎｔａｉｎｅｄ  ｍａｎｎｅｒ）相互動作するように構成される。この例では、プロセッサベースシステム１３０は、１つまたは複数の中央処理ユニット（ＣＰＵ）１３２を含み、各ＣＰＵが１つまたは複数のプロセッサ１３４を含む。ＣＰＵ１３２は、一時的に記憶されたデータに迅速にアクセスするために、プロセッサ１３４に結合されたキャッシュメモリ１３６を有する場合がある。ＣＰＵ１３２は、システムバス１３８に結合され、プロセッサベースシステム１３０に含まれるマスターデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ１３２は、システムバス１３８を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ１３２は、スレーブデバイスの一例として、メモリシステム１４２内のメモリコントローラ１４０にバストランザクション要求を通信することができる。図８には示されていないが、複数のシステムバス１３８を設けることができ、各システムバス１３８は異なるファブリックを構成する。この例では、メモリコントローラ１４０は、メモリシステム１４２の中のメモリアレイ１４４にメモリアクセス要求を提供するように構成される。
【００３５】
他のデバイスをシステムバス１３８に接続することができる。図８に示すように、これらのデバイスは、例として、メモリシステム１４２、１つまたは複数の入力デバイス１４６、１つまたは複数の出力デバイス１４８、１つまたは複数のネットワークインターフェースデバイス１５０、および１つまたは複数のディスプレイコントローラ１５２を含むことができる。入力デバイス１４６は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス１４８は、限定はしないが、オーディオ、ビデオ、他の視覚的表示器などを含む任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス１５０は、ネットワーク１５４との間のデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク１５４は、限定はしないが、ワイヤードまたはワイヤレスネットワーク、専用または公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス１５０は、必要に応じて、任意のタイプの通信プロトコルをサポートするように構成されることが可能である。
【００３６】
また、ＣＰＵ１３２は、１つまたは複数のディスプレイ１５６に送信される情報を制御するために、システムバス１３８を介してディスプレイコントローラ１５２にアクセスするように構成される場合もある。ディスプレイコントローラ１５２は、１つまたは複数のビデオプロセッサ１５８を介して表示されるべき情報をディスプレイ１５６に送信し、１つまたは複数のビデオプロセッサ１５８は、表示されるべき情報をディスプレイ１５６に適したフォーマットになるように処理する。ディスプレイ１５６は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含む任意のタイプのディスプレイを含み得る。
【００３７】
本明細書において開示される態様に関して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェアとして、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令として、またはその両方の組合せとして実現される場合があることは、当業者はさらに理解されよう。本明細書で説明されるデバイスは、例として、回路、ハードウェア構成要素、ＩＣ、またはフリップチップＩＣで利用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってもよく、任意のタイプの所望の情報を記憶するように構成されてもよい。この互換性を明確に示すために、上記では、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、概してそれらの機能に関して説明した。そのような機能がどのように実施されるのかは、特定の適用例、設計選択、および／またはシステム全体に課された設計制約によって決まる。当業者は、説明した機能を特定の用途ごとに様々な方法で実装してもよいが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００３８】
本明細書において開示される態様に関連して説明される様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタロジック、個別ハードウェア構成要素、または本明細書において説明される機能を実行するように設計されるそれらの任意の組合せを用いて実現または実行される場合がある。プロセッサは、マイクロプロセッサである場合があるが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンの場合がある。プロセッサは、コンピューティングデバイスの組合せ（たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装される場合もある。
【００３９】
本明細書で開示する態様は、ハードウェアとして具現化され、かつハードウェアに記憶されている命令として具現化されてもよく、命令は、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在してもよい。例示的な記憶媒体が、プロセッサがその記憶媒体から情報を読み取ること、およびその記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化される場合がある。プロセッサおよび記憶媒体は、ＡＳＩＣに存在する場合がある。ＡＳＩＣは、リモート局の中に存在する場合がある。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中に個別構成要素として存在する場合がある。
【００４０】
本明細書の例示的な態様のいずれかにおいて説明される動作ステップは、例および説明を提供するために記載されることにも留意されたい。上述の動作は、図示されたシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明された動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられた１つまたは複数の動作ステップは組み合わされる場合がある。当業者には容易に明らかであるように、フローチャート図に示す動作ステップが数多くの異なる修正を受けてもよいことを理解されたい。当業者にはまた、情報および信号が様々な異なる技術および技法のいずれを使用して表されてもよいことが理解されよう。たとえば、上記の説明全体を通じて参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場あるいは光粒子、またはそれらの任意の組合せによって表現されてもよい。
【００４１】
本開示のこれまでの説明は、いかなる当業者も本開示を作製または使用することが可能になるように提供される。本開示の様々な変更が、当業者には容易に明らかになり、本明細書において規定される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用される場合がある。したがって、本開示は、本明細書において説明された例および設計には限定されず、本明細書において開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００４２】
１０  フリップチップ集積回路（ＩＣ）
１２  一体型キャビティフィルタ
１４  半導体ダイ
１６  複数の導電性バンプ
１８  外部回路
２０  フリップチップアセンブリ
２１  シリコン層
２２  半導体層
２４  複数の金属相互接続層
２６  開口層
２８  バックエンドオブライン相互接続層
３０  入力信号送信開口
３２  出力信号送信開口
３４  一体型内部共振器キャビティ
３６  入力伝送線路
３８  入力ＲＦ信号
４０  出力伝送線路
４２  出力ＲＦ信号
４４  ＲＦ信号
４６  最上層
４８  導電性コンタクト
５０  金属相互接続
５２  導電性パッド
５４  電磁フェンス
６０  中心周波数
６４  中心周波数
７８  インダクタ
９２  インダクタ層
９４  相互接続
９６  相互接続層
９８  代替フリップチップＩＣ
１００  キャパシタ
１１２  送信ゼロ
１１４  フリップチップＩＣ
１２６  送信ゼロ
１２８  送信ゼロ
１３０  プロセッサベースシステム
１３２  中央処理ユニット（ＣＰＵ）
１３４  プロセッサ
１３６  キャッシュメモリ
１３８  システムバス
１４０  メモリコントローラ
１４２  メモリシステム
１４４  メモリアレイ
１４６  入力デバイス
１４８  出力デバイス
１５０  ネットワークインターフェースデバイス
１５２  ディスプレイコントローラ
１５４  ネットワーク
１５６  ディスプレイ
１５８  ビデオプロセッサ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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