(57)【特許請求の範囲】
【請求項１】
プリント配線板と、前記プリント配線板に実装された半導体素子とを備えた、半導体素子のプリント配線板への実装構造において、
前記半導体素子は、第１層に形成された複数の第１層導体、実装面に形成された複数の端子、および前記第１層導体と前記複数の端子とを接続する複数の層間導体を有し、
前記プリント配線板は、第２層に形成された複数の第２層導体と、実装面に形成され前記複数の第２層導体に導通する複数のパッドとを有し、
前記プリント配線板のパッドと前記半導体素子の端子とが接続材で接続されて、前記複数の第１層導体、前記複数の第２層導体、前記複数の層間導体および前記複数の接続材によってミアンダ状に形成された導体パターンを含むことを特徴とする、プリント配線板への半導体素子の実装構造。
【請求項２】
前記第２層導体または前記パッドは、前記層間導体への前記第２層導体の接続位置を定めて、前記導体パターンによるインダクタの特性を定める、請求項１に記載の半導体素子の実装構造。
【請求項３】
前記導体パターンの少なくとも一部は、前記第１層および前記第２層に対する垂直方向からの平面視でスパイラル状である、請求項１または２に記載の半導体素子の実装構造。
【請求項４】
前記半導体素子は、半導体基板と、当該半導体基板に形成された再配線層とを備え、
前記第１層導体および前記層間導体は前記再配線層に形成され、
前記再配線層の内部に、前記層間導体を含む、または前記層間導体に導通する、コイル状の導体パターンが形成された、請求項１から３のいずれかに記載の半導体素子の実装構造。
【請求項５】
第１層に形成された複数の第１層導体、実装面に形成された複数の端子、および前記複数の第１層導体と前記複数の端子とを接続する複数の層間導体とを備え、前記複数の端子のうち所定の端子を、プリント配線板に形成されている、接続材、パッドおよび複数の第２層導体で接続することで、前記複数の第１層導体、前記複数の第２層導体、前記複数の層間導体および前記複数の接続材によるミアンダ状の導体パターンを構成する素子であり、
前記第１層導体は、半導体基板の表面に形成された再配線層の下層に設けられ、前記層間導体は前記再配線層の内部に形成され、前記端子は前記再配線層の表面に形成されたことを特徴とする、半導体素子。
【請求項６】
前記再配線層の表面に、前記プリント配線板に形成された、前記導体パターンとは別のパッドに接続される端子が形成された、請求項５に記載の半導体素子。
【請求項７】
第１層に形成された複数の第１層導体、実装面に形成された複数の端子、および前記第１層導体と前記複数の端子とを接続する複数の層間導体を有する半導体素子と、
第２層に形成された複数の第２層導体と、実装面に形成され前記複数の第２層導体に導通する複数のパッドとを有するプリント配線板とをそれぞれ準備し、
前記プリント配線板のパッドと前記半導体素子の端子とを接続材で接続して、前記複数の第１層導体、前記複数の第２層導体、前記複数の層間導体および前記複数の接続材によってミアンダ状の導体パターンを構成するとともに、前記第２層導体のパターンまたは前記パッドの位置によって、前記導体パターンの形状を定めることを特徴とする、インダクタ設定方法。
【請求項８】
前記第２層導体のパターンまたは前記パッドの位置によって、前記複数の層間導体のうち、電流が流れる層間導体の間隔を定める、請求項７に記載のインダクタ設定方法。
【請求項９】
前記第２層導体のパターンまたは前記パッドの位置によって、前記複数の層間導体のうち、隣接する層間導体に同方向の電流が流れる電流経路とするか、隣接する層間導体に逆方向の電流が流れる電流経路とするかによって、前記隣接する層間導体同士の結合の極性を定める、請求項７または８に記載のインダクタ設定方法。
【請求項１０】
前記複数の第２層導体の一部をトリミングすることによって、前記導体パターンの形状を変更する、請求項７から９のいずれかに記載のインダクタ設定方法。
【請求項１１】
スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、当該プロセッサ集積回路が実装されるプリント配線板とを備えるプロセッサであり、
前記プロセッサ集積回路は、第１層に形成された複数の第１層導体、実装面に形成された複数の端子、および前記複数の第１層導体と前記複数の端子とを接続する複数の層間導体とを有し、
前記プリント配線板は、第２層に形成された複数の第２層導体と、実装面に形成され前記複数の第２層導体に導通する複数のパッドとを有し、
前記プリント配線板のパッドと前記プロセッサ集積回路の端子とが接続材で接続されて、前記複数の第１層導体、前記複数の第２層導体、前記複数の層間導体および前記複数の接続材によって、前記スイッチング回路に接続された、ミアンダ状の導体パターンが構成されたことを特徴とする、プロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線板への半導体素子の実装構造、その実装構造によりインダクタを構成する半導体素子、そのインダクタのインダクタンス等の設定方法、およびインダクタを備えるプロセッサに関する。
【背景技術】
【０００２】
半導体基板に薄膜プロセスによって薄膜インダクタ等を一体的に形成するIPD（Integrated Passive Device）は、小型かつ薄型であることから、例えばモバイル端末用の複合受動部品として有用である。
【０００３】
半導体素子の再配線層にインダクタパターンを形成した半導体装置は例えば特許文献１に示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−５０１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、半導体素子の再配線層は、それ自体の厚みが薄いため、所定の高いインダクタンスを得難い。また、再配線層に形成するパターンは薄膜プロセスによるパターンであるため、Ｑ値の高いインダクタを形成することも難しい。
【０００６】
また、インダクタは再配線層に薄膜プロセスによって形成されるため、インダクタの形成後は、そのインダクタの特性を変更することはできない。そのため、例えばインダクタンスの異なる複数のインダクタを有する回路を構成する必要がある場合には、所定のインダクタンスを有するインダクタを備えた複数種の半導体素子を予め用意しておく必要がある。したがって、生産性が低く、このことが製造コストの嵩む要因となる。
【０００７】
本発明の目的は、上述の問題を解消して、所定の高いインダクタンスを有するインダクタまたは、所定の高いＱ値を有するインダクタを構成する、プリント配線板への半導体素子の実装構造を提供することにある。また、その半導体素子、そのインダクタの設定方法、およびそのインダクタを備えるプロセッサを提供することにある。
【０００８】
さらに、本発明の目的は、インダクタの形成時に、またはインダクタの形成後に、そのインダクタの特性を変更可能とすることにある。
【課題を解決するための手段】
【０００９】
（１）本発明のプリント配線板への半導体素子の実装構造は、
プリント配線板と、前記プリント配線板に実装された半導体素子とを備え、
前記半導体素子は、第１層に形成された複数の第１層導体、実装面に形成された複数の端子、および前記第１層導体と前記複数の端子とを接続する複数の層間導体を有し、
前記プリント配線板は、第２層に形成された複数の第２層導体と、実装面に形成され前記複数の第２層導体に導通する複数のパッドとを有し、
前記プリント配線板のパッドと前記半導体素子の端子とが接続材で接続されて、前記複数の第１層導体、前記複数の第２層導体、前記複数の層間導体および前記複数の接続材によってミアンダ状に形成された導体パターンを含むことを特徴とする。
【００１０】
上記構成により、ミアンダ状に形成された導体パターンでインダクタが構成されるが、この導体パターンの一部はプリント配線板に形成された第２層導体であるので、所定の高いインダクタンスを有するインダクタまたは、所定の高いＱ値を有するインダクタが得られる。すなわち、プリント配線板に形成される導体パターンは半導体素子に形成される導体パターンより低抵抗であるので、Ｑ値の高いインダクタが得られる。また、プリント配線板に形成される導体パターンを含んでミアンダ状の導体パターンが形成されるので、所定の高いインダクタンスが得られる。
【００１１】
（２）前記第２層導体または前記パッドは、前記層間導体への前記第２層導体の接続位置を定めて、前記導体パターンによるインダクタの特性を定めるように構成してもよい。これにより、層間導体への前記第２層導体の接続位置で定まる複数とおりのインダクタンスやＱ値のうち、所定のインダクタンスやＱ値を得ることができる。すなわち、インダクタの形成時に、そのインダクタの特性を設定できる。
【００１２】
（３）上記（１）または（２）において、前記導体パターンの少なくとも一部は、前記第１層および前記第２層に対する垂直方向からの平面視でスパイラル状であってもよい。これにより、自己インダクタンスが有効に作用し、所定のインダクタンスのインダクタを限られた占有面積に形成できる。
【００１３】
（４）上記（１）から（３）のいずれかにおいて、前記半導体素子は、半導体基板と、当該半導体基板に形成された再配線層とを備え、前記第１層導体および前記層間導体は前記再配線層に形成され、前記再配線層の内部に、前記層間導体を含む、または前記層間導体に導通する、コイル状の導体パターンが形成されていてもよい。これにより、ミアンダ状の導体パターンを形成するための端子やパッドの数が少なくても、所定の大きなインダクタンスが得られる。
【００１４】
（５）本発明の半導体素子は、
第１層に形成された複数の第１層導体、実装面に形成された複数の端子、および前記複数の第１層導体と前記複数の端子とを接続する複数の層間導体とを備え、前記複数の端子のうち所定の端子を、プリント配線板に形成されている、接続材、パッドおよび複数の第２層導体で接続することで、前記複数の第１層導体、前記複数の第２層導体、前記複数の層間導体および前記複数の接続材によるミアンダ状の導体パターンを構成する素子であり、
前記第１層導体は、半導体基板の表面に形成された再配線層の下層に設けられ、前記層間導体は前記再配線層の内部に形成され、前記端子は前記再配線層の表面に形成されたことを特徴とする。
【００１５】
上記半導体素子を、接続材、パッドおよび複数の第２層導体が形成されたプリント配線板に実装することで、ミアンダ状に形成された導体パターンによるインダクタが構成され、且つ、所定の高いインダクタンスを有するインダクタまたは、所定の高いＱ値を有するインダクタが得られる。
【００１６】
（６）上記（５）において、前記再配線層の表面に、前記プリント配線板に形成された、前記導体パターンとは別の（独立した）パッドに接続される端子が形成されていてもよい。このことにより、プリント配線板に実装するだけで、インダクタを含む半導体回路を備えた半導体素子として用いることができる。
【００１７】
（７）本発明のインダクタ設定方法は、
第１層に形成された複数の第１層導体、実装面に形成された複数の端子、および前記第１層導体と前記複数の端子とを接続する複数の層間導体を有する半導体素子と、
第２層に形成された複数の第２層導体と、実装面に形成され前記複数の第２層導体に導通する複数のパッドとを有するプリント配線板とをそれぞれ準備し、
前記プリント配線板のパッドと前記半導体素子の端子とを接続材で接続して、前記複数の第１層導体、前記複数の第２層導体、前記複数の層間導体および前記複数の接続材によってミアンダ状の導体パターンを構成するとともに、前記第２層導体のパターンまたは前記パッドの位置によって、前記導体パターンの形状を定めることを特徴とする。
【００１８】
上記構成により、層間導体への第２層導体のパターンまたはパッドの位置によって定まる複数とおりのインダクタンスやＱ値のうち、所定のインダクタンスやＱ値を得ることができる。すなわち、インダクタの形成時に、そのインダクタの特性を設定できる。
【００１９】
（８）上記（７）において、前記第２層導体のパターンまたは前記パッドの位置によって、前記複数の層間導体のうち、電流が流れる層間導体の間隔を定めるように構成してもよい。これにより、電流が流れる層間導体同士の近接位置に生じる自己インダクタンスまたは相互インダクタンスを選択可能となる。
【００２０】
（９）上記（７）または（８）において、前記第２層導体のパターンまたは前記パッドの位置によって、前記複数の層間導体のうち、隣接する層間導体に同方向の電流が流れる電流経路とするか、隣接する層間導体に逆方向の電流が流れる電流経路とするかによって、前記隣接する層間導体同士の結合の極性を定めるように構成してもよい。これにより、電流が流れる層間導体同士の近接位置に生じる自己インダクタンスまたは相互インダクタンスの調整が可能となる。
【００２１】
（１０）上記（７）から（９）において、前記複数の第２層導体の一部をトリミングすることによって、前記導体パターンの形状を変更するように構成してもよい。これにより、半導体素子およびプリント配線板の形成後に、さらには例えばプリント配線板への半導体素子の実装後に、インダクタの特性（インダクタンスまたはＱ値）を変更可能となる。
【００２２】
（１１）本発明のプロセッサは、スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、当該プロセッサ集積回路が実装されるプリント配線板とを備え、
前記プロセッサ集積回路は、第１層に形成された複数の第１層導体、実装面に形成された複数の端子、および前記複数の第１層導体と前記複数の端子とを接続する複数の層間導体とを有し、
前記プリント配線板は、第２層に形成された複数の第２層導体と、実装面に形成され前記複数の第２層導体に導通する複数のパッドとを有し、
前記プリント配線板のパッドと前記プロセッサ集積回路の端子とが接続材で接続されて、前記複数の第１層導体、前記複数の第２層導体、前記複数の層間導体および前記複数の接続材によって、前記スイッチング回路に接続された、ミアンダ状の導体パターンが構成されたことを特徴とする。
【００２３】
上記構成により、プリント配線板にプロセッサ集積回路を実装することで、スイッチング電源回路およびそれに接続されたインダクタを備える小型化されたプロセッサが得られる。
【発明の効果】
【００２４】
本発明によれば、所定の高いインダクタンスを有するインダクタまたは、所定の高いＱ値を有するインダクタが構成される、プリント配線板への半導体素子の実装構造が得られる。また、その実装構造に適用される半導体素子、そのインダクタの設定方法、およびそのインダクタを備えるプロセッサが得られる。
【００２５】
さらに、インダクタの形成時に、またはインダクタの形成後に、そのインダクタの特性が変更可能となる。
【図面の簡単な説明】
【００２６】
【図１】図１は、第１の実施形態に係る、半導体素子の実装構造を示す断面図である。
【図２】図２は半導体素子１０の斜視図である。
【図３】図３（Ａ）（Ｂ）（Ｃ）は、それぞれ第２の実施形態に係る半導体素子の実装構造を示す断面図である。
【図４】図４（Ａ）は、第３の実施形態に係る半導体素子の再配線層に形成された導体パターンの部分平面図であり、図４（Ｂ）は各層間導体に流れる電流の向きの例を示す図である。
【図５】図５（Ａ）は第３の実施形態に係る別の半導体素子の再配線層に形成された導体パターンの部分平面図であり、図５（Ｂ）は各層間導体に流れる電流の向きの例を示す図である。
【図６】図６（Ａ）（Ｂ）（Ｃ）は、それぞれ第４の実施形態に係る半導体素子の実装構造を示す断面図である。
【図７】図７（Ａ）（Ｂ）は、それぞれ第５の実施形態に係る、半導体素子の実装構造を示す断面図である。
【図８】図８は第６の実施形態に係る半導体素子の再配線層の内部の構造を示す部分斜視図である。
【図９】図９は、第７の実施形態に係る、半導体素子の実装構造を示す平面図である。
【図１０】図１０（Ａ）（Ｂ）は、第８の実施形態に係る半導体素子の端子形成面を視た平面図である。
【図１１】図１１は第９の実施形態に係るプロセッサ２０１の概略構成図である。
【図１２】図１２はＤＣ／ＤＣコンバータ１９に対する平滑回路の接続関係を示す回路図である。
【図１３】図１３は、第９の実施形態に係る別のプロセッサの電源回路部分の回路図である。
【発明を実施するための形態】
【００２７】
《第１の実施形態》
図１は第１の実施形態に係る、半導体素子の実装構造を示す断面図である。
【００２８】
この半導体素子の実装構造１０１は、プリント配線板２と、このプリント配線板２に実装された半導体素子１０とを備える。半導体素子１０は、半導体基板１と、この半導体基板１に形成された再配線層３を備える。
【００２９】
上記再配線層３の内部の層に複数の第１層導体１１が形成されている。再配線層３の表面（半導体素子１０の実装面）に複数の端子１３，１４が形成されている。また、再配線層の内部に、第１層導体１１と複数の端子１３とを接続する複数の層間導体１２が形成されている。複数の第１層導体１１が形成されている上記再配線層３の内部の層は本発明に係る「第１層Ｌａ１」の一例である。
【００３０】
プリント配線板２は、実装面に形成された複数の第２層導体２１と、実装面に形成され、複数の第２層導体２１に導通する複数のパッド２３とを有する。複数の第２層導体２１が形成されている上記実装面は本発明に係る「第２層Ｌａ２」の一例である。
【００３１】
半導体素子１０の端子１３，１４はプリント配線板２のパッド２３，２４に、はんだ３１を介して電気的に接続され、このことにより、半導体素子２０はプリント配線板に表面実装される。上記はんだ３１は本発明に係る「接続材」の一例である。
【００３２】
プリント配線板２に半導体素子１０が実装されている状態で、複数の第１層導体１１、複数の第２層導体２１、複数の層間導体１２および複数のはんだ３１によってミアンダ状に形成された導体パターンＭＰが形成される。このミアンダ状に形成された導体パターンＭＰがインダクタである。
【００３３】
図２は半導体素子１０の斜視図である。図２では、実装面を上にして図示している。但し、再配線層３は導体部および電極部を透視して図示している。また、図２には、プリント配線板に形成される第２層導体２１も仮想線で表している。プリント配線板のパッド２３，２４やはんだ３１については図示していない。図１は図２における２つのパッド２４−２４間を通る面での断面図である。
【００３４】
半導体素子１０の表面には、複数の第１層導体１１が形成されている。これら第１層導体１１に複数の層間導体１２の第１端が導通している。これら層間導体１２の第２端は図１に示したとおり、パッド２３，２４やはんだ３１を介して第２層導体２１に導通する。
【００３５】
図２に示した例では、プリント配線板のパッド２３ａが、上記導体パターンＭＰによるインダクタの第１端であり、パッド２３ｂがインダクタの第２端である。導体パターンＭＰは、Ｚ軸方向から視て（平面視で）矩形スパイラル状である。また、導体パターンＭＰは、Ｘ軸方向およびＹ軸方向から視てミアンダ状である。
【００３６】
半導体素子１０の半導体基板１には集積回路が形成されている。図１に表れている端子１４はその集積回路に接続されている入出力端子である。
【００３７】
このように、プリント配線板２に半導体素子１０を実装することで、複数の第１層導体１１、複数の第２層導体２１、複数の層間導体１２および複数のはんだ３１によるミアンダ状の導体パターンＭＰでインダクタが構成される。また、半導体素子１０に構成されている集積回路がプリント配線板２に接続される。
【００３８】
一般的な半導体素子のサイズであれば、上記ミアンダ状の導体パターンによるインダクタは、インダクタンスが１ｎＨ以上５０ｎＨ以下のインダクタである。したがって、特にｎＨオーダーのインダクタを要する用途に適する。
【００３９】
《第２の実施形態》
第２の実施形態では、プリント配線板に形成する導体パターンによって、特性の異なるインダクタを構成する例を示す。
【００４０】
図３（Ａ）（Ｂ）（Ｃ）は、それぞれ第２の実施形態に係る半導体素子の実装構造を示す断面図である。
【００４１】
図３（Ａ）に示す実装構造１０１Ａの基本的な構成は第１の実施形態で示した実装構造１０１と同じである。図３（Ｂ）（Ｃ）に示す例では、プリント配線板２の内部に、第２層導体２１Ｍと、この第２層導体２１Ｍとパッド２３との間を接続する層間導体２２とが形成されている。また、この例では、プリント配線板２の上面（実装面）にも第２層導体２１が形成されている。図３（Ａ）（Ｂ）（Ｃ）のいずれにおいても、半導体素子１０の構成は同じである。
【００４２】
本実施形態によれば、プリント配線板２の内層に第２層導体２１Ｍおよび層間導体２２が形成されることにより、ミアンダ状導体パターンの電流経路が長くなる。そのため、限られた占有面積に、より大きなインダクタンスを有するインダクタを構成できる。または、所定インダクタンスを有するインダクタの形成範囲を小さくできる。
【００４３】
また、本実施形態によれば、同じ半導体素子１０を用いながらも、プリント配線板２に形成する第２層導体２１，２１Ｍおよび層間導体２２の形状や有無によって、得られるインダクタンスが異なる。したがって、プリント配線板２に形成する第２層導体２１，２１Ｍおよび層間導体２２の形状や有無を定めることによって、半導体素子を変更することなく所定のインダクタンスのインダクタを構成できる。
【００４４】
《第３の実施形態》
第３の実施形態では、プリント配線板の第２層導体のパターンまたはパッドの位置によって、半導体素子の複数の層間導体のうち、隣接する層間導体に同方向の電流が流れる電流経路とするか、隣接する層間導体に逆方向の電流が流れる電流経路とするかによって、隣接する層間導体同士の結合の極性を定めるように構成された例を示す。
【００４５】
図４（Ａ）は、第３の実施形態に係る半導体素子の再配線層に形成された導体パターンの部分平面図であり、図４（Ｂ）は各層間導体に流れる電流の向きの例を示す図である。また、図５（Ａ）は第３の実施形態に係る別の半導体素子の再配線層に形成された導体パターンの部分平面図であり、図５（Ｂ）は各層間導体に流れる電流の向きの例を示す図である。
【００４６】
図４（Ａ）（Ｂ）に示す例では、層間導体１２ａ，１２ｂ，１２ｃ，１２ｄを含む電流経路と、層間導体１２ｅ，１２ｆ，１２ｇ，１２ｈを含む電流経路とが平行に配置されている。図４（Ｂ）から明らかなように、互いに隣接する層間導体の対、１２ａ−１２ｅ，１２ｂ−１２ｆ，１２ｃ−１２ｇ，１２ｄ−１２ｈそれぞれについて、電流の方向が同方向であるので、正の自己インダクタンスが生じる。
【００４７】
一方、図５（Ａ）（Ｂ）に示す例では、層間導体１２ａ，１２ｂ，１２ｃ，１２ｄを含む電流経路と、層間導体１２ｍ，１２ｎ，１２ｏ，１２ｐを含む電流経路とが平行に配置されている。図５（Ｂ）から明らかなように、互いに隣接する層間導体１２ａ−１２ｍ，１２ｂ−１２ｎ，１２ｃ−１２ｏ，１２ｄ−１２ｐそれぞれについて、電流の方向が逆方向であるので、負の自己インダクタンスが生じる。
【００４８】
したがって、図４（Ａ）（Ｂ）に示した経路部分に生じるインダクタンスは、図５（Ａ）（Ｂ）に示した経路部分に生じるインダクタンスより大きい。このようにして、プリント配線板に形成するパッド２３および第２層導体２１のパターンによって、図４（Ａ）（Ｂ）に示した経路または図５（Ａ）（Ｂ）に示した経路を選択することで、インダクタのインダクタンスを適宜定めるようにしてもよい。
【００４９】
なお、図４（Ａ）（Ｂ）、図５（Ａ）（Ｂ）に示した例では、隣接する層間導体に流れる電流の方向を定める（選択する）ことで、所定のインダクタンスを得るようにしたが、隣接する層間導体の間隔を定める（選択する）ことで、所定のインダクタンスを定めるようにしてもよい。
【００５０】
また、図４（Ａ）（Ｂ）、図５（Ａ）（Ｂ）に示した例では、隣接する層間導体の配置ピッチが同位相で並置される例を示したが。このピッチは異なっていてもよいし、ピッチの位相が異なっていてもよい。そして、このピッチの位相によって自己インダクタンスを定めるようにしてもよい。
【００５１】
《第４の実施形態》
第４の実施形態では、ミアンダ状導体パターンの一部に並列接続部を備える、プリント配線板への半導体素子の実装構造の例を示す。また、第４の実施形態では、プリント配線板の下面に第２層導体が形成された実装構造の例を示す。さらに、第４の実施形態では、プリント配線板の下面で第２層導体をトリミングする例を示す。
【００５２】
図６（Ａ）（Ｂ）（Ｃ）は、それぞれ第４の実施形態に係る半導体素子の実装構造を示す断面図である。
【００５３】
図６（Ａ）（Ｂ）（Ｃ）に示す実装構造１０４Ａ，１０４Ｂ，１０４Ｃのいずれも、プリント配線板２と半導体素子１０を備える点で、これまでに示した各実施形態と同じである。第４の実施形態では、プリント配線板２の下面（半導体素子１０が実装される面とは反対側の面）に第２層導体２１Ｂが形成されている。また、プリント配線板の内層に、第２層導体２１Ｂと、この第２層導体２１Ｂとパッド２３との間を接続する層間導体２２とが形成されている。図６（Ａ）（Ｂ）（Ｃ）のいずれにおいても、半導体素子１０の構成は同じである。
【００５４】
図６（Ａ）に示す実装構造１０４Ａでは、プリント配線板２の上面に形成された第２層導体２１と下面に形成された第２層導体２１Ｂと層間導体２２とによる並列接続部を一部に有している。この構造によれば、並列接続部のインダクタンスは、その他の部分より小さい。したがって、この並列接続部の形成によってインダクタのインダクタンスを定めることができる。また、並列接続部の抵抗値は小さく、その分、Ｑ値の大きなインダクタが構成される。
【００５５】
図６（Ｂ）に示す実装構造１０４Ｂは、図６（Ａ）に示した状態から、第２層導体２１を予め形成していない例、または、半導体素子１０の実装前に除去した例である。また、図６（Ｃ）に示す実装構造１０４Ｃは、図６（Ａ）に示した状態から、第２層導体２１Ｂの一部を予め形成していない例、または、半導体素子１０の実装前もしくは実装後に除去した例である。
【００５６】
図６（Ｂ）に示す実装構造１０４Ｂでは、ミアンダ状導体パターンの電流経路が長くなる。そのため、限られた占有面積により大きなインダクタンスを有するインダクタを構成できる。または、所定インダクタンスを有するインダクタの形成範囲を小さくできる。
【００５７】
図６（Ｃ）に示す実装構造１０４Ｃでは、実装構造１０４Ｂに比べて、ミアンダ状導体パターンの電流経路が短いため、実装構造１０４Ｂに比べて、得られるインダクタのインダクタンスは小さい。
【００５８】
なお、本実施形態では、プリント配線板２の下面に、インダクタの所定位置に導通する電極２５が形成されているので、プリント配線板に上記インダクタを利用する回路、または上記インダクタに接続される回路を設けることができる。
【００５９】
《第５の実施形態》
第５の実施形態では、ミアンダ状導体パターンの一部に電流経路のバイパスを備える、プリント配線板への半導体素子の実装構造の例を示す。また、第５の実施形態では、プリント配線板の内部と下面に第２層導体が形成された実装構造の例を示す。
【００６０】
図７（Ａ）（Ｂ）は、それぞれ第５の実施形態に係る、半導体素子の実装構造を示す断面図である。
【００６１】
図７（Ａ）（Ｂ）に示す実装構造１０５Ａ，１０５Ｂのいずれも、プリント配線板２と半導体素子１０を備える点で、これまでに示した各実施形態と同じである。実装構造１０５Ａ，１０５Ｂでは、プリント配線板２の内層に第２層導体２１Ｍが形成されていて、プリント配線板２の下面に第２層導体２１Ｂが形成されている。また、プリント配線板の内部に、第２層導体２１Ｍ，２１Ｂとパッド２３との間を接続する層間導体２２がそれぞれ形成されている。実装構造１０５Ａのプリント配線板２には、上面に第２層導体２１が形成されている。図７（Ａ）（Ｂ）のいずれにおいても、半導体素子１０の構成は同じである。
【００６２】
図７（Ａ）に示す実装構造１０５Ａでは、第２層導体２１Ｂを含む電流経路と、第２層導体２１Ｍを含む電流経路とが存在する。第２層導体２１Ｍを含む電流経路はバイパス経路である。図７（Ｂ）に示す実装構造１０５Ｂでは、上記第２層導体２１が無いため、上記バイパス経路は無い。
【００６３】
本実施形態によれば、バイパス経路の形成有無によって、インダクタのインダクタンスを切り替えることができる。
【００６４】
《第６の実施形態》
第６の実施形態では、半導体素子の再配線層の内部にコイル状の導体パターンが形成された例を示す。
【００６５】
図８は第６の実施形態に係る半導体素子の再配線層の内部の構造を示す部分斜視図である。但し、再配線層の絶縁体部分を除いて導体部分のみを図示している。半導体素子の再配線層の下層には第１層導体１１が形成されている。再配線層の上層には第２層導体２１が形成されている。再配線層の中間層にはコイル状導体パターン１５が形成されている。そして、再配線層の内部に、第１層導体１１とコイル状導体パターン１５との間に接続される層間導体１２Ａ、および、第２層導体２１とコイル状導体パターン１５との間に接続される層間導体１２Ｂが形成されている。
【００６６】
本実施形態によれば、第１層導体１１と第２層導体２１との間に層間導体によるコイル状導体が形成されているので、ミアンダ状の導体パターンを形成するための端子やパッドの数が少なくても、所定の大きなインダクタンスが得られる。
【００６７】
なお、同様にして、半導体素子の再配線層内に２層以上の導体パターンによるコイル状導体パターンを形成してもよい。
【００６８】
《第７の実施形態》
第７の実施形態では、プリント配線板に形成された第２層導体の一部をトリミングする例を示す。
【００６９】
図９は、第７の実施形態に係る、半導体素子の実装構造を示す平面図である。プリント配線板２には半導体素子１０が実装されている。プリント配線板２上の半導体素子１０の実装領域に複数の第２層導体２１が形成されている。また、半導体素子１０の実装領域外に、第２層導体２１から延出された、トリミング用の第２層導体２１ｐが形成されている。
【００７０】
第２層導体２１の配置は、第１の実施形態で図２に示したものと基本的には同様である。トリミング用の第２層導体２１ｐは電流経路の一部をバイパスする経路である。したがって、このトリミング用の第２層導体２１ｐのトリミングの有無またはトリミング箇所の数によって、インダクタのインダクタンスを定めることができる。
【００７１】
《第８の実施形態》
第８の実施形態では、多数のグリッドアレイ型の端子を備える半導体素子に適用した例を示す。
【００７２】
図１０（Ａ）（Ｂ）は、第８の実施形態に係る半導体素子の端子形成面を視た平面図である。図１０（Ａ）に示す半導体素子１０Ａ、図１０（Ｂ）に示す半導体素子１０Ｂのいずれも、半導体素子の内部に形成されている集積回路に導通する多数の端子１４を備える。これら端子１４はグリッドアレイ状に配列されている。
【００７３】
図１０（Ａ）に示す例では、隣接する端子１４と端子１４との間のうち、所定の領域にインダクタ形成用の端子１３が配置されている。そのため、集積回路に導通する端子１４の配列領域を拡大することなく、インダクタ形成用端子１３を設けることができる。
【００７４】
図１０（Ｂ）に示す例では、インダクタ形成用の端子１３の配置領域ＬＺにインダクタ形成用の端子１３が配列されている。この例では、端子１３のピッチは端子１４のピッチより細かいので、比較的狭い領域にインダクタが構成される。また、端子１４が配列される領域に端子１３は影響を与えない。
【００７５】
半導体素子１０Ａ，１０Ｂのいずれにおいても、端子１３，１４にはんだボールを介してプリント配線板に接続してもよいが、その他に、例えばＰＧＡ（Pin Grid Array）ピンを介してプリント配線板に電気的に接続してもよい。その場合は、ＰＧＡピンが本発明に係る「接続材」として作用する。
【００７６】
《第９の実施形態》
第９の実施形態では、本発明に係るプロセッサの例を示す。
【００７７】
図１１は第９の実施形態に係るプロセッサ２０１の概略構成図である。プリント配線板２に半導体素子１０が実装された状態でプロセッサ２０１が構成される。半導体素子１０の半導体基板１には、プロセッサとしての集積回路とＤＣ／ＤＣコンバータ１９が形成されている。プロセッサとしての集積回路は、例えばI2C インターフェース用端子、クロック端子、高周波通信用端子等も備える。ＤＣ／ＤＣコンバータ１９には、スイッチング素子およびそのスイッチング制御回路が含まれる。
【００７８】
プリント配線板２には平滑用キャパシタＣが実装されている。プリント配線板２に半導体素子１０が実装された状態で、インダクタＬが構成される。このインダクタＬは、これまでに各実施形態で示したとおりの、ミアンダ状の導体パターンによるインダクタである。
【００７９】
図１２はＤＣ／ＤＣコンバータ１９に対する平滑回路の接続関係を示す回路図である。上記インダクタＬとキャパシタＣによって平滑回路が構成される。
【００８０】
図１３は、本実施形態の別のプロセッサの電源回路部分の回路図である。この例では、複数のインダクタＬ１〜Ｌ５とキャパシタＣとで平滑回路が構成されている。ＤＣ／ＤＣコンバータ１９には複数チャンネル分の回路が構成されていて、インダクタＬ１〜Ｌ５がそれぞれ接続されている。
【００８１】
このように複数のインダクタを設ける場合に、上記各実施形態で示したミアンダ状の導体パターンを必要なインダクタの分だけ設ければよい。また、各インダクタを磁界結合させて、相互インダクタンスが生じるようにしてもよい。そして、既に各実施形態で示したとおり、プリント配線板に形成する導体パターンによる電流経路の設定に応じて上記相互インダクタンスを定めるようにしてもよい。
【００８２】
本実施形態では、ミアンダ状の導体パターンによるインダクタをスイッチング電源回路に適用するものであったが、本発明に係るインダクタは、電源回路以外に、フィルタ、移相器等の各種信号処理回路に適用することもできる。
【００８３】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【００８４】
Ｃ…キャパシタ
Ｌ，Ｌ１〜Ｌ５…インダクタ
Ｌａ１…第１層
Ｌａ２…第２層
ＬＺ…インダクタ形成用の端子の配置領域
ＭＰ…導体パターン
１…半導体基板
２…プリント配線板
３…再配線層
１０，１０Ａ，１０Ｂ…半導体素子
１１…第１層導体
１２ａ，１２ｂ，１２ｃ，１２ｄ…層間導体
１２ｅ，１２ｆ，１２ｇ，１２ｈ…層間導体
１２ｍ，１２ｎ，１２ｏ，１２ｐ…層間導体
１２，１２Ａ，１２Ｂ…層間導体
１３，１４…端子
１５…コイル状導体パターン
１９…ＤＣ／ＤＣコンバータ
２０…半導体素子
２１，２１ｐ…第２層導体
２１Ｍ，２１Ｂ…第２層導体
２２…層間導体
２３，２３ａ，２３ｂ，２４…パッド
２５…電極
１０１，１０１Ａ…実装構造
１０４Ａ，１０４Ｂ，１０４Ｃ…実装構造
１０５Ａ，１０５Ｂ…実装構造
２０１…プロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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