(57)【特許請求の範囲】
【請求項１】
ベースバンドプロセッサを有する無線デバイスであって、
前記ベースバンドプロセッサは、
データストリームからデータブロックを選択し、
前記データストリームから先行カーソルデータブロックを選択し、前記先行カーソルデータブロックは前記データブロックの前にあって、前記データブロックと異なる前記データストリームからのデータを含み、
前記データブロック内の信号ピークを検出したことに応答して、合成データブロックを生成するため、前記データブロックと前記先行カーソルデータブロックとを合成し、
前記合成データブロック内の前記信号ピークをキャンセルするため、前記合成データブロックに波高率低減（ＣＦＲ）を適用し、
出力データブロックを生成するため、前記データブロックから前記先行カーソルデータブロックをドロップするよう構成される無線デバイス。
【請求項２】
前記ベースバンドプロセッサは更に、
前記データストリームから第２の先行カーソルデータブロックを選択し、前記第２の先行カーソルデータブロックは前記データストリーム内において前記データブロックの前のデータを含み、
前記合成データブロックを生成するため、前記先行カーソルデータブロック及び前記第２の先行カーソルデータブロックの前に前記データブロックを追加するよう構成される、請求項１記載の無線デバイス。
【請求項３】
前記信号ピークは、前記データブロックの始めの境界に又は近くに配置される、請求項１記載の無線デバイス。
【請求項４】
前記ＣＦＲを適用するため、前記ベースバンドプロセッサは更に、
前記信号ピークの位置及び大きさを決定するため、前記データブロックのピーク検索を実行するよう構成され、前記信号ピークの大きさは閾値大きさレベルを上回る、請求項１記載の無線デバイス。
【請求項５】
前記ＣＦＲを適用するため、前記ベースバンドプロセッサは更に、
前記信号ピークに対応するキャンセレーションパルスを生成し、
出力波形を生成するため、前記信号ピークに前記キャンセレーションパルスを適用するよう構成される、請求項４記載の無線デバイス。
【請求項６】
前記ＣＦＲを適用するため、前記ベースバンドプロセッサは更に、
クリッピング閾値を用いて前記出力波形をハードクリップするよう構成され、
前記クリッピング閾値は前記出力データブロックの所望のＰＡＲ（Ｐｅａｋ−ｔｏ−Ａｖｅｒａｇｅ  Ｒａｔｉｏ）に基づく、請求項５記載の無線デバイス。
【請求項７】
前記ベースバンドプロセッサは更に、
周波数領域において前記合成データブロックに前記ＣＦＲを適用するよう構成される、請求項１記載の無線デバイス。
【請求項８】
前記ベースバンドプロセッサは更に、
前記データブロックに対して複数回前記ＣＦＲを繰り返し実行するよう構成される、請求項１記載の無線デバイス。
【請求項９】
１つ以上のアンテナと、
前記１つ以上のアンテナを介し無線周波数（ＲＦ）信号を送信するよう構成される送信回路と、
を更に有し、
前記ＲＦ信号は前記出力データブロックに対応する、請求項１記載の無線デバイス。
【請求項１０】
前記ベースバンドプロセッサは更に、
前記データブロック内で前記信号ピークを検出したことに応答して、前記合成データブロックを生成するため、前記データストリームからの前記先行カーソルデータブロックの前に前記データブロックを追加し、前記データストリームからの後続カーソルデータブロックの後に前記データブロックを追加するよう構成される、請求項１記載の無線デバイス。
【請求項１１】
ベースバンドプロセッサを有する無線デバイスであって、
前記ベースバンドプロセッサは、
データストリームからのデータブロック内で信号ピークを検出し、前記信号ピークは前記データブロックの始めの境界と終わりの境界との間にあり、
前記データブロック内で前記信号ピークを検出したことに応答して、前記データストリームから後続カーソルデータブロックを選択し、前記後続カーソルデータブロックは前記データストリーム内で前記データブロックの後にあって、前記データブロックと異なる前記データストリームからのデータを含み、
合成データブロックを生成するため、前記後続カーソルデータブロックの後に前記データブロックを追加し、
前記データブロック内の前記信号ピークをキャンセルするため、前記合成データブロックに波高率低減（ＣＦＲ）を適用し、
出力データブロックを生成するため、前記合成データブロックから前記後続カーソルデータブロックをドロップするよう構成される無線デバイス。
【請求項１２】
前記後続カーソルデータブロックの幅は、前記ＣＦＲに関連するキャンセレーションパルスのサイズの１／２に実質的に等しい、請求項１１記載の無線デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、参照により本明細書に組み込まれる、「Ｓｏｆｔｗａｒｅ  Ｄｉｇｉｔａｌ  Ｆｒｏｎｔ  Ｅｎｄ（ＳｏｆｔＤＦＥ）  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  ａｎｄ  Ｄｉｇｉｔａｌ  Ｒａｄｉｏ」と題する、２０１１年１０月２７日に出願した米国特許仮出願第６１／５５２，２４２号明細書の優先権を主張するものである。
【０００２】
本出願は、各々同時に出願され、参照により本明細書に組み込まれている、「Ｃｒｅｓｔ  Ｆａｃｔｏｒ  Ｒｅｄｕｃｔｉｏｎ（ＣＦＲ）  Ｕｓｉｎｇ  Ａｓｙｍｍｅｔｒｉｃａｌ  Ｐｕｌｓｅｓ」と題する米国特許出願第＿号、および「Ｍｕｌｔｉ−Ｓｔａｇｅ  Ｃｒｅｓｔ  Ｆａｃｔｏｒ  Ｒｅｄｕｃｔｉｏｎ（ＣＦＲ）  ｆｏｒ  Ｍｕｌｔｉ−Ｃｈａｎｎｅｌ  Ｍｕｌｔｉ−Ｓｔａｎｄａｒｄ  Ｒａｄｉｏ」と題する米国特許出願第＿号に関連する。
【０００３】
本発明は、デジタル信号処理技法に関し、より詳細には、波高率低減の技法に関する。
【背景技術】
【０００４】
波高率またはピーク対平均値比（ＰＡＲ：ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅ  ｒａｔｉｏ）は、波形のＲＭＳ値で除算した波形のピーク振幅から計算される、波形の測定値である。多くの無線通信技術において、通信信号は多くの場合、無線基地局に採用されている電力増幅器（ＰＡ：ｐｏｗｅｒ  ａｍｐｌｉｆｉｅｒ）の効率を損なうおそれのある、高いピーク対平均値比（ＰＡＲ）を有する。電力振幅の効率を改善することにより、飽和状態が生じる前により高い平均電力が伝送されるように、ＰＡＲを低減するための多数の技法が提案または提示されてきた。
【０００５】
波高率低減（ＣＲＦ）は、伝送される無線信号のＰＡＲを低減するために使用されるデジタル技法である。無線送信機において、たとえば、ＣＲＦは、多くの場合、デジタル予歪（ＤＰＤ：ｄｉｇｉｔａｌ  ｐｒｅ−ｄｉｓｔｏｒｔｉｏｎ）と混合される。ＤＰＤは、電力増幅器の効率を高めるために電力増幅器を線形化する役割を果たす。ＣＲＦは、所与の電力増幅器飽和電圧の伝送平均電力を最大化するために、ＤＰＤと併せて使用されることが多い。ＣＦＲは頻繁に、デジタル・アップコンバージョン（ＤＵＣ：ｄｉｇｉｔａｌ  ｕｐ  ｃｏｎｖｅｒｓｉｏｎ）ステージの後、ならびにＤＰＤおよび／または等化の前に配置される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に、波高率低減技法は、ピーク検出を採用し、次いで、ピーク振幅を低減するために、検出されたピークから消去パルスを減算するピーク消去を採用し、その結果ＰＡＲを低減する。消去パルスは、信号／チャネルスペクトル応答と適合するように慎重に設計される。このようにして、ピーク消去は、信号チャネル（複数可）内のノイズのみを導入する。既存の波高率低減技法は、信号をサンプルごとに処理する。サンプルベースの波高率低減のソフトウェア実施態様において、ソフトウェアでの各サンプルの処理に伴って導入されるオーバーヘッドは、効率を損なう（たとえば、関数呼び出しに関連するオーバーヘッドなど）。したがって、各ブロックが複数のサンプルから成る、ブロックベースの波高率低減技法が必要とされる。
【課題を解決するための手段】
【０００７】
全体として、ブロックベースの波高率低減（ＣＦＲ）技法が提供される。本発明の１つの態様によれば、ブロックベースの波高率低減の方法は、複数のサンプルから成るデータ・サンプルのブロックを取得することと、データのブロックを波高率低減ブロックに適用することと、波高率低減ブロックから処理済みのデータのブロックを提供することとを含む。ブロックベースの波高率低減の方法は、オプションで、データのブロックに対して複数回繰り返して実行されてもよい。
【０００８】
１つの例示的な実施形態において、データ・サンプルのブロックは、少なくとも１つのカーソル・ブロックを有する拡張ブロックを備える。追加のカーソル・ブロックは、波高率低減ブロックから処理済みのデータのブロックを提供する前にドロップされてもよい。たとえば、少なくとも１つのカーソル・ブロックは、少なくとも２つの先行カーソル・ブロックおよび１つの後続カーソル・ブロックを備えることができる。ピークは、たとえば、データ・サンプルのブロック、および先行カーソル・ブロックの始めにおいてのみ、消去されてもよい。
【０００９】
本発明のさらに深い理解、および本発明のさらなる特徴および利点は、後段の詳細な説明および図面を参照することにより得られるであろう。
【図面の簡単な説明】
【００１０】
【図１】本発明の態様が採用されうる例示的な送信機の部分を示す図である。
【図２】本発明によるブロックベースの波高率低減のソフトウェア実施態様を示す例示的な疑似コードである。
【図３】データのブロックにＣＦＲを実行するブロックベースの波高率低減ステージを示す図である。
【図４】本発明の実施形態による波高率低減を処理するブロックを示す図である。
【図５】本発明のさらなる実施形態による波高率低減を処理するブロックを示す図である。
【図６】波高率低減のハードウェア実施態様の例示的なブロックベースのピーク検出器およびパルス・キャンセラを示す図である。
【発明を実施するための形態】
【００１１】
図１は、本発明の態様が採用されうる例示的な送信機１００の部分を示す。図１に示されるように、例示的な送信機部分１００は、チャネル・フィルタおよびデジタル・アップコンバージョン（ＤＵＣ：ｄｉｇｉｔａｌ  ｕｐ  ｃｏｎｖｅｒｓｉｏｎ）ステージ１１０、波高率低減（ＣＦＲ）ステージ１２０、デジタル予歪（ＤＰＤ：ｄｉｇｉｔａｌ  ｐｒｅ−ｄｉｓｔｏｒｔｉｏｎ）ステージ１３０、およびオプションの等化ステージ１４０を備える。一般に、チャネル・フィルタおよびデジタル・アップコンバージョン・ステージ１１０は、たとえば、有限インパルス応答（ＦＩＲ）フィルタを使用してチャネル・フィルタリングを実行し、デジタル・アップコンバージョンを実行してデジタル化されたベースバンド信号を中間周波数（ＩＦ：ｉｎｔｅｒｍｅｄｉａｔｅ  ｆｒｅｑｕｅｎｃｙ）に変換する。上記で示されているように、波高率低減ステージ１２０は、伝送された信号のＰＡＲを制限する。デジタル予歪ステージ１３０は、電力増幅器を線形化して効率を高める。等化ステージ１４０は、ＲＦチャネル等化を採用して、チャネル障害を緩和する。
【００１２】
本発明の１つの態様は、ブロックベースのＣＦＲ処理が、効率を高めるために、データのブロックに実行されてもよいことを認識する。たとえば、ベクトル・エンジン（ＶＥ：ｖｅｃｔｏｒ  ｅｎｇｉｎｅ）は、データのブロックにＣＦＲを実行するために採用されてもよい。本発明のもう１つの態様によれば、データのブロック間の処理の連続性を確保するために、先行カーソルおよび後続カーソル・ブロック・サンプルが採用されてもよい。後段においてさらに説明されるように、先行カーソルおよび後続カーソル・ブロックは、それ以外の場合にブロック処理により引き起こされるエッジ効果を回避する。
【００１３】
本発明は、ハンドセット、基地局、およびその他のネットワーク要素において適用されてもよい。
【００１４】
図２は、適切な波高率低減アルゴリズム２００の例示的な擬似コードを示す。任意の代替的の波高率低減アルゴリズムが採用されてもよいことに留意されたい。図２に示されるように、例示的な波高率低減アルゴリズム２００は、３つの部分、すなわちピーク検索フェーズ２１０、パルス消去フェーズ２４０、およびハード・クリッピング・フェーズ２８０を含む。例示的な波高率低減アルゴリズム２００は、ハードウェアまたはソフトウェアにおいて実施されてもよい。
【００１５】
例示的な波高率低減アルゴリズム２００は、オプションで、ピーク再生に対処するために繰り返し実行されてもよい。たとえば、繰り返しの回数Ｎ＿ｉｔｅｒは、１から４までの代表的な値を有することができる。一般に、ピーク再生は、その他のピークを消去中に新しいピークが導入される場合に、パルスの両側でのリンギングにより（パルスは従来、複数のタップを伴う線形位相対称ＦＩＲフィルタとして設計される）生じる。センタータップの両側にタップがある。したがって、ピークは、現在または過去のサンプル値に導入されうる。過去のサンプルに導入されたピークに対処するため、既存のＣＦＲアルゴリズムは、すべてのピークを消去する複数回の繰り返しを必要とする。
【００１６】
ピーク検索フェーズ２１０において、検索は、ピークの数、ピークの位置、しきい値レベルを超える大きさを決定するために信号を通じて実施される。例示的な波高率低減アルゴリズム２００は、最初に、アンテナサンプルの大きさを計算する。次いで、しきい値を超えるサンプル値が識別される。たとえば、しきい値は、ＰＡＲターゲットに基づいて確立されてもよい。その後、ピーク位置は、たとえばｍａｘ（）命令を使用して識別されてもよい。
【００１７】
パルス消去フェーズ２４０において、消去パルスはピークの各々において配列され、次いですべてのパルスがピークから減算される。例示的な波高率低減アルゴリズム２００は、パルス消去ゲイン（たとえば、検出されたピークの大きさで除算されたしきい値）を計算する。その後、例示的な波高率低減アルゴリズム２００は、各ピークを別個に処理するためにループに入る。各ピークごとに、たとえばベクトル乗算命令を使用してパルスが生成され、次いでパルスは、たとえばベクトル加算命令を使用してアンテナから消去される。
【００１８】
ハード・クリッピング・フェーズ２８０において、例示的な波高率低減アルゴリズム２００は、たとえば係数逆転の非線形演算を使用して、出力波形をハード・クリッピングする。クリッピングしきい値レベルＲは、ＰＡＲターゲットに基づいて設定される。ハード・クリッピングは、たとえば極性クリッピング技法を使用して実行されてもよい。一般に、極性クリッピングは、｜ｘ｜を計算すること、｜ｘ｜をしきい値Ｒと比較すること、およびＲ／｜ｘ｜により変倍することを伴う。｜ｘ｜がＲよりも大きい場合、ｘはＲに置き換えられる。
【００１９】
さらなる変形において、波高率低減は、周波数領域において実行されてもよい。
【００２０】
上記で示されているように、本発明の１つの態様は、ＣＦＲ処理が、効率を高めるために、データのブロックに実行されてもよいことを認識する。たとえば、ベクトル・エンジン（ＶＥ）が、データのブロックにＣＦＲを実行するために採用されてもよい。ソフトウェア実施態様において、ブロック処理は、個々のデータ・サンプル３１０だけではなく、データの全ブロック３５０にわたりオーバーヘッドを償却することによって、効率を高める。
【００２１】
図３は、データのブロックにＣＦＲを実行するブロックベースの波高率低減ステージ３００を示す。図３に示されるように、入力サンプルの１つまたは複数のブロック３１０は、ブロックベースの波高率低減ステージ３００に適用される。本明細書において使用される、入力サンプルのブロック３１０は、Ｎ個の連続するサンプルのセットを備える。ブロックベースの波高率低減ステージ３００は、出力サンプルの１つまたは複数の出力ブロック３５０を生成する。
【００２２】
図４は、本発明の実施形態による波高率低減を処理するブロックを示す。図４に示されるように、データのブロック４００は、図２の波高率低減アルゴリズム２００に適用されてもよい。しかし、ピーク４０５、４１５のようなピークがブロック４００のエッジ付近で検出される場合、対応する消去パルス４１０、４２０のタップがデータのブロック４００の外側に拡大するときにエッジ効果が生じることになる。
【００２３】
したがって、本発明のもう１つの態様によれば、データのブロック間の処理の連続性は、１つまたは複数の先行カーソルおよび／または後続カーソル・ブロック・サンプルを使用して確保される。図５は、本発明の実施形態による波高率低減のブロック処理５００を示す。図５の例示的な実施形態において示されるように、図２の例示的な波高率低減アルゴリズム２００に適用される前に、２つの先行カーソル５１０−１、５１０−２は処理されている現在のブロック５５０の前に配置され、単一の後続カーソル・ブロック５６０は現在のブロック５５０の終わりに付加される。このようにして、ブロック５５０の始めおよび終わりは、それ以外の場合にブロック処理によって引き起こされるエッジ効果を導入することなく処理されてもよい。
【００２４】
１つの例示的な実施形態において、各カーソル・ブロック５１０、５６０のサイズは、消去パルス４１０、４２０の半分のサイズとほぼ等しくなるように選択される。加えて、適切なオーバーヘッドの量を保持するため、各データ・ブロック５００のサイズは、各カーソル・ブロック５１０、５６０のサイズよりも大幅に大きくすべきである。一般に、各データ・ブロック５００のサイズが大きくなれば、それに応じて必要なメモリも大きくなり、待ち時間も長くなる。
【００２５】
先行カーソル・ブロック５１０には、前のデータ・ブロックの終わりから入力データが取り込まれ、後続カーソル・ブロック５６０には、後のデータ・ブロックの始めから入力データが取り込まれる。
【００２６】
１つの例示的な実施形態において、後続カーソルのデータは次のブロックの処理中に処理されるので、ピークは、後続カーソル・ブロック５６０ではなく、ブロック５５０および第１の先行カーソル・ブロック５１０において検出されて消去される。後続カーソル・ブロック５６０に関連付けられている後続カーソルの入力サンプルは、ブロック５５０内のピークを消去する必要があるだけである。
【００２７】
加えて、ブロック５５０の左エッジでピークを消去する場合、ピーク再生は、第１の先行カーソル・ブロック５１０−１において生じる。したがって、第１の先行ブロック５１０−１においてこれらの新しいピークを取り消すために、第２の先行カーソル・ブロック５１０−２が必要となる（ただし、第２の先行カーソル・ブロック５１０−２では消去は行なわれない）。
【００２８】
図６は、波高率低減のハードウェア実施態様の例示的なブロックベースのピーク検出器およびパルス・キャンセラ６００を示す。ブロックベースのピーク検出器およびパルス・キャンセラ６００は、所与のデータ・ブロック５５０に対して１つまたは複数の繰り返しのために使用されてもよい。図６に示されるように、所与のデータ・ブロック５５０の拡張バージョン５００は、ブロックベースのピーク検出器およびパルス・キャンセラ６００に適用される。所与のデータ・ブロック５５０の拡張バージョン５００は、データ・ブロック５５０、先行カーソル・ブロック５１０、および後続カーソル・ブロック５６０から成る。ブロックベースのピーク検出器およびパルス・キャンセラ６００は、オプションで、フィードバック・パス６１０を使用して処理済みの拡張バージョン５００で繰り返すことができる。最終の繰り返しの後、ブロック５５０に対応するデータの対応する処理済みブロックは、ブロックベースのピーク検出器およびパルス・キャンセラ６００から出力される（つまり、カーソル・ブロック５１０、５６０は出力からドロップされて、データ・ブロック５５０の処理済みバージョンのみが引き続き留まる）。
【００２９】
結論
本発明の例示的な実施形態が、デジタル・プロセッサ内のデジタル論理ブロックおよびメモリ・テーブルに関して説明されてきたが、当業者には明らかであるように、さまざまな機能は、ソフトウェア・プログラムにおいて、回路素子または状態マシンによるハードウェアにおいて、またはソフトウェアとハードウェアの両方の組み合わせにおいて、処理ステップとしてデジタル領域で実施されてもよい。そのようなソフトウェアは、たとえば、デジタル信号プロセッサ、特殊用途向け集積回路、またはマイクロ・コントローラにおいて採用されてもよい。そのようなハードウェアおよびソフトウェアは、集積回路内に実装される回路内で具現されてもよい。
【００３０】
したがって、本発明の機能は、方法およびそれらの方法を実施するための装置の形態で具現されてもよい。本発明の１つまたは複数の態様は、たとえば、ストレージ媒体に格納されるか、マシンにロードされるか、および／またはマシンによって実行されるかにかかわりなく、プログラム・コードの形態で具現されてもよく、プログラム・コードがプロセッサのようなマシンにロードされて実行される場合、マシンは本発明を実施するための装置となる。汎用プロセッサ上で実施される場合、プログラム・コード・セグメントは、プロセッサと一体化して、固有の論理回路と同様に動作するデバイスを提供する。本発明は
また、集積回路、デジタル・プロセッサ、マイクロ・プロセッサ、およびマイクロ・コントローラのうちの１つまたは複数において実施されてもよい。
【００３１】
本明細書において示され、説明される実施形態および変形は、本発明の原理を例示するものに過ぎず、さまざまな変更が、本発明の範囲および精神を逸脱することなく当業者によって実施されうることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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