(57)【特許請求の範囲】
【請求項１】
画像を読み取るための画像読取チップを含む画像読取装置であって、
前記画像読取チップは、
前記画像からの光を受けて光電変換する受光素子を含む複数の画素部と、
アナログ回路と、
ロジック回路と、
電源電圧が供給される電源パッドと、
前記画像読取チップへの入力信号を入力する入力パッドと、
前記画像読取チップからの出力信号を出力する出力パッドと、
を備え、
前記画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、
前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、
前記アナログ回路と前記第１辺の中点との距離は、前記ロジック回路と前記第１辺の前記中点との距離よりも短く、
前記アナログ回路と前記電源パッドとの距離は、前記ロジック回路と前記電源パッドとの距離よりも短く、
前記電源パッドと前記第１辺の前記中点との距離は、前記入力パッドと前記第１辺の前記中点との距離よりも短く、かつ、前記出力パッドと前記第１辺の前記中点との距離よりも短い、
ことを特徴とする画像読取装置。
【請求項２】
前記アナログ回路と、前記ロジック回路と、前記電源パッドと、前記入力パッドと、前記出力パッドとは、前記第１辺に沿う方向に配置されている、
ことを特徴とする請求項１に記載の画像読取装置。
【請求項３】
前記画像読取チップは、
前記アナログ回路と前記電源パッドとを電気的に接続する第１の電源配線と、
前記ロジック回路と前記電源パッドとを電気的に接続する第２の電源配線と、
を備え、
前記第１の電源配線と前記第２の電源配線とは、前記電源パッドの位置から分岐している、
ことを特徴とする請求項１又は２に記載の画像読取装置。
【請求項４】
前記電源パッドは、
第１の電源電圧が供給される第１の電源パッドと、
前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、
を含む、
ことを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
【請求項５】
前記電源パッドは、
第１の電源電圧が供給される第１の電源パッドと、
前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、
を含み、
前記画像読取チップは、
前記アナログ回路と前記第１の電源パッドとを電気的に接続する第１の電源配線と、
前記ロジック回路と前記第１の電源パッドとを電気的に接続する第２の電源配線と、
前記アナログ回路と前記第２の電源パッドとを電気的に接続する第３の電源配線と、
前記ロジック回路と前記第２の電源パッドとを電気的に接続する第４の電源配線と、
を備え、
前記画像読取チップの平面視で、
前記第１の電源配線と前記第２の電源配線とは、前記第２の電源パッドと重ならないように設けられ、
前記第３の電源配線と前記第４の電源配線とは、前記第１の電源パッドと重ならないように設けられている、
ことを特徴とする請求項１又は２に記載の画像読取装置。
【請求項６】
画像を読み取るための画像読取チップを含む画像読取装置であって、
前記画像読取チップは、
前記画像からの光を受けて光電変換する受光素子を含む複数の画素部と、
アナログ回路と、
ロジック回路と、
電源電圧が供給される電源パッドと、
を備え、
前記画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、
前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、
前記アナログ回路と前記第１辺の中点との距離は、前記ロジック回路と前記第１辺の前記中点との距離よりも短く、
前記アナログ回路と前記電源パッドとの距離は、前記ロジック回路と前記電源パッドとの距離よりも短く、
前記電源パッドは、
第１の電源電圧が供給される第１の電源パッドと、
前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、
を含み、
前記画像読取チップは、
前記アナログ回路と前記第１の電源パッドとを電気的に接続する第１の電源配線と、
前記ロジック回路と前記第１の電源パッドとを電気的に接続する第２の電源配線と、
前記アナログ回路と前記第２の電源パッドとを電気的に接続する第３の電源配線と、
前記ロジック回路と前記第２の電源パッドとを電気的に接続する第４の電源配線と、
を備え、
前記画像読取チップの平面視で、
前記第１の電源配線と前記第２の電源配線とは、前記第２の電源パッドと重ならないように設けられ、
前記第３の電源配線と前記第４の電源配線とは、前記第１の電源パッドと重ならないように設けられている、
ことを特徴とする画像読取装置。
【請求項７】
前記アナログ回路は、
前記電源電圧を昇圧する昇圧回路を含む、
ことを特徴とする請求項１乃至６のいずれか１項に記載の画像読取装置。
【請求項８】
前記アナログ回路は、
前記画素部を駆動する駆動信号を生成する画素駆動回路を含む、
ことを特徴とする請求項１乃至７のいずれか１項に記載の画像読取装置。
【請求項９】
前記アナログ回路は、
前記画素部から出力された出力信号に含まれるノイズを低減するノイズ低減回路を含む、
ことを特徴とする請求項１乃至８のいずれか１項に記載の画像読取装置。
【請求項１０】
前記アナログ回路は、
前記画素部から出力された出力信号を増幅する増幅回路を含む、
ことを特徴とする請求項１乃至９のいずれか１項に記載の画像読取装置。
【請求項１１】
前記アナログ回路は、
前記電源電圧を昇圧する昇圧回路と、
前記画素部を駆動する駆動信号を生成する画素駆動回路と、
前記画素部から出力された出力信号に含まれるノイズを低減するノイズ低減回路と、
前記出力信号を増幅する増幅回路と、
を含み、
前記昇圧回路と前記画素駆動回路とは、前記第２の電源パッドよりも前記第１の電源パッドに近い位置に設けられ、
前記ノイズ低減回路と前記増幅回路とは、前記第１の電源パッドよりも前記第２の電源パッドに近い位置に設けられている、
ことを特徴とする請求項４乃至６のいずれか１項に記載の画像読取装置。
【請求項１２】
画像を読み取るための画像読取チップを含む画像読取装置であって、
前記画像読取チップは、
前記画像からの光を受けて光電変換する受光素子を含む複数の画素部と、
アナログ回路と、
ロジック回路と、
電源電圧が供給される電源パッドと、
を備え、
前記画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、
前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、
前記アナログ回路と前記第１辺の中点との距離は、前記ロジック回路と前記第１辺の前
記中点との距離よりも短く、
前記アナログ回路と前記電源パッドとの距離は、前記ロジック回路と前記電源パッドとの距離よりも短く、
前記電源パッドは、
第１の電源電圧が供給される第１の電源パッドと、
前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、
を含み、
前記アナログ回路は、
前記電源電圧を昇圧する昇圧回路と、
前記画素部を駆動する駆動信号を生成する画素駆動回路と、
前記画素部から出力された出力信号に含まれるノイズを低減するノイズ低減回路と、
前記出力信号を増幅する増幅回路と、
を含み、
前記昇圧回路と前記画素駆動回路とは、前記第２の電源パッドよりも前記第１の電源パッドに近い位置に設けられ、
前記ノイズ低減回路と前記増幅回路とは、前記第１の電源パッドよりも前記第２の電源パッドに近い位置に設けられている、
ことを特徴とする画像読取装置。
【請求項１３】
前記画像読取チップは、
前記アナログ回路と前記電源パッドとを電気的に接続する第１の電源配線と、
前記ロジック回路と前記電源パッドとを電気的に接続する第２の電源配線と、
を備え、
前記第１の電源配線と前記第２の電源配線とは、前記電源パッドの位置から分岐している、
ことを特徴とする請求項１２に記載の画像読取装置。
【請求項１４】
第１辺と、前記第１辺よりも短い第２辺と、を含む形状の半導体装置であって、
光を受けて光電変換する受光素子を含む複数の画素部と、
アナログ回路と、
ロジック回路と、
電源電圧が供給される電源パッドと、
入力信号を入力する入力パッドと、
出力信号を出力する出力パッドと、
を備え、
前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、
前記アナログ回路と前記第１辺の中点との距離は、前記ロジック回路と前記第１辺の前記中点との距離よりも短く、
前記アナログ回路と前記電源パッドとの距離は、前記ロジック回路と前記電源パッドとの距離よりも短く、
前記電源パッドと前記第１辺の前記中点との距離は、前記入力パッドと前記第１辺の前記中点との距離よりも短く、かつ、前記出力パッドと前記第１辺の前記中点との距離よりも短い、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像読取装置及び半導体装置に関する。
【背景技術】
【０００２】
コンタクトイメージセンサーを用いた画像読取装置（スキャナー等）や、これに印刷機能を加えたコピー機や複合プリンターなどが開発されている。画像読取装置に用いられるコンタクトイメージセンサーとしては、半導体基板に設けられたフォトダイオードを用いる構成が用いられている。
【０００３】
スキャナー等の画像読取装置に用いられるコンタクトイメージセンサーでは、１又は複数のフォトダイオードを有する画素部が１方向に多数並んで配置されるため、チップ形状は極めて細長い長方形となる。そして、チップの長辺の長さは画素（フォトダイオード）のサイズや数で決まってしまうため、チップサイズを小さくするにはチップの短辺を短くするしかない。チップにおいて画素部の配置領域以外の領域には、入力パッド、出力パッド、電源パッド等の各種のパッド（端子）や、入出力回路、制御回路、画素駆動回路等の各種の回路が設けられる。また、チップと回路基板とのボンディング数が少ない方が望ましく、パッドの数は必要最小限であるため、チップの長辺近傍にパッドを配置し、パッドの間の空き領域に各種の回路を配置することでチップの短辺方向を短くすることが可能である。
【０００４】
特許文献１では、パッドの間に回路を配置するとともに、パッドの下部にも信号配線を通すことでチップ面積を縮小可能な固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１３４２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、パッド数を減らすために電源パッドが１対しかない場合、各種の回路に電力を供給するためにチップの長辺方向に長い電源配線を設ける必要があるが、電源パッドから遠いほど電源配線の抵抗成分による電源電圧の降下が大きくなるため、電源パッドの位置や電源配線のレイアウトはイメージセンサーの特性に大きな影響をもたらす。しかしながら、特許文献１の固体撮像装置では、チップの長辺の両端に電源パッドが設けられているため、チップの長辺の中央付近では電源電圧の降下が大きくなり、特性を劣化させる大きな要因になり得る。さらに、パッドの下部に信号配線が通っているため、ボンディングパッドや当該信号配線の信頼性に問題がある。すなわち、特許文献１の固体撮像装置では、イメージセンサーの特性を高めるための電源パッドの位置や電源配線のレイアウトについては何ら考慮されていない。
【０００７】
本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、画像読取チップにおいて各種の回路に安定した電力供給を行うことで画像を読み取る性能を高めることが可能な画像読取装置を提供することができる。また、本発明のいくつかの態様によれば、各種の回路に安定した電力供給を行うことで画像を読み取る性能を高めることが可能な半導体装置を提供することができる。
【課題を解決するための手段】
【０００８】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
【０００９】
［適用例１］
本適用例に係る画像読取装置は、画像を読み取るための画像読取チップを含む画像読取装置であって、前記画像読取チップは、前記画像からの光を受けて光電変換する受光素子を含む複数の画素部と、アナログ回路と、ロジック回路と、電源電圧が供給される電源パッドと、を備え、前記画像読取チップは、第１辺と、前記第１辺よりも短い第２辺と、を含む形状であり、前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、前記アナログ回路と前記第１辺の中点との距離は、前記ロジック回路と前記第１辺の前記中点との距離よりも短く、前記アナログ回路と前記電源パッドとの距離は、前記ロジック回路と前記電源パッドとの距離よりも短い。
【００１０】
画像読取チップは、チップの中心から片側のみ上記構成になっていてもよいし、両側とも上記構成になっていてもよい。
【００１１】
本適用例に係る画像読取装置では、画像読取チップは、複数の画素部が第１辺に沿う方向に列状に配置されているため、第１辺に沿う方向の電源配線が長くなるが、画像読取チップにおいて、アナログ回路は、ロジック回路よりも内側（チップの中心寄り）、かつ、ロジック回路よりも電源パッドに近い場所に配置されているので、電源パッドからアナログ回路に至る電源配線は比較的短く、配線抵抗に起因する電源電圧の降下や上昇が小さい。さらに、アナログ回路は、ロジック回路のスイッチング動作によって生じる電源ノイズの影響を受けにくい。従って、本適用例に係る画像読取装置によれば、電源電圧によって特性が変動しやすいアナログ回路に安定した電力供給を行うことで、画像を読み取る性能を高めることができる。
【００１２】
［適用例２］
上記適用例に係る画像読取装置において、前記画像読取チップは、前記画像読取チップへの入力信号を入力する入力パッドと、前記画像読取チップからの出力信号を出力する出力パッドと、を備え、前記電源パッドと前記第１辺の前記中点との距離は、前記入力パッドと前記第１辺の前記中点との距離よりも短く、かつ、前記出力パッドと前記第１辺の前記中点との距離よりも短くてもよい。
【００１３】
本適用例に係る画像読取装置では、画像読取チップにおいて、電源パッドは、入力パッドや出力パッドよりも内側（チップの中心寄り）に配置されているので、電源パッドがチップの端寄りに配置されている場合と比較して、電源パッドと、電源パッドから最も遠い回路との距離を短くすることができる。従って、本適用例に係る画像読取装置によれば、各種の回路に安定した電力供給を行うことで、画像を読み取る性能を高めることができる。
【００１４】
［適用例３］
上記適用例に係る画像読取装置において、前記アナログ回路と、前記ロジック回路と、前記電源パッドと、前記入力パッドと、前記出力パッドとは、前記第１辺に沿う方向に配置されていてもよい。
【００１５】
本適用例に係る画像読取装置によれば、画像読取チップにおいて、アナログ回路やロジック回路がパッドの外側やパッドの間に配置されるので、第２辺が短くなり、チップ面積を縮小することができる。
【００１６】
［適用例４］
上記適用例に係る画像読取装置において、前記画像読取チップは、前記アナログ回路と前記電源パッドとを電気的に接続する第１の電源配線と、前記ロジック回路と前記電源パッドとを電気的に接続する第２の電源配線と、を備え、前記第１の電源配線と前記第２の電源配線とは、前記電源パッドの位置から分岐していてもよい。
【００１７】
本適用例に係る画像読取装置によれば、画像読取チップにおいて、電源電圧によって特性が変動しやすいアナログ回路は、第１の電源配線を介して安定した電力が供給されて動作し、かつ、第１の電源配線が第２の電源配線と分離されているので、ロジック回路のスイッチング動作に起因する電源ノイズが伝搬しにくいので、画像を読み取る性能を高めることができる。
【００１８】
［適用例５］
上記適用例に係る画像読取装置において、前記電源パッドは、第１の電源電圧が供給される第１の電源パッドと、前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、を含んでもよい。
【００１９】
本適用例に係る画像読取装置では、画像読取チップにおいて、アナログ回路は、ロジック回路よりも内側（チップの中心寄り）、かつ、ロジック回路よりも第１の電源パッド及び第２の電源パッドに近い場所に配置されている。従って、第１の電源パッドからアナログ回路に至る電源配線と第２の電源パッドからアナログ回路に至る電源配線はともに比較的短く、配線抵抗に起因する電源電圧の降下や上昇が小さい。さらに、アナログ回路は、ロジック回路のスイッチング動作によって生じる電源ノイズの影響を受けにくい。従って、本適用例に係る画像読取装置によれば、電源電圧によって特性が変動しやすいアナログ回路に安定した電力供給を行うことで、画像を読み取る性能を高めることができる。
【００２０】
［適用例６］
上記適用例に係る画像読取装置において、前記電源パッドは、第１の電源電圧が供給される第１の電源パッドと、前記第１の電源電圧よりも低い第２の電源電圧が供給される第２の電源パッドと、を含み、前記画像読取チップは、前記アナログ回路と前記第１の電源パッドとを電気的に接続する第１の電源配線と、前記ロジック回路と前記第１の電源パッドとを電気的に接続する第２の電源配線と、前記アナログ回路と前記第２の電源パッドとを電気的に接続する第３の電源配線と、前記ロジック回路と前記第２の電源パッドとを電気的に接続する第４の電源配線と、を備え、前記画像読取チップの平面視で、前記第１の電源配線と前記第２の電源配線とは、前記第２の電源パッドと重ならないように設けられ、前記第３の電源配線と前記第４の電源配線とは、前記第１の電源パッドと重ならないように設けられていてもよい。
【００２１】
本適用例に係る画像読取装置によれば、画像読取チップにおいて、第１の電源配線と第２の電源配線とは第２の電源パッドと重ならず、かつ、第３の電源配線と第４の電源配線とは第１の電源パッドと重ならないので、第１の電源配線、第２の電源配線、第３の電源配線及び第４の電源配線は、すべて、第１の電源パッド及び第２の電源パッドと同じ配線層で実現可能である。そして、第１の電源電圧が伝搬する第１の電源配線や第２の電源配線と、第２の電源電圧が伝搬する第３の電源配線や第４の電源配線とが重なる部分でのみ互いの配線層が異なっていればよいので、第１の電源配線、第２の電源配線、第３の電源配線、第４の電源配線、第１の電源パッド及び第２の電源パッドはすべて２つの配線層のみで実現可能である。従って、製造工程を簡素化することが可能であり、画像読取チップの製造コストを低減させることができる。
【００２２】
［適用例７］
上記適用例に係る画像読取装置において、前記アナログ回路は、前記電源電圧を昇圧す
る昇圧回路を含んでもよい。
【００２３】
本適用例に係る画像読取装置によれば、画像読取チップにおいて、大きな電力を必要とする昇圧回路に安定した電力供給を行うことで、画像を読み取る性能を高めることができる。
【００２４】
［適用例８］
上記適用例に係る画像読取装置において、前記アナログ回路は、前記画素部を駆動する駆動信号を生成する画素駆動回路を含んでもよい。
【００２５】
本適用例に係る画像読取装置によれば、画像読取チップにおいて、画素駆動回路に安定した電力供給を行うことで、画素部への駆動信号の供給タイミングの変動を抑止し、画像を読み取る性能を高めることができる。
【００２６】
［適用例９］
上記適用例に係る画像読取装置において、前記アナログ回路は、前記画素部から出力された出力信号に含まれるノイズを低減するノイズ低減回路を含んでもよい。
【００２７】
本適用例に係る画像読取装置によれば、画像読取チップにおいて、電源電圧によって特性が大きく変動するノイズ低減回路に安定した電力供給を行うことで、画像を読み取る性能を高めることができる。
【００２８】
［適用例１０］
上記適用例に係る画像読取装置において、前記アナログ回路は、前記画素部から出力された出力信号を増幅する増幅回路を含んでもよい。
【００２９】
本適用例に係る画像読取装置によれば、画像読取チップにおいて、電源電圧によって特性が大きく変動する増幅回路に安定した電力供給を行うことで、画像を読み取る性能を高めることができる。
【００３０】
［適用例１１］
上記適用例に係る画像読取装置において、前記アナログ回路は、前記電源電圧を昇圧する昇圧回路と、前記画素部を駆動する駆動信号を生成する画素駆動回路と、前記画素部から出力された出力信号に含まれるノイズを低減するノイズ低減回路と、前記出力信号を増幅する増幅回路と、を含み、前記昇圧回路と前記画素駆動回路とは、前記第２の電源パッドよりも前記第１の電源パッドに近い位置に設けられ、前記ノイズ低減回路と前記増幅回路とは、前記第１の電源パッドよりも前記第２の電源パッドに近い位置に設けられていてもよい。
【００３１】
本適用例に係る画像読取装置によれば、画像読取チップにおいて、大きな電力を必要とする昇圧回路とタイミングが変動しやすい駆動信号を生成する画素駆動回路は、第１の電源パッドに近く、かつ、第２の電源パッドからも比較的近いので、昇圧回路と画素駆動回路に安定した電力を供給することができる。また、電源電圧によって特性が大きく変動するノイズ低減回路と増幅回路は、第２の電源パッドに近く、かつ、第１の電源パッドからも比較的近いので、ノイズ低減回路と増幅回路にも安定した電力供給を行うことができる。従って、画像を読み取る性能を高めることができる。
【００３２】
［適用例１２］
本適用例に係る半導体装置は、第１辺と、前記第１辺よりも短い第２辺と、を含む形状の半導体装置であって、光を受けて光電変換する受光素子を含む複数の画素部と、アナロ
グ回路と、ロジック回路と、電源電圧が供給される電源パッドと、を備え、前記複数の画素部は、前記第１辺に沿う方向に列状に配置され、前記アナログ回路と前記第１辺の中点との距離は、前記ロジック回路と前記第１辺の前記中点との距離よりも短く、前記アナログ回路と前記電源パッドとの距離は、前記ロジック回路と前記電源パッドとの距離よりも短い。
【００３３】
本適用例に係る半導体装置では、複数の画素部が第１辺に沿う方向に列状に配置されているため、第１辺に沿う方向の電源配線が長くなるが、アナログ回路は、ロジック回路よりも内側（中心寄り）、かつ、ロジック回路よりも電源パッドに近い場所に配置されているので、電源パッドからアナログ回路に至る電源配線は比較的短く、配線抵抗に起因する電源電圧の降下や上昇が小さい。さらに、アナログ回路は、ロジック回路のスイッチング動作によって生じる電源ノイズの影響を受けにくい。従って、本適用例に係る半導体装置によれば、電源電圧によって特性が変動しやすいアナログ回路に安定した電力供給を行うことで、画像を読み取る性能を高めることができる。
【図面の簡単な説明】
【００３４】
【図１】本実施形態に係る複合機を示した外観斜視図である。
【図２】スキャナーユニットの内部構造を示した斜視図である。
【図３】イメージセンサーモジュールの構成を模式的に示す分解斜視図である。
【図４】画像読取チップの配置を模式的に示す平面図である。
【図５】スキャナーユニットの機能構成を示す図である。
【図６】画像読取チップの機能ブロック図である。
【図７】画素部の構成を示す図である。
【図８】画像読取チップの各信号のタイミングチャート図である。
【図９】画像読取チップのレイアウト構成を示す図である。
【図１０】図９に破線で示した領域Ａの拡大図である。
【発明を実施するための形態】
【００３５】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３６】
以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機（複合装置）１について説明する。
【００３７】
１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本体であるプリンターユニット（画像記録装置）２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット（画像読取装置）３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。
【００３８】
一方、図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した装置フレーム（不図示）と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、
ＵＳＢポートを介してコンピューター等に接続可能に構成されている。
【００３９】
スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。
【００４０】
図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、ガラス製の原稿載置板（原稿台；不図示）が広く配設されており、被読取面を下にした被読取媒体（原稿）をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。
【００４１】
図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿ってＹ軸方向に往復動する。これにより、原稿載置板上の被読取媒体（原稿）の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサーであってもよい。
【００４２】
図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオード（ＬＥＤ：Light emitting diode）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。
【００４３】
図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数（ｍ個）の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においてはＸ軸方向）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており（図６、図７、図９参照）、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３（画像読取装置）を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３（画像読取装置）を実現するこ
とができる。
【００４４】
２．スキャナーユニット（画像読取装置）の機能構成
図５は、スキャナーユニット（画像読取装置）３の機能構成を示す機能ブロック図である。図５に示される例では、スキャナーユニット（画像読取装置）３は、制御部２００、アナログフロントエンド（ＡＦＥ）２０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及びｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）を含んで構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部２００及びアナログフロントエンド（ＡＦＥ）２０２は、それぞれ、集積回路（ＩＣ：Integrated Circuit）で実現されてもよい。
【００４５】
制御部２００は、一定の周期Ｔで赤色ＬＥＤ４１２Ｒに対して一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、周期Ｔで緑色ＬＥＤ４１２Ｇに対して露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、周期Ｔで青色ＬＥＤ４１２Ｂに対して露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、周期Ｔの間に、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを排他的に１つずつ順番に発光させる。
【００４６】
また、制御部２００は、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫは画像読取チップ４１５の動作クロック信号であり、解像度設定信号ＲＥＳは、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度を設定するための信号である。解像度設定信号ＲＥＳがアクティブ（本実施形態ではハイレベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数によって、解像度が設定される。本実施形態では、解像度設定信号ＲＥＳがアクティブ（ハイレベル）の期間におけるクロック信号ＣＬＫの立ち上がりエッジの数が２，４，８の場合に、それぞれ、３００ｄｐｉ，６００ｄｐｉ，１２００ｄｐｉの各解像度が設定されるものとする。
【００４７】
各画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、各受光素子が被読取媒体に形成されている画像からの光を受けた後、チップイネーブル信号ＥＮｊがアクティブ（本実施形態ではハイレベル）の期間、クロック信号ＣＬＫに同期して、各受光素子が受けた光に基づき、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＳＯを生成し、出力する。本実施形態では、制御部２００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂを発光させた後、一定時間（画像読取チップ４１５−１が画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレベル）となるチップイネーブル信号ＥＮ１を生成し、画像読取チップ４１５−１に供給する。また、画像読取チップ４１５−ｊ（ｊ＝１〜ｍ）は、画像信号ＳＯの出力を終了した後に一定時間（画像読取チップ４１５−ｊ＋１が画像信号ＳＯの出力を終了するまでの時間）アクティブ（ハイレベル）となるチップイネーブル信号ＥＮｊ＋１を生成し、画像読取チップ４１５−ｊ＋１に供給する。これにより、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光した後、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）が順番に画像信号ＳＯを出力することになる。画像読取チップ４１５の詳細な回路構成及び動作については後述する。
【００４８】
アナログフロントエンド（ＡＦＥ）２０２は、ｍ個の画像読取チップ４１５（４１５−１〜４１５−ｍ）が順番に出力する画像信号ＳＯを受け取り、各画像信号ＳＯに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。
【００４９】
制御部２００は、アナログフロントエンド（ＡＦＥ）２０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。
【００５０】
３．画像読取チップの構成及び動作
図６は、画像読取チップ４１５の機能ブロック図である。図６に示される画像読取チップ４１５は、制御回路１００、昇圧回路１０１、画素駆動回路１０２、ｎ個の画素部１１０及び出力回路１２０を備えている。画像読取チップ４１５は、２つの電源端子ＶＤＰ，ＶＳＰからそれぞれ電源電圧ＶＤＤ（例えば３．３Ｖ）及び電源電圧ＶＳＳ（例えば０Ｖ）が供給され、３つの入力端子ＩＰ１，ＩＰ２，ＩＰ３からそれぞれ入力されるチップイネーブル信号ＥＮ＿Ｉ（図５のチップイネーブル信号ＥＮ１〜ＥＮｍのいずれか）、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫと、基準電圧供給端子ＶＲＰから供給される基準電圧ＶＲＥＦとに基づいて動作する。
【００５１】
制御回路１００は、チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫに基づいて、昇圧回路１０１、画素駆動回路１０２、ｎ個の画素部１１０及び出力回路１２０の動作を制御するロジック回路である。
【００５２】
制御回路１００は、クロック信号ＣＬＫの立ち上がりのタイミングで解像度設定信号ＲＥＳをサンプリングし、サンプリングした解像度設定信号ＲＥＳがハイレベルである場合、連続してハイレベルの解像度設定信号ＲＥＳをサンプリングする回数をカウントする。そして、制御回路１００は、カウント値が２であれば３００ｄｐｉ、カウント値が４であれば６００ｄｐｉ、カウント値が８であれば１２００ｄｐｉの各解像度を示すビットデータを解像度設定レジスター（不図示）に保持する。
【００５３】
また、制御回路１００は、チップイネーブル信号ＥＮ＿Ｉがローレベルからハイレベルに変化すると、所定のタイミングで昇圧回路１０１に制御信号を出力する。
【００５４】
また、制御回路１００は、昇圧回路１０１に制御信号を出力した後、所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる画素選択信号ＳＥＬ０を生成し、１番目の画素部１１０に出力する。
【００５５】
また、制御回路１００は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、解像度設定レジスターに保持されているビットデータに基づいて、第２転送制御信号Ｔｘ２を生成する。本実施形態では、第２転送制御信号Ｔｘ２は、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄで構成されており、解像度設定レジスターに保持されているビットデータに応じて、アクティブ（本実施形態ではハイレベル）となる信号が変わる。具体的には、当該ビットデータが１２００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において信号Ｔｘ２ａのみがアクティブ（ハイレベル）となり、次の１周期は信号Ｔｘ２ｂのみがアクティブ（ハイレベル）となり、さらに次の１周期は信号Ｔｘ２ｃのみがアクティブ（ハイレベル）となり、さらに次の１周期は信号Ｔｘ２ｄのみがアクティブ（ハイレベル）となる。また、当該ビットデータが６００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において２本の信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時にアクティブ（ハイレベル）となり、次の１周期は２本の信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時にアクティブ（ハイレベル）と
なる。また、当該ビットデータが３００ｄｐｉの解像度を示すときは、第２転送制御信号Ｔｘ２は、クロック信号ＣＬＫの１周期において４本の信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄが同時にアクティブ（ハイレベル）となる。
【００５６】
また、制御回路１００は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで画素駆動回路１０２に制御信号を出力する。
【００５７】
また、制御回路１００は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、ｎ個の画素部１１０に蓄積される電荷を初期化する制御信号であるリセット信号ＲＳＴを生成する。本実施形態では、ｎ個の画素部１１０には、リセット信号ＲＳＴが共通して供給される。そのため、画像読取チップ４１５は、ｎ個の画素部１１０にリセット信号ＲＳＴを転送するための制御信号線３００を備えている。
【００５８】
また、制御回路１００は、画素選択信号ＳＥＬ０を出力した後、所定のタイミングで、サンプリング信号ＳＭＰを生成する。
【００５９】
昇圧回路１０１は、制御回路１００からの制御信号に基づいて、電源電圧ＶＤＤを昇圧し、昇圧された電源電圧をハイレベルとする第１転送制御信号Ｔｘ１を生成する。第１転送制御信号Ｔｘ１は、露光時間Δｔの間に受光素子に蓄積された電荷を転送するための制御信号であり、ｎ個の画素部１１０に共通に供給される。
【００６０】
画素駆動回路１０２は、制御回路１００からの制御信号に基づいて、ｎ個の画素部１１０を駆動する駆動信号Ｄｒｖを生成する。ｎ個の画素部１１０は１次元方向に並んで設けられており、駆動信号Ｄｒｖは、駆動信号線３１１によってｎ個の画素部１１０に転送される。そして、ｉ番目（ｉは１〜ｎのいずれか）の画素部１１０は、駆動信号Ｄｒｖがアクティブ（ハイレベル）、かつ、画素選択信号ＳＥＬｉ−１がアクティブ（ハイレベル）のときに、画素選択信号ＳＥＬｉをアクティブ（ハイレベル）にして出力信号（画素信号）を出力する。画素選択信号ＳＥＬｉはｉ＋１番目の画素部１１０に出力される。
【００６１】
ｎ個の画素部１１０は、被読取媒体に形成されている画像からの光を受けて光電変換する受光素子を含み、それぞれ、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２、画素選択信号ＳＥＬ（ＳＥＬ０〜ＳＥＬｎ−１のいずれか）、リセット信号ＲＳＴ及び駆動信号Ｄｒｖに基づき、受光素子が露光時間Δｔの間に受けた光に応じた電圧の画素信号を出力する。ｎ個の画素部１１０から出力される出力信号（画素信号）は、出力信号線３０１によって順番に出力回路１２０に転送される。ｎ個の画素部１１０はすべて同じ構成であり、具体的な回路構成及び動作については後述する。
【００６２】
出力回路１２０は、ｎ個の画素部１１０のそれぞれが出力する画素信号に対して所定の信号処理を行って画像信号ＳＯを生成し、出力する。本実施形態では、出力回路１２０は、ＣＤＳ（Correlated Double Sampling）回路１２１及び増幅回路１２２を備えている。
【００６３】
ＣＤＳ回路１２１には、出力信号線３０１を介して、ｎ個の画素部１１０からそれぞれ出力される画素信号を順番に含む画像信号Ｖｏが入力される。ＣＤＳ回路１２１は、ｎ個の画素部１１０が有する増幅トランジスターの特性ばらつきにより発生し、画像信号Ｖｏに重畳されている雑音を、基準電圧ＶＲＥＦを基準とする相関二重サンプリングによって除去する。すなわち、ＣＤＳ回路１２１は、ｎ個の画素部１１０から出力された出力信号（画素信号）に含まれるノイズを低減するノイズ低減回路である。
【００６４】
増幅回路１２２は、ＣＤＳ回路１２１によって雑音が除去された信号をサンプリング信号ＳＭＰに基づいてサンプリングし、サンプリングした信号を増幅して画像信号ＳＯを生
成する。すなわち、増幅回路１２２は、ｎ個の画素部１１０から出力された出力信号（画素信号）を増幅する増幅回路である。前述の通り、画像信号ＳＯは出力端子ＯＰ１を介して画像読取チップ４１５から出力され、アナログフロントエンド（ＡＦＥ）２０２に供給される（図５参照）。
【００６５】
制御回路１００は、チップイネーブル信号ＥＮ＿Ｉがハイレベルからローレベルに変化すると、出力回路１２０に画像信号ＳＯの出力を停止させて出力端子ＯＰ１をハイインピーダンスにするとともに、一定時間アクティブ（ハイレベル）となるチップイネーブル信号ＥＮ＿Ｏ（図５のチップイネーブル信号ＥＮ２〜ＥＮｍ＋１のいずれか）を生成し、出力端子ＯＰ２を介して次段の画像読取チップ４１５に出力する。
【００６６】
図７は、画素部１１０（ｉ番目の画素部１１０）の構成を示す図である。図７に示されるように、画素部１１０は、４個の受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４を備えている。すなわち、画素部１１０は、４画素を含んでいる。
【００６７】
受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、フォトダイオードで構成されており、アノードは接地されている。受光素子ＰＤ１のカソードはＮＭＯＳトランジスターＭ１１のソースと接続され、受光素子ＰＤ２のカソードはＮＭＯＳトランジスターＭ１２のソースと接続され、受光素子ＰＤ３のカソードはＮＭＯＳトランジスターＭ１３のソースと接続され、受光素子ＰＤ４のカソードはＮＭＯＳトランジスターＭ１４のソースと接続されている。
【００６８】
ＮＭＯＳトランジスターＭ１１のドレインはＮＭＯＳトランジスターＭ２１のソースと接続され、ＮＭＯＳトランジスターＭ１２のドレインはＮＭＯＳトランジスターＭ２２のソースと接続され、ＮＭＯＳトランジスターＭ１３のドレインはＮＭＯＳトランジスターＭ２３のソースと接続され、ＮＭＯＳトランジスターＭ１４のドレインはＮＭＯＳトランジスターＭ２４のソースと接続されている。４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４の各ゲートには、第１転送制御信号Ｔｘ１が供給される。
【００６９】
４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の各ドレインは、ＮＭＯＳトランジスターＭ３のソース、ＮＭＯＳトランジスターＭ４のゲート及び容量Ｃ０の一端と共通に接続されている。容量Ｃ０の他端は接地されている。ＮＭＯＳトランジスターＭ２１のゲートには信号Ｔｘ２ａが供給され、ＮＭＯＳトランジスターＭ２２のゲートには信号Ｔｘ２ｂが供給され、ＮＭＯＳトランジスターＭ２３のゲートには信号Ｔｘ２ｃが供給され、ＮＭＯＳトランジスターＭ２４のゲートには信号Ｔｘ２ｄが供給される。
【００７０】
ＮＭＯＳトランジスターＭ３のドレインには電源電圧が供給され、ＮＭＯＳトランジスターＭ３のゲートにはリセット信号ＲＳＴが供給される。
【００７１】
ＮＭＯＳトランジスターＭ４のドレインには電源電圧が供給され、ＮＭＯＳトランジスターＭ４のソースは、ＮＭＯＳトランジスターＭ５のドレインと接続されている。
【００７２】
ＮＭＯＳトランジスターＭ５のソースは、出力信号線３０１に接続され、ＮＭＯＳトランジスターＭ５のゲートには、フリップフロップ（Ｆ／Ｆ）の出力信号（画素選択信号ＳＥＬｉ）が供給される。
【００７３】
フリップフロップ（Ｆ／Ｆ）は、画素選択信号ＳＥＬｉ−１と駆動信号Ｄｒｖが入力され、駆動信号Ｄｒｖの立ち上がりエッジで画素選択信号ＳＥＬｉ−１を取り込んで遅延さ
せた画素選択信号ＳＥＬｉ出力する。なお、画素選択信号ＳＥＬｉは、不図示の遅延回路を介してフリップフロップ（Ｆ／Ｆ）の非同期リセット信号となる。そのため、画素選択信号ＳＥＬｉは、アクティブ（ハイレベル）になった後、所望の時間が経過後に非アクティブ（ローレベル）に戻る。
【００７４】
このように構成されたｉ番目の画素部１１０は、以下のように動作する。まず、露光時間Δｔにおいて、第１転送制御信号Ｔｘ１、第２転送制御信号Ｔｘ２（ＴＸ２ａ，ＴＸ２ｂ，ＴＸ２ｃ，ＴＸ２ｄ）、画素選択信号ＳＥＬｉ−１、駆動信号Ｄｒｖはすべて非アクティブ（ローレベル）であり、受光素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、受けた光に応じた電荷（負の電荷）を蓄積する。
【００７５】
次に、第１転送制御信号Ｔｘ１のみがアクティブ（ハイレベル）となり、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４がすべてオンする。これにより、受光素子ＰＤ１に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１１のドレインとＮＭＯＳトランジスターＭ２１のソースとの接続ノードに形成された中間蓄積容量Ｃ１（不図示）に転送されて蓄積される。受光素子ＰＤ２に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１２のドレインとＮＭＯＳトランジスターＭ２２のソースとの接続ノードに形成された中間蓄積容量Ｃ２（不図示）に転送されて蓄積される。受光素子ＰＤ３に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１３のドレインとＮＭＯＳトランジスターＭ２３のソースとの接続ノードに形成された中間蓄積容量Ｃ３（不図示）に転送されて蓄積される。受光素子ＰＤ４に蓄積された電荷（負の電荷）は、ＮＭＯＳトランジスターＭ１４のドレインとＮＭＯＳトランジスターＭ２４のソースとの接続ノードに形成された中間蓄積容量Ｃ４（不図示）に転送されて蓄積される。
【００７６】
次に、第１転送制御信号Ｔｘ１が非アクティブ（ローレベル）になり、画素部１１０に供給される駆動信号Ｄｒｖは、クロック信号ＣＬＫの半周期毎に、アクティブ（ハイレベル）と非アクティブ（ローレベル）を繰り返す。
【００７７】
また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが一定時間アクティブ（ハイレベル）になる。これにより、ＮＭＯＳトランジスターＭ３がオンして容量Ｃ０が初期化され、容量Ｃ０には一定量の電荷（正の電荷）が蓄積される。また、クロック信号ＣＬＫの１周期毎に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となる。
【００７８】
具体的には、解像度が１２００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ａのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｂのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｃのみが一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、信号Ｔｘ２ｄのみが一定時間アクティブ（ハイレベル）となる。４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄはこれを繰り返す。
【００７９】
また、解像度が６００ｄｐｉに設定されているときは、まず、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ａ，Ｔｘ２ｂのみが同時に一定時間アクティブ（ハイレベル）となる。次に、クロック信号ＣＬＫの１周期において、２つの信号Ｔｘ２ｃ，Ｔｘ２ｄのみが同時に一定時間アクティブ（ハイレベル）となり、これを繰り返す。
【００８０】
また、解像度が３００ｄｐｉに設定されているときは、クロック信号ＣＬＫの１周期において、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄは同時に一定時間アクティ
ブ（ハイレベル）となり、これを繰り返す。
【００８１】
そして、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄの少なくとも１つが一定時間アクティブ（ハイレベル）となると、４つのＮＭＯＳトランジスターＭ２１，Ｍ２２，Ｍ２３，Ｍ２４の少なくとも１つがオンし、容量Ｃ０に蓄積された一定量の電荷（正の電荷）が、中間蓄積容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の少なくとも１つに蓄積された電荷（負の電荷）の分だけ減少する。
【００８２】
また、画素信号の読み出し対象の画素部１１０では、画素選択信号ＳＥＬｉ−１が一定時間アクティブ（ハイレベル）となり、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、画素選択信号ＳＥＬｉが一定時間アクティブ（ハイレベル）となる。
【００８３】
これにより、ＮＭＯＳトランジスターＭ５がＯＮし、容量Ｃ０に蓄積された電荷に応じて、ＮＭＯＳトランジスターＭ４を流れる電流が変化する。これにより、ＮＭＯＳトランジスターＭ４のソース電位が変化し、画素部１１０から、ＮＭＯＳトランジスターＭ４のソース電位に応じた電圧の画素信号が出力信号線３０１に出力される。
【００８４】
一方、画素信号の読み出し対象でない画素部１１０では、画素選択信号ＳＥＬｉ−１は非アクティブ（ローレベル）を維持するため、画素選択信号ＳＥＬｉもローレベルである。従って、ＮＭＯＳトランジスターＭ５はオフしており、画素部１１０から画素信号は出力されない。
【００８５】
なお、４つのＮＭＯＳトランジスターＭ１１，Ｍ１２，Ｍ１３，Ｍ１４のゲート信号には、電荷転送を短時間で効率よく行うため、昇圧回路１０１の出力が用いられているが、転送効率、精度に問題が無い場合は、電源電圧での駆動でもよい。この場合、昇圧回路１０１は不要である。
【００８６】
図８は、画像読取チップ４１５の各信号のタイミングチャート図である。なお、図８は、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度が３００ｄｐｉに設定された場合のタイミングチャート図である。
【００８７】
図８に示されるように、まず、クロック信号ＣＬＫの２周期の間、解像度設定信号ＲＥＳがハイレベルとなる。そして、露光時間Δｔが経過すると、チップイネーブル信号ＥＮ＿Ｉが一定時間アクティブ（ハイレベル）となり、以降、各画素部１１０には３００ｄｐｉでの各種の信号が供給される。
【００８８】
チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）になった後、まず、クロック信号ＣＬＫの数周期の間、第１転送制御信号Ｔｘ１がアクティブ（ハイレベル）になる。
【００８９】
次に、クロック信号ＣＬＫの１周期の間、画素選択信号ＳＥＬ０がアクティブ（ハイレベル）になる。
【００９０】
次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、第１転送制御信号Ｔｘ１及び画素選択信号ＳＥＬ０がともに非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。
【００９１】
次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、第２転送制御信号Ｔｘ２を構成する４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、ク
ロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ１がアクティブ（ハイレベル）となり、これにより、１番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが１番目の画素信号に対応する電圧となる。
【００９２】
次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ１が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。
【００９３】
次に、リセット信号ＲＳＴが非アクティブ（ローレベル）に戻った後、４つの信号Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄのすべてが、クロック信号ＣＬＫが次に立ち下がるまでアクティブ（ハイレベル）となる。また、画素選択信号ＳＥＬ２がアクティブ（ハイレベル）となり、これにより、２番目の画素部１１０からの画素信号が出力信号線３０１に出力され、画像信号Ｖｏがこの画素信号に応じた電圧になる。この画像信号Ｖｏは、出力回路１２０で信号処理され、サンプリング信号ＳＭＰの立ち下がりに同期して画像信号ＳＯが２番目の画素信号に対応する電圧となる。
【００９４】
次に、クロック信号ＣＬＫの半周期の間、駆動信号Ｄｒｖがアクティブ（ハイレベル）となり、画素選択信号ＳＥＬ２が非アクティブ（ローレベル）になる。また、少し遅れてリセット信号ＲＳＴが短い時間アクティブ（ハイレベル）となる。
【００９５】
以降は、同様に、画像信号ＳＯは、サンプリング信号ＳＭＰの立ち下がりに同期して、３番目〜ｎ番目までの画素信号に応じた電圧となる。
【００９６】
その後、チップイネーブル信号ＥＮ＿Ｉがアクティブ（ハイレベル）から非アクティブ（ローレベル）に変化し、出力端子ＯＰ１がハイインピーダンスになる。また、チップイネーブル信号ＥＮ＿Ｏが一定時間アクティブ（ハイレベル）となる。
【００９７】
４．画像読取チップのレイアウト構成
図９は、画像読取チップ４１５のレイアウト構成を示す図である。図９は、画像読取チップ４１５の半導体基板４００を平面視したときのレイアウト構成を示しており、図９では、画像読取チップ４１５を構成する回路ブロックとパッドのみが示されている。また図１０は、図９に破線で示した領域Ａの拡大図であり、図１０では電源配線も示されている。
【００９８】
図９に示されるように、画像読取チップ４１５は、第１辺Ｘ１と、第１辺Ｘ１よりも短い第２辺Ｙ１と、を含む形状である。例えば、画像読取チップ４１５は、第１辺Ｘ１と対向する第３辺Ｘ２とが同じ長さであり、第２辺Ｙ１と対向する第４辺Ｙ２とが同じ長さであり、第１辺Ｘ１と第２辺Ｙ１とが直交する形状、すなわち、長方形であってもよい。
【００９９】
また、本実施形態では、イメージセンサーモジュール４１はラインセンサーであるため、図９に示されるように、画像読取チップ４１５において、複数（ｍ個）の画素部１１０は、第１辺Ｘ１に沿う方向に列状に配置されている。従って、画像読取チップ４１５は、第２辺Ｙ１に対して第１辺Ｘ１が極端に長く、細長い形状である。
【０１００】
画像読取チップ４１５は、２つの電源パッド１５１，１５２と、３つの入力パッド１６１，１６２，１６３と、２つの出力パッド１７１，１７２と、基準電圧供給パッド１８１とを含む。
【０１０１】
２つの電源パッド１５１，１５２は、それぞれ、ボンディングワイヤー等によって図６の電源端子ＶＤＰ，ＶＳＰと電気的に接続される。すなわち、電源パッド１５１は、第１の電源電圧である電源電圧ＶＤＤが供給される第１の電源パッドであり、電源パッド１５２は、第１の電圧よりも低い第２の電源電圧である電源電圧ＶＳＳが供給される第２の電源パッドである。
【０１０２】
３つの入力パッド１６１，１６２，１６３は、それぞれ、ボンディングワイヤー等によって図６の入力端子ＩＰ１，ＩＰ２，ＩＰ３と電気的に接続される。すなわち、３つの入力パッド１６１，１６２，１６３は、それぞれ、画像読取チップ４１５への入力信号である、チップイネーブル信号ＥＮ＿Ｉ、解像度設定信号ＲＥＳ及びクロック信号ＣＬＫを入力するパッドである。
【０１０３】
２つの出力パッド１７１，１７２は、それぞれ、ボンディングワイヤー等によって図６の出力端子ＯＰ１，ＯＰ２と電気的に接続される。すなわち、２つの出力パッド１７１，１７２は、それぞれ、画像読取チップ４１５からの出力信号である、画像信号ＳＯ及びチップイネーブル信号ＥＮ＿Ｏを出力するパッドである。
【０１０４】
基準電圧供給パッド１８１は、ボンディングワイヤー等によって図６の基準電圧供給端子ＶＲＰと電気的に接続される。すなわち、基準電圧供給パッド１８１は、基準電圧ＶＲＥＦが供給されるパッドである。
【０１０５】
図９に示されるように、第２辺Ｙ１を短くしてチップ面積を縮小するために、アナログ回路（昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２）と、ロジック回路（制御回路１００）と、電源パッド１５１，１５２と、入力パッド１６１，１６２，１６３と、出力パッド１７１，１７２と、基準電圧供給パッド１８１とは、第１辺Ｘ１に沿う方向に配置されている。具体的には、制御回路１００は、入力パッド１６１の外側、入力パッド１６１と入力パッド１６２との間、入力パッド１６２と入力パッド１６３との間、入力パッド１６３と電源パッド１５１との間の入力パッド１６３側、昇圧回路１０１との間、出力パッド１７１と出力パッド１７２との間、出力パッド１７２の外側の６箇所に分かれて配置されている。また、昇圧回路１０１は、入力パッド１６３と電源パッド１５１との間の電源パッド１５１側に配置されている。また、画素駆動回路１０２は、電源パッド１５１と電源パッド１５２との間の電源パッド１５１側に配置されている。また、ＣＤＳ回路１２１は、電源パッド１５１と電源パッド１５２との間の電源パッド１５２側に配置されている。また、増幅回路１２２は、電源パッド１５２と基準電圧供給パッド１８１との間、基準電圧供給パッド１８１と出力パッド１７１との間の２箇所に分かれて配置されている。
【０１０６】
そして、特に、本実施形態では、アナログ回路である昇圧回路１０１と第１辺Ｘ１の中点Ｏとの距離は、ロジック回路である制御回路１００と第１辺Ｘ１の中点Ｏとの距離よりも短い。さらに、昇圧回路１０１と電源パッド１５１との距離は、制御回路１００と電源パッド１５１との距離よりも短い。同様に、アナログ回路である画素駆動回路１０２と第１辺Ｘ１の中点Ｏとの距離は、ロジック回路である制御回路１００と第１辺Ｘ１の中点Ｏとの距離よりも短い。さらに、画素駆動回路１０２と電源パッド１５１との距離は、制御回路１００と電源パッド１５１との距離よりも短い。また、アナログ回路であるＣＤＳ回路１２１と第１辺Ｘ１の中点Ｏとの距離は、ロジック回路である制御回路１００と第１辺Ｘ１の中点Ｏとの距離よりも短い。さらに、ＣＤＳ回路１２１と電源パッド１５２との距離は、制御回路１００と電源パッド１５２との距離よりも短い。同様に、アナログ回路である増幅回路１２２と第１辺Ｘ１の中点Ｏとの距離は、ロジック回路である制御回路１００と第１辺Ｘ１の中点Ｏとの距離よりも短い。さらに、増幅回路１２２と電源パッド１５１との距離は、制御回路１００と電源パッド１５１との距離よりも短い。
【０１０７】
換言すれば、画像読取チップ４１５において、アナログ回路である昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２は、いずれも、ロジック回路である制御回路１００よりも内側（チップの中心寄り）、かつ、制御回路１００よりも電源パッド１５１あるいは電源パッド１５２に近い場所に配置されている。従って、画像読取チップ４１５は、細長い形状であるため、第１辺Ｘ１に沿う方向の電源配線が非常に長くなるが、電源パッド１５１や電源パッド１５２から昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２に至る電源配線は比較的短く、配線抵抗に起因する電源電圧ＶＤＤの降下や電源電圧ＶＳＳの上昇が小さい。さらに、昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２は、ロジック回路である制御回路１００のスイッチング動作によって生じる電源ノイズの影響を受けにくい。そのため、アナログ回路であるため電源電圧によって特性が変動しやすい昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２は、安定した電源電圧ＶＤＤ，ＶＳＳが供給されて動作するので、画像を読み取る性能を高めることができる。
【０１０８】
また、図９に示されるように、電源パッド１５１と第１辺Ｘ１の中点Ｏとの距離は、入力パッド１６１，１６２，１６３と第１辺Ｘ１の中点Ｏとの距離よりも短く、かつ、出力パッド１７１，１７２と第１辺Ｘ１の中点Ｏとの距離よりも短い。同様に、電源パッド１５２と第１辺Ｘ１の中点Ｏとの距離は、入力パッド１６１，１６２，１６３と第１辺Ｘ１の中点Ｏとの距離よりも短く、かつ、出力パッド１７１，１７２と第１辺Ｘ１の中点Ｏとの距離よりも短い。換言すれば、画像読取チップ４１５において、電源パッド１５１，１５２は、入力パッド１６１，１６２，１６３や出力パッド１７１，１７２よりも内側（チップの中心寄り）に配置されている。そのため、電源パッド１５１，１５２と、電源パッド１５１，１５２から最も遠い回路との距離を比較的短くすることが可能である。ただし、電源パッド１５１，１５２を第１辺Ｘ１の中点Ｏの近傍に配置すれば最も遠い回路までの距離を最も短くすることができるが、本実施形態では、図９に示されるように、電源パッド１５１，１５２は、第１辺Ｘ１の中点Ｏの近傍ではなく、第２辺Ｙ１あるいは第２辺Ｙ１と対向する第４辺Ｙ２から、第１辺Ｘ１の長さＬの３０％以上４０％以下の領域に配置されている。従って、図９において画像読取チップ４１５の幅に合わせて図示されている電源電圧の電源降下を示す図に実線で示されるように、電源パッド１５１が第１辺Ｘ１の中点Ｏに配置された場合（一点鎖線）と比較して、ＣＤＳ回路１２１、増幅回路１２２及び制御回路１００（出力パッド１７１，１７２近傍の制御回路１００）に供給される電源電圧ＶＤＤの電圧降下が少しだけ大きくなる。しかしながら、アナログ回路であるＣＤＳ回路１２１や増幅回路１２２の特性に影響を与えるほどの電圧降下は生じず、さらに、電圧降下が最も大きい制御回路１００はロジック回路であるため誤動作することもない。電源電圧ＶＳＳの電圧上昇についても同じことが言える。
【０１０９】
本実施形態では、図９に示されるように、電源パッド１５１と電源パッド１５２との間に画素駆動回路１０２とＣＤＳ回路１２１を配置可能な領域が確保されており、電源パッド１５１の両側に昇圧回路１０１と画素駆動回路１０２とを配置し、電源パッド１５２の両側にＣＤＳ回路１２１と増幅回路１２２を配置することを可能にしている。すなわち、昇圧回路１０１と画素駆動回路１０２とは、電源パッド１５２よりも電源パッド１５１に近い位置に設けられ、ＣＤＳ回路１２１と増幅回路１２２とは、電源パッド１５１よりも電源パッド１５２に近い位置に設けられている。
【０１１０】
そして、本実施形態では、図１０に示されるように、アナログ回路である昇圧回路１０１、ＣＤＳ回路１２１及び画素駆動回路１０２と電源パッド１５１とをそれぞれ電気的に接続する電源配線１３１，１３２，１３３（第１の電源配線の一例）と、ロジック回路である制御回路１００と電源パッド１５１とを電気的に接続する電源配線１３４，１３５（第２の電源配線の一例）とは、電源パッド１５１の位置から分岐している。また、アナロ
グ回路である画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２と電源パッド１５２とをそれぞれ電気的に接続する電源配線１４１，１４２，１４３（第１の電源配線の一例）と、ロジック回路である制御回路１００と電源パッド１５２とを電気的に接続する電源配線１４４，１４５（第２の電源配線の一例）とは、電源パッド１５２の位置から分岐している。従って、画像読取チップ４１５は、大きな電力を必要とする昇圧回路１０１、電源電圧によって駆動信号の生成タイミングが変動しやすい画素駆動回路１０２、電源電圧によって特性が変動しやすいＣＤＳ回路１２１や増幅回路１２２が、安定した電源電圧ＶＤＤ，ＶＳＳが供給されて動作し、かつ、制御回路１００のスイッチング動作に起因する電源ノイズの影響を受けにくいので、画像を読み取る性能を高めることができる。
【０１１１】
また、図１０に示されるように、画像読取チップ４１５の平面視で、電源配線１３１，１３２，１３３（第１の電源配線の一例）と、電源配線１３４，１３５（第２の電源配線の一例）とは、電源パッド１５２と重ならないように設けられ、電源配線１４１，１４２，１４３（第３の電源配線の一例）と、電源配線１４４，１４５（第４の電源配線の一例）とは、電源パッド１５１と重ならないように設けられている。換言すれば、電源配線１３１，１３２，１３３，１３４，１３５，１４１，１４２，１４３，１４４，１４５は、すべて、電源パッド１５１，１５２と同じ配線層に設けられている。そして、電源電圧ＶＤＤが伝搬する電源配線１３１，１３２，１３３，１３４，１３５の１つと、電源電圧ＶＳＳが伝搬する電源配線１４１，１４２，１４３，１４４，１４５の１つとが重なる部分でのみ互いの配線層が異なっていればよいので、これらの電源配線や電源パッド１５１，１５２はすべて２つの配線層のみで実現される。従って、製造工程を簡素化することが可能であり、画像読取チップ４１５の製造コストを低減させることができる。
【０１１２】
さらに、本実施形態では、図９に示されるように、第２辺Ｙ１に近い位置に入力パッド１６１，１６２，１６３が設けられ、第２辺Ｙ１から遠い位置に出力パッド１７１，１７２が設けられている。さらに、入力パッド１６１，１６２，１６３からそれぞれ入力される信号が供給される制御回路１００の一部が、入力パッド１６１，１６２，１６３の近傍に配置され、出力パッド１７１，１７２から出力される信号を生成する増幅回路１２２の一部や制御回路１００の一部が出力パッド１７１，１７２の近傍に配されている。換言すれば、画像読取チップ４１５において、入力信号、内部信号及び出力信号が伝搬する各信号配線が短くなっている。従って、画像読取チップ４１５は、昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２の特性を向上させ、画像を読み取る性能を高めることができる。
【０１１３】
５．作用効果
以上に説明したように、本実施形態のスキャナーユニット（画像読取装置）３では、画像読取チップ（半導体装置）４１５において、電源パッド１５１，１５２が中心寄りに配置され、かつ、電源パッド１５１の両側及び電源パッド１５２の両側の４箇所にアナログ回路（昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２）が配置されていることで、当該アナログ回路への電力供給が安定する。また、当該アナログ回路に電力を供給するための電源配線１３１，１３２，１３３，１４１，１４２，１４３とロジック回路（制御回路１００）に電力を供給するための電源配線１３４，１３５，１４４，１４５とが、電源パッド１５１，１５２の位置から分岐しているため、アナログ回路が、ロジック回路の動作に起因して発生する電源ノイズの影響を受けにくい。従って、本実施形態のスキャナーユニット（画像読取装置）３及び画像読取チップ（半導体装置）４１５によれば、画像読み取り精度を高めることができる。なお、電源配線１３４，１３５は長くなり、かつ、第２辺Ｙ１の長さを短くするためにはパッドを迂回する部分が細くなるため、電源電圧ＶＤＤの降下が大きくなるが、ロジック回路（制御回路１００）の論理閾値電圧を下回るほどの電圧降下は生じないので、ロジック回路（制御回路１００）が誤動作することもない。
【０１１４】
また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ（半導体装置）４１５において、アナログ回路（昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２）、ロジック回路（制御回路１００）及びパッド（電源パッド１５１，１５２、入力パッド１６１，１６２，１６３、出力パッド１７１，１７２及び基準電圧供給パッド１８１）が第１辺Ｘ１に沿う方向に並べて配置されているので、第２辺Ｙ１が短くなり、チップ面積を縮小することができる。
【０１１５】
また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ（半導体装置）４１５の平面視で、電源電圧ＶＤＤが伝搬する電源配線１３１，１３２，１３３，１３４，１３５と電源電圧ＶＳＳが供給される電源パッド１５２とが重ならず、かつ、電源電圧ＶＳＳが伝搬する電源配線１４１，１４２，１４３，１４４，１４５と電源電圧ＶＤＤが供給される電源パッド１５１とが重ならないように配置されているため、電源配線１３１，１３２，１３３，１３４，１３５，１４１，１４２，１４３，１４４，１４５や電源パッド１５１，１５２が２つの配線層のみで実現可能であり、製造コストを低減させることも可能である。
【０１１６】
６．変形例
画像読取チップ４１５において、電源パッド１５１，１５２の一方と、制御回路１００、昇圧回路１０１、画素駆動回路１０２、ＣＤＳ回路１２１及び増幅回路１２２や電源配線１３１，１３２，１３３，１３４，１３５，１４１，１４２，１４３，１４４，１４５との位置関係は、上記実施形態と異なっていてもよい。すなわち、画像読取チップ４１５の中心から片側のみ上記位置関係になっていてもよい。
【０１１７】
以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態および各変形例を適宜組み合わせることも可能である。
【０１１８】
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１１９】
１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…制御回路、１０１…昇圧回路、１０２…画素駆動回路、１１０…画素部、１２０…出力回路、１２１…ＣＤＳ回路、１２２…増幅回路、１３１，１３２，１３３，１３４，１３５，１４１，１４２，１４３，１４４，１４５…電源配線、１５１，１５２…電源パッド、１６１，１６２，１６３…入力パッド、１７１，１７２…出力パッド、１８１…基準電圧供給パッド、２００…制御部、２０２…アナログフロントエンド（ＡＦＥ）、３００…制御信号線、３０１…出力信号線、３１１…駆動信号線、４００…半導体基板、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５，４１５−１〜４１５−ｍ…画像読取チップ、ＩＰ１，ＩＰ２，ＩＰ３…入力端子、ＯＰ１，Ｏ
Ｐ２…出力端子、ＶＤＰ，ＶＳＰ…電源端子、ＶＲＰ…基準電圧供給端子、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４…受光素子、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４…ＮＭＯＳトランジスター、Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４…ＮＭＯＳトランジスター、Ｍ３，Ｍ４，Ｍ５…ＮＭＯＳトランジスター、ＣＬＫ…クロック信号、Ｄｒｖ…駆動信号、ＤｒｖＲ，ＤｒｖＧ，ＤｒｖＢ…駆動信号、ＥＮ１〜ＥＮｍ＋１，ＥＮ＿Ｉ，ＥＮ＿Ｏ…チップイネーブル信号、ＲＥＳ…解像度設定信号、ＲＳＴ…リセット信号、ＳＥＬ０〜ＳＥＬｎ…画素選択信号、ＳＭＰ…サンプリング信号、Ｔｘ１…第１転送制御信号、Ｔｘ２…第２転送制御信号、Ｔｘ２ａ，Ｔｘ２ｂ，Ｔｘ２ｃ，Ｔｘ２ｄ…信号、Ｖｏ…画像信号、ＳＯ…画像信号、ＶＤＤ，ＶＳＳ…電源電圧、ＶＲＥＦ…基準電圧、Ｘ１…第１辺、Ｘ２…第３辺、Ｙ１…第２辺、Ｙ２…第４辺
【図１】
0006658047.tif 000002
【図２】
0006658047.tif 000003
【図３】
0006658047.tif 000004
【図４】
0006658047.tif 000005
【図５】
0006658047.tif 000006
【図６】
0006658047.tif 000007
【図７】
0006658047.tif 000008
【図８】
0006658047.tif 000009
【図９】
0006658047.tif 000010
【図１０】
0006658047.tif 000011