(57)【特許請求の範囲】
【請求項１】
ＤＣ電圧を受ける電圧入力部と、
負荷が接続される電圧出力部と、
１次巻線、２次巻線、および補助巻線を有するトランスと、
前記電圧入力部と前記トランスの前記１次巻線との間に設けられ、前記１次巻線への印加電圧を交互に反転させるスイッチング回路と、
前記電圧出力部と前記トランスの前記２次巻線との間に設けられた整流平滑回路と、を備え、
前記整流平滑回路は、
前記２次巻線に接続され、前記補助巻線の発生電圧が制御端子に印加される整流スイッチ素子と、
前記電圧出力部への電流出力経路に直列接続された主巻線と、当該主巻線に結合する結合巻線と、を有するチョークトランスと、を備え、
前記結合巻線は前記補助巻線に直列接続されて、前記結合巻線と前記補助巻線との合成電圧が前記整流スイッチ素子の制御端子に入力され、且つ前記結合巻線による電圧は、前記スイッチング回路の制御により前記１次巻線に流れる電流が遮断される期間における前記整流スイッチ素子の制御電圧と、前記整流スイッチ素子のオン期間に前記整流スイッチ素子に印加される制御電圧とを等しくする電圧であることを特徴とする、ＤＣ−ＤＣコンバータ。
【請求項２】
前記電圧出力部は第１出力部および第２出力部で構成され、
前記２次巻線は第１端、第２端およびセンタータップを有し、
前記補助巻線は第１補助巻線および第２補助巻線を含み、
前記整流スイッチ素子は、前記第１端と前記第１出力部との間に接続された第１整流スイッチ素子と、前記第２端と前記第１出力部との間に接続された第２整流スイッチ素子と、を含み、
前記主巻線は、前記センタータップと前記第２出力部との間に接続され、
前記第１補助巻線は前記チョークトランスの前記結合巻線に対して直列に接続されて、前記第１補助巻線と前記結合巻線との合成電圧が前記第１整流スイッチ素子の制御端子に入力され、
前記第２補助巻線は前記チョークトランスの前記結合巻線に対して直列に接続されて、前記第２補助巻線と前記結合巻線との合成電圧が前記第２整流スイッチ素子の制御端子に入力され、
前記１次巻線の巻回数に対する、前記センタータップと前記第１端との間の巻線の巻回数比をＮ１：Ｎ２、
前記１次巻線の巻回数に対する、前記センタータップと前記第２端との間の巻線の巻回数比をＮ１：Ｎ３、
前記１次巻線に対する前記第１補助巻線の巻回数比をＮ１：Ｎ４、
前記１次巻線に対する前記第２補助巻線の巻回数比をＮ１：Ｎ５、
前記主巻線と前記結合巻線との巻回数比をＮ６：Ｎ７で表し、
ｍ＝Ｎ６／Ｎ７、ｎ＝Ｎ２／Ｎ１＝Ｎ３／Ｎ１、ｎ’＝Ｎ４／Ｎ１＝Ｎ５／Ｎ１で表すと、ｍｎ＝ｎ’の関係を実質的に満たす、請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記第１補助巻線と前記結合巻線との直列回路に直列接続された第１キャパシタと、
前記第２補助巻線と前記結合巻線との直列回路に直列接続された第２キャパシタと、
前記第１整流スイッチ素子の制御端子と基準端子との間に接続され、逆電圧印加時に導通する第１ダイオードと、
前記第２整流スイッチ素子の制御端子と基準端子との間に接続され、逆電圧印加時に導通する第２ダイオードと、
を備える、請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記スイッチング回路は、前記１次巻線に接続された複数の１次側スイッチ素子と、前記複数の１次側スイッチ素子に対して制御信号を発生する１次側スイッチング制御回路と、を含み、
前記整流スイッチ素子のターンオフタイミングを、前記複数の１次側スイッチ素子のうち、前記整流スイッチ素子のオフ期間にオンする１次側スイッチ素子のターンオンタイミングで決定する２次側スイッチング制御回路を更に備える、
請求項１から３のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記スイッチング回路は、前記１次巻線にフルブリッジ接続された４つの１次側スイッチ素子と、前記４つの１次側スイッチ素子に対して制御信号を発生し、スイッチング周期に対する前記１次巻線に電流が流れる期間の比を位相シフト量で定めることでフェーズシフトフルブリッジ制御する１次側スイッチング制御回路と、を含み、
前記整流スイッチ素子のターンオフタイミングを、前記４つの１次側スイッチ素子のうち、ターンオフタイミングが遅いスイッチ素子のターンオフタイミングで決定する２次側スイッチング制御回路を更に備える、
請求項１から３のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記１次側スイッチング制御回路が発生するタイミング信号を前記２次側スイッチング制御回路へ伝送する信号伝送回路を備える、請求項４または５に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記スイッチング回路は、前記１次巻線に接続された複数の１次側スイッチ素子を含み、
前記整流スイッチ素子のターンオフタイミングを、前記整流スイッチ素子のオン期間にオンする前記１次側スイッチ素子のターンオンタイミングからの遅延時間で定める遅延回路を更に備える、請求項１から３のいずれかに記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスとスイッチング素子とを備えるＤＣ−ＤＣコンバータに関し、特にトランスの補助巻線の電圧に同期して整流する同期整流回路を備えるＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
トランスの補助巻線の電圧に同期して整流する同期整流回路を備えるＤＣ−ＤＣコンバータは例えば特許文献１に示されている。
【０００３】
特許文献１に示されているＤＣ−ＤＣコンバータは、トランスの２次巻線のセンタータップにチョークコイルが接続され、２次巻線の第１端に第１整流スイッチ素子が接続され、第２端に第２整流スイッチ素子が接続され、トランスの補助巻線に生じる電圧の整流電圧が第１整流スイッチ素子、第２整流スイッチ素子のゲートにそれぞれ印加されるように構成されている。第１整流スイッチ素子と第２整流スイッチ素子の両方がオフしている期間（オーバーラップ期間）においては、第１整流スイッチ素子のゲートと第２整流スイッチ素子のゲートとがトランスの補助巻線を介して接続されるため、これら第１整流スイッチ素子および第２整流スイッチ素子のゲート・ソース間電圧は、いずれも中間電圧（１次側の主スイッチ素子のオン期間に、補助巻線に生じる電圧の約１／２の電圧）となる。
【０００４】
このような構成のＤＣ−ＤＣコンバータにおいては、上記オーバーラップ期間中、第１整流スイッチ素子および第２整流スイッチ素子がオン状態となるため、これら整流スイッチ素子のボディダイオードに電流が流れる期間が実質的に生じないので、損失の少ない整流が行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５４７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に示されているＤＣ−ＤＣコンバータのように、トランスの補助巻線に発生する電圧を整流スイッチ素子の制御電圧にする構成では、ＤＣ−ＤＣコンバータへの入力電圧範囲が広い仕様では、次に述べるように不都合があることを、本願の発明者は見出した。
【０００７】
例えば、通信インフラ装置には、入力電圧範囲36Ｖ以上、75V以下の広範囲に亘って動作することが要求される。これは、実仕様では例えば30V以上、100V以下の範囲で動作可能なように設計しておくことに相当する。このように最低入力電圧に対する最高入力電圧が３倍近くなるような仕様である場合、整流スイッチ素子のゲート・ソース間には、その整流スイッチ素子のオフ閾値電圧の６倍（入力電圧範囲の３倍×ゲート・ソース間制御電圧幅の２倍）の耐圧が必要になる。
【０００８】
しかし、整流スイッチ素子用のＦＥＴは必ずしも、ゲート耐圧に対しオフ閾値が十分低いわけではなく、また、絶対最大定格に対し余裕をとる必要があるため、部品選定範囲が非常に狭くなる。また、耐圧保護用の回路を追加することで耐圧性を確保することは可能であるが、物理的サイズが大きくなり、コストも嵩むことになる。
【０００９】
本発明の目的は、整流スイッチ素子に要求されるゲート耐圧が緩和されるようにして、大型化やコストアップを回避したＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１０】
（１）本発明のＤＣ−ＤＣコンバータは、
ＤＣ電圧を受ける電圧入力部と、
負荷が接続される電圧出力部と、
１次巻線、２次巻線、および補助巻線を有するトランスと、
前記電圧入力部と前記トランスの前記１次巻線との間に設けられ、前記１次巻線への印加電圧を交互に反転させるスイッチング回路と、
前記電圧出力部と前記トランスの前記２次巻線との間に設けられた整流平滑回路と、を備え、
前記整流平滑回路は、
前記２次巻線に接続され、前記補助巻線の発生電圧が制御端子に印加される整流スイッチ素子と、
前記電圧出力部への電流出力経路に直列接続された主巻線と、当該主巻線に結合する結合巻線と、を有するチョークトランスと、を備え、
前記結合巻線は前記補助巻線に直列接続されて、前記結合巻線と前記補助巻線との合成電圧が前記整流スイッチ素子の制御端子に入力され、且つ前記結合巻線による電圧は、前記スイッチング回路の制御により前記１次巻線に流れる電流が遮断される期間における前記整流スイッチ素子の制御電圧と、前記整流スイッチ素子のオン期間に前記整流スイッチ素子に印加される制御電圧とを等しくする電圧であることを特徴とする。但し、各素子の特性のばらつきや測定誤差等を考慮して、前記結合巻線による電圧は、前記スイッチング回路の制御により前記１次巻線に流れる電流が遮断される期間における前記整流スイッチ素子の制御電圧と、前記整流スイッチ素子のオン期間に前記整流スイッチ素子に印加される制御電圧とを「実質的に」等しくする電圧であればよい。
【００１１】
上記構成により、整流スイッチ素子の制御端子に印加される最大電圧が抑制される。
【００１２】
（２）前記電圧出力部は第１出力部および第２出力部で構成され、
前記２次巻線は第１端、第２端およびセンタータップを有し、
前記補助巻線は第１補助巻線および第２補助巻線を含み、
前記整流スイッチ素子は、前記第１端と前記第１出力部との間に接続された第１整流スイッチ素子と、前記第２端と前記第１出力部との間に接続された第２整流スイッチ素子と、を含み、
前記主巻線は、前記センタータップと前記第２出力部との間に接続され、
前記第１補助巻線は前記チョークトランスの前記結合巻線に対して直列に接続されて、前記第１補助巻線と前記結合巻線との合成電圧が前記第１整流スイッチ素子の制御端子に入力され、
前記第２補助巻線は前記チョークトランスの前記結合巻線に対して直列に接続されて、前記第２補助巻線と前記結合巻線との合成電圧が前記第２整流スイッチ素子の制御端子に入力され、
前記１次巻線の巻回数に対する、前記センタータップと前記第１端との間の巻線の巻回数比をＮ１：Ｎ２、
前記１次巻線の巻回数に対する、前記センタータップと前記第２端との間の巻線の巻回数比をＮ１：Ｎ３、
前記１次巻線に対する前記第１補助巻線の巻回数比をＮ１：Ｎ４、
前記１次巻線に対する前記第２補助巻線の巻回数比をＮ１：Ｎ５、
前記主巻線と前記結合巻線との巻回数比をＮ６：Ｎ７で表し、
ｍ＝Ｎ６／Ｎ７、ｎ＝Ｎ２／Ｎ１＝Ｎ３／Ｎ１、ｎ’＝Ｎ４／Ｎ１＝Ｎ５／Ｎ１で表すと、ｍｎ＝ｎ’の関係を実質的に満たすことが好ましい。
【００１３】
上記構成により、整流スイッチ素子の制御端子に印加される電圧の最大値が効果的に抑制される。
【００１４】
（３）上記（２）において、
前記第１補助巻線と前記結合巻線との直列回路に直列接続された第１キャパシタと、
前記第２補助巻線と前記結合巻線との直列回路に直列接続された第２キャパシタと、
前記第１整流スイッチ素子の制御端子と基準端子との間に接続され、逆電圧印加時に導通する第１ダイオードと、
前記第２整流スイッチ素子の制御端子と基準端子との間に接続され、逆電圧印加時に導通する第２ダイオードと、
を備えることが好ましい。
【００１５】
上記構成により、整流スイッチ素子用ＦＥＴの制御端子に印加される逆電圧が抑制されることで、ドレイン・ソース間耐電圧特性の低下が低減される。
【００１６】
（４）上記（１）から（３）のいずれかにおいて、例えば、
前記スイッチング回路は、前記１次巻線に接続された複数の１次側スイッチ素子と、前記複数の１次側スイッチ素子に対して制御信号を発生する１次側スイッチング制御回路と、を含み、
前記整流スイッチ素子のターンオフタイミングを、前記複数の１次側スイッチ素子のうち、前記整流スイッチ素子のオフ期間にオンする１次側スイッチ素子のターンオンタイミングで決定する２次側スイッチング制御回路を更に備える。
【００１７】
上記構成によれば、整流スイッチ素子のオフ期間が１次側スイッチ素子のオン期間と重ならないように設定でき、そのことで、整流スイッチ素子がトランスの２次巻線に発生する電圧を短絡することなく、整流スイッチ素子での電力損失が低減できる。
【００１８】
（５）上記（１）から（３）のいずれかにおいて、例えば、
前記スイッチング回路は、前記１次巻線にフルブリッジ接続された４つの１次側スイッチ素子と、前記４つの１次側スイッチ素子に対して制御信号を発生し、スイッチング周期に対する前記１次巻線に電流が流れる期間の比を位相シフト量で定めることでフェーズシフトフルブリッジ制御する１次側スイッチング制御回路と、を含み、
前記整流スイッチ素子のターンオフタイミングを、前記４つの１次側スイッチ素子のうち、ターンオフタイミングが遅いスイッチ素子のターンオフタイミングで決定する２次側スイッチング制御回路を更に備える。
【００１９】
上記構成によれば、整流スイッチ素子の同時オン期間を無くすことができ、そのことでトランスの２次巻線に発生する電圧を短絡することなく、整流スイッチ素子での電力損失が低減できる。
【００２０】
（６）上記（４）または（５）において、例えば、前記１次側スイッチング制御回路が発生するタイミング信号を前記２次側スイッチング制御回路へ伝送する信号伝送回路を備える。このことにより、上記短絡防止のタイミングを高精度に定めることができる。
【００２１】
（７）上記（１）から（３）のいずれかにおいて、例えば、
前記スイッチング回路は、前記１次巻線に接続された複数の１次側スイッチ素子を含み、
前記整流スイッチ素子のターンオフタイミングを、前記整流スイッチ素子のオン期間にオンする前記１次側スイッチ素子のターンオンタイミングからの遅延時間で定める遅延回路を更に備える。
【００２２】
上記構成によれば、整流スイッチ素子の同時オン期間を無くすことができ、そのことでトランスの２次巻線に発生する電圧を短絡することなく、整流スイッチ素子での電力損失が低減できる。
【発明の効果】
【００２３】
本発明によれば、整流スイッチ素子の制御端子に印加される最大電圧が抑制され、整流スイッチ素子に要求されるゲート耐圧が緩和されるので、小型・低コストのＤＣ−ＤＣコンバータが得られる。
【図面の簡単な説明】
【００２４】
【図１】図１は第１の実施形態に係るＤＣ−ＤＣコンバータ１０１の回路図である。
【図２】図２はＤＣ−ＤＣコンバータ１０１の各部の電圧波形図である。
【図３】図３は第２の実施形態に係るＤＣ−ＤＣコンバータ１０２の回路図である。
【図４】図４はＤＣ−ＤＣコンバータ１０２の各部の電圧波形図である。
【図５】図５は第３の実施形態に係るＤＣ−ＤＣコンバータ１０３の回路図である。
【図６】図６はＤＣ−ＤＣコンバータ１０３の各部の電圧波形図である。
【図７】図７は図６中の破線で囲む部分の時間軸を拡大した電圧波形図である。
【図８】図８は、トランスＴ１の２次巻線（Ｎ２，Ｎ３）に発生する電圧が整流スイッチ素子Ｑ１，Ｑ２で短絡されて短絡電流が流れる場合の電流経路を示す図である。
【図９】図９は第４の実施形態に係るＤＣ−ＤＣコンバータ１０４の回路図である。
【図１０】図１０はＤＣ−ＤＣコンバータ１０４の各部の電圧波形図である。
【図１１】図１１は第５の実施形態に係る遅延回路の回路図である。
【図１２】図１２は、図９に示した遅延回路１５Ａ，１５Ｂに図１１に示した遅延回路を設けた場合の、ＤＣ−ＤＣコンバータ１０４各部の電圧波形図である。
【図１３】図１３は第６の実施形態に係るＤＣ−ＤＣコンバータ１０６の回路図である。
【図１４】図１４はＤＣ−ＤＣコンバータ１０６の主に２次側の各部の電圧波形図である。
【図１５】図１５は１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のオン／オフタイミングを示す電圧波形図である。
【図１６】図１６は第７の実施形態に係るＤＣ−ＤＣコンバータ１０７の回路図である。
【図１７】図１７は図１６中の各スイッチ素子のゲート・ソース間に印加される電圧の波形図である。
【発明を実施するための形態】
【００２５】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２６】
《第１の実施形態》
図１は第１の実施形態に係るＤＣ−ＤＣコンバータ１０１の回路図である。このＤＣ−ＤＣコンバータ１０１は、ＤＣ電圧を受ける電圧入力部Vin(+)，Vin(-)と、負荷が接続される電圧出力部Vout(+)，Vout(-)を備え、電圧入力部Vin(+)，Vin(-)に入力されたＤＣ電圧を、所定の安定化したＤＣ電圧に変換して、電圧出力部Vout(+)，Vout(-)から負荷へ出力する。
【００２７】
ＤＣ−ＤＣコンバータ１０１は１次巻線Ｎ１、２次巻線（Ｎ２，Ｎ３）、第１補助巻線Ｎ４および第２補助巻線Ｎ５を有するトランスＴ１を備える。電圧入力部Vin(+)，Vin(-)とトランスＴ１の１次巻線Ｎ１との間にはスイッチング回路１０が設けられている。電圧入力部Vin(+)，Vin(-)には入力キャパシタＣｉが接続されている。電圧出力部Vout(+)，Vout(-)とトランスＴ１の２次巻線（Ｎ２，Ｎ３）との間に整流平滑回路２０が設けられている。
【００２８】
スイッチング回路１０は、１次巻線Ｎ１への印加電圧を所定周波数で交互に反転させる。スイッチング回路１０は、４つの１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４と、これら１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４に対して制御信号を発生する（与える）１次側スイッチング制御回路を備える。
【００２９】
上記４つの１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４はブリッジ回路を構成する。１次側スイッチ素子Ｑ１１のゲートにはハイサイド駆動回路１１Ｈ、１次側スイッチ素子Ｑ１３のゲートにはハイサイド駆動回路１３Ｈ、がそれぞれ接続されている。１次側スイッチ素子Ｑ１２のゲートにはスイッチング制御信号発生回路１２、１次側スイッチ素子Ｑ１４のゲートにはスイッチング制御信号発生回路１４、がそれぞれ接続されている。スイッチング制御信号発生回路１４の出力信号はハイサイド駆動回路１１Ｈに入力され、スイッチング制御信号発生回路１２の出力信号はハイサイド駆動回路１３Ｈに入力される。
【００３０】
上記スイッチング制御信号発生回路１２，１４は位相差１８０°の関係で矩形波の制御信号を発生する。これにより、１次側スイッチ素子Ｑ１１，Ｑ１４がオン、１次側スイッチ素子Ｑ１２，Ｑ１３がオフの状態と、１次側スイッチ素子Ｑ１２，Ｑ１３がオン、１次側スイッチ素子Ｑ１１，Ｑ１４がオフの状態と、が交互に繰り返される。
【００３１】
整流平滑回路２０は、第１整流スイッチ素子Ｑ１、第２整流スイッチ素子Ｑ２、チョークトランスＴ２、および平滑キャパシタＣｏを備える。
【００３２】
トランスＴ１の２次巻線（Ｎ２，Ｎ３）は、第１端Ｐ１、第２端Ｐ２およびセンタータップＰｃを有する。第１整流スイッチ素子Ｑ１は、２次巻線の第１端Ｐ１と第１出力部Vout(-)との間に接続されていて、第２整流スイッチ素子Ｑ２は、２次巻線の第２端Ｐ２と第１出力部Vout(-)との間に接続されている。
【００３３】
チョークトランスＴ２は、主巻線Ｎ６と当該主巻線Ｎ６に結合する結合巻線Ｎ７とを有する。チョークトランスＴ２の主巻線Ｎ６は、２次巻線のセンタータップＰｃと第２出力部（Vin(+)）との間に接続されている。すなわち、チョークトランスＴ２の主巻線Ｎ６は電圧出力部Vout(+)，Vout(-)への電流出力経路に直列接続されている。
【００３４】
第１補助巻線Ｎ４はチョークトランスＴ２の結合巻線Ｎ７に対して直列に接続されて、第１補助巻線Ｎ４と結合巻線Ｎ７との合成電圧が第１整流スイッチ素子Ｑ１のゲート・ソース間に入力される。また、第２補助巻線Ｎ５はチョークトランスＴ２の結合巻線Ｎ７に対して直列に接続されて、第２補助巻線Ｎ５と結合巻線Ｎ７との合成電圧が第２整流スイッチ素子Ｑ２のゲート・ソース間に入力される。
【００３５】
第１補助巻線Ｎ４と結合巻線Ｎ７との直列回路には抵抗Ｒ１およびキャパシタＣ１が直列接続され、抵抗Ｒ３が並列接続される。同様に、第２補助巻線Ｎ５と結合巻線Ｎ７との直列回路には抵抗Ｒ２およびキャパシタＣ２が直列接続され、抵抗Ｒ４が並列接続される。
【００３６】
図２はＤＣ−ＤＣコンバータ１０１の各部の電圧波形図である。図２において、電圧Ｑ１Ｖｇｓは第１整流スイッチ素子Ｑ１のゲート・ソース間の電圧、電圧Ｖ（Ｎ７）はチョークトランスＴ２の結合巻線Ｎ７の電圧、電圧Ｖ（Ｎ４）は第１補助巻線Ｎ４の電圧である。また、電圧｛Ｖ（Ｎ４）＋Ｖ（Ｎ７）｝は第１補助巻線Ｎ４の電圧と結合巻線Ｎ７の電圧との合成（加算）電圧である。この電圧｛Ｖ（Ｎ４）＋Ｖ（Ｎ７）｝は抵抗Ｒ１，キャパシタＣ１を介して第１整流スイッチ素子Ｑ１のゲート・ソース間に印加される。また、図２において期間Ｔｏは１次巻線Ｎ１に流れる電流が遮断される期間（オーバーラップ期間）である。また、期間Ｔ１は、１次側スイッチ素子Ｑ１１，Ｑ１４がオン状態の期間である。
【００３７】
ここで、電圧入力部に入力される入力電圧をＶｉｎ、出力電圧をＶｏｕｔで表すと、上記期間Ｔ１での各電圧は次の関係で表される。
【００３８】
Ｖ（Ｎ４）＝ｎ’×Ｖｉｎ                …（１）
Ｖ（Ｎ７）＝−ｍ（ｎ×Ｖｉｎ−Ｖｏｕｔ）  …（２）
Ｖ（Ｎ４）＋Ｖ（Ｎ７）＝（ｎ’×Ｖｉｎ）−ｍ（ｎ×Ｖｉｎ−Ｖｏｕｔ）
＝−（ｍｎ−ｎ’）×Ｖｉｎ＋ｍ×Ｖｏｕｔ      …（３）
である。ここで、
１次巻線Ｎ１に対する第１補助巻線Ｎ４の巻回数比をＮ１：Ｎ４、
主巻線Ｎ６と結合巻線Ｎ７との巻回数比をＮ６：Ｎ７で表すと、
ｍ＝Ｎ６／Ｎ７
ｎ＝Ｎ２／Ｎ１
ｎ’＝Ｎ４／Ｎ１
の関係で表される。
【００３９】
一方、オーバーラップ期間Ｔｏにおける、第１補助巻線Ｎ４の電圧と結合巻線Ｎ７の電圧との合成電圧は、ｍ×Ｖｏｕｔである。
【００４０】
したがって、
−（ｍｎ−ｎ’）×Ｖｉｎ＋m×Ｖｏｕｔ＝ｍ×Ｖｏｕｔ
すなわち、
ｍｎ＝ｎ’    …（４）
の関係であれば、図２に示すとおり、第１補助巻線Ｎ４の電圧と結合巻線Ｎ７の電圧との合成電圧｛Ｖ（Ｎ４）＋Ｖ（Ｎ７）｝はオーバーラップ期間Ｔｏとそれ以外の期間Ｔ１とで等しくなる。
【００４１】
上記電圧｛Ｖ（Ｎ４）＋Ｖ（Ｎ７）｝が、図１に示した抵抗Ｒ１，Ｒ３で分圧されるので、図２に示すとおりの電圧Ｑ１Ｖｇｓが第１整流スイッチ素子Ｑ１のゲート・ソース間に印加される。
【００４２】
このように、ｍ，ｎ，ｎ’の値によって、つまり、１次巻線Ｎ１に対する第１補助巻線Ｎ４の巻回数比Ｎ１：Ｎ４、１次巻線Ｎ１に対する第２補助巻線Ｎ５の巻回数比Ｎ１：Ｎ５、主巻線Ｎ６と結合巻線Ｎ７との巻回数比Ｎ６：Ｎ７をそれぞれ定めることによって、実質的にｍｎ＝ｎ’の関係とすることができる。このことによって、上記期間Ｔ１で第１整流スイッチ素子Ｑ１のゲート・ソース間に印加される電圧がオーバーラップ期間Ｔｏでの印加電圧と実質的に等しくなるので、第１整流スイッチ素子Ｑ１のゲート・ソース間に印加される最大電圧が抑制される。
【００４３】
第２整流スイッチ素子Ｑ２のゲート・ソース間に印加される電圧についても同様であり、
１次巻線Ｎ１に対する第２補助巻線Ｎ５の巻回数比をＮ１：Ｎ５で表すと、
ｍ＝Ｎ６／Ｎ７
ｎ＝Ｎ３／Ｎ１
ｎ’＝Ｎ５／Ｎ１
の関係で表され、
ｍｎ＝ｎ’    …（４）
の関係であれば、第２補助巻線Ｎ５の電圧と結合巻線Ｎ７の電圧との合成電圧｛Ｖ（Ｎ５）＋Ｖ（Ｎ７）｝はオーバーラップ期間Ｔｏとそれ以外の期間Ｔ１とで等しくなる。
【００４４】
このように、第１整流スイッチ素子Ｑ１および第２整流スイッチ素子Ｑ２のゲート・ソース間に印加される最大電圧が抑制され、整流スイッチ素子Ｑ１，Ｑ２に要求されるゲート耐圧が緩和されるので、小型・低コストのＤＣ−ＤＣコンバータが得られる。
【００４５】
《第２の実施形態》
第２の実施形態では、整流スイッチ素子のゲート・ソース間に接続される回路の構成が第１の実施形態とは異なるＤＣ−ＤＣコンバータの例を示す。
【００４６】
図３は第２の実施形態に係るＤＣ−ＤＣコンバータ１０２の回路図である。このＤＣ−ＤＣコンバータ１０２は、逆電圧防止回路２２を備える点で、第１の実施形態のＤＣ−ＤＣコンバータ１０１とは異なる。
【００４７】
逆電圧防止回路２２は、第１ダイオードＤ１、第２ダイオードＤ２、抵抗Ｒ５、抵抗Ｒ６で構成される。第１ダイオードＤ１と抵抗Ｒ５との直列回路は第１整流スイッチ素子Ｑ１のゲート・ソース間に接続されていて、第２ダイオードＤ２と抵抗Ｒ６との直列回路は第２整流スイッチ素子Ｑ２のゲート・ソース間に接続されている。
【００４８】
第１ダイオードＤ１は、第１補助巻線Ｎ４と結合巻線Ｎ７との直列回路に逆電圧が発生するときに導通して、第１整流スイッチ素子Ｑ１のゲート・ソース間に逆電圧が印加されることを防止する。同様に、第２ダイオードＤ２は、第２補助巻線Ｎ５と結合巻線Ｎ７との直列回路に逆電圧が発生するときに導通して、第２整流スイッチ素子Ｑ２のゲート・ソース間に逆電圧が印加されることを防止する。
【００４９】
図４はＤＣ−ＤＣコンバータ１０２の各部の電圧波形図である。図４において、電圧Ｑ１Ｖｇｓは第１整流スイッチ素子Ｑ１のゲート・ソース間の電圧、電圧Ｖ（Ｎ７）はチョークトランスＴ２の結合巻線Ｎ７の電圧、電圧Ｖ（Ｎ４）は第１補助巻線Ｎ４の電圧である。
【００５０】
図４に示すＱ１Ｖｇｓの負電圧は、逆電圧防止回路２２内のダイオードの順方向降下電圧と抵抗の降下電圧との加算値であり、非常に小さい。
【００５１】
本実施形態では、逆電圧防止回路２２を備えることにより、図２に示した電圧波形と比較すると明らかなように、第１整流スイッチ素子Ｑ１のゲート・ソース間の電圧Ｑ１Ｖｇｓに印加される負電圧は非常に小さい。
【００５２】
本実施形態によれば、整流スイッチ素子Ｑ１，Ｑ２のゲート・ソース間に印加される逆電圧が抑制されて、整流スイッチ素子Ｑ１，Ｑ２の耐圧特性の低下が防止される。そのため、より低耐圧特性のＦＥＴを使用できることとなる。
【００５３】
《第３の実施形態》
第３の実施形態では、整流スイッチ素子の駆動回路の構成が第１、第２の実施形態で示したものとは異なるＤＣ−ＤＣコンバータについて示す。
【００５４】
図５は第３の実施形態に係るＤＣ−ＤＣコンバータ１０３の回路図である。図３に示したＤＣ−ＤＣコンバータ１０２とは、整流スイッチ素子ゲート制御回路２３、信号伝送トランスＴ３，Ｔ４、ダイオードＤ５，Ｄ６を備える点で異なる。これらの付加回路は２次側スイッチング制御回路を構成する。
【００５５】
本実施形態のＤＣ−ＤＣコンバータ１０３は、整流スイッチ素子Ｑ１，Ｑ２のターンオフタイミングを、１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のうち、整流スイッチ素子Ｑ１，Ｑ２のオフ期間にオンする１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のターンオンタイミングで決定する２次側スイッチング制御回路を備える。
【００５６】
整流スイッチ素子ゲート制御回路２３は、ダイオードＤ３，Ｄ４およびスイッチ素子Ｑ３，Ｑ４で構成される。ダイオードＤ３とスイッチ素子Ｑ３との直列回路は第１整流スイッチ素子Ｑ１のゲート・ソースとの間に接続されていて、ダイオードＤ４とスイッチ素子Ｑ４との直列回路は第２整流スイッチ素子Ｑ２のゲート・ソースとの間に接続されている。
【００５７】
上記スイッチ素子Ｑ３は第１整流スイッチ素子Ｑ１の早期オフ用スイッチ素子であり、スイッチ素子Ｑ４は第２整流スイッチ素子Ｑ２の早期オフ用スイッチ素子である。上記ダイオードＤ３はスイッチ素子Ｑ３のボディダイオードを通してキャパシタＣ１が充電されるのを防止するダイオードであり、ダイオードＤ４はスイッチ素子Ｑ４のボディダイオードを通してキャパシタＣ２が充電されるのを防止するダイオードである。
【００５８】
信号伝送トランスＴ３の１次巻線は、スイッチング制御信号発生回路１２と１次側スイッチ素子Ｑ１２のゲートとの間に直列接続されている。このトランスＴ３の１次巻線にはトランスリセット用のダイオードＤ５が接続されている。トランスＴ３の２次巻線の出力はスイッチ素子Ｑ３のゲート・ソース間に接続されている。
【００５９】
同様に、信号伝送トランスＴ４の１次巻線は、スイッチング制御信号発生回路１４と１次側スイッチ素子Ｑ１４のゲートとの間に直列接続されている。この信号伝送トランスＴ４の１次巻線にはトランスリセット用のダイオードＤ６が接続されている。信号伝送トランスＴ４の２次巻線の出力はスイッチ素子Ｑ４のゲート・ソース間に接続されている。
【００６０】
図６はＤＣ−ＤＣコンバータ１０３の各部の電圧波形図である。図７は図６中の破線で囲む部分の時間軸を拡大した電圧波形図である。また、図７における電圧Ｑ１Ｖｇｓの破線は、整流スイッチ素子ゲート制御回路２３を設けない場合の波形である。
【００６１】
１次側スイッチ素子Ｑ１２，Ｑ１３は第１整流スイッチ素子Ｑ１のオフ期間にターンオンする。この１次側スイッチ素子Ｑ１２，Ｑ１３のゲート信号の立ち上がりタイミングが、信号伝送トランスＴ３を介して１次側から２次側へ伝送される。この信号の立ち上がりによってスイッチ素子Ｑ３がターンオンする。これにより、第１整流スイッチ素子Ｑ１は１次側スイッチ素子Ｑ１２，Ｑ１３のターンオンよりデッドタイムＴｄだけ早期にターンオフする。
【００６２】
同様に、１次側スイッチ素子Ｑ１１，Ｑ１４のゲート信号の立ち上がりタイミングが、トランスＴ４を介して１次側から２次側へ伝送される。この信号の立ち上がりによってスイッチ素子Ｑ４がターンオンする。これにより、第２整流スイッチ素子Ｑ２は１次側スイッチ素子Ｑ１１，Ｑ１４のターンオンより早期にターンオフする。
【００６３】
図８は、トランスＴ１の２次巻線（Ｎ２，Ｎ３）に発生する電圧が整流スイッチ素子Ｑ１，Ｑ２で短絡されて短絡電流が流れる場合の電流経路を示す図である。上記整流スイッチ素子ゲート制御回路２３を設けない場合は、整流スイッチ素子Ｑ１，Ｑ２に短絡電流が流れて、整流スイッチ素子Ｑ１，Ｑ２による損失が生じるが、本実施形態のＤＣ−ＤＣコンバータ１０３によれば、第１整流スイッチ素子Ｑ１および第２整流スイッチ素子Ｑ２の同時オンの期間が生じないので、トランスＴ１の２次巻線（Ｎ２，Ｎ３）に発生する電圧が整流スイッチ素子Ｑ１，Ｑ２で短絡されることなく、整流スイッチ素子Ｑ１，Ｑ２での電力損失が防止できる。
【００６４】
《第４の実施形態》
第４の実施形態では、整流スイッチ素子の駆動回路の構成が第１、第２、第３の実施形態で示したものとは異なるＤＣ−ＤＣコンバータについて示す。
【００６５】
図９は第４の実施形態に係るＤＣ−ＤＣコンバータ１０４の回路図である。図５に示したＤＣ−ＤＣコンバータ１０３とは、遅延回路１５Ａ，１５Ｂ、抵抗Ｒ７，Ｒ８を備える点で異なる。また、チョークトランスＴ２の構成が異なる。チョークトランスＴ２には、主巻線Ｎ６に結合する結合巻線Ｎ７，Ｎ８，Ｎ９，Ｎ１０を備える。
【００６６】
スイッチ素子Ｑ３のゲートには、チョークトランスＴ２の結合巻線Ｎ９の電圧と第１補助巻線Ｎ４の電圧との合成電圧が遅延回路１５Ａを介して印加される。同様に、スイッチ素子Ｑ４のゲートには、チョークトランスの結合巻線Ｎ１０の電圧と第２補助巻線Ｎ５の電圧との合成電圧が遅延回路１５Ｂを介して印加される。
【００６７】
整流スイッチ素子ゲート制御回路２３の構成は第３の実施形態で示したものと同じである。
【００６８】
本実施形態のＤＣ−ＤＣコンバータ１０４は、整流スイッチ素子Ｑ１，Ｑ２のターンオフタイミングを、整流スイッチ素子Ｑ１，Ｑ２のオン期間にオンする１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のターンオンタイミングからの遅延時間で定める遅延回路を備える。
【００６９】
図１０はＤＣ−ＤＣコンバータ１０４の各部の電圧波形図である。図１０において、電圧Ｑ１Ｖｇｓは第１整流スイッチ素子Ｑ１のゲート・ソース間の電圧である。電圧Ｖ（Ｒ７）は、チョークトランスＴ２の結合巻線Ｎ９の電圧と第１補助巻線Ｎ４の電圧との合成電圧、すなわち抵抗Ｒ７両端の電圧である。電圧Ｖ（Ｎ９）はチョークトランスＴ２の結合巻線Ｎ９の電圧、電圧Ｖ（Ｎ４）は第１補助巻線Ｎ４の電圧である。
【００７０】
遅延回路１５Ａは抵抗Ｒ７両端の電圧信号を遅延時間Ｔｄｙだけ遅延して、スイッチ素子Ｑ３のゲート・ソース間に印加する。上記遅延時間Ｔｄｙは、第１整流スイッチ素子Ｑ１が１次側スイッチ素子Ｑ１２，Ｑ１３のターンオンよりデッドタイムＴｄだけ早期に、スイッチ素子Ｑ３がターンオンするように定める。これにより、第１整流スイッチ素子Ｑ１は１次側スイッチ素子Ｑ１２，Ｑ１３のターンオンよりデッドタイムＴｄだけ早期にターンオフする。
【００７１】
同様に、遅延回路１５Ｂは抵抗Ｒ８両端の電圧信号を遅延時間Ｔｄｙだけ遅延して、スイッチ素子Ｑ４のゲート・ソース間に印加する。上記遅延時間Ｔｄｙは、第２整流スイッチ素子Ｑ２が１次側スイッチ素子Ｑ１１，Ｑ１４のターンオンよりデッドタイムＴｄだけ早期に、スイッチ素子Ｑ４がターンオンするように定める。これにより、第２整流スイッチ素子Ｑ２は１次側スイッチ素子Ｑ１１，Ｑ１４のターンオンより早期にターンオフする。
【００７２】
本実施形態のＤＣ−ＤＣコンバータ１０４によれば、第１整流スイッチ素子Ｑ１および第２整流スイッチ素子Ｑ２の同時オンの期間が生じないので、トランスＴ１の２次巻線（Ｎ２，Ｎ３）に発生する電圧が整流スイッチ素子Ｑ１，Ｑ２で短絡されることなく、整流スイッチ素子Ｑ１，Ｑ２での電力損失が低減できる。また、図５に示したＤＣ−ＤＣコンバータ１０３とは異なり、１次から２次に整流スイッチ素子を制御するための信号を伝達する必要がない。
【００７３】
《第５の実施形態》
第５の実施形態では、第４の実施形態で示した遅延回路の具体例について示す。
【００７４】
図１１は第５の実施形態に係る遅延回路の回路図である。図１２は、図９に示した遅延回路１５Ａ，１５Ｂに図１１に示した遅延回路を設けた場合の、ＤＣ−ＤＣコンバータ１０４各部の電圧波形図である。
【００７５】
図１１に示す遅延回路は、２つのＮＯＲゲートＮＯＲ１，ＮＯＲ２によるＳＲラッチ回路を含む。このＳＲラッチ回路のリセット入力Ｒが遅延回路の入力である。ＱBar出力には抵抗Ｒ９およびキャパシタＣ９による時定数回路が接続されていて、Ｑ出力にはキャパシタＣ１０および抵抗Ｒ１０による時定数回路が接続されている。この抵抗Ｒ１０の電圧が遅延回路の出力電圧である。
【００７６】
本実施形態によれば、遅延回路の入力（図９中の抵抗Ｒ７の電圧）が“Ｈ”になったタイミングで遅延回路のＱ出力が“Ｌ”になるので、遅延回路の出力は一瞬負電位になるが、その後は、キャパシタＣ１０および抵抗Ｒ１０による時定数に従って０Ｖに戻る。その後、抵抗Ｒ９およびキャパシタＣ９による時定数で、キャパシタＣ９の充電電位が上昇し、ＳＲラッチがセットされることで、Ｑ出力が“Ｈ”になるので、遅延回路の出力は一瞬正電位になるが、その後は、キャパシタＣ１０および抵抗Ｒ１０による時定数に従って０Ｖに戻る。
【００７７】
図１２に示すように、遅延回路の出力電圧が負電位になってから遅延時間Ｔｄｙの経過後に正電位が出力され、この正電位によって図９中のスイッチ素子Ｑ３がオンし、第１整流スイッチ素子Ｑ１が強制的にターンオフされる。
【００７８】
スイッチ素子Ｑ４のゲートに接続される遅延回路についても同様であり、その遅延回路の出力電圧が負電位になってから遅延時間Ｔｄｙの経過後に正電位が出力され、この正電位によってスイッチ素子Ｑ４がオンし、第２整流スイッチ素子Ｑ２が強制的にターンオフされる。
【００７９】
《第６の実施形態》
第６の実施形態では、１次側のスイッチング回路がフェーズシフトフルブリッジ動作するＤＣ−ＤＣコンバータについて示す。
【００８０】
図１３は第６の実施形態に係るＤＣ−ＤＣコンバータ１０６の回路図である。図５に示したＤＣ−ＤＣコンバータ１０３とは、１次側スイッチング制御回路の構成が異なる。図１３に示すＤＣ−ＤＣコンバータ１０６は１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４を個別に制御するスイッチング制御信号発生回路１１，１２，１３，１４を備える。これらスイッチング制御信号発生回路１１，１２，１３，１４は「１次側スイッチング制御回路」を構成する。
【００８１】
１次側スイッチ素子Ｑ１１のゲート・ソース間に、信号伝送トランスＴ３の１次巻線とスイッチング制御信号発生回路１１との直列回路が接続されている。信号伝送トランスＴ３の１次巻線には、正電圧バイパス用のダイオードＤ５が接続されている。信号伝送トランスＴ３の２次巻線には抵抗Ｒ１１が接続されている。
【００８２】
同様に、１次側スイッチ素子Ｑ１２のゲート・ソース間に、信号伝送トランスＴ４の１次巻線とスイッチング制御信号発生回路１２との直列回路が接続されている。信号伝送トランスＴ４の１次巻線には正電圧バイパス用のダイオードＤ６が接続されている。信号伝送トランスＴ４の２次巻線には抵抗Ｒ１２が接続されている。
【００８３】
図１４はＤＣ−ＤＣコンバータ１０６の主に２次側の各部の電圧波形図である。図１５は１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のオン／オフタイミングを示す電圧波形図である。図１５において、１次巻線Ｎ１の電圧Ｖ（Ｎ１）はトランスＴ１の励磁期間を示すために表している。
【００８４】
図１５に表れているように、１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のオン期間の位相は順にシフトされていて、１次側のスイッチング回路はフェーズシフトフルブリッジ動作する。すなわち、スイッチング制御信号発生回路１１，１２，１３，１４は１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４に対して制御信号を発生し、これら制御信号の位相シフト量を定めることで、スイッチング周期に対する１次巻線Ｎ１に電流が流れる期間の比を定める。
【００８５】
具体的には、スイッチング周期をＴｓｗ、トランスの励磁期間をＴｅ、トランスの１次巻線Ｎ１に対する２次巻線（Ｎ２，Ｎ３）の巻回数比をｎ、入力電圧をＶｉｎ、出力電圧をＶｏｕｔでそれぞれ表すと、
Ｖｏｕｔ＝ｎ×Ｖｉｎ×Ｔｏｎ／Ｔｓｗ
を満たすようにフェーズシフト量が制御される。
【００８６】
１次側スイッチ素子Ｑ１１がオンで且つスイッチ素子Ｑ１４がオンの期間、および１次側スイッチ素子Ｑ１２がオンで且つスイッチ素子Ｑ１３がオンの期間がそれぞれトランス励磁期間Ｔｅである。
【００８７】
図１５に表れているように、１次側スイッチ素子Ｑ１１のオフタイミングｔ１１（図１４中のスイッチング制御信号発生回路１１の出力の立ち下がりタイミングｔ１１）は、トランスＴ１の励磁期間Ｔｅより先に発生する。したがって、１次側スイッチ素子Ｑ１１，Ｑ１２の同時オンを防ぐためのデッドタイムＴｄとなっている。
【００８８】
上記１次側スイッチ素子Ｑ１１のオフタイミングｔ１１（図１４中のスイッチング制御信号発生回路１１の出力の立ち下がりタイミングｔ１１）が信号伝送トランスＴ３を介してスイッチ素子Ｑ３のゲート・ソース間に印加される。図１４に表れているように、スイッチ素子Ｑ３のオンにより第１整流スイッチ素子Ｑ１が強制的にターンオフされ、デッドタイムＴｄの後に、トランス電圧が発生する。
【００８９】
図１４では第１整流スイッチ素子Ｑ１に関連する波形を示したが、第２整流スイッチ素子Ｑ２についても同様である。
【００９０】
このように、本実施形態のＤＣ−ＤＣコンバータ１０６は、整流スイッチ素子Ｑ１，Ｑ２のターンオフタイミングを、４つの１次側スイッチ素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のうち、ターンオフタイミングが遅いスイッチ素子（スイッチ素子Ｑ１１）のターンオフタイミングで決定する制御回路（２次側スイッチング制御回路）を備える。つまり、整流スイッチ素子Ｑ１のターンオフタイミングは、１次側スイッチ素子Ｑ１１，Ｑ１４のうち、ターンオフタイミングが遅いスイッチ素子Ｑ１１のターンオフタイミングで決定され、整流スイッチ素子Ｑ２のターンオフタイミングは、１次側スイッチ素子Ｑ１２，Ｑ１３のうち、ターンオフタイミングが遅いスイッチ素子Ｑ１２のターンオフタイミングで決定される。
【００９１】
このように、スイッチング回路をフェーズシフトフルブリッジ動作させることで、１次側スイッチ素子Ｑ１１，Ｑ１２の同時オンおよび１次側スイッチ素子Ｑ１３，Ｑ１４の同時オンが防止される。そして、この１次側スイッチ素子のうち所定のスイッチ素子のターンオフタイミングで整流スイッチ素子を強制的にオフすることで、整流スイッチ素子Ｑ１，Ｑ２に短絡電流が流れることが防止される。
【００９２】
《第７の実施形態》
第７の実施形態では、整流平滑回路にフルブリッジ回路を構成した例を示す。
【００９３】
トランスＴ１は、２次巻線Ｎ２、補助巻線Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４を有し、チョークトランスＴ２は主巻線Ｎ６に結合する結合巻線Ｎ２１，Ｎ２２，Ｎ２３を有する。
【００９４】
図１６は第７の実施形態に係るＤＣ−ＤＣコンバータ１０７の回路図である。トランスＴ１の２次巻線Ｎ２に整流スイッチ素子Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４によるフルブリッジ整流回路が接続されている。
【００９５】
結合巻線Ｎ２１、補助巻線Ｎ１１、抵抗Ｒ２１およびキャパシタＣ１による直列回路は整流スイッチ素子Ｑ２１のゲート・ソース間に接続されている。この整流スイッチ素子Ｑ２１のゲート・ソース間には抵抗Ｒ３１が接続されている。
【００９６】
結合巻線Ｎ２２、補助巻線Ｎ１２、抵抗Ｒ２２およびキャパシタＣ２による直列回路は整流スイッチ素子Ｑ２２のゲート・ソース間に接続されている。この整流スイッチ素子Ｑ２２のゲート・ソース間には抵抗Ｒ３２が接続されている。
【００９７】
結合巻線Ｎ２３、補助巻線Ｎ１３、抵抗Ｒ２３およびキャパシタＣ３による直列回路は整流スイッチ素子Ｑ２３のゲート・ソース間に接続されている。この整流スイッチ素子Ｑ２３のゲート・ソース間には抵抗Ｒ３３が接続されている。
【００９８】
結合巻線Ｎ２２、補助巻線Ｎ１４、抵抗Ｒ２４およびキャパシタＣ４による直列回路は整流スイッチ素子Ｑ２４のゲート・ソース間に接続されている。この整流スイッチ素子Ｑ２４のゲート・ソース間には抵抗Ｒ３４が接続されている。
【００９９】
上記抵抗Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４はいずれもゲート電荷放電用抵抗である。また、上記キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は各整流スイッチ素子のゲート・ソース間電圧調整用キャパシタである。
【０１００】
その他の基本的な構成はこれまでに示した各実施形態と同様である。
【０１０１】
図１７は図１６中の各スイッチ素子のゲート・ソース間に印加される電圧の波形図である。このように、トランスＴ１の２次側がブリッジ整流回路であっても、各整流スイッチ素子のゲート・ソース間に印加される最大電圧を抑制できる。
【０１０２】
なお、以上に示した各実施形態では、整流スイッチ素子のゲート・ソース間に電圧を印加する直列回路に抵抗（Ｒ１，Ｒ２等）を設ける例を示したが、これら抵抗は必須ではない。また、整流スイッチ素子のゲート・ソース間に抵抗を接続した例を示したが、これら抵抗も必須ではない。また、逆電圧防止回路２２内の抵抗（Ｒ５，Ｒ６等）は整流スイッチ素子のゲート・ソース間に印加される負の電圧値を調整するためのものであり、必須ではなく、ダイオードだけでもよい。
【０１０３】
以上に示した各実施形態では、結合巻線（Ｎ７等）と補助巻線（Ｎ４，Ｎ５等）との合成電圧を、トランスＴ１の１次巻線Ｎ１に流れる電流が遮断される期間（オーバーラップ期間）における整流スイッチ素子（Ｑ１，Ｑ２等）の制御電圧と、整流スイッチ素子のオン期間に印加される制御電圧と、が等しくなるようにする電圧とした。すなわち、例えば図２において電圧Ｖ（Ｎ４）＋Ｖ（Ｎ７）の正電圧が一定になるようにした。しかし、本発明はこれに限るものではなく、結合巻線と補助巻線との合成電圧を、上記オーバーラップ期間における整流スイッチ素子の制御電圧と、整流スイッチ素子のオン期間に印加される制御電圧と、を近似させる電圧であればよい。
【０１０４】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【０１０５】
Ｄ５，Ｄ６…トランスリセット用ダイオード
Ｎ１…１次巻線
Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４…補助巻線
Ｎ２１，Ｎ２２，Ｎ２３…結合巻線
Ｎ４…第１補助巻線
Ｎ５…第２補助巻線
Ｎ６…主巻線
Ｎ７，Ｎ８，Ｎ９，Ｎ１０…結合巻線
ＮＯＲ１，ＮＯＲ２…ＮＯＲゲート
Ｐ１…第１端
Ｐ２…第２端
Ｐｃ…センタータップ
Ｑ１…第１整流スイッチ素子
Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４…１次側スイッチ素子
Ｑ２…第２整流スイッチ素子
Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４…整流スイッチ素子
Ｑ３，Ｑ４…整流スイッチ素子早期オフ用スイッチ素子
Ｔ１…トランス
Ｔ２…チョークトランス
Ｔ３，Ｔ４…信号伝送トランス
Vin(+)，Vin(-)…電圧入力部
Vin(+)，Vin(-)…電圧出力部
Vout(-)…第１出力部
Vout(+)…第２出力部
Ｎ２…２次巻線
１０…スイッチング回路
１１，１２，１３，１４…スイッチング制御信号発生回路
１１Ｈ…ハイサイド駆動回路
１３Ｈ…ハイサイド駆動回路
１５Ａ，１５Ｂ…遅延回路
２０…整流平滑回路
２２…逆電圧防止回路
２３…整流スイッチ素子ゲート制御回路
１０１〜１０７…ＤＣ−ＤＣコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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