(57)【特許請求の範囲】
【請求項１】
回路であって、
出力電圧を維持するように構成される電圧レギュレータと、
前記電圧レギュレータと通信し、前記出力電圧を受け取るように構成される負荷であって、論理機能を実施し、前記負荷における計算アクティビティを示すデータを出力するようにさらに構成される負荷と、
前記電圧レギュレータの入力および前記出力電圧と通信する第１のフィードバックループと、
前記負荷および前記電圧レギュレータと通信し、計算アクティビティを示す前記データから予測される過渡的な負荷電流を計算し、前記予測される過渡的な負荷電流に応答して前記出力電圧を操作するように構成される過渡的な負荷電流予測回路を含む第２のフィードバックループであって、計算アクティビティを示す前記データは、前記負荷からのイベントカウンタを含み、さらに、前記過渡的な負荷電流予測回路は、現在のクロックサイクルにおける前記イベントカウンタの総計の値と、前のクロックサイクルにおける前記イベントカウンタの総計の値と、の差をイベント差分として計算することによって、前記予測される過渡的な負荷電流を計算するように構成される、第２のフィードバックループと、
を備える、回路。
【請求項２】
前記負荷は、グラフィックスプロセシングユニット、セントラルプロセシングユニット、およびモデムのうちの少なくとも１つを備える、請求項１に記載の回路。
【請求項３】
前記過渡的な負荷電流予測回路から出力を受け取り、前記過渡的な負荷電流予測回路からの前記出力に応答して、前記電圧レギュレータの基準電圧の値を変化させるように構成される、デジタルアナログコンバータをさらに備える、請求項１に記載の回路。
【請求項４】
前記電圧レギュレータは、
基準電圧を受け取り、前記基準電圧に応答してパルス幅変調信号を出力するように構成される、パルス幅変調コントローラと、
前記パルス幅変調信号を受け取り、入力電圧を前記パルス幅変調信号のデューティーサイクルにしたがった前記出力電圧に変換するように構成される同期バックコンバータと、
を備える、請求項１に記載の回路。
【請求項５】
前記第１のフィードバックループは、前記同期バックコンバータの出力から前記パルス幅変調コントローラへの信号経路を備え、ここにおいて、前記パルス幅変調コントローラは、前記出力電圧および前記基準電圧にしたがって前記パルス幅変調信号の前記デューティーサイクルを調整するように構成される、請求項４に記載の回路。
【請求項６】
前記電圧レギュレータは、バックコンバータを備える、請求項１に記載の回路。
【請求項７】
前記イベントカウンタのうちの１つは、加算命令が前記負荷において実施されるたびに漸次増加されるカウンタを備える、請求項１に記載の回路。
【請求項８】
前記イベントカウンタのうちの１つは、乗算命令が前記負荷において実施されるたびに漸次増加されるカウンタを備える、請求項１に記載の回路。
【請求項９】
電圧レギュレータによって実行される方法であって、
電圧レギュレータにおいて、第１のフィードバックループを使用して出力電圧を維持することと、
前記出力電圧で負荷に電力供給することであって、前記負荷は、プロセシングユニットによるアクティビティの総量を計算するために用いられるイベントカウンタを生成する前記プロセシングユニットを含む、電力供給することと、
前記負荷から前記イベントカウンタを受け取ることと、
負荷電流に関する予測される値を計算することであって、前記予測される値は、前記イベントカウンタに少なくとも部分的に基づくものであり、さらに、負荷電流に関する前記予測される値を計算することは、現在のクロックサイクルにおける前記イベントカウンタの総計の値と、前のクロックサイクルにおける前記イベントカウンタの総計の値と、の差をイベント差分として計算することを備える、負荷電流に関する予測される値を計算することと、
負荷電流に関する前記予測される値に応答して、前記出力電圧を操作することと、
を備える、方法。
【請求項１０】
前記出力電圧を操作することは、
負荷電流に関する前記予測される値の増加に応答して、前記出力電圧を増加させることと、
負荷電流に関する前記予測される値の低下に応答して、前記出力電圧を低下させることと、
を備える、請求項９に記載の方法。
【請求項１１】
負荷電流に関する前記予測される値を計算することは、
前記イベント差分に基づいて、ＰＩＤアルゴリズムを用いて、直後に後続するクロックサイクルにおいて前記負荷によって消費されることが予想される電流の増加または低下の総量に関する予測を計算することを備える、請求項９に記載の方法。
【請求項１２】
前記出力電圧と基準電圧との間の差に応答して、前記電圧レギュレータにおける前記出力電圧を維持することと、
前記負荷電流に関する前記予測される値に応答して前記基準電圧の値の変化を計算することであって、前記基準電圧の値の前記変化は、前記負荷における電流が前記負荷電流に関する前記予測される値にしたがって変化するとき、前記出力電圧を安定した状態に保つために計算されている、基準電圧の値の変化を計算することと、
をさらに備える、請求項９に記載の方法。
【請求項１３】
デジタル出力を、前記基準電圧の値の前記計算された変化に基づいて、前記基準電圧を出力するデジタルアナログコンバータに送ることをさらに備える、請求項１２に記載の方法。
【請求項１４】
前記出力電圧を操作することは、
前記出力電圧をレギュレートするパルス幅変調信号の値を操作することを備える、請求項９に記載の方法。
【請求項１５】
前記出力電圧を操作することは、
前記電圧レギュレータのバックコンバータの出力における電圧を加算するまたは減算することを備える、請求項９に記載の方法。
【請求項１６】
前記電圧レギュレータは、バックコンバータを備える、請求項９に記載の方法。
【請求項１７】
前記負荷は、グラフィックスプロセシングユニット、セントラルプロセシングユニット、およびモデムのうちの少なくとも１つを備える、請求項９に記載の方法。
【請求項１８】
前記イベント差分に基づいて、ＰＩＤアルゴリズムを用いて、直後に後続するクロックサイクルにおいて前記負荷によって消費されることが予想される電流の増加または低下の総量に関する予測を計算することをさらに備え、ここにおいて、負荷電流に関する前記予測される値を計算することは、ＰＩＤ係数を前記電流の増加または低下の総量に関する予測に適用することをさらに備える、請求項９に記載の方法。
【請求項１９】
回路であって、
入力電圧から生み出される出力電圧をレギュレートするための手段と、
論理機能に電力供給するために前記出力電圧を受け取るための、および計算アクティビティを示すデータを出力するための手段と、
前記出力電圧を、前記出力電圧をレギュレートするための前記手段の入力に結合させる第１のフィードバックループと、
前記出力電圧を受け取るための、および計算アクティビティを示す前記データを出力するための前記手段および前記出力電圧をレギュレートするための前記手段と通信する第２のフィードバックループであって、計算アクティビティを示す前記データから予測される過渡的な負荷電流を計算するための手段、および前記予測される過渡的な負荷電流に応答して前記出力電圧を操作するための手段を含み、計算アクティビティを示す前記データは、前記出力電圧を受け取るための、および計算アクティビティを示す前記データを出力するための前記手段からのイベントカウンタを含み、さらに、前記計算するための手段は、現在のクロックサイクルにおける前記イベントカウンタの総計の値と、前のクロックサイクルにおける前記イベントカウンタの総計の値と、の差をイベント差分として計算することによって、前記予測される過渡的な負荷電流を計算するように構成される、第２のフィードバックループと、
を備える、回路。
【請求項２０】
前記出力電圧を受け取るための、および計算アクティビティを示す前記データを出力するための前記手段は、グラフィックスプロセシングユニット、セントラルプロセシングユニット、およびモデムのうちの少なくとも１つを備える、請求項１９に記載の回路。
【請求項２１】
前記出力電圧を操作するための前記手段は、前記予測される過渡的な負荷電流に応答して、前記出力電圧をレギュレートするための手段の基準電圧の値を変化させるための手段を含む、請求項１９に記載の回路。
【請求項２２】
前記出力電圧をレギュレートするための前記手段は、
基準電圧に応答してパルス幅変調信号を生み出すための手段と、
前記パルス幅変調信号を受け取り、前記入力電圧を前記パルス幅変調信号のデューティーサイクルにしたがった前記出力電圧に変換するように構成される同期バックコンバータと、
を備える、請求項１９に記載の回路。
【請求項２３】
前記第１のフィードバックループは、前記出力電圧をレギュレートするための前記手段の出力から前記パルス幅変調信号を生み出すための前記手段への信号経路を備え、ここにおいて、前記パルス幅変調信号を生み出すための前記手段は、前記レギュレートされた出力電圧にしたがって前記パルス幅変調信号の前記デューティーサイクルを調整するように構成される、請求項２２に記載の回路。
【請求項２４】
前記出力電圧をレギュレートするための前記手段は、バックコンバータを備える、請求項１９に記載の回路。
【請求項２５】
電圧レギュレータによって実行される方法であって、
バックコンバータからのレギュレートされた出力電圧で負荷に電力供給することと、
前記負荷からイベントカウンタを受け取ることであって、前記イベントカウンタは、前記負荷におけるアクティビティの総量を計算するために用いられる、イベントカウンタを受け取ることと、
現在のクロックサイクルにおける前記イベントカウンタの総計の値と、前のクロックサイクルにおける前記イベントカウンタの総計の値と、の差をイベント差分として計算することを含み、前記イベントカウンタを使用することによって、前記負荷における過渡的な負荷電流に関する予測される値を生成することと、
過渡的な負荷電流に関する前記予測される値に応答して、前記バックコンバータの制御ループの基準電圧を変更することと、
を備える、方法。
【請求項２６】
過渡的な負荷電流に関する前記予測される値を生成することは、
前記イベント差分に基づいて、ＰＩＤアルゴリズムを用いて、直後に後続するクロックサイクルにおいて負荷によって消費されることが予想される電流の増加または低下の総量に関する予測を計算すること、を備える、請求項２５に記載の方法。
【請求項２７】
過渡的な負荷電流に関する前記予測される値に応答して、前記基準電圧の値の変化を計算することであって、前記基準電圧の値の前記変化は、前記過渡的な負荷電流が前記過渡的な負荷電流に関する前記予測される値にしたがって変化するとき、前記レギュレートされた出力電圧を安定した状態に保つために計算されている、基準電圧の値の変化を計算することと、
デジタル出力を、前記基準電圧の値の前記計算された変化に基づいて、前記基準電圧を出力するデジタルアナログコンバータに送ることと、
をさらに備える、請求項２６に記載の方法。
【請求項２８】
前記負荷は、グラフィックスプロセシングユニット、セントラルプロセシングユニット、およびモデムのうちの少なくとも１つを備える、請求項２５に記載の方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本出願は、２０１４年１１月１２日に出願された米国仮特許出願第６２／０７８，７９６号に対する優先権およびその利益を主張し、それは、参照によって全体が本明細書に組み込まれる。
【技術分野】
【０００２】
[0002]  本出願は、電圧コンバータに関し、より具体的には、過渡的な（transient）負荷予測に基づいた電圧コンバータのフィードバック制御に関する。
【背景技術】
【０００３】
[0003]  例示的な従来のシステムでは、電圧レギュレータは、グラフィックスプロセシングユニット（ＧＰＵ:graphics processing unit）、セントラルプロセシングユニット（ＣＰＵ：central processing unit）、モデム等のような負荷に、電圧を出力する。負荷は、電圧レギュレータから実質的に一定な電圧を受け取るように設計される。しかしながら、負荷において電力消費が増加するとき、出力電圧は一時（temporarily）ドループし得る（droop）。また、負荷において電力消費が低下するとき、出力電圧は一時のオーバーシュート（a temporary overshoot）を有し得る。言うまでもなく、電圧レギュレータは、電圧を所望の値に維持することを試み、その結果、ある程度の時間が経った後に最終的には電圧は所望の値に戻る。しかし、一時のドループまたはオーバーシュートは、動作エラーまたは無駄な電力をもたらし得る。
【０００４】
[0004]  従来の電圧レギュレータは、負荷における出力電圧を基準電圧と比較するフィードバックループを使用する。しかしながら、そのようなフィードバックループは事後対応的（reactive）なものであり、電圧の問題を改善（ameliorating）するのは、それらが検出された後になってからである。
【図面の簡単な説明】
【０００５】
【図１】[0005]  図１は、１つの実施形態にしたがって、一定な、またはほぼ一定な出力電圧を提供する例示的なフィードバックループを例示する構造図である。
【図２】[0006]  図２は、図１の実施形態の外部フィードバックループの例示の一例である。
【図３】[0007]  図３は、１つの実施形態にしたがって、電圧チューニング（voltage tuning）を事前対応的に（proactively）供給する例示的な方法のフローダイアグラムの例示である。
【図４】[0008]  図４は、図３の方法をインプリメントする１つの実施形態にしたがって、例示的な数のクロックサイクルを例示する図である。
【詳細な説明】
【０００６】
[0009]  ここでの開示は、過渡的な負荷電流予測に基づいて、事前対応的に供給電圧チューニングを提供するための回路および方法の実施形態である。一例では、電圧レギュレータは、グラフィックスプロセシングユニット（ＧＰＵ）、セントラルプロセシングユニット（ＣＰＵ）、モデム等のような負荷に、電圧を出力する。負荷は、電圧レギュレータから実質的に一定な電圧を受け取るように設計される。しかしながら、負荷において電力消費が増加するとき、出力電圧は一時ドループし得る。また、負荷において電力消費が低下するとき、出力電圧は、一時のオーバーシュートを有し得る。言うまでもなく、電圧レギュレータは、電圧を所望の値に維持することを試み、その結果、ある程度の時間が経った後に最終的には電圧は所望の値に戻る。
【０００７】
[0010]  ここに開示される様々な実施形態は、イベントカウンタ（または負荷電力消費の他のインジケーション）に基づいて、推定の予測される過渡的な負荷（an estimated predicted transient load）を提供する回路を含む。予測される過渡的な負荷は、ドループおよびオーバーシュートイベントを事前対応的に最小化するために、出力電圧が、上がるように操作（manipulate）されるべきかまたは下がるように操作されるべきかを決定するために使用されることができる。一例では、過渡的な負荷電流予測回路は、負荷からイベントカウンタを受け取り、推定の過渡的な負荷を予測し、そして、予測される過渡的な負荷に基づいて、基準電圧を上げるようにまたは下げるように操作する。別の例では、過渡的な負荷電流予測回路は、推定の過渡的な負荷を予測し、基準電圧によって設定されるフィードバックループと並行して（in parallel to）出力電圧を増加または低下させ、その結果、基準電圧自体は操作されない。以下の例では、過渡的な負荷電流予測は、バックコンバータ（a buck converter）を含む電圧レギュレータに適用されるものとして示される。しかしながら、他の実施形態は線形レギュレータ、スイッチトレギュレータ（a switched-regulator）等のような他のタイプの電圧レギュレータを含み得るので、実施形態の範囲は、バックコンバータ電圧レギュレータに限定されない。
【０００８】
[0011]  図１は、一定な、またはほぼ一定なＶｏｕｔｐｕｔを負荷１２２に提供するための２つのフィードバックループを有する例示的なシステムを例示する構造図である。外部制御ループでは、負荷１２２は、それのアクティビティのインジケーション（例えば、イベントカウンタ）を、過渡的な負荷電流予測（ＴＬＰ：transient load current prediction）回路１２４に提供する。ＴＬＰ１２４は、Ｖｒｅｆに関する適切な調整を予測し、その調整に対応するデジタルデータを、デジタルアナログコンバータ（ＤＡＣ）１２０に送る。ＤＡＣ１２０は次いで、Ｖｒｅｆを調整する。外部制御ループは、図２に関して以下でより詳細に説明される。
【０００９】
[0012]  内部制御ループを見ると、ＰＷＭコントローラ１０２は、基準電圧（Ｖｒｅｆ）、およびＶｏｕｔｐｕｔの値を提供するフィードバック信号を受け取り、ＶｒｅｆとＶｏｕｔｐｕｔとの間の差に応答してＰＷＭ信号を出力する。ＰＷＭコントローラ１０２は、ＰＷＭ信号のデューティーサイクルを調整することによってＰＷＭ信号を変調する。一般に、より大きなデューティーサイクルのＰＷＭ信号は、同期バックコンバータ１１０の出力における電圧を増加させ、より小さいデューティーサイクルのＰＷＭ信号は、同期バックコンバータ１１０の出力における電圧を低下させる。このような方法で、ＰＷＭコントローラ１０２は、Ｖｏｕｔｐｕｔをほぼ一定に保つために、ＰＷＭ信号のデューティーサイクルを絶えず調整する。
【００１０】
[0013]  フェーズジェネレータ（Phase generator）１０４は、ＰＷＭコントローラ１０２からＰＷＭ信号を受け取り、それの位相（phase）を調整することによって、または異なる位相で複数の異なる信号を生み出すことによって、ＰＷＭ信号を処理する。例えば、フェーズジェネレータ１０４は、結合されたインバータのために異なる信号を生み出し得る、またはマルチフェーズバックコンバータ（a multi-phase buck converter）のために異なる信号を生み出し得る。いくつかの実施形態では、回路１０２および１０４は、集中型のコントローラの一部として提供され得、そして回路１０６、１０８、および１１０は、マルチフェーズバックコンバータの単一の位相を例示し、そしてそれらは集中型のコントローラとは分離されたモジュールの一部である。図１は、単一の位相のみを例示するが、しかし、いくつかの実施形態では、各モジュールが特定の位相に属している複数のモジュールおよび複数の位相が存在し、そして集中型のコントローラは、論理にしたがってそれらモジュールをオンおよびオフにスイッチすることは理解される。さらに、いくつかの実施形態では、集中型のコントローラおよび数多くのモジュールは、すべて同じ半導体ダイ上にあり得る。
【００１１】
[0014]  デッドタイムジェネレータ（Dead time generator）１０６は、ＰＷＭ信号を受け取り、マルチフェーズバックコンバータの各位相のために２つの制御信号を出力する。同期バックコンバータ１１０の各位相は、２つのスイッチレッグ群（banks of switch legs）１１１を含み、スイッチレッグ群のうちの各１つは、デッドタイムジェネレータ１０６によって生み出された個別の（a respective）制御信号に対応する。第１の制御信号と第２の制御信号との間の位相差は、スイッチレッグ群１１１の動作のタイミングに影響を与え、その結果、シュートスルー（shoot-through）およびボディダイオード損失を避けるまたは低減するために同期バックコンバータ１１０におけるデッドタイム（a dead time）が定義される。
【００１２】
[0015]  ２つの制御信号が、デッドタイムジェネレータ１０６から出力され、スイッチドライバ１０８によって受け取られる。スイッチドライバ１０８は、複数のバッファドライバを含み、それはバックコンバータ１１０内のスイッチ１１１をオンにするおよびオフにするために適した電力を提供するために、制御信号の各々の電力を増加させる。
【００１３】
[0016]  バックコンバータ１１０は、Ｖｉｎｐｕｔを受け取り、それはいくつかの実施形態では半導体ダイ上のパワーレールからの電力信号である。他の実施形態では、Ｖｉｎｐｕｔは、バッテリまたは他の電圧源からの電力を含み得る。スイッチングレッグ（switching legs）１１１は、スイッチドライバ１０８からの制御信号にしたがって、開くおよび閉じる。スイッチングレッグ１１１、インダクタ１１２、およびキャパシタ１１３の動作は、Ｖｏｕｔｐｕｔにおける安定した状態の（steady）出力電圧を提供する。同期バックコンバータ１１０は、現在知られているまたは後に開発される如何なる同期バックコンバータも含み得、そしていくつかの実施形態では、受け取られた制御信号のデューティーサイクルにしたがってＶｉｎｐｕｔからの電圧を低減する従来の同期バックコンバータ１１０を含み得る。Ｖｏｕｔｐｕｔが降下（drops）または増加する場合、電圧の変化がＰＷＭコントローラ１０２によって認識され（seen by）、それは、Ｖｏｕｔｐｕｔにおける電圧を所望のレベルに戻すために、ＰＷＭ信号のデューティーサイクルを調整する。同様に、図１のシステム１００内のＩ２Ｒ電力損失は、フィードバックループの動作に影響を与える。具体的には、システムコンポーネント内のＩ２Ｒ損失は、ＰＷＭコントローラ１０２に、ＰＷＭ信号のデューティーサイクルをそれらの損失を説明する（account for）のに充分な程に増加させる。
【００１４】
[0017]  上述したように、図１の実施形態は、スイッチングレッグ１１１を示し、そしていくつかの実施形態は、位相ごとに複数のスイッチングレッグを含み得る。例えば、１つの実施形態は、２つのスイッチングレッグ群を含む。第１のスイッチングレッグ群は、ＰＭＯＳトランジスタを含み、第２のスイッチングレッグ群は、ＮＭＯＳトランジスタを含む。各ＮＭＯＳトランジスタは、１つの個別のＰＭＯＳトランジスタに対応し、選択されることができる各レッグに関して、そのレッグは、対応するＮＭＯＳおよびＰＭＯＳトランジスタを共に含む。したがって、レッグは各々並行しており、各レッグは、１つのＰＭＯＳトランジスタおよび１つのＮＭＯＳトランジスタを含む。レッグは並行しているので、レッグが多いほど、バックコンバータを通じた電流をより多くすることが可能になる。一般に、消費される電流がより多いほど、オンにされるレッグが多くなる可能性があり、消費される電流がより少ないほど、レッグはオフにされる可能性がある。
【００１５】
[0018]  上述したように、いくつかの実施形態は、複数の位相を含む。バックコンバータの位相の各々は、独立して選択可能であり、各々はある量の電流を処理する（handles）。一般に、負荷が電流をより多く引き込む（draws）ほど、システムはより多くの位相を追加する可能性があり、負荷による電流消費が下がるほど、システムは、それが使用する位相の数を減らす可能性がある。図１の内部制御ループおよび電圧コンバータは、本開示の実施形態がインプリメントされ得る電圧レギュレータの１つのタイプの例示である。しかしながら、実施形態の範囲は、如何なる適切な電圧レギュレータも含み得る。
【００１６】
[0019]  図２は、図１の実施形態の外部フィードバックループを例示する別の方法である。システムオンチップ（ＳＯＣ）の実施形態では、負荷１２２は、例えば、プロセシングコア、モデム等を含み得る。しかしながら、実施形態の範囲は、ＳＯＣに限定されない。この例では、負荷１２２は、グラフィックスプロセシングユニット（ＧＰＵ）として示されるが、しかしながら実施形態の範囲は、如何なる特定の負荷にも限定されず、むしろ、命令を受け取り、それらの命令を実施し、そしてそれのアクティビティレベルのインジケーション（例えば、イベントカウンタ）を提供することができる如何なる論理要素も含み得る。
【００１７】
[0020]  電子電圧レギュレータ（ＥＶＲ）２１０は一般に、図１の内部制御ループに対応する。ＥＶＲ２１０は、ＴＬＰ１２４からデータを受け取り、ここでデータは、予想される負荷変化にしたがって、Ｖｒｅｆが、上がるように調整されるべきであることまたは下がるように調整されるべきであることを示す。
【００１８】
[0021]  この例では、負荷１２２は、ＥＶＲ２１０からＶｏｕｔｐｕｔを受け取る。ＥＶＲ２１０は、Ｖｏｕｔｐｕｔを実質的に一定に保つことを試みるが、しかし負荷１２２におけるアクティビティの増加は、ＥＶＲ２１０から引き込まれる電流の増加を引き起こし得、そして電流の増加は、Ｖｏｕｔｐｕｔを一時ドループさせ得る。同様に、負荷１２２におけるアクティビティの低下は、ＥＶＲ２１０から引き込まれる電流の低下を引き起こし得、その結果Ｖｏｕｔｐｕｔが一時オーバーシュートされることになる。図２の外部制御ループは、電流が増加することになるかまたは低下することになるかを予測するために、負荷１２２からのイベントカウンタを使用し、次いで、それは電流の増加または低下の予測にしたがって、アンダーシュートまたはオーバーシュートを事前対応的に打ち消す（counteract）ために、Ｖｒｅｆを操作する。
【００１９】
[0022]  例えば、負荷がアクティビティを増加させることになり、その結果ＥＶＲ２１０から引き込まれる電流が増加されることになるとＴＬＰ１２４が予測する場合、ＴＬＰ１２４は、ＥＶＲ２１０に、漸次的に（incrementally）Ｖｏｕｔｐｕｔにおけるドループを最小化するためにＶｒｅｆを上げるように調整させ得る。この例を続けて、負荷がアクティビティを低下させるとＴＬＰ１２４が予測する場合、ＴＬＰ１２４は、ＥＶＲ２１０に、漸次的にＶｏｕｔｐｕｔにおけるオーバーシュートを最小化するためにＶｒｅｆを下げるように調整させ得る。
【００２０】
[0023]  図３に関してさらに説明されることになるように、ＴＬＰ１２４は、負荷１２２からイベントカウンタを受け取り、次のいくつかのクロックサイクルの間に負荷が増加すると予想されるかまたは低下すると予想されるかを予測するために、適応可能な制御アルゴリズムを使用する論理回路である。適応可能な制御アルゴリズムの１つの例は、ＰＩＤ（proportional-integral-derivative）制御ループフィードバックメカニズムである。しかしながら、いくつかの実施形態において如何なる適切な適応可能な制御アルゴリズムも使用され得るので、実施形態の範囲は、ＰＩＤのみに限定されない。例えば、充分な計算電力が利用可能な場合、ニューラルネットワークもまた負荷の変化を予測し得る適応可能な制御アルゴリズムとして使用される可能性がある。
【００２１】
[0024]  図２に示されるように、負荷１２２は、イベントカウンタをＴＬＰ回路１２４に提供する。この実施形態では、イベントカウンタは、負荷１２２によって生成され、それの内部の論理演算のアクティビティを示すデジタル情報を含む。例えば、負荷１２２が加算論理、シフティング論理（shifting logic）、および乗算論理を有する場合、異なる論理コンポーネントのうちの各１つは、それの個別の論理コンポーネントが命令を実施するたびにインクリメントされる値を記憶するそれ自身のレジスタを含み得る。言うまでもなく、所与の負荷は論理について（around）任意の適切な方法で分配される（distributed）カウンタを含み得るので、それは単なる例に過ぎない。カウンタの値は、クロックサイクルごとに、またはＮクロックサイクルごとに、あるいは必要に応じて別の方法で、読み出され得る。
【００２２】
[0025]  いくつかの演算は、他のものよりも計算集約的（computationally intensive）であり得る。例えば、乗算は、通常、加算よりも計算集約的である。したがって、乗算論理ユニットによって実施される単一の演算は、加算論理ユニットによって実施される単一の演算よりもエネルギを使用し得る。よって、いくつかの実施形態は、例えば、より計算集約的に集中的な動作のカウンタを乗算する(multiplying counters)ことによって、そのような相違を考慮に入れ得る。いずれの場合であっても、負荷１２２は、それの計算アクティビティを示すデータを、ＴＬＰ回路１２４にパスする。イベントカウンタは、そのようなデータの１つの例であり、そして他の実施形態は、負荷１２２における計算アクティビティを示す如何なる適切な種類のデータも使用し得る。
【００２３】
[0026]  図２の例を続けて、ＴＬＰ回路１２４は、Ｖｒｅｆの値を上げるようにまたは下げるように調整するよう、ＥＶＲ２１０に指示するために、ＥＶＲ２１０にデータを提供する。この例では、ＴＬＰ回路１２４は、それによってＶｒｅｆが調整されるべきユニットの数（a number of units by which Vref should be adjusted）を示すデジタルデータを出力する。デジタルデータは、例えば、ＤＡＣ１２０（図１）によって受け取られ、それは次いで必要に応じてＶｒｅｆの値を上げるようにまたは下げるように調整する。
【００２４】
[0027]  別の実施形態では、ＴＬＰ回路１２４は、Ｖｒｅｆの変化を示すのではなく、Ｖｒｅｆの値自体を示すデータを出力する。どちらの技法も、実施形態の範囲内にある。さらに、図１は、外部制御ループがＶｒｅｆの値を調整することを示すが、他の実施形態は、それとは違った方法で動作し得る。例えば、いくつかの実施形態は、Ｖｒｅｆの値を調整するのではなく、ドループまたはオーバーシュートを先手を打って（preemptively）低減するために、バックコンバータ１１０の出力における電圧を加算または減算し得る（add or subtract voltage）。
【００２５】
[0028]  図３は、１つの実施形態にしたがって適応された、電圧チューニングを事前対応的に供給するための例示的な方法３００の例示である。方法３００は、例えば、図１および２のＴＬＰ回路１２４のような論理ユニットによって実施され得る。この例示的な実施形態では、方法３００は、システムオンチップ（ＳｏＣ）の内部のまたは外部のいずれかにある電圧レギュレータに関して実施される。ＳｏＣは負荷を含み、負荷が動作するとき、それの電力消費は、それが任意の所与の時間に実行している命令のタイプおよび命令の数にしたがって上がるおよび下がる。方法３００を実施するＴＬＰ回路は、図１および２に示されるような制御ループにあり、それは負荷における電力消費を予測し、それの予測にしたがって、電圧レギュレータの出力電圧または基準電圧を調整する。
【００２６】
[0029]  方法３００は、アクション３０２で始まり、それは、様々なアクションがクロックサイクルごとに起こることを示す。一実施形態では、ＴＬＰ回路と負荷との両方が１ＧＨｚで動作し、一方で電圧レギュレータは２５０ＭＨｚのようなより遅い（slower）レートで動作する。言うまでもなく、これらの数値は単なる例に過ぎず、実施形態の範囲は、負荷、ＴＬＰ回路または電圧レギュレータに関する如何なる特定のクロックレートにも限定されない。
【００２７】
[0030]  アクション３０４において、ＴＬＰ回路は、負荷からイベントカウンタを取得する。この例では、負荷は、数ｊのイベントカウンタ（a number j of event counters）を含み、アクション３０４において、ＴＬＰ回路は、その特定のクロックサイクルに関してｊ個のイベントカウンタを受け取る（αｊ（ｉ）はクロックサイクルｉにおけるイベントカウンタである）。
【００２８】
[0031]  アクション３０６において、ＴＬＰ回路は、複数の値を計算する。β（ｉ）は、その特定のクロックサイクルｉに関するカウンタの総計の値（an aggregate value）を表す。この例では、β（ｉ）は、消費される電力の総量に各イベントカウンタが比例するとすれば、クロックサイクルｉの間に負荷によって消費される電力の総量のインジケーションと類似する。
【００２９】
[0032]  ＴＬＰ回路はまた、Δβ（ｉ）を計算し、それは現在のクロックサイクルおよび１つ前のクロックサイクルにおける総計のイベントカウンタの差である。この例では、Δβ（ｉ）＝β（ｉ）−β（ｉ−１）は、イベント差分（the event delta）を示し、ここでΔβ＞０は、負荷電流の増加を示し、Δβ＝０は、変化なしであるが方向の変化が通常予想されることになり、（増加から低下へ、または逆も同様）、Δβ＜０は、負荷電流の低下を示す。
【００３０】
[0033]  ＴＬＰ回路はまた、図３に示されるＰＩＤアルゴリズムにしたがって、ΔＬ（ｉ＋１）を計算する。ΔＬ（ｉ＋１）は、直後に後続するクロックサイクルにおいて負荷によって消費されることが予想される電流の増加または低下の総量に関する予測を表す。この実施形態では、異なるＰＩＤ係数（Ｋ）の値は、事前に知られている。例えば、各電圧レギュレータはテストされるかまたはシミュレーションされることができることが予想され、そして試行錯誤しながら（using trial and error）、そのテストまたはシミュレーションは、その電圧レギュレータに関して最良の曲線適合（the best curve fitting）を提供する３つのＰＩＤ係数を見つけ得る。この例を続けて、負荷がミッションモードの間に動く（runs）とき、ＴＬＰ回路はメモリからＰＩＤ係数をアップロードし、方法３００の間にそれらを適用する。
【００３１】
[0034]  ＴＬＰ回路がΔＬ（ｉ＋１）を計算した後に、それは次いで、Ｌ（ｉ＋１）を計算し、それは、予測される電流変化（ΔＬ（ｉ＋１））に基づいて、直後に後続するクロックサイクルにおける負荷によって消費されることになると予想される電流の合計量である。次に、それはＶ（ｉ＋１）を計算し、それは、次のクロックサイクルの間にドループまたはオーバーシュートを最小化するために適切であると予想される基準電圧Ｖｒｅｆのインジケーションである。電力は電圧掛ける電流（voltage times current）に等しいので、そして電圧は、実質的に同じ値に維持されるので、するとＶ（ｉ＋１）は、第一次精度でＬ（ｉ＋１）に比例する。言い換えれば、この例では、Ｖ（ｉ＋１）は、Ｌ（ｉ＋１）を係数で乗算することによって計算され得、ここでその係数は、主に電圧レギュレータの設計およびトポロジーに依存する。したがって、Ｌ（ｉ＋１）とＶ（ｉ＋１）との関係はまた、テストまたはシミュレーションによって事前に知られ得、そしてメモリに保存され得、方法３００の動作の間にＴＬＰにアップロードされ得る。
【００３２】
[0035]  アクション３０８において、クロックサイクルは、直後に後続するクロックサイクルｉ＋１にインクリメントする。アクション３１０において、方法３００は、クロックサイクルの数ｎが満たされているかどうかに応じて、再度アクション３０４および３０６を実施するか、またはアクション３１２に移る。上述したように、ＴＬＰ回路および電圧レギュレータは、異なるクロックスピードで動作し得る。ＴＬＰおよび負荷が１ＧＨｚで動作し、電圧レギュレータが２５０ＭＨｚで動作する例では、ｎは４に設定され得る。したがって、方法３００は、４クロックサイクルごとに電圧レギュレータの基準電圧Ｖｒｅｆを更新することになる。しかしながら、様々な実施形態は、ｎを、電圧レギュレータを更新するために適切な如何なる数にも設定し得るので、これは単なる例に過ぎない。
【００３３】
[0036]  アクション３１０および３１２は、ＴＬＰ回路および電圧レギュレータが異なるスピードで動作するという事実を説明するのに如何なる適切な方法でも実施され得る。方法３００は、クロックサイクルごとにＶ（ｉ＋１）を計算するがＮクロックサイクルごとにのみ電圧レギュレータを更新するＴＬＰ回路を示す。いくつかの実施形態は、Ｎ個のクロックサイクルにわたってＶ（ｉ＋１）の値を平均化し得るか、その数のクロックサイクルにわたっていくつかの他のフィルタリングを実施し得る。一方、いくつかの実施形態は、単にＶ（ｉ＋１）の計算のうちの３つを無視し、４つのうちの１つを保ち得る。実施形態の範囲は、ＴＬＰ回路と電圧レギュレータとのスピードの相違を説明するのに如何なる特定の方法にも限定されない。
【００３４】
[0037]  アクション３１２において、ＴＬＰ回路は、電圧基準の変化または計算されたＶ（ｉ＋１）に対応する電圧基準の値のいずれかを示すデータを送ることによって、電圧レギュレータにおける電圧基準Ｖｒｅｆを更新する。任意のイベントにおいて、ＴＬＰ回路は、ＰＩＤアルゴリズムにしたがって予測されるドループまたはオーバーシュートのいずれかを打ち消すために、電圧レギュレータによって負荷に提供される電圧を増加させるかまたは低下させるかのいずれかを、電圧レギュレータに行わせる。いくつかのクロックサイクルにおいて、ＰＩＤアルゴリズムは、負荷による電流消費の増加または低下がないと予測し得る可能性があり、その場合は、アクション３１２は、電圧レギュレータの更新に何の変化も起こさない可能性がある。アクション３１４において、クロックサイクルは、１だけインクリメントし、そして方法３００はもう一度やり直す。
【００３５】
[0038]  実施形態の範囲は、図３に示される特定の方法に限定されない。他の実施形態は、１つまたは複数のアクションを追加、省略、再配置、または修正し得る。例えば、方法３００は、ここに説明された特定のＰＩＤアルゴリズムではなく、いくつかの他の適応可能な制御アルゴリズムを含み得る。実際、ドループまたはオーバーシュートを最小化するために使用されることができる、電圧増加または低下を予測するための、負荷からの、計算アクティビティを示すデータを使用することができる如何なる適切な適応可能な制御アルゴリズムも、様々な実施形態においてインプリメントされ得る。
【００３６】
[0039]  図４は、方法３００をインプリメントする１つの実施形態にしたがって、例示的な数のクロックサイクルを例示する図である。例示の簡潔さのために、図４の例は、ＰＩＤアルゴリズムの比例部分（the proportional part）のみを含むが、他の実施形態は、ＰＩＤアルゴリズムの積分および微分部分（the integral and differential parts）も使用し得る。さらに、図４の図は、電圧レギュレータは各クロックサイクルにおいて更新されるものと仮定しているが、しかしながら、それは図３の実施形態とは異なる。言い換えれば、図４の例は、理解を助けるために一般化された例示であり、しかし本開示がシステムオンチップでインプリメントされるとき、計算は、図４に示されるものよりも複雑であり得る。
【００３７】
[0040]  第１のクロックサイクルの間に、ＴＬＰ回路はΔβ（ｉ）を２と計算し、ここで、正の値は、負荷電流の増加を示す。ＴＬＰ回路は次いでΔＬ（ｉ＋１）を４％の増加と計算し、ΔＶ（ｉ＋１）を２ユニットの増加と計算する。この例では、ΔＶ（ｉ＋１）に対応する列に示される値は、Ｖｒｅｆに適用されるべき変化を示すためにＤＡＣ（図１のＤＡＣ１２０のような）に対して示される（expressed to）ことができるデジタル値である。
【００３８】
[0041]  ΔＭ（ｉ＋１）は、前のクロックサイクルから現在のクロックサイクルへの実際の電流の変化であり、ΔＥは、現在のクロックサイクルに関する実際のおよび予測の負荷電流の差であり、ここで、ΔＥ＝Ｌ（ｉ）−Ｍ（ｉ）である。それはこの例では第１のクロックサイクルであるので、ΔＭ（ｉ）およびΔＥは、適用可能でない。
【００３９】
[0042]  第２のクロックサイクルの間に、ΔＶ（ｉ＋１）はゼロと計算され、それは直後の後続するクロックサイクルに関して必要であると予測される追加的な電圧がないことを意味する。ΔＭ（ｉ）の値は正であり、その結果、実際クロックサイクルからクロックサイクルへと電流が増加したことが示され、そしてΔＥの値は、予測の負荷電流は、そのサイクルに関する実際の測定された負荷電流よりも２％高かったことを示す。
【００４０】
[0043]  第３のクロックサイクルの間に、ΔＶ（ｉ＋１）は１と計算され、その結果、１ユニットの追加的な電圧が第４のクロックサイクルにおいて適用されるべきであると予測されることが示される。ΔＥの値がゼロであることは、システムが、（それが第２のクロックサイクルの間に予測をしたとき）第３のクロックサイクルの間に使用されるべき追加的な電圧を、正確に予測したことを示す。
【００４１】
[0044]  第４のクロックサイクルの間に、ΔＶ（ｉ＋１）は４ユニットと計算され、それは、ＴＬＰ回路が第５のクロックサイクルに関する電流の相対的に大きな増加を予測することを示す。また、−２％というΔＥの値は、ＴＬＰ回路が、（それが第３のクロックサイクルの間に予測を行ったとき）第４のクロックサイクルの間に使用されるべき電圧の総量を、低く予測した（under predicted）ことを示す。
【００４２】
[0045]  ΔＥおよびΔＭ（ｉ）は、ドループまたはオーバーシュートを最小化するために使用されることが予想される電圧を、ＴＬＰ回路がどれくらい適切に予測したかを示すインジケータであるが、ＰＩＤ係数が一定に保たれるシステムでは、そのようなインジケータは重要ではないかまたは役に立たない可能性があることに留意されたい。したがって、静的なＰＩＤ係数を使用するいくつかの現実世界のシステムは、ΔＥまたはΔＭ（ｉ）を計算しない可能性がある。
【００４３】
[0046]  いくつかの実施形態の利点は、それらが過渡的な負荷予測に基づいて、事前対応的な供給電圧チューニングを提供し得ることである。対称的に、従来のシステムは、観測された電流読み出し（observed current readings）に基づいて、事後対応的なチューニングを提供する。しかしながら、そのような従来のシステムは、電流値が検出されるまでに既にドループまたはオーバーシュートを経験している。ここに説明された実施形態は、代わりにドループまたはオーバーシュートが起こりそうであり得るときに予測をすること、およびドループまたはオーバーシュートをそれが発生する前に改善するために、その予測に応答して電圧の変化をレギュレータに適用すること、を試みるために、適応可能な制御アルゴリズムを使用し得る。いくつかの実施形態では、これは、従来の解決策に比べてドループおよびオーバーシュートの最小化を提供し得る。オーバーシュートおよびアンダーシュートは電力を無駄にするので、よってオーバーシュートおよびアンダーシュートを最小化する実施形態は電力を節約し得ることは、一般に理解される。加えて、アンダーシュートは、デジタル回路のパフォーマンスに影響を与え得、そしてオーバーシュートは、潜在的に回路にダメージを与え得るので、この現象の最小化はまた、回路の動作を改良し得る。
【００４４】
[0047]  これより当業者が認識することとなるように、そして間近の特定の用途に応じて、多くの修正、置き換え、バリエーションが、本開示の精神および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、素材に対して、およびそれらにおいて、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の範囲に完全に見合うべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  回路であって、
出力電圧を維持するように構成される電圧レギュレータと、
前記電圧レギュレータと通信し、前記出力電圧を受け取るように構成される負荷と、前記負荷は、論理機能を実施し、前記負荷における計算アクティビティを示すデータを出力するようにさらに構成される、
前記電圧レギュレータの入力および前記出力電圧と通信する第１のフィードバックループと、
前記負荷および前記電圧レギュレータと通信し、計算アクティビティを示す前記データから予測される過渡的な負荷電流を計算し、前記予測される過渡的な負荷電流に応答して前記出力電圧を操作するように構成される過渡的な負荷電流予測回路を含む第２のフィードバックループと、
を備える、回路。
[Ｃ２]  前記負荷は、グラフィックスプロセシングユニット（ＧＰＵ）、セントラルプロセシングユニット（ＣＰＵ）、およびモデムのうちの少なくとも１つを備える、Ｃ１に記載の回路。
[Ｃ３]  前記過渡的な負荷電流予測回路から出力を受け取り、前記過渡的な負荷電流予測回路からの前記出力に応答して、前記電圧レギュレータの基準電圧の値を変化させるように構成される、デジタルアナログコンバータ（ＤＡＣ）をさらに備える、Ｃ１に記載の回路。
[Ｃ４]  前記電圧レギュレータは、
基準電圧を受け取り、前記基準電圧に応答してパルス幅変調信号を出力するように構成される、パルス幅変調（ＰＷＭ）コントローラと、
前記パルス幅変調信号を受け取り、入力電圧を前記パルス幅変調信号のデューティーサイクルに従った前記出力電圧に変換するように構成される同期バックコンバータと、
を備える、Ｃ１に記載の回路。
[Ｃ５]  前記第１のフィードバックループは、前記同期バックコンバータの出力から前記ＰＷＭコントローラへの信号経路を備え、ここにおいて、前記ＰＷＭコントローラは、前記出力電圧および前記基準電圧にしたがって前記パルス幅変調信号の前記デューティーサイクルを調整するように構成される、Ｃ４に記載の回路。
[Ｃ６]  前記電圧レギュレータは、バックコンバータを備える、Ｃ１に記載の回路。
[Ｃ７]  前記負荷における計算アクティビティを示す前記データは、イベントカウンタを備える、Ｃ１に記載の回路。
[Ｃ８]  前記イベントカウンタのうちの第１の１つは、加算命令が前記負荷において実施されるたびに漸次増加されるカウンタを備える、Ｃ７に記載の回路。
[Ｃ９]  前記イベントカウンタのうちの第１の１つは、乗算命令が前記負荷において実施されるたびに漸次増加されるカウンタを備える、Ｃ７に記載の回路。
[Ｃ１０]  方法であって、
電圧レギュレータ回路において、第１のフィードバックループにおいて、前記電圧レギュレータ回路の出力電圧を維持することと、
前記出力電圧で負荷に電力供給することと、ここにおいて、前記負荷は、プロセシングユニットによるアクティビティの総量を示すイベントカウンタを生成する前記プロセシングユニットを含む、
前記負荷から前記イベントカウンタを受け取ることと、
負荷電流に関する予測される値を計算することと、ここで、前記予測される値は、前記イベントカウンタに少なくとも部分的に基づく、
負荷電流に関する前記予測される値に応答して、前記出力電圧を操作することと、
を備える、方法。
[Ｃ１１]  前記出力電圧を操作することは、
負荷電流に関する前記予測される値の増加に応答して、前記出力電圧を増加させることと、
負荷電流に関する前記予測される値の低下に応答して、前記出力電圧を低下させることと、
を備える、Ｃ１０に記載の方法。
[Ｃ１２]  負荷電流に関する前記予測される値を計算することは、
前記負荷電流の変化を示す値を計算することと、
前記値を、負荷電流に関する前記予測される値を提供するＰＩＤ（Proportional Integral Differential）曲線適合関数に適用することと、
を備える、Ｃ１０に記載の方法。
[Ｃ１３]  前記出力電圧と基準電圧との間の差に応答して、前記第１のフィードバックループにおける前記出力電圧を維持することと、
前記負荷電流に関する前記予測される値に応答して前記基準電圧の値の変化を計算することと、前記基準電圧の値の前記変化は、前記負荷における電流が前記負荷電流に関する前記予測される値にしたがって変化するとき、前記出力電圧を安定した状態に保つために計算されている、
をさらに備える、Ｃ１０に記載の方法。
[Ｃ１４]  デジタル出力を、前記基準電圧の値の前記計算された変化に基づいて、前記基準電圧を出力するデジタルアナログコンバータ（ＤＡＣ）に送ることをさらに備える、Ｃ１３に記載の方法。
[Ｃ１５]  前記出力電圧を操作することは、
前記出力電圧をレギュレートするパルス幅変調信号の値を操作することを備える、Ｃ１０に記載の方法。
[Ｃ１６]  前記出力電圧を操作することは、
前記電圧レギュレータの出力における電圧を加算するまたは減算することを備える、Ｃ１０に記載の方法。
[Ｃ１７]  負荷電流に関する前記予測される値を計算することは、
現在のクロックサイクルにおけるおよび前のクロックサイクルにおける総計のイベントカウンタにおける差を計算すること
を備える、Ｃ１０に記載の方法。
[Ｃ１８]
前記電圧レギュレータ回路は、バックコンバータを備える、Ｃ１０に記載の方法。
[Ｃ１９]  前記負荷は、グラフィックスプロセシングユニット（ＧＰＵ）、セントラルプロセシングユニット（ＣＰＵ）、およびモデムのうちの少なくとも１つを備える、Ｃ１０に記載の方法。
[Ｃ２０]  回路であって、
入力電圧から生み出される出力電圧をレギュレートするための手段と、
論理機能に電力供給するために前記出力電圧を受け取るための、および計算アクティビティを示すデータを出力するための手段と、
前記出力電圧を、前記出力電圧をレギュレートするための前記手段の入力に結合させる第１のフィードバックループと、
前記出力電圧を受け取るための前記手段および前記出力電圧をレギュレートするための前記手段と通信する第２のフィードバックループと、前記第２のフィードバックループは、計算アクティビティを示す前記データから予測される過渡的な負荷電流を計算するための手段、および前記予測される過渡的な負荷電流に応答して前記出力電圧を操作するための手段を含む、
を備える、回路。
[Ｃ２１]  前記出力電圧を受け取るための前記手段は、グラフィックスプロセシングユニット（ＧＰＵ）、セントラルプロセシングユニット（ＣＰＵ）、およびモデムのうちの少なくとも１つを備える、Ｃ２０に記載の回路。
[Ｃ２２]  前記出力電圧を操作するための前記手段は、前記予測される過渡的な負荷電流を計算するための前記手段に応答して、前記出力電圧をレギュレートするための前記手段の基準電圧の値を変化させるための手段を含む、Ｃ２０に記載の回路。
[Ｃ２３]  前記出力電圧をレギュレートするための前記手段は、
基準電圧に応答してパルス幅変調信号を生み出すための手段と、
前記パルス幅変調信号を受け取り、前記入力電圧を前記パルス幅変調信号のデューティーサイクルに従った前記出力電圧に変換するように構成される同期バックコンバータと、
を備える、Ｃ２０に記載の回路。
[Ｃ２４]  前記第１のフィードバックループは、前記出力電圧をレギュレートするための前記手段の出力から前記パルス幅変調信号を生み出すための前記手段への信号経路を備え、ここにおいて、前記パルス幅変調信号を生み出すための前記手段は、前記レギュレートされた出力電圧にしたがって前記パルス幅変調信号の前記デューティーサイクルを調整するように構成される、Ｃ２３に記載の回路。
[Ｃ２５]  前記レギュレートされた出力電圧を生み出すための手段は、バックコンバータを備える、Ｃ１に記載の回路。
[Ｃ２６]  方法であって、
バックコンバータからのレギュレートされた出力電圧で計算負荷に電力供給することと、
前記計算負荷からイベントカウンタを受け取ることと、ここにおいて、前記イベントカウンタは、前記計算負荷におけるアクティビティの総量のインジケーションを提供する、
前記イベントカウンタを使用することによって、前記計算負荷における過渡的な負荷電流に関する予測される値を生成することと、
過渡的な負荷電流に関する前記予測される値に応答して、前記バックコンバータの制御ループの基準電圧を変更することと、
を備える、方法。
[Ｃ２７]  過渡的な負荷電流に関する前記予測される値を生成することは、
前記計算負荷における過渡的な負荷電流の変化を示す値を計算することと、
前記値を、過渡的な負荷電流に関する前記予測される値を提供するＰＩＤ（Proportional Integral Differential）曲線適合関数に適用することと、
を備える、Ｃ２６に記載の方法。
[Ｃ２８]  過渡的な負荷電流に関する前記予測される値に応答して、前記基準電圧の値の変化を計算することと、前記基準電圧の値の前記変化は、前記過渡的な負荷電流が前記過渡的な負荷電流に関する前記予測される値にしたがって変化するとき、前記レギュレートされた出力電圧を安定した状態に保つために計算されている、
デジタル出力を、前記基準電圧の値の前記計算された変化に基づいて、前記基準電圧を出力するデジタルアナログコンバータ（ＤＡＣ）に送ることと、
をさらに備える、Ｃ２７に記載の方法。
[Ｃ２９]  過渡的な負荷電流に関する前記予測される値を生成することは、
現在のクロックサイクルにおけるおよび前のクロックサイクルにおける総計のイベントカウンタの差を計算すること
を備える、Ｃ２６に記載の方法。
[Ｃ３０]  前記計算負荷は、グラフィックスプロセシングユニット（ＧＰＵ）、セントラルプロセシングユニット（ＣＰＵ）、およびモデムのうちの少なくとも１つを備える、Ｃ２６に記載の方法。
【図１】
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【図２】
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【図３】
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【図４】
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