(57)【特許請求の範囲】
【請求項１】
第１主面を有し、少なくとも前記第１主面を含む表層領域が二硫化モリブデン、二硫化タングステン、二硫化ニオブおよび窒化アルミニウムからなる群から選択されるいずれか１つの材料からなる支持基板と、
前記第１主面上に配置され、前記表層領域を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜と、を備える、基板。
【請求項２】
前記グラフェン膜は、前記第１主面の８０％以上を覆う、請求項１に記載の基板。
【請求項３】
前記グラフェン膜のキャリア移動度は、５０００ｃｍ２／Ｖｓ以上である、請求項１または請求項２に記載の基板。
【請求項４】
前記支持基板は、
ベース基板と、
前記ベース基板上に配置され、前記ベース基板とは異なる材料からなり、前記第１主面を含む支持層と、を含み、
前記支持層は前記表層領域である、請求項１〜請求項３のいずれか１項に記載の基板。
【請求項５】
前記グラフェン膜は、平面的に見て面積率で２０％以上の領域が前記表層領域を構成する材料の原子配列に対して配向する原子配列を有する、請求項１〜請求項４のいずれか１項に記載の基板。
【請求項６】
前記支持基板は円盤状の形状を有し、
前記支持基板の直径は５０ｍｍ以上である、請求項１〜請求項５のいずれか１項に記載の基板。
【請求項７】
請求項１〜請求項６のいずれか１項に記載の基板と、
前記グラフェン膜の前記支持基板側とは反対側の主面である露出面上に配置される第１電極と、
前記露出面上に前記第１電極とは離れて配置される第２電極と、を備える、電子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基板および電子素子に関し、より特定的にはグラフェン膜を含む基板および電子素子に関するものである。
【背景技術】
【０００２】
グラフェンは、炭素原子がｓｐ２混成軌道を形成して平面的に結合した物質である。このような炭素の結合状態に起因して、グラフェンは、極めて高いキャリアの移動度を有するという特徴がある。そのため、たとえばグラフェン膜をトランジスタなどの電子素子のチャネルとして利用することにより、電子素子の高速化が期待される。
【０００３】
グラフェン膜を含む基板を作製し、当該基板に電極等を形成することにより、グラフェン膜を導電部（たとえばチャネル）として利用した電子素子を製造することができる。グラフェン膜を含む基板は、たとえばグラファイトから剥離されたグラフェン薄膜を支持基板に貼り付けることにより、あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成長させたグラフェン薄膜を支持基板に貼り付けることにより製造することができる。
【０００４】
電子素子を量産する場合において許容可能な生産効率を確保するためには、上記基板において直径の大きい（たとえば２インチ以上の直径を有する）支持基板を採用することが好ましい。上述のようなグラフェン膜の貼り付けを含む手順で作製された基板では、支持基板の表面においてグラフェン膜が存在しない領域が多く含まれる。このような場合、電極形成の位置合わせ等の電子素子の製造プロセスにおいて自動化が妨げられる。その結果、上記基板を用いた電子素子の量産が難しいという問題が生じる。
【０００５】
これに対し、ＳｉＣ（炭化珪素）からなる基板を加熱してＳｉ原子を離脱させることで基板の表層部をグラフェンに変換し、支持基板上にグラフェン膜が形成された基板を得る方法が提案されている（たとえば、特許文献１参照）。これにより、基板の主面においてグラフェン膜が存在しない領域が小さくなる。その結果、当該基板を用いた電子素子の量産が容易となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−４８２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記ＳｉＣからなる支持基板上にグラフェン膜が形成された基板を用いてグラフェン膜が導電部となる電子素子を製造した場合、導電部における移動度が期待される値に対して低くなる場合がある。
【０００８】
そこで、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板および当該基板を含む電子素子を提供することを目的の１つとする。
【課題を解決するための手段】
【０００９】
本発明に従った基板は、第１主面を有し、少なくとも第１主面を含む表層領域が窒化硼素（ＢＮ）、二硫化モリブデン（ＭｏＳ２）、二硫化タングステン（ＷＳ２）、二硫化ニオブ(ＮｂＳ２)および窒化アルミニウム（ＡｌＮ）からなる群から選択されるいずれか１つの材料からなる支持基板と、第１主面上に配置され、表層領域を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜と、を備える。
【発明の効果】
【００１０】
上記基板によれば、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１におけるグラフェン膜を含む基板の構造を示す概略断面図である。
【図２】グラフェン膜を含む基板の製造方法の概略を示すフローチャートである。
【図３】実施の形態１における基板の製造方法を説明するための概略断面図である。
【図４】加熱装置の構造を示す概略断面図である。
【図５】実施の形態２におけるグラフェン膜を含む基板の構造を示す概略断面図である。
【図６】実施の形態２における基板の製造方法を説明するための概略断面図である。
【図７】グラフェン膜を含む電界効果トランジスタ（ＦＥＴ）の構造を示す概略断面図である。
【図８】グラフェン膜を含む電界効果トランジスタの製造方法の概略を示すフローチャートである。
【図９】グラフェン膜を含む電界効果トランジスタの製造方法を説明するための概略断面図である。
【図１０】グラフェン膜を含む電界効果トランジスタの製造方法を説明するための概略断面図である。
【図１１】グラフェン膜を含む電界効果トランジスタの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００１２】
［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の基板は、第１主面を有し、少なくとも第１主面を含む表層領域が窒化硼素（ＢＮ）、二硫化モリブデン（ＭｏＳ２）、二硫化タングステン（ＷＳ２）、二硫化ニオブ(ＮｂＳ２)および窒化アルミニウム（ＡｌＮ）からなる群から選択されるいずれか１つの材料からなる支持基板と、第１主面上に配置され、表層領域を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜と、を備える。
【００１３】
本発明者らは、ＳｉＣからなる支持基板上にグラフェン膜が形成された基板を用いてグラフェン膜が導電部となる電子素子を製造した場合において、導電部における移動度が期待される値に対して低くなる原因について検討を行った。その結果、支持基板を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェン膜においては、部分的にグラフェンの膜厚が大きい領域が存在し、当該領域の存在が移動度に大きく影響していることを見出した。また、ＳｉＣからなる支持基板上ではなく、少なくとも第１主面を含む表層領域がＢＮ、ＭｏＳ２、ＷＳ２、ＮｂＳ２およびＡｌＮからなる群から選択されるいずれか１つの材料からなる支持基板上に、表層領域を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜を形成することにより、グラフェンの膜厚が大きい領域の形成を抑制できることが本発明者らの検討により明らかとなった。
【００１４】
本願の基板においては、少なくとも第１主面を含む表層領域がＢＮ、ＭｏＳ２、ＷＳ２、ＮｂＳ２およびＡｌＮからなる群から選択されるいずれか１つの材料からなる支持基板の第１主面上に、表層領域を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜が形成される。そのため、グラフェン膜において膜厚が大きい領域の形成を抑制できる。その結果、本願の基板によれば、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板を提供することができる。
【００１５】
上記基板において、上記グラフェン膜は、第１主面の８０％以上を覆っていてもよい。このようにすることにより、支持基板の第１主面においてグラフェン膜が存在しない領域が小さくなる。その結果、上記基板を用いた電子素子の量産が容易となる。
【００１６】
上記基板において、グラフェン膜のキャリア移動度は、５０００ｃｍ２／Ｖｓ以上であることが好ましく、８０００ｃｍ２／Ｖｓ以上であることがより好ましい。このようにすることにより、上記基板を用いて製造される電子素子の高速化を達成することができる。
【００１７】
上記基板において、表層領域は窒化硼素からなっていてもよい。窒化硼素は、上記表層領域を構成する材料として、特に好適である。
【００１８】
上記基板において、支持基板は、ベース基板と、ベース基板上に配置され、ベース基板とは異なる材料からなり、第１主面を含む支持層と、を含んでいてもよい。支持層は上記表層領域であってもよい。このような構造を有する支持基板を採用した場合でも、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板を提供することができる。
【００１９】
上記基板において、グラフェン膜は、平面的に見て面積率で２０％以上の領域が表層領域を構成する材料の原子配列に対して配向する原子配列を有していてもよい。このようにすることにより、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板をより確実に提供することができる。
【００２０】
上記基板において、上記支持基板は円盤状の形状を有していてもよい。上記支持基板の直径は５０ｍｍ以上であってもよい。このようにすることにより、上記基板を用いた電子素子の製造の効率化を達成することができる。
【００２１】
本願の電子素子は、上記基板と、グラフェン膜の支持基板側とは反対側の主面である露出面上に配置される第１電極と、露出面上に第１電極とは離れて配置される第２電極と、を備える。
【００２２】
本願の電子素子においては、第１電極と第２の電極とが、上記本願の基板の上記露出面上に形成される。そのため、本願の電子素子によれば、導電部における高い移動度を安定して確保することができる。
【００２３】
［本願発明の実施形態の詳細］
次に、本発明にかかる基板の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２４】
（実施の形態１）
図１を参照して、本実施の形態における基板１は、支持基板２と、グラフェン膜３とを備えている。支持基板２は、ＢＮからなる。支持基板２を構成するＢＮは、六方晶ＢＮである。つまり、支持基板２は六方晶ＢＮバルク基板である。支持基板２は、円盤状の形状を有している。支持基板２の直径は２インチ以上（５０ｍｍ以上）である。支持基板２は、第１主面２Ａを有する。第１主面２Ａは、ｃ面（｛０００１｝面）とのなす角が１°以下である主面である。第１主面２Ａには、六角形の各頂点に対応する位置に原子が存在する結晶面が露出している。第１主面２Ａには、六方晶ＢＮのｃ面が露出している。
【００２５】
グラフェン膜３は、支持基板２の第１主面２Ａ上に配置される。グラフェン膜３は、支持基板２側とは反対側の主面である露出面３Ａを有する。グラフェン膜３は、支持基板２を構成するＢＮの原子配列に対して配向する原子配列を有するグラフェンからなる。ここで、グラフェン膜３を構成するグラフェンの原子配列が支持基板２を構成するＢＮの原子配列に対して配向する状態とは、グラフェンの原子配列がＢＮの原子配列に対して一定の関係性を有していることを意味する。グラフェンの原子配列がＢＮの原子配列に対して配向しているか否かについては、たとえばＬＥＥＤ（Ｌｏｗ  Ｅｎｅｒｇｙ  Ｅｌｅｃｔｒｏｎ  Ｄｉｆｆｒａｃｔｉｏｎ）法により確認することができる。
【００２６】
本実施の形態の基板１では、六方晶ＢＮのｃ面が露出する第１主面２Ａ上に、支持基板２を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜３が形成されている。そのため、グラフェン膜３において膜厚が大きい領域の形成が抑制されている。その結果、基板１は、グラフェン膜３が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板となっている。
【００２７】
グラフェン膜３は、面積率において支持基板２の第１主面２Ａの８０％以上を覆っていることが好ましい。これにより、支持基板２の第１主面２Ａにおいてグラフェン膜３が存在しない領域が小さくなる。その結果、基板１を用いた電子素子の量産が容易となる。
【００２８】
また、グラフェン膜３のキャリア移動度は、５０００ｃｍ２／Ｖｓ以上であることが好ましく、８０００ｃｍ２／Ｖｓ以上であることがより好ましい。このようにすることにより、基板１を用いて製造される電子素子の高速化を達成することができる。
【００２９】
また、グラフェン膜３は、平面的に見て面積率で２０％以上の領域が支持基板２を構成する材料の原子配列に対して配向する原子配列を有していることが好ましい。これにより、グラフェン膜３が導電部となる電子素子を製造した場合に、より確実に高い移動度を安定して確保することできる。
【００３０】
次に、図２〜図４を参照して、本実施の形態における基板１の製造方法の概要について説明する。
【００３１】
図２を参照して、本実施の形態における基板１の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。図３を参照して、この工程（Ｓ１０）では、たとえば直径２インチ（５０．８ｍｍ）の六方晶ＢＮからなる基板１１が準備される。より具体的には、ＢＮからなるインゴットをスライスすることにより、ＢＮからなる基板１１が得られる。基板１１の表面が研磨された後、洗浄等のプロセスを経て主面の平坦性および清浄性が確保された基板１１が得られる。基板１１は、第１主面１１Ａを有する。第１主面１１Ａは、基板１１を構成するＢＮのｃ面、すなわち｛０００１｝面となす角が１°以下である主面である。つまり、第１主面１１Ａは、実質的にｃ面である。
【００３２】
次に、工程（Ｓ２０）として炭化珪素膜形成工程が実施される。図３を参照して、この工程（Ｓ２０）では、基板１１の第１主面１１Ａ上に炭化珪素からなるＳｉＣ膜１２が形成される。具体的には、基板１１の第１主面１１Ａ上に、たとえばスパッタリングによりＳｉＣ膜１２が形成される。ＳｉＣ膜１２は、たとえばアモルファスまたは多結晶のＳｉＣからなる。ＳｉＣ膜１２の厚みは、たとえば０．５ｎｍ以上５ｎｍ以下とすることができる。工程（Ｓ２０）が実施されることにより、基板１１と、基板１１の第１主面１１Ａ上に形成されたＳｉＣ膜１２とを含む原料基板１０が得られる。
【００３３】
次に、工程（Ｓ３０）としてグラフェン化工程が実施される。この工程（Ｓ３０）は、たとえば図４に示す加熱装置を用いて実施することができる。図４を参照して、加熱装置９０は、本体部９１と、サセプタ９２と、カバー部材９３と、気体導入管９５と、気体排出管９６とを備えている。
【００３４】
本体部９１は中空円筒状の形状を有する側壁部９１Ｂと、側壁部９１Ｂの第１の端部を閉塞する底壁部９１Ａと、側壁部９１Ｂの第２の端部を閉塞する上壁部９１Ｃとを含んでいる。本体部９１の内部の底壁部９１Ａ上には、サセプタ９２が配置されている。サセプタ９２は、原料基板１０を保持するための基板保持面９２Ａを有している。
【００３５】
本体部９１の内部には、サセプタ９２を覆うためのカバー部材９３が配置されている。カバー部材９３は、たとえば一対の端部のうち一方の端部が閉塞され、他方の端部が開口する中空円筒状の形状を有している。カバー部材９３の他方の端部側が底壁部９１Ａに接触するように、カバー部材９３は配置される。サセプタ９２およびサセプタ９２上の原料基板１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれる。カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれる空間である閉塞空間９３Ｃ内に、サセプタ９２およびサセプタ９２上の原料基板１０が配置される。カバー部材９３の内壁面９３Ａと、原料基板１０のＳｉＣ膜１２の基板１１とは反対側の主面１２Ａとが対向する（図３参照）。
【００３６】
気体導入管９５および気体排出管９６は、本体部９１の上壁部９１Ｃに接続されている。気体導入管９５および気体排出管９６は、上壁部９１Ｃに形成された貫通孔に一方の端部において接続されている。気体導入管９５の他方の端部は、不活性ガスを保持するガス保持部（図示しない）に接続されている。本実施の形態では、ガス保持部にはアルゴンが保持されている。気体排出管９６の他方の端部は、ポンプなどの排気装置（図示しない）に接続されている。
【００３７】
工程（Ｓ３０）は、加熱装置９０を用いて以下のように実施することができる。まず、サセプタ９２の基板保持面９２Ａに、工程（Ｓ２０）において準備された原料基板１０が配置される。次に、サセプタ９２および原料基板１０を覆うように、カバー部材９３が底壁部９１Ａ上に配置される。これにより、サセプタ９２およびサセプタ９２上の原料基板１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれる。
【００３８】
次に、気体導入管９５に設置されたバルブ（図示しない）が閉の状態で気体排出管９６に設置されたバルブが開の状態とされる。そして、気体排出管９６に接続された排気装置が作動することにより、本体部９１の内部の気体が矢印Ｂに沿って気体排出管９６から排出される。これにより、本体部９１の内部が減圧される。ここで、サセプタ９２および原料基板１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれているものの、カバー部材９３と底壁部９１Ａとは接合されているわけではない。そのため、本体部９１内の減圧が進行すると、閉塞空間９３Ｃの内部と外部との圧力差によりカバー部材９３と底壁部９１Ａとのわずかな隙間から内部の気体が排出される。その結果、閉塞空間９３Ｃ内も減圧される。
【００３９】
次に、排気装置の動作が停止されるとともに、気体導入管９５に設置されたバルブが開の状態とされる。これにより、ガス保持部に保持されているアルゴンが、気体導入管９５を通して本体部９１の内部に導入される（矢印Ａ）。ここで、本体部９１内の圧力が上昇すると、閉塞空間９３Ｃの内部と外部との圧力差によりカバー部材９３と底壁部９１Ａとのわずかな隙間から内部にアルゴンが侵入する。このようにして、本体部９１の内部の気体が、アルゴンにより置換される。本体部９１の内部のアルゴンの圧力が常圧（大気圧）にまで上昇すると、余剰のアルゴンが気体排出管９６から排出されることにより、内部の圧力が常圧に維持される。すなわち、本体部９１の内部が、常圧のアルゴン雰囲気に維持される。
【００４０】
次に、原料基板１０が加熱される。原料基板１０は、たとえば本体部９１が加熱されることにより加熱される。本体部９１は、たとえば誘導加熱により加熱されてもよい。原料基板１０は、たとえば常圧のアルゴン中において１３００℃以上１８００℃以下の温度に加熱される。これにより、図３を参照して、ＳｉＣ膜１２を構成するＳｉＣからＳｉ原子が離脱し、基板１１とは反対側の主面１２Ａを含む領域であるＳｉＣ膜１２の表層部がグラフェンに変換される。一方、ＳｉＣ膜１２の基板１１側の主面１２Ｂは基板１１に接触している。そのため、上記加熱によって、主面１２Ｂを含む領域の原子配列は、基板１１を構成するＢＮの原子配列に対して配向する。その結果、ＳｉＣ膜１２が変換されて生成するグラフェンの原子配列は、基板１１を構成するＢＮの原子配列に対して配向する。このようにして、図１を参照して、ＢＮからなる支持基板２と、支持基板２の第１主面２Ａ上に配置され、支持基板２を構成するＢＮの原子配列に対して配向する原子配列を有するグラフェン膜３とを含む基板１が得られる。
【００４１】
以上の手順により、本実施の形態における基板１が完成する。上述のように、本実施の形態においてはカバー部材９３が採用される。そのため、ＳｉＣ膜１２から離脱したＳｉ原子は閉塞空間９３Ｃ内に滞留する。その結果、ＳｉＣ膜１２からのＳｉの離脱により、閉塞空間９３Ｃ内のＳｉの蒸気圧が上昇する。これにより、ＳｉＣのグラフェンへの急速な変換が抑制される。このようにグラフェンへの変換速度が抑制されることにより、１原子層、または原子層数の少ない（１原子層に近い）グラフェン膜３が形成される。
【００４２】
また、移動度の低下に影響するグラフェンの膜厚が大きい領域は、基板１１の表面の欠陥や基板作製時のダメージが存在する領域に対応して形成される。これに対し、本実施の形態においては、準備された基板１１の表層部がグラフェンに変換されるのではなく、基板１１上に形成されたＳｉＣ膜１２がグラフェンに変換される。そのため、基板１１の表層部に欠陥やダメージが存在する場合でも、これらに起因してグラフェンの膜厚が大きい領域が形成されることを抑制することができる。その結果、高い移動度を安定して確保することが可能な基板１を得ることができる。
【００４３】
（実施の形態２）
次に、本願の基板の他の実施の形態である実施の形態２について説明する。図５を参照して、実施の形態２の基板１は、基本的には実施の形態１の場合と同様の構造を有し、同様の効果を奏する。しかし、実施の形態２の基板１は、支持基板２の構造において実施の形態１の場合とは異なっている。
【００４４】
図５を参照して、実施の形態２における支持基板２は、たとえばカーボン（グラファイト）からなるベース基板としてのカーボン基板２１と、カーボン基板２１の一方の主面２１Ａ上に形成され、ＢＮからなる支持層としてのＢＮ膜２２とを含む。表層領域であるＢＮ膜２２を構成するＢＮは、六方晶ＢＮである。ＢＮ膜２２は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりカーボン基板２１の一方の主面２１Ａ上に形成することができる。ＢＮ膜２２の厚みは、たとえば０．１ｎｍ以上１ｍｍ以下とすることができる。支持基板２は、第１主面２Ａを有する。第１主面２Ａ（ＢＮ膜２２のカーボン基板２１とは反対側の主面２２Ａ）は、ｃ面（｛０００１｝面）とのなす角が１°以下である主面である。第１主面２Ａには、六角形の各頂点に対応する位置に原子が存在する結晶面が露出している。第１主面２Ａには、六方晶ＢＮのｃ面が露出している。支持基板２は、第１主面２Ａを含む表層領域がＢＮからなっている。
【００４５】
グラフェン膜３は、支持基板２の第１主面２Ａ上に配置される。グラフェン膜３は、ＢＮ膜２２（支持基板２の表層領域）を構成するＢＮの原子配列に対して配向する原子配列を有するグラフェンからなる。ここで、グラフェン膜３を構成するグラフェンの原子配列が支持基板２を構成するＢＮの原子配列に対して配向する状態とは、グラフェンの原子配列がＢＮの原子配列に対して一定の関係性を有していることを意味する。グラフェンの原子配列がＢＮの原子配列に対して配向しているか否かについては、たとえばＬＥＥＤ（Ｌｏｗ  Ｅｎｅｒｇｙ  Ｅｌｅｃｔｒｏｎ  Ｄｉｆｆｒａｃｔｉｏｎ）法により確認することができる。
【００４６】
本実施の形態の基板１では、六方晶ＢＮのｃ面が露出するＢＮ膜２２のカーボン基板２１とは反対側の主面２２Ａ上に、ＢＮ膜２２を構成する材料の原子配列に対して配向する原子配列を有するグラフェン膜３が形成されている。そのため、グラフェン膜３において膜厚が大きい領域の形成が抑制されている。その結果、基板１は、グラフェン膜３が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な基板となっている。
【００４７】
実施の形態２の基板１は、以下のような手順で製造することができる。
【００４８】
図２を参照して、実施の形態２における基板１の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。図６を参照して、この工程（Ｓ１０）では、たとえば直径２インチ（５０．８ｍｍ）のカーボン基板１１１の一方の主面１１１Ａ上に六方晶ＢＮからなるＢＮ膜１１２が形成された構造を有する基板１１が準備される。より具体的には、カーボン基板１１１の一方の主面１１１Ａ上に、たとえばＣＶＤにより六方晶ＢＮからなるＢＮ膜１１２が成膜される。これにより、基板１１が得られる。基板１１は、第１主面１１Ａを有する。第１主面１１Ａは、ＢＮ膜１１２を構成するＢＮのｃ面、すなわち｛０００１｝面となす角が１°以下である主面である。つまり、第１主面１１Ａは、実質的にｃ面である。
【００４９】
次に、工程（Ｓ２０）として炭化珪素膜形成工程が実施される。この工程（Ｓ２０）は、実施の形態１の場合と同様に実施される。これにより、基板１１と、基板１１の第１主面１１Ａ上に形成されたＳｉＣ膜１２とを含む原料基板１０が得られる。
【００５０】
次に、工程（Ｓ３０）としてグラフェン化工程が実施される。工程（Ｓ３０）は、加熱装置９０を用いて実施の形態１の場合と同様に実施される。これにより、図６を参照して、ＳｉＣ膜１２を構成するＳｉＣからＳｉ原子が離脱し、基板１１とは反対側の主面１２Ａを含む領域であるＳｉＣ膜１２の表層部がグラフェンに変換される。一方、ＳｉＣ膜１２の基板１１側の主面１２Ｂは基板１１に接触している。そのため、上記加熱によって、主面１２Ｂを含む領域の原子配列は、ＢＮ膜１１２を構成するＢＮの原子配列に対して配向する。その結果、ＳｉＣ膜１２が変換されて生成するグラフェンの原子配列は、ＢＮ膜１１２を構成するＢＮの原子配列に対して配向する。このようにして、図５を参照して、第１主面２Ａを含む表層領域がＢＮからなる支持基板２と、支持基板２の第１主面２Ａ上に配置され、ＢＮ膜２２を構成するＢＮの原子配列に対して配向する原子配列を有するグラフェン膜３とを含む基板１が得られる。以上の手順により、実施の形態１の場合と同様の効果を奏する実施の形態２の基板１を得ることができる。
【００５１】
なお、実施の形態１においては、支持基板２がＢＮからなる場合について説明したが、支持基板２はＭｏＳ２、ＷＳ２、ＮｂＳ２またはＡｌＮからなっていてもよい。また、実施の形態２においては、カーボン基板２１上にＢＮ膜２２が形成される場合について説明したが、ＢＮ膜２２に代えて、ＭｏＳ２膜、ＷＳ２膜、ＮｂＳ２膜またはＡｌＮ膜が採用されてもよい。このとき、第１主面２Ａには、六角形の各頂点に対応する位置に原子が存在する結晶面が露出している。このような基板１は、上記実施の形態においてＢＮに代えてＭｏＳ２、ＷＳ２、ＮｂＳ２またはＡｌＮを採用することにより製造することができる。また、上記実施の形態２においては、支持基板２のベース基板としてカーボン基板２１が採用される場合について説明したが、ベース基板はこれに限られず、窒化硼素（ＢＮ）基板、炭化珪素（ＳｉＣ）基板、窒化珪素（Ｓｉ３Ｎ４）基板、窒化アルミニウム（ＡｌＮ）基板、アルミナ（Ａｌ２Ｏ３）基板、モリブデン（Ｍｏ）基板、タングステン（Ｗ）基板、タンタル（Ｔａ）基板、炭化モリブデン（ＭｏＣ）基板、炭化タンタル（ＴａＣ）基板、炭化タングステン（ＷＣ）基板などを採用することができる。
【００５２】
（実施の形態３）
次に、上記実施の形態１の基板１を用いて作製される電子素子の一例であるＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）について説明する。図７を参照して、本実施の形態におけるＦＥＴ９は、上記実施の形態１の基板１を用いて作製されたものであって、実施の形態１と同様に積層された支持基板２およびグラフェン膜３を含む基板１を備えている。ＦＥＴ９は、さらに第１電極としてのソース電極４と、第２電極としてのドレイン電極５と、第３電極としてのゲート電極７と、ゲート絶縁膜６とを備えている。
【００５３】
ソース電極４は、露出面３Ａに接触して形成されている。ソース電極４は、グラフェン膜３とオーミック接触可能な導電体、たとえばＮｉ（ニッケル）／Ａｕ（金）からなっている。ドレイン電極５は、露出面３Ａに接触して形成されている。ドレイン電極５は、ソース電極４と離れて形成されている。ドレイン電極５は、グラフェン膜３とオーミック接触可能な導電体、たとえばＮｉ／Ａｕからなっている。
【００５４】
ソース電極４とドレイン電極５との間に位置するグラフェン膜３の露出面３Ａを覆うように、ゲート絶縁膜６が形成されている。ゲート絶縁膜６は、ソース電極４とドレイン電極５との間に位置する露出面３Ａを覆うとともに、ソース電極４およびドレイン電極５の上部表面（グラフェン膜３に接触する側とは反対側の主面）の一部を覆う領域にまで延在している。ゲート絶縁膜６は、たとえば窒化珪素（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）などの絶縁体からなっている。
【００５５】
ゲート電極７は、ゲート絶縁膜６上に接触するように配置されている。ゲート電極７は、ソース電極４とドレイン電極５との間に位置する露出面３Ａに対応する領域に配置される。ゲート電極７は、導電体、たとえばＮｉ／Ａｕからなっている。
【００５６】
このＦＥＴ９において、ゲート電極７に印加される電圧が閾値電圧未満の状態、すなわちＦＥＴ９がオフの状態では、ソース電極４とドレイン電極５との間（チャネル領域）に位置するグラフェン膜３にはキャリアとなる電子が十分に存在せず、ソース電極４とドレイン電極５との間に電圧が印加されても非導通の状態が維持される。一方、ゲート電極７に閾値電圧以上の電圧が印加されてＦＥＴ９がオンの状態になると、チャネル領域にキャリアとなる電子が生成する。その結果、キャリアとなる電子が生成したチャネル領域よってソース電極４とドレイン電極５とが電気的に接続された状態となる。このような状態でソース電極４とドレイン電極５との間に電圧が印加されると、ソース電極４とドレイン電極５との間に電流が流れる。
【００５７】
ここで、本実施の形態のＦＥＴ９では、ソース電極４とドレイン電極５とが、上記実施の形態１において説明した基板１の露出面３Ａ上に形成される。そのため、導電部としてのチャネル領域に対応するグラフェン膜３において高い移動度が安定して確保されている。その結果、ＦＥＴ９は、高速化が達成された電子素子となっている。ＦＥＴ９の特性としては、Ｒｃ（接触抵抗）は１Ωｃｍ未満であることが好ましく、０．５Ωｃｍ未満であることがより好ましい。また、Ｒｓ（シート抵抗）は１０００Ωｓｑ未満であることが好ましく、５００Ωｓｑ未満であることがより好ましい。また、ｇｍ（相互コンダクタンス）は１００ｍＳを超えることが好ましく、１０００ｍＳを超えることがより好ましい。また、ｆＴ（遮断周波数）は１００ＧＨｚを超えることが好ましく、１ＴＨｚを超えることがより好ましい。
【００５８】
次に、図１および図７〜図１１を参照して、本実施の形態のＦＥＴ９の製造方法について説明する。図８を参照して、本実施の形態のＦＥＴ９の製造方法では、まず工程（Ｓ１１０）として基板準備工程が実施される。この工程（Ｓ１１０）では、上記実施の形態１の基板１が準備される（図１参照）。基板１は、上記実施の形態１において説明した製造方法により製造することができる。
【００５９】
次に、図８を参照して、工程（Ｓ１２０）としてオーミック電極形成工程が実施される。この工程（Ｓ１２０）では、図１および図９を参照して、基板１の露出面３Ａに接触するようにソース電極４およびドレイン電極５が形成される。ソース電極４およびドレイン電極５は、たとえばグラフェン膜３の露出面３Ａ上に、ソース電極４およびドレイン電極５が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ソース電極４およびドレイン電極５を構成する導電体（たとえばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
【００６０】
次に、図８を参照して、工程（Ｓ１３０）として絶縁膜形成工程が実施される。この工程（Ｓ１３０）では、図９および図１０を参照して、ソース電極４とドレイン電極５との間に位置するグラフェン膜３の露出面３Ａ、ソース電極４の基板１とは反対側の主面およびドレイン電極５の基板１とは反対側の主面を覆うように、絶縁膜６１が形成される。絶縁膜６１は、たとえばＣＶＤ法により形成することができる。絶縁膜６１を構成する材料としては、たとえば窒化珪素を採用することができる。
【００６１】
次に、図８を参照して、工程（Ｓ１４０）としてゲート電極形成工程が実施される。この工程（Ｓ１４０）では、図１０および図１１を参照して、ソース電極４とドレイン電極５との間に位置する露出面３Ａ上を覆う絶縁膜６１上に接触するように、ゲート電極７が形成される。ゲート電極７は、たとえばゲート電極７が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ゲート電極７を構成する導電体（たとえばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
【００６２】
次に、図８を参照して、工程（Ｓ１５０）としてコンタクトホール形成工程が実施される。この工程（Ｓ１５０）では、図１１および図７を参照して、ソース電極４上およびドレイン電極５上に位置する絶縁膜６１を除去することにより、ソース電極４およびドレイン電極５と配線とのコンタクトを可能とするためのコンタクトホールが形成される。具体的には、たとえばソース電極４上およびドレイン電極５上に対応する領域に開口を有するマスクを形成し、開口から露出する絶縁膜６１をエッチングにより除去する。これにより、コンタクトホールが形成されるとともに、残存する絶縁膜６１は、ゲート絶縁膜６となる。ゲート絶縁膜６は、ソース電極４とドレイン電極５との間に位置する露出面３Ａを覆うとともに、ソース電極４およびドレイン電極５の上部表面（グラフェン膜３に接触する側とは反対側の主面）の一部を覆う領域にまで延在する。
【００６３】
以上の工程により、本実施の形態におけるＦＥＴ９が完成する。その後、たとえば配線が形成され、ダイシングにより各素子に分離される。
【００６４】
なお、本実施の形態では、実施の形態１の基板１の露出面３Ａ上にソース電極４、ドレイン電極５、ゲート絶縁膜６およびゲート電極７が形成されたＦＥＴ９について説明したが、ＦＥＴ９は、たとえば実施の形態２の基板１の露出面３Ａ上にソース電極４、ドレイン電極５、ゲート絶縁膜６およびゲート電極７が形成された構造であってもよい。
【００６５】
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６６】
本願の基板は、高い移動度が求められるグラフェン膜を含む基板および電子素子に、特に有利に適用され得る。
【符号の説明】
【００６７】
１  基板
２  支持基板
２Ａ  第１主面
３  グラフェン膜
３Ａ  露出面
４  ソース電極
５  ドレイン電極
６  ゲート絶縁膜
７  ゲート電極
９  ＦＥＴ
１０  原料基板
１１  基板
１１Ａ  第１主面
１２  ＳｉＣ膜
１２Ａ，１２Ｂ  主面
２１  カーボン基板
２１Ａ  主面
２２  ＢＮ膜
２２Ａ  主面
６１  絶縁膜
９０  加熱装置
９１  本体部
９１Ａ  底壁部
９１Ｂ  側壁部
９１Ｃ  上壁部
９２  サセプタ
９２Ａ  基板保持面
９３  カバー部材
９３Ａ  内壁面
９３Ｃ  閉塞空間
９５  気体導入管
９６  気体排出管
１１１  カーボン基板
１１１Ａ  主面
１１２  ＢＮ膜
【図１】
0006787088.tif 000002
【図２】
0006787088.tif 000003
【図３】
0006787088.tif 000004
【図４】
0006787088.tif 000005
【図５】
0006787088.tif 000006
【図６】
0006787088.tif 000007
【図７】
0006787088.tif 000008
【図８】
0006787088.tif 000009
【図９】
0006787088.tif 000010
【図１０】
0006787088.tif 000011
【図１１】
0006787088.tif 000012