(57)【特許請求の範囲】
【請求項１】
シリコンより禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、
前記半導体材料からなる第１導電型のドレイン領域と、
前記ドレイン領域上に配置され、前記ドレイン領域よりも低不純物濃度の第１導電型のバッファ領域と、
前記バッファ領域上に配置され、前記バッファ領域よりも低不純物濃度の第１導電型のドリフト領域とを備え、
前記ドリフト領域から前記バッファ領域を経由して前記ドレイン領域に至る経路に前記主電流経路が含まれ、前記バッファ領域の不純物濃度の３乗根が前記バッファ領域の下面から上面への距離に対して比例して減少するように、前記バッファ領域の不純物濃度が規定され、
前記バッファ領域の上面から、前記バッファ領域の不純物濃度が前記ドリフト領域の不純物濃度の１０倍となる深さまでの厚さが、前記ドリフト領域の厚さの２０％未満であることを特徴とする半導体装置。
【請求項２】
前記ドリフト領域及び前記バッファ領域の少なくとも一方にライフタイムキラーが導入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体材料は、炭化珪素、窒化ガリウム又はダイヤモンドであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
シリコンよりも禁制帯幅の広い半導体材料からなる第１導電型の半導体基板をドレイン領域とし、前記ドレイン領域上に、前記ドレイン領域よりも低不純物濃度で前記半導体材料からなる第１導電型のバッファ領域をエピタキシャル成長させる工程と、
前記バッファ領域上に、前記バッファ領域よりも低不純物濃度で前記半導体材料からなる第１導電型のドリフト領域をエピタキシャル成長させる工程とを含み、
前記バッファ領域のエピタキシャル成長は、前記バッファ領域の不純物濃度の３乗根が前記バッファ領域の下面から上面への距離に対して比例して減少するように、第１導電型の不純物元素を含むドーピングガスの流量を制御し、
前記バッファ領域の上面から、前記バッファ領域の不純物濃度が前記ドリフト領域の不純物濃度の１０倍となる深さまでの厚さを、前記ドリフト領域の厚さの２０％未満とすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータやスイッチング電源等に使用される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図７に示すように、従来の炭化珪素（ＳｉＣ）ＭＯＳＦＥＴは、ＳｉＣからなるｎ＋型の半導体基板１０１上に、不純物濃度が縦方向に一定のｎ型のバッファ領域１１２がエピタキシャル成長されて縦型構造をなしている。バッファ領域１１２上にはエピタキシャル層からなるｎ−型のドリフト領域１０２が設けられている。
【０００３】
ドリフト領域１０２上にはｐ＋型のベース領域１０４ａ，１０４ｂを介してエピタキシャル層からなるｐ型のチャネル領域１０３ａ，１０３ｂが設けられている。ベース領域１０４ａ，１０４ｂに挟まれるようにｎ型のジャンクションＦＥＴ（ＪＦＥＴ）領域１０２ｂが設けられている。チャネル領域１０３ａ，１０３ｂの上部の一部には、ｎ＋型のソース領域１０５ａ，１０５ｂが選択的に設けられている。また、チャネル領域１０３ａ，１０３ｂを貫通してベース領域１０４ａ，１０４ｂに接するｐ＋型のベースコンタクト領域１０６ａ，１０６ｂが選択的に設けられている。
【０００４】
ソース領域１０５ａ，１０５ｂに挟まれたチャネル領域１０３ａ，１０３ｂの間には、ｎ型の打返し領域１０２ａが設けられている。ソース領域１０５ａ，１０５ｂに挟まれたチャネル領域１０３ａ，１０３ｂ及び打返し領域１０２ａ上には、ゲート絶縁膜１０７を介してゲート電極１０８が配置されている。ソース領域１０５ａ，１０５ｂ及びベースコンタクト領域１０６ａ，１０６ｂ上にはソース電極１０９が配置されており、ソース電極１０９とゲート電極１０８とは層間絶縁膜１１１により絶縁されている。半導体基板１０１の下面にはドレイン電極１１０が配置されている。
【０００５】
図８に、ＭＯＳＦＥＴをインダクタンス負荷単相インバータに適用した回路の一例を示す。図８では、ＤＣ電源２３の正極側にＭＯＳＦＥＴ２０ａ，２０ｂのドレインが接続され、ＭＯＳＦＥＴ２０ａ，２０ｂのソースにはＭＯＳＦＥＴ２０ｃ，２０ｄのドレインが接続され、ＭＯＳＦＥＴ２０ｃ，２０ｄのソースにはＤＣ電源２３の負極側が接続されている。ＭＯＳＦＥＴ２０ａのソース及びＭＯＳＦＥＴ２０ｃのドレインと、ＭＯＳＦＥＴ２０ｂのソース及びＭＯＳＦＥＴ２０ｄのドレインとの間には、負荷インダクタンス２４が接続されている。ＭＯＳＦＥＴ２０ａ〜２０ｄのゲートにはゲート駆動回路（ＧＤ）２２ａ〜２２ｄがそれぞれ接続されている。各ＭＯＳＦＥＴ２０ａ〜２０ｄにはダイオード２１ａ〜２１ｄがそれぞれ並列接続されている。
【０００６】
ＭＯＳＦＥＴ２０ａ及びＭＯＳＦＥＴ２０ｄが導通している場合には、矢印の実線で示すように電流Ｉａが負荷インダクタンス２４に流れている。このとき、ＭＯＳＦＥＴ２０ａ，２０ｄをオフすると、負荷インダクタンス２４に流れていた電流は転流し、矢印の破線で示すようにダイオード２１ｂ，２１ｃを流れる電流Ｉｂとなる。
【０００７】
図８に示したＭＯＳＦＥＴ２０ａ〜２０ｄにＳｉ−ＭＯＳＦＥＴを使用する場合には、Ｓｉ−ＭＯＳＦＥＴの寄生ダイオードであるボディダイオードをこのダイオード２１ａ〜２１ｄとして使用する場合もある。一方、ＳｉＣ−ＭＯＳＦＥＴを使用する場合には、ボディダイオードに順方向電流を流すとＳｉＣ−ＭＯＳＦＥＴのオン抵抗が上昇する現象が発生することが知られており、ボディダイオードに電流を流すことは好ましくない。
【０００８】
また、電流の転流時にＭＯＳＦＥＴ２０ｃ、２０ｂをオンすることでボディダイオードに電流が流れることを防止することは可能である。しかしながら、上下アームのＭＯＳＦＥＴ２０ａ，２０ｃ又はＭＯＳＦＥＴ２０ｂ，２０ｄが同時にオンした場合にＤＣ電源２３の短絡が発生してしまうために、両方のＭＯＳＦＥＴ２０ａ，２０ｃ又はＭＯＳＦＥＴ２０ｂ，２０ｄがオフしている期間（所謂デッドタイム）が存在し、その期間にはボディダイオードに順方向電流が流れてしまう。
【０００９】
このため、ＭＯＳＦＥＴ２０ａ〜２０ｄのボディダイオードに電流を流さないように、各ＭＯＳＦＥＴ２０ａ〜２０ｄに並列にボディダイオードとは異なるダイオード２１ａ〜２１ｄを接続することが行われる。しかしながら、ダイオード２１ａ〜２１ｄの順方向電圧がＭＯＳＦＥＴ２０ａ〜２０ｄのビルトイン電圧（ＳｉＣの場合は約２．３Ｖ）以上になるとボディダイオードに電流が流れてしまうため、ダイオード２１ａ〜２１ｄの順方向電圧降下（Ｖｆ）を低減する必要があり、コストの増大を招く。
【００１０】
上述したＳｉＣ−ＭＯＳＦＥＴにおけるボディダイオードに順方向電流を流したときのオン抵抗の増加は、ＳｉＣ結晶内の積層欠陥がボディダイオードに伝導度変調により発生して、順方向電流が流れる際の多数キャリアと少数キャリアの再結合エネルギーで成長し、電流経路に電流が流れにくい部分が増大するためと指摘されている（例えば、非特許文献１参照）。
【００１１】
積層欠陥は半導体基板中に多く存在する基底面転移がエピタキシャル成長する過程で害が少ない転移に変換される際に、積層欠陥の一部が残ることが原因の一つとされているが、まだ明確になっていない部分もあり、エピタキシャル成長の過程で発生する欠陥や、高不純物濃度のイオン注入部分からの積層欠陥の成長等も報告されている。これらは不純物濃度差に起因した平均原子間距離の違いによる応力とそれによるミスフィット転移の発生と関係していると考えられる。積層欠陥は無限に広がるわけではなく、エピタキシャル層のオフ角に沿って成長し、エピタキシャル層の厚さ以上には成長しない。このため、ミスフィット転移等の積層欠陥の元になる欠陥の数や大きさの低減し、オン抵抗の増加を抑制することが必要である。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】ジェー・ディー・コールドウェル（Ｊ．Ｄ．Ｃａｌｄｗｅｌｌ）ら著、「４Ｈ−ＳｉＣにおける再結合誘起積層欠陥に関する駆動力（Ｏｎ  ｔｈｅ  ｄｒｉｖｉｎｇ  ｆｏｒｃｅ  ｆｏｒ  ｒｅｃｏｍｂｉｎａｔｉｏｎ−ｉｎｄｕｃｅｄ  ｓｔａｃｋｉｎｇ  ｆａｕｌｔ  ｍｏｔｉｏｎ  ｉｎ  ４Ｈ−ＳｉＣ）」、ジャーナル・オブ・アプライド・フィジクス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）、１０８巻、２０１０年、ｐ．０４４５０３
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、ボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制することができ、オン抵抗の増大を抑制可能なワイドバンドギャップ半導体を用いた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様によれば、シリコンより禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、（ａ）その半導体材料からなる第１導電型のドレイン領域と、（ｂ）ドレイン領域上に配置され、ドレイン領域よりも低不純物濃度の第１導電型のバッファ領域と、（ｃ）バッファ領域上に配置され、バッファ領域よりも低不純物濃度の第１導電型のドリフト領域とを備え、ドリフト領域からバッファ領域を経由して半導体基板に至る経路に主電流経路が含まれ、バッファ領域の不純物濃度の３乗根がバッファ領域の下面から上面への距離に対して比例して減少するように、バッファ領域の不純物濃度が規定されている半導体装置であることを要旨とする。
【００１５】
本発明の他の態様によれば、（ａ）シリコンよりも禁制帯幅の広い半導体材料からなる第１導電型の半導体基板をドレイン領域とし、このドレイン領域上に半導体基板よりも低不純物濃度でその半導体材料からなる第１導電型のバッファ領域をエピタキシャル成長させる工程と、（ｂ）バッファ領域上に、バッファ領域よりも低不純物濃度で半導体材料からなる第１導電型のドリフト領域をエピタキシャル成長させる工程とを含み、バッファ領域のエピタキシャル成長は、バッファ領域の不純物濃度の３乗根がバッファ領域の下面から上面への距離に対して比例して減少するように、第１導電型の不純物元素を含むドーピングガスの流量を制御する半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１６】
本発明によれば、ボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制することができ、オン抵抗の増大を抑制可能なワイドバンドギャップ半導体を用いた半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態に係る半導体装置の一例の要部断面図である。
【図２】図２（ａ）は、本発明の実施の形態に係る半導体装置の耐圧が１２００Ｖの場合のドリフト領域及びバッファ領域の深さ方向の濃度分布例を示すグラフであり、図２（ｂ）は、本発明の実施の形態に係る半導体装置の耐圧が３３００Ｖの場合のドリフト領域及びバッファ領域の深さ方向の濃度分布例を示すグラフである。
【図３】図３（ａ）及び図３（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図４】図４（ａ）及び図４（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図３（ａ）及び図３（ｂ）に引き続く工程断面図である。
【図５】図５（ａ）及び図５（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図４（ａ）及び図４（ｂ）に引き続く工程断面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の実施の形態に係る半導体装置の製造方法の一例を説明するための図５（ａ）及び図５（ｂ）に引き続く工程断面図である。
【図７】従来の縦型のＳｉＣ−ＭＯＳＦＥＴの要部断面図である。
【図８】単相インバータの一例を示す回路図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。更に、以下に示す実施の形態は、本発明の技術的思想を具体化するための半導体装置を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１９】
また、本明細書において説明する半導体装置の導電型は一例であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。また、本明細書において、「上側」「下側」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を反時計回りに９０°変えて観察すれば「上」「下」の称呼は「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。
【００２０】
（半導体装置の構成）
本発明の実施の形態に係る半導体装置は、図１に示すように、第１導電型（ｎ＋型）のドレイン領域１と、ドレイン領域１上に配置されドレイン領域１よりも低不純物濃度のエピタキシャル層からなる第１導電型（ｎ型）のバッファ領域１２と、バッファ領域１２上に配置されバッファ領域１２よりも低不純物濃度のエピタキシャル層からなる第１導電型（ｎ−型）のドリフト領域２とを備えるプレナー型且つ縦型のパワーＭＯＳＦＥＴである。ドレイン領域１はｎ＋型の半導体基板から構成されている。
【００２１】
ドレイン領域１、バッファ領域１２及びドリフト領域２は、ＳｉＣ、窒化ガリウム（ＧａＮ）、ダイヤモンド、窒化アルミニウム（ＡｌＮ）等の、シリコン（Ｓｉ）より禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料からなる。室温における３Ｃ−ＳｉＣの禁制帯幅は２．２３ｅＶ、４Ｈ−ＳｉＣの禁制帯幅は３．２６ｅＶ、６Ｈ−ＳｉＣの禁制帯幅は３．０２ｅＶ、ＧａＮの禁制帯幅は３．４ｅＶ、ダイヤモンドの禁制帯幅は５．５ｅＶ、ＡｌＮの禁制帯幅は６．２ｅＶであり、いずれもＳｉの禁制帯幅１．１１ｅＶよりも広い。より好ましくは禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体である。ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義しているが、本発明では室温における禁制帯幅２．２３ｅＶの３Ｃ−ＳｉＣが含まれる禁制帯幅の領域が、より好ましいワイドバンドギャップ半導体の定義領域となる。
【００２２】
ＳｉＣのドリフト領域２の厚さＴ１は、例えば１２００Ｖ耐圧素子においては１０μｍ程度であり、高耐圧であるほど厚くする必要がある。ＳｉＣのバッファ領域１２の厚さＴ２は、例えば１２００Ｖ耐圧素子においては１０μｍ〜１５μｍ程度である。バッファ領域１２は、縦方向において濃度勾配を有する点が図７に示した従来の縦型のＳｉＣ−ＭＯＳＦＥＴの構成と異なる。バッファ領域１２の不純物濃度は、バッファ領域１２の下面側（ドレイン領域１側）で相対的に高く、バッファ領域１２の上面側（ドリフト領域２側）で相対的に低く規定されている。即ち、バッファ領域１２の不純物濃度は、ドレイン領域１側からドリフト領域２側へ向かって徐々に低下する。ここで、バッファ領域１２の不純物濃度の３乗根が、バッファ領域１２のドレイン領域１に接する下面から、バッファ領域１２のドリフト領域２に接する上面への距離に対して略比例して減少するように、バッファ領域１２の不純物濃度が規定されている。
【００２３】
ドリフト領域２の上には、ドリフト領域２と接するように、不純物濃度１×１０１７〜５×１０１８ｃｍ−３程度の高不純物濃度の第２導電型（ｐ＋型）のベース領域４ａ，４ｂがストライプ状に互いに分離して設けられている。ベース領域４ａ，４ｂ上には、エピタキシャル層からなり、ベース領域４ａ，４ｂよりも低不純物濃度の第２導電型（ｐ型）のチャネル領域３ａ，３ｂが設けられている。チャネル領域３ａ，３ｂは、エピタキシャル成長により形成されているため、チャネル領域がイオン注入により形成された構造（所謂ＤＭＯＳ構造）と比較して、イオン注入のダメージによるチャネル移動度の低下が無く、チャネル移動度が高い高性能の構造が得られる。ベース領域４ａ，４ｂは、チャネル領域３ａ，３ｂとドリフト領域２のｐｎ接合に高い逆バイアスが印加された場合にチャネル領域３ａ，３ｂがパンチスルーすることを防止する機能を有する。
【００２４】
チャネル領域３ａ，３ｂの上部の一部には、第１導電型（ｎ＋型）のソース領域５ａ，５ｂが選択的に設けられている。チャネル領域３ａ，３ｂの他の一部には、ベース領域４ａ，４ｂと接するように、ベース領域４ａ，４ｂよりも高不純物濃度の第２導電型（ｐ＋型）のベースコンタクト領域６ａ，６ｂが選択的に設けられている。
【００２５】
隣り合うソース領域５ａ，５ｂに挟まれたチャネル領域３ａ，３ｂの間には、ベース領域４ａ，４ｂに接するように、第１導電型（ｎ型）の打返し領域２ａが設けられている。打返し領域２ａは、チャネル領域３ａ，３ｂにｎ型不純物を添加することにより導電性を反転させた（打ち返した）領域であり、チャネル領域３ａ，３ｂとドリフト領域２とを接続する機能を有する。
【００２６】
隣り合うソース領域５ａ，５ｂに挟まれたチャネル領域３ａ，３ｂ及び打返し領域２ａの表面には、シリコン酸化膜（ＳｉＯ２膜）等のゲート絶縁膜７を介してドープドポリシリコンからなるゲート電極８が配置されている。このような高耐圧素子では１５Ｖ〜３０Ｖ程度のゲート電圧で駆動する場合が多く、信頼性を確保する上でゲート絶縁膜７の厚さは通常５０ｎｍ〜１５０ｎｍ程度である。ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂ上にはソース電極９が配置されている。ソース電極９とゲート電極８とは層間絶縁膜１１により絶縁されている。ドレイン領域１の裏面にはドレイン電極１０が配置されている。
【００２７】
ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂの上面には、ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂにオーミック接触するニッケル（Ｎｉ）膜１３が配置されていてもよい。更に、Ｎｉ膜１３と層間絶縁膜１１を覆うようにバリアメタルであるチタン（Ｔｉ）膜１４、窒化チタン（ＴｉＮ）膜１５及びＴｉ膜１６が配置されていてもよい。
【００２８】
ＪＦＥＴ抵抗を低減するために、打返し領域２ａとドリフト領域２との間には、ベース領域４ａ，４ｂに挟まれるように、ドリフト領域２よりも高不純物濃度の第１導電型（ｎ型）のＪＦＥＴ領域２ｂが設けられている。なお、ＪＦＥＴ領域２ｂが設けられずに、打返し領域２ａがドリフト領域２の表面まで達するように設けられていてもよい。また、キャリアの広がり抵抗を小さくするために、ベース領域４ａ，４ｂとドリフト領域２の境界部分に、ドリフト領域２よりも高不純物濃度の第１導電型（ｎ型）の電流拡散層（ＣＳＬ）が設けられていてもよい。
【００２９】
本発明の実施の形態に係る半導体装置において、ソース電極９に対してゲート電極８に閾値以上の電圧を印加すると、ゲート電極８直下のチャネル領域３ａ，３ｂ表面にｎ型の反転層が形成される。この状態で、ドレイン電極１０にソース電極９よりも高い電圧を印加すると、ドレイン電極１０、ドレイン領域１、バッファ領域１２、ドリフト領域２、ＪＦＥＴ領域２ｂ、打返し領域２ａ、チャネル領域３ａの表面のｎ型反転層、ソース領域５ａ、ソース電極９の主電流経路と、ドレイン電極１０、ドレイン領域１、バッファ領域１２、ドリフト領域２、ＪＦＥＴ領域２ｂ、打返し領域２ａ、チャネル領域３ｂの表面のｎ型反転層、ソース領域５ｂ、ソース電極９の主電流経路が形成されて、ドレイン電極１０からソース電極９へ電流が流れる。即ち、本発明の実施の形態に係る半導体装置は、ワイドバンドギャップ半導体材料を主電流経路に用いて、ドレイン領域１からバッファ領域１２を経由してドリフト領域２に至る経路に主電流経路が含まれる。
【００３０】
一方、ソース電極９に対してゲート電極８に閾値以下の電圧を印加すると、チャネル領域３ａ，３ｂの表面のｎ型反転層が消滅するため、ドレイン電極１０とソース電極９の間には電流が流れない。
【００３１】
本発明の実施の形態に係る半導体装置によれば、ドレイン領域１側からドリフト領域２側へ向かうにつれて、不純物濃度が徐々に低下する濃度勾配を有するバッファ領域１２を設けたことにより、格子定数の違いによる応力を緩和し、格子不整合による応力を低減することができる。したがって、ミスフィット転移等の欠陥の発生を低減することができる。
【００３２】
特に、平均原子間距離を一定の割合で変化させることにより、比較的薄いバッファ領域１２でも応力を低減させることができる。また、平均原子間距離の変化は不純物原子が結晶中に存在することにより変化するため、一次元方向の不純物の濃度に依存し、不純物濃度の３乗根に略比例する。そこで、ドレイン領域１側からドリフト領域２側までの距離に対して、バッファ領域１２の不純物濃度の３乗根が略比例して減少するようにバッファ領域１２の不純物濃度を規定する。なお、バッファ領域１２の不純物濃度の３乗根のばらつきは、±２０％以下に抑えることが好ましく、±１０％以下に抑えることがより好ましい。
【００３３】
また、バッファ領域１２の厚さＴ２に関しては、平均原子間距離による応力緩和の観点からは緩やかに濃度が変化することが望ましい。一方、バッファ領域１２が厚くなるとオン抵抗の増加につながるため、むやみにバッファ領域１２を厚くすることはできない。バルクの比抵抗は高不純物濃度化による移動度の低下を無視すれば不純物濃度に反比例するため、バッファ領域１２の不純物濃度がドリフト領域２の不純物濃度の１０倍であればオン抵抗に寄与するのは１／１０程度である。したがって、バッファ領域１２の上面から、バッファ領域１２の不純物濃度がドリフト領域２の不純物濃度の１０倍となる深さまでの厚さＴ３が、ドリフト領域２の全体の厚さＴ１の２０％未満（例えばドリフト領域２の全体の厚さＴ１が１０μｍであれば、厚さＴ３が２μｍ未満）となるようにバッファ領域１２の厚さを調整することにより、オン抵抗への影響を抑制することができる。
【００３４】
図２（ａ）に、１２００Ｖ耐圧の場合に一般的な、ドレイン領域１の不純物濃度を１×１０１９ｃｍ−３、ドリフト領域２の不純物濃度１×１０１６ｃｍ−３、ドリフト領域２の厚さ１０μｍとした場合の、ドリフト領域２からバッファ領域１２における深さと不純物濃度及び不純物濃度の３乗根との関係を示す。この場合のバッファ領域１２に起因する、オン抵抗に寄与するドリフト抵抗の増加は約８％となる。
【００３５】
図２（ｂ）に、３３００Ｖ耐圧の場合に一般的な、ドリフト領域２の不純物濃度３×１０１５ｃｍ−３、ドリフト領域２の厚さ３０μｍの場合の、ドリフト領域２からバッファ領域１２における深さと不純物濃度及び不純物濃度との３乗根の関係を示す。この場合も、バッファ領域１２に起因する、オン抵抗に寄与するドリフトの増加は約８％となる。
【００３６】
実際にはドリフト移動度の濃度依存性により若干オン抵抗の増加は大きくなるが、ドリフト領域２近傍の低不純物濃度のバッファ領域１２にも空乏層が広がるため耐圧は増加し、逆に同じ耐圧であればドリフト領域２を薄くできるため、オン抵抗の増加は抑制できる。更に、ＳｉＣ−ＭＯＳＦＥＴ、特にプレナー型ＭＯＳＦＥＴでは、チャネル抵抗、ＪＦＥＴ抵抗のオン抵抗の寄与が大きいため、オン抵抗の増加は僅かな比率に抑えられる。また、バッファ領域１２の濃度勾配はアバランシェ発生時の空間電荷の変化による負性抵抗の発生を防止する効果があるため、アバランシェ耐量の改善の効果も期待できる。
【００３７】
また、高不純物濃度領域ではライフタイムが短くなるため、ボディダイオードが順方向バイアスされた場合に少数キャリアがバッファ領域１２内で再結合し、バッファ領域１２とドレイン領域１の界面に到達しにくくなる。このため、界面で比較的多いと考えられる積層欠陥成長の元となる転移等での再結合が抑制され、オン抵抗の増加を抑制する効果も期待できる。
【００３８】
また、ドリフト領域２及びバッファ領域１２のいずれか、又はドリフト領域２及びバッファ領域１２の両方に、電子線又はプロトン等で積層欠陥成長の元とならない点欠陥（ライフタイムキラー）を導入してもよい。ライフタイムキラーを導入することでライフタイムを短くし、積層欠陥の成長を抑制することができる。
【００３９】
（半導体装置の製造方法）
次に、図１、図３（ａ）〜図６（ｂ）を参照しながら、本発明の実施の形態に係る半導体装置の製造方法の一例を説明する。なお、以下に示す本発明の実施の形態に係る半導体装置の製造方法は一例であって、本発明の実施の形態に係る半導体装置はこれ以外の種々の方法でも製造可能である。
【００４０】
（ａ）まず、図３（ａ）に示すように、ワイドバンドギャップ半導体材料からなる半導体基板として、例えば不純物濃度１×１０１９ｃｍ−３程度のｎ＋型のＳｉＣ基板をドレイン領域１として用意する。そして、ドレイン領域１上に、ドレイン領域１よりも添加するｎ型不純物の濃度が変化するように窒素（Ｎ２）ガス等のｎ型不純物元素を含むドーピングガスの流量を調整しながら、ｎ型のバッファ領域１２をエピタキシャル成長させる。ｎ型不純物のドーピングにはシラザン類、アンモニア、ヒドラジン、アルキルヒドラジン等の他のドーピングガスを用いてもよい。ここで、バッファ領域１２のドレイン領域１と接する下面から上面にかけて（エピタキシャル成長方向に沿って）、バッファ領域１２の不純物濃度が徐々に低くなるようにドーピングガスの流量を徐々に減らしてエピタキシャル成長する。
【００４１】
（ｂ）次に、バッファ領域１２上に、バッファ領域１２よりも低不純物濃度となるように、例えば不純物濃度１×１０１６ｃｍ−３程度のｎ−型のドリフト領域２となるように、更にｎ型不純物のドーピングガスの流量を減らして、ドリフト領域２をエピタキシャル成長させる。次に、ドリフト領域２上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクに用いて、Ａｌ等のｐ型不純物イオンをドリフト領域２の表面に選択的に多段に注入し、ベース領域４ａ，４ｂとなる領域を形成する。残存したフォトレジスト膜は剥離液又はアッシング等で除去する。引き続き、ドリフト領域２上に、図１に示したチャネル領域３ａ，３ｂを形成するためのｐ型の半導体層３をアルミニウム（Ａｌ）、ホウ素（Ｂ）等のｐ型不純物を含むドーピングガスを添加してエピタキシャル成長させる（図３（ｂ））。ｐ型ドーピングガスとして例えば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）、ジボラン（Ｂ２Ｈ６）、或いはトリメチルボロン（Ｂ（ＣＨ３）３）等を用いることができる。このエピタキシャル成長時にベース領域４ａ，４ｂが活性化される。
【００４２】
（ｃ）次に、半導体層３の上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、砒素（Ａｓ）や燐（Ｐ）等のｎ型不純物イオンを、注入飛程が半導体層３の深さを超える程度の加速電圧も含むようにして選択的に多段に注入する。その後の熱処理によって、図４（ａ）に示すように、半導体層３の上部に打返し領域２ａを挟んでチャネル領域３ａ，３ｂが定義される。そして、この熱処理によってベース領域４ａ，４ｂに挟まれたｎ型の半導体層３がＪＦＥＴ領域２ｂとして定義される。
【００４３】
（ｄ）次に、打返し領域２ａ及びチャネル領域３ａ，３ｂの上面にフォトレジスト膜を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ｎ型不純物を注入飛程がチャネル領域３ａ，３ｂの上部に収まるように加速電圧を調整して選択的に多段イオン注入する。残存したフォトレジスト膜をレジスト除去液等により除去する。同様に、打返し領域２ａ及びチャネル領域３ａ，３ｂの上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ｐ型不純物を注入飛程がベース領域４ａ，４ｂの上部の範囲まで及ぶ加速電圧を含むように加速電圧を調整して選択的に多段イオン注入する。残存したフォトレジスト膜をレジスト除去液等により除去する。その後の熱処理によって、図４（ｂ）に示すように、チャネル領域３ａ，３ｂの上部にｎ＋型のソース領域５ａ，５ｂが形成され、チャネル領域３ａ，３ｂを貫通してベース領域４ａ，４ｂに到達するｐ＋型のベースコンタクト領域６ａ，６ｂがそれぞれ形成される。
【００４４】
（ｅ）次に、表面を熱酸化し、ＳｉＯ２膜からなるゲート絶縁膜７を形成する。そして、化学気相成長（ＣＶＤ）法等により、図５（ａ）に示すように、ゲート絶縁膜７上にｎ型の不純物を添加したポリシリコン層（ドープドポリシリコン層）８を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、図５（ｂ）に示すように、ゲート絶縁膜７及びポリシリコン層８の一部を選択的に除去して、ゲート電極８を形成する。
【００４５】
（ｆ）次に、図６（ａ）に示すように、ＣＶＤ法等により、ゲート電極８、ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂの上面にリンシリケートグラス（ＰＳＧ）膜等からなる層間絶縁膜１１を堆積する。層間絶縁膜１１上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜１１の一部を選択的に除去する。その後、フォトレジスト膜を剥離液又はアッシング等で除去する。この結果、図６（ｂ）に示すように、ゲート電極８を覆うように層間絶縁膜１１が形成される。
【００４６】
（ｇ）次に、スパッタ法又は蒸着法等により、図１に示すように、ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂの上面にＮｉ膜１３を形成しシンタリング熱処理を行う。このシンタリング熱処理により、ソース領域５ａ，５ｂ及びベースコンタクト領域６ａ，６ｂの上面にＮｉ膜１３をオーミックコンタクトさせる。更にＮｉ膜１３と層間絶縁膜１１を覆うようにＴｉ膜１４、ＴｉＮ膜１５及びＴｉ膜１６を形成し、その後Ａｌ等からなるソース電極９を形成してシンタリング熱処理を行う。そして更に、ドレイン領域１の下面にＴｉ，Ｎｉ，Ａｌ等の積層膜からなるドレイン電極１０を形成してシンタリング熱処理を行う。層間絶縁膜１１を覆っているＴｉ膜１４、ＴｉＮ膜１５及びＴｉ膜１６は、バリアメタルであるが、その目的は、Ｔｉ膜１４，１６でＡｌ等からなるソース電極９を介して侵入する水素等によってＭＯＳの動作特性が変動するのを防ぐ為の水素吸蔵であり、ＴｉＮ膜１５はＡｌとＴｉの合金化でＴｉの吸蔵効果を損なわない為である。そして、ドリフト領域２及びバッファ領域１２のいずれか、又はドリフト領域２及びバッファ領域１２の両方に、表面側又は裏面側からプロトンを照射することにより、キャリアのライフタイムを短縮させる。その後の熱処理によって、プロトンの照射により形成されたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、本発明の実施の形態に係る半導体装置が完成する。
【００４７】
本発明の実施の形態に係る半導体装置の製造方法によれば、ドレイン領域１上にエピタキシャル成長方向に沿って不純物濃度が低下するようにｎ型不純物元素を含むドーピングガスの流量を制御してバッファ領域１２を形成することにより、平均原子間距離の違いによる応力を緩和するボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制でき、オン抵抗の増大を抑制することができる半導体装置が実現可能となる。
【００４８】
なお、ドレイン電極１０を形成した後にプロトンを照射する場合を説明したが、ドレイン電極１０を形成する前の段階で電子線を照射してもよい。また、電子線照射後の電子線アニールを行わない場合もある。また、電子線を照射する代わりに、ヘリウム等の荷電粒子線や、中性子線等の非荷電粒子線を照射してもよい。
【００４９】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。
【００５０】
例えば、本発明の実施の形態においては、図１に示したプレナー型且つ縦型のパワーＭＯＳＦＥＴの構造を説明したが、図１に示した構造以外の種々の構造にも本発明の半導体装置は適用可能である。更に、酸化膜をゲート絶縁膜とするＭＯＳＦＥＴに本発明の半導体装置の適用範囲が限定されるものではなく、酸化膜以外のゲート絶縁膜を用いたＭＩＳＦＥＴでも構わない。又、本発明の半導体装置はＦＥＴに限定されるものでもなく、静電誘導型トランジスタ（ＳＩＴ）にも適用可能である。
【００５１】
この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置及びその製造方法に適用可能である。
【符号の説明】
【００５２】
１，１０１…半導体基板（ドレイン領域）
２，１０２…ドリフト領域
２ａ，１０２ａ…打返し領域
２ｂ，１０２ｂ…ＪＦＥＴ領域
３…半導体層
３ａ，３ｂ，１０３ａ，１０３ｂ…チャネル領域
４ａ，４ｂ，１０４ａ，１０４ｂ…ベース領域
５ａ，５ｂ，１０５ａ，１０５ｂ…ソース領域
６ａ，６ｂ，１０６ａ，１０６ｂ…ベースコンタクト領域
７，１０７…ゲート絶縁膜
８，１０８…ゲート電極（ポリシリコン層）
９，１０９…ソース電極
１０，１１０…ドレイン電極
１１，１１１…層間絶縁膜
１２，１１２…バッファ領域
１３…Ｎｉ膜
１４，１６…Ｔｉ膜、
１５…ＴｉＮ膜
２０ａ，２０ｂ，２０ｃ，２０ｄ…ＭＯＳＦＥＴ
２１ａ，２１ｂ，２１ｃ，２１ｄ…ダイオード
２３…ＤＣ電源
２４…負荷インダクタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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