(57)【特許請求の範囲】
【請求項１】
機械的振動構造であるジャイロスコープ共振器と、
前記ジャイロスコープ共振器の共振周波数の変化を表すデジタルＮビットワードとして、周波数変更要求信号を受信するように配列されるＮビットデジタル−アナログ変換器を備え、周波数出力を提供するように構成される電圧制御発振器に積分器を介して提供される出力を有する、デジタル制御型電圧制御発振器と、
を備えた、デジタルジャイロスコープシステム。
【請求項２】
前記電圧制御発振器は、同相周波数出力及び直角位相周波数信号出力を提供するように構成される、請求項１に記載のデジタルジャイロスコープシステム。
【請求項３】
前記電圧制御発振器は、複数の共振器周波数である周波数を発生させるように構成される、請求項１または２に記載のデジタルジャイロスコープシステム。
【請求項４】
前記積分器の利得及び前記電圧制御発振器の出力範囲は、周波数範囲及び位相調整分解能を独立して最適化するために選択される、請求項１〜３のいずれかに記載のデジタルジャイロスコープシステム。
【請求項５】
起動タイミングを向上させるために、プロセス誤差を除去し前記周波数を共振器の周波数に一致させる周波数粗トリムを備える、請求項１〜４のいずれかに記載のデジタルジャイロスコープシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振動構造ジャイロスコープシステム用のデジタル制御基準発信器を提供することに関する。
【背景技術】
【０００２】
振動構造ジャイロスコープは、素粒子が基準の回転座標系において直線運動を受けるとき、生じるコリオリの力を受けて機能する。いわゆる、これらのコリオリジャイロスコープまたはジャイロは、それらの構造の共振特性に依拠し、それらの固有共振周波数において駆動され、印加された角速度がコリオリの加速度を生成することができる直線速度成分を生成する。これらのコリオリの加速度は、機械構造内部で連結され、第２の振動モード（その後、印加された角速度に比例する）を励起させるために使用される。したがって、その振動から、印加された角速度は、定義されることができる。
【０００３】
振動構造ジャイロスコープは、ビーム、音叉、シリンダ、半球状のシェル及びリングを含む、種々の異なる機械的振動構造を使用して構築されている。一般的特徴として、全ての構造は、機械的振動構造によって定義される固有共振周波数において共振キャリアモード振動を維持することが要求される。上記に言及されるように、これは、ジャイロが適切な軸の周囲で回転すると、コリオリの力を生成する直線運動をもたらす。コリオリ効果を利用した振動構造ジャイロスコープの一例は、特許文献１に説明されている。
【０００４】
制御ループは、固有の共振周波数において共振しながら、生成される振動を制御するように適用され、所望の角速度情報を抽出するために要求される。
【０００５】
その構造が正確なその固有の共振周波数において共振することと、制御ループがその共振周波数における共振による出力を使用することとを確実にする際に、課題が生じる。そのような共振構造の固有の帯域幅は、概して、非常に小さく、方程式Ｆbw＝Ｆｒ／２Ｑによって定義される。したがって、５０００のＱ値を伴う典型的な１４ｋＨｚ共振器に関して、固有の帯域幅は、１．４Ｈｚのみであろう。
【０００６】
帯域幅がとても小さいため、そのようなシステム内部で多くの誤差が生じ、それらのうちの最も顕著なものは、駆動（１次）モード及び応答（２次）モード周波数の共振周波数の不一致によって生成される直角位相（Quadrature）バイアスである。ここでは、１Ｈｚの周波数差でさえも、典型的には、２２５度／秒の直角位相バイアスをもたらす。直角位相バイアスは、要求された速度信号に対して９０°位相の信号であり、角速度情報を正確に判定するために、出力信号内で識別及び破棄される必要がある。直角位相バイアス誤差を正確に識別及び阻止するために、０°及び９０°の位相基準のかなり正確なタイミングが要求される。
【０００７】
これらの正確な位相基準は、典型的には、共振器信号に同期化された位相ロックループ（ＰＬＬ）システムを使用するが、ただし、全ての要求される位相基準信号を生成するために、高周波化基準発信器及び正確なデジタル周波数分配器回路を使用して、生成される。これらの基準は、かなり小さい角度まで正確であることが必要であり、０．０５度未満のターゲットは、中性能システムには一般的である。これは、図面を参照して、下記にさらに説明される。
【０００８】
高性能システムを達成させるために、通常、主にデジタル化を利用し、再現可能な製造及び複雑な補償が適用されることを可能にする。デジタル制御基準発信器は、その後、要求され、その分解能及び精度は、要求される性能に一致するように定義されることができる。典型的デジタルジャイロ制御システムは、特許文献２に説明されており、下記にさらに説明される。デジタルジャイロシステムに関して、基準発信器のデジタル制御は、周波数調整の有限語長及び分解能の制限に起因して、重大な性能制限要因になる。また、ジャイロバイアス性能は、共振器の機械的Ｑを増加させることによって著しく改善されることができることが知られている。しかしながら、これは、既存の技術を使用して達成されることができるものの範囲を超えて、基準発振器の精度及び分解能へのさらにいっそう厳しい要件を設定している。
【０００９】
現在、共振器は、以前のものよりもかなり高いＱ値で、例えば、以前のセンサの１０倍のＱ値で、生成されることができる。しかしながら、これは、既存の制御システムを使用して、基準発振器の分解能の精度の少なくとも１０倍の増加を要求する。例えば、０．００５度未満の基準の１４ｋＨｚの共振器を使用するシステムは、１ｎｓのタイミング誤差に同等であり、デジタルシンセサイザを使用して実施される場合、少なくとも１０００ＭＨｚクロックを要求するであろう。加えて、共振器の帯域幅はまた、１０倍小さく、したがって、さらに大きい分解能は、そのような新しい改善された共振器の潜在性能を完全に活用するために要求される。明確に、そのような改善は、既存の技術を使用して、容易に達成可能ではない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】欧州特許第０８５９２１９号明細書
【特許文献２】欧州特許第１０１５８４９号明細書
【発明の概要】
【課題を解決するための手段】
【００１１】
したがって、本発明は、周波数よりはむしろ位相を制御することができるデジタル制御基準発信器を提供する。これは、サンプリングのタイミングを制御するタイミングにおける瞬時誤差を劇的に減少させ、したがって、システム全体の精度を向上させる。
【００１２】
本発明は、超高分解能を伴う全てのものであり、上記に言及される必要性を満たす、例えば、温度及び他の影響に起因する、共振器の初期（１次）共振周波数を同時に追跡することができ、共振周波数の変化を追跡することができる、直接位相制御基準発信器を提供する。それにより、基準発信器は、その構造が常にその周波数において振動され、速度信号及び直角位相バイアス情報判定のためにその基準発信器から取得された読取値が正確であることを確実にするために、共振周波数の変化に適応させることが可能である。
【００１３】
本発明は、デジタルＮビットワードとして、周波数変更要求信号を受信するように配列されるＮビットデジタル−アナログ変換器を備え、同相周波数出力及び直角位相周波数信号出力を提供するように構成される電圧制御発信器に積分器を介して提供される出力を有する、デジタル制御型電圧制御発信器を備える、基準発信器を提供することによって、これを達成する。
【００１４】
この構造の場合、ＶＣＯ（voltage controlled oscillator，電圧制御発振器）入力は既存のシステムにあるようなＤＡＣ（デジタル−アナログ変換器）の分解能の制限によって直接量子化されていない。その後、ＤＡＣ出力は、周波数の変化率を制御し、したがって、超高分解能に対して位相を制御するために増減されることができる。
【００１５】
これは、利用可能であるＤＡＣ分解能によって制限及び量子化される位相制御パラメータのダイナミックレンジが、周波数調整とは独立して設定されることを可能にする。位相制御は、温度変化等に起因する周波数の非常に遅い変化のみに反応する必要があり、したがって、非常に低い利得と、ひいては、高分解能とを有する必要がある。周波数調整の範囲は、共振器及びＶＣＯ固有周波数の許容範囲の全範囲に及ぶように、大きい範囲のままであることができる。
【００１６】
ここで、好ましい実施形態は、ほんの一例として、図面を参照しながら説明されるであろう。
【図面の簡単な説明】
【００１７】
【図１】特許文献２に開示されているデジタルジャイロ制御システムのブロック図である。
【図２】制御ループの詳細を示すデジタルジャイロ制御システムのブロック図である。
【図３】図２に示されるようなシステムのデジタル制御位相ロックループ部分をより詳細に示す図である。
【図４】図２に示されるようなシステムの代替的なデジタル制御位相ロックループ部分をより詳細に示す図である。
【図５】図３に示されるループで使用されるデジタルシンセサイザベースのＶＣＯをより詳細に示す図である。
【図６】図４に示されるループで使用されるデジタル制御アナログＶＣＯをより詳細に示す図である。
【図７】本発明による、高分解能デジタル制御アナログＶＣＯ発信器のブロック図である。
【図８】共振周波数に照準を定めて自動追跡するループより前に、初期周波数が正確に設定されることを可能にするために、ＶＣＯの動作周波数を観察する必要性を強調する、システム起動時の本発明の影響を示す図である。
【発明を実施するための形態】
【００１８】
図１は、特許文献２に説明されているもの等の一般的なデジタルジャイロ制御システムのブロック図である。図２は、より詳細に、制御ループを示す、代替的な典型的デジタルジャイロ制御システムのブロック図を示す。１次ループは、ＤＶＣＯ_２によって定義される周波数（すなわち、共振器の固有周波数と見なされる周波数）において、駆動信号を共振器の入力（ＰＤ）に印加することによって、動作する。ＰＰＯにおける主軸ピックオフ信号は、デジタル値に変換され、互いに、９０°位相において、２つのループに分割される。一方のループは、実位相検出器及びＡＧＣ（自動利得制御）フィルタを介して、主軸上の運動の姿勢を制御する。他方のループは、印加された駆動信号の周波数を制御し、位相ロックループ（ＰＬＬ）を介して、周波数を共振器の共振周波数にロックする。２次または応答ループは、コリオリの力が働く間、主軸から副軸に連結される運動を検出し、ひいては、速度に比例する信号を有する。２次ループは、ＳＤにおいて駆動信号を副軸に印加し、運動をゼロにする。ＳＰＯにおいて、ピックオフ信号は、デジタル値に変換され、また、実信号及び直角位相信号に分けられる。信号の実部は、速度に比例する。これは、その後、さらなる処理のために出力される「速度出力」で導出される。
【００１９】
図３は、図１及び２に関して説明されるような、共振器のＰＰＯ出力からの信号を処理するための位相ロックループをより詳細に示す。上記に言及されるように、共振器からの１次ピックオフ信号は、ＡＤＣによってデジタル化され、デジタル領域内で処理される。デジタル領域内では、その信号は、位相誤差に比例する誤差信号を作る位相検出器（図２の４位相検出器）を通過する。これは、積分器を含むデジタルループフィルタを通りデジタル合成発振器まで通過し、ここでは、分解能は、Ｘｔａｌクロック周波数によって定義される。これは、典型的には、共振周波数のｎ倍で動作し、サンプリングのために必要なクロックを提供する。全ての必要なクロックを提供するために、デジタル制御発信器の出力は、周波数分配器によって分割される。一方の出力は、同相基準信号として使用され、他方の出力は、直角位相基準信号として使用される。
【００２０】
図５は、図３に示されるループのデジタル合成ＶＣＯに関するより詳細なブロック図を示す。これは、共振周波数に関する典型的な周波数及び発振器によって提供されることが必要であろう典型的な予測される許容範囲の実施例を与える。例えば、１６ビット数が周波数範囲にわたって使用される場合、分解能は、０．００７６Ｈｚ／ｌｓｂであるように思われるが、しかしながら、上記に言及されるように、これは、Ｘｔａｌクロック周波数の分解能によって制限される。Ｘｔａｌ周波数が例えば１００ＭＨｚである場合、クロックエッジは、０．０１マイクロ秒の間隔で生じる。これは、８Ｈｚに同等である周期変化に変換し、したがって、分解能は、実際には、むしろ８Ｈｚに近くなるであろう。これは、そのようなデジタル合成器の使用と関連付けられる課題を示す。
【００２１】
図１及び２に説明されているようなシステムでの使用のための代替的な位相ロックループシステムは、図３のものに類似するデジタル位相ロックループを示す図４に示される。しかしながら、図３のＸｔａｌ発信器を使用する代わりに、Ｘｔａｌクロック周波数に起因する分解能の制限のために、デジタル制御アナログＶＣＯは、ループ内で使用される。そのようなデジタル制御ＶＣＯの場合、本システムの分解能は、ＶＣＯの動作周波数及びスケーリング（要求される周波数範囲における）を制御するために使用されるＤＡＣのビット数によってのみ制限される。
【００２２】
上記と同様に、図３の位相ロックループに類似して、共振器からの１次ピックオフ信号は、ＡＤＣによってデジタル化され、デジタル領域内で処理される。デジタル領域内で、その信号は、位相誤差に比例する誤差信号を作る位相検出器を通過する。これは、積分器を含むデジタルループフィルタを通過し、フィルタの出力は、デジタル制御発振器内部で、デジタル値をＤＡＣに提供する。ＤＡＣの出力は、全ての必要なクロック信号が必要なサンプリングを可能にするために利用可能であることを確実にするために、上記と同様に、典型的には、共振周波数のｎ倍で動作される電圧制御発信器を制御する。
【００２３】
図６は、図４に示されるようなデジタル制御型電圧制御発信器を使用して、より詳細な実施例を提供する。上記と同様に、１６ビット数が周波数範囲にわたって初期に使用される場合、これは、２．７３６°／ｓ／ｌｓｂ（１秒周期にわたって考慮されるときの２．７３６°）の位相設定誤差と同じである０．００７６Ｈｚ／ｌｓｂの分解能を有する。ＮビットＤＡＣとＶＣＯとの間のローパスフィルタは、ＤＡＣ量子化出力の高周波数フィルタリングを提供し、それとともに、ループ帯域全体で、この誤差をより小さい０．０２°の典型的な値に平均化することができる。上記と同様に、これは、実施例として、既存の基準発信器設計の分解能の課題を例証する。
【００２４】
図７は、本発明による、基準発信器の実施例を示すブロック図である。これは、上記に説明される図３〜６に示されるような発振器全体にわたって改善を提供する。
【００２５】
ここでは、入力とＶＣＯとの間のデジタルフィルタに組み込まれる積分器関数よりはむしろ、上記に説明されるシステムにあるような積分器は、ループフィルタ（デジタル領域）から除去され、その代わりに、その積分器が連続時間、量子化誤差がないアナログ関数として動作するＮビットＤＡＣとＶＣＯとの間に設置される。
【００２６】
与えられた実施例では、積分器をこの位置に設置することによって、分解能は、ＤＡＣのビット数を増加させる必要性なしで、著しく増加する。１６ビット数に関して、ＤＡＣ分解能は、典型的には、１５μＶ／ｌｓｂである。典型的な５００Ｈｚ／ＶのＶＣＯスケーリングを仮定すると、分解能は、０．００７６*３６０＝２．７°／ｓ／ｌｓｂの位相分解能と同じである０．００７６Ｈｚであろう。しかしながら、典型的な０．０００３Ｖｓ／Ｖのこの積分器のスケーリングの場合、分解能は、０．００７６*０．０００３＝２．２８μＨｚ−秒／ｌｓｂであるか、または、位相分解能は、２．２８μ*３６０＝０．０００８ｄｅｇ／ｌｓｂであろう。積分器範囲が１Ｖ出力に制限される場合、したがって、５００Ｈｚの全範囲は、さらに追跡されることができる。
【００２７】
したがって、例えば、図４の先行技術の配列と比較して、積分器関数は、ＰＬＬフィルタ（図１に示されるような）から、ＶＣＯ内で、ＤＡＣとＶＣＯとの間に移動する。
【００２８】
図８に示されるように、本発明のＶＣＯの修正の効果は、本システムの伝達関数全体に影響を及ぼさないため、ＰＬＬ制御ループの実効分解能を著しく増加させること以外に、本システムの基本的な特徴を変えない。通常のループ動作では、先行技術のシステムは、ＶＣＯの周波数を直接制御する一方、本発明によるデジタルシステムは、ＶＣＯの周波数の変化率を調節することによって位相を変更する。
【００２９】
粗い周波数トリム及び実際の周波数Ｆ０の情報の使用は、初期の製作公差を較正し本システムが適切な時間内で起動することを確実にするために、両方のシステムによって要求される。
【００３０】
図８には、ループフィルタ全体が積分器の位置を移動させることによって変更されないため、本システムが通常の動作と同じように動作するであろうこと（ただし、より少数の量子化誤差がある）が示される。
【００３１】
先行技術のシステムは、周波数を直接制御するため、共振周波数に大体同じ周波数で本システムを起動させる可能性があった。それにより、オンにした後、即座に動かなくするために、ループに関する高いＱの共振器を通した十分なフィードバックが生じるであろう。
【００３２】
ＶＣＯ周波数（Ｆ０）の情報（観察）は、周波数がＤＡＣによって直接制御されないため、本発明のシステムには必要である（アナログ積分器は、不完全であり、ひいてはＤＣオフセット誤差によって不安定になる）。いったん周波数がその共振周波数に近くなると、ループだけが共振器からのそのフィードバックを取得するため、Ｆ０フィードバックを使用することによって、初期の条件を確実にすることができる。いったんループが正確な周波数に照準を定めて自動追跡すると、Ｆ０フィードバックは、ＰＬＬによって使用されない。
【００３３】
類似するループ図は、本発明のシステムまたは先行技術のシステム等の位相ロックループシステムに関して示される。共振器およびループフィルタ処理全体とＤＶＣＯとの組み合わせは、同じ関数を含み、したがって、ループダイナミクス全体は、非常に類似する。したがって、本発明は、同じループ効果をもたらすが、かなりの精度の改善をもたらす。
【００３４】
これは、また、図８で示され、ＶＣＯ及びループフィルタの組み合わせは、先行技術及び本発明において同じ効果をもたらす。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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