(57)【特許請求の範囲】
【請求項１】
選択エピタキシャル成長プロセス中に形成された核を除去するための方法であって、
一つ又は複数のマスク層が付いた基板の上で第１グループの一つ又は複数の半導体構造をエピタキシャル成長させ、前記一つ又は複数のマスク層の上に第２グループの複数の半導体構造が形成され、
前記第１グループの一つ又は複数の半導体構造の上で一つ又は複数の保護層を形成し、前記第２グループの複数の半導体構造の少なくとも一部分が前記一つ又は複数の保護層から露出され、
前記第１グループの一つ又は複数の半導体構造の上で前記一つ又は複数の保護層を形成した後に、前記第２グループの複数の半導体構造の少なくとも前記一部分をエッチングし、
前記一つ又は複数の保護層を形成する前に、少なくとも前記第１グループの一つ又は複数の半導体構造の上で一つ又は複数の接着層を堆積し、
前記第２グループの複数の半導体構造の少なくとも前記一部分をエッチングした後に、前記一つ又は複数の接着層を除去し、
前記一つ又は複数の保護層は、前記一つ又は複数の接着層の少なくとも一部が除去された後に除去される、
方法。
【請求項２】
前記第１グループの一つ又は複数の半導体構造の上で前記一つ又は複数の保護層が形成される前には、前記第２グループの複数の半導体構造の少なくとも前記一部分のエッチングを差し控える、請求項１に記載の方法。
方法。
【請求項３】
前記基板の上で前記第１グループの一つ又は複数の半導体構造の前記エピタキシャル成長を開始した後に、前記第１グループの一つ又は複数の半導体構造の上で前記一つ又は複数の保護層が形成されるまで、前記第２グループの複数の半導体構造の少なくとも前記一部分のエッチングを差し控える、請求項１又は２記載の方法。
【請求項４】
前記第１グループの前記一つ又は複数の半導体構造は、単一のエピタキシャル成長プロセスにおいて形成される、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記一つ又は複数の保護層は、一つ又は複数のフォトレジスト層を含む、請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記一つ又は複数の接着層は、ヘキサメチルジシラザン及び／又は低温熱酸化物を含む、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記第２グループの複数の半導体構造の少なくとも前記一部分をエッチングした後に、前記一つ又は複数の保護層を除去する、請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記第２グループの複数の半導体構造の少なくとも前記一部分をエッチングした後に、前記第１グループの一つ又は複数の半導体構造の少なくとも一部分を平坦化する、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記一つ又は複数のマスク層が付いた基板の上に前記第１グループの一つ又は複数の半導体構造をエピタキシャル成長させながら、前記一つ又は複数のマスク層の上に複数の半導体粒子を形成する、請求項１から８のいずれか一項に記載の方法。
【請求項１０】
前記第２グループの複数の半導体構造は、前記一つ又は複数のマスク層の上の一つ又は複数の半導体膜を含む、請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記第１グループの一つ又は複数の半導体構造は、ＩＶ族材料を含む、請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
前記第１グループの一つ又は複数の半導体構造は、ゲルマニウムを含む、請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
前記基板の、前記一つ又は複数のマスク層から露出されている一つ又は複数の領域の上に、前記第１グループの一つ又は複数の半導体構造が形成される、請求項１から１２のいずれか一項に記載の方法。
【請求項１４】
前記第１グループの一つ又は複数の半導体構造は結晶構造を有し、前記第２グループの複数の半導体構造はアモルファス及び／又は多結晶構造を有する、請求項１から１３のいずれか一項に記載の方法。
【請求項１５】
前記一つ又は複数のマスク層は、絶縁体材料を含む、請求項１から１４のいずれか一項に記載の方法。
【請求項１６】
前記一つ又は複数のマスク層は、二酸化ケイ素を含む、請求項１から１５のいずれか一項に記載の方法。
【請求項１７】
前記第２グループの複数の半導体構造の少なくとも前記一部分をエッチングすることは、前記第２グループの複数の半導体構造の少なくとも前記一部分を第１の速度でエッチングすることと、前記一つ又は複数のマスク層を前記第１の速度より低い第２の速度でエッチングすることと、を含む、請求項１から１６のいずれか一項に記載の方法。
【請求項１８】
前記第２グループの複数の半導体構造の少なくとも前記一部分をエッチングすることは、前記一つ又は複数のマスク層のエッチングを差し控えることを含む、請求項１から１７のいずれか一項に記載の方法。
【請求項１９】
前記基板は、その上に複数の半導体デバイスを含む、請求項１から１８のいずれか一項に記載の方法。
【請求項２０】
前記複数の半導体デバイスは、前記基板の上で前記一つ又は複数のマスク層の下に位置する、請求項１９に記載の方法。
【請求項２１】
前記基板はその上に複数のトランジスタを含み、前記第１グループの一つ又は複数の半導体構造のうちの一つの半導体構造が、前記複数のトランジスタのうちの一つのトランジスタのソース又はドレインに電気的に結合される、請求項１９又は２０に記載の方法。
【請求項２２】
前記基板は、その上にｐ型金属酸化物半導体トランジスタ及びｎ型金属酸化物半導体トランジスタを含む複数の相補型金属酸化物半導体デバイスを含む、請求項２１に記載の方法。
【請求項２３】
前記第１グループの一つ又は複数の半導体構造のうちの第１の半導体構造を、前記ｐ型金属酸化物半導体トランジスタ及び前記ｎ型金属酸化物半導体トランジスタのうちの一つのソース又はドレインに電気的に結合する、請求項２２に記載の方法。
【請求項２４】
前記第１グループの一つ又は複数の半導体構造及び前記第２グループの複数の半導体構造は、同時に形成される、請求項１から２３のいずれか一項に記載の方法。
【請求項２５】
前記第１グループの一つ又は複数の半導体構造のうちの第１の半導体構造は、前記第２グループの複数の半導体構造のうちの第２の半導体構造よりも大きい、請求項１から２４のいずれか一項に記載の方法。
【請求項２６】
前記第２グループの複数の半導体構造の一部であって前記一つ又は複数の保護層から露出されている部分の全てをエッチングする、請求項１から２５のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、一般に、半導体デバイスを製造するための方法に関する。より詳細には、開示した実施形態は、エピタキシャル成長プロセス中に半導体デバイスの上に形成された核を除去するための方法に関する。
【背景技術】
【０００２】
エピタキシャル成長は、半導体基板の上に結晶領域を生成するよくある方法である。しかしながら、半導体基板の望まれない領域内に半導体構造が形成されることは好ましくない。例えば、半導体基板の望まれない領域に成長した何らかの半導体構造は、基板の上に形成されたデバイスの電気的特性及び／又は機械的特性に悪影響を及ぼす可能性がある。
【０００３】
選択エピタキシャル成長（selective epitaxial growth）（ＳＥＧ）は、半導体基板の目標範囲の上に結晶領域を生成するために用いられる。選択エピタキシャル成長のために、半導体基板は、該基板のある範囲を露出した状態でマスキング材料により覆われる。そのような半導体基板では、エピタキシャル成長は、半導体基板の露出範囲の上に主に生じ、マスキング材料の上には生じにくい。選択エピタキシャル成長は、プロセス条件に応じて、エピタキシャル成長中におけるマスキング材料の上での構造（例えば、核又は層の形態で）の形成を低減することができるが、エピタキシャル成長中においてマスキング材料の上に多くの半導体構造が依然として形成され得る。
【０００４】
マスキング材料の上でのエピタキシャル成長構造の形成をなくすために、様々な試みがなされてきた。例えば、マスキング材料の上でのエピタキシャル成長構造の形成を更に抑制するための成長条件が見出されている。しかしながら、規定の成長条件からの少しの逸脱で、マスキング材料の上でのエピタキシャル成長構造の形成の増加が容易にもたらされ得る。したがって、そのような成長条件の使用は制限される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、エピタキシャル成長中に形成された核を除去するための方法の改善が必要とされている。いくつかの実施形態では、本方法は、成長条件の変化にそれほど敏感ではない。したがって、そのような改善された方法は、エピタキシャル成長中に基板の望まれない領域の上に半導体構造が形成されることを減少させながら、半導体構造のより速いエピタキシャル成長を可能にもする。
【課題を解決するための手段】
【０００６】
上記の制限及び不利を克服するいくつかの実施形態が、より詳細に以下に示されている。これらの実施形態は、デバイス及びそのようなデバイスを作製するための方法を提供する。
【０００７】
より詳細に以下に説明されるように、いくつかの実施形態は、選択エピタキシャル成長プロセス中に形成された核を除去するための方法であって、一つ又は複数のマスク層が付いた基板の上に第１グループの一つ又は複数の半導体構造をエピタキシャル成長させることを含む方法、を含む。一つ又は複数のマスク層の上に、第２グループの複数の半導体構造が形成される。本方法は、第１グループの一つ又は複数の半導体構造の上で一つ又は複数の保護層を形成することも含む。第２グループの複数の半導体構造の少なくとも一部分が、一つ又は複数の保護層から露出されている。本方法は、第１グループの一つ又は複数の半導体構造の上で一つ又は複数の保護層を形成した後に、第２グループの複数の半導体構造の少なくとも一部分をエッチングすることを更に含む。
【０００８】
いくつかの実施形態によれば、半導体デバイスは、基板と、基板の上に位置している第１のマスク層領域と、基板の上に位置している第２のマスク層領域と、を含む。第１のマスク層領域は上面及び側面を有し、第２のマスク層領域は上面及び側面を有する。半導体デバイスは、第１の半導体材料タイプのエピタキシャル成長した半導体構造も含む。エピタキシャル成長した半導体構造は、第１のマスク層領域の側面と第２のマスク層領域の側面との間に位置していて、エピタキシャル成長した半導体構造は、第１のマスク層領域の側面及び第２のマスク層領域の側面に接触している。第１のマスク層領域の上面及び第２のマスク層領域の上面は、第１のマスク層領域の側面と第２のマスク層領域の側面との間に位置するエピタキシャル成長した半導体構造以外の第１の半導体材料タイプの半導体と接触していない。
【図面の簡単な説明】
【０００９】
前述の態様及び追加の態様並びにそれらの実施形態をより良く理解するために、添付の図面と共に、下記の実施形態の説明を参照されたい。
【図１】図１Ａ〜１Ｉは、いくつかの実施形態による、半導体基板の部分断面図である。
【図２】図２Ａ〜２Ｃは、いくつかの実施形態による、半導体基板の部分断面図である。
【図３】図３Ａ〜３Ｃは、いくつかの実施形態による、半導体基板の部分断面図である。
【図４】図４Ａ〜４Ｃは、いくつかの実施形態による、半導体基板の部分断面図である。
【図５】図５Ａ〜５Ｅは、いくつかの実施形態による、半導体基板の部分断面図である。
【図６】図６Ａ〜６Ｂは、いくつかの実施形態による、半導体基板の部分断面図である。
【図７】図７Ａ〜７Ｃは、いくつかの実施形態による、選択エピタキシャル成長プロセス中に形成された核を除去するための方法を示す流れ図である。
【図８】図８Ａ〜８Ｂは、いくつかの実施形態による、エッチングプロセス前の半導体基板の走査型電子顕微鏡（ＳＥＭ）画像である。
【図９】図９Ａ〜９Ｂは、いくつかの実施形態による、エッチングプロセス後の半導体基板の走査型電子顕微鏡（ＳＥＭ）画像である。
【００１０】
図面全体を通じて、同様の参照番号は対応する部分を指している。
【００１１】
特筆されていない限り、図は原寸に比例して描かれていない。
【発明を実施するための形態】
【００１２】
上述したように、望まれない領域内（例えば、マスキング材料の上）に望まれない半導体構造が形成されると、半導体デバイスの電気的特性及び／又は機械的特性が劣化する可能性がある。望まれない領域内への望まれない半導体構造の形成を減少させるために、ある成長条件が見つけられている。
【００１３】
例えば、基板が、エピタキシャル成長中にエッチング剤（例えば、ＨＣｌガス）に曝露され（例えば、ＨＣｌガスを堆積ガスに混ぜることによって）、それによってエピタキシャル成長中に望まれない半導体構造をエッチングすることが可能となる。エッチング剤によるエッチング速度を、望まれない半導体構造が形成される速度よりも高く且つ（目標である半導体構造の）エピタキシャル成長の速度よりも低く維持することによって、望まれない半導体構造の形成が減少又は抑制される。しかしながら、エッチング剤の存在は、半導体構造がエピタキシャル成長する速度に影響を及ぼす。目標半導体構造の形成速度は、エッチング反応によって低下するので、エッチング剤がない場合の目標半導体構造の形成速度よりも低い。したがって、目標半導体構造の低下した形成速度は、デバイス製造プロセス全体におけるボトルネックであり得る。加えて、エッチング剤の存在は、エピタキシャル成長した半導体構造の形状に影響を及ぼす。特に、主方向の成長速度の非主方向の成長速度に対する比が、とても高くなる。例えば、ゲルマニウムのエピタキシャル成長において、（１００）が主成長方向である。主方向の成長速度の非主方向の成長速度に対する比が高くなると、結果として得られるエピタキシャル成長したゲルマニウム構造は、（３１１）傾斜面を有するピラミッド形状を有する。したがって、エッチング剤の存在は、ピラミッド形状とは異なる形状を有する半導体構造を得ることをより難しいものにする。更に、（３１１）傾斜面を有するピラミッド形状を有するゲルマニウムがある範囲を覆うように形成された場合、ゲルマニウムのピラミッドの高さが高くなる場合があり、したがって（例えば、化学機械平坦化（ＣＭＰ）プロセスを用いることによって）平坦化された表面を得ることを難しいものにする。
【００１４】
別の例では、エピタキシャル成長中に温度及び圧力を下げると、エピタキシャル成長中の望まれない半導体構造の形成が減少すると考えられる。しかしながら、堆積温度を下げることは、成長した半導体構造の結晶性を低下させ、これにより半導体デバイスにおける漏れ電流の増加をもたらす。圧力を下げると、堆積速度が低くなって半導体構造の粗さが増大する可能性があり、これにより製造されたデバイスの性能が劣化しうる。
【００１５】
更に別の例では、ゲルマンガス（ＧｅＨ４）の圧力を高めることは、平坦なゲルマニウムアイランドの成長を促進するが、エピタキシャル成長中に望まれない半導体構造の形成を増加させる。同様に、水素ガス（Ｈ２）の圧力を高めることは、平坦なゲルマニウムアイランドの成長を促進するが、エピタキシャル成長中に望まれない半導体構造の形成を増加させる。
【００１６】
上述の問題に対処するための方法が本明細書に説明されている。エッチング剤を全く（又は少ししか）用いないで半導体構造をエピタキシャル成長させることによって、半導体構造をより速く成長させることができる。加えて、エピタキシャル成長中にエッチング剤が全く（又は少ししか）存在しないので、半導体構造の形状がエッチング剤によってそれほど影響を受けない。更に、圧力及び／又は温度は、エピタキシャル成長中に下げられる必要がない。エッチング剤を全く（又は少ししか）用いない（並びに通常の圧力及び温度における）エピタキシャル成長は、マスキング材料の上などの望まれない領域の上の半導体構造の形成をもたらすが、そのような望まれない領域の上の半導体構造はエッチングプロセスによって後で除去される。したがって、基板の目標範囲内にエピタキシャル成長した半導体構造を、望まれない領域内に半導体構造が全く又は少ししか成長していない状態で得ることができる。
【００１７】
ある種の実施形態を参照して、その例を添付の図面に図示する。基礎となる原理を実施形態と共に説明するとはいえ、クレームの範囲をこれらの特定の実施形態だけに限定する意図がないことが理解されるであろう。対照的に、クレームは、クレームの範囲内である代替形態、修正形態、及び等価物を包含するものとする。
【００１８】
更に、下記の説明では、数多くの具体的な詳細を、本発明の深い理解を提供するために記述する。しかしながら、これらの特定の詳細を用いずに本発明を実行することができることが、当業者にとっては明白であろう。他の事例では、基礎となる原理の態様を不明瞭にすることを避けるために、当業者には良く知られている方法、手順、構成要素、及びネットワークを詳細には説明しない。
【００１９】
第１、第２、等の用語を、様々な要素を説明するために本明細書において用いることがあるが、これらの要素は、これらの用語によって限定されるべきではないことも、理解されるであろう。これらの用語は、一つの要素をもう一つの要素と区別するために用いられるに過ぎない。例えば、第１グループを第２グループと称することができ、同様に、クレームの範囲から逸脱せずに、第２グループを第１グループと称することができる。第１グループ及び第２グループは、両方とも（例えば、半導体構造の）グループであるが、これらは同じグループではない。
【００２０】
本明細書において実施形態の説明で用いる用語は、特定の実施形態だけを説明する目的のためであり、クレームの範囲を限定するものではない。本明細書及び別記の特許請求の範囲において用いるように、単数形「一つの（a）」、「一つの（an）」、及び「その（the）」は、文脈が明確に特に指示しない限り、同様に複数形を含むものとする。本明細書において用いるように、「及び／又は」という用語は、関連する列挙した項目のうちの一つ又は複数の任意の組合せ及びすべての可能な組合せを称し、且つ包含することも理解されるであろう。本明細書において用いられるときに、「備える（comprise）」及び／又は「備えている（comprising）」という用語が、記述した特徴、完全体、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、一つ又は複数の他の特徴、完全体、ステップ、動作、要素、構成要素、及び／又はこれらのグループの存在又は追加を排除しないことが、更に理解されるであろう。
【００２１】
図１Ａ〜１Ｉは、いくつかの実施形態による、半導体基板の部分断面図である。
【００２２】
図１Ａは、基板１０２と基板１０２の上のマスク層１０４とを示す。基板１０２は、図１Ａ〜１Ｉ、２Ａ〜２Ｃ、３Ａ〜３Ｃ、４Ａ〜４Ｃ及び５Ａ〜５Ｅにおいてウエハとして示されるが、基板１０２は、図１Ａ〜１Ｉ、２Ａ〜２Ｃ、３Ａ〜３Ｃ、４Ａ〜４Ｃ及び５Ａ〜５Ｅに示されていない追加の特徴を含むことができる。いくつかの実施形態では、基板１０２は、シリコンデバイス（例えば、ラインのフロントエンドプロセス（the front-end of the line (FEOL) processes）において典型的に形成される、シリコン相補型金属酸化物半導体デバイスやその他の構造）を含む。いくつかの実施形態では、基板１０２は、シリコンデバイスの上に酸化層を含む（例えば、図６Ａ〜６Ｂ）。
【００２３】
いくつかの実施形態では、マスク層１０４は、絶縁体材料（例えば、二酸化ケイ素）を含む。いくつかの実施形態では、マスク層１０４は、絶縁体材料（例えば、二酸化ケイ素）で作製される。マスク層１０４は、基板１０２の一つ又は複数の部分を露出させる。いくつかの実施形態では、絶縁体材料が、基板１０２の上に堆積され、その後にエッチングされて、基板１０２の一つ又は複数の部分を露出させる。いくつかの実施形態では、基板１０２は、更にエッチングされる。いくつかの例では、この更なるエッチングは、エピタキシャル成長により適した表面を与える。
【００２４】
図１Ｂは、半導体構造１０６（例えば、ゲルマニウムアイランド）がエピタキシャル成長していることを示す。ゲルマニウムのエピタキシャル成長のための条件（例えば、圧力、温度及び化学組成）は、よく知られており、したがって簡潔にするために本明細書では省略される。しかしながら、上述したように、本明細書に記載の方法は、エッチング剤の使用を排除するものではないが、エピタキシャル成長中にマスク層１０４の上の半導体構造の成長を抑制するためのエッチング剤（例えば、ＨＣｌガス）の使用を必要としない。エピタキシャル成長のための条件は、所望の成長プロファイルを得るように調整することができる。したがって、エピタキシャル成長する半導体構造の形状をカスタマイズすることが可能である。
【００２５】
図１Ｂは、半導体構造１０６のエピタキシャル成長中に半導体構造１０８（例えば、本明細書中で核とも呼ばれる粒子）もマスク層１０４の上に形成されることも示す。半導体構造１０８が典型的にはアモルファス及び／又は多結晶構造を有するのに対して、半導体構造１０６は一つの結晶構造を有する。
【００２６】
図１Ｃは、半導体構造１０６が成長し続けることを示す。図１Ｃは、更なる半導体構造１０８がマスク層１０４の上に形成されていることも示す。図８Ａ及び８Ｂは、ゲルマニウムアイランドのエピタキシャル成長後の基板の走査型電子顕微鏡（ＳＥＭ）画像であり、その詳細は後述する。
【００２７】
図１Ｄは、いくつかの実施形態において、半導体構造１０８が集団となって膜１１０を形成することを示す。
【００２８】
図１Ｅは、適宜、基板１０２の上で接着層１１２が施される（例えば、堆積される）ことを示す。図１Ｅでは、接着層１１２は、半導体構造１０６とマスク層１０４の上の膜１１０とを覆う。いくつかの実施形態では、接着層１１２は低温熱酸化物である。いくつかの実施形態では、接着層１１２はヘキサメチルジシラザン（ＨＭＤＳ）である。いくつかの実施形態では、接着層１１２は、エピタキシャル成長した半導体構造１０６とフォトレジストとの間の接着を促進する。
【００２９】
図１Ｆは、基板１０２の上で保護層１１４（例えば、フォトレジスト層）が施されることを示す。図１Ｆでは、保護層１１４は半導体構造１０６の上で接着層１１２の一部を覆う。図１Ｆでは、保護層１１４は膜１１０を覆わない（例えば、膜１１０は接着層１１２で覆われているが、膜１１０は保護層１１４から露出されている）。
【００３０】
図１Ｇは、保護層１１４によって覆われていない領域が、エッチングされていることを示す。エッチングの結果として、膜１１０（及び、半導体構造１０６のエピタキシャル成長中に形成された、他の望まれない半導体構造）が除去される。加えて、膜１１０の上に位置する接着層１１２の一部も除去される。いくつかの実施形態では、膜１１０（及び、半導体構造１０６のエピタキシャル成長中に形成された、他の望まれない半導体構造）を保護層１１４よりも速く除去する選択エッチングプロセスが用いられ（そのようなエッチングプロセスは、高い選択性を有すると称される）、半導体構造１０６が維持されながら膜１１０及び／又は他の望まれない半導体構造（半導体構造１０６のエピタキシャル成長中に形成された、他の望まれない半導体構造）が除去される。いくつかの実施形態では、エッチングプロセスは、ドライエッチングプロセス（例えば、プラズマエッチング、深掘り反応性イオンエッチング、等）である。いくつかの実施形態では、エッチングプロセスは、ウェットエッチングプロセス（例えば、液相エッチング剤を用いたエッチング）である。例えば、Ｓｕｒｆａｃｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｓｔｅｍｓ  Ｐｌｃ．製の改良されたシリコンエッチング手段を、選択エッチングに用いることができる。
【００３１】
図１Ｈは、保護層１１４及び接着層１１２が除去されることを示す。図９Ａ及び９Ｂは、保護層１１４を除去した後の基板の走査型電子顕微鏡（ＳＥＭ）画像であり、その詳細は後述する。
【００３２】
図１Ｉは、半導体構造１０６が（例えば、ＣＭＰプロセスを用いて）平坦化されることを示す。望まれない半導体構造（例えば、核１０８又は膜１１０）が除去済みであるので、ＣＭＰプロセスを容易に施すことができる。加えて、平らな上部を有するように半導体構造１０６の形状を調整できるので、ＣＭＰプロセスを実行することがより容易である。
【００３３】
図２Ａ〜２Ｃは、いくつかの実施形態による、半導体基板の部分断面図である。
【００３４】
図２Ａ〜２Ｃに示されたプロセスは、適宜の接着層１１２（図１Ｅ）が用いられないことを除いて、図１Ｆ〜１Ｈに示されたプロセスと同様である。図２Ａは、図１Ｄに示された半導体構造１０６の上に保護層１１４が直接施されることを示す。
【００３５】
図２Ｂは、保護層１１４によって覆われていない領域がエッチングされていることを示していて、これは図１Ｇに関連して上述したプロセスと同様である。エッチングの結果として、膜１１０（及び、半導体構造１０６のエピタキシャル成長中に形成された、他の望まれない半導体構造）が除去される。
【００３６】
図２Ｃは、保護層１１４が除去されることを示していて、これは図１Ｈに関連して上述したプロセスと同様である。その後に、半導体構造１０６を、図１Ｉに関連して上述したように、平坦化することができる。
【００３７】
図３Ａ〜３Ｃは、いくつかの実施形態による、半導体基板の部分断面図である。
【００３８】
図３Ａ〜３Ｃに示されたプロセスは、半導体構造１０８（例えば、粒子）が分離したままであることを除いて、図１Ｅ〜１Ｇに示されたプロセスと同様である。
【００３９】
図３Ａは、半導体構造１０６とマスク層１０４の上の半導体構造１０８（例えば、粒子）との上で接着層１１２が施されることを示していて、これは図１Ｅに関連して上述したプロセスと類似している。
【００４０】
図３Ｂは、基板１０２の上で保護層１１４が施されることを示していて、これは図１Ｆに関連して上述したプロセスと類似している。
【００４１】
図３Ｃは、保護層１１４によって覆われていない領域がエッチングされていることを示していて、これは図１Ｇに関連して上述したプロセスと同様である。エッチングの結果として、半導体構造１０８が除去される。加えて、半導体構造１０８の上に位置する接着層１１２の一部も除去される。
【００４２】
いくつかの実施形態では、図３Ｃに示した半導体基板が、図１Ｈ及び１Ｉに関連して上述したように更に処理される。例えば、保護層１１４及び接着層１１２が除去され、半導体構造１０６が図１Ｉに示された半導体基板を得るために平坦化される。
【００４３】
図４Ａ〜４Ｃは、いくつかの実施形態による、半導体基板の部分断面図である。
【００４４】
図４Ａ〜４Ｃに示されたプロセスは、半導体構造１０８（例えば、粒子）が分離したままであることを除いて、図２Ａ〜２Ｃに示されたプロセスと同様である。
【００４５】
図４Ａは、半導体構造１０８が集団となる前に、半導体構造１０６の上に保護層１１４が直接施されることを示す。
【００４６】
図４Ｂは、保護層１１４によって覆われていない領域がエッチングされていることを示していて、これは図２Ｂに関連して上述したプロセスと同様である。エッチングの結果として、半導体構造１０８が除去される。
【００４７】
図４Ｃは、保護層１１４が除去されることを示していて、これは図２Ｃに関連して上述したプロセスと同様である。その後に、半導体構造１０６を、図１Ｉに関連して上述したように、平坦化することができる。
【００４８】
図５Ａ〜５Ｅは、いくつかの実施形態による、半導体基板の部分断面図である。
【００４９】
図５Ａ〜５Ｅは、単一の半導体基板の上に複数の半導体構造（例えば、ゲルマニウムアイランド）を形成する際に、図１Ａ〜１Ｉに示されたプロセスが実行可能であることを明らかにする。
【００５０】
図５Ａは、半導体構造１０６がエピタキシャル成長し、半導体構造１０８がマスク層１０４の上に形成されることを示す。
【００５１】
図５Ｂは、半導体構造１０８を露出させた状態で、半導体構造１０６の上に保護層１１４が施されることを示す。
【００５２】
図５Ｃは、半導体構造１０８がエッチングによって除去されることを示す。
【００５３】
図５Ｄは、保護層１１４が除去されることを示す。
【００５４】
図５Ｅは、半導体構造１０６が（例えば、ＣＭＰプロセスを用いて）平坦化されることを示す。
【００５５】
図１Ａ〜１Ｉ、２Ａ〜２Ｃ、３Ａ〜３Ｃ及び４Ａ〜４Ｃに関連して説明されているいくつかの特徴を、図５Ａ〜５Ｅに示されたプロセスに類似的に適用することができる。例えば、半導体構造１０６の上で保護層１１４が施される（又は形成される）前に、半導体構造１０６の上で接着層１１２が施されることができる。簡潔にするために、そのような細部は、本明細書において繰り返されない。
【００５６】
図６Ａ〜６Ｂは、いくつかの実施形態による、半導体基板の部分断面図である。
【００５７】
図６Ａは、ソース／ドレイン６０２及びゲート６０４を備える相補型金属酸化物半導体（ＣＭＯＳ）デバイスを基板１０２が含むことを示す。図６Ａにおいて、基板１０２の上にマスク層６０６（例えば、二酸化ケイ素）が形成される。いくつかの実施形態では、マスク層６０６は、その上にゲルマニウム層を成長させるために、少なくとも２μｍ厚の二酸化ケイ素を含む。二酸化ケイ素の厚さは、エピタキシャル成長したゲルマニウムの結晶性の品質を高めるように見出された。
【００５８】
図６Ｂは、半導体構造６０８（例えば、ゲルマニウム）が、図１Ａ〜１Ｉ、２Ａ〜２Ｃ、３Ａ〜３Ｃ、４Ａ〜４Ｃ及び５Ａ〜５Ｅに関連して上述されたプロセスを用いて形成されることを示す。
【００５９】
図７Ａ〜７Ｃは、いくつかの実施形態による、選択エピタキシャル成長プロセス中に形成された核を除去するための方法７００を示す流れ図である。
【００６０】
方法７００は、一つ又は複数のマスク層が付いた基板（例えば、シリコン基板）（例えば、図１Ｂのマスク層１０４が付いた基板１０２）の上で、第１グループの一つ又は複数の半導体構造（例えば、図１Ｂの半導体構造１０６）をエピタキシャル成長させることを含む（７０２）。一つ又は複数のマスク層の上に、第２グループの複数の半導体構造（例えば、図１Ｂの半導体構造１０８）が形成される。いくつかの実施形態では、第２グループの複数の半導体構造は、第１グループの一つ又は複数の半導体構造をエピタキシャル成長させるのと同時に形成される。いくつかの実施形態では、第１グループの一つ又は複数の半導体構造のうちの第１の半導体構造は、第２グループの複数の半導体構造のうちの第２の半導体構造よりも大きい。いくつかの実施形態では、一つ又は複数の半導体構造は、ホモエピタキシャル成長する。いくつかの実施形態では、一つ又は複数の半導体構造は、ヘテロエピタキシャル成長する。
【００６１】
いくつかの実施形態では、第１グループの一つ又は複数の半導体構造は、単一のエピタキシャル成長プロセスにおいて形成される（７０４）。例えば、図１Ｂ〜１Ｃでは、半導体構造１０６が単一のエピタキシャル成長プロセスにおいて形成される（例えば、半導体構造１０６の一部をエピタキシャル成長させて半導体構造１０６の一部をエッチングして半導体構造１０６の更なる一部をエピタキシャル成長させるのではない）。
【００６２】
いくつかの実施形態では、方法７００は、一つ又は複数のマスク層が付いた基板の上に第１グループの一つ又は複数の半導体構造（例えば、図１Ｃの半導体構造１０６）をエピタキシャル成長させながら、一つ又は複数のマスク層（例えば、図１Ｃのマスク層１０４）の上に複数の半導体粒子（例えば、図１Ｃの半導体構造１０８）を形成することを含む（７０６）。いくつかの実施形態では、第２グループの複数の半導体構造は、複数の半導体粒子を含む。
【００６３】
いくつかの実施形態では、第２グループの複数の半導体構造は、一つ又は複数のマスク層の上の半導体膜（例えば、図１Ｄの半導体膜１１０）を含む（７０８）。いくつかの実施形態では、第２グループの複数の半導体構造は、一つ又は複数のマスク層の上の一つ又は複数の半導体膜を含む。
【００６４】
いくつかの実施形態では、第１グループの一つ又は複数の半導体構造は、ＩＶ族材料（例えば、シリコン、ゲルマニウム、ＳｉＧｅ、等）を含む（７１０）。いくつかの実施形態では、第１グループの一つ又は複数の半導体構造は、一つ又は複数のＩＩＩ−Ｖ族材料（例えば、ＧａＡｓ、ＩｎＧａＡｓ、等）を含む。
【００６５】
いくつかの実施形態では、第１グループの一つ又は複数の半導体構造は、ゲルマニウムを含む（７１２）。
【００６６】
いくつかの実施形態では、基板の、一つ又は複数のマスク層から露出されている（例えば、一つ又は複数のマスク層によって覆われていない）一つ又は複数の領域の上に、第１グループの一つ又は複数の半導体構造が形成される（７１４）。例えば、図５Ａでは、半導体構造１０６は、マスク層１０４から露出されている基板の領域の上に形成される。
【００６７】
いくつかの実施形態では、第１グループの一つ又は複数の半導体構造は結晶構造を有し、第２グループの複数の半導体構造はアモルファス及び／又は多結晶構造を有する（７１６）。例えば、第１グループの一つ又は複数の半導体構造（例えば、ゲルマニウムアイランド）が一つの結晶構造を有し、第２グループの半導体構造がアモルファス及び／又は多結晶構造を有することを示す図８Ａを参照されたい。
【００６８】
いくつかの実施形態では、一つ又は複数のマスク層は、絶縁体材料を含む（７１８）。
【００６９】
いくつかの実施形態では、一つ又は複数のマスク層は、二酸化ケイ素を含む（７２０）。
【００７０】
方法７００は、第１グループの一つ又は複数の半導体構造の上で一つ又は複数の保護層（例えば、一つ又は複数のフォトレジスト層などの図１Ｆの保護層１１４）を形成することも含む（７２２、図７Ｂ）。第２グループの複数の半導体構造の少なくとも一部分は、一つ又は複数の保護層から露出されている。例えば、図１Ｆにおいて、膜１１０は、保護層１１４から露出されている。いくつかの実施形態では、一つ又は複数の保護層は、第１グループの一つ又は複数の半導体構造と直接接触している（例えば、図２Ａ）。いくつかの実施形態では、一つ又は複数の中間層（例えば、ヘキサメチルジシラザン（ＨＭＤＳ）又は低温熱酸化物などの、一つ又は複数の接着層）が、第１グループの一つ又は複数の半導体構造と一つ又は複数の保護層との間に位置する（例えば、図１Ｆ）。
【００７１】
いくつかの実施形態では、方法７００は、第１グループの一つ又は複数の半導体構造の上で一つ又は複数の保護層が形成される前には、第２グループの複数の半導体構造の少なくとも一部分のエッチングを差し控えることを含む（７２４）。例えば、いくつかの実施形態では、一つ又は複数の半導体構造をエッチングプロセスから保護するために一つ又は複数の半導体構造の上で一つ又は複数の保護層が形成された後でないと、第２グループの複数の半導体構造はエッチングされない。
【００７２】
いくつかの実施形態では、方法７００は、基板の上で第１グループの一つ又は複数の半導体構造のエピタキシャル成長を開始した後に、第１グループの一つ又は複数の半導体構造の上で一つ又は複数の保護層が形成されるまで、第２グループの複数の半導体構造の少なくとも一部分のエッチングを差し控えることを含む（７２６）。例えば、第２グループの複数の半導体構造の少なくとも一部分のエッチングが、第１グループの一つ又は複数の半導体構造のエピタキシャル成長中には、差し控えられる。いくつかの実施形態では、複数の半導体構造の少なくとも一部分のエッチングは、基板の上で第１グループの一つ又は複数の半導体構造のエピタキシャル成長を開始した後に、且つ一つ又は複数の半導体構造の上で一つ又は複数の保護層を形成する前には、差し控えられる。
【００７３】
いくつかの実施形態では、一つ又は複数の保護層は、一つ又は複数のフォトレジスト層を含む（７２８）。いくつかの実施形態では、一つ又は複数の保護層は、一つ又は複数のフォトレジスト層である。
【００７４】
いくつかの実施形態では、方法７００は、一つ又は複数の保護層を形成する前に、少なくとも第１グループの一つ又は複数の半導体構造の上で一つ又は複数の接着層を堆積することを含む（７３０）。例えば、図１Ｅ〜１Ｆに示されるように、保護層１１４が施される前に、半導体構造１０６の上で接着層１１２が施される。いくつかの実施形態では、少なくとも第１グループの一つ又は複数の半導体構造の上に、一つ又は複数の接着層が堆積される。
【００７５】
いくつかの実施形態では、一つ又は複数の接着層は、ヘキサメチルジシラザン及び／又は低温熱酸化物を含む（７３２）。
【００７６】
いくつかの実施形態では、本方法は、第２グループの複数の半導体構造の少なくとも一部分のエッチングの後に、一つ又は複数の接着層を除去することを含む。いくつかの実施形態では、一つ又は複数の保護層及び一つ又は複数の接着層が、同時に除去される。いくつかの実施形態では、一つ又は複数の接着層の除去の後に、一つ又は複数の保護層が除去される。
【００７７】
いくつかの実施形態では、基板はシリコンを含む。いくつかの実施形態では、基板はシリコン基板である。
【００７８】
いくつかの実施形態では、基板は、その上に複数の半導体デバイスを含む（７３４）（例えば、図６Ａ〜６Ｂ）。例えば、基板は、第１グループの一つ又は複数の半導体構造をエピタキシャル成長させる前に、複数のトランジスタを含んでいてもよい。
【００７９】
いくつかの実施形態では、基板は複数のトランジスタを含み、第１グループの一つ又は複数の半導体構造のうちの一つの半導体構造が、複数のトランジスタのうちの一つのトランジスタのソース又はドレインに電気的に結合される。
【００８０】
いくつかの実施形態では、基板は、その上に複数の相補型金属酸化物半導体（ＣＭＯＳ）デバイスを含む（７３６）（例えば、図６Ａ〜６Ｂ）。
【００８１】
いくつかの実施形態では、基板は、その上に、ｐ型金属酸化物半導体トランジスタ及びｎ型金属酸化物半導体トランジスタを含む複数の相補型金属酸化物半導体デバイスを含む。いくつかの実施形態では、本方法は、第１グループの一つ又は複数の半導体構造のうちの第１の半導体構造を、ｐ型金属酸化物半導体トランジスタ及びｎ型金属酸化物半導体トランジスタのうちの一つのソース又はドレインに電気的に結合することを含む。
【００８２】
いくつかの実施形態では、複数の半導体デバイスは、基板の上で一つ又は複数のマスク層の下に位置する（７３８）。例えば、図６Ａ〜６Ｂでは、半導体デバイス（例えば、トランジスタ）が、マスク層６０６の下に位置する。いくつかの実施形態では、複数の半導体デバイスは、基板のラインのフロントエンド（ＦＥＯＬ）領域に位置する。
【００８３】
方法７００は、第１グループの一つ又は複数の半導体構造の上で一つ又は複数の保護層を形成した後に、第２グループの複数の半導体構造の少なくとも一部分をエッチングすることを更に含む（７４０、図７Ｃ）。例えば、図１Ｆ〜１Ｇにおいて、膜１１０がエッチングプロセスにより除去される。いくつかの実施形態では、複数の半導体構造の少なくとも一部分であって一つ又は複数のフォトレジスト層から露出されている部分が、完全にエッチングされる（例えば、除去される）。いくつかの実施形態では、複数の半導体構造の少なくとも一部分であって一つ又は複数のフォトレジスト層から露出されている部分が、少なくとも部分的にエッチングされる（例えば、除去される）。いくつかの実施形態では、複数の半導体構造の少なくとも一部分であって一つ又は複数のフォトレジスト層から露出されている部分のうちの一つ又は複数の半導体構造が、エッチングされる（例えば、除去される）。いくつかの実施形態では、一つ又は複数のマスク層の上に形成された第２グループの複数の半導体構造の全てが、エッチングされる（例えば、除去される）。
【００８４】
いくつかの実施形態では、本方法は、第２グループの複数の半導体構造の一部分であって一つ又は複数の保護層から露出されている部分の全てをエッチングすることを含む。
【００８５】
いくつかの実施形態では、方法７００は、第２グループの複数の半導体構造の少なくとも一部分をエッチングした後に、一つ又は複数の保護層を除去すること（例えば、図１Ｈ）、及び／又は、（例えば、化学機械平坦化を用いて）第１グループの一つ又は複数の半導体構造の少なくとも一部分を平坦化すること、を含む（７４２）。いくつかの実施形態では、方法７００は、第２グループの複数の半導体構造の少なくとも一部分をエッチングした後に、一つ又は複数の保護層を除去することを含む。いくつかの実施形態では、方法７００は、第２グループの複数の半導体構造の少なくとも一部分をエッチングした後に、第１グループの一つ又は複数の半導体構造の少なくとも一部分を平坦化することを含む。例えば、図１Ｉにおいて、半導体構造１０６が平坦化される。
【００８６】
いくつかの実施形態では、第２グループの複数の半導体構造の少なくとも一部分をエッチングすることは、第２グループの複数の半導体構造の少なくとも一部分を第１の速度でエッチングすることと、一つ又は複数のマスク層を第１の速度より低い第２の速度でエッチングすることと、を含む（７４４）。例えば、図１Ｆ〜１Ｇでは、膜１１０がマスク層１０４及び保護層１１４よりも速くエッチングされる。いくつかの実施形態では、第２グループの複数の半導体構造の少なくとも一部分をエッチングすることは、一つ又は複数のマスク層をエッチングすることなく第２グループの複数の半導体構造の少なくとも一部分をエッチングすることを含む。いくつかの実施形態では、図１Ｆに示された膜１１０がエッチングされる一方でマスク層１０４及び保護層１１４はエッチングされない。
【００８７】
いくつかの実施形態では、第２グループの複数の半導体構造の少なくとも一部分をエッチングすることは、一つ又は複数のマスク層のエッチングを差し控えることを含む。
【００８８】
いくつかの実施形態では、第２グループの複数の半導体構造の少なくとも一部分をエッチングすることは、第２グループの複数の半導体構造の少なくとも一部分を第１の速度でエッチングすることと、第１グループの一つ又は複数の半導体構造の少なくとも一部分を第１の速度より低い第３の速度でエッチングすることと、を含む（７４４）。例えば、図１Ｆ〜１Ｇでは、膜１１０が半導体構造１０６よりも速くエッチングされる。いくつかの実施形態では、第２グループの複数の半導体構造の少なくとも一部分をエッチングすることは、第１グループの一つ又は複数の半導体構造をエッチングすることなく第２グループの複数の半導体構造の少なくとも一部分をエッチングすることを含む。いくつかの実施形態では、図１Ｆに示された膜１１０がエッチングされる一方で（例えば、半導体構造１０６は保護層１１４によって保護されるので）半導体構造１０６はエッチングされない。
【００８９】
図７Ａ〜７Ｃに関連して説明された方法７００のいくつかの特徴は、図１Ａ〜１Ｉ、２Ａ〜２Ｃ、３Ａ〜３Ｃ、４Ａ〜４Ｃ、５Ａ〜５Ｅ及び６Ａ〜６Ｂに示されたプロセスに適用され得る。簡潔にするために、これらの詳細は繰り返されない。
【００９０】
図８Ａ〜８Ｂは、いくつかの実施形態による、エッチングプロセス前の半導体基板の走査型電子顕微鏡（ＳＥＭ）画像である。
【００９１】
図８Ａ及び８Ｂに示されているのは、図１Ｃに対応する半導体基板を上から見下ろした図である。
【００９２】
図８Ａは、（エッチングプロセス前の）図１Ｃの半導体構造１０６に対応するゲルマニウムアイランドを示す。加えて、第２グループの半導体構造が、マスク層の上にゲルマニウムアイランドを囲んで形成される。
【００９３】
図８Ｂは、半導体基板をズームアウトして示す図である。複数のゲルマニウムアイランドとマスク層の上に形成された第２グループの半導体構造とが、図８Ｂに示されている。
【００９４】
図９Ａ〜９Ｂは、いくつかの実施形態による、エッチングプロセス後の半導体基板の走査型電子顕微鏡（ＳＥＭ）画像である。
【００９５】
図９Ａは、（エッチングプロセス後の）図１Ｈの半導体構造１０６に対応するゲルマニウムアイランドを示す。図９Ａは、マスク層の上にゲルマニウムアイランドを囲む第２グループの半導体構造が無いことを示す。
【００９６】
図９Ｂは、半導体基板をズームアウトして示す図である。第２グループの半導体構造が無く、複数のゲルマニウムアイランドが図９Ｂに示されている。
【００９７】
したがって、図９Ａ〜９Ｂは、説明した方法の、一つ又は複数のマスク層の上に形成された第２グループの半導体構造の除去時における有効性を示す。
【００９８】
説明の目的で上記の説明を、具体的な実施形態を参照して説明してきている。しかしながら、上記の例示的な検討は、網羅的でも、開示した厳密な形態に本発明を限定するものでもない。多くの修正形態及び変形形態が、上記の教示の観点において可能である。実施形態は、本発明の原理及びその実際的な応用を最も良く説明するために選択され説明されていて、これによって、当業者が本発明及び想定される特定の使用に適するような様々な修正形態を伴う様々な実施形態を上手く利用することを可能する。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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