(57)【特許請求の範囲】
【請求項１】
同一の半導体基板にダイオード（１２）とスイッチング素子（１１）とが並列して形成された逆導通スイッチング素子（１０，２０）と、
前記逆導通スイッチング素子にゲート電圧を印加する駆動部（３０，４０）と、
主に前記スイッチング素子に電流が流れる順導通モードと、主に前記ダイオードに電流が流れる逆導通モードと、のいずれのモードで駆動しているかを判定するモード判定部（５０）と、を備え、
前記ダイオードは、
半導体基板（７０）の第１主面（７０ａ）に形成された第１電極（７１）と、
前記第１主面の表層であって前記第１電極上に積層された第１導電型の第１不純物領域（７２ａ）と、
前記第１不純物領域上に積層され、前記第１不純物領域よりも不純物濃度が低くされた第１導電型の第１ドリフト領域（７４ａ）と、
前記第１ドリフト領域上に積層された第２導電型の第２不純物領域（７７ａ）と、
前記第２不純物領域上であって前記半導体基板の第１主面と反対の第２主面に形成された第２電極（７９）と、
前記第１ドリフト領域と前記第２不純物領域との間に形成され、前記第１ドリフト領域よりも不純物濃度が高くされた第１導電型の第１バリア領域（７６ａ）と、
前記第１バリア領域と前記第１ドリフト領域との間に形成された第２導電型の第１電界伸展防止領域（７５ａ）と、を有し、
前記スイッチング素子は、
第１導電型の第２ドリフト領域（７４ｂ）と、
前記第２主面の表層に形成された第２導電型のボディ領域（７７ｂ）と、
前記半導体基板の第２主面の表層であって前記ボディ領域に取り囲まれて形成された第１導電型の第３不純物領域（７８）と、を有し、
前記ダイオードおよび前記スイッチング素子は、
前記第２主面から前記第２不純物領域、および、前記第１バリア領域を貫通して前記第１ドリフト領域に至って形成され、前記ゲート電圧を印加するためのトレンチ電極（８２）を有するトレンチゲート（８０）と、を有し、
前記駆動部は、前記逆導通モードにおいて、前記ゲート電圧として、
前記第２電極との電位差の絶対値が、前記第２不純物領域と前記第１バリア領域と前記第１電界伸展防止領域とにより形成される寄生トランジスタの閾値電圧以上とされる寄生ゲート電圧を印加し、
前記駆動部は、前記逆導通モードにおいて、
ハイレベルとローレベルの２値を少なくとも有しＰＷＭ制御された前記ゲート電圧を前記トレンチゲートに印加するものであり、
前記ローレベルが前記寄生ゲート電圧である半導体装置。
【請求項２】
前記逆導通モード時において前記第２電極と前記第１電極との間に流れるダイオード電流の電流値を検出するダイオード電流検出部（１３）をさらに備え、
前記駆動部は、前記ダイオード電流検出部により検出される前記ダイオード電流が所定の閾値以下であることを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する請求項１に記載の半導体装置。
【請求項３】
同一の半導体基板にダイオード（１２）とスイッチング素子（１１）とが並列して形成された逆導通スイッチング素子（１０，２０）と、
前記逆導通スイッチング素子にゲート電圧を印加する駆動部（３０，４０）と、
主に前記スイッチング素子に電流が流れる順導通モードと、主に前記ダイオードに電流が流れる逆導通モードと、のいずれのモードで駆動しているかを判定するモード判定部（５０）と、を備え、
前記ダイオードは、
半導体基板（７０）の第１主面（７０ａ）に形成された第１電極（７１）と、
前記第１主面の表層であって前記第１電極上に積層された第１導電型の第１不純物領域（７２ａ）と、
前記第１不純物領域上に積層され、前記第１不純物領域よりも不純物濃度が低くされた第１導電型の第１ドリフト領域（７４ａ）と、
前記第１ドリフト領域上に積層された第２導電型の第２不純物領域（７７ａ）と、
前記第２不純物領域上であって前記半導体基板の第１主面と反対の第２主面に形成された第２電極（７９）と、
前記第１ドリフト領域と前記第２不純物領域との間に形成され、前記第１ドリフト領域よりも不純物濃度が高くされた第１導電型の第１バリア領域（７６ａ）と、
前記第１バリア領域と前記第１ドリフト領域との間に形成された第２導電型の第１電界伸展防止領域（７５ａ）と、を有し、
前記スイッチング素子は、
第１導電型の第２ドリフト領域（７４ｂ）と、
前記第２主面の表層に形成された第２導電型のボディ領域（７７ｂ）と、
前記半導体基板の第２主面の表層であって前記ボディ領域に取り囲まれて形成された第１導電型の第３不純物領域（７８）と、を有し、
前記ダイオードおよび前記スイッチング素子は、
前記第２主面から前記第２不純物領域、および、前記第１バリア領域を貫通して前記第１ドリフト領域に至って形成され、前記ゲート電圧を印加するためのトレンチ電極（８２）を有するトレンチゲート（８０）と、を有し、
前記駆動部は、前記逆導通モードにおいて、前記ゲート電圧として、
前記第２電極との電位差の絶対値が、前記第２不純物領域と前記第１バリア領域と前記第１電界伸展防止領域とにより形成される寄生トランジスタの閾値電圧以上とされる寄生ゲート電圧を印加し、
前記逆導通モード時において前記第２電極と前記第１電極との間に流れるダイオード電流の電流値を検出するダイオード電流検出部（１３）をさらに備え、
前記駆動部は、前記ダイオード電流検出部により検出される前記ダイオード電流が所定の閾値以下であることを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する半導体装置。
【請求項４】
前記逆導通スイッチング素子の温度を検出する温度検出部（１７，１８）をさらに備え、
前記駆動部は、前記温度検出部により検出される前記逆導通スイッチング素子の温度が所定の閾値以下であることを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
同一の半導体基板にダイオード（１２）とスイッチング素子（１１）とが並列して形成された逆導通スイッチング素子（１０，２０）と、
前記逆導通スイッチング素子にゲート電圧を印加する駆動部（３０，４０）と、
主に前記スイッチング素子に電流が流れる順導通モードと、主に前記ダイオードに電流が流れる逆導通モードと、のいずれのモードで駆動しているかを判定するモード判定部（５０）と、を備え、
前記ダイオードは、
半導体基板（７０）の第１主面（７０ａ）に形成された第１電極（７１）と、
前記第１主面の表層であって前記第１電極上に積層された第１導電型の第１不純物領域（７２ａ）と、
前記第１不純物領域上に積層され、前記第１不純物領域よりも不純物濃度が低くされた第１導電型の第１ドリフト領域（７４ａ）と、
前記第１ドリフト領域上に積層された第２導電型の第２不純物領域（７７ａ）と、
前記第２不純物領域上であって前記半導体基板の第１主面と反対の第２主面に形成された第２電極（７９）と、
前記第１ドリフト領域と前記第２不純物領域との間に形成され、前記第１ドリフト領域よりも不純物濃度が高くされた第１導電型の第１バリア領域（７６ａ）と、
前記第１バリア領域と前記第１ドリフト領域との間に形成された第２導電型の第１電界伸展防止領域（７５ａ）と、を有し、
前記スイッチング素子は、
第１導電型の第２ドリフト領域（７４ｂ）と、
前記第２主面の表層に形成された第２導電型のボディ領域（７７ｂ）と、
前記半導体基板の第２主面の表層であって前記ボディ領域に取り囲まれて形成された第１導電型の第３不純物領域（７８）と、を有し、
前記ダイオードおよび前記スイッチング素子は、
前記第２主面から前記第２不純物領域、および、前記第１バリア領域を貫通して前記第１ドリフト領域に至って形成され、前記ゲート電圧を印加するためのトレンチ電極（８２）を有するトレンチゲート（８０）と、を有し、
前記駆動部は、前記逆導通モードにおいて、前記ゲート電圧として、
前記第２電極との電位差の絶対値が、前記第２不純物領域と前記第１バリア領域と前記第１電界伸展防止領域とにより形成される寄生トランジスタの閾値電圧以上とされる寄生ゲート電圧を印加し、
前記逆導通スイッチング素子の温度を検出する温度検出部（１７，１８）をさらに備え、
前記駆動部は、前記温度検出部により検出される前記逆導通スイッチング素子の温度が所定の閾値以下であることを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する半導体装置。
【請求項６】
前記逆導通スイッチング素子に電圧を供給する電源電圧（ＶＣＣ）の電圧が所定の閾値以下であることを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記電源電圧を検出するために、前記第２電極と前記第１電極との間に印加される電圧を検出する電圧検出部（１４）をさらに備え、
前記駆動部は、前記電圧検出部により検出される電圧が所定の閾値以下であることを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する請求項６に記載の半導体装置。
【請求項８】
２つの前記逆導通スイッチング素子が直列に接続されて、各逆導通スイッチング素子がそれぞれ上アームと下アームを構成し、前記上アームと前記下アームの接続点に負荷の一端が接続され、
前記負荷に流れる負荷電流を検出する負荷電流検出部（６０）をさらに備え、前記接続点から前記負荷に向かって流れる電流を正とするとき、
前記モード判定部は、
前記負荷電流が正の場合に、前記上アームの逆導通スイッチング素子は順導通モードであり、前記下アームの逆導通スイッチング素子は逆導通モードであり、
前記負荷電流が負の場合に、前記上アームの逆導通スイッチング素子は逆導通モードであり、前記下アームの逆導通スイッチング素子は順導通モードである、と判定する請求項６または請求項７に記載の半導体装置。
【請求項９】
２つの前記逆導通スイッチング素子が直列に接続されて、各逆導通スイッチング素子がそれぞれ上アームと下アームを構成し、
前記上アームと前記下アームの接続点にリアクトル（９０）の一端が接続され、
前記リアクトルにおける前記逆導通スイッチング素子が接続された一端と反対の他端に入力電圧が印加され、
前記駆動部によりパルス制御された前記ゲート電圧に基づいて前記入力電圧を昇圧する昇圧回路が構成される請求項１〜５のいずれか１項に記載の半導体装置。
【請求項１０】
前記昇圧回路において、昇圧動作をしているか否かを判定する昇圧判定部（５１）をさらに備え、
前記駆動部は、前記昇圧回路が昇圧動作をしていないことを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する請求項９に記載の半導体装置。
【請求項１１】
同一の半導体基板にダイオード（１２）とスイッチング素子（１１）とが並列して形成された逆導通スイッチング素子（１０，２０）と、
前記逆導通スイッチング素子にゲート電圧を印加する駆動部（３０，４０）と、
主に前記スイッチング素子に電流が流れる順導通モードと、主に前記ダイオードに電流が流れる逆導通モードと、のいずれのモードで駆動しているかを判定するモード判定部（５０）と、を備え、
前記ダイオードは、
半導体基板（７０）の第１主面（７０ａ）に形成された第１電極（７１）と、
前記第１主面の表層であって前記第１電極上に積層された第１導電型の第１不純物領域（７２ａ）と、
前記第１不純物領域上に積層され、前記第１不純物領域よりも不純物濃度が低くされた第１導電型の第１ドリフト領域（７４ａ）と、
前記第１ドリフト領域上に積層された第２導電型の第２不純物領域（７７ａ）と、
前記第２不純物領域上であって前記半導体基板の第１主面と反対の第２主面に形成された第２電極（７９）と、
前記第１ドリフト領域と前記第２不純物領域との間に形成され、前記第１ドリフト領域よりも不純物濃度が高くされた第１導電型の第１バリア領域（７６ａ）と、
前記第１バリア領域と前記第１ドリフト領域との間に形成された第２導電型の第１電界伸展防止領域（７５ａ）と、を有し、
前記スイッチング素子は、
第１導電型の第２ドリフト領域（７４ｂ）と、
前記第２主面の表層に形成された第２導電型のボディ領域（７７ｂ）と、
前記半導体基板の第２主面の表層であって前記ボディ領域に取り囲まれて形成された第１導電型の第３不純物領域（７８）と、を有し、
前記ダイオードおよび前記スイッチング素子は、
前記第２主面から前記第２不純物領域、および、前記第１バリア領域を貫通して前記第１ドリフト領域に至って形成され、前記ゲート電圧を印加するためのトレンチ電極（８２）を有するトレンチゲート（８０）と、を有し、
前記駆動部は、前記逆導通モードにおいて、前記ゲート電圧として、
前記第２電極との電位差の絶対値が、前記第２不純物領域と前記第１バリア領域と前記第１電界伸展防止領域とにより形成される寄生トランジスタの閾値電圧以上とされる寄生ゲート電圧を印加し、
２つの前記逆導通スイッチング素子が直列に接続されて、各逆導通スイッチング素子がそれぞれ上アームと下アームを構成し、
前記上アームと前記下アームの接続点にリアクトル（９０）の一端が接続され、
前記リアクトルにおける前記逆導通スイッチング素子が接続された一端と反対の他端に入力電圧が印加され、
前記駆動部によりパルス制御された前記ゲート電圧に基づいて前記入力電圧を昇圧する昇圧回路が構成され、
前記昇圧回路において、昇圧動作をしているか否かを判定する昇圧判定部（５１）をさらに備え、
前記駆動部は、前記昇圧回路が昇圧動作をしていないことを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する半導体装置。
【請求項１２】
前記昇圧判定部は、前記昇圧回路の出力電圧が、所定の閾値より高いことを以って、前記昇圧回路が昇圧動作をしていると判定する請求項１０または請求項１１に記載の半導体装置。
【請求項１３】
前記昇圧判定部は、前記駆動部に、ＰＷＭ制御された前記ゲート電圧を生成するための基準となるＰＷＭ基準信号が入力されていることを以って、前記昇圧回路が昇圧動作をしていると判定する請求項１０〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記駆動部は、前記リアクトルに流れるリアクトル電流がゼロ点を含む不連続動作中であることを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する請求項９〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
同一の半導体基板にダイオード（１２）とスイッチング素子（１１）とが並列して形成された逆導通スイッチング素子（１０，２０）と、
前記逆導通スイッチング素子にゲート電圧を印加する駆動部（３０，４０）と、
主に前記スイッチング素子に電流が流れる順導通モードと、主に前記ダイオードに電流が流れる逆導通モードと、のいずれのモードで駆動しているかを判定するモード判定部（５０）と、を備え、
前記ダイオードは、
半導体基板（７０）の第１主面（７０ａ）に形成された第１電極（７１）と、
前記第１主面の表層であって前記第１電極上に積層された第１導電型の第１不純物領域（７２ａ）と、
前記第１不純物領域上に積層され、前記第１不純物領域よりも不純物濃度が低くされた第１導電型の第１ドリフト領域（７４ａ）と、
前記第１ドリフト領域上に積層された第２導電型の第２不純物領域（７７ａ）と、
前記第２不純物領域上であって前記半導体基板の第１主面と反対の第２主面に形成された第２電極（７９）と、
前記第１ドリフト領域と前記第２不純物領域との間に形成され、前記第１ドリフト領域よりも不純物濃度が高くされた第１導電型の第１バリア領域（７６ａ）と、
前記第１バリア領域と前記第１ドリフト領域との間に形成された第２導電型の第１電界伸展防止領域（７５ａ）と、を有し、
前記スイッチング素子は、
第１導電型の第２ドリフト領域（７４ｂ）と、
前記第２主面の表層に形成された第２導電型のボディ領域（７７ｂ）と、
前記半導体基板の第２主面の表層であって前記ボディ領域に取り囲まれて形成された第１導電型の第３不純物領域（７８）と、を有し、
前記ダイオードおよび前記スイッチング素子は、
前記第２主面から前記第２不純物領域、および、前記第１バリア領域を貫通して前記第１ドリフト領域に至って形成され、前記ゲート電圧を印加するためのトレンチ電極（８２）を有するトレンチゲート（８０）と、を有し、
前記駆動部は、前記逆導通モードにおいて、前記ゲート電圧として、
前記第２電極との電位差の絶対値が、前記第２不純物領域と前記第１バリア領域と前記第１電界伸展防止領域とにより形成される寄生トランジスタの閾値電圧以上とされる寄生ゲート電圧を印加し、
２つの前記逆導通スイッチング素子が直列に接続されて、各逆導通スイッチング素子がそれぞれ上アームと下アームを構成し、
前記上アームと前記下アームの接続点にリアクトル（９０）の一端が接続され、
前記リアクトルにおける前記逆導通スイッチング素子が接続された一端と反対の他端に入力電圧が印加され、
前記駆動部によりパルス制御された前記ゲート電圧に基づいて前記入力電圧を昇圧する昇圧回路が構成され、
前記駆動部は、前記リアクトルに流れるリアクトル電流がゼロ点を含む不連続動作中であることを条件に、前記ゲート電圧として前記寄生ゲート電圧を印加する半導体装置。
【請求項１６】
前記第２電極と前記第１バリア領域とを繋ぐように前記第２不純物領域を貫通して形成された第１導電型のピラー領域（８３）を有する請求項１〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記逆導通スイッチング素子の出力電流の電流値を検出する出力電流検出部（１３）をさらに備え、
前記第１電極から前記第２電極へ流れる前記出力電流を正とするとき、
前記モード判定部は、
前記出力電流が正の場合に、逆導通スイッチング素子は順導通モードであり、
前記出力電流が負の場合に、逆導通スイッチング素子は逆導通モードである、と判定する請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記逆導通スイッチング素子における前記第１電極の電圧を検出する電圧検出部（１４）をさらに備え、
前記モード判定部は、
前記第１電極の電圧が前記第２電極の電圧よりも高い場合に、逆導通スイッチング素子は順導通モードであり、
前記第１電極の電圧が前記第２電極の電圧よりも低い場合に、逆導通スイッチング素子は逆導通モードである、と判定する請求項１〜１７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を有する半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、アノード電極とカソード電極とは別にトレンチ電極を備えたダイオードが開示されている。開示されたダイオードは、不純物領域として、ｐ導電型のアノード領域とｎ導電型のドリフト領域との間にｎ導電型のバリア領域を備えている。そして、アノード領域に接して形成されたアノード電極に電気的に接続されつつアノード領域を貫通してバリア領域に到達するピラー領域を備えている。
【０００３】
バリア領域あるいはピラー領域を備えることにより、特許文献１に記載のダイオードでは、アノード領域からドリフト領域へのホールの注入が抑制され、リカバリ特性の改善と動作の高速化が実現された。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−４８２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、リカバリ特性が改善されたことに対するトレードオフとして、従来のダイオードに比較して順電圧ＶＦが大きくなる傾向にあり、ダイオードが動作する際の損失が大きくなる虞がある。
【０００６】
本発明は、上記問題点を鑑みてなされたものであり、リカバリ特性の向上と順電圧の低減とを両立した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
【００１０】
上記目的を達成するために、別の発明は、同一の半導体基板にダイオードとスイッチング素子とが並列して形成された逆導通スイッチング素子と、逆導通スイッチング素子にゲート電圧を印加する駆動部と、主にスイッチング素子に電流が流れる順導通モードと主にダイオードに電流が流れる逆導通モードとのいずれのモードで駆動しているかを判定するモード判定部と、を備えている。そして、ダイオードは、半導体基板の第１主面に形成された第１電極と、第１主面の表層であって第１電極上に積層された第１導電型の第１不純物領域と、第１不純物領域上に積層され、第１不純物領域よりも不純物濃度が低くされた第１導電型の第１ドリフト領域と、第１ドリフト領域上に積層された第２導電型の第２不純物領域と、第２不純物領域上であって半導体基板の第１主面と反対の第２主面に形成された第２電極と、第１ドリフト領域と第２不純物領域との間に形成され第１ドリフト領域よりも不純物濃度が高くされた第１導電型の第１バリア領域と、第１バリア領域と第１ドリフト領域との間に形成された第２導電型の第１電界伸展防止領域と、を有している。また、スイッチング素子は、第１ドリフト領域と連続して形成された第２ドリフト領域と、第２不純物領域と連続して形成されたボディ領域と、半導体基板の第２主面の表層であってボディ領域に取り囲まれて形成された第１導電型の第３不純物領域と、第１バリア領域と連続して形成された第２バリア領域と、を有している。そして、ダイオードおよびスイッチング素子は、第２主面から第２不純物領域、および、第１バリア領域を貫通して第１ドリフト領域に至って形成され、ゲート電圧を印加するためのトレンチ電極を有するトレンチゲートと、を有し、駆動部は、逆導通モードにおいて、ゲート電圧として、第２電極との電位差の絶対値が、第２不純物領域とバリア領域と電界伸展防止領域とにより形成される寄生トランジスタの閾値電圧以上とされる寄生ゲート電圧を印加し、駆動部は、逆導通モードにおいて、ハイレベルとローレベルの２値を少なくとも有しＰＷＭ制御されたゲート電圧をトレンチゲートに印加するものであり、ローレベルが寄生ゲート電圧である。
【００１１】
これによれば、主にスイッチング素子に電流が流れている順導通モードにおいては順電圧ＶＦの上昇による損失の増大よりもリカバリ特性の改善を優先した動作を実現できるとともに、主にダイオードに電流が流れている逆導通モードにおいては順電圧ＶＦの増加を抑制できる。すなわち、ゲート電圧として寄生ゲート電圧が印加されれば損失に対して有利となるから、寄生ゲート電圧の印加の有無によってリカバリ特性の向上と順電圧の低減とを両立することができる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態にかかる半導体装置の概略構成を示す回路図である。
【図２】逆導通スイッチング素子の詳細な構造を示す断面図である。
【図３】駆動部の動作を示すタイミングチャートである。
【図４】変形例１にかかる半導体装置の概略構成を示す回路図である。
【図５】駆動部の動作を示すタイミングチャートである。
【図６】変形例２にかかる駆動部の動作を示すタイミングチャートである。
【図７】変形例３にかかる逆導通スイッチング素子の構造を示す回路図である。
【図８】順電圧ＶＦ−リカバリ損失Ｅｒｒの特性を示す図である。
【図９】変形例４にかかる逆導通スイッチング素子およびその周辺回路の構造を示す回路図である。
【図１０】第２実施形態にかかる半導体装置の概略構成を示す回路図である。
【図１１】駆動部の動作を示すタイミングチャートである。
【図１２】半導体装置の動作を示すフローチャートである。
【図１３】昇圧コンバータの出力端子に接続された負荷に流れるリアクトル電流の挙動を示す図である。
【図１４】変形例５にかかる半導体装置の動作を示すフローチャートである。
【図１５】変形例６にかかる半導体装置の動作を示すフローチャートである。
【図１６】第３実施形態にかかる逆導通スイッチング素子の詳細な構造を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００１４】
（第１実施形態）
最初に、図１を参照して、本実施形態に係るダイオードおよびダイオードを含む半導体装置の概略構成について説明する。
【００１５】
本実施形態では、ダイオードおよびダイオードを含む半導体装置がインバータに適用される形態について説明する。
【００１６】
図１に示すように、インバータ１００は、２つの逆導通絶縁ゲートバイポーラトランジスタ１０，２０と、各逆導通絶縁ゲートバイポーラトランジスタ１０，２０のゲート電極にゲート電圧を印加するための駆動部３０，４０と、各逆導通絶縁ゲートバイポーラトランジスタ１０，２０の駆動状態を判定するモード判定部５０と、を備えている。
【００１７】
図１に示すように、インバータ１００は、電源電圧ＶＣＣとグランドＧＮＤの間に２つの逆導通絶縁ゲートバイポーラトランジスタ１０，２０が直列に接続されて構成されている。２つの逆導通絶縁ゲートバイポーラトランジスタ１０，２０の接続点には負荷２００が接続されている。以下の記載では、２つの逆導通絶縁ゲートバイポーラトランジスタ１０，２０のうち、負荷２００に対して電源電圧ＶＣＣ側のものを第１素子１０と称し、グランドＧＮＤ側のものを第２素子２０と称する。つまり、第１素子１０がインバータ１００における上アームを構成し、第２素子２０が下アームを構成している。第１素子１０および第２素子２０は、特許請求の範囲に記載の逆導通スイッチング素子に相当する。
【００１８】
逆導通絶縁ゲートバイポーラトランジスタである第１素子１０は、スイッチング素子に相当するＩＧＢＴ部１１と、ダイオード部１２とを有している。ダイオード部１２は、いわゆるフライホイールダイオードであり、ＩＧＢＴ部１１におけるエミッタからコレクタに向かって順方向となるように、ＩＧＢＴ部１１に並列に接続されている。
【００１９】
第２素子２０は第１素子１０と等価であり、ＩＧＢＴ部２１とダイオード部２２とを有している。ダイオード部２２は、ＩＧＢＴ部２１におけるエミッタからコレクタに向かって順方向となるようにＩＧＢＴ部２１に並列に接続されている。
【００２０】
第１素子１０および第２素子２０の詳しい素子構造については図２とともに追って詳述する。
【００２１】
駆動部は、第１素子１０へのゲート電圧の印加を制御する第１駆動部３０と、第２素子２０へのゲート電圧の印加を制御する第２駆動部４０とを有している。第１駆動部３０および第２駆動部４０は互いに等価であり、図１では第１駆動部３０の詳細な構成の図示を省略している。駆動部について、以下に第２駆動部４０の詳細な構成を説明するが、第１駆動部３０についても同様の構成となっている。
【００２２】
第２駆動部４０は、起電力がＶ１とされた電圧源４１と、起電力がＶ２とされた電圧源４２と、２つのスイッチＳＷ１，ＳＷ２と、ＰＷＭ発振装置４３とを有している。
【００２３】
図１に示すように、電圧源４１と電圧源４２は直列に接続され、電圧源４１の正極と電圧源４２の負極とが、互いに直列に接続されたスイッチＳＷ１，ＳＷ２を介して互いに接続されている。互いに直列接続された電圧源４１，４２の接続点はＩＧＢＴ部２１のエミッタ、すなわちダイオード部２２のアノードに接続されており、第２駆動部４０にあってはグランドＧＮＤ電位になっている。
【００２４】
ＩＧＢＴ部２１のゲート電極は、互いに直列接続されたスイッチＳＷ１，ＳＷ２の接続点に接続されている。このため、例えばスイッチＳＷ１がオンしてスイッチＳＷ２がオフされた状態では、ＩＧＢＴ部２１のゲート電極はエミッタの電位よりもＶ１だけ高電位となる。一方、例えばスイッチＳＷ１がオフしてスイッチＳＷ２がオンされた状態では、ＩＧＢＴ部２１のゲート電極はエミッタの電位よりもＶ２だけ低電位となる。すなわち、ＩＧＢＴ部２１のエミッタ電位を基準にしたとき、ゲート電極には−Ｖ２なる電圧が印加された状態となる。
【００２５】
ＰＷＭ発振装置４３は、第２素子２０に印加するゲート電圧を制御するための制御信号を出力している。具体的には、ＰＷＭ発振装置４３は外部ＥＣＵ等から入力されるＰＷＭ基準信号に基づいてスイッチＳＷ１およびスイッチＳＷ２のオンオフを制御するために制御信号を生成し出力している。ＰＷＭ基準出力に基づいて生成される制御信号の詳細は追って説明する。
【００２６】
モード判定部５０は、第１素子１０および第２素子２０の動作モードを判定している。ここで、動作モードとは、絶縁ゲートバイポーラトランジスタにおいて、主にＩＧＢＴ部に電流が流れているか、あるいは主にダイオード部に電流が流れているか、を区別するものである。以下の記載では、主にＩＧＢＴ部に電流が流れて動作している状態を順導通モードと称し、主にダイオード部に電流が流れて動作している状態を逆導通モードと称する。
【００２７】
本実施形態におけるモード判定部５０は、負荷２００に流れる電流の向きに基づいて第１素子１０および第２素子２０の動作モードを判定している。インバータ１００は、負荷２００と直列接続された負荷電流検出部６０を備えている。負荷電流検出部６０は、負荷２００を流れる負荷電流Ｉを、方向を含めて検出する電流計である。負荷電流検出部６０は、負荷電流Ｉが第１素子１０と第２素子２０との接続点から負荷２００に向かって流れる場合を正の電流とし、その逆を負の電流としてモード判定部５０に出力している。
【００２８】
モード判定部５０は、負荷電流検出部６０から出力される負荷電流Ｉの正負に基づいて動作モードを判定している。具体的には、負荷電流Ｉが正の場合には、主に、第１素子１０（上アーム）におけるＩＧＢＴ部１１および第２素子２０（下アーム）におけるダイオード部２２に電流が流れている状態である。よって、モード判定部５０は、第１素子１０の動作モードを順導通モードと判定し、第２素子２０の動作モードを逆導通モードと判定する。一方、負荷電流Ｉが負の場合には、主に、第１素子１０におけるダイオード部１２および第２素子２０におけるＩＧＢＴ部２１に電流が流れている状態である。よって、モード判定部５０は、第１素子１０の動作モードを逆導通モードと判定し、第２素子２０の動作モードを順導通モードと判定する。
【００２９】
次に、図２を参照して、第１素子１０および第２素子２０の詳しい構造について説明する。なお、第１素子１０と第２素子２０とは互いに等価な逆導通絶縁ゲートバイポーラトランジスタであるからこれらの区別なく説明するが、図１と共通する要素については第１素子１０に付した符号と相互に対応付ける。また、図２において、半導体基板７０のうちｐ導電型となる不純物層にハッチングを付しているが、ｎ導電型となる不純物層のハッチングを省略している。
【００３０】
本実施形態における逆導通スイッチング素子たる逆導通絶縁ゲートバイポーラトランジスタは、図２に示すように、第１主面７０ａとその裏面である第２主面７０ｂを有する半導体基板７０に形成されている。スイッチング素子としての機能を奏するＩＧＢＴ部１１とダイオードとしての機能を奏するダイオード部１２は同一の半導体基板７０にそれぞれ形成されている。
【００３１】
第１主面７０ａには、例えばアルミニウムから成るカソード電極７１が形成されている。カソード電極７１は、ダイオード部１２におけるカソード端子あるいはＩＧＢＴ部１１におけるコレクタ端子に相当している。また、カソード電極７１は、特許請求の範囲における第１電極に相当している。
【００３２】
また、図２に示すように、半導体基板７０における第１主面７０ａの表層においてカソード電極７１に接触するようにｎ導電型のカソード領域７２ａが形成されている。また、カソード領域７２ａと同一層にｐ導電型のコレクタ領域７２ｂが形成されている。コレクタ領域７２ｂはカソード電極７１に接触しつつカソード領域７２ａに隣接している。カソード領域７２ａとコレクタ領域７２ｂの界面がダイオード部１２とＩＧＢＴ部１１の境界である。カソード領域７２ａは、特許請求の範囲における第１不純物領域に相当している。
【００３３】
カソード領域７２ａ上にｎ導電型の第１バッファ領域７３ａが積層され、コレクタ領域７２ｂ上にｎ導電型の第２バッファ領域７３ｂが積層されている。第１バッファ領域７３ａおよび第２バッファ領域７３ｂの名称を便宜的に別にしているが、これらの領域７３ａ、７３ｂは実質同一の不純物層からなる連続した領域である。
【００３４】
第１バッファ領域７３ａ上にｎ導電型の第１ドリフト領域７４ａが積層され、第２バッファ領域７３ｂ上にｎ導電型の第２ドリフト領域７４ｂが積層されている。第１ドリフト領域７４ａおよび第２ドリフト領域７４ｂの名称を便宜的に別にしているが、これらの領域７４ａ、７４ｂは実質同一の不純物層からなる連続した領域である。なお、ドリフト領域７４ａ，７４ｂにおける不純物濃度はバッファ領域７３ａ，７３ｂよりも低くされている。
【００３５】
第１ドリフト領域７４ａ上にｐ導電型の第１電界伸展防止領域７５ａが積層され、第２ドリフト領域７４ｂ上にｐ導電型の第２電界伸展防止領域７５ｂが積層されている。第１電界伸展防止領域７５ａおよび第２電界伸展防止領域７５ｂの名称を便宜的に別にしているが、これらの電界伸展防止領域７５ａ、７５ｂは実質同一の不純物層からなる連続した領域である。
【００３６】
第１電界伸展防止領域７５ａ上にｎ導電型の第１バリア領域７６ａが積層され、第２電界伸展防止領域７５ｂ上にｎ導電型の第２バリア領域７６ｂが積層されている。第１バリア領域７６ａおよび第２バリア領域７６ｂの名称を便宜的に別にしているが、これらのバリア領域７６ａ、７６ｂは実質同一の不純物層からなる連続した領域である。
【００３７】
ダイオード部１２において、上記した第１電界伸展防止領域７５ａおよび第１バリア領域７６ａが形成されていることにより、後述のアノード領域７７ａから第１ドリフト領域７４ａへのホールの注入が抑制され、ダイオード部１２に印加される電圧が順バイアスから逆バイアスに切り替わった際における逆電流が制限される。このため、第１電界伸展防止領域７５ａおよび第１バリア領域７６ａが形成されていないダイオードに較べて逆回復電流を小さくできるのでリカバリ特性を向上させることができる。ただし、第１電界伸展防止領域７５ａおよび第１バリア領域７６ａにより形成されるｐｎ接合がダイオード部１２の順方向電流の流れを阻害するため順電圧ＶＦは大きくなる。
【００３８】
第１バリア領域７６ａ上にｐ導電型のアノード領域７７ａが積層され、第２バリア領域７６ｂ上にｐ導電型のボディ領域７７ｂが積層されている。アノード領域７７ａおよびボディ領域７７ｂの名称を便宜的に別にしているが、本実施形態におけるこれらの領域７７ａ、７７ｂは実質同一の不純物層からなる連続した領域である。なお、アノード領域７７ａは、特許請求の範囲における第２不純物領域に相当する。
【００３９】
また、第２主面７０ｂの表層には、ボディ領域７７ｂに囲まれるようにｎ導電型のエミッタ領域７８が形成されている。そして、エミッタ領域７８、ボディ領域７７ｂ、アノード領域７７ａに接触するようにして第２主面７０ｂ上にアノード電極７９が形成されている。アノード電極７９は、ダイオード部１２におけるアノード端子あるいはＩＧＢＴ部１１におけるエミッタ端子に相当している。なお、エミッタ領域７８は、特許請求の範囲に記載の第３不純物領域に相当する。また、アノード電極７９は、特許請求の範囲における第２電極に相当する。
【００４０】
図２に示すように、ＩＧＢＴ部１１は、不純物層として、コレクタ領域７２ｂ、第２バッファ領域７３ｂ、第２ドリフト領域７４ｂ、第２電界伸展防止領域７５ｂ、第２バリア領域７６ｂ、ボディ領域７７ｂおよびエミッタ領域７８を有している。一方、ダイオード部１２は、不純物層として、カソード領域７２ａ、第１バッファ領域７３ａ、第１ドリフト領域７４ａ、第１電界伸展防止領域７５ａ、第１バリア領域７６ａおよびアノード領域７７ａを有している。
【００４１】
実質同一の層に位置する各不純物層は、ＩＧＢＴ部１１およびダイオード部１２の電気的特性の要求に応じて、対応する領域の不純物濃度を互いに異なる濃度とすることを妨げるものではなく、これらの領域の不純物濃度は適宜設定されるべきである。
【００４２】
さらに、この逆導通絶縁ゲートバイポーラトランジスタは、第２主面７０ｂから半導体基板７０の厚さ方向に形成されてドリフト領域７４ａ，７４ｂに達するトレンチゲート８０を有している。トレンチゲート８０は、ＩＧＢＴ部１１にあってはボディ領域７７ｂ、第２バリア領域７６ｂ、第２電界伸展防止領域７５ｂを貫通して第２ドリフト領域７４ｂに達し、ダイオード部１２にあってはアノード領域７７ａ、第１バリア領域７６ａ、第１電界伸展防止領域７５ａを貫通して第１ドリフト領域７４ａに達している。
【００４３】
トレンチゲート８０は、第２主面７０ｂから半導体基板７０の厚さ方向に延びてドリフト領域７４ａ，７４ｂに達するまで掘られたトレンチの内面に成膜された絶縁膜８１とトレンチを埋めるように形成された導電性のゲート電極８２から成る。ゲート電極８２とエミッタ電極７９は絶縁膜８１を介しているため互いに絶縁されている。また、ＩＧＢＴ部１１に形成されたエミッタ領域７８はトレンチゲート８０に接するように形成され、ゲート電極８２にアノード電極７９よりも高い電圧が印加されるとボディ領域７７ｂおよび第２電界伸展防止領域７５ｂにチャネルが形成されてアノード電極７９とカソード電極７１の間にＩＧＢＴ動作による出力電流が流れる。
【００４４】
ところで、ｐ導電型のアノード領域７７ａおよびボディ領域７７ｂと、ｎ導電型の第１、第２バリア領域７６ａ，７６ｂと、ｐ導電型の第１、第２電界伸展防止領域７５ａ，７５ｂは、ｐｎｐ型の寄生トランジスタを形成している。ｎ導電型のバリア領域７６ａ，７６ｂは、ホールにとってはｐ導電型の領域に対してポテンシャル障壁となるが、ゲート電極８２に印加される電圧によってその障壁高さを制御することができるようになっている。
【００４５】
すでに説明したように、ゲート電極８２には特に、アノード電極７９（ＩＧＢＴとしてはエミッタ電極）の電圧よりもＶ２だけ低い電圧を印加できるようになっている。すなわち、ゲート電極８２の電位を、アノード電極７９に対して負電位にすることができるようになっている。これにより、バリア領域７６ａ，７６ｂのポテンシャル障壁を消失するように障壁高さを変動させることができる。
【００４６】
本実施形態において、電圧源４２の起電力Ｖ２は、少なくとも第１バリア領域７６ａにチャネルを生じさせることができる値に設定されている。換言すれば、電圧Ｖ２は、ダイオード部１２において、アノード領域７７ａと、第１バリア領域７６ａと、第１電界伸展防止領域７５ａとにより形成される寄生トランジスタの閾値電圧Ｖｔｈ以上となるように設定されている。この電圧Ｖ２が、特許請求の範囲に記載の寄生ゲート電圧に相当する。
【００４７】
また、本実施形態におけるｎ導電型は、特許請求の範囲に記載の第１導電型に相当し、ｐ導電型は第２導電型に相当する。導電型の関係性は互いに逆であっても良い。この場合、アノードとカソードの関係も逆になる。
【００４８】
次に、図３を参照して、本実施形態における半導体装置、とくに第１素子１０および第２素子２０の動作について説明する。
【００４９】
第１素子１０は第１駆動部３０により駆動される。第１駆動部３０はモード判定部５０により判定された第１素子１０の動作モードに対応したゲート電圧を第１素子１０のゲート電極８２に供給する。また、第２素子２０は第２駆動部４０により駆動される。第２駆動部４０はモード判定部５０により判定された第２素子２０の動作モードに対応したゲート電圧を第２素子２０のゲート電極８２に供給する。
【００５０】
第１駆動部３０と第２駆動部４０は互いに等価な回路で構成されるが、その動作は互いに独立している。図３にはスイッチＳＷ１およびスイッチＳＷ２の動作についてのタイミングチャートを示すが、第１駆動部３０と第２駆動部４０とが同期して動作することを示すものではない。すなわち、第１駆動部３０および第２駆動部４０は、第１素子１０および第２素子２０それぞれの動作モードに応じて独立して動作する。以下では、図２において詳細な構成を示した第２駆動部４０を例に説明する。
【００５１】
ＰＷＭ発振装置４３は、外部ＥＣＵから入力されるＰＷＭ基準信号と、モード判定部５０から入力される動作モードに関する情報と、に基づいて、スイッチＳＷ１およびＳＷ２に出力する制御信号を生成している。
【００５２】
例えば負荷２００を流れる負荷電流Ｉが負であった場合には第２素子２０は順導通モードである。この場合には、ＰＷＭ発振装置４３は、スイッチＳＷ１に対してＰＷＭ基準信号と同期した制御信号を出力する。本実施形態では、図３に示すように、ＰＷＭ基準信号がＨｉｇｈのときスイッチＳＷ１をオンするようにしている。一方、スイッチＳＷ２に対してスイッチＳＷ１と逆位相の制御信号を出力する。図２に示すように、スイッチＳＷ１がオン（閉成）し、且つ、スイッチＳＷ２がオフ（開放）されている場合にはゲート電圧として電圧Ｖｅ＋Ｖ１が出力される。スイッチＳＷ１がオフし、且つ、スイッチＳＷ２がオンされている場合にはゲート電圧として電圧Ｖｅ−Ｖ２が出力される。なお、Ｖｅはアノード電極７９の電圧であり、ローサイド側に配置された第２素子２０にあってはＶｅ＝ＧＮＤである。そして、ハイサイド側に配置された第１素子１０におけるＶｅは第２素子２０におけるカソード電極７１の電圧に相当する。
【００５３】
一方、例えば負荷２００を流れる負荷電流Ｉが正であった場合には第２素子２０は逆導通モードである。この場合には、ＰＷＭ発振装置４３は、スイッチＳＷ１に対してＰＷＭ基準信号に依らずオフ状態を継続するように制御信号を出力する。一方、スイッチＳＷ２に対してはＰＷＭ基準信号に依らずオン状態を継続するように制御信号を出力する。すなわち、逆導通モードではゲート電極８２には常に電圧−Ｖ２が印加された状態であり、第１バリア領域７６ａにはチャネルが形成された状態になっている。
【００５４】
なお、第１駆動部３０も第２駆動部４０と同様に、図３に示すタイミングチャートに従って駆動するが、負荷２００を流れる負荷電流Ｉが負である場合には第１素子１０は逆導通モードであり、負荷電流が正である場合には第１素子１０は順導通モードである。
【００５５】
次に、本実施形態における半導体装置を採用することによる作用効果について説明する。
【００５６】
ＰＷＭ基準信号に同期してゲート電極８２には電圧Ｖ１が印加されることにより逆導通絶縁ゲートバイポーラトランジスタがＩＧＢＴとして導通している状態、すなわち順導通モードにおいて、ＰＷＭ基準信号がＨｉｇｈのときには、ＩＧＢＴをオンさせるゲート電圧が印加され、ＰＷＭ基準信号がＬｏｗのときはＩＧＢＴがオフするゲート電圧が印加されるので、ＩＧＢＴが正しくＰＷＭ基準信号に同期してスイッチング動作することができる。
【００５７】
一方、逆導通モードにおいてはゲート電極８２に寄生トランジスタの閾値電圧Ｖｔｈ以上の負電圧−Ｖ２が印加されるため、第１バリア領域７６ａにチャネルが生じてホールの移動経路となる。第１バリア領域７６ａはｐ導電型に反転して存在するため、第１電界伸展防止領域７５ａ、第１バリア領域７６ａ、アノード領域７７ａは一体的なｐ導電型の擬似的アノード領域として機能する。このため、アノード領域７７ａから第１ドリフト領域７４ａへのホールの注入が抑制されることなく可能となるので、第１バリア領域７６ａと第１電界伸展防止領域７５ａとを有するダイオード部１２であっても順電圧ＶＦを低減することができる。したがって、第１バリア領域７６ａと第１電界伸展防止領域７５ａとを有することによるリカバリ特性の優位性を確保しつつ、とくに順電圧ＶＦの低減によって損失の低減が求められるダイオード通電時において順電圧ＶＦを低減することができる。すなわち、リカバリ特性の向上と順電圧ＶＦの低減とを両立することができる。
【００５８】
（変形例１）
本変形例におけるインバータ１１０は、上記した第１実施形態の第１駆動部３０および第２駆動部４０にスイッチＳＷ３を追加した構成となっている。スイッチＳＷ３は図４に示すように、ＩＧＢＴ部１１，２１のゲート電極とアノード電極（エミッタ電極と共通）とを同電位にするためのスイッチである。なお、ＰＷＭ発振装置４３は、外部ＥＣＵから出力されたＰＷＭ基準信号が入力され、スイッチＳＷ１，ＳＷ２，ＳＷ３に出力する制御信号を生成するが、図４ではその図示を省略している。
【００５９】
第１実施形態の駆動部３０，４０は、主にＩＧＢＴ部１１，２１に電流が流れる順導通モードにおいてゲート電極８２に電圧Ｖ１が印加される期間を除く期間は電圧−Ｖ２が印加される構成となっているが、ダイオード部２１，２２に通電していない順導通モードではゲート電極８２に必ずしも電圧−Ｖ２を印加しなくてもよい。本変形例は、不必要な負電圧−Ｖ２の印加を抑制する構成となっている。
【００６０】
図５を参照して具体的な動作について説明するが、第１実施形態と同様に、第１駆動部３０と第２駆動部４０の構成は互いに等価であるから第２駆動部４０を例に説明する。
【００６１】
例えば負荷２００を流れる負荷電流Ｉが負であった場合には第２素子２０は順導通モードである。この場合には、ＰＷＭ発振装置４３は、スイッチＳＷ１に対してＰＷＭ基準信号と同期した制御信号を出力する。第１実施形態と同様に本変形例においても、図５に示すように、ＰＷＭ基準信号がＨｉｇｈのときスイッチＳＷ１をオンするようにしている。一方、スイッチＳＷ３に対してスイッチＳＷ１と逆位相の制御信号を出力する。図４に示すように、スイッチＳＷ１がオン（閉成）し、且つ、スイッチＳＷ３がオフ（開放）されている場合にはゲート電圧として電圧Ｖｅ＋Ｖ１が出力される。スイッチＳＷ１がオフし、且つ、スイッチＳＷ３がオンされている場合にはゲート電圧として電圧Ｖｅ、すなわち、アノード電極７９の電位が出力される。本変形例では、順導通モードにおいてはスイッチＳＷ２が常にオフ状態であり、ゲート電極８２には負の電圧である寄生ゲート電圧が印加されないようになっている。
【００６２】
一方、例えば負荷２００を流れる負荷電流Ｉが正であった場合には第２素子２０は逆導通モードである。この場合には、ＰＷＭ発振装置４３は、スイッチＳＷ１およびスイッチＳＷ３に対してＰＷＭ基準信号に依らずオフ状態を継続するように制御信号を出力する。一方、スイッチＳＷ２に対してはＰＷＭ基準信号に依らずオン状態を継続するように制御信号を出力する。すなわち、逆導通モードではゲート電極８２には常に電圧−Ｖ２が印加された状態であり、第１バリア領域７６ａにはチャネルが形成された状態になっている。
【００６３】
本変形例におけるインバータ１１０では、第１実施形態にかかるインバータ１００に対して、順導通モードにおける寄生ゲート電圧の印加を行わない。これによれば、第１実施形態におけるインバータ１００に較べて電圧−Ｖ２の印加回数を低減できるので、電圧Ｖ２を発生するための電圧源４２の能力を抑制することができる。なお、第１実施形態におけるインバータ１００の駆動部３０，４０は、本変形例におけるインバータ１１０に較べて回路規模を小さくできる。電圧源４２の能力の抑制よりも回路規模の省サイズを優先する要求がある場合には、第１実施形態におけるインバータ１００を採用することが好ましい。
【００６４】
（変形例２）
第１実施形態および変形例１では、逆導通スイッチング素子の動作モードが逆導通モードである場合に、ゲート電極８２に常に寄生ゲート電圧が印加されている形態について説明した。これに対して、本変形例では、図６に示すように、逆導通モード時においてもゲート電圧がＰＷＭ基準信号に同期して変動する。なお、第１駆動部３０および第２駆動部４０の回路構成は変形例１と同様であるから説明を省略する。また、順導通モードのついての動作も変形例１と同一であるから説明を省略する。
【００６５】
本変形例において、ＰＷＭ発振装置４３は、スイッチＳＷ１に対してＰＷＭ基準信号に依らずオフ状態を継続するように制御信号を出力する。一方、ＰＷＭ発振装置４３は、スイッチＳＷ２，ＳＷ３に対してＰＷＭ基準信号と同期した制御信号を出力する。図６に示すように、ＰＷＭ基準信号がＨｉｇｈのときスイッチＳＷ２をオンするようにしている。また、スイッチＳＷ３に対してスイッチＳＷ２と逆位相の制御信号を出力する。この制御信号により、ゲート電圧はアノード電位Ｖｅと電圧−Ｖ２の２値の間でオンオフを繰り返す。具体的には、ＰＷＭ基準信号がＨｉｇｈのとき、ゲート電圧はローレベルである寄生ゲート電圧（−Ｖ２）となり、ＰＷＭ基準信号がＬｏｗのとき、ゲート電圧はハイレベルであるアノード電位（Ｖｅ）となる。
【００６６】
ところで、ほとんどのインバータでは、上アームを構成する第１素子１０と下アームを構成する第２素子２０が同時オンすることはなく、また、デッドタイムを除いて同時オフすることはない。そして、一般にＰＷＭ基準信号は上アームと下アームとで互いに反転した信号となっている。このため、逆導通モードにおいて主にダイオード部１２，２２に電流が流れるのはＰＷＭ基準信号がＨｉｇｈのときである。
【００６７】
本変形例におけるインバータでは、ＰＷＭ基準信号がＨｉｇｈの条件でゲート電極８２に寄生ゲート電圧を印加するようになっているので、ダイオード部１２，２２に電流が流れている条件下で順電圧ＶＦを小さくすることができ低損失とすることができる。また、リカバリは対アームがオン状態に遷移する瞬間に発生するが、その時点ではゲート電極８２はアノード電位であるから、ホール注入抑制効果によってリカバリ損失を低く抑えることができる。
【００６８】
（変形例３）
第１実施形態および変形例１および２では、負荷電流Ｉの向きに基づいて第１素子１０および第２素子２０の動作モードを判定する例を示した。動作モードの判定は、負荷電流Ｉの向きのほか、第１素子１０および第２素子２０の出力電流の向き、あるいは出力電圧に基づいて行うこともできる。
【００６９】
出力電流とは、逆導通絶縁ゲートバイポーラトランジスタにおいてはコレクタ電流であり、逆導通ＭＯＳＦＥＴにおいてはドレイン電流である。なお、これはカソード電流に等しい。
【００７０】
また、出力電圧とは、逆導通絶縁ゲートバイポーラトランジスタにおいてはコレクタ−エミッタ間電圧であり、逆導通ＭＯＳＦＥＴにおいてはドレイン−ソース間電圧である。なお、これはカソード−アノード間電圧に等しい。
【００７１】
本変形例では、図７に示すように、第１素子１０および第２素子２０のそれぞれに出力電流Ｊを検出する出力電流検出部１３と、カソード電極７１とアノード電極７９の間の電圧を検出する電圧検出部１４とを備える半導体装置について説明する。なお、第１素子１０および第２素子２０は互いに等価なので、図７には代表的に第１素子１０および第１素子１０周辺に設けられた検出系を示す。
【００７２】
図７に示すように、本変形例における半導体装置は第１素子１０と並列にセンスセル１５とシャント抵抗器１６の直列回路を有している。センスセル１５は第１素子１０の出力電流に比例するコレクタ電流が流れるようにセルピッチが調整されており、センスセル１５のコレクタ電流の向きを検出すれば、第１素子１０の出力電流Ｊの向きを検出したことと同義である。センスセル１５のコレクタ電流はシャント抵抗器１６の両端電圧とシャント抵抗器１６の抵抗器から計算されることで得られる。また、図７に示すように、第１素子１０と直列に接続され、第１素子１０の出力電流を検出する出力電流検出部１３を備えるようにしてもよい。この場合は、出力電流検出部１３が直線的に第１素子１０の電流の向きを検出する。
【００７３】
また、図７に示すように、アノード電極７９とかソード電極７１の間に電圧を検出する、ひいてはカソード電極７１の電位を検出する電圧検出部１４を備えるようにしてもよい。この場合、アノード−カソード間の電圧降下量に基づいて第１素子１０を流れる電流値を検出することができる。
【００７４】
本変形例におけるモード判定部５０は、出力電流検出部１３、電圧検出部１４および図示しないシャント抵抗器１６の両端電圧検出部と通信可能に接続されており、出力電流の正負（すなわち方向）およびカソード−アノード間電圧に基づいて第１素子１０あるいは第２素子２０の動作モードを判定する。
【００７５】
上記した構成において、出力電流検出部１３は、第１素子１０においてカソード電極７１からアノード電極７９に向かう電流方向を正として検出するとする。この場合、出力電流が正であれば第１素子１０の動作モードは順導通モードである。逆に、出力電流が負であれば第１素子１０の動作モードは逆導通モードである。なお、各動作モードにおける半導体装置の駆動は第１実施形態と同様であるから詳しい記載を省略する。
【００７６】
また、電圧検出部１４は、アノード電極７９に対してカソード電極７１の電圧が高い場合に、カソード電圧を正として検出するとする。この場合、カソード電圧が正であれば第１素子１０の動作モードは順導通モードである。逆に、カソード電圧が負であれば第１素子１０の動作モードは逆導通モードである。なお、各動作モードにおける半導体装置の駆動は第１実施形態と同様であるから詳しい記載を省略する。
【００７７】
以上記載したように、動作モードの判定は、負荷電流Ｉの向きのほか、第１素子１０および第２素子２０の出力電流の向き、あるいは出力電圧に基づいて行うこともできる。
【００７８】
なお、図７においては、センスセル１５と出力電流検出部１３と電圧検出部１４とをすべて備える態様について例示したが、いずれか１つでも備えていれば、第１素子１０の動作モードを判定することができる。
【００７９】
（変形例４）
上記した第１実施形態および変形例１，２，３では、逆導通スイッチング素子の動作モードのみを条件にゲート電極８２への寄生ゲート電圧の印加を決定する例を説明したが、動作モードに加えて種々の条件を追加してもよい。
【００８０】
図８に示すように、ある条件下でのダイオードの順電圧ＶＦ−リカバリ損失Ｅｒｒ特性（実線）に較べて、ダイオードに流れる電流が小さい、あるいはダイオードの素子温度が低い条件において、順電圧ＶＦが大きくなる傾向にあることが分かっている。換言すれば、ダイオードに流れる電流が小さい、あるいはダイオードの素子温度が低い条件において、ゲート電極８２に寄生ゲート電圧を印加すれば、より順電圧ＶＦを低減し、ひいては損失を低減する、より顕著な効果を奏することができる。
【００８１】
ダイオード部１２，２２を流れる電流は、逆導通スイッチング素子においては出力電流に等しく、図７に示す出力電流検出部１３によってダイオード部１２，２２に流れる電流を検出することができる。すなわち、図７に示す出力電流検出部１３は特許請求の範囲に記載の出力電流検出部であり、また、ダイオード電流検出部でもある。なお、逆導通スイッチング素子の出力電流は図７に示すシャント抵抗器１６、電圧検出部１４、または図４に示す負荷電流検出部６０を介しても検出することができる。このような場合には、シャント抵抗器１６、電圧検出部１４、または負荷電流検出部６０の少なくともいずれか１つが特許請求の範囲に記載の出力電流検出部に相当する。
【００８２】
例えば、変形例１または変形例２のような動作（それぞれ図５および図６）をするインバータ１１０を想定する。このとき、第１、第２駆動部３０，４０は、逆導通モードにおいて、出力電流検出部１３が検出するダイオード電流が所定の閾値より大きい場合にはスイッチＳＷ２がオフ状態、スイッチＳＷ３がオン状態を維持するようにするとともに、ダイオード電流が所定の閾値以下であることを条件に各変形例に記載の動作をするようにする。これにより、ダイオード部１２，２２に流れるダイオード電流が所定の閾値以下の条件を満たす場合のみ、ゲート電極８２に寄生ゲート電圧を印加可能なインバータを構成することができる。
【００８３】
また、図９に示すように、インバータ１１０が第１素子１０の近傍に、第１素子１０の温度を検出するための第１温度検出部１７を有し、第２素子２０の近傍に、第２素子２０の温度を検出するための第２温度検出部１８を有するようにしてもよい。第１温度検出部１７および第２温度検出部１８は特許請求の範囲に記載の温度検出部に相当する。
【００８４】
例えば、変形例１または変形例２のような動作（それぞれ図５および図６）をするインバータ１１０を想定する。このとき、第１、第２駆動部３０，４０は、逆導通モードにおいて、それぞれ第１温度検出部１７および第２温度検出部１８が検出する第１素子１０および第２素子２０の素子温度が所定の閾値より大きい場合にはスイッチＳＷ２がオフ状態、スイッチＳＷ３がオン状態を維持するようにするとともに、素子温度が所定の閾値以下であることを条件に各変形例に記載の動作をするようにする。これにより、ダイオード部１２，２２の素子温度が所定の閾値以下の条件を満たす場合のみ、ゲート電極８２に寄生ゲート電圧を印加可能なインバータを構成することができる。
【００８５】
ところで、一般的にダイオードは電源電圧ＶＣＣが小さいほどリカバリ損失が小さくなる傾向にある。一方、一般的なモータドライバや昇圧コンバータに逆導通スイッチング素子を用いる場合には、電源電圧ＶＣＣが低下した場合でも、所望の出力の電力を供給しなければならない要求があり、より大きな電流を扱う要請があるため順電圧ＶＦに起因するエネルギー損失が大きくな傾向にある。
【００８６】
上記を踏まえて、電源電圧ＶＣＣが比較的小さい電圧領域では順電圧ＶＦの低減が要求され、電源電圧ＶＣＣが比較的大きい電圧領域ではよりよいリカバリ特性が要求される。
【００８７】
なお、電源電圧ＶＣＣは、図１に示す例にあっては、第１素子１０がオフ時において第１素子１０のカソード電圧に等しい。また、第２素子２０がオフ時において第２素子２０のカソード電圧に等しい。よって、変形例３におけるカソード電圧に等しい。カソード電圧は、図７に示す電圧検出部１４によって検出することができる。すなわち、電圧検出部１４は特許請求の範囲に記載の電圧検出部であり、電源電圧ＶＣＣを直接検出するか、あるいはカソード電極７９の電圧を検出している。
【００８８】
例えば、変形例１または変形例２のような動作（それぞれ図５および図６）をするインバータ１１０を想定する。このとき、第１、第２駆動部３０，４０は、逆導通モードにおいて、電圧検出部１４が検出する電源電圧ＶＣＣあるいはカソード電圧が所定の閾値より大きい場合にはスイッチＳＷ２がオフ状態、スイッチＳＷ３がオン状態を維持するようにするとともに、ＶＣＣあるいはオフ時のカソード電圧が所定の閾値以下であることを条件に各変形例に記載の動作をするようにする。これにより、ダイオード部１２，２２に印加されるＶＣＣあるいはカソード電圧が所定の閾値以下の条件を満たす場合のみ、ゲート電極８２に寄生ゲート電圧を印加可能なインバータを構成することができる。
【００８９】
（第２実施形態）
本実施形態では、ダイオードおよびダイオードを含む半導体装置が昇圧回路、具体的には昇圧コンバータに適用される形態について説明する。なお、本実施形態の説明に供される各図において、第１実施形態において記載したインバータを構成する要素と同一の電子素子については同一の符号を付すこととする。
【００９０】
最初に、図１０および図１１を参照して、本実施形態に係る昇圧コンバータの概略構成について説明する。
【００９１】
図１０に示すように、昇圧コンバータ１２０は、第１素子１０および第２素子２０と、リアクトル９０とを備え、その回路構成は一般的な昇圧レギュレータの回路構成を踏襲している。昇圧コンバータ１２０は、これらに加えて、昇圧コンバータ１２０が昇圧動作を実施中か否かを判定する昇圧判定部５１を備えている。なお、昇圧コンバータ１２０は、変形例１または変形例２に記載のインバータ１１０と同様に第１素子１０および第２素子２０のゲート電極８２に電圧Ｖ１、アノード電位Ｖｅ、負電圧−Ｖ２を印加可能な駆動部３０，４０、および各素子１０，２０の駆動状態を判定するモード判定部５０、を備えている。
【００９２】
図１０に示すように、昇圧コンバータ１２０は、出力端子ＶｏｕｔとグランドＧＮＤの間に第１素子１０と第２素子２０とが直列に接続されて構成されている。そして、第１素子１０と第２素子２０との接続点にリアクトル９０の一端が接続されており、他端が入力端子Ｖｉｎとなっている。
【００９３】
第１素子１０のゲート電極８２には第１駆動部３０が接続されている。第１駆動部３０は、第１実施形態および変形例１〜４と同様にＰＷＭ基準信号に基づいて第１素子１０のゲート電極８２にゲート電圧を印加する。また、第２素子２０のゲート電極８２には第２駆動部４０が接続されている。第２駆動部４０は、ＰＷＭ基準信号に基づいて第２素子２０のゲート電極８２にゲート電圧を印加する。
【００９４】
モード判定部５０は、第１実施形態および変形例１〜４と同様に、第１素子１０および第２素子２０の動作モードを判定している。判定方法としては第１実施形態および変形例１〜４と同様の方法を採用することができる。
【００９５】
加えて、出力端子Ｖｏｕｔにつながる負荷がモータである場合、つまり本電源回路によって駆動されるモータの動作に基づいてもモード判定することはできる。例えば、Ｖｉｎ側からＶｏｕｔ側へ電力を供給している力行動作中か、あるいはＶｏｕｔ側からＶｉｎ側へ電力を回収している回生動作中か、によっても駆動モードを判定することができる。具体的には、上アームを構成する第１素子１０では、力行動作中にあっては主にダイオード部１２に電流が流れるため、力行動作中は逆導通モードである。逆に、回生動作中にあっては順導通モードである。一方、下アームを構成する第２素子２０では、力行動作中にあっては主にＩＧＢＴ部２１に電流が流れるため、力行動作中は順導通モードである。逆に、回生動作中にあっては逆導通モードである。
【００９６】
本実施形態における第１駆動部３０および第２駆動部４０は、順導通モードにおいては第１実施形態と同様に駆動する。本実施形態ではこれをＡモードと称する。一方、逆導通モードにおいては、さらに２つの動作モードを有している。図１１に示すように、第１駆動部３０および第２駆動部４０は、逆導通モード時において、ゲート電圧としてアノード電極７９と同一の電圧（アノード電位）を印加するＢモードと、ゲート電圧としてアノード電極７９よりも低い電圧である寄生ゲート電圧を印加するＣモードとを有している。Ｃモードは変形例１における逆導通モードの動作と同様である。第１、第２駆動部３０，４０が各モードで駆動するための条件は追って詳述する。
【００９７】
昇圧判定部５１は、昇圧コンバータ１２０が昇圧動作をしているか否かを判定している。昇圧判定部５１は、例えば出力端子Ｖｏｕｔにおける電圧が、入力端子Ｖｉｎにおける電圧よりも高い所定の閾値より高い電圧である場合には、昇圧コンバータ１２０が昇圧動作をしていると判定し、閾値以下の電圧である場合には昇圧動作をしていない（非昇圧動作）と判定する。
【００９８】
次に、図１２を参照して、本実施形態に係る昇圧コンバータ１２０の動作について説明する。
【００９９】
まず、図１２に示すように、ステップＳ１１が実行される。ステップＳ１１は、モード判定部５０が第１素子１０および第２素子２０の動作モードについて、順導通モードか逆導通モードのいずれであるかを判定するステップである。逆導通絶縁ゲートバイポーラトランジスタにあっては、主にＩＧＢＴ部１１，２１に電流が流れる場合に順導通モードであり、主にダイオード部１２，２２に電流が流れる場合に逆導通モードである。また、上記したように、力行動作時における第１素子１０は逆導通モードであり、第２素子２０は順導通モードである。一方、回生動作時における第１素子１０は順導通モードであり、第２素子２０は逆導通モードである。
【０１００】
ステップＳ１１において、素子１０，２０が逆導通モードでなければＮＯ判定となりステップＳ１２が実行される。換言すれば、素子１０，２０が順導通モードであればステップＳ１２が実行される。ステップＳ１２は、駆動部３０，４０がゲート電圧を、図１１に示すＡモードで出力するステップである。順導通モードではＰＷＭ基準信号がＨｉｇｈのときには、ＩＧＢＴをオンさせるゲート電圧が印加され、ＰＷＭ基準信号がＬｏｗのときはＩＧＢＴがオフするゲート電圧が印加されるので、ＩＧＢＴが正しくＰＷＭに同期してスイッチング動作することができる。
【０１０１】
一方、ステップＳ１１において、素子１０，２０が逆導通モードであればＹＥＳ判定となりステップＳ１３が実行される。ステップＳ１３は、昇圧判定部５１が、昇圧コンバータ１２０が昇圧動作中か、あるいは非昇圧動作中かを判定するステップである。上記したように、本実施形態における昇圧判定部５１は出力端子Ｖｏｕｔの電圧に基づいて昇圧動作か否かを判定している。
【０１０２】
ステップＳ１３において、出力端子Ｖｏｕｔの電圧が所定の閾値以下であれば、昇圧コンバータ１２０は非昇圧動作中であり、ＮＯ判定となる。この場合はステップＳ１４が実行される。ステップＳ１４は駆動部３０，４０がゲート電圧を、図１２に示すＣモードで出力するステップである。非昇圧動作中とは例えば、図１０において、第１素子１０および第２素子２０に印加されるゲート電圧がＰＷＭ制御されておらず、第１素子１０のゲート電極８２に電圧Ｖ１が印加され常時オン状態、かつ、第２素子２０にアノード電極７９と略同一の電圧が印加されて常時オフ状態にあることを意味する。この場合、ダイオード部１２，２２はリカバリ動作を行わないので、順電圧ＶＦはより小さいことが求められる。図１１に示すＣモードでゲート電圧を供給することにより、ゲート電極８２に寄生ゲート電圧が印加されることとなる。すなわち、順電圧ＶＦを低減した状態でダイオード部１２，２２を動作させることができる。
【０１０３】
一方、ステップＳ１３において、出力端子Ｖｏｕｔの電圧が所定の閾値よりも高ければ、昇圧コンバータ１２０が昇圧動作中であると判定され、ＹＥＳ判定となる。この場合はステップＳ１５が実行される。ステップＳ１５は駆動部３０，４０がゲート電圧を、図１２に示すＢモードで出力するステップである。ステップＳ１３においてＹＥＳ判定となる状態は、例えばＰＷＭ制御されたゲート電圧が第２素子２０に印加されて第２素子２０は順導通モードで昇圧に寄与しているときの第１素子１０である。この第１素子１０は逆導通モードでありつつ昇圧コンバータ１２０が昇圧動作を行っており、ダイオード部１２にリカバリ動作が発生する。このため、ゲート電極８２に寄生ゲート電圧を印加して順電圧ＶＦを低減するよりもリカバリ特性の改善が優先されるＢモードで駆動することが好適である。
【０１０４】
次に、本実施形態における半導体装置、ひいては昇圧コンバータ１２０を採用することによる作用効果について説明する。
【０１０５】
この昇圧コンバータ１２０を採用することにより、昇圧動作にかかり主にＩＧＢＴ部１１，２１に電流が流れる状態である順導通モードにあるスイッチング素子に対してはハイレベルを電圧Ｖ１、ローレベルをアノード電位ＶｅとするＰＷＭ制御されたゲート電圧を印加するので、入力電圧Ｖｉｎの昇圧を確実に行うことができる。
【０１０６】
一方、主にダイオード部２１，２２に電流が流れる状態である逆導通モードにあるスイッチング素子に対しては、リカバリが発生し得る昇圧動作中はゲート電極８２に寄生ゲート電圧を印加しないＢモードで電圧を印加でき、順電圧ＶＦの低減が要求される非昇圧動作中はゲート電極８２に寄生ゲート電圧を印加するＣモードで電圧を印加できる。
【０１０７】
このように、この昇圧コンバータ１２０を採用することにより、リカバリ特性の向上と順電圧ＶＦの低減とを両立することができる。
【０１０８】
（変形例５）
第２実施形態では、昇圧判定部５１が、出力端子Ｖｏｕｔの電圧が所定の閾値より高い場合を昇圧動作、閾値以下の場合を非昇圧動作と判定する例を示したが、昇圧判定部５１による昇圧状態の判定は、出力端子Ｖｏｕｔの電圧と閾値との比較以外の手段を用いることもできる。
【０１０９】
例えば、第１駆動部３０および第２駆動部４０に入力されるＰＷＭ基準信号を出力する外部ＥＣＵと昇圧判定部５１とが接続され、昇圧判定部５１にもＰＷＭ基準信号が入力可能にされた構成としてもよい。
【０１１０】
この構成では、昇圧判定部５１は、ＰＷＭ制御されたＰＷＭ基準信号が昇圧判定部５１に入力されていれば昇圧コンバータ１２０が昇圧動作中であると判定し、ＰＷＭ基準信号が昇圧判定部５１に入力されていなければ昇圧コンバータ１２０が非昇圧動作中であると判定する。ここで、ＰＷＭ基準信号が昇圧判定部５１に入力されていない、とは、そもそもＰＷＭ基準信号が入力されていない状態に加えて、常時Ｈｉｇｈ信号あるいは常時Ｌｏｗ信号が入力されている等、所定の周期で入力されない状態も含む。
【０１１１】
駆動部３０，４０がＡモード、Ｂモード、Ｃモードのいずれの印加パターンでゲート電圧を出力するかについては、第２実施形態と同様に、図１２に示すフローチャートに従うため説明を省略する。外部ＥＣＵより、昇圧動作中か、非昇圧動作中かを表す信号を、昇圧判定部５１が受ける構成でも良い。
【０１１２】
（変形例６）
第２実施形態および変形例５では、昇圧コンバータ１２０が昇圧動作中か非昇圧動作中かによって駆動部３０，４０が出力するゲート電圧の印加パターンを定める例について説明したが、リアクトル９０を流れる電流の電流モードによって印加パターンを定めることもできる。
【０１１３】
図１３は、昇圧コンバータ１２０が負荷に電力を供給する電源回路として採用される場合の負荷電流の挙動を示す図である。なお、電流の正負入力端子Ｖｉｎから、第１素子１０と第２素子２０との接続点へ流れる方向を正とし、逆方向を負としている。
【０１１４】
リアクトル電流が大きい場合には、リアクトル電流はゼロクロスせず、電流モードは連続動作である。一方、リアクトル電流が小さい場合には、負荷電流がゼロ点を含む状態となり、電流モードは不連続動作である。この方式においては、連続動作、不連続動作の切り替えおよび、力行と回生の切り替えは、外部ＥＣＵによって決定され、外部ＥＣＵが出力するＰＷＭ基準信号によって実現される。連続動作中はリカバリが発生するため、ゲート電極８２に寄生ゲート電圧を印加することは好ましくない。逆に、不連続動作中はリカバリが発生せず、順電圧ＶＦを低減することによって消費電力を低減できるので、ゲート電極８２に寄生ゲート電圧を印加することが好ましい。
【０１１５】
よって、図１４に示すように、リアクトルを流れる電流の電流モードによって印加パターンを定めることもができる。これは、図１２を参照して説明した第２実施形態の昇圧コンバータ１２０の動作フローにおいて、昇圧動作しているか否かを判定するステップＳ１３を、図１４に示すように、リアクトル電流が連続動作しているか否かを判定するステップＳ１６に置換することで実現できる。
【０１１６】
順を追って説明する。図１４に示すように、まず、ステップＳ１１が実行される。ステップＳ１１は第２実施形態におけるステップＳ１１と同様である。ステップＳ１１においてＮＯ判定である場合は順導通モードであるから主にＩＧＢＴ部１１，２１に電流が流れる状態である。よって、例えば昇圧動作であればＰＷＭ基準信号の同期したゲート電圧、すなわち、ステップＳ１２に示すＡモードでゲート電圧が印加される。
【０１１７】
ステップＳ１１においてＹＥＳ判定である場合はステップＳ１６に進む。ステップＳ１６は、例えばリアクトル電流を監視する外部ＥＣＵが、リアクトル電流が連続動作中か、不連続動作中か、を判定するステップである。上記したように、連続動作中はリカバリが発生するため、ゲート電極８２に寄生ゲート電圧を印加することは好ましくない。このため、ステップＳ１６がＹＥＳ判定の場合にはステップＳ１５に示すＢモードでゲート電圧が印加される。
【０１１８】
逆に、不連続動作中はリカバリが発生せず、順電圧ＶＦを低減することによって消費電力を低減できるので、ゲート電極８２に寄生ゲート電圧を印加することが好ましい。このため、ステップＳ１６がＮＯ判定の場合にはステップＳ１５に示すＣモードでゲート電圧が印加され、ゲート電極８２に寄生ゲート電圧が印加されることになるから消費電力を抑制することができる。
【０１１９】
なお、リアクトル電流が連続動作中か、あるいは不連続動作中かの判定において、リアクトル電流がゼロ点を含んでいるか否かを検出する手段のほか、ＰＷＭ制御により周期的に振動するリアクトル電流の極小値の絶対値が所定の閾値以上であることを条件に連続動作中であると判定することもできる。その場合、図１４に示すステップＳ１６は、リアクトル電流の極小値の絶対値が所定の閾値以上か否かを判定するステップに置換され、ＮＯ判定でれば不連続動作であってステップＳ１４に進み、ＹＥＳ判定であれば連続動作であってステップＳ１５に進む。また、連続動作と不連続動作の切り替えを判定しているＥＣＵにてステップ１５の判定を行っても良い。
【０１２０】
また、駆動部３０，４０が出力するゲート電圧の印加パターンを定める条件について、第２実施形態において説明した昇圧コンバータと、変形例６において説明した昇圧コンバータを組み合わせることができる。非昇圧動作中にあってはリカバリが発生せず、順電圧ＶＦを低減させておく動作が好ましい。
【０１２１】
また、昇圧動作中であって、且つ連続動作中は、変形例６と同様にリカバリが発生するため、ゲート電極８２に寄生ゲート電圧を印加することは好ましくない。逆に、昇圧動作中であって、且つ不連続動作中はリカバリが発生せず、順電圧ＶＦを低減することによって消費電力を低減できるので、ゲート電極８２に寄生ゲート電圧を印加することが好ましい。
【０１２２】
上記する動作を実現するには、図１５に示すように、第２実施形態における動作フローにおけるステップＳ１３のＹＥＳ判定の際に、変形例６において説明したステップＳ１６を実行するようにすればよい。この動作フローに従えば、第１素子１０および第２素子２０が逆導通モードで動作している前提において、昇圧コンバータ１２０が昇圧動作中、且つリアクトル電流が連続動作中においてはリカバリが発生するためにリカバリ特性が優先されるので寄生ゲート電圧は印加されない。一方、上記条件以外の状態ではリカバリが発生せず、順電圧ＶＦの低減が優先されるためゲート電極８２に寄生ゲート電圧が印加される。
【０１２３】
このように、この昇圧コンバータ１２０を採用することにより、リカバリ特性の向上と順電圧ＶＦの低減とを両立することができる。
【０１２４】
（第３実施形態）
第１実施形態、第２実施形態および変形例１〜６において第１素子１０、第２素子２０たる逆導通絶縁ゲートバイポーラトランジスタは、図２に示す構造を有していることを説明した。図２を参照して説明した構造に加えて、図１６に示すように、ｎ導電型のピラー領域８３を有していることが好ましい。ピラー領域８３は、半導体基板７０の第２主面７０ｂから厚さ方向に延び、アノード領域７７ａあるいはボディ領域７７ｂを貫通して第１バリア領域７６ａ、第２バリア領域７６ｂに至るように形成されている。ピラー領域８３は、第１、第２バリア領域７６ａ，７６ｂと同一の不純物が略同濃度ドープされた拡散層であり、ピラー領域８３とバリア領域７６ａ，７６ｂとは略同電位である。
【０１２５】
ピラー領域８３を有することにより、アノード電極７９とピラー領域８３は金属−半導体接合面を介して短絡する。ピラー領域８３と第１バリア領域７６ａはほぼ同電位であるため、第１バリア領域７６ａとアノード電極７９の電位差は金属−半導体接合面での電圧降下とほぼ等しくなる。金属−半導体接合面での電圧降下は、アノード領域７７ａと第１バリア領域７６ａの間のｐｎ接合のビルトイン電圧よりも小さいので、アノード領域７７ａから第１ドリフト領域７４ａへのホールの注入が抑制される。
【０１２６】
アノード電極７９とカソード電極７１の間の電圧が順バイアスから逆バイアスに切り替わると、電界伸展防止領域７５ａ，７５ｂとドリフト領域７４ａ，７４ｂとの間のｐｎ接合で逆電流が制限される。ダイオード部１２では、順バイアスの印加時においてアノード領域７７ａから第１ドリフト領域７４ａへのホールの注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。このダイオード部１２によれば、第１ドリフト領域７４ａのライフタイム制御を行うことなく、スイッチング損失を小さくすることができる。
【０１２７】
なお、ピラー領域８３における不純物濃度を、第１バリア領域７６ａにおける不純物濃度よりも高く設定することによって、アノード領域７７ａの厚みを薄くすることなく、順バイアスの印加時における第１バリア領域７６ａとアノード電極７９の間の電位差を小さくすることができる。このようなダイオード部１２によれば、逆バイアスに対するリーチスルーの発生を抑え、耐圧を低下させることなく、スイッチング損失を低減することができる。
【０１２８】
なお、本実施形態ではピラー領域８３がＩＧＢＴ部１１にも形成される例を示したが、少なくともダイオード部１２に形成されていればホール注入抑制効果を奏することができる。このため、必ずしもＩＧＢＴ部１１にピラー領域８３が形成されている必要はない。
【０１２９】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【０１３０】
第２実施形態および変形例５，６では、昇圧コンバータ１２０の回路構成として、２つの逆導通絶縁ゲートバイポーラトランジスタが直列に接続された構成を例示したが、上アームは単にダイオードのみであっても良い。この構成の場合、ダイオードの詳細な構造は、図２あるいは図１６に示したダイオード部１２のみが半導体基板７０に形成された構造であり、ゲート電極８２に寄生ゲート電圧が印加可能になっている。そして、ダイオード部１２に順バイアスが印加される逆導通モードにおいて寄生ゲート電圧が印加されることにより順電圧ＶＦを低減することができる。
【０１３１】
また、上記した各実施形態および各変形例では、逆導通スイッチング素子として逆導通絶縁ゲートバイポーラトランジスタを例に説明したが、逆導通ＭＯＳＦＥＴを採用してもよい。ＭＯＳＦＥＴの場合、図２あるいは図１６に示すスイッチング素子領域（上記した各実施形態ではＩＧＢＴ部１１）のコレクタ領域７２ｂがｎ導電型のドレイン領域となり、スイッチング素子とダイオード素子を兼ねた領域となる。つまり、スイッチング素子領域とダイオード部１２とを作り分けることはしなくともよい。なお、図２あるいは図１６に示したエミッタ領域７８はソース領域となる。このような態様では、実質的にスイッチング素子として機能する領域と、ダイオードとして機能する領域とが並列に形成された状態にある。
【０１３２】
また、上記した第１実施形態ではゲート電極８２に印加されるゲート電圧が電圧Ｖ１と電圧−Ｖ２の２値である例を示し、また、変形例１では電圧Ｖ１、アノード電位Ｖｅ、電圧−Ｖ２の３値である例を示した。しかしながら、これは一例であって４値以上の間で遷移するようにしてもよい。例えば、変形例２では、逆導通モードにおいてＶｅとＶ２の間で遷移する例を示したが、Ｖｅよりも低い電圧とＶ２との間で遷移するように構成してもよい。
【符号の説明】
【０１３３】
１０…第１素子，１１…ＩＧＢＴ部，１２…ダイオード部，２０…第２素子，２１…ＩＧＢＴ部，２２…ダイオード部，３０…第１駆動部，４０…第２駆動部，４１…電圧源，４２…電圧源，４３…ＰＷＭ発振装置，５０…モード判定部，１００…インバータ（半導体装置），２００…負荷
【図１】
0006658021.tif 000002
【図２】
0006658021.tif 000003
【図３】
0006658021.tif 000004
【図４】
0006658021.tif 000005
【図５】
0006658021.tif 000006
【図６】
0006658021.tif 000007
【図７】
0006658021.tif 000008
【図８】
0006658021.tif 000009
【図９】
0006658021.tif 000010
【図１０】
0006658021.tif 000011
【図１１】
0006658021.tif 000012
【図１２】
0006658021.tif 000013
【図１３】
0006658021.tif 000014
【図１４】
0006658021.tif 000015
【図１５】
0006658021.tif 000016
【図１６】
0006658021.tif 000017