(57)【特許請求の範囲】
【請求項１】
集積回路を製造する方法であって、
ボディの半導性表面の近くで強誘電性材料の層を含む少なくとも１つの回路要素を形成することと、
その後、前記要素の上に重なる少なくとも１つの導体のレベルを形成することであって、各レベルがパターニングされた金属導体と誘電体層とを含む、前記少なくとも１つの導体のレベルを形成することと、
前記表面の上であり、前記少なくとも１つの回路要素と前記少なくとも１つの導体のレベルとの上に重なる、保護オーバーコート層を形成することと、
その後、前記保護オーバーコート層の上にパッシベーション層を堆積することと、
前記パッシベーション層の材料を引っ張り応力状態に硬化させるために充分な期間であって約２０分未満の間、前記強誘電性材料のキューリー温度を下回る温度まで前記パッシベーション層を加熱することと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記強誘電性材料がチタン酸ジルコン酸鉛である、方法。
【請求項３】
請求項２に記載の方法であって、
前記加熱することが、前記パッシベーション層を約３９０℃の又は約３９０℃未満の硬化温度まで加熱する、方法。
【請求項４】
請求項１に記載の方法であって、
前記少なくとも１つの回路要素が複数の強誘電性キャパシタを含み、
前記方法が、前記加熱することの前に、前記強誘電性キャパシタを分極することを更に含む、方法。
【請求項５】
請求項４に記載の方法であって、
前記少なくとも１つの回路要素が、各々複数のメモリセルにおいて前記強誘電性キャパシタの１つに関連付けられる複数の金属酸化物半導体（ＭＯＳ）トランジスタを更に含み、
前記複数の強誘電性キャパシタの各々が、前記強誘電性材料のいずれかの側に配置される第１及び第２の平行導電性プレートを含み、前記第１のプレートが、前記集積回路におけるプレートライン導体に結合され、前記第２のプレートが、関連するＭＯＳトランジスタのソース／ドレイン領域に結合され、
前記分極することが、前記第２のプレートに対して前記第１のプレートにおいて正の極性で、前記強誘電性キャパシタの各々の保持電圧である又はその保持電圧を上回る電圧を印加することを含む、方法。
【請求項６】
請求項１に記載の方法であって、
前記パッシベーション層が、ＳｉＯ２と比較して低い弾性係数を有する重合体含有ソフト応力リリース材料を含む、方法。
【請求項７】
請求項６に記載の方法であって、
前記重合体含有ソフト応力リリース材料が、ポリイミドとポリベンゾオキサゾール（ＰＢＯ）とベンゾシクロブテンベースの重合体（ＢＣＢ）とフッ素重合体とから成る群から選択される、方法。
【請求項８】
請求項１に記載の方法であって、
前記パッシベーション層がポリイミドを含み、
前記加熱することが、前記パッシベーション層を可変周波数マイクロ波エネルギーに曝露することを含む、方法。
【請求項９】
請求項１に記載の方法であって、
前記加熱することが、周囲温度から少なくとも３４０℃で前記強誘電性材料の前記キューリー温度を下回る硬化温度まで、少なくとも０．４０℃秒毎のランプレートで前記パッシベーション層を加熱する、方法。
【請求項１０】
請求項９に記載の方法であって、
前記加熱することが、前記パッシベーション層を約１０分の最大期間の間、前記硬化温度で維持する、方法。
【請求項１１】
請求項９に記載の方法であって、
前記加熱することの後、前記パッシベーション層が前記硬化温度から少なくとも約０．４０℃秒毎のランプレートで冷却される、方法。
【請求項１２】
請求項１に記載の方法であって、
前記少なくとも１つの導体のレベルを形成することが、
シリコン窒化物を含む障壁層を堆積することと、
その後、銅を含むメタライゼーション層を堆積することと、
その後、前記導体を画定するために前記メタライゼーション層の選択された部分を取り除くことと、
を含む、方法。
【請求項１３】
集積回路を製造する方法であって、
ボディの半導性表面の近くで強誘電性材料の層を含む少なくとも１つの回路要素を形成することと、
その後、前記要素の上に重なる少なくとも１つの導体のレベルを形成することであって、各レベルがパターニングされた金属導体と誘電体層とを含む、前記少なくとも１つの導体のレベルを形成することと、
前記表面の上で、前記少なくとも１つの回路要素と前記少なくとも１つの導体のレベルとの上に重なる、保護オーバーコート層を形成することと、
その後、前記保護オーバーコート層の上に重合体含有フィルムを含む材料のパッシベーション層を堆積することと、
前記パッシベーション層の材料を引っ張り応力状態に硬化させるために充分な期間の間、前記パッシベーション層を前記強誘電性材料のキューリー温度を下回る温度まで加熱するために前記重合体の振動周波数に対応する周波数で前記パッシベーション層に電磁エネルギーを印加することと、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記パッシベーション層に電磁エネルギーを印加することが、約２０分未満の期間の間、実施される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して集積回路製造に関し、更に特定して言えば、強誘電性メモリなどのメモリデバイスにおけるキャパシタの形成に関連する。
【背景技術】
【０００２】
不揮発性ソリッドステートメモリデバイスを実現するための最近開発されている技術の一つがキャパシタの構造に関与し、この場合、誘電性材料は、非強誘電性キャパシタにおいて典型的に用いられるような二酸化シリコン又はシリコン窒化物ではなく、チタン酸ジルコン酸鉛（ＰＺＴ）又はタンタル酸ビスマスストロンチウム（ＳＢＴ）などの、分極され得る強誘電性材料である。分極状態に基づく、強誘電性材料の電荷対電圧（Ｑ−Ｖ）特性におけるヒステリシスは、それらのキャパシタにおけるバイナリ状態の不揮発性ストレージを可能にする。これに対し、従来のＭＯＳキャパシタは、デバイスのパワーダウンの際にそれらのストアされた電荷を失う。
【０００３】
強誘電性キャパシタに基づく不揮発性ソリッドステート読み出し／書き込みランダムアクセスメモリ（ＲＡＭ）デバイス（このようなメモリデバイスは、通常、「強誘電性ＲＡＭ」、「ＦｅＲＡＭ」、又は「ＦＲＡＭ」デバイスと称される）は、特にポータブル電子デバイス及びシステムなど、多くの電子システムに実装されてきている。ＦＲＡＭは、ペースペーカー及び除細動器など、移植可能な医療デバイスにおいて特に魅力的である。中でも、周知の１Ｔ１Ｃ（１トランジスタ、１キャパシタ）及び２Ｔ２Ｃ（２トランジスタ、２キャパシタ）セルなどの強誘電性キャパシタを含む種々のメモリセルアーキテクチャが知られている。また、強誘電性キャパシタは、幾つかの集積回路においてプログラム可能アナログキャパシタとして実装される。
【０００４】
図１ａは、従来の１Ｔ１Ｃ強誘電性ランダムアクセスメモリ（ＦＲＡＭ）セル６を含む集積回路の一部の一例の構成を図示する。この例では、セル６は、強誘電性キャパシタ２、及び金属酸化物半導体（ＭＯＳ）トランジスタ５を含み、キャパシタ２の１つのプレートが、トランジスタ５のソース／ドレイン経路の一端に接続される。キャパシタ２及びトランジスタ５はいずれも、半導体基板の半導性表面において又はその近くに配置される。代替として、キャパシタ２及びトランジスタ５は、従来のＳＯＩ（シリコンオンインシュレータ）技術によるなど、絶縁体層上に重なる半導体層の表面において形成されてもよい。図１ａの例において、ｎチャネルＭＯＳトランジスタ５は、ｐ型基板１０の（又は基板１０に形成されるｐ型「ウェル」の）表面においてｎ型ソース／ドレイン領域１４を含み、ゲート電極１６が、ソース／ドレイン領域１４間のチャネル領域の上に重なり、ゲート誘電体１７によりそのチャネル領域から分離される。隔離誘電体構造１５が、ＭＯＳ集積回路のための従来の方式で、トランジスタを互いから隔離するように基板１０の表面において又はその近くに配置される。レベル間誘電体１３がトランジスタ５の上に配置され、導電性プラグ１８がレベル間誘電体１３を介してコンタクト開口において配置されて、トランジスタ５のソース／ドレイン領域１４の一つと強誘電性キャパシタ２の下側プレート２０ａとの間の導電性接続を提供する。ゲート電極１６が、セル６のワードラインに対応し、（導電性プラグ１８と接していない）ソース／ドレイン領域１４の一つが、セル６があるコラムのビットラインに対応する。
【０００５】
図１ａの例において、強誘電性キャパシタ２が、導電性プレート２０ａ、２０ｂの強誘電性「サンドイッチ」スタックで形成され、それらの間に強誘電性材料２２が配置される。下側導電性プレート２０ａは、導電性プラグ１８によってトランジスタ５の、下にあるソース／ドレイン領域１４との電気的コンタクトを成すように、導電性プラグ１８の上に重なる場所に形成される。上側導電性プレート２０ｂは、以下に説明するように、セル６のオペレーションの間、プレートライン電圧を受け取り得る。下側導電性プレート２０ａ及び上側プレート２０ｂは、導電性金属、金属酸化物、及びその他の材料の一つ又は複数の層から形成される。下側導電性プレート２０ａの典型的な構成において、拡散障壁層のスタックが導電性プラグ１８に接しており、貴金属（Ｒｕ、Ｐｔ、Ｉｒ、Ｒｈ、Ｐｔ、Ｐｄ、Ａｕなど）又は金属酸化物（ＲｕＯｘ、ＩｒＯｘ、ＰｄＯｘ、ＳｒＲｕＯ３など）の層が、障壁層の上に重なり、且つ、強誘電性材料２２に接っしている。導電性プレート２０ａ、２０ｂは、典型的に、対称性、製造フローの簡潔性、及び改善された強誘電体分極性能の目的で、互いと同じ導電性材料又は材料で形成される。上述したように、キャパシタ２における強誘電性材料２２は、典型的に、チタン酸ジルコン酸鉛（ＰＺＴ）又はタンタル酸ビスマスストロンチウム（ＳＢＴ）であり、これらはいずれも、有機金属化学気相成長により堆積され得る。強誘電性材料２２は、電気的性能（分極など）のため、及び最近の集積回路において用いられるディープサブミクロン特徴との調和のため、実行可能な限り薄いことが望ましい。
【０００６】
図１ｂは、図１ａのキャパシタ２など、従来の強誘電性キャパシタのＱ−Ｖ特性の一例を図示する。図示するように、導電性プレートにわたってストアされた電荷（Ｑ）は、現在プレートに印加されている電圧（Ｖ）と、その電圧の最近の履歴との両方に依存する。この例では、キャパシタ２は、キャパシタプレート（導電性プレート２０ａ、２０ｂ）の「保持（coercive）」電圧＋Ｖαを超える電圧Ｖを印加することによって、「＋１」状態に分極される。「＋１」状態に分極された後、電圧Ｖが保持電圧−Ｖβを上回ったままである限り、キャパシタ２は、＋Ｑ１のストアされた電荷を示し得る。逆に、キャパシタプレートにわたって印加された電圧Ｖが保持電圧−Ｖβより一層負である場合、キャパシタ２は、「−１」状態に分極され、＋Ｖαを下回る印加された電圧Ｖに対して−Ｑ２のストアされた電荷を示し得る。
【０００７】
集積回路における不揮発性ストレージの目的のため、強誘電性キャパシタの重要な特性は、そのそれぞれの分極された状態において強誘電性キャパシタにより示される静電容量における差である。基本的に、静電容量は、ストアされた電荷の、印加された電圧に対する比である。強誘電性キャパシタは、それらの平行プレート構造のために線形静電容量を、また、分極電圧の印加の際の分極状態の変化に対するそれらの応答のために著しい分極静電容量を示す。例えば、図１ｂを参照すると、保持電圧Ｖαを上回る印加された電圧による、「−１」状態から「＋１」状態への強誘電性キャパシタの分極は、分極状態のその変化に起因するキャパシタにおいてストアされた分極電荷に対応する比較的高い静電容量Ｃ（−１）により反映される。１つの状態から反対の状態へのキャパシタの分極の結果としてストアされた差動電荷は、通常、「スイッチング分極」と称される。キャパシタが既に「＋１」状態にある場合、それは、再分極から「＋１」状態へのわずかな静電容量Ｃ（＋１）を示す。これは、その強誘電性ドメインが、印加された保持電圧の方向に既にアラインされているためであり、そのため、わずかな付加的な分極電荷がストアされる。従って、強誘電性メモリセルの分極状態（即ち、ストアされたデータ状態）は、従来、保持電圧の強誘電性キャパシタへの印加、及び示された静電容量を感知することにより読み出される。
【０００８】
図１ｃ及び図１ｄは、ＦＲＡＭメモリアレイのコラムｊ及びローｋにある、ＦＲＡＭセル６ｊｋのインスタンスの読み出しオペレーションを図示する。この従来のアプローチにおいて、低電圧ＶｓｓをビットラインＢＬｋに印加すること、その後、それを浮遊させたままとするためビットラインＢＬｋを隔離すること、その後、プレートラインＰＬの電圧を低電圧Ｖｓｓから、キャパシタ２の保持電圧＋Ｖαを上回る高電圧ＶＣＣまで上昇させることによって読み出しが実施され、一方、ワードラインＷＬｊは、トランジスタ５をオンにするため励起される。高いプレートライン電圧は、図１ａのヒステリシス図に従ってキャパシタ２の分極静電容量を問い合わせて（interrogate）、読み出し電流ｉＲをトランジスタ５を介してビットラインＢＬｋに生成する。ビットラインＢＬｋに結合される感知増幅器８が、ストアされたデータ状態を認識するため、読み出し電流ｉＲによりビットラインＢＬｋの静電容量ＢＬＣ（これは典型的に寄生である）において確立された電圧ＶＢＬを感知する。図１ｄに示すように、セル６ｊｋのキャパシタ２が予め「＋１」分極状態にあった場合、比較的低い読み出し電流ｉＲが、感知増幅器８により「０」データ状態と解釈され得る比較的低いレベルの（＜ＶＲＥＦ）電圧遷移Ｖ（０）を確立し得る。逆に、セル６ｊｋのキャパシタ２が予め「−１」分極状態にあった場合、一層強い読み出し電流ｉＲが、感知増幅器８により「１」データ状態と解釈され得る比較的高いレベルの（＞ＶＲＥＦ）電圧遷移Ｖ（１）を確立し得る。セル６ｊｋの「読み出しマージン」は、読み出し電流ｉＲのレベルにおける差と、セル６ｊｋにおけるキャパシタ２の２つの分極状態により確立される、基準電圧ＶＲＥＦに対するビットライン電圧ＶＢＬにおける対応する差とに対応する。
【０００９】
強誘電性キャパシタ（及びそのためそのようなデバイスを組み込むメモリ）は、時間が経つにつれてスイッチング分極の弱まりを受け易く、これは通常「エージング」と称される。この弱まりは、図１ｂの曲線３＋、３−で図示するように、分極ヒステリシスループの崩壊に対応する。メモリの文脈において、この弱められたスイッチング分極は、読み出しマージンの損失、及び読み出し誤差の対応する増大された尤度として現れ得る。
【００１０】
強誘電性材料の堆積に続く製造プロセスにおいて遭遇するものなど、強誘電性集積回路の高温に対するはは、その材料の分極特性を劣化させ得る。このような高温プロセスの例には、集積回路自体において金属導体レベルを形成すること、（プラスチックモールド化合物の熱硬化など）集積回路のパッケージング、パッケージングされたデバイスをそのシステムアプリケーション（はんだリフローなど）にアセンブルすること、及び高温でデバイスを動作させることに関与するものが含まれる。温度に対する延長された又は反復された曝露は、典型的に強誘電性材料への水素拡散に起因して、その材料のフルに再分極する能力を劣化させ得る。従って、強誘電体堆積に続く、集積回路の高温に対する曝露を最小化することが有用である。
【００１１】
また、集積回路のパッケージングは、ダイの表面に印加される機械的応力ともなり得、このような応力は、場合によっては、ダイにおける保護オーバーコートフィルムのクラックを起こしたり、又は金属導体又はその他の特徴の転置がデバイス欠陥を起こしたりするのにも充分である。こういった応力は、硬化されたプラスチックモールド化合物が集積回路ダイを封止するタイプのパッケージの場合に特にひどくなる恐れがある。パッケージングにより生じる機械的応力を低減するための種々のアプローチが知られている。１つのアプローチは、有機フィルム又は被覆などの応力緩和層を、モールディング前の集積回路ダイの表面につけることである。この応力緩和層としてのポリイミドフィルムの利用は、フォトリソグラフィパターニングとの互換性、及びダイのボンドパッドを露出させるためエッチング、及びその他の好ましい熱及び機械的特性に起因して普及している。従来の処理手法に従って、ポリイミドフィルムの形成は、材料を硬化させる最終的なベークプロセスに関与する。この最終ベークは、典型的に、３７５℃で１時間など、高められた温度でかなりの期間の間実施される。しかし、上述のように、強誘電性キャパシタなどの強誘電性要素の製造に続く熱プロセスは、材料のスイッチング分極特性、及びそのため、ＦＲＡＭ応用例における読み出しマージンのような性能パラメータを劣化させがちである。従って、ポリイミド応力緩和フィルムを硬化させるために用いられる従来のベークは、強誘電性材料を劣化させがちである。そのため、強誘電性集積回路に対してポリイミド応力緩和フィルムを従来の方式で適用されるように用いることは好ましくない。
【００１２】
ダイサイズパッケージ（ウェハチップスケールパッケージ（「ＷＣＳＰ」）と称される）への集積回路のパッケージングは一般的になってきている。このアプローチ（例えば、２０１２年８月２３日に公開され、本願と共に譲渡され、参照により本願に組み込まれる、米国特許出願公開番号ＵＳ２０１２／０２１１８８４  Ａ１に記載されるものなど）に従って、ＷＣＳＰはモールド化合物を用いる集積回路ダイの封止をなくし、代わりに、集積回路の表面における導電性パッド上にはんだボール又は「バンプ」を形成する。導電性パッドの位置を画定するために、及び場合によっては、さらに、集積回路ダイのはんだボールからボンドパッドに信号を配路する付加的なパターニングされた導電性層（即ち、再配線層又は「ＲＤＬ」）を絶縁するために、典型的にポリイミドで形成されるパッシベーション層が、集積回路の上に形成される。ＷＣＳＰが、それを逆さに置くことにより、回路基板上の対応するランドにおけるはんだボールを用いて、印刷回路基板に搭載される。その後、はんだリフローが、リフローされたはんだボールを介してパッケージを印刷回路基板に取り付ける。
【特許文献１】米国特許公開番号ＵＳ２０１２／０２１１８８４  Ａ１
【００１３】
上述のように、ＷＣＳＰ技術において関与される従来のポリイミド硬化プロセスは、特に、ＲＤＬが要求されるために複数のパッシベーション層が必要である場合に、強誘電性材料のスイッチング分極特性を劣化させる。分極における、及びＦＲＡＭの文脈における読み出しマージンにおけるこの劣化は、そのデバイスが、後続のはんだリフロープロセスからの付加的な劣化に耐えることができないほど充分にひどくなり得る。従って、ＷＣＳＰ技術は、ＦＲＡＭなど、強誘電性構造を含む集積回路には利用可能ではなかった。
【００１４】
この参照により本願に組み込まれる米国特許番号第８，７７８，７７４号は、半導体ウェハ上の集積回路における強誘電性デバイスの分極を増大させるため半導体ウェハに外部機械的応力を印加することを記載している。
【特許文献２】米国特許番号第８，７７８，７７４号
【発明の概要】
【００１５】
強誘電性集積回路を製造する方法の記載される例において、及びそのように製造される集積回路の例の記載されるにおいて、強誘電性材料の分極特性が高められる。
【００１６】
このような集積回路は、後続の熱プロセスに耐え得る。
【００１７】
また、このような方法及び集積回路が、強誘電性メモリのための改善された読み出しマージンを提供する。
【００１８】
このような方法及び集積回路において、強誘電性構造を形成することに関与するプロセスの改変を必要とすることなく、分極特性が高められる。
【００１９】
このような方法及び集積回路は、ウェハチップスケールパッケージ（ＷＣＳＰ）技術によりパッケージングされ得る。
【００２０】
幾つかの記載される例に従って、パッシベーション材料が、強誘電性集積回路ダイの表面に適用され、下にある強誘電性材料に圧縮応力を与える引っ張り応力状態まで硬化される。一例において、パッシベーション材料は、高速温度ランプを用いる熱プロセスにより硬化されるポリイミドフィルムであり、高速温度ランプは、短い時間期間の間強誘電性材料のキューリー温度を下回る温度までそのフィルムを加熱する。
【図面の簡単な説明】
【００２１】
【図１ａ】従来の方法に従って構成された強誘電性キャパシタを含む集積回路の一部の断面図である。
【００２２】
【図１ｂ】従来の強誘電性キャパシタの電荷対電圧特性のグラフである。
【００２３】
【図１ｃ】従来の１Ｔ−１Ｃ強誘電性メモリセルの概略及びブロック形式の電気図である。
【００２４】
【図１ｄ】図１ｃの１Ｔ−１Ｃ強誘電性メモリセルの読み出しのオペレーションのタイミング図である。
【００２５】
【図２】一実施例に従った強誘電性集積回路を製造するためのプロセスフローのフローチャートである。
【００２６】
【図３】図２の実施例に従って製造された集積回路の一部の概略形式の断面図であり、強誘電性構造上の上にあるパッシベーションフィルムの効果を説明する。
【００２７】
【図４】ウェハチップスケールパッケージにおいてパッケージングされるような、図２の実施例に従って製造された集積回路の一部の概略形式の断面図である。
【発明を実施するための形態】
【００２８】
本明細書において記載される一つ又は複数の実施例は、強誘電性ランダムアクセスメモリ（ＦＲＡＭ）などの強誘電性メモリを備えた集積回路に実装される。このような実装は、そういった文脈において特に有利である。しかし、これらの概念は、他の種類の強誘電性構造及びデバイスを備えた集積回路など、他の用途において有利に適用され得る。
【００２９】
硬化されたポリイミドは集積回路の表面に良好に接着し、このような接着は、モールディングされたプラスチックパッケージにおいてなど、パッケージされるとき、集積回路のための応力緩和剤として機能するポリイミドフィルムの能力において重要である。しかし、上述したように、応力緩和フィルムを硬化するために必要とされる時間及び温度が強誘電性材料の分極特性を著しく劣化させるので、ポリイミド又は硬化又はアニールを必要とするその他の材料の応力緩和フィルムをつけることは、強誘電性デバイスを含む集積回路には全く好ましくない。特定の例において、ポリイミド応力緩和フィルムのための典型的な硬化プロセスは、およそ１時間の３７５℃でのベークであり、これは、チタン酸ジルコン酸鉛（ＰＺＴ）強誘電性材料の分極特性に本質的に致命的である。この劣化は水素の強誘電性フィルムへの拡散から生じると考えられており、このような拡散は、従来の方式でポリイミドを硬化するために必要とされる時間及び温度により加速される。従って、従来の強誘電性デバイスは、典型的に、ポリイミド応力緩和フィルムを利用することなくパッケージングされる。このようなパッケージでははんだボール及び再分配導体層を形成するために一つ又は複数のポリイミドパッシベーションフィルムが必要となるので、ポリイミドを強誘電性集積回路と共に用いることができないことにより、強誘電性デバイスのためのウェハチップスケールパッケージ（ＷＣＳＰ）技術の利用が不可能となる。
【００３０】
しかしながら、ポリイミドフィルムは、硬化されると本質的な引っ張り応力を示す。また、硬化されたポリイミドの集積回路の表面への優れた接着のため、硬化されたポリイミドフィルムにおける本質的な引っ張り応力は、強誘電性材料の分極特性が高められる程度に、下にある集積回路における薄膜層に対して圧縮応力を及ぼす。例示の実施例に従って、水素拡散又はその他の時間及び温度分極劣化メカニズムに因ってその強誘電性材料の分極を劣化させることなく、硬化されたパッシベーションフィルムにおける本質的な引っ張り応力が下にある強誘電性材料において有益な圧縮応力を与えるように、強誘電性集積回路の表面においてパッシベーションフィルム（ポリイミドなど）を硬化するための或るアプローチが見出されている。この発見を組み込む実施例をこれ以降に詳細に説明する。
【００３１】
図２は、幾つかの実施例に従って、強誘電性材料の分極特性が高められるように、図１ａ〜図１ｄに関して上述した形式における強誘電性キャパシタなどの強誘電性回路要素を備えた集積回路を製造するためのプロセスフローを図示する。このプロセスフローは、トランジスタ（図１ａのトランジスタ５など）が、従来の方式で基板又はその他の支持ボディの半導性表面において又はその近くで形成されるプロセス３０で始まる。特に、基板は、所望により隔離誘電性構造のような構造及び適切なドープされたウェルと共に、適切なドーパント濃度を有する単結晶シリコンに対応し得る。代替として、シリコンオンインシュレータの文脈において、基板は、絶縁層が形成される「処理」ウェハに対応し得、上にあるエピタキシャルシリコン層においてトランジスタ及びその他の回路要素が形成される。いずれの場合でも、構造及び特徴（ゲート誘電体層、ゲート電極、及びソース／ドレイン領域など）は、従来のＭＯＳプロセスに従って基板の表面において又はその近くで形成される。ＣＭＯＳの文脈において、これらのトランジスタは、ｐチャネルＭＯＳ及びｎチャネルＭＯＳトランジスタ両方を含み得る。その他の回路要素（ＭＯＳキャパシタ及びレジスタなど）もこのプロセス３０において製造され得、レベル間誘電体層が形成され、コンタクト開口が、特定の回路レイアウトに適切なようにこのような層を介して形成される。
【００３２】
図２のプロセスフローにおけるプロセス３０の後、強誘電性キャパシタ（図１ａのキャパシタ２など）が形成され、一つ又は複数の導電性層が下側導電性プレート層として機能するように形成されるプロセス３２で始まる。典型的に、プロセス３２は、下側導電性プレート層と下にある構造との間に配置される適切な障壁金属層と共に、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、プラチナ（Ｐｔ）、及びこの用途に用いるのに適するその他の金属及び金属酸化物の一つ又は複数など、所望の導電性材料の一つ又は複数の層のスパッタ堆積によって実施され得る。多くの実装において、プロセス３２において堆積される特定の導体は、この層の上に堆積されるべき強誘電性材料との、及びその構造が製造プロセスの残りにおいて曝露され得る温度及びその他の条件との互換性のために選択される。プロセス３２における下側導電性プレート層の堆積の後、チタン酸ジルコン酸鉛（ＰＺＴ）などの強誘電性材料が、プロセス３４において有機金属化学気相成長により全体的に堆積される。本実施例に従ったプロセス３４において用いるのに適する堆積プロセスの例は、米国特許番号第６，７３０，３５４号及び第８，９６２，３５０号に記載されており、これらはいずれも、本願と同一出願人に譲渡されており、参照により本願に組み込まれる。ＰＺＴ堆積プロセス３４が完了すると、上側導電性プレート層が、スパッタ堆積などにより、プロセス３６において強誘電性材料の上に堆積される。上側導電性プレート層の組成は、典型的に、対称性のため及び各々に対して同じ材料及びプロセスの利用を可能にするため、下側導電性プレート層のものと同じであり得る。下側及び上側導電性プレート層が複数の導電性材料のスタックで構成される場合、上側プレート層におけるそれらの材料の堆積の順は、典型的に、下側プレート層のための順とは逆になる。プロセス３８において、強誘電性キャパシタはその後、そのサイズ及び場所を画定するためフォトレジスト又は別のマスク層のフォトリソグラフィパターニングにより完了され、その後、上側及び下側導電性プレート層、及びそれらの層の間の強誘電性材料の、単一のマスクされたスタックエッチングが続く。参照により本願に組み込まれ、本願と同一出願人に譲渡された米国特許番号第６，６５６，７４８号は、実施例に関連してプロセス３８として用いるのに適した強誘電性スタック形成及びエッチングの一例を説明している。また、プロセス３８において、任意選択で、強誘電性パッシベーションフィルムが、本願と同一出願人に譲渡され、この参照により本願に組み込まれ、２０１３年３月７日に公開された米国特許公開番号２０１３／００５６８１１に記載されたものなど、エッチングされたキャパシタ構造の上に形成され得る。
【特許文献３】米国特許番号第６，７３０，３５４号
【特許文献４】米国特許番号第８，９６２，３５０号
【特許文献５】米国特許番号第６，６５６，７４８号
【特許文献６】米国特許公開番号２０１３／００５６８１１
【００３３】
その後、プロセス４０において、金属導体の一つ又は複数のレベルを形成するための従来のプロセスが、形成されている集積回路における種々の回路要素間の相互接続を画定するために実施される。典型的に、相互接続の所与のレベルのためのプロセス４０は、レベル間誘電体層の堆積、下にある導体へのビア及びコンタクトを形成するためのそのレベル間誘電体層のパターニングエッチ、少なくとも金属導体の層を、及び恐らくレベル間誘電体を介するビアを充填するための導電性プラグを含む導電性材料の堆積、及びそのレベルにおける金属導体の配路を画定するための金属層のパターニングされたエッチングを含み得る。プロセス４０は、付加的な導体レベルを形成するため所望とされるように反復される。６又は７個の金属レベルを備える集積回路が一般的である。
【００３４】
プロセス４０において堆積及びパターニングされた一つ又は複数の金属層の特定の材料は、アルミニウム、銅、その他の従来の金属、又は合金、及びこれらの金属のその他の組み合わせであり得る。銅メタライゼーションは、典型的に、下にあるトランジスタへの銅の拡散を制限するため、典型的にシリコン窒化物である下にある障壁層の利用を要求する。しかし、シリコン窒化物は、比較的高い濃度の水素を含みがちであり、これは、強誘電性材料内に拡散し得、そのため、後続の熱プロセスの結果、強誘電性材料を劣化させ得る。アルミニウムメタライゼーションは、典型的に、より少ない水素を含み、そのため強誘電性集積回路との互換性が一層良好であると考えられている。しかし、本願の記載からこれ以降で明らかとなるように、記載される実施例は、シリコン窒化物障壁層を備える場合でも銅メタライゼーションの利用を可能にする一方で、強誘電性材料の分極特性における劣化を避ける。
【００３５】
プロセス４０の後、プロセス４２において保護オーバーコート層（典型的に、シリコン窒化物又はシリコンオキシナイトライドで構成される）が全体的に堆積される。その後、プロセス４４において、従来の方式で、上側金属レベルにおけるボンドパッドの上に開口を形成するために、フォトリソグラフィパターニング及び保護オーバーコートのエッチングが実施される。
【００３６】
その後、本実施例に従って、プロセス４６において集積回路の表面の上にパッシベーションフィルムが堆積される。このパッシベーションフィルムの組成は、硬化されたパッシベーションフィルムの応力状態が、集積回路における下にある強誘電性回路要素に対して応力を及ぼすように、後述の本実施例に従うような方式で硬化されるとき応力状態を達成する材料のものである。このようなパッシベーションフィルムの一例は、ＨＤ  ＭｉｃｒｏＳｙｓｔｅｍｓから入手可能なＨＤ４１００ポリイミド製品などのポリイミドである。パッシベーションフィルムとして用いるのに適するその他の材料には、ポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテンベースの重合体（ＢＣＢ）、フッ素重合体、及び、ＳｉＯ２と比較して低い弾性係数を有するその他の重合体含有ソフト応力リリース材料が含まれる。プロセス４６は、およそ数マイクロメートルの厚みまで、ウェハの表面上にパッシベーションフィルム材料をスピンオン又はその他の方式でディスペンスすることによるなど、選択されたパッシベーションフィルム材料のための従来の方式で実施され得る。本実施例に従ってプロセス４４においてディスペンスされるパッシベーションフィルムの一例は、ＨＤ４１００ポリイミドの１０μｍの層である。
【００３７】
プロセス４７において、プロセス４４において堆積されたパッシベーションフィルムの選択された場所が、プロセス４２における下にある保護オーバーコートのエッチングにより予め露出されたボンドパッドを露出させるためにフォトリソグラフィ的に取り除かれる。パッシベーションフィルムが感光性ポリイミド又は同様のフィルムである場合、ボンドパッド開口及びフィルムのその他の選択された場所が、特定の材料に適切なようにフィルムのマスクされた曝露及び現像によりプロセス４７において取り除かれ得る。パッシベーションフィルムが化学的エッチングを要求する場合、プロセス４７は従来のフォトリソグラフィパターン及びエッチングプロセスに関与し得る。この代替に従って、プロセス４２の事前の保護オーバーコートエッチングは、場合によってはプロセスフローから省かれ得、プロセス４７は、上側金属レベルのボンドパッドを露出するためパッシベーションフィルムのエッチング及び下にある保護オーバーコートのエッチング両方を含む。
【００３８】
その後、プロセス４８が、プロセス４４において堆積されたパッシベーションフィルムを硬化するために実施される。概して、硬化プロセス４８は、プロセス４４において堆積されたパッシベーションフィルムを備えた、製造されている集積回路を含むウェハを、その硬化温度で選択される時間期間の間、或る選択される硬化温度まで加熱することによって実施される。これらの実施例に従って、硬化プロセス４８の時間及び温度条件は、パッシベーションフィルムを、水素拡散又はその他の時間及び温度分極劣化メカニズムに起因してその強誘電性材料の分極を劣化させることなく、下にある強誘電性材料における圧縮応力を付与するために充分な本質的な引っ張り応力を示す状態に硬化するように選択される。硬化プロセス４８の条件の範囲は、少なくとも部分的に、強誘電性材料及びパッシベーションフィルムに用いられる特定の材料に依存し得る。
【００３９】
しかし、硬化プロセス４８の時間及び温度条件に対する幾つかの一般的な制限が、これらの実施例に関連して見出されてきている。強誘電性材料は、「キューリー温度」を示し、これは、外的に印加された電界がない場合に、強誘電性材料の結晶構造が、分極温度の損失を起こす位相変化を経験する温度として定義される。一方、消極された材料は、保持電圧の印加の際に再分極し得、強誘電性材料の、キューリー温度を上回る温度への反復される又は拡張される曝露が、その分極特性における何らかの永久的劣化となり得ると考えられている。従って、この実施例における硬化プロセス４８は、プロセス３４において堆積された強誘電性材料のキューリー温度を下回る硬化温度で実施される。この硬化温度は、非接触ＩＲ高温計によるなど、ウェハにおいて測定されるべき温度であることが予期される。
【００４０】
第２に、上述のように、強誘電性材料の高温曝露の期間は、その分極特性の劣化における大きな要因である。従って、この実施例における硬化プロセス４８は、硬化プロセス４８における強誘電性材料の高温への全体的な曝露を最小化するため、硬化温度が保たれる時間を最小化することによって、及びウェハが硬化温度まで加熱された後、硬化温度から冷却される、ランプレートを最大化することによって実施される。
【００４１】
実験によりＰＺＴ強誘電性材料の分極特性を高めることが観測されてきている硬化プロセス４８の一例は、電磁加熱により実施される。この実施例において、プロセス４８の電磁加熱は、パッシベーションフィルムの重合体の振動周波数に結合する周波数でのパッシベーションフィルムへの電磁エネルギーの印加に関与し、これにより、フィルムが加熱及び硬化される。硬化プロセス４８に適していると認められてきている電磁加熱の１つのタイプは、可変周波数マイクロ波システムにより印加され得るなどのマイクロ波加熱であり、可変周波数マイクロ波システムにおいて、電磁波の周波数は、特定のパッシベーションフィルムの重合体に効率的に結合するように選択され得る（例えば、約５ＧＨｚ〜約９ＧＨｚの範囲にわたるなど）。既知であるように（参照により本願に組み込まれる米国特許番号第７，９３９，４５６号に記載されるものなど）、可変周波数マイクロ波加熱は、典型的に、マイクロ波エネルギーに対して中心周波数を選択すること、及びその後、周波数を、その中心周波数の±５％辺りの範囲にわたるなど、その周波数範囲辺りに急速に及び実質的に継続的にスイープすることによって実施されるが、この範囲は、用いられる特定の機器に基づいて変化し得る。硬化プロセス４８のこの例では、約１０μｍの厚みのＨＤ４１００ポリイミドのパッシベーションフィルムを含み、上述のように製造される強誘電性回路要素を備えた集積回路を含む一つ又は複数のウェハが、可変周波数マイクロ波システムのバキュームチャンバ内に置かれ、約±６．２５％＿（０．４ＧＨｚ）の範囲にわたって変調される、約６．２５ＧＨｚの中心周波数でのマイクロ波エネルギーの印加により加熱される。この可変周波数マイクロ波エネルギーは、例えば、約３６０℃で、約５〜１０分間など２０分未満の間など、少なくとも約３４０℃であり、約３９０℃又は約３９０℃より低い温度の（この例では４００℃が、堆積されたＰＺＴのキューリー温度である）、ウェハにおいて測定される硬化温度までウェハを加熱する。
【特許文献７】米国特許番号第７，９３９，４５６号
【００４２】
硬化プロセス４８を実施するための電磁加熱の利用は、電磁エネルギーが、ポリイミドパッシベーションフィルムの有機分子に（及び同様に、パッシベーションフィルムのために用いられるようなその他の有機材料に）、それが、強誘電性材料を含む下にある集積回路の無機分子に結合し得るよりもずっと強く結合し得ることを考慮すると、これらの実施例に関連して特に有益となることが予期される。従って、結合におけるこの差が、硬化メカニズムを実施するためにパッシベーションフィルムを効率的に加熱する一方で、強誘電性材料に搬送されるエネルギーが低減される。従って、電磁加熱の利用は、硬化プロセス４８におけるデバイスの熱曝露を制御するように動作するが、強誘電性材料の性能に直接影響しない。実際に、プロセス４８において用いられる電磁硬化により生じる強誘電性材料の加熱のみが、パッシベーションフィルムから強誘電性材料にそれらの間の介在層を介して導通される熱となり得る。従って、パッシベーションフィルムの電磁加熱は、下にある強誘電性材料の温度曝露を最小化するために、最小時間でそのフィルムを硬化させるためにうまく適合している。
【００４３】
可変周波数マイクロ波は、硬化プロセス４８において用いるための電磁加熱の特に有効なタイプであると考えられている。例えば、上記で組み込まれた米国特許番号第７，９３９，４５６号に記載されるように、半導体ウェハの処理における可変周波数マイクロ波加熱は、損傷するアーク形成を避け、また、ウェハにわたってより均一なを加熱を提供する。可変周波数マイクロ波エネルギーによって提供されるこのより均一な加熱は、この実施例においてプロセス４８におけるパッシベーションフィルムの硬化を著しく改善すると考えられており、一層短い硬化時間を可能にし、そのため、高められた硬化温度への曝露による下にある強誘電性材料の劣化が低減される。
【００４４】
ウェハ表面（即ち、ポリイミドパッシベーションフィルム）に向けられる非接触ＩＲ高温計により測定されるような、周囲温度から硬化温度までのウェハの加熱は、この例では、０．６０℃秒毎など、少なくとも０．４０℃秒毎のランプレートで実施される。また、ウェハが硬化温度から周囲温度に戻るランプレートは最大化されるべきであり、この実施例において、望ましいランプレートは、０．６０℃秒毎など、少なくとも０．４０℃秒毎である。最終的な硬化温度を下回る温度からの硬化メカニズムの範囲が微々たるものであることが予期されることを考慮すると、物理的システムにおいて得られる範囲では、「ステップ係数」に似た加熱及び冷却ランプレートが望ましい一方で、それらのランプ期間における温度曝露の強誘電性材料に対する劣化効果は累積的となり得る。この点で、硬化プロセス４８においてより小さなキャパシティの可変周波数マイクロ波システム（シングルウェハシステムなど）を用いることにより、強誘電性材料の劣化が更に低減され得る。これは、このようなより小さなシステムは、一層大きなバッチシステムより短いクールダウン時間を有しがちであるためである。
【００４５】
プロセス４８においてパッシベーションフィルムを硬化させるためにその他のアプローチが代替として用いられ得る。例えば、高速熱アニール（ＲＴＡ）は、硬化プロセス４８のための適切な技術であり得る。この点で、従来のＲＴＡシステムの構成に対する比較的シンプルな変形が、これらの実施例に従って硬化プロセス４８におけるそれらの使用を可能にし得る。硬化プロセス４８に対するその他のアプローチにおいて、硬化温度での時間が制限される一方で、パッシベーションフィルムが充分に硬化される。
【００４６】
図３は、下にある強誘電性構造上のパッシベーションフィルム堆積プロセス４４及び硬化プロセス４８の結果を概略的に図示する。この例では、強誘電性キャパシタ５５が、基板５２の表面において又はその近くで形成されており、強誘電性材料６２のいずれかの側の下側及び上側プレート６０ａ、６０ｂを含む。誘電性材料５４が、下側及び上側プレート６０ａ、６０ｂ、及び強誘電性材料６２の上に及びその付近に配置され、集積回路において金属レベル（図示せず）を絶縁する種々のレベル間誘電体層、及びプロセス４２において堆積される保護オーバーコート層を含む。図３のこの概略図において、ポリイミドパッシベーションフィルム６０が、誘電性材料５４の上に配置される。
【００４７】
図３に示す力矢印により明らかなように、これらの実施例に従った硬化プロセス４８におけるポリイミドパッシベーションフィルム６０の硬化の際、パッシベーションフィルム６０は本質的な引っ張り応力を示す。ポリイミドパッシベーションフィルム６０の誘電性材料５４の表面に対する優れた接着のため、従来の集積回路において典型的なように、パッシベーションフィルム６０のこの引っ張り応力状態が、下にある誘電性材料５４に対して圧縮応力を及ぼす。誘電性材料５４に対するこの圧縮応力は、その層に対して図３において示される力矢印により明らかなように、強誘電性材料６２にも伝わる。この圧縮応力は、強誘電性材料６２の分極性能を改善することが分かっている。
【００４８】
再び図２を参照すると、プログラミングプロセス４５が、硬化プロセス４８前に任意選択で実施され得る。例えば、図２に示すように、プログラミングプロセス４７が、プロセス４６において保護オーバーコートのパターニングされたエッチングにより提供される、ボンドパッド又は集積回路のその他の端子へのアクセスの後、パッシベーションフィルムの堆積の前に、実施される。幾つかの実施例に関連して、（図３に関連して上述したように）硬化されたパッシベーションフィルムにより強誘電性材料に及ぼされる圧縮応力に起因する強誘電性回路要素の分極特性における向上は、強誘電性材料が硬化プロセス４８前にプログラムされる（即ち、分極される）場合において更に高められることが観測されてきている。従って、プログラミングプロセス４７は、集積回路における強誘電性構造の各々への、それらの強誘電性構造のための保持電圧で又はその保持電圧を上回る電圧の印加によって実施される。典型的に、このプログラミングプロセス４７は、集積回路を含むウェハがその製造後に電気的にテストされる時になど（保護オーバーコートプロセス４２の後及び硬化プロセス４８の前の任意の時間になど）、従来の自動化されたテスト機器を用いて実施され得る。
【００４９】
これらの実施例の幾つかに関連して、プログラミングプロセス４７において適用される分極の極性は、強誘電性材料に対する印加された圧縮応力の向上効果に影響し得ることも分ってきている。図１ａ〜図１ｃに関して上述した強誘電性メモリセルと同様に電気的に配置される強誘電性キャパシタの例では、分極向上は、「１」データ状態をプログラミングするプロセス４７に比して、強誘電性キャパシタ上で「０」データ状態をプログラミングするプログラミングプロセス４７によって増大されることが観測されている。より具体的には、正のプレートライン電圧が図１ａの上側導電性プレート２０ｂに印加される図１ａ〜図１ｄの配置において、「０」データ状態（即ち、図１ｄにおいてＶ（０）遷移を示す状態）は、図１ｂのヒステリシス図における「＋１」分極状態に対応する。概して、プロセス４７においてプログラムされたこの好ましい分極状態は、読み出し電圧の印加により反対の状態に分極されていない強誘電性材料に対するものである。
【００５０】
プログラミングプロセス４７のための好ましい分極状態（「０」データ状態など）が強誘電性構造により示され得る一方で、より好ましくない分極状態（この例では、「１」データ状態）は、分極されていない（又は「自然（native）」）強誘電性材料に対して硬化プロセス４８に起因するものに比して、それでも何らかの付加的な向上を示し得る。しかし、上述のように、強誘電性材料の分極特性における著しい向上は、強誘電性材料の事前分極の付加的な利点なしでも得られる。従って、プログラミングプロセス４７は、この実施例において任意選択である。
【００５１】
硬化プロセス４８の後、アッセンブリ及びテストプロセス５０が、従来の方式で集積回路に対して実施される。アッセンブリ／テストプロセス５０は、用いられている特定のプラスチック又はセラミックパッケージング技術に応じて、ウェハ形態からの集積回路のダイシング、個別ダイのリードフレーム又はその他のパッケージへの搭載、最終的なパッケージのリードに集積回路のボンドパッドを電気的に接続するためのワイヤボンディング又はその他のボンディング、及び、リードフレーム及びダイの周りでプラスチックモールド化合物をモールディング（及び硬化）すること又はパッケージをその他の方式でシーリングすることによるパッケージの完了、などのアッセンブリオペレーションを含む。その後、所望のデバイス機能性に適切なようにそれらの集積回路における強誘電性構造の実施を含み、アッセンブリ／テストプロセス５０の一部として、パッケージされた集積回路の電気的テストも実施される。アッセンブリ／テストプロセス５０はまた、集積回路の製造業者により実施されるにせよ又は顧客又はその他のエンドユーザーにより実施されるにせよ、はんだリフロー又はウェーブはんだ付けなど、パッケージされた集積回路の印刷回路基板への搭載又はその他のシステム実装を含み得る。
【００５２】
幾つかの実施例が、ウェハチップスケールパッケージ（ＷＣＳＰ）と称されるタイプのパッケージにおける強誘電性集積回路のパッケージングを可能にする。これらのパッケージは、本質的にダイ自体のサイズであり、ポリイミド又はその他のパッシベーション層により集積回路表面から分離されるはんだボールに依存する。これらのパッシベーション層に対する従来の硬化プロセスから生じる分極特性の劣化は、強誘電性デバイスのためのＷＣＳＰ技術の利用を事実上排除してきている。しかし、（これらの実施例に従って実装されるパッシベーション硬化プロセスによって提供されるような）特にＦＲＡＭデバイスのための高められた分極性能、及びその結果の改善された読み出しマージンは、ＦＲＡＭ及び他の強誘電性デバイスのためのＷＣＳＰ技術の利用を可能にしてきている。
【００５３】
図４は、一実施例に従ってＷＣＳＰパッケージにおいてパッケージングされり強誘電性集積回路を断面で図示する。この例では、集積回路ダイ７０が、図２のプロセスフローに関連して上述したように、その基板の半導性表面において及びその近くに形成される回路構成要素７２を有する。図４において概して示唆されるように、これらの回路構成要素７２は強誘電性キャパシタ５５を含む。導電性パッド７４が、ダイ７０の表面におけるボンドパッドに対応し、能動回路要素７２と電気的に結合される。第１のパッシベーション層７６が、ポリイミド又はその他の適切なパッシベーション材料の層であり、ダイ７０の表面上にディスペンスされており、図示するようにパッド７４の一部を露出させるためパターニングされている。本実施例に従って、硬化プロセス４８は、上述のように、この構造を、パッシベーション層７６が引っ張り応力状態を得るために充分であるが強誘電性材料の分極特性を著しく劣化させるほど長くない期間の間、キャパシタ５５における強誘電性材料のキューリー温度を下回る硬化温度まで加熱することによって、パッシベーション層７６を硬化する。
【００５４】
再配線層（ＲＤＬ）７８は、パッド７４と電気的に結合するため第１のパッシベーション層の表面において堆積及びパターニングされる導電性層である。パターニングされると、ＲＤＬ層７８は、パッド７４から、外部電気的コンタクトが形成されるべき場所まで、第１のパッシベーション層７６の表面上に延在する。この例では、同じくポリイミド又はその他の適切なパッシベーション材料である第２のパッシベーション層８０が、第１のパッシベーション層７６及びＲＤＬ層８０の表面上にディスペンスされ、硬化プロセス４８により硬化され、選択された場所においてＲＤＬ１８を露出させるようにパターニングされる。キャパシタ５５の強誘電性材料に対して第２のパッシベーション層８０により及ぼされる応力は、それがダイ７０の表面とのみ（即ち、第１のパッシベーション層７６を介して）間接的に接触することを考慮すると、減衰され得る。従って、第２のパッシベーション層８０に対して実施される硬化プロセス４８の第２のインスタンスの期間は、構造的保全性を得るような期間のものであることのみを必要とする。代替として、パッシベーション層７６、８０は、上述のようにその材料の分極特性を劣化させることなく、両方の層を、キャパシタ５５の強誘電性材料に圧縮応力を及ぼす引っ張り応力状態に置くように硬化プロセス４８の単一インスタンスが実施され得るように、硬化前にディスペンス及びパターニングされ得る。
【００５５】
図３のＷＣＳＰパッケージは、ＲＤＬ７８が露出される第２のパッシベーション層８０を介する開口の位置においてアンダーバンプメタライゼーション（「ＵＢＭ」）パッド８２を形成するため、導電性金属層の堆積及びパターニングにより完了される。その後、従来の方式で、はんだボール８４がＵＢＭパッド８２において形成される。ＵＢＭ層８２は、第２のパッシベーション層８０の露出された端部を、汚染のための経路、及び、幾つかの状況においてＲＤＬ７８の要素間の短絡回路を提供し得る、下にあるＲＤＬ７８からの第２のパッシベーション層８０の剥離から保護する。ＵＢＭ８２は、はんだボール８４の材料に対する拡散障壁としても機能し得る。
【００５６】
代替として、はんだボール８４がダイ７０の表面においてパッド７４の上に形成され得る場合、単一のパッシベーション層７６（及び硬化プロセス４８の単一インスタンス）のみが必要とされ得る。
【００５７】
いずれせよ、これらの実施例に従ったパッシベーション層（図４に関して上述したように、ＷＣＳＰの文脈におけるポリイミドなど）のディスペンス及び硬化は、パッケージングされた集積回路ダイの回路要素における強誘電性材料の分極特性を、劣化させるのではなく、高め得る。また、殆どの（及び恐らく全ての）強誘電性誘電性材料は圧電性効果を示し、そのため、印加された応力により強誘電性材料の特性が変えられ得る。硬化されたパッシベーション層により印加される応力、硬化プロセスの熱、及び強誘電性キャパシタ内の電界の幾つかの組み合わせにより、その電界と並列の強誘電性材料におけるドメインの向きが永久的に及び物理的に変更される（reorient）。ドメインのこの再アライメントは、強誘電性材料の分極特性を高め、デバイスの信号マージンを増大させる。また、これらの実施例に従ったこれらのパッシベーション層の硬化は、強誘電性材料の分極特性を著しく劣化させない方式で成されるので、強誘電性材料は、ＷＣＳＰパッケージの印刷回路基板への搭載の際にはんだリフローの温度曝露に、一層良好に耐え得る。実際、従来のポリイミド硬化及びはんだリフロー処理により生じる分極劣化に起因して以前は実行可能ではなかった、強誘電性集積回路をＷＣＳＰとしてパッケージングすることが、これらの実施例により可能となると考えられている。
【００５８】
従って、強誘電性材料の分極特性を高めることにより、これらの実施例は、強誘電性材料を備えた集積回路に対して著しい利点を提供し得る。例えば、これらの実施例によって提供される改善された読み出しマージンは、高められた温度に対して意図されるシステムにおいてなど、一層幅広い範囲の用途における信頼性の高い使用に適したＦＲＡＭの製造を可能にする。また、これらの実施例は、予期される電気的性能及び信頼性仕様（回路性能、デバイスサイズなど）を、適用可能な技術ノードのために他の方式で達成され得るものから緩和させることを必要とすることなく、高温プロセス（ＷＣＳＰパッケージング、はんだリフロー、及びその他の搭載プロセスなど）のための強誘電性集積回路の公差を改善する。代わりに、強誘電性集積回路が、従来のモールドされたプラスチックパッケージにおいてパッケージングされる場合、従来の硬化処理において遭遇する分極特性における劣化を受けることなく、応力緩和剤としてポリイミドを用いる利点が得られる。また、これらの実施例は、上述のようにパッシベーション層を硬化させる際に関与する最小熱処理のため、典型的に銅と共に用いられるシリコン窒化物障壁層における高い水素濃度にも関わらず、銅メタライゼーションの利用、及びその結果の金属導体におけるアルミニウム及びその他の材料に対して増大された導電性を可能にし得る。
【００５９】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１ａ】
0006756457.tif 000002
【図１ｂ】
0006756457.tif 000003
【図１ｃ】
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【図１ｄ】
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【図２】
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【図３】
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【図４】
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