(57)【特許請求の範囲】
【請求項１】
半導体素子と、
主面と、前記主面から窪むように形成された前記半導体素子を搭載する凹部と、を有するとともに、半導体材料からなる基板と、
前記半導体素子に導通し、かつ前記凹部を含む前記基板に形成された導電層と、
前記半導体素子を覆い、かつ前記主面と同一方向を向く樹脂主面を有する封止樹脂と、
前記導電層に導通し、かつ前記樹脂主面に対して外側に突出した複数の球状導電体と、を備え、
前記凹部は、前記半導体素子を搭載する底面と、前記底面につながる連絡面と、前記連絡面と前記主面との双方につながる接続面と、を有し、
前記底面は、前記基板の厚さ方向に対して直交し、
前記連絡面は、前記底面および前記主面の双方に対して傾斜した平面であり、
前記接続面は、当該接続面に配置された前記導電層が位置する側に向けて膨出する曲面であり、
前記接続面と前記主面との境界と、前記接続面と前記連絡面との境界と、を通過し、かつ平面である前記接続面の平均傾斜面に関し、
前記主面に対する前記平均傾斜面のなす角が、前記主面に対する前記連絡面のなす角よりも小であることを特徴とする、半導体装置。
【請求項２】
一方の端が前記主面に形成された前記導電層に接し、かつ他方の端が前記複数の球状導電体のいずれかに接する柱状導電体をさらに備え、
前記柱状導電体の側面は前記封止樹脂に覆われ、
前記主面に形成された前記導電層のうち、前記柱状導電体が接する領域の厚さは、前記連絡面に形成された前記導電層の厚さよりも大である、請求項１に記載の半導体装置。
【請求項３】
前記柱状導電体は、Ｃｕからなる、請求項２に記載の半導体装置。
【請求項４】
平面視において、前記封止樹脂は、前記接続面に重なっている、請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記厚さ方向に平行であり、かつ前記連絡面および前記接続面の双方に対して直交する断面において、前記接続面の長さは、前記連絡面の長さよりも小である、請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記複数の球状導電体の各々の表層は、Ｓｎを含む合金層である、請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
前記表層に覆われた前記複数の球状導電体の各々の内部は、Ｃｕからなる球状の核と、前記核を覆うＮｉ層とからなる、請求項６に記載の半導体装置。
【請求項８】
前記樹脂主面から前記複数の球状導電体の各々の頂点までの高さは、１５０〜２００μｍである、請求項１ないし７のいずれかに記載の半導体装置。
【請求項９】
平面視において、前記底面は矩形状であり、
前記連絡面は、複数の領域を含み、
前記複数の領域が、前記底面の四辺に沿って形成されている、請求項１ないし８のいずれかに記載の半導体装置。
【請求項１０】
前記底面に対する前記複数の領域の各々の傾斜角は、いずれも同一である、請求項９に記載の半導体装置。
【請求項１１】
前記半導体材料は、単結晶材料である、請求項１ないし１０のいずれかに記載の半導体装置。
【請求項１２】
前記半導体材料は、Ｓｉである、請求項１１に記載の半導体装置。
【請求項１３】
前記主面は、（１００）面である、請求項１２に記載の半導体装置。
【請求項１４】
前記凹部を含む前記基板に形成され、かつ前記基板と前記導電層との間に介在する絶縁層をさらに備える、請求項１ないし１３のいずれかに記載の半導体装置。
【請求項１５】
前記絶縁層は、ＳｉＯ2からなる、請求項１４に記載の半導体装置。
【請求項１６】
前記導電層は、バリア層、シード層およびめっき層を有し、
これらのうち前記バリア層が、前記基板から最も近い位置に形成され、
前記シード層は、前記バリア層と前記めっき層との間に介在している、請求項１４または１５に記載の半導体装置。
【請求項１７】
前記バリア層は、Ｔｉからなる、請求項１６に記載の半導体装置。
【請求項１８】
前記めっき層の厚さは、前記シード層の厚さよりも厚い、請求項１６または１７に記載の半導体装置。
【請求項１９】
前記シード層および前記めっき層は、ともにＣｕからなる、請求項１８に記載の半導体装置。
【請求項２０】
前記半導体素子は、前記底面に形成された前記導電層に搭載され、
前記半導体素子と、前記底面に形成された前記導電層との間に介在する接合層をさらに備える、請求項１ないし１９のいずれかに記載の半導体装置。
【請求項２１】
前記接合層は、Ｎｉ層と、Ｓｎを含む合金層と、により積層されている、請求項２０に記載の半導体装置。
【請求項２２】
前記封止樹脂は、不透明であり、
前記半導体素子は、ホール素子である、請求項１ないし２１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細加工されたシリコン基板に、半導体素子として特にホール素子を搭載した半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ製造技術を応用することで、シリコン基板を微細加工し、該シリコン基板に各種半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。前記マイクロマシンの製造にあたっては、シリコン基板の微細加工手法として、アルカリ溶液を用いたウェットエッチングによる異方性エッチングが適用されている。前記異方性エッチングにより、シリコン基板に微細な凹部を精度良く形成することができ、該凹部内に各種半導体素子が搭載される。
【０００３】
ここで、特許文献１に、リードフレームにホール素子を搭載した樹脂パッケージからなる半導体装置が開示されている。該半導体装置は、ホール素子の搭載位置を従来技術に対してリードフレームを挟んで反対側にすることで、パッケージの厚さを変更することなく、該半導体装置の外部に配置された磁石とホール素子の感磁面との間の距離が従来技術よりも短く設定されている。前記距離を短く設定することで、ホール素子の磁束変化に対する感度（ホール出力電圧）が向上する。
【０００４】
前記マイクロマシンに半導体素子としてホール素子を搭載した場合、前記ホール素子の磁束変化に対する感度の向上を図るため、前記凹部の深さをより深くすることで前記距離を短く設定する必要がある。前記ホール素子は前記凹部の底面に搭載され、前記マイクロマシンが各種電子機器の回路基板に表面実装された際、前記底面に近接して前記マイクロマシンの外部に磁石が配置されるからである。このとき、前記異方性エッチングによって前記凹部の形成を行った場合、前記ホール素子を搭載するために前記底面の面積を一定以上確保する必要がある。前記底面の面積を一定以上確保すると、前記凹部の側面が前記底面に対して傾斜していることから前記凹部の平面投影面積が拡大し、前記マイクロマシンが大型化するという課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３６８３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記事情に鑑み、装置の大型化を回避しつつ、ホール素子の感度の向上を図ることが可能な半導体装置を提供することをその課題とする。
【課題を解決するための手段】
【０００７】
本発明によって提供される半導体装置は、半導体素子と、主面と、前記主面から窪むように形成された前記半導体素子を搭載する凹部と、を有し、かつ半導体材料からなる基板と、前記半導体素子に導通し、かつ前記基板に形成された導電層と、前記半導体素子を覆い、かつ前記主面と同一方向を向く樹脂主面を有する封止樹脂と、前記導電層に導通し、かつ前記樹脂主面に対して外側に突出した複数の球状導電体と、を備えることを特徴としている。
【０００８】
本発明の実施の形態において好ましくは、前記球状導電体の表層は、Ｓｎを含む合金層である。
【０００９】
本発明の実施の形態において好ましくは、前記表層に覆われた前記球状導電体の内部は、Ｃｕからなる球状の核と、前記核を覆うＮｉ層とからなる。
【００１０】
本発明の実施の形態において好ましくは、前記樹脂主面から前記球状導電体の頂点までの高さは、１５０〜２００μｍである。
【００１１】
本発明の実施の形態において好ましくは、前記凹部は、前記半導体素子を搭載する底面と、前記底面および前記主面につながる連絡面とを有し、前記底面は前記基板の厚さ方向に対して直交し、前記連絡面は前記底面に対して傾斜している。
【００１２】
本発明の実施の形態において好ましくは、前記底面の平面視形状は矩形状であり、複数の前記連絡面が前記底面の四辺に沿って形成されている。
【００１３】
本発明の実施の形態において好ましくは、複数の前記連絡面の前記底面に対する傾斜角は、いずれも同一である。
【００１４】
本発明の実施の形態において好ましくは、前記基板は、前記主面と前記連絡面との間に介在し、かつ前記主面とのなす角が、前記主面と前記連絡面とのなす角よりも小である接続面をさらに有する。
【００１５】
本発明の実施の形態において好ましくは、前記接続面は、曲面である。
【００１６】
本発明の実施の形態において好ましくは、前記接続面は、平面である。
【００１７】
本発明の実施の形態において好ましくは、前記半導体材料は、単結晶材料である。
【００１８】
本発明の実施の形態において好ましくは、前記半導体材料は、Ｓｉである。
【００１９】
本発明の実施の形態において好ましくは、前記主面は、（１００）面である。
【００２０】
本発明の実施の形態において好ましくは、前記半導体素子は、ホール素子である。
【００２１】
本発明の実施の形態において好ましくは、前記凹部を含む前記基板に形成され、かつ前記基板と前記導電層との間に介在する絶縁層をさらに備える。
【００２２】
本発明の実施の形態において好ましくは、前記絶縁層は、ＳｉＯ2からなる。
【００２３】
本発明の実施の形態において好ましくは、前記導電層は、互いに積層されたバリア層、シード層およびめっき層を有し、これらのうち前記バリア層が、前記基板から最も近い位置に形成され、前記シード層は、前記バリア層と前記めっき層との間に介在している。
【００２４】
本発明の実施の形態において好ましくは、前記バリア層は、Ｔｉからなる。
【００２５】
本発明の実施の形態において好ましくは、前記めっき層の厚さは、前記シード層の厚さよりも厚い。
【００２６】
本発明の実施の形態において好ましくは、前記シード層および前記めっき層は、ともにＣｕからなる。
【００２７】
本発明の実施の形態において好ましくは、一方の端が前記主面に形成された前記導電層に接し、他方の端が前記球状導電体に接する柱状導電体をさらに備え、前記柱状導電体の側面は前記封止樹脂に覆われている。
【００２８】
本発明の実施の形態において好ましくは、前記柱状導電体は、Ｃｕからなる。
【００２９】
本発明の実施の形態において好ましくは、前記半導体素子は、前記底面に形成された前記導電層に搭載され、前記半導体素子と前記導電層との間に介在する接合層をさらに備える。
【００３０】
本発明の実施の形態において好ましくは、前記接合層は、互いに積層されたＮｉ層およびＳｎを含む合金層からなる。
【発明の効果】
【００３１】
本発明によれば、前記半導体装置は、前記導電層に導通し、かつ前記樹脂主面に対して外側に突出した複数の前記球状導電体を備えている。このような構成をとることで、前記球状導電体は、高さが比較的高い外部端子として機能する。そして、前記半導体装置を各種電子機器の回路基板へ実装したとき、前記半導体素子（ホール素子）の搭載面である前記底面の位置が、前記回路基板の位置に対してより高くなる。これにより、前記半導体装置の外部に配置された磁石と、ホール素子の感磁面との間の距離を短く設定できるため、前記ホール素子の磁束変化に対する感度が向上する。したがって、前記半導体装置の大型化を回避しつつ、前記ホール素子の感度の向上を図ることが可能となる。
【００３２】
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態にかかる半導体装置を示す要部平面図である（絶縁層および封止樹脂を省略）。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】図３に対して半導体素子、接合層および封止樹脂を省略した断面図である。
【図５】図２の部分拡大図である。
【図６】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図７】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図８】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図９】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１０】図９に示す工程を経たときの基板の状態を示す斜視図である。
【図１１】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１２】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１３】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１４】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１５】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１６】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１７】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１８】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図１９】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図２０】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図２１】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図２２】図１の半導体装置の製造方法にかかる工程を示す断面図である。
【図２３】図１の半導体装置の製造方法にかかる工程を示す平面図である。
【図２４】本発明の第２実施形態にかかる半導体装置を示す要部平面図である（絶縁層および封止樹脂を省略）。
【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。
【図２６】図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。
【図２７】図２６に対して半導体素子、接合層および封止樹脂を省略した断面図である。
【図２８】図２５の部分拡大図である。
【図２９】本発明の第２実施形態の変形例にかかる半導体装置を示す部分拡大断面図である（断面位置は図２８に対応）。
【発明を実施するための形態】
【００３４】
本発明にかかる半導体装置の実施の形態について、添付図面に基づいて説明する。
【００３５】
〔第１実施形態〕
図１〜図５に基づき、本発明の実施形態にかかる半導体装置Ａ１０について説明する。説明の便宜上、平面図の左右方向を第１方向Ｘと、第１方向Ｘに対して直角である平面図の上下方向を第２方向Ｙとそれぞれ定義する。第１方向Ｘおよび第２方向Ｙは、ともに半導体装置Ａ１０（または後述する基板１）の厚さ方向Ｚに対して直角である。
【００３６】
図１は、半導体装置Ａ１０を示す要部平面図である。図２は、図１のＩＩ−ＩＩ線（一点鎖線）に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。図４は、図３に対して後述する半導体素子３１、接合層３２および封止樹脂４を省略した断面図である。図５は、図２の部分拡大図である。なお、図１は、理解の便宜上、後述する絶縁層１５および封止樹脂４を省略している。また、図４は、省略した半導体素子３１、接合層３２および封止樹脂４を想像線（二点鎖線）で示している。
【００３７】
本実施形態の半導体装置Ａ１０は、基板１、絶縁層１５、導電層２０、半導体素子３１、接合層３２、封止樹脂４、複数の球状導電体５１および複数の柱状導電体５２を備えている。本実施形態においては、半導体装置Ａ１０は、各種電子機器の回路基板に表面実装される形式の磁気センサである。本実施形態においては、半導体装置Ａ１０は平面視（基板１の厚さ方向Ｚ視）矩形状である。
【００３８】
基板１は、半導体素子３１を搭載し、半導体装置Ａ１０の基礎となる部材である。基板１は、単結晶材料である半導体材料からなり、本実施形態においては、Ｓｉの単結晶材料である。また、本実施形態においては、基板１の厚さは２００〜３５０μｍである。図１に示すように、基板１は平面視矩形状である。基板１は、主面１１、裏面１２、側面１３および凹部１４を有する。
【００３９】
主面１１は、図２および図３に示す基板１の上面である。本実施形態においては、複数の球状導電体５１および柱状導電体５２が、ともに主面１１が向く方向と同一方向に沿って形成されていることから、主面１１は半導体装置Ａ１０を各種電子機器の回路基板に実装する際に利用される面である。裏面１２は、図２および図３に示す基板１の下面である。半導体装置Ａ１０が実装された際、裏面１２は上方を向く。図２および図３に示すように、主面１１および裏面１２は、ともに基板１の厚さ方向Ｚに対して直交している。主面１１および裏面１２は、基板１の厚さ方向Ｚにおいて互いに反対側を向いている。主面１１および裏面１２は、ともに平たんである。本実施形態においては、主面１１は（１００）面である。また、図１および図２に示すように、本実施形態においては、基板１には主面１１から窪む凹部１４が形成されている。凹部１４が形成されていることにより、図１に示すように、平面視において主面１１は凹部１４を囲む枠状となっている。
【００４０】
図２および図３に示すように、側面１３は、主面１１と裏面１２との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。本実施形態においては、複数の側面１３は、いずれも主面１１および裏面１２に対して直交している。また、複数の側面１３は、いずれも平たんである。
【００４１】
図１〜図３に示すように、凹部１４は、主面１１から窪むように形成された、半導体素子３１を搭載する部位である。凹部１４は、基板１の厚さ方向Ｚにおいて基板１を貫通していない。凹部１４は、底面１４１および連絡面１４２を有する。底面１４１は、半導体素子３１を搭載する面である。本実施形態においては、底面１４１は、基板１の厚さ方向Ｚに対して直交し、かつ平たんである。また、底面１４１の平面視形状は矩形状である。
【００４２】
図１〜図３に示すように、連絡面１４２は、底面１４１および主面１１につながる面である。基板１の厚さ方向Ｚにおいて、図２および図３に示す連絡面１４２の下端が底面１４１につながり、図２および図３に示す連絡面１４２の上端が主面１１につながっている。連絡面１４２は、底面１４１に対して傾斜している。本実施形態においては、連絡面１４２は４つの複数面からなる。複数の連絡面１４２が、底面１４１の四辺に沿って形成されている。また、複数の連絡面１４２の底面１４１に対する傾斜角はいずれも同一であり、その角度は５４．７４°である。
【００４３】
絶縁層１５は、図２、図３および図５に示すように、凹部１４を含む基板１、すなわち主面１１、底面１４１および連絡面１４２の全体を覆うように形成された、電気絶縁性を有する被膜である。絶縁層１５は、基板１と導電層２０との間に介在している。本実施形態においては、絶縁層１５はＳｉＯ2からなる。また、本実施形態においては、絶縁層１５の厚さは１〜２μｍである。基板１は半導体材料であり、かつ図１に示すように、導電層２０は基板１に形成されることから、基板１において導電層２０が形成される部位は電気絶縁性を確保する必要がある。
【００４４】
導電層２０は、複数の球状導電体５１および柱状導電体５２とともに、半導体装置Ａ１０と各種電子機器の回路基板との導電経路を構成する部材である。図１に示すように、導電層２０は、基板１の主面１１、底面１４１および複数の連絡面１４２に形成されている。図２、図３および図５に示すように、導電層２０は接合層３２を介して半導体素子３１に導通している。
【００４５】
図２および図５に示すように、導電層２０は絶縁層１５に接して形成され、互いに積層されたバリア層２０１、シード層２０２およびめっき層２０３を有する。図５に示すように、絶縁層１５に接しているバリア層２０１が、基板１から最も近い位置に形成されている。また、シード層２０２は、バリア層２０１とめっき層２０３との間に介在している。本実施形態においては、バリア層２０１はＴｉからなり、その厚さは１０〜３０ｎｍである。後述するとおりシード層２０２およびめっき層２０３がともにＣｕであることから、バリア層２０１は絶縁層１５へのＣｕ拡散防止のために形成される。本実施形態においては、シード層２０２およびめっき層２０３は、ともにＣｕからなる。シード層２０２の厚さは、２００〜３００ｎｍである。また、めっき層２０３の厚さは、３〜１０μｍである。したがって、めっき層２０３の厚さは、シード層２０２の厚さよりも厚い。
【００４６】
導電層２０は、主面導電部２１、連絡面導電部２２および底面導電部２３を含む。
【００４７】
図１に示すように、主面導電部２１は、主面１１に形成された平面視矩形状の部位である。本実施形態においては、主面導電部２１は、主面１１と連絡面１４２との交線に沿って形成されている。該交線において、主面導電部２１は連絡面導電部２２とつながっている。主面導電部２１は複数の部位からなり、図２および図４に示すように、それぞれの主面導電部２１に柱状導電体５２が形成されている。
【００４８】
図１および図４に示すように、連絡面導電部２２は、複数の連絡面１４２のうち、第１方向Ｘに離間した一対の連絡面１４２に形成された平面視帯状の部位である。連絡面導電部２２は複数の部位からなり、いずれも第１方向Ｘに平行となるように形成されている。また、図２に示すように、基板１の厚さ方向Ｚにおいて、連絡面導電部２２の下端が底面導電部２３につながり、連絡面導電部２２の上端が主面導電部２１につながっている。
【００４９】
図１に示すように、底面導電部２３は、底面１４１に形成された平面視帯状の部位である。図１および図４に示すように、本実施形態においては、底面導電部２３は、底面１４１と連絡面導電部２２が形成されていない連絡面１４２との交線に沿って、底面１４１の内側に向かって延出している。底面導電部２３は複数の部位からなり、いずれも第１方向Ｘに平行となるように形成されている。底面導電部２３は、連絡面導電部２２が形成された連絡面１４２寄りの端部において、連絡面導電部２２とつながっている。また、図２および図３に示すように、底面導電部２３に半導体素子３１が搭載されている。
【００５０】
なお、図１に示す導電層２０の配置形態は一例であり、実際の半導体装置Ａ１０における導電層２０の配置形態は、これに限定されない。
【００５１】
半導体素子３１は、図１〜図３に示すように、底面１４１に形成された導電層２０、すなわち底面導電部２３に接合層３２を介して搭載されている。本実施形態においては、半導体素子３１はホール素子である。ホール素子によって、半導体装置Ａ１０が磁気センサとしての機能を果たす。また、本実施形態においては、前記ホール素子はＧａＡｓ型ホール素子である。ＧａＡｓ型ホール素子は、磁束の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。図２および図３に示す半導体素子３１の下面に、半導体装置Ａ１０の外部に配置された磁石に起因した磁束変化を検出する感磁面（図示略）が形成されている。半導体素子３１は、電極バンプ３１１を有する。
【００５２】
図５に示すように、電極バンプ３１１は、半導体素子３１の下面に形成された、平面視矩形状（図示略）の部位である。電極バンプ３１１は、たとえばＡｌからなる。電極バンプ３１１に接合層３２が接している。
【００５３】
接合層３２は、図２、図３および図５に示すように、半導体素子３１の電極バンプ３１１と導電層２０の底面導電部２３との間に介在する、導電性を有した部材である。本実施形態においては、接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層からなる。該合金層として具体的には、Ｓｎ−Ｓｂ系合金、またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。接合層３２により、半導体素子３１は底面導電部２３に固着によって搭載され、かつ半導体素子３１と底面導電部２３との導通が確保される。
【００５４】
封止樹脂４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。図２および図３に示すように、封止樹脂４は凹部１４内に充填され、かつ平面視において複数の柱状導電体５２が形成された部分を除いた主面１１を覆っている。あわせて、封止樹脂４は半導体素子３１を覆っている。封止樹脂４は、樹脂主面４１および樹脂側面４３を有する。樹脂主面４１および樹脂側面４３は、半導体装置Ａ１０においていずれも露出した面である。
【００５５】
図２および図３に示すように、樹脂主面４１は主面１１と同一方向を向く面である。樹脂主面４１は平たんである。樹脂主面４１から、複数の柱状導電体５２の上端がそれぞれ露出している。また、樹脂側面４３は樹脂主面４１と絶縁層１５との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。樹脂側面４３は、いずれも平たんである。本実施形態においては、樹脂側面４３はそれぞれ、基板１の側面１３と面一である。
【００５６】
複数の球状導電体５１は、図２および図４に示すように、樹脂主面４１に対して外側に突出した、半導体装置Ａ１０を各種電子機器の回路基板に実装するために用いられる部材である。複数の球状導電体５１は、いずれも導電性を有する。本実施形態においては、複数の球状導電体５１は、いずれも柱状導電体５２を介して主面１１に形成された導電層２０、すなわち主面導電部２１に導通している。球状導電体５１の表層は、Ｓｎを含む合金層である。該合金層として具体的には、先述した接合層３２と同様の鉛フリーはんだである。本実施形態においては、前記表層に覆われた球状導電体５１の内部は、Ｃｕからなる球状の核と、該核を覆うＮｉ層とからなる。このような構成を備えた球状導電体５１として、たとえばＣｕコアはんだボールが該当する。また、本実施形態においては、樹脂主面４１から球状導電体５１の頂点までの高さｈは、１５０〜２００μｍである。
【００５７】
複数の柱状導電体５２は、図１、図２および図４に示すように、主面導電部２１と球状導電体５１との間に介在する、導電性を有した部材である。柱状導電体５２の一方の端（図２に示す柱状導電体５２の下端）が主面１１に形成された導電層２０、すなわち主面導電部２１に接し、他方の端（図２に示す柱状導電体５２の上端）が球状導電体５１に接している。複数の柱状導電体５２により、主面導電部２１および複数の球状導電体５１は相互に導通している。本実施形態においては、柱状導電体５２の形状は円柱状で、その側面５２１は封止樹脂４に覆われている。また、本実施形態においては、柱状導電体５２は、たとえばＣｕからなる。
【００５８】
次に、図６〜図２３に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図６〜図２３のうち、図１０および図２３を除く図は、半導体装置Ａ１０の製造方法にかかる工程を示す断面図である。該断面は、図２に示す断面と同一である。図１０は、図９に示す工程を経たときの後述する基板８１の状態を示す斜視図である。図２３は、半導体装置Ａ１０の製造方法にかかる工程を示す平面図である。
【００５９】
最初に、図６に示すように基板８１を用意する。基板８１は、半導体装置Ａ１０の基板１の集合体である。基板８１は、単結晶材料である半導体材料からなり、本実施形態においてはＳｉの単結晶材料である。また、本実施形態においては、基板８１の厚さは２００〜３５０μｍである。基板８１は、主面８１１、裏面８１２およびマスク層８８１を有する。主面８１１は、図６に示す基板８１の上面である。裏面８１２は、図６に示す基板８１の下面である。主面８１１および裏面８１２は、基板８１の厚さ方向Ｚにおいて互いに反対側を向いている。主面８１１および裏面８１２は、ともに平たんである。本実施形態においては、主面８１１は（１００）面である。マスク層８８１は、主面８１１に形成された、たとえばＳｉ3Ｎ4からなる層である。マスク層８８１は、プラズマＣＶＤ法により形成される。
【００６０】
次いで、図７に示すように、マスク層８８１に対してフォトリソグラフィによりマスクを形成した後、ドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、マスク層８８１を部分的に除去する。このとき、マスク層８８１がＳｉ3Ｎ4からなる層であれば、ＣＦ4をエッチングガスとする。これにより、マスク層８８１には、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の開口部８８１ａが形成される。複数の開口部８８１ａからそれぞれ、主面８１１が露出する。複数の開口部８８１ａは、いずれも平面視矩形状（図示略）である。なお、図７は、ある一つの開口部８８１ａの断面を示している。
【００６１】
次いで、図８に示すように、主面８１１から窪むように、基板８１に凹部８１４を形成する。凹部８１４が、半導体装置Ａ１０の凹部１４に相当する。凹部８１４は、異方性エッチングにより形成される。本実施形態においては、該異方性エッチングは、アルカリ溶液を用いたウェットエッチングである。前記アルカリ溶液は、たとえばＫＯＨ（水酸化カリウム）溶液、またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。該工程により、マスク層８８１に形成された複数の開口部８８１ａのそれぞれにおいて、底面８１４ａと、主面８１１および底面８１４ａにつながる連絡面８１４ｂを有した凹部８１４が形成される。本実施形態においては、底面８１４ａは、平面視矩形状（図示略）である。また、連絡面８１４ｂは、底面８１４ａの四辺に沿って形成された４つの複数面である。本実施形態においては、主面８１１を（１００）面としているため、複数の連絡面８１４ｂはいずれも（１１１）面からなる。したがって、複数の連絡面８１４ｂは、いずれも底面８１４ａに対して傾斜し、その傾斜角はいずれも５４．７４°で同一である。
【００６２】
次いで、図９に示すように、マスク層８８１がＳｉ3Ｎ4からなる層であれば、たとえばＣＦ4をエッチングガスとした反応性イオンエッチング、または加熱リン酸溶液を用いたウェットエッチングにより、主面８１１に形成されたマスク層８８１を全て除去する。図１０は、マスク層８８１を全て除去したときの基板８１の状態を斜視図として示したものである。図１０に示すように、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の凹部８１４が、主面８１１が窪むように基板８１に形成される。参考に、基板８１における半導体装置Ａ１０の基板１に相当する範囲を、図１０に二点鎖線で示す。
【００６３】
次いで、図１１に示すように、凹部８１４を含む基板８１に絶縁層８１５を形成する。絶縁層８１５が、半導体装置Ａ１０の絶縁層１５に相当する。本実施形態においては、絶縁層８１５はＳｉＯ2からなり、その厚さは１〜２μｍである。絶縁層８１５は、主面８１１に加え、凹部８１４を構成する底面８１４ａおよび連絡面８１４ｂを、熱酸化法により酸化させることで形成される。
【００６４】
次いで、凹部８１４を含む基板８１に導電層８２を形成する。導電層８２を形成する工程では、バリア層８２１およびシード層８２２を形成する工程と、めっき層８２３を形成する工程とを含む。
【００６５】
まず、図１２に示すように、基板８１にバリア層８２１およびシード層８２２をそれぞれ形成する。バリア層８２１およびシード層８２２の形成範囲は、絶縁層８１５の形成範囲と同一である。先に、絶縁層８１５に接するバリア層８２１を形成し、その後、バリア層８２１に接するシード層８２２を形成する。バリア層８２１およびシード層８２２は、ともにスパッタリングにより形成される。本実施形態においては、バリア層８２１はＴｉからなり、その厚さは１０〜３０ｎｍである。また、本実施形態においては、シード層８２２はＣｕからなり、その厚さは２００〜３００ｎｍである。
【００６６】
次いで、シード層８２２に対してフォトリソグラフィによりマスクを形成する。図１３に示すように、基板８１に第１レジスト層８８２を形成した後、第１レジスト層８８２に対して露光・現像を行うことで、シード層８２２に対してマスクが形成される。第１レジスト層８８２の形成範囲は、絶縁層８１５の形成範囲と同一である。第１レジスト層８８２は、レジストをたとえばスプレー塗布することにより形成される。本実施形態においては、該レジストはポジ型レジストであるため、露光された第１レジスト層８８２の部分が、現像に用いられる現像液によって除去される。
【００６７】
次いで、図１４に示すように、基板８１にめっき層８２３を形成した後、基板８１に形成された第１レジスト層８８２を全て除去する。めっき層８２３は、第１レジスト層８８２が現像により除去された部分、すなわちシード層８２２が露出した部分に形成される。めっき層８２３は、電解めっきにより形成される。本実施形態においては、めっき層８２３はＣｕからなり、その厚さは３〜１０μｍである。該工程により、基板８１に導電層８２が形成される。
【００６８】
次いで、後述する半導体素子８３１を搭載するための接合層８３２を導電層８２に形成する。接合層８３２が、半導体装置Ａ１０の接合層３２に相当する。図１５に示すように、導電層８２に対してフォトリソグラフィによりマスクを形成する。基板８１に第２レジスト層８８３を形成した後、第２レジスト層８８３に対して露光・現像を行うことで、導電層８２に対してマスクが形成される。第２レジスト層８８３の形成範囲、材質および形成方法は、いずれも第１レジスト層８８２と同一である。このとき、第２レジスト層８８３に複数の貫通孔８８３ａが形成される。貫通孔８８３ａの形状は直方体状（図示略）である。
【００６９】
次いで、図１６に示すように、導電層８２に接合層８３２を形成した後、基板８１に形成された第２レジスト層８８３を全て除去する。接合層８３２は、互いに積層されたＮｉ層およびＳｎを含む合金層からなり、導電性を有する。本実施形態においては、基板８１に形成されたシード層８２２を活用した電解めっきによって、貫通孔８８３ａから露出しためっき層８２３にＮｉ層を析出させた後、Ｓｎを含む合金層を析出させることで、貫通孔８８３ａ内を埋めるように接合層８３２が形成される。該合金として具体的には、Ｓｎ−Ｓｂ系合金、またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。
【００７０】
次いで、主面８１１に形成された導電層８２に導通する複数の柱状導電体８５２を形成する。柱状導電体８５２が、半導体装置Ａ１０の柱状導電体５２に相当する。図１７に示すように、導電層８２に対してフォトリソグラフィによりマスクを形成する。基板８１に第３レジスト層８８４を形成した後、第３レジスト層８８４に対して露光・現像を行うことで、導電層８２に対してマスクが形成される。第３レジスト層８８４の形成範囲、材質および形成方法は、いずれも第１レジスト層８８２と同一である。このとき、第３レジスト層８８４に複数の貫通孔８８４ａが形成される。貫通孔８８４ａの形状は円柱状（図示略）である。
【００７１】
次いで、図１８に示すように、複数の柱状導電体８５２を形成した後、基板８１に形成された第３レジスト層８８４を全て除去する。本実施形態においては、基板８１に形成されたシード層８２２を活用した電解めっきによって、貫通孔８８４ａから露出しためっき層８２３に、たとえばＣｕを析出させることで、貫通孔８８４ａ内を埋めるように柱状導電体８５２が複数形成される。
【００７２】
次いで、図１９に示すように、めっき層８２３に覆われていない不要なバリア層８２１およびシード層８２２を全て除去する。バリア層８２１およびシード層８２２は、たとえばウェットエッチングにより除去される。バリア層８２１およびシード層８２２が除去された部分から絶縁層８１５が露出する。このとき、めっき層８２３、接合層８３２および複数の柱状導電体８５２についても、バリア層８２１およびシード層８２２の層厚に相当する厚さの分だけ該ウェットエッチングにより除去される。ここで、本実施形態を説明する図２〜図５および図１９〜図２２においては、理解の便宜上、該工程によって接合層８３２（接合層３２）および複数の柱状導電体８５２（柱状導電体５２）によって覆われためっき層８２３（めっき層２０３）の部位に生じる段差を、模式的に比率を拡大して示している。後述する半導体装置Ａ２０を説明する図２５〜図２８、並びに後述する半導体装置Ａ２１を説明する図２９においても同様である。該工程を経た導電層８２が、半導体装置Ａ１０の導電層２０に相当する。
【００７３】
次いで、図２０に示すように、凹部８１４に収容されるように半導体素子８３１を底面８１４ａに搭載する。半導体素子８３１が、半導体装置Ａ１０の半導体素子３１に相当する。半導体素子８３１の搭載は、ＦＣＢ（Flip Chip Bonding）により行う。半導体素子８３１にフラックス（図示略）を塗布した後、たとえばフリップチップボンダ（図示略）を用いて半導体素子８３１を接合層８３２上に仮付けする。このとき、接合層８３２は、底面８１４ａに形成された導電層８２と、図２０に示す半導体素子８３１の下面に形成された電極バンプ（図示略）との間に介在した状態となる。そして、リフローにより接合層８３２を溶融させた後に、冷却により接合層８３２を固化させる。この過程を経ることで、半導体素子８３１が凹部８１４に搭載される。
【００７４】
次いで、図２１に示すように、基板８１に半導体素子８３１を覆う封止樹脂８４を形成する。封止樹脂８４が、半導体装置Ａ１０の封止樹脂４に相当する。封止樹脂８４は、基板８１に形成された凹部８１４を充填し、かつ導電層８２、半導体素子８３１および複数の柱状導電体８５２を完全に覆うように形成する。封止樹脂８４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。その後、図２１に示す複数の柱状導電体８５２の上端が露出するまで、封止樹脂８４の上部を研削する。このとき、図２１に示す封止樹脂８４の上面が樹脂主面８４１となり、複数の柱状導電体８５２の上端はそれぞれ、樹脂主面８４１と面一となる。
【００７５】
次いで、図２２に示すように、柱状導電体８５２に接する球状導電体８５１を複数形成する。球状導電体８５１が、半導体装置Ａ１０の球状導電体５１に相当する。本実施形態においては、フラックス（図示略）を塗布した複数のＣｕコアはんだボールをそれぞれ、図２２に示す樹脂主面８４１から露出した柱状導電体８５２の上端に配置して仮付けする。そして、リフローにより前記Ｃｕコアはんだボールを溶融させた後に、冷却により固化させる。この過程を経ることで、前記Ｃｕコアはんだボールが柱状導電体８５２の上端に固着し、球状導電体８５１が形成される。このとき、樹脂主面８４１から柱状導電体８５２の頂点までの高さが１５０〜２００μｍとなる。なお、前記Ｃｕコアはんだボールを柱状導電体８５２の上端に配置して仮付けする際は、柱状導電体８５２の上端が窪むように、たとえばウェットエッチングなどにより凹部を形成し、前記凹部に前記Ｃｕコアはんだボールを係合させてもよい。
【００７６】
次いで、図２３に示すように、基板８１を第１方向Ｘおよび第２方向Ｙに配置された切断線ＣＬに沿って切断（ダイシング）することで、半導体素子８３１ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより行う。前記個片が半導体装置Ａ１０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
【００７７】
次に、半導体装置Ａ１０の作用効果について説明する。
【００７８】
本実施形態によれば、半導体装置Ａ１０は、導電層２０に導通し、かつ樹脂主面４１に対して外側に突出した複数の球状導電体５１を備えている。このような構成をとることで、球状導電体５１は、高さが比較的高い外部端子として機能する。そして、半導体装置Ａ１０を各種電子機器の回路基板へ実装したとき、半導体素子３１（ホール素子）の搭載面である底面１４１の位置が、前記回路基板の位置に対してより高くなる。これにより、半導体装置Ａ１０の外部に配置された磁石と、ホール素子の感磁面との間の距離を短く設定できるため、前記ホール素子の磁束変化に対する感度が向上する。したがって、半導体装置Ａ１０の大型化を回避しつつ、前記ホール素子の感度の向上を図ることが可能となる。
【００７９】
球状導電体５１の表層は、Ｓｎを含む合金層であり、前記表層に覆われた球状導電体５１の内部は、Ｃｕからなる球状の核と、前記核を覆うＮｉ層とからなる。このような構成をとることで、半導体装置Ａ１０を各種電子機器の回路基板へ実装する際にリフローによって前記表層が熱により溶融しても、前記表層の内部に位置する前記核が熱により溶融しないため、樹脂主面４１と前記回路基板との間の隙間を一定に確保することができる。したがって、ホール素子の感磁面において、半導体装置Ａ１０の外部に配置された磁石と前記感磁面との間の距離が一定となり、半導体装置Ａ１０の磁気検出の精度低下が防止される。
【００８０】
また、半導体装置Ａ１０は、複数の柱状導電体５２を備えていることから、主面１１に対して封止樹脂４が突出した形態となっている。ここで、凹部１４は、半導体装置Ａ１０の製造などの都合上、その形状が制限されやすく、条件によっては凹部１４内に搭載される半導体素子３１の上面が、主面１１から突出することがある。このような場合であっても、半導体素子３１の設計変更を行わずに半導体素子３１を封止樹脂４によって完全に覆い、半導体装置Ａ１０のパッケージを適切に行うことができる。
【００８１】
さらに、柱状導電体５２は、球状導電体５１とあわせて半導体装置Ａ１０の外部に配置された磁石と、ホール素子の感磁面との間の距離を短く設定する効果を有するとともに、球状導電体５１を形成するための支持部材としての機能を果たすことができる。
【００８２】
図２４〜図２９は、本発明の他の実施の形態などを示している。なお、これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
【００８３】
〔第２実施形態〕
図２４〜図２８に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。図２４は、半導体装置Ａ２０を示す要部平面図である。図２５は、図２４のＸＸＶ−ＸＸＶ線（一点鎖線）に沿う断面図である。図２６は、図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。図２７は、図２６に対して半導体素子３１、接合層３２および封止樹脂４を省略した断面図である。図２８は、図２５の部分拡大図である。なお、図２４は、理解の便宜上、絶縁層１５および封止樹脂４を省略している。また、図２７は、省略した半導体素子３１、接合層３２および封止樹脂４を想像線（二点鎖線）で示している。本実施形態においては、半導体装置Ａ２０は平面視矩形状である。
【００８４】
本実施形態の半導体装置Ａ２０は、基板１の構造および導電層２０の構成が、先述した半導体装置Ａ１０と異なる。
【００８５】
本実施形態においては、基板１は、主面１１と連絡面１４２との間に介在する接続面１６をさらに有する。図２５および図２６に示すように、基板１の厚さ方向Ｚにおいて、接続面１６の下端が連絡面１４２の上端につながり、接続面１６の上端が主面１１につながっている。したがって、図２４に示すように、接続面１６は連絡面１４２と同じく４つの複数面からなる。複数の接続面１６は、主面１１の四辺に沿って形成されている。複数の接続面１６は、連絡面１４２と同様に底面１４１に対していずれも傾斜している。
【００８６】
図２８に示すように、本実施形態においては、接続面１６は曲面である。主面１１と接続面１６とのなす角は、主面１１と、接続面１６の上下端を直線で結ぶことにより示される平均傾斜面Ｍ（図２８において想像線（二点鎖線）で示す）との鋭角の交差角で、その大きさはαである。また、主面１１と連絡面１４２とのなす角は、主面１１と、連絡面１４２との鋭角の交差角で、その大きさはβである。本実施形態においては、主面１１と接続面１６とのなす角が、主面１１と連絡面１４２とのなす角よりも小である。すなわち、α＜βの関係が成立している。
【００８７】
接続面１６は、半導体装置Ａ２０の製造過程において、図９に示す基板８１に凹部８１４を形成する工程を経た後、たとえば以下に示す手順にて形成することができる。まず、主面８１１および凹部８１４に、図６に示すマスク層８８１とは異なるＳｉ3Ｎ4からなるマスク層を、プラズマＣＶＤ法により形成する。次いで、前記マスク層に対してフォトリソグラフィによりマスクを形成した後、ＣＦ4をエッチングガスとした反応性イオンエッチングにより、前記マスクから露出した主面８１１と連絡面８１４ｂとの接続部に形成された前記マスク層を除去する。このとき、凹部８１４ごとに連絡面８１４ｂに沿った平面視枠状の開口部（図示略）が前記マスク層に形成され、前記開口部から前記接続部が露出する。次いで、ＳＦ6をエッチングガスとした反応性イオンエッチングにより前記接続部の面取りを行う。最後に、図９と同様に、主面８１１および凹部８１４に形成された前記マスク層を、たとえばＣＦ4をエッチングガスとした反応性イオンエッチング、または加熱リン酸溶液を用いたウェットエッチングにより全て除去する。
【００８８】
本実施形態においては、導電層２０は、接続面１６に沿って形成された接続面導電部２４をさらに有する。図２４および図２７に示すように、接続面導電部２４は、複数の接続面１６のうち、第１方向Ｘに離間した一対の接続面１６に形成された平面視帯状の部位である。接続面１６は複数の部位からなり、いずれも第１方向Ｘに平行となるように形成されている。また、図２５に示すように、基板１の厚さ方向Ｚにおいて、接続面導電部２４の下端が連絡面導電部２２につながり、接続面導電部２４の上端が主面導電部２１につながっている。
【００８９】
接続面導電部２４は、導電層２０の他の部位である、主面導電部２１、連絡面導電部２２および底面導電部２３と同じく、バリア層２０１、シード層２０２およびめっき層２０３を有する。バリア層２０１、シード層２０２およびめっき層２０３の各層の厚さは、導電層２０の他の部位と同一である。
【００９０】
本実施形態においても、半導体装置Ａ２０の大型化を回避しつつ、ホール素子（半導体素子３１）の感度の向上を図ることが可能となる。また、本実施形態によれば、図２４、図２５および図２６に示すように、基板１は、主面１１と連絡面１４２との間に介在する接続面１６を有する。また、図２８に示すように、主面１１と接続面１６とのなす角が、主面１１と連絡面１４２とのなす角よりも小である。このような構成をとることで、半導体装置Ａ２０の製造工程のうち、図１４に示すめっき層８２３の形成にあたって、主面８１１と連絡面８１４ｂとの接続部においても、基板８１の他の部位に形成されためっき層８２３と同一の層厚に形成することができる。めっき層８２３を形成するための第１レジスト層８８２を該接続部に塗布したとき、他の部位と比較して第１レジスト層８８２の層厚が薄くなることが防止されるためである。したがって、半導体装置Ａ２０のめっき層２０３の層厚を、いずれの形成部位において均一に仕上げることが可能となる。
【００９１】
〔第２実施形態の変形例〕
図２９に基づき、本発明の第２実施形態の変形例にかかる半導体装置Ａ２１について説明する。図２９は、半導体装置Ａ２１を示す部分拡大断面図である。図２９の断面位置は、半導体装置Ａ２０を示す部分拡大断面図である図２８に対応している。
【００９２】
本変形例の半導体装置Ａ２１は、接続面１６の形状が、先述した半導体装置Ａ２０と異なる。図２９に示すように、本変形例においては、接続面１６は平面である。主面１１と接続面１６とのなす角は、主面１１と接続面１６との鋭角の交差角で、その大きさはαである。また、主面１１と連絡面１４２とのなす角は、先述した半導体装置Ａ２０と同一で、その大きさはβである。本変形例においても、主面１１と接続面１６とのなす角が、主面１１と連絡面１４２とのなす角よりも小である。すなわち、α＜βの関係が成立している。さらに、図２５および図２９に示すように、基板１の厚さ方向Ｚに平行であり、かつ連絡面１４２および接続面１６の双方に対して直交する断面（図２５および図２９が示す断面）において、接続面１６の長さは、連絡面１４２の長さよりも小である。
【００９３】
本変形例においても、先述した半導体装置Ａ２０と同様の作用効果を奏する。
【００９４】
本発明にかかる半導体装置は、先述した実施の形態などに限定されるものではない。本発明にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【００９５】
Ａ１０，Ａ２０，Ａ２１：半導体装置
１：基板
１１：主面
１２：裏面
１３：側面
１４：凹部
１４１：底面
１４２：連絡面
１５：絶縁層
１６：接続面
２０：導電層
２０１：バリア層
２０２：シード層
２０３：めっき層
２１：主面導電部
２２：連絡面導電部
２３：底面導電部
２４：接続面導電部
３１：半導体素子
３１１：電極バンプ
３２：接合層
４：封止樹脂
４１：樹脂主面
４３：樹脂側面
５１：球状導電体
５２：柱状導電体
５２１：側面
８１：基板
８１１：主面
８１２：裏面
８１４：凹部
８１４ａ：底面
８１４ｂ：連絡面
８１５：絶縁層
８２：導電層
８２１：バリア層
８２２：シード層
８２３：めっき層
８３１：半導体素子
８３２：接合層
８４：封止樹脂
８４１：樹脂主面
８５１：球状導電体
８５２：柱状導電体
８８１：マスク層
８８１ａ：開口部
８８２：第１レジスト層
８８３：第２レジスト層
８８３ａ：貫通孔
８８４：第３レジスト層
８８４ａ：貫通孔
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
ｈ：高さ
ＣＬ：切断線
Ｍ：平均傾斜面
【図１】
0006676308.tif 000002
【図２】
0006676308.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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