(57)【特許請求の範囲】
【請求項１】
深紫外線（ＤＵＶ）照射、真空紫外線（ＶＵＶ）照射、極紫外線（ＥＵＶ）照射及び荷電粒子の少なくとも１つを感知するためのイメージセンサであって、
第１の面に形成されている回路素子を含む半導体膜と、
前記半導体膜の第２の面に形成されている純ホウ素層と、
前記純ホウ素層に形成されている反射防止コーティングとを備え、
前記純ホウ素層の厚さが２ｎｍと１０ｎｍとの間であり、
前記反射防止コーティングがアルミナを含み、
前記アルミナが１６．５ｎｍの厚さを有している、イメージセンサ。
【請求項２】
前記アルミナがＡＬＤ工程によって成膜されている、請求項１に記載のイメージセンサ。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本出願は、「Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｌａｙｅｒ  Ｆｏｒ  Ｂａｃｋ−Ｉｌｌｕｍｉｎａｔｅｄ  Ｓｅｎｓｏｒ」という名称の、２０１４年１月１０日に出願され且つ参照により本明細書に組み込まれる米国特許仮出願第６１／９２６，１０７号に対する優先権を主張する。
【０００２】
[0002]本出願は、「Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ  Ｆｏｒ  Ｓｅｎｓｏｒｓ  Ｓｕｉｔａｂｌｅ  Ｆｏｒ  Ｈｉｇｈ  Ｔｈｒｏｕｇｈｐｕｔ  Ｉｎｓｐｅｃｔｉｏｎ  Ｓｙｓｔｅｍｓ」という名称の、２００９年６月１日にＢｒｏｗｎによって出願され、現在放棄されている米国特許出願第１２／４７６，１９０号に関連する。
【技術分野】
【０００３】
[0003]本出願は、深ＵＶ（ＤＵＶ）及び真空ＵＶ（ＶＵＶ）波長での照射を感知するのに適切なイメージセンサ、並びにそのようなイメージセンサを作製するための方法に関する。これらのセンサはフォトマスク、レチクル又はウエハ検査システムでの使用及び他の用途に適切である。
【背景技術】
【０００４】
[0004]集積回路産業は、集積回路、フォトマスク、レチクル、太陽電池、電荷結合素子などのより小さいフィーチャを解像するために、またサイズがそれらのフィーチャサイズ程度の又はより小さい欠陥を検出するために、ますます高い解像度を持つ検査ツールを必要としている。
【０００５】
[0005]短波長、例えば約２５０ｎｍより短い波長で動作する検査システムが、多くの場合そのような解像度を提供することができる。詳細には、フォトマスク又はレチクル検査の場合、パターンによって生じる検査光の位相ずれはリソグラフィの間に生じるものと同一である又は非常に類似したものになるので、リソグラフィに使用されることになる波長と同一の又は近い、すなわち現世代のリソグラフィの場合１９３．４ｎｍに近い、将来のＥＵＶリソグラフィの場合１３．５ｎｍに近い波長を使用して検査することが望ましい。半導体パターン化ウエハを検査する場合、広い波長範囲は個々の波長での反射率の大きな変化を引き起こすことがあり得る層厚又はパターン寸法の小さな変化への感度を低減させることができるので、近ＵＶ、ＤＵＶ及び／又はＶＵＶ領域の波長を含む波長領域など、比較的広い波長範囲にわたって動作する検査システムが有利となり得る。
【０００６】
[0006]フォトマスク、レチクル及び半導体ウエハ上の小さい欠陥又は粒子を検出するために、高い信号対雑音比が必要とされる。検出される光子数の統計変動（ポアソン雑音）が信号対雑音比に対する基本的な制限であるので、高速で検査するときに高い信号対雑音比を確保するためには高い光子束密度が必要とされる。多くの場合、ピクセル当たりおよそ１００，０００以上の光子が必要とされる。検査システムは、典型的には、ほんの短い停止だけで１日当たり２４時間使用されるので、センサはほんの数カ月の動作で大量の照射量に曝される。
【０００７】
[0007]２５０ｎｍの真空波長を持つ光子はおよそ５ｅＶのエネルギーを有する。二酸化ケイ素のバンドギャップは約１０ｅＶである。そのような波長光子は二酸化ケイ素によって吸収されることが可能でないと思われるが、二酸化ケイ素構造はシリコン結晶の構造に完全に合致することができないので、シリコン面に成長した二酸化ケイ素はシリコンとの界面にいくつかのダングリングボンドを有しなければならない。さらにまた、単一の二酸化物は非晶質であるので、おそらく材料内にもいくつかのダングリングボンドがある。実際には、酸化物内、並びに下層の半導体への界面では、ＤＵＶ波長を持つ光子、特に波長が約２５０ｎｍより短い光子を吸収することができる無視できないほどの密度の欠陥及び不純物があることになる。さらにまた、高い照射束密度下では、２つの高エネルギー光子は非常に短い時間間隔（ナノ秒又はピコ秒）内で同じ場所付近に到達することがあり、結局電子は立て続けの２つの吸収現象によって又は二光子吸収によって二酸化ケイ素の伝導帯に励起されることができる。
【０００８】
[0008]検査、測定学及び関連用途に使用されるセンサのさらなる要件は高感度である。上述したように、高い信号対雑音比が必要とされる。センサが入射光子の大部分を信号に変換しない場合、より効率的なセンサを持つ検査又は測定学システムと比較して同じ検査又は測定速度を維持するために、より高輝度の光源が必要とされることになる。より高輝度の光源は光学器械及び検査又は測定中の試料をより高い光度に曝し、おそらく時間とともに損傷又は劣化を引き起こすことになる。より高輝度の光源はより高価でもあることになり、又は、特にＤＵＶ及びＶＵＶ波長では入手できない可能性がある。シリコンは入射するＤＵＶ及びＶＵＶ光の高い割合を反射する。例えば、波長が１９３ｎｍ付近では、表面に２ｎｍ酸化物層（自然酸化物層など）を持つシリコンは入射する光のおよそ６５％を反射する。シリコン面に約２１ｎｍの酸化物層を成長させることは、１９３ｎｍ付近の波長に対して反射率を４０％近くにまで低減させる。４０％反射率の検出器は６５％反射率のものより大幅に効率的であるが、より低い反射率、したがってより高い効率が望ましい。
【０００９】
[0009]反射防止コーティングがレンズ及び鏡などの光学素子に一般に使用される。しかしながら、光学素子のために一般に使用される多くのコーティング材料及び工程はシリコンベースのセンサとしばしば両立しない。例えば、電子及びイオンアシスト蒸着技術が光学コーティングのために一般に使用される。電子又はイオンは電気破壊を引き起こすのに十分な電荷を半導体デバイスの表面に付着させることができ、半導体に製作される回路への損傷という結果になるので、そのようなコーティング工程は半導体デバイスを被覆するためには通例使用されることができない。
【００１０】
[0010]ＤＵＶ及びＶＵＶ波長はシリコンによって強く吸収される。そのような波長はシリコンの表面から約１０ｎｍ又は数十ｎｍ以内で大部分が吸収されることができる。ＤＵＶ又はＶＵＶ波長で動作するセンサの効率は、吸収した光子によって発生される電子のどれくらいの部分が、その電子が再結合する前に収集されることができるかに依存する。二酸化ケイ素は低密度の欠陥を持つシリコンとの高品質界面を形成することができる。反射防止コーティングのために一般に使用されるものの多くを含む大抵の他の材料は、シリコンに直接成膜される場合、シリコンの表面で非常に高密度の電気的欠陥という結果になる。シリコンの表面の高密度の電気的欠陥は可視波長で動作するものと意図されるセンサの場合には問題でなくてもよく、その理由は、そのような波長は、典型的には、吸収される前にシリコン内に約１００ｎｍ以上進行することができ、したがって、シリコン面の電気的欠陥によってほとんど影響を受けないからである。しかしながら、ＤＵＶ及びＶＵＶ波長はシリコン面の近くで吸収されるので、表面の電気的欠陥及び／又は表面の層（複数可）内の捕獲電荷により、発生した電子の有意な部分は結局シリコン面で又は付近で再結合して失われることができ、低効率センサという結果になる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
[0011]したがって、高エネルギー光子を効率的に検出するが、上記不利点のいくつか又は全てを克服することが可能なイメージセンサの必要性が生じる。
【課題を解決するための手段】
【００１２】
[0012]ＤＵＶ及び／又はＶＵＶを撮像するための高量子効率のイメージセンサを製作する方法が記載される。これらの方法に従って製作されるイメージセンサは高束のＤＵＶ及びＶＵＶ照射下で長寿命動作が可能である。これらの方法は、半導体（好ましくはシリコン）ウエハに感光能動及び／又は受動回路素子を層で形成する工程ステップを含む。
【００１３】
[0013]イメージセンサを製作する例証的な方法は、基板にエピタキシャル層を形成するステップと、エピタキシャル層にゲート層であって、二酸化ケイ素及び窒化ケイ素などの誘電材料の１つ又は複数の層を備えるゲート層を形成するステップと、ゲート層に、ポリシリコン及び誘電材料を備えるが、しかし金属膜又は金属相互接続子を備えないで、回路素子を形成するステップと、基板を薄化して、エピタキシャル層の少なくとも一部分を露出させ（露出したエピタキシャル層は本明細書で半導体膜と称される）且つエピタキシャル層の少なくとも部分を露出させるステップと、エピタキシャル層の露出部分に直接純ホウ素層を形成するステップと、ホウ素層の表面に直接１つ又は複数の反射防止層を形成するステップとを含む。本明細書で使用する場合、句「回路素子」は、電荷結合素子及びフォトダイオードなどの感光デバイス、トランジスタ、ダイオード、抵抗器及びコンデンサなどの他の半導体デバイス、並びにそれら要素間の電気的相互接続（しばしば相互接続子と呼ばれる）を指す。この第１の例証的な実施形態において、ホウ素成膜前に形成される回路素子はいかなる金属相互接続子も含まない。これらの回路素子は、フォトリソグラフィ、成膜、エッチング、イオン注入及びアニールを含むがこれらに限定されない標準的な半導体製造工程を使用して形成される。試料（例えばウエハ）を薄化することは化学エッチング及び／又は研磨を使用して行われることができる。特に、この薄化は裏面に衝突する光に対するイメージセンサの感度を増加させることができる。反射防止コーティングはホウ素層に形成される。この反射防止コーティングは１つ又は複数の材料層を備えてもよい。層の少なくとも１つは原子層堆積（ＡＬＤ）技術を使用して成膜されてもよい。この反射防止コーティングはイメージセンサ内への少なくとも１つの該当する波長の透過を増加させる。一実施形態において、エピタキシャル層の少なくとも１つの露出部分は、基板を薄化した後に且つホウ素層を形成する前にドープされることができる。ホウ素及び反射防止層が裏面に成膜された後に、表面の回路は、金属相互接続子を形成することを含め、完成されることができる。
【００１４】
[0014]イメージセンサを製作する別の方法は、基板にエピタキシャル層を形成し、次いでエピタキシャル層に回路素子を形成するステップを含む。このステップは金属相互接続子を形成することを含んでもよい。支持ウエハか又は保護層が回路素子に形成されることができる。基板は次いで薄化されて、エピタキシャル層の少なくとも一部を露出させる。上記したように、この薄化は裏面に衝突する光に対するイメージセンサの感度を増加させることができる。純ホウ素層が薄化工程で露出したエピタキシャル層の表面に形成される。反射防止コーティングがホウ素層に形成される。この反射防止コーティングはイメージセンサ内への少なくとも１つの該当する波長の透過を増加させる。この反射防止コーティングは１つ又は複数の材料層を備えてもよい。層の少なくとも１つは原子層堆積（ＡＬＤ）技術を使用して成膜されてもよい。
【００１５】
[0015]高量子効率並びにＤＵＶ及び／又はＶＵＶ照射に対する長寿命動作のイメージセンサである。これらのイメージセンサは裏側から薄化され、その結果それらイメージセンサはイメージセンサの裏側に衝突する照射に対して高感度である（ここではこれらのイメージセンサは裏面照射される）。エピタキシャル層の裏面に直接成膜されるのは、薄（例えば厚さ約２ｎｍと約２０ｎｍとの間）層高純度非晶質ホウ素である。いくつかの実施形態において、１つ又は複数の追加の材料層をホウ素に被覆させてもよい。各層の厚さ及び材料はイメージセンサ内への該当する波長の透過を増加させるように選ばれてもよい。
【００１６】
[0016]本明細書に記載されるイメージセンサはＣＣＤ（電荷結合素子）又はＣＭＯＳ（相補型金属酸化膜半導体）技術を使用して製作されてもよい。イメージセンサは二次元エリアセンサ又は一次元アレイセンサでもよい。
【図面の簡単な説明】
【００１７】
【図１】イメージセンサを製作する例証的な方法を例示する。
【図２】イメージセンサを製作するための代替の例証的な技術を例示する。
【図３Ａ】図１に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図３Ｂ】図１に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図３Ｃ】図１に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図３Ｄ】図１に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図３Ｅ】図１に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図３Ｆ】図１に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図３Ｇ】図１に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図４Ａ】図２に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図４Ｂ】図２に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図４Ｃ】図２に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図４Ｄ】図２に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図４Ｅ】図２に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図４Ｆ】図２に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図４Ｇ】図２に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図４Ｈ】図２に関して記載する方法の対象となるウエハの例証的な横断面を例示する。
【図５】イメージセンサ、シリコンインタポーザ及び他の電子装置を組み込む例証的な検出器アセンブリを例示する。
【発明を実施するための形態】
【００１８】
[0022]図１は、イメージセンサを製作するための例証的な技術１００を例示する。ステップ１０１において、回路素子が、リソグラフィ、成膜、イオン注入、アニール及びエッチングなどの標準的な半導体加工ステップを使用して作成されることができる。ＣＣＤ及び／又はＣＭＯＳセンサ素子及びデバイスもステップ１０１の間に作成されてもよい。これらの回路素子はウエハの表面のエピタキシャル層に作成され、したがって表面側回路素子とも呼ばれる。好適な実施形態において、エピタキシャル（ｅｐｉ）層は厚さ約１０μｍ〜４０μｍである。好適な実施形態において、ｅｐｉ層及び基板は両方ともｐ型ドーパント（ホウ素など）でドープされるが、ｅｐｉ層はバルクウエハ（下記及び図中でｐ＋ドーピングと称される）より非常に低いドーパント濃度（下記及び図中でｐ−ドーピングと称される）を有する。典型的には、エピタキシャル層抵抗率は約１０〜１００Ωｃｍとなり、基板抵抗率は約０．０１Ωｃｍ未満となる。ポリシリコン相互接続子がステップ１０１において形成されてもよいが、金属は後続の高温加工ステップにおいて損傷を受けるので、金属相互接続子はこのステップにおいては通例形成されない。
【００１９】
[0023]ステップ１０３において、能動センサ範囲又はウエハ全体さえも裏側から薄化させることができる。この薄化は、典型的には、研磨及びエッチングの組合せを含めて、ｅｐｉ層を露出させる。一実施形態において、ウエハは、ウエハが厚さ約２００μｍ〜３００μｍになるまで裏側から研磨される。次いで、表面及び能動センサ範囲周辺のフレーム範囲がフォトレジスト又は他の適切な材料などの材料で保護される。この時点で、化学エッチング液を使用して能動センサ範囲にわたってバルクウエハをエッチングし、以て能動センサ範囲を露出させる。バルクウエハはｅｐｉ層より非常に高いドーパント濃度及び欠陥密度を有するので、バルク半導体材料のエッチ速度はｅｐｉ層のエッチ速度より非常に速い。エッチング工程はｅｐｉ層に達すると失速し、以て一定厚さの膜範囲という結果になる。別の実施形態において、イメージセンサウエハは支持ウエハに結合され、支持ウエハはクォーツ、シリコン、サファイヤ又は他の材料で作製されていてもよい。次いで、研磨工程を使用してｅｐｉ層だけが残るまでウエハ全体を研磨する。
【００２０】
[0024]ステップ１０５において、保護層を表側面に成膜して、ステップ１０７〜１１１の間、表側回路素子を保護することができる。特に、ホウ素はシリコンに優先して成膜する傾向があるので、表側面の任意の露出したシリコン又はポリシリコンは保護されなければならない。いくつかの実施形態において、ステップ１０５は、保護層が裏面薄化工程（ステップ１０３）の間に表側面に追加の保護を提供することができるように、ステップ１０３の前に行われてもよい。いくつかの実施形態において、保護層は、例えばプラズマ強化ＣＶＤ成膜を使用して成膜される窒化ケイ素層を備えてもよい。
【００２１】
[0025]ステップ１０７において、裏側面はホウ素成膜のために洗浄及び調整されることができる。この洗浄の間に、自然酸化物並びに任意の汚染物質は、有機質及び金属を含めて、裏側面から除去されるべきである。一好適な実施形態において、洗浄は希釈ＨＦ溶液又はＲＣＡ洗浄工程（有機汚染物質、薄い酸化物層及びイオン汚染の除去を含む、ウエハ洗浄ステップの周知の集合である）を使用して行われることができる。洗浄の後且つ調整の間、ウエハを好ましくはマランゴニ乾燥技術（表面張力ベースの乾燥技術）又は類似の技術を使用して乾燥させて、表面を乾燥し且つ水跡がないようにする。好適な実施形態において、ウエハをステップ１０７〜１０９の間、制御雰囲気において保護して（例えば、乾燥窒素を使用して）、自然酸化物再成長を最小限に抑える。
【００２２】
[0026]ステップ１０９において、ウエハは、希釈水素ガス又は低圧水素ガスなどの還元性環境に数分間高温で保持されることができる。好適な実施形態において、ウエハは約１〜４分間およそ８００°Ｃ〜８５０°Ｃの温度で保持されることができる。この高温は、ステップ１０７後に再成長した可能性がある任意の自然酸化層を除去することができる。
【００２３】
[0027]ステップ１１１において、純ホウ素の非晶質層が裏側面の裏側に成膜される。一好適な実施形態において、この成膜は約６５０〜８００°Ｃの温度でジボラン及び水素ガスの混合物を使用して行って、高純度非晶質ホウ素層を作成することができる。ホウ素層の厚さはセンサの意図される用途に依存する。典型的には、ホウ素層厚さは約２ｎｍと２０ｎｍとの間である。ホウ素層厚さは約３ｎｍと１０ｎｍとの間であるのが好ましい。最小厚さはピンホールのない一定の膜の必要性によって通例制限される。最大厚さはホウ素による該当する波長の吸収に通例依存する。ステップ１０９及び１１１は同じ処理ツールで、好ましくは、同じ処理室で行われることができ、以てステップ１０９及び１１１がステップ間の表面汚染又は酸化物成長の可能性なしで間断なく行われることができることを確実にすることに留意されたい。ホウ素成膜に関するよりの詳細は、「Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｏｆ  ａ−ｂｏｒｏｎ  ｌａｙｅｒｓ  ｏｎ  ｓｉｌｉｃｏｎ  ｆｏｒ  ｃｏｎｔｒｏｌｌｅｄ  ｎａｎｏｍｅｔｅｒ−ｄｅｅｐ  ｐ＋−ｎ  ｊｕｎｃｔｉｏｎ  ｆｏｒｍａｔｉｏｎ」、Ｓａｒｕｂｂｉら、Ｊ．Ｅｌｅｃｔｒｏｎ．Ｍａｔｅｒｉａｌ、第３９巻、１６２〜１７３ページ、２０１０に見いだされることができ、参照により本明細書に組み込まれる。
【００２４】
[0028]ホウ素層の純度及びピンホールの欠如が、本明細書に開示するイメージセンサの感度及び寿命にきわめて重要である。いくらかでも自然酸化物膜がホウ素の成膜前にｅｐｉ層表面から除去されなければ、その自然酸化物はＤＵＶ、ＶＵＶ又は他の高エネルギー光子によって影響を受けることになり、且つ使用と共にセンサ性能の劣化を引き起こす可能性がある。たとえ全ての自然酸化物がホウ素成膜前に除去されても、ホウ素層にピンホールがあれば、加工後に、酸素がそれらのピンホールを通ってｅｐｉ層に達することができることになり、且つその層の表面を酸化させることがある。
【００２５】
[0029]ステップ１１２において、他の層がステップ１１１の間に又は直後に、ホウ素層の上に成膜される。これらの他の層は、二酸化ケイ素、窒化ケイ素、酸化アルミニウム、二酸化ハフニウム、フッ化マグネシウム及びフッ化リチウムなどの、１つ又は複数の材料から構成される反射防止コーティングを含んでもよい。これらの他の層の１つ又は複数はＡＬＤを使用して成膜されてもよい。反射防止層を成膜するためにＡＬＤ工程を使用することの利点は、ＡＬＤ工程が成膜される層（複数可）の厚さの非常に精密な（単一の単分子層）制御を、典型的には、可能にすることである。ＤＵＶ及びＶＵＶ波長などの短波長用の反射防止層は好ましくは薄い（厚さ約１０ｎｍと２０ｎｍとの間など）。１つ又は２つの原子層（１０分の数ｎｍ）に対する層厚さの制御は、センサからセンサまで一貫した反射率（したがって感度）を維持する利点を有する。たとえ反射防止コーティングがＤＵＶ、ＶＵＶ又は他の照射によって影響を受けることになっても、反射防止コーティングとｅｐｉ層との間のホウ素層の存在が反射防止コーティングにおける電荷及びトラップからｅｐｉ層を遮蔽し、イメージセンサの感度が大幅に劣化しないことを確実にする。代替の実施形態において、ステップ１１２はステップ１１５及び１１７間で行われてもよい。反射防止コーティングを成膜することに関係する全ての工程ステップが約４５０°Ｃ未満の温度を使用する場合、すでに金属相互接続子が自らに形成されているウエハ又はセンサに反射防止コーティングを成膜することが可能である。反射防止コーティングを備える１つ又は複数の層を成膜するためにＡＬＤを使用することの別の利点は、ＡＬＤ工程が通常４５０°Ｃより非常に低い温度を必要とすることである。
【００２６】
[0030]ステップ１１３において、表側保護層を除去又はパターン化して、表面の相互接続子の製作のための準備をすることができる。いくつかの実施形態において、ホウ素層は希釈ＨＦに比較的影響されないので、この除去／パターン化は表側面の希釈ＨＦでのエッチングを含んでもよい。
【００２７】
[0031]ステップ１１５において、表面の相互接続子がパターン化及び製作されることができる。これらの相互接続子はＡｌ、Ｃｕ又は別の金属によって形成されてもよい。相互接続子製作が完了した後に、パッシベーション層を表側面に成膜して、これらの相互接続子を保護してもよい。
【００２８】
[0032]ステップ１１７において、完成した回路素子は実装されることができる。パッケージは基板へのチップのフリップチップボンディング又はワイヤボンディングを含んでもよい。パッケージは該当する波長を送信する窓を含んでもよいし、又は真空シールへの界面のためのフランジ又はシールを備えてもよい。
【００２９】
[0033]図２は、イメージセンサを製作するための代替の例証的な技術２００を例示する。この実施形態において、回路素子が、リソグラフィ、成膜、イオン注入、アニール及びエッチングを含む標準的な半導体加工ステップを使用してステップ２０１において作成されることができる。一実施形態において、ＣＣＤ及び／又はＣＭＯＳセンサ素子及びデバイスもステップ２０１において作成されてもよい。これらの回路素子はウエハの表側面のｅｐｉ層に作成される。好適な実施形態において、ｅｐｉ層は厚さ約１０μｍ〜４０μｍである。ｅｐｉ層は低ドーパント濃度（ｐ−）を有する。一実施形態において、金属相互接続子などの相互接続子もステップ２０１において作成されることができる。
【００３０】
[0034]ステップ２０３において、ウエハの表側面は保護されることができる。この保護は、ステップ２０１の間に形成された回路素子の上に１つ又は複数の保護層を成膜することを含んでもよい。この保護は、また又はその代わり、シリコンウエハ、クォーツウエハ又は他の材料で作製されるウエハなどの支持ウエハにウエハを取り付けることを含んでもよい。
【００３１】
[0035]ステップ２０５は、少なくとも能動センサ範囲においてエピタキシャル層を露出させるようにウエハを裏側から薄化することを含む。このステップは研磨、エッチング又は両方を含んでもよい。いくつかの実施形態において、ウエハ全体が裏面薄化される。他の実施形態において、能動センサ範囲だけがエピタキシャル層まで薄化される。
【００３２】
[0036]ステップ２０７は、ホウ素成膜前に裏側面を洗浄及び調整することを含む。この洗浄の間に、自然酸化物並びに任意の汚染物質は、有機質及び金属を含めて、裏側面から除去されるべきである。一実施形態において、この洗浄は希釈ＨＦ溶液を使用して又はＲＣＡ洗浄工程を使用して行われることができる。洗浄の後且つ調整の間、ウエハをマランゴニ乾燥技術又は類似の技術を使用して乾燥させて、表面を乾燥し且つ水跡がないようにすることができる。
【００３３】
[0037]ステップ２０９において、ウエハは保護環境において成膜ツールへ搬送されることができ、以てウエハがステップ２１１の間、保護されることを可能にする。一実施形態において、例えば、保護環境は乾燥窒素雰囲気であり、この雰囲気は自然酸化物再成長を最小限に抑える。ステップ２０９を行うために費やされる時間は最低限、好ましくは約５分だけに保たれるべきである。
【００３４】
[0038]ステップ２１１において、ホウ素がウエハの裏側面に成膜される。一好適な実施形態において、この成膜は約４００〜４５０°Ｃの温度でジボラン及び水素ガスの混合物を使用して行われることができ、以て高純度非晶質ホウ素層を作成する。成膜されるホウ素層の厚さはセンサの意図される用途に依存する。典型的には、ホウ素層厚さは約３ｎｍと１０ｎｍとの間であることになる。最小厚さはピンホールのない一定の膜の必要性によって設定されるが、一方最大厚さはホウ素による該当する光子又は荷電粒子の吸収、並びに金属相互接続子が表側にあるときにウエハが高温度に保たれることができる時間の最大長さに依存する。
【００３５】
[0039]ステップ２１２において、他の層がホウ素層に成膜されてもよい。これらの他の層は、二酸化ケイ素、窒化ケイ素、酸化アルミニウム、二酸化ハフニウム、フッ化マグネシウム及びフッ化リチウムなどの、１つ又は複数の材料から構成される反射防止コーティングを含む。これらの他の層の１つ又は複数はＡＬＤ工程を使用して成膜されてもよい。上述したように、ＤＵＶ又はＶＵＶ波長用の反射防止層を成膜するためにＡＬＤ工程を使用することの１つの利点は、非常に精密な層厚さ制御が可能であることである。さらにまた、図２に例示する実施形態において、金属相互接続子が存在するので、成膜工程が４５０°Ｃより高い温度を使用しないことが好適である。成膜のためにＡＬＤを使用することの別の利点は、大抵のＡＬＤ工程が４５０°Ｃより非常に低い温度を使用することである。
【００３６】
[0040]一実施形態において、保護表側層はステップ２１３において除去されてもよい。別の実施形態において、ステップ２１３において、ホール又はビアが保護表側層に開口されることができ、又はデバイスの縁周辺のシリコン貫通ビアが露出されることができ、以て回路構造への接続を可能にする。
【００３７】
[0041]ステップ２１５において、結果としての構造は適切なパッケージにパックされてもよい。パッキングステップは基板へのデバイスのフリップチップボンディング又はワイヤボンディングを含んでもよい。パッケージは該当する波長を送信する窓を含んでもよいし、又は真空シールへの界面のためのフランジ又はシールを備えてもよい。
【００３８】
[0042]図３Ａ−３Ｆは、方法１００（図１）の対象となるウエハの例証的な横断面を例示する。図３Ａは、エピタキシャル（ｅｐｉ）層３０２が基板３０１の表側に形成されるのを例示する。一実施形態において、基板３０１はｐ＋（すなわち高くｐドープされる）基板であり、ｅｐｉ層３０２はｐ−ｅｐｉ層（すなわち、低濃度のｐドーパントを持つ層）である。図３Ｂは、ゲート酸化物層３０３がｅｐｉ層３０２に形成され、窒化ケイ素（Ｓｉ３Ｎ４）ゲート層３０４がゲート酸化物層３０３に形成され、且つ表側回路素子３０５がゲート層３０４に形成される（ステップ１０１）のを例示する。イメージセンサ技術の種類に応じて、ゲート誘電体は１つ、２つ又は３つの層を備えてもよいことに留意されたい。表側回路素子を形成することはｅｐｉ層の表側の部分に注入又はドープすること含み、且つゲート層をパターン化することを含んでもよい。図３Ｃは、基板３０１がその裏側面で少なくとも一定の範囲において薄化されて薄化基板３０１Ａを形成し、この薄化基板がｅｐｉ層３０２と組み合わせて半導体膜を形成し（ステップ１０３）、且つ保護層３０５Ａが表側回路素子３０５に形成される（ステップ１０５）のを例示する。図３Ｄは、薄化基板３０１Ａによって露出したｅｐｉ層３０２の部分において形成されてもよい任意選択的なドープ層３０３Ａを例示する。このドーピングは、熱活性化が後続するイオン注入によって、プラズマドーピングによって、プラズマアシストドーピング又は類似の技術によって形成されてもよい。一実施形態において、このドーピングは裏側面調整の一部としてステップ１０７の間、及びステップ１０９における高温表面処理の前に行われることができる。図３Ｅは、純ホウ素層３０６が薄化基板３０１Ａ及び露出したｅｐｉ層３０２に形成される（ステップ１１１）のを例示する。ホウ素の一部がｅｐｉ層内に数ｎｍ拡散するので、いくつかの実施形態は別途ドープした層３０３Ａを含む必要はない。図３Ｆは、保護層３０５Ａが除去又は開口された（ステップ１１３）後に、表側金属（すなわち相互接続子）３０７が表側回路素子３０５に形成されることができることを例示する。図３Ｇは、ホウ素層３０６に１つ又は複数の反射防止層３０８を形成することを例示する。反射防止層３０８は、ステップ１１１（ホウ素層を成膜する）の後であるが、ステップ１１７（パッケージング）の前にいつでも形成されることができる。反射防止層の少なくとも１つはＡＬＤ工程を使用して成膜される。上述したように、ＤＵＶ及びＶＵＶ反射防止層を成膜するためにＡＬＤ工程を使用することの利点は、精密な厚さ制御及び低加工温度（通常４５０°Ｃより非常に低い）を含む。
【００３９】
[0043]図４Ａ−４Ｇは、方法２００（図２）の対象となるウエハの例証的な横断面を例示する。図４Ａは、エピタキシャル（ｅｐｉ）層４０２が基板４０１の表側に形成されるのを例示する。一実施形態において、基板４０１はｐ＋基板であり、ｅｐｉ層４０２はｐ−ｅｐｉ層である。一実施形態において、基板は、基板４０１とｅｐｉ層４０２との間の埋込酸化物層４０２Ａを持つＳＯＩ（シリコンオンインシュレータ）ウエハである。ＳＯＩウエハはＳｏｉｔｅｃ（Ｂｅｒｎｉｎ、Ｆｒａｎｃｅ）及び他の供給業者から市販されている。他の実施形態において、ｅｐｉ層はいかなる埋込酸化物層４０２Ａもない基板４０１に直接成長される。図４Ｂは、ｅｐｉ層に形成されることができる相互接続子を含む様々な回路素子４０３（ステップ２０１）（ｅｐｉ層は図示はされるが、図面をあまりに複雑にしないように標識は付けないことに留意されたい）を例示する。相互接続子はｅｐｉ層への裏面薄化前にウエハに形成されるので、これらの相互接続子は通常のサブミクロンＣＭＯＳ加工技術を使用して形成されることができ、且つ高密度金属相互接続子の複数の層を含んでもよい。いくつかの実施形態において、複数のシリコン貫通ビア（ＴＳＶ）４０３Ａが、回路素子４０３への接続を可能にするためにイメージセンサアレイの１つ又は複数の縁周辺に作成される。図４Ｃは、回路素子４０３の上部に取り付けられる支持ウエハ４０４（ステップ２０３）を例示する。シリコン貫通ビアは図示はされるが、図面をあまりに複雑にしないように標識は付けないことに留意されたい。他の実施形態において、保護層が支持ウエハ４０４の代わりに使用されることができる。図４Ｄは、回路素子４０３が形成されているｅｐｉ層まで基板４０１が裏面薄化された後のウエハを例示し、そのウエハはこの場合半導体膜を形成する。一実施形態において、この裏面薄化は埋込酸化物層４０２Ａを露出させる。図４Ｅは、裏側面の洗浄及び調整後のウエハ（ステップ２０７）を例示し、そのウエハはイメージセンサアレイ範囲においてｅｐｉ層を露出させると共に、ＴＳＶ４０３Ａを保護するようにパターン化されたエッチングされた酸化物４０２Ｂという結果になってもよい。図４Ｆは、ｅｐｉ層４０２の裏側面に形成された後の純ホウ素層４０６（ステップ２１１）を例示する。図４Ｇは、純ホウ素層４０６の上部に成膜される１つ又は複数の反射防止層４０８を例示する。反射防止層の少なくとも１つはＡＬＤ工程を使用して成膜される。上述したように、ＡＬＤの利点は、低加工温度及び成膜される材料の厚さ（複数可）の精密な制御を含む。図４Ｈは、エッチングされた酸化物４０２Ｂ及び任意の上層の反射防止層が、ＴＳＶ４０３Ａへの電気接続を可能にするように除去されて金属パッド４０７と置き換えられた後のウエハ（ステップ２１３）を例示する。
【００４０】
[0044]上記した実施形態のいずれかにおいて、反射防止層（複数可）は、シリコンセンサ内への該当する波長（複数可）の透過を最大限にように選ばれる厚さ（複数可）を有してもよい。反射防止層の吸収が有意でない場合、シリコン内への最大透過は最小反射率に対応する。例えば、波長が１９３ｎｍ付近で動作するものと意図するセンサの場合、反射防止層（複数可）の厚さ（複数可）は１９３ｎｍ付近の波長の透過を最大限にするように選ばれてもよい。ＤＵＶ波長の場合、非晶質アルミナ（酸化アルミニウム）は、シリコンに薄い（＜１０ｎｍ）ホウ素層に対する有効な反射防止コーティングを形成することができる。アルミナはＡＬＤによる成膜に適切である。薄いホウ素層（厚さ２〜３ｎｍのホウ素層など）上のおよそ１６．５ｎｍのアルミナコーティング厚さは、正常に近い入射に対して波長が１９３ｎｍ付近で１０％未満の反射率最小という結果になる。薄いアルミナ層は波長が１９３ｎｍ付近で無視できるほどの吸収を有するので、この反射率最小はセンサ内への最大透過に対応する。他の成膜技術に対してこの種の反射防止層を成膜するためのＡＬＤ工程の１つの利点は、ＡＬＤ工程は通例高エネルギーイオン又は電子を成膜のために必要とせず、そのため高感度半導体回路に損傷を与える危険性はより少ないことである。別の利点は、非常に精密な厚さ制御（およそ１つの単分子層）がＡＬＤ工程で可能であることである。ＤＵＶ及びＶＵＶ波長用の反射防止層は薄い（上記例における１６．５ｎｍなどの）必要があるので、精密な厚さ制御はセンサ毎の及びセンサの全感光範囲にわたるより良好な一貫性という結果になる。
【００４１】
[0045]いくつかの実施形態において、反射防止コーティングは２つ以上の層を備えてもよい。特にセンサが波長範囲にわたって動作するように所望されるとき、又は入手できるコーティング材料が個々には所望されるほど低い反射率を与えないとき、多層反射防止コーティングが単層コーティングより良好な性能を与えてもよい。例えば、１９３ｎｍ付近の波長に対して窒化ケイ素コーティングがアルミナコーティングの代わりに使用される場合、９ｎｍの単層コーティングは約０．８％反射率で１９３ｎｍ付近の反射率最小を与えることになる。しかしながら、窒化ケイ素はＤＵＶ光を吸収するので、シリコン内へ透過される１９３ｎｍ光の割合は実際には１６．５ｎｍアルミナコーティングの場合より９ｎｍ窒化物コーティングの場合ほうが低いことになる（約５８％と比べて約５３％）。窒化ケイ素コーティング厚さを約８ｎｍまで低減させることは、反射率が９ｎｍコーティングの場合よりほとんど高くならないにもかかわらず（約１．５％対約０．８％）、シリコン内への透過を約０．５％向上させることができる。シリコンセンサ上の２〜３ｎｍのホウ素上のおよそ５ｎｍ窒化ケイ素層の上部におよそ１７ｎｍフッ化マグネシウム層を備える２層コーティングは、シリコン内への１９３ｎｍ光の透過を約５６％まで向上させることができ、この数字は単層アルミナコーティングで達成可能なおよそ５８％に近い。このことは、追加のコーティング層がどのようにしてより理想的でない材料がセンサ内への該当する波長の透過の有意な改善をすることを可能にすることができるかの１つの例であるにすぎない。両層とも薄いので、厚さを正確に制御するために、ＡＬＤ工程を有利に使用して両層を成膜することができる。
【００４２】
[0046]上記例は本明細書に開示する本発明の範囲を制限するようことは意図されない。それら例は、入手できる材料を使用して、適切な反射防止コーティングを、どのように該当する波長（複数可）に合わせて選ぶことができるかの例示として意図されているにすぎない。大抵の材料の屈折率はＤＵＶ波長については正確には知られておらず、材料の屈折率は、例えば材料の密度が成膜状態の変化と共に変化してもよいように、異なる成膜状態に対して異なってもよい。材料の実際の屈折率は計算のために仮定される値と異なっているため、上記例のための最適な反射防止コーティング層厚さは上記値と異なってもよい。どのように薄膜の反射率及び吸収を計算するべきかはよく理解される。当業者は所与の波長（複数可）に対して、一旦それら波長での材料の屈折率が知られれば、適切なコーティング厚さを計算することができる。
【００４３】
[0047]フッ化マグネシウム及びフッ化カルシウムはそれぞれ約１１５ｎｍ及び１２５ｎｍより長い波長を強くは吸収しないので、それらはともに特にＶＵＶ及びＤＵＶ波長のための有用な材料である。アルミナもＤＵＶ及びいくつかのＶＵＶ波長のために有用である。ＳｉＯ２は約１３０ｎｍより長い波長のために有用となり得る。窒化ケイ素及び二酸化ハフニウムは、ＤＵＶスペクトルのより長い波長端では吸収がより弱いため、有用となり得るより高指数材料の例であるが、ＶＵＶ波長では比較的強い吸収のため、そのような波長ではそれほど有用でない。
【００４４】
[0048]図５は、本発明の一定の実施形態に従ってイメージセンサ５０４、シリコンインタポーザ５０２及び他の電子装置を組み込む例証的な検出器アセンブリ５００を例示する。
【００４５】
[0049]本発明の一態様において、検出器アセンブリ５００は、インタポーザ５０２の表面に配置される１つ又は複数の感光センサ５０４を含んでもよい。いくつかの実施形態において、アセンブリ５００の１つ又は複数のインタポーザ５０２は、シリコンインタポーザを含んでもよいが、それに限定されない。本発明のさらなる態様において、アセンブリ５００の１つ又は複数の感光センサ５０４は裏面薄化されており、且つ上記の通り裏面に成膜されるホウ素層及び１つ又は複数の反射防止層を含め、裏面照明のためにさらに構成される。
【００４６】
[0050]本発明の別の態様において、アセンブリ５００の様々な回路素子がインタポーザ５０２に配置されても又は組み込まれてもよい。一実施形態において、１つ又は複数の増幅回路（例えば、電荷変換増幅器）（不図示）がインタポーザ５０２に配置されても又は組み込まれてもよい。別の実施形態において、１つ又は複数の変換回路５０８（例えば、アナログ−デジタル変換回路、すなわちデジタイザ５０８）がインタポーザ５０２に配置されても又は組み込まれてもよい。別の実施形態において、１つ又は複数のドライバ回路５０６がインタポーザ５０２に配置されても又は組み込まれてもよい。例えば、１つ又は複数のドライバ回路５０６はタイミング／シリアル駆動回路を含んでもよい。例えば、１つ又は複数のドライバ回路５０６はクロックドライバ回路網又はリセットドライバ回路網を含んでもよいが、これに限定されない。別の実施形態において、１つ又は複数のデカップリングコンデンサ（不図示）がインタポーザ５０２に配置されても又は組み込まれてもよい。さらなる実施形態において、１つ又は複数のシリアルトランスミッタ（図５には不図示）がインタポーザ５０２に配置されても又は組み込まれてもよい。
【００４７】
[0051]本発明の別の態様において、１つ又は複数の支持構造が、センサ５０４に物理的支持を提供するために感光アレイセンサ５０４の底面とインタポーザ５０２の上面との間に配置されてもよい。一実施形態において、複数のはんだボール５１６が、センサ５０４に物理的支持を提供するために感光アレイセンサ５０４の底面とインタポーザ５０２の上面との間に配置されてもよい。センサ５０４の撮像領域が外部電気接続を含まない可能性がある一方、センサ５０４の裏面薄化がセンサ５０４をますます可撓性にさせることが本明細書で認識される。そのため、はんだボール５１６を活用して、センサ５０４の撮像部分を補強するようにインタポーザ５０２にセンサ５０４を接続してもよい。代替の実施形態において、アンダーフィル材料が、センサ５０４に物理的支持を提供するために感光アレイセンサ５０４の底面とインタポーザ５０２の上面との間に配置されてもよい。例えば、エポキシ樹脂が感光アレイセンサ５０４の底面とインタポーザ５０２の上面との間に配置されてもよい。
【００４８】
[0052]本発明の別の態様において、インタポーザ５０２及び様々な追加の回路網（例えば、増幅回路、ドライバ回路５０６、デジタイザ回路５０８など）は基板５１０の面に配置される。さらなる態様において、基板５１０は高熱伝導率を有する基板（例えば、セラミック基板）を含む。この点に関しては、基板５１０は、センサ５０４／インタポーザ５０２アセンブリに物理的支持を提供しつつ、またアセンブリ５００が撮像センサ５０４及び様々な他の回路網（例えば、デジタイザ５０６、ドライバ回路網５０８、増幅器など）から熱を効率的に伝導する手段も提供するように構成される。基板が公知技術の任意の剛体の高熱伝導基板材料を含んでもよいことが本明細書で認識される。例えば、基板５１０はセラミック基板を含んでもよいが、これに限定されない。例えば、基板５１０は窒化アルミニウムを含んでもよいが、これに限定されない。
【００４９】
[0053]別の実施形態において、基板５１０はソケット又は下層のプリント回路基板（ＰＣＢ）へのインタフェースを提供するように構成されてもよい。例えば、図５に図示するように、基板５１０は相互接続子５１２を介してインタポーザ５０２とソケット又はＰＣＢとの間に相互接続を提供してもよい。当業者は、基板５１０が下層のＰＣＢに動作可能に結合され、且つさらに各種の方法でソケット又はＰＣＢに電気的に結合されてもよいことを認識するであろうが、これら全ては本発明の範囲内であるものと解釈される。
【００５０】
[0054]上記した本発明の構造及び方法の様々な実施形態は本発明の原理を例示するにすぎず、本発明の範囲を記載した特定の実施形態に制限するものとは意図されない。例えば、図１及び２に描かれるフローチャートに追加のステップが加えられてもよく、又は図示のステップのいくつかが図示とは異なる順序で行われてもよい。したがって、本発明は以下の請求項及びその均等物によってのみ限定される。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５】
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