(57)【特許請求の範囲】
【請求項１】
ＳｉＣからなるｎ型半導体層と、
前記ｎ型半導体層の上に積層されたｐ型半導体層とを含み、
前記ｎ型半導体層と前記ｐ型半導体層との境界部においてｐｎ接合が形成されており、
前記ｐｎ接合から前記ｎ型半導体層の底面に向かって、出現頻度が次第に小さくなるように結晶欠陥が形成されていることを特徴とする、高速ダイオード。
【請求項２】
前記ｎ型半導体層は、高濃度ｎ型半導体基板と、前記高濃度ｎ型半導体基板の上面にエピタキシャル成長により積層された低濃度ｎ型半導体層とを含み、
前記ｐｎ接合は、前記低濃度ｎ型半導体層と前記ｐ型半導体層との境界部において形成され、
前記結晶欠陥の出現頻度は、前記低濃度ｎ型半導体層において、前記ｐｎ接合から前記低濃度ｎ型半導体層の底面に向かって小さくなっていることを特徴とする、請求項１記載の高速ダイオード。
【請求項３】
前記高濃度ｎ型半導体基板の下面には、カソード電極が接続されており、
前記ｐ型半導体層の上面には、アノード電極が接続されていることを特徴とする、請求項２記載の高速ダイオード。
【請求項４】
請求項１〜３のいずれかに記載の高速ダイオードの製造方法であって、
ｐｎ接合が形成されたＳｉＣからなる半導体ウエハを準備する工程と、
前記ｐｎ接合が形成された位置上の半導体ウエハ表面から所定の加速電圧によって前記ｐｎ接合部に向けて電子線を照射する工程とを有し、
前記電子線を照射する工程において、前記電子線の出力部と前記電子線の照射を受ける前記半導体ウエハ表面との間に所定のアブソーバを介在させ、
前記電子線の照射を受ける前記半導体ウエハに対して、ウエハ上面からの距離が深くなるに従って相対線量が少なくなるように電子線を照射する工程、
を含むことを特徴とする、高速ダイオードの製造方法。
【請求項５】
前記所定のアブソーバは、加工対象とは別の半導体ウエハであることを特徴とする、請求項４記載の高速ダイオードの製造方法。
【請求項６】
ＳｉＣからなり、アクティブ領域および外周領域を有するｎ型半導体層と、
前記ｎ型半導体層の上に積層されたｐ型半導体層とを含み、
前記ｎ型半導体層は、高濃度ｎ型半導体基板と、前記高濃度ｎ型半導体基板の上面にエピタキシャル成長により積層された低濃度ｎ型半導体層とを有し、
前記低濃度ｎ型半導体層と前記ｐ型半導体層との境界部においてｐｎ接合が形成されており、
前記アクティブ領域および前記外周領域において、前記ｐｎ接合から前記ｎ型半導体層の底面に向かって、出現頻度が次第に小さくなるように結晶欠陥が形成されていることを特徴とする、高速ダイオード。
【請求項７】
前記ｐｎ接合は、前記アクティブ領域および前記外周領域のそれぞれの前記低濃度ｎ型半導体層と前記ｐ型半導体層との境界部において形成されていることを特徴とする、請求項６記載の高速ダイオード。
【請求項８】
前記高濃度ｎ型半導体基板の下面には、カソード電極が接続されており、
前記ｐ型半導体層の上面には、アノード電極が接続されていることを特徴とする、請求項７記載の高速ダイオード。
【請求項９】
前記ｎ型半導体層の表面に形成され、前記ｐ型半導体層を選択的に露出させるコンタクト孔を有するフィールド絶縁膜と、
前記フィールド絶縁膜の表面に形成された表面保護層とを有し、
前記アノード電極は、前記コンタクト孔内で前記ｐ型半導体層に接続され、前記コンタクト孔から前記フィールド絶縁膜上に乗りあがり、前記フィールド絶縁膜を挟んで前記ｐ型半導体層の周縁部に対向するオーバーラップ部を有していることを特徴とする、請求項８に記載の高速ダイオード。
【請求項１０】
動作時の順方向電流密度が１Ａ／ｍｍ２以下となる正孔濃度分布を発現することを特徴とする、請求項６〜９のいずれかに記載の高速ダイオード。
【請求項１１】
前記ｎ型半導体層に形成されたＭＯＳＦＥＴを含み、
前記ｐｎ接合は、前記ＭＯＳＦＥＴのボディダイオードとして形成されていることを特徴とする、請求項６〜１０のいずれかに記載の高速ダイオード。
【請求項１２】
前記ｎ型半導体層は、ＳｉＣ層であることを特徴とする、請求項６〜１１のいずれかに記載の高速ダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特に、高速ダイオード（ファーストリカバリーダイオード（ＦＲＤ））と称される逆回復時間の短いダイオードおよびその製造方法に関する。
【背景技術】
【０００２】
ファーストリカバリーダイオードが公知であり、高周波電源の整流等に活用されている。従来のファーストリカバリーダイオードの中には、スイッチング時の逆回復時間ｔｒｒ（Ｒｅｖｅｒｓｅ  Ｒｅｃｏｖｅｒｙ  Ｔｉｍｅ）を短くするために、電子線照射によるライフタイムキラーの導入により、優れたオン，オフ特性を実現しているものがある。（たとえば特許文献１）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１８３６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１５は、モータ駆動装置のブロック図（一部に回路図を含む）である。
モータ駆動装置５００は、ホールコンパレータ５１１と、ロジック部５１２と、ドライバ部５１３と、三角波発振器５１４と、ＰＷＭコンパレータ５１５と、回転速度検出部５１６とを集積化して成る半導体装置である。なお、モータ駆動装置５００には、その駆動対象であるモータ５０２（たとえば、三相全波モータ）と、モータ５０２を構成する各相（Ｕ相、Ｖ相、Ｗ相）のコイルに各々付加されたホールセンサ５０３Ｕ、５０３Ｖ、５０３Ｗとが外部接続されている。
【０００５】
ホールコンパレータ５１１は、ホールセンサ５０３Ｕ、５０３Ｖ、５０３Ｗから各々入力される正弦波形状の各相ホール信号（＋／−）を互いに比較して矩形波形状の各相出力信号を生成し、これをロジック部５１２に送出する手段である。
ロジック部５１２は、モータ５０２の各相駆動信号ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬを生成し、これをドライバ部５１３に送出する手段である。また、ロジック部５１２には、ホールコンパレータ５１１の各相出力信号に基づいて、回転速度信号ＲＶ（モータ５０２の回転速度を示す信号）を生成する機能や、ＰＷＭコンパレータ５１５で生成されるＰＷＭ信号に基づいて、モータ５０２の回転速度制御を行う機能が具備されている。
【０００６】
ドライバ部５１３は、モータ５０２を構成する各相コイルに所望の駆動電流ＩＵ、ＩＶ、ＩＷを供給する手段であり、スイッチング素子として、ＰチャネルＩＧＢＴ Ｐ１〜Ｐ３と、ＮチャネルＩＧＢＴ Ｎ１〜Ｎ３とを有して成る。ＩＧＢＴ Ｐ１〜Ｐ３のエミッタは、いずれも電源ラインに接続されており、ＩＧＢＴ Ｎ１〜Ｎ３のエミッタは、いずれも接地ラインに接続されている。ＩＧＢＴ Ｐ１〜Ｐ３のコレクタとＩＧＢＴ Ｎ１〜Ｎ３のコレクタは、相毎に共通接続されており、その接続ノードは、モータ５０２を構成する各相コイルの一端に接続されている。また、ＩＧＢＴ Ｐ１〜Ｐ３およびＮ１〜Ｎ３には、それぞれ、ＦＲＤ（ファストリカバリーダイオード）Ｄｉ１〜Ｄｉ６が逆方向に接続されている。モータ５０２を構成する各相コイルの他端は、互いに共通接続されている。ＩＧＢＴ Ｐ１、Ｎ１、Ｐ２、Ｎ２、Ｐ３、Ｎ３のゲートには、ロジック部５１２から各相の駆動信号（ＵＨ、ＵＬ、ＶＨ、ＶＬ、ＷＨ、ＷＬ）が印加されている。
【０００７】
三角波発振器５１４は、例えば、キャパシタを充放電させることで、所望の三角波電圧Ｖ２を生成し、これをＰＷＭコンパレータ５１５の反転入力端（−）に印加する手段である。なお、三角波発振器５１４は、回転速度検出部５１６からの制御信号ＣＴＲＬに基づいて、例えば、キャパシタの容量や充放電時の電流量を変化させることにより、三角波電圧Ｖ２の発振周波数を可変制御する機能を具備している。
【０００８】
ＰＷＭコンパレータ５１５は、非反転入力端（＋）に印加される速度指令電圧Ｖ１と、反転入力端（−）に印加される三角波電圧Ｖ２を比較し、ドライバ部５１３を構成するスイッチ素子のオン期間をチョッピングするためのＰＷＭ信号を生成する手段である。なお、速度指令電圧Ｖ１が三角波電圧Ｖ２よりも高ければ、ＰＷＭ信号はハイレベルとなり、逆に、速度指令電圧Ｖ１が三角波電圧Ｖ２よりも低ければ、ＰＷＭ信号はローレベルとなる。また、速度指令電圧Ｖ１は、所望の回転速度に応じてその電圧値が可変制御される電圧信号であり、モータ５０２の回転速度を上げるときには、速度指令電圧Ｖ１が高く設定され、モータ５０２の回転速度を下げるときには、速度指令電圧Ｖ１が低く設定される。
【０００９】
回転速度検出部５１６は、ロジック部５１２から入力される回転速度信号ＲＶに基づいて、モータ５０２の回転速度を検出し、その検出結果に応じた制御信号ＣＴＲＬを三角波発振器５１４に送出する手段である。
近年、電気自動車（ＥＶ：Electric Vehicle）、ハイブリッド電気自動車（ＨＥＶ：Hybrid Electric Vehicle）の高出力化に伴い、各スイッチング素子は大電力下で用いられることが多く、たとえば数十Ａ〜数百Ａの電流能力が求められる。
【００１０】
従来、このような高出力用途の半導体素子では、通常、チップ面積を増大することによって対応してきた。
一方、特にＥＶやＨＥＶに用いられるモータを駆動するためのインバータ回路では、高い耐環境性と、高い耐振動性はもちろんのこと、大幅な小型化が求められるため、従来のようにチップ面積を単純に増大させることができないという事情がある。
【００１１】
このような用途においては、たとえばＦＺウエハを用いたウエハ薄化技術により作成された薄型・高効率のＩＧＢＴ、ＦＲＤが用いられている。このような薄型ウエハを用いたＩＧＢＴ、ＦＲＤでは、良好なＶｆ特性が得られ、少ないチップ面積でも大きな電流を効率よく流すことができる。
さらに、このような薄型ウエハを用いたファーストリカバリーダイオードは、スイッチング時に生じる逆回復時間ｔｒｒの短縮（即ち、ｔｒｒの高速化）と、サージ電圧（スイッチング逆電圧Ｖｒ）に起因するスイッチングノイズの低減が、市場からの要求として高く、これらを満足するものが望まれている。
【００１２】
前者の逆回復時間ｔｒｒの短縮要求に対しては、たとえば上記特許文献１に開示されているように、電子線照射によりデバイス全面のキャリアの再結合時間を高速化することで、改善できることが確認されている。
しかし、後者のサージ電圧Ｖｒの低減に対しては、未だ十分な効果のある構成については実現されていないのが現状である。
【００１３】
また、ノイズ発生は少数キャリア分布が支配的ではあるが、動作時の空乏層の状態にも影響を受ける。小チップで特性をよくするためにはウエハを薄くする必要があるが、厚みが薄い状態だと、逆回復動作時に耐圧を出すときに裏面に空乏層が当たるのが早くなってしまう(空乏層は表面から広がる)。
空乏層が裏面に当たるが早いとサージの一因となるため薄チップだとサージが起こりやすくなる。(空乏層が裏面に当たるとキャリアの掃出しが早くなってしまう。)
そのため、上記のようにダイオードをＥＶ、ＨＥＶのインバータ回路に適用する場合、６００Ｖ〜１２００Ｖ系の耐圧素子が要求される。この場合、ウエハ厚が１５０μｍ以下であると、空乏層に起因するサージ電圧が問題となる。また、６００Ｖ耐圧を得るためには、５０μｍ以上であることが望ましい。
【００１４】
この発明は、このような背景のもとになされたもので、高速ダイオード（ファーストリカバリーダイオード）の低電流時の電圧ノイズを低減することを目的とする。
また、この発明は、低電流時の電圧ノイズが低減された高速ダイオード（ファーストリカバリーダイオード）の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
この発明の一実施形態に係る高速ダイオードは、ｎ型半導体層と、前記ｎ型半導体層の上に積層されたｐ型半導体層とを含み、前記ｎ型半導体層と前記ｐ型半導体層との境界部においてｐｎ接合が形成されており、前記ｐ型半導体層の上面から前記ｎ型半導体層の底面に向かって、出現頻度が次第に小さくなるように結晶欠陥が形成されている。
この発明の一実施形態に係る高速ダイオードでは、前記ｎ型半導体層は、高濃度ｎ型半導体基板と、前記高濃度ｎ型半導体基板の上面にエピタキシャル成長により積層された低濃度ｎ型半導体層とを含み、前記ｐｎ接合は、前記低濃度ｎ型半導体層と前記ｐ型半導体層との境界部において形成されていてもよい。
【００１６】
この発明の一実施形態に係る高速ダイオードでは、前記高濃度ｎ型半導体基板の下面には、カソード電極が接続されており、前記ｐ型半導体層の上面には、アノード電極が接続されていてもよい。
この発明の一実施形態に係る高速ダイオードの製造方法は、ｐｎ接合が形成された半導体ウエハを準備する工程と、前記ｐｎ接合が形成された位置上の半導体ウエハ表面から所定の加速電圧によって前記ｐｎ接合部に向けて電子線を照射する工程とを有し、前記電子線を照射する工程において、前記電子線の出力部と前記電子線の照射を受ける前記半導体ウエハ表面との間に所定のアブソーバを介在させ、前記電子線の照射を受ける前記半導体ウエハに対して、ウエハ上面からの距離が深くなるに従って相対線量が少なくなるように電子線を照射する工程、を含む。
【００１７】
この発明の一実施形態に係る高速ダイオードの製造方法では、前記所定のアブソーバは、加工対象とは別の半導体ウエハであってもよい。
【発明の効果】
【００１８】
この発明によれば、スイッチング時に生じる逆回復時間ｔｒｒの短縮が図れ、かつ、サージ電圧の低減を図って低電流時の電圧ノイズを低減した、市場要求に応えられる高性能な高速ダイオードを提供することができる。
また、この発明によれば、上記の高速ダイオードを製造するための簡易な製造方法を提供することができ、産業界の発展に寄与し得る。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の一実施形態に係るｐｎダイオードの模式的な平面図である。
【図２】図２は、図１のII−II切断線における断面図である。
【図３】図３は、前記ｐｎダイオードの製造方法を示す図である。
【図４】図４は、半導体ウエハに与えられる電子線の相対線量の変化を示すグラフである。
【図５】図５は、ｐｎ接合が形成された半導体の低電流時の正孔濃度分布を示すグラフである。
【図６】図６は、半導体層内（デバイス内）におけるキャリアの再結合時間の縦方向分布を示すグラフである。
【図７】図７は、スイッチング時の逆電圧Ｖｒの波形を示すグラフである。
【図８】図８は、スイッチング時の逆回復時間ｔｒｒの波形を示すグラフである。
【図９】図９は、高速ダイオードの順電圧Ｖｆ特性を示すグラフである。
【図１０】図１０は、ＩＧＢＴおよび前記ｐｎダイオードを含む半導体パッケージの模式的な平面図である。
【図１１】図１１は、図１０のXI-XI切断線における断面図である。
【図１２】図１２は、三相インバータ回路を示す電気回路図である。
【図１３】図１３は、図１２のＵ相用モジュールの外観を示す模式的な斜視図である。
【図１４】図１４は、主として、モジュールの電源端子に接続された外部配線と、それに接続されたスナバ回路とを示す平面図である。
【図１５】図１５は、モータ駆動装置のブロック図（一部に回路図を含む）である。
【発明を実施するための形態】
【００２０】
以下には、図面を参照して、この発明の実施形態について具体的に説明をする。
図１は、本発明の一実施形態に係るｐｎダイオード１の模式的な平面図である。図２は、図１のII−II切断線における断面図である。
ｐｎダイオード１は、たとえば、平面視正方形、平面視長方形のチップ状である。そのチップサイズは、たとえば、１．０ｍｍ×１．０ｍｍ〜２０ｍｍ×２０ｍｍであってもよい。ｐｎダイオード１は、アクティブ領域２０１と、アクティブ領域２０１を取り囲む外周領域２０２と、外周領域２０２を取り囲むスクライブ領域２０３とを含む。表面保護膜２０４（図１のハッチング部分）は、アクティブ領域２０１および外周領域２０２を覆う一方、スクライブ領域２０３を露出させるように形成されている。また、表面保護膜２０４には、後述するアノード電極１１の一部をパッドとして露出させる開口２０５が形成されている。
【００２１】
ｐｎダイオード１は、半導体層２を含む。半導体層２は、ｎ＋型領域３およびｎ−型領域４を含む。半導体層２は、ベース基板としてのｎ＋型領域３上に、ｎ−型領域４をエピタキシャル成長させることによって構成されていてもよいし、いわゆるＦＺウエハを用いてもよい。
アクティブ領域２０１において、半導体層２には、ｐ型領域５が形成されている。ｐ型領域５は、ｎ−型領域４の表面部に選択的に形成された不純物拡散層であってもよい。これにより、半導体層２には、ｐ型領域５とｎ−型領域４との間にｐｎ接合が形成されている。
【００２２】
外周領域２０２においてｎ−型領域４の表面部には、ｐ型ウェル１０およびｐ型ＦＬＲ（Field Limiting Ring）１７が形成されている。ｐ型ウェル１０は、ｐ型領域５の径よりも大きい外径を有する環状に形成されており、ｐ型領域５の周縁部９を全体にわたって下方から覆うように配置されている、また、ｐ型ウェル１０の外周縁は、ｐ型領域５の外周縁よりも外側に配置されている。
【００２３】
ｐ型ＦＬＲ１７は、ｐ型ウェル１０を取り囲むように複数形成されている。この実施形態では、ｐ型ＦＬＲ１７は、ｐ型ウェル１０に近い側から遠ざかる順に４つのｐ型ＦＬＲ１７Ａ〜１７Ｄを含んでいる。互いに隣り合うｐ型ＦＬＲ１７の間隔Ｗ１〜Ｗ４（最も内側のｐ型ＦＬＲ１７についてはｐ型ウェル１０との間隔）は、ｐ型ウェル１０に近い側から遠ざかる順に広くなっている。たとえば、間隔Ｗ１＝１５μｍ、間隔Ｗ２＝１７μｍ、間隔Ｗ３＝１９μｍおよび間隔Ｗ４＝２３μｍ程度であってもよい。
【００２４】
また、外周領域２０２においてｎ−型領域４の表面部にはさらに、ｎ＋型チャネルストップ領域１８が形成されている。ｎ＋型チャネルストップ領域１８は、外周領域２０２から半導体層２の端面１９に至るように形成されていてもよい。
半導体層２の表面６には、フィールド絶縁膜７が形成されている。フィールド絶縁膜７は、ｐ型領域５を選択的に露出させるコンタクト孔８を有している。ｐ型領域５は、コンタクト孔８の内方領域全体に形成され、さらにコンタクト孔８の外側に跨るように延びている。これにより、ｐ型領域５の周縁部９はフィールド絶縁膜７に覆われている。また、コンタクト孔８は、たとえば、その開口端から半導体層２の表面６に向かって径が狭まるテーパ状の側面を有していてもよい。
【００２５】
また、フィールド絶縁膜７は、ｐ型ＦＬＲ１７を選択的に露出させるコンタクト孔３８と、ｎ＋型チャネルストップ領域１８を選択的に露出させる外周除去領域３９とを有している。
半導体層２の表面６上には、電極膜４０が選択的に形成されている。電極膜４０は、アノード電極１１、フィールドプレート５８およびＥＱＲ（EQui−potential Ring：等電位ポテンシャルリング）電極５９を含む。
【００２６】
アノード電極１１は、フィールド絶縁膜７のコンタクト孔８内でｐ型領域５に接続されている。また、アノード電極１１は、コンタクト孔８からフィールド絶縁膜７上に乗り上がり、フィールド絶縁膜７を挟んでｐ型領域５の周縁部９およびｐ型ウェル１０に対向するオーバーラップ部１２を有している。オーバーラップ部１２の外周縁の位置は、ｐ型領域５の外周縁とｐ型ウェル１０の外周縁との間であってもよい。
【００２７】
フィールドプレート５８は、各ｐ型ＦＬＲ１７Ａ〜１７Ｄに一つずつ形成されている。各フィールドプレート５８は、フィールド絶縁膜７のコンタクト孔３８内でｐ型ＦＬＲ１７Ａ〜１７Ｄに接続されている。最も外側でｐ型ＦＬＲ１７Ｄに接続されたフィールドプレート５８は、フィールド絶縁膜７上において端面１９側に引き出された引き出し部６０を有している。引き出し部６０の長さは、たとえば、５０μｍ程度であってもよい。
【００２８】
ＥＱＲ電極５９は、フィールド絶縁膜７の外周除去領域３９内でｎ＋型チャネルストップ領域１８に接続されている。また、ＥＱＲ電極５９の内周縁と最も外側のフィールドプレート５８の外周縁との距離Ｌ（絶縁距離）は、たとえば、３０μｍ〜６０μｍであってもよい。
そして、表面保護膜２０４は、電極膜４０を覆うように形成されている。
【００２９】
半導体層２の裏面１３上には、カソード電極１４が形成されている。カソード電極１４は、半導体層２の裏面１３においてｎ＋型領域３に接続されている。
ｐｎダイオード１の各部の詳細について以下に説明を加える。
半導体層２は、たとえば、Ｓｉを含む半導体材料からなり、具体的には、ＳｉまたはＳｉＣからなっていてもよい。
【００３０】
ｎ＋型領域３、ｎ−型領域４およびｎ＋型チャネルストップ領域１８は、ｎ型不純物を含有する半導体領域である。含有されるｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、ｎ型不純物というときには同じ）。また、ｎ＋型領域３の不純物濃度は、たとえば１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３であり、ｎ−型領域４の不純物濃度は、たとえば１×１０１３ｃｍ−３〜１×１０１５ｃｍ−３であり、ｎ＋型チャネルストップ領域１８の不純物濃度は、たとえば１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３であってもよい。また、ｎ＋型領域３の厚さは、たとえば０．３μｍ〜６００μｍであり、ｎ−型領域４の厚さは、たとえば３０μｍ〜３００μｍであってもよい。また、ｎ＋型チャネルストップ領域１８の表面６からの深さは、たとえば２μｍ〜３μｍであってもよい。
【００３１】
ｐ型領域５、ｐ型ウェル１０およびｐ型ＦＬＲ１７は、ｐ型不純物を含有する半導体領域である。含有されるｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ａｒ（アルゴン）等を使用できる（以下、ｐ型不純物というときには同じ）。また、ｐ型領域５、ｐ型ウェル１０およびｐ型ＦＬＲ１７の不純物濃度は、たとえば１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３であるが、この実施形態では、この範囲内でｐ型領域５の不純物濃度が、ｐ型ウェル１０およびｐ型ＦＬＲ１７の不純物濃度よりも低くなっている。また、ｐ型領域５の表面６からの深さは、ｐ型ウェル１０およびｐ型ＦＬＲ１７よりも浅く、たとえば１μｍ〜３μｍである。一方、ｐ型ウェル１０およびｐ型ＦＬＲ１７の表面６からの深さは、互いに同じであり、たとえば６μｍ〜１０μｍであってもよい。
【００３２】
フィールド絶縁膜７は、たとえば、ＳｉＯ２（酸化シリコン）で構成することができ、たとえば、熱酸化やＣＶＤ（化学的気相成長）によって形成できる。フィールド絶縁膜７の厚さは、たとえば０．５μｍ〜５．０μｍであってもよい。
表面保護膜２０４は、たとえば、ポリイミドで構成することができ、たとえば、スピンコート法によって形成できる。
【００３３】
この実施形態に係るｐｎダイオード１の特徴は、ｐ＋型領域５の上面からｎ―型領域４の底面に向かって、出現頻度が次第に小さくなるように結晶欠陥が形成されていることである。結晶欠陥は、原子、分子レベルの構造欠陥であり、図２において図示することは困難であるが、図２では、模式的に、ｎ―型領域４に、その上方から下方に向かって数が多い側から少ない側へと順次変化する「×」を付し、結晶欠陥がｐ＋型領域５とｎ―型領域４とのｐｎ接合部５０側で多く形成されており、ｎ―型領域４の底面に向かうに従って、結晶欠陥の形成割合が少なくなっていることが示されている。この結晶欠陥は、アクティブ領域２０１だけでなく、外周領域２０２にも形成されている。図２では、明瞭化のためｐ型ＦＬＲ１７の直下の結晶欠陥のみを示しているが、結晶欠陥は、外周領域２０２のその他の部分に形成されていてもよい。
【００３４】
このように、この実施形態に係るｐｎダイオード１の特徴は、ｎ―型領域４内において、ｐｎ接合部５０からｎ―型領域４の底面に向かって、結晶欠陥が、大から小へと傾斜した分布にしたことである。そして、それによって、ｎ―型領域４内におけるキャリア再結合時間の分布が、表面側（ｐｎ接合部５０側）で早く、裏面側（ｎ―型領域４の底部側）で遅くなるように調整されている。（後述する図６を参照）
次に、この実施形態に係るｐｎダイオード１の製造方法について、その要所となる作製の仕方を説明する。
（１）半導体ウエハの準備
図３（Ａ）に示すように、まず、ｐｎダイオード１を作製するための半導体ウエハ２０を準備する。半導体ウエハ２０としては、たとえば、ＦＺ法により製造されたｎ−型のシリコン単結晶の半導体ウエハが準備される。つまり、半導体ウエハ２０が準備された段階では、その全体がｎ―型領域４となっている。
【００３５】
次に、半導体ウエハ２０の表面側に、ｐ＋型領域５等の表面側素子構造部を形成する。図３（Ａ）では、明瞭化のためアクティブ領域２０１のｐ＋型領域５のみ示しているが、表面側素子構造部の形成工程は、外周領域２０２のｐ型ＦＬＲ１７等の不純物領域等を形成する工程を含んでいてもよい。
次に、半導体ウエハ２０の表面側に、接着テープ等を介して支持基板（図示せず）を接合する。接着テープは、たとえば、ＰＥＴ製のテープ基材の両面に、加熱によって発泡することにより剥離可能な発泡テープ型シートよりなる発泡剤部と、ＵＶ光の照射で接着剤が硬化することにより剥離可能な耐熱性のあるＵＶテープ型シートよりなるＵＶテープ層が、それぞれ設けられた構成となっていてもよい。支持基板には、接着テープのＵＶテープ層が貼り付けられる。
【００３６】
次に、支持基板を接合した状態で、半導体ウエハ２０の裏面をバックグラインドやウエットエッチング等により研削し、表面側素子構造部を含む半導体ウエハ２０全体の厚さを所望の厚さにする。
次に、半導体ウエハ２０の裏面に、例えばｎ型不純物であるリンなどを注入する。その後、半導体ウエハ２０の裏面にたとえばレーザーを照射してアニールを行う。これにより、カソード層となるｎ＋型領域３を形成する。
【００３７】
ついで、半導体ウエハ２０の裏面の全面に、例えばアルミニウム、チタン、ニッケルおよび金などの複数の金属膜を成膜し、カソード電極１４なる裏面電極を形成する。
（２）電子線照射プロセス
図３（Ｂ）は、上記の準備した半導体ウエハ２０（図３（Ａ）を参照）に対して、電子線を照射するプロセスを図解的に示す図である。
【００３８】
電子線の照射は、半導体ウエハ２０に対し、その表面側（ｐ＋型領域５が形成された側）から照射する。
この電子線照射時においては、電子線の加速電圧を低く設定し、かつ、電子線の出力部と半導体ウエハ２０との間に、たとえばシリコンウエハにより構成されたアブソーバ３０を挿入して、電子線照射を行う。
【００３９】
このとき、電子線照射により半導体ウエハ２０に達する電子線の相対線量が、図４に示す相対線量となるように、電子線照射時の加速電圧およびアブソーバ３０の厚み等を調整する。
電子線照射により半導体ウエハ２０内に進入した電子は、半導体ウエハ２０内を一定の距離透過して、そのエネルギーを失うが、透過の際に半導体ウエハ２０の結晶に欠陥を形成する。半導体ウエハ２０に与えられる電子線の相対線量が、図４に示すように、半導体ウエハ２０の上面からの距離が深くなるほど電子線の相対線量が少なくなるようにすれば、半導体ウエハ２０の上面ほど多くの電子が進入し、半導体ウエハ２０の上面からの距離が深くなるほど電子の進入が少なくなる。そして進入した電子により結晶構造が壊されて結晶欠陥が生じるから、半導体ウエハ２０の中の結晶欠陥は、半導体ウエハ２０の上面において出現頻度が大きく、半導体ウエハ２０の上面から底面に向かうに従って次第に出現頻度が小さくなる構造が形成される。
【００４０】
このように半導体ウエハ２０において、ｐ＋型領域５の上面からｎ―型領域４の底面に向かって、出現頻度が次第に小さくなるように結晶欠陥を形成した場合、低電流時の正孔濃度分布は図５に示す分布となる。低電流とは、たとえば動作時の順方向電流密度が、１Ａ／ｍｍ２以下であることを示す。
図５は、ｐｎ接合が形成された半導体の低電流時の正孔濃度分布を示すグラフであり、縦軸は正孔濃度、横軸は半導体表面からの距離を表わしている。上述のように、図４に示す電子線相対線量で電子線照射を行った半導体は、図５の実線Ｌ１で示すように、半導体表面側の正孔が少なく、表面からの距離が離れると正孔が増加するという正孔濃度分布となる。
【００４１】
なお、図５において、破線Ｌ２は、電子線照射プロセスを行わなかった半導体の低電流時の正孔濃度分布であり、１点鎖線Ｌ３は、アブソーバ３０を用いることなく電子線照射を行った半導体の低電流時の正孔濃度分布を、参考として示している。
この実施形態にかかる半導体ウエハ２０は、図４に示す相対線量の電子線照射を受けているため、低電流時の正孔濃度分布が、図４の実線Ｌ１で示す正孔濃度分布となる。
【００４２】
そして、かかる正孔濃度分布であれば、図６に示すように、半導体内における縦方向のキャリア再結合時間を表面からの距離によって変化させ、表面側を早く、裏面側を遅くすることができる。
図６は、半導体層内（デバイス内）におけるキャリアの再結合時間の縦方向分布を示すグラフである。縦軸は正孔のライフタイム再結合時間を示しており、下から上に向かって再結合時間が遅くなる。また、横軸は表面からの距離（半導体層内での深さ）を示している。実線Ｌ１は、この実施形態にかかる半導体素子の特性であり、破線Ｌ２は電子線照射を行わなかった場合の特性であり、１点鎖線Ｌ３は均一な電子線照射を行った場合の特性を示している。
【００４３】
電子線照射を図４に示すように、相対線量が半導体の上面からの距離によって減少するように照射した場合、図６の実線Ｌ１で示すように、正孔ライフタイム再結合時間は、表面側で早く、表面から遠ざかるほど遅くなるという特性を示す。
その結果、図７に示すように、スイッチング時の逆電圧Ｖｒに起因する電圧ノイズを低減することができる。
【００４４】
図７は、スイッチング時の逆電圧Ｖｒ波形を示しており、実線Ｌ１は、この実施形態にかかるｐｎダイオード１の特性であり、破線Ｌ２は電子線照射プロセスを行わなかった従来の高速ダイオードの逆電圧Ｖｒ波形であり、１点鎖線Ｌ３は、均一な電子線照射を行った場合の高速ダイオードの逆電圧Ｖｒ波形を示している。この波形図から明らかなように、この実施形態に係るｐｎダイオード１では、著しいサージ電圧低減が実現されている。
【００４５】
図８は、この実施形態にかかるｐｎダイオード１において、逆回復時間ｔｒｒの短縮が実現されていることを示すグラフである。
図８において、縦軸は電圧変化、横軸は時間を示している。実線Ｌ１は、この実施形態にかかるｐｎダイオード１のスイッチング逆回復時間ｔｒｒの波形であり、破線Ｌ２は、従来の高速ダイオードのｔｒｒの波形であり、１点鎖線Ｌ３は、均一な電子線照射を行った場合の高速ダイオードのｔｒｒの波形を示している。
【００４６】
図９は、さらに、高速ダイオードの順電圧Ｖｆ特性を示す図であり、実線Ｌ１は、この実施形態にかかるｐｎダイオード１、破線Ｌ２は、従来の高速ダイオード、１点鎖線Ｌ３は、均一な電子線照射を行った場合の高速ダイオードの、それぞれ順電圧Ｖｆ特性を示している。
図９に示すように、半導体層中に、出現頻度が変化する結晶欠陥を作っても、高速ダイオードにおける順電圧Ｖｆ特性は影響を受けることがないことが証明されている。
＜パッケージの説明＞
図１０は、ＩＧＢＴおよび前記ｐｎダイオードを含む半導体パッケージの模式的な平面図である。図１１は、図１０のXI-XI切断線における断面図である。
【００４７】
次に、前述のｐｎダイオード１およびＩＧＢＴ２１を含むパッケージの構成を、図１０および図１１を参照して説明する。
半導体パッケージ８１は、両面放熱タイプのパッケージであって、樹脂パッケージ８２の上面および下面の両面から熱を逃がすことができる。
半導体パッケージ８１は、下側ヒートスプレッダ８３と、上側ヒートスプレッダ８４と、下側ヒートスプレッダ８３および上側ヒートスプレッダ８４で挟まれたＩＧＢＴ２１およびｐｎダイオード１とを含む。ＩＧＢＴ２１としては、一般的なものを使用できる。
【００４８】
ＩＧＢＴ２１およびｐｎダイオード１は、それぞれ、カソード電極１４（図示せず）およびコレクタ電極３７を半田８５で下側ヒートスプレッダ８３に接合することによって、下側ヒートスプレッダ８３上に設けられている。ＩＧＢＴ２１のエミッタ電極３５およびｐｎダイオード１のアノード電極１１（図示せず）と上側ヒートスプレッダ８４との間には、たとえばＣｕからなる導電スペーサ８６が設けられている。エミッタ電極３５およびアノード電極１１と導電スペーサ８６とは半田８７で接合され、導電スペーサ８６と上側ヒートスプレッダ８４とは半田８８で接合されている。また、ＩＧＢＴ２１は、ボンディングワイヤ８９によって複数のリード９０に接続されている。
【００４９】
樹脂パッケージ８２は、下側ヒートスプレッダ８３、上側ヒートスプレッダ８４および複数のリード９０の一部を端子９１，９２，９３として露出させるようにこれらを覆っている。また、下側ヒートスプレッダ８３の一表面は、樹脂パッケージ８２の下面９４から放熱面９５として露出している。一方、上側ヒートスプレッダ８４の一表面は、樹脂パッケージ８２の上面９６から放熱面９７として露出している。
＜モジュールの説明＞
次に、前述のｐｎダイオード１を用いたモジュールの構成について、その一例を示す。
【００５０】
図１２は、三相インバータ回路１０１を示す電気回路図である。
この三相インバータ回路１０１は、三相ブラシレスモータ１０８（以下、「電動モータ」という）を駆動するための回路である。電動モータ１０８は、Ｕ相界磁巻線１０８ＵとＶ相界磁巻線１０８ＶとＷ相界磁巻線１０８Ｗを有するステータと、永久磁石が固定されたロータとを備えている。
【００５１】
三相インバータ回路１０１は、Ｕ相用モジュール１０３と、Ｖ相用モジュール１０４と、Ｗ相用モジュール１０５とを含む。Ｕ相用モジュール１０３は、第１電源端子（Ｐ端子）１３１と、第２電源端子（Ｎ端子）１３２と、出力端子（ＯＵＴ端子）１３３と、２つのゲート端子１３４，１３７と、２つのソース端子１３５，１３８と、２つのソースセンス端子１３６，１３９とを備えている。
【００５２】
Ｖ相用モジュール１０４は、第１電源端子（Ｐ端子）１４１と、第２電源端子（Ｎ端子）１４２と、出力端子（ＯＵＴ端子）１４３と、２つのゲート端子１４４，１４７と、２つのソース端子１４５，１４８と、２つのソースセンス端子１４６，１４９とを備えている。Ｗ相用モジュール１０５は、第１電源端子（Ｐ端子）１５１と、第２電源端子（Ｎ端子）１５２と、出力端子（ＯＵＴ端子）１５３と、２つのゲート端子１５４，１５７と、２つのソース端子１５５，１５８と、２つのソースセンス端子１５６，１５９とを備えている。
【００５３】
各モジュール１０３，１０４，１０５の第１電源端子１３１，１４１，１５１は、外部配線を介して電源１０６（直流電源）の正極端子に接続されている。具体的には、Ｕ相用モジュール１０３の第１電源端子１３１は、第１外部配線１６１を介して、電源１０６の正極端子に接続されている。Ｖ相用モジュール１０４の第１電源端子１４１は、第２外部配線１６２を介して、第１外部配線１６１の中間部に接続されている。Ｗ相用モジュール１０５の第１電源端子１５１は、第３外部配線１６３を介して、第１外部配線１６１の中間部に接続されている。
【００５４】
各モジュール１０３，１０４，１０５の第２電源端子１３２，１４２，１５２は、外部配線を介して電源１０６の負極端子に接続されている。具体的には、Ｕ相用モジュール１０３の第２電源端子１３２は、第４外部配線１６４を介して、電源１０６の負極端子に接続されている。Ｖ相用モジュール１０４の第２電源端子１４２は、第５外部配線１６５を介して、第４外部配線１６４の中間部に接続されている。Ｗ相用モジュール１０５の第２電源端子１５２は、第６外部配線１６６を介して、第４外部配線１６４の中間部に接続されている。各外部配線１６１〜１６６には、それぞれインダクタンスが寄生している。
【００５５】
電源１０６には、平滑用コンデンサ１０７が並列に接続されている。各モジュール１０３，１０４，１０５の出力端子１３３，１４３，１５３は、それぞれ第７、第８および第９の外部配線１６７，１６８，１６９を介して電動モータ１０８のＵ相界磁巻線１０８Ｕ、Ｖ相界磁巻線１０８ＶおよびＷ相界磁巻線１０８Ｗに接続されている。各モジュール１０３，１０４，１０５のゲート端子１３４，１３７，１４４，１４７，１５４，１５７と、ソースセンス端子１３６，１３９，１４６，１４９、１５６，１５９には、図示しない制御ユニットが接続される。なお、各モジュール１０３，１０４，１０５のゲート端子１３４，１３７，１４４，１４７，１５４，１５７には、制御ユニットによって、それぞれ図示しないゲート抵抗を介してゲート駆動信号が供給される。
【００５６】
Ｕ相用モジュール１０３は、ハイサイドの第１のＭＯＳＦＥＴ１１１と、それに直列に接続されたローサイドの第２のＭＯＳＦＥＴ１１２とを含む。ＭＯＳＦＥＴ１１１，１１２は、それぞれ第１のｐｎダイオード（ボディダイオード）１１１ａおよび第２のｐｎダイオード１１２ａを内蔵している。このｐｎダイオード１１１ａ，１１２ａが、前述のｐｎダイオード１である。各ｐｎダイオード１１１ａ，１１２ａのアノードは対応するＭＯＳＦＥＴ１１１，１１２のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１１１，１１２のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１１１，１１２は、それぞれ電流検出部１１１ｂ，１１２ｂを備えている。
【００５７】
第１のＭＯＳＦＥＴ１１１のドレインは、接続金属部材１７１を介してＵ相用モジュール１０３の第１電源端子１３１に接続されている。第１のＭＯＳＦＥＴ１１１のソースは、接続金属部材１７２を介して、Ｕ相用モジュール１０３の出力端子１３３に接続されている。接続金属部材１７１，１７２には、それぞれインダクタンスＬ１１，Ｌ１２が寄生している。第１のＭＯＳＦＥＴ１１１のソースは、さらにＵ相用モジュール１０３のソース端子１３５に接続されている。電流検出部１１１ｂは、Ｕ相用モジュール１０３のソースセンス端子１３６に接続されている。第１のＭＯＳＦＥＴ１１１のゲートは、Ｕ相用モジュール１０３のゲート端子１３４に接続されている。
【００５８】
第２のＭＯＳＦＥＴ１１２のドレインは、接続金属部材１７３を介してＵ相用モジュール１０３の出力端子１３３に接続されている。第２のＭＯＳＦＥＴ１１２のソースは、接続金属部材１７４を介して、Ｕ相用モジュール１０３の第２電源端子１３２に接続されている。接続金属部材１７３，１７４には、それぞれインダクタンスＬ１３，Ｌ１４が寄生している。第２のＭＯＳＦＥＴ１１２のソースは、さらにＵ相用モジュール１０３のソース端子１３８に接続されている。電流検出部１１２ｂは、Ｕ相用モジュール１０３のソースセンス端子１３９に接続されている。第２のＭＯＳＦＥＴ１１２のゲートは、Ｕ相用モジュール１０３のゲート端子１３７に接続されている。
【００５９】
Ｖ相用モジュール１０４は、ハイサイドの第３のＭＯＳＦＥＴ１１３と、それに直列に接続されたローサイドの第４のＭＯＳＦＥＴ１１４とを含む。ＭＯＳＦＥＴ１１３，１１４は、それぞれ第３および第４のｐｎダイオード（ボディダイオード）１１３ａ，１１４ａを内蔵している。このｐｎダイオード１１３ａ，１１４ａが、前述のｐｎダイオード１である。各ｐｎダイオード１１３ａ，１１４ａのアノードは対応するＭＯＳＦＥＴ１１３，１１４のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１１３，１１４のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１１３，１１４は、それぞれ電流検出部１１３ｂ，１１４ｂを備えている。
【００６０】
第３のＭＯＳＦＥＴ１１３のドレインは、接続金属部材１７５を介してＶ相用モジュール１０４の第１電源端子１４１に接続されている。第３のＭＯＳＦＥＴ１１３のソースは、接続金属部材１７６を介して、Ｖ相用モジュール１０４の出力端子１４３に接続されている。接続金属部材１７５，１７６には、それぞれインダクタンスＬ１５，Ｌ１６が寄生している。第３のＭＯＳＦＥＴ１１３のソースは、さらにＶ相用モジュール１０４のソース端子１４５に接続されている。電流検出部１１３ｂは、Ｖ相用モジュール１０４のソースセンス端子１４６に接続されている。第３のＭＯＳＦＥＴ１１３のゲートは、Ｖ相用モジュール１０４のゲート端子１４４に接続されている。
【００６１】
第４のＭＯＳＦＥＴ１１４のドレインは、接続金属部材１７７を介してＶ相用モジュール１０４の出力端子１４３に接続されている。第４のＭＯＳＦＥＴ１１４のソースは、接続金属部材１７８を介して、Ｖ相用モジュール１０４の第２電源端子１４２に接続されている。接続金属部材１７７，１７８には、それぞれインダクタンスＬ１７，Ｌ１８が寄生している。第４のＭＯＳＦＥＴ１１４のソースは、さらにＶ相用モジュール１０４のソース端子１４８に接続されている。電流検出部１１４ｂは、Ｖ相用モジュール１０４のソースセンス端子１４９に接続されている。第４のＭＯＳＦＥＴ１１４のゲートは、Ｖ相用モジュール１０４のゲート端子１４７に接続されている。
【００６２】
Ｗ相用モジュール１０５は、ハイサイドの第５のＭＯＳＦＥＴ１１５と、それに直列に接続されたローサイドの第６のＭＯＳＦＥＴ１１６とを含む。ＭＯＳＦＥＴ１１５，１１６は、それぞれ第５および第６のｐｎダイオード（ボディダイオード）１１５ａ，１１６ａを内蔵している。このｐｎダイオード１１５ａ，１１６ａが、前述のｐｎダイオード１である。各ｐｎダイオード１１５ａ，１１６ａのアノードは対応するＭＯＳＦＥＴ１１５，１１６のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１１５，１１６のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１１５，１１６は、それぞれ電流検出部１１５ｂ，１１６ｂを備えている。
【００６３】
第５のＭＯＳＦＥＴ１１５のドレインは、接続金属部材１７９を介してＷ相用モジュール１０５の第１電源端子１５１に接続されている。第５のＭＯＳＦＥＴ１１５のソースは、接続金属部材１８０を介して、Ｗ相用モジュール１０５の出力端子１５３に接続されている。接続金属部材１７９，１８０には、それぞれインダクタンスＬ１９，Ｌ２０が寄生している。第５のＭＯＳＦＥＴ１１５のソースは、さらにＷ相用モジュール１０５のソース端子１５５に接続されている。電流検出部１１５ｂは、Ｗ相用モジュール１０５のソースセンス端子１５６に接続されている。第５のＭＯＳＦＥＴ１１５のゲートは、Ｗ相用モジュール１０５のゲート端子１５４に接続されている。
【００６４】
第６のＭＯＳＦＥＴ１１６のドレインは、接続金属部材１８１を介してＷ相用モジュール１０５の出力端子１５３に接続されている。第６のＭＯＳＦＥＴ１１６のソースは、接続金属部材１８２を介して、Ｗ相用モジュール１０５の第２電源端子１５２に接続されている。接続金属部材１８１，１８２には、それぞれインダクタンスＬ２１，Ｌ２２が寄生している。第６のＭＯＳＦＥＴ１１６のソースは、さらにＷ相用モジュール１０５のソース端子１５８に接続されている。電流検出部１１６ｂは、Ｗ相用モジュール１０５のソースセンス端子１５９に接続されている。第６のＭＯＳＦＥＴ１１６のゲートは、Ｗ相用モジュール１０５のゲート端子１５７に接続されている。
【００６５】
第１〜第６のＭＯＳＦＥＴ１１１〜１１６は、たとえば、化合物半導体の一例であるＳｉＣ（炭化シリコン）を半導体材料として用いたＳｉＣ−ＤＭＯＳＦＥＴ等のＳｉＣ−ＭＯＳＦＥＴである。
第１外部配線１６１におけるＵ相用モジュール１０３の第１電源端子１３１寄りの部分と、第４外部配線１６４におけるＵ相用モジュール１０３の第２電源端子１３２寄りの部分との間に、コンデンサ１９１からなるスナバ回路が接続されている。
【００６６】
第１外部配線１６１とコンデンサ１９１との接続点を接続点Ａ１とする。第１外部配線１６１における電源１０６の正極端子と接続点Ａ１との間部分にはインダクタンスＬ１ａが寄生しており、第１外部配線１６１における接続点Ａ１と第１電源端子１３１との間部分にはインダクタンスＬ１ｂが寄生している。第４外部配線１６４とコンデンサ１９１との接続点を接続点Ａ４とする。第４外部配線１６４における電源１０６の負極端子と接続点Ａ４との間部分にはインダクタンスＬ４ａが寄生しており、第４外部配線１６４における接続点Ａ４と第２電源端子１３２との間部分にはインダクタンスＬ４ｂが寄生している。
【００６７】
第２外部配線１６２におけるＶ相用モジュール１０４の第１電源端子１４１寄りの部分と、第５外部配線１６５におけるＶ相用モジュール１０４の第２電源端子１４２寄りの部分との間に、コンデンサ１９２からなるスナバ回路が接続されている。
第２外部配線１６２とコンデンサ１９２との接続点を接続点Ａ２とする。第２外部配線１６２における接続点Ａ２と第１電源端子１４１との間部分にはインダクタンスＬ２ｂが寄生しており、残りの部分にはインダクタンスＬ２ａが寄生している。第５外部配線１６５とコンデンサ１９２との接続点を接続点Ａ５とする。第５外部配線１６５における接続点Ａ５と第２電源端子１４２との間部分にはインダクタンスＬ５ｂが寄生しており、残りの部分にはインダクタンスＬ５ａが寄生している。
【００６８】
第３外部配線１６３におけるＷ相用モジュール１０５の第１電源端子１５１寄りの部分と、第６外部配線１６６におけるＷ相用モジュール１０５の第２電源端子１５２寄りの部分との間に、コンデンサ１９３からなるスナバ回路が接続されている。
第３外部配線１６２とコンデンサ１９２との接続点を接続点Ａ３とする。第３外部配線１６３における接続点Ａ３と第１電源端子１５１との間部分にはインダクタンスＬ３ｂが寄生しており、残りの部分にはインダクタンスＬ３ａが寄生している。第６外部配線１６６とコンデンサ１９３との接続点を接続点Ａ６とする。第６外部配線１６６における接続点Ａ６と第２電源端子１５２との間部分にはインダクタンスＬ６ｂが寄生しており、残りの部分にはインダクタンスＬ６ａが寄生している。コンデンサ（スナバ回路）１９１〜１９３は、サージ電圧を抑制するために設けられている。
【００６９】
図１３は、図１２のＵ相用モジュール１０３の外観を示す図解的な斜視図である。
Ｕ相用モジュール１０３は、放熱板１２１と、放熱板１２１に固定され、ＭＯＳＦＥＴ１１１，１１２、各端子１３１〜１３９の基端等が固定された基板（図示略）と、放熱板１２１の一方の表面に固定され、基板を収容するケース１２２とを含む。ケース１２２は、平面視において略矩形に形成されている。モジュール１０３の出力端子１３３は、ケース１２２内において二股に分岐しており、２つの平板状の枝部を有している。各枝部の先端部１３３ａ，１３３ｂは、ケース１２２の上面を貫通して、ケース１２２の外側に露出している。これらの先端部１３３ａ，１３３ｂは、それぞれケース１２２上面の一端部の両側部において、ケース１２２の上面に沿った状態で配置されている。モジュール１０３の第１電源端子１３１および第２電源端子１３２は平板状であり、その先端部１３１ａ，１３２ａは、ケース１２２の上面を貫通して、ケース１２２の外側に露出している。これらの先端部１３１ａ，１３２ａは、それぞれケース１２２上面の他端部の両側部において、ケース１２２の上面に沿った状態で配置されている。
【００７０】
モジュール１０３の一方のゲート端子１３４、ソース端子１３５およびソースセンス端子１３６は、棒状であり、その先端部１３４ａ、１３５ａ、１３６ａは、ケース１２２の上面を貫通して、ケース１２２の外方に突出している。これらの先端部１３４ａ、１３５ａ、１３６ａは、それぞれケース１２２上面における第１電源端子１３１の先端部１３１ａに隣接して配置されている。モジュール１０３の他方のゲート端子１３７、ソース端子１３８およびソースセンス端子１３９は、棒状であり、その先端部１３７ａ、１３８ａ、１３９ａは、ケース１２２の上面を貫通して、ケース１２２外方に突出している。これらの先端部１３７ａ、１３８ａ、１３９ａは、それぞれケース１２２上面における出力端子１３３の一方の先端部１３３ｂに隣接して配置されている。
【００７１】
Ｖ相用モジュール１０４およびＷ相用モジュール１０５の外観および構造も、Ｕ相用モジュール１０３の外観および構造と同様であるので、その説明を省略する。
図１４は、主として、モジュール１０２，１０３，１０４の電源端子１３１，１３２，１４１，１４２，１５１，１５２に接続された外部配線と、それに接続されたスナバ回路とを示す平面図である。
【００７２】
各モジュール１０３，１０４，１０５は、冷却板３０１に取り付けられている。Ｕ相用モジュール１０３の出力端子１３３は、外部配線１６７を介して電動モータ１０８のＵ相界磁巻線１０８Ｕに接続されている。Ｖ相用モジュール１０４の出力端子１４３は、外部配線１６８を介して電動モータ１０８のＶ相界磁巻線１０８Ｖに接続されている。Ｗ相用モジュール１０５の出力端子１５３は、外部配線１６９を介して電動モータ１０８のＷ相界磁巻線１０８Ｗに接続されている。
【００７３】
Ｕ相用モジュール１０３の第１電源端子１３１には、バスバー１６１ａの一端部がねじ止めされている。バスバー１６１ａの他端部は、接続線１６１ｂを介して電源１０６の正極端子に接続されている。バスバー１６１ａと接続線１６１ｂとによって、図１２の第１外部配線１６１が構成されている。Ｕ相用モジュール１０３の第２電源端子１３１には、バスバー１６４ａの一端部がねじ止めされている。バスバー１６４ａの他端部は、接続線１６４ｂを介して電源１０６の負極端子に接続されている。バスバー１６４ａと接続線１６４ｂとによって、図１２の第４外部配線１６４が構成されている。電源１０６には、平滑用コンデンサ１０７が並列に接続されている。
【００７４】
Ｖ相用モジュール１０４の第１電源端子１４１には、バスバー１６２（図１２の第２外部配線１６２に相当する）の一端部がねじ止めされている。バスバー１６２の他端部は、バスバー１６１ａの中間部に連結されている。Ｖ相用モジュール１０４の第２電源端子１４２には、バスバー１６５（図１２の第５外部配線１６５に相当する）の一端部がねじ止めされている。バスバー１６５の他端部は、バスバー１６４ａの中間部に連結されている。
【００７５】
Ｗ相用モジュール１０５の第１電源端子１５１には、バスバー１６３（図１２の第３外部配線１６３に相当する）の一端部がねじ止めされている。バスバー１６３の他端部は、バスバー１６１ａの中間部に連結されている。Ｗ相用モジュール１０５の第２電源端子１６２には、バスバー１６６（図１２の第６外部配線１６６に相当する）の一端部がねじ止めされている。バスバー１６６の他端部は、バスバー１６４ａの中間部に連結されている。
【００７６】
バスバー１６１ａにおける第１電源端子１３１寄りの部分と、バスバー１６４ａにおける第２電源端子１３２寄りの部分との間に、コンデンサ１９１が接続されている。バスバー１６２における第１電源端子１４１寄りの部分と、バスバー１６５における第２電源端子１４２寄りの部分との間に、コンデンサ１９２が接続されている。バスバー１６３における第１電源端子１５１寄りの部分と、バスバー１６６における第２電源端子１５２寄りの部分との間に、コンデンサ１９３が接続されている。
【００７７】
各コンデンサ１９１，１９２，１９３の一端は、対応するバスバー１６１ａ，１６２，１６３における第１電源端子１３１，１４１，１５１側の一端（位置Ａ）と、対応するバスバー１６１ａ，１６２，１６３における第１電源端子１３１，１４１，１５１の外端に最も近い位置（位置Ｂ）に対して第１電源端子１３１，１４１，１５１から遠ざかる方向に所定距離ｘだけ離れた位置（位置Ｃ）との間（Ａ−Ｃ間の領域Ｓ）に接続されることが好ましい。
【００７８】
同様に、各コンデンサ１９１，１９２，１９３の他端は、対応するバスバー１６４ａ，１６５，１６６における第２電源端子１３２，１４２，１５２側の一端（位置Ａ）と、対応するバスバー１６４ａ，１６５，１６６における第２電源端子１３２，１４２，１５２の外端に最も近い位置（位置Ｂ）に対して第２電源端子１３２，１４２，１５２から遠ざかる方向に所定距離ｘだけ離れた位置（位置Ｃ）との間（Ａ−Ｃ間の領域Ｓ）に接続されることが好ましい。
【００７９】
前記所定距離ｘは、バスバー１６１ａ，１６２，１６３，１６４ａ，１６５，１６６における位置Ｂから位置Ｃまでの部分のインダクタンスが６．２５（ｎＨ）以下となるような距離に設定されていることが好ましい。このようにｘを設定すると、後述するように、ＭＯＳＦＥＴがターンオフしたときのスイッチング損失および当該ＭＯＳＦＥＴに印加されるサージ電圧をともに低減させることが可能となる。
【００８０】
なお、モジュール１０３の２つの電源端子１３１，１３２に接続された２つのバスバー１６１ａ，１６４ａは、それらのインダクタンス成分が相殺されるように、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。同様に、モジュール１０４の２つの電源端子１４１，１４２に接続された２つのバスバー１６２，１６５は、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。同様に、モジュール１０５の２つの電源端子１５１，１５２に接続された２つのバスバー１６３，１６６は、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。
【００８１】
図１２に戻り、ＭＯＳＦＥＴ１１１〜１１６のうち、例えば、Ｕ相用モジュール１０３内のハイサイドのＭＯＳＦＥＴ１１１とＶ相用モジュール１０４内のローサイドのＭＯＳＦＥＴ１１４がオンされると、電源１０６の正極端子から、第１外部配線１６１、第１電源端子１３１、接続金属部材１７１、ＭＯＳＦＥＴ１１１、接続金属部材１７２、出力端子１３３、第７外部配線１６７、電動モータ１０８のＵ相界磁巻線１０８ＵおよびＶ相界磁巻線１０８Ｖ、第８外部配線１６８、出力端子１４３、接続金属部材１７７、ＭＯＳＦＥＴ１１４、接続金属部材１７８、第２電源端子１４２、第５外部配線１６５および第４外部配線１６４を経て電源１０６の負極端子へと電流が流れる。
【００８２】
この状態から、Ｕ相用モジュール１０３内のハイサイドのＭＯＳＦＥＴ１１１がターンオフすると、出力端子１３３、第７外部配線１６７、電動モータ１０８のＵ相界磁巻線１０８ＵおよびＶ相界磁巻線１０８Ｖ、第８外部配線１６８、出力端子１４３、接続金属部材１７７、ＭＯＳＦＥＴ１１４、接続金属部材１７８、第２電源端子１４２、第５外部配線１６５、第４外部配線１６４における第５外部配線１６５との接続点と第２出力端子１３２との間部分、第２出力端子１３２、接続金属部材１７４、ｐｎダイオード１１２ａおよび接続金属部材１７３を含む閉回路を負荷電流が還流する。
【００８３】
この場合、ＭＯＳＦＥＴ１１１のドレイン電流の電流変化率（ｄｉ／ｄｔ）と、回路配線の所定の寄生インダクタンスＬｓによるサージ電圧（Ｌｓ・ｄｉ／ｄｔ）が、ＭＯＳＦＥＴ１１１に印加される。
スナバ回路１９１〜１９３が設けられていない場合には、ＭＯＳＦＥＴ１１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｔは、第４外部配線１６４における第５配線１６５との接続点と電源１０６の負極端子との間のインダクタンス（Ｌ４ａの一部）と、第１外部配線１６１のインダクタンス（Ｌ１ａ＋Ｌ１ｂ）と、接続金属部材１７１，１７２のインダクタンスＬ１１，Ｌ１２と、第４外部配線１６４における第５配線１６５との接続点と第２電源端子１３２との間部分のインダクタンス（Ｌ４ａの一部とＬ４ｂとの和）と、接続金属部材１７３，１７４のインダクタンスＬ１３，Ｌ１４との和となる。
【００８４】
この実施形態では、スナバ回路１９１〜１９３が設けられているので、第４外部配線１６４における接続点Ａ４と電源１０６の負極端子との間部分のインダクタンスＬ４ａと、第１外部配線１６１における電源１０６の正極端子と接続点Ａ１との間部分のインダクタンスＬ１ａに蓄積されたエネルギーは、コンデンサ１９１によって吸収される。この結果、ＭＯＳＦＥＴ１１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、第１外部配線１６１における接続点Ａ１と第１電源端子１３１との間部分のインダクタンスＬ１ｂと、接続金属部材１７１，１７２，１７３，１７４のインダクタンスＬ１１，Ｌ１２，Ｌ１３，Ｌ１４と、第４外部配線１６４における接続点Ａ４と第２電源端子１３１の間部分のインダクタンスＬ４ｂとの和となる。つまり、ＭＯＳＦＥＴ１１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、スナバ回路１９１〜１９３が設けられてない場合のインダクタンスＬｓｔに比べて大幅に低減される。このため、ＭＯＳＦＥＴ１１１に印加されるサージ電圧は、スナバ回路１９１〜１９３が設けられてない場合に比べて大幅に低減される。
【００８５】
ＭＯＳＦＥＴ１１１とＭＯＳＦＥＴ１１４とがオンされている状態から、例えばＶ相用モジュール１０４内のローサイドのＭＯＳＦＥＴ１１４がターンオフされると、第１電源端子１３１、接続金属部材１７１、ＭＯＳＦＥＴ１１１、接続金属部材１７２、出力端子１３３、第７外部配線１６７、電動モータ１０８のＵ相界磁巻線１０８ＵおよびＶ相界磁巻線１０８Ｖ、第８外部配線１６８、出力端子１４３、接続金属部材１７６、ｐｎダイオード１１３ａ、接続金属部材１７５、第１電源端子１４１、第２外部配線１６２および第１外部配線１６１における第２外部配線１６２との接続点と第１電源端子１３１との間部分を含む閉回路を負荷電流が還流する。
【００８６】
この場合、ＭＯＳＦＥＴ１１４のドレイン電流の電流変化率（ｄｉ／ｄｔ）と、回路配線の所定の寄生インダクタンスＬｓによるサージ電圧（Ｌｓ・ｄｉ／ｄｔ）が、ＭＯＳＦＥＴ１１４に印加される。
スナバ回路１９１〜１９３が設けられていない場合には、ＭＯＳＦＥＴ１１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｔは、第１外部配線１６１における電源１０６の正極端子と第２配線１６２との接続点との間のインダクタンス（Ｌ１ａの一部）と、接続金属部材１７７，１７８のインダクタンスＬ１７，Ｌ１８と、第５外部配線１６５のインダクタンス（Ｌ５ａ＋Ｌ５ｂ）と、第４外部配線１６４における第５外部配線１６５との接続点と電源１０６の負極端子との間部分のインダクタンス（Ｌ４ａの一部）と、第２外部配線部材１６２のインダクタンス（Ｌ２ａ＋Ｌ２ｂ）と、接続金属部材１７５，１７６のインダクタンスＬ１５，Ｌ１６との和となる。
【００８７】
この実施形態では、スナバ回路１９１〜１９３が設けられているので、第１外部配線１６１における電源１０６の正極端子と第２配線１６２との接続点との間部分のインダクタンス（Ｌ１ａの一部）と、第５外部配線１６５における接続点Ａ５と第４外部配線１６４との接続点との間部分のインダクタンスＬ５ａと、第４外部配線１６４における第５外部配線１６５との接続点と電源１０６の負極端子との間部分のインダクタンス（Ｌ４ａの一部）と、第２外部配線１６２における第１外部配線１６１との接続点と接続点Ａ２との間部分のインダクタンスＬ２ａに蓄積されたエネルギーは、コンデンサ１９２によって吸収される。この結果、ＭＯＳＦＥＴ１１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、第２外部配線１６２における接続点Ａ２と第１電源端子１４１との間部分のインダクタンスＬ２ｂと、接続金属部材１７５，１７６，１７７，１７８のインダクタンスＬ１５，Ｌ１６，Ｌ１７，Ｌ１８と、第５外部配線１６５における第２電源端子１４２と接続点Ａ５との間部分のインダクタンスＬ５ｂとの和となる。つまり、ＭＯＳＦＥＴ１１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、スナバ回路１９１〜１９３が設けられてない場合のインダクタンスＬｓｔに比べて大幅に低減される。このため、ＭＯＳＦＥＴ１１４に印加されるサージ電圧は、スナバ回路１９１〜１９３が設けられてない場合に比べて大幅に低減される。
【００８８】
なお、ＭＯＳＦＥＴ１１１とＭＯＳＦＥＴ１１４とがオンされている状態から、ＭＯＳＦＥＴ１１１とＭＯＳＦＥＴ１１４の両方が同時にターンオフされた場合には、第４外部配線１６４、第２電源端子１３２、接続金属部材１７４、ｐｎダイオード１１２ａ、接続金属部材１７３、出力端子１３３、第７外部配線１６７、電動モータ１０８のＵ相界磁巻線１０８ＵおよびＶ相界磁巻線１０８Ｖ、第８外部配線１６８、出力端子１４３、接続金属部材１７６、ｐｎダイオード１１３ａ、接続金属部材１７５、第１電源端子１４１、第２外部配線１６２および第１外部配線１６１における第２外部配線１６２との接続点と電源１０６の正極端子との間部分に、第４外部配線１６４から第１外部配線１６１に向かう方向に負荷電流が流れる。
【００８９】
この場合、コンデンサ１９１，１９２によって、外部配線に寄生されているインダクタンスに蓄積されたエネルギーのうちの大部分が吸収される。このため、ＭＯＳＦＥＴ１１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、Ｌ１ｂとＬ１１〜Ｌ１２（Ｕ相用モジュール１０３内の内部インダクタンス）とＬ４ｂとの和となる。一方、ＭＯＳＦＥＴ１１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、Ｌ２ｂとＬ１５〜Ｌ１８（Ｖ相用モジュール１０４内の内部インダクタンス）とＬ５ｂの和となる。
【００９０】
つまり、Ｕ相用モジュール１０３内のＭＯＳＦＥＴ１１１，１１２のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＵ」という場合がある）は、Ｌ１ｂとＬ１１〜Ｌ１２（Ｕ相用モジュール１０３内の内部インダクタンス）とＬ４ｂとの和となる。
また、Ｖ相用モジュール１０４内のＭＯＳＦＥＴ１１３，１１４のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＶ」という場合がある）は、Ｌ２ｂとＬ１５〜Ｌ１８（Ｖ相用モジュール１０４内の内部インダクタンス）とＬ５ｂの和となる。
【００９１】
また、Ｗ相用モジュール１０５内のＭＯＳＦＥＴ１１５，１１６のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＷ」という場合がある）は、Ｌ３ｂとＬ１９〜Ｌ２２（Ｗ相用モジュール１０５内の内部インダクタンス）とＬ６ｂの和となる。この実施形態では、ＬｓｎＵとＬｓｎＶとＬｓｎＷとは、ほぼ等しい。ＬｓｎＵ，ＬｓｎＶ，ＬｓｎＷは、後述するように、４０（ｎＨ）以下であることが好ましい。
【００９２】
前記三相インバータ回路１０１において、コンデンサ１９１〜１９３の対応するバスバーへの接続位置を変化させ、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧が一定となるようにＭＯＳＦＥＴに対するゲート抵抗を変化させた場合、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（スナバ回路１９１〜１９３によって蓄積されたエネルギーが吸収されるインダクタンスを除く）が小さいほど、当該ＭＯＳＦＥＴのドレイン電流の変化率ｄｉ／ｄｔが大きく（ｄｉの立下りが早く）なるため、当該ＭＯＳＦＥＴのターンオフ時のスイッチング損失は小さくなる。このため、サージ電圧の発生原因となるインダクタンスＬｓｎを小さくすることによって、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減させることができる。
【００９３】
前記実施形態では、コンデンサ１９１，１９２，１９３の一端は、それぞれ外部配線１６１，１６２，１６３における第１電源端子１３１，１４１，１５１寄りの位置に接続されているので、スナバ回路１９１，１９２，１９３それぞれの一端と第１電源端子１３１，１４１，１５１との間の外部配線部分のインダクタンスＬ１ｂ，Ｌ２ｂ，Ｌ３ｂを小さくできる。また、コンデンサ１９１，１９２，１９３の他端は、それぞれ外部配線１６４，１６５，１６６における第２電源端子１３２，１４２，１５２寄りの位置に接続されているので、スナバ回路１９１，１９２，１９３それぞれの他端と第２電源端子１３２，１４２，１５２との間の外部配線部分のインダクタンスＬ４ｂ，Ｌ５ｂ，Ｌ６ｂを小さくできる。
【００９４】
したがって、任意のＭＯＳＦＥＴがターンオフされた場合の、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎを小さくすることができる。これにより、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減させることができる。
次に、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎと、ＭＯＳＦＥＴのターンオフ時のスイッチング損失およびドレイン電流の変化率ｄｉ／ｄｔとの関係について説明する。
【００９５】
インダクタンスＬｓｎが異なる複数のサンプルａ〜ｇを用意した。具体的には、バスバー１６１ａ，１６４ａ，１６２，１６５，１６３，１６６における電源端子１３１，１３２，１４１，１４２，１５１，１５２側の一端からコンデンサ１９１〜１９３の接続位置までの距離を変化させることにより、インダクタンスＬｓｎが異なる複数のサンプルａ〜ｇを用意した。
【００９６】
バスバー１６１ａ，１６４ａ，１６２，１６５，１６３，１６６における電源端子１３１，１３２，１４１，１４２，１５１，１５２側の一端からコンデンサ１９１〜１９３の接続位置までの距離は、サンプルａが最も短く、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に長くなるように設定されている。
サンプルａでは、図１４に示すように、各コンデンサ１９１〜１９３の両端は、対応するバスバー１６１ａ，１６４ａ，１６２，１６５，１６３，１６６における電源端子１３１，１３２，１４１，１４２，１５１，１５２側の一端（位置Ａ）と電源端子１３１，１３２，１４１，１４２，１５１，１５２の外端に対応する位置（位置Ｂ）との間（Ａ−Ｂ間）に接続されている。サンプルｂ〜ｇでは、各コンデンサ１９１〜１９３の両端は、対応するバスバー１６１ａ，１６４ａ，１６２，１６５，１６３，１６６における電源端子１３１，１３２，１４１，１４２，１５１，１５２の外端に対応する位置（位置Ｂ）よりも電源端子１３１，１３２，１４１，１４２，１５１，１５２から離れた位置に接続されている。
【００９７】
したがって、インダクタンスＬ１ｂ，Ｌ４ｂ、Ｌ２ｂ，Ｌ５ｂ、Ｌ３ｂ，Ｌ５ｂは、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に大きくなる。このため、ターンオフされたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に大きくなる。
各サンプルａ〜ｇについて、ＭＯＳＦＥＴ１１１とＭＯＳＦＥＴ１１４とがオンされている状態からＭＯＳＦＥＴ１１１をターンオフさせ、ターンオフさせた際にＭＯＳＦＥＴ１１１に印加されるサージ電圧（Ｌｓｎ・ｄｉ／ｄｔ）が所定値となるようにゲート抵抗を調整した。サージ電圧が所定値となるようにゲート抵抗を調整した後において、ＭＯＳＦＥＴ１１１とＭＯＳＦＥＴ１１４とがオンされている状態からＭＯＳＦＥＴ１１１をターンオフさせ、ＭＯＳＦＥＴ１１１のターンオフ時のスイッチング損失（ｍＪ）と、ＭＯＳＦＥＴ１１１のドレイン電流の変化率ｄｉ／ｄｔ（Ａ／ｎｓ）とを測定した。この場合には、ＭＯＳＦＥＴ１１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、ＬｓｎＵ（＝Ｌ１ｂ＋Ｌ４ｂ＋Ｌ１１＋Ｌ１２＋Ｌ１３＋Ｌ１４）となる。
【００９８】
以上のように、この発明の一実施形態は、より特定すれば、当該高速ダイオード（ファーストリカバリーダイオード）１１は、
ダイオードの動作条件が、ｄｉＦ／ｄｔ＝２５００Ａ／μｓ以上の高速動作を求められる用途において特に有効である。これは、これ以下の応答速度ではキャリアの枯渇によるスイッチングノイズがそれほど大きな問題にならないことによる。
【００９９】
また、本発明は、動作時の順方向電流密度が、１Ａ／ｍｍ２以下、である場合において特に有効である。
また、保証耐圧が６００Ｖ以上のものに適用することにより、本発明のサージ電圧低減効果が特に有効である。
その他、この発明は、請求項記載の範囲内において種々の変更が可能である。
【符号の説明】
【０１００】
１    ｐｎダイオード
３    ｎ＋型領域
４    ｎ―型領域
５    ｐ＋型領域
１１    アノード電極
１４    カソード電極
２０    半導体ウエハ
３０    アブソーバ
５０    ｐｎ接合部
【図１】
0006787690.tif 000002
【図２】
0006787690.tif 000003
【図３】
0006787690.tif 000004
【図４】
0006787690.tif 000005
【図５】
0006787690.tif 000006
【図６】
0006787690.tif 000007
【図７】
0006787690.tif 000008
【図８】
0006787690.tif 000009
【図９】
0006787690.tif 000010
【図１０】
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【図１１】
0006787690.tif 000012
【図１２】
0006787690.tif 000013
【図１３】
0006787690.tif 000014
【図１４】
0006787690.tif 000015
【図１５】
0006787690.tif 000016