(57)【特許請求の範囲】
【請求項１】
第１端子に入力された第１入力パルス信号が第２端子に出力パルス信号として伝達されるとともに、前記出力パルス信号が第３端子に帰還パルス信号として伝達されるアイソレータ回路において、
前記第１端子と前記第２端子とを直流的に絶縁し、前記第１入力パルス信号を受けて前記出力パルス信号を前記第２端子に出力するように構成された第１アイソレータ部と、
前記出力パルス信号のデューティ比に対応するデジタル信号を出力するように構成されたＡＤ変換部と、
前記第２端子と前記第３端子とを直流的に絶縁し、前記デジタル信号を受けて前記帰還パルス信号を前記第３端子に出力するように構成された第２アイソレータ部と、
前記第１入力パルス信号の後に第２入力パルス信号を前記第１端子に出力するように構成された制御信号生成回路と、
前記第１入力パルス信号と前記帰還パルス信号との比較結果を前記制御信号生成回路に出力するように構成された比較回路とを備え、
前記制御信号生成回路は、前記比較結果を用いて前記第２入力パルス信号の第２デューティ比を決定するように構成されている、アイソレータ回路。
【請求項２】
前記比較結果は、前記第１入力パルス信号の第１デューティ比と前記帰還パルス信号との差分を含み、
前記制御信号生成回路は、前記第１デューティ比に前記差分を加えた値を前記第２デューティ比とするように構成されている、請求項１に記載のアイソレータ回路。
【請求項３】
前記制御信号生成回路は、メモリを含み、前記第１デューティ比と前記比較結果とを関連付けて前記メモリに保存するように構成されている、請求項２に記載のアイソレータ回路。
【請求項４】
前記アイソレータ回路は、第１および第２動作モードを有し、
前記制御信号生成回路は、
前記第１動作モードにおいて、前記第１入力パルス信号を出力するとともに、前記第１デューティ比と前記比較結果とを関連付けて前記メモリに保存し、
前記第２動作モードにおいて、前記比較結果を用いて前記第２デューティ比を決定し、前記第２入力パルス信号を出力するように構成されている、請求項３に記載のアイソレータ回路。
【請求項５】
前記制御信号生成回路は、前記第１動作モードにおいて、前記第１入力パルス信号を含み、デューティ比が互いに異なる複数の第１入力パルス信号を出力するように構成されている、請求項４に記載のアイソレータ回路。
【請求項６】
前記ＡＤ変換部は、前記第１アイソレータ部から前記出力パルス信号を受ける入力端子と、前記デジタル信号を出力する出力端子とを含み、
前記アイソレータ回路は、
第１回路と、
前記第１入力パルス信号が出力された場合、前記入力端子と前記第１アイソレータ部とを接続させ、前記第２入力パルス信号が出力された場合、前記入力端子と前記第１回路とを接続させるように構成された第１スイッチとをさらに備える、請求項１〜請求項５のいずれか１項に記載のアイソレータ回路。
【請求項７】
第２回路と、
前記第１入力パルス信号が出力された場合、前記出力端子と前記第２アイソレータ部とを接続させ、前記第２入力パルス信号が出力された場合、前記出力端子と前記第２回路とを接続させるように構成された第２スイッチとをさらに備える、請求項６に記載のアイソレータ回路。
【請求項８】
第２回路と、
前記第１入力パルス信号が出力された場合、前記第３端子と前記比較回路とを接続させ、前記第２入力パルス信号が出力された場合、前記第３端子と前記第２回路とを接続させるように構成された第２スイッチとをさらに備える、請求項６に記載のアイソレータ回路。
【請求項９】
第１および第２アイソレータ部の各々は、トランスを含む、請求項１〜請求項８のいずれか１項に記載のアイソレータ回路。
【請求項１０】
第１および第２アイソレータ部の各々は、フォトカプラを含む、請求項１〜請求項８のいずれか１項に記載のアイソレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流的に絶縁された端子間で信号の伝達が行なわれるアイソレータ回路に関する。
【背景技術】
【０００２】
従来から、直流的に絶縁された端子間で信号の伝達が行なわれるアイソレータ回路が知られている。たとえば、特開２０１０−１０７６２号公報（特許文献１）には、トランスによって端子間が直流的に絶縁された信号伝達回路装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特開２０１０−１０７６２号公報（特許文献１）に開示されている信号伝達回路装置においては、信号入力端子と信号出力端子とが第１トランスによって直流的に絶縁されるとともに、比較信号出力端子と信号出力端子とが第２トランスよって直流的に絶縁されている。信号入力端子に入力された制御入力信号（入力パルス信号）が、第１トランスを介して制御出力信号（出力パルス信号）として信号出力端子に伝達される。出力パルス信号は、第２トランスを介して帰還パルス信号として受信回路に伝達される。受信回路は、入力パルス信号と帰還パルス信号とが一致しているか否かの比較結果を、入力パルス信号と出力パルス信号との比較結果として比較信号出力端子に出力する。【０００５】
出力パルス信号が帰還パルス信号として伝達される経路において発生するノイズなどの影響により、帰還パルス信号のデューティ比と出力パルス信号のデューティ比との間に、帰還パルス信号を出力パルス信号として扱うことを困難にする程度の差異が生じ得る。その結果、出力パルス信号が所望の信号となっているか否かの判定を帰還パルス信号を用いて行なうと、誤った判定が行なわれ得る。【０００６】
本発明は、上述のような課題を解決するためになされたものであり、その目的は、直流的に絶縁された端子間で伝達された信号が所望の信号になっているかの判定の精度を向上させることである。
【課題を解決するための手段】
【０００７】
本発明に係るアイソレータ回路においては、第１端子に入力された第１入力パルス信号が第２端子に出力パルス信号として伝達される。アイソレータ回路においては、出力パルス信号が第３端子に帰還パルス信号として伝達される。アイソレータ回路は、第１アイソレータ部と、ＡＤ変換部と、第２アイソレータ部とを備える。第１アイソレータ部は、第１端子と第２端子とを直流的に絶縁するように構成されている。第１アイソレータ部は、第１入力パルス信号を受けて出力パルス信号を第２端子に出力するように構成されている。ＡＤ変換部は、出力パルス信号のデューティ比に対応するデジタル信号を出力するように構成されている。第２アイソレータ部は、第２端子と第３端子とを直流的に絶縁するように構成されている。第２アイソレータ部は、デジタル信号を受けて帰還パルス信号を第３端子に出力するように構成されている。【０００８】
２つの要素を「直流的に絶縁する」とは、一方の要素から他方の要素への信号の伝達経路において、導体によって接続されていない部分があることを意味する。
【発明の効果】
【０００９】
本発明に係るアイソレータ回路においては、出力パルス信号のデューティ比がＡＤ変換部によってデジタル信号に変換され、当該デジタル信号が帰還パルス信号として伝達される。デジタル信号を表すパルス信号のデューティ比に変化があっても、パルス信号のハイとローとは入れ替わり難いため、パルス信号が表すデジタル値に変化は生じ難い。帰還パルス信号と出力パルス信号のデューティ比との間に、帰還パルス信号を出力パルス信号のデューティ比として扱うことを困難にする程度の差異は生じ難い。その結果、帰還パルス信号を用いることにより、出力パルス信号のデューティ比が所望の値になっているか否かを高精度に判定することができる。すなわち、本発明に係るアイソレータ回路によれば、直流的に絶縁された端子間で伝達された信号が所望の信号になっているかの判定の精度を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係るアイソレータ回路の機能ブロックの一例を示す図である。
【図２】比較例に係るアイソレータ回路の機能ブロックの一例を示す図である。
【図３】図１のＡＤＣの機能を詳細に説明するための図である。
【図４】出力パルス信号のデューティ比とデジタル信号との対応関係を示す図である。
【図５】実施の形態１の変形例に係るアイソレータ回路の機能ブロックの一例を示す図である。
【図６】入力パルス信号のデューティ比と出力パルス信号のデューティ比との対応関係を示す図である。
【図７】入力パルス信号のデューティ比と出力パルス信号のデューティ比との間に線形性誤差が生じている場合の両者の対応関係を示す図である。
【図８】入力パルス信号のデューティ比と出力パルス信号のデューティ比との間にオフセットが生じている場合の両者の対応関係を示す図である。
【図９】実施の形態２に係るアイソレータ回路の機能ブロックの一例を示す図である。
【図１０】入力パルス信号のデューティ比が補正される過程を示す図である。
【図１１】テストモードにおいて行なわれる処理の流れを示すフローチャートである。
【図１２】温度検出回路の機能ブロックの一例を示す図である。
【図１３】実施の形態３に係るアイソレータ回路のテストモードにおける機能ブロックの一例を示す図である。
【図１４】実施の形態３に係るアイソレータ回路の通常モードにおける機能ブロックの一例を示す図である。
【図１５】実施の形態３の変形例に係るアイソレータ回路のテストモードにおける機能ブロックの一例を示す図である。
【図１６】実施の形態３の変形例に係るアイソレータ回路の通常モードにおける機能ブロックの一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。
【００１２】
実施の形態１．
図１は、実施の形態１に係るアイソレータ回路１の機能ブロックの一例を示す図である。図１に示されるように、アイソレータ回路１においては、端子Ｐ１に入力された入力パルス信号Ｓ１が端子Ｐ２に出力パルス信号Ｓ２として伝達される。アイソレータ回路１においては、出力パルス信号Ｓ２が端子Ｐ３に帰還パルス信号Ｓ４として伝達される。アイソレータ回路１は、制御信号生成回路１１と、信号伝達回路１２と、比較回路４２とを備える。図１に示される１次回路とは、トランス３１，３２によって、出力パルス信号Ｓ２が伝達される端子Ｐ３と直流的に絶縁されている側の回路を意味する。２次回路とは、トランス３１，３２によって、入力パルス信号Ｓ１が入力される端子Ｐ１と直流的に絶縁されている側の回路を意味する。
【００１３】
制御信号生成回路１１は、信号伝達回路１２の端子Ｐ１に入力パルス信号Ｓ１を出力する。入力パルス信号Ｓ１は、たとえばＰＷＭ変調信号である。信号伝達回路１２は、端子Ｐ２から出力パルス信号Ｓ２を出力する。出力パルス信号Ｓ２は、モータ１５を制御するパワー半導体１４に出力される。パワー半導体１４は、出力パルス信号Ｓ２によってオン状態およびオフ状態が切り替えられる。信号伝達回路１２は、端子Ｐ３から比較回路４２へ帰還パルス信号Ｓ４を出力する。比較回路４２は、入力パルス信号Ｓ１のデューティ比と帰還パルス信号Ｓ４との比較結果を制御信号生成回路１１に出力する。具体的には、比較回路４２は、入力パルス信号Ｓ１のデューティ比と帰還パルス信号Ｓ４との差分を出力する。
【００１４】
信号伝達回路１２は、アイソレータ部１００，２００と、ＡＤＣ（Analog-to-Digital  Converter）４１とを含む。アイソレータ部１００は、端子Ｐ１とＰ２とを直流的に絶縁する。アイソレータ部１００は、入力パルス信号Ｓ１を受けて出力パルス信号Ｓ２を端子Ｐ２に出力する。ＡＤコンバータ４１は、出力パルス信号Ｓ２のデューティ比に対応するデジタル信号Ｓ３をアイソレータ部２００に出力する。アイソレータ部２００は、端子Ｐ２とＰ３とを直流的に絶縁する。アイソレータ部２００は、デジタル信号Ｓ３を受けて帰還パルス信号Ｓ４を端子Ｐ３に出力する。
【００１５】
アイソレータ部１００は、制御信号送信回路１２１と、トランス３１と、制御信号受信回路１２２とを含む。制御信号送信回路１２１は、入力パルス信号Ｓ１を受けて制御信号受信回路１２２へ送信するパルス信号をトランス３１へ出力する。制御信号送信回路１２１においては入力パルス信号Ｓ１の一時的な保存（バッファリング）、トランス３１を介して信号伝達に適したパルス信号への変換、および入力パルス信号Ｓ１に対するエッジ検出、および当該エッジ検出により得られた切り替わりエッジ情報の出力などが行なわれる。入力パルス信号Ｓ１に対応するパルス信号がトランス３１へ出力される。トランス３１においては、制御信号送信回路１２１からのパルス信号が、直流的に絶縁された２つのコイル間で一方のコイルから他方のコイルへ伝達される。制御信号受信回路１２２は、トランス３１からのパルス信号をバッファリングし、パワー半導体１４を制御するための出力パルス信号Ｓ２に復調する。
【００１６】
アイソレータ部２００は、帰還信号送信回路２２１と、トランス３２と、帰還信号受信回路２２２とを含む。帰還信号送信回路２２１は、デジタル信号Ｓ３に対応するパルス信号をトランス３２へ出力する。トランス３２においては、帰還信号送信回路２２１からのパルス信号が、直流的に絶縁された２つのコイル間で一方のコイルから他方のコイルへ伝達される。帰還信号受信回路２２２は、トランス３２からのパルス信号をバッファリングし、帰還パルス信号Ｓ４を端子Ｐ３へ出力する。
【００１７】
図２は、比較例に係るアイソレータ回路１０の機能ブロックの一例を示す図である。アイソレータ回路１０とアイソレータ回路１との違いは、アイソレータ回路１０においては、出力パルス信号Ｓ２がＡＤＣを介することなく帰還信号送信回路２２１に入力される点、および比較回路３３において入力パルス信号Ｓ１と帰還パルス信号Ｓ４０との比較が行なわれる点である。これら以外の構成についてはアイソレータ回路１０とアイソレータ回路１とは同様であるため、当該構成についての説明を繰り返さない。
【００１８】
アイソレータ回路１０において、出力パルス信号Ｓ２が帰還パルス信号Ｓ４０として伝達される経路においてノイズが発生する場合がある。当該ノイズとしては、パワー半導体１４のオン状態およびオフ状態の切替制御に起因して基板やグランドなどを伝搬するノイズ、トランス３２の伝達特性に起因するノイズ、あるいはトランス３２にアイソレータ回路１０の外部から侵入するノイズを挙げることができる。このような場合、帰還パルス信号Ｓ４０のデューティ比と出力パルス信号Ｓ２のデューティ比との間に、帰還パルス信号Ｓ４０を出力パルス信号Ｓ２として扱うことを困難にする程度の差異が生じ得る。その結果、出力パルス信号Ｓ２が所望の信号となっているか否かの判定を帰還パルス信号Ｓ４０を用いて行なうと、誤った判定が行なわれ得る。
【００１９】
そこで、図１に示されるアイソレータ回路１では、出力パルス信号Ｓ２のデューティ比がＡＤＣ４１によってデジタル信号Ｓ３に変換され、デジタル信号Ｓ３が帰還パルス信号Ｓ４として伝達される。ノイズなどによりデジタル信号Ｓ３を表すパルス信号のデューティ比に変化があっても、パルス信号のハイとローとは入れ替わり難いため、パルス信号が表すデジタル値に変化は生じ難い。帰還パルス信号Ｓ４と出力パルス信号Ｓ２のデューティ比との間に、帰還パルス信号Ｓ４を出力パルス信号Ｓ２のデューティ比として扱うことを困難にする程度の差異は生じ難い。その結果、帰還パルス信号Ｓ４を用いることにより、出力パルス信号のデューティ比が所望の値になっているか否かを高精度に判定することができる。すなわち、アイソレータ回路１によれば、直流的に絶縁された端子Ｐ１およびＰ２の間で伝達された信号が所望の信号になっているかの判定の精度を向上させることができる。
【００２０】
図３は、ＡＤＣ４１の機能を詳細に説明するための図である。図４は、出力パルス信号Ｓ２のデューティ比とデジタル信号との対応関係を示す図である。図３および図４においては、出力パルス信号Ｓ２のデューティ比が４ビットのデジタル信号に変換される場合が示されている。デューティ比を１周期の時間間隔（Ｈ＋Ｌ）に占めるハイである時間間隔Ｈの割合（％）であるとすると、出力パルス信号Ｓ２のデューティ比は、１００・Ｈ／（Ｌ＋Ｈ）と表せる。図３に示されるように、デューティ比は、ＡＤＣ４１によってビットｂ０〜ｂ３のデジタル信号に変換される。ＡＤＣ４１は、図４に示される対応関係に基づいて、出力パルス信号Ｓ２のデューティ比をデジタル信号に変換する。ＡＤＣ４１が出力するデジタル信号のビット数は、４に限られず、３以下でもよいし、５以上でもよい。
【００２１】
実施の形態１においては、アイソレータ部がアイソレータとしてトランスを含む場合について説明した。アイソレータ部に含まれるアイソレータは、フォトカプラであってもよい。図５は、実施の形態１の変形例に係るアイソレータ回路１Ａの機能ブロックの一例を示す図である。図５に示されるように、アイソレータ部１００Ａ，２００Ａは、それぞれフォトカプラ３１Ａ，３２Ａを含む。フォトカプラ３１Ａ，３２Ａ以外の構成は、図１に示されるアイソレータ回路１と同様であるため、当該構成の説明を繰り返さない。
【００２２】
以上、実施の形態１および変形例に係るアイソレータ回路によれば、直流的に絶縁された端子間で伝達された信号が所望の信号になっているかの判定の精度を向上させることができる。
【００２３】
実施の形態２．
信号伝達の正確性という観点から、入力パルス信号のデューティ比と出力パルス信号のデューティ比とは等しいことが望ましい。すなわち、入力パルス信号と出力パルス信号との対応関係は、図６に示されるような原点を通る傾き１の直線Ｌ１０として表せることが望ましい。しかし、入力パルス信号のデューティ比と出力パルス信号のデューティ比との対応関係を表す直線の傾きには線形性誤差が生じる場合がある。すなわち、入力パルス信号のデューティ比と出力パルス信号のデューティ比との対応関係は、アイソレータの特性によって生じるノイズなどより、図７に示されるような傾きが１より小さい直線Ｌ１１、あるいは傾きが１より大きい直線Ｌ１２として表される場合がある。
【００２４】
また、ノイズなどの影響により、入力パルス信号のデューティ比と出力パルス信号のデューティ比との間にオフセットが生じる場合がある。すなわち、図８に示される直線Ｌ１００で表される対応関係のように出力パルス信号のデューティ比が入力パルス信号のデューティ比よりも一定の値だけ大きくなったり、あるいは直線Ｌ１０のように出力パルス信号のデューティ比が入力パルス信号のデューティ比よりも一定の値だけが小さくなったりする場合がある。
【００２５】
入力パルス信号のデューティ比と出力パルス信号のデューティ比との対応関係に線形性誤差あるいはオフセットが生じると出力パルス信号のデューティ比が所望の値から乖離してしまう。
【００２６】
実施の形態２においては、入力パルス信号のデューティ比と出力パルス信号のデューティ比（帰還パルス信号）との差分を用いて入力パルス信号のデューティ比を補正し、出力パルス信号のデューティ比を所望の値に近づける構成について説明する。
【００２７】
図９は、実施の形態２に係るアイソレータ回路２の機能ブロックの一例を示す図である。アイソレータ回路２においては、図１に示されるアイソレータ回路１の制御信号生成回路１１が制御信号生成回路２１に置き換えられている。制御信号生成回路２１以外の構成はアイソレータ回路１と同様であるため、当該構成の説明を繰り返さない。
【００２８】
図９に示されるように、制御信号生成回路２１は、メモリ５１を含む。制御信号生成回路２１は、入力パルス信号Ｓ１のデューティ比と、比較回路４２からの比較結果（入力パルス信号Ｓ１のデューティ比と帰還パルス信号との差分）とを関連付けてメモリ５１に保存する。
【００２９】
図１０は、入力パルス信号Ｓ１のデューティ比が補正される過程を示す図である。図９および図１０を参照しながら、パワー半導体１４にデューティ比Ｄｔ１の制御信号を出力したい場合、出力パルス信号Ｓ２のデューティ比をＤｔ１にする必要がある。入力パルス信号Ｓ１がノイズなどの影響を受けずにそのまま出力パルス信号Ｓ２として伝達される場合、入力パルス信号Ｓ１のデューティ比をＤｔ１とすれば、出力パルス信号Ｓ２のデューティもＤｔ１となる（図１０（ａ））。しかし、実際にはノイズなどの影響により、時刻Ｔ１に制御信号生成回路２１から出力されたデューティ比Ｄｔ１の入力パルス信号Ｓ１（図１０（ｂ））は、デューティ比Ｄｔ２（＜Ｄｔ１）の出力パルス信号Ｓ２（図１０（ｃ））として伝達される場合がある。
【００３０】
出力パルス信号Ｓ２のデューティ比Ｄｔ２は、図１０（ｄ）に示されるデジタル信号Ｓ３に変換された後、帰還パルス信号Ｓ４として比較回路４２に出力される。比較回路４２は、図１０（ｅ）に示されるデューティ比Ｄｔ１とＤｔ２との差分Ｄｆ１（＝Ｄｔ１−Ｄｔ２）を制御信号生成回路２１に出力する。制御信号生成回路２１は、差分Ｄｆ１を用いて入力パルス信号Ｓ１のデューティ比を補正する。すなわち、制御信号生成回路２１は、時刻Ｔ１より後に出力する入力パルス信号Ｓ１のデューティ比を、差分Ｄｆ１をデューティ比Ｄｔ１に加算したデューティ比Ｄｔ３に決定する（図１０（ｆ））。ノイズなどデューティ比を変化させる要因に変化がなければ、デューティ比Ｄｔ３の入力パルス信号Ｓ１は、デューティ比Ｄｔ３から差分Ｄｆ１だけ減少したデューティ比Ｄｔ１の出力パルス信号Ｓ２として伝達される。
【００３１】
図１０（ｆ）に示されるように、所望の出力パルス信号Ｓ２に対応する入力パルス信号Ｓ１のデューティ比と帰還パルス信号Ｓ４との差分を、当該差分が生じた以降に出力する入力パルス信号Ｓ１のデューティ比に予め加えておくことにより、出力パルス信号Ｓ２のデューティ比を所望の値に近づく方向に変化させることができる。図１０に示されているのは、入力パルス信号Ｓ１が出力パルス信号Ｓ２として伝達される過程でデューティ比が減少する場合である。この場合、入力パルス信号Ｓ１のデューティ比と帰還パルス信号Ｓ４との差分はプラスの値になるから、当該差分を入力パルス信号Ｓ１のデューティ比に予め加えておくことは、入力パルス信号Ｓ１のデューティ比を所望の値から増加させることを意味する。入力パルス信号Ｓ１が出力パルス信号Ｓ２として伝達される過程でデューティ比が減少しても、出力パルス信号Ｓ２のデューティ比を所望の値に近づけることができる。
【００３２】
逆に、入力パルス信号Ｓ１が出力パルス信号Ｓ２として伝達される過程でデューティ比が増加する場合、入力パルス信号Ｓ１のデューティ比と帰還パルス信号Ｓ４との差分はマイナスの値になる。当該差分を入力パルス信号Ｓ１のデューティ比に予め加えておくことは、入力パルス信号Ｓ１のデューティ比を所望の値から減少させることを意味する。入力パルス信号Ｓ１が出力パルス信号Ｓ２として伝達される過程でデューティ比が増加しても、出力パルス信号Ｓ２のデューティ比を所望の値に近づけることができる。
【００３３】
実施の形態２において制御信号生成回路２１は、入力パルス信号Ｓ１のデューティ比Ｄｔ１、およびデューティ比Ｄｔ１と帰還パルス信号Ｓ４との差分Ｄｆ１を関連付けてメモリ５１に保存する。デューティ比Ｄｔ１と差分Ｄｆ１とが関連づけられた補正データを参照することにより、デューティ比Ｄｔ１の入力パルス信号Ｓ１が出力されたときに、出力パルス信号Ｓ２のデューティ比がＤｔ１−Ｄｆ１となったということを知ることができる。実施の形態２においては、所望の出力パルス信号Ｓ２のデューティ比がＤｔ１である場合、メモリ５１に保存されている差分Ｄｆ１を用いて、予め入力パルス信号Ｓ１のデューティ比をＤｔ１＋Ｄｆ１とし、出力パルス信号Ｓ２のデューティ比をＤｔ１に近づけることができる。このように所望の出力パルス信号Ｓ２のデューティ比に関連付けられた差分がメモリ５１に保存されている場合、出力パルス信号Ｓ２のデューティ比のデジタル信号Ｓ３への変換、および入力パルス信号Ｓ１のデューティ比と帰還パルス信号Ｓ４との比較は不要である。入力パルス信号Ｓ１の補正において、出力パルス信号Ｓ２のデューティ比のデジタル信号Ｓ３への変換、および入力パルス信号Ｓ１のデューティ比と帰還パルス信号Ｓ４との比較が終了するのを待つ必要がないため、入力パルス信号Ｓ１の補正に要する時間を短縮することができる。
【００３４】
以上、実施の形態２に係るアイソレータ回路によれば、実施の形態１と同様に、直流的に絶縁された端子間で伝達された信号が所望の信号になっているかの判定の精度を向上させることができる。
【００３５】
実施の形態２に係るアイソレータ回路によれば、所望の信号からの乖離が小さくなるように直流的に絶縁された端子間で伝達される信号を補正することができる。
【００３６】
実施の形態２の変形例．
実施の形態２においては、制御信号生成回路が、メモリに保存された補正データを用いて入力パルス信号を補正するとともに、補正データをメモリに保存する場合について説明した。実施の形態２の変形例においては、アイソレータ回路の動作モードに、通常モードおよびテストモードが含まれる場合について説明する。通常モードにおいては、制御信号生成回路が、メモリに保存された補正データを用いて入力パルス信号を補正する。テストモードにおいては、制御信号生成回路が補正データをメモリに保存する。
【００３７】
テストモードにおいて入力パルス信号のデューティ比は、ＡＤＣが出力可能なデジタル信号のそれぞれに対応するデューティ比に設定される。たとえばＡＤＣが出力するデジタル信号が４ビットである場合、入力パルス信号のデューティ比は０％〜１００％を１６段階に分割したときの各段階のデューティ比に設定される。複数のデューティ比の各々について、補正データがメモリに保存される。テストモードは、たとえばアイソレータ回路の起動時に、通常モードが開始される前に実行される。
【００３８】
図１１は、テストモードにおいて行なわれる処理の流れを示すフローチャートである。以下ではステップを単にＳＴと記載する。ＳＴ１において、制御信号生成回路は、入力パルス信号のデューティ比を０％（最小値）に設定する。ＳＴ２において、制御信号生成回路は、ＳＴ１で設定されたデューティ比の入力パルス信号を生成する。ＳＴ３において、制御信号生成回路は、入力パルス信号を制御信号受信回路へ出力する。ＳＴ４において、ＡＤＣは、出力パルス信号のデューティ比をデジタル信号に変換する。ＳＴ５において、比較回路は、帰還パルス信号を受信する。ＳＴ６において、比較回路は、入力パルス信号のデューティ比と帰還パルス信号との差分を、制御信号生成回路に出力する。ＳＴ７において、制御信号生成回路は、入力パルス信号のデューティ比と比較回路からの比較結果（入力パルス信号のデューティ比と帰還パルス信号との差分）とを関連付けてメモリに保存する。制御信号生成回路は、ＳＴ８において入力パルス信号のデューティが１００％（最大値）か否かを判定する。入力パルス信号のデューティが１００％（最大値）ではない場合（ＳＴ８にてＮＯ）、ＳＴ９において、制御信号生成回路は、デューティ比を１段階（１ビット）増加させて、処理をＳＴ２に戻す。入力パルス信号のデューティが１００％（最大値）である場合（ＳＴ８にてＹＥＳ）、テストモードは終了する。
【００３９】
通常モードでの動作に先立ってテストモードでの動作が行なわれることにより、通常モードにおいては、出力パルス信号のデューティ比が所望の値となるように、メモリに保存された補正データを用いて入力パルス信号のデューティ比を補正することができる。通常モードでは、出力パルス信号Ｓ２のデューティ比のデジタル信号Ｓ３への変換、および入力パルス信号のデューティ比と帰還パルス信号との比較は不要である。入力パルス信号Ｓ１の補正において、出力パルス信号Ｓ２のデューティ比のデジタル信号Ｓ３への変換、および入力パルス信号のデューティ比と帰還パルス信号との比較が終了するのを待つ必要がない。そのため、通常モードにおいては、入力パルス信号Ｓ１の補正に要する時間を常時短縮することができる。
【００４０】
以上、実施の形態２の変形例に係るアイソレータ回路によれば、実施の形態１および実施の形態２と同様の効果を得ることができる。
【００４１】
実施の形態２の変形例に係るアイソレータ回路によれば、通常モードにおいては直流的に絶縁された端子間で伝達される信号の補正に要する時間を常時短縮することができる。
【００４２】
実施の形態３．
本発明に係るアイソレータ回路のＡＤＣは、アイソレータ回路とは別の回路が含むＡＤＣであってもよい。たとえばパワー半導体の制御を行なう回路においては、通常の半導体プロセスによる回路よりも大きな電圧および電流が取り扱われることになる。パワー半導体の制御を行なう回路においては異常な温度上昇を検出するために、図１２に示されるような温度検出回路７０が搭載されていることが多い。温度検出回路７０は、定電流源ＣＳ１と、ダイオードＤ１と、ＡＤＣ４２とを備える。ダイオードＤ１のアノードは、定電流源ＣＳ１に接続されている。ダイオードＤ１のカソードは、接地されている。定電流源ＣＳ１からダイオードＤ１に電流が供給される。温度によってダイオードＤ１の順方向下降電圧が変化する。ＡＤＣ４２は、順方向下降電圧をデジタル信号に変換して出力する。
【００４３】
実施の形態３においては、温度検出回路に含まれているＡＤＣを用いて出力パルス信号のデューティ比をデジタル信号に変換する構成について説明する。本発明に係るアイソレータ回路と他の回路とでＡＤＣを共有することにより、本発明に係るアイソレータを実現するためにＡＤＣを新たに準備する必要がないため、アイソレータ回路の面積の拡大を抑制することができる。
【００４４】
実施の形態３と実施の形態２との違いは、ＡＤＣが温度検出回路およびアイソレータ回路によって共有されている点、およびアイソレータ回路の動作モードに通常モードおよびテストモードが含まれる点である。アイソレータ回路の動作モードがテストモードである場合、ＡＤＣは、スイッチにより温度検出回路から分離され、アイソレータ回路の構成要素として機能する。アイソレータ回路の動作モードが通常モードである場合、ＡＤＣは、スイッチによりアイソレータ回路から分離され、温度検出回路の構成要素として機能する。これら以外の構成は同様であるため、当該構成の説明は繰り返さない。
【００４５】
図１３および図１４は、実施の形態３に係るアイソレータ回路３の機能ブロックの一例を示す図である。図１３および図１４に示されるアイソレータ回路３においては、アイソレータ回路２の構成にスイッチ６１，６２が追加されている。アイソレータ回路３の動作モードには、実施の形態２の変形例と同様に通常モードとテストモードとが含まれる。図１３においてアイソレータ回路３の動作モードは、テストモードである。図１４においてアイソレータ回路３の動作モードは、通常モードである。
【００４６】
図１３および図１４に示されるように、ＡＤＣ４１は、アイソレータ回路３および温度検出回路７１によって共有されている。スイッチ６１は、ＡＤＣ４１の入力端子とアイソレータ部１００との接続、およびＡＤＣ４１の入力端子とダイオードＤ１のアノードとの接続を切り替える。スイッチ６２は、ＡＤＣ４１の出力端子とアイソレータ部２００との接続、およびＡＤＣ４１の出力端子と過熱検出回路８０との接続を切り替える。過熱検出回路８０は、アイソレータ回路３の温度が過剰に高くなっている場合にアイソレータ回路３の保護動作を行なう。
【００４７】
図１３においてスイッチ６１は、ＡＤＣ４１の入力端子とアイソレータ部１００とを接続している。スイッチ６２は、ＡＤＣ４１の出力端子とアイソレータ部２００とを接続している。図１３においてＡＤＣ４１は、温度検出回路７１から分離され、アイソレータ回路３の構成要素として機能する。図１３においては、出力パルス信号Ｓ２のデューティ比がＡＤＣ４１によってデジタル信号Ｓ３に変換される。デジタル信号Ｓ３は帰還パルス信号Ｓ４として比較回路４２に伝達される。制御信号生成回路２１は、比較回路４２から比較結果を受けて補正データをメモリ５１に保存する。
【００４８】
図１４においてスイッチ６１は、ＡＤＣ４１の入力端子とダイオードＤ１のアノードととを接続している。スイッチ６２は、ＡＤＣ４１の出力端子と過熱検出回路８０とを接続している。図１４においてＡＤＣ４１は、アイソレータ回路３から分離され、温度検出回路７１の構成要素として機能する。ＡＤＣ４１は、ダイオードＤ１の順方向下降電圧をデジタル信号に変換して、過熱検出回路８０に出力する。図１４において制御信号生成回路２１は、メモリ５１に保存されている補正データを用いて、入力パルス信号Ｓ１を補正して出力する。
【００４９】
スイッチ６１，６２は、制御信号生成回路２１によって制御されてもよいし、制御信号受信回路１２２によって制御されてもよい。スイッチ６１，６２は、テストモードにおいて行なわれる図１１に示される一連の処理が終了したことを自ら判断し接続を切り替えてもよい。
【００５０】
以上、実施の形態３に係るアイソレータ回路によれば、実施の形態２および実施の形態２の変形例と同様の効果を得ることができる。また、実施の形態３に係るアイソレータ回路によれば、アイソレータ回路の面積の拡大を抑制することができる。
【００５１】
実施の形態３の変形例．
実施の形態３においては、ＡＤＣの入力の接続先および出力の接続先の各々をスイッチによって切り替えることにより、アイソレータ回路からＡＤＣを分離して他の回路の構成要素として機能させるか否かを制御する場合について説明した。実施の形態３の変形例においては、ＡＤＣの入力の接続先および帰還パルス信号が出力される端子の接続先の各々をスイッチによって切り替えることにより、アイソレータ回路からＡＤＣを分離して他の回路の構成要素として機能させるか否かを制御する場合について説明する。
【００５２】
図１５および図１６は、実施の形態３の変形例に係るアイソレータ回路３Ａの機能ブロックの一例を示す図である。図１５および図１６に示されるアイソレータ回路３Ａの構成は、図１３に示されるアイソレータ回路３の構成からスイッチ６２が除かれているとともに、アイソレータ回路３の構成にスイッチ６３が追加されている。これら以外のアイソレータ回路３Ａの構成はアイソレータ回路３の構成と同様であるため、説明を繰り返さない。
【００５３】
図１５および図１６に示されるように、ＡＤＣ４１の出力端子は、アイソレータ部２００に接続されている。スイッチ６３は、端子Ｐ３と比較回路４２との接続、および端子Ｐ３と温度モニタ９０との接続を切り替える。温度モニタ９０は、入力された信号に基づいて温度を表示する。図１５におけるアイソレータ回路３Ａの動作モードは、テストモードである。図１６におけるアイソレータ回路３Ａの動作モードは、通常モードである。
【００５４】
図１５においてスイッチ６３は、端子Ｐ３と比較回路４２とを接続している。図１５においてＡＤＣ４１は、温度検出回路７１から分離され、アイソレータ回路３Ａの構成要素として機能する。図１５においては、出力パルス信号Ｓ２のデューティ比がＡＤＣ４１によってデジタル信号Ｓ３に変換される。デジタル信号Ｓ３は帰還パルス信号Ｓ４として比較回路４２に伝達される。制御信号生成回路２１は、比較回路４２から比較結果を受けて補正データをメモリ５１に保存する。
【００５５】
図１６においてスイッチ６３は、端子Ｐ３と温度モニタ９０とを接続している。図１６においてＡＤＣ４１は、アイソレータ回路３Ａから分離され、温度検出回路７１の構成要素として機能する。ＡＤＣ４１は、ダイオードＤ１の順方向下降電圧をデジタル信号に変換して、アイソレータ部２００に出力する。ＡＤＣ４１から出力されたデジタル信号は、アイソレータ部２００を介して温度モニタ９０に伝達される。温度モニタ９０には、温度検出回路７１によって検出された温度が表示される。図１６において制御信号生成回路２１は、メモリ５１に保存されている補正データを用いて、入力パルス信号Ｓ１を補正して出力する。
【００５６】
以上、実施の形態３の変形例に係るアイソレータ回路によれば、実施の形態２および実施の形態２の変形例と同様の効果を得ることができる。また、実施の形態３の変形例に係るアイソレータ回路によっても、アイソレータ回路の面積の拡大を抑制することができる。
【００５７】
今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５８】
１，１Ａ，２，３，３Ａ，１０  アイソレータ回路、１１，２１  制御信号生成回路、１２  信号伝達回路、１４  パワー半導体、１５  モータ、３１，３２  トランス、３１Ａ，３２Ａ  フォトカプラ、３３，４２  比較回路、４１  コンバータ、５１  メモリ、６１，６２，６３  スイッチ、７０，７１  温度検出回路、８０  過熱検出回路、９０  温度モニタ、１００，１００Ａ，２００，２００Ａ  アイソレータ部、１２１  制御信号送信回路、１２２  制御信号受信回路、２２１  帰還信号送信回路、２２２  帰還信号受信回路、ＣＳ１  定電流源、Ｄ１  ダイオード、Ｄｆ１  差分、Ｐ１，Ｐ２，Ｐ３  端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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