(57)【特許請求の範囲】
【請求項１】
ＳｉＣエピタキシャル層（２）を備えるＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）であって、
前記ＳｉＣエピタキシャル層（２）は、膜厚が１８μｍ以上３５０μｍ以下であり、算術平均粗さが０．６０ｎｍ以上３．００ｎｍ以下であり、
不純物濃度が１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下である、
ＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）。
【請求項２】
前記ＳｉＣエピタキシャル層の算術平均粗さの評価範囲は、前記ＳｉＣエピタキシャル層（２）の全表面である、
請求項１に記載のＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）。
【請求項３】
前記不純物は窒素である、
請求項１又は２に記載のＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）。
【請求項４】
前記ＳｉＣエピタキシャル層（２）の下面に設けられたＳｉＣ基板（１）をさらに備える、
請求項１から３のいずれか１項に記載のＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）。
【請求項５】
ＳｉＣ基板（１）をＣＶＤ装置の反応炉内に設置し、
前記ＳｉＣ基板（１）上に膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層（２）を形成するＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）の製造方法であり、
前記ＳｉＣエピタキシャル層（２）の形成条件は、前記反応炉内の圧力が３ｋＰａ以上１２ｋＰａ以下、前記反応炉内に供給される材料ガスのＣ／Ｓｉ比が１．０以上１．５以下、成長温度が１５００℃以上１７５０℃以下である、
ＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）の製造方法。
【請求項６】
前記ＳｉＣエピタキシャル層（２）の形成後に前記ＳｉＣ基板（１）を除去する、
請求項５に記載のＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳｉＣエピタキシャルウエハのデバイス歩留まりを高くする技術に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、また、絶縁破壊電界強度、飽和電子速度および熱伝導度などの物性値が優れており、半導体パワーデバイス材料として優れた性質を有する。特に、このＳｉＣを用いたパワーデバイスでは、小型化および電力損失の大幅な低減が可能となり、電源電力変換時の省エネルギー化が実現できる。よって、ＳｉＣを用いたパワーデバイス（以下、「ＳｉＣパワーデバイス」と称する）は、電気自動車の高性能化または太陽電池システムの高機能化に貢献でき、低炭素社会を実現するためのキーデバイスとなる可能性を有している。【０００３】
ＳｉＣパワーデバイスを製造するにあたり、予めＳｉＣ基板上に半導体デバイスのドリフト層を形成する必要がある。ドリフト層は、化学気相堆積（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法などにより、膜厚および結晶中におけるキャリア濃度が精密に制御されて作りこまれる。基板に加えてドリフト層をエピタキシャル成長により形成する理由は、ドリフト層の膜厚およびキャリア濃度がデバイスの設計仕様によりほぼ規定されるためであり、また、ドリフト層のキャリア濃度を基板より一層高精度に制御することが求められるためである。【０００４】
ＳｉＣ基板上にエピタキシャル成長層を形成させたウエハを、以下、エピタキシャルウエハと称する。ＳｉＣパワーデバイスは、エピタキシャルウエハに対し様々な加工を施して作製される。そのため、一枚のウエハから作製されるデバイスのうち所望の特性を有するデバイスの割合、すなわちデバイス歩留まりは、エピタキシャル成長層の電気的特性の均一性に強く依存している。【０００５】
すなわち、エピタキシャルウエハの面内において、他の領域よりも絶縁破壊電界が小さかったり、一定の電圧を印加した際に相対的に大きな電流が流れたりする局所的な領域が存在すれば、当該領域を含むデバイスの電気的特性は劣ったものとなる。例えば、耐電圧特性が悪くなることで、相対的に小さな印加電圧でもリーク電流が流れてしまう。言い換えれば、デバイス歩留まりを第一義的に規定する要素は、エピタキシャルウエハの結晶均一性である。エピタキシャルウエハの結晶均一性を阻害する要因として、エピタキシャル成長時の不具合により、エピタキシャルウエハの表面に観察される三角欠陥またはダウンフォール等のデバイスキラー欠陥の存在が知られている。【０００６】
デバイス歩留まりを向上させるため、高品質のＳｉＣエピタキシャル成長層を得る手法がいくつか提案されている。【０００７】
例えば、特許文献１には、圧力条件と基板温度条件のうち一方の条件を固定したまま、成膜途中で他方の条件を高い設定条件と低い設定条件との間で切り替えることにより、高品質なＳｉＣエピタキシャル膜を形成することが記載されている。【０００８】
また、特許文献２では、縦型ホットウォールＣＶＤエピタキシャル装置において、サセプタの表面における被覆材の剥離またはクラックの発生を抑制するサセプタを用いることが記載されている。この縦型ホットウォールＣＶＤエピタキシャル装置により、平坦かつ高純度なＳｉＣエピタキシャル成長層を高速に形成することが可能である。【０００９】
また、非特許文献１では、ステップバンチングが存在するエピタキシャル成長層を用いてデバイスを作製すると、ゲート酸化膜の不均一性を引き起こし、その信頼性に悪影響を及ぼす旨が記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第５３５３８００号公報
【特許文献２】特開２００５−１０９４０８号公報
【非特許文献】
【００１１】
【非特許文献１】「Relation between defects on 4H-SiC epitaxial surface and gate oxide reliablity」、Silicon Carbide and Related Materials 2012、Switzerland、2013、Vols. 740-742、p. 745-748
【発明の概要】
【発明が解決しようとする課題】
【００１２】
デバイス歩留まりを低下させるデバイスキラー欠陥の一つに、三角欠陥がある。一般的に、三角欠陥の主な発生原因は、エピタキシャル成長層の形成前及び形成中に、基板表面に付着する微小なＳｉＣの粒であることが知られている。しかし、これら以外の原因で発生する特異な三角欠陥も存在する。この特異な三角欠陥は、一般的な成長条件でエピタキシャル層を成長させる場合、エピタキシャル層を厚膜化することで顕著化する。そのため、特に３．３ｋＶ以上の耐圧を有する高耐圧デバイスなど、膜厚が数十μｍ以上のエピタキシャル層を用いるデバイスでは、特異な三角欠陥がデバイス歩留まり低下の致命的な原因となる場合があった。【００１３】
本発明は、上記のような問題を解決するためになされたものであり、ＳｉＣエピタキシャルウエハのデバイス歩留まりを高めることを目的とする。
【課題を解決するための手段】
【００１４】
本発明のＳｉＣエピタキシャルウエハは、ＳｉＣエピタキシャル層を備える。ＳｉＣエピタキシャル層は、膜厚が１８μｍ以上３５０μｍ以下であり、算術平均粗さが０．６０ｎｍ以上３．００ｎｍ以下であり、不純物濃度が１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下である。【００１５】
本発明のＳｉＣエピタキシャルウエハの製造方法は、ＳｉＣ基板をＣＶＤ装置の反応炉内に設置し、ＳｉＣ基板上に膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層を形成するＳｉＣエピタキシャルウエハの製造方法であり、ＳｉＣエピタキシャル層の形成条件は、反応炉内の圧力が３ｋＰａ以上１２ｋＰａ以下、反応炉内に供給される材料ガスのＣ／Ｓｉ比が１．０以上１．５以下、成長温度が１５００℃以上１７５０℃以下である。
【発明の効果】
【００１６】
本発明のＳｉＣエピタキシャルウエハは、ＳｉＣエピタキシャル層を備える。ＳｉＣエピタキシャル層は、膜厚が１８μｍ以上３５０μｍ以下であり、算術平均粗さの全表面平均が０．６０ｎｍ以上３．００ｎｍ以下である。従って、デバイス歩留まりが高くなる。【００１７】
本発明のＳｉＣエピタキシャルウエハの製造方法は、ＳｉＣ基板をＣＶＤ装置の反応炉内に設置し、ＳｉＣ基板上に膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層を形成するＳｉＣエピタキシャルウエハの製造方法であり、ＳｉＣエピタキシャル層の形成条件は、反応炉内の圧力が３ｋＰａ以上１２ｋＰａ以下、反応炉内に供給される材料ガスのＣ／Ｓｉ比が１．０以上１．５以下、成長温度が１５００℃以上１７５０℃以下である。従って、デバイス歩留まりが高いＳｉＣエピタキシャルウエハを得ることができる。【００１８】
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１９】
【図１】ＳｉＣエピタキシャル層の膜厚と三角欠陥の発生頻度の関係を示す図である。
【図２】ＳｉＣエピタキシャル層の表面粗さと三角欠陥数の相関関係を示す図である。
【図３】実施の形態１のＳｉＣエピタキシャルウエハの構造を示す断面図である。
【図４】同一ウエハにおける表面粗さの値の評価面積依存性を示す図である。
【図５】実施の形態２のＳｉＣエピタキシャルウエハの構造を示す断面図である。
【図６】実施の形態３のＳｉＣエピタキシャルウエハの構造を示す断面図である。
【図７】実施の形態４のＳｉＣエピタキシャルウエハの構造を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、添付の図面を参照しながら実施形態について説明する。以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００２１】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
前述した通り、ＳｉＣエピタキシャル層には三角欠陥と呼ばれるデバイスキラー欠陥が存在する。三角欠陥の主な発生原因は、ＳｉＣエピタキシャル層の形成前及び形成中に、基板表面に付着する微小なＳｉＣの粒であることが知られている。しかし、これら以外の原因で発生する特異な三角欠陥も存在する。この特異な三角欠陥は、一般的な成長条件でＳｉＣエピタキシャル層を成長させる場合、図１に示すようにＳｉＣエピタキシャル層を厚膜化することで顕著化する。図１は、ＳｉＣエピタキシャル層の膜厚と、三角欠陥の発生頻度との関係を示している。ここで、ＳｉＣエピタキシャル層には、窒素不純物が１×１０１５／ｃｍ３程度ドープされている。図１によれば、ＳｉＣエピタキシャル層の膜厚が１８μｍ以上になると、三角欠陥の発生頻度が顕著に増加することが分かる。
【００２２】
そのため、特に３．３ｋＶ以上の耐圧を有する高耐圧デバイスのように、ＳｉＣエピタキシャル層の膜厚が数十μｍ以上となる場合には、三角欠陥の多発がデバイス歩留まりを低下させる致命的な原因となっていた。
【００２３】
発明者らは、膜厚が１８μｍ以上のＳｉＣエピタキシャル層を有する高耐圧デバイスにおいて、歩留まりを低下させる原因となる三角欠陥に関して鋭意研究を行った。その結果、ＳｉＣエピタキシャル層の表面粗さと三角欠陥数との間に明瞭な相関があることが明らかにした。
【００２４】
図２は、ＳｉＣエピタキシャル層の表面粗さと三角欠陥数の相関関係を示す図である。図の縦軸は、４インチＳｉＣ基板の上に膜厚が１８μｍ以上のＳｉＣエピタキシャル層を形成した場合に、ＳｉＣエピタキシャル層の表面に見られる１ウエハ当たりの三角欠陥数［個／ｗｆ］を示している。図の横軸は、ウエハにおけるＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の全表面（以下、単に「ＳｉＣエピタキシャル層の全表面」と称する）平均を示している。
【００２５】
図２によれば、ＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の全表面平均が大きくなるにつれて三角欠陥数が大幅に低減し、特に算術平均粗さ（Ｒａ）が１．０ｎｍ以上のときに三角欠陥数がほぼ０個／ｗｆとなる。これは、エピタキシャル層の表面粗さが大きくなることによって表面のうねりが大きくなり、表面において微視的なオフ角が変化し、テラス幅が小さくなる結果、表面における２次元核成長が抑制されたためであると考えられる。なお、ここでいうテラスとは、ＳｉＣエピタキシャル層の表面の隣り合うステップの間にある原子的に平滑な表面のことである。
【００２６】
また、図２によれば、ＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の全表面平均がさらに大きくなると、三角欠陥が大幅に増加する。これは、ＳｉＣエピタキシャル層の原子配列に乱れが生じるためである。４インチのＳｉＣエピタキシャルウエハにおいてデバイス歩留まりを高くするためには、三角欠陥数が１０個／ｗｆ以下であることが求められる。従って、ＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の全表面平均は０．６０ｎｍ以上３．００ｎｍ以下であることが望ましい。
【００２７】
なお、本明細書において「ウエハにおけるＳｉＣエピタキシャル層の全表面」とは、ウエハを切断した小片におけるＳｉＣエピタキシャル層の全表面ではなく、直径１００ｍｍ以上のＳｉＣエピタキシャルウエハにおいて、ＳｉＣエピタキシャル層の成長面全体のうちウエハ端から５ｍｍを除く領域のことである。直径１００ｍｍ以上のウエハにおけるＳｉＣエピタキシャル層の全表面の面積は６３．５ｃｍ２以上である。なお、ＳｉＣエピタキシャルウエハの直径は１５０ｍｍまたは２００ｍｍであってもよく、いずれの場合も「ウエハにおけるＳｉＣエピタキシャル層の全表面」とは、ＳｉＣエピタキシャルウエハにおけるエピタキシャル層の全成長面のうち、ウエハ端から５ｍｍを除く領域のことである。
【００２８】
図３は、実施の形態１のＳｉＣエピタキシャルウエハ１１の構造を示す断面図である。ＳｉＣエピタキシャルウエハ１１は、ＳｉＣ基板１と、ドリフト層２とを備える。ドリフト層２は、ＳｉＣ基板１の上面に形成されており、言いかえればＳｉＣ基板１はドリフト層２の下面に形成されている。ＳｉＣ基板１は、例えば昇華法によって成長したインゴットをスライスし、鏡面研磨することによって得られる。ドリフト層２は、ＳｉＣ基板１上にエピタキシャル成長することにより形成される。すなわち、ドリフト層２はＳｉＣエピタキシャル層である。一般的に、ＳｉＣエピタキシャル層の膜厚を１８μｍ以上とした場合には、上記した２次元核成長を起因とする三角欠陥が、２０［個／ｗｆ］以上の頻度で表面に発生し、デバイスに悪影響を及ぼす。そのため、これらの欠陥を低減させることが必須である。
【００２９】
図２によれば、ＳｉＣエピタキシャル層の表面全体の算術平均粗さ（Ｒａ）を０．６０ｎｍ以上３．００ｎｍ以下とすることにより、三角欠陥をデバイス歩留まりが高くなる１０個／ｗｆ以下まで低減することが可能である。従って、ドリフト層２の算術平均粗さ（Ｒａ）の全表面平均を０．６０ｎｍ以上３．００ｎｍ以下とする。
【００３０】
本実施の形態では、ＳｉＣエピタキシャル層の表面粗さをウエハにおけるＳｉＣエピタキシャル層の全表面で評価している。これは、ＳｉＣエピタキシャル層の全表面において三角欠陥を低減し、歩留まりを向上させることを目的とするためであり、そのため表面粗さの評価範囲を可能な限り拡大している。これに対して、特許文献２では表面粗さの評価範囲は１０μｍ四方の領域である。
【００３１】
図４は、同一ウエハにおける表面粗さの値の評価面積依存性を示している。例えば、直径１００ｍｍのＳｉＣエピタキシャルウエハに対して、評価範囲を全表面（約６３．５ｃｍ２）とすると、算術平均粗さＲａは０．６０ｎｍとなる。一方、評価範囲を１０μｍ四方の領域（０．０００００１ｃｍ２）とすると、算術平均粗さＲａは０．１９ｎｍとなる。すなわち、図４より明らかなように、同一ウエハの表面粗さの評価結果は評価面積により大きく異なる。そのため、評価面積が異なる２つの表面粗さの値を同列に扱うことは不可能である。
【００３２】
さらに、特許文献２で開示されている表面平均二乗粗さが１．６０ｎｍのエピタキシャル層では、ステップバンチングが存在するため、デバイス歩留まりの低下を避けられない。一方で、本実施の形態では、ＳｉＣエピタキシャル層であるドリフト層２を、算術平均粗さ（Ｒａ）の全表面平均が０．６０ｎｍ以上３．００ｎｍ以下となるように形成する。従って、ＳｉＣエピタキシャル層にステップバンチング等の局所的な凹凸の顕著化は見られず、表面全体が一様な表面粗さを有するため、デバイス作製時の酸化膜の信頼性には何ら悪影響を及ぼさない。
【００３３】
なお、ここでは、ＳｉＣエピタキシャル層には、窒素不純物が１×１０１５／ｃｍ３程度ドープされているとしたが、ＳｉＣエピタキシャル層の窒素不純物濃度は、１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下であればよい。
【００３４】
また、本実施の形態では、不純物として、窒素（Ｎ）をドープしたものを説明したが、不純物とは、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、アルミニウム（Ａｌ）、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを用いることができる。
【００３５】
本実施の形態では、ＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の評価範囲を表面全体として説明したが、ウエハサイズが大きい場合は、算術平均粗さ（Ｒａ）の評価範囲は必ずしも表面全体である必要はなく、例えば面積が６３．５ｃｍ２以上の範囲であれば良い。
【００３６】
＜Ａ−２．製造方法＞
ＳｉＣエピタキシャルウエハ１１の製造方法を以下に説明する。
【００３７】
まず、ＳｉＣ基板１を準備する。ＳｉＣ基板１は、不純物である窒素が平均で１×１０１７ｃｍ−３以上１×１０２０ｃｍ−３以下の濃度でドーピングされた、４Ｈ−ＳｉＣのｎ型基板である。ＳｉＣ基板１の厚みは、３００μｍ以上４００μｍ以下である。ＳｉＣ基板１の表面は、（０００１）面から［１１−２０］方向に約４度の傾斜角を有している。
【００３８】
次に、ＳｉＣ基板１をＣＶＤ装置の反応炉内に設置し、所望の加熱温度まで昇温する。そして、キャリアガスおよびＳｉＣ基板表面のクリーニングガスとして水素を、材料ガスとしてモノシランおよびプロパンを、ドーパントガスとして窒素をそれぞれ導入し、反応炉内の圧力を３ｋＰａから１２ｋＰａの範囲で制御し、ＳｉＣエピタキシャル成長を開始する。このとき、供給材料ガスのＣ／Ｓｉ比は１．０以上１．５以下とし、成長温度を１５００℃以上１７００℃以下とする。窒素流量は、ドリフト層２の不純物濃度が１×１０１４ｃｍ−３以上５×１０１５ｃｍ−３以下となるように制御する。９μｍ／ｈ以上の成長速度で成膜し、１８μｍ以上３５０μｍ以下の厚さでドリフト層２を形成する。なお、ドリフト層２の膜厚の上限を３５０μｍとするのは、生産性及びデバイス仕様の観点からである。
【００３９】
上記の条件で形成されたＳｉＣエピタキシャルウエハ１１をＰＬ（Ｐｈｏｔｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）トポグラフィ法にて評価した結果、基底面転位（ＢＰＤ：Ｂａｓａｌ  Ｐｌａｎｅ  Ｄｉｓｌｏｃａｔｉｏｎ）密度がウエハの全面の平均で１個／ｃｍ２以下であった。以上の工程により、ＳｉＣエピタキシャル層を厚膜化したときに顕著化する三角欠陥が極めて少なく、ステップバンチングのような局所的凹凸が存在しないＳｉＣエピタキシャルウエハが作製される。
【００４０】
＜Ａ−３．効果＞
本実施の形態のＳｉＣエピタキシャルウエハ１１は、ＳｉＣエピタキシャル層であるドリフト層２を備える。ドリフト層２は、膜厚が１８μｍ以上３５０μｍ以下である。通常、ＳｉＣエピタキシャル層の膜厚を１８μｍ以上と大きくすると三角欠陥の数が増加するが、ウエハにおけるドリフト層２の算術平均粗さを０．６０ｎｍ以上３．００ｎｍ以下とすることにより、これら三角欠陥の数を大幅に低減することが可能となる。従って、デバイス歩留まりが向上する。
【００４１】
また、ＳｉＣエピタキシャルウエハ１１では、ＳｉＣエピタキシャル層であるドリフト層２の不純物濃度が１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下である。従って、ウエハにおけるドリフト層２の算術平均粗さの全表面平均を０．６０ｎｍ以上３．００ｎｍ以下とすることができ、デバイス歩留まりが向上する。
【００４２】
また、本実施の形態のＳｉＣエピタキシャルウエハ１１の製造方法は、ＳｉＣ基板１をＣＶＤ装置の反応炉内に設置し、ＳｉＣ基板１上に膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層であるドリフト層２を形成する。ドリフト層２の形成条件は、反応炉内の圧力が３ｋＰａ以上１２ｋＰａ以下、反応炉内に供給される材料ガスのＣ／Ｓｉ比が１．０以上１．５以下、成長温度が１５００℃以上１７５０℃以下である。従って、ドリフト層２における三角欠陥の数を大幅に低減することが可能となり、デバイス歩留まりが向上する。
【００４３】
＜Ｂ．実施の形態２＞
以下では、上記の実施の形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００４４】
＜Ｂ−１．構成＞
図５は、実施の形態２のＳｉＣエピタキシャルウエハ１２の構成を示す断面図である。ＳｉＣエピタキシャルウエハ１２は、ＳｉＣ基板１と、ＳｉＣ基板１上に形成された中間濃度層３と、中間濃度層３上に形成されたドリフト層２とを備える。実施の形態１のＳｉＣエピタキシャルウエハ１１では、ＳｉＣ基板１上に直接ドリフト層２が形成されたが、実施の形態２のＳｉＣエピタキシャルウエハ１２では、ＳｉＣ基板１とドリフト層２の間に中間濃度層３が設けられる。
【００４５】
中間濃度層３とドリフト層２が、ＳｉＣエピタキシャル層である。中間濃度層３の不純物濃度は、ＳｉＣ基板１の不純物濃度以下、かつドリフト層２の不純物濃度以上である。
【００４６】
中間濃度層３を形成する際の条件は、以下の通りである。例えば、供給材料ガスのＣ／Ｓｉ比を１．０以上１．５以下、成長温度を１５００℃以上１７００℃以下とする。窒素流量は、不純物濃度が１×１０１７［ｃｍ−３］以上２×１０１９［ｃｍ−３］となるように制御する。中間濃度層３の膜厚は０．３μｍ以上２０μｍ以下とし、成長速度は１μｍ／ｈ以上とする。
【００４７】
＜Ｂ−２．効果＞
実施の形態２のＳｉＣエピタキシャルウエハ１２は、ＳｉＣ基板１とドリフト層２との間に中間濃度層３を備えている。これにより、ＳｉＣ基板１とドリフト層２の不純物濃度差による格子不整合を緩和し、格子不整合を起因とするＳｉＣエピタキシャル層内の歪み応力に起因する結晶欠陥を低減させることができる。これにより、デバイス歩留まりが実施の形態１のＳｉＣエピタキシャルウエハ１１よりも向上する。
【００４８】
＜Ｃ．実施の形態３＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００４９】
＜Ｃ−１．構成＞
図６は、実施の形態３のＳｉＣエピタキシャルウエハ１３の構成を示す断面図である。ＳｉＣエピタキシャルウエハ１３は、ＳｉＣ基板１と、ＳｉＣ基板１上に形成された中間濃度層３と、中間濃度層３上に形成された濃度傾斜層４と、濃度傾斜層４上に形成されたドリフト層２とを備える。ＳｉＣエピタキシャルウエハ１３は、実施の形態２のＳｉＣエピタキシャルウエハ１２に対して、中間濃度層３とドリフト層２の間に濃度傾斜層４を追加した構成である。
【００５０】
濃度傾斜層４の不純物濃度は、中間濃度層３から濃度傾斜層４を経てドリフト層２まで辿ったときに、不純物濃度が中間濃度層３からドリフト層２まで連続的または階段状に減少するように、下側すなわち中間濃度層３に近い側で小さく、上側すなわちドリフト層２に近い側で大きく設定される。
【００５１】
濃度傾斜層４、中間濃度層３、およびドリフト層２がＳｉＣエピタキシャル層である。濃度傾斜層４を形成する際の条件は、以下の通りである。例えば、供給材料ガスのＣ／Ｓｉ比を１．０以上１．５以下、成長温度を１５００℃以上１７００℃以下とする。窒素流量は、濃度傾斜層４の不純物濃度が上述の濃度分布となるように制御される。
【００５２】
＜Ｃ−２．効果＞
実施の形態３のＳｉＣエピタキシャルウエハ１３は、中間濃度層３とドリフト層２との間に濃度傾斜層４を有する。従って、中間濃度層３とドリフト層２の不純物濃度差に起因する格子不整合による結晶欠陥を低減することができる。そのため、デバイス歩留まりが実施の形態２のＳｉＣエピタキシャルウエハ１２よりも向上する。
【００５３】
＜Ｄ．実施の形態４＞
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００５４】
＜Ｄ−１．構成＞
図７は、実施の形態４に係るＳｉＣエピタキシャルウエハ１４の構成を示す断面図である。ＳｉＣエピタキシャルウエハ１４は、ＳｉＣエピタキシャル層５を備えている。ＳｉＣエピタキシャルウエハ１４は、実施の形態１に係るＳｉＣエピタキシャルウエハ１１からＳｉＣ基板１を除去することにより得られる。すなわち、ＳｉＣエピタキシャル層５は、実施の形態１のＳｉＣエピタキシャルウエハ１１におけるドリフト層２に相当する。
【００５５】
ＳｉＣ基板１を除去することにより、ＳｉＣエピタキシャル層５を実施の形態１のようなドリフト層ではなく、ＳｉＣ基板として用いることができる。このとき、ＳｉＣエピタキシャル層５の膜厚は１００μｍ以上が望ましい。
【００５６】
＜Ｄ−２．効果＞
実施の形態４に係るＳｉＣエピタキシャルウエハ１４の製造方法は、ＳｉＣ基板１上に、膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層５を形成し、ＳｉＣエピタキシャル層５の形成後にＳｉＣ基板１を除去する。そして、ＳｉＣエピタキシャル層５をＳｉＣ基板として用いることにより、ＳｉＣエピタキシャル層５上に極めて高品質なＳｉＣエピタキシャル層を形成することが可能となる。従って、デバイスキラー欠陥を低減し、デバイス歩留まりを高くすることができる。
【００５７】
上記の実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件等についても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載したものに限られるものではない。よって、例示されていない無数の変形例（任意の構成要素の変形または省略、さらには、異なる実施の形態間の自由な組み合わせを含む）が、本発明の範囲内において想定され得る。
【符号の説明】
【００５８】
１  ＳｉＣ基板、２  ドリフト層、３  中間濃度層、４  濃度傾斜層、１１，１２，１３，１４  ＳｉＣエピタキシャルウエハ。
【図１】
0006758491.tif 000002
【図２】
0006758491.tif 000003
【図３】
0006758491.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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