(57)【特許請求の範囲】
【請求項１】
インダクタと、
前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、
容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、
第２のドレインが第１の抵抗素子と第２の抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、前記第１の抵抗素子と第３の抵抗素子を介して電源に接続され、第２のソースが接地されたｎチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、
を有することを特徴とする電圧制御発振回路。
【請求項２】
前記切り替え回路において、前記第２のトランジスタは２つ設けられており、２つの前記第２のトランジスタの一方は、２つの前記第１の抵抗素子の一方と前記第２の抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、２つの前記第１の抵抗素子の一方と前記第３の抵抗素子を介して前記電源に接続されており、２つの前記第２のトランジスタの他方は、２つの前記第１の抵抗素子の他方と前記第２の抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、２つの前記第１の抵抗素子の他方と前記第３の抵抗素子を介して前記電源に接続されており、前記第２の制御信号により、前記第１のトランジスタがオフのとき、２つの前記第２のトランジスタの一方がオンする、ことを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記第２調整回路は複数設けられ、複数の前記第２調整回路のそれぞれにおける前記第１のトランジスタは、複数ビットの前記第２の制御信号に基づき、個々にオンまたはオフの何れかの状態となり、
前記切り替え回路は、複数の前記第２調整回路のそれぞれに対応して、複数設けられている、ことを特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項４】
インダクタと、
前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、
容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、
第２のドレインが第１の抵抗素子と第２の抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、前記第１の抵抗素子と第３の抵抗素子を介して接地され、第２のソースが電源に接続されたｐチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき、前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、
を有することを特徴とする電圧制御発振回路。
【請求項５】
インダクタと、前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、第２のドレインが第１の抵抗素子と第２の抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、前記第１の抵抗素子と第３の抵抗素子を介して電源に接続され、第２のソースが接地されたｎチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、を含む電圧制御発振回路と、
前記電圧制御発振回路の出力信号の周波数を分周したフィードバック信号を生成し、前記フィードバック信号を出力する分周回路と、
前記フィードバック信号と、基準信号との位相差を示す位相差信号を出力する位相比較回路と、
前記位相差信号を平滑化して前記第１の制御信号を生成し、前記第１の制御信号を出力するフィルタ回路と、
前記基準信号と前記電圧制御発振回路の前記出力信号に基づき、前記第２の制御信号を生成し、前記第２の制御信号を出力する制御部と、
を有することを特徴とするＰＬＬ回路。
【請求項６】
インダクタと、前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、第２のドレインが第１の抵抗素子と第２の抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、前記第１の抵抗素子と第３の抵抗素子を介して接地され、第２のソースが電源に接続されたｐチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき、前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、を含む電圧制御発振回路と、
前記電圧制御発振回路の出力信号の周波数を分周したフィードバック信号を生成し、前記フィードバック信号を出力する分周回路と、
前記フィードバック信号と、基準信号との位相差を示す位相差信号を出力する位相比較回路と、
前記位相差信号を平滑化して前記第１の制御信号を生成し、前記第１の制御信号を出力するフィルタ回路と、
前記基準信号と前記電圧制御発振回路の前記出力信号に基づき、前記第２の制御信号を生成し、前記第２の制御信号を出力する制御部と、
を有することを特徴とするＰＬＬ回路。
【請求項７】
インダクタと、
前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、
容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、
第２のドレインが抵抗素子を介して、前記第１のソースまたは前記第１のドレイン及び電源に接続され、第２のソースが接地されたｎチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、
を有し、
前記切り替え回路において、前記第２のトランジスタは２つ設けられており、前記第２のトランジスタのそれぞれは、第１の抵抗素子または第２の抵抗素子を介して、前記第１のソースまたは前記第１のドレイン及び前記電源に接続されており、前記第２の制御信号により、前記第１のトランジスタがオフのとき、２つの前記第２のトランジスタの一方がオンする、
ことを特徴とする電圧制御発振回路。
【請求項８】
インダクタと、
前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、
容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、
第２のドレインが抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、接地され、第２のソースが電源に接続されたｐチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき、前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、
を有し、
前記切り替え回路において、前記第２のトランジスタは２つ設けられており、前記第２のトランジスタのそれぞれは、第１の抵抗素子または第２の抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、接地され、前記第２の制御信号により、前記第１のトランジスタがオフのとき、２つの前記第２のトランジスタの一方がオンする、
ことを特徴とする電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振回路及びＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路で用いられる電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）の１つに、可変容量素子とインダクタとを並列に接続したＬＣ共振型のＶＣＯがある。従来、ＬＣ共振型のＶＣＯの発振周波数の調整範囲を広げるため、トランジスタのオンオフにより、上記の可変容量素子に対して容量素子を並列接続または並列接続の切断を行って、発振周波数を調整する粗調回路を含むＶＣＯが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３３８０３号公報
【特許文献２】特開２００７−１１０５０４号公報
【特許文献３】特開２００７−１５８７５０号公報
【非特許文献】
【０００４】
【非特許文献１】"An 18mW 90 to 770MHz Synthesizer with Agile Auto-Tuning for Digital TV-Tuners"，ISSCC 2006 ／ SESSION 11 ／ RF BUILDING BLOCKS AND PLLS ／ 11.1， pages 681-690.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、粗調回路のトランジスタのソースまたはドレインには、素子破壊を防ぐために、トランジスタのオンオフに応じたバイアス電圧が印加されることになる。
しかしながら、バイアス電圧を生成する回路に含まれるトランジスタのオン抵抗が大きいと熱ノイズが大きくなる。この熱ノイズは、粗調回路の容量素子を介してＶＣＯの出力端子に伝わり、出力ノイズを増加させてしまう、という問題がある。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、インダクタと、前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、第２のドレインが抵抗素子を介して、前記第１のソースまたは前記第１のドレイン及び電源に接続され、第２のソースが接地されたｎチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、を有する電圧制御発振回路が提供される。
【０００７】
また、発明の一観点によれば、インダクタと、前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、第２のドレインが抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、接地され、第２のソースが電源に接続されたｐチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき、前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、を有する電圧制御発振回路が提供される。
【０００８】
また、発明の一観点によれば、インダクタと、前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、第２のドレインが抵抗素子を介して、前記第１のソースまたは前記第１のドレイン及び電源に接続され、第２のソースが接地されたｎチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、を含む電圧制御発振回路と、前記電圧制御発振回路の出力信号の周波数を分周したフィードバック信号を生成し、前記フィードバック信号を出力する分周回路と、前記フィードバック信号と、基準信号との位相差を示す位相差信号を出力する位相比較回路と、前記位相差信号を平滑化して前記第１の制御信号を生成し、前記第１の制御信号を出力するフィルタ回路と、前記基準信号と前記電圧制御発振回路の前記出力信号に基づき、前記第２の制御信号を生成し、前記第２の制御信号を出力する制御部と、を有するＰＬＬ回路が提供される。
【０００９】
また、発明の一観点によれば、インダクタと、前記インダクタに並列に接続される可変容量素子を含み、第１の制御信号を受け、前記第１の制御信号に基づき前記可変容量素子の容量値を変更することで発振周波数を調整する第１調整回路と、容量素子と前記容量素子に第１のソースまたは第１のドレインが接続される第１のトランジスタとを含み、第２の制御信号を受け、前記第２の制御信号に基づき前記第１のトランジスタをオンまたはオフすることで前記容量素子を前記インダクタに並列接続するか否かを切り替えて、前記発振周波数を調整する第２調整回路と、第２のドレインが抵抗素子を介して、前記第１のソースまたは前記第１のドレインに接続されるとともに、接地され、第２のソースが電源に接続されたｐチャネル型の第２のトランジスタを含み、前記第２の制御信号に基づき、前記第２のトランジスタのオンオフを切り替えることで前記第２調整回路のバイアス電圧を切り替える切り替え回路と、を含む電圧制御発振回路と、前記電圧制御発振回路の出力信号の周波数を分周したフィードバック信号を生成し、前記フィードバック信号を出力する分周回路と、前記フィードバック信号と、基準信号との位相差を示す位相差信号を出力する位相比較回路と、前記位相差信号を平滑化して前記第１の制御信号を生成し、前記第１の制御信号を出力するフィルタ回路と、前記基準信号と前記電圧制御発振回路の前記出力信号に基づき、前記第２の制御信号を生成し、前記第２の制御信号を出力する制御部と、を有するＰＬＬ回路が提供される。
【発明の効果】
【００１０】
開示の電圧制御発振回路及びＰＬＬ回路によれば、出力ノイズを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態のＰＬＬ回路及びＶＣＯの一例を示す図である。
【図２】比較例のＶＣＯを示す図である。
【図３】第１の実施の形態のＶＣＯと比較例のＶＣＯの位相ノイズ特性の例を示す図である。
【図４】第２の実施の形態のＶＣＯの一例を示す図である。
【図５】第３の実施の形態のＰＬＬ回路とＶＣＯの一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態のＰＬＬ回路及びＶＣＯの一例を示す図である。
【００１３】
第１の実施の形態のＰＬＬ回路１は、たとえば、高速インタフェース回路に含まれるＳｅｒＤｅｓ（Serializer/Deserializer）などに適用される。ＰＬＬ回路１は、位相比較回路２、フィルタ回路３、ＶＣＯ４、分周回路５、制御部６を有している。
【００１４】
位相比較回路２は、基準信号ＣＬＫｒと、分周回路５から出力されるフィードバック信号との位相差を示す位相差信号を出力する。基準信号ＣＬＫｒは、たとえば、所定の周波数のクロック信号であり、図示しない基準信号生成回路（水晶発振器など）により生成される。
【００１５】
フィルタ回路３は、位相差信号を平滑化して制御信号Ｖｃｎｔａを生成し、制御信号Ｖｃｎｔａを出力する。
ＶＣＯ４は、制御信号Ｖｃｎｔａと、制御部６から供給される制御信号Ｖｃｎｔｂとに基づいて調整された周波数（発振周波数）の出力信号を出力する。
【００１６】
分周回路５は、ＶＣＯ４の出力信号の周波数を分周したフィードバック信号を生成し、フィードバック信号を出力する。分周回路５は、たとえば、出力信号の周波数を１／Ｎ分周する。Ｎは変更可能である。
【００１７】
制御部６は、基準信号ＣＬＫｒと、ＶＣＯ４の出力信号とに基づき、ＶＣＯ４での発振周波数の調整（粗調）を制御するための制御信号Ｖｃｎｔｂを生成する。
第１の実施の形態のＶＣＯ４は、インダクタ４ａ、調整回路４ｂ，４ｃ、切り替え回路４ｄ、負性抵抗回路４ｅ、インバータ回路４ｆを有している。
【００１８】
インダクタ４ａの両端における電位が、ＶＣＯ４の出力信号ｏｕｔ，／ｏｕｔである。出力信号ｏｕｔと出力信号／ｏｕｔは、位相が１８０度異なり、たとえば、何れか一方が、分周回路５に供給される。
【００１９】
調整回路４ｂは、インダクタ４ａに並列に接続される可変容量素子Ｃ１，Ｃ２を有する。調整回路４ｂは、制御信号Ｖｃｎｔａを受け、制御信号Ｖｃｎｔａに基づき可変容量素子Ｃ１，Ｃ２の容量値を変更することで発振周波数を調整する。
【００２０】
可変容量素子Ｃ１，Ｃ２は、たとえば、バラクタ（バリキャップなどとも呼ばれる）である。可変容量素子Ｃ１の一方の電極は、インダクタ４ａの一端に接続されており、可変容量素子Ｃ２の一方の電極は、インダクタ４ａの他端に接続されている。可変容量素子Ｃ１，Ｃ２の他方の電極には、制御信号Ｖｃｎｔａが供給される。たとえば、制御信号Ｖｃｎｔａが大きな電圧となるほど、可変容量素子Ｃ１，Ｃ２の容量値は小さくなり、制御信号Ｖｃｎｔａが小さな電圧となるほど、可変容量素子Ｃ１，Ｃ２の容量値は大きくなる。
【００２１】
調整回路４ｃは、発振周波数の粗調を行う粗調回路として機能する。調整回路４ｃは、容量素子Ｃ３，Ｃ４と、容量素子Ｃ３，Ｃ４にソースまたはドレインが接続されるトランジスタＴＲ１を有する。調整回路４ｃは、制御信号Ｖｃｎｔｂを受け、制御信号Ｖｃｎｔｂに基づき、トランジスタＴＲ１をオンまたはオフすることで、容量素子Ｃ３，Ｃ４をインダクタ４ａに並列接続するか否かを切り替えて、発振周波数を調整する。
【００２２】
容量素子Ｃ３，Ｃ４の容量値は固定値である。容量素子Ｃ３の一方の電極は、インダクタ４ａの一端に接続されており、容量素子Ｃ４の一方の電極は、インダクタ４ａの他端に接続されている。容量素子Ｃ３，Ｃ４の他方の電極は、トランジスタＴＲ１のソースまたはドレインに接続され、また切り替え回路４ｄによってバイアス電圧が与えられている。
【００２３】
トランジスタＴＲ１は、ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）である。トランジスタＴＲ１は、ゲートに供給される制御信号Ｖｃｎｔｂの論理レベルがＨ（High）レベル（以下では電源電圧Ｖｄｄに等しいものとする）のとき、オンする。また、トランジスタＴＲ１は、ゲートに供給される制御信号Ｖｃｎｔｂの論理レベルがＬ（Low）レベル（以下では０Ｖに等しいものとする）のとき、オフする。
【００２４】
可変容量素子Ｃ１，Ｃ２の調整だけで広い範囲の発振周波数を実現しようとすると、ＶＣＯ４のゲインであるＫVCO［Ｈｚ／Ｖ］を大きくすることになる。その場合、可変容量素子Ｃ１，Ｃ２のノイズがＫVCOによって増幅され、出力ノイズが増加してしまう。そのため、上記のような調整回路４ｃが用いられる。
【００２５】
切り替え回路４ｄは、トランジスタＴＲ２，ＴＲ３、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５を有している。トランジスタＴＲ２，ＴＲ３はｎチャネル型のＭＯＳＦＥＴである。
【００２６】
トランジスタＴＲ２のドレインは、抵抗素子Ｒ１，Ｒ２を介して電源ＶＤＤに接続されている。さらに、トランジスタＴＲ２のドレインは、抵抗素子Ｒ２と、抵抗素子Ｒ４を介して、トランジスタＴＲ１のソースまたはドレインの一方と容量素子Ｃ３の一方の電極に接続されている。また、トランジスタＴＲ２のドレインは、抵抗素子Ｒ２と、抵抗素子Ｒ５を介して、トランジスタＴＲ１のソースまたはドレインの他方と容量素子Ｃ４の一方の電極に接続されている。トランジスタＴＲ２のゲートには、制御信号Ｖｃｎｔｂがインバータ回路４ｆを介して供給される。また、トランジスタＴＲ２のソースは接地されている。
【００２７】
トランジスタＴＲ３のドレインは、抵抗素子Ｒ１，Ｒ３を介して電源ＶＤＤに接続されている。さらに、トランジスタＴＲ３のドレインは、抵抗素子Ｒ３，Ｒ４を介して、トランジスタＴＲ１のソースまたはドレインの一方と、容量素子Ｃ３と一方の電極に接続されている。また、トランジスタＴＲ３のドレインは、抵抗素子Ｒ３，Ｒ５を介して、トランジスタＴＲ１のソースまたはドレインの他方と容量素子Ｃ４の一方の電極に接続されている。トランジスタＴＲ３のゲートには、制御信号Ｖｃｎｔｂが供給される。また、トランジスタＴＲ３のソースは接地されている。
【００２８】
切り替え回路４ｄは、制御信号Ｖｃｎｔｂに基づき、トランジスタＴＲ２，ＴＲ３のオンオフを切り替えることで、調整回路４ｃのバイアス電圧を切り替える。
たとえば、制御信号Ｖｃｎｔｂの論理レベルがＨレベルのとき、トランジスタＴＲ２はオフし、トランジスタＴＲ３はオンする。これにより、電源ＶＤＤから供給される電源電圧Ｖｄｄが抵抗素子Ｒ１，Ｒ３で分圧されて、バイアス電圧が生成される。
【００２９】
一方、制御信号Ｖｃｎｔｂの論理レベルがＬレベルのとき、トランジスタＴＲ２はオンし、トランジスタＴＲ３はオフする。これにより、電源電圧Ｖｄｄが抵抗素子Ｒ１，Ｒ２で分圧されて、バイアス電圧が生成される。
【００３０】
ところで、制御信号Ｖｃｎｔｂの論理レベルがＬレベルのとき、調整回路４ｃのトランジスタＴＲ１はオフする。負性抵抗回路４ｅが設けられていることにより、出力信号ｏｕｔ，／ｏｕｔは、接地電位から電源電位までほぼフルスイングする。このような出力信号ｏｕｔ，／ｏｕｔによりトランジスタＴＲ１が破壊されることを防ぐために、トランジスタＴＲ１の耐圧を考慮して、トランジスタＴＲ１のソース及びドレインの電位を、Ｖｄｄ／２程度にすることが望ましい。そこで、抵抗素子Ｒ１，Ｒ２の抵抗値は等しいことが望ましい。抵抗素子Ｒ３の抵抗値は、抵抗素子Ｒ１，Ｒ２よりも小さい値でよい。たとえば、抵抗素子Ｒ３の抵抗値をＲとすると、抵抗素子Ｒ１，Ｒ２の抵抗値は、９Ｒなどと設定される。
【００３１】
なお、ＶＣＯ４では、抵抗素子Ｒ４，Ｒ５と容量素子Ｃ３，Ｃ４とにより、フィルタ回路が形成されている。抵抗素子Ｒ４，Ｒ５の抵抗値は、ＰＬＬ回路１において使用される周波数の信号をそのフィルタ回路が通すように、周波数に応じて設定されている。
【００３２】
負性抵抗回路４ｅは、インダクタ４ａに並列に接続されており、インダクタ４ａと調整回路４ｂ，４ｃによるＬＣ共振回路で発生する損失を補う機能を有する。負性抵抗回路４ｅは、ＣＭＯＳ（Complementally Metal-Oxide Semiconductor）トランジスタ（図示せず）によるインバータ回路４ｅ１，４ｅ２を有する。インバータ回路４ｅ１の出力端子が、インバータ回路４ｅ２の入力端子に接続され、インバータ回路４ｅ２の出力端子がインバータ回路４ｅ１の入力端子に接続されている。このような接続は、ＣＭＯＳトランジスタのクロスカップリングと呼ばれることもある。なお、負性抵抗回路４ｅは、ＣＭＯＳトランジスタのクロスカップリングを用いたものに限定されず、ｎチャネル型のＭＯＳＦＥＴとｐチャネル型のＭＯＳＦＥＴのどちらか一方のクロスカップリングを用いたものであってもよい。
【００３３】
以下、本実施の形態のＰＬＬ回路１の動作の一例を説明する。
ＰＬＬ回路１は、調整回路４ｃを用いて発振周波数の粗調を行ったのち、調整回路４ｂを用いて発振周波数を目標値に調整する。たとえば、基準信号ＣＬＫｒの周波数がｆｒで、分周回路５で１／Ｎ分周されるとすると、目標値はＮ×ｆｒである。
【００３４】
発振周波数をｆとすると、ｆは以下の式（１）で表せる。
ｆ＝１／（２π（ＬＣ）1/2）          （１）
式（１）において、Ｌはインダクタ４ａのインダクタンス値であり、Ｃは調整回路４ｂ，４ｃの合成容量値である。
【００３５】
制御信号Ｖｃｎｔｂの論理レベルがＬレベルのとき、調整回路４ｃのトランジスタＴＲ１はオフし、合成容量値は、トランジスタＴＲ１がオンのときよりも小さくなる。そのため、式（１）より、発振周波数は、トランジスタＴＲ１がオンのときよりも高くなる。
【００３６】
一方、制御信号Ｖｃｎｔｂの論理レベルがＨレベルのとき、調整回路４ｃのトランジスタＴＲ１はオンし、合成容量値は、トランジスタＴＲ１がオフのときよりも大きくなる。そのため、式（１）より、発振周波数は、トランジスタＴＲ１がオフのときよりも低くなる。
【００３７】
たとえば、制御信号ＶｃｎｔａがＶｄｄ／２で固定された状態で、制御部６は、制御信号Ｖｃｎｔｂの論理レベルがＨレベルとＬレベルのどちらのとき、ＶＣＯ４の出力信号の周波数が、目標値に近くなるか判定する。
【００３８】
そして、制御部６は、ＨレベルとＬレベルのうち、ＶＣＯ４の出力信号の周波数が目標値に近くなったほうを選択して、その論理レベルで制御信号Ｖｃｎｔｂを固定する。
その後、ＶＣＯ４の調整回路４ｂの機能によって、出力信号ｏｕｔ，／ｏｕｔの周波数が、上記の目標値に調整される。
【００３９】
上記のような周波数調整の際、切り替え回路４ｄは、トランジスタＴＲ１を保護するために、前述のように、制御信号Ｖｃｎｔｂの論理レベルに応じてバイアス電圧の切り替えを行う。
【００４０】
本実施の形態のＶＣＯ４のような切り替え回路４ｄでは、バイアス電圧を切り替えるトランジスタＴＲ２，ＴＲ３が、ソース接地となっている。これにより、トランジスタＴＲ２，ＴＲ３がオンする際、ゲート−ソース間電圧が電源電圧Ｖｄｄとなり、たとえば、以下に示すような比較例のＶＣＯよりも大きくなり、オン抵抗が小さくなる。オン抵抗が小さくなると、調整回路４ｃの容量素子Ｃ３，Ｃ４を介してＶＣＯ４の出力信号ｏｕｔ，／ｏｕｔに伝わる熱ノイズが小さくなる。このため、出力ノイズを抑制できる。
【００４１】
（比較例）
図２は、比較例のＶＣＯを示す図である。
図１と同じ要素については、同一符号が付されている。
【００４２】
図２に示すＶＣＯ７では、切り替え回路４ｄａが、図１のＶＣＯ４の切り替え回路４ｄと異なっている。
切り替え回路４ｄａは、トランジスタＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８、抵抗素子Ｒ６，Ｒ７，Ｒ８を有している。トランジスタＴＲ５〜ＴＲ８はｎチャネル型のＭＯＳＦＥＴである。
【００４３】
抵抗素子Ｒ６〜Ｒ８は、電源ＶＤＤと接地間に直列に接続されている。
トランジスタＴＲ５，ＴＲ６のソースまたはドレインの一方は、抵抗素子Ｒ６と抵抗素子Ｒ７の間に接続されている。トランジスタＴＲ５のソースまたはドレインの他方は、トランジスタＴＲ１のソースまたはドレインの一方と容量素子Ｃ４の一方の電極に接続されている。トランジスタＴＲ６のソースまたはドレインの他方は、トランジスタＴＲ１のソースまたはドレインの他方と容量素子Ｃ３の一方の電極に接続されている。トランジスタＴＲ５，ＴＲ６のゲートには、制御信号Ｖｃｎｔｂがインバータ回路４ｆを介して供給される。
【００４４】
トランジスタＴＲ７，ＴＲ８のソースまたはドレインの一方は、抵抗素子Ｒ７と抵抗素子Ｒ８の間に接続されている。トランジスタＴＲ７のソースまたはドレインの他方は、トランジスタＴＲ１のソースまたはドレインの一方と容量素子Ｃ３の一方の電極に接続されている。トランジスタＴＲ８のソースまたはドレインの他方は、トランジスタＴＲ１のソースまたはドレインの他方と容量素子Ｃ４の一方の電極に接続されている。トランジスタＴＲ７，ＴＲ８のゲートには、制御信号Ｖｃｎｔｂが供給される。
【００４５】
切り替え回路４ｄａは、制御信号Ｖｃｎｔｂに基づき、トランジスタＴＲ５〜ＴＲ８のオンオフを切り替え、調整回路４ｃのバイアス電圧を切り替える。
たとえば、制御信号Ｖｃｎｔｂの論理レベルがＨレベルのとき、トランジスタＴＲ５，ＴＲ６はオフし、トランジスタＴＲ７，ＴＲ８はオンする。これにより、電源ＶＤＤから供給される電源電圧Ｖｄｄが抵抗素子Ｒ６〜Ｒ８で分圧され、バイアス電圧が生成される。抵抗素子Ｒ８の抵抗値をＲ、抵抗素子Ｒ６の抵抗値を５Ｒ、抵抗素子Ｒ７の抵抗値を４Ｒとすると、制御信号Ｖｃｎｔｂの論理レベルがＨレベルのときのバイアス電圧は、Ｖｄｄ／１０となる。
【００４６】
一方、制御信号Ｖｃｎｔｂの論理レベルがＬレベルのとき、トランジスタＴＲ５，ＴＲ６はオンし、トランジスタＴＲ７，ＴＲ８はオフする。これにより、電源電圧Ｖｄｄが抵抗素子Ｒ６〜Ｒ８で分圧され、バイアス電圧が生成される。抵抗素子Ｒ８の抵抗値をＲ、抵抗素子Ｒ６の抵抗値を５Ｒ、抵抗素子Ｒ７の抵抗値を４Ｒとすると、制御信号Ｖｃｎｔｂの論理レベルがＬレベルのときのバイアス電圧は、Ｖｄｄ／２となる。
【００４７】
これにより、制御信号Ｖｃｎｔｂの論理レベルがＬレベルで調整回路４ｃのトランジスタＴＲ１がオフのとき、出力信号ｏｕｔ，／ｏｕｔにより、トランジスタＴＲ１が破壊されることを防ぐことができる。
【００４８】
しかしながら、制御信号Ｖｃｎｔｂの論理レベルがＬレベルで、抵抗素子Ｒ６〜Ｒ８の抵抗値が上記のような関係のとき、トランジスタＴＲ５，ＴＲ６のゲート−ソース間電圧はＶｄｄ／２となる。そのため、トランジスタＴＲ５，ＴＲ６のオン抵抗は、ゲート−ソース間電圧が電源電圧Ｖｄｄのときよりも大きくなり、熱ノイズが大きくなる。
【００４９】
図２のようなＶＣＯ７と比べて、図１に示したＶＣＯ４では、バイアス電圧を切り替えるトランジスタＴＲ２，ＴＲ３が、ソース接地となっているため、オン抵抗を小さくでき、出力ノイズを抑制できる。
【００５０】
図３は、第１の実施の形態のＶＣＯと比較例のＶＣＯの位相ノイズ特性の例を示す図である。横軸は、オフセット周波数（発振周波数の目標値からのずれ）を示している。縦軸は、位相ノイズ（ｄＢｃ／Ｈｚ）を示している。
【００５１】
また、図３において、特性８ａは、図２に示した比較例のＶＣＯ７の位相ノイズ特性を示し、特性８ｂは、図１に示したＶＣＯ４の位相ノイズ特性を示している。図３に示すように、第１の実施の形態のＶＣＯ４の位相ノイズは、比較例のＶＣＯ７の位相ノイズと比べ、２〜３ｄＢほど小さくなる。
【００５２】
（第２の実施の形態）
図４は、第２の実施の形態のＶＣＯの一例を示す図である。図１に示したＶＣＯ４と同じ要素については、同一符号が付されている。
【００５３】
第２の実施の形態のＶＣＯ１０は、複数の調整回路４ｃ１，４ｃ２，…，４ｃｎと、調整回路４ｃ１〜４ｃｎのそれぞれのバイアス電圧を切り替える切り替え回路４ｄ１，４ｄ２，…，４ｄｎを有している。
【００５４】
図示を省略しているが、調整回路４ｃ１〜４ｃｎのそれぞれは、図１に示した調整回路４ｃと同様の回路となっている。ただし、調整回路４ｃのトランジスタＴＲ１に対応する、調整回路４ｃ１〜４ｃｎのそれぞれのトランジスタは、ｎビットの制御信号Ｖｃｎｔｂにより、別々にオンオフが可能である。
【００５５】
図示を省略しているが、切り替え回路４ｄ１〜４ｄｎのそれぞれは、図１に示した切り替え回路４ｄと同様の回路となっている。ただし、切り替え回路４ｄのトランジスタＴＲ２，ＴＲ３に対応する、切り替え回路４ｄ１〜４ｄｎのそれぞれのトランジスタは、ｎビットの制御信号Ｖｃｎｔｂにより、別々にオンオフが可能である。
【００５６】
調整回路４ｃ１〜４ｃｎのそれぞれにおいて、容量素子の容量値を異なる値とし、制御信号Ｖｃｎｔｂで、調整回路４ｂの可変容量素子Ｃ１，Ｃ２の容量値との合成容量値を様々に変更することで、発振周波数をより広い範囲で調整できる。
【００５７】
また、調整回路４ｃ１〜４ｃｎのそれぞれに、図１に示した切り替え回路４ｄと同様の回路である切り替え回路４ｄ１〜４ｄｎを設けたことで、トランジスタの破壊を防ぐことができるとともに、出力ノイズの抑制も可能となる。
【００５８】
たとえば、切り替え回路４ｄ１〜４ｄｎとして、図２に示したような切り替え回路４ｄａを適用した場合、切り替え回路４ｄ１〜４ｄｎの数が増えるほど、出力ノイズが増加する可能性がある。しかし、切り替え回路４ｄ１〜４ｄｎとして、図１に示したような切り替え回路４ｄを適用した場合、切り替え回路４ｄ１〜４ｄｎの数が増えたときの、出力ノイズの増加を抑制できる。
【００５９】
（第３の実施の形態）
図５は、第３の実施の形態のＰＬＬ回路とＶＣＯの一例を示す図である。図１に示したＰＬＬ回路１及びＶＣＯ４と同じ要素については、同一符号が付されている。
【００６０】
第３の実施の形態のＰＬＬ回路１ａのＶＣＯ２０の調整回路２１では、図１に示した第１の実施の形態のＶＣＯ４の調整回路４ｃと異なり、ｐチャネル型のＭＯＳＦＥＴであるトランジスタＴＲ１０が用いられている。
【００６１】
また、第３の実施の形態のＶＣＯ２０の切り替え回路２２では、図１に示した第１の実施の形態のＶＣＯ４の切り替え回路４ｄと異なり、ｐチャネル型のＭＯＳＦＥＴであるトランジスタＴＲ１１，ＴＲ１２が用いられている。
【００６２】
トランジスタＴＲ１１，ＴＲ１２のソースは電源ＶＤＤと接続されている。また、トランジスタＴＲ１１のドレインは、抵抗素子Ｒ１０，Ｒ１２を介して接地されている。さらに、トランジスタＴＲ１１のドレインは、抵抗素子Ｒ１０，Ｒ１３を介して、調整回路２１のトランジスタＴＲ１０のソースまたはドレインの一方と容量素子Ｃ３の一方の電極に接続されている。また、トランジスタＴＲ１１のドレインは、抵抗素子Ｒ１０，Ｒ１４を介して、トランジスタＴＲ１０のソースまたはドレインの他方と容量素子Ｃ４の一方の電極に接続されている。トランジスタＴＲ１１のゲートには、制御信号Ｖｃｎｔｂが供給される。容量素子Ｃ３の前記一方の電極及び容量素子Ｃ４の前記一方の電極に切り替え回路２２からバイアス電圧が与えられる。
【００６３】
トランジスタＴＲ１２のドレインは、抵抗素子Ｒ１１，Ｒ１３を介して、トランジスタＴＲ１０のソースまたはドレインの一方と容量素子Ｃ３の一方の電極に接続されている。また、トランジスタＴＲ１２のドレインは、抵抗素子Ｒ１１，Ｒ１４を介して、トランジスタＴＲ１０のソースまたはドレインの他方と容量素子Ｃ４の一方の電極に接続されている。トランジスタＴＲ１２のゲートには、制御信号Ｖｃｎｔｂがインバータ回路４ｆを介して供給される。
【００６４】
切り替え回路２２は、制御信号Ｖｃｎｔｂに基づき、トランジスタＴＲ１１，ＴＲ１２のオンオフを切り替えることで、調整回路２１のバイアス電圧を切り替える。
たとえば、制御信号Ｖｃｎｔｂの論理レベルがＨレベルのとき、トランジスタＴＲ１１はオフし、トランジスタＴＲ１２はオンする。これにより、電源ＶＤＤから供給される電源電圧Ｖｄｄが抵抗素子Ｒ１１，Ｒ１２で分圧され、バイアス電圧が生成される。
【００６５】
一方、制御信号Ｖｃｎｔｂの論理レベルがＬレベルのとき、トランジスタＴＲ１１はオンし、トランジスタＴＲ１２はオフする。これにより、電源電圧Ｖｄｄが抵抗素子Ｒ１０，Ｒ１２で分圧され、バイアス電圧が生成される。
【００６６】
ところで、制御信号Ｖｃｎｔｂの論理レベルがＨレベルのとき、調整回路２１のトランジスタＴＲ１０はオフする。このとき、出力信号ｏｕｔ，／ｏｕｔにより、トランジスタＴＲ１０が破壊されることを防ぐために、トランジスタＴＲ１０のソース及びドレインの電位を、Ｖｄｄ／２程度にすることが望ましい。そこで、抵抗素子Ｒ１１，Ｒ１２の抵抗値は等しいことが望ましい。抵抗素子Ｒ１０の抵抗値は、抵抗素子Ｒ１１，Ｒ１２よりも小さい値でよい。たとえば、抵抗素子Ｒ１０の抵抗値をＲとすると、抵抗素子Ｒ１１，Ｒ１２の抵抗値は、９Ｒなどと設定される。
【００６７】
なお、ＶＣＯ２０では、抵抗素子Ｒ１３，Ｒ１４と容量素子Ｃ３，Ｃ４とにより、フィルタ回路が形成されている。抵抗素子Ｒ１３，Ｒ１４の抵抗値は、ＶＣＯ２０が適用されるＰＬＬ回路において使用される周波数の信号をそのフィルタ回路が通すように、周波数に応じて設定されている。
【００６８】
本実施の形態のＶＣＯ２０のような切り替え回路２２では、バイアス電圧を切り替えるｐチャネル型のＭＯＳＦＥＴであるトランジスタＴＲ１１，ＴＲ１２のソースが電源ＶＤＤに接続されている。これにより、トランジスタＴＲ１１，ＴＲ１２がオンする際、ゲート−ソース間電圧が大きくなり、オン抵抗が小さくなり、ＶＣＯ２０の出力ノイズを抑制できる。このように、ｎチャネル型のＭＯＳＦＥＴの代わりに、ｐチャネル型のＭＯＳＦＥＴを用いても、第１の実施の形態のＶＣＯ４と同様の効果が得られる。
【００６９】
また、たとえば、負性抵抗回路４ｅがｐチャネル型のＭＯＳＦＥＴだけで製造される場合には、第３の実施の形態のＶＣＯ２０を用いることで、製造プロセスが容易化される。
なお、ＶＣＯ２０において、第２の実施の形態のＶＣＯ１０と同様に、図５に示した調整回路２１と切り替え回路２２を複数設けるようにしてもよいことは言うまでもない。
【００７０】
以上、実施の形態に基づき、本発明のＶＣＯ及びＰＬＬ回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００７１】
１  ＰＬＬ回路
２  位相比較回路
３  フィルタ回路
４  ＶＣＯ
４ａ  インダクタ
４ｂ，４ｃ  調整回路
４ｄ  切り替え回路
４ｅ  負性抵抗回路
４ｅ１，４ｅ２，４ｆ  インバータ回路
５  分周回路
Ｃ１，Ｃ２  可変容量素子
Ｃ３，Ｃ４  容量素子
Ｒ１〜Ｒ５  抵抗素子
ＴＲ１〜ＴＲ３  トランジスタ
ＣＬＫｒ  基準信号
ｏｕｔ，／ｏｕｔ  出力信号
Ｖｃｎｔａ，Ｖｃｎｔｂ  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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