(57)【特許請求の範囲】
【請求項１】
入力された電圧を倍圧にして出力する回路であり、互いに直列接続されたアノード側コンデンサ及びカソード側コンデンサと、前記アノード側コンデンサ及び前記カソード側コンデンサに対して並列に設けられたアノード側スイッチング素子及びカソード側スイッチング素子とを有し、前記カソード側コンデンサのカソード側がグランドに接続された倍電圧回路部と、
前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間の第１電圧、及び、前記アノード側コンデンサのアノード側の第２電圧をグランド基準に検出するとともに、これらの第１電圧及び第２電圧に基づいて前記各スイッチング素子のオン・オフをデジタル制御する制御回路部とを具備し、
前記制御回路が、
前記第１電圧に所定の第１バイアス電圧を与える第１バイアス回路と、
前記第２電圧に所定の第２バイアス電圧を与える第２バイアス回路とを有することを特徴とする電力供給回路。
【請求項２】
前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間とグランドとを接続するとともに、アノードがグランドに接続された第１ダイオードを有する第１回路部と、
前記アノード側コンデンサのアノード側と前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間とを接続するとともに、アノードが前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間に接続された第２ダイオードを有する第２回路部とをさらに具備することを特徴とする請求項１記載の電力供給回路。
【請求項３】
前記制御回路部が、前記第１電圧が前記第２電圧より大きい場合に、前記アノード側スイッチング素子に第１オン信号を出力し、前記第１電圧がゼロより小さい場合に、前記カソード側スイッチング素子に第２オン信号を出力するように構成されていることを特徴とする請求項１又は２記載の電力供給回路。
【請求項４】
前記制御回路部が、
前記第１オン信号を出力する期間を、その直前に前記第１オン信号を出力したときに前記第１電圧が前記第２電圧よりも大きくなっている期間に基づいて設定するとともに、
前記第２オン信号を出力する期間を、その直前に前記第２オン信号を出力したときに前記第１電圧がゼロよりも小さくなっている期間に基づいて設定するように構成されていることを特徴とする請求項３記載の電力供給回路。
【請求項５】
入力された電圧を倍圧にして出力する回路であり、互いに直列接続されたアノード側コンデンサ及びカソード側コンデンサと、前記アノード側コンデンサ及び前記カソード側コンデンサに対して並列に設けられたアノード側スイッチング素子及びカソード側スイッチング素子とを有し、前記カソード側コンデンサのカソード側がグランドに接続された倍電圧回路部と、
前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間の第１電圧、及び、前記アノード側コンデンサのアノード側の第２電圧をグランド基準に検出するとともに、これらの第１電圧及び第２電圧に基づいて前記各スイッチング素子のオン・オフをデジタル制御する制御回路部とを具備し、
前記制御回路部が、前記第１電圧が前記第２電圧より大きい場合に、前記アノード側スイッチング素子に第１オン信号を出力し、前記第１電圧がゼロより小さい場合に、前記カソード側スイッチング素子に第２オン信号を出力するように構成されており、
前記制御回路部が、
前記第１オン信号を出力する期間を、その直前に前記第１オン信号を出力したときに前記第１電圧が前記第２電圧よりも大きくなっている期間に基づいて設定するとともに、
前記第２オン信号を出力する期間を、その直前に前記第２オン信号を出力したときに前記第１電圧がゼロよりも小さくなっている期間に基づいて設定するように構成されていることを特徴とする電力供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば圧縮機などに電力を供給する電力供給回路に関するものである。
【背景技術】
【０００２】
この種の電力供給回路としては、入力された電圧を倍圧にして出力する倍電圧回路を利用したものがある。特許文献１には、電力損失を低減させるべく、一対のコンデンサに対して並列に設けられた一対のダイオードに代え、ダイオードよりも電圧降下の低い一対のＭＯＳＦＥＴを用いた倍電圧回路が開示されている。
【０００３】
より具体的に説明すると、特許文献１では、コンパレータによって各ＭＯＳＦＥＴのドレイン電位とソース電位とを比較するとともに、この大小に基づいて複数の抵抗を有する駆動手段によって各ＭＯＳＦＥＴのオン・オフを制御するようにしている。
【０００４】
しかしながら、上述した構成では、まず各ＭＯＳＦＥＴのドレイン電位とソース電位を比較してから、各ＭＯＳＦＥＴのオン・オフを制御するようにしているので、オン・オフの適切なタイミングと実際にオン・オフするタイミングとの間に多少の時間差が生じる。
これにより、ＭＯＳＦＥＴをオンするタイミングが遅いとＭＯＳＦＥＴの寄生ダイオードに電流が流れてしまい電力損失の低減効果が小さくなるし、オンするタイミングが早いとコンデンサからＭＯＳＦＥＴを介して電流が電源へ逆流して電力損失が増大するという問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８８９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで本願発明は、上述した問題を解決すべくなされたものであり、倍電圧回路においてスイッチング素子を従来よりも適切なタイミングでオン・オフできるようにして、消費電力を確実に低減させることを課題とするものである。
【課題を解決するための手段】
【０００７】
すなわち、本願発明に係る電力供給回路は、入力された電圧を倍圧にして出力する回路であり、互いに直列接続されたアノード側コンデンサ及びカソード側コンデンサと、前記アノード側コンデンサ及び前記カソード側コンデンサに対して並列に設けられたアノード側スイッチング素子及びカソード側スイッチング素子とを有し、前記カソード側コンデンサのカソード側がグランドに接続された倍電圧回路部と、前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間の第１電圧、及び、前記アノード側コンデンサのアノード側の第２電圧をグランド基準に検出するとともに、これらの第１電圧及び第２電圧に基づいて前記各スイッチング素子のオン・オフをデジタル制御する制御回路部とを具備することを特徴とするものである。
【０００８】
このような電力供給回路であれば、制御回路部によって各スイッチング素子のオン・オフをデジタル制御しているので、オン・オフの適切なタイミングを例えばそれまでのオン・オフのタイミングから予測することができる。
これにより、オン・オフの適切なタイミングと実際にオン・オフするタイミングとの時間差を可及的に短くすることができ、消費電力を確実に低減させることが可能となる。
【０００９】
具体的な実施態様としては、前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間とグランドとを接続するとともに、アノードがグランドに接続された第１ダイオードを有する第１回路部と、前記アノード側コンデンサのアノード側と前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間とを接続するとともに、アノードが前記アノード側スイッチング素子及び前記カソード側スイッチング素子の間に接続された第２ダイオードを有する第２回路部とをさらに具備する構成が挙げられる。
【００１０】
各スイッチング素子を適切なタイミングでオン・オフするためには、前記制御回路部が、前記第１電圧が前記第２電圧より大きい場合に、前記アノード側スイッチング素子に第１オン信号を出力し、前記第１電圧がゼロより小さい場合に、前記カソード側スイッチング素子に第２オン信号を出力するように構成されていることが好ましい。
【００１１】
負荷の変動によって第１電圧及び第２電圧の検出値が変動することから、この変動に影響されることなく、各スイッチング素子を適切なタイミングでオン・オフするためには、前記制御回路部が、前記第１オン信号を出力する期間を、その直前に前記第１オン信号を出力したときに前記第１電圧が前記第２電圧よりも大きくなっている期間に基づいて設定するとともに、前記第２オン信号を出力する期間を、その直前に前記第２オン信号を出力したときに前記第１電圧がゼロよりも小さくなっている期間に基づいて設定するように構成されていることが好ましい。
【発明の効果】
【００１２】
このように構成した本発明によれば、倍電圧回路においてスイッチング素子を従来よりも適切なタイミングでオン・オフすることができ、消費電力を確実に低減させることができる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態における電力供給回路を示す回路図。
【図２】同実施形態における第１回路部を示す回路図。
【図３】同実施形態における第２回路部を示す回路図。
【図４】同実施形態における第２回路部を示す回路図。
【図５】同実施形態における制御部の制御内容を示すグラフ。
【図６】同実施形態における電力損失の低減効果を示す実験結果。
【図７】その他の実施形態における第２回路部を示す回路図。
【図８】その他の実施形態における制御部の制御内容を示すグラフ。
【発明を実施するための形態】
【００１４】
以下に本発明に係る電力供給回路の一実施形態について説明する。
【００１５】
本実施形態の電力供給回路１００は、圧縮機などに電力を供給するためのものであり、具体的には図１に示すように、例えば交流電源ＡＣに接続されるとともに圧縮機などに電力を出力する倍電圧回路部１０と、倍電圧回路部１０を制御する制御回路部２０とを備えている。
【００１６】
前記倍電圧回路部１０は、交流電源ＡＣからの交流電圧を倍圧の直流電圧に整流して出力するものであり、互いに直列接続されたアノード側コンデンサＣ１及びカソード側コンデンサＣ２と、前記アノード側コンデンサＣ１及び前記カソード側コンデンサＣ２に対して並列に設けられたアノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２とを有する。
なお、本実施形態では、交流電源ＡＣとカソード側コンデンサＣ２との間にクランプダイオードＤａを設けてある。
【００１７】
前記各スイッチング素子Ｓ１、Ｓ２は、制御回路部２０から出力されるオン信号に基づいてオン・オフが制御されるものであり、ここではＭＯＳＦＥＴである。
【００１８】
前記制御回路部２０は、アノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２の間の第１電圧Ｖ１、及び、アノード側コンデンサＣ１のアノード側の第２電圧Ｖ２を検出するとともに、これらの第１電圧Ｖ１及び第２電圧Ｖ２に基づいて各スイッチング素子のオン・オフを制御するように構成されている。
【００１９】
より具体的に説明すると、この制御回路部２０は、アノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２の間と交流電源ＡＣとを結ぶラインＬ１（以下、第１ラインＬ１ともいう）に接続された第１電圧Ｖ１を検出するための第１分圧回路２１１と、アノード側コンデンサＣ１及びアノード側スイッチング素子Ｓ１を結ぶラインＬ２（以下、第２ラインＬ２ともいう）に接続された第２電圧Ｖ２を検出するための第２分圧回路２１２と、第１電圧Ｖ１に所定の第１バイアス電圧を与える第１バイアス回路２２１と、第２電圧Ｖ２に所定の第２バイアス電圧を与える第２バイアス回路２２２と、第１スイッチング素子にゲート信号を出力する第１ゲートドライブ回路２３１と、第２スイッチング素子にゲート信号を出力する第２ゲートドライブ回路２３２と、各分圧回路２１１、２１２や各ゲートドライブ回路２３１、２３２が接続された制御部本体２４とを備えている。
【００２０】
そして、本実施形態では、前記制御回路部２０によって各スイッチング素子Ｓ１、Ｓ２のオン・オフをデジタル制御すべく、図１に示すように、カソード側コンデンサＣ２のカソード側をグランドに接続して、第１電圧Ｖ１及び第２電圧Ｖ２をグランド基準に検出するようにしている。
【００２１】
より具体的に説明すると、本実施形態の電力供給回路１００は、アノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２の間とグランドとを接続する第１回路部３１と、アノード側コンデンサＣ１のアノード側とアノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２の間とを接続する第２回路部３２とをさらに備え、第１電圧Ｖ１及び第２電圧Ｖ２の測定点がフローティングすることを防ぐようにしている。
【００２２】
前記第１回路部３１は、図２に示すように、倍電圧回路部１０を構成するラインとは別のラインから構成されており、アノードがグランドに接続されるように設けられた第１ダイオードＤ１を有している。具体的にこの第１回路部３１は、一端が第１ラインＬ１に接続されるとともに、他端がグランドに接続されたラインＬａから構成されている。
【００２３】
前記第２回路部３２は、図３及び図４に示すように、一部が倍電圧回路部１０を構成するラインとは別のラインから構成されており、その別のラインにアノードがアノード側とアノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２の間に接続されるように設けられた第２ダイオードＤ２を有している。
具体的にこの第２回路部３２は、カソード側スイッチング素子Ｓ２がオフしている場合、図３に示すように、一端が第２ラインＬ２に接続されるとともに他端が第１ラインＬ１に接続されたラインＬｂと、第１ラインＬ１の一部と、上述した第１回路部３１を構成するラインＬａとから構成されている。
また、カソード側スイッチング素子Ｓ２がオンしている場合、図４に示すように、上述した構成に加えて、アノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２の間とグランドとを接続するとともにカソード側スイッチング素子Ｓ２を通るラインＬｃと、このラインＬｃ及び上述したラインＬｂを接続する第１ラインＬ１の一部とから構成される。
【００２４】
上述した構成により、第１回路部３１及び第２回路部３２は、共通のグランドに接続されており、第１ダイオードＤ１を介して第１ラインＬ１からグランドに微小な電流が流れ、第２ダイオードＤ２を介して第２ラインＬ２からグランドに微小な電流が流れる。これにより、第１電圧Ｖ１及び第２電圧Ｖ２をグランド基準に検出することができる。
【００２５】
次に、上述した制御部本体２４について説明する。
【００２６】
前記制御部本体２４は、ＣＰＵ、Ａ／Ｄコンバータ、メモリなどを有し、前記メモリの所定領域に予め記憶させたプログラムにしたがって前記ＣＰＵなどが動作することにより、第１分圧回路２１１及び第２分圧回路２１２により検出された第１電圧Ｖ１及び第２電圧Ｖ２を取得して、各スイッチング素子Ｓ１、Ｓ２をオンさせるためのオン信号を第１ゲートドライブ回路２３１及び第２ゲートドライブ回路２３２に出力するように構成されている。なお、Ａ／Ｄコンバータの代わりにコンパレータを用いても良く、この場合、コンパレータはＣＰＵやメモリ等とともにマイコンに内蔵しても構わないし、マイコンに外付けしても構わない。
【００２７】
本実施形態では、交流電源ＡＣがオンして倍電圧回路部１０に電流が流れると、第２ラインＬ２に接続された電源回路４０を介して、制御部本体２４に電力が供給され、この電力によってＣＰＵなどが動作するように構成されている。
【００２８】
具体的にこの制御部本体２４は、検出された第１電圧Ｖ１及び第２電圧Ｖ２を比較して、第１電圧Ｖ１が第２電圧Ｖ２より大きくなったときに、アノード側スイッチング素子Ｓ１をオンするための第１オン信号を出力する。また、この制御部本体２４は、第１電圧Ｖ１がゼロより小さくなったときに、カソード側スイッチング素子Ｓ２をオンするための第２オン信号を出力する。
この制御により、第１オン信号及び第２オン信号は、それぞれ周期的に交互に出力されることになる。
【００２９】
本実施形態では、前記制御部本体２４は、第１オン信号を出力する期間Ｔ１（以下、第１オン期間Ｔ１ともいう）を、その直前に第１オン信号を出力したときの第１電圧Ｖ１及び第２電圧Ｖ２に基づいて設定し、第２オン信号を出力する期間Ｔ２（以下、第２オン期間Ｔ２ともいう）を、その直前に第２オン信号を出力したときの第１電圧Ｖ１に基づいて設定するように構成されている。
【００３０】
より詳細に説明すると、図５に示すように、第１オン期間Ｔ１は、その直前に第１オン信号を出力したときに第１電圧Ｖ１が第２電圧Ｖ２より大きくなっている期間Ｔａよりも第１マージン期間ｔ１早く開始され、第２マージン期間ｔ２早く終了するように設定されている。つまり、第１オン期間Ｔ１は、その直前に第１オン信号を出力したときに第１電圧Ｖ１が第２電圧Ｖ２よりも大きくなっている期間Ｔａに第１マージン期間ｔ１を加算して、第２マージン期間ｔ２を差し引いた長さとなる。
【００３１】
また、第２オン期間Ｔ２は、第１オン期間Ｔ１と同様に、その直前に第２オン信号を出力したときに第２電圧Ｖ２がゼロより小さくなっている期間Ｔｂよりも第３マージン期間ｔ３早く開始され、第４マージン期間ｔ４早く終了するように設定されている。つまり、第２オン期間Ｔ２は、その直前に第２オン信号を出力したときに第２電圧Ｖ２がゼロよりも小さくなっている期間Ｔｂに第３マージン期間ｔ３を加算して、第４マージン期間ｔ４を差し引いた長さとなる。
【００３２】
各マージン期間ｔ１〜ｔ４は、アノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２のオン・オフのタイミングが適切になるように設定されており、例えばハードウエアの信号遅延による応答遅れ時間や、ソフトウエアの処理時間などに基づいて設定されている。なお、各マージン期間ｔ１〜ｔ４は、互いに同じ長さであっても良いし、互いに異なる長さであっても良い。また、各マージン期間ｔ１〜ｔ４は、必要に応じて適宜変更すべく、制御部本体２４がマージン期間受付部を有していても構わない。
【００３３】
このように構成された電力供給回路１００によれば、倍電圧回路部１０が、アノード側スイッチング素子Ｓ１及びカソード側スイッチング素子Ｓ２を有しているので、図６に示すように、ダイオードを用いて倍電圧回路部１０を構成した場合に比べて、電力損失を低減させることができる。
そのうえ、制御部本体２４が、第１オン期間Ｔ１及び第２オン期間Ｔ２を、その直前の第１電圧Ｖ１や第２電圧Ｖ２に基づいて適切なタイミングに設定するので、各スイッチング素子Ｓ１及びＳ２を適切なタイミングでオン・オフすることができ、消費電力を確実に低減させることが可能となる。
【００３４】
また、制御回路部２０が、各スイッチング素子Ｓ１、Ｓ２のオン・オフをデジタルで制御するので、従来のアナログ制御に比べて、オン・オフのタイミングを高精度に制御することが可能となる。
【００３５】
さらに、第１オン期間Ｔ１が、その直前に第１オン信号を出力されたときの第１電圧Ｖ１及び第２電圧Ｖ２に基づいて設定されており、第２オン期間Ｔ２が、その直前に第２オン信号を出力されたときの第１電圧Ｖ１に基づいて設定されているので、負荷の変動によって第１電圧Ｖ１及び第２電圧Ｖ２の検出値が変動したとしても、この変動に影響されることなく、各スイッチング素子Ｓ１、Ｓ２を適切なタイミングでオン・オフすることができる。
【００３６】
なお、本発明は前記実施形態に限られるものではない。
【００３７】
例えば、前記実施形態では、第２回路部３２は、図７に示すように、一端が第２ラインＬ２に接続されるとともに、他端がカソード側コンデンサＣ２とカソード側スイッチング素子Ｓ２とを結ぶ第３ラインＬ３に接続されたラインＬｄと、前記第３ラインＬ３の一部とから構成されていても良い。
【００３８】
さらに、第１ダイオードＤ１及び第２ダイオードＤ２は、それぞれ第１スイッチング素子及び第２スイッチング素子であるＭＯＳＦＥＴの寄生ダイオードであっても良い。
【００３９】
加えて、図８に示すように、第１オン期間Ｔ１は、その直前に第１オン信号を出力したときに第１電圧Ｖ１が第２電圧Ｖ２よりも大きくなっている期間と同じタイミングで開始され、第２マージン期間ｔ２早く終了するように設定されていても良い。もちろん、第２オン期間Ｔ２も同様のことがいえる。
【００４０】
前記実施形態では、第１電圧Ｖ１が第２電圧Ｖ２より大きい場合に第１オン信号を出力され、第１電圧Ｖ１がゼロより小さい場合に第２オン信号が出力されるようにしていたが、第１バイアス電圧や第２バイアス電圧の大きさによっては、第１オン信号及び第２オン信号を出力する条件を適宜変更して構わない。
【００４１】
また、前記実施形態の倍電圧回路部１０は、２つのコンデンサを有していたが、倍電圧回路部１０としては、コンデンサを３つ以上有し、電源からの電圧を３倍以上にして出力するように構成されたものであっても良い。
【００４２】
その他、本発明は前記実施形態に限られず、その趣旨を逸脱しない範囲で種々の変形が可能であるのは言うまでもない。
【符号の説明】
【００４３】
１００・・・電力供給回路
１０  ・・・倍電圧回路部
２０  ・・・制御回路部
Ｖ１  ・・・第１電圧
Ｖ２  ・・・第２電圧
２３  ・・・制御部本体
３１  ・・・第１回路部
３２  ・・・第２回路部
Ｄ１  ・・・第１ダイオード
Ｄ２  ・・・第２ダイオード
【図１】
0006688085.tif 000002
【図２】
0006688085.tif 000003
【図３】
0006688085.tif 000004
【図４】
0006688085.tif 000005
【図５】
0006688085.tif 000006
【図６】
0006688085.tif 000007
【図７】
0006688085.tif 000008
【図８】
0006688085.tif 000009