(57)【特許請求の範囲】
【請求項１】
第１のバッファ回路と、レベルシフタ回路と、第２のバッファ回路と、第１乃至第３の配線と、を有する半導体装置であって、
前記第１の配線は、第１の電位を与える機能を有し、
前記第２の配線は、前記第１の電位よりも大きい、第２の電位を与える機能を有し、
前記第３の配線は、前記第１の電位及び前記第２の電位よりも小さい、第３の電位を与える機能を有し、
前記第１のバッファ回路は、前記第１の配線及び前記第３の配線に電気的に接続され、
前記レベルシフタ回路及び前記第２のバッファ回路はそれぞれ、前記第２の配線及び前記第３の配線に電気的に接続され、
前記レベルシフタ回路は、第１乃至第６のトランジスタと、第１及び第２のノードと、第１及び第２の容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１のノードと電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、且つ前記第２のノードと電気的に接続され、
前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のノードと電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、且つ前記第１のノードと電気的に接続され、
前記第５のトランジスタのゲートは、前記第６のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第１の容量素子の第１の電極は、前記第２の配線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第２のノードと電気的に接続され、
前記第２の容量素子の第１の電極は、前記第３の配線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第１のノードと電気的に接続され
前記第１のノードは、前記レベルシフタ回路から前記第２のバッファ回路にローレベルの電位を出力時において、前記第３の電位を保持する機能を有し、
前記第２のノードは、前記レベルシフタ回路から前記第２のバッファ回路にローレベルの電位を出力時において、前記第２の電位を保持する機能を有する半導体装置。
【請求項２】
請求項１において、
前記第１及び前記第２の容量素子が有する前記第１及び前記第２の電極は、前記第１乃至第６のトランジスタのいずれかと重ねて設けられる、半導体装置。
【請求項３】
請求項２において、
メモリセルを有し、
前記メモリセルは、第７のトランジスタを有し、
前記メモリセルは、前記第７のトランジスタを非導通状態として、前記第７のトランジスタに接続されたノードに、データに応じた電荷を保持する機能を有し、
前記第２のバッファ回路は、前記第７のトランジスタのゲートに電気的に接続される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
【背景技術】
【０００４】
酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）を用いてデータの保持を可能にした半導体装置、あるいはシリコン（Ｓｉ）を半導体層に用いたトランジスタ（以下、Ｓｉトランジスタ）とＯＳトランジスタとを組み合わせてデータの保持を可能にした半導体装置、が注目されている（特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−３９０５９号公報
【特許文献２】特開２０１２−２５６８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＯＳトランジスタのオン又はオフを制御するためには、振幅の大きい信号が必要となる。そのため、ＯＳトランジスタのゲートに与える信号は、昇圧して出力される。昇圧するための回路には複数の電源電圧が必要となる。半導体装置では、電源電圧の供給がなくてもデータの保持が可能なため、複数の電源電圧の供給を停止することができる。
【０００７】
しかしながら、再度複数の電源電圧を供給する場合、ＯＳトランジスタのゲートに意図しないハイレベルの電位を与えてしまうと、保持したデータを消失してしまう虞がある。
【０００８】
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することを課題の一とする。
【０００９】
または、本発明の一態様では、半導体装置の誤動作によるデータの消失を防ぐことができる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様では、低消費電力化を図ることのできる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、複数の電源電圧が与えられて信号を昇圧する回路から意図しないハイレベルの電位が出力されることを抑制できる、新規な構成の半導体装置等を提供することを課題の一とする。
【００１０】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１のバッファ回路と、レベルシフタ回路と、第２のバッファ回路と、第１乃至第３の配線と、を有する半導体装置であって、第１の配線は、第１の電位を与える機能を有し、第２の配線は、第１の電位よりも大きい、第２の電位を与える機能を有し、第３の配線は、第１の電位及び第２の電位よりも小さい、第３の電位を与える機能を有し、第１のバッファ回路は、第１の配線及び第３の配線に電気的に接続され、レベルシフタ回路及び第２のバッファ回路のそれぞれは、第２の配線及び第３の配線に電気的に接続され、レベルシフタ回路は、第１のノードと、第２のノードと、を有し、第１のノードは、レベルシフタ回路から第２のバッファ回路にローレベルを出力時において、第２の電位を保持する機能を有し、第２のノードは、レベルシフタ回路から第２のバッファ回路にローレベルの電位を出力時において、第３の電位を保持する機能を有し、レベルシフタ回路は、第１の容量素子と、第２の容量素子と、を有し、第１の容量素子の第１の電極は、第２の配線に電気的に接続され、第１の容量素子の第２の電極は、第１のノードに電気的に接続され、第２の容量素子の第１の電極は、第３の配線に電気的に接続され、第２の容量素子の第２の電極は、第２のノードに電気的に接続される、半導体装置である。
【００１２】
本発明の一態様において、レベルシフタ回路は、第１のノードの電位に応じて導通状態が制御される第１のトランジスタを有し、第１の容量素子及び第２の容量素子が有する第１の電極及び第２の電極は、第１のトランジスタに重ねて設けられる、半導体装置が好ましい。
【００１３】
本発明の一態様において、メモリセルを有し、メモリセルは、第２のトランジスタを有し、メモリセルは、第２のトランジスタを非導通状態として、第２のトランジスタに接続されたノードに、データに応じた電荷を保持する機能を有し、第２のバッファ回路は、第２のトランジスタのゲートに電気的に接続される、半導体装置が好ましい。
【００１４】
本発明の一態様において、メモリセルを有し、メモリセルは、第３の容量素子を有し、第３の容量素子の第１の電極は、第１の容量素子の第１の電極、及び第２の容量素子の第１の電極、と同じ層に設けられ、第３の容量素子の第２の電極は、第１の容量素子の第２の電極、及び第２の容量素子の第２の電極、と同じ層に設けられる、半導体装置が好ましい。
【００１５】
本発明の一態様において、第１のトランジスタは、チャネル形成領域にシリコンを有する、半導体装置が好ましい。
【００１６】
本発明の一態様において、第２のトランジスタは、チャネル形成領域に酸化物半導体を有する、半導体装置が好ましい。
【００１７】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１８】
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することができる。
【００１９】
または、本発明の一態様では、半導体装置の誤動作によるデータの消失を防ぐことができる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、低消費電力化を図ることのできる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、複数の電源電圧を与えて信号を昇圧する回路から意図しないハイレベルの電位が出力されることを抑制できる、新規な構成の半導体装置等を提供することができる。
【００２０】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様を説明するためのブロック図及び回路図。
【図２】本発明の一態様を説明するための回路図及びタイミングチャート。
【図３】本発明の一態様を説明するためのタイミングチャート。
【図４】本発明の一態様を説明するための回路図。
【図５】本発明の一態様を説明するための回路図及びタイミングチャート。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路図。
【図９】本発明の一態様を説明するための回路図。
【図１０】本発明の一態様を説明するためのブロック図。
【図１１】本発明の一態様を説明するための回路図。
【図１２】本発明の一態様を説明するための模式図。
【図１３】本発明の一態様を説明するためのレイアウト図。
【図１４】本発明の一態様を説明するための断面模式図。
【図１５】本発明の一態様を説明するための断面模式図。
【図１６】本発明の一態様を説明するためのブロック図。
【図１７】本発明の一態様を説明するための回路図。
【図１８】本発明の一態様を説明するための回路図。
【図１９】本発明の一態様を説明するための回路図。
【図２０】本発明の一態様を説明するための回路図。
【図２１】本発明の一態様を説明するための回路図。
【図２２】本発明の一態様を説明するための回路図。
【図２３】本発明の一態様を説明するための回路図。
【図２４】本発明の一態様を説明するためのブロック図。
【図２５】本発明の一態様を説明するためのフローチャート及び斜視図。
【図２６】本発明の一態様を適用可能な電子機器の図。
【図２７】本発明の一態様を説明するためのグラフ。
【図２８】本発明の一態様を説明するための回路図。
【図２９】本発明の一態様を説明するための回路図。
【図３０】実施例を説明するための回路図。
【図３１】実施例を説明するためのブロック図及びタイミングチャート。
【図３２】実施例を説明するための回路図及びタイミングチャート。
【図３３】実施例を説明するための波形図。
【図３４】実施例を説明するための波形図。
【図３５】実施例を説明するための波形図。
【図３６】実施例を説明するための波形図。
【図３７】実施例を説明するための波形図。
【図３８】実施例を説明するための波形図。
【発明を実施するための形態】
【００２２】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【００２４】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置について説明する。特に本実施の形態では、メモリセルに信号を出力する出力回路を有する半導体装置の構成について説明する。
【００２６】
図１（Ａ）では、出力回路１００、及びメモリセルＭＣを図示する。メモリセルＭＣは、トランジスタＯＭを有する。トランジスタＯＭは、配線ＢＬ及びノードＭＮに接続される。出力回路１００は、信号が端子ＩＮに入力され、トランジスタＯＭのゲートに接続された配線ＷＬｒｅｔに出力する。
【００２７】
なおトランジスタＯＭは、スイッチとしての機能を有する。トランジスタＯＭは、オフ時においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、Ｓｉトランジスタと重ねて作製できる等の利点がある。ＯＳトランジスタについては、後の実施の形態で詳述する。
【００２８】
メモリセルＭＣでは、トランジスタＯＭのオン又はオフを制御して、配線ＢＬに与えたデータに応じた電圧（データ電圧）のノードＭＮへの書きこみ及び保持を行う。トランジスタＯＭがｎチャネル型の場合、トランジスタＯＭのゲートである、配線ＷＬｒｅｔにハイレベルの電位を印加してトランジスタをオンにし、データ電圧の書き込みを行う。また、配線ＷＬｒｅｔにローレベルの電位を印加してトランジスタをオフにし、データ電圧の保持を行う。
【００２９】
出力回路１００は、配線ＷＬｒｅｔに信号を出力する回路である。出力回路１００は、配線ＷＬｒｅｔに与えるローレベルの電位をグラウンド電位とすることで、出力回路の動作を積極的に停止させても、トランジスタＯＭをオフにし続けることできる。あるいは無線デバイスのように、継続的に電源電圧の供給が望めない場合、出力回路１００の動作を間欠的に停止させても、トランジスタＯＭをオフにし続けることができる。そのため、メモリセルＭＣに保持したデータ電圧は、出力回路１００への電源電圧の供給を停止しても、保持される。
【００３０】
出力回路１００は、トランジスタをオンにしてデータ電圧を書きこむため、振幅の大きい信号が必要である。出力回路１００は、複数の回路に異なる電源電圧が与えられ、振幅の大きい信号を得る。一例として、出力回路１００は、バッファ回路ＢＵＦ１、レベルシフタ回路ＬＳ、及びバッファ回路ＢＵＦ２を有する。
【００３１】
バッファ回路ＢＵＦ１は、配線ＶＨ１に接続され、電源電圧の供給が制御される。レベルシフタ回路ＬＳ、及びバッファ回路ＢＵＦ２は、配線ＶＨ２に接続され、電源電圧の供給が制御される。電源電圧の供給時、配線ＶＨ１に電圧ＶＤＤ１を与え、配線ＶＨ２に電圧ＶＤＤ２を与える。電源電圧の停止時、配線ＶＨ１、ＶＨ２を共にグラウンド電圧とする。
【００３２】
電源電圧の供給と停止を交互に行う場合、出力回路１００内の各ノードの電位が安定しない。特に電圧の昇降が行われる配線ＶＨ２の影響を受けるノードでは、電位の変動によって瞬間的に意図しない電位の変動が起こり、配線ＷＬｒｅｔへのハイレベルの信号が出力される。そのため、トランジスタＯＭのオフ状態が不安定になり、メモリセルＭＣのデータ電圧が消失することもある。
【００３３】
本発明の一態様では、出力回路１００を図１（Ｂ）に一例として示す回路図の構成とする。図１（Ｂ）でバッファ回路ＢＵＦ１は、インバータ回路１１、１２を有する。図１（Ｂ）でレベルシフタ回路ＬＳは、トランジスタＭ１乃至Ｍ６、容量素子Ｃ１、Ｃ２を有する。図１（Ｂ）でバッファ回路ＢＵＦ２は、インバータ回路１３、１４を有する。各回路には、図１（Ｂ）に示すように、配線ＶＨ１、ＶＨ２より電源電圧の供給が行われる。
【００３４】
図１（Ｂ）に示す出力回路１００は、端子ＩＮにローレベルの信号を与えることで、配線ＷＬｒｅｔにローレベルの信号を出力できる機能を有する。レベルシフタ回路ＬＳは、ノードＯＵＴ、ノードＯＵＴＢを有する。レベルシフタ回路ＬＳでは、ノードＯＵＴをローレベルの電位、ノードＯＵＴＢをハイレベルの電位とすることで、配線ＷＬｒｅｔへの安定したローレベルの信号を出力することができる。
【００３５】
図１（Ｂ）では、配線ＶＨ１、ＶＨ２を上昇させ、電源電圧の供給を行う際、ノードＯＵＴをローレベルの電位、ノードＯＵＴＢをハイレベルの電位となりやすくなるように、容量素子Ｃ１、Ｃ２を設ける。具体的には、配線ＶＨ２とノードＯＵＴＢの間、及びグラウンド線とノードＯＵＴの間に設ける。
【００３６】
図１（Ｂ）の構成とすることで、配線ＶＨ２を電圧ＶＤＤ２とするタイミングで、ノードＯＵＴＢの電位をハイレベルの電位に持ち上げることができる。ノードＯＵＴＢは、容量素子Ｃ１で生じる容量結合で配線ＶＨ２の電位が上がるのとともに、トランジスタＭ１をより確実にオフにすることができる。ノードＯＵＴＢがハイレベルの電位に確定することで、インバータ回路１３、１４を介して配線ＷＬｒｅｔに出力される信号は、ローレベルの電位を維持することができる。
【００３７】
また、図１（Ｂ）の構成とすることで、配線ＶＨ２を電圧ＶＤＤ２とするタイミングで、ノードＯＵＴの電位をローレベルの電位に保持することができる。ノードＯＵＴは、容量素子Ｃ２で生じる容量結合によって、ノードＯＵＴの電位が変動したとしても、この変動を抑制できる。
【００３８】
そのため、出力回路１００は、電源電圧を供給することによる、配線ＷＬｒｅｔに出力される意図しないハイレベルの信号を抑制し、誤動作によるデータの消失を防ぐことができる、そして出力回路１００への電源電圧の供給の停止が図れることによって、低消費電力化を図ることができる。
【００３９】
なおトランジスタＭ１乃至Ｍ６は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）であることが好ましい。Ｓｉトランジスタは、不純物等の添加により、同一プロセスで作製される際の閾値電圧のばらつきを小さくすることができる。また、容量素子Ｃ１、Ｃ２は、トランジスタＭ１乃至Ｍ６上に重ねて設けることが好ましい。このような構成とすることで、容量素子Ｃ１、Ｃ２を追加したことに伴うレイアウト面積の増大を抑制することができる。
【００４０】
なおトランジスタＭ１乃至Ｍ６と重ねる容量素子Ｃ１、Ｃ２は、メモリセルＭＣのＯＳトランジスタと同層に設けることが好ましい。該構成とする場合、容量素子の一方の電極をＯＳトランジスタのゲート電極と同層に、容量素子の他方の電極をソース電極及びドレイン電極と同層に、設けることが好ましい。このような構成とすることで、容量素子を構成する電極間にある絶縁層を、ＯＳトランジスタのゲート絶縁層と同じ層を用いることができる。ゲート絶縁層は、層間絶縁層より薄いため、単位面積当たりの容量値を大きくすることができる。
【００４１】
次いで図２（Ａ）には、図１（Ｂ）と同様の回路図を示す。図２（Ａ）の回路図と併せて、図２（Ｂ）に示すタイミングチャートを用いて、動作を説明する。
【００４２】
図２（Ｂ）に示すタイミングチャートでは、端子ＩＮの信号がローレベルとして説明する。時刻Ｔ１よりも以前の初期状態で、配線ＶＨ１、ＶＨ２の電圧がローレベルである。このとき、ノードＯＵＴ、ＯＵＴＢは、電気的に浮遊状態としている。また、配線ＷＬｒｅｔは、電気的に浮遊状態である。なお配線ＷＬｒｅｔは、バッファ回路ＢＵＦ２を流れるリーク電流等によって最終的にはローレベルの電位となって、浮遊状態となる。そのため図２（Ｂ）では、配線ＷＬｒｅｔをローレベルの電位として図示している。
【００４３】
時刻Ｔ１で配線ＶＨ１、ＶＨ２をそれぞれ、電圧ＶＤＤ１、ＶＤＤ２とする。配線ＶＨ１の電圧が上昇することで、インバータ回路１１、１２の出力が確定する。
【００４４】
時刻Ｔ１の直後、ノードＯＵＴＢは電気的に浮遊状態である。そのため、配線ＶＨ２の電圧が上昇することで、容量素子Ｃ１は保持した容量Ｃ１ｃｏｕｐｌｉｎｇを保持するよう作用する。すなわち、容量素子Ｃ１で容量結合がおこる。その結果、ノードＯＵＴＢの電位は、トランジスタＭ１、Ｍ２がオンになるよりも早く、上昇させることができる。ノードＯＵＴＢがハイレベルの電位となり、時刻Ｔ２では、インバータ回路１３、１４の出力である配線ＷＬｒｅｔに出力される信号がローレベルに確定する。
【００４５】
また時刻Ｔ１の直後、ノードＯＵＴは電気的に浮遊状態である。そのため、配線ＶＨ２の電圧が上昇することで、容量素子Ｃ２は保持した容量Ｃ２ｃｏｕｐｌｉｎｇを保持するよう作用する。すなわち、容量素子Ｃ２で容量結合がおこる。その結果、ノードＯＵＴの電位は、配線ＶＨ２の電圧が上昇するのに合わせて上昇することを抑制することができる。時刻Ｔ１以降、トランジスタＭ６はオンになると、ノードＯＵＴはローレベルの電位に確定する。容量素子Ｃ２は、トランジスタＭ６がオンになる前の、ノードＯＵＴにおける意図しない上昇を抑制することができる。
【００４６】
そのため、信号のレベルシフトのための電源電圧の供給を再開する際、配線ＷＬｒｅｔをローレベルの電位に維持し続けることができる。従って、配線ＷＬｒｅｔに意図しないハイレベルの電位が出力されることによる、データの消失を防ぐことができる。
【００４７】
なお本実施の形態において、ノードＯＵＴをローレベルの電位とすることで、配線ＷＬｒｅｔがローレベルの電位となるのは、バッファ回路ＢＵＦ２がインバータ回路を偶数段（図１（Ｂ）では２段）有するためである。バッファ回路ＢＵＦ２が有するインバータ回路が奇数段であれば、配線ＷＬｒｅｔがローレベルの電位となるのは、ノードＯＵＴがハイレベルの電位のときである。従って、バッファ回路ＢＵＦ２のインバータ回路の段数によって容量素子Ｃ１、Ｃ２の配置を変更すればよい。
【００４８】
また、上記説明した本発明の一態様による効果を確かめるため、計算機によるシミュレーションを行った。図２７には、図１（Ａ）に示す回路図において、配線ＶＨ１、ＶＨ２をグラウンド電圧から昇圧させた際の、容量素子Ｃ１、Ｃ２の有無による、配線ＷＬｒｅｔの電圧の変化を示すグラフを示す。
【００４９】
図２７をみてもわかるように、容量素子Ｃ１、Ｃ２がない場合（Ｗｉｔｈｏｕｔ  Ｃ１，Ｃ２）、配線ＶＨ１、ＶＨ２の上昇中に配線ＷＬｒｅｔの電圧の変化が確認できた。一方で、容量素子Ｃ１、Ｃ２がある場合（Ｗｉｔｈ  Ｃ１，Ｃ２）、配線ＶＨ１、ＶＨ２の上昇中でも配線ＷＬｒｅｔの電圧はグラウンド電圧である０Ｖで一定であった。従って、容量素子Ｃ１、Ｃ２の有無による、配線ＷＬｒｅｔをローレベルの電位に維持し続ける効果が確認できた。
【００５０】
（実施の形態２）
本実施の形態では、実施の形態１で説明した出力回路の変形例、メモリセルＭＣの一例、メモリセルＭＣを備えた半導体装置の一例、及びメモリセルＭＣの変形例について説明する。
【００５１】
＜出力回路の変形例について＞
図３乃至図８、及び図２９には、図１で説明した出力回路が取り得るタイミングチャート又は回路構成の変形例を示す。
【００５２】
図３は、図２で説明したタイミングチャートの構成において、配線Ｖ１、Ｖ２を電圧ＶＤＤ１、ＶＤＤ２とするタイミングを時刻Ｔ３、Ｔ４として異ならせる構成について示したものである。該構成とすることで、より確実にノードＯＵＴの電位をローレベルの電位とすることができる。
【００５３】
図４は、図１（Ｂ）で示した回路図の構成において、容量素子Ｃ１、Ｃ２で保持する箇所を異ならせ、且つバッファ回路ＢＵＦ２が有するインバータ回路を一段とする構成である。図４に示す回路図で容量素子Ｃ１は、配線ＶＨ２とノードＯＵＴの間に設けられる。図４に示す回路図で容量素子Ｃ２は、グラウンド線とノードＯＵＴＢの間に設けられる。
【００５４】
図４の構成とすることで、配線ＶＨ２を電圧ＶＤＤ２とするタイミングで、ノードＯＵＴの電位をハイレベルの電位に持ち上げることができる。ノードＯＵＴは、容量素子Ｃ１で生じる容量結合で配線ＶＨ２の電位が上がるのとともに、トランジスタＭ１をより確実にオフにすることができる。ノードＯＵＴがハイレベルの電位に確定することで、インバータ回路１３を介して配線ＷＬｒｅｔに出力される信号は、ローレベルの電位を維持することができる。
【００５５】
図５（Ａ）には、図４と同様の回路図を示す。図５（Ａ）の回路図と併せて、図５（Ｂ）に示すタイミングチャートを用いて、動作を説明する。
【００５６】
図５（Ｂ）に示すタイミングチャートでは、端子ＩＮの信号がハイレベルとして説明する。時刻Ｔ５よりも以前の初期状態で、配線ＶＨ１、ＶＨ２の電圧がローレベルである。このとき、ノードＯＵＴ、ＯＵＴＢは、電気的に浮遊状態である。また、配線ＷＬｒｅｔは、電気的に浮遊状態である。なお配線ＷＬｒｅｔは、バッファ回路ＢＵＦ２を流れるリーク電流等によって最終的にはローレベルの電位となって、浮遊状態となる。そのため図５（Ｂ）では、配線ＷＬｒｅｔをローレベルの電位として図示している。
【００５７】
時刻Ｔ５で配線ＶＨ１、ＶＨ２をそれぞれ、電圧ＶＤＤ１、ＶＤＤ２とする。配線ＶＨ１の電圧が上昇することで、インバータ回路１１、１２の出力が確定する。
【００５８】
時刻Ｔ５の直後、ノードＯＵＴは電気的に浮遊状態である。そのため、配線ＶＨ２の電圧が上昇することで、容量素子Ｃ１は保持した容量Ｃ１ｃｏｕｐｌｉｎｇを保持するよう作用する。その結果、ノードＯＵＴの電位は、トランジスタＭ４、Ｍ５はオンになるよりも早く、上昇させることができる。ノードＯＵＴがハイレベルの電位となり、時刻Ｔ６では、インバータ回路１３の出力である配線ＷＬｒｅｔに出力される信号がローレベルの電位に確定する。
【００５９】
また時刻Ｔ５の直後、ノードＯＵＴＢは電気的に浮遊状態である。そのため、配線ＶＨ２の電圧が上昇することで、容量素子Ｃ２は保持した容量Ｃ２ｃｏｕｐｌｉｎｇを保持するよう作用する。その結果、ノードＯＵＴＢの電位は、配線ＶＨ２の電圧が上昇するのに合わせて上昇することを抑制することができる。時刻Ｔ５以降、トランジスタＭ３はオンになると、ノードＯＵＴＢはローレベルの電位に確定する。容量素子Ｃ２は、トランジスタＭ３がオンになる前の、ノードＯＵＴＢにおける意図しない上昇を抑制することができる。
【００６０】
そのため、信号のレベルシフトのための電圧の供給を再開する際、配線ＷＬｒｅｔをローレベルの電位に維持し続けることができる。従って、配線ＷＬｒｅｔにハイレベルの電位が出力されることによる、データの消失を防ぐことができる。
【００６１】
また図６は、図１（Ｂ）で説明した回路図の構成において、トランジスタＭ２、Ｍ５を省略した構成について示したものである。図６のようにトランジスタ数を削減しても、ノードＯＵＴ、ＯＵＴＢの電位を誤動作のないように作用させることができる。従って、配線ＷＬｒｅｔにハイレベルの電位が出力されることによる、データの消失を防ぐことができるとともに、半導体装置の素子数の削減を図ることができる。
【００６２】
また図７のように、図６で示すトランジスタＭ２、Ｍ５を省略する構成は、図４で説明した回路図の構成に適用することも有効である。すなわち、容量素子Ｃ１、Ｃ２の保持する箇所を異ならせ、且つバッファ回路ＢＵＦ２が有するインバータ回路を一段とする構成においても、トランジスタを省略することができる。従って、配線ＷＬｒｅｔにハイレベルの電位が出力されることによる、データの消失を防ぐことができるとともに、半導体装置の素子数の削減を図ることができる。
【００６３】
なお図４に示す構成でトランジスタＭ４、Ｍ６のチャネル幅を、トランジスタＭ１、Ｍ３のチャネル幅よりも大きくすることで、トランジスタＭ４、Ｍ６をバッファとして機能させることが可能である。この結果、図８に示すように、バッファ回路ＢＵＦ２を省略することも可能である。配線ＷＬｒｅｔにハイレベルの電位が出力されることによる、データの消失を防ぐことができるとともに、半導体装置の素子数の削減を図ることができる。
【００６４】
なお図２９に示す構成のように、トランジスタＭ７を追加する構成としてもよい。トランジスタＭ７は、配線ＷＬｒｅｔがローレベルの電位の際、オンになるよう制御信号ＥＮによって制御される。該構成とすることで、より確実に配線ＷＬｒｅｔをローレベルの電位とすることができる。
【００６５】
＜メモリセルＭＣの一例について＞
次いで、図９（Ａ）乃至（Ｆ）には、図１で説明したメモリセルＭＣが取り得る回路構成の一例を示す。図９（Ａ）乃至（Ｆ）に示すメモリセルの回路図では、配線ＳＬあるいは配線ＢＬからデータ電圧を書きこみ、配線ＷＷＬ及び配線ＲＷＬの電圧を制御することで、データ電圧の書き込みあるいは読み出しを制御することができる。
【００６６】
図９（Ａ）に示すメモリセルＭＣ＿Ａは、トランジスタ１５と、トランジスタＯＭと、容量素子１７と、を有する。トランジスタ１５は、ｐチャネルトランジスタである。トランジスタＯＭをオフにすることで、ノードＦＮにデータ電圧に応じた電荷を保持することができる。図９（Ａ）の構成を、図１のメモリセルＭＣに適用可能である。
【００６７】
図９（Ｂ）に示すメモリセルＭＣ＿Ｂは、トランジスタ１５＿Ａと、トランジスタＯＭと、容量素子１７と、を有する。トランジスタ１５＿Ａは、ｎチャネルトランジスタである。トランジスタＯＭをオフにすることで、ノードＦＮにデータ電圧に応じた電荷を保持することができる。図９（Ｂ）の構成を、図１のメモリセルＭＣに適用可能である。
【００６８】
図９（Ｃ）に示すメモリセルＭＣ＿Ｃは、トランジスタ１５と、トランジスタＯＭ＿Ｂと、容量素子１７と、を有する。トランジスタＯＭ＿Ｂはバックゲートを有し、配線ＢＧＬよりバックゲートを制御可能な構成としている。当該構成により、トランジスタＯＭ＿Ｂの閾値電圧を制御可能な構成とすることができる。トランジスタＯＭ＿Ｂをオフにすることで、ノードＦＮにデータ電圧に応じた電荷を保持することができる。図９（Ｃ）の構成を、図１のメモリセルＭＣに適用可能である。
【００６９】
図９（Ｄ）に示すメモリセルＭＣ＿Ｄは、トランジスタ１５＿Ａと、トランジスタＯＭと、容量素子１７と、トランジスタ１８＿Ａを有する。トランジスタ１８＿Ａは、トランジスタ１５＿Ａと同じｎチャネルトランジスタである。トランジスタＯＭをオフにすることで、ノードＦＮにデータ電圧に応じた電荷を保持することができる。図９（Ｄ）の構成を、図１のメモリセルＭＣに適用可能である。なお図２８（Ａ）に示す回路図のように、トランジスタ１８＿Ａの配置を変更してもよい。
【００７０】
図９（Ｅ）に示すメモリセルＭＣ＿Ｅは、トランジスタ１５と、トランジスタＯＭと、容量素子１７と、トランジスタ１８＿Ｂを有する。トランジスタ１８＿Ｂは、トランジスタ１５と同じｐチャネルトランジスタである。トランジスタＯＭをオフにすることで、ノードＦＮにデータ電圧に応じた電荷を保持することができる。図９（Ｅ）の構成を、図１のメモリセルＭＣに適用可能である。なお図２８（Ｂ）に示すメモリセルＭＣ＿Ｋの回路図のように、トランジスタ１８＿Ｂの配置を変更してもよい。
【００７１】
図９（Ｆ）に示すメモリセルＭＣ＿Ｆは、トランジスタ１５と、トランジスタＯＭと、容量素子１７と、を有する。トランジスタ１５は、配線ＢＬ＿Ａに接続され、トランジスタＯＭは、配線ＢＬ＿Ｂに接続される。図９（Ｆ）の構成では、例えば、配線ＲＷＬをデータ電圧の読み出し用、配線ＷＢＬをデータ電圧の書き込み用とすることができる。トランジスタＯＭをオフにすることで、ノードＦＮにデータ電圧に応じた電荷を保持することができる。図９（Ｆ）の構成を、図１のメモリセルＭＣに適用可能である。なお図２８（Ｃ）に示すメモリセルＭＣ＿Ｌの回路図のように、トランジスタ１８＿Ｂを追加してもよい。
【００７２】
＜メモリセルＭＣを含むブロック図の一例について＞
図１０は、図１で説明したメモリセルＭＣに、図９（Ａ）のメモリセルＭＣ＿Ａを適用した場合の、半導体装置の構成例を示すブロック図である。
【００７３】
図１０に示す半導体装置２００は、メモリセルＭＣが複数設けられたメモリセルアレイ２０１、出力回路１００、行選択ドライバ２０２、及び列選択ドライバ２０３、を有する。なお半導体装置２００は、ｍ行ｎ列のマトリクス状に設けられたメモリセルＭＣを有する。また図１０では、配線ＷＷＬ、配線ＲＷＬ、配線ＢＬ、配線ＳＬとして、（ｍ−１）行目の配線ＷＷＬ［ｍ−１］、配線ＲＷＬ［ｍ−１］、ｍ行目の配線ＷＷＬ［ｍ］、配線ＲＷＬ［ｍ］、（ｎ−１）列目の配線ＢＬ［ｎ−１］、ｎ列目の配線ＢＬ［ｎ］、（ｎ−１）列目の配線ＳＬ［ｎ−１］、及びｎ列目の配線ＳＬ［ｎ］を示している。
【００７４】
図１０に示すメモリセルアレイ２０１は、メモリセルＭＣが、マトリクス状に設けられている。なおメモリセルＭＣが有する各構成の説明は、図９（Ａ）と同様である。
【００７５】
なお図１０に示すメモリセルアレイ２０１では、書き込みワード信号を出力する行選択ドライバ２０２と、配線ＷＷＬ［ｍ−１］、配線ＷＷＬ［ｍ］のそれぞれの間に、出力回路１００を有する構成としている。該構成を採用することにより、出力回路１００より出力される信号が、メモリセルＭＣが有するトランジスタＯＭのゲートに与えることができる。
【００７６】
行選択ドライバ２０２は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。列選択ドライバ２０３は、メモリセルＭＣへのデータ電圧の書き込み、メモリセルＭＣからのデータ電圧の読み出し、を行うための信号を出力する回路である。行選択ドライバ２０２及び列選択ドライバ２０３はデコーダ等の回路を有し、各行、各列に信号あるいはデータ電圧を出力することができる。
【００７７】
＜メモリセルＭＣのその他の変形例について＞
図１１（Ａ）乃至（Ｃ）には、図１で説明したメモリセルＭＣが取り得る、図９（Ａ）乃至（Ｆ）とは異なる回路構成の一例を示す。
【００７８】
図１１（Ａ）に示すメモリセルＭＣ＿Ｇは、トランジスタＯＭと、容量素子１９と、を有する。メモリセルＭＣ＿Ｇは、配線ＷＷＬの電圧を制御して、配線ＢＬからノードＦＮへのデータ電圧の書き込み、ノードＦＮから配線ＢＬへのデータ電圧の読み出しを制御する。トランジスタＯＭをオフにすることで、ノードＦＮにデータ電圧に応じた電荷を保持することができる。図１１（Ａ）の構成を、図１のメモリセルＭＣに適用可能である。
【００７９】
図１１（Ｂ）に示すメモリセルＭＣ＿Ｈは、ＳＲＡＭ、トランジスタＯＭ１、トランジスタＯＭ２、容量素子１９＿１、及び容量素子１９＿２、を有する。ＳＲＡＭは、トランジスタＳＷ１、ＳＷ２、インバータ回路ＩＮＶ１、ＩＮＶ２を有する。メモリセルＭＣ＿Ｈは、配線ＷＷＬの電圧を制御して、ＳＲＡＭのノードＱ，ＱＢのデータ電圧のノードＦＮ１、ＦＮ２へのバックアップ、及びノードＱ，ＱＢへのノードＦＮ１、ＦＮ２からのデータ電圧のリカバリーを制御する。トランジスタＯＭ１、ＯＭ２をオフにすることで、ノードＦＮ１、ＦＮ２にデータ電圧に応じた電荷を保持することができる。図１１（Ｂ）の構成を、図１のメモリセルＭＣに適用可能である。
【００８０】
図１１（Ｃ）に示すメモリセルＭＣ＿Ｉは、ＳＲＡＭ、トランジスタＯＭ３、インバータ回路ＩＮＶ３、容量素子１９＿３、及びトランジスタＳＷ３、を有する。メモリセルＭＣ＿Ｉは、配線ＷＷＬ、配線ＲＥＮの電圧を制御して、ＳＲＡＭのノードＱ又はＱＢのデータ電圧のノードＦＮ３へのバックアップ、及びノードＱ又はＱＢへのノードＦＮ３からのデータ電圧のリカバリーを制御する。トランジスタＯＭ３をオフにすることで、ノードＦＮ３にデータ電圧に応じた電荷を保持することができる。図１１（Ｃ）の構成を、図１のメモリセルＭＣに適用可能である。
【００８１】
以上説明したように、本発明の一態様は、様々な変形例を採用して動作させることができる。
【００８２】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。
【００８３】
＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【００８４】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【００８５】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【００８６】
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【００８７】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【００８８】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【００８９】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【００９０】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【００９１】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【００９２】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【００９３】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【００９４】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【００９５】
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【００９６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【００９７】
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【００９８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９９】
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１００】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
【０１０１】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることをいう。
【０１０２】
＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。
【０１０３】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０１０４】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１０５】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０１０６】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０１０７】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１０８】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１０９】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１１０】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１１１】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１１２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１１３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１１４】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１１５】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１１６】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１１７】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１１８】
次に、微結晶酸化物半導体膜について説明する。
【０１１９】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１２０】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１２１】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１２２】
次に、非晶質酸化物半導体膜について説明する。
【０１２３】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０１２４】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１２５】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１２６】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０１２７】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０１２８】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１２９】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０１３０】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０１３１】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０１３２】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１３３】
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
【０１３４】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した、出力回路の模式図、層毎のレイアウトを表す模式図、レイアウト図、レイアウト図に対応する断面模式図の一例について、図１２乃至１５を参照して説明する。
【０１３５】
図１２では、出力回路のレベルシフタ回路ＬＳの回路に対応する模式図である。図１２では、Ｓｉトランジスタを有する層３０１、配線層３０２、容量素子を有する層３０３を示している。層３０１と、層３０３とは、開口部に設けられた導電層、及び配線層３０２を介して接続されている。図１２に示すように、層３０１、配線層３０２及び層３０３は、重ねて設けることができる。そのため、半導体装置の誤動作によるデータの消失を防ぐために容量素子を追加しても、レイアウト面積の増大を招くことがないといった利点がある。
【０１３６】
図１３（Ａ）乃至（Ｄ）では、図１２に示したレイアウトを層ごとに示したものである。図１３（Ａ）は容量素子Ｃ１、Ｃ２を有する層での導電層、及び開口部の配置を示している。図１３（Ｂ）は、図１３（Ａ）に示す層の下層にある、配線層の導電層、及び開口部の配置を示している。図１３（Ｃ）は、図１３（Ｂ）に示す層の下層にある、配線層の導電層、及び開口部の配置を示している。図１３（Ｄ）は、図１３（Ｃ）に示す層の下層にある、トランジスタＭ１乃至Ｍ６を構成する導電層及び半導体層、配線ＶＨ２、グラウンド線に相当する導電層、並びに開口部の配置を示している。また図１３（Ｄ）は、端子ＩＮ、ＩＮＢ、ノードＯＵＴ、ＯＵＴＢを示している。
【０１３７】
図１４は、図１３（Ａ）乃至（Ｄ）の一点鎖線Ｘ１−Ｘ２における断面模式図を示している。図１５は、図１３（Ａ）乃至（Ｄ）の一点鎖線Ｙ１−Ｙ２における断面模式図を示している。
【０１３８】
図１４、図１５では、基板２１、不純物領域２３、不純物領域２４、絶縁層２５、絶縁層２７、導電層２９、絶縁層３１、絶縁層３３、絶縁層３５、絶縁層３７、導電層３９、導電層４１、導電層４３、絶縁層４５、導電層４７を示している。
【０１３９】
基板２１は、例えば単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムを材料とした化合物半導体基板、またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ガラス基板などを用いることができる。
【０１４０】
不純物領域２３及び不純物領域２４は、半導体層に形成される領域である。半導体層は、非晶質半導体、微結晶半導体、多結晶半導体等を用いることができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。なお図１４、図１５では、トランジスタＭ３とＭ４を図示しており、これらはトランジスタの極性が異なる。この場合は、不純物領域２３及び不純物領域２４で、導入する不純物を異ならせ、ｎチャネル型、ｐチャネル型のトランジスタを作り分ける。
【０１４１】
導電層２９、導電層３９、導電層４１、導電層４３、及び導電層４７は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１４２】
絶縁層２５、絶縁層２７、絶縁層３１、絶縁層３３、絶縁層３５、絶縁層３７、及び絶縁層４５は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
【０１４３】
なお導電層４３は、容量素子Ｃ１、Ｃ２とＯＳトランジスタとを同層に作製する場合、ＯＳトランジスタのゲート電極と同層の導電層であることが好ましい。併せて導電層４７は、容量素子Ｃ１、Ｃ２とＯＳトランジスタとを同層に作製する場合、ＯＳトランジスタのソース電極又はドレイン電極と同層の導電層であることが好ましい。このような構成とすることで、導電層４３と導電層４７との間にある絶縁層４５に、ＯＳトランジスタのゲート絶縁層と同じ絶縁層を適用することができる。ゲート絶縁層は層間絶縁層と比べて薄いため、より大きな容量値が得られる容量素子Ｃ１、Ｃ２とすることができる。
【０１４４】
（実施の形態５）
図１６は、上記実施形態で説明した出力回路より信号が出力されるメモリセルを搭載した無線センサのブロック図である。
【０１４５】
無線センサ９００は、一例として、アンテナ９０１と、回路部９０２、センサ９０３と、を有する。回路部９０２はアンテナ９０１で受信した信号を処理する機能、受信した信号に基づいて応答データを生成する機能、アンテナ９０１から応答データを送信する機能等を有する。回路部９０２は、例えば、入力／出力部（ＩＮ／ＯＵＴ）９１０、アナログ部９２０、メモリ部９３０、論理部９４０、およびＡ／Ｄコンバータ９５０を有する。
【０１４６】
＜入力／出力部＞
入力／出力部９１０は、整流回路９１１、リミット回路９１２、復調回路９１３および変調回路９１４を有する。図１７（Ａ）は、整流回路９１１およびリミット回路９１２の構成例を示す回路図である。図１７（Ｂ）は、復調回路９１３および変調回路９１４の構成例を示す回路図である。
【０１４７】
整流回路９１１は、アンテナ９０１からの入力信号（搬送波ＡＮＴ）を整流して、電圧ＶＩＮを生成する回路である。電圧ＶＩＮは、アナログ部９２０の各回路に出力される。
【０１４８】
リミット回路９１２は、電圧ＶＩＮが大電圧になるのを防止するための保護回路である。
【０１４９】
復調回路９１３は、アンテナ９０１で受信した搬送波ＡＮＴを復調するための回路である。復調回路９１３は、復調された信号ＤＥＭＯＤ＿ＯＵＴを生成し、アナログ部９２０に出力する。
【０１５０】
変調回路９１４は、論理部９４０から出力された応答データ（デジタル信号）ＭＯＤ＿ＯＵＴを変調し、搬送波ＡＮＴを用いて送信するための回路である。変調方式の一例としては、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式を用いればよい。
【０１５１】
＜アナログ部＞
アナログ部９２０は、電源回路９２１、発振回路９２２、電圧検出回路９２３、リセット回路９２４、及びバッファ回路９２５を有する。
【０１５２】
図１８（Ａ）は、電源回路９２１の構成例を示すブロック図である。電源回路９２１は、メモリ部９３０、論理部９４０、およびＡ／Ｄコンバータ９５０の動作電圧を生成する回路である。ここでは、電源回路９２１は、電圧ＶＩＮから、２つの動作電圧（ＶＤＤ、ＶＤＤ＿ＡＤＣ）を生成する。電源回路９２１は、電圧ＶＩＮから、バイアス電圧ＢＩＡＳおよび参照電圧ＲＥＦを生成する電圧生成回路９６１、および電圧ＢＩＡＳ、参照電圧ＲＥＦ及び電圧ＶＩＮから動作電圧を生成する電圧生成回路９６２，９６３を有する。
【０１５３】
図１８（Ｂ）は、電圧生成回路９６１の構成の一例を示す回路図である。図１８（Ｃ）は、電圧生成回路９６２，９６３の構成の一例を示す回路図である。
【０１５４】
発振回路９２２は、電源回路９２１で生成された電圧ＶＤＤから、基準クロック信号（ＯＲＩＧＩＮ＿ＣＬＫ）を生成する回路である。図１９（Ａ）に発振回路９２２の構成の一例を示し、図１９（Ｂ）に、発振回路９２２のバイアス電圧（ＢＩＡＳＰ、ＢＩＡＳＮ）を生成する電圧生成回路９７１の構成の一例を示す。
【０１５５】
図２０は、電圧検出回路９２３の構成の一例を示す回路図である。電圧検出回路９２３は、電圧ＶＩＮが規定値よりも高いか低いかを検出し、検出結果に対応するデジタル信号を生成する機能を有する回路である。このデジタル信号は、論理部９４０を動作させるトリガー信号として使用される。電圧検出回路９２３のコンパレータに入力される電圧ＢＩＡＳ、ＲＥＦは、電源回路９２１の電圧生成回路９６１から入力される。図２０の例では、電圧検出回路９２３は、コンパレータを有する。コンパレータは、信号ＶＩＮ＿ＳＥＮＳＥを生成し、出力する。
【０１５６】
リセット回路９２４は、電源回路９２１で生成される電圧を監視し、論理部９４０をリセットするリセット信号を生成する機能を有する回路である。図２１は、リセット回路９２４の構成の一例を示す回路図である。この例では、リセット回路９２４は、電圧ＶＤＤの立ち上がりを検出し、リセット信号ＩＮＩ＿ＲＥＳＥＴを生成する。
【０１５７】
バッファ回路９２５は、復調回路９１３で復調された、信号ＤＥＭＯＤ＿ＯＵＴを論理部９４０に伝送するための回路である。図２２は、バッファ回路９２５の構成の一例を示す回路図である。バッファ回路９２５において、信号ＤＥＭＯＤ＿ＯＵＴは、２段目のインバータを介して信号ＤＥＭＯＤ＿ＳＩＧ０となり、論理部９４０に入力される。
【０１５８】
＜メモリ部＞
メモリ部９３０は、メモリセルの他、チャージポンプ回路９３１を有する。メモリセルの構成は、上記実施の形態１を参照すればよい。
【０１５９】
チャージポンプ回路９３１は、動作電圧ＶＤＤを昇圧し、メモリ部９３０を動作するのに必要な電圧を生成するための回路である。図２３は、チャージポンプ回路９３１の構成の一例を示す回路図である。チャージポンプ回路９３１において、動作電圧ＶＤＤは昇圧された電圧ＶＭＥＭとなり、メモリ回路に入力される。
【０１６０】
メモリ部９３０に与える電圧をチャージポンプ回路９３１で生成することで、無線センサ９００の消費電力を小さくすることができる。メモリ部９３０は他の回路より高い電圧（２．５乃至４Ｖ）を用いて動作する。電源回路９２１で予め高い電圧を生成してメモリ部９３０に与える構成もあるが、この構成では電源回路９２１、発振回路９２２、又は電圧検出回路で消費される電力が大きくなり、効率が悪い。一方で図１６に示す構成では、電源回路９２１で低い電圧（１．２Ｖ）で生成し、メモリ部９３０の直前にあるチャージポンプ回路９３１で降圧あるいは昇圧させて用いる。そのため、無線センサ９００で消費される電力が小さくて済むため、効率がよい。
【０１６１】
上記実施の形態１で説明した出力回路は、メモリセルを駆動するための駆動回路内に用いられる。出力回路は、電源回路９２１から配線ＶＨ１へ、チャージポンプ回路９３１から配線ＶＨ２に、それぞれ電圧の供給をうける。無線センサ９００では、無線信号によって電圧を生成する。そのため、無線信号の供給が途絶えると、配線ＶＨ１、ＶＨ２に供給される電圧が共にグラウンド電圧となる。無線センサでは、再び無線信号が供給され、電圧が生成されることになる。上記出力回路を有することで、配線ＶＨ１、ＶＨ２に電圧が供給されても、意図しないハイレベルの電位が出力されることを抑制でき、メモリセルのデータの消失を防ぐことができる。
【０１６２】
＜論理部＞
図２４は、論理部９４０の構成の一例を示すブロック図である。論理部９４０は、ＣＲＣ回路９８１、デコーダ回路９８２、コントローラ９８３、出力信号生成回路９８４、セレクタ回路９８５、ＣＲＣレジスタ９８６、およびクロック生成回路９８７、を有する。
【０１６３】
デコーダ回路９８２は、信号ＤＥＭＯＤ＿ＳＩＧ０の復号を行う回路である。復号化された信号は、コントローラ９８３、ＣＲＣ回路９８１に入力される。
【０１６４】
ＣＲＣ回路９８１は、デコーダ回路９８２からの入力信号から、ＣＲＣ（巡回冗長性検査）符号を算出する回路である。ＣＲＣ回路９８１で算出されたＣＲＣ符号は、コントローラ９８３に出力される。
【０１６５】
コントローラ９８３は、論理部９４０全体の制御を行う回路である。
【０１６６】
ＣＲＣレジスタ９８６は、ＣＲＣ符号を記憶するＣＲＣ領域として機能するレジスタである。
【０１６７】
クロック生成回路９８７は、信号ＯＲＩＧＩＮ＿ＣＬＫから論理部９４０で使用されるクロック信号を生成する機能を有する。
【０１６８】
メモリ部９３０およびＣＲＣレジスタ９８６へのアクセスは、セレクタ回路９８５を介して行われる。コントローラ９８３および出力信号生成回路９８４は、セレクタ回路９８５にアクセス要求信号（Ａｃｃ＿Ｒｑ）を出力する。セレクタ回路９８５は、アクセス要求信号に従い、メモリ部９３０またはＣＲＣレジスタ９８６に対して、メモリデータ（Ｍｅｍ＿Ｄ）の書き込み、読み出しを行う。
【０１６９】
＜Ａ／Ｄコンバータ＞
Ａ／Ｄコンバータ９５０は、センサ９０３から出力されるアナログ電圧のセンサ信号ＳＥＮＳＯＲをデジタル信号に変換して出力する機能を有する。
【０１７０】
Ａ／Ｄコンバータ９５０は、アナログ値であるセンサ信号ＳＥＮＳＯＲの電位を、デジタル値に変換して外部に出力する機能を有する。Ａ／Ｄコンバータ９５０は、フラッシュ型のＡ／Ｄコンバータの他、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いることができる。
【０１７１】
以上説明した無線センサは、メモリ部９３０に保持したデータを消失することなく、無線信号の受信による間欠的な動作を行うことができる。
【０１７２】
（実施の形態６）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０１７３】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０１７４】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０１７５】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０１７６】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０１７７】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０１７８】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０１７９】
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２５、図２６を用いて説明する。
【０１８０】
図２５（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１８１】
上記実施の形態４の図１２乃至１５に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０１８２】
後工程については、図２５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０１８３】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０１８４】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０１８５】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０１８６】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０１８７】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０１８８】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、誤動作が少なく、低消費電力化が図られた電子部品を実現することができる。
【０１８９】
また、完成した電子部品の斜視模式図を図２５（Ｂ）に示す。図２５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２５（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図２５（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
【０１９０】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０１９１】
図２６（Ａ）は、携帯型の情報端末であり、筐体８０１、筐体８０２、第１の表示部８０３ａ、第２の表示部８０３ｂなどによって構成されている。筐体８０１と筐体８０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、誤動作が少なく、低消費電力化が図られた携帯型の情報端末が実現される。
【０１９２】
なお、第１の表示部８０３ａはタッチ入力機能を有するパネルとなっており、例えば図２６（Ａ）の左図のように、第１の表示部８０３ａに表示される選択ボタン８０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２６（Ａ）の右図のように第１の表示部８０３ａにはキーボード８０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１９３】
また、図２６（Ａ）に示す携帯型の情報端末は、図２６（Ａ）の右図のように、第１の表示部８０３ａ及び第２の表示部８０３ｂのうち、一方を取り外すことができる。第２の表示部８０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体８０２を持ち、他方の手で操作することができるため便利である。
【０１９４】
図２６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１９５】
また、図２６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１９６】
更に、図２６（Ａ）に示す筐体８０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１９７】
図２６（Ｂ）は、電子ペーパーを実装した電子書籍端末８１０であり、筐体８１１と筐体８１２の２つの筐体で構成されている。筐体８１１及び筐体８１２には、それぞれ表示部８１３及び表示部８１４が設けられている。筐体８１１と筐体８１２は、軸部８１５により接続されており、該軸部８１５を軸として開閉動作を行うことができる。また、筐体８１１は、電源８１６、操作キー８１７、スピーカー８１８などを備えている。筐体８１１、筐体８１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、誤動作が少なく、低消費電力化が図られた電子書籍端末が実現される。
【０１９８】
図２６（Ｃ）は、テレビジョン装置であり、筐体８２１、表示部８２２、スタンド８２３などで構成されている。テレビジョン装置８２０の操作は、筐体８２１が備えるスイッチや、リモコン操作機８２４により行うことができる。筐体８２１及びリモコン操作機８２４には、先の実施の形態に示す半導体装置が設けられている。そのため、誤動作が少なく、低消費電力化が図られたテレビジョン装置が実現される。
【０１９９】
図２６（Ｄ）は、スマートフォンであり、本体８３０には、表示部８３１と、スピーカー８３２と、マイク８３３と、操作ボタン８３４等が設けられている。本体８３０内には、先の実施の形態に示す半導体装置が設けられている。そのため誤動作が少なく、低消費電力化が図られたスマートフォンが実現される。
【０２００】
図２６（Ｅ）は、デジタルカメラであり、本体８４１、表示部８４２、操作スイッチ８４３などによって構成されている。本体８４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、誤動作が少なく、低消費電力化が図られたデジタルカメラが実現される。
【０２０１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、誤動作が少なく、低消費電力化が図られた電子機器が実現される。
【０２０２】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
【０２０３】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【０２０４】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０２０５】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０２０６】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０２０７】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタＯＭなどのトランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。よって、場合によっては、または、状況に応じて、トランジスタＯＭなどのトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、メモリセルに適用した場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、または、状況に応じて、本発明の一態様は、別の機能を有する回路に適用してもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様は、メモリセルに適用しなくてもよい。
【０２０８】
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０２０９】
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０２１０】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０２１１】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０２１２】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０２１３】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０２１４】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０２１５】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０２１６】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０２１７】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
【０２１８】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０２１９】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０２２０】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０２２１】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０２２２】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０２２３】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
【０２２４】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０２２５】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０２２６】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０２２７】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０２２８】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０２２９】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０２３０】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０２３１】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０２３２】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０２３３】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０２３４】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０２３５】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【実施例】
【０２３６】
上記実施の形態で説明した半導体装置を用いた無線センサ、特にチャージポンプ回路、及びメモリ部の構成について、シミュレーションを行った。シミュレーションは、電源電圧の供給を再開する場合に外部から入力される信号（外部信号）の状態、外部信号に応じて変化する内部信号の変動について見積もった。なおシミュレーションは、回路シミュレータＳｍａｒｔＳｐｉｃｅ（Ｓｉｌｖａｃｏ社製）を用いた。
【０２３７】
まずチャージポンプ回路、及びメモリ部のブロック図について説明する。チャージポンプ回路、及びメモリ部以外の構成は、実施の形態５で述べた無線センサ９００の構成と同様である。
【０２３８】
図３０（Ａ）には、チャージポンプ回路９３１Ａと、メモリ部９３０と、を有するブロック図を図示している。メモリ部９３０は、メモリセルアレイ９３２、行選択ドライバ９３３、列選択ドライバ９３４、コントローラ９３５、及びデコーダ９３６を有する。行選択ドライバ９３３は、上記実施の形態で説明した出力回路９３９を有する。
【０２３９】
チャージポンプ回路９３１Ａは、電源制御信号（以下、ＰＥ）、クロック信号（以下、ＣＬＫ）、第１の電源電圧（以下、ＶＤＤ）が入力される。チャージポンプ回路９３１Ａは、第２の電源電圧（以下、ＶＤＤ＿ＯＳ）を行選択ドライバ９３３の出力回路９３９に出力する。ＰＥ、ＶＤＤ、ＣＬＫは、外部信号である。
【０２４０】
ＶＤＤは、実施の形態１で説明した配線ＶＨ１に与える電圧ＶＤＤ１に相当する。ＶＤＤは、無線センサのアンテナで受信する入力信号を基に生成される。ＶＤＤ＿ＯＳは、実施の形態１で説明した配線ＶＨ２に与える電圧ＶＤＤ２に相当する。
【０２４１】
メモリ部９３０は、１６ビットのデータ（以下、ＤＡＴＡ）、７ビットのアドレス信号（以下、ＡＤＤＲＥＳＳ）、プリチャージ制御信号（以下、ＰＣＥ）、出力制御信号（以下、ＯＥ）、書き込み制御信号（以下、ＷＥ）、読み出し制御信号（以下、ＲＥ）モジュール制御信号（以下、ＣＥ）が入力される。ＤＡＴＡ、ＡＤＤＲＥＳＳ、ＰＣＥ、ＯＥ、ＷＥ、ＲＥ、及びＣＥは、外部信号である。
【０２４２】
次いで図３０（Ｂ）には、図３０（Ａ）の出力回路９３９の回路図の構成を示す。出力回路９３９は、バッファ回路ＢＵＦ１に相当するＡＮＤゲート、レベルシフタ回路ＬＳ，バッファ回路ＢＵＦ２に相当するインバータ回路を有する。
【０２４３】
バッファ回路ＢＵＦ１には、ＶＤＤが与えられ、ＡＤＤＲＥＳＳで選択された行に与えられる選択信号（以下、ＡＤＤＲＥＳＳ２）と、ＷＥと、が与えられる。レベルシフタ回路ＬＳ、バッファ回路ＢＵＦ２は、ＶＤＤ＿ＯＳが与えられ、配線ＷＷＬに信号を与える。
【０２４４】
次いで図３１（Ａ）では、チャージポンプ回路９３１Ａの回路図を示す。チャージポンプ回路９３１Ａは、上記実施の形態５で説明したチャージポンプ回路９３１の他、クロック信号生成回路９３７、インバータ回路９３８Ａ、トランジスタ９３８Ｂを有する。
【０２４５】
チャージポンプ回路９３１は、ＶＤＤ、クロック信号ＣＬＫ１、ＣＬＫ２が与えられ、昇圧されたＶＤＤ＿ＯＳを出力する。クロック信号ＣＬＫ１、ＣＬＫ２は、ＣＬＫ及びＰＥによって生成された信号であり、互いの信号がオーバーラップしないように生成されている。ＰＥは、インバータ回路９３８Ａを介して、トランジスタ９３８Ｂのゲートに与えられる。
【０２４６】
図３１（Ｂ）には、チャージポンプ回路９３１Ａでのタイミングチャートを示す。ＶＤＤが立ち上がった後に、ＰＥがハイレベル、そしてＣＬＫが発振され、ＶＤＤ＿ＯＳが立ち上がる。
【０２４７】
図３２（Ａ）には、図３０（Ａ）に示す回路図において、ＡＤＤＲＥＳＳ２及びＷＥ２の信号を出力する回路であるデコーダ９３６と、ＶＤＤ＿ＯＳを与えるチャージポンプ回路９３１Ａを図示している。
【０２４８】
図３２（Ｂ−１）乃至（Ｂ−４）では、外部信号の条件を異ならせた、シミュレーションの条件を示している。
【０２４９】
図３２（Ｂ−１）の条件では、ＶＤＤを昇圧する期間で、昇圧制御信号であるＰＥ、ＣＬＫを非活性（ローレベル）とし、ＷＷＬの制御信号であるＷＥ、ＣＥ等（ＷＥ、ＣＥ  ｅｔｃ．）を非活性（ローレベル）とし、ＡＤＤＲＥＳＳを”０”（ローレベル）とした波形の模式図である。
【０２５０】
図３２（Ｂ−２）の条件では、ＶＤＤを昇圧する期間で、昇圧制御信号であるＰＥ、ＣＬＫを非活性（ローレベル）とし、ＷＷＬの制御信号であるＷＥ、ＣＥ等（ＷＥ、ＣＥ  ｅｔｃ．）を活性（ハイレベル）とし、ＡＤＤＲＥＳＳを”０”（ローレベル）とした波形の模式図である。
【０２５１】
図３２（Ｂ−３）の条件では、ＶＤＤを昇圧する期間で、昇圧制御信号であるＰＥ、ＣＬＫを活性（ハイレベル、あるいは信号の発振）とし、ＷＷＬの制御信号であるＷＥ、ＣＥ等（ＷＥ、ＣＥ  ｅｔｃ．）を非活性（ローレベル）とし、ＡＤＤＲＥＳＳを”０”（ローレベル）とした波形の模式図である。
【０２５２】
図３２（Ｂ−４）の条件では、ＶＤＤを昇圧する期間で、昇圧制御信号であるＰＥ、ＣＬＫを活性（ハイレベル、あるいは信号の発振）とし、ＷＷＬの制御信号であるＷＥ、ＣＥ等（ＷＥ、ＣＥ  ｅｔｃ．）を活性（ハイレベル）とし、ＡＤＤＲＥＳＳを”０”（ローレベル）とした波形の模式図である。
【０２５３】
また、図３３乃至図３５は、図３２（Ｂ−１）の条件において、ＶＤＤを０Ｖから１．２Ｖするまでの期間を１μｓ、１００μｓ、１ｍｓと条件ぶりをした際の外部信号のシミュレーションによる波形図である。
【０２５４】
図３３のＶＤＤを０Ｖから１．２Ｖするまでの期間を１μｓとする条件では、ＶＤＤが昇圧する途中で、ＡＤＤＲＥＳＳ２、ＷＥ２の上昇を１００ｍＶ未満に抑制することができた。また、図３３の条件では、ＶＤＤ＿ＯＳの上昇を４ｍＶ未満に抑制することができた。また、図３３の条件では、ＷＷＬ（０）、（１）の上昇を２ｍＶ未満に抑制することができた。
【０２５５】
図３４のＶＤＤを０Ｖから１．２Ｖするまでの期間を１００μｓとする条件では、ＶＤＤが昇圧する途中で、ＡＤＤＲＥＳＳ２、ＷＥ２の上昇を５０ｍＶ未満に抑制することができた。また、図３４の条件では、ＶＤＤ＿ＯＳの上昇を３ｍＶ未満に抑制することができた。また、図３４の条件では、ＷＷＬ（０）、（１）の上昇を１ｍＶ未満に抑制することができた。
【０２５６】
図３５のＶＤＤを０Ｖから１．２Ｖするまでの期間を１ｍｓとする条件では、ＶＤＤが昇圧する途中で、ＡＤＤＲＥＳＳ２、ＷＥ２の上昇を３０ｍＶ未満に抑制することができた。また、図３５の条件では、ＶＤＤ＿ＯＳの上昇を２ｍＶ未満に抑制することができた。また、図３５の条件では、ＷＷＬ（０）、（１）の上昇を１ｍＶ未満に抑制することができた。
【０２５７】
従って本発明の一態様による半導体装置を有する構成では、ＶＤＤが上昇する期間の長さによらず、ＷＷＬ（０）、（１）を問題が起こらない程度に低い電圧に抑制することができた。
【０２５８】
また、図３６乃至図３８は、図３２（Ｂ−２）乃至）（Ｂ−４）の条件において、ＶＤＤを０Ｖから１．２Ｖするまでの期間を１００μｓとした際の外部信号のシミュレーションによる波形図である。
【０２５９】
図３６のＶＤＤを０Ｖから１．２Ｖするまでの期間を１００μｓとする図３２（Ｂ−２）の条件では、ＶＤＤが昇圧する途中で、ＡＤＤＲＥＳＳ２（０）、ＷＥ２が０Ｖから１．２Ｖまで上昇する一方で、ＡＤＤＲＥＳＳ２（１）を５０ｍＶ未満に抑制することができた。また、図３６の条件では、ＶＤＤ＿ＯＳの上昇を３ｍＶ未満に抑制することができた。また、図３６の条件では、ＷＷＬ（０）、（１）の上昇を１ｍＶ未満に抑制することができた。
【０２６０】
図３７のＶＤＤを０Ｖから１．２Ｖするまでの期間を１００μｓとする図３２（Ｂ−３）の条件では、ＣＬＫが発振し、ＶＤＤが昇圧する途中で、ＡＤＤＲＥＳＳ２（０）、ＷＥ２が０Ｖから１．２Ｖまで上昇する一方で、ＡＤＤＲＥＳＳ２（１）を４０ｍＶ未満に抑制することができた。また、図３６の条件では、１４５μｓたつまで、ＶＤＤ＿ＯＳの上昇を５０ｍＶ未満に抑制することができた。また、図３６の条件では、ＷＷＬ（０）、（１）の上昇を２０ｍＶ未満に抑制することができた。
【０２６１】
図３８のＶＤＤを０Ｖから１．２Ｖするまでの期間を１００μｓとする図３２（Ｂ−４）の条件では、ＣＬＫが発振し、ＶＤＤが昇圧する途中で、ＡＤＤＲＥＳＳ２（０）、ＷＥ２が０Ｖから１．２Ｖまで上昇する一方で、ＡＤＤＲＥＳＳ２（１）を４０ｍＶ未満に抑制することができた。また、図３６の条件では、１４５μｓたつまで、ＶＤＤ＿ＯＳの上昇を５０ｍＶ未満に抑制することができた。また、図３６の条件では、１６４μｓたつまで、ＷＷＬ（０）の上昇を５０ｍＶ未満に抑制し、ＷＷＬ（１）の上昇を２０ｍＶ未満に抑制することができた。
【０２６２】
従って本発明の一態様による半導体装置を有する構成では、図３２（Ｂ−１）乃至）（Ｂ−４）の条件によらず、チャージポンプ回路が動作してＶＤＤ＿ＯＳが上昇するまでの期間は、ＷＷＬ（０）、（１）を問題が起こらない程度に低い電圧に抑制することができた。
【０２６３】
以上の本実施例で説明したシミュレーションの結果から、外部信号の条件によらず、ＷＷＬの意図しない立ち上がりを抑制することが確認できた。
【符号の説明】
【０２６４】
ＢＵＦ１    バッファ回路
ＢＵＦ２    バッファ回路
Ｃ１    容量素子
Ｃ２    容量素子
ＤＥＭＯＤ＿ＳＩＧ０    信号
ＦＮ１    ノード
ＦＮ３    ノード
ＩＮＶ１    インバータ回路
ＩＮＶ３    インバータ回路
Ｍ１    トランジスタ
Ｍ２    トランジスタ
Ｍ３    トランジスタ
Ｍ４    トランジスタ
Ｍ６    トランジスタ
ＯＭ１    トランジスタ
ＯＭ２    トランジスタ
ＯＭ３    トランジスタ
ＳＷ１    トランジスタ
ＳＷ３    トランジスタ
ＯＭ    トランジスタ
ＯＭ＿Ｂ    トランジスタ
ＭＮ    ノード
ＢＬ    配線
ＢＬ＿Ａ    配線
ＢＬ＿Ｂ    配線
ＷＬｒｅｔ    配線
ＷＷＬ    配線
ＳＬ    配線
ＯＵＴ    ノード
ＯＵＴＢ    ノード
ＦＮ    ノード
Ｔ１    時刻
Ｔ３    時刻
Ｔ５    時刻
Ｔ６    時刻
Ｖ１    配線
ＶＨ１    配線
ＶＨ２    配線
１１    インバータ回路
１２    インバータ回路
１３    インバータ回路
１４    インバータ回路
１５    トランジスタ
１５＿Ａ    トランジスタ
１７    容量素子
１８＿Ａ    トランジスタ
１８＿Ｂ    トランジスタ
１９    容量素子
１９＿１    容量素子
１９＿２    容量素子
１９＿３    容量素子
２１    基板
２３    不純物領域
２４    不純物領域
２５    絶縁層
２７    絶縁層
２９    導電層
３１    絶縁層
３３    絶縁層
３５    絶縁層
３７    絶縁層
３９    導電層
４１    導電層
４３    導電層
４５    絶縁層
４７    導電層
１００    出力回路
２００    半導体装置
２０１    メモリセルアレイ
２０２    行選択ドライバ
２０３    列選択ドライバ
３０１    層
３０２    配線層
３０３    層
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    回路基板
９００    無線センサ
９０１    アンテナ
８０１    筐体
９０２    回路部
８０２    筐体
９０３    センサ
８０３ａ    表示部
８０３ｂ    表示部
８０４    選択ボタン
８０５    キーボード
８１０    電子書籍端末
９１０    入力／出力部
９１１    整流回路
８１１    筐体
９１２    リミット回路
８１２    筐体
８１３    表示部
９１３    復調回路
８１４    表示部
９１４    変調回路
８１５    軸部
８１６    電源
８１７    操作キー
８１８    スピーカー
９２０    アナログ部
８２０    テレビジョン装置
９２１    電源回路
８２１    筐体
９２２    発振回路
８２２    表示部
８２３    スタンド
９２３    電圧検出回路
９２４    リセット回路
８２４    リモコン操作機
９２５    バッファ回路
９３０    メモリ部
８３０    本体
９３１    チャージポンプ回路
８３１    表示部
８３２    スピーカー
８３３    マイク
８３４    操作ボタン
９４０    論理部
８４１    本体
８４２    表示部
８４３    操作スイッチ
９５０    Ａ／Ｄコンバータ
９６１    電圧生成回路
９６２    電圧生成回路
９７１    電圧生成回路
９８１    ＣＲＣ回路
９８２    デコーダ回路
９８３    コントローラ
９８４    出力信号生成回路
９８５    セレクタ回路
９８６    ＣＲＣレジスタ
９８７    クロック生成回路
【図１】
0006676354.tif 000002
【図２】
0006676354.tif 000003
【図３】
0006676354.tif 000004
【図４】
0006676354.tif 000005
【図５】
0006676354.tif 000006
【図６】
0006676354.tif 000007
【図７】
0006676354.tif 000008
【図８】
0006676354.tif 000009
【図９】
0006676354.tif 000010
【図１０】
0006676354.tif 000011
【図１１】
0006676354.tif 000012
【図１２】
0006676354.tif 000013
【図１３】
0006676354.tif 000014
【図１４】
0006676354.tif 000015
【図１５】
0006676354.tif 000016
【図１６】
0006676354.tif 000017
【図１７】
0006676354.tif 000018
【図１８】
0006676354.tif 000019
【図１９】
0006676354.tif 000020
【図２０】
0006676354.tif 000021
【図２１】
0006676354.tif 000022
【図２２】
0006676354.tif 000023
【図２３】
0006676354.tif 000024
【図２４】
0006676354.tif 000025
【図２５】
0006676354.tif 000026
【図２６】
0006676354.tif 000027
【図２７】
0006676354.tif 000028
【図２８】
0006676354.tif 000029
【図２９】
0006676354.tif 000030
【図３０】
0006676354.tif 000031
【図３１】
0006676354.tif 000032
【図３２】
0006676354.tif 000033
【図３３】
0006676354.tif 000034
【図３４】
0006676354.tif 000035
【図３５】
0006676354.tif 000036
【図３６】
0006676354.tif 000037
【図３７】
0006676354.tif 000038
【図３８】
0006676354.tif 000039