(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、基準電圧を生成する基準電圧源であって、
ソース側の負荷として第１トランジスタを有するワイドラー型の第１カレントミラー回路と、
前記第１カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、前記複数のコピー電流のひとつを前記第１カレントミラー回路の入力側に供給する、第２カレントミラー回路と、
前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第１ＰＴＡＴ（Proportional To Absolute Temperature）電圧を生成する第１ＰＴＡＴ回路と、
前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第１ＣＴＡＴ（Complementary To Absolute Temperature）電圧を生成する第１ＣＴＡＴ回路と、
前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第２ＰＴＡＴ電圧を生成する第２ＰＴＡＴ回路と、
前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第２ＣＴＡＴ電圧を生成する第２ＣＴＡＴ回路と、
を備え、
前記第１ＰＴＡＴ電圧と前記第１ＣＴＡＴ電圧の合計電圧が前記第１トランジスタのゲートに入力され、
前記第２ＰＴＡＴ電圧と前記第２ＣＴＡＴ電圧の合計電圧が、前記基準電圧として出力端子から出力され、
前記第１ＣＴＡＴ回路は、ゲートとドレインが接続され、前記第２カレントミラー回路からのひとつのコピー電流が流れる第２トランジスタを含み、前記第２トランジスタのドレインソース間電圧が、前記第１ＣＴＡＴ電圧であり、
前記第２ＣＴＡＴ回路は、ゲートとドレインが接続され、前記第２カレントミラー回路からのひとつのコピー電流が流れる第３トランジスタを含み、前記第３トランジスタのドレインソース間電圧が、前記第２ＣＴＡＴ電圧であることを特徴とする基準電圧源。
【請求項２】
前記第１ＰＴＡＴ回路は、Ｎ個（Ｎは２以上の整数）のＰＴＡＴユニットを含み、
各ＰＴＡＴユニットは、
前記第２カレントミラー回路からのひとつのコピー電流が入力される第１ノードと、
第２ノードと、
出力ノードと、
ゲートおよびドレインが前記第１ノードと接続され、ソースが前記出力ノードと接続される第４トランジスタと、
ドレインが前記出力ノードと接続され、ゲートが前記第４トランジスタのゲートと接続され、ソースが前記第２ノードと接続される第５トランジスタと、
を含み、
ｉ番目（２≦ｉ≦Ｎ）のＰＴＡＴユニットの前記第２ノードは、（ｉ−１）番目のＰＴＡＴユニットの前記出力ノードと接続されることを特徴とする請求項１に記載の基準電圧源。
【請求項３】
前記第１ＰＴＡＴ回路、前記第１ＣＴＡＴ回路および前記第２ＰＴＡＴ回路、前記第２ＣＴＡＴ回路を構成するＭＯＳＦＥＴは、強反転飽和領域で動作することを特徴とする請求項１または２に記載の基準電圧源。
【請求項４】
前記第１ＰＴＡＴ回路、前記第１ＣＴＡＴ回路および前記第２ＰＴＡＴ回路、前記第２ＣＴＡＴ回路を構成するＭＯＳＦＥＴは、サブスレッショルド領域で動作することを特徴とする請求項１または２に記載の基準電圧源。
【請求項５】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、基準電圧を生成する基準電圧源であって、
ソース側の負荷として第１トランジスタを有するワイドラー型の第１カレントミラー回路と、
前記第１カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、前記複数のコピー電流のひとつを前記第１カレントミラー回路の入力側に供給する、第２カレントミラー回路と、
前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、ＰＴＡＴ（Proportional To Absolute Temperature）電圧を生成するＰＴＡＴ回路と、
前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、ＣＴＡＴ（Complementary To Absolute Temperature）電圧を生成するＣＴＡＴ回路と、
を備え、
前記ＰＴＡＴ電圧と前記ＣＴＡＴ電圧の合計電圧が、前記基準電圧として出力端子から出力され、
前記ＰＴＡＴ回路の内部ノードの電圧であって、前記基準電圧と等しい電圧が、前記第１トランジスタのゲートに入力され、
前記ＰＴＡＴ回路は、Ｎ個（Ｎは２以上の整数）のＰＴＡＴユニットを含み、
各ＰＴＡＴユニットは、
前記第２カレントミラー回路からのひとつのコピー電流が入力される第１ノードと、
第２ノードと、出力ノードと、
ゲートおよびドレインが前記第１ノードと接続され、ソースが前記出力ノードと接続される第４トランジスタと、
ドレインが前記出力ノードと接続され、ゲートが前記第４トランジスタのゲートと接続され、ソースが前記第２ノードと接続される第５トランジスタと、
を含み、
ｉ番目（２≦ｉ≦Ｎ）のＰＴＡＴユニットの前記第２ノードは、（ｉ−１）番目のＰＴＡＴユニットの前記出力ノードと接続され、
前記ＣＴＡＴ回路は、ゲートとドレインが接続され、ソースがＮ番目のＰＴＡＴユニットの出力ノードと接続され、前記第２カレントミラー回路からのひとつのコピー電流が流れる第２トランジスタを含み、
前記第２トランジスタのゲートおよびドレインの電圧が前記基準電圧として出力端子から出力され、
前記Ｎ番目のＰＴＡＴユニットの前記第４トランジスタのゲートおよびドレインが、前記ＰＴＡＴ回路の前記内部ノードであることを特徴とする基準電圧源。
【請求項６】
前記ＰＴＡＴ回路および前記ＣＴＡＴ回路を構成するＭＯＳＦＥＴは、強反転飽和領域で動作することを特徴とする請求項５に記載の基準電圧源。
【請求項７】
前記ＰＴＡＴ回路および前記ＣＴＡＴ回路を構成するＭＯＳＦＥＴは、サブスレッショルド領域で動作することを特徴とする請求項５に記載の基準電圧源。
【請求項８】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、基準電圧を生成する基準電圧源であって、
ソース側の負荷として第１トランジスタを有するワイドラー型の第１カレントミラー回路と、
前記第１カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、前記複数のコピー電流のひとつを前記第１カレントミラー回路の入力側に供給する、第２カレントミラー回路と、
前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第１ＰＴＡＴ（Proportional To Absolute Temperature ）電圧を生成する第１ＰＴＡＴ回路と、
前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第１ＣＴＡＴ（Complementary To Absolute Temperature）電圧を生成する第１ＣＴＡＴ回路と、
前記第１ＰＴＡＴ回路と同じ構成を有し、前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第２ＰＴＡＴ電圧を生成する第２ＰＴＡＴ回路と、
前記第１ＣＴＡＴ回路と同じ構成を有し、前記第２カレントミラー回路が生成する前記複数のコピー電流の少なくともひとつを利用して、第２ＣＴＡＴ電圧を生成する第２ＣＴＡＴ回路と、
を備え、
前記第２ＰＴＡＴ電圧と前記第２ＣＴＡＴ電圧の合計電圧が、前記基準電圧として出力端子から出力され、
前記第１ＰＴＡＴ回路の内部ノードの電圧であって、前記基準電圧と等しい電圧が、前記第１トランジスタのゲートに入力されることを特徴とする基準電圧源。
【請求項９】
前記第１ＰＴＡＴ回路および前記第２ＰＴＡＴ回路はそれぞれ、Ｎ個（Ｎは２以上の整数）のＰＴＡＴユニットを含み、
各ＰＴＡＴユニットは、
前記第２カレントミラー回路からのひとつのコピー電流が入力される第１ノードと、
第２ノードと、出力ノードと、
ゲートおよびドレインが前記第１ノードと接続され、ソースが前記出力ノードと接続される第４トランジスタと、
ドレインが前記出力ノードと接続され、ゲートが前記第４トランジスタのゲートと接続され、ソースが前記第２ノードと接続される第５トランジスタと、
を含み、
ｉ番目（２≦ｉ≦Ｎ）のＰＴＡＴユニットの前記第２ノードは、（ｉ−１）番目のＰＴＡＴユニットの前記出力ノードと接続され、
前記第１ＣＴＡＴ回路は、ゲートとドレインが接続され、ソースが前記第１ＰＴＡＴ回路のＮ番目のＰＴＡＴユニットの出力ノードと接続され、前記第２カレントミラー回路からのひとつのコピー電流が流れる第２トランジスタを含み、
前記第２ＣＴＡＴ回路は、ゲートとドレインが接続され、ソースが前記第２ＰＴＡＴ回路のＮ番目のＰＴＡＴユニットの出力ノードと接続され、前記第２カレントミラー回路からのひとつのコピー電流が流れる第３トランジスタを含み、
前記第３トランジスタのゲートおよびドレインの電圧が前記基準電圧として出力端子から出力され、
前記第１ＰＴＡＴ回路のＮ番目のＰＴＡＴユニットの前記第４トランジスタのゲートおよびドレインが、前記第１ＰＴＡＴ回路の前記内部ノードであることを特徴とする請求項８に記載の基準電圧源。
【請求項１０】
前記第１ＰＴＡＴ回路、前記第１ＣＴＡＴ回路および前記第２ＰＴＡＴ回路、前記第２ＣＴＡＴ回路を構成するＭＯＳＦＥＴは強反転飽和領域で動作することを特徴とする請求項８または９に記載の基準電圧源。
【請求項１１】
前記第１ＰＴＡＴ回路、前記第１ＣＴＡＴ回路および前記第２ＰＴＡＴ回路、前記第２ＣＴＡＴ回路を構成するＭＯＳＦＥＴは、サブスレッショルド領域で動作することを特徴とする請求項８または９に記載の基準電圧源。
【請求項１２】
請求項１から１１のいずれかに記載の基準電圧源を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧源に関する。
【背景技術】
【０００２】
半導体集積回路は、温度やプロセスばらつきに依存しない一定の基準電圧を生成する基準電圧源を備える。たとえばＤＣ／ＤＣコンバータ（スイッチング電源）やリニアレギュレータ（リニア電源）は、基準電圧にもとづいてその出力電圧を安定させる。あるいはＡ／Ｄコンバータにおいては、基準電圧にもとづいて、入力アナログ電圧を量子化するためのしきい値が生成される。Ｄ／Ａコンバータでは、基準電圧にもとづいて、デジタル入力信号がアナログ電圧に変換される。
【０００３】
基準電圧源としては、バンドギャップリファレンス回路が広く用いられている。バンドギャップリファレンス回路は、バイポーラトランジスタのベースエミッタ間電圧Ｖｂｅ（ダイオードの順方向電圧）の温度特性と、熱電圧ＶＴの温度特性をキャンセルさせることで、温度係数の小さな基準電圧を生成する。すなわちバンドギャップリファレンス回路を形成するためには、バイポーラトランジスタあるいはダイオードを半導体基板上に形成する必要がある。
【０００４】
バイポーラプロセスあるいはＢｉ−ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスが採用しうる用途では、バンドギャップリファレンス回路の採用は容易である。しかしながら、ＣＭＯＳプロセスの半導体集積回路においては、バイポーラトランジスタやダイオードを形成するために追加の工程が必要となり、コスト増の要因となりうる。またバンドギャップリファレンス回路の消費電力を低減するためには、高抵抗が必要となり、回路面積が増大する要因となる。
【０００５】
特許文献１や非特許文献１には、バイポーラトランジスタや抵抗素子を用いないＭＯＳＦＥＴのみで構成される基準電圧源（基準電圧発生回路）が開示される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５３０００８５号公報
【非特許文献】
【０００７】
【非特許文献１】T. Matsuda, et. al, "A Temperature and Supply Voltage Independent CMOS Voltage Reference Circuit", IEICE TRANS. ELECTRON., May, 2005、Vol. E88-C, No.5, pp.1087-1093
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１は、従来の基準電圧源の回路図である。本発明者は、図１に示す特許文献１に記載の基準電圧源について検討した結果、以下の課題を認識するに至った。すなわちこの基準電圧源１００Ｒでは、トランジスタＭ１のゲートに、出力である基準電圧ＶＲＥＦが直接帰還される構成となっている。基準電圧源１００Ｒの出力端子１０２には、基準電圧ＶＲＥＦを参照するさまざまな負荷が接続される。出力端子１０２に外乱ノイズが混入すると、トランジスタＭ１のゲートに入力され、誤動作、性能劣化の要因となりうる。また出力端子１０２に容量性の負荷（あるいは寄生容量）が接続されると、それによって回路動作が不安定となる場合もある。
【０００９】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、回路動作をより安定化した基準電圧源の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、基準電圧を生成する基準電圧源に関する。基準電圧源は、ソース側の負荷として第１トランジスタを有するワイドラー型の第１カレントミラー回路と、第１カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、複数のコピー電流のひとつを第１カレントミラー回路の入力側に供給する、第２カレントミラー回路と、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、第１ＰＴＡＴ（Proportional To Absolute Temperature ）電圧を生成する第１ＰＴＡＴ回路と、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、第１ＣＴＡＴ（Complementary To Absolute Temperature）電圧を生成する第１ＣＴＡＴ回路と、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、第２ＰＴＡＴ電圧を生成する第２ＰＴＡＴ回路と、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、第２ＣＴＡＴ電圧を生成する第２ＣＴＡＴ回路と、を備える。第１ＰＴＡＴ電圧と第１ＣＴＡＴ電圧の合計電圧が第１トランジスタのゲートに入力され、第２ＰＴＡＴ電圧と第２ＣＴＡＴ電圧の合計電圧が、基準電圧として出力端子から出力される。
【００１１】
第１ＰＴＡＴ回路および第１ＣＴＡＴ回路とは別に、それらのレプリカである第２ＰＴＡＴ回路および第２ＣＴＡＴ回路が設けられ、第１トランジスタのゲートに対して、出力端子とは独立したノードからフィードバックを返している。これにより、出力端子に混入するノイズなどがフィードバックされるのを防止でき、回路動作を安定化できる。
【００１２】
第１ＣＴＡＴ回路は、ゲートとドレインが接続され、第２カレントミラー回路からのひとつのコピー電流が流れる第２トランジスタを含み、第２トランジスタのドレインソース間電圧が、第１ＣＴＡＴ電圧であってもよい。第２ＣＴＡＴ回路は、ゲートとドレインが接続され、第２カレントミラー回路からのひとつのコピー電流が流れる第３トランジスタを含み、第３トランジスタのドレインソース間電圧が、第２ＣＴＡＴ電圧であってもよい。
【００１３】
第１ＰＴＡＴ回路は、Ｎ個（Ｎは２以上の整数）のＰＴＡＴユニットを含んでもよい。各ＰＴＡＴユニットは、第２カレントミラー回路からのひとつのコピー電流が入力される第１ノードと、第２ノードと、出力ノードと、ゲートおよびドレインが第１ノードと接続され、ソースが出力ノードと接続される第４トランジスタと、ドレインが出力ノードと接続され、ゲートが第４トランジスタのゲートと接続され、ソースが第２ノードと接続される第５トランジスタと、を含んでもよい。ｉ番目（２≦ｉ≦Ｎ）のＰＴＡＴユニットの第２ノードは、（ｉ−１）番目のＰＴＡＴユニットの出力ノードと接続されてもよい。
【００１４】
第１ＰＴＡＴ回路、第１ＣＴＡＴ回路および第２ＰＴＡＴ回路、第２ＣＴＡＴ回路を構成するＭＯＳＦＥＴは、サブスレッショルド領域で動作してもよい。
【００１５】
第１ＰＴＡＴ回路、第１ＣＴＡＴ回路および第２ＰＴＡＴ回路、第２ＣＴＡＴ回路を構成するＭＯＳＦＥＴは、強反転飽和領域で動作してもよい。強反転飽和領域で動作させることにより、サブスレッショルド領域で動作させた場合に比べて、ばらつきや誤差による精度の悪化を抑制できる。
【００１６】
本発明の別の態様もまた、基準電圧源である。この基準電圧源は、ソース側の負荷として第１トランジスタを有するワイドラー型の第１カレントミラー回路と、第１カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、複数のコピー電流のひとつを第１カレントミラー回路の入力側に供給する、第２カレントミラー回路と、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、ＰＴＡＴ（Proportional To Absolute Temperature ）電圧を生成するＰＴＡＴ回路と、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、ＣＴＡＴ（Complementary To Absolute Temperature）電圧を生成するＣＴＡＴ回路と、を備える。第１ＰＴＡＴ電圧と第１ＣＴＡＴ電圧の合計電圧が、基準電圧として出力端子から出力され、ＰＴＡＴ回路の内部ノードの電圧であって、基準電圧と等しい電圧が、第１トランジスタのゲートに入力される。
【００１７】
この態様によると、出力端子とは異なるノードから、第１トランジスタのゲートに帰還を返すことにより、出力端子に混入するノイズなどがフィードバックされるのを防止でき、回路動作を安定化できる。
【００１８】
ＰＴＡＴ回路は、Ｎ個（Ｎは２以上の整数）のＰＴＡＴユニットを含んでもよい。各ＰＴＡＴユニットは、第２カレントミラー回路からのひとつのコピー電流が入力される第１ノードと、第２ノードと、出力ノードと、ゲートおよびドレインが第１ノードと接続され、ソースが出力ノードと接続される第４トランジスタと、ドレインが出力ノードと接続され、ゲートが第４トランジスタのゲートと接続され、ソースが第２ノードと接続される第５トランジスタと、を含んでもよい。ｉ番目（２≦ｉ≦Ｎ）のＰＴＡＴユニットの第２ノードは、（ｉ−１）番目のＰＴＡＴユニットの出力ノードと接続され、ＣＴＡＴ回路は、ゲートとドレインが接続され、ソースがＮ番目のＰＴＡＴユニットの出力ノードと接続され、第２カレントミラー回路からのひとつのコピー電流が流れる第２トランジスタを含んでもよい。第２トランジスタのゲートおよびドレインの電圧が基準電圧として出力端子から出力され、Ｎ番目のＰＴＡＴユニットの第４トランジスタのゲートおよびドレインが、ＰＴＡＴ回路の内部ノードであってもよい。
【００１９】
ＰＴＡＴ回路およびＣＴＡＴ回路を構成するＭＯＳＦＥＴは、サブスレッショルド領域で動作してもよい。
【００２０】
ＰＴＡＴ回路およびＣＴＡＴ回路を構成するＭＯＳＦＥＴは、強反転飽和領域で動作してもよい。強反転飽和領域で動作させることにより、サブスレッショルド領域で動作させた場合に比べて、ばらつきや誤差による精度の悪化を抑制できる。
【００２１】
本発明のさらに別の態様もまた、基準電圧源である。この基準電圧源は、ソース側の負荷として第１トランジスタを有するワイドラー型の第１カレントミラー回路と、第１カレントミラー回路の出力電流に比例する複数のコピー電流を生成し、複数のコピー電流のひとつを第１カレントミラー回路の入力側に供給する、第２カレントミラー回路と、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、第１ＰＴＡＴ（Proportional To Absolute Temperature ）電圧を生成する第１ＰＴＡＴ回路と、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、第１ＣＴＡＴ（Complementary To Absolute Temperature）電圧を生成する第１ＣＴＡＴ回路と、第１ＰＴＡＴ回路と同じ構成を有し、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、第２ＰＴＡＴ電圧を生成する第２ＰＴＡＴ回路と、第１ＣＴＡＴ回路と同じ構成を有し、第２カレントミラー回路が生成する複数のコピー電流の少なくともひとつを利用して、第２ＣＴＡＴ電圧を生成する第２ＣＴＡＴ回路と、を備える。第２ＰＴＡＴ電圧と第２ＣＴＡＴ電圧の合計電圧が、基準電圧として出力端子から出力され、第１ＰＴＡＴ回路の内部ノードの電圧であって、基準電圧と等しい電圧が、第１トランジスタのゲートに入力される。
【００２２】
この態様によると、出力端子とは異なるノードから、第１トランジスタのゲートに帰還を返すことにより、出力端子に混入するノイズなどがフィードバックされるのを防止でき、回路動作を安定化できる。
【００２３】
第１ＰＴＡＴ回路および第２ＰＴＡＴ回路はそれぞれ、Ｎ個（Ｎは２以上の整数）のＰＴＡＴユニットを含んでもよい。各ＰＴＡＴユニットは、第２カレントミラー回路からのひとつのコピー電流が入力される第１ノードと、第２ノードと、出力ノードと、ゲートおよびドレインが第１ノードと接続され、ソースが出力ノードと接続される第４トランジスタと、ドレインが出力ノードと接続され、ゲートが第４トランジスタのゲートと接続され、ソースが第２ノードと接続される第５トランジスタと、を含んでもよい。ｉ番目（２≦ｉ≦Ｎ）のＰＴＡＴユニットの第２ノードは、（ｉ−１）番目のＰＴＡＴユニットの出力ノードと接続され、第１ＣＴＡＴ回路は、ゲートとドレインが接続され、ソースが第１ＰＴＡＴ回路のＮ番目のＰＴＡＴユニットの出力ノードと接続され、第２カレントミラー回路からのひとつのコピー電流が流れる第２トランジスタを含んでもよい。第２ＣＴＡＴ回路は、ゲートとドレインが接続され、ソースが第２ＰＴＡＴ回路のＮ番目のＰＴＡＴユニットの出力ノードと接続され、第２カレントミラー回路からのひとつのコピー電流が流れる第３トランジスタを含んでもよい。第３トランジスタのゲートおよびドレインの電圧が基準電圧として出力端子から出力され、第１ＰＴＡＴ回路のＮ番目のＰＴＡＴユニットの第４トランジスタのゲートおよびドレインが、第１ＰＴＡＴ回路の内部ノードであってもよい。
【００２４】
第１ＰＴＡＴ回路、第１ＣＴＡＴ回路および第２ＰＴＡＴ回路、第２ＣＴＡＴ回路を構成するＭＯＳＦＥＴは、サブスレッショルド領域で動作してもよい。
【００２５】
第１ＰＴＡＴ回路、第１ＣＴＡＴ回路および第２ＰＴＡＴ回路、第２ＣＴＡＴ回路を構成するＭＯＳＦＥＴは強反転飽和領域で動作してもよい。強反転飽和領域で動作させることにより、サブスレッショルド領域で動作させた場合に比べて、ばらつきや誤差による精度の悪化を抑制できる。
【００２６】
本発明の別の態様は、半導体装置に関する。半導体装置は、上述のいずれかの基準電圧源を備える。
【００２７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２８】
本発明のある態様によれば、基準電圧源の回路動作をより安定化できる。
【図面の簡単な説明】
【００２９】
【図１】従来の基準電圧源の回路図である。
【図２】第１の実施の形態に係る基準電圧源のブロック図である。
【図３】図２の基準電圧源を示す回路図である。
【図４】図２の基準電圧源の具体的な構成例を示す回路図である。
【図５】基準電圧源の等価回路図である。
【図６】第２の実施の形態に係る基準電圧源の回路図である。
【図７】第３の実施の形態に係る基準電圧源の回路図である。
【図８】図８（ａ）〜（ｃ）は、基準電圧源を備える半導体装置のブロック図である。
【発明を実施するための形態】
【００３０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３２】
（第１の実施の形態）
図２は、第１の実施の形態に係る基準電圧源１００のブロック図である。基準電圧源１００は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成され、電源ライン１０４の電源電圧ＶＤＤや温度などに依存しない一定の基準電圧ＶＯＵＴを生成する。
【００３３】
基準電圧源１００は、第１カレントミラー回路１０、第２カレントミラー回路２０、第１ＰＴＡＴ回路３０、第１ＣＴＡＴ回路４０、第２ＰＴＡＴ回路５０、第２ＣＴＡＴ回路６０を備える。第１カレントミラー回路１０は、トランジスタＭ１１，Ｍ１２および第１トランジスタＭ１を含むワイドラー型である。トランジスタＭ１１，Ｍ１２，Ｍ１はＮチャンネルＭＯＳＦＥＴである。トランジスタＭ１１のゲートとドレインは結線され、トランジスタＭ１１のソースは接地ライン１０６と接続される。トランジスタＭ１２のゲートは、トランジスタＭ１１のゲートと接続される。第１トランジスタＭ１は、トランジスタＭ１２のソース側の負荷として、トランジスタＭ１２のソースと接地ライン１０６の間に設けられる。
【００３４】
第２カレントミラー回路２０は、第１カレントミラー回路１０の出力電流ＩＰに比例する複数のコピー電流ＩＣ１〜ＩＣＭ（Ｍは二以上の整数）を生成し、それらのひとつＩＣ１を第１カレントミラー回路１０の入力側（トランジスタＭ１１側）に供給する。たとえばミラー比を１として、ＩＣ１＝ＩＣ２＝…＝ＩＣＭ＝ＩＰとしてもよいが、その限りではない。
【００３５】
第１ＰＴＡＴ回路３０は、第２カレントミラー回路２０が生成する複数のコピー電流ＩＣ１〜ＩＣＭの少なくともひとつを利用して、第１ＰＴＡＴ（Proportional To Absolute Temperature ）電圧ＶＰＴＡＴ１を生成する。第１ＣＴＡＴ回路４０は、第２カレントミラー回路２０が生成する複数のコピー電流ＩＣ１〜ＩＣＭの少なくともひとつを利用して、第１ＣＴＡＴ（Complementary To Absolute Temperature）電圧ＶＣＴＡＴ１を生成する。第１ＰＴＡＴ電圧ＶＰＴＡＴ１と、第１ＣＴＡＴ電圧ＶＣＴＡＴ１の合計電圧ＶＰＴＡＴ１＋ＶＣＴＡＴ１が、基準電圧ＶＲＥＦとして第１トランジスタＭ１のゲートにフィードバックされる。
【００３６】
第２ＰＴＡＴ回路５０は、第２カレントミラー回路２０が生成する複数のコピー電流ＩＣ１〜ＩＣＭの少なくともひとつを利用して、第２ＰＴＡＴ電圧ＶＰＴＡＴ２を生成する。第２ＣＴＡＴ回路６０は、第２カレントミラー回路２０が生成する複数のコピー電流ＩＣ１〜ＩＣＭの少なくともひとつを利用して、第２ＣＴＡＴ電圧ＶＣＴＡＴ２を生成する。第２ＰＴＡＴ電圧ＶＰＴＡＴ２と第２ＣＴＡＴ電圧ＶＣＴＡＴ２の合計電圧ＶＯＵＴ＝ＶＰＴＡＴ２＋ＶＣＴＡＴ２が、出力端子１０２から基準電圧ＶＯＵＴ（＝ＶＲＥＦ）として出力される。
【００３７】
以上が基準電圧源１００の基本構成である。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。
【００３８】
図３は、図２の基準電圧源１００を示す回路図である。図３には、第１ＰＴＡＴ回路３０と第１ＣＴＡＴ回路４０の接続関係ならびに第２ＰＴＡＴ回路５０と第２ＣＴＡＴ回路６０の接続関係が示される。
【００３９】
第１ＰＴＡＴ回路３０には、複数のコピー電流ＩＣ１、ＩＣ２が供給される。第１ＰＴＡＴ回路３０の基準ノード３４は接地ライン１０６と接続され、その出力ノード３２と基準ノード３４の間に、第１ＰＴＡＴ電圧ＶＰＴＡＴ１を発生する。
【００４０】
第１ＣＴＡＴ回路４０にはコピー電流ＩＣ３が供給される。第１ＣＴＡＴ回路４０の出力ノード４２は、出力端子１０２と接続され、第１ＣＴＡＴ回路４０の基準ノード４４は、第１ＰＴＡＴ回路３０の出力ノード３２と接続される。第１ＣＴＡＴ回路４０は、その出力ノード４２と基準ノード４４の間に、第１ＣＴＡＴ電圧ＶＣＴＡＴ１を発生する。第１ＣＴＡＴ回路４０の出力ノード４２は、第１トランジスタＭ１のゲートと接続される。これにより、第１トランジスタＭ１のゲート電圧ＶＧＳは、以下の式で表される。
ＶＧＳ＝ＶＲＥＦ＝ＶＰＴＡＴ１＋ＶＣＴＡＴ１
【００４１】
第２ＰＴＡＴ回路５０および第２ＣＴＡＴ回路６０についても、第１ＰＴＡＴ回路３０、第１ＣＴＡＴ回路４０と同様の接続関係を有している。すなわち第２ＰＴＡＴ回路５０の基準ノード５４は接地される。第２ＣＴＡＴ回路６０の基準ノード６４は、第２ＰＴＡＴ回路５０の出力ノード５２と接続され、出力ノード６２は出力端子１０２と接続される。よって出力電圧ＶＯＵＴは、以下の式で与えられる。
ＶＯＵＴ＝ＶＲＥＦ＝ＶＰＴＡＴ２＋ＶＣＴＡＴ２
【００４２】
図４は、図２の基準電圧源１００の具体的な構成例を示す回路図である。第１ＣＴＡＴ回路４０は、ＮチャンネルＭＯＳＦＥＴである第２トランジスタＭ２を含む。第２トランジスタＭ２のゲートとドレインは接続される。第２トランジスタＭ２には、第２カレントミラー回路からのひとつのコピー電流ＩＣ４が流れる。第２トランジスタＭ２のドレインソース間電圧が、第１ＣＴＡＴ電圧ＶＣＴＡＴ１である。
【００４３】
また第２ＣＴＡＴ回路６０は、第１ＣＴＡＴ回路４０と同様に構成することができ、ＮチャンネルＭＯＳＦＥＴである第３トランジスタＭ３を含む。第３トランジスタＭ３のドレインソース間電圧が、第２ＣＴＡＴ電圧ＶＣＴＡＴ２である。
【００４４】
第１ＰＴＡＴ回路３０は、Ｎ個（Ｎは２以上の整数）のＰＴＡＴユニットを含み、第２カレントミラー回路２０からＮ個のコピー電流ＩＣを受ける。図４には、Ｎ＝２の場合が示される。各ＰＴＡＴユニット７０＿ｉ（１≦１≦Ｎ）は、第１ノードＰ１、第２ノードＰ２、出力ノードＰｏ、第４トランジスタＭ４ｉ、第５トランジスタＭ５ｉを有する。第４トランジスタＭ４ｉ、第５トランジスタＭ５ｉはＮチャンネルＭＯＳＦＥＴである。第１ノードＰ１には、第２カレントミラー回路２０からひとつのコピー電流ＩＣが入力される。第４トランジスタＭ４ｉのゲートおよびドレインは、第１ノードＰ１と接続され、ソースが出力ノードＰｏと接続される。第５トランジスタＭ５ｉのドレインは出力ノードＰｏと接続され、ゲートが第４トランジスタＭ４ｉのゲートと接続され、ソースが第２ノードＰ２と接続される。ｉ番目（２≦ｉ≦Ｎ）のＰＴＡＴユニット７０＿ｉの第２ノードＰ２は、（ｉ−１）番目のＰＴＡＴユニット７０＿（ｉ−１）の出力ノードＰｏと接続される。第２ＰＴＡＴ回路５０は第１ＰＴＡＴ回路３０と同様に構成することができる。
【００４５】
以上が基準電圧源１００の構成である。続いてその動作を説明する。図５は、基準電圧源１００の等価回路図である。第１トランジスタＭ１は、強反転線形領域で動作し、それに流れる電流ＩＰは式（１）で与えられる。
ＩＰ＝μＣＯＸＫβ（ＶＲＥＦ−Ｖｔｈ）・ＶＤＳ１
Ｖｔｈ：ＭＯＳＦＥＴのしきい値電圧
μ：移動度
ＣＯＸ：単位面積当たりの酸化膜容量
Ｋβ：第１トランジスタＭ１のアスペクト比（チャネル長Ｌとチャネル幅Ｗの比Ｗ／Ｌ）
ＶＤＳ１：ドレインソース間電圧
【００４６】
第１カレントミラー回路１０において、第１トランジスタＭ１のドレインソース間電圧ＶＤＳ１は、トランジスタＭ１１，Ｍ１２のゲートソース間電圧の差分であり、Ａ×ＰＴＡＴで表すことができる。Ａは定数であり、ＰＴＡＴは絶対温度に比例する電圧（単位ＰＴＡＴ電圧と称する）であり、ＰＴＡＴ＝ｆ＋ｇ・Ｔで表される。Ｔは絶対温度である。
【００４７】
また、式（２）を得る。
ＶＲＥＦ＝ＶＣＴＡＴ１＋ＶＰＴＡＴ１      …（２）
ＶＣＴＡＴ１は、第２トランジスタＭ２のドレインソース間電圧ＶＤＳ２であり、式（３）で表される。
ＶＣＴＡＴ１＝｛（２・ＩＰ）／（μＣＯＸＫ７）｝１／２＋Ｖｔｈ…（３）
Ｋ７：第２トランジスタＭ２のアスペクト比（Ｗ／Ｌ）
【００４８】
ここでＶＰＴＡＴ１＝Ｂ・ＰＴＡＴとする。式（１）〜（３）から、式（４）、（５）を得る。式（５）は、（ＶＲＥＦ−Ｖｔｈ）を変数とする２次方程式と把握でき、これを（ＶＲＥＦ−Ｖｔｈ）について解けば式（６）を得る。さらに式（６）から式（７）を得る。
【数１】
0006676384.tif 000002
【００４９】
同様に、出力端子１０２の基準電圧ＶＯＵＴに関して、式（８）が成り立つ。上述のように、ＰＴＡＴ＝ｆ＋ｇ・Ｔが成り立つ。またしきい値電圧Ｖｔｈは、定数κを用いて、Ｖｔｈ＝Ｖｔｈ０−κ・Ｔで表すことができる。これらを式（８）に代入すると、式（９）を得る。式（９）の電圧ＶＯＵＴを温度Ｔに依存しない電圧とするためには、式（１０）が成り立つように、基準電圧源１００を設計すればよい。そのときの出力電圧ＶＯＵＴは式（１１）で表される。
【数２】
0006676384.tif 000003
【００５０】
このように、図２の基準電圧源１００によれば、電源電圧依存および温度依存の小さな基準電圧ＶＯＵＴを得ることができる。そして第１トランジスタＭ１には、出力端子１０２の基準電圧ＶＯＵＴではなく、第１ＰＴＡＴ回路３０および第１ＣＴＡＴ回路４０によって生成される電圧ＶＲＥＦがフィードバックされる。これにより出力端子１０２にノイズが混入したとしても、ノイズがフィードバックされないため、回路動作を安定化することができる。
【００５１】
なお、Ｂ≠Ｃであってもよいことから、第１ＰＴＡＴ回路３０と第２ＰＴＡＴ回路５０は、同一の構成であることを要しない。
【００５２】
続いて図４の回路構成に即して、基準電圧源１００の各トランジスタの動作点と、パラメータκの関係を説明する。ここでは、第１ＰＴＡＴ回路３０と第２ＰＴＡＴ回路５０が同一構成を有し、対応する素子のアスペクト比も同一であり、第１ＣＴＡＴ回路４０と第２ＣＴＡＴ回路６０が同一構成を有し、対応する素子のアスペクト比も同一であるものとする。
【００５３】
第１カレントミラー回路１０のトランジスタＭ１１，Ｍ１２は、サブスレッショルド飽和領域で動作する。それらのアスペクト比をＫ１，Ｋ２とする。また第１トランジスタＭ１は、強反転線形領域で動作し、そのアスペクト比をＫβとする。
【００５４】
第１トランジスタＭ１の電流ＩＰは、式（１２）で表される。
ＩＰ＝βＫβ（ＶＧＳ−Ｖｔｈ）ＶＤＳ      …（１２）
βは、電流利得係数であり、μＣＯＸに対応する。
【００５５】
トランジスタＭ１１およびＭ１２は、サブスレッショルド領域で動作し、それらのドレイン電流は、式（１３）で表される。
ＩＤ＝ＫＩ０ｅｘｐ｛（ＶＧＳ−Ｖｔｈ）／ηＶＴ｝    …（１３）
Ｉ０＝μＣＯＸＶＴ２（η−１）
ηは、サブスレッショルドスロープ係数であり、ＶＴは熱電圧である。
【００５６】
第２カレントミラー回路２０によって、トランジスタＭ１１，Ｍ１２のドレイン電流は等しくＩＰに保たれるとする。このとき式（１４）を得る。ＶＧＳ１、ＶＧＳ２は、トランジスタＭ１１，Ｍ１２それぞれのゲートソース間電圧である。
Ｋ１Ｉ０ｅｘｐ｛（ＶＧＳ１−Ｖｔｈ）／ηＶＴ｝＝Ｋ２Ｉ０ｅｘｐ｛（ＶＧＳ２−Ｖｔｈ）／ηＶＴ｝      …（１４）
式（１４）を整理すると、式（１５）を得る。
Ｋ１ｅｘｐ｛（ＶＧＳ１−Ｖｔｈ）／ηＶＴ｝＝Ｋ２ｅｘｐ｛（ＶＧＳ２−Ｖｔｈ）／ηＶＴ｝
ＶＧＳ１−ＶＧＳ２＝ηＶＴｌｎ（Ｋ２／Ｋ１）    …（１５）
【００５７】
式（１５）のゲート電圧の差分は、第１トランジスタＭ１のドレインソース間電圧ＶＤＳに相当する。
ＶＤＳ＝ηＶＴｌｎ（Ｋ２／Ｋ１）
【００５８】
したがって第１トランジスタＭ１の電流ＩＰは、これを式（１３）に代入して、式（１６）で表される。
ＩＰ＝βＫβ（ＶＧＳ−Ｖｔｈ）ηＶＴｌｎ（Ｋ２／Ｋ１）      …（１６）
第１トランジスタＭ１のゲートソース間電圧ＶＧＳは、基準電圧ＶＲＥＦであるから式（１７）を得る。
ＩＰ＝Ｋββ（ＶＲＥＦ−Ｖｔｈ）ηＶＴｌｎ（Ｋ２／Ｋ１）      …（１７）
【００５９】
第１ＰＴＡＴ回路３０、第１ＣＴＡＴ回路４０、第２ＰＴＡＴ回路５０、第２ＣＴＡＴ回路６０については、サブスレッショルド領域で動作してもよいし、強反転飽和領域で動作してもよい。
【００６０】
１．  サブスレッショルド領域
サブスレッショルド領域においては、式（１８）が成り立つ。式（１８）をＶＲＥＦについて解き、その温度微分がゼロとなるように式を整理すると、式（１９）を得る。つまり式（１９）を満たすように、各トランジスタのアスペクト比Ｋβ、Ｋ１〜Ｋ７を定めれば、温度依存性を有しない基準電圧ＶＲＥＦを得ることができる。なお式（１８），（１９）の導出の過程については、特許文献１および非特許文献１に譲る。Ｖｔｈ４は、第４トランジスタＭ４のゲートソース間しきい値電圧を表す。
【数３】
0006676384.tif 000004
【００６１】
２．  強反転飽和領域
強反転飽和領域において基準電圧ＶＲＥＦは、式（２０）で表される。式（２０）のＩＰに、式（１７）を代入すると、式（２１）を得、さらに式（２２）を得る。式（２２）を温度Ｔで微分し、その式がゼロとなるように式を整理すると、式（２３）を得る。つまり式（２３）を満たすように、各トランジスタのアスペクト比Ｋβ、Ｋ１〜Ｋ７を定めれば、温度依存性を有しない基準電圧ＶＲＥＦを得ることができる。
【数４】
0006676384.tif 000005
【００６２】
第１ＰＴＡＴ回路３０、第１ＣＴＡＴ回路４０、第２ＰＴＡＴ回路５０、第２ＣＴＡＴ回路６０が強反転飽和領域で動作するように基準電圧源１００を設計すると、それらがサブスレッショルド領域で動作する場合に比べて、ばらつきや誤差による精度の悪化を抑制できる。
【００６３】
（第２の実施の形態）
図６は、第２の実施の形態に係る基準電圧源１００ａの回路図である。基準電圧源１００ａは、第１カレントミラー回路１０、第２カレントミラー回路２０、第１ＰＴＡＴ回路３０、第１ＣＴＡＴ回路４０を備える。第１カレントミラー回路１０、第２カレントミラー回路２０、第１ＰＴＡＴ回路３０、第１ＣＴＡＴ回路４０の構成は、図４と同様である。
【００６４】
第２の実施の形態では、第１ＰＴＡＴ電圧ＶＰＴＡＴ１と第１ＣＴＡＴ電圧ＶＣＴＡＴ１の合計電圧が、基準電圧ＶＯＵＴ（＝ＶＲＥＦ）として出力端子１０２から出力される。また第１ＰＴＡＴ回路３０の内部ノードの電圧であって、基準電圧ＶＲＥＦと等しい電圧ＶＲＥＦ’が、第１トランジスタＭ１のゲートに入力される。
【００６５】
本実施の形態では、Ｎ番目（Ｎ＝２）のＰＴＡＴユニット７０＿２の第４トランジスタＭ４２のゲートソース間電圧と、トランジスタＭ２のゲートソース間電圧が等しくなるように、各トランジスタの動作点が定められる。このとき第１ＣＴＡＴ回路４０の第２トランジスタＭ２のゲートおよびドレインの電圧ＶＲＥＦ’は、出力端子１０２の基準電圧ＶＲＥＦと等しくなる。
【００６６】
Ｎ番目（Ｎ＝２）のＰＴＡＴユニット７０＿２の第４トランジスタＭ４２のゲートおよびドレインの電圧ＶＲＥＦ’が、第１トランジスタＭ１のゲートに入力される。また第１ＣＴＡＴ回路４０の第２トランジスタＭ２のゲートおよびドレインの電圧ＶＲＥＦ’が基準電圧ＶＯＵＴ（＝ＶＲＥＦ）として出力端子１０２から出力される。
【００６７】
第２の実施の形態によっても、第１の実施の形態と同様に、電源電圧依存および温度依存の小さな基準電圧ＶＯＵＴを得ることができる。そして第１トランジスタＭ１には、出力端子１０２の基準電圧ＶＲＥＦではなく、第１ＰＴＡＴ回路３０の内部で生成される、出力電圧ＶＲＥＦと等しい電圧ＶＲＥＦ’がフィードバックされる。これにより出力端子１０２にノイズが混入したとしても、ノイズがフィードバックされないため、回路動作を安定化することができる。
【００６８】
第２の実施の形態では、第１ＰＴＡＴ回路３０の内部ノードに、基準電圧ＶＲＥＦと等しい電圧ＶＲＥＦ’を発生させるという拘束条件がひとつ増えるのと引き替えに、第２ＰＴＡＴ回路５０および第２ＣＴＡＴ回路６０が不要となるため、第１の実施の形態よりも回路面積を小さくできる。
【００６９】
（第３の実施の形態）
図７は、第３の実施の形態に係る基準電圧源１００ｂの回路図である。この基準電圧源１００ｂは、第１の実施の形態（図４）と第２の実施の形態（図６）の組み合わせと把握できる。すなわち、出力端子１０２は、図４と同様に第２ＣＴＡＴ回路６０の出力ノード６２から引き出されており、第１トランジスタＭ１のゲートには、第１ＰＴＡＴ回路３０の内部電圧ＶＲＥＦ’が帰還される。
【００７０】
第２の実施の形態によっても、第１の実施の形態と同様に、電源電圧依存および温度依存の小さな基準電圧ＶＯＵＴを得ることができる。そして第１トランジスタＭ１には、第２の実施の形態と同様に、出力端子１０２の基準電圧ＶＲＥＦではなく、第１ＰＴＡＴ回路３０の内部電圧ＶＲＥＦ’がフィードバックされる。これにより出力端子１０２にノイズが混入したとしても、ノイズがフィードバックされないため、回路動作を安定化することができる。
【００７１】
続いて基準電圧源１００の用途を説明する。図８（ａ）〜（ｃ）は、基準電圧源１００を備える半導体装置２００のブロック図である。図８（ａ）の半導体装置２００ａは、基準電圧源１００に加えて、Ｄ／Ａコンバータ２０２、Ａ／Ｄコンバータ２０４の少なくとも一方を備える。Ｄ／Ａコンバータ２０２は、デジタル信号ＤＩＮをアナログ電圧ＶＯＵＴに変換する。基準電圧源１００が生成する基準電圧ＶＲＥＦは、Ｄ／Ａコンバータ２０２の基準電圧端子に供給される。
【００７２】
Ａ／Ｄコンバータ２０４は、アナログ電圧ＶＩＮをデジタル信号ＤＯＵＴに変換する。基準電圧ＶＲＥＦは、Ａ／Ｄコンバータ２０４の基準電圧端子に供給される。たとえば半導体装置２００ａは、オーディオその他の用途向けのＤＳＰ（デジタル信号処理装置）、マイコン、ＡＳＩＣ（Application Specified IC）、ＦＰＧＡ（Field Programmable Gate Array）などであってもよい。
【００７３】
図８（ｂ）の半導体装置２００ｂは、ＤＣ／ＤＣコンバータ３００の制御回路である。半導体装置２００ｂは、エラーアンプ２１０、パルス変調器２１２、ドライバ２１４を含む。エラーアンプ２１０は、ＤＣ／ＤＣコンバータ３００の出力電圧に応じたフィードバック信号ＶＦＢと、基準電圧ＶＲＥＦの誤差を増幅する。パルス変調器２１２は、エラーアンプ２１０からの誤差電圧ＶＥＲＲに応じたデューティ比を有するパルス信号ＳＰＷＭを生成する。ドライバ２１４は、パルス信号ＳＰＷＭにもとづいてＤＣ／ＤＣコンバータ３００のスイッチングトランジスタ３０２を駆動する。なおＤＣ／ＤＣコンバータ３００は、降圧型、昇降圧型であってもよく、そのトポロジーは限定されない。また半導体装置２００ｂは、ヒステリシス制御やボトム検出型のＤＣ／ＤＣコンバータの制御回路であってもよい。
【００７４】
図８（ｃ）の半導体装置２００ｃは、リニアレギュレータ回路である。基準電圧源１００は、リニアレギュレータ回路３１０の基準電圧ＶＲＥＦを生成する。このように、基準電圧源１００は、さまざまな半導体装置に使用することができる。
【００７５】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００７６】
実施の形態では、第２カレントミラー回路２０のミラー比を１としたが本発明はそれには限定されず、任意の値とすることができ、トランジスタのアスペクト比Ｋβ，Ｋ１〜Ｋ７を適切に定めればよい。
【００７７】
ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴを置き換えて、天地反転した構成も本発明の態様として有効である。
【００７８】
また図４、図６、図７の第１ＰＴＡＴ回路３０（第２ＰＴＡＴ回路５０）におけるＰＴＡＴユニット７０の段数Ｎは２に限定されず、３以上であってもよい。この段数は、所望の基準電圧ＶＲＥＦの電圧レベルに応じて、第１トランジスタＭ１が強反転線形領域で動作する範囲で定めればよい。
【符号の説明】
【００７９】
１００…基準電圧源、１０２…出力端子、１０４…電源ライン、１０６…接地ライン、１０…第１カレントミラー回路、２０…第２カレントミラー回路、３０…第１ＰＴＡＴ回路、３２…出力ノード、３４…基準ノード、４０…第１ＣＴＡＴ回路、４２…出力ノード、４４…基準ノード、５０…第２ＰＴＡＴ回路、５２…出力ノード、５４…基準ノード、６０…第２ＣＴＡＴ回路、６２…出力ノード、６４…基準ノード、７０…ＰＴＡＴユニット、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ。
【図１】
0006676384.tif 000006
【図２】
0006676384.tif 000007
【図３】
0006676384.tif 000008
【図４】
0006676384.tif 000009
【図５】
0006676384.tif 000010
【図６】
0006676384.tif 000011
【図７】
0006676384.tif 000012
【図８】
0006676384.tif 000013