(57)【特許請求の範囲】
【請求項１】
ガリウム砒素からなる化合物半導体基板に対して接合層を介して接合される多結晶セラミック基板であって、
前記多結晶セラミック基板は、アルミナ粉末（Ａ）およびムライト粉末（Ｂ）の混合物の焼結体であって、前記混合物のモル比（Ａ／Ｂ）が２．３以上７．８以下であり、
３０℃〜３００℃における、前記多結晶セラミック基板の線膨張係数をα１、前記化合物半導体基板の線膨張係数をα２とした場合に、関係式（１）
０．７３≦α１／α２≦０．８８・・・（１）
が成立する、多結晶セラミック基板。
【請求項２】
ヤング率が２００ＧＰａ以上である、請求項１に記載の多結晶セラミック基板。
【請求項３】
前記接合層は珪素を含む酸化物からなる、請求項１または２に記載の多結晶セラミック基板。
【請求項４】
請求項１から請求項３のいずれか１項に記載の多結晶セラミック基板と、
前記多結晶セラミック基板の主面上に形成された前記接合層と、を備える、接合層付き多結晶セラミック基板。
【請求項５】
請求項１から請求項３のいずれか１項に記載の多結晶セラミック基板と、
前記多結晶セラミック基板の主面上に形成された前記接合層と、
前記接合層上に配置された前記化合物半導体基板と、を備え、
前記多結晶セラミック基板と前記化合物半導体基板とは、前記接合層により接合されている、積層基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多結晶セラミック基板、接合層付き多結晶セラミック基板および積層基板に関するものである。
【背景技術】
【０００２】
ダイオード（発光ダイオードを含む）、トランジスタ、レーザ、受光素子などの半導体装置を構成する材料として、化合物半導体の採用が進められている。化合物半導体を用いた半導体装置は、基板上に化合物半導体のエピ層を形成し、当該エピ層上に電極などを形成することにより製造される。
【０００３】
化合物半導体のエピ層は、エピ層と同種の化合物半導体からなる基板を準備し、当該基板上にエピタキシャル成長によって形成することができる。これにより、高品質な化合物半導体のエピ層を得ることができる。しかし、化合物半導体からなる基板は高価である。そのため、このような方法によるエピ層の形成は、半導体装置の製造コストを上昇させるという問題がある。
【０００４】
一方、化合物半導体のエピ層は、エピ層とは異なる材料からなる比較的安価な基板上に成長させることにより得ることもできる。しかし、このような方法により形成されたエピ層には、エピ層と基板との格子定数の差、エピ層と基板との線膨張係数の差などに起因してエピ層の品質が低下するという問題がある。
【０００５】
これに対し、エピ層と同種の化合物半導体からなる薄い化合物半導体基板を準備し、当該化合物半導体基板を下地基板に貼り合わせた積層基板が提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２６０３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の積層基板では、エピ層の形成時に積層基板の接合状態が悪化し、これに起因して半導体装置の製造効率が低下するという問題がある。そこで、接合状態の悪化に起因する半導体装置の製造効率の低下を抑制することが可能な積層基板の下地基板として好適な多結晶セラミック基板、当該多結晶セラミック基板を含む接合層付き多結晶セラミック基板および積層基板を提供することを目的の１つとする。
【課題を解決するための手段】
【０００８】
本発明に従った多結晶セラミック基板は、化合物半導体基板に対して接合層を介して接合される多結晶セラミック基板である。この多結晶セラミック基板においては、３０℃〜３００℃における、多結晶セラミック基板の線膨張係数をα１、化合物半導体基板の線膨張係数をα２とし、３０℃〜１０００℃における、多結晶セラミック基板の線膨張係数をα３、化合物半導体基板の線膨張係数をα４とした場合に、関係式（１）
０．７＜α１／α２＜０．９・・・（１）
および関係式（２）
０．７＜α３／α４＜０．９・・・（２）
のうち少なくともいずれか一方が成立する。
【発明の効果】
【０００９】
上記多結晶セラミック基板によれば、接合状態の悪化に起因する半導体装置の製造効率の低下を抑制することが可能な積層基板の下地基板として好適な多結晶セラミック基板を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】積層基板の構造を示す概略断面図である。
【図２】多結晶セラミック基板、当該多結晶セラミック基板を含む接合層付き多結晶セラミック基板および積層基板の製造方法の概略を示すフローチャートである。
【図３】多結晶セラミック基板の概略断面図である。
【図４】接合層付き多結晶セラミック基板の概略断面図である。
【発明を実施するための形態】
【００１１】
［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の多結晶セラミック基板は、化合物半導体基板に対して接合層を介して接合される多結晶セラミック基板である。この多結晶セラミック基板においては、３０℃〜３００℃における、多結晶セラミック基板の線膨張係数をα１、化合物半導体基板の線膨張係数をα２とし、３０℃〜１０００℃における、多結晶セラミック基板の線膨張係数をα３、化合物半導体基板の線膨張係数をα４とした場合に、関係式（１）
０．７＜α１／α２＜０．９・・・（１）
および関係式（２）
０．７＜α３／α４＜０．９・・・（２）
のうち少なくともいずれか一方が成立する。
【００１２】
エピ層の形成時における積層基板の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制するためには、単に下地基板として採用される多結晶セラミック基板と化合物半導体基板との線膨張係数の差を小さくすればよいとも考えられる。しかし実際には、多結晶セラミック基板に対して化合物半導体基板を、接合層を介して接合する場合、化合物半導体基板の線膨張係数に対して多結晶セラミック基板（下地基板）の線膨張係数をやや小さい値とすることにより、エピ層の形成時における積層基板の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができることが明らかとなった。具体的には化合物半導体基板の線膨張係数に対する多結晶セラミック基板（下地基板）の線膨張係数の比を、０．７を超え０．９未満とすることにより、エピ層の形成時における積層基板の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができる。
【００１３】
本願の多結晶セラミック基板においては、エピ層の形成温度に対応する３０℃〜３００℃の温度域、または３０℃〜１０００℃の温度域における化合物半導体基板の線膨張係数に対する多結晶セラミック基板の線膨張係数の比が０．７を超え０．９未満に設定される。そのため、本願の多結晶セラミック基板によれば、接合状態の悪化に起因する半導体装置の製造効率の低下を抑制することが可能な積層基板の下地基板として好適な多結晶セラミック基板を提供することができる。
【００１４】
上記多結晶セラミック基板のヤング率は２００ＧＰａ以上であってもよい。このようにすることにより、積層基板の接合状態の悪化を抑制することが容易となる。
【００１５】
上記多結晶セラミック基板において、上記接合層は珪素を含む酸化物であってもよい。上記多結晶セラミック基板は、接合層を構成する材料として珪素を含む酸化物が採用される場合の下地基板として好適である。
【００１６】
上記多結晶セラミック基板は、スピネル（ＭｇＡｌ２Ｏ４）、アルミナ（Ａｌ２Ｏ３）、マグネシア（ＭｇＯ）、シリカ（ＳｉＯ２）、ムライト（３Ａｌ２Ｏ３・２ＳｉＯ２）、コージェライト（２ＭｇＯ・２Ａｌ２Ｏ３・５ＳｉＯ２）、カルシア（ＣａＯ）、チタニア（ＴｉＯ２）、窒化珪素（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）および炭化珪素（ＳｉＣ）からなる群から選択される１種以上の材料から構成されていてもよい。これらの材料は、本願の多結晶セラミック基板を構成する材料として好適である。
【００１７】
上記多結晶セラミック基板において、上記化合物半導体基板は、ガリウム砒素、窒化ガリウムおよびインジウムリンからなる群から選択されるいずれか１種の化合物半導体からなっていてもよい。上記多結晶セラミック基板は、化合物半導体基板を構成する材料としてガリウム砒素、窒化ガリウムおよびインジウムリンからなる群から選択されるいずれか１種の化合物半導体が採用される場合の下地基板として好適である。
【００１８】
上記多結晶セラミック基板において、上記化合物半導体基板はガリウム砒素からなり、上記関係式（１）が成立してもよい。ガリウム砒素からなるエピ層の形成温度に対応する３０℃〜３００℃の温度域において、ガリウム砒素からなる化合物半導体基板の線膨張係数に対する多結晶セラミック基板の線膨張係数の比が０．７を超え０．９未満に設定されることにより、より確実にエピ層の形成時における積層基板の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができる。
【００１９】
上記多結晶セラミック基板において、上記化合物半導体基板は窒化ガリウムからなり、上記関係式（２）が成立してもよい。窒化ガリウムからなるエピ層の形成温度に対応する３０℃〜１０００℃の温度域において、窒化ガリウムからなる化合物半導体基板の線膨張係数に対する多結晶セラミック基板の線膨張係数の比が０．７を超え０．９未満に設定されることにより、より確実にエピ層の形成時における積層基板の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができる。
【００２０】
上記多結晶セラミック基板において、化合物半導体基板はインジウムリンからなり、上記関係式（２）が成立してもよい。インジウムリンからなるエピ層の形成温度に対応する３０℃〜１０００℃の温度域において、インジウムリンからなる化合物半導体基板の線膨張係数に対する多結晶セラミック基板の線膨張係数の比が０．７を超え０．９未満に設定されることにより、より確実にエピ層の形成時における積層基板の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができる。
【００２１】
本願の接合層付き多結晶セラミック基板は、上記多結晶セラミック基板と、多結晶セラミック基板の主面上に形成された接合層と、を備える。上記多結晶セラミック基板を含む本願の接合層付き多結晶セラミック基板によれば、接合層を介して化合物半導体基板を接合することにより、エピ層の形成時における積層基板の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することが可能な積層基板を得ることができる。
【００２２】
本願の積層基板は、上記多結晶セラミック基板と、多結晶セラミック基板の主面上に形成された接合層と、接合層上に配置された化合物半導体基板と、を備える。多結晶セラミック基板と化合物半導体基板とは、接合層により接合されている。上記多結晶セラミック基板と化合物半導体基板とが接合層により接合された本願の積層基板によれば、エピ層の形成時における積層基板の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができる。
【００２３】
［本願発明の実施形態の詳細］
次に、本発明にかかる多結晶セラミック基板、接合層付き多結晶セラミック基板および積層基板の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２４】
図１を参照して、本実施の形態における積層基板１は、多結晶セラミック基板１０と、多結晶セラミック基板１０の一方の主面１０Ａ上に形成された接合層２０と、接合層２０上に配置された化合物半導体基板３０と、を備える。多結晶セラミック基板１０と化合物半導体基板３０とは、接合層２０により接合されている。多結晶セラミック基板１０および接合層２０は、本実施の形態の接合層付き多結晶セラミック基板２を構成する。
【００２５】
多結晶セラミック基板１０は、たとえばスピネル、アルミナ、マグネシア、シリカ、ムライト、コージェライト、カルシア、チタニア、窒化珪素、窒化アルミニウムおよび炭化珪素からなる群から選択される１種以上の材料から構成される多結晶体である。本実施の形態において、多結晶セラミック基板１０は焼結体である。
【００２６】
化合物半導体基板３０は、たとえばガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）およびインジウムリン（ＩｎＰ）からなる群から選択されるいずれか１種の化合物半導体からなる。化合物半導体基板３０は、化合物半導体からなる単結晶体である。半導体装置の製造プロセスにおいては、化合物半導体基板３０の接合層２０とは反対側の主面３０Ａ上に化合物半導体からなるエピ層が形成される。
【００２７】
接合層２０は、たとえば珪素を含む酸化物からなる。より具体的には、接合層２０は、たとえば二酸化珪素（ＳｉＯ２）からなる。接合層２０の厚みは、多結晶セラミック基板１０の厚みおよび化合物半導体基板３０の厚みよりも小さい。
【００２８】
３０℃〜３００℃における、多結晶セラミック基板１０の線膨張係数をα１、化合物半導体基板３０の線膨張係数をα２とし、３０℃〜１０００℃における、多結晶セラミック基板１０の線膨張係数をα３、化合物半導体基板３０の線膨張係数をα４とした場合に、関係式（１）
０．７＜α１／α２＜０．９・・・（１）
および関係式（２）
０．７＜α３／α４＜０．９・・・（２）
のうち少なくともいずれか一方が成立する。
【００２９】
より具体的には、化合物半導体基板３０がガリウム砒素からなる場合、上記関係式（１）が成立することが好ましい。ガリウム砒素からなるエピ層の形成温度に対応する３０℃〜３００℃の温度域において、ガリウム砒素からなる化合物半導体基板３０の線膨張係数に対する多結晶セラミック基板１０の線膨張係数の比が０．７を超え０．９未満に設定されることにより、より確実にエピ層の形成時における積層基板１の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができる。
【００３０】
また、化合物半導体基板３０が窒化ガリウムからなる場合、上記関係式（２）が成立することが好ましい。窒化ガリウムからなるエピ層の形成温度に対応する３０℃〜１０００℃の温度域において、窒化ガリウムからなる化合物半導体基板３０の線膨張係数に対する多結晶セラミック基板１０の線膨張係数の比が０．７を超え０．９未満に設定されることにより、より確実にエピ層の形成時における積層基板１の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができる。
【００３１】
また、化合物半導体基板３０がインジウムリンからなる場合、上記関係式（２）が成立することが好ましい。インジウムリンからなるエピ層の形成温度に対応する３０℃〜１０００℃の温度域において、インジウムリンからなる化合物半導体基板３０の線膨張係数に対する多結晶セラミック基板１０の線膨張係数の比が０．７を超え０．９未満に設定されることにより、より確実にエピ層の形成時における積層基板１の接合状態の悪化に起因した半導体装置の製造効率の低下を抑制することができる。
【００３２】
本実施の形態における多結晶セラミック基板１０、接合層付き多結晶セラミック基板２および積層基板１においては、エピ層の形成温度に対応する３０℃〜３００℃の温度域、または３０℃〜１０００℃の温度域における化合物半導体基板３０の線膨張係数に対する多結晶セラミック基板１０の線膨張係数の比が０．７を超え０．９未満に設定される。そのため、本実施の形態における多結晶セラミック基板１０、接合層付き多結晶セラミック基板２および積層基板１によれば、積層基板１の接合状態の悪化に起因する半導体装置の製造効率の低下を抑制することができる。
【００３３】
積層基板１の接合状態の悪化に起因する半導体装置の製造効率の低下を一層抑制する観点から、上記線膨張係数の比は、０．７５を超え０．８５未満であることが好ましい。なお、上記線膨張係数は、ＪＩＳ  Ｒ１６１８に従って測定することができる。
【００３４】
また、多結晶セラミック基板１０のヤング率は２００ＧＰａ以上であることが好ましい。これにより、積層基板１の接合状態の悪化を抑制することが容易となる。なお、上記ヤング率は、ＪＩＳ  Ｒ１６０２に従って測定することができる。また、積層基板１の接合状態の悪化を一層容易に抑制するためには、多結晶セラミック基板１０のヤング率は２５０ＧＰａ以上であることがより好ましい。
【００３５】
次に、本実施の形態の多結晶セラミック基板１０、接合層付き多結晶セラミック基板２および積層基板１の製造方法について説明する。図２を参照して、本実施の形態の多結晶セラミック基板１０、接合層付き多結晶セラミック基板２および積層基板１の製造方法では、まず工程（Ｓ１０）として原料粉末準備工程が実施される。この工程（Ｓ１０）では、多結晶セラミック基板１０を構成するセラミックの粉末が準備される。具体的には、たとえばアルミナ、マグネシア、シリカ、カルシア、チタニア、窒化珪素、窒化アルミニウムおよび炭化珪素からなる群から選択される複数種のセラミック粉末が、接合されるべき化合物半導体基板３０の線膨張係数との関係を考慮した所望の線膨張係数を達成可能なように適切な比率で混合される。このようにして、原料粉末を準備することができる。
【００３６】
次に、工程（Ｓ２０）として成形工程が実施される。この工程（Ｓ２０）では、工程（Ｓ１０）において準備された原料粉末が成形されることにより成形体が作製される。具体的には、成形体は、たとえばプレス成形により予備成形を実施した後、ＣＩＰ（Ｃｏｌｄ  Ｉｓｏｓｔａｔｉｃ  Ｐｒｅｓｓ）を実施することにより作製することができる。
【００３７】
次に、工程（Ｓ３０）として焼結工程が実施される。この工程（Ｓ３０）では、工程（Ｓ２０）において作製された成形体に対して焼結処理が実施されることにより、焼結体が作製される。焼結処理は、たとえば真空焼結法、ＨＩＰ（Ｈｏｔ  Ｉｓｏｓｔａｔｉｃ  Ｐｒｅｓｓ）などの方法により実施することができる。これにより、焼結体が得られる。
【００３８】
次に、工程（Ｓ４０）として切削・スライス工程が実施される。この工程（Ｓ４０）では、工程（Ｓ３０）において作製された焼結体が切削およびスライスされることにより、その形状と厚みが調整される。具体的には、たとえば工程（Ｓ３０）において得られた焼結体が、直径が４インチで下地基板として適切な厚みとなるように切削およびスライスされる。これにより、図３を参照して、多結晶セラミック基板１０が得られる。
【００３９】
次に、工程（Ｓ５０）として、研磨工程が実施される。この工程（Ｓ５０）では、図３を参照して、工程（Ｓ４０）において得られた多結晶セラミック基板１０の一方の主面１０Ａが適切な粗さとなるように研磨される。研磨は、たとえば粗研磨、通常研磨、仕上げ研磨の三段階に分けて実施することができる。
【００４０】
主面１０Ａに対する粗研磨は、たとえば砥粒の番手が＃８００〜＃２０００のＧＣ（Ｇｒｅｅｎ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ）砥石を用いて実施することができる。粗研磨が完了すると、主面１０Ａに対して通常研磨が実施される。具体的には、通常研磨は、たとえば砥粒の粒径が３〜５μｍのダイヤモンド砥石を用いて実施することができる。通常研磨が完了すると、主面１０Ａに対して仕上げ研磨が実施される。具体的には、仕上げ研磨は、たとえば粒径が０．５〜１．０μｍのダイヤモンド砥粒を用いて実施することができる。これにより、主面１０Ａの粗さは、たとえばＲａで０．１ｎｍ以上３．０ｎｍ以下となる。以上の手順により、本実施の形態の多結晶セラミック基板１０が完成する。
【００４１】
次に、工程（Ｓ６０）として接合層形成工程が実施される。この工程（Ｓ６０）においては、図３および図４を参照して、工程（Ｓ１０）〜（Ｓ５０）を実施することによって得られた本実施の形態の多結晶セラミック基板１０の一方の主面１０Ａ上に、たとえば二酸化珪素からなる接合層２０が形成される。接合層２０は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成することができる。以上の手順により、図４を参照して、本実施の形態の接合層付き多結晶セラミック基板２が完成する。
【００４２】
次に、工程（Ｓ７０）として半導体基板接合工程が実施される。この工程（Ｓ７０）では、工程（Ｓ１０）〜（Ｓ６０）を実施することにより得られた接合層付き多結晶セラミック基板２に化合物半導体基板３０が貼り合わされる。具体的には、図４および図１を参照して、別途準備されたガリウム砒素、窒化ガリウムなどの化合物半導体からなる化合物半導体基板３０が、接合層２０の多結晶セラミック基板１０とは反対側の主面２０Ａ上に載置され、接合層２０に対して押しつけられた状態で接合層付き多結晶セラミック基板２および化合物半導体基板３０が加熱される。これにより、化合物半導体基板３０は、接合層２０を介して多結晶セラミック基板１０に対して接合される。以上の手順により、図１を参照して、本実施の形態における積層基板１が完成する。その後、化合物半導体基板３０の接合層２０とは反対側の主面３０Ａ上に化合物半導体からなるエピ層が形成される工程を含む手順により、半導体装置が製造される。
【００４３】
ここで、積層基板１においては、エピ層の形成温度に対応する３０℃〜３００℃の温度域、または３０℃〜１０００℃の温度域における化合物半導体基板３０の線膨張係数に対する多結晶セラミック基板１０の線膨張係数の比が０．７を超え０．９未満に設定されている。そのため、積層基板１の接合状態の悪化に起因する半導体装置の製造効率の低下が抑制される。
【実施例】
【００４４】
上記実施の形態と同様の手順で化合物半導体基板３０の線膨張係数に対する多結晶セラミック基板１０の線膨張係数の比を変化させた積層基板１を作製し、半導体装置の製造時の温度域における多結晶セラミック基板１０と化合物半導体基板３０との接合状態を確認する実験を行った。実験の方法は以下のとおりである。
【００４５】
ガリウム砒素からなる化合物半導体基板３０を準備した。ガリウム砒素からなる化合物半導体基板３０の３０℃〜３００℃における線膨張係数α２は、６．４ｐｐｍ／℃である。一方、１種類（セラミックＡ）のセラミック粉末、または２種類（セラミックＡおよびセラミックＢ）のセラミック粉末の混合物を用いて３０℃〜３００℃における線膨張係数α１が異なる多結晶セラミック基板１０を作製し、実施の形態と同様の手順でガリウム砒素からなる化合物半導体基板３０と接合して積層基板１を得た。接合層２０を構成する材料として、二酸化珪素を採用した。そして、ガリウム砒素からなるエピ層の形成温度に対応する３０℃〜３００℃の温度域の温度履歴を積層基板１に付与した後、多結晶セラミック基板１０と化合物半導体基板３０との接合が維持されている面積の割合を調査した。より具体的には、積層基板１を３０℃から３００℃にまで加熱し、その後室温まで冷却した後、化合物半導体基板３０の多結晶セラミック基板１０に接合されるべき表面のうち接合が維持されている領域の面積率（接合面積率）を調査した。実験の結果を表１に示す。
【００４６】
また、窒化ガリウムからなる化合物半導体基板３０を準備した。窒化ガリウムからなる化合物半導体基板３０の３０℃〜１０００℃における線膨張係数α４は、６．０ｐｐｍ／℃である。一方、２種類（セラミックＡおよびセラミックＢ）のセラミック粉末の混合物を用いて３０℃〜１０００℃における線膨張係数α３が異なる多結晶セラミック基板１０を作製し、実施の形態と同様の手順で窒化ガリウムからなる化合物半導体基板３０と接合して積層基板１を得た。接合層２０を構成する材料として、二酸化珪素を採用した。そして、窒化ガリウムからなるエピ層の形成温度に対応する３０℃〜１０００℃の温度域の温度履歴を積層基板１に付与した後、多結晶セラミック基板１０と化合物半導体基板３０との接合が維持されている面積の割合を調査した。より具体的には、積層基板１を３０℃から１０００℃にまで加熱し、その後室温まで冷却した後、化合物半導体基板３０の多結晶セラミック基板１０に接合されるべき表面のうち接合が維持されている領域の面積率（接合面積率）を調査した。実験結果を表２に示す。
【００４７】
【表１】
0006662160.tif 000002
【００４８】
【表２】
0006662160.tif 000003
表１を参照して、関係式（１）
０．７＜α１／α２＜０．９・・・（１）
が満たされている実施例Ａ〜Ｃにおいては、接合面積率が９５％を超える状態であるのに対し、関係式（１）が満たされない比較例Ａ〜Ｃにおいては接合面積率が７０％以下となっている。
【００４９】
また、表２を参照して、関係式（２）
０．７＜α３／α４＜０．９・・・（２）
が満たされている実施例ＤおよびＥにおいては、接合面積率が９５％を超える状態であるのに対し、関係式（２）が満たされない比較例Ｄにおいては接合面積率が６０％となっている。
【００５０】
以上の結果より、化合物半導体基板の線膨張係数に対する多結晶セラミック基板の線膨張係数の比が０．７を超え０．９未満に設定される本願の多結晶セラミック基板、当該多結晶セラミック基板を含む接合層付き多結晶セラミック基板および積層基板によれば、接合状態の悪化に起因する半導体装置の製造効率の低下を抑制できることが確認される。
【００５１】
今回開示された実施の形態および実施例はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５２】
本願の多結晶セラミック基板、当該多結晶セラミック基板を含む接合層付き多結晶セラミック基板および積層基板は、製造効率の向上が求められる半導体装置の製造に、特に有利に適用され得る。
【符号の説明】
【００５３】
１  積層基板
２  接合層付き多結晶セラミック基板
１０  多結晶セラミック基板
１０Ａ  主面
２０  接合層
２０Ａ  主面
３０  化合物半導体基板
３０Ａ  主面
【図１】
0006662160.tif 000004
【図２】
0006662160.tif 000005
【図３】
0006662160.tif 000006
【図４】
0006662160.tif 000007