(57)【特許請求の範囲】
【請求項１】
（ａ）第１導電型の炭化ケイ素基板を準備する工程と、
（ｂ）前記炭化ケイ素基板上に第１導電型の炭化ケイ素エピタキシャル層を形成する工程と、
（ｃ）前記炭化ケイ素エピタキシャル層の表面上に第１絶縁層を形成する工程と、
（ｄ）前記第１絶縁層の上部に第１導体膜を形成した後、前記第１導体膜上に形成した第１レジスト膜をマスクにして前記第１導体膜をエッチングすることにより、第１導体層を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記第１レジスト膜をマスクにして前記炭化ケイ素エピタキシャル層の表面の一部をエッチングすることにより、前記第１導体層の端部と対向する前記炭化ケイ素エピタキシャル層の表面に第１段差部を形成する工程と、
を有する、炭化ケイ素半導体装置の製造方法。
【請求項２】
（ａ）第１導電型の炭化ケイ素基板を準備する工程と、
（ｂ）前記炭化ケイ素基板上に第１導電型の炭化ケイ素エピタキシャル層を形成する工程と、
（ｃ）前記炭化ケイ素エピタキシャル層の表面上に第１絶縁層を形成する工程と、
（ｄ）前記第１絶縁層の上部に形成した第１導体膜をエッチングすることにより、第１導体層を形成する工程と、
（ｅ）前記工程（ｂ）の後、前記炭化ケイ素エピタキシャル層の表面の一部をエッチングすることにより、前記第１導体層の端部と対向する前記炭化ケイ素エピタキシャル層の表面に第１段差部を形成する工程と、
を有し、
前記工程（ｅ）の後、
（ｆ）前記第１導体層の上部に第２絶縁層を形成する工程と、
（ｇ）前記第２絶縁層の一部をエッチングすることにより、前記炭化ケイ素エピタキシャル層の表面を露出する開口を形成する工程と、
（ｈ）前記工程（ｇ）の後、前記第２絶縁層の上部に第２導体膜を形成する工程と、
（ｉ）前記第２導体膜上に形成した第２レジスト膜をマスクにして前記第２導体膜をエッチングすることにより、前記第２絶縁層の上部に第２導体層を形成し、前記開口を通じて前記第２導体層と前記炭化ケイ素エピタキシャル層とを電気的に接続する工程と、
（ｊ）前記炭化ケイ素エピタキシャル層の表面をエッチングすることにより、前記第２導体層の端部と対向する前記炭化ケイ素エピタキシャル層の表面に第２段差部を形成する工程と、
をさらに有する、炭化ケイ素半導体装置の製造方法。
【請求項３】
請求項２記載の炭化ケイ素半導体装置の製造方法において、
前記第２絶縁層の上部に前記第２導体膜を形成した後、前記第２導体膜上に形成した第３レジスト膜をマスクにして前記第２導体膜をエッチングすることにより、前記第２導体層を形成する工程と、
前記第２導体層を形成した後、前記第３レジスト膜をマスクにして前記第２絶縁層と前記炭化ケイ素エピタキシャル層の表面とをエッチングすることにより、前記第２導体層の端部と対向する前記炭化ケイ素エピタキシャル層の表面に前記第２段差部を形成する工程と、
を有する、炭化ケイ素半導体装置の製造方法。
【請求項４】
請求項２記載の炭化ケイ素半導体装置の製造方法において、
前記第１段差部と前記第２段差部とを同一工程で形成する、炭化ケイ素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素（ＳｉＣ）基板を用いた半導体装置およびその製造方法に関し、例えば、自動車や鉄道車両の駆動系に内蔵される電力変換装置に用いて好適な半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体パワー素子は、高耐圧性に加えて低オン抵抗、低スイッチング損失などの特性が要求されるが、現在の主流であるシリコン（Ｓｉ）パワー素子は理論的な性能限界に近づいている。
【０００３】
炭化ケイ素（ＳｉＣ）は、シリコンと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、かつ、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、炭化ケイ素は、シリコンに比べてバンドギャップが約３倍大きいことから、炭化ケイ素基板を用いた半導体素子は高温動作も可能であり、シリコン基板を用いた半導体素子を超える性能が期待されている。
【０００４】
上記した炭化ケイ素の利点に着目し、炭化ケイ素基板を用いたスイッチング素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、接合ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの開発が進められている（特許文献１、特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５３６３６号公報
【特許文献２】特開２０１４−１５０２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
炭化ケイ素基板を用いた半導体装置は、ステップフロー成長法を用いてエピタキシャル層を形成した炭化ケイ素基板を使用するので、エピタキシャル層の表面にはステップフロー成長法に起因するステップパンチングなどの欠陥が存在する。そのため、エピタキシャル層の主面にＭＯＳＦＥＴなどの半導体素子を形成した場合、例えばエピタキシャル層とゲート電極のように、エピタキシャル層と導体層とが絶縁膜を挟んで対向する箇所、特に導体層の端部に電界が集中し、絶縁膜の耐圧低下、ひいてはリーク電流が発生し易くなる。
【０００７】
従って、炭化ケイ素基板を用いた半導体装置は、絶縁膜に加わる電界や導体層端部における電界集中を緩和する工夫が求められる。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による炭化ケイ素半導体装置は、第１導電型の炭化ケイ素基板上に形成された第１導電型の炭化ケイ素エピタキシャル層の表面上に第１絶縁層を介して第１導体層が形成されており、前記第１導体層の端部と対向する前記炭化ケイ素エピタキシャル層の表面には、前記第１導体層の端部と前記炭化ケイ素エピタキシャル層の表面とを離間する第１段差部が設けられている。
【発明の効果】
【００１１】
代表的な実施の形態によれば、炭化ケイ素基板を用いた半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１である半導体装置の概略平面図である。
【図２】本発明の実施の形態１である半導体装置の概略平面図である。
【図３】図１のＡ−Ａ線およびＢ−Ｂ線の断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】電界強度の計算結果をエピタキシャル層表面の段差部の有無で比較したグラフである。
【図１９】導体層の端部近傍の模式的な拡大図である。
【図２０】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】本発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】本発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】本発明の実施の形態１の半導体装置で構成された電力変換装置を有する三相モータシステムの回路図である。
【図３１】本発明の実施の形態６である電気自動車の構成の一例を示すブロック図である。
【図３２】本発明の実施の形態７である鉄道車両の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００１４】
（実施の形態１）
＜半導体装置の構成＞
図１および図２は、本実施の形態１の半導体装置である半導体チップの概略平面図、図３は、図１に示す半導体チップのＡ−Ａ線（素子領域の一部）およびＢ−Ｂ線（チップ周辺部の一部）の断面図である。なお、図１は、半導体チップの主面の拡散層レイアウトを示す平面図であり、図２は、図１に示した領域の上層に形成された配線（ゲート配線およびソース電極）の平面図である。
【００１５】
平面形状が四角形の半導体チップ１０の主面の中央部は、ＭＯＳＦＥＴの最小単位構造となるユニットセルＵＣが複数個配置された素子領域（アクティブ領域）となっている。また、半導体チップ１０の主面の周辺部には、素子領域を環状に囲むＪＴＥ（Junction Termination Extension）構造のターミネーション領域１３が設けられている。
【００１６】
半導体チップ１０は、ｎ＋型の炭化ケイ素基板１１と、炭化ケイ素基板１１の主面上に形成されたｎ型炭化ケイ素からなるエピタキシャル層１２とを有する。炭化ケイ素基板１１とエピタキシャル層１２との間には、ｎ型不純物の濃度が炭化ケイ素基板１１よりも高く、エピタキシャル層１２よりも低いエピタキシャル層であるドリフト層（図示せず）が形成されている。
【００１７】
炭化ケイ素基板１１は、六方晶系ＳｉＣの＜１−１００＞方向に沿って延在する互いに平行な２辺と、＜１−１００＞方向に対して直交する＜１１−２０＞方向に沿って延在する互いに平行な２辺とを有し、その外形寸法は、例えば縦×横＝１０ｍｍ×１０ｍｍ程度である。また、炭化ケイ素基板１１の主面は、例えば｛０００１｝面である。
【００１８】
ユニットセルＵＣは、エピタキシャル層１２に形成されたｐ型半導体領域であるウェル領域１４と、ｎ＋型半導体領域であるソース領域１５と、ウェル領域１４の電位を固定するためのｐ＋型半導体領域である第１コンタクト領域１６とを有し、第１コンタクト領域１６を中心として、その周囲にソース領域１５およびウェル領域１４が順に配置された平面レイアウトになっている。
【００１９】
隣り合うユニットセルＵＣの間のエピタキシャル層１２の上部には、ゲート絶縁膜１７を介してゲート電極１８が形成されており、ゲート電極１８の上部には層間絶縁膜１９が形成されている。
【００２０】
各ユニットセルＵＣのゲート電極１８は、ゲート電極１８を覆う層間絶縁膜１９に形成されたコンタクトホール（図示せず）を通じてゲート配線２０に電気的に接続されており、各ゲート電極１８には、ゲート配線２０を通じてゲート電圧が印加される。また、複数のユニットセルＵＣのソース領域１５は並列に接続され、ソース領域１５および第１コンタクト領域１６を覆う層間絶縁膜１９を除去して形成した第１コンタクトホール２２を通じてソース電極２１に電気的に接続されている。ゲート配線２０、ソース電極２１のそれぞれは、半導体チップ１０の表面を覆うパッシベーション膜２３から露出したゲートパッド２０Ｐ、ソースパッド２１Ｐを通じて半導体チップ１０の外部の制御回路に電気的に接続される。
【００２１】
半導体チップ１０の周辺部のエピタキシャル層１２に形成されたターミネーション領域１３は、ｐ型半導体領域であるウェル領域１４とｎ型のエピタキシャル層１２との界面における電界を緩和するためのｐ−型半導体領域である。
【００２２】
ターミネーション領域１３の一部には、ｐ＋型半導体領域である第２コンタクト領域２４が形成されている。ターミネーション領域１３には、第２コンタクト領域２４を覆う層間絶縁膜１９を除去して形成した第２コンタクトホール２８を通じて第２コンタクト領域２４に電気的に接続されたソース電極２１から固定電位が供給される。
【００２３】
なお、ターミネーション領域１３は、素子領域を環状に囲むｐ−型半導体領域を複数本有するＦＬＲ（Field Limiting Ring）構造であってもよい。また、ターミネーション領域１３の外側にさらにチャネルストッパ領域を設けてもよい。
【００２４】
炭化ケイ素基板１１の裏面には、ｎ＋型半導体領域であるドレイン領域２５と、ドレイン電極２６とが形成されている。従って、ＭＯＳＦＥＴを駆動させる際の電流は、ドレイン電極２６からゲート絶縁膜１７の近傍のエピタキシャル層１２を通ってソース領域１５へと流れる。
【００２５】
本実施の形態１の半導体装置の特徴は、図３に示すように、半導体チップ１０の素子領域に形成されたゲート電極１８の端部と対向するエピタキシャル層１２（ソース領域１５）の表面に段差部（第１段差部）Ｌが設けられており、また、素子領域を環状に囲むターミネーション領域１３に固定電位を供給するソース電極２１の端部と対向するエピタキシャル層１２（第２コンタクト領域２４）の表面に段差部（第２段差部）Ｌが設けられていることにある。
【００２６】
＜半導体装置の製造方法＞
次に、上記のように構成された本実施の形態１の半導体装置の製造方法について、図４〜図１７を用いて工程順に説明する。図４〜図１７において、各図の左側は、図１のＡ−Ａ線に対応する領域（素子領域の一部）の断面を示し、各図の右側は、図１のＢ−Ｂ線に対応する領域（素子領域を囲む領域の一部）の断面を示す。
【００２７】
まず、図４に示すように、炭化ケイ素基板１１の主面上にステップフロー成長法を用いてエピタキシャル層１２を形成する。エピタキシャル層１２に導入されるｎ型不純物は、例えば窒素（Ｎ）であり、その濃度は、１×１０１４〜１×１０１７ｃｍ−３程度である。また、エピタキシャル層１２の厚さは、３０μｍ程度である。なお、この時点で炭化ケイ素基板１１は、直径が３〜４インチ程度の半導体ウェハである。
【００２８】
次に、図５に示すように、フォトレジスト膜４０をマスクにしたイオン注入法で素子領域を囲む領域のエピタキシャル層１２にアルミニウム（Ａｌ）などのｐ型不純物を導入することによってターミネーション領域１３を形成する。ターミネーション領域１３に導入するｐ型不純物の濃度は１×１０１６〜１×１０１９ｃｍ−３程度である。
【００２９】
次に、図６に示すように、フォトレジスト膜４１をマスクにしたイオン注入法で素子領域のエピタキシャル層１２にアルミニウムなどのｐ型不純物を導入することによってウェル領域１４を形成する。ウェル領域１４に導入するｐ型不純物の濃度は、１×１０１８ｃｍ−３程度であり、イオン注入の最大エネルギーは、５００ｋｅＶ程度である。
【００３０】
次に、図７に示すように、フォトレジスト膜４２をマスクにしたイオン注入法でウェル領域１４の一部に窒素などのｎ型不純物を導入することによってソース領域１５を形成する。ソース領域１５に導入するｎ型不純物の濃度は、１×１０２０ｃｍ−３程度であり、イオン注入の最大エネルギーは、１２０ｋｅＶ程度である。
【００３１】
次に、図８に示すように、フォトレジスト膜４３をマスクにしたイオン注入法でソース領域１５に隣接するウェル領域１４の一部とターミネーション領域１３の一部とにアルミニウムなどのｐ型不純物を導入することによって、ウェル領域１４の一部に第１コンタクト領域１６を形成し、ターミネーション領域１３の一部に第２コンタクト領域２４を形成する。第１コンタクト領域１６および第２コンタクト領域２４に導入するｐ型不純物の濃度は、１×１０２０ｃｍ−３程度であり、イオン注入の最大エネルギーは、１５０ｋｅＶ程度である。
【００３２】
その後、ＭＯＳＦＥＴ（Ｑ）のオン抵抗を低減するために、隣り合うセルのウェル領域１４間のエピタキシャル層にイオン注入法で窒素などのｎ型不純物を導入してもよい。このｐ型不純物の濃度は、３×１０１６ｃｍ−３程度であり、イオン注入の最大エネルギーは、１０００ｋｅＶ程度である。
【００３３】
次に、図９に示すように、炭化ケイ素基板１１の裏面にイオン注入法で窒素などのｎ型不純物を導入することによって、ドレイン領域２５を形成する。ドレイン領域２５に導入するｎ型不純物の濃度は、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度である。
【００３４】
次に、図１０に示すように、エピタキシャル層１２の主面上にＣＶＤ法で炭素膜を堆積することによって、エピタキシャル層１２の表面を保護するキャップ層２７を形成した後、炭化ケイ素基板１１を１７００℃程度でアニールすることによって、ここまでの工程でエピタキシャル層１２および炭化ケイ素基板１１に導入した不純物を活性化する。
【００３５】
次に、キャップ層２７を除去した後、エピタキシャル層１２の表面に残ったキャップ層２７の残渣や、エピタキシャル層１２の表面のダメージ層を除去するために炭化ケイ素基板１１を酸化し、続いてエピタキシャル層１２の表面に形成された酸化膜をフッ酸で除去する、いわゆる犠牲酸化処理を行う。なお、犠牲酸化に用いる酸化方法として、熱酸化やプラズマを用いた低温の酸化法を用いてもよい。また、犠牲酸化ではなく、前記ダメージ層を除去するために、例えば高温の水素雰囲気中でのエッチングや、塩化水素雰囲気中でのエッチングを用いてもよい。
【００３６】
次に、図１１に示すように、素子領域の一部と素子領域を囲む領域の一部とをフォトレジスト膜４４で覆う。素子領域の一部を覆うフォトレジスト膜４４の平面パターンは、後の工程で形成するゲート電極１８の平面パターンと同一である。また、素子領域を囲む領域の一部を覆うフォトレジスト膜４４の平面パターンは、後の工程で形成するソース電極２１の平面パターンと同一である。
【００３７】
続いて、図１２に示すように、フォトレジスト膜４４をマスクにしたドライエッチングでエピタキシャル層１２の表面を深さ（ｄ）だけ掘り込む。これにより、素子領域のエピタキシャル層１２には、後の工程でゲート電極１８が配置される領域に比べてその外側の領域が低くなった段差部Ｌが形成される。また、素子領域を囲む領域のエピタキシャル層１２には、後の工程でソース電極２１が配置される領域に比べてその外側の領域が低くなった段差部Ｌが形成される。エピタキシャル層１２の表面を掘り込む深さ（ｄ）、すなわち段差部Ｌの高低差は、例えば１ｎｍ程度とする。
【００３８】
次に、図１３に示すように、エピタキシャル層１２の表面に熱酸化法またはＣＶＤ法で酸化シリコンからなるゲート絶縁膜１７を形成する。その後、ゲート絶縁膜１７の膜質を改善するために、一酸化窒素（ＮＯ）雰囲気または亜酸化窒素（Ｎ２Ｏ）雰囲気で炭化ケイ素基板１１をアニールしてもよい。
【００３９】
次に、図１４に示すように、ゲート絶縁膜１７の上部にＣＶＤ法でｎ型の多結晶シリコン膜を堆積した後、フォトレジスト膜４５をマスクにしたドライエッチングで多結晶シリコン膜をパターニングすることによって、ゲート電極１８を形成する。この時、ゲート電極１８の端部が段差部Ｌに落ち込まないように多結晶シリコン膜をパターニングする。次いで、炭化ケイ素の酸化が大きく進まない温度、例えば９００℃〜１２００℃程度の温度で炭化ケイ素基板１１を酸化することによって、ゲート電極１８の端部にある程度の曲率を設けてもよい。
【００４０】
次に、図１５に示すように、ＣＶＤ法で堆積した酸化シリコンからなる層間絶縁膜１９でエピタキシャル層１２の表面を覆い、続いて、層間絶縁膜１９の上部に形成したフォトレジスト膜４６をマスクにして層間絶縁膜１９およびゲート絶縁膜１７をドライエッチングすることによって、素子領域に形成されたソース領域１５および第１コンタクト領域１６のそれぞれの一部を露出する第１コンタクトホール２２を形成すると共に、素子領域を囲む領域に形成された第２コンタクト領域２４の一部を露出する第２コンタクトホール２８とを形成する。また、この時、素子領域に形成されたゲート電極の一部を露出するコンタクトホール（図示せず）も形成する。
【００４１】
次に、図１６に示すように、層間絶縁膜１９上に金属膜を堆積し、続いて金属膜上にフォトレジスト膜４７を形成した後、フォトレジスト膜４７をマスクにしたドライエッチングで金属膜をパターニングすることによって、図２に示すような平面形状を有するゲート配線２０およびソース電極２１を形成する。金属膜は、例えばスパッタリング法で堆積したチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム膜の積層膜で構成する。
【００４２】
ソース電極２１は、素子領域の層間絶縁膜１９に形成された第１コンタクトホール２２を通じてソース領域１５および第１コンタクト領域１６と電気的に接続されると共に、素子領域を囲む領域の層間絶縁膜１９に形成された第２コンタクトホール２８を通じて第２コンタクト領域２４と電気的に接続される。また、ゲート配線２０は、素子領域の層間絶縁膜１９に形成された図示しないコンタクトホールを通じてゲート電極１８と電気的に接続される。
【００４３】
次に、図１７に示すように、層間絶縁膜１９の上部にパッシベーション膜２３を形成した後、図示しないフォトレジスト膜をマスクにしたドライエッチングでパッシベーション膜２３をパターニングすることによって、ゲート配線２０の一部を露出するゲートパット２０Ｐ（図２参照）を形成すると共に、ソース電極２１の一部を露出するソースパッド２１Ｐ（図２参照）を形成する。パッシベーション膜２３は、ＣＶＤ法で堆積した酸化シリコン膜若しくは窒化シリコン膜、または塗布法で堆積したポリイミド樹脂膜などで構成する。
【００４４】
その後、炭化ケイ素基板１１の裏面にドレイン電極２６を形成した後、炭化ケイ素基板１１をダイシングすることによって、図１〜図３に示す本実施の形態１の半導体装置が完成する。炭化ケイ素基板１１の裏面のドレイン電極２６は、例えばスパッタリング法で堆積したチタン膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜で構成する。
【００４５】
次に、ゲート電極１８の端部と対向するエピタキシャル層１２（ソース領域１５）の表面、およびソース電極２１の端部と対向するエピタキシャル層１２（第２コンタクト領域２４）の表面に段差部Ｌを設けた本実施の形態１の効果について説明する。
【００４６】
一般に、炭化ケイ素は、シリコンに比べてバンドギャップが広く、高い絶縁破壊強度を有するが、その分、絶縁膜に加わる電界が大きくなる。また、炭化ケイ素基板を用いた半導体装置は、ステップフロー成長法を用いてエピタキシャル層を形成した炭化ケイ素基板を使用するので、エピタキシャル層の表面には、ステップフロー成長法に起因するステップパンチングなどの欠陥が存在する。
【００４７】
そのため、炭化ケイ素からなるエピタキシャル層の表面と導体層の端部とが絶縁膜を挟んで対向する箇所では、電界の集中に起因して絶縁膜の耐圧が低下し、リーク電流などの問題が発生し易い。
【００４８】
本実施の形態１の半導体装置の場合、絶縁膜を挟んでエピタキシャル層１２の表面と対向する導体層の端部の例としては、素子領域に配置されるゲート電極１８の端部と、ターミネーション領域１３に配置されるソース電極２１の端部とが挙げられる。
【００４９】
ゲート電極１８の端部に集中する電界を緩和する方法として、単純にエピタキシャル層１２の表面とゲート電極１８の端部の距離を離す、すなわちゲート絶縁膜１７を厚くする方法が考えられるが、性能低下に繋がるため単純にはゲート絶縁膜１７を厚くできない。ゲート電極材料として、不純物を添加した多結晶シリコン膜を使用している場合、性能低下を起こさずに電界を緩和する方法としては、ゲート電極材料（多結晶シリコン膜）の表面を酸化することによって、ゲート電極１８の端部の曲率半径を大きくすることが考えられる。
【００５０】
しかしながら、多結晶シリコン膜に対して高温の熱酸化処理を行うと、多結晶シリコン膜に導入した不純物のプロファイルや、炭化ケイ素基板に導入した不純物のプロファイルが変化し、設計値との間にズレが生じてしまう。他方、熱酸化処理の温度を下げると、不純物のプロファイル変化は生じ難くなるが、所望の曲率半径が得られなかったり、得られたとしても長時間の酸化処理が必要となるので、プロセスコストが上昇するという問題が生じる。
【００５１】
また、ターミネーション領域１３に配置されるソース電極２１の端部の電界集中を緩和する方法としては、ソース電極２１とエピタキシャル層１２の表面との間に介在する層間絶縁膜１９を厚く形成することが考えられるが、ソース電極２１に用いる金属膜のカバレッジを考慮すると簡単には厚くできない。
【００５２】
これに対し、エピタキシャル層１２の表面のうち、電界が集中し易いゲート電極１８の端部と対向する箇所、およびソース電極２１の端部と対向する箇所に段差部Ｌを設ける本実施の形態１によれば、ゲート電極１８の端部とエピタキシャル層１２の表面との距離、およびソース電極２１の端部とエピタキシャル層１２の表面との距離が長くなるので、ゲート電極１８およびソース電極２１の電界が分散され、端部に集中し難くなる。
【００５３】
これにより、上記のような問題が生じることなく、電界の集中に起因する絶縁膜（ゲート絶縁膜１７、層間絶縁膜１９）の耐圧低下を抑制し、ひいてはリーク電流の発生を抑制することができる。
【００５４】
図１８は、電界強度の計算結果をエピタキシャル層表面の段差部の有無で比較したグラフである。グラフの横軸のエピタキシャル層表面からの距離＝０は、エピタキシャル層表面と絶縁膜（エピタキシャル層と導体層との間に介在する絶縁膜）との境界を示しており、エピタキシャル層表面からの距離＝１は、導体層端部と絶縁膜との境界を示している。また、グラフの縦軸は、電界強度を示している。
【００５５】
グラフに示すように、導体層端部と対向するエピタキシャル層表面に段差部を設けることにより電界強度の最大値が低減し、特に導体層端部に加わる電界が緩和されることが判る。
【００５６】
エピタキシャル層表面に形成する段差部の効果をより有効に得るためには、下記の式（１）〜（３）の少なくとも一つを満たすことが好ましい。
【００５７】
０≦Ｌ／Ｔｏｘ≦３        （１）
０≦Ｒ１／Ｔｏｘ≦３、かつ、０≦Ｒ２／Ｔｏｘ≦３      （２）
ｄ／Ｔｏｘ≧１／３      （３）
ここで、Ｌは導体層の端部と段差部とのズレ量、Ｔｏｘは絶縁膜の膜厚、Ｒ１は導体層の端部の曲率半径、Ｒ２は段差部の曲率半径、ｄはエピタキシャル層表面の掘り込み量（段差部の高低差）を表している（図１９参照）。
【００５８】
エピタキシャル層の表面に段差部を設けない場合に導体層端部に加わる電界強度をＥｆｌａｔとし、エピタキシャル層の表面に段差部を設けた場合に導体層端部に加わる電界強度をＥｔｒｅｎｃｈとし、△Ｅ＝Ｅｆｌａｔ−Ｅｔｒｅｎｃｈとした場合、式（１）では、Ｔｏｘ≦３の時、電界がＥｆｌａｔから△Ｅの１割程度減少した値となる。また、式（２）では、Ｒ１／Ｔｏｘ＝３、かつ、Ｒ２／Ｔｏｘ＝３の時、電界がＥｆｌａｔから△Ｅの１割程度減少した値となる。また、式（３）では、ｄ／Ｔｏｘ＝１／３の時、電界がＥｆｌａｔから△Ｅの１割程度減少した値となる。
【００５９】
本実施の形態１では、素子領域に配置されるゲート電極１８の端部近傍の段差部Ｌと、ターミネーション領域１３に配置されるソース電極２１の端部近傍の段差部Ｌを同一工程で形成したが、以下の実施の形態２〜実施の形態４に示すように、ゲート電極１８の端部近傍の段差部Ｌおよびソース電極２１の端部近傍の段差部Ｌは、本実施の形態１で説明した工程と異なる工程で形成することもできる。
【００６０】
（実施の形態２）
本実施の形態２の半導体装置の製造方法について、図２０〜図２３を用いて工程順に説明する。図２０〜図２３の各図は、図１のＡ−Ａ線に対応する領域（素子領域の一部）の断面を示している。
【００６１】
まず、図２０に示すように、前記実施の形態１の図４〜図１０に示す工程に従ってエピタキシャル層１２の主面にウェル領域１４、ソース領域１５および第１コンタクト領域１６を形成し、炭化ケイ素基板１１の裏面にドレイン領域２５を形成した後、ここまでの工程でエピタキシャル層１２および炭化ケイ素基板１１に導入した不純物を活性化するために、炭化ケイ素基板１１の主面をキャップ層２７で保護した状態でアニール処理を行う。
【００６２】
次に、キャップ層２７を除去した後、図２１に示すように、エピタキシャル層１２の表面に熱酸化法またはＣＶＤ法で酸化シリコンからなるゲート絶縁膜１７を形成した後、ゲート絶縁膜１７の上部にＣＶＤ法でｎ型の多結晶シリコン膜１８Ｐを堆積する。
【００６３】
次に、図２２に示すように、フォトレジスト膜４５をマスクにしたドライエッチングで多結晶シリコン膜１８Ｐとゲート絶縁膜１７とをパターニングすることによってゲート電極１８を形成し、ゲート電極１８の下部にゲート絶縁膜１７を残す。
【００６４】
次に、図２３に示すように、ゲート電極１８とゲート絶縁膜１７のパターニングに用いた上記フォトレジスト膜４５をマスクにしたドライエッチングでエピタキシャル層１２（ソース領域１５および第１コンタクト領域１６）の表面を深さ（ｄ）だけ掘り込むことにより、ゲート電極１８の端部と対向するエピタキシャル層１２（ソース領域１５）に段差部Ｌを形成する。
【００６５】
その後の工程は、前記実施の形態１の図１５〜図１７に示す工程と同一であるため、その説明は省略する。
【００６６】
このように、本実施の形態２の製造方法は、ゲート電極１８およびゲート絶縁膜１７に対してセルフアラインで段差部Ｌを形成する。これにより、フォトレジスト膜の合わせずれに起因してゲート電極１８の端部が段差部Ｌに落ち込んだりすることがないので、ゲート電極１８の端部と段差部Ｌとの距離を最適化することができ、ゲート電極１８の端部に加わる電界を確実に緩和することができる。
【００６７】
（実施の形態３）
本実施の形態３の半導体装置の製造方法について、図２４〜図２７を用いて工程順に説明する。図２４〜図２７の各図は、図１のＡ−Ａ線に対応する領域（素子領域の一部）の断面を示している。
【００６８】
まず、図２４に示すように、前記実施の形態１の図４〜図１２に示す工程に従ってエピタキシャル層１２（ソース領域１５および第１コンタクト領域１６）の表面を深さ（ｄ）だけ掘り込むことにより、ゲート電極１８の端部と対向するエピタキシャル層１２（ソース領域１５）に段差部Ｌを形成する。
【００６９】
次に、エピタキシャル層１２の上部に上記の工程で掘り込んだエピタキシャル層１２の深さ（ｄ）よりも厚い膜厚を有する絶縁膜２９を堆積した後、絶縁膜２９を化学的機械研磨（ＣＭＰ）法で平坦化することによって、図２５に示すように、上記の工程で掘り込んだエピタキシャル層１２の表面に絶縁膜２９を埋め込む。ここで使用する絶縁膜２９は、例えば酸化シリコン膜であるが、酸化シリコンよりも比誘電率が低い絶縁材料、例えば比誘電率が４．２以下、好ましくは３．９以下のいわゆるｌｏｗ−ｋ材料であってもよい。
【００７０】
次に、図２６に示すように、エピタキシャル層１２の表面に熱酸化法またはＣＶＤ法で酸化シリコンからなるゲート絶縁膜１７を形成した後、ゲート絶縁膜１７の上部にＣＶＤ法でｎ型の多結晶シリコン膜１８Ｐを堆積する。
【００７１】
次に、図２７に示すように、フォトレジスト膜４５をマスクにしたドライエッチングで多結晶シリコン膜１８Ｐとゲート絶縁膜１７とをパターニングすることによってゲート電極１８を形成し、ゲート電極１８の下部にゲート絶縁膜１７を残す。
【００７２】
その後の工程は、前記実施の形態１の図１５〜図１７に示す工程と同一であるため、その説明は省略する。
【００７３】
このように、本実施の形態３の製造方法は、エピタキシャル層１２の表面を深さ（ｄ）だけ掘り込んで段差部Ｌを形成し、続いてエピタキシャル層１２の表面の掘り込まれた箇所に絶縁膜２９を埋め込んでエピタキシャル層１２の表面を平坦化した後、ゲート電極１８を形成する。これにより、ゲート電極１８を形成する際にフォトレジスト膜の合わせずれに起因してゲート電極１８の端部が段差部Ｌに落ち込むことがないので、ゲート電極１８の端部に加わる電界を確実に緩和することができる。
【００７４】
また、本実施の形態３の製造方法によれば、ゲート電極１８の端部とエピタキシャル層１２の表面との間に介在する絶縁膜の一部を酸化シリコンよりも誘電率が低い絶縁材料で構成することにより、ゲート電極１８の端部とエピタキシャル層１２の表面との間に介在する絶縁膜の耐圧を向上させることができ、リーク電流の発生をより確実に抑制することができる。
【００７５】
（実施の形態４）
本実施の形態４の半導体装置の製造方法について、図２８〜図２９を用いて工程順に説明する。図２８〜図２９の各図は、図１のＢ−Ｂ線に対応する領域（素子領域を囲む領域の一部の断面を示している。
【００７６】
本実施の形態４では、層間絶縁膜１９の上部にゲート配線２０およびソース電極２１を形成した後、素子領域を囲む領域のエピタキシャル層１２に段差部Ｌを形成する。すなわち、本実施の形態４では、図２８に示すように、前記実施の形態１の図４〜図１６に示す工程に従い、層間絶縁膜１９の上部に堆積した金属膜をパターニングしてソース電極２１と、図２８には示さないゲート配線２０とを形成するが、ここまでの工程では、素子領域を囲む領域のエピタキシャル層１２に段差部Ｌを形成しない。
【００７７】
そして、図２９に示すように、金属膜をドライエッチングしてゲート配線２０およびソース電極２１を形成する際に用いたフォトレジスト膜４７をマスクにして層間絶縁膜１９およびゲート絶縁膜１７をドライエッチングし、続いて、エピタキシャル層１２の表面を掘り込むことにより、ソース電極２１の端部と対向するエピタキシャル層１２に段差部Ｌを形成する。次いで、前記実施の形態３のように、エピタキシャル層１２の表面の掘り込まれた箇所にｌｏｗ−ｋ材料などからなる絶縁膜２９を埋め込んでエピタキシャル層１２の表面を平坦化してもよい。
【００７８】
その後の工程は、前記実施の形態１の図１７に示す工程と同一であるため、その説明は省略する。
【００７９】
このように、本実施の形態４の製造方法は、ソース電極２１、層間絶縁膜１９およびゲート絶縁膜１７に対してセルフアラインで段差部Ｌを形成するので、ソース電極２１の端部と段差部Ｌとの距離を最適化することができ、ソース電極２１の端部に加わる電界を確実に緩和することができる。
【００８０】
前記実施の形態１〜４では、炭化ケイ素基板を用いた半導体素子としてＭＯＳＦＥＴを例示したが、トレンチＭＯＳＦＥＴ、ＩＧＢＴ、ＳＢＤ（ショットキーバリアダイオード）などであってもよい。
【００８１】
前記実施の形態１〜４では、絶縁膜を挟んで炭化ケイ素エピタキシャル層の表面と対向する導体層の例として、ゲート電極とソース電極とを挙げたが、本発明はこれに限定されず、一般に、炭化ケイ素エピタキシャル層の表面と導体層とが絶縁膜を挟んで対向する箇所に広く適用することができる。
【００８２】
前記実施の形態１の半導体装置は、例えば自動車や鉄道車両の駆動系に内蔵されるインバータなどの電力変換装置の変換効率を向上させるスイッチング素子に適用することができる。以下、前記実施の形態１の半導体装置の応用例について説明する。
【００８３】
（実施の形態５）
図３０は、本実施の形態５の三相モータシステムの回路図である。本実施の形態５の三相モータシステム１００は、電力変換装置である三相インバータ１０１と、制御回路１０２と、三相モータ１０３とを備えている。
【００８４】
三相インバータ１０１は、直列に接続されたＭＯＳＦＥＴ（Ｑ１、Ｑ２）の対と、直列に接続されたＭＯＳＦＥＴ（Ｑ３、Ｑ４）の対と、直列に接続されたＭＯＳＦＥＴ（Ｑ５、Ｑ６）の対とを並列に接続し、さらに、これら６個のＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のそれぞれに還流用のダイオード（Ｄ１〜Ｄ６）を並列に接続した構成になっている。三相インバータ１０１を構成するＭＯＳＦＥＴ（Ｑ１〜Ｑ６）は、前記実施の形態１の半導体チップ１０に形成されたＭＯＳＦＥＴで構成されている。
【００８５】
三相インバータ１０１のスイッチング素子を構成するＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のそれぞれのソースには電源電圧Ｖｃｃが接続され、ドレインには接地電位ＧＮＤが接続され、ゲート電極には制御回路１０２が接続されている。そして、制御回路１０２によって制御されたＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のスイッチング動作によって直流から交流に変換された電力が負荷である三相モータ１０３に供給される。
【００８６】
このように、前記実施の形態１の半導体チップ１０に形成されたＭＯＳＦＥＴ（Ｑ１〜Ｑ６）およびダイオード（Ｄ１〜Ｄ６）によって三相インバータ１０１を構成することにより、素子の信頼性を向上させると共に、電力変換装置およびこれを備えた三相モータシステム１００の小型化、軽量化および低コスト化を実現することができる。
【００８７】
（実施の形態６）
図３０に示した電力変換装置は、自動車の駆動系に応用することができる。図３１は、図３０の電力変換装置を応用した三相モータシステムを備えた電気自動車の構成の一例を示すブロック図である。
【００８８】
電気自動車２００は、一対の駆動輪（車輪）２０４ａ、２０４ｂが接続された駆動軸２０５に動力を伝達する三相モータ２０３を備えている。三相モータ２０３は、永久磁石が埋め込まれたロータと三相コイルが巻回されたステータとを備えた同期発電電動機である。
【００８９】
三相モータ２０３には、電子制御ユニット２０２によって制御される電力変換装置である三相インバータ２０１と、昇圧コンバータ２０６と、リレー２０７とが電力ライン２０９を介して接続されている。
【００９０】
ここで、三相インバータ２０１を実施の形態５の三相インバータ１０１と同じく一個の半導体チップ１０に形成された複数のＭＯＳＦＥＴ（Ｑ）およびダイオード（Ｄ）で構成することにより、電力変換装置を構成する素子の信頼性を向上させると共に、電気自動車２００の駆動系の小型化、軽量化および低コスト化を実現することができる。
【００９１】
本実施の形態６では、電気自動車２００の駆動系に適用した例を説明したが、バッテリ２０８とガソリンエンジンとを併用するハイブリット自動車や、バッテリ２０８が燃料電池スタックになった燃料電池自動車などにも同様に上述の三相モータシステムを適用することができる。
【００９２】
（実施の形態７）
図３０に示した電力変換装置は、鉄道車両の駆動系に応用することができる。図３２は、図３０の電力変換装置を応用した三相モータシステムを備えた鉄道車両の構成の一例を示すブロック図である。
【００９３】
鉄道車両３００には、架線ＯＷからパンタグラフＰＧを介して２５ｋＶ程度の交流電力が供給される。架線ＯＷは、パンタグラフＰＧ、トランス３０４および車輪ＷＨを介して線路ＲＴに電気的に接続されている。
【００９４】
鉄道車両３００に供給された交流電力は、トランス３０４によって１．５ｋＶまで降圧された後、コンバータ３０６によって直流電力に変換され、さらにコンデンサ３０５によって平滑にされた後、三相インバータ３０１によって交流に変換され、負荷である三相モータ３０３を駆動する。
【００９５】
ここで、三相インバータ３０１を実施の形態５の三相インバータ１０１と同じく一個の半導体チップ１０に形成された複数のＭＯＳＦＥＴ（Ｑ）およびダイオード（Ｄ）で構成することにより、電力変換装置を構成する素子の信頼性を向上させると共に、鉄道車両３００の駆動系の小型化、軽量化および低コスト化を実現することができる。
【００９６】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００９７】
１０  半導体チップ
１１  炭化ケイ素基板
１２  エピタキシャル層
１３  ターミネーション領域
１４  ウェル領域
１５  ソース領域
１６  第１コンタクト領域
１７  ゲート絶縁膜
１８  ゲート電極
１８Ｐ  多結晶シリコン膜
１９  層間絶縁膜
２０  ゲート配線
２０Ｐ  ゲートパッド
２１  ソース電極
２１Ｐ  ソースパッド
２２  第１コンタクトホール
２３  パッシベーション膜
２４  第２コンタクト領域
２５  ドレイン領域
２６  ドレイン電極
２７  キャップ層
２８  第２コンタクトホール
２９  絶縁膜
４０〜４７  フォトレジスト膜
１００  三相モータシステム
１０１  三相インバータ
１０２  制御回路
１０３  三相モータ
２００  電気自動車
２０１  三相インバータ
２０２  電子制御ユニット
２０３  三相モータ
２０４ａ、２０４ｂ  駆動輪（車輪）
２０５  駆動軸
２０６  昇圧コンバータ
２０７  リレー
２０８  バッテリ
２０９  電力ライン
３００  鉄道車両
３０１  三相インバータ
３０３  三相モータ
３０４  トランス
３０５  コンデンサ
３０６  コンバータ
Ｌ  段差部
Ｑ  ＭＯＳＦＥＴ
ＵＣ  ユニットセル
【図１】
0006662695.tif 000002
【図２】
0006662695.tif 000003
【図３】
0006662695.tif 000004
【図４】
0006662695.tif 000005
【図５】
0006662695.tif 000006
【図６】
0006662695.tif 000007
【図７】
0006662695.tif 000008
【図８】
0006662695.tif 000009
【図９】
0006662695.tif 000010
【図１０】
0006662695.tif 000011
【図１１】
0006662695.tif 000012
【図１２】
0006662695.tif 000013
【図１３】
0006662695.tif 000014
【図１４】
0006662695.tif 000015
【図１５】
0006662695.tif 000016
【図１６】
0006662695.tif 000017
【図１７】
0006662695.tif 000018
【図１８】
0006662695.tif 000019
【図１９】
0006662695.tif 000020
【図２０】
0006662695.tif 000021
【図２１】
0006662695.tif 000022
【図２２】
0006662695.tif 000023
【図２３】
0006662695.tif 000024
【図２４】
0006662695.tif 000025
【図２５】
0006662695.tif 000026
【図２６】
0006662695.tif 000027
【図２７】
0006662695.tif 000028
【図２８】
0006662695.tif 000029
【図２９】
0006662695.tif 000030
【図３０】
0006662695.tif 000031
【図３１】
0006662695.tif 000032
【図３２】
0006662695.tif 000033