(57)【特許請求の範囲】
【請求項１】
ＩＣチップと、
ＩＣチップ上に設けられた再配線層と、
再配線層に内蔵されたキャパシタと、
を有して成り、
前記キャパシタの一方の主面における最外層が、はんだめっき層であり、他方の主面における最外層が、銅層であるウエハレベルパッケージ。
【請求項２】
再配線層が、ＩＣチップの上部領域内に設けられていることを特徴とする、請求項１に記載のウエハレベルパッケージ。
【請求項３】
さらに、少なくともＩＣチップの電極が存在する面が露出するように、少なくともＩＣチップの側方に位置する支持部を有し、再配線層が、ＩＣチップの縁部を超えて支持部上にまで延在して設けられていることを特徴とする、請求項１に記載のウエハレベルパッケージ。
【請求項４】
さらに、再配線層上にはんだボールが設けられていることを特徴とする、請求項１〜３のいずれか１項に記載のウエハレベルパッケージ。
【請求項５】
内蔵されるキャパシタが、導電性多孔基材と、導電性多孔基材上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るキャパシタであることを特徴とする、請求項１〜４のいずれか１項に記載のウエハレベルパッケージ。
【請求項６】
はんだめっき層が、スズを含むことを特徴とする、請求項１〜５のいずれか１項に記載のウエハレベルパッケージ。
【請求項７】
請求項１〜６のいずれか１項に記載のウエハレベルパッケージが実装された回路基板を含んで成る電子機器。
【請求項８】
導電性多孔基材と、導電性多孔基材上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るキャパシタであって、キャパシタの少なくとも一方の主面における最外層が、はんだめっき層であり、他方の主面における最外層が、銅層であることを特徴とする、キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハレベルパッケージ、詳細には再配線層にキャパシタが内蔵されたウエハレベルパッケージに関する。
【背景技術】
【０００２】
近年、電子機器の高密度実装化に伴って、電子部品の小型化および複合化が求められている。しかしながら、電子部品の回路基板への実装は、個々に回路基板上に表面実装することにより行われることが一般的である。このような実装方法では、回路基板上の面積は限られていることから、高密度実装に限界がある。【０００３】
上記のような問題に対して、電子部品、特にＩＣチップをパッケージングし、パッケージとして基板に実装する方法が知られている。このようなパッケージの１つとして、ウエハレベルパッケージ（以下、「ＷＬＰ」とも称する）が知られている（特許文献１）。代表的なＷＬＰ１０１は、図９に示すように、半導体基板（ＩＣチップ）１０２と、ＩＣチップ１０２を覆うように設けられた樹脂層１０３と、ＩＣチップ１０２および樹脂層１０３の内部に再配線用の配線１０４およびビア１０５を有する再配線層１０６と、再配線層１０６から露出する接続パッド１０７と、接続パッド１０７上に設けられたはんだボール１０８を有して成る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−９５８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のようなＷＬＰ１０１は、図１０に示すように回路基板１１１に実装される。しかしながら、本発明者らは、従来のＷＬＰを用いた場合、回路基板１１１上に、他の部品、例えばキャパシタチップ１１２が存在する場合、キャパシタチップとＩＣチップとを、回路基板１１１上で配線１１３により接続する必要があり、キャパシタチップと、ＩＣチップの間の配線が長くなり、この配線による寄生インダクタンスが比較的大きくなって、電気特性が低下する、例えば高速動作するＩＣチップに対する電源電圧変動を抑制する機能、高周波リップルを吸収する機能等が低下するという問題があることに気付いた。また、キャパシタチップは、回路基板の一定領域を占有することから、小型化に不利であるという問題もある。【０００６】
従って、本発明は、ＩＣチップとキャパシタを有する回路において、ＩＣチップとキャパシタ間の配線長を可能な限り短くすることができ、さらに小型化に有利な素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者らは、上記問題を解消すべく鋭意検討した結果、キャパシタを回路基板上に実装するのではなく、ウエハレベルパッケージ中に内蔵することにより、ＩＣチップとキャパシタ間の配線長を短くでき、さらに、回路基板の小型化に有利なウエハレベルパッケージを得ることができることを見出した。【０００８】
本発明の第１の要旨によれば、ＩＣチップと、
ＩＣチップ上に設けられた再配線層と、
再配線層に内蔵されたキャパシタと、
を有して成るウエハレベルパッケージが提供される。【０００９】
本発明の第２の要旨によれば、上記のウエハレベルパッケージが実装された回路基板を含んで成る電子機器が提供される。【００１０】
本発明の第３の要旨によれば、導電性多孔基材と、導電性多孔基材上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るキャパシタであって、キャパシタの少なくとも一方の主面における最外層が、はんだめっき層または金属ナノ粒子層であることを特徴とするキャパシタが提供される。
【発明の効果】
【００１１】
本発明によれば、キャパシタをウエハレベルパッケージに内蔵することにより、電気特性を向上させ、さらに小型化が容易になる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一の実施形態におけるウエハレベルパッケージ１ａの概略断面図である。
【図２】図２は、本発明のウエハレベルパッケージにおいて用いられるキャパシタ２１の概略断面図である。
【図３】図３は、図２のキャパシタ２１の多孔部の断面を模式的に示す。
【図４】図４は、本発明のウエハレベルパッケージにおいて用いられるキャパシタ３１の概略断面図である。
【図５】図５は、図４のキャパシタ３１の多孔部の断面を模式的に示す。
【図６−１】図６−１は、図１に示すウエハレベルパッケージ１ａの製造方法を説明するための図である。
【図６−２】図６−２は、図１に示すウエハレベルパッケージ１ａの製造方法を説明するための図である。
【図７】図７は、本発明の別の実施形態におけるウエハレベルパッケージ１ｂの概略断面図である。
【図８−１】図８−１は、図７に示すウエハレベルパッケージ１ｂの製造方法を説明するための図である。
【図８−２】図８−２は、図７に示すウエハレベルパッケージ１ｂの製造方法を説明するための図である。
【図８−３】図８−３は、図７に示すウエハレベルパッケージ１ｂの製造方法を説明するための図である。
【図９】図９は、従来のウエハレベルパッケージ１０１の概略断面図である。
【図１０】図１０は、従来のウエハレベルパッケージ１０１が実装された回路基板１１１の概略断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明のウエハレベルパッケージについて、図面を参照しながら詳細に説明する。但し、本実施形態のウエハレベルパッケージの各構成要素の形状および配置等は、図示する例に限定されない。
【００１４】
（実施態様１）
本発明の一の実施形態のウエハレベルパッケージ１ａの概略断面図を図１に示す。図１に示されるように、本実施形態のウエハレベルパッケージ１ａは、概略的には、ＩＣチップ２と、ＩＣチップ２上に設けられた再配線層３と、再配線層３に内蔵されたキャパシタ４と、再配線層３上に設けられたはんだボール５とを有して成る。再配線層３は、配線６、ビア７および接続パッド８を有している。ＩＣチップ２の電極は、再配線層３に設けられた配線６、ビア７、および接続パッド８を介して（一部は、さらにキャパシタ４を介して）、はんだボール５に電気的に接続されている。
【００１５】
ＩＣ（集積回路）チップは、Ｓｉ基板、ＧａＡｓ基板の片側表面に、トランジスタ等を含む回路が形成された半導体基板それ自体であっても、上記半導体基板を含む素子であってもよい。好ましくは、ＩＣチップは、片側表面に回路が形成された半導体基板それ自体である。本実施形態において、ＩＣチップは、２つの主面を有しており、本明細書において、集積回路の電極（即ち、回路）が存在する主面を「上主面」（図１において上方の主面）、他方の主面を「下主面」（図１において下方の主面）という。
【００１６】
尚、ＩＣチップは、図示したウエハレベルパッケージ中１個だけ存在するが、これに限定されず２個以上、例えば２個、３個、４個または５個存在してもよい。また、ＩＣチップが複数存在する場合、それらは同じＩＣチップであっても、異なるＩＣチップであってもよい。
【００１７】
本実施形態において、再配線層３は、ＩＣチップ２の上部領域内に設けられている。即ち、本実施形態のウエハレベルパッケージは、所謂Ｆａｎ−Ｉｎ型である。ＩＣチップの上部領域とは、ＩＣチップの電極が存在する上主面の上方の空間であって、ＩＣチップの上主面側から見た平面図において、上主面が存在する領域内に収まる空間領域を意味する。
【００１８】
再配線層３は、複数の絶縁層９と、配線６と、ビア７と、接続パッド８とを有して成る。絶縁層９は、絶縁層を貫通するビア７および／または絶縁層上に形成された配線６を有し、これらが電気的に接続されるように積層される。また、接続パッド８は、再配線層３の上部から露出するように設けられる。好ましくは、最外層（最上層）には、はんだボール５を設ける箇所に貫通口を有する絶縁層が設置される。再配線層３は、配線６およびビア７により、ＩＣチップにおける電極ピッチを、回路基板等のウエハレベルパッケージを実装する他の電気要素に接続するのに適したピッチに変換する機能を有する。
【００１９】
絶縁層９を構成する材料は、絶縁性材料であれば特に限定されず、樹脂またはセラミックが用いられるが、好ましくは樹脂であり、より好ましくは耐熱性樹脂であり、具体的には、ポリイミド、ポリベンゾオキサゾール、ポリエチレンテレフタラート、ベンゾシクロブテン樹脂、エポキシ樹脂等が挙げられる。また、線膨張係数を調整するためのフィラー、例えばＳｉフィラー等を含んでいてもよい。
【００２０】
絶縁層９の厚みは、特に限定されないが、例えば、１μｍ以上１．０ｍｍ以下であり、好ましくは１０μｍ以上２００μｍ以下、例えば２０μｍ以上１００μｍ以下であり得る。
【００２１】
絶縁層９の数は、特に限定されず、例えば２層以上１０層以下、好ましくは３層以上６層以下であり得る。
【００２２】
配線６を構成する材料としては、導電性であれば特に限定されず、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等、またはこれらを含む合金が挙げられる。配線６を構成する材料は、好ましくは、Ｃｕである。
【００２３】
ビア７を構成する材料としては、導電性であれば特に限定されず、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等、またはこれらを含む合金が挙げられる。ビア７を構成する材料は、好ましくは、Ｃｕである。
【００２４】
接続パッド８を構成する材料としては、導電性であれば特に限定されず、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等、またはこれらを含む合金が挙げられる。接続パッド８を構成する材料は、好ましくは、Ｃｕである。
【００２５】
配線６を構成する材料、ビア７を構成する材料および接続パッド８を構成する材料は、同じであっても、異なっていてもよい。好ましくは、配線６を構成する材料およびビア７を構成する材料は、同じである。さらに好ましくは、配線６を構成する材料、ビア７を構成する材料および接続パッド８を構成する材料は、同じである。
【００２６】
はんだボール５は、ウエハレベルパッケージを、回路基板等に接続する際の接続材料として機能する。ウエハレベルパッケージは、はんだボールを有することにより、リフローによる接続が容易になる。
【００２７】
はんだボール５を構成する材料としては、特に限定されず、例えば、ＳｎＡｇ系、ＳｎＣｕ系、ＳｎＳｂ系、ＳｎＢｉ系等のＰｂフリーはんだ、またはＳｎ−３７Ｐｂ等のＰｂ入りはんだが挙げられる。
【００２８】
尚、はんだボールは、本発明において必須の要素ではなく、存在しなくてもよい。また、はんだボールは、同様の機能を有する他の要素、例えば導電性接着材料等で置き換えることができる。
【００２９】
上記キャパシタ４は、特に限定されず、種々のタイプのキャパシタを用いることができる。
【００３０】
好ましい態様において、キャパシタ４は、導電性多孔基材と、導電性多孔基材上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るキャパシタである。このようなキャパシタは、基材の表面積が大きく、大きな静電容量を得ることができる点で有利である。
【００３１】
一の態様において、上記キャパシタは、図２および図３に示されるキャパシタ２１であり得る。図２は、キャパシタ２１の概略断面図を示し、図３は、キャパシタ２１の高空隙率部の拡大図を模式的に示す。図２および図３に示されるように、キャパシタ２１は、概略的には、導電性多孔基材２２と、導電性多孔基材２２上に形成された誘電体層２３と、誘電体層２３上に形成された上部電極２７とを有して成る。導電性多孔基材２２は、一方の主面側に高空隙率部２４を有する。高空隙率部２４は、導電性多孔基材２２の上主面（図面上側の主面）の中央部に位置する。高空隙率部２４は、所謂多孔構造を有しており、即ち、多孔部である。また、導電性多孔基材２２は、他方の主面（下主面：図面下側の主面）側に支持部２５を有する。キャパシタ２１の末端部において、支持部２５と誘電体層２３の間には、高空隙率部２４を取り囲むように絶縁部２６が存在する。キャパシタ２１は、上部電極２７上に第１キャパシタ電極２８、および導電性多孔基材２２の支持部２５側の主面上に第２キャパシタ電極２９を備える。キャパシタ２１において、第１キャパシタ電極２８と上部電極２７とは電気的に接続されており、第２キャパシタ電極２９は、導電性多孔基材２２の下主面に電気的に接続されている。上部電極２７と、導電性多孔基材２２の高空隙率部２４は、誘電体層２３を介して向かい合っており、上部電極２７と導電性多孔基材２２に通電すると、誘電体層２３に電荷を蓄積することができる。
【００３２】
キャパシタ２１は、キャパシタの上主面および下主面にキャパシタ電極を有するので、電極面積を大きくすることができる。従って、再配線層に内蔵する際に、ビアおよび配線との電気的接続を形成するのが容易である点で有利である。また、キャパシタ２１は、低背化の観点からも有利である。
【００３３】
別の態様において、上記キャパシタは、図４および図５に示されるキャパシタ３１であり得る。図４は、キャパシタ３１の概略断面図（ただし、簡単のために、誘電体層３５および上部電極３６は図示していない）を示し、図５は、キャパシタ３１の高空隙率部の拡大図を模式的に示す。図４および図５に示されるように、キャパシタ３１は、略直方体形状を有しており、概略的には、中央部に高空隙率部３３を有し、側部に低空隙率部３２を有して成る導電性多孔基材３４と、この上に形成された誘電体層３５と、誘電体層３５上に形成された上部電極３６と、これらの上に、上部電極３６と電気的に接続するように形成された配線電極３７と、さらにこれらの上に形成された保護層３８とを有して成る。導電性多孔基材３４の側面には、対向するように第１キャパシタ電極３９および第２キャパシタ電極４０が設けられており、第１キャパシタ電極３９は導電性多孔基材３４に電気的に接続されており、第２キャパシタ電極４０は、配線電極３７を介して上部電極３６に電気的に接続されている。上部電極３６と、導電性多孔基材３４の高空隙率部３３とは、誘電体層３５を介して向かい合っており、それぞれ、第１キャパシタ電極３９および第２キャパシタ電極４０を介して、導電性多孔基材３４および上部電極３６に通電すると、誘電体層３５に電荷を蓄積することができる。
【００３４】
このようなキャパシタは、図５に示すように導電性多孔基材の両主面に多孔部（高空隙率部）を有し得るので、より大きな静電容量を得ることができる。
【００３５】
キャパシタ３１は、キャパシタ電極が左右に存在することから、再配線層に内蔵する場合、縦向きに、即ち第１キャパシタ電極３９をＩＣチップ側に、第２キャパシタ電極４０を接続パッド側に向けて内蔵することができる。
【００３６】
上記導電性多孔基材は、多孔構造を有し、表面が導電性であれば、その材料および構成は限定されない。例えば、導電性多孔基材としては、多孔質金属基材、または、多孔質シリカ材料、多孔質炭素材料もしくは多孔質セラミック焼結体の表面に導電性の層を形成した基材等が挙げられる。好ましい態様において、導電性多孔基材は、多孔質金属基材である。
【００３７】
上記多孔質金属基材を構成する金属としては、例えば、アルミニウム、タンタル、ニッケル、銅、チタン、ニオブおよび鉄の金属、ならびにステンレス、ジュラルミン等の合金等が挙げられる。好ましくは、多孔質金属基材は、アルミニウム多孔基材である。
【００３８】
上記導電性多孔基材は、高空隙率部（即ち、多孔部）を有し、さらに低空隙率部および／または支持部を有していてもよい。
【００３９】
本明細書において、「空隙率」とは、導電性多孔基材において空隙が占める割合を言う。当該空隙率は、下記のようにして測定することができる。尚、上記多孔部の空隙は、キャパシタを作製するプロセスにおいて、最終的に誘電体層および上部電極などで充填され得るが、上記「空隙率」は、このように充填された物質は考慮せず、充填された箇所も空隙とみなして算出する。
【００４０】
まず、多孔金属基材を、ＦＩＢ（集束イオンビーム：Focused Ion Beam）マイクロサンプリング法で加工し６０ｎｍ以下の厚みの薄片試料に加工する。この薄片試料の所定の領域（３μｍ×３μｍ）を、ＳＴＥＭ（走査透過型電子顕微鏡：Scanning Transmission Electron Microscope）−ＥＤＳ（エネルギー分散型Ｘ線分析：Energy dispersive X-ray spectrometry）マッピング分析で測定する。マッピング測定視野内において、多孔金属基材の金属が存在する面積を求める。そして、下記等式から空隙率を計算することができる。この測定を任意の３箇所で行い、測定値の平均値を空隙率とする。
空隙率（％）＝（（測定面積−基材の金属が存在する面積）／測定面積）×１００
【００４１】
本明細書において、「高空隙率部」とは、導電性多孔基材の支持部および低空隙率部よりも空隙率が高い部分を意味する。
【００４２】
上記高空隙率部は、多孔構造を有する。多孔構造を有する高空隙率部は、導電性多孔基材の比表面積を大きくし、キャパシタの静電容量をより大きくする。
【００４３】
高空隙率部の空隙率は、比表面積を大きくして、キャパシタの静電容量をより大きくする観点から、好ましくは２０％以上、より好ましくは３０％以上、さらにより好ましくは３５％以上であり得る。また、機械的強度を確保する観点から、９０％以下が好ましく、８０％以下がより好ましい。
【００４４】
高空隙率部は、特に限定されないが、好ましくは３０倍以上１０，０００倍以下、より好ましくは５０倍以上５，０００倍以下、例えば２００倍以上６００倍以下の拡面率を有する。ここに、拡面率とは、単位投影面積あたりの表面積を意味する。単位投影面積あたりの表面積は、ＢＥＴ比表面積測定装置を用いて、液体窒素温度における窒素の吸着量から求めることができる。
【００４５】
また、拡面率は、次の方法でも求めることができる。上記の試料の断面（厚み方向にカットして得られる断面）のＳＴＥＭ（走査透過型電子顕微鏡）画像を、幅Ｘで厚み（高さ）Ｔ方向全体にわたって撮影する（一度に撮影できない場合は、複数の画像を連結してもよい）。得られた幅Ｘ高さＴの断面の細孔表面の総経路長Ｌ（細孔表面の合計の長さ）を測定する。ここで、上記幅Ｘ高さＴの断面を一の側面とし、多孔基材表面を一の底面とする正四角柱領域における細孔表面の総経路長は、ＬＸとなる。また、この正四角柱の底面積はＸ２となる。従って、拡面率は、ＬＸ／Ｘ２＝Ｌ／Ｘとして求めることができる。
【００４６】
本明細書において、「低空隙率部」とは、高空隙率部と比較して、空隙率が低い部分を意味する。好ましくは、低空隙率部の空隙率は、高空隙率部の空隙率よりも低く、支持部の空隙率以上である。
【００４７】
低空隙率部の空隙率は、好ましくは２０％以下、より好ましくは１０％以下である。また、低空隙率部は、空隙率が０％であってもよい。即ち、低空隙率部は、多孔構造を有していても、有していなくてもよい。低空隙率部の空隙率が低いほど、キャパシタの機械的強度が向上する。
【００４８】
尚、低空隙率部は、必須の構成要素ではなく、キャパシタ２１に示されるように、存在しなくてもよい。
【００４９】
本発明において、導電性多孔基材の高空隙率部および低空隙率部の存在位置、設置数、大きさ、形状、両者の比率等は、特に限定されない。例えば、導電性多孔基材の一方の主面は、高空隙率部のみからなってもよい。また、高空隙率部と低空隙率部の比率を調整することにより、キャパシタの静電容量を制御することができる。
【００５０】
上記高空隙率部の厚みは、特に限定されず、目的に応じて適宜選択することができ、例えば１０μｍ以上１０００μｍ以下、好ましくは３０μｍ以上であって、３００μｍ以下、好ましくは１５０μｍ以下、より好ましくは８０μｍ以下、さらに好ましくは４０μｍ以下であってもよい。
【００５１】
導電性多孔基材の支持部の空隙率は、支持体としての機能を発揮するためにより小さいことが好ましく、具体的には１０％以下であることが好ましく、実質的に空隙が存在しないことがより好ましい。
【００５２】
上記支持部の厚みは、特に限定されないが、キャパシタの機械的強度を高めるために、１０μｍ以上であることが好ましく、例えば１００μｍ以上または５００μｍ以上であり得る。また、キャパシタの低背化の観点からは、１０００μｍ以下であることが好ましく、例えば５００μｍ以下、好ましくは１００μｍ以下、より好ましくは５０μｍ以下、さらに好ましくは３０μｍ以下であり得る。
【００５３】
上記導電性多孔基材の厚みは、特に限定されず、目的に応じて適宜選択することができ、例えば２００μｍ以下、好ましくは８０μｍ以下、さらに好ましくは４０μｍ以下であり、下限は３０μｍ以上が好ましい。
【００５４】
導電性多孔基材の製造方法は、特に限定されない。例えば、導電性多孔基材は、適当な金属材料を、多孔構造を形成する方法、多孔構造を潰す（埋める）方法、または多孔構造部分を除去する方法、あるいはこれらを組み合わせた方法で処理することにより製造することができる。
【００５５】
導電性多孔基材を製造するための金属材料は、多孔質金属材料（例えば、エッチド箔）、または多孔構造を有しない金属材料（例えば、金属箔）、あるいはこれらの材料を組み合わせた材料であり得る。組み合わせる方法は、特に限定されず、例えば、溶接または導電性接着材等により貼り合わせる方法が挙げられる。
【００５６】
多孔構造を形成する方法としては、特に限定されないが、好ましくはエッチング処理、例えば直流または交流エッチング処理が挙げられる。
【００５７】
多孔構造を潰す（埋める）方法としては、特に限定されないが、例えば、レーザー照射等により金属を溶融させて孔を潰す方法、あるいは、金型加工、プレス加工により圧縮して孔を潰す方法が挙げられる。上記レーザーとしては、特に限定されないが、ＣＯ２レーザー、ＹＡＧレーザー、エキシマレーザー、ならびにフェムト秒レーザー、ピコ秒レーザーおよびナノ秒レーザー等の全固体パルスレーザーが挙げられる。より精細に形状および空隙率を制御できることから、フェムト秒レーザー、ピコ秒レーザーおよびナノ秒レーザー等の全固体パルスレーザーが好ましい。
【００５８】
多孔構造部分を除去する方法としては、特に限定されないが、例えば、ダイサー加工や、レーザーアブレーション加工が挙げられる。
【００５９】
一の方法において、導電性多孔基材は、多孔質金属材料を準備し、この多孔質金属基材の支持部および低空隙率部に対応する箇所の孔を潰す（埋める）ことによって製造することができる。
【００６０】
支持部および低空隙率部は、同時に形成する必要はなく、別個に形成してもよい。例えば、まず、多孔金属基材の支持部に対応する箇所を処理して、支持部を形成し、次いで、低空隙率部に対応する箇所を処理して、低空隙率部を形成してもよい。
【００６１】
別の方法において、導電性多孔基材は、多孔構造を有しない金属基材（例えば、金属箔）の高空隙率部に対応する箇所を処理して、多孔構造を形成することにより製造することができる。
【００６２】
さらに別の方法において、低空隙率部を有しない導電性多孔基材は、多孔質金属材料の支持部に対応する箇所の孔を潰し、次いで、低空隙率部に対応する箇所を除去することにより製造することができる。
【００６３】
本発明で用いられるキャパシタにおいて、高空隙率部上には、誘電体層が形成されている。
【００６４】
上記誘電体層を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられ、ＡｌＯｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘが好ましい。なお、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であってもよく、金属元素を含む各元素の存在比率は任意である。
【００６５】
誘電体層の厚みは、特に限定されないが、例えば５ｎｍ以上１００ｎｍ以下が好ましく、１０ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを５ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流を小さくすることが可能になる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることが可能になる。
【００６６】
上記誘電体層は、好ましくは、気相法、例えば真空蒸着法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、スパッタ法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、パルスレーザー堆積（ＰＬＤ：Pulsed Laser Deposition）法等により形成される。多孔部材の細孔の細部にまでより均質で緻密な膜を形成できることから、ＡＬＤ法がより好ましい。
【００６７】
一の態様において（例えば、キャパシタ２１において）、誘電体層の末端部には、絶縁部が設けられている。絶縁部を設置することにより、その上に設置される上部電極と導電性多孔基材間での短絡（ショート）を防止することができる。
【００６８】
キャパシタ２１においては、絶縁部は、導電性多孔基材（支持部）と誘電体層との間に位置しているが、これに限定されない。絶縁部は、導電性多孔基材と上部電極の間に位置していればよく、例えば誘電体層と上部電極の間に位置していてもよい。
【００６９】
絶縁部を形成する材料は、絶縁性であれば特に限定されないが、後に原子層堆積法を利用する場合、耐熱性を有する樹脂が好ましい。絶縁部を形成する絶縁性材料としては、各種ガラス材料、セラミック材料、ポリイミド樹脂、フッ素樹脂が好ましい。また、線膨張係数を調整するためのフィラー、例えばＳｉフィラー等を含んでいてもよい。
【００７０】
絶縁部の厚みは、特に限定されないが、端面放電をより確実に防止する観点から、１μｍ以上であることが好ましく、例えば３μｍ以上または５μｍ以上であることがより好ましい。また、キャパシタの低背化の観点からは、１００μｍ以下であることが好ましく、例えば５０μｍ以下、好ましくは２０μｍ以下、より好ましくは１０μｍ以下であり得る。尚、絶縁部の厚みは、キャパシタ端部における絶縁部の厚みを意味する。
【００７１】
絶縁部２６の幅は、特に限定されないが、例えば製造工程における静電容量形成部または絶縁部でのクラックの発生を抑制する観点から、好ましくは３μｍ以上、より好ましくは５μｍ以上、さらに好ましくは１０μｍ以上であり得る。また、より静電容量を大きくする観点からは、絶縁部２６の幅は、好ましくは１００μｍ以下、より好ましくは５０μｍ以下であり得る。尚、絶縁部の幅は、キャパシタ端部からのキャパシタ中央方向への幅、例えば、図２の断面図における、キャパシタ端部から高空隙率部２４との接触箇所までの最大の距離を意味する。
【００７２】
尚、本発明に用いられるキャパシタにおいて、絶縁部は必須の要素ではなく、存在しなくてもよい。
【００７３】
上記誘電体層上には、上部電極が形成されている。
【００７４】
上記上部電極を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属窒化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４−エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮ、ＴｉＯＮが好ましい。
【００７５】
上部電極の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。上部電極の厚みを３ｎｍ以上とすることにより、上部電極自体の抵抗を小さくすることができる。
【００７６】
上部電極は、ＡＬＤ法により形成してもよい。ＡＬＤ法を用いることにより、キャパシタの静電容量をより大きくすることができる。別法として、誘電体層を被覆し、多孔金属基材の細孔を実質的に埋めることのできる、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、めっき、バイアススパッタ、Ｓｏｌ−Ｇｅｌ法、導電性高分子充填などの方法で、上部電極を形成してもよい。好ましくは、誘電体層上にＡＬＤ法で導電性膜を形成し、その上から他の手法により、導電性材料、好ましくはより電気抵抗の小さな物質で細孔を充填して上部電極を形成してもよい。このような構成とすることにより、効率的により高い静電容量密度および低い等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を得ることができる。
【００７７】
なお、上部電極を形成後、上部電極がキャパシタ電極としての十分な導電性を有していない場合には、スパッタ、蒸着、めっき等の方法で、上部電極の表面に追加でＡｌ、Ｃｕ、Ｎｉ等からなる引き出し電極層を形成してもよい。
【００７８】
一の態様において、上部電極と電気的に接続するように、第１キャパシタ電極が形成され、導電性多孔基材と電気的に接続するように第２キャパシタ電極が形成されていてもよい。
【００７９】
上記キャパシタ電極を構成する材料は、特に限定されないが、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ等の金属およびこれらの合金、ならびに導電性高分子などが挙げられ、好ましくはＣｕである。キャパシタ電極としてＣｕを用いることにより、キャパシタ上の絶縁層にビアを形成するためのホールを形成する際のレーザー処理などによるキャパシタ電極の劣化を最小限にすることができる。キャパシタ電極の形成方法は、特に限定されず、例えばＣＶＤ法、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができ、電解めっき、無電解めっき、蒸着、スパッタ等が好ましい。
【００８０】
一の態様において、上記キャパシタ電極上には、はんだめっき層または金属ナノ粒子層、好ましくははんだめっき層が存在し得る。これらのはんだめっき層または金属ナノ粒子層は、キャパシタの主面における最外層であり得る。
【００８１】
上記はんだめっき層を構成するはんだ材料としては、特に限定されないが、スズを含むはんだ材料が好ましく、例えば、ＳｎＡｇ系、ＳｎＣｕ系、ＳｎＳｂ系、ＳｎＢｉ系等のＰｂフリーはんだ、またはＳｎ−３７Ｐｂ等のＰｂ入りはんだが挙げられる。特に、スズを含むはんだ材料は、ヤング率が低く、キャパシタの耐久性の向上に寄与する。
【００８２】
金属ナノ粒子は、金属ナノ粒子を構成する材料の融点よりも、非常に低い温度で焼結し得、はんだと同様の接合材料として用いることができる。
【００８３】
上記金属ナノ粒子層を構成する金属材料としては、特に限定されないが、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、Ｎｉ等が挙げられる。
【００８４】
上記金属ナノ粒子層を構成するナノ粒子の粒径は、例えば、Ｄ５０（体積基準で粒度分布を求め、全体積を１００％とした累積曲線において、累積値が５０％となる点の粒径）で、５ｎｍ以上１μｍ以下、好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは２０ｎｍ以上１００ｎｍ以下であり得る。
【００８５】
好ましい態様において、一方のキャパシタ電極上には、はんだめっき層または金属ナノ粒子層が存在し、他方のキャパシタ電極は銅電極であり得る。かかる態様において、キャパシタの一方の主面において、最外層は、上記はんだめっき層または金属ナノ粒子層であり、他方の主面において、最外層は、銅電極である。
【００８６】
好ましい態様において、キャパシタ４は、キャパシタ２１である。
【００８７】
さらに好ましい態様において、キャパシタ２１の第２キャパシタ電極２９上には、最外層としてはんだめっき層または金属ナノ粒子層、好ましくははんだめっき層、より好ましくはスズを含むはんだ材料から形成されたはんだめっき層が存在する。
【００８８】
さらに好ましい態様において、キャパシタ２１の第１キャパシタ電極２８は、最外層としての銅電極である。
【００８９】
さらに好ましい態様において、キャパシタ２１の第１キャパシタ電極２８は、最外層としての銅電極であり、第２キャパシタ電極２９上には、最外層としてはんだめっき層または金属ナノ粒子層、好ましくははんだめっき層、より好ましくはスズを含むはんだ材料から形成されたはんだめっき層が存在する。このようなキャパシタ２１は、再配線層に組み入れる際、リフロー処理により配線またはビアに電気的に接続することが容易になり、また、キャパシタの上部に配置された絶縁層にビア用のホールを、例えばレーザー処理により形成する際、キャパシタ電極の酸化等による劣化を最小限にすることができる。
【００９０】
また、本発明に用いられるキャパシタは、図示した態様に限定されず、種々の改変が可能である。
【００９１】
例えば、キャパシタは、任意の形状とすることができ、例えば、平面形状が円状、楕円状、また角が丸い四角形等であってもよい。
【００９２】
また、各層の間に、層間の密着性を高める為の層、または、各層間の成分の拡散を防止するためのバッファー層等を有していてもよい。また、キャパシタの側面等に、保護層を有していてもよい。
【００９３】
尚、キャパシタは、図示したウエハレベルパッケージ中に２個存在するが、これに限定されず１個以上存在すればよく、例えば１個、３個、４個または５個存在してもよい。また、キャパシタは、同じ絶縁層に存在する必要はなく、異なる層に存在してもよい。
【００９４】
本発明のウエハレベルパッケージは、再配線層にキャパシタを内蔵しているので、回路基板上にウエハレベルパッケージとキャパシタとを別個に実装する場合と比較して、配線の長さが短くなり、寄生インダクタンスが小さい等、電気的特性に優れている。また、回路基板上にキャパシタを実装するための領域が不要になるので、回路基板を有効に利用することができ、小型化にも有利である。特に、本実施形態のウエハレベルパッケージ１ａは、キャパシタを内蔵する再配線層が、ＩＣチップの上部領域内に収まっていることから、小型化の観点から有利である。
【００９５】
次に、上記Ｆａｎ−Ｉｎ型のウエハレベルパッケージ１ａの製造方法について説明する。
【００９６】
まずＩＣチップ２を準備し、その上主面上に、絶縁層９ａを形成する（図６Ａ）。図６において、ＩＣチップは１つしか記載していないが、通常、ＩＣチップは、複数のＩＣチップが存在する集合基板として処理され、最後に各ウエハレベルパッケージに切り分ける。例えば、直径２００ｍｍ、３００ｍｍ、または４５０ｍｍ等のウエハとして処理することができる。
【００９７】
絶縁層の形成方法は、特に限定されず、例えば、樹脂を塗布し、次いで硬化させることにより形成することができる。樹脂の塗布方法は、スピンコート塗布、ディスペンサ塗布、スプレー塗布、スクリーン印刷等を用いることができる。また、別途形成した絶縁シートを貼り付けることにより、絶縁層を形成してもよい。
【００９８】
次に、上記絶縁層９ａに、ビアホール１１を形成し、ＩＣチップ２の電極を露出させる。次いで、ビアホール１１に導電性金属を充填し、ビア７ａを形成し、さらに、上記絶縁層９ａ上に配線６を形成する（図６Ｂ）。
【００９９】
ビアホール１１の形成方法は、特に限定されないが、レーザー加工、フォトビア加工等を用いることができ、好ましくはフォトビア加工が用いられる。
【０１００】
ビアおよび配線の形成方法は、特に限定されず、例えば電解めっき、無電解めっき、ＣＶＤ法、蒸着、スパッタ、導電性ペーストの焼き付け、スクリーン印刷等を用いることができる。ＩＣチップの電極−ビア−配線間の電気的接続をより確実にできることから、電解めっきまたは無電解めっきが好ましい。
【０１０１】
また、別法として、別途、絶縁層を形成して、ＩＣチップに貼り付けて、次いで、ビアおよび配線を形成してもよく、あるいは、ビアおよび配線を有する絶縁シートを形成して、これをＩＣチップに貼り付けてもよい。
【０１０２】
次に、配線６上に、フラックス（図示していない）を塗布し、その上に下面にはんだめっき層を有するキャパシタ４を配置する。フラックスを塗布することにより、キャパシタ４の仮固定が可能になり、また、キャパシタ４と配線６のはんだ接合がより容易になる。次いで、キャパシタ４を仮固定した基板を、リフロー処理して、キャパシタを配線上に接続する（図６Ｃ）。
【０１０３】
フラックスは、はんだ付け用のフラックスであれば特に限定されず、好ましくはロジン系フラックス等が用いられる。フラックスの塗布は、特に限定されないが、ディスペンサ、スクリーン印刷、インクジェット等を用いて行われる。
【０１０４】
尚、キャパシタの配線への接続方法は、上記の方法に限定されず、他の方法、例えば導電性接着材、溶接、圧着等を用いる方法であってもよい。
【０１０５】
次に、絶縁層９ａ上に、キャパシタ４の厚みと同等の厚みを有する、絶縁層９ｂを形成する（図６Ｄ）。次いで、所定の箇所にビアホールを形成し、導電性金属を充填し、ビア７ｂを形成する（図６Ｅ）。
【０１０６】
次に、絶縁層９ｂ上に、絶縁層９ｃを形成し、所定の箇所にビアホールを形成し、導電性金属を充填し、ビア７ｃを形成する。この際、ビア７ｃのいくつかは、キャパシタ４のキャパシタ電極に電気的に接続される。次いで、次に、絶縁層９ｃから露出したビア７ｃ上に、接続パッド８を形成する（図６Ｆ）。
【０１０７】
接続パッドの形成方法は、特に限定されず、配線と同様の方法で形成することができる。
【０１０８】
尚、図示する態様においては、接続パッドは、ビアに直接接続されているが、これに限定されず、接続パッドは、配線を介してビアに接続されていてもよい。この場合、好ましくは、配線とビアは、一体に形成される。
【０１０９】
次に、絶縁層９ｃ上に、絶縁層９ｄを形成し、接続パッド８に対応する箇所に貫通孔１２を形成する。次いで、露出した接続パッド８上に、はんだボール５を形成する（図６Ｇ）。
【０１１０】
通常、上記のウエハレベルパッケージは、集合基板として得られる。集合基板の各素体への分割は、ダイシングブレード、各種レーザー装置、ダイサー、各種刃物、金型を用いて行うことができる。
【０１１１】
（実施態様２）
本発明の別の実施形態のウエハレベルパッケージ１ｂの概略断面図を図７に示す。図７に示されるように、本実施形態のウエハレベルパッケージ１ｂは、概略的には、ＩＣチップ２と、ＩＣチップ２の側方に位置する支持部１０と、ＩＣチップ２および支持部１０上に設けられた再配線層３と、再配線層３に内蔵されたキャパシタ４と、再配線層３上に設けられたはんだボール５とを有して成る。再配線層３は、配線６、ビア７および接続パッド８を有しており、ＩＣチップ２の電極は、再配線層３に設けられた配線６、ビア７、および接続パッド８を介して（一部は、さらにキャパシタ４を介して）、はんだボール５に電気的に接続されている。
【０１１２】
実施態様２のウエハレベルパッケージ１ｂは、上記実施態様１のウエハレベルパッケージ１ａと、ＩＣチップ２が、その上主面を除いて支持部１０により覆われており、再配線層３が、ＩＣチップ２の上主面の上部空間を超えて、周囲の支持部１０上にも存在する点で異なる。
【０１１３】
支持部１０は、好ましくは、支持部の一の面が、ＩＣチップ２の上主面と同一平面を形成するように形成される。尚、図示したウエハレベルパッケージ１ｂにおいて、支持部は、ＩＣチップ２を覆うように設けられているが、これに限定されない。例えば、一の態様において、支持部は、ＩＣチップ２の下主面が露出するように設けてもよい。この場合、好ましくは支持部の厚みは、ＩＣチップの厚みと実質的に同じである。別の態様において、支持部は、ＩＣチップの１つの側面、２つの側面または３つの側面のみに存在してもよい。
【０１１４】
支持部１０の縁からＩＣチップ２の縁までの長さは、所望の再配線の態様に応じて適宜決定することができ、例えば、１００μｍ以上５．０ｍｍ以下、好ましくは２００μｍ以上２．０ｍｍ以下であり得る。
【０１１５】
支持部１０を構成する材料は、絶縁性材料であれば特に限定されず、例えば樹脂またはセラミックを用いることができるが、好ましくは樹脂であり、より好ましくは耐熱性樹脂であり、具体的には、ポリイミド、ポリベンゾオキサゾール、ポリエチレンテレフタラート、ベンゾシクロブテン樹脂、エポキシ樹脂等が挙げられる。また、線膨張係数を調整するためのフィラー、例えばＳｉフィラー等を含んでいてもよい。好ましい態様において、支持部１０を構成する材料は、再配線層３の絶縁層を形成する材料と同じである。
【０１１６】
再配線層３は、ＩＣチップの縁部を超えて支持部上にまで延在して設けられていることを除き、上記実施態様１における再配線層と、実質的に同様の構成を有する。
【０１１７】
他の構成要素、即ち、ＩＣチップ２、キャパシタ４、およびはんだボール５については、上記実施態様１におけるＩＣチップ、キャパシタ、およびはんだボール５と、実質的に同様の構成を有する。
【０１１８】
本実施形態のウエハレベルパッケージ１ｂは、実装する回路基板を有効に利用することができ、小型化にも有利であることに加え、再配線層の大きさを自由に設計できることから、多ピンＩＣチップ、例えば３００ピン以上のＩＣチップ等に対応できる点で有利である。また、異なる寸法のＩＣチップを用いた場合であっても、同じ大きさのウエハレベルパッケージを得ることができることから、寸法の標準化の観点から有利である。
【０１１９】
次に、上記Ｆａｎ−Ｏｕｔ型のウエハレベルパッケージ１ｂの製造方法について説明する。
【０１２０】
まずＩＣチップ２を準備し、キャリア１３上に、上主面（回路面）を下にして配置する（図８Ａ）。この際、ＩＣチップ２は、個別にダイシングした後、キャリア１３上に配置する。図８においては、キャリア１３上にＩＣチップ２は１つしか記載していないが、通常、ＩＣチップは、キャリア１３上に複数整列して配置され、製造の最後に各ウエハレベルパッケージに切り分けられる。
【０１２１】
次に、ＩＣチップ２を覆うように、キャリア１３およびＩＣチップ２上に支持部１０を形成する（図８Ｂ）。
【０１２２】
支持部は、特に限定されず、例えば、樹脂を塗布し、次いで硬化させることにより形成することができる。樹脂の塗布方法は、特に限定されず、ディスペンサ塗布、スプレー塗布、スクリーン印刷等を用いることができる。
【０１２３】
次に、キャリア１３を剥がす（図８Ｃ）。図８Ｃでは、キャリア１３を剥がした後、全体を上下反転させて示している。
【０１２４】
次に、ＩＣチップ２およびキャリア１３上に、絶縁層９ａを形成する（図８Ｄ）。
【０１２５】
絶縁層の形成方法は、特に限定されず、例えば、樹脂を塗布し、次いで硬化させることにより形成することができる。樹脂の塗布方法は、スピンコート塗布、ディスペンサ塗布、スプレー塗布、スクリーン印刷等を用いることができる。また、別途形成した絶縁シートを貼り付けることにより、絶縁層を形成してもよい。
【０１２６】
次に、上記絶縁層９ａに、ビアホール１１を形成し、ＩＣチップ２の電極を露出させる。次いで、ビアホール１１に導電性金属を充填し、ビア７ａを形成し、さらに、上記絶縁層９ａ上に配線６ａを形成する（図８Ｅ）。
【０１２７】
ビアホール１１、ビアおよび配線の形成方法は、上記実施形態１のウエハレベルパッケージ１ａにおけるビアおよび配線の形成方法と同様である。
【０１２８】
次に、配線６ａ上に、フラックス（図示していない）を塗布し、その上に下面にはんだめっき層を有するキャパシタ４を配置する。次いで、キャパシタ４を仮固定した基板を、リフロー処理して、キャパシタを配線上に接続する（図８Ｆ）。
【０１２９】
フラックスの種類および塗布方法は、上記実施形態１のウエハレベルパッケージ１ａにおける種類および塗布方法と同様である。
【０１３０】
次に、絶縁層９ａ上に、キャパシタ４の厚みと同等の厚みを有する、絶縁層９ｂを形成する（図８Ｇ）。
【０１３１】
次に、所定の箇所にビアホールを形成し、導電性金属を充填し、ビア７ｂを形成し、また、絶縁層９ｂ上に配線６ｂする（図８Ｈ）。
【０１３２】
次に、絶縁層９ｂ上に、絶縁層９ｃを形成し、所定の箇所にビア７ｃ、配線６ｃおよび接続パッド８を形成する（図８Ｉ）。この際、ビア７ｃのいくつかは、キャパシタ４のキャパシタ電極に電気的に接続される。
【０１３３】
接続パッドの形成方法は、特に限定されず、上記配線と同様の方法で形成することができる。
【０１３４】
次に、絶縁層９ｃ上に、絶縁層９ｄを形成し、接続パッド８に対応する箇所に貫通孔１２を形成する。次いで、露出した接続パッド８上に、はんだボール５を形成する（図８Ｊ）。
【０１３５】
通常、上記のウエハレベルパッケージは、集合基板として得られる。集合基板の各素体への分割は、ダイシングブレード、各種レーザー装置、ダイサー、各種刃物、金型を用いて行うことができる。
【０１３６】
以上、本発明のウエハレベルパッケージについて図面を参照して説明したが、本発明のウエハレベルパッケージは図示した態様に限定されず、種々の改変が可能である。
【０１３７】
本発明の開示は、以下の態様を含む。
・態様１
ＩＣチップと、
ＩＣチップ上に設けられた再配線層と、
再配線層に内蔵されたキャパシタと、
を有して成るウエハレベルパッケージ；
・態様２
再配線層が、ＩＣチップの上部領域内に設けられていることを特徴とする、態様１に記載のウエハレベルパッケージ；
・態様３
さらに、少なくともＩＣチップの電極が存在する面が露出するように、少なくともＩＣチップの側方に位置する支持部を有し、再配線層が、ＩＣチップの縁部を超えて支持部上にまで延在して設けられていることを特徴とする、態様１に記載のウエハレベルパッケージ；
・態様４
再配線層が、ビアおよび配線を有して成り、ビアおよび配線により、ＩＣチップの電極ピッチが、異なる電極ピッチに変換されていることを特徴とする、態様１〜３のいずれか１項に記載のウエハレベルパッケージ；
・態様５
さらに、再配線層上にはんだボールが設けられていることを特徴とする、態様１〜４のいずれか１項に記載のウエハレベルパッケージ；
・態様６
内蔵されるキャパシタが、導電性多孔基材と、導電性多孔基材上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るキャパシタであることを特徴とする、態様１〜５のいずれかに記載のウエハレベルパッケージ；
・態様７
内蔵されるキャパシタが、一方の主面にのみ多孔部を有する導電性金属基材と、多孔部上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るキャパシタであることを特徴とする、態様１〜６のいずれかに記載のウエハレベルパッケージ；
・態様８
キャパシタの一方の主面における最外層が、はんだめっき層または金属ナノ粒子層であることを特徴とする、態様１〜７のいずれかに記載のウエハレベルパッケージ；
・態様９
キャパシタの一方の主面における最外層が、はんだめっき層または金属ナノ粒子層であり、他方の主面における最外層が、銅層であることを特徴とする、態様１〜８のいずれかに記載のウエハレベルパッケージ；
・態様１０
キャパシタの一方の主面における最外層が、スズを含むはんだめっき層であることを特徴とする、態様８または９に記載のウエハレベルパッケージ；
・態様１１
・態様１〜１０のいずれか１項に記載のウエハレベルパッケージが実装された回路基板を含んで成る電子機器；
・態様１２
導電性多孔基材と、導電性多孔基材上に位置する誘電体層と、誘電体層上に位置する上部電極とを有して成るキャパシタであって、キャパシタの少なくとも一方の主面における最外層が、はんだめっき層または金属ナノ粒子層であることを特徴とする、キャパシタ；
・態様１３
キャパシタの一方の主面における最外層が、はんだめっき層または金属ナノ粒子層であり、他方の主面における最外層が、銅層であることを特徴とする、態様１２に記載のキャパシタ；
・態様１４
キャパシタの一方の主面における最外層が、スズを含むはんだめっき層であることを特徴とする、態様１２または１３に記載のキャパシタ。
【産業上の利用可能性】
【０１３８】
本発明のウエハレベルパッケージは、ＩＣチップとキャパシタ間の配線長が短く電気性に優れていることから、種々の高周波回路において好適に用いることができる。
【符号の説明】
【０１３９】
１ａ，１ｂ…ウエハレベルパッケージ
２…ＩＣチップ
３…再配線層
４…キャパシタ
５…はんだボール
６…配線
７ａ、７ｂ…ビア
８…接続パッド
９…絶縁層
９ａ，９ｂ，９ｃ，９ｄ…絶縁層
１０…支持部
１１…ビアホール
１２…貫通孔
１３…キャリア
２１…キャパシタ
２２…導電性多孔基材
２３…誘電体層
２４…高空隙率部
２５…支持部
２６…絶縁部
２７…上部電極
２８…第１キャパシタ電極
２９…第２キャパシタ電極
３１…キャパシタ
３２…低空隙率部
３３…高空隙率部
３４…導電性多孔基材
３５…誘電体層
３６…上部電極
３７…配線電極
３８…保護層
３９…第１キャパシタ電極
４０…第２キャパシタ電極
１０１…ウエハレベルパッケージ
１０２…ＩＣチップ
１０３…樹脂層
１０４…配線
１０５…ビア
１０６…再配線層
１０７…接続パッド
１０８…はんだボール
１１１…回路基板
１１２…キャパシタチップ
１１３…配線
【図１】
0006769480.tif 000002
【図２】
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【図３】
0006769480.tif 000004
【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図７】
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【図８−１】
0006769480.tif 000010
【図８−２】
0006769480.tif 000011
【図８−３】
0006769480.tif 000012
【図９】
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【図１０】
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