(57)【特許請求の範囲】
【請求項１】
物理量センサであって、
第１抵抗値を有する第１検知部と第２抵抗値を有する第２検知部を有しており、前記第１検知部の前記第１抵抗値を含むＲＣ回路の第１時定数と前記第２検知部の前記第２抵抗値を含むＲＣ回路の第２時定数の相対値が、物理量の変化に応じて変化するように構成されている検知部と、
前記第１検知部と前記第２検知部の共通入力端子にパルス信号を入力するように構成されているパルス発生回路と、
前記第１検知部の第１出力端子及び前記第２検知部の第２出力端子に接続されている時間差計測回路と、を備えており、
前記時間差計測回路は、前記第１検知部を伝播する前記パルス信号を前記第１時定数に基づいて遅延させた第１遅延パルス信号を生成し、前記第２検知部を伝播する前記パルス信号を前記第２時定数に基づいて遅延させた第２遅延パルス信号を生成し、前記第１遅延パルス信号と前記第２遅延パルス信号の時間差を計測するように構成されており、
前記パルス発生回路は、
クロック信号を生成する発振回路と、
前記クロック信号を分周して前記パルス信号を生成する分周回路と、を有しており、
前記時間差計測回路は、前記クロック信号が入力するとともに前記第１遅延パルス信号と前記第２遅延パルス信号の時間差を前記クロック信号を用いてカウントするカウンタ回路を有しており、
前記時間差計測回路は、
前記第１検知部の前記第１出力端子に接続されている第１バッファ回路と、
前記第２検知部の前記第２出力端子に接続されている第２バッファ回路と、を有しており、
前記第１バッファ回路は、前記第１検知部を伝播する前記パルス信号のエッジ速度を前記第１時定数に基づいて低速化した第１低速化パルス信号を整形することによって前記第１遅延パルス信号を生成するように構成されており、
前記第２バッファ回路は、前記第２検知部を伝播する前記パルス信号のエッジ速度を前記第２時定数に基づいて低速化させた第２低速化パルス信号を整形することによって前記第２遅延パルス信号を生成するように構成されており、
前記第１バッファ回路及び前記第２バッファ回路の各々が、バイアス端子に印加される電圧に依存して動作電流が制限される電流制御型インバータを有しており、
前記第１バッファ回路の前記電流制御型インバータは、前記バイアス端子にゲートが接続されている電流制御用のｎチャネルＭＯＳトランジスタを有しており、
前記第２バッファ回路の前記電流制御型インバータは、前記バイアス端子にゲートが接続されている電流制御用のｎチャネルＭＯＳトランジスタを有しており、
前記第１バッファ回路の前記電流制御型インバータの前記バイアス端子は、前記第１検知部の前記第１出力端子に接続されており、
前記第２バッファ回路の前記電流制御型インバータの前記バイアス端子は、前記第２検知部の前記第２出力端子に接続されている、物理量センサ。
【請求項２】
物理量センサであって、
第１抵抗値を有する第１検知部と第２抵抗値を有する第２検知部を有しており、前記第１検知部の前記第１抵抗値を含むＲＣ回路の第１時定数と前記第２検知部の前記第２抵抗値を含むＲＣ回路の第２時定数の相対値が、物理量の変化に応じて変化するように構成されている検知部と、
前記第１検知部と前記第２検知部の共通入力端子にパルス信号を入力するように構成されているパルス発生回路と、
前記第１検知部の第１出力端子及び前記第２検知部の第２出力端子に接続されている時間差計測回路と、を備えており、
前記時間差計測回路は、前記第１検知部を伝播する前記パルス信号を前記第１時定数に基づいて遅延させた第１遅延パルス信号を生成し、前記第２検知部を伝播する前記パルス信号を前記第２時定数に基づいて遅延させた第２遅延パルス信号を生成し、前記第１遅延パルス信号と前記第２遅延パルス信号の時間差を計測するように構成されており、
前記パルス発生回路は、
クロック信号を生成する発振回路と、
前記クロック信号を分周して前記パルス信号を生成する分周回路と、を有しており、
前記時間差計測回路は、前記クロック信号が入力するとともに前記第１遅延パルス信号と前記第２遅延パルス信号の時間差を前記クロック信号を用いてカウントするカウンタ回路を有しており、
前記時間差計測回路は、
前記第１検知部の前記第１出力端子に接続されている第１バッファ回路と、
前記第２検知部の前記第２出力端子に接続されている第２バッファ回路と、を有しており、
前記第１バッファ回路は、前記第１検知部を伝播する前記パルス信号のエッジ速度を前記第１時定数に基づいて低速化した第１低速化パルス信号を整形することによって前記第１遅延パルス信号を生成するように構成されており、
前記第２バッファ回路は、前記第２検知部を伝播する前記パルス信号のエッジ速度を前記第２時定数に基づいて低速化させた第２低速化パルス信号を整形することによって前記第２遅延パルス信号を生成するように構成されており、
前記第１バッファ回路及び前記第２バッファ回路の各々が、バイアス端子に印加される電圧に依存して動作電流が制限される電流制御型インバータを有しており、
前記第１バッファ回路の前記電流制御型インバータは、前記バイアス端子にゲートが接続されている電流制御用のｐチャネルＭＯＳトランジスタを有しており、
前記第２バッファ回路の前記電流制御型インバータは、前記バイアス端子にゲートが接続されている電流制御用のｐチャネルＭＯＳトランジスタを有しており、
前記第１バッファ回路の前記電流制御型インバータの前記バイアス端子は、前記第２検知部の前記第２出力端子に接続されており、
前記第２バッファ回路の前記電流制御型インバータの前記バイアス端子は、前記第１検知部の前記第１出力端子に接続されている、物理量センサ。
【請求項３】
前記第１検知部の前記第１抵抗値と前記第２検知部の前記第２抵抗値の相対値が、物理量の変化に応じて変化するように構成されている、請求項１又は２に記載の物理量センサ。
【請求項４】
前記第１時定数と前記第２時定数の大小関係に基づいて、前記第１時定数と前記第２時定数の相対値の変化極性を判定するように構成されている極性判定回路、をさらに備える、請求項１〜３のいずれか一項に記載の物理量センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、物理量センサに関する。
【背景技術】
【０００２】
圧力、加速度、角速度、磁界又は温度等に例示される物理量を測定するための物理量センサが開発されており、その一例が特許文献１−３に開示されている。この種の物理量センサは、物理量の変化に応じて抵抗値が変化する抵抗変化型の検知部を有しており、検知部の抵抗変化を電圧変化として取得することで物理量を測定するように構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−１１８６２９号公報
【特許文献２】特開平１−３１６９７４号公報
【特許文献３】特開２００６−２０８１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
物理量センサの消費電力を抑えるために、駆動電圧の低電圧化が進められている。従来の物理量センサでは、駆動電圧が低くなると、駆動電圧に比例する出力電圧も低下するので、測定感度が低下する。低駆動電圧でも高い測定感度を有する物理量センサが必要とされている。
【課題を解決するための手段】
【０００５】
本明細書で開示する物理量センサの一実施形態は、検知部、パルス発生回路及び時間差計測回路を備える。検知部は、第１抵抗値を有する第１検知部と第２抵抗値を有する第２検知部を有する。検知部は、第１検知部の第１抵抗値を含むＲＣ回路の第１時定数と第２検知部の第２抵抗値を含むＲＣ回路の第２時定数の相対値が、物理量の変化に応じて変化するように構成されている。パルス発生回路は、第１検知部と第２検知部の共通入力端子にパルス信号を入力するように構成されている。時間差計測回路は、第１検知部の第１出力端子及び第２検知部の第２出力端子に接続されている。時間差計測回路は、第１検知部を伝播するパルス信号を第１時定数に基づいて遅延させた第１遅延パルス信号を生成し、第２検知部を伝播するパルス信号を第２時定数に基づいて遅延させた第２遅延パルス信号を生成する。時間差計測回路はさらに、第１遅延パルス信号と第２遅延パルス信号の時間差を計測するように構成されている。
【０００６】
上記実施形態の物理量センサは、第１検知部の第１時定数と第２検知部の第２時定数の相対値の変化を第１遅延パルス信号と第２遅延パルス信号の時間差に変換する。上記実施形態の物理量センサは、その時間差を計測することで、第１検知部の第１時定数と第２検知部の第２時定数の相対値の変化、即ち、物理量の変化を測定することができる。上記実施形態の物理量センサは、第１検知部の第１時定数と第２検知部の第２時定数に基づいて、第１遅延パルス信号と第２遅延パルス信号の時間差を得ることができる。このため、上記実施形態の物理量センサは、低駆動電圧でも高い測定感度を有することができる。
【図面の簡単な説明】
【０００７】
【図１】物理量センサの概略を示す回路ブロック図である。
【図２】物理量センサの概略を示す回路図である。
【図３】物理量センサのタイミングチャートを示す。
【図４】バッファ回路が有する電流制御型インバータの一例の回路図を示す。
【図５】電流制御型インバータを有するバッファ回路の一例の回路図を示す。
【図６】バッファ回路が有する電流制御型インバータの他の一例の回路図を示す。
【図７】電流制御型インバータを有するバッファ回路の他の一例の回路図を示す。
【図８Ａ】磁気検知部の要部斜視図を模式的に示す。
【図８Ｂ】磁気検知部の要部平面図を模式的に示す。
【図８Ｃ】磁気検知部の等価回路図を示す。
【図８Ｄ】磁界が作用したときに磁気検知部を流れる電流の様子を示す。
【発明を実施するための形態】
【０００８】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
【０００９】
本明細書で開示する物理量センサの一実施形態は、検知部、パルス発生回路及び時間差計測回路を備えていてもよい。検知部は、第１抵抗値を有する第１検知部と第２抵抗値を有する第２検知部を有する。検知部は、第１検知部の第１抵抗値を含むＲＣ回路の第１時定数と第２検知部の第２抵抗値を含むＲＣ回路の第２時定数の相対値が、物理量の変化に応じて変化するように構成されている。なお、第１時定数と第２時定数については、双方の時定数が物理量の変化に応じて変化するように構成されていてもよく、あるいは、いずれか一方の時定数が物理量の変化に応じて変化し他方の時定数が物理量の変化に依存せずに固定であってもよい。検知部は、抵抗変化型であってもよく、容量変化型であってもよい。例えば、検知部が抵抗変化型の場合、第１検知部の第１抵抗値と第２検知部の第２抵抗値の相対値が、物理量の変化に応じて変化するように構成されていてもよい。この場合、第１抵抗値と第２抵抗値については、双方の抵抗値が物理量の変化に応じて変化するように構成されていてもよく、あるいは、いずれか一方の抵抗値が物理量の変化に応じて変化し他方の抵抗値が物理量の変化に依存せずに固定であってもよい。測定対象の物理量としては、圧力、加速度、角速度、磁界又は温度等が例示される。例えば、磁界を測定するために、検知部がＭＡＧＦＥＴ型の磁気検知部を有していてもよい。パルス発生回路は、第１検知部と第２検知部の共通入力端子にパルス信号を入力するように構成されている。パルス信号は、初期値がＬｏであってもよく、初期値がＨｉであってもよい。時間差計測回路は、第１検知部の第１出力端子及び第２検知部の第２出力端子に接続されている。時間差計測回路は、第１検知部を伝播するパルス信号を第１時定数に基づいて遅延させた第１遅延パルス信号を生成し、第２検知部を伝播するパルス信号を第２時定数に基づいて遅延させた第２遅延パルス信号を生成する。時間差計測回路はさらに、第１遅延パルス信号と第２遅延パルス信号の時間差を計測するように構成されている。
【００１０】
上記実施形態の物理量センサでは、時間差計測回路が、第１検知部の第１出力端子に接続されている第１バッファ回路及び第２検知部の第２出力端子に接続されている第２バッファ回路を有していてもよい。この場合、第１バッファ回路は、第１検知部を伝播するパルス信号のエッジ速度を第１時定数に基づいて低速化させた第１低速化パルス信号を整形することによって第１遅延パルス信号を生成するように構成されている。第２バッファ回路は、第２検知部を伝播するパルス信号のエッジ速度を第２時定数に基づいて低速化させた第２低速化パルス信号を整形することによって第２遅延パルス信号を生成するように構成されている。この実施形態の物理量センサでは、バッファ回路が低速化パルス信号を整形して遅延パルス信号を生成する。このため、この実施形態の物理量センサは、バッファ回路の論理しきい値を超えないような微小なノイズに対して高い耐性を有することができる。
【００１１】
上記実施形態の物理量センサでは、第１バッファ回路及び第２バッファ回路の各々がバイアス端子に印加される電圧に依存して動作電流が制限される電流制御型インバータを有していてもよい。この実施形態の物理量センサは、第１バッファ回路と第２バッファ回路の間の遅延時間の差が増大するように動作する。このため、第１遅延パルス信号と第２遅延パルス信号の時間差が大きくなるので、この実施形態の物理量センサは、より高感度に物理量を測定することが可能である。一例では、第１バッファ回路の電流制御型インバータが、バイアス端子にゲートが接続されているｎチャネルＭＯＳトランジスタを有しており、第２バッファ回路の電流制御型インバータが、バイアス端子にゲートが接続されているｎチャネルＭＯＳトランジスタを有していてもよい。この場合、第１バッファ回路の電流制御型インバータのバイアス端子は、第１検知部の第１出力端子に接続されている。第２バッファ回路の電流制御型インバータのバイアス端子は、第２検知部の第２出力端子に接続されている。他の一例では、第１バッファ回路の電流制御型インバータが、バイアス端子にゲートが接続されているｐチャネルＭＯＳトランジスタを有しており、第２バッファ回路の電流制御型インバータが、バイアス端子にゲートが接続されているｐチャネルＭＯＳトランジスタを有していてもよい。この場合、第１バッファ回路の電流制御型インバータのバイアス端子は、第２検知部の前記第２出力端子に接続されている。第２バッファ回路の電流制御型インバータのバイアス端子は、第１検知部の第１出力端子に接続されている。
【００１２】
上記実施形態の物理量センサは、極性判定回路をさらに備えていてもよい。極性判定回路は、第１時定数と第２時定数の大小関係に基づいて、第１時定数と第２時定数の相対値の変化極性を判定するように構成されている。ここで、第１時定数と第２時定数の相対値の変化極性とは、一方の時定数の基準としたときに、他方の時定数がその基準時定数に対して増加する場合が正の極性であり、他方の時定数がその基準時定数に対して減少する場合が負の極性である。物理量センサがこのような極性判定回路を備えていると、例えば測定対象の物理量が磁界の場合、物理量センサは磁界の向きを判定することができる。
【００１３】
上記実施形態の物理量センサでは、パルス発生回路が、クロック信号を生成する発振回路及びクロック信号を分周してパルス信号を生成する分周回路を有していてもよい。この場合、時間差計測回路は、第１遅延パルス信号と第２遅延パルス信号の時間差を、発振回路が生成するクロック信号に基づいてカウントするカウンタ回路を有していてもよい。カウンタ回路で用いるクロック信号に発振回路で生成されるクロック信号を用いることで、カウンタ回路用にクロック信号を生成する発振回路を別途設ける必要がない。
【実施例１】
【００１４】
図１に示されるように、物理量センサ１は、１チップ化された集積回路であり、パルス発生回路２、物理量検知部４及びパルス信号処理回路８を備える。物理量検知部４は、ピエゾ抵抗効果を利用する圧力検知部６を有する。圧力検知部６は、第１検知部６Ａ及び第２検知部６Ｂを有しており、第１検知部６Ａの抵抗値と第２検知部６Ｂの抵抗値の相対値が作用する圧力の変化に応じて変化するように構成されている。
【００１５】
図２に示されるように、パルス発生回路２は、発振回路２Ａ及び分周回路２Ｂを有する。発振回路２Ａは、複数のＣＭＯＳインバータがリング状に接続されたリングオシレータを有しており、クロック信号ＣＬＫを生成するように構成されている。クロック信号ＣＬＫは、例えばデューティー比が５０％の矩形波である。分周回路２Ｂは、クロック信号ＣＬＫを低い周波数のパルス信号Ｖ１０に変換するように構成されている。分周回路２Ｂは、例えばクロック信号ＣＬＫの周波数を１／２０４８倍に低周波化する。
【００１６】
物理量検知部４の圧力検知部６では、第１検知部６Ａが第１抵抗値Ｒ１を有しており、第２検知部６Ｂが第２抵抗値Ｒ２を有する。第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の増減は、作用する圧力の変化に対して逆向きに変化する。即ち、作用する圧力の変化に対して第１検知部６Ａの第１抵抗値Ｒ１が低下するときは、第２検知部６Ｂの第２抵抗値Ｒ２が増加する。作用する圧力の変化に対して第１検知部６Ａの第１抵抗値Ｒ１が増加するときは、第２検知部６Ｂの第２抵抗値Ｒ２が低下する。このように、圧力検知部６では、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値が作用する圧力の変化に応じて変化するように構成されている。例えば、作用する圧力が増加するときに第１検知部６Ａの第１抵抗値Ｒ１が低下する場合、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値を（Ｒ２−Ｒ１）と定義すると、その相対値（Ｒ２−Ｒ１）は、作用する圧力の増加に対しては正の変化極性を示し、作用する圧力の低下に対しては負の変化極性を示す。第１検知部６Ａと第２検知部６Ｂの共通入力端子６ａにパルス信号Ｖ１０が入力する。第１検知部６Ａの第１出力端子６ｂ及び第２検知部６Ｂの第２出力端子６ｃは、パルス信号処理回路８に接続されている。
【００１７】
物理量検知部４はさらに、第１キャパシタＣ１及び第２キャパシタＣ２を有する。第１キャパシタＣ１は、第１検知部６Ａの第１出力端子６ｂとグランドの間に接続されている。第２キャパシタＣ２は、第２検知部６Ｂの第２出力端子６ｃとグランドの間に接続されている。第１キャパシタＣ１の容量と第２キャパシタＣ２の容量は同一である。第１検知部６Ａの第１抵抗値Ｒ１と第１キャパシタＣ１は、ＲＣ回路を構成する。このため、第１検知部６Ａを伝播したパルス信号Ｖ１０は、ＲＣ回路の時定数に基づいて、その立ち上がりエッジが鈍った波形の第１低速化パルス信号Ｖ１１となる。第２検知部６Ｂの第２抵抗値Ｒ２と第２キャパシタＣ２も、ＲＣ回路を構成する。このため、第２検知部６Ｂを伝播したパルス信号Ｖ１０も、ＲＣ回路の時定数に基づいて、その立ち上がりエッジが鈍った波形の第２低速化パルス信号Ｖ１２となる。第１キャパシタＣ１及び第２キャパシタＣ２は、必要に応じて、省略することができる。この場合、後述する第１バッファ回路１２及び第２バッファ回路１４の各々の入力容量が、これらキャパシタＣ１，Ｃ２を代替することができる。
【００１８】
パルス信号処理回路８は、時間差計測回路１０及び極性判定回路２０を有する。詳細は後述するが、時間差計測回路１０は、第１検知部６Ａを伝播するパルス信号Ｖ１０を遅延させた第１遅延パルス信号Ｖｏ１と第２検知部６Ｂを伝播するパルス信号Ｖ１０を遅延させた第２遅延パルス信号Ｖｏ２の時間差を計測するように構成されている。極性判定回路２０は、第１検知部６Ａの第１抵抗値Ｒ１と第１キャパシタＣ１で構成されるＲＣ回路の時定数と第２検知部６Ｂの第２抵抗値Ｒ２と第２キャパシタＣ２で構成されるＲＣ回路の時定数の大小関係に基づいて、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値（Ｒ２−Ｒ１）の変化極性を判定するように構成されている。
【００１９】
時間差計測回路１０は、第１バッファ回路１２、第２バッファ回路１４、ＸＯＲ回路１６及びカウンタ回路１８を有する。第１バッファ回路１２は、一対のＣＭＯＳインバータが直列接続されて構成されており、入力端子が第１検知部６Ａの第１出力端子６ｂに接続されており、出力端子がＸＯＲ回路１６の一方の入力端子に接続されている。第１バッファ回路１２は、第１検知部６Ａを伝播した第１低速化パルス信号Ｖ１１を整形することによって、パルス信号Ｖ１０を遅延させた第１遅延パルス信号Ｖｏ１を生成する。第２バッファ回路１４も、一対のＣＭＯＳインバータが直列接続されて構成されており、入力端子が第２検知部６Ｂの第２出力端子６ｃに接続されており、出力端子がＸＯＲ回路１６の他方の入力端子に接続されている。第２バッファ回路１４は、第２検知部６Ｂを伝播した第２低速化パルス信号Ｖ１２を整形することによって、パルス信号Ｖ１０を遅延させた第２遅延パルス信号Ｖｏ２を生成する。
【００２０】
ＸＯＲ回路１６は、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の排他的論理和である時間差パルス信号Ｖｏ３を生成する。時間差パルス信号Ｖｏ３は、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の立ち上がりエッジ間の時間差に対応する長さのパルス信号である。ＸＯＲ回路１６の出力端子は、カウンタ回路１８の入力端子に接続されている。カウンタ回路１８は、ＸＯＲ回路１６から出力される時間差パルス信号Ｖｏ３の長さを発振回路２Ａのクロック信号ＣＬＫに基づいて計測するように構成されている。カウンタ回路１８は、例えばＤ型フリップフロップで構成されたバイナリカウンタである。カウンタ回路１８は、計測されたクロック数をデジタル出力値ＯＵＴ２として出力するように構成されている。
【００２１】
極性判定回路２０は、インバータ２２、ＡＮＤ回路２４及びＲＳフリップフロップ回路２６を有する。インバータ２２は、入力端子が圧力検知部６の共通入力端子６ａに接続されており、出力端子がＲＳフリップフロップ回路２６のリセット端子に接続されている。インバータ２２は、パルス信号Ｖ１０を反転したリセット信号Ｖ１０Ｂを生成し、そのリセット信号Ｖ１０ＢをＲＳフリップフロップ回路２６のリセット端子に入力するように構成されている。ＡＮＤ回路２４は、一方の入力端子が第１バッファ回路１２の出力端子に接続されており、他方の入力端子がＸＯＲ回路１６の出力端子に接続されている。ＡＮＤ回路２４は、第１遅延パルス信号Ｖｏ１と時間差パルス信号Ｖｏ３の論理積であるセット信号Ｖｏ４を生成し、そのセット信号Ｖｏ４をＲＳフリップフロップ回路２６のセット端子に入力するように構成されている。ＲＳフリップフロップ回路２６は、後述するように、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値（Ｒ２−Ｒ１）の変化極性を判定し、その結果を出力端子Ｑにデジタル出力値ＯＵＴ１として出力するように構成されている。
【００２２】
図３に、物理量センサ１のタイミングチャートを示す。パルス発生回路２から出力されるパルス信号Ｖ１０が圧力検知部６に入力すると、第１検知部６Ａは第１低速化パルス信号Ｖ１１を生成し、第２検知部６Ｂは第２低速化パルス信号Ｖ１２を生成する。この例では、第１検知部６Ａの第１抵抗値Ｒ１は作用する圧力が増加するときに低下するように構成されており、第２検知部６Ｂの第２抵抗値Ｒ２は作用する圧力が増加するときに増加するように構成されている。このため、第１検知部６Ａ及び第２検知部６Ｂに作用する圧力が予荷重よりも増加すると、第１検知部６Ａの第１抵抗値Ｒ１と第１キャパシタＣ１で構成されるＲＣ回路の時定数が第２検知部６Ｂの第２抵抗値Ｒ２と第２キャパシタＣ２で構成されるＲＣ回路の時定数よりも小さくなる。したがって、図３に示すように、第１低速化パルス信号Ｖ１１の立ち上がりエッジの波形（実線）は、第２低速化パルス信号Ｖ１２の立ち上がりエッジの波形（実線）よりも急峻に変化する。換言すると、第１低速化パルス信号Ｖ１１の立ち上がりエッジ速度は、第２低速化パルス信号Ｖ１２の立ち上がりエッジ速度よりも速い。なお、破線で示される第１低速化パルス信号Ｖ１１及び第２低速化パルス信号Ｖ１２の波形は、第１検知部６Ａ及び第２検知部６Ｂに作用する圧力が予荷重よりも低下する場合を示す。
【００２３】
第１低速化パルス信号Ｖ１１が第１バッファ回路１２の論理しきい値を超えると、第１バッファ回路１２は、第１低速化パルス信号Ｖ１１を整形し、第１遅延パルス信号Ｖｏ１を生成する。第２低速化パルス信号Ｖ１２が第２バッファ回路１４の論理しきい値を超えると、第２バッファ回路１４は、第２低速化パルス信号Ｖ１２を整形し、第２遅延パルス信号Ｖｏ２を生成する。上記したように、第１低速化パルス信号Ｖ１１の立ち上がりエッジ速度が第２低速化パルス信号Ｖ１２の立ち上がりエッジ速度よりも速いので、第１遅延パルス信号Ｖｏ１が第２遅延パルス信号Ｖｏ２よりも先に立ち上がる。ＸＯＲ回路１６は、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の排他的論理和である時間差パルス信号Ｖｏ３を生成する。時間差パルス信号Ｖｏ３は、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の立ち上がりエッジ間の時間差に対応する。
【００２４】
カウンタ回路１８は、時間差パルス信号Ｖｏ３の長さをクロック信号ＣＬＫに基づいて計測する。この例では、カウンタ回路１８のクロック数が「Ｎ」として計測されている。カウンタ回路１８は、計測されたクロック数Ｎをデジタル出力値ＯＵＴ２として出力する。
【００２５】
上記したように、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２は、作用する圧力に応じて変化する。さらに、第１検知部６Ａを伝播した第１低速化パルス信号Ｖ１１の立ち上がりエッジ速度は、第１検知部６Ａの第１抵抗値Ｒ１と第１キャパシタＣ１で構成されるＲＣ回路の時定数に依存する。このため、第１遅延パルス信号Ｖｏ１が立ち上がるタイミングは、第１検知部６Ａに作用する圧力に依存する。同様に、第２検知部６Ｂを伝播した第２低速化パルス信号Ｖ１２の立ち上がりエッジ速度は、第２検知部６Ｂの第２抵抗値Ｒ２と第２キャパシタＣ２で構成されるＲＣ回路の時定数に依存する。このため、第２遅延パルス信号Ｖｏ２が立ち上がるタイミングは、第２検知部６Ｂに作用する圧力に依存する。したがって、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の立ち上がりエッジ間の時間差に対応する時間差パルス信号Ｖｏ３は、圧力検知部６に作用する圧力に依存する。これにより、カウンタ回路１８のデジタル出力値ＯＵＴ２は、第１検知部６Ａ及び第２検知部６Ｂに作用する圧力の大きさを反映する。
【００２６】
上記したように、この例では、第１検知部６Ａの第１抵抗値Ｒ１は作用する圧力が増加するときに低下するように構成されており、第２検知部６Ｂの第２抵抗値Ｒ２は作用する圧力が増加するときに増加するように構成されている。また、図３のタイミングチャートは、第１検知部６Ａ及び第２検知部６Ｂに作用する圧力が予荷重よりも増加する場合を例示する。このため、第１遅延パルス信号Ｖｏ１と時間差パルス信号Ｖｏ３の論理積であるセット信号Ｖｏ４は、「Ｈｉ」となる。このため、ＲＳフリップフロップ回路２６のデジタル出力値ＯＵＴ１が「Ｈｉ」となる。即ち、ＲＳフリップフロップ回路２６のデジタル出力値ＯＵＴ１が「Ｈｉ」のときは、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値（Ｒ２−Ｒ１）の変化極性が正であることを示しており、このことは、第１検知部６Ａ及び第２検知部６Ｂに作用する圧力が予荷重よりも増加していることを示す。一方、ＲＳフリップフロップ回路２６のデジタル出力値ＯＵＴ１が「Ｌｏ」のときは、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値（Ｒ２−Ｒ１）の変化極性が負であることを示しており、このことは、第１検知部６Ａ及び第２検知部６Ｂに作用する圧力が予荷重よりも低下していることを示す。
【００２７】
このように、物理量センサ１は、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値（Ｒ２−Ｒ１）の大きさを、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の時間差に変換する。物理量センサ１は、その時間差を計測することで、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値（Ｒ２−Ｒ１）の大きさ、即ち、作用する圧力の大きさを測定することができる。物理量センサ１は、第１検知部６Ａの第１抵抗値Ｒ１と第１キャパシタＣ１で構成されるＲＣ回路の時定数と第２検知部６Ｂの第２抵抗値Ｒ２と第２キャパシタＣ２で構成されるＲＣ回路の時定数に基づいて、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の時間差を得ることができる。このため、物理量センサ１は、駆動電圧に依存せずに、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の時間差を得ることができる。したがって、物理量センサ１は、低駆動電圧でも高い測定感度を有することができる。
【００２８】
また、物理量センサ１は、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値（Ｒ２−Ｒ１）の変化極性を、第１低速化パルス信号Ｖ１１のエッジ速度（即ち、第１検知部６Ａの第１抵抗値Ｒ１と第１キャパシタＣ１で構成されるＲＣ回路の時定数）と第２低速化パルス信号Ｖ１２のエッジ速度（即ち、第２検知部６Ｂの第２抵抗値Ｒ２と第２キャパシタＣ２で構成されるＲＣ回路の時定数）の大小関係から判定することができる。即ち、物理量センサ１は、これら時定数に基づいて、圧力検知部６に作用する圧力が予荷重から増加したのか低下したのかを判定することができる。このため、物理量センサ１は、駆動電圧に依存せずに、圧力検知部６に作用する圧力が予荷重から増加したのか低下したのかを判定することができる。
【００２９】
図４に、第１バッファ回路１２及び第２バッファ回路１４の変形例であり、第１バッファ回路１２及び第２バッファ回路１４が有する電流制御型インバータＩＮＶ１の回路図を示す。第１バッファ回路１２及び第２バッファ回路１４の各々は、この電流制御型インバータＩＮＶ１の複数個（合計で偶数個）が直列接続して構成されている。この電流制御型インバータＩＮＶ１は、ＣＭＯＳインバータを構成するｎチャネルＭＯＳトランジスタとグランドの間に接続されている制御用のｎチャネルＭＯＳトランジスタＴｒ１を備えることを特徴とする。この制御用のｎチャネルＭＯＳトランジスタＴｒ１のゲートに対応するバイアス端子には、バイアス電圧ＶＢｎが入力するように構成されている。電流制御型インバータＩＮＶ１は、制御用のｎチャネルＭＯＳトランジスタＴｒ１によってＣＭＯＳインバータを流れる動作電流が制限されるので、入力と出力の間の遅延時間が増加することを特徴とする。電流制御型インバータＩＮＶ１は、バイアス電圧ＶＢｎが大きいほど、入力と出力の間の遅延時間が低下し、バイアス電圧ＶＢｎが小さいほど、入力と出力の間の遅延時間が増加することを特徴とする。
【００３０】
図５に、第１バッファ回路１２及び第２バッファ回路１４の各々が電流制御型インバータＩＮＶ１を有する場合の回路構成を示す。第１バッファ回路１２に含まれる複数の電流制御型インバータＩＮＶ１の各々のバイアス端子が、第１検知部６Ａの第１出力端子６ｂに接続されている。さらに、第２バッファ回路１４に含まれる複数の電流制御型インバータＩＮＶ１の各々のバイアス端子が、第２検知部６Ｂの第２出力端子６ｃに接続されている。
【００３１】
図３を参照し、これらの第１バッファ回路１２及び第２バッファ回路１４の特徴を説明する。上記したように、第１検知部６Ａ及び第２検知部６Ｂに作用する圧力が予荷重よりも増加するとき、第１低速化パルス信号Ｖ１１の立ち上がりエッジ速度は第２低速化パルス信号Ｖ１２の立ち上がりエッジ速度よりも大きい。このため、これら低速化パルス信号Ｖ１１，Ｖ１２が立ち上がる期間では、第１低速化パルス信号Ｖ１１の電圧値は第２低速化パルス信号Ｖ１２の電圧値よりも大きい。上記したように、第１バッファ回路１２のバイアス端子には第１低速化パルス信号Ｖ１１が入力し、第２バッファ回路１４のバイアス端子には第２低速化パルス信号Ｖ１２が入力する。このため、第１バッファ回路１２の電流制御型インバータＩＮＶ１の遅延速度が、第２バッファ回路１４の電流制御型インバータＩＮＶ１の遅延速度よりも小さくなる。これにより、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の立ち上がりエッジ間の時間差が大きくなり、時間差パルス信号Ｖｏ３の長さが長くなる。したがって、物理量センサ１は、より高感度に圧力を測定することが可能である。なお、同様に、第１検知部６Ａ及び第２検知部６Ｂに作用する圧力が予荷重よりも低下する場合でも、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の立ち上がりエッジ間の時間差が大きくなり、時間差パルス信号Ｖｏ３の長さが長くなる。この場合でも、物理量センサ１は、より高感度に圧力を測定することが可能となる。また、第１バッファ回路１２及び第２バッファ回路１４の各々が電流制御型インバータＩＮＶ１を有する場合、第１バッファ回路１２及び第２バッファ回路１４の各々の段数が大きくなるほど、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の立ち上がりエッジ間の時間差が大きくなり、時間差パルス信号Ｖｏ３の長さが長くなる。このため、物理量センサ１は、より高感度に圧力を測定することが可能である。
【００３２】
上記では、電流制御型インバータＩＮＶ１に接続される電流制御用のトランジスタが、ｎチャネルＭＯＳトランジスタＴｒ１の例を説明した。これに代えて、図６に示されるように、電流制御用のトランジスタが、ｐチャネルＭＯＳトランジスタＴｒ２であってもよい。この制御用のｐチャネルＭＯＳトランジスタＴｒ２は、ＣＭＯＳインバータを構成するｐチャネルＭＯＳトランジスタと電源端子の間に接続されている。この制御用のｐチャネルＭＯＳトランジスタＴｒ２のゲートに対応するバイアス端子には、バイアス電圧ＶＢｐが入力するように構成されている。図７に、第１バッファ回路１２及び第２バッファ回路１４の各々が電流制御型インバータＩＮＶ２を有する場合の回路構成を示す。第１バッファ回路１２に含まれる複数の電流制御型インバータＩＮＶ１の各々のバイアス端子が、第２検知部６Ｂの第２出力端子６ｃに接続されている。さらに、第２バッファ回路１４に含まれる複数の電流制御型インバータＩＮＶ１の各々のバイアス端子が、第１検知部６Ａの第１出力端子６ｂに接続されている。この例も、上記した電流制御型インバータＩＮＶ１の場合と同様に、第１遅延パルス信号Ｖｏ１と第２遅延パルス信号Ｖｏ２の立ち上がりエッジ間の時間差が大きくなり、物理量センサ１は、より高感度に圧力を測定することが可能である。
【００３３】
上記では、物理量センサ１が圧力測定用の圧力検知部６を有する場合を例示した。本明細書で開示する技術は、他のタイプの様々なセンサに利用することができる。例えば、図８Ａに示すように、本明細書で開示する技術は、磁界測定用の磁気検知部７を備えた物理量センサに利用することができる。
【００３４】
図８Ａ及び図８Ｂに示すように、磁気検知部７は、ＭＡＧＦＥＴ(MAGnetic Field Effect Transistor)型の磁気検知素子であり、ｎ型ＭＯＳＦＥＴとして構成されている。磁気検知部７は、半導体基板７ｓｕｂ上に配設されているソース電極７ｓ、ゲート電極７ｇ及び一対のドレイン電極７ｄ１，７ｄ２を有する。半導体基板７ｓｕｂには、ｎ型ＭＯＳＦＥＴを構成するための各種の半導体領域が形成されている。磁気検知部７では、一対のドレイン電極７ｄ１，７ｄ２の各々に対してソース電極７ｓ及びゲート電極７ｇが共通して配置されている。第１ドレイン電極７ｄ１、ゲート電極７ｇ及びソース電極７ｓが、第１検知部６Ａ（図１参照）を構成する。第２ドレイン電極７ｄ２、ゲート電極７ｇ及びソース電極７ｓが、第２検知部６Ｂ（図１参照）を構成する。
【００３５】
図８Ｃに、磁気検知部７の等価回路を示す。このように、磁気検知部７は、第１検知部６Ａがｎ型ＭＯＳＦＥＴを構成しており、第２検知部６Ｂもｎ型ＭＯＳＦＥＴを構成しており、これらが並列に接続されている。第１検知部６Ａを構成するｎ型ＭＯＳＦＥＴと第２検知部６Ｂを構成するｎ型ＭＯＳＦＥＴは、同一のチャネル長及びチャネル幅を有する。これらｎ型ＭＯＳＦＥＴのゲートには、バイアス電圧（例えば、電源電圧）が入力するように構成されている。
【００３６】
次に、図８Ｄを参照し、磁気検知部７の動作を説明する。磁気検知部７では、一対のドレイン電極７ｄ１，７ｄ２からソース電極６ｓに電流が流れる。このとき、半導体基板７ｓｕｂの主面に対して垂直方向に磁界が印加されると、ゲート電極７ｇによって誘起されたチャネルを流れる電子キャリアは、ローレンツ力を受けて偏向される。例えば、磁界が紙面の裏面から表面の向きに作用する場合、ゲート電極７ｇによって誘起されたチャネルを流れる電子キャリアは、ソース電極７ｓから第１ドレイン電極７ｄ１に流れ込む量が増えるように流れる。一方、磁界が紙面の表面から裏面の向きに作用する場合、ゲート電極７ｇによって誘起されたチャネルを流れる電子キャリアは、ソース電極７ｓから第２ドレイン電極７ｄ２に流れ込む量が増えるように流れる。このように、磁気検知部７においては、ホール効果によって、作用する磁界の強度及び向きに応じて、第１検知部６Ａを流れる電流値と第２検知部６Ｂを流れる電流値の相対値、即ち、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の相対値が変化する。
【００３７】
このような磁気検知部７は、図２の物理量センサ１のうちの圧力検知部６を置き換えることで用いられる。ただし、上記したように、磁気検知部７を流れる電流の向きは、圧力検知部６を流れる電流の向きと逆である。このため、磁気検知部７に置き換える場合、物理量センサ１は、パルス信号Ｖ１０の初期値が「Ｈｉ」に設定され、第１バッファ回路１２及び第２バッファ回路１４の各々のＣＭＯＳインバータの個数が奇数個に設定される。これにより、物理量センサ１は、パルス信号Ｖ１０の立ち下がりに同期して第１低速化パルス信号Ｖ１１が立ち下がり、その第１低速化パルス信号Ｖ１１が第１バッファ回路１２の論理しきい値を下回ったときに第１遅延パルス信号Ｖｏ１が立ち上がるように構成される。同様に、物理量センサ１は、パルス信号Ｖ１０の立ち下がりに同期して第２低速化パルス信号Ｖ１２が立ち下がり、その第２低速化パルス信号Ｖ１２が第２バッファ回路１４の論理しきい値を下回ったときに第２遅延パルス信号Ｖｏ２が立ち上がるように構成される。これにより、パルス信号処理回路８は、圧力検知部６の場合と同様に動作することができる。また、磁気検知部７を有する物理量センサ１でも、第１バッファ回路１２及び第２バッファ回路１４が、電流制御型インバータＩＮＶ１（図４）又は電流制御型インバータＩＮＶ２（図６）を有していてもよい。ただし、論理反転に対応するために、電流制御型インバータＩＮＶ１（図４）のときに図７の配線パターンが適用され、電流制御型インバータＩＮＶ２（図６）のときに図５の配線パターンが適用される。
【００３８】
このように、本明細書で開示する物理量センサ１は、ＭＡＧＦＥＴ(MAGnetic Field Effect Transistor)型の磁気検知部７を用いて、作用する磁界を高感度に測定することができる。なお、上記では、磁気検知部７にＭＡＧＦＥＴ型の磁気検知素子を利用する例を説明した。これに代えて、ホール素子型の磁気検知素子を利用してもよい。
【００３９】
上記では、物理量検知部４に圧力検知部６及び磁気検知部７を用いる例を例示した。これらの圧力検知部６及び磁気検知部７はいずれも、抵抗変化型のセンサである。この例に代えて、第１検知部６Ａの第１抵抗値Ｒ１と第２検知部６Ｂの第２抵抗値Ｒ２の双方が物理量の変化に対して固定であり、第１キャパシタＣ１の容量値と第２キャパシタＣ２の容量値の相対値が作用する物理量の変化に応じて変化するように構成されていてもよい。この場合、例えば第１キャパシタＣ１及び第２キャパシタＣ２に容量型の圧力センサ又は慣性力センサを用いることで実現される。
【００４０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４１】
１：物理量センサ
２：パルス発生回路
２Ａ：発振回路
２Ｂ：分周回路
４：物理量検知部
６：圧力検知部
７：磁気検知部
６Ａ：第１検知部
６Ｂ：第２検知部
８：パルス信号処理回路
１０：時間差計測回路
１２：第１バッファ回路
１４：第２バッファ回路
１６：ＸＯＲ回路
１８：カウンタ回路
２０：極性判定回路
２２：インバータ
２４：ＡＮＤ回路
２６：ＲＳフリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0006707922.tif 000007
【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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