(57)【特許請求の範囲】
【請求項１】
炭化ケイ素半導体ボディ及び前記半導体ボディに集積された少なくとも１つのデバイスセル（１０１、１０２）を含む半導体デバイスであって、前記少なくとも１つのデバイスセルが、
ドリフト領域（１１）、ソース領域（１２）、及び前記ソース領域（１２）と前記ドリフト領域（１１）との間に配置されたボディ領域（１３）と、
ダイオード領域（３０）、及び前記ダイオード領域（３０）と前記ドリフト領域（１１）との間のｐｎ接合と、
第１の側壁（１１０１）、前記第１の側壁の反対側の第２の側壁（１１０２）、及び底部（１１０３）を備えたゲートトレンチであって、前記ボディ領域（１３）が、前記第１の側壁（１１０１）に隣接し、前記ダイオード領域（３０）が、前記第２の側壁（１１０２）に隣接し、且つ前記ｐｎ接合が、前記ゲートトレンチの前記底部（１１０３）に隣接するゲートトレンチと、
前記ゲートトレンチに配置され、且つゲート誘電体（２２）によって、前記ソース領域（１２）、前記ボディ領域（１３）、前記ダイオード領域（３０）及び前記ドリフト領域（１１）から誘電的に絶縁されたゲート電極（２１）と、
更なるトレンチであって、第１の側壁（１１５１）及び前記第１の側壁の反対側の第２の側壁（１１５２）を含み、前記ソース領域（１２）が、前記第１及び第２の側壁（１１５１、１１５２）のうちの少なくとも一つに隣接し、且つ前記ダイオード領域（３０）が、前記更なるトレンチの少なくとも一部に隣接する、更なるトレンチと、
前記更なるトレンチにおいて前記ソース領域（１２）及び前記ダイオード領域（３０）に隣接する、前記更なるトレンチに配置されたソース電極（４１）と、
を含み、
前記ダイオード領域（３０）が、前記ゲートトレンチの前記底部（１１０３）の下方に配置された下部ダイオード領域を含み、前記下部ダイオード領域の少なくとも一部が前記ゲートトレンチの前記底部に隣接する、半導体デバイスであって、
前記ダイオード領域（３０）が、前記ゲートトレンチの前記底部（１１０３）の下方に配置された下部ダイオード領域を含み、
前記下部ダイオード領域が、前記ゲートトレンチの前記底部（１１０３）から離れて最大ドーピング濃度を含む半導体デバイスであって、
前記ダイオード領域（３０）が、前記最大ドーピング濃度の位置と前記ゲートトレンチの前記底部（１１０３）との間のドーピング濃度の極小値を更に含む、半導体デバイス。
【請求項２】
炭化ケイ素半導体ボディ及び前記半導体ボディに集積された少なくとも１つのデバイスセル（１０１、１０２）を含む半導体デバイスであって、前記少なくとも１つのデバイスセルが、
ドリフト領域（１１）、ソース領域（１２）、及び前記ソース領域（１２）と前記ドリフト領域（１１）との間に配置されたボディ領域（１３）と、
ダイオード領域（３０）、及び前記ダイオード領域（３０）と前記ドリフト領域（１１）との間のｐｎ接合と、
第１の側壁（１１０１）、前記第１の側壁の反対側の第２の側壁（１１０２）、及び底部（１１０３）を備えたゲートトレンチであって、前記ボディ領域（１３）が、前記第１の側壁（１１０１）に隣接し、前記ダイオード領域（３０）が、前記第２の側壁（１１０２）に隣接し、且つ前記ｐｎ接合が、前記ゲートトレンチの前記底部（１１０３）に隣接するゲートトレンチと、
前記ゲートトレンチに配置され、且つゲート誘電体（２２）によって、前記ソース領域（１２）、前記ボディ領域（１３）、前記ダイオード領域（３０）及び前記ドリフト領域（１１）から誘電的に絶縁されたゲート電極（２１）と、
更なるトレンチであって、第１の側壁（１１５１）及び前記第１の側壁の反対側の第２の側壁（１１５２）を含み、前記ソース領域（１２）が、前記第１及び第２の側壁（１１５１、１１５２）のうちの少なくとも一つに隣接し、且つ前記ダイオード領域（３０）が、前記更なるトレンチの少なくとも一部に隣接する、更なるトレンチと、
前記更なるトレンチにおいて前記ソース領域（１２）及び前記ダイオード領域（３０）に隣接する、前記更なるトレンチに配置されたソース電極（４１）と、
を含み、
前記ダイオード領域（３０）が、前記ゲートトレンチの前記底部（１１０３）の下方に配置された下部ダイオード領域を含み、前記半導体デバイスは少なくとも２つのデバイスセルを含み、２つの隣接するデバイスセルの前記ダイオード領域は、前記ドリフト領域と一緒にＪＦＥＴ（接合電界効果型トラジスタ）として機能し、前記ＪＦＥＴのチャネル領域が、隣接するデバイス領域の前記ゲート電極の間で２つの隣接するダイオード領域の間に位置する、半導体デバイスであって、
前記ダイオード領域（３０）が、前記ゲートトレンチの前記底部（１１０３）の下方に配置された下部ダイオード領域を含み、
前記下部ダイオード領域が、前記ゲートトレンチの前記底部（１１０３）から離れて最大ドーピング濃度を含む半導体デバイスであって、
前記ダイオード領域（３０）が、前記最大ドーピング濃度の位置と前記ゲートトレンチの前記底部（１１０３）との間のドーピング濃度の極小値を更に含む、半導体デバイス。
【請求項３】
前記ドーピング濃度の極小値が、５Ｅ１７ｃｍ−３〜１Ｅ１８ｃｍ−３である、請求項１または２に記載された半導体デバイス。
【請求項４】
請求項１または２に記載されたデバイスであって、
前記ゲート誘電体（２２）が、前記ゲートトレンチの前記第１の側壁（１１０１）における第１の厚さ、及び前記ゲートトレンチの前記第２の側壁（１１０２）における第２の厚さを有し、前記第２の厚さが、前記第１の厚さより大きい、半導体デバイス。
【請求項５】
前記第２の厚さが、前記第１の厚さの少なくとも１．５倍である、請求項４に記載の半導体デバイス。
【請求項６】
各ダイオード領域（３０）が、
前記ドリフト領域（１１）と前記ｐｎ接合を形成する第１のダイオード領域（３１）と、
前記第１のダイオード領域（３１）より高度にドープされ、且つ前記ソース電極（４１）に接続される第２のダイオード領域（３２）と、
を含む、請求項１から５のいずれか一項に記載の半導体デバイス。
【請求項７】
炭化ケイ素半導体ボディ及び前記半導体ボディに集積された少なくとも１つのデバイスセル（１０１、１０２）を含む半導体デバイスであって、前記少なくとも１つのデバイスセルが、
ドリフト領域（１１）、ソース領域（１２）、及び前記ソース領域（１２）と前記ドリフト領域（１１）との間に配置されたボディ領域（１３）と、
ダイオード領域（３０）、及び前記ダイオード領域（３０）と前記ドリフト領域（１１）との間のｐｎ接合と、
第１の側壁（１１０１）、前記第１の側壁の反対側の第２の側壁（１１０２）、及び底部（１１０３）を備えたゲートトレンチであって、前記ボディ領域（１３）が、前記第１の側壁（１１０１）に隣接し、前記ダイオード領域（３０）が、前記第２の側壁（１１０２）に隣接し、且つ前記ｐｎ接合が、前記ゲートトレンチの前記底部（１１０３）に隣接するゲートトレンチと、
前記ゲートトレンチに配置され、且つゲート誘電体（２２）によって、前記ソース領域（１２）、前記ボディ領域（１３）、前記ダイオード領域（３０）及び前記ドリフト領域（１１）から誘電的に絶縁されたゲート電極（２１）と、
前記半導体ボディ（１００）の第１の表面（１０１）から前記半導体ボディ（１００）の中に延びる更なるトレンチと、
前記更なるトレンチにおいて前記ソース領域（１２）及び前記ダイオード領域（３０）に隣接する、前記更なるトレンチに配置されたソース電極（４１）と、
を含み、
前記ダイオード領域（３０）が、前記ゲートトレンチの前記底部（１１０３）の下方に配置された下部ダイオード領域を含み、
各ダイオード領域（３０）が、
前記ドリフト領域（１１）と前記ｐｎ接合を形成する第１のダイオード領域（３１）と、
前記第１のダイオード領域（３１）より高度にドープされ、且つ前記ソース電極（４１）に接続される第２のダイオード領域（３２）と、
を含み、
各ダイオード領域（３０）が、前記第２のダイオード領域（３２）より高度にドープされた第３のダイオード領域（３３）を含み、
前記第３のダイオード領域（３３）が、前記ゲートトレンチの前記第２の側壁（１１０２）に隣接する半導体デバイス。
【請求項８】
前記第３のダイオード領域（３３）のドーピング濃度が、５Ｅ１８ｃｍ−３〜５Ｅ１９ｃｍ−３である、請求項７に記載の半導体デバイス。
【請求項９】
前記更なるトレンチにおける前記ソース電極（４１）が、前記少なくとも１つのデバイスセル（１０１）の前記ボディ領域（１３）に隣接する、請求項１から８のいずれか一項に記載の半導体デバイス。
【請求項１０】
少なくとも２つのデバイスセルを含み、
前記少なくとも２つのデバイスセル（１０１、１０２）の前記ダイオード領域（３０）が、前記半導体ボディ（１００）の横方向において離れている、請求項１から９のいずれか一項に記載の半導体デバイス。
【請求項１１】
前記少なくとも２つのデバイスセル（１０１、１０２）の前記ダイオード領域（３０）間の距離が、
０．５マイクロメートル〜２マイクロメートルと、
前記ゲートトレンチの幅の０．２５倍〜１．５倍と、
前記ゲートトレンチの下方の前記ドリフト領域（１１）における前記ダイオード領域（３０）の横幅の３０％〜６０％と、
からなる群から選択される、請求項１０に記載の半導体デバイス。
【請求項１２】
前記更なるトレンチにおける前記ソース電極（４１）が、前記ドリフト領域（１１）に隣接し、
ショットキーコンタクトが、前記ドリフト領域（１１）と前記ソース電極（４１）との間に形成される、請求項１から１１のいずれか一項に記載の半導体デバイス。
【請求項１３】
第１の表面（１０１）と前記更なるトレンチの底部（１１５３）との間の垂直距離が、前記第１の表面（１０１）と前記ダイオード領域（３０）の下端との間の垂直距離より小さい、請求項１２に記載の半導体デバイス。
【請求項１４】
前記ゲートトレンチの前記底部（１１０３）と前記最大ドーピング濃度の位置との間の距離が、２００ナノメートル〜１マイクロメートルである、請求項１、２または３に記載の半導体デバイス。
【請求項１５】
前記ゲートトレンチの前記底部（１１０３）と前記最大ドーピング濃度の位置との間の距離が、２５０ナノメートル〜５００ナノメートルである、請求項１４に記載の半導体デバイス。
【請求項１６】
前記最大ドーピング濃度が、１Ｅ１８ｃｍ−３〜５Ｅ１８ｃｍ−３である請求項１から６のいずれか一項に記載の半導体デバイス。
【請求項１７】
前記ゲート誘電体（２２）が、前記ゲートトレンチの前記第１の側壁（１１０１）における第１の厚さ、及び前記ゲートトレンチの前記底部（１１０３）における第３の厚さを有し、前記第３の厚さが、前記第１の厚さより厚い、請求項１から１６のいずれか一項に記載の半導体デバイス。
【請求項１８】
前記第３の厚さが、前記第１の厚さの少なくとも１．５倍である、請求項１７に記載の半導体デバイス。
【請求項１９】
前記ゲートトレンチが、前記第１の側壁（１１０１）と前記底部（１１０３）との間の丸い角を含み、
前記丸い角の半径が、前記第１の側壁（１１０１）における前記ゲート誘電体（２２）の厚さの少なくとも２倍である、請求項１から１８のいずれか一項に記載の半導体デバイス。
【請求項２０】
前記ドリフト領域が、前記少なくとも２つのデバイスセルにおける２つの隣接するデバイスセルの前記ダイオード領域（３０）間でドーピング濃度の極大値を含む、請求項１０または１１に記載の半導体デバイス。
【請求項２１】
前記第２のダイオード領域（３２）が、前記ゲートトレンチの前記第２の側壁に隣接する、請求項６または７に記載の半導体デバイス。
【請求項２２】
前記少なくとも２つのデバイスセルが隣接し、
一方のデバイスセルの前記ダイオード領域（３０）が、他方のデバイスセルの前記ボディ領域（１３）に隣接する、請求項１０または１１に記載の半導体デバイス。
【請求項２３】
前記ゲートトレンチの前記第１の側壁が、ＳｉＣ結晶のｃ軸と整列される、請求項１から２２のいずれか一項に記載の半導体デバイス。
【請求項２４】
前記半導体ボディ（１００）の第１の表面（１０１）と前記第１の側壁（１１０１）との間の角度が、８０°〜８９°である、請求項２３に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスに関し、特に、縦型トランジスタデバイス及びトランジスタデバイスと並列に接続されたダイオードを含む半導体デバイスに関する。
【背景技術】
【０００２】
パワートランジスタは、数百ボルトまでの電圧阻止能力及び高電流定格を備えたトランジスタであり、縦型ＭＯＳトレンチトランジスタとして実現することができる。この場合に、トランジスタのゲート電極は、半導体ボディの垂直方向に延びるトレンチに配置することができる。ゲート電極は、トランジスタのソース、ボディ及びドリフト領域から誘電的に絶縁され、且つ半導体ボディの横方向においてボディ領域に隣接する。ドレイン領域は、通常、ドリフト領域に隣接し、ソース電極は、ソース領域に接続される。
【０００３】
多くの用途において、トランジスタの負荷経路（ドレイン−ソース経路）と並列に接続されるダイオードを有することが望ましい。トランジスタの集積ボディダイオードが、この目的のために使用されても良い。ボディダイオードは、ボディ領域とドリフト領域との間のｐｎ接合によって形成される。ボディダイオードをトランジスタの負荷経路と並列に接続するために、ボディ領域は、単にソース電極に電気的に接続されても良い。しかしながら、ボディダイオードは、幾つかの用途において、望ましいものよりも低い電流定格を有する可能性がある。
【０００４】
パワートランジスタは、シリコン（Ｓｉ）又は炭化ケイ素（ＳｉＣ）などの従来の半導体材料で実現されても良い。ＳｉＣの特定の性質故に、ＳｉＣの使用は、Ｓｉより高い電圧阻止能力（所与のオン抵抗において）を備えたパワートランジスタを実現できるようにする。しかしながら、高い阻止電圧は、半導体ボディにおける、特にボディ領域とドリフト領域との間のｐｎ接合における高電界に帰着する。通常、ゲート電極及びゲート誘電体のセクションが、このｐｎ接合の近くに配置される。ゲート誘電体の絶縁耐力が、トランジスタデバイスの所望の電圧阻止能力に十分でない場合に、問題が発生する可能性がある。この場合に、ゲート誘電体は、早期に破損する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタデバイス及びダイオードを備えた半導体デバイスであって、トランジスタのゲート電極が、高電界から保護され、ダイオードが、高電流定格及び低損失を有する半導体デバイスを提供する必要がある。
【課題を解決するための手段】
【０００６】
一実施形態は、半導体デバイスに関する。半導体デバイスは、半導体ボディ及び半導体ボディに集積された少なくとも１つのデバイスセルを含む。少なくとも１つのデバイスセルは、ドリフト領域と、ソース領域と、ソース領域とドリフト領域との間に配置されたボディ領域と、を含む。少なくとも１つのデバイスセルは、ダイオード領域と、ダイオード領域とドリフト領域との間のｐｎ接合と、第１の側壁、第１の側壁の反対側の第２の側壁、及び底部を備えたトレンチと、を更に含む。ボディ領域は、第１の側壁に隣接し、ダイオード領域は、第２の側壁に隣接し、且つｐｎ接合は、トレンチの底部に隣接する。少なくとも１つのデバイスセルは、トレンチに配置され、且つゲート誘電体によって、ソース領域、ボディ領域、ダイオード領域及びドリフト領域から誘電的に絶縁されたゲート電極を更に含み、少なくとも１つのデバイスセルは、半導体ボディの第１の表面から半導体ボディの中に延びる更なるトレンチを更に含み、且つ更なるトレンチにおいてソース領域及びダイオード領域に隣接する、更なるトレンチに配置されたソース電極を含む。ダイオード領域は、トレンチの底部の下方に配置された下部ダイオード領域を含む。下部ダイオード領域は、トレンチの底部から離れて最大ドーピング濃度を含む。
【０００７】
別の実施形態は、半導体デバイスを製造する方法に関する。半導体デバイスを製造する方法は、ドリフト領域層、ドリフト領域層に隣接するボディ領域層、及びボディ領域層に隣接するソース領域層を備えた半導体ボディを提供することを含む。方法は、半導体ボディの第１の表面を形成することと、ダイオード領域（３０）が、ソース領域層から、ボディ領域層を通ってドリフト領域層の中に延びるように、少なくとも１つのダイオード領域を形成することであって、ダイオード領域及びドリフト領域層が１つのｐｎ接合を形成する、形成することと、を更に含む。方法は、少なくとも１つのトレンチが、１つの側壁においてボディ領域層に隣接し、第２の側壁においてダイオード領域に隣接し、且つ底部においてｐｎ接合に隣接するように、第１の側壁、第１の側壁の反対側の第２の側壁、及び底部を有する少なくとも１つのトレンチを形成することを更に含む。方法は、ゲート電極、及びゲート電極を半導体ボディから誘電的に絶縁に絶縁するゲート誘電体を少なくとも１つのトレンチに形成することを更に含み、且つ少なくとも１つの更なるトレンチが、ソース領域層及びダイオード領域に隣接するように、少なくとも１つの更なるトレンチを形成することを含む。更に、方法は、更なるトレンチにおいてソース領域層及びダイオード領域に隣接するソース電極を少なくとも１つの更なるトレンチに形成することを含み、ダイオード領域を形成した後に残るソース領域層のセクションは、ソース領域を形成し、少なくとも１つのダイオード領域を形成した後に残るボディ領域層のセクションは、ボディ領域を形成し、少なくとも１つのダイオード領域を形成した後に残るドリフト領域層のセクションは、ドリフト領域を形成し、少なくとも１つのダイオード領域の形成は、トレンチの底部の下方に下部ダイオード領域を形成することと、トレンチの底部から離れて下部ダイオード領域の最大ドーピング濃度を形成することとを含む。
【０００８】
図面に関連して以下で例が説明される。図面は、基本原理を示す役割を果たし、その結果、基本原理を理解するために必要な態様のみが示されている。図面は、一定の縮尺で作成されてはいない。図面において、同じ参照文字は同様の特徴を示す。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体デバイスの垂直断面図を示す。
【図２】図１の半導体デバイスの一実施形態における水平断面図を示す。
【図３】図１に示されている切断面以外の切断面に図２の半導体デバイスの垂直断面図を示す。
【図４】半導体デバイスのダイオード領域におけるドーピング濃度の一実施形態を示す。
【図５】半導体デバイスのチャネル領域及びドリフト領域におけるドーピング濃度の一実施形態を示す。
【図６Ａ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｂ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｃ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｄ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｅ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｆ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｇ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｈ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｉ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図６Ｊ】一実施形態に従って半導体デバイスを製造するための方法を示す。
【図７Ａ】図６Ｂに示されている半導体デバイス構造を製造するための方法の一実施形態を示す。
【図７Ｂ】図６Ｂに示されている半導体デバイス構造を製造するための方法の一実施形態を示す。
【図８】別の実施形態による半導体デバイスの垂直断面図を示す。
【図９】更に別の実施形態による半導体デバイスの垂直断面図を示す。
【図１０Ａ】トレンチの底部及び任意選択の１つの側壁において、より厚いゲート誘電体を生成するための方法の一実施形態を示す。
【図１０Ｂ】トレンチの底部及び任意選択の１つの側壁において、より厚いゲート誘電体を生成するための方法の一実施形態を示す。
【図１０Ｃ】トレンチの底部及び任意選択の１つの側壁において、より厚いゲート誘電体を生成するための方法の一実施形態を示す。
【図１０Ｄ】トレンチの底部及び任意選択の１つの側壁において、より厚いゲート誘電体を生成するための方法の一実施形態を示す。
【図１１Ａ】トレンチの底部及び任意選択の１つの側壁において、より厚いゲート誘電体を生成するための方法の別の実施形態を示す。
【図１１Ｂ】トレンチの底部及び任意選択の１つの側壁において、より厚いゲート誘電体を生成するための方法の別の実施形態を示す。
【図１１Ｃ】トレンチの底部及び任意選択の１つの側壁において、より厚いゲート誘電体を生成するための方法の別の実施形態を示す。
【図１１Ｄ】トレンチの底部及び任意選択の１つの側壁において、より厚いゲート誘電体を生成するための方法の別の実施形態を示す。
【図１２】トレンチに隣接する高度にドープされた領域を生成するための方法の一実施形態を示す。
【図１３】別の実施形態による半導体デバイスの垂直断面図を示す。
【図１４】一実施形態による半導体デバイスの上面図を示す。
【図１５】別の実施形態による半導体デバイスの上面図を示す。
【図１６】図１５の実施形態による半導体デバイスの垂直断面図を示す。
【発明を実施するための形態】
【００１０】
以下の詳細な説明において、添付の図面が参照される。図面は、説明の一部を形成し、図面では、本発明を実施することができる特定の実施形態が実例として示されている。
【００１１】
図１は、半導体デバイスの、具体的には縦型半導体デバイスの、且つより具体的には集積ダイオードを備えた縦型トランジスタデバイスの垂直断面図を示す。半導体デバイスは、第１の表面１０１を備えた半導体ボディ１００を含む。図１は、垂直切断面における半導体デバイスのセクションを示し、それは、第１の表面１０１に垂直なセクションである。半導体ボディ１００は、垂直に、即ち第１の表面１０１に垂直な方向に、且つ水平に、即ち第１の表面１０１と平行な方向に延びる。
【００１２】
図１を参照すると、半導体デバイスは、半導体ボディ１００に集積された少なくとも１つのデバイスセル１０１、１０２を含む。デバイスセルはまた、以下においてトランジスタセルとも呼ばれる。図１において、２つのデバイスセル１０１、１０２が示されている。しかしながら、半導体デバイスは、１つの半導体ボディ１００に集積された数十、数百、数千、数万、数十万、又は更に数百万のデバイスセルなど、３つ以上のデバイスセルを含んでも良い。
【００１３】
図１において、２つのデバイスセル１０１、１０２は、異なる参照文字でラベル付けされ、一方で個別デバイスセル１０１、１０２の同様の特徴は、同様の参照文字でラベル付けされる。図１を参照すると、各トランジスタセル１０１、１０２は、ドリフト領域１１、ソース領域１２、及びボディ領域１３を含む。ボディ領域１３は、ソース領域１２とドリフト領域１１との間に配置される。各デバイスセル１０１、１０２は、ダイオード領域３０、及びダイオード領域３０とドリフト領域１１との間に形成されたｐｎ接合を更に含む。図１の実施形態において、個別デバイスセル１０１、１０２は、ドリフト領域１１を共有する。即ち、個別デバイスセル１０１、１０２は、１つのドリフト領域１１を共通に有する。
【００１４】
図１を参照すると、各デバイスセル１０１、１０２は、トレンチに配置され、且つゲート誘電体２２によってボディ領域１３、ダイオード領域３０、ソース領域１２、及びドリフト領域１１から誘電的に絶縁されたゲート電極２１を更に含む。各デバイスセル１０１、１０２のゲート電極２１を備えたトレンチは、第１の側壁１１０１、第１の側壁１１０１の反対側の第２の側壁１１０２、及び底部１１０３を有する。各デバイスセル１０１、１０２のボディ領域１３は、対応するトレンチの第１の側壁１１０１に隣接し、ダイオード領域３０は、対応するトレンチの第２の側壁１１０２に隣接し、ドリフト領域１１とダイオード領域３０との間のｐｎ接合は、対応するトレンチの底部１１０３に隣接する。各デバイスセル１０１、１０２は、半導体ボディ１００の第１の表面１０１から半導体ボディの中に延びる更なるトレンチを更に含む。この更なるトレンチはまた、以下においてコンタクトトレンチとも呼ばれる。ソース電極４１が、第１の表面１０１の上に配置され、ソース電極４１の電極セクション４３は、それがコンタクトトレンチにおいてソース領域１２及びダイオード領域３０に隣接するように、コンタクトトレンチに配置される。ダイオード領域３０は、トレンチの底部１１０３の下方に配置される下部ダイオード領域を含む。この下部ダイオード領域は、トレンチの底部１１０３から離れて最大ドーピング濃度を含む。
【００１５】
図１に示されている実施形態を参照すると、デバイスセル１０１などの１つのデバイスセルのダイオード領域３０は、ソース領域１２に隣接し、且つソース領域１２から、デバイスセル１０２などの隣接するデバイスセルのボディ領域１３を通って、ｐｎ接合が形成されるドリフト領域１１の中に延びる。別の実施形態において、ダイオード領域３０は、ソース領域１２から垂直に離間される。
【００１６】
図１を参照すると、各デバイスセル１０１、１０２は、表面１０１から、ソース領域１２を通ってダイオード領域３０の中に延びる更なるトレンチを更に含む。各デバイスセル１０１、１０２の更なるトレンチは、第１の側壁１１５１、第１の側壁１１５１の反対側の第２の側壁１１５２、及び底部１１５３を有する。ソース領域１２は、対応する更なるトレンチの第１及び第２の側壁１１５１、１１５２に隣接する。各デバイスセル１０１、１０２のダイオード領域３０は、対応するコンタクトトレンチの第１及び第２の側壁１１５１、１１５２並びに底部１１５３に隣接する。しかしながら、これは、単に例である。（図１において一点鎖線によって示されている）一実施形態において、ダイオード領域３０は、第１の側壁１１５１及び底部１１５３に隣接し、ボディ領域１３は、対応するコンタクトトレンチの第２の側壁１１５２に隣接する。即ち、コンタクトトレンチは、（図１において一点鎖線によって示されているように）ダイオード領域３０及びボディ領域１３の中に延びる。
【００１７】
図１を参照すると、ソース電極４１は、絶縁層５１上に、且つコンタクトトレンチに形成される。ソース電極４１は、絶縁層５１によってゲート電極２１から電気的に絶縁され、且つ個別ダイオード領域３０及び個別ソース領域１２をソース端子Ｓ（図１には単に概略的に示されている）に電気的に接続するか、又はソース端子Ｓをコンタクトトレンチに形成する。コンタクトトレンチが、ボディ領域１３（図１における一点鎖線を参照）の中に延びる実施形態において、ソース電極４１は、個別ボディ領域１３をソース端子Ｓに電気的に接続するか、又はソース端子Ｓをコンタクトトレンチに形成する。ソース電極層４１は、例えば、チタン（Ｔｉ）、白金（Ｐｔ）、ニッケル合金などを含む。第２の電極層４１２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などを含む。一実施形態によれば、ソース電極層４１は、例えば、半導体ボディ１００に隣接するチタン（Ｔｉ）層、拡散バリアとしての窒化チタン（ＴｉＮ）層、及びＴｉＮ層上のアルミニウム−銅（ＡｌＣｕ）層などの幾つかの異なる層を含む複合電極である。図１に示されている実施形態において、ソース電極４１は、コンタクトトレンチにおいて、ソース領域１２、ダイオード領域３０、及び任意選択的にボディ領域１３と接触する。
【００１８】
図１を参照すると、半導体デバイスは、ドリフト領域１１に隣接するドレイン領域１４を更に含む。任意選択的に、ドリフト領域１１と同じドーピング型であるが、しかしドリフト領域１１においてより高度にドープされたフィールドストップ領域（図示せず）が、ドリフト領域１１とドレイン領域１４との間に配置される。ドレイン領域１４は、ドレイン端子Ｄ（図１では単に概略的に示されている）に電気的に接続される。個別デバイスセル１０１、１０２は、１つのドレイン領域１４を共有する。即ち、個別デバイスセル１０１、１０２に共通の１つのドレイン領域１４が存在する。
【００１９】
個別デバイスセル１０１、１０２は、コンタクトトレンチにおけるソース電極４１を介してソース端子Ｓにソース領域１２を接続することによって、ドレイン領域１４を共有し、ドレイン領域１４をドレイン端子Ｄに接続することによって、且つゲート電極２１を共通ゲート端子Ｇに電気的に接続することによって、並列に接続される。ゲート端子Ｇへのゲート電極２１の接続は、図１に単に概略的に示されている。ゲート端子Ｇにゲート電極２１を接続する１つの可能な方法が、本明細書において以下で図２及び３に関連して説明される。
【００２０】
図１に示されている半導体デバイスは、集積ダイオードを備えたＭＯＳトランジスタデバイスである。トランジスタデバイスは、ｎ型デバイス又はｐ型デバイスとして実現することができる。ｎ型デバイスにおいて、ソース領域及びドリフト領域１１は、ｎドープされ、一方でボディ領域１３は、ｐドープされる。ｐ型デバイスにおいて、ソース領域１２及びドリフト領域１１は、ｐドープされ、一方でボディ領域１３は、ｎドープされる。トランジスタデバイスは、エンハンスメント（ノーマリオフ）デバイス、又は空乏型（ノーマリオン）デバイスとして実現することができる。エンハンスメントデバイスにおいて、個別デバイスセル１０１、１０２のボディ領域１３は、ゲート誘電体２２に隣接する。空乏型デバイスには、ゲート誘電体２２に沿ってソース領域１２及びドリフト領域１１と同じドーピング型のチャネル領域１５（図１に破線で示されている）が存在する。各デバイスセル１０１、１０２のチャネル領域１５は、ゲート誘電体２２に沿って、対応するソース領域１２からドリフト領域１１に延び、且つトランジスタデバイスがオフにされた場合に、電荷キャリアを失う。代替として、ゲート誘電体２２は、ゲート駆動電圧（ゲート−ソース電圧）がゼロの場合に、ゲート誘電体２２に沿ってボディ領域１３に伝導チャネルの生成をもたらす固定電荷を含む。
【００２１】
更に、トランジスタデバイスは、ＭＯＳＦＥＴ又はＩＧＢＴとして実現することができる。ＭＯＳＦＥＴにおいて、ドレイン領域１４は、ソース領域１２及びドリフト領域１１と同じドーピング型を有し、一方でＩＧＢＴにおいて、ドレイン領域１４は、ソース領域１２及びドリフト領域１１のドーピング型と相補的なドーピング型を有する。ＩＧＢＴにおいて、ドレイン領域１４はまた、コレクタ領域とも呼ばれる。
【００２２】
ダイオード領域３０は、ボディ領域１３と同じドーピング型を有し、そのドーピング型は、ドリフト領域１１のドーピング型と相補的なドーピング型である。図１におけるデバイスセル１０１などの１つのデバイスセルのダイオード領域３０が、図１におけるデバイスセル１０２などの隣接するデバイスセルのボディ領域１３に隣接するため、各デバイスセルのボディ領域１３は、隣接するデバイスセルのダイオード領域３０を通してソース電極４１に電気的に接続される。（図１における一点鎖線によって示されている）一実施形態において、コンタクトトレンチにおけるソース電極４１は、各デバイスセルのボディ領域１３に隣接し、その結果、ボディ領域１３は、コンタクトトレンチにおけるソース電極４１に電気的に接続される。
【００２３】
任意選択的に、各ダイオード領域３０は、２つの異なってドープされた半導体領域、即ちドリフト領域１１に隣接し、且つドリフト領域１１とｐｎ接合を形成する第１の領域３１と、第１の領域３１をソース電極４１に電気的に接続する第２の領域３２と、を含む。この実施形態において、ソース電極４１は、コンタクトトレンチにおいて第２のダイオード領域３２に接続される。第２の領域３２は、以下ではコンタクト領域とも呼ばれるが、第１の領域３１より高いドーピング濃度を有しても良い。図１に示されている実施形態において、図１におけるデバイスセル１０１などの１つのデバイスセルのコンタクト領域３２は、対応するトレンチの第２の側壁と同様に、対応する更なるトレンチの第１の側壁１１５１に隣接し、且つ図１におけるデバイスセル１０２などの隣接するデバイスセルのボディ領域１３をコンタクトトレンチにおけるソース電極４１に電気的に接続する。
【００２４】
各デバイスセル１０１、１０２のダイオード領域３０は、ドリフト領域１１及びドレイン領域１４とバイポーラダイオードを形成する。このバイポーラダイオードの回路記号がまた、図１に示されている（図１に示されている回路記号の極性は、ｎ型半導体デバイスに関係する。ｐ型デバイスにおいて、極性は、逆にされる）。個別デバイスセル１０１、１０２のダイオード領域３０とドリフト領域１１との間に形成されるダイオードは、並列に接続され、且つＭＯＳトランジスタの負荷経路（ドレイン−ソース経路）と並列に接続される。ＭＯＳトランジスタのドレイン−ソース経路は、ドレイン端子Ｄとソース端子Ｓとの間の内部経路である。個別ダイオードは、第１の極性を備えた電圧が、ＭＯＳトランジスタのドレイン及びソース端子Ｄ、Ｓ間に印加された場合に、逆バイアスをかけられ（阻止）、個別ダイオードは、第２の極性を備えた電圧が、ドレイン及びソース端子Ｄ、Ｓ間に印加された場合に、順方向バイアスをかけられる（導通）。ｎ型半導体デバイスにおいて、ダイオードは、正電圧が、ドレイン及びソース端子Ｄ、Ｓ間に印加された場合に、逆バイアスをかけられ、ダイオードは、負電圧が、ドレイン及びソース端子Ｄ、Ｓ間に印加された場合（ソース及びドレイン端子Ｓ、Ｄ間の正電圧である）に、順方向にバイアスをかけられる。個別ダイオードは、トランジスタセルのボディダイオードと平行である。ボディダイオードは、個別デバイスセル１０１、１０２のボディ領域１３及びドリフト領域１１によって形成されたダイオードである。しかしながら、ボディダイオードと異なり、ダイオード領域３０とドリフト領域１１との間のダイオードの特性は、ＭＯＳトランジスタの特性と無関係に広く調整することができる。具体的には、ダイオード領域３０とドリフト領域１１との間のダイオードは、ダイオード領域３０とドリフト領域１１との間のｐｎ接合が、比較的大きな面積を有するようにダイオード領域３０を実現することによって、高電流定格を有するように実現することができる。
【００２５】
図１の半導体デバイスは、ドレイン及びソース端子Ｄ、Ｓ間に負荷電圧を印加することによって、且つ駆動電位をゲート電極Ｇに印加することによって、従来のＭＯＳトランジスタのように動作させることができる。１つの動作方法が、ｎ型半導体デバイスに関連して簡潔に説明される。しかしながら、この操作方法はまた、ｐ型デバイスにも当てはまり、ｐ型デバイスにおいて、以下で説明される電圧の極性は反転される。半導体デバイスは、個別デバイスセル１０１、１０２のボディダイオード及び追加のダイオード（ダイオード領域３０とドリフト領域１１との間のダイオード）に逆バイアスをかける負荷電圧がドレイン及びソース端子Ｄ、Ｓ間に印加された場合に、順方向動作モードである。この電圧は、ｎ型デバイスにおいて正電圧である。順方向動作モードにおいて、ＭＯＳトランジスタは、ゲート端子Ｇに印加される駆動電位を介して、オン及びオフに切り替えることができる。ＭＯＳトランジスタは、ゲート端子Ｇに印加された駆動電位が、ソース領域１２とドリフト領域１１との間のボディ領域１３に伝導チャネルを生成する場合に、オン（オン状態）に切り替えられ、ＭＯＳトランジスタは、ボディ領域１３における伝導チャネルが阻止された場合に、オフ（オフ状態）に切り替えられる。トランジスタデバイスをオン又はオフに切り替える駆動電位の絶対値は、トランジスタデバイスの特定の型（エンハンスメントデバイス又は空乏型デバイス）に依存する。
【００２６】
半導体デバイスは、ボディダイオード及び追加のダイオードに順方向バイアスをかける電圧がドレイン及びソース端子Ｄ、Ｓ間に印加された場合に、逆方向動作モードである。この動作モードにおいて、半導体デバイスは、負荷電圧の極性のみによって主に制御することができる。また、正のゲートソース電圧を印加することによって、トランジスタをオンにすることが可能であり、その結果、ＭＯＳチャネルは、ボディ領域１３とドリフト領域１１との間のｐｎ接合を迂回する。
【００２７】
半導体デバイスが、順方向動作モードである場合及び半導体デバイスがオフにされた場合に、ダイオード領域３０とドリフト領域１１との間のｐｎ接合、及びボディ領域１３とドリフト領域１１との間のｐｎ接合は、空乏領域が、ｐｎ接合で始まるドリフト領域１１において拡大するように、逆バイアスをかけられる。負荷電圧が増加すると、空乏領域は、ドレイン領域１４の方向においてドリフト領域１１の中により深く拡大する。負荷電圧が増加し、且つ空乏領域が、ドリフト領域１１の中により深く拡大すると、ｐｎ接合における電界強度もまた増加する。ボディ領域１３と第１のドリフト領域１１との間のｐｎ接合が、ゲート誘電体２２に近いため、ゲート誘電体２２は、高負荷電圧が印加された場合に、即ち高電界強度が発生した場合に、損傷される可能性がある。しかしながら、図１の半導体デバイスにおいて、２つの隣接するデバイスセル１０１、１０２のダイオード領域３０は、ドリフト領域１１と一緒に、ＪＦＥＴ（接合型電界効果トランジスタ）として機能する。このＪＦＥＴは、２つの隣接するダイオード領域３０間にチャネル領域１１１を有する。負荷電圧が増加するにつれて、且つドリフト領域１１の電位が増加するにつれて、ＪＦＥＴは、負荷電圧が更に増加した場合に更に増加するために、チャネル領域１１１をピンチオフし、且つボディ領域１３とドリフト領域１１との間のｐｎ接合における電界の電界強度を防ぐ。
【００２８】
ＪＦＥＴのチャネル１１１がピンチオフする負荷電圧は、例えば、半導体ボディ１００の横方向における２つの隣接するダイオード領域３０間の距離に依存する。半導体ボディ１００の「横方向」は、垂直方向（そこでは、ドレイン領域１４が、ボディ領域１３及びダイオード領域３０から離間される）に直角であり、且つ第１の表面１０１とほぼ平行である。２つの隣接するダイオード領域３０間のこの横方向距離は、例えば、０．５μｍ（マイクロメートル）〜２μｍ（マイクロメートル）、又はゲート電極２１を収容するトレンチの幅の０．２５倍〜１．５倍である。トレンチの「幅」は、第１及び第２の側壁１１０１、１１０２間の距離である。図１の実施形態に示されているように、トレンチが先細にされる場合に、幅は、第１及び第２の側壁１１０１、１１０２間の最大距離か、又は幅の平均である。別の実施形態によれば、２つの隣接するダイオード領域３０間の横方向距離は、トレンチ１１０の下のドリフト領域１１の横方向におけるダイオード領域３０の寸法（幅）の３０％〜６０％である。ダイオード領域が、ドリフト領域１１において可変幅を有する場合に、幅は、最大幅又は平均幅のいずれかである。
【００２９】
各デバイスセル１０１、１０２は、チャネル領域を含み、チャネル領域は、ゲート誘電体２２に沿ったボディ領域１３の領域であるか、又はチャンネル領域は、任意選択のチャネル領域１５（図１に破線で示されている）である。ゲート誘電体２２に沿ったチャネル領域は、トランジスタデバイスがオン状態である場合に、電荷キャリアが、ソース領域１２からドリフト領域１１へ流れることができるようにする。図１を参照すると、ソース領域１２は、ゲートトレンチ（ゲート電極２１及びゲート誘電体２２を含むトレンチ）の第１の側壁１１０１及び第２の側壁１１０２に隣接しても良い。ソース領域１２とドリフト領域１１との間の電流フローをボディ領域１３におけるチャネル領域に、即ち第１の側壁１１０１に沿ったチャネル領域に制限することが望ましくなり得る。そのために、ダイオード領域３０、特に第２のダイオード領域セクション３２は、ボディ領域１３より高いドーピング濃度を有しても良い。ダイオード領域のより高いドーピング濃度は、次の効果を有する。即ち、ボディ領域１３に反転チャネルをもたらすゲート電位（ゲート電極の電位）において、ダイオード領域３０には反転チャネルがないか、又はほぼないという効果を有する。各デバイスセル１０１、１０２のダイオード領域３０は、チャネル領域に重ならない。即ち、ダイオード領域３０とドリフト領域１１との間のｐｎ接合は、個別ゲートトレンチの底部１１０３に隣接し、且つチャネル領域の方向においてゲートトレンチを越えては延びない。従って、ダイオード領域３０は、チャネル領域から、それぞれドリフト領域１１及びドレイン領域１４への電荷キャリアフローを抑制しない。
【００３０】
半導体デバイスの電圧阻止能力は、とりわけ、ダイオード領域３０とドレイン領域１４との間の距離に依存する。この距離は、所望の電圧阻止能力に従って製造プロセスにおいて調整することができる。経験則として、ＳｉＣ半導体ボディ１００において、ドレイン領域１４とダイオード領域３０との間の距離は、１００Ｖ電圧阻止能力当たり０．８マイクロメートル〜１．０マイクロメートルである。
【００３１】
半導体ボディ１００は、炭化ケイ素など（ＳｉＣ）などの従来の半導体材料、特にワイドバンドギャップ半導体材料を含んでも良い。図１に示されているデバイストポロジは、特に、ＳｉＣ技術で実現される半導体デバイスに適している。例えば、半導体ボディ１００がＳｉＣを含む場合に、ゲート誘電体２２は、二酸化ケイ素（ＳｉＯ２）として実現されても良い。ＳｉＯ２のゲート誘電体２２は、高電圧デバイスにおいて発生する可能性がある高電界強度にさらされた場合に、劣化に悩まされる可能性がある。かかるデバイスにおいて、ダイオード領域３０及びドリフト領域１１によって形成されたＪＦＥＴは、半導体デバイスがオフにされ、且つ高負荷電圧がドレイン及びソース端子Ｄ、Ｓ間に印加された場合に、ゲート誘電体２２を効率的に保護する。逆動作モードにおいて、ソース電極４１に直接接続される追加のダイオードは、ＭＯＳトランジスタの負荷経路と並列に接続される、低損失の非常に効率的なダイオードである。
【００３２】
ドリフト領域１１のドーピング濃度は、例えば、１Ｅ１４ｃｍ−３〜１Ｅ１７ｃｍ−３である。ボディ領域１３のドーピング濃度は、例えば、５Ｅ１６ｃｍ−３ 〜５Ｅ１７ｃｍ−３である。ソース領域及びドレイン領域１２、１４のドーピング濃度は、例えば、１Ｅ１９ｃｍ−３より高い。ダイオード領域３０のドーピング濃度は、例えば、１Ｅ１８ｃｍ−３〜１Ｅ１９ｃｍ−３である。
【００３３】
図１を参照すると、各デバイスセル１０１、１０２のボディ領域１３は、第１の側壁１１０１において、対応するゲートトレンチに隣接する。特に、ゲートトレンチが先細の側壁を有する場合に、第１及び第２の側壁１１０１、１１０２は、半導体ボディ１００の結晶格子の異なる結晶面に対応しても良い。一実施形態によれば、半導体ボディ１００は、六角形のＳｉＣ結晶を含み、ゲートトレンチは、先細の側壁を有し、その結果、第１の側壁１１０１は、ＳｉＣ結晶における１１−２０面に対応する。この場合に、個別チャネル領域は、比較的低い抵抗を特徴とする。この実施形態において、第１の側壁１１０１は、ＳｉＣ半導体ボディの結晶のｃ軸と整列される。ｃ軸（六角形の主軸）は、ＳｉＣ結晶の成長面（０００１面）に垂直である。この成長面は、図１に示されていない。トレンチの底部１１０３は、第１の表面１０１とほぼ平行である。
【００３４】
トレンチ１１０の第１の側壁１１０１と第１の表面１０１との間の角度α（アルファ）は、成長面（０００１面）に対する第１の表面の向きに依存する。一実施形態によれば、第１の表面１０１は、成長面に対して傾斜され、第１の表面１０１と成長面との間の角度は、１°〜１０°、特に２°〜８°であっても良い。この場合に、αは、８０°（９０°−１０°）〜８９°（９０°−１°）、特に８２°（９０°−８°）〜８８°（９０°−２°）である。特定の一実施形態によれば、第１の表面１０１と成長面との間の角度は、４°であり、その結果、第１の表面１０１とトレンチ１１０の第１の側壁１１０１との間の角度αは、８６°である。ｃ軸に対する第１の側壁の整列が、ボディ領域１３においてゲート誘電体２２に沿ってチャネル領域の低抵抗に帰着するように、１１−２０面（同様に（１１−２０）面と書かれても良い）に沿ってＳｉＣ結晶における高荷電キャリア移動度が存在する。
【００３５】
ゲートトレンチは、長尺状のトレンチとすることができ、ゲート電極２１は、図１の垂直断面図では見えない位置でゲート端子電極に接続することができる。
【００３６】
図２は、長尺状のゲートトレンチを含む図１の半導体デバイスの一実施形態における水平断面図を示す。図２は、半導体ボディ１００の３つの異なる水平層における半導体デバイスの特徴を示す。図２において、ゲート電極２１及びゲート誘電体２２は、点線で示されている。図２から分かるように、ゲート電極２１及びゲート誘電体２２を備えたゲートトレンチは、長尺状のトレンチである。ソース領域１２、及び任意選択のコンタクト領域３２を備えたダイオード領域３０は、ゲートトレンチと平行に延在する。図２は、ソース電極セクション４３を備えたコンタクトトレンチを（破線で）更に示す。一点鎖線で示されているのは、コンタクトトレンチが、対応するボディ領域１３（図１を参照）に隣接する一実施形態である。更に、ゲート電極と接触するための絶縁層５１のコンタクト開口部５３が、図２に実線で示されている。これらの開口部５３は、半導体ボディ１００の第１の横方向ｚにおいてコンタクトトレンチから離間される。個別ゲートトレンチ及び個別ダイオード領域３０は、本実施形態において第１の横方向ｚに直角の第２の横方向ｙにおいて離間される。
【００３７】
図１及び２を参照すると、ソース電極４１は、コンタクトトレンチが配置され且つコンタクトトレンチにおいてコンタクト領域３２及びソース領域１２に電気的に接続される領域において、絶縁層５１を覆う。
【００３８】
ゲート接続電極（ゲートランナー）４２は、第１の横方向ｚにおいてソース電極４１から離間され、且つコンタクト開口部５３が配置される領域において絶縁層５１を覆う。ゲート接続電極４２は、コンタクト開口部５３においてゲート電極２１に電気的に接続される。図２を参照すると、ソース電極４１及びゲート接続電極４２は、ほぼ平行であっても良い。
【００３９】
図１に示されている垂直断面図は、図２に示されている切断面Ａ−Ａにおける垂直断面図に対応する。図３は、図２に示されている切断面Ｂ−Ｂにおける垂直断面図を示し、切断面Ｂ−Ｂは、ゲート接続電極４２及びコンタクト開口部５３を切断する。図３を参照すると、絶縁層５１は、ソース領域１２をゲート接続電極４２から分離し、ゲート接続電極４２は、コンタクト開口部５３を通ってゲート電極２１に電気的に接続される。
【００４０】
一実施形態によれば、半導体デバイスは、ソース端子Ｓに接続された１つのソース電極４１、及びゲート端子Ｇに接続された１つのゲート接続電極４２を含む。更なる実施形態（図示せず）によれば、半導体デバイスは、ゲート端子Ｇにそれぞれ接続された幾つかのゲート接続電極４２、及びソース端子Ｓにそれぞれ接続された幾つかのソース電極４１を含み、ゲート接続電極４２及びソース電極４１は、ほぼ平行であり、且つ第１の横方向ｚに交互に配置される。
【００４１】
図１及び２を参照すると、ダイオード領域３０は、半導体ボディ１００の垂直方向においてトレンチの底部１１０３の下方に位置する領域を含む。半導体ボディ１００の「垂直方向」は、半導体ボディ１００の第１の表面１０１に垂直な方向である。底部１１０３の下のダイオード領域３０のこの領域は、以下において「下部ダイオード領域」と呼ばれる。ダイオード領域３０が、第１のダイオード領域３１及び第２のダイオード領域３２を含む実施形態において、下部ダイオード領域は、第１のダイオード領域３１及び第２のダイオード領域３２のセクションを含んでも良い。
【００４２】
一実施形態によれば、下部ダイオード領域は、それが最大ドーピング濃度を有する領域が、トレンチの底部１１０３から離間されるように、垂直方向に可変ドーピング濃度を有する。これは、図４に関連して以下で説明される。
【００４３】
図４は、図１に示されているラインＩ−Ｉに沿ったダイオード領域３０のドーピング濃度Ｎ３０を示す。図４において、ｘは、第１の表面１０１と、ドーピング濃度が図４に示されている個別位置との間の距離を表す。ｘ０は、ダイオード領域３０の上端、即ちソース領域１２とダイオード領域３０との間の接合部の位置を示し、ｘ１は、トレンチ底部１１０３の位置を示し、ｘ２は、ダイオード領域３０がドリフト領域とｐｎ接合を形成するダイオード領域３０の下端を示す。図４において、ダイオード領域３０を形成するドーパントのドーピング濃度のみが示されている。上記のように、これらのドーパントは、ｎ型トランジスタデバイスにおいてｐ型ドーパントであり、ｐ型トランジスタデバイスにおいてｎ型ドーパントである。図４を参照すると、ダイオード領域３０のドーピング濃度は、トレンチ底部１１０３から離間された位置における下部ダイオード領域３０で極大値を有する。トレンチ底部１１０３と最大値の位置ｘ３との間の最短距離ｄは、例えば、２００ナノメートル（ｎｍ）〜１マイクロメートル（μｍ）、特に２５０ナノメートル〜５００ナノメートルである。一実施形態によれば、下部ダイオード領域におけるこの最大ドーピング濃度は、１Ｅ１８ｃｍ−３〜５Ｅ１８ｃｍ−３である。
【００４４】
図４を参照すると、下部ダイオード領域における最大ドーピング濃度は、全体的なダイオード領域３０の極大値であっても良い。即ち、ダイオード領域は、ドーピング濃度の絶対最大値、又は下部ダイオード領域の外側の、且つ下部ダイオード領域３０の最大ドーピング濃度より高いドーピング濃度領域の更なる極大値を含んでも良い。図４に示されている実施形態において、ダイオード領域３０は、位置ｘ０における上端（接合部）の近くでドーピング濃度の絶対最大値を有する。ドーピング濃度の絶対最大値を有するこの領域は、ソース電極４１が、それぞれのコンタクトトレンチにおいてダイオード領域３０と電気的に接続するコンタクト領域として機能する。この領域における最大ドーピング濃度は、例えば、１Ｅ１９ｃｍ−３〜１Ｅ２０ｃｍ−３である。一実施形態によれば、トレンチ底部１１０３と最大（極大）ドーピング濃度を備えた位置ｘ３との間にドーピング濃度の最小値（極小値）がある。一実施形態によれば、この最小ドーピング濃度は、トレンチ底部に隣接する領域にある。一実施形態によれば、この最小ドーピング濃度は、５Ｅ１７ｃｍ−３〜１Ｅ１８ｃｍ−３である。
【００４５】
トレンチ底部１１０３から離間された下部ダイオード領域のドーピング濃度の極大値を備えたダイオード領域３０の実現は、半導体デバイスがブロッキング状態である場合に、ゲート誘電体２２を高電界から効果的に保護するのを支援する。
【００４６】
一実施形態によれば、ドリフト領域１１は、チャネル領域１１１におけるローカルに増加されたドーピング濃度を有する。これは、図５に関連して以下で説明される。図５は、図１に示されているラインＩＩ−ＩＩに沿ったドーピング濃度を示す。図５では、ソース領域１２のドーピング濃度Ｎ１２、ボディ領域１３のドーピング濃度Ｎ１３、及びドリフト領域１１のドーピング濃度Ｎ１１が示されている。図４において、ｘ０’は、第１の表面１０１の位置を示し、ｘ１は、トレンチ底部１１０３の位置を示し、ｘ２は、ダイオード領域３０の下端の位置を示す。図５を参照すると、ドリフト領域１１は、ドレイン領域１４の方向でドリフト領域１１より更に下の領域におけるよりも、ボディ領域１３に隣接する領域において、より高いドーピング濃度を有する。即ち、ドリフト領域１１は、ボディ領域１３及びドリフト領域１１間の境界におけるｐｎ接合と、ダイオード領域３０の下端の垂直位置に対応する垂直位置との間の領域において最大ドーピング濃度を有する。増加されたドーピング濃度を備えたこの領域の長さは、例えば、２００ナノメートル〜１マイクロメートルである。この領域におけるドーピング濃度は、例えば、チャネル領域１１１の外側のドーピング濃度の少なくとも２倍である。一実施形態によれば、チャネル領域１１１のより高度にドープされたセクションにおけるドーピング濃度は、５Ｅ１６ｃｍ−３〜１Ｅ１７ｃｍ−３である。チャネル領域１１１の外側において、ドリフト領域１１のドーピング濃度は、２Ｅ１６ｃｍ−３未満である。チャネル領域１１１のより高いドーピングは、半導体デバイスのオン抵抗を低減するのを支援するが、オン抵抗は、半導体デバイスのオン状態における電気抵抗である。一実施形態によれば、チャネル領域１１１のより高度にドープされたセクションは、下部ダイオード領域がドーピング最大値を有する垂直位置ｘ３を覆う。
【００４７】
別の実施形態によれば、ドリフト領域１１は、ダイオード領域３０の下方に更なる高度にドープされた領域１１２を含む。この更なるより高度にドープされた領域１１２（図１に破線で示されている）は、ダイオード領域３０に隣接しても良く、且つ横方向において、チャネル領域１１１の方向にダイオード領域３０を越えて延びても良い。この更なるより高度にドープされた領域１１２のドーピング濃度は、チャネル領域１１１におけるより高度にドープされた領域のドーピング濃度に対応しても良い。この更なるより高度にドープされた領域１１２は、チャネル領域１１１におけるより高度にドープされた領域から離間されても良い。
【００４８】
本明細書で前に説明されたような半導体デバイスを製造する方法の一実施形態が、以下で図６Ａ〜６Ｊに関連して説明される。これらの図のそれぞれは、方法の個別方法ステップ中の半導体ボディ１００の垂直断面図を示す。
【００４９】
図６Ａを参照すると、方法は、ドリフト領域層１１１、ドリフト領域層１１１に隣接するボディ領域層１１３、及びボディ領域層１１３に隣接するソース領域層１１２を備えた半導体ボディ１００を提供することを含む。ソース領域層１１２は、半導体ボディ１００の第１の表面１０１を形成する。半導体ボディ１００は、ボディ領域層１１３の反対側の、ドリフト領域層１１１に隣接するドレイン領域層１１４を更に含む。任意選択的に、ドリフト領域層１１１と同じドーピング型であるが、しかしドリフト領域層１１１より高度にドープされたフィールドストップ領域層（図示せず）が、ドレイン領域層１１４とドリフト領域層１１１との間に配置される。完成した半導体デバイスにおいて、ドリフト領域層１１１は、ドリフト領域１１を形成し、ボディ領域層１１３は、ボディ領域１３を形成し、ソース領域層１１２は、ソース領域１２を形成し、ドレイン領域層１１４は、ドレイン領域１４を形成する。個別半導体層１１１〜１１４のドーピング型及びドーピング濃度は、個別半導体層によって形成されたデバイス領域のドーピング型及びドーピング濃度に対応する。個別デバイス領域のこれらのドーピング型及びドーピング濃度は、本明細書で前に説明された。
【００５０】
図６Ａの半導体ボディ１００は、幾つかの異なってドープされた半導体層を有する半導体ボディを生成するための従来の技術を用いて生成することができる。一実施形態によれば、半導体ボディ１００の生成は、ドレイン領域層１１４を形成する半導体基板を提供することと、ドレイン領域層１１４上に第１のエピタキシャル層としてドリフト領域層１１１を成長させることと、ドリフト領域層１１１上に第２のエピタキシャル層としてボディ領域層１１３を成長させることと、ボディ領域層１１３上に第３のエピタキシャル層としてソース領域層１１２を成長させることと、を含む。個別エピタキシャル層は、個別エピタキシャルプロセス中にその場でドープすることができる。
【００５１】
第２の実施形態によれば、ドリフト領域層１１１のドーピング濃度に対応するドーピング濃度を有する半導体基板が提供される。ボディ領域層１１３及びソース領域層１１２を形成するために、注入プロセスによって、ドーピング原子が、第１の表面１０１を通して、この基板の中に注入される。更に、ドーピング原子は、ドレイン領域層１１４を形成するために、第１の表面１０１の反対側の第２の表面１０２を通して基板の中に注入される。
【００５２】
第３の実施形態によれば、ドレイン領域層１１４を形成する半導体基板が提供される。エピタキシャル層が、ドレイン領域層１１４上に成長され、エピタキシャル層は、ドリフト領域層１１１のドーピング濃度に対応するドーピング濃度を有する。このエピタキシャル層は、半導体ボディ１００の第１の表面１０１を形成する。最後に、ボディ領域層１１３及びソース領域層１１２を形成するために、ドーピング原子が、第１の表面１０１を通してエピタキシャル層の中に注入される。
【００５３】
図６Ｂを参照すると、半導体ボディ１００の第２の横方向ｙにおいて離間されるダイオード領域３０が形成される。ダイオード領域３０の形成は、ドリフト領域層１１１に第１のダイオード領域３１を形成することと、第２のダイオード領域（コンタクト領域）３２を形成することと、を含んでも良く、コンタクト領域３２は、ボディ領域層１１３を通って第１のダイオード領域３１の中に延びる。図６Ｂに示されている実施形態において、第２のダイオード領域３２は、ソース領域層１１２に隣接する。しかしながら、これは、単に例である。別の実施形態（図示せず）によれば、第２のダイオード領域３２は、半導体ボディ１００の垂直方向においてソース領域層１１２から離間される。更に別の実施形態（図示せず）によれば、第２のダイオード領域３２は、ソース領域層１１２の中に延びるが、しかし第１の表面１０１から離間される。第１及び第２のダイオード領域３１、３２の形成は、従来の注入プロセスを含んでも良い。ダイオード領域３０を生成するための方法の実施形態が、本明細書において更に以下で図７Ａ及び７Ｂに関連して説明される。
【００５４】
図６Ｃを参照すると、方法は、半導体ボディ１００の第１の表面１０１にトレンチを生成することを更に含む。トレンチは、それぞれ、第１の側壁１１０１、第１の側壁１１０１の反対側の第２の側壁１１０２、及び底部１１０３を含む。トレンチは、ボディ領域層１１３及びソース領域層１１２を幾つかのセクションに細分し、ダイオード領域３０を形成する前にボディ領域層１１３のドーピング濃度を有する領域が、ボディ領域１３を形成し、ダイオード領域３０を形成する前にソース領域層１１２のドーピング濃度を有する領域が、半導体デバイスのソース領域１２を形成する。図６Ｃを参照すると、トレンチ１１０は、各トレンチ１１０の第１の側壁１１０１が、１つのソース領域１２及び１つのボディ領域１３に隣接するように、且つ各トレンチ１１０の第２の側壁１１０２が、１つのソース領域１２及び１つのダイオード領域３０、特にダイオード領域３０のコンタクト領域３２に隣接するように、形成される。この場合に、ダイオード領域３０とドリフト領域１１との間に形成されたｐｎ接合は、各トレンチ１１０の底部１１０３に隣接する。トレンチ１１０の形成は、エッチングマスク２１０を用いる従来のエッチングプロセスを含んでも良い。
【００５５】
任意選択的に、個別トレンチの側壁１１０１、１１０２と底部１１０３との間の角が丸められるトレンチ１１０の後処理がある。かかる丸めプロセスの結果は、図６Ｄに示されている。丸めプロセスは、水素含有雰囲気における熱処理を含んでも良い。この熱処理における温度は、例えば、１２００℃〜１７００℃であり、期間は、例えば、１分〜６０分である。一実施形態によれば、側壁１１０１、１１０２と底部１１０３との間の角は、ゲート誘電体２２が第１の側壁１１０１に沿って有する厚さの少なくとも２倍又は少なくとも４倍の半径で形成される。ゲート誘電体２２は、以下で説明されるプロセスステップで形成される。一実施形態によれば、角の半径は、少なくとも３００ナノメートル（ｎｍ）である。このプロセスは、トレンチの底部における角だけでなく、第１の表面１０１と側壁１１０１、１１０２（図示せず）との間の角も丸める。
【００５６】
一実施形態によれば、トレンチ１１０は、先細の側壁を用いて形成される。一実施形態によれば、半導体ボディ１００は、ＳｉＣを含み、トレンチ１１０は、第１の側壁１１０１が、ＳｉＣ半導体結晶のｃ軸と整列されるように、先細の側壁を用いて形成される。
【００５７】
先細の側壁を用いたトレンチの形成は、第１のエッチング速度で垂直方向において、且つ第１のエッチング速度より遅い第２のエッチング速度で横方向において半導体ボディをエッチングするエッチングプロセスを含んでも良い。第１の表面１０１により近いトレンチの側壁１１０１、１１０２が、底部１１０３により近いセクションより長くエッチング剤にさらされるため、トレンチは、底部１１０３よりも第１の表面１０１でより広くなる。エッチングプロセスの精度に依存し、半導体ボディ１００の第１の表面１０１が所望の結晶面とどの程度正確に整列されるかに依存し、且つ半導体ボディ１００がエッチングプロセスにおいてエッチングマスク（図示せず）とどの程度正確に整列されるかに依存して、第１の側壁１１０１は、チャネル領域が実現されるのが望ましい結晶面に正確に適合するか又は適合しない可能性がある。
【００５８】
一実施形態によれば、トレンチの形成は、第１の側壁１１０１を上記の結晶面、即ち１１−２０面と整列させる役割を果たす調整プロセスを含む。このプロセスは、トレンチを形成した後で、水素含有雰囲気における熱処理を含んでも良い。熱処理において、温度は、例えば、１２００℃〜１７００℃であり、期間は、例えば、１分〜６０分である。一実施形態によれば、同じ熱処理は、トレンチの角を丸めるために、且つ第１の側壁１１０１の整列を微調整するために用いられる。
【００５９】
図６Ｅに示されている次のプロセスステップにおいて、ゲート誘電体２２は、トレンチ１１０の側壁１１０１、１１０２及び底部１１０３上に形成される。任意選択的に、ゲート誘電体２２はまた、半導体ボディ１００の第１の表面１０１上に形成される。一実施形態によれば、半導体ボディ１００は、ＳｉＣを含み、ゲート誘電体２２は、二酸化ケイ素（ＳｉＯ２）を含む。ゲート誘電体２２の形成は、酸化プロセス、堆積プロセス、又は堆積プロセス及び酸化プロセスの組み合わせを含んでも良い。
【００６０】
図を６Ｆ参照すると、電極層２１’が、半導体ボディ１００のトレンチ１１０に、且つ第１の表面１０１上に形成される。トレンチ１１０に位置する電極層２１’のセクションは、個別デバイスセルのゲート電極２１を形成する。例えば、電極層２１’は、ポリシリコン又はケイ素化合物などの高度にドープされた多結晶半導体材料を含む。
【００６１】
図６Ｇを参照すると、電極層２１’は、第１の表面１０１から除去されるが、しかしそれがゲート電極２１を形成するトレンチには残る。第１の表面１０１上の電極層２１’の除去は、ドライエッチングプロセスなどのエッチングプロセスを含んでも良い。
【００６２】
図６Ｈを参照すると、絶縁層５１は、第１の表面１０１及びゲート電極２１上に形成される。絶縁層５１は、酸化物など、従来の電気絶縁層であっても良い。絶縁層５１の形成は、化学蒸着法（ＣＶＤ）を含んでも良い。
【００６３】
図６Ｉを参照すると、絶縁層５１を通って半導体ボディ１００の中に延びるコンタクトトレンチ１１５が形成される。半導体ボディ１００において、各コンタクトトレンチは、第１の表面１０１から、ソース領域層１１２を通ってダイオード領域３０の中に延びる。各コンタクトトレンチ１１５は、第１の側壁１１５１、第１の側壁１１５１の反対側の第２の側壁１１５２、及び底部１１５３を含む。コンタクトトレンチの形成は、エッチングマスクを用いる従来のエッチングプロセスを含んでも良い。
【００６４】
図６Ｉに示されている実施形態を参照すると、更なるトレンチ１１５は、先細の側壁を用いて形成されても良い。これらのトレンチの側壁と第１の表面１０１との間の角度は、例えば、５０°〜８８°、特に６０°〜７０°である。先細の側壁を用いたコンタクトトレンチ１１５の形成は、第１のエッチング速度で垂直方向において、且つ第１のエッチング速度より遅い第２のエッチング速度で横方向において半導体ボディ１００をエッチングするエッチングプロセスを含んでも良い。絶縁層５１の上面により近い各コンタクトトレンチ１１５の側壁１１５１、１１５２が、底部１１５３により近いセクションより長くエッチング剤にさらされるため、それぞれのトレンチ１１５は、底部１１５３よりも絶縁層５１の上面でより広くなる。
【００６５】
最後に、ソース電極４１は、絶縁層５１の上に、且つコンタクトトレンチ１１５に形成される。図６Ｊを参照すると、ソース電極４１は、コンタクトトレンチ４３を満たし、従って、コンタクトトレンチにおいてダイオード領域３０及びソース領域１２と電気的に接触する。ソース電極４１の形成は、ＣＶＤプロセス、蒸発プロセス、ガルバニックプロセス、及びスパッタプロセスの１つなどの金属堆積プロセスを含んでも良い。ソース電極４１は、金属又はケイ素化合物などの導電材料を含む。同様に、ゲート接続電極４２は、図６Ｊでは見えない領域に形成され、且つ第２のコンタクト開口部５３においてゲート電極２１と接触する。
【００６６】
前に説明した方法において、下部ダイオード領域３０におけるドーピング最大値の垂直位置ｘ３（図４を参照）及びドーピング濃度は、図６Ｂに関連して説明された注入プロセスにおいて調整することができる。特に、垂直位置は、ドーピング最大値を形成するために注入されるイオンの注入エネルギを調整することによって調整することができ、ドーピング濃度は、注入ドーズを調整することによって調整することができる。一ダイオード領域３０の形成が、半導体ボディの垂直方向において変化するドーピング濃度でダイオード領域３０を形成するために、注入エネルギ及び注入ドーズの点で異なり得る幾つかの注入プロセスを含んでも良いことに留意されたい。
【００６７】
図７Ａ及び７Ｂは、ダイオード領域３０を生成するための方法の一実施形態を示す。図７Ａ及び７Ｂに示されている方法において、ダイオード領域３０は、第１のダイオード領域３１及び第２のダイオード領域３２で形成される。図７Ａを参照すると、第１のダイオード領域３１の形成は、注入マスク２１０を用いた少なくとも１つの注入プロセスを含んでも良い。この注入プロセスの注入エネルギは、ドーピング原子がドリフト領域層１１１の中に注入されるように、調整される。
【００６８】
図７Ｂを参照すると、第２のダイオード領域（コンタクト領域）３２の形成は、更なる注入マスクを用いた少なくとも１つの更なる注入プロセスを含む。更なる注入マスクは、第１の注入マスク２１０の開口部の側壁に沿ってスペーサ２２０を形成することによって得ることができる。コンタクト領域３２の形成は、異なる注入エネルギを用いる幾つかの引き続く注入プロセスを含んでも良い。更に、各注入プロセスは、同様に図６Ａ〜６Ｊに関連して前に説明された注入プロセスは、注入されたドーピング原子を活性化するための熱処理を含む。
【００６９】
少なくとも１つの注入プロセス及び少なくとも１つの更なる注入プロセスにおける注入エネルギ及び注入ドーズは、完成したデバイスの下部ダイオード領域が、所望の垂直位置ｘ３（図４を参照）において最大ドーピング濃度を有するように選択される。一実施形態によれば、最大値の位置及びドーピング濃度は、第１のダイオード領域３１を形成するプロセスにおいて定義される。別の実施形態によれば、第１のダイオード領域３１を形成するためのプロセス、及び第２のダイオード領域３２を形成するプロセスの両方が、ドーピング最大値の位置及びドーピング濃度を定義する。
【００７０】
図７Ａ〜７Ｂに示されている実施形態において、第２のダイオード領域３２は、ソース領域層１１２に隣接する。しかしながら、これは、単に例である。別の実施形態（図示せず）によれば、第２のダイオード領域３２は、半導体ボディ１００の垂直方向においてソース領域層１１２から離間されるか、又はソース領域層１１２の中に延びる。
【００７１】
図７Ａ〜７Ｂに示されている実施形態において、第２のダイオード領域３２は、第１のダイオード領域３１の中に深く（第１のダイオード領域３１の垂直寸法の５０％超）延びる。しかしながら、これは、単に例である。別の実施形態によれば、第２のダイオード領域３２は、第１のダイオード領域３１の垂直寸法の５０％未満又は更に２５％未満で、第１のダイオード領域３１の中に延びる。
【００７２】
異なる横方向寸法を備えた第１のダイオード領域３１及び第２のダイオード領域３２の形成、即ち、これらの第１及び第２のダイオード領域３１、３２を形成するために２つの異なる注入マスクを用いる形成が、任意選択である。一実施形態によれば、図７Ａに示されているマスク２１０などのただ１つのマスクが、両方、即ち、ドリフト領域１１における第１のダイオード領域３１、及び完成したデバイスにおけるソース電極に第１のダイオード領域３１を接続する第２のダイオード領域３２の両方を形成するために用いられる。
【００７３】
図５を参照すると、チャネル領域１１１は、ドリフト領域１１の他のセクションより高いドーピング濃度を備えた領域を有しても良い。チャネル領域のより高いドーピング濃度は、第１の表面１０１を介してドーパント原子を半導体ボディ１００の中に注入することによって得ることができる。完成したデバイスがチャネル領域１１１を含む領域にのみドーパント原子を注入するために、注入マスクが用いられても良い。より高いドーピング濃度を備えたチャネル領域１１１セクションの垂直位置及びドーピング濃度は、このプロセスにおいて注入エネルギ及び注入ドーズを適切に調整することによって、調整することができる。更なるより高度にドープされた領域１１２（図１を参照）は、上記で図６Ｄに関連して説明されたプロセスステップ後に、トレンチの底部１１０３を介して半導体ボディ１００の中にドーピング原子を注入することによって、生成することができる。
【００７４】
図８は、別の実施形態による半導体デバイスの垂直断面図を示す。この実施形態において、ゲート誘電体２２は、第１の側壁１１０１におけるよりもトレンチ底部１１０３においてより厚い。即ち、ゲート誘電体２２は、第１の側壁１１０１における第１の厚さ及び底部１１０３における第２の厚さを有し、第２の厚さは、第１の厚さより厚い。一実施形態によれば、第２の厚さは、第１の厚さの少なくとも１．５倍、第１の厚さの少なくとも２倍、又は第１の厚さの少なくとも３倍でさえある。製造プロセスにおける変動又は欠陥故に、ゲート誘電体２２の厚さは、第１の側壁１１０１及び底部１１０３に沿って変化する可能性がある。従って、側壁１１０１、１１０２又は底部１１０３の１つにおけるゲート誘電体２２の「厚さ」は、それぞれ、それぞれの側壁／底部におけるゲート誘電体２２の平均厚さ又は最小厚さとして理解される。
【００７５】
図９に示されている別の実施形態によれば、トレンチの底部１１０３だけでなく第２の側壁１１０２におけるゲート誘電体２２は、第１の側壁１１０１におけるよりも厚い。即ち、ゲート誘電体２２は、第１の側壁１１０１における第１の厚さよりも厚い、第２の側壁１１０２における第３の厚さを有する。一実施形態によれば、第３の厚さは、第１の厚さの少なくとも１．５倍、第１の厚さの少なくとも２倍、又は第１の厚さの少なくとも３倍でさえある。第３の厚さは、底部１１０３における第２の厚さとほぼ等しくても良く、又は第２の厚さと異なっても良い。一実施形態によれば、第１の厚さは、４０ナノメートル〜１００ナノメートルである。第２の厚さ及び第３の厚さは、それぞれ、例えば６０ナノメートル〜３００ナノメートルである。
【００７６】
図１０Ａ〜１０Ｄは、トレンチ１１０の底部１１０３及び任意選択的に第２の側壁１１０２上により厚いゲート誘電体２２を生成するための方法の一実施形態を示す。図１０Ａ〜１０Ｃは、方法における異なるプロセスシーケンス中の／後の半導体ボディ１００の垂直断面図を示す。図１０Ａ〜１０Ｃに関連して説明される方法は、半導体ボディ１００にトレンチ１１０を形成した後に、即ち、前に図６Ａ〜６Ｄに関連して説明されたプロセスシーケンスの後に始まる。
【００７７】
図１０Ａを参照すると、方法は、トレンチ１１０の側壁１１０１、１１０２及び底部１１０３上に第１の誘電体層２２１を形成することを含む。任意選択的に、この誘電体層２２１はまた、第１の表面１０１上に形成される。第１の誘電体層２２１は、酸化物を含んでも良い。この第１の誘電体層２２１の形成は、酸化プロセス、堆積プロセス、又は酸化プロセス及び堆積プロセスの組み合わせを含んでも良い。例えば、堆積プロセスは、ＣＶＤ（化学蒸着）プロセスを含む。
【００７８】
図１０Ｂを参照すると、方法は、トレンチ１１０を第１の保護層３０１で満たすことを更に含む。例えば、保護層３０１は、例えばポリシリコン又はアモルファスシリコンなどの多結晶又はアモルファス半導体材料を含む。任意選択的に、第２の保護層３０２が、第２の側壁１１０２を覆う第１の誘電体層２２１のセクション上に第２の保護層３０２が配置されるように、第１の保護層３０１及び第１の表面１０１上に形成される。第２の保護層３０２は、任意選択であり、且つより厚いゲート誘電体２２が底部１１０３のみに生成されることになる実施形態において、省略することができる。第２の保護層３０２は、多結晶又はアモルファス半導体材料、フォトレジストなどを含んでも良い。
【００７９】
方法は、半導体ボディ１００、第１の保護層３０１、及び任意選択の第２の保護層３０２に対して第１の誘電体層２２１を選択的にエッチングすることを更に含む。このプロセスにおいて、第１の保護層２０１は、底部１１０３における第１の誘電体層２２１をエッチングされることから保護し、一方で第１の表面１０１上の、且つ第１の側壁１１０１に沿った第１の誘電体層２２１は、エッチングされ得る。第２の保護層３０２が省略された場合に、第２の側壁１１０２に沿った第１の誘電体層２２１もまたエッチングされ、その結果、エッチングプロセス後に、底部１１０３における第１の誘電体層２２１のみが残る。第２の保護層３０２が第２の側壁１１０２の上方にある場合に、底部１１０３における第１の誘電体層２２１だけでなく、第２の側壁１１０２に沿った第１の誘電体層２２１も残る。
【００８０】
図１０Ｃは、これらのプロセスステップ後の、且つ第１の保護層３０１及び任意選択の第２の保護層３０２を除去した後の半導体ボディ１００を示す。図１０Ｃにおいて、第２の側壁１１０２に沿った第１の誘電体層２２１は、破線で示されている。何故なら、第１の誘電体層２２１のこの部分が、任意選択であり、且つ第２の保護層３０２が生成された場合にのみ残るからである。
【００８１】
図１０Ｄを参照すると、方法は、トレンチ１１０の側壁１１０１、１１０２及び底部１１０３上に第２の誘電体層２２２を形成することを更に含む。トレンチ１１０において、この第２の誘電体層２２２は、第１の誘電体層２２１を増加させる。第１の誘電体層２２１及び第２の誘電体層２２２は、ゲート誘電体２２を形成する。ゲート誘電体２２は、第２の誘電体層２２２のみが生成される第１の側壁１１０１で薄く、第１の誘電体層２２１及び第２の誘電体層２２２が生成される底部１１０３でより厚く、且つ第２の誘電体層２２２及び任意選択的に第１の誘電体層２２１が生成される第２の側壁１１０２でより厚くても良い。半導体デバイスを製造するための更なる方法ステップは、前に図６Ｆ〜６Ｊに関連して説明された方法ステップに対応しても良い。
【００８２】
図１１Ａ〜１１Ｃは、別の実施形態に従ってゲート誘電体２２を形成するための方法を示す。図１１Ａを参照すると、方法は、トレンチ１１０の側壁１１０１、１１０２及び底部１１０３に第１の誘電体層２２１を形成することを含む。第１の誘電体層２２１は、図１０Ａに関連して前に説明されたように生成されても良い。
【００８３】
方法は、少なくとも第１の側壁１１０１に沿って第１の誘電体層２２１を除去することを更に含む。任意選択的に、第１の誘電体層２２１はまた、第２の側壁１１０２に沿って除去される。第１の側壁１１０１に沿った第１の誘電体層２２１の除去は、底部１１０３にわたり、且つ任意選択的に第２の側壁１１０２にわたり、第１の誘電体層２２１上にマスク層を形成することを含んでも良い。
【００８４】
図１１Ｂを参照すると、このマスク層の形成は、第１の誘電体層２２１の上方に犠牲層２２４を形成することを含んでも良い。一実施形態によれば、この犠牲層２２４は、例えばポリシリコンなどの多結晶半導体材料を含む。図１１Ｂを参照すると、この犠牲層２２４は、犠牲層２２４を除去することが望ましい領域においてダメージ注入にさらされる。図１１Ｂを参照すると、第１の表面１０１及び第１の側壁１１０１に沿った犠牲層２２４は、ダメージ注入にさらされても良い。底部１１０３及び第２の側壁１１０２における犠牲層２２４を注入から保護するために、傾斜注入が用いられても良い。ダメージ注入プロセスにおいて用いられるイオンの例は、例えばアルゴン又はキセノンイオンなどの希ガスイオンを含む。
【００８５】
次のプロセスステップにおいて、ダメージ注入された犠牲層２２４のセクションは、ダメージを受けていない犠牲層セクションに対して、ダメージを受けた犠牲層セクションを選択的にエッチングするエッチングプロセスで除去される。図１１Ｃは、この選択的エッチングプロセス後の犠牲層２２４を示す。次に、犠牲層２２４の残ったセクションは、犠牲層２２４によって覆われていない第１の誘電体層２２１のセクションをエッチングするためのエッチングマスクとして用いられる。この結果は、図１１Ｄに示されている。
【００８６】
図１１Ｄを参照すると、第１の誘電体層２２１は、トレンチ１１０の底部１１０３及び第２の側壁１１０２に残る。この構造は、図１０Ｃに関連して説明された構造に対応する。従って、ゲート誘電体２２を形成するための更なるプロセスステップは、前に図１０Ｄに関連して説明されたプロセスステップに対応しても良い。
【００８７】
図１１Ａ〜１１Ｄに関連して説明された方法に基づいて、より厚いゲート誘電体２２が、底部１１０３及び第２の側壁１１０２に形成される。何故なら、この方法における第１の誘電体層２２１が、底部１１０３及び第２の側壁１１０２に残るからである。しかしながら、この方法は、トレンチ１１０の底部１１０３上にのみ第１の誘電体層２２１を形成するために、容易に修正することができる。修正された方法は、犠牲層２２４が、第１の側壁１１０１上だけでなく第２の側壁１１０２上でもダメージ注入されるように選択される更なるダメージ注入プロセスを含む。図１１Ｂに示されている方法の注入角度と異なる注入角度を用いる傾斜注入が用いられても良い。例えば、β（ベータ）を、図１１Ｂに示されている方法における、第１の表面１０１に対する注入角度とすると、修正された方法において追加的に用いられる注入角度は、−β（図１１Ｂに点線に示されている）である。
【００８８】
しかしながら、底部１１０３における犠牲層２２４は、修正された方法ではダメージ注入されない。犠牲層２２４が、第２の側壁１１０２上でダメージ注入される場合に、図１１Ｃに関連して説明されたエッチングプロセスは、第２の側壁１１０２上でもまた犠牲層２２４エッチングし、その結果、犠牲層２２４は、底部１１０３上にのみマスク層として残る。従って、第１の誘電体層２２１をエッチングするエッチングプロセスは、トレンチ１１０の底部１１０３上にのみ第１の誘電体層２２１を残す。
【００８９】
図１２は、ゲートトレンチにゲート誘電体を形成する前に、即ち図６Ｅに示されているステップの前に、第３のダイオード領域３３をダイオード領域３０に形成するための方法の一実施形態を示す。図１２を参照すると、注入マスク３００が、ゲートトレンチの外側で第１の表面１０１上に形成される。次に、ダイオード領域３０のドーパント原子と同じドーピング型のドーパント原子が、第２のダイオード領域３２の中に注入される。注入プロセスにおいて、半導体ボディ１００の垂直方向に対して０°以外の注入角度が用いられる。この注入角度は、ドーパント原子が、ゲートトレンチの第２の側壁１１０２に隣接する第２のダイオード領域３２の領域の中にほぼ注入されるように、選択される。注入プロセスにおいて、注入マスクは、ドーパント原子がソース領域層１１２に注入されることからソース領域層１１２を保護する。
【００９０】
第３のダイオード領域３３の形成は、異なる注入エネルギを用いた幾つかの引き続く注入プロセスを含んでも良い。更に、注入されたドーパント原子は、第３のダイオード領域３３を形成するために、アニーリングプロセスを用いて活性化される。それらのアニーリングプロセスの１つ又は複数が実行されても良い。少なくとも１つの注入プロセスにおける少なくとも１つの注入エネルギ及び少なくとも１つの注入ドーズは、完成したデバイスにおける第３のダイオード領域３３が、第２のダイオード領域３２（コンタクト領域）より高いドーピング濃度を有するように、選択される。一実施形態において、第３のダイオード領域のドーピング濃度は、５Ｅ１８ｃｍ−３〜５Ｅ１９ｃｍ−３である。
【００９１】
図１３は、別の実施形態による半導体デバイスの垂直断面図を示す。この実施形態において、更なるトレンチは、コンタクト領域３２を通ってドリフト領域１１の中に延びる。従って、ドリフト領域１１は、コンタクトトレンチにおけるソース電極４１に隣接する。少なくともソース電極４１がドリフト領域１１と接触する領域において、ソース電極４１の材料が、ソース電極４１とドリフト領域１１との間にショットキーコンタクトがあるように、選択される。一実施形態によれば、この材料は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、並びにＴｉ、Ｗ、Ｍｏ及びＴａの１つにおける窒化物の少なくとも１つから選択される。この実施形態において、半導体ボディ１００の垂直方向におけるコンタクトトレンチの深さは、第１の表面１０１とコンタクトトレンチの底部１１５３との間の垂直距離が、第１の表面１０１とダイオード領域３０の下端との間の垂直距離より小さいようにされる。換言すれば、コンタクトトレンチは、（垂直方向において）ダイオード領域ほどの深さまで半導体ボディの中に延びない。これは、次のことを保証する。即ち、デバイスセル１０１、１０２のダイオード領域３０によって形成されたチャネル領域１１１を備えたＪＦＥＴ構造がまた、デバイスがオフ状態にある場合にショットキーコンタクトを高電界強度から保護することを保証する。ショットキーダイオードの順方向電圧が、（ボディ領域１３及びドリフト領域１１によって形成された）ボディダイオードの順方向電圧より低いため、ショットキーダイオードの存在は、デバイスが逆バイアスモード（ショットキーダイオードは、この場合にボディダイオードを迂回する）で動作される場合に、より低い伝導損に帰着する。従って、逆バイアスモードにおける伝導損は、たとえデバイスがオン状態で駆動されていない場合でも低い。
【００９２】
図１４は、ソース電極４１が配置される領域における半導体デバイスの上面図を示す。図１４は、ソース電極４１の上面図を示す。参照文字２１は、ソース電極の下のゲート電極を示し（ゲート誘電体は示されていない）、参照文字４３は、ソース電極４１によって満たされるコンタクトトレンチを示す。図１４に示されている実施形態において、コンタクトトレンチ４３は、ゲート電極２１とほぼ平行であり、且つゲート電極２１及びゲートトレンチからそれぞれ離間された長尺状のトレンチである。コンタクトトレンチ４３の長手方向は、半導体ボディ１００の第１の横方向ｘにほぼ対応する。
【００９３】
切断面Ａ−Ａにおける、図１４に示されているデバイスの垂直断面図は、図１に示されている図に対応する。
【００９４】
図１５は、図１４に示されているデバイスの修正である半導体デバイスの上面図を示す。図１５に示されているデバイスにおいて、１つのゲート電極２１に沿ったコンタクトトレンチ４３は、第１の横方向ｘにおいて間隔された幾つかのトレンチセクションを含む。
【００９５】
図１５において、切断面Ａ−Ａは、切断面Ａ−Ａにおけるデバイスの垂直切断面図が、図１に示されている図に対応するように、コンタクトトレンチ４３のセクションを切断する。第１の横方向において切断面Ａ−Ａから離間された、且つコンタクトトレンチ４３のセクション間でデバイスを切断する切断面Ｃ−Ｃにおける垂直切断面図が、図１６に示されている。この切断面Ｃ−Ｃにおいて、ソース電極４１は、ソース領域１２と接触するのみで、半導体ボディの中には延びない。ただ１つの長尺状のトレンチの代わりに、幾つかの離間されたトレンチセクション４３が、ボイドなしにソース電極４１を生成する点で有利になり得る。
また、本願は以下に記載する態様を含む。
（態様１）
半導体ボディ及び前記半導体ボディに集積された少なくとも１つのデバイスセル（１０１、１０２）を含む半導体デバイスであって、前記少なくとも１つのデバイスセルが、
ドリフト領域（１１）、ソース領域（１２）、及び前記ソース領域（１２）と前記ドリフト領域（１１）との間に配置されたボディ領域（１３）と、
ダイオード領域（３０）、及び前記ダイオード領域（３０）と前記ドリフト領域（１１）との間のｐｎ接合と、
第１の側壁（１１０１）、前記第１の側壁の反対側の第２の側壁（１１０２）、及び底部（１１０３）を備えたトレンチであって、前記ボディ領域（１３）が、前記第１の側壁（１１０１）に隣接し、前記ダイオード領域（３０）が、前記第２の側壁（１１０２）に隣接し、且つ前記ｐｎ接合が、前記トレンチの前記底部（１１０３）に隣接するトレンチと、
前記トレンチに配置され、且つゲート誘電体（２２）によって、前記ソース領域（１２）、前記ボディ領域（１３）、前記ダイオード領域（３０）及び前記ドリフト領域（１１）から誘電的に絶縁されたゲート電極（２１）と、
前記半導体ボディ（１００）の第１の表面（１０１）から前記半導体ボディ（１００）の中に延びる更なるトレンチと、
前記更なるトレンチにおいて前記ソース領域（１２）及び前記ダイオード領域（３０）に隣接する、前記更なるトレンチに配置されたソース電極（４１）と、
を含み、
前記ダイオード領域（３０）が、前記トレンチの前記底部（１１０３）の下方に配置された下部ダイオード領域を含み、
前記下部ダイオード領域が、前記トレンチの前記底部（１１０３）から離れて最大ドーピング濃度を含む半導体デバイス。
（態様２）
前記更なるトレンチにおける前記ソース電極（４１）が、前記少なくとも１つのデバイスセル（１０１）の前記ボディ領域（１３）に隣接する、態様１に記載の半導体デバイス。
（態様３）
前記更なるトレンチが、第１の側壁（１１５１）、前記第１の側壁の反対側の第２の側壁（１１５２）、及び底部（１１５３）を含み、前記ソース領域（１２）が、前記第１及び第２の側壁（１１５１、１１５２）に隣接し、且つ前記ダイオード領域（３０）が、前記更なるトレンチの少なくとも前記第１の側壁（１１５１）に隣接する、態様１に記載の半導体デバイス。
（態様４）
少なくとも２つのデバイスセルを含み、
前記少なくとも２つのデバイスセル（１０１、１０２）の前記ダイオード領域（３０）が、前記半導体ボディ（１００）の横方向において離れている、態様１〜３のいずれか一項に記載の半導体デバイス。
（態様５）
前記少なくとも２つのデバイスセル（１０１、１０２）の前記ダイオード領域（３０）間の距離が、
０．５マイクロメートル〜２マイクロメートルと、
前記トレンチの幅の０．２５倍〜１．５倍と、
前記トレンチの下方の前記ドリフト領域（１１）における前記ダイオード領域（３０）の横幅の３０％〜６０％と、
からなる群から選択される、態様４に記載の半導体デバイス。
（態様６）
前記更なるトレンチにおける前記ソース電極（４１）が、前記ドリフト領域（１１）に隣接し、
ショットキーコンタクトが、前記ドリフト領域（１１）と前記ソース電極（４１）との間に形成される、態様１〜５のいずれか一項に記載の半導体デバイス。
（態様７）
前記第１の表面（１０１）と前記更なるトレンチの前記底部（１１５３）との間の垂直距離が、前記第１の表面（１０１）と前記ダイオード領域（３０）の下端との間の垂直距離より小さい、態様６に記載の半導体デバイス。
（態様８）
前記トレンチの前記底部（１１０３）と前記最大ドーピング濃度の位置との間の距離が、２００ナノメートル〜１マイクロメートルである、態様１〜７のいずれか一項に記載の半導体デバイス。
（態様９）
前記トレンチの前記底部（１１０３）と前記最大ドーピング濃度の位置との間の距離が、２５０ナノメートル〜５００ナノメートルである、態様８に記載の半導体デバイス。
（態様１０）
前記最大ドーピング濃度が、１Ｅ１８ｃｍ−３〜５Ｅ１８ｃｍ−３である、態様１〜９のいずれか一項に記載の半導体デバイス。
（態様１１）
前記ダイオード領域（３０）が、前記最大ドーピング濃度の位置と前記トレンチの前記底部（１１０３）との間の前記ドーピング濃度の極小値を更に含む、態様１〜１０のいずれか一項に記載の半導体デバイス。
（態様１２）
前記極小ドーピング濃度が、５Ｅ１７ｃｍ−３〜１Ｅ１８ｃｍ−３である、態様１１に記載の半導体デバイス。
（態様１３）
前記ゲート誘電体（２２）が、前記トレンチの前記第１の側壁（１１０１）における第１の厚さ、及び前記トレンチの前記第２の側壁（１１０２）における第２の厚さを有し、前記第２の厚さが、前記第１の厚さより大きい、態様１〜１２のいずれか一項に記載の半導体デバイス。
（態様１４）
前記第２の厚さが、前記第１の厚さの少なくとも１．５倍である、態様１３に記載の半導体デバイス。
（態様１５）
前記ゲート誘電体（２２）が、前記トレンチの前記第１の側壁（１１０１）における第１の厚さ、及び前記トレンチの前記底部（１１０３）における第３の厚さを有し、前記第３の厚さが、前記第１の厚さより厚い、態様１〜１４のいずれか一項に記載の半導体デバイス。
（態様１６）
前記第３の厚さが、前記第１の厚さの少なくとも１．５倍である、態様１３〜１５のいずれか一項に記載の半導体デバイス。
（態様１７）
前記トレンチが、前記第１の側壁（１１０１）と前記底部（１１０３）との間の丸い角を含み、
前記丸い角の半径が、前記第１の側壁（１１０１）における前記ゲート誘電体（２２）の厚さの少なくとも２倍である、態様１〜１６のいずれか一項に記載の半導体デバイス。
（態様１８）
前記ドリフト領域が、前記少なくとも２つのデバイスセルにおける２つの隣接するデバイスセルの前記ダイオード領域（３０）間で前記ドーピング濃度の極大値を含む、態様４〜１７のいずれか一項に記載の半導体デバイス。
（態様１９）
各ダイオード領域（３０）が、
前記ドリフト領域（１１）と前記ｐｎ接合を形成する第１のダイオード領域（３１）と、
前記第１のダイオード領域（３１）より高度にドープされ、且つ前記ソース電極（４１）に接続される第２のダイオード領域（３２）と、
を含む、態様１〜１８のいずれか一項に記載の半導体デバイス。
（態様２０）
前記第２のダイオード領域（３２）が、前記トレンチの前記第２の側壁に隣接する、態様１９に記載の半導体デバイス。
（態様２１）
各ダイオード領域（３０）が、前記第２のダイオード領域（３２）より高度にドープされた第３のダイオード領域（３３）を含み、
前記第３のダイオード領域（３３）が、前記トレンチの前記第２の側壁（１１０２）に隣接する、態様１９又は２０に記載の半導体デバイス。
（態様２２）
前記第３のダイオード領域（３３）の前記ドーピング濃度が、５Ｅ１８ｃｍ−３〜５Ｅ１９ｃｍ−３である、態様２１に記載の半導体デバイス。
（態様２３）
前記少なくとも２つのデバイスセルが隣接し、
一方のデバイスセルの前記ダイオード領域（３０）が、他方のデバイスセルの前記ボディ領域（１３）に隣接する、態様１〜２２のいずれか一項に記載の半導体デバイス。
（態様２４）
前記半導体ボディ（１００）が、ＳｉＣ結晶を含み、
前記トレンチの前記第１の側壁が、前記ＳｉＣ結晶のｃ軸と整列される、態様１〜２３のいずれか一項に記載の半導体デバイス。
（態様２５）
前記半導体ボディ（１００）の前記第１の表面（１０１）と前記第１の側壁（１１０１）との間の角度が、８０°〜８９°である、態様２４に記載の半導体デバイス。
（態様２６）
半導体デバイスを製造する方法であって、
ドリフト領域層（１１１）、前記ドリフト領域層（１１１）に隣接するボディ領域層（１１３）、及び前記ボディ領域層（１１３）に隣接するソース領域層（１１２）を含む半導体ボディを提供し、並びに前記半導体ボディ（１００）の第１の表面（１０１）を形成することと、
少なくとも１つのダイオード領域（３０）を形成することであって、前記ダイオード領域（３０）が、前記ソース領域層（１１２）から、前記ボディ領域層（１１３）を通って前記ドリフト領域層（１１１）の中に延びるように形成し、前記ダイオード領域（３０）及び前記ドリフト領域層（１１１）が１つのｐｎ接合を形成する、形成することと、
少なくとも１つのトレンチ（１１０）が、第１の側壁において前記ボディ領域層（１１３）に隣接し、第２の側壁において前記ダイオード領域（３０）に隣接し、且つ底部（１１０３）において前記ｐｎ接合に隣接するように、前記第１の側壁（１１０１）、前記第１の側壁（１１０１）の反対側の前記第２の側壁（１１０１）、及び前記底部（１１０３）を有する前記少なくとも１つのトレンチ（１１０）を形成することと、
ゲート電極（２１）、及び前記ゲート電極（２１）を前記半導体ボディ（１００）から誘電的に絶縁するゲート誘電体（２２）を前記少なくとも１つのトレンチに形成することと、
少なくとも１つの更なるトレンチ（１１５）が、前記ソース領域層（１１２）及び前記ダイオード領域（３０）に隣接するように、前記少なくとも１つの更なるトレンチ（１１５）を形成することと、
前記更なるトレンチ（１１５）において前記ソース領域層（１１２）及び前記ダイオード領域（３０）に隣接するソース電極（４１）を前記少なくとも１つの更なるトレンチ（１１５）に形成することと、
を含み、
前記ダイオード領域（３０）を形成した後に残る前記ソース領域層（１１２）のセクションが、ソース領域（１２）を形成し、前記少なくとも１つのダイオード領域（３０）を形成した後に残る前記ボディ領域層（１１３）のセクションが、ボディ領域（１３）を形成し、前記少なくとも１つのダイオード領域（３０）を形成した後に残る前記ドリフト領域層（１１１）のセクションが、ドリフト領域（１１）を形成し、
前記少なくとも１つのダイオード領域（３０）の形成が、前記トレンチの前記底部（１１０３）の下方に下部ダイオード領域を形成することと、前記トレンチの前記底部（１１０３）から離れて前記下部ダイオード領域の最大ドーピング濃度を形成することとを含む方法。
（態様２７）
前記少なくとも１つの更なるトレンチ（１１５）を形成する前に、絶縁層（５１）を前記第１の表面（１０１）上に形成することを更に含む、態様２６に記載の方法。
（態様２８）
各ゲート電極（２２）の上方で前記絶縁層（５１）にコンタクト開口部（５３）を形成することと、
各コンタクト開口部（５３）において前記ゲート電極（２２）に電気的に接続されるゲート接続電極（４２）を形成することと、
を更に含む、態様２７に記載の方法。
（態様２９）
前記トレンチ（１１０）を形成した後で、水素雰囲気において、前記半導体ボディを熱処理にさらすことを更に含む、態様２６〜２８のいずれか一項に記載の方法。
【符号の説明】
【００９６】
１０１、１０２  デバイスセル
１１  ドリフト領域
１１１  チャネル領域
１１２  より高度にドープされた領域
１２  ソース領域
１３  ボディ領域
１４  ドレイン領域
１５  チャネル領域
２１  ゲート電極
２１’  電極層
２２  ゲート誘電体
３０  ダイオード領域
３１  第１のダイオード領域
３２  第２のダイオード領域
３３  第３のダイオード領域
４１  ソース電極
４１２  第２の電極層
４２  ゲート接続電極
４３  ソース電極セクション
５１  絶縁層
５３  コンタクト開口部
１００  半導体ボディ
１０１  第１の表面
１０２  第２の表面
１１０  トレンチ
１１０１  トレンチの第１の側壁
１１０２  トレンチの第２の側壁
１１０３  トレンチの底部
１１１  ドリフト領域層
１１２  ソース領域層
１１３  ボディ領域層
１１４  ドレイン領域層
１１５  コンタクトトレンチ
１１５１  トレンチの第１の側壁
１１５２  トレンチの第２の側壁
１１５３  トレンチの底部
２０１  第１の保護層
２１０  エッチングマスク
２２０  スペーサ
２２１  第１の誘電体層
２２２  第２の誘電体層
２２４  犠牲層
３００  注入マスク
３０１  第１の保護層
３０２  第２の保護層
α  角度
β  注入角度
Ｄ  ドレイン端子
Ｇ  ゲート端子
Ｓ  ソース端子
ｘ０、ｘ０’、ｘ１、ｘ２、ｘ３  位置
【図１】
0006633012.tif 000002
【図２】
0006633012.tif 000003
【図３】
0006633012.tif 000004
【図４】
0006633012.tif 000005
【図５】
0006633012.tif 000006
【図６Ａ】
0006633012.tif 000007
【図６Ｂ】
0006633012.tif 000008
【図６Ｃ】
0006633012.tif 000009
【図６Ｄ】
0006633012.tif 000010
【図６Ｅ】
0006633012.tif 000011
【図６Ｆ】
0006633012.tif 000012
【図６Ｇ】
0006633012.tif 000013
【図６Ｈ】
0006633012.tif 000014
【図６Ｉ】
0006633012.tif 000015
【図６Ｊ】
0006633012.tif 000016
【図７Ａ】
0006633012.tif 000017
【図７Ｂ】
0006633012.tif 000018
【図８】
0006633012.tif 000019
【図９】
0006633012.tif 000020
【図１０Ａ】
0006633012.tif 000021
【図１０Ｂ】
0006633012.tif 000022
【図１０Ｃ】
0006633012.tif 000023
【図１０Ｄ】
0006633012.tif 000024
【図１１Ａ】
0006633012.tif 000025
【図１１Ｂ】
0006633012.tif 000026
【図１１Ｃ】
0006633012.tif 000027
【図１１Ｄ】
0006633012.tif 000028
【図１２】
0006633012.tif 000029
【図１３】
0006633012.tif 000030
【図１４】
0006633012.tif 000031
【図１５】
0006633012.tif 000032
【図１６】
0006633012.tif 000033