(57)【特許請求の範囲】
【請求項１】
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換装置において、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段であって、第１及び第２の同じサイズのＮＭＯＳトランジスタを縦続接続し、前記第１のＮＭＯＳトランジスタのソースとゲートを接続してこのソースに回路の電源を与えると共に、前記第２のＮＭＯＳトランジスタのゲートを入力とし、前記２つのＮＭＯＳトランジスタのソースとドレインの接続点から出力を得るようにしたアナログ演算回路を含む逆演算手段と、
を具備し、
前記制御手段は、最終段の演算から初段の演算に向かって各段毎の演算に際し順次に関数を特定し、この特定した関数に応じて前記逆演算手段が、当該段のＡ／Ｄ変換において発生されたグレイコードが１のときに前記アナログ演算回路を含んだ演算を行う回路を実現するように制御し、また、前記発生されたグレイコードが０のときに前記アナログ演算回路を含まない演算を行う回路を実現するように制御するものであり、
前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように動作することを特徴とするＤ／Ａ変換装置。
【請求項２】
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、
前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行う
ことを特徴とする請求項１に記載のＤ／Ａ変換装置。
【請求項３】
前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、
最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする請求項２に記載のＤ／Ａ変換装置。
【請求項４】
前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、
前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする請求項３に記載のＤ／Ａ変換装置。
【請求項５】
前記Ｎ個の逆演算回路がｎ段カスケード接続され、
前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする請求項３に記載のＤ／Ａ変換装置。
【請求項６】
前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、
第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、
前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする請求項３に記載のＤ／Ａ変換装置。
【請求項７】
Ｎが２であり、
一方の逆演算回路がＸi＝Ｘi+1／２の計算を行う回路であり、
他方の逆演算回路がＸi＝１−（Ｘi+1／２）の計算を行う回路であることを特徴とする請求項３乃至５のいずれか１項に記載のＤ／Ａ変換装置。
【請求項８】
前記Ｎ個の逆演算回路の出力端には、サンプルホールドアンプまたはコンデンサが設けられていることを特徴とする請求項３乃至６のいずれか１項に記載のＤ／Ａ変換装置。
【請求項９】
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生された前記グレイコードを、アナログデータに変換するＤ／Ａ変換装置において、
第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理を行い、
前記第ｎ段目演算結果を前記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るようにする逆演算処理を行い、
次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理を行い、
前記第ｎ−１段目演算結果を前記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るようにする逆演算処理を行い、
以下、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理とを繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するＤ／Ａ変換装置であり、
前記ｎ段目から前記ｎ−１段、・・・と続く各段の逆演算処理においては、前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段であって、第１及び第２の同じサイズのＮＭＯＳトランジスタを縦続接続し、前記第１のＮＭＯＳトランジスタのソースとゲートを接続してこのソースに回路の電源を与えると共に、前記第２のＮＭＯＳトランジスタのゲートを入力とし、前記２つのＮＭＯＳトランジスタのソースとドレインの接続点から出力を得るようにしたアナログ演算回路を含む逆演算手段を用い、
前記ｎ段目から前記ｎ−１段、・・・と続く各段毎の演算に際し順次に関数を特定し、この特定した関数に応じて前記逆演算手段が、当該段のＡ／Ｄ変換において発生されたグレイコードが１のときに前記アナログ演算回路を含んだ演算を行う回路を実現するように制御し、また、前記発生されたグレイコードが０のときに前記アナログ演算回路を含まない演算を行う回路を実現するように制御する制御手段を、
具備することを特徴とするＤ／Ａ変換装置。
【請求項１０】
前記Ａ／Ｄ変換によって、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードが１ビット発生されることを特徴とする請求項１乃至９のいずれか１項に記載のＤ／Ａ変換装置。
【請求項１１】
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換方法において、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
第１及び第２の同じサイズのＮＭＯＳトランジスタを縦続接続し、前記第１のＮＭＯＳトランジスタのソースとゲートを接続してこのソースに回路の電源を与えると共に、前記第２のＮＭＯＳトランジスタのゲートを入力とし、前記２つのＮＭＯＳトランジスタのソースとドレインの接続点から出力を得るようにしたアナログ演算回路を含み、前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段と
を用い、
前記制御手段により、最終段の演算から初段の演算に向かって各段毎の演算に際し順次に関数を特定し、この特定した関数に応じて前記逆演算手段を制御し、当該段のＡ／Ｄ変換において発生されたグレイコードが１のときに前記アナログ演算回路を含んだ演算を行う回路を実現し、また、前記発生されたグレイコードが０のときに前記アナログ演算回路を含まない演算を行う回路を実現し、
前記逆演算手段により、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように動作することを特徴とするＤ／Ａ変換方法。
【請求項１２】
前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行うものであり、
前記逆演算手段は、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目演算結果を得るようにする逆演算処理を行うものであることを特徴とする請求項１１に記載のＤ／Ａ変換方法。
【請求項１３】
アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換方法において、
第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理を行い、
前記第ｎ段目演算結果を前記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るようにする逆演算処理を行い、
次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理を行い、
前記第ｎ−１段目演算結果を前記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るようにする逆演算処理を行い、
以下、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理とを繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するＤ／Ａ変換方法であり、
前記ｎ段目から前記ｎ−１段、・・・と続く各段の逆演算処理においては、前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段であって、第１及び第２の同じサイズのＮＭＯＳトランジスタを縦続接続し、前記第１のＮＭＯＳトランジスタのソースとゲートを接続してこのソースに回路の電源を与えると共に、前記第２のＮＭＯＳトランジスタのゲートを入力とし、前記２つのＮＭＯＳトランジスタのソースとドレインの接続点から出力を得るようにしたアナログ演算回路を含む逆演算手段を用い、
前記ｎ段目から前記ｎ−１段、・・・と続く各段毎の演算に際し順次に関数を特定し、この特定した関数に応じて前記逆演算手段が、当該段のＡ／Ｄ変換において発生されたグレイコードが１のときに前記アナログ演算回路を含んだ演算を行う回路を実現するように制御し、また、前記発生されたグレイコードが０のときに前記アナログ演算回路を含まない演算を行う回路を実現するように制御する
ことを特徴とするＤ／Ａ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換装置及びＤ／Ａ変換方法に関するものである。
【背景技術】
【０００２】
従来のＤ／Ａ変換装置として、例えば、抵抗ストリング型、抵抗ラダー型、容量アレイ型、ΔΣ（デルタ・シグマ）型、電流源スイッチ型（電流ソース型）などが知られている。
【０００３】
抵抗ストリング型は、分解能をＮビットとした場合、抵抗素子を２Ｎ−１個直列に接続し、アナログスイッチで必要な箇所を接続する形態をとる（特許文献１参照）。この抵抗ストリング型のＤ／Ａ変換装置は、分解能を大きくするほど指数関数的に抵抗素子が増えるといったデメリットがある。
【０００４】
そこで、特許文献１に示すＤ／Ａ変換装置では抵抗ストリング型はレイアウトパターン面積が大きくなる問題に対応するため、Ｄ／Ａ変換処理を段数に分けることで抵抗素子とスイッチング素子を削減し、レイアウトパターン面積を削減するといった工夫が示されている。このように抵抗ストリング型のＤ／Ａ変換装置では分解能ビットが増えることでスイッチング素子や抵抗素子が増え、レイアウトパターン面積が大きくなるといった問題が根本的に存在している。
【０００５】
重み抵抗型Ｄ／Ａコンバータ方式のＤ／Ａ変換装置を図１に示す。このＤ／Ａ変換装置は、ｎビットのＤ／Ａコンバータを作る場合、Ｒ／２ｎ−１〜Ｒという広範囲の抵抗値を持つ抵抗であって、精度良く２倍の抵抗値を有する抵抗が必要になるため、高精度のＤ／Ａ変換には不向きとされている。
【０００６】
はしご型（ラダー型）Ｄ／Ａ変換装置を図２に示す。この方式のＤ／Ａ変換装置は、用いる抵抗値がＲと２Ｒの２種類だけで構成できるため、高精度で温度特性も良好とされ、ＩＣ化し易いという特徴を備えていることから、多くのＤ／Ａ変換用ＩＣで採用されている。
【０００７】
上記のように抵抗素子を接続する従来方式のＤ／Ａ変換装置では、分解能を大きくするためには、より多くの抵抗素子が必要となるため回路規模が大きくなる問題点があった。また、上記Ｄ／Ａ変換装置は、抵抗素子の不整合による精度ずれによる懸念も大きい、という問題がある。更に、分解能を変更したい場合には、素子を変更・追加するなどハードウェア上での変更が必要でありソフト的に柔軟な変更ができない。
【０００８】
上記に対し、特許文献２には、はしご型（ラダー型）Ｄ／Ａ変換装置を改良したものが示されている。この特許文献２に開示のものは、各抵抗素子のばらつきを平均化する工夫が紹介されており、分解能を上げるにつれて抵抗素子を増加させる必要があるため、Ｄ／Ａ変換の精度に影響することが問題となっている。
【０００９】
また、高速動作に向くのが電流源スイッチ（電流ソース）型のＤ／Ａ変換装置である。このＤ／Ａ変換装置は、重み付けした電流源（電流ソース）を並べ、入力されたディジタル値に応じてスイッチを駆動することでアナログ値に変換する構成を採用している。分解能は８〜１６ビット、サンプリング速度は１Ｇサンプル／秒程度が得られる。ただし、回路規模や消費電力が大きくなるという問題を有している。
【００１０】
また、高い分解能が必要な用途にはΔΣ型のＤ／Ａ変換装置がある。このΔΣ型のＤ／Ａ変換装置は、ΔΣ変調を利用したタイプで、１８〜２４ビットと高い分解能が得られる。ただし、サンプリング速度は低いという問題がある。
【００１１】
上記のように、いずれのＤ／Ａ変換装置も長所と短所があり、用途によって使い分ける必要がある。図３に各Ｄ／Ａ変換装置の特徴を示す。
【００１２】
上記の通り、従来の一般的に用いられている抵抗ストリング型、抵抗ラダー型、容量アレイ型の、Ｄ／Ａ変換回路は、抵抗素子もしくは容量素子を分解能に応じた数を用意してオペアンプによる加算を行いＤ／Ａ変換を行う構成となっている。このため、高い分解能となるほど抵抗素子や容量素子を増加させる必要があるため回路規模が大きくなり、また、素子の不整合により分解能精度に影響するといった問題がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−００５０５１号公報
【特許文献２】特開２０１２−２３４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、本願発明者はテント写像の演算を用いたＡ／Ｄ変換装置の出願を行った（特願２０１４−１５９９７８）。このＡ／Ｄ変換装置は、次の事実に基づくものである。例えば、傾き２のテント写像において、ある初期値からテント写像演算を行い、写像が0.5以上の値を採ったときにビット“1”を取得し、0.5未満ではビット“0”を取得するものとする。このような取り決めの下で、取りうる初期値の範囲を均等に等分し、初期値を上記等分された各範囲内から始めてビット値を取得すると、各範囲に応じる上記グレイコードを出力することが知られている（例えば、「奥富秀俊、“テント写像から得られた疑似ランダムビット列に対する初期値推定法の性質について”、２０１２年１月３０日発行、２０１２年暗号と情報セキュリティシンポジウム(SCIS２０１２)、予稿集CD-ROM[2F3-6]」）。
【００１５】
上記のようなテント写像とグレイコードとの関係を用いたＡ／Ｄ変換装置から、本願発明者は、ディジタル値としてグレイコードの情報を基にテント写像を逆にたどる演算を行うことにより、初期値X0に相当するアナログ電圧値を導出するＤ／Ａ変換装置を得ることができる、という結論を得た。
【００１６】
本発明は上記のような本願発明者の研究と努力によりなされたもので、その目的は、必要な素子数を減少させることができ、素子ばらつきによる精度低下の懸念を低く抑え、小さな回路実装面積にてディジタル値からのアナログ電圧値への変換が可能となるＤ／Ａ変換装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明に係るＤ／Ａ変換装置は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換装置において、
前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、
前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段であって、第１及び第２の同じサイズのＮＭＯＳトランジスタを縦続接続し、前記第１のＮＭＯＳトランジスタのソースとゲートを接続してこのソースに回路の電源を与えると共に、前記第２のＮＭＯＳトランジスタのゲートを入力とし、前記２つのＮＭＯＳトランジスタのソースとドレインの接続点から出力を得るようにしたアナログ演算回路を含む逆演算手段と、
を具備し、
前記制御手段は、最終段から初段に向かって順次に関数を特定し、この特定した関数に応じて前記逆演算手段を、前記アナログ演算回路を含んだ演算を行う回路とするか前記アナログ演算回路を含まない演算を行う回路とするかの切り換えを行い、
前記逆演算手段は、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする。
【００１８】
本発明に係るＤ／Ａ変換装置では、前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行い、前記逆演算手段は、前記第ｎ段目演算結果、ｎ−１、・・・、１段目の逆演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目逆演算結果を得るようにする逆演算処理を行うことを特徴とすることを特徴とする。
【００１９】
本発明に係るＤ／Ａ変換装置では、前記逆演算手段は、前記テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に、前記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成されており、前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、前記Ｎ個の逆演算回路のいずれかを選択して、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記選択した逆演算回路に適用することにより第ｎ−１、ｎ−２、・・・、１段目演算結果を得るように制御すると共に、この第ｎ−１、ｎ−２、・・・、１段目演算結果を前記Ｎ個の逆演算回路へ入力し、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで繰り返し演算制御を行う制御手段を構成し、最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする。
【００２０】
本発明に係るＤ／Ａ変換装置では、前記Ｎ個の逆演算回路の出力を、最終出力とするか、前記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチを備え、前記制御手段が前記スイッチを切り換えることにより、前記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行うことを特徴とする。
【００２１】
本発明に係るＤ／Ａ変換装置では、前記Ｎ個の逆演算回路がｎ段カスケード接続され、前記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うことを特徴とする。
【００２２】
本発明に係るＤ／Ａ変換装置では、前記Ｎ個の逆演算回路がｋ（ｎ＝ｋ×ｍ：ｋ，ｍは、整数）段カスケード接続され、第ｋ段目の前記Ｎ個の逆演算回路の出力を、最終出力とするか、第１段目の前記Ｎ個の逆演算回路の入力へフィードバックするか、を切り換えるスイッチを備え、前記制御手段は、各ｋ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｋ段間の信号の送出制御とを行うと共に、前記スイッチを切り換えることにより、前記ｋ段カスケード接続された前記Ｎ個の逆演算回路においてｍ回の繰り返し演算が行われるように制御を行うことを特徴とする。
【００２３】
本発明に係るＤ／Ａ変換装置では、Ｎが２であり、一方の逆演算回路がＸi＝Ｘi+1／２の計算を行う回路であり、他方の逆演算回路がＸi＝１−（Ｘi+1／２）の計算を行う回路であることを特徴とする。
【００２４】
本発明に係るＤ／Ａ変換装置では、前記Ｎ個の逆演算回路の出力端には、サンプルホールドアンプまたはコンデンサが設けられていることを特徴とする。
【００２５】
本発明に係るＤ／Ａ変換装置は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係の不等式を用いてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換装置において、第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理を行い、前記第ｎ段目演算結果を前記第ｎ段目関数に基づく逆演算に適用することにより第ｎ−１段目演算結果を得ると共に、前記第ｎ段目演算結果が満たすべき不等式に基づき、前記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理を行い、次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理を行い、前記第ｎ−１段目演算結果を前記第ｎ−１段目関数に基づく逆演算に適用することにより第ｎ−２段目演算結果を得ると共に、前記不等式検出処理に得られた不等式に基づき、前記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理を行い、以下、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と不等式検出処理とを繰り返して、最終的に得られた不等式の範囲の値をアナログデータとして出力することを特徴とする。
【００２６】
本発明に係るＤ／Ａ変換装置は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換装置において、第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理を行い、前記第ｎ段目演算結果を前記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るようにする逆演算処理を行い、次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理を行い、前記第ｎ−１段目演算結果を前記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るようにする逆演算処理を行い、以下、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理とを繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする。
【００２７】
本発明に係るＤ／Ａ変換装置では、前記Ａ／Ｄ変換によって、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードが１ビット発生されることを特徴とする。
【００２８】
本発明に係るＤ／Ａ変換方法は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換方法において、前記演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う制御手段と、第１及び第２の同じサイズのＮＭＯＳトランジスタを縦続接続し、前記第１のＮＭＯＳトランジスタのソースとゲートを接続してこのソースに回路の電源を与えると共に、前記第２のＮＭＯＳトランジスタのゲートを入力とし、前記２つのＮＭＯＳトランジスタのソースとドレインの接続点から出力を得るようにしたアナログ演算回路を含み、前記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う逆演算手段とを用い、前記制御手段により、最終段から初段に向かって順次に関数を特定し、この特定した関数に応じて前記逆演算手段を、前記アナログ演算回路を含んだ演算を行う回路とするか前記アナログ演算回路を含まない演算を行う回路とするかの切り換えを行い、前記逆演算手段により、前記制御手段により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、前記制御手段により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御することを特徴とする。
【００２９】
本発明に係るＤ／Ａ変換方法では、前記制御手段は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行うものであり、前記逆演算手段は、前記第ｎ、ｎ−１、・・・、１段目演算結果を前記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目演算結果を得るようにする逆演算処理を行うものであることを特徴とする。
【００３０】
本発明に係るＤ／Ａ変換方法は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係の不等式を用いてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換方法において、第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理を行い、前記第ｎ段目演算結果を前記第ｎ段目関数に基づく逆演算に適用することにより第ｎ−１段目演算結果を得ると共に、前記第ｎ段目演算結果が満たすべき不等式に基づき、前記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理を行い、次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理を行い、前記第ｎ−１段目演算結果を前記第ｎ−１段目関数に基づく逆演算に適用することにより第ｎ−２段目演算結果を得ると共に、前記不等式検出処理に得られた不等式に基づき、前記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理を行い、以下、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と不等式検出処理とを繰り返して、最終的に得られた不等式の範囲の値をアナログデータとして出力することを特徴とする。
【００３１】
本発明に係るＤ／Ａ変換方法は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換するＤ／Ａ変換方法において、第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理を行い、前記第ｎ段目演算結果を前記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るようにする逆演算処理を行い、次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理を行い、前記第ｎ−１段目演算結果を前記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るようにする逆演算処理を行い、以下、前記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理とを繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力することを特徴とする。
【発明の効果】
【００３２】
本発明に係るＤ／Ａ変換装置によれば、テント写像を逆に遡る比較的簡単な演算により的確なＤ／Ａ変換値を得ることができる。
【００３３】
本発明に係るＤ／Ａ変換装置によれば、必要な素子数を減少させることができ、素子ばらつきによる精度低下の懸念を低く抑え、小さな回路実装面積にてディジタル値からのアナログ電圧値への変換が可能となる。
【図面の簡単な説明】
【００３４】
【図１】従来例に係る重み抵抗型Ｄ／Ａコンバータ方式のＤ／Ａ変換装置の構成図。
【図２】従来例に係るはしご型（ラダー型）Ｄ／Ａ変換装置の構成図。
【図３】従来例に係る各Ｄ／Ａ変換装置の特徴を記述した図。
【図４】テント写像の一例によるリターンマップを示す図。
【図５】図４に示すテント写像による演算の時系列グラフを示す図。
【図６】図４に示すテント写像において分解能を４ビットとした場合の初期値Ｘ０の範囲を示す図。
【図７】図６に対応する分解能４ビットにおけるテント写像の初期値Ｘ０の範囲とグレイコードを示す図。
【図８】図４に示すテント写像から生成された４ビット分のビット列のグレイコード “０１１０” の計算過程を示す図。
【図９】本発明に係る第１の本実施形態のＤ／Ａ変換装置或いはＤ／Ａ変換方法の構成を示す図。
【図１０】本発明に係る第２の本実施形態のＤ／Ａ変換装置或いはＤ／Ａ変換方法の構成を示す図。
【図１１】本発明に係る本実施形態のＤ／Ａ変換装置において用いることが可能なバイナリコード／グレイコード変換回路の構成図。
【図１２】本発明に係る第３の本実施形態のＤ／Ａ変換装置の構成を示す図。
【図１３】本発明に係る第３の本実施形態のＤ／Ａ変換装置に用いる逆演算手段の構成を示す図。
【図１４】本発明に係る第３の本実施形態のＤ／Ａ変換装置に用いる逆演算回路の要部構成を示す図。
【図１５】図１４の逆演算回路のＤＣ解析を行った結果を示す図。
【図１６】本発明に係る第４の本実施形態のＤ／Ａ変換装置の構成を示す図。
【図１７】本発明に係る第４の本実施形態のＤ／Ａ変換装置の動作を分解能４ビットでシミュレーションした結果の波形図。
【図１８】テント写像によるＡ／Ｄ変換からグレイコードを生成させて、グレイコードから逆演算を行うＤ／Ａ変換回路によりアナログ信号を出力して元に戻すＤ／Ａ変換装置の構成図。
【図１９】図１８のＤ／Ａ変換装置の要部構成を示す図。
【図２０】図１８のＤ／Ａ変換装置の動作を分解能６ビットでシミュレーションした結果の波形図。
【図２１】本発明に係る第５の本実施形態のＤ／Ａ変換装置の構成を示す図。
【図２２】本発明に係る第６の本実施形態のＤ／Ａ変換装置の構成を示す図。
【図２３】本発明の実施形態に係るＤ／Ａ変換装置に用いる逆演算手段の構成を示す図。
【図２４】図２３の逆演算手段を用いて構成したＤ／Ａ変換装置の動作を分解能４ビットでシミュレーションした結果の波形図。
【発明を実施するための形態】
【００３５】
以下添付図面を参照して本発明に係るＤ／Ａ変換装置の実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。
【原理】
【００３６】
テント写像について
テント写像の一例は、以下の式(1)で定義される。
【数１】
0006762733.tif 000002
上記のテント写像のリターンマップを図４に示し、式(1)による横軸をi、縦軸を Xi とした時系列グラフを図５に示す。
【テント写像によるＡ／Ｄ変換】
【００３７】
式（１）の実行をアナログ演算回路で構成することで、Ａ／Ｄ変換が可能である。Ａ／Ｄ変換のディジタル値は図５に示すように、演算結果が０．５以上の場合ビット“１”を取得し、演算結果が０．５未満の場合はビット“０”を取得する。このようなビット取得を連続して実行することで、初期値Ｘ０に対応するグレイコードが出力される。例として、分解能４ビットの場合、図６に示した「丸１」から「丸１６」までの各範囲内の初期値Ｘ０に対応するグレイコードが図７に示すようにそれぞれ４ビットで出力される。出力される上記グレイコードをバイナリ変換することで、初期値Ｘ０をサンプリングする電圧値として見立てたディジタル値が得られる。テント写像によるＡ／Ｄ変換回路の詳細は、本願発明者の発明に係る“特願２０１４−１５９９７８”に示されている。
【初期値Ｘ０範囲の算出方法】
【００３８】
テント写像の演算より出力される上記グレイコードの値を基にして、逆に写像をたどることで初期値Ｘ０の範囲を求めることができる。本実施形態では、例として、テント写像から生成された４ビット分のビット列のグレイコードを、“０１１０”であったとする。ここで取得したビット列からテント写像の計算過程は、図８のようである。
【００３９】
テント写像から生成される上記グレイコードビット列が図８における右側の矢印に示すように、上から順に生成されたとする。そのときに選択された写像式は、“○”と“×”で表した、“○”側の式を必ず実行して遷移していることが分かる。テント写像の最後の解 “Ｘ４”から考えると写像Ｘｉの値域は閉区間［０，１］のため、“０≦Ｘ４≦１”の範囲のいずれかに必ず含まれている。
【００４０】
即ち、Ａ／Ｄ変換は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係の不等式を用いてグレイコードを発生させるようにしたものである。そして、本実施形態のＤ／Ａ変換装置は、Ａ／Ｄ変換によって発生される上記グレイコードを、アナログデータに変換するものである。
【００４１】
“Ｘ４ ”を生成した式（関数）は、グレイコードのビット列が“０”であることから、関数“Ｘ４＝２Ｘ３”が実行されていることが特定され、“Ｘ３”はどの範囲であるのか、不等式を得ると、
【数２】
0006762733.tif 000003
となり、この範囲から必ず“Ｘ３”が計算されていることが判る。
【００４２】
次に“Ｘ３”について考察すると、グレイコードのビット列が“１”であるから、関数“Ｘ３＝２（１−Ｘ２） ”が選択されたことが分かる。これを不等式“０≦Ｘ３≦０．５”に代入すると、
【数３】
0006762733.tif 000004
から、“Ｘ２”の範囲を絞ることができる。
【００４３】
同様にして、次のグレイコードのビット列が“１”であるから、関数“Ｘ２＝２（１−Ｘ１） ”が選択されたことが特定され、“ X1 ”の範囲は、
【数４】
0006762733.tif 000005
となる。
【００４４】
最後に初期値“ X０ ”の範囲は、グレイコードのビット列“０”より、関数“Ｘ１＝２Ｘ０ ”が選択されたことが特定され、“ X０ ”の範囲は、
【数５】
0006762733.tif 000006
となる。
【００４５】
以上により、初期値“Ｘ０”は０．２５から０．３１２５の範囲内のいずれから始まっていたことが分かり、これは図７の「丸５」の範囲に該当し、この範囲内の初期値“Ｘ０”について、テント写像式（１）を実行しグレイコードを生成すると必ず、“０１１０”が得られることを示している。なお、初期値Ｘ０の境界については、厳密には上限の値を含まず、図７「丸５」のように“０．２５≦Ｘ０＜０．３１２５”となる。Ｄ／Ａ変換装置として、不等式の範囲の値をアナログデータとして出力することになる。
【００４６】
上記の通り、第１の本実施形態のＤ／Ａ変換装置は、まず、第ｎ（１以上の整数であり、この実施形態では４である。）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理（図９のＡ１）を行う。
【００４７】
次に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算に適用することにより第ｎ−１段目演算結果を得ると共に、上記第ｎ段目演算結果が満たすべき不等式に基づき、上記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理（図９のＡ２）を行う。
【００４８】
次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理（図９のＡ３）を行う。
【００４９】
更に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算に適用することにより第ｎ−２段目演算結果を得ると共に、上記不等式検出処理に得られた不等式に基づき、上記第ｎ−１段目演算結果が満たすべき不等式を得るようにする不等式検出処理（図９のＡ４）を行う。
【００５０】
以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と不等式検出処理とを繰り返して、最終的に得られた不等式の範囲の値をアナログデータとして出力（図９のＡ５）する。
【００５１】
上記の実施形態を、式（１）の写像関数の逆演算という考え方による実施形態として説明する。これらを式（１）の写像をさかのぼるイメージを数式化すると、グレイコードのビット列を
｛ｂ０，ｂ１，…，ｂｉ，…，ｂｎ−１｝として、以下の式（２）で表現できる。
【数６】
0006762733.tif 000007
【００５２】
ここで、グレイコードのビット数はｎで、“Ｘｎ”の最小値と最大値は“０≦Ｘｎ≦１”から始められるため、最初（ｉ＝ｎ−１）で、上記不等式の“Ｘｎ ”の右辺は“Ｘｎ＝１ ”とし、左辺は“Ｘｎ＝０ ”として別々に計算を行ってゆき最終的に“Ｘ０ ”の最小値と最大値の範囲として算出できる。
【００５３】
Ｄ／Ａ変換として式（２）の演算をアナログ演算回路で行うことを考えた場合、最終的な“Ｘ０”の最小値と最大値の中間値を出力すればＤ／Ａ変換後のアナログ電圧値とすることができるが、あらかじめ最大値“１．０”と最小値“０．０”の中間値である“０．５”から始めれば別々に演算を行うことなく中間の値を得ることができる。
【００５４】
本実施形態では、上記グレイコードのビット列４ビット分 “０１１０”を考え、
“Ｘ４＝０．５ “から始めてグレイコードのビット列“０”の情報から関数“Ｘ４＝２Ｘ３”が実行されているため“Ｘ３”は
【数７】
0006762733.tif 000008
となる。
【００５５】
次に“Ｘ３”を考えると、グレイコードのビット列“１”の情報から、関数“Ｘ３＝２（１−Ｘ２） ”が選択されたことが分かるため、これを“Ｘ３＝０．２５”に代入することにより、
【数８】
0006762733.tif 000009
となる。
【００５６】
以下、同様にして、グレイコードのビット列“１”のため、関数“Ｘ２＝２（１−Ｘ１）”が選択されたことが分かるため、“Ｘ１”は
【数９】
0006762733.tif 000010
となる。
【００５７】
最後に、グレイコードのビット列“０”より、関数“Ｘ１＝２Ｘ０”が選択されたことが分かるため、初期値“Ｘ０”は
【数１０】
0006762733.tif 000011
上記、初期値“Ｘ０”の範囲の解“０．２５≦Ｘ０≦０．３１２５”の中間値となっていることが確かめられる。
【００５８】
式（２）の処理は、ディジタル値としてグレイコードを基にし、アナログ演算回路を構成して行うことでアナログ電圧値として出力させることができる。
【００５９】
本実施形態に係るＤ／Ａ変換装置は、以上の説明から明らかなように、グレイコードを、アナログデータに変換するＤ／Ａ変換装置である。グレイコードは、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生させることができる。本実施形態に係るＤ／Ａ変換装置は、上記グレイコードを、アナログデータに変換するＤ／Ａ変換装置であり、次のように構成されている。
【００６０】
本実施形態に係るＤ／Ａ変換装置は、まず、第ｎ（１以上の整数）段目の演算より得られた第ｎ段目演算結果から発生された第ｎ段目グレイコードに基づき、当該第ｎ段目グレイコードを発生させる際に用いた第ｎ段目関数を特定する関数特定処理（図１０のＡ１１）を行う。
【００６１】
次に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るようにする逆演算処理（図１０のＡ１２）を行う。
【００６２】
次に、第ｎ−１段目の演算より得られた第ｎ−１段目演算結果から発生された第ｎ−１段目グレイコードに基づき、当該第ｎ−１段目グレイコードを発生させる際に用いた第ｎ−１段目関数を特定する関数特定処理（図１０のＡ１３）を行う。
【００６３】
更に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るようにする逆演算処理（図１０のＡ１４）を行う。
【００６４】
以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理とを繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力（図１０のＡ１５）する。
【００６５】
また、Ｄ／Ａ変換対象とするディジタル値がバイナリコードである場合、変換対象とするディジタル値のバイナリコードをグレイコード変換してから、式（２）の手続きを行えば良い。
【００６６】
グレイコードは、以下の式（３）によりバイナリコードを変換することにより得ることができる。ここでディジタル値とする“ｂ”は２進数ビット列である。
【数１１】
0006762733.tif 000012
式（３）は、図１１のＢ／Ｇ変換回路１０にて実現される。バイナリコードをグレイコードへ変換するＢ／Ｇ変換回路１０は、図９ではＡ１の前段に設けられ、図１０ではＡ１１の前段に設けられる。
【００６７】
次に、式（２）を実現する逆演算回路を用いた第３の実施形態に係るＤ／Ａ変換装置の構成図を図１２に示す。この実施形態のＤ／Ａ変換装置は、関数特定処理を行う制御手段４０と、逆演算処理を行う逆演算手段２０とを主な構成要素としている。本実施形態では、制御手段４０のグレイコード入力端子１３に、図１１に示したＢ／Ｇ変換回路１０の出力を接続しているが、グレイコードを用いた処理を行っている回路からグレイコードを直接に取り込む構成であれば、上記Ｂ／Ｇ変換回路１０は不要である。
【００６８】
このＤ／Ａ変換装置は、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを発生させるようにしたＡ／Ｄ変換によって発生される前記グレイコードを、アナログデータに変換する。
【００６９】
制御手段４０は、第ｎ（１以上の整数）、ｎ−１、・・・、１段目の演算より得られた第ｎ、ｎ−１、・・・、１段目演算結果から発生された第ｎ、ｎ−１、・・・、１段目グレイコードに基づき、当該第ｎ、ｎ−１、・・・、１段目グレイコードを発生させる際に用いた第ｎ、ｎ−１、・・・、１段目関数を特定する関数特定処理を行う。
【００７０】
逆演算手段２０は、上記第ｎ、ｎ−１、・・・、１段目演算結果を上記第ｎ、ｎ−１、・・・、１段目関数に基づく逆演算により第ｎ−１、ｎ−２、・・・、１段目演算結果を得るようにする逆演算処理を行う。
【００７１】
制御手段４０は、第ｎ段目グレイコードに基づく処理のときには、第ｎ段目関数を特定すると共に、上記第ｎ段目演算結果を上記第ｎ段目関数に基づく逆演算により第ｎ−１段目演算結果を得るように逆演算手段を制御し、第ｎ−１段目グレイコードに基づく処理のときには、第ｎ−１段目関数を特定すると共に、上記第ｎ−１段目演算結果を上記第ｎ−１段目関数に基づく逆演算により第ｎ−２段目演算結果を得るように逆演算手段を制御し、以下、上記Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理の制御を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。
【００７２】
図１３に、逆演算手段２０の具体的な構成を示す。逆演算手段２０は、テント写像関数がＮ（２以上の整数）個の関数から構成されている場合に上記Ｎ個の関数による演算とは逆の演算を行うＮ個の逆演算回路により構成される。この逆演算手段２０は、式（２）を実現するものであるため、Ｎ＝２である。
【００７３】
グレイコードが“１”でも“０”でも、“Ｘｉ＋１／２ ”の計算が必ず行われるため、電圧レベル“Ｘｉ＋１”を抵抗素子Ｒ１、Ｒ２で半分に分圧する構成を採用しており、この部分が１個目の逆演算回路である。電圧レベル“Ｘｉ＋１”の最大は１．０［Ｖ］のため、抵抗素子で分圧された後は必ず“（Ｘｉ＋１／２）≦０．５”になる。
【００７４】
グレイコードが“１”の場合、 “１−（Ｘｉ＋１／２）”が選択されるため、これについては電圧レベル“Ｘｉ＋１”［Ｖ］に対して、上記抵抗素子Ｒ１、Ｒ２にて半分に分圧された電圧値“Ｘｉ＋１／２ ”を引き算する回路を２つのＮＭＯＳトランジスタで構成された逆演算回路２１により行う。この部分が２個目の逆演算回路である。
【００７５】
逆演算回路２１は、図１４に示すように、同じサイズのＮＭＯＳトランジスタでダイオード接続したＮＭＯＳトランジスタ２２ａ、２２ｂから構成される。ＮＭＯＳトランジスタ２２ａのゲートとソースの接続部の電圧値をＶｇｓとした場合、出力Ｖｏｕｔの電圧レベルは、ゲートがＶｉｎに接続され、ソースがＶｓに接続されたＮＭＯＳトランジスタ２２ｂのＶｉｎとＶｓに対して、“Ｖｏｕｔ＝Ｖｇｓ−Ｖｉｎ＋Ｖｓ（但し、Ｖｉｎ≦Ｖｇｓ／２） ”の関係にある。
【００７６】
図１５は、図１４の２つのＮＭＯＳトランジスタ２２ａ、２２ｂにより構成される逆演算回路２１のＤＣ解析を行った結果である。この図１５では、Ｖｉｎを０．０［Ｖ］〜１．０［Ｖ］まで変化させた場合のＶｏｕｔの電圧レベルを示している。“Ｖｉｎ≦Ｖｇｓ／２（＝０．５［Ｖ］）”の範囲（ＮＭＯＳトランジスタ２２ａ、２２ｂの静特性五極管（飽和）領域）では、Ｖｏｕｔは０．５［Ｖ］を境に、Ｖｉｎの電圧レベルに対して、リニアにＶｇｓ＝１．０［Ｖ］からの引き算を行っている。なお、ＤＣ解析の電圧条件についてＶｇｓ＝１．０［Ｖ］、Ｖｓ＝０．０［Ｖ］としている。
【００７７】
図１３に示すように、抵抗素子Ｒ１、Ｒ２の接続点はスイッチＳＷ０を介してサンプルホールドアンプ２３の非反転端子へ接続されている。また、逆演算回路２１の出力端子ＶｏｕｔはスイッチＳＷ１を介してサンプルホールドアンプ２３の非反転端子へ接続されている。スイッチＳＷ０、ＳＷ１はグレイコードに基づき関数特定を行う制御手段４０によりオンオフ制御される。すなわち、グレイコートが“０”の場合、スイッチＳＷ０がオン（導通）状態に、スイッチＳＷ１がオフ（断線）状態とされる。グレイコードが“１”の場合はスイッチＳＷ０がオフ（断線）状態に、スイッチＳＷ１がオン（導通）状態にされる。これによりグレイコードに応じ、式（２）がアナログ演算にて１回分実行される。
【００７８】
このように、アナログデータをテント写像関数による演算を行って得られる演算結果と所定閾値との大小関係に応じてグレイコードを所定段で発生させるようにしたＡ／Ｄ変換によって発生される上記グレイコードを、アナログデータに変換するＤ／Ａ変換装置である。上記制御手段４０は、Ａ／Ｄ変換を行う場合のテント写像関数による演算毎に発生される上記グレイコードに基づき、当該グレイコードを発生させる際に用いたそれぞれの関数を特定する関数特定処理を行う。また、逆演算手段２０は、上記各段の演算結果に対し、前記制御手段により特定された関数に基づく逆演算を行って、その前段の演算結果を得るようにする逆演算処理を行う。
【００７９】
スイッチＳＷ０またはスイッチＳＷ１を介して出力された電圧値のレベルはサンプルホールドアンプ２３で保存され、再び図１３と同一の回路に入力されることで式（２）の反復演算が行われる。つまり、Ａ／Ｄ変換の際に行われた演算回数ｎとなるまで、関数特定処理と逆演算処理の制御を繰り返す。演算回数ｎの繰り返しは分解能分行うことを意味し、最終的にはサンプルホールドアンプ２３がＤ／Ａ変換結果のアナログ電圧として出力される。
【００８０】
別言するならば、上記制御手段４０は、最終段から初段に向かって順次に関数を特定し、上記逆演算手段２０は、上記制御手段４０により関数が最初に特定されると当該特定された関数に基づき第１段目の逆演算を最終段の演算結果に施して１段前の逆演算結果を得て、次に、上記制御手段４０により関数が次に特定されると当該特定された関数に基づく第２段目の逆演算を第１段目の逆演算結果に施して更に１段前の逆演算結果を得て、以下同様に逆演算処理を繰り返して、最終的に得られた逆演算処理の結果をアナログデータとして出力するように制御する。
【００８１】
図１６に第４の実施形態に係るＤ／Ａ変換装置１００の構成を示す。このＤ／Ａ変換装置１００は、１クロックに同期して式（２）の演算を１回ずつ行う反復型の装置である。本Ｄ／Ａ変換装置１００は、上記Ｎ個の逆演算回路の出力を、最終出力とするか、上記Ｎ個の逆演算回路の入力へフィードバックするかを切り換えるスイッチＳＷｎｅｘｔ、ＳＷｏｕｔを備え、上記制御手段４０の制御回路４１が上記スイッチＳＷｎｅｘｔ、ＳＷｏｕｔを切り換えることにより、上記Ａ／Ｄ変換の際に行われた演算回数ｎだけ繰り返し演算制御を行う。
【００８２】
フィードバックの経路には、サンプルホールドアンプ４２が設けられている。このサンプルホールドアンプ４２の非反転端子にはスイッチＳＷｉｎを介して定常電圧０．５Ｖが与えられる。スイッチＳＷｉｎは制御手段４０の制御回路４１がオンオフ制御する。この反復型Ｄ／Ａ変換装置１００は、制御回路４１からの分解能分のクロックパルス回数を与えることで１回分のＤ／Ａ変換処理を行う。図１３に示した逆演算手段２０を１つだけ備えて１回の演算結果を再び入力電圧として与え反復して演算し、分解能分の回数（Ａ／Ｄ変換の際に行われた演算回数ｎ）を演算した後に最終的にアナログ電圧として出力を行う。
【００８３】
演算の開始の際には、スイッチＳＷｉｎがオン状態とされ、サンプルホールドアンプ４２に０．５［Ｖ］が与えられて電圧値が保持される。次に、制御回路４１からクロックＣＬＫｇｒａｙがＨｉｇｈ状態で与えられることで関数特定処理が可能状態となり、最初のグレイコードの情報によりＡＮＤ回路を介して図１３のスイッチＳＷ０かスイッチＳＷ１がオンとされ、逆演算手段２０において式（２）の演算を行われ、図１３のサンプルホールドアンプ２３に逆演算結果が電圧値として保持される。この電圧値は図１６の出力“Ｘｉ”となり、グレイコードが“０”である場合に式（２）の関数は“Ｘｉ＋１／２”であり、その演算結果は０．２５［Ｖ］となる。
【００８４】
図１７に、上記Ｄ／Ａ変換装置１００の構成にて分解能４ビットでＤ／Ａ変換のシミュレーションを行った結果の波形を示す。図１６に示されている信号Ｇｒａｙが図１７における最上位欄の値として示されている。即ち、Ｄ／Ａ変換対象とするディジタル値としてグレイコードがシリアルに入力されていることを示している。上記第１段目の演算で得られた演算結果である０．２５［Ｖ］は、図１７の波形ではＸｉとして示されている。
【００８５】
次に、制御回路４１からクロックＣＬＫｇｒａｙがＬｏｗ状態で出力され、スイッチＳＷ０とスイッチＳＷ１がオフとされた僅かの時間差後に、スイッチＳＷｎｅｘｔにＨｉｇｈの信号ＣＬＫｎｅｘｔが与えられてオン状態とされる。このとき、スイッチＳＷｉｎを制御する信号ＣＬＫｉｎは、ＬｏｗでスイッチＳＷｉｎはオフ状態である。この結果、０．２５［Ｖ］が図１６のサンプルホールドアンプ４２へ転送保持される。
【００８６】
再びクロックＣＬＫｇｒａｙがＨｉｇｈ状態とされ、次のグレイコードの情報によってＡＮＤ回路を介してスイッチＳＷ０とスイッチＳＷ１が制御される。ここで、グレイコードが“１”であるため、式（２）の関数“１−（Ｘｉ＋１／２）”を演算する逆演算回路２１が選択されて逆演算が行われ、その演算結果である電圧値０．８７５［Ｖ］が図１３のサンプルホールドアンプ２３に保持される。
【００８７】
また、スイッチＳＷｎｅｘｔに対する制御信号ＣＬＫｎｅｘｔがＨｉｇｈとされて、スイッチＳＷｎｅｘｔがオン状態になり、サンプルホールドアンプ２３に保持された電圧値は、図１６のサンプルホールドアンプ４２に転送される。このような動作が繰り返されることで所望の分解能ビット回数（Ａ／Ｄ変換の際に行われた演算回数ｎ）の演算が行われ、最終的にスイッチＳＷｏｕｔに対する制御信号ＣＬＫｏｕｔがＨｉｇｈにされてスイッチＳＷｏｕｔがオン状態なることによりアナログ電圧が出力される。
【００８８】
図１７の波形に示すように、スイッチＳＷｏｕｔに対し制御信号ＣＬＫｏｕｔがＨｉｇｈ状態とされて出力され、同時にスイッチＳＷｉｎに対する制御信号ＣＬＫｉｎもＨｉｇｈ状態とされると、図１６に示すサンプルホールドアンプ４２に次のラウンドとなる式（２）の演算を行うための初期電圧値０．５［Ｖ］がセットされ、ここから再び前述の通りの処理が繰り返されてＤ／Ａ変換が進行される。
【００８９】
図１７では、２サンプルの処理を示しており、第１ラウンドでグレイコード列“０１１０”の処理を行い、第２ラウンドではグレイコード列“１１０１”の処理を行っている。それぞれの計算結果であるテント写像の初期値Ｘ０に相当する電圧レベル“0.28125［Ｖ］” と“0.84375［Ｖ］”がそれぞれ出力されている。なお、シミュレーションはフリーのアナログ回路シミュレータとして知られるリニアテクノロジー社が提供する“LTspice IV”を用いた。
【００９０】
図１７では反復型のＤ／Ａ変換の詳細な流れを示したが、更に大域的に検証するためにアナログ入力信号の電圧レベルよりテント写像によるＡ／Ｄ変換からグレイコードを生成させて、グレイコードから式（２）の演算を行うＤ／Ａ変換装置によりアナログ信号を出力して元に戻すシミュレーションを分解能６ビットにて行った。このシミュレーションに用いた回路図を図１８に、シミュレーション結果波形を図２０に示す。
【００９１】
図１８の回路は、アナログ信号をサンプルホールドアンプ３に保持し、保持したアナログ信号を５段カスケード接続されたテント写像演算回路４−０〜４−４及びコンパレータ５へ送出し、一括型の回路構成にてＡ／Ｄ変換を行ってグレイコードを得ている。更に、この回路は、上記において得られる上記グレイコードをレジスタ（Ｄ−ＦＦ）群６−０〜６−５に格納するＡ／Ｄ変換部を備えている。テント写像演算回路４−０〜４−４のそれぞれは、図１９に示す構成を採用している。なお、図１９に示したテント写像演算回路については、特願２０１４−１５９９７８の図１８に示したものであり、ここでは、その詳細な説明を省略する。
【００９２】
レジスタ（Ｄ−ＦＦ）群６−０〜６−５に保持される上記グレイコードは、パラレル／シリアル変換部８のアンド回路７−０〜７−５に送られる。このアンド回路７−０〜７−５に対して制御回路９からＨｉｇｈの制御信号を与えてオア回路８Ａによりシリアルにグレイコードを取り出し、図１８に示した反復型Ｄ／Ａ変換装置１００に与える構成となっている。制御回路９は、図１６に示した制御回路４１のクロックＣＬＫｇｒａｙに同期するようにＨｉｇｈの制御信号をアンド回路７−０〜７−５に順番にそれぞれ１パルスずつ送出する。
【００９３】
図１８のクロックＣＬＫｔｅｎｔにパルスを１回発生させる毎に、アナログ信号のサンプリングと同時にそのアナログ電圧値に対応するＡ／Ｄ変換が一括で行われてグレイコード生成がされる。図２０に示すようにクロックＣＬＫｔｅｎｔと同期して入力アナログ信号の電圧レベルに応じたグレイコードが生成されレジスタ（Ｄ−ＦＦ）群６−０〜６−５に保存される。図２０のＶ（ｑ０）〜Ｖ（ｑ５）が、図１８のレジスタ（Ｄ−ＦＦ）群６−０〜６−５の出力信号Ｑ０〜Ｑ５に対応している。レジスタ（Ｄ−ＦＦ）群６−０〜６−５に保存されたグレイコードはパラレル／シリアル変換部８にて連続的に１列のグレイコードの信号に変換され、Ｄ／Ａ変換装置１００へ送出されることにより式（２）の演算が分解能６ビットで行われ、アナログ電圧レベルが出力される。
【００９４】
上記の処理過程において、テント写像Ａ／Ｄ変換より生成されたグレイコードは生成された順に図１８のレジスタ（Ｄ−ＦＦ）群６−０〜６−５に保持され、シリアルに出力される。この出力のときには、レジスタ（Ｄ−ＦＦ）群６−５〜６−０の出力値Ｑ５からＱ４⇒Ｑ３⇒Ｑ２⇒Ｑ１⇒Ｑ０の順番にＤ／Ａ変換装置１００に与えられ、初期値Ｘ０が求められる。即ち、レジスタ（Ｄ−ＦＦ）群６−０〜６−５におけるデータの処理順は、ＬＩＦＯ（Last In First Out）の形式をとる。
【００９５】
図２０に示すように、正弦波でＡ／Ｄ変換器へ入力されたアナログ信号Ｖ（ａｉｎ）がＤ／Ａ変換装置１００によって元のアナログ電圧レベルＶ（ｏｕｔ）に戻されて出力されている。出力アナログ信号Ｖ（ｏｕｔ）の波形が矩形にガタガタとしているが、この波形は一般的なＤ／Ａ変換装置で行われているように、平滑化回路でフィルタリングすることで滑らかな波形にすることができる。
【００９６】
以上説明した第４の実施形態はメリットとして、式（２）の反復演算を図１３の演算回路である逆演算手段２０を１つ用意し、繰り返し使用することで素子数を増加することなく任意のディジタルのビット長分のＤ／Ａ変換が可能となる。このため小型化に適した方式であり、同じ素子を用いて幾度も演算を行う構成のため、異なる多数の素子によるＤ／Ａ変換装置と異なり、各素子の不整合によって演算精度が左右される懸念を低くでき、演算精度が高く保たれることが期待できる。
【００９７】
次に、第５の実施形態として、一括型のＤ／Ａ変換装置を図２１に示す。本実施形態に係るＤ／Ａ変換装置は、図１３に示した逆演算手段２０を、必要な分解能に応じた数だけ直列にカスケード接続して構成したもので、それぞれが逆演算手段２０と同一構成の逆演算手段２０−１〜２０−４が備えられている。また、逆演算手段２０−１〜２０−４のそれぞれに、２つのＡＮＤ回路とインバータにより構成される回路を制御手段４０内に備え、これらを制御回路４１Ａにより制御することで、図１６に示した制御手段４０の機能（関数特定の機能）を実現する。このＤ／Ａ変換装置は、第４の実施形態として示した反復型のＤ／Ａ変換装置よりも高速にＤ／Ａ変換を実現することが可能である。
【００９８】
この第５の実施形態に係るＤ／Ａ変換装置では、制御回路４１Ａから同期信号ＧＣＴＲＬがＨｉｇｈレベルとして出力されるとき、Ｄ／Ａ変換の対象とするグレイコードの情報が２つのＡＮＤ回路とインバータにより構成される回路により論理演算される。論理演算の結果は、逆演算手段２０−１〜２０−４のそれぞれ対応するスイッチＳＷ０とスイッチＳＷ１にパラレルにオンオフ制御信号として伝達される。逆演算手段２０−１〜２０−４は、前段から送られる信号に対し式（２）の演算を行う。これにより、所要の分解能分が一括で計算される。この計算の後、制御回路４１ＡからスイッチＳＷＯＵＴに対する制御信号がＨｉｇｈレベルとして出力される。これにより、最終段の逆演算手段２０−４で生成されたアナログ電圧レベルを出力し、１個のクロックパルスでＤ／Ａ変換を行う。反復型のＤ／Ａ変換装置と比較して素子数は増加するが、高速にＤ／Ａ変換できるというメリットがある。
【００９９】
次に、第６の実施形態として反復型と一括型の組み合わせに係るＤ／Ａ変換装置を図２２に示す。本実施形態に係るＤ／Ａ変換装置は、図１３に示した逆演算手段２０を、所要数（ここでは２）だけ直列にカスケード接続して構成したもので、逆演算手段２０−１、２０−２が備えられている。また、逆演算手段２０−１、２０−２のそれぞれに、２つのＡＮＤ回路とインバータにより構成される図２１と同様の機能を有する回路を備え、これらを制御回路４１Ｂにより制御することで、図１６に示した制御手段４０の機能を実現する。
【０１００】
更に、逆演算手段２０−２の出力信号Ｘｉを初段の逆演算手段２０−１の入力信号Ｘｉ＋１としてフィードバックする経路を備えている。このフィードバック経路には、逆演算手段２０−２の出力信号Ｘｉを保持してフィードバックするためのサンプルホールドアンプ２５が設けられている。逆演算手段２０−２の出力とサンプルホールドアンプ２５の間には、フィードバックするか所定分解能のＤ／Ａ変換結果のアナログ信号として出力するかを選択するスイッチＳＷｎｅｘｔ、ＳＷｏｕｔが備えられ、これらのスイッチＳＷｎｅｘｔ、ＳＷｏｕｔは制御回路４１Ｂによりオンオフ制御される。
【０１０１】
この実施形態は、一般的には、Ｎ個の逆演算回路がｎ段カスケード接続され、上記制御手段は、各ｎ段のＮ個の逆演算回路において該Ｎ個の逆演算回路のいずれかを選択するかの制御と、ｎ段間の信号の送出制御とを行うものである。本実施形態は、１個のクロックパルスで２ビットのＤ／Ａ変換を行う。反復型では分解能４ビットのＤ／Ａ変換の場合にクロックパルス数を４個必要とするのに対し、２つカスケード接続した本実施形態ではクロックパルス数が２個で済む。このため応答時間（レイテンシ）が速くなるといったメリットがある。このように反復型と一括型を組み合わせた本実施形態のＤ／Ａ変換装置は、回路面積と変換速度に合わせることが可能なトレードオフな構成が選択できる。
【０１０２】
図１３に示した逆演算手段２０は、式（２）の結果をサンプルホールドアンプ２３に与えて電圧レベルを保持する構成を備えている。これに対し、図２３に示すように電圧レベルを保持するサンプルホールドアンプ２３を、コンデンサ２８に保持するタイプの逆演算手段２０Ａに置き換えることができる。
【０１０３】
図２４に、図１６の逆演算手段２０を、上記図２３の逆演算手段２０Ａに置き換えて、図１７に示したものと同じグレイコード（ディジタル値）のパターンでシミュレーションした結果を示す。
【０１０４】
コンデンサは時間経過により電荷漏れが生じてしまうため、図２３の逆演算手段２０Ａにおいては、ＣＲ（容量・抵抗）時定数と電荷漏れを考慮したスイッチング素子の切り替えや、サンプルホールドアンプ２３の代用とするコンデンサ２８の静電容量を大きくし、その他のコンデンサは影響を軽減させるため静電容量を小さくするなどのチューニングを行う。シミュレーションでは図１６のコンデンサＣｏｕｔの静電容量は２０ｆ［Ｆ］、コンデンサＣｓａｍｐｌｅの静電容量は０．５ｐ［Ｆ］としている。ここに、ｆはフェムト（１０−１５）であり、ｐはピコ（１０−１２）を表している。
【０１０５】
サンプルホールドアンプ２３を図２３のようにコンデンサ２８に置き換える構成の逆演算手段２０Ａは、図１３のようにサンプルホールドアンプ２３で電圧レベルを保持する構成と比較してＤ／Ａ変換の精度が落ちるといったデメリットがある。しかしながら、この構成の逆演算手段２０Ａは、サンプルホールドアンプ２３を用いなくともよいため、簡単な回路構成となり回路面積を縮小できるといったメリットがある。
【０１０６】
以上説明した式（２）を実行することでＤ／Ａ変換を実現する反復型のＤ／Ａ変換装置は、所定値の抵抗素子や容量素子を複数用意しなくとも、固定の素子数で反復回数を多くすることで分解能を変更してＤ／Ａ変換が行えるため小さい回路面積でも高い分解能のＤ／Ａ変換装置を実現できる。また、同じ物理条件の抵抗とトランジスタなどによる回路を反復使用する構成であるため、素子ばらつきの影響が少ない高精度なＤ／Ａ変換が期待できる。
【０１０７】
従来のＤ／Ａ変換装置は分解能を変更したい場合には素子を変更・追加するなどハードウェア上での変更が必要であったのに対し、本実施形態に係るＤ／Ａ変換装置では素子の変更は不要であるため、反復回数の制御というソフト的手法により柔軟に変更が可能である。
【０１０８】
本実施形態に係るＤ／Ａ変換装置は、グレイコードをＤ／Ａ変換する構成であるため、ディジタルデータとしてグレイコードを採用し処理を行っているシステム等に適用する場合には、バイナリ変換の構成が不要であり、回路規模を大きくすることなくＤ／Ａ変換が行える利点がある。
【０１０９】
アナログ回路設計において必要な中間電位を生成したい場合、抵抗ストリング型で分圧して所望の参照電圧を生成し、アナログ回路に供給するシーンがある。本実施形態に係るＤ／Ａ変換装置では必要最小限な素子を用いて制御回路から制御パルスを与えることで所望の分解能にて参照電圧を生成できるため、このようなシーンに好適である。
【０１１０】
なお、上記に示した実施形態では、テント写像を図４に示すものとしたが、本発明はこれに限定されない。例えば、特願２０１４−１５９９７８の図１４に示すようなテント写像を用いる場合にも適用可能である。この場合には、一度の演算で２ビットのグレイコードに基づき関数特定を行い、テント写像関数が４個の関数から構成されている場合であり、上記４個の関数による演算とは逆の演算を行う４個の逆演算回路により逆演算手段が構成されることになる。
【符号の説明】
【０１１１】
３  サンプルホールドアンプ
４−０〜４−４  テント写像演算回路
５  コンパレータ
６−０〜６−５  レジスタ（Ｄ−ＦＦ）群
７−０〜７−５  アンド回路
８  パラレル／シリアル変換部
８Ａ  オア回路
９  制御回路
１０  Ｂ／Ｇ変換回路
２０、２０Ａ  逆演算手段
２１  逆演算回路
２３、２５  サンプルホールドアンプ
４０  制御手段
４１、４１Ａ、４１Ｂ  制御回路
４２  サンプルホールドアンプ
１００  Ｄ／Ａ変換装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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