(57)【特許請求の範囲】
【請求項１】
バイアス電圧を与えるために入力電圧と基準電圧との間の差を受け取りかつ増幅するように結合された増幅器と、
前記バイアス電圧を受け取るように前記増幅器に結合された第１のコンバータおよび第２のコンバータと、を具備し、
前記第１のコンバータが、
前記増幅器に結合された第１のトランスコンダクタであって、前記第１のトランスコンダクタが第１の差動入力回路、第１の定電流源、および第１のバイアス電流を調節するために前記バイアス電圧を受け取るように構成された第１の調節可能な電流源を有し、前記第１のバイアス電流が前記第１のトランスコンダクタへのテール電流の一部であり、前記第１の差動入力回路が第１の差動入力を受け取り、第１のトランスインピーダンス増幅器負荷の電流を生成するように構成される、第１のトランスコンダクタと、
前記第１のトランスインピーダンス増幅器負荷を与えるために第１のインバータの入力部と出力部との間に結合された第１のフィードバックデバイスを有する第１のインバータであって、前記第１のトランスインピーダンス増幅器負荷の電流が前記第１の差動入力回路に結合された前記第１の差動入力および前記第１のバイアス電流によって決定される、第１のインバータと、を備え、
前記第１のインバータの入力ノードが前記第１のトランスコンダクタの出力ノードに結合され、
前記第２のコンバータが、
前記増幅器に結合された第２のトランスコンダクタであって、前記第２のトランスコンダクタが第２の差動入力回路、第２の定電流源、および第２のバイアス電流を調節するために前記バイアス電圧を受け取るように構成された第２の調節可能な電流源を有し、前記第２のバイアス電流が前記第２のトランスコンダクタへのテール電流の一部であり、前記第２の差動入力回路が第２の差動入力を受け取り、第２のトランスインピーダンス増幅器負荷の電流を生成するように構成され、前記第２の差動入力が、反転した極性を有する前記第１の差動入力である、第２のトランスコンダクタと、
前記第２のトランスインピーダンス増幅器負荷を与えるために第２のインバータの入力部と出力部との間に結合された第２のフィードバックデバイスを有する第２のインバータであって、前記第２のトランスインピーダンス増幅器負荷の電流が前記第２の差動入力回路に結合された前記第２の差動入力および前記第２のバイアス電流によって決定される、第２のインバータと、
を備え、
前記第２のインバータの入力ノードが前記第２のトランスコンダクタの出力ノードに結合される、装置。
【請求項２】
前記第１のフィードバックデバイスが前記第１のインバータの前記入力部と前記出力部との間に結合された第１の抵抗器を備え、前記第２のフィードバックデバイスが前記第２のインバータの前記入力部と前記出力部との間に結合された第２の抵抗器を備える、請求項１に記載の装置。
【請求項３】
前記第１の抵抗器および前記第２の抵抗器が、相互に等しく、各々が、１０，０００オームよりも大きい、請求項２に記載の装置。
【請求項４】
前記第１のフィードバックデバイスが前記第１のインバータの前記入力部と前記出力部との間に結合された第１のトランジスタを備え、前記第２のフィードバックデバイスが前記第２のインバータの前記入力部と前記出力部との間に結合された第２のトランジスタを備え、前記トランジスタの各々が、前記トランジスタの線形領域で動作する、請求項１に記載の装置。
【請求項５】
前記第１のインバータの第１の出力ポートおよび前記第２のインバータの第２の出力ポートにそれぞれ結合された第３のインバータおよび第４のインバータをさらに備える、請求項１に記載の装置。
【請求項６】
前記第１のトランスコンダクタおよび前記第２のトランスコンダクタが、第１の電源電圧とグランドとの間にバイアスされ、
前記第１のインバータおよび前記第２のインバータが、第２の電源電圧と前記グランドとの間にバイアスされ、
前記第１の電源電圧および前記第２の電源電圧が、異なる電圧レベルである、請求項１に記載の装置。
【請求項７】
前記第１のトランスコンダクタおよび前記第２のトランスコンダクタが、第１の電源電圧とグランドとの間にバイアスされ、
前記第１のインバータおよび前記第２のインバータが、第２の電源電圧と前記グランドとの間にバイアスされ、
前記第１の電源電圧および前記第２の電源電圧が、同じ電圧レベルである、請求項１に記載の装置。
【請求項８】
前記基準電圧を与えるために入力部から出力部へ結合された第３のインバータをさらに備え、
前記第１のインバータ、前記第２のインバータ、および前記第３のインバータが、同じトリップ点を有するように各々構成され、
前記第１のトランスコンダクタおよび前記第２のトランスコンダクタが、第１の電源電圧とグランドとの間にバイアスされ、
前記第１のインバータ、前記第２のインバータ、および前記第３のインバータが、第２の電源電圧と前記グランドとの間にバイアスされる、請求項１に記載の装置。
【請求項９】
バイアス電圧を与えるために入力電圧と基準電圧との間の差を増幅することと、
前記バイアス電圧で第１のトランスコンダクタおよび第２のトランスコンダクタをバイアスすることと、
第１の定電流源および第１の調節可能な電流源を有する前記第１のトランスコンダクタの第１の差動入力回路に第１の差動入力を入力することと、
第２の定電流源および第２の調節可能な電流源を有する前記第２のトランスコンダクタの第２の差動入力回路に第２の差動入力を入力することであって、前記第１の差動入力が、反対の極性を有する前記第２の差動入力である、第２の差動入力を入力することと、
前記第１の差動入力回路によって、第１のトランスインピーダンス増幅器負荷へ第１のテール電流の一部を入力するために前記第１のトランスコンダクタの前記第１の差動入力回路の、前記第１のトランスコンダクタへの前記第１のテール電流を生成することであって、前記第１のテール電流の前記一部が前記第１の調節可能な電流源によって決定される、前記第１のテール電流を生成することと、
前記第２の差動入力回路によって、第２のトランスインピーダンス増幅器負荷へ第２のテール電流の一部を入力するために前記第２のトランスコンダクタの前記第２の差動入力回路の、前記第２のトランスコンダクタへの前記第２のテール電流を生成することであって、前記第２のテール電流の前記一部が前記第２の調節可能な電流源によって決定される、前記第２のテール電流を生成することと、
前記第１のトランスインピーダンス増幅器負荷から第１の出力電圧を出力することと、
前記第２のトランスインピーダンス増幅器負荷から第２の出力電圧を出力することと、を含む、方法。
【請求項１０】
前記第１のトランスインピーダンス増幅器負荷および前記第２のトランスインピーダンス増幅器負荷が、第１のインバータおよび第２のインバータを用いてそれぞれ与えられ、
前記第１のインバータおよび前記第２のインバータの各々が、前記第１のインバータおよび前記第２のインバータの各々の入力ノードを出力ノードに結合するためそれぞれの抵抗器を含む、請求項９に記載の方法。
【請求項１１】
前記第１のトランスインピーダンス増幅器負荷から電圧アベレージャに前記第１の出力電圧をフィードバックすることと、
前記第２のトランスインピーダンス増幅器負荷から前記電圧アベレージャに前記第２の出力電圧をフィードバックすることと、
前記第１の出力電圧および前記第２の出力電圧の平均として、電圧アベレージャを用いて前記入力電圧を生成することと、をさらに含む、請求項１０に記載の方法。
【請求項１２】
第１の電源電圧で前記第１のインバータおよび前記第２のインバータをバイアスすることと、
前記第１の電源電圧とは異なる第２の電源電圧で前記第１のトランスコンダクタおよび前記第２のトランスコンダクタをバイアスすることと、
前記第１のインバータおよび前記第２のインバータを使用して前記第２の電源電圧から前記第１の電源電圧にレベルシフトすることと、をさらに含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
下記の説明は、集積回路デバイス（ＩＣ）に関する。より詳細には、下記の説明は、ＩＣ用の高速アナログコンパレータに関する。
【背景技術】
【０００２】
アナログ信号方式は、より高い周波数用途、特に、高速信号処理用途に対してより意味のあるものになってきている。いくつかのアナログ用途では、従来型の非同期式アナログコンパレータを使用することができる。しかしながら、従来型のアナログコンパレータは、制御されていない状態のレイテンシのためにいくつかの高速アナログ用途にとっては遅すぎることがある。さらに、いくつかの従来型の非同期式アナログコンパレータは、回路の帯域幅を制限する高インピーダンスノードを有することがある。したがって、従来型のアナログコンパレータに付随する上に説明した制限のうちの１つまたは複数を克服するアナログコンパレータを提供することが望ましくかつ有用である。
【発明の概要】
【０００３】
装置は、一般に電圧変換に関する。このような装置では、増幅器が、バイアス電圧を与えるため入力電圧および基準電圧を受け取るように結合される。第１のコンバータおよび第２のコンバータが、バイアス電圧を受け取るように増幅器に結合される。第１のコンバータは、第１のトランスコンダクタおよび第１のインバータを含む。第１のトランスコンダクタが、第１のバイアス電流を調節するためにバイアス電圧を受け取るように、かつ第１の差動入力を受け取るように増幅器に結合される。第１のインバータは、第１のトランスインピーダンス増幅器負荷を与えるために第１のインバータの入力部から出力部へ結合された第１のフィードバックデバイスを有する。第１のインバータが、第１のトランスコンダクタに結合される。第２のコンバータは、第２のトランスコンダクタおよび第２のインバータを含む。第２のトランスコンダクタは、第２のバイアス電流を調節するためにバイアス電圧を受け取るように、かつ第２の差動入力を受け取るように増幅器に結合される。第２の差動入力は、反転した極性を有する第１の差動入力である。第２のインバータは、第２のトランスインピーダンス増幅器負荷を与えるために第２のインバータの入力部から出力部へ結合された第２のフィードバックデバイスを有する。第２のインバータは、第２のトランスコンダクタに結合される。
【０００４】
非同期式アナログコンパレータは、一般に電圧変換に関する。このような非同期式アナログコンパレータでは、増幅器は、バイアス電圧を与えるために入力電圧および基準電圧を受け取るように結合される。第１のコンバータおよび第２のコンバータは、バイアス電圧を受け取るように増幅器の出力ポートに共通に結合される。第１のコンバータは、第１のトランスコンダクタおよび第１のインバータを含む。第１のトランスコンダクタは：バイアス電圧を受け取るように結合された第１の電流源回路と；第１の電流源回路に結合された第１の差動入力回路と；第１の差動入力回路に結合された第１の電流ミラー回路とを含む。第１のトランスコンダクタの第１の差動入力回路は、第１の出力ノードを有する。第１のインバータは、第１のトランスインピーダンス増幅器負荷を与えるために第１のインバータの第１のシリーズの入力部から出力部へ結合された第１のフィードバックデバイスを有する。第１のインバータの第１の入力ノードは、第１のトランスコンダクタの第１の出力ノードに結合される。第２のコンバータは、第２のトランスコンダクタおよび第２のインバータを含む。第２のトランスコンダクタは：バイアス電圧を受け取るように結合された第２の電流源回路と；第２の電流源回路に結合された第２の差動入力回路と；第２の差動入力回路に結合された第２の電流ミラー回路とを含む。第２の差動入力回路は、反転した極性の差動入力を有する第１の差動入力回路である。第２のトランスコンダクタの第２の差動入力回路は、第２の出力ノードを有する。第２のインバータは、第２のトランスインピーダンス増幅器負荷を与えるために第２のインバータの第２のシリーズの入力部から出力部へ結合された第２のフィードバックデバイスを有する。第２のインバータの第２の入力ノードは、第２のトランスコンダクタの第２の出力ノードに結合される。
【０００５】
方法は、一般に電圧変換に関する。このような方法では、入力電圧と基準電圧との間の差が、バイアス電圧を与えるために増幅される。第１のトランスコンダクタおよび第２のトランスコンダクタが、バイアス電圧でバイアスされる。第１の差動入力が、第１のトランスコンダクタに入力される。第２の差動入力が、第２のトランスコンダクタに入力される。第１の差動入力は、反対の極性を有する第２の差動入力である。第１の差動入力に関係する第１の電流が、第１のトランスインピーダンス増幅器負荷への第１の電流の一部分の入力のために、第１のトランスコンダクタを用いて生成される。第２の差動入力に関係する第２の電流が、第２のトランスコンダクタへの入力のために、第２のトランスインピーダンス増幅器負荷を用いて生成される。第１の出力電圧が、第１のトランスインピーダンス増幅器負荷から出力される。第２の出力電圧が、第２のトランスインピーダンス増幅器負荷から出力される。
【０００６】
他の特徴は、後に続く詳細な説明および特許請求の範囲を考慮して認識されるであろう。
【０００７】
添付の図面は、例示的な装置および／または方法を示す。しかしながら、添付の図面は、特許請求の範囲を限定するように見なされるべきではなく、説明および理解のためであるに過ぎない。
【図面の簡単な説明】
【０００８】
【図１−１】例示的な非同期式アナログコンパレータおよび／またはレベルシフタを示すブロック図である。
【図１−２】例示的なコンパレータを示す模式図である。
【図１−３】別の例示的なコンパレータを示す模式的／ブロック図である。
【図２】例示的なコンパレータの流れを示す流れ図である。
【図３】例示的な列状のフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを示す単純化したブロック図である。
【発明を実施するための形態】
【０００９】
次に続く説明では、本明細書において説明する具体的な例のより完全な説明を提供するために、数多くの具体的な詳細を記述する。しかしながら、当業者には、１つまたは複数の他の例および／またはこれらの例の変形形態を、下記に与えられるすべての具体的な詳細を用いないで実施することができることは、明らかであるはずである。他の事例では、よく知られている特徴を、本明細書の例の説明を不明瞭にしないように詳細には説明していない。例示を容易にするために、同じアイテムを参照するために、同じ番号ラベルを異なる図において使用する、しかしながら、代替の例では、アイテムは、異なっていてもよい。
【００１０】
いくつかの図に例示的に示された例を説明する前に、一般的な導入部を、理解を深めるために提供する。
【００１１】
一般に、アナログコンパレータは、クロック式または非同期式のいずれかである。非同期式アナログコンパレータを、さらに詳細に下記に説明する。このようなコンパレータを、低レイテンシまたは低遅延非同期用途において使用することができる。コンパレータは、反転した差動入力の極性を有するが相互にコピーである２つの電圧−電流−電圧コンバータを含む。各電圧−電流−電圧コンバータは、調節可能なテール電流段（「トランスコンダクタ段」）を有するトランスコンダクタを含み、トランスインピーダンス増幅器負荷段（「トランスインピーダンス段」）が続くまたはカスケード接続される。このようなトランスコンダクタ段の出力ノードは、このようなトランスインピーダンス段に結合される。バイアス印加することが、平衡させることを促進するためにこのようなコンバータに与えられ、その結果、トランスコンダクタ段およびトランスインピーダンス段は、静的なオフセットを導入せずに動作することができ、この平衡させることは、このようなコンパレータの最適なバイアス点またはトリップ点をもたらすことができる。各コンバータは、トランスコンダクタ段およびトランスインピーダンス段の両者を含み、その結果、平衡させたときに、これらの段の間のカップリングノードに電流がほとんど流れないまたはまったく流れなくてもよい。しかしながら、静的なオフセットがこのような段への入力に存在する場合には、バイアス状態は、このような静的なオフセットが存在しないかのように残ることがある。実際にトリップ点バイアス型インバータであるこのようなトランスインピーダンス段は、このようなトランスインピーダンス段の入力および出力をカップリングさせるために電流フィードバックを使用するので、低インピーダンス入力を有することができる。バイアス電圧またはバイアス電流を、このようなトリップ点に対してコンバータを平衡させるために使用することができる。
【００１２】
これらの点で、高速信号処理用に使用することができる回路を説明する。実装形態では、このような回路を、非同期式アナログコンパレータとして使用することができる。このようなコンパレータは、２つの電圧−電流−電圧コンバータまたは平衡しているバイアスフィードバックループと組み合わされ、かつ静的なオフセットを解消するように結合されたゲイン段を含むことができる。２つの電圧−電流−電圧コンバータを相互に反転した入力端子の極性およびバイアス制御ループと組み合わせることによって、差動入力信号が平衡しているか否かに拘わらず最適なバイアス点またはトリップ点で、ＣＭＯＳと互換性のある出力段を維持することができ、何らかの線形性制限に従うことができる。このように、速い応答時間を有する回路を、非同期式回路に関する短い制御されていない状態のレイテンシで使うことができる。
【００１３】
上記の一般的な理解に留意して、非同期式アナログコンパレータに関する様々な構成を、下記に一般的に説明する。
【００１４】
図１−１は、例示的な非同期式アナログコンパレータおよび／またはレベルシフタ１００を示すブロック図である。わかりやすいように、限定ではなく例として、非同期式アナログコンパレータおよび／またはレベルシフタ１００を、「コンパレータ」１００としてさらに説明する。
【００１５】
コンパレータ１００を、差動アナログコンパレータとすることができる。コンパレータ１００を、差動入力１１７を受け取るように結合することができ、差動入力は、プラス側またはプラスレール入力電圧１１７Ｐおよびマイナス側またはマイナスレール入力電圧１１７Ｍを含むことができる。下記に追加して詳細に説明するように、コンパレータ１００を平衡型、低遅延コンパレータとすることができる。しかしながら、より一般的に、このようなコンパレータ１００を、限定ではなく、高速ワイアレス通信およびワイアライン通信を含む多様なアナログ信号処理用途において使用することができる。このようなコンパレータ１００、またはコンパレータの回路トポロジを、高速レベルシフティング用に、低デューティサイクル歪み（「ＤＣＤ」）電流モードロジック（「ＣＭＬ」）信号チェーンに、および／または低雑音ＣＭＬ信号チェーンに使用することができる。
【００１６】
これらの点で、本明細書において説明するような回路は、差動入力段および作動出力段が必ずしも同じ電源電圧レベルである必要がないので、高速レベルシフタとして有用であり得る。トランスコンダクタンス入力段とトランスインピーダンス出力段との間のインターフェースが電流モードであるので、異なる電源レールをこれらの段に対して使用することができる。本明細書において説明するような回路は、小さな信号ＣＭＬから大きなスイングＣＭＯＳまで効率的に行うために２つの段だけを使用することができるという理由で、低雑音設計と互換性があるので有用であり得る。段の数を少なくすることができ、よりわずかな雑音寄与という結果をもたらす。本明細書において説明するような回路は、バイアス構成の平衡の取れた性質が、出力段をトリップ点近くで最適にバイアスすることができることを意味するという理由で、低ＤＣＤ  ＣＭＬチェーン用に有用であり得る。このように、差動アナログコンパレータ１００を、わかりやすいようにかつ限定ではなく説明する。
【００１７】
コンパレータ１００を、電源電圧バス１０９および１４８でバイアスすることができ、下記に追加して詳細に説明するように、電源電圧バスは、同じ電圧レベルであっても異なる電圧レベルであってもよい。コンパレータ１００を、グランド１１０に結合することができ、下記に追加して詳細に説明するように、コンパレータ１００の平衡を調節するためにバイアス電圧１０２を受け取るように結合することができる。コンパレータ１００は、出力電圧１４７−１および出力電圧１４７−２を有する差動出力１４７を与えることができる。
【００１８】
高速信号方式に関して、入力電圧１１７Ｐおよび１１７Ｍは、共通モード電圧用の小さなスイング、すなわち、この例では電源電圧レベルおよびグランドの十分に範囲内の小さなスイングを有することができる。この例では、入力電圧１１７Ｐおよび１１７Ｍは、差動入力１１７の動作の線形領域に沿っていてもよく、その例を、下記に追加して詳細に説明する。下記に追加して詳細に説明するように、相互に反転した極性を有しそれぞれの差動入力のＮＭＯＳトランジスタのゲートに与えられる入力電圧１１７Ｐおよび１１７Ｍに関して、入力電圧１１７Ｐおよび１１７Ｍを、例えば、１ＶのＶｄｄに対してほぼ０．５０Ｖから０．９０Ｖの範囲など、このようなＮＭＯＳトランジスタをバイアスするために使用する電源電圧レベルのほぼ５０から９０パーセントの範囲内にすることができる。この適用は、入力電圧１１７Ｐと１１７Ｍとの間の小さな差に対してとすることができ、小さな差はコンパレータ１００に対して「低タウ」が有用である高速用途用であってもよい。「低タウ」は、低遅延またはレイテンシを一般に意味する。しかしながら、入力電圧１１７Ｐと１１７Ｍとの間の大きな差を使用することができ、そのため例えば、ＣＭＯＳ実装形態についての入力電圧１１７Ｐおよび１１７Ｍを、ほぼグランドからＣＭＯＳ電源電圧レベルの範囲内にすることができる。しかしながら、フルＣＭＯＳレベルスイングが実施される場合には、コンパレータ１００に関する低タウを犠牲にすることができる。一般に、コンパレータ１００は、限られた大きさのヘッドルームを有することができ、そのために、コンパレータ１００用の共通モード電圧が十分なヘッドルームに対して電源電圧レベルのほぼ５０から９０パーセントの範囲内である高速用途において、コンパレータ１００を使用することができる。
【００１９】
図１−２は、例示的なコンパレータ１００を示す模式図である。図２は、図１−２または図１−３のコンパレータ１００で使用することができる例示的なコンパレータの流れ２００を示す流れ図である。したがって、コンパレータ１００およびコンパレータの流れ２００を、図１−２および図２を同時に参照してさらに説明する。
【００２０】
この例では、コンパレータ１００は、増幅器１０１を含む。増幅器１０１を、入力電圧１２１および基準電圧１２２を受け取るように結合することができる。この例では、入力電圧１２１を、増幅器１０１のプラスポートに与え、基準電圧１２２を、増幅器１０１のマイナスポートに与える。コンパレータ１００は、電圧−電流−電圧コンバータ（「コンバータ」）１１１および電圧−電流−電圧コンバータ（「コンバータ」）１１２をさらに含み、このようなコンバータ１１１および１１２は、共通バイアス入力ノード１３８で増幅器１０１の出力ポートに共通に結合されて、増幅器１０１からバイアス電圧１０２を受け取る。下記に追加して詳細に説明するように、コンバータ１１１および１１２は、反転した差動入力を有するが、一般に相互のコピーであってもよい。このように、コンバータ１１１および１１２内の対応するトランジスタを、相互にマッチングさせることができる。この構成では、増幅器１０１を、出力電圧を与えるために使用する従来型の電圧ゲイン増幅器とすることができる。しかしながら、別の構成では、調節可能な電流源１０３および１０４を、（例えば、このような電圧差入力に応じた電圧差入力−増幅電流出力を）トランスコンダクタ増幅器１０１に取り込むことができ、バイアス電圧１０２というよりはそれぞれのバイアス電流１１３および１１４を与える。
【００２１】
バイアス電圧１０２を、コンバータ１１１および１１２のそれぞれ調節可能な電流源１０３および１０４に与えることができる。この例では、バイアス電圧１０２は、正の電圧である（すなわち、グランドまたはゼロボルトよりも低くない）。これらの点で、ＣＭＯＳ増幅器１０１を、バイアス電圧１０２に対して、一般にほぼミッドレールの少なくともごくわずかな（ｄｅ  ｍｉｎｉｍｉｓ）量のバイアス電圧を与えるように構成することができ、増幅器１０１のゲインを保護する。しかしながら、バイアス電圧１０２は、線形の平衡した状態においてさえ、必ずしも小さい必要がない。より一般的に、バイアス電圧１０２は、このような電流源１０３から結果として得られるバイアス電流１１３または１１４の大きさとともに、バイアス電圧１０２によって駆動しようとする電流源１０３または電流源１０４の幾何学的形状／サイズに依存することがある。異なる参照番号が調節可能な電流源１０３および１０４に対して使用されているとしても、これらの電流源は、それを動作させるために同じ構成および同じサイズのトランジスタを有することができる。このようなバイアス電圧１０２の値は、限定しないが、このような電流源１０３を与えるために使用するトランジスタのトランジスタしきい値電圧を含むプロセス変数にさらに依存することがある。これらの点で、入力電圧１２１が基準電圧１２２に等しい場合には、出力電圧１４７−１、１４７−２を、Ｖｄｄ／２またはある他の適切な共通モード出力電圧に近くすることができる。コンバータ１１１および１１２に対して、それぞれバイアス電流１１３および１１４を与えるための電流源回路１０５−１および電流源回路１０５−２のそれぞれの調節可能な電流源１０３および１０４のｎ型トランジスタを動作させるために、このようなバイアス電圧１０２を使用することができる。これらのバイアス電流１１３および１１４を、それぞれのテール電流、またはより具体的には全テール電流の一部分と考えることができる。
【００２２】
この例では、バイアス電圧１０２を、正の電源電圧とグランドとの間として生成する、しかしながら、別の構成（例えば、ＤＭＯＳまたはバイポーラ）では、電力バイアシングを、正の電圧レベルと負の電圧レベルとの間にすることができる。しかしながら、下記に追加して詳細に説明するように、正の電圧を用いるＣＭＯＳ構成を説明する。このような構成は、単一の電源電圧レベルおよび共通グランドを図１−２のコンパレータ１００のすべての回路、ならびに下記に追加して詳細に説明するように図１−３のコンパレータ１００のすべての回路に対して使用することを可能にする。
【００２３】
２８１においては、増幅器１０１は、入力電圧１２１と基準電圧１２２との間の差を増幅して、バイアス電圧１０２を与える。コンパレータ１００を平衡させかつ線形に少なくとも近づいた後で、バイアス電圧１０２は、小さな電圧になろうとする。一般に、この小さなバイアス電圧１０２は、大きな電圧差と比較して小さな電圧差の間を移動することに関してはほとんど時間がかからないので、コンパレータ１００が低タウを有する助けとなる。
【００２４】
電圧−電流−電圧コンバータ１１１は、トランスコンダクタ１３１およびインバータ１４１を含む。電圧−電流−電圧コンバータ１１２は、トランスコンダクタ１３２およびインバータ１４２を含む。トランスコンダクタ１３１は、電流源回路１０５−１、差動入力回路１０６−１、および電流ミラー回路１０７−１を含む。トランスコンダクタ１３２は、電流源回路１０５−２、差動入力回路１０６−２、および電流ミラー回路１０７−２を含む、２８２においては、第１のトランスコンダクタ１３１および第２のトランスコンダクタ１３２を、両者とも２８１において与えられたバイアス電圧１０２でバイアスする。より具体的には、電流源回路１０５−１および電流源回路１０５−２のそれぞれの調節可能な電流源１０３および１０４を、両者とも２８１において与えられたバイアス電圧１０２でバイアスすることができる。
【００２５】
この例では、電流ミラー回路１０７−１および１０７−２は、各々、一対のｐ型トランジスタ１１５および１１６を含む。電流ミラー回路１０７−１および１０７−２の各トランジスタ１１６は、電源電圧バス１０９に結合されたソース領域を有することができる。この例では、電源電圧バス１０９は、Ｖｄｄ電圧レベルである、しかしながら、Ｖｄｄ以外の電圧レベルを、他の例では使用することができる。さらに、各電源電圧バス１０９は、同じ電圧バスであっても異なる電圧バスであってもよいが、各電源電圧バスは、両者とも同じ電圧レベルである。電流ミラー回路１０７−１および１０７−２の各々のトランジスタ１１５および１１６を、共通にゲート制御する。電流ミラー回路１０７−１のトランジスタ１１６のドレイン領域を、トランジスタ１１６のゲートならびに入力側ノード１１８−１に結合し、電流ミラー回路１０７−２のトランジスタ１１６のドレイン領域を、トランジスタ１１６のゲートならびに入力側ノード１１８−２に結合する。
【００２６】
この例では、差動入力回路１０６−１および１０６−２は、各々、一対のｎ型トランジスタ１２３および１２４を含む。差動入力回路１０６−１のトランジスタ１２３は、入力電圧１１７Ｐのプラス側もしくは正側またはレールを受け取るように結合されたゲートを有し、差動入力回路１０６−１のトランジスタ１２４は、入力電圧１１７Ｍのマイナス側もしくは負側またはレールを受け取るように結合されたゲートを有する。差動入力回路１０６−２のトランジスタ１２４は、入力電圧１１７Ｐのプラス側もしくは正側またはレールを受け取るように結合されたゲートを有し、差動入力回路１０６−２のトランジスタ１２３は、入力電圧１１７Ｍのマイナス側もしくは負側またはレールを受け取るように結合されたゲートを有する。組み合わせて、入力電圧１１７Ｐおよび１１７Ｍは、アナログコンパレータ１００への差動入力電圧を与える。
【００２７】
２８３においては、第１の差動入力を第１のトランスコンダクタ１３１に与える。一般に、２８３、２８４における動作と同時に、第２の差動入力を第２のトランスコンダクタ１３２に与える。特に、入力電圧１１７Ｐおよび１１７Ｍからの第１の差動入力をトランスコンダクタ１３１に与え、入力電圧１１７Ｐおよび１１７Ｍからの第２の差動入力をトランスコンダクタ１３２に与える。これらの第１および第２の差動入力を、トランスコンダクタ１３１および１３２のそれぞれ差動入力回路１０６−１および１０６−２に与えるように、相互に反転する。
【００２８】
これらの点で、差動入力回路１０６−１のトランジスタ１２３のドレイン領域を、トランジスタ１２３の出力または出力側ノード１０８−１に結合し、差動入力回路１０６−２のトランジスタ１２３のドレイン領域を、トランジスタ１２３の出力または出力側ノード１０８−２に結合する。差動入力回路１０６−１のトランジスタ１２４のドレイン領域を、入力側ノード１１８−１に結合し、差動入力回路１０６−２のトランジスタ１２４のドレイン領域を、入力側ノード１１８−２に結合する。差動入力回路１０６−１のトランジスタ１２３および１２４のソース領域を、共通インターリムソースノード１１９−１に共通に結合し、差動入力回路１０６−２のトランジスタ１２３および１２４のソース領域を、共通インターリムソースノード１１９−２に共通に結合する。しかしながら、別の実装形態では、別々のインターリムノードを、コンパレータ１００の動作の線形領域を増加させるためなどで、ソース縮退構成のためのトランスコンダクタ１３１および１３２のトランジスタ１２３および１２４用に使用することができる。
【００２９】
この例では、電流源回路１０５−１および１０５−２は、各々、ｎ型トランジスタ電流源であってもよい一対の電流源を含む。電流源回路１０５−１の定電流源１２５を、インターリムノード１１９−１とグランド１１０との間に結合し、電流源回路１０５−２の定電流源１２５を、インターリムノード１１９−２とグランド１１０との間に結合する。電流源回路１０５−１の調節可能な電流源１０３を、インターリムノード１１９−１とグランド１１０との間に結合し、電流源回路１０５−２の調節可能な電流源１０４を、インターリムノード１１９−２とグランド１１０との間に結合する。再び、この例では、バイアス電圧１０２は正の電圧であり、バイアス電圧を、コンバータ１１１および１１２について、それぞれバイアス（「テール」）電流１１３および１１４を与えるためｎ型トランジスタの線形領域に調節可能な電流源１０３および１０４のｎ型トランジスタを調節するために使用することができる。これは、コンバータ１１１および１１２の動作の平衡した動作のためにテール電流１１３および１１４を調節することである。言い換えると、バイアス電流１１３および１１４を、コンバータ１１１および１１２を平衡させるために使用することができ、増幅器１０１への電圧入力１２１および１２２を相互に極めて近づけることができるので、バイアス電圧１０２を小さくすることができる。例えば、増幅器１０１に関して、出力電圧をＶｄｄ／２プラスＡ（Ｖｉｎ−Ｖｒｅｆ）により与えることができ、Ａが増幅器１０１のゲインであり、Ｖｉｎ−Ｖｒｅｆが増幅器１０１に与えられる入力電圧の差である。
【００３０】
電流源回路１０５−１および１０５−２は、電流源回路１０５−１および１０５−２の各々の定電流源１２５と並列に結合された、それぞれ調節可能な電流源１０３および調節可能な電流源１０４を含む。各調節可能な電流源１０３および定電流源１２５ならびに調節可能な電流源１０４および定電流源１２５対により与えられる電流を、トランスコンダクタ１３１および１３２の対応するトランスコンダクタについての全テール電流とすることができる。調節可能な電流源１０３および１０４により与えられる電流の量は、使用するトランジスタのサイズに依存する。例えば、調節可能な電流源１０３および１０４を形成するための大きなＮＭＯＳトランジスタは、対応する小さなＮＭＯＳトランジスタよりも小さなバイアス電圧１０２に応じてそれぞれより多くのバイアス電流１１３および１１４を配送することができる。このように、大きなＮＭＯＳトランジスタは実効的に、より大きなバイアス電流範囲を有することができる。出力側ノード１０８−１の電圧を、テール電流１１３の変動に応じて電源電圧とグランドとの間で変えることができ、出力側ノード１０８−２の電圧を、テール電流１１４の変動に応じて電源電圧とグランドとの間で変えることができる。
【００３１】
コンバータ１１１および１１２は、それぞれインバータ１４１およびインバータ１４２を含む。インバータ１４１および１４２の各々は、インバータの入力部から出力部へ結合されたフィードバックデバイス１４５を含み、それぞれのトランスインピーダンス増幅器負荷を与える。この例では、このようなフィードバックデバイス１４５は、抵抗器（「抵抗器１４５」）である。しかしながら、例えば、デバイスの線形領域で動作するＭＯＳＦＥＴなどの他のタイプの線形デバイスを、フィードバックデバイス１４５として使用することができる。例えば、インバータ１４１の入力ノード１４９−１を、トランスコンダクタ１３１の出力ノード１０８−１に結合し、インバータ１４２の入力ノード１４９−２を、トランスコンダクタ１３２の出力ノード１０８−２に結合する。各インバータ１４１および１４２は、一対のトランジスタ、すなわち、ｐ型トランジスタ１４３およびｎ型トランジスタ１４４を有する。
【００３２】
インバータ１４１および１４２の各々のトランジスタ１４３のソース領域を、電源電圧バス１４８に結合し、電源電圧バス１４８を、電源電圧バス１０９の電源電圧レベルと同じ電源電圧レベルとすることができる。しかしながら、電源電圧バス１０９および１４８は、同じ電源電圧バスまたはレール（すなわち、トレース）であっても異なってもよい。このように、インバータ１４１および１４２を、レベルシフティングのために使用することができる。インバータ１４１および１４２の各々では、トランジスタ１４３および１４４の各対のゲートを共通に結合し、それぞれ入力ノード１４９−１および１４９−２を形成する。この例では、インバータ１４１および１４２内の抵抗器１４５であるフィードバック構成部品を除いて、インバータ１４１および１４２を、図１−３のインバータ２２０と同じ（すなわち、幾何学的形状／サイズ、極性、しきい値電圧、および他のトランジスタパラメータ）にすることができる。
【００３３】
インバータ１４１および１４２の各々のトランジスタ１４４のソース領域を、グランド１１０に結合する。インバータ１４１および１４２の各々では、トランジスタ１４３および１４４の各対のドレイン領域を、共通に結合し、それぞれ出力ノード１４６−１および１４６−２を形成する。インバータ１４１では、抵抗器１４５を、ノード１４９−１と１４６−１との間に結合し、トランスインピーダンス増幅器負荷を与え、インバータ１４２では、抵抗器１４５を、ノード１４９−２と１４６−２との間に結合し、別のトランスインピーダンス増幅器負荷を与える。言い換えると、インバータ１４１および１４２は、トランスコンダクタ１３１および１３２に与えられたような差動入力１１７に関するそれぞれのトランスインピーダンス増幅器負荷として作用する。
【００３４】
インバータ１４１および１４２を、トリップ点バイアス型インバータとすることができ、それぞれ出力側ノード１０８−１および１０８−２に結合することは、このようなインバータの各々の入力部から出力部へ結合するそれぞれのフィードバック抵抗器１４５に起因する低インピーダンス特性を有する。これらの点で、このようなフィードバック抵抗器１４５は、電流がインバータ１４１および１４２の入力部から出力部への電位の変化に対していずれの方向にも流れることを可能にする。低インピーダンス状態は、コンパレータ１００が平衡しているときに存在することができる。フィードバックを用いるトリップ点バイアス型インバータ１４１および１４２の入力電圧および出力電圧が相互に等しい、すなわち平衡しているときに、このようなインバータ１４１および１４２を、最大ゲインおよび感度点にバイアスすることができる。インバータ１４１および１４２は、それぞれインバータ１４１および１４２からの出力電圧でＣＭＯＳへの直接インターフェースをさらに容易にすることができる。
【００３５】
コンバータ１１１の出力電圧１４７−１を、インバータ１４１の出力ノード１４６−１から供給することができ、コンバータ１１２の出力電圧１４７−２を、インバータ１４２の出力ノード１４６−２から供給することができる。この例では、各抵抗器１４５は、相互に少なくともほぼ等しく、各々が、ほぼ１０，０００オーム（「Ω」）よりも大きい。この例では、各抵抗器１４５を、ほぼ４０から７０ｋΩの範囲内にすることができる。十分な抵抗器を有することによって、小さな割合の相互の差以内で抵抗器を製造することが向上される。さらに、インバータ１４１および１４２を用いてそれぞれ与えられるトランスインピーダンス増幅器負荷を、トランスコンダクタ１３１および１３２によってそれぞれ与えられるトランスコンダクタンスとそれぞれカスケード接続する。しかしながら、別の構成では、各抵抗器１４５を、ほぼ２ｋΩから１０ｋΩの範囲内などの１０ｋΩ未満とすることができる。
【００３６】
低バイアス電流１１３に関して、出力側ノード１０８−１の電圧は、電源電圧レベルに向かってドリフトして上昇する傾向があり得、高バイアス電流１１３に関して、出力側ノード１０８−１の電圧は、グランドに向かってドリフトして低下する傾向があり得る。同様に、低バイアス電流１１４に関して、出力側ノード１０８−２の電圧は、電源電圧レベルに向かってドリフトして上昇する傾向があり得、高バイアス電流１１４に関して、出力側ノード１０８−２の電圧は、グランドに向かってドリフトして低下する傾向があり得る。各調節可能な電流源１０３および関係する定電流源１２５ならびに調節可能な電流源１０４および関係する定電流源１２５対によって与えられる全テール電流を、バイアス電圧１０２に応じてこのように調節することができ、その結果、対応する出力側ノード１０８−１または１０８−２の電圧は、基準電圧１２２に等しい、または少なくとも実質的に等しい。コンパレータ１００に関する差動入力信号が存在しない場合には、電流はフィードバック抵抗器１４５には流れないはずであり、このように、出力側ノード１０８−１および１０８−２での電圧ならびに出力電圧１４７−１および１４７−２を、基準電圧１２２とすべて同じ電圧にすることができる。したがって、バイアス電流１１３および１１４を、いずれか両者とも上にまたは両者とも下に駆動することによって、コンパレータ１００を平衡させることができ、コンパレータ１００を、それ以降平衡した状態に維持することができる。
【００３７】
図１−２および図１−３のコンパレータ１００に関係して図２の説明を続けると、２８５においては、２８３における第１の差動入力に関係して、この例に関して図１−３に一般的に示したように、第１の電流１６１は、トランスコンダクタ１３１を用いて生成した電流の一部分である。２８５においては、このような第１の電流１６１を、抵抗器１４５の抵抗を用いてインバータ１４１の第１のトランスインピーダンス増幅器負荷に入力することができる。このような第１の電流１６１を、抵抗器１４５を用いてインバータ１４１により与えられるトランスインピーダンス増幅器負荷によって出力電圧１４７−１へ効果的に変換する。一般に２８５における動作と同時に、２８６においては、２８４における第２の差動入力に関係して、この例に関して図１−３に一般的に示したような第２の電流１６２を、インバータ１４２を用いて生成する。このような電流１６２を、トランスコンダクタ１３２の出力側ノード１０８−２に与えて、電流の差を作り出す。２８６においては、このような第２の電流１６２を、トランスコンダクタ１３２に入力する。
【００３８】
２８５における生成することから、２８７においては、抵抗器１４５を用いてインバータ１４１により与えられる第１のトランスインピーダンス増幅器負荷からコンバータ１１１の第１の出力電圧１４７−１を、出力することができる。同様に、一般に２８５における生成することと同時に、２８６における生成することから、２８８においては、別の抵抗器１４５を用いてインバータ１４２により与えられる第２のトランスインピーダンス増幅器負荷からコンバータ１１２の第２の出力電圧１４７−２を、出力することができる。任意選択の動作２８９から２９１を、図１−２を追加して参照して下記に説明する。
【００３９】
反転した極性を有する同じ差動入力がコンバータ１１１および１１２にそれぞれ与えられるという理由で、出力電圧１４７−１および１４７−２は、このような差動入力に応じて反対方向に移動する。このように、出力電圧１４７−１は、より大きな電流１６１に応じてより大きく（より大きな正に）なることができ、出力電圧１４７−２は、より小さな電流１６２に応じてより小さく（より小さな正に）なることができ、図１−３を参照して逆も成り立つ。
【００４０】
入力電圧１１７Ｍが０．６０Ｖであり、入力電圧１１７Ｐが０．７０Ｖであることをわかりやすいように仮定すると、一般にＮＭＯＳトランジスタ１２４は、トランスコンダクタ１３２に関して、等しいサイズのＮＭＯＳトランジスタ１２３よりもチャネルを介してより導電性であるはずである。トランスコンダクタ１３２のトランジスタ１１６および１１５の電流ミラーに関して、トランジスタ１２４を流通する電流の量が、一般にトランジスタ１１６のチャネルを流通する量と同じであるはずであり、したがって電流のこのような量が、同様に、トランジスタ１１５のチャネルを流通するはずであることを、これは意味する。しかしながら、より少ない量の電流が、この例に関してトランジスタ１２３のチャネルを流通するはずである。したがって、トランジスタ１１５および１２３のそれぞれのチャネルを流通する電流の間の差は、インバータ１４２の抵抗器１４５に、また抵抗器１４５を流通する電流、すなわち、電流１６２である。これは、出力電圧１４７−２が減少することがあることを事実上意味する。
【００４１】
上記の例に関して、トランスコンダクタ１３１を参照して、電流方向における反対の差が生じるはずである。これらの点で、前のように、入力電圧１１７Ｍが０．６０Ｖであり、入力電圧１１７Ｐが０．７０Ｖである場合には、一般にＮＭＯＳトランジスタ１２４は、トランスコンダクタ１３１に関して等しいサイズのＮＭＯＳトランジスタ１２３よりもチャネルを介してより導電性ではないはずである。トランスコンダクタ１３１のトランジスタ１１６および１１５の電流ミラーに関して、トランジスタ１２４を流通する電流の量は、一般にトランジスタ１１６のチャネルを流通する量と同じであるはずであり、したがってこのような量の電流が、同様にトランジスタ１１５のチャネルを流通するはずであることを、これは意味する。しかしながら、より多くの電流の量が、この例に関してトランジスタ１２３のチャネルを流通するはずである。したがって、トランジスタ１１５および１２３のそれぞれのチャネルを流通する電流の間の差は、インバータ１４２の抵抗器１４５を流通する電流、すなわち、電流１６１である。しかしながら、この電流１６１は、インバータ１４１のチャネルから、すなわち、インバータ１４１のトランジスタ１４３を流通する電流から実効的に供給される。これは、事実上、電流の差を作り出すために出力電圧１４７−１が増加することを意味する。
【００４２】
上記の例は、ほんの一例であり、当然のことながら、入力電圧の他の値の他の例を使用することができる。さらに、このような他の例では、差動入力１１７で変わることがあるように、入力電圧１１７Ｍは、入力電圧１１７Ｐよりも大きくても小さくてもよい。したがって、信号が存在していない、すなわち差動入力１１７がない場合には、トランスコンダクタ１３１および１３２の各々についてトランジスタ１１５および１２３のチャネルを通る電流を、同じにすることができ、それゆえ出力電圧１４７−１および１４７−２を、このように基準電圧１２２と等しくできる。しかしながら、ある信号が差動入力１１７の形で存在する場合には、出力側ノード１０８−１における電流の差および出力側ノード１０８−２における電流の差を表しているそれぞれ電流１６１および１６２が、それぞれの抵抗器１４５を流通する。電流１６１および１６２に関する矢印が上に説明した例に関して電流の流れの方向を例示的に示すとはいえ、このような電流の流れが双方向的であることを、上の説明から認識するはずである。言い換えると、入力電圧１１７Ｍが入力電圧１１７Ｐよりも大きい例では、電流１６１は、出力側ノード１０８−１から遠くへまたは外へ流れることができ、この例では、電流１６２が、出力側ノード１０８−２へ向かってまたは中に流れることができる。
【００４３】
手短に、トランスコンダクタ１３１および１３２の共通に結合されたトランジスタ１１５および１２３のチャネルを流通する電流の間に差がある場合には、このような差はどこかに行かなければならない、またはこのような差はどこかから供給されなければならず、これはこの例では、事実上、インバータ１４１および１４２のうちの一方の抵抗器１４５を通るフィードバック電圧経路、ならびにインバータ１４１および１４２のうちの他方の抵抗器１４５のフィードフォワード電圧経路である。わかりやすいように、限定ではなく例として、抵抗器１４５の各々が随時フィードバック経路を与えることができるので、このような抵抗器１４５は、一般にフィードバックデバイスと呼ばれる。
【００４４】
したがって、トランスコンダクタ１３１のトランジスタ１１５および１２３のチャネルを通る電流の差をインバータ１４１の抵抗器１４５の抵抗と乗算することによって、出力電圧１４７−１を決定する。同様に、トランスコンダクタ１３２のトランジスタ１１５および１２３のチャネルを通る電流の差をインバータ１４２の抵抗器１４５の抵抗と乗算することによって、出力電圧１４７−２を決定する。抵抗器１４５に関する大きな抵抗を有することによって、電流の小さな差でさえも、大きな出力電圧スイングを結果としてもたらすことができる。これらの点で、平衡させるために調節可能なテール電流を用いるトランスコンダクタ１３１および１３２は、それぞれ出力側ノード１０８−１および１０８−２においてあるトランスコンダクタンス電流を与える。このように、電圧差入力を、出力側ノード１０８−１および１０８−２などの出力側ノードにおいて差電流に変換して、それぞれのトランスコンダクタンス、ｇｍ、を与え、コンバータ段の電圧ゲインは、このようなトランスコンダクタンス、ｇｍ、を抵抗器１４５の抵抗、Ｒ、で乗算したものである。一対の電流源１０３および１２５からまたは一対の電流源１０４および１２５からなどのバイアス電流が抵抗器１４５のいずれにも流れないという理由で、抵抗器１４５を大きな抵抗にすることができる。抵抗器１４５にとってのこの大きな抵抗は、大きな出力電圧スイングを意味し、ならびに、出力側ノード１０８−１および１０８−２などの出力側ノードの状態の変化が少ししか移動しなくてもよいことを意味する。このように、出力側ノード１０８−１および１０８−２などの出力側ノードは、感度の向上をともなう仮想グランドとして機能することができる。言い換えると、電圧ゲインが大きい場合には、出力側ノード１０８−１および１０８−２などの出力側ノードにおける電圧は、低遅延での動作に関してほとんど移動しないことがある。出力側ノード１０８−１および１０８−２は、事実上、電圧ベースではなく電流ベースのノードであり、それ自体として、ノードは、トランスインピーダンス増幅器への入力部である。
【００４５】
図１−３は、別の例示的なコンパレータ１００を示す模式的／ブロック図である。コンパレータ１００のこの例を、図１−２を同時に参照してさらに説明し、コンバータ１１１およびコンバータ１１２を、わかりやすいようにかつ限定ではなく、図１−２における詳細を用いずにそれぞれのブロックとして示している。したがって、コンパレータ１００に関して図１−２を参照した上の説明を、わかりやすいようにかつ限定ではなく繰り返さない。加えて、図２のコンパレータの流れ２００の上の説明は、同様に図１−３のコンパレータ１００にも当てはまる。これらの点で、図２のコンパレータの流れ２００のこのような説明を繰り返さない、しかしながら、コンパレータの流れ２００の追加の説明を、図１−３のコンパレータ１００で行うことができる任意選択の動作２８９から２９１を参照して与える。したがって、図１−３のコンパレータ１００を、図１−２、図１−３、および図２を同時に参照してさらに説明する。
【００４６】
コンパレータ１００のこの例では、以前に説明したように、増幅器１０１の出力部からのバイアス電圧１０２を、コンバータ１１１およびコンバータ１１２への入力のための入力ノード１３８へ与える。加えて、出力電圧１４７−１および１４７−２を、電圧アベレージャ２１０へのそれぞれの入力として与えることができる。別個の電圧アベレージャ２１０が明確化のために例示として示されている一方で、別の構成の増幅器１０１を、出力電圧１４７−１および１４７−２の平均を得るために制御センシングを用いる抵抗器ラダーを用いて構成することができ、増幅器１０１は、３つ以上の入力を有することができ、平均値算出を非明示的に実行する。この構成では、増幅器１０１は、従来型の電圧増幅器であり、すなわち、増幅器のプラスおよびマイナス入力ポートに与えられる入力電圧の間の何らかの電圧差を増幅して電圧出力を与える。電圧アベレージャ２１０の出力は、出力電圧１４７−１および１４７−２の平均であり、これを、増幅器１０１へ与える入力電圧１２１として使用する。
【００４７】
コンバータ１１１およびコンバータ１１２のそれぞれのインバータ１４１および１４２の出力ポートから供給される出力電圧１４７−１および１４７−２を、インバータ２０１および２０２への入力としてそれぞれ与える。インバータ２０１および２０２を、出力のためのＣＭＯＳレベル用のそれぞれＣＭＯＳインバータとすることができる。この例では、インバータ２０１および２０２を、Ｖｄｄとグランドとの間にバイアスする。インバータ２０１の出力を、マイナス側ポート電圧出力２０３とすることができ、インバータ２０２の出力を、プラス側ポート電圧出力２０４とすることができる。
【００４８】
図２を参照し続けると、２８７における動作から２８９において任意選択で、第１の出力電圧１４７−１を、インバータ１４１を用いて与えられた第１のトランスインピーダンス増幅器負荷から電圧アベレージャ２１０にフィードバックすることができる。一般に２８９における動作と同時に、２８８における動作から任意選択で、２９０においては、第２の出力電圧１４７−２を、インバータ１４２を用いて与えられた第２のトランスインピーダンス増幅器負荷から電圧アベレージャ２１０にフィードバックすることができる。任意選択で、２９１においては、入力電圧１２１を、このような第１および第２の出力電圧１４７−１および１４７−２の平均として電圧アベレージャ２１０を用いて生成することができる。例えば、バイアス電圧１０２を、基準電圧１２２を与えるために使用する電源電圧レベルのほぼ５０から９０パーセントの範囲内にすることができる。それゆえ例えば、Ｖｄｄが１Ｖであり、基準電圧、Ｖｒｅｆ、１２２が０．５Ｖである場合には、コンパレータ１００の付近のループゲインに応じて、入力電圧１２１を、Ｖｒｅｆのほぼ５ｍＶ以内とすることができる。一般に、平衡した入力電圧に関して、すなわち入力電圧１１７Ｍに等しい入力電圧１１７Ｐに関して、出力側ノード１０８−１および１０８−２における電圧を等しくすることができる。増幅器１０１のゲインが十分に大きい場合には、出力電圧１４７−１および１４７−２を、ほぼ等しい基準電圧１２２にバイアスされる両方の出力ノードと等しくすることができる。当然のことながら、デバイスミスマッチによって引き起こされるランダムオフセットは、入力電圧を平衡させることに影響を及ぼすことがある。
【００４９】
上記の点で、入力電圧１２１を与えるために出力電圧１４７−１および１４７−２をフィードバックすることによって、コンパレータ１００を、自己平衡させることができる。言い換えると、基準インバータ２２０、基準増幅器１０１、出力電圧の平均を得るための出力電圧フィードバックは、閉ループ制御を与える。これは、出力電圧１４７−１および１４７−２の平均を、事実上、基準電圧１２２にほぼ等しくなるようにさせることができることを意味し、制御可能で調節可能なバイアス電流１１３および１１４が、コンパレータ１００の安定な平衡のための同じ最適なバイアス条件で存続することができ、低タウを与えることを意味する。差動入力１１７が不平衡である、すなわち、入力電圧１１７Ｐが入力電圧１１７Ｍに等しくないときでさえ、出力電圧１４７−１および１４７−２のこの平均を維持することができる。
【００５０】
出力電圧１４７−１および１４７−２が反対方向に移動するという理由で、出力電圧１４７−１および１４７−２の平均は、信号の存在においてさえ、すなわち差動入力がコンパレータ１００に加えられるときでさえ、比較的一定のままに留まることができ、これが動作中のコンパレータ１００の低遅延を容易にする。一般に、コンパレータ１００の動作の線形領域に関して、出力電圧１４７−１は、反対の符号ではあるが基準電圧１２２からの出力電圧１４７−２の乖離と等しい大きさ基準電圧１２２から乖離する、すなわち、各乖離の大きさは等しく、コンパレータ１００が平衡したままであることを意味する。言い換えると、バイアス電流１１３および１１４を安定にすることができる、すなわち、バイアス電流１１３および１１４が設定された後で、変化する信号差動入力１１７の存在に応じて変化する必要がない。このように、コンパレータ１００は、動作の線形領域を与えた以前の差動入力１１７信号方式の処理が維持されることに起因する「メモリ効果」のかなりの量を効果的に取り除くことができる。一般に、出力電圧１４７−１および１４７−２がレールごとにスイングしない限り、すなわち動作の非線形領域において動作し、このような出力電圧１４７−１および１４７−２における大きさの差を不均等にさせ、バイアス電流１１３および１１４の調節がコンパレータ１００を再び平衡させる限り、「メモリ効果」を、変化しないバイアス電流１１３および１１４があることにより取り除くことができる。
【００５１】
基準電圧１２２は、ＣＭＯＳインバータ２２０の出力部から与えられる電圧である。ＣＭＯＳインバータ２２０を、電源電圧バス１４８とグランド１１０との間にバイアスする。この例では、電源電圧バス１４８は、Ｖｄｄ電圧レベルである、しかしながら、Ｖｄｄ以外の電圧レベルを、他の例では使用することができる。さらに、各電源電圧バス１４８が両者とも同じ電圧レベルであるが、各電源電圧バス１４８は、同じ電圧バスであっても異なる電圧バスであってもよい。インバータ２２０は、ＰＭＯＳトランジスタ２２１およびＮＭＯＳトランジスタ２２２を含み、トランジスタ２２１および２２２のドレインノードを、共通出力ノード２２３に相互に結合し、この出力ノードから基準電圧１２２を供給する。
【００５２】
この例では、基準電圧１２２を出力ノード２２３から供給し、インバータ２２０の入力ノードおよび出力ノードを相互にショートする。これらの点で、トランジスタ２２１および２２２のゲートを、相互にかつ出力ノード２２３に結合する。最後に、トランジスタ２２１のソースノードを電源電圧バス１４８に結合し、トランジスタ２２２のソースノードをグランド１１０に結合する。
【００５３】
数ある中で一定のバンドギャップまたは抵抗器ラダー基準などの基準電圧１２２入力を与えるために、別のタイプの回路を使用することができる一方で、インバータ２２０を使用することによって、インバータ１４１、１４２、および２２０に関する同じまたは類似のトリップ点を有するように、トランジスタ２２１および２２２を、インバータ１４１および１４２内の対応するトランジスタと同じまたは類似のサイズにすることができる。ある実装形態では、トランジスタ１４３および２２１を、相互にすべてマッチングさせることができ、トランジスタ１４４および２２２を、相互にすべてマッチングさせることができる。これらの点で、インバータ１４１、１４２、および２２０に関する同じトリップ点を有することによって、デューティサイクル歪みを、回避するまたは少なくとも実質的に減少させることができる。その上、プロセス、電圧、および／または温度（「ＰＶＴ」）が変わるので、このようなインバータ１４１、１４２、および２２０は、同じトリップ点を維持するために相互に関係して対応するように変わることができる。増幅器１０１内のＣＭＯＳ入力ゲートに電流が流れることができないという理由で、基準電圧１２２は、インバータ２２０のトリップ点を与える。インバータ１４１および１４２の大きなゲインを活用するために、ならびにそれぞれこのようなインバータ１４１および１４２の入力ノードである出力側ノード１０８−１および１０８−２における低いインピーダンスを活用するために、コンパレータ１００をこのようなトリップ点においてバイアスすることができる。
【００５４】
この例では、インバータ２０１、２０２、および２２０、ならびにインバータ１４１および１４２を、Ｖｄｄなどの同じ電源電圧レベルとグランドとの間にすべて結合する。両方のトランスコンダクタ１３１および１３２を、同じ電源電圧レベルとグランドとの間にバイアスする一方で、トランスコンダクタ１３１および１３２を、インバータ１４１、１４２、２０１、２０２、および２２０と同じ電源電圧レベルにしてもしなくてもよい。この例では、トランスコンダクタ１３１および１３２、ならびにインバータ１４１、１４２、２０１、２０２、および２２０を、同じ電圧供給レベルにすべてバイアスする。しかしながら、別の構成では、トランスコンダクタ１３１および１３２を、これらの間と同じ電圧供給レベルにバイアスするが、インバータ１４１、１４２、２０１、２０２、および２２０に対して異なる電源電圧レベルにバイアスしてもよい。一般に、この例に関して、増幅器１０１への入力電圧間の差は、小さくてもよい。
【００５５】
本明細書において説明する例のうちの１つまたは複数を、ＦＰＧＡに実装することができるという理由で、このようなＩＣの詳細な説明を提供する。しかしながら、高速動作にふさわしいＡＳＩＣまたはブロック機能を含むが限定しない他のタイプのＩＣが、本明細書において説明する技術から利益を得ることができることが理解されるはずである。
【００５６】
プログラマブルロジックデバイス（「ＰＬＤ」）は、指定された論理機能を実行するようにプログラムすることができるよく知られたタイプの集積回路である。ＰＬＤの１つのタイプ、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、典型的にはプログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、例えば、入力／出力ブロック（「ＩＯＢ」）、構成可能なロジックブロック（「ＣＬＢ」）、専用のランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、ディジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）、等を含むことができる。本明細書において使用するように、「含む（ｉｎｃｌｕｄｅ）」および「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、限定なしに含んでいることを意味する。
【００５７】
各プログラマブルタイルは、典型的にはプログラマブル相互接続およびプログラマブルロジックの両者を含む。プログラマブル相互接続は、典型的にはプログラマブル相互接続点（「ＰＩＰ」）によって相互接続された様々な長さの多数の相互接続ラインを含む。プログラマブルロジックは、例えば、関数発生器、レジスタ、演算ロジック、等を含むことができるプログラマブル素子を使用してユーザ設計の論理を実施する。
【００５８】
プログラマブル素子をどのように構成するかを規定するコンフィギュレーションデータのストリームを内部コンフィギュレーションメモリセルにロードすることによって、プログラマブル相互接続およびプログラマブルロジックを典型的にはプログラムする。コンフィギュレーションデータを、メモリから（例えば、外部ＰＲＯＭから）読み込む、または外部デバイスによってＦＰＧＡに書き込むことができる。個々のメモリセルの集団状態は、次いで、ＦＰＧＡの機能を決定する。
【００５９】
別のタイプのＰＬＤは、コンプレックスプログラマブルロジックデバイス、またはＣＰＬＤである。ＣＰＬＤは、相互接続スイッチマトリックスによって一緒に接続され、入力／出力（「Ｉ／Ｏ」）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）デバイスおよびプログラマブルアレイロジック（「ＰＡＬ」）デバイスにおいて使用されるものと類似の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、コンフィギュレーションデータを、典型的には不揮発性メモリにオンチップで記憶する。いくつかのＣＰＬＤでは、コンフィギュレーションデータを、不揮発性メモリにオンチップで記憶し、次いで、初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードする。
【００６０】
これらのプログラマブルロジックデバイス（「ＰＬＤ」）のすべてに関して、デバイスの機能を、制御の目的でデバイスに与えられるデータビットにより制御する。データビットを、揮発性メモリ（例えば、ＦＰＧＡおよびいくつかのＣＰＬＤにおけるように、スタティックメモリセル）に、不揮発性メモリ（例えば、いくつかのＣＰＬＤにおけるように、ＦＬＡＳＨメモリ）に、または任意の他のタイプのメモリセルに記憶することができる。
【００６１】
デバイス上の様々な素子をプログラム可能に相互接続する金属層などの加工層を付けることによって、他のＰＬＤをプログラムする。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤを、他の方法で、例えば、ヒューズ技術またはアンチヒューズ技術を使用してやはり実装することができる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、それだけには限らないがこれらの例示的なデバイスを含み、ならびに部分的にしかプログラマブルであるに過ぎないデバイスを包含する。例えば、１つのタイプのＰＬＤは、ハードコードされたトランジスタロジックと、ハードコードされたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【００６２】
上に記したように、先端のＦＰＧＡは、アレイ内にいくつかの異なるタイプのプログラマブルロジックブロックを含むことができる。例えば、図３は、マルチギガビットトランシーバ（「ＭＧＴ」）３０１、設定可能ロジックブロック（「ＣＬＢ」）３０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３０３、入力／出力ブロック（「ＩＯＢ」）３０４、コンフィギュレーションおよびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）３０５、ディジタル信号処理ブロック（「ＤＳＰ」）３０６、専用化入力／出力ブロック（「Ｉ／Ｏ」）３０７（例えば、コンフィギュレーションポートおよびクロックポート）、ならびにディジタルクロックマネージャ、アナログ−ディジタル変換器、システムモニタリングロジック、等などの他のプログラマブルロジック３０８を含んでいる多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ３００を図示する。いくつかのＦＰＧＡは、やはり専用のプロセッサブロック（「ＰＲＯＣ」）３１０を含む。
【００６３】
いくつかのＦＰＧＡでは、各プログラマブルタイルは、各隣接するタイルの対応する相互接続素子へ、およびそこからの標準化した接続部を有するプログラマブル相互接続素子（「ＩＮＴ」）３１１を含む。したがって、一緒に取ったプログラマブル相互接続素子は、図示したＦＰＧＡ用のプログラマブル相互接続構造を実装する。プログラマブル相互接続素子３１１はやはり、図３の最上部に含まれた例により示したように、同じタイル内のプログラマブルロジック素子へ、およびそこからの接続部を含む。
【００６４】
例えば、ＣＬＢ３０２は、ユーザロジックにプラスして単一のプログラマブル相互接続素子（「ＩＮＴ」）３１１を実装するようにプログラムすることができる構成可能なロジック素子（「ＣＬＥ」）３１２を含むことができる。ＢＲＡＭ３０３は、１つまたは複数のプログラマブル相互接続素子に加えてＢＲＡＭロジック素子（「ＢＲＬ」）３１３を含むことができる。典型的には、タイルに含まれる相互接続素子の数は、タイルの高さに依存する。図に表した実施形態では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（例えば、４つ）をやはり使用することができる。ＤＳＰタイル３０６は、適切な数のプログラマブル相互接続素子に加えてＤＳＰロジック素子（「ＤＳＰＬ」）３１４を含むことができる。ＩＯＢ３０４は、例えば、プログラマブル相互接続素子３１１の１つのインスタンスに加えて、入力／出力ロジック素子（「ＩＯＬ」）３１５の２つのインスタンスを含むことができる。当業者には明らかであるように、例えば、Ｉ／Ｏロジック素子３１５に接続された実際のＩ／Ｏパッドは、典型的にはＩ／Ｏロジック素子３１５のエリアに制限されない。
【００６５】
図に表した実施形態では、（図３に示した）ダイの中央近くの水平エリアを、コンフィギュレーション、クロック、および他の制御ロジック用に使用する。この水平エリアから延びている縦の列３０９または列を、ＦＰＧＡの横幅全体にわたりクロックおよびコンフィギュレーション信号を配送するために使用する。
【００６６】
図３に図示したアーキテクチャを利用しているいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を作り上げている規則的な列状構造を乱す追加のロジックブロックを含む。追加のロジックブロックを、プログラマブルブロックおよび／または専用ロジックとすることができる。例えば、プロセッサブロック３１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがる。
【００６７】
図３は、例示的なＦＰＧＡアーキテクチャを図示するに過ぎないものであることに留意されたい。例えば、行内のロジックブロックの数、行の相対的な幅、行の数および次数、行内に含まれるロジックブロックのタイプ、ロジックブロックの相対的なサイズ、ならびに図３の最上部に含まれる相互接続／ロジック実装形態は、純粋に例示的である。例えば、実際のＦＰＧＡでは、ユーザロジックの効率的な実装形態を容易にするために、ＣＬＢの１つよりも多くの隣接する行を、ＣＬＢが現れるときにはどこにでも典型的には含むが、隣接するＣＬＢ行の数はＦＰＧＡの全体のサイズとともに変わる。
【００６８】
本明細書において説明した例示的な装置は、一般にＩＣ用の高速アナログコンパレータに関する。このような装置は：バイアス電圧を与えるため入力電圧および基準電圧を受け取るように結合された増幅器と；バイアス電圧を受け取るように増幅器に結合された第１のコンバータおよび第２のコンバータとを含むことができ；第１のコンバータは：第１のバイアス電流を調節するためにバイアス電圧を受け取るように、かつ第１の差動入力を受け取るように増幅器に結合され第１のトランスコンダクタと；第１のトランスインピーダンス増幅器負荷を与えるために第１のインバータの入力部から出力部へ結合された第１のフィードバックデバイスを有する第１のインバータとを備え；第１のインバータが第１のトランスコンダクタに結合され；第２のコンバータは：第２のバイアス電流を調節するためにバイアス電圧を受け取るように、かつ第２の差動入力を受け取るように増幅器に結合された第２のトランスコンダクタであって、第２の差動入力が、反転した極性を有する第１の差動入力である、第２のトランスコンダクタと；第２のトランスインピーダンス増幅器負荷を与えるために第２のインバータの入力部から出力部へ結合された第２のフィードバックデバイスを有する第２のインバータとを備え；第２のインバータが第２のトランスコンダクタに結合される。
【００６９】
いくつかのこのような装置では、第１のフィードバックデバイスおよび第２のフィードバックデバイスは、第１の抵抗器および第２の抵抗器をそれぞれ含む。
【００７０】
いくつかのこのような装置では、第１の抵抗器および第２の抵抗器は、相互に少なくともほぼ等しく、各々が、ほぼ１０，０００オームよりも大きい。
【００７１】
いくつかのこのような装置では、第１のフィードバックデバイスおよび第２のフィードバックデバイスは、第１のトランジスタおよび第２のトランジスタをそれぞれ含み、トランジスタの各々が、トランジスタの線形領域で動作する。
【００７２】
このような装置は、第１のインバータの第１の出力ポートおよび第２のインバータの第２の出力ポートにそれぞれ結合された第３のインバータおよび第４のインバータをさらに含むことができる。
【００７３】
いくつかのこのような装置では、第１のトランスコンダクタおよび第２のトランスコンダクタは、第１の電源電圧とグランドとの間にバイアスされ；第１のインバータおよび第２のインバータは、第２の電源電圧とグランドとの間にバイアスされ；第１の電源電圧および第２の電源電圧は、異なる電圧レベルである。
【００７４】
いくつかのこのような装置では、第１のトランスコンダクタおよび第２のトランスコンダクタは、第１の電源電圧とグランドとの間にバイアスされ；第１のインバータおよび第２のインバータは、第２の電源電圧とグランドとの間にバイアスされ；第１の電源電圧および第２の電源電圧は、同じ電圧レベルである。
【００７５】
いくつかのこのような装置では、装置は、基準電圧を与えるために入力部から出力部へ結合された第３のインバータをさらに含み；第１のインバータ、第２のインバータ、および第３のインバータは、同じトリップ点を有するように各々構成され；第１のトランスコンダクタおよび第２のトランスコンダクタは、第１の電源電圧とグランドとの間にバイアスされ；第１のインバータ、第２のインバータ、および第３のインバータは、第２の電源電圧とグランドとの間にバイアスされる。
【００７６】
別の例では、非同期式アナログコンパレータを提供する。このような非同期式アナログコンパレータは：バイアス電圧を与えるために入力電圧および基準電圧を受け取るように結合された増幅器と；バイアス電圧を受け取るように増幅器の出力ポートに共通に結合された第１のコンバータおよび第２のコンバータとを含むことができ；第１のコンバータは、第１のトランスコンダクタおよび第１のインバータを備え；第１のトランスコンダクタは：バイアス電圧を受け取るように結合された第１の電流源回路と；第１の電流源回路に結合された第１の差動入力回路と；第１の差動入力回路に結合された第１の電流ミラー回路とを備え；第１のトランスコンダクタの第１の差動入力回路は、第１の出力ノードを有し；第１のインバータは、第１のトランスインピーダンス増幅器負荷を与えるために第１のインバータの第１のシリーズの入力部から出力部へ結合された第１のフィードバックデバイスを有し；第１のインバータの第１の入力ノードは、第１のトランスコンダクタの第１の出力ノードに結合され；第２のコンバータは、第２のトランスコンダクタおよび第２のインバータを備え；第２のトランスコンダクタは：バイアス電圧を受け取るように結合された第２の電流源回路と；第２の電流源回路に結合された第２の差動入力回路と；第２の差動入力回路に結合された第２の電流ミラー回路とを備え；第２の差動入力回路は、反転した極性の差動入力を有する第１の差動入力回路であり；第２のトランスコンダクタの第２の差動入力回路は、第２の出力ノードを有し；第２のインバータは、第２のトランスインピーダンス増幅器負荷を与えるために第２のインバータの第２のシリーズの入力部から出力部へ結合された第２のフィードバックデバイスを有し；第２のインバータの第２の入力ノードは、第２のトランスコンダクタの第２の出力ノードに結合される。
【００７７】
いくつかのこのような非同期式アナログコンパレータでは、第１のコンバータおよび第２のコンバータは、それぞれ電圧−電流−電圧コンバータであり、第１のフィードバックデバイスおよび第２のフィードバックデバイスは、第１の抵抗器および第２の抵抗器をそれぞれ備える。
【００７８】
いくつかのこのような非同期式コンパレータは、第１のインバータの第１の出力ポートおよび第２のインバータの第２の出力ポートにそれぞれ結合された第３のインバータおよび第４のインバータをさらに含むことができる。
【００７９】
いくつかのこのような非同期式アナログコンパレータでは、第１の差動入力回路は、ソース縮退構成用の第１の別個のインターリムソースノードで第１の電流源回路に結合され；第２の差動入力回路は、ソース縮退構成用の第２の別個のインターリムソースノードで第２の電流源回路に結合される。
【００８０】
いくつかのこのような非同期式アナログコンパレータは、基準電圧を与えるために入力部から出力部へ結合された第３のインバータをさらに含むことができ：第１のトランスコンダクタおよび第２のトランスコンダクタは、第１の電源電圧とグランドとの間にバイアスされ；第１のインバータ、第２のインバータ、および第３のインバータは、第２の電源電圧とグランドとの間にバイアスされる。
【００８１】
いくつかのこのような非同期式アナログコンパレータでは、第１のトランスコンダクタおよび第２のトランスコンダクタは、第１の電源電圧とグランドとの間にバイアスされ；第１のインバータおよび第２のインバータは、第２の電源電圧とグランドとの間にバイアスされ；第１の電源電圧および第２の電源電圧は、異なる電圧レベルである。
【００８２】
いくつかのこのような非同期式アナログコンパレータでは、第１のトランスコンダクタおよび第２のトランスコンダクタは、第１の電源電圧とグランドとの間にバイアスされ；第１のインバータおよび第２のインバータは、第２の電源電圧とグランドとの間にバイアスされ；第１の電源電圧および第２の電源電圧は、同じ電圧レベルである。
【００８３】
いくつかのこのような非同期式アナログコンパレータでは、第１の電流源回路および第２の電流源回路は各々、並列に結合された調節可能な電流源および定電流源をそれぞれ含む。
【００８４】
本明細書において説明した例示的な方法は、一般に電圧変換に関する。このような方法は、バイアス電圧を与えるために入力電圧と基準電圧との間の差を増幅することと；バイアス電圧で第１のトランスコンダクタおよび第２のトランスコンダクタをバイアスすることと；第１のトランスコンダクタに第１の差動入力を入力することと；第２のトランスコンダクタに第２の差動入力を入力することであって、第１の差動入力が、反対の極性を有する第２の差動入力である、第２の差動入力を入力することと；第１のトランスインピーダンス増幅器負荷への第１の電流の一部分の入力のために、第１のトランスコンダクタを用いて第１の差動入力に関係する第１の電流を生成することと；第２のトランスコンダクタへの入力のために、第２のトランスインピーダンス増幅器負荷を用いて第２の差動入力に関係する第２の電流を生成することと；第１のトランスインピーダンス増幅器負荷から第１の出力電圧を出力することと；第２のトランスインピーダンス増幅器負荷から第２の出力電圧を出力することとを含むことができる。
【００８５】
いくつかのこのような方法では、第１のトランスインピーダンス増幅器負荷および第２のトランスインピーダンス増幅器負荷は、第１のインバータおよび第２のインバータを用いてそれぞれ与えられ；第１のインバータおよび第２のインバータの各々は、第１のインバータおよび第２のインバータの各々の入力ノードを出力ノードに結合するためそれぞれの抵抗器を含む。
【００８６】
このような方法は：第１のトランスインピーダンス増幅器負荷から電圧アベレージャに第１の出力電圧をフィードバックすることと；第２のトランスインピーダンス増幅器負荷から電圧アベレージャに第２の出力電圧をフィードバックすることと；第１の出力電圧および第２の出力電圧の平均として電圧アベレージャを用いて入力電圧を生成することとをさらに含むことができる。
【００８７】
このような方法は：第１の電源電圧で第１のインバータおよび第２のインバータをバイアスすることと；第１の電源電圧とは異なる第２の電源電圧で第１のトランスコンダクタおよび第２のトランスコンダクタをバイアスすることと；第１のインバータおよび第２のインバータを使用して第２の電源電圧から第１の電源電圧にレベルシフトすることとをさらに含むことができる。
【００８８】
上記は、例示的な装置および／または方法を説明している一方で、本明細書において説明した１つまたは複数の態様に従った他の例およびさらなる例を、本発明の範囲から乖離せずに考案することができ、本発明の範囲は、下記の特許請求の範囲およびその等価物によって決められる。ステップを列挙している特許請求の範囲は、ステップの何らかの順序を示唆するものではない。商標は、そのそれぞれの所有者の財産である。
【図１−１】
0006643309.tif 000002
【図１−２】
0006643309.tif 000003
【図１−３】
0006643309.tif 000004
【図２】
0006643309.tif 000005
【図３】
0006643309.tif 000006