(57)【特許請求の範囲】
【請求項１】
デコーダであって、
入力信号を受け取る入力リードの組と、
中間リードの組と、
共振信号を生成する共振回路と、
スイッチ対の組と、
を備え、各スイッチ対は、前記中間リードのうちの第１及び第２の中間リードと、１つの入力リードとに関連し、各スイッチ対は、該スイッチ対に関連する前記入力信号に応答して、前記関連する第１の中間リード又は前記関連する第２の中間リードのいずれかを、前記共振信号を受け取るように結合する、
ことを特徴とするデコーダ。
【請求項２】
前記中間リードに結合されて、前記信号に対応する復号出力信号の組を前記入力リード上に生成するポインタ回路の組をさらに備え、前記共振信号を受け取るように結合されていない前記中間リードは、第１の２進電圧に保持される、
請求項１に記載のデコーダ。
【請求項３】
ストローブ信号を受け取るようにさらに結合され、前記ポインタ回路は、前記ストローブ信号がアサートされた時に前記中間リード上の前記信号に対して論理関数を実行し、前記ストローブ信号は、前記共振信号が前記第１の２進電圧とは逆の第２の２進電圧にある時にアサートされる、
請求項２に記載のデコーダ。
【請求項４】
前記配線は、静電容量を示し、該配線の該静電容量は、前記共振回路と協働することによって前記共振信号の周波数に影響を与える、
請求項３に記載のデコーダ。
【請求項５】
前記中間配線が前記共振信号を受け取るように結合されていない時に前記中間配線を前記第１の２進電圧に保持するための回路をさらに備える、
請求項４に記載のデコーダ。
【請求項６】
前記共振回路と協働する前記配線の前記静電容量は、前記入力信号が変化した時にも実質的に一定のままである、
請求項４に記載のデコーダ。
【請求項７】
前記配線は、静電容量を示し、該配線の該静電容量は、前記共振回路の共振を可能にする、
請求項３に記載のデコーダ。
【請求項８】
入力信号の組を供給するステップと、
前記入力信号に応答して、中間配線の組のうちの選択された一部を、共振信号を受け取るように結合し、選択されていない中間配線が第１の２進電圧にあるようにするステップと、
前記共振信号が前記第１の２進電圧とは逆の第２の電圧にある時に、前記中間配線に対して２進論理関数を実行し、これによって前記入力信号を復号するステップと、
を含むことを特徴とする方法。
【請求項９】
前記中間配線が前記共振信号を受け取っていない時に、前記中間配線を前記第１の２進電圧に保持するステップをさらに含む、
請求項８に記載の方法。
【請求項１０】
共振回路を用いて前記共振信号を生成するステップをさらに含む、
請求項８に記載の方法。
【請求項１１】
前記共振信号の周波数が実質的に一定のままであるように、前記共振回路に結合された静電容量を実質的に一定に維持するステップをさらに含む、
請求項１０に記載の方法。
【請求項１２】
前記共振回路に結合された前記中間配線の前記静電容量は、前記共振回路の共振を可能にする、
請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願との相互参照〕
本出願は、２０１５年７月２７日に出願された「共振駆動回路を用いた低電力デコーダ（Ａ  Ｌｏｗ  Ｐｏｗｅｒ  Ｄｅｃｏｄｅｒ  Ｕｓｉｎｇ  Ｒｅｓｏｎａｎｔ  Ｄｒｉｖｅ  Ｃｉｒｃｕｉｔｒｙ）」という名称の米国仮特許出願第６２／２８２，２１４号に対する優先権の利益を主張するものであり、この文献の内容は引用により組み入れられる。
【背景技術】
【０００２】
通常、デコーダ回路は、符号化値信号（ｅｎｃｏｄｅｄ  ｖａｌｕｅ  ｓｉｇｎａｌ）を取得してこれを異なる形式に変換する。符号化信号は、複雑さの面で復号信号よりも多少は効率的になり得る。効率性の低い（すなわち、単純な２進値の組を表すのに多くのビットを必要とする）符号化信号の例には、暗号化に使用されるものがある。効率性の高い符号化スキームの例には、記憶値の配列を示すポインタの位置を２進値で表す２進符号化がある。２進値０００は位置０を表し、２進値１００は位置４を表し、他にも様々である。Ｎビットの２進値から復号される位置は、２N個存在する。先行技術には、多くのタイプのデコーダが存在する。
【０００３】
本発明は、一連のメモリ位置を示すポインタとして使用されるような２進デコーダに関する。本発明は、アドレスなどのデジタル値を復号する方法にも関する。本発明は、その他の用途で使用されるデコーダ及び復号方法にも関する。
【０００４】
一般に、コンピュータ集積回路チップ（又はＩＣ）は、スタティックランダムアクセスメモリ（又はＳＲＡＭ）などのメモリの位置又はアドレスを示すデコーダを有する。通常、これらのアドレスデコーダは２進符号化されて、各符号化された２進値が一意的なメモリ位置を示すようにメモリアレイ全体にアクセスする。図１に、信号Ａ0〜Ａ2それぞれを受け取り、これらの信号をデコーダ１２によって復号して８つのポインタ又はワードリードＷ0〜Ｗ7上に信号を供給する、３ビットアドレスバスを有するＳＲＡＭ１０のアーキテクチャを示す。各ワードリードＷは、ビットセル１４の特定の行Ｒ0〜Ｒ7がメモリ位置又は「ワード」を含むことを可能にする信号を供給し、これによってこのワードがさらなる制御ロジックに依存して書き込まれ又は読み取られるようにする。
【０００５】
図２に、ゲートレベルで構築された先行技術の３−８アドレスデコーダ１２を示す。アドレスデコーダ１２は、アドレス信号Ａ0〜Ａ2を受け取って、反転アドレス信号及び非反転アドレス信号の両方を配線１６−０〜１６−５上に供給し、これらの信号はさらにＡＮＤゲートの組８−０〜８−７に供給され、ＡＮＤゲートは、ポインタ回路の機能を果たしてこれらの信号からポインタリードＷ0〜Ｗ7上に信号を生成する。図３は、アドレスビットの各組み合わせについてどの出力ワードリードＷ0〜Ｗ7がｈｉｇｈに駆動されるかを示す真理値表である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国仮特許出願第６２／２３１，４５８号明細書
【特許文献２】米国仮特許出願第６２／２８２，２１５号明細書
【特許文献３】米国特許第４，７５８，７４６号明細書
【特許文献４】米国特許第７，１８３，８６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳＲＡＭ１０は、３つのアドレス信号のみを受け取って８つの行を有するが、典型的なＳＲＡＭは、３よりも多くのアドレス信号を受け取って８よりも多くの行を有する。従って、典型的なＳＲＡＭはＳＲＡＭ１０よりも長く、そのデコーダはデコーダ１２よりも長い。デコーダ１２及び配線１６は、アレイの高さ全体に及ぶので、さらに大きなアレイでは、配線１６の容量が相当に大きい。配線１６は、継続的に新たなアドレス値で駆動されるので、配線１６の静電容量は、絶え間なく充電と放電が行われ、従ってデコーダの消費電力は、ＳＲＡＭ１０が消費する電力全体の大きな要因になる。例えば、従来のＣＭＯＳ回路によって中間配線１６のうちの１つがｈｉｇｈの２進電圧から接地に放電されると、１／２Ｃ16Ｖ2に等しいエネルギー量が消費される（Ｃ16は、この配線の静電容量であり、Ｖは、この配線上の放電前の電圧である）。（消散する電力量はＣ16Ｖ2Ｆであり、Ｆはスイッチング周波数である。）本発明の１つの目的は、消費電力の減少を示す新規のデコーダ及び方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明によって構成されるデコーダは、例えばアドレスに対応する情報などの情報を搬送する配線の組を含む。配線の少なくとも一部に共振信号が付与される。１つの実施形態では、ポインタ回路の組が、これらの配線に含まれる情報を選択時間に復号して、そこから１又は２以上のデコーダ出力信号を生成する。
【０００９】
１つの実施形態では、配線の一部が共振信号を搬送する一方で、他の配線は第１の２進電圧レベルにある。ポインタ回路は、共振信号が第１の２進電圧レベルとは逆の第２の２進電圧レベルにある時に配線上の信号を復号する。
【００１０】
１つの実施形態では、ポインタ回路が、共振信号が第２の２進電圧レベルにある時にアクティブになるストローブ信号にも結合されることによって、共振信号が第２の２進電圧レベルにある時に、ポインタ回路に配線上の信号を復号させる。
【００１１】
１つの実施形態では、第１の２進電圧レベルが２進ｌｏｗの電圧レベルであり、第２の２進電圧レベルが２進ｈｉｇｈの電圧レベルである。別の実施形態では、第１の２進電圧レベルが２進ｈｉｇｈの電圧レベルであり、第２の２進電圧レベルが２進ｌｏｗの電圧レベルである。
【００１２】
１つの実施形態では、共振信号が共振回路によって供給される。スイッチの組が、組内の配線を共振回路に対して結合又は分離する。これらのスイッチは、共振信号が第１の２進電圧レベルにある時に状態を変化させる。配線の組の電圧は共振回路によって増減するので、これらの配線上の電圧を増減させる工程が消費する電力は、配線とＤＣ電源との間、又は配線と接地との間に接続されたトランジスタによって配線のプルアップ及びプルダウンが行われる場合よりも少ない。
【００１３】
１つの実施形態では、アドレスが変化した場合、共振信号が第１の２進電圧レベルにある時にスイッチが状態を変化させる。共振回路に結合される配線の数は常に変化しないので、共振回路に結合された容量性負荷は実質的に同じままである。この容量性負荷は、共振回路と協働して共振信号の周波数を定める。アドレスが変化した場合でも共振回路に結合される配線の数は変化しないので、共振信号の周波数は変化しない。
【００１４】
１つの実施形態では、デコーダが、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメモリなどのメモリのためのアドレスデコーダである。
【００１５】
本発明による方法は、デコーダ内の配線の組における一部の配線に共振信号を付与するステップと、信号に応答して復号出力信号を生成するポインタ回路の組にこれらの信号を供給するステップとを含む。
【００１６】
１つの実施形態では、方法が、組内の共振信号を受け取らない配線に第１の２進電圧を付与するステップをさらに含む。ポインタ回路にストローブ信号を付与して、ポインタ回路による復号出力信号の生成を可能にする。
【００１７】
１つの実施形態では、方法が、アドレスを受け取るステップと、アドレスに応答して、配線の組内の共振信号を受け取る一部の配線を選択するステップと、アドレスに応答して、配線の組内の第１の２進電圧を受け取る他の配線を選択するステップとをさらに含む。
【００１８】
１つの実施形態では、方法が、共振信号が第１の２進電圧とは逆の第２の２進電圧にある時にストローブ信号を付与するステップをさらに含む。
【００１９】
１つの実施形態では、方法が、共振回路を用いて共振信号を生成するステップをさらに含む。配線は、静電容量を示す。共振信号を受け取るように結合された配線の静電容量は、共振回路と協働して共振信号の周波数を定める。
【図面の簡単な説明】
【００２０】
【図１】先行技術によるＳＲＡＭの内部構成の簡略ブロック図を概略的に示す図である。
【図２】先行技術の３−８デコーダを概略的に示す図である。
【図３】３−８２進デコーダの真理値表である。
【図４】本発明によって構成された３−８デコーダを示す図である。
【図４ａ】図４のデコーダ内のスイッチの組を示す図である。
【図４ｂ】図４のデコーダ内のキーパー回路の組を示す図である。
【図５】図４のデコーダ内のダイナミックゲート１１８−０を示す図である。
【図６】図４及び図５のデコーダのダイナミックゲート１１８−０内の信号のタイミング図である。
【図７】デコーダ内の配線が共振回路によって駆動されない時にスイッチを用いてこれらの配線を接地状態に保つ、デコーダの別の実施形態の一部を示す図である。
【図８】デコーダで使用されるダイナミックゲートの別の実施形態を示す図である。
【図９】バイポーラトランジスタを用いたＬＣ共振回路を示す図である。
【図１０】ＭＯＳトランジスタを用いたＬＣ共振回路を示す図である。
【図１１】発振器において使用される典型的な水晶のＬＣ等価共振回路を示す図である。
【図１２】水晶共振回路の実施形態を示す図である。
【図１３】水晶共振回路の別の実施形態を示す図である。
【図１４】スイッチングブロックの組とダイナミックゲートポインタ回路ブロックの組とを含む新規の低電力８−２５６デコーダのブロック図を示す図である。
【図１５】図１４のスイッチングブロックの１つにおける１対のスイッチ及びその関連する制御回路の概略図である。
【図１６】図１４のダイナミックゲートブロック内のダイナミックゲートの２つのサブブロック及び関連する論理回路を示す図である。
【図１７】図１６のダイナミックゲートのサブブロックの１つにおけるダイナミックゲートを示す図である。
【図１８】本発明と共に使用されるタイミング信号生成回路の例を示す図である。
【発明を実施するための形態】
【００２１】
図４に、本発明によって構成される３−８デコーダ１００を示す。デコーダ１００は、３つの信号Ａ0〜Ａ2を受け取り、これに応答して中間リード１１６上に中間信号の組を生成する。（ポインタ回路として機能する）ＭＯＳダイナミックゲートの組１１８−０〜１１８−７は、中間リード１１６上の信号を受け取り、これに応答してリードＷ0〜Ｗ7のうちの選択された１つのリード上にデコーダ出力信号をアサートする。ダイナミックゲート１１８のうちの単一のゲート（ダイナミックゲート１１８−０）を図５に示す。
【００２２】
１つの実施形態では、リードＷ0〜Ｗ7をＳＲＡＭセルのアレイに結合してＳＲＡＭセルの行を選択する。本明細書では、信号Ａ0〜Ａ2をアドレス信号と呼び、リードＷ0〜Ｗ7をワード線と呼ぶ。しかしながら、他の実施形態では、デコーダ１００が他の用途で使用される。このような用途では、信号Ａ0〜Ａ2がアドレスである必要はなく、リードＷ0〜Ｗ7上の信号がメモリセルの行を示す必要はない。
【００２３】
中間リード１１６は、スイッチの組１２０に結合される。図４に示すように、リード１１６は、対、すなわち対１１６−０〜１１６−２に分割され、各対は、スイッチ対１２０−０〜１２０−２及びアドレス信号Ａ0〜Ａ2のうちの１つに対応する（図４ａを参照）。１つの実施形態では、スイッチ１２０の各々が、信号Ａ0と信号Ａ0の論理反転とによってそれぞれ駆動される、ＰＭＯＳトランジスタ１２１ｐとＮＭＯＳトランジスタ１２１ｎなどのトランジスタ対として実装される。
【００２４】
デコーダ１００は、共振回路１０４から共振信号ＲＳＲ（通常は正弦波）を受け取るための共振入力信号リード１０２も含む。スイッチ１２０−０は、対応する２進アドレス信号Ａ0に応答して、共振入力信号リード１０２を対１１６−０内の中間リードのうちの第１の中間リード１１６−０ａ又は中間リードのうちの第２の中間リード１１６−０ｂのいずれかに結合する。スイッチ１２０−１及び１２０−２も、同様に対応するアドレス信号Ａ1及びＡ2に応答して、共振入力信号リード１０２を対１１６−１及び１１６−２内の対応する中間リードに結合する。従って、所与の時点において、中間リード１１６の半分が共振信号ＲＳＲを搬送し、中間リード１１６の残りの半分がキーパー回路１５０によって接地に保持される（図４及び図４ｂ）。
【００２５】
ダイナミックゲート１１８の各々は、４つのＰＭＯＳプルアップトランジスタ１２２、１２４、１２６及び１２８と、ＮＭＯＳプルダウントランジスタ１３０とを含む。デコーダ１００にワード線Ｗのうちの１つを選択させて駆動させることが望ましい場合、トランジスタ１２２及び１３０のゲートは、アクティブなｌｏｗストローブ信号ＳＴＲＢｎを受け取る。トランジスタ１２４、１２６及び１２８のゲートは、リード１１６上の信号が純粋にデジタルであって反転及び非反転アドレス信号Ａ0〜Ａ2を含む場合にダイナミックゲート１１８がデジタル３−８デコーダ機能を実行するように、対１１６−０〜１１６−２内の中間リードの様々な順列を受け取るように配線接続される。
【００２６】
デコーダ１００を作動させることが望ましい場合、ストローブ信号ＳＴＲＢｎはｌｏｗにアサートされる。（ストローブ信号ＳＴＲＢｎがｈｉｇｈの時には、全てのダイナミックゲート１１８の出力信号が常にｌｏｗである。）重要なこととして、ストローブ信号ＳＴＲＢｎがｌｏｗになるのは、共振信号ＲＳＲがそのピーク電圧又はその付近にあって、ダイナミックゲート１１８のＰＭＯＳデバイスがその閾値以下の動作領域にあり、又は完全にオフになるほど十分に高い時のみである。従って、ストローブ信号ＳＴＲＢｎがｌｏｗの時には、共振信号ＲＳＲを受け取るように結合されたリード１１６上の信号が、ダイナミックゲート１１８によって２進１として処理される。共振信号ＲＳＲを受け取らないリードは接地（すなわち、２進０）に保持されるので、ダイナミックゲート１１８は、論理的にＮＡＮＤゲートとして機能する。ダイナミックゲート１１８のうちの１つのみが、そのトランジスタ１２４、１２６及び１２８のゲートを全てｌｏｗに保持させ、この１つのダイナミックゲート１１８のみがその出力信号をｈｉｇｈに高め、従って１つのワード線Ｗのみが選択される。（共振信号ＲＳＲを受け取らないリード１１６を接地に保持する方法については後述する）。
【００２７】
図５は、ダイナミックゲート１１８−０の概略的拡大図である。図６は、アドレス信号Ａ0、Ａ1及びＡ2と、ダイナミックゲート１１８−０内のトランジスタ１２４、１２６及び１２８のゲート１２４ｇ、１２６ｇ及び１２８ｇにおける信号と、ストローブ信号ＳＴＲＢｎと、ワード線Ｗ0上の出力信号との関係を示すタイミング図である。時間Ｔ０中には、信号Ａ0及びＡ2がｈｉｇｈであり、信号Ａ1がｌｏｗである。従って、スイッチ１２０−０及び１２０−２は、リード１１６−０ａ及び１１６−２ａに共振信号ＲＳＲを付与し、さらにこれらのリードが、ダイナミックゲート１１８−０内のゲート１２４ｇ及び１２８ｇに信号ＲＳＲを付与する。リード１１６−１ａは０ボルトであり、これによってダイナミックゲート１１８−０内のトランジスタ１２６のゲート１２６ｇにも０ボルトが付与される。信号ＳＴＲＢｎは、時間Ｔ０内の短い期間Ｔ１中にのみｌｏｗになる。信号ＳＴＲＢｎは、時間Ｔ１よりも前にはトランジスタ１２２をオフ、トランジスタ１３０をオンに保ち、従ってトランジスタ１３０によってワード線Ｗ0が接地に保持される。
【００２８】
時間Ｔ１において信号ＳＴＲＢｎがｌｏｗになると、共振信号ＲＳＲがｈｉｇｈになるので、トランジスタ１２４のゲート１２４ｇ及びトランジスタ１２８のゲート１２８ｇはｈｉｇｈであり、トランジスタ１２４及び１２６は時間Ｔ１中にオフであり、ダイナミックゲート１１８−０の出力信号は時間Ｔ１中にｌｏｗである。（時間Ｔ１中には、２進ｈｉｇｈ及びｌｏｗの電圧をワード線Ｗ0に接続する経路は存在しないが、ワード線Ｗ0の静電容量がワード線Ｗ0を接地に保つ。）
【００２９】
時間Ｔ０の終了時（時間Ｔ２の開始時）には、信号Ａ0及びＡ1が状態を切り替える。信号Ａ0はｌｏｗになり、信号Ａ1はｈｉｇｈになる。従って、ゲート１２４ｇが接地に保持され、ゲート１２６ｇが共振信号ＲＳＲを受け取る。このことは、時間Ｔ２中にトランジスタ１２４がオンのままであることを意味する。しかしながら、時間Ｔ２中にストローブ信号ＳＴＲＢｎがｌｏｗになった時には、信号ＲＳＲはｈｉｇｈであり、ゲート１２６ｇ及び１２８ｇはｈｉｇｈ電圧であり、トランジスタ１２６及び１２８はオフであり、従ってリードＷ０上の出力信号はｌｏｗのままである。
【００３０】
時間Ｔ２の終了時（時間Ｔ３の開始時）には、信号Ａ2がｌｏｗになる。従って、時間Ｔ３中には、ゲート１２８ｇにおける信号がｌｏｗになり、トランジスタ１２８はオンのままである。しかしながら、時間Ｔ３中にストローブ信号ＳＴＲＢｎがｌｏｗになった時には、信号ＲＳＲはｈｉｇｈであり、ゲート１２８ｇにおける信号はｈｉｇｈであり、トランジスタ１２８はオフのままである。従って、時間Ｔ３中には、リードＷ０上の信号はｌｏｗのままである。
【００３１】
時間Ｔ３の終了時（時間Ｔ４の開始時）には、信号Ａ1がｌｏｗになる。従って、トランジスタ１２４、１２６及び１２８のゲート１２４ｇ、１２６ｇ及び１２８ｇは全てｌｏｗであり、トランジスタ１２４、１２６及び１２８は全てオンである。従って、ストローブ信号ＳＴＲＢｎがｌｏｗになるとすぐにトランジスタ１２２がオンになり、トランジスタ１３０がオフになり、リードＷ0上の出力信号がｈｉｇｈになる。（デコーダ１００を使用してセルの行を選択する実施形態では、リードＷ0に対応するセルの行が選択される）。
【００３２】
時間Ｔ４の終了時には、信号Ａ1がｈｉｇｈになる。その後は、アドレス信号Ａ0、Ａ1又はＡ2のうちの少なくとも１つがｈｉｇｈであり、リード１１６−０ａ、１１６−１ａ又は１１６−２ａのうちの少なくとも１つが共振信号ＲＳＲを受け取るように結合され、信号ＳＴＲＢｎがｌｏｗである時間中にゲート１２４ｇ、１２６ｇ又は１２８ｇのうちの少なくとも１つがｈｉｇｈであり、信号ＳＴＲＢｎがｌｏｗである時間中にトランジスタ１２４、１２６又は１２８のうちの少なくとも１つがオフであり、リードＷ０上のダイナミックゲート１１８−０の出力信号はｌｏｗのままである。
【００３３】
リード１１６が共振信号ＲＳＲを受け取るように結合されていない時のリード１１６のｌｏｗへの保持
スイッチ１２０は、共振信号ＲＳＲが２進０の電圧レベルにある時にのみ状態を変化させる。従って、アドレス信号Ａ０がｌｏｗになる時間Ｔ２の開始時には、スイッチ１２０−０がリード１１６−０ａを信号ＲＳＲから分離することによって、リード１１６−０ａは概ね接地電位にある。その後、少なくともしばらくの間、リード１１６−０ａは、リード１１６−０ａをｌｏｗに保つ静電容量を有するが、１つの実施形態では、リード１１６の各々がキーパー回路１５０（図４）に結合される。１つの実施形態では、キーパー回路１５０が、２つのインバータＩＮＶ０及びＩＮＶ１（図４ｂを参照）を含む。通常、インバータＩＮＶ１は弱く、すなわちインバータＩＮＶ１内のトランジスタは小さく、たとえオンの場合でも抵抗性が高い。キーパー回路１５０は、他のデバイス又は電圧源がリード１１６を駆動していない時、すなわちこれらのリードが信号ＲＳＲを受け取るように結合されていない時に、リード１１６をｌｏｗに維持する。通常、キーパー回路１５０は、漏れ電流を克服するために約２ｎＡなどの非常にわずかな電流しか引き出さない。従って、たとえキーパー回路１５０と共振回路１０４とが同時にワード線を駆動した場合でも、非常にわずかな電力しか消費されない。（キーパー回路１５０は、インバータＩＮＶ１と信号ＲＳＲとの間の競合によって引き起こされるエネルギー損失をさらに最小化する抵抗器ＲＫも含む）。
【００３４】
他の実施形態では、インバータＩＮＶ０、ＩＮＶ１の代わりに他のデバイスをキーパー回路１５０に使用することもできる。例えば、１つの実施形態では、リード１１６が信号ＲＳＲを受け取るように結合されていない時にリード１１６を接地するスイッチの組１５２（図７）が設けられる。従って、信号Ａ0がｌｏｗの時には、スイッチ１２０−０のうちの第１のスイッチが信号ＲＳＲを受け取るようにリード１１６−０ｂを結合するが、信号Ａ0がｈｉｇｈの時には、スイッチ１５２内のスイッチのうちの１つ（信号Ａ0によって制御されるスイッチ１５２−０ｂ）がリード１１６−０ｂを接地する。スイッチ１５２の各々は、信号Ａ0〜Ａ2のうちの１つの信号、又は信号Ａ0〜Ａ2のうちの１つの信号の論理反転によって制御される。
【００３５】
或いは、リード１１６と接地との間に大型の抵抗器（図示せず）を設けることもできる。このような抵抗器は、信号ＲＳＲがｈｉｇｈであってリード１１６に付与されている時には大きな電流を引き出さず、リード１１６が信号ＲＳＲを受け取るように結合されていない時にはこれらのリードを接地させておくのに十分なものである。
【００３６】
共振回路
上述したように、共振回路１０４は、リード１１６を駆動するために使用される。通常、共振回路は、直列構成又は並列構成のインダクタ及びコンデンサを含む。図９及び図１０に、インダクタ及びコンデンサを含み、それぞれバイポーラトランジスタ及びＭＯＳトランジスタを用いた共振器の例１４０及び１５０を示す。当業では、ＬＣ共振回路が周知である。共振回路１０４には、共振器１４０、１５０、又は他の従来の共振回路を使用することができる。（別の実施形態では、単独のコンデンサＣ３が不要であり、代わりに共振器１４０及び１５０が、これらの共振器に結合されたリード１１６の静電容量と協働して共振を可能にする）。
【００３７】
コンデンサでは、２つのプレートを横切る電場にエネルギーが蓄えられる。インダクタでは、電流を搬送するワイヤを循環する磁束鎖交にエネルギーが蓄えられる。コンデンサ及びインダクタを直列又は並列に接続することにより、電流がこれら２つのコンポーネント間で電荷を行き来させるにつれてコンデンサ又はインダクタのいずれかに交互にエネルギーを蓄えることができる「タンク」回路を形成することができる。電流がゼロに等しい時には、コンデンサに蓄えられるエネルギーがピークに達し、インダクタに蓄えられるエネルギーが最小になる。電流がピークに達すると、インダクタの磁束鎖交に蓄えられるエネルギーがピークに達し、コンデンサに蓄えられるエネルギーが最小に達する。（「放射」エネルギーを無視した）唯一のエネルギー損失は、信号経路内に見られるいずれかの寄生抵抗からの熱放散に由来する。対照的に、静電容量が供給電位から接地電位に切り替わることに関連するエネルギーは、（例えば、ある配線を２進１の電圧源に接続した後に２進ゼロの電圧源に接続することによって、ＣＭＯＳトランジスタがこの配線に関連する静電容量の充電及び放電を行った時に生じるように）全て熱となって失われる。
【００３８】
上述したように、リード１１６は、静電容量Ｃ116として記号で示す（図４）静電容量を示す。従って、従来の先行技術のＣＭＯＳ回路によってリード１１６がｈｉｇｈ及びｌｏｗに駆動された場合、デコーダ１００は電力損失を示すようになるが、これは共振回路を用いてリード１１６を駆動することによって回避される。
【００３９】
共振回路１０４に結合されたこれらのリード１１６の所与の時点における総静電容量は、共振回路１０４と協働して信号ＲＳＲの周波数を定める。一般に、（所与の時点でリード１１６の半分が共振回路１０４に結合されるので）共振回路１０４に結合されるリード１１６の数は一定であるため、共振回路１０４に結合されたこれらの配線の総静電容量は一定であり、従って配線Ａ0〜Ａ2上の信号が変化しても信号ＲＳＲの周波数は変化しない。
【００４０】
共振回路における共振には水晶を使用することもできるが、インダクタとしてモデル化できるその挙動面はコイルに由来するものではなく、むしろ電気的に刺激を受けると振動する水晶質量体の「等価直列」インダクタンスに由来するものである。１つのタイプの周知の水晶共振回路には、ピアス発振器がある。図１１に、水晶１５５及びＲＬＣ等価回路１６０を示す。インダクタ及びコンデンサは、いずれも「エネルギー貯蔵」素子である。（図１２及び図１３には、水晶を含む共振器１７０及び１８０を示す。共振器１７０及び１８０は、本出願人が２０１５年７月６日に出願した「３つの直列インバータを用いたピアス発振器（Ａ  Ｐｉｅｒｃｅ  Ｏｓｃｉｌｌａｔｏｒ  Ｕｓｉｎｇ  Ｔｈｒｅｅ  Ｓｅｒｉｅｓ  Ｉｎｖｅｒｔｅｒｓ）」という名称の米国仮特許出願第６２／２３１，４５８号に記載されているものであり、この文献は引用により本明細書に組み入れられる。）
【００４１】
共振器１７０及び１８０は、コンデンサＣＬ１及びＣＬ２としてモデル化される静電容量を含む。静電容量ＣＬ２は、リード１０２に結合されたリード１１６の静電容量と、リード１０２に結合された他のいずれかの寄生容量とを含む。
【００４２】
なお、水晶発振器１７０はインバータ１７１を含み、水晶発振器１８０はインバータ１８１、１８２及び１８３を含む。これらのインバータは、一般に利得素子の機能を果たし、２進スイッチング素子の機能は果たさない。従って、これらのインバータは、従来のＣＭＯＳデジタルスイッチングで発生する上述したＣＶ2Ｆの電力損を引き起こさない。
【００４３】
デコーダ１００における信号タイミング
図６のタイミング図で分かるように、スイッチ１２０は、共振信号ＲＳＲが２進０の電圧にある時に状態を変化させる。これにより、共振回路１０４によって駆動される負荷の電圧のあらゆる不連続性が防がれる。スイッチ１２０の状態を変化させて信号ＳＴＲＢｎを生成するのに適したタイミング制御は、複数の方法のうちのいずれかで生じることができる。例えば、１つの実施形態では、信号Ａ0、Ａ1及びＡ2が、信号ＲＳＲから導出された直交クロックを有する（すなわち、信号ＲＳＲがピーク値間の中間に存在する地点から９０度だけ位相シフトしたクロックを有する）マイクロプロセッサ（図示せず）によって生成される。このような実施形態では、信号ＲＳＲが２進０の電圧にある時に、マイクロプロセッサが信号Ａ0、Ａ1及びＡ2の状態を変化させる。
【００４４】
或いは、信号ＲＳＲと同期しておらず正しい位相関係にない信号源１９１からアドレス情報がもたらされる場合、１つの実施形態では、正弦波信号ＲＳＲ及びその逆正弦波ＲＳＲｎを受け取るように結合された位相ロックループ１９２（図１８）がラッチ１９４に制御信号を供給し、このラッチ１９４が、信号ＲＳＲがｌｏｗの時に「非時間再調整（ｕｎｒｅｔｉｍｒｅｄ）」信号ＡＵ0、ＡＵ1及びＡＵ2を受け取り、これらの信号をラッチして同期信号Ａ0、Ａ1及びＡ2を生成する。ラッチ１９４の内容は、スイッチ１２０を制御する。或いは、位相ロックループ１９２の代わりにプログラムマブル遅延回路又は遅延ロックループ回路を使用することもできる。位相ロックループ、遅延ロックループ及びプログラムマブル遅延回路は、当業で周知である。
【００４５】
信号ＳＴＲＢｎを生成する回路は、回路１９２に結合されたストローブ発生器１９６を含む。ストローブ発生器は、当業で周知である。他の技術を用いて適切なタイミング信号を生成することもできる。このようなストローブ発生器の例については、引用により本明細書に組み入れられる、本出願人が２０１５年７月２７日に出願した「共振駆動回路を用いた低電力ＳＲＡＭビットセル（Ａ  Ｌｏｗ  Ｐｏｗｅｒ  ＳＲＡＭ  Ｂｉｔｃｅｌｌ  Ｕｓｉｎｇ  Ｒｅｓｏｎａｎｔ  Ｄｒｉｖｅ  Ｃｉｒｃｕｉｔｒｙ）」という名称の米国仮特許出願（第６２／２８２２１５号）を参照されたい。
【００４６】
１つのプルアップＰＭＯＳトランジスタと４つのプルダウンＮＭＯＳトランジスタとを用いた実施形態
図４及び図５では、ダイナミックゲート１１８の各々が、４つのＰＭＯＳプルアップトランジスタ１２２、１２４、１２６及び１２９と、１つのプルダウントランジスタ１３０とを含む。しかしながら、他の実施形態では、１つのＰＭＯＳプルアップトランジスタ１８５と、４つのＮＭＯＳプルダウントランジスタ１８６、１８７、１８８及び１８９とを有するダイナミックゲート１８４−０（図８）などのダイナミックゲートを採用することもできる。この実施形態では、トランジスタ１８５及び１８９のゲート１８５ｇ及び１８９ｇにストローブ信号ＳＴＲＢが付与される。トランジスタ１８６、１８７及び１８８のゲート１８６ｇ、１８７ｇ及び１８８ｇには、様々なリード１１６が付与される。この実施形態では、ストローブ信号ＳＴＲＢが正のストローブパルスであり、ゲート１８６ｇ、１８７ｇ及び１８８ｇにおける信号が全てｈｉｇｈであって、ストローブ信号ＳＴＲＢがｈｉｇｈである場合かつその場合に限り、リードＷ0上の信号がｌｏｗになる。換言すれば、ダイナミックゲート１８４に付与される信号、及びリードＷ0上におけるその出力信号の極性は、ダイナミックゲート１１８と共に使用される信号の逆である。
【００４７】
８つの入力ビットを含む実施形態
図１４は、８つの信号ＳＥＬ0〜ＳＥＬ7を受け取ってこれらの信号から２５６個の出力リードＯＵＴ0〜ＯＵＴ255上に２５６個の復号出力信号を生成する８−２５６デコーダ２００を示すブロック図である。（図１４の実施形態では、デコーダ２００が、信号ＳＥＬ0〜ＳＥＬ7に対し、デコーダ１００が信号Ａ0〜Ａ2に対して動作する方法と同様に動作する。同様に、リードＯＵＴ0〜ＯＵＴ255も、リードＷ0〜Ｗ7と同様に駆動される。）デコーダ２００は、入力信号ＳＥＬ0〜ＳＥＬ7と、共振信号ＲＳＲと、Ｖｄｄ及び接地ＤＣ入力電圧とを受け取ってこれらの信号から８つのリードＩＯ0〜ＩＯ7及び８つのリードＩＯｂ0〜ＩＯｂ7上に信号を生成する第１のブロック２０２を含む。第１のブロック２０２は、８つのスイッチ対２２０−０〜２２０−７を含む。各スイッチ２２０は、信号ＳＥＬ0〜ＳＥＬ7のうちの１つ、リードＩＯ0〜ＩＯ7のうちの１つ、及びリードＩＯｂ0〜ＩＯｂ7のうちの１つに対応する。スイッチ２２０−０は、信号ＳＥＬ０の状態に応じてリードＩＯ0又はＩＯｂ0のいずれかに信号ＲＳＲを供給する。他のスイッチ２２０も、他のリードＩＯ及びＩＯｂに対して同じ機能を実行する。従って、スイッチ２２０は、基本的にスイッチ１２０と同じ機能を実行する。
【００４８】
図１５は、１つのスイッチ対２２０−０、及びその関連する制御回路の概略図である。図１５を参照すると、インバータ２２４、ＰＭＯＳパストランジスタ２２８のゲート、及びＮＭＯＳパストランジスタ２３０のゲートに信号ＳＥＬ0が供給される。インバータ２２４は、ＮＭＯＳパストランジスタ２３２及びＰＭＯＳ２３４を制御する。パストランジスタ２２８、２３０、２３２及び２３４は、信号ＳＥＬ0に応答して、リードＩＯ0又はＩＯｂ0のいずれかに信号ＲＳＲを結合する。スイッチ対２２０内の他の７つのスイッチ対も同じ構成である。
【００４９】
デコーダ２００は、リードＩＯ0〜ＩＯ7及びリードＩＯｂ0〜ＩＯｂ7からの信号とストローブ信号ＳＴＲＢｎとを受け取ってこれらの信号からリードＯＵＴ０〜ＯＵＴ255の上に２５６個の出力信号を生成するように結合された２５６個の第２のブロック２３６の例も含む。各ブロック２３６の例は、図１６に示すものと同様である。図１６を参照すると、各サブブロックが、第１のセル２３８及び第２のセル２４０を含む。第１のセル２３８は、配線ＩＯ0又はＩＯｂ0、ＩＯ1又はＩＯｂ1、ＩＯ2又はＩＯｂ2、及びＩＯ3又はＩＯｂ3上の信号を受け取る。セル２３８は、ストローブ信号ＳＴＲＢｎ、並びに入力ＤＣ電圧Ｖｄｄ及び接地も受け取る。ブロック２３８は、ブロック２３８内のダイナミックゲートがこれらの出力リード２４２と電圧Ｖｄｄとの間に直列に結合された５つのプルアップＰＭＯＳトランジスタを有する点を除き、ダイナミックゲート１１８と同様のダイナミックゲートを含む。（このようなダイナミックゲートの例は、５つのプルアップＰＭＯＳトランジスタ２４４、２４５、２４６、２４７及び２４８と、１つのプルダウンＮＭＯＳトランジスタ４４９とを含む図１７のダイナミックゲート２３８−０である。）従って、ブロック２３８内のダイナミックゲートは、信号ＳＴＲＢｎがアクティブ（ｌｏｗ）である時に結合されるリードＩＯ0〜ＩＯ3及びＩＯｂ0〜ＩＯｂ3上の信号の論理ＮＡＮＤ関数を実行する。
【００５０】
第２のセル２４０は、配線ＩＯ0〜ＩＯ3又はＩＯｂ0〜ＩＯｂ3上の信号の代わりに配線ＩＯ4又はＩＯｂ4、ＩＯ5又はＩＯｂ5、ＩＯ6又はＩＯｂ6及びＩＯ7又はＩＯｂ7上の信号を受け取る点を除き、セル２３８と同一である。セル２３８及び２４０からの出力信号はＮＡＮＤゲート２５０に結合され、ＮＡＮＤゲート２５０はさらにインバータ２５２に結合される。従って、セル２３８とセル２４０との組み合わせ、ＮＡＮＤゲート２５０及びインバータ２５２は、信号ＳＴＲＢｎがアクティブ（ｌｏｗ）である時に結合される配線ＩＯと配線ＩＯｂとの組み合わせ上の信号に対して協働的に論理ＮＡＮＤ関数を実行し、ポインタ回路としての役割を果たす。
【００５１】
上述したように、信号ＳＴＲＢｎがｌｏｗの時には、配線ＩＯと配線ＩＯｂとの組み合わせの２５６個の順列に対して論理ＮＡＮＤ関数を実行するように構成された２５６個のブロック２３６の例が存在する。従って、２５６個のブロック２３６の例は、リードＯＵＴ0〜ＯＵＴ255上に出力信号を生成することにより、信号ＳＥＬ0〜ＳＥＬ7に対して８−２５６デコード機能を実行する。
【００５２】
デコーダ１００とデコーダ２００の主な相違点は、１）デコーダ１００は３−８デコーダであり、デコーダ２００は８−２５６デコーダである点、及び２）デコーダ２００内のデコーダゲートは、出力信号が共にＡＮＤ演算される２つの５入力ダイナミックゲートに分割されるのに対し、デコーダ１００内のデコーダゲートは分割されない点である。デコーダ２００のゲートは、５つよりも多くのデバイスを直列に積み重ねることに関連する固有の遅延を避けるように分割される。しかしながら、他の実施形態では、他の数のＣＭＯＳゲート入力リードを使用することもできる。また、他の実施形態では、各デコーダサブブロック内に２つよりも多くのＮＡＮＤゲートが存在する。換言すれば、ブロック２３６内に２つのサブブロックを有する代わりに、共にＡＮＤ演算されるさらに多くのサブブロックが存在することができる。
【００５３】
異なるタイプの論理ゲートを用いてＰＡＬ及びＰＬＡと併用した実施形態
上述した実施形態は、論理ＮＡＮＤ関数を実行するＣＭＯＳダイナミックゲートの組を使用する。しかしながら、デコーダは、例えば実際のＣＭＯＳ  ＮＡＮＤゲートなどの他のタイプの回路を用いて実装することもできると理解されるであろう。（このような実施形態では、信号ＲＳＲがそのピーク値にない時には、ストローブ信号を用いて消費電力を最小化することが望ましい。）他の実施形態では、ポインタ回路、或いはＮＯＲ、ＡＮＤ又はＯＲ関数を実行するＣＭＯＳ論理回路を使用することもできる。
【００５４】
本発明は、アドレスデコーダの一部としてＳＲＡＭに組み込むことができるが、それぞれがゲートの組に結合された配線の組を含む他の回路に組み込むこともできる。例えば、通常、ＰＬＡ、ＧＡＬ及びＰＡＬは、反転入力信号及び非反転入力信号を搬送するバスを含む。このバスは、第１のゲートの組に結合され、このゲートの出力信号は、第２のゲートの組に結合される。（第１のゲートの組をＡＮＤゲートとする一方で、第２のゲートの組をＯＲゲートとすることができる。或いは、他のタイプのＰＬＡ及びＰＡＬでは、第１及び第２のゲートの組がいずれもＮＡＮＤゲートである。通常、バスと第１のゲートの組との間の接続は、マスク又は電気的にプログラム可能である。）ＰＬＡ及びＰＡＬは、１９８８年７月１９日に出願されてＢｉｒｋｎｅｒ他に付与された米国特許第４，７５８，７４６号に記載されており、この文献は引用により本明細書に組み入れられる。
【００５５】
ＰＬＡ、ＧＡＬ又はＰＡＬでは、第１のゲートの組がデコーダとして機能する。本発明の実施形態によれば、第１のゲートの組内のゲートの入力リードの一部が、共振回路及びストローブ信号によって駆動される。
【００５６】
特定の実施形態に関して本発明を詳細に説明したが、当業者であれば、本発明の趣旨及び範囲から逸脱することなく形態及び細部の変更を行うことができると認識するであろう。例えば、本発明のデコーダは、異なる数の行を有するアレイと併用することができる。デコーダは、入力信号を完全に又は部分的に復号することができる。１つの実施形態では、デコーダが、上述した本出願人の「共振駆動回路を用いた低電力ＳＲＡＭビットセル」という名称の仮特許出願に記載されるＳＲＡＭと併用される。さらに、デコーダは、例えばＤＲＡＭ、ＲＯＭ又はＥＥＰＲＯＭなどの、ＳＲＡＭ以外のメモリと併用することもできる。さらに、デコーダは、メモリ以外の回路と併用することもできる。デコーダは、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ又はその他の技術で実装することができる。通常、ＤＣ電源電圧及び２進電圧レベルは０ボルト及び３ボルトであり、共振信号ＲＳＲは０ボルト〜３ボルトで振動するが、他の実施形態では他の電圧レベルが使用される。水晶共振器を使用する実施形態については、異なるタイプの共振材料（例えば、石英、セラミック材料、又はＷｅｓｓｅｎｄｏｒｆに付与されて引用により本明細書に組み入れられる米国特許第７，１８３，８６８号の第７欄、６〜２４行に記載される材料）を使用することができる。従って、このような変更は全て本発明の範囲に含まれる。
【符号の説明】
【００５７】
１００  デコーダ
１０２  共振信号入力リード
１０４  共振回路
１１６  中間リード
１１８  ダイナミックゲート
１２０  スイッチ
１２２、１２４、１２６、１２８  ＰＭＯＳプルアップトランジスタ
１３０  ＮＭＯＳプルダウントランジスタ
１５０  キーパー回路
【図１】
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【図２】
0006722270.tif 000003
【図３】
0006722270.tif 000004
【図４】
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【図４ａ】
0006722270.tif 000006
【図４ｂ】
0006722270.tif 000007
【図５】
0006722270.tif 000008
【図６】
0006722270.tif 000009
【図７】
0006722270.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
0006722270.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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