(57)【特許請求の範囲】
【請求項１】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された第１のキャップ層と、
前記第１のキャップ層の上に形成された第２のキャップ層と、
を有し、
前記第１の半導体層及び第２の半導体層は、結晶構造が単結晶であって、
前記第１のキャップ層は、結晶構造が単結晶または多結晶であって、
前記第２のキャップ層は、結晶構造がアモルファスであり、
前記第１のキャップ層の膜厚よりも、前記第２のキャップ層の膜厚が厚く、
前記第１のキャップ層の膜厚は、１ｎｍ以上、３ｎｍ以下であり、
前記第２のキャップ層の膜厚は、２ｎｍ以上、５ｎｍ以下であって、
前記第１のキャップ層及び前記第２のキャップ層は、ＡｌＮにより形成されていることを特徴とする半導体結晶基板。
【請求項２】
前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層はＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１に記載の半導体結晶基板。
【請求項３】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された第１のキャップ層と、
前記第１のキャップ層の上に形成された第２のキャップ層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２のキャップ層の上に形成されたゲート電極と、
を有し、
前記第１の半導体層及び第２の半導体層は、結晶構造が単結晶であって、
前記第１のキャップ層は、結晶構造が単結晶または多結晶であって、
前記第２のキャップ層は、結晶構造がアモルファスであり、
前記第１のキャップ層の膜厚よりも、前記第２のキャップ層の膜厚が厚く、
前記第１のキャップ層の膜厚は、１ｎｍ以上、３ｎｍ以下であり、
前記第２のキャップ層の膜厚は、２ｎｍ以上、５ｎｍ以下であって、
前記第１のキャップ層及び前記第２のキャップ層は、ＡｌＮにより形成されていることを特徴とする半導体装置。
【請求項４】
前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層はＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
基板の上に、窒化物半導体により単結晶の第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により単結晶の第２の半導体層を形成する工程と、
前記第２の半導体層の上に、結晶構造が単結晶または多結晶の第１のキャップ層を形成する工程と、
前記第１のキャップ層の上に、結晶構造がアモルファスの第２のキャップ層を形成する工程と、
を有し、
前記第１のキャップ層の膜厚よりも、前記第２のキャップ層の膜厚が厚く、
前記第１のキャップ層の膜厚は、１ｎｍ以上、３ｎｍ以下であり、
前記第２のキャップ層の膜厚は、２ｎｍ以上、５ｎｍ以下であって、
前記第１のキャップ層及び前記第２のキャップ層は、ＡｌＮにより形成されていることを特徴とする半導体結晶基板の製造方法。
【請求項６】
基板の上に、窒化物半導体により単結晶の第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により単結晶の第２の半導体層を形成する工程と、
前記第２の半導体層の上に、結晶構造が単結晶または多結晶の第１のキャップ層を形成する工程と、
前記第１のキャップ層の上に、結晶構造がアモルファスの第２のキャップ層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２のキャップ層の上に、ゲート電極を形成する工程と、
を有し、
前記第１のキャップ層の膜厚よりも、前記第２のキャップ層の膜厚が厚く、
前記第１のキャップ層の膜厚は、１ｎｍ以上、３ｎｍ以下であり、
前記第２のキャップ層の膜厚は、２ｎｍ以上、５ｎｍ以下であって、
前記第１のキャップ層及び前記第２のキャップ層は、ＡｌＮにより形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体結晶基板、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮからなるＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮからなるＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極差により、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が得られる。
【０００４】
このようなＡｌＧａＮを電子走行層に用いたＨＥＭＴの性能を凌駕する半導体装置として、ＩｎＡｌＮを電子供給層として用いたＩｎＡｌＮ／ＧａＮからなるＨＥＭＴの開発が、近年、活発に行われている。ＩｎＡｌＮ／ＧａＮからなるＨＥＭＴでは、Ｉｎの組成比を１７〜１８％にすることにより、ＧａＮと格子整合するため、良好な結晶膜を得ることができることが知られている。また、ＩｎＡｌＮをこのような組成比で形成した場合、非常に高い自発分極を有する。このため、電子走行層にＡｌＧａＮを用いたＡｌＧａＮ／ＧａＮからなるＨＥＭＴよりも、２〜３倍の極めて高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が得られる。このため、ＩｎＡｌＮを電子供給層として用いたＨＥＭＴは、次世代の高出力デバイスとして注目されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−８９９７０号公報
【特許文献２】特開２０１３−３３８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＡｌＧａＮ／ＧａＮからなるＨＥＭＴや、ＩｎＡｌＮ／ＧａＮからなるＨＥＭＴは、従来のＧａＡｓを用いたＨＥＭＴに比べて、ゲートリーク電流が極めて高く、特に、ＩｎＡｌＮ／ＧａＮからなるＨＥＭＴの場合は顕著である。
【０００７】
このため、窒化物半導体を用いた半導体装置においては、ゲートリーク電流の少ないものが求められている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成された第１のキャップ層と、前記第１のキャップ層の上に形成された第２のキャップ層と、を有し、前記第１の半導体層及び第２の半導体層は、結晶構造が単結晶であって、前記第１のキャップ層は、結晶構造が単結晶または多結晶であって、前記第２のキャップ層は、結晶構造がアモルファスであり、前記第１のキャップ層の膜厚よりも、前記第２のキャップ層の膜厚が厚く、前記第１のキャップ層の膜厚は、１ｎｍ以上、３ｎｍ以下であり、前記第２のキャップ層の膜厚は、２ｎｍ以上、５ｎｍ以下であって、前記第１のキャップ層及び前記第２のキャップ層は、ＡｌＮにより形成されていることを特徴とする。
【発明の効果】
【０００９】
開示の半導体結晶基板によれば、窒化物半導体を用いた半導体装置において、ゲートリーク電流を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置におけるゲートリーク電流の説明図
【図２】半導体装置におけるゲートリーク電流の特性図（１）
【図３】単結晶のＡｌＮによるキャップ層が形成された半導体装置の構造図
【図４】半導体装置におけるゲートリーク電流の特性図（２）
【図５】ＡｌＮによるキャップ層が形成されていない半導体装置の構造図
【図６】単結晶のＡｌＮによるキャップ層が形成された半導体装置のバンド構造の説明図
【図７】多結晶のＡｌＮとアモルファスのＡｌＮにおける電圧と電流密度の相関図
【図８】第１の実施の形態における半導体装置の構造図
【図９】第１の実施の形態における半導体装置のゲートリーク電流の特性図
【図１０】第１の実施の形態における半導体装置のバンド構造の説明図
【図１１】第１の実施の形態における半導体装置のドレイン電圧とドレイン電流の相関図
【図１２】ＡｌＮによるキャップ層が形成されていない半導体装置のドレイン電圧とドレイン電流の相関図
【図１３】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図１４】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図１５】第２の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１６】第２の実施の形態における電源装置の回路図
【図１７】第２の実施の形態における高周波増幅器の構造図
【発明を実施するための形態】
【００１１】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１２】
最初に、窒化物半導体を用いたＨＥＭＴにおけるゲートリーク電流について説明する。図１に示されるように、窒化物半導体を用いたＨＥＭＴは、基板９１０の上に、窒化物半導体により、バッファ層９１１、電子走行層９２１、電子供給層９２２が積層されている。
【００１３】
電子供給層９２２の上には、ゲート電極９３１、ソース電極９３２、ドレイン電極９３３が形成されている。電子走行層９２１には、ＧａＮが用いられており、電子供給層９２２には、ＡｌＧａＮやＩｎＡｌＮ等が用いられている。このような構造のＨＥＭＴでは、電子走行層９２１において、電子走行層９２１と電子供給層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。生成される２ＤＥＧ９２１ａにおける電子密度は、電子供給層９２２をＡｌＧａＮにより形成した場合よりも、ＩｎＡｌＮにより形成した場合の方が高濃度となる。
【００１４】
次に、ゲートリーク電流について説明する。ゲートリーク電流とは、ソース電極９３２に対し、ゲート電極９３１に負の電圧を印加した場合に、ゲート電極９３１から、図１における破線矢印Ａに示す方向に、電子が流れることにより生じる電流である。図２は、ゲート電圧とゲートリーク電流の電流密度との関係を示すものであり、特性２Ａが電子供給層をＡｌＧａＮにより形成したＨＥＭＴの特性であり、特性２Ｂが電子供給層をＩｎＡｌＮにより形成したＨＥＭＴの特性である。図２に示されるように、特性２Ｂに示される電子供給層をＩｎＡｌＮにより形成したＨＥＭＴでは、特性２Ａに示される電子供給層をＡｌＧａＮにより形成したＨＥＭＴよりも、５桁程、ゲートリーク電流が多い。このように、ゲートリーク電流が多いと、デバイスの長期信頼性の低下、耐圧の低下、動作効率の低下等を招いてしまう。
【００１５】
ところで、結晶性のＡｌＮは、バンドギャップが大きく絶縁膜としても機能するものである。このため、図３に示されるように、電子供給層９２２の上に単結晶のＡｌＮによりキャップ層９２３を形成し、キャップ層９２３の上にゲート電極９３１を形成することにより、リーク電流を減らす方法が考えられる。尚、図３に示される半導体装置は、電子走行層９２１と電子供給層９２２との間に、ＡｌＮによりスペーサ層９２４が形成されている構造のものであり、また、電子供給層９２２はＩｎＡｌＧａＮにより形成されている。
【００１６】
図４は、ゲート電圧とゲートリーク電流の電流密度との関係を示すものであり、特性４Ａが単結晶のＡｌＮによりキャップ層９２３が形成されているＨＥＭＴの特性であり、特性４ＢがＡｌＮによるキャップ層が形成されていないＨＥＭＴの特性である。即ち、特性４Ｂは、図５に示されるように、キャップ層が形成されておらず、電子供給層９２２の上にゲート電極９３１が形成されている構造のＨＥＭＴの特性である。図４に示されるように、特性４Ａの単結晶のＡｌＮによりキャップ層９２３が形成されているＨＥＭＴの場合、特性４ＢのＡｌＮによるキャップ層が形成されていないＨＥＭＴと比べ、ゲートリーク電流があまり変わらず、高い電圧においては逆に増えている。
【００１７】
これは、ＩｎＡｌＧａＮによる電子供給層９２２の上に、単結晶のＡｌＮのキャップ層９２３を形成した場合、分極電界によりキャップ層９２３におけるバリア性が低下してしまうからである。即ち、キャップ層９２３に、バンドギャップが大きい単結晶のＡｌＮを用いた場合、図６に示されるように、高いショットキーバリア高さφｂは得られるが、極めて強い分極電界により、キャップ層９２３におけるバリア形状は、大きく三角状に歪む。このため、実効的なバリア性が著しく低下する。このような単結晶のＡｌＮにおいては、単結晶のＡｌＮ自身の有する強い自発分極、さらには、単結晶であるためＡｌＮには引っ張り歪みがかかりピエゾ分極も相まって、分極電界が増している。従って、キャップ層９２３に、単結晶のＡｌＮを用いてもゲートリーク電流を減らすことはできない。尚、図６は、ゲート電極９３１のフェルミレベル、キャップ層９２３、電子供給層９２２及び電子走行層９２１の伝導帯の底を示すバンド構造図であり、便宜上、スペーサ層９２４が省略されている。
【００１８】
次に、ＡｌＮの多結晶とアモルファスの場合について説明する。図７は、ＡｌＮの多結晶膜とＡｌＮのアモルファス膜において、膜厚方向に電圧を印加した場合における電圧と流れる電流（リーク電流）との関係を示す。特性７Ａは多結晶のＡｌＮ膜における特性を示し、特性７ＢはアモルファスのＡｌＮ膜の特性を示す。図７に示されるように、特性７Ａに示される多結晶のＡｌＮ膜は、特性７Ｂに示されるアモルファスのＡｌＮ膜よりも、電流が多く流れ、例えば、電圧が比較的高い１５Ｖ〜２５Ｖでは、８桁程電流が多く流れる。このように、多結晶のＡｌＮ膜に電圧を印加した場合、リーク電流が多く流れてしまうのは、多結晶のＡｌＮには、結晶粒界が存在しているからであるものと推察される。
【００１９】
以上のように、発明者が鋭意実験等を行った結果、ゲートリーク電流を減らすためには、キャップ層をアモルファスのＡｌＮにより形成する必要があるという知見が見出された。しかしながら、ＩｎＡｌＧａＮ等の単結晶により形成されている電子供給層９２２の上に、直接、アモルファスのＡｌＮによるキャップ層９２３を形成した場合、電子供給層９２２とキャップ層９２３との間では、界面における欠陥が多くなりやすい。これは、電子供給層９２２とキャップ層９２３とは、材料が異なるのみならず結晶構造も異なるためであり、電子供給層９２２とキャップ層９２３との界面においては、結晶構造の連続性と、材料の連続性が同時に断ち切られることによるものと考えられる。このように、界面における欠陥が多いと、界面における欠陥に電子がトラップされるため、電流コラプス現象が発生しやすくなる。
【００２０】
〔第１の実施の形態〕
（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図８に示されるように、基板１０の上に、不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３、第１のキャップ層２４、第２のキャップ層２５が形成されている。第２のキャップ層２５の上にはゲート電極３１が形成されており、ソース電極３２及びドレイン電極３３は電子供給層２３の上に形成されている。尚、本実施の形態における半導体結晶基板は、基板１０の上に、不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３、第１のキャップ層２４、第２のキャップ層２５が形成されている基板である。また、本願においては、電子走行層２１を第１の半導体層、電子供給層２３を第２の半導体層、スペーサ層２２を第３の半導体層と記載する場合がある。
【００２１】
基板１０は、Ｓｉ基板が用いられているが、ＳｉＣ、サファイア、ＧａＮ等の基板を用いてもよい。核形成層は、膜厚が約１６０ｎｍのＡｌＮ等により形成されており、バッファ層１１はＡｌＧａＮ等により形成されている。電子走行層２１は、膜厚が約３μｍのｉ−ＧａＮにより形成されており、スペーサ層２２は、膜厚が約１μｍのＡｌＮにより形成されており、電子供給層２３は、膜厚が約１０μｍのＩｎＡｌＧａＮにより形成されている。尚、電子供給層２３は、ＩｎＡｌＮにより形成してもよく、ＡｌＧａＮにより形成してもよい。これにより、電子走行層２１において、電子走行層２１とスペーサ層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００２２】
第１のキャップ層２４は、膜厚が約２ｎｍの単結晶または多結晶のＡｌＮにより形成されており、第２のキャップ層２５は、膜厚が約４ｎｍのアモルファスのＡｌＮにより形成されている。尚、第１のキャップ層２４の膜厚は１ｎｍ以上、３ｎｍ以下であることが好ましく、第２のキャップ層２５の膜厚が２ｎｍ以上、５ｎｍ以下であることが好ましい。また、第１のキャップ層２４の膜厚よりも第２のキャップ層２５の膜厚が厚い方が好ましい。第１のキャップ層２４及び第２のキャップ層２５の膜厚が厚すぎると高周波特性が悪くなるため、第１のキャップ層２４の膜厚及び第２のキャップ層２５の膜厚は薄い方が好ましい。一方、第１のキャップ層２４は結晶構造の連続性を維持するため、また、第２のキャップ層２５は、所望の絶縁性を確保するため、ある程度の膜厚は必要である。このため、第１のキャップ層２４及び第２のキャップ層２５の膜厚は、上記範囲であることが好ましい。
【００２３】
第１のキャップ層２４は、結晶構造が単結晶または多結晶であれば、電子供給層２３よりもバンドギャップの広い材料により形成してもよい。具体的には、第１のキャップ層２４は、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２等の酸化物、窒化物、酸窒化物により形成してもよい。また、第２のキャップ層２５は、結晶構造がアモルファスであれば、電子供給層２３よりもバンドギャップの広い材料により形成してもよい。具体的には、第２のキャップ層２５は、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯ２等の酸化物、窒化物、酸窒化物により形成してもよい。第１のキャップ層２４と第２のキャップ層２５との間において連続性を保つためには、第１のキャップ層２４を形成している材料と、第２のキャップ層２５を形成している材料とは、同じであることが好ましい。更には、第１のキャップ層２４及び第２のキャップ層２５は、電子供給層２３に含まれる元素と同じ元素が含まれているＡｌＮにより形成されていることが好ましい。
【００２４】
不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３、第１のキャップ層２４、第２のキャップ層２５等の窒化物半導体膜は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により形成されている。
【００２５】
次に、本実施の形態における半導体装置におけるゲートリーク電流について説明する。図９は、ゲート電圧とゲートリーク電流の電流密度の関係を示すものであり、９Ａが本実施の形態における半導体装置であるＨＥＭＴの特性であり、４Ｂは比較のためＡｌＮによるキャップ層が形成されていないＨＥＭＴの特性である。図９に示されるように、特性９Ａに示される本実施の形態におけるＨＥＭＴは、特性４Ｂに示されるＡｌＮによるキャップ層が形成されていないＨＥＭＴよりもゲートリーク電流を４桁程低くすることができる。
【００２６】
これは、第２のキャップ層２５を形成しているアモルファスのＡｌＮは結晶配向性が低いため、自発分極及びピエゾ分極の双方が消失するからである。このため、図１０に示されるように、第２のキャップ層２５におけるバリア形状は、三角状に大きく歪むことはなく、ＡｌＮにおける本来のショットキーバリアの高さφｂが維持される。従って、第２のキャップ層２５において、電子のトンネル確率を劇的に低下させることができるため、本実施の形態における半導体装置においては、ゲートリーク電流を低減することができる。尚、図１０は、ゲート電極３１のフェルミレベル、第２のキャップ層２５、第１のキャップ層２４、電子供給層２３及び電子走行層２１の伝導帯の底を示すバンド構造図であり、便宜上、スペーサ層２２が省略されている。
【００２７】
次に、本実施の形態における半導体装置における電流コラプス現象について説明する。図１１は、本実施の形態における半導体装置のドレイン電圧とドレイン電流との関係（Ｉｄｓ−Ｖｄｓ特性）を示し、図１２は、図５に示されるキャップ層が形成されていない半導体装置のドレイン電圧とドレイン電流との関係（Ｉｄｓ−Ｖｄｓ特性）を示す。尚、図１１及び図１２は、ゲート電圧Ｖｇが０Ｖの場合と−２Ｖの場合の特性を示すものであり、実線がＤＣ測定（直流電圧測定）による特性、○がパルス測定による特性である。パルス測定は、ストレス印加保持バイアスから、測定電圧まで瞬間的に変化させて測定した特性である。ストレス印加保持バイアスは、オフストレスとし、Ｖｇｓ＝−５Ｖ、Ｖｄｓ＝５０Ｖとして測定を行った。電流コラプス現象は、ＤＣ測定による特性に比べてパルス測定による特性における電流減少量が少ない程、抑制されている。
【００２８】
図１１に示される本実施の形態における半導体装置の場合では、ＤＣ測定による特性と比べて、パルス測定による特性における電流減少量が極めて小さい。これに対し、図１２に示される図５に示されるキャップ層が形成されていない半導体装置の場合では、ＤＣ測定による特性と比べて、パルス測定による特性における電流減少量が大きい。従って、本実施の形態における半導体装置は、図５に示されるキャップ層が形成されていない半導体装置よりも電流コラプス現象が抑制されている。
【００２９】
このように、電流コラプス現象が抑制されるのは、電子供給層２３と第１のキャップ層２４との界面、第１のキャップ層２４と第２のキャップ層２５との界面において、結晶構造の連続性と材料の連続性のうちいずれか一方は保たれているからであるものと推察される。即ち、電子供給層２３と第１のキャップ層２４との界面においては、材料の連続性は断ち切られるものの、結晶構造の連続性は保たれている。また、第１のキャップ層２４と第２のキャップ層２５との界面においては、結晶構造の連続性は断ち切られるものの、材料の連続性は保たれている。このように、結晶構造の連続性と材料の連続性のうちいずれか一方が保たれていると、界面において欠陥が生じにくくなるため、欠陥にトラップされる電子を大幅に減らすことができ、電流コラプス現象を抑制することができる。
【００３０】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１３及び図１４に基づき説明する。本実施の形態における半導体装置の製造方法は、シリコン基板等の基板１０の上に、窒化物半導体膜をエピタキシャル成長させることにより形成する。本実施の形態における説明では、窒化物半導体膜は、ＭＯＣＶＤにより形成し、更に、パッシベーション膜を形成した構造の半導体装置について説明する。窒化物半導体膜をＭＯＣＶＤにより成膜する際には、Ｉｎの原料ガスにはＴＭＩ（トリメチルインジウム）が用いられ、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられる。また、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。
【００３１】
最初に、図１３（ａ）に示されるように、半絶縁性のＳｉＣ基板等の基板１０の上に、窒化物半導体により不図示の核形成層、バッファ層１１、電子走行層２１、スペーサ層２２、電子供給層２３、第１のキャップ層２４、第２のキャップ層２５を順次形成する。これにより、本実施の形態における半導体結晶基板が作製される。
【００３２】
不図示の核形成層は、基板温度が約１０００℃、Ｖ／III比が１０００〜２０００、ＭＯＣＶＤ装置のチャンバー内の圧力が約５０Ｔｏｒｒの条件で、膜厚が約１６０ｎｍのＡｌＮ膜を成長させることにより形成する。この際、ＭＯＣＶＤ装置のチャンバー内には、ＴＭＡ、ＮＨ３が供給される。
【００３３】
バッファ層１１は、基板温度が約１０００℃、Ｖ／III比が５００〜１０００、ＭＯＣＶＤ装置のチャンバー内の圧力が約５０Ｔｏｒｒの条件で、膜厚が約５００ｎｍのＡｌＧａＮ膜を成長させることにより形成する。この際、ＭＯＣＶＤ装置のチャンバー内には、ＴＭＡ、ＴＭＧ、ＮＨ３が供給される。バッファ層１１は、例えば、組成比の異なる３つのＡｌＧａＮ膜を積層することにより形成してもよい。具体的には、ＴＭＡとＴＭＧの供給量を調整することにより、例えば、Ａｌ０．８Ｇａ０．２Ｎ膜、Ａｌ０．５Ｇａ０．５Ｎ膜、Ａｌ０．２Ｇａ０．８Ｎ膜を順次積層することにより形成してもよい。
【００３４】
電子走行層２１は、基板温度が約１０００℃、Ｖ／III比が５００〜３０００、ＭＯＣＶＤ装置のチャンバー内の圧力が約２００Ｔｏｒｒの条件で、膜厚が約３μｍのＧａＮ膜を成長させることにより形成する。この際、ＭＯＣＶＤ装置のチャンバー内には、ＴＭＧ、ＮＨ３が供給される。
【００３５】
スペーサ層２２は、ＭＯＣＶＤ装置のチャンバー内に、ＴＭＡ、ＮＨ３を供給し、膜厚が約１ｎｍのＡｌＮ膜を成長させることにより形成する。
【００３６】
電子供給層２３は、基板温度が６８０℃〜７５０℃、Ｖ／III比が１０００〜３０００、ＭＯＣＶＤ装置のチャンバー内の圧力が約５０Ｔｏｒｒの条件で、膜厚が約１０ｎｍのＩｎ０．１７Ａｌ０．８３Ｎ膜を成長させることにより形成する。この際、ＭＯＣＶＤ装置のチャンバー内には、ＴＭＩ、ＴＭＡ、ＮＨ３が供給される。
【００３７】
第１のキャップ層２４は、基板温度が６８０℃〜７５０℃、ＭＯＣＶＤ装置のチャンバー内の圧力が約５０Ｔｏｒｒの条件で、膜厚が約２ｎｍのＡｌＮ膜を成長させることにより形成する。この条件で成膜されたＡｌＮ膜は単結晶である。この際、ＭＯＣＶＤ装置のチャンバー内には、ＴＭＡ、ＮＨ３が供給される。
【００３８】
第２のキャップ層２５は、基板温度が約４００℃〜５００℃、ＭＯＣＶＤ装置のチャンバー内の圧力が約５０Ｔｏｒｒの条件で、膜厚が約４ｎｍのＡｌＮ膜を成長させることにより形成する。この条件で成膜されたＡｌＮ膜はアモルファスである。この際、ＭＯＣＶＤ装置のチャンバー内には、ＴＭＡ、ＮＨ３が供給される。
【００３９】
本実施の形態においては、電子供給層２３、第１のキャップ層２４、第２のキャップ層２５の成膜は、ＭＯＣＶＤ装置のチャンバー内から取り出すことなく、連続して結晶成長させてもよい。これにより、電子供給層２３と第１のキャップ層２４との界面、第１のキャップ層２４と第２のキャップ層２５との界面における汚染、即ち、界面にＣ、Ｏ、Ｓｉ等が混入することを防ぐことができ、界面に欠陥が生じることを避けることができる。尚、第２のキャップ層２５は、ＡＬＤ（Atomic Layer Deposition）等により成膜してもよい。
【００４０】
本実施の形態における半導体装置においては、電子供給層２３、第１のキャップ層２４は、同じエピタキシャル成長により形成されているため、材料は異なるものの、結晶構造の連続性が保たれている。このため、電子供給層２３と第１のキャップ層２４との界面における欠陥密度は、極めて低い。また、第１のキャップ層２４、第２のキャップ層２５は、同じ材料により形成されるため、結晶構造は異なるものの、材料の連続性が保たれている。このため、第１のキャップ層２４と第２のキャップ層２５との界面における欠陥密度は極めて低い。
【００４１】
次に、図１３（ｂ）に示すように、ソース電極３２及びドレイン電極３３が形成される領域における第１のキャップ層２４及び第２のキャップ層２５を除去し、開口部２４ａ、２４ｂを形成し、電子供給層２３を露出させる。具体的には、第２のキャップ層２５の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における第１のキャップ層２４及び第２のキャップ層２５をドライエッチング等により除去し、電子供給層２３を露出させることにより、開口部２４ａ、２４ｂを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００４２】
次に、図１３（ｃ）に示すように、電子供給層２３の上に、ソース電極３２及びドレイン電極３３を形成する。具体的には、電子供給層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着等により、Ｔｉ（膜厚：２０ｎｍ）／Ａｌ（膜厚：２００ｎｍ）からなる金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、不図示のレジストパターンの上に成膜された金属積層膜をリフトオフにより除去する。これにより、残存するＴｉ／Ａｌからなる金属積層膜によりソース電極３２及びドレイン電極３３が形成される。この後、４００℃から１０００℃の間、例えば、５５０℃の温度で熱処理を行うことにより、オーミックコンタクトさせる。
【００４３】
次に、図１４（ａ）に示すように、第２のキャップ層２５の上を含む領域にパッシベーション膜４０を形成する。具体的には、プラズマＣＶＤ（chemical vapor deposition）により、膜厚が２ｎｍから５００ｎｍの間、例えば１００ｎｍのパッシベーション膜４０を形成する。パッシベーション膜４０は、ＣＶＤ以外にも、ＡＬＤやスパッタリングにより成膜してもよい。尚、形成されるパッシベーション膜４０は、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、酸窒化物が好ましく、ＳｉＮがより好ましい。
【００４４】
次に、図１４（ｂ）に示すように、ゲート電極３１が形成される領域の一部におけるパッシベーション膜４０を除去し、開口部４０ａを形成する。具体的には、パッシベーション膜４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部４０ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域におけるパッシベーション膜４０をエッチングガスとして塩素系ガスまたはフッ素系ガスを用いたドライエッチングにより除去し、第２のキャップ層２５を露出させることにより、開口部４０ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。尚、パッシベーション膜４０の開口部４０ａは、弗酸やバッファード弗酸を用いたウェットエッチングにより形成してもよい。
【００４５】
次に、図１４（ｃ）に示すように、電子供給層２３の上を含む領域に、ゲート電極３１を形成する。具体的には、電子供給層２３及びパッシベーション膜４０の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着等により、Ｎｉ（膜厚：３０ｎｍ）／Ａｕ（膜厚：４００ｎｍ）からなる金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、不図示のレジストパターンの上に成膜された金属積層膜をリフトオフにより除去する。これにより、残存するＮｉ／Ａｕからなる金属積層膜によりゲート電極３１が形成される。このようにして、本実施の形態における半導体装置を作製することができる。
【００４６】
尚、ゲート電極３１、ソース電極３２、ドレイン電極３３における電極の層構造は一例であり、単層・多層を問わず他の層構造であってもよい。また、各電極の形成方法についても、一例であり、他の如何なる形成方法でもよい。また、本実施の形態においては、ソース電極３２及びドレイン電極３３は、成膜後に熱処理を行っているが、オーミック特性が得られれば熱処理を行わなくともよい。また、ゲート電極３１には更なる熱処理を施してもよい。また、本実施の形態における半導体装置は、ショットキ型ゲート構造を用いているが、ＭＩＳ（metal−insulator−semiconductor）型ゲート構造を用いてもよい。
【００４７】
また、上記における説明では、基板１０には、半絶縁性ＳｉＣ基板を用いているが、電界効果トランジスタの機能を有するエピタキシャル構造の部分に窒化物半導体が用いられていれば、他の基板材料を用いてもよい。また、基板１０の導電性は、半絶縁性、導電性を問わない。
【００４８】
また、上記における半導体装置の構造は、一例であり、電界効果トランジスタであれば、他の如何なる構造であってもよい。例えば、半導体最上面にＧａＮやＡｌＮ等によるキャップ層を形成してもよい。また、上記においては、ｎ型となる不純物元素としてＳｉを用いたが、ＧｅやＳｎ等を用いてもよい。
【００４９】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００５０】
本実施の形態における半導体デバイスは、第１の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１５に基づき説明する。尚、図１５は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１の実施の形態に示されているものとは、異なっている。
【００５１】
最初に、第１の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１の実施の形態における半導体装置に相当するものである。
【００５２】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１の実施の形態における半導体装置のドレイン電極３３と接続されている。
【００５３】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００５４】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
【００５５】
最初に、図１６に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１６に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１６に示す例では３つ）４６８を備えている。図１６に示す例では、第１の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いることができる。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００５６】
次に、図１７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１７に示す例では、パワーアンプ４７３は、第１の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１７に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００５７】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００５８】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された第１のキャップ層と、
前記第１のキャップ層の上に形成された第２のキャップ層と、
を有し、
前記第１の半導体層及び第２の半導体層は、結晶構造が単結晶であって、
前記第１のキャップ層は、結晶構造が単結晶または多結晶であって、
前記第２のキャップ層は、結晶構造がアモルファスであることを特徴とする半導体結晶基板。
（付記２）
前記第１のキャップ層及び前記第２のキャップ層は、酸化物、窒化物、酸窒化物により形成されていることを特徴とする付記１に記載の半導体結晶基板。
（付記３）
前記第１のキャップ層及び前記第２のキャップ層は、ＡｌＮを含む材料により形成されていることを特徴とする付記１に記載の半導体結晶基板。
（付記４）
前記第１のキャップ層と前記第２のキャップ層は同じ材料により形成されていることを特徴とする付記１から３のいずれかに記載の半導体結晶基板。
（付記５）
前記第１のキャップ層の膜厚は、１ｎｍ以上、３ｎｍ以下であることを特徴とする付記１から４のいずれかに記載の半導体結晶基板。
（付記６）
前記第２のキャップ層の膜厚は、２ｎｍ以上、５ｎｍ以下であることを特徴とする付記１から５のいずれかに記載の半導体結晶基板。
（付記７）
前記第１のキャップ層の膜厚よりも、前記第２のキャップ層の膜厚が厚いことを特徴とする付記１から６のいずれかに記載の半導体結晶基板。
（付記８）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層はＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体結晶基板。
（付記９）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された第１のキャップ層と、
前記第１のキャップ層の上に形成された第２のキャップ層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２のキャップ層の上に形成されたゲート電極と、
を有し、
前記第１の半導体層及び第２の半導体層は、結晶構造が単結晶であって、
前記第１のキャップ層は、結晶構造が単結晶または多結晶であって、
前記第２のキャップ層は、結晶構造がアモルファスであることを特徴とする半導体装置。
（付記１０）
前記第１のキャップ層及び前記第２のキャップ層は、酸化物、窒化物、酸窒化物により形成されていることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記第１のキャップ層及び前記第２のキャップ層は、ＡｌＮを含む材料により形成されていることを特徴とする付記９に記載の半導体装置。
（付記１２）
前記第１のキャップ層と前記第２のキャップ層は同じ材料により形成されていることを特徴とする付記９から１１のいずれかに記載の半導体装置。
（付記１３）
前記第１のキャップ層の膜厚は、１ｎｍ以上、３ｎｍ以下であることを特徴とする付記９から１２のいずれかに記載の半導体装置。
（付記１４）
前記第２のキャップ層の膜厚は、２ｎｍ以上、５ｎｍ以下であることを特徴とする付記９から１３のいずれかに記載の半導体装置。
（付記１５）
前記第１のキャップ層の膜厚よりも、前記第２のキャップ層の膜厚が厚いことを特徴とする付記９から１４のいずれかに記載の半導体装置。
（付記１６）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層はＩｎＡｌＮまたはＩｎＡｌＧａＮを含む材料により形成されていることを特徴とする付記９から１５のいずれかに記載の半導体装置。
（付記１７）
基板の上に、窒化物半導体により単結晶の第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により単結晶の第２の半導体層を形成する工程と、
前記第２の半導体層の上に、結晶構造が単結晶または多結晶の第１のキャップ層を形成する工程と、
前記第１のキャップ層の上に、結晶構造がアモルファスの第２のキャップ層を形成する工程と、
を有することを特徴とする半導体結晶基板の製造方法。
（付記１８）
基板の上に、窒化物半導体により単結晶の第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により単結晶の第２の半導体層を形成する工程と、
前記第２の半導体層の上に、結晶構造が単結晶または多結晶の第１のキャップ層を形成する工程と、
前記第１のキャップ層の上に、結晶構造がアモルファスの第２のキャップ層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２のキャップ層の上に、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１９）
付記１から１６のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１６のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００５９】
１０        基板
１１        バッファ層
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２２        スペーサ層（第３の半導体層）
２３        電子供給層（第２の半導体層）
２４        第１のキャップ層
２５        第２のキャップ層
３１        ゲート電極
３２        ソース電極
３３        ドレイン電極
【図１】
0006707837.tif 000002
【図２】
0006707837.tif 000003
【図３】
0006707837.tif 000004
【図４】
0006707837.tif 000005
【図５】
0006707837.tif 000006
【図６】
0006707837.tif 000007
【図７】
0006707837.tif 000008
【図８】
0006707837.tif 000009
【図９】
0006707837.tif 000010
【図１０】
0006707837.tif 000011
【図１１】
0006707837.tif 000012
【図１２】
0006707837.tif 000013
【図１３】
0006707837.tif 000014
【図１４】
0006707837.tif 000015
【図１５】
0006707837.tif 000016
【図１６】
0006707837.tif 000017
【図１７】
0006707837.tif 000018