(57)【特許請求の範囲】
【請求項１】
電子走行層及びその上方の電子供給層を有する化合物半導体層を備えており、
前記電子供給層は、
ＩｎＡｌＮを有する第１の層と、
前記第１の層の上方に形成された、ＩｎＡｌＧａＮを有する第２の層と、
前記化合物半導体層上に前記第１の層とオーミック接触する電極と
を含み、
前記第２の層は、Ｉｎ組成が３％〜１０％の範囲内であり、前記第１の層よりもＩｎ組成が低く、且つ当該第２の層の表面におけるＡｌ組成が前記第１の層のＡｌ組成よりも低く、
前記化合物半導体層は、前記第１の層と前記第２の層との間に形成された、ＡｌＮを有する第１の中間層を更に有することを特徴とする化合物半導体装置。
【請求項２】
前記化合物半導体層は、前記電子供給層の上方に形成された、ＡｌＮを有するキャップ層を更に有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記化合物半導体層は、前記電子走行層と前記電子供給層との間に形成された、ＡｌＮを有する第２の中間層を更に有することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記第２の層には溝が形成されており、
前記電極は、前記溝を埋め込むように形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記第１の層には、当該第１の層下の部位に連通するピットが形成されており、
前記電極は、前記ピットを通じて前記第１の層下の部位とオーミック接触することを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
【請求項６】
化合物半導体層を形成するに際して、
電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
ＡｌＮを有する第１の中間層を形成する工程と
を備えており、
前記電子供給層は、
ＩｎＡｌＮを有する第１の層と、
前記第１の層の上方に形成された、ＩｎＡｌＧａＮを有する第２の層と
を含み、
前記第１の中間層は、前記第１の層と前記第２の層との間に形成されており、
前記化合物半導体層上に電極を形成する工程を更に備えており、
前記電極は、前記第１の層とオーミック接触し、
前記第２の層は、Ｉｎ組成が３％〜１０％の範囲内であり、前記第１の層よりもＩｎ組成が低く、且つ当該第２の層の表面におけるＡｌ組成が前記第１の層のＡｌ組成よりも低いことを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記電子供給層の上方に、ＡｌＮを有するキャップ層を形成する工程を更に備えたことを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記電子走行層と前記電子供給層との間に、ＡｌＮを有する第２の中間層を形成する工程を更に備えたことを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記第２の層に溝を形成し、前記電極を前記溝を埋め込むように形成することを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記第１の層に、当該第１の層下の部位に連通するピットを形成し、
前記電極は、前記ピットを通じて前記第１の層下の部位とオーミック接触することを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１１】
前記第１の層の表面を酸処理し、前記第１の層のＩｎ凝集点に前記ピットを形成することを特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
化合物半導体装置、特にＧａＮ−ＨＥＭＴを用いた超高周波用デバイスでは、その高出力化を実現するために、従来のＡｌＧａＮからなる電子供給層の代わりに、高い自発分極を有するＩｎＡｌＮ等のＩｎ系窒化物半導体からなる電子供給層を用いることができる。Ｉｎ系窒化物半導体からなる電子供給層は、薄膜であっても高濃度の２次元電子ガスを誘起できることから、高出力性と高周波性を併せ持つ材料として注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４９４６１号公報
【特許文献２】国際公開第２０１２／０１４８８３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩｎＡｌＮに代表される窒化物半導体はその結晶成長が難しく、図２６に示すように、Ｉｎの凝集現象が発生し易い。この凝集現象で形成されたＩｎ凝集点は、ゲート電極形成領域と一致した場合には、ゲートリーク電流の原因となる。一般的なＡｌＧａＮ／ＧａＮ−ＨＥＭＴと比較して、ＩｎＡｌＮ／ＧａＮ−ＨＥＭＴでは、少なくとも２桁以上のリーク電流の増大が観測される。このゲートリークは、増幅器の出力特性低下や信頼性の低下を引き起こす。更に、一般的なＧａＮチャネルと格子整合するＩｎ組成１７％のＩｎＡｌＮでは、Ａｌ組成が８３％に達し、酸化Ａｌにより電流コラプスが発生し易い状態にあるという問題がある。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、リーク電流及び電流コラプスの発生を抑止し、高出力性及び高効率・高周波性を併せ持つ信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様は、電子走行層及びその上方の電子供給層を有する化合物半導体層を備えており、前記電子供給層は、ＩｎＡｌＮを有する第１の層と、前記第１の層の上方に形成された、ＩｎＡｌＧａＮを有する第２の層と、前記化合物半導体層上に前記第１の層とオーミック接触する電極とを含み、前記第２の層は、Ｉｎ組成が３％〜１０％の範囲内であり、前記第１の層よりもＩｎ組成が低く、且つ当該第２の層の表面におけるＡｌ組成が前記第１の層のＡｌ組成よりも低く、前記化合物半導体層は、前記第１の層と前記第２の層との間に形成された、ＡｌＮを有する第２の中間層を更に有する。
【０００７】
化合物半導体装置の製造方法の一態様は、化合物半導体層を形成するに際して、電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、ＡｌＮを有する第１の中間層を形成する工程とを備えており、前記電子供給層は、ＩｎＡｌＮを有する第１の層と、前記第１の層の上方に形成された、ＩｎＡｌＧａＮを有する第２の層とを含み、前記第１の中間層は、前記第１の層と前記第２の層との間に形成されており、前記化合物半導体層上に電極を形成する工程を更に備えており、前記電極は、前記第１の層とオーミック接触し、前記第２の層は、Ｉｎ組成が３％〜１０％の範囲内であり、前記第１の層よりもＩｎ組成が低く、且つ当該第２の層の表面におけるＡｌ組成が前記第１の層のＡｌ組成よりも低い。
【発明の効果】
【０００８】
上記の諸態様によれば、リーク電流及び電流コラプスの発生を抑止し、高出力性及び高効率・高周波性を併せ持つ信頼性の高い化合物半導体装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるゲート２端子逆方向リーク特性を、比較例との比較に基づいて示す特性図である。
【図５】第１の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおける３端子特性を、比較例との比較に基づいて示す特性図である。
【図６】第１の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるバンド構造を、比較例との比較に基づいて示す特性図である。
【図７】化合物半導体層について、その厚み方向にＡ−Ｂを規定する模式図である。
【図８】第２の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１１】第２の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるゲート２端子逆方向リーク特性を、比較例との比較に基づいて示す特性図である。
【図１２】第２の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおける３端子特性を、比較例との比較に基づいて示す特性図である。
【図１３】第３の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第３の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、第３の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１６】第３の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるゲート２端子逆方向リーク特性を、比較例との比較に基づいて示す特性図である。
【図１７】第３の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおける３端子特性を、比較例との比較に基づいて示す特性図である。
【図１８】第４の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第４の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第４の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２１】第２の電子供給層の膜厚方向に微細なピットを形成する工程を示す概略断面図である。
【図２２】第４の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるゲート２端子逆方向リーク特性を、比較例との比較に基づいて示す特性図である。
【図２３】第４の実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおける３端子特性を、比較例との比較に基づいて示す特性図である。
【図２４】第５の実施形態による電源装置の概略構成を示す結線図である。
【図２５】第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【図２６】Ｉｎ凝集点が形成されたＩｎＡｌＮ層の表面の状態を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１１】
（第１の実施形態）
本実施形態では、化合物半導体装置としてショットキー型のＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるショットキー型のＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１２】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体の積層構造である化合物半導体層２を形成する。
成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００１３】
化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、及び電子供給層２ｄを有して構成される。電子走行層２ｂは、ＧａＮを有して構成される。中間層２ｃは、例えばＡｌＮを有して構成される。ＡｌＮの代わりにＧａＮを用いても良い。電子供給層２ｄは、ＩｎＡｌＮを有する第１の電子供給層２ｄ１と、その上に形成されたＩｎＡｌＧａＮを有する第２の電子供給層２ｄ２とを備えて構成される。ＩｎＡｌＧａＮ／ＩｎＡｌＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。なお、中間層２ｃは、その形成を省略することもできる。
【００１４】
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００１５】
ＳｉＣ基板１上に、ＡｌＮ、ｉ（インテンショナリ・アンドープ）−ＧａＮ、ＡｌＮ、ＩｎＡｌＮ、及びＩｎＡｌＧａＮを順次堆積する。ＡｌＮ等により、バッファ層２ａが形成される。ｉ−ＧａＮにより、電子走行層２ｂが形成される。ＡｌＮにより、中間層２ｃが形成される。ＩｎＡｌＮ、例えばＩｎ0.17ＡｌＮにより、第１の電子供給層２ｄ１が形成される。ＩｎＡｌＧａＮにより、Ｇａを含有することで第１の電子供給層２ｄ１のＩｎＡｌＮよりもＩｎ組成が相対的に低い、例えばＩｎ組成が５％以下とされた第２の電子供給層２ｄ２が形成される。
【００１６】
ＡｌＮ，ＧａＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、トリメチルインジウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガス、Ｉｎ源であるトリメチルインジウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｓｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は６００℃〜１２００℃程度とする。
【００１７】
バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、中間層２ｃは膜厚１ｎｍ程度に形成する。第１の電子供給層２ｄ１は膜厚５ｎｍ程度で例えばＩｎ比率０．１７程度、第２の電子供給層２ｄ２は膜厚５ｎｍ程度で第１の電子供給層２ｄ１よりも低い例えばＩｎ比率３％程度〜１０％程度に形成する。
【００１８】
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。
【００１９】
続いて、図１（ｃ）に示すように、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置の第１の電子供給層２ｄ１の一部及び第２の電子供給層２ｄ２に、電極溝２Ａ，２Ｂを形成する。
化合物半導体層２の表面にレジストを塗布し、レジストをリソグラフィーにより加工する。以上により、化合物半導体層２の表面のソース電極及びドレイン電極の形成予定位置を露出する開口１１ａを有するレジストマスク１１を形成する。レジストマスク１１を用いて、第２の電子供給層２ｄ２を貫通して第１の電子供給層２ｄ１の一部までドライエッチングする。これにより、電極溝２Ａ，２Ｂが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。ここで、第２の電子供給層２ｄ２、第１の電子供給層２ｄ１を貫通して電子走行層２ｂの表層部分までドライエッチングして電極溝を形成しても良い。
レジストマスク１１は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。
【００２０】
続いて、図１（ｄ），（ｅ）に示すように、ソース電極４及びドレイン電極５を形成する。
電極材料として例えばＴｉ／Ａｌを用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造２層のレジストマスク１２を形成する。レジストマスク１２は、開口１２Ａａを有する下層レジスト１２Ａ及び開口１２Ｂａを有する上層レジスト１２Ｂから構成される。一方の開口１２Ｂａから電極溝２Ａが露出し、他方の開口１２Ｂａから電極溝２Ｂが露出する。このレジストマスク１２を用いて、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク１２及びその上に堆積したＴｉ／Ａｌ（図１（ｄ）では図示を省略する。）を除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミック接触させる。以上により、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。
【００２１】
続いて、図２（ａ）に示すように、保護絶縁膜６を形成する。
詳細には、化合物半導体層２の全面に絶縁物、例えばシリコン窒化物（ＳｉＮ）を、プラズマＣＶＤ法等を用いて、例えば５０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜６が形成される。保護絶縁膜６の形成には、例えばシラン（ＳｉＨ4）をＳｉ原料、アンモニア（ＮＨ3）をＮ原料として用いる。保護絶縁膜６では、波長６３３ｎｍの光に対する屈折率がストイキオメトリ２．０の近傍に相当する。
【００２２】
続いて、図２（ｂ）に示すように、保護絶縁膜６に溝６ａを形成する。
詳細には、先ず、保護絶縁膜６の全面にレジストを例えばスピンコート法により塗布する。レジストとしては、例えば電子線レジストであるマイクロケム社製の商品名PMMAを用いる。塗布したレジストに電子線を電流方向０．１μｍ長で照射して感光させ、現像する。以上により、開口１３ａを有するレジストマスク１３が形成される。
【００２３】
次に、レジストマスク１３を用いて、開口１３ａの底部に第２の電子供給層２ｄ２の表面が露出するまで保護絶縁膜６をドライエッチングする。エッチングガスには、例えばＳＦ6を用いる。これにより、保護絶縁膜６には、幅が１００ｎｍ程度で第２の電子供給層２ｄ２の表面を露出する貫通溝である溝６ａが形成される。
【００２４】
続いて、図２（ｃ）に示すように、レジストマスク１３を酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去する。
【００２５】
続いて、図３（ａ）に示すように、ゲート形成用のレジストマスク１４を形成する。
詳細には、先ず、下層レジスト１４Ａ（例えば、商品名PMMA:米国マイクロケム社製）、中間層レジスト１４Ｂ（例えば、商品名PMGI:米国マイクロケム社製）、及び上層レジスト１４Ｃ（例えば、商品名ZEP520:日本ゼオン社製）をそれぞれ例えばスピンコート法により全面に塗布形成する。上層レジスト１４Ｃのゲート形成領域に、電流方向０．８μｍ長で電子線を入射し感光させる。電子線描画後、現像液（例えば、日本ゼオン社製の商品名ZEP-SD）を用いて、上層レジスト１４Ｃに０．８μｍ長の開口１４Ｃａを形成する。次に、現像液（例えば、東京応化社製の商品名NMD-W）を用いて、上層レジスト１４Ｃの開口端からオーミック電極方向に０．５μｍ程度セットバックさせた領域の中間層レジスト１４Ｂを除去し、中間層レジスト１４Ｂに開口１４Ｂａを形成する。次に、上層レジスト１４Ｃの開口１４Ｃａ及び中間層レジスト１４Ｂの開口１４Ｂａの中央部分に、保護絶縁膜６の溝６ａと合わせるように、電流方向１００ｎｍ長で電子線を入射し感光させる。電子線描画後、現像液（例えば、東京応化社製の商品名ZMD-B）を用いて、下層レジスト１４Ａに１００ｎｍ長の開口１４Ａａを形成する。
【００２６】
続いて、図３（ｂ）に示すように、ゲート電極７を形成する。
詳細には、レジストマスク１４を用いて、開口１４Ａａ，１４Ｂａ，１４Ｃａ内にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク１４上に堆積されるゲートメタルは、図示を省略する。以上により、ゲート電極７が形成される。
【００２７】
続いて、図３（ｃ）に示すように、レジストマスク１４を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク１４及び不要なゲートメタルをリフトオフ法により除去する。
【００２８】
しかる後、ソース電極４及びドレイン電極５、ゲート電極７の電気的接続等の諸工程を経て、本実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが形成される。
【００２９】
ＩｎＡｌＮのＩｎ凝集点の生成は、ＩｎＮとＡｌＮとの成長条件の違いに起因する。ＩｎＡｌＮ結晶を成膜するために用いられるＭＯＶＰＥ法の場合、ＩｎＮとＡｌＮとでは、成膜温度、ガス混合比等が成膜条件の両極にある。必然的に、それらの混晶であるＩｎＡｌＮの成膜条件のウインドウが極めて狭く、Ｉｎ凝集点等が発生し易い。
【００３０】
本実施形態では、化合物半導体層２の電子供給層２ｄを、裏面側（電子走行層２ｂ側）でＩｎＡｌＮの第１の電子供給層２ｄ１、表面側でＩｎＡｌＧａＮの第２の電子供給層２ｄ２とする２層構造に形成する。裏面側の第１の電子供給層２ｄ１のＩｎＡｌＮは、比較的低いＩｎ組成で高い自発分極電荷を生成することができる。更にＩｎＡｌＮは、成膜技術としてＩｎ凝集等の結晶欠陥が生成し易いという特徴を持つ。そのため、高い分極密度による大電流密度及び低いゲートリーク電流を両立することができない。更に、表面側の第２の電子供給層２ｄ２のＩｎＡｌＧａＮは、当該表面におけるＡｌ組成が第１の電子供給層２ｄ１のＩｎＡｌＮよりも低いため、Ａｌ酸化物に起因する電流コラプスを低減することが可能となる。
【００３１】
以下、本実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
【００３２】
図４は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるゲート２端子逆方向リーク特性を、比較例との比較に基づいて示す特性図である。図中、実線が本実施形態を、破線が比較例をそれぞれ示す。
図５は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおける３端子特性を、比較例との比較に基づいて示す特性図である。（ａ）が本実施形態を、（ｂ）が比較例を示す。図中、実線が低バイアスストレス状態を、破線が高バイアスストレス状態をそれぞれ示す。
比較例は、電子供給層をＩｎＡｌＮの単層構造とした、いわゆるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴである。
【００３３】
図４及び図５の測定結果により、比較例では大きなゲートリーク電流が流れるのに対して、本実施形態では、ゲートリーク電流が比較例に比べて大幅に低減されることが確認された。更に、本実施形態により、電流コラプスの低減効果も確認された。
【００３４】
図６は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるバンド構造を、比較例との比較に基づいて示す特性図である。（ａ）が比較例を、（ｂ）が本実施形態で第２の電子供給層をＩｎ0.05Ａｌ0.75Ｇａ0.2Ｎで形成した場合を、（ｃ）が本実施形態で第２の電子供給層をＩｎ0.03Ａｌ0.75Ｇａ0.22Ｎで形成した場合をそれぞれ示す。
図６では、図７に示すように、化合物半導体層２について、その厚み方向にＡ−Ｂを規定している。比較例でも同様である。
【００３５】
図７に示すように、本実施形態では、Ｉｎ組成が明確に異なる第１の電子供給層と第２の電子供給層との境界部位でバンド構造が不連続に大きく変化しており（ΔＥｃを有する）、ブロック性能が向上する。第２の電子供給層のＩｎ組成比及び第１及び第２の電子供給層の膜厚を適宜選択することにより、２次元電子ガス濃度を十分に増大させることができることが確認された。
【００３６】
以上説明したように、本実施形態によれば、リーク電流及び電流コラプスの発生を抑止し、高出力性及び高効率・高周波性を併せ持つ信頼性の高いＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００３７】
（第２の実施形態）
以下、第２の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、ＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおいて、化合物半導体層の構成が第１の実施形態と若干異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図８〜図１０は、第２の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００３８】
先ず、図８（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体の積層構造である化合物半導体層２を形成する。
成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００３９】
化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ及びキャップ層２ｅを有して構成される。電子走行層２ｂは、ＧａＮを有して構成される。中間層２ｃは、例えばＡｌＮを有して構成される。電子供給層２ｄは、ＩｎＡｌＮを有する第１の電子供給層２ｄ１と、その上に形成されたＩｎＡｌＧａＮを有する第２の電子供給層２ｄ２とを備えて構成される。キャップ層２ｅは、ＡｌＮを有して構成される。ＡｌＮの代わりにＧａＮを用いることもできる。ＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。なお、中間層２ｃは、その形成を省略することもできる。
【００４０】
詳細には、第１の実施形態と同様に、ＳｉＣ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー法等を用いても良い。
【００４１】
ＳｉＣ基板１上に、ＡｌＮ、ｉ（インテンショナリ・アンドープ）−ＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、及びＡｌＮを順次堆積する。ＡｌＮ等により、バッファ層２ａが形成される。ｉ−ＧａＮにより、電子走行層２ｂが形成される。ＡｌＮにより、中間層２ｃが形成される。ＩｎＡｌＮ、例えばＩｎ0.17ＡｌＮにより、第１の電子供給層２ｄ１が形成される。ＩｎＡｌＧａＮにより、Ｇａを含有することで第１の電子供給層２ｄ１のＩｎＡｌＮよりもＩｎ組成が相対的に低い、例えばＩｎ組成が５％以下とされた第２の電子供給層２ｄ２が形成される。ＡｌＮにより、キャップ層２ｅが形成される。
【００４２】
バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、中間層２ｃは膜厚１ｎｍ程度に形成する。第１の電子供給層２ｄ１は膜厚５ｎｍ程度で例えばＩｎ比率０．１７程度、第２の電子供給層２ｄ２は膜厚５ｎｍ程度で第１の電子供給層２ｄ１よりも低い例えばＩｎ比率３％程度〜１０％程度に形成する。キャップ層２ｅは、膜厚５ｎｍ程度に形成する。
【００４３】
続いて、図８（ｂ）に示すように、第１の実施形態の図１（ｂ）と同様に、素子分離構造３を形成する。
【００４４】
続いて、図８（ｃ）に示すように、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置の第1の電子供給層２ｄ１、第２の電子供給層２ｄ２及びキャップ層２ｅに、電極溝２Ａ，２Ｂを形成する。
化合物半導体層２の表面にレジストを塗布し、レジストをリソグラフィーにより加工する。以上により、化合物半導体層２の表面のソース電極及びドレイン電極の形成予定位置を露出する開口１１ａを有するレジストマスク１１を形成する。レジストマスク１１を用いて、キャップ層２ｅ及び第２の電子供給層２ｄ２を貫通して第１の電子供給層２ｄ１の途中までドライエッチングする。これにより、電極溝２Ａ，２Ｂが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。ここで、キャップ層２ｅ、第２の電子供給層２ｄ２、第１の電子供給層２ｄ１を貫通して電子走行層２ｂの表層部分までドライエッチングして電極溝を形成しても良い。
レジストマスク１１は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。
【００４５】
続いて、図８（ｄ），（ｅ）に示すように、第１の実施形態の図１（ｄ），（ｅ）と同様に、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５を形成する。
続いて、図９（ａ）に示すように、第１の実施形態の図２（ａ）と同様に、保護絶縁膜６を形成する。
続いて、図９（ｂ）に示すように、第１の実施形態の図２（ｂ）と同様に、保護絶縁膜６に溝６ａを形成する。
続いて、図９（ｃ）に示すように、第１の実施形態の図２（ｃ）と同様に、レジストマスク１３を酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去する。
続いて、図１０（ａ）に示すように、第１の実施形態の図３（ａ）と同様に、ゲート形成用のレジストマスク１４を形成する。
続いて、図１０（ｂ）に示すように、第１の実施形態の図３（ｂ）と同様に、ゲート電極７を形成する。
続いて、図１０（ｃ）に示すように、第１の実施形態の図３（ｃ）と同様に、レジストマスク１４を除去する。
【００４６】
しかる後、ソース電極４及びドレイン電極５、ゲート電極７の電気的接続等の諸工程を経て、本実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４７】
本実施形態では、化合物半導体層２の電子供給層２ｄを、裏面側（電子走行層２ｂ側）でＩｎＡｌＮの第１の電子供給層２ｄ１、表面側でＩｎＡｌＧａＮの第２の電子供給層２ｄ２とする２層構造に形成する。裏面側の第１の電子供給層２ｄ１のＩｎＡｌＮは、比較的低いＩｎ組成で高い自発分極電荷を生成することができる。更にＩｎＡｌＮは、成膜技術としてＩｎ凝集等の結晶欠陥が生成し易いという特徴を持つ。そのため、高い分極密度による大電流密度及び低いゲートリーク電流を両立することができない。更に、表面側の第２の電子供給層２ｄ２のＩｎＡｌＧａＮは、当該表面におけるＡｌ組成が第１の電子供給層２ｄ１のＩｎＡｌＮよりも低いため、Ａｌ酸化物に起因する電流コラプスを低減することが可能となる。
【００４８】
更に本実施形態では、化合物半導体層２において、ＩｎＡｌＧａＮの第２の電子供給層２ｄ２上に、ＡｌＮのキャップ層２ｅが形成されている。この構成により、高い分極密度による大電流密度及び更に低いゲートリーク電流を両立することができる。それと共に、強固な結合を有するＡｌＮのキャップ層２ｅで化合物半導体層２の最表面をパッシベートする。Ｉｎを含有する第２の電子供給層２ｄ２の表面は酸化され易い。そのため、第２の電子供給層２ｄ２の表面を覆うＡｌＮのキャップ２ｅを形成することにより、第２の電子供給層２ｄ２の表面におけるＡｌＯ等の電流コラプスの原因となる物質の生成が抑制され、Ａｌ酸化物に起因する電流コラプスの発生を低減することができる。
【００４９】
以下、本実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
【００５０】
図１１は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるゲート２端子逆方向リーク特性を、比較例との比較に基づいて示す特性図である。図中、実線が本実施形態を、破線が比較例をそれぞれ示す。
図１２は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおける３端子特性を、比較例との比較に基づいて示す特性図である。（ａ）が本実施形態を、（ｂ）が比較例を示す。図中、実線が低バイアスストレス状態を、破線が高バイアスストレス状態をそれぞれ示す。
比較例は、電子供給層をＩｎＡｌＮの単層構造とした、いわゆるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴである。
【００５１】
図１１及び図１２の測定結果により、比較例では大きなゲートリーク電流が流れるのに対して、本実施形態では、ゲートリーク電流が比較例に比べて大幅に低減されることが確認された。更に、本実施形態により、電流コラプスの低減効果も確認された。
【００５２】
以上説明したように、本実施形態によれば、リーク電流及び電流コラプスの発生を抑止し、高出力性及び高効率・高周波性を併せ持つ信頼性の高いＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５３】
（第３の実施形態）
以下、第３の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、ＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおいて、化合物半導体層の構成が第１の実施形態と若干異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図１３〜図１５は、第３の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００５４】
先ず、図１３（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体の積層構造である化合物半導体層２を形成する。
成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００５５】
化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、中間層２ｆ、及びキャップ層２ｅを有して構成される。電子走行層２ｂは、ＧａＮを有して構成される。中間層２ｃは、例えばＡｌＮを有して構成される。電子供給層２ｄは、ＩｎＡｌＮを有する第１の電子供給層２ｄ１と、その上に形成されたＩｎＡｌＧａＮを有する第２の電子供給層２ｄ２とを備えて構成される。中間層２ｆは、例えばＡｌＮを有して構成されており、第１の電子供給層２ｄ１と第２の電子供給層２ｄ２との間に形成される。キャップ層２ｅは、ＡｌＮを有して構成される。ＡｌＮの代わりにＧａＮを用いることもできる。また、キャップを用いなくても良い。ＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。なお、中間層２ｃは、その形成を省略することもできる。
【００５６】
詳細には、第１の実施形態と同様に、ＳｉＣ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー法等を用いても良い。
【００５７】
ＳｉＣ基板１上に、ＡｌＮ、ｉ（インテンショナリ・アンドープ）−ＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、及びＡｌＮを順次堆積する。ＡｌＮ等により、バッファ層２ａが形成される。ｉ−ＧａＮにより、電子走行層２ｂが形成される。ＡｌＮにより、中間層２ｃが形成される。ＩｎＡｌＮ、例えばＩｎ0.17ＡｌＮにより、第１の電子供給層２ｄ１が形成される。ＡｌＮにより、中間層２ｆが形成される。ＩｎＡｌＧａＮにより、Ｇａを含有することで第１の電子供給層２ｄ１のＩｎＡｌＮよりもＩｎ組成が相対的に低い、例えばＩｎ組成が５％以下とされた第２の電子供給層２ｄ２が形成される。ＡｌＮにより、キャップ層２ｅが形成される。
【００５８】
バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、中間層２ｃは膜厚１ｎｍ程度に形成する。第１の電子供給層２ｄ１は膜厚５ｎｍ程度で例えばＩｎ比率０．１７程度、中間層２ｆは膜厚１ｎｍ程度、第２の電子供給層２ｄ２は膜厚５ｎｍ程度で第１の電子供給層２ｄ１よりも低い例えばＩｎ比率３％程度〜１０％程度に形成する。キャップ層２ｅは、膜厚２ｎｍ程度に形成する。
【００５９】
続いて、図１３（ｂ）に示すように、第１の実施形態の図１（ｂ）と同様に、素子分離構造３を形成する。
【００６０】
続いて、図１３（ｃ）に示すように、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置の第１の電子供給層２ｄ１の一部、中間層２ｆ、第２の電子供給層２ｄ２及びキャップ層２ｅに、電極溝２Ａ，２Ｂを形成する。
化合物半導体層２の表面にレジストを塗布し、レジストをリソグラフィーにより加工する。以上により、化合物半導体層２の表面のソース電極及びドレイン電極の形成予定位置を露出する開口１１ａを有するレジストマスク１１を形成する。レジストマスク１１を用いて、キャップ層２ｅ、第２の電子供給層２ｄ２及び中間層２ｆを貫通して第１の電子供給層２ｄ１の途中までドライエッチングする。これにより、電極溝２Ａ，２Ｂが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。ここで、キャップ層２ｅ、第２の電子供給層２ｄ２、中間層２ｆ、及び第１の電子供給層２ｄ１を貫通して電子走行層２ｂの表層部分までドライエッチングして電極溝を形成しても良い。
レジストマスク１１は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。
【００６１】
続いて、図１３（ｄ），（ｅ）に示すように、第１の実施形態の図１（ｄ），（ｅ）と同様に、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５を形成する。
続いて、図１４（ａ）に示すように、第１の実施形態の図２（ａ）と同様に、保護絶縁膜６を形成する。
続いて、図１４（ｂ）に示すように、第１の実施形態の図２（ｂ）と同様に、保護絶縁膜６に溝６ａを形成する。
続いて、図１４（ｃ）に示すように、第１の実施形態の図２（ｃ）と同様に、レジストマスク１３を酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去する。
続いて、図１５（ａ）に示すように、第１の実施形態の図３（ａ）と同様に、ゲート形成用のレジストマスク１４を形成する。
続いて、図１５（ｂ）に示すように、第１の実施形態の図３（ｂ）と同様に、ゲート電極７を形成する。
続いて、図１５（ｃ）に示すように、第１の実施形態の図３（ｃ）と同様に、レジストマスク１４を除去する。
【００６２】
しかる後、ソース電極４及びドレイン電極５、ゲート電極７の電気的接続等の諸工程を経て、本実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが形成される。
【００６３】
本実施形態では、化合物半導体層２の電子供給層２ｄを、裏面側（電子走行層２ｂ側）でＩｎＡｌＮの第１の電子供給層２ｄ１、表面側でＩｎＡｌＧａＮの第２の電子供給層２ｄ２とする２層構造に形成する。裏面側の第１の電子供給層２ｄ１のＩｎＡｌＮは、比較的低いＩｎ組成で高い自発分極電荷を生成することができる。更にＩｎＡｌＮは、成膜技術としてＩｎ凝集等の結晶欠陥が生成し易いという特徴を持つ。そのため、高い分極密度による大電流密度及び低いゲートリーク電流を両立することができない。更に、表面側の第２の電子供給層２ｄ２のＩｎＡｌＧａＮは、当該表面におけるＡｌ組成が第１の電子供給層２ｄ１のＩｎＡｌＮよりも低いため、Ａｌ酸化物に起因する電流コラプスを低減することが可能となる。
【００６４】
更に本実施形態では、化合物半導体層２において、ＩｎＡｌＧａＮの第２の電子供給層２ｄ２上に、ＡｌＮのキャップ層２ｅが形成されている。この構成により、高い分極密度による大電流密度及び更に低いゲートリーク電流を両立することができる。それと共に、強固な結合を有するＡｌＮのキャップ層２ｅで化合物半導体層２の最表面をパッシベートする。Ｉｎを含有する第２の電子供給層２ｄ２の表面は酸化され易い。そのため、第２の電子供給層２ｄ２の表面を覆うＡｌＮのキャップ２ｅを形成することにより、第２の電子供給層２ｄ２の表面におけるＡｌＯ等の電流コラプスの原因となる物質の生成が抑制され、Ａｌ酸化物に起因する電流コラプスの発生を低減することができる。
【００６５】
更に本実施形態では、電子供給層２ｄを構成する第１の電子供給層２ｄ１と第２の電子供給層２ｄ２との境界部位に明瞭なヘテロ接合界面を形成するために、当該境界部位に例えばＡｌＮからなる中間層２ｆを挿入する。この構成により、第１の電子供給層２ｄ１のＩｎＡｌＮ自体及び第２の電子供給層２ｄ２のＩｎＡｌＧａＮ自体の結晶品質を向上させることができる。また、ＩｎＡｌＧａＮ／ＩｎＡｌＮのヘテロ界面の品質向上にも大きく寄与する。電気特性上のメリットとしては、結晶品質が向上することによる自発分極生成効率改善により、同一の結晶構造においてより多くの電流密度を実現できる。また、結晶品質の改善は、電子トラップ準位の生成を抑制し電流コラプスを低減させることができる。
【００６６】
以下、本実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
【００６７】
図１６は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるゲート２端子逆方向リーク特性を、比較例との比較に基づいて示す特性図である。図中、実線が本実施形態を、破線が比較例をそれぞれ示す。
図１７は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおける３端子特性を、比較例との比較に基づいて示す特性図である。（ａ）が本実施形態を、（ｂ）が比較例を示す。図中、実線が低バイアスストレス状態を、破線が高バイアスストレス状態をそれぞれ示す。
比較例は、電子供給層をＩｎＡｌＮの単層構造とした、いわゆるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴである。
【００６８】
図１６及び図１７の測定結果により、比較例では大きなゲートリーク電流が流れるのに対して、本実施形態では、ゲートリーク電流が比較例に比べて大幅に低減されることが確認された。更に、本実施形態により、電流コラプスの低減効果も確認された。
【００６９】
以上説明したように、本実施形態によれば、リーク電流及び電流コラプスの発生を抑止し、高出力性及び高効率・高周波性を併せ持つ信頼性の高いＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００７０】
（第４の実施形態）
以下、第４の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、ＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおいて、化合物半導体層のソース電極周辺及びドレイン電極周辺の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図１８〜図２０は、第４の実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
【００７１】
先ず、図１８（ａ）に示すように、第１の実施形態の図１（ａ）と同様に、化合物半導体層２を形成する。ここで、第２の実施形態と同様に、第２の電子供給層２ｄ２上にＡｌＮのキャップ層２ｅを形成しても良い。また、第３の実施形態と同様に、第１の電子供給層２ｄ１と第２の電子供給層２ｄ２との間にＡｌＮの中間層２ｆを形成するようにしても良い。
【００７２】
続いて、図１８（ｂ）に示すように、第１の実施形態の図１（ｂ）と同様に、素子分離構造３を形成する。
【００７３】
続いて、図１８（ｃ）に示すように、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置の第２の電子供給層２ｄ２及びキャップ層２ｅに、電極溝２Ｃ，２Ｄを形成する。
化合物半導体層２の表面にレジストを塗布し、レジストをリソグラフィーにより加工する。以上により、化合物半導体層２の表面のソース電極及びドレイン電極の形成予定位置を露出する開口１１ａを有するレジストマスク１１を形成する。レジストマスク１１を用いて、第２の電子供給層２ｄ２をドライエッチングする。これにより、第２の電子供給層２ｄ２を貫通して第１の電子供給層２ｄ１の表面を露出する電極溝２Ｃ，２Ｄが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。
レジストマスク１１は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。
【００７４】
続いて、図１８（ｄ），（ｅ）に示すように、ソース電極４及びドレイン電極５を形成する。
電極材料として例えばＴｉ／Ａｌを用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造２層のレジストマスク１２を形成する。レジストマスク１２は、開口１２Ａａを有する下層レジスト１２Ａ及び開口１２Ｂａを有する上層レジスト１２Ｂから構成される。一方の開口１２Ｂａから電極溝２Ｃ及びこれと連続する第１の電子供給層２ｄ１の表面の一部が露出し、他方の開口１２Ｂａから電極溝２Ｄ及びこれと連続する第１の電子供給層２ｄ１の表面の一部が露出する。このレジストマスク１２を用いて、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク１２及びその上に堆積したＴｉ／Ａｌ（図１８（ｄ）では図示を省略する。）を除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において５５０℃程度で熱処理し、残存したＴｉ／Ａｌを第１の電子供給層２ｄ１とオーミック接触させる。以上により、電極溝２Ｃ，２ＤをＴｉ／Ａｌの下部で埋め込み、上部端が第２の電子供給層２ｄ２の表面上に乗り上げるソース電極４及びドレイン電極５が形成される。
【００７５】
本実施形態では、図１８（ｃ）でドライエッチングを行った後、レジストマスク１１が形成された状態で、第１の電子供給層２ｄ１の開口１１ａからの露出部分を酸処理するようにしても良い。この酸処理により、図２１に示すように、第１の電子供給層２ｄ１の表面におけるＩｎ凝集点が開孔し、第１の電子供給層２ｄ１の膜厚方向に微細なピット（ピンホール）８が形成される。ソース電極４及びドレイン電極５を形成し、熱処理を行うことにより、ソース電極４及びドレイン電極５の材料がピット８を通じて化合物半導体層２の第２の電子供給層２ｄ２の下方部位、ここでは中間層２ｃと接触し、確実なオーミック接触が得られる。
【００７６】
続いて、図１９（ａ）に示すように、第１の実施形態の図２（ａ）と同様に、保護絶縁膜６を形成する。
続いて、図１９（ｂ）に示すように、第１の実施形態の図２（ｂ）と同様に、保護絶縁膜６に溝６ａを形成する。
続いて、図１９（ｃ）に示すように、第１の実施形態の図２（ｃ）と同様に、レジストマスク１３を酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去する。
続いて、図２０（ａ）に示すように、第１の実施形態の図３（ａ）と同様に、ゲート形成用のレジストマスク１４を形成する。
続いて、図２０（ｂ）に示すように、第１の実施形態の図３（ｂ）と同様に、ゲート電極７を形成する。
続いて、図２０（ｃ）に示すように、第１の実施形態の図３（ｃ）と同様に、レジストマスク１４を除去する。
【００７７】
しかる後、ソース電極４及びドレイン電極５、ゲート電極７の電気的接続等の諸工程を経て、本実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７８】
本実施形態では、化合物半導体層２の電子供給層２ｄを、裏面側（電子走行層２ｂ側）でＩｎＡｌＮの第１の電子供給層２ｄ１、表面側でＩｎＡｌＧａＮの第２の電子供給層２ｄ２とする２層構造に形成する。裏面側の第１の電子供給層２ｄ１のＩｎＡｌＮは、比較的低いＩｎ組成で高い自発分極電荷を生成することができる。更にＩｎＡｌＮは、成膜技術としてＩｎ凝集等の結晶欠陥が生成し易いという特徴を持つ。そのため、高い分極密度による大電流密度及び低いゲートリーク電流を両立することができない。更に、表面側の第２の電子供給層２ｄ２のＩｎＡｌＧａＮは、当該表面におけるＡｌ組成が第１の電子供給層２ｄ１のＩｎＡｌＮよりも低いため、Ａｌ酸化物に起因する電流コラプスを低減することが可能となる。
【００７９】
上述したように、ＩｎＡｌＮにはIｎ凝集点が形成され易い。ゲート電極領域に存在する凝集点は、ゲートリークの原因となるが、ＩｎＡｌＮのオーミック電極の形成領域に存在するＩｎ凝集点はオーミック性の改善に寄与する。本実施形態では、ＩｎＡｌＧａＮの第２の電子供給層２ｄ２に電極溝２Ｃ，２Ｄを形成し、オーミック電極であるソース電極４及びドレイン電極５をＩｎ凝集点の多い第１の電子供給層２ｄ１のＩｎＡｌＮに接触される。この構成では、ＩｎＡｌＮのＩｎ凝集点に接触した部分で良好なオーミック接触が形成される。更に、オーミック電極であるソース電極４及びドレイン電極５を、上部端が第２の電子供給層２ｄ２の表面上に乗り上げるように形成する。この構成により、ソース電極４及びドレイン電極５の端部における２ＤＥＧ濃度の低下が防止され、低いオン抵抗と電界集中のない信頼性の高いオーミック電極を形成することができる。
【００８０】
以下、本実施形態によるＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
【００８１】
図２２は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおけるゲート２端子逆方向リーク特性を、比較例との比較に基づいて示す特性図である。図中、実線が本実施形態を、破線が比較例をそれぞれ示す。
図２３は、本実施形態を用いて作製したＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおける３端子特性を、比較例との比較に基づいて示す特性図である。（ａ）が本実施形態を、（ｂ）が比較例を示す。図中、実線が低バイアスストレス状態を、破線が高バイアスストレス状態をそれぞれ示す。
比較例は、電子供給層をＩｎＡｌＮの単層構造とした、いわゆるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴである。
【００８２】
図２２及び図２３の測定結果により、比較例では大きなゲートリーク電流がするのに対して、本実施形態では、ゲートリーク電流が比較例に比べて大幅に低減されることが確認された。更に、本実施形態により、電流コラプスの低減効果も確認された。
【００８３】
以上説明したように、本実施形態によれば、リーク電流及び電流コラプスの発生を抑止し、高出力性及び高効率・高周波性を併せ持つ信頼性の高いＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００８４】
なお、第１〜第４の実施形態では、ゲート電極７が化合物半導体層２の表面と接触するショットキー型のＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴについて説明したが、ＭＩＳ型のＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴに適用することも可能である。ＭＩＳ型の場合には、例えば保護絶縁膜６をゲート絶縁膜として用いる。保護絶縁膜６に溝６ａを形成することなく、化合物半導体層２上に保護絶縁膜６を介してゲート電極７を形成すれば良い。また、Ａｌ2Ｏ3、ＡｌＮやＨｆ０2等の絶縁膜を保護絶縁膜６として用いることができる。
【００８５】
（第５の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた１種のＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図２４は、第５の実施形態による電源装置の概略構成を示す結線図である。
【００８６】
本実施形態による電源装置は、高圧の一次側回路２１及び低圧の二次側回路２２と、一次側回路２１と二次側回路２２との間に配設されるトランス２３とを備えて構成される。
一次側回路２１は、交流電源２４と、いわゆるブリッジ整流回路２５と、複数（ここでは４つ）のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄとを備えて構成される。また、ブリッジ整流回路２５は、スイッチング素子２６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子２７ａ，２７ｂ，２７ｃを備えて構成される。
【００８７】
本実施形態では、一次側回路２１のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが、第１〜第４の実施形態から選ばれた１種のＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路２２のスイッチング素子２７ａ，２７ｂ，２７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００８８】
本実施形態によれば、リーク電流及び電流コラプスの発生を抑止し、高出力性及び高効率・高周波性を併せ持つ信頼性の高いＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００８９】
（第６の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた１種のＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図２５は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【００９０】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路３１と、ミキサー３２ａ，３２ｂと、パワーアンプ３３とを備えて構成される。
ディジタル・プレディストーション回路３１は、入力信号の非線形歪みを補償するものである。ミキサー３２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ３３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第４の実施形態から選ばれた１種のＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを有している。なお図２５では、例えばスイッチの切り替えにより、出力側の信号をミキサー３２ｂで交流信号とミキシングしてディジタル・プレディストーション回路３１に送出できる構成とされている。
【００９１】
本実施形態では、リーク電流及び電流コラプスの発生を抑止し、高出力性及び高効率・高周波性を併せ持つ信頼性の高いＩｎＡｌＧａＮ／ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００９２】
以下、化合物半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
【００９３】
（付記１）電子走行層及びその上方の電子供給層を有する化合物半導体層を備えており、
前記電子供給層は、
ＩｎＡｌＮを有する第１の層と、
前記第１の層の上方に形成された、ＩｎＡｌＧａＮを有する第２の層と
を含むことを特徴とする化合物半導体装置。
【００９４】
（付記２）前記化合物半導体層は、前記電子供給層の上方に形成された、ＡｌＮを有するキャップ層を更に有することを特徴とする付記１に記載の化合物半導体装置。
【００９５】
（付記３）前記化合物半導体層は、前記電子走行層と前記電子供給層との間に形成された、ＡｌＮを有する第１の中間層を更に有することを特徴とする付記１又は２に記載の化合物半導体装置。
【００９６】
（付記４）前記化合物半導体層は、前記第１の層と前記第２の層との間に形成された、ＡｌＮを有する第２の中間層を更に有することを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００９７】
（付記５）前記化合物半導体層上に前記第２の層とオーミック接触する電極を更に備えていることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【００９８】
（付記６）前記第１の層には溝が形成されており、
前記電極は、前記溝を埋め込むように形成されていることを特徴とする付記５に記載の化合物半導体装置。
【００９９】
（付記７）前記第２の層には、当該第２の層下の部位に連通するピットが形成されており、
前記電極は、前記ピットを通じて前記第２の層下の部位とオーミック接触することを特徴とする付記５又は６に記載の化合物半導体装置。
【０１００】
（付記８）化合物半導体層を形成するに際して、
電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と
を備えており、
前記電子供給層は、
ＩｎＡｌＮを有する第１の層と、
前記第１の層の上方に形成された、ＩｎＡｌＧａＮを有する第２の層と
を含むことを特徴とする化合物半導体装置の製造方法。
【０１０１】
（付記９）前記電子供給層の上方に、ＡｌＮを有するキャップ層を形成する工程を更に備えたことを特徴とする付記８に記載の化合物半導体装置の製造方法。
【０１０２】
（付記１０）前記電子走行層と前記電子供給層との間に、ＡｌＮを有する第１の中間層を形成する工程を更に備えたことを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【０１０３】
（付記１１）前記第１の層と前記第２の層との間に、ＡｌＮを有する第２の中間層を形成する工程を更に備えたことを特徴とする付記８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０４】
（付記１２）前記化合物半導体層上に前記第２の層とオーミック接触する電極を形成する工程を更に備えたことを特徴とする付記８〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０５】
（付記１３）前記第１の層に溝を形成し、前記電極を前記溝を埋め込むように形成することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【０１０６】
（付記１４）前記第２の層に、当該第２の層下の部位に連通するピットを形成し、
前記電極は、前記ピットを通じて前記第２の層下の部位とオーミック接触することを特徴とする付記１２又は１３に記載の化合物半導体装置の製造方法。
【０１０７】
（付記１５）前記第２の層の表面を酸処理し、前記第２の層のＩｎ凝集点に前記ピットを形成することを特徴とする付記１４に記載の化合物半導体装置の製造方法。
【０１０８】
（付記１６）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
電子走行層及びその上方の電子供給層を有する化合物半導体層を備えており、
前記電子供給層は、
ＩｎＡｌＮを有する第１の層と、
前記第１の層の上方に形成された、ＩｎＡｌＧａＮを有する第２の層と
を含むことを特徴とする電源回路。
【０１０９】
（付記１７）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
電子走行層及びその上方の電子供給層を有する化合物半導体層を備えており、
前記電子供給層は、
ＩｎＡｌＮを有する第１の層と、
前記第１の層の上方に形成された、ＩｎＡｌＧａＮを有する第２の層と
を含むことを特徴とする高周波増幅器。
【符号の説明】
【０１１０】
１  ＳｉＣ基板
２  化合物半導体層
２ａ  バッファ層
２ｂ  電子走行層
２ｃ，２ｆ  中間層
２ｄ  電子供給層
２ｄ１  第１の電子供給層
２ｄ２  第２の電子供給層
２ｅ  キャップ層
３  素子分離構造
２Ａ，２Ｂ，２Ｃ，２Ｄ  電極溝
４  ソース電極
５  ドレイン電極
６  保護絶縁膜
６ａ  溝
７  ゲート電極
８  ピット
１１，１２，１３，１４  レジストマスク
１２Ａ，１４Ａ  下層レジスト
１２Ｂ，１４Ｃ  上層レジスト
１４Ｂ  中間層レジスト
１１ａ，１２Ａａ，１２Ｂａ，１３ａ，１４Ａａ，１４Ｂａ，１４Ｃａ  開口
２１  一次側回路
２２  二次側回路
２３  トランス
２４  交流電源
２５  ブリッジ整流回路
２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２７ａ，２７ｂ，２７ｃ  スイッチング素子
３１  ディジタル・プレディストーション回路
３２ａ，３２ｂ  ミキサー
３３  パワーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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