(57)【特許請求の範囲】
【請求項１】
半導体層の表面部を選択的に掘り下げることにより、複数の第１トレンチを形成すると共に、隣り合う前記第１トレンチ間に第２トレンチを形成する工程と、
前記第１トレンチと前記第２トレンチとの間の前記半導体層の表面部に不純物を注入することにより、チャネル領域を形成する工程と、
前記半導体層の表面に絶縁材料を選択的に堆積させることにより、一方表面および他方表面が前記第１トレンチの内壁面に沿う第１絶縁膜を前記第１トレンチ内に形成すると共に、前記第２トレンチを埋める埋め込み絶縁膜を前記第２トレンチ内に形成する工程と、
前記第１絶縁膜により区画された凹状の空間に導電材料を選択的に埋め込むことにより、前記第１トレンチ内にフィールドプレート電極を形成するフィールドプレート電極形成工程と、
前記第１トレンチの深さ方向途中部まで前記第１絶縁膜を選択的に除去すると共に、前記第２トレンチの深さ方向途中部まで前記埋め込み絶縁膜を選択的に除去する工程と、
一方表面および他方表面が前記第１絶縁膜から露出する前記第１トレンチの内壁面に沿う第１ゲート絶縁膜と、一方表面および他方表面が前記第１絶縁膜から露出する前記フィールドプレート電極の外面に沿う第２絶縁膜と、一方表面および他方表面が前記埋め込み絶縁膜から露出する前記第２トレンチの内壁面に沿う第２ゲート絶縁膜とを形成する絶縁膜形成工程と、
前記第１絶縁膜、前記第１ゲート絶縁膜および前記第２絶縁膜により区画された凹状の空間に導電材料を埋め込むことにより第１ゲート電極を形成すると共に、前記埋め込み絶縁膜および前記第２ゲート絶縁膜により区画された凹状の空間に導電材料を埋め込むことにより第２ゲート電極を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記フィールドプレート電極形成工程は、前記第１絶縁膜により区画された凹状の空間にポリシリコンを埋め込む工程を含み、
前記絶縁膜形成工程は、前記半導体層および前記フィールドプレート電極に対して熱酸化処理を施すことにより、それぞれが酸化膜からなる前記第１ゲート絶縁膜、前記第２絶縁膜および前記第２ゲート絶縁膜を形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、複数のトレンチが形成された半導体層と、第１絶縁膜を介してトレンチの底部側に埋設されたフィールドプレート電極と、第２絶縁膜を挟んでフィールドプレート電極から電気的に絶縁され、かつ、ゲート絶縁膜を挟んで半導体装置と対向するようにトレンチの開口部側に埋設されたゲート電極とを含む、半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１６４９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者らは、フィールドプレート電極とゲート電極とが共通のトレンチに埋設された構造の半導体装置において、エネルギ消費の低減の観点から、低オン抵抗化を図ることを検討している。その一つの手段として、フィールドプレート電極とゲート電極とが埋設されたトレンチを増設して、単位面積当たりに占めるチャネルの面積を増加させることが考えられる。
【０００５】
しかし、この場合、トレンチ底部側に埋め込まれたフィールドプレート電極の個数が増加してしまうため、単位面積当たりの容量値が増加する。その結果、低オン抵抗化を図るという目的は達成されるものの、容量値の増加によってスイッチング損失が大きくなり、エネルギ消費が増加するというトレードオフの問題が生じる。
そこで、本発明は、容量値の増加を抑制しつつ低オン抵抗化を図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、間隔を空けて形成された複数の第１トレンチ、および、隣り合う前記第１トレンチ間に形成された第２トレンチを有する半導体層と、前記第１トレンチおよび前記第２トレンチの間の前記半導体層の表面部に形成されたチャネル領域と、第１絶縁膜を挟んで前記半導体層に対向するように前記第１トレンチに埋設されたフィールドプレート電極と、第２絶縁膜を挟んで前記フィールドプレート電極から電気的に絶縁されるように、かつ、第１ゲート絶縁膜を挟んで前記チャネル領域に対向するように、前記第１トレンチに埋設された第１ゲート電極と、前記第２トレンチの深さ方向途中部まで埋設された埋め込み絶縁膜と、前記埋め込み絶縁膜上において、第２ゲート絶縁膜を挟んで前記チャネル領域に対向するように前記第２トレンチに埋設された第２ゲート電極とを含む。
【０００７】
本発明の半導体装置の製造方法は、半導体層の表面部を選択的に掘り下げることにより、複数の第１トレンチを形成すると共に、隣り合う前記第１トレンチ間に第２トレンチを形成する工程と、前記第１トレンチと前記第２トレンチとの間の前記半導体層の表面部に不純物を注入することにより、チャネル領域を形成する工程と、前記半導体層の表面に絶縁材料を選択的に堆積させることにより、一方表面および他方表面が前記第１トレンチの内壁面に沿う第１絶縁膜を前記第１トレンチ内に形成すると共に、前記第２トレンチを埋める埋め込み絶縁膜を前記第２トレンチ内に形成する工程と、前記第１絶縁膜により区画された凹状の空間に導電材料を選択的に埋め込むことにより、前記第１トレンチ内にフィールドプレート電極を形成するフィールドプレート電極形成工程と、前記第１トレンチの深さ方向途中部まで前記第１絶縁膜を選択的に除去すると共に、前記第２トレンチの深さ方向途中部まで前記埋め込み絶縁膜を選択的に除去する工程と、一方表面および他方表面が前記第１絶縁膜から露出する前記第１トレンチの内壁面に沿う第１ゲート絶縁膜と、一方表面および他方表面が前記第１絶縁膜から露出する前記フィールドプレート電極の外面に沿う第２絶縁膜と、一方表面および他方表面が前記埋め込み絶縁膜から露出する前記第２トレンチの内壁面に沿う第２ゲート絶縁膜とを形成する絶縁膜形成工程と、前記第１絶縁膜、前記第１ゲート絶縁膜および前記第２絶縁膜により区画された凹状の空間に導電材料を埋め込むことにより第１ゲート電極を形成すると共に、前記埋め込み絶縁膜および前記第２ゲート絶縁膜により区画された凹状の空間に導電材料を埋め込むことにより第２ゲート電極を形成する工程とを含む。
【発明の効果】
【０００８】
本発明の半導体装置によれば、フィールドプレート電極および第１ゲート電極が埋設された複数の第１トレンチ間に、第２ゲート電極および埋め込み絶縁膜が埋設された第２トレンチが配置されている。したがって、第１トレンチの一方側面側および他方側面側に形成された各チャネル領域に電流経路が形成され、第２トレンチの一方側面側および他方側面側に形成された各チャネル領域に電流経路が形成される。これにより、単位面積当たりに占めるチャネルの面積の割合を増加させることができるから、低オン抵抗化を図ることができる半導体装置を提供できる。
【０００９】
これに加えて、埋め込み絶縁膜と半導体層との間の容量値は、フィールドプレート電極と半導体層との間の容量値よりも小さいため、隣り合う第１トレンチ間に第１トレンチを増設する場合に比べて、単位面積当たりの容量値が増加するのを効果的に抑制できる。これにより、容量値の増加を抑制しつつ、低オン抵抗化を図ることができる半導体装置を提供できる。
【００１０】
本発明の半導体装置の製造方法によれば、フィールドプレート電極および第１ゲート電極が埋設された複数の第１トレンチと、埋め込み絶縁膜および第２ゲート電極が埋設された第２トレンチとを共通の工程で半導体層に作り込むことができる。これにより、第２トレンチの増設に伴って製造工数が増加したり製造工程時間が増加したりするのを抑制または防止できる。よって、コストが増加するのを回避しつつ、上記効果と同様の効果を奏する半導体装置を製造できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の一実施形態に係る半導体装置の平面図である。
【図２】図２は、図１のII-II線に沿う縦断面図である。
【図３】図３は、参考例に係る半導体装置を示す模式的な縦断面図である。
【図４】図４は、図１の半導体装置の製造方法の一例を説明するための工程図である。
【図５Ａ】図５Ａは、図１の半導体装置の製造方法の一工程を示す縦断面図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す縦断面図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す縦断面図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す縦断面図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す縦断面図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す縦断面図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す縦断面図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す縦断面図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す縦断面図である。
【図５Ｊ】図５Ｊは、図５Ｉの次の工程を示す縦断面図である。
【図６】図６は、図１の半導体装置の第１変形例を示す縦断面図である。
【図７】図７は、図１の半導体装置の第２変形例を示す平面図である。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の平面図である。図２は、図１のII-II線に沿う縦断面図である。
半導体装置１は、ソース・ドレイン間電圧ＶＤＳＳが１００Ｖ以上５００Ｖ以下の中高耐圧型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）を備えた半導体装置である。半導体装置１は、ｎ＋型の半導体基板２と、半導体基板２上に形成されたｎ型のエピタキシャル層３とを含む半導体層４を備えている。半導体層４の表面は、エピタキシャル層３の表面により形成されており、半導体層４の裏面は、半導体基板２の裏面により形成されている。エピタキシャル層３の表面部には、ｐ型のチャネル領域５が形成されている。
【００１３】
半導体層４の表面部には、複数の第１トレンチ６が間隔を空けて形成されている。複数の第１トレンチ６は、本実施形態では、いずれも同一の方向に平行に延びる直線状に形成されており、その底部は、チャネル領域５を貫通してエピタキシャル層３内に位置している。第１トレンチ６は、直線状に延びる第１トレンチ６の交差方向の幅Ｗ１に対する第１トレンチ６の深さＤ１の比で定義されるアスペクト比Ｒ１（＝深さＤ１／幅Ｗ１）が１以上（たとえば３以上）とされた高アスペクト比型のトレンチである。なお、第１トレンチ６の交差方向とは、本実施形態では、第１トレンチ６の直交方向である。
【００１４】
各第１トレンチ６には、フィールドプレート電極７と、第１ゲート電極８とが埋設されている。フィールドプレート電極７は、第１絶縁膜９を挟んでエピタキシャル層３に対向するように第１トレンチ６の底部側に埋設されている。第１ゲート電極８は、第２絶縁膜１０を挟んでフィールドプレート電極７から電気的に絶縁されるように、かつ、第１ゲート絶縁膜１１を挟んでチャネル領域５に対向するように第１トレンチ６の開口部側に埋設されている。
【００１５】
フィールドプレート電極７は、より具体的には、第１絶縁膜９を挟んでエピタキシャル層３と対向する本体部１２と、本体部１２から第１トレンチ６の開口側に向けて延び、第１トレンチ６の深さ方向に直交する方向、すなわち第１トレンチ６の直交方向にチャネル領域５と対向する延部１３とを有している。
第１絶縁膜９は、第１トレンチ６の深さ方向途中部まで第１トレンチ６の側面に沿って形成されており、フィールドプレート電極７の本体部１２の全域を被覆している。これにより、フィールドプレート電極７の本体部１２は第１絶縁膜９を挟んでエピタキシャル層３と対向している。一方、第２絶縁膜１０は、フィールドプレート電極７の延部１３の全域を被覆している。これにより、第１絶縁膜９の上部、第２絶縁膜１０および第１ゲート絶縁膜１１によって、フィールドプレート電極７の延部１３と第１トレンチ６の一方側面との間、および、フィールドプレート電極７の延部１３と第１トレンチ６の他方側面との間に２つの凹状の空間１４が区画されている。
【００１６】
第１ゲート電極８は、これら２つの凹状の空間１４に埋設されている。つまり、第１ゲート電極８は、フィールドプレート電極７の延部１３によって、第１ゲート絶縁膜１１を挟んで第１トレンチ６の一方側面側に形成されたチャネル領域５と対向する第１部分１５と、第１ゲート絶縁膜１１を挟んで第１トレンチ６の他方側面側に形成されたチャネル領域５と対向する第２部分１６とに分割されている。フィールドプレート電極７の延部１３は、第２絶縁膜１０を挟んで第１トレンチ６の直交方向に第１ゲート電極８の第１部分１５および第２部分１６と対向している。
【００１７】
第１トレンチ６の直交方向に見て、フィールドプレート電極７の延部１３の幅は、フィールドプレート電極７の本体部１２の幅よりも小さい。第１ゲート絶縁膜１１は、第１絶縁膜９と一体的に形成されており、第２絶縁膜１０は、第１絶縁膜９と一体的に形成されている。第１絶縁膜９は、第１ゲート絶縁膜１１の厚さおよび第２絶縁膜１０の厚さよりも大きい厚さを有している。第１ゲート絶縁膜１１と第２絶縁膜１０とは、略同一の厚さで形成されている。
【００１８】
フィールドプレート電極７および第１ゲート電極８は、たとえば不純物（たとえば燐）の添加により導電性が付与されたポリシリコンを含む。第１絶縁膜９、第２絶縁膜１０および第１ゲート絶縁膜１１は、たとえば酸化シリコンを含む。
チャネル領域５の表面部には、第１トレンチ６の一方側面側および他方側面側に沿ってｎ＋型の第１ソース領域１７が形成されている。これにより、第１トレンチ６の一方側面側および他方側面側には、第１トレンチ６の開口側から底部側に向けて、ｎ＋型の第１ソース領域１７、ｐ型のチャネル領域５およびｎ型のエピタキシャル層３がこの順に配置された構成とされている。チャネル領域５における第１ソース領域１７とエピタキシャル層３とによって挟まれた部分が、電流経路となる第１チャネルＣＨ１である。第１ゲート電極８は、第１ゲート絶縁膜１１を挟んで第１チャネルＣＨ１と対向しており、第１チャネルＣＨ１を制御している。
【００１９】
本実施形態に係る半導体装置１は、隣り合う第１トレンチ６間に第２トレンチ１８が形成されており、この第２トレンチ１８内に、埋め込み絶縁膜１９と第２ゲート電極２０とが所定の態様で埋設されていることを特徴としている。本実施形態では、係る構成を具備することによって、半導体装置１の容量値の増加を抑制しつつ、半導体装置１の低オン抵抗化および高耐圧化を図ろうとするものである。以下、第２トレンチ１８側の構成について具体的に説明する。
【００２０】
第２トレンチ１８は、第１トレンチ６と平行な方向に第１トレンチ６に沿って延びる直線状に形成されており、その底部は、チャネル領域５を貫通してエピタキシャル層３内に位置している。前述のチャネル領域５は、第１トレンチ６と第２トレンチ１８とによって共有されている。第２トレンチ１８は、第１トレンチ６の深さＤ１と略等しい深さＤ２を有している。
【００２１】
第１トレンチ６および第２トレンチ１８の直交方向に見て、第２トレンチ１８は、第１トレンチ６の幅Ｗ１よりも小さい幅Ｗ２を有している。第２トレンチ１８の幅Ｗ２は、たとえば第１トレンチ６の幅Ｗ１の２分の１以下である。したがって、第２トレンチ１８は、第２トレンチ１８の直交方向の幅Ｗ２に対する第２トレンチ１８の深さＤ２の比で定義されるアスペクト比Ｒ２（＝深さＤ２／幅Ｗ２）が、第１トレンチ６のアスペクト比Ｒ１よりも大きい高アスペクト比型のトレンチである。
【００２２】
埋め込み絶縁膜１９は、エピタキシャル層３と接するように第２トレンチ１８の底部から当該第２トレンチ１８の深さ方向途中部までを満たすように、第２トレンチ１８の底部側に埋設されている。したがって、エピタキシャル層３の表面に平行な方向に第２トレンチ１８における埋め込み絶縁膜１９が形成された部分を切断すると、当該切断面には、埋め込み絶縁膜１９のみが露出する構成とされている。埋め込み絶縁膜１９は、第２トレンチ１８の深さ方向の厚さが、前述の第１絶縁膜９の第１トレンチ６の深さ方向の厚さと略等しくなるように形成されている。
【００２３】
第２ゲート電極２０は、埋め込み絶縁膜１９上において、第２ゲート絶縁膜２１を挟んでチャネル領域５に対向するように第２トレンチ１８の開口側に埋設されている。より具体的には、埋め込み絶縁膜１９の上部と第２トレンチ１８の一方側面および他方側面を被覆する第２ゲート絶縁膜２１とによって凹状の空間２２が区画されており、第２ゲート電極２０は、この凹状の空間２２に埋設されている。
【００２４】
第２ゲート電極２０は、第２トレンチ１８の深さ方向の厚さが、前述の第１ゲート電極８の第１トレンチ６の深さ方向の厚さと略等しくなるように形成されている。第２トレンチ１８の深さ方向に占める埋め込み絶縁膜１９の割合は、第２トレンチ１８の深さ方向に占める第２ゲート電極２０の割合よりも大きくされている。第２ゲート絶縁膜２１は、第１ゲート絶縁膜１１の厚さと略等しい厚さを有している。
【００２５】
このように、第２トレンチ１８は、埋め込み絶縁膜１９と第２ゲート絶縁膜２１とからなる絶縁膜を挟んで第２ゲート電極２０のみが埋め込まれた構成とされている。第２ゲート電極２０は、たとえば不純物（たとえば燐）の添加により導電性が付与されたポリシリコンを含む。埋め込み絶縁膜１９および第２ゲート絶縁膜２１は、たとえば酸化シリコンを含む。
【００２６】
チャネル領域５の表面部には、第２トレンチ１８の一方側面側および他方側面側に沿ってｎ＋型の第２ソース領域２３が形成されている。これにより、第２トレンチ１８の一方側面側および他方側面側には、第２トレンチ１８の開口側から底部側に向けて、ｎ＋型の第２ソース領域２３、ｐ型のチャネル領域５およびｎ型のエピタキシャル層３がこの順に配置された構成とされている。
【００２７】
チャネル領域５における第２ソース領域２３とエピタキシャル層３とによって挟まれた部分が、電流経路となる第２チャネルＣＨ２である。第２ゲート電極２０は、第２ゲート絶縁膜２１を挟んで第２チャネルＣＨ２と対向しており、第２チャネルＣＨ２を制御している。本実施形態では、第２ゲート電極２０は、第１ゲート電極８と電気的に接続されることによって、同電位とされている。これにより、チャネル領域５における第１チャネルＣＨ１および第２チャネルＣＨ２が第１ゲート電極８および第２ゲート電極２０により同時に制御される。
【００２８】
半導体層４の表面には、第１トレンチ６および第２トレンチ１８を被覆する表面絶縁膜２４が形成されている。この表面絶縁膜２４には、チャネル領域５、第１ソース領域１７および第２ソース領域２３を選択的に露出させるコンタクト開口２５が形成されている。表面絶縁膜２４上には、ソースメタル２６が配置されている。ソースメタル２６は、表面絶縁膜２４上からコンタクト開口２５に入り込み、チャネル領域５、第１ソース領域１７および第２ソース領域２３と電気的に接続されている。一方、半導体層４の裏面には、半導体基板２と電気的に接続されるようにドレインメタル２７が配置されている。このように、半導体装置１は、ＭＩＳＦＥＴを含む構成とされている。
【００２９】
図３は、参考例に係る半導体装置２８を示す模式的な縦断面図である。図３は前述の図２に対応する部分の縦断面図である。図３において前述の図１および図２に示された構成と同様の構成については同一の参照符号を付して説明を省略する。
図３に示されるように、参考例に係る半導体装置２８は、第２トレンチ１８を有さず、複数の第１トレンチ６間のピッチを狭めることにより、単位面積当たりの第１トレンチ６の個数の増加によって単位面積当たりに占める第１チャネルＣＨ１の面積の割合が増加された構成とされている。この構成の場合、第１チャネルＣＨ１の増加により、低オン抵抗化を図ることが可能となるが、フィールドプレート電極７の個数が増加する。
【００３０】
フィールドプレート電極７は、第１絶縁膜９を挟んでエピタキシャル層３と対向しているから、フィールドプレート電極７とエピタキシャル層３との間に寄生容量Ｃが形成される。そのため、単位面積当たりの第１トレンチ６の個数の増加することによって、単位面積当たりの容量値が増加する。このような構成の場合、低オン抵抗化を図ることは可能となるが、容量値の増加によってスイッチング損失が大きくなる結果、エネルギ消費が増加するというトレードオフの問題が生じる。
【００３１】
これに対して、図１および図２に示されるように、本実施形態に係る半導体装置１によれば、フィールドプレート電極７および第１ゲート電極８が埋設された複数の第１トレンチ６間に、埋め込み絶縁膜１９および第２ゲート電極２０が埋設された第２トレンチ１８が配置されている。
したがって、第１トレンチ６の一方側面側および他方側面側の各チャネル領域５に電流経路（第１チャネルＣＨ１）が形成され、第２トレンチ１８の一方側面側および他方側面側の各チャネル領域５に電流経路（第２チャネルＣＨ２）が形成される。これにより、単位面積当たりに占めるチャネルの面積の割合を増加させることができるから、低オン抵抗化を図ることができる半導体装置１を提供できる。
【００３２】
これに加えて、本実施形態に係る半導体装置１では、第２トレンチ１８の深さ方向に占める埋め込み絶縁膜１９の割合が、第２トレンチ１８の深さ方向に占める第２ゲート電極２０の割合よりも大きくされている。したがって、埋め込み絶縁膜１９とエピタキシャル層３との間の容量値は、フィールドプレート電極７とエピタキシャル層３との間の容量値に比べて極めて小さいため、参考例に係る半導体装置２８の場合と比べて、単位面積当たりの容量値が増加するのを効果的に抑制できる。
【００３３】
これにより、容量値の増加を効果的に抑制しつつ、低オン抵抗化を良好に図ることができる半導体装置１を提供できる。なお、このような埋め込み絶縁膜１９によれば、第１トレンチ６側のブレークダウン耐圧を維持することもできる。
また、本実施形態に係る半導体装置１では、第２トレンチ１８が、第１トレンチ６の幅Ｗ１よりも小さい幅Ｗ２を有している。これにより、第２トレンチ１８の増設に伴う半導体装置１の大型化を抑制または防止しつつ、上記効果を達成できる。
【００３４】
次に、図４および図５Ａ〜図５Ｊを参照して、図１の半導体装置１の製造方法の一例について説明する。図４は、図１の半導体装置１の製造方法の一例を説明するための工程図である。図５Ａ〜図５Ｊは、図１の半導体装置１の製造方法の一工程を示す縦断面図である。なお、図５Ａ〜図５Ｊでは、説明の便宜上、第１トレンチ６および第２トレンチ１８が形成される部分のみを拡大して示している。
【００３５】
図５Ａに示されるように、半導体装置１を製造するに当たり、まず、シリコンからなる半導体基板２が準備される（図４のステップＳ１）。次に、半導体基板２のシリコンがエピタキシャル成長されて、半導体基板２上にエピタキシャル層３が形成される。これにより、半導体基板２と、エピタキシャル層３とを含む半導体層４が形成される。
次に、第１トレンチ６を形成すべき領域に第１開口２９を選択的に有すると共に、第２トレンチ１８を形成すべき領域に第２開口３０を選択的に有するハードマスク３１がエピタキシャル層３の表面に形成される（図４のステップＳ２）。次に、ハードマスク３１を介するエッチングにより、エピタキシャル層３の表面部が選択的に掘り下げられる。これにより、エピタキシャル層３の表面部に第１トレンチ６および第２トレンチ１８が形成される。その後、ハードマスク３１は除去される。
【００３６】
次に、図５Ｂに示されるように、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、絶縁材料（本実施形態では酸化シリコン）がエピタキシャル層３上に選択的に堆積される（図４のステップＳ３）。これにより、一方表面および他方表面が第１トレンチ６の内壁面に沿い、第１トレンチ６内で凹状の空間３２を区画する第１絶縁膜９が第１トレンチ６内に形成されると同時に、第２トレンチ１８を埋める埋め込み絶縁膜１９が第２トレンチ１８内に形成される。
【００３７】
次に、図５Ｃに示されるように、たとえばＣＶＤ法により、導電材料（本実施形態ではポリシリコン）がエピタキシャル層３上に選択的に堆積される（図４のステップＳ４）。次に、ポリシリコンに不純物（たとえば燐）が添加されて、当該ポリシリコンに導電性が付与される。これにより、導電性が付与されたポリシリコンからなる第１導電体膜３３がエピタキシャル層３上に形成される。
【００３８】
次に、図５Ｄに示されるように、たとえばエッチバックにより、第１導電体膜３３の不要な部分が選択的に除去される。これにより、第１絶縁膜９により区画された凹状の空間３２に第１導電体膜３３が埋め込まれて、第１トレンチ６内にフィールドプレート電極７が形成される。
次に、図５Ｅに示されるように、たとえばエッチバックにより、第１絶縁膜９および埋め込み絶縁膜１９の不要な部分が選択的に除去される（図４のステップＳ５）。第１絶縁膜９は、その上端がエピタキシャル層３の表面（フィールドプレート電極７の上端）と第１トレンチ６の底部との間に位置する高さまで除去される。これにより、第１トレンチ６の深さ方向途中部まで第１絶縁膜９が埋め込まれた構成とされる。同様に、埋め込み絶縁膜１９は、その上端がエピタキシャル層３の表面（フィールドプレート電極７の上端）と第２トレンチ１８の底部との間に位置する高さまで除去される。これにより、第２トレンチ１８の深さ方向途中部まで埋め込み絶縁膜１９が埋め込まれた構成とされる。
【００３９】
次に、図５Ｆに示されるように、エピタキシャル層３およびフィールドプレート電極７に対して熱酸化処理が施される（図４のステップＳ６）。これにより、第１トレンチ６側では、一方表面および他方表面が第１絶縁膜９から露出する第１トレンチ６の内壁面に沿う第１ゲート絶縁膜１１が形成されると同時に、一方表面および他方表面が第１絶縁膜９から露出するフィールドプレート電極７の外面に沿う第２絶縁膜１０が形成される。また、第２トレンチ１８側では、一方表面および他方表面が埋め込み絶縁膜１９から露出する第２トレンチ１８の内壁面に沿う第２ゲート絶縁膜２１が形成される。
【００４０】
この熱酸化処理によれば、第２絶縁膜１０、第１ゲート絶縁膜１１および第２ゲート絶縁膜２１が略等しい厚さで形成される。また、フィールドプレート電極７における第１絶縁膜９から露出する部分について見ると、熱酸化がその内部にも及ぶ。このようにして、第１絶縁膜９に被覆された本体部１２と、第２絶縁膜１０に被覆され、本体部１２よりも幅狭とされた延部１３とを有するフィールドプレート電極７が形成される。
【００４１】
なお、第２絶縁膜１０、第１ゲート絶縁膜１１および第２ゲート絶縁膜２１は、熱酸化処理に代えてＣＶＤ法によって絶縁材料をエピタキシャル層３上に堆積させることによって形成されてもよい。この場合、略等しい幅で形成された本体部１２と延部１３とを備えるフィールドプレート電極７が形成される。
次に、図５Ｇに示されるように、たとえばＣＶＤ法により、導電材料（本実施形態ではポリシリコン）がエピタキシャル層３上に選択的に堆積される（図４のステップＳ７）。次に、ポリシリコンに不純物（たとえば燐）が添加されて導電性が付与される。これにより、導電性が付与されたポリシリコンからなる第２導電体膜３４がエピタキシャル層３上に形成される。
【００４２】
次に、図５Ｈに示されるように、たとえばエッチバックにより、第２導電体膜３４の不要な部分が選択的に除去される。これにより、第１トレンチ６側では、第１絶縁膜９およびフィールドプレート電極７の延部１３を被覆する第２絶縁膜１０により区画された凹状の空間１４に第２導電体膜３４が埋め込まれて、第１ゲート電極８が形成される。また、第２トレンチ１８側では、埋め込み絶縁膜１９と第２ゲート絶縁膜２１により区画された凹状の空間２２に第２導電体膜３４が埋め込まれて、第２ゲート電極２０が形成される。
【００４３】
次に、図５Ｉに示されるように、第１トレンチ６と第２トレンチ１８との間のエピタキシャル層３の表面部にｐ型不純物が選択的に注入されて、エピタキシャル層３の表面部にチャネル領域５が形成される（図４のステップＳ８）。また、チャネル領域５の表面部にｎ型不純物が選択的に注入されて、第１ソース領域１７および第２ソース領域２３が形成される。
【００４４】
なお、第１ソース領域１７および第２ソース領域２３を形成した後に、チャネル領域５が形成されてもよい。また、チャネル領域５、第１ソース領域１７および第２ソース領域２３を形成する工程（図４のステップＳ８）は、第１ゲート電極８および第２ゲート電極２０を形成する工程（図４のステップＳ７）に先立って行われてもよい。たとえば、チャネル領域５、第１ソース領域１７および第２ソース領域２３を形成する工程（図４のステップＳ８）は、第１トレンチ６および第２トレンチ１８を形成する工程（図４のステップＳ２）に先立って行われてもよい。
【００４５】
次に、図５Ｊに示されるように、たとえばＣＶＤ法により、エピタキシャル層３上に絶縁材料が堆積されて、表面絶縁膜２４が形成される（図４のステップＳ９）。次に、たとえばマスク（図示せず）を介するエッチングにより、表面絶縁膜２４の不要な部分が選択的に除去されて、チャネル領域５、第１ソース領域１７および第２ソース領域２３を選択的に露出させるコンタクト開口２５が表面絶縁膜２４に形成される。
【００４６】
その後、たとえばスパッタ法またはめっき法により、ソースメタル２６が表面絶縁膜２４上に形成され、ドレインメタル２７が半導体層４の裏面側に形成される（図４のステップＳ１０）。このようにして、半導体装置１が製造される。
以上、本実施形態に係る半導体装置１の製造方法によれば、フィールドプレート電極７および第１ゲート電極８が埋設された複数の第１トレンチ６と、埋め込み絶縁膜１９および第２ゲート電極２０が埋設された第２トレンチ１８とを共通の工程でエピタキシャル層３に作り込むことができる。これにより、第２トレンチ１８の増設に伴って、製造工数が増加したり製造時間が増加したりするのを抑制または防止できる。よって、コストが増加するのを回避しつつ、半導体装置１を製造できる。
【００４７】
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の実施形態では、第１ゲート電極８がフィールドプレート電極７の延部１３によって第１部分１５および第２部分１６に分割された例について説明した。しかし、これに代えて、図６に示される形態の半導体装置１が採用されてもよい。図６は、図１の半導体装置１の第１変形例を示す縦断面図である。図６は、前述の図２に対応する部分の縦断面図である。図６において、前述の実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
【００４８】
図６に示されるように、第１変形例に係る半導体装置１では、延部１３を備えないフィールドプレート電極７が形成されている。そして、第１トレンチ６内には、フィールドプレート電極７の上端を覆う第２絶縁膜１０が形成されており、第１ゲート絶縁膜１１、第１絶縁膜９および第２絶縁膜１０により一つの凹状の空間３５が区画されている。そして、第１ゲート電極８は、この一つの凹状の空間３５に埋設されている。
【００４９】
このように、第１変形例に係る半導体装置１では、第１ゲート電極８が第１部分１５および第２部分１６に分割されていない構成とされている。このような構成においても、第１トレンチ６の一方側面側に形成されたチャネル領域５と第１ゲート電極８とを対向させることができると共に、第１トレンチ６の他方側面側に形成されたチャネル領域５と第１ゲート電極８とを対向させることができる。よって、前述の実施形態において述べた効果と同様の効果を奏することができる。
【００５０】
第１変形例に係る半導体装置１は、前述の図５Ｄで説明したフィールドプレート電極７の形成工程（図４のステップＳ４）において、後の工程でフィールドプレート電極７の上端が第１絶縁膜９の上端と同程度の高さ位置となるように、エッチバックにより除去される第１導電体膜３３のエッチング量を増加させることによって製造できる。
また、前述の実施形態では、エピタキシャル層３に直線状に延びる第１トレンチ６および直線状に延びる第２トレンチ１８が形成された例について説明した。しかし、これに代えて、図７に示されるような形態を有する半導体装置１が採用されてもよい。図７は、図１の半導体装置１の第２変形例を示す平面図である。図７において、前述の実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
【００５１】
図７に示されるように、第２変形例に係る半導体装置１は、直線状に延びる複数の第１トレンチ６に加えて、当該直線状に延びる複数の第１トレンチ６に交差する方向に延びる複数の第１トレンチ６が形成されている。これによって、第２変形例に係る半導体装置１は、第２トレンチ１８が格子状の第１トレンチ６によって取り囲まれた構成とされている。このような構成によっても、単位面積当たりの容量値の増加を抑制しつつ、単位面積当たりに占めるチャネルの面積を増加させることができる。よって、前述の実施形態において述べた効果と同様の効果を奏することができる。
【００５２】
また、前述の実施形態において、第１トレンチ６は、エピタキシャル層３の表面に対して略垂直を成す断面視四角形状とされていてもよいし、その深さ方向に沿って開口幅が徐々に狭まる断面視テーパ形状とされてもよい。また、第１トレンチ６の底部は、エピタキシャル層３の表面に対して平行に形成されていてもよいし、その側面から外方に向かって丸みを帯びる湾曲状に形成されていてもよい。
【００５３】
同様に、前述の実施形態において、第２トレンチ１８は、エピタキシャル層３の表面に対して略垂直を成す断面視四角形状とされていてもよいし、その深さ方向に沿って開口幅が徐々に狭まる断面視テーパ形状とされてもよい。また、第２トレンチ１８の底部は、エピタキシャル層３の表面に対して平行に形成されていてもよいし、その側面から外方に向かって丸みを帯びる湾曲状に形成されていてもよい。
【００５４】
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５５】
１…半導体装置、４…半導体層、５…チャネル領域、６…第１トレンチ、７…フィールドプレート電極、８…第１ゲート電極、９…第１絶縁膜、１０…第２絶縁膜、１１…第１ゲート絶縁膜、１２…本体部、１３…延部、１５…第１部分、１６…第２部分、１８…第２トレンチ、１９…埋め込み絶縁膜、２０…第２ゲート電極、２１…第２ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図６】
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【図７】
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