(57)【特許請求の範囲】
【請求項１】
入力データのデコード処理を行って、制御信号を出力するデコーダーと、
複数の電圧を生成して出力する電圧生成回路と、
前記電圧生成回路からの前記複数の電圧と前記デコーダーからの前記制御信号に基づいて、前記複数の電圧の中から前記入力データに対応する電圧をＤ／Ａ変換電圧として選択して出力する電圧選択回路と、
を含み、
前記電圧選択回路は、
前段のセレクターブロックが有するセレクターの出力が後段のセレクターブロックが有するセレクターに入力される複数段のセレクターブロックを含み、
前記複数段のセレクターブロックの１段目のセレクターブロックには、前記複数の電圧が入力され、前記複数段のセレクターブロックの最終段のセレクターブロックが、前記Ｄ／Ａ変換電圧を出力し、
前記複数段のセレクターブロックの各々は、電源ノードから近い側の第１のトランジスター及び前記電源ノードから遠い側の第２のトランジスターを含む複数のトランジスターにより構成され、前記第２のトランジスターのしきい値電圧は、前記第１のトランジスターのしきい値電圧より低く、
前記第１のトランジスターとして、高電位側電源ノードから近い側の第１のＰ型トランジスターと、低電位側電源ノードから近い側の第１のＮ型トランジスターを含み、
前記第２のトランジスターとして、前記高電位側電源ノードから遠い側の第２のＰ型トランジスターと、前記低電位側電源ノードから遠い側の第２のＮ型トランジスターを含み、
前記第２のＰ型トランジスターのしきい値電圧は、前記第１のＰ型トランジスターのしきい値電圧より低く、
前記第２のＮ型トランジスターのしきい値電圧は、前記第１のＮ型トランジスターのしきい値電圧より低く、
前記第１のＰ型トランジスター及び前記第１のＮ型トランジスターは、高耐圧用の製造プロセスにより形成されるトランジスターであり、前記第２のＰ型トランジスター及び前記第２のＮ型トランジスターは、前記高耐圧用の製造プロセスよりトランジスター耐圧が低くなる低耐圧用の製造プロセスにより形成されるトランジスターであることを特徴とするＤ／Ａ変換器。
【請求項２】
請求項１に記載のＤ／Ａ変換器において、
前記最終段のセレクターブロックを構成する少なくとも１つのトランジスターは、基板電圧が制御されるトランジスターであることを特徴とするＤ／Ａ変換器。
【請求項３】
請求項１又は２に記載のＤ／Ａ変換器において、
前記最終段のセレクターブロックのセレクターは、前段のセレクターブロックからＩ個（Ｉ≧３）の電圧が入力され、１個の前記Ｄ／Ａ変換電圧を出力するセレクターであることを特徴とするＤ／Ａ変換器。
【請求項４】
請求項１乃至３のいずれか一項に記載のＤ／Ａ変換器と、
前記Ｄ／Ａ変換器に電源電圧を供給する電源回路と、
を含み、
前記電源回路は、
トランジスターの仕事関数差に基づき生成された基準電圧を生成する基準電圧生成回路を有し、前記基準電圧生成回路により生成された前記基準電圧を前記電源電圧として、前記Ｄ／Ａ変換器に供給することを特徴とする回路装置。
【請求項５】
請求項１乃至３のいずれか一項に記載のＤ／Ａ変換器を含む回路装置であって、
温度センサー部からの温度検出電圧のＡ／Ｄ変換を行い、温度検出データを出力するＡ／Ｄ変換部と、
前記温度検出データに基づく周波数制御データを出力する処理部と、
前記処理部からの前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される発振周波数の発振信号を生成する発振信号生成回路と、
を含み、
前記発振信号生成回路は、
前記Ｄ／Ａ変換器を含み、前記処理部からの前記周波数制御データのＤ／Ａ変換を行うＤ／Ａ変換部と、
前記Ｄ／Ａ変換部の出力電圧と前記振動子を用いて、前記発振信号を生成する発振回路と、
を含むことを特徴とする回路装置。
【請求項６】
請求項５に記載の回路装置と、
前記振動子と、
を含むことを特徴とする発振器。
【請求項７】
請求項１乃至３のいずれか一項に記載のＤ／Ａ変換器を含むことを特徴とする電子機器。
【請求項８】
請求項１乃至３のいずれか一項に記載のＤ／Ａ変換器を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換器、回路装置、発振器、電子機器及び移動体等に関する。
【背景技術】
【０００２】
従来より、温度補償型発振器等の発振器用の回路装置や、液晶パネルを駆動する表示ドライバーの回路装置などでは、デジタルデータをアナログ電圧に変換するＤ／Ａ変換器が用いられる。例えば温度補償型発振器用の回路装置では、周波数制御データのＤ／Ａ変換にＤ／Ａ変換器が用いられる。或いは、温度検出電圧をＡ／Ｄ変換するＡ／Ｄ変換部においてＤ／Ａ変換器が用いられる。表示ドライバーの回路装置では、複数の階調電圧から表示データに対応する階調電圧を選択する回路として、Ｄ／Ａ変換器が用いられる。例えば特許文献１には、表示ドライバーの回路装置に用いられるＤ／Ａ変換器の構成例が開示されている。
【０００３】
特許文献１に開示されるＤ／Ａ変換器では、入力された複数の電圧の中から、入力データに対応する電圧を選択することで、入力データに対応するＤ／Ａ変換電圧を出力する。Ｄ／Ａ変換器が有する電圧選択回路は、複数のセレクターブロックを有し、これらの複数のセレクターブロックにより、いわゆるトーナメント方式で電圧を選択することで、入力電圧に対応するＤ／Ａ変換電圧を求める。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１８４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなＤ／Ａ変換器では、低消費電力化に対する要求がある。例えばＤ／Ａ変換器は、電圧生成回路を有しており、電圧生成回路は、直列接続された複数の抵抗により電源電圧を電圧分割することで、電圧選択回路に入力される複数の電圧を生成する。そして、この直列接続された複数の抵抗には常時に電流が流れる。このため、Ｄ／Ａ変換器の低消費電力化を図るためには、電圧生成回路に供給される電源電圧をなるべく低い電圧にすることが望ましい。またＤ／Ａ変換器以外の回路装置の他の回路の低消費電力化という意味でも、電源電圧をなるべく低い電圧にすることが望ましい。
【０００６】
ところが、電圧選択回路を構成するセレクターは、Ｐ型やＮ型のトランジスターにより構成されており、電源電圧が低くなると、これらのトランジスターのオン条件やオフ条件などの種々の条件を満たすことが難しいということが判明した。
【０００７】
本発明の幾つかの態様によれば、低消費電力化を図りながらも適正な電圧選択を行ってＤ／Ａ変換電圧を出力できるＤ／Ａ変換器、回路装置、発振器、電子機器及び移動体等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、入力データのデコード処理を行って、制御信号を出力するデコーダーと、複数の電圧を生成して出力する電圧生成回路と、前記電圧生成回路からの前記複数の電圧と前記デコーダーからの前記制御信号に基づいて、前記複数の電圧の中から前記入力データに対応する電圧をＤ／Ａ変換電圧として選択して出力する電圧選択回路と、を含み、前記電圧選択回路は、前段のセレクターブロックが有するセレクターの出力が後段のセレクターブロックが有するセレクターに入力される複数段のセレクターブロックを含み、前記複数段のセレクターブロックの１段目のセレクターブロックには、前記複数の電圧が入力され、前記複数段のセレクターブロックの最終段のセレクターブロックが、前記Ｄ／Ａ変換電圧を出力し、前記複数段のセレクターブロックの各々は複数のトランジスターにより構成され、セレクターブロックを構成する複数のトランジスターのうち、電源ノードから遠い側の第２のトランジスターは、前記電源ノードから近い側の第１のトランジスターに比べて、低いしきい値電圧に設定されているＤ／Ａ変換器に関係する。
【０００９】
本発明の一態様によれば、電圧生成回路が生成した複数の電圧が、電圧選択回路の１段目のセレクターブロックに入力され、デコーダーからの制御信号に基づく電圧選択により、最終段のセレクターブロックから、入力データに対応するＤ／Ａ変換電圧が出力される。そしてセレクターブロックを構成する複数のトランジスターのうち、電源ノードから遠い側の第２のトランジスターは、電源ノードから近い側の第１のトランジスターに比べて、低いしきい値電圧に設定されている。このようにすれば、例えば低消費電力化のために電源電圧を低い電圧にした場合にも、電源ノードから遠い側の第２のトランジスターが低いしきい値電圧に設定されていることで、電圧選択回路による適正な電圧選択を実現できる。従って、低消費電力化を図りながらも適正な電圧選択を行ってＤ／Ａ変換電圧を出力できるＤ／Ａ変換器の提供が可能になる。
【００１０】
また本発明の一態様では、前記セレクターブロックを構成する前記複数のトランジスターのうち、高電位側電源ノードから遠い側の第２のＰ型トランジスターは、前記高電位側電源ノードから近い側の第１のＰ型トランジスターに比べて、低いしきい値電圧に設定され、低電位側電源ノードから遠い側の第２のＮ型トランジスターは、前記低電位側電源ノードから近い側の第１のＮ型トランジスターのしきい値電圧に比べて、低いしきい値電圧に設定されていてもよい。
【００１１】
このようにすれば、Ｐ型トランジスターについては、高電位側電源ノードから遠い側の第２のＰ型トランジスターのしきい値電圧を低い電圧に設定し、Ｎ型トランジスターについては、低電位側電源ノードから遠い側の第２のＮ型トランジスターのしきい値電圧を低い電圧に設定することで、低消費電力化と適正な電圧選択とを両立できるようになる。
【００１２】
また本発明の一態様では、前記第１のトランジスターは、しきい値電圧のティピカル値が第１のしきい値電圧である第１の種類のトランジスターであり、前記第２のトランジスターは、前記しきい値電圧のティピカル値が前記第１のしきい値電圧よりも低い第２のしきい値電圧である第２の種類のトランジスターであってもよい。
【００１３】
このようにすれば、トランジスターの種類の設定により、第２のトランジスターのしきい値電圧を低い電圧に設定できるようになる。
【００１４】
また本発明の一態様では、前記第１のトランジスターと前記第２のトランジスターとは、ゲート長が異なっていてもよい。
【００１５】
このようにすれば、ゲート長の設定により、第２のトランジスター等のしきい値電圧の微調整が可能になる。
【００１６】
また本発明の一態様では、前記セレクターブロックを構成する前記複数のトランジスターのうち、前記第２のトランジスターよりも前記電源ノードから遠い側の第３のトランジスターは、前記第２のトランジスターに比べて、低いしきい値電圧に設定されていてもよい。
【００１７】
このようにすれば、第２のトランジスターよりも電源ノードから遠い側の第３のトランジスターのしきい値電圧を低い電圧に設定することで、電源電圧が更に低い電圧に設定された場合等にも、低消費電力化と適正な電圧選択とを両立できるようになる。
【００１８】
また本発明の一態様では、前記第１のトランジスターは、しきい値電圧のティピカル値が第１のしきい値電圧である第１の種類のトランジスターであり、前記第２のトランジスターは、前記しきい値電圧のティピカル値が前記第１のしきい値電圧よりも低い第２のしきい値電圧である第２の種類のトランジスターであり、前記第３のトランジスターは、前記しきい値電圧のティピカル値が前記第２のしきい値電圧よりも低い第３のしきい値電圧である第３の種類のトランジスターであってもよい。
【００１９】
このようにすれば、トランジスターの種類の設定により、第２、第３のトランジスターのしきい値電圧を低い電圧に設定できるようになる。
【００２０】
また本発明の一態様では、前記第１、第２、第３のトランジスターのうちの少なくとも１つのトランジスターは、前記第１、第２、第３のトランジスターのうちの他のトランジスターとは、ゲート長が異なっていてもよい。
【００２１】
このようにすれば、ゲート長の設定により、第２、第３のトランジスター等のしきい値電圧の微調整等が可能になる。
【００２２】
また本発明の一態様では、前記第１のトランジスターと前記第２のトランジスターとは、トランジスターの製造プロセスパラメーターが異なることで、異なるしきい値電圧に設定されていてもよい。
【００２３】
このようにすれば、トランジスターの製造プロセスパラメーターの設定により、第２のトランジスターのしきい値電圧を低い電圧に設定できるようになる。
【００２４】
また本発明の一態様では、前記最終段のセレクターブロックを構成する少なくとも１つのトランジスターのゲート長は、前記最終段のセレクターブロックを構成する他のトランジスターのゲート長よりも長くてもよい。
【００２５】
このようにすれば、最終段のセレクターブロックを構成する複数のトランジスターにおいて、オン条件やオフ条件等の種々の条件を満たすためのしきい値電圧の微調整を実現できるようになる。
【００２６】
また本発明の一態様では、前記最終段のセレクターブロックを構成する少なくとも１つのトランジスターのゲート長は、前記１段目のセレクターブロックを構成するトランジスターのゲート長よりも長くてもよい。
【００２７】
このようにすれば、１段目のセレクターブロックを構成するトランジスターに比べて、オン条件等を満たすことが厳しい最終段のセレクターブロックを構成するトランジスターのしきい値電圧を、ゲート長の設定により微調整することが可能になる。
【００２８】
また本発明の一態様では、前記最終段のセレクターブロックを構成する少なくとも１つのトランジスターは、基板電圧が制御されるトランジスターであってもよい。
【００２９】
このようにすれば、オン条件等を満たすことが厳しい最終段のセレクターブロックを構成するトランジスターのしきい値電圧を、基板電圧の制御により微調整することが可能になる。
【００３０】
また本発明の一態様では、前記最終段のセレクターブロックのセレクターは、前段のセレクターブロックからＩ個（Ｉ≧３）の電圧が入力され、１個の前記Ｄ／Ａ変換電圧を出力するセレクターであってもよい。
【００３１】
このようにすれば、例えば２入力／１出力のセレクターを最終段のセレクターとして用いる場合に比べて、最終段のセレクターを構成するトランジスターの入力電圧範囲を狭くでき、トランジスターのオン条件等を満たすしきい値電圧の設定を容易化できる。
【００３２】
また本発明の他の態様は、上記に記載のＤ／Ａ変換器と、前記Ｄ／Ａ変換器に電源電圧を供給する電源回路と、を含み、前記電源回路は、トランジスターの仕事関数差に基づき生成された基準電圧を生成する基準電圧生成回路を有し、前記基準電圧生成回路により生成された前記基準電圧を前記電源電圧として、前記Ｄ／Ａ変換器に供給する回路装置に関係する。
【００３３】
このように、基準電圧生成回路が仕事関数差に基づき生成した電源電圧を、Ｄ／Ａ変換器に供給すれば、他の回路方式の基準電圧生成回路を用いる場合に比べて、低消費電力化を図れるようになる。そして、このような基準電圧生成回路により生成された電源電圧が、低い電圧である場合にも、Ｄ／Ａ変換器は適正な電圧選択を行うことができるため、低消費電力化と適正な電圧選択とを両立できるようになる。
【００３４】
また本発明の他の態様は、上記に記載のＤ／Ａ変換器を含む回路装置であって、温度センサー部からの温度検出電圧のＡ／Ｄ変換を行い、温度検出データを出力するＡ／Ｄ変換部と、前記温度検出データに基づいて発振周波数の温度補償処理を行い、前記発振周波数の周波数制御データを出力する処理部と、前記処理部からの前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振信号生成回路と、を含み、前記発振信号生成回路は、前記Ｄ／Ａ変換器を含み、前記処理部からの前記周波数制御データのＤ／Ａ変換を行うＤ／Ａ変換部と、前記Ｄ／Ａ変換部の出力電圧と前記振動子を用いて、前記発振信号を生成する発振回路と、を含む回路装置に関係する。
【００３５】
このようにすれば、消費電力が低く適正な電圧選択が可能なＤ／Ａ変換器を用いて、周波数制御データのＤ／Ａ変換を行うことが可能になり、回路装置の低消費電力化と性能向上とを両立して実現できるようになる。
【００３６】
また本発明の他の態様は、上記に記載の回路装置と、前記振動子と、を含む発振器に関係する。
【００３７】
また本発明の他の態様は、上記に記載のＤ／Ａ変換器を含む電子機器に関係する。
【００３８】
また本発明の他の態様は、上記に記載のＤ／Ａ変換器を含む移動体に関係する。
【図面の簡単な説明】
【００３９】
【図１】本実施形態のＤ／Ａ変換器の構成例。
【図２】電圧選択回路、電圧生成回路の構成例。
【図３】図３Ａ、図３Ｂはトランジスターのオン条件、オフ条件の説明図。
【図４】図４Ａ、図４Ｂは本実施形態のしきい値電圧設定手法の説明図。
【図５】オフリーク電流により発生する問題点についての説明図。
【図６】図６Ａ〜図６Ｄはゲート長によりしきい値電圧を調整する手法の説明図。
【図７】図７Ａ〜図７Ｃは基板電圧の制御によりしきい値電圧を調整する手法の説明図。
【図８】しきい値電圧の設定の具体例。
【図９】しきい値電圧の設定の他の具体例。
【図１０】図１０Ａは回路装置、電子機器の構成例、図１０Ｂは基準電圧生成回路の第１の構成例。
【図１１】基準電圧生成回路の第２の構成例。
【図１２】本実施形態の回路装置の構成例。
【図１３】本実施形態の回路装置の詳細な構成例。
【図１４】図１４Ａ、図１４Ｂは温度補償処理の説明図。
【図１５】Ｄ／Ａ変換部の詳細な構成例。
【図１６】Ｄ／Ａ変換部の更に詳細な構成例。
【図１７】図１７Ａ、図１７Ｂ、図１７ＣはＰＷＭ変調の説明図。
【図１８】図１８Ａ、図１８Ｂ、図１８Ｃは発振器、電子機器、移動体の構成例。
【発明を実施するための形態】
【００４０】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４１】
１．Ｄ／Ａ変換器の構成
図１に本実施形態のＤ／Ａ変換器の構成例を示す。Ｄ／Ａ変換器は、デコーダー３０、電圧生成回路３２、電圧選択回路４０を含む。なおＤ／Ａ変換器の構成は図１の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４２】
デコーダー３０（スイッチング制御回路）は、入力データＤＩのデコード処理を行って、制御信号ＳＣ１〜ＳＣｉ（ｉは２以上の整数）を出力する。入力データＤＩはＤ／Ａ変換の対象となるデータである。制御信号ＳＣ１〜ＳＣｉは、電圧選択回路４０が有するセレクターを構成するトランジスターをオン又はオフにする信号である。ＳＣ１〜ＳＣｉの各制御信号の電圧レベルに応じて、各制御信号に対応するトランジスター（制御信号又はその反転信号がゲートに入力されるトランジスター）がオン又はオフになる。制御信号ＳＣ１は、入力データＤＩの下位ビットに対応し、制御信号ＳＣｉは、入力データＤＩの上位ビットに対応する。デコーダー３０が行うデコード処理は公知の処理であるため、詳細な説明は省略する。
【００４３】
電圧生成回路３２は、複数の電圧Ｖ１〜Ｖｊ（ｊは２以上の整数）を生成して出力する。例えば電圧生成回路３２は、電源間（高電位側電源ＶＤＤＡと低電位側電源ＶＳＳの間）に直列に接続された複数の抵抗を有し、これらの複数の抵抗により電圧分割された電圧を、複数の電圧Ｖ１〜Ｖｊとして出力する。これらの複数の電圧Ｖ１〜Ｖｊは電源間（ＶＤＤＡ、ＶＳＳ間）の電圧を例えば等分割した電圧である。但し、複数の電圧Ｖ１〜Ｖｊは、液晶パネル等の表示パネルでの画像表示のための階調電圧であってもよい。この場合には、複数の電圧Ｖ１〜Ｖｊは表示パネルの階調特性に応じた電圧になる。
【００４４】
電圧選択回路４０は、複数の電圧Ｖ１〜Ｖｊに基づいて電圧選択を行い、Ｄ／Ａ変換電圧ＶＤＱを出力する。具体的には電圧選択回路４０は、電圧生成回路３２からの複数の電圧Ｖ１〜Ｖｊと、デコーダー３０からの制御信号ＳＣ１〜ＳＣｉに基づいて、複数の電圧Ｖ１〜Ｖｊの中から入力データＤＩに対応する電圧をＤ／Ａ変換電圧ＶＤＱとして選択して出力する。即ち、入力データＤＩをＤ／Ａ変換した電圧を、Ｄ／Ａ変換電圧ＶＤＱとして出力する。
【００４５】
電圧選択回路４０は、複数のセレクターブロックＢＬＡ、ＢＬＢ、ＢＬＣ・・・ＢＬＦを含む。セレクターブロックの段数は少なくとも２段以上である。ＢＬＡ・・・ＢＬＦの各セレクターブロックは１又は複数のセレクターにより構成され、各セレクターは、例えばＭＯＳ型のトランジスターにより構成される。そして前段のセレクターブロックが有するセレクターの出力が後段のセレクターブロックが有するセレクターに入力される。具体的には、１段目（前段）のブロックＢＬＡが有するセレクターの出力が、２段目（後段）のセレクターブロックＢＬＢに入力される。２段目（前段）のセレクターブロックＢＬＢが有するセレクターの出力が、３段目（後段）のセレクターブロックＢＬＣに入力される。最終段のセレクターブロックＢＬＦは、その前段のセレクターブロックが有するセレクターの出力が入力され、電圧選択を行ってＤ／Ａ変換電圧ＶＤＱを出力する。
【００４６】
１段目のセレクターブロックＢＬＡには、電圧生成回路３２からの複数の電圧Ｖ１〜Ｖｊが入力される。そして最終段のセレクターブロックＢＬＦが、Ｄ／Ａ変換電圧ＶＤＱを出力する。具体的には、電圧選択回路４０は、セレクターブロックＢＬＡ〜ＢＬＦにより、いわゆるトーナメント方式で電圧選択を行って、最終的なＤ／Ａ変換電圧ＶＤＱを出力する。トーナメント方式は、セレクターブロックの各セレクターが制御信号に基づき電圧選択を行うことで、セレクターに入力された複数の電圧の中から１つの電圧が選択され、これによりセレクターに対応するブロックの電圧が順次に勝ち残りで選択されて行く電圧選択方式である。
【００４７】
複数段のセレクターブロックＢＬＡ〜ＢＬＦの各々は複数のトランジスター（例えばＰ型トランジスター、Ｎ型トランジスター）により構成される。具体的には各セレクターブロックＢＬＡ〜ＢＬＦは１又は複数のセレクターを有し、当該セレクターが複数のトランジスターにより構成される。
【００４８】
そして本実施形態では、セレクターブロック（少なくとも最終段のセレクターブロック）を構成する複数のトランジスターのうち、電源ノード（ＶＤＤＡ、ＶＳＳ）から遠い側の第２のトランジスターは、電源ノードから近い側の第１のトランジスターに比べて、低いしきい値電圧に設定されている。具体的には、セレクターブロック（ＢＬＡ〜ＢＬＦ）を構成する複数のトランジスターのうち、高電位側電源ノード（ＶＤＤＡ）から遠い側の第２のＰ型トランジスターは、高電位側電源ノードから近い側の第１のＰ型トランジスターに比べて、低いしきい値電圧に設定されている。また低電位側電源ノード（ＶＳＳ）から遠い側の第２のＮ型トランジスターは、低電位側電源ノードから近い側の第１のＮ型トランジスターのしきい値電圧に比べて、低いしきい値電圧に設定されている。
【００４９】
ここで、電源ノードから遠い側のトランジスターとは、電源ノードから近い側のトランジスターに比べて、トラジスターの入力電圧（入力電圧範囲）が、電源電圧から離れた電圧（電源電圧との差が大きい電圧）となるトランジスターである。電源ノードから近い側の第１のトランジスターの入力電圧をＶＩＮ１とし、電源ノードから遠い側の第２のトランジスターを入力電圧ＶＩＮ２とし、電源電圧をＶＰＷＲとした場合に、例えば、｜ＶＰＷＲ−ＶＩＮ２｜＞｜ＶＰＷＲ−ＶＩＮ１｜が成り立つ。
【００５０】
具体的には、高電位側電源ノードから近い側の第１のＰ型トランジスターの入力電圧をＶＩＮＰ１とし、高電位側電源ノードから遠い側の第２のＰ型トランジスターを入力電圧ＶＩＮＰ２とし、高電位側電源電圧をＶＤＤＡとした場合に、例えばＶＤＤＡ−ＶＩＮＰ２＞ＶＤＤＡ−ＶＩＮＰ１が成り立つ。低電位側電源ノードから近い側の第１のＮ型トランジスターの入力電圧をＶＩＮＮ１とし、低電位側電源ノードから遠い側の第２のＮ型トランジスターを入力電圧ＶＩＮＮ２とし、低電位側電源電圧をＶＳＳとした場合に、例えばＶＩＮＮ２−ＶＳＳ＞ＶＩＮＮ１−ＶＳＳが成り立つ。なお本実施形態では、説明の簡素化のためにＶＤＤＡ、ＶＳＳを、適宜、電源を表す記号として用いたり、電源電圧を表す記号として用いたりする。
【００５１】
例えば図１のセレクターブロックＢＬＡは、電圧Ｖ１、Ｖ２が入力されて、Ｖ１、Ｖ２のいずれかを出力する第１のセレクターと、電圧Ｖ３、Ｖ４が入力されて、Ｖ３、Ｖ４のいずれかを出力する第２のセレクターを含むことができる。この場合に第２のセレクター（Ｖ３、Ｖ４）を構成するトランジスター（Ｎ型）は、第１のセレクター（Ｖ１、Ｖ２）を構成するトランジスター（Ｎ型）に比べて、低電位側の電源ＶＳＳのノードから遠い側のトランジスターになる。
【００５２】
またセレクターブロックＢＬＡは、電圧Ｖｊ−２、Ｖｊ−３が入力されて、Ｖｊ−２、Ｖｊ−３のいずれかを出力する第３のセレクターと、電圧Ｖｊ、Ｖｊ−１が入力されて、Ｖｊ、Ｖｊ−１のいずれかを出力する第４のセレクターを含むことができる。この場合に第３のセレクター（Ｖｊ−２、Ｖｊ−３）を構成するトランジスター（Ｐ型）は、第４のセレクター（Ｖｊ、Ｖｊ−１）を構成するトランジスター（Ｐ型）に比べて、高電位側の電源ＶＤＤＡのノードから遠い側のトランジスターになる。
【００５３】
図２に電圧選択回路４０、電圧生成回路３２の詳細な構成例を示す。なお電圧選択回路４０、電圧生成回路３２の構成は図２の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば図２では電圧生成回路３２が２４個の電圧Ｖ１〜Ｖ２４を生成し、これらの電圧Ｖ１〜Ｖ２４が電圧選択回路４０に入力される例を示しているが、生成及び入力される複数の電圧の個数はこれに限定されない。また図２では１段目のセレクターブロックＢＬＡを構成するセレクターが、２入力／１出力のセレクターである例を示しているが、例えば４入力／１出力のセレクターなどの他の構成のセレクターであってもよい。２段目、最終段のセレクターブロックＢＬＢ、ＢＬＦも同様である。また図２ではセレクターブロックの段数が３段である場合を示しているが、セレクターブロックの段数は４段以上であってもよい。また電圧生成回路３２は抵抗分割以外の手法により複数の電圧を生成してもよい。
【００５４】
図２では電圧生成回路３２は、高電位側の電源ＶＤＤＡのノードと低電位側の電源ＶＳＳ（ＧＮＤ）のノードとの間に直列に接続された複数の抵抗Ｒ１〜Ｒ２３を有する。電圧生成回路３２は、これらの抵抗Ｒ１〜Ｒ２３による電圧分割により、複数の電圧Ｖ１〜Ｖ２４を生成して出力する。
【００５５】
電圧選択回路４０は、セレクターブロックＢＬＡ、ＢＬＢ、ＢＬＦを含む。ＢＬＡ、ＢＬＢ、ＢＬＦは、各々、１段目（初段）、２段目、最終段のセレクターブロックである。
【００５６】
１段目のセレクターブロックＢＬＡはセレクターＳＡ１〜ＳＡ１２を含む。ＳＡ１〜ＳＡ１２の各セレクターは、２入力／１出力のセレクターであり、２つのトランジスターにより構成される。
【００５７】
具体的には、ＳＡ１〜ＳＡ６の各セレクターは、２つのＮ型トランジスターにより構成される。例えばセレクターＳＡ１はＮ型のトランジスターＴＡ１、ＴＡ２により構成され、セレクターＳＡ２はＮ型のトランジスターＴＡ３、ＴＡ４により構成される。他のセレクターＳＡ３〜ＳＡ６も同様である。一方、ＳＡ７〜ＳＡ１２の各セレクターは、２つのＰ型のトランジスターにより構成される。例えばセレクターＳＡ７はＰ型のトランジスターＴＡ１３、ＴＡ１４により構成され、セレクターＳＡ８はＰ型のトランジスターＴＡ１５、ＴＡ１６により構成される。他のセレクターＳＡ９〜ＳＡ１２も同様である。
【００５８】
そして、この１段目のセレクターブロックＢＬＡには、電圧生成回路３２からの複数の電圧Ｖ１〜Ｖ２４が入力される。具体的にはセレクターＳＡ１は、電圧Ｖ１、Ｖ２が入力され、Ｖ１、Ｖ２のいずれかを選択して、後段のセレクターブロックＢＬＢ（セレクターＳＢ１）に出力する。セレクターＳＡ２は、電圧Ｖ３、Ｖ４が入力され、Ｖ３、Ｖ４のいずれかを選択して、後段のセレクターブロックＢＬＢ（セレクターＳＢ２）に出力する。他のセレクターＳＡ３〜ＳＡ１２も同様である。
【００５９】
２段目のセレクターブロックＢＬＢはセレクターＳＢ１〜ＳＢ６を含む。ＳＢ１〜ＳＢ６の各セレクターは、２入力／１出力のセレクターであり、２つのトランジスターにより構成される。具体的には、ＳＢ１〜ＳＢ３の各セレクターは、２つのＮ型のトランジスターにより構成される。例えばセレクターＳＢ１はＮ型のトランジスターＴＢ１、ＴＢ２により構成される。他のセレクターＳＢ２、ＳＢ３も同様である。一方、ＳＢ４〜ＳＢ６の各セレクターは、２つのＰ型のトランジスターにより構成される。例えばセレクターＳＢ４はＰ型のトランジスターＴＢ７、ＴＢ８により構成される。他のセレクターＳＢ５、ＳＢ６も同様である。
【００６０】
そして、この２段目のセレクターブロックＢＬＢには、１段目（前段）のセレクターブロックＢＬＡにより選択された複数の電圧が入力される。具体的にはセレクターＳＢ１は、前段のセレクターＳＡ１、ＳＡ２により選択された２つの電圧が入力され、これらの２つの電圧のいずれかを選択して、後段（最終段）のセレクターブロックＢＬＦのセレクターＳＦに出力する。セレクターＳＢ２は、前段のセレクターＳＡ３、ＳＡ４により選択された２つの電圧が入力され、これらの２つの電圧のいずれかを選択して、後段のセレクターブロックＢＬＦのセレクターＳＦに出力する。他のセレクターＳＢ３〜ＳＢ６も同様である。
【００６１】
最終段のセレクターブロックＢＬＦは、６入力／１出力のセレクターＳＦにより構成される。このセレクターＳＦは、Ｎ型のトランジスターＴＦ１〜ＴＦ３と、Ｐ型のトランジスターＴＦ４〜ＴＦ６により構成される。そしてセレクターＳＦは、前段のセレクターブロックＢＬＢのセレクターＳＢ１〜ＳＢ６により選択された６つの電圧が入力され、これらの６つの電圧のいずれかを選択して、Ｄ／Ａ変換電圧ＶＤＱとして出力する。
【００６２】
１段目のセレクターブロックＢＬＡを構成するトランジスターＴＡ１〜ＴＡ２４は、図１のデコーダー３０からの１ビットの制御信号ＳＣ１（スイッチ制御信号）によりオン、オフ制御される。制御信号ＳＣ１は入力データの下位の１ビットに対応する信号である。例えば制御信号ＳＣ１がＬレベル（論理レベル「０」）である場合には、奇数番目のトランジスターＴＡ１、ＴＡ３、ＴＡ５・・・ＴＡ２３がオンになる。一方、制御信号ＳＣ１がＨレベル（論理レベル「１」）である場合には、偶数番目のトランジスターＴＡ２、ＴＡ４、ＴＡ６・・・ＴＡ２４がオンになる。即ち、奇数番目のトランジスターと偶数番目のトランジスターとは、互いに排他的にオン又はオフになる。この排他的なオン、オフは、制御信号ＳＣ１とその反転信号を用いることで実現できる。
【００６３】
２段目のセレクターブロックＢＬＢを構成するトランジスターＴＢ１〜ＴＢ１２は、デコーダー３０からの１ビットの制御信号ＳＣ２によりオン、オフ制御される。例えば制御信号ＳＣ２がＬレベル（「０」）である場合には、奇数番目のトランジスターＴＢ１、ＴＢ３・・・ＴＢ１１がオンになる。一方、制御信号ＳＣ２がＨレベル（「１」）である場合には、偶数番目のトランジスターＴＢ２、ＴＢ４・・・ＴＢ１２がオンになる。即ち、奇数番目のトランジスターと偶数番目のトランジスターとは、互いに排他的にオン又はオフになる。この排他的なオン、オフは、制御信号ＳＣ２とその反転信号を用いることで実現できる。
【００６４】
最終段のセレクターブロックＢＬＦを構成するトランジスターＴＦ１〜ＴＦ６は、デコーダー３０からの例えば３ビットの制御信号ＳＣ３〜ＳＣ５によりオン、オフ制御される。例えば制御信号ＳＣ３〜ＳＣ５により、６つのトランジスターＴＦ１〜ＴＦ６のいずれか１つのトランジスターがオンになり、他のトランジスターはオフになる。これにより６入力／１出力のセレクターＳＦが実現される。
【００６５】
このように本実施形態では、複数段のセレクターブロックＢＬＡ、ＢＬＢ、ＢＬＦでは、前段のセレクターブロックが有するセレクターの出力が後段のセレクターブロックが有するセレクターに入力される。１段目（前段）のセレクターブロックＢＬＡが有するセレクターＳＡ１〜ＳＡ１２の出力が、２段目（後段）のセレクターブロックＢＬＢが有するセレクターＳＢ１〜ＳＢ６に入力される。２段目（前段）のセレクターブロックＢＬＢが有するセレクターＳＢ１〜ＳＢ６の出力が、最終段（後段）のセレクターブロックＢＬＦが有するセレクターＳＦに入力される。そして１段目のセレクターブロックＢＬＡには、複数の電圧Ｖ１〜Ｖ２４が入力され、いわゆるトーナメント方式で電圧選択を行うことで、最終段のセレクターブロックＢＬＦから、入力データＤＩのＤ／Ａ変換電圧ＶＤＱが出力される。
【００６６】
また複数段のセレクターブロックＢＬＡ、ＢＬＢ、ＢＬＦの各々は複数のトランジスターにより構成される。例えばセレクターブロックＢＬＡはトランジスターＴＡ１〜ＴＡ２４により構成される。セレクターブロックＢＬＢはトランジスターＴＢ１〜ＴＢ１２により構成される。セレクターブロックＢＬＦはトランジスターＴＦ１〜ＴＦ６により構成される。
【００６７】
そして、これらの複数のトランジスターにおいて、電源ノード（ＶＤＤＡ、ＶＳＳ）から遠い側のトランジスターは、電源ノード（ＶＤＤＡ、ＶＳＳ）から近い側のトランジスターに比べて、低いしきい値電圧に設定されている。
【００６８】
例えば最終段のブロックＢＬＦにおいて、Ｐ型のトランジスターＴＦ５（第２のトランジスター）は、Ｐ型のトランジスターＴＦ６（第１のトランジスター）に比べて、高電位側の電源ＶＤＤＡのノードから遠い側のトランジスターである。このため、ＴＦ５のしきい値電圧ＶＴＰＭは、ＴＦ６のしきい値電圧ＶＴＰＨよりも低い電圧に設定（ＶＴＰＭ＜ＶＴＰＨ）されている。Ｐ型のトランジスターＴＦ４（第３のトランジスター）は、Ｐ型のトランジスターＴＦ５（第２のトランジスター）に比べて、ＶＤＤＡのノードから遠い側のトランジスターである。このため、ＴＦ４のしきい値電圧ＶＴＰＬは、ＴＦ５のしきい値電圧ＶＴＰＭよりも低い電圧に設定（ＶＴＰＬ＜ＶＴＰＭ）されている。前段のセレクターブロックＢＬＡ、ＢＬＢのＰ型のトランジスターＴＡ１３〜ＴＡ２４、ＴＢ７〜ＴＢ１２についても同様である。なおＰ型のトランジスターのしきい値電圧ＶＴＰＨ、ＶＴＰＭ、ＶＴＰＬはしきい値電圧の絶対値（｜ＶＴＰＨ｜、｜ＶＴＰＭ｜、｜ＶＴＰＬ｜）を意味する。
【００６９】
また最終段のブロックＢＬＦにおいて、Ｎ型のトランジスターＴＦ２（第２のトランジスター）は、Ｎ型のトランジスターＴＦ１（第１のトランジスター）に比べて、低電位側の電源ＶＳＳのノードから遠い側のトランジスターである。このため、ＴＦ２のしきい値電圧ＶＴＮＭは、ＴＦ１のしきい値電圧ＶＴＮＨよりも低い電圧に設定（ＶＴＮＭ＜ＶＴＮＨ）されている。Ｎ型のトランジスターＴＦ３（第３のトランジスター）は、Ｎ型のトランジスターＴＦ２（第２のトランジスター）に比べて、ＶＳＳのノードから遠い側のトランジスターである。このため、ＴＦ３のしきい値電圧ＶＴＮＬは、ＴＦ２のしきい値電圧ＶＴＮＭよりも低い電圧に設定（ＶＴＮＬ＜ＶＴＮＭ）されている。前段のセレクターブロックＢＬＡ、ＢＬＢのＮ型のトランジスターＴＡ１〜ＴＡ１２、ＴＢ１〜ＴＢ６についても同様である。
【００７０】
ここで、電源ノード（ＶＤＤＡ、ＶＳＳ）に近い側の第１のトランジスター（ＴＦ１、ＴＦ６等）は、しきい値電圧のティピカル値が第１のしきい値電圧（例えば０．６Ｖ）である第１の種類（後述するＰＲＨ）のトランジスターである。電源ノードから遠い側の第２のトランジスター（ＴＦ２、ＴＦ５等）は、しきい値電圧のティピカル値が第１のしきい値電圧よりも低い第２のしきい値電圧（例えば０．４５Ｖ）である第２の種類（後述するＰＲＭ）のトランジスターである。電源ノードから更に遠い側の第３のトランジスター（ＴＦ３、ＴＦ４等）は、しきい値電圧のティピカル値が第２のしきい値電圧よりも低い第３のしきい値電圧（例えば０．２５Ｖ）である第３の種類（後述するＰＲＬ）のトランジスターである。
【００７１】
しきい値電圧のティピカル値は、例えば製造プロセス条件がティピカル条件（プロセスばらつきが無い場合の条件）であり、温度が基準温度（例えば２５℃）である場合のしきい値電圧である。第１、第２、第３の種類のトランジスターは、例えば製造プロセスが異なるトランジスターである。第１の種類のトランジスター（ＴＦ１、ＴＦ６等）は、例えば高耐圧用（ハイボルテージ）の製造プロセスにより形成されるトランジスターである。第３の種類のトランジスター（ＴＦ３、ＴＦ４等）は、例えば低耐圧用（ローボルテージ）の製造プロセスにより形成されるトランジスターである。第２の種類のトランジスター（ＴＦ２、ＴＦ５等）は、例えば高耐圧用と低耐圧用の間の中耐圧用の製造プロセスにより形成されるトランジスターである。
【００７２】
例えば第１、第２の種類である第１、第２のトランジスターでは、トランジスターの製造プロセスパラメーターが異なることで、異なるしきい値電圧に設定されている。第３の種類である第３のトランジスターも、トランジスターの製造プロセスパラメーターが異なることで、第１、第２のトランジスターとは異なるしきい値電圧に設定されている。ここで、製造プロセスパラメーターは、トランジスターのチャネル領域等における不純物濃度やゲート酸化膜の厚さなどのパラメータである。例えば不純物濃度を高くしたり、低くすることで、トランジスターのしきい値電圧を設定する。或いは、ゲート酸化膜を薄くしたり、厚くすることで、トランジスターのしきい値電圧を設定する。或いは、製造プロセスパラメーターは、トランジスターの異極ゲートについてのパラメータであってもよい。即ち、トランジスターのゲート（ポリシリコン）について異種のゲート（例えばイオン注入される不純物の濃度や種類が異なるゲート）を用いることで、トランジスターのしきい値電圧を設定する。このようにトランジスターのしきい値電圧を設定する製造プロセスパラメーターとしては種々のパラメータを想定できる。
【００７３】
また本実施形態では、このようなトランジスターの種類（製造プロセス等）のみならず、トランジスターのゲート長Ｌ（チャネル長）の設定により、トランジスターのしきい値電圧を互いに異ならせている。具体的には、後述するようにトランジスターの短チャネル効果や、逆短チャネル効果を有効活用して、トランジスターのしきい値電圧を設定する。
【００７４】
例えば図２では、第１のトランジスター（ＴＦ１、ＴＦ６等）と、第２のトランジスター（ＴＦ２、ＴＦ５等）とは、ゲート長（チャネル長）が異なっている。また第３のトランジスター（ＴＦ３、ＴＦ４等）も、他のトランジスターとゲート長を異ならせてもよい。即ち、第１、第２、第３のトランジスターのうちの少なくとも１つのトランジスターは、第１、第２、第３のトランジスターのうちの他のトランジスターとは、ゲート長が異なっている。
【００７５】
例えばトランジスターＴＦ１、ＴＦ６（第１のトランジスター）のゲート長はＬ＝ＬＴに設定されている。ここで、ＬＴは、第１の種類のトランジスター（ＰＲＨ）において標準的なゲート長（ティピカルのゲート長）であり、例えばＬＴ＝０．４μｍである。
【００７６】
一方、トランジスターＴＦ２、ＴＦ５（第２のトランジスター）のゲート長はＬ＝Ｌ１、Ｌ４に設定されており、Ｌ１、Ｌ４は標準的なゲート長ＬＴとは異なっている。例えばＬ１、Ｌ４をＬＴよりも長くしたり、短くする。なおＬ１又はＬ４を、ＬＴと同じ長さに設定してもよい。またＬ１とＬ４は、異なる長さでもよいし、同じ長さでもよい。
【００７７】
またトランジスターＴＦ３、ＴＦ４（第３のトランジスター）のゲート長はＬ＝Ｌ２、Ｌ３に設定されており、Ｌ２、Ｌ３は標準的なゲート長ＬＴとは異なっている。例えばＬ２、Ｌ３をＬＴよりも長くしたり、短くする。なおＬ２又はＬ３を、ＬＴと同じ長さに設定してもよい。またＬ２とＬ３は、異なる長さでもよいし、同じ長さでもよい。またＬ２、Ｌ３と、前述のＬ１、Ｌ４は、異なる長さでもよいし、同じ長さでもよい。
【００７８】
また、最終段のセレクターブロックＢＬＦを構成する少なくとも１つのトランジスターのゲート長は、最終段のセレクターブロックＢＬＦを構成する他のトランジスターのゲート長よりも長くなっている。また最終段のセレクターブロックＢＬＦを構成する少なくとも１つのトランジスターのゲート長は、１段目のセレクターブロックＢＬＡを構成するトランジスターのゲート長よりも長くなっている。
【００７９】
例えばセレクターブロックＢＬＦを構成するＰ型のトランジスターＴＦ４又はＴＦ５のゲート長Ｌ３、Ｌ４は、ＢＬＦを構成する他のＰ型のトランジスターＴＦ６のゲート長ＬＴよりも長くなっている。或いはトランジスターＴＦ４又はＴＦ５のゲート長Ｌ３、Ｌ４は、１段目のセレクターブロックＢＬＡを構成するＰ型のトランジスターＴＡ１３〜ＴＡ２４のゲート長ＬＴよりも例えば長くなっている。
【００８０】
またセレクターブロックＢＬＦを構成するＮ型のトランジスターＴＦ３等のゲート長Ｌ２は、ＢＬＦを構成する他のＮ型のトランジスターＴＦ１のゲート長ＬＴよりも長くなっている。或いはトランジスターＴＦ３等のゲート長Ｌ２は、１段目のセレクターブロックＢＬＡを構成するＮ型のトランジスターＴＡ１〜ＴＡ１２のゲート長ＬＴよりも例えば長くなっている。
【００８１】
このようにトランジスターの種類のみならず、ゲート長も用いて、トランジスターのしきい値電圧を設定すれば、より細かなしきい値電圧の調整が可能になる。これにより、電源電圧が低い場合等においても、例えばトランジスターのオン条件、オフ条件を満たすしきい値電圧の設定が容易になる。またトランジスターのオフリーク電流（オフ時のリーク電流）に起因するＤ／Ａ変換器の非直線性誤差（ＤＮＬ等）を抑制するしきい値電圧の設定も可能になる。
【００８２】
なお図２に示すように本実施形態では、最終段のセレクターブロックＢＬＦのセレクターＳＦは、前段のセレクターブロックＢＬＢから例えば６個（広義にはＩ個。Ｉ≧３）の電圧が入力され、１個のＤ／Ａ変換電圧ＶＤＱを出力するセレクターになっている。即ち最終段のセレクターブロックＢＬＦでは、例えば１つのセレクターＳＦを用いて、例えば６個の電圧（広義には３個以上の複数の電圧）から、電圧選択を行って、Ｄ／Ａ変換電圧ＶＤＱを出力する。後述するように最終段のセレクターブロックＢＬＦのトランジスターＴＦ１〜ＴＦ６では、その入力電圧が所与の電圧範囲で変化する。このため、トランジスターのオン条件及びオフ条件等を満たすしきい値電圧の設定が難しいという課題がある。この点、図２では、セレクターブロックＢＬＦのセレクターＳＦは、２入力／１出力のセレクターではなく、６入力／１出力のセレクターになっている。従って、２入力／１出力のセレクターである場合に比べて、セレクターＳＦを構成するトランジスターＴＦ１〜ＴＦ６の入力電圧範囲（電圧変化範囲）を狭くできる。この結果、トランジスターのオン条件、オフ条件等を満たすしきい値電圧の設定を容易化できるという利点がある。
【００８３】
２．しきい値電圧設定手法
次に本実施形態のしきい値電圧設定手法について詳細に説明する。図３ＡはＰ型トランジスターＴＰのオン条件、オフ条件の説明図である。図３Ａに示すようにＰ型トランジスターＴＰをオンさせる場合には、そのゲートに例えばＶＳＳ＝０Ｖが入力される。Ｐ型トランジスターＴＰがオンするためには、そのゲート・ソース間電圧（絶対値）をしきい値電圧（絶対値）よりも大きくする必要があり、下式（１）に示すオン条件が成立する必要がある。
【００８４】
ＶＩＮ＞ＶＴＰ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳ  （１）
ここでＶＩＮは、Ｐ型トランジスターＴＰの入力電圧（ソース・ドレインの入力電圧）である。ＶＴＰはＰ型トランジスターＴＰの基本的なしきい値電圧であり、ＶＢＳは基板バイアス効果によるしきい値電圧の増加分である。即ち、Ｐ型トランジスターＴＰでは、基板電圧が例えばＶＤＤＡの電圧となっており、入力電圧ＶＩＮとは異なっているため、しきい値電圧ＶＴＰが基板バイアス効果により電圧ＶＢＳだけ増加する。またＶＰＲはプロセスばらつきに起因するしきい値電圧の変動分（プラス方向への変動分）である。ＶＴＳは温度変動に起因するしきい値電圧の変動分（プラス方向への変動分）である。即ち、半導体の製造プロセスにはばらつきあるため、このばらつきに起因して、しきい値電圧が高くなる場合がある。また温度変動があった場合にも、しきい値電圧が変動して、高くなる場合がある。従って、Ｐ型トランジスターＴＰがオンするためには、入力電圧ＶＩＮがＶＴＰ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳよりも高い電圧である必要がある。なおＶＴＰはしきい値電圧の絶対値（｜ＶＴＰ｜）を意味する。
【００８５】
またＰ型トランジスターＴＰが適正にオフするためには、下式（２）に示すオフ条件が成立する必要がある。
【００８６】
ＶＴＰ−ＶＰＲ−ＶＴＳ＞０        （２）
ここで、ＶＰＲはプロセスばらつきに起因するしきい値電圧の変動分（マイナス方向への変動分）である。ＶＴＳは温度変動に起因するしきい値電圧の変動分（マイナス方向への変動分）である。即ち、半導体の製造プロセスにはばらつきあるため、このばらつきに起因して、しきい値電圧が低くなる場合がある。また温度変動があった場合にも、しきい値電圧が変動して、低くなる場合がある。これらのプロセスばらつきや温度変動に起因してしきい値電圧が変動した場合にも、Ｐ型トランジスターＴＰを適正にオフするためには、上式（２）のオフ条件が成立する必要がある。
【００８７】
図３ＢはＮ型トランジスターＴＮのオン条件、オフ条件の説明図である。図３Ｂに示すようにＮ型トランジスターＴＮをオンさせる場合には、そのゲートに例えばＶＤＤＡの電圧（例えば０．９Ｖ）が入力される。Ｎ型トランジスターＴＮがオンするためには、そのゲート・ソース間電圧（ＶＤＤＡ−ＶＩＮ）をしきい値電圧よりも大きくする必要があり、下式（３）に示すオン条件が成立する必要がある。
【００８８】
ＶＤＤＡ−ＶＩＮ＞ＶＴＮ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳ  （３）
ここで、ＶＴＮはＮ型トランジスターＴＮの基本的なしきい値電圧であり、ＶＢＳは基板バイアス効果によるしきい値電圧の増加分である。ＶＰＲ、ＶＴＳは、上述と同様に、プロセスばらつき、温度変動に起因するしきい値電圧の変動分（プラス方向への変動分）である。
【００８９】
またＮ型トランジスターＴＮが適正にオフするためには、下式（４）に示すオフ条件が成立する必要がある。
【００９０】
ＶＴＮ−ＶＰＲ−ＶＴＳ＞０      （４）
ＶＰＲ、ＶＴＳは、上述と同様に、プロセスばらつき、温度変動に起因するしきい値電圧の変動分（マイナス方向への変動分）である。
【００９１】
さて、電源ＶＤＤＡの電圧が、トランジスターのしきい値電圧に対して十分に高い場合には、図１、図２に示すような構成のＤ／Ａ変換器において、上式（１）〜（４）のようなオン条件、オフ条件を考慮する必要はほとんどない。
【００９２】
しかしながら、電源ＶＤＤＡの電圧が低くなり、トランジスターのしきい値電圧に近くなると、上式（１）〜（４）のようなオン条件、オフ条件を考慮しないと、図１、図２のような構成のＤ／Ａ変換器の適正な動作を実現できないことが判明した。
【００９３】
例えば本実施形態では、後述するように、トランジスターの仕事関数差を利用した電源回路により、電源ＶＤＤＡを生成している。このため、ＶＤＤＡの電圧が例えば０．９Ｖというように非常に低い電圧になる。そしてＶＤＤＡ＝０．９Ｖというように低い電圧になると、例えば図２に示すように電源間に多数のトランジスターが配列された電圧選択回路４０において、適正な電圧選択を行うことが難しくなる。即ち、電源ＶＤＤＡの電圧が低くなると、電圧選択回路４０を構成するトランジスターのオン条件、オフ条件を満たすことが難しくなり、トーナメント方式による適正な電圧選択を行ってＤ／Ａ変換電圧ＶＤＱを出力することが困難になる。
【００９４】
例えば図４Ａには、図２の最終段のＰ型のトランジスターＴＦ４〜ＴＦ６の入力電圧範囲ＶＲ（入力電圧ＶＩＮの電圧範囲）が示されている。例えばＶＤＤＡ＝０．９Ｖとした場合に、最終段のＰ型のトランジスターＴＦ６の入力電圧範囲はＶＲ＝０．９〜０．７５Ｖになる。即ち、トランジスターＴＦ６には、電圧生成回路３２により生成された電圧Ｖ２４、Ｖ２３、Ｖ２２、Ｖ２１のいずれかの電圧が、入力電圧ＶＩＮとして入力される。従って、トランジスターＴＦ６の入力電圧範囲は、電圧Ｖ２４〜Ｖ２１に対応するＶＲ＝０．９〜０．７５Ｖの範囲になる。
【００９５】
また、Ｐ型のトランジスターＴＦ５には、電圧生成回路３２により生成された電圧Ｖ２０、Ｖ１９、Ｖ１８、Ｖ１７のいずれかの電圧が、入力電圧ＶＩＮとして入力される。従って、トランジスターＴＦ６の入力電圧範囲は、電圧Ｖ２０〜Ｖ１７に対応するＶＲ＝０．７５〜０．６Ｖの範囲になる。同様に、Ｐ型のトランジスターＴＦ４の入力電圧範囲はＶＲ＝０．６〜０．４５Ｖになる。
【００９６】
図４Ｂには、図２のＮ型のトランジスターＴＦ１〜ＴＦ３の入力電圧範囲ＶＲが示されている。例えばＮ型のトランジスターＴＦ３には、電圧Ｖ１２、Ｖ１１、Ｖ１０、Ｖ９のいずれかの電圧が、入力電圧ＶＩＮとして入力される。従って、トランジスターＴＦ３の入力電圧範囲は、電圧Ｖ１２〜Ｖ９に対応するＶＲ＝０．４５〜０．３Ｖの範囲になる。同様に、Ｎ型のトランジスターＴＦ２、ＴＦ１の入力電圧範囲は、各々、ＶＲ＝０．３〜０．１５Ｖ、ＶＲ＝０．１５〜０Ｖになる。
【００９７】
そして図４Ａにおいて、Ｐ型のトランジスターＴＦ６の入力電圧範囲はＶＲ＝０．９〜０．７５Ｖであり、この入力電圧範囲での入力電圧ＶＩＮの最小電圧ＶＩＮｍｉｎは０．７５Ｖである。そして図３Ａに示すように、Ｐ型のトランジスターＴＦ６のオン条件は、ＶＩＮ＞ＶＴＰ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳである。従って、ＶＩＮｍｉｎ＝０．７５Ｖである場合に、ＶＩＮ−（ＶＴＰ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳ）で表されるマージンが最も小さくなり、トランジスターＴＦ６のオン条件が最も厳しくなる。同様に、トランジスターＴＦ５、ＴＦ４では、各々、ＶＩＮｍｉｎ＝０．６Ｖ、０．４５Ｖである場合に、オン条件が最も厳しくなる。
【００９８】
また図４Ｂにおいて、Ｎ型のトランジスターＴＦ３の入力電圧範囲はＶＲ＝０．４５〜０．３Ｖであり、この入力電圧範囲でのＶＤＤＡ−ＶＩＮの最小電圧（ＶＤＤＡ−ＶＩＮ）ｍｉｎは０．４５Ｖである。即ち、ＶＤＤＡ＝０．９Ｖであるため、ＶＩＮ＝０．４５Ｖである場合に、ＶＤＤＡ−ＶＩＮは最小電圧（ＶＤＤＡ−ＶＩＮ）ｍｉｎ＝０．９Ｖ−０．４５Ｖ＝０．４５Ｖになる。そして図３Ｂに示すように、Ｎ型のトランジスターＴＦ３のオン条件は、ＶＤＤＡ−ＶＩＮ＞ＶＴＮ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳである。従って、（ＶＤＤ−ＶＩＮ）ｍｉｎ＝０．４５Ｖである場合に、（ＶＤＤＡ−ＶＩＮ）−（ＶＴＮ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳ）で表されるマージンが最も小さくなり、トランジスターＴＦ３のオン条件が最も厳しくなる。同様に、トランジスターＴＦ２、ＴＦ１では、各々、（ＶＤＤ−ＶＩＮ）ｍｉｎ＝０．６Ｖ、０．７５Ｖである場合に、オン条件が最も厳しくなる。
【００９９】
このように図４ＡのＰ型のトランジスターＴＦ６、ＴＦ５、ＴＦ４では、オン条件が最も厳しくなるＶＩＮｍｉｎ＝０．７５Ｖ、０．６Ｖ、０．４５Ｖの場合に、ＶＩＮ＞ＶＴＰ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳのオン条件が満たされるように、しきい値電圧ＶＴＰを設定する必要がある。従って、トランジスターＴＦ６、ＴＦ５、ＴＦ４のしきい値電圧ＶＴＰは、各々、少なくとも０．７５Ｖ、０．６Ｖ、０．４５Ｖよりも低い電圧に設定する必要がある。
【０１００】
また図４ＢのＮ型のトランジスターＴＦ３、ＴＦ２、ＴＦ１では、オン条件が最も厳しくなる（ＶＤＤＡ−ＶＩＮ）ｍｉｎ＝０．４５Ｖ、０．６Ｖ、０．７５Ｖの場合に、ＶＤＤＡ−ＶＩＮ＞ＶＴＮ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳのオン条件が満たされるように、しきい値電圧ＶＴＮを設定する必要がある。従って、トランジスターＴＦ３、ＴＦ２、ＴＦ１のしきい値電圧ＶＴＮは、各々、少なくとも０．４５Ｖ、０．６Ｖ、０．７５Ｖよりも低い電圧に設定する必要がある。
【０１０１】
そして図４Ａに示すように、例えば種類ＰＲＨ、ＰＲＭ、ＰＲＬのＰ型のトランジスターでは、しきい値電圧のティピカル値は、各々、０．６Ｖ、０．４５Ｖ、０．２５Ｖになっている。また図４Ｂに示すように、種類ＰＲＬ、ＰＲＭ、ＰＲＨのＮ型のトランジスターでは、しきい値電圧のティピカル値は、各々、０．２５Ｖ、０．４５Ｖ、０．６Ｖになっている。即ち、しきい値電圧（絶対値）は、種類ＰＲＨが最も高く、種類ＰＲＬが最も低い。
【０１０２】
そこで、トランジスターの種類の設定により、しきい値電圧を設定する手法を採用する場合には、例えばＴＦ６については種類ＰＲＨのトランジスターを用い、ＴＦ５については種類ＰＲＭのトランジスターを用い、ＴＦ４については種類ＰＲＬのトランジスターを用いることが望ましい。また、ＴＦ３については種類ＰＲＬのトランジスターを用い、ＴＦ２については種類ＰＲＭのトランジスターを用い、ＴＦ１については種類ＰＲＨのトランジスターを用いることが望ましい。こうすることで、少なくともトランジスターのオン条件については満たすことが可能になる。
【０１０３】
一方、しきい値電圧ＶＴＰ、ＶＴＮが低くなりすぎると、今度は図３Ａ、図３Ｂのオフ条件が満たされなくなるという問題が生じる。即ち、しきい値電圧ＶＴＰ、ＶＴＮが低くなりすぎると、ＶＴＰ−ＶＰＲ−ＶＴＳ＞０、ＶＴＮ−ＶＰＲ−ＶＴＳ＞０のオフ条件が成立しなくなるおそれがある。更に、トランジスターのオフリーク電流に起因するＤ／Ａ変換器の非直線性誤差（ＤＮＬ）が許容値を超えてしまうという問題も考慮する必要がある。このため、例えばトランジスターＴＦ６、ＴＦ５、ＴＦ４のしきい値電圧ＶＴＰは、各々、０．７５Ｖ、０．６Ｖ、０．４５Ｖよりも低く、且つ、これらの電圧に近い電圧にすることが望ましい。またトランジスターＴＦ３、ＴＦ２、ＴＦ１のしきい値電圧ＶＴＮは、各々、０．４５Ｖ、０．６Ｖ、０．７５Ｖよりも低く、且つ、これらの電圧に近い電圧にすることが望ましい。
【０１０４】
図５は、トランジスターのオフリーク電流に起因する問題について説明する図である。１段目のトランジスターＴＡ１３〜ＴＡ２０は、制御信号ＳＣ１により排他的にオン又はオフになる。例えば図５では、奇数番目のトランジスターＴＡ１３、ＴＡ１５・・・ＴＡ１９がオンになっており、偶数番目のトランジスターＴＡ１４、ＴＡ１６・・・ＴＡ２０がオフになっている。また２段目のトランジスターＴＢ７〜ＴＢ１０は、制御信号ＳＣ２により排他的にオン又はオフになる。例えば図５では、奇数番目のトランジスターＴＢ７、ＴＢ９がオフになっており、偶数番目のトランジスターＴＢ８、ＴＢ１０がオンになっている。そして最終段のトランジスターＴＦ４、ＴＦ５では、ＴＦ４がオンになっており、ＴＦ５がオフになっている。これにより図５では、電圧Ｖ１５が選択されて、Ｄ／Ａ変換電圧ＶＤＱ＝Ｖ１５が出力されている。
【０１０５】
この場合に、例えばオフになっているトランジスターＴＦ５においても、オフリーク電流ＩＬが流れる。このオフリーク電流ＩＬは、電源ＶＤＤＡから抵抗Ｒ２３〜Ｒ１９及びオン状態のトランジスターＴＡ１９、ＴＢ１０を介して、オフ状態のトランジスターＴＦ５を流れ、オン状態のトランジスターＴＦ４に流れ込む。そして、このオフリーク電流ＩＬは、オン状態のトランジスターＴＢ８、ＴＡ１５を介して、電圧Ｖ１５のノードに流れ込み、抵抗Ｒ１４〜Ｒ１を介して電源ＶＳＳ側に流れる。
【０１０６】
このようなオフリーク電流ＩＬが流れると、オン状態のトランジスターＴＦ４、ＴＢ８、ＴＡ１５のオン抵抗ＲＯＮと、オフリーク電流との積に対応する電圧の分だけ、Ｄ／Ａ変換電圧ＶＤＱが、電圧Ｖ１５からずれてしまう。また、直列接続された抵抗Ｒ１〜Ｒ２３には、本来は、ＶＤＤＡ−ＶＳＳの電圧をＲ１〜Ｒ２３の総抵抗値で除算したものに相当する電流Ｉが流れる前提となっているが、オフリーク電流ＩＬが流れると、この前提が崩れる。即ち電圧生成回路３２では、電源ＶＤＤＡからＶＳＳに電流Ｉが流れることで、ＶＤＤＡ−ＶＳＳの電圧を等分割した電圧Ｖ１〜Ｖ２４が生成される前提となっている。しかしながら、オフリーク電流ＩＬが存在すると、例えば抵抗Ｒ２３〜Ｒ１９やＲ１４〜Ｒ１に流れる電流がＩ＋ＩＬになってしまうなどの事態が発生し、上記前提が崩れ、Ｄ／Ａ変換電圧ＶＤＱが電圧Ｖ１５からずれた電圧になってしまう。そして、Ｄ／Ａ変換電圧ＶＤＱが本来の電圧からずれた電圧になり、Ｄ／Ａ変換器の非直線性誤差（ＤＮＬ）が許容値（例えば１ＬＳＢの電圧）を越えてしまうと、適正なＤ／Ａ変換を実現できなくなってしまう。
【０１０７】
トランジスターのオン条件、オフ条件を満たしながら、図５のようなオフリーク電流の問題を回避するためには、図４Ａ、図４Ｂで説明したトランジスターの種類の設定によるしきい値電圧の設定手法だけでは、不十分な場合がある。
【０１０８】
例えば図５において、オフリーク電流ＩＬの電流値を小さくするためには、オフ状態のトランジスターＴＦ５のしきい値電圧を高くする必要がある。トランジスターＴＦ５のしきい値電圧を高くすることで、オフリーク電流ＩＬが減り、オフリーク電流ＩＬに起因する非直線性誤差を低減することが可能になる。
【０１０９】
しかしながら、例えばオン状態のトランジスターＴＦ４についても、しきい値電圧を高くしてしまうと、今度はオン抵抗ＲＯＮが増加し、オン抵抗ＲＯＮに起因する雑音が増加してしまう。このように雑音が増加すると、例えば後述する発振器用の回路装置にＤ／Ａ変換器を用いた場合に、発振周波数の位相雑音が増加する問題が生じる。
【０１１０】
このようなトランジスターのオン条件、オフ条件、オフリーク電流に起因する性能低下（非直線性誤差の増加）の回避条件などの種々の条件を満たすためには、しきい値電圧の微調整が必要である。
【０１１１】
ところが、図４Ａ、図４Ｂに示すようなトランジスターの種類の設定によるしきい値電圧の設定手法では、しきい値電圧の粗調整は可能であるが、微調整は難しい。例えばトランジスターの種類（製造プロセス）を増やして、しきい値電圧の微調整を実現する手法も考えられるが、この手法では、製造プロセスの種類の増加によるコストの増加や、手間・作業の増加・複雑化などの問題を招く。
【０１１２】
そこで本実施形態では、図４Ａ、図４Ｂに示すようなトランジスターの種類の設定によるしきい値電圧の設定に加えて、トランジスターのゲート長（チャネル長）の調整によるしきい値電圧の設定を行う。例えばトランジスターの種類の設定により、しきい値電圧の粗調整を行い、トランジスターのゲート長の調整により、しきい値電圧の微調整を実現する。こうすることで、トランジスターのオン条件、オフ条件、オフリーク電流に起因する性能低下の回避条件などを満たすことが可能なしきい値電圧の設定手法を実現できる。
【０１１３】
例えば図６Ａは、種類ＰＲＭ、ＰＲＬのＰ型、Ｎ型トランジスターにおけるゲート長Ｌとしきい値電圧ＶＴの関係の例を示す図である。例えば種類ＰＲＬ（低耐圧）のＰ型トランジスターでは、図６ＢのＦ１に示す短チャネル効果により、チャネル値Ｌが長くなった場合に、しきい値電圧ＶＴが増加する傾向にある。一方、種類ＰＲＭ（中耐圧）のＰ型トランジスター、Ｎ型トランジスター、及び種類ＰＲＬ（低耐圧）のＮ型トランジスターでは、図６ＢのＦ２に示す逆短チャネル効果により、ゲート長が長くなった場合に（長チャネル領域において）、しきい値電圧ＶＴが減少する傾向にある。
【０１１４】
例えば図６ＣのＦ３、Ｆ４は、短チャネル効果の場合の空乏層の様子を模式的に示す図である。Ｆ３はゲートによる空乏層であり、Ｆ４はソース・ドレイン（Ｎ型不純物領域）による空乏層である。短チャネル効果によるしきい値電圧の低下は、Ｆ３、Ｆ４の空乏層の影響により生じる。即ち空乏層中のアクセプターイオンが表面ポテンシャル（反転層）を低下させることで、しきい値電圧が低下してしまう。例えば図６Ｃではソース・ドレインによる空乏層がチャネル側に伸びることで、この部分でのアクセプターイオンが表面ポテンシャルを低下させ、しきい値電圧を低下させる。一方、図６ＤのＦ５、Ｆ６は、逆短チャネル効果の場合の空乏層の様子を模式的に示す図である。Ｆ５はゲートによる空乏層であり、Ｆ６はソース・ドレインによる空乏層である。図６ＤのＦ６では、ソース・ドレインによる空乏層の形状が図６ＣのＦ４とは異なっており、例えば空乏層中のアクセプターイオンの影響が少なくなる。
【０１１５】
本実施形態では、これらの短チャネル効果、逆短チャネル効果を逆手にとって利用し、ゲート長Ｌによるしきい値電圧の微調整を実現する。例えば種類ＰＲＬのＰ型トランジスターでは、ゲート長Ｌを長くすることで、短チャネル効果により、しきい値電圧をそのティピカル値から増加させることができる。一方、種類ＰＲＭのＰ型トランジスター、Ｎ型トランジスター、及び種類ＰＲＬのＮ型トランジスターでは、ゲート長Ｌを長くすることで、逆短チャネル効果により、しきい値電圧をそのティピカル値から減少させることができる。これにより、トランジスターのオン条件、オフ条件、オフリーク電流に起因する性能低下の回避条件などを満たすためのしきい値電圧の微調整が可能になる。
【０１１６】
なお、本実施形態では基板バイアス効果を利用して、トランジスターのしきい値電圧を設定してもよい。例えば最終段のセレクターブロックＢＬＦを構成する少なくとも１つのトランジスター（ＴＦ１〜ＴＦ６）を、基板電圧が制御されるトランジスターにすることで、これらのトランジスターのしきい値電圧の微調整を実現する。
【０１１７】
例えば図７Ａでは、基板電圧制御回路４２がＤ／Ａ変換器（回路装置）に設けられ、この基板電圧制御回路４２が、Ｐ型トランジスターＴＦＰの基板電圧として電圧ＶＢＰを供給する。またＮ型トランジスターＴＦＮの基板電圧として電圧ＶＢＮを供給する。Ｐ型トランジスターＴＦＰは、図２の最終段のセレクターブロックＢＬＦを構成するＰ型のトランジスターＴＦ４〜ＴＦ６の少なくとも１つである。Ｎ型トランジスターＴＦＮは、最終段のセレクターブロックＢＬＦを構成するＮ型のトランジスターＴＦ１〜ＴＦ３の少なくとも１つである。即ち、Ｐ型トランジスターＴＦＰの基板電圧としては、通常は高電位側の電源ＶＤＤＡの電圧（例えば０．９Ｖ）が供給されるが、基板電圧制御回路４２は、この電圧とは異なる電圧ＶＢＰを供給する。またＮ型トランジスターＴＦＮの基板電圧としては、通常は低電位側の電源ＶＳＳの電圧（例えば０Ｖ）が供給されるが、基板電圧制御回路４２は、この電圧とは異なる電圧ＶＢＮを供給する。
【０１１８】
例えば図７Ｂでは、Ｐ型トランジスターＴＦＰとしてＰ型トランジスターＴＦＰ１、ＴＦＰ２が設けられている。これらのＰ型トランジスターＴＦＰ１、ＴＦＰ２は、互いに電気的に分離されたＮ型ウェルに形成されている。そして基板電圧制御回路４２は、Ｐ型トランジスターＴＦＰ１のＮ型ウェルの電位を設定する基板電圧として、電圧ＶＢＰ１を供給する。またＰ型トランジスターＴＦＰ２のＮ型ウェルの電位を設定する基板電圧として、電圧ＶＢＰ２を供給する。こうすることで、Ｐ型トランジスターＴＦＰ１とＴＦＰ２のしきい値電圧を異なる電圧に設定できる。
【０１１９】
また図７Ｃでは、Ｎ型トランジスターＴＦＮとしてＮ型トランジスターＴＦＮ１、ＴＦＮ２が設けられている。これらのＮ型トランジスターＴＦＮ１、ＴＦＮ２は、互いに電気的に分離されたＰ型ウェルに形成されている。そして基板電圧制御回路４２は、Ｎ型トランジスターＴＦＮ１のＰ型ウェルの電位を設定する基板電圧として、電圧ＶＢＮ１を供給する。またＮ型トランジスターＴＦＮ２のＰ型ウェルの電位を設定する基板電圧として、電圧ＶＢＮ２を供給する。こうすることで、Ｎ型トランジスターＴＦＮ１とＴＦＮ２のしきい値電圧を異なる電圧に設定できる。
【０１２０】
以上のように例えば最終段のセクレターを構成するトランジスター（ＴＦ１〜ＴＦ６）の基板電圧を制御することで、これらのトランジスターのしきい値電圧を設定できる。これにより、トランジスターのオン条件、オフ条件、オフリーク電流に起因する性能低下の回避条件などを満たすためのしきい値電圧の微調整が可能になる。
【０１２１】
但し、基板電圧を制御する手法では、図７Ｂ、図７Ｃに示すように、電気的に分離されたウェル（Ｐ型、Ｎ型）を形成する必要があるため、回路のレイアウト面積が増加してしまう。これに対してゲート長Ｌを設定する手法では、例えばゲート長を長くしても、回路のレイアウト面積は殆ど増加しない。従って、この点においてはゲート長Ｌを設定する手法の方が有利である。
【０１２２】
３．しきい値電圧の設定の具体例
図８にしきい値電圧の設定の具体例を示す。図８では、Ｐ型のトランジスターＴＡ２１〜ＴＡ２４、ＴＢ１１、ＴＢ１２、ＴＦ６として、種類ＰＲＨ（高耐圧）のＰ型のトランジスターを用いている。これらのトランジスターのゲート長はＬ＝０．４μｍに設定されている。この種類ＰＲＨのＰ型のトランジスターは、しきい値電圧のティピカル値が０．６Ｖになっている。例えば図４Ａで説明したように最終段のトランジスターＴＦ６の入力電圧範囲は０．９〜０．７５Ｖであり、ＶＩＮｍｉｎ＝０．７５Ｖである。従って、トランジスターＴＦ６のしきい値電圧ＶＴＰＨが、種類ＰＲＨのしきい値電圧のティピカル値である０．６Ｖに設定されていても、トランジスターのオン条件、オフ条件等を満たすことができる。
【０１２３】
また図８では、Ｐ型のトランジスターＴＡ１３〜ＴＡ２０、ＴＢ７〜ＴＢ１０として、種類ＰＲＬ（低耐圧）のトランジスターを用いている。これらのトランジスターのゲート長はＬ＝０．４μｍに設定されている。この種類ＰＲＬのトランジスターは、しきい値電圧のティピカル値が０．２５Ｖになっている。
【０１２４】
このように本実施形態では、電源ＶＤＤＡのノードから遠い側のトランジスターＴＡ１３〜ＴＡ２０、ＴＢ７〜ＴＢ１０として、しきい値電圧が低い種類ＰＲＬのトランジスターを用いている。これにより、これらのトランジスターＴＡ１３〜ＴＡ２０、ＴＢ７〜ＴＢ１０のしきい値電圧を、電源ＶＤＤＡのノードから近い側のトランジスターＴＡ２１〜ＴＡ２４、ＴＢ１１、ＴＢ１２に比べて、低い電圧に設定できるようになる。
【０１２５】
また図８では、Ｎ型のトランジスターＴＡ１〜ＴＡ４、ＴＢ１、ＴＢ２、ＴＦ１として、種類ＰＲＨ（高耐圧）のＮ型のトランジスターを用いている。これらのトランジスターのゲート長はＬ＝０．４μｍに設定されている。この種類ＰＲＨのＮ型トランジスターは、しきい値電圧のティピカル値が０．６Ｖになっている。例えば図４Ｂで説明したように最終段のトランジスターＴＦ１の入力電圧範囲は０．１５〜０Ｖであり、（ＶＤＤＡ−ＶＩＮ）ｍｉｎ＝０．７５Ｖである。従って、トランジスターＴＦ１のしきい値電圧ＶＴＮＨが、種類ＰＲＨのしきい値電圧のティピカル値である０．６Ｖに設定されていても、トランジスターのオン条件、オフ条件等を満たすことができる。
【０１２６】
また図８では、Ｎ型のトランジスターＴＡ５〜ＴＡ１２、ＴＢ３〜ＴＢ６として、種類ＰＲＬ（低耐圧）のＮ型のトランジスターを用いている。これらのトランジスターのゲート長はＬ＝０．４μｍに設定されている。この種類ＰＲＬのＮ型のトランジスターは、しきい値電圧のティピカル値が０．２５Ｖになっている。
【０１２７】
このように本実施形態では、電源ＶＳＳのノードから遠い側のトランジスターＴＡ５〜ＴＡ１２、ＴＢ３〜ＴＢ６として、しきい値電圧が低い種類ＰＲＬのトランジスターを用いている。これにより、これらのトランジスターＴＡ５〜ＴＡ１２、ＴＢ３〜ＴＢ６のしきい値電圧を、電源ＶＳＳのノードから近い側のトランジスターＴＡ１〜ＴＡ４、ＴＢ１、ＴＢ２に比べて、低い電圧に設定できるようになる。
【０１２８】
また図８では、最終段のＰ型のトランジスターＴＦ５として、しきい値電圧のティピカル値が０．４５Ｖである種類ＰＲＭ（中耐圧）のトランジスターを用いている。そして、このトランジスターＴＦ５のゲート長Ｌは、標準のゲート長である０．４μｍよりも長くなっている。図６Ａに示すように、種類ＰＲＭのＰ型トランジスターは、逆短チャネル効果により、ゲート長を長くすることで、しきい値電圧が低くなる。これを利用してトランジスターＴＦ５のしきい値電圧をＶＴＰＭ＜０．４５Ｖに設定する。例えばゲート長Ｌを２μｍ以上に設定することで、しきい値電圧ＶＴＰＭをティピカル値である０．４５Ｖから例えば０．０５〜０．１Ｖ程度、低い電圧にする。図４Ａで説明したようにトランジスターＴＦ５の入力電圧範囲は０．７５〜０．６Ｖであり、ＶＩＮｍｉｎ＝０．６Ｖである。従って、トランジスターＴＦ５のしきい値電圧をＶＴＰＭ＜０．４５Ｖに設定することで、トランジスターのオン条件、オフ条件、オフリーク電流に起因する性能低下の回避条件などを満たすことが可能になる。例えば、オン条件であるＶＩＮｍｉｎ＝０．６Ｖ＞ＶＴＰＭ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳを満たすことができる。またオフ条件であるＶＴＰＭ−ＶＰＲ−ＶＴＳ＞０も満たすことができる。またゲート長Ｌを長くすることよるしきい値電圧の微調整により、オフリーク電流に起因する性能低下の回避条件等も満たすことができる。
【０１２９】
また図８では、最終段のＰ型のトランジスターＴＦ４として、しきい値電圧のティピカル値が０．２５Ｖである種類ＰＲＬ（低耐圧）のトランジスターを用いている。そして、このトランジスターＴＦ４のゲート長Ｌは、標準のゲート長である０．４μｍよりも長くなっている。図６Ａに示すように、種類ＰＲＬのＰ型のトランジスターは、短チャネル効果により、ゲート長を長くすることで、しきい値電圧が高くなる。これを利用してトランジスターＴＦ４のしきい値電圧ＶＴＰＬを、ティピカル値である０．２５Ｖよりも少しだけ高い電圧に設定する。トランジスターＴＦ４の入力電圧範囲は０．６〜０．４５Ｖであり、ＶＩＮｍｉｎ＝０．４５Ｖである。従って、オン条件であるＶＩＮｍｉｎ＝０．４５Ｖ＞ＶＴＰＬ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳを満たすことができる。またオフ条件であるＶＴＰＬ−ＶＰＲ−ＶＴＳ＞０も満たすことができる。またゲート長Ｌを長くすることによるしきい値電圧の微調整により、オフリーク電流に起因する性能低下の回避条件等も満たすことができる。
【０１３０】
また図８では、最終段のＮ型のトランジスターＴＦ３として、しきい値電圧のティピカル値が０．４５Ｖである種類ＰＲＭ（中耐圧）のトランジスターを用いている。そして、このトランジスターＴＦ３のゲート長Ｌは、標準のゲート長である０．４μｍよりも長くなっている。図６Ａに示すように、種類ＰＲＭのＮ型のトランジスターは、逆短チャネル効果により、ゲート長を長くすることで、しきい値電圧が低くなる。これを利用してトランジスターＴＦ３のしきい値電圧ＶＴＮＬを、ティピカル値よりも低い電圧に設定する。例えばゲート長Ｌを２μｍ以上に設定することで、しきい値電圧ＶＴＮＬをティピカル値である０．４５Ｖから例えば０．１〜０．１５Ｖ程度、低い電圧にする。トランジスターＴＦ３の入力電圧範囲は０．４５〜０．３Ｖであり、（ＶＤＤＡ−ＶＩＮ）ｍｉｎ＝０．４５Ｖである。従って、オン条件である（ＶＤＤＡ−ＶＩＮ）ｍｉｎ＝０．４５Ｖ＞ＶＴＮＬ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳを満たすことができる。またオフ条件であるＶＴＮＬ−ＶＰＲ−ＶＴＳ＞０も満たすことができる。またゲート長Ｌを長くすることによるしきい値電圧の微調整により、オフリーク電流に起因する性能低下の回避条件等も満たすことができる。
【０１３１】
また図８では、最終段のＮ型のトランジスターＴＦ２として、しきい値電圧のティピカル値が０．４５Ｖである種類ＰＲＭ（中耐圧）のトランジスターを用いている。そして、このトランジスターＴＦ２のゲート長Ｌは、標準のゲート長である０．４μｍよりも少しだけ短くなっている。種類ＰＲＭのＮ型のトランジスターは逆短チャネル効果のトランジスターであるため、ゲート長Ｌを少しだけ短くすることで、トランジスターＴＦ２のしきい値電圧ＶＴＮＭを、ティピカル値である０．４５Ｖよりも少しだけ高い電圧に設定できる。トランジスターＴＦ２の入力電圧範囲は０．３〜０．１５Ｖであり、（ＶＤＤＡ−ＶＩＮ）ｍｉｎ＝０．６Ｖである。従って、オン条件である（ＶＤＤＡ−ＶＩＮ）ｍｉｎ＝０．６Ｖ＞ＶＴＮＭ＋ＶＢＳ＋ＶＰＲ＋ＶＴＳを満たすことができる。またオフ条件であるＶＴＮＭ−ＶＰＲ−ＶＴＳ＞０も満たすことができる。またゲート長Ｌを長くすることによるしきい値電圧の微調整により、オフリーク電流に起因する性能低下の回避条件等も満たすことができる。
【０１３２】
例えば図８において、オフリーク電流に起因する性能低下の回避条件が厳しくなる場所は、Ｐ型トランジスターとＮ型トランジスターの境界である。即ち、図５のオフリーク電流ＩＬが発生するトランジスターが、Ｐ型のトランジスターＴＦ４であり、オン状態となってオフリーク電流ＩＬが流れるトランジスターが、Ｎ型のトランジスターＴＦ３である場合である。この場合にも、ゲート長Ｌによりしきい値電圧を微調整することで、オフリーク電流に起因する非直線性誤差の増加などの性能低下を回避できるようになる。
【０１３３】
図９はしきい値電圧の設定の他の具体例である。図９では、１段目のセレクターブロック（ＢＬＡ）は、１２８個のトランジスターＴＡ１〜ＴＡ１２８により構成され、２段目のセレクターブロック（ＢＬＢ）は、３２個のトランジスターＴＢ１〜ＴＢ３２により構成される。即ち、１段目のセレクターブロックは、３２個の４入力／１出力のセレクターにより構成され、２段目のセレクターブロックは、１６個の２入力／１出力のセレクターにより構成される。また３段目のセレクターブロックは、１６個のトランジスターＴＣ１〜ＴＣ１６により構成され、最終段のセレクターブロックは、８個のトランジスターＴＦ１〜ＴＦ８により構成される。即ち、３段目のセレクターブロックは、８個の２入力／１出力のセレクターにより構成され、最終段目のセレクターブロックは、１個の８入力／１出力のセレクターにより構成される。なお、これらのトランジスターに対する種類ＰＲＨ、ＰＲＭ、ＰＲＬの設定や、ゲート長Ｌの設定は、図８と同様であるため、詳細な説明は省略する。
【０１３４】
４．電源回路
図１０Ａに本実施形態の回路装置５００と、回路装置５００を含む電子機器の構成例を示す。なお電子機器や回路装置５００は他の構成要素を含むことができるが、ここでは図示を省略している。
【０１３５】
回路装置５００は、図１〜図９で説明した本実施形態のＤ／Ａ変換器１００と、Ｄ／Ａ変換器１００に電源電圧（ＶＤＤＡ）を供給する電源回路４４を含む。そして電源回路４４は、トランジスターの仕事関数差に基づき生成された基準電圧を生成する基準電圧生成回路４５を有し、基準電圧生成回路４５により生成された基準電圧を電源電圧（ＶＤＤＡ）として、Ｄ／Ａ変換器１００に供給する。
【０１３６】
図１０Ａの電子機器は、スイッチングレギュレーター５６０（広義には外部電源回路）と、回路装置５００を含む。回路装置５００の電源回路４４には、スイッチングレギュレーター５６０から外部電源（ＶＤＤ）が供給される。
【０１３７】
スイッチングレギュレーター５６０は、例えばトランジスター等のスイッチ素子とインダクター、キャパシター、ダイオード等で構成される。そして、スイッチ素子がオンになるオン期間では、電源（ＶＤＤＥ）とインダクターの一端がスイッチ素子を介して接続されてインダクターが駆動されると共にキャパシターに電荷が供給される。スイッチ素子がオフになるオフ期間では、電源とインダクターの一端が遮断され、インダクターに蓄えられたエネルギーが放電されてダイオードを介したキャパシターに電荷が供給される。スイッチングレギュレーター５６０の出力電圧をフィードバックすることにより、オン期間とオフ期間のデューティーが制御され、出力電圧が一定に保たれる。
【０１３８】
なお、スイッチングレギュレーター５６０の構成はこれに限定されず、スイッチ素子のオンオフにより断続的に電源を接続及び遮断するＤＣ−ＤＣコンバーターであればよい。
【０１３９】
このようなスイッチングレギュレーター５６０は、リニアレギュレーターのような抵抗による電力ロスがほとんどないため、リニアレギュレーターに比べて低消費電力である。一方、スイッチ素子によりチョッピングを行うため、リニアレギュレーターに比べて、生成される電源電圧（ＶＤＤ）のノイズが大きい。この点、図１０Ａの構成では、仕事関数差に基づき電源電圧（ＶＤＤＡ）を生成することで、電源回路４４の消費電力を抑えつつ、高いＰＳＲＲ（Power Supply Rejection Ratio）を実現することが可能であり、スイッチングレギュレーター５６０と電源回路４４を含めた電源システム全体としての低消費電力化や低ノイズ化が可能になる。例えばＰＳＲＲが高ければ、スイッチングレギュレーター５６０が生成する電源電圧（ＶＤＤ）のノイズを十分に低減できる。
【０１４０】
図１０Ｂに、基準電圧生成回路４５の第１の構成例を示す。図１０Ｂの基準電圧生成回路４５は、トランジスターＴＡａ、ＴＡｂ、ＴＡｃ、ＴＡｄ、ＴＡｅ、抵抗ＲＮＡ、ＲＰＡ、ＲＧＡ、キャパシターＣＡ、電流源ＩＧＡを含む。
【０１４１】
トランジスターＴＡａとトランジスターＴＡｂは、カレントミラー回路を構成し、トランジスターＴＡｃとトランジスターＴＡｄに電流を供給する。トランジスターＴＡｃとトランジスターＴＡｄは差動対を構成する。電流源ＩＧＡは、差動対にバイアス電流を供給する。トランジスターＴＡａ、ＴＡｂは例えばＰ型トランジスター（広義には第１導電型のトランジスター）であり、トランジスターＴＡｃ、ＴＡｄはＮ型トランジスター（広義には第２導電型のトランジスター）である。またトランジスターＴＡａ、ＴＡｂ、ＴＡｄはエンハンスメント型のトランジスターであり、トランジスターＴＡｃはデプレッション型のトランジスターである。
【０１４２】
トランジスターＴＡａ、ＴＡｂのソースにはＶＤＤの電源電圧が供給され、トランジスターＴＡａ、ＴＡｂのゲート電極はトランジスターＴＡｃのドレインのノードＮＡａに接続される。
【０１４３】
トランジスターＴＡｃ、ＴＡｄは、ノードＮＡａ、ＮＡｂとノードＮＡｆ、ＮＡｃとの間に設けられる。またノードＮＡｆとノードＮＡｃとの間には抵抗ＲＮＡが設けられる。トランジスターＴＡｃのゲート電極には、ＶＳＳの電源電圧が入力される。トランジスターＴＡｄのゲート電極は、ノードＮＡｄに接続される。電流源ＩＧＡは、ノードＮＡｃとＶＳＳの電源ノードとの間に設けられる。
【０１４４】
トランジスターＴＡｅはデプレッション型のＮ型トランジスターである。トランジスターＴＡｅは、ＶＤＤの電源ノードＮＤＧと出力ノードＮＡｅ（抵抗ＲＰＡの一端）との間に設けられ、そのゲート電極に差動対の出力ノードＮＡｂが接続される。即ち、トランジスターＴＡｅは、トランジスターＴＡｄのドレイン電圧に基づきゲート電圧が制御される。キャパシターＣＡは、ノードＮＡｂとＶＳＳのノードとの間に設けられる。抵抗ＲＰＡは、出力ノードＮＡｅとノードＮＡｄの間に設けられ、一端（ノードＮＡｅ）の電圧を、基準電圧である電源電圧ＶＤＤＡとして出力する。抵抗ＲＧＡは、ノードＮＡｄとＶＳＳのノードとの間に設けられる。
【０１４５】
トランジスターＴＡｄは、トランジスターＴＡｃとはゲート電極の導電性が異なるトランジスターになっている。例えばトランジスターＴＡｃのゲート電極はＮ型であり、トランジスターＴＡｄのゲート電極はＰ型となっている。例えばトランジスターＴＡｃとＴＡｄは、基板の不純物濃度やチャネルの不純物濃度は同じであるが、ゲート電極の導電性が異なっており、ゲート電極の不純物濃度が異なっている。
【０１４６】
例えば、ＭＯＳトランジスターのしきい値電圧は、Ｖｔｈ＝φＭＳ−ＱＳＳ／ＣＯＸ＋２φＦ＋ＱＤ／ＣＯＸと表すことができる。ここでφＭＳは、ゲート電極と基板の仕事関数差であり、ＱＳＳは酸化膜内の固定電荷であり、ＣＯＸはゲート酸化膜の単位面積当たりの容量であり、φＦはフェルミ準位であり、ＱＤは空乏層内の電荷である。トランジスターＴＡｃのＮ型ゲート電極の不純物濃度と、トランジスターＴＡｄのＰ型ゲート電極の不純物濃度の設定により、デプレッション型のトランジスターＴＡｃのしきい値電圧ＶＴ１は例えば−０．５２Ｖに設定されており、エンハンスメント型のトランジスターＴＡｄのしきい値電圧ＶＴ２は例えば０．４５Ｖに設定されている。従って、基準電圧生成回路４５の出力ノードＮＡｅには、ＶＴ２−ＶＴ１＝０．９７Ｖの基準電圧が、電源電圧ＶＤＤＡとして出力されるようになる。即ち、スイッチングレギュレーター５６０からの電源ＶＤＤが変動した場合にも、一定電圧の電源電圧ＶＤＤＡを供給することが可能になる。
【０１４７】
図１１に、基準電圧生成回路４５の第２の構成例を示す。図１１の基準電圧生成回路４５は、第１の仕事関数差アンプＲＥＧ１、第２の仕事関数差アンプＲＥＧ２を含む。第１の仕事関数差アンプＲＥＧ１は、トランジスターＴＢａ、ＴＢｂ、ＴＢｃ、ＴＢｄ、ＴＢｅ、抵抗ＲＮＢ、ＲＰＢ、ＲＧＢ、キャパシターＣＢ、電流源ＩＧＢを含む。第２の仕事関数差アンプＲＥＧ２は、トランジスターＴＡａ、ＴＡｂ、ＴＡｃ、ＴＡｄ、ＴＡｅ、抵抗ＲＮＡ、ＲＰＡ、ＲＧＡ、キャパシターＣＡ、電流源ＩＧＡを含む。
【０１４８】
第１、第２の仕事関数差アンプＲＥＧ１、ＲＥＧ２の構成は、図１０Ｂの回路の構成と同様である。即ち、図１１では、図１０Ｂの構成の回路が直列に接続された構成となっている。具体的には、第１の仕事関数差アンプＲＥＧ１が、基準電圧である出力電圧Ｖｒｅｇを生成し、この出力電圧Ｖｒｅｇが、第２の仕事関数差アンプＲＥＧ２の電源ノードＮＤＧに対して供給される。即ち、同じ回路構成の仕事関数差アンプが２段積みとなる構成となっている。そして第２の仕事関数差アンプＲＥＧ２により生成された基準電圧が、電源電圧ＶＤＤＡとして出力される。具体的には、第１の仕事関数差アンプＲＥＧ１が電圧Ｖｒｅｇ＝０．９７Ｖを出力し、第２の仕事関数差アンプＲＥＧ２が電圧Ｖｒｅｇ＝０．９７Ｖを電源として電源電圧ＶＤＤＡ＝０．９Ｖを出力する。
【０１４９】
このように、第１の仕事関数差アンプＲＥＧ１と第２の仕事関数差アンプＲＥＧ２を直列に接続することによって、図１０Ｂのような１段の仕事関数差アンプよりも、更にＰＳＲＲを向上できる。
【０１５０】
以上に説明した図１０Ａ〜図１１の構成によれば、トランジスターの仕事関数差に基づいて基準電圧が生成され、その基準電圧が電源電圧ＶＤＤＡとして、Ｄ／Ａ変換器１００等の回路装置５００の各回路に供給される。これにより、Ｄ／Ａ変換器１００や回路装置５００の低消費電力化を実現できる。
【０１５１】
例えば本実施形態の比較例として、基準電圧生成回路４５としてバンドギャップリファレンス回路を用いる手法が考えられる。しかしながら、バンドギャップリファレンス回路は、バンドギャップ電圧の温度依存性をキャンセルするために複数のバイポーラートランジスターを用いており、それらに流すバイアス電流等によって、消費電流が大きい回路となってしまう。そのため、高いＰＳＲＲを維持しつつ、消費電流を絞ることが難しいという課題がある。電源のノイズ特性は、例えば回路装置５００を発振器に適用した場合には、発振器の発振信号の精度（例えば位相ノイズ特性）に影響する。このため、高いＰＳＲＲが必要であり、この点からバンドギャップリファレンス回路を用いた電源回路では低消費電力化に限界がある。
【０１５２】
この点、本実施形態の電源回路４４ではトランジスターの仕事関数差に基づいて電源電圧ＶＤＤＡを生成することで、バンドギャップリファレンス回路を用いる場合に比べて消費電流を低下させつつ、高いＰＳＲＲを維持できる。例えば、ゲート電極と基板の間の仕事関数が異なるトランジスターＴＡｃとトランジスターＴＡｄで差動対を構成し、その差動対の出力をトランジスターＴＡｅにより差動対にフィードバックすることで、電源電圧ＶＤＤＡ（基準電圧）を生成できる。このように、仕事関数差を用いた場合には簡素な構成で電源回路４４を構成できるので、バイアス電流を小さくすることが容易である。
【０１５３】
また本実施形態の電源回路４４によれば、高いＰＳＲＲが得られることから、より上流側の外部電源として、図１０Ａに示すようにスイッチングレギュレーター５６０を用いることが可能となる。即ち、スイッチングレギュレーター５６０により発生するノイズを、高いＰＳＳＲの電源回路４４により除去できる。
【０１５４】
また図１０Ｂ、図１１に示す基準電圧生成回路４５は、バンドギャップリファレンス回路に比べて、回路規模が小さいという利点がある。このため、例えば回路装置の各回路ブロック毎に基準電圧生成回路４５を設けるというような、電源回路４４の構成が可能になる。例えばＤ／Ａ変換器１００を含むＤ／Ａ変換部には、第１の基準電圧生成回路が電源電圧を供給し、後述するＡ／Ｄ変換部、処理部には、各々、第２、第３の基準電圧生成回路が電源電圧を供給するというような構成が可能になる。これにより基準電圧生成回路を用いた電源分離が可能になる。
【０１５５】
そして図１０Ａ〜図１１で説明したような電源回路４４を用いた場合には、ＶＤＤＡの電圧がトランジスターの仕事関数差を用いて生成されるため、ＶＤＤＡが例えば０．９Ｖというように非常に低い電圧になる。従って、ＶＤＤＡが供給されるＤ／Ａ変換器１００の適正なＤ／Ａ変換（電圧選択）を実現できなくなるおそれがある。
【０１５６】
この点、図１〜図９で説明した本実施形態のＤ／Ａ変換器１００では、前述したように、電源ノードから遠い側のトランジスターのしきい値電圧を、近い側のトランジスターに比べて低い電圧に設定する手法を採用している。また、しきい値電圧の設定を、トランジスターの種類による粗調整やゲート長による微調整により実現している。従って、ＶＤＤＡの電圧が例えば０．９Ｖというように非常に低い電圧である場合にも、Ｄ／Ａ変換器１００の適正なＤ／Ａ変換を実現することが可能になる。
【０１５７】
５．回路装置
次に本実施形態のＤ／Ａ変換器１００を有する回路装置の構成の一例について説明する。例えば図１２の回路装置は、ＤＴＣＸＯやＯＣＸＯ等のデジタル方式の発振器を実現する回路装置（半導体チップ）である。この回路装置と振動子ＸＴＡＬをパッケージに収納することで、デジタル方式の発振器が実現される。
【０１５８】
図１２の回路装置は、Ａ／Ｄ変換部２０、処理部５０、発振信号生成回路１４０を含む。また回路装置は温度センサー部１０、バッファー回路１６０を含むことができる。なお回路装置の構成は図１２の構成には限定されず、その一部の構成要素（例えば温度センサー部、バッファー回路、Ａ／Ｄ変換部等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１５９】
振動子ＸＴＡＬは、例えば水晶振動子等の圧電振動子である。振動子ＸＴＡＬは恒温槽内に設けられるオーブン型振動子（ＯＣＸＯ）であってもよい。振動子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。振動子ＸＴＡＬとしては、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。振動子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
【０１６０】
温度センサー部１０は、温度検出電圧ＶＴＤを出力する。具体的には、環境（回路装置）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。
【０１６１】
Ａ／Ｄ変換部２０は、温度センサー部１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤ（Ａ／Ｄ結果データ）を出力する。Ａ／Ｄ変換部２０のＡ／Ｄ変換方式としては、例えば逐次比較方式や逐次比較方式に類似する方式などを採用できる。なおＡ／Ｄ変換方式はこのような方式には限定されず、種々の方式（計数型、並列比較型又は直並列型等）を採用できる。このＡ／Ｄ変換部２０にも図１、図２等の本実施形態のＤ／Ａ変換器を用いることができる。
【０１６２】
処理部５０（ＤＳＰ部：デジタル信号処理部）は種々の信号処理を行う。例えば処理部５０（温度補償部）は、温度検出データＤＴＤに基づいて発振周波数（発振信号の周波数）の温度補償処理を行う。そして発振周波数の周波数制御データＤＤＳを出力する。具体的には処理部５０は、温度に応じて変化する温度検出データＤＴＤ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化があった場合にも発振周波数を一定にするための温度補償処理を行う。この処理部５０は、ゲートアレイ等のＡＳＩＣ回路により実現してもよいし、プロセッサーとプロセッサー上で動作するプログラムにより実現してもよい。
【０１６３】
発振信号生成回路１４０は発振信号ＳＳＣを生成する。例えば発振信号生成回路１４０は、処理部５０からの周波数制御データＤＤＳと振動子ＸＴＡＬを用いて、周波数制御データＤＤＳにより設定される発振周波数の発振信号ＳＳＣを生成する。一例としては、発振信号生成回路１４０は、周波数制御データＤＤＳにより設定される発振周波数で振動子ＸＴＡＬを発振させて、発振信号ＳＳＣを生成する。
【０１６４】
なお発振信号生成回路１４０は、ダイレクト・デジタル・シンセサイザー方式で発振信号ＳＳＣを生成する回路であってもよい。例えば振動子ＸＴＡＬ（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＤＳで設定される発振周波数の発振信号ＳＳＣをデジタル的に生成してもよい。
【０１６５】
発振信号生成回路１４０は、Ｄ／Ａ変換部８０と発振回路１５０を含むことができる。但し発振信号生成回路１４０は、このような構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１６６】
Ｄ／Ａ変換部８０は、処理部５０からの周波数制御データＤＤＳ（処理部の出力データ）のＤ／Ａ変換を行う。Ｄ／Ａ変換部８０に入力される周波数制御データＤＤＳは、処理部５０による温度補償処理後の周波数制御データ（周波数制御コード）である。
【０１６７】
発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱと振動子ＸＴＡＬを用いて、発振信号ＳＳＣを生成する。発振回路１５０は、第１、第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬに接続される。例えば発振回路１５０は、振動子ＸＴＡＬ（圧電振動子、共振子等）を発振させることで、発振信号ＳＳＣを生成する。具体的には発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱを周波数制御電圧（発振制御電圧）とした発振周波数で、振動子ＸＴＡＬを発振させる。例えば発振回路１５０が、電圧制御により振動子ＸＴＡＬの発振を制御する回路（ＶＣＯ）である場合には、発振回路１５０は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター（バリキャップ等）を含むことできる。
【０１６８】
なお、前述のように発振回路１５０はダイレクト・デジタル・シンセサイザー方式により実現してもよく、この場合には振動子ＸＴＡＬの発振周波数はリファレンス周波数となり、発振信号ＳＳＣの発振周波数とは異なる周波数になる。
【０１６９】
バッファー回路１６０は、発振信号生成回路１４０（発振回路１５０）で生成された発振信号ＳＳＣのバッファリングを行って、バッファリング後の信号ＳＱを出力する。即ち、外部の負荷を十分に駆動できるようにするためのバッファリングを行う。信号ＳＱは例えばクリップドサイン波信号である。但し信号ＳＱは矩形波信号であってもよい。或いはバッファー回路１６０は、信号ＳＱとしてクリップドサイン波信号と矩形波信号の両方の出力が可能な回路であってもよい。
【０１７０】
図１３に本実施形態の回路装置の詳細な構成例を示す。図１３ではＤ／Ａ変換部８０が、変調回路９０とＤ／Ａ変換器１００とフィルター回路１２０を含む。
【０１７１】
Ｄ／Ａ変換部８０の変調回路９０は、処理部５０からｉ＝（ｎ＋ｍ）ビットの周波数制御データＤＤＳを受ける（ｉ、ｎ、ｍは１以上の整数）。一例としてはｉ＝２０、ｎ＝１６、ｍ＝４である。そして変調回路９０は、周波数制御データＤＤＳのｍビット（例えば４ビット）のデータに基づいて、周波数制御データＤＤＳのｎビット（例えば１６ビット）のデータを変調する。具体的には変調回路９０は、周波数制御データＤＤＳのＰＷＭ変調を行う。なお変調回路９０の変調方式はＰＷＭ変調（パルス幅変調）には限定されず、例えばＰＤＭ変調（パルス密度変調）等のパルス変調であってもよく、パルス変調以外の変調方式であってもよい。例えば周波数制御データＤＤＳのｎビットのデータに対して、ｍビットのディザー処理（ディザリング処理）を行うことでビット拡張（ｎビットからｉビットへのビット拡張）を実現してもよい。
【０１７２】
Ｄ／Ａ変換器１００は、変調回路９０により変調されたｎビットのデータのＤ／Ａ変換を行う。例えばｎ＝１６ビットのデータのＤ／Ａ変換を行う。
【０１７３】
フィルター回路１２０は、Ｄ／Ａ変換器１００の出力電圧ＶＤＡを平滑化する。例えばローパスフィルター処理を行って出力電圧ＶＤＡを平滑化する。このようなフィルター回路１２０を設けることで、例えばＰＷＭ変調された信号のＰＷＭ復調が可能になる。このフィルター回路１２０のカットオフ周波数は、変調回路９０のＰＷＭ変調の周波数に応じて設定できる。即ちＤ／Ａ変換器１００からの出力電圧ＶＤＡの信号は、ＰＷＭ変調の基本周波数及び高調波成分のリプルを含むため、フィルター回路１２０により、このリップルを減衰させる。なおフィルター回路１２０としては、例えば抵抗又はキャパシター等の受動素子を用いたパッシブフィルターを採用できる。但しフィルター回路１２０としてＳＣＦなどのアクティブフィルターを用いることも可能である。
【０１７４】
例えば温度補償型発振器であるＴＣＸＯでは、周波数精度の向上と低消費電力化への要求がある。例えばＧＰＳ内蔵の時計や脈波等の生体情報の測定機器などのウェアラブル機器では、バッテリーによる動作継続時間を長くする必要がある。このため、基準信号源となるＴＣＸＯに対しては、周波数精度を確保しながら、より低消費電力であることが要求される。
【０１７５】
また通信端末と基地局との通信方式としては種々の方式が提案されている。例えばＴＤＤ（Time Division Duplex）方式では、各機器は割り当てられたタイムスロットにおいてデータを送信する。そしてタイムスロット（上がり回線スロット、下り回線スロット）の間にガードタイムが設定されることで、タイムスロットが重なるのが防止される。次世代の通信システムでは、例えば１つの周波数帯域（例えば５０ＧＨｚ）を用いて、ＴＤＤ方式でデータ通信することが提案されている。
【０１７６】
しかしながら、このようなＴＤＤ方式を採用した場合には、各機器において時刻同期を行う必要があり、正確な絶対時刻の計時が要求される。このような要求を実現するために、例えば各機器に、基準信号源として原子時計（原子発振器）を設ける手法も考えられるが、機器の高コスト化を招いたり、機器が大型化するなどの問題が生じる。
【０１７７】
またＴＣＸＯには、アナログ方式の温度補償型発振器であるＡＴＣＸＯと、デジタル方式の温度補償型発振器であるＤＴＣＸＯがある。
【０１７８】
そして基準信号源としてＡＴＣＸＯを用いた場合に、周波数精度を高精度化しようとすると、回路装置のチップサイズが増加してしまい、低コスト化や低消費電力化の実現が難しくなる。一方、ＤＴＣＸＯでは、回路装置のチップサイズをそれほど大きくすることなく、周波数精度の高精度化を実現できるという利点がある。
【０１７９】
しかしながら、ＤＴＣＸＯ等のデジタル方式の発振器では、その発振周波数の周波数ドリフトが原因で、発振器が組み込まれた通信装置において通信エラー等が発生してしまうという問題がある。例えばデジタル方式の発振器では、温度センサー部からの温度検出電圧をＡ／Ｄ変換し、得られた温度検出データに基づいて周波数制御データの温度補償処理を行い、当該周波数制御データに基づいて発振信号を生成する。この場合に、温度変化により周波数制御データの値が大きく変化すると、これが原因で周波数ホッピングの問題が生じることが判明した。このような周波数ホッピングが生じると、ＧＰＳ関連の通信装置を例にとれば、ＧＰＳのロックが外れてしまうなどの問題が発生してしまう。
【０１８０】
このような周波数ホッピングを原因とする通信エラーの発生を抑制し、周波数精度の向上を図るためには、Ｄ／Ａ変換部８０の分解能をできる限り高くする必要がある。
【０１８１】
しかしながら、例えば抵抗ストリング型等のＤ／Ａ変換器１００だけで、例えばｉ＝２０ビットというような高分解能のＤ／Ａ変換を実現するのは困難である。またＤ／Ａ変換部８０の出力雑音が大きいと、当該雑音が原因となって、周波数精度の向上の実現が難しくなる。
【０１８２】
そこで図１３では、Ｄ／Ａ変換部８０に変調回路９０を設ける。また処理部５０は、Ｄ／Ａ変換器１００の分解能であるｎビット（例えば１６ビット）よりもビット数が多いｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを出力する。処理部５０は、例えば温度補償処理等のデジタル信号処理を実現するために、浮動小数点演算等を行っているため、このようなｎビット（例えばｎ＝１６ビット）よりもビット数が多いｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを出力することは容易である。
【０１８３】
そして変調回路９０は、ｉ＝ｍ＋ｎのうちのｍビットのデータに基づいて、ｉ＝ｍ＋ｎのうちのｎビットのデータの変調（ＰＷＭ変調等）を行い、変調後のｎビットのデータＤＭをＤ／Ａ変換器１００に出力する。そしてＤ／Ａ変換器１００がデータＤＭのＤ／Ａ変換を行い、得られた出力電圧ＶＤＡの平滑化処理をフィルター回路１２０が行うことで、ｉ＝ｍ＋ｎビット（例えば２０ビット）というような高分解能のＤ／Ａ変換を実現できるようになる。
【０１８４】
この構成によれば、Ｄ／Ａ変換器１００として例えば出力雑音が少ない抵抗ストリング型等を採用できるため、Ｄ／Ａ変換部８０の出力雑音を低減でき、周波数精度の劣化の抑制が容易になる。例えば変調回路９０での変調により雑音が発生するが、当該雑音についても、フィルター回路１２０のカットオフ周波数の設定により十分に減衰することができ、当該雑音を原因とする周波数精度の劣化を抑制できる。
【０１８５】
なおＤ／Ａ変換部８０の分解能はｉ＝２０ビットには限定されず、２０ビットよりも高い分解能であってもよいし、低い分解能であってもよい。また変調回路９０の変調のビット数もｍ＝４ビットには限定されず、４ビットよりも大きくてもよいし（例えばｍ＝８ビット）、小さくてもよい。
【０１８６】
また図１３では、Ｄ／Ａ変換部８０の前段に、温度補償処理等のデジタル信号処理を行う処理部５０が設けられていることを、有効活用している。即ち、処理部５０は、例えば浮動小数点演算などにより、高精度で、温度補償処理等のデジタル信号処理を実行している。従って、例えば浮動小数点演算の結果の仮数部の下位ビットも有効なデータとして扱って、バイナリーデータに変換すれば、例えばｉ＝ｍ＋ｎ＝２０ビットというような高いビット数での周波数制御データＤＤＳも、容易に出力できる。図１３ではこの点に着目し、このような高いビット数であるｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを、Ｄ／Ａ変換部８０に供給し、ｍビットの変調回路９０とｎビットのＤ／Ａ変換器１００を用いて、ｉ＝ｍ＋ｎビットというような高分解能のＤ／Ａ変換の実現に成功している。
【０１８７】
このようにＤ／Ａ変換部８０の分解能を高分解能にすることで、上述した周波数ホッピングの発生を抑制できる。これにより周波数ホッピングを原因とする通信エラー等の発生を抑制することが可能になる。
【０１８８】
また、このような周波数ホッピングの問題以外にも、ＤＴＣＸＯやＯＣＸＯなどのデジタル方式の発振器では、発振周波数に対して非常に高い周波数精度が要求される。例えば前述のＴＤＤ方式では、上がりと下りで同じ周波数を用いて時分割でデータが送受信され、各機器に割り当てられたタイムスロットの間にはガードタイムが設定されている。このため、適正な通信を実現するためには、各機器において時刻同期を行う必要があり、正確な絶対時刻の計時が要求される。例えば基準信号（ＧＰＳ信号やインターネットを介した信号）が消失又は異常となるホールドオーバーが発生した場合には、基準信号が無い状態で発振器側が正確に絶対時刻を計時する必要がある。このため、このような機器（ＧＰＳ関連機器、基地局等）に用いられる発振器には、非常に高い発振周波数精度が要求される。
【０１８９】
このような要求を実現するために、例えば各機器に原子時計などを設ける手法を採用すると、機器の高コスト化や大規模化を招く。また、高い周波数精度の発振器を実現したとしても、発振器に用いられる回路装置が大規模化したり、消費電力が非常に大きくなってしまうのは望ましくない。
【０１９０】
この点、図１３の回路装置の構成によれば、Ｄ／Ａ変換部８０に、変調回路９０やフィルター回路１２０を設けるだけで、例えばｉ≧２０ビットとなるような非常に高い分解能のＤ／Ａ変換部８０を実現でき、このように分解能が高くなることで、発振周波数の高精度化を実現できる。そして、このような変調回路９０やフィルター回路１２０を設けることによる回路装置のチップサイズの増加や消費電力の増加は、それほど大きくない。更に処理部５０では浮動点小数点演算などにより温度補償処理を実行しているため、例えばｉ≧２０ビットとなるような周波数制御データＤＤＳをＤ／Ａ変換部８０に出力することも容易である。従って、図１３の回路装置の構成は、発振周波数の高精度化と、回路装置の規模や消費電力の増加の抑制とを、両立して実現できるという利点がある。
【０１９１】
なお図１２、図１３の回路装置は、基準信号（ＧＰＳ信号やインターネットを介した信号）と発振信号に基づく入力信号を比較する位相比較回路を有するＰＬＬ回路における、発振用ＩＣとしても用いることができる。この場合には、例えば当該位相比較回路からの周波数制御データに対して、処理部５０が温度補償処理やエージング補正処理等を行って、発振信号生成回路１４０により発振信号を生成すればよい。
【０１９２】
また処理部５０は、第１の温度から第２の温度に温度が変化した場合に、第１の温度（第１の温度検出データ）に対応する第１のデータから、第２の温度（第２の温度検出データ）に対応する第２のデータへと、ｋ×ＬＳＢ単位で変化（ｋ×ＬＳＢずつ変化）する周波数制御データＤＤＳを出力する。ここでｋ≧１であり、ｋは１以上の整数である。例えば周波数制御データＤＤＳのビット数（Ｄ／Ａ変換部の解像度）をｉとした場合に、ｋ＜２ｉであり、ｋは２ｉよりも十分に小さい整数である（例えばｋ＝１〜８）。更に具体的にはｋ＜２ｍである。例えばｋ＝１の場合には、処理部５０は、１ＬＳＢ単位（１ビット単位）で第１のデータから第２のデータに変化する周波数制御データＤＤＳを出力する。即ち、第１のデータから第２のデータに向かって、１ＬＳＢ（１ビット）ずつシフトしながら変化するような周波数制御データＤＤＳを出力する。なお周波数制御データＤＤＳの変化ステップ幅は、１ＬＳＢには限定されず、例えば２×ＬＳＢ、３×ＬＳＢ、４×ＬＳＢ・・・というように２×ＬＳＢ以上の変化ステップ幅であってもよい。
【０１９３】
例えば処理部５０は、演算部６０と出力部７０を含む。演算部６０は、温度検出データＤＴＤに基づいて発振周波数の温度補償処理の演算を行う。例えば浮動小数点演算等によるデジタル信号処理により温度補償処理を実現する。出力部７０は、演算部６０からの演算結果データＣＱを受け、周波数制御データＤＤＳを出力する。そして、この出力部７０が、演算結果データＣＱが第１の温度に対応する第１のデータから、第２の温度に対応する第２のデータに変化した場合に、ｋ×ＬＳＢ単位で第１のデータから第２のデータに変化する周波数制御データＤＤＳの出力処理を行う。
【０１９４】
このように、処理部５０から出力される周波数制御データＤＤＳが、ｋ×ＬＳＢずつ変化するようになれば、例えば温度が第１の温度から第２の温度に変化した場合に、Ｄ／Ａ変換部８０の出力電圧ＶＱに大きな電圧変化が生じ、この電圧変化が原因で周波数ホッピングが発生してしまう事態を抑制できる。これにより当該周波数ホッピングが原因で通信エラー等が生じるのを防止できるようになる。
【０１９５】
図１４Ａは振動子ＸＴＡＬ（ＡＴ振動子等）の温度による発振周波数の周波数偏差の一例を示す図である。処理部５０は、図１４Ａのような温度特性を有する振動子ＸＴＡＬの発振周波数を、温度に依存せずに一定にするための温度補償処理を行う。
【０１９６】
具体的には処理部５０は、Ａ／Ｄ変換部２０の出力データ（温度検出データ）とＤ／Ａ変換部８０の入力データ（周波数制御データ）とが図１４Ｂに示すような対応関係になるような温度補償処理を実行する。図１４Ｂの対応関係（周波数補正テーブル）は、例えば回路装置が組み込まれた発振器を恒温槽に入れ、各温度でのＤ／Ａ変換部８０の入力データ（ＤＤＳ）とＡ／Ｄ変換部２０の出力データ（ＤＴＤ）をモニターするなどの手法により取得できる。
【０１９７】
そして図１４Ｂの対応関係を実現するための温度補償用の近似関数の係数データを、回路装置のメモリー部（不揮発性メモリー）に記憶しておく。そして処理部５０が、メモリー部から読み出された係数データと、Ａ／Ｄ変換部２０からの温度検出データＤＴＤとに基づいて、演算処理を行うことで、振動子ＸＴＡＬの発振周波数を温度に依らずに一定にするための温度補償処理を実現する。なお温度センサー部１０の温度検出電圧ＶＴＤは、例えば負の温度特性を有している。従って、図１４Ｂのような温度補償特性で、図１４Ａの振動子ＸＴＡＬの発振周波数の温度依存性を相殺して補償できるようになる。
【０１９８】
６．Ｄ／Ａ変換部
図１５、図１６はＤ／Ａ変換部８０の詳細な構成例を示す図である。Ｄ／Ａ変換部８０は、変調回路９０とＤ／Ａ変換器１００とフィルター回路１２０を含む。
【０１９９】
図１５に示すように、Ｄ／Ａ変換器１００は、上位側のＤ／Ａ変換器ＤＡＣＡと、下位側のＤ／Ａ変換器ＤＡＣＢと、ボルテージフォロワー接続されたオペアンプ（演算増幅器）ＯＰＡ、ＯＰＢ、ＯＰＣを含む。図１、図２等で説明した本実施形態のＤ／Ａ変換器は、例えば上位側のＤ／Ａ変換器ＤＡＣＡとして用いられる。
【０２００】
上位側ＤＡＣＡには、変調回路９０からのｎビット（ｎ＝ｑ＋ｐ）のデータＤＭのうちの上位のｑビットのデータが入力され、下位側ＤＡＣＢには下位のｐビット（例えばｐ＝ｑ＝８）のデータが入力される。これらの上位側ＤＡＣＡ、下位側ＤＡＣＢは、例えば直列接続された複数の抵抗により電圧分割された複数の分割電圧の中から、入力データに対応する電圧を選択する抵抗ストリング型のＤ／Ａ変換器である。
【０２０１】
図１６に示すように上位側ＤＡＣＡは、高電位側電源ＶＤＤＡのノードと低電位側電源ＶＳＳのノードとの間に直列接続された複数の抵抗ＲＡ１〜ＲＡＮを含む。また上位側ＤＡＣＡは、これらの抵抗ＲＡ１〜ＲＡＮによる電圧分割ノードに一端が接続される複数のスイッチ素子ＳＡ１〜ＳＡＮ＋１と、データＤＭの上位ｑビットのデータに基づいて、スイッチ素子ＳＡ１〜ＳＡＮ＋１をオン又オフにするスイッチ制御信号を生成するデコーダー１０４（スイッチ制御回路）を含む。
【０２０２】
なおこれらのスイッチ素子等の接続構成は、実際には図２のような接続構成になるが、ここでは簡略化して示している。例えば上位側ＤＡＣＡは、図２の構成の２組の第１、第２の電圧選択回路を有している。そして例えば第１の電圧選択回路を構成するセレクターのトランジスターが、スイッチ素子ＳＡ１、ＳＡ３、ＳＡ５・・・に相当し、第２の電圧選択回路を構成するセレクターのトランジスターが、スイッチ素子ＳＡ２、ＳＡ４、ＳＡ６・・・に相当する。
【０２０３】
上位側ＤＡＣＡは、複数の抵抗ＲＡ１〜ＲＡＮのうち上位ｑビットのデータにより特定される抵抗の両端の分割電圧のうち、一方の分割電圧をオペアンプＯＰＡの非反転入力端子に出力し、他方の分割電圧をオペアンプＯＰＢの非反転入力端子に出力する。これにより、当該一方の電圧が、ボルテージフォロワー接続されたオペアンプＯＰＡによりインピーダンス変換されて、電圧ＶＸとして下位側ＤＡＣＢに供給される。また当該他方の電圧が、ボルテージフォロワー接続されたオペアンプＯＰＢによりインピーダンス変換されて、電圧ＶＹとして下位側ＤＡＣＢに供給される。
【０２０４】
例えば上位ｑビットのデータにより抵抗ＲＡ１が特定された場合には、抵抗ＲＡ１の両端の分割電圧のうち、高電位側の分割電圧が、オンになったスイッチ素子ＳＡ１及びオペアンプＯＰＡを介して、電圧ＶＸとして供給される。また低電位側の分割電圧が、オンになったスイッチ素子ＳＡ２及びオペアンプＯＰＢを介して、電圧ＶＹとして供給される。また上位ｑビットのデータにより抵抗ＲＡ２が特定された場合には、抵抗ＲＡ２の両端の分割電圧のうち、低電位側の分割電圧が、オンになったスイッチ素子ＳＡ３及びオペアンプＯＰＡを介して、電圧ＶＸとして供給される。また高電位側の分割電圧が、オンになったスイッチ素子ＳＡ２及びオペアンプＯＰＢを介して、電圧ＶＹとして供給される。
【０２０５】
下位側ＤＡＣＢは、電圧ＶＸのノードと電圧ＶＹのノードとの間に直列接続された複数の抵抗ＲＢ１〜ＲＢＭを含む。また下位側ＤＡＣＢは、これらの抵抗ＲＢ１〜ＲＢＭによる電圧分割ノードに一端が接続される複数のスイッチ素子ＳＢ１〜ＳＢＭ＋１と、データＤＭの下位ｐビットのデータに基づいて、スイッチ素子ＳＢ１〜ＳＢＭ＋１をオン又オフにするスイッチ制御信号を生成するデコーダー１０６（スイッチ制御回路）を含む。
【０２０６】
そして下位側ＤＡＣＢは、抵抗ＲＢ１〜ＲＢＭによる複数の分割電圧のうち、下位ｐビットのデータにより選択された１つの分割電圧を選択電圧として、オンになったスイッチ素子を介して、ボルテージフォロワー接続されたオペアンプＯＰＣの非反転入力端子に出力する。これにより、当該選択電圧が、Ｄ／Ａ変換器１００の出力電圧ＶＤＡとして出力されるようになる。
【０２０７】
図１７Ａ、図１７Ｂ、図１７Ｃは変調回路９０の説明図である。図１７Ａに示すように、変調回路９０は、処理部５０からのｉ＝（ｎ＋ｍ）ビットの周波数制御データＤＤＳを受ける。そして、この周波数制御データＤＤＳの下位のｍビットのデータ（ビットｂ１〜ｂ４）に基づいて、周波数制御データＤＤＳの上位のｎビット（ビットｂ５〜ｂ２０）のデータのＰＷＭ変調を行う。そして、当該ｎビットのデータのうち、上位のｑビットのデータ（ビットｂ１３〜ｂ２０）が、上位側ＤＡＣＡに入力され、下位のｐビットのデータ（ビットｂ５〜ｂ１２）が、下位側ＤＡＣＢに入力される。
【０２０８】
図１７ＢはＰＷＭ変調の第１の方式の説明図である。ＤＹ、ＤＺは、データＤＭの上位のｎビットのデータであり、ｎビット表現においてＤＹ＝ＤＺ＋１が成り立つデータである。
【０２０９】
ＰＷＭ変調に用いられる下位のｍ＝４ビットのデータで表されるデューティー比が、例えば８対８である場合には、図１７Ｂに示すように、８個の１６ビットのデータＤＹと８個の１６ビットのデータＤＺが時分割で、変調回路９０からＤ／Ａ変換器１００に出力される。
【０２１０】
また下位のｍ＝４ビットのデータで表されるデューティー比が１０対６である場合には、１０個のデータＤＹと６個のデータＤＺが時分割で、変調回路９０からＤ／Ａ変換器１００に出力される。同様に、下位のｍ＝４ビットのデータで表されるデューティー比が１４対２である場合には、１４個のデータＤＹと２個のデータＤＺが時分割で出力される。
【０２１１】
図１７ＣはＰＷＭ変調の第２の方式の説明図である。ＰＷＭ変調に用いられるｍ＝４ビットの各ビットｂ４、ｂ３、ｂ２、ｂ１が、論理レベル「１」である場合に、図１７Ｃにおいて各ビットに対応づけられた出力パターン（各ビットの右側に示される出力パターン）が選択される。
【０２１２】
例えばビットｂ４＝１で、ｂ３＝ｂ２＝ｂ１＝０である場合には、ビットｂ４に対応づけられた出力パターンだけが期間Ｐ１〜Ｐ１６において出力される。即ち、ｎ＝１６ビットのデータがＤＺ、ＤＹ、ＤＺ、ＤＹ・・・・の順で時分割に、変調回路９０からＤ／Ａ変換器１００に出力される。これにより、データＤＹ、ＤＺの出力回数は共に８回となり、図１７Ｂにおいてデューティー比が８対８である場合と同様のＰＷＭ変調が実現される。
【０２１３】
またビットｂ４＝ｂ２＝１で、ｂ３＝ｂ１＝０である場合には、ビットｂ４とｂ２に対応づけられた出力パターンが期間Ｐ１〜Ｐ１６において出力される。これによりデータＤＹ、ＤＺの出力回数は、各々、１０回、６回になり、デューティー比が１０対６である場合と同様のＰＷＭ変調が実現される。同様に、ビットｂ４＝ｂ３＝ｂ２＝１で、ｂ１＝０である場合には、データＤＹ、ＤＺの出力回数は、各々、１４回、２回になり、デューティー比が１４対２である場合と同様のＰＷＭ変調が実現される。
【０２１４】
以上のように、本実施形態の変調回路９０によれば、データＤＹ、ＤＺの出力回数等を制御するだけでＰＷＭ変調を実現でき、例えば１６ビットの分解能のＤ／Ａ変換器１００を用いながらも、例えば２０ビット以上のＤ／Ａ変換の分解能を実現できるようになる。
【０２１５】
例えば雑音が少なく抵抗ストリング型や抵抗ラダー型のＤ／Ａ変換では、例えば１６ビット程度の分解能が実質的な限界である。この点、本実施形態によれば、回路規模の小さな変調回路９０とフィルター回路１２０を設けるだけで、Ｄ／Ａ変換の分解能を例えば２０ビット以上に向上できる。従って、回路規模の増加を最小限に抑えながら、Ｄ／Ａ変換部８０の分解能を向上することが可能になる。そしてＤ／Ａ変換部８０の分解能が向上することで、発振周波数精度の高精度化を実現でき、周波数ホッピングの抑制や、時刻同期に好適な発振器の提供を実現できるようになる。
【０２１６】
７．発振器、電子機器、移動体
図１８Ａに、本実施形態の回路装置５００を含む発振器４００の構成例を示す。図１８Ａに示すように、発振器４００は、振動子４２０と回路装置５００を含む。振動子４２０と回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして振動子４２０の端子と、回路装置５００（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。
【０２１７】
図１８Ｂに、本実施形態の回路装置５００（Ｄ／Ａ変換器）を含む電子機器の構成例を示す。この電子機器は、本実施形態の回路装置５００（Ｄ／Ａ変換器）、水晶振動子等の振動子４２０、アンテナＡＮＴ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。振動子４２０と回路装置５００により発振器４００が構成される。なお電子機器は図１８Ｂの構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０２１８】
図１８Ｂの電子機器としては、例えばＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器や、或いは基地局又はルーター等のネットワーク関連機器などの種々の機器を想定できる。
【０２１９】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。
【０２２０】
操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０２２１】
図１８Ｃに、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１８Ｃは移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。
【０２２２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またＤ／Ａ変換器、回路装置、発振器、電子機器、移動体の構成・動作や、Ｄ／Ａ変換手法、電圧選択手法、しきい値電圧の設定手法等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０２２３】
ＢＬＡ〜ＢＬＦ…セレクターブロック、Ｒ１〜Ｒ２３…抵抗、
ＳＡ１〜ＳＡ１２、ＳＢ１〜ＳＢ６、ＳＦ…セレクター、
ＴＡ１〜ＴＡ２４、ＴＢ１〜ＴＢ１２、ＴＦ１〜ＴＦ６…トランジスター、
１０…温度センサー部、２０…Ａ／Ｄ変換部、３０…デコーダー、
３２…電圧生成回路、４０…電圧選択回路、４２…基板電圧制御回路、
４４…電源回路、４５…基準電圧生成回路、５０…処理部、６０…演算部、
７０…出力部、８０…Ｄ／Ａ変換部、９０…変調回路、１００…Ｄ／Ａ変換器、
１０４、１０６…デコーダー、１２０…フィルター回路、
１４０…発振信号生成回路、１５０…発振回路、１６０…バッファー回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
４００…発振器、４１０  パッケージ、４２０…振動子、５００…回路装置、
５１０…通信部、５２０…処理部、５３０…操作部、５４０…表示部、
５５０…記憶部、５６０…スイッチングレギュレーター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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