(57)【特許請求の範囲】
【請求項１】
１トランジスタ・１キャパシタ（１Ｔ−１Ｃ）タイプの強誘電体メモリセルを含む集積回路において基準電圧を設定する方法であって、
複数の前記強誘電体メモリセルを第１のデータ状態にプログラミングすることであって、前記第１のデータ状態が第２のデータ状態より低いキャパシタンス分極状態に対応する、前記プログラミングすることと、
読み出すときに最弱メモリセルが前記第２のデータ状態をリターンする基準電圧レベルに対応する第１の基準電圧限界を識別するために、前記複数のプログラミングされた強誘電体メモリセルを複数の基準電圧レベルで反復的に読み出すことであって、
前記強誘電体メモリセルの全てが前記第１のデータ状態をリターンする初期基準電圧レベルで前記複数の強誘電体メモリセルを読み出すことであって、前記初期基準電圧レベルが前記複数の基準電圧レベルの第１の電圧レベルである、前記読み出すことと、
その後、前記第１の基準電圧限界が識別されるまで、前記初期基準電圧レベルを徐々に下げることにより前記残りの複数の基準電圧レベルの各々で前記複数の強誘電体メモリセルを読み出すことと、
前記複数の基準電圧レベルの各々で前記複数の強誘電体メモリセルの各々に対して、
前記強誘電体メモリセルにアクセスすることと、
前記強誘電体メモリセルが前記第１のデータ状態又は前記第２のデータ状態をリターンするか否かを判定するために、前記アクセスすることに応答して前記強誘電体メモリセルにより生成される電圧を前記基準電圧レベルと比較することと、
を含む、前記反復的に読み出すことと、
前記基準電圧を前記第１の基準電圧限界に基づく動作レベルに設定するように前記集積回路を構成することと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記反復的に読み出す前に、電気的パラメータを前記第１のデータ状態の読み出しに対する最悪ケース条件に設定することを更に含む、方法。
【請求項３】
請求項２に記載の方法であって、
電気的パラメータを最悪ケース条件に設定することが、電源電圧を高電源電圧仕様限界に対応するレベルに設定することを含む、方法。
【請求項４】
請求項１に記載の方法であって、
前記反復的に読み出す前に、前記集積回路に対する環境パラメータを前記第１のデータ状態を読み出すことに対する最悪ケース条件に設定することを更に含む、方法。
【請求項５】
請求項４に記載の方法であって、
環境パラメータを最悪ケース条件に設定することが、前記集積回路を高温仕様限界に対応する温度まで加熱することを含む、方法。
【請求項６】
請求項１に記載の方法であって、
前記アクセスすることに応答して前記強誘電体メモリセルにより生成される電圧が前記強誘電体メモリセルに関連するビット線に提供され、
前記第１のデータ状態が、印加される電圧がない場合に前記強誘電体メモリセルにおける強誘電体キャパシタが第１の極性の電圧を保持する第１の分極状態に対する前記強誘電体キャパシタの分極に対応し、
前記アクセスすることが、
前記強誘電体メモリセルにおける前記強誘電体キャパシタの第１のプレートを前記強誘電体メモリセルに関連する前記ビット線に結合することと、
電圧パルスを前記強誘電体キャパシタの第２のプレートに印加することと、
前記ビット線での前記電圧を前記基準電圧レベルと比較することと、
を含む、方法。
【請求項７】
請求項６に記載の方法であって、
前記強誘電体メモリセルにおける前記強誘電体キャパシタの第１のプレートを前記強誘電体メモリセルに関連する前記ビット線に結合することが、前記ビット線と前記強誘電体キャパシタの前記第１のプレートとの間に結合されるトランジスタを活性化するために前記強誘電体メモリセルに関連するワード線に電圧を供給することを含む、方法。
【請求項８】
請求項１に記載の方法であって、
前記基準電圧を設定するように前記集積回路を構成することが、構成レジスタのコンテンツを前記第１の基準電圧限界と公差との加算に対応する値を用いて書き込むことを含む、方法。
【請求項９】
請求項１に記載の方法であって、
前記動作レベルが、前記第１の基準電圧限界と公差との加算に等しい、方法。
【請求項１０】
請求項１に記載の方法であって、
前記集積回路が、単一の集積回路ウエハに形成される複数の類似する集積回路の１つであり、
前記プログラミングすることと、反復的読み出すことと、構成することとが、ウエハ形式での前記集積回路を用いて実施される、方法。
【請求項１１】
請求項１に記載の方法であって、
前記集積回路がパッケージ化された集積回路である、方法。
【請求項１２】
請求項１に記載の方法であって、
前記アクセスすることに応答して前記強誘電体メモリセルにより生成される前記電圧が感知増幅器を用いて前記基準電圧レベルと比較される、方法。
【請求項１３】
１トランジスタ・１キャパシタ（１Ｔ−１Ｃ）タイプの強誘電体メモリセルを含む集積回路において基準電圧を設定する方法であって、
複数の前記強誘電体メモリセルを第１のデータ状態にプログラムすることであって、前記第１のデータ状態が第２のデータ状態より高いキャパシタンス分極状態に対応する、前記プログラムすることと、
読み出すときに最弱メモリセルが前記第２のデータ状態をリターンする基準電圧レベルに対応する第１の基準電圧限界を識別するために、前記複数のプログラムされた強誘電体メモリセルを複数の基準電圧レベルで反復的に読み出すことであって、
前記強誘電体メモリセルの全てが前記第１のデータ状態をリターンする初期基準電圧レベルで前記複数の強誘電体メモリセルを読み出すことであって、前記初期基準電圧レベルが前記複数の基準電圧レベルの第１の電圧レベルである、前記読み出すことと、
その後、前記第１の基準電圧限界が識別されるまで、前記初期基準電圧レベルを徐々に上げることにより前記残りの複数の基準電圧レベルの各々で前記複数の強誘電体メモリセルを読み出すことと、
前記複数の基準電圧レベルの各々で前記複数の強誘電体メモリセルの各々に対して、
前記強誘電体メモリセルにアクセスすることと、
前記強誘電体メモリセルが前記第１のデータ状態又は前記第２のデータ状態をリターンするか否かを判定するために、前記アクセスすることに応答して前記強誘電体メモリセルにより生成される電圧を前記基準電圧レベルと比較することと、
を含む、前記反復的に読み出すことと、
前記基準電圧を前記第１の基準電圧限界に基づく動作レベルに設定するように前記集積回路を構成することと、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記反復的に読み出す前に、電気的パラメータを前記第１のデータ状態の読み出しに対する最悪ケース条件に設定することを更に含む、方法。
【請求項１５】
請求項１４に記載の方法であって、
電気的パラメータを最悪ケース条件に設定することが、電源電圧を低電源電圧仕様限界に対応するレベルに設定することを含む、方法。
【請求項１６】
請求項１３に記載の方法であって、
前記反復的に読み出す前に、前記集積回路に対する環境パラメータを前記第１のデータ状態の読み出しに対する最悪ケース条件に設定することを更に含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
環境パラメータを最悪ケース条件に設定することが、前記集積回路を低温仕様限界に対応する温度まで冷却することを含む、方法。
【請求項１８】
請求項１３に記載の方法であって、
前記アクセスすることに応答して前記強誘電体メモリセルにより生成される前記電圧が前記強誘電体メモリセルに関連するビット線に提供され、
前記第１のデータ状態が、印加される電圧がない場合に前記強誘電体メモリセルにおける強誘電体キャパシタが第１の極性の電圧を保持する第１の分極状態に対する前記強誘電体キャパシタの分極に対応し、
前記アクセスすることが、
前記強誘電体メモリセルにおける前記強誘電体キャパシタの第１のプレートを前記強誘電体メモリセルに関連する前記ビット線に結合することと、
電圧パルスを前記強誘電体キャパシタの第２のプレートに印加することと、
前記ビット線での前記電圧を前記基準電圧レベルと比較することと、
を含む、方法。
【請求項１９】
請求項１３に記載の方法であって、
前記集積回路を前記基準電圧に設定するように構成することが、前記第１の基準電圧限界と公差との減算に対応する値を用いて、構成レジスタのコンテンツを書き込むことを含む、方法。
【請求項２０】
請求項１３に記載の方法であって、
前記動作するレベルが、前記第１の基準電圧限界からの公差の減算に等しい、方法。
【請求項２１】
請求項１３に記載の方法であって、
前記集積回路が、単一の集積回路ウエハに形成される複数の類似する集積回路の１つであり、
前記プログラムすることと、反復的に読み出すことと、構成することとが、ウエハ形式での前記集積回路を用いて実施される、方法。
【請求項２２】
請求項１３に記載の方法であって、
前記集積回路がパッケージ化された集積回路である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、全般的に、不揮発性メモリ集積回路に関し、特に、強誘電体メモリデバイスにおける動作パラメータの設定に関する。
【背景技術】
【０００２】
最近の電子システムでは、大規模集積に対する高密度化及び適合性に加え、高速スイッチング時間と低電力損失との最良の組み合わせを提供するという理由で、従来の金属酸化物半導体（ＭＯＳ）及び相補型ＭＯＳ（ＣＭＯＳ）ロジック及びメモリデバイスが普及している。しかしながら、基本的に、これらの技術に従って構築されるロジック及びメモリ回路がバイアス電力の除去時にデータ状態を保持しないため、それらのデバイスは本質的に揮発性である。メモリ及びロジック状態を不揮発性様式でストアする能力は、特にモバイル及び小型システムにおいては極めて望ましい。その結果、近年、不揮発性デバイスを構築するための種々の技術が開発されてきた。
【０００３】
不揮発性ソリッドステートメモリ技術の一つは、誘電体材料がジルコン酸チタン酸鉛（ＰＺＴ）又はストロンチウムビスマスタンタル酸塩（ＳＢＴ）等の分極性強誘電体材料であるようなキャパシタの構築に関与する。キャパシタプレートから電圧が取り除かれた後、これらの強誘電体キャパシタの電荷対電圧（Ｑ−Ｖ）特性におけるヒステリシスが、バイナリ状態の不揮発性ストレージを可能にし、その際、ストアされた状態は強誘電体材料の分極状態に対応する。これに対して、従来のＭＯＳキャパシタは、キャパシタ電圧の除去時に、ストアされた電荷を失う。トランジスタレベルより上及び材料導体レベルより下にキャパシタを配置する等の、最近のＣＭＯＳ集積回路と大いに互換性のあるプロセスによって強誘電体キャパシタが構築され得る。
【０００４】
図１は、従来の強誘電体キャパシタのＱ−Ｖ特性の例を示す。図示されるように、導電プレートを横切ってストアされる電荷（Ｑ）は、プレートに印加される電圧（Ｖ）に依存し、またその電圧の最近の履歴に依存する。キャパシタプレートを横切って印加される電圧Ｖが、「保磁（coercive）」電圧＋Ｖαを超える場合、キャパシタは「＋１」状態に分極する。この特性に従って、「＋１」状態に分極された後、電圧Ｖが保磁電圧−Ｖβを上まわったままである限り、キャパシタは＋Ｑ１のストアされた電荷を示す。反対に、キャパシタプレートを横切って印加される電圧Ｖが保磁電圧−Ｖβよりマイナスの場合、キャパシタは、「−１」状態に分極され、＋Ｖαより低い印加された電圧Ｖに対して、−Ｑ２のストアされた電荷を示す。
【０００５】
不揮発性ソリッドステートメモリにおいて用いられるような強誘電体キャパシタの或る重要な特性は、強誘電体キャパシタが分極された状態間で示すキャパシタンスにおける差である。基本的に、エレメントのキャパシタンスは、ストアされた電荷対印加された電圧の比を指す。強誘電体キャパシタが、誘電体膜（即ち、強誘電体材料）により分離される平行プレートとしてのその構成故に線形キャパシタンスを有する一方、強誘電体キャパシタはまた、分極電圧の印加の際に起こる分極状態における変化に応答して、有意な分極キャパシタンス（即ち、電荷ストレージ）を示す。例えば、図１を参照すると、「−１」状態から「＋１」状態への強誘電体キャパシタの分極は、相対的に高いキャパシタンスＣ（−１）において反映され、保磁電圧Ｖαを超える電圧による分極状態の変化に応答して、キャパシタにおける分極電荷のストレージに反映する。一方、すでにその「＋１」状態にあるキャパシタは、その強誘電体ドメインが、印加された保磁電圧の方向に既に整合され、少量の付加的分極電荷しかストアされないので、分極に起因して少量のキャパシタンスＣ（＋１）しか示さない。
【０００６】
この強誘電体の挙動は、一般に「強誘電体ＲＡＭ」又は「ＦｅＲＡＭ」又は「ＦＲＡＭ」デバイスと称される、不揮発性強誘電体の読み出し／書き込みランダムアクセスメモリ（ＲＡＭ）デバイスに採用されている。ＦＲＡＭは、特にポータブル電子デバイス及びシステム等の多くの電子システムに用いられ、とりわけペースメーカー及び除細動器等の埋め込み可能な医療デバイスにおいて注目されている。２Ｔ−２Ｃ（２トランジスタ、２キャパシタ）セルを含む強誘電体キャパシタを含む種々のメモリセルアーキテクチャが知られている。２Ｔ−２Ｃでは、セルにおける２つの強誘電体キャパシタが相補状態に分極され、その際、相補分極の極性はストアされたデータ状態を示す。２Ｔ−２Ｃセルの相補分極状態は、読み出し動作において、一対のビット線に差分信号を出力する。ビット線ペアにおけるこの差分信号は、ストアされたデータ状態をリトリーブするために、従来のメモリアーキテクチャにおける差分感知増幅器によって感知される。
【０００７】
強誘電体メモリセルの別の既知の配置は、１Ｔ−１Ｃ（１トランジスタ、１キャパシタ）配置である。１Ｔ−１Ｃセルは、２Ｔ−２Ｃ及びそれより大型の（例えば、６Ｔ）ＦＲＡＭセルタイプに比較すると、このセルに対して必要とされるチップ面積が小さいため、注目されている。しかしながら、後で詳述するように、１Ｔ−１Ｃ  ＦＲＡＭセルの感知は必然的にシングルエンドであり、従って、２Ｔ−２Ｃセルの差分感知の読み出しに比べて有意に少ない読み出しマージンしか提供しない。
【０００８】
図２ａは、従来の１Ｔ−１Ｃ  ＦＲＡＭセル２ｊｋの典型的な配置を示し、類似のセル２のアレイの行ｊ及び列ｋに存在する単一のセルを表す。セル２ｊｋは、ｎチャネルパストランジスタ４、及び強誘電体キャパシタ６を含む。トランジスタ４のソース／ドレインパスは、アレイの列ｋに対するビット線ＢＬｋと強誘電体キャパシタ６の頂部プレートとの間に接続される。トランジスタ４のゲートは、アレイの行ｊに対するワード線ＷＬｊによって制御される。強誘電体キャパシタ６の底部プレートはプレート線ＰＬに接続され、プレート線ＰＬは、アレイにおいて（または、アーキテクチャによってはアレイの特定の部分において）全てのセル２に対して共通であり得る。従って、１Ｔ−１Ｃ  ＦＲＡＭセルは、従来の動的ＲＡＭメモリセルと同様に構築される。感知増幅器８が、ビット線ＢＬｋに結合され、後述するように、読み出し電流ｉＲによって生成されるビット線電圧を、基準電圧生成回路９によって生成される基準電圧ＶＲＥＦと比較するように動作する。
【０００９】
図２ａのセル２ｊｋ等の１Ｔ−１Ｃメモリセルでは、感知されるときに高いキャパシタンスを示す分極状態、即ちこのケースでは「−１」の分極状態は「１」データ状態として考えられ、低いキャパシタンス「＋１」の分極状態は「０」データ状態として考えられる。セル２ｊｋは、電圧をプレート線ＰＬ、及びビット線ＢＬｋに印加することによって書き込まれ、それが、付勢されたワード線ＷＬｊを用いて、キャパシタ６を所望の分極状態に分極する。この例において、低電圧（Ｖｓｓ）をビット線ＢＬｋに印加し、ワード線ＷＬｊをオンにし、その後、プレート線ＰＬを高電圧（Ｖｃｃ）に上昇させることによって、図１の「＋１」の分極状態に対応する「０」データ状態が書き込まれる。反対に、低電圧（Ｖｓｓ）をプレート線ＰＬに印加し、ワード線ＷＬｊをオンにし、その後、ビット線ＢＬｋを高電圧（Ｖｃｃ）まで上昇させることによって、「−１」の分極状態に対応する「１」データ状態が書き込まれる。
【００１０】
セル２ｊｋの読み出し動作は、ビット線ＢＬｋの低電圧（例えば、Ｖｓｓ）へのプリチャージで始まる。図２ｂに示されるように、ビット線ＢＬｋがプリチャージされた後、ワード線ＷＬｊが付勢されて、トランジスタ４をオンにし、キャパシタ６をビット線ＢＬｋに結合する。図１のヒステリシスの図に従って、低電圧Ｖｓｓからのプレート線ＰＬの電圧は、その後、高電圧Ｖｃｃまで上昇されて、キャパシタ６の分極キャパシタンスの問い合わせを行う。特に、プレート線ＰＬの付勢は、ビット線ＢＬｋ上に読み出し電流ｉＲを誘導して、ビット線ＢＬｋ上に電圧を生成する。ビット線ＢＬｋ上に生成された電圧レベルは、ビット線キャパシタンスに対して、セル２ｊｋにおける強誘電体キャパシタ６によって示されるキャパシタンスに依存する。図２ｂに示されるように、キャパシタ６が「＋１」分極状態にある場合、読み出し電流ｉＲは相対的に低く、従って、相対的に低レベルのビット線電圧Ｖ（０）を生成する。反対に、キャパシタ６の「−１」分極状態は、相対的に強い読み出し電流ｉＲとなり、ビット線ＢＬｋにおいて一層高いレベルの電圧Ｖ（１）となる。
【００１１】
図２ｂに示すような「アフターパルス感知」アプローチに従って、プレート線ＰＬパルスの後、時間ｔｓＡ＿ａｐで感知増幅器８がアクティブにされ、感知増幅器８が、ビット線電圧を基準電圧生成器９からの基準電圧ＶＲＥＦと比較する。ストアされたデータ状態を識別するために、それぞれ、予期される低データ状態レベルと高データ状態レベルであるＶ（０）とＶ（１）の間（即ち、図２ｂのウインドウΔＶの範囲内）の公称電圧に基準電圧ＶＲＥＦが設定される。時間ｔｓＡ＿ａｐに続いて、感知増幅器８は、図２ｂに示されるように、高いビット線電圧Ｖ（１）を検出することに応答してビット線ＢＬｋをフルロジック「１」レベルまで駆動し、低いビット線電圧Ｖ（０）を検出することに応答してフルロジック「０」レベルまで駆動する。
【００１２】
「ステップ感知」又は「オン・パルス感知」と称される、別の従来の感知アプローチは、図２ｂに示される時間ｔｓＡ＿ｏｐ等のプレート線パルスの間、感知増幅器８をアクティブにする。図２ｂに示されるように、データ「０」状態の非スイッチングキャパシタンスは感知される電圧には影響しないので、アフターパルス感知の例では、ビット線電圧Ｖ（０）、Ｖ（１）は一層低い共通モード電圧を表す。アフターパルス感知は、強誘電体キャパシタの非スイッチングキャパシタンスにおける変動のビット線電圧への影響を最小にするための多くの実装において好適である。
【００１３】
いずれのケースにおいても、「１」データ状態の読み出しは、この読み出し動作が、本質的に、セル２ｊｋを逆のデータ状態にプログラムするので、破壊的である。セル２ｊｋを前の分極状態に戻すために、その後、典型的にライトバック動作（図２ｂにおいては示されていない）が実施される。
【００１４】
上の説明から明らかなように、１Ｔ−１Ｃ  ＦＲＡＭセル２ｊｋからの読み出し信号は、シングルエンドであり、基準電圧ＶＲＥＦ等の基準レベルとの比較によって感知される。一方、２Ｔ−２Ｃ  ＦＲＡＭセルは、差動信号を感知増幅器に提供し、そこで、セルからの相補ビット線電圧の極性によってデータ状態が示される。従って、上述されたように、読み出しマージンは１Ｔ−１Ｃ  ＦＲＡＭセルに伴う重要な課題である。
【００１５】
図３は、両方のデータ状態に対して、従来の１Ｔ−１Ｃ  ＦＲＡＭメモリに対する基準電圧の累積ビットフェイル分布の例を示す。曲線１００及び１０１は、それぞれ、種々の基準電圧ＶＲＥＦ（最強の「０」セルがフェイルする基準電圧に対して基準単位で表現される）でフェイルする「０」データ状態ビット及び「１」データ状態ビットの数を示す。図３から明らかなように、一層低い基準電圧ＶＲＥＦは、「０」データ状態が正しく読み出されることが一層難しく、「１」データ状態が正しく読み出されることが一層容易であり、また、一層高い基準電圧ＶＲＥＦは、「１」データ状態が正しく読み出されることが一層難しく、「０」データ状態が正しく読み出されることが一層容易である。別の言い方をすると、一方向への基準電圧ＶＲＥＦの移動が、一方のデータ状態に対する読み出しマージンを改善させるが、他方のデータ状態に対する読み出しマージンを減少させる。従って、従来のＦＲＡＭメモリは典型的に、最悪ケースの読み出しマージンを最大にするために、通常動作に対するそれらの基準電圧ＶＲＥＦを、最弱「０」セルがフェイルするレベルと最弱「１」セルがフェイルするレベルから等距離である電圧に設定する。図３に示されるように、基準電圧ＶＲＥＦは、最弱「０」セルがフェイルする「０の限界」よりΔ／２上で、且つ、最弱「１」セルがフェイルする「１の限界」よりΔ／２上あるレベルに設定される。ここで、Δは０の限界と１の限界との間の差である。実際には、この中間点基準電圧レベルは、典型的に、各デバイスの電気的テストの間に、各デバイスにおいて基準電圧を変化させてセルをテストした結果に基づいて構成レジスタをプログラミングすること等によって設定される。
【００１６】
更なる背景として、同時継続中であり本願の譲受人に譲渡され、参照として本明細書に組み込まれる、米国特許出願公開番号ＵＳ２０１５／０３５７０５０は、テストされている各集積回路に対して高い分極キャパシタンスデータ状態（例えば「１」状態）の読み出しに対する基準電圧レベルが決定される、ＦＲＡＭセルのデータ保持信頼性スクリーンを記載している。集積回路における複数のＦＲＡＭセルが「１」データ状態にプログラムされ、その後、上昇された温度で読み出される。フェイルするセルの数は、パス／フェイル閾値に対して比較されて、その集積回路が長期データ保持欠陥に対して脆弱であるか否かが判定される。
【００１７】
更なる背景として、同時継続中であり本願と同一譲受人に譲渡され、参照として本明細書に組み込まれる、２０１５年9月１８日に出願された米国特許出願番号ＵＳ１４／８５７，８７３は、高い分極キャパシタンス状態にプログラミングされた後で、且つ、上昇された温度での緩和中断の後、サンプリングされたセルグループが種々の基準電圧レベルでテストされる、ＦＲＡＭメモリアレイのデータ保持信頼性スクリーンを記載している。集積回路におけるＦＲＡＭセルの全てをテストする際に用いられるサンプルグループのフェイルビットカウントからテスト基準電圧が演繹される。
【発明の概要】
【００１８】
説明される例は、デバイスの動作寿命にわたって最適な読み出しマージンを維持するため、１トランジスタ１キャパシタ（１Ｔ−１Ｃ）タイプの強誘電体メモリセルを含む集積回路において、読み出し基準電圧を設定する方法を含む。
【００１９】
説明される例は、大幅な付加的製造テスト時間無しに実装可能であり、パッケージ化された形態又はウエハ形態のいずれにおいても集積回路上で実施可能であり、強誘電体メモリの設計に変更を必要とすることなく実装可能な方法を提供する。
【００２０】
或る実施形態に従って、１Ｔ−１Ｃタイプの強誘電体メモリセルのアレイを含む集積回路を設定する方法がテストシーケンスの間に実装される。第１のセルがフェイルする基準電圧における第１の限界を判定するために、複数のメモリセルが、一層低い分極キャパシタンス状態に対応する第１のデータ状態にプログラムされ、そのデータ状態に対する最悪ケース条件下で基準電圧を変動させて読み出される。その後、通常動作において用いられるための基準電圧が、第１の限界又はその付近のレベルに設定される。
【図面の簡単な説明】
【００２１】
【図１】従来の強誘電体キャパシタの電荷対電圧特性のグラフである。
【００２２】
【図２ａ】従来の１Ｔ−１Ｃ強誘電体メモリセル及びその動作を概略ブロック形態で図示する電気図である。
【００２３】
【図２ｂ】図２ａの１Ｔ−１Ｃ強誘電体メモリセルの読み出しの動作を図示するタイミング図である。
【００２４】
【図３】１Ｔ−１Ｃタイプの強誘電体ランダムアクセスメモリ（ＦＲＡＭ）に対する累積ビットフェイル分布対基準電圧レベルのグラフを示す。
【００２５】
【図４】製造時と加速動作寿命テスト時における、１Ｔ−１Ｃ  ＦＲＡＭセルに対する累積ビットフェイル分布対基準電圧レベルのグラフを示す。
【００２６】
【図５】一実施形態に従ったＦＲＡＭのブロック形態における電気図である。
【００２７】
【図６ａ】実施形態に従った、図５のＦＲＡＭに対して動作基準電圧を設定する方法を図示するフローチャートである。
【図６ｂ】実施形態に従った、図５のＦＲＡＭに対して動作基準電圧を設定する方法を図示するフローチャートである。
【００２８】
【図７ａ】図６ａの実施形態に従った、図４の累積ビットフェイル分布のプロットに対する動作基準電圧の選択の例を示す。
【図７ｂ】図６ｂの実施形態に従った、図４の累積ビットフェイル分布のプロットに対する動作基準電圧の選択の例を示す。
【発明を実施するための形態】
【００２９】
本明細書において説明される例示の実施形態は、１トランジスタ１キャパシタ（１Ｔ−１Ｃ）ビットセルタイプの強誘電体ランダムアクセスメモリ（ＦＲＡＭ）の製造テストに実装され、その文脈においてそのような実装は特に有利である。しかしながら、例示の実施形態の概念は、メモリセル以外の他のタイプの強誘電体要素を含む集積回路等の他の用途にも有利に適用され得る。
【００３０】
高温焼成による等の長時間信頼性テストから明らかにされているように、強誘電体キャパシタは長期にわたると脱分極に対して脆弱である。この脱分極は、水素障壁フィルムの不均一性、又はデバイスポピュレーションに対する水素暴露における変動に因るものであり、その結果、強誘電体材料の中への水素の浸潤、及び従って、その材料を組み込む強誘電体キャパシタのヒステリシス特性における劣化に繋がると考えられている。ＦＲＡＭメモリ用途において、この脱分極は、感知電圧の印加によって感知されるとき、一層高い分極キャパシタンスを示す、分極状態に対する弱化されたデータ保持によって示される。図２ａ、及び図２ｂに対して上述したように従来のＦＲＡＭ読み出し動作の場合、一層高いキャパシタンス（「−１」）分極状態は、ＦＲＡＭセル２ｊｋの「１」データ状態に対応し、したがって、弱化されたデータ保持が、ストアされた「１」データ値に対する劣化された読み出しマージンとして現れる。上述したように、２Ｔ−２Ｃセルによって生成される相補ビット線電圧の差動感知に因って、２Ｔ−２Ｃ  ＦＲＡＭセルは１Ｔ−１Ｃ  ＦＲＡＭセルに比べて、この種のデータ保持欠陥の影響を受けにくい。実際に、このデータ保持脆弱性は、１Ｔ−１Ｃ  ＦＲＡＭメモリの多くのシステム用途における使用を限定し続けると考えられている。
【００３１】
図４は、図２ａ及び図２ｂに関して上述したように、ＦＲＡＭセル２ｊｋのアレイに対するこの読み出しマージン劣化のメカニズムの挙動を図示する。図３のグラフは、基準電圧生成回路９によって生成され、図２ａの感知増幅器８に印加される基準電圧ＶＲＥＦのレベルを変動させて用い、「０」及び「１」にプログラムされたデータ状態に対し、及び長時間のデータ保持焼成の前と後で、「アフターパルス」感知が用いられる読み出し動作における、累積のフェイルしたビットカウントのグラフの形式である。特に、プロット３１は、「１」データ状態にプログラムされ、時間ゼロ（即ち、データ保持焼成の前）で読み出されるとき、基準電圧レベルＶＲＥＦが変動するとともに不正な「０」データ値をリターンする、アレイにおけるビットの累積数を図示する。このデータ状態では、一層高い基準電圧ＶＲＥＦレベルが、一層多いビットをフェイルさせ、その際、最弱ビットが最低の基準電圧ＶＲＥＦでフェイルする。同様に、プロット３３は、データ保持焼成の前の、「０」データ状態に対する同じアレイについて累積のフェイルしたビットを図示する。このデータ状態では、最弱ビットが最高基準電圧ＶＲＥＦレベルでフェイルする。
【００３２】
プロット３１’、３３’は、１２５℃で１０００時間のデータ保持焼成に続く同じポピュレーションのＦＲＡＭセルについて、それぞれ、累積のフェイルした「１」及び「０」のデータ状態ビットにおける変化を図示する。このデータ保持焼成は、ＦＲＡＭの動作寿命にわたって予期されるされるデータ保持信頼性の加速測定である。図４のプロット３１からプロット３１’へのシフトから明らかなように、このデータ保持焼成は「１」データ状態累積フェイルビットカウントが基準電圧ＶＲＥＦの一層低いレベルへシフトするという結果になり、このデータ状態に対してデータ保持が弱化し、読み出しマージンが低減することを示している。反対に、プロット３３’は、時間ゼロのプロット３３に対して、「０」データ状態に対する累積のフェイルしたカウントが、同様に、基準電圧ＶＲＥＦの一層低いレベルにシフトすることを図示する。しかしながら、このシフトは「０」データ状態に対する１Ｔ−１Ｃセルの読み出しマージンを実際に改善する。
【００３３】
例示の実施形態に関連し、１Ｔ−１Ｃ  ＦＲＡＭセルを用いるメモリに対して、基準電圧ＶＲＥＦのレベルは、システム寿命の間、脱分極の影響による付加的なビット欠陥のリスクを冒すことなく最弱の「０」セルがフェイルする「「０」限界」に一層近くに設定され得ることが観察されている。このアプローチに従って「０」データ状態の読み出しマージンが低減されたとしても、その読み出しマージンは典型的に時間と共に改善し、一方で、「１」データ状態セルに対して有意な付加的マージンを提供し、従ってＦＲＡＭデバイスの全体的なデータ保持信頼性を改善する。
【００３４】
図５は、実施形態が実装され得る、構築された強誘電体ランダムアクセスメモリ（ＦＲＡＭ）２０のアーキテクチャを示す。この例において、ＦＲＡＭ２０はスタンドアロンの強誘電体メモリデバイスとして示される。或いは、ＦＲＡＭ２０は、マイクロプロセッサ、単一チップマイクロコンピュータ、又は所謂システムオンチップ等の、大規模ロジックデバイスに統合され得る。ＦＲＡＭ２０は、所望により、そのような大規模集積回路において実現され得る。
【００３５】
どのケースにおいても、これらの実施形態に従ったＦＲＡＭ２０は、ＦＲＡＭアレイ２２を含み、ＦＲＡＭアレイ２２において、図２ａ及び図２ｂに関連して上述したセル２ｊｋ等の１Ｔ−１ＣタイプのＦＲＡＭセルのアレイが行及び列に配置される。ＦＲＡＭアレイ２２は、図５によって示唆されるように、ＦＲＡＭ２０において単一メモリブロックとして配置され得る。或いは、複数のメモリブロック又はアレイ２２が、ＦＲＡＭ２０内で、及びそれが実装される集積回路内で実現され得る。このアーキテクチャにおいて、同じ行ｊにおけるＦＲＡＭセルは共通のワード線ＷＬｊを共有し、同じ列ｋにおけるＦＲＡＭセルは共通のビット線ＢＬｋを共有する。
【００３６】
中央処理装置（ＣＰＵ）又は他のホストプロセッサ等の外部デバイスからメモリアドレス値をデコードするために、従来の構成であり得るアドレスデコーダ２４が、ＦＲＡＭ２０において提供される。そのメモリアドレスの行アドレス部に応答して、アドレスデコーダ２４は、所望のメモリ動作（読み出し、又は書き込み／プログラミング）に対して適切に、選択されたワード線ＷＬｊをアクティブにする。アレイ２２からのビット線ＢＬｋは、図２ｂに関連して上述したように、対応する感知増幅器２６に結合される。概して、入力／出力回路要素２８は、アレイ２２におけるセルとデータバスＤＡＴＡとの間のデータの通信のために、感知増幅器２６に結合される。典型的に、入力／出力回路要素２８は、メモリアドレスの列アドレス部に対応するアドレスデコーダ２４から選択信号を受信し、それに基づいて、選択されたビット線ＢＬｋからデータが転送（読み出し動作の場合）される、又は書き込まれる（書き込み動作の場合）。データバスＤＡＴＡは、図５によって示唆されるように、ホスト又はＣＰＵと通信し得る。
【００３７】
これらの実施形態に従って、読み出しサイクルにおいて、感知増幅器２６の各々は、対応するビット線ＢＬｋ上に誘導された電圧をその列における選択された行のＦＲＡＭセルからの読み出し電流によって感知する。図２ｂに関連して上述したように、この感知は、図５に示されるように、そのビット線電圧を、ＶＲＥＦ生成器２５からの基準電圧ＶＲＥＦと比較することによって実施される。
【００３８】
ＶＲＥＦ生成器２５は、これらの実施形態に従って種々の方式で構築され得る。一つの実装に従って、ＶＲＥＦ生成器２５は、ｎ個の強誘電体キャパシタのバンクとして構築される。強誘電体キャパシタは、ＦＲＡＭセルと同様の様式でプログラム可能に分極され、感知増幅器２６に転送される基準電圧を生成するように、互いに並列に選択的に接続され得る。更に具体的には、この実施形態において、構成レジスタ２７のコンテンツに応答して、互いに並列であるこれらｎ個のキャパシタのｘのサブセットの選択的接続を可能にするために、スイッチのバンクが提供され得る。或いは、ＶＲＥＦ生成器２５が他のアプローチに従って構築され得る。例としては、強誘電体又は非強誘電体キャパシタ、従来の電圧基準生成回路、及びその他の可変基準電圧回路を備える「ダミー」メモリセルを用いることが含まれる。他の例は、オギワラらの「ファティーグフリー基準キャパシタを用いる可変基準ビット線電圧スキームを備える０．５ｍｍ、３Ｖ、１Ｔ１Ｃ、１−ＭビットＦＲＡＭ」、J. Solid State Circ., Vol. 35, No.4 （ＩＥＥＥ，  ２０００年４月）、５４５〜５５１頁、及びＪｕｎｇらの「１Ｔ１Ｃ  ＦＲＡＭにおけるファティーグフリー基準スキーム及びプロセス誘発損傷」、J. Korean Phys. Soc., Vol. 39, No.1（２００１年７月）、８０〜８６頁に記載され、両方とも参照として本明細書に組み込まれる。
【非特許文献１】Ogiwara et al., "A 0.5-mm, 3-V, 1T1C, 1-Mbit FRAM with a Variable reference Bit-Line Voltage Scheme using a Fatigue-Free Reference Capacitor", J. Solid State Circ, Vol. 35, No. 4 (IEEE, April 2000), pp. 545-551
【非特許文献２】Jung et al., "Fatigue-Free Reference Scheme and Process-Induced Damage in a 1T1C FRAM", J. Korean Phys. Soc, Vol. 39, No. 1 (July 2001), pp. 80-86
【００３９】
この実施形態において、構成レジスタ２７は、所望により１Ｔ−１Ｃ又は２Ｔ−２Ｃ構成のＦＲＡＭセルのバンクとして構築され得、そのコンテンツを動作寿命を通して保持する（即ち、不揮発性である）一方、ＦＲＡＭ２０のテスト又は動作の間に再書き込みされ得る。或いは、構成レジスタ２７は他の方式で構築され得る。これらの実施形態において、構成レジスタ２７のコンテンツは、ＣＰＵ、ホストプロセッサ、外部テスト機器、又は幾つかの他のデータソースによって設定され得る。また、これらの実施形態に従って、下記に説明するように、実施されるべき基準電圧ＶＲＥＦを変化させてアレイ２２のセルのフェイルビットカウントの「シュムー（shmoo）」を実施するために、構成レジスタ２７を介して又は構成レジスタ２７をバイパスすることにより、ＦＲＡＭ２０の電気的テストの間、ＣＰＵ、ホスト、外部テスト機器、又は幾つかの他のソースによって、感知増幅器２６に印加される基準電圧ＶＲＥＦが変えられ得る。
【００４０】
図６ａ及び図７ａを参照すると、ＦＲＡＭ２０における基準電圧ＶＲＥＦのレベルを設定する例示の方法において、基準電圧ＶＲＥＦの設定は、製造元によりその製造におけるＦＲＡＭ２０のための最終電気的テストにおいて実施される。これにより、この方法によって設定される基準電圧ＶＲＥＦのレベルが、意図されたシステム環境において通常動作使用に対して準備が整っていることが確実となる。ＦＲＡＭ２０が実装される集積回路が、後のアッセンブリのため「チップ」又はウエハの形式で提供されるケースでは、この実施形態の方法は、ウエハ形式の場合ＦＲＡＭ２０を含む集積回路の「マルチプローブ」電気的テストにおいて実施され得る。マルチプローブ電気的テストは、１つ又は複数の従来のマルチブローブテストステーションにおいて実装される従来の電気的テスト機器を用いて実施され得るもの等である。集積回路がパッケージ化された形式において製造及び提供されるケースでは、この実施形態の方法は、パッケージ化されたデバイスの最終電気的テストにおいて従来の電気的テスト機器によって実施され得る。或いは、ＦＲＡＭ２０における基準電圧ＶＲＥＦの設定は、所望により最終的なシステム用途において実施可能にされてもよい。いずれのケースでも、図６ａを参照すると、この実施形態の方法はプロセス３０から開始する。プロセス３０では、ＦＲＡＭ２０を含む集積回路が、所望のように製造され、それらは基準電圧ＶＲＥＦの設定に対して所望の物理的形態である。
【００４１】
この実施形態に従った、ＦＲＡＭ２０における基準電圧ＶＲＥＦの設定は、製造される集積回路におけるＦＲＡＭアレイの各事例に対して、又は複数のＦＲＡＭアレイ２２をサポートする場合はＶＲＥＦ生成回路２５の各事例に対して、個別に実施される。これは、この実施形態に従って設定される基準電圧ＶＲＥＦが集積回路毎に異なることが多く、従って、各ＦＲＡＭ事例が最良の基準電圧ＶＲＥＦレベルを用いて最適化され得るようにするためである。或いは、テスト時間を省略するため又はその他の理由により、この方法はサンプル単位で適用され得、その際、１つのＦＲＡＭ２０の結果が他のＦＲＡＭ２０に適用される。しかしながら、このアプローチは、歩留まり損失が過度になるか又は最適なデータ保持性能に満たないという結果になり得る。
【００４２】
また、この実施形態に従った、ＦＲＡＭ２０における基準電圧ＶＲＥＦの設定において自動テスト機器により実施される特定のプロセスは、全体的な機能的及びパラメータ的電気テストプログラム又はシーケンスの一部として含まれ得る。その点で、別の状況でフェイルしたセルに冗長メモリセルが置き替わることを可能にすることを含み、ＦＲＡＭ２０が、完全に機能的であること及び所望の仕様に合致することを確実にするために、基準電圧ＶＲＥＦの設定は、典型的に、所望に応じてそのようなテストに従う。
【００４３】
図６ａを再度参照すると、プロセス３０におけるＦＲＡＭ２０の製造、及び上述のようなその他の電気的テストに続き、プロセス３２において、ＦＲＡＭ２０のアレイ２２におけるＦＲＡＭセルのポピュレーションが、上述の例での「０」データ状態に対応する一層低いキャパシタンス分極状態にプログラムされる（即ち、書き込まれる）。プロセス３２においてプログラムされるＦＲＡＭセルのポピュレーションは、アレイ２２におけるＦＲＡＭセルの全体のサブセットであり得るが、基準電圧ＶＲＥＦの設定を最適化するために、プロセス３２において、アレイ２２の全てのＦＲＡＭセルが一層低いキャパシタンス分極状態にプログラムされることが好ましい。
【００４４】
プロセス３４において、ＦＲＡＭアレイ２２から「０」（一層低いキャパシタンス）データ状態を読み出すことに対する最悪のケースに対応する１つ又は複数の電気的及び環境的条件が、自動テスト機器によって又は自動テスト機器において設定される。上述のように構築されるＦＲＡＭ２０のケースでは、「０」データ状態の読み出しに対する最悪のケースは、ＦＲＡＭ２０に対する高温仕様限界（例えば、３０℃より上）に対応する温度、及びＦＲＡＭ２０に対する最大電源仕様電圧（即ち、最大Ｖｄｄ）を含む。プロセス３４において実際に適用される特定の温度及び電源電圧は、ＦＲＡＭ２０を含む集積回路デバイスに対する仕様限界、及びそのような適切な「ガードバンド」、及びデバイスの電気的テストにおいて用いられる仕様限界に対するその他の調整に依存し得る。また、パラメータに対する最悪のケースの設定は、プロキシによって適用され得る。例えば、室温でテストするとき、電源電圧は、仕様限界における高い周囲温度の影響を模倣するために、その電圧に対する仕様限界を超えて選択される増分だけ増大され得る。一層低いキャパシタンス分極状態の読み出しに対する最悪のケースに到達する際に有用なその他の電気的又は環境的条件が、所望に応じ、プロセス３４において追加的に設定され得る。プロセス３４において、これらの最悪ケース条件の幾つか又は全ての設定は、所望に応じ、プログラミングのプロセス３２の前に適用され得る。
【００４５】
プロセス３６において、プログラムされた「０」レベルのリターンを第１の（即ち、最弱）セルがフェイルする電圧に対応する「０」限界を識別するために、アレイ２２が読み出されるにつれて基準電圧ＶＲＥＦを「シュムー」するように自動テスト機器が操作される。逆に、電圧及び温度の予期される条件（即ち、最初のビットがフェイルする電圧よりも漸進的に高い）のもとで全ての「０」セルがパスする最低の基準電圧ＶＲＥＦが、代わりに「０」限界として考えられ得る。「シュムー（shmoo）」とは、１つ又は複数の電気的パラメータの複数の値で反復的に実施されるテスト動作を指す。この実施形態において、シュムープロセス３６において変化するパラメータは、ＶＲＥＦ生成回路２５によって生成され、図５のＦＲＡＭ２０における感知増幅器２６に印加される基準電圧ＶＲＥＦであり、その際、アレイ２２のセルは、各基準電圧レベルで読み出される。基準電圧ＶＲＥＦが１つの反復から次の反復に漸進的に変化する方式は、ＶＲＥＦ生成回路２５の構成及び動作に依存し得る。ＶＲＥＦ生成回路２５が強誘電体キャパシタのバンクとして構築される上述のＦＲＡＭ２０の実施形態では、基準電圧ＶＲＥＦの変動は、感知増幅器２６に印加される基準電圧ＶＲＥＦを変調させるように、各反復において１つ又は複数の付加的キャパシタを選択的にスイッチを入れる（又は、場合によりスイッチを切る）ことによって達成される。図７ａの例において、各基準単位は、ＶＲＥＦ生成回路２５における付加的なキャパシタンス単位に対応し、この例において約３．５ｍＶである。
【００４６】
図７ａにおいて示唆されるように、プロセス３６のシュムーの１つの例は、基準電圧ＶＲＥＦを、少なくとも第１のセルが読み出しをフェイルするまで全てのセルが「０」レベルをリターンする高いレベルから、一層低いレベルへ漸進的に下げて変化させる。それは、図７ａにおける約２０の基準単位のＶＲＥＦである。この例では、第１のビットの基準電圧ＶＲＥＦが「０」データ状態読み出しをフェイルするので、このプロセス３６において、「０」限界が識別される。或いは、プロセス３６のシュムーは、各連続する一層低いレベルでフェイルするセルの数を識別するように基準電圧ＶＲＥＦを変化させ続けてもよく、それによって累積フェイルビット分布（図７ａの曲線１００）が識別される。このアプローチにおいて、「０」限界は、所望に応じ、第１のビットがフェイルする実際のレベルではなく累積フェイルビット分布の外挿によって決定され得る。しかしながら、第１のフェイルビット（即ち、「０」限界）を通り過ぎて連続してシュムーすることは、付加的なテスト時間を必要とする。
【００４７】
好ましくは、シュムーテストプロセス３６において、基準電圧ＶＲＥＦの各レベルでＦＲＡＭ２０の全てのセルが読み出され、それによって、デバイスにおける真の最弱ビット及びそれがフェイルするＶＲＥＦレベルが最も正確に識別され得る。しかしながら、代替として、テスト時間を短縮するために、各シュムーステップにおいてＦＲＡＭ２０のセルのサブセットが代わりに読み出されてもよい。
【００４８】
プロセス３６が最弱「０」ビットがフェイルする「０」限界を決定すると、基準電圧ＶＲＥＦのプログラムされたレベルがこの実施形態に従って決定される。理論的には、図４に対して上述したように「０」セルはシステム寿命にわたり一層強くなるだけであるという仮定に基づいて、プログラムされた基準電圧ＶＲＥＦは、この例において「０」限界より僅かに高い電圧に設定され得る。しかしながら、実際には、テスターとシステム実装との間の電圧の変動、及びデバイスの温度の変動に対して或る程度の公差を提供するように、基準電圧ＶＲＥＦを「０」限界より充分に高い電圧に設定することが有用である。特に、１Ｔ−１Ｃタイプの典型的なＦＲＡＭデバイスにおいて、感知増幅器２６の動作に或るレベルのランダム性が存在することが観察されている。そのため、ランダムな感知増幅器の変動に対する公差も、動作におけるデータ読み出し欠陥を避ける際に有用である。これらのファクターの１つ又は複数に基づいて、プロセス３８において、ＦＲＡＭ２０のための公差ΔＶが識別される。この公差ΔＶは、特徴付け又はその他の方式によって決定され得、類似のタイプ及び製造の全てのＦＲＡＭ２０に適用される。例として、およそ１５ｍＶの公差ΔＶが、最近の１Ｔ−１Ｃ  ＦＲＡＭデバイスに対して適切であると考えられている。この公差ΔＶは、典型的に「０」限界と、最弱「１」ビットがフェイルする基準電圧ＶＲＥＦに対応する「１」限界との間の電圧差の２０％に或いはそれ未満に、例えば、典型的に電圧差のおよそ１０％等に設定される。しかしながら、この実施形態に従って、基準電圧ＶＲＥＦのプログラムされたレベルは、その差に基づくのではなく、感知増幅器性能、温度、及び電圧において変動があることを前提として、「０」限界に実行可能な限り近い電圧に置かれる。
【００４９】
この実施形態に従ったプロセス４０において、「０」限界プラス公差ΔＶでの基準電圧ＶＲＥＦに対応するＶＲＥＦのレベルが、システム使用における通常動作のためにＦＲＡＭ２０内にプログラムされる。上述のように構築されるＦＲＡＭ２０において、このプロセス４０は構成レジスタ２７をプログラムすることによって実施され、その際、コンテンツは「０」限界プラス公差ΔＶでの基準電圧ＶＲＥＦに対応する。この基準電圧ＶＲＥＦは、従って、ＦＲＡＭ２０の通常動作において読み出し動作を実施するために感知増幅器２６によって用いられる基準になる。その後、基準電圧ＶＲＥＦの設定が完了し、所望により付加的なテスト又はＦＲＡＭ２０のその他の処理が実施され得る。
【００５０】
或る最悪ケース条件下で、時間ゼロにおいて最弱「０」セルがフェイルするレベル又はそのレベル近くの電圧に基準電圧ＶＲＥＦをプログラムすることによって、この実施形態は、一層高いキャパシタンス強誘電体状態（例えば、上述の実施形態における「１」データ状態）でＦＲＡＭセルに対する読み出しマージンを最大化することに役立つ。これにより、データ読み出し欠陥という結果になる前に、「１」データ状態セルを大きくシフトさせることによって、図４に対して上述したような強誘電体デバイスにおいて生じる分極の損失に対して一層大きい公差を可能にする。上記で説明したように、「０」データセルに対する累積フェイルビット分布は長期にわたると一層低いＶＲＥＦレベルにシフトし易いので、時間ゼロにおいて基準電圧ＶＲＥＦを「０」限界近くにプログラムする結果「０」データ状態の読み出しマージンが低減されることによるリスクが少ない。従って、データ保持の観点から、ＦＲＡＭ２０の動作寿命の性能は、回路設計又は製造プロセスの変更を必要とすることなく、この実施形態に従って有意に改善され得る。
【００５１】
上述したように、この実施形態は、図４に示されるように、フェイルビット分布が動作寿命にわたって基準電圧ＶＲＥＦの一層低いレベルに向かってシフトするという認識に基づいている。例示の実施形態に関連して、プレート線に印加されるパルスの完了の後、感知増幅器がアクティブにされ、メモリセルの強誘電体材料がＰＺＴである、「アフターパルス」感知を用いる１Ｔ−１Ｃ  ＦＲＡＭメモリに対してもこの挙動は観察された。しかしながら、フェイルビット分布は、他のタイプの１Ｔ−１Ｃ  ＦＲＡＭデバイスに対して、この同じ方向に必ずしもシフトするわけではない。例えば、感知増幅器がプレート線でのパルスの間アクティブにされる、読み出し動作における「オン・パルス」又は「ステップ感知」を用いる幾つかの１Ｔ−１Ｃ  ＦＲＡＭ、及び、他の強誘電体材料を用いる、又は上述した例とは異なるように構築される幾つかの１Ｔ−１Ｃ  ＦＲＡＭは、動作寿命にわたり、基準電圧ＶＲＥＦの一層高いレベルへのフェイルビット分布のシフトを示し得る。従って、図６ｂ及び図７ｂを参照して説明するように、通常動作における基準電圧ＶＲＥＦのレベルを設定するための代替方法がこれらの１Ｔ−１Ｃ  ＦＲＡＭデバイスに対して適切であり得る。
【００５２】
この実施形態に従って、基準電圧ＶＲＥＦを設定する方法は、概して、図６ａに関連して上述したものに対応するが、逆のデータ状態、特に、一層高いキャパシタンス分極状態の場合である。従って、ＦＲＡＭ２０を含む集積回路は、プロセス５０において製造され、所望により、所望の機能的及びパラメータ的電気テストを受ける。プロセス５２において、アレイ２２におけるＦＲＡＭセルの幾つか又は全てが、それらの一層高いキャパシタンス分極状態にプログラムされるか又は書き込まれる。図２ａに対して上述したＦＲＡＭセル２ｊｋの例では、この一層高いキャパシタンス分極状態は「１」データ状態である。上述したように、基準電圧ＶＲＥＦを決定するために用いられるポピュレーションサイズを最大化するために、アレイ２２のＦＲＡＭセルの全てがプロセス５２においてプログラムされることが望ましい。或いは、テスト時間を短縮するために、セルのサブセットのみがプログラムされてもよい。
【００５３】
プロセス５４において、一層高いキャパシタンス（「１」）データ状態を読み出すことに対する最悪のケースが、ＦＲＡＭ２０に対して、１つ又は複数の電気的及び環境的条件に対して設定される。上述のように構築されたＦＲＡＭ２０では、「１」データ状態の読み出しに対する最悪のケースは、ＦＲＡＭ２０の低温仕様限界（例えば、−３０℃）に対応する温度、及び最小電源仕様電圧（即ち、最小Ｖｄｄ）である。前述のように、プロセス５４において設定される特定の条件は、ＦＲＡＭ２０に対する仕様限界に依存し得、直接的に設定され得るか、又は「ガードバンド」及び仕様限界に対するその他の調整を用いて確立され得るか、又は最悪ケース条件を推定するプロキシ（例えば、温度の影響をエミュレートするための電源電圧レベルの使用）によって設定され得る。一層高いキャパシタンス分極状態の読み出しに対する最悪のケースを設定するその他の電気的又は環境的条件もまた、所望とされる場合、プロセス５４において設定され得る。このプロセス５４は、テストフローに応じて、プロセス５２のプログラミングの前か後のいずれかに実施されてもよい。
【００５４】
この一層高いキャパシタンス分極状態（「１」状態）に対する１つ又は複数の最悪ケース条件が設定された後、この例ではプログラムされた「１」レベルのリターンを第１の（即ち、最弱）セルがフェイルする基準電圧ＶＲＥＦの限界を識別するために、自動テスト機器はプロセス５６において基準電圧ＶＲＥＦのシュムーを実施する。このシュムーは、この例では、ＶＲＥＦ生成回路２５によって生成され図５のＦＲＡＭ２０における感知増幅器２６に印加される基準電圧ＶＲＥＦのレベルを変動させながら、「１」状態にプログラムされたＦＲＡＭセルのポピュレーションを反復的に読み出すことによって実施される。図６ａに対して上述したように、基準電圧ＶＲＥＦを１つの反復から次の反復に漸進的に変化させる方式は、ＶＲＥＦ生成回路２５の構成及び動作に依存し得る。図７ｂは、プログラムされたセルの各読み出しに対して、全てのセルが「１」データ状態をリターンする低レベルから、正しくないデータ状態を第１のセルがリターンするＶＲＥＦレベルまで、基準電圧ＶＲＥＦを漸進的に増加することによってプロセス５６のシュムーの効率的な実装を示唆する。最弱セルが、プログラムされた「１」データ状態のリターンをフェイルするこのＶＲＥＦレベル（又は、逆に、全てのＦＲＡＭセルが正しいデータ状態をリターンする最高ＶＲＥＦレベル）は、図１ｂにおいて「「１」限界」として示される。或いは、上述したように、プロセス５６のシュムーは、累積フェイルビット分布（図７ｂの曲線１０１）を特徴付けることによって、及び最弱ビットに対するＶＲＥＦ限界を推定するために外挿することによって、この「１」限界を識別し得る。
【００５５】
プロセス５６が、最弱ビットがフェイルする「１」限界を決定すると、プロセス５８及び６０において、この実施形態に従って、基準電圧ＶＲＥＦのプログラムされたレベルが決定される。プロセス５８において、テスターとシステム実装との間の電圧の変動、デバイスの温度における変動、及び感知増幅器２６の動作におけるランダム性を許容するように、ＦＲＡＭ２０に対して基準電圧ＶＲＥＦにおける公差ΔＶが識別される。この公差ΔＶは、ＦＲＡＭ２０の通常動作における過度のデータ読み出し欠陥の可能性を低減する一方、デバイスの寿命にわたり、分極における予期された劣化に対して良好なマージンを提供する。また、この公差ΔＶは、特徴付け又はその他の方式によって決定され得、類似のタイプ及び製造の全てのＦＲＡＭ２０に適用される。典型的な最近の１Ｔ−１Ｃ  ＦＲＡＭデバイスに対する公差ΔＶの例はおよそ１５ｍＶ（例えば、「０」限界と「１」限界との間の電圧差の２０％以下、例えば１０％）である。また、この実施形態に従って、基準電圧ＶＲＥＦのプログラムされたレベルは、「０」限界と「１」限界との間の差に基づくのではなく、感知増幅器性能、温度、及び電圧における変動を考慮して、「１」限界に実行可能な限り近い電圧に置かれる。
【００５６】
プロセス６０において、この実施形態に従って、プロセス５８において識別された公差ΔＶの分を低減された「１」限界のＶＲＥＦレベルに対応する基準電圧ＶＲＥＦのレベルが、システム使用におけるその通常動作に対してＦＲＡＭ２０内にプログラムされる。上述したように、プロセス６０は、「１」限界マイナス公差ΔＶでの基準電圧ＶＲＥＦに対応するコンテンツを用いて構成レジスタ２７をプログラムすることによる等、構成レジスタ２７の構成に対して適切な方式で実施され得る。プログラムされた後、この基準電圧ＶＲＥＦは、ＦＲＡＭ２０の通常動作においてアクセスされたＦＲＡＭセルのデータ状態を認識するための参照として感知増幅器２７に適用される。所望により、付加的なテスト又はＦＲＡＭ２０のその他の処理がその後実施され得る。
【００５７】
この実施形態において、或る最悪ケース条件下で、時間ゼロにおいて最弱「１」セルがフェイルするレベルか又はそのレベル近くの電圧に基準電圧ＶＲＥＦを設定することで、一層高いキャパシタンス強誘電体状態におけるＦＲＡＭセルに対する読み出しマージンが最大化される。これにより、「オン・パルス」感知を用いるか又はこの時間依存挙動を示す代替材料で構築されるＦＲＡＭデバイス等の、両方のデータ状態の累積フェイルビット分布が基準電圧ＶＲＥＦの一層高いレベルにシフトする強誘電体デバイスにおいて生じる分極の損失に対して、データ読み出し欠陥という結果になる前に「０」データ状態セルを大きくシフトさせ得ることによって、一層大きな公差が可能となする。上述したように、これらのタイプのデバイスでは、「１」データセルに対する累積フェイルビット分布が、長期にわたり一層高いＶＲＥＦレベルにシフトする傾向があるため、「１」データ状態に対する読み出しマージンを低減することによって導入されるリスクが小さい。従って、ＦＲＡＭ２０の動作寿命性能は、データ保持の観点から、回路設計又は製造プロセスに変更を必要とすることなく、この実施形態に従って有意に改善され得る。
【００５８】
これらの実施形態に従って、１Ｔ−１Ｃタイプの強誘電体不揮発性メモリのデータ保持信頼性は、有意に最適化及び改善され得、従って、これらのデバイスのシステム寿命は、相対的に少ないコストで延長される。特に、システム寿命及び信頼性におけるこの改善は、回路設計又は物理的製造プロセスにおいて変更を必要とすることなく、及びメモリ自体の電気的性能に影響を与えることなく取得され得る。これらの実施形態は、メモリ自体のアーキテクチャに応じ、複数の製造段階の任意の１つにおいて実装され得、或いは、システム使用におけるレトロフィット（retrofit）として実装され得る。
【００５９】
また、これらの実施形態によって提供される改善されたデータ保持信頼性は、以前は２Ｔ−２Ｃ  ＦＲＡＭを必要とした重要な用途における１Ｔ−１Ｃ  ＦＲＡＭの使用を可能にし得る。その結果、これらの実施形態は、メモリのビット当たりのコストを大きく低減し得、以前はＦＲＡＭがコスト上法外であった又は制限されていた用途に対する不揮発性メモリの使用を可能にする。
【００６０】
本明細書において「０」及び「１」データ状態を参照する場合、説明されるバイアス及び感知スキームに対して、「０」データ状態は一層低いキャパシタンス分極状態に対応し、「１」データ状態は一層高いキャパシタンス分極状態に対応する点で、上述のようなＦＲＡＭの特定の構成を参照して言及される。幾つかの実装において、代わりに、「１」データ状態は、一層低いキャパシタンス分極状態に対応し得、「０」データ状態は、一層高いキャパシタンス状態に対応し得る。そのようなケースでは、データ状態は、上述の例とは逆にされ、本明細書において説明される実施形態をそのような逆のデータ状態に適応することが容易に成され得る。
【００６１】
本発明の請求の範囲内で、説明された実施形態において変更が可能であり、また、他の実施形態が可能である。
【図１】
0006769975.tif 000002
【図２ａ】
0006769975.tif 000003
【図２ｂ】
0006769975.tif 000004
【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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