(57)【特許請求の範囲】
【請求項１】
アナログ入力電圧をデジタル値に変換するＮ個（Ｎは２以上の整数）のＡＤ変換器と、
クロック信号をＮ分周して位相が２π／Ｎ＊ｋ（ｋ＝１〜Ｎ）のＮ個の分周クロック信号を生成し、生成した前記Ｎ個の分周クロック信号を前記Ｎ個のＡＤ変換器に供給する分周器と、
前記Ｎ個の分周クロック信号のうち、少なくとも（Ｎ−１）個の分周クロック信号の遅延時間を調整する少なくとも（Ｎ−１）個の可変遅延回路と、
前記クロック信号の帯域を制限してリファレンス信号を生成する低域通過フィルタ回路と、
前記少なくとも（Ｎ−１）個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器から出力されるデジタル出力値間の誤差を減少させる制御回路と、
を備え、
前記低域通過フィルタ回路は、受動素子から構成されている
タイムインターリーブ型ＡＤ変換器。
【請求項２】
アナログ入力電圧をデジタル値に変換するＮ個（Ｎは２以上の整数）のＡＤ変換器と、
クロック信号をＮ分周して位相が２π／Ｎ＊ｋ（ｋ＝１〜Ｎ）のＮ個の分周クロック信号を生成し、生成した前記Ｎ個の分周クロック信号を前記Ｎ個のＡＤ変換器に供給する分周器と、
前記Ｎ個の分周クロック信号のうち、少なくとも（Ｎ−１）個の分周クロック信号の遅延時間を調整する少なくとも（Ｎ−１）個の可変遅延回路と、
前記クロック信号の帯域を制限してリファレンス信号を生成する入力バッファ回路と、
前記少なくとも（Ｎ−１）個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器から出力されるデジタル出力値間の誤差を減少させる制御回路と、
を備え、
前記入力バッファ回路に入力される前記クロック信号の振幅及びコモン電位を調整する回路をさらに備える
タイムインターリーブ型ＡＤ変換器。
【請求項３】
前記クロック信号の振幅及びコモン電位を調整する回路は、少なくとも一つの抵抗素子を含む、請求項２に記載のタイムインターリーブ型ＡＤ変換器。
【請求項４】
前記クロック信号の振幅及びコモン電位を調整する回路は、受動素子から構成された低域通過フィルタ回路である、請求項２に記載のタイムインターリーブ型ＡＤ変換器。
【請求項５】
前記制御回路は、前記少なくとも（Ｎ−１）個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器から出力されるデジタル出力値間の誤差を所定値以下にする請求項１〜４の何れかに記載のタイムインターリーブ型ＡＤ変換器。
【請求項６】
前記制御回路は、前記少なくとも（Ｎ−１）個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記少なくとも（Ｎ−１）個の可変遅延回路に対応する（Ｎ−１）個のＡＤ変換器のそれぞれから出力されるデジタル出力値と前記（Ｎ−１）個のＡＤ変換器以外のＡＤ変換器のデジタル出力値との誤差を所定値以下にする請求項１〜４の何れかに記載のタイムインターリーブ型ＡＤ変換器。
【請求項７】
アナログ入力電圧をデジタル値に変換するＮ個（Ｎは２以上の整数）のＡＤ変換器と、
クロック信号をＮ分周して位相が２π／Ｎ＊ｋ（ｋ＝１〜Ｎ）のＮ個の分周クロック信号を生成し、生成した前記Ｎ個の分周クロック信号を前記Ｎ個のＡＤ変換器に供給する分周器と、
前記Ｎ個の分周クロック信号のうち、Ｎ個の分周クロック信号の遅延時間を調整するＮ個の可変遅延回路と、
前記クロック信号の帯域を制限してリファレンス信号を生成する低域通過フィルタ回路または入力バッファ回路と、
前記Ｎ個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器から出力されるデジタル出力値間の誤差を減少させる制御回路と、
を備え、
前記制御回路は、前記Ｎ個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器のそれぞれから出力されるデジタル出力値と基準値との誤差を所定値以下にするタイムインターリーブ型ＡＤ変換器。
【請求項８】
アナログ入力電圧をデジタル値に変換するＮ個（Ｎは２以上の整数）のＡＤ変換器と、
クロック信号をＮ分周して位相が２π／Ｎ＊ｋ（ｋ＝１〜Ｎ）のＮ個の分周クロック信号を生成し、生成した前記Ｎ個の分周クロック信号を前記Ｎ個のＡＤ変換器に供給する分周器と、
前記Ｎ個の分周クロック信号のうち、少なくとも（Ｎ−１）個の分周クロック信号の遅延時間を調整する少なくとも（Ｎ−１）個の可変遅延回路と、
前記クロック信号の帯域を制限してリファレンス信号を生成する低域通過フィルタ回路または入力バッファ回路と、
前記少なくとも（Ｎ−１）個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器から出力されるデジタル出力値間の誤差を減少させる制御回路と、
前記クロック信号の遅延時間を調整する基準可変遅延回路とを備え、
前記制御回路は、前記基準可変遅延回路の遅延時間を制御して、前記リファレンス信号の波形の傾きが所定の大きさ以上の位置で、前記Ｎ個のＡＤ変換器にサンプリングさせる
タイムインターリーブ型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、タイムインターリーブ型ＡＤ変換器に関する。
【背景技術】
【０００２】
ＡＤ変換器には様々なアーキテクチャがあり、分解能やサンプリング周波数、消費電力といったスペックによって使い分けられる。その中で、１ＧＨｚを超える高速なサンプリング周波数で動作するＡＤ変換器を、単体のＡＤ変換器で実現することは困難であるため、タイムインターリーブ型のＡＤ変換器が用いられることが多い。
【０００３】
タイムインターリーブ型ＡＤ変換器は、Ｎ個（Ｎは２以上の整数）のＡＤ変換器（以下、「チャネルＡＤ変換器」と称される）を配置して、それぞれに、位相を均等にずらした動作クロック信号を入力し、ＡＤ変換後に各出力データを結合するアーキテクチャを有する。そのため、各チャネルＡＤ変換器の動作クロック周波数は、サンプリング周波数の１／Ｎ倍の周波数にすることができる。その結果、サンプリング周波数が１ＧＨｚを超える高速なＡＤ変換器でも実現することが可能になる。
【０００４】
しかし、タイムインターリーブ型ＡＤ変換器には、各チャネルＡＤ変換器を構成する素子のばらつき、ミスマッチにより様々な誤差が生じる。特に、サンプリング時におけるクロック信号のタイミング誤差（以下、「タイミングスキュー」と称される）は、ＡＤ変換精度（ＳＮ比）を劣化させる重大な課題である。
【０００５】
タイミングスキューは、各チャネルＡＤ変換器のサンプリング回路におけるスイッチ、容量素子のばらつきやミスマッチ、また、クロック生成回路から各チャネルＡＤ変換器までの経路差により生じる。タイミングスキューが発生した時のＡＤ変換結果は、その出力スペクトル上に発生するスプリアス信号を含む。特に、高周波信号を入力する際は、タイミングスキューによるＡＤ変換誤差が大きく表れ、ＳＮ比を大きく劣化させてしまう。
【０００６】
タイムインターリーブ型ＡＤ変換器におけるタイミングスキューを補正する手法は、これまで数多く提案されている。その中でも、入力信号にリファレンス信号を与え、各チャネルＡＤ変換器のクロック信号の位相を可変遅延回路等で調整する手法は、確実かつ短時間でタイミングスキューを補正することができる手法である。リファレンス信号として、デジタルアナログコンバーター（以下、「ＤＡＣ」と称される）で生成した信号を、位相をずらしながら入力し、その信号のエッジを検出することで、タイミングスキューを見積もる手法や（例えば、非特許文献１）、リファレンス信号として、ランプ波を入力し、各チャネルＡＤ変換器のＡＤ変換結果が同じになるように各チャネルＡＤ変換器のクロック信号の遅延を調整する手法が提案されている（例えば、非特許文献２）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｖ．Ｈ．−Ｃ．Ｃｈｅｎ，  Ｌ．Ｐｉｌｅｇｇｉ，“Ａ  ６９．５  ｍＷ  ２０ＧＳ／ｓ  ６ｂ  Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ  ＡＤＣ  Ｗｉｔｈ  Ｅｍｂｅｄｄｅｄ  Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃａｌｉｂｒａｔｉｏｎ  ｉｎ  ３２  ｎｍ  ＣＭＯＳ  ＳＯＩ，”  ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．  ４９，  ｎｏ．  １２，  ｐｐ．  ２８９１−２９０１，  Ｄｅｃ．  ２０１４．
【非特許文献２】Ｚ．Ｌｉｕ，  Ｋ．Ｈｏｎｄａ，  Ｓ．Ｋａｗａｈｉｔｏ，“Ａ  Ｎｅｗ  Ｃａｌｉｂｒａｔｉｏｎ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｐｌｉｎｇ  Ｃｌｏｃｋ  Ｓｋｅｗ  ｉｎ  Ｔｉｍｅ−ｉｎｔｅｒｌｅａｖｅｄ  ＡＤＣ，”  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ  ａｎｄ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  Ｍａｙ  ２００８．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本開示は、タイミングスキューを低減したタイムインターリーブ型ＡＤ変換器を提供する。
【課題を解決するための手段】
【０００９】
本開示の一態様は、アナログ入力電圧をデジタル値に変換するＮ個（Ｎは２以上の整数）のＡＤ変換器と、クロック信号をＮ分周して分周クロック信号を生成し、生成した前記分周クロック信号を前記Ｎ個のＡＤ変換器に供給する分周器と、前記Ｎ個のＡＤ変換器にそれぞれ供給される前記分周クロック信号の遅延時間を調整するＮ個の可変遅延回路と、前記クロック信号の帯域を制限してリファレンス信号を生成する低域通過フィルタ回路または入力バッファ回路と、前記Ｎ個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器から出力される各デジタル出力値の誤差を所定値以下にする制御回路と、を備える。
【発明の効果】
【００１０】
本開示に係るタイムインターリーブ型ＡＤ変換器は、タイミングスキューを低減することができる。本開示によると、タイムインターリーブ型ＡＤ変換器におけるタイミングスキューを、小規模の追加回路により補正することができる。
【図面の簡単な説明】
【００１１】
【図１】本開示の実施形態に係るタイムインターリーブ型ＡＤ変換器の構成例を示すブロック図である。
【図２】図１のタイムインターリーブ型ＡＤ変換器においてタイミングスキュー補正を行う際のクロックタイミングダイヤグラムである。
【図３】可変遅延回路の一構成例を示す回路図である。
【図４】リファレンス信号の波形を概略的に示す図である。
【図５Ａ】タイミングスキュー発生時に、補正を行わないときのシミュレーション結果を示す図である。
【図５Ｂ】タイミングスキュー発生時に、本実施形態の補正手法を適用したときのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１２】
（本開示の基礎となった知見）
まず、本開示の基礎となった知見について説明する。従来のタイミングスキュー補正手法では、ＡＤ変換器のより高速化・高分解能化を行ったときに、ＤＡＣ出力の位相制御ステップを細かくとる必要があるため、補正時間の増大や、補正用の追加回路の複雑化を招く。また、ランプ波等のリファレンス信号の生成も、ＡＤ変換器の高速化・高分解能化が進むにつれて、実現が困難になる。
【００１３】
そこで、本発明者らは、補正用の追加回路の規模を抑えつつタイミングスキューを正確に補正してＡＤ変換誤差の発生を防止することができるタイムインターリーブ型ＡＤ変換器を実現すべく、鋭意研究した。
【００１４】
本開示の一態様は、アナログ入力電圧をデジタル値に変換するＮ個（Ｎは２以上の整数）のＡＤ変換器と、クロック信号をＮ分周してＮ個の分周クロック信号を生成し、生成した前記Ｎ個の分周クロック信号を前記Ｎ個のＡＤ変換器に供給する分周器と、前記Ｎ個の分周クロック信号のうち、少なくとも（Ｎ−１）個の分周クロック信号の遅延時間を調整する少なくとも（Ｎ−１）個の可変遅延回路と、前記クロック信号の帯域を制限してリファレンス信号を生成する低域通過フィルタ回路または入力バッファ回路と、前記少なくとも（Ｎ−１）個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器から出力されるデジタル出力値間の誤差を減少させる制御回路と、を備える。
【００１５】
この態様によると、少なくとも（Ｎ−１）個の可変遅延回路の遅延時間が制御されて、クロック信号が帯域制限されて生成されたリファレンス信号が入力されたときにＮ個のＡＤ変換器から出力されるデジタル出力値間の誤差が減少する。これによって、Ｎ個のＡＤ変換器のサンプリングの位相を揃えることができる。このため、タイミングスキューによるＡＤ変換性能の劣化を抑制することができる。
【００１６】
上記態様において、前記タイムインターリーブ型ＡＤ変換器は、前記低域通過フィルタ回路を備え、前記低域通過フィルタ回路は、受動素子から構成されていてもよい。
【００１７】
この態様によると、帯域制限を行う回路は、受動素子を用いた低域通過フィルタ回路であるため、帯域制限を行う回路の規模を抑制することができる。
【００１８】
上記態様において、前記タイムインターリーブ型ＡＤ変換器は、前記入力バッファ回路を備え、前記入力バッファ回路に入力される前記クロック信号の振幅及びコモン電位を調整する回路をさらに備えてもよい。
【００１９】
この態様によると、帯域制限を行う回路は、入力バッファ回路であるため、帯域制限を行う回路の規模を抑制することができる。
【００２０】
上記態様において、前記クロック信号の振幅及びコモン電位を調整する回路は、少なくとも一つの抵抗素子を含んでもよい。
【００２１】
上記態様において、前記クロック信号の振幅及びコモン電位を調整する回路は、受動素子から構成された低域通過フィルタ回路であってもよい。
【００２２】
前記制御回路は、前記少なくとも（Ｎ−１）個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器から出力されるデジタル出力値間の誤差を所定値以下にしてもよい。
【００２３】
上記態様において、前記制御回路は、前記少なくとも（Ｎ−１）個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記少なくとも（Ｎ−１）個の可変遅延回路に対応する（Ｎ−１）個のＡＤ変換器のそれぞれから出力されるデジタル出力値と前記（Ｎ−１）個のＡＤ変換器以外のＡＤ変換器のデジタル出力値との誤差を所定値以下にしてもよい。
【００２４】
上記態様において、前記少なくとも（Ｎ−１）個の可変遅延回路は、前記Ｎ個の分周クロック信号の遅延時間を調整するＮ個の可変遅延回路であり、前記制御回路は、前記Ｎ個の可変遅延回路の遅延時間を制御して、前記リファレンス信号が入力されたときに前記Ｎ個のＡＤ変換器のそれぞれから出力されるデジタル出力値と予め定められた基準値との誤差を所定値以下にしてもよい。
【００２５】
上記態様において、前記クロック信号の遅延時間を調整する基準可変遅延回路をさらに備え、前記制御回路は、前記基準可変遅延回路の遅延時間を制御して、前記リファレンス信号の波形の傾きが所定の大きさ以上の位置で、前記Ｎ個のＡＤ変換器にサンプリングさせてもよい。
【００２６】
この態様によると、基準可変遅延回路の遅延時間が制御されて、リファレンス信号の波形の傾きが所定の大きさ以上の位置で、Ｎ個のＡＤ変換器がサンプリングを行う。したがって、タイミングスキューに起因するリファレンス信号のレベルの差異をある程度以上の値にすることができる。その結果、タイミングスキューの補正を好適に行うことが可能になる。
【００２７】
以下、図面に従って本開示の実施の形態について説明する。
【００２８】
図１は、本実施形態に係るタイムインターリーブ型ＡＤ変換器の構成例を示すブロック図である。図１では、ＡＤ変換器１として、Ｎ個（Ｎは２以上の整数）のチャネルＡＤ変換器ＡＤＣ１、ＡＤＣ２、・・・、ＡＤＣＮが並列に配置された、Ｎチャネルタイムインターリーブ型ＡＤ変換器を例に挙げている。
【００２９】
図１のタイムインターリーブ型ＡＤ変換器は、さらに、制御回路４、クロック生成器５、及び分周器６を備える。本実施形態のタイムインターリーブ型ＡＤ変換器は、さらに、スイッチ２および入力バッファ３を備えてもよい。また、図１のタイムインターリーブ型ＡＤ変換器は、Ｎ個の可変遅延回路Δｔ１、Δｔ２、Δｔ３、・・・、ΔｔＮを備える。可変遅延回路Δｔ１、Δｔ２、Δｔ３、・・・、ΔｔＮのそれぞれは、例えば、後述する可変遅延回路１Ａと同じ構成を有する。
【００３０】
入力バッファ３の入力端子はスイッチ２に接続され、出力端子は各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮの入力端子に接続されている。スイッチ２は、入力信号Ｖｓｉｇ側とリファレンス信号生成回路７（後述）側との間で、入力バッファ３の入力端子の接続先を切り替える。なお、スイッチ２は、ユーザにより手動で切り替えられてもよく、制御回路４により自動的に切り替えられてもよい。
【００３１】
制御回路４は、例えばマルチプレクサを含み、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮの出力データをシリアルデータに変換する。制御回路４の機能については、さらに後述される。クロック生成器５は、例えば位相ロックループ（ＰＬＬ）を含み、サンプリング周波数Ｆｓのクロック信号ＣＬＫを生成する。
【００３２】
分周器６は、クロック生成器５により生成されたクロック信号ＣＬＫのサンプリング周波数Ｆｓを１／Ｎに分周する。これにより、分周器６は、クロック信号ＣＬＫから、位相が２π／Ｎ＊ｋ（ｋ＝１、２、・・・、Ｎ）のＮ個の分周クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、・・・ＣＬＫＮを生成する。すなわち、分周器６は、クロック信号ＣＬＫをＮ分周して位相が異なるＮ個のクロック信号を生成する。
【００３３】
通常動作時には、スイッチ２は、入力信号Ｖｓｉｇ側に設定される。入力信号Ｖｓｉｇは、入力バッファ３を経由して、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮの入力端子Ｖｉｎに供給される。ＡＤ変換された各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮの出力データは、制御回路４に入力され、制御回路４のマルチプレクサによりシリアルデータに変換され、制御回路４から出力される。
【００３４】
次に、本実施形態に係るタイムインターリーブ型ＡＤ変換器の動作クロック信号について説明する。まず、クロック生成器５により生成されたサンプリング周波数Ｆｓのクロック信号ＣＬＫが分周器６に入力される。分周器６は、クロック信号ＣＬＫが１／Ｎに分周され、さらに、位相が２π／Ｎ＊ｋ（ｋ＝１〜Ｎ）のＮ個の分周クロック信号ＣＬＫ１〜ＣＬＫＮが生成される。これらの分周クロック信号ＣＬＫ１〜ＣＬＫＮは、可変遅延回路Δｔ１〜ΔｔＮをそれぞれ経由した後に、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮのクロック端子Ｃｌｋに入力される。
【００３５】
ここで、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮには、位相が均等に２π／ＮずらされたＮ個の分周クロック信号が入力される必要がある。しかし、実際には、様々な誤差要因により、正確な位相を保証することは困難となっている。誤差要因の一つは、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮのサンプリング回路における、スイッチと容量とのばらつきやミスマッチである。また、Ｎ個配置されたチャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮへのクロック信号や入力信号の配線経路の長さ又は寄生容量の差異に起因する誤差も要因の一つである。このような理由で発生した各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮのクロック信号の位相誤差は、タイミングスキューと呼ばれ、ＡＤ変換結果の誤差として表れる。
【００３６】
本実施形態のタイムインターリーブ型ＡＤ変換器は、さらに、リファレンス信号生成回路７と、リファレンス信号用の可変遅延回路１Ｂとしての基準可変遅延回路ΔｔＲＥＦとを備えてもよい。
【００３７】
リファレンス信号生成回路７には、周波数が１／Ｎに分周される前のクロック信号ＣＬＫが入力される。リファレンス信号生成回路７は、インバータ回路８と、抵抗素子９、１０、１１と、容量素子１２とを含む。抵抗素子９、１０、１１（受動素子の一例）と、容量素子１２（受動素子の一例）とは、帯域制限回路（低域通過フィルタ回路の一例）を構成する。
【００３８】
基準可変遅延回路ΔｔＲＥＦは、クロック生成器５と、リファレンス信号生成回路７との間に設けられる。基準可変遅延回路ΔｔＲＥＦの機能については、後述される。
【００３９】
図２は、図１のタイムインターリーブ型ＡＤ変換器においてタイミングスキュー補正を行う際のクロックタイミングダイヤグラムである。以下、タイミングスキューを補正する手法を図１の構成図と、図２のクロックタイミングダイヤグラムとを用いて説明する。
【００４０】
まず、スイッチ２をリファレンス信号生成回路７側に切り替えて、リファレンス信号生成回路７からの出力信号を入力バッファ３に与える。ここで、抵抗素子９、１０、１１と、容量素子１２とを含む帯域制限回路により、インバータ回路８から出力されたクロック信号に低域通過のフィルタリングが掛けられる。これにより、リファレンス信号生成回路７を通過したクロック信号の立上り及び立下りの時定数が劣化する。その結果、図２のタイミングダイヤグラムに示される信号ＴＩＮのようななまった波形が生成される。
【００４１】
また、抵抗素子９、１０、１１は、入力されるクロック信号ＣＬＫの振幅やコモン電圧値を調整する回路としての機能も有する。図１の場合、抵抗素子９、１０、１１により、クロック信号ＣＬＫの振幅及びコモン電圧値は、入力バッファ３の入力レンジに合わせて調整される。
【００４２】
なお、入力バッファ３のような回路を用いて入力信号を駆動するタイムインターリーブ型ＡＤ変換器においては、前述の容量素子１２が必ずしも必要ではない。一般的に、入力バッファは、入力信号帯域までのゲインを保証するように設計される。このため、入力バッファは、入力信号よりも速いサンプリングのクロック信号の周波数に対しては、既に帯域外である場合が多い。つまり、入力バッファ３（入力バッファ回路の一例）が帯域制限回路として機能することになる。
【００４３】
前述の方法で、帯域制限されることにより、立上り及び立下りの時定数が劣化した信号ＴＩＮは、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮに入力される。クロック信号ＣＬＫは、ＰＬＬ等を含むクロック生成器５により正確な位相を有するパルス信号として生成される。このため、信号ＴＩＮは、正確なサンプリング位相を持ったリファレンス信号ＴＩＮとして機能する。つまり、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮは、リファレンス信号ＴＩＮを基準に、それぞれのサンプリングのタイミングの位相を調整することで、タイミングスキューを補正することができる。
【００４４】
図２のタイミングダイヤグラムに示すとおり、分周クロック信号ＣＬＫ１、ＣＬＫ２、・・・、ＣＬＫＮに従って、各チャネルＡＤ変換器ＡＤＣ１、ＡＤＣ２、・・・、ＡＤＣＮは、分周前のクロック信号ＣＬＫの１周期分の位相間隔で順にリファレンス信号ＴＩＮをサンプリングする。
【００４５】
ここで、タイミングスキューが全く生じていない理想的な状態では、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮは、リファレンス信号ＴＩＮの同じ入力電圧値をサンプリングするはずである。従って、全チャネルＡＤ変換器ＡＤＣ１、ＡＤＣ２、・・・、ＡＤＣＮは、ＡＤ変換出力値として、同じデジタル値を出力することになる。
【００４６】
逆に、チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮから出力されるデジタル値のうち何れかが異なる場合は、タイミングスキューが生じていることを意味する。その場合には、制御回路４は、全チャネルＡＤ変換器ＡＤＣ１、ＡＤＣ２、・・・、ＡＤＣＮから同じデジタル値が出力されるように、可変遅延回路Δｔ１、Δｔ２、・・、ΔｔＮを調整する。このようにして、制御回路４は、タイミングスキューをデジタル値で読み取り、可変遅延回路Δｔ１〜ΔｔＮを制御する。これによって、タイミングスキューを補正することができる。例えば、制御回路４は、チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮのデジタル出力間の誤差を検出し、検出した誤差に応じて、その誤差に対応する一つ又は複数の可変遅延回路の遅延時間を調整する。
【００４７】
図３は、可変遅延回路１Ａの構成例を示す回路図である。可変遅延回路Δｔ１〜ΔｔＮは、図３の可変遅延回路１Ａと同じ構成を有する。すなわち、可変遅延回路Δｔ１〜ΔｔＮのそれぞれは、分周クロック信号ＣＬＫ１〜ＣＬＫＮが伝搬されるインバータ１３、１４の直列回路と、この直列回路の途中ノードに接続された可変容量素子１５とを含む。可変容量素子１５の容量値は、制御回路４からのデジタル信号入力により変化する。
【００４８】
可変容量素子１５の容量値が大きい場合、分周クロック信号ＣＬＫ１〜ＣＬＫＮのセトリングが劣化し、分周クロック信号ＣＬＫ１〜ＣＬＫＮの信号レベルが、後段のインバータ１４の閾値を超えるまでの時間が増える。このため、分周クロック信号ＣＬＫ１〜ＣＬＫＮの遅延時間を大きくすることができる。
【００４９】
一方、可変容量素子１５の容量値が小さい場合、分周クロック信号ＣＬＫ１〜ＣＬＫＮの信号レベルは、短時間で後段のインバータ１４の閾値を超えることができる。このため、分周クロック信号ＣＬＫ１〜ＣＬＫＮの遅延時間を抑えることができる。初期値として、可変容量素子１５の容量値を可変範囲の中間値にしておくことで、分周クロック信号ＣＬＫ１〜ＣＬＫＮを早める（遅延時間を減少させる）ことや遅らす（遅延時間を増大させる）ことが可能となる。
【００５０】
すなわち、制御回路４は、可変遅延回路１Ａの遅延時間を増大させる場合には、可変容量素子１５の容量値を増大させ、可変遅延回路１Ａの遅延時間を減少させる場合には、可変容量素子１５の容量値を減少させる。
【００５１】
なお、リファレンス信号ＴＩＮの電圧値が大きく変化する箇所で、各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮがサンプリングすることにより、正確にタイミングスキューを検出し、短時間でタイミングスキューを補正することができる。
【００５２】
図４は、リファレンス信号ＴＩＮの波形を概略的に示す図である。図４において、横軸は時間を表し、縦軸は電圧を表す。図４には、サンプリング位置によるタイミングスキューによる電圧差の現れ方の違いが示されている。
【００５３】
クロック信号ＣＬＫがＨレベルからＬレベルへセトリングを開始した直後の時刻φ１では、リファレンス信号ＴＩＮの波形の傾きが大きい。このため、タイミングスキューΔｔによる電圧差Δｖ１が大きく現れる。一方、リファレンス信号がＨレベルからＬレベルへセトリングを開始し、電圧値が飽和状態になる時刻φ２では、タイミングスキューΔｔによる電圧差Δｖ２は小さくなる。
【００５４】
リファレンス信号ＴＩＮの周波数が高くない等の場合によっては、リファレンス信号の電圧値の変化が無い状態、つまり、安定的にＨレベル期間又はＬレベル期間があるような波形は少なくない。このため、もしそのような期間にチャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮがサンプリングすると、タイミングスキューによる電圧差は全く現れない。
【００５５】
そこで、図１に示されるように、クロック生成器５とリファレンス信号生成回路７との間に、リファレンス信号ＴＩＮ用の基準可変遅延回路ΔｔＲＥＦを設けてもよい。この基準可変遅延回路ΔｔＲＥＦは、各チャネルＡＤ変換器ＡＤＣ１、ＡＤＣ２、・・・、ＡＤＣＮと分周器６との間に設けられている可変遅延回路Δｔ１、Δｔ２、・・・、ΔｔＮと同じ構成を有してもよい。基準可変遅延回路ΔｔＲＥＦは、可変遅延回路Δｔ１〜ΔｔＮと同じように、制御回路４からのデジタル値入力に応じて、可変容量素子の容量値が制御されることで、リファレンス信号ＴＩＮの遅延時間を調整する。
【００５６】
補正処理を行う時には、制御回路４は、基準可変遅延回路ΔｔＲＥＦの遅延時間を制御して、リファレンス信号ＴＩＮの波形の傾きが所定の大きさ以上の位置で各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮにサンプリングさせる。
【００５７】
所定の大きさとは、例えば、予め定められた時間差Δｔ０に対して予め定められた電圧差Δｖ０としてもよい。
【００５８】
例えば、制御回路４は、基準可変遅延回路ΔｔＲＥＦの遅延時間を予め定められた時間差Δｔ０ずつずらし、ずらす都度、例えばチャネルＡＤ変換器ＡＤＣ１から出力されるリファレンス信号ＴＩＮの電圧値を測定し、時間差Δｔ０毎の電圧差Δｖを算出する。そして、制御回路４は、算出された電圧差Δｖが予め定められた電圧差Δｖ０以上になったときの遅延時間を補正処理に用いる基準可変遅延回路ΔｔＲＥＦの遅延時間として採用してもよい。
【００５９】
代替的に、制御回路４は、算出された電圧差Δｖが最大値になったときの遅延時間を補正処理に用いる基準可変遅延回路ΔｔＲＥＦの遅延時間として採用してもよい。
【００６０】
制御回路４は、基準可変遅延回路ΔｔＲＥＦの遅延時間を、補正処理に用いる遅延時間として採用した値に固定する。その後、例えば、各チャネルＡＤ変換器ＡＤＣ２〜ＡＤＣＮのＡＤ変換結果と、チャネルＡＤ変換器ＡＤＣ１のＡＤ変換結果との誤差が所定値以下になるように、制御回路４は、各可変遅延回路Δｔ２、・・・、ΔｔＮの可変容量素子１５の容量値を制御して、それぞれの遅延時間を調整する。これによって、正確にタイミングスキューの補正を行うことができる。この場合、可変遅延回路Δｔ１を設けなくてもよい。上記所定値は、必要な精度から適切な値に設定することができる。
【００６１】
代替的に、制御回路４は、各チャネルＡＤ変換器ＡＤＣ２〜ＡＤＣＮのＡＤ変換結果と、チャネルＡＤ変換器ＡＤＣ１のＡＤ変換結果との誤差が最小になるように、各可変遅延回路Δｔ２、・・・、ΔｔＮの可変容量素子１５の容量値を制御して、それぞれの遅延時間を調整してもよい。すなわち、制御回路４は、例えば可変遅延回路Δｔ２の可変容量素子１５の容量値を予め定められた容量幅ΔＣ０ずつずらし、ずらす都度、チャネルＡＤ変換器ＡＤＣ１，ＡＤＣ２から出力されるリファレンス信号ＴＩＮの各電圧値を測定し、両者の電圧差ΔＶ１２を算出してもよい。そして、電圧差ΔＶ１２が最小になったときの可変容量素子１５の容量値を、調整された容量値として採用してもよい。制御回路４は、各可変遅延回路Δｔ３、・・・、ΔｔＮについても同様に行って、それぞれ、チャネルＡＤ変換器ＡＤＣ１との誤差が最小となる可変容量素子１５の容量値を求めればよい。
【００６２】
上記では、チャネルＡＤ変換器ＡＤＣ１を基準としたが、これに代えて、チャネルＡＤ変換器ＡＤＣ２〜ＡＤＣＮの何れか一つを基準としてもよい。すなわち、基準となるチャネルＡＤ変換器のＡＤ変換結果と他のチャネルＡＤ変換器のＡＤ変換結果が所定値以下または最小になるように、制御回路４は、各可変遅延回路の可変容量素子１５の容量値を制御して、それぞれの遅延時間を調整してもよい。この場合、基準となるチャネルＡＤ変換器に対応する可変遅延回路を設けなくてもよい。詳細には、制御回路４は、基準となるチャネルＡＤ変換器のＡＤ変換結果と他の一つのチャネルＡＤ変換器のＡＤ変換結果とを比較し、誤差情報を生成する。制御回路４は、この誤差情報に応じてこのチャネルＡＤ変換器に対応する可変遅延回路の遅延時間を調整する。制御回路４は、残りの他のチャネルＡＤ変換器についても同じ処理を行う。これにより、ＡＤ変換器ＡＤＣ１〜ＡＤＣＮから出力されるデジタル出力値間の誤差を減少させることができる。
【００６３】
また、上記では、チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮの何れか一つを基準としたが、これに代えて、チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮによるリファレンス信号ＴＩＮのＡＤ変換結果の平均値または中間値を制御回路４が計算してもよい。制御回路４は、この計算結果と各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮのＡＤ変換結果との誤差が所定値以下または最小になるように、各可変遅延回路Δｔ１〜ΔｔＮの可変容量素子１５の容量値を制御して、それぞれの遅延時間を調整してもよい。チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮによるリファレンス信号ＴＩＮのＡＤ変換、ならびに制御回路４による平均値または中間値の計算および遅延時間の調整は、複数回繰り返してもよい。
【００６４】
さらに上記に代えて、制御回路４が予め定められた基準値を記憶し、この基準値を用いてもよい。すなわち、制御回路４が記憶する基準値と各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮのＡＤ変換結果との誤差が所定値以下または最小になるように、制御回路４は、各可変遅延回路Δｔ１〜ΔｔＮの可変容量素子１５の容量値を制御して、それぞれの遅延時間を調整してもよい。これにより、ＡＤ変換器ＡＤＣ１〜ＡＤＣＮから出力されるデジタル出力値間の誤差を減少させることができる。
【００６５】
なお、図１の構成は、タイムインターリーブ型ＡＤ変換器における一構成例であり、本開示は、図１の構成に限られない。入力バッファ３を用いずに、直接入力信号Ｖｓｉｇを各チャネルＡＤ変換器ＡＤＣ１〜ＡＤＣＮに与える構成でもよい。すなわち、本開示は、入力バッファを備えないタイムインターリーブ型ＡＤ変換器にも適用可能である。その場合には、前述の、帯域制限回路を構成する容量素子１２と抵抗素子９、１０、１１とによって、クロック信号ＣＬＫの帯域が制限される。
【００６６】
また、入力バッファ３を用いない構成の場合、ＡＤ変換器として、入力側がレール・ツー・レールのアーキテクチャを有するＡＤ変換器を用いてもよい。その場合には、抵抗素子９、１０、１１によるクロック信号ＣＬＫの振幅及びコモン電圧値の調整は、必ずしも必要にはならない。
【００６７】
図５Ａは、タイミングスキュー発生時に、補正を行わないときのシミュレーション結果を示す図である。図５Ｂは、タイミングスキュー発生時に、本実施形態の補正手法を適用したときのシミュレーション結果を示す図である。図５Ａ、図５Ｂにおいて、横軸は周波数（ＧＨｚ）を表し、縦軸は振幅（ｄＢＦＳ）を表す。図５Ａ、図５Ｂのシミュレーションでは、インタリーブ数（つまりチャネルＡＤ変換器の個数）Ｎを１６とし、クロック信号ＣＬＫのサンプリング周波数Ｆｓを２ＧＨｚとしている。
【００６８】
補正を行わないときは、図５Ａに示されるように、信号成分以外のスプリアス成分が複数発生している。しかし、本実施形態の補正を適用することにより、図５Ｂに示されるように、前述のスプリアス成分が抑制されていることが分かる。
【００６９】
以上のように、本実施形態によれば、タイムインターリーブ型ＡＤ変換器におけるタイミングスキューを補正することができ、その結果、タイミングスキューに起因するＡＤ変換誤差の発生を防止することができる。また、本実施形態に用いられる帯域制限回路等の追加回路は、抵抗素子及び容量素子を用いた簡易な構成であるため、小規模の追加回路で本実施形態のタイムインターリーブ型ＡＤ変換器を実現することが可能である。
【００７０】
本開示において、図１に示されるブロック図の機能ブロックの全部又は一部は、半導体装置、半導体集積回路（ＩＣ）、又はＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路によって実行されてもよい。ＬＳＩ又はＩＣは、一つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、一つのチップに集積されてもよい。ここでは、ＬＳＩやＩＣと呼んでいるが、集積の度合いによって呼び方が変わり、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）、若しくはＵＬＳＩ（ｕｌｔｒａ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）  と呼ばれるものであってもい。  ＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ  （ＦＰＧＡ）、又はＬＳＩ内部の接合関係の再構成又はＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅも同じ目的で使うことができる。
【００７１】
さらに、図１に示されるブロック図の機能ブロックの全部又は一部の機能又は操作は、ソフトウエア処理によって実行することが可能である。この場合、ソフトウエアは一つ又は複数のＲＯＭ、光学ディスク、ハードディスクドライブ、などの非一時的記録媒体に記録され、ソフトウエアが、処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行された場合に、ソフトウエアは、ソフトウエア内の特定の機能を、処理装置（ｐｒｏｃｅｓｓｏｒ）と周辺のデバイスに実行させる。システム又は装置は、ソフトウエアが記録されている一つ又は一つ以上の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、及び必要とされるハードウエアデバイス、例えばインターフェース、を備えていても良い。
【産業上の利用可能性】
【００７２】
本開示に係るタイムインターリーブ型ＡＤ変換器は、小面積の追加回路でタイミングスキューを補正することができ、タイミングスキューに起因するＡＤ変換誤差の発生を防止することができるため、無線通信装置やレーダー装置などに有用である。
【符号の説明】
【００７３】
１  ＡＤ変換器
２  スイッチ
３  入力バッファ
４  制御回路
５  クロック生成器
６  分周器
７  リファレンス信号生成回路
８  インバータ
９、１０、１１  抵抗素子
１２  容量素子
１３、１４  インバータ
１５  可変容量素子
ＡＤＣ１、ＡＤＣ２、ＡＤＣ３、ＡＤＣＮ  チャネルＡＤ変換器
Δｔ１、Δｔ２、Δｔ３、ΔｔＮ  可変遅延回路
ΔｔＲＥＦ  基準可変遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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