(57)【特許請求の範囲】
【請求項１】
命令デコードステージと、実行ステージと、メモリアクセスステージと、ライトバックステージと、を有するパイプライン処理を行う半導体装置であって、
前記命令デコードステージと前記実行ステージとは、第１のパイプラインレジスタで区分けされ、
前記実行ステージと前記メモリアクセスステージとは、第２のパイプラインレジスタで区分けされ、
前記メモリアクセスステージと前記ライトバックステージとは、第３のパイプラインレジスタで区分けされ、
前記実行ステージは、第１の演算部と、前記第１の演算部と異なる演算を行う第２の演算部と、を有し、
前記第１の演算部は、第１の演算器と、第１のトランジスタと、を有し、
前記第２の演算部は、第２の演算器と、第２のトランジスタと、を有し、
前記第１のトランジスタは、前記第１の演算器への電源電圧の供給を制御する機能を有し、
前記第２のトランジスタは、前記第２の演算器への電源電圧の供給を制御する機能を有し、
前記第１の演算部又は前記第２の演算部の演算によって得られたデータは、前記第２のパイプラインレジスタを介して、前記メモリアクセスステージに転送され、
前記メモリアクセスステージが有するデータメモリは、演算によって得られたデータを記憶し、
前記データメモリに記憶されたデータは、前記第３のパイプラインレジスタを介して、前記ライトバックステージに転送され、
前記ライトバックステージは、転送されたデータを、前記命令デコードステージが有するレジスタファイルに記憶し、
前記レジスタファイルは、前記第１のパイプラインレジスタを介して、前記第１の演算部又は前記第２の演算部に演算を行うためのデータを転送し、
前記第１のトランジスタ及び前記第２のトランジスタにより、演算を行う演算器のみに電源電圧の供給を行い、
前記第１のトランジスタ及び前記第２のトランジスタは、それぞれチャネル形成領域に、Ｉｎ、Ｇａ及びＺｎを有する酸化物半導体を有し、
前記第１のトランジスタは、ソース電極とドレイン電極間の電圧が１Ｖから１０Ｖの範囲において、チャネル幅１μｍあたりのオフ電流が１００ｚＡ／μｍ以下であり、
前記第２のトランジスタは、ソース電極とドレイン電極間の電圧が１Ｖから１０Ｖの範囲において、チャネル幅１μｍあたりのオフ電流が１００ｚＡ／μｍ以下であり、
前記第１の演算器が有する第３のトランジスタは、チャネル形成領域にシリコンを有し、
前記第２の演算器が有する第４のトランジスタは、チャネル形成領域にシリコンを有し、
前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ、前記酸化物半導体と、ゲート電極と、前記ソース電極及び前記ドレイン電極と、を有し、
前記第３のトランジスタ及び前記第４のトランジスタは、それぞれ、半導体基板と、不純物領域と、ゲート電極と、ソース電極及びドレイン電極と、を有し、
前記第１のトランジスタは、前記第３のトランジスタ上に位置し、且つ前記第３のトランジスタと重なるように設けられ、
前記第２のトランジスタは、前記第４のトランジスタ上に位置し、且つ前記第４のトランジスタと重なるように設けられる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）と、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）と、を組み合わせてデータに応じた電荷を保持できる半導体装置の技術開発が進んでいる（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【０００６】
または、本発明の一態様は、回路面積の増大を抑制しつつ、細粒度でのパワーゲーティングを行うことによって低消費電力化が図ることのできる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、設計の効率化が図られた、新規な構成の半導体装置等を提供することを課題の一とする。
【０００７】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様は、パイプライン処理を行う半導体装置であって、パイプライン処理を行うための実行ステージは、第１の演算部と、第２の演算部と、を有し、第１の演算部は、第１の演算器と、第１のトランジスタと、を有し、第１のトランジスタは、第１の演算器に電源電圧を与える配線間に設けられ、第１のトランジスタは、非導通状態とすることで、第１の演算器への電源電圧の供給を停止する機能を有し、第２の演算部は、第２の演算器と、第２のトランジスタと、を有し、第２のトランジスタは、第２の演算器に電源電圧を与える配線間に設けられ、第２のトランジスタは、非導通状態とすることで、第２の演算器への電源電圧の供給を停止する機能を有し、記第１のトランジスタ及び第２のトランジスタは、デコーダでデコードされた命令に従って、非導通状態が制御される、半導体装置である。
【０００９】
本発明の一態様は、パイプライン処理を行う半導体装置であって、パイプライン処理を行うための実行ステージは、第１の演算部と、第２の演算部と、を有し、第１の演算部は、第１の演算器と、第１のトランジスタと、を有し、第１のトランジスタは、第１の演算器に電源電圧を与える配線間に設けられ、第１のトランジスタは、非導通状態とすることで、第１の演算器への電源電圧の供給を停止する機能を有し、第２の演算部は、第２の演算器と、第２のトランジスタと、を有し、第２のトランジスタは、第２の演算器に電源電圧を与える配線間に設けられ、第２のトランジスタは、非導通状態とすることで、第２の演算器への電源電圧の供給を停止する機能を有し、第１の演算器及び第２の演算器は、第３のトランジスタを有し、記第１のトランジスタ及び第２のトランジスタは、デコーダでデコードされた命令に従って、非導通状態が制御され、第１のトランジスタ及び第２のトランジスタと、第３のトランジスタとは、異なる層に設けられている、半導体装置である。
【００１０】
本発明の一態様において、第３のトランジスタは、チャネル形成領域にシリコンを有するトランジスタである半導体装置が好ましい。
【００１１】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
【００１２】
本発明の一態様において、第３のトランジスタのソース電極又はドレイン電極は、第１のトランジスタ又は第２のトランジスタのソース電極又はドレイン電極と、重なる領域を有する、半導体装置が好ましい。
【００１３】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１４】
本発明の一態様は、新規な構成の半導体装置等を提供することができる。
【００１５】
または、本発明の一態様は、回路面積の増大を抑制しつつ、細粒度でのパワーゲーティングを行うことによって低消費電力化が図ることのできる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、設計の効率化が図られた、新規な構成の半導体装置等を提供することができる。
【００１６】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１７】
【図１】半導体装置の構成例。
【図２】半導体装置の構成例。
【図３】半導体装置の構成例。
【図４】半導体装置の構成例。
【図５】半導体装置の構成例。
【図６】半導体装置の構成例。
【図７】半導体装置の構成例。
【図８】半導体装置の断面構造を示す図。
【図９】半導体装置の構成例。
【図１０】半導体装置の構成例。
【図１１】半導体装置の構成例。
【図１２】トランジスタの構造を示す図。
【図１３】トランジスタの構造を示す図。
【図１４】チップとモジュールの図。
【図１５】電子機器の図。
【図１６】トランジスタの構造を示す図。
【図１７】半導体装置の構成例。
【図１８】半導体装置の構成例。
【発明を実施するための形態】
【００１８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
なお、本発明の一態様は、集積回路、ＲＦタグ、半導体表示装置など、パワーゲーティングを行うことができる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、その他の半導体表示装置が、その範疇に含まれる。
【００２０】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２１】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２２】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２３】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２４】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２５】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００２６】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００２７】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
【００２８】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２９】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００３０】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００３１】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３２】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３３】
（実施の形態１）
本実施の形態では、半導体装置の構成例について説明する。
【００３４】
本発明の一態様に係る半導体装置の構成を一例として図１に示す。図１に示す半導体装置１００は、命令メモリ１１と、デコーダ１２と、レジスタファイル１３と、演算部１４＿１と、演算部１４＿２と、データメモリ１５と、パイプラインレジスタ１６＿１乃至１６＿４を有する。
【００３５】
演算部１４＿１は、演算器１７＿１と、トランジスタ１８＿１と、を有する。演算部１４＿２は、演算器１７＿２と、トランジスタ１８＿２と、を有する。演算器１７＿１及びトランジスタ１８＿１、並びに演算器１７＿２及びトランジスタ１８＿２は、電源電圧を与える配線間に設けられる。電源電圧は、電位ＶＤＤと電位ＶＳＳ（ＶＤＤ＞ＶＳＳ）が与えられる。演算器１７＿１は第１の演算器、演算器１７＿２は第２の演算器という場合がある。なお本実施の形態の説明では、一例として２つの演算部を用いて説明するが、実際の回路構成では演算部は３つ以上設けられていてもよい。
【００３６】
トランジスタ１８＿１は制御信号Ｓｌ＿１、トランジスタ１８＿２は制御信号Ｓｌ＿２によって導通状態又は非導通状態を制御される。トランジスタ１８＿１及びトランジスタ１８＿２の導通状態又は非導通状態を制御することで、電源電圧を与える配線間の電気的な接続を切り替えることができ、演算器１７＿１及び演算器１７＿２への電源電圧の供給の切り替えを行うことができる。
【００３７】
なお演算器１７＿１及び演算器１７＿２は、四則演算、論理演算などの各種演算処理を行う、組み合わせ回路としての機能を有する。演算器の一例としては、加算や減算を行う場合にはＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）、乗算を行う場合には乗算器（ＭＵＬＴと略記する場合がある。）を用いればよい。
【００３８】
なお図１に示す半導体装置１００は、パイプライン処理を行う機能を有する回路である。図１では、パイプラインレジスタ１６＿１乃至１６＿４で区分けされた回路ブロック毎に、命令フェッチステージ（ＩＦ  ｓｔａｇｅ）、命令デコードステージ（ＩＤ  ｓｔａｇｅ）、実行ステージ（Ｅｘ  ｓｔａｇｅ）、メモリアクセスステージ（ＭＥＭ  ｓｔａｇｅ）、ライトバックステージ（ＷＢ  ｓｔａｇｅ）、を示している。各ステージでは、クロックに従って次のステージへのデータの転送が制御される。
【００３９】
なお図１に示すパイプライン処理を行う機能を有する半導体装置では、５段のパイプライン処理を行うために、各ステージを区分けするためのパイプラインレジスタ１６＿１乃至１６＿４を設ける構成を示したが、５段以外のパイプライン処理を行う構成としてもよい。また、スーパースカラ方式等の別の方式と組み合わせてもよい。
【００４０】
本発明の一態様は、パイプライン処理を行う半導体装置において、実行ステージにおける演算器１７＿１と演算器１７＿２を設け、それぞれにパワーゲーティングを行うためのトランジスタ１８＿１及びトランジスタ１８＿２が接続されるように設ける。そして演算を行う演算器のみに電源電圧の供給を行うよう動作させることで、細粒度でのパワーゲーティングを行うことができ、半導体装置の低消費電力化を図ることができる。トランジスタ１８＿１及びトランジスタ１８＿２は、チャネル形成領域に酸化物半導体を有し、電源線間のリーク電流の低減を図ることができる。また、演算器が有するトランジスタと別の層に設けることができるため、トランジスタを増やしたことによる、面積オーバーヘッドを小さくすることができる。
【００４１】
命令メモリ１１は、半導体装置１００で実行する命令を記憶する。記憶された命令は、パイプラインレジスタ１６＿１に保持されたのち、クロックに従って命令フェッチステージから命令デコードステージに、転送される。
【００４２】
デコーダ１２は、半導体装置１００で実行する命令をデコードする。デコードされた命令に従って演算を行うためのデータが決まる。演算を行うためのデータは、デコーダ１２及び／又はレジスタファイル１３から出力される。演算を行うためのデータは、パイプラインレジスタ１６＿２に保持されたのち、クロックに従って命令デコードステージから実行ステージに、転送される。
【００４３】
演算部１４＿１及び演算部１４＿２を有する実行ステージでは、命令デコードステージでデコードされた命令に従って、いずれか一の演算部の演算器を用いて演算を行う。演算によって得られたデータは、パイプラインレジスタ１６＿３に保持されたのち、クロックに従って実行ステージからメモリアクセスステージに、転送される。例えば、演算器１７＿１がＡＬＵ、演算器１７＿２がＭＵＬＴの場合、命令によって行う演算が加算の場合には、ＡＬＵ、すなわち演算器１７＿１を用いて演算を行う。この場合、演算器１７＿２であるＭＵＬＴ、あるいはその他の演算器は、アイドル状態となる。
【００４４】
なお図１に示す半導体装置では、演算部として、演算部１４＿１及び演算部１４＿２の２つを示したが、３つ以上の演算部を有する構成としてもよい。３つ以上の演算部を有する構成においても、各演算部が有する演算器毎にトランジスタを設ける構成とし、演算を行う演算器のみに電源電圧の供給を行うよう動作させ、細粒度でのパワーゲーティングを行えばよい。
【００４５】
データメモリ１５は、演算によって得られたデータを記憶する。データメモリ１５は、例えば、レジスタ、又はＳＲＡＭ等の回路を用いることができる。データメモリ１５に記憶されたデータ、又は直接実行ステージから転送されるデータは、パイプラインレジスタ１６＿４に保持されたのち、クロックに従ってメモリアクセスステージからライトバックステージに、転送される。
【００４６】
ライトバックステージでは、転送されたデータを命令デコードステージにあるレジスタファイル１３に記憶する。
【００４７】
以上説明した図１中の各回路ブロックの機能、及び各ステージの機能は、本発明の一態様を説明するための一例である。なお、図１に示す半導体装置の構成では、例えば、各回路ブロックを制御するための制御回路等、又は外部記憶回路とのデータ及び命令を転送する経路等については省略して図示している。
【００４８】
図１の半導体装置１００における実行ステージにおいて、演算を行わない他の演算部の演算器は、アイドル状態である。この演算を行わない演算器は、パワーゲーティングを行うことで半導体装置１００の低消費電力を図ることができる。
【００４９】
演算器１７＿１及び演算器１７＿２を構成するトランジスタと、パワーゲーティングを行うためのトランジスタ１８＿１及びトランジスタ１８＿２と、を異なる層に設ける構成とする。該構成とすることで、パワーゲーティングを行うためのトランジスタを増やすことに伴う回路面積の増加を抑制することができる。
【００５０】
演算器１７＿１及び演算器１７＿２を構成するトランジスタには、シリコンをチャネル形成領域に用いたトランジスタ（Ｓｉトランジスタ）が好ましい。また、トランジスタ１８＿１及びトランジスタ１８＿２には、酸化物半導体をチャネル形成領域に用いたトランジスタ（ＯＳトランジスタ）が好ましい。
【００５１】
Ｓｉトランジスタは、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、単結晶シリコンは、多結晶シリコン又はアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
【００５２】
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を極めて低くできるため好ましい。オフ電流が小さいＯＳトランジスタを、パワーゲーティングを行うためのトランジスタ１８＿１及びトランジスタ１８＿２に用いることで、パワーゲーティング時の電源線間を流れるリーク電流を極めて小さくし、半導体装置の低消費電力化を図ることができる。
【００５３】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【００５４】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【００５５】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【００５６】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【００５７】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【００５８】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【００５９】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【００６０】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【００６１】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【００６２】
なおトランジスタ１８＿１及びトランジスタ１８＿２などのトランジスタとして、チャネル形成領域に酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。本発明の一態様のおけるトランジスタ１８＿１及びトランジスタ１８＿２は、オフ電流が小さければよく、オフ電流が小さければ別の半導体材料を有していてもよい。例えば、半導体層として、非晶質半導体、微結晶半導体、多結晶半導体等を用いてもよい。例えば、非晶質シリコンや、微結晶ゲルマニウムや、多結晶シリコン等を用いてもよい。例えば、場合によっては、または、状況に応じて、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体などを有することもできる。
【００６３】
ＳｉトランジスタとＯＳトランジスタは、層間絶縁層を挟んで積層して、異なる層に設けることができる。そのためＳｉトランジスタを、パワーゲーティングを行うためのトランジスタ１８＿１及びトランジスタ１８＿２に用いた場合に比べ、面積オーバーヘッドを小さくすることができる。加えて、面積オーバーヘッドが小さくなることに伴い、より粒度の細かい回路ブロック毎のパワーゲーティングを行うことができるため、演算器のように小さい回路ブロック毎のパワーゲーティングを行うことができる。
【００６４】
パワーゲーティングを行うためのＯＳトランジスタは、演算器を構成するスタンダードセルのような、粒度の細かい回路ブロックに適用することができる。そのため、演算器を構成する組み合わせ回路に、パワーゲーティングを行うためのトランジスタを含めた回路構成をスタンダードセルとして、演算器の機能に基づく論理合成を行うことができる。この場合、論理合成した後に、パワーゲーティングを行うためのトランジスタの回路構成を追加で考慮する場合に比べて、設計の簡略化を図ることができる。
【００６５】
次いで図２、図３では、図１に示す半導体装置の具体的な動作の一例について、説明する。
【００６６】
図２（Ａ）、（Ｂ）では、制御信号Ｓｌ＿１、制御信号Ｓｌ＿２をパイプラインレジスタ１６＿２から出力される信号として説明する。パイプラインレジスタ１６＿２から出力される制御信号Ｓｌ＿１、制御信号Ｓｌ＿２は、命令デコードステージで生成され、次の実行ステージにデータが転送される動作に同期して切り替えられる信号となる。図２（Ａ）には、パイプラインレジスタ１６＿２から出力される制御信号Ｓｌ＿１及び制御信号Ｓｌ＿２を図示している。
【００６７】
次いで図２（Ｂ）には、図１に示す半導体装置１００において、各種命令をパイプライン処理する際の制御信号Ｓｌ＿１、制御信号Ｓｌ＿２の動作の一例について説明する図を示す。なお動作の説明において、図１における演算器１７＿１をＡＬＵとし、演算器１７＿１において加算、あるいは減算等の命令を実行するものとして説明する。また、動作の説明において、図１における演算器１７＿２をＭＵＬＴとし、演算器１７＿２において乗算等の命令を実行するものとして説明する。
【００６８】
図２（Ｂ）では、動作の一例を説明するために半導体装置で実行する命令の一例について図示している。例えば、ＮＯＰ命令（図中、ＮＯＰ）は、何もしない命令である。また、ＡＤＤ命令（図中、ＡＤＤ）は、加算を行う命令である。また、ＳＵＢ命令（図中、ＳＵＢ）は、減算を行う命令である。また、ＳＷ命令（図中、ＳＷ）はデータメモリにデータを書きこむ命令である。また、ＭＵＬＴ命令（図中、ＭＵＬＴ）は、乗算を行う命令である。ＡＤＤ命令、ＳＵＢ命令、ＭＵＬＴ命令では、命令に含まれるオペランドの値、あるいはレジスタファイル１３から読み出された値を演算器に入力し、演算を行う。
【００６９】
図２（Ｂ）では、半導体装置で実行する命令によるデータの処理について、フェッチ（図中、ＩＦ）、命令デコード（図中、ＩＤ）、実行（図中、ＥＸ）、メモリアクセス（図中、ＭＥＭ）、ライトバック（図中、ＷＢ）を行う例を挙げて説明する。
【００７０】
図２（Ｂ）に示す動作において、ＮＯＰ命令の処理、及びＳＷ命令の処理は、演算器１７＿１及び演算器１７＿２を共に使用しない。また、図２（Ｂ）に示す動作において、ＡＤＤ命令の処理、及びＳＵＢ命令の処理は、命令の実行時に演算器１７＿１を使用する。また、図２（Ｂ）に示す動作において、ＭＵＬＴ命令の処理は、命令の実行時に演算器１７＿２を使用する。なおＳＷ命令のアドレス方式によっては、ＡＬＵを使用してアドレスを算出する場合もある。本実施の形態では、説明を簡単化するため、ＳＷ命令のアドレス方式をＡＬＵを使用しないものとして説明する。
【００７１】
図２（Ｂ）に示す動作において、ＡＤＤ命令及びＳＵＢ命令を実行する時刻Ｔ１乃至Ｔ２の期間、並びにＡＤＤ命令を実行する時刻Ｔ４乃至Ｔ５の期間で、制御信号Ｓｌ＿１をＨレベルとし、トランジスタ１８＿１を導通状態とする。トランジスタ１８＿１を導通状態とすることで演算器１７＿１に電源電圧の供給がなされ、時刻Ｔ１乃至Ｔ２、及び時刻Ｔ４乃至Ｔ５の期間での命令の実行を行うことができる。そして、時刻Ｔ１乃至Ｔ２、及び時刻Ｔ４乃至Ｔ５以外の期間では、命令の実行を行わず、トランジスタ１８＿１を非導通状態とすることで演算器１７＿１への電源電圧の供給を停止し、パワーゲーティングすることができる。
【００７２】
図２（Ｂ）に示す動作において、ＭＵＬＴ命令を実行する期間である時刻Ｔ３乃至Ｔ４の期間で、制御信号Ｓｌ＿２をＨレベルとし、トランジスタ１８＿２を導通状態とする。トランジスタ１８＿２を導通状態とすることで演算器１７＿２に電源電圧の供給がなされ、時刻Ｔ３乃至Ｔ４の期間での命令の実行を行うことができる。そして、時刻Ｔ３乃至Ｔ４以外の期間では、命令の実行を行わず、トランジスタ１８＿２を非導通状態とすることで演算器１７＿２への電源電圧の供給を停止し、パワーゲーティングすることができる。
【００７３】
図２（Ｂ）に示す動作の説明では、演算を行う命令を実行する直前に電源電圧の供給が行われるよう、制御信号Ｓｌ＿１及び制御信号Ｓｌ＿２を制御する構成について示したが他の構成でもよい。例えば、命令のデコード時において、演算器を用いて演算を行うか否かによって、制御信号Ｓｌ＿１及び制御信号Ｓｌ＿２を制御し、電源電圧の供給を行う構成としてもよい。
【００７４】
図３（Ａ）、（Ｂ）では、制御信号Ｓｌ＿１、制御信号Ｓｌ＿２をデコーダ１２及びパイプラインレジスタ１６＿２から出力される信号として説明する。デコーダ１２及びパイプラインレジスタ１６＿２から出力される制御信号Ｓｌ＿１、制御信号Ｓｌ＿２は、命令デコードステージによるデコーダ１２の出力に同期して切り替えられる信号となる。図３（Ａ）には、デコーダ１２から出力される信号と、パイプラインレジスタ１６＿２から出力される信号を論理和ＯＲに入力して得られる、制御信号Ｓｌ＿１及び制御信号Ｓｌ＿２を図示している。図３（Ａ）の構成として制御信号Ｓｌ＿１及び制御信号Ｓｌ＿２を出力することで、命令デコードステージで演算を行う命令をデコードした時点で、実行ステージにある演算器への電源電圧の供給を再開しておくことができる。デコードの際に、ノイズが発生するような場合には、デコーダ１２の内部にノイズ除去回路を入れておくことが望ましい。
【００７５】
次いで図３（Ｂ）には、図１に示す半導体装置１００において、各種命令をパイプライン処理する際の制御信号Ｓｌ＿１、制御信号Ｓｌ＿２の動作の一例について説明する図を示す。なお動作の説明における演算部の機能、及び実行する命令についての説明は図２（Ｂ）と同様である。
【００７６】
図３（Ｂ）に示す動作において、ＡＤＤ命令及びＳＵＢ命令をデコード及び実行する時刻Ｔ６乃至Ｔ８の期間、及びＡＤＤ命令をデコード及び実行する時刻Ｔ９乃至Ｔ１１の期間で、制御信号Ｓｌ＿１をＨレベルとし、トランジスタ１８＿１を導通状態とする。トランジスタ１８＿１を導通状態とすることで、命令の実行に先立って時刻Ｔ６乃至Ｔ７、及び時刻Ｔ９乃至Ｔ１０で演算器１７＿１に電源電圧の供給がなされ、時刻Ｔ７乃至Ｔ８、及び時刻Ｔ１０乃至Ｔ１１の期間での命令の実行を行うことができる。そして、時刻Ｔ６乃至Ｔ８、及び時刻Ｔ９乃至Ｔ１１以外の期間では、トランジスタ１８＿１を非導通状態とすることで演算器１７＿１への電源電圧の供給を停止し、パワーゲーティングすることができる。
【００７７】
図３（Ｂ）に示す動作において、ＭＵＬＴ命令をデコード及び実行する期間である時刻Ｔ８乃至Ｔ１０の期間で、制御信号Ｓｌ＿２をＨレベルとし、トランジスタ１８＿２を導通状態とする。トランジスタ１８＿２を導通状態とすることで、命令の実行に先立って時刻Ｔ８乃至Ｔ９で演算器１７＿２に電源電圧の供給がなされ、時刻Ｔ９乃至Ｔ１０の期間での命令の実行を行うことができる。そして、時刻Ｔ８乃至Ｔ１０以外の期間では、トランジスタ１８＿２を非導通状態とすることで演算器１７＿２への電源電圧の供給を停止し、パワーゲーティングすることができる。
【００７８】
なお図１では、パワーゲーティングを行うためのトランジスタを、電源電圧を与える配線のうち、電位ＶＳＳを与える配線側に設ける構成としている。該構成を演算部１４として、図４（Ａ）に抜き出して示す。
【００７９】
図４（Ａ）に示す演算部１４では、演算器１７、及びトランジスタ１８を有する。トランジスタ１８は制御信号Ｓｌによって導通状態または非導通状態が制御され、演算器１７のパワーゲーティングを行う。トランジスタを導通状態とすることで、図４（Ａ）中のＶｉｒｔｕａｌ−ＶＳＳで表されるノードが電位ＶＳＳとなり、演算器１７への電源電圧の供給が行われる。逆に、トランジスタを非導通状態とすることで、図４（Ａ）中のＶｉｒｔｕａｌ−ＶＳＳで表されるノードが演算器１７を流れるリーク電流、あるいは貫通電流によって電位ＶＤＤとなり、演算器１７への電源電圧の供給が停止する。
【００８０】
なお図４（Ａ）に示す構成に限らない。例えばトランジスタ１８を、電源電圧を与える配線のうち、電位ＶＤＤを与える配線側に設ける構成としてもよい。該構成を演算部１４として、図４（Ｂ）に抜き出して示す。
【００８１】
図４（Ｂ）に示す演算部１４では、演算器１７、及びトランジスタ１８を有する。トランジスタ１８は制御信号Ｓｌによって導通状態または非導通状態が制御される。トランジスタを導通状態とすることで、図４（Ｂ）中のＶｉｒｔｕａｌ−ＶＤＤで表されるノードが電位ＶＤＤとなり、演算器１７への電源電圧の供給が行われる。逆に、トランジスタを非導通状態とすることで、図４（Ｂ）中のＶｉｒｔｕａｌ−ＶＤＤで表されるノードが演算器１７を流れるリーク電流、あるいは貫通電流によって電位ＶＳＳとなり、演算器１７への電源電圧の供給が停止する。
【００８２】
また図４（Ａ）、（Ｂ）に示すトランジスタ１８は、オフ電流が小さいＯＳトランジスタであることが好ましい。ＯＳトランジスタに用いることのできる酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する酸化物半導体が好ましい。なお回路図においてトランジスタ１８は、ＯＳトランジスタであることを明示するために、回路記号に「ＯＳ」の記載を付している。
【００８３】
なお図４（Ａ）、（Ｂ）に示す回路構成において、トランジスタ１８にバックゲートを追加する構成としてもよい。バックゲートに負電位を与え、トランジスタ１８の閾値電圧をプラスシフトさせることで、トランジスタ１８の非導通状態時におけるオフ電流を小さい状態で維持できる。また、バックゲートに正電位を与え、トランジスタ１８の閾値電圧をマイナスシフトさせることで、トランジスタ１８の導通状態時におけるオン電流を増加させることができる。
【００８４】
なおトランジスタ１８において、トランジスタの形状は特に限定されず、例えば、トップゲート構造、又はボトムゲート構造を採用することができる。
【００８５】
次いで演算器に対する、パワーゲーティングを行うためのトランジスタの配置例について説明する。演算器は例えば、インバータ回路、ＮＡＮＤ回路、及びＮＯＲ回路といった基本的な組み合わせ回路で構成される。パワーゲーティングを行うためのトランジスタは、演算器毎に設けるか、組み合わせ回路毎に設けるか、に大別できる。
【００８６】
図５（Ａ）に示す演算部１４は、演算器１７Ａに対応して、トランジスタ１８Ａを設ける回路構成を有する。演算器１７Ａは、組み合わせ回路１９＿１乃至１９＿ｎ（ｎは自然数）を有する。演算器１７Ａは、例えばパイプラインレジスタ１６＿２から演算するデータが入力され、組み合わせ回路１９＿１乃至１９＿ｎを介して、パイプラインレジスタ１６＿３に演算後のデータを出力する。
【００８７】
図５（Ａ）に示すトランジスタ１８Ａは、制御信号ＳｌＡによって導通状態又は非導通状態が制御される。トランジスタ１８Ａの導通状態又は非導通状態によって組み合わせ回路１９＿１乃至１９＿ｎへの電源電圧の供給が制御される。
【００８８】
なおトランジスタ１８Ａは、ＯＳトランジスタとすることで、オフ電流が小さいといった利点による低消費電力化の効果に加えて、パワーゲーティングのためのトランジスタを追加したことによる回路面積の増大を抑制し、面積オーバーヘッドを小さくすることができる。
【００８９】
加えてＯＳトランジスタは、電子を多数キャリアとする蓄積型のトランジスタである。この場合、酸化物半導体層に接するソース電極およびドレイン電極として機能する導電層からチャネル形成領域へ延びる電界を短距離で遮蔽できる。そのためＯＳトランジスタは、短チャネル効果が起きにくい。短チャネル効果が起きにくいため、ＬＤＤ領域を設ける必要がない。そのためＯＳトランジスタは、チャネル長を短くしても移動度の低下が生じない。
【００９０】
一方で、Ｓｉトランジスタは短チャネルの場合、短チャネル効果が起きる。この短チャネル効果を抑制するため、ＳｉトランジスタではＬＤＤ領域を設ける必要がある。このＬＤＤ領域の影響によって、Ｓｉトランジスタでは移動度の低下が生じる。そのため、ＯＳトランジスタを有する演算部の構成は、Ｓｉトランジスタにおいて移動度のゲート長依存性により微細化した際の移動度が小さくなる問題を解決することができる。
【００９１】
短チャネル効果が表れないゲート長では、ＳｉトランジスタとＯＳトランジスタの移動度の差が大きいと、ＯＳトランジスタのゲート幅をＳｉトランジスタに比べて大きくして設計する必要がある。一方で微細化によって短チャネル効果が表れるゲート長では、ＳｉトランジスタとＯＳトランジスタの移動度の差が小さくなる。そのため、ＯＳトランジスタを有する演算部の構成は、ＯＳトランジスタとＳｉトランジスタのゲート幅を近づけて設計することができる。
【００９２】
加えてＯＳトランジスタは、Ｓｉトランジスタに比べてＳ値が小さい。そのため、パワーゲーティングの復帰動作時におけるスイッチ動作を高速に行うことができる。またＳ値が小さいＯＳトランジスタでは、Ｓｉトランジスタに比べてサブスレッショルドリーク電流が小さくすることができる。Ｓｉトランジスタでは、閾値電圧をシフトさせてエンハンスメント型とし、サブスレッショルドリーク電流を抑制する一方で、ＯＳトランジスタでは閾値電圧を制御することなく、極めて小さい値にサブスレッショルドリーク電流を抑制できる。
【００９３】
また図５（Ａ）とは別の演算部１４の構成について、説明する。図５（Ｂ）に示す演算部１４は、図５（Ａ）で説明した演算器１７Ａと同様に、演算器１７Ｂを有する。演算器１７Ｂは、組み合わせ回路１９＿１乃至１９＿ｎの一に対して、トランジスタ１８Ｂ＿１乃至１８Ｂ＿ｎの一が接続された構成を有する。
【００９４】
図５（Ｂ）に示すトランジスタ１８Ｂ＿１乃至１８Ｂ＿ｎは、制御信号ＳｌＢによって導通状態又は非導通状態が制御される。トランジスタ１８Ｂ＿１乃至１８Ｂ＿ｎの導通状態又は非導通状態によって組み合わせ回路１９＿１乃至１９＿ｎへの電源電圧の供給が制御される。
【００９５】
図５（Ｂ）に示す構成では、組み合わせ回路１９＿１とトランジスタ１８Ｂ＿１とを組み合わせた回路を最小単位の組み合わせ回路として見なすことができる。そのため、予めトランジスタが組み込まれた最小単位の組み合わせ回路をスタンダードセルとして、演算器の機能に基づく論理合成を行うことができる。この場合、論理合成した後に、パワーゲーティングを行うためのトランジスタの回路構成を追加で考慮する場合に比べて、設計の簡略化を図ることができる。
【００９６】
なおトランジスタ１８Ｂ＿１乃至１８Ｂ＿ｎは、ＯＳトランジスタとすることで、パワーゲーティングのためのトランジスタを追加したことによる回路面積の増大を抑制しつつ、低消費電力化を図ることができる。
【００９７】
図５（Ａ）、（Ｂ）中で説明した組み合わせ回路１９＿１乃至１９＿ｎの一例について図６にて説明する。
【００９８】
図６（Ａ）は、組み合わせ回路１９と、パワーゲーティングを行うためのトランジスタ１８と、を示している。組み合わせ回路１９には、上述したように演算器の機能によって、インバータ回路、ＮＡＮＤ回路、及びＮＯＲ回路といった、スタンダードセルレベルの回路が好ましい。組み合わせ回路１９は、入力端子Ｉｎから入力される信号を、出力端子Ｏｕｔに出力する。なお入力される信号、出力する信号は、複数であってもよい。
【００９９】
一例として、図６（Ｂ）では、組み合わせ回路１９にインバータ回路を適用した回路構成を示す。図６（Ｂ）に示す組み合わせ回路１９は、一例として、インバータ回路を構成するｐチャネル型のトランジスタ２０ｐと、ｎチャネル型のトランジスタ２０ｎと、を有する。インバータ回路は、入力端子Ｉｎから入力される信号を、出力端子Ｏｕｔに論理を反転させて出力する回路である。なお、トランジスタ２０ｐ及びトランジスタ２０ｎは、Ｓｉトランジスタであることが好ましい。電源電圧を供給する配線間には、トランジスタ２０ｐ及びトランジスタ２０ｎに対して直列にトランジスタ１８が設けられる。トランジスタ１８は、上述したように、ＯＳトランジスタであることが好ましい。
【０１００】
なお図６（Ｂ）では、トランジスタ１８について、電位ＶＳＳを与える配線側に設ける構成について示したが、別の構成でもよい。例えば、電源電圧を与える配線間であれば、図１７（Ａ）乃至（Ｃ）に図示する構成としてもよい。
【０１０１】
なお図５（Ａ）、（Ｂ）では、組み合わせ回路とＯＳトランジスタとを用いる構成について説明したが、別の構成でもよい。例えば、組み合わせ回路を順序回路としてもよい。順序回路の一例としてフリップフロップを挙げることができる。ここで一例として、フリップフロップで構成されるシフトレジスタＳＲ＿１乃至ＳＲ＿ｎに対して、パワーゲーティングを行うＯＳトランジスタ１８Ｂ＿１乃至１８Ｂ＿ｎを適用した駆動回路ＤＲＶの構成を図１８（Ａ）に示す。なお図１８（Ａ）中、ＣＬＫはクロック信号、ＳＰはスタートパルス、ＯＵＴ＿１乃至ＯＵＴ＿ｘ（ｘは２以上の自然数）、ＯＵＴ＿ｘ＋１乃至ＯＵＴ＿２ｘ、及びＯＵＴ＿２ｘ＋１乃至ＯＵＴ＿３ｘは、出力パルス信号を表している。
【０１０２】
図１８（Ａ）に示す駆動回路ＤＲＶは、図１８（Ｂ）に示すような表示装置ＤＩＳＰのソースドライバＳ＿ＤＲＶ、及び／又はゲートドライバＧ＿ＤＲＶに適用可能である。なお画素ＰＩＸに適用可能な表示素子には、一例として、液晶素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
【０１０３】
次いで図６（Ｂ）に一例として示したＳｉトランジスタと、ＯＳトランジスタとの積層構造について図７に示す図を用いて説明する。図７はあくまで概念図であり、ＯＳトランジスタの大きさはロジックを動作させるのに問題ない大きさに調整することが望ましい。
【０１０４】
図７（Ａ）では、ＳｉトランジスタとＯＳトランジスタの積層構造について、模式図を示している。図７（Ａ）に示す第１の層３０１は、Ｓｉトランジスタが設けられた層（図中、ＳｉＦＥＴ  Ｌａｙｅｒと表記）である。第２の層３０２は、配線層が設けられた層（図中、Ｗｉｒｉｎｇ  Ｌａｙｅｒと表記）である。第３の層３０３は、ＯＳトランジスタが設けられた層（図中、ＯＳＦＥＴ  Ｌａｙｅｒと表記）である。第４の層３０４は、配線層が設けられた層（図中、Ｗｉｒｉｎｇ  Ｌａｙｅｒと表記）である。
【０１０５】
図７（Ｂ−１）は、図６（Ｂ）の回路構成のレイアウトの一例を、第１乃至４の層３０１乃至３０４に分けて示した図である。また、図７（Ｂ−２）は、図７（Ａ）の積層構造に回路構成を反映させて、第１乃至４の層３０１乃至３０４に分けて示した図である。
【０１０６】
図７（Ｂ−１）に示すレイアウトにおいて、第１の層３０１では、Ｓｉトランジスタであるトランジスタ２０ｐ、トランジスタ２０ｎ、電位ＶＤＤ、電位ＶＳＳを与える配線を示している。トランジスタ２０ｐ及びトランジスタ２０ｎは、ゲート電極として機能する導電層と、ゲート絶縁層として機能する絶縁層と、ソース電極又はドレイン電極として機能する導電層と、シリコンをチャネル形成領域に用いた半導体層と、を有する。電位ＶＤＤ、電位ＶＳＳを与える配線は、ソース電極又はドレイン電極として機能する導電層と同層に形成される。電位ＶＤＤを与える配線は、トランジスタ２０ｐのドレイン電極に電気的に接続される。
【０１０７】
第２の層３０２では、入力端子Ｉｎとして機能する配線、出力端子Ｏｕｔとして機能する配線、上層と下層を接続する配線を示している。入力端子Ｉｎとして機能する配線は、トランジスタ２０ｐ及びトランジスタ２０ｎのゲート電極に、開口部（コンタクトホールともいう）に設けた導電層を介して、電気的に接続される。出力端子Ｏｕｔとなる配線は、トランジスタ２０ｐ及びトランジスタ２０ｎのソース電極又はドレイン電極に、開口部（コンタクトホールともいう）に設けた導電層を介して、電気的に接続される。上層と下層を接続する配線は、トランジスタ２０ｎのソース電極、あるいは電位ＶＳＳを与える配線に、開口部に設けた導電層を介して、電気的に接続される。
【０１０８】
第３の層３０３では、ＯＳトランジスタであるトランジスタ１８を示している。トランジスタ１８は、ゲート電極として機能する導電層と、ゲート絶縁層として機能する絶縁層と、ソース電極又はドレイン電極として機能する導電層と、酸化物半導体をチャネル形成領域に用いた半導体層と、を有する。トランジスタ１８のソース電極又はドレイン電極の一方は、第２の層３０２に設けられた上層と下層を接続する配線に、開口部に設けた導電層を介して、電気的に接続される。トランジスタ１８のソース電極又はドレイン電極の他方は、第２の層３０２に設けられた上層と下層を接続する配線に、開口部に設けた導電層を介して、電気的に接続される。
【０１０９】
第４の層３０４では、制御信号Ｓｌを与える配線を示している。制御信号Ｓｌを与える配線は、第３の層３０３に設けられたトランジスタ１８のゲート電極として機能する導電層に、開口部に設けた導電層を介して、電気的に接続される。
【０１１０】
図７（Ｂ−２）に示す積層構造を反映させた回路構成において、第１の層３０１では、Ｓｉトランジスタであるトランジスタ２０ｐ、トランジスタ２０ｎ、電位ＶＤＤ、電位ＶＳＳを与える配線を示している。第２の層３０２では、入力端子Ｉｎ、出力端子Ｏｕｔ、上層と下層を接続する配線を示している。第３の層３０３では、ＯＳトランジスタであるトランジスタ１８を示している。第４の層３０４では、制御信号Ｓｌを与える配線を示している。なお第１乃至４の層３０１乃至３０４における、配線及びトランジスタ間の接続関係は、図６（Ｂ）と同様である。
【０１１１】
図７（Ａ）、（Ｂ−１）及び（Ｂ−２）のようにＳｉトランジスタとＯＳトランジスタとの積層構造とすることで、ＯＳトランジスタを追加したことに伴う面積増加を抑えたレイアウトを実現できる。
【０１１２】
次いで図８では、図７（Ｂ−１）の一点鎖線Ｐ−Ｑ及びＲ−Ｓおける断面図を示している。
【０１１３】
図８の断面図では、Ｓｉトランジスタであるトランジスタ２０ｎ上に、ＯＳトランジスタであるトランジスタ１８を積層している。図８の場合、トランジスタ２０ｎのソース電極又はドレイン電極は、トランジスタ１８のソース電極又はドレイン電極と、重なる領域を有する。そのため、トランジスタ１８を追加したことに伴う面積増加を抑えることができ、半導体装置を小型化できる。
【０１１４】
図８では、半導体基板４００、ｐ型不純物領域４０１、素子分離用絶縁層４０２、ｎ型不純物領域４０３、ゲート絶縁層４０４、ゲート電極４０６、層間絶縁層４０８、導電層４１０、配線層４１２、層間絶縁層４１４、導電層４１６、配線層４１８、層間絶縁層４２０、層間絶縁層４２２、層間絶縁層４２４、半導体層４２６、配線層４２８、ゲート絶縁層４３０、ゲート電極４３２、及び層間絶縁層４３４を示している。
【０１１５】
半導体基板４００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
【０１１６】
トランジスタ２０ｎは、素子分離用絶縁層４０２により、他のトランジスタと、電気的に分離されている。素子分離用絶縁層４０２の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法（ＳＴＩ法（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））等を用いることができる。
【０１１７】
ゲート絶縁層４０４は、熱処理を行い、半導体基板４００の表面に酸化した酸化シリコン膜を形成した後、選択的に一部をエッチングして、形成する。若しくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、形成する。
【０１１８】
ゲート電極４０６、導電層４１０、配線層４１２、導電層４１６、配線層４１８、配線層４２８、及びゲート電極４３２は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１１９】
ゲート絶縁層４０４、層間絶縁層４０８、層間絶縁層４１４、層間絶縁層４２０、層間絶縁層４２４、及び層間絶縁層４３４は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
【０１２０】
半導体層４２６は、酸化物半導体を単層または積層して設ければよい。酸化物半導体は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、塗布法などを用いることができる。
【０１２１】
ゲート絶縁層４３０は、無機絶縁層を、単層又は多層で形成することが好ましい。また、ゲート絶縁層４３０は、半導体層４２６に酸素を供給する効果があるとより好ましい。
【０１２２】
層間絶縁層４２２は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが好ましい。層間絶縁層４２２は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す層間絶縁層４２２として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。または、水素、水の拡散を防ぐブロッキング効果を示す層間絶縁層４２２として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１２３】
以上説明したように、本実施の形態で説明した半導体装置１００では、パイプライン処理を行う半導体装置において、実行ステージにおける演算器１７＿１と演算器１７＿２を設け、それぞれにパワーゲーティングを行うためのトランジスタ１８＿１及びトランジスタ１８＿２が接続されるように設ける。そして演算を行う演算器のみに電源電圧の供給を行うよう動作させることで、細粒度でのパワーゲーティングを行うことができ、半導体装置の低消費電力化を図ることができる。トランジスタ１８＿１及びトランジスタ１８＿２は、チャネル形成領域に酸化物半導体を有し、電源線間のリーク電流の低減を図ることができる。また、演算器が有するトランジスタと別の層に設けることができるため、トランジスタを増やしたことによる、面積オーバーヘッドを小さくすることができる。
【０１２４】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１２５】
（実施の形態２）
本実施の形態では、実施の形態１で説明した、演算器が有する組み合わせ回路について、図６とは異なる回路構成の一例について説明する。
【０１２６】
図９では、図６（Ａ）で説明した組み合わせ回路の変形例として、出力端子の信号の論理を固定できる構成について説明する。図９に示す組み合わせ回路１９＿ｉｓｏには、出力端子Ｏｕｔとの間にＡＮＤ回路２１を有する。ＡＮＤ回路２１の入力側には、組み合わせ回路１９＿ｉｓｏから出力される信号と、制御信号ｉｓｏとが入力される。
【０１２７】
組み合わせ回路１９＿ｉｓｏを含む演算部への電源電圧の供給を停止するパワーゲーティングを行った際、組み合わせ回路１９＿ｉｓｏの出力信号が不定状態となり、出力端子Ｏｕｔの論理も不定状態となる場合がある。例えば、電源電圧が供給された後段の回路ブロックに不定状態の出力信号が入力された場合、予期せぬ電流が流れることがある。よって、後段にある回路ブロックに、パワーゲーティングをした組み合わせ回路を含む回路ブロックからの不定状態の出力信号が入力されない構成とすることが好ましい。不定状態の出力信号が入力されないようにするには、例えば、ＡＮＤ回路２１を設け、制御信号Ｓｌを制御することで、出力端子Ｏｕｔの論理を固定することができる。例えば、制御信号Ｓｌを制御してトランジスタ１８を不導通状態とする前後の期間において、制御信号ｉｓｏを制御して出力端子Ｏｕｔの論理を固定する構成とする。このような構成とすることで、組み合わせ回路１９＿ｉｓｏの出力信号に関わらず、出力端子Ｏｕｔの論理を固定することができる。
【０１２８】
また出力端子Ｏｕｔの論理を固定するための手段としては、ＡＮＤ回路２１及び制御信号ｉｓｏを入力する構成に限らない。別の構成について、図１０（Ａ）、（Ｂ）で説明する。なお図１０（Ａ）、（Ｂ）では、組み合わせ回路１９＿ｉｓｏを、トランジスタ２０ｐ及び２０ｎで構成されるインバータ回路に、出力端子Ｏｕｔの論理を固定するためのトランジスタを追加した構成として図示している。
【０１２９】
図１０（Ａ）には、電位ＶＤＤを与える配線と出力端子Ｏｕｔの間に設けられたトランジスタ２１ｐを設け、制御信号Ｓｌで制御する構成について示している。トランジスタ２１ｐは、トランジスタ１８とは交互に導通状態となるように異なる導電型のトランジスタである必要があり、図１０（Ａ）ではｐチャネル型のトランジスタとしている。該構成とすることでパワーゲーティング時には出力端子Ｏｕｔを電位ＶＤＤにでき、不定状態となることを防ぐことができる。
【０１３０】
また、図１０（Ｂ）には、電位ＶＤＤを与える配線と出力端子Ｏｕｔの間に設けられたトランジスタ２１ｎを設け、制御信号Ｓｌ＿Ｂで制御する構成について示している。制御信号Ｓｌ＿Ｂは、制御信号Ｓｌを反転させた信号である。トランジスタ２１ｎは、トランジスタ１８とは同じ極性、ここではｎチャネル型のトランジスタであり、トランジスタ１８と交互に導通状態とすることができる。また、トランジスタ１８とトランジスタ２１ｎとは共にＯＳトランジスタとすることで面積オーバーヘッドを小さくすることができる。該構成とすることでパワーゲーティング時には出力端子Ｏｕｔを電位ＶＤＤにでき、不定状態となることを防ぐことができる。
【０１３１】
また、図９、及び図１０（Ａ）、（Ｂ）で説明した出力端子Ｏｕｔの論理を固定できる組み合わせ回路１９＿ｉｓｏは、演算器の一部に設ければよい。例えば、図１１（Ａ）に図示するように、演算器１７Ｃが有する組み合わせ回路の最終段に組み合わせ回路１９＿ｉｓｏを設け、その他の段には、図６（Ａ）で説明した組み合わせ回路１９を用いればよい。
【０１３２】
また、図９、及び図１０（Ａ）、（Ｂ）で説明した出力端子Ｏｕｔの論理を固定できる組み合わせ回路１９＿ｉｓｏは、演算器が有する組み合わせ回路の全てに設けてもよい。例えば、図１１（Ｂ）に図示するように、演算器１７Ｄが有する組み合わせ回路の全てに組み合わせ回路１９＿ｉｓｏを設けてもよい。
【０１３３】
図１１（Ｂ）に示すように、トランジスタ１８＿ｉｓｏと組み合わせ回路１９＿ｉｓｏとを組み合わせて設けることができる。トランジスタ１８＿ｉｓｏと組み合わせ回路１９＿ｉｓｏとを組み合わせた回路構成は、粒度の細かい回路ブロックであり、スタンダードセルとして用いることができる。そのため、パワーゲーティングを行うためのトランジスタを含んだスタンダードセルを用いて、演算器の機能に基づく論理合成を行うことができる。この場合、論理合成した後に、パワーゲーティングを行うためのトランジスタの回路構成を追加で考慮する場合に比べて、設計の簡略化を図ることができる。
【０１３４】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１３５】
（実施の形態３）
本実施の形態では、図８で説明したトランジスタ１８の断面構造とは異なる構成例について説明する。
【０１３６】
トランジスタ１８の、具体的な構成の別の一例を、図１２に示す。図１２（Ａ）には、トランジスタ１８の上面図を示す。なお、図１２（Ａ）では、トランジスタ１８のレイアウトを明確にするために、各種の絶縁層を省略している。また、図１２（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１２（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１２（Ｃ）に示す。
【０１３７】
図１２（Ａ）乃至（Ｃ）に示すように、トランジスタ１８は、絶縁層８１上において順に積層された酸化物半導体層８２ａ及び酸化物半導体層８２ｂと、酸化物半導体層８２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電層８３及び導電層８４と、酸化物半導体層８２ｂ、導電層８３及び導電層８４上の酸化物半導体層８２ｃと、ゲート絶縁層としての機能を有し、なおかつ酸化物半導体層８２ｃ上に位置する絶縁層８５と、ゲート電極としての機能を有し、なおかつ絶縁層８５上において酸化物半導体層８２ａ乃至酸化物半導体層８２ｃと重なる導電層８６とを有する。
【０１３８】
また、トランジスタ１８の、具体的な構成の別の一例を、図１３に示す。図１３（Ａ）には、トランジスタ１８の上面図を示す。なお、図１３（Ａ）では、トランジスタ１８のレイアウトを明確にするために、各種の絶縁層を省略している。また、図１３（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１３（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１３（Ｃ）に示す。
【０１３９】
図１３（Ａ）乃至（Ｃ）に示すように、トランジスタ１８は、絶縁層８１上において順に積層された酸化物半導体層８２ａ乃至酸化物半導体層８２ｃと、酸化物半導体層８２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電層８３及び導電層８４と、ゲート絶縁層としての機能を有し、なおかつ酸化物半導体層８２ｃ、導電層８３及び導電層８４上に位置する絶縁層８５と、ゲート電極としての機能を有し、なおかつ絶縁層８５上において酸化物半導体層８２ａ乃至酸化物半導体層８２ｃと重なる導電層８６とを有する。
【０１４０】
また、トランジスタ１８の具体的な構成の別の一例を、図１６に示す。図１６（Ａ）には、トランジスタ１８の上面図を示す。なお、図１６（Ａ）では、トランジスタ１８のレイアウトを明確にするために、各種の絶縁層を省略している。また、図１６（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１６（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１６（Ｃ）に示す。
【０１４１】
図１６（Ａ）乃至（Ｃ）に示すように、トランジスタ１８は、絶縁層８１上において順に積層された酸化物半導体層８２ａ乃至酸化物半導体層８２ｃと、酸化物半導体層８２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する層８９及び層９０、並びに導電層８３及び導電層８４と、ゲート絶縁層としての機能を有し、なおかつ酸化物半導体層８２ｃ、導電層８３及び導電層８４上に位置する絶縁層８５と、ゲート電極としての機能を有し、なおかつ絶縁層８５上において酸化物半導体層８２ａ乃至酸化物半導体層８２ｃと重なる導電層８６とを有する。
【０１４２】
層８９及び層９０としては、酸化物半導体層８２ａ乃至酸化物半導体層８２ｃ等との間にショットキー障壁を形成しない機能を有する層である。このような層としては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体がある。より具体的には、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。層８９及び層９０を有する構成とすることで、トランジスタのオン特性を向上させることができる。
【０１４３】
なお、図１２及び図１３では、積層された酸化物半導体層８２ａ乃至酸化物半導体層８２ｃを用いるトランジスタ１８の構成を例示している。トランジスタ１８が有する酸化物半導体層は、積層された複数の酸化物半導体層で構成されているとは限らず、単膜の酸化物半導体層で構成されていても良い。
【０１４４】
酸化物半導体層８２ａ乃至酸化物半導体層８２ｃが順に積層されている半導体層をトランジスタ１８が有する場合、酸化物半導体層８２ａ及び酸化物半導体層８２ｃは、酸化物半導体層８２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１４５】
上記構成の半導体層をトランジスタ１８が有する場合、ゲート電極に電圧を印加することで、半導体層に電界が加わると、半導体層のうち、伝導帯下端のエネルギーが小さい酸化物半導体層８２ｂにチャネル領域が形成される。即ち、酸化物半導体層８２ｂと絶縁層８５との間に酸化物半導体層８２ｃが設けられていることによって、絶縁層８５と離隔している酸化物半導体層８２ｂに、チャネル領域を形成することができる。
【０１４６】
また、酸化物半導体層８２ｃは、酸化物半導体層８２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体層８２ｂと酸化物半導体層８２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ１８の電界効果移動度が高くなる。
【０１４７】
また、酸化物半導体層８２ｃとして酸化ガリウムを用いる場合、酸化物半導体層８２ｂ中のＩｎが絶縁層８５に拡散するのを防ぐことができるので、トランジスタ１８のリーク電流を低減することができる。
【０１４８】
また、酸化物半導体層８２ｂと酸化物半導体層８２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ１８の閾値電圧が変動してしまう。しかし、酸化物半導体層８２ａは、酸化物半導体層８２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体層８２ｂと酸化物半導体層８２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ１８の閾値電圧等の電気的特性のばらつきを、低減することができる。
【０１４９】
また、酸化物半導体層間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体層を積層させることが望ましい。積層された酸化物半導体層の膜間に不純物が存在していると、酸化物半導体層間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体層を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１５０】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１５１】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体層８２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体層８２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体層８２ｂとして後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
【０１５２】
具体的に、酸化物半導体層８２ａ、酸化物半導体層８２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体層８２ａ、酸化物半導体層８２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体層８２ａ、酸化物半導体層８２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
【０１５３】
なお、酸化物半導体層８２ａ及び酸化物半導体層８２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層８２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１５４】
３層構造の半導体層において、酸化物半導体層８２ａ乃至酸化物半導体層８２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体層８２ｂが結晶質であることにより、トランジスタ１８に安定した電気的特性を付与することができるため、酸化物半導体層８２ｂは結晶質であることが好ましい。
【０１５５】
なお、チャネル形成領域とは、トランジスタ１８の半導体層のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１５６】
例えば、酸化物半導体層８２ａ及び酸化物半導体層８２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体層８２ａ及び酸化物半導体層８２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１５７】
また、酸化物半導体層８２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体層８２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０１５８】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体層にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体層にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【０１５９】
具体的に、高純度化された酸化物半導体層にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体層を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１６０】
なお、半導体層として酸化物半導体を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１６１】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１６２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１６３】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１６４】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１６５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１６６】
また、トランジスタ１８において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体層から酸素を引き抜くことがある。この場合、酸化物半導体層のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体層とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ１８の移動度及びオン電流を高めることができ、それにより、トランジスタ１８を用いた半導体装置の高速動作を実現することができる。
【０１６７】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１６８】
複数の積層された酸化物半導体層を有する半導体層をトランジスタ１８に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体層８２ｂにまで達していることが、トランジスタ１８の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
【０１６９】
絶縁層８１は、加熱により上記酸素の一部を酸化物半導体層８２ａ乃至酸化物半導体層８２ｃに供給する機能を有する絶縁層であることが望ましい。また、絶縁層８１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０１７０】
絶縁層８１は、加熱により上記酸素の一部を酸化物半導体層８２ａ乃至酸化物半導体層８２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁層８１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０１７１】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１７２】
なお、図１２及び図１３に示すトランジスタ１８は、チャネル領域が形成される酸化物半導体層８２ｂの端部のうち、導電層８３及び導電層８４とは重ならない端部、言い換えると、導電層８３及び導電層８４が位置する領域とは異なる領域に位置する端部と、導電層８６とが、重なる構成を有する。酸化物半導体層８２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体層の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１２及び図１３に示すトランジスタ１８では、導電層８３及び導電層８４とは重ならない酸化物半導体層８２ｂの端部と、導電層８６とが重なるため、導電層８６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体層８２ｂの端部を介して導電層８３と導電層８４の間に流れる電流を、導電層８６に与える電位によって制御することができる。このようなトランジスタ１８の構造を、Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
【０１７３】
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１８がオフとなるような電位を導電層８６に与えたときは、当該端部を介して導電層８３と導電層８４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ１８では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体層８２ｂの端部における導電層８３と導電層８４の間の長さが短くなっても、トランジスタ１８のオフ電流を小さく抑えることができる。よって、トランジスタ１８は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０１７４】
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ１８がオンとなるような電位を導電層８６に与えたときは、当該端部を介して導電層８３と導電層８４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ１８の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体層８２ｂの端部と、導電層８６とが重なることで、酸化物半導体層８２ｂにおいてキャリアの流れる領域が、絶縁層８５に近い酸化物半導体層８２ｂの界面近傍のみでなく、酸化物半導体層８２ｂの広い範囲においてキャリアが流れるため、トランジスタ１８におけるキャリアの移動量が増加する。この結果、トランジスタ１８のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体層の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０１７５】
以下では、酸化物半導体層の構造について説明する。
【０１７６】
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１７７】
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体層が典型である。
【０１７８】
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。
【０１７９】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１８０】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１８１】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１８２】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１８３】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１８４】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１８５】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１８６】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１８７】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１８８】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１８９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１９０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１９１】
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１９２】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１９３】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１９４】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１９５】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１９６】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
【０１９７】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、４：２：４．１または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０１９８】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁層が酸化物である場合、当該絶縁層中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１９９】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体層に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体層中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
【０２００】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２０１】
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置を有するチップの一例、及び電子機器のモジュールの一例について説明する。
【０２０２】
図１４（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
【０２０３】
図１４（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ３５１が、ワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続されている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていても良いが、各端子３５２の一部が露出した状態で封止されるようにする。
【０２０４】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１４（Ｂ）に示す。
【０２０５】
図１４（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
【０２０６】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２０７】
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０２０８】
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機が有する各種集積回路に用いることができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２０９】
図１５（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。本発明の一態様に係る半導体装置は、携帯情報端末が有する各種集積回路に用いることができる。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２１０】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に係る半導体装置は、ノート型パーソナルコンピュータが有する各種集積回路に用いることができる。
【０２１１】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様に係る半導体装置は、電気冷凍冷蔵庫が有する各種集積回路に用いることができる。
【０２１２】
図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。本発明の一態様に係る半導体装置は、ビデオカメラが有する各種集積回路に用いることができる。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２１３】
図１５（Ｆ）は自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様に係る半導体装置は、自動車が有する各種集積回路に用いることができる。
【符号の説明】
【０２１４】
Ａ１−Ａ２    一点鎖線
Ａ３−Ａ４    一点鎖線
Ｂ＿１    トランジスタ
Ｓｌ＿１    制御信号
Ｓｌ＿２    制御信号
Ｔ１    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ５    時刻
Ｔ６    時刻
Ｔ７    時刻
Ｔ８    時刻
Ｔ９    時刻
Ｔ１０    時刻
１１    命令メモリ
１２    デコーダ
１３    レジスタファイル
１４    演算部
１４＿１    演算部
１４＿２    演算部
１５    データメモリ
１６＿１    パイプラインレジスタ
１６＿２    パイプラインレジスタ
１６＿３    パイプラインレジスタ
１６＿４    パイプラインレジスタ
１７    演算器
１７＿１    演算器
１７＿２    演算器
１７Ａ    演算器
１７Ｂ    演算器
１７Ｃ    演算器
１７Ｄ    演算器
１８    トランジスタ
１８＿１    トランジスタ
１８＿２    トランジスタ
１８Ａ    トランジスタ
１８Ｂ＿ｎ    トランジスタ
１８Ｂ＿１    トランジスタ
１８ｎ    トランジスタ
１９＿ｉｓｏ    回路
１９＿ｎ    回路
１９＿１    回路
２０ｎ    トランジスタ
２０ｐ    トランジスタ
２１    ＡＮＤ回路
２１ｎ    トランジスタ
２１ｐ    トランジスタ
８１    絶縁層
８２ａ    酸化物半導体層
８２ｂ    酸化物半導体層
８２ｃ    酸化物半導体層
８３    導電層
８４    導電層
８５    絶縁層
８６    導電層
８９    層
９０    層
１００    半導体装置
３０１    層
３０２    層
３０３    層
３０４    層
３５０    インターポーザ
３５１    チップ
３５２    端子
３５３    モールド樹脂
４００    半導体基板
４０１    ｐ型不純物領域
４０２    素子分離用絶縁層
４０３    ｎ型不純物領域
４０４    ゲート絶縁層
４０６    ゲート電極
４０８    層間絶縁層
４１０    導電層
４１２    配線層
４１４    層間絶縁層
４１６    導電層
４１８    配線層
４２０    層間絶縁層
４２２    層間絶縁層
４２４    層間絶縁層
４２６    半導体層
４２８    配線層
４３０    ゲート絶縁層
４３２    ゲート電極
４３４    層間絶縁層
８００    パネル
８０１    プリント配線基板
８０２    パッケージ
８０３    ＦＰＣ
８０４    バッテリー
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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