(57)【特許請求の範囲】
【請求項１】
絶縁同期整流型のＤＣ／ＤＣコンバータの２次側に配置され、同期整流トランジスタを制御する同期整流コントローラであって、
前記同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、前記ドレイン電圧が前記第１しきい値電圧より低くなるとセット信号をアサートする第１コンパレータと、
前記ドレイン電圧を負の第２しきい値電圧と比較し、前記ドレイン電圧が前記第２しきい値電圧より高くなるとリセット信号をアサートする第２コンパレータと、
前記ドレイン電圧を分圧する分圧回路と、
前記分圧回路による分圧後の前記ドレイン電圧を正の第３しきい値電圧と比較し、前記ドレイン電圧が、前記第３しきい値電圧に応じて定まる電源電圧より高いしきい値を超えると解除信号をアサートする第３コンパレータと、
前記セット信号のアサートに応答してセットされ、その出力である制御パルスを前記同期整流トランジスタのオンを指示するオンレベルとし、前記リセット信号のアサートに応答してリセットされ、前記制御パルスを前記同期整流トランジスタのオフを指示するオフレベルとする制御回路と、
前記制御パルスに応じて前記同期整流トランジスタを駆動するドライバと、
を備え、
前記制御回路は、前記制御パルスが前記オフレベルに遷移してから、前記解除信号がアサートされるまでの間、セット動作が禁止されることを特徴とする同期整流コントローラ。
【請求項２】
前記制御回路は、
前記セット信号が入力されるセット端子と、前記リセット信号が入力されるリセット端子を有し、前記制御パルスを出力する第１フリップフロップと、
前記制御パルス、前記解除信号を受け、前記制御パルスが前記オフレベルに遷移してから前記解除信号がアサートされるまでの間、前記リセット信号を強制的にアサート状態に固定する強制オフ回路と、
を含むことを特徴とする請求項１に記載の同期整流コントローラ。
【請求項３】
前記強制オフ回路は、
前記制御パルスのネガティブエッジに応答して第１レベル、前記解除信号のアサートに応答して第２レベルとなるマスク信号を生成するマスク信号生成回路と、
前記マスク信号と前記リセット信号を受け、前記第１フリップフロップのリセット端子に出力する論理ゲートと、
を含むことを特徴とする請求項２に記載の同期整流コントローラ。
【請求項４】
前記マスク信号生成回路は、
前記制御パルスのネガティブエッジによりセットされ、前記解除信号に応じてリセットされる第２フリップフロップと、
前記第２フリップフロップの出力を反転するインバータと、
を含み、
前記論理ゲートは、ＡＮＤゲートを含むことを特徴とする請求項３に記載の同期整流コントローラ。
【請求項５】
前記制御回路は、前記制御パルスが前記オフレベルに遷移してから所定の第１ブランキング時間の間、前記リセット信号を強制的にアサート状態に固定する第１ブランキング回路をさらに備えることを特徴とする請求項１から４のいずれかに記載の同期整流コントローラ。
【請求項６】
前記制御回路は、前記制御パルスが前記オフレベルに遷移してから所定の第１ブランキング時間の間、前記セット信号を強制的にネゲート状態に固定する第１ブランキング回路をさらに備えることを特徴とする請求項１から４のいずれかに記載の同期整流コントローラ。
【請求項７】
前記制御回路は、前記制御パルスが前記オンレベルに遷移してから所定の第２ブランキング時間の間、前記リセット信号を強制的にネゲート状態に固定する第２ブランキング回路をさらに備えることを特徴とする請求項１から６のいずれかに記載の同期整流コントローラ。
【請求項８】
絶縁同期整流型のＤＣ／ＤＣコンバータの２次側に配置され、同期整流トランジスタを制御する同期整流コントローラであって、
前記同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、前記ドレイン電圧が前記第１しきい値電圧より低くなるとセット信号をアサートする第１コンパレータと、
前記ドレイン電圧を負の第２しきい値電圧と比較し、前記ドレイン電圧が前記第２しきい値電圧より高くなるとリセット信号をアサートする第２コンパレータと、
前記ドレイン電圧を正の第３しきい値電圧と比較し、前記ドレイン電圧が前記第３しきい値電圧より高くなると、解除信号をアサートする第３コンパレータと、
前記セット信号のアサートに応答してセットされ、その出力である制御パルスを前記同期整流トランジスタのオンを指示するオンレベルとし、前記リセット信号のアサートに応答してリセットされ、前記制御パルスを前記同期整流トランジスタのオフを指示するオフレベルとする制御回路と、
前記制御パルスに応じて前記同期整流トランジスタを駆動するドライバと、
を備え、
前記制御回路は、前記制御パルスが前記オフレベルに遷移してから、前記解除信号がアサートされるまでの間、セット動作が禁止され、
前記制御回路は、前記制御パルスが前記オフレベルに遷移してから所定の第１ブランキング時間の間、前記リセット信号を強制的にアサート状態に固定する第１ブランキング回路をさらに備えることを特徴とする同期整流コントローラ。
【請求項９】
絶縁同期整流型のＤＣ／ＤＣコンバータの２次側に配置され、同期整流トランジスタを制御する同期整流コントローラであって、
前記同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、前記ドレイン電圧が前記第１しきい値電圧より低くなるとセット信号をアサートする第１コンパレータと、
前記ドレイン電圧を負の第２しきい値電圧と比較し、前記ドレイン電圧が前記第２しきい値電圧より高くなるとリセット信号をアサートする第２コンパレータと、
前記ドレイン電圧を正の第３しきい値電圧と比較し、前記ドレイン電圧が前記第３しきい値電圧より高くなると、解除信号をアサートする第３コンパレータと、
前記セット信号のアサートに応答してセットされ、その出力である制御パルスを前記同期整流トランジスタのオンを指示するオンレベルとし、前記リセット信号のアサートに応答してリセットされ、前記制御パルスを前記同期整流トランジスタのオフを指示するオフレベルとする制御回路と、
前記制御パルスに応じて前記同期整流トランジスタを駆動するドライバと、
を備え、
前記制御回路は、前記制御パルスが前記オフレベルに遷移してから、前記解除信号がアサートされるまでの間、セット動作が禁止され、
前記制御回路は、前記制御パルスが前記オフレベルに遷移してから所定の第１ブランキング時間の間、前記セット信号を強制的にネゲート状態に固定する第１ブランキング回路をさらに備えることを特徴とする同期整流コントローラ。
【請求項１０】
絶縁同期整流型のＤＣ／ＤＣコンバータの２次側に配置され、同期整流トランジスタを制御する同期整流コントローラであって、
前記同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、前記ドレイン電圧が前記第１しきい値電圧より低くなるとセット信号をアサートする第１コンパレータと、
前記ドレイン電圧を負の第２しきい値電圧と比較し、前記ドレイン電圧が前記第２しきい値電圧より高くなるとリセット信号をアサートする第２コンパレータと、
前記ドレイン電圧を正の第３しきい値電圧と比較し、前記ドレイン電圧が前記第３しきい値電圧より高くなると、解除信号をアサートする第３コンパレータと、
前記セット信号のアサートに応答してセットされ、その出力である制御パルスを前記同期整流トランジスタのオンを指示するオンレベルとし、前記リセット信号のアサートに応答してリセットされ、前記制御パルスを前記同期整流トランジスタのオフを指示するオフレベルとする制御回路と、
前記制御パルスに応じて前記同期整流トランジスタを駆動するドライバと、
を備え、
前記制御回路は、前記制御パルスが前記オフレベルに遷移してから、前記解除信号がアサートされるまでの間、セット動作が禁止され、
前記制御回路は、前記制御パルスが前記オンレベルに遷移してから所定の第２ブランキング時間の間、前記リセット信号を強制的にネゲート状態に固定する第２ブランキング回路をさらに備えることを特徴とする同期整流コントローラ。
【請求項１１】
絶縁同期整流型のＤＣ／ＤＣコンバータの２次側に配置され、同期整流トランジスタを制御する同期整流コントローラであって、
前記同期整流トランジスタの両端間電圧にもとづいて制御パルスを生成するパルス発生器であって、前記ＤＣ／ＤＣコンバータの１次側のスイッチングトランジスタのターンオフを検出すると前記制御パルスを前記同期整流トランジスタのオンを指示するオンレベルとし、トランスの２次巻線の電流が実質的にゼロになったことを検出すると、前記制御パルスを前記同期整流トランジスタのオフを指示するオフレベルとするパルス発生器と、
前記制御パルスに応じて前記同期整流トランジスタをスイッチングするドライバと、
前記スイッチングトランジスタのターンオンが検出されてから計時を開始して所定のタイムアップ期間の経過後、または前記同期整流トランジスタのターンオフを契機として、前記同期整流トランジスタを強制的にオフする強制オフ状態に移行する強制オフ回路と、
を備えることを特徴とする同期整流コントローラ。
【請求項１２】
前記同期整流トランジスタのドレイン電圧を正の第４しきい値電圧と比較する第４コンパレータをさらに備え、
前記強制オフ回路は、前記ドレイン電圧が前記第４しきい値電圧を超えると、計時を開始することを特徴とする請求項１１に記載の同期整流コントローラ。
【請求項１３】
前記パルス発生器は、
前記スイッチングトランジスタのターンオフを検出するとアサートされるセット信号を生成するセット信号生成部と、
前記トランスの２次巻線の電流が実質的にゼロになったことを検出すると、アサートされるリセット信号を生成するリセット信号生成部と、
前記セット信号がアサートされるとオンレベルに遷移し、前記リセット信号がアサートされるとオフレベルに遷移する前記制御パルスを生成する第１フリップフロップと、
を含むことを特徴とする請求項１１または１２に記載の同期整流コントローラ。
【請求項１４】
前記強制オフ回路は、前記スイッチングトランジスタのターンオンが検出されてから前記タイムアップ期間の経過後、または前記同期整流トランジスタのターンオフを契機としてアサートされる強制オフ信号を生成し、
前記第１フリップフロップは、前記リセット信号および前記強制オフ信号の少なくとも一方がアサートされると、前記制御パルスをオフレベルに遷移させることを特徴とする請求項１３に記載の同期整流コントローラ。
【請求項１５】
前記セット信号生成部は、前記同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、比較結果に応じた前記セット信号を出力する第１コンパレータを含み、
前記リセット信号生成部は、前記ドレイン電圧を負の第２しきい値電圧と比較し、比較結果に応じた前記リセット信号を出力する第２コンパレータを含むことを特徴とする請求項１３または１４に記載の同期整流コントローラ。
【請求項１６】
前記強制オフ回路は、
キャパシタと、
前記キャパシタを充電する電流源と、
前記キャパシタの電圧を所定の第５しきい値電圧と比較する第５コンパレータと、
前記同期整流トランジスタのターンオフを契機として、前記キャパシタの電圧を、前記第５しきい値電圧より高い電圧にプルアップするプルアップ回路と、
を含み、前記第５コンパレータの出力に応じて前記強制オフ状態に移行することを特徴とする請求項１１から１５のいずれかに記載の同期整流コントローラ。
【請求項１７】
絶縁同期整流型のＤＣ／ＤＣコンバータの２次側に配置され、同期整流トランジスタを制御する同期整流コントローラであって、
前記同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、前記ドレイン電圧が前記第１しきい値電圧より低くなるとセット信号をアサートする第１コンパレータと、
前記ドレイン電圧を負の第２しきい値電圧と比較し、前記ドレイン電圧が前記第２しきい値電圧より高くなるとリセット信号をアサートする第２コンパレータと、
前記セット信号がアサートされるとオンレベルに遷移し、前記リセット信号および強制オフ信号の少なくとも一方がアサートされるとオフレベルに遷移する制御パルスを生成する第１フリップフロップと、
前記ドレイン電圧を分圧する分圧回路と、
前記分圧回路による分圧後の前記ドレイン電圧を正の第４しきい値電圧と比較し、前記ドレイン電圧が前記第４しきい値電圧に応じて定まる電源電圧より高いしきい値を超えると、検出信号をアサートする第４コンパレータと、
前記検出信号がアサートされてから計時を開始して所定のタイムアップ期間の経過後、または前記制御パルスのオフレベルへの遷移を契機として、前記強制オフ信号をアサートする強制オフ回路と、
を備えることを特徴とする同期整流コントローラ。
【請求項１８】
前記強制オフ回路は、
キャパシタと、
前記キャパシタを充電する電流源と、
前記キャパシタの電圧を所定の第５しきい値電圧と比較する第５コンパレータと、
前記同期整流トランジスタのターンオフを契機として、前記キャパシタの電圧を、前記第５しきい値電圧より高い電圧にプルアップするプルアップ回路と、
を含み、前記強制オフ信号は、前記第５コンパレータの出力に応じていることを特徴とする請求項１７に記載の同期整流コントローラ。
【請求項１９】
ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から１８のいずれかに記載の同期整流コントローラ。
【請求項２０】
絶縁同期整流型のＤＣ／ＤＣコンバータであって、
１次巻線および２次巻線を有するトランスと、
前記トランスの１次巻線と接続されるスイッチングトランジスタと、
前記トランスの２次巻線と接続される同期整流トランジスタと、
フォトカプラと、
前記フォトカプラの出力側と接続され、前記フォトカプラからのフィードバック信号に応じて前記スイッチングトランジスタをスイッチングする１次側コントローラと、
前記同期整流トランジスタを制御する請求項１から１９のいずれかに記載の同期整流コントローラと、
前記フォトカプラの入力側と接続され、前記ＤＣ／ＤＣコンバータの出力電圧に応じた誤差電流を発生するフィードバック回路と、
を備えることを特徴とするＤＣ／ＤＣコンバータ。
【請求項２１】
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、負荷に供給する請求項２０に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電源装置。
【請求項２２】
負荷と、
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、負荷に供給する請求項２０に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電子機器。
【請求項２３】
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、負荷に供給する請求項２０に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電源アダプタ。
【請求項２４】
絶縁同期整流型のＤＣ／ＤＣコンバータの同期整流トランジスタの制御方法であって、
前記同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、前記ドレイン電圧が前記第１しきい値電圧より低くなるとセット信号をアサートするステップと、
前記ドレイン電圧を負の第２しきい値電圧と比較し、前記ドレイン電圧が前記第２しきい値電圧より高くなるとリセット信号をアサートするステップと、
前記ドレイン電圧を分圧するステップと、
分圧後の前記ドレイン電圧を正の第３しきい値電圧と比較し、前記ドレイン電圧が、前記第３しきい値電圧に応じて定まる電源電圧より高いしきい値を超えると、解除信号をアサートするステップと、
前記セット信号のアサートに応答して制御パルスが前記同期整流トランジスタのオンを指示するオンレベルに遷移し、前記リセット信号のアサートに応答して前記制御パルスが前記同期整流トランジスタのオフを指示するオフレベルに遷移するステップと、
前記制御パルスに応じて前記同期整流トランジスタを駆動するステップと、
前記制御パルスが前記オフレベルに遷移してから、前記解除信号がアサートされるまでの間、前記制御パルスのオンレベルの遷移を禁止するステップと、
を備えることを特徴とする制御方法。
【請求項２５】
絶縁同期整流型のＤＣ／ＤＣコンバータの同期整流トランジスタの制御方法であって、
前記ＤＣ／ＤＣコンバータの１次側のスイッチングトランジスタのターンオフを検出すると制御パルスが前記同期整流トランジスタのオンを指示するオンレベルに遷移するステップと、
トランスの２次巻線の電流が実質的にゼロになったことを検出すると、前記制御パルスが前記同期整流トランジスタのオフを指示するオフレベルに遷移するステップと、
前記制御パルスに応じて前記同期整流トランジスタをスイッチングするステップと、
前記スイッチングトランジスタのターンオンが検出されてから計時を開始して所定のタイムアップ期間の経過後、または前記同期整流トランジスタのターンオフを契機として、前記同期整流トランジスタを強制的にオフするステップと、
を備えることを特徴とする制御方法。
【請求項２６】
絶縁同期整流型のＤＣ／ＤＣコンバータの同期整流トランジスタの制御方法であって、
前記同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、前記ドレイン電圧が前記第１しきい値電圧より低くなるとセット信号をアサートするステップと、
前記ドレイン電圧を負の第２しきい値電圧と比較し、前記ドレイン電圧が前記第２しきい値電圧より高くなるとリセット信号をアサートするステップと、
前記セット信号がアサートされるとオンレベルに遷移し、前記リセット信号および強制オフ信号の少なくとも一方がアサートされるとオフレベルに遷移する制御パルスを生成するステップと、
前記ドレイン電圧を分圧するステップと、
分圧後の前記ドレイン電圧を正の第４しきい値電圧と比較し、前記ドレイン電圧が、前記第４しきい値電圧に応じて定まる電源電圧より高いしきい値を超えると、検出信号をアサートするステップと、
前記検出信号がアサートされてから計時を開始して所定のタイムアップ期間の経過後、または前記制御パルスのオフレベルへの遷移を契機として、前記強制オフ信号をアサートするステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁同期整流型ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
テレビや冷蔵庫をはじめとするさまざまな家電製品は、外部からの商用交流電力を受けて動作する。ラップトップ型コンピュータ、携帯電話端末やタブレット端末をはじめとする電子機器も、商用交流電力によって動作可能であり、あるいは商用交流電力によって、機器に内蔵の電池を充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置（ＡＣ／ＤＣコンバータ）が内蔵される。あるいは電子機器の外部の電源アダプタ（ＡＣアダプタ）にＡＣ／ＤＣコンバータが内蔵される場合もある。
【０００３】
図１は、ＡＣ／ＤＣコンバータ１００ｒの基本構成を示すブロック図である。ＡＣ／ＤＣコンバータ１００ｒは主としてフィルタ１０２、整流回路１０４、平滑キャパシタ１０６およびＤＣ／ＤＣコンバータ２００ｒを備える。
【０００４】
商用交流電圧ＶＡＣは、ヒューズおよび入力キャパシタ（不図示）を介してフィルタ１０２に入力される。フィルタ１０２は、商用交流電圧ＶＡＣのノイズを除去する。整流回路１０４は、商用交流電圧ＶＡＣを全波整流するダイオードブリッジ回路である。整流回路１０４の出力電圧は、平滑キャパシタ１０６によって平滑化され、直流電圧ＶＩＮに変換される。
【０００５】
絶縁型のＤＣ／ＤＣコンバータ２００ｒは、入力端子Ｐ１に直流電圧ＶＩＮを受け、それを降圧して、目標値に安定化された出力電圧ＶＯＵＴを出力端子Ｐ２に接続される負荷（不図示）に供給する。
【０００６】
ＤＣ／ＤＣコンバータ２００ｒは、１次側コントローラ２０２、フォトカプラ２０４、フィードバック回路２０６、出力回路２１０、同期整流コントローラ３００ｒ、およびその他の回路部品を備える。出力回路２１０は、トランスＴ１、ダイオードＤ１、出力キャパシタＣ１、スイッチングトランジスタＭ１、同期整流トランジスタＭ２を含む。出力回路２１０のトポロジーは、一般的な同期整流型のフライバックコンバータのそれであるため、説明を省略する。
【０００７】
トランスＴ１の１次巻線Ｗ１と接続されるスイッチングトランジスタＭ１がスイッチングすることにより、入力電圧ＶＩＮが降圧され、出力電圧ＶＯＵＴが生成される。そして１次側コントローラ２０２は、スイッチングトランジスタＭ１のスイッチングのデューティ比を調節する。
【０００８】
ＤＣ／ＤＣコンバータ２００ｒの出力電圧ＶＯＵＴは、抵抗Ｒ１、Ｒ２により分圧される。フィードバック回路２０６は、たとえばシャントレギュレータあるいは誤差増幅器を含み、分圧された電圧（電圧検出信号）ＶＳと所定の基準電圧ＶＲＥＦ（不図示）の誤差を増幅し、誤差に応じた誤差電流ＩＥＲＲを生成し、フォトカプラ２０４の入力側の発光素子（発光ダイオード）から引き込む（シンク）。
【０００９】
フォトカプラ２０４の出力側の受光素子（フォトトランジスタ）には、２次側の誤差電流ＩＥＲＲに応じたフィードバック電流ＩＦＢが流れる。このフィードバック電流ＩＦＢが、抵抗およびキャパシタにより平滑化され、１次側コントローラ２０２のフィードバック（ＦＢ）端子に入力される。１次側コントローラ２０２は、ＦＢ端子の電圧（フィードバック電圧）ＶＦＢにもとづいてスイッチングトランジスタＭ１のデューティ比を調節する。
【００１０】
同期整流コントローラ３００ｒは、スイッチングトランジスタＭ１のスイッチングと同期して、同期整流トランジスタＭ２をスイッチングする。より詳しくは、同期整流コントローラ３００ｒは、スイッチングトランジスタＭ１がターンオフすると、同期整流トランジスタＭ２をターンオンし、同期整流トランジスタＭ２のオン期間に２次巻線Ｗ２に流れる２次電流ＩＳが実質的にゼロになると、同期整流トランジスタＭ２をターンオフする。
【００１１】
以上がＡＣ／ＤＣコンバータ１００ｒの全体構成である。
【００１２】
続いて同期整流コントローラ３００ｒについて説明する。図２は、本発明者が検討した同期整流コントローラ３００ｒの回路図である。なお図２の同期整流コントローラ３００ｒを公知技術と認定してはならない。
【００１３】
同期整流コントローラ３００ｒは、ドレインセンス（ＤＲＡＩＮ）端子、ゲート出力（ＧＡＴＥ）端子、接地（ＧＮＤ）端子を有する。ＤＲＡＩＮ端子は、同期整流トランジスタＭ２のドレインと接続され、ＧＮＤ端子は接地され、同期整流トランジスタＭ２のソースと共通に接続される。
【００１４】
同期整流コントローラ３００ｒは、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２、第１ブランキング回路３１２、第２ブランキング回路３１４，第１フリップフロップＦＦ１、ドライバ３０６を備える。第１コンパレータ（セットコンパレータともいう）ＣＭＰ１は、同期整流トランジスタＭ２のドレイン電圧（ドレインソース間電圧）ＶＤを、負の第１しきい値電圧ＶＴＨ１（たとえば−１００ｍＶ）と比較し、ＶＤ＜ＶＴＨ１となると、セット信号Ｓ１１をアサート（たとえばハイレベル）する。セット信号Ｓ１１は、第１フリップフロップＦＦ１のセット端子に入力され、セット信号Ｓ１１のアサートに応答して、第１フリップフロップＦＦ１の出力（制御パルスという）ＳＣＮＴはハイレベルとなる。第１ブランキング回路３１２は、制御パルスＳＣＮＴが変化してから、所定のブランキング時間ＴＢＬＮＫ１の間、セット信号Ｓ１１をマスクする。
【００１５】
第２コンパレータ（リセットコンパレータともいう）ＣＭＰ２は、同期整流トランジスタＭ２のドレイン電圧（ドレインソース間電圧）ＶＤを、負の第２しきい値電圧ＶＴＨ２（たとえば−３ｍＶ）と比較し、ＶＤ＞ＶＴＨ２となると、リセット信号Ｓ１２をアサート（たとえばローレベル）する。リセット信号Ｓ１２は、第１フリップフロップＦＦ１のリセット端子（負論理）に入力され、リセット信号Ｓ１２のアサート（ネガティブエッジ）に応答して、制御パルスＳＣＮＴはローレベルとなる。第２ブランキング回路３１４は、制御パルスＳＣＮＴが変化してから、所定のブランキング時間ＴＢＬＮＫ２の間、リセット信号Ｓ１２をマスクする。ドライバ３０６は、制御パルスＳＣＮＴに応じて同期整流トランジスタＭ２をスイッチングする。
【００１６】
図３は、不連続モードにおける同期整流コントローラ３００ｒの動作波形図である。時刻ｔ０にスイッチングトランジスタＭ１がターンオンする。スイッチングトランジスタＭ１のオン期間ＴＯＮ１において、２次巻線Ｗ２の両端間電圧は、−ＶＩＮ×ＮＳ／ＮＰであるから、同期整流トランジスタＭ２のドレイン電圧ＶＤ（つまりドレインソース間電圧ＶＤＳ）は、ＶＤ＝ＶＯＵＴ＋ＶＩＮ×ＮＳ／ＮＰとなる。ＮＰ，ＮＳは、１次巻線Ｗ１、２次巻線Ｗ２の巻数である。
【００１７】
時刻ｔ１にスイッチングトランジスタＭ１がオフすると、同期整流トランジスタＭ２のソースからドレインに向かって２次電流ＩＳが流れるため、同期整流トランジスタＭ２のドレインソース間電圧は負電圧となる。同期整流コントローラ３００ｒは、ドレイン電圧ＶＤが負の第１しきい値電圧ＶＴＨ１（たとえば−１００ｍＶ）より低くなると（時刻ｔ１）、直ちに同期整流トランジスタＭ２をターンオンする（時刻ｔ２）。ｔ１〜ｔ２の遅延の間、２次電流ＩＳは同期整流トランジスタＭ２のボディダイオードに流れ、ドレイン電圧ＶＤは−ＶＦとなる。ＶＦはダイオードの順方向電圧である。
【００１８】
同期整流トランジスタＭ２のオン期間ＴＯＮ２において、トランスＴ１に蓄えられたエネルギーの減少にともない２次電流ＩＳは減少していき、ドレインソース間電圧ＶＤＳの絶対値は小さくなる。やがて２次電流ＩＳが実質的にゼロになると、ドレインソース間電圧ＶＤＳも実質的にゼロとなる。同期整流トランジスタＭ２のオン抵抗をＲＯＮ２とするとき、オン期間ＴＯＮ２におけるドレイン電圧ＶＤは、−ＩＳ×ＲＯＮ２である。
【００１９】
同期整流コントローラ３００ｒは、ドレイン電圧ＶＤが負の第２しきい値電圧ＶＴＨ２（たとえば−３ｍＶ）を超えると（時刻ｔ３）、直ちに同期整流トランジスタＭ２をターンオフする。時刻ｔ４に２次電流ＩＳがゼロとなると、ドレイン電圧ＶＤはリンギングする。その後、時刻ｔ５に再びスイッチングトランジスタＭ１がターンオンする。
【００２０】
時刻ｔ４においてドレイン電圧ＶＤが第１しきい値電圧ＶＴＨ１を超えると、セット信号Ｓ１１はアサートされるが、第１ブランキング回路３１２によってマスクされるため、同期整流トランジスタＭ２のターンオンが防止される。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２０１０−０７４９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明者らは、図１のＤＣ／ＤＣコンバータ２００ｒについて検討した結果、以下の課題を認識するに至った。同期整流トランジスタＭ２のオン抵抗ＲＯＮ２はばらつきを有するところ、オン抵抗ＲＯＮ２が小さいと、同期整流トランジスタＭ２が２度、ターンオンするという誤動作が発生する。以下、この問題を具体的に説明する。
【００２３】
図４は、同期整流トランジスタＭ２のオン抵抗ＲＯＮ２が小さいときの同期整流コントローラ３００ｒの動作波形図である。オン抵抗ＲＯＮ２が小さいときのドレイン電圧ＶＤを実線（i）で示し、比較のためにオン抵抗ＲＯＮ２が大きいときのドレイン電圧ＶＤを一点鎖線（ii）で示す。同期整流トランジスタＭ２のオン期間中のドレイン電圧ＶＤの傾きは、オン抵抗ＲＯＮ２に比例する。しきい値電圧ＶＴＨ２が一定とすると、オン抵抗ＲＯＮ２が小さいほど、リセット信号Ｓ１２がアサートされるタイミングｔ３は前にシフトし、第１ブランキング回路３１２のブランキング期間ＴＢＬＡＮＫ１が前にシフトすることとなる。その結果、セット信号Ｓ１１の二回目のアサート区間の一部が、ブランキング期間ＴＢＬＡＮＫ１より後に発生し、これにより時刻ｔ４に同期整流トランジスタＭ２が再びターンオンする誤動作が発生する。
【００２４】
このように図２の同期整流コントローラ３００ｒでは、同期整流トランジスタＭ２のオン抵抗ＲＯＮ２が小さいアプリケーションにおいて、１周期内で同期整流トランジスタＭ２が複数回、オンすることとなる。これは軽負荷状態におけるスイッチング損失の増加、ひいては効率の低下を意味するため、好ましくない。
【００２５】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、同期整流トランジスタＭ２の２度のターンオンを抑制可能な同期整流コントローラの提供にある。
【課題を解決するための手段】
【００２６】
本発明のある態様は、絶縁同期整流型のＤＣ／ＤＣコンバータの２次側に配置され、同期整流トランジスタを制御する同期整流コントローラに関する。同期整流コントローラは、同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、ドレイン電圧が第１しきい値電圧より低くなるとセット信号をアサートする第１コンパレータと、ドレイン電圧を負の第２しきい値電圧と比較し、ドレイン電圧が第２しきい値電圧より高くなるとリセット信号をアサートする第２コンパレータと、ドレイン電圧を正の第３しきい値電圧と比較し、ドレイン電圧が第３しきい値電圧より高くなると、解除信号をアサートする第３コンパレータと、セット信号のアサートに応答してセットされ、その出力である制御パルスを同期整流トランジスタのオンを指示するオンレベルとし、リセット信号のアサートに応答してリセットされ、制御パルスを同期整流トランジスタのオフを指示するオフレベルとする制御回路と、制御パルスに応じて同期整流トランジスタを駆動するドライバと、を備える。制御回路は、制御パルスがオフレベルに遷移してから、解除信号がアサートされるまでの間、セット動作が禁止される。
この態様によると、同期整流トランジスタの２度のターンオンを抑制できる。
【００２７】
制御回路は、セット信号が入力されるセット端子と、リセット信号が入力されるリセット端子を有し、制御パルスを出力する第１フリップフロップと、制御パルス、解除信号を受け、制御パルスがオフレベルに遷移してから解除信号がアサートされるまでの間、リセット信号を強制的にアサート状態に固定する強制オフ回路と、を含んでもよい。
これにより、同期整流トランジスタのセット動作が無効化され、同期整流トランジスタのターンオンが禁止される。
【００２８】
強制オフ回路は、制御パルスのネガティブエッジに応答して第１レベル、解除信号のアサートに応答して第２レベルとなるマスク信号を生成するマスク信号生成回路と、マスク信号とリセット信号を受け、第１フリップフロップのリセット端子に出力する論理ゲートと、を含んでもよい。
なお論理ゲートは、その出力が適切な論理レベルとなるように設計すればよい。
【００２９】
マスク信号生成回路は、制御パルスのネガティブエッジによりセットされ、解除信号に応じてリセットされる第２フリップフロップと、第２フリップフロップの出力を反転するインバータと、を含んでもよい。論理ゲートは、ＡＮＤゲートを含んでもよい。
【００３０】
制御回路は、制御パルスがオフレベルに遷移してから所定の第１ブランキング時間の間、リセット信号を強制的にアサート状態に固定する第１ブランキング回路をさらに備えてもよい。
【００３１】
制御回路は、制御パルスがオフレベルに遷移してから所定の第１ブランキング時間の間、セット信号を強制的にネゲート状態に固定する第１ブランキング回路をさらに備えてもよい。
【００３２】
制御回路は、制御パルスがオンレベルに遷移してから所定の第２ブランキング時間の間、リセット信号を強制的にネゲート状態に固定する第２ブランキング回路をさらに備えてもよい。
【００３３】
本発明の別の態様もまた、同期整流コントローラである。この同期整流コントローラは、同期整流トランジスタの両端間電圧にもとづいて制御パルスを生成するパルス発生器であって、ＤＣ／ＤＣコンバータの１次側のスイッチングトランジスタのターンオフを検出すると制御パルスを同期整流トランジスタのオンを指示するオンレベルとし、トランスの２次巻線の電流が実質的にゼロになったことを検出すると、制御パルスを同期整流トランジスタのオフを指示するオフレベルとするパルス発生器と、制御パルスに応じて同期整流トランジスタをスイッチングするドライバと、スイッチングトランジスタのターンオンが検出されてから計時を開始して所定のタイムアップ期間の経過後、または同期整流トランジスタのターンオフを契機として、同期整流トランジスタを強制的にオフする強制オフ状態に移行する強制オフ回路と、を備える。
【００３４】
この態様によると、同期整流トランジスタの２度のターンオンを抑制できる。
【００３５】
ある態様の同期整流コントローラは、同期整流トランジスタのドレイン電圧を正の第４しきい値電圧と比較する第４コンパレータをさらに備えてもよい。強制オフ回路は、ドレイン電圧が第４しきい値電圧を超えると、計時を開始してもよい。
【００３６】
パルス発生器は、スイッチングトランジスタのターンオフを検出するとアサートされるセット信号を生成するセット信号生成部と、トランスの２次巻線の電流が実質的にゼロになったことを検出すると、アサートされるリセット信号を生成するリセット信号生成部と、セット信号がアサートされるとオンレベルに遷移し、リセット信号がアサートされるとオフレベルに遷移する制御パルスを生成する第１フリップフロップと、を含んでもよい。
【００３７】
強制オフ回路は、スイッチングトランジスタのターンオンが検出されてからタイムアップ期間の経過後、または同期整流トランジスタのターンオフを契機としてアサートされる強制オフ信号を生成し、第１フリップフロップは、リセット信号および強制オフ信号の少なくとも一方がアサートされると、制御パルスをオフレベルに遷移させてもよい。
【００３８】
セット信号生成部は、同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、比較結果に応じたセット信号を出力する第１コンパレータを含んでもよい。リセット信号生成部は、ドレイン電圧を負の第２しきい値電圧と比較し、比較結果に応じたリセット信号を出力する第２コンパレータを含んでもよい。
【００３９】
強制オフ回路は、キャパシタと、キャパシタを充電する電流源と、キャパシタの電圧を所定の第５しきい値電圧と比較する第５コンパレータと、同期整流トランジスタのターンオフを契機として、キャパシタの電圧を、第５しきい値電圧より高い電圧にプルアップするプルアップ回路と、を含み、第５コンパレータの出力に応じて強制オフ状態に移行してもよい。
【００４０】
本発明のさらに別の態様もまた、同期整流コントローラである。この同期整流コントローラは、同期整流トランジスタのドレイン電圧を負の第１しきい値電圧と比較し、ドレイン電圧が第１しきい値電圧より低くなるとセット信号をアサートする第１コンパレータと、ドレイン電圧を負の第２しきい値電圧と比較し、ドレイン電圧が第２しきい値電圧より高くなるとリセット信号をアサートする第２コンパレータと、セット信号がアサートされるとオンレベルに遷移し、リセット信号および強制オフ信号の少なくとも一方がアサートされるとオフレベルに遷移する制御パルスを生成する第１フリップフロップと、ドレイン電圧を正の第４しきい値電圧と比較し、ドレイン電圧が第４しきい値電圧より高くなると、検出信号をアサートする第４コンパレータと、検出信号がアサートされてから計時を開始して所定のタイムアップ期間の経過後、または制御パルスのオフレベルへの遷移を契機として、強制オフ信号をアサートする強制オフ回路と、を備える。
【００４１】
強制オフ回路は、キャパシタと、キャパシタを充電する電流源と、キャパシタの電圧を所定の第５しきい値電圧と比較する第５コンパレータと、同期整流トランジスタのターンオフを契機として、キャパシタの電圧を、第５しきい値電圧より高い電圧にプルアップするプルアップ回路と、を含み、強制オフ信号は、第５コンパレータの出力に応じていてもよい。
【００４２】
ある態様において同期整流コントローラは、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００４３】
本発明の別の態様は、絶縁同期整流型のＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、１次巻線および２次巻線を有するトランスと、トランスの１次巻線と接続されるスイッチングトランジスタと、トランスの２次巻線と接続される同期整流トランジスタと、フォトカプラと、フォトカプラの出力側と接続され、フォトカプラからのフィードバック信号に応じてスイッチングトランジスタをスイッチングする１次側コントローラと、同期整流トランジスタを制御する上述のいずれかの同期整流コントローラと、フォトカプラの入力側と接続され、ＤＣ／ＤＣコンバータの出力電圧に応じた誤差電流を発生するフィードバック回路と、を備える。
【００４４】
ＤＣ／ＤＣコンバータは、フライバック型であってもよいし、フォワード型であってもよい。
【００４５】
本発明の別の態様は、電源装置（ＡＣ／ＤＣコンバータ）に関する。電源装置は、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のＤＣ／ＤＣコンバータと、を備える。
【００４６】
本発明の別の態様は、電子機器に関する。電子機器は、負荷と、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のＤＣ／ＤＣコンバータと、を備える。
【００４７】
本発明の別の態様は、ＡＣアダプタに関する。ＡＣアダプタは、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、直流出力電圧を生成する上述のＤＣ／ＤＣコンバータと、を備える。
【００４８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００４９】
本発明のある態様によれば、同期整流トランジスタの２度のオンを防止できる。
【図面の簡単な説明】
【００５０】
【図１】ＡＣ／ＤＣコンバータの基本構成を示すブロック図である。
【図２】本発明者が検討した同期整流コントローラの回路図である。
【図３】不連続モードにおける同期整流コントローラの動作波形図である。
【図４】同期整流トランジスタのオン抵抗が小さいときの同期整流コントローラの動作波形図である。
【図５】第１の実施の形態に係る同期整流コントローラの回路図である。
【図６】図５の同期整流コントローラの動作波形図である。
【図７】同期整流コントローラの具体的な構成例を示す回路図である。
【図８】同期整流コントローラの回路図である。
【図９】図７および図８の同期整流コントローラの動作波形図である。
【図１０】図１０（ａ）、（ｂ）は、第１変形例に係る制御回路の回路図である。
【図１１】第２の実施の形態に係る同期整流コントローラの回路図である。
【図１２】従来の同期整流コントローラの連続モードの動作波形図である。
【図１３】図１１の同期整流コントローラの連続モードの動作波形図である。
【図１４】図１１の同期整流コントローラの不連続モードの動作波形図である。
【図１５】強制オフ回路の構成例を示す回路図である。
【図１６】ＡＣ／ＤＣコンバータを備えるＡＣアダプタを示す図である。
【図１７】図１７（ａ）、（ｂ）は、ＡＣ／ＤＣコンバータを備える電子機器を示す図である。
【図１８】第４変形例に係るＤＣ／ＤＣコンバータの回路図である。
【発明を実施するための形態】
【００５１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００５２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００５３】
（第１の実施の形態）
図５は、第１の実施の形態に係る同期整流コントローラ３００の回路図である。同期整流コントローラ３００の周辺回路は、図１に示した通りであるため一部のみを示し、説明を省略する。
【００５４】
同期整流コントローラ３００は、電源（ＶＣＣ）端子、ゲート出力（ＧＡＴＥ）端子、ドレインセンス（ＤＲＡＩＮ）端子、接地（ＧＮＤ）端子を有し、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。同期整流コントローラ３００は、同期整流トランジスタＭ２と同一のパッケージに収容され、一体不可分な単一のモジュールを構成してもよい。
【００５５】
同期整流コントローラ３００のＶＣＣ端子には、ＤＣ／ＤＣコンバータ２００の出力電圧ＶＯＵＴが供給され、ＧＮＤ端子は同期整流トランジスタＭ２のソースと接続されるとともに接地され、ＤＲＡＩＮ端子は同期整流トランジスタＭ２のドレインと接続され、ＧＡＴＥ端子は同期整流トランジスタＭ２のゲートと接続される。
【００５６】
同期整流コントローラ３００は、そのＧＮＤ端子が同期整流トランジスタＭ２のソースと接続され、ソース電圧を基準として動作することから、ＤＲＡＩＮ端子のドレイン電圧ＶＤは、同期整流トランジスタＭ２の両端間電圧（ドレインソース間電圧）ＶＤＳに他ならない。
【００５７】
同期整流コントローラ３００は、パルス発生器３０４、ドライバ３０６を備える。パルス発生器３０４は、同期整流トランジスタＭ２の両端間電圧ＶＤＳ（以下、単にドレイン電圧ＶＤとも表記する）にもとづいて制御パルスＳＣＮＴを生成する。パルス発生器３０４は、ＤＣ／ＤＣコンバータ２００の１次側のスイッチングトランジスタＭ１のターンオフを検出すると制御パルスＳＣＮＴを同期整流トランジスタＭ２のオンを指示するオンレベル（たとえばハイレベル）とし、トランスＴ１の２次巻線Ｗ２の電流ＩＳが実質的にゼロになったことを検出すると、制御パルスＳＣＮＴを同期整流トランジスタＭ２のオフを指示するオフレベル（たとえばローレベル）とする。ドライバ３０６は、制御パルスＳＣＮＴに応じて同期整流トランジスタＭ２をスイッチングする。
【００５８】
パルス発生器３０４は、第１コンパレータＣＭＰ１、第２コンパレータＣＭＰ２、第３コンパレータＣＭＰ３および制御回路３１０を備える。第１コンパレータＣＭＰ１は、ドレイン電圧ＶＤを負の第１しきい値電圧ＶＴＨ１と比較し、ドレイン電圧ＶＤが第１しきい値電圧ＶＴＨ１より低くなるとセット信号Ｓ１１をアサートする。第１しきい値電圧ＶＴＨ１は、−１００ｍＶ程度である。第１コンパレータＣＭＰ１は、スイッチングトランジスタＭ１のターンオフを検出するセット信号生成部３０７と把握できる。第２コンパレータＣＭＰ２は、ドレイン電圧ＶＤを負の第２しきい値電圧ＶＴＨ２と比較し、ドレイン電圧ＶＤが第２しきい値電圧ＶＴＨ２より高くなるとリセット信号Ｓ１２をアサートする。第２しきい値電圧ＶＴＨ２は−３ｍＶ程度である。第２コンパレータＣＭＰ２は、スイッチングトランジスタＭ１のターンオフを検出するリセット信号生成部３０８と把握できる。
【００５９】
抵抗Ｒ１１，Ｒ１２は、ドレイン電圧ＶＤを分圧する。第３コンパレータＣＭＰ３は、分圧されたドレイン電圧ＶＤ’、第３しきい値電圧ＶＴＨ３’と比較する。第３コンパレータＣＭＰ３は、等価的にドレインＶＤを正の第３しきい値電圧ＶＴＨ３と比較し、ドレイン電圧ＶＤが第３しきい値電圧ＶＴＨ３より高くなると、解除信号Ｓ１３をアサートする。第３しきい値電圧ＶＴＨ３は、電源電圧ＶＣＣより高く、たとえばＶＣＣ×１．４程度に定められる。
【００６０】
制御回路３１０は、セット信号Ｓ１１のアサートに応答してセットされ、その出力である制御パルスＳＣＮＴが同期整流トランジスタＭ２のオンを指示するオンレベル（たとえばハイレベル）に遷移する。また制御回路３１０は、リセット信号Ｓ１２のアサートに応答してリセットされ、制御パルスＳＣＮＴが同期整流トランジスタＭ２のオフを指示するオフレベル（たとえばローレベル）に遷移する。
【００６１】
制御回路３１０は制御パルスＳＣＮＴがオフレベルに遷移してから、解除信号Ｓ１３がアサートされるまでの間、セット動作が禁止され、これにより制御パルスＳＣＮＴがオンレベルに遷移するのが禁止される。
【００６２】
制御回路３１０は、第１フリップフロップＦＦ１および強制オフ回路３２０を含む。第１フリップフロップＦＦ１は、セット端子にセット信号Ｓ１１を受け、リセット端子（反転論理）にリセット信号Ｓ１２を受け、制御パルスＳＣＮＴを出力するＳＲ（Set Reset）フリップフロップである。セット信号Ｓ１１は正論理であるからアサートはハイレベルであり、リセット信号Ｓ１２は負論理であるから、アサートはローレベルである。
【００６３】
強制オフ回路３２０は、制御パルスＳＣＮＴおよび解除信号Ｓ１３を受け、制御パルスＳＣＮＴがオフレベル（ローレベル）に遷移してから解除信号Ｓ１３がアサートされるまでの間、リセット信号Ｓ１２ａを強制的にアサート状態（ローレベル）に固定する。
【００６４】
なお図５の同期整流コントローラ３００において、図２の第１ブランキング回路３１２、第２ブランキング回路３１４の機能は必須ではない。
【００６５】
以上が同期整流コントローラ３００の基本構成である。続いてその動作を説明する。図６は、図５の同期整流コントローラ３００の動作波形図である。図６には、同期整流トランジスタＭ２のオン抵抗ＲＯＮ２が小さいときの動作が示される。
【００６６】
時刻ｔ１にスイッチングトランジスタＭ１がターンオフすると、ドレイン電圧ＶＤが−ＶＦまで低下し、セット信号Ｓ１１がアサートされる。セット信号Ｓ１１のアサートに応答して、時刻ｔ２に制御パルスＳＣＮＴがハイレベルとなり同期整流トランジスタＭ２がターンオンする。
【００６７】
時刻ｔ３にドレイン電圧ＶＤが第２しきい値電圧ＶＴＨ２を超えると、リセット信号Ｓ１２がアサート（ローレベル）され、これに応答して制御パルスＳＣＮＴがローレベルに遷移する。制御パルスＳＣＮＴがローレベルに遷移すると、第１フリップフロップＦＦ１のセット動作が禁止される。
【００６８】
具体的には、リセット信号Ｓ１２がネゲート（ハイレベル）された後も、第１フリップフロップＦＦ１へのリセット信号Ｓ１２ａがアサート状態（ローレベル）に固定される。リセット優先のフリップフロップを用いれば、リセット信号Ｓ１２ａがアサートの間、セット信号Ｓ１１は無効となる。したがって同期整流トランジスタＭ２は再度、ターンオンしない。
【００６９】
そして時刻ｔ４に、２次電流ＩＳが完全にゼロとなると、ドレイン電圧ＶＤが跳ね上がり、第３しきい値電圧ＶＴＨ３を超えて解除信号Ｓ１３がアサートされる。これによりリセット信号Ｓ１２ａがネゲートされ、第１フリップフロップＦＦ１のセット動作が許可される。
【００７０】
この同期整流コントローラ３００によれば、時刻ｔ３〜ｔ４の間、同期整流トランジスタＭ２のターンオンが禁止される。これにより第１ブランキング期間ＴＢＬＡＮＫ１の経過後の同期整流トランジスタＭ２の２度目のターンオンを防止できる。
【００７１】
本発明は、図５のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。
【００７２】
図７は、同期整流コントローラ３００の具体的な構成例を示す回路図である。強制オフ回路３２０は、マスク信号生成回路３２２および論理ゲート３２４を含む。
【００７３】
マスク信号生成回路３２２は、制御パルスＳＣＮＴおよび解除信号Ｓ１３に応じて、マスク信号Ｓ２１を生成する。マスク信号Ｓ２１は、制御パルスＳＣＮＴのネガティブエッジに応答して第１レベル（アサート、ローレベル）、解除信号Ｓ１３のアサートに応答して第２レベル（ネゲート、ハイレベル）となる。
【００７４】
論理ゲート３２４は、マスク信号Ｓ２１とリセット信号Ｓ１２を受け、それらを論理演算した結果を、第１フリップフロップＦＦ１のリセット端子に出力する。たとえば論理ゲート３２４は、リセット信号Ｓ１２とマスク信号Ｓ２１の少なくとも一方がアサートされると、その出力をアサートするように構成される。第１フリップフロップＦＦ１のリセット端子は負論理系であるから、論理ゲート３２４はＡＮＤゲートで構成すればよい。なお、図７の第１フリップフロップＦＦ１は、Ｄフリップフロップであり、図５のそれと等価である。
【００７５】
制御回路３１０は、第１フリップフロップＦＦ１、強制オフ回路３２０に加えて、セット用の第１ブランキング回路３１２と、リセット用の第２ブランキング回路３１４を含む。第１ブランキング回路３１２は、制御パルスＳＣＮＴがオフレベルに遷移してから所定の第１ブランキング時間ＴＢＬＡＮＫ１の間、リセット信号Ｓ１２を強制的にアサート状態（ローレベル）に固定する。たとえば第１ブランキング回路３１２は、第１ブランキング期間ＴＢＬＡＮＫ１の間、アサート（ローレベル）となる第１ブランキング信号Ｓ３１を生成し、論理ゲート３２４は、リセット信号Ｓ１２、マスク信号Ｓ２１、第１ブランキング信号Ｓ３１の論理積を生成してもよい。
【００７６】
なお第１ブランキング回路３１２は、図２の第１ブランキング回路３１２のように、第１コンパレータＣＭＰ１と第１フリップフロップＦＦ１の間に設けられてもよい。この場合、第１ブランキング回路３１２は、制御パルスＳＣＮＴがオフレベルに遷移してから第１ブランキング時間ＴＢＬＡＮＫ１の間、セット信号Ｓ１１を強制的にネゲート状態に固定してもよい。
【００７７】
第２ブランキング回路３１４は、制御パルスＳＣＮＴがオンレベルに遷移してから所定の第２ブランキング時間ＴＢＬＡＮＫ２の間、リセット信号Ｓ１２を強制的にネゲート状態（ハイレベル）に固定する。たとえば第２ブランキング回路３１４は、第２ブランキング期間ＴＢＬＡＮＫ２の間、ネゲート（ハイレベル）となる第２ブランキング信号Ｓ３２を生成し、論理ゲート３２６は、リセット信号Ｓ１２ａと第２ブランキング信号Ｓ３２の論理和Ｓ１２ｂを生成してもよい。
【００７８】
図８は、同期整流コントローラ３００の回路図である。図８のマスク信号生成回路３２２は、ワンショット回路３２７、インバータ３２８，３２９、第２フリップフロップＦＦ２を含む。
【００７９】
第２フリップフロップＦＦ２は、制御パルスＳＣＮＴのネガティブエッジによりセットされ、解除信号Ｓ１３に応じてリセットされる。インバータ３２８は、第２フリップフロップＦＦ２の出力を反転し、マスク信号Ｓ２１を出力する。たとえば第２フリップフロップＦＦ２は、Ｄフリップフロップを含み、インバータ３２９は、解除信号Ｓ１３の反転信号をＤフリップフロップのクロック端子に供給してもよい。ワンショット回路３２７は、解除信号Ｓ１３のアサート（ポジティブエッジ）に応答して所定時間、ローレベルとなるパルスを生成し、第２フリップフロップＦＦ２のリセット端子（反転論理）に出力する。
【００８０】
以上が第１の実施の形態に係る同期整流コントローラ３００の構成である。続いてその動作を説明する。図９は、図７および図８の同期整流コントローラ３００の動作波形図である。このように図７、図８の同期整流コントローラ３００によれば、同期整流トランジスタＭ２の２度のターンオンを防止できる。
【００８１】
続いて第１の実施の形態の変形例を説明する。
【００８２】
（第１変形例）
制御回路３１０において、そのセット動作を禁止・無効化するための構成は図５に限定されない。図１０（ａ）、（ｂ）は、第１変形例に係る制御回路３１０ａの回路図である。第１変形例において強制オフ回路３２０ａは、セット信号Ｓ１１に作用することにより、制御回路３１０ａのセット動作を禁止する。具体的には強制オフ回路３２０ａは、制御パルスＳＣＮＴおよび解除信号Ｓ１３を受け、制御パルスＳＣＮＴがオフレベル（ローレベル）に遷移してから解除信号Ｓ１３がアサートされるまでの間、セット信号Ｓ１１ａを強制的にネゲート状態（ローレベル）に固定する。
【００８３】
図１０（ｂ）に示すように、強制オフ回路３２０ａは、論理ゲート３２５およびマスク信号生成回路３２２ａを含んでもよい。
【００８４】
強制オフ回路３２０ａのマスク信号生成回路３２２ａは、制御パルスＳＣＮＴおよび解除信号Ｓ１３に応じて、マスク信号Ｓ２２を生成する。マスク信号Ｓ２２は、制御パルスＳＣＮＴのネガティブエッジに応答して第１レベル（ネゲート、ローレベル）、解除信号Ｓ１３のアサートに応答して第２レベル（アサート、ハイレベル）となる。
【００８５】
論理ゲート３２５は、マスク信号Ｓ２２とセット信号Ｓ１１を受け、それらを論理演算した結果を示す信号Ｓ１１ａを、第１フリップフロップＦＦ１のセット端子に出力する。たとえば論理ゲート３２５は、セット信号Ｓ１１とマスク信号Ｓ２２の両方がアサートされると、その出力をアサートするように構成され、たとえばＡＮＤゲートを含んでもよい。
【００８６】
（第２の実施の形態）
図１１は、第２の実施の形態に係る同期整流コントローラ３００ｂの回路図である。同期整流コントローラ３００ｂは、パルス発生器３０４ｂおよびドライバ３０６、強制オフ回路３３０および第４コンパレータＣＭＰ４を備える。
【００８７】
パルス発生器３０４ｂは、同期整流トランジスタＭ２の両端間電圧ＶＤＳ（つまりドレイン電圧ＶＤ）もとづいて制御パルスＳＣＮＴを生成する。パルス発生器３０４ｂは、スイッチングトランジスタＭ１のターンオフを検出すると制御パルスＳＣＮＴをオンレベルとし、トランスＴ１の２次巻線Ｗ２の電流ＩＳが実質的にゼロになったことを検出すると、制御パルスＳＣＮＴをオフレベルとする。ドライバ３０６は、制御パルスＳＣＮＴに応じて同期整流トランジスタＭ２をスイッチングする。パルス発生器３０４ｂの基本構成は、第１の実施の形態のパルス発生器３０４と同じである。
【００８８】
強制オフ回路３３０は、スイッチングトランジスタＭ１のターンオンが検出されてから計時を開始して所定のタイムアップ期間ＴＵＰの経過後、または同期整流トランジスタＭ２のターンオフを契機として、同期整流トランジスタＭ２を強制的にオフする強制オフ状態に移行する。
【００８９】
第４コンパレータＣＭＰ４は、同期整流トランジスタＭ２のドレイン電圧ＶＤを正の第４しきい値電圧ＶＴＨ４と比較し、ドレイン電圧ＶＤが第４しきい値電圧ＶＴＨ４を超えると、検出信号Ｓ１４をアサート（たとえばローレベル）する。第４しきい値電圧ＶＴＨ４は、電源電圧ＶＣＣより高く、たとえばＶＣＣ×１．４程度に定められる。
【００９０】
強制オフ回路３３０は、検出信号Ｓ１４がアサートされると、計時を開始し、タイムアップ期間ＴＵＰの経過後、強制オフ信号Ｓ４１をアサート（ローレベル）する。また強制オフ回路３３０は、同期整流トランジスタＭ２のターンオフを契機として強制オフ信号Ｓ４１をアサートする。強制オフ信号Ｓ４１は、論理ゲート３２４に入力される。これにより第１フリップフロップＦＦ１は、リセット信号Ｓ１２および強制オフ信号Ｓ４１の少なくとも一方がアサートされると、制御パルスＳＣＮＴをオフレベルに遷移させる。
【００９１】
以上が第２の実施の形態に係る同期整流コントローラ３００ｂの構成である。続いてその動作を説明する。
強制オフ回路３３０の技術的意義を明確とするため、強制オフ回路３３０を設けない場合の動作および問題点を説明する。図１２は、従来の同期整流コントローラ３００ｒの連続モードの動作波形図である。
【００９２】
時刻ｔ１より前、スイッチングトランジスタＭ１はオン状態であり、同期整流トランジスタＭ２のドレイン電圧ＶＤは、ＶＯＵＴ＋ＶＩＮ×ＮＳ／ＮＰである。時刻ｔ１にスイッチングトランジスタＭ１がターンオフすると、２次巻線Ｗ２に２次電流ＩＳが流れ始め、ドレイン電圧ＶＤは負となる。同期整流コントローラ３００ｒは、ドレイン電圧ＶＤが、上から下に、第１しきい値電圧ＶＴＨ１とクロスしたことを検出し、制御パルスＳＣＮＴをオンレベルとし、同期整流トランジスタＭ２をオンする。
【００９３】
同期整流トランジスタＭ２のオン期間、ドレイン電圧ＶＤの絶対値は、２次電流ＩＳの減少とともに小さくなる。時刻ｔ２にスイッチングトランジスタＭ１がターンオンすると、２次電流ＩＳがゼロとなり、ドレイン電圧ＶＤは再び、ＶＯＵＴ＋ＶＩＮ×ＮＳ／ＮＰに跳ね上がる。同期整流コントローラ３００ｒはドレイン電圧ＶＤが、下から上に第２しきい値電圧ＶＴＨ２とクロスすると、制御パルスＳ２をオフレベルとし、同期整流トランジスタＭ２をターンオフする。
【００９４】
ここで、時刻ｔ２にドレイン電圧ＶＤがしきい値電圧ＶＴＨ２とクロスしてから、制御パルスＳＣＮＴがオフレベルに遷移して同期整流トランジスタＭ２がターンオフする時刻ｔ３までには、ある遅延τＤが存在する。この遅延τＤの間、同期整流トランジスタＭ２がオンであり、そのインピーダンスが非常に小さいにも関わらず、その両端間には大きな電圧ＶＤが発生しているため、同期整流トランジスタＭ２に大電流（破線ＩＳ’）が流れるおそれがある。
【００９５】
またこの遅延時間τＤの間、同期整流トランジスタＭ２に流れる大電流ＩＳ’は、２次巻線Ｗ２を経由する。時刻ｔ３に同期整流トランジスタＭ２がオフすると、２次巻線Ｗ２に流れていた電流ＩＳ’が遮断されるため、その両端間に高電圧Ｖｘ＝ｄＩＳ’／ｄｔが発生する。この高電圧Ｖｘは、１次巻線Ｗ１の両端間にＶｙ＝−Ｖｘ×ＮＰ／ＮＳを誘起する。この電圧ＶｙがスイッチングトランジスタＭ１に印加されると、スイッチングトランジスタＭ１の信頼性に影響を及ぼすおそれがある。
【００９６】
続いて第２の実施の形態に係る同期整流コントローラ３００ｂの動作を説明する。図１３は、図１１の同期整流コントローラ３００ｂの連続モードの動作波形図である。時刻ｔ１に、スイッチングトランジスタＭ１がターンオンする。このターンオンを契機として強制オフ回路３３０は計時を開始し、タイムアップ期間ＴＵＰが経過すると、強制オフ信号Ｓ４１がアサートされる。ここでＴＵＰ＜ＴＳＷであるため、次のサイクルにおいてスイッチングトランジスタＭ１がターンオンする時刻ｔ４より前に、制御パルスＳＣＮＴがオフレベルとなり、同期整流トランジスタＭ２をオフさせることができる。
【００９７】
この同期整流コントローラ３００ｂによれば、図１３に示すように、連続モードにおいて、スイッチングトランジスタＭ１がターンオンする前に、同期整流トランジスタＭ２がターンオフするため、連続モードにおいて生じうる問題を解決することができる。この制御のために、１次側コントローラ２０２から同期整流コントローラ３００に対して、スイッチングトランジスタＭ１のターンオンを示すタイミング信号を供給する必要がないため、タイミング信号の伝送のために必要なフォトカプラやキャパシタなど追加の部品が不要であり、コストの観点からも有利である。
【００９８】
図１４は、図１１の同期整流コントローラ３００ｂの不連続モードの動作波形図である。図１４は同期整流トランジスタＭ２のオン抵抗ＲＯＮ２が小さいときの動作を示している。時刻ｔ０にスイッチングトランジスタＭ１がオンすると、ドレイン電圧ＶＤが跳ね上がり、検出信号Ｓ１４がアサートされる。そこから強制オフ回路３３０の計時動作が始まる。時刻ｔ３に制御パルスＳＣＮＴがローレベルに遷移すると、強制オフ信号Ｓ４１がアサートされ、第１フリップフロップＦＦ１のセットが禁止される。したがって同期整流トランジスタＭ２は再度、ターンオンしない。
【００９９】
そして時刻ｔ４に、２次電流ＩＳが完全にゼロとなると、ドレイン電圧ＶＤが跳ね上がり、第４しきい値電圧ＶＴＨ４を超えて検出信号Ｓ１４がアサートされる。これにより強制オフ信号Ｓ４１がネゲートされ、第１フリップフロップＦＦ１のセット動作が許可される。
【０１００】
この同期整流コントローラ３００によれば、時刻ｔ３〜ｔ４の間、同期整流トランジスタＭ２のターンオンが禁止される。これによりタイムアップ期間ＴＵＰの経過後の同期整流トランジスタＭ２の２度目のターンオンを防止できる。
【０１０１】
図１５は、強制オフ回路３３０の構成例を示す回路図である。強制オフ回路３３０は、キャパシタＣ４１、電流源ＣＳ４１、第５コンパレータＣＭＰ５、プルアップ回路３３２を備える。
【０１０２】
キャパシタＣ４１の一端は接地される。放電スイッチＭ４１は、キャパシタＣ４１と並列に接続される。電流源ＣＳ４１はキャパシタＣ４１を充電する。第５コンパレータＣＭＰ５は、キャパシタＣ４１の電圧ＶＣ４１を所定の第５しきい値電圧ＶＴＨ５と比較する。第５しきい値電圧ＶＴＨ５は、タイムアップ期間ＴＵＰの長さを規定する。プルアップ回路３３２は、同期整流トランジスタＭ２のターンオフを契機として、キャパシタＣ４１の電圧ＶＣ４１を、第５しきい値電圧ＶＴＨ５より高い電圧にプルアップする。プルアップ回路３３２は、たとえばインバータ３３３，３３４、第３フリップフロップＦＦ３、トランジスタＭ４２、抵抗Ｒ４１を含む。第３フリップフロップＦＦ３のセット端子には、インバータ３３３により反転された制御パルスＳＣＮＴが入力され、制御パルスＳＣＮＴのネガティブエッジに応答してセットされる。また第３フリップフロップＦＦ３のリセット端子（反転論理）には、検出信号Ｓ１４が入力され、検出信号Ｓ１４がアサート（ローレベル）されるとリセットされる。第３フリップフロップＦＦ３の出力は、インバータ３３４によって反転され、トランジスタＭ４２のゲートに入力される。
【０１０３】
放電スイッチＭ４１は、強制オフ回路３３０の計時開始に先立ってオンとなり、電圧ＶＣ４１をゼロリセットする。計時開始とともに放電スイッチＭ４１がオフすると、キャパシタＣ４１が電流Ｉｃによって充電され、電圧ＶＣ４１が時間とともに増加する。そして計時開始からタイムアップ期間ＴＵＰの経過後に電圧ＶＣ４１が第５しきい値電圧ＶＴＨ５を超えると、強制オフ信号Ｓ４１がアサートされる。
【０１０４】
また計時開始からタイムアップ期間ＴＵＰの経過前に、同期整流トランジスタＭ２がターンオフすると、トランジスタＭ４２がオンとなり、電圧ＶＣ４１がプルアップされ、強制オフ信号Ｓ４１がアサートされる。
【０１０５】
続いて第２の実施の形態の変形例を説明する。
【０１０６】
（第２変形例）
第１ブランキング回路３１２、第２ブランキング回路３１４の少なくとも一方を省略してもよい。またパルス発生器３０４ｂの構成は図１１のそれには限定されない。
【０１０７】
（第３変形例）
強制オフ回路３３０は、デジタルのタイマー回路で構成することも可能である。
【０１０８】
（用途）
続いて、実施の形態で説明したＤＣ／ＤＣコンバータ２００の用途を説明する。
図１６は、ＡＣ／ＤＣコンバータ１００を備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧ＶＡＣを受ける。ＡＣ／ＤＣコンバータ１００は、筐体８０４内に実装される。ＡＣ／ＤＣコンバータ１００により生成された直流出力電圧ＶＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。
【０１０９】
図１７（ａ）、（ｂ）は、ＡＣ／ＤＣコンバータ１００を備える電子機器９００を示す図である。図１７（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２は、図示しないコンセントから商用交流電圧ＶＡＣを受ける。ＡＣ／ＤＣコンバータ１００は、筐体８０４内に実装される。ＡＣ／ＤＣコンバータ１００により生成された直流出力電圧ＶＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。
【０１１０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【０１１１】
（第４変形例）
実施の形態では、同期整流トランジスタＭ２が１次巻線Ｗ１より低電位側に配置される場合を説明したが、同期整流トランジスタＭ２より出力端子Ｐ２側に配置してもよい。図１８は、第４変形例に係るＤＣ／ＤＣコンバータ２００ｃの回路図である。トランスＴ１の補助巻線Ｗ４、ダイオードＤ４およびキャパシタＣ４は、補助コンバータを形成しており、出力電圧ＶＯＵＴよりも高い直流電圧ＶＣＣ１を発生する。この直流電圧ＶＣＣ１はＶＣＣ端子に供給される。同期整流コントローラ３００のＧＮＤ端子は、同期整流トランジスタＭ２のソースと接続される。同期整流コントローラ３００の構成は、実施の形態と同様である。この変形例においても、実施の形態と同様の効果を得ることができる。
【０１１２】
（第５変形例）
実施の形態では、フライバックコンバータを説明したが、本発明はフォワードコンバータにも適用可能である。この場合にはトランスＴ１の２次側に、複数の同期整流用のトランジスタが配置されることとなる。同期整流コントローラは、複数の同期整流トランジスタをスイッチングするよう構成されてもよい。またコンバータは疑似共振型であってもよい。
【０１１３】
（第６変形例）
スイッチングトランジスタや同期整流トランジスタの少なくとも一方は、バイポーラトランジスタやＩＧＢＴであってもよい。
【０１１４】
（第７変形例）
実施の形態で説明したアサート、ネゲート、ハイレベル、ローレベルの論理値の設定は一例であって、当業者によればそれらを自由に変更することが可能である。
【０１１５】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１１６】
Ｐ１…入力端子、Ｐ２…出力端子、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｃ１…出力キャパシタ、Ｔ１…トランス、Ｗ１…１次巻線、Ｗ２…２次巻線、ＣＭＰ１…第１コンパレータ、ＣＭＰ２…第２コンパレータ、ＣＭＰ３…第３コンパレータ、ＣＭＰ４…第４コンパレータ、ＣＭＰ５…第５コンパレータ、Ｓ１１…セット信号、Ｓ１２…リセット信号、ＳＣＮＴ…制御パルス、Ｓ１３…解除信号、Ｓ１４…検出信号、Ｓ２１，Ｓ２２…マスク信号、Ｓ３１，Ｓ３２…ブランキング信号、Ｓ４１…強制オフ信号、１００…ＡＣ／ＤＣコンバータ、１０２…フィルタ、１０４…整流回路、１０６…平滑キャパシタ、２００…ＤＣ／ＤＣコンバータ、２０２…１次側コントローラ、２０４…フォトカプラ、２０６…フィードバック回路、２１０…出力回路、３００…同期整流コントローラ、３０４…パルス発生器、３０６…ドライバ、３０７…セット信号生成部、３０８…リセット信号生成部、３１０…制御回路、３１２…第１ブランキング回路、３１４…第２ブランキング回路、ＦＦ１…第１フリップフロップ、３２０…強制オフ回路、３２２…マスク信号生成回路、３２４，３２５，３２６…論理ゲート、ＦＦ２…第２フリップフロップ、３２７…ワンショット回路、３２８，３２９…インバータ、３３０…強制オフ回路、３３２…プルアップ回路、８００…ＡＣアダプタ、８０２…プラグ、８０４…筐体、８０６…コネクタ、８１０，９００…電子機器、９０２…プラグ、９０４…筐体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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