(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられたセンスアンプと、前記センスアンプの上に設けられたメモリセルと、第１の配線と、第２の配線と、前記メモリセルの上に設けられた第３の配線と、を有し、
前記センスアンプは、第１のトランジスタを有し、
前記第１のトランジスタは、ゲートと、ソースと、ドレインと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３の配線と電気的に接続され、
前記メモリセルは、前記半導体基板の上の容量素子と、前記容量素子の上に設けられた第２のトランジスタと、導電体と、溝部と、を有し、
前記容量素子は、第１の電極と、第２の電極と、を有し、
前記第１の電極は、前記溝部に沿って形成され、
前記第２の電極は、前記溝部において前記第１の電極と面する領域を有し、
前記第１の電極は、前記第１の配線と電気的に接続され、
前記第２のトランジスタは、酸化物半導体と、ゲートと、ソースと、ドレインと、を有し、
前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記導電体を介して前記第２の電極と接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第２のトランジスタは、第１の絶縁体と、第２の絶縁体と、第１の酸化物絶縁体と、第２の酸化物絶縁体と、を有し、
前記第１の酸化物絶縁体は、前記容量素子の上に形成され、
前記酸化物半導体は、前記第１の酸化物絶縁体の上に形成され、
前記ソース及び前記ドレインは、前記酸化物半導体の上に、対向して設けられ、
前記第１の絶縁体は、前記第２のトランジスタのソース及びドレインの上に形成され、
前記第１の絶縁体は、前記酸化物半導体に達する開口を有し、
前記第２の酸化物絶縁体は、前記開口の中で、前記酸化物半導体の上面の一部と接して設けられ、
前記第２の絶縁体は、前記開口の中で、前記第２の酸化物絶縁体の上面の一部と接して設けられ、
前記ゲートは、前記開口の中で、前記第２の絶縁体の上面の一部と接して設けられ、
前記導電体は、前記第２のトランジスタのソース又はドレインの一方の側面端部と接し、
前記第１の酸化物絶縁体及び前記第２の酸化物絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有する半導体装置。
【請求項２】
半導体基板に設けられたセンスアンプと、前記センスアンプの上に設けられたメモリセルと、第１の配線と、第２の配線と、前記メモリセルの下に設けられた第３の配線と、を有し、
前記センスアンプは、第１のトランジスタを有し、
前記第１のトランジスタは、ゲートと、ソースと、ドレインと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第３の配線と電気的に接続され、
前記メモリセルは、前記半導体基板の上の容量素子と、前記容量素子の上に設けられた第２のトランジスタと、導電体と、溝部と、を有し、
前記容量素子は、第１の電極と、第２の電極と、を有し、
前記第１の電極は、前記溝部に沿って形成され、
前記第２の電極は、前記溝部において前記第１の電極と面する領域を有し、
前記第１の電極は、前記第１の配線と電気的に接続され、
前記第２のトランジスタは、酸化物半導体と、ゲートと、ソースと、ドレインと、を有し、
前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記導電体を介して前記第２の電極と接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
前記第２のトランジスタは、第１の絶縁体と、第２の絶縁体と、第１の酸化物絶縁体と、第２の酸化物絶縁体と、を有し、
前記第１の酸化物絶縁体は、前記容量素子の上に形成され、
前記酸化物半導体は、前記第１の酸化物絶縁体の上に形成され、
前記ソース及び前記ドレインは、前記酸化物半導体の上に、対向して設けられ、
前記第１の絶縁体は、前記第２のトランジスタのソース及びドレインの上に形成され、
前記第１の絶縁体は、前記酸化物半導体に達する開口を有し、
前記第２の酸化物絶縁体は、前記開口の中で、前記酸化物半導体の上面の一部と接して設けられ、
前記第２の絶縁体は、前記開口の中で、前記第２の酸化物絶縁体の上面の一部と接して設けられ、
前記ゲートは、前記開口の中で、前記第２の絶縁体の上面の一部と接して設けられ、
前記導電体は、前記第２のトランジスタのソース又はドレインの一方の側面端部と接し、
前記第１の酸化物絶縁体及び前記第２の酸化物絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置または記憶装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。又は、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、回路基板、電子機器、それらの駆動方法、又は、それらの製造方法に関する。
【背景技術】
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、容量素子への電荷の供給によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御するトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することができ、リフレッシュ動作の頻度を低減できる。特許文献１には、酸化物半導体膜を用いた、オフ電流が著しく小さいトランジスタにより、長期にわたり記憶内容を保持することができる半導体装置について、記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１５１３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、新規な半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、消費電力の低い半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、単位面積当たりの記憶容量が大きい半導体装置または記憶装置を提供することを課題の一とする。または、本発明の一態様は、読み出し時のエラーが低減された半導体装置または記憶装置を提供することを課題の一とする。
【０００６】
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる半導体装置は、半導体基板に設けられたセンスアンプと、センスアンプの上に設けられたメモリセルと、第１の配線と、第２の配線と、メモリセルの上に設けられた第３の配線と、を有し、センスアンプは、第１のトランジスタを有し、第１のトランジスタは、ゲートと、ソースと、ドレインと、を有し、第１のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続され、メモリセルは、半導体基板の上の容量素子と、容量素子の上に設けられた第２のトランジスタと、導電体と、溝部と、を有し、容量素子は、第１の電極と、第２の電極と、を有し、第１の電極は、溝部に沿って形成され、第２の電極は、溝部において第１の電極と面する領域を有し、第１の電極は、第１の配線と電気的に接続され、第２のトランジスタは、酸化物半導体と、ゲートと、ソースと、ドレインと、を有し、第２のトランジスタのゲートは、第２の配線と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、導電体を介して第２の電極と接続され、第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続される。
【０００８】
また、本発明の一態様にかかる他の半導体装置は、半導体基板に設けられたセンスアンプと、センスアンプの上に設けられたメモリセルと、第１の配線と、第２の配線と、メモリセルの下に設けられた第３の配線と、を有し、センスアンプは、第１のトランジスタを有し、第１のトランジスタは、ゲートと、ソースと、ドレインと、を有し、第１のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続され、メモリセルは、半導体基板の上の容量素子と、容量素子の上に設けられた第２のトランジスタと、導電体と、溝部と、を有し、容量素子は、第１の電極と、第２の電極と、を有し、第１の電極は、溝部に沿って形成され、第２の電極は、溝部において第１の電極と面する領域を有し、第１の電極は、第１の配線と電気的に接続され、第２のトランジスタは、酸化物半導体と、ゲートと、ソースと、ドレインと、を有し、第２のトランジスタのゲートは、第２の配線と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、導電体を介して第２の電極と接続され、第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続される。
【０００９】
上記半導体装置において、第２のトランジスタは、さらに、第１の絶縁体と、第２の絶縁体と、第１の酸化物絶縁体と、第２の酸化物絶縁体と、を有し、第１の酸化物絶縁体は、容量素子の上に形成され、酸化物半導体は、第１の酸化物絶縁体の上に形成され、ソース及びドレインは、酸化物半導体の上に、対向して設けられ、第１の絶縁体は、第２のトランジスタのソース及びドレインの上に形成され、第１の絶縁体、並びに第２のトランジスタのソース及びドレインは、酸化物半導体に達する開口を有し、第２の酸化物絶縁体は、開口の中で、酸化物半導体の上面の一部と接して設けられ、第２の絶縁体は、開口の中で、第２の酸化物絶縁体の上面の一部と接して設けられ、ゲートは、開口の中で、第２の絶縁体の上面の一部と接して設けられることが好ましい。
【００１０】
また、上記半導体装置において、導電体は、第２のトランジスタのソース又はドレインの一方の側面端部と接することが好ましい。また、上記半導体装置において、半導体基板は、シリコンを有することが好ましい。また、上記半導体装置において、酸化物半導体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）、亜鉛および酸素を有することが好ましい。また、上記半導体装置において、第１の酸化物絶縁体及び第２の酸化物絶縁体は、インジウム、元素Ｍ（Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）及び亜鉛のうち少なくとも一以上を有することが好ましい。
【００１１】
また、本発明の一態様に係る回路基板は、上記半導体装置を有する電子部品と、プリント基板と、を有する回路基板である。
【００１２】
また、本発明の一態様に係る電子機器は、上記半導体装置又は上記回路基板と、表示部、マイクロホン、スピーカー、又は操作キーと、を有する電子機器である。
【発明の効果】
【００１３】
本発明の一態様により、新規な半導体装置または記憶装置を提供することができる。または、本発明の一態様により、消費電力の低い半導体装置または記憶装置を提供することができる。または、本発明の一態様により、単位面積当たりの記憶容量が大きい半導体装置または記憶装置を提供することができる。または、本発明の一態様により、読み出し時のエラーが低減された半導体装置または記憶装置を提供することができる。
【００１４】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の一態様に係る半導体装置を説明する上面図、断面図及び回路図。
【図２】本発明の一態様に係る半導体装置を説明するブロック図。
【図３】本発明の一態様に係る半導体装置を説明するブロック図。
【図４】本発明の一態様に係る半導体装置を説明するブロック図。
【図５】本発明の一態様に係る半導体装置を説明するブロック図。
【図６】本発明の一態様に係る半導体装置を説明する回路図。
【図７】本発明の一態様に係る半導体装置を説明するタイミングチャート。
【図８】本発明の一態様に係る半導体装置を説明するブロック図。
【図９】本発明の一態様に係る半導体装置を説明するブロック図。
【図１０】本発明の一態様に係る半導体装置を説明する上面図及び断面図。
【図１１】本発明の一態様に係る半導体装置を説明する断面図。
【図１２】本発明の一態様に係る半導体装置を説明する断面図。
【図１３】本発明の一態様に係る半導体装置を説明する断面図。
【図１４】本発明の一態様に係る半導体装置を説明する上面図及び断面図。
【図１５】本発明の一態様に係る半導体装置を説明するブロック図。
【図１６】本発明の一態様に係る半導体装置を説明する上面図。
【図１７】本発明の一態様に係る半導体装置を説明する断面図。
【図１８】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図１９】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２０】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２１】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２２】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２３】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２４】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図２５】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図２６】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図２７】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図２８】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図２９】本発明の一態様を説明するためのブロック図、回路図および波形図。
【図３０】本発明の一態様を説明するための回路図およびタイミングチャート。
【図３１】本発明の一態様を説明するための回路図。
【図３２】本発明の一態様を説明するための回路図。
【図３３】本発明の一態様を説明するための回路図。
【図３４】本発明の一態様を説明するための回路図。
【図３５】本発明の一態様を説明するための回路図。
【図３６】電子部品の作製工程を示すフローチャート図及び斜視模式図。
【図３７】電子機器を説明する図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
また、本発明の一態様は、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。
【００１８】
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００１９】
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
【００２０】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２１】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
【００２２】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２３】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。
【００２４】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２５】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２６】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００２７】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００２８】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００２９】
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３０】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３１】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００３２】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３３】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３４】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３５】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００３６】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３７】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００３８】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００３９】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００４０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００４１】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１乃至図１４を用いて説明する。
【００４２】
＜半導体装置の基本的な構成＞
以下では、本発明の一態様に係る半導体装置の一例として記憶装置の構成について説明する。
【００４３】
図１（Ａ）乃至図１（Ｄ）を用いて本実施の形態に示す半導体装置の構成の一例について説明する。図１（Ａ）は半導体装置の構成の一部（導電体１４６ａ、導電体１４６ｂ、半導体１０６ｂ、導電体１１４ａ及び導電体１１４ｂ）とコンタクトホールの上面図である。図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ５２ａａ及びトランジスタ５２ａｂのチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ５２ａａのチャネル幅方向における構造を示している。なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。また、図１（Ｄ）は図１（Ａ）乃至図１（Ｃ）に示す半導体装置の回路構成を示す図である。
【００４４】
なお、図１（Ｂ）及び図１（Ｃ）などの断面図においては、パターン形成された導電体、半導体または絶縁体などの端部が直角に図示されているものがあるが本実施の形態に示す半導体装置はこれに限らず、端部を丸めた形状とすることもできる。
【００４５】
本実施の形態に示す半導体装置は、半導体基板１２０に設けられたセンスアンプ６１と、センスアンプ６１の上に設けられたメモリセル５１ａａ及びメモリセル５１ａｂと、配線ＷＬａａ及び配線ＷＬａｂと、メモリセル５１ａａ及びメモリセル５１ａｂの上に設けられた配線ＢＬａと、を有する。
【００４６】
メモリセル５１ａａは、トランジスタ５２ａａ、容量素子５３ａａを有する。トランジスタ５２ａａのゲートは配線ＷＬａａと電気的に接続され、ソースまたはドレインの一方は容量素子５３ａａの一方の電極と電気的に接続され、ソースまたはドレインの他方は配線ＢＬａと電気的に接続されている。また、容量素子５３ａａの他方の電極は、所定の電位（接地電位など）が供給される配線または端子と電気的に接続されている。ここで、トランジスタ５２ａａのソースまたはドレインの一方および容量素子５３ａａの一方の電極と接続されたノードを、ノードＮとする。
【００４７】
なお、メモリセル５１ａｂは、メモリセル５１ａａと同様に、トランジスタ５２ａｂ、容量素子５３ａｂを有する。メモリセル５１ａｂは、基本的にメモリセル５１ａａと同様の構成を有するので、トランジスタ５２ａｂはトランジスタ５２ａａの記載を、容量素子５３ａｂは容量素子５３ａａの記載を、配線ＷＬａｂは配線ＷＬａａの記載を参酌することができる。よって、以下において、トランジスタ５２ａｂ、容量素子５３ａｂ、配線ＷＬａｂ、およびこれらの構成要素については、その記載を省略する場合がある。
【００４８】
ここで、トランジスタ５２ａａは、非導通状態となることによりノードＮに蓄積された電荷を保持する機能を有する。そのため、トランジスタ５２ａａのオフ電流は小さいことが好ましい。トランジスタ５２ａａのオフ電流が小さいと、ノードＮに保持されている電荷のトランジスタ５２ａａを介したリークを低減することができる。そのため、メモリセル５１ａａに記憶されたデータを長時間保持することができる。
【００４９】
シリコン等よりもバンドギャップが広く、真性キャリア密度が低い半導体をチャネル形成領域に有するトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ５２ａａとして用いるのに好適である。このような半導体材料としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する酸化物半導体などが挙げられる。チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）は、シリコンなど酸化物半導体以外の材料を用いたトランジスタに比べて、オフ電流が極めて小さい。そのため、トランジスタ５２ａａにＯＳトランジスタを用いることにより、メモリセル５１ａａに書き込まれたデータを極めて長期間にわたって保持することができ、リフレッシュ動作の間隔を長くすることができる。具体的には、リフレッシュ動作の間隔を１時間以上にすることができる。なお、図中、「ＯＳ」の記号を付したトランジスタは、ＯＳトランジスタであることを示す。ＯＳトランジスタの詳細については、後述する。
【００５０】
メモリセル５１ａａをＯＳトランジスタによって構成することにより、本実施の形態に示す半導体装置を長期間のデータの保持が可能な記憶回路として用いることができる。そのため、複数のメモリセルでセルアレイを組み、セルアレイをブロックごとに分割して機能させる場合、データの書き込み又は読み出しを行わないブロックに対しては、電源の供給を長期間停止することができる。よって、本実施の形態に示す半導体装置の消費電力を削減することができる。
【００５１】
センスアンプ６１は、トランジスタ９０を有する。トランジスタ９０は、ゲートと、ソースと、ドレインと、を有し、ソースまたはドレインの一方が、配線ＢＬａと電気的に接続される。センスアンプ６１は、基準となる電位と、配線ＢＬに供給される読み出し電位との電位差を増幅し、増幅された電位差を保持する機能を有する。また、増幅された電位は後述する配線ＧＢＬへ出力される。
【００５２】
半導体基板１２０には複数の凸部が形成されており、複数の凸部の間の溝部（トレンチと呼ぶ場合もある。）に素子分離領域１２２が形成されている。半導体基板１２０及び素子分離領域１２２の上に開口が形成された絶縁体１２８が設けられている。絶縁体１２８の開口の中で、半導体基板１２０及び素子分離領域１２２の上に絶縁体１２４が形成されており、絶縁体１２４の上に導電体１２６が形成されている。
【００５３】
図１（Ｃ）に示すように、半導体基板１２０の凸部の少なくとも一部の上に、絶縁体１２８の開口が形成されており、絶縁体１２８の開口の内側に絶縁体１２５が設けられる。絶縁体１２５の内側に絶縁体１２４が設けられており、絶縁体１２４の内側に導電体１２６が設けられている。また、図１（Ｃ）に示すように、半導体基板１２０の凸部において、少なくとも絶縁体１２５の一部と重なるように低抵抗領域１２３が形成され、低抵抗領域１２３の外側に低抵抗領域１２１が形成される。なお、低抵抗領域１２１は低抵抗領域１２３より抵抗が低いことが好ましい。
【００５４】
ここで、導電体１２６はトランジスタ９０のゲートとして機能し、絶縁体１２４はトランジスタ９０のゲート絶縁膜として機能し、低抵抗領域１２１はトランジスタ９０のソースまたはドレインとして機能する。また、絶縁体１２５はトランジスタ９０のサイドウォール絶縁膜として機能する。また、低抵抗領域１２３はトランジスタ９０のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。また、半導体基板１２０の凸部において、導電体１２６と重なり、且つ低抵抗領域１２３の間に位置する領域は、トランジスタ９０のチャネル形成領域として機能する。
【００５５】
トランジスタ９０では、チャネル形成領域として機能する半導体基板１２０の凸部の側部及び上部と、導電体１２６とが絶縁体１２４を間に挟んで重なることで、チャネル形成領域の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ９０の基板上における占有面積を小さく抑えつつ、トランジスタ９０において移動するキャリアの量を増加させることができる。その結果、トランジスタ９０は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域における凸部の高さをＴとすると、チャネル幅Ｗに対する凸部の高さＴの比（Ｔ／Ｗ）に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ９０のオン電流をより大きくすることができ、電界効果移動度もより高められる。例えば、バルクの半導体基板１２０を用いたトランジスタ９０の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
【００５６】
図１（Ｂ）（Ｃ）に示すトランジスタ９０は、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて素子分離した例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではない。
【００５７】
また、図１（Ｂ）では、メモリセル５１ａａ及びメモリセル５１ａｂの下にトランジスタ９０の他に２つのトランジスタを設け、これらのトランジスタが共通のゲートを有する例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではない。半導体基板１２０に設けるトランジスタの構成及び個数は、センスアンプ６１の構成に合わせて適宜設定すればよい。
【００５８】
絶縁体１２８及び導電体１２６の上に絶縁体１３０が設けられる。絶縁体１３０はセンスアンプ６１とメモリセル５１ａａ及びメモリセル５１ａｂとの間の層間絶縁膜として機能する。絶縁体１３０は複数の絶縁体を積層した構造としていてもよいし、配線などが設けられていてもよい。例えば、配線ＢＬａと、トランジスタ９０のソースまたはドレインの一方と、を電気的に接続する配線などが設けられていてもよい。
【００５９】
容量素子５３ａａは、導電体１４２ａと、絶縁体１４４ａと、導電体１４６ａと、を有している。ここで、導電体１４２ａは、導電体１３８ａを介して、所定の電位（接地電位など）が供給された導電体１３４ａと電気的に接続されている。
【００６０】
絶縁体１３０の上に、開口を有する絶縁体１３２が設けられており、当該開口の中に導電体１３４ａが設けられている。絶縁体１３２の上に、開口を有する絶縁体１３６が設けられており、当該開口の中に、導電体１３４ａの上面に接して導電体１３８ａが設けられている。
【００６１】
絶縁体１３６の上に開口を有する絶縁体１４０が設けられており、導電体１４２ａは当該開口の中に設けられている。ここで、絶縁体１４０の開口と絶縁体１３６の上面を溝部とみなすことができ、導電体１４２ａは当該溝部に沿って設けられることが好ましい。また、図１（Ｂ）（Ｃ）に示すように、絶縁体１４０の上面と導電体１４２ａの上面とが概略一致するように形成されてもよい。
【００６２】
導電体１４２ａの上に絶縁体１４４ａが設けられ、絶縁体１４４ａの上に導電体１４６ａが設けられる。ここで、導電体１４６ａは、上記溝部において、絶縁体１４４ａを介して導電体１４２ａと面する領域を有する。また、絶縁体１４４ａは導電体１４２ａの上面を覆うように設けられることが好ましい。このように絶縁体１４４ａを設けることで導電体１４２ａと導電体１４６ａとの間でリーク電流が流れるのを防ぐことができる。また、絶縁体１４４ａの側面端部と導電体１４６ａの側面端部とが概略一致するように設けられていてもよい。絶縁体１４０、導電体１４６ａの上を覆って絶縁体１４８が設けられる。このように、容量素子５３ａａは、コンケーブ型またはシリンダー型などの形状とすることが好ましい。なお、図１（Ａ）に示す上面図では、導電体１４６ａ及び導電体１４６ｂは四角形状に示されているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、容量素子５３ａａにおいて、導電体１４２ａ、絶縁体１４４ａ及び導電体１４６ａの上面形状が四角形以外の多角形状となってもよいし、楕円を含む円形状となってもよい。容量素子５３ａｂについても同様である。
【００６３】
ここで、絶縁体１４４ａの厚さは、例えば５ｎｍ以上１５ｎｍ以下とすることが好ましい。絶縁体１４４ａをこのような厚さにすることで、導電体１４２ａと導電体１４６ａとの間でリーク電流が流れるのを防ぎ、且つ容量素子５３ａａの静電容量に余裕を持たせることができる。また、これに伴い、容量素子５３ａａの高さ（導電体１４２ａの高さ、または絶縁体１４０の開口の深さということもできる。）を例えば、５００ｎｍ以上３μｍ以下に設定することができる。
【００６４】
また、容量素子５３ａｂは容量素子５３ａａと同様に、導電体１４２ｂと、絶縁体１４４ｂと、導電体１４６ｂと、を有している。ここで、導電体１４２ｂは、導電体１３８ｂを介して、所定の電位（接地電位など）が供給された導電体１３４ｂと電気的に接続されている。ここで、導電体１４２ｂは導電体１４２ａの記載を、絶縁体１４４ｂは絶縁体１４４ａの記載を、導電体１４６ｂは導電体１４６ａの記載を、導電体１３８ｂは導電体１３８ａの記載を、導電体１３４ｂは導電体１３４ａの記載を、参酌することができる。
【００６５】
なお、図１（Ｂ）及び図１（Ｃ）に示すシリンダー型の容量素子５３ａａ及び容量素子５３ａｂは、本実施の形態に記載する半導体装置の構成の一例であり、本実施の形態に記載する半導体装置に設ける容量素子はこれに限られず、適宜設定することができる。
【００６６】
トランジスタ５２ａａは、導電体１０２ａと、絶縁体１０５と、絶縁体１０３と、絶縁体１０４と、絶縁体１０６ａと、半導体１０６ｂと、導電体１０８ａと、導電体１０８ｂと、絶縁体１０６ｃａと、絶縁体１１２ａと、導電体１１４ａと、を有している。ここで、導電体１０２ａはトランジスタ５２ａａのバックゲートとして機能し、絶縁体１０５、絶縁体１０３及び絶縁体１０４はトランジスタ５２ａａのバックゲートに対するゲート絶縁膜として機能する。また、導電体１０８ａ及び導電体１０８ｂはトランジスタ５２ａａのソース又はドレインとして機能する。また、絶縁体１１２ａはトランジスタ５２ａａのゲート絶縁膜として機能し、導電体１１４ａはトランジスタ５２ａａのゲートとして機能する。また、導電体１１４ａは図１（Ａ）に示すＡ３−Ａ４方向に伸長されており、配線ＷＬａａとして機能する。
【００６７】
トランジスタ５２ａａの導電体１０８ａは、導電体１１０ａを介して容量素子５３ａａの導電体１４６ａと電気的に接続されている。また、トランジスタ５２ａａの導電体１０８ｂは配線ＢＬａとして機能する導電体１１８と電気的に接続されている。
【００６８】
また、トランジスタ５２ａｂは、トランジスタ５２ａａと同様に、導電体１０２ｂと、絶縁体１０５と、絶縁体１０３と、絶縁体１０４と、絶縁体１０６ａと、半導体１０６ｂと、導電体１０８ｂと、導電体１０８ｃと、絶縁体１０６ｃｂと、絶縁体１１２ｂと、導電体１１４ｂと、を有している。また、トランジスタ５２ａｂの導電体１０８ｃは、導電体１１０ｂを介して容量素子５３ａｂの導電体１４６ｂと電気的に接続されている。ここで、導電体１０２ｂは導電体１０２ａの記載を、導電体１０８ｃは導電体１０８ａの記載を、絶縁体１０６ｃｂは絶縁体１０６ｃａの記載を、絶縁体１１２ｂは絶縁体１１２ａの記載を、導電体１１４ｂは導電体１１４ａの記載を、参酌することができる。また、絶縁体１０５と、絶縁体１０３と、絶縁体１０４と、絶縁体１０６ａと、半導体１０６ｂと、導電体１０８ｂと、はトランジスタ５２ａａとトランジスタ５２ａｂとで共有されている。
【００６９】
なお、詳細は後述するが、絶縁体１０６ａ、絶縁体１０６ｃａは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質を用いる場合がある。しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、半導体１０６ｂと絶縁体１０６ａの界面近傍、および半導体１０６ｂと絶縁体１０６ｃａの界面近傍を流れ、絶縁体１０６ａおよび絶縁体１０６ｃａは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａおよび絶縁体１０６ｃａを導電体及び半導体と記載せず、絶縁体または酸化物絶縁体と記載するものとする。
【００７０】
なお、本実施の形態などにおいて、絶縁体という記載は、絶縁膜又は絶縁層と言い換えることもできる。また、導電体という記載は、導電膜又は導電層と言い換えることもできる。また、半導体という記載は、半導体膜又は半導体層と言い換えることもできる。
【００７１】
容量素子５３ａａおよび容量素子５３ａｂの上に設けられた絶縁体１４８の上に絶縁体１４９が設けられる。絶縁体１４９は容量素子５３ａａおよび容量素子５３ａｂとトランジスタ５２ａａおよびトランジスタ５２ａｂとの間の層間絶縁膜として機能する。絶縁体１４９は複数の絶縁体を積層した構造としていてもよいし、配線などが設けられていてもよい。
【００７２】
絶縁体１４９の上に絶縁体１０１が設けられている。絶縁体１０１の上に、開口を有する絶縁体１０７が設けられており、当該開口の中に導電体１０２ａが設けられている。導電体１０２ａの少なくとも一部は、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａ、と重なっている。導電体１０２ａの上面を覆うように絶縁体１０５が設けられている。絶縁体１０５の上に絶縁体１０３が設けられ、絶縁体１０３の上に絶縁体１０４が設けられている。
【００７３】
ここで、導電体１０２ａのチャネル長方向の一端は導電体１０８ａの一部と重なり、導電体１０２ａのチャネル長方向の他端は導電体１０８ｂの一部と重なることが好ましい。このように導電体１０２ａを設けることにより、半導体１０６ｂの導電体１０８ａと導電体１０８ｂの間の領域、つまり半導体１０６ｂのチャネル形成領域、を導電体１０２ａで十分覆うことができる。これにより、導電体１０２ａは、トランジスタ５２ａａのしきい値電圧の制御をより効果的に行うことができる。
【００７４】
絶縁体１０４の上に絶縁体１０６ａが設けられ、絶縁体１０６ａの上面の少なくとも一部に接して半導体１０６ｂが設けられている。なお、図１（Ｂ）（Ｃ）においては、絶縁体１０６ａ及び半導体１０６ｂの端部が概略一致するように絶縁体１０６ａ及び半導体１０６ｂが形成されているが、本実施の形態に示す半導体装置の構成はこれに限られるものではない。
【００７５】
半導体１０６ｂの上面の少なくとも一部に接して導電体１０８ａ及び導電体１０８ｂが形成されている。導電体１０８ａと導電体１０８ｂは離間して形成されており、図１（Ａ）（Ｂ）に示すように導電体１１４ａを挟んで対向して形成されていることが好ましい。
【００７６】
絶縁体１０４、導電体１０８ａおよび導電体１０８ｂの上に絶縁体１１７が設けられている。ここで、絶縁体１１７、並びに導電体１０８ａおよび導電体１０８ｂは、半導体１０６ｂに達する開口を有している。
【００７７】
半導体１０６ｂの上面の少なくとも一部に接して絶縁体１０６ｃａが設けられる。絶縁体１０６ｃａは、絶縁体１１７、並びに導電体１０８ａおよび導電体１０８ｂに形成された開口の中で半導体１０６ｂの上面の一部と接することが好ましい。
【００７８】
絶縁体１０６ｃａの上に絶縁体１１２ａが設けられる。絶縁体１１２ａは、絶縁体１１７、並びに導電体１０８ａおよび導電体１０８ｂに形成された開口の中で絶縁体１０６ｃａの上面の一部と接することが好ましい。
【００７９】
絶縁体１１２ａの上に導電体１１４ａが設けられる。導電体１１４ａは、絶縁体１１７、並びに導電体１０８ａおよび導電体１０８ｂに形成された開口の中で絶縁体１１２ａの上面の一部と接することが好ましい。なお、図１（Ｂ）では、絶縁体１０６ｃａ、絶縁体１１２ａおよび導電体１１４ａの側面が半導体１０６ｂの上面に対して略垂直に形成されているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、絶縁体１０６ｃａ、絶縁体１１２ａおよび導電体１１４ａの側面が半導体１０６ｂの上面に対して３０°以上９０°未満の角度で傾斜しているテーパー形状としてもよい。
【００８０】
なお、導電体１１４ａは、絶縁体１１２ａ、絶縁体１０６ｃａ、絶縁体１０４、絶縁体１０３、絶縁体１０５などに形成された開口を介して導電体１０２ａと接続される構成としてもよい。
【００８１】
図１（Ｂ）に示すように、絶縁体１４８、絶縁体１４９、絶縁体１０１、絶縁体１０７、絶縁体１０５、絶縁体１０３、絶縁体１０４及び絶縁体１１７に形成された開口に導電体１１０ａが設けられる。導電体１１０ａは、導電体１４６ａの少なくとも一部に接し、且つ導電体１０８ａの側面端部と接する。また、導電体１１０ａは、導電体１０８ａの上面の一部と接してもよい。また、導電体１１０ａは、半導体１０６ｂの側面端部と接してもよい。
【００８２】
特に、導電体１１０ａは、図１（Ｂ）に示すように、導電体１０８ａのチャネル長方向の側面端部と接していることが好ましい。このような構成とすることにより、配線をブリッジさせずに導電体１０８ａと導電体１４６ａを接続することができる。これにより、メモリセル５１ａａのチャネル長方向の長さを短縮することができる。
【００８３】
図１（Ｂ）で、導電体１１０ａの側面が導電体１４６ａの上面に対して略垂直に設けられているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体１１０ａの側面が導電体１４６ａの上面に対して傾斜した形状となっていてもよい。また、導電体１１０ａは複数の導電体を積層して形成されていてもよい。
【００８４】
なお、図１（Ｂ）においては、絶縁体１１７、導電体１１０ａ、絶縁体１０６ｃａ、絶縁体１１２ａ及び導電体１１４ａの上面が略一致して設けられているが、本実施の形態に示す半導体装置はこれに限られるものではない。
【００８５】
絶縁体１１７の上に絶縁体１１６が設けられ、絶縁体１１６の上に開口を有する絶縁体１１９が設けられている。絶縁体１１９の開口の中に導電体１１８が設けられている。導電体１１８は、絶縁体１１７及び絶縁体１１６に設けられた開口を介して導電体１０８ｂと接している。導電体１１８は図１（Ａ）に示すＡ１−Ａ２方向に伸長されており、配線ＢＬａとして機能する。
【００８６】
なお、絶縁体１１６の厚さを適宜設定することによって、導電体１１８と導電体１１４ａ、または導電体１１８と導電体１１０ａに発生する寄生容量を容易に低減することができる。
【００８７】
また、図１（Ｂ）では、トランジスタ５２ａａ及びトランジスタ５２ａｂのゲートが絶縁体１１７の開口に埋め込まれる形状の例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではない。トランジスタ５２ａａ及びトランジスタ５２ａｂの形状は、容量素子５３ａａ、容量素子５３ａｂ、センスアンプ６１などの構成に合わせて適宜設定すればよい。
【００８８】
以上に示すように、センスアンプ６１の上にメモリセル５１ａａ（メモリセル５１ａｂ）を積層して設け、さらにメモリセル５１ａａ（メモリセル５１ａｂ）において、トランジスタ５２ａａ（トランジスタ５２ａｂ）の下に容量素子５３ａａ（容量素子５３ａｂ）を設けることにより、本実施の形態に示す半導体装置の占有面積の低減を図ることができる。具体的には、導電体１１４ａ（導電体１１４ｂ）の少なくとも一部が導電体１４２ａ（導電体１４２ｂ）と重なるように、メモリセル５１ａａ（メモリセル５１ａｂ）を設計すればよい。さらに、導電体１１４ａ（導電体１１４ｂ）の少なくとも一部が導電体１４２ａ（導電体１４２ｂ）及び複数のトランジスタ９０のいずれかと重なるように、メモリセル５１ａａ（メモリセル５１ａｂ）を設計することが好ましい。例えば、最少加工寸法をＦとして、メモリセル５１ａａ（メモリセル５１ａｂ）の占有面積を８．５Ｆ２程度にすることができる。
【００８９】
また、図１（Ａ）及び図１（Ｂ）に示すように、メモリセル５１ａａとメモリセル５１ａｂで配線ＢＬａとして機能する導電体１１８のコンタクト部分を共有することにより、さらに占有面積の低減を図ることができる。ただし、本実施の形態に示す半導体装置はこの構成に限定されることなく、例えば、各メモリセルに配線ＢＬａとして機能する導電体１１８のコンタクト部分が１個ずつ形成される構成としてもよい。
【００９０】
また、導電体１１０ａが、導電体１４６ａの少なくとも一部に接し、且つ導電体１０８ａの側面端部と接する構成とすることにより、さらに占有面積の低減を図ることができる。
【００９１】
このように半導体装置を形成することにより、メモリセルとセンスアンプを同一平面上に形成したＤＲＡＭと比較して１０乃至１００倍の集積度とすることができる可能性がある。
【００９２】
このように、本実施の形態に示す半導体装置の占有面積を低減することにより、単位面積当たりの記憶容量の大きい半導体装置を提供することができる。
【００９３】
また、センスアンプとメモリセルを同一平面上に設ける構成の場合、当該構成の占有面積はセンスアンプの占有面積とメモリセルの占有面積の和になるので、占有面積の低減のため、一つのセンスアンプにできるだけ多くのメモリセルを接続する必要があった。これにより、一つのセンスアンプに接続するメモリセルの数を多くするほど配線ＢＬａが長くなり、配線ＢＬａの寄生容量が大きくなっていた。
【００９４】
これに対して、本実施の形態に示す半導体装置では、センスアンプの上にメモリセルを設けることができるので、少数のメモリセルの下に一つのセンスアンプを設けても占有面積は大きく増大しない。一つのセンスアンプに接続するメモリセルの数を削減することで、配線ＢＬａの長さを短くできるので、配線ＢＬａの寄生容量を低減することができる。
【００９５】
配線ＢＬａの寄生容量を低減することにより、配線ＢＬａの寄生容量に起因する信号のノイズを低減することができるので、読み出し時のエラーが低減された半導体装置を提供することができる。また、配線ＢＬａの寄生容量を低減することにより、データの読み出し速度を早くすることができる。
【００９６】
また、配線ＢＬａの寄生容量は読み出し電圧に影響を与えるため、容量素子５３ａａ（容量素子５３ａｂ）の静電容量は、配線ＢＬａの寄生容量の３倍乃至４倍程度とすることが好ましい。言い換えると、配線ＢＬａの寄生容量が小さければ、それに応じて容量素子５３ａａ（容量素子５３ａｂ）の静電容量の設定に余裕を持たせることができる。これにより、例えば、絶縁体１４４ａ（絶縁体１４４ｂ）の厚さを厚くして導電体１４２ａ（導電体１４２ｂ）と導電体１４６ａ（導電体１４６ｂ）との間の絶縁性の向上を図ることができる。また、例えば、容量素子５３ａａ（容量素子５３ａｂ）の高さをより低くし、容量素子５３ａａ（容量素子５３ａｂ）の生産性の向上を図ることもできる。
【００９７】
また、容量素子５３ａａ（容量素子５３ａｂ）の静電容量を小さくすることもでき、例えば３ｆＦ程度にすることもできる。これにより、データの書き込み速度を早くすることができる。
【００９８】
また、容量素子５３ａａ（容量素子５３ａｂ）の静電容量の設定に余裕を持たせることで、メモリセル５１ａａ（メモリセル５１ａｂ）を比較的容易に多値のデータを保管できるようにすることができる。また、容量素子５３ａａ（容量素子５３ａｂ）の静電容量を大きくすることで、リフレッシュ動作の間隔を長くすることができる。
【００９９】
さらに、図１（Ｂ）に示すように、トランジスタ５２ａａ（トランジスタ５２ａｂ）を挟んで、下に容量素子５３ａａ（容量素子５３ａｂ）を設け、上に配線ＢＬａとして機能する導電体１１８を設けることにより、容量素子５３ａａ（容量素子５３ａｂ）に起因する配線ＢＬａの寄生容量を低減することができる。
【０１００】
＜酸化物半導体＞
以下、半導体１０６ｂの詳細な構成について説明する。なお、本項目においては、半導体１０６ｂとともに絶縁体１０６ａ、絶縁体１０６ｃａ（絶縁体１０６ｃｂも同様）の詳細な構成についても説明する。
【０１０１】
半導体１０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体１０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体１０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体１０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１０２】
ただし、半導体１０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体１０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１０３】
例えば、絶縁体１０６ａ、絶縁体１０６ｃａは、半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁体１０６ａ、絶縁体１０６ｃａが構成されるため、絶縁体１０６ａと半導体１０６ｂとの界面、および半導体１０６ｂと絶縁体１０６ｃａとの界面において、欠陥準位が形成されにくい。
【０１０４】
絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａは、少なくともインジウムを含むと好ましい。なお、絶縁体１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、絶縁体１０６ｃａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、絶縁体１０６ｃａは、絶縁体１０６ａと同種の酸化物を用いても構わない。ただし、絶縁体１０６ａまたは／および絶縁体１０６ｃａがインジウムを含まなくても構わない場合がある。例えば、絶縁体１０６ａまたは／および絶縁体１０６ｃａが酸化ガリウムであっても構わない。また、例えば、絶縁体１０６ａまたは／および絶縁体１０６ｃａがＧａ−Ｚｎ酸化物であっても構わない。なお、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃａに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
【０１０５】
例えば、スパッタリング法を用いて成膜する場合、絶縁体１０６ａまたは絶縁体１０６ｃａに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９、Ｉｎ：Ｍ：Ｚｎ＝１：１０：１等がある。また、絶縁体１０６ａまたは絶縁体１０６ｃａに用いるターゲットの金属元素の原子数比をＭ：Ｚｎ＝１０：１としてもよい。
【０１０６】
また、例えば、スパッタリング法を用いて成膜する場合、半導体１０６ｂに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等がある。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体１０６ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０１０７】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、絶縁体１０６ｃａがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１０８】
半導体１０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体１０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。ここで、絶縁体１０６ａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。また、絶縁体１０６ｃａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。
【０１０９】
半導体１０６ｂは、絶縁体１０６ａまたは絶縁体１０６ｃａよりも電子親和力の大きい酸化物を用いる。例えば、半導体１０６ｂとして、絶縁体１０６ａおよび絶縁体１０６ｃａよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。言い換えると、絶縁体１０６ａまたは絶縁体１０６ｃａの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝導帯下端のエネルギー準位より真空準位に近い。
【０１１０】
このとき、ゲート電圧を印加すると、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａのうち、電子親和力の大きい半導体１０６ｂにチャネルが形成される。なお、高いゲート電圧を印加すると、絶縁体１０６ａの半導体１０６ｂとの界面近傍、及び絶縁体１０６ｃａの半導体１０６ｂとの界面近傍においても電流が流れる場合がある。
【０１１１】
上記の通り、絶縁体１０６ａおよび絶縁体１０６ｃａは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質からなる。しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、半導体１０６ｂと絶縁体１０６ａの界面近傍、および半導体１０６ｂと絶縁体１０６ｃａの界面近傍を流れ、絶縁体１０６ａおよび絶縁体１０６ｃａは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａおよび絶縁体１０６ｃａを半導体と記載せず、絶縁体または酸化物絶縁体と記載するものとする。なお、絶縁体１０６ａおよび絶縁体１０６ｃａを絶縁体または酸化物絶縁体と記載するのは、あくまで半導体１０６ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためなので、絶縁体１０６ａまたは絶縁体１０６ｃａとして、半導体１０６ｂに用いることができる物質を用いる場合もある。
【０１１２】
ここで、絶縁体１０６ａと半導体１０６ｂとの間には、絶縁体１０６ａと半導体１０６ｂとの混合領域を有する場合がある。また、半導体１０６ｂと絶縁体１０６ｃａとの間には、半導体１０６ｂと絶縁体１０６ｃａとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる。なお、絶縁体１０６ａと半導体１０６ｂ、または絶縁体１０６ｃａと半導体１０６ｂは、それぞれの界面を明確に判別できない場合がある。
【０１１３】
このとき、電子は、絶縁体１０６ａ中及び絶縁体１０６ｃａ中ではなく、半導体１０６ｂ中を主として移動する。上述したように、絶縁体１０６ａと半導体１０６ｂとの界面における欠陥準位密度、および半導体１０６ｂと絶縁体１０６ｃａとの界面における欠陥準位密度を低くすることによって、半導体１０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０１１４】
また、トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０１１５】
トランジスタのオン電流を高くするためには、例えば、半導体１０６ｂの上面または下面（被形成面、ここでは絶縁体１０６ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０１１６】
また、トランジスタのオン電流を高くするためには、絶縁体１０６ｃａの厚さは小さいほど好ましい。絶縁体１０６ｃａの厚さは、絶縁体１０６ａの厚さより小さく、半導体１０６ｂの厚さより小さいことが好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁体１０６ｃａとすればよい。一方、絶縁体１０６ｃａは、チャネルの形成される半導体１０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、絶縁体１０６ｃａは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体１０６ｃａとすればよい。
【０１１７】
また、信頼性を高くするためには、絶縁体１０６ａは厚いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上の厚さの領域を有する絶縁体１０６ａとすればよい。絶縁体１０６ａの厚さを、厚くすることで、隣接する絶縁体と絶縁体１０６ａとの界面からチャネルの形成される半導体１０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、８０ｎｍ以下の厚さの領域を有する絶縁体１０６ａとすればよい。
【０１１８】
本実施の形態に示す絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａ、特に半導体１０６ｂは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）酸化物半導体であり、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶことができる。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
【０１１９】
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
【０１２０】
絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａに含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。特に酸素欠損にトラップされた水素は、半導体のバンド構造に対して浅いドナー準位を形成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａは水素ができる限り低減されていることが好ましい。具体的には、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
【０１２１】
絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａにおいて酸素欠損が増加し、ｎ型化してしまう。このため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａにおけるシリコンや炭素の濃度と、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１２２】
また、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
【０１２３】
また、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０１２４】
また、半導体１０６ｂ又は絶縁体１０６ｃａなどの導電体１０８ａ又は導電体１０８ｂと接する領域に低抵抗領域が形成されることがある。低抵抗領域は、主に、半導体１０６ｂが接した導電体１０８ａ又は導電体１０８ｂに酸素を引き抜かれる、または導電体１０８ａ又は導電体１０８ｂに含まれる導電材料が半導体１０６ｂ中の元素と結合することにより形成される。このような低抵抗領域が形成されることにより、導電体１０８ａ又は導電体１０８ｂと半導体１０６ｂとの接触抵抗を低減することが可能となるのでトランジスタ５２ａａのオン電流を増大させることができる。
【０１２５】
また、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に導電体１０８ａ及び導電体１０８ｂと重なった領域より厚さの薄い領域を有することがある。これは、導電体１０８ａ及び導電体１０８ｂを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成される。半導体１０６ｂの上面には、導電体１０８ａ及び導電体１０８ｂとなる導電体を成膜した際に、上記低抵抗領域と同様の抵抗の低い領域が形成される場合がある。このように、半導体１０６ｂの上面の導電体１０８ａと導電体１０８ｂの間に位置する領域を除去することにより、半導体１０６ｂの上面の抵抗が低い領域にチャネルが形成されることを防ぐことができる。
【０１２６】
なお、上述の絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａの３層構造は一例である。例えば、絶縁体１０６ａまたは絶縁体１０６ｃａのいずれか一方を設けない２層構造としてもよい。また、絶縁体１０６ａまたは絶縁体１０６ｃａの両方を設けない単層構造としてもよい。または、絶縁体１０６ａ、半導体１０６ｂまたは絶縁体１０６ｃａとして例示した絶縁体、半導体又は導電体のいずれかを有するｎ層構造（ｎは４以上の整数）としても構わない。
【０１２７】
＜半導体基板、絶縁体、導電体＞
以下に、トランジスタ５２ａａの半導体以外の各構成要素について詳細な説明を行う。
【０１２８】
半導体基板１２０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板１２０として単結晶シリコン基板を用いる。また、半導体基板１２０として、半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。
【０１２９】
半導体基板１２０は、例えば、ｐ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板１２０として、ｎ型の導電型を付与する不純物を有する半導体基板を用いても構わない。または、半導体基板１２０がｉ型であっても構わない。
【０１３０】
また、半導体基板１２０に設けられる低抵抗領域１２１は、リンやヒ素などのｎ型の導電性を付与する元素、またはホウ素やアルミニウムなどのｐ型の導電性を付与する元素を含むことが好ましい。また同様に、低抵抗領域１２３も、リンやヒ素などのｎ型の導電性を付与する元素、またはホウ素やアルミニウムなどのｐ型の導電性を付与する元素を含むことが好ましい。ただし、低抵抗領域１２３はＬＤＤ領域として機能することが好ましいので、低抵抗領域１２３に含まれる導電性を付与する元素の濃度は、低抵抗領域１２１に含まれる導電性を付与する元素の濃度より低いことが好ましい。なお、低抵抗領域１２１はシリサイドなどを用いて形成してもよい。
【０１３１】
絶縁体１２４、絶縁体１２５は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。
【０１３２】
導電体１２６としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造で導電体１２６を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１３３】
絶縁体１２８、絶縁体１３０、絶縁体１３６、絶縁体１４０、絶縁体１４８及び絶縁体１４９としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０１３４】
また、絶縁体１３０、絶縁体１３６、絶縁体１４０、絶縁体１４８及び絶縁体１４９の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ５２ａａより下層に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ５２ａａの電気特性を安定にすることができる。
【０１３５】
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０１３６】
導電体１３４ａ、導電体１３８ａ、導電体１４２ａ及び導電体１４６ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１３７】
絶縁体１４４ａとしては、絶縁体１２４、絶縁体１２５に用いることができる絶縁体を用いればよい。特に、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることが好ましい。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１４４ａを厚くしても容量素子５３ａａの容量値を十分確保することができる。絶縁体１４４ａを厚くすることにより、導電体１４２ａと導電体１４６ａの間に生じるリーク電流を抑制することができる。
【０１３８】
また、ハフニウムを含む酸化物は、結晶構造を有することにより、非晶質構造を有するハフニウムを含む酸化物より誘電率が高くなるものがある。例えば、二酸化ハフニウムは、非晶質状態では比誘電率が１３乃至１８程度だが、キュービック結晶相となることで比誘電率が４０以上に増加する。このようなハフニウムを含む酸化物の結晶化には高温の熱処理が必要となる場合が多く、例えば、７００℃程度の熱処理を行う場合がある。
【０１３９】
絶縁体１０１は、水素又は水をブロックする機能を有する絶縁体を用いる。絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａ近傍に設けられる絶縁体中の水素や水は、酸化物半導体としても機能する絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａ中にキャリアを生成する要因の一つとなる。これによりトランジスタ５２ａａの信頼性が低下するおそれがある。トランジスタ９０の半導体基板１２０において、ダングリングボンドを終端するために水素が用いられるため、当該水素がトランジスタ５２ａａまで拡散するおそれがある。これに対して水素又は水をブロックする機能を有する絶縁体１０１を設けることによりトランジスタ５２ａａの下層から水素又は水が拡散するのを抑制し、トランジスタ５２ａａの信頼性を向上させることができる。絶縁体１０１は、絶縁体１０５又は絶縁体１０４より水素または水を透過させにくいことが好ましい。
【０１４０】
また、絶縁体１０１は酸素をブロックする機能も有することが好ましい。絶縁体１０１が絶縁体１０４から拡散する酸素をブロックすることにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａに効果的に酸素を供給することができる。
【０１４１】
絶縁体１０１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体１０１として用いることにより、酸素、水素又は水の拡散をブロックする効果を示す絶縁膜として機能することができる。また、絶縁体１０１としては、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。これらを絶縁体１０１として用いることにより、水素、水の拡散をブロックする効果を示す絶縁膜として機能することができる。
【０１４２】
絶縁体１０７としては、絶縁体１４９などに用いることができる絶縁体を用いればよい。
【０１４３】
導電体１０２ａは、少なくとも一部が導電体１０８ａと導電体１０８ｂに挟まれる領域において半導体１０６ｂと重なることが好ましい。導電体１０２ａは、トランジスタ５２ａａのバックゲートとして機能する。このような導電体１０２ａを設けることにより、トランジスタ５２ａａのしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、トランジスタ５２ａａのゲート（導電体１１４ａ）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ５２ａａが導通状態となることを防ぐことができる。つまり、トランジスタ５２ａａの電気特性を、よりノーマリーオフの方向にシフトさせることが容易になる。
【０１４４】
また、バックゲートとして機能する導電体１０２ａは、所定の電位が供給される配線または端子と接続されていてもよい。例えば、導電体１０２ａが一定の電位が供給される配線と接続されていてもよい。一定の電位は、高電源電位や、接地電位などの低電源電位とすることができる。
【０１４５】
導電体１０２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１４６】
絶縁体１０５は導電体１０２ａを覆うように設けられる。絶縁体１０５は、後述する絶縁体１０４または絶縁体１１２ａと同様の絶縁体を用いることができる。
【０１４７】
絶縁体１０３は絶縁体１０５を覆うように設けられる。絶縁体１０３は、酸素をブロックする機能を有することが好ましい。このような絶縁体１０３を設けることにより絶縁体１０４から導電体１０２ａが酸素を引き抜くことを防ぐことができる。これにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａに効果的に酸素を供給することができる。また、絶縁体１０３の被覆性を高くすることにより、より絶縁体１０４から引き抜かれる酸素をより低減し、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａに、より効果的に酸素を供給することができる。
【０１４８】
絶縁体１０３としては、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガリウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハフニウムまたはタリウムを有する酸化物または窒化物を用いる。好ましくは、酸化ハフニウムまたは酸化アルミニウムを用いる。
【０１４９】
なお、絶縁体１０５、絶縁体１０３及び絶縁体１０４において、絶縁体１０３が電子捕獲領域を有すると好ましい。絶縁体１０５および絶縁体１０４が電子の放出を抑制する機能を有するとき、絶縁体１０３に捕獲された電子は、負の固定電荷のように振舞う。したがって、絶縁体１０３はフローティングゲートとしての機能を有する。
【０１５０】
絶縁体１０４は、膜中に含まれる水または水素の量が少ないことが好ましい。例えば、絶縁体１０４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１０４としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。好ましくは、酸化シリコンまたは酸化窒化シリコンを用いる。
【０１５１】
また、絶縁体１０４は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体１０４を設けることにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａの欠陥となる酸素欠損を低減することができる。これにより、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。
【０１５２】
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。
【０１５３】
過剰酸素を有する絶縁体１０４は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。
【０１５４】
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下に説明する。
【０１５５】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【０１５６】
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１５７】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
【０１５８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
【０１５９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１６０】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１６１】
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
【０１６２】
また、絶縁体１０４は、半導体基板１２０からの不純物の拡散を防止する機能を有してもよい。
【０１６３】
また、上述の通り半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行って平坦性の向上を図ってもよい。
【０１６４】
導電体１０８ａ及び導電体１０８ｂは、それぞれトランジスタ５２ａａのソース電極またはドレイン電極のいずれかとして機能する。
【０１６５】
導電体１０８ａ及び導電体１０８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１６６】
絶縁体１１２ａは、トランジスタ５２ａａのゲート絶縁膜として機能する。絶縁体１１２ａは、絶縁体１０４と同様に過剰酸素を有する絶縁体としてもよい。このような絶縁体１１２ａを設けることにより、絶縁体１１２ａから絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａに酸素を供給することができる。
【０１６７】
絶縁体１１２ａ、絶縁体１１７としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１１２ａ、絶縁体１１７としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
【０１６８】
導電体１１４ａはトランジスタ５２ａａのゲート電極として機能する。導電体１１４ａとしては、導電体１０２ａとして用いることができる導電体を用いればよい。
【０１６９】
ここで、図１（Ｃ）に示すように、導電体１０２ａおよび導電体１１４ａの電界によって、半導体１０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体１０６ｂの全体（上面、下面および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０１７０】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体１０６ｂの側面にもチャネルが形成される。したがって、半導体１０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体１０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。また、半導体１０６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上の厚さの領域を有する半導体１０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、１５０ｎｍ以下の厚さの領域を有する半導体１０６ｂとすればよい。
【０１７１】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
【０１７２】
絶縁体１１６、絶縁体１１７は、トランジスタ５２ａａの保護絶縁膜として機能する。ここで絶縁体１１６の厚さとしては、例えば５ｎｍ以上、又は２０ｎｍ以上とすることができる。また、絶縁体１１６は少なくとも一部が絶縁体１１７の上面と接して形成されることが好ましい。
【０１７３】
絶縁体１１６としては、例えば、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。絶縁体１１６は酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果を有することが好ましい。このような絶縁体としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１７４】
ここで絶縁体１１６の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶縁体１１６の成膜をおこなうことにより、成膜と同時に絶縁体１１７の表面（絶縁体１１６成膜後は絶縁体１１７と絶縁体１１６の界面）近傍に酸素が添加される。
【０１７５】
絶縁体１１６は、絶縁体１１７より酸素を透過させにくい絶縁体であり、酸素をブロックする機能を有することが好ましい。このような絶縁体１１６を設けることにより、絶縁体１１７から絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃａに酸素を供給する際に、当該酸素が絶縁体１１６の上方に外部放出されてしまうことを防ぐことができる。
【０１７６】
なお、酸化アルミニウムは、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体１１６に適用するのに好ましい。
【０１７７】
また、絶縁体１１６は、上述の絶縁体１０６ａまたは絶縁体１０６ｃａとして用いることができる酸化物を用いることもできる。これらの酸化物はスパッタリング法を用いて比較的容易に成膜できるので、絶縁体１１７に効果的に酸素を添加することができる。このような絶縁体１１６としては、Ｉｎを含む酸化絶縁物を用いることが好ましく、例えば、Ｉｎ−Ａｌ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いればよい。Ｉｎを含む酸化絶縁物はスパッタリング法で成膜する際に発生するパーティクル数が少ないので、絶縁体１１６として用いるのに好適である。
【０１７８】
絶縁体１１９は、層間絶縁膜として機能する。絶縁体１１９としては、絶縁体１０５として用いることができる絶縁体を用いればよい。
【０１７９】
導電体１１０ａ及び導電体１１８としては、導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。
【０１８０】
上述の通り、半導体１０６ｂに高純度真性または実質的に高純度真性である酸化物半導体を用いることにより、非常にオフ電流の低いトランジスタ５２ａａ（トランジスタ５２ａｂ）をメモリセル５１ａａ（メモリセル５１ａｂ）に設けることができる。これにより、メモリセル５１ａａ（メモリセル５１ａｂ）におけるデータ保持期間を長くし、消費電力の低減を図ることができる。
【０１８１】
しかしながら、トランジスタ５２ａａ（トランジスタ５２ａｂ）の作製後に、トランジスタ５２ａａ（トランジスタ５２ａｂ）中に水素、水などの不純物が拡散し、半導体１０６ｂに影響を与えてしまうと、このような効果が十分得られないおそれがある。特に、トランジスタ５２ａａ（トランジスタ５２ａｂ）の作製後に容量素子などの作製を行う場合、作製工程において高温の熱処理などが必要な場合があり、不純物が熱拡散して半導体１０６ｂに影響を与えるおそれがある。
【０１８２】
これに対して、本実施の形態に示す半導体装置は、センスアンプ６１に含まれるトランジスタ９０の上に容量素子５３ａａ（容量素子５３ａｂ）が形成され、その上にトランジスタ５２ａａ（トランジスタ５２ａｂ）が形成される構造をとっている。つまり、トランジスタ５２ａａ（トランジスタ５２ａｂ）の上に容量素子などが形成されていないので、当該トランジスタの作製後に、半導体１０６ｂに影響を与えるおそれのある高温の熱処理などを行う必要がない。よって、容量素子５３ａａ（容量素子５３ａｂ）の絶縁体１４４ａ（絶縁体１４４ｂ）にＨｉｇｈ−ｋ材料を用いて、静電容量を大きくしても問題はない。このようにして、半導体１０６ｂを高純度真性または実質的に高純度真性とした、トランジスタ５２ａａ（トランジスタ５２ａｂ）を形成することができる。
【０１８３】
例えば、本実施の形態に示す半導体装置を用いて主記憶装置を作製する場合、当該記憶装置の記憶容量が半導体装置の占有面積の大きさによって決まるため、メモリセルの占有面積をできる限り小さくする必要がある。よって、容量素子５３ａａ（容量素子５３ａｂ）の占有面積を小さくすることが好ましい。このため、絶縁体１４４ａの比誘電率をできる限り大きくする必要がある。上述の通り、絶縁体１４４ａの比誘電率を大きくするには、Ｈｉｇｈ−ｋ材料であるハフニウムを含む酸化物を用いればよく、それを熱処理などによって結晶構造を有する酸化物とすればよい。
【０１８４】
ハフニウムを含む酸化物の熱処理は、例えば７００℃程度の高温で行われる。当該熱処理がトランジスタ５２ａａ（トランジスタ５２ａｂ）の形成後に行われると、水、水素などの不純物の熱拡散により、半導体１０６ｂが影響を受けるおそれがある。しかしながら、本実施の形態に示す半導体装置では、トランジスタ５２ａａ（トランジスタ５２ａｂ）の形成時には当該熱処理は終わっているため、このようなおそれはない。よって、データ保持期間が長く、消費電力の低減された半導体装置を設けた主記憶装置を提供することができる。
【０１８５】
＜記憶回路の構成例＞
図２に、図１に示すメモリセル及びセンスアンプを利用した記憶回路２０の構成例を示す。記憶回路２０は、セルアレイ５０に設けられた複数のメモリセル５１ａ及び複数のメモリセル５１ｂと、センスアンプ回路６０に設けられた複数のセンスアンプ６１を有する。また、図２の記憶回路２０の上面図を図３に示す。ここで、メモリセル５１ａの隣接する２個またはメモリセル５１ｂの隣接する２個を、図１に示すメモリセル５１ａａ及びメモリセル５１ａｂと同様の構成とすることができ、センスアンプ６１も図１に示すものと同様の構成とすることができる。なお、以下において、メモリセル５１ａとメモリセル５１ｂをまとめてメモリセル５１と表記する場合がある。
【０１８６】
メモリセル５１ａは、配線ＷＬａおよび配線ＢＬａと接続されている。配線ＷＬａに供給される電位によってメモリセル５１ａの選択が行われ、配線ＢＬａにメモリセル５１ａに書き込むデータに対応する電位（以下、書き込み電位ともいう）が供給されることにより、メモリセル５１ａにデータが書き込まれる。また、メモリセル５１ｂも同様に、配線ＷＬｂおよび配線ＢＬｂと接続されている。なお、以下において、配線ＷＬａと配線ＷＬｂをまとめて配線ＷＬ、配線ＢＬａと配線ＢＬｂをまとめて配線ＢＬと表記する場合がある。
【０１８７】
センスアンプ回路６０は、複数のセンスアンプ６１において、複数の配線ＢＬ、配線ＧＢＬａ及び配線ＧＢＬｂと接続されている。なお、以下において、配線ＧＢＬａと配線ＧＢＬｂをまとめて配線ＧＢＬと表記する場合がある。ここでは、センスアンプ６１が２本の配線ＢＬａ及び配線ＢＬｂと接続された構成例を示す。また、センスアンプ６１は配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
【０１８８】
センスアンプ回路６０は、入力された信号を増幅する機能と、増幅された信号の出力を制御する機能を有する。具体的には、メモリセル５１に記憶されたデータに対応する配線ＢＬの電位（以下、読み出し電位ともいう）を増幅し、所定のタイミングで配線ＧＢＬに出力する機能を有する。センスアンプ回路６０によって読み出し電位を増幅することにより、メモリセル５１から読み出された電位が微弱な場合にも、データの読み出しを確実に行うことができる。また、増幅された電位の配線ＧＢＬへの出力を制御することにより、配線ＧＢＬを共有化することができる。
【０１８９】
図２及び図３に示す記憶回路２０では、１つのセンスアンプ６１と、当該１つのセンスアンプ６１の上に積層されている複数のメモリセル５１ａ及び複数のメモリセル５１ｂと、の組が、４つ設けられている場合を例示している。ただし、本発明の一態様に係る記憶回路２０では、上記組が単数であっても良いし、４以外の複数であっても良い。
【０１９０】
また、図２及び図３では、複数のメモリセル５１ａが設けられている領域５４ａと、複数のメモリセル５１ｂが設けられている領域５４ｂとが、当該複数のメモリセル５１ａ及び当該複数のメモリセル５１ｂと接続されている１つのセンスアンプ６１と重なっている。
【０１９１】
なお、図２及び図３では、センスアンプ６１が配線ＢＬａおよび配線ＢＬｂと接続されている。そして、１つの領域５４ａに設けられている複数のメモリセル５１ａは、同一の配線ＢＬａと接続されている。また、１つの領域５４ｂに設けられている複数のメモリセル５１ｂは、同一の配線ＢＬｂと接続されている。
【０１９２】
また、４つの領域５４ａでは複数の配線ＷＬａを共有しており、４つの領域５４ｂでは複数の配線ＷＬｂを共有している。具体的には、１本の配線ＷＬａは４つのメモリセル５１ａと接続され、１本の配線ＷＬｂは４つのメモリセル５１ｂと接続されている。
【０１９３】
そして、図２及び図３に示すセルアレイ５０は開放型であるため、配線ＢＬａは配線ＷＬｂと交差せず、配線ＢＬｂは配線ＷＬａと交差しない構成である。
【０１９４】
また、各センスアンプ６１は、それぞれ配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
【０１９５】
このようなセルアレイのレイアウトの方式を開放型と呼ぶ場合がある。開放型を適用する場合、後述する折り返し型のレイアウトに比べてメモリセルの密度を高めることができ、セルアレイ５０の面積を縮小することができる。よって、記憶回路２０の面積を削減し、記憶回路２０の単位面積あたりの記憶容量を増加させることができる。
【０１９６】
本発明の一態様においては、記憶回路２０は、セルアレイ５０がセンスアンプ６１の上に積層された構成を有する。また、領域５４ａまたは領域５４ｂにおいて、少なくとも１以上のメモリセル５１が、センスアンプ６１と重なる領域を有するように配置されている。これにより、セルアレイ５０とセンスアンプ６１が同一の層に設けられている場合と比較して、記憶回路２０の面積を削減することができる。よって、記憶回路２０の単位面積あたりの記憶容量を増加させることができる。なお、メモリセル５１は、１つのセンスアンプ６１と重なる領域を有するように配置してもよいし、異なる複数のセンスアンプ６１と重なる領域を有するように配置してもよい。また、一つのセンスアンプ６１の上に積層されるメモリセル５１の数、言い換えると一組の領域５４ａと領域５４ｂに含まれるメモリセル５１の数は自由に設定することができる。例えば、一つのセンスアンプ６１の上に積層されるメモリセル５１の数、言い換えると一組の領域５４ａと領域５４ｂに含まれるメモリセル５１の数を、５１２個以下、好ましくは２５６個以下とすることができ、少なくとも２個以上とすることができる。
【０１９７】
また、記憶回路２０における消費電力を削減するためには、領域５４ａ及び領域５４ｂに含まれるメモリセル５１の数を減らすことが好ましい。しかしながら、領域５４ａ及び領域５４ｂに含まれるメモリセル５１の数を減らすと、記憶容量の維持のためにセンスアンプ６１の数を増やす必要がある。ここで、セルアレイ５０とセンスアンプ６１が同一の層に設けられる構成をとる場合、センスアンプ６１の数の増加が直接的に記憶回路２０の面積の増大につながる。そのため、領域５４ａ及び領域５４ｂに含まれるメモリセル５１の数を一定以下に減らすことは困難である。
【０１９８】
一方、本発明の一態様においては、セルアレイ５０とセンスアンプ６１が積層された構成を有するため、センスアンプ６１の数が増加しても、記憶回路２０の面積の増加を抑えることができる。そのため、領域５４ａ及び領域５４ｂに含まれるメモリセル５１の数を減らし、記憶回路２０における消費電力を削減することが容易である。具体的には、一つのセンスアンプ６１の上に積層されるメモリセル５１の数、言い換えると一組の領域５４ａと領域５４ｂに含まれるメモリセル５１の数を６４個以下、好ましくは３２個以下、さらに好ましくは１６個以下、さらに好ましくは８個以下とすることができる。なお、センスアンプ６１の面積の合計はセルアレイ５０の面積以下に抑えることが好ましいが、セルアレイ５０の面積より大きくても、記憶回路２０の面積の増加を低減することができる。
【０１９９】
また、セルアレイ５０とセンスアンプ６１とを積層することにより、セルアレイ５０とセンスアンプ６１とを接続する配線ＢＬの長さを短くすることができる。さらに、一つのセンスアンプ６１の上に積層されるメモリセル５１の数、言い換えると一組の領域５４ａと領域５４ｂに含まれるメモリセル５１の数を低減することにより、セルアレイ５０とセンスアンプ６１とを接続する配線ＢＬの長さをさらに短くすることができる。よって、上記配線ＢＬの配線抵抗及び寄生容量を小さく抑えることができ、記憶回路２０の消費電力の低減および動作速度の向上を図ることができる。また、読み出し電位のノイズを低減することができるので、読み出し動作におけるエラーを低減することができる。また、配線ＢＬの寄生容量を低減することで、容量素子の静電容量を低減することができる。これにより、メモリセル５１に設けられる容量素子の面積を小さくすることができ、メモリセル５１の縮小を図ることができる。例えば、上記容量素子５３ａａまたは容量素子５３ａｂの静電容量を４ｆＦ以下、より好ましくは３ｆＦ以下に設定することができる。
【０２００】
＜記憶回路を用いた半導体装置の構成例＞
次に、記憶回路２０を用いた半導体装置の構成例を、図４を用いて説明する。
【０２０１】
図４に示す半導体装置は、記憶回路２０、メインアンプ３０、入出力回路４０を有する。ここでは、半導体装置がｎ個（ｎは２以上の自然数）の記憶回路２０（記憶回路２０−１乃至２０−ｎ）を有する構成を示す。図４に示す記憶回路２０は、図２及び図３と同様に、複数のメモリセル５１を有するセルアレイ５０と、複数のセンスアンプ６１を有するセンスアンプ回路６０を有する。なお、図４では記憶回路２０−１がセルアレイ５０、センスアンプ回路６０を有する構成を図示しているが、記憶回路２０−２乃至２０−ｎも記憶回路２０−１と同様の構成とすることができる。また、図４に示す記憶回路２０−１では、図が煩雑になるのを防ぐため、図２及び図３で表示している、配線ＢＬｂ、配線ＷＬｂ、メモリセル５１ｂなどを省略している。また、図４に示すセンスアンプ回路６０では、配線ＧＢＬａ及び配線ＧＢＬｂを一本ずつ設ける構成を示しているが、これに限られることなく、配線ＧＢＬａ及び配線ＧＢＬｂを複数本設ける構成としてもよい。
【０２０２】
メインアンプ３０は、記憶回路２０および入出力回路４０と接続されている。メインアンプ３０は、入力された信号を増幅する機能を有する。具体的には、配線ＧＢＬの電位を増幅して入出力回路４０に出力する機能を有する。なお、メインアンプ３０は省略することもできる。
【０２０３】
入出力回路４０は、配線ＧＢＬの電位またはメインアンプ３０から出力された電位を読み出しデータとして外部に出力する機能を有する。
【０２０４】
ここで、配線ＢＬがそれぞれ別々の配線ＧＢＬと接続されている場合、配線ＢＬと同じ本数の配線ＧＢＬを設ける必要があり、また、配線ＧＢＬの全てがメインアンプ３０と接続されることとなる。この場合、メインアンプ３０は、配線ＢＬと同じ数の配線ＧＢＬに供給された信号の全てを増幅する必要があり、メインアンプ３０および配線ＧＢＬを駆動するための電力が増大してしまう。また、配線ＧＢＬ同士の間隔が狭くなると、配線ＧＢＬに生じる寄生容量が増大する。そのため、配線ＧＢＬには、センスアンプ回路６０における増幅率を上げるなどの手段により、寄生容量による信号の減衰や遅延を考慮した信号を供給する必要がある。よって、データの読み書きに要する電力が増大してしまう。
【０２０５】
一方、本発明の一態様においては、配線ＧＢＬが複数の配線ＢＬにおいて共有化されており、センスアンプ回路６０は複数の配線ＢＬのうち所定の配線ＢＬを選択して、当該選択された配線ＢＬの電位を配線ＧＢＬに出力する機能を有する。そのため、メインアンプ３０と接続された配線ＧＢＬの本数を削減することができるため、メインアンプ３０において増幅すべき信号の数を削減することができる。よって、メインアンプ３０における消費電力を削減することができる。また、配線ＧＢＬの本数を減らし、配線ＧＢＬ同士の間隔を広くできるため、配線ＧＢＬに生じる寄生容量を低減することができ、配線ＧＢＬに供給された信号の減衰を抑えることができる。従って、センスアンプ回路６０やメインアンプ３０による信号の増幅の負担を軽減することができ、半導体装置の消費電力を削減することができる。
【０２０６】
さらに、配線ＧＢＬの本数を削減して寄生容量を低減することにより、配線ＧＢＬの信号を増幅することなく、入出力回路４０に直接出力する構成とすることもできる。この場合、メインアンプ３０を省略することができ、半導体装置の消費電力および面積の削減を図ることができる。
【０２０７】
なお、配線ＧＢＬの本数は特に限定されず、配線ＢＬの本数よりも小さい任意の数とすることができる。
【０２０８】
なお、ここではメモリセル５１に記憶されたデータを入出力回路４０から外部に出力する構成について説明したが、メモリセル５１にデータを書き込む動作も、同様の原理で行うことができる。具体的には、外部から入力された書き込みデータが入出力回路４０からメインアンプ３０に出力され、メインアンプ３０によって増幅された電位がセンスアンプ回路６０に入力される。そして、センスアンプ回路６０で増幅された電位が書き込み電位として配線ＢＬに供給される。なお、配線ＢＬへの書き込み電位の出力のタイミングは、センスアンプ回路６０によって制御することができる。データの書き込みにおいても、上記の効果を得ることができる。
【０２０９】
配線ＷＬは駆動回路７０と接続されている。駆動回路７０は、所定の配線ＷＬに、データの書き込みを行うメモリセル５１を選択するための信号（以下、書き込みワード信号ともいう）を供給する機能を有する。駆動回路７０は、デコーダなどによって構成することができる。
【０２１０】
センスアンプ６１は、配線ＢＬを介してメモリセル５１と接続されている。ここでは、２本の配線ＢＬ（配線ＢＬａおよび配線ＢＬｂ）が同一のセンスアンプ６１と接続されている構成とする。センスアンプ６１は、増幅回路６２、スイッチ回路６３を有する。
【０２１１】
増幅回路６２は、配線ＢＬの電位を増幅する機能を有する。具体的には、増幅回路６２は配線ＢＬの電位と基準電位との差を増幅し、増幅された電位差を保持する機能を有する。例えば、配線ＢＬａの電位を増幅する場合は、配線ＢＬｂの電位を基準電位として、配線ＢＬａと配線ＢＬｂの電位差を増幅する。また、配線ＢＬｂの電位を増幅する場合は、配線ＢＬａの電位を基準電位として、配線ＢＬａと配線ＢＬｂの電位差を増幅する。
【０２１２】
スイッチ回路６３は、増幅された配線ＢＬの電位を配線ＧＢＬに出力するか否かを選択する機能を有する。具体的には、配線ＢＬａと配線ＧＢＬａとの導通状態および配線ＢＬｂと配線ＧＢＬｂとの導通状態を制御する機能を有する。
【０２１３】
スイッチ回路６３は、複数の配線ＣＳＥＬのうちいずれかと接続されており、駆動回路７０から配線ＣＳＥＬに供給される信号に基づいて、スイッチ回路６３の動作が制御される。具体的には、配線ＢＬａと配線ＧＢＬａとの導通状態、および配線ＢＬｂと配線ＧＢＬｂとの導通状態が制御される。これにより、複数の配線ＢＬのうち、配線ＧＢＬに電位を供給する配線ＢＬを選択することができ、配線ＧＢＬを共有化することができる。従って、配線ＧＢＬの本数を削減することができる。
【０２１４】
ここで、本発明の一態様においては、配線ＢＬから出力された信号のうち、入出力回路４０から外部に出力する信号の選択を、スイッチ回路６３および配線ＣＳＥＬを用いて行うことができる。そのため、入出力回路４０において、マルチプレクサなどを用いて複数の信号のうち一部の信号を選択する動作を行う必要がない。従って、入出力回路４０の構成を簡略化し、面積を縮小することができる。
【０２１５】
さらに、上記の構成において、図４に示すように、スイッチ回路６３および配線ＣＳＥＬは、セルアレイ５０と重なる領域を有するように配置することが好ましい。具体的には、スイッチ回路６３および配線ＣＳＥＬが、メモリセル５１と重なる領域を有するように設けることが好ましい。これにより、記憶回路２０の面積の増加を抑えつつ、センスアンプ回路６０に出力信号を選択する機能を付加することができる。
【０２１６】
なお、ここでは配線ＷＬおよび配線ＣＳＥＬが駆動回路７０と接続された構成を示したが、配線ＷＬと配線ＣＳＥＬが別々の駆動回路と接続されていてもよい。この場合、配線ＷＬと配線ＣＳＥＬの電位は別々の駆動回路によって制御される。
【０２１７】
次に、センスアンプ回路６０におけるセンスアンプ６１および配線ＣＳＥＬの配置の例について説明する。
【０２１８】
図５（Ａ）は、４つのセンスアンプ６１（センスアンプ６１ａ乃至ｄ）が周期的に１列に配置され、各センスアンプ６１が４本の配線ＣＳＥＬ（配線ＣＳＥＬａ乃至ｄ）のうちいずれかと接続された構成を示す。具体的には、センスアンプ６１ａは配線ＣＳＥＬａと接続され、センスアンプ６１ｂは配線ＣＳＥＬｂと接続され、センスアンプ６１ｃは配線ＣＳＥＬｃと接続され、センスアンプ６１ｄは配線ＣＳＥＬｄと接続されている。そして、各センスアンプ６１は、配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
【０２１９】
また、配線ＣＳＥＬの一部は、センスアンプ６１の反対側に設けられていてもよい。例えば、図５（Ｂ）に示すように、配線ＣＳＥＬａ、ｂと配線ＣＳＥＬｃ、ｄとの間にセンスアンプ６１が設けられた構成とすることができる。
【０２２０】
また、図５（Ｃ）に示すように、センスアンプ６１は、ジグザグな形状の線上に配置されていてもよい。この場合、センスアンプ６１の一部が、隣接するセンスアンプ６１の一部と重なるように配置してもよい。例えば、センスアンプ６１ｂは、センスアンプ６１ａの一部およびセンスアンプ６１ｃの一部と重なるように配置されている。これにより、図５（Ａ）、（Ｂ）と比較してセンスアンプ回路６０の幅方向（紙面左右方向）の長さを短くすることができる。
【０２２１】
また、センスアンプ６１は複数列設けられていてもよい。例えば、図５（Ｄ）に示すように、２列設けることができる。ここでは、２行２列に配置されたセンスアンプ６１ａ乃至６１ｄが、周期的に配置された構成を示している。
【０２２２】
＜センスアンプの構成例＞
次に、本発明の一態様に係るセンスアンプ６１の具体的な構成例について説明する。
【０２２３】
図６に、メモリセル５１と、メモリセル５１と電気的に接続されたセンスアンプ６１の回路構成の一例を示す。メモリセル５１は、配線ＢＬを介してセンスアンプ６１と接続されている。ここでは、メモリセル５１ａが配線ＢＬａを介してセンスアンプ６１と接続され、メモリセル５１ｂが配線ＢＬｂを介してセンスアンプ６１と接続されている構成を例示する。
【０２２４】
なお、図６では、１本の配線ＢＬに１つのメモリセル５１が接続されている構成を例示しているが、配線ＢＬには複数のメモリセル５１が接続されていてもよい。
【０２２５】
また、メモリセル５１は、トランジスタ５２にバックゲートが設けられていてもよい。
【０２２６】
センスアンプ６１は、増幅回路６２、スイッチ回路６３、プリチャージ回路６４を有する。
【０２２７】
増幅回路６２は、ｐチャネル型のトランジスタ９１およびトランジスタ９２と、ｎチャネル型のトランジスタ９３およびトランジスタ９４とを有する。トランジスタ９１のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ９２のゲート、トランジスタ９４のゲート、及び配線ＢＬａと接続されている。トランジスタ９３のソースまたはドレインの一方はトランジスタ９２のゲート、トランジスタ９４のゲート、および配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。トランジスタ９２のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ９１のゲート、トランジスタ９３のゲート、および配線ＢＬｂと接続されている。トランジスタ９４のソースまたはドレインの一方はトランジスタ９１のゲート、トランジスタ９３のゲート、および配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。増幅回路６２は、配線ＢＬａの電位を増幅する機能、および配線ＢＬｂの電位を増幅する機能を有する。なお、図６に示す増幅回路６２を有するセンスアンプ６１は、ラッチ型のセンスアンプとして機能する。
【０２２８】
スイッチ回路６３は、ｎチャネル型のトランジスタ９５及びトランジスタ９６を有する。トランジスタ９５及びトランジスタ９６は、ｐチャネル型であっても良い。トランジスタ９５のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＧＢＬａと接続されている。トランジスタ９６のソースまたはドレインの一方は配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＧＢＬｂと接続されている。また、トランジスタ９５のゲートおよびトランジスタ９６のゲートは、配線ＣＳＥＬと接続されている。スイッチ回路６３は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬａと配線ＧＢＬａの導通状態、および配線ＢＬｂと配線ＧＢＬｂの導通状態を制御する機能を有する。
【０２２９】
プリチャージ回路６４は、ｎチャネル型のトランジスタ９７、トランジスタ９８、トランジスタ９９を有する。トランジスタ９７乃至トランジスタ９９は、ｐチャネル型であっても良い。トランジスタ９７のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。トランジスタ９８のソースまたはドレインの一方は配線ＢＬｂと接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。トランジスタ９９のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＢＬｂと接続されている。また、トランジスタ９７のゲート、トランジスタ９８のゲート、およびトランジスタ９９のゲートは、配線ＰＬと接続されている。プリチャージ回路６４は、配線ＢＬａ及び配線ＢＬｂの電位を初期化する機能を有する。
【０２３０】
なお、増幅回路６２、スイッチ回路６３、プリチャージ回路６４は、メモリセル５１と重なる領域を有するように配置することが好ましい。
【０２３１】
＜センスアンプの動作例＞
次に、データの読み出し時における、図６に示したメモリセル５１とセンスアンプ６１の動作の一例について、図７に示したタイミングチャートを用いて説明する。
【０２３２】
まず、期間Ｔ１では、プリチャージ回路６４が有するトランジスタ９７乃至トランジスタ９９をオンにして、配線ＢＬａ及び配線ＢＬｂの電位を初期化する。具体的には、配線ＰＬにハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路６４においてトランジスタ９７乃至トランジスタ９９をオンにする。これにより、配線ＢＬａ及び配線ＢＬｂに、配線Ｐｒｅの電位Ｖｐｒｅが与えられる。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。
【０２３３】
なお、期間Ｔ１では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられており、スイッチ回路６３においてトランジスタ９５及びトランジスタ９６はオフの状態にある。また、配線ＷＬａにはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセル５１ａにおいてトランジスタ５２はオフの状態にある。同様に、図７には図示していないが、配線ＷＬｂにはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセル５１ｂにおいてトランジスタ５２はオフの状態にある。また、配線ＳＰ及び配線ＳＮには電位Ｖｐｒｅが与えられており、増幅回路６２はオフの状態にある。
【０２３４】
次いで、配線ＰＬにローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路６４においてトランジスタ９７乃至トランジスタ９９をオフにする。そして、期間Ｔ２では、配線ＷＬａを選択する。具体的に、図７では、配線ＷＬａにハイレベルの電位ＶＨ＿ＷＬを与えることで、配線ＷＬａを選択し、メモリセル５１ａにおいてトランジスタ５２をオンにする。上記構成により、配線ＢＬａと容量素子５３とが、トランジスタ５２を介して導通状態となる。そして、配線ＢＬａと容量素子５３とが導通状態になると、容量素子５３に保持されている電荷量に従って、配線ＢＬａの電位が変動する。
【０２３５】
図７に示すタイミングチャートでは、容量素子５３に蓄積されている電荷量が多い場合を例示している。具体的に、容量素子５３に蓄積されている電荷量が多い場合、容量素子５３から配線ＢＬａへ電荷が放出されることで、電位ＶｐｒｅからΔＶ１だけ配線ＢＬａの電位が上昇する。逆に、容量素子５３に蓄積されている電荷量が少ない場合は、配線ＢＬａから容量素子５３へ電荷が流入することで、配線ＢＬａの電位はΔＶ２だけ下降する。
【０２３６】
なお、期間Ｔ２では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ９５及びトランジスタ９６はオフの状態を維持する。また、配線ＳＰ及び配線ＳＮには、電位Ｖｐｒｅが与えられたままであり、増幅回路６２はオフの状態を維持する。
【０２３７】
次いで、期間Ｔ３では、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路６２をオンにする。増幅回路６２は、配線ＢＬａ及び配線ＢＬｂの電位差（図７の場合はΔＶ１）を増幅させる機能を有する。よって、図７に示すタイミングチャートの場合、増幅回路６２がオンになることで、配線ＢＬａの電位は、電位Ｖｐｒｅ＋ΔＶ１から、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。
【０２３８】
なお、期間Ｔ３の開始当初、配線ＢＬａの電位が電位Ｖｐｒｅ−ΔＶ２である場合は、増幅回路６２がオンになることで、配線ＢＬａの電位は、電位Ｖｐｒｅ−ΔＶ２から、配線ＳＮの電位ＶＬ＿ＳＮに近づいていく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。
【０２３９】
また、期間Ｔ３では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路６４においてトランジスタ９７乃至トランジスタ９９はオフの状態を維持する。また、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたままであり、スイッチ回路６３においてトランジスタ９５及びトランジスタ９６はオフの状態を維持する。配線ＷＬａにはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセル５１ａにおいてトランジスタ５２はオンの状態を維持する。よって、メモリセル５１ａでは、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子５３に蓄積される。
【０２４０】
次いで、期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的に、図７では、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ９５及びトランジスタ９６をオンにする。これにより、配線ＢＬａの電位が配線ＧＢＬａに供給され、配線ＢＬｂの電位が配線ＧＢＬｂに供給される。
【０２４１】
なお、期間Ｔ４では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり、プリチャージ回路６４においてトランジスタ９７乃至トランジスタ９９はオフの状態を維持する。また、配線ＷＬａにはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり、メモリセル５１ａにおいてトランジスタ５２はオンの状態を維持する。配線ＳＰにはハイレベルの電位ＶＨ＿ＳＰが与えられたままであり、配線ＳＮにはローレベルの電位ＶＬ＿ＳＮが与えられたままであり、増幅回路６２はオンの状態を維持する。よって、メモリセル５１ａでは、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子５３に蓄積されたままである。
【０２４２】
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオフにする。具体的に、図７では、配線ＣＳＥＬにローレベルの電位ＶＬ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ９５及びトランジスタ９６をオフにする。
【０２４３】
また、期間Ｔ４が終了すると、配線ＷＬａの選択は終了する。具体的に、図７では、配線ＷＬａにローレベルの電位ＶＬ＿ＷＬを与えることで、配線ＷＬａを非選択の状態にし、メモリセル５１ａにおいてトランジスタ５２をオフにする。上記動作により、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子５３において保持されるため、データの読み出しが行われた後も、上記データがメモリセル５１ａにおいて保持されることとなる。
【０２４４】
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセル５１ａからのデータの読み出しが行われる。そして、メモリセル５１ｂからのデータの読み出しも、同様に行うことができる。
【０２４５】
なお、メモリセル５１へのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路６４が有するトランジスタ９７乃至トランジスタ９９を一時的にオンにして、配線ＢＬａ及び配線ＢＬｂの電位を初期化しておく。次いで、データの書き込みを行いたいメモリセル５１ａと接続された配線ＷＬａ、またはメモリセル５１ｂと接続された配線ＷＬｂを選択し、メモリセル５１ａまたはメモリセル５１ｂにおいてトランジスタ５２をオンにする。上記動作により、配線ＢＬａまたは配線ＢＬｂと、容量素子５３とが、トランジスタ５２を介して導通状態になる。次いで、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路６２をオンにする。次いで、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的には、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてトランジスタ９５及びトランジスタ９６をオンにする。上記構成により、配線ＢＬａと配線ＧＢＬａとが導通状態となり、配線ＢＬｂと配線ＧＢＬｂとが導通状態となる。そして、配線ＧＢＬａ、配線ＧＢＬｂのそれぞれに書き込み電位を与えることで、スイッチ回路６３を介して配線ＢＬａおよび配線ＢＬｂに書き込み電位が与えられる。上記動作により、配線ＢＬａまたは配線ＢＬｂの電位に従い容量素子５３に電荷が蓄積され、メモリセル５１ａまたはメモリセル５１ｂにデータが書き込まれる。
【０２４６】
なお、配線ＢＬａに配線ＧＢＬａの電位が与えられ、配線ＢＬｂに配線ＧＢＬｂの電位が与えられた後は、スイッチ回路６３においてトランジスタ９５及びトランジスタ９６をオフにしても、センスアンプ６１がオンの状態にあるならば、配線ＢＬａの電位と配線ＢＬｂの電位の高低の関係は、増幅回路６２により保持される。よって、スイッチ回路６３においてトランジスタ９５及びトランジスタ９６をオンからオフに変更するタイミングは、配線ＷＬａを選択する前であっても、後であっても、どちらでも良い。
【０２４７】
以上のように、本発明の一態様においては、配線ＧＢＬが複数の配線ＢＬにおいて共有化されており、センスアンプ回路６０は複数の配線ＢＬのうち所定の配線ＢＬを選択して、当該選択された配線ＢＬの電位を配線ＧＢＬに出力する機能を有する。そのため、配線ＧＢＬの本数を減らし、配線ＧＢＬの間隔を広くすることができ、配線ＧＢＬに生じる寄生容量を低減することができる。従って、本実施の形態に示す半導体装置の消費電力を削減することができる。
【０２４８】
また、本発明の一態様においては、配線ＧＢＬの本数を削減して寄生容量を低減することにより、メインアンプ３０を省略することができる。従って、本実施の形態に示す半導体装置の消費電力および面積の削減を図ることができる。
【０２４９】
また、本発明の一態様においては、配線ＢＬから出力された信号のうち、入出力回路４０から外部に出力する信号の選択を、センスアンプ回路６０において行うことができる。そのため、入出力回路４０において複数の信号のうち一部の信号を選択する動作を行う必要がない。従って、入出力回路４０の構成を簡略化し、面積を縮小することができる。
【０２５０】
＜記憶装置の構成例＞
また、図８に、アレイ７５の構成例を示す。アレイ７５は、メモリセル５１（図示せず）を含むセルアレイ５０と、センスアンプ６１と、配線ＷＬの電位を制御する機能を有するローデコーダ７１とを複数有する。
【０２５１】
図８に示すアレイ７５では、第１の層に位置する複数のセンスアンプ６１が、第２の層に位置するセルアレイ５０と重なる領域を有する。セルアレイ５０に含まれるメモリセル５１の数と、セルアレイ５０と重なる領域を有するセンスアンプ６１の数は、設計者が任意に定めることができる。
【０２５２】
ローデコーダ７１は第１の層または第２の層に位置している。そして、ローデコーダ７１は、隣接するセルアレイ５０に含まれるメモリセル５１と接続されている配線ＷＬの電位を制御する機能を有する。
【０２５３】
次いで、図８に示すアレイ７５と、アレイ７５の動作を制御する駆動回路８０とを含む、記憶装置１００の構成例を図９に示す。
【０２５４】
図９に示す記憶装置１００において、駆動回路８０は、ローデコーダ８１、カラムデコーダ８２、メインアンプ８３、書き込み回路８４、バッファ８５を有する。
【０２５５】
ローデコーダ８１は、図８に示すアレイ７５に含まれる複数のローデコーダ７１を、指定されたアドレスに従って選択する機能を有する。そして、ローデコーダ８１に選択されたローデコーダ７１によって、配線ＷＬ（図示せず）の選択が行われる。
【０２５６】
カラムデコーダ８２は、データの書き込み時、または読み出し時の、列方向におけるメモリセル５１の選択を、指定されたアドレスに従って行う機能を有する。具体的に、カラムデコーダ８２は、図６に示す記憶回路２０において、配線ＣＳＥＬの電位を制御する機能を有する。
【０２５７】
メインアンプ８３は、データの読み出しを行うため、配線ＧＢＬの電位を増幅する機能を有する。なお、メインアンプ８３は、図４におけるメインアンプ３０に対応する。
【０２５８】
書き込み回路８４は、指定されたアドレスのメモリセル５１にデータを書き込む機能を有する。具体的に、書き込み回路８４は、図６に示す記憶回路２０において、外部から入力されたデータに従って配線ＧＢＬへの電位の供給を行う機能を有する。
【０２５９】
バッファ８５は、駆動回路８０またはアレイ７５の駆動に用いる各種信号、及び、アレイ７５に書き込まれるデータの、記憶装置１００への入力を制御する機能を有する。また、バッファ８５は、アレイ７５から読み出されたデータの、記憶装置１００からの出力を制御する機能を有する。
【０２６０】
なお、書き込み回路８４およびバッファ８５は、図４における入出力回路４０に対応する。
【０２６１】
なお、記憶装置１００は、指定されたメモリセル５１のアドレスを一時的に記憶することができるアドレスバッファを有していても良い。
【０２６２】
＜変形例＞
本実施の形態に係る半導体装置は、上述の構成に限られるものではない。以下に、上述の構成とは異なる構成を有する半導体装置について説明する。
【０２６３】
図１０（Ａ）乃至図１０（Ｃ）に、図１に示す半導体装置とは異なる構成を有する半導体装置の一例を示す。ここで、図１０（Ａ）は図１（Ａ）に対応する、半導体装置の構成の一部（導電体１４６ａ、導電体１４６ｂ、半導体１０６ｂａ、半導体１０６ｂｂ、導電体１１４ａ及び導電体１１４ｂ）の上面図である。図１０（Ｂ）も図１（Ｂ）と同様に、図１０（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図１０（Ｃ）も図１（Ｃ）と同様に、図１０（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。
【０２６４】
図１０（Ａ）乃至図１０（Ｃ）に示す半導体装置は、配線ＢＬとして機能する導電体１５６が容量素子５３ａａ及び容量素子５３ａｂの下に設けられている点において、図１（Ａ）乃至図１（Ｃ）に示す半導体装置と異なる。
【０２６５】
これに伴い、絶縁体１３０の上に、開口を有する絶縁体１５７と、当該開口の中に形成された導電体１５６が設けられる。絶縁体１５７の上に絶縁体１５５が設けられる。絶縁体１５５、絶縁体１３２、絶縁体１３６、絶縁体１４０及び絶縁体１４８に形成され、導電体１５６に達する開口の中に導電体１５４が設けられる。絶縁体１４９に形成され、導電体１５４に達する開口に導電体１５２が設けられる。絶縁体１０１、絶縁体１０７、絶縁体１０５、絶縁体１０３、絶縁体１０４及び絶縁体１１７に形成され、導電体１５２に達する開口の中に導電体１５０が設けられる。
【０２６６】
また、図１０（Ａ）乃至図１０（Ｃ）に示す半導体装置では、図１（Ａ）乃至図１（Ｃ）に示す導電体１０８ｂに対応して導電体１０８ｂａ及び導電体１０８ｂｂが、半導体１０６ｂに対応して半導体１０６ｂａ及び半導体１０６ｂｂが、絶縁体１０６ａに対応して絶縁体１０６ａａ及び絶縁体１０６ａｂが設けられる。導電体１５０は、導電体１０８ｂａ、半導体１０６ｂａ及び絶縁体１０６ａａと、導電体１０８ｂｂ、半導体１０６ｂｂ及び絶縁体１０６ａｂとの間に位置する。導電体１５０は、導電体１０８ｂａの側面端部及び導電体１０８ｂｂの側面端部と接する。また、導電体１５０は導電体１０８ｂａの上面の一部及び導電体１０８ｂｂの上面の一部と接してもよい。また、導電体１５０は半導体１０６ｂａの側面端部または半導体１０６ｂｂの側面端部と接してもよい。
【０２６７】
ここで、導電体１５０、導電体１５２、導電体１５４及び導電体１５６としては、導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体などを用いればよい。絶縁体１５５および絶縁体１５７としては、絶縁体１３６として用いることができる絶縁体などを用いればよい。
【０２６８】
なお、図１０（Ａ）乃至図１０（Ｃ）に示す半導体装置のその他の構成については、図１（Ａ）乃至図１（Ｃ）に示す半導体装置の構成を参酌することができる。
【０２６９】
このように、容量素子５３ａａ及び容量素子５３ａｂの下に配線ＢＬとして機能する導電体１５６を設けることにより、メモリセル５１ａａの配線ＷＬとして機能する導電体１１４ａと、配線ＢＬとして機能する導電体１５６とが十分に離間される。同様にメモリセル５１ａｂの配線ＷＬとして機能する導電体１１４ｂと、配線ＢＬとして機能する導電体１５６とが十分に離間される。よって、配線ＷＬに起因して配線ＢＬに発生する寄生容量の低減を図ることができる。これにより、図１０（Ａ）乃至図１０（Ｃ）に示す半導体装置において、読み出し時のエラーを低減し、動作速度の向上を図ることができる。
【０２７０】
次に、図１１（Ａ）乃至図１１（Ｅ）を用いて容量素子５３ａａおよび容量素子５３ａｂの変形例について説明する。なお、図１１（Ａ）乃至図１１（Ｄ）においては、容量素子５３ａａしか図示していないが、容量素子５３ａｂにおいても同様の構成とすることができる。
【０２７１】
図１１（Ａ）に示すように、容量素子５３ａａは、絶縁体１３６の上に開口を有する絶縁体１５９を形成し、当該開口の中に導電体１５８を設けてもよい。導電体１４２ａの下面が導電体１５８の上面と接するようにすればよい。ここで、絶縁体１５９としては絶縁体１３６として用いることができる絶縁体などを用いればよい。導電体１５８としては導電体１３４ａとして用いることができる導電体などを用いればよい。
【０２７２】
図１１（Ｂ）に示すように、容量素子５３ａａは、絶縁体１３６に形成された凹部の中に導電体１４２ａの一部が形成されることがある。このとき、絶縁体１３６の凹部の中で、導電体１３８ａの上面が突出する場合がある。導電体１３８ａの上面の突出により、導電体１４２ａ、絶縁体１４４ａ及び導電体１４６ａの形状が、図１１（Ｂ）に示すような導電体１３８ａの形状を反映した形状になる場合がある。
【０２７３】
図１１（Ｃ）に示すように、絶縁体１４０に２個の開口を形成し、それらの開口の中に導電体１４２ａｄと導電体１４２ａｅとを形成してもよい。絶縁体１４０に形成される２個の開口に合わせて絶縁体１４４ａｄ及び導電体１４６ａｄを形成すればよい。ここで、絶縁体１３６の開口に設けられる導電体１３８ｄは導電体１４２ａｄ及び導電体１４２ａｅと接する。なお、絶縁体１４０の開口は３個以上にしてもよい。このように絶縁体１４０に複数の開口を設け、当該開口に容量素子を形成することにより、容量素子５３ａａの面積を増やすことなく、容量素子５３ａａの静電容量を増やすことができる。
【０２７４】
図１１（Ｄ）に示すように、導電体１４２ａが絶縁体１４０の開口の外に張り出す形状としてもよい。ここで、絶縁体１４４ａは導電体１４２ａを覆っていることが好ましく、このような形状にすることにより、導電体１４２ａと導電体１４６ａとの間でリーク電流が流れるのを防ぐことができる。また、導電体１４６ａの側面端部は導電体１４２ａの側面端部より内側に位置してもよいし、外側に位置してもよい。
【０２７５】
さらに、図１１（Ｅ）に示すように、容量素子５３ａａと容量素子５３ａｂにおいて、絶縁体１４０の開口の外に導電体１４２ｇ及び絶縁体１４４ｇが張り出して、一体になっている構成としてもよい。このとき、導電体１４２ｇは少なくとも一カ所で、所定の電位（接地電位など）が供給された導電体１３４ａなどと接続されていればよい。また、導電体１４２ｇを所定の電位（接地電位など）が供給される配線としてもよい。その場合、絶縁体１３２、導電体１３４ａ、絶縁体１３６及び導電体１３８ａを設ける必要がない場合がある。
【０２７６】
次に、図１２（Ａ）及び図１２（Ｂ）を用いて導電体１１０ａの変形例について説明する。なお、図１２（Ａ）及び図１２（Ｂ）においては、導電体１１０ａしか図示していないが、導電体１１０ｂにおいても同様の構成とすることができる。
【０２７７】
図１（Ａ）乃至図１（Ｃ）に示す半導体装置では、１個の導電体１１０ａで導電体１０８ａと導電体１４６ａの接続を行ったが、図１２（Ａ）に示すように、導電体１１０ｃ、導電体１１０ｄ及び導電体１１０ｅで導電体１０８ａと導電体１４６ａの接続を行ってもよい。なお、図１（Ｂ）に示す絶縁体１０７は、図１２（Ａ）において絶縁体１０７ａと絶縁体１０７ｂの２層構造となっている。ただし、絶縁体１０７ａと絶縁体１０７ｂは絶縁体１０７に用いた絶縁体を用いることができるので、絶縁体１０７ａと絶縁体１０７ｂの境界が明確ではない場合がある。
【０２７８】
導電体１１０ｃは、絶縁体１０５、絶縁体１０３、絶縁体１０４及び絶縁体１１７に形成された開口の中に設けられている。導電体１１０ｃは、導電体１１０ｄの少なくとも一部に接し、且つ導電体１０８ａの側面端部と接する。また、導電体１１０ｃは、導電体１０８ａの上面の一部と接してもよい。また、導電体１１０ｃは、半導体１０６ｂの側面端部と接してもよい。
【０２７９】
導電体１１０ｄは、絶縁体１０７ａ及び絶縁体１０７ｂに形成された開口の中に設けられており、当該開口の中で導電体１１０ｅと接する。
【０２８０】
導電体１１０ｅは絶縁体１４８、絶縁体１４９、絶縁体１０１及び絶縁体１０７ｂに形成された開口の中に設けられている。ここで導電体１１０ｅの上面は、絶縁体１０７ｂの上面と高さが概略一致することが好ましい。また、図１２（Ａ）に示すように、導電体１１０ｄは、下面において導電体１１０ｅの上面と側面の一部と接し、上面において、導電体１１０ｃの下面と接する。特に導電体１１０ｄの上面は、導電体１１０ｃの下面より大きくなっていることが好ましい。このような構成とすることにより、導電体１１０ｃと導電体１１０ｅをより確実に電気的に接続することができる。
【０２８１】
導電体１１０ｃ、導電体１１０ｄ及び導電体１１０ｅとしては、導電体１１０ａとして用いることができる導電体を用いればよい。
【０２８２】
また、図１２（Ｂ）に示すように、導電体１１０ｃ、導電体１１０ｄ及び導電体１１０ｅをそれぞれ２層の積層構造としてもよい。なお、３層以上の積層構造としてもよい。
【０２８３】
ここで、導電体１１０ｃａの側面及び下面に接して導電体１１０ｃｂが形成されている。また、導電体１１０ｄａの側面及び下面に接して導電体１１０ｄｂが形成されている。また、導電体１１０ｅａの側面及び下面に接して導電体１１０ｅｂが形成されている。
【０２８４】
ここで、導電体１１０ｃａ、導電体１１０ｃｂ、導電体１１０ｄａ、導電体１１０ｄｂ、導電体１１０ｅａ、導電体１１０ｅｂ、は導電体１１０ａとして用いることができる導電体を用いればよい。さらに、それぞれの下層に用いられる導電体１１０ｃｂ、導電体１１０ｄｂ及び導電体１１０ｅｂは、絶縁体１４９などの、それぞれの導電体と接する絶縁体との密着性が高いことが好ましい。
【０２８５】
例えば、導電体１１０ｃａ、導電体１１０ｄａ、導電体１１０ｅａに銅またはタングステンなどを用い、導電体１１０ｃｂ、導電体１１０ｄｂ、導電体１１０ｅｂにタンタル、窒化タンタル、窒化チタンなどを用いればよい。特に、導電体１１０ｃａ、導電体１１０ｄａ、導電体１１０ｅａに銅を用いる場合、導電体１１０ｃｂ、導電体１１０ｄｂ、導電体１１０ｅｂにタンタル、窒化タンタル、窒化チタンなどを用いることで、銅が導電体１１０ｃｂ、導電体１１０ｄｂ、導電体１１０ｅｂの外に拡散することを抑制することができる。
【０２８６】
また、導電体１１０ｃｂ、導電体１１０ｄｂ、導電体１１０ｅｂに窒化タンタル、窒化チタンなどの金属窒化物を用いることにより、水素や水などの不純物が導電体１１０ｃａ、導電体１１０ｃｂ、導電体１１０ｄａ、導電体１１０ｄｂ、導電体１１０ｅａ、導電体１１０ｅｂを通じて半導体１０６ｂまで拡散するのを防ぐことができる。これにより、トランジスタ５２ａａ及びトランジスタ５２ａｂの特性の劣化を抑制し、安定した特性が得られる。
【０２８７】
次に、トランジスタ５２ａａの変形例について図１３を用いて説明する。なお、図１３は、図１（Ｂ）及び図１（Ｃ）と同様に、トランジスタ５２ａａのチャネル長方向の断面図とトランジスタ５２ａａのチャネル幅方向の断面図になる。なお、トランジスタ５２ａｂについても同様の構成にすることができる。
【０２８８】
図１３（Ａ）（Ｂ）に示すトランジスタ５２ａａは、絶縁体１０６ｃａ及び絶縁体１１２ａが導電体１０８ａの上面の一部及び導電体１０８ｂの上面の一部などを覆うように形成され、絶縁体１１７が絶縁体１１２ａ及び導電体１１４ａを覆って形成されている点において、図１（Ａ）乃至図１（Ｄ）に示すトランジスタ５２ａａと異なる。なお、図１３（Ａ）（Ｂ）に示すトランジスタ５２ａａの他の構成については、図１（Ａ）乃至図１（Ｄ）に示すトランジスタ５２ａａの構成を参酌することができる。
【０２８９】
ただし、トランジスタ５２ａａは図１３（Ａ）（Ｂ）に示す構成に限定されるものではない。例えば、絶縁体１０６ｃａ又は絶縁体１１２ａの一部をパターン形成する構成としてもよい。
【０２９０】
図１３（Ｃ）（Ｄ）に示すトランジスタ５２ａａは、導電体１０８ａ及び導電体１０８ｂが形成されておらず、ソース領域又はドレイン領域として機能する低抵抗領域１０９ａ又は１０９ｂと接して導電体１１０ａ又は導電体１１８が設けられる点において、図１（Ａ）乃至図１（Ｄ）に示すトランジスタ５２ａａと異なる。図１３（Ｃ）（Ｄ）に示すトランジスタ５２ａａはトランジスタ製造工程において、ソース領域又はドレイン領域として機能する低抵抗領域１０９ａ、１０９ｂをゲートとして機能する導電体１１４ａの形成後に形成する、ｇａｔｅ  ｆｉｒｓｔ方式で形成される。なお、図１３（Ｃ）（Ｄ）に示すトランジスタ５２ａａの他の構成については、図１（Ａ）乃至図１（Ｄ）に示すトランジスタ５２ａａの構成を参酌することができる。
【０２９１】
低抵抗領域１０９ａ及び低抵抗領域１０９ｂに添加される元素としては、例えば、ホウ素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどが好ましい。これらの元素は、比較的酸化物を形成しやすく、当該酸化物は半導体または絶縁体として機能しうるため、絶縁体１０６ａ、半導体１０６ｂまたは絶縁体１０６ｃａの添加元素として好適である。例えば、低抵抗領域１０９ａ及び低抵抗領域１０９ｂに上記の元素が１×１０１４／ｃｍ２以上２×１０１６／ｃｍ２以下含まれることが好ましい。また、絶縁体１０６ｃａにおける低抵抗領域１０９ａと低抵抗領域１０９ｂは、絶縁体１０６ｃａの低抵抗領域１０９ａ及び低抵抗領域１０９ｂではない領域（例えば、絶縁体１０６ｃａの導電体１１４ａと重なる領域）より、上述の元素の濃度が高い。
【０２９２】
また、低抵抗領域１０９ａ及び低抵抗領域１０９ｂは、窒素を含ませることによりｎ型化させることができるので、半導体１０６ｂの低抵抗領域１０９ａ及び低抵抗領域１０９ｂを除く領域（例えば、半導体１０６ｂの導電体１１４ａと重なる領域）よりも、ＳＩＭＳ分析により得られる窒素濃度が高くなる。
【０２９３】
このような低抵抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることにより、導電体１１０ａ又は導電体１１８と、絶縁体１０６ａ、半導体１０６ｂ又は絶縁体１０６ｃａとの接触抵抗を低減することが可能となるので図１３（Ｃ）（Ｄ）に示すトランジスタ５２ａａのオン電流を増大させることができる。
【０２９４】
図１４（Ａ）乃至図１４（Ｄ）に、図１に示す半導体装置とは異なる構成を有する半導体装置の一例を示す。ここで、図１４（Ａ）は図１（Ａ）に対応する、半導体装置の構成の一部（導電体１４６ａ、導電体１４６ｂ、半導体１０６ｂ、導電体１１４ａ及び導電体１１４ｂ）の上面図である。図１４（Ｂ）も図１（Ｂ）と同様に、図１４（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図１４（Ｃ）も図１（Ｃ）と同様に、図１４（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。図１４（Ｄ）は、図１４（Ａ）の一点鎖線Ａ５−Ａ６に対応する断面図であり、絶縁体１４９より上の層について表示している。
【０２９５】
図１４（Ａ）乃至図１４（Ｄ）に示す半導体装置は、導電体１０８ａと導電体１４６ａを接続するプラグとして導電体１６０ａｂと導電体１６０ａａとが設けられており、導電体１６０ａａが導電体１０８ａのチャネル幅方向の側面端部と接している点において、図１（Ａ）乃至図１（Ｃ）に示す半導体装置と異なる。なお、導電体１０８ｃと導電体１４６ｂとを接続するプラグである導電体１６０ｂｂと導電体１６０ｂａも同様の構造を有する。よって以下において導電体１６０ｂｂ及び導電体１６０ｂａの構成については導電体１６０ａｂと導電体１６０ａａの構成についての記載を参酌することができるので、これらの構成要素について記載を省略する場合がある。
【０２９６】
図１４（Ａ）乃至図１４（Ｄ）に示す半導体装置では、絶縁体１４８、絶縁体１４９、絶縁体１０１及び絶縁体１０７に形成され、導電体１４６ａに達する開口に導電体１６０ａｂが設けられる。さらに、絶縁体１０５、絶縁体１０３、絶縁体１０４及び絶縁体１１７ａ及び絶縁体１１７ｂに形成され、導電体１６０ａｂに達する開口に導電体１６０ａａが設けられる。図１４（Ｄ）に示すように、当該開口の中には、導電体１０８ａと、導電体１０８ａと重畳する半導体１０６ｂ、絶縁体１０６ａ、絶縁体１０４、絶縁体１０３及び絶縁体１０５が存在しており、これらの側面に導電体１６０ａａが設けられ、導電体１６０ａａの下面が導電体１６０ａｂの上面と接する。そのため、導電体１６０ａａは、導電体１０８ａの上面の一部と、導電体１０８ａのチャネル幅方向の側面端部と接する。また、導電体１６０ａａは、半導体１０６ｂのチャネル幅方向の側面端部と接してもよい。ここで、導電体１０８ａ、半導体１０６ｂのチャネル幅方向の側面端部とは、図１４（Ｄ）に示すＡ５側の側面端部及びＡ６側の側面端部のいずれか一方または両方を指す。
【０２９７】
このような構成とすることにより、メモリセル５１ａａのチャネル長方向の長さを短縮することができる。よって、図１４（Ａ）乃至図１４（Ｄ）に示す半導体装置は図１（Ａ）乃至図１（Ｃ）に示す半導体装置より占有面積を縮小することができる。
【０２９８】
さらに、図１４（Ｂ）に示すように、絶縁体１１７ａの上に絶縁体１１７ｂを設けて、導電体１６０ａａと絶縁体１１７ｂの上面が略一致するように設けることにより、導電体１６０ａａと導電体１１４ａの距離をより短縮することができる。さらにトランジスタ５２ａａが導電体１１４ａ、絶縁体１１２ａ及び絶縁体１０６ｃａを絶縁体１１７ａに埋め込む構造とすることにより、導電体１１４ａのチャネル長方向の幅を狭くすることができるので、導電体１６０ａａと導電体１１４ａの寄生容量を抑制しつつ、導電体１６０ａａと導電体１１４ａの距離を短縮することができる。
【０２９９】
なお、図示していないが、図１４（Ａ）乃至図１４（Ｄ）に示す半導体装置の導電体１６０ａａは、図１（Ａ）乃至図１（Ｃ）に示す半導体装置の導電体１１０ａと同様に、さらに導電体１０８ａのチャネル長方向の側面端部とも接していてもよい。つまり、導電体１６０ａａが導電体１０８ａの側面の３方向と接する構造としてもよい。このような構造とすることにより、導電体１６０ａａと導電体１０８ａとをより確実に電気的に接続することができる。
【０３００】
ここで、導電体１６０ａａ及び導電体１６０ａｂとしては、導電体１１０ａとして用いることができる導電体などを用いればよい。絶縁体１１７ａ及び絶縁体１１７ｂとしては、絶縁体１１７として用いることができる絶縁体などを用いればよい。
【０３０１】
なお、図１４（Ａ）乃至図１４（Ｄ）に示す半導体装置のその他の構成については、図１（Ａ）乃至図１（Ｃ）に示す半導体装置の構成を参酌することができる。
【０３０２】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、メモリに適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、他の回路に適用してもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様は、メモリに適用しなくてもよい。例えば、本発明の一態様として、チャネル形成領域に酸化物半導体を含むトランジスタの場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様では、トランジスタは、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などのように、様々な半導体材料を有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様では、トランジスタは、酸化物半導体を有していなくてもよい。
【０３０３】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。
【０３０４】
（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶回路の別の構成例について説明する。
【０３０５】
図１５（Ａ）に記憶回路２０の構成例を示す。また、図１５（Ｂ）に、図１５（Ａ）に示す記憶回路２０の上面図を示す。図１５（Ａ）及び図１５（Ｂ）に示す記憶回路２０は、図２及び図３に示す記憶回路２０と同様に、メモリセル５１がセンスアンプ６１の上に積層された構成を有する。ただし、図１５（Ａ）及び図１５（Ｂ）に示す記憶回路２０はセルアレイ５０のレイアウト方式が折り返し型である。これに対して、図２及び図３に示す記憶回路２０のセルアレイ５０のレイアウト方式は開放型である。図１５（Ａ）及び図１５（Ｂ）に示す記憶回路２０は、セルアレイ５０のレイアウト方式において、図２及び図３に示す記憶回路２０と異なる。
【０３０６】
図１５（Ａ）及び図１５（Ｂ）に示す記憶回路２０では、１つのセンスアンプ６１と、当該１つのセンスアンプ６１の上に積層されている複数のメモリセル５１との組が、２つ設けられている場合を例示している。ただし、本発明の一態様に係る記憶回路２０では、上記組が単数であっても良いし、３つ以上の複数であっても良い。
【０３０７】
また、図１５（Ａ）及び図１５（Ｂ）では、４つのメモリセル５１が、当該複数のメモリセル５１と接続されている１つのセンスアンプ６１と重なっている。ただし、本発明の一態様に係る記憶回路２０では、１つのセンスアンプ６１と重なるメモリセル５１は単数であっても良いし、４つ以外の複数であっても良い。
【０３０８】
なお、図１５（Ａ）及び図１５（Ｂ）では、センスアンプ６１がある配線ＢＬと、当該配線ＢＬに隣接する１本の配線ＢＬと接続されている。また、各センスアンプ６１は、それぞれ配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
【０３０９】
そして、図１５（Ａ）及び図１５（Ｂ）に示すセルアレイ５０は折り返し型であるため、ある配線ＢＬと接続されたメモリセル５１と、当該配線ＢＬに隣接する配線ＢＬと接続されたメモリセル５１とが、同一の配線ＷＬと接続されない構成としている。
【０３１０】
このような構成とすることにより、一つのセンスアンプ６１でデータを読み出すとき、当該センスアンプに接続された２本の配線ＢＬのノイズの影響を低減することができる。よって、記憶回路２０において、読み出し時のエラーを低減させることができる。
【０３１１】
次に、図１６、図１７（Ａ）及び図１７（Ｂ）を用いて本実施の形態に示すセルアレイ５０の構成の一例について説明する。なお、センスアンプ６１の構造は、図１に示すものと同様の構造とすることができるので、そちらを参酌することができる。
【０３１２】
図１６は本実施の形態に示すセルアレイ５０の構成の一部（メモリセル５１ｃ、メモリセル５１ｄ、メモリセル５１ｅ、メモリセル５１ｆ、メモリセル５１ｇ、メモリセル５１ｈ）の上面図である。図１７（Ａ）は図１６の一点鎖線Ｂ１−Ｂ２に対応する断面図であり、図１７（Ｂ）は図１６の一点鎖線Ｂ３−Ｂ４に対応する断面図である。なお、一点鎖線Ｂ１−Ｂ２で示す領域では、トランジスタ５２ｃ及びトランジスタ５２ｄのチャネル長方向における構造を示しており、一点鎖線Ｂ３−Ｂ４で示す領域では、トランジスタ５２ｃのチャネル幅方向における構造を示している。
【０３１３】
メモリセル５１ｃ乃至メモリセル５１ｈのそれぞれの構造は、図１に示すメモリセル５１ａａ、メモリセル５１ａｂとほぼ同様の構造である。メモリセル５１ｃはトランジスタ５２ｃ及び容量素子５３ｃを有し、メモリセル５１ｄはトランジスタ５２ｄ及び容量素子５３ｄを有する。
【０３１４】
よって、図１７（Ａ）（Ｂ）に示す、絶縁体２３２は絶縁体１３２と、導電体２３４ｃは導電体１３４ａと、導電体２３４ｄは導電体１３４ｂと、絶縁体２３６は絶縁体１３６と、導電体２３８ｃは導電体１３８ｃと、導電体２３８ｄは導電体１３８ｄと、絶縁体２４０は絶縁体１４０と、導電体２４２ｃは導電体１４２ａと、導電体２４２ｄは導電体１４２ｂと、絶縁体２４４ｃは絶縁体１４４ａと、絶縁体２４４ｄは絶縁体１４４ｂと、導電体２４６ｃは導電体１４６ａと、導電体２４６ｄは導電体１４６ｂと、絶縁体２４８は絶縁体１４８と、絶縁体２４９は絶縁体１４９と、絶縁体２０１は絶縁体１０１と、絶縁体２０７は絶縁体１０７と、絶縁体２０５は絶縁体１０５と、絶縁体２０３は絶縁体１０３と、絶縁体２０４は絶縁体１０４と、絶縁体２０６ａは絶縁体１０６ａと、半導体２０６ｂは半導体１０６ｂと、導電体２０８ａは導電体１０８ａと、導電体２０８ｂは導電体１０８ｂと、導電体２０８ｃは導電体１０８ｃと、絶縁体２０６ｃｃは絶縁体１０６ｃａと、絶縁体２０６ｃｄは絶縁体１０６ｃｂと、絶縁体２１２ｃは絶縁体１１２ｃと、絶縁体２１２ｄは絶縁体１１２ｄと、導電体２１４ｃは導電体１１４ａと、導電体２１４ｄは導電体１１４ｂと、絶縁体２１７は絶縁体１１７と、導電体２１０ｃは導電体１１０ａと、導電体２１０ｄは導電体１１０ｂと、絶縁体２１６は絶縁体１１６と、導電体２１８ｃは導電体１１８と、絶縁体２１９は絶縁体１１９と同様の構造を有する。
【０３１５】
ただし、折り返し型のレイアウトで配置されるメモリセル５１ｃは、開放型のレイアウトで配置されるメモリセル５１ａａと異なり、容量素子５３ｃのチャネル長方向の長さを拡張することができる。よって、容量素子５３ｃがメモリセル５１ｆ及びメモリセル５１ｅと接続される配線ＷＬと重なるように設けることができる。ここで、メモリセル５１ｆ及びメモリセル５１ｅと接続される配線ＷＬは、導電体２１４ｅであり、導電体２１４ｅは側面と下面を、絶縁体２１２ｅ及び絶縁体２０６ｃｅに覆われている。また、導電体２１４ｅと重なるように、メモリセル５１ｅ及びメモリセル５１ｆのバックゲートとして機能する導電体２０２ｅが設けられている。よって、図１７に示すように、導電体２４２ｃ、絶縁体２４４ｃ及び導電体２４６ｃの少なくとも一部が、導電体２１４ｅ、絶縁体２１２ｅ、絶縁体２０６ｃｅ及び導電体２０２ｅと重なるように設けることができる。
【０３１６】
例えば、トランジスタ５２ｃとトランジスタ５２ａａが同程度の大きさとすると、容量素子５３ｃのチャネル長方向の長さを容量素子５３ａａのチャネル長方向の長さの２倍程度の大きさとすることもできる。
【０３１７】
このように容量素子５３ｃを設けることにより、容量素子５３ｃの静電容量の設定に余裕を持たせることができる。これにより、例えば、絶縁体２４４ｃの厚さを厚くして導電体２４２ｃと導電体２４６ｃとの間の絶縁性の向上を図ることができる。また、例えば、容量素子５３ｃの高さ（導電体２４２ａの高さ、または絶縁体２４０の開口の深さということもできる。）をより低くし、容量素子５３ｃの歩留まり向上を図ることもできる。
【０３１８】
もちろん、図１６に示すメモリセル５１ｄ乃至メモリセル５１ｈも、メモリセル５１ｃと同様の構造とすることができる。よって、図１７（Ａ）に示すように、導電体２４２ｄ、絶縁体２４４ｄ及び導電体２４６ｄの少なくとも一部が、導電体２１４ｇ、絶縁体２１２ｇ、絶縁体２０６ｃｇ及び導電体２０２ｇと重なるように設けることができる。
【０３１９】
また、図１７（Ｂ）に示すように、導電体２４２ｅ、絶縁体２４４ｅ及び導電体２４６ｅの少なくとも一部が、導電体２１４ｃ、絶縁体２１２ｃ、絶縁体２０６ｃｃ及び導電体２０２ｃと重なるように設けることができる。また、図１７（Ｂ）に示すように、導電体２４２ｆ、絶縁体２４４ｆ及び導電体２４６ｆの少なくとも一部が、導電体２１４ｃ、絶縁体２１２ｃ、絶縁体２０６ｃｃ及び導電体２０２ｃと重なるように設けることができる。なお、図１７（Ｂ）に示す導電体２１８ｅは、メモリセル５１ｅ及びメモリセル５１ｇと接続される配線ＢＬとして機能する導電体である。また、図１７（Ｂ）に示す導電体２１８ｆは、メモリセル５１ｆ及びメモリセル５１ｈと接続される配線ＢＬとして機能する導電体である。
【０３２０】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０３２１】
（実施の形態３）
本実施の形態では、図１（Ａ）乃至図１（Ｃ）に示す半導体装置の作製方法の一例について、図１８乃至図２３を用いて説明する。なお、本実施の形態においては、絶縁体１３０より上の、メモリセルの作製方法について説明する。
【０３２２】
初めに、容量素子５３ａａ及び容量素子５３ａｂの作製方法について説明する。
【０３２３】
まず、絶縁体１３０の上に絶縁体１３２となる絶縁体を成膜する。絶縁体１３２となる絶縁体としては、上述の絶縁体１３２に用いることができる絶縁体を用いればよい。絶縁体１３２となる絶縁体の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【０３２４】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０３２５】
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＴＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いないＴＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、ＴＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０３２６】
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【０３２７】
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。またこれにより、成膜した膜にピンホールなどが形成されにくくなる。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【０３２８】
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
【０３２９】
また、スパッタリング法としては、スパッタ用電源に直流電源を用いるＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）スパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法、スパッタ用電源に高周波電源を用いるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）スパッタリング法を用いてもよい。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法、成膜中に基板にも電圧をかけるバイアススパッタリング法、反応性ガス雰囲気で行う反応性スパッタリング法などを用いてもよい。また、平行平板型スパッタリング装置を用いた成膜法である、ＰＥＳＰ（ｐａｒａｌｌｅｌ  ｅｌｅｃｔｒｏｄｅ  ｓｐｕｔｔｅｒｉｎｇ）、又は対向ターゲット式スパッタリング装置を用いた成膜法である、ＶＤＳＰ（ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｐｕｔｔｅｒｉｎｇ）を用いてもよい。
【０３３０】
次に、絶縁体１３２となる絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、開口を有する絶縁体１３２を形成する。なお、単にレジストを形成するという場合、レジストの下に反射防止層を形成する場合も含まれる。
【０３３１】
レジストは、対象物をエッチングなどによって加工した後で除去する。レジストの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したレジストなどを除去しても構わない。
【０３３２】
絶縁体１３２の上に導電体１３４を成膜する（図１８（Ａ）（Ｂ）参照）。導電体１３４としては、上述の導電体１３４ａなどに用いることができる導電体を用いればよい。導電体１３４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３３３】
次に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などを用いて導電体１３４を加工し、絶縁体１３２の開口より上の部分を除去し、絶縁体１３２の開口の中に導電体１３４ａ及び導電体１３４ｂを形成する（図１８（Ｃ）（Ｄ）参照）。
【０３３４】
次に、絶縁体１３２の上に開口を有する絶縁体１３６と、当該開口の中に設けられた導電体１３８ａ及び導電体１３８ｂを形成する（図１８（Ｅ）（Ｆ）参照）。絶縁体１３６は絶縁体１３２と同様の方法で、導電体１３８ａ及び導電体１３８ｂは、導電体１３４ａ及び導電体１３４ｂと同様の方法で作製することができる。
【０３３５】
次に、絶縁体１３６の上に絶縁体１４０となる絶縁体を成膜する。絶縁体１４０となる絶縁体としては、上述の絶縁体１４０に用いることができる絶縁体を用いればよい。絶縁体１４０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１４０となる絶縁体を積層構造としてもよく、例えば、酸化シリコン中に酸化アルミニウムの層を形成しておいてもよい。後述する導電体１４２ａおよび導電体１４２ｂを形成するときのＣＭＰ処理において、当該酸化アルミニウムの層をＣＭＰ処理のストッパーとして機能させることができる。
【０３３６】
次に、絶縁体１４０となる絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、開口を有する絶縁体１４０を形成する（図１８（Ｇ）（Ｈ）参照）。
【０３３７】
絶縁体１４０の上に導電体１４２を成膜する（図１９（Ａ）（Ｂ）参照）。導電体１４２としては、上述の導電体１４２ａなどに用いることができる導電体を用いればよい。導電体１４２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、導電体１４２は絶縁体１４０の開口の中に成膜するので、被覆性の高いＣＶＤ法、ＡＬＤ法などを用いることが好ましい。
【０３３８】
導電体１４２の上に導電体１４３を成膜する（図１９（Ｃ）（Ｄ）参照）。導電体１４３としては、導電体１４２とエッチング選択比をとることができる導電体を用いればよい。導電体１４３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、導電体１４３は絶縁体１４０の開口の中に成膜するので、被覆性の高いＣＶＤ法、ＡＬＤ法などを用いることが好ましい。
【０３３９】
次に、ＣＭＰ法などを用いて導電体１４２及び導電体１４３を加工し、絶縁体１４０の開口より上の部分を除去し、絶縁体１４０の開口の中に導電体１４２ａ、導電体１４３ａ、導電体１４２ｂ及び導電体１４３ｂを形成する（図１９（Ｅ）（Ｆ）参照）。このように、導電体１４３で開口を埋めてＣＭＰ処理などを行うことにより、ＣＭＰ処理で発生する残渣などが当該開口部に堆積することを防ぐことができる。ここで、絶縁体１４０中にＣＭＰ処理のストッパーとなる絶縁体の層を設けておくことで、容易にＣＭＰ処理を行うことができる。
【０３４０】
次に、エッチング処理を行って、導電体１４３ａ及び導電体１４３ｂを除去する。
【０３４１】
次に、絶縁体１４０の上に絶縁体１４４を成膜する（図２０（Ａ）（Ｂ）参照）。絶縁体１４４としては、上述の絶縁体１４４ａなどに用いることができる絶縁体を用いればよい。絶縁体１４４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、絶縁体１４４は絶縁体１４０の開口の中に成膜するので、被覆性の高いＣＶＤ法、ＡＬＤ法などを用いることが好ましい。
【０３４２】
また、絶縁体１４４ａとして上記のＨｉｇｈ−ｋ材料、特にハフニウムを含む酸化物を用いる場合は、結晶構造を有せしめ、比誘電率を増加させるために、加熱処理を行うことが好ましい。
【０３４３】
絶縁体１４４の上に導電体１４６を成膜する（図２０（Ｃ）（Ｄ）参照）。導電体１４６としては、上述の導電体１４６ａなどに用いることができる導電体を用いればよい。導電体１４６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、導電体１４６は絶縁体１４０の開口の中に成膜するので、被覆性の高いＣＶＤ法、ＡＬＤ法などを用いることが好ましい。
【０３４４】
次に、導電体１４６の上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１４４ａ、導電体１４６ａ、絶縁体１４４ｂ及び導電体１４６ｂを形成する。このとき、絶縁体１４４ａは導電体１４２ａの外側まで覆うように形成する。これにより、導電体１４２ａと導電体１４６ａとの間でリーク電流が流れるのを防ぐことができる。
【０３４５】
次に、絶縁体１４０の上に絶縁体１４８を成膜する（図２０（Ｇ）（Ｈ）参照）。絶縁体１４８としては、上述の絶縁体１４８に用いることができる絶縁体を用いればよい。絶縁体１４８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３４６】
このようにして容量素子５３ａａ及び容量素子５３ａｂを形成することができる。
【０３４７】
次に、トランジスタ５２ａａ及びトランジスタ５２ａｂの作製方法について説明する。
【０３４８】
まず、絶縁体１４８の上に絶縁体１４９を成膜する。絶縁体１４９としては、上述の絶縁体１４９に用いることができる絶縁体を用いればよい。絶縁体１４９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３４９】
次に、絶縁体１４９の上に絶縁体１０１を成膜する（図２１（Ａ）（Ｂ）参照）。絶縁体１０１としては上述の絶縁体１０１に用いることができる絶縁体を用いればよい。絶縁体１０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３５０】
次に、絶縁体１０１の上に開口を有する絶縁体１０７と、当該開口の中に設けられた導電体１０２ａ及び導電体１０２ｂを形成する（図２１（Ｃ）（Ｄ）参照）。絶縁体１０７は絶縁体１３２と同様の方法で、導電体１０２ａ及び導電体１０２ｂは、導電体１３４ａ及び導電体１３４ｂと同様の方法で作製することができる。
【０３５１】
次に、絶縁体１０５を成膜する。絶縁体１０５としては上述の絶縁体１０５に用いることができる絶縁体を用いればよい。絶縁体１０５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１０５中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行ってもよい。
【０３５２】
次に、絶縁体１０３を成膜する。絶縁体１０３としては上述の絶縁体１０３に用いることができる絶縁体を用いればよい。絶縁体１０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１０３中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行ってもよい。
【０３５３】
次に、絶縁体１０４を成膜する（図２１（Ｅ）（Ｆ）参照）。絶縁体１０４としては上述の絶縁体１０４に用いることができる絶縁体を用いればよい。絶縁体１０４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１０４中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行うことが好ましい。
【０３５４】
また、後で形成する半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面にＣＭＰ処理などの平坦化処理を行って平坦性の向上を図ってもよい。
【０３５５】
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０５、絶縁体１０３及び絶縁体１０４中の水、または水素をさらに低減させることができる。また、絶縁体１０４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【０３５６】
次に、絶縁体１０６ａとなる絶縁体を成膜する。絶縁体１０６ａとなる絶縁体としては上述の絶縁体１０６ａとして用いることができる絶縁体または半導体などを用いればよい。絶縁体１０６ａとなる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１０６ａとなる絶縁体の成膜は、基板を加熱しながら行うことが好ましい。
【０３５７】
次に、半導体１０６ｂとなる半導体を成膜する。半導体１０６ｂとなる半導体としては上述の半導体１０６ｂとして用いることができる半導体を用いればよい。半導体１０６ｂとなる半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、半導体１０６ｂとなる半導体の成膜は、基板を加熱しながら行うことが好ましい。なお、絶縁体１０６ａとなる絶縁体の成膜と、半導体１０６ｂとなる半導体の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０３５８】
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０６ａ、半導体１０６ｂの水素濃度を低減させることができる場合がある。また、絶縁体１０６ａ及び半導体１０６ｂの酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１０６ａ及び半導体１０６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。絶縁体１０６ａ及び半導体１０６ｂとして後述するＣＡＡＣ−ＯＳを用いる場合、加熱処理を行うことで、ピーク強度が高くなり、半値全幅が小さくなる。即ち、加熱処理によってＣＡＡＣ−ＯＳの結晶性が高くなる。
【０３５９】
当該加熱処理により、絶縁体１０４から絶縁体１０６ａとなる絶縁体、及び半導体１０６ｂとなる半導体に酸素を供給することができる。絶縁体１０４に対して加熱処理を行うことにより、極めて容易に酸素を絶縁体１０６ａとなる絶縁体、及び半導体１０６ｂとなる半導体に供給することができる。
【０３６０】
ここで、絶縁体１０３は、酸素をブロックするバリア膜として機能する。絶縁体１０３が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素が絶縁体１０４より下層に拡散することを防ぐことができる。
【０３６１】
このように絶縁体１０６ａとなる絶縁体、及び半導体１０６ｂとなる半導体に酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
【０３６２】
また、高密度プラズマ処理などを行ってもよい。高密度プラズマは、マイクロ波を用いて生成すればよい。高密度プラズマ処理では、例えば、酸素、亜酸化窒素などの酸化性ガスを用いればよい。または、酸化性ガスと、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、の混合ガスを用いてもよい。高密度プラズマ処理において、基板にバイアスを印加してもよい。これにより、プラズマ中の酸素イオンなどを基板側に引き込むことができる。高密度プラズマ処理は基板を加熱しながら行ってもよい。例えば、上記加熱処理の代わりに高密度プラズマ処理を行う場合、上記加熱処理の温度より低温で同様の効果を得ることができる。高密度プラズマ処理は、絶縁体１０６ａとなる絶縁体の成膜前に行ってもよいし、半導体１０６ｂの形成後に行ってもよいし、絶縁体１１７の形成後などに行ってもよい。
【０３６３】
次に、導電体１０８となる導電体を成膜する。導電体１０８となる導電体としては上述の導電体１０８ａ、導電体１０８ｂ及び導電体１０８ｃとして用いることができる導電体を用いればよい。導電体１０８となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３６４】
次に、導電体１０８となる導電体の上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０８、半導体１０６ｂ及び絶縁体１０６ａを形成する（図２１（Ｇ）（Ｈ）参照）。
【０３６５】
次に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁体１０４、絶縁体１０３及び絶縁体１０５、絶縁体１０６ａ及び半導体１０６ｂ中の水、または水素をさらに低減させることができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気で行ってもよい。また、酸化性ガスを含む雰囲気で行ってもよい。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【０３６６】
ここまで行った熱処理によって、下層のトランジスタ９０や、容量素子５３ａａ及び容量素子５３ａｂの作製時に混入した水、水素などの酸化物半導体に影響を与える不純物を酸化物半導体の成膜前に低減させておくことができる。さらに、酸化物半導体成膜後に行うプロセスの温度をこれまでの熱処理以下の温度とすることによって、不純物の拡散による影響を小さくすることができる。
【０３６７】
絶縁体１０６ａ及び半導体１０６ｂを形成し、絶縁体１０４の表面が露出されている段階で熱処理を行うことにより、絶縁体１０６ａ及び半導体１０６ｂに水、水素が供給されるのを抑制しながら、絶縁体１０４、絶縁体１０３及び絶縁体１０５中の水、または水素をさらに低減させることができる。
【０３６８】
また、上述の絶縁体１０６ａ及び半導体１０６ｂを形成する際に、水素および炭素などの不純物を含むエッチングガスなどを用いる場合、絶縁体１０６ａ及び半導体１０６ｂなどに水素および炭素などの不純物が取り込まれる場合がある。このように絶縁体１０６ａ及び半導体１０６ｂの形成後にさらに熱処理を行うことにより、エッチングの際に取り込まれた水素および炭素などの不純物を脱離させることができる。
【０３６９】
また、熱処理の代わりに上述の高密度プラズマ処理を行ってもよいし、熱処理の後で上述の高密度プラズマ処理を行ってもよい。これにより、半導体１０６ｂなどにおいて、取り込まれた水素および炭素などの不純物を脱離させ、酸素欠損を酸素で埋めることができる。
【０３７０】
次に、絶縁体１１７となる絶縁体を成膜する。絶縁体１１７となる絶縁体としては上述の絶縁体１１７に用いることができる絶縁体を用いればよい。絶縁体１１７となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３７１】
ここで、絶縁体１１７の成膜は、プラズマを用いて行うことが好ましく、スパッタリング法を用いて行うことがより好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがさらに好ましい。
【０３７２】
スパッタリング法で絶縁体１１７となる絶縁体の成膜をおこなうことにより、成膜と同時に絶縁体１０４の表面（絶縁体１１７形成後は絶縁体１０４と絶縁体１１７の界面）近傍に酸素が添加される。ここで、酸素は、例えば、酸素ラジカルとして絶縁体１０４に添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、又は酸素イオンなどの状態で絶縁体１０４に添加されてもよい。なお、酸素の添加に伴い、絶縁体１０４中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素を過剰酸素と呼ぶこともできる。なお、スパッタリングの酸素ガス流量や成膜電力は、酸素の添加量などに応じて適宜決定すればよい。
【０３７３】
次に、絶縁体１１７となる絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１１７、導電体１０８ａ、導電体１０８ｂ及び導電体１０８ｃを形成する（図２２（Ａ）（Ｂ）参照。）。
【０３７４】
また、半導体１０６ｂの導電体１０８ａ、導電体１０８ｂまたは導電体１０８ｃと接する領域において、低抵抗領域が形成されることがある。また、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間、または導電体１０８ｂと導電体１０８ｃの間に、導電体１０８ａ、導電体１０８ｂまたは導電体１０８ｃと重なった領域より厚さの薄い領域を有することがある。これは、導電体１０８ａ、導電体１０８ｂ及び導電体１０８ｃを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成される。
【０３７５】
次に、絶縁体１１７の上に絶縁体１０６ｃを成膜する。絶縁体１０６ｃとしては上述の絶縁体１０６ｃａなどとして用いることができる絶縁体または半導体などを用いればよい。絶縁体１０６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体１０６ｃの成膜の前に、半導体１０６ｂなどの表面をエッチングしても構わない。例えば、希ガスを含むプラズマを用いてエッチングすることができる。その後、大気に暴露することなく連続で絶縁体１０６ｃを成膜することにより、半導体１０６ｂと絶縁体１０６ｃとの界面への不純物の混入を低減することができる。膜と膜との界面などに存在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純物の混入を低減することにより、トランジスタに安定した電気特性を付与することができる。
【０３７６】
次に、絶縁体１０６ｃの上に絶縁体１１２を成膜する。絶縁体１１２としては上述の絶縁体１１２ａなどとして用いることができる絶縁体を用いればよい。絶縁体１１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１０６ｃの成膜と、絶縁体１１２の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０３７７】
次に、絶縁体１１２の上に導電体１１４を成膜する（図２２（Ｃ）（Ｄ）参照）。導電体１１４としては、上述の導電体１１４ａなどとして用いることができる導電体を用いればよい。導電体１１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１１２の成膜と、導電体１１４の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０３７８】
次に、導電体１１４の上から絶縁体１１７が露出するまでＣＭＰ法などを用いて研磨をすることで、導電体１１４ａ、絶縁体１１２ａ、絶縁体１０６ｃａ、導電体１１４ｂ、絶縁体１１２ｂおよび絶縁体１０６ｃｂを形成する（図２２（Ｅ）（Ｆ）参照）。導電体１１４ａ、絶縁体１１２ａは、それぞれトランジスタ５２ａａのゲート電極およびゲート絶縁体としての機能を有する。また、導電体１１４ｂ、絶縁体１１２ｂは、それぞれトランジスタ５２ａｂのゲート電極およびゲート絶縁体としての機能を有する。上述の方法によって、導電体１１４ａ、絶縁体１１２ａ、絶縁体１０６ｃａ、導電体１１４ｂ、絶縁体１１２ｂおよび絶縁体１０６ｃｂを自己整合的に形成することができる。
【０３７９】
次に、絶縁体１１７の上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１１７、絶縁体１０４、絶縁体１０３、絶縁体１０５、絶縁体１０７、絶縁体１０１、絶縁体１４９及び絶縁体１４８に導電体１４６ａに達する開口と、導電体１４６ｂに達する開口を形成する（図２３（Ａ）（Ｂ）参照）。
【０３８０】
次に、絶縁体１１７の上に導電体１１０ａ及び導電体１１０ｂとなる導電体を成膜する。当該導電体としては、上述の導電体１１０ａ、導電体１１０ｂとして用いることができる導電体を用いればよい。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３８１】
次に、ＣＭＰ法などを用いて導電体１１０ａ及び導電体１１０ｂとなる導電体を加工し、絶縁体１１７の開口より上の部分を除去し、絶縁体１１７の開口の中に導電体１１０ａ及び導電体１１０ｂを形成する（図２３（Ｃ）（Ｄ）参照）。
【０３８２】
次に、絶縁体１１７の上に絶縁体１１６を成膜する。絶縁体１１６としては上述の絶縁体を用いればよい。絶縁体１１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３８３】
ここで、絶縁体１１６として、酸化アルミニウムなどの酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けることが好ましい。
【０３８４】
絶縁体１１６の成膜は、プラズマを用いて行うことが好ましく、スパッタリング法を用いて行うことがより好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがさらに好ましい。
【０３８５】
スパッタリング法で絶縁体１１６の成膜をおこなうことにより、成膜と同時に絶縁体１１７の表面（絶縁体１１６成膜後は絶縁体１１７と絶縁体１１６の界面）近傍に酸素が添加される。ここで、酸素は、例えば、酸素ラジカルとして絶縁体１１７に添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、又は酸素イオンなどの状態で絶縁体１１７に添加されてもよい。なお、酸素の添加に伴い、絶縁体１１７中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素を過剰酸素と呼ぶこともできる。なお、スパッタリングの酸素ガス流量や成膜電力は、酸素の添加量などに応じて適宜決定すればよい。
【０３８６】
次に、加熱処理を行うことが好ましい。加熱処理を行うことにより、絶縁体１１７に添加した酸素を拡散させ、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃａ、絶縁体１０６ｃｂに供給することができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
【０３８７】
また、当該加熱処理は、半導体１０６ｂ成膜後の加熱処理よりも低い温度が好ましい。半導体１０６ｂ成膜後の加熱処理との温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体１０４などから余分に過剰酸素（酸素）が放出することを抑えることができる。なお、絶縁体１１６成膜後の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合（例えば絶縁体１１６の成膜で同等の加熱が行われる場合）、行わなくてもよい場合がある。
【０３８８】
当該加熱処理により、絶縁体１１７中に添加された酸素を絶縁体１０４、絶縁体１１２ａ又は絶縁体１１２ｂ中に拡散させる。絶縁体１１６は、絶縁体１１７より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。このような絶縁体１１６が絶縁体１１７上に形成されているので、絶縁体１１７中を拡散する酸素が絶縁体１１７の上方に拡散せず、絶縁体１１７を主に横方向又は下方向に拡散していく。
【０３８９】
絶縁体１０４、絶縁体１１７、絶縁体１１２ａ又は絶縁体１１２ｂ中を拡散する酸素は、絶縁体１０６ａ、絶縁体１０６ｃａ、絶縁体１０６ｃｂ及び半導体１０６ｂに供給される。このとき、酸素をブロックする機能を有する絶縁体１０３が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素が絶縁体１０４より下層に拡散することを防ぐことができる。
【０３９０】
このようにして、絶縁体１０６ａ、絶縁体１０６ｃａ、絶縁体１０６ｃｂ及び半導体１０６ｂ、特に半導体１０６ｂでチャネルが形成される領域に酸素を効果的に供給することができる。このように絶縁体１０６ａ、絶縁体１０６ｃａ、絶縁体１０６ｃｂ及び半導体１０６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
【０３９１】
なお、絶縁体１１６成膜後の加熱処理は、絶縁体１１６成膜後ならばいつ行ってもよい。例えば、絶縁体１１９の成膜後に行ってもよい。
【０３９２】
このようにして、メモリセル５１ａａのトランジスタ５２ａａ及び容量素子５３ａａと、メモリセル５１ａｂのトランジスタ５２ａｂ及び容量素子５３ａｂと、を形成することができる。
【０３９３】
次に、絶縁体１１９を成膜する。絶縁体１１９としては上述の絶縁体を用いればよい。絶縁体１１９の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３９４】
次に、絶縁体１１９上にレジストなどを形成し、絶縁体１１９、絶縁体１１６、絶縁体１１７に開口を形成する。それから、当該開口を埋め込むように導電体１１８となる導電体を成膜する。導電体１１８となる導電体としては、上述の導電体を用いることができる。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３９５】
次に、ＣＭＰ法などを用いて導電体１１８となる導電体を加工し、絶縁体１１９の開口より上の部分を除去し、絶縁体１１９、絶縁体１１６及び絶縁体１１７の開口の中に導電体１１８を形成する（図２３（Ｅ）（Ｆ）参照）。
【０３９６】
以上の工程により、図１（Ａ）乃至図１（Ｃ）に示す半導体装置を作製することができる。
【０３９７】
なお、以上の作製工程において、複数回熱処理を行ったが、これらの熱処理を後の工程に進むほど低温で行うことで、後の工程で行う熱処理による不純物の熱拡散などの影響を低減することができる。特に、本実施の形態に示す半導体装置では、Ｈｉｇｈ−ｋ材料の高温の熱処理をトランジスタ５２ａａ（トランジスタ５２ａｂ）の形成前に行うことができるので、上記熱処理を容易に行うことができる。
【０３９８】
上記の通り、本実施の形態に示す半導体装置において、Ｈｉｇｈ−ｋ材料を容量素子５３ａａ（容量素子５３ａｂ）に用いる場合、例えば７００℃程度の高温の熱処理が必要になる。このため、容量素子５３ａａ（容量素子５３ａｂ）より下層の配線、プラグなどの材料としては、Ｗ、窒化チタン、窒化タンタルなどの高融点金属を用いることが好ましい。また、配線抵抗を下げるためにＣｕなどの低融点金属を用いる場合、容量素子５３ａａ（容量素子５３ａｂ）より上の層で用いることが好ましい。このように、Ｈｉｇｈ−ｋ材料を用いて容量素子５３ａａ（容量素子５３ａｂ）を形成することにより、占有面積を低減し、記憶容量を大きくすることができる。よって、本実施の形態に示す半導体装置を、大容量が要求される主記憶装置などに用いることができる。
【０３９９】
また、本実施の形態に示す半導体装置において、銅などの低抵抗材料を用いて配線等を作製する場合は、高温の熱処理で銅など低融点の金属が融解するおそれがあるので、各工程の熱処理温度を４００℃乃至４５０℃程度に抑えておくことが好ましい。このように、配線抵抗を低くすることで信号の伝達速度を向上させることができる。よって、本実施の形態に示す半導体装置を、キャッシュメモリとして機能する記憶装置（例えば、ＣＰＵチップの組み込みＤＲＡＭと同等の機能を有する記憶装置）などに用いることができる。
【０４００】
（実施の形態４）
本実施の形態では、酸化物半導体の構造について説明する。
【０４０１】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０４０２】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０４０３】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０４０４】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０４０５】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０４０６】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０４０７】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０４０８】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２４（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０４０９】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２４（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２４（Ｅ）に示す。図２４（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２４（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２４（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０４１０】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０４１１】
図２５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０４１２】
図２５（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０４１３】
また、図２５（Ｂ）および図２５（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２５（Ｄ）および図２５（Ｅ）は、それぞれ図２５（Ｂ）および図２５（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２５（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０４１４】
図２５（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０４１５】
図２５（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０４１６】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０４１７】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０４１８】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０４１９】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０４２０】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０４２１】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０４２２】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０４２３】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２６（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２６（Ｂ）に示す。図２６（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０４２４】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２６（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０４２５】
図２６（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０４２６】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４２７】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０４２８】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０４２９】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０４３０】
図２７に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２７（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２７（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２７（Ａ）および図２７（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０４３１】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０４３２】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０４３３】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０４３４】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０４３５】
図２８は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２８より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２８より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２８より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０４３６】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０４３７】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０４３８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０４３９】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０４４０】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４４１】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０４４２】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路を有する半導体装置の一例について、図２９乃至図３５を用いて説明する。
【０４４３】
図２９（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。
【０４４４】
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
【０４４５】
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
【０４４６】
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０４４７】
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
【０４４８】
図２９（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図２９（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
【０４４９】
図２９（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図２９（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
【０４５０】
図２９（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図２９（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
【０４５１】
図２９（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図２９（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。
【０４５２】
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
【０４５３】
また図３０（Ａ）、（Ｂ）には、図２９（Ｄ）、（Ｅ）の変形例を示す。
【０４５４】
図３０（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
【０４５５】
図３０（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
【０４５６】
また図３１（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図３１（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
【０４５７】
また図３１（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図３１（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
【０４５８】
なお上述した電圧生成回路９０３の回路構成は、図３１（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図３２（Ａ）乃至（Ｃ）、図３３（Ａ）、（Ｂ）に示す。
【０４５９】
図３２（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図３２（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０４６０】
また図３２（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図３２（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０４６１】
また図３２（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図３２（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
【０４６２】
また図３３（Ａ）に示す電圧生成回路９０３Ｄは、図３１（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１６乃至Ｍ２０に置き換えた構成に相当する。図３３（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至Ｍ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０４６３】
また図３３（Ｂ）に示す電圧生成回路９０３Ｅは、図３３（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至Ｍ２０を、バックゲートを有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図３３（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
【０４６４】
なお電圧生成回路９０３の変形例は、図３１（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図３４（Ａ）乃至（Ｃ）、図３５（Ａ）、（Ｂ）に示す。図３４（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図３４（Ｂ）に示す電圧生成回路９０５Ｂは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。
【０４６５】
図３４（Ａ）乃至（Ｃ）、図３５（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅでは、図３２（Ａ）乃至（Ｃ）、図３３（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図３４（Ａ）乃至（Ｃ）、図３５（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅは、電圧生成回路９０３Ａ乃至９０３Ｅと同様に、効率的に電圧ＶＳＳから電圧ＶＮＥＧへの降圧を図ることができる。
【０４６６】
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
【０４６７】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【０４６８】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図３６、図３７を用いて説明する。
【０４６９】
図３６（Ａ）では上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０４７０】
上記実施の形態に示すようなトランジスタで構成される回路部は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０４７１】
後工程については、図３６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０４７２】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０４７３】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０４７４】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０４７５】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０４７６】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０４７７】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置または記憶回路を含む構成とすることができる。そのため、消費電力の低減が図られた電子部品を実現することができる。
【０４７８】
また、完成した電子部品の斜視模式図を図３６（Ｂ）に示す。図３６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図３６（Ｂ）に示す電子部品１７００は、リード１７０１及び回路部１７０３を示している。図３６（Ｂ）に示す電子部品１７００は、例えばプリント基板１７０２に実装される。このような電子部品１７００が複数組み合わされて、それぞれがプリント基板１７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板１７０４は、電子機器等の内部に設けられる。
【０４７９】
また、本発明の一態様に係る半導体装置、記憶回路、電子部品は、表示機器、コンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。また、先の実施の形態に示す半導体装置をメモリチップに用い、これをパッケージングしてメインメモリのモジュール（例えばＤＲＡＭモジュールと代替できる機能を有するもの）にすることができる。
【０４８０】
その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図３７に示す。
【０４８１】
図３７（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図３７（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０４８２】
図３７（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０４８３】
図３７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
【０４８４】
図３７（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
【０４８５】
図３７（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０４８６】
図３７（Ｆ）は乗用車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、乗用車の各種集積回路に用いることができる。
【０４８７】
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
【符号の説明】
【０４８８】
２０    記憶回路
３０    メインアンプ
４０    入出力回路
５０    セルアレイ
５１    メモリセル
５１ａ    メモリセル
５１ａａ    メモリセル
５１ａｂ    メモリセル
５１ｂ    メモリセル
５１ｃ    メモリセル
５１ｄ    メモリセル
５１ｅ    メモリセル
５１ｆ    メモリセル
５１ｇ    メモリセル
５１ｈ    メモリセル
５２    トランジスタ
５２ａａ    トランジスタ
５２ａｂ    トランジスタ
５２ｃ    トランジスタ
５２ｄ    トランジスタ
５３    容量素子
５３ａａ    容量素子
５３ａｂ    容量素子
５３ｃ    容量素子
５３ｄ    容量素子
５４ａ    領域
５４ｂ    領域
６０    センスアンプ回路
６１    センスアンプ
６１ａ    センスアンプ
６１ｂ    センスアンプ
６１ｃ    センスアンプ
６１ｄ    センスアンプ
６２    増幅回路
６３    スイッチ回路
６４    プリチャージ回路
７０    駆動回路
７１    ローデコーダ
７５    アレイ
８０    駆動回路
８１    ローデコーダ
８２    カラムデコーダ
８３    メインアンプ
８４    回路
８５    バッファ
９０    トランジスタ
９１    トランジスタ
９２    トランジスタ
９３    トランジスタ
９４    トランジスタ
９５    トランジスタ
９６    トランジスタ
９７    トランジスタ
９８    トランジスタ
９９    トランジスタ
１００    記憶装置
１０１    絶縁体
１０２ａ    導電体
１０２ｂ    導電体
１０３    絶縁体
１０４    絶縁体
１０５    絶縁体
１０６ａ    絶縁体
１０６ａａ    絶縁体
１０６ａｂ    絶縁体
１０６ｂ    半導体
１０６ｂａ    半導体
１０６ｂｂ    半導体
１０６ｃ    絶縁体
１０６ｃａ    絶縁体
１０６ｃｂ    絶縁体
１０７    絶縁体
１０７ａ    絶縁体
１０７ｂ    絶縁体
１０８    導電体
１０８ａ    導電体
１０８ｂ    導電体
１０８ｂａ    導電体
１０８ｂｂ    導電体
１０８ｃ    導電体
１０９ａ    低抵抗領域
１０９ｂ    低抵抗領域
１１０ａ    導電体
１１０ｂ    導電体
１１０ｃ    導電体
１１０ｃａ    導電体
１１０ｃｂ    導電体
１１０ｄ    導電体
１１０ｄａ    導電体
１１０ｄｂ    導電体
１１０ｅ    導電体
１１０ｅａ    導電体
１１０ｅｂ    導電体
１１２    絶縁体
１１２ａ    絶縁体
１１２ｂ    絶縁体
１１２ｃ    絶縁体
１１２ｄ    絶縁体
１１４    導電体
１１４ａ    導電体
１１４ｂ    導電体
１１６    絶縁体
１１７    絶縁体
１１７ａ    絶縁体
１１７ｂ    絶縁体
１１８    導電体
１１９    絶縁体
１２０    半導体基板
１２１    低抵抗領域
１２２    素子分離領域
１２３    低抵抗領域
１２４    絶縁体
１２５    絶縁体
１２６    導電体
１２８    絶縁体
１３０    絶縁体
１３２    絶縁体
１３４    導電体
１３４ａ    導電体
１３４ｂ    導電体
１３６    絶縁体
１３８ａ    導電体
１３８ｂ    導電体
１３８ｃ    導電体
１３８ｄ    導電体
１４０    絶縁体
１４２    導電体
１４２ａ    導電体
１４２ａｄ    導電体
１４２ａｅ    導電体
１４２ｂ    導電体
１４２ｇ    導電体
１４３    導電体
１４３ａ    導電体
１４３ｂ    導電体
１４４    絶縁体
１４４ａ    絶縁体
１４４ａｄ    絶縁体
１４４ｂ    絶縁体
１４４ｇ    絶縁体
１４６    導電体
１４６ａ    導電体
１４６ａｄ    導電体
１４６ｂ    導電体
１４８    絶縁体
１４９    絶縁体
１５０    導電体
１５２    導電体
１５４    導電体
１５５    絶縁体
１５６    導電体
１５７    絶縁体
１５８    導電体
１５９    絶縁体
１６０ａａ    導電体
１６０ａｂ    導電体
１６０ｂａ    導電体
１６０ｂｂ    導電体
２０１    絶縁体
２０２ｃ    導電体
２０２ｅ    導電体
２０２ｇ    導電体
２０３    絶縁体
２０４    絶縁体
２０５    絶縁体
２０６ａ    絶縁体
２０６ｂ    半導体
２０６ｃｃ    絶縁体
２０６ｃｄ    絶縁体
２０６ｃｅ    絶縁体
２０６ｃｇ    絶縁体
２０７    絶縁体
２０８ａ    導電体
２０８ｂ    導電体
２０８ｃ    導電体
２１０ｃ    導電体
２１０ｄ    導電体
２１２ｃ    絶縁体
２１２ｄ    絶縁体
２１２ｅ    絶縁体
２１２ｇ    絶縁体
２１４ｃ    導電体
２１４ｄ    導電体
２１４ｅ    導電体
２１４ｇ    導電体
２１６    絶縁体
２１７    絶縁体
２１８ｃ    導電体
２１８ｅ    導電体
２１８ｆ    導電体
２１９    絶縁体
２３２    絶縁体
２３４ｃ    導電体
２３４ｄ    導電体
２３６    絶縁体
２３８ｃ    導電体
２３８ｄ    導電体
２４０    絶縁体
２４２ａ    導電体
２４２ｃ    導電体
２４２ｄ    導電体
２４２ｅ    導電体
２４２ｆ    導電体
２４４ｃ    絶縁体
２４４ｄ    絶縁体
２４４ｅ    絶縁体
２４４ｆ    絶縁体
２４６ｃ    導電体
２４６ｄ    導電体
２４６ｅ    導電体
２４６ｆ    導電体
２４８    絶縁体
２４９    絶縁体
９００    半導体装置
９０１    電源回路
９０２    回路
９０３    電圧生成回路
９０３Ａ    電圧生成回路
９０３Ｂ    電圧生成回路
９０３Ｃ    電圧生成回路
９０３Ｄ    電圧生成回路
９０３Ｅ    電圧生成回路
９０４    回路
９０５    電圧生成回路
９０５Ａ    電圧生成回路
９０５Ｅ    電圧生成回路
９０６    回路
９１１    トランジスタ
９１２    トランジスタ
９１２Ａ    トランジスタ
９１２Ｂ    トランジスタ
９２１    制御回路
９２２    トランジスタ
１７００    電子部品
１７０１    リード
１７０２    プリント基板
１７０３    回路部
１７０４    回路基板
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
0006802657.tif 000002
【図２】
0006802657.tif 000003
【図３】
0006802657.tif 000004
【図４】
0006802657.tif 000005
【図５】
0006802657.tif 000006
【図６】
0006802657.tif 000007
【図７】
0006802657.tif 000008
【図８】
0006802657.tif 000009
【図９】
0006802657.tif 000010
【図１０】
0006802657.tif 000011
【図１１】
0006802657.tif 000012
【図１２】
0006802657.tif 000013
【図１３】
0006802657.tif 000014
【図１４】
0006802657.tif 000015
【図１５】
0006802657.tif 000016
【図１６】
0006802657.tif 000017
【図１７】
0006802657.tif 000018
【図１８】
0006802657.tif 000019
【図１９】
0006802657.tif 000020
【図２０】
0006802657.tif 000021
【図２１】
0006802657.tif 000022
【図２２】
0006802657.tif 000023
【図２３】
0006802657.tif 000024
【図２４】
0006802657.tif 000025
【図２５】
0006802657.tif 000026
【図２６】
0006802657.tif 000027
【図２７】
0006802657.tif 000028
【図２８】
0006802657.tif 000029
【図２９】
0006802657.tif 000030
【図３０】
0006802657.tif 000031
【図３１】
0006802657.tif 000032
【図３２】
0006802657.tif 000033
【図３３】
0006802657.tif 000034
【図３４】
0006802657.tif 000035
【図３５】
0006802657.tif 000036
【図３６】
0006802657.tif 000037
【図３７】
0006802657.tif 000038