(57)【特許請求の範囲】
【請求項１】
複数行及び複数列に渡って配列された複数の画素を有し、前記複数の画素の各々がアナログ基準信号及びアナログ画像信号を生成する画素部と、
複数のゲインを設定可能であって、前記複数の画素の各々が生成する前記アナログ基準信号及び前記アナログ画像信号の各々を前記複数のゲインのいずれかで増幅する増幅器と、
前記画素部の列に対応して各々が設けられ、各々が、前記増幅器によって増幅された前記アナログ基準信号をデジタル基準信号にアナログデジタル変換し、前記増幅器によって増幅された前記アナログ画像信号をデジタル画像信号にアナログデジタル変換する複数の列回路部と、
前記複数の列回路部の各々の前記デジタル基準信号が入力される基準信号出力線と、
前記複数の列回路部の各々の前記デジタル画像信号が入力される画像信号出力線と、
前記基準信号出力線から入力される前記デジタル基準信号の値であるデジタル信号値と閾値との比較を行う閾値比較部と、
前記閾値比較部の前記比較の結果が、前記デジタル信号値が前記閾値よりも小さいことを示す場合には、前記デジタル基準信号と前記デジタル画像信号との差分である第１の値を出力し、前記閾値比較部の前記比較の結果が、前記デジタル信号値が前記閾値よりも大きいことを示す場合には、前記第１の値とは異なる第２の値を出力する差分処理部と
を有することを特徴とする撮像装置。
【請求項２】
前記閾値比較部は前記比較として、前記デジタル信号値として前記デジタル基準信号の値と、前記閾値として所定のデジタル基準信号判定値との比較を行うことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記デジタル基準信号判定値は、前記アナログ基準信号のアナログデジタル変換の処理が飽和しない範囲内の値に設定されていることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記デジタル基準信号判定値は、前記複数の画素の各々が有する光電変換部に電荷が飽和しない範囲内の値に設定されていることを特徴とする請求項２に記載の撮像装置。
【請求項５】
前記複数の列回路部の各々において行われるアナログデジタル変換の分解能が可変であることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記第２の値は、白レベルに相当することを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項７】
前記第２の値は、前記デジタル画像信号の入力値に相当することを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項８】
前記第２の値は、前記デジタル画像信号と、黒レベルとの差に相当することを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項９】
前記閾値比較部は、前記撮像装置の外部での信号処理に用いられるフラグ信号として、判定結果を示す信号を出力することを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１０】
前記複数の列回路部の各々は、前記画素の各々との間で差動回路を構成し、
前記差動回路によりアナログデジタル変換が行われることを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の撮像装置と、
前記撮像装置から出力される信号を処理する映像信号処理部と
を有する撮像システム。
【請求項１２】
複数行及び複数列に渡って配列された複数の画素を有し、前記複数の画素の各々がアナログ基準信号及びアナログ画像信号を生成する画素部と、
複数のゲインを設定可能であって、前記複数の画素の各々が生成する前記アナログ基準信号及び前記アナログ画像信号の各々を前記複数のゲインのいずれかで増幅する増幅器と、
前記画素部の列に対応して各々が設けられ、各々が、前記増幅器によって増幅された前記アナログ基準信号をデジタル基準信号にアナログデジタル変換し、前記増幅器によって増幅された前記アナログ画像信号をデジタル画像信号にアナログデジタル変換する複数の列回路部と、
前記複数の列回路部の各々の前記デジタル基準信号が入力される基準信号出力線と、
前記複数の列回路部の各々の前記デジタル画像信号が入力される画像信号出力線と、
を有する撮像装置から出力される前記デジタル基準信号及び前記デジタル画像信号の信号処理方法であって、
前記基準信号出力線から入力される前記デジタル基準信号の値であるデジタル信号値と閾値との比較を行い、
前記比較の結果が、前記デジタル信号値が前記閾値よりも小さいことを示す場合には、前記デジタル基準信号と前記デジタル画像信号との差分である第１の値を出力し、前記比較の結果が、前記デジタル信号値が前記閾値よりも大きいことを示す場合には、前記第１の値とは異なる第２の値を出力することを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置、撮像システム及び信号処理方法に関する。
【背景技術】
【０００２】
撮像装置の光電変換部に高輝度の光が入射すると、光電変換部で生成された電荷がフローティングディフュージョン（ＦＤ）にオーバーフローし、暗状態に相当する基準信号の値が大きくなることがある。そのため、画像信号と基準信号の差分で求める信号の値が、実際の輝度に相当する値よりも小さくなることがある。このような場合、実際には高輝度な部分が低輝度に見える画像が出力される黒沈み現象が発生することがある。
【０００３】
特許文献１には、上述の黒沈み現象を抑制するために、画素から読み出したアナログ信号のレベルに基づいて光電変換部の飽和を検出する比較回路を各列の列回路に設けた技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６８７３３６３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された技術では、各列の列回路に飽和を検出する比較回路を設けている。そのため、回路規模が大きくなり得る。
【０００６】
本発明は上述した課題に鑑みてなされたものであり、黒沈み現象の影響を低減しつつ、回路規模の増大を抑えることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一観点に係る撮像装置は、複数行及び複数列に渡って配列された複数の画素を有し、前記複数の画素の各々がアナログ基準信号及びアナログ画像信号を生成する画素部と、複数のゲインを設定可能であって、前記複数の画素の各々が生成する前記アナログ基準信号及び前記アナログ画像信号の各々を前記複数のゲインのいずれかで増幅する増幅器と、前記画素部の列に対応して各々が設けられ、各々が、前記増幅器によって増幅された前記アナログ基準信号をデジタル基準信号にアナログデジタル変換し、前記増幅器によって増幅された前記アナログ画像信号をデジタル画像信号にアナログデジタル変換する複数の列回路部と、前記複数の列回路部の各々の前記デジタル基準信号が入力される基準信号出力線と、前記複数の列回路部の各々の前記デジタル画像信号が入力される画像信号出力線と、前記基準信号出力線から入力される前記デジタル基準信号の値であるデジタル信号値と閾値との比較を行う閾値比較部と、前記閾値比較部の前記比較の結果が、前記デジタル信号値が前記閾値よりも小さいことを示す場合には、前記デジタル基準信号と前記デジタル画像信号との差分である第１の値を出力し、前記閾値比較部の前記比較の結果が、前記デジタル信号値が前記閾値よりも大きいことを示す場合には、前記第１の値とは異なる第２の値を出力する差分処理部とを有することを特徴とする。
【発明の効果】
【０００８】
黒沈み現象の影響を低減しつつ、回路規模の増大を抑えた撮像装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る撮像装置の構成を示す図である。
【図２】第１実施形態に係る画素、読み出し部及びＤＳＰの構成を示す図である。
【図３】第１実施形態に係る撮像装置のＡＤ変換のタイミングを示す図である。
【図４】第２実施形態に係る画素、読み出し部及びＤＳＰの構成を示す図である。
【図５】第３実施形態に係る撮像装置のＡＤ変換のタイミングを示す図である。
【図６】（ａ）は第４実施形態に係るＤＳＰの構成を示す図であり、（ｂ）は第５実施形態に係るＤＳＰの構成を示す図である。
【図７】第６実施形態に係る増幅部の構成を示す図である。
【図８】第７実施形態に係る画素及び比較器の回路構成を示す図である。
【図９】第８実施形態に係る撮像システムの構成を示す図である。
【発明を実施するための形態】
【００１０】
図面を参照しつつ本発明の実施形態を説明する。各実施形態の図面において、同様な機能を有する要素には同一の符号で示し、重複した説明を省略することもある。
【００１１】
（第１実施形態）
図１は第１実施形態に係る撮像装置１００の構成を示す図である。撮像装置１００は、画素部１０、垂直走査回路２０、読み出し部３０、参照信号発生回路４０、カウンタ５０、水平走査回路６０、デジタルシグナルプロセッサ（ＤＳＰ）７０及びタイミング発生回路（ＴＧ）８０を有する。読み出し部３０は、比較部３４及びメモリ部３６を含む。比較部３４は、画素部１０の各列に対応して設けられた比較器３４ａを有する。
【００１２】
画素部１０は、複数行（ｍ行）及び複数列（ｎ列）に渡って、ｍ行ｎ列の行列状に配列された、複数の画素１０ａを有する。垂直走査回路２０は、画素部１０の各行に対応して設けられた行制御信号線（Ｘ１、…Ｘｍ）を介して、画素１０ａに対して行ごとに制御信号を供給する。これらの制御信号により、画素部１０の各行の画素１０ａが順次選択され、各画素１０ａからアナログ信号である画素信号Ｖｐｉｘが出力される。画素信号Ｖｐｉｘは、基準信号Ｖｎ（アナログ基準信号）と、画像信号Ｖｓ（アナログ画像信号）との２種類の信号を含む。基準信号Ｖｎは画素１０ａのリセット時の基準レベルを示す信号であり、画像信号Ｖｓは画素１０ａへの入射光に応じた信号に基準信号Ｖｎが重畳された信号である。
【００１３】
画素１０ａから出力された画素信号Ｖｐｉｘは、画素部１０の各列に対応して設けられた垂直信号線（Ｙ１、…Ｙｎ）を介して読み出し部３０に伝送される。
【００１４】
読み出し部３０は、比較部３４及びメモリ部３６を含む。比較部３４は、画素部１０の各列に対応して設けられた比較器３４ａを有する。メモリ部３６は、画素部１０の各列に対応して設けられたメモリ３６Ｓ及びメモリ３６Ｎを有する。読み出し部３０は、主として、画素部１０から出力された画素信号Ｖｐｉｘをアナログデジタル変換（ＡＤ変換）する機能を有する。読み出し部３０は複数の列回路部を有する。複数の列回路部の各々は、１つの比較器３４ａと、一つのメモリ３６Ｓと、一つのメモリ３６Ｎとを有する。また、１つの列回路部は、画素１０ａの１列に対応して設けられている。
【００１５】
参照信号発生回路４０は、比較部３４内に設けられた各比較器３４ａに対し参照信号を出力する。参照信号は、例えば時間に対して電位が線形に変化するランプ信号である。以下の説明では、参照信号はランプ信号Ｖｒａｍｐとする。カウンタ５０は、メモリ部３６内に設けられた各メモリ３６Ｎ、３６Ｓにカウンタ信号Φｃｏｔを出力する。
【００１６】
比較部３４は、各列の画素１０ａから出力された画素信号Ｖｐｉｘと、ランプ信号Ｖｒａｍｐとを比較する。このとき、各列の比較部３４での処理は並行して行われる。比較結果が反転するまでの時間を示すカウンタ値は、デジタルデータ（例えば１２ビットの２進数デジタルデータ）としてメモリ部３６内の各メモリ３６Ｎ、３６Ｓに一時的に保持される。このようにして列ごとにＡＤ変換が行われる。各メモリ３６Ｎには、ＡＤ変換後の基準信号Ｖｎ（デジタル基準信号）が保持され、各メモリ３６Ｓには、ＡＤ変換後の画像信号Ｖｓ（デジタル画像信号）が保持される。
【００１７】
水平走査回路６０は制御信号（Ｈ１、…Ｈｎ）を各メモリ３６Ｎ、３６Ｓに出力する。各メモリ３６Ｎ、３６Ｓは、制御信号（Ｈ１、…Ｈｎ）に応じて、順次、各々が保持しているデジタルデータを基準信号出力線３８Ｎ及び画像信号出力線３８Ｓにそれぞれ出力する。すなわち、各列のメモリ３６Ｎに保持されたデジタルデータは基準信号出力線３８Ｎに共通に入力され、各列のメモリ３６Ｓに保持されたデジタルデータは画像信号出力線３８Ｓに共通に入力される。基準信号出力線３８Ｎ及び画像信号出力線３８ＳはＤＳＰ７０に接続される。
【００１８】
ＤＳＰ７０は、基準信号出力線３８Ｎ及び画像信号出力線３８Ｓを介して入力されたデジタルデータに基づき、画素１０ａの飽和検出、ノイズ低減などの信号処理を行い、画像データを撮像装置１００の外部へ出力する信号処理装置である。
【００１９】
ＴＧ８０は、あらかじめ定められた処理フローに基づいて垂直走査回路２０、参照信号発生回路４０、カウンタ５０、水平走査回路６０及びＤＳＰ７０に制御信号を出力してこれらを制御する。ＴＧ８０は、外部からの制御に基づきこれらの動作を行う。例えば、ＴＧ８０は、撮像装置１００が搭載される撮像システムのシステム制御部により制御される。
【００２０】
図２は、第１実施形態に係る画素１０ａ、読み出し部３０及びＤＳＰ７０の構成を示す図である。図示されている画素１０ａはｉ列目に配された画素であるものとし、読み出し部３０に示されている回路はｉ列目の画素１０ａに対応する部分のみを抜き出して示したものである。
【００２１】
画素１０ａはフォトダイオードＰＤ、転送トランジスタ１１、リセットトランジスタ１２、増幅トランジスタ１３及び選択トランジスタ１４を有する。転送トランジスタ１１、リセットトランジスタ１２及び選択トランジスタ１４のゲートには、制御信号ΦＴｘ、ΦＲｅｓ、ΦＳｅｌがそれぞれ垂直走査回路２０から入力される。なお、これらのトランジスタはＮ型のＭＯＳトランジスタとするが、その他のトランジスタであってもよい。例えば、各トランジスタはＰ型としてもよい。
【００２２】
フォトダイオードＰＤは、入射光に応じた電荷を生成する光電変換部である。フォトダイオードＰＤのカソードは、転送トランジスタ１１のソースに接続される。転送トランジスタ１１のドレイン及びリセットトランジスタ１２のソースは、増幅トランジスタのゲートであるフローティングディフュージョン（ＦＤ）に接続される。リセットトランジスタ１２のドレイン及び増幅トランジスタ１３のドレインには電源電圧Ｖｄが入力される。増幅トランジスタ１３のソースは選択トランジスタ１４のドレインに接続され、選択トランジスタ１４のソースは垂直信号線Ｙｉに接続される。
【００２３】
転送トランジスタ１１のゲートに入力される制御信号ΦＴｘがＨｉｇｈになると、フォトダイオードＰＤに生成された光電荷がＦＤに転送され、ＦＤに生じる寄生容量により電荷電圧変換が行われる。リセットトランジスタ１２のゲートに入力される制御信号ΦＲｅｓがＨｉｇｈになると、ＦＤに保持されている残留電荷が除去され、リセットされる。増幅トランジスタ１３、選択トランジスタ１４及び電流源ＩＲはソースフォロア回路を構成する。
【００２４】
選択トランジスタ１４は、制御信号ΦＳｅｌにより増幅トランジスタ１３のソースと電流源ＩＲとの間の接続を制御することにより、ソースフォロア回路の動作を制御する。このソースフォロア回路の動作により画素１０ａから垂直信号線Ｙｉに画素信号Ｖｐｉｘが出力される。
【００２５】
上述のように、画素信号Ｖｐｉｘは、基準信号Ｖｎ及び画像信号Ｖｓの２種類の信号を含む。基準信号Ｖｎは、リセットトランジスタ１２をオンにしてＦＤをリセットしたときに垂直信号線Ｙｉに出力される信号である。画像信号Ｖｓは、転送トランジスタ１１をオンにしてフォトダイオードＰＤに蓄積された光電荷がＦＤに転送されたときに垂直信号線Ｙｉに出力される信号である。すなわち、画像信号Ｖｓは、入射光に応じた信号に基準信号Ｖｎが重畳された信号である。
【００２６】
比較器３４ａは、比較対象となる２つの電圧が入力される第１入力端子及び第２入力端子と、比較結果を出力する出力端子とを有する。比較器３４ａには、リセットスイッチＳＷ０と、クランプ容量Ｃｉ１、Ｃｉ２とが接続される。画素信号Ｖｐｉｘはクランプ容量Ｃｉ１を介して比較器３４ａの第１入力端子に入力される。参照信号発生回路４０から出力されるランプ信号Ｖｒａｍｐはクランプ容量Ｃｉ２を介して比較器３４ａの第２入力端子に入力される。
【００２７】
２つのリセットスイッチＳＷ０の一端は、それぞれ比較器３４ａの第１入力端子及び第２入力端子信号に接続される。リセットスイッチＳＷ０は、制御信号ΦＡｚにより制御される。制御信号ΦＡｚがＨｉｇｈになると、クランプ容量Ｃｉ１、Ｃｉ２にクランプされている電圧がリセットされる。
【００２８】
比較器３４ａは、画素信号Ｖｐｉｘとランプ信号Ｖｒａｍｐの信号レベルの大小関係が反転した際に、ラッチ信号ΦＬｔを出力する。メモリ３６Ｓ、３６Ｎにはカウンタ５０から１２ビットに対応したカウンタ信号Φｃｏｔが供給されており、メモリ３６Ｓ、３６Ｎは、ラッチ信号ΦＬｔが入力された時点のカウンタ信号Φｃｏｔのカウンタ値をデジタル信号として保持する。
【００２９】
メモリ３６Ｎは、基準信号Ｖｎに対応するデジタル信号ＤＮ（デジタル基準信号）を基準信号出力線３８Ｎに出力する。メモリ３６Ｓは、画像信号Ｖｓに対応するデジタル信号ＤＳ（デジタル画像信号）を画像信号出力線３８Ｓに出力する。デジタル信号ＤＮ、ＤＳはＤＳＰ７０に入力される。
【００３０】
ＤＳＰ７０は差分処理部７２、信号処理部７４、判定データ出力部７６及び判定部７８を含む。
【００３１】
差分処理部７２は、デジタル信号ＤＳからデジタル信号ＤＮを減算する差分処理を行うことで、画素１０ａの基準信号の電圧、比較器３４ａのオフセット電圧等による影響を除去し、光電荷に対応するデジタル信号ＤＳ２を出力する。
【００３２】
信号処理部７４は、デジタル信号ＤＳ２にダーク信号のシェーディング対策としての黒オフセット信号の付加、有効信号のデジタルゲイン処理としてのデータレベルシフト、データビット数の調整等を行ってデジタル信号ＤＳ３を取得し、外部へ出力する。
【００３３】
判定部７８は、デジタル信号ＤＳの信号レベルが飽和しているか否かを判定する。このデジタル信号ＤＳの信号レベルの飽和は、フォトダイオードＰＤに電荷が飽和することにより生じ得る。また、このデジタル信号ＤＳの信号レベルの飽和は、画像信号ＶｓがＡＤ変換の変換可能範囲を超え、ＡＤ変換の処理が飽和することによっても生じ得る。
【００３４】
判定データ出力部７６は、判定部７８での判定に用いられる所定の判定値を記憶するレジスタ等の記憶部を備える。この所定の判定値は、デジタル基準信号とデジタル画像信号の少なくとも一方のデジタル信号値と比較される閾値である。判定データ出力部７６には、あらかじめフォトダイオードＰＤに電荷が飽和したときの出力値に相当する値より小さい値、すなわち、フォトダイオードＰＤに電荷が飽和しない範囲内に判定データＤＳ＿Ｈ（デジタル画像信号判定値）を設定しておく。また、判定データＤＳ＿Ｈは、デジタル信号ＤＳの信号レベルの飽和を正しく検出できるように画像信号ＶｓのＡＤ変換の処理が飽和しない範囲内に設定する。
【００３５】
判定部７８は、デジタル信号ＤＳと判定データＤＳ＿Ｈとを比較する。比較の結果、デジタル信号ＤＳの信号レベルが判定データＤＳ＿Ｈ以上である場合には、判定部７８は判定結果を示す判定信号ΦＣＴをＨｉｇｈとして出力する。また、デジタル信号ＤＳの信号レベルが判定データＤＳ＿Ｈ未満である場合には、判定部７８は判定結果を示す判定信号ΦＣＴをＬｏｗとして出力する。判定部７８は、デジタル基準信号とデジタル画像信号との少なくとも一方のデジタル信号値と、閾値である所定の判定値との比較を行う閾値比較部である。
【００３６】
差分処理部７２は、判定信号ΦＣＴのレベルに基づき２種類の信号のうちのいずれか一方をデジタル信号ＤＳ２として出力する。具体的には、判定信号ΦＣＴがＬｏｗのときは、上述のようにデジタル信号ＤＳからデジタル信号ＤＮを減算した差分値をデジタル信号ＤＳ２として出力する。これにより、画素１０ａの基準信号Ｖｎの電圧、比較器３４ａのオフセット電圧等による影響を除去し、光電荷に対応するデジタル信号ＤＳ２が得られる。これに対し、差分処理部７２は、判定信号ΦＣＴがＨｉｇｈのとき、デジタル信号ＤＳからデジタル信号ＤＮを減算した差分値とは異なる白レベルに相当する補正値を有するデジタル信号をデジタル信号ＤＳ２として出力する。白レベルに相当するデジタル信号は、例えば、デジタル信号が取り得る値の中の最大値とすることができる。
【００３７】
フォトダイオードＰＤに電荷が飽和する際には、デジタル信号ＤＮに、フォトダイオードＰＤからオーバーフローした電荷により生じる偽信号が重畳する。このような場合、デジタル信号ＤＳとデジタル信号ＤＮの差分処理により、デジタル信号ＤＳ２が白レベル未満の信号レベルとなり得る。このとき、撮影された画像には、本来白であるべき部分の輝度が低下して見える黒沈み現象が生じうる。本実施形態では、フォトダイオードＰＤに電荷が飽和したことを検出して出力信号を白レベル相当の信号レベルにすることにより、黒沈み現象の影響を低減させることができる。
【００３８】
なお、デジタル信号ＤＳ２として出力する白レベル相当の信号は、高分解能な１２ビットの信号であってもよく、低分解能な６ビットの信号であってもよい。
【００３９】
判定データＤＳ＿Ｈも同様に、飽和を判定するためのデータであるため、低分解能なものでもよく、例えば６ビットでもよい。しかしながら、これには限定されず、例えば１２ビットであってもよい。
【００４０】
第１実施形態の判定部７８、判定データ出力部７６等は、読み出し部３０の各列に対して共通に設けられた回路である。そのため、判定部７８、判定データ出力部７６等を列ごとに設けた場合と比較して第１実施形態では回路規模を小さくすることができる。したがって、第１実施形態によれば、黒沈み現象の影響を低減しつつ、回路規模の増大を抑えることができる。また、これに加えて、第１実施形態の構成によれば、回路規模が小さいので、消費電力を低減することもできる。
【００４１】
上述のように判定結果を示す判定信号ΦＣＴは差分処理部７２に供給される信号であるが、さらに判定信号ΦＣＴをフラグ信号として外部へ出力することもできる。撮像装置１００の外部の信号処理部では、例えば、判定信号ΦＣＴがＨｉｇｈの場合に対応するデータを画像データ間での補間処理に利用しないようにすることで、補間信号レベルの適正化を図ることが可能となる。
【００４２】
図３は、第１実施形態に係る撮像装置１００における、画素信号ＶｐｉｘのＡＤ変換のタイミングを示す図である。図３において、水平方向は時間を、垂直方向は各信号の電位の概略波形を示している。
【００４３】
図３におけるランプ信号Ｖｒａｍｐと画素信号Ｖｐｉｘの波形は、それぞれ比較器３４ａの２つの入力端子に入力され、比較器３４ａで比較される電位の変化を示す。
【００４４】
また、図３には画素１０ａのフォトダイオードＰＤが飽和しない範囲の入射光量である通常光時における各信号と、画素１０ａのフォトダイオードＰＤが飽和する入射光量である過大光時における各信号とが示されている。図中の“Ｖｎ”、“Ｖｓ”は、通常光時の基準信号と画像信号を示しており、“Ｖｎ’”、“Ｖｓ’”は、過大光時の基準信号と画像信号を示している。
【００４５】
時刻ｔ３１〜ｔ３３の期間は、基準信号ＶｎのＡＤ変換が行われる期間（Ｎ−ＡＤ変換期間）であり、時刻ｔ５１〜ｔ５３の期間は画像信号ＶｓのＡＤ変換が行われる期間（Ｓ−ＡＤ変換期間）である。Ｎ−ＡＤ期間において、比較器３４ａは基準信号Ｖｎ（あるいはＶｎ’）とランプ信号Ｖｒａｍｐ＿Ｎとの比較処理を行う。また、Ｓ−ＡＤ期間において、比較器３４ａは画像信号Ｖｓ（あるいはＶｓ’）とランプ信号Ｖｒａｍｐ＿Ｓとの比較処理を行う。各ＡＤ変換期間において、カウンタ５０は、カウンタ信号Φｃｏｔをメモリ３６Ｓ、３６Ｎに供給する。比較器３４ａは画素信号Ｖｐｉｘとランプ信号Ｖｒａｍｐの電位の大小関係が反転すると、この比較結果に基づいてラッチ信号ΦＬｔを生成する。これを受けてその時点のカウンタ値がメモリ３６Ｓ、３６Ｎに保持される。
【００４６】
まず、通常光時のＡＤ変換とＤＳＰ７０での処理動作について説明する。
【００４７】
時刻ｔ１において、制御信号ΦＳｅｌがＨｉｇｈになり、画素ソースフォロワ回路を動作させる。また、時刻ｔ１において、制御信号ΦＲｅｓ、ΦＡｚがＨｉｇｈになり、ＦＤと比較器３４ａを初期状態にリセットする。
【００４８】
時刻ｔ２において、制御信号ΦＲｅｓがＬｏｗになり、垂直信号線Ｙｉには基準信号Ｖｎが出力される。
【００４９】
時刻ｔ３において、制御信号ΦＡｚがＬｏｗになり、クランプ容量Ｃｉ１の入力側端子の電位は基準信号Ｖｎのレベルになる。これにより、容量Ｃｉ１の出力側端子、すなわち比較器３４ａの入力電位はＶｎにクランプされる。また、容量Ｃｉ２の入力側端子の電位はランプ信号Ｖｒａｍｐの基準電位に、容量Ｃｉ２の出力側はＶｎと同様な電位にクランプされる。
【００５０】
時刻ｔ３１において、Ｎ−ＡＤ変換が開始され、ランプ信号Ｖｒａｍｐ＿Ｎの電位が減少し始める。時刻ｔ３２において、ランプ信号Ｖｒａｍｐ＿Ｎの電位が基準信号Ｖｎの電位を下回る。このとき、ラッチ信号ΦＬｔのパルスが生成され、カウント値Ｎ１がメモリ３６Ｎに保持される。
【００５１】
時刻ｔ４において、制御信号ΦＴｘがＨｉｇｈになり、フォトダイオードＰＤに蓄積された光電荷が転送され、時刻ｔ５において、制御信号ΦＴｘがＬｏｗになり、比較器３４ａの入力電位が画像信号Ｖｓの電位になる。
【００５２】
時刻ｔ５１において、Ｓ−ＡＤ変換が開始され、ランプ信号Ｖｒａｍｐ＿Ｓの電位が減少し始める。時刻ｔ５２において、ランプ信号Ｖｒａｍｐ＿Ｓの電位が画像信号Ｖｓの電位を下回る。これにより、ラッチ信号ΦＬｔのパルスが生成され、カウント値Ｓ１がメモリ３６Ｓに保持される。
【００５３】
カウント値Ｎ１、Ｓ１は、それぞれデジタル信号ＤＮ、ＤＳとして、差分処理部７２へ伝送される。デジタル信号ＤＳは判定部７８で判定データＤＳ＿Ｈとレベル比較が行われるが、デジタル信号ＤＳは判定データＤＳ＿Ｈより小さいので、判定信号ΦＣＴはＬｏｗのままである。したがって、差分処理部７２はＤＳとＤＮの差分のデジタル信号ＤＳ２を出力する。
【００５４】
次に、過大光時のＡＤ変換とＤＳＰ７０での処理動作について説明する。通常光時と同じ動作については説明を簡略化又は省略することもある。
【００５５】
時刻ｔ３において、制御信号ΦＡｚがＬｏｗになり、クランプ容量Ｃｉ１の入力側端子の電位は基準信号Ｖｎ’のレベルになる。これにより、容量Ｃｉ１の出力側端子、すなわち比較器３４ａの入力電位はＶｎ’にクランプされる。しかしながら、時刻ｔ３以降、フォトダイオードＰＤにおいて飽和した電荷がＦＤにオーバーフローし、基準信号Ｖｎ’のレベルが時間とともに徐々に低下する。このとき、容量Ｃｉ２の入力側端子の電位はランプ信号Ｖｒａｍｐの基準電位に、容量Ｃｉ２の出力側はＶｎ’と同様な電位にクランプされている。
【００５６】
上述の通常光時とは異なり、基準信号Ｖｎ’の電位は時間とともに低下するため、基準信号Ｖｎ’とランプ信号Ｖｒａｍｐ＿Ｎとの比較処理は、Ｎ−ＡＤ期間内には終了しないことがある。このとき、メモリ３６ＮにはＮ−ＡＤ期間内にＡＤ変換が終了しなかったことを示す値が保持される。具体的には、時刻ｔ３４において、メモリ３６Ｎには、オーバーフロー用余剰ビット、あるいは、桁上げによりカウント値Ｎ２が保持される。他の例としては、ＡＤ変換前にメモリ３６Ｎに所定のデータを記憶させておき、これを保持させてもよい。
【００５７】
時刻ｔ４において、制御信号ΦＴｘがＨｉｇｈとなり、画素信号Ｖｐｉｘは、基準信号Ｖｎ’に光電荷に基づく信号が重畳して、画像信号Ｖｓ’に変化する。Ｎ−ＡＤ期間と同様に、画像信号Ｖｓ’とランプ信号Ｖｒａｍｐ＿Ｓとの比較処理は、Ｓ−ＡＤ期間内には終了しないことがある。したがって、時刻ｔ５４において、メモリ３６Ｓには、オーバーフロー用余剰ビット、あるいは、桁上げによりカウント値Ｓ２が保持される。他の例としては、ＡＤ変換前にメモリ３６Ｓに判定データＤＳ＿Ｈに対応したデータを記憶させておき、これを保持させてもよい。
【００５８】
カウント値Ｎ２、Ｓ２は、それぞれデジタル信号ＤＮ、ＤＳとして、差分処理部７２へ伝送される。デジタル信号ＤＳは、判定部７８で判定データＤＳ＿Ｈと比較される。デジタル信号ＤＳは判定データＤＳ＿Ｈより大きいので、判定信号ΦＣＴはＬｏｗからＨｉｇｈに変化する。差分処理部７２は判定信号ΦＣＴのＨｉｇｈへの変化を受けて、デジタル信号ＤＳとデジタル信号ＤＮの差分ではなく、白レベル相当の信号をデジタル信号ＤＳ２として出力する。
【００５９】
上述のように、デジタル信号ＤＳの信号レベルによってフォトダイオードＰＤの飽和判定を行うことにより、デジタル信号ＤＮの値によらず、デジタル信号ＤＳ２を白レベルとすることができるため、黒沈み現象の影響を低減させることができる。また、本実施形態では、１列の画素１０ａに対し、１つの列回路部が設けられていた。他の例として、複数列の画素１０ａに対し、１つの列回路部が設けられていても良い。また、１列の画素１０ａに対し、複数の列回路部が設けられていても良い。このような例もまた、画素１０ａが配された列に対応して、複数の列回路部の各々が配された形態に含まれる。また、本実施形態では、ランプ信号Ｖｒａｍｐがスロープ状に電位が変化する例を示した。この例に限定されるものではなく、例えば、階段状に電位が変化する信号もまた、ランプ信号の範疇に含まれる。
【００６０】
（第２実施形態）
第１実施形態ではデジタル信号ＤＳと判定データＤＳ＿Ｈを比較することにより、フォトダイオードＰＤの飽和の判定が行われる。これに対し、第２実施形態では、ＤＳＰ７０の構成が変更されており、デジタル信号ＤＮと、デジタル信号ＤＮ用の判定データＤＮ＿Ｈ（デジタル基準信号判定値）を比較することにより、フォトダイオードＰＤの飽和の判定が行われる。その他の構成は第１実施形態と同様であるため、説明を簡略化又は省略する。
【００６１】
図４は、第２実施形態に係る画素１０ａ、読み出し部３０及びＤＳＰ７０の構成を示す図である。
【００６２】
判定データ出力部７６には、あらかじめフォトダイオードＰＤに電荷が飽和したときの出力値に相当する値より小さい値、すなわち、フォトダイオードＰＤに電荷が飽和しない範囲内に判定データＤＮ＿Ｈを設定しておく。また、判定データＤＮ＿Ｈは、デジタル信号ＤＮの信号レベルの飽和を正しく検出できるように基準信号ＶｎのＡＤ変換の処理が飽和しない範囲内に設定する。
【００６３】
判定部７８は、デジタル信号ＤＮと判定データＤＮ＿Ｈとを比較する。比較の結果、デジタル信号ＤＮの信号レベルが判定データＤＮ＿Ｈ以上である場合には、判定部７８は判定結果を示す判定信号ΦＣＴをＨｉｇｈとして出力する。また、デジタル信号ＤＮの信号レベルが判定データＤＮ＿Ｈ未満である場合には、判定部７８は判定結果を示す判定信号ΦＣＴをＬｏｗとして出力する。判定信号ΦＣＴがＨｉｇｈのとき、差分処理部７２は、デジタル信号ＤＳからデジタル信号ＤＮを減算した差分とは異なる白レベルに相当するデジタル信号を出力する。
【００６４】
第２実施形態においても、第１実施形態と同様に、黒沈み現象の影響を低減しつつ、回路規模の増大を抑えることができる。また、回路規模が小さいので、消費電力を低減することもできる。
【００６５】
なお、第１実施形態のデジタル信号ＤＳと判定データＤＳ＿Ｈを比較する構成と、第２実施形態のデジタル信号ＤＮと判定データＤＮ＿Ｈを比較する構成とを組み合わせて、デジタル信号ＤＳ、ＤＮの両者を判定できる構成にしてもよい。
【００６６】
（第３実施形態）
図５は第３実施形態の撮像装置のＡＤ変換のタイミングを示す図である。第３実施形態では、第１実施形態又は第２実施形態の構成に、参照信号発生回路が出力するランプ信号Ｖｒａｍｐの振幅を可変とする機能が追加されている。ランプ信号Ｖｒａｍｐ信号の振幅を可変とすることにより、ＡＤ変換の分解能を可変とすることができる。すなわち、ＡＤ変換時の画素信号のゲインを変えることができる。第３実施形態ではゲインを１倍又は２倍の２つの値に可変であるものとして説明する。その他の構成は第１実施形態又は第２実施形態と同様であるため説明を省略又は簡略化する。なお、第３実施形態では、第１実施形態のようにデジタル信号ＤＳにより判定を行ってもよく、第２実施形態のようにデジタル信号ＤＮにより判定を行ってもよく、その両方を行ってもよい。
【００６７】
ゲインが１倍の場合と２倍の場合とでは、ランプ信号Ｖｒａｍｐの時間に対する信号レベルの変化が２倍だけ異なる。図５に示されているＮ−ＡＤ用のランプ信号Ｖｒａｍｐ＿Ｎ１と、Ｓ−ＡＤ用のランプ信号Ｖｒａｍｐ＿Ｓ１とは１倍のゲインに対応する。Ｎ−ＡＤ用のランプ信号Ｖｒａｍｐ＿Ｎ２と、Ｓ−ＡＤ用のランプ信号Ｖｒａｍｐ＿Ｓ２とは２倍のゲインに対応する。
【００６８】
まず、デジタル信号ＤＳからフォトダイオードＰＤの飽和（あるいはＡＤ変換の最大値）を判定する際に用いられる判定データについて説明する。ゲインが１倍の場合には、ランプ信号Ｖｒａｍｐ＿Ｓ１の最大値に相当するデジタル値より小さい値の判定データＤＳ＿Ｈ１が用いられる。ゲインが２倍の場合には、ランプ信号Ｖｒａｍｐ＿Ｓ２の最大値に相当するデジタル値より小さい値の判定データＤＳ＿Ｈ２が用いられる。このように、判定の基準となる判定データはＡＤ変換の分解能に応じて定めることができる。
【００６９】
ゲインが２倍の場合には、フォトダイオードＰＤが飽和したとしても、ＡＤ変換後の信号レベルの飽和は生じにくい。しかしながら、判定データＤＳ＿Ｈ２より大きいＡＤ変換の最大値は、白レベルに相当する。したがって、画像信号Ｖｓ’を２倍のゲインでＡＤ変換した値が判定データＤＳ＿Ｈ２以上となる場合には、差分処理部７２は、デジタル信号ＤＳとデジタル信号ＤＮの差分ではなく、白レベル相当の信号をデジタル信号ＤＳ２として出力する。
【００７０】
次に、デジタル信号ＤＮからフォトダイオードＰＤ（あるいはＡＤ変換の最大値）の飽和を判定する判定データについて説明する。比較器３４ａは、初期設定後、２つの入力端子間にオフセット電圧が発生する。そのため、オフセット電圧を取得し、除去する必要がある。このオフセット電圧を含む基準信号ＶｎのＡＤ変換を行う期間がＮ−ＡＤ期間である。ランプ信号Ｖｒａｍｐ＿Ｎ２の振幅は、各列間のオフセット電圧のバラツキ△Ｖｏｆｆの範囲よりも大きい電圧とする。また、フォトダイオードＰＤの飽和によりオーバーフローした電荷が、基準信号に重畳することで生じる偽信号のレベルを考慮する必要もある。これらを考慮して定められたゲインが２倍の場合におけるランプ信号Ｖｒａｍｐ＿Ｎ２の最大値が判定データＤＮ＿Ｈ１である。この判定データＤＮ＿Ｈ１は、ゲインが１倍の場合及びゲインが２倍の場合の双方で用いられる。このように、デジタル信号ＤＮの判定の基準となる判定データは、各列間のオフセット電圧のバラツキ及び偽信号のレベルを考慮して定めることができ、ＡＤ変換の分解能を変えた場合でも同一となることもある。
【００７１】
ゲインが１倍の場合も判定データＤＮ＿Ｈ１を用いるべきである理由を説明する。仮に、ゲインが１倍の時にＡＤ変換の最大値に相当する判定データＤＮ＿Ｈに設定した場合を考える。フォトダイオードＰＤの飽和によりオーバーフローした電荷が重畳した基準信号Ｖｎ’とする。ここで、ランプ信号Ｖｒａｍｐ＿Ｎと基準信号Ｖｎ’とを比較するゲインが１倍のＡＤ変換において、Ｎ−ＡＤ期間内に比較器３４ａの出力が反転し、その時点のカウント値Ｎがメモリ３６Ｎに保持される。判定部７８は、このカウント値Ｎに対応するデジタル信号ＤＮを判定データＤＮ＿Ｈと比較する。その結果、デジタル信号ＤＮの値は判定データＤＮ＿Ｈの値よりも小さいので、判定信号ΦＣＴはＬｏｗのままである。したがって、フォトダイオードＰＤの飽和が生じているにもかかわらず、差分処理部７２はデジタル信号ＤＳとデジタル信号ＤＮの差分を出力する。これにより、デジタル信号ＤＳ２の信号レベルは偽信号のレベル分小さくなり、画像に黒沈み現象が発生する場合がある。判定データＤＮ＿Ｈ１はフォトダイオードＰＤの飽和による偽信号の影響を考慮して設定されている。そのため、第３実施形態のように、ゲインが１倍の場合にも判定データＤＮ＿Ｈ１を用いることとすれば、このような要因による黒沈み現象の影響を低減することができる。
【００７２】
以上のように、第３実施形態によれば、第１及び第２の実施形態と同様の効果が得られることに加え、ＡＤ変換時のゲインを変える機能が追加される。
【００７３】
（第４実施形態）
図６（ａ）は、第４実施形態に係るＤＳＰ７０の構成を示す図である。図６（ａ）に示すＤＳＰ７０に含まれる差分処理部７２は、差分回路７２Ａ、白データ出力部７２Ｂ及びスイッチＳＷ１を含む。それ以外の構成は上述の第１実施形態と同様であるため説明を省略又は簡略化する。
【００７４】
差分回路７２Ａはデジタル信号ＤＳとデジタル信号ＤＮの差分を出力する。白データ出力部７２Ｂは、白レベルに相当するデジタル信号を白データとして出力する。スイッチＳＷ１は、判定部７８からの判定信号ΦＣＴに基づいて信号処理部７４を差分回路７２Ａ又は白データ出力部７２Ｂと接続させる。判定部７８からの判定信号ΦＣＴがＨｉｇｈの場合、白データ出力部７２Ｂの出力信号が信号処理部７４に入力され、判定部７８からの判定信号ΦＣＴがＬｏｗの場合、差分回路７２Ａの出力信号が信号処理部７４に入力される。
【００７５】
第４実施形態においても、第１実施形態と同様の効果が得られる。これに加え、第４実施形態では、白データを任意の値に設定でき、動作自由度が向上する効果がある。
【００７６】
（第５実施形態）
図６（ｂ）は、第５実施形態に係るＤＳＰ７０の構成を示す図である。図６（ｂ）に示すＤＳＰ７０に含まれる差分処理部７２は、差分回路７２Ａ及びスイッチＳＷ１を含む。それ以外の構成は上述の第１実施形態と同様であるため説明を省略又は簡略化する。
【００７７】
スイッチＳＷ１は、判定部７８からの判定信号ΦＣＴに基づいてデジタル信号ＤＮを差分回路７２Ａに入力させるか否かを切り替える。差分回路７２Ａはデジタル信号ＤＳとデジタル信号ＤＮの差分を出力する。判定部７８からの判定信号ΦＣＴがＨｉｇｈの場合、スイッチＳＷ１は非接続状態になり、デジタル信号ＤＮは差分回路７２Ａに入力されない。すなわち、差分回路７２Ａは、入力値であるデジタル信号ＤＳに相当する信号をデジタル信号ＤＳ２として出力する。判定部７８からの判定信号ΦＣＴがＬｏｗの場合、スイッチＳＷ１は接続状態になり、差分回路７２Ａはデジタル信号ＤＳとデジタル信号ＤＮとの差分であるデジタル信号ＤＳ２を出力する。
【００７８】
第５実施形態においても、第１実施形態と同様の効果が得られる。また、白データを生成する回路を省略できるためさらに回路規模を小型化し得る。
【００７９】
図６（ｂ）の変形実施形態として、スイッチＳＷ１を、判定信号ΦＣＴがＨｉｇｈの場合に、デジタル信号ＤＳを黒レベルのデータに置き換える回路に置き換えてもよい。この変形実施形態においても、第１実施形態と同様の効果が得られる。さらに本変形実施形態ではスイッチＳＷ１を省略できるため、さらに回路規模を小型化し得る。
【００８０】
（第６実施形態）
図７は、第６実施形態に係る増幅部３２の回路構成を示す図である。本実施形態では、第１実施形態の画素部１０と比較器３４ａの間に、増幅部３２が追加されている。図７では、ｉ列目の回路のみを抜き出して図示している。
【００８１】
増幅部３２は、増幅器３２ａ、入力容量Ｃｏ、可変容量Ｃｆ、スイッチＳＷＣを有する。入力容量Ｃｏは、垂直信号線Ｙｉと増幅器３２ａの反転入力端子の間に接続される。可変容量Ｃｆは、増幅器３２ａの反転入力端子と増幅器３２ａの出力端子の間に接続される。スイッチＳＷＣも、増幅器３２ａの反転入力端子と増幅器３２ａの出力端子の間に接続され、可変容量Ｃｆとは並列接続の関係となる。増幅器３２ａの非反転入力端子には電圧Ｖｒｅｆが入力される。
【００８２】
増幅部３２は、可変容量Ｃｆの容量値を変化させることにより、ゲイン（Ｃｏ／Ｃｆ）を可変とすることができる。これにより、撮像装置１００は、撮影感度の切り換えを行うことができる。
【００８３】
増幅部３２の動作について説明する。画素１０ａのリセットが行われるとき、スイッチＳＷＣは接続状態となるように制御される。これにより、増幅部３２がリセットされる。その後スイッチＳＷＣは非接続状態となり、画像信号が入力される。
【００８４】
第６実施形態においても、第１実施形態と同様の効果が得られる。また、第６実施形態では、増幅部３２を設けたことにより、低照度下での撮影時に、画像信号のＳＮ比の低下を抑えつつ、画像信号を増幅することができる。
【００８５】
なお、第６実施形態の増幅部３２と第３実施形態のランプ信号振幅の振幅によるゲイン設定とを組み合わせてもよい。
【００８６】
（第７実施形態）
図８は、本発明の第７実施形態の画素１０ａ及び比較器３４ａの回路構成を示す図である。第７実施形態では、画素１０ａの回路の一部と、読み出し部３０に含まれる比較器３４ａとが一部の素子を共有して差動回路を構成している。第７実施形態の比較器３４ａは、トランジスタ１５、１６、容量Ｃｐ、及びスイッチＳＷ３を含む。第７実施形態ではトランジスタ１５はＮ型とし、トランジスタ１６はＰ型として説明するが、これに限られない。画素１０ａの構成は第１実施形態と同様であるため説明を省略又は簡略化する。
【００８７】
トランジスタ１５のゲートには、容量Ｃｐを介してランプ信号Ｖｒａｍｐが印加される。トランジスタ１５のソースは垂直信号線Ｙｉと接続される。すなわち、トランジスタ１５のソースと選択トランジスタ１４のソースが垂直信号線Ｙｉで共通化され、電流源ＩＲと接続されている。トランジスタ１５のドレインは、トランジスタ１６のドレインと接続される。トランジスタ１５のゲートとドレインの間にはスイッチＳＷ３が接続される。スイッチＳＷ３は制御信号ΦＡｚにより制御される。
【００８８】
トランジスタ１６はトランジスタ１５の負荷トランジスタである。トランジスタ１６のゲートにはバイアス電圧Ｖｂが接続される。トランジスタ１６のソースには電源電圧Ｖｄが入力される。
【００８９】
トランジスタ１５のドレインノードには、ＦＤの電位とランプ信号Ｖｒａｍｐの比較結果を示す電圧が生じる。すなわち、トランジスタ１５のドレインノードは、画素１０ａ及び比較器３４ａにより構成される差動回路の出力端子となる。差動回路の出力電圧Ｖｏは不図示の後段の回路に入力され、ラッチ信号ΦＬｔが生成される。これ以降の回路は第１実施形態と同様に構成することができる。
【００９０】
第７実施形態のように画素１０ａと比較器３４ａの回路が一部を共有して差動回路を構成するようにした場合においても第１の実施形態と同様の効果を得ることができる。本実施形態では、これに加え、比較器３４ａの構成が簡略化されているため、ＡＤ変換の処理を高速に行うことができる。
【００９１】
（第８実施形態）
図９は、第８実施形態の撮像システム２００の構成を示す図である。撮像システム２００は、例えば、光学部２１０、撮像装置１００、映像信号処理部２３０、記録・通信部２４０、システム制御部２６０、及び再生・表示部２７０を含む。なお、この構成は一例であり、さらに別の機能を有する部分が追加されていてもよく、一部が省略されていてもよい。第８の実施形態の撮像システム２００に設けられる撮像装置１００には、第１乃至第７の実施形態のいずれかの撮像装置１００を用いることができる。
【００９２】
レンズ等の光学系である光学部２１０は、被写体からの光を撮像装置１００の、複数の画素１０ａが行列状に配列された画素部１０に結像させ、被写体の像を形成する。
【００９３】
撮像装置１００は、ＴＧ８０からの信号に基づくタイミングで、画素部１０に結像された光に応じた信号を出力する。撮像装置１００から出力された信号は、映像信号処理部２３０に入力される。映像信号処理部２３０は、プログラム等によって定められた方法に従って信号処理を行う。なお、第１乃至第７実施形態で述べたＤＳＰ７０は、撮像装置１００でなく、映像信号処理部２３０に設けられていてもよく、撮像装置１００と映像信号処理部２３０の間に別個の信号処理装置として設けられていてもよい。映像信号処理部２３０での処理によって得られた信号は画像データとして記録・通信部２４０に送られる。記録・通信部２４０は、画像を形成するための信号を再生・表示部２７０に送り、再生・表示部２７０に動画・静止画像を再生・表示させる。記録・通信部２４０は、また、映像信号処理部２３０からの信号を受けて、システム制御部２６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００９４】
システム制御部２６０は、撮像システムの動作を統括的に制御するものであり、光学部２１０、ＴＧ８０、記録・通信部２４０、及び再生・表示部２７０の駆動を制御する。また、システム制御部２６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部２６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム２００内に供給する。
【００９５】
（その他の実施形態）
本発明が適用される実施形態は、本発明を適用しうる幾つかの態様を例示したものに過ぎず、本発明の趣旨を逸脱しない範囲で適宜修正や変形を行うことを妨げるものではない。
【００９６】
例えば、上述の実施形態に示した構成の一部又は全部を任意に２つ以上選択して組み合わせてもよい。
【００９７】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記録媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００９８】
１０    画素部
１０ａ  画素
３０    読み出し部（列回路部）
３８Ｎ  基準信号出力線
３８Ｓ  画像信号出力線
７２    差分処理部
７８    判定部（閾値比較部）
【図１】
0006635700.tif 000002
【図２】
0006635700.tif 000003
【図３】
0006635700.tif 000004
【図４】
0006635700.tif 000005
【図５】
0006635700.tif 000006
【図６】
0006635700.tif 000007
【図７】
0006635700.tif 000008
【図８】
0006635700.tif 000009
【図９】
0006635700.tif 000010