(57)【特許請求の範囲】
【請求項１】
複数ステージに分けてアナログデジタル変換を行うパイプライン型アナログデジタル変換器において、
第１電圧が印加されることで、前記複数ステージのいずれかで前記アナログデジタル変換に用いられる電荷を充電する第１キャパシタ群と、
前記第１電圧が印加されない第２キャパシタ群と、
前記第２キャパシタ群のキャパシタに接続され、前記第２キャパシタ群のキャパシタ同士を短絡させるスイッチと
を備え、
前記第２キャパシタ群は、前記スイッチによって前記第２キャパシタ群のキャパシタ同士を短絡することでコモン電圧と同じ第２電圧を得ることができるよう接続されており、
前記第２電圧は、前記第２キャパシタ群のキャパシタに印加されるパイプライン型アナログデジタル変換器。
【請求項２】
前記第２電圧が前記第２キャパシタ群のキャパシタに印加されることで、前記アナログデジタル変換で生じたゲイン誤差の補正用の電圧として共通の電圧が前記第１キャパシタ群の各キャパシタに印加された場合に前記各キャパシタに充電される電荷と等価の電荷が、前記各キャパシタに充電される請求項１に記載のパイプライン型アナログデジタル変換器。
【請求項３】
前記第１キャパシタ群は、１組当たりの容量が共通の容量である複数組のキャパシタである請求項１又は２に記載のパイプライン型アナログデジタル変換器。
【請求項４】
前記第２電圧が前記第２キャパシタ群のキャパシタに印加される状態で前記第１キャパシタ群のキャパシタに印加される電圧は、前記アナログデジタル変換に用いられる基準電圧である請求項１から３のいずれか１項に記載のパイプライン型アナログデジタル変換器。
【請求項５】
前記第１キャパシタ群の各キャパシタに接続され、前記基準電圧を切り替える他のスイッチをさらに備える請求項４に記載のパイプライン型アナログデジタル変換器。
【請求項６】
複数ステージに分けてアナログデジタル変換を行うパイプライン型アナログデジタル変換器のゲイン誤差補正方法において、
第１電圧が印加されることで、前記複数ステージのいずれかで前記アナログデジタル変換に用いられる第１キャパシタ群に電荷を充電し、
第２キャパシタ群のキャパシタ同士を短絡させるスイッチが接続されている前記第２キャパシタ群であって、前記スイッチによって前記第２キャパシタ群のキャパシタ同士を短絡することでコモン電圧と同じ第２電圧を得ることができるよう接続されている前記第２キャパシタ群に前記第１電圧を印加せず、
前記スイッチによって前記第２キャパシタ群のキャパシタを短絡することで発生する前記第２電圧を前記第２キャパシタ群のキャパシタに印加するゲイン誤差補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型アナログデジタル変換器及びゲイン誤差補正方法に関するものである。
【背景技術】
【０００２】
パイプラインＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ−Ｃｏｎｖｅｒｔｅｒ）では容量誤差や増幅回路の有限ゲインによりステージのゲイン誤差が生じる。そのため、ステージのゲイン誤差を予め測定して補正値を算出しておき、通常のＡＤ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換時には算出した補正値を用いてＡＤＣの後段に設けたデジタル回路でステージのゲイン誤差を補正する技術が開発されてきた（例えば、特許文献１参照）。しかし、補正値を算出するためにはＡＤＣの外部から既知の補正用電圧を入力する必要があり、製造工程で補正値を予め算出して不揮発メモリに格納しておくのでなければ、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉｔ）内に補正用電圧を生成する回路を実装しておかなければならないという課題があった。
【０００３】
そこで、補正値を算出する際にＡＤＣの外部から補正用電圧を入力するのではなく、ＡＤＣの外部から補正用電圧が入力されたときに充電される電荷と等価な電荷が充電されるような電圧をＡＤＣの内部で生成する技術が開発された（例えば、非特許文献１参照）。
【０００４】
図４に従来の補正用電圧をＡＤＣのステージ内部で生成するための回路構成を示す。なお、図４は概念図であり、図４では、便宜上、差動の片側のみを示している。
【０００５】
図４で示されるようにＡＤ変換時に用いられる容量の半分の大きさの補正用容量を追加することにより、ＡＤＣの外部から補正用電圧を入力するのと等価な電荷を充電することができ、ステージ内部で補正用電圧を生成することが可能となる。図４の構成では、補正用容量Ｃ／２を持つキャパシタ４１にＡＤＣの基準電圧Ｖｒｅｆを接続し、ＡＤ変換用容量Ｃを持つその他の２つのキャパシタ４２，４３にはＶｒｅｆ及び（−Ｖｒｅｆ）をそれぞれ接続している。これにより、増幅回路１１の入力ノードにはＡＤＣの外部から１／５Ｖｒｅｆを入力したときと等価な電荷を充電することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５４９９０２７号明細書
【非特許文献】
【０００７】
【非特許文献１】Ｗａｌｔａｒｉ，  Ｍ．  ｅｔ  ａｌ．，  “Ａ  ｓｅｌｆ−ｃａｌｉｂｒａｔｅｄ  ｐｉｐｅｌｉｎｅ  ＡＤＣ  ｗｉｔｈ  ２００ＭＨｚ  ＩＦ−ｓａｍｐｌｉｎｇ  ｆｒｏｎｔｅｎｄ”，  ＩＳＳＣＣ  Ｄｉｇ．  Ｔｅｃｈ．  Ｐａｐｅｒｓ，  Ｆｅｂ．  ２００２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＡＤＣの面積においてキャパシタの占める割合が大きいため、非特許文献１の回路構成では補正用のキャパシタを追加する必要があることからＡＤＣの面積が大きくなる。補正用のキャパシタを充電するためにＡＤＣの基準電圧のバッファ回路の駆動能力を上げなければならず、消費電力が増大する。
【０００９】
本発明は、差動間で短絡することによって、コモン電圧と同じ電圧を得ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係るパイプライン型アナログデジタル変換器は、
複数ステージに分けてアナログデジタル変換を行うパイプライン型アナログデジタル変換器であり、
第１電圧が印加されることで、前記複数ステージのいずれかで前記アナログデジタル変換に用いられる電荷を充電する第１キャパシタ群と、
前記第１電圧が印加されない第２キャパシタ群と、
前記第２キャパシタ群のキャパシタに接続され、前記第２キャパシタ群のキャパシタを短絡させるスイッチと
を備え、
前記第２キャパシタ群は、前記スイッチによって前記第２キャパシタ群のキャパシタを短絡することでコモン電圧と同等の第２電圧を得ることができるよう接続されており、
前記第２電圧は、前記第２キャパシタ群のキャパシタに印加される。
【発明の効果】
【００１１】
本発明によれば、差動間で短絡することによって、コモン電圧と同じ電圧を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る補正用電圧生成のための回路構成を示す図。
【図２】実施の形態１に係るパイプライン型アナログデジタル変換器の補正用電圧生成のための回路構成を示す図。
【図３】実施の形態２に係るパイプライン型アナログデジタル変換器の補正用電圧生成のための回路構成を示す図。
【図４】従来の補正用電圧生成のための回路構成を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図を用いて説明する。なお、各図中、同一又は相当する部分には、同一符号を付している。実施の形態の説明において、同一又は相当する部分については、その説明を適宜省略又は簡略化する。
【００１４】
実施の形態１．
本実施の形態に係るパイプライン型アナログデジタル変換器（パイプラインＡＤＣ）の構成、本実施の形態に係るパイプライン型アナログデジタル変換器の動作、本実施の形態の効果を順番に説明する。
【００１５】
＊＊＊構成の説明＊＊＊
図１を参照して、本実施の形態に係る補正用電圧生成のための回路構成を説明する。なお、図１は概念図であり、図１では、便宜上、差動の片側のみを示している。
【００１６】
図１の回路構成では、信号を増幅するための増幅回路１１と、キャパシタ１２，１３，１４，１５とが備えられている。キャパシタ１２，１３，１４，１５は、ＡＤ変換時にはキャパシタ１２，１３とキャパシタ１４，１５とがそれぞれ組となって動作し、従来のパイプラインＡＤＣにおけるステージの単位容量Ｃを半分に分割して作成されている。図１に示すように、キャパシタ１２，１３にはＡＤＣの上側の基準電圧Ｖｒｅｆを、キャパシタ１４にはＡＤＣの下側の基準電圧（−Ｖｒｅｆ）を、キャパシタ１５には補正用電圧を生成するための電圧として０を接続している。これにより、増幅回路１１の入力ノードには１／４Ｖｒｅｆの電圧がキャパシタ１２，１３，１４，１５に外部から接続された際に充電される電荷と等価な電荷を充電することができる。そのため、図１のような接続をすることによりステージ内部で補正用電圧を生成することが可能となる。
【００１７】
なお、図１の回路構成において生成される補正用電圧は、電荷保存則から以下のように求められる。
補正用電圧＝（Σ（容量×電圧））／総容量＝（Ｃ／２×Ｖｒｅｆ＋Ｃ／２×Ｖｒｅｆ＋Ｃ／２×（−Ｖｒｅｆ）＋Ｃ／２×０）／（Ｃ／２×４）＝１／４Ｖｒｅｆ
【００１８】
図２を参照して、本実施の形態に係るパイプライン型アナログデジタル変換器を構成するステージ１０の補正用電圧生成のための回路構成を説明する。なお、図２では、便宜上、差動の片側のみを示している。
【００１９】
ステージ１０は、信号を増幅するための増幅回路１１と、キャパシタ１２，１３，１４，１５と、キャパシタ１５に補正用電圧を生成するための電圧を接続するためのスイッチ２１と、キャパシタ１２，１３，１４，１５に接続するＡＤＣの基準電圧を切り替えるためのスイッチ２２，２３，２４，２５とを備える。スイッチ２２，２３，２４，２５は通常のＡＤ変換時に用いられるスイッチであり、ステージ１０のゲイン誤差を補正するための補正値を算出する際には、ＡＤＣの基準電圧であるＶｒｅｆ又は（−Ｖｒｅｆ）を任意に切り替えられるように構成されている。図２に示す回路構成では、補正用電圧を生成するための電圧としてコモン電圧Ｖｃｍを接続している。コモン電圧Ｖｃｍは増幅回路１１のコモン電位を決めるために用いられる既存の電圧であり、差動間の電位はコモン電圧Ｖｃｍを中心として変位するため、図１に示した回路構成において補正用電圧を生成するための電圧として入力される０と等価である。そのため、図２の構成では増幅回路１１の入力ノードには（−１／４Ｖｒｅｆ）の電圧がキャパシタ１２，１３，１４，１５に外部から接続された際に充電される電荷と等価な電荷が充電される。
【００２０】
なお、図２の回路構成において生成される補正用電圧は、電荷保存則から以下のように求められる。
補正用電圧＝（Σ（容量×電圧））／総容量＝（Ｃ／２×（−Ｖｒｅｆ）＋Ｃ／２×（−Ｖｒｅｆ）＋Ｃ／２×Ｖｒｅｆ＋Ｃ／２×０）／（Ｃ／２×４）＝（−１／４Ｖｒｅｆ）
【００２１】
図２では、キャパシタ１５がＶｃｍに接続されている状態で、キャパシタ１２，１３が（−Ｖｒｅｆ）に接続され、キャパシタ１４がＶｒｅｆに接続される例を示しているが、図１と同じように、キャパシタ１２，１３がＶｒｅｆに接続され、キャパシタ１４が（−Ｖｒｅｆ）に接続されていてもよい。その場合に生成される補正用電圧は、図１の回路構成と同じ１／４Ｖｒｅｆとなる。
【００２２】
＊＊＊動作の説明＊＊＊
以下では、本実施の形態に係るパイプライン型アナログデジタル変換器を構成するステージ１０の動作を説明する。ステージ１０の動作は、本実施の形態に係るゲイン誤差補正方法に相当する。
【００２３】
図２に示したように、ステージ１０は、キャパシタ群として、４つのキャパシタ１２，１３，１４，１５を備える。また、ステージ１０は、補正用電圧を生成するためのスイッチとして、１つのスイッチ２１を備える。また、ステージ１０は、他のスイッチとして、４組のスイッチ２２，２３，２４，２５を備える。
【００２４】
パイプライン型アナログデジタル変換器は、複数ステージに分けてアナログデジタル変換を行うが、キャパシタ１２，１３，１４，１５は、第１電圧Ｖ１が印加されることで、それら複数ステージのいずれかであるステージ１０でアナログデジタル変換に用いられる電荷を充電する。スイッチ２１は、キャパシタ１２，１３，１４，１５のうち、キャパシタ１５に接続され、アナログデジタル変換で生じたゲイン誤差の補正のために、キャパシタ１５に印加される電圧を第１電圧Ｖ１とは異なる第２電圧Ｖ２に切り替える。
【００２５】
スイッチ２１を介して第２電圧Ｖ２がキャパシタ１５に印加されることで、ゲイン誤差の補正用の電圧として共通の電圧（−１／４Ｖｒｅｆ）がキャパシタ１２，１３，１４，１５の各々に印加されたと仮定した場合にキャパシタ１２，１３，１４，１５に充電される電荷と等価の電荷が、キャパシタ１２，１３，１４，１５に充電されることになる。
【００２６】
本実施の形態において、第２電圧Ｖ２は、アナログデジタル変換に用いられる既存電圧であり、具体的には、コモン電圧Ｖｃｍである。そのため、第２電圧Ｖ２を生成するための部品を追加する必要がない。
【００２７】
本実施の形態において、スイッチ２１を介して第２電圧Ｖ２がキャパシタ１５に印加される状態でその他のキャパシタ１２，１３，１４に印加される電圧は、アナログデジタル変換に用いられる基準電圧Ｖｒｅｆ又は（−Ｖｒｅｆ）である。前述したように、キャパシタ１２，１３，１４，１５の各々には、基準電圧Ｖｒｅｆ又は（−Ｖｒｅｆ）を切り替えるスイッチ２２，２３，２４，２５が接続されている。
【００２８】
本実施の形態において、ステージ１０は、キャパシタ群として、１組当たりの容量が共通の容量である２組のキャパシタ、具体的には、キャパシタ１２，１３の組と、キャパシタ１４，１５の組とを備える。１組当たりの容量は、従来のパイプラインＡＤＣにおけるステージの単位容量Ｃと同じである。スイッチ２１は、キャパシタ１４，１５の片方、具体的には、キャパシタ１５に接続されている。キャパシタ１５の容量は、１組当たりの容量を半分に分割して得られる容量Ｃ／２である。このように、本実施の形態では、補正用電圧を生成するための電圧が接続されるキャパシタ１５が、従来の回路構成でＡＤ変換時に用いられる容量を分割して作成された容量になっている。
【００２９】
＊＊＊実施の形態の効果の説明＊＊＊
本実施の形態では、ステージ１０が、ＡＤ変換時に用いられるキャパシタ１２，１３，１４，１５の一部に補正用電圧を生成するための電圧を接続するためのスイッチ２１を備える。本実施の形態によれば、補正用電圧を生成するための電圧を入力するためのスイッチ２１を追加するだけでよく、従来の回路構成と比べてＡＤＣの面積削減が可能である。また、追加のキャパシタを必要としないため、ＡＤＣの基準電圧のバッファ回路の駆動能力を変える必要がなく、従来の回路構成と比べて消費電力の低減が可能である。
【００３０】
＊＊＊他の構成＊＊＊
補正用電圧を生成するためのスイッチの数は１つに限らず、２つ以上でもよい。補正用電圧を生成するためのスイッチがキャパシタ群の一部のキャパシタに接続されていればよい。具体的には、補正用電圧を生成するためのスイッチが少なくとも１組のキャパシタの片方に接続されていればよい。
【００３１】
キャパシタの数、及び、補正用電圧を生成するためのスイッチ以外のスイッチの数は、それぞれ４つ及び４組に限らない。キャパシタの数とスイッチの数とが対応していればよい。
【００３２】
補正用電圧を生成するためのスイッチが接続されるキャパシタの数は１つに限らず、２つ以上でもよい。また、補正用電圧を生成するためのスイッチが接続されるキャパシタの容量は、従来の回路構成でＡＤ変換時に用いられる容量を半分に分割して得られる容量に限らず、従来の回路構成でＡＤ変換時に用いられる容量を別の割合で分割して得られる容量でもよい。
【００３３】
実施の形態２．
本実施の形態について、主に実施の形態１との差異を説明する。
【００３４】
図３を参照して、本実施の形態に係るパイプライン型アナログデジタル変換器を構成するステージ２０の補正用電圧生成のための回路構成を説明する。なお、図３では、便宜上、差動の片側のみを示している。
【００３５】
ステージ２０は、信号を増幅するための増幅回路１１と、キャパシタ１２，１３，１４，１５，１６，１７，１８，１９と、キャパシタ１５，１６に補正用電圧を生成するための電圧を接続するためのスイッチ２１，３１と、キャパシタ１２，１３，１４，１５，１６，１７，１８，１９に接続するＡＤＣの基準電圧を切り替えるためのスイッチ２２，２３，２４，２５，３２，３３，３４，３５とを備える。スイッチ２２，２３，２４，２５，３２，３３，３４，３５は通常のＡＤ変換時に用いられるスイッチであり、ステージ２０のゲイン誤差を補正するための補正値を算出する際には、ＡＤＣの基準電圧であるＶｒｅｆ又は（−Ｖｒｅｆ）を任意に切り替えられるように構成されている。図３に示す回路構成では、補正用電圧を生成するための電圧として、スイッチ２１，３１の端子を差動間で短絡することによって得られる電圧を使用している。差動間の電位はコモン電圧Ｖｃｍを中心として変位するため、スイッチ２１，３１の端子を差動間で短絡することによって、コモン電圧と同じ電圧を得ることができる。そのため、図３の構成では、図２の構成と同様に増幅回路１１の上側の入力ノードには（−１／４Ｖｒｅｆ）の電圧がキャパシタ１２，１３，１４，１５に外部から接続された際に充電される電荷と等価な電荷が充電される。また、増幅回路１１の下側の入力ノードには１／４Ｖｒｅｆの電圧がキャパシタ１６，１７，１８，１９に外部から接続された際に充電される電荷と等価な電荷が充電される。
【００３６】
なお、図３の回路構成において生成される補正用電圧は、電荷保存則から以下のように求められる。
差動の上側の補正用電圧＝（Σ（容量×電圧））／総容量＝（Ｃ／２×（−Ｖｒｅｆ）＋Ｃ／２×（−Ｖｒｅｆ）＋Ｃ／２×Ｖｒｅｆ＋Ｃ／２×０）／（Ｃ／２×４）＝（−１／４Ｖｒｅｆ）
差動の下側の補正用電圧＝（Σ（容量×電圧））／総容量＝（Ｃ／２×０＋Ｃ／２×（−Ｖｒｅｆ）＋Ｃ／２×Ｖｒｅｆ＋Ｃ／２×Ｖｒｅｆ）／（Ｃ／２×４）＝１／４Ｖｒｅｆ
【００３７】
図３に示したように、本実施の形態では、補正用電圧を生成するためのスイッチ２１，３１が、２つのキャパシタ１５，１６に接続されている。スイッチ２１，３１によって２つのキャパシタ１５，１６の第１電圧Ｖ１の印加端の間が短絡されることで、第２電圧Ｖ２が２つのキャパシタ１５，１６に印加されることになる。
【００３８】
前述したように、本実施の形態においても、第２電圧Ｖ２は、コモン電圧と同じ電圧になる。
【００３９】
なお、補正用電圧を生成するためのスイッチの数は２つに限らず、１つでもよいし、３つ以上でもよい。１つの場合は、共通のスイッチが２つのキャパシタの第１電圧Ｖ１の印加端の間に接続される。
【００４０】
キャパシタの数、及び、補正用電圧を生成するためのスイッチ以外のスイッチの数は、それぞれ８つ及び８組に限らない。キャパシタの数とスイッチの数とが対応していればよい。
【００４１】
以上、本発明の実施の形態について説明したが、これらの実施の形態のうち、いくつかを組み合わせて実施しても構わない。或いは、これらの実施の形態のうち、いずれか１つ又はいくつかを部分的に実施しても構わない。具体的には、これらの実施の形態の説明において「部」として説明するもののうち、いずれか１つのみを採用してもよいし、いくつかの任意の組み合わせを採用してもよい。なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
【符号の説明】
【００４２】
１０，２０  ステージ、１１  増幅回路、１２，１３，１４，１５，１６，１７，１８，１９，４１，４２，４３  キャパシタ、２１，２２，２３，２４，２５，３１，３２，３３，３４，３５  スイッチ。
【図１】
0006635793.tif 000002
【図２】
0006635793.tif 000003
【図３】
0006635793.tif 000004
【図４】
0006635793.tif 000005