(57)【特許請求の範囲】
【請求項１】
入射光に応じて光電変換を行う光電変換素子を複数備え、前記光電変換素子による電荷の蓄積状態に基づく信号レベルと前記電荷のリセット状態に基づくリセットレベルを出力する画素回路と、
前記画素回路から出力された前記信号レベルと前記リセットレベルに基づく相関二重サンプリングをアナログ領域において実行し出力するアナログＣＤＳ回路と、
前記アナログＣＤＳ回路からの２つの異なるアナログ信号をそれぞれデジタル信号に変換するＡＤ変換回路と、
前記ＡＤ変換回路から出力される２つのデジタル信号の差成分を取り出す信号処理回路と、
前記ＡＤ変換回路が用いるデジタル変換用トップ基準電圧とボトム基準電圧を分圧して前記アナログＣＤＳ回路のクランプレベルを規定する第１基準電圧を生成し出力する基準電圧生成回路と、
を有し、
前記アナログＣＤＳ回路は、反転増幅器であり、
前記反転増幅器の出力端子と反転入力端子との間に第１静電容量が配置され、
前記出力端子と前記反転入力端子との間において前記第１静電容量と並列に帰還スイッチが配置され、
前記画素回路と前記反転入力端子との間に第２静電容量が配置され、
前記反転増幅器の非反転入力端子に前記基準電圧生成回路の出力が接続される、ことを特徴とする固体撮像装置。
【請求項２】
前記アナログＣＤＳ回路は、
前記画素回路と前記第２静電容量との間に入力スイッチを備え、
前記出力端子と前記ＡＤ変換回路との間に出力スイッチを備える、ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記アナログＣＤＳ回路が前記クランプレベルを確定させた後、前記ＡＤ変換回路におけるデジタル変換の開始タイミングは、前記出力スイッチを閉じた後の前記帰還スイッチを開いて閉じた後である、ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
クリップ回路をさらに有し、
前記クリップ回路は前記アナログ領域ごとに、クリップ用基準電圧を供給できる回路の出力、又は前記ＡＤ変換回路の出力、のいずれかに接続される、ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記クリップ回路は、１つのトランジスタにより構成されていて、
前記トランジスタは、
ソースが前記アナログ領域ごとに、クリップ用基準電圧を供給できる回路の出力又は前記ＡＤ変換回路が有するアンプの出力のいずれかに接続され、
ドレインが電源又は接地に接続され、
ゲートが第２基準電圧に接続されている、ことを特徴とする請求項４記載の固体撮像装置。
【請求項６】
前記第２基準電圧は、前記アンプにおいて生成される、ことを特徴とする請求項５記載の固体撮像装置。
【請求項７】
前記第１静電容量と前記第２静電容量の少なくともいずれか一方は可変容量である、ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の固体撮像装置を備えることを特徴とする画像読み取り装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及び画像読み取り装置に関する。
【背景技術】
【０００２】
複写機やスキャナなどの様々な撮像機器に用いられる固体撮像装置が知られている。固体撮像装置は、光電変換機能を有する画素回路と、その周辺の駆動回路及び信号処理回路などを備え、画像読み取り機能を有する装置である。固体撮像装置は、上記の回路を複数備えるカラム構成により、多数の画素回路及び周辺回路をＣＭＯＳプロセスにより一体化して形成することができる。
【０００３】
固体撮像装置から出力される信号には、画素回路の特性に起因する固体ノイズなども含まれる。この固体ノイズを低減させるために、固体撮像装置はＣＤＳ回路を備えるものが多い。
【０００４】
しかし、従来のアナログ領域のＣＤＳ回路だけでは固定ノイズの低減効果が不十分な場合もある。従来のアナログ領域のＣＤＳ回路の代わりに、画素ブロックからの信号レベルとリセットレベルとの差をデジタル領域において求めて、固体ノイズ除去を行う固体撮像装置が既に知られている（例えば、特許文献１を参照）。
【０００５】
ところが、特許文献１の固体撮像装置の構成であっても、固体撮像装置のノイズ対策にはさらなる課題がある。例えば、特許文献１の固体撮像装置が備える信号読み出し回路におけるスイッチの数は、従来からの回路構成に比べると多くなる。このように、信号読み出し回路におけるスイッチ数が増えると、そのスイッチング動作によるスイッチングノイズが大きくなる。
【０００６】
スイッチングノイズが大きくなると、その影響は、信号レベルとリセットレベルのサンプリングを行う時に用いる基準電圧の変動として生ずる。特に、信号読み出しを高速で行う場合は、基準電圧が変動すると、サンプリングタイミングによっては本来の信号レベルやリセットレベルが異なる値のものとして読み出される可能性が増えることになる。すなわち、スイッチングノイズの影響によって正値ではない値を読み出すことになり、これによって、信号レベルとリセットレベルの差分が正しくない値になる。差分が正しくないと固体ノイズの低減効果は低くなり、固体撮像装置が出力する画像信号の精度が低下する。したがって、従来から知られている固体撮像装置において、高速の信号読み出しを精度よく行うためにはさらなる工夫が必要である。
【０００７】
また、特許文献１の固体撮像装置のように多数の信号読み出す回路を備えるものは、スイッチの数の多さに起因して信号読み出し回路の面積が大きくなり、固体撮像装置全体の面積が大きく大型化する。固体撮像装置は、複写機やスキャナなどに用いられる他、ビデオカメラやデジタルカメラにも用いられるので小型である方がより望ましい。
【０００８】
さらに、特許文献１の固体撮像装置において、一部のカラムに係る画素回路にのみ非常に強い光が入った場合、その光が入ったカラムの周辺に配置されている他のカラムにおいて、本来出力されるべきではない信号が出力されることがある。このような不正の信号出力はいわゆる画像における「黒沈み」や「黒浮き」になり、固体撮像装置から出力される画像信号の質を低下させる。したがって、部分的に強い光が入った場合であっても、不正な信号の出力を阻止する必要もある。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、固体撮像装置において、高精度な信号の読み出しを行うことができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様は、入射光に応じて光電変換を行う光電変換素子を複数備え、前記光電変換素子による電荷の蓄積状態に基づく信号レベルと前記電荷のリセット状態に基づくリセットレベルを出力する画素回路と、前記画素回路から出力された前記信号レベルと前記リセットレベルに基づく相関二重サンプリングをアナログ領域において実行し出力するアナログＣＤＳ回路と、前記アナログＣＤＳ回路からの２つの異なるアナログ信号をそれぞれデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路から出力される２つのデジタル信号の差成分を取り出す信号処理回路と、前記ＡＤ変換回路が用いるデジタル変換用トップ基準電圧とボトム基準電圧を分圧して前記アナログＣＤＳ回路のクランプレベルを規定する第１基準電圧を生成し出力する基準電圧生成回路と、を有し、前記アナログＣＤＳ回路は、反転増幅器であり、前記反転増幅器の出力端子と反転入力端子との間に第１静電容量が配置され、前記出力端子と前記反転入力端子との間において前記第１静電容量と並列に帰還スイッチが配置され、前記画素回路と前記反転入力端子との間に第２静電容量が配置され、前記反転増幅器の非反転入力端子に前記基準電圧生成回路の出力が接続される、ことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、高精度な信号の読み出しを行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図２】本発明の実施形態に係る画素回路の構成を模式的に示すブロック図である。
【図３】本発明の実施形態に係る画素ブロックの構成を模式的に示す回路図である。
【図４】本発明の実施形態に係る画素ブロックの書き込み動作タイミングを説明するためのタイミングチャートである。
【図５】本発明の実施形態に係る画素ブロックの読み出し動作タイミングを説明するためのタイミングチャートである。
【図６】本発明の実施形態に係るアナログＣＤＳ回路の構成に示す回路図である。
【図７】本発明の実施形態に係るアナログＣＤＳ回路の動作タイミングを説明するためのタイミングチャートである。
【図８】本発明の実施形態に係る基準電圧生成回路の構成を模式的に示す回路図である。
【図９】本発明の実施形態に係る固体撮像装置の別の構成例を示すブロック図である。
【図１０】本発明の実施形態に係るアナログＣＤＳ回路における入力と出力の関係の例を示すグラフである。
【図１１】本発明の実施形態に係る固体撮像装置のさらに別の構成例を示すブロック図である。
【図１２】本発明の実施形態に係る固体撮像装置のさらに別の構成例を示すブロック図である。
【図１３】本発明の実施形態に係るクリップ回路の構成を示す回路図である。
【図１４】本発明の実施形態に係るアナログＣＤＳ回路の帰還側において可変容量を用いた例を示す回路図である。
【図１５】本発明の実施形態に係るアナログＣＤＳ回路の帰還側に可変容量を配置したときの動作タイミングの例を示すタイミングチャートである。
【図１６】本発明の実施形態に係るアナログＣＤＳ回路の入力側において可変容量を用いた例を示す回路図である。
【図１７】本発明の実施形態に係る固体撮像装置のさらに別の構成例を示すブロック図である。
【図１８】本発明の実施形態に係る固体撮像装置のさらに別の構成例を示すブロック図である。
【図１９】本発明の実施形態に係る固体撮像装置において、一部の画素回路に入射した光の影響を説明するためのブロック図である。
【図２０】本発明の実施形態に係るアナログＣＤＳ回路が備えるアンプの構成を示す回路図である。
【図２１】本発明の実施形態に係る固体撮像装置において一部の画素回路に入射した光の影響を説明するグラフである。
【図２２】本発明の実施形態に係る画像読み取り装置の外観を示す斜視図である。
【発明を実施するための形態】
【００１３】
●固体撮像装置の第１実施形態
以下、本発明に係る固体撮像装置の実施形態であるＣＭＯＳセンサ１について図面を参照しながら説明する。図１は、ＣＭＯＳセンサ１のハードウェア構成を模式的に示すブロック図である。
【００１４】
ＣＭＯＳセンサ１は、例えば、ＣＭＯＳラインセンサである。図１に示すように、ＣＭＯＳセンサ１は、画素回路１０と、Ａ−ＣＤＳ回路２０と、ＡＤＣ回路３０と、信号処理回路４０と、水平走査回路５０と、タイミング発生回路６０と、基準電圧生成回路７０と、第２増幅回路８０と、を備える。
【００１５】
画素回路１０は、複数の画素ブロック１００から構成される。画素ブロック１００は、後述するように光変換機能を有する素子を複数備えている。画素ブロック１００の光電変換素子は、受光した光の強さに応じたレベルの電荷を出力する。画素ブロック１００は、光電変換素子からの電荷の蓄積状態を電気信号に変換して出力する機能を有している。この電気信号を「信号レベル」という。また画素ブロック１００は、光電変換素子からの電荷のリセット状態を電気信号に変換して出力する機能を有する。この電気信号を「リセットレベル」という。画素ブロック１００の信号レベルとリセットレベルの出力タイミングは、タイミング発生回路６０における制御により行われる。画素ブロック１００の詳細な構成については後述する。
【００１６】
Ａ−ＣＤＳ回路２０は、アナログＣＤＳ回路であって、アナログ領域においてＣＤＳ（相関二重サンプリング）処理を実行する回路である。Ａ−ＣＤＳ回路２０は、第２増幅回路８０において増幅された信号レベルをクランプして出力し、また、信号レベルとリセットレベルとの差分を出力する。Ａ−ＣＤＳ回路２０の詳細な構成については後述する。
【００１７】
ＡＤＣ回路３０は、Ａ−ＣＤＳ回路２０が出力したアナログ信号をデジタル信号に変換するＡＤ変換回路である。ＡＤＣ回路３０は、Ａ−ＣＤＳ回路２０からの信号レベルをデジタル変換して出力し、又はＡ−ＣＤＳ回路２０からの信号レベルとリセットレベルの差分をデジタル信号に変換して出力する。
【００１８】
信号処理回路４０は、ＡＤＣ回路３０から出力された２つのデジタル信号の差成分を取り出し、固定ノイズ成分を除去した信号レベルに相当するデジタル信号を生成して出力する。
【００１９】
水平走査回路５０は、信号処理回路４０が生成したデジタル信号を所定のタイミングで順次出力する。
【００２０】
タイミング発生回路６０は、画素回路１０が備える画素ブロック１００のそれぞれの動作タイミングを制御する信号を出力する。
【００２１】
基準電圧生成回路７０は、Ａ−ＣＤＳ回路２０が用いる第１基準電圧であるクランプ用基準電圧（Ｖｃｏｍ）を生成して出力する。また、後述するクリップ回路９０が用いる第２基準電圧であるクリップ用基準電圧（Ｖｃｏｍ_Ｃ）を生成して出力する。基準電圧生成回路７０の構成の詳細な説明は後述する。
【００２２】
第２増幅回路８０は、画素ブロック１００からの信号レベルとリセットレベルを増幅して出力する。なお、第２増幅回路８０の詳細については、後述する。
【００２３】
上記の構成を備えるＣＭＯＳセンサ１は、一体化に有利なＣＭＯＳ構造により形成される。
【００２４】
●画素回路１０の構成
次に、ＣＭＯＳセンサ１が備える画素回路１０の構成について図２を用いて説明する。図２は、画素回路１０の詳細な構成を模式的に示したブロック図である。画素回路１０は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に対応する信号を出力するために、複数の画素ブロック１００を１組にしたカラム構成である。ＣＭＯＳセンサ１は、３色の色フィルタを１組にして、これに対応する垂直方向に並んだ複数の画素ブロック１００を２組で１単位として構成される。
【００２５】
例えば画素回路１０は、６個の画素ブロック１００（Ｒ画素ブロック１００ＲＥ、Ｒ画素ブロック１００ＲＯ、Ｇ画素ブロック１００ＧＥ、Ｇ画素ブロック１００ＧＯ、Ｂ画素ブロック１００ＢＥ、Ｂ画素ブロック１００ＢＯ）を備える。また、画素回路１０は、第１電流源１４０と第２電流源１５０を備える。なお、画素回路１０は、光電変換部として機能する。
【００２６】
画素回路１０における信号レベルとリセットレベルの読み出しは、タイミング発生回路６０の制御によって順次行われる。例えば、まず、Ｒ画素ブロック１００ＲＥから信号レベルを読み出し、その後、Ｒ画素ブロック１００ＲＥからリセットレベルを読み出す。これに続いて、Ｒ画素ブロック１００ＲＯから信号レベルを読み出し、その後、Ｒ画素ブロック１００ＲＯからリセットレベルを読み出す。これと同様の順番で、Ｇ画素ブロック１００ＧＥ、Ｇ画素ブロック１００ＧＯ、Ｂ画素ブロック１００ＢＥ、Ｂ画素ブロック１００ＢＯから、信号レベルとリセットレベルを読み出す。
【００２７】
Ｒ画素ブロック１００ＲＥとＲ画素ブロック１００ＲＯには、赤色の光を透過させるカラーフィルタとオンチップマイクロレンズが設けられている。同様に、Ｇ画素ブロック１００ＧＥとＧ画素ブロック１００ＧＯには、緑色の光を透過させるカラーフィルタとオンチップマイクロレンズが設けられている。Ｂ画素ブロック１００ＢＥ、Ｂ画素ブロック１００ＢＯには、青色の光を透過させるカラーフィルタとオンチップマイクロレンズが設けられている。
【００２８】
Ｒ画素ブロック１００ＲＥとＲ画素ブロック１００ＲＯは、同じ構成を有する。また、Ｇ画素ブロック１００ＧＥ、Ｇ画素ブロック１００ＧＯ、Ｂ画素ブロック１００ＢＥ、Ｂ画素ブロック１００ＢＯは、受光する光の色を定めるカラーフィルタが異なるのみで、その他の構成においてはＲ画素ブロック１００ＲＥと同様の構成である。したがって以下の説明は、Ｒ画素ブロック１００ＲＥを代表例として用いることとする。なお、以下の説明において、上記すべての画素ブロック１００に共通する事項を説明するときは、単に「画素ブロック１００」と表記することもある。
【００２９】
また、ＣＭＯＳセンサ１が備える画素回路１０において、１つのカラムに含まれる画素１１０の数は６個に限定するものではない。また、ＣＭＯＳセンサ１は、画素回路１０の内部においてＣＭＯＳセンサ１が備える各部を制御する制御部を備えていてもよい。
【００３０】
図３は、ＣＭＯＳセンサ１が有するＲ画素ブロック１００ＲＥの構成を模式的に示す回路図である。Ｒ画素ブロック１００ＲＥは、画素１１０及びメモリ１２０を有し、赤色光を受光して光電変換を行う。
【００３１】
まず、画素１１０の構成について説明する。画素１１０は、受光素子１１１（ＰＤ）、転送スイッチ１１２（ＴＸ）、ＦＤ領域１１３、リセットスイッチ１１４（ＲＴ）、第１増幅器１１５（ＳＦ１）リセット電源１１６を備えている。
【００３２】
受光素子１１１は、例えばフォトダイオードであって、カラーフィルタを介して受けた入射光の受光量に応じた電荷を発生させる光電変換素子である。受光素子１１１のアノードは接地に接続され、カソードは転送スイッチ１１２に接続される。
【００３３】
転送スイッチ１１２は、受光素子１１１と第１増幅器１１５との間に配置されている。転送スイッチ１１２の一方の端子には受光素子１１１が接続されていて、他方の端子にはリセットスイッチ１１４と第１増幅器１１５が接続されている。転送スイッチ１１２の動作により、受光素子１１１が発生させた電荷がＦＤ領域１１３へと転送される。
【００３４】
ＦＤ領域１１３は、転送スイッチ１１２と、第１増幅器１１５と、リセットスイッチ１１４が相互に接続されるフロートディフュージョン領域である。ＦＤ領域１１３は、転送されてきた電荷を電圧に変換する電荷電圧変換部として機能する。
【００３５】
リセットスイッチ１１４は、例えばトランジスタにより構成される。リセットスイッチ１１４は、一方の端子がリセット電源１１６に接続され、他方の端子がＦＤ領域１１３に接続されている。リセットスイッチ１１４がオンになると（接点を閉じると）、ＦＤ領域１１３にリセット電源１１６からのリセット電圧（Ｖｒｄ）が印加される。この場合、受光素子１１１から転送されＦＤ領域に溜まっていた電荷はリセットされる。
【００３６】
第１増幅器１１５は、例えば、ＭＯＳトランジスタにより構成される。第１増幅器１１５は、ＦＤ領域１１３において電荷から変換された電圧を増幅させて後段に出力する。第１増幅器１１５のサイズを大きくしすぎるとＦＤ領域１１３にぶらさがる容量が大きくなり、電荷から電圧へ変換される効率が低下する。したがって、第１増幅器１１５は後述する第２増幅回路８０よりもサイズを小さくすることが望ましい。
【００３７】
次に、メモリ１２０について説明する。メモリ１２０は、第１メモリ容量１２１（Ｃｒ）、第２メモリ容量１２２（Ｃｓ）、第１選択スイッチ１２３（ＳＬ）、リセットレベル選択スイッチ１２４（ＲＤＲ）、信号レベル選択スイッチ１２５（ＲＤＳ）及び第２選択スイッチ１２６（ＳＷ）を有する。
【００３８】
第１メモリ容量１２１は、例えばＭＯＳ容量であり、画素１１０のリセット動作時の電荷を蓄積する。第１メモリ容量１２１に蓄積された電荷により生ずる信号が画素１１０の「リセットレベル」となる。第２メモリ容量１２２は、例えばＭＯＳ容量であり、画素１１０からＦＤ領域１１３に転送された電荷を蓄積する。第２メモリ容量１２２に蓄積された電荷により生ずる信号が画素１１０の「信号レベル」となる。
【００３９】
第１メモリ容量１２１及び第２メモリ容量１２２は、一方の電極側にメモリ基準電圧１２７（Ｖｍ）が印加されている。メモリ基準電圧１２７（Ｖｍ）は、他の回路の接地電圧とは異なる電位である。また、第１メモリ容量１２１及び第２メモリ容量１２２は、他方の電極側に第２選択スイッチ１２６が接続されている。また、第１メモリ容量１２１の他方の電極側には、リセットレベル選択スイッチ１２４が接続されていて、第２選択スイッチ１２６の他方の電極側には、信号レベル選択スイッチ１２５が接続されている。
【００４０】
第１メモリ容量１２１及び第２メモリ容量１２２は、選択スイッチ側（リセットレベル選択スイッチ１２４と信号レベル選択スイッチ１２５）にかかる電圧が接地側の電圧よりも電源電圧側に近いレベルとなる。そのため、第１メモリ容量１２１及び第２メモリ容量１２２は、ｎチャネルのＭＯＳトランジスタ（ＭＯＳ容量）であることが好ましい。
【００４１】
第１選択スイッチ１２３とリセットレベル選択スイッチ１２４及び信号レベル選択スイッチ１２５は、第１メモリ容量１２１若しくは第２メモリ容量１２２に対して電荷を蓄積させる場合に動作する。また、リセットレベル選択スイッチ１２４、信号レベル選択スイッチ１２５及び第２選択スイッチ１２６は、第１メモリ容量１２１若しくは第２メモリ容量１２２に蓄積された電荷（電圧）を第２増幅回路８０に転送するときに動作する。
【００４２】
具体的には、第１選択スイッチ１２３とリセットレベル選択スイッチ１２４又は信号レベル選択スイッチ１２５を介して、第１増幅器１１５が第１メモリ容量１２１又は第２メモリ容量１２２に接続する。ＦＤ領域１１３に蓄積される電荷は、転送スイッチ１１２とリセットスイッチ１１４の動作タイミングに応じて、リセットレベルに相当する量か信号レベルを相当する量のいずれかになる。したがって、これら各スイッチの動作を制御することで、ＦＤ領域１１３の電荷から変換されたリセットレベル又は信号レベルが、第１メモリ容量１２１又は第２メモリ容量１２２に転送される。
【００４３】
また、第２選択スイッチ１２６の動作によって、画素１１０が選択されて、上記のリセットレベル及び信号レベルが第２増幅回路８０に転送される。第２選択スイッチ１２６とリセットレベル選択スイッチ１２４及び信号レベル選択スイッチ１２５の動作タイミングを制御することで、第１メモリ容量１２１から第２増幅回路８０にリセットレベルが転送され、第２メモリ容量１２２からは信号レベルが転送される。第１メモリ容量１２１及び第２メモリ容量１２２は、電荷を蓄積する電荷蓄積部を構成している。
【００４４】
図２に戻る。画素ブロック１００は、第１電流源１４０と第２電流源１５０を備える。第１電流源１４０は、カラム内の各画素１１０の第１増幅器１１５に対する定電流源である。第２電流源１５０は、第２増幅回路８０に対する定電流源である。なお、第１電流源１４０及び第２電流源１５０は、それぞれ流れる電流が可変可能である。
【００４５】
第２増幅回路８０は、例えば１つのｎチャネルのＭＯＳトランジスタである。第２増幅回路８０は、カラム内の各画素１１０が出力する信号（電圧）を増幅してＡ−ＣＤＳ回路２０に出力する。第２増幅回路８０は、サイズが大きくても第１増幅器１１５ほど変換ゲインに影響を与えない。一方、ノイズ特性（フリッカノイズ、熱雑音、ＲＴＳノイズ等）を改善するために、第１増幅器１１５よりもサイズを大きくする。なお、第２増幅回路８０のバックゲートは、バックゲート効果が考慮されてソースに接続されることが好ましい。第２増幅回路８０は、ｐチャネルのＭＯＳトランジスタであってもよい。
【００４６】
上述した各選択スイッチ（第２選択スイッチ１２６等）と、第１増幅器１１５及び第２増幅回路８０は、それぞれＭＯＳトランジスタによって構成されている。また、各選択スイッチ等は、１つのトランジスタで構成されているが、トランジスタのＯＮ抵抗や、チャージインジェクションに応じて、ｎチャネルのトランジスタとｐチャネルのトランジスタを用いたＣＭＯＳ−ＳＷであってもよい。また、各選択スイッチ等は、電位によってはｐチャネルのトランジスタで構成してもよい。例えば、リセット電圧（Ｖｒｄ）が高い場合、第１選択スイッチ１２３の電位も高くなるため、ｎチャネルのトランジスタよりもｐチャネルのトランジスタを用いたスイッチの方がＯＮ抵抗は低くなる。
【００４７】
●ＣＭＯＳセンサ１の動作
次に、ＣＭＯＳセンサ１の動作について図４及び図５のタイミングチャートを用いて説明する。図４は、メモリ１２０へ信号レベルとリセットレベルを書き込むタイミングを例示している。また、図５はメモリ１２０から信号レベルとリセットレベルを読み出すタイミングを例示している。
【００４８】
図４において、符号ＳＬは第１選択スイッチ１２３の動作タイミングを表している。符号ＲＴはリセットスイッチ１１４の動作タイミングを表している。符号ＴＸは転送スイッチ１１２の動作タイミングを表している。符号ＲＤＲはリセットレベル選択スイッチ１２４の動作タイミングを表している。符号ＲＤＳは信号レベル選択スイッチ１２５の動作タイミングを表している。また、符号ＳＷは第２選択スイッチ１２６の動作タイミングを表している。各符号がオンのとき、それに対応するスイッチの接点は閉じている。即ち各符号がオンのときには、そのスイッチは動作している。
【００４９】
図４に示すように、時刻ｔ１においてリセットスイッチ１１４が動作して接点を閉じる（ＲＴがオン）。これによって、リセット電圧（Ｖｒｄ）がＦＤ領域１１３に印加されて、ＦＤ領域１１３にはリセット電圧（Ｖｒｄ）によりリセット状態になる。また、時刻ｔ１において、リセットレベル選択スイッチ１２４が動作して接点を閉じる（ＲＤＲがオン）。時刻ｔ１以前に第１選択スイッチ１２３の接点は閉じているので、第１メモリ容量１２１へリセットレベルの書き込みが始まる。
【００５０】
続いて、時刻ｔ２においてリセットスイッチ１１４が動作して接点を開放する（ＲＴがオフ）。これによって、ＦＤ領域１１３へリセット電圧（Ｖｒｄ）の印加は停止する。これに続いて、時刻ｔ３において、リセットレベル選択スイッチ１２４が動作して接点を開放する（ＲＤＲをオフ）。これによって、第１メモリ容量１２１へのリセットレベルの書き込みは終了する。すなわち、時刻ｔ３において、第１メモリ容量１２１にリセットレベルが記憶される。
【００５１】
続いて、時刻ｔ４において、転送スイッチ１１２が動作して接点を閉じる（ＴＸをオン）。これによって、受光素子１１１が発生させた電荷がＦＤ領域１１３に転送される。また、時刻ｔ４において、信号レベル選択スイッチ１２５が動作して接点を閉じる（ＲＤＳをオン）。これによって、第１増幅器１１５を介してＦＤ領域１１３から第２メモリ容量１２２へ信号レベルの書き込みが始まる。
【００５２】
続いて、時刻ｔ５において、転送スイッチ１１２が動作して接点を開放する（ＴＸをオフ）。これによって、受光素子１１１が発生させた電荷のＦＤ領域１１３への転送を終了する。また、時刻ｔ６において、信号レベル選択スイッチ１２５が動作して接点を開放する（ＲＤＳをオフ）。これによって、第２メモリ容量１２２への信号レベルへの書き込みは終了する。すなわち、時刻ｔ６において、第２メモリ容量１２２に信号レベルが記憶される。
【００５３】
次に、ＣＭＯＳセンサ１における信号読み出しタイミングについて説明する。図５の各動作タイミングを示す符号は、図４と同様である。なお、図５は、１カラムに画素１１０とメモリ１２０を６個ずつ備えたＣＭＯＳセンサ１の動作を示している。
【００５４】
すでに説明のとおり、ＣＭＯＳセンサ１は、６個の画素ブロック１００に対して順番に読み出し処理を実行する。この場合の各画素ブロック１００における動作は、いずれも同様である。したがって、以下の説明は、Ｒ画素ブロック１００ＲＥの信号読み出しタイミングを例にしている。
【００５５】
図５に示すように、時刻ｔ１において、画素ブロック１００を選択するための第２選択スイッチ１２６が動作して接点を閉じる（ＳＷがオン）。ここでは、Ｒ画素ブロック１００ＲＥの第２選択スイッチ１２６が動作した場合を説明している。
【００５６】
続いて、時刻ｔ２において、Ｒ画素ブロック１００ＲＥの信号レベル選択スイッチ１２５が動作して接点を閉じる（ＲＤＳがオン）。これによって、第２メモリ容量１２２に記憶されている信号レベルの読み出しが開始する。読み出された信号レベルは、第２増幅回路８０を介して後段のＡ−ＣＤＳ回路２０に出力される。
【００５７】
続いて、時刻ｔ３においてＲ画素ブロック１００ＲＥの信号レベル選択スイッチ１２５が動作して接点を開放する（ＲＤＳがオフ）。これによって、第２メモリ容量１２２からの信号レベルの読み出しは終了する。
【００５８】
続いて、時刻ｔ４において、リセットレベル選択スイッチ１２４が動作して接点を閉じる（ＲＤＲがオン）。これによって、第１メモリ容量１２１に記憶してあるリセットレベルの読み出しを開始する。読み出されたリセットレベルは、第２増幅回路８０を介して後段のＡ−ＣＤＳ回路２０に対して出力される。続いて、時刻ｔ５において、Ｒ画素ブロック１００ＲＥのリセットレベル選択スイッチ１２４が動作して接点を開放する（ＲＤＲがオフ）。また、時刻ｔ５においてＲ画素ブロック１００ＲＥの第２選択スイッチ１２６が動作して接点を開放する（ＳＷがオフ）。これによって、Ｒ画素ブロック１００ＲＥにおける信号レベルとリセットレベルの読み出し動作は終了する。次の動作タイミングでは画素ブロック１００Ｒｏにおいて同様の動作を行う。
【００５９】
以上の各動作をＣＭＯＳセンサ１が備える複数の画素ブロック１００に対して順番に行う。これによって、各画素ブロック１００から順番に信号レベルとリセットレベルの読み出しが行われる。画素回路１０の後段に配置されている信号処理回路４０は、上記の信号レベルとリセットレベルの差成分をとることで正味の信号（画像信号）を出力することができる。
【００６０】
画素ブロック１００ごとのオフセットのばらつき、例えば、第１増幅器１１５にばらつきがあると、これらから出力される信号により形成される画像には、縦筋のような固定パターンノイズが現れる。上記のように、画素ブロック１００からの信号レベルとリセットレベルとの差分を取り除くことで、上記のオフセットをキャンセルすることができる。この処理を相関二重サンプリング処理という。
【００６１】
また、リセットスイッチ１１４をオンにするときに生ずるｋTCノイズ（リセットノイズ）は、リセットレベルと信号レベルに相関する。そこで、上記の相関二重サンプリング処理を実施することにより、ＣＭＯＳセンサ１はリセットノイズをキャンセルすることもできる。
【００６２】
●Ａ−ＣＤＳ回路２０の構成
次に、Ａ−ＣＤＳ回路２０について詳細に説明する。図６は、Ａ−ＣＤＳ回路２０の構成を示す回路図である。図６に示すようにＡ−ＣＤＳ回路２０は、アンプ２０１と、帰還用スイッチ２０２と、帰還容量２０３と、入力容量２０４と、入力スイッチ２０５と、出力スイッチ２０６と、を備える。
【００６３】
アンプ２０１は、反転増幅器であって、反転入力端子である第１入力端子２０１１と、非反転入力端子である第２入力端子２０１２と、出力端子２０１３と、を有している。第１入力端子２０１１には、入力スイッチ２０５を介して、画素回路１０が接続している。第２入力端子２０１２には、基準電圧生成回路７０が接続している。出力端子２０１３には、出力スイッチ２０６を介して、ＡＤＣ回路３０が接続している。
【００６４】
アンプ２０１は、反転入力端子（第１入力端子２０１１）に信号レベル又はリセットレベルが入力され、非反転入力端子（第２入力端子２０１２）にクランプ用基準電圧（Ｖｃｏｍ）が入力される。したがって、出力端子２０１３からはこれらの差分が出力されるように構成されている。
【００６５】
帰還用スイッチ２０２は、出力端子２０１３と第１入力端子２０１１との間に配置される帰還回路の切り替え用スイッチである。帰還用スイッチ２０２がオンになると（閉じると）出力端子２０１３と第１入力端子２０１１は導通して、アンプ２０１には帰還が掛かる。このときの出力端子２０１３の出力レベル（Ｖｏｕｔ）は、第２入力端子２０１２の入力レベルであるクランプ用基準電圧（Ｖｃｏｍ）になる。
【００６６】
帰還容量２０３は、出力端子２０１３と第１入力端子２０１１との間に配置されている。ループ容量と並列して上記の帰還用スイッチ２０２が配置されている。帰還容量２０３は、帰還用スイッチ２０２がオフのときにアンプ２０１の出力レベル（Ｖｏｕｔ）を安定させるための第１静電容量である。
【００６７】
入力容量２０４は、第１入力端子２０１１と入力スイッチ２０５との間に配置される。
入力容量２０４は、帰還容量２０３との比率によってＡ−ＣＤＳ回路２０における増幅率を決定するための第２静電容量である。入力容量２０４の静電容量Ｃ１と帰還容量２０３の静電容量Ｃ２の比率（Ｃ１／Ｃ２）が、Ａ−ＣＤＳ回路２０における増幅率になる。
【００６８】
入力スイッチ２０５は、画素回路１０からの入力（信号レベルやリセットレベル）が無いないときに、アンプ２０１の反転入力端子側のレベルを固定するために配置されている。なお、入力スイッチ２０５を省略しても、Ａ−ＣＤＳ回路２０は動作する。また、入力スイッチ２０５を画素回路１０に配置して、Ａ−ＣＤＳ回路２０からは省いてもよい。
【００６９】
出力スイッチ２０６は、アンプ２０１とＡＤＣ回路３０の導通状態を切り替えるためのものである。出力スイッチ２０６がオンのとき（閉じたとき）Ａ−ＣＤＳ回路２０はＡＤＣ回路３０と導通する。なお、出力スイッチは、Ａ−ＣＤＳ回路２０に配置せずに、ＡＤＣ回路３０に配置してもよい。
【００７０】
●Ａ−ＣＤＳ回路２０の動作
次に、Ａ−ＣＤＳ回路２０の動作について説明する。図７は、Ａ−ＣＤＳ回路２０の動作タイミングを示すタイミングチャートである。符号ｔ１、ｔ２、ｔ３、・・・は、任意の時刻を表している。
【００７１】
符号Ｖｉｎは、第１入力端子２０１１への入力信号のレベルを表している。Ｖｉｎがハイレベルのときは、画素回路１０からリセットレベル又は信号レベルが入力されている。符号Ｓｐｘｏは、入力スイッチ２０５の動作タイミングを表している。Ｓｐｘｏがハイレベルのときは、入力スイッチ２０５を介して画素回路１０とアンプ２０１の第１入力端子２０１１は導通している。即ち、信号レベルかリセットレベルが第１入力端子２０１１に入力される状態になっている。符号Ｓｖｃｏｍは、帰還用スイッチ２０２の動作タイミングを表している。Ｓｖｃｏｍがハイレベルのとき、帰還用スイッチ２０２を介して出力端子２０１３と第１入力端子２０１１が導通し、出力レベル（Ｖｏｕｔ）が、第１入力端子２０１１に入力される。
【００７２】
符号Ｓｒは、出力スイッチ２０６の動作タイミングを表している。Ｓｒがハイレベルのとき、出力スイッチ２０６を介して出力端子２０１３とＡＤＣ回路３０が電気的に接続している状態になる。
【００７３】
次に、時刻ごとの動作について説明する。図７に示すように、時刻ｔ１において、帰還用スイッチ２０２が動作して接点を閉じる（Ｓｖｃｏｍがオン）。これによって、アンプ２０１に帰還が掛かり、出力端子２０１３からの出力レベル（Ｖｏｕｔ）は、第２入力端子２０１２から入力されている基準電圧生成回路７０からのクランプ用基準電圧（Ｖｃｏｍ）になる。
【００７４】
続いて、時刻ｔ２において対応する画素回路１０の画素ブロック１００から信号レベルが入力される。このときＳｐｘｏはオフのままであるから入力スイッチ２０５は開放状態になっている。したがって、時刻ｔ２においては、アンプ２０１の第１入力端子２０１１には信号レベルが入力されず、アンプ２０１の出力レベル（Ｖｏｕｔ）はクランプ用基準電圧（Ｖｃｏｍ）のままである。
【００７５】
続いて、時刻ｔ３において、入力スイッチ２０５が動作して接点を閉じる（Ｓｐｘｏがオン）。これによって、アンプ２０１の第１入力端子２０１１には画素回路１０からの信号レベルが入力され、入力容量２０４には信号レベルによる電荷が蓄積する。このときに入力容量２０４に蓄積する電荷量Ｑ１は、入力容量２０４の静電容量を「Ｃ１」、信号レベルを「Ｖｓ」とすると、以下の式（１）で表される。したがって、時刻ｔ３以降、Ｓｐｘｏのオンが続く間は、画素回路１０からの信号レベルがクランプ用基準電圧（Ｖｃｏｍ）のレベルにクランプされてアンプ２０１から出力される。
【００７６】
式（１）  Ｑ１＝Ｃ１×（Ｖｃｏｍ−Ｖｓ）
【００７７】
続いて、時刻ｔ４において、出力スイッチ２０６が動作して接点を閉じる（Ｓｒがオン）。これによって、出力スイッチ２０６は導通して、アンプ２０１の出力レベル（Ｖｏｕｔ）がＡＤＣ回路３０に入力される状態になり、ＡＤＣ回路３０においてサンプリングが開始する。なお、出力スイッチ２０６が導通すると、アンプ２０１の出力にはＡＤＣ回路３０の負荷が加わる状態になる。
【００７８】
Ａ−ＣＤＳ回路２０は、アンプ２０１がＡＤＣ回路３０に接続して、アンプ２０１の出力にＡＤＣ回路３０の負荷が加わった状態になった後に帰還用スイッチ２０２が動作して接点を開放する（Ｓｖｃｏｍがオフ）。これによって、クランプレベルが安定する。なお、Ｓｖｃｏｍがオフになった時にＡＤＣ回路３０におけるサンプリングは終了する。
【００７９】
時刻ｔ４と時刻ｔ５との間でＳｖｃｏｍがオフになったとき、アンプ２０１の出力レベル（Ｖｏｕｔ）は、クランプ用基準電圧（Ｖｃｏｍ）と等しくなるので、以下の式（２）で表せる。このときのＶｏｕｔは式（２）に示すようにクランプ用基準電圧（Ｖｃｏｍ）と同じレベルである。
【００８０】
式（２）  Ｖｏｕｔ＝Ｖｃｏｍ
【００８１】
続いて、時刻ｔ５において、出力スイッチ２０６が動作して接点を閉じる（Ｓｒがオフ）。このタイミングでＡＤＣ回路３０は、サンプリングした信号レベルのＡＤ変換を開始する。
【００８２】
以上のように、時刻ｔ４と時刻ｔ５との間で帰還用スイッチ２０２を動作させてＳｖｃｏｍをオフにし、その後、出力スイッチ２０６をオフにする。すなわち、ＳｒがオンになったのちにＳｖｃｏｍをオフにし、その後、Ｓｒをオフにする。このタイミングがＡＤＣ回路３０におけるデジタル変換を開始タイミングである。
【００８３】
出力スイッチ２０６が動作して接点を閉じ、アンプ２０１とＡＤＣ回路３０を導通させてから、帰還用スイッチ２０２が動作して接点を開放する。その後、出力スイッチ２０６が動作して接点を開放する順番にすると、アンプ２０１の出力レベル（Ｖｏｕｔ）にＡＤＣ回路３０の負荷が大きく掛かった状態で帰還用スイッチ２０２の接点を開放して帰還状態を解除することになる。これによって、クランプレベルはより安定する。なお、ＳｖｃｏｍとＳｒのオンオフの順番は、Ｓｖｃｏｍをオフにして帰還用スイッチ２０２を開放した後に、Ｓｒをオン、オフしてもよい。
【００８４】
続いて、時刻ｔ６において、入力スイッチ２０５が動作して接点を開放する（Ｓｐｘｏがオフ）。これによって、入力容量２０４と帰還容量２０３に溜まる電荷量が確定する。
【００８５】
続いて、時刻ｔ７において、Ａ−ＣＤＳ回路２０への入力が信号レベルからリセットレベルへと切り替わる。このとき、Ｓｐｘｏはオフであるから、信号レベルはアンプ２０１に入力されない。したがって、入力容量２０４と帰還容量２０３の電荷量は変化しない。なお、図７において、画素回路１０からのＡ−ＣＤＳ回路２０への入力は、信号レベルからリセットレベルへの切り替えは連続的に行われるように表している。しかし、信号レベルとリセットレベルの切り替えの間に異なる中間電位を一旦入力するように制御してもよい。
【００８６】
続いて、時刻ｔ８において、入力スイッチ２０５が動作して接点を閉じる（Ｓｐｘｏがオン）。これによって、画素回路１０の画素ブロック１００からリセットレベルがアンプ２０１の第１入力端子２０１１に入力される。
【００８７】
このとき、帰還用スイッチ２０２の接点は開放している（Ｓｖｃｏｍがオフ）から、帰還容量２０３と入力容量２０４に蓄積された総電荷量（アンプ２０１の反転入力端子側の総電荷量）は保持されている。
【００８８】
すなわち、リセットレベルが第１入力端子２０１１に入力された状態において、入力容量２０４における入力スイッチ２０５側の電圧は、信号レベルからリセットレベルに変化している。一方、入力容量２０４の第１入力端子２０１１側の電圧は、信号レベルによって蓄えられた総電荷量に相当するものになっている。
【００８９】
この場合、信号レベルの電圧をＶｓ、リセットレベルの電圧をＶｒ、入力容量２０４の静電容量をＣ１、帰還容量２０３の静電容量をＣ２とすると、ＶｓとＶｒの差分に相当する電荷（（Ｖｒ−Ｖｓ）×Ｃ１）が帰還容量２０３側に移動する。このときのアンプ２０１の出力レベル（Ｖｏｕｔ）は、以下の式（３）で表される。なお、出力レベル（Ｖｏｕｔ）が式（３）にて表される状態をＡ−ＣＤＳ状態という。
【００９０】
式（３）  Ｖｏｕｔ＝Ｖｃｏｍ―（Ｖｒ−Ｖｓ）×Ｃ１／Ｃ２
【００９１】
以上のとおり、Ａ−ＣＤＳ回路２０の出力レベル（Ｖｏｕｔ）は、入力容量２０４と帰還容量２０３が可変容量であれば、Ａ−ＣＤＳ状態のときの出力レベル（Ｖｏｕｔ）をＣ１とＣ２の比率を増幅率として自由に変更することができる。
【００９２】
以上説明した式（２）の出力レベル（Ｖｏｕｔ）と式３の出力レベル（Ｖｏｕｔ）の差分をとることで、信号レベルとリセットレベルの差分を入力容量２０４と帰還容量２０３の比率（Ｃ１／Ｃ２）で増幅することができる。
【００９３】
即ち、Ａ−ＣＤＳ回路２０において、信号レベルとリセットレベルの差分を増幅することができる。これに限ることはなく、回路面積、設計の難易度を考慮して、ＡＤＣ回路３０において増幅してもよい。ＡＤＣ回路３０において増幅するときは、ＡＤＣ基準電圧レベルの変更も含めて行えばよい。
【００９４】
続いて、時効ｔ９において、出力スイッチ２０６が動作して接点を閉じる（Ｓｒがオン）。これによって、ＡＤＣ回路３０による出力レベル（Ｖｏｕｔ）のサンプリングを開始する。これに続いて、時刻ｔ１０において、出力スイッチ２０６が動作して接点を開放する（Ｓｒがオフ）。これによって、ＡＤＣ回路３０による出力レベル（Ｖｏｕｔ）のサンプリングを終了し、ＡＤＣ回路３０は、ＡＤ変換を開始する。
【００９５】
次に、クランプ用基準電圧（Ｖｃｏｍ）の生成方法について説明する。クランプ用基準電圧（Ｖｃｏｍ）は、ＡＤＣ用基準電圧と同じレベルであってもよいが、デジタル変換用トップ基準電圧（ＡＤＣｃｏｍ＿ｔ）とボトム基準電圧（ＡＤＣｃｏｍ＿ｂ）の間にあることが望ましい。これは、ノイズやオフセットなどにより、ＡＤＣ回路３０におけるデジタル変換のレンジをオーバーすることを考慮するためである。また、少しでもＡＤＣ回路３０のダイナミックレンジを大きくするには、クランプ用基準電圧（Ｖｃｏｍ）と、トップ基準電圧（ＡＤＣｃｏｍ＿ｔ）とボトム基準電圧（ＡＤＣｃｏｍ＿ｂ）の相対的なずれは少ない方がよい。そこで、基準電圧生成回路７０は、図８に示すように、クランプ用基準電圧（Ｖｃｏｍ）を、トップ基準電圧（ＡＤＣｃｏｍ＿ｔ）とボトム基準電圧（ＡＤＣｃｏｍ＿ｂ）から生成するように構成する。
【００９６】
図８は、基準電圧生成回路７０が備えるクランプ用基準電圧生成回路の例を示す回路図である。基準電圧生成回路７０は、基準電圧用アンプ７００と、基準電圧用アンプ７００の非反転入力端子に接続される第１抵抗７０１及び第２抵抗７０２と、基準電圧用アンプ７００の出力端と反転入力端を接続する帰還配線７０３と、を備えている。
【００９７】
基準電圧生成回路７０は、トップ基準電圧（ＡＤＣｃｏｍ＿ｔ）とボトム基準電圧（ＡＤＣｃｏｍ＿ｂ）を、第１抵抗７０１と第２抵抗７０２を用いて分圧して、これを基準電圧用アンプ７００の非反転入力端子に入力する。基準電圧用アンプ７００の反転入力端子には、基準電圧用アンプ７００の出力が入力されている。すなわち、基準電圧用アンプ７００は出力が帰還し、非反転入力端子から入力された電圧が出力される状態になっている。これによって、トップ基準電圧（ＡＤＣｃｏｍ＿ｔ）とボトム基準電圧（ＡＤＣｃｏｍ＿ｂ）とのずれが少ないクランプ用基準電圧（Ｖｃｏｍ）が生成される。
【００９８】
●固体撮像装置の第２実施形態
次に、本発明に係る固体撮像装置の別の実施形態について説明する。本実施形態に係るＣＭＯＳセンサ２は、図９に示すように、クリップ回路９０を備える。ＣＭＯＳセンサ２は、すでに説明したＣＭＯＳセンサ１と同様の構成を備えている。したがって、以下のＣＭＯＳセンサ２に関する説明において、ＣＭＯＳセンサ１と同様の構成に関する部分については、同じ符号を用いて詳細な説明を省略する。
【００９９】
まず、すでに説明をしたＣＭＯＳセンサ１において、一部のカラムに強い光が入射された場合に生ずる現象について図１９から図２１を用いて説明する。図１９は、ＣＭＯＳセンサ１の複数の画素回路１０のうち、一部のカラム（カラムＺ）にのみ強い光が入射した状態を例示する図である。図２０は、図１９に示したＣＭＯＳセンサ１が備えるＡ−ＣＤＳ回路２０において使用されるアンプ２０１の構成例を示す回路図である。図２１は、図２０に示したアンプ２０１における、入力（Ｖｉｎ）と出力（Ｖｏｕｔ）とトランジスタＴｌｎに流れる電流との関係を示すグラフである。
【０１００】
図２０に示すようにＡ−ＣＤＳ回路２０が備えるアンプ２０１は、電源ＶＤＤと接地ＧＮＤを他のカラムのＡ−ＣＤＳ回路２０やＡＤＣ回路３０および画素ブロック１００などと共有している。反転入力端子への入力（Ｖｉｎ）と非反転入力端子への入力（例えば、クランプ用基準電圧（Ｖｃｏｍ））に応じてトランジスタＴｌｎが動作し、出力（Ｖｏｕｔ）を生成する。
【０１０１】
図１９に示すようにカラムＺにのみ強い光が入射した場合、カラムＺに係るＡ−ＣＤＳ回路２０が備えるアンプ２０１の出力（Ｖｏｕｔ）、すなわちノードＸにおけるアンプ２０１の出力レベルが大きく下がる。そうすると、ノードＸに係るＡ−ＣＤＳ回路２０のアンプ２０１が備えるトランジスタＴｌｎのＶｄｓ（ドレイン−ソース間電圧）が小さくなって、図２１に示すように、負荷電流源であるトランジスタＴｌｎが非飽和領域に入る。これによって、トランジスタＴｌｎが電流を流せなくなる。これによって、アンプ２０１で消費される電流が減り、電源ＶＤＤと接地ＧＮＤに流れる電流量が変わる。そうすると、寄生抵抗による電源ＶＤＤと接地ＧＮＤのＩＲドロップも変化する。
【０１０２】
電源ＶＤＤや接地ＧＮＤは他の回路と共有しているので、これらのＩＲドロップも変化する。すなわち、他のカラムに係るＡ−ＣＤＳ回路２０においてもＩＲドロップが変化する。この場合における影響について説明する。カラムＺではないカラムにおいて、Ａ−ＣＤＳ回路２０の出力（Ｖｏｕｔ）がクランプ用基準電圧（Ｖｃｏｍ）と同等のレベルとして出力された後に、Ａ−ＣＤＳ回路２０にリセットレベルが入力されると以下のような現象が生ずる。
【０１０３】
即ち、クランプされて増幅されたレベル（上記の式（３）を参照）が出力されるまでに、カラムＺにのみ強い光が入った場合は、カラムＺでもカラムＺ以外でも、オフセットが変化する。オフセットが変化すると、Ａ−ＣＤＳ回路２０の後段に接続されている信号処理回路４０で高精度に差分を算出したとしても、その精度は低下する。
【０１０４】
すなわち、カラムＺに強い光が入射したときの影響が、カラムＺの信号処理回路４０や、他のカラムの信号処理回路４０にまで及ぶ。このように影響が生ずると、ＣＭＯＳセンサ１から出力される画像信号の精度が低下する要因になる。
【０１０５】
以上説明した内容を前提にして、本実施形態に係るＣＭＯＳセンサ２の説明をする。図９に戻る。すでに説明したように、ＣＭＯＳセンサ２は、クリップ回路９０をＡ−ＣＤＳ回路２０の後段に備える。これによって、Ａ−ＣＤＳ回路２０の出力（Ｖｏｕｔ）のレベルがある程度以下にはならない。一部にカラムに強い光が入ったことで生ずるＡ−ＣＤＳ回路２０の出力（Ｖｏｕｔ）のレベル低下が、一定のところで制限されれば、アンプ２０１が備えるトランジスタＴｌｎのＶｄｓは確保される。
【０１０６】
図１０は、Ａ−ＣＤＳ回路２０が備えるアンプ２０１における、入力（Ｖｉｎ）と出力（Ｖｏｕｔ）とトランジスタＴｌｎに流れる電流（ＩＴｌｎ）との関係を示すグラフである。図１０に示すように、アンプ２０１の出力（Ｖｏｕｔ）が一定のレベル以上であれば、トランジスタＴｌｎに流れる電流は非飽和領域には至らない。これによって、上記にて説明したようなＩＲドロップによるオフセットの乱れは生じない。したがって、高い精度の画像信号を出力することができる。
【０１０７】
ＣＭＯＳセンサ２が備えるクリップ回路９０のクリップレベルは、Ａ−ＣＤＳ回路２０が備えるトランジスタＴｌｎが常に飽和領域で動作できるレベルにすることが望ましい。
【０１０８】
また、トップ基準電圧（ＡＤＣｃｏｍ＿ｔ）とボトム基準電圧（ＡＤＣｃｏｍ＿ｂ）の範囲内にクリップレベルがあるとＡＤＣ回路３０のダイナミックレンジを有効に活用できない。したがって、クリップレベルは、トップ基準電圧（ＡＤＣｃｏｍ＿ｔ）とボトム基準電圧（ＡＤＣｃｏｍ＿ｂ）の範囲外にあることが好ましい。
【０１０９】
なお、クリップレベルを決めるためのクリップ用基準電圧値は、自由に変更できる構成がより望ましい。
【０１１０】
図９に戻る。ＣＭＯＳセンサ２は、クリップ回路９０をＡ−ＣＤＳ回路２０の後段において、Ａ−ＣＤＳ回路２０に対応させて配置している。クリップ回路９０のクリップレベルを決定するためのクリップ用基準電圧（Ｖｃｏｍ_Ｃ）は、基準電圧生成回路７０から供給される。クリップ用基準電圧（Ｖｃｏｍ_Ｃ）は、すべてのクリップ回路９０において共通で用いられるように構成する。これによって、ＣＭＯＳセンサ２におけるレイアウト面積を抑制している。
【０１１１】
なお、ＩＲドロップなどが大きいときは、ＩＲドロップの影響を受ける可能性がある領域ごとにクリップ用基準電圧（Ｖｃｏｍ_Ｃ）を供給できる回路を用いてもよい。例えば、ＣＭＯＳセンサ２が画素回路１０を２０００個備えている場合において、１０００個ごとにクリップ用基準電圧（Ｖｃｏｍ＿Ｃ）の供給回路を設けてもよい。
【０１１２】
クリップ回路９０は、例えば、１つのトランジスタで構成してもよい。図１１は、ＣＭＯＳセンサ２において、トランジスタ１つでクリップ回路９０を構成した例である。図１１においてトランジスタはｎチャネルのものを用いているが、ｐチャネルのものを用いてもよい。なお、クリップ用基準電圧（Ｖｃｏｍ＿Ｃ）を、クリップ回路９０で共有し、レイアウト面積を抑制している。
【０１１３】
また、クリップ回路９０は、クリップ用基準電圧（Ｖｃｏｍ＿Ｃ）を基準電圧生成回路７０からではなく、クリップ回路９０の内部において生成できるようにしてもよい。図１２は、ＣＭＯＳセンサ２においてクリップ用基準電圧（Ｖｃｏｍ＿Ｃ）を生成するクリップ回路９０ａを用いた場合の例を示す構成図である。
【０１１４】
図１３は、クリップ回路９０ａの構成を示す回路図である。図１３においてクリップ回路９０ａは、Ａ−ＣＤＳ回路２０が備えるアンプ２０１ａを用いてクリップ用基準電圧（Ｖｃｏｍ＿Ｃ）を生成するように構成されている。なお、クリップ回路９０ａは、トランジスタＴｃのみで形成される。
【０１１５】
トランジスタＴｃはｎチャネルトランジスタ、ｐチャネルトランジスタのいずれを用いることもできる。トランジスタＴｃのソースは、Ａ−ＣＤＳ回路２０の出力又はＡＤＣ回路３０の出力のいずれかに接続されればよい。トランジスタＴｃのドレインは、電源ＶＤＤ又は接地ＧＮＤに接続されればよい。トランジスタＴｃのゲートは、クリップ用基準電圧（Ｖｃｏｍ＿Ｃ）に接続される。クリップ回路９０ａを含むアンプ２０１ａにおいて、電流量に応じてトランジスタＴｌｎのＶｇｓは変化する。これに連動して、クリップ用基準電圧（Ｖｃｏｍ＿Ｃ）もトランジスタＴ１とＴ２によって変化する。即ちアンプ２０１ａにおける電流量に応じてクリップ用基準電圧（Ｖｃｏｍ＿Ｃ）のレベルは変化するので、常に最適なクリップレベルを設定できるようになる。これによって、カラム間のばらつきへの耐性が強くなる。
【０１１６】
例えば、図１３に示すようにクリップ回路９０ａを構成すれば、電流量に応じてトランジスタＴｌｎのＶｇｓは変化する。したがって、これに連動してクリップ用基準電圧（Ｖｃｏｍ＿Ｃ）も変化し、常に最適な状態にクリップレベルを設定することができる。
【０１１７】
なお、クリップ機能を備える回路をＡ−ＣＤＳ回路２０の後段やＡ−ＣＤＳ回路２０の内部に設ける例について説明をしたが、ＣＭＯＳセンサ２に備えるクリップ回路９０は、これに限るものではない。例えば、ＡＤＣ回路３０の後段やＡＤＣ回路３０の内部において、クリップ機能を備える回路を設けてもよい。
【０１１８】
●可変容量について
次に、本実施形態に係るＡ−ＣＤＳ回路２０の別の構成の例について図を用いて説明する。すでに説明したＡ−ＣＤＳ回路２０は、入力容量２０４（Ｃ１）と帰還容量２０３（Ｃ２）との比率によって、増幅する機能を備えている。すなわち、Ｃ１とＣ２の比率を可変すれば、任意の増幅率を設定することができる。
【０１１９】
図１４は、アンプ２０１の帰還回路側の静電容量を可変構造にしたＡ−ＣＤＳ回路２０ａの構成を示すブロック図である。図１４に示すように、アンプ２０１の出力端子２０１３と反転入力端子である第１入力端子２０１１との間に配置されている帰還回路は、帰還用スイッチ２０２に並列する可変容量帰還回路２０３０を備えている。
【０１２０】
可変容量帰還回路２０３０は、第１帰還容量２０３１と、第２帰還容量２０３２と、第１帰還短絡スイッチ２０３３と、第１帰還スイッチ２０３４と、第２帰還短絡スイッチ２０３５と、第２帰還スイッチ２０３６と、を備えている。
【０１２１】
第１帰還短絡スイッチ２０３３は、第１帰還容量２０３１のノードＡがフローティングになることを防ぐためのスイッチである。第１帰還容量２０３１を使用しないときは第１帰還短絡スイッチ２０３３を閉じて、第１帰還容量２０３１をシャントする。また、第２帰還短絡スイッチ２０３５は、第２帰還容量２０３２のノードＢがフローティングになることを防ぐためのスイッチである。第２帰還容量２０３２を使用しないときは第２帰還短絡スイッチ２０３５を閉じて、第２帰還容量２０３２をシャントする。
これによって、ノイズへの耐性を向上させることができる。
【０１２２】
可変容量帰還回路２０３０は、第１帰還容量２０３１と第２帰還容量２０３２からなる２つの容量を組み合わせて帰還回路の容量を変化させる。これを３つ以上の静電容量を並列的に配置することで実現してもよい。この場合、して、それぞれにおいてスイッチを配置することで、より細かく帰還回路の容量を変化させることができる。
【０１２３】
次に、Ａ−ＣＤＳ回路２０ａの動作について説明する。図１５は、Ａ−ＣＤＳ回路２０ａの動作タイミングを示すタイミングチャートである。すでに説明したタイミングチャートと同様に、符号ｔ１、ｔ２、ｔ３、・・・は、任意の時刻を表している。また、Ａ−ＣＤＳ回路２０の動作の説明に用いたタイミングチャート（図７を参照）と同様の部分については、同じ符号を用いて詳細な説明を省略する。
【０１２４】
図１５において符号Ｓ２ａは、第１帰還スイッチ２０３４の動作タイミングを表している。符号Ｓ２ｂは、第２帰還スイッチ２０３６の動作タイミングを表している。なお、第１帰還短絡スイッチ２０３３の動作は、第１帰還スイッチ２０３４の反転動作になり、第２帰還短絡スイッチ２０３５の動作は、第２帰還スイッチ２０３６の反転動作になる。
【０１２５】
また、時間的にＡ−ＣＤＳ回路２０ａにおける増幅率（ゲイン）を変化させる必要がなければ、第１帰還容量２０３１と第２帰還容量２０３２のいずれか又は双方を使用できる状態に固定することもできる。この場合、可変容量帰還回路２０３０が備える各スイッチを所定のタイミングにおいてスイッチング動作させなくてもよい。
【０１２６】
図１５に示すように、可変容量帰還回路２０３０において、時間的に増幅率を変化させるには、ＡＤＣ回路３０においてＡＤ変換を開始した時刻ｔ１０以降から、次の信号レベルの入力タイミングである時刻ｔ１３までの間に行えばよい。
【０１２７】
図１６は、アンプ２０１の入力側の静電容量を可変構造にしたＡ−ＣＤＳ回路２０ｂの構成を示すブロック図である。図１６に示すように、アンプ２０１の第１入力端子２０１１と画素回路１０との間に配置されている入力回路において、入力用可変容量回路２０４０を備えている。
【０１２８】
入力用可変容量回路２０４０は、第１入力容量２０４１と、第２入力容量２０４２と、を適宜切り替えることで、入力側の容量を可変させることができる回路である。第１入力容量２０４１の両端には、画素回路１０側との接続状態を切り替えるための第１入力スイッチ２０５１と、アンプ２０１との接続状態を切り替えるための第１容量スイッチ２０５３が配置されている。第２入力容量２０４２の両端には、画素回路１０側との接続状態を切り替えるための第２入力スイッチ２０５２と、アンプ２０１との接続状態を切り替えるための第２容量スイッチ２０５４が配置されている。また、第１入力容量２０４１の両端には、第１入力容量２０４１を使用しないときに、クランプ用基準電圧（Ｖｃｏｍ）を印加して短絡させるための第１容量短絡スイッチ２０５５が配置されている。また、第２入力容量２０４２の両端には、第２入力容量２０４２を使用しないときに、クランプ用基準電圧（Ｖｃｏｍ）を印加して短絡させるための第２容量短絡スイッチ２０５６が配置されている。
【０１２９】
上記の構成を備える入力用可変容量回路２０４０は、第１入力容量２０４１と第２入力容量２０４２の両端の電位がフローティングになることを防ぐための、安定した基準電圧として、例えばクランプ用基準電圧（Ｖｃｏｍ）に接続するように構成されている。クランプ用基準電圧（Ｖｃｏｍ）以外の基準電圧を用いる場合、Ａ−ＣＤＳ回路２０ｂを動作させる前に、第１容量スイッチ２０５３、第２容量スイッチ２０５４と、第１容量短絡スイッチ２０５５と、第２容量短絡スイッチ２０５６の設定を行っておく。これによって、スイッチングによるノイズがアンプ２０１に入力されることを防ぐことができる。
【０１３０】
次に、本発明に係る固体撮像装置のさらなる別の実施形態について説明する。図１７は、すでに説明したＣＭＯＳセンサ１と異なり、複数のＡ−ＣＤＳ回路２０が１つのＡＤＣ回路３０に接続されているＣＭＯＳセンサ３の構成を示している。図１７に示すように、複数のＡ−ＣＤＳ回路２０を１つのＡＤＣ回路３０に接続する構成は、Ａ−ＣＤＳ回路の動作が遅い場合や、ＡＤＣ回路３０のサンプリングレートが速い場合に有効である。なお、ＡＤＣ回路３０とＡ−ＣＤＳ回路２０との間にスイッチを配置することで、ＡＤＣ回路３０に接続するＡ−ＣＤＳ回路２０の接続タイミングを任意に制御することもできる。
【０１３１】
Ａ−ＣＤＳ回路２０を切り替えて用いることによって、ＣＭＯＳセンサ３の動作を全体として高速にすることができる。
【０１３２】
次に、本発明に係る固体撮像装置のさらなる別の実施形態について説明する。図１８は、すでに説明したＣＭＯＳセンサ１やＣＭＯＳセンサ３とは異なり、１つのＡ−ＣＤＳ回路２０を複数のＡＤＣ回路３０に接続したＣＭＯＳセンサ４の構成を示している。図１８に示すように、１つのＡ−ＣＤＳ回路２０を複数のＡＤＣ回路３０に接続する構成は、Ａ−ＣＤＳ回路２０の動作が速く遅い場合や、ＡＤＣ回路３０のサンプリングレートが速い場合に有効である。
【０１３３】
なお、ＡＤＣ回路３０とＡ−ＣＤＳ回路２０との間にスイッチを配置することで、ＡＤＣ回路３０に接続するＡ−ＣＤＳ回路２０の接続タイミングを任意に制御することもできる。ＡＤＣ回路３０を切り替えて用いることによって、ＣＭＯＳセンサ４の動作を全体として高速にすることができる。
【０１３４】
また、ＣＭＯＳセンサ３とＣＭＯＳセンサ４の構成を組み合わせて複数のＡ−ＣＤＳ回路２０と複数のＡＤＣ回路３０の接続状態を可変できるようにしてもよい。これによって、より最適なＡ−ＣＤＳ回路２０とＡＤＣ回路３０との組み合わせを規定し、高精度で高速の信号処理を行うことができる。
【０１３５】
次に、本発明に係る画像読み取り装置の実施形態について説明する。図２２は、本実施形態に係るＭＦＰ１０００の外観を示す斜視図である。ＭＦＰ１０００は、プリンタ、ファクシミリ、スキャナ、複写機として利用可能な複合機である。ＭＦＰ１０００は、原稿台上に載置された原稿を読み取るための固体撮像装置を備えている。ＭＦＰ１０００において、すでに説明した本発明に係る固体撮像装置に係る各実施形態（ＣＭＯＳセンサ１など）を用いることができる。この場合、ＣＭＯＳセンサ１を原稿に対して相対的に、主走査方向に移動させながら副走査方向の走査を繰り返して行うことで、原稿上の画像を読み取ることができる。
【０１３６】
これによって、画像読み取り精度のよい画像読み取り装置を得ることができる。
【符号の説明】
【０１３７】
１  ＣＭＯＳセンサ
１０  画素回路
２０  Ａ−ＣＤＳ回路
３０  ＡＤＣ回路
４０  信号処理回路
７０  基準電圧生成回路
９０  クリップ回路
１００  画素ブロック
１１０  画素
２０１  アンプ
２０２  帰還用スイッチ
２０３  帰還容量
２０４  入力容量
２０５  入力スイッチ
２０６  出力スイッチ
【先行技術文献】
【特許文献】
【０１３８】
【特許文献１】特開２００６−０２５１８９号公報
【図１】
0006736906.tif 000002
【図２】
0006736906.tif 000003
【図３】
0006736906.tif 000004
【図４】
0006736906.tif 000005
【図５】
0006736906.tif 000006
【図６】
0006736906.tif 000007
【図７】
0006736906.tif 000008
【図８】
0006736906.tif 000009
【図９】
0006736906.tif 000010
【図１０】
0006736906.tif 000011
【図１１】
0006736906.tif 000012
【図１２】
0006736906.tif 000013
【図１３】
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【図１４】
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【図１５】
0006736906.tif 000016
【図１６】
0006736906.tif 000017
【図１７】
0006736906.tif 000018
【図１８】
0006736906.tif 000019
【図１９】
0006736906.tif 000020
【図２０】
0006736906.tif 000021
【図２１】
0006736906.tif 000022
【図２２】
0006736906.tif 000023