(57)【特許請求の範囲】
【請求項１】
積層体中に微小電気機械構造（ＭＥ１）を製造する方法であって、
第１の表面（１０）を有するキャリア基板（Ｔ１）を用意するステップと、
前記第１の表面（１０）に絶縁層（Ｉ１）を被着するステップと、
前記絶縁層（Ｉ１）に第１のシリコン層（Ｓ１）をエピタキシャル成長させるステップと、
前記第１のシリコン層（Ｓ１）に、少なくとも部分的に前記第１のシリコン層（Ｓ１）を通して延在するトレンチ（Ｇ）を形成すべく、前記第１のシリコン層（Ｓ１）をパターニングするステップと、
前記第１のシリコン層（Ｓ１）をパッシベートするステップであって、前記トレンチ（Ｇ）は、充填され、前記第１の表面（１０）とは反対側に、パッシベーション層（Ｐ）が生じるステップと、
前記パッシベーション層（Ｐ）をパターニングするステップであって、前記第１のシリコン層（Ｓ１）に犠牲領域（Ｏ１）と機能領域（Ｆ１）とが形成され、前記犠牲領域（Ｏ１）は、前記キャリア基板（Ｔ１）とは反対側で少なくとも部分的に前記パッシベーション層（Ｐ）から露出するステップと、
前記犠牲領域（Ｏ１）を除去するステップと、
を備え、
前記第１のシリコン層（Ｓ１）をエピタキシャル成長させるステップ、前記第１のシリコン層（Ｓ１）をパターニングするステップ及び前記第１のシリコン層（Ｓ１）をパッシベートするステップ並びに前記パッシベーション層（Ｐ）をパターニングするステップを繰り返して少なくとも１つのさらなるシリコン層（Ｓ２，Ｓ３，Ｓ４）を形成し、当該さらなるシリコン層（Ｓ２，Ｓ３，Ｓ４）は、前記シリコン層（Ｓ１）の上に垂直方向に積層され、少なくとも１つのさらなる機能領域（Ｆ２，Ｆ３）を含み、当該さらなる機能領域（Ｆ２，Ｆ３）は、前記第１のシリコン層（Ｓ１）の前記機能領域（Ｆ１）の上に垂直方向に積層され、当該機能領域（Ｆ１）と一体的に結合しており、
前記方法は、前記各パッシベーション層（Ｐ）を完全に除去するステップをさらに備える、
ことを特徴とする、積層体中に微小電気機械構造を製造する方法。
【請求項２】
前記第１のシリコン層をエピタキシャル成長させるステップ、前記第１のシリコン層をパターニングするステップ及び前記第１のシリコン層をパッシベートするステップ並びに前記パッシベーション層（Ｐ）をパターニングするステップを、前記犠牲領域（Ｏ１）を除去する前に繰り返し、かつ
さらなる犠牲領域（Ｏ２，Ｏ３，Ｏ４）及びさらなる機能領域（Ｆ２，Ｆ３，Ｆ４）の形成は、さらなるシリコン層（Ｓ２，Ｓ３，Ｓ４）及びさらなるパッシベーション層（Ｐ）のパターニングによる、請求項１に記載の方法。
【請求項３】
前記犠牲領域（Ｏ１，Ｏ２，Ｏ３，Ｏ４）を除去した後に前記パッシベーション層（Ｐ）の除去を行う、請求項１又は２に記載の方法。
【請求項４】
前記第１のシリコン層（Ｓ１）のエピタキシャル成長をＳＯＩ基板（Ｓｉｌｉｃｏｎ‐ｏｎ‐Ｉｎｓｕｌａｔｏｒ）上で行うか、又は前記ＳＯＩ基板が前記第１のシリコン層（Ｓ１）を有する、請求項１から３までのいずれか１項に記載の方法。
【請求項５】
前記第１のシリコン層（Ｓ１）は、単結晶、多結晶かつ／又はエピ‐多結晶のシリコン層（Ｓ１）を有する、請求項１から４までのいずれか１項に記載の方法。
【請求項６】
前記第１のシリコン層（Ｓ１）の層厚さは、０．５〜１００マイクロメートルである、請求項１から５までのいずれか１項に記載の方法。
【請求項７】
前記第１のシリコン層（Ｓ１）の層厚さは、２０〜６０マイクロメートルである、請求項６に記載の方法。
【請求項８】
前記絶縁層（Ｉ１）は、エッチングストップ層として機能する、請求項１から７までのいずれか１項に記載の方法。
【請求項９】
前記トレンチの形成をトレンチプロセスにより行う、請求項１から８までのいずれか１項に記載の方法。
【請求項１０】
前記パッシベーション層（Ｐ）のパターニングをドライエッチング法及び／又はウェットエッチング法により行う、請求項１から９までのいずれか１項に記載の方法。
【請求項１１】
前記第１のシリコン層（Ｓ１）のエピタキシャル成長後に、化学機械研磨、及び／又は、インプランテーション若しくはデポジションによる付加的なドープを行う、請求項１から１０までのいずれか１項に記載の方法。
【請求項１２】
前記犠牲領域（Ｏ１，Ｏ２，Ｏ３，Ｏ４）の除去をプラズマレスのかつ／又はプラズマアシストされたエッチングにより行う、請求項１から１１までのいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層体中に微小電気機械構造を製造する方法及び微小電気機械構造を備える相応の電子素子に関する。
【背景技術】
【０００２】
本明細書において説明する方法は、任意の微小電気機械構造に適用可能であるものの、本発明及び本発明の根底にある課題について、シリコンをベースとするＭＥＭＳ構造（「ｍｉｃｒｏ‐ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍｓ（微小電気機械システム）」）を基に説明する。
【０００３】
特に容量式の測定法（容量式ＭＥＭＳ）に基づく加速度センサ若しくはヨーレートセンサ又は静電駆動されるマイクロアクチュエータ（例えばマイクロミラー）における使用のために、微小電気機械構造は、実質的に単数又は複数の導電性の機能層を有しており、機能層は、固定領域と可動領域とを含んでいる。可動領域は、製造中、いわゆる犠牲層により固定される。犠牲層は、製造プロセスの終了時に選択的に除去される。
【０００４】
下記特許文献１には、微小機械素子のトレンチを閉鎖する方法が記載されている。
【０００５】
下記特許文献２には、犠牲領域を形成する方法が記載されている。
【０００６】
下記特許文献３には、ＭＥＭＳ構造を製造する方法が記載されている。
【０００７】
下記特許文献４は、微小機械システム及び微小機械システムを製造する方法を記載している。
【０００８】
特に、大きな犠牲キャビティの製造は、例えば相応に厚膜の犠牲層の堆積時に特にキャリア基板の所望されない変形が結果として生じる場合があるので、困難である。この所望されない変形は、手間及びコストのかかる付加的なストレス補償層によって補償され得る。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】独国特許出願公開第１０２００９０４５３８５号明細書
【特許文献２】米国特許出願公開第２０１３／０１１５７７５号明細書
【特許文献３】独国特許出願公開第１０２００６０３２１９５号明細書
【特許文献４】独国特許出願公開第１０２００９０２９２０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、請求項１の特徴を有する、積層体中に微小電気機械構造を製造する方法と、請求項１２の特徴を有する相応の電子素子とを提供する。
【課題を解決するための手段】
【００１１】
好ましい態様は、それぞれの従属請求項の対象である。
【００１２】
本発明は、特に、例えば狭小のスペースで高効率に複雑なＭＥＭＳ構造を製造する方法を提供する。特に、本発明に係る方法は、特に小さなＭＥＭＳ構造を製造し、ひいては、要求される小型化に対応させるのに好適である。
【００１３】
特に本発明の思想は、本発明に係る方法により、大きな鉛直方向の延び、例えば５０マイクロメートルより大きな延びを有する多層のＭＥＭＳ機能構造を提供する。特に本発明に係る方法により、相応に再び除去可能な、極めて大きな体積の犠牲層ブロックあるいは犠牲層領域を提供することが可能であるとともに、機械的かつ電気的な接続及び分離を自由にかつ互いに無関係に構成することも可能である。
【００１４】
本発明は、特に、シリコンからなる多層あるいはマルチレイヤーのＭＥＭＳ構造を製造するＣＭＯＳ及び耐高温性のプロセスを提供する。この場合、機能領域も犠牲領域もシリコンを有している。この場合、特に、同じプロセスステップで同時に機能領域及び犠牲領域をパターニングし、パッシベーション層あるいは絶縁層により互いに分離することが可能である。生じた犠牲領域は、例えば気相エッチングにより、微小電気機械構造を製造する方法の終了後に除去可能である。
【００１５】
例えば本発明に係る方法は、大きな鉛直方向の延びを有する多層の系を製造するのに好適であり、ウェハボンドを節減する可能性を提供する。本発明に係る方法により、シリコンとパッシベーション層とからなる重なり合わせに積層された交互の積層体は、特に正確に互いに調整可能である。
【００１６】
各層平面は、各層平面の上又は下に位置する平面とは無関係にパターニングされ、構成され得る。さらに、特に鉛直方向の延びに関して互いにかみ合ったあるいはオーバラップした機能領域も可能である。さらに本発明に係る方法は、特に、電気的な接続／絶縁及び機械的な接続／絶縁を独立的に機能領域内で自由に規定することを可能にする。
【００１７】
パッシベーション技術、例えば熱酸化及び／又はオルトケイ酸テトラエチル（ＴＥＯＳ）堆積、炭化ケイ素（ＳｉＣ）堆積、炭窒化ケイ素（ＳｉＣＮ）堆積、窒化ケイ素（ＳｉｘＮｙ）堆積又は酸窒化ケイ素（ＳｉＯＮ）堆積により、エッチングされるべきでないシリコン層の領域は、エッチングに冒されないように保護される。エッチング媒体に対するアクセスを有するシリコン層の領域、つまり犠牲領域は、例えば完全にエッチングされる。多くの使用にとって、ＨＦ‐気相エッチングにより、犠牲領域を除去あるいはエッチングした後に、酸化物‐パッシベーション層を除去することが有利である。
【００１８】
好ましい態様において、第１のシリコン層をエピタキシャル成長させるステップ、第１のシリコン層をパターニングするステップ及び第１のシリコン層をパッシベートするステップ並びにパッシベーション層をパターニングするステップを、犠牲領域を除去する前に繰り返し、かつさらなる犠牲領域及びさらなる機能領域の形成は、さらなるシリコン層及びさらなるパッシベーション層のパターニングによる。これにより、簡単に、機能性のある積層体が製造可能である。さらに、重なり合わせに積層された層は、特に正確に互いに調整可能である。
【００１９】
別の好ましい態様において、犠牲領域を除去した後に少なくとも部分的にパッシベーション層の除去を行う。このことは、本発明に係る方法により機能領域が好ましくは互いに完全に固定されていることができるので、可能である。例えばパッシベーション層あるいは酸化物の除去は、気相エッチング、プラズマエッチング及び／又はウェットエッチングにより実施可能である。換言すれば、パッシベーション層は、特に簡単に除去可能である。さらにパッシベーション層あるいは酸化物は、完全にエッチングにより除去可能である。
【００２０】
別の好ましい態様において、第１のシリコン層のエピタキシャル成長をＳＯＩ基板（Ｓｉｌｉｃｏｎ‐ｏｎ‐Ｉｎｓｕｌａｔｏｒ；独：Ｓｉｌｉｚｉｕｍ  ａｕｆ  ｅｉｎｅｎ  Ｉｓｏｌａｔｏｒ）上で行うか、又はＳＯＩ基板が第１のシリコン層を有する。換言すれば、ＳＯＩ基板は、所定の層厚さを有しており、その結果、その最上位のシリコン層は、第１のシリコン層として機能することができる。このことは、第１のシリコン層が特に単結晶であり得るという利点を有している。さらに、例えば配線層がＳＯＩの絶縁材料上に存在し、これにより、より短いスイッチング時間と、特に漏れ電流に関するより低い電力消費量とが生じる。
【００２１】
別の好ましい態様において、エピタキシャル成長されたシリコン層は、単結晶、多結晶かつ／又はエピ‐多結晶のシリコン層を有する。エピ‐多結晶シリコン層は、数１０マイクロメートルまでの厚さの極めて厚いポリシリコン層である。このことは、本発明に係る方法が多数のコーティング装置に使用可能であるという利点を有している。
【００２２】
別の好ましい態様において、エピタキシャル成長されたシリコン層の層厚さは、０．５〜１００マイクロメートルである。好ましくは、層は２０〜６０マイクロメートルの厚さを有している。「厚さ」とは、本発明の関連において層の鉛直方向の延びと解される。「鉛直方向」とは、一平面に関してクロスする方向、特に垂直に延在する方向と解される。特に大きな体積の犠牲領域が製造可能であり、同時に、応力（「ストレス」）に基づくキャリア基板の撓みあるいは変形が防止可能である。
【００２３】
別の好ましい態様において、絶縁層は、エッチングストップ層として機能する。この場合、特に、エピタキシャル成長されたシリコン層へのトレンチの形成が特に簡単に実施可能であることは、有利である。エッチングストップ層の使用により特に、手間がかかり、特に著しく変動する、時間に依存したエッチング法は、省略可能である。
【００２４】
別の好ましい態様において、トレンチの形成をトレンチプロセスにより行う。この場合、特に１〜４マイクロメートルの幅を有するトレンチが有利である。トレンチは、熱酸化によりパッシベートされ、かつ／又はＴＥＯＳ堆積により閉鎖あるいは充填される。さらにプラズマレスのエッチング法も使用可能である。例えばプラズマレスのエッチング法は、数マイクロメートルの厚さを有するエピタキシャル成長された薄膜のシリコン層において有利である。
【００２５】
別の好ましい態様において、パッシベーション層のパターニングをドライエッチング法及び／又はウェットエッチング法により行う。これにより、パッシベーション層を特に簡単に、特殊なエッチング法を採用する必要なしに除去することが可能である。
【００２６】
別の好ましい態様において、シリコン層のエピタキシャル成長後に、化学機械研磨及び／又はインプランテーション（Ｉｍｐｌａｎｔａｔｉｏｎ）若しくはデポジション（Ｂｅｌｅｇｕｎｇ）による付加的なドープを行う。これにより、特にシリコン層のエピタキシャル成長時に生じる、位相幾何学的な不規則性あるいは高低差は、簡単に平坦化され得る。インプランテーション又はデポジションによる付加的なドープにより、簡単に、特有の抵抗がシリコン層内に設定可能である。
【００２７】
別の好ましい態様において、犠牲領域の除去をプラズマレスのかつ／又はプラズマアシストされたエッチングにより行う。これにより犠牲領域は、特有のエッチング法を使用することなく特に簡単に除去可能である。プラズマレスのエッチングは、例えば三フッ化塩素（ＣｌＦ３）、一フッ化塩素（ＣｌＦ）、五フッ化塩素（ＣｌＦ５）、三フッ化臭素（ＢｒＦ３）、五フッ化臭素（ＢｒＦ５）、五フッ化ヨウ素（ＩＦ５）、七フッ化ヨウ素（ＩＦ７）、四フッ化硫黄（ＳＦ４）、二フッ化キセノン（ＸｅＦ２）又は類似の物質により実施可能である。プラズマアシストされたエッチングは、例えばフッ素プラズマ、塩素プラズマ及び／又は臭素プラズマにより実施可能である。特にエッチングは、プラズマレスのエッチングとプラズマアシストされたエッチングとの組み合わせに基づくものであってもよい。
【００２８】
本明細書において説明する方法のために開示する特徴は、この方法により製造された電子素子にも当てはまり、反対に電子素子のために開示する特徴は、方法にも当てはまる。
【００２９】
以下に、本発明の別の利点及び特徴について、実施の形態を基に図面を参照しながら説明する。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図２】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図３】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図４】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図５】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図６】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図７】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図８】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図９】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図１０】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図１１】本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【図１２】積層体中に微小電気機械構造を製造する本発明の一実施の形態による方法を説明する概略的なフローチャートである。
【発明を実施するための形態】
【００３１】
図中、同じ符号は、同一あるいは機能同一の要素を指している。
【００３２】
図１乃至図１１は、本発明の一実施の形態により積層体中に微小電気機械構造を製造する方法を説明する概略横断面図である。
【００３３】
図１において、符号Ｔ１は、第１の表面１０を有するキャリア基板を指している。キャリア基板Ｔ１の第１の表面１０上には、特に絶縁層Ｉ１，Ｉ１′あるいは誘電層が堆積され得る。さらに、図１のキャリア基板あるいは絶縁層Ｉ１，Ｉ１′は、配線層Ｖ１を有している。
【００３４】
絶縁層Ｉ１，Ｉ１′上には、第１のシリコン層Ｓ１がエピタキシャル成長される。エピタキシャル成長される第１のシリコン層Ｓ１は、ドープされていなくても、ｐ型ドープされていても、ｎ型ドープされていてもよい。第１のシリコン層Ｓ１の厚さは、例えば数百ナノメートル〜１００マイクロメートル以上であってもよい。エピタキシャル成長されるシリコン層の厚さは、実質的に積層体の所望の高さに合わされており、各シリコン層Ｓ１乃至Ｓ４は、犠牲領域Ｏ１あるいはＯ４と機能領域Ｆ１乃至Ｆ４とに分割可能である（図９乃至図１１参照）。
【００３５】
さらに、第１のシリコン層Ｓ１のエピタキシャル成長後、ＣＭＰ（化学機械研磨：ｃｈｅｍｉｓｃｈ‐ｍｅｃｈａｎｉｓｃｈｅｓ  Ｐｏｌｉｅｒｅｎ）によるトポロジーあるいは粗さの平坦化及び／又は特有の抵抗を設定するための付加的なドープが実施されてもよい。
【００３６】
択一的には、第１のシリコン層Ｓ１のエピタキシャル成長がＳＯＩ（Ｓｉｌｉｃｏｎ‐ｏｎ‐Ｉｎｓｕｌａｔｏｒ）上で実施されてもよい。これにより、絶縁層Ｉ１，Ｉ１′の被着は不要とすることができる。
【００３７】
図２において、符号Ｇは、トレンチあるいは溝を指している。トレンチＧの形成は、トレンチプロセスにより実施可能である。形成されたトレンチＧは、好ましくは絶縁層Ｉ１，Ｉ１′の上方に配置されており、絶縁層Ｉ１′は、特にエッチングストップ層として機能することができる。
【００３８】
図３において、符号Ｐは、パッシベーション層を指している。パッシベーション層Ｐは、第１のシリコン層Ｓ１のパッシベーション中に生じる。このとき、トレンチＧが充填され、第１の表面１０とは反対側にパッシベーション層Ｐが生じる。
【００３９】
図４では、パッシベーション層Ｐがパターニングされ、第１のシリコン層Ｓ１に犠牲領域Ｏ１及び機能領域Ｆ１が形成される。犠牲領域Ｏ１は、キャリア基板Ｔ１とは反対側で少なくとも部分的にパッシベーション層Ｐから露出している（図９参照）。パッシベーション層から露出していることのできる３次元の部分は、図４の２次元図には示されていない。しかし、これらの部分が微小電気機械構造の３次元中に存在し得ることは、自明である。
【００４０】
換言すれば、犠牲領域Ｏ１及び機能領域Ｆ１は、好適には狭幅のトレンチＧにより互いに分離される。その際、犠牲領域は、後の犠牲領域エッチングあるいは犠牲層エッチングにより除去され、機能領域あるいは機能要素は、犠牲領域パターニングあるいは犠牲層パターニング後に残される。トレンチ（英：ｔｒｅｎｃｈ／独：Ｇｒａｂｅｎ）の横方向の延びあるいは幅は、次に行われるパッシベーションあるいは閉鎖技術による。
【００４１】
好ましくは、狭幅のトレンチは、１〜４マイクロメートルであり、トレンチは、熱酸化によりパッシベートされ、かつ／又はＴＥＯＳ堆積により閉鎖／充填される。すなわち、パッシベーション層Ｐのパターニングにより、シリコン層Ｓ１の表面と、後続のシリコン層Ｓ２，Ｓ３，Ｓ４の表面との間のコンタクト箇所が形成可能である。これらのコンタクト箇所は、２つのシリコン‐犠牲領域あるいはシリコン‐犠牲平面の電気的、機械的な接触又は接続に用いられる。エッチング媒体に応じて、シリコン層Ｓ１，Ｓ２，Ｓ３，Ｓ４とパッシベーション層Ｐとの間でエッチングレート差が異なるので、パッシベーションのための別のパッシベーション材料、例えばＳｉｘＮｙ，ＳｉＣ，ＳｉＣＮ又はＳｉＯＮも可能である。
【００４２】
特に、パッシベーション層Ｐから露出している領域、つまりシリコン表面において、ＣＶＤ（化学気相堆積：Ｃｈｅｍｉｓｃｈｅ  Ｇａｓｐｈａｓｅｎａｂｓｃｈｅｉｄｕｎｇ）‐ポリシリコン堆積によりコンタクトが形成可能である。ポリシリコンは、薄膜の配線平面として、又はより厚膜のエピタキシャルシリコン層あるいはエピ‐ポリシリコン層用の開始層として用いられ得る。択一的には、自ずから結晶核が生じるプロセスガイドが選択されることで、ポリシリコン層なしに直接的にエピタキシャル成長されてもよい。
【００４３】
図５乃至図８では、図１乃至図４を用いて説明した方法ステップが、相応に繰り返され、第２のあるいは第ｎのエピタキシャル成長されたシリコン層Ｓ２，．．．，Ｓｎが形成される。
【００４４】
附言すると、特に、より厚膜のシリコン層のエピタキシャル堆積時に、形成され高められた粗さあるいは凹凸は、既に上述したように、好ましくはＣＭＰプロセスにより低減あるいは平坦化され得る（図５及び６参照）。存在するシリコン層の導電性は、好適なドープ法により、例えばインサイチュに、又はインプランテーションあるいはデポジションにより変更可能である。図７及び図８に示すように、今や、存在する第２のシリコン層Ｓ２は、パターニングあるいはトレンチの形成により再び犠牲領域Ｏ２と機能領域Ｆ２とに、第１のシリコン層Ｓ１の、その下に位置する区分とは無関係に区分け可能である。
【００４５】
図９において、符号Ｓ１，Ｓ２，Ｓ３，Ｓ４は、本発明に係る方法に応じて製造された、エピタキシャル成長されたシリコン層を指している。相応のシリコン層Ｓ１乃至Ｓ４及びそのパッシベーションの上述のパターニングにより、図１０に示すように、犠牲領域Ｏ１あるいはＯ４が形成される。犠牲領域Ｏ１あるいはＯ４は、エッチングにより除去可能である。相応にシリコン平面は、シリコン層Ｓ１乃至Ｓ４を有しており、各シリコン層Ｓ１乃至Ｓ４は、平面毎に相応に犠牲領域Ｏ１乃至Ｏ４と機能領域Ｆ１乃至Ｆ４とを有している。
【００４６】
図１１は、付加的にパッシベーション層Ｐがエッチング法により除去されている点で、図１０とは異なっている。図１１に示すように、機能領域Ｆ１乃至Ｆ４は、パッシベーション層Ｐがなくても、微小電気機械構造ＭＥ１が維持されるように相互に固定されている。
【００４７】
本明細書で説明したエピタキシャル成長されたシリコン層Ｓ１乃至Ｓ４の犠牲領域Ｏ１乃至Ｏ４及び機能領域Ｆ１乃至Ｆ４への分割が必ずしも実施されなくてもよいことは、自明である。むしろ、シリコン層Ｓ１乃至Ｓ４の各々は、全体で機能領域あるいは機能層として機能してもよい。犠牲領域の特定あるいは規定は、むしろ、積層体の所望の微小電気機械構造と、後の機能とによる。
【００４８】
機能領域において機械的な接続を電気的な絶縁と同時に例えば配線平面のために実現するには、第２の誘電体であって、理想的には、パッシベーション層（Ｐ）又はシリコン層Ｓ１乃至Ｓ４のエッチング時に冒されないか、仮に冒されても極僅かにすぎない第２の誘電体の使用が有利な場合がある。Ｆ‐プラズマ／ＸｅＦ２及びＨＦをエッチング媒体として使用した場合、例えば窒化ケイ素が、第２の誘電体として酸化物に対して択一的に好適である。
【００４９】
窒化ケイ素成分は、機能領域と同様にＸｅＦ２からパッシベーション層Ｐにより保護されねばならない。特に別の誘電体が使用されてもよい。エッチング媒体に対する選択性に応じて、本明細書で説明する積層体内での第２の誘電体の配置が生じ得る。つまり、互いに積層される２つの層間の以下の接続が形成され得る：
‐  機能‐シリコン／機能‐シリコン（直接的な接続、導電性）
‐  機能‐シリコン／機能‐シリコン（誘電体を介した機械的な接続のみ）
‐  機能‐シリコン／犠牲‐シリコン（及び反対に犠牲‐シリコン／機能‐シリコン；犠牲領域のエッチング時にエッチングされないか、仮にエッチングされても僅かにすぎない誘電体を介した接続）
‐  犠牲‐シリコン／犠牲‐シリコン（直接的な接続）。
【００５０】
複雑な３Ｄ構造（例えば複雑なＭＥＭＳ構造、例えば加速度センサ、ヨーレートセンサ、マイクロミラー等）の構築は、相応の上述の方法ステップを繰り返すことにより実施され、このとき、エピタキシャル成長により製造された犠牲領域及び機能領域は、自由に選択可能な層厚さの点で異なっていることができる。好ましくは、エピタキシャルシリコン層又はポリエピタキシャルシリコン層の層厚さは、０．５〜１００マイクロメートルである。薄膜のシリコン層は、例えば鉛直方向の変位のためのばね弾性要素（例えばサスペンション、曲げばね、ダイヤフラム等）として好適であり、厚膜のシリコン層は、くし形電極を製造するために又は大きな容積を満たすために好ましく、あるいは犠牲領域として再び除去するためにも好ましい。
【００５１】
図１２は、積層体中に微小電気機械構造を製造する本発明の一実施の形態による方法を説明する概略的なフローチャートである。
【００５２】
第１のステップＡにおいて、第１の表面１０を有するキャリア基板Ｔ１の用意を行う。第２のステップＢにおいて、第１の表面１０への絶縁層Ｉ１の被着を行う。ステップＣにおいて、絶縁層Ｉ１への第１のシリコン層Ｓ１のエピタキシャル成長を行う。次のステップＤにおいて、第１のシリコン層Ｓ１にトレンチＧを形成すべく、第１のシリコン層Ｓ１のパターニングを行う。このとき、トレンチＧは、少なくとも部分的に第１のシリコン層Ｓ１を通して延在している。その後、ステップＥにおいて、第１のシリコン層Ｓ１をパッシベートする。このとき、トレンチＧは、充填され、第１の表面とは反対側に、パッシベーション層Ｐが生じる。次のステップＦにおいて、パッシベーション層Ｐをパターニングする。このとき、第１のシリコン層Ｓ１に犠牲領域Ｏ１と機能領域Ｆ１とが形成される。犠牲領域Ｏ１は、キャリア基板とは反対側で少なくとも部分的にパッシベーション層Ｐから露出している。
【００５３】
その後、ステップＧにおいて、犠牲領域を例えばエッチングにより除去する。
【００５４】
図１２に示した方法ステップＡ乃至Ｇは、特に図１２に示した順序で実施可能である。
【００５５】
これにより、全体として、積層体中に微小電気機械構造を製造する効率的かつ低コストの方法と、微小機械構造を有する電子素子とが提供される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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