(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
列ドライバと、を有し、
前記メモリセルアレイには、
複数のメモリセルが行列状に設けられ、
列ごとに、読み出しビット線、書き込みビット線、ソース線が設けられ、
行ごとに、読み出しワード線、書き込みワード線が設けられ、
前記複数のメモリセルは、それぞれ、前記書き込みワード線、前記読み出しワード線、前記書き込みビット線、前記読み出しビット線、および前記ソース線と電気的に接続され、
前記複数のメモリセルは、それぞれ、保持ノード、第１トランジスタ、第２トランジスタ、および容量素子を有し、
前記第１トランジスタは、ゲートが前記書き込みワード線に、第１端子が前記書き込みビット線に、第２端子が前記保持ノードに電気的に接続され、
前記第２トランジスタは、ゲートが前記保持ノードに、第１端子が前記ソース線に、第２端子が前記読み出しビット線に電気的に接続され、
前記容量素子は第１端子が前記保持ノードに、第２端子が前記読み出しワード線に電気的に接続され、
前記列ドライバには、列ごとにセンスアンプが設けられており、
前記センスアンプは、相補データを保持する第１ノードと第２ノードとを有し、
前記センスアンプは、
第１データを増幅する機能と、
増幅された前記第１データを保持する機能と、
第２データを保持する機能と、を有し、
前記第１データは、前記メモリセルから前記読み出しビット線に読み出されたデータであり、
前記第２データは、書き込み対象列の前記メモリセルに書き込むデータであり、
前記列ドライバは、
前記書き込み対象列の前記センスアンプへの前記第２データの入力を制御する機能と、
前記第１データを前記センスアンプに入力するために、前記第１ノードと前記読み出しビット線との間の導通状態を制御する機能と、
前記センスアンプの保持データを前記書き込みビット線に書き込むために、前記第２ノードと前記書き込みビット線との間の導通状態を制御するＮＡＮＤと、を有し、
前記保持データは、前記第１データまたは前記第２データの何れかである記憶装置。
【請求項２】
請求項１において、
前記列ドライバは、前記センスアンプの前記保持データを前記書き込みビット線に書き込むために、前記第１ノードと前記書き込みビット線との間の導通状態を制御する機能を有する記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）には、半導体装置、電子部品、及び電子機器、ならびにこれらの動作方法と作製方法に関する。例えば、本発明の一形態の技術分野としては、半導体装置、記憶装置、プロセッシングユニット、スイッチ回路（例えば、パワースイッチ、配線スイッチ等）、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、入力装置、撮像装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。
【背景技術】
【０００２】
ランダムアクセスメモリ（ＲＡＭ）のメモリセルとして、１Ｔ１Ｃ（１トランジスタ１容量素子）型、２Ｔ型および３Ｔ型等のメモリセルが知られている。これらのメモリセルは、書き込みトランジスタによって保持ノードを充放電することによってデータを記憶している。
【０００３】
これらのメモリセルの書き込みトランジスタに、チャネル形成領域が酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）を適用することが提案されている。例えば、特許文献１には、書き込みトランジスタをＯＳトランジスタとすることで、電力が供給されない状況でもデータ保持が可能なメモリセルが記載されている。ＯＳトランジスタを用いた記憶装置は、不揮発性メモリとして使用することが可能である。
【０００４】
特許文献１に記載のＯＳトランジスタを用いた記憶装置において、各セルは、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）のセルと異なり、メモリセル自体に増幅機能を有していない。よって、データ書き込みを行う際には、必ず選択されるワード線に接続されている全てのメモリセルへ書き込みを行わなければならない。つまり、ラインサイズよりも小さい単位で書き込みを行うことができない。例えば、１ワードが３２ビットであり、ラインサイズが１２８ビット（１６バイト）である場合は、バイト（８ビット）単位、ハーフワード（２バイト）単位、ワード（４バイト）単位）での書き込みアクセスができない。
【０００５】
上記の課題を解決するために、グローバルワード線とローカルワード線とによる階層ワード線構造（分割ワード線構造とも呼ばれる。）が提案されている（例えば、特許文献２）。これにより、ローカルワード線に接続されるメモリセル数を少なくし、バイト、ハーフワード、ワード単位などでの書き込みが可能である。しかしながら、グローバルワード線とローカルワード線の階層構造を実現するためには、例えば、ＡＮＤ回路などの論理回路をグローバルワード線とローカルワード線の接続部へ挿入する必要がある。例として、バイト書き込みを実現するためには、ローカルワード線を８メモリセル毎に分割する必要がある。これは、８列毎にワード線分割回路（例えば、ＡＮＤ回路）が挿入されることになり、ワード線分割回路の挿入による面積増大は著しく大きい。書き込み単位がハーフワード（１６ビット）、ワード（３２ビット）の場合も同様に、ＡＮＤ回路挿入による面積増大は大きい。
【０００６】
このような課題を解決するため、特許文献３では、ＯＳトランジスタによって、ワード線とサブワード線との接続部にＯＳトランジスタを挿入することによって、ワード線分割回路を縮小することが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１８７９５０号公報
【特許文献２】特開２００４−１７１７４４号公報
【特許文献３】特開２０１１−２２１９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一形態の課題は、新規な半導体装置の提供、または新規な半導体装置の動作方法の提供である。または、本発明の一形態の課題は、ラインサイズよりも少ない単位（例えば、バイト単位、ワード単位等）でデータの書き込みを可能とすること、または回路面積を低減すること、または消費電力を低減すること等である。
【０００９】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
本発明の一形態は、メモリセルアレイと、列ドライバと、を有し、メモリセルアレイには、複数のメモリセルが行列状に設けられ、列ごとに、読み出しビット線、書き込みビット線、ソース線が設けられ、行ごとに、読み出しワード線、書き込みワード線が設けられ、複数のメモリセルは、それぞれ、書き込みワード線、読み出しワード線、書き込みビット線、読み出しビット線、およびソース線と電気的に接続され、複数のメモリセルは、それぞれ、保持ノード、第１トランジスタ、第２トランジスタ、および容量素子を有し、第１トランジスタは、ゲートが書き込みワード線に、第１端子が書き込みビット線に、第２端子が保持ノードに電気的に接続され、第２トランジスタは、ゲートが保持ノードに、第１端子がソース線に、第２端子が読み出しビット線に電気的に接続され、容量素子は第１端子が保持ノードに、第２端子が読み出しワード線に電気的に接続され、列ドライバには、列ごとにセンスアンプが設けられており、センスアンプは、相補データを保持する第１ノードと第２ノードとを有し、センスアンプは、第１データを増幅する機能と、増幅された第１データを保持する機能と、第２データを保持する機能と、を有し、第１データは、メモリセルから読み出しビット線に読み出されたデータであり、第２データは、書き込み対象列のメモリセルに書き込むデータであり、列ドライバは、書き込み対象列のセンスアンプへの第２データの入力を制御する機能と、第１データをセンスアンプに入力するために、第１ノードと読み出しビット線との間の導通状態を制御する機能と、センスアンプの保持データを書き込みビット線に書き込むために、第２ノードと書き込みビット線との間の導通状態を制御する機能とを有し、保持データは、第１データまたは第２データの何れかである記憶装置である。
【００１１】
上記の形態において、列ドライバは、センスアンプの保持データを書き込みビット線に書き込むために、第１ノードと書き込みビット線との間の導通状態を制御する機能を有していてもよい。
【００１２】
上記の形態において、メモリセルは、第３トランジスタを有し、第３トランジスタは、ゲートが読み出しワード線に、第１端子が第２トランジスタの第２端子に、第２端子が読み出しビット線に電気的に接続され、容量素子の第２端子は第１配線に電気的に接続されていてもよい。
【００１３】
上記の形態において、メモリセルアレイには、書き込みビット線および読み出しビット線に替えて、行ごとにビット線が設けられてもよく、列ドライバは第１スイッチと第２スイッチを有し、第１スイッチは、ビット線と、センスアンプの第１データの入力ノードとの間の導通状態を制御し、第２スイッチは、ビット線と、センスアンプの保持データの出力ノードとの間の導通状態を制御する。
【００１４】
上記の形態において、第１トランジスタのチャネル形成領域は酸化物半導体を有していてもよい。
【００１５】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有する場合がある。
【００１６】
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
【００１７】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００１８】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１９】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
【００２０】
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。
【００２１】
本明細書等の記載に関するその他の事項を実施の形態５に付記している。
【発明の効果】
【００２２】
本発明の一形態によって、新規な半導体装置を提供することが可能となり、または新規な半導体装置の動作方法を提供することが可能となる。本発明の一形態によって、ラインサイズよりも少ない単位（例えば、バイト単位、ワード単位等）でデータの書き込みが可能となり、または回路面積を低減することが可能となり、または消費電力を低減することが可能となる。
【００２３】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２４】
【図１】記憶装置の構成例を示すブロック図。
【図２】Ａ−Ｆ：メモリセルの構成例を示す回路図。
【図３】Ａ、Ｂ：記憶装置のビット線構造を模式的に示すブロック図。
【図４】Ａ：記憶装置のレイアウト例を示すブロック図。Ｂ：記憶装置の回路構成例を示すブロック図。
【図５】記憶装置のブロックおよび列ドライバの構成例を示す回路図。
【図６】読み出しモードでの記憶装置の動作方法例を示すタイミングャート。
【図７】書き込みモードでの記憶装置の動作方法例を示すタイミングチャート。
【図８】記憶装置のサブアレイのレイアウト例を示すブロック図。
【図９】Ａ：記憶装置のレイアウト例を示すブロック図。Ｂ：記憶装置の回路構成例を示すブロック図。
【図１０】記憶装置のブロックおよび列ドライバの構成例を示す回路図。
【図１１】読み出しモードでの記憶装置の動作方法例を示すタイミングチャート。
【図１２】書き込みモードでの記憶装置の動作方法例を示すタイミングチャート。
【図１３】記憶装置のサブアレイのレイアウト例を示すブロック図。
【図１４】Ａ−Ｅ：リムーバブル記憶装置の構成例を示す模式図。
【図１５】プロセッシングユニット（ＣＰＵ）の構成例を示すブロック図。
【図１６】プロセッシングユニット（ＲＦＩＣ）の構成例を示すブロック図。
【図１７】無線センサの構成例を示す外観図。
【図１８】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す模式図。
【図１９】Ａ−Ｈ：電子機器の構成例を示す模式図。
【図２０】Ａ：トランジスタの構成例を示す上面図。Ｂ、Ｃ：トランジスタの構成例を示す断面図。
【図２１】Ａ：図２３Ａの部分拡大図。Ｂ：トランジスタのエネルギーバンド図。
【図２２】Ａ：トランジスタの構成例を示す上面図。Ｂ、Ｃ：トランジスタの構成例を示す断面図。
【図２３】Ａ：トランジスタの構成例を示す上面図。Ｂ、Ｃ：トランジスタの構成例を示す断面図。
【図２４】Ａ：トランジスタの構成例を示す上面図。Ｂ―、Ｄ：トランジスタの構成例を示す断面図。
【図２５】Ａ：トランジスタの構成例を示す上面図。Ｂ―Ｄ：トランジスタの構成例を示す断面図。
【図２６】Ａ：トランジスタの構成例を示す上面図。Ｂ：トランジスタの構成例を示す断面図。
【図２７】Ａ、Ｂ：記憶装置の構成例を示す断面図。
【図２８】記憶装置の構成例を示す断面図。
【発明を実施するための形態】
【００２５】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例等も含む。）が示される場合は、互い構成例を適宜組み合わせること、および他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
【００２７】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２８】
本明細書において、例えば、高電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
【００２９】
〔実施の形態１〕
本実施の形態では、半導体装置の一例として記憶装置について説明する。
【００３０】
＜＜記憶装置＞＞
図１は記憶装置の構成例を示すブロック図である。図１に示す記憶装置１００は、コントロール回路１１０、メモリセルアレイ１１１、ドライバ部１１２、入力回路１１３、および出力回路１１４を有する。
【００３１】
記憶装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、記憶装置１００の入力信号および出力信号の構造（例えば、ビット長。）は、記憶装置１００に接続されるホスト装置のアーキテクチャ、記憶装置１００の動作モード、およびメモリセルアレイ１１１の構成等に基づいて設定される。
【００３２】
ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＡＤＤＲ、ＷＤＡは外部からの入力信号であり、ＲＤＡは外部への出力信号である。ＣＬＫはクロック信号である。ＣＥ、ＧＷ、およびＢＷは制御信号である。ＣＥはチップイネーブル信号であり、ＧＷはグローバル書き込みイネーブル信号であり、ＢＷはバイト書き込みイネーブル信号である。ＡＤＤＲはアドレス信号である。ＷＤＡは書き込みデータであり、ＲＤＡは読み出しデータである。
【００３３】
コントロール回路１１０は、記憶装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、ＧＷ、およびＢＷを論理演算して、動作モードを決定する。コントロール回路１１０は、この動作モードが実行されるように、ドライバ部１１２の制御信号を生成する。コントロール回路１１０は、信号ＣＬＫから内部クロック信号を生成する機能等の機能を有していてもよい。
【００３４】
メモリセルアレイ１１１は、複数のメモリセル１３０、並びに、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬおよびＳＬ等を有する。複数のメモリセル１３０は行列状に配置されている。配線ＷＷＬ、ＲＷＬは行方向に配置されている。同じ行のメモリセル１３０は、その行の配線ＷＷＬ、ＲＷＬに電気的に接続される。配線ＷＢＬ、ＲＢＬおよびＳＬは列方向に配置されている。同じ列のメモリセルは、その列の配線ＷＢＬ、ＲＢＬおよびＳＬに電気的に接続される。配線ＷＷＬは書き込みワード線であり、配線ＲＷＬは読み出しワード線であり、配線ＷＢＬは書き込みビット線であり、配線ＲＢＬは読み出しビット線であり、配線ＳＬはソース線である。
【００３５】
ドライバ部１１２は、メモリセルアレイ１１１に対するデータの書き込みおよび読み出しをするための回路である。例えば、ドライバ部１１２は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬおよびＳＬを駆動する機能を有する。ドライバ部１１２は、プレデコーダ１２０、行デコーダ１２１、列デコーダ１２２、行ドライバ１２４、列ドライバ１２５を有する。
【００３６】
プレデコーダ１２０、行デコーダ１２１および列デコーダ１２２は、信号ＡＤＤＲをデコードする機能を有する。プレデコーダ１２０は、メモリセルアレイ１１１を複数のブロックに分割した場合等に設ければよい。この場合、プレデコーダ１２０は、アクセスするブロックを指定する機能を有する。行デコーダ１２１は、アクセスする行を指定する機能を有し、列デコーダ１２２は、アクセスする列を指定する機能を有する。
【００３７】
列ドライバ１２５は、データをメモリセルアレイ１１１に書き込む機能、メモリセルアレイ１１１からデータを読み出す機能、読み出したデータを増幅する機能、読み出したデータを保持する機能等を有する。列ドライバ１２５のより具体的な機能には、例えば、配線ＷＢＬ、ＲＢＬ、およびＳＬの電圧を制御する機能がある。
【００３８】
行ドライバ１２４は、行デコーダ１２１が指定する行の配線ＷＷＬおよびＲＷＬをアクティブにする機能を有する。配線ＷＷＬをアクティブにすることで、該当する行のメモリセル１３０が選択され、選択状態のメモリセル１３０には、列ドライバ１２５によってデータが書き込まれる。配線ＲＷＬをアクティブにすることで、該当する行のメモリセル１３０が選択される。選択状態のメモリセル１３０は、列ドライバ１２５によってデータが読み出される。
【００３９】
入力回路１１３は、データＷＤＡを保持する機能有する。入力回路１１３が保持するデータは、配線ＧＷＢＬ（グローバル書き込みビット線）を介して、列ドライバ１２５に出力される。Ｄｉｎは入力回路１１３の出力データであり、メモリセルアレイ１１１に書き込むデータである。
【００４０】
列ドライバ１２５がメモリセルから読み出したデータＤｏｕｔは、配線ＧＲＢＬ（グローバル読み出しビット線）を介して、出力回路１１４に出力される。出力回路１１４は、データＤｏｕｔを保持する機能を有する。出力回路１１４は、保持しているデータを記憶装置１００外部に出力する。この出力データがデータＲＤＡである。
【００４１】
＜メモリセル＞
図２に、メモリセル１３０に適用可能ないくつかのメモリセルの構成例を示す。図２に示すメモリセル１３１−１３４は、書き込みトランジスタがＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、メモリセル１３１−１３４を不揮発性メモリデバイスとすることが可能である。
【００４２】
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
【００４３】
酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。ＯＳトランジスタ、および酸化物半導体については、実施の形態３、５で説明する。
【００４４】
また、ＯＳトランジスタのオフ電流特性の温度依存性が小さい。そのため、高温（例えば、１００℃以上）であっても、ＯＳトランジスタの規格化されたオフ電流は１００ｚＡ（ｚ；ゼプト、１０−２１）以下とすることができる。よって、メモリセル１３１−１３４の書き込みトランジスタにＯＳトランジスタを適用することとで、メモリセル１３１−１３４は高温環境下であっても、データを消失せずに保持することができるため、記憶装置１００を温度に対して高い信頼性をもつ記憶装置１００を得ることができる。
【００４５】
図２Ａのメモリセル１３１は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬと電気的に接続されている。メモリセル１３１はノードＳＮ１、トランジスタＴＷ１、ＴＲ１および容量素子Ｃ１を有する。
【００４６】
ノードＳＮ１は保持ノードである。容量素子Ｃ１は、ノードＳＮ１の電荷を保持するための保持容量である。容量素子Ｃ１は、ノードＳＮ１と配線ＲＷＬとの間を容量結合している。配線ＲＷＬには一定電位を入力してもよいし、メモリセル１３１の選択状態、および非選択状態に合わせて、配線ＲＷＬの電位を制御してもよい。
【００４７】
トランジスタＴＷ１は書き込みトランジスタであり、ＯＳトランジスタである。トランジスタＴＷ１は配線ＷＢＬとノードＳＮ１との間の導通状態を制御する機能を有する。トランジスタＴＷ１のゲートは配線ＷＷＬと電気的に接続されている。トランジスタＴＲ１は、配線ＳＬと配線ＲＢＬとの間の導通状態を制御する機能を有する。トランジスタＴＲ１のゲートはノードＳＮ１と電気的に接続されている。
【００４８】
また、メモリセル１３１を用いる場合、図２Ｂに示すように、ビット線を書き込み用と読み出し用とに分けずに、１の配線ＢＬとしてもよい。この場合、トランジスタＴＷ１、ＴＲ１は配線ＢＬと電気的に接続される。
【００４９】
トランジスタＴＷ１をオフにすることで、ノードＳＮ１が電気的に浮遊状態となるので、メモリセル１３１はデータ保持状態となる。トランジスタＴＷ１がＯＳトランジスタであることにより、ノードＳＮ１からの電荷のリークが抑えられるため、メモリセル１３１で長時間データを保持することが可能である。
【００５０】
図２Ｃ、図２Ｄに示すように、書き込みトランジスタに、バックゲートを有するトランジスタＴＷ２、ＴＷ３を適用することができる。トランジスタＴＷ２、ＴＷ３もＯＳトランジスタである。
【００５１】
図２Ｃのメモリセル１３２では、トランジスタＴＷ２のバックゲートは、配線ＢＧＬと電気的に接続されている。配線ＢＧＬの電位によって、トランジスタＴＷ２のしきい値電圧を制御することができる。トランジスタＴＷ２のバックゲートとチャネル形成領域間の絶縁層に電荷蓄積層を設けた場合、メモリセル１３２の作製時に、配線ＢＧＬを利用して、トランジスタＴＷ２の電荷蓄積層に電荷を注入する工程を行うこともできる。この工程を行った場合は、配線ＢＧＬの電位を制御せずに、トランジスタＴＷ２のバックゲートを電気的に浮遊状態にして、メモリセル１３２を動作させてもよい。
【００５２】
図２Ｄのメモリセル１３３では、トランジスタＴＷ３のゲートにバックゲートが電気的に接続されている。トランジスタＴＷ３をこのようなデバイス構造とすることで、オン電流を大きくすることができる。また、トランジスタＴＷ３のバックゲートは、ゲート、ソースまたはドレインの何れかに電気的に接続してもよい。
【００５３】
図２Ｅのメモリセル１３４は、配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬおよびＣＮＬに電気的に接続されている。メモリセル１３４は、ノードＳＮ１、容量素子Ｃ１、およびトランジスタＴＷ１、ＴＲ２、ＴＲ３を有する。容量素子Ｃ１は、ノードＳＮ１と配線ＣＮＬ間を容量結合している。配線ＣＮＬには固定電位を入力してもよいし、メモリセル１３４の選択状態、および非選択状態に合わせて、配線ＣＮＬの電位を制御してもよい。配線ＲＢＬと配線ＳＬとの間に、トランジスタＴＲ２とトランジスタＴＲ３は直列に電気的に接続されている。トランジスタＴＲ２のゲートはノードＳＮ１と電気的に接続され、トランジスタＴＲ３のゲートは配線ＲＷＬと電気的に接続されている。
【００５４】
また、メモリセル１３４を用いる場合、図２Ｆに示すように、ビット線を書き込み用と読み出し用とに分けずに、１のビット線（ＢＬ）とすることもできる。この場合、トランジスタＴＷ１、ＴＲ１は配線ＢＬと電気的に接続される。
【００５５】
メモリセル１３４において、トランジスタＴＷ１を、トランジスタＴＷ２またはトランジスタＴＷ３と置き換えてもよい。また、トランジスタＴＲ２、ＴＲ３をｐチャネル型トランジスタとしてもよい。
【００５６】
メモリセル１３１―１３４のトランジスタＴＲ１、並びにメモリセル１３４のトランジスタＴＲ２、ＴＲ３には、特段の制約はない、例えば、シリコンウエハから形成されるＳｉトランジスタとすることができる。トランジスタＴＲ１−ＴＲ３をｎチャネル型トランジスタとする場合は、ＯＳトランジスタとしてもよい。
【００５７】
なお、メモリセル１３１―１３４の書き込みトランジスタをＳｉトランジスタ等の他のトランジスタとすることもできる。この場合、メモリセル１３１―１３４は揮発性メモリデバイスであるので、標準的なＤＲＡＭと同様に、記憶装置１００でセルフリフレッシュを行うようすればよい。
【００５８】
＜ビット線構造＞
図３Ａは、記憶装置１００のビット線構造を模式的に示すブロック図である。列ドライバ１２５には、列ごとに、センスアンプＳＡ１０を有する。センスアンプＳＡは、データ保持機能を備えた増幅回路である。図３Ａでは、センスアンプＳＡ１０の増幅部を増幅回路（ＡＭＰ）１２６で表し、データ保持部をラッチ回路１２７で表している。
【００５９】
ＡＭＰ１２６は、メモリセル１３０から読み出されたデータを増幅するための回路である。ＡＭＰ１２６は、配線ＲＢＬの電圧を増幅する機能を有する。列ドライバ１２５によって、ＡＭＰ１２６で増幅されたデータの配線ＧＲＢＬへの出力が制御される。
【００６０】
ラッチ回路１２７は相補データを保持するための一対の保持ノード（ノードＱ、ＱＢ）を有する。ノードＱがメモリセル１３０と同じ論理のデータを保持するノードである。ラッチ回路１２７は、メモリセル１３０から読み出したデータを保持するための回路、およびメモリセル１３０に書き込むデータＤｉｎを保持するための回路である。メモリセル１３０から読み出されたデータはＡＭＰ１２６で増幅され、ラッチ回路１２７に書き込まれる。
【００６１】
センスアンプＳＡ１０において、ノードＱ、ＱＢの一方は、保持しているデータを配線ＷＢＬに出力するための出力ノードであり、他方はメモリセル１３０から読み出したデータを入力するための入力ノードである。例えば、ノードＱが出力ノードである場合は、列ドライバ１２５は、ノードＱのデータを配線ＷＢＬに書き込む機能、および配線ＲＢＬのデータをノードＱＢに書き込む機能を有する。
【００６２】
あるいは、センスアンプＳＡ１０において、ノードＱ、ＱＢの一方を、保持しているデータを配線ＷＢＬに出力するための出力ノードとし、かつ、メモリセル１３０から読み出したデータを入力するための入力ノードとすることができる。例えば、ノードＱが出力ノードかつ入力ノードである場合は、列ドライバ１２５は、ノードＱのデータを配線ＷＢＬに書き込む機能、および配線ＲＢＬのデータをノードＱに書き込む機能を有する。
【００６３】
本実施の形態は、メモリセルアレイ１１１のラインサイズよりも小さい単位でのデータ書き込みを可能とする。例えば、メモリセルアレイ１１１のラインサイズが１２８ビットである場合でも、バイト（８ビット）単位、ハーフワード（例えば、１６ビット）単位、およびワード（例えば、３２ビット）単位での書き込みが可能である。
【００６４】
そのために、書き込みモードでは、先ず読み出し動作が実行され、次いで書き込み動作が実行される。なお、読み出しモードでは、読み出し動作のみが実行される。
【００６５】
書き込みモードでは、書き込み対象行、具体的には信号ＡＤＤＲが指定する行のメモリセル１３０に対して、読み出しが行われる。対象行のメモリセル１３０から読み出されたデータは、各列のＡＭＰ１２６で増幅され、ラッチ回路１２７で保持される。
【００６６】
次いで、書き込み対象列、具体的には、信号ＡＤＤＲが指定する列のラッチ回路１２７のデータをデータＤｉｎで更新する。書き込み対象となっていない列のラッチ回路１２７は、読み出されたデータをそのまま保持する。
【００６７】
次いで、ラッチ回路１２７の出力ノードと配線ＷＢＬとの間を導通状態にする。しかる後、配線ＷＷＬをアクティブにして、対象行のメモリセル１３０をそれぞれ配線ＷＢＬと導通状態にする。対象行の全てのメモリセル１３０にラッチ回路１２７が保持しているデータが書き込まれる。つまり、書き込み対象のメモリセル１３０には新しいデータが書き込まれ、その他のメモリセル１３０には保持しているデータが再書き込みされる。配線ＷＷＬを非アクティブにし、配線ＷＢＬを高レベル（“Ｈ”）または低レベル（“Ｌ”）にすることで、書き込み動作が完了する。
【００６８】
このように、センスアンプＳＡ１０に書き込んだデータによって、メモリセルアレイ１１１のデータの書き換えを行うようにすることで、メモリセルアレイ１１１のラインサイズよりも小さい単位で書き込みが可能となる。例えば、Ｎバイト単位（Ｎは１以上の整数）、あるいはＮワード単位の書き込みが可能である。複数の書き込みモードを設定することで、複数の単位での書き込みが可能となる。書き込みモードの内容や種類は、例えば、信号ＣＥ、ＧＷ、ＢＷで設定することができる。
【００６９】
また、ビット線（ＢＬ）が書き込み及び読み出し用のビット線として機能する場合には、図３Ｂのように、列ドライバ１２５に、スイッチ１２８、１２９を設ければよい。スイッチ１２８は、ＡＭＰ１２６と配線ＢＬとの導通状態を制御し、スイッチ１２９は、ラッチ回路１２７と配線ＢＬとの導通状態を制御する。ここでは、スイッチ１２８、１２９をそれぞれトランスファーゲートで構成しているが、この回路構成に限定されない。例えば、トランスファーゲート、論理ゲート回路（例えば、ＮＡＮＤ回路、ＡＮＤ回路）等を単数または複数組み合わせて、スイッチ１２８を構成することができる。スイッチ１２９も同様である。
【００７０】
記憶装置１００は、階層ワード線構造を採用せずに、メモリセルアレイ１１１のラインサイズよりも小さな単位でのデータの書き込みが可能である。よって、ワード線分割回路（ＡＮＤ回路）による面積増大が生じないため、大容量化に非常に有利である。またワード線分割回路を設けていないので、大容量化に伴う消費電力の増大を抑えることができる。
【００７１】
＜＜記憶装置１０１の構成例＞＞
次に、記憶装置１００のより具体的な構成例、および動作例を説明する。ここでは、具体例として、記憶容量が１６ＫＢである記憶装置１００の構成例、および動作例等について説明する。便宜上、ここで説明される記憶装置１００を「記憶装置１０１」と呼ぶこととする。
【００７２】
＜＜メモリセルアレイ、ドライバ部＞＞
図４Ａに、記憶装置１０１のメモリセルアレイ１１１およびドライバ部１１２のレイアウトの一例を示す。メモリセルアレイ１１１は４のブロック２１０に分割されている。図４Ｂは記憶装置１０１のメモリセルアレイ１１１およびドライバ部１１２の回路構成を示すブロック図である。
【００７３】
４のブロック２１０に対して１のプレデコーダ２００が設けられている。ブロック２１０ごとに、行デコーダ２０１、読み出しワード線ドライバ２０２、書き込みワード線ドライバ２０３、列デコーダ２０４、および列ドライバ２０５が設けられている。読み出しワード線ドライバ２０２は、ＲＷＬを選択するための信号を生成する機能を有し、書き込みワード線ドライバ２０３は、ＷＷＬを選択するための信号を生成する機能を有する。
【００７４】
列ドライバ２０５は、プリチャージ回路２１１、センスアンプ２１２、書き込みドライバ２１３、および出力マルチプレクサ（ＭＵＸ）２１４を有する。
【００７５】
ここでは、外部から入力される書き込みデータがデータＷＤＡ［３１：０］であり、外部に出力される読み出しデータがデータＲＤＡ［３１：０］とする。そのためデータＤｉｎ、Ｄｏｕｔも同様に３２ビットのデータとする。データＤｉｎ［３１：０］は、３２の配線ＧＷＢＬを介して、書き込みドライバ２１３に入力される。出力ＭＵＸ２１４からは、３２の配線ＧＲＢＬを介して、データＤｏｕｔ［３１：０］が出力される。
【００７６】
ここでは、ブロック２１０には、１２８行２５６列のメモリセルが設けられているとする。よって、ブロック２１０の容量は４ＫＢであり、ラインサイズは２５６ビットである。よって、記憶装置１０１の容量は１６ＫＢである。
【００７７】
アドレス信号は信号ＡＤＤＲ［１３：２］である。信号ＡＤＤＲ［１３：１２］の値は、ブロック２１０を選択するためのブロックアドレスである。図４Ａの各ブロック２１０に記載されている［００］等の値は、信号ＡＤＤＲ［１３：１２］の値を表している。また、記憶装置１０１はワード単位でデータを入出力するため、ブロック２１０（１２８行２５６列）には、１ワードの記憶領域（１行３２列）毎に１のアドレス（ワードアドレス）が与えられている。信号ＡＤＤＲ［１１：２］により、１行３２列のメモリセル１３４にアクセスすることができる。信号ＡＤＤＲ［１１：２］の上位７ビットが行アドレスであり、下位３ビットが列アドレスである。
【００７８】
＜＜ブロック、列ドライバの構成例＞＞
図５に、記憶装置１０１のブロック２１０および列ドライバ２０５の回路構成例を示す。
【００７９】
記憶装置１０１にはＶｄｄ、Ｖｓｓが供給される。Ｖｄｄは高電源電圧であり、Ｖｓｓは低電源電圧である。記憶装置１０１に設けられたＶｄｄ用電源線によって、記憶装置１０１の各回路にＶｄｄが供給される。Ｖｓｓについても同様である。以下では、Ｖｄｄ用電源線をＶｄｄ線と呼び、Ｖｓｓ用の電源線をＶｓｓ線と呼ぶこととする。他の電圧を供給する電源線についても同様に呼ぶこととする。
【００８０】
ブロック２１０に図２Ｅに示す回路構成を適用している。もちろん、ブロック２１０には、図２に示す他の回路構成を適用することができる。図５では、配線ＳＬおよびＣＮＬが省略されている。配線ＳＬ、ＣＮＬはＶｓｓ線に接続され、Ｖｓｓが入力される。読み出しワード線ドライバ２０２で生成された信号は、バッファ１０を介して配線ＲＷＬに入力される。書き込みワード線ドライバ２０３で生成された信号は、バッファ１１を介して配線ＷＷＬに入力される。
【００８１】
列ドライバ２０５には、信号Ｐｒｃｈｇ、Ｗｂｌ＿ｅｎ、Ｓｎｓ＿ｅｎ、Ｉｎ＿ｅｎ［３１：０］、Ｏｕｔ＿ｅｎ［７：０］が入力される。これらは、記憶装置１０１の内部信号である。Ｐｒｃｈｇはプリチャージ制御信号である。Ｗｂｌ＿ｅｎは書き込みワード線イネーブル信号であり、Ｓｎｓ＿ｅｎはセンスアンプイネーブル信号であり、Ｉｎ＿ｅｎ［３１：０］は入力イネーブル信号であり、Ｏｕｔ＿ｅｎ［７：０］は出力イネーブル信号である。ＣＴＬ１−ＣＴＬ６は内部信号を伝送するための配線である。
【００８２】
回路２１９は列ドライバ２０５を構成する回路であり、列ごとに設けられている。回路２１９は、トランジスタＴ１、センスアンプＳＡ１、ＡＮＤ回路（ＡＮＤ）２５、トランスミッションゲート（ＴＧ）２６、ＮＡＮＤ回路（ＮＡＮＤ）２７を有する。トランジスタＴ１は、プリチャージ回路２１１に設けられている。センスアンプＳＡ１は、センスアンプ２１２に設けられている。ＡＮＤ２５、ＴＧ２６、およびＮＡＮＤ２７は、書き込みドライバ２１３に設けられている。
【００８３】
＜プリチャージ回路２１１＞
信号Ｐｒｃｈｇは、プリチャージ回路２１１の制御信号であり、トランジスタＴ１のオン、オフを制御するための信号である。トランジスタＴ１は配線ＲＢＬを“Ｈ”にプリチャージすることができる機能を有する。トランジスタＴ１のゲートは配線ＣＴＬ１と接続され、ソースはＶｄｄ線に接続され、ドレインは配線ＲＢＬに接続されている。信号Ｐｒｃｈｇは、ＩＮＶ１２によって増幅されてから、配線ＣＴＬ１に入力される。信号Ｐｒｃｈｇｂは、ＩＮＶ１２の出力信号であり、信号Ｐｒｃｈｇの反転信号である。
【００８４】
＜センスアンプ２１２＞
センスアンプＳＡ１はセンスアンプ２１２に設けられている。センスアンプＳＡ１は、スリーステートインバータ（３−ＳＴＡＩＮＶ）２０、２２、並びにＩＮＶ２１、２３を有する。３−ＳＴＡＩＮＶ２０は、配線ＲＢＬの電圧を増幅するための増幅回路であり、図３ＡのＡＭＰ１２６に相当する回路である。３−ＳＴＡＩＮＶ２０の入力ノードは配線ＲＢＬと電気的に接続し、出力ノードはＴＧ２６と電気的に接続している。
【００８５】
ＩＮＶ２１の出力ノードは３−ＳＴＡＩＮＶ２２の入力ノードに接続され、３−ＳＴＡＩＮＶ２２の出力ノードはＩＮＶ２１の入力ノードに接続され、ラッチ回路ＬＡ１（以下、ラッチＬＡ１と呼ぶ。）を構成している。ラッチＬＡ１は、図３Ａのラッチ回路１２７に相当する回路である。ノードＱ１、ＱＢ１はラッチＬＡ１の入出力ノードである。ノードＱ１は、ＩＮＶ２１の入力ノード（３−ＳＴＡＩＮＶ２２の出力ノード）である。ノードＱＢ１は、ＩＮＶ２１の出力ノード（３−ＳＴＡＩＮＶ２２の入力ノード）である。ノードＱ１は３−ＳＴＡＩＮＶ２０の出力ノードと電気的に接続し、ノードＱＢ１は、ＩＮＶ２３の入力ノードと電気的に接続する。ＩＮＶ２３は、ノードＱＢ１の論理を反転するために設けられている。ＩＮＶ２３により、ノードＱ１と同じ論理のデータが出力ＭＵＸ２１４に入力される。
【００８６】
信号Ｓｎｓ＿ｅｎはセンスアンプ２１２の制御信号である。信号Ｓｎｓ＿ｅｎは、バッファ１４で増幅され、配線ＣＴＬ３に入力される。バッファ１４の出力信号（ｓｅ）は、ＩＮＶ１５で反転され、配線ＣＴＬ４に入力される。よって、ＩＮＶ１５の出力信号（ｓｅｂ）は、信号ｓｅの反転信号である。
【００８７】
３−ＳＴＡＩＮＶ２０、２２は、それぞれ、配線ＣＴＬ３、ＣＴＬ４と接続され、信号ｓｅ、ｓｅｂが入力される。信号ｓｅが“Ｈ”のときに３−ＳＴＡＩＮＶ２０はインバータとして機能し、信号ｓｅが“Ｌ”のときに３−ＳＴＡＩＮＶ２０の出力はハイインピーダンス（”Ｚ”）となる。したがって、信号Ｓｎｓ＿ｅｎの立ち上がりで、センスアンプＳＡ１はデータが書き換えられる。
【００８８】
＜書き込みドライバ２１３＞
書き込みドライバ２１３は、配線ＷＢＬと配線ＧＷＢＬとの接続を制御する機能を有する。図５の例では、８の配線ＷＢＬごとに１の配線ＧＷＢＬが設けられている。８の配線ＷＢＬの何れか１つが選択され、１の配線ＧＷＢＬと接続される。例えば、１ワード単位での書き込み動作では、２５６の配線ＷＢＬのうち、３２の配線ＷＢＬが選択され、それぞれ、対応する配線ＧＷＢＬに接続される。例えば、１バイト単位での書き込み動作では、８の配線ＷＢＬが選択され、それぞれ、対応する配線ＧＷＢＬに接続される。
【００８９】
信号Ｗｂｌ＿ｅｎおよび信号Ｉｎ＿ｅｎ［３１：０］は、書き込みドライバ２１３の制御信号である。信号Ｗｂｌ＿ｅｎは、バッファ１３を介して配線ＣＴＬ２に入力される。ＮＡＮＤ２７の一方の入力ノードは配線ＣＴＬ２と電気的に接続し、他方の入力ノードはＳＡ１のノードＱＢ１と電気的に接続している。
【００９０】
信号Ｉｎ＿ｅｎ［３１：０］に対して、３２の配線ＣＴＬ５、３２の配線ＣＴＬ６、３２のバッファ１６および３２のＩＮＶ１７が設けられている。信号Ｉｎ＿ｅｎ［３１：０］は、それぞれ、バッファ１６を介して、配線ＣＴＬ５に入力される。各バッファ１６の出力ノードは、ＩＮＶ１７を介して、配線ＣＴＬ６と電気的に接続する。信号ｉｅは、バッファ１６の出力信号であり、信号ｉｅｂはＩＮＶ１７の出力信号である。
【００９１】
ＡＮＤ２５およびＴＧ２６により、配線ＧＷＢＬとセンスアンプＳＡ１間の接続が制御される。ＡＮＤ２５の一方の入力ノードは１のＧＷＢＬと接続し、他方の入力ノードは、配線ＣＴＬ５と電気的に接続し、信号ｉｅが入力される。ＴＧ２６は、配線ＣＴＬ５と配線ＣＴＬ６とに電気的に接続され、信号ｉｅ、ｉｅｂが入力される。信号ｉｅが“Ｈ”のとき、配線ＧＷＢＬとノードＱ１との間が導通状態となり、信号ｉｅが“Ｌ”のとき、配線ＧＷＢＬとノードＱ１との間が非導通状態となる。
【００９２】
＜出力ＭＵＸ２１４＞
記憶装置１０１には、８の配線ＲＢＬに対して、１の配線ＧＲＢＬが設けられている。出力ＭＵＸ２１４は、配線ＧＲＢＬと配線ＲＢＬとの接続を制御するための回路である。出力ＭＵＸ２１４は２５６入力３２出力のＭＵＸである。信号Ｏｕｔ＿ｅｎ［７：０］（出力イネーブル信号）は出力ＭＵＸ２１４の制御信号である。出力ＭＵＸ２１４の各入力ノードには、各列のＩＮＶ２３の出力ノードが接続され、各出力ノードは互いに異なる配線ＧＲＢＬと接続されている。
【００９３】
＜＜記憶装置１０１の動作例＞＞
表１に、記憶装置１０１の動作モードを設定する真理値表を示す。記憶装置１０１は、スタンバイモード、読み出しモード、３つの書き込みモード（バイト書き込みモード、ハーフワード書き込みモード、ワード書き込みモード）、並びにリフレッシュモードを有する。ここでは、１ワードは３２ビットである。バイト書き込みモードは、１バイト（８ビット）単位での書き込みが可能となる。ハーフワード書き込みモード、ワード書き込みモードでは、それぞれ、１６ビット（２バイト）単位、３２ビット（４バイト）単位での書き込みが可能となる。
【００９４】
表１の動作モードを設定するため、バイト書き込みイネーブル信号を信号ＢＷ［３：０］としている。コントロール回路１１０が、信号ＣＥ、ＧＷ、ＢＷ［３：０］を論理演算することで、記憶装置１０１の動作モードが決定される。ここでは、信号ＢＷ［３：０］によって、データＤｉｎ［３１：０］から書き込む１バイトのデータが指定される。信号ＢＷ［３］、ＢＷ［２］、ＢＷ［１］、ＢＷ［０］の論理は、それぞれ、データＤｉｎ［３１：２４］、Ｄｉｎ［２３：１６］、Ｄｉｎ［１５：８］、Ｄｉｎ［７：０］の書き込みを決定する。
【００９５】
【表１】
0006761270.tif 000002
【００９６】
＜読み出しモード＞
図６は、読み出しモードでの記憶装置１０１の動作例を示すタイミングチャートである。記憶装置１０１の動作の理解を容易にするために、ある信号が別の信号から生成されることを矢印で表している。例えば、図６の矢印は、配線ＲＷＬに与えられる信号が信号Ｐｒｃｈｇｂから生成されることを表している。これは、他のタイミングチャートでも同様である。また、図６において、信号Ｏｕｔ＿ｅｎ［ｉ］におけるｉは０以上７以下の整数である。
【００９７】
読み出しモードであるので、信号ＣＥは“１”であり、信号ＧＷは“０”であり、信号ＢＷ［３：０］は“００００”である（表１）。図６には、信号ＣＬＫに同期して、アドレスＺ、Ａ、Ｂを入力し、これらアドレスが指定するメモリセル１３４から、データ（Ｚ）、（Ａ）、（Ｂ）を読み出す動作を示している。Ｔｒａｃ１は、読み出しアクセス時間であり、信号ＡＤＤＲが入力されてから、読み出し対象のメモリセル１３４からデータが出力されるまでの時間である。ここでは、アドレスＡに注目して、読み出しモードでの記憶装置１０１の動作を説明する。
【００９８】
アドレスＡが入力される前の待機状態では、信号Ｓｎｓ＿ｅｎは“Ｌ”であるため、配線ＲＢＬとラッチＬＡ１との間は非導通状態である。また、信号Ｐｒｃｈｇｂが“Ｌ”であるため、トランジスタＴ１によって、各配線ＲＢＬは、Ｖｄｄにプリチャージされている。アドレスＡが入力されてから一定時間後に、信号Ｐｒｃｈｇｂを“Ｈ”にする。全ての列のトランジスタＴ１はオフになるので、全ての列の配線ＲＢＬは浮遊状態となる。
【００９９】
読み出しワード線ドライバ２０２によって、アドレスＡが指定する行の配線ＲＷＬを“Ｈ”にする。メモリセル１３４のノードＳＮ１が“Ｈ”であれば、トランジスタＴＲ２、ＴＲ３双方ともオンであるので、配線ＲＢＬから配線ＳＬに電流が流れ、配線ＲＢＬの電圧は低下する。ノードＳＮ１が“Ｌ”であれば、トランジスタＴＲ３はオンであるが、トランジスタＴＲ２はオフであるので、配線ＲＢＬの電圧は変化しない。
【０１００】
配線ＲＷＬが“Ｈ”である期間に信号Ｓｎｓ＿ｅｎを“Ｈ”にして、全ての列のラッチＬＡ１と配線ＲＢＬとを接続する。信号Ｓｎｓ＿ｅｎが“Ｈ”になると、３−ＳＴＡＩＮＶ２０により配線ＲＢＬがノードＱ１と電気的に接続される。ノードＳＮ１が“Ｈ”であれば、ノードＱ１は“Ｈ”となり、ノードＳＮ１が“Ｌ”であればノードＱ１も“Ｌ”となる。つまり、ラッチＬＡ１（センスアンプＳＡ１）には、メモリセル１３４で保持されていたデータが書き込まれる。
【０１０１】
信号Ｓｎｓ＿ｅｎを“Ｌ”にして、ラッチＬＡ１を配線ＲＢＬから電気的に分離する。次に、配線ＲＷＬを“Ｌ”にし、しかる後、信号Ｐｒｃｈｇｂも“Ｌ”にする。信号Ｐｒｃｈｇｂを“Ｌ”にすることで、配線ＲＢＬのプリチャージが行われる。
【０１０２】
また、信号Ｓｎｓ＿ｅｎを“Ｌ”にした後、信号Ｏｕｔ＿ｅｎ［７：０］をアクティブにする。信号Ｏｕｔ＿ｅｎ［７：０］の論理は、信号ＡＤＤＲ［４：２］によって決定される。出力ＭＵＸ２１４によって、３２の読み出し対象列のセンスアンプＳＡ１の出力ノードが、それぞれ、配線ＧＲＢＬと接続され、出力ＭＵＸ２１４はデータ（Ａ）を出力する。以上により、読み出し動作が完了する。
【０１０３】
＜書き込みモード＞
図７を参照して、書き込みモードでの記憶装置１０１の動作例を説明する。図７は、ワード書き込みモードのタイミングチャートである。信号ＣＥは“１”であり、信号ＧＷは“０”であり、信号ＢＷ［３：０］は“１１１１”である。なお、信号Ｉｎ＿ｅｎ［ｊ］において、ｊは０以上３１以下の整数である。
【０１０４】
信号ＣＬＫに同期して、アドレスＺ、Ａ、Ｂと、書き込むデータ（Ｚ）、（Ａ）、（Ｂ）が入力されている。データＷＤＡ［３１：０］は入力回路１１３を経て、配線ＧＷＢＬに出力される。入力回路１１３の出力がデータＤｉｎ［３１：０］である。Ｔｗａｃ１は、書き込みアクセス時間であり、アドレスを入力してから、該当するアドレスが指定するメモリセルにデータが書き込まれるまででの時間である。ここでも、アドレスＡに注目して書き込み動作を説明する。
【０１０５】
まず、期間Ｐ１に読み出し動作が行われる。書き込み対象となっている行の全てのメモリセル１３４からデータを読み出す。全ての列において、読み出したデータは、ラッチＬＡ１（センスアンプＳＡ１）が保持する。期間Ｐ１の動作は、図６の読み出しモードの動作と同様である。
【０１０６】
次に、書き込み対象列の３２のラッチＬＡ１に、データ（Ａ）を書き込むため、信号Ｉｎ＿ｅｎ［３１：０］をアクティブにする。３２の書き込み対象列において、ＡＮＤ２５およびＴＧ２６によって、ラッチＬＡ１のノードＱ１が配線ＧＷＢＬに接続される。これにより、書き込み対象列の３２のラッチＬＡ１のデータは、それぞれ、データＤｉｎ［３１：０］の何れか１ビットで書き換えられる。その他の列のラッチＬＡ１は、期間Ｐ１で、メモリセル１３４から読み出されたデータをそのまま保持する。信号Ｉｎ＿ｅｎ［３１：０］の論理は、信号ＢＷ［３：０］と信号ＡＤＤＲ［４：２］（列アドレス）とによって決定される。
【０１０７】
なお、ハーフワード書き込みモードでは、書き込み対象列が１６列であり、対象列の１６のラッチＬＡ１に、それぞれデータＤｉｎ［１５：０］の何れか１ビットが書き込まれる。バイト書き込みモードでは、書き込み対象列の８のラッチＬＡ１に、それぞれ、データＤｉｎ［７：０］の何れか１ビットが書き込まれる。
【０１０８】
次いで、全ての列において、ラッチＬＡ１のデータを配線ＷＢＬに入力する。信号Ｗｂｌ＿ｅｎを“Ｈ”にすることで、ＮＡＮＤ２７によって、ラッチＬＡ１と配線ＷＢＬとを電気的に接続する。全ての列において、ノードＱＢ１の保持データが、ＮＡＮＤ２７によって論理が反転された後、配線ＷＢＬに書き込まれる。つまり、ノードＱ１と同じ論理のデータが配線ＷＢＬに書き込まれる。信号Ｗｂｌ＿ｅｎが“Ｌ”である期間は、ＮＡＮＤ２７により、ノードＱＢ１の論理によらず、ＷＢＬは“Ｈ”に維持される。
【０１０９】
信号Ｗｂｌ＿ｅｎが“Ｈ”である期間に、書き込み対象行の配線ＷＷＬを“Ｈ”にする。トランジスタＴＷ１がオンとなるため、書き込み対象行において、全てのメモリセル１３４はラッチＬＡ１のデータが書き込まれる。したがって、アドレスＡで指定された３２のメモリセル１３４にはデータ（Ａ）が書き込まれ、その他のメモリセル１３４には記憶していたデータが書き戻されることとなる。
【０１１０】
配線ＷＷＬを“Ｌ”にし、信号Ｉｎ＿ｅｎ［３１：０］を“Ｌ”にする。次に、信号Ｗｂｌ＿ｅｎを“Ｌ”にして、配線ＷＢＬを“Ｈ”にする。以上により書き込み動作が終了する。なお、配線ＲＢＬのプリチャージは、読み出し動作が終了次第、再開することができる。図７では、信号Ｓｎｓ＿ｅｎを“Ｌ”にして、ラッチＬＡ１と配線ＲＢＬとを電気的に分離した後に、配線ＲＢＬのプリチャージを再開している。
【０１１１】
以上述べたように、記憶装置１０１は、ワード単位、ハーフワード単位、及びバイト単位での書き込みが可能となっているが、データの書き込み単位はこれに限定されない。列ドライバ２０５の回路構成、アドレス信号、制御信号等を適宜設定することで、記憶装置１０１の書き込み単位は、ブロック２１０のラインサイズよりも小さい任意の大きさとすることができ、例えば、Ｎバイト単位（Ｎは１以上８以下の整数）とすることができる。
【０１１２】
記憶装置１０１の容量を１６ＫＢとしているが、これに限定されない。例えば、図４Ａのメモリセルアレイ１１１およびドライバ部１１２でなる回路群を記憶装置１０１のサブアレイ２２０とし、複数のサブアレイ２２０を行列状に配置することで、記憶装置１０１の容量を大きくすることができる。図８に、サブアレイ２２０のレイアウト例を示す。図８の例では、４行２列にサブアレイ２２０が配置されているため、記憶装置１０１の容量は１２８ＫＢである。８のサブアレイ２２０は、それぞれ、バス２２１に接続されている。バス２２１に、データＤｉｎ［３１：０］、信号ＡＤＤＲ［１６：２］が入力され、データＤｏｕｔ［３１：０］が出力される。信号ＡＤＤＲ［１６：１４］は、サブアレイ２２０を選択するためのアドレス（サブアレイアドレス）である。サブアレイ２２０に付されている［０００］等は、サブアレイ２２０のアドレスを表している。
【０１１３】
＜＜記憶装置１０２の構成例＞＞
以下に、記憶装置１００の具体例を説明する。便宜上、ここで説明される記憶装置１００を「記憶装置１０２」と呼ぶこととする。
【０１１４】
図９Ａに、記憶装置１０２のメモリセルアレイ１１１、ドライバ部１１２のレイアウト例を示す。メモリセルアレイ１１１は４のブロックに分割されている。ここでは、このブロックをブロック２５０と呼ぶこととする。図９Ｂは、記憶装置１０２のメモリセルアレイ１１１、ドライバ部１１２の回路構成を示すブロック図である。
【０１１５】
４のブロック２５０に対して、１のプレデコーダ２４０が設けられている。ブロック２５０ごとに、行デコーダ２４１、読み出しワード線ドライバ２４２、書き込みワード線ドライバ２４３が設けられている。２つのブロック２５０で、１の列デコーダ２４４および１の列ドライバ２４５を共有している。列ドライバ２４５はプリチャージ回路２５１、センスアンプ２５２、書き込みドライバ２５３、出力ＭＵＸ２５４、およびソース線ドライバ２５５を有する。
【０１１６】
記憶装置１０１と同様、記憶装置１０２でも、外部から入力される書き込みデータがデータＷＤＡ［３１：０］であり、読み出ししたデータがデータＲＤＡ［３１：０］とする。そのためデータＤｉｎ、Ｄｏｕｔも３２ビットのデータである。データＤｉｎ［３１：０］は、３２の配線ＧＷＢＬを介して、書き込みドライバ２５３に入力される。出力ＭＵＸ２５４からは、３２の配線ＧＲＢＬを介して、データＤｏｕｔ［３１：０］が出力される。
【０１１７】
ここでは、ブロック２５０は、１２８行１２８列にメモリセルが配置されているメモリセルアレイであり、その容量は２ＫＢである。記憶装置１０２のアドレス信号は信号ＡＤＤＲ［１２：２］である。信号ＡＤＤＲ［１２：１１］がブロックアドレスである。図９Ａの各ブロック２５０に付されている［００］等が、信号ＡＤＤＲ［１２：１１］の値である。また、記憶装置１０２はワード単位でデータを入出力するため、ブロック２５０には、１ワード（１行×３２列）の記憶領域毎に１のアドレス（ワードアドレス）が与えられている。信号ＡＤＤＲ［１０：２］の上位７ビットが行アドレスであり、下位２ビットが列アドレスである。
【０１１８】
＜ブロック、列ドライバの回路構成＞
図１０に、ブロック２５０および列ドライバ２４５の回路構成例を示す。ブロック２５０には、図２Ａに示す回路構成を適用している。もちろん、ブロック２５０には、図２に示す他の回路構成を適用することができる。配線ＷＷＬには、バッファ４０を介して書き込みワード線ドライバ２４３から信号が入力される。配線ＲＷＬには、バッファ４１介して、読み出しワード線ドライバ２４２から信号が入力される。
【０１１９】
記憶装置１０２も記憶装置１０１同様、外部からＶｄｄ、Ｖｓｓ、が供給される。Ｖｄｄ線、Ｖｓｓ線によって、記憶装置１０２の各回路にＶｄｄ、Ｖｓｓが供給される。さらに、記憶装置１０２には、外部から電圧Ｖｒｅｆが入力される。Ｖｒｅｆは参照電圧であり、Ｖｒｅｆ線によって、列ドライバ２４５に入力される。
【０１２０】
図１０には、ブロック２５０［００］、２５０［１０］を駆動する列ドライバ２４５を示している。ブロック２５０［０１］、２５０［１１］を駆動する列ドライバ２４５も同様の回路構成である。なお、図１０には、ソース線ドライバ２５５を構成する回路要素は図示されていない。ここでは、ブロック２５０［００］とブロック２５０［１０］の回路要素を区別する必要がある場合は、”＿Ｔ”と”＿Ｂ”の符号を使用することとする。例えば、配線ＲＢＬ＿Ｔはブロック２５０［００］の配線ＲＢＬであり、配線ＲＢＬ＿Ｂはブロック２５０［１０］の配線ＲＢＬである。
【０１２１】
列ドライバ２４５には、信号Ｐｒｃｈｇ＿Ｔ、Ｐｒｃｈｇ＿Ｂ、Ｓｎｓ＿Ｐ、Ｓｎｓ＿Ｎ、ＲＳｅｌ＿Ｔ［３：０］、ＲＳｅｌ＿Ｂ［３：０］、ＲＳｅｌ＿Ｇ［３：０］、ＷＳｅｌ＿Ｔ、ＷＳｅｌ＿Ｂ、およびＷＳｅｌ＿Ｇ［１５：０］が入力される。これらは記憶装置１０２の内部信号である。内部信号を伝送するための配線ＣＴＬ１２等の配線が、列ドライバ２４５に設けられている。
【０１２２】
列ドライバ２４５には、列ごとに回路２４９が設けられている。回路２４９は、センスアンプＳＡ２、トランジスタＴ１１―Ｔ１４、トランジスタＴ２１−Ｔ２３、ＴＧ６１−６４、並びにＡＮＤ６５、６６を有する。
【０１２３】
＜プリチャージ回路２５１＞
トランジスタＴ１１、Ｔ１２はプリチャージ回路２５１に設けられている。信号Ｐｒｃｈｇ＿Ｔ、Ｐｒｃｈｇ＿Ｂは、プリチャージ回路２１１の制御信号であり、トランジスタＴ１１、Ｔ１２のオン、オフを制御するための信号である。信号Ｐｒｃｈｇ＿Ｔはバッファ４２を介してＣＴＬ１２に入力され、信号Ｐｒｃｈｇ＿Ｂは、バッファ４３を介して配線ＣＴＬ１３に入力される。
【０１２４】
トランジスタＴ１１のゲート、ソース、ドレインは、それぞれ、ＣＴＬ１２、ＲＢＬ＿Ｔと接続されている。トランジスタＴ１２のゲート、ソース、ドレインは、それぞれ、Ｖｓｓ線、配線ＣＴＬ１３、ＲＢＬ＿Ｂと接続されている。トランジスタＴ１１がオンになると、配線ＲＢＬ＿ＴはＶｓｓ（“Ｌ”）にプリチャージされ、トランジスタＴ１２がオンになると、配線ＲＢＬ＿ＢはＶｓｓ（“Ｌ”）にプリチャージされる。
【０１２５】
＜センスアンプ２５２＞
信号Ｓｎｓ＿Ｐ、Ｓｎｓ＿Ｎは、センスアンプ２５２の制御信号である。信号Ｓｎｓ＿Ｐはバッファ４４を介して配線ＣＴＬ１４に入力され、信号Ｓｎｓ＿Ｎはバッファ４５を介して配線ＣＴＬ１５に入力される。センスアンプＳＡ２はセンスアンプ２５２に設けられている。センスアンプＳＡ２はラッチ型増幅回路であり、図３のＡＭＰ１２６とラッチ回路１２７の双方の機能を有する。センスアンプＳＡ２は、トランジスタＴ１５、Ｔ１６、およびＩＮＶ６７、６８を有する。
【０１２６】
ＩＮＶ６７の入力ノードがＩＮＶ６８の出力ノードと接続され、ＩＮＶ６８の入力ノードがＩＮＶ６７の出力ノードと接続され、ラッチ回路ＬＡ２（以下、ラッチＬＡ２と呼ぶ。）を構成している。ノードＱ２、ＱＢ２は、相補データを保持する一対の保持ノードであり、また。ノードＱ２、ＱＢ２は、センスアンプＳＡ２の入出力ノードでもある。ノードＱ２には、ＩＮＶ６７の入力ノードおよびＩＮＶ６８の出力ノードが電気的に接続されている。ノードＱＢ２には、ＩＮＶ６７の出力ノードおよびＩＮＶ６８の入力ノードが電気的に接続されている。
【０１２７】
トランジスタＴ１５、Ｔ１６は、スリープトランジスタとして機能する。トランジスタＴ１５によりラッチＬＡ２とＶｄｄ線との接続が制御され、トランジスタＴ１６により、ラッチＬＡ２とＶｓｓ線との接続が制御される。トランジスタＴ１５のゲートは配線ＣＴＬ１４に電気的に接続され、トランジスタＴ１６のゲートは配線ＣＴＬ１５に電気的に接続されている。信号Ｓｎｓ＿Ｐと信号Ｓｎｓ＿Ｎの論理は相補的に変化する。そのため、トランジスタＴ１６をオンにする場合、トランジスタＴ１５もオンとし、トランジスタＴ１６をオフにする場合、トランジスタＴ１５もオフにする。
【０１２８】
＜出力ＭＵＸ２５４＞
出力ＭＵＸ２５４は、２つのブロック２５０からデータを読み出す１のブロック２５０を選択する機能、データを読み出す配線ＲＢＬを選択する機能、ブロック２５０から読み出したデータを出力する機能を有する。記憶装置１０２には、４の配線ＲＢＬに対して１の配線ＧＲＢＬが設けられている。
【０１２９】
ＴＧ６１−６４、およびトランジスタＴ１３、Ｔ１４は出力ＭＵＸ２５４に設けられている。信号ＲＳｅｌ＿Ｔ［３：０］、ＲＳｅｌ＿Ｂ［３：０］、およびＲＳｅｌ＿Ｇ［３：０］は、出力ＭＵＸ２５４の制御信号である。信号ＲＳｅｌ＿Ｔ［３：０］、ＲＳｅｌ＿Ｂ［３：０］は、データを読み出すブロック２５０および配線ＲＢＬを選択するための選択信号である。信号ＲＳｅｌ＿Ｇ［３：０］は、データの出力を制御するための信号である。
【０１３０】
信号ＲＳｅｌ＿Ｔ［３：０］に対して、４のバッファ４６、４のＩＮＶ５３、４のＣＴＬ１６、４の配線ＣＴＬ１６Ｐが設けられている。ＴＧ６１は、ノードＱＢ２と配線ＲＢＬ＿Ｔとの接続を制御し、ＴＧ６２は、ノードＱ２とＶｒｅｆ線との接続を制御する。ＴＧ６１のｎチャネル型トランジスタのゲートは配線ＣＴＬ１６に電気的に接続され、ｐチャネル型トランジスタのゲートはＣＴＬ１６Ｐと電気的に接続されている。ＴＧ６２も同様である。
【０１３１】
信号ＲＳｅｌ＿Ｂ［３：０］に対して、４のバッファ４７、４のＩＮＶ５４、４の配線ＣＴＬ１７、４の配線ＣＴＬ１７Ｐが設けられている。ＴＧ６３は、ノードＱＢ２と配線ＲＢＬ＿Ｂとの接続を制御し、ＴＧ６４は、ノードＱ２とＶｒｅｆ線との接続を制御する。ＴＧ６３のｎチャネル型トランジスタのゲートは配線ＣＴＬ１７に電気的に接続され、ｐチャネル型トランジスタのゲートは配線ＣＴＬ１７Ｐと電気的に接続されている。ＴＧ６４も同様である。
【０１３２】
信号ＲＳｅｌ＿Ｇ［３：０］に対して、４のバッファ４８、４の配線ＣＴＬ１８が設けられている。トランジスタＴ１３とトランジスタＴ１４は直列に電気的に接続されている。トランジスタＴ１３のゲート、ドレインは、それぞれ、配線ＣＴＬ１８、ＧＲＢＬに接続されている。トランジスタＴ１４のゲート、ソースは、それぞれ、ノードＱＢ２、Ｖｓｓ線に電気的に接続されている。
【０１３３】
トランジスタＴ１３とトランジスタＴ１４によって、スイッチＲＳ２が構成される。図１０の例では、１のＧＲＢＬ配線に対して、４のスイッチＲＳ２が並列に接続される。４のスイッチＲＳ２によって、ＲＳｅｌ＿Ｇ［３：０］によって制御される４入力１出力のＭＵＸが構成される。このＭＵＸは、４の列から１列を選択し、選択列のセンスアンプＳＡ２で保持しているデータを配線ＧＲＢＬに出力する機能を有する。
【０１３４】
＜書き込みドライバ＞
記憶装置１０２には、４の配線ＷＢＬに対して、１の配線ＧＷＢＬが設けられている。書き込みドライバ２５３によって、配線ＧＷＢＬと接続される配線ＷＢＬが選択される。書き込みドライバ２５３は、２つのブロック２５０からデータを書き込む１のブロック２５０を選択する機能、データを書き込む配線ＷＢＬを選択する機能、および書き込みデータの列ドライバ２４５への入力を制御する機能等を有する。
【０１３５】
トランジスタＴ２１−Ｔ２３、ＡＮＤ６５、６６は書き込みドライバ２５３に設けられている。信号ＷＳｅｌ＿Ｔ、ＷＳｅｌ＿Ｂ、およびＷＳｅｌ＿Ｇ［１５：０］は、書き込みドライバ２５３の制御信号である。信号ＷＳｅｌ＿Ｔ、ＷＳｅｌ＿Ｂは、データを書き込むブロック２５０を選択するための選択信号である。信号ＷＳｅｌ＿Ｇ［１５：０］は、データを書き込む配線ＷＢＬを選択するための選択信号である。
【０１３６】
信号ＷＳｅｌ＿Ｔは、バッファ４９を介して配線ＣＴＬ１９に入力される。ＡＮＤ６５の一方の入力ノードはＣＴＬ１９と電気的に接続され、他方の入力ノードはノードＱ２と電気的に接続され、その出力ノードは配線ＷＢＬ＿Ｔと電気的に接続されている。ＡＮＤ６５は、ノードＱ２と配線ＷＢＬ＿Ｔとの接続を制御する。ＷＳｅｌ＿Ｂはバッファ５０を介して配線ＣＴＬ２０に入力される。ＡＮＤ６６の一方の入力ノードは配線ＣＴＬ２０と電気的に接続され、他方の入力ノードはノードＱ２と電気的に接続され、その出力ノードは配線ＷＢＬ＿Ｂと電気的に接続されている。ＡＮＤ６６は、ノードＱＢ２と配線ＷＢＬ＿Ｂとの接続を制御する。
【０１３７】
信号ＷＳｅｌ＿Ｇ［１５：０］に対して、１６のバッファ５１、および１６の配線ＣＴＬ２１が設けられている。また、データＤｉｎ［３１：０］は、バッファ５２で増幅され、それぞれ互いに異なる１の配線ＧＷＢＬに入力される。トランジスタＴ２１は、ノードＱ２と配線ＧＷＢＬとの接続を制御し、そのゲートはＣＴＬ２１に接続されている。トランジスタＴ２２とトランジスタＴ２３はＶｓｓ線とノードＱＢ２との間に直列に接続されている。トランジスタＴ２２のゲートは配線ＣＴＬ２１と電気的に接続され、トランジスタＴ２３のゲートは配線ＧＷＢＬと電気的に接続されている。トランジスタＴ２１―Ｔ２３によって書き込み回路ＷＣ２（以下、回路ＷＣ２と呼ぶ。）が構成される。回路ＷＣ２は、配線ＧＷＢＬのデータをセンスアンプＳＡ２に書き込む機能を有する。
【０１３８】
＜＜記憶装置１０２の動作例＞＞
コントロール回路１１０が、信号ＣＥ、ＧＷ、ＢＷ［３：０］を論理演算することで、記憶装置１０２の動作モードが決定される。表２に、記憶装置１０２の動作モードを設定する真理値表を示す。真理値表は記憶装置１０１と同じであり、記憶装置１０２は、スタンバイモード、読み出しモード、並びに、３つの書き込みモード（バイト書き込み、ハーフワード書き込み、ワード書き込み）、およびリフレッシュモードを有する。また、信号ＲＳｅｌ＿Ｔ［３：０］、ＲＳｅｌ＿Ｂ［３：０］、ＷＳｅｌ＿Ｇ［１５：０］の論理は信号ＡＤＤＲ［１３：２］、ＢＷ［３：０］によって決定される。
【０１３９】
【表２】
0006761270.tif 000003
【０１４０】
記憶装置１０２も記憶装置１０１と同様に、１ワードは３２ビットである。また、信号ＢＷ［３］、ＢＷ［２］、ＢＷ［１］、ＢＷ［０］の論理は、それぞれ、データＤｉｎ［３１：２４］、Ｄｉｎ［２３：１６］、Ｄｉｎ［１５：８］、Ｄｉｎ［７：０］の書き込みを決定する。
【０１４１】
なお、記憶装置１０１、１０２とも動作モードは、表１、表２に記載したもの限定されない。例えば、バーストモードを選択する制御信号を外部から入力し、バースト書き込み、バースト読み出しが行われるようすることができる。
【０１４２】
＜読み出しモード＞
図１１を参照して、読み出しモードの動作を説明する。図１１は、ブロック２５０［００］を対象にした読み出し動作のタイミングチャートである。信号ＲＳｅｌ＿Ｔ［ｍ］、ＲＳｅｌ＿Ｂ［ｍ］、ＧＳｅｌ＿Ｂ［ｍ］において、ｍは０以上３以下の整数である。
【０１４３】
１クロックごとに異なるアドレス（Ｚ、Ａ、Ｂ）が入力され、これらアドレスが指定するメモリセル１３１＿Ｔから、データ（Ｚ）、（Ａ）、（Ｂ）が読み出されている。Ｔｒａｃ２は、読み出しアクセス時間である。ここでは、アドレスＡに注目して、読み出しモードの動作を説明する。
【０１４４】
読み出しモードであるので、信号ＣＥは“１”であり、信号ＧＷは“０”であり、信号ＢＷ［３：０］は“００００”である（表２）。また、ブロック２５０［１０］にはアクセスされないため、信号Ｐｒｃｈｇ＿Ｂは“Ｈ”が維持され、信号ＲＳｅｌ＿Ｂは“Ｌ”が維持される。プリチャージ回路２５１によって、全ての列において、配線ＲＢＬ＿ＢとセンスアンプＳＡ２間は非導通状態であり、かつ配線ＲＢＬ＿Ｂは“Ｌ”にプリチャージされている。また、ブロック２５０［０１］の全ての行は非選択状態であるため、全ての行の配線ＲＷＬ＿Ｂは“Ｈ”に維持される。
【０１４５】
アドレスＡが入力される前の待機状態では、信号Ｓｎｓ＿Ｎは“Ｌ”である。そのため、全ての列において、センスアンプＳＡ２へのＶｄｄ、Ｖｓｓの供給が遮断されている。また、信号Ｐｒｃｈｇ＿Ｔは“Ｈ”であり、信号ＲＳｅｌ＿Ｔは“Ｌ”であるので、各列の配線ＲＢＬ＿Ｔは、トランジスタＴ１１により“Ｌ”にプリチャージされている。また、ブロック２５０［００］の全てのメモリセル１３１＿Ｔは非選択状態であるため、全ての行の配線ＲＷＬ＿Ｔは“Ｈ”に維持される。
【０１４６】
アドレスＡが入力されると、信号ＲＳｅｌ＿Ｔ［３：０］をアクティブにする。信号Ｓｎｓ＿Ｎは“Ｌ”のままである。３２の読み出し対象列において、ＴＧ６１によりノードＱＢ２が配線ＲＢＬ＿Ｔと接続され、ＴＧ６２によりノードＱ２がＶｒｅｆ線と接続される。読み出し対象列では、ノードＱＢ２は“Ｌ”となり、ノードＱ２には、Ｖｒｅｆが供給される。つまり、センスアンプＳＡ２の一対の保持ノード（Ｑ２、ＱＢ２）に対して疑似的なイコライズが行われる。
【０１４７】
次に、信号Ｐｃｈｒｇ＿Ｔを“Ｌ”にして、プリチャージを終了する。プリチャージ終了に連動して、読み出し対象行のメモリセル１３１＿Ｔを選択する。まず、全ての列の配線ＳＬ＿Ｔを“Ｈ”にする。次に対象行の配線ＲＷＬ＿Ｔを“Ｌ”にする。容量素子Ｃ１によって、配線ＲＷＬ＿ＴとノードＳＮ１とは容量結合しているため、配線ＲＷＬ＿Ｔを“Ｌ”にすることで、ノードＳＮ１の電圧は下がる。ノードＳＮ１が“Ｈ”のデータを保持している場合、トランジスタＴＲ１はオフのままであるので、配線ＲＢＬ＿Ｔは“Ｌ”のままである。ノードＳＮ１が“Ｌ”のデータを保持している場合、トランジスタＴＲ１がオンとなるので、配線ＲＢＬ＿Ｔの電圧は上昇する。読み出し対象列では、配線ＲＢＬの電圧に応じて、ノードＱＢ２の電圧も変化する。つまり、ノードＱＢ２には、ノードＳＮ１の論理を反転したデータが出力されることとなる。
【０１４８】
次に、信号Ｓｎｓ＿Ｎを“Ｈ”にし、センスアンプＳＡ２をアクティブにする。信号ＲＳｅｌ＿Ｔ［３：０］を“Ｌ”にして、ノードＱＢ２を配線ＲＢＬ＿Ｔから電気的に分離する。センスアンプＳＡ２は、ノードＱＢ２に書き込まれたデータの増幅と、その保持を行う。センスアンプＳＡ２のノードＱ２は、ノードＳＮ１と同じ論理のデータを保持することとなる。
【０１４９】
次に、信号ＲＳｅｌ＿Ｇ［３：０］をアクティブにする。３２の読み出し対象列において、トランジスタＴ１３はオンになる。ノードＱＢ２が“Ｈ”であれば、配線ＧＲＢＬが“Ｌ”となり、ノードＱＢ２が“Ｌ”であれば、配線ＧＲＢＬは“Ｈ”となる。つまり、ノードＳＮ１から読み出したデータと同じ論理のデータが、配線ＧＲＢＬに書き込まれるので、３２の配線ＧＲＢＬからデータ（Ａ）が読み出されることとなる。信号ＲＳｅｌ＿Ｇ［３：０］は一定期間（ここでは、０．５クロック）アクティブにする。信号ＲＳｅｌ＿Ｇ［３：０］を非アクティブにすることで、読み出し動作が終了する。
【０１５０】
なお、配線ＲＢＬ＿Ｔのプリチャージは、メモリセル１３１からのデータの読み出しが終了次第開始することができる。図１１の例では、信号ＲＳｅｌ＿Ｔ［３：０］を“Ｌ”にして、センスアンプＳＡ１と配線ＲＢＬ＿Ｔとを電気的に分離した後、信号Ｐｒｃｈｇ＿Ｔを“Ｈ”して配線ＲＢＬ＿Ｔのプリチャージを開始している。また、プリチャージの開始と連動して、対象行のメモリセル１３１を非選択状態に戻している。信号Ｐｒｃｈｇ＿Ｔを“Ｈ”にするのと連動して、配線ＳＬ＿Ｔを“Ｌ”にし、しかる後、配線ＲＷＬ＿Ｔを“Ｈ”にしている。
【０１５１】
＜書き込みモード＞
図１２を参照して、書き込みモードでの記憶装置１０２の動作例を説明する。図１２も図７と同様、ワード書き込みモードのタイミングチャートである。信号ＣＥは“１”であり、信号ＧＷは“０”であり、信号ＢＷ［３：０］は“１１１１”である。信号ＷＳｅｌ＿Ｇ［ｎ］において、ｎは０以上１５以下の整数である。ここでも、アドレスＡに注目して、記憶装置１０２の書き込み動作を説明する。
【０１５２】
まず、期間Ｐ２に、書き込み対象行の全てのメモリセル１３１＿ＴのデータをノードＱＢ２に読み出す。この動作は、図１１の読み出しモードでの動作と同様である。全ての列において、センスアンプＳＡ２は、メモリセル１３１＿Ｔから読み出したデータを保持している。
【０１５３】
信号Ｓｎｓ＿Ｎを“Ｈ”にした後、信号Ｐｒｃｈｇ＿Ｔを“Ｈ”にして、配線ＲＢＬ＿Ｔのプリチャージを開始する。また、プリチャージの開始と連動して、配線ＳＬ＿Ｔを“Ｌ”にする。
【０１５４】
また、信号Ｓｎｓ＿Ｎを“Ｈ”にした後、信号ＷＳｅｌ＿Ｇ［１５：０］をアクティブにする。３２の対象列において、回路ＷＣ２により、センスアンプＳＡ２のノードＱ２には配線ＧＷＢＬのデータ（Ｄｉｎ［３１：０］の何れか１ビット）が書き込まれる。その他の列のセンスアンプＳＡ２では、期間Ｐ２で読み出されたデータをそのまま保持する。
【０１５５】
なお、ハーフワード書き込みモードでは、１６の対象列のノードＱ２に、それぞれデータＤｉｎ［１５：０］の何れか１ビットが書き込まれる。バイト書き込みモードでは、８の対象列のノードＱ２に、それぞれ、データＤｉｎ［７：０］の何れか１ビットが書き込まれる。
【０１５６】
次に信号ＷＳｅｌ＿Ｔを“Ｈ”にする。全ての列において、ＡＮＤ６５によってノードＱ２と同じ論理のデータが配線ＷＢＬ＿Ｔに書き込まれる。なお、信号ＷＳｅｌ＿Ｔ、ＷＳｅｌ＿Ｂが“Ｌ”である期間は、ＡＮＤ６５、６６によって、配線ＷＢＬ＿Ｔ、ＷＢＬ＿Ｂは“Ｌ”に維持されている。次に、対象行の配線ＷＷＬ＿Ｔを“Ｈ”にして、配線ＷＢＬ＿Ｔのデータをメモリセル１３１＿Ｔに書き込む。３２の対象列のメモリセル１３１＿ＴにはデータＤｉｎ［３１：０］が書き込まれ、その他の列のメモリセル１３１＿Ｔには保持していたデータが書き戻される。
【０１５７】
配線ＷＷＬ＿Ｔを“Ｌ”にして、書き込み対象行のメモリセル１３１を非選択状態とする。信号ＷＳｅｌ＿Ｇ［１５：０］を非アクティブにして、配線ＧＷＢＬとセンスアンプＳＡ２とを電気的に分離する。そして、信号ＷＳｅｌ＿Ｔを“Ｌ”にし、かつ信号Ｓｎｓ＿Ｎを“Ｌ”にし、かつ配線ＲＷＬ＿Ｔを“Ｈ”にする。以上により、書き込み動作が終了する。
【０１５８】
以上述べたように、記憶装置１０２は、ワード単位、ハーフワード単位、及びバイト単位での書き込みが可能となっているが、データの書き込み単位はこれに限定されない。列ドライバ２４５の回路構成、アドレス信号、制御信号等を適宜設定することで、記憶装置１０２の書き込み単位はブロック２５０のラインサイズよりも小さい任意の大きさとすることができ、例えば、Ｎバイト単位（Ｎは１以上８以下の整数）とすることができる。
【０１５９】
また、記憶装置１０２の容量を８ＫＢとしているが、これに限定されない。記憶装置１０２には、ワード線分割回路を設ける必要がないので、ワード線分割回路によるチップ面積の増大や消費電力の増大がないため、記憶装置１０２は大容量化に非常に有効な回路構成をもつ。例えば、図９Ａの４つのブロック２５０と、それらを駆動するための回路群とをサブアレイ２６０とし、複数のサブアレイ２６０を行列状に配置することで、記憶装置１０２の容量を大きくすることができる。図１３に、サブアレイ２６０のレイアウト例を示す。図１３の例では、サブアレイ２６０が４行×４列に配置されているため、記憶装置１０２の容量は１２８ＫＢである。アドレス信号は、信号ＡＤＤＲ［１６：２］であり、信号ＡＤＤＲ［１６：１３］がサブアレイ２６０の選択に用いられる。
【０１６０】
〔実施の形態２〕
本実施の形態では、記憶装置の応用例について説明する。実施の形態１の記憶装置１００において、メモリセルの書き込みトランジスタをＯＳトランジスタとすることで、記憶装置１００を不揮発性の記憶装置として機能させることができる。これにより、記憶装置１００は、例えば、各種電子機器（例えば、情報端末、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）のに適用できる。または、記憶装置１００は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１４にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、実施の形態１の記憶装置１００は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。メモリチップのパッケージングについは、実施の形態３で説明する。
【０１６１】
図１４ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。記憶装置１００が組み込まれている。
【０１６２】
図１４ＢはＳＤカードの外観の模式図であり、図１４Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。基板１１１３には、記憶装置１００を構成する回路が設けられている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。
【０１６３】
図１４ＤはＳＳＤの外観の模式図であり、図１４Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。
【０１６４】
以下に、半導体装置の一例として、記憶装置を備える半導体装置について説明する。また、記憶装置を備える電子部品および電子機器等について説明する。
【０１６５】
例えば、記憶装置はプロセッシングユニットに組み込まれ、プロセッシングユニットの処理に必要なデータ（命令も含む。）が記憶される。プロセッシングユニットには、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、カスタムＬＳＩ、ＲＦＩＣなどがある。
【０１６６】
＜＜ＣＰＵ＞＞
図１５にＣＰＵの構成の一例を示す。図１５に示すＣＰＵ１３００は、ＣＰＵコア１３０１、パワーマネージメントユニット（ＰＭＵ）１３２１および周辺回路１３２２を有する。ＰＭＵ１３２１は、パワーコントローラ１３０２、およびパワースイッチ１３０３を有する。周辺回路１３２２は、キャッシュメモリを有するキャッシュ１３０４、バスインターフェース（ＢＵＳ  Ｉ／Ｆ）１３０５、及びデバッグインターフェース（Ｄｅｂｕｇ  Ｉ／Ｆ）１３０６を有する。ＣＰＵコア１３０１は、データバス１３２３、制御装置１３０７、プログラムカウンタ（ＰＣ）１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、算術演算装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）１３１１、およびレジスタファイル１３１２を有する。ＣＰＵコア１３０１と周辺回路１３２２とのデータのやり取りは、データバス１３２３を介して行われる。
【０１６７】
記憶装置１００は、電源の供給が停止されても、データを長時間保持することが可能であるため、パワーゲーティングがされる電源ドメインに設けることができる。記憶装置１００は、キャッシュ１３０４に適用することができる。その結果、回路規模を拡大せずにキャッシュ１３０４の信頼性を向上させることができ、また、ＣＰＵ１３００の処理を妨げずに、キャッシュ１３０４のエラービットの発生を未然に防ぐことができる。ＣＰＵ１３００の消費電力を低減することができる。
【０１６８】
制御装置１３０７は、ＰＣ１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
【０１６９】
ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１５では図示していないが、キャッシュ１３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
【０１７０】
パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利用するデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
【０１７１】
バスインターフェース１３０５は、ＣＰＵ１３００とＣＰＵ１３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０６は、デバッグの制御を行うための命令をＣＰＵ１３００に入力するための信号の経路としての機能を有する。
【０１７２】
パワースイッチ１３０３は、ＣＰＵ１３００が有する、パワーコントローラ１３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ１３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ１３０２はパワースイッチ１３０３の動作を制御する機能を有する。このような構成を有することで、ＣＰＵ１３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
【０１７３】
まず、ＣＰＵコア１３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ１３０２のレジスタに設定する。次いで、ＣＰＵコア１３０１からパワーコントローラ１３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１３００内に含まれる各種レジスタとキャッシュ１３０４が、データの退避を開始する。次いで、ＣＰＵ１３００が有するパワーコントローラ１３０２以外の各種回路への電源電圧の供給が、パワースイッチ１３０３により停止される。次いで、割込み信号がパワーコントローラ１３０２に入力されることで、ＣＰＵ１３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ１３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ１３０４が、データの復帰を開始する。次いで、制御装置１３０７における命令の実行が再開される。
【０１７４】
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
【０１７５】
＜＜ＲＦＩＣ＞＞
プロセッシングユニットの一例として、ＲＦＩＣについて説明する。ＲＦＩＣは、ＲＦＩＤ、無線チップ、無線ＩＤチップ等とも呼ばれている。ＲＦＩＣは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
【０１７６】
図１６は、ＲＦＩＣの一例を示すブロック図である。ＲＦＩＣ１４００は、アンテナ１４３０、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８、論理回路１４０９、ＲＡＭ１４１０、ＲＯＭ（読み取り専用メモリ）１４１１、およびバッテリ１４２０を有する。これらの回路は、必要に応じて、取捨することができる。ここでは、ＲＦＩＣ１４００はアクティブ型であるが、バッテリ１４２０を備えていないパッシブ型とすることもできる。
【０１７７】
記憶装置１００は、ＲＡＭ１４１０に適用することができる。記憶装置１００は、混載メモリとすることが可能なデバイス構造を有する。そのため、ＲＦＩＣ１４００において、製造プロセスを複雑化することなく、アンテナ１４３０以外の回路を１のＩＣチップに組み込むことができる。ＩＣチップに、通信帯域に応じた性能のアンテナ１４３０が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１４００は、いずれの方式に用いることも可能である。
【０１７８】
アンテナ１４３０は、通信器１４０１に接続されたアンテナ１４０２との間で無線信号１４０３の送受信を行うためのものである。また、整流回路１４０５は、アンテナ１４３０で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電圧を生成するための回路である。なお、整流回路１４０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０１７９】
定電圧回路１４０６は、入力電圧から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路１４０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１４０９のリセット信号を生成するための回路である。
【０１８０】
復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路１４０８は、アンテナ１４３０より出力するデータに応じて変調を行うための回路である。
【０１８１】
論理回路１４０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ１４１０は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ＲＯＭ１４１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０１８２】
＜＜無線センサの構成例＞＞
ＲＦＩＣとセンサデバイスとを組み合わせて、無線センサを構成することができる。図１７は無線センサの構成例を示す外観図である。無線センサ１８８０は支持体１８５０、アンテナ１８５１、集積回路１８５２、回路基板１８５３とセンサ１８５５およびバッテリ１８５４を有する。
【０１８３】
回路基板１８５３には、集積回路１８５２が配置されている。集積回路１８５２はＲＦＩＣの回路部を含む。アンテナ１８５１は、導線１８６０を介して、集積回路１８５２に電気的に接続されている。センサ１８５５は、導線１８５６を介して、集積回路１８５２に接続されている。また、センサ１８５５は、支持体１８５０の外に形成しても良いし、支持体１８５０の上に形成しても良い。センサ１８５５は、熱的、力学的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する回路である。
【０１８４】
バッテリ１８５４は、一対の端子１８５８（正極端子、負極端子）を有する。一対の端子１８５８は導線１８５７及び回路基板１８５３を介して、集積回路１８５２に電気的に接続されている。バッテリ１８５４は無線センサ１８８０の動作電力に応じて、適宜設ければよい。
【０１８５】
支持体１８５０として、例えば、ガラス、石英、プラスチック、金属、ステンレス・スチル・ホイル、タングステン・ホイル、可撓性基板、貼り合わせフィルム、基板フィルム、繊維状の材料を含む紙、又は木材などを用いればよい。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【０１８６】
無線センサ１８８０は、薄型であることが好ましい。特にバッテリ１８５４及び支持体１８５０を含めた厚さは、０．１ｍｍ以上、５ｍｍ以下、好ましくは０．１ｍｍ以上、３ｍｍ以下、さらに好ましくは０．１ｍｍ以上、１ｍｍ以下であることが好ましい。無線センサ１８８０を上記構成にすることで、ポスターや段ボールなどの紙類に無線センサ１８８０を埋め込むことが可能になる。
【０１８７】
無線センサ１８８０は可撓性を有することが好ましい。特に、支持体１８５０及びバッテリ１８５４は、曲率半径３０ｍｍ以上好ましくは曲率半径１０ｍｍ以上の範囲で変形できることが好ましい。無線センサ１８８０を上記構成にすることで、衣服や人体などに無線センサ１８８０を貼ることが可能になる。
【０１８８】
上記構成を満たすために、バッテリ１８５４は薄型で且つ可撓性を有することが好ましい。バッテリ１８５４の外装体として、例えば、第１の薄膜、第２の薄膜、第３の薄膜の順に形成された三層構造のフィルムを用いればよい。なお、第３の薄膜は外装体の外面としての機能を有する。第１の薄膜としては、ポリエチレン、ポリプロピレン、ポリカーボネート、アイオノマー、ポリアミド等の材料を用いればよい。第２の薄膜としては、アルミニウム、ステンレス、銅、ニッケル等の可撓性に優れた金属薄膜を用いればよい。第３の薄膜としては、ポリアミド系樹脂、ポリエステル系樹脂等の絶縁性合成樹脂膜を用いればよい。
【０１８９】
＜＜電子部品の作製方法例、および構成例＞＞
ここでは、半導体装置の一例として、電子部品、及び記憶装置や電子部品を具備する電子機器等について説明する。図１８Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、ここでは、その一例について説明することとする。
【０１９０】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１８Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
【０１９１】
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０１９２】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０１９３】
図１８Ｂは電子部品の斜視模式図である。一例として、図１８ＢはＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。図１８Ｂに示す電子部品７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、例えば、実施の形態１の記憶装置や本実施の形態のプロセッシングユニット等の半導体装置が作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ（マイクロコントローラユニット）、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【０１９４】
よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）に用いることができる。その他に、本発明の一形態に係る半導体装置を用いることができる電子機器には、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。電子機器の具体例を図１９に示す。図１９Ａ−図１９Ｈは、表示部を備え、またバッテリで駆動される電子機器の例である。
【０１９５】
＜＜電子機器＞＞
図１９Ａに示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作キー２９０７等を有する。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
【０１９６】
図１９Ｂに示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
【０１９７】
図１９Ｃに示すノート型ＰＣ９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
【０１９８】
図１９Ｄに示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０１９９】
図１９Ｅにバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０２００】
図１９Ｆに腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０２０１】
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作ボタン２９６５の機能を設定することもできる。
【０２０２】
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０２０３】
図１９Ｇに家庭用電気製品の一例として電気冷蔵庫を示す。電気冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
【０２０４】
図１９Ｈは、自動車の構成の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。
【０２０５】
本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。安定した動作が可能である。
【０２０６】
〔実施の形態３〕
本実施の形態では、ＯＳトランジスタのデバイス構造等について説明する。
【０２０７】
＜＜トランジスタの構成例１＞＞
図２０Ａはトランジスタ４００ａの上面図である。図２０Ｂは、Ａ１−Ａ２線による図２０Ａの断面図であり、図２０Ｃは、Ａ３−Ａ４線による図２０Ａの断面図である。なお、Ａ１−Ａ２線の方向をトランジスタ４００ａのチャネル長方向と、Ａ３−Ａ４線の方向をトランジスタ４００ａのチャネル幅方向と呼ぶ場合がある。なお、図２０Ａでは、図の明瞭化のために一部の要素を省いて図示している。これは、図２１Ａ等も図２０と同様である。
【０２０８】
トランジスタ４００ａは、基板４５０と、基板４５０上の絶縁膜４０１と、絶縁膜４０１上の導電膜４１４と、導電膜４１４を覆うように形成された絶縁膜４０２と、絶縁膜４０２上の絶縁膜４０３と、絶縁膜４０３上の絶縁膜４０４と、絶縁膜４０４上に、金属酸化物４３１、金属酸化物４３２の順で形成された積層と、金属酸化物４３２の上面及び側面と接する導電膜４２１と、同じく金属酸化物４３２の上面及び側面と接する導電膜４２３と、導電膜４２１上の導電膜４２２と、導電膜４２３上の導電膜４２４と、導電膜４２２、４２４上の絶縁膜４０５と、金属酸化物４３１、４３２、導電膜４２１乃至４２４及び絶縁膜４０５と接する金属酸化物４３３と、金属酸化物４３３上の絶縁膜４０６と、絶縁膜４０６上の導電膜４１１と、導電膜４１１上の導電膜４１２と、導電膜４１２上の導電膜４１３と、導電膜４１３を覆うように形成された絶縁膜４０７と、絶縁膜４０７上の絶縁膜４０８を有する。なお、金属酸化物４３１、金属酸化物４３２および金属酸化物４３３をまとめて、金属酸化物４３０と呼称する。
【０２０９】
金属酸化物４３２は半導体であり、トランジスタ４００ａのチャネルとしての機能を有する。また、金属酸化物４３１及び金属酸化物４３２は、領域４４１及び領域４４２を有する。領域４４１は、導電膜４２１と、金属酸化物４３１、４３２が接する領域の近傍に形成され、領域４４２は、導電膜４２３と、金属酸化物４３１、４３２が接する領域の近傍に形成される。領域４４１、４４２は低抵抗領域としての機能を有する。金属酸化物４３１、４３２は、領域４４１を有することで、導電膜４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物４３１、４３２は、領域４４２を有することで、導電膜４２３との間のコンタクト抵抗を低減させることが可能になる。
【０２１０】
導電膜４２１、４２２は、トランジスタ４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜４２３、４２４は、トランジスタ４００ａのソース電極又はドレイン電極の他方としての機能を有する。導電膜４２２は導電膜４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２１の導電率の低下を防ぐことが可能になる。同様に、導電膜４２４は導電膜４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２３の導電率の低下を防ぐことが可能になる。
【０２１１】
導電膜４１１乃至４１３は、トランジスタ４００ａの第１のゲート電極としての機能を有する。導電膜４１１、４１３は、導電膜４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４１２の導電率の低下を防ぐことが可能になる。絶縁膜４０６は、トランジスタ４００ａの第１のゲート絶縁膜としての機能を有する。導電膜４１４は、トランジスタ４００ａの第２のゲート電極としての機能を有する。導電膜４１１乃至４１３と導電膜４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜４１４は、場合によっては省略してもよい。
【０２１２】
絶縁膜４０１乃至４０４は、トランジスタ４００ａの下地絶縁膜としての機能を有する。また、絶縁膜４０２乃至４０４は、トランジスタ４００ａの第２のゲート絶縁膜としての機能も有する。絶縁膜４０５乃至４０８は、トランジスタ４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。
【０２１３】
図２０Ｃに示すように、金属酸化物４３２の側面は、導電膜４１１に囲まれている。上記構成をとることで、導電膜４１１の電界によって、金属酸化物４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４３２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
【０２１４】
トランジスタ４００ａにおいて、ゲート電極として機能する領域は、絶縁膜４０５などに形成された開口部を埋めるように自己整合的に形成される。
【０２１５】
図２０Ｂに示すように、導電膜４１１と導電膜４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜４１１と導電膜４２３は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ４００ａの動作速度を低下させる原因になり得る。トランジスタ４００ａは、絶縁膜４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜４０５は、比誘電率の低い材料からなることが好ましい。
【０２１６】
図２１Ａは、トランジスタ４００ａの中央部を拡大したものである。図２１Ａにおいて、導電膜４１１の底面が、絶縁膜４０６及び金属酸化物４３３を介して、金属酸化物４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図２１Ａにおいて、導電膜４２１と導電膜４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
【０２１７】
幅ＬＳＤは最小加工寸法で決定されることが多い。図２１Ａに示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。
【０２１８】
図２１Ａにおいて、導電膜４２１及び導電膜４２２の厚さの合計、又は、導電膜４２３及び導電膜４２４の厚さの合計を高さＨＳＤと表す。絶縁膜４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
【０２１９】
また、導電膜４２２と導電膜４１１の間に形成される寄生容量、及び、導電膜４２４と導電膜４１１の間に形成される寄生容量の値は、絶縁膜４０５の厚さに反比例する。例えば、絶縁膜４０５の厚さを、絶縁膜４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ４００ａを高周波数で動作させることが可能になる。以下、トランジスタ４００ａの各構成要素について説明を行う。
【０２２０】
＜金属酸化物層＞
トランジスタ４００ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。
【０２２１】
金属酸化物４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。その他の元素Ｍに適用可能な元素としては、ホウ素Ｂ、シリコンＳｉ）、チタン（Ｔｉ）、鉄Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウムＺｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタルＴａ）、タングステンＷなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
【０２２２】
ただし、金属酸化物４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０２２３】
金属酸化物４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物４３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。金属酸化物４３２は、後述するＣＡＡＣ−ＯＳを用いることが好ましい。
【０２２４】
例えば、金属酸化物４３１および金属酸化物４３３は、金属酸化物４３２を構成する酸素以外の元素一種以上、または二種以上から構成される金属酸化物である。金属酸化物４３２を構成する酸素以外の元素一種以上、または二種以上から金属酸化物４３１および金属酸化物４３３が構成されるため、金属酸化物４３１と金属酸化物４３２との界面、および金属酸化物４３２と金属酸化物４３３との界面において、界面準位が形成されにくい。
【０２２５】
なお、金属酸化物４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
【０２２６】
また、金属酸化物４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０２２７】
また、金属酸化物４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物４３３は、金属酸化物４３１と同種の金属酸化物を用いても構わない。
【０２２８】
また、金属酸化物４３１または金属酸化物４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物４３１または金属酸化物４３３が酸化ガリウムであっても構わない。
【０２２９】
＜エネルギーバンド構造＞
次に、金属酸化物４３１乃至４３３の積層により構成される金属酸化物４３０の機能およびその効果について、図２１Ｂに示すエネルギーバンド構造図を用いて説明する。図２１Ｂは、図２１ＡのＹ１−Ｙ２線で示した部位のエネルギーバンド構造を示している。また、図２１Ｂは、トランジスタ４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
【０２３０】
図２１Ｂ中、Ｅｃ４０４、Ｅｃ４３１、Ｅｃ４３２、Ｅｃ４３３、Ｅｃ４０６は、それぞれ、絶縁膜４０４、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３、絶縁膜４０６の伝導帯下端のエネルギーを示している。
【０２３１】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０２３２】
絶縁膜４０４と絶縁膜４０６は絶縁体であるため、Ｅｃ４０６とＥｃ４０４は、Ｅｃ４３１、Ｅｃ４３２、およびＥｃ４３３よりも真空準位に近い（電子親和力が小さい）。
【０２３３】
金属酸化物４３２は、金属酸化物４３１および金属酸化物４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物４３２として、金属酸化物４３１および金属酸化物４３３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０２３４】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物４３３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０２３５】
このとき、ゲート電圧を印加すると、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３のうち、電子親和力の大きい金属酸化物４３２にチャネルが形成される。このとき、電子は、金属酸化物４３１、４３３の中ではなく、金属酸化物４３２の中を主として移動する。そのため、金属酸化物４３１と絶縁膜４０４との界面、あるいは、金属酸化物４３３と絶縁膜４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物４３１、４３３は絶縁膜のように機能する。
【０２３６】
金属酸化物４３１と金属酸化物４３２との間には、金属酸化物４３１と金属酸化物４３２との混合領域を有する場合がある。また、金属酸化物４３２と金属酸化物４３３との間には、金属酸化物４３２と金属酸化物４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物４３１、金属酸化物４３２および金属酸化物４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０２３７】
金属酸化物４３１と金属酸化物４３２の界面、あるいは、金属酸化物４３２と金属酸化物４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
【０２３８】
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物４３２の上面または下面（被形成面、ここでは金属酸化物４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さＲａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０２３９】
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物４３２が酸素欠損ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０２４０】
例えば、金属酸化物４３２のある深さにおいて、または、金属酸化物４３２のある領域において、二次イオン質量分析法ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０２４１】
金属酸化物４３２の酸素欠損を低減するために、例えば、絶縁膜４０４に含まれる過剰酸素を、金属酸化物４３１を介して金属酸化物４３２まで移動させる方法などがある。この場合、金属酸化物４３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０２４２】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造である場合、金属酸化物４３２の全体にチャネルが形成される。したがって、金属酸化物４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物４３２が厚いほど、トランジスタのオン電流を高くすることができる。
【０２４３】
また、トランジスタのオン電流を高くするためには、金属酸化物４３３は薄いほど好ましい。金属酸化物４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物４３３は、チャネルの形成される金属酸化物４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物４３３は、ある程度の厚さを有することが好ましい。金属酸化物４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物４３３は、絶縁膜４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０２４４】
また、信頼性を高くするためには、金属酸化物４３１は厚く、金属酸化物４３３は薄いことが好ましい。金属酸化物４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物４３１との界面からチャネルの形成される金属酸化物４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
【０２４５】
例えば、金属酸化物４３２と金属酸化物４３１との間に、例えば、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。また、金属酸化物４３２と金属酸化物４３３との間に、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。
【０２４６】
また、金属酸化物４３２の水素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の水素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物４３２の窒素濃度を低減するために、金属酸化物４３１および金属酸化物４３３の窒素濃度を低減すると好ましい。金属酸化物４３１および金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０２４７】
金属酸化物４３１乃至４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤＡｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
【０２４８】
金属酸化物４３１、４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物４３１、４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
【０２４９】
上述の３層構造は一例である。例えば、金属酸化物４３１または金属酸化物４３３のない２層構造としても構わない。または、金属酸化物４３１の上もしくは下、または金属酸化物４３３上もしくは下に、金属酸化物４３１、金属酸化物４３２および金属酸化物４３３として例示した半導体のいずれか一を有する４層構造としても構わない。または、金属酸化物４３１の上、金属酸化物４３１の下、金属酸化物４３３の上、金属酸化物４３３の下のいずれか二箇所以上に、金属酸化物４３１、金属酸化物４３２および金属酸化物４３３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０２５０】
＜基板＞
基板４５０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０２５１】
また、基板４５０として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板４５０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４５０が伸縮性を有してもよい。また、基板４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４５０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４５０を薄くすると、半導体装置を軽量化することができる。また、基板４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０２５２】
可撓性基板である基板４５０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可撓性基板である基板４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板４５０として好適である。
【０２５３】
＜下地絶縁膜＞
絶縁膜４０１は、基板４５０と導電膜４１４を電気的に分離させる機能を有する。絶縁膜４０１又は絶縁膜４０２は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。また、絶縁膜４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）、若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。また、絶縁膜４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０２５４】
絶縁膜４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜４０４から脱離した酸素は金属酸化物４３０に供給され、金属酸化物４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０２５５】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下であることが好ましい。
【０２５６】
絶縁膜４０４は、金属酸化物４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、絶縁膜４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。絶縁膜４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜４０４の成膜を行えばよい。または、成膜後の絶縁膜４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０２５７】
例えば、成膜後の絶縁膜４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。また、絶縁膜４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０２５８】
絶縁膜４０３は、絶縁膜４０４に含まれる酸素が、導電膜４１４に含まれる金属と結びつき、絶縁膜４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁膜４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜４０３を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。絶縁膜４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２５９】
トランジスタ４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜４０２又は絶縁膜４０３に設けることが好ましい。例えば、絶縁膜４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
【０２６０】
＜ゲート電極、ソース電極、ドレイン電極＞
導電膜４１１−４１４、４２１−４２４として銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２６１】
また、導電膜４２１−４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
【０２６２】
＜低抵抗領域＞
領域４４１、４４２は、例えば、導電膜４２１、４２３が、金属酸化物４３１、４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域４４１、４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域４４１、４４２に含まれるキャリア濃度が増加する。その結果、領域４４１、４４２が低抵抗化する。
【０２６３】
＜ゲート絶縁膜＞
絶縁膜４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜４０６は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。
【０２６４】
また、絶縁膜４０６は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４３２に混入することを抑制することができる。
【０２６５】
また、例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物４３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０２６６】
＜層間絶縁膜、保護絶縁膜＞
絶縁膜４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜４０５は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０２６７】
絶縁膜４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜４０７を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。絶縁膜４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜４０７に適用するのに好ましい。
【０２６８】
絶縁膜４０７は、スパッタリング法、ＣＶＤ法など酸素を含むプラズマを用いて成膜することで、絶縁膜４０５、４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜４０５、４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物４３０に到達し、金属酸化物４３０の酸素欠損を低減することが可能になる。
【０２６９】
絶縁膜４０７は、酸素をブロックする機能を有し、酸素が絶縁膜４０７より上方に拡散することを防ぐ。同様に、絶縁膜４０３は、酸素をブロックする機能を有し、酸素が絶縁膜４０３より下方に拡散することを防ぐ。
【０２７０】
なお、第２の加熱処理は、絶縁膜４０５、４０６に添加された酸素が金属酸化物４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁膜４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。このように、金属酸化物４３０は、絶縁膜４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜４０７として成膜することで、絶縁膜４０５、４０６に酸素を添加してもよい。
【０２７１】
絶縁膜４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜４０８には、ポリイミド樹脂等の絶縁膜４０５に用いることができる樹脂を用いることもできる。また、絶縁膜４０８は上記材料の積層であってもよい。
【０２７２】
＜＜トランジスタの構成例２＞＞
図２０に示すトランジスタ４００ａは、導電膜４１４及び絶縁膜４０２、４０３を省略してもよい。その場合の例を図２２に示す。図２２Ａはトランジスタ４００ｂの上面図である。図２２Ｂは図２２ＡのＡ１−Ａ２線断面図であり、図２２Ｃは図２２ＡのＡ３−Ａ４線断面図である。
【０２７３】
＜＜トランジスタの構成例３＞＞
図２０に示すトランジスタ４００ａにおいて、導電膜４２１、４２３は、ゲート電極（導電膜４１１乃至４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図２３に示す。図２３Ａはトランジスタ４００ｃの上面図である。図２３Ｂは図２３ＡのＡ１−Ａ２線断面図であり、図２３ＣはＡ３−Ａ４線断面図である。
【０２７４】
図２３Ｂに示すように、トランジスタ４００ｃでは、ゲート電極と重なる部分の導電膜４２１が薄膜化され、その上を導電膜４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜４２３が薄膜化され、その上を導電膜４２４が覆っている。このような構成とすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
【０２７５】
＜＜トランジスタの構成例４＞＞
図２４Ａはトランジスタ４００ｄの上面図である。図２４Ｂは図２４ＡのＡ１−Ａ２線断面図であり、図２４ＣはＡ３−Ａ４線断面図である。トランジスタ４００ｄもトランジスタ４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｄでは、ゲート電極を構成する導電膜４１２の側面に接して、絶縁膜４０９が設けられている。絶縁膜４０９および導電膜４１２が絶縁膜４０８に覆われている。絶縁膜４０９はトランジスタ４００ｄのサイドウォール絶縁膜として機能する。トランジスタ４００ａと同様に、ゲート電極を導電膜４１１−４１３の積層としてもよい。
【０２７６】
絶縁膜４０６及び導電膜４１２は、少なくとも一部が導電膜４１４及び金属酸化物４３２と重なる。導電膜４１２のチャネル長方向の側面端部と絶縁膜４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜４０６はトランジスタ４００ｄのゲート絶縁膜として機能し、導電膜４１２はトランジスタ４００ｄのゲート電極として機能し、絶縁膜４０９はトランジスタ４００ｄのサイドウォール絶縁膜として機能する。
【０２７７】
金属酸化物４３２は、金属酸化物４３３および絶縁膜４０６を介して導電膜４１２と重なる領域を有する。金属酸化物４３１の外周が金属酸化物４３２の外周と概略一致し、金属酸化物４３３の外周が金属酸化物４３１及び金属酸化物４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物４３３の外周が金属酸化物４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物４３１の外周が金属酸化物４３３の外周より外側に位置してもよいし、金属酸化物４３１の側面端部と、金属酸化物４３３の側面端部とが概略一致する形状としてもよい。
【０２７８】
図２４Ｄに図２４Ｂの部分拡大図を示す。図２４Ｄに示すように、金属酸化物４３０には、領域４６１ａ、４６１ｂ、４６１ｃ、４６１ｄ及び４６１ｅが形成されている。領域４６１ｂ−４６１ｅは、領域４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域４６１ｂ及び領域４６１ｃは、領域４６１ｄ及び領域４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域４６１ａは、領域４６１ｂまたは領域４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
【０２７９】
図２４Ｄに示すように、金属酸化物４３０において、領域４６１ａは導電膜４１２と概ね重なる領域であり、領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、領域４６１ａを除いた領域である。領域４６１ｂ及び領域４６１ｃにおいては、金属酸化物４３３の上面が絶縁膜４０７と接する。領域４６１ｄ及び領域４６１ｅにおいては、金属酸化物４３３の上面が絶縁膜４０９又は絶縁膜４０６と接する。つまり、図２４Ｄに示すように、領域４６１ｂと領域４６１ｄの境界は、絶縁膜４０７と絶縁膜４０９の側面端部の境界と重なる部分である。領域４６１ｃと領域４６１ｅの境界についても同様である。ここで、領域４６１ｄ及び領域４６１ｅの一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部は、導電膜４１２の側面端部より距離ｄだけ導電膜４１２の内側に位置することが好ましい。このとき、絶縁膜４０６の膜厚ｔ４０６および距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
【０２８０】
このように、金属酸化物４３０の導電膜４１２と重なる領域の一部に領域４６１ｄ及び領域４６１ｅが形成される。これにより、トランジスタ４００ｄのチャネル形成領域と抵抗化された領域４６１ｄ及び領域４６１ｅが接し、領域４６１ｄおよび領域４６１ｅと、領域４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ４００ｄのオン電流を増大させることができる。さらに、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域４６１ｄ及び領域４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
【０２８１】
領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２４Ｄに示すように、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部の位置が、金属酸化物４３３上面から深くなるに従って、金属酸化物４３０のチャネル長方向の側面端部側にシフトする場合がある。このとき、距離ｄは、最も導電膜４１２の内側の近くに位置する、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部と導電膜４１２のチャネル長方向の側面端部との距離とする。
【０２８２】
この場合、例えば、金属酸化物４３１中に形成される領域４６１ｄ及び領域４６１ｅが導電膜４１２と重なる領域に形成されない場合がある。この場合、金属酸化物４３１又は金属酸化物４３２に形成される領域４６１ｄ及び領域４６１ｅの少なくとも一部が導電膜４１２と重なる領域に形成されることが好ましい。
【０２８３】
また、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３の絶縁膜４０７との界面近傍（に低抵抗領域４５１及び低抵抗領域４５２が形成されることが好ましい。低抵抗領域４５１及び低抵抗領域４５２は、絶縁膜４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域４５１及び低抵抗領域４５２の一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
【０２８４】
また、金属酸化物４３３は絶縁膜４０７と接する領域が大きいため、低抵抗領域４５１及び低抵抗領域４５２は金属酸化物４３３に形成されやすい。金属酸化物４３３における低抵抗領域４５１と低抵抗領域４５２は、金属酸化物４３３の低抵抗領域４５１及び低抵抗領域４５２ではない領域（例えば、金属酸化物４３３の導電膜４１２と重なる領域）より、絶縁膜４０７に含まれる元素の濃度が高い。
【０２８５】
領域４６１ｂ中に低抵抗領域４５１が形成され、領域４６１ｃ中に低抵抗領域４５２が形成される。金属酸化物４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域４５１、４５２であり、次に濃度が高い領域が、領域４６１ｂ、領域４６１ｃ―４６１ｅの低抵抗領域４５１、４５２を含まない領域であり、濃度が最も低い領域が領域４６１ａであることである。添加元素とは、領域４６１ｂ、４６１ｃを形成するためのドーパント、および低抵抗領域４５１、４５２に絶縁膜４０７から添加される元素が該当する。
【０２８６】
なおトランジスタ４００ｄでは低抵抗領域４５１、４５２が形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域４６１ｂ及び領域４６１ｃの抵抗が十分低い場合、低抵抗領域４５１及び低抵抗領域４５２を形成する必要はない。
【０２８７】
＜＜トランジスタの構成例５＞＞
図２５にトランジスタの構成の一例を示す。図２５ＡはＯＳトランジスタの構成の一例を示す上面図である。図２５Ｂは、図２５Ａのｙ１−ｙ２線断面図であり、図２５Ｃはｘ１−ｘ２線断面図であり、図２５Ｄはｘ３−ｘ４線断面図である。
【０２８８】
トランジスタ４００ｅもトランジスタ４００ａ同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｅには、導電膜４７１、導電膜４７２が設けられている。導電膜４７１、４７２は、それぞれ、ソース電極またはドレイン電極として機能する。トランジスタ４００ａと同様に、ゲート電極を導電膜４１１−４１３の積層としてもよい。
【０２８９】
図２５Ｂ、図２５Ｃに示すように、金属酸化物４３０は、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３の順に積層している部分を有する。導電膜４７１、４７２は、金属酸化物４３１および金属酸化物４３２とでなる積層上に設けられている。金属酸化物４３３は、金属酸化物４３１、４３２、および導電膜４７１、４７２を覆うように形成されている。絶縁膜４０６は金属酸化物４３３を覆っている。ここでは、金属酸化物４３３と絶縁膜４０６は同じマスクを用いてエッチングされている。
【０２９０】
導電膜４７１、４７２は、金属酸化物４３１と金属酸化物４３２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電膜４７１、４７２は、金属酸化物４３１および金属酸化物４３２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物４３１、４３２、導電膜４７１、４７２を作製することができる。金属酸化物４３１、４３２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、金属酸化物４３１と金属酸化物４３２の積層を形成する。次に、ハードマスクをエッチングして、導電膜４７１、４７２を形成する。
【０２９１】
＜＜トランジスタの構成例６＞＞
図２６Ａはトランジスタ４００ｆの上面図である。図２６Ｂは図２６ＡのＡ１−Ａ２線による図２６Ａの断面図である。
【０２９２】
トランジスタ４００ｆは、第１のゲートとして機能する導電膜４８９と、第２のゲートとして機能する導電膜４８８と、半導体４８２と、ソース及びドレインとして機能する導電膜４８３及び導電膜４８４と、絶縁膜４８１と、絶縁膜４８５と、絶縁膜４８６と、絶縁膜４８７とを有する。
【０２９３】
導電膜４８９は、絶縁表面上に設けられる。導電膜４８９と、半導体４８２とは、絶縁膜４８１を間に挟んで、互いに重なる。また、導電膜４８８と、半導体４８２とは、絶縁膜４８５、絶縁膜４８６及び絶縁膜４８７を間に挟んで、互いに重なる。また、導電膜４８３及び導電膜４８４は、半導体４８２に、接続されている。
【０２９４】
なお、図２６Ｂでは、半導体４８２、導電膜４８３及び導電膜４８４上に、順に積層された絶縁膜４８５乃至絶縁膜４８７が設けられている場合を例示しているが、半導体４８２、導電膜４８３及び導電膜４８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でもよい。
【０２９５】
半導体４８２に酸化物半導体を用いた場合、絶縁膜４８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体４８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜４８６を半導体４８２上に直接設けると、絶縁膜４８６の形成時に半導体４８２にダメージが与えられる場合、図２６Ｂに示すように、絶縁膜４８５を半導体４８２と絶縁膜４８６の間に設けるとよい。絶縁膜４８５は、その形成時に半導体４８２に与えるダメージが絶縁膜４８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体４８２に与えられるダメージを小さく抑えつつ、半導体４８２上に絶縁膜４８６を直接形成することができるのであれば、絶縁膜４８５は必ずしも設けなくともよい。
【０２９６】
例えば、絶縁膜４８６及び絶縁膜４８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０２９７】
絶縁膜４８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜４８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【０２９８】
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２９９】
絶縁膜４８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体４８２に侵入するのを防ぐことができる。半導体４８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜４８７を用いることで、トランジスタ４００ｆのしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０３００】
また、半導体４８２に酸化物半導体を用いる場合、絶縁膜４８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体から酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ４００ｆのしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０３０１】
〔実施の形態４〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとを積層したデバイス構造を持つ半導体装置について説明する。ここでは、一例として、メモリセル１３２（図２Ｃ）を有する記憶装置１００のデバイス構造の一例を示す。
【０３０２】
図２７Ａ、図２７Ｂは記憶装置１００のデバイス構造を示す断面図であり、代表的に、メモリセル１３２を示している。図２７Ａは、メモリセル１３２を構成するトランジスタのチャネル長方向の断面図であり、図２７Ｂは、トランジスタのチャネル幅方向の断面図である。
【０３０３】
記憶装置１００は、下から順に、層７８１乃至７８９を有する。層７８１は、基板７００と、基板７００に形成されたトランジスタＴＲ１と、素子分離層７０１と、プラグ７１０、７１１などの複数のプラグを有する。層７８２は、配線７３０、７３１などの複数の配線を有する。層７８３は、プラグ７１２、７１３などの複数のプラグと、複数の配線（図示せず）とを有する。層７８４は、絶縁膜７０２と、絶縁膜７０３と、絶縁膜７０４と、トランジスタＴＷ２と、絶縁膜７０５と、プラグ７１４、７１５などの複数のプラグとを有する。
【０３０４】
層７８５は、配線７３２、７３３などの複数の配線を有する。層７８６は、プラグ７１６などの複数のプラグ、複数の配線（図示せず）を有する。層７８７は、配線７３４などの複数の配線を有する。層７８８は、容量素子Ｃ１と、プラグ７１７などの複数のプラグとを有する。また、容量素子Ｃ１は、第１の電極７５１と、第２の電極７５２と、絶縁膜７５３とを有する。層７８９は、配線７３５などの複数の配線を有する。
【０３０５】
トランジスタＴＷ２は、実施の形態３のＯＳトランジスタを適用することが好ましい。ここでは、トランジスタＴＷ２はトランジスタ４００ｃ（図２３）と同様のデバイス構造を有する。トランジスタＴＲ１はＳｉトランジスタである。
【０３０６】
基板７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。また、基板７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。ここでは、一例として、基板７００に単結晶シリコンウエハを用いた例を示している。
【０３０７】
絶縁膜７０４、７０５は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴＲ１の信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
【０３０８】
配線７３０乃至７３５、及び、プラグ７１０乃至７１７には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０３０９】
ＯＳトランジスタと保持容量とを同じ素子層に形成することも可能である。図２８にそのような例を示す。図２８はメモリセル１３４（図２Ｅ）を有する示す記憶装置１００のデバイス構造例をしめす断面図である。図２８において、符号およびハッチングが付されていない領域は絶縁体で形成されている。また、ハッチングが付されているが、符号が付されていない領域は導電体でなり、配線や電極を構成している。これらの導電体により、メモリセル１３４は配線ＷＷＬ、ＲＷＬ、ＷＢＬ、ＲＢＬ、ＳＬ、ＣＮＬおよびＢＧＬと電気的に接続されている。
【０３１０】
トランジスタＴＷ２はトランジスタ４００ｅ（図２５）と同様なデバイス構造を有する。容量素子Ｃ１はトランジスタＴＷ２と共に形成される。これにより、記憶装置１００の作製工程数の低減につながる。容量素子Ｃ１の一対の電極の一方は、導電膜７２３（トランジスタＴＷ２のソース電極またはドレイン電極）で構成されている。他方は、トランジスタＴＷ２のゲート電極と同じ層の導電体で形成されている。
【０３１１】
図２７、図２８において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０３１２】
〔実施の形態５〕
本実施の形態では、酸化物半導体について説明する。ここで説明される酸化物半導体は金属酸化物であり、実施の形態３のＯＳトランジスタの金属酸化物に適用することが可能である。
【０３１３】
なお、本明細書等において、結晶が三方晶または菱面体晶である場合、その結晶を六方晶系として表す。また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０３１４】
＜＜酸化物半導体の構造＞＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ  ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０３１５】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
【０３１６】
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
【０３１７】
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ  ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
【０３１８】
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
【０３１９】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３２０】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像により、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３２１】
また、高分解能ＴＥＭ像により、ＣＡＡＣ−ＯＳは特徴的な原子配列を有することを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３２２】
また、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像では、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
【０３２３】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０３２４】
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０３２５】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３２６】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたる場合、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
【０３２７】
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３２８】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３２９】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３３０】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０３３１】
＜ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３３２】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
【０３３３】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３３４】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３３５】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３３６】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０３３７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０３３８】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０３３９】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０３４０】
以下に、本明細書等に関する事項を示す。
【０３４１】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０３４２】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【０３４３】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【０３４４】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【符号の説明】
【０３４５】
１００―１０２    記憶装置
１１０    コントロール回路
１１１    メモリセルアレイ
１１２    ドライバ部
１１３    入力回路
１１４    出力回路
１２０    プレデコーダ
１２１    行デコーダ
１２２    列デコーダ
１２４    行ドライバ
１２５    列ドライバ
１２６    増幅回路（ＡＭＰ）
１２７    ラッチ回路
１２８、１２９    スイッチ
１３１−１３４    メモリセル
２００    プレデコーダ
２０１    行デコーダ
２０２    読み出しワード線ドライバ
２０３    書き込みワード線ドライバ
２０４    列デコーダ
２０５    列ドライバ
２１０    ブロック
２１１    プリチャージ回路
２１２    センスアンプ
２１３    書き込みドライバ
２１４    出力ＭＵＸ
２１９    回路
２２０    サブアレイ
２２１    バス
２４０    プレデコーダ
２４１    行デコーダ
２４２    読み出しワード線ドライバ
２４３    書き込みワード線ドライバ
２４４    列デコーダ
２４５    列ドライバ
２４９    回路
２５０    ブロック
２５１    プリチャージ回路
２５２    センスアンプ
２５３    書き込みドライバ
２５４    出力ＭＵＸ
２５５    ソース線ドライバ
２６０    サブアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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