(57)【特許請求の範囲】
【請求項１】
記憶装置と、電源電圧制御回路と、を有し、
前記記憶装置は、メモリセルアレイと、駆動制御回路と、データ制御回路と、第１乃至第４のスイッチと、を有し、
前記メモリセルアレイは、メモリセルを有し、
前記メモリセルは、第１の記憶部と、第２の記憶部と、を有し、
前記駆動制御回路は、前記第１の記憶部に電気的に接続されたビット線及び反転ビット線をプリチャージしてデータを読み出す機能を有し、
前記データ制御回路は、前記電源電圧制御回路の制御によって、前記第１の記憶部と前記第２の記憶部との間で、データの退避及び復帰するよう制御する機能を有し、
前記電源電圧制御回路は、前記第１乃至第４のスイッチのオンまたはオフを制御することができる機能を有し、
前記第１のスイッチは、オフにすることで前記ビット線及び前記反転ビット線を電気的に浮遊状態とすることができる機能を有し、
前記第２のスイッチは、オフにすることで前記メモリセルアレイへの第１の電源電圧の供給を停止することができる機能を有し、
前記第３のスイッチは、オフにすることで前記駆動制御回路への第２の電源電圧の供給を停止することができる機能を有し、
前記第４のスイッチは、オフにすることで前記データ制御回路への第３の電源電圧の供給を停止することができる機能を有し、
前記電源電圧制御回路は、前記第１のスイッチをオフにし、前記第２乃至第４のスイッチをオンにする第１の状態と、前記第１及び第２のスイッチをオフにし、前記第３及び第４のスイッチをオンにするする第２の状態と、前記第１乃至第４のスイッチをオフにする第３の状態と、が順に切り替えることができる機能を有し、
前記記憶装置へのアクセスがない第１の期間を超えると、前記第１の状態から前記第２の状態への切り替えが行われ、
前記記憶装置へのアクセスがない第２の期間を超えると、前記第２の状態から前記第３の状態への切り替えが行われ、
前記第２の期間は、前記第１の期間よりも長い半導体装置。
【請求項２】
請求項１において、
前記第１の記憶部は、ＳＲＡＭを有し、
前記第２の記憶部は、第１のトランジスタと、容量素子とを有し、
前記第１のトランジスタは、半導体層に酸化物半導体を有し、
前記第１のトランジスタは、前記データ制御回路によって導通状態が制御される機能を有する半導体装置。
【請求項３】
請求項２において、
前記ＳＲＡＭは、第２のトランジスタを有し、
前記第２のトランジスタは、半導体層がシリコンを有する半導体装置。
【請求項４】
請求項３において、
前記第１のトランジスタのチャネル領域と、前記第２のトランジスタのチャネル領域とは、互いに重なる領域を有する半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第３の電源電圧は、前記第１の電源電圧または前記第２の電源電圧より大きい半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記データ制御回路は、レベルシフタを有する半導体装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の前記半導体装置と、
表示装置と、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、データの書き込み／読み出しを高速に行える点でプロセッサ等のキャッシュに用いられている。
【０００４】
ＳＲＡＭは揮発性メモリのため、電源供給の停止によってデータが消失してしまう。そのため、ＳＲＡＭの構成に、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタ（ＯＳトランジスタ）と容量素子を追加し、データの消失を防ぐ記憶装置の構成が提案されている（例えば、特許文献１乃至３を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−９２８５号公報
【特許文献２】特開２０１３−８４３７号公報
【特許文献３】特開２０１３−８４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、記憶装置として機能する半導体装置の構成には、多数の構成が存在する。それぞれの構成には一長一短があり、状況に応じて適当な構成が選択される。従って、新規な構成の半導体装置が提案できれば、選択の自由度を向上させることにつながる。
【０００７】
本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【０００８】
あるいは記憶装置として機能する半導体装置では、さらなる低消費電力化が望まれる。
【０００９】
そこで本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、細粒度でのパワーゲーティングを実現できる、新規な構成の半導体装置等を提供することを課題の一とする。
【００１０】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１１】
本発明の一態様は、メモリセルアレイと、駆動制御回路と、データ制御回路と、第１乃至第４のスイッチと、を有する記憶装置と、電源電圧制御回路と、を有する半導体装置であって、メモリセルアレイは、メモリセルを有し、メモリセルは、第１の記憶部と、第２の記憶部と、を有し、駆動制御回路は、第１の記憶部に電気的に接続されたビット線及び反転ビット線をプリチャージしてデータを読み出す機能を有し、データ制御回路は、電源電圧制御回路の制御によって、第１の記憶部と第２の記憶部との間で、データの退避及び復帰するよう制御する機能を有し、電源電圧制御回路は、第１乃至第４のスイッチのオンまたはオフを制御することができる機能を有し、第１のスイッチは、オフにすることでビット線及び反転ビット線を電気的に浮遊状態とすることができる機能を有し、第２のスイッチは、オフにすることでメモリセルアレイへの電源電圧の供給を停止することができる機能を有し、第３のスイッチは、オフにすることで駆動制御回路への電源電圧の供給を停止することができる機能を有し、第４のスイッチは、オフにすることでデータ制御回路への電源電圧の供給を停止することができる機能を有し、電源電圧制御回路は、第１のスイッチをオフにする第１の状態と、第１及び第２のスイッチをオフにする第２の状態と、第１乃至第４のスイッチをオフにする第３の状態と、を切り替えることができる機能を有する半導体装置である。
【００１２】
本発明の一態様において、第１の記憶部は、ＳＲＡＭを有し、第２の記憶部は、第１のトランジスタと、容量素子とを有し、第１のトランジスタは、半導体層に酸化物半導体を有し、第１のトランジスタは、データ制御回路によって導通状態が制御される機能を有する半導体装置が好ましい。
【００１３】
本発明の一態様において、ＳＲＡＭは、第２のトランジスタを有し、第２のトランジスタは、半導体層がシリコンを有する半導体装置が好ましい。
【００１４】
本発明の一態様において、第１のトランジスタのチャネル領域と、第２のトランジスタのチャネル領域とは、互いに重なる領域を有する半導体装置が好ましい。
【００１５】
本発明の一態様において、第３の電源電圧は、第１の電源電圧または第２の電源電圧より大きい半導体装置が好ましい。
【００１６】
本発明の一態様において、データ制御回路は、レベルシフタを有する半導体装置が好ましい。
【００１７】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００１８】
本発明の一態様は、新規な構成の半導体装置等を提供することができる。
【００１９】
または本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、細粒度でのパワーゲーティングを実現できる、新規な構成の半導体装置等を提供することができる。
【００２０】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様を説明するためのブロック図。
【図２】本発明の一態様を説明するための状態遷移図。
【図３】本発明の一態様を説明するためのブロック図及びタイミングチャート。
【図４】本発明の一態様を説明するためのブロック図及びタイミングチャート。
【図５】本発明の一態様を説明するためのブロック図及びタイミングチャート。
【図６】本発明の一態様を説明するためのブロック図。
【図７】本発明の一態様を説明するための回路図およびタイミングチャート。
【図８】本発明の一態様を説明するための回路図。
【図９】本発明の一態様を説明するための回路図。
【図１０】本発明の一態様を説明するための回路図。
【図１１】本発明の一態様を説明するための回路図。
【図１２】本発明の一態様を説明するための模式図及びレイアウト図。
【図１３】本発明の一態様を説明するための断面図。
【図１４】本発明の一態様を説明するための断面図。
【図１５】電子部品の作製工程を示すフローチャート及び斜視模式図。
【図１６】電子部品を用いた電子機器。
【図１７】本発明の一態様を説明するための写真図。
【図１８】本発明の一態様を説明するためのＳｈｍｏｏプロット。
【図１９】本発明の一態様を説明するためのグラフ。
【図２０】本発明の一態様を説明するためのグラフ。
【図２１】本発明の一態様を説明するためのグラフ。
【発明を実施するための形態】
【００２２】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【００２４】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２５】
（実施の形態１）
本実施の形態では、半導体装置のブロック図、及びパワーゲーティング（Ｐｏｗｅｒ  Ｇａｔｉｎｇ：以下ＰＧと略記する）時における各回路の動作について説明する。
【００２６】
本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタ等の半導体素子で構成されるキャッシュ等のメモリ、メモリを制御する周辺回路、あるいはメモリ及び周辺回路と信号を入出力するＣＰＵ、電源電圧供給回路、あるいはパワーマネジメントユニットなどの各回路、あるいは該回路を含むシステム全体を半導体装置という。
【００２７】
＜半導体装置のブロック図について＞
図１は、半導体装置の構成の一例を示すブロック図である。
【００２８】
半導体装置１０は、キャッシュ１００（Ｃａｃｈｅと図示）と、パワーマネジメントユニット１５０（ＰＭＵと図示）と、ＣＰＵ１６０と、入出力インターフェース１７０（Ｉ／Ｏ  Ｉ／Ｆと図示）と、電源電圧供給回路１８０（Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅと図示）と、バス１９０（Ｂｕｓと図示）と、を有する。
【００２９】
パワーマネジメントユニット１５０は、３つの状態、すなわち第１乃至第３の状態を切り替える機能を有する。
【００３０】
第１の状態（ｍｏｄｅ１ともいう）は、キャッシュ１００へのアクセスが行われない期間が期間Ｔ１を超えるとき、例えば７００μｓを超えるとき、取り得る状態である。第１の状態では、キャッシュ１００が有するメモリセルのビット線及び反転ビット線を電気的に浮遊状態、すなわちフローティングとして低消費電力化を図る状態である。間欠的に、ビット線及び反転ビット線を電気的に浮遊状態とすることで、プリチャージ電位に充電されているビット線及び反転ビット線からメモリセルへのリーク電流による消費電力を減らし、低消費電力化を図ることができる。
【００３１】
また第２の状態（ｍｏｄｅ２ともいう）は、キャッシュ１００へのアクセスが行われない期間が期間Ｔ２（＞Ｔ１）を超えるとき、例えば１．６ｍｓを超えるとき、取り得る状態である。第２の状態では、キャッシュ１００が有するメモリセルアレイへの電源電圧の供給を停止する、すなわちパワーゲーティングする状態である。間欠的に、メモリセルアレイへの電源電圧の供給を停止することで、低消費電力化を図ることができる。
【００３２】
また第３の状態（ｍｏｄｅ３ともいう）は、キャッシュ１００へのアクセスが行われない期間が期間Ｔ３（＞Ｔ２）を超えるとき、例えば６０ｍｓを超えるとき、取り得る状態である。第３の状態では、キャッシュ１００が有するメモリセルアレイへの電源電圧の供給を停止するのに加えて、周辺回路及びバックアップ／リカバリー駆動回路への電源電圧の供給を停止する状態である。間欠的に、メモリセルアレイ、周辺回路及びバックアップ／リカバリー駆動回路への電源電圧の供給を停止することで、低消費電力化を図ることができる。
【００３３】
パワーマネジメントユニット１５０は、キャッシュ１００あるいは電源電圧供給回路１８０に第１乃至第３のスイッチ制御信号（ＳＷ  Ｃｏｎｔｒｏｌ  Ｓｉｇｎａｌ：ＳＷＣＳ１乃至ＳＷＣＳ３）、及びパワーゲーティング信号（ＰＧ  Ｓｉｇｎａｌ：ＰＧＳ）を与え、第１乃至第３の状態を切り替えることができる。
【００３４】
パワーマネジメントユニット１５０は、ＣＰＵ１６０からの休止信号（Ｓｌｅｅｐｉｎｇと図示）あるいは入出力インターフェース１７０を介した外部のハードウェアからの信号、あるいはバス１９０の状態によって、第１乃至第３の状態を切り替えることができる。
【００３５】
なおパワーマネジメントユニット１５０は、第１乃至第３のスイッチ制御信号、及びパワーゲーティング信号を出力する機能を有する回路であり、単に回路という場合がある。
【００３６】
パワーマネジメントユニット１５０は、キャッシュ１００のアクセスが行われない期間の長さに応じて、第１乃至第３の状態を切り替えることができる。キャッシュ１００は、各状態によって、損益分岐時間（ＢＥＴ：ｂｒｅａｋ−ｅｖｅｎ−ｔｉｍｅ）が異なる。例えば、アクセスが行われない期間が期間Ｔ１を超える場合であれば、パワーゲーティングするよりも、ビット線を電気的に浮遊状態とすることによる低消費電力化の利点が大きい。また、アクセスが行われない期間が期間Ｔ２を超える場合であれば、ビット線を電気的に浮遊状態とするよりも、メモリセルアレイをパワーゲーティングしたほうが低消費電力化の利点が大きい。また、アクセスが行われない期間が期間Ｔ３を超える場合であれば、メモリセルアレイをパワーゲーティングするよりも、メモリセルアレイ及び周辺回路をパワーゲーティングしたほうが低消費電力化の利点が大きい。
【００３７】
従って本発明の一態様では、半導体装置が有する回路を細分化し、状況に応じて第１乃至第３の状態を低消費電力化に最適な状態に移行させる。その結果、細粒度でのパワーゲーティングを実現でき、半導体装置の低消費電力化を実現できる。
【００３８】
＜キャッシュ１００の構成について＞
キャッシュ１００の構成について説明する。
【００３９】
キャッシュ１００は、メモリセルアレイ１１０（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ：ＭＣＡと図示）、周辺回路１２０（Ｐｅｒｉｐｈｅｒａｌ  Ｃｉｒｃｕｉｔｓと図示）と、バックアップ／リカバリー駆動回路１３０（Ｂａｃｋｕｐ＆Ｒｅｃｏｖｅｒｙ  Ｄｒｉｖｅｒと図示）と、を有する。また周辺回路１２０はスイッチＳＷ１を有する。キャッシュ１００はスイッチＳＷ２乃至ＳＷ４を有する。
【００４０】
なおキャッシュ１００は、ＣＰＵ１６０で用いる命令、又は演算結果等のデータを一時的に記憶する機能を有する装置であり、記憶装置ともいう。
【００４１】
メモリセルアレイ１１０は、複数のメモリセルＭＣを有する。メモリセルＭＣは、ＳＲＡＭをベースとした回路であり、ＳＲＡＭ１１１と、不揮発性記憶部１１２（ＮＶＭと図示）と、を有する。
【００４２】
ＳＲＡＭ１１１は、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢによって、データの書き込み／読み出しを制御される。ＳＲＡＭ１１１は、通常のＳＲＡＭと同等にデータの書き込み／読み出しを高速で行うことができる。ＳＲＡＭ１１１のデータは、電源電圧の供給がないと、消失してしまう。ＳＲＡＭ１１１は、揮発性の記憶部、あるいは第１の記憶部という場合がある。
【００４３】
不揮発性記憶部１１２は、データ制御線ＤＥＬによってＳＲＡＭ１１１に記憶されたデータのバックアップ又はリカバリーが制御される。不揮発性記憶部１１２は、ＳＲＡＭ１１１に記憶されたデータをバックアップ（退避ともいう）する機能を有する回路である。また、不揮発性記憶部１１２は、バックアップしたデータをリカバリー（復帰ともいう）する機能を有する回路である。不揮発性記憶部１１２は、不揮発性の記憶回路、あるいは第２の記憶部という場合がある。
【００４４】
ＳＲＡＭ１１１及び不揮発性記憶部１１２を有するメモリセルＭＣは、ＳＲＡＭ１１１に記憶されたデータを不揮発性記憶部１１２にバックアップする動作のみで、電源電圧の供給がなくてもデータを記憶することができる。不揮発性記憶部１１２に記憶したデータは、ＳＲＡＭ１１１にリカバリーするだけで元の状態に復帰させることができる。
【００４５】
バックアップ及びリカバリーの動作は、一例として、不揮発性記憶部１１２に設けたトランジスタのオンまたはオフによって実現できる。このトランジスタは、ＳＲＡＭ１１１と不揮発性記憶部１１２との間を等電位にして電荷の転送を行うことで、データのバックアップ及びリカバリーを行う。
【００４６】
周辺回路１２０は、ワード線ＷＬと、ビット線ＢＬと、反転ビット線ＢＬＢとに接続される。周辺回路１２０は、ＳＲＡＭ１１１にデータを書き込むための信号、あるいはＳＲＡＭ１１１よりデータを読み出すための信号を与える機能を有する。周辺回路１２０は、一例としてデコーダ、プリチャージ回路等を有する回路である。
【００４７】
周辺回路１２０が有するスイッチＳＷ１は、ビット線ＢＬ、反転ビット線ＢＬＢにプリチャージ電圧ＶＰｒｅｃを与えるか否かを制御する機能を有する。スイッチＳＷ１をオンにすることで、ビット線ＢＬ、反転ビット線ＢＬＢにプリチャージ電圧ＶＰｒｅｃを与えることができる。スイッチＳＷ１をオフにすることで、ビット線ＢＬ、反転ビット線ＢＬＢを電気的に浮遊状態とすることができる。ＳＲＡＭ１１１のデータは、ビット線ＢＬ、反転ビット線ＢＬＢにプリチャージ電圧ＶＰｒｅｃを与えて読み出すことができる。
【００４８】
スイッチＳＷ１のオン又はオフの制御は、第１のスイッチ制御信号によって制御される。第１のスイッチ制御信号は、パワーマネジメントユニット１５０より与えられる。なおスイッチＳＷ１は、例えばｐチャネル型のトランジスタで構成することができる。あるいはｎチャネル型のトランジスタであってもよい。
【００４９】
第１の状態では、第１のスイッチ制御信号によって、スイッチＳＷ１をオフにする。スイッチＳＷ１をオフにすることで、間欠的に、ビット線ＢＬ及び反転ビット線ＢＬＢを電気的に浮遊状態とすることができる。そのため、定常的にビット線ＢＬ及び反転ビット線ＢＬＢにプリチャージ電圧ＶＰｒｅｃを与え続ける場合に比べて低消費電力化を図ることができる。ビット線ＢＬ及び反転ビット線ＢＬＢはそれほど負荷が大きくないため、スイッチＳＷ１をオンにするだけで、元の状態、すなわちプリチャージ電圧ＶＰｒｅｃがビット線ＢＬ及び反転ビット線ＢＬＢに与えられる状態に戻すことができる。そのため、第１の状態とする動作によって、キャッシュ１００へのアクセスが行われない期間が期間Ｔ１超、例えば７００μｓを超えてキャッシュ１００へのアクセスが行われないとしても、半導体装置の低消費電力化に寄与することができる。
【００５０】
なお第１の状態に移行するためのキャッシュ１００へのアクセスがない期間として、期間Ｔ１を超える期間としている。別の言い方をすればキャッシュ１００へのアクセスがない期間が７００μｓ超１．６ｍｓ以下のとき、第１の状態となる。
【００５１】
バックアップ／リカバリー駆動回路１３０は、データ制御線ＤＥＬに接続される。バックアップ／リカバリー駆動回路１３０は、ＳＲＡＭ１１１と不揮発性記憶部１１２との間でデータをバックアップ又はリカバリーするための信号を与える機能を有する。バックアップ／リカバリー駆動回路１３０は、一例としてバッファ、レベルシフタ等を有する回路である。
【００５２】
キャッシュ１００は、外部から電源電圧が与えられる。電源電圧は、一例としてＶＤＤ／ＧＮＤ、ＶＤＭ／ＧＮＤ、ＶＤＨ／ＶＤＬの３系統が与えられる。
【００５３】
ＶＤＤ／ＧＮＤは、周辺回路１２０に与えられる電源電圧である。ＶＤＤ／ＧＮＤの周辺回路１２０への供給は、スイッチＳＷ３によって制御される。スイッチＳＷ３は、周辺回路１２０に接続される電源電位線Ｖ−ＶＤＤにＶＤＤを与えるか否かを切り替えることができる。
【００５４】
ＶＤＭ／ＧＮＤは、メモリセルアレイ１１０に与えられる電源電圧である。ＶＤＭ／ＧＮＤのメモリセルアレイ１１０への供給は、スイッチＳＷ２によって制御される。スイッチＳＷ２は、メモリセルアレイ１１０に接続される電源電位線Ｖ−ＶＤＭにＶＤＭを与えるか否かを切り替えることができる。なお電位ＶＤＭは、電位ＶＤＤとしてもよい。
【００５５】
ＶＤＨ／ＶＤＬは、バックアップ／リカバリー駆動回路１３０に与えられる電源電圧である。ＶＤＨ／ＶＤＬのバックアップ／リカバリー駆動回路１３０への供給は、スイッチＳＷ４によって制御される。スイッチＳＷ４は、バックアップ／リカバリー駆動回路１３０に接続される電源電位線Ｖ−ＶＤＨにＶＤＨを与えるか否かを切り替えることができる。
【００５６】
なお電位ＶＤＨは、電位ＶＤＭ及び電位ＶＤＤよりも大きいことが好ましく、電位ＶＤＬは、電位ＧＮＤよりも小さいことが好ましい。このようにすることで、データ制御線ＤＥＬに与える電圧振幅を大きくすることができる。そのため、データのバックアップ及びリカバリーをトランジスタのオンまたはオフによって行う際、より確実に動作させることができる。
【００５７】
スイッチＳＷ２のオン又はオフの制御は、第２のスイッチ制御信号によって制御される。第２のスイッチ制御信号は、パワーマネジメントユニット１５０より与えられる。なおスイッチＳＷ２は、スイッチＳＷ１と同様に、例えばｐチャネル型のトランジスタで構成することができる。
【００５８】
第２の状態では、第２のスイッチ制御信号によって、スイッチＳＷ２をオフにする。スイッチＳＷ２をオフにすることで、間欠的に、メモリセルアレイ１１０をパワーゲーティングすることができる。そのため、定常的に電源電圧としてＶＤＭ／ＧＮＤを与え続ける場合に比べて低消費電力化を図ることができる。メモリセルアレイ１１０はデータのバックアップを行った後であればスイッチＳＷ２をオフにしてもデータを記憶することができ、またスイッチＳＷ２をオンにしてデータのリカバリーを行うことで、元の状態に戻すことができる。第２の状態とする場合は、７００μｓ程度と極めて短い期間に移行するとデータのバックアップ及びリカバリーに要する消費電力が大きいものの、期間Ｔ２超、例えば１．６ｍｓを超える期間であれば損益分岐時間を上回るため、半導体装置の低消費電力化に寄与することができる。
【００５９】
メモリセルＭＣが有するＳＲＡＭ１１１は、アイドル期間の消費電力が大きい。そのため、メモリセルアレイ１１０のパワーゲーティングは、損益分岐時間（ＢＥＴ：ｂｒｅａｋ−ｅｖｅｎ−ｔｉｍｅ）が短い。そのため数ｍｓの期間でのパワーゲーティングを行うことができる。
【００６０】
なお第２の状態に移行するためのキャッシュ１００へのアクセスがない期間として、１．６ｍｓを超える期間としている。別の言い方をすればキャッシュ１００へのアクセスがない期間が１．６ｍｓ超６０ｍｓ以下のとき、第２の状態となる。
【００６１】
スイッチＳＷ３及びＳＷ４のオン又はオフの制御は、第３のスイッチ制御信号によって制御される。第３のスイッチ制御信号は、パワーマネジメントユニット１５０より与えられる。なおスイッチＳＷ３及びＳＷ４は、スイッチＳＷ１、ＳＷ２と同様に、例えばｐチャネル型のトランジスタで構成することができる。
【００６２】
第３の状態では、第３のスイッチ制御信号によって、スイッチＳＷ３及びＳＷ４をオフにする。スイッチＳＷ３及びＳＷ４をオフにすることで、間欠的に、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０をパワーゲーティングすることができる。そのため、定常的に電源電圧としてＶＤＤ／ＧＮＤ、ＶＤＨ／ＶＤＬを与え続ける場合に比べて低消費電力化を図ることができる。周辺回路１２０及びバックアップ／リカバリー駆動回路１３０はデータの書き込みや読み出しを行わない場合、あるいはバックアップやリカバリーを行った後である場合であれば、電源電圧の供給を止めても問題ない。第３の状態とする場合は、７００μｓや１．６ｍｓといった６０ｍｓ以下の期間に移行すると配線の充放電に要する消費電力が大きいものの、期間Ｔ３超、例えば６０ｍｓを超える期間であれば損益分岐時間を上回るため、半導体装置の低消費電力化に寄与することができる。
【００６３】
メモリセルアレイ１１０に加えて、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０のパワーゲーティングを行う際のＢＥＴは、メモリセルアレイ１１０だけのＢＥＴに比べて長くなる。半導体装置は、ＢＥＴの短い第１の状態でのパワーゲーティングと、ＢＥＴが長い第２の状態のパワーゲーティングとを、アクセスがない期間の長短に応じて切り替えて行うことができる。
【００６４】
なお第３の状態に移行するためのキャッシュ１００へのアクセスがない期間として、６０ｍｓを超える期間としている。なお上限として１０ｓを超える場合は、以降もアクセスがないとして、半導体装置に電圧を与える電源電圧供給回路１８０への電源電圧の供給を停止し、半導体装置へのパワーゲーティングを行う構成としてもよい。
【００６５】
従って本発明の一態様は、低消費電力化を実現することができる。また本発明の一態様は、細粒度でのパワーゲーティングを実現できる。
【００６６】
＜パワーゲーティング時における状態の遷移について＞
次いで、第１乃至第３の状態の遷移について、図２を用いて説明する。また、図３乃至５では、第１乃至第３の状態時におけるキャッシュ１００の状態、及びデータのバックアップ時、及びリカバリー時において第１乃至第３のスイッチ制御信号（ＳＷＣＳ１乃至３）、及びパワーゲーティング信号（ＰＧＳ）を立ち上げるシーケンスについて説明する。
【００６７】
図２では、キャッシュ１００が取り得る状態について、通常動作（Ｅｘｅｃｕｔｅ）の状態をＣ１、スタンバイ（Ｓｔａｎｄｂｙと図示）の状態をＣ２、第１の状態（Ｆｌｏａｔｉｎｇ  Ｂｉｔｌｉｎｅ（ｍｏｄｅ１）と図示）をＣ３、第２の状態（ＭＣＡ  ＰＧ（ｍｏｄｅ２）と図示）をＣ４、第３の状態（ＭＣＡ＆Ｐｅｒｉ．ＰＧ（ｍｏｄｅ３）と図示）をＣ５として図示している。
【００６８】
通常動作Ｃ１は、キャッシュ１００でのデータの書き込み／読み出しを行う状態である。
【００６９】
スタンバイの状態Ｃ２は、キャッシュ１００でデータの書き込み／読み出しを行わない状態である。
【００７０】
定期的にＣＰＵ１６０からキャッシュ１００へのアクセスがある場合、通常動作Ｃ１とスタンバイの状態Ｃ２を繰り返す。
【００７１】
スタンバイの状態Ｃ２が継続し、キャッシュ１００へのアクセスがない状態が期間Ｔ１超、例えば７００μｓを超えると、第１の状態Ｃ３への遷移を行う。スタンバイの状態Ｃ２から第１の状態Ｃ３への遷移で、ビット線ＢＬ及び反転ビット線ＢＬＢを電気的に浮遊状態にする。この状態は、ビット線ＢＬ及び反転ビット線ＢＬＢと、プリチャージ電圧ＶＰｒｅｃを与える配線との間のスイッチＳＷ１をオフにした状態である。
【００７２】
なお、再度キャッシュ１００へのアクセスがあった場合はスイッチＳＷ１をオンにすることで元の状態であるスタンバイの状態Ｃ２となる。第１の状態Ｃ３からスタンバイの状態Ｃ２へは、ビット線ＢＬ及び反転ビット線ＢＬＢの充電に要する時間のみであり、極めて短い時間での移行が可能である。
【００７３】
なお第１の状態Ｃ３では、図３（Ａ）に示すように、スイッチＳＷ１をオフ、スイッチＳＷ２、ＳＷ３、ＳＷ４をオンにし、ビット線ＢＬ及び反転ビット線ＢＬＢを電気的に浮遊状態にする。
【００７４】
またスタンバイの状態Ｃ２から第１の状態Ｃ３への移行は、第１乃至第３のスイッチ制御信号及びデータ制御線ＤＥＬの電位を図３（Ｂ）に示すタイミングチャートで制御すればよい。
【００７５】
なおデータ制御線ＤＥＬの電位は、Ｈレベルでバックアップ又はリカバリー、Ｌレベルで保持が行われるとして説明する。なおデータ制御線ＤＥＬの電位は、ＶＤＤ／ＧＮＤの電圧で振幅するパワーゲーティング信号をバックアップ／リカバリー駆動回路１３０でＶＤＨ／ＶＤＬの電圧に昇圧（降圧）して得られるものである。従って、パワーゲーティング信号の変化は、データ制御線ＤＥＬの電位の変化でもって説明する。
【００７６】
また、第１乃至第３のスイッチ制御信号は、Ｈレベルでスイッチをオン、Ｌレベルでスイッチをオフするよう制御する。
【００７７】
図３（Ｂ）に示すタイミングチャートでは、データ制御線ＤＥＬの電位をＬレベルとする。第２、第３のスイッチ制御信号の電位をＨレベルとする。そして期間Ｔ１超、ここでは７００μｓ超のアクセスがないと、第１のスイッチ制御信号をＨレベルからＬレベルとする。そして、スイッチＳＷ１をオフにし、ビット線ＢＬ及び反転ビット線ＢＬＢを電気的に浮遊状態にする。キャッシュ１００へのアクセスがあると、第１のスイッチ制御信号をＬレベルからＨレベルとしてスイッチＳＷ１をオンにし、ビット線ＢＬ及び反転ビット線ＢＬＢをプリチャージ電圧ＶＰｒｅｃにする。
【００７８】
第１の状態Ｃ３が継続し、キャッシュ１００へのアクセスがない期間が期間Ｔ２超、例えば１．６ｍｓを超えると、第２の状態Ｃ４への遷移を行う。第１の状態Ｃ３から第２の状態Ｃ４への遷移では、ＳＲＡＭ１１１のデータを不揮発性記憶部１１２にバックアップした後、メモリセルアレイ１１０へのパワーゲーティングを行い、電源電圧の供給を停止した状態とする。この状態は、電位ＶＤＭを与える配線と、メモリセルアレイ１１０との間のスイッチＳＷ２をオフにした状態である。
【００７９】
なお、再度キャッシュ１００へのアクセスがあった場合は不揮発性記憶部１１２のデータをＳＲＡＭ１１１にリカバリーした後、スイッチＳＷ２をオンにし、スイッチＳＷ１をオンにして元の状態であるスタンバイの状態Ｃ２となる。第２の状態Ｃ４からスタンバイの状態Ｃ２へは、ビット線ＢＬ及び反転ビット線ＢＬＢの充電に要する時間の他、ＳＲＡＭ１１１への電源電圧の供給を再開する等に要する時間が加わるため、第１の状態Ｃ３からスタンバイの状態Ｃ２になるのに比べて比較的長い時間での移行となる。
【００８０】
なお第２の状態Ｃ４では、図４（Ａ）に示すように、スイッチＳＷ１、ＳＷ２をオフ、スイッチＳＷ３、ＳＷ４をオンにし、ビット線ＢＬ及び反転ビット線ＢＬＢを電気的に浮遊状態とし、メモリセルアレイ１１０への電源電圧の供給を停止する。
【００８１】
また第１の状態Ｃ３から第２の状態Ｃ４への移行は、第１乃至第３のスイッチ制御信号及びデータ制御線ＤＥＬの電位を図４（Ｂ）に示すタイミングチャートで制御すればよい。
【００８２】
図４（Ｂ）に示すタイミングチャートでは、第１のスイッチ制御信号の電位をＬレベル、第３のスイッチ制御信号の電位をＨレベルとする。そして期間Ｔ２超、ここでは１．６ｍｓを超えるアクセスがないと、データ制御線ＤＥＬをＬレベルからＨレベルとする。そしてＳＲＡＭ１１１のデータを不揮発性記憶部１１２にバックアップする。不揮発性記憶部１１２へのデータのバックアップ後、データ制御線ＤＥＬをＨレベルからＬレベルとし、バックアップしたデータを保持する。そしてメモリセルアレイ１１０への電源電圧の供給を停止するため、第２のスイッチ制御信号をＨレベルからＬレベルとし、スイッチＳＷ２をオフにする。
【００８３】
そしてキャッシュ１００へのアクセスがあると、データ制御線ＤＥＬをＬレベルからＨレベルとする。そして不揮発性記憶部１１２のデータをＳＲＡＭ１１１にリカバリーする。ＳＲＡＭ１１１へのデータのリカバリー後、メモリセルアレイ１１０への電源電圧の供給を再開するため、第２のスイッチ制御信号をＬレベルからＨレベルとし、スイッチＳＷ２をオンにする。そして第１のスイッチ制御信号をＬレベルからＨレベルとしてスイッチＳＷ１をオンにし、ビット線ＢＬ及び反転ビット線ＢＬＢをプリチャージ電圧ＶＰｒｅｃにする。
【００８４】
第２の状態Ｃ４が継続し、キャッシュ１００へのアクセスがない期間が期間Ｔ３超、例えば６０ｍｓを超えると、第３の状態Ｃ５への遷移を行う。第２の状態Ｃ４から第３の状態Ｃ５への遷移では、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０へのパワーゲーティングを行い、電源電圧の供給を停止した状態とする。この状態は、電位ＶＤＤを与える配線と周辺回路１２０との間のスイッチＳＷ３、及び電位ＶＤＨを与える配線とバックアップ／リカバリー駆動回路１３０との間のスイッチＳＷ４をオフにした状態である。
【００８５】
なお、再度キャッシュ１００へのアクセスがあった場合は、スイッチＳＷ３、ＳＷ４をオンにし、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０への電源電圧の供給を再開した後、続いて不揮発性記憶部１１２のデータをＳＲＡＭ１１１にリカバリーし、続いてスイッチＳＷ２をオンにし、続いてスイッチＳＷ１をオンにして元の状態であるスタンバイの状態Ｃ２となる。第３の状態Ｃ５からスタンバイの状態Ｃ２へは、ビット線ＢＬ及び反転ビット線ＢＬＢの充電に要する時間、及びＳＲＡＭ１１１への電源電圧の供給を再開する等に要する時間の他、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０内の配線の充電等に要する時間が加わるため、第２の状態Ｃ４からスタンバイの状態Ｃ２になるのに比べて比較的長い時間での移行となる。
【００８６】
なお第３の状態Ｃ５では、図５（Ａ）に示すように、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４をオフにし、ビット線ＢＬ及び反転ビット線ＢＬＢを電気的に浮遊状態、及びメモリセルアレイ１１０、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０への電源電圧の供給を停止する。
【００８７】
また第２の状態Ｃ４から第３の状態Ｃ５への移行は、第１乃至第３のスイッチ制御信号及びデータ制御線ＤＥＬの電位を図５（Ｂ）に示すタイミングチャートで制御すればよい。
【００８８】
図５（Ｂ）に示すタイミングチャートでは、データのバックアップ及び第２の状態Ｃ４となるまでは図４（Ｂ）での説明と同様である。第２の状態Ｃ４では、データ制御線ＤＥＬをＬレベル、第１のスイッチ制御信号の電位をＬレベル、第２のスイッチ制御信号の電位をＬレベル、第３のスイッチ制御信号の電位をＨレベルとする。そして期間Ｔ３超、ここでは６０ｍｓを超えるアクセスがないと、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０への電源電圧の供給を停止するため、第３のスイッチ制御信号をＨレベルからＬレベルとし、スイッチＳＷ３、ＳＷ４をオフにする。
【００８９】
そしてキャッシュ１００へのアクセスがあると、周辺回路１２０及びバックアップ／リカバリー駆動回路１３０への電源電圧の供給を再開するため、第３のスイッチ制御信号、および第４のスイッチ制御信号をＬレベルからＨレベルとする。そしてデータ制御線ＤＥＬをＬレベルからＨレベルとし、不揮発性記憶部１１２のデータをＳＲＡＭ１１１にリカバリーする。ＳＲＡＭ１１１へのデータのリカバリー後、メモリセルアレイ１１０への電源電圧の供給を再開するため、第２のスイッチ制御信号をＬレベルからＨレベルとし、スイッチＳＷ２をオンにする。そして第１のスイッチ制御信号をＬレベルからＨレベルとしてスイッチＳＷ１をオンにし、ビット線ＢＬ及び反転ビット線ＢＬＢをプリチャージ電圧ＶＰｒｅｃにする。
【００９０】
以上説明した、本発明の一態様の半導体装置では、キャッシュ１００へのアクセスがない期間の長短に応じて、複数の状態間を異ならせる。具体的には、第１乃至第３のスイッチ制御信号、及びパワーゲーティング信号を用いて、データのバックアップ及びリカバリーを図るとともに、ビット線及び反転ビット線を電気的に浮遊状態とすること、及びキャッシュ１００内の回路への電源電圧の供給を段階的に停止あるいは再開すること、を行う。従って本発明の一態様は、低消費電力化を実現することができる。
【００９１】
（実施の形態２）
本実施の形態では、図１で示したブロック図の構成について、より具体的な構成を示し説明する。また本実施の形態では、メモリセルの具体例について説明する。また本実施の形態では、プリチャージ回路の具体例について説明する。
【００９２】
＜半導体装置のブロック図の具体例＞
図６は、図１に示す半導体装置１０の構成を、さらに具体例したブロック図である。なお本実施の形態では、上記実施の形態１での説明と重複する構成の説明は省略し、前述の説明を援用するものとする。
【００９３】
半導体装置１０Ａは、キャッシュ２００と、パワーマネジメントユニット１５０と、ＣＰＵ１６０と、入出力インターフェース１７０と、電源電圧供給回路１８０と、バス１９０と、を有する。
【００９４】
キャッシュ２００は、メモリセルアレイ１１０、周辺回路１２０と、バックアップ／リカバリー駆動回路１３０と、スイッチＳＷ２乃至ＳＷ４と、を有する。
【００９５】
周辺回路１２０は、ローデコーダ１２１と、ロードライバー１２２と、書き込みドライバー１２３と、カラムデコーダ１２４と、センスアンプ１２５と、プリチャージ回路１２６と、ドライバー制御論理回路１２７と、出力ドライバー１２８と、を有する。
【００９６】
ローデコーダ１２１及びロードライバー１２２には、アドレス信号ＡＤＤＲ及びドライバー制御論理回路１２７から出力される制御信号が与えられる。ローデコーダ１２１及びロードライバー１２２は、ワード線ＷＬに与える信号、例えばワード信号を生成する機能を有する回路である。ローデコーダ１２１と、ロードライバー１２２とは、スイッチＳＷ３の制御によって、パワーゲーティングされ、機能の再開と停止が制御される。なお機能停止時においてロードライバー１２２は、ワード線ＷＬを低電源電位に保持した状態で保持することが好ましい。
【００９７】
書き込みドライバー１２３及びカラムデコーダ１２４には、アドレス信号ＡＤＤＲ及びドライバー制御論理回路１２７から出力される制御信号が与えられる。そして書き込みドライバー１２３は、カラムデコーダ１２４で選択されるビット線ＢＬ及び反転ビット線ＢＬＢに対して、入力される書き込みデータＷｄａｔａを与える機能、を有する回路である。
【００９８】
センスアンプ１２５は、カラムデコーダ１２４で選択されるビット線ＢＬ及び反転ビット線ＢＬＢの電位の変動を検知して、記憶されたデータを読み出すための機能、を有する回路である。
【００９９】
プリチャージ回路１２６は、ビット線ＢＬ及び反転ビット線ＢＬＢをプリチャージする機能、及びビット線ＢＬ及び反転ビット線ＢＬＢを等電位とする機能、を有する回路である。なおプリチャージ回路１２６は、上記実施の形態１で説明したスイッチＳＷ１を有し、プリチャージ電圧ＶＰｒｅｃを与えるとともに、ビット線ＢＬ及び反転ビット線ＢＬＢを電気的に浮遊状態とするための機能を有する回路である。プリチャージ回路１２６の構成例については、後で詳述する。
【０１００】
ドライバー制御論理回路１２７は、入力されるグローバルライト信号（ＧＷ）、バイトライト信号（ＢＷ）、チップイネーブル信号（ＣＥ）、クロック信号（ＣＬＫ）、第１のスイッチ制御信号（ＳＷＣＳ１）を基に、ローデコーダ１２１と、ロードライバー１２２と、書き込みドライバー１２３と、カラムデコーダ１２４と、センスアンプ１２５と、プリチャージ回路１２６とを制御する信号を生成する機能を有する回路である。ドライバー制御論理回路１２７は、スイッチＳＷ２の制御によって、パワーゲーティングされ、機能の再開と停止が制御される。
【０１０１】
出力ドライバー１２８は、センスアンプ１２５で得られるデータを基に読み出しデータＲｄａｔａを生成し、外部に出力する機能を有する回路である。
【０１０２】
メモリセルアレイ１１０をパワーゲーティングした後、周辺回路１２０が有する各回路は動作を停止した後に機能を停止する。機能の停止は、第３のスイッチ制御信号を制御して、スイッチＳＷ２をオフにすることで行われる。機能の再開は、スイッチＳＷ２をオンにして行うがスイッチＳＷ１をオンにするタイミングよりも先に行うことが好ましい。
【０１０３】
＜メモリセルの具体例＞
次いで図１で示したメモリセルの具体例について説明する。
【０１０４】
図７（Ａ）に示すメモリセルＭＣは、ＳＲＡＭ１１１と、不揮発性記憶部１１２とを有する。ＳＲＡＭ１１１は、トランジスタＭ１乃至Ｍ６を有する。不揮発性記憶部１１２は、トランジスタＯＭ１、ＯＭ２と、容量素子Ｃｐ１、Ｃｐ２とを有する。
【０１０５】
なお図７（Ａ）では、トランジスタＭ１とトランジスタＯＭ１との間のノードを、ノードＱとして図示している。またトランジスタＭ６とトランジスタＯＭ２との間のノードを、ノードＱＢとして図示している。またトランジスタＯＭ１と容量素子Ｃｐ１との間のノードを、ノードＳＮ１として図示している。またトランジスタＯＭ２と容量素子Ｃｐ２との間のノードを、ノードＳＮ２として図示している。
【０１０６】
また、図７（Ａ）に示すメモリセルＭＣには、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＢＬＢ、データ制御線ＤＥＬ、電源電位線Ｖ−ＶＤＭ、電源電位線Ｖ−ＶＳＳを図示している。なお電源電位線Ｖ−ＶＳＳは、ＧＮＤとする。ＧＮＤは、Ｌレベルという場合がある。
【０１０７】
ＳＲＡＭ１１１が有するトランジスタＭ１乃至Ｍ６は、半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）で構成される。また不揮発性記憶部１１２が有するトランジスタＯＭ１、ＯＭ２は、Ｓｉトランジスタに比べてオフ電流が低いトランジスタで構成される。
【０１０８】
なおＳｉトランジスタに比べてオフ電流が低いトランジスタとしては、半導体層に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が挙げられる。ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を極めて低くすることができる。ＯＳトランジスタについては、後の実施の形態で詳述する。
【０１０９】
図７（Ａ）に示すメモリセルＭＣの構成では、トランジスタＯＭ１、ＯＭ２を導通状態とすることで、ノードＱ、ＱＢの電位を、ノードＳＮ１、ＳＮ２に与えることができる。そしてトランジスタＯＭ１、ＯＭ２を非導通状態とすることで、電気的に浮遊状態となるノードＳＮ１、ＳＮ２に電位に応じた電荷を保持し続けることができる。この電荷の保持は、電源電圧の供給を停止しても継続して行うことができるため、メモリセルＭＣが有する不揮発性記憶部１１２を不揮発性とすることができる。
【０１１０】
なお電位を保持する期間において、トランジスタＯＭ１、ＯＭ２には、所定の電圧が供給され続けている場合がある。例えば、トランジスタＯＭ１、ＯＭ２のゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。またトランジスタＯＭ１、ＯＭ２のバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリセルＭＣの場合に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がメモリセルＭＣに供給されているとしても、実質的には、メモリセルＭＣは不揮発性であると表現することができる。
【０１１１】
なおＯＳトランジスタは、特に断りのない限りｎチャネル型のトランジスタとして説明する。そのため、トランジスタＯＭ１、ＯＭ２では、ゲートに与える信号がＨレベルのときにソースとドレインとの間が導通状態となり、Ｌレベルの信号のときに非導通状態となる。
【０１１２】
次いで、図７（Ａ）に示した回路図の動作について、図７（Ｂ）にタイミングチャートを示し説明する。図７（Ｂ）では、バックアップ（Ｂａｃｋｕｐ）、電源電圧の供給の停止（Ｐｏｗｅｒ−ｏｆｆ）、リカバリー（Ｒｅｃｏｖｅｒｙ）を行うＰＧシーケンス（Ｐｏｗｅｒ−Ｇａｔｉｎｇ  ｓｅｑｕｅｎｃｅ）について説明する。
【０１１３】
図７（Ｂ）に示すタイミングチャートによると、まず通常動作時（Ｎｏｒｍａｌ  ｏｐｅｒａｔｉｏｎ）にノードＱ、ＱＢにデータＤａｔａ、ＤａｔａＢが保持される。なお図７（Ｂ）では、データＤａｔａをＨレベルの電位、データＤａｔａＢをＬレベルの電位とする。
【０１１４】
バックアップ時では、まずデータ制御線ＤＥＬをＨレベルにし、トランジスタＯＭ１、ＯＭ２を導通状態にする。すると、ノードＱ、ＱＢと、ノードＳＮ１、ＳＮ２とが等電位となり、ノードＳＮ１、ＳＮ２にバックアップされる。なお図７（Ｂ）では、ノードＳＮ１にＨレベルの電位、ノードＳＮ２にＬレベルの電位が保持される。
【０１１５】
バックアップ動作が終了したら、電源電圧の供給を停止する。すなわち、電源電位線Ｖ−ＶＤＭの電位を電源電位線Ｖ−ＶＳＳと等電位、すなわちＬレベルにする。電源電位線Ｖ−ＶＤＭの電位の低下に伴い、ノードＱ、ＱＢの電位も低下する。一方でデータ制御線ＤＥＬをＬレベルにすることで、ノードＳＮ１、ＳＮ２の電位は保持される。
【０１１６】
そしてリカバリー時には、まずデータ制御線ＤＥＬをＨレベルにし、トランジスタＯＭ１、ＯＭ２を導通状態にする。すると、ノードＱとノードＳＮ１とが等電位となり、ノードＱＢとノードＳＮ２とが等電位となる。そのため、ノードＱと、ノードＱＢとでは電位差が生じる。この電位差が生じた状態で、電源電位線Ｖ−ＶＤＭの電位をＨレベルにする。すると、ノードＱ、ＱＢとが通常動作時の電位に戻る。
【０１１７】
以上のような、ＰＧシーケンスを経て、通常動作を再開することができる。
【０１１８】
＜プリチャージ回路の具体例＞
次いで図６で示したプリチャージ回路１２６の具体例について説明する。
【０１１９】
図８に示すプリチャージ回路１２６は、メモリセルＭＣに接続されたビット線ＢＬ及び反転ビット線ＢＬＢ毎に設けられる。プリチャージ回路１２６は、一例として、トランジスタｐＭ１乃至ｐＭ３を有する。トランジスタｐＭ１乃至ｐＭ３は、ｐチャネル型のトランジスタである。
【０１２０】
なおプリチャージ回路１２６は、図９に示すようにｎチャネル型のトランジスタｎＭ１乃至ｎＭ３としてもよい。あるいはプリチャージ回路１２６は、プリチャージ電圧ＶＰｒｅｃ以外の電圧をビット線および反転ビット線に与えることができる構成を有していてもよい。例えば、図１０に示すようにトランジスタｐＭ１乃至ｐＭ３の他、トランジスタｎＭ１乃至ｎＭ３を設け、リセット電圧ＶＲＥＳＥＴをリセット制御信号ＲＥＳＥＴの制御によって与える構成としてもよい。
【０１２１】
トランジスタｐＭ１乃至ｐＭ３のゲートには、プリチャージ制御信号ＰＲＥＣが与えられる。トランジスタｐＭ１乃至ｐＭ３を導通状態とすることで、ビット線ＢＬ及び反転ビット線ＢＬＢにプリチャージ電圧ＶＰｒｅｃを与えることができ、ビット線ＢＬと反転ビット線ＢＬＢを等電位にすることができる。また、トランジスタｐＭ１乃至ｐＭ３を非導通状態とすることで、ビット線ＢＬ及び反転ビット線ＢＬＢを電気的に浮遊状態とすることができる。
【０１２２】
＜バックアップ／リカバリー駆動回路の具体例＞
次いで図１で示したバックアップ／リカバリー駆動回路１３０の具体例について説明する。
【０１２３】
図１１に示すバックアップ／リカバリー駆動回路１３０は、インバータＩＮＶ１と、レベルシフタＬＳと、インバータＩＮＶ２と、トランジスタＩＳＯと、を有する。インバータＩＮＶ１には、電源電圧ＶＤＤ／ＧＮＤが与えられる。インバータＩＮＶ２には、電源電圧ＶＤＨ／ＶＤＬが与えられる。レベルシフタＬＳには、電源電圧ＶＤＤ／ＧＮＤ、電源電圧ＶＤＨ／ＶＤＬが与えられる。
【０１２４】
バックアップ／リカバリー駆動回路１３０では、パワーゲーティング信号ＰＧＳが入力される。パワーゲーティング信号ＰＧＳは、バッファとなるインバータＩＮＶ１を介してレベルシフタＬＳで昇圧（降圧）される。昇圧（降圧）されたパワーゲーティング信号ＰＧＳは、バッファとなるインバータＩＮＶ２を介してデータ制御線ＤＥＬに与えられる。データ制御線ＤＥＬの電位によって、不揮発性記憶部１１２が有する電荷を保持するためのトランジスタＯＭは、導通状態あるいは非導通状態に制御することができる。
【０１２５】
またトランジスタＩＳＯは、信号ＳＩｓｏｌａｔｅによってデータ制御線ＤＥＬを電位ＶＤＬにする機能を有する。当該構成とすることで、バックアップ／リカバリー駆動回路１３０がパワーゲーティングされている場合においても、トランジスタＩＳＯを用いてデータ制御線ＤＥＬを確実に電位ＶＤＬにすることができる。
【０１２６】
（実施の形態３）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。
【０１２７】
＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【０１２８】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【０１２９】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【０１３０】
例えばノードＦＮ２に４ビットのデータのデータ電圧を保持させる場合を考える。電源電圧を２Ｖ以上３．５Ｖ以下、保持容量を０．１ｆＦ、保持電圧の分布幅を３０ｍＶ未満、保持電圧の許容変動量を８０ｍＶ未満、とした場合、８５℃１０年間で保持電圧を許容変動量未満とするには、ノードＦＮ２からのリーク電流は０．０２５×１０−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．４２３×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセルＭＣは、上記スペックを満たすことで、８５℃において、１０年間データを保持することが可能になる。
【０１３１】
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【０１３２】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【０１３３】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【０１３４】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【０１３５】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【０１３６】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【０１３７】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【０１３８】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【０１３９】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【０１４０】
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１４１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１４２】
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１４３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１４４】
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１４５】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
【０１４６】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることをいう。
【０１４７】
＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。
【０１４８】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０１４９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１５０】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０１５１】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０１５２】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１５３】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１５４】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１５５】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１５６】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１５７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１５８】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５９】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１６０】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１６１】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１６２】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１６３】
次に、微結晶酸化物半導体膜について説明する。
【０１６４】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１６５】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１６６】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１６７】
次に、非晶質酸化物半導体膜について説明する。
【０１６８】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０１６９】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１７０】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１７１】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０１７２】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０１７３】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１７４】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０１７５】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０１７６】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０１７７】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１７８】
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
【０１７９】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する記憶装置に用いられるトランジスタの断面構造の一例について、図１２乃至１４を参照して説明する。本実施の形態で示すトランジスタの断面構造では、上記実施の形態２で説明したメモリセルの回路が有するトランジスタＭ１乃至Ｍ６と、トランジスタＯＭ１、ＯＭ２と、容量素子Ｃｐ１、Ｃｐ２と、各配線とについて図示する。
【０１８０】
図１２（Ａ）では、各素子の層構造についての模式図を示している。図１２（Ａ）に示す第１の層３１１は、Ｓｉトランジスタが設けられた層（ＳｉＦＥＴ  Ｌａｙｅｒと表記）である。第２の層３１２は、配線層が設けられた層（Ｗｉｒｉｎｇ  ｌａｙｅｒと表記）である。第３の層３１３は、ＯＳトランジスタが設けられた層（図中、ＯＳＦＥＴ  ｌａｙｅｒと表記）である。第４の層３１４は、容量素子が設けられた層（図中、Ｃｐ  ｌａｙｅｒと表記）である。
【０１８１】
図１２（Ｂ−１）乃至（Ｂ−４）は、図１２（Ａ）の第１乃至４の層３１１乃至３１４に対応するレイアウト図である。
【０１８２】
図１２（Ｂ−１）に示す第４の層３１４のレイアウト図では、データ制御線ＤＥＬ、容量素子ＣＰ１、容量素子Ｃｐ２に対応するレイアウト図である。
【０１８３】
図１２（Ｂ−２）に示す第３の層３１３のレイアウト図では、トランジスタＯＭ１、ＯＭ２に対応するレイアウト図である。
【０１８４】
図１２（Ｂ−３）に示す第２の層３１２のレイアウト図では、電源電位線Ｖ−ＶＳＳ、電源電位線Ｖ−ＶＤＭ、ビット線ＢＬ、反転ビット線ＢＬＢに対応するレイアウト図である。
【０１８５】
図１２（Ｂ−４）に示す第１の層３１１のレイアウト図では、トランジスタＭ１乃至Ｍ６に対応するレイアウト図である。
【０１８６】
図１２（Ａ）乃至（Ｂ−１）乃至（Ｂ−４）の構成とすることで半導体装置が有する記憶装置は、６個のトランジスタで構成される標準的なＳＲＡＭから面積増加がすることなく、データをバックアップ／リカバリ−できるメモリセルのレイアウト図を実現できる。
【０１８７】
次いで図１３では、図１２（Ａ）乃至（Ｂ−１）乃至（Ｂ−４）の一点鎖線Ｆ−Ｆ’における断面図、図１４では、図１２（Ａ）乃至（Ｂ−１）乃至（Ｂ−４）の一点鎖線Ｇ−Ｇ’における断面図を示している。
【０１８８】
図１３では、半導体基板４００、素子分離用絶縁膜４０２、ゲート絶縁層４１０、ゲート電極４１２、ゲート電極４１４、層間絶縁層４１６、配線層４２５、配線層４１８、配線層４２０、導電層４２２、層間絶縁層４２４、配線層４２３、導電層４２６、層間絶縁層４２８、配線層４３０、配線層４３２、配線層４３４、配線層４３６、配線層４３８、配線層４４０、層間絶縁層４４２、導電層４４４、配線層４４６、層間絶縁層４４８、半導体層４５２、ゲート絶縁層４５０、配線層４５４、ゲート電極４５６、層間絶縁層４５８、導電層４６０、導電層４６２、絶縁層４６４、導電層４６６、層間絶縁層４７２、配線層４７４、配線層４７６、層間絶縁層４７８および層間絶縁層４８０を示している。
【０１８９】
図１４では、半導体基板４００、素子分離用絶縁膜４０２、ゲート電極４１３、ゲート電極４１５、層間絶縁層４１６、層間絶縁層４２４、配線層４２７、配線層４２９、配線層４３１、導電層４３３、層間絶縁層４２８、配線層４３６、層間絶縁層４４２、層間絶縁層４４８、半導体層４５２、半導体層４５３、ゲート絶縁層４５０、ゲート電極４５６、層間絶縁層４５８、絶縁層４６４、導電層４６６、層間絶縁層４７２、層間絶縁層４７８、導電層４６７、配線層４７７および層間絶縁層４８０を示している。
【０１９０】
半導体基板４００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
【０１９１】
第１の層３１１のトランジスタは、素子分離用絶縁膜４０２により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０２の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
【０１９２】
ゲート絶縁層４１０は、熱処理を行い、半導体基板４００の表面に酸化した酸化シリコン膜を形成した後、選択的に一部をエッチングして、形成する。若しくは、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化ハフニウムなどの金属酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、形成する。
【０１９３】
ゲート電極４１２、ゲート電極４１３、ゲート電極４１４、ゲート電極４１５、配線層４１８、配線層４２０、導電層４２２、配線層４２３、導電層４２６、配線層４３０、配線層４２７、配線層４２９、配線層４３１、導電層４３３、配線層４３２、配線層４３４、配線層４３６、配線層４３８、配線層４４０、導電層４４４、配線層４４６、配線層４５４、ゲート電極４５６、導電層４６０、導電層４６２、導電層４６６、配線層４７４、配線層４７６、導電層４６７及び配線層４７７は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。形成方法は、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１９４】
層間絶縁層４１６、層間絶縁層４２４、層間絶縁層４２８、層間絶縁層４４２、層間絶縁層４４８、層間絶縁層４５８、絶縁層４６４、層間絶縁層４７２、層間絶縁層４７８および層間絶縁層４８０は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無機絶縁層としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。また、各絶縁層の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
【０１９５】
半導体層４５２及び半導体層４５３は、酸化物半導体を単層または積層して設ければよい。酸化物半導体は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物膜であり、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）を用いることができる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、ＡＬＤ法、蒸着法、塗布法などを用いることができる。
【０１９６】
ゲート絶縁層４５０は、無機絶縁層を、単層又は多層で形成することが好ましい。また、ゲート絶縁層４５０は、半導体層４５２及び半導体層４５３に酸素を供給する効果があるとより好ましい。
【０１９７】
図１３、１４の構成とすることで半導体装置が有する記憶装置は、電源電位線Ｖ−ＶＤＭと、トランジスタＯＭ１、ＯＭ２のチャネル形成領域とを積層して設けることができる。電源電位線Ｖ−ＶＤＭの電源電位は、記憶装置に電源電圧を供給を行う場合には高電源電位となる。この場合電源電位線Ｖ−ＶＤＭを、トランジスタＯＭ１、ＯＭ２のバックゲートとして用いることで、トランジスタＯＭ１、ＯＭ２のオン電流を大きくすることができる。一方で、電源電位線Ｖ−ＶＤＭの電源電位は、半導体装置に電源電圧を供給を行わない場合には低電源電位となる。この場合、トランジスタＯＭ１、ＯＭ２のバックゲートとして用いることで、トランジスタＴｒ１及びトランジスタＴｒ２のオフ電流が低いといった特性を阻害することはない。そのためトランジスタＯＭ１、ＯＭ２のオン電流を大きくし、オフ電流を低く保つことができる。
【０１９８】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０１９９】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２００】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２０１】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２０２】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２０３】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２０４】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２０５】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１５、図１６を用いて説明する。
【０２０６】
図１５（Ａ）では上述の実施の形態で説明し記憶装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２０７】
上記実施の形態５の図１２〜１４に示すようなトランジスタで構成される記憶装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２０８】
後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２０９】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２１０】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２１１】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２１２】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２１３】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２１４】
以上説明した電子部品は、上述の実施の形態で説明した記憶装置を含む構成とすることができる。そのため、低消費電力化が図られた電子部品を実現することができる。
【０２１５】
また、完成した電子部品の斜視模式図を図１５（Ｂ）に示す。図１５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１５（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した半導体装置７０４は、電子機器等の内部に設けられる。
【０２１６】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２１７】
図１６（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた携帯型の情報端末が実現される。
【０２１８】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１６（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１６（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２１９】
また、図１６（Ａ）に示す携帯型の情報端末は、図１６（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２２０】
図１６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２２１】
また、図１６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２２２】
更に、図１６（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２２３】
図１６（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置が設けられている。そのため、低消費電力化が図られた電子書籍が実現される。
【０２２４】
図１６（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたテレビジョン装置が実現される。
【０２２５】
図１６（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため低消費電力化が図られたスマートフォンが実現される。
【０２２６】
図１６（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。
【０２２７】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、低消費電力化が図られた電子機器が実現される。
【０２２８】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
【０２２９】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【０２３０】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０２３１】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０２３２】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０２３３】
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態２では、不揮発性記憶部１１２が有するトランジスタや、トランジスタＯＭ１、トランジスタＯＭ２などのトランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。例えば、本発明の一態様として、ＳＲＡＭ１１１が有するトランジスタや、トランジスタＭ１乃至Ｍ６などのトランジスタのチャネル形成領域、ソースドレイン領域などが、シリコンを有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、酸化物半導体、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、シリコンを有していなくてもよい。
【０２３４】
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０２３５】
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０２３６】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０２３７】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０２３８】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０２３９】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０２４０】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０２４１】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧とすると、電圧を電位に言い換えることができる。グラウンド電圧は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０２４２】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０２４３】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
【０２４４】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０２４５】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０２４６】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０２４７】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０２４８】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０２４９】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
【０２５０】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０２５１】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０２５２】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０２５３】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０２５４】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０２５５】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０２５６】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０２５７】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０２５８】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０２５９】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０２６０】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０２６１】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【実施例】
【０２６２】
上記実施の形態で説明した半導体装置を、実際に作製した。各種特性について測定した結果を以下に示す。
【０２６３】
図１７は、試作した半導体装置のチップ写真である。図１７のチップ写真において、メモリセルアレイを複数のサブアレイ５０１に分割して配置した。サブアレイの周辺には、周辺回路５０２、スイッチ５０３、バックアップ／リカバリー駆動回路５０４を配置した。
【０２６４】
図１７に示す半導体装置の各種スペックは、次の通りとした。Ｓｉトランジスタを１８０ｎｍ、ＯＳトランジスタを６０ｎｍのテクノロジーで作製した。また、メモリセルは、１ｋ  ｗｏｒｄ×３２ｂｉｔとして、３２ｋビットとした。周波数は、８５ＭＨｚとした。電源電圧はＶＤＤ／ＧＮＤを１．８／０Ｖとし、ＶＤＨ／ＶＤＬを２．５／−１Ｖとした。
【０２６５】
また図１８（Ａ）ではＳＲＡＭから不揮発性記憶部へのデータのバックアップ時、図１８（Ｂ）では不揮発性記憶部からＳＲＡＭへのデータのリカバリー時におけるＳｈｍｏｏプロットを示す。図１８（Ａ）、（Ｂ）は、要する時間と、データ制御線ＤＥＬに印加する電圧の大きさの相関について示したものである。
【０２６６】
図１８（Ａ）からわかるようにバックアップ時間を４５ｎｓと、電圧を２．５Ｖとしても、データのバックアップが問題なく行われることが確認できた。また、図１８（Ｂ）からわかるようにリカバリー時間を６７ｎｓと、電圧を２．０Ｖとしても、データのリカバリーが問題なく行われることが確認できた。これは、状態を切り替えるための期間に対して極めて短い期間であり、データのバックアップ及びリカバリーに要する時間は問題にならないほど小さいことを示している。
【０２６７】
また図１９では、実施の形態１で説明したスタンバイ状態（図中、Ｗ／Ｏ  ＰＧと表記）に比べて、第１の状態（図中、Ｗｉｔｈ  Ｂｉｔｌｉｎｅ  Ｆｌｏａｔｉｎｇ（１）と表記）、第２の状態（図中、（１）＋（３）と表記）、第３の状態（図中，（１）＋（２）＋（３）と表記）の他、周辺回路のみのパワーゲーティング時（図中、Ｗｉｔｈ  Ｐｅｒｉｐｈｅｒａｌ  ＰＧ（２）と表記）、メモリセルアレイのみのパワーゲーティング時（図中、Ｗｉｔｈ  Ａｒｒａｙ  ＰＧ（３）と表記）における、待機電力の変化について示したグラフである。
【０２６８】
図１９に示すように、第１の状態、第２の状態、第３の状態とすることによる消費電力削減の効果が高いことがわかった。メモリセルアレイのみのパワーゲーティング時にも消費電力の削減が図れるものの、ビット線を電気的に浮遊状態とすることと組み合わせることによる消費電力の低減が大きいことがわかる。
【０２６９】
図２０（Ａ）乃至（Ｃ）では、キャッシュへのアクセスはない期間、すなわちアイドル期間に対して、第１の状態、第２の状態、第３の状態が低消費電力化できるかについて表すグラフである。図２０（Ａ）乃至（Ｃ）では、横軸をアイドル期間（Ｉｄｌｅ  ｔｉｍｅ）、縦軸にリーク電力削減率（Ｌｅａｋａｇｅ  ｓａｖｉｎｇｓ）を示す。このリーク電力削減率が高いほど、低消費電力化できることを表す。
【０２７０】
なお第１の状態を「Ｂｉｔｌｉｎｅ  Ｆｌｏａｔｉｎｇ」と表記している。また第２の状態を「Ｂｉｔｌｉｎｅ  Ｆｌｏａｔｉｎｇ＋Ａｒｒａｙ  ＰＧ」と表記している。また第３の状態を「Ａｌｌ  Ｄｏｍａｉｎ  ＰＧ」と表記している。なお図２０（Ｂ）は、図２０（Ａ）における０ｍｓ乃至３ｍｓの期間を拡大したグラフである。また図２０（Ｃ）は、図２０（Ａ）における４５ｍｓ乃至６５ｍｓの期間を拡大したグラフである。
【０２７１】
図２０（Ａ）乃至（Ｃ）からわかるようにアイドル期間が７００μｓを境に、第１の状態とすることによるリーク電力削減率が増加していることがわかった。また、アイドル期間が１．５５ｍｓを境に、第１の状態とすることよりも第２の状態あるいは第３の状態とすることによるリーク電力削減率が増加していることがわかった。また、アイドル期間が５９．３ｍｓを境に、第２の状態とすることよりも第３の状態とすることによるリーク電力削減率が増加していることがわかった。
【０２７２】
上述のことを言い換えると、７００μｓ超１．６ｍｓ以下といった期間であれば第１の状態とすることによる低消費電力化の恩恵があることがわかった。また、１．６ｍｓ超６０ｍｓ以下といった期間であれば第２の状態とすることによる低消費電力化の恩恵があることがわかった。また、６０ｍｓを超える期間であれば、第３の状態とすることによる低消費電力化の恩恵が大きいことがわかった。従って、アイドル期間の長さに応じて状態を切り替えることが有効であることがわかった。
【０２７３】
また図２１には、アイドル期間をガンマ分布（Γ（α，λ））に従うと仮定して、スタンバイ状態の消費電力を１とした際の消費電力の大きさをグラフで示した。なお、ガンマ分布は、インターネット通信量の振る舞い（ポアソン過程）を記述するモデルとして知られている。
【０２７４】
図２１では、第１乃至第３の状態をアイドル期間に応じて切り替える、上記実施の形態の方式（ｗｉｔｈ  ｍｕｌｔｉｐｌｅ  ＰＧと図示）の他、第２の状態のみにパワーゲーティングする方式（ｗｉｔｈ  Ｂｉｔｌｉｎｅ  Ｆｌｏａｔｉｎｇ＋  ＰＧと図示）、第３の状態のみにパワーゲーティングする方式（ｗｉｔｈ  Ａｌｌ−Ｄｏｍａｉｎ  ＰＧと図示）を比較例として示す。図２１では、Γ（α，λ）の条件として、（１，０．１ｍ）、（１，０．５ｍ）、（１，１ｍ）、（２，２ｍ）、（１０，５ｍ）を示している。
【０２７５】
図２１からわかるように、上記実施の形態の方式はどの条件においても消費電力が大きくなることはなく、様々な条件下における消費電力を低減できる効果が最も高いことがわかった。
【符号の説明】
【０２７６】
Ｃ１    通常動作
Ｃ２    スタンバイ状態
Ｃ３    第１の状態
Ｃ４    第２の状態
Ｃ５    第３の状態
Ｃｐ１    容量素子
Ｃｐ２    容量素子
ＦＮ２    ノード
ＩＮＶ１    インバータ
ＩＮＶ２    インバータ
ＬＳ    レベルシフタ
ＩＳＯ    トランジスタ
Ｍ１    トランジスタ
Ｍ６    トランジスタ
ｍＭ１    トランジスタ
ｎＭ３    トランジスタ
ＯＭ１    トランジスタ
ＯＭ２    トランジスタ
ｐＭ１    トランジスタ
ｐＭ３    トランジスタ
Ｑ１    ノード
ＳＮ１    ノード
ＳＮ２    ノード
ＳＷ１    スイッチ
ＳＷ２    スイッチ
ＳＷ３    スイッチ
ＳＷ４    スイッチ
Ｔｒ１    トランジスタ
Ｔｒ２    トランジスタ
１０    半導体装置
１０Ａ    半導体装置
１００    キャッシュ
１１０    メモリセルアレイ
１１１    ＳＲＡＭ
１１２    不揮発性記憶部
１２０    周辺回路
１２１    ローデコーダ
１２２    ロードライバー
１２３    ドライバー
１２４    カラムデコーダ
１２５    センスアンプ
１２６    プリチャージ回路
１２７    ドライバー制御論理回路
１２８    出力ドライバー
１３０    バックアップ／リカバリー駆動回路
１５０    パワーマネジメントユニット
１６０    ＣＰＵ
１７０    入出力インターフェース
１８０    電源電圧供給回路
１９０    バス
３１１    層
３１２    層
３１３    層
３１４    層
４００    半導体基板
４０２    素子分離用絶縁膜
４１０    ゲート絶縁層
４１２    ゲート電極
４１３    ゲート電極
４１４    ゲート電極
４１５    ゲート電極
４１６    層間絶縁層
４１８    配線層
４２０    配線層
４２２    導電層
４２３    配線層
４２４    層間絶縁層
４２６    導電層
４２７    配線層
４２８    層間絶縁層
４２９    配線層
４３０    配線層
４３１    配線層
４３２    配線層
４３３    導電層
４３４    配線層
４３６    配線層
４３８    配線層
４４０    配線層
４４２    層間絶縁層
４４４    導電層
４４６    配線層
４４８    層間絶縁層
４５０    ゲート絶縁層
４５２    半導体層
４５３    半導体層
４５４    配線層
４５６    ゲート電極
４５８    層間絶縁層
４６０    導電層
４６２    導電層
４６４    絶縁層
４６６    導電層
４６７    導電層
４６８    導電層
４７２    層間絶縁層
４７４    配線層
４７６    配線層
４７７    配線層
４７８    層間絶縁層
４８０    層間絶縁層
５０１    サブアレイ
５０２    周辺回路
５０３    スイッチ
５０４    バックアップ／リカバリー駆動回路
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    半導体装置
８２１    配線層
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
【図１】
0006736296.tif 000002
【図２】
0006736296.tif 000003
【図３】
0006736296.tif 000004
【図４】
0006736296.tif 000005
【図５】
0006736296.tif 000006
【図６】
0006736296.tif 000007
【図７】
0006736296.tif 000008
【図８】
0006736296.tif 000009
【図９】
0006736296.tif 000010
【図１０】
0006736296.tif 000011
【図１１】
0006736296.tif 000012
【図１２】
0006736296.tif 000013
【図１３】
0006736296.tif 000014
【図１４】
0006736296.tif 000015
【図１５】
0006736296.tif 000016
【図１６】
0006736296.tif 000017
【図１７】
0006736296.tif 000018
【図１８】
0006736296.tif 000019
【図１９】
0006736296.tif 000020
【図２０】
0006736296.tif 000021
【図２１】
0006736296.tif 000022