(57)【特許請求の範囲】
【請求項１】
第１入力端子および第２入力端子と
前記第１入力端子に入力された信号と前記第２入力端子に入力された信号の差分に基づく差動出力信号を生成する差動増幅回路と、
Ｎチャネル型のトランジスタを出力トランジスタとするソースフォロア回路を含む第１出力回路と、
Ｐチャネル型のトランジスタを出力トランジスタとするソースフォロア回路を含む第２出力回路と、
前記第１出力回路の出力ノードおよび前記第２出力回路の出力ノードに接続された出力端子と、
前記差動出力信号を前記第１出力回路と前記第２出力回路の何れか一方に入力する選択回路と、を有する
ことを特徴とするＯＰアンプと、
前記ＯＰアンプの前記出力端子から出力された信号をサンプリングするスイッチトキャパシタ回路と、を備え、
前記ＯＰアンプの前記第２入力端子と前記出力端子とが接続され、
前記スイッチトキャパシタ回路は、前記ＯＰアンプの前記出力端子から出力された信号に基づく電荷を容量に充電するサンプリング期間と、前記サンプリング期間に前記容量に充電された電荷を保持するホールド期間とを交互に繰り返し、
前記選択回路は、前記ホールド期間において、前記第１入力端子に入力された信号の直流成分が閾値よりも小さい場合に、前記差動増幅回路の出力ノードを前記第１出力回路の入力ノードに接続し、前記第１入力端子に入力された信号の直流成分が前記閾値よりも大きい場合に、前記差動増幅回路の出力ノードを前記第２出力回路の入力ノードに接続し、前記サンプリング期間において、直前の前記ホールド期間における前記差動増幅回路の出力ノードと前記第１出力回路の入力ノードおよび前記第２出力回路の入力ノードとの接続関係を維持する
ことを特徴とする電子回路。
【請求項２】
第１入力端子および第２入力端子と
前記第１入力端子に入力された信号と前記第２入力端子に入力された信号の差分に基づく差動出力信号を生成する差動増幅回路と、
ＮＰＮ型のトランジスタを出力トランジスタとするエミッタフォロア回路を含む第１出力回路と、
ＰＮＰ型のトランジスタを出力トランジスタとするエミッタフォロア回路を含む第２出力回路と、
前記第１出力回路の出力ノードおよび前記第２出力回路の出力ノードに接続された出力端子と、
前記差動出力信号を前記第１出力回路と前記第２出力回路の何れか一方に入力する選択回路と、を有する
ことを特徴とするＯＰアンプと、
前記ＯＰアンプの前記出力端子から出力された信号をサンプリングするスイッチトキャパシタ回路と、を備え、
前記ＯＰアンプの前記第２入力端子と前記出力端子とが接続され、
前記スイッチトキャパシタ回路は、前記ＯＰアンプの前記出力端子から出力された信号に基づく電荷を容量に充電するサンプリング期間と、前記サンプリング期間に前記容量に充電された電荷を保持するホールド期間とを交互に繰り返し、
前記選択回路は、前記ホールド期間において、前記第１入力端子に入力された信号の直流成分が閾値よりも小さい場合に、前記差動増幅回路の出力ノードを前記第１出力回路の入力ノードに接続し、前記第１入力端子に入力された信号の直流成分が前記閾値よりも大きい場合に、前記差動増幅回路の出力ノードを前記第２出力回路の入力ノードに接続し、前記サンプリング期間において、直前の前記ホールド期間における前記差動増幅回路の出力ノードと前記第１出力回路の入力ノードおよび前記第２出力回路の入力ノードとの接続関係を維持する
ことを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＰアンプ、および上記ＯＰアンプを用いた電子回路に関し、例えば、温度調節器や流量調節器等の計装機器において、センサからのアナログ信号をディジタル信号に変換するアナログ／ディジタル変換回路の入力インターフェースとして用いられるバッファ回路用ＯＰアンプに関する。
【背景技術】
【０００２】
プラントやビルの空調設備等に設けられる温度調節器や流量調節器等の計装機器は、温度や流量等をセンサによって検出し、センサからの検出結果に基づいてフィードバック制御を行うことにより、制御対象の温度や流量が目標値になるように制御している。
【０００３】
一般に、計装機器は、アナログ信号をディジタル信号に変換するアナログ／ディジタル変換回路（以下、「Ａ／Ｄ変換回路」とも称する。）を備えており、Ａ／Ｄ変換回路によって、センサからのアナログ形式の検出信号をディジタル信号に変換し、そのディジタル信号を用いて各種データ処理を実行する。計装機器に搭載されるＡ／Ｄ変換回路としては、スイッチトキャパシタ回路を用いたΔΣ型のＡ／Ｄ変換回路等が知られている（例えば、特許文献１参照）。
【０００４】
計装機器では、上述したように取り込んだセンサの検出結果に基づいてフィードバック制御を行っているので、制御対象の温度や流量を高精度にコントロールするためには、センサの検出結果を確実に取り込み、且つＡ／Ｄ変換を高精度に行う必要がある。
例えば、スイッチトキャパシタ回路を用いたΔΣ型のＡ／Ｄ変換回路の場合、センサの出力信号に応じた電荷を入力容量に蓄積することによって、センサの検出結果をサンプリングし、そのサンプリング結果を用いてＡ／Ｄ変換を行っている。しかしながら、このようなスイッチトキャパシタ回路を用いたＡ／Ｄ変換回路の場合、センサの出力信号を入力容量に直接入力すると、センサの出力インピーダンスが大きいため、入力容量を十分に充電することができず、センサの検出結果を正確に取り込むことができない。
【０００５】
そこで、従来の計装機器では、センサとＡ／Ｄ変換回路の入力段のスイッチトキャパシタ回路との間に、ＯＰアンプから成るバッファ回路を設け、センサの出力信号を上記バッファ回路を介してスイッチトキャパシタ回路に入力していた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１８８０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
計装機器のＡ／Ｄ変換回路の入力段のバッファ回路として用いられるＯＰアンプは、センサの検出結果を確実に取り込むために、より小さい出力インピーダンスと、より広い出力電圧範囲が求められる。
【０００８】
しかしながら、一般なＣＭＯＳプロセスのＯＰアンプの場合、出力回路として、出力インピーダンスは小さいが出力電圧範囲の狭いソースフォロア回路、または出力電圧範囲は広いが出力インピーダンスが大きい（同サイズのトランジスタを用いたソースフォロア回路と比較して１０倍〜１００倍程度の出力インピーダンス）ソース接地回路が採用されており、小さい出力インピーダンスと広い出力電圧範囲とを両立するバッファ回路を実現することは容易ではない。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、本発明の目的は、ＯＰアンプを利用したバッファ回路の低出力インピーダンス化と出力電圧範囲の拡大を実現することにある。
【課題を解決するための手段】
【００１０】
本発明に係るＯＰアンプ（１，１Ａ）は、第１入力端子（ＩＮｎ）および第２入力端子（ＩＮｐ）と、第１入力端子に入力された信号と第２入力端子に入力された信号の差分に基づく差動出力信号を生成する差動増幅回路（１０）と、第１導電型のトランジスタ（ＭＮ１）を出力トランジスタとするソースフォロア回路またはエミッタフォロア回路を含む第１出力回路（１１）と、第２導電型のトランジスタ（ＭＰ１）を出力トランジスタとするソースフォロア回路またはエミッタフォロア回路を含む第２出力回路（１２）と、第１出力回路の出力ノードおよび第２出力回路の出力ノードに接続された出力端子（ＯＵＴ）と、差動出力信号を第１出力回路と第２出力回路の何れか一方に入力する選択回路（１３）とを有することを特徴とする。
【００１１】
上記ＯＰアンプにおいて、選択回路は、第１入力端子または第２入力端子に入力された信号の直流成分の大きさに応じて差動出力信号の入力先を切り替えてもよい。
【００１２】
本発明に係る電子回路は、第１入力端子と出力端子とが接続されたＯＰアンプ（１Ａ）と、ＯＰアンプの出力端子から出力された信号をサンプリングするスイッチトキャパシタ回路（２）とを備えることを特徴とする。
【００１３】
上記電子回路において、スイッチトキャパシタ回路は、ＯＰアンプの出力端子から出力された信号（Ｖｏｕｔ）に基づく電荷を容量（Ｃｉｎ）に充電するサンプリング期間（ＴΦ1）と、サンプリング期間に上記容量に充電された電荷を保持するホールド期間（ＴΦ2）とを交互に繰り返し、選択回路は、ホールド期間において、第１入力端子に入力された信号の直流成分が閾値（ＶＴ）よりも小さい場合に、差動増幅回路の出力ノード（ｎ０）を第１出力回路の入力ノード（ｎ１）に接続し、第１入力端子に入力された信号の直流成分が上記閾値よりも大きい場合に、差動増幅回路の出力ノードを第２出力回路の入力ノード（ｎ２）に接続し、サンプリング期間において、直前のホールド期間における差動増幅回路の出力ノードと第１出力回路の入力ノードおよび第２出力回路の入力ノードとの接続関係を維持してもよい。
【００１４】
なお、上記説明では、一例として、発明の構成要素に対応する図面上の参照符号を括弧を付して記載している。
【発明の効果】
【００１５】
以上説明したことにより、本発明によれば、ＯＰアンプを利用したバッファ回路の低出力インピーダンス化と出力電圧範囲の拡大が可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施の形態に係るＯＰアンプの構成を示す図である。
【図２】図２は、本発明の一実施の形態に係るＯＰアンプによってバッファ回路を構成した場合の一例を示す図である。
【図３】図３は、ＯＰアンプの回路構成を示す図である。
【図４】図４は、バッファ回路としてのＯＰアンプの出力電圧範囲を説明するための図である。
【図５】図５は、本発明の一実施の形態に係るＯＰアンプをスイッチトキャパシタ回路の入力バッファ回路として用いた電子回路を示す図である。
【図６】図６は、選択信号生成回路の回路構成を示す図である。
【図７】図７は、図６の選択信号生成回路を用いたＯＰアンプのタイミングチャートを示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図を参照して説明する。
【００１８】
≪ＯＰアンプ≫
図１は、本発明の一実施の形態に係るＯＰアンプの構成を示す図である。
図１に示されるように、ＯＰアンプ１は、入力端子ＩＮｎ，ＩＮｐ、差動増幅回路１０、選択回路１３、出力回路１１、１２、出力端子ＯＵＴを有している。
【００１９】
差動増幅回路１０は、入力端子ＩＮｎに入力された信号と入力端子ＩＮｐに入力された信号の差分に基づく差動出力信号を生成する回路である。
【００２０】
出力回路１１は、第１導電型（例えば、Ｎチャネル型）のトランジスタを出力トランジスタとするソースフォロア回路を含む回路である。出力回路１２は、第２導電型（例えば、Ｐチャネル型）のトランジスタを出力トランジスタとするソースフォロア回路を含む回路である。出力回路１１の出力ノードおよび出力回路１２の出力ノードは、出力端子ＯＵＴに夫々接続されている。
【００２１】
選択回路１３は、差動増幅回路１０によって生成された差動出力信号を、出力回路１１と出力回路１２の何れか一方に入力する回路である。
【００２２】
図２は、ＯＰアンプ１によってバッファ回路を構成した場合の一例を示す図である。
図２に示すように、ＯＰアンプ１は、差動増幅回路１０の反転入力端子（ＩＮｎ，−）とＯＰアンプ１の出力ノードとを短絡することにより、差動増幅回路１０の非反転入力端子（ＩＮｐ，＋）に信号Ｖｉｎを入力するバッファ回路（ボルテージフォロア）として機能させることができる。以下、差動増幅回路１０の反転入力端子と出力ノードとを短絡した回路を、「ボルテージフォロア１Ａ」と表記する。
【００２３】
図２に示すボルテージフォロア１Ａは、入力端子ＩＮｐに入力された入力信号Ｖｉｎの直流成分の大きさに応じて、ＯＰアンプの出力回路として、出力回路１１と出力回路１２のどちらを使用するかを切り替える機能を有する。
【００２４】
以下、ＯＰアンプ１の具体的な回路構成について説明する。ここでは、ＯＰアンプ１が、例えば、公知のＣＭＯＳプロセスによって半導体基板に形成された半導体集積回路として実現されているものとして説明する。
【００２５】
図３は、ＯＰアンプ１の回路構成を示す図である。
図３に示すように、差動増幅回路１０は、例えば、Ｐチャネル型のＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と称する。）ＭＰ３，ＭＰ４，ＭＰ５、およびＮチャネル型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と称する。）ＭＮ３，ＭＮ４，ＭＮ５から構成された差動入力回路１１０と、ＰＭＯＳトランジスタＭＰ６，ＭＰ７，ＭＰ８，ＭＰ９、およびＮＭＯＳトランジスタＭＮ６，ＭＮ７，ＭＮ８，ＭＮ９から構成されたカスコード増幅回路１１１と、ＰＭＯＳトランジスタＭＰ１０、ＮＭＯＳトランジスタＭＮ１０、容量Ｃ、および抵抗Ｒから構成されたソース接地増幅回路１１２とを含む。
【００２６】
差動増幅回路１０の出力ノードｎ０は、後述するスイッチ回路１３０の端子Ａに接続されている。
【００２７】
選択回路１３は、スイッチ回路１３０と選択信号１３１とを含む。スイッチ回路１３０は、差動増幅回路１０の出力ノードｎ０と出力回路１１の出力ノードｎ１および出力回路１２の出力ノードｎ２との間に設けられ、選択信号生成回路１３１から与えられた選択信号ＳＥＬに基づいて、差動増幅回路１０の出力ノードｎ０の接続先を、出力回路１１の出力ノードｎ１または出力回路１２の出力ノードｎ２に切り替える回路である。
【００２８】
選択信号生成回路１３１は、スイッチ回路１３０の接続先を切り替えるための選択信号ＳＥＬを生成する回路である。
例えば、ＯＰアンプ１を図２に示したボルテージフォロア１Ａとして使用する場合には、選択信号生成回路１３１は、入力端子ＩＮｐまたは入力端子ＩＮｎに入力された信号の直流成分の大きさに基づいて、選択信号ＳＥＬを生成する。選択信号ＳＥＬは、例えば２値の信号である。
【００２９】
より具体的には、選択信号生成回路１３１は、信号Ｖｉｎの直流成分が所定の閾値ＶＴよりも低い場合には、第１論理レベル（例えばＬｏｗレベル）の選択信号ＳＥＬをスイッチ回路１３０に与えることにより、差動増幅回路１０の出力ノードｎ０と出力回路１１の入力ノードｎ１を接続（スイッチ回路１３０の端子ａと端子ｂを接続）し、信号Ｖｉｎの直流成分が所定の閾値ＶＴよりも高い場合には、第２論理レベル（例えばＨｉｇｈレベル）の選択信号ＳＥＬをスイッチ回路１３０に与えることにより、差動増幅回路１０の出力ノードｎ０と出力回路１２の入力ノードｎ２を接続（スイッチ回路１３０の端子ａと端子ｃを接続）する。
【００３０】
出力回路１１は、上述したように、ＮＭＯＳトランジスタを出力トランジスタとするソースフォロア回路であり、例えば、ＮＭＯＳトランジスタＭＮ１と、ＮＭＯＳトランジスタＭＮ２とを含む。
【００３１】
ＮＭＯＳトランジスタＭＮ１は、出力トランジスタであり、そのドレイン電極が電源電圧としての固定電圧Ｖｄｄが供給される電源ラインＶｄｄに接続され、そのソース電極が出力端子ＯＵＴに接続され、そのゲート電極がスイッチ回路１３０の端子Ｂに接続されている。
【００３２】
ＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジスタＭＮ１の負荷であり、そのドレイン電極が出力端子ＯＵＴに接続され、そのソース電極が電源電圧としての固定電圧Ｖｓｓ（＜Ｖｄｄ）が供給される電源ラインＶｓｓに接続され、そのゲート電極にはバイアス電圧Ｖｂ１が印加されている。
【００３３】
出力回路１２は、上述したように、ＰＭＯＳトランジスタを出力トランジスタとするソースフォロア回路であり、例えば、ＰＭＯＳトランジスタＭＰ１と、ＰＭＯＳトランジスタＭＰ２とを含む。
【００３４】
ＰＭＯＳトランジスタＭＰ１は、出力トランジスタであり、そのドレイン電極が電源ラインＶｓｓに接続され、そのソース電極が出力端子ＯＵＴに接続され、そのゲート電極がスイッチ回路１３０の端子Ｃに接続されている。
【００３５】
ＰＭＯＳトランジスタＭＰ２は、ＰＭＯＳトランジスタＭＰ１の負荷であり、そのドレイン電極が出力端子ＯＵＴに接続され、そのソース電極が電源ラインＶｄｄに接続され、そのゲート電極にはバイアス電圧Ｖｂ２が印加されている。
【００３６】
上述した回路構成を有するボルテージフォロア１Ａによれば、入力信号Ｖｉｎの直流成分が閾値ＶＴよりも低い場合には、低電位側に広い出力電圧範囲を有するＮチャネル型の低出力インピーダンスのソースフォロア回路（出力回路１１）を利用し、入力信号Ｖｉｎの直流成分が閾値ＶＴよりも高い場合には、高電位側に広い出力電圧範囲を有するＰチャネル型の低出力インピーダンスのソースフォロア回路（出力回路１２）を利用するので、図４に示すように、ボルテージフォロア１Ａの出力電圧範囲を疑似的に広くすることができる。これにより、バッファ回路の低出力インピーダンス化と出力電圧範囲の拡大が可能となる。
【００３７】
なお、選択されていない方の出力回路は、出力トランジスタのゲート電極と能動負荷を構成する負荷トランジスタのゲート電極を、電源ラインＶｄｄまたは電源ラインＶｓｓに接続することにより、その出力回路の出力ノードを高インピーダンス状態にすればよい。例えば、出力回路１１が選択されている場合、選択されていない出力回路１２のＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極を電源ラインＶＤＤに接続すればよい。
【００３８】
≪応用例≫
次に、上述したＯＰアンプ１の適用例を示す。
図５は、本発明の一実施の形態に係るＯＰアンプ１をスイッチトキャパシタ回路の入力バッファ回路として用いた電子回路を示す図である。
【００３９】
図５に示される電子回路１００は、スイッチトキャパシタ回路としての積分回路２と、積分回路２の入力バッファ回路としてのボルテージフォロア１Ａとを含む。ここで、積分回路２とボルテージフォロア１Ａとは、例えば、公知のＣＭＯＳプロセスによって半導体基板に形成された１つのＩＣチップとして実現されているものとする。
【００４０】
積分回路２は、ボルテージフォロア１Ａの出力端子ＯＵＴから出力された信号Ｖｏｕｔをサンプリングし、積分するスイッチトキャパシタ回路であり、例えばΔΣ型のＡ／Ｄ変換回路の入力回路の一部を構成している。
【００４１】
具体的に、積分回路２は、ボルテージフォロア１Ａの出力端子ＯＵＴから出力された信号Ｖｏｕｔに応じた電荷を入力容量Ｃｉｎに充電するサンプリング期間ＴΦ1と、サンプリング期間に入力容量Ｃｉｎに充電された電荷を保持するホールド期間ＴΦ2とを交互に繰り返すことにより、信号Ｖｏｕｔを積分する。
【００４２】
より具体的には、積分回路２は、入力容量Ｃｉｎと、出力容量Ｃｉｎｔと、信号Ｖｏｕｔに応じた電荷を入力容量Ｃｉｎに充電するためのサンプリング用スイッチＳＷ１，ＳＷ３と、入力容量Ｃｉｎに蓄えられた電荷を保持し、後段の出力容量Ｃｉｎに転送するためのホールド用スイッチＳＷ２，ＳＷ４と、差動増幅回路２０とを含む。
【００４３】
サンプリング用スイッチＳＷ１，ＳＷ３は、信号Φ１によってオン／オフが制御され、ホールド用スイッチＳＷ２，ＳＷ４は、信号Φ２によってオン／オフが制御される。
【００４４】
積分回路２において、サンプリング期間ＴΦ1にサンプリング用スイッチＳＷ１，ＳＷ３をオンさせるとともにホールド用スイッチＳＷ２，ＳＷ４をオフさせ、ホールド期間ＴΦ2にサンプリング用スイッチＳＷ１，ＳＷ３をオンさせるとともにホールド用スイッチＳＷ２，ＳＷ４をオフさせるように、信号Φ１，Φ２を夫々の上記スイッチに入力することにより、信号Ｖｏｕｔが積分される。
【００４５】
ＯＰアンプ１は、上述したようにボルテージフォロアであり、積分対象の入力信号Ｖｉｎに応じた信号Ｖｏｕｔを出力する。
【００４６】
図５に示すＯＰアンプ１において、選択回路１３は、積分回路２のホールド期間ＴΦ2に、入力端子ＩＮｐに供給された入力信号Ｖｉｎの大きさを判定し、判定結果に応じてＯＰアンプ１の出力回路として出力回路１１と出力回路１２の何れか一方を選択するとともに、積分回路２のサンプリング期間ＴΦ1に、直前のホールド期間ＴΦ2での出力回路の選択結果を維持する。
【００４７】
具体的には、選択回路１３は、ホールド期間ＴΦ2において、入力信号Ｖｉｎの直流成分が閾値ＶＴよりも小さい場合に、差動増幅回路１０の出力ノードｎ０を出力回路１１の入力ノードｎ２に接続し、入力信号Ｖｉｎの直流成分が閾値ＶＴよりも大きい場合に、差動増幅回路１０の出力ノードｎ０を出力回路１２の入力ノードｎ２に接続するとともに、サンプリング期間ＴΦ1において、直前のホールド期間ＴΦ2における差動増幅回路１０の出力ノードｎ０と出力回路１２の入力ノードｎ２および出力回路１１の入力ノードｎ１との接続関係を維持する。
【００４８】
より具体的には、選択回路１３の選択信号生成回路１３１を、図６に示すような信号Φ２の立上りエッジ（または立下りエッジ）で動作するラッチ付きコンパレータＣＭＰを用いて構成することにより、選択回路１３を上記のように動作させることができる。
【００４９】
図７は、図６の選択信号生成回路１３１を用いたＯＰアンプ１のタイミングチャートを示す図である。同図では、信号Φ１がＨｉｇｈとなる期間をサンプリング期間ＴΦ1とし、信号Φ２がＨｉｇｈとなる期間をホールド期間ＴΦ2としている。また、信号Φ１，Φ２がハイレベルであるときに対応するスイッチがオンし、信号Φ１，Φ２がローレベルであるときに対応するスイッチがオフするものとしている。
【００５０】
図７に示すように、選択信号生成回路１３１を信号Φ２の立上りエッジで動作するラッチ付きコンパレータＣＭＰで構成することにより、ホールド期間ＴΦ2が開始されるタイミングにおいて、入力信号Ｖｉｎと閾値ＶＴとの比較結果に応じて選択信号ＳＥＬの論理レベルが更新され、サンプリング期間ＴΦ1において選択信号ＳＥＬの論理レベルが保持される。
【００５１】
これによれば、後段の積分回路２が信号Ｖｏｕｔを取り込むサンプリング期間ＴΦ1においてＯＰアンプ１の出力回路が切り替わることがないので、積分回路２に対する悪影響を抑えることができる。例えば、ＯＰアンプ１の出力回路の切り替わり時に信号Ｖｏｕｔの瞬間的な変動があったとしても、その切り替わりのタイミングにおいては積分回路２のサンプリング用スイッチＳＷ１がオフしているので、信号Ｖｏｕｔの瞬間的な変動が積分回路２に与える影響は限定的である。
【００５２】
以上、本発明に係るＯＰアンプによれば、当該ＯＰアンプをバッファ回路として用いることにより、バッファ回路の低出力インピーダンス化と出力電圧範囲の拡大を実現することが可能となる。
【００５３】
特に、スイッチトキャパシタ回路の入力バッファ回路として上記実施の形態に係るＯＰアンプ１を適用することにより、後段のスイッチトキャパシタ回路の動作に悪影響を与えることなく、スイッチトキャパシタ回路の性能を十分に発揮させることができる。
【００５４】
すなわち、積分回路２が、計装機器に搭載されるΔΣ型のＡ／Ｄ変換回路の入力回路の一部である場合に、低出力インピーダンスのＯＰアンプ１を積分回路２の入力バッファ回路として用いることにより、センサからの信号によって入力容量Ｃｉｎに十分に充電することができるので、センサからの信号を確実に取り込むことが可能となる。
【００５５】
また、ＯＰアンプ１の出力電圧範囲を疑似的に広くすることができるので、入力バッファ回路としてのＯＰアンプ１の出力電圧範囲によって、ΔΣ型のＡ／Ｄ変換回路の入力電圧範囲が制限されることを防ぐことができ、ΔΣ型のＡ／Ｄ変換回路の入力電圧範囲を広げることが可能となる。
【００５６】
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５７】
例えば、上記実施の形態において、ＯＰアンプ１が、公知のＣＭＯＳプロセスによって実現される場合を例示したが、バイポーラプロセス、Ｂｉ−ＣＭＯＳプロセス、およびヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）プロセス等の他の半導体製造プロセスによって実現してもよい。例えば、ＯＰアンプ１をバイポーラプロセスによって実現する場合には、ＮＭＯＳトランジスタＭＮ１，ＭＮ２を夫々ＮＰＮトランジスタに変更したエミッタフォロア回路によって出力回路１１を構成し、ＰＭＯＳトランジスタＭＰ１，ＭＰ２を夫々ＰＮＰトランジスタに変更したエミッタフォロア回路によって出力回路１２を構成してもよい。
【００５８】
また、上記実施の形態では、出力回路１１，１２の出力トランジスタ（ＮＭＯＳトランジスタＭＮ１，ＰＭＯＳトランジスタＭＰ１）の負荷として、能動負荷（ＮＭＯＳトランジスタＭＮ２，ＰＭＯＳトランジスタＭＰ２）を例示したが、出力回路１１，１２がソースフォロア回路を構成しているのであれば、上記の構成に限定されない。例えば、上記能動負荷の代わりに抵抗を用いてもよい。
【００５９】
また、上記実施の形態では、入力回路としてのＯＰアンプ１を接続するスイッチトキャパシタ回路として、ΔΣ型のＡ／Ｄ変換回路の入力回路を構成する積分回路２を例示したが、入力したアナログ信号に応じた電荷を一定周期毎に容量に蓄えるスイッチトキャパシタ回路であれば、上述の積分回路２に限定されない。例えば、積分回路２の代わりに、スイッチトキャパシタ型のコンパレータやスイッチトキャパシタフィルタ等であってもよい。
【００６０】
また、図２，５では、ＯＰアンプ１をバッファ回路（ボルテージフォロア）として機能させるために、差動増幅回路１０の反転入力端子（−）とＯＰアンプ１の出力端子ＯＵＴとをＩＣチップの外部で短絡する場合を例示したが、これに限られず、ＩＣチップの内側において入力端子ＩＮｎと出力端子ＯＵＴとを短絡させてもよい。
【符号の説明】
【００６１】
１…ＯＰアンプ、１Ａ…ボルテージフォロア、ＩＮｎ，ＩＮｐ…入力端子、ＯＵＴ…出力端子、１０…差動増幅回路、１１，１２…出力回路、１３…選択回路、１３０…スイッチ回路、１３１…選択信号生成回路、ｎ０，ｎ１，ｎ２…ノード、ＳＷ１，ＳＷ３…サンプリング用スイッチ、ＳＷ２，ＳＷ４…ホールド用スイッチ、Ｖｉｎ，Ｖｏｕｔ、Φ１，Φ２…信号、ＭＮ１〜ＭＮ１０…ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ１０…ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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