(57)【特許請求の範囲】
【請求項１】
入力ノードに印加された入力電圧を昇圧した昇圧電圧を生成して出力ノードに出力するチャージポンプ部と、前記チャージポンプ部の動作を制御する制御部と、を有する昇圧回路であって、
前記チャージポンプ部は、
第１のクロック信号に応じて前記出力ノードに電荷を蓄積するコンデンサと、
制御端で受けた第２のクロック信号に応じて前記入力ノードの電圧を取り込んで前記出力ノードに印加するトランスファーゲートと、を含み、
前記制御部は、
所定のモニタ期間内において前記昇圧電圧が目標電圧より大となる期間の合計時間の比率が第１の閾値以下となる場合には、前記第２のクロック信号のパルス電圧値を増加するクロック電圧調整部を有することを特徴とする昇圧回路。
【請求項２】
前記クロック電圧調整部は、前記モニタ期間内での前記合計時間の比率が前記第１の閾値よりも大きい第２の閾値以上となる場合には、前記第２のクロック信号のパルス電圧値を低下することを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記クロック電圧調整部は、前記モニタ期間内での前記合計時間の比率が第１の閾値以下となる場合には、前記第２のクロック信号のパルス電圧値を第１のパルス電圧値から、前記第１のパルス電圧値よりも高い第２のパルス電圧値に切り替え、前記モニタ期間内での前記合計時間の比率が前記第２の閾値以上となる場合には、前記第２のクロック信号のパルス電圧値を前記第２のパルス電圧値から前記第１のパルス電圧値に切り替えることを特徴とする請求項２記載の昇圧回路。
【請求項４】
前記制御部は、前記第１及び第２のクロック信号を生成し、前記昇圧電圧が目標電圧以下となる場合に前記第１及び第２のクロック信号を前記チャージポンプ部に供給する一方、前記昇圧電圧が前記目標電圧よりも大となる場合には前記チャージポンプ部への前記第１及び第２のクロック信号の供給を停止するクロック生成回路、を有することを特徴とする請求項３に記載の昇圧回路。
【請求項５】
前記クロック生成回路は、第１及び第２のゲートクロック信号を生成し、前記昇圧電圧が前記目標電圧以下となる場合に前記第１及び第２のゲートクロック信号を前記クロック電圧調整部に供給する一方、前記昇圧電圧が前記目標電圧よりも大となる場合には前記クロック電圧調整部への前記第１及び第２のゲートクロック信号の供給を停止することを特徴とする請求項４に記載の昇圧回路。
【請求項６】
前記クロック生成回路は、非活性化又は活性化を促す昇圧モード信号を受け、前記昇圧モード信号が前記非活性化を促す状態にある間は前記第１及び第２のクロック信号の生成を停止し、前記昇圧モード信号が非活性化を促す状態から活性化を促す状態に遷移したら前記第１及び第２のクロック信号の生成を開始することを特徴とする請求項５記載の昇圧回路。
【請求項７】
前記クロック電圧調整部は、前記昇圧モード信号が前記非活性化を促す状態から前記活性化を促す状態に遷移した時点では前記第２のクロック信号のパルス電圧値を前記第１のパルス電圧値にすることを特徴とする請求項６に記載の昇圧回路。
【請求項８】
前記クロック電圧調整部は、前記昇圧モード信号が前記非活性化を促す状態から前記活性化を促す状態に遷移した時点から、前記昇圧電圧が前記目標電圧より大となる時点までの期間に亘り、前記第２のクロック信号のパルス電圧値を前記第２のパルス電圧値にする
ことを特徴とする請求項６に記載の昇圧回路。
【請求項９】
前記クロック電圧調整部は、前記昇圧モード信号が前記非活性化を促す状態から前記活性化を促す状態に遷移した時点から所定期間経過するまでの間は前記第２のクロック信号のパルス電圧値を前記第１のパルス電圧値とし、前記所定期間の経過時点で前記昇圧電圧が前記目標電圧以下である場合には、前記昇圧電圧が前記目標電圧より大となるまで前記第２のクロック信号のパルス電圧を前記第２のパルス電圧値にすることを特徴とする請求項６に記載の昇圧回路。
【請求項１０】
夫々が入力ノード及び出力ノードを有し、自身の前記入力ノードに印加された入力電圧を昇圧した昇圧電圧を自身の出力ノードに生成する第１〜第ｎ（ｎは２以上の整数）のチャージポンプ回路が直列接続された構成を含むチャージポンプ部と、前記チャージポンプ部の動作を制御する制御部と、を有する昇圧回路であって、
前記第１〜第ｎのチャージポンプ回路の各々は、
第１のクロック信号に応じて自身の前記出力ノードに電荷を蓄積するコンデンサと、
ゲート端で受けた第２のクロック信号に応じて自身の前記入力ノードの電圧を取り込んで自身の前記出力ノードに印加するトランスファーゲートと、を含み、
前記制御部は、
所定のモニタ期間内において前記第ｎのチャージポンプ回路の前記出力ノードの前記昇圧電圧が目標電圧より大となる期間の合計時間の比率が第１の閾値以下となる場合には、前記第２のクロック信号のパルス電圧値を増加するクロック電圧調整部を有することを特徴とする昇圧回路。
【請求項１１】
前記クロック電圧調整部は、前記モニタ期間内での前記合計時間の比率が、前記第１の閾値よりも大きい第２の閾値以上となる場合には、前記第２のクロック信号のパルス電圧値を低下することを特徴とする請求項１０に記載の昇圧回路。
【請求項１２】
前記クロック電圧調整部は、前記モニタ期間内での前記合計時間の比率が第１の閾値以下となる場合には、前記第２のクロック信号のパルス電圧値を第１のパルス電圧値から、前記第１のパルス電圧値よりも高い第２のパルス電圧値に切り替え、前記モニタ期間内での前記合計時間の比率が前記第２の閾値以上となる場合には、前記第２のクロック信号のパルス電圧値を前記第２のパルス電圧値から前記第１のパルス電圧値に切り替えることを特徴とする請求項１１に記載の昇圧回路。
【請求項１３】
前記制御部は、前記第１及び第２のクロック信号を生成し、前記第ｎのチャージポンプ回路の前記出力ノードの前記昇圧電圧が目標電圧以下となる場合に前記第１及び第２のクロック信号を前記第１〜第ｎのチャージポンプ回路の各々に供給する一方、前記第ｎのチャージポンプ回路の前記出力ノードの前記昇圧電圧が前記目標電圧よりも大となる場合には前記第１〜第ｎのチャージポンプ回路各々への前記第１及び第２のクロック信号の供給を停止するクロック生成回路、を有することを特徴とする請求項１０〜１２のいずれか１に記載の昇圧回路。
【請求項１４】
前記クロック生成回路は、第１及び第２のゲートクロック信号を生成し、前記第ｎのチャージポンプ回路の前記出力ノードの前記昇圧電圧が前記目標電圧以下となる場合に前記第１及び第２のゲートクロック信号を前記クロック電圧調整部に供給する一方、前記第ｎのチャージポンプ回路の前記出力ノードの前記昇圧電圧が前記目標電圧よりも大となる場合には前記クロック電圧調整部への前記第１及び第２のゲートクロック信号の供給を停止することを特徴とする請求項１３に記載の昇圧回路。
【請求項１５】
前記第１のチャージポンプ回路の前記入力ノードに電源電圧が印加されており、前記第
ｎのチャージポンプ回路の前記出力ノードに電源供給ラインが接続されており、
前記クロック電圧調整部は、前記第１〜第ｎのチャージポンプ回路のうちの前段部の第１〜第ｍ（ｍは２以上ｎ未満の整数）のチャージポンプ回路に供給する前記第２のクロック信号に対してはパルス電圧値の切り替えは行わず、前記第１〜第ｎのチャージポンプ回路のうちの後段部の第（ｍ＋１）〜第ｎのチャージポンプ回路に供給する前記第２のクロック信号に対して前記第１のパルス電圧値から前記第２のパルス電圧値への切り替え又は前記第２のパルス電圧値から前記第１のパルス電圧値への切り替えを行うことを特徴とする請求項１２に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路、特に半導体装置内において電源電圧の昇圧を行う昇圧回路に関する。
【背景技術】
【０００２】
半導体装置としての例えば不揮発性半導体メモリは、データの書き込みを行う為の書込電圧として高電圧（数ボルト〜２０ボルト）を必要とする。そこで、不揮発性半導体メモリでは、外部から供給された比較的低電圧の電源電圧を、チャージポンプ回路等の昇圧回路にて昇圧させることにより、メモリセルに印加する書込電圧を生成するようにしている。
【０００３】
チャージポンプ回路としては、電荷の充放電を行うコンデンサと、当該コンデンサによって生成された電荷を出力ラインに移送する動作及びこの移送を停止する動作を繰り返すことにより出力ライン上の電圧を上昇させるトランスファーゲートと、を有するものが知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２４９０７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
かかるチャージポンプ回路で用いられるトランスファーゲートとしては、昇圧時の基板効果による閾値電圧の上昇分を考慮して、閾値電圧の低いＭＯＳ（Metal  Oxide  Semiconductor)トランジスタが採用される。
【０００６】
しかしながら、製造上のバラツキ等により、トランスファーゲートの閾値電圧が大となる方に遷移してしまうと、トランスファーゲートによる電荷の移送期間が短くなる場合がある。よって、この際、昇圧電圧を所望の電圧値に到らせるまでの期間が長くなり、その分だけチャージポンプ回路の動作期間を長くする必要がある。これにより、消費電力の増大を招くという問題が生じる。また、トランスファーゲートの閾値電圧が小となる方に遷移してしまうと、昇圧速度が速くなり過ぎる場合があり、この際、昇圧電圧に、所望の電圧値を中心としたリンギングが生じてしまうという問題が生じる。
【０００７】
そこで、本発明は、消費電力の増加を招くことなく、リンギングを抑制した昇圧電圧を生成することが可能な昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る昇圧回路は、入力ノードに印加された入力電圧を昇圧した昇圧電圧を生成して出力ノードに出力するチャージポンプ部と、前記チャージポンプ部の動作を制御する制御部と、を有する昇圧回路であって、前記チャージポンプ部は、第１のクロック信号に応じて前記出力ノードに電荷を蓄積するコンデンサと、制御端で受けた第２のクロック信号に応じて前記入力ノードの電圧を取り込んで前記出力ノードに印加するトランスファーゲートと、を含み、前記制御部は、所定のモニタ期間内において前記昇圧電圧が前記目標電圧より大となる期間の合計時間の比率が第１の閾値以下となる場合には、前記第２のクロック信号のパルス電圧値を増加するクロック電圧調整部を有する。
【０００９】
また、本発明に係る昇圧回路は、夫々が入力ノード及び出力ノードを有し、自身の前記入力ノードに印加された入力電圧を昇圧した昇圧電圧を自身の出力ノードに生成する第１〜第ｎ（ｎは２以上の整数）のチャージポンプ回路が直列接続された構成を含むチャージポンプ部と、前記チャージポンプ部の動作を制御する制御部と、を有する昇圧回路であって、前記第１〜第ｎのチャージポンプ回路の各々は、第１のクロック信号に応じて自身の前記出力ノードに電荷を蓄積するコンデンサと、ゲート端で受けた第２のクロック信号に応じて自身の前記入力ノードの電圧を取り込んで自身の前記出力ノードに印加するトランスファーゲートと、を含み、前記制御部は、所定のモニタ期間内において前記第ｎのチャージポンプ回路の前記出力ノードの前記昇圧電圧が前記目標電圧より大となる期間の合計時間の比率が第１の閾値以下となる場合には、前記第２のクロック信号のパルス電圧値を増加するクロック電圧調整部を有する。
【発明の効果】
【００１０】
本発明においては、第１のクロック信号に応じて出力ノードに電荷を蓄積するコンデンサと、制御端で受けた第２のクロック信号に応じて入力ノードの電圧を取り込んで出力ノードに印加するトランスファーゲートと、を含むチャージポンプ部を以下のように制御する。すなわち、所定のモニタ期間内において、出力ノードの電圧が目標電圧より大となる期間の合計時間の比率が第１の閾値以下となる場合、つまりチャージポンプ部が昇圧動作を実行している期間が比較的長い場合に、第２のクロック信号のパルス電圧値を増加するのである。
【００１１】
よって、第２のクロック信号のパルス電圧値が増加するとトランスファーゲートのオン抵抗が低下するので、例え製造上のバラツキによりトランスファーゲートの閾値電圧が大となる方に変動した場合でも、チャージポンプ部による昇圧動作の実行期間の増大を抑えることが可能となる。これにより、消費電力の低減を図ることが可能となる。また、第２のクロック信号のパルス電圧値を増加する直前では、トランスファーゲートのオン抵抗が高くなっているので、チャージポンプ部による昇圧速度が抑えられる。よって、例え製造上のバラツキによりトランスファーゲートの閾値電圧が小となる方に変動した場合でも、リンギングを抑えた良好な昇圧電圧を生成すことが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る昇圧回路１００の構成を示すブロック図である。
【図２】昇圧回路１００の内部動作の一例を示すタイムチャートである。
【図３】容量クロック信号ＣＫ１及びＣＫ２、ゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａ各々の波形の一例を示す波形図である。
【図４】デューティモニタ回路２５の回路構成を示す回路図である。
【図５】デューティモニタ回路２５の内部動作の一例を示すタイムチャートである。
【図６】電圧切替回路２８の内部構成の一例を示す回路図である。
【図７】チャージポンプ部１０の内部構成の一例を示すブロック図である。
【図８】チャージポンプ回路ＣＰ１〜ＣＰｎ各々の回路構成を示す回路図である。
【図９】本発明に係る昇圧回路１００の他の構成を示すブロック図である。
【図１０】容量クロック信号ＣＫ１及びＣＫ２、ゲートクロック信号ＣＫ１Ｐ、ＣＫ２Ｐ、ＣＫ１Ｂ及びＣＫ２Ｂの波形の一例を示す波形図である。
【図１１】チャージポンプ部１０Ａの内部構成の一例を示すブロック図である。
【図１２】昇圧回路１００の内部動作の他の一例を示すタイムチャートである。
【図１３】デューティモニタ回路２５内に含まれるＢＳＴ出力回路の一例を示す回路図である。
【図１４】昇圧回路１００の内部動作の他の一例を示すタイムチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１４】
図１は、本発明に係る昇圧回路１００の構成を示すブロック図であり、図２は、昇圧回路１００の内部動作の一例を示すタイムチャートである。
【００１５】
昇圧回路１００は、半導体ＩＣチップ内に形成されており、電源電圧ＶＣＣを昇圧した昇圧電圧ＶＥＰを生成しこれを電源供給ラインＬＬに出力する。この際、電源供給ラインＬＬには、この電源供給ラインＬＬから電源電圧（ＶＥＰ）を受けて動作する内部回路が接続されている。尚、この内部回路が例えばフラッシュメモリのような不揮発性半導体メモリである場合には、当該不揮発性半導体メモリは、昇圧電圧ＶＥＰに基づきデータ書込又はデータ消去電圧を生成して、メモリセルのソース線又はワード線に供給する。
【００１６】
図１に示すように、昇圧回路１００は、電源電圧ＶＣＣを昇圧した昇圧電圧ＶＥＰを生成してこれを電源供給ラインＬＬに印加するチャージポンプ部１０と、当該チャージポンプ部１０の制御を行う制御部２０と、を有する。
【００１７】
制御部２０は、分圧抵抗２１、比較器２２、参照電圧生成回路２３、タイミング制御回路２４、デューティモニタ回路２５、発振回路２６、昇圧クロック信号生成回路２７及び電圧切替回路２８を含む。
【００１８】
分圧抵抗２１は、その一端が電源供給ラインＬＬに接続されている抵抗Ｒ１と、抵抗Ｒ１の他端にその一端が接続されており他端に接地電圧ＧＮＤが印加されている抵抗Ｒ２とを有する。分圧抵抗２１は、電源供給ラインＬＬの電圧を分圧し、その分圧電圧をモニタ電圧Ｖｆとして比較器２２に供給する。
【００１９】
参照電圧生成回路２３は、昇圧電圧ＶＥＰの電圧値の目標となる目標電圧ＶＴを、分圧抵抗２１で分圧した場合に得られるであろう電圧値と等しい電圧値を有する参照電圧ＶＲＦを生成し、これを比較器２２に供給する。
【００２０】
比較器２２は、参照電圧ＶＲＦとモニタ電圧Ｖｆとの大小比較を行うことにより、昇圧電圧ＶＥＰが目標電圧ＶＴより大となったか否かを判定する。比較器２２は、図２に示すように、昇圧電圧ＶＥＰが目標電圧ＶＴ以下であると判定している期間中は論理レベル０、昇圧電圧ＶＥＰが目標電圧ＶＴより大であると判定している期間中は論理レベル１の目標電圧到達信号ＳＡＯを生成する。比較器２２は、当該目標電圧到達信号ＳＡＯを、タイミング制御回路２４、デューティモニタ回路２５及び昇圧クロック信号生成回路２７に供給する。
【００２１】
タイミング制御回路２４は、昇圧回路１００の非活性化を促す論理レベル０の昇圧モード信号ＰＲＧが供給されている間は、昇圧制御の非実行期間を示す論理レベル０の昇圧制御期間信号ＣＰＨＶを生成する。引き続き、タイミング制御回路２４は、昇圧モード信号ＰＲＧが論理レベル０の状態から、昇圧回路１００の活性化を促す論理レベル１の状態に遷移したか否かを判定する。ここで、昇圧モード信号ＰＲＧが論理レベル１の状態に遷移したと判定した場合、タイミング制御回路２４は、この遷移時点の後、最初に目標電圧到達信号ＳＡＯが論理レベル０から論理レベル１に遷移した時点から、昇圧制御の実行期間を示す論理レベル１の昇圧制御期間信号ＣＰＨＶを生成する。タイミング制御回路２４は、昇圧制御期間信号ＣＰＨＶをデューティモニタ回路２５に供給する。
【００２２】
発振回路２６は、活性化を促す論理レベル１の昇圧モード信号ＰＲＧが供給されている間に亘り発振動作を行い、図２に示すように、所定の発振周波数を有する基準クロック信号ＯＳＣを生成する。一方、非活性化を促す論理レベル０の昇圧モード信号ＰＲＧが供給されている間は、発振回路２６は、その発振動作を停止し、その間、図２に示すように、論理レベル０固定の基準クロック信号ＯＳＣを生成する。発振回路２６は、この基準クロック信号ＯＳＣをデューティモニタ回路２５及び昇圧クロック信号生成回路２７に供給する。
【００２３】
昇圧クロック信号生成回路２７は、昇圧電圧ＶＥＰが目標電圧ＶＴ以下であることを示す論理レベル０の目標電圧到達信号ＳＡＯが供給されている間だけ、基準クロック信号ＯＳＣに基づき、図３（ａ）に示すような容量クロック信号ＣＫ１及びＣＫ２、ゲートクロック信号ＣＫ１Ｐ及びＣＫ２Ｐを生成する。容量クロック信号ＣＫ１及びＣＫ２、ゲートクロック信号ＣＫ１Ｐ及びＣＫ２Ｐは、互いに同一周波数であり、且つ最大ピーク電圧が電源電圧ＶＣＣであり、最小ピーク電圧が接地電圧ＧＮＤとなるパルス電圧値ａ１のクロック信号である。また、容量クロック信号ＣＫ１及びＣＫ２は、互いに立ち上がりエッジ部及び立ち下がりエッジ部の位相が異なっている。また、容量クロック信号ＣＫ１及びゲートクロック信号ＣＫ２Ｐは互いに位相が反転しており、容量クロック信号ＣＫ２及びゲートクロック信号ＣＫ１Ｐは互いに位相が反転している。昇圧クロック信号生成回路２７は、容量クロック信号ＣＫ１及びＣＫ２をチャージポンプ部１０に供給し、ゲートクロック信号ＣＫ１Ｐ及びＣＫ２Ｐを電圧切替回路２８に供給する。
【００２４】
尚、昇圧クロック信号生成回路２７は、昇圧電圧ＶＥＰが目標電圧ＶＴより大きいことを示す論理レベル１の目標電圧到達信号ＳＡＯが供給されている間は、上記した各クロック信号（ＣＫ１、ＣＫ２、ＣＫ１Ｐ、ＣＫ２Ｐ）のチャージポンプ部１０及び電圧切替回路２８への供給を停止する。
【００２５】
図４は、デューティモニタ回路２５の回路構成を示す回路図であり、図５は、デューティモニタ回路２５の内部動作の一例を示すタイムチャートである。
【００２６】
図４において、単パルス生成回路ＯＮ１は、遅延回路ＤＬ、インバータＩＶ０及びアンドゲートＡＮ０を含む。遅延回路ＤＬは入力された２値（論理レベル０又は１）の信号を所定期間だけ遅延した遅延信号をインバータＩＶ０に供給する。インバータＩＶ０は、かかる遅延信号の論理レベルを反転させた反転信号をアンドゲートＡＮ０に供給する。アンドゲートＡＮ０は、当該反転信号と、遅延回路ＤＬに入力された信号との論理積結果を示す信号を単パルス信号として出力する。遅延回路ＤＬ、インバータＩＶ０及びアンドゲートＡＮ０からなる回路は、入力された信号が論理レベル０の状態から論理レベル１の状態に遷移したときに所定期間だけ論理レベル１となり、その他の期間は論理レベル０の状態を維持する単パルス信号を生成する。
【００２７】
かかる構成により、単パルス生成回路ＯＮ１は、図２に示すように昇圧モード信号ＰＲＧが論理レベル０の状態から論理レベル１に遷移した時点から所定期間の間だけ論理レベル１の状態となり、その他の期間は論理レベル０となるパルス状のリセット信号を生成し、これをノアゲートＮＲ１に供給する。インバータＩＶ１は、昇圧モード信号ＰＲＧの論理レベルを反転させた信号をリセット信号としてノアゲートＮＲ１に供給する。ノアゲートＮＲ１は、インバータＩＶ１又は単パルス生成回路ＯＮ１から論理レベル１のリセット信号が供給された場合にだけ、カウンタのリセットを促す論理レベル０のリセット信号をカウンタＣＮ１のリセット端子Ｒに供給する。
【００２８】
カウンタＣＮ１は、例えば１６進カウンタであり、基準クロック信号ＯＳＣのパルス数をカウントして、そのカウント値を４ビットのカウントビットＱ０〜Ｑ３として出力する。カウンタＣＮ１は、自身のリセット端子Ｒに論理レベル０のリセット信号が供給された場合には、そのカウント値をゼロ、つまりカウントビットＱ０〜Ｑ３の値を”００００”に初期化する。その後、リセット信号が論理レベル１に遷移したら、カウンタＣＮ１は、引き続き基準クロック信号ＯＳＣのパルス数のカウントを行う。この際、カウント値が、４ビットで表される最大値、つまり”１１１１”に到達したら、カウンタＣＮ１は、次の基準クロック信号ＯＳＣの１パルスに応じて、そのカウント値を”００００”に戻し、引き続き基準クロック信号ＯＳＣのパルスのカウントを行う。尚、カウンタＣＮ１のカウント値が”００００”から”１１１１”に到るまでの期間が、図２に示すモニタ期間ＭＳとなる。ここで、カウントビットＱ０〜Ｑ３のうちのＱ０は最下位ビット（ＬＳＢ）であり、Ｑ３が最上位ビット（ＭＳＢ）である。
【００２９】
インバータＩＶ２は、カウンタＣＮ１の最上位ビットであるカウントビットＱ３の論理レベルを反転させた反転ＭＳＢカウントビットＱｎを、単パルス生成回路ＯＮ２、インバータＩＶ３及びアンドゲートＡＮ１に供給する。更に、インバータＩＶ２は、反転ＭＳＢカウントビットＱｎをＤフリップフロップＤ１及びＤ２各々のクロック入力端に供給する。
【００３０】
単パルス生成回路ＯＮ２は、単パルス生成回路ＯＮ１と同様な回路（ＤＬ、ＩＶ０、ＡＮ０）からなる。単パルス生成回路ＯＮ２は、反転ＭＳＢカウントビットＱｎが論理レベル０の状態から論理レベル１に遷移した時点から所定期間の間だけ論理レベル１の状態となり、その他の期間は論理レベル０となるパルス状のリセット信号を生成し、これをノアゲートＮＲ２に供給する。インバータＩＶ４は、昇圧制御期間信号ＣＰＨＶの論理レベルを反転させた信号をリセット信号としてノアゲートＮＲ２に供給する。ノアゲートＮＲ２は、インバータＩＶ４又は単パルス生成回路ＯＮ２から論理レベル１のリセット信号が供給された場合にだけ、カウンタのリセットを促す論理レベル０のリセット信号ＲＥＳをカウンタＣＮ２のリセット端子Ｒに供給する。
【００３１】
インバータＩＶ５は、目標電圧到達信号ＳＡＯの論理レベルを反転させた反転目標電圧到達信号をアンドゲートＡＮ２に供給する。
【００３２】
アンドゲートＡＮ２は、反転目標電圧到達信号が論理レベル１の状態にある間だけ、基準クロック信号ＯＳＣを基準クロック信号ＯＳＣＤとしてカウンタＣＮ２のクロック端子に供給する。つまり、アンドゲートＡＮ２は、図２に示すように、目標電圧到達信号ＳＡＯが論理レベル０の状態にある場合にだけ基準クロック信号ＯＳＣを基準クロック信号ＯＳＣＤとしてカウンタＣＮ２のクロック端子に供給するのである。
【００３３】
カウンタＣＮ２は、例えば１６進カウンタであり、基準クロック信号ＯＳＣＤのパルス数をカウントし、そのカウント値を４ビットのカウントビットＱＤ０〜ＱＤ３として出力する。カウンタＣＮ２は、自身のリセット端子Ｒに論理レベル０のリセット信号ＲＥＳが供給された場合には、そのカウント値をゼロ、つまりカウントビットＱＤ０〜ＱＤ３の値を”００００”に初期化する。その後、リセット信号が論理レベル１に遷移したら、カウンタＣＮ２は、引き続き、基準クロック信号ＯＳＣＤのパルス数のカウントを行う。この際、カウント値が４ビットで表される最大値、つまり”１１１１”に到達したら、カウンタＣＮ２は、その後の基準クロック信号ＯＳＣＤの１パルスに応じて、そのカウント値を”００００”に戻し、引き続き基準クロック信号ＯＳＣのパルスのカウントを行う。尚、カウントビットＱＤ０〜ＱＤ３のうちのＱＤ０は最下位ビット（ＬＳＢ）であり、ＱＤ３が最上位ビット（ＭＳＢ）である。
【００３４】
カウンタＣＮ２は、カウントビットＱＤ３の論理レベルと同一論理レベルを示す第１デューティ信号ＤＴＹ１をＤフリップフロップＤ１の入力端Ｄに供給する。
【００３５】
ノアゲートＮＲ３は、カウンタＣＮ２のカウントビットＱＤ２及びＱＤ３が共に論理レベル０となる場合にだけ論理レベル１となり、カウントビットＱＤ２又はＱＤ３が論理レベル１となる場合には論理レベル０となる第２デューティ信号ＤＴＹ２を生成する。ノアゲートＮＲ３は、第２デューティ信号ＤＴＹ２をＤフリップフロップＤ２の入力端Ｄに供給する。
【００３６】
単パルス生成回路ＯＮ３は、単パルス生成回路ＯＮ１と同様な回路（ＤＬ、ＩＶ０、ＡＮ０）からなる。単パルス生成回路ＯＮ３は、昇圧制御期間信号ＣＰＨＶが論理レベル０から論理レベル１に遷移した時点から所定期間の間だけ論理レベル１となり、その他の期間は論理レベル０となるパルス状のリセット信号を生成し、これをノアゲートＮＲ４に供給する。
【００３７】
インバータＩＶ６は、このデューティモニタ回路２５の出力信号としての電圧切替信号ＢＳＴの論理レベルを反転させた反転電圧切替信号を単パルス生成回路ＯＮ４に供給する。
【００３８】
単パルス生成回路ＯＮ４は、単パルス生成回路ＯＮ１と同様な回路（ＤＬ、ＩＶ０、ＡＮ０）からなる。単パルス生成回路ＯＮ４は、反転電圧切替信号が論理レベル０から論理レベル１に遷移した時点から所定期間の間だけ論理レベル１となり、その他の期間は論理レベル０となるパルス状のリセット信号を生成し、これをノアゲートＮＲ４に供給する。
【００３９】
ノアゲートＮＲ４は、単パルス生成回路ＯＮ３又はＯＮ４から論理レベル１のリセット信号が供給された場合にだけ、Ｄフリップフロップのリセットを促す論理レベル０のリセット信号ＣＬＲをＤフリップフロップＤ１〜Ｄ４各々のリセット端子Ｒに供給する。
【００４０】
ＤフリップフロップＤ１は、反転ＭＳＢカウントビットＱｎの立ち上がりエッジのタイミング、つまり論理レベル０から論理レベル１への遷移タイミングで第１デューティ信号ＤＴＹ１を取り込んで保持する。ＤフリップフロップＤ１は、この取り込んで保持した第１デューティ信号ＤＴＹ１を次段のＤフリップフロップＤ３の入力端Ｄに供給する。
【００４１】
インバータＩＶ３及びノアゲートＮＲ５は、電圧切替信号ＢＳＴが論理レベル０の状態にある間だけ、反転ＭＳＢカウントビットＱｎ、つまりカウンタＣＮ１のカウントビットＱ３の論理レベルを反転させた信号を、ＤフリップフロップＤ３のクロック入力端に供給する。
【００４２】
ＤフリップフロップＤ３は、電圧切替信号ＢＳＴが論理レベル０の状態にある間だけ、ＤフリップフロップＤ１から供給された第１デューティ信号ＤＴＹ１を、反転ＭＳＢカウントビットＱｎの立ち上がりエッジのタイミングで取り込んで保持する。ＤフリップフロップＤ３は、この取り込んで保持した第１デューティ信号ＤＴＹ１を第１監視デューティ信号ＤＵ１としてアンドゲートＡＮ３に供給する。
【００４３】
ＤフリップフロップＤ２は、反転ＭＳＢカウントビットＱｎの立ち上がりエッジのタイミングで第２デューティ信号ＤＴＹ２を取り込んで保持する。ＤフリップフロップＤ２は、この取り込んで保持した第２デューティ信号ＤＴＹ２を次段のＤフリップフロップＤ４の入力端Ｄに供給する。
【００４４】
アンドゲートＡＮ１は、電圧切替信号ＢＳＴが論理レベル１である間だけ、反転ＭＳＢカウントビットＱｎをＤフリップフロップＤ４のクロック入力端に供給する。
【００４５】
ＤフリップフロップＤ４は、電圧切替信号ＢＳＴが論理レベル０の状態にある間だけ、ＤフリップフロップＤ２から供給された第２デューティ信号ＤＴＹ２を、反転ＭＳＢカウントビットＱｎの立ち上がりエッジのタイミングで取り込んで保持する。ＤフリップフロップＤ４は、この取り込んで保持した第２デューティ信号ＤＴＹ２の論理レベルを反転させた信号を第２監視デューティ信号ＤＵ２としてアンドゲートＡＮ３に供給する。
【００４６】
尚、ＤフリップフロップＤ１〜Ｄ４は、ノアゲートＮＲ４から供給された論理レベル０のリセット信号ＣＬＲに応じて、その保持内容を論理レベル０の状態にリセットする。
【００４７】
アンドゲートＡＮ３は、第１監視デューティ信号ＤＵ１及び第２監視デューティ信号ＤＵ２が共に論理レベル１である場合にだけ、ゲートクロック信号のパルス電圧値として第２のパルス電圧値ａ２を指定する論理レベル１の電圧切替信号ＢＳＴを生成する。また、アンドゲートＡＮ３は、第１監視デューティ信号ＤＵ１及び第２監視デューティ信号ＤＵ２のうちの少なくとも一方が論理レベル０となる場合には、ゲートクロック信号のパルス電圧値として第１のパルス電圧値ａ１を指定する論理レベル０の電圧切替信号ＢＳＴを生成する。アンドゲートＡＮ３は、当該電圧切替信号ＢＳＴを電圧切替回路２８に供給する。
【００４８】
上記した構成により、デューティモニタ回路２５は、基準クロック信号ＯＳＣにおけるクロックパルスの１６周期分を図２に示すモニタ期間ＭＳとし、モニタ期間ＭＳ毎に、先ず第１デューティ信号ＤＴＹ１及び第２デューティ信号ＤＴＹ２を求める。つまり、デューティモニタ回路２５は、各モニタ期間ＭＳ内において目標電圧到達信号ＳＡＯが論理レベル１となる期間の合計時間が基準クロック信号ＯＳＣのパルスの８周期以上となる場合には、図５に示すように、論理レベル１の第１デューティ信号ＤＴＹ１を生成する。また、デューティモニタ回路２５は、各モニタ期間ＭＳ内において目標電圧到達信号ＳＡＯが論理レベル１となる期間の合計時間が基準クロック信号ＯＳＣのパルスの３周期以下となる場合には、図５に示すように、論理レベル１の第２デューティ信号ＤＴＹ２を生成する。
【００４９】
ここで、図５に示すように、昇圧制御期間信号ＣＰＨＶが論理レベル０から論理レベル１に遷移すると、基準クロック信号ＯＳＣのパルスの１６周期毎に、反転ＭＳＢカウントビットＱｎには論理レベル０から論理レベル１の状態に遷移する、いわゆる立ち上がりエッジ部が表れる。この際、図４に示すＤフリップフロップＤ１及びＤ３、インバータＩＶ３、ノアゲートＮＲ５及びアンドゲートＡＮ３からなる回路は、当該第１デューティ信号ＤＴＹ１が論理レベル１であるか否かを判定し、論理レベル１であると判定したら電圧切替信号ＢＳＴを論理レベル０から論理レベル１に切り替える。その後、ＤフリップフロップＤ２及びＤ４、アンドゲートＡＮ１及びＡＮ３からなる回路により、第２デューティ信号ＤＴＹ２が論理レベル１であるか否かを判定し、論理レベル１であると判定したら、電圧切替信号ＢＳＴを論理レベル０に切り替えると共に、ＤフリップフロップＤ１〜Ｄ４をリセットする。
【００５０】
上記した構成により、デューティモニタ回路２５は、昇圧モード信号ＰＲＧが論理レベル０の状態にある間は、ゲートクロック信号のパルス電圧値として上記したパルス電圧値ａ１を指定する論理レベル０の電圧切替信号ＢＳＴを生成する。その後、昇圧モード信号ＰＲＧが論理レベル０から論理レベル１に遷移したら、デューティモニタ回路２５は、昇圧制御期間信号ＣＰＨＶが昇圧制御の実行期間中を表す論理レベル１である期間に亘り、以下の動作を行う。
【００５１】
つまり、デューティモニタ回路２５は、先ず、図２に示すように、モニタ期間ＭＳ毎に、その周期内において目標電圧到達信号ＳＡＯが論理レベル１となる期間の合計時間と、論理レベル０となる期間の合計時間とを基準クロック信号ＯＳＣに基づいて測定する。
【００５２】
そして、デューティモニタ回路２５は、各モニタ期間ＭＳ内において、目標電圧到達信号ＳＡＯが論理レベル１となる期間の合計時間と、目標電圧到達信号ＳＡＯが論理レベル０となる期間の合計時間との比、いわゆるデューティ比を求める。ここでは、当該デューティ比として、モニタ期間ＭＳ毎に、モニタ期間ＭＳ内において目標電圧到達信号ＳＡＯが論理レベル１となる期間の合計時間の比率を求めるものとする。尚、後述するように、目標電圧到達信号ＳＡＯが論理レベル０となる場合にはチャージポンプ部１０が活性化してチャージポンプを行う一方、目標電圧到達信号ＳＡＯが論理レベル１となる場合にはチャージポンプ部１０が非活性状態となり、チャージポンプを停止する。よって、以降、モニタ期間ＭＳ内において目標電圧到達信号ＳＡＯが論理レベル０となる期間の合計時間をチャージポンプ実行期間と称し、モニタ期間ＭＳ内において目標電圧到達信号ＳＡＯが論理レベル１となる期間の合計時間をチャージポンプ停止期間と称する。
【００５３】
次に、デューティモニタ回路２５は、モニタ期間ＭＳ毎に、当該モニタ期間ＭＳ内でのチャージポンプ停止期間の比率が第１の閾値ＴＨ１以下となるか、或いは第１の閾値ＴＨ１よりも大きい第２の閾値ＴＨ２以上となるかを判定する。尚、第１の閾値ＴＨ１は、チャージポンプ実行期間内でチャージポンプ部１０が消費する電力量が所定の許容電力量を超えない程度のチャージポンプ実行期間を示す値に設定されている。また、第２の基準値ＴＨ２は、昇圧電圧ＶＥＰに生じるオーバーシュートの量が所定の許容電圧範囲内に収まる程度のチャージポンプ実行期間を示す値に設定されている。
【００５４】
そして、デューティモニタ回路２５は、モニタ期間ＭＳ内におけるチャージポンプ停止期間の比率が第１の閾値ＴＨ１以下であると判定した場合には、電圧切替信号ＢＳＴを論理レベル０から論理レベル１に切り替える。また、デューティモニタ回路２５は、モニタ期間ＭＳにおけるチャージポンプ停止期間の比率が第２の閾値ＴＨ２以上であると判定した場合には、電圧切替信号ＢＳＴを論理レベル１から論理レベル０に切り替える。
【００５５】
つまり、デューティモニタ回路２５は、モニタ期間ＭＳ毎に、その周期内でのチャージポンプ停止期間の比率が第１の閾値ＴＨ１以下となる場合には、電圧切替信号ＢＳＴを論理レベル０から論理レベル１に切り替える。つまり、デューティモニタ回路２５は、電圧切替信号ＢＳＴを、第１のパルス電圧値ａ１を指定する論理レベル０の状態から、第１の電圧値よりも大なる第２のパルス電圧値ａ２を指定する論理レベル１に切り替えるのである。
【００５６】
また、デューティモニタ回路２５は、モニタ期間ＭＳ内でのチャージポンプ停止期間の比率が第２の閾値ＴＨ２以上となる場合には、電圧切替信号ＢＳＴを、第２のパルス電圧値ａ２を指定する論理レベル１の状態から、第１のパルス電圧値ａ１を指定する論理レベル０の状態に切り替えるのである。尚、デューティモニタ回路２５は、各モニタ期間ＭＳでの当該チャージポンプ停止期間の比率が第１の閾値ＴＨ１より大であり且つ第２の閾値ＴＨ２未満である場合には、その直前までの電圧切替信号ＢＳＴの状態を維持する。
【００５７】
デューティモニタ回路２５は、上記のように生成した電圧切替信号ＢＳＴを電圧切替回路２８に供給する。
【００５８】
図６は、かかる電圧切替回路２８の内部構成の一例を示す回路図である。ブースト回路ＢＴは、電源電圧ＶＣＣに基づき当該電源電圧ＶＣＣの電圧値よりも高電圧のブースト電源電圧ＶＢＳＴを生成し、これをセレクタＳＥＬに供給する。セレクタＳＥＬは、電圧切替信号ＢＳＴが論理レベル０を示す場合には電源電圧ＶＣＣをアンプＡＭ１の電源端子に供給する一方、電圧切替信号ＢＳＴが論理レベル１を示す場合にはブースト電源電圧ＶＢＳＴをアンプＡＭ１及びＡＭ２各々の電源端子に供給する。アンプＡＭ１及びＡＭ２は、例えばボルテージフォロワ構成のオペアンプからなる。
【００５９】
アンプＡＭ１は、ゲートクロック信号ＣＫ１Ｐが論理レベル０となっている期間中は自身の接地端子に印加されている接地電圧ＧＮＤを有し、ゲートクロック信号ＣＫ１Ｐが論理レベル１となっている期間中は自身の電源端子に印加されている電圧を有する２値の信号を、ゲートクロック信号ＣＫ１Ａとして生成する。
【００６０】
アンプＡＭ２は、ゲートクロック信号ＣＫ２Ｐが論理レベル０となっている期間中は自身の接地端子に印加されている接地電圧ＧＮＤを有し、ゲートクロック信号ＣＫ２Ｐが論理レベル１となっている期間中は自身の電源端子に印加されている電圧を有する２値の信号を、ゲートクロック信号ＣＫ２Ａとして生成する。
【００６１】
上記した構成により電圧切替回路２８は、電圧切替信号ＢＳＴが論理レベル０を示す場合には、昇圧クロック信号生成回路２７から供給されたゲートクロック信号ＣＫ１Ｐ及びＣＫ２Ｐをそのままゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａとして生成する。つまり、この際、電圧切替回路２８は、図３（ｂ）に示すようにパルス電圧値ａ１（ＶＣＣ−ＧＮＤ）を有する２値（論理レベル０又は１）のゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａを生成する。一方、電圧切替信号ＢＳＴが論理レベル１を表す場合には、電圧切替回路２８は、これらゲートクロック信号ＣＫ１Ｐ及びＣＫ２Ｐ各々のパルス電圧値ａ１（ＶＣＣ−ＧＮＤ）よりも大なる、図３（ｃ）に示すようなパルス電圧値ａ２（ＶＢＳＴ−ＧＮＤ）を有するゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａを生成する。尚、ゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａ各々の周波数及び位相は、ゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａ各々の周波数及び位相と同一である。電圧切替回路２８は、上記したゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａをチャージポンプ部１０に供給する。
【００６２】
図７は、チャージポンプ部１０の内部構成の一例を示すブロック図である。図７に示すように、チャージポンプ部１０は、直列に接続されたｎ個のチャージポンプ回路ＣＰ１〜ＣＰｎ（ｎは２以上の整数）を有する。チャージポンプ回路ＣＰ１〜ＣＰｎの各々は同一回路構成からなる。
【００６３】
図８は、チャージポンプ回路ＣＰ１〜ＣＰｎ各々の回路構成を示す回路図である。チャージポンプ回路ＣＰ１〜ＣＰｎの各々は、入力ノードＩＮ、出力ノードＯＵＴ、第１クロック入力端ＣＬＫ１及び第２クロック入力端ＣＬＫ２と、ｎチャネルＭＯＳ型のトランジスタＭＮＴ及びＭＮＧ、コンデンサＣＮＧ及びＣＮＴを有する。
【００６４】
トランスファーゲートとしてのトランジスタＭＮＴのソース端は入力ノードＩＮに接続されており、そのドレイン端は出力ノードＯＵＴに接続されている。トランジスタＭＮＴの制御端としてのゲート端には、補助トランスファーゲートとしてのトランジスタＭＮＧのドレイン端が接続されている。トランジスタＭＮＧのソース端は入力ノードＩＮに接続されており、ゲート端は出力ノードＯＵＴに接続されている。
【００６５】
コンデンサＣＮＴは、ｎチャネルＭＯＳ型のトランジスタのソース端及びドレイン端同士を接続した構成からなり、ソース端及びドレイン端同士の接続点がコンデンサＣＮＴの一端となり、当該トランジスタのゲート端がコンデンサＣＮＴの他端となる。つまり、図８に示す回路では、コンデンサＣＮＴは、その一端が第１クロック入力端ＣＬＫ１に接続されており、他端が出力ノードＯＵＴに接続されたチャージポンプ用のコンデンサとして機能する。
【００６６】
コンデンサＣＮＧは、ｎチャネルＭＯＳ型のトランジスタのソース端及びドレイン端同士を接続した構成からなり、ソース端及びドレイン端同士の接続点がコンデンサの一端となり、当該トランジスタのゲート端がコンデンサの他端となる。つまり、図８に示す回路では、コンデンサＣＮＧは、その一端が第２クロック入力端ＣＬＫ２に接続されており、他端がトランジスタＭＮＴのゲート端に接続された、ゲートチャージ用のコンデンサである。
【００６７】
図８に示すチャージポンプ回路ＣＰでは、第１のコンデンサとしてのコンデンサＣＮＴが、第１クロック入力端ＣＬＫ１に供給された第１のクロック信号としての容量クロック信号ＣＫ１又はＣＫ２に応じて、出力ノードＯＵＴに電荷を蓄積させ、これにより当該出力ノードＯＵＴの電圧を昇圧する。また、チャージポンプ回路ＣＰでは、第２のコンデンサとしてのコンデンサＣＮＧが、第２クロック入力端ＣＬＫ２に供給される第２のクロック信号としてのゲートクロック信号ＣＫ１Ａ又はＣＫ２Ａに応じて、トランジスタＭＮＴのゲート端に電荷を蓄積させ、これにより当該ゲート端の電圧を昇圧する。更に、補助トランスファーゲートとしてのトランジスタＭＮＧは、出力ノードＯＵＴの電圧に応じて、入力ノードＩＮの電圧をトランジスタＭＮＴのゲート端に重畳する。これにより、トランスファーゲートとしてのトランジスタＭＮＴは、自身のゲート端の電圧が閾値電圧を超えるとオン状態となり、入力ノードＩＮの電圧を出力ノードＯＵＴに印加する。
【００６８】
ここで、図７に示すチャージポンプ部１０では、直列接続されたチャージポンプ回路ＣＰ１〜ＣＰｎのうちの先頭のチャージポンプ回路ＣＰ１の入力ノードＩＮに電源電圧ＶＣＣが印加されており、当該チャージポンプ回路ＣＰ１の出力ノードＯＵＴが次段のチャージポンプ回路ＣＰ２の入力ノードＩＮに接続されている。更に、チャージポンプ回路ＣＰ（ｋ）（ｋは３〜ｎの整数）の入力ノードＩＮには、チャージポンプ回路ＣＰ（ｋ−１）の出力ノードＯＵＴが接続されている。チャージポンプ回路ＣＰ１〜ＣＰｎのうちの最後部のチャージポンプ回路ＣＰｎの出力ノードＯＵＴには電源供給ラインＬＬ接続されている。この際、チャージポンプ回路ＣＰｎの出力ノードＯＵＴの電圧が上記した昇圧電圧ＶＥＰとして、電源供給ラインＬＬを介して内部回路に供給される。
【００６９】
更に、チャージポンプ部１０では、チャージポンプ回路ＣＰ１〜ＣＰｎのうちの奇数番目のチャージポンプ回路ＣＰ各々の第１クロック入力端ＣＬＫ１には図３（ａ）に示す容量クロック信号ＣＫ２が供給されている。更に、奇数番目のチャージポンプ回路ＣＰ各々の第２クロック入力端ＣＬＫ２には、図３（ｂ）又は図３（ｃ）に示すゲートクロック信号ＣＫ１Ａが供給されている。また、直列接続されたチャージポンプ回路ＣＰ１〜ＣＰｎのうちの偶数番目のチャージポンプ回路ＣＰ各々の第１クロック入力端ＣＬＫ１には図３（ａ）に示す容量クロック信号ＣＫ１が供給されている。また、偶数番目のチャージポンプ回路ＣＰ各々の第２クロック入力端ＣＬＫ２には、図３（ｂ）又は図３（ｃ）に示すゲートクロック信号ＣＫ２Ａが供給されている。
【００７０】
図７に示す構成により、チャージポンプ部１０では、容量クロック信号ＣＫ２に応じて奇数番目のチャージポンプ回路ＣＰが自身の出力ノードＯＵＴに蓄積した電荷に伴う電圧を、偶数番目のチャージポンプ回路ＣＰが、ゲートクロック信号ＣＫ２Ａが論理レベル１を表す期間中に取り込んで自身の出力ノードＯＵＴに印加する。更に、チャージポンプ部１０では、容量クロック信号ＣＫ１に応じて偶数番目のチャージポンプ回路ＣＰが自身の出力ノードＯＵＴに蓄積した電荷に伴う電圧を、奇数番目のチャージポンプ回路ＣＰが、ゲートクロック信号ＣＫ１Ａが論理レベル１を表す期間中に取り込んで自身の出力ノードＯＵＴに印加する。
【００７１】
かかる動作が、チャージポンプ回路ＣＰ１〜ＣＰｎの各々において繰り返し実施されることにより、チャージポンプ回路ＣＰ１に供給された電源電圧ＶＣＣの電圧値は、チャージポンプ回路ＣＰ１〜ＣＰｎを経て徐々に増加して行く。つまり、チャージポンプ回路ＣＰ１の出力ノードＯＵＴの電圧値は電源電圧ＶＣＣよりも高い第１電圧となり、この第１電圧を取り込んだ次段のチャージポンプ回路ＣＰ２の出力ノードＯＵＴの電圧値は、当該第１電圧よりも高い第２電圧になる。また、この第２電圧を取り込んだ次段のチャージポンプ回路ＣＰ３の出力ノードＯＵＴの電圧値は、当該第２電圧よりも高い第３電圧になる。このように、直列接続されたチャージポンプ回路ＣＰ１〜ＣＰｎでは、後段のチャージポンプ回路ＣＰほど出力ノードＯＵＴの電圧が高くなる。よって、チャージポンプ回路ＣＰ１〜ＣＰｎのうちで最後尾のチャージポンプ回路ＣＰｎの出力ノードＯＵＴの電圧が最も高電圧となるので、チャージポンプ部１０では、チャージポンプ回路ＣＰｎの出力ノードＯＵＴの電圧を昇圧電圧ＶＥＰとして電源供給ラインＬＬに印加する。
【００７２】
要するに、チャージポンプ部１０は、昇圧クロック信号生成回路２７及び電圧切替回路２８から容量クロック信号ＣＫ１及びＣＫ２、ゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａが供給されている間に亘り活性化し、電源電圧ＶＣＣの電圧を徐々に昇圧する、いわゆるチャージポンプを行う。そして、チャージポンプ部１０は、当該昇圧された昇圧電圧ＶＥＰを電源供給ラインＬＬに供給する。尚、当該クロック信号（ＣＫ１、ＣＫ２、ＣＫ１Ａ、ＣＫ２Ａ）の供給が停止している間は、チャージポンプ部１０は、非活性状態となり、上記のようなチャージポンプは行わない。よって、この間、昇圧電圧ＶＥＰの電圧値は徐々に低下して行く。
【００７３】
次に、図１に示す構成を有する昇圧回路１００の動作について図２に示されるタイムチャートを参照しつつ説明する。
【００７４】
先ず、昇圧モード信号ＰＲＧが論理レベル０から論理レベル１に遷移した直後の時点では、図２に示すように、昇圧電圧ＶＥＰは目標電圧ＶＴ以下の電圧値を有する。よって、この間、昇圧クロック信号生成回路２７及び電圧切替回路２８は、各クロック信号（ＣＫ１、ＣＫ２、ＣＫ１Ａ、ＣＫ２Ａ）をチャージポンプ部１０に供給する。これにより、チャージポンプ部１０がチャージポンプを開始し、図２に示すように、昇圧電圧ＶＥＰの電圧値が徐々に増加して目標電圧ＶＴに到る（初期チャージポンプ期間ＩＧ）。かかる初期チャージポンプ期間ＩＧの後、チャージポンプ部１０に対して以下のようにチャージポンプの停止及び実行を交互に繰り返す昇圧制御が施される。
【００７５】
すなわち、チャージポンプ部１０は、昇圧電圧ＶＥＰが目標電圧ＶＴを超えると、昇圧クロック信号生成回路２７及び電圧切替回路２８からのクロック信号（ＣＫ１、ＣＫ２、ＣＫ１Ａ、ＣＫ２Ａ）の供給が停止するので、チャージポンプを停止する（チャージポンプ停止期間ＳＴＰ）。よって、チャージポンプが停止している間に亘り、図２に示すように、昇圧電圧ＶＥＰの電圧値が徐々に低下し、再び目標電圧ＶＴに到る。ここで、昇圧電圧ＶＥＰが目標電圧ＶＴ以下になると、昇圧クロック信号生成回路２７及び電圧切替回路２８は、チャージポンプ部１０に対してクロック信号（ＣＫ１、ＣＫ２、ＣＫ１Ａ、ＣＫ２Ａ）の供給を開始する。これにより、チャージポンプ部１０がチャージポンプを開始するので、図２に示すように、昇圧電圧ＶＥＰの電圧値が徐々に増加して目標電圧ＶＴに到る（チャージポンプ実行期間ＧＯ）。
【００７６】
このように、初期チャージポンプ期間ＩＧの後、図２に示すように、チャージポンプ停止期間ＳＴＰ及びチャージポンプ実行期間ＧＯが交互に繰り返され、これにより、昇圧電圧ＶＥＰの電圧値が図２に示すように目標電圧ＶＴ近傍の電圧値に維持される。
【００７７】
更に、図２に示すように昇圧制御期間信号ＣＰＨＶが論理レベル０から論理レベル１に遷移すると、デューティモニタ回路２５が、先ず、各モニタ期間ＭＳ内において目標電圧到達信号ＳＡＯが論理レベル１となる期間の比率、つまりチャージポンプ停止期間の比率を求める。
【００７８】
ここで、昇圧電圧ＶＥＰの供給を受ける内部回路での負荷電流の増大に伴い、昇圧電圧ＶＥＰの電圧値が例えば図２に示すモニタ期間Ｍ２のように大幅に低下すると、チャージポンプ停止期間（ＳＡＯが論理レベル１となる期間長くなり、その分だけチャージポンプ実行期間が長くなる。尚、製造上のバラツキにより、チャージポンプ回路ＣＰ１〜ＣＰｎ各々のトランスファーゲート（ＭＮＴ）の閾値電圧が所望値より大きくなっている場合にも、チャージポンプ実行期間の増大を招く。
【００７９】
そこで、昇圧回路１００のデューティモニタ回路２５は、モニタ期間ＭＳ内でのチャージポンプ停止期間の比率が第１の閾値ＴＨ１以下となる場合には、図２に示すように、電圧切替信号ＢＳＴを論理レベル０の状態から論理レベル１に切り替える。これにより、電圧切替回路２８は、チャージポンプ回路ＣＰ１〜ＣＰｎ各々のトランスファーゲート（ＭＮＴ）のゲート端に供給するゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａ各々のパルス電圧値を、図３（ｂ）に示すパルス電圧値ａ１から、図３（ｃ）に示すパルス電圧値ａ２に切り替える。
【００８０】
よって、この際、チャージポンプ回路ＣＰ１〜ＣＰｎ各々のトランジスタＭＮＴのゲート端は、電源電圧ＶＣＣよりも高電圧なブースト電源電圧ＶＢＳＴで駆動されることになる。これにより、チャージポンプ回路ＣＰ１〜ＣＰｎ各々のトランジスタＭＮＴのオン抵抗が低下するので、昇圧回路１００の電流駆動能力が高くなり、その分だけ、チャージポンプ実行期間の短縮を図ることが可能となる。尚、ＭＯＳトランジスタであるトランジスタＭＮＴのゲート端は比較的インピーダンスが高いので、ゲートクロック信号（ＣＫ１Ａ、ＣＫ２Ａ）の電圧値増大に伴う電力消費量の増大分よりも、チャージポンプ実行期間の短縮に伴う電量消費量の低下分の方が多い。従って、電力消費量の削減を図ることが可能となる。
【００８１】
また、昇圧電圧ＶＥＰの供給を受ける内部構成での負荷電流が微量となると、例えば図２に示すモニタ期間Ｍ４のように、昇圧電圧ＶＥＰにおける昇圧速度が増大し、大振幅のリンギングが発生する虞がある。尚、製造上のバラツキにより、チャージポンプ回路ＣＰ１〜ＣＰｎ各々のトランスファーゲート（ＭＮＴ）の閾値電圧が所望値より小となる場合にも、昇圧電圧ＶＥＰにおける昇圧速度が増大し、大振幅のリンギングが発生する虞が生じる。そこで、昇圧回路１００のデューティモニタ回路２５は、モニタ期間ＭＳ内でのチャージポンプ停止期間の比率が第２の閾値ＴＨ２以上となる場合には、図２に示すように、電圧切替信号ＢＳＴを論理レベル１の状態から論理レベル０に切り替える。これにより、電圧切替回路２８が、チャージポンプ回路ＣＰ１〜ＣＰｎ各々のトランスファーゲート（ＭＮＴ）のゲート端に供給するゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａ各々のパルス電圧値を、図３（ｃ）に示すパルス電圧値ａ２から、図３（ｂ）に示すパルス電圧値ａ１に切り替える。
【００８２】
よって、この際、チャージポンプ回路ＣＰ１〜ＣＰｎ各々のトランジスタＭＮＴのゲート端は、ブースト電源電圧ＶＢＳよりも電圧値が低い電源電圧ＶＣＣで駆動されることになる。これにより、チャージポンプ回路ＣＰ１〜ＣＰｎ各々のトランジスタＭＮＴのオン抵抗が増加するので、その分だけ、チャージポンプによる昇圧速度が低下する。従って、昇圧電圧ＶＥＰに生じるリンギングの量を抑えることが可能となる。
【００８３】
図９は、本発明に係る昇圧回路１００の他の構成を示すブロック図である。尚、図９に示す構成では、昇圧クロック信号生成回路２７に代えて昇圧クロック信号生成回路２７Ａを採用し、チャージポンプ部１０に代えてチャージポンプ部１０Ａを採用した点を除く他の構成は図１に示すものと同一である。
【００８４】
図９において、昇圧クロック信号生成回路２７Ａは、昇圧電圧ＶＥＰが目標電圧ＶＴ以下であることを示す論理レベル０の目標電圧到達信号ＳＡＯが供給されている間だけ、基準クロック信号ＯＳＣに基づき、図１０に示すような容量クロック信号ＣＫ１及びＣＫ２、ゲートクロック信号ＣＫ１Ｐ、ＣＫ２Ｐ、ＣＫ１Ｂ及びＣＫ２Ｂを生成する。尚、容量クロック信号ＣＫ１及びＣＫ２、ゲートクロック信号ＣＫ１Ｐ、ＣＫ２Ｐの波形は、図３に示されるものと同一であり。また、ゲートクロック信号ＣＫ１ＰとＣＫ１Ｂとは互いに同一波形を有し、ゲートクロック信号ＣＫ２ＰとＣＫ２Ｂとは互いに同一波形を有する。
【００８５】
昇圧クロック信号生成回路２７Ａは、昇圧クロック信号生成回路２７と同様に、容量クロック信号ＣＫ１及びＣＫ２をチャージポンプ部１０Ａに供給し、ゲートクロック信号ＣＫ１Ｐ及びＣＫ２Ｐを電圧切替回路２８に供給する。更に、昇圧クロック信号生成回路２７Ａは、図１０に示すゲートクロック信号ＣＫ１Ｂ及びＣＫ２Ｂをチャージポンプ部１０Ａに供給する。
【００８６】
図１１は、チャージポンプ部１０Ａの内部構成の一例を示すブロック図である。図１１７に示すように、チャージポンプ部１０Ａは、チャージポンプ部１０と同様に直列に接続されたｎ個のチャージポンプ回路ＣＰ１〜ＣＰｎを有する。チャージポンプ回路ＣＰ１〜ＣＰｎの各々は、図７に示すチャージポンプ回路ＣＰ１〜ＣＰｎと同様に夫々が図８に内部構成を有する。
【００８７】
また、直列接続されたチャージポンプ回路ＣＰ１〜ＣＰｎのうちの先頭のチャージポンプ回路ＣＰ１の入力ノードＩＮには電源電圧ＶＣＣが印加されており、当該チャージポンプ回路ＣＰ１の出力ノードＯＵＴが次段のチャージポンプ回路ＣＰ２の入力ノードＩＮに接続されている。更に、チャージポンプ回路ＣＰ（ｋ）（ｋは３〜ｎの整数）の入力ノードＩＮに、チャージポンプ回路ＣＰ（ｋ−１）の出力ノードＯＵＴが接続されている。チャージポンプ回路ＣＰ１〜ＣＰｎのうちの最後部のチャージポンプ回路ＣＰｎの出力ノードＯＵＴの電圧が昇圧電圧ＶＥＰとして出力される。
【００８８】
ここで、チャージポンプ部１０Ａでは、チャージポンプ回路ＣＰ１〜ＣＰｎのうちの偶数番目のチャージポンプ回路ＣＰ各々の第１クロック入力端ＣＬＫ１には、チャージポンプ部１０と同様に、容量クロック信号ＣＫ１が供給されている。また、チャージポンプ回路ＣＰ１〜ＣＰｎのうちの奇数番目のチャージポンプ回路ＣＰ各々の第１クロック入力端ＣＬＫ１には、チャージポンプ部１０と同様に、容量クロック信号ＣＫ２が供給されている。
【００８９】
更に、チャージポンプ部１０Ａでは、チャージポンプ回路ＣＰ１〜ＣＰｎを前段部のＣＰ１〜ＣＰｍ（ｍは２以上ｎ未満の整数）と、後段部のＣＰ（ｍ＋１）〜ＣＰｎとに区分けし、以下のように、チャージポンプ回路ＣＰ各々の第２クロック入力端ＣＬＫ２に、ゲートクロック信号ＣＫ１Ａ、ＣＫ２Ａ、ＣＫ１Ｂ、ＣＫ２Ｂが供給されている。
【００９０】
すなわち、前段部のチャージポンプ回路ＣＰ１〜ＣＰｍのうちの奇数番目のチャージポンプ回路ＣＰ各々の第２クロック入力端ＣＬＫ２には、ゲートクロック信号ＣＫ１Ｂが供給され、チャージポンプ回路ＣＰ１〜ＣＰｍのうちの偶数番目のチャージポンプ回路ＣＰ各々の第２クロック入力端ＣＬＫ２にはゲートクロック信号ＣＫ２Ｂが供給されている。
【００９１】
また、後段部のチャージポンプ回路ＣＰ（ｍ＋１）〜ＣＰｎのうちの奇数番目のチャージポンプ回路ＣＰ各々の第２クロック入力端ＣＬＫ２にはゲートクロック信号ＣＫ１Ａが供給され、チャージポンプ回路ＣＰ（ｍ＋１）〜ＣＰｎのうちの偶数番目のチャージポンプ回路ＣＰ各々の第２クロック入力端ＣＬＫ２にはゲートクロック信号ＣＫ２Ａが供給されている。
【００９２】
この際、ゲートクロック信号ＣＫ１Ａ及びＣＫ２Ａは、電圧切替信号ＢＳＴに応じてその電圧値がパルス電圧値ａ１から当該パルス電圧値ａ１より大なるパルス電圧値ａ２に増加されるが、ゲートクロック信号ＣＫ１Ｂ及びＣＫ２Ｂの電圧値はパルス電圧値ａ１で固定化されている。よって、チャージポンプ部１０Ａでは、チャージポンプ回路ＣＰ１〜ＣＰｎのうちの後段部のチャージポンプ回路ＣＰ（ｍ＋１）〜ＣＰｎだけに、パルス電圧値を増加したゲートクロック信号（ＣＫ１Ａ、ＣＫ２Ａ）が供給されるようになっている。すなわち、直列接続されたチャージポンプ回路ＣＰ１〜ＣＰｎでは、前段部よりも後段部のチャージポンプ回路ＣＰの方が基板効果が大きくなり、チャージポンプ回路ＣＰの出力ノードＯＵＴに生じる電圧が高くなり、トランスファーゲート（ＭＮＴ）での取り込みが困難になる。
【００９３】
そこで、チャージポンプ部１０Ａでは、直列接続されたチャージポンプ回路ＣＰ１〜ＣＰｎのうちの後段部のチャージポンプ回路群のみに、電圧切替が可変なゲートクロック信号（ＣＫ１Ａ、ＣＫ２Ａ）を供給することにより、図１に示す構成と同様な効果を得ると共に、更なる小電力化を図るのである。
【００９４】
尚、図２に示す実施例では、初期チャージポンプ期間ＩＧ中は、デューティモニタ回路２５は、パルス電圧値ａ１を指定する論理レベル０の電圧切替信号ＢＳＴを電圧切替回路２８に供給している。
【００９５】
しかしながら、デューティモニタ回路２５としては、図１２に示すように、初期チャージポンプ期間ＩＧ中に亘り、論理レベル１の電圧切替信号ＢＳＴを電圧切替回路２８に供給するようにしても良い。つまり、初期チャージポンプ期間ＩＧ中に、強制的に、ゲートクロック信号（ＣＫ１Ａ、ＣＫ２Ａ）のゲート電圧値として、パルス電圧値ａ１より大なるパルス電圧値ａ２を指定する論理レベル１の電圧切替信号ＢＳＴを電圧切替回路２８に供給するのである。この際、デューティモニタ回路２５内には、例えば図１３に示すようなＢＳＴ出力回路を含ませる。尚、図１３に示されるＢＳＴ出力回路は、ＲＳフリップフロップＲＦｘ、アンドゲートＡＮｘ及びオアゲートＯＲｘを有する。ＲＳフリップフロップＲＦｘのセット端子Ｓには昇圧制御期間信号ＣＰＨＶが供給されており、反転リセット端子Ｒには昇圧モード信号ＰＲＧが供給されている。アンドゲートＡＮｘは、ＲＳフリップフロップＲＦｘの反転出力端子の信号が論理レベル１を示し、且つ昇圧モード信号ＰＲＧが論理レベル１である場合に論理レベル１の初期電圧切替信号ＩＢＯをオアゲートＯＲｘに供給する。また、アンドゲートＡＮｘは、ＲＳフリップフロップＲＦｘの反転出力端子の信号が論理レベル０を示す場合、或いは昇圧モード信号ＰＲＧが論理レベル０である場合には論理レベル０の初期電圧切替信号ＩＢＯをオアゲートＯＲｘに供給する。オアゲートＯＲｘは、電圧切替信号ＢＳＴ又は初期電圧切替信号ＩＢＯを電圧切替信号ＢＳＴｘとして電圧切替回路２８に供給する。
【００９６】
かかる構成によれば、半導体チップ内でのチャージポンプ回路ＣＰ１〜ＣＰｎの占有面積を増加せずに、昇圧電圧ＶＥＰの電圧立ち上がり時間を短縮することが可能となる。
【００９７】
また、図１２に示す動作では、初期チャージポンプ期間ＩＧ中に亘り論理レベル１の電圧切替信号ＢＳＴを電圧切替回路２８に供給にしているが、必ずしも、初期チャージポンプ期間ＩＧ中に亘り、論理レベル１の電圧切替信号ＢＳＴを電圧切替回路２８に供給する必要はない。
【００９８】
例えば、図１４に示すように、昇圧モード信号ＰＲＧが論理レベル０から論理レベル１の状態に遷移した時点から所定期間Ｔ１経過した時点で昇圧電圧ＶＥＰが目標電圧ＶＴ以下となっている場合に、所定時間Ｔ１の経過時点から昇圧制御期間信号ＣＰＨＶの立ち上がり時点までの間、論理レベル１の電圧切替信号ＢＳＴを電圧切替回路２８に供給する。この際、デューティモニタ回路２５内に、以下のようなタイマと、電圧切替パルス発生部と、を設ける。つまり、当該タイマは、昇圧モード信号ＰＲＧが論理レベル０から論理レベル１の状態に遷移した時点から経過時間の計測を行う。電圧切替パルス発生部は、当該タイマで計測された経過時間が所定期間Ｔ１と一致したか否かを判定し、一致したと判定した場合には、昇圧電圧ＶＥＰが目標電圧ＶＴよりも大であるか否かを判定する。この際、昇圧電圧ＶＥＰが目標電圧ＶＴ以下であると判定された場合には、電圧切替パルス発生部は、その時点から、昇圧制御期間信号ＣＰＨＶの立ち上がり時点までの間に亘り論理レベル１の状態を維持するパルス信号を電圧切替信号ＢＳＴとして電圧切替回路２８に供給する。ここで、昇圧モード信号ＰＲＧが論理レベル０から論理レベル１の状態に遷移した時点から所定期間Ｔ１経過した時点で昇圧電圧ＶＥＰが目標電圧ＶＴより大となった場合には、電圧切替パルス発生部は、上記のようなパルス信号を生成しない。つまり、この際、デューティモニタ回路２５は、初期チャージポンプ期間ＩＧ中に亘り、図２に示すように、論理レベル０の電圧切替信号ＢＳＴを電圧切替回路２８に供給する。
【００９９】
かかる構成によれば、図１２に示すように初期チャージポンプ期間ＩＧ中に亘り高電圧（パルス電圧値ａ２）のゲートクロック信号（ＣＫ１Ａ、ＣＫ２Ａ）を生成する場合に比して電力消費量を低減することが可能となる。更に、初期チャージポンプ期間ＩＧ中において、高電圧（パルス電圧値ａ２）のゲートクロック信号（ＣＫ１Ａ、ＣＫ２Ａ）を各チャージポンプ回路（ＣＰ１〜ＣＰｎ）のトランスファーゲート（ＭＮＴ）の制御端（ゲート端）に供給する期間が短くなるので、昇圧電圧ＶＥＰに生じるリンギングの量を低減させることが可能となる。
【０１００】
尚、上記実施例における昇圧回路１００のチャージポンプ部１０又は１０Ａは、直列接続されたｎ個のチャージポンプ回路ＣＰ１〜ＣＰｎを含んでいるが、当該チャージポンプ回路ＣＰは１系統であっても構わない。
【０１０１】
また、図１又は図９に示すブロック図では、デューティモニタ回路２５と、電圧切替回路２８と、を個別のブロックとしているが、これらデューティモニタ回路２５及び電圧切替回路２８を含むクロック電圧調整部として、１ブロック化されていても良い。
【０１０２】
要するに、昇圧回路１００としては、以下のような、入力ノード（ＩＮ）に印加された入力電圧を昇圧した昇圧電圧（ＶＥＰ）を出力ノード（ＯＵＴ）に生成するチャージポンプ部（ＣＰ）と、このチャージポンプ部を制御する制御部（２０）とを有するものであれば良いのである。尚、チャージポンプ部は、第１のクロック信号（ＣＫ１、ＣＫ２）に応じて出力ノードに電荷を蓄積するコンデンサ（ＣＮＴ）と、制御端（ゲート端）で受けた第２のクロック信号（ＣＫ１Ａ、ＣＫ２Ａ）に応じて入力ノードの電圧を取り込んで出力ノードに印加するトランスファーゲート（ＭＮＴ）と、を含む。また、制御部は、以下のクロック電圧調整部（２５、２８）を含む。クロック電圧調整部は、所定のモニタ期間（ＭＳ）内において昇圧電圧が目標電圧より大となる期間の合計時間の比率が第１の閾値（ＴＨ１）以下となる場合には、第２のクロック信号のパルス電圧値を増加する。
【符号の説明】
【０１０３】
１０          チャージポンプ部
２０          制御部
２５          デューティモニタ回路
２７          昇圧クロック信号生成回路
２８          電圧切替回路
ＭＮＴ        トランジスタ
ＣＮＧ        コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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