(57)【特許請求の範囲】
【請求項１】
半導体基板のおもて面側における予め定められた領域を挟んで設けられた、第１の方向に延在する２つの第１のトレンチ部と、
前記予め定められた領域に設けられ、前記２つの第１のトレンチ部とは空間的に分離し、延在する方向が前記第１の方向とは平行ではなく、前記２つの第１のトレンチ部のいずれよりも短い２つの第２のトレンチ部と、
前記第１のトレンチ部および前記第２のトレンチ部の各々と空間的に分離して設けられ、前記第１の方向において２つの前記第２のトレンチ部に挟まれて配置され、且つ、前記第２のトレンチ部とは延在する方向が異なる第３のトレンチ部と、
前記半導体基板の前記予め定められた領域の一部に電気的に接続される電極層と、
前記半導体基板の前記おもて面側において前記第１の方向に沿って設けられ、前記電極層と接続する１以上の第１導電型領域と、
前記半導体基板の前記おもて面側において前記第１導電型領域に接し、少なくとも一部が前記第１導電型領域の下方に位置する第２導電型領域と、
を備え、
前記第１のトレンチ部、前記第２のトレンチ部および前記第３のトレンチ部の各々は、トレンチ絶縁膜と前記トレンチ絶縁膜に接して設けられたトレンチ電極とを有し、
同一の前記電極層に覆われた前記第２導電型領域に、前記第１のトレンチ部、前記第２のトレンチ部および前記第３のトレンチ部の各々が接している
半導体装置。
【請求項２】
前記第１のトレンチ部、前記第２のトレンチ部および第３のトレンチ部は、前記第２導電型領域を前記半導体基板の深さ方向に貫通して設けられる、
請求項１に記載の半導体装置。
【請求項３】
前記第１のトレンチ部および前記第２のトレンチ部の各々は同じ幅を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記第２のトレンチ部が延在する方向と前記第１の方向とは直交する、請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記第３のトレンチ部は前記第１の方向と平行に延在する
請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板のおもて面側における予め定められた領域を挟んで設けられた、第１の方向に延在する２つの第１のトレンチ部と、
前記予め定められた領域に設けられ、前記２つの第１のトレンチ部とは空間的に分離し、延在する方向が前記第１の方向とは平行ではなく、前記２つの第１のトレンチ部のいずれよりも短い第２のトレンチ部と、
前記第１のトレンチ部および前記第２のトレンチ部の各々と空間的に分離して設けられ、且つ、前記第２のトレンチ部とは延在する方向が異なる第３のトレンチ部と、
前記半導体基板の前記おもて面側において前記第１の方向に沿って交互に設けられた、１以上の第１導電型領域および１以上の第２導電型領域と、
を備え、
前記第２導電型領域の少なくとも一部は、前記第１導電型領域の下方に位置し、
前記第１のトレンチ部および前記第２のトレンチ部の各々は、トレンチ絶縁膜と前記トレンチ絶縁膜に接して設けられたトレンチ電極とを有し、
前記第２のトレンチ部は、少なくとも１つの第１導電型領域内に設けられ、
前記第３のトレンチ部の少なくとも一部の領域は、第２導電型領域に設けられる
半導体装置。
【請求項７】
前記第３のトレンチ部の全ての領域が、前記第２導電型領域内に設けられる
請求項６に記載の半導体装置。
【請求項８】
前記第３のトレンチ部は、前記第２導電型領域と、前記第２導電型領域に隣接する少なくとも１つの第１導電型領域とに設けられる
請求項６に記載の半導体装置。
【請求項９】
前記第１のトレンチ部の前記トレンチ電極と、前記第２のトレンチ部の前記トレンチ電極とを電気的に接続する配線層を更に備える
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記予め定められた領域において複数の前記第２のトレンチ部が第１の方向に沿って設けられ、
前記配線層は、前記第１の方向に延在して形成され、前記複数の第２のトレンチ部と電気的に接続する
請求項９に記載の半導体装置。
【請求項１１】
前記第１の方向とは直交する方向に配列された３以上の前記第１のトレンチ部を備え、
それぞれの前記第１のトレンチ部に挟まれるそれぞれの前記予め定められた領域に前記第２のトレンチ部が形成され、
前記配線層は、前記第１の方向とは直交する方向に延在して形成され、それぞれの前記予め定められた領域のそれぞれの前記第２のトレンチ部と電気的に接続する
請求項９に記載の半導体装置。
【請求項１２】
前記半導体基板の前記おもて面から前記第２導電型領域の底部より深くまで設けられ、前記第２導電型領域よりも高濃度の第２導電型のウェル領域を更に備える
請求項１から１１のいずれか一項に記載の半導体装置。
【請求項１３】
ＩＧＢＴ領域およびダイオード領域を備える半導体装置であって、
半導体基板のおもて面側における予め定められた領域を挟んで設けられた、第１の方向に延在する２つの第１のトレンチ部と、
前記予め定められた領域に設けられ、前記２つの第１のトレンチ部とは空間的に分離し、延在する方向が前記第１の方向とは平行ではなく、前記２つの第１のトレンチ部のいずれよりも短い第２のトレンチ部と
を備え、
前記第１のトレンチ部および前記第２のトレンチ部の各々は、トレンチ絶縁膜と前記トレンチ絶縁膜に接して設けられたトレンチ電極とを有し、
前記半導体装置は、
前記第１のトレンチ部の前記トレンチ電極と、前記第２のトレンチ部の前記トレンチ電極とを電気的に接続する配線層と、
前記半導体基板の前記予め定められた領域の一部に電気的に接続される電極層と
を更に備え、
前記配線層は、前記電極層と前記半導体基板との間に形成され、
前記ＩＧＢＴ領域および前記ダイオード領域の各々は、前記第１のトレンチ部、前記第２のトレンチ部および前記配線層を有し、
それぞれの前記配線層は、対応する前記第１のトレンチ部および前記第２のトレンチ部の前記トレンチ電極に電気的に接続され、
前記電極層は、前記ダイオード領域における前記第１のトレンチ部および前記第２のトレンチ部の前記トレンチ電極に電気的に接続され、
前記ＩＧＢＴ領域の前記配線層と前記ダイオード領域の前記配線層とは電気的に分離されている
半導体装置。
【請求項１４】
半導体基板のおもて面側における予め定められた領域を挟んで設けられた、第１の方向に延在する２つの第１のトレンチ部と、
前記予め定められた領域に設けられ、前記２つの第１のトレンチ部とは空間的に分離し、延在する方向が前記第１の方向とは平行ではなく、前記２つの第１のトレンチ部のいずれよりも短い第２のトレンチ部と、
前記第１のトレンチ部および前記第２のトレンチ部の各々と空間的に分離して設けられ、且つ、前記第２のトレンチ部とは延在する方向が異なる第３のトレンチ部と、
配線層と、
前記配線層よりも前記半導体基板の前記おもて面側に設けられる電極層と
を備え、
前記第１のトレンチ部、前記第２のトレンチ部および前記第３のトレンチ部の各々は、トレンチ絶縁膜と前記トレンチ絶縁膜に接して設けられたトレンチ電極とを有し、
前記配線層は、前記第２のトレンチ部の前記トレンチ電極に電気的に接続し、
前記電極層は、
前記第１のトレンチ部の前記トレンチ電極に電気的に接続する第１の電極層と、
前記第２のトレンチ部および前記第３のトレンチ部の前記トレンチ電極に電気的に接続する第２の電極層と
を有し、
前記第１の電極層には第１のパルス信号が入力され、
前記第２の電極層には第２のパルス信号が入力され、
前記第１のパルス信号と前記第２のパルス信号とは、予め定められた期間において共に高レベル電位を有し、
前記第１のトレンチ部と前記第２のトレンチ部および前記第３のトレンチ部との前記おもて面における面積のうち、面積が小さい方に入力される前記第１のパルス信号および前記第２のパルス信号の一方は、前記第１のパルス信号および前記第２のパルス信号の他方よりも先に低レベル電位となる
半導体装置。
【請求項１５】
半導体基板のおもて面側における予め定められた領域を挟んで設けられた、第１の方向に延在する２つの第１のトレンチ部と、
前記予め定められた領域に設けられ、前記２つの第１のトレンチ部とは空間的に分離し、延在する方向が前記第１の方向とは平行ではなく、前記２つの第１のトレンチ部のいずれよりも短い２つの第２のトレンチ部と、
前記第１のトレンチ部および前記第２のトレンチ部の各々と空間的に分離して設けられ、前記第１の方向において２つの前記第２のトレンチ部に挟まれて配置され、且つ、前記第２のトレンチ部とは延在する方向が異なる第３のトレンチ部と、
前記半導体基板の前記おもて面側において前記第１の方向に沿って交互に設けられた、１以上の第１導電型領域および１以上の第２導電型領域と、
を備え、
前記第２導電型領域の少なくとも一部は、前記第１導電型領域の下方に位置し、
前記第１のトレンチ部、前記第２のトレンチ部および前記第３のトレンチ部の各々は、トレンチ絶縁膜と前記トレンチ絶縁膜に接して設けられたトレンチ電極とを有し、
前記第２のトレンチ部は、少なくとも１つの前記第１導電型領域内に設けられる
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【０００２】
従来、ドリフト層へのキャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ効果（以降、ＩＥ効果と略記する。））を高めるべく、トレンチゲートを格子状に配置していた（例えば、特許文献１参照）。また、従来、各々ストライプ状である第１のゲート配線と第２のゲート配線とが互いに平行に設けられ、第１のゲート配線と第２のゲート配線とには独立した制御信号が供給されていた（例えば、特許文献２参照）。さらに、従来、半導体素子における第１の素子部と第２の素子部とが、異なる信号で制御されていた（例えば、特許文献３参照）。
［先行技術文献］
［特許文献］
［特許文献１］  特開２０１２−１９０９３８号公報
［特許文献２］  特開２０００−１０１０７６号公報
［特許文献３］  特開２０１２−２３８７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一般的に、半導体基板のおもて面に酸化シリコン等のマスクでトレンチ形成領域を画定した後、当該トレンチ形成領域をエッチングすることにより、トレンチを形成する。トレンチ形成領域を格子状に画定すると、格子における二つの辺部分の間に位置する頂点部分は、辺部分と比較して深くエッチングされる。これにより、頂点部分のトレンチの深さは、辺部分よりも深くなる。トレンチ深さにバラつきが生じるとゲート閾値電圧（Ｖｔｈ）にバラつきが生じる問題がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、半導体基板のおもて面側における予め定められた領域を挟んで設けられた、第１の方向に延在する２つの第１のトレンチ部と、予め定められた領域に設けられ、２つの第１のトレンチ部とは空間的に分離し、２つの第１のトレンチ部のいずれよりも短い第２のトレンチ部とを備え、第１のトレンチ部および第２のトレンチ部の各々は、トレンチ絶縁膜とトレンチ絶縁膜に接して設けられたトレンチ電極とを有する半導体装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態における半導体装置１００の上面を示す概略図である。
【図２】図１のＩＩ‐ＩＩ'断面を示す図である。
【図３】図１のＩＩＩ‐ＩＩＩ'断面を示す図である。
【図４】図１のＩＶ‐ＩＶ'断面を示す図である。
【図５】比較例に係る半導体装置１５０を示す図である。
【図６】第１実施形態における半導体装置１００と比較例における半導体装置１５０とのオン電圧（Ｖｏｎ）とターンオフ損失（Ｅｏｆｆ）との関係を示すグラフである。
【図７】ＩＧＢＴ領域８０における第３のトレンチ部３０を変形させた第１変形例を示す図である。
【図８】ＩＧＢＴ領域８０における第２のトレンチ部２０を変形させた第２変形例を示す図である。
【図９】第２実施形態における半導体装置２００の上面を示す概略図である。
【図１０】第３実施形態における半導体装置３００の上面を示す概略図である。
【図１１】第４実施形態における半導体装置４００の上面を示す全体概略図である。
【図１２】図１１の領域ＸＩＩの拡大図である。
【図１３】図１２のＸＩＩＩ‐ＸＩＩＩ'断面を示す図である。
【図１４】ＶＧ１、ＶＧ２、ＩＣおよびＶＣＥのタイムチャートを示す図である。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、第１実施形態における半導体装置１００の上面を示す概略図である。半導体装置１００は、基板のおもて面および裏面に電極が形成された縦型の半導体装置である。本例における半導体装置１００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を有するＩＧＢＴ領域８０と、当該ＩＧＢＴに逆並列に接続された還流ダイオードを有するダイオード領域９０とを備える。
【０００９】
図１においては半導体装置１００の活性領域であるＩＧＢＴ領域８０およびダイオード領域９０の一部のみを示すが、半導体装置１００は、当該活性領域を囲んで耐圧構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。耐圧構造部は、半導体装置１００における半導体基板のおもて面側の電界集中を緩和する。耐圧構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
【００１０】
半導体装置１００は、第１の方向に延在する複数の第１のトレンチ部１０を有する。第１のトレンチ部１０は、ＩＧＢＴ領域８０およびダイオード領域９０に設けられる。図１においては、第１のトレンチ部１０は、Ｕ字形状を描くように設けられている。ただし、本明細書において、Ｕ字形状のうち第１の方向に延在する１つの長手部が、第１の方向に延在する１つの第１のトレンチ部１０を意味する。つまり、Ｕ字形状には第１の方向に延在する２つの第１のトレンチ部１０が存在する。本例の半導体装置１００は、第１の方向とは直交する第２方向に配列された３以上の第１の方向に延在する第１のトレンチ部１０を有する。なお、Ｕ字形状の湾曲部は、配線層５０およびゲート電極５９とのコンタクトを取るために利用される。
【００１１】
第１の方向に延在する２つの第１のトレンチ部１０は、半導体基板のおもて面側における予め定められた領域を挟んで設けられる。本明細書において、予め定められた領域とは、半導体基板のおもて面側において第１の方向に沿って交互に設けられた、１以上の第１導電型領域および１以上の第２導電型領域を含む領域である。本例における予め定められた領域は、ＩＧＢＴ領域８０において１以上の第１導電型のエミッタ領域４２および１以上の第２導電型のコンタクト領域４３が第１方向において繰り返し設けられる領域であってよく、ダイオード領域９０において１以上の第２導電型のベース領域４４および１以上の第２導電型のコンタクト領域４３が第１方向において繰り返し設けられる領域であってよい。
【００１２】
本例において第１導電型はｎ型であり第２導電型はｐ型であるが、第１導電型がｐ型であって第２導電型がｎ型であってもよい。本例では、第１導電型のエミッタ領域４２はｎ＋型のエミッタ領域４２であり、第２導電型のコンタクト領域４３はｐ＋型のコンタクト領域４３であり、第２導電型のベース領域４４はｐ−型のベース領域４４である。なお本明細書において、ｎ＋型はｎ型よりもｎ型の不純物濃度が高いことを意味し、ｎ−型はｎ型よりもｎ型の不純物濃度が低いことを意味する。また、ｐ＋型はｐ型よりもｐ型の不純物濃度が高いことを意味し、ｐ−型はｐ型よりもｐ型の不純物濃度が低いことを意味する。
【００１３】
ＩＧＢＴ領域８０の予め定められた領域において、エミッタ領域４２とコンタクト領域４３とは、第１方向において長さの比を１：３として第１方向に連続して周期的に設けられる。例えば、エミッタ領域４２の第１方向の長さは１μｍであり、コンタクト領域４３の第１方向の長さは３μｍである。ダイオード領域９０においても、ベース領域４４とコンタクト領域４３とは、第１方向において長さの比を１：３として第１方向に連続して周期的に設けられる。ただし、図１において、Ｕ字形状の湾曲部に最も近いコンタクト領域４３は、例外的に、第１方向の長さが他のコンタクト領域４３に比べて短くてよい。
【００１４】
第２のトレンチ部２０は、ＩＧＢＴ領域８０およびダイオード領域９０に設けられる。第２のトレンチ部２０は、上述の予め定められた領域に、第１の方向に延在する２つの第１のトレンチ部１０とは空間的に分離して設けられる。第２のトレンチ部２０は、少なくとも１つの第１導電型領域としてのエミッタ領域４２内に設けられる。第２方向におけるそれぞれの第１のトレンチ部１０に挟まれるそれぞれの予め定められた領域に、第２のトレンチ部２０が形成される。また、複数の第２のトレンチ部２０が、予め定められた領域において第１の方向に沿って設けられる。
【００１５】
本明細書において、空間的に分離されるとは、半導体基板のおもて面に所定のパターンのエッチングマスクを設けて、エッチングによりトレンチ部を形成したときに、各トレンチ部が空間的につながっていないことを意味する。それゆえ、本明細書においては、各トレンチ部をエッチングにより形成したときに各トレンチ部がつながっていないのであれば、各トレンチ部のトレンチ絶縁膜が隣接するまたは共通であるとしても、各トレンチ部は空間的に分離されていると見なす。
【００１６】
第２のトレンチ部２０は、自身が挟まれる第１の方向に延在する２つの第１のトレンチ部１０のいずれよりも短い。また、第２のトレンチ部２０が延在する方向と第１方向とは平行ではない。本例において、第２のトレンチ部２０が延在する方向と第１方向とは直交する第２方向である。本例において、第１のトレンチ部１０の幅１２と第２のトレンチ部２０の幅２２との各々は同じ幅を有する。
【００１７】
本例において、第１のトレンチ部１０および第２のトレンチ部２０のそれぞれをエッチングにより形成するときに、第１のトレンチ部１０および第２のトレンチ部２０それぞれのエッチングマスクの開口領域は、交差せずに離間させておく。これにより、第１のトレンチ部１０および第２のトレンチ部２０の交差部分は形成されず、トレンチ深さを均一にすることができる。よって、Ｖｔｈばらつきを防ぐことができる。加えて、ＩＥ効果を高めることによりオン電圧を下げることができる。
【００１８】
本例の半導体装置１００は、第１のトレンチ部１０および第２のトレンチ部２０の各々と空間的に分離して設けられ、且つ、第２のトレンチ部２０とは延在する方向が異なる第３のトレンチ部３０を備える。本例の第３のトレンチ部３０は第１の方向と平行に延在する。
【００１９】
第３のトレンチ部３０の少なくとも一部の領域は、第２導電型領域としてのコンタクト領域４３に設けられる。本例では、第３のトレンチ部３０の全ての領域が、コンタクト領域４３内に設けられる。本例の第３のトレンチ部３０は、第１方向に延在して設けられる。第３のトレンチ部３０は、第１方向において第２のトレンチ部２０から離間され、第２方向において第１のトレンチ部１０から離間される。コンタクト領域４３を第３のトレンチ部３０を設けることにより、コンタクト領域４３を有効利用して、ＩＥ効果をさらに高めることができる。
【００２０】
半導体装置１００は、複数の電極コンタクト部６１、複数の配線層コンタクト部６２、配線層５０、ならびに、電極層としてのエミッタ電極５８およびゲート電極５９を有する。電極コンタクト部６１は、エミッタ電極５８またはゲート電極５９と、各トレンチ部に設けられたトレンチ電極との間の電気的コンタクトを与える。配線層コンタクト部６２は、配線層５０と、各トレンチ部に設けられたトレンチ電極との間の電気的コンタクトを与える。
【００２１】
エミッタ電極５８およびゲート電極５９は、電極コンタクト部６１を介して、半導体基板の予め定められた領域の一部に電気的に接続される。図１においては、電極コンタクト部６１に斜線を付して示す。本例では、エミッタ電極５８は、電極コンタクト部６１を介して、ベース領域４４に隣接するコンタクト領域４３と、当該コンタクト領域４３に隣接するエミッタ領域４２とに電気的に接続されている。
【００２２】
また、エミッタ電極５８は、第１方向に連続して周期的に設けられるエミッタ領域４２とコンタクト領域４３とに設けられる電極コンタクト部６１を介して電気的に接続されている。エミッタ電極５８は、電極コンタクト部６１を介して、ダイオード領域９０における第１のトレンチ部１０のトレンチ電極と電気的に接続されている。また、ゲート電極５９は、電極コンタクト部６１を介して、ＩＧＢＴ領域８０における第１のトレンチ部１０と、ＩＧＢＴ領域８０における配線層５０とに電気的に接続されている。
【００２３】
配線層５０は、ＩＧＢＴ領域８０およびダイオード領域９０に設けられる。配線層５０は、エミッタ電極５８およびゲート電極５９と半導体基板との間において櫛歯形状に形成される。配線層５０は、ポリシリコンからなる配線であってよい。配線層５０は、タングステン（Ｗ）、銅（Ｃｕ）および／または金（Ａｕ）の１以上を有する金属配線であってもよく、２層配線であっても、３層配線であってもよい。配線層５０が金属配線である場合には、ポリシリコンからなる配線の場合と比較して微細なパターンに成形することができる。
【００２４】
ただし、ＩＧＢＴ領域８０の配線層５０とダイオード領域９０の配線層５０とは、ＩＧＢＴ領域８０とダイオード領域９０との境界に位置する切断部５１において電気的に分離されている。本例の配線層５０は、第１方向に延在して形成され、配線層コンタクト部６２を介して、第１のトレンチ部１０のトレンチ電極、ならびに、予め定められた領域のそれぞれの第２のトレンチ部２０および第３のトレンチ部３０のトレンチ電極をそれぞれ電気的に接続する。図１においては、配線層コンタクト部６２には、電極コンタクト部６１と異なる模様を付して示す。
【００２５】
ＩＧＢＴ領域８０の配線層５０は、第２方向に延在して形成され、電極コンタクト部６１を介してゲート電極５９と電気的に接続する。これにより、ＩＧＢＴ領域８０では、各トレンチ電極とゲート電極５９とが同電位となる。
【００２６】
これに対して、ダイオード領域９０の配線層５０は、第２方向に延在して形成されるが、ゲート電極５９とは電気的に接続しない。ダイオード領域９０では、電極コンタクト部６１を介して、第１のトレンチ部１０のトレンチ電極とエミッタ電極５８とが電気的に接続する。各トレンチ電極は配線層５０により電気的に接続されているので、ダイオード領域９０の各トレンチ電極はエミッタ電極５８に電気的に接続する。これにより、ＩＧＢＴ領域８０およびダイオード領域９０の各トレンチ部がゲート電極５９に電気的に接続された場合に生じる、ＩＧＢＴ領域８０とダイオード領域９０との干渉を防ぐことができる。
【００２７】
本例では、配線層５０をＩＧＢＴ領域８０とダイオード領域９０とに設けている。配線層５０をダイオード領域９０に設けない場合と比較して、半導体基板の表面を平坦にすることができる。これにより、半導体装置１００をパッケージ化した場合におけるパッケージ内部の応力を緩和することができる。
【００２８】
なお、図１においては、全ての構成物に符号を付していない。しかしながら、第２のトレンチ部２０、第３のトレンチ部３０、エミッタ領域４２、コンタクト領域４３、ベース領域４４、ウェル領域４５、電極コンタクト部６１、および、配線層コンタクト部６２は、ＩＧＢＴ領域８０およびダイオード領域９０では、各々同じ構成であることが図面上明らかである。
【００２９】
図２は、図１のＩＩ‐ＩＩ'断面を示す図である。ＩＩ‐ＩＩ'断面は、第１のトレンチ部１０および第２のトレンチ部２０を含む領域であって、ＩＧＢＴ領域８０とダイオード領域９０とに跨る領域を第２方向と平行な方向で切断した断面である。エミッタ電極５８は、半導体基板４０のおもて面に形成される。エミッタ電極５８は、エミッタ端子と電気的に接続されてよい。コレクタ電極５６は、半導体基板４０の裏面に形成される。エミッタ電極５８およびコレクタ電極５６は、金属等の導電材料で形成される。本明細書において、基板、層、領域等の各部材のエミッタ電極５８側の面をおもて面、コレクタ電極５６側の面を裏面または底部と称する。
【００３０】
半導体基板４０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板等であってもよい。半導体基板４０のおもて面側には、第２導電型のベース領域４４が設けられる。なお、本例のベース領域４４はｐ−型である。また、第１導電型のエミッタ領域４２が、ＩＧＢＴ領域８０におけるベース領域４４のおもて面側に設けられる。ただし、第１導電型のエミッタ領域４２は、ダイオード領域９０におけるベース領域４４のおもて面側には設けられない。なお、本例のエミッタ領域４２はｎ＋型である。
【００３１】
半導体基板４０は、第１導電型のドリフト層４６、第１導電型のバッファ層４７、第２導電型のコレクタ層４８、および、第１導電型のカソード層４９を有する。なお、本例において、ドリフト層４６はｎ−型であり、バッファ層４７はｎ＋型であり、コレクタ層４８はｐ＋型であり、カソード層４９はｎ＋型である。
【００３２】
ドリフト層４６は、ベース領域４４の裏面側に設けられる。バッファ層４７は、ドリフト層４６の裏面側に設けられる。バッファ層４７は、ベース領域４４の裏面側から広がる空乏層が、コレクタ層４８に到達することを防ぐフィールドストップ層として機能してよい。コレクタ層４８はＩＧＢＴ領域８０においてバッファ層４７の裏面側に設けられ、カソード層４９はダイオード領域９０においてバッファ層４７の裏面側に設けられる。また、コレクタ層４８およびカソード層４９の裏面にはコレクタ電極５６が設けられる。
【００３３】
半導体基板４０のおもて面側には、複数の第１のトレンチ部１０および複数の第２のトレンチ部２０が設けられる。第２のトレンチ部２０の第２方向の長さは、第１のトレンチ部１０の第２方向の長さ（すなわち、幅１２）よりも長い。
【００３４】
第１のトレンチ部１０および第２のトレンチ部２０は、半導体基板４０のおもて面から、エミッタ領域４２およびベース領域４４またはベース領域４４を貫通して、ドリフト層４６に到達する。第１のトレンチ部１０および第２のトレンチ部２０の各々は、半導体基板４０のおもて面側に形成されたまた、トレンチ絶縁膜５４とトレンチ絶縁膜５４に接して設けられたトレンチ電極５２とを有する。
【００３５】
トレンチ絶縁膜５４は、各トレンチ部の内壁を覆って設けられる。トレンチ絶縁膜５４は、トレンチ部の内壁の半導体を酸化または窒化することにより形成されてよい。トレンチ電極５２は、トレンチ部の内部においてトレンチ絶縁膜５４よりも内側に設けられ、トレンチ電極５２と半導体基板４０とを絶縁する。トレンチ電極５２は、ポリシリコン等の導電材料で形成されてよい。
【００３６】
トレンチ電極５２とエミッタ電極５８との間には、第１の絶縁膜７２が設けられる。さらに、配線層５０の側面およびおもて面は、第２の絶縁膜７４に覆われおり、これにより配線層５０はエミッタ電極５８から電気的に絶縁される。なお、図２において、第２のトレンチ部２０のトレンチ電極５２は、配線層コンタクト部６２を介して、配線層５０に電気的に接続される。
【００３７】
図３は、図１のＩＩＩ‐ＩＩＩ'断面を示す図である。ＩＩＩ‐ＩＩＩ'断面は、第１のトレンチ部１０および第３のトレンチ部３０を含む領域であって、ＩＧＢＴ領域８０とダイオード領域９０とに跨る領域を第２方向と平行な方向で切断した断面である。半導体基板４０は、ベース領域４４のおもて面側に設けられた第２導電型のコンタクト領域４３をさらに有する。なお、本例において、コンタクト領域４３はｐ＋型である。コンタクト領域４３は、電極コンタクト部６１を介してエミッタ電極５８に電気的に接続する。
【００３８】
第３のトレンチ部３０のトレンチ電極５２は、配線層コンタクト部６２を介して配線層５０と電気的に接続する。なお、ＩＧＢＴ領域８０においては、各トレンチ部のトレンチ電極５２が、電極コンタクト部６１または配線層コンタクト部６２を介してゲート電極５９と電気的に接続する。トレンチ電極５２に所定の電圧が印加されると、ベース領域４４にチャネルが形成される。さらに、エミッタ電極５８とコレクタ電極５６とに所定の電圧が印加されると、コレクタ電極５６からエミッタ電極５８に電流が流れる。
【００３９】
ダイオード領域９０においては、各トレンチ部のトレンチ電極５２が、電極コンタクト部６１または配線層コンタクト部６２を介してエミッタ電極５８と電気的に接続する。エミッタ電極５８はアノード電極として機能し、コレクタ電極５６はカソード電極として機能する。エミッタ電極５８とコレクタ電極５６とに所定の電圧が印加されると、エミッタ電極５８からコレクタ電極５６に電流が流れる。
【００４０】
図４は、図１のＩＶ‐ＩＶ'断面を示す図である。ＩＶ‐ＩＶ'断面は、第３のトレンチ部３０、第２のトレンチ部２０および第１のトレンチ部１０を含むＩＧＢＴ領域８０を第１方向と平行な方向で切断した断面である。半導体基板４０は、ドリフト層４６のおもて面側に第２導電型のウェル領域４５を有する。なお、本例のウェル領域４５はｐ＋型である。
【００４１】
ウェル領域４５における第１のトレンチ部１０は、Ｕ字形状の湾曲部における第１のトレンチ部１０である。ウェル領域４５は、第１のトレンチ部１０の底部よりも裏面側まで設けられる。それゆえ、第１のトレンチ部１０に所定の電圧が印加された場合においても、ウェル領域４５においてはチャネルとコレクタ電極５６とが電気的に導通しなくてよい。ＩＧＢＴ領域８０において、実質的にチャネル形成に寄与するのは、第１の方向に延在する第１のトレンチ部１０のみであるとしてよい。
【００４２】
配線層５０は、配線層コンタクト部６２を介して、各トレンチ部のトレンチ電極５２と電気的に接続する。また、配線層５０は、電極コンタクト部６１を介してゲート電極５９と電気的に接続する。なお、エミッタ電極５８とゲート電極５９とは、ウェル領域４５のおもて面側において互いに電気的に分離されている。
【００４３】
次に、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。ただし、半導体装置１００の製造方法は本例に限定されない。まず、ドリフト層４６と同一の導電型（本例ではｎ−型として説明する）の半導体基板４０を準備する。次に、半導体基板４０の表面に所定のパターンのエッチングマスクを設け、第１のトレンチ部１０、第２のトレンチ部２０および第３のトレンチ部３０を形成する。
【００４４】
このとき、各トレンチ部を形成するためのマスク開口幅を、同じ幅とする。トレンチを形成した後、各トレンチ部の内壁にトレンチ絶縁膜５４を形成する。そして、各トレンチ部の内部にトレンチ電極５２を充填する。
【００４５】
次に、半導体基板４０のおもて面側からｐ型不純物を注入して、１１００℃程度の温度で２時間程度の熱処理を行い、半導体基板４０のおもて面全体に、各トレンチ部よりも浅いｐ型ベース領域４４を形成する。
【００４６】
次に、エミッタ領域４２に対応する部分が開口したエッチングマスクを用いて、半導体基板４０のおもて面側からｎ型不純物を選択的に注入する。これにより、ｐ型ベース領域４４の内部にｎ＋型のエミッタ領域４２を選択的に形成する。その後、半導体基板４０のおもて面側に配線層５０、エミッタ電極５８、第１の絶縁膜７２および第２の絶縁膜７４等を適宜形成する。また、第１の絶縁膜７２および第２の絶縁膜７４には、コンタクトホールを形成し、電極コンタクト部６１および配線層コンタクト部６２とする。
【００４７】
次に、半導体基板４０の裏面側から例えば１．０×１０１４／ｃｍ２程度でセレン（Ｓｅ）をイオン注入した後、９００℃程度の温度で２時間程度の熱処理を行う。これにより、半導体基板４０の裏面側にｎ＋型のバッファ層４７を形成する。ｎ＋型のバッファ層４７よりも表面側の半導体基板４０がｎ−型のドリフト層４６になる。拡散係数の大きいセレンを用いることで、深い位置（半導体基板４０のおもて面側）にバッファ層４７を形成できる。また、バッファ層４７を形成する前に、半導体基板４０を研磨して、厚みを調整してもよい。
【００４８】
セレンのイオン注入に代えて、プロトンを異なるドーズ量で複数回イオン注入することで、ｎ＋型バッファ層４７を形成してもよい。これにより、不純物濃度が半導体基板４０のおもて面側から裏面側に向けて不純物濃度が増加するバッファ層４７を形成できる。
【００４９】
次に、ＩＧＢＴ領域８０に対応する領域において、半導体基板４０の裏面側から例えば１．０×１０１３／ｃｍ２以上、４．０×１０１３／ｃｍ２以下のドーズ量でｐ型不純物をイオン注入する。これにより、半導体基板４０の裏面側に、バッファ層４７よりも薄い厚みでｐ＋型のコレクタ層４８を形成する。ｐ型不純物のドーズ量が１．０×１０１３／ｃｍ２未満の場合、コレクタ層４８とコレクタ電極５６とがオーミック接合できないので、好ましくない。また、ダイオード領域９０に対応する領域にコレクタ層４８と同程度のｎ型不純物を、例えば１．０×１０１４／ｃｍ２以上、１．０×１０１６／ｃｍ２以下のドーズ量で適宜注入して、バッファ層４７よりも薄い厚みでｎ＋型のカソード層４９を形成する。そして、半導体基板４０の裏面側にコレクタ電極５６等を適宜形成する。
【００５０】
図５は、比較例に係る半導体装置１５０を示す図である。本例の半導体装置１５０は、図１から図４に示した半導体装置１００の構成と異なり、第２のトレンチ部２０、第３のトレンチ部３０、配線層５０、配線層コンタクト部６２を有さない。また、それゆえ、第１のトレンチ部１０の第１の方向に延在する１つの長手部同士の間隔は、半導体装置１００の例と比較して狭い。
【００５１】
半導体装置１５０は、第２のトレンチ部２０および第３のトレンチ部３０を有さないので、キャリアの蓄積効果が半導体装置１００と比較して低い。このため、半導体装置１５０では、ＩＧＢＴ領域８０のオン電圧が高くなる。
【００５２】
なお、ＩＧＢＴ領域８０の第１のトレンチ部１０は、Ｕ字形状の湾曲部において、電極コンタクト部６１を通じてゲート電極５９と電気的に接続する。また、ダイオード領域９０の第１のトレンチ部１０は、第１の方向に延在する１つの長手部において、電極コンタクト部６１を通じてエミッタ電極５８と電気的に接続する。
【００５３】
図６は、第１実施形態における半導体装置１００と比較例における半導体装置１５０とのオン電圧（Ｖｏｎ）とターンオフ損失（Ｅｏｆｆ）との関係を示すグラフである。比較例は第１のトレンチ部１０のみを有するのに対して、第１実施形態は第１のトレンチ部１０、第２のトレンチ部２０および第３のトレンチ部３０を有しているので、ＩＥ効果が高い。したがって、第１の実施形態では比較例よりもオン電圧（Ｖｏｎ）を低くすることができる。これにより、第１実施形態では、Ｖｏｎ‐Ｅｏｆｆ特性を大幅に改善することができる。
【００５４】
図７は、ＩＧＢＴ領域８０における第３のトレンチ部３０を変形させた第１変形例を示す図である。本例の第３のトレンチ部３０は、コンタクト領域４３と、コンタクト領域４３に隣接する少なくとも１つのエミッタ領域４２とに設けられる。つまり、第１実施形態と比べて、第３のトレンチ部３０が第１方向において長い。係る点で第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。
【００５５】
第３のトレンチ部３０は、第２のトレンチ部２０から空間的に分離される限りにおいて、可能な限り第２のトレンチ部２０に近づけて設けてよい。第３のトレンチ部３０は、上述の空間的に分離の定義に従い、第２のトレンチ部２０および第３のトレンチ部３０のトレンチ絶縁膜５４が隣接するまたは共通であるとしてもよい。これにより、第１実施形態と比較してさらに高いＩＥ効果を得ることができる。
【００５６】
図８は、ＩＧＢＴ領域８０における第２のトレンチ部２０を変形させた第２変形例を示す図である。本例の第２のトレンチ部２０は、配線層コンタクト部６２を介して配線層５０に接続されるのではなく、電極コンタクト部６１を介してエミッタ電極５８に電気的に接続される。係る点で第１変形例と異なる。他の点は、第１第１変形例と同じであってよい。
【００５７】
本例では、ＩＧＢＴ領域８０がオン状態のとき、第２のトレンチ部２０のトレンチ電極５２はゲート電極５９ではなくエミッタ電極５８と同電位となる。つまり、第２のトレンチ部２０は、ＩＧＢＴ領域８０がオン状態のとき、いわゆるトレンチゲートではなくダミートレンチとして機能する。本例においても、図５の比較例よりも高いＩＥ効果を得ることができる。
【００５８】
図９は、第２実施形態における半導体装置２００の上面を示す概略図である。本例においては、ダイオード領域９０の配線層５０は、エミッタ電極５８の裏面側には設けられるが、ゲート電極５９の裏面側には設けられない。配線層５０は、エミッタ電極５８とゲート電極５９との境界付近であって、ウェル領域４５の上部に設けられた電極コンタクト部６１を介してエミッタ電極５８に電気的に接続する。係る点で第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。第１実施形態と同様の、ＩＥ効果およびＶｏｎ‐Ｅｏｆｆ特性を得ることができる。なお、本例に対して、第１変形例（図７）または第２変形例（図８）を組み合わせてもよい。
【００５９】
図１０は、第３実施形態における半導体装置３００の上面を示す概略図である。本例においては、ダイオード領域９０には、配線層５０を全く設けない。それゆえ、第２のトレンチ部２０および第３のトレンチ部３０は、電極コンタクト部６１を介してエミッタ電極に電気的に接続する。係る点で第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。パッケージ内部の応力緩和効果は第１実施形態と比較して劣ると考えられるが、第１実施形態と同様の、ＩＥ効果およびＶｏｎ‐Ｅｏｆｆ特性を得ることができる。なお、本例に対して、第１変形例（図７）または第２変形例（図８）を組み合わせてもよい。
【００６０】
図１１は、第４実施形態における半導体装置４００の上面を示す全体概略図である。半導体装置４００は、活性領域１１０、パッド領域１２０および周辺領域１３０を有する。周辺領域１３０は、第１方向および第２方向からなる平面において、活性領域１１０およびパッド領域１２０を囲む。周辺領域１３０は、耐圧構造を有してよい。耐圧構造は、ガードリングおよびフィールドプレート等を含んでよい。
【００６１】
活性領域１１０は、複数のＩＧＢＴ領域８０と複数のダイオード領域９０とを有する。図１１において、１つのＩＧＢＴ領域８０は四角形のブロックで示し、１つのダイオード領域９０は四角形のブロックに斜線を付して示す。第２方向において隣接するＩＧＢＴ領域８０とダイオード領域９０との境界部分は、第１から第３実施形態と同じであってよい。なお、活性領域１１０の中央に位置する斜線で示した領域は温度検知ダイオードである。
【００６２】
本例のパッド領域１２０は、ゲートパッド１２２、エミッタパッド１２４（図中Ｅを付して示す。）、および、ゲート‐エミッタ間の保護ダイオード１２６を有する。本例のゲートパッド１２２は、第１のゲートパッド１２２‐１（図中Ｇ１を付して示す。）と第２のゲートパッド１２２‐２（図中Ｇ２を付して示す。）とを有する。本例では、第１のゲートパッド１２２‐１と第２のゲートパッド１２２‐２とに、各々独立した制御信号を入力する。
【００６３】
図１２は、図１１の領域ＸＩＩの拡大図である。本例のゲート電極５９は、ゲート電極５９‐１とゲート電極５９‐２とを有する。ゲート電極５９‐１は、第１のトレンチ部１０のトレンチ電極５２に電気的に接続する第１の電極層である。ゲート電極５９‐１は、電極コンタクト部６１‐１を介して、第１のトレンチ部１０のトレンチ電極５２に電気的に接続する。ゲート電極５９‐２は、第２のトレンチ部２０のトレンチ電極５２に電気的に接続する第２の電極層である。ゲート電極５９‐２は、電極コンタクト部６１‐２、配線層５０および配線層コンタクト部６２を介して、第２のトレンチ部２０および第３のトレンチ部３０のトレンチ電極５２に電気的に接続する。
【００６４】
活性領域１１０におけるゲート電極５９‐１は、パッド領域１２０における第１のゲートパッド１２２‐１（Ｇ１）に電気的に接続する。活性領域１１０におけるゲート電極５９‐２は、パッド領域１２０における第２のゲートパッド１２２‐２（Ｇ２）に電気的に接続する。これにより、第１のゲートパッド１２２‐１（Ｇ１）に入力する制御信号により第１のトレンチ部１０のオンおよびオフを制御し、第２のゲートパッド１２２‐２（Ｇ２）に入力する制御信号により第２のトレンチ部２０および第３のトレンチ部３０のオンおよびオフを制御する。
【００６５】
図１３は、図１２のＸＩＩＩ‐ＸＩＩＩ'断面を示す図である。図１３は、第１実施形態の図４に対応する。ただし、本例では、第１のトレンチ部１０と配線層５０とは電気的に接続しない。それゆえ、ｐ＋型のウェル領域４５中における第１のトレンチ部１０のトレンチ電極５２と配線層５０とは、第１の絶縁膜７２により電気的に分離されている。係る点が図４と異なる。
【００６６】
図１４は、ＶＧ１、ＶＧ２、ＩＣおよびＶＣＥのタイムチャートを示す図である。ＶＧ１は、第１のゲートパッド１２２‐１（Ｇ１）に入力される制御信号の電圧波形である。ＶＧ２は、第２のゲートパッド１２２‐２（Ｇ２）に入力される制御信号の電圧波形である。ＩＣは、コレクタ電極５６からエミッタ電極５８へ流れる電流の波形である。ＶＣＥは、エミッタ電極５８に対するコレクタ電極５６の電圧の波形である。ＶＧ１、ＶＧ２およびＶＣＥの単位は［Ｖ］であり、ＩＣの単位は［Ａ］である。各グラフの横軸は時間である。
【００６７】
本例では、第１のゲートパッド１２２‐１（Ｇ１）に、第１のパルス信号ＶＧ１が入力され、第２のゲートパッド１２２‐２（Ｇ２）に、第２のパルス信号ＶＧ２が入力される。本例において第１のパルス信号ＶＧ１は第１のトレンチ部１０近傍においてチャネルを形成するための制御信号であり、第２のパルス信号ＶＧ２は第２のトレンチ部２０および第３のトレンチ部３０近傍においてチャネルを形成するための制御信号である。なお、他の例において、第３のトレンチ部３０を設けない場合には、第２のパルス信号ＶＧ２は第２のトレンチ部２０近傍においてのみチャネルを形成する制御信号であってよい。
【００６８】
本例では、第１のトレンチ部１０と第２のトレンチ部２０および第３のトレンチ部３０とのおもて面における面積のうち、面積が小さい方に入力されるパルス信号を面積が大きい方に入力されるパルス信号よりも先に低レベル電位とする。つまり、第２のトレンチ部２０および第３のトレンチ部３０とのおもて面における面積が、第１のトレンチ部１０のおもて面における面積よりも小さい場合には、第２のパルス信号ＶＧ２を第１のパルス信号ＶＧ１よりも先に低レベル電位とする。これに対して、第１のトレンチ部１０のおもて面における面積が、第２のトレンチ部２０および第３のトレンチ部３０のおもて面における面積よりも小さい場合には、第１のパルス信号ＶＧ１を第２のパルス信号ＶＧ２よりも先に低レベル電位とする。
【００６９】
本例において、トレンチ部のおもて面における面積とは、半導体基板４０のおもて面におけるトレンチ電極５２の面積を指す。本例では、第２のトレンチ部２０および第３のトレンチ部３０のおもて面における面積が、第１のトレンチ部１０のおもて面における面積よりも小さいとする。それゆえ、ＶＧ２をＶＧ１よりも先にオフする。
【００７０】
ＶＧ１およびＶＧ２において、高レベル電位の値および低レベル電位の値は同じであってよい。また、ＶＧ１およびＶＧ２は、予め定められた期間において共に高レベル電位を有し、かつ、一方が先に低レベル電位となる。本例では、ＶＧ１およびＶＧ２は同時に高レベル電位になり、所定期間においてＶＧ１およびＶＧ２は共に高レベル電位であり、その後、ＶＧ２がＶＧ１よりも先に低レベル電位となる。
【００７１】
ＶＧ１およびＶＧ２のうち一方のパルス信号を先にオフすると、オフされたトレンチ電極５２の近傍ではドリフト層４６のおもて面側に電荷が蓄積された状態となる。これにより、ＩＥ効果を得ることができる。
【００７２】
図１４のＶＣＥのグラフでは、特許文献２に記載のストライプ電極の場合におけるＶＣＥの飽和電圧の定性的振る舞いを点線により示す。これに対して本例では、ＶＧ２オフ後において、ストライプ電極の例よりもＶＣＥの飽和電圧を低減することができる。つまり、本例では、ストライプ電極の例と比較して、オン電圧（Ｖｏｎ）を低減することができる。加えて、オフ時のサージ電圧をストライプ電極の例よりも低減することができる。
【００７３】
本例では、第２のトレンチ部２０および第３のトレンチ部３０のおもて面における面積が、第１のトレンチ部１０のおもて面における面積よりも小さいので、第２のトレンチ部２０および第３のトレンチ部３０とコレクタ電極５６との間の寄生容量Ｃｃｇ２が、第１のトレンチ部１０とコレクタ電極５６との間の寄生容量Ｃｃｇ１よりも小さい。このように、寄生容量Ｃｃｇが小さいトレンチ部へのパルス信号を先に低レベル電位とすることで、トレンチゲートの本来のオンオフ特性への影響を最小限にしつつ、ＩＥ効果を得ることができる。
【００７４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７５】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００７６】
１０・・第１のトレンチ部、１２・・幅、２０・・第２のトレンチ部、２２・・幅、３０・・第３のトレンチ部、４０・・半導体基板、４２・・エミッタ領域、４３・・コンタクト領域、４４・・ベース領域、４５・・ウェル領域、４６・・ドリフト層、４７・・バッファ層、４８・・コレクタ層、４９・・カソード層、５０・・配線層、５１・・切断部、５２・・トレンチ電極、５４・・トレンチ絶縁膜、５６・・コレクタ電極、５８・・エミッタ電極、５９・・ゲート電極、６１・・電極コンタクト部、６２・・配線層コンタクト部、７２・・第１の絶縁膜、７４・・第２の絶縁膜、８０・・ＩＧＢＴ領域、９０・・ダイオード領域、１００・・半導体装置、１１０・・活性領域、１２０・・パッド領域、１２２・・ゲートパッド、１２４・・エミッタパッド、１３０・・周辺領域、１２６・・保護ダイオード、１５０・・半導体装置、２００・・半導体装置、３００・・半導体装置、４００・・半導体装置
【図１】
0006668697.tif 000002
【図２】
0006668697.tif 000003
【図３】
0006668697.tif 000004
【図４】
0006668697.tif 000005
【図５】
0006668697.tif 000006
【図６】
0006668697.tif 000007
【図７】
0006668697.tif 000008
【図８】
0006668697.tif 000009
【図９】
0006668697.tif 000010
【図１０】
0006668697.tif 000011
【図１１】
0006668697.tif 000012
【図１２】
0006668697.tif 000013
【図１３】
0006668697.tif 000014
【図１４】
0006668697.tif 000015