(57)【特許請求の範囲】
【請求項１】
受光する光の色毎に所定の配列方向に配列されて、光を電荷に変換する複数の受光素子と、
複数の前記受光素子が変換した電荷をそれぞれ電圧信号に変換する複数の画素回路と、
複数の前記画素回路が変換した電圧信号をそれぞれ保持する複数の保持部と、
を有し、
複数の前記画素回路は、
複数の前記受光素子にそれぞれ隣接する位置に配置され、
複数の前記保持部は、
複数の前記受光素子及び複数の前記画素回路が配置された光電変換領域に隣接する隣接領域に全て配置されていること
を特徴とする光電変換素子。
【請求項２】
複数の前記保持部それぞれは、
１つの前記隣接領域内に配置され、配列順序が対応する前記受光素子及び前記画素回路と同順であること
を特徴とする請求項１に記載の光電変換素子。
【請求項３】
複数の前記保持部それぞれは、
１つの前記隣接領域内に配置され、対応する前記画素回路が変換した電圧信号の光の色の配列順序に対して、保持する電圧信号の光の色の前記配列方向の配列順序が同順であり、保持する電圧信号の光の色の配列順序が逆順であること
を特徴とする請求項１に記載の光電変換素子。
【請求項４】
前記隣接領域は、
前記光電変換領域を挟んで対向するように二分されていること
を特徴とする請求項１に記載の光電変換素子。
【請求項５】
複数の前記画素回路は、
複数の前記受光素子が変換した電荷をそれぞれフローティングディフュージョンによって電圧信号に変換し、
前記フローティングディフュージョンが所定の基準電圧にリセットされた状態で出力するリセット電圧信号をそれぞれ保持する複数のリセット信号保持部を前記隣接領域内に
さらに有すること
を特徴とする請求項１乃至４のいずれか１項に記載の光電変換素子。
【請求項６】
複数の前記保持部は、
前記配列方向に２つずつ隣接するように配置され、
複数の前記リセット信号保持部は、
前記配列方向に２つずつ隣接するように配置されていること
を特徴とする請求項５に記載の光電変換素子。
【請求項７】
前記保持部及び前記リセット信号保持部は、
前記配列方向に交互に配列されていること
を特徴とする請求項５に記載の光電変換素子。
【請求項８】
複数の前記画素回路と複数の前記保持部とをそれぞれ接続して、複数の前記画素回路が変換した電圧信号をそれぞれ伝達する複数の信号線を有し、
複数の前記信号線は、
複数の前記受光素子の間にそれぞれ配置されていること
を特徴とする請求項１乃至７のいずれか１項に記載の光電変換素子。
【請求項９】
複数の前記信号線は、
複数の前記受光素子を互いに分離させる複数の分離帯とは異なる配線層にそれぞれ形成され、且つ前記分離帯に重なる範囲内に配置されていること
を特徴とする請求項８に記載の光電変換素子。
【請求項１０】
請求項１乃至９のいずれか１項に記載の光電変換素子を有すること
を特徴とする画像読取装置。
【請求項１１】
請求項１０に記載の画像読取装置と、
前記画像読取装置が読取った画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子、画像読取装置及び画像形成装置に関する。
【背景技術】
【０００２】
グローバルシャッタ方式のカラーＣＭＯＳリニアイメージセンサは、全画素同時に露光して、信号を同時に保持した後に順次読み出す。この場合、全画素の露光タイミングが同じであることにより、ローリングシャッタ方式のような歪みは生じないが、各画素に対して信号を保持するためのアナログメモリが必要となる。
【０００３】
このアナログメモリや、フォトダイオードが出力する電荷を電圧に変換するフローティングディフュージョンを有する画素回路は、回路としてそれぞれ一定の面積が必要である。従来のリニアイメージセンサは、アナログメモリや画素回路が占める面積により、フォトダイオードの色間の間隔が広がって、色ずれの程度を悪化させる要因となっていた。
【０００４】
また、特許文献１には、複数の画素と、信号電荷に応じた第１の画素信号を出力する複数の第１の電荷蓄積回路と、信号電荷を予め定めた数の画素数に減縮した第２の画素信号を出力する複数の第２の電荷蓄積回路とを有する固体撮像装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来は、色ずれを低減しつつ、感度の低下を防止することができないという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、感度を低下させることなく、色ずれを低減することができる光電変換素子、画像読取装置及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明は、受光する光の色毎に所定の配列方向に配列されて、光を電荷に変換する複数の受光素子と、複数の前記受光素子が変換した電荷をそれぞれ電圧信号に変換する複数の画素回路と、複数の前記画素回路が変換した電圧信号をそれぞれ保持する複数の保持部と、を有し、複数の前記画素回路は、複数の前記受光素子にそれぞれ隣接する位置に配置され、複数の前記保持部は、複数の前記受光素子及び複数の前記画素回路が配置された光電変換領域に隣接する隣接領域に全て配置されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、感度を低下させることなく、色ずれを低減することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態にかかる光電変換素子を備えた画像読取装置の読取部の概要を例示するブロック図である。
【図２】図２は、画素部の第１構成例の概要を示す図である。
【図３】図３は、画素部の第２構成例の概要を示す図である。
【図４】図４は、図２に示したＡ−Ａ’線の断面を示す図である。
【図５】図５は、画素部の第３構成例の概要を示す図である。
【図６】図６は、画素部の第４構成例の概要を示す図である。
【図７】図７は、画素部の第５構成例の概要を示す図である。
【図８】図８は、画素部の第６構成例の概要を示す図である。
【図９】図９は、例えば光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる光電変換素子について説明する。図１は、実施形態にかかる光電変換素子２を備えた画像読取装置６０（図９参照）の読取部１の概要を例示するブロック図である。図１に示すように、画像読取装置６０は、読取部１に発振器１０、タイミングクロック生成部１２、信号インターフェース変換１４及び光電変換素子２を有する。
【００１１】
発振器１０は、予め定められた周波数にクロック信号を生成する。タイミングクロック生成部１２は、発振器１０が生成したクロック信号を受入れ、光電変換素子２及び信号インターフェース変換１４を所定のタイミングで動作させるタイミングクロックを生成する。
【００１２】
光電変換素子２は、例えば画素部３及びアナログ処理回路部４を有するカラーＣＭＯＳリニアセンサである。画素部３は、Ｒ、Ｇ、Ｂそれぞれの光を受光する複数の画素を有する（図２等を用いて詳述）。アナログ処理回路部４は、画素部３が出力した画素信号（電圧信号）をデジタル信号に変換するＡ／Ｄ変換などの処理を行う。信号インターフェース変換１４は、アナログ処理回路部４が処理した信号を例えばＬＶＤＳなどの所定の信号に変換して後段へ出力する。なお、光電変換素子２は、タイミングクロック生成部１２及び信号インターフェース変換１４なども集積されていてもよい。
【００１３】
図２は、画素部３の第１構成例の概要を示す図である。図２に示すように、画素部３は、Ｒｅｄ／Ｇｒｅｅｎ／Ｂｌｕｅの光をそれぞれ受光して電荷に変換する受光素子（ＰＤ：フォトダイオード）３０が、受光する光の色毎に一方向にそれぞれ配列されている。例えば、受光素子３０は、受光する光の色毎にそれぞれ約７０００個配列されている。
【００１４】
受光素子３０には、それぞれ画素回路３２が接続されている。画素回路３２は、受光素子３０が変換した電荷を電圧に変換するフローティングディフュージョン（ＦＤ）、及びＦＤをリセットするリセットトランジスタなどを含む回路である。
【００１５】
アナログメモリ（ＡＭ）３４は、複数の受光素子３０（及び画素回路３２）に対してそれぞれ設けられている。アナログメモリ３４は、例えばキャパシタによって構成されており、画素回路３２が出力する電圧を保持する保持部となっている。配線（信号線）３６は、各部を接続している。
【００１６】
つまり、画素部３は、受光素子３０が光電変換により蓄積した電荷を画素回路３２が電圧に変換し、画素回路３２が変換した電圧をアナログメモリ３４が画素毎にそれぞれ保持するように構成されている。なお、これらの回路は、トランジスタによって構成されたスイッチが設けられており、スイッチのオン・オフによって動作が切替えられている。
【００１７】
画素部３は、図２に示すように、各受光素子３０及び各画素回路３２が光電変換領域（画素領域）３００内に配置され、各アナログメモリ３４が光電変換領域３００に隣接する隣接領域３４０内に配置されている。
【００１８】
受光素子３０が蓄積した電荷を画素回路３２のフローティングディフュージョンにおいて電圧に変換する場合、Ｖ＝Ｑ／Ｃ（Ｖ：電圧、Ｑ：電荷、Ｃ：容量）の関係がある。つまり、フローティングディフュージョンの寄生容量が大きいと、電圧が下がってしまい、光電変換素子２の感度が低下することになる。したがって、フローティングディフュージョンの寄生容量は小さくされることが望ましい。
【００１９】
フローティングディフュージョンの寄生容量には、スイッチ（トランジスタ）の端子間容量（ドレイン−ソース間容量、ゲート−ドレイン間容量、ゲート−ソース間容量）や、受光素子３０とフローティングディフュージョンの間の配線容量などがある。一般に、スイッチの回路面積が小さいほどスイッチの端子間容量は小さくなり、配線が短いほど配線容量が小さくなる。そこで、画素回路３２は、面積を小さくされ、且つ受光素子３０の近傍に配置されている。画素回路３２は、アナログメモリ３４に比べて回路規模が小さい。アナログメモリ３４は、受光素子３０の数倍〜数十倍の面積となる大きさである。
【００２０】
画像読取装置におけるリニアイメージセンサは、被写体に対して副走査方向に相対的に移動しながら画像を読み取る。よって、リニアイメージセンサは、色間で被写体の同一部分を読み取る時刻が異なることになる。この時刻の差異は、理想的には色毎のＰＤの間隔と光学倍率と読み取り線速で決まる。よって、リニアイメージセンサの各色の画素が読取った値に対し、後段で特定の色の画像信号を遅らせることによって補正することが一般的である。
【００２１】
しかし、実際には被写体の振動や読み取り線速の速度変動、光源の光量変動などがあると、補正しきれずに色ずれが発生して読み取り画質が劣化することがある。この色ずれは、色毎のＰＤの間隔が大きいほど顕著になるため、色毎のＰＤの間隔は小さいことが望ましい。
【００２２】
画素部３は、上述したように各受光素子３０及び各画素回路３２が光電変換領域３００内でそれぞれ隣接するように配置されているので、感度の低下を防止しつつ色ずれが低減されている。また、画素部３は、回路規模が比較的大きな各アナログメモリ３４が光電変換領域３００に隣接する隣接領域３４０内に配置されているので、色毎の受光素子３０の間隔、及び各受光素子３０と各画素回路３２との間隔が広がらないようにされており、感度の低下を防止しつつ色ずれが低減されている。
【００２３】
ここで、光電変換領域３００における色毎の受光素子３０の配列順と、隣接領域３４０におけるアナログメモリ３４の対応する色の配列順とは同じにされている。具体的には、光電変換領域３００に受光素子３０が副走査方向にＲ、Ｇ、Ｂの順で配列されており、隣接領域３４０におけるアナログメモリ３４の対応する色（保持する信号の色）がＲ、Ｇ、Ｂの順となるようにされている。これにより、光電変換素子２は、回路素子や配線が規則的に対称性をもって配置されるので、構造的な差異や製造ばらつきが抑制され、画素間や色間での特性差が低減される。
【００２４】
なお、図２においては、Ｒ、Ｇ、Ｂの順に受光素子３０と画素回路３２を交互に配置する例を示しているが、この配置に限らず、各受光素子３０が対応する画素回路３２と隣接していればよい。
【００２５】
図３は、画素部３の第２構成例の概要を示す図である。図３に示すように、各画素回路３２は、色毎の受光素子３０の配列方向（主走査方向）に、対応する受光素子３０に隣接させて配置されてもよい。画素部３の第２構成例では、色毎の受光素子３０の間隔が最小となっている。なお、光電変換領域３００に対して、隣接領域３４０は副走査方向先端側に配置されてもよいし、副走査方向後端側に配置されてもよい。
【００２６】
図４は、図２に示したＡ−Ａ’線の断面を示す図である。図４に示すように、画素回路３２とアナログメモリ３４とを接続する配線３６は、画素分離帯の上層、且つ画素分離帯に重なる範囲（画素分離帯の幅内の範囲）に配置されている。つまり、画素部３は、受光素子３０の開口率を低下させることなく、配線３６が配置されている。
【００２７】
なお、図４に示した例では、１つの画素分離帯にＲｅｄとＧｒｅｅｎの画像信号を伝達する配線３６が配置されている場合を示しているが、画素回路３２とアナログメモリ３４の配置によっては、Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅの３色の配線３６が配置されてもよいし、１色の配線３６が配置されてもよい。また、図４においては、Ｒｅｄ、Ｇｒｅｅｎの配線３６が同じ配線層に配置されているが、異なる配線層に配置されてもよい。特に、配線３６は、同じ配線層で交差できないので、交差点では異なる配線層に配置される。
【００２８】
図５は、画素部３の第３構成例の概要を示す図である。図５に示すように、画素部３の第３構成例では、光電変換領域３００における色毎の受光素子３０の配列順に対し、隣接領域３４０におけるアナログメモリ３４の対応する色の配列順が逆にされている。具体的には、副走査方向に受光素子３０及び画素回路３２がＲｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅの順に配列され、アナログメモリ３４がＢｌｕｅ、Ｇｒｅｅｎ、Ｒｅｄの順に配列されている。この順に限らず、受光素子３０及び画素回路３２の配列順に対し、アナログメモリ３４における対応する色の配列順が逆であればよく、Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅを入れ替えてもよいし、隣接領域３４０が副走査方向先端側に配置されてもよい。
【００２９】
これにより、色の配列順が受光素子３０及び画素回路３２と、アナログメモリ３４とで線対称となるため、画素回路３２とアナログメモリ３４とを接続する配線３６が交差することなく配置される。つまり、画素部３の第３構成例は、配線３６を交差させる場合には異なる配線層に配置させる必要があるので、配線層間の配線３６で寄生容量が生じたり、光電変換素子２の層数が増加することを防止することができる。
【００３０】
図６は、画素部３の第４構成例の概要を示す図である。図６に示すように、画素部３の第４構成例は、上述した隣接領域３４０が、隣接領域３４０ａ及び隣接領域３４０ｂに二分されている。隣接領域３４０ａ及び隣接領域３４０ｂは、光電変換領域３００の副走査方向先端側と後端側とに分けられて配置され、光電変換領域３００を挟んで対向するように隣接領域３４０が二分された構成となっている。
【００３１】
具体的には、画素部３の第４構成例は、副走査方向に受光素子３０及び画素回路３２がＲｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅの順に配置され、光電変換領域３００の副走査方向先端側にＲｅｄの信号を保持するアナログメモリ３４を有する隣接領域３４０ａが配置され、後端側にＢｌｕｅ、Ｇｒｅｅｎの信号を保持するアナログメモリ３４を有する隣接領域３４０ｂが配置されている。この順に限らず、Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅが入れ替えられてもよいし、副走査方向先端側の外側に２色のアナログメモリ３４が配置され、後端側に残り１色のアナログメモリ３４が配置されてもよい。
【００３２】
これにより、ある２色（図６ではＲｅｄとＢｌｕｅ）は画素回路３２とアナログメモリ３４とが隣接しているので配線長が最短にされ、最も配線長が長い色（図６ではＧｒｅｅｎ）でも１個分のアナログメモリ３４の横を通過する長さでよくなっている。このように、配線３６の総配線長が短くされることにより、インピーダンスや寄生容量が抑えられるので、各種ノイズの重畳が低減されるほか、複数色の信号線が長い区間を併走することがなくなり、色間クロストークが低減され、画質劣化が抑制される。
【００３３】
図７は、画素部３の第５構成例の概要を示す図である。図７に示すように、隣接領域３４０ｃは、アナログメモリ３４ａ及びアナログメモリ３４ｂが受光素子３０それぞれに対して設けられている。アナログメモリ３４ａは、画素回路３２のフローティングディフュージョンが所定の基準電圧にリセットされた状態で出力するリセット電圧信号をそれぞれ保持するリセット信号保持部である。アナログメモリ３４ｂは、上述したアナログメモリ３４と同様に、受光素子３０が蓄積した電荷（露光時）を画素回路３２が変換した電圧をそれぞれ保持する保持部である。
【００３４】
つまり、画素部３の第５構成例は、相関二重サンプリング（以下ＣＤＳと記す）を実現するために構成されている。ＣＤＳでは、画素毎にアナログメモリ３４ｂ（以下ＡＭ（Ｓ）と記す）が保持する電圧からアナログメモリ３４ａ（以下ＡＭ（Ｒ）と記す）が保持する電圧が減算されることにより、固定パターンノイズが除去される。ＣＤＳを実現する減算の機能は、読取部１内のいずれかの構成に設けられてもよい。ここでは、アナログメモリ３４ａ及びアナログメモリ３４ｂは、受光素子３０の配列方向に交互に配列されている。アナログメモリ３４ａ及びアナログメモリ３４ｂの配列順序は逆でもよい。
【００３５】
このように、ＣＤＳ機能を実現するためには、ＣＤＳ機能がない場合の２倍の数のアナログメモリ３４が必要となるが、光電変換領域３００と隣接領域３４０ｃとが隣接するように配置されることにより、感度の低下を防止しつつ、色ずれが低減される。また、アナログメモリ３４ａ及びアナログメモリ３４ｂが規則的に対称性をもって配列されているので、構造的な差異や製造ばらつきが抑制され、画素間の特性差が低減されている。
【００３６】
図８は、画素部３の第６構成例の概要を示す図である。図８に示すように、隣接領域３４０ｄは、アナログメモリ３４ａ及びアナログメモリ３４ｂが受光素子３０それぞれに対して設けられている。ただし、アナログメモリ３４ａは、受光素子３０の配列方向に２つずつ隣接するように配置され、アナログメモリ３４ｂも、受光素子３０の配列方向に２つずつ隣接するように配置されている。そして、２つのアナログメモリ３４ａを駆動する駆動信号線と、２つのアナログメモリ３４ｂを駆動する駆動信号線がそれぞれ共通にされ、駆動信号線の本数が削減されている。
【００３７】
以上、画素部３の構成について複数の例を説明したが、これらは任意に組み合わせられてもよい。
【００３８】
次に、実施形態にかかる光電変換素子を有する画像読取装置を備えた画像形成装置について説明する。図９は、例えば光電変換素子２を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction  Peripheral）などである。
【００３９】
画像読取装置６０は、例えば読取部１、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。図１を用いて上述したように、読取部１は、光電変換素子２を有する。ＬＥＤドライバ６００は、読取部１が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。読取部１は、ライン同期信号などに同期して、原稿からの反射光を受光して複数の受光素子３０が電荷を発生させて蓄積を開始する。そして、読取部１は、ＡＤ変換及びパラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。
【００４０】
画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェース（Ｉ／Ｆ）８４を介して接続されている。
【００４１】
処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、読取部１などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４（又は読取部１）は、各受光素子３０が受光量に応じて電荷を発生させることを略同時に開始するよう制御する。
【００４２】
読取部１は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。
【符号の説明】
【００４３】
１      読取部
２      光電変換素子
３      画素部
４      アナログ処理回路部
１０    発振器
１２    タイミングクロック生成部
１４    信号インターフェース変換
３０    受光素子
３２    画素回路
３４、３４ａ、３４ｂ    アナログメモリ
３６    配線
５０    画像形成装置
６０    画像読取装置
７０    画像形成部
３００  光電変換領域
３４０、３４０ａ、３４０ｂ、３４０ｃ、３４０ｄ  隣接領域
【先行技術文献】
【特許文献】
【００４４】
【特許文献１】特開２０１５−１５６５５７号公報
【図１】
0006668728.tif 000002
【図２】
0006668728.tif 000003
【図３】
0006668728.tif 000004
【図４】
0006668728.tif 000005
【図５】
0006668728.tif 000006
【図６】
0006668728.tif 000007
【図７】
0006668728.tif 000008
【図８】
0006668728.tif 000009
【図９】
0006668728.tif 000010