(57)【特許請求の範囲】
【請求項１】
ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、内部データバスによって互いに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、前記複数のサブアレイのうちの各１つのサブアレイは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルを含み、
前記制御装置は、前記半導体記憶装置からのデータの読み出し及び前記半導体記憶装置へのデータの書き込みを制御する読み書き制御回路と、前記半導体記憶装置の内部におけるデータの転送を制御する転送制御回路とを備え、
前記転送制御回路は、前記インターフェースのうちの少なくとも１つの信号線を介して前記ＪＥＤＥＣ標準で不使用の第１の信号値を前記半導体記憶装置に送信することにより、前記ＪＥＤＥＣ標準で規定されていない追加の転送コマンドであって、転送元の記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先の記憶セルに書き込む転送コマンドを使用可能に設定し、
前記転送制御回路は、前記各バンクにおける前記各サブアレイにそれぞれ含まれるロウアドレスの範囲を示すサブアレイ情報を、前記インターフェースのうちの少なくとも１つの信号線を介して前記半導体記憶装置から受信する、
制御装置。
【請求項２】
前記転送制御回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記半導体記憶装置に送信するとき、前記インターフェースのバンクアドレスの信号線を介して前記第１の信号値を前記半導体記憶装置に送信する、
請求項１記載の制御装置。
【請求項３】
前記転送コマンドは、センスアンプを活性化せずに１つのワード線を活性化するワード線活性化コマンドを含む、
請求項１又は２記載の制御装置。
【請求項４】
前記転送制御回路は、前記ＪＥＤＥＣ標準のＺＱキャリブレーションコマンドを無効化し、前記ＺＱキャリブレーションコマンドに割り当てられたビット値を前記ワード線活性化コマンドのビット値として使用可能に設定する、
請求項３記載の制御装置。
【請求項５】
前記転送コマンドは、ワード線を活性化せずに１つのサブアレイのセンスアンプを活性化するセンスアンプ活性化コマンドを含む、
請求項１又は２記載の制御装置。
【請求項６】
前記転送制御回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記半導体記憶装置に送信するとき、前記インターフェースのバンクアドレスの信号線を介して第２の信号値を前記半導体記憶装置に送信することにより、前記モードレジスタセットコマンドに割り当てられたビット値を前記センスアンプ活性化コマンドのビット値として使用可能に設定する、
請求項５記載の制御装置。
【請求項７】
前記転送コマンドは、転送元のサブアレイの記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先のサブアレイの記憶セルに書き込む転送読み出しコマンド及び転送書き込みコマンドをさらに含む、
請求項１又は２記載の制御装置。
【請求項８】
前記転送制御回路は、
前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドのバーストチョップ及びオートプリチャージを無効化し、
前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドを前記半導体記憶装置に送信するとき、前記インターフェースのカラムアドレスの複数の信号線のうちの少なくとも１つの信号線を介して第３の信号値を前記半導体記憶装置に送信することにより、前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドに割り当てられたビット値を前記転送読み出しコマンド及び前記転送書き込みコマンドのビット値として使用可能にそれぞれ設定する、
請求項７記載の制御装置。
【請求項９】
前記転送制御回路は、前記複数のバンクのうちの１つのバンクにおける前記複数のサブアレイのうちの１つのサブアレイの内部においてデータを転送するとき、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記ワード線活性化コマンドと、転送先の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記半導体記憶装置に送信する、
請求項３又は４記載の制御装置。
【請求項１０】
前記転送コマンドは、センスアンプを活性化せずに１つのワード線を活性化するワード線活性化コマンドと、ワード線を活性化せずに１つのサブアレイのセンスアンプを活性化するセンスアンプ活性化コマンドとをさらに含み、
前記転送制御回路は、前記複数のバンクのうちの１つのバンクにおける互いに異なるサブアレイの間でデータを転送するとき、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記センスアンプ活性化コマンドと、転送先の記憶セルを含むワード線を含むサブアレイのセンスアンプのロウアドレスとを前記半導体記憶装置に送信し、
前記転送読み出しコマンドと、カラムアドレスとを前記半導体記憶装置に送信し、
前記転送書き込みコマンドと、カラムアドレスとを前記半導体記憶装置に送信し、
前記ワード線活性化コマンドと、前記転送先の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記半導体記憶装置に送信する、
請求項７又は８記載の制御装置。
【請求項１１】
前記転送制御回路は、前記複数のバンクのうちの互いに異なるバンクにおける互いに異なるサブアレイの間でデータを転送するとき、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記活性化コマンドと、転送先の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記転送読み出しコマンドと、カラムアドレスとを前記半導体記憶装置に送信し、
前記転送書き込みコマンドと、カラムアドレスとを前記半導体記憶装置に送信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記半導体記憶装置に送信する、
請求項７又は８記載の制御装置。
【請求項１２】
前記転送制御回路は、前記ＪＥＤＥＣ標準のモードレジスタリードコマンドを用いて、前記半導体記憶装置のマルチパーパスレジスタから前記サブアレイ情報を受信する、
請求項１〜１１のうちの１つに記載の制御装置。
【請求項１３】
前記サブアレイ情報は、
前記複数のバンクのうちの各１つのバンクにおいて周期的に配列された１つ又は複数のサブアレイの１つの周期に含まれるロウアドレスの個数と、
前記周期の先頭から当該周期に含まれる各サブアレイの先頭までのロウアドレスの個数とを含む、
請求項１〜１２のうちの１つに記載の制御装置。
【請求項１４】
前記転送制御回路は、
前記制御回路に接続されたプロセッサから受信した転送元のバンクアドレス及びロウアドレスを格納する転送元アドレスレジスタと、
前記プロセッサから受信した転送先のバンクアドレス及びロウアドレスを格納する転送先アドレスレジスタと、
前記プロセッサから受信した転送するデータのページ数を格納する転送ページ数レジスタと、
前記半導体記憶装置から受信した前記サブアレイ情報を格納するサブアレイ情報レジスタと、
前記転送元アドレスレジスタ、前記転送先アドレスレジスタ、前記転送ページ数レジスタ、及び前記サブアレイ情報レジスタに格納された情報に基づいて、同じサブアレイの内部においてデータを転送するか否か、及び、同じバンクの内部においてデータを転送するか否かを判断するアドレス比較回路とを備える、
請求項１〜１３のうちの１つに記載の制御装置。
【請求項１５】
前記転送制御回路は、前記制御回路に接続されたプロセッサから受信した転送開始トリガを格納する転送開始トリガレジスタを備え、
前記制御装置は、前記転送開始トリガレジスタに格納された前記転送開始トリガの有無に従って、前記読み書き制御回路及び前記転送制御回路のうちの一方を前記半導体記憶装置に接続するセレクタをさらに備える、
請求項１〜１４のうちの１つに記載の制御装置。
【請求項１６】
前記半導体記憶装置は、前記内部データバスに接続された少なくとも１つのレジスタをさらに備え、
前記転送制御回路は、前記複数のバンクのうちの互いに異なるバンクにおける互いに異なるサブアレイの間でデータを転送するとき、前記レジスタを介してデータを転送する、
請求項１〜１５のうちの１つに記載の制御装置。
【請求項１７】
前記半導体記憶装置は、前記内部データバスに接続された少なくとも１つのレジスタ及び演算回路をさらに備え、
前記転送制御回路は、前記複数のバンクのうちの１つから読み出したデータに対して前記演算回路により演算を実行し、演算後のデータを前記複数のバンクのうちの１つに書き込む、
請求項１〜１５のうちの１つに記載の制御装置。
【請求項１８】
前記演算回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記半導体記憶装置に送信するとき、前記インターフェースのうちのアドレスの信号線を介して、前記演算回路による演算のオペコードを前記半導体記憶装置に送信する、
請求項１７記載の制御装置。
【請求項１９】
ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスによって互いに接続された複数のバンクとを備え、
前記複数のバンクのうちの各１つのバンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、前記複数のサブアレイのうちの各１つのサブアレイは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルを含み、
前記半導体記憶装置は、
前記インターフェースを介して制御装置に接続され、前記内部データバスを介して前記複数のバンクに接続され、前記制御装置と前記複数のバンクとの間でデータを送受信するデータ入出力回路と、
前記インターフェースを介して前記制御装置に接続され、前記制御装置から前記複数のバンクを制御するコマンドを受信するコマンド入力回路とを備え、
前記コマンド入力回路は、
前記インターフェースのうちの少なくとも１つの信号線を介して前記ＪＥＤＥＣ標準で不使用の第１の信号値を前記制御装置から受信することにより、前記ＪＥＤＥＣ標準で規定されていない追加の転送コマンドであって、転送元の記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先の記憶セルに書き込む転送コマンドを使用可能に設定し、
前記コマンド入力回路は、前記各バンクにおける前記各サブアレイにそれぞれ含まれるロウアドレスの範囲を示すサブアレイ情報を、前記インターフェースのうちの少なくとも１つの信号線を介して前記制御装置に送信する、
半導体記憶装置。
【請求項２０】
前記コマンド入力回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記制御装置から受信するとき、前記インターフェースのバンクアドレスの信号線を介して前記第１の信号値を前記制御装置から受信する、
請求項１９記載の半導体記憶装置。
【請求項２１】
前記転送コマンドは、センスアンプを活性化せずに１つのワード線を活性化するワード線活性化コマンドを含む、
請求項１９又は２０記載の半導体記憶装置。
【請求項２２】
前記コマンド入力回路は、前記ＪＥＤＥＣ標準のＺＱキャリブレーションコマンドを無効化し、前記ＺＱキャリブレーションコマンドに割り当てられたビット値を前記ワード線活性化コマンドのビット値として使用可能に設定する、
請求項２１記載の半導体記憶装置。
【請求項２３】
前記転送コマンドは、ワード線を活性化せずに１つのサブアレイのセンスアンプを活性化するセンスアンプ活性化コマンドを含む、
請求項１９又は２０記載の半導体記憶装置。
【請求項２４】
前記コマンド入力回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記制御装置から受信するとき、前記インターフェースのバンクアドレスの信号線を介して第２の信号値を前記制御装置から受信することにより、前記モードレジスタセットコマンドに割り当てられたビット値を前記センスアンプ活性化コマンドのビット値として使用可能に設定する、
請求項２３記載の半導体記憶装置。
【請求項２５】
前記転送コマンドは、転送元のサブアレイの記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先のサブアレイの記憶セルに書き込む転送読み出しコマンド及び転送書き込みコマンドをさらに含む、
請求項１９又は２０記載の半導体記憶装置。
【請求項２６】
前記コマンド入力回路は、
前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドのバーストチョップ及びオートプリチャージを無効化し、
前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドを前記制御装置から受信するとき、前記インターフェースのカラムアドレスの複数の信号線のうちの少なくとも１つの信号線を介して第３の信号値を前記制御装置から受信することにより、前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドに割り当てられたビット値を前記転送読み出しコマンド及び前記転送書き込みコマンドのビット値として使用可能にそれぞれ設定する、
請求項２５記載の半導体記憶装置。
【請求項２７】
前記コマンド入力回路は、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記ワード線活性化コマンドと、転送先の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記制御装置から受信し、
これにより、前記複数のバンクのうちの１つのバンクにおける前記複数のサブアレイのうちの１つのサブアレイの内部においてデータを転送する、
請求項２１又は２２記載の半導体記憶装置。
【請求項２８】
前記転送コマンドは、センスアンプを活性化せずに１つのワード線を活性化するワード線活性化コマンドと、ワード線を活性化せずに１つのサブアレイのセンスアンプを活性化するセンスアンプ活性化コマンドとをさらに含み、
前記コマンド入力回路は、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記センスアンプ活性化コマンドと、転送先の記憶セルを含むワード線を含むサブアレイのセンスアンプのロウアドレスとを前記制御装置から受信し、
前記転送読み出しコマンドと、カラムアドレスとを前記制御装置から受信し、
前記転送書き込みコマンドと、カラムアドレスとを前記制御装置から受信し、
前記ワード線活性化コマンドと、前記転送先の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記制御装置から受信し、
これにより、前記複数のバンクのうちの１つのバンクにおける互いに異なるサブアレイの間でデータを転送する、
請求項２５又は２６記載の半導体記憶装置。
【請求項２９】
前記コマンド入力回路は、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記活性化コマンドと、転送先の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記転送読み出しコマンドと、カラムアドレスとを前記制御装置から受信し、
前記転送書き込みコマンドと、カラムアドレスとを前記制御装置から受信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記制御装置から受信し、
これにより、前記複数のバンクのうちの互いに異なるバンクにおける互いに異なるサブアレイの間でデータを転送する、
請求項２５又は２６記載の半導体記憶装置。
【請求項３０】
前記コマンド入力回路は、前記ＪＥＤＥＣ標準のモードレジスタリードコマンドに応答して、前記半導体記憶装置のマルチパーパスレジスタに格納された前記サブアレイ情報を前記制御装置に送信する、
請求項１９〜２９のうちの１つに記載の半導体記憶装置。
【請求項３１】
前記サブアレイ情報は、
前記複数のバンクのうちの各１つのバンクにおいて周期的に配列された１つ又は複数のサブアレイの１つの周期に含まれるロウアドレスの個数と、
前記周期の先頭から当該周期に含まれる各サブアレイの先頭までのロウアドレスの個数とを含む、
請求項１９〜３０のうちの１つに記載の半導体記憶装置。
【請求項３２】
前記半導体記憶装置は、前記内部データバスに接続された少なくとも１つのレジスタをさらに備え、
前記コマンド入力回路は、前記複数のバンクのうちの互いに異なるバンクにおける互いに異なるサブアレイの間でデータを転送するとき、前記レジスタを介してデータを転送する、
請求項１９〜３１のうちの１つに記載の半導体記憶装置。
【請求項３３】
前記半導体記憶装置は、前記内部データバスに接続された少なくとも１つのレジスタ及び演算回路をさらに備え、
前記コマンド入力回路は、前記複数のバンクのうちの１つから読み出したデータに対して前記演算回路により演算を実行し、演算後のデータを前記複数のバンクのうちの１つに書き込む、
請求項１９〜３１のうちの１つに記載の半導体記憶装置。
【請求項３４】
前記演算回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記制御装置から受信するとき、前記インターフェースのアドレスの信号線を介して、前記演算回路による演算のオペコードを前記制御装置から受信する、
請求項３３記載の半導体記憶装置。
【請求項３５】
請求項１〜１８のうちの１つに記載の制御装置と、
請求項１９〜３４のうちの１つに記載の半導体記憶装置とを備える、
半導体記憶システム。
【請求項３６】
ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御方法であって、
前記半導体記憶装置は、内部データバスによって互いに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、前記複数のサブアレイのうちの各１つのサブアレイは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルを含み、
前記制御方法は、
前記インターフェースのうちの少なくとも１つの信号線を介して前記ＪＥＤＥＣ標準で不使用の第１の信号値を前記半導体記憶装置に送信することにより、前記ＪＥＤＥＣ標準で規定されていない追加の転送コマンドであって、転送元の記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先の記憶セルに書き込む転送コマンドを使用可能に設定するステップと、
前記各バンクにおける前記各サブアレイにそれぞれ含まれるロウアドレスの範囲を示すサブアレイ情報を、前記インターフェースのうちの少なくとも１つの信号線を介して前記半導体記憶装置から受信するステップとを含む、
制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭの半導体記憶装置及び制御装置に関し、さらに、これらを含む半導体記憶システムに関する。本発明はまた、そのような半導体記憶装置のための制御方法に関する。【０００２】
本明細書において、ＤＤＲｘ−ＳＤＲＡＭは、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random-Access Memory）、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭ、ＤＤＲ４−ＳＤＲＡＭ、及びそれらの派生規格及び後継規格を示す。また、本明細書において、ＬＰＤＤＲｘ−ＳＤＲＡＭは、ＬＰＤＤＲ−ＳＤＲＡＭ（Low Power DDR-SDRAM）、ＬＰＤＤＲ２−ＳＤＲＡＭ、ＬＰＤＤＲ３−ＳＤＲＡＭ、ＬＰＤＤＲ４−ＳＤＲＡＭ、及びそれらの派生規格及び後継規格を示す。
【背景技術】
【０００３】
コンピュータなどのプロセッサのための外付けの一次記憶装置として、ＤＲＡＭなどのメモリと、メモリコントローラを含むメモリシステムが用いられる。【０００４】
従来、外付けのメモリのあるアドレスに格納されたデータを同じメモリ内の別のアドレスに転送する場合、メモリコントローラによりメモリからデータを連続的に読み出してプロセッサのチップ内にいったん格納し、その後、再びメモリコントローラによりプロセッサからデータを読み出してメモリの宛先のアドレスに連続的に書き込んでいる。このような動作では、データに対する演算及び処理を全く行わないにもかかわらず、プロセッサ及びメモリの間のインターフェースがデータによって無駄に占有され、大量の帯域、電力、及び時間が必要となってしまう。【０００５】
近年、ＩｏＴ（Internet of Things）及びビッグデータといった大量のデータを取り扱うアプリケーションが普及しつつある。このようなアプリケーションでは、大量のデータをメモリのあるアドレスから別のアドレスに転送又はコピーする処理、ある特定のデータを初期化する処理、などが頻発するので、プロセッサ及びメモリの間のインターフェースが無駄に占有されると、システム性能及びエネルギー効率が大幅に悪化する可能性がある。【０００６】
このような問題に対して、特許文献１では、データの転送又はコピーのためにメモリから読み出されたデータを、システムバス上に送ることなく、メモリコントローラに内蔵されたローカルメモリに格納することを開示している。これにより、データの転送又はコピーのためにシステムバスが占有されず、システムバスを介して通信される情報の量が低減される。【０００７】
また、特許文献２〜６に示すように、ＤＲＡＭの特性を生かしたデータ転送の方法がある。ＤＲＡＭでは、複数のメモリセルが、互いに直交する複数のビット線及び複数のワード線に沿って配列されている。各メモリセルのキャパシタには、データを表す電荷が格納されている。ＡＣＴコマンドを用いてロウアクセスすることにより、入力されたアドレスに対応するワード線がアサートされ、メモリセルの電荷はプリチャージされていたビット線に取り出される。このとき、相補のビット線対にわずかな電位差を生じる。ビット線対に接続されるセンスアンプは、その電位差を電源電位又は接地電位まで増幅する。通常のＤＲＡＭであれば、その後、読み出しコマンド又は書き込みコマンドでカラムアクセスすることにより、入力されたアドレスに対応するカラム選択線がアサートされて、データの読み出し又は書き込みが行われる。ただし、特許文献２〜６は、センスアンプにより増幅されたデータがビット線対に保持された状態で、同じビット線対に接続される別のワード線をアサートする動作を開示している。これにより、ＤＲＡＭの外部を経由することなく、大量のデータを、あるアドレスのメモリセルから別のアドレスのメモリセルにコピーすることが可能となる。【０００８】
さらに、非特許文献１では、特殊コマンドを追加することで、ＤＲＡＭの外部を経由することなくバンク間でデータを転送することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２０１６−５０５９１４号公報
【特許文献２】米国特許第５３８１３６８号明細書
【特許文献３】米国特許第５４４０５１７号明細書
【特許文献４】米国特許第５８８６９４４号明細書
【特許文献５】特開平８−０４５２７０号公報
【特許文献６】特開平８−０６３９５６号公報
【非特許文献】
【００１０】
【非特許文献１】V. Seshadri et al. "RowClone： Fast and Energy−efficient Ｉn−DRAM Bulk Data Copy and Initialization", MICRO-46 Proceedings of the 46th Annual IEEE/ACM International Symposium on Microarchitecture, pp. 185-197, December 7, 2013.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、広く普及しているＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有するメモリを使用する場合、データの転送又はコピーのためには、いったんメモリの外部のバスを経由することが必要であり、大きな電力及び時間を消費することとなる。【００１２】
さらに、近年、ＤＤＲ３−ＳＤＲＡＭ及びＤＤＲ４−ＳＤＲＡＭなどのメモリシステムのインターフェースは非常に高速の動作周波数を有している。上記のような特殊な動作を行うにあたり、ＪＥＤＥＣ標準として規定されたインターフェースの信号群から逸脱する場合には、メモリのパッケージのピン配置、メモリコントローラ、及びＤＤＲ  ＰＨＹ、プリント配線基板上の配線などにおいて汎用の部品を使用できなくなり、開発費の高騰をまねく恐れがある。【００１３】
本発明の目的は、ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したインターフェースを有する半導体記憶装置及び制御装置であって、半導体記憶装置の外部のバスを占有せずにデータを転送又はコピーすることができる半導体記憶装置及び制御装置、さらに、これらを含む半導体記憶システムを提供することにある。本発明の目的はまた、そのような半導体記憶装置のための制御方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の態様に係る制御装置によれば、
ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御装置であって、
前記半導体記憶装置は、内部データバスによって互いに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、前記複数のサブアレイのうちの各１つのサブアレイは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルを含み、
前記制御装置は、前記半導体記憶装置からのデータの読み出し及び前記半導体記憶装置へのデータの書き込みを制御する読み書き制御回路と、前記半導体記憶装置の内部におけるデータの転送を制御する転送制御回路とを備え、
前記転送制御回路は、前記インターフェースのうちの少なくとも１つの信号線を介して前記ＪＥＤＥＣ標準で不使用の第１の信号値を前記半導体記憶装置に送信することにより、前記ＪＥＤＥＣ標準で規定されていない追加の転送コマンドであって、転送元の記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先の記憶セルに書き込む転送コマンドを使用可能に設定する。【００１５】
本発明の第２の態様に係る制御装置によれば、第１の態様に係る制御装置において、
前記転送制御回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記半導体記憶装置に送信するとき、前記インターフェースのバンクアドレスの信号線を介して前記第１の信号値を前記半導体記憶装置に送信する。【００１６】
本発明の第３の態様に係る制御装置によれば、第１又は第２の態様に係る制御装置において、
前記転送コマンドは、センスアンプを活性化せずに１つのワード線を活性化するワード線活性化コマンドを含む。【００１７】
本発明の第４の態様に係る制御装置によれば、第３の態様に係る制御装置において、
前記転送制御回路は、前記ＪＥＤＥＣ標準のＺＱキャリブレーションコマンドを無効化し、前記ＺＱキャリブレーションコマンドに割り当てられたビット値を前記ワード線活性化コマンドのビット値として使用可能に設定する。【００１８】
本発明の第５の態様に係る制御装置によれば、第１又は第２の態様に係る制御装置において、
前記転送コマンドは、ワード線を活性化せずに１つのサブアレイのセンスアンプを活性化するセンスアンプ活性化コマンドを含む。【００１９】
本発明の第６の態様に係る制御装置によれば、第５の態様に係る制御装置において、
前記転送制御回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記半導体記憶装置に送信するとき、前記インターフェースのバンクアドレスの信号線を介して第２の信号値を前記半導体記憶装置に送信することにより、前記モードレジスタセットコマンドに割り当てられたビット値を前記センスアンプ活性化コマンドのビット値として使用可能に設定する。【００２０】
本発明の第７の態様に係る制御装置によれば、第１又は第２の態様に係る制御装置において、
前記転送コマンドは、転送元のサブアレイの記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先のサブアレイの記憶セルに書き込む転送読み出しコマンド及び転送書き込みコマンドをさらに含む。【００２１】
本発明の第８の態様に係る制御装置によれば、第７の態様に係る制御装置において、
前記転送制御回路は、
前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドのバーストチョップ及びオートプリチャージを無効化し、
前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドを前記半導体記憶装置に送信するとき、前記インターフェースのカラムアドレスの複数の信号線のうちの少なくとも１つの信号線を介して第３の信号値を前記半導体記憶装置に送信することにより、前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドに割り当てられたビット値を前記転送読み出しコマンド及び前記転送書き込みコマンドのビット値として使用可能にそれぞれ設定する。【００２２】
本発明の第９の態様に係る制御装置によれば、第３又は第４の態様に係る制御装置において、
前記転送制御回路は、前記複数のバンクのうちの１つのバンクにおける前記複数のサブアレイのうちの１つのサブアレイの内部においてデータを転送するとき、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記ワード線活性化コマンドと、転送先の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記半導体記憶装置に送信する。【００２３】
本発明の第１０の態様に係る制御装置によれば、第７又は第８の態様に係る制御装置において、
前記転送コマンドは、センスアンプを活性化せずに１つのワード線を活性化するワード線活性化コマンドと、ワード線を活性化せずに１つのサブアレイのセンスアンプを活性化するセンスアンプ活性化コマンドとをさらに含み、
前記転送制御回路は、前記複数のバンクのうちの１つのバンクにおける互いに異なるサブアレイの間でデータを転送するとき、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記センスアンプ活性化コマンドと、転送先の記憶セルを含むワード線を含むサブアレイのセンスアンプのロウアドレスとを前記半導体記憶装置に送信し、
前記転送読み出しコマンドと、カラムアドレスとを前記半導体記憶装置に送信し、
前記転送書き込みコマンドと、カラムアドレスとを前記半導体記憶装置に送信し、
前記ワード線活性化コマンドと、前記転送先の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記半導体記憶装置に送信する。【００２４】
本発明の第１１の態様に係る制御装置によれば、第７又は第８の態様に係る制御装置において、
前記転送制御回路は、前記複数のバンクのうちの互いに異なるバンクにおける互いに異なるサブアレイの間でデータを転送するとき、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記活性化コマンドと、転送先の記憶セルを含むワード線のロウアドレスとを前記半導体記憶装置に送信し、
前記転送読み出しコマンドと、カラムアドレスとを前記半導体記憶装置に送信し、
前記転送書き込みコマンドと、カラムアドレスとを前記半導体記憶装置に送信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記半導体記憶装置に送信する。【００２５】
本発明の第１２の態様に係る制御装置によれば、第１〜第１１のうちの１つの態様に係る制御装置において、
前記転送制御回路は、前記各バンクにおける前記各サブアレイにそれぞれ含まれるロウアドレスの範囲を示すサブアレイ情報を、前記インターフェースのうちの少なくとも１つの信号線を介して前記半導体記憶装置から受信する。【００２６】
本発明の第１３の態様に係る制御装置によれば、第１２の態様に係る制御装置において、
前記転送制御回路は、前記ＪＥＤＥＣ標準のモードレジスタリードコマンドを用いて、前記半導体記憶装置のマルチパーパスレジスタから前記サブアレイ情報を受信する。【００２７】
本発明の第１４の態様に係る制御装置によれば、第１２又は第１３の態様に係る制御装置において、
前記サブアレイ情報は、
前記複数のバンクのうちの各１つのバンクにおいて周期的に配列された１つ又は複数のサブアレイの１つの周期に含まれるロウアドレスの個数と、
前記周期の先頭から当該周期に含まれる各サブアレイの先頭までのロウアドレスの個数とを含む。【００２８】
本発明の第１５の態様に係る制御装置によれば、第１２〜第１４のうちの１つの態様に係る制御装置において、
前記転送制御回路は、
前記制御回路に接続されたプロセッサから受信した転送元のバンクアドレス及びロウアドレスを格納する転送元アドレスレジスタと、
前記プロセッサから受信した転送先のバンクアドレス及びロウアドレスを格納する転送先アドレスレジスタと、
前記プロセッサから受信した転送するデータのページ数を格納する転送ページ数レジスタと、
前記半導体記憶装置から受信した前記サブアレイ情報を格納するサブアレイ情報レジスタと、
前記転送元アドレスレジスタ、前記転送先アドレスレジスタ、前記転送ページ数レジスタ、及び前記サブアレイ情報レジスタに格納された情報に基づいて、同じサブアレイの内部においてデータを転送するか否か、及び、同じバンクの内部においてデータを転送するか否かを判断するアドレス比較回路とを備える。【００２９】
本発明の第１６の態様に係る制御装置によれば、第１〜第１５のうちの１つの態様に係る制御装置において、
前記転送制御回路は、前記制御回路に接続されたプロセッサから受信した転送開始トリガを格納する転送開始トリガレジスタを備え、
前記制御装置は、前記転送開始トリガレジスタに格納された前記転送開始トリガの有無に従って、前記読み書き制御回路及び前記転送制御回路のうちの一方を前記半導体記憶装置に接続するセレクタをさらに備える。【００３０】
本発明の第１７の態様に係る制御装置によれば、第１〜第１６のうちの１つの態様に係る制御装置において、
前記半導体記憶装置は、前記内部データバスに接続された少なくとも１つのレジスタをさらに備え、
前記転送制御回路は、前記複数のバンクのうちの互いに異なるバンクにおける互いに異なるサブアレイの間でデータを転送するとき、前記レジスタを介してデータを転送する。【００３１】
本発明の第１８の態様に係る制御装置によれば、第１〜第１６のうちの１つの態様に係る制御装置において、
前記半導体記憶装置は、前記内部データバスに接続された少なくとも１つのレジスタ及び演算回路をさらに備え、
前記転送制御回路は、前記複数のバンクのうちの１つから読み出したデータに対して前記演算回路により演算を実行し、演算後のデータを前記複数のバンクのうちの１つに書き込む。【００３２】
本発明の第１９の態様に係る制御装置によれば、第１８の態様に係る制御装置において、
前記演算回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記半導体記憶装置に送信するとき、前記インターフェースのうちのアドレスの信号線を介して、前記演算回路による演算のオペコードを前記半導体記憶装置に送信する。【００３３】
本発明の第２０の態様に係る半導体記憶装置によれば、
ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置であって、
前記半導体記憶装置は、
内部データバスと、
前記内部データバスによって互いに接続された複数のバンクとを備え、
前記複数のバンクのうちの各１つのバンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、前記複数のサブアレイのうちの各１つのサブアレイは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルを含み、
前記半導体記憶装置は、
前記インターフェースを介して制御装置に接続され、前記内部データバスを介して前記複数のバンクに接続され、前記制御装置と前記複数のバンクとの間でデータを送受信するデータ入出力回路と、
前記インターフェースを介して前記制御装置に接続され、前記制御装置から前記複数のバンクを制御するコマンドを受信するコマンド入力回路とを備え、
前記コマンド入力回路は、
前記インターフェースのうちの少なくとも１つの信号線を介して前記ＪＥＤＥＣ標準で不使用の第１の信号値を前記制御装置から受信することにより、前記ＪＥＤＥＣ標準で規定されていない追加の転送コマンドであって、転送元の記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先の記憶セルに書き込む転送コマンドを使用可能に設定する。【００３４】
本発明の第２１の態様に係る半導体記憶装置によれば、第２０の態様に係る半導体記憶装置において、
前記コマンド入力回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記制御装置から受信するとき、前記インターフェースのバンクアドレスの信号線を介して前記第１の信号値を前記制御装置から受信する。【００３５】
本発明の第２２の態様に係る半導体記憶装置によれば、第２０又は第２１の態様に係る半導体記憶装置において、
前記転送コマンドは、センスアンプを活性化せずに１つのワード線を活性化するワード線活性化コマンドを含む。【００３６】
本発明の第２３の態様に係る半導体記憶装置によれば、第２２の態様に係る半導体記憶装置において、
前記コマンド入力回路は、前記ＪＥＤＥＣ標準のＺＱキャリブレーションコマンドを無効化し、前記ＺＱキャリブレーションコマンドに割り当てられたビット値を前記ワード線活性化コマンドのビット値として使用可能に設定する。【００３７】
本発明の第２４の態様に係る半導体記憶装置によれば、第２０又は第２１の態様に係る半導体記憶装置において、
前記転送コマンドは、ワード線を活性化せずに１つのサブアレイのセンスアンプを活性化するセンスアンプ活性化コマンドを含む。【００３８】
本発明の第２５の態様に係る半導体記憶装置によれば、第２４の態様に係る半導体記憶装置において、
前記コマンド入力回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記制御装置から受信するとき、前記インターフェースのバンクアドレスの信号線を介して第２の信号値を前記制御装置から受信することにより、前記モードレジスタセットコマンドに割り当てられたビット値を前記センスアンプ活性化コマンドのビット値として使用可能に設定する。【００３９】
本発明の第２６の態様に係る半導体記憶装置によれば、第２０又は第２１の態様に係る半導体記憶装置において、
前記転送コマンドは、転送元のサブアレイの記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先のサブアレイの記憶セルに書き込む転送読み出しコマンド及び転送書き込みコマンドをさらに含む。【００４０】
本発明の第２７の態様に係る半導体記憶装置によれば、第２６の態様に係る半導体記憶装置において、
前記コマンド入力回路は、
前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドのバーストチョップ及びオートプリチャージを無効化し、
前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドを前記制御装置から受信するとき、前記インターフェースのカラムアドレスの複数の信号線のうちの少なくとも１つの信号線を介して第３の信号値を前記制御装置から受信することにより、前記ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドに割り当てられたビット値を前記転送読み出しコマンド及び前記転送書き込みコマンドのビット値として使用可能にそれぞれ設定する。【００４１】
本発明の第２８の態様に係る半導体記憶装置によれば、第２２又は第２３の態様に係る半導体記憶装置において、
前記コマンド入力回路は、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記ワード線活性化コマンドと、転送先の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記制御装置から受信し、
これにより、前記複数のバンクのうちの１つのバンクにおける前記複数のサブアレイのうちの１つのサブアレイの内部においてデータを転送する。【００４２】
本発明の第２９の態様に係る半導体記憶装置によれば、第２６又は第２７の態様に係る半導体記憶装置において、
前記転送コマンドは、センスアンプを活性化せずに１つのワード線を活性化するワード線活性化コマンドと、ワード線を活性化せずに１つのサブアレイのセンスアンプを活性化するセンスアンプ活性化コマンドとをさらに含み、
前記コマンド入力回路は、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記センスアンプ活性化コマンドと、転送先の記憶セルを含むワード線を含むサブアレイのセンスアンプのロウアドレスとを前記制御装置から受信し、
前記転送読み出しコマンドと、カラムアドレスとを前記制御装置から受信し、
前記転送書き込みコマンドと、カラムアドレスとを前記制御装置から受信し、
前記ワード線活性化コマンドと、前記転送先の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記制御装置から受信し、
これにより、前記複数のバンクのうちの１つのバンクにおける互いに異なるサブアレイの間でデータを転送する。【００４３】
本発明の第３０の態様に係る半導体記憶装置によれば、第２６又は第２７の態様に係る半導体記憶装置において、
前記コマンド入力回路は、
１つのワード線と前記１つのワード線を含むサブアレイのセンスアンプとを活性化する前記ＪＥＤＥＣ標準の活性化コマンドと、転送元の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記活性化コマンドと、転送先の記憶セルを含むワード線のロウアドレスとを前記制御装置から受信し、
前記転送読み出しコマンドと、カラムアドレスとを前記制御装置から受信し、
前記転送書き込みコマンドと、カラムアドレスとを前記制御装置から受信し、
前記ＪＥＤＥＣ標準のプリチャージコマンドを前記制御装置から受信し、
これにより、前記複数のバンクのうちの互いに異なるバンクにおける互いに異なるサブアレイの間でデータを転送する。【００４４】
本発明の第３１の態様に係る半導体記憶装置によれば、第２０〜第３０のうちの１つの態様に係る半導体記憶装置において、
前記コマンド入力回路は、前記各バンクにおける前記各サブアレイにそれぞれ含まれるロウアドレスの範囲を示すサブアレイ情報を、前記インターフェースのうちの少なくとも１つの信号線を介して前記制御装置に送信する。【００４５】
本発明の第３２の態様に係る半導体記憶装置によれば、第３１の態様に係る半導体記憶装置において、
前記コマンド入力回路は、前記ＪＥＤＥＣ標準のモードレジスタリードコマンドに応答して、前記半導体記憶装置のマルチパーパスレジスタに格納された前記サブアレイ情報を前記制御装置に送信する。【００４６】
本発明の第３３の態様に係る半導体記憶装置によれば、第３１又は第３２の態様に係る半導体記憶装置において、
前記サブアレイ情報は、
前記複数のバンクのうちの各１つのバンクにおいて周期的に配列された１つ又は複数のサブアレイの１つの周期に含まれるロウアドレスの個数と、
前記周期の先頭から当該周期に含まれる各サブアレイの先頭までのロウアドレスの個数とを含む。【００４７】
本発明の第３４の態様に係る半導体記憶装置によれば、第２０〜第３３のうちの１つの態様に係る半導体記憶装置において、
前記半導体記憶装置は、前記内部データバスに接続された少なくとも１つのレジスタをさらに備え、
前記コマンド入力回路は、前記複数のバンクのうちの互いに異なるバンクにおける互いに異なるサブアレイの間でデータを転送するとき、前記レジスタを介してデータを転送する。【００４８】
本発明の第３５の態様に係る半導体記憶装置によれば、第２０〜第３３のうちの１つの態様に係る半導体記憶装置において、
前記半導体記憶装置は、前記内部データバスに接続された少なくとも１つのレジスタ及び演算回路をさらに備え、
前記コマンド入力回路は、前記複数のバンクのうちの１つから読み出したデータに対して前記演算回路により演算を実行し、演算後のデータを前記複数のバンクのうちの１つに書き込む。【００４９】
本発明の第３６の態様に係る半導体記憶装置によれば、第３５の態様に係る半導体記憶装置において、
前記演算回路は、前記ＪＥＤＥＣ標準のモードレジスタセットコマンドを前記制御装置から受信するとき、前記インターフェースのアドレスの信号線を介して、前記演算回路による演算のオペコードを前記制御装置から受信する。【００５０】
本発明の第３７の態様に係る半導体記憶システムによれば、
第１〜第１９のうちの１つの態様に係る制御装置と、
第２０〜第３６のうちの１つの態様に係る半導体記憶装置とを備える。【００５１】
本発明の第３８の態様に係る半導体記憶装置のための制御方法によれば、
ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する半導体記憶装置のための制御方法であって、
前記半導体記憶装置は、内部データバスによって互いに接続された複数のバンクを備え、前記複数のバンクのうちの各１つのバンクは、複数のセンスアンプからなる少なくとも１つのセンスアンプ列によって互いに分離された複数のサブアレイを含み、前記複数のサブアレイのうちの各１つのサブアレイは、互いに直交する複数のビット線及び複数のワード線に沿って配列された複数の記憶セルを含み、
前記制御方法は、前記インターフェースのうちの少なくとも１つの信号線を介して前記ＪＥＤＥＣ標準で不使用の第１の信号値を前記半導体記憶装置に送信することにより、前記ＪＥＤＥＣ標準で規定されていない追加の転送コマンドであって、転送元の記憶セルから読み出したデータを前記半導体記憶装置の外部を経由することなく転送先の記憶セルに書き込む転送コマンドを使用可能に設定するステップを含む。
【発明の効果】
【００５２】
本発明によれば、ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したインターフェースを有する半導体記憶装置及び制御装置であって、半導体記憶装置の外部のバスを占有せずにデータを転送又はコピーすることができる半導体記憶装置及び制御装置、さらに、これらを含む半導体記憶システムを提供することができる。【００５３】
本発明によればまた、そのような半導体記憶装置のための制御方法を提供することができる。
【図面の簡単な説明】
【００５４】
【図１】実施形態１に係るメモリシステムを含む処理装置を示すブロック図である。
【図２】図１のメモリコントローラ３の構成を示すブロック図である。
【図３】図１のメモリ５の構成を示すブロック図である。
【図４】図３のバンク３１−０〜３１−７のうちの１つの構成を示す概略図である。
【図５】図４のサブアレイ４１−１の構成を示す回路図である。
【図６】図１のメモリ５からメモリコントローラ３へ送信されるサブアレイ情報の第１の例を示す表である。
【図７】図１のメモリ５からメモリコントローラ３へ送信されるサブアレイ情報の第２の例を示す表である。
【図８】図２の転送制御回路１２によって実行されるデータ転送処理を示すフローチャートである。
【図９】図８の第１の転送処理を示すサブルーチンである。
【図１０】図８の第１の転送処理を実行するときのメモリ５の動作を示す概略図である。
【図１１】図８の第２の転送処理を示すサブルーチンである。
【図１２】図８の第２の転送処理を実行するときのメモリ５の動作を示す概略図である。
【図１３】図８の第２の転送処理を実行するときのメモリ５の動作を示すタイミングチャートである。
【図１４】図８の第３の転送処理を示すサブルーチンである。
【図１５】図８の第３の転送処理を実行するときのメモリ５の動作を示す概略図である。
【図１６】図８の第３の転送処理を実行するときのメモリ５の動作を示すタイミングチャートである。
【図１７】実施形態２に係るメモリシステムのメモリ５Ａの構成を示すブロック図である。
【図１８】実施形態３に係るメモリシステムのメモリ５Ｂの構成を示すブロック図である。
【図１９】図１８のメモリ５Ｂにおいてメモリコントローラ３から送信される書き込みコマンド及び読み出しコマンドに応じた動作を示す表である。
【図２０】図１８の演算回路８３の構成を示すブロック図である。
【図２１】図１８のメモリ５Ｂにおいてメモリコントローラ３からモードレジスタセットコマンドとともに送信されるアドレスのビットを示す図である。
【発明を実施するための形態】
【００５５】
以下、本発明に係る実施形態について図面を参照して説明する。
【００５６】
実施形態１．
図１は、実施形態１に係るメモリシステムを含む処理装置を示すブロック図である。図１の処理装置は、プロセッサ１、プロセッサバス２、メモリコントローラ３、メモリバス４、及びメモリ５を備える。
【００５７】
プロセッサ１は、プロセッサバス２を介してメモリコントローラ３と接続される。メモリコントローラ３は、メモリバス４を介して及びメモリ５と接続される。メモリ５は、後述するように、複数のサブアレイをそれぞれ含む複数のバンクを備える。メモリ５は、ＤＤＲ３−ＳＤＲＡＭのＪＥＤＥＣ（Joint Electron Device Engineering Council）標準に準拠したインターフェースを有する。メモリコントローラ３及びメモリ５は、メモリバス４を介して、ＪＥＤＥＣ標準に準拠した信号群を用いて互いに通信する。メモリバス４は、クロックバス、コマンドバス、アドレスバス、及びデータバスの各信号線を含む。メモリコントローラ３及びメモリ５は、プロセッサのためのメモリシステムとして動作する。
【００５８】
ＤＤＲ３−ＳＤＲＡＭのメモリ５は半導体記憶装置の一例である。メモリコントローラ３は半導体記憶装置のための制御装置の一例である。メモリコントローラ３及びメモリ５を含むメモリシステムは半導体記憶システムの一例である。
【００５９】
図２は、図１のメモリコントローラ３の構成を示すブロック図である。メモリコントローラ３は、読み書き制御回路１１、転送制御回路１２、セレクタ１３、及びＤＤＲ物理層回路（ＤＤＲ  ＰＨＹ）１４を備える。
【００６０】
読み書き制御回路１１は、通常のＪＥＤＥＣ標準に準拠して、メモリ５からのデータの読み出し及びメモリ５へのデータの書き込みを制御する。
【００６１】
転送制御回路１２は、メモリ５の内部におけるデータの転送を制御する。
【００６２】
セレクタ１３は、転送制御回路１２の制御下で、読み書き制御回路１１及び転送制御回路１２の一方をＤＤＲ物理層回路１４を介してメモリ５に接続する。読み書き制御回路１１がメモリ５に接続されているとき、メモリコントローラ３及びメモリ５は、メモリ５からのデータの読み出し及び／又はメモリ５へのデータの書き込みを行う通常モードで動作する。転送制御回路１２がメモリ５に接続されているとき、メモリコントローラ３及びメモリ５は、メモリ５の外部を経由することなくメモリ５の内部においてデータを転送する転送モードで動作する。
【００６３】
転送制御回路１２は、転送元アドレスレジスタ２１、転送先アドレスレジスタ２２、転送ページ数レジスタ２３、サブアレイ情報レジスタ２４、アドレス比較回路２５、転送開始トリガレジスタ２６、コマンド生成回路２７を備える。
【００６４】
転送元アドレスレジスタ２１は、プロセッサ１から受信した転送元のバンクアドレス及びロウアドレスを格納する。転送先アドレスレジスタ２２は、プロセッサ１から受信した転送先のバンクアドレス及びロウアドレスを格納する。転送ページ数レジスタ２３は、プロセッサ１から受信した転送するデータのページ数を格納する。これらのレジスタ２１〜２３は、データの転送を開始する前に、プロセッサ１によって予め設定される。
【００６５】
サブアレイ情報レジスタ２４は、予めメモリ５から受信された、メモリ５の複数のバンク及び複数のサブアレイの配置を示すサブアレイ情報（後述）を格納する。
【００６６】
アドレス比較回路２５は、転送元アドレスレジスタ２１、転送先アドレスレジスタ２２、転送ページ数レジスタ２３、及びサブアレイ情報レジスタ２４に格納された情報に基づいて、同じサブアレイの内部においてデータを転送するか否か、及び、同じバンクの内部においてデータを転送するか否かを判断する。
【００６７】
転送開始トリガレジスタ２６は、プロセッサ１から受信した転送開始トリガを格納する。前述のセレクタ１３は、転送開始トリガレジスタ２６に格納された転送開始トリガの有無に従って、読み書き制御回路及び転送制御回路１２のうちの一方をメモリ５に接続する。
【００６８】
コマンド生成回路２７は、転送開始トリガレジスタ２６に転送開始トリガが格納されているとき、メモリ５の内部におけるデータの転送を制御するコマンドを発行する。コマンド生成回路２７は、同じバンクの同じサブアレイの内部においてデータを転送する場合、同じバンクの互いに異なるサブアレイの間でデータを転送する場合、及び互いに異なるバンクの互いに異なるサブアレイの間でデータを転送する場合に応じて、発行するコマンドのシーケンスを自動的に決定する。
【００６９】
図３は、図１のメモリ５の構成を示すブロック図である。メモリ５は、バンク３１−０〜３１−７、内部データバス３２、データ入出力回路３３、コマンド入力回路３４、及びマルチパーパスレジスタ（ＭＰＲ）３５を備える。バンク３１−０〜３１−７は、内部データバス３２によって互いに接続される。本明細書では、バンク３１−０〜３１−７を総称して「バンク３１」とも表記する。データ入出力回路３３は、メモリバス４のデータバスを介してメモリコントローラ３に接続され、内部データバス３２を介して複数のバンク３１に接続され、メモリコントローラ３と複数のバンク３１との間でデータを送受信する。コマンド入力回路３４は、メモリバス４のコマンドバスを介してメモリコントローラ３に接続され、メモリコントローラ３から複数のバンク３１を制御するコマンドを受信する。ＭＰＲ３５は、メモリバス４のデータバスを介してメモリコントローラ３から読み出し可能である、ＪＥＤＥＣ標準に準拠したレジスタである。
【００７０】
図４は、図３のバンク３１−０〜３１−７のうちの１つの構成を示す概略図である。
【００７１】
図４のバンクは、センスアンプ列４２−１〜４２−４によって互いに分離された複数のサブアレイ４１−１〜４１−３を含む。本明細書では、サブアレイ４１−１〜４１−３を総称して「サブアレイ４１」とも表記し、センスアンプ列４２−１〜４２−４を総称して「センスアンプ列４２」とも表記する。
【００７２】
図５は、図４のサブアレイ４１−１の構成を示す回路図である。サブアレイ４１−１は、互いに直交する複数のビット線６３ａ，６３ｂ及び複数のワード線６４に沿って配列された複数のメモリセル６１を含む。センスアンプ列４２−１，４２−２のそれぞれは、複数のセンスアンプ４２Ａからなる。各メモリセル６１は電荷を蓄える容量素子である。各メモリセル６１の一端は、セルプレート６５にそれぞれ接続され、各メモリセル６１の他端は、スイッチング素子６２を介してビット線６３ａ，６３ｂに接続される。セルプレート６５は、接地電位又は他の電位であるセルプレート電位の電圧源に接続される。ビット線６３ａはセンスアンプ列４２−２の複数のセンスアンプ４２Ａのうちの１つに接続され、ビット線６３ｂはセンスアンプ列４２−１の複数のセンスアンプ４２Ａのうちの１つに接続される。各スイッチング素子６２は例えばトランジスタである。各スイッチング素子６２は、ワード線６４の活性又は非活性の状態に応じて、各ワード線６４に沿って配列された各メモリセル６１を、各ビット線６３ａ，６３ｂにそれぞれ接続又は切断する。言い換えると、各スイッチング素子６２は、１つのワード線６４に沿って配列された複数のメモリセル６１を選択する。
【００７３】
メモリセル６１は半導体記憶装置の記憶セルの一例である。
【００７４】
他のサブアレイ４１−２，４１−３もまた、図５のサブアレイ４１−１と同様に構成される。
【００７５】
図４のバンクはさらに、その周辺回路として、ロウデコーダ４３−１〜４３−３、カラムデコーダ４４、データ制御回路４５、ラッチ回路４６、論理和演算回路４７，５３〜５６、ロウアドレスレジスタ４８、ロウプリデコーダ４９、カラムアドレスレジスタ５０、サブアレイ選択信号レジスタ５１、及びサブアレイ選択信号レジスタ５２を備える。ロウプリデコーダ４９及びロウデコーダ４３−１〜４３−３は、ロウアドレスレジスタ４８に格納された各サブアレイ４１−１〜４１−３のロウアドレスをデコードし、各サブアレイ４１−１〜４１−３のワード線を活性化する。カラムデコーダ４４は、カラムアドレスレジスタ５０に格納されたカラムアドレスをデコードし、複数のカラム選択線（図示せず）を介して、各センスアンプ列４２の複数のセンスアンプ４２Ａのうちの１つを選択する。データ制御回路４５は、カラム選択線により選択されたセンスアンプ４２Ａから読み出したデータを、入出力線（図示せず）を介してラッチ回路４６にいったん格納する。データ制御回路４５はまた、ラッチ回路４６に格納されたデータを、入出力線を介して、カラム選択線により選択されたセンスアンプ４２Ａに書き込む。サブアレイ選択信号レジスタ５１，５２は、サブアレイ４１−１〜４１−３のうちの１つを選択する信号を格納する。データ制御回路４５は、例えば、センスアンプ４２Ａ及びラッチ回路４６から読み出したデータを増幅する増幅器などの回路を含んでもよい。
【００７６】
次に、メモリ５のサブアレイ情報をメモリ５からメモリコントローラ３に送信する方法について説明する。
【００７７】
サブアレイ情報は、各バンク３１における各サブアレイ４１にそれぞれ含まれるロウアドレスの範囲を示す。サブアレイ情報は、１つのバンク３１において周期的に配列された１つ又は複数のサブアレイ４１の１つの周期に含まれるロウアドレスの個数と、周期の先頭から当該周期に含まれる各サブアレイ４１の先頭までのロウアドレスの個数とを含む。言い換えると、サブアレイ情報は、どのロウアドレスからどのロウアドレスまでのメモリセル６１が、同じビット線６３ａ，６３ｂ及び同じセンスアンプ４２Ａを共有しているかを示す。このようなメモリセル６１及びワード線６４を、「同一のサブアレイに属する」という。
【００７８】
メモリコントローラ３の転送制御回路１２は、サブアレイ情報を、メモリバス４のデータバスのうちの少なくとも１つの信号線を介してメモリ５から受信する。サブアレイ情報は、例えば、メモリ５のＭＰＲ３５に格納されている。この場合、転送制御回路１２は、ＪＥＤＥＣ標準のモードレジスタリードコマンドを用いて、メモリ５のＭＰＲ３５からサブアレイ情報を受信する。ＤＤＲ３−ＳＤＲＡＭの場合、ＪＥＤＥＣ標準のモードレジスタセット（Mode Register Set：ＭＲＳ）コマンドをメモリコントローラ３からメモリ５に送信するとき、３ビットのバンクアドレスＢＡ［２：０］＝ＬＨＨ及びアドレスのビットＡ［２］＝Ｈを設定することにより、ＭＲＳコマンドは、メモリ５のＭＰＲ３５に格納されたデータを、メモリバス４のデータバスを介してメモリコントローラ３に読み出すモードレジスタリードコマンドになる。ここで、「Ｈ」はハイレベルのビット値を示し、「Ｌ」はローレベルのビット値を示す。現状のＪＥＤＥＣ標準では、アドレスのビット値Ａ［１：０］＝ＨＨは予約済み（Reserved）であるが、これを利用して、図６又は図７を参照して以下に説明するように、ＭＰＲ３５に格納されたデータを出力する。
【００７９】
具体的に、図６及び図７を参照して、８個のバンク３１を持つ１ＧｂのＤＤＲ３−ＳＤＲＡＭの各バンク３１が、８個のサブアレイに分割される場合と、１２個のサブアレイに分割される場合とについて説明する。
【００８０】
図６及び図７の例では、１つのバンク３１において、１３ビットのロウアドレスＡ［１２：０］により表される８１９２本のワード線が存在するものとする。また、図６及び図７の例では、メモリバス４のデータバスは、１６ビットのデータ線ＤＱ［１５：０］を含むものとする。
【００８１】
１６ビットのデータ線ＤＱ［１５：０］を介して８バーストにわたって出力されるデータのうち、先頭のバースト「０」は、１つのバンク３１において周期的に配列された１つ又は複数のサブアレイの１つの周期に含まれるロウアドレスの個数を示す。２回目以降のバースト「１」、「２」、…は、周期の先頭から当該周期に含まれる各サブアレイの先頭までのロウアドレスの個数をそれぞれ示す。
【００８２】
図６は、図１のメモリ５からメモリコントローラ３へ送信されるサブアレイ情報の第１の例を示す表である。８１９２本のワード線を含む１つのバンク３１を８個のサブアレイに分割する場合、分割された各サブアレイは同じ個数のロウアドレスを含み、周期的に配列されたサブアレイの１つの周期に含まれるロウアドレスの個数と、１つのサブアレイに含まれるロウアドレスの個数とは互いに等しい。サブアレイの周期に含まれるロウアドレスの個数は、１６進数表記で０ｘ０４００（１０進数で１０２４）となる。従って、図６に示す通り、１６ビットのデータ線ＤＱ［１５：０］を介して出力される先頭のバーストは、０ｘ０４００となる。２回目のバーストは、周期の先頭から当該周期に含まれる各サブアレイの先頭までのロウアドレスの個数を示すので、当然ながら、１６進数表記で０ｘ００００（１０進数で０）となる。３回目以降のバーストも全て、１６進数表記で０ｘ００００となる。８１９２本のワード線を含む１つのバンク３１を２の整数乗の個数のサブアレイに分割する場合も同様に、先頭のバーストのみが非ゼロの値を有し、２回目以降のバーストはゼロ値になる。
【００８３】
図７は、図１のメモリ５からメモリコントローラ３へ送信されるサブアレイ情報の第２の例を示す表である。８１９２本のワード線を含む１つのバンク３１を１２個のサブアレイに分割する場合は、８個に分割する場合よりも少し複雑になる。８１９２本のワード線を４等分した２０４８本のワード線をそれぞれ、６８８本＋６７２本＋６８８本という３個のサブアレイにさらに分割する。サブアレイの周期に含まれるロウアドレスの個数は、１６進数表記で０ｘ０８００（１０進数で２０４８）となる。従って、図７に示す通り、先頭のバーストは０ｘ０８００となる。２回目のバーストは、周期の先頭から当該周期に含まれる１つ目のサブアレイの先頭までのロウアドレスの個数を示すので、０ｘ００００（１０進数で０）になる。３回目のバーストは、周期の先頭から当該周期に含まれる２つ目のサブアレイの先頭までのロウアドレスの個数を示すので、０ｘ０２Ｂ０（１０進数で６８８）になる。４回目のバーストは、周期の先頭から当該周期に含まれる３つ目のサブアレイの先頭までのロウアドレスの個数を示すので、０ｘ０５５０（１０進数で１３６０）になる。バンク３１の先頭から４つ目以降のサブアレイの先頭までのロウアドレスの個数に「２０４８本」を加えての繰り返しとなるので、５回目以降のバーストは全て０ｘ００００となる。
【００８４】
このように、メモリ５は、ＭＰＲ３５を用いて、サブアレイ情報をメモリコントローラ３に送信することができる。メモリコントローラ３の転送制御回路１２は、メモリ５からサブアレイ情報を受信したとき、サブアレイ情報をサブアレイ情報レジスタ２４に格納する。
【００８５】
次に、実施形態１に係るメモリシステムのメモリ５におけるデータの転送について説明する。
【００８６】
メモリコントローラ３の転送制御回路１２は、メモリ５の内部においてデータを転送するようにプロセッサ１から指示されたとき、メモリバス４のコマンドバスのうちの少なくとも１つの信号線を介してＪＥＤＥＣ標準で不使用の第１の信号値をメモリ５に送信する。メモリ５のコマンド入力回路３４は、第１の信号値をメモリコントローラから受信する。これにより、転送制御回路１２及びコマンド入力回路３４は、ＪＥＤＥＣ標準で規定されていない追加の転送コマンドであって、メモリ５の転送元のメモリセル６１から読み出したデータを、メモリ５の外部を経由することなく、メモリ５の転送先のメモリセル６１に書き込むための転送コマンドを使用可能に設定する。
【００８７】
転送コマンドは、センスアンプ４２Ａを活性化せずに１つのワード線６４を活性化するワード線活性化（Word-Line Assertion：ＷＬＡ）コマンドと、ワード線６４を活性化せずに１つのサブアレイ４１のセンスアンプ４２Ａを活性化するセンスアンプ活性化コマンド（Sense-Amplifier Activation：ＳＡＡ）とを含む。転送コマンドはさらに、転送元のサブアレイ４１のメモリセル６１から読み出したデータをメモリ５の外部を経由することなく転送先のサブアレイ４１のメモリセル６１に書き込む転送読み出しコマンド及び転送書き込みコマンドを含む。
【００８８】
メモリコントローラ３の転送制御回路１２は、ＪＥＤＥＣ標準のＭＲＳコマンドをメモリ５に送信するとき、メモリバス４のコマンドバスのうちのバンクアドレスＢＡ［２：０］の信号線を介して、第１の信号値をメモリ５に送信する。第１の信号値は、例えば、ＪＥＤＥＣ標準では不使用であるＭＲＳコマンドのバンクアドレスＢＡ［２：０］＝ＨＨＨに設定される。ＭＲＳコマンドをメモリ５に送信するとき、転送制御回路１２はさらに、アドレスのビットＡ１２＝Ｈをメモリ５に送信する。転送制御回路１２が、バンクアドレスＢＡ［２：０］＝ＨＨＨ及びアドレスのビットＡ１２＝Ｈとともに、ＭＲＳコマンドをメモリ５に送信したとき、メモリコントローラ３及びメモリ５は、通常モードから転送モードに遷移する。
【００８９】
メモリコントローラ３及びメモリ５が転送モードに遷移したとき、転送制御回路１２及びコマンド入力回路３４は、以下のように、転送コマンドを使用可能に設定する。
【００９０】
転送制御回路１２及びコマンド入力回路３４は、ＪＥＤＥＣ標準のＺＱキャリブレーションコマンドを無効化し、ＺＱキャリブレーションコマンドに割り当てられたビット値をＷＬＡコマンドのビット値として使用可能に設定する。
【００９１】
さらに、メモリコントローラ３の転送制御回路１２は、ＪＥＤＥＣ標準のＭＲＳコマンドをメモリ５に送信するとき、メモリバス４のコマンドバスのうちのバンクアドレスの信号線を介して第２の信号値をメモリ５に送信する。メモリ５のコマンド入力回路３４は、第２の信号値をメモリコントローラ３から受信する。第２の信号値は、例えば、ＪＥＤＥＣ標準では不使用であるＭＲＳコマンドのバンクアドレスＢＡ［２：０］＝ＨＨＬに設定される。転送制御回路１２は、バンクアドレスＢＡ［２：０］＝ＨＨＬと、あるサブアレイ４１のセンスアンプ４２Ａのアドレスとともに、ＭＲＳコマンドをメモリ５に送信する。これにより、転送制御回路１２及びコマンド入力回路３４は、ＭＲＳコマンドに割り当てられたビット値をＳＡＡコマンドのビット値として使用可能に設定する。
【００９２】
さらに、転送制御回路１２及びコマンド入力回路３４は、ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドのバーストチョップ及びオートプリチャージを無効化する。さらに、メモリコントローラ３の転送制御回路１２は、ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドをメモリ５に送信するとき、メモリバス４のアドレスバス（カラムアドレス）の複数の信号線のうちの少なくとも１つの信号線を介して第３の信号値をメモリ５に送信する。メモリ５のコマンド入力回路３４は、第３の信号値をメモリコントローラ３から受信する。これにより、転送制御回路１２及びコマンド入力回路３４は、ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドに割り当てられたビット値を、転送読み出しコマンド及び転送書き込みコマンドのビット値として使用可能にそれぞれ設定する。第３の信号値は、例えば、読み出しコマンド及び書き込みコマンドのカラムアドレスの上位ビットＡ［１２：１０］によって表される。これらのビットＡ［１２：１０］は、転送読み出しコマンド及び転送書き込みコマンドの機能が通常のＤＤＲ３−ＳＤＲＡＭの場合とは異なることを示す識別符号（アドレスキー）として使用される（後述）。
【００９３】
転送制御回路１２及びコマンド入力回路３４は、ＷＬＡコマンド、ＳＡＡコマンド、転送読み出しコマンド、及び転送書き込みコマンドに従って、メモリ５の内部においてデータを転送する。
【００９４】
データの転送が完了したとき、メモリコントローラ３の転送制御回路１２は、転送制御回路１２は、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｌをメモリ５に送信する。これにより、メモリコントローラ３及びメモリ５は、転送モードから通常モードに戻る。
【００９５】
ここで、再び図４を参照して、ＷＬＡコマンド及びＳＡＡコマンドを使用するときのメモリ５の動作を説明する。
【００９６】
ＷＬＡコマンドは、ロウアドレスとともに、図４のバンクに入力される。ＷＬＡコマンドが図４のバンクに入力されたとき、当該ＷＬＡコマンドと同時に入力されたロウアドレスに対応するワード線６４が活性化される。このとき、センスアンプ４２Ａ及びビット線６３ａ，６３ｂのイコライズといった、サブアレイ４１の選択に関する動作は実行されない。従って、ＷＬＡコマンドは、既にセンスアンプ４２Ａで増幅されたデータを、転送先のワード線６４に接続されるメモリセル６１に書き込む場合に使用される。
【００９７】
ＳＡＡコマンド（すなわち、ＭＲＳコマンド及びバンクアドレスＢＡ［２：０］＝ＨＨＬ）とともに入力されるアドレスのうち、下位ビットＡ［２：０］は、活性化すべきサブアレイ４１を含むバンク３１のアドレスを表し、アドレスの最上位ビットから所定個数のビットは、サブアレイを選択するために必要なアドレスを表す。ＳＡＡコマンドとともに入力されるアドレスによって指定されるサブアレイ４１のセンスアンプ４２Ａが活性化される。ただし、この動作では、センスアンプ４２Ａは、バンク３１を通る入出力線には接続されない。ＳＡＡコマンドが図４のバンクに入力されたとき、ワード線６４は活性化されない。従って、ＳＡＡコマンドによれば、１つのバンクの互いに異なるサブアレイの間でデータを転送するとき、そのデータを予めセンスアンプ４２Ａに格納し、最終的にＷＬＡコマンドを発行してデータを転送先のメモリセル６１に格納する。
【００９８】
図８は、図２の転送制御回路１２によって実行されるデータ転送処理を示すフローチャートである。
【００９９】
図８のステップＳ１において、転送制御回路１２は、プロセッサ１から転送開始トリガレジスタ２６に転送開始トリガが入力されたか否かを判断し、ＹＥＳのときはステップＳ２に進み、ＮＯのときはステップＳ１を繰り返す。ステップＳ２において、転送制御回路１２は、転送先のアドレスは転送元のアドレスと同じバンクかつ同じサブアレイ内にあるか否かを判断し、同じバンクかつ同じサブアレイ内にある場合にはステップＳ３に進み、同じバンクかつ互いに異なるサブアレイ内にある場合にはステップＳ４に進み、互いに異なるバンクかつ互いに異なるサブアレイ内にある場合にはステップＳ５に進む。ステップＳ３において、転送制御回路１２は、第１の転送処理を実行する。ステップＳ４において、転送制御回路１２は、第２の転送処理を実行する。ステップＳ５において、転送制御回路１２は、第３の転送処理を実行する。
【０１００】
図９は、図８の第１の転送処理を示すサブルーチンである。第１の転送処理は、１つのバンク３１における１つのサブアレイ４１の内部においてデータを転送するときの処理である。
【０１０１】
図９のステップＳ１１において、転送制御回路１２は、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｈをメモリ５に送信する。これにより、メモリコントローラ３及びメモリ５は、通常モードから転送モードに遷移する。ステップＳ１２において、転送制御回路１２は、１つのワード線６４と１つのワード線６４を含むサブアレイ４１のセンスアンプ４２Ａとを活性化するＪＥＤＥＣ標準の活性化（Activate：ＡＣＴ）コマンドと、転送元のメモリセル６１を含むワード線６４のロウアドレスとをメモリ５に送信する。ステップＳ１３において、転送制御回路１２は、センスアンプ４２Ａによる増幅及びリストアにかかる時間期間にわたって待機する。ステップＳ１４において、転送制御回路１２は、ＷＬＡコマンドと、転送先のメモリセル６１を含むワード線６４のロウアドレスとをメモリ５に送信する。このとき、ＡＣＴコマンドによりアサートされていたワード線６４は自動的にネゲートされ、センスアンプ４２Ａには、転送元のメモリセル６１から読み出されたデータが増幅されて保持されている。センスアンプ４２Ａに保持されたデータは、ＷＬＡコマンドで活性化されたワード線６４に接続されるメモリセル６１に格納される。ステップＳ１５において、転送制御回路１２は、転送先のメモリセル６１によるリストアにかかる時間期間にわたって待機する。ステップＳ１６において、転送制御回路１２は、ＪＥＤＥＣ標準のプリチャージ（Precharge：ＰＣＧ）コマンドを発行し、これにより、データの転送が完了する。その後、転送制御回路１２は、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｌをメモリ５に送信する。これにより、メモリコントローラ３及びメモリ５は、転送モードから通常モードに戻る。
【０１０２】
図１０は、図８の第１の転送処理を実行するときのメモリ５の動作を示す概略図である。バンク３１−０は、同じサブアレイに含まれるメモリセル６１−１，６１−２及びセンスアンプ４２Ａ−１，４２Ａ−２と、バンク３１−０の入出力線６６−１とを備える。データは、内部データバス３２を経由することなく、転送元のメモリセル６１−１から転送先のメモリセル６１−２に転送される。
【０１０３】
図１１は、図８の第２の転送処理を示すサブルーチンである。第２の転送処理は、１つのバンク３１における互いに異なるサブアレイ４１の間でデータを転送するときの処理である。
【０１０４】
図１１のステップＳ２１において、転送制御回路１２は、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｈをメモリ５に送信する。これにより、メモリコントローラ３及びメモリ５は、通常モードから転送モードに遷移する。
【０１０５】
ステップＳ２２において、転送制御回路１２は、ＪＥＤＥＣ標準のＡＣＴコマンドと、転送元のメモリセル６１を含むワード線６４のロウアドレスとをメモリ５に送信する。ステップＳ２３において、転送制御回路１２は、センスアンプ４２Ａによる増幅及びリストアにかかる時間期間にわたって待機する。ステップＳ２４において、転送制御回路１２は、ＳＡＡコマンドと、転送先のメモリセル６１を含むワード線６４を含むサブアレイ４１のセンスアンプ４２Ａのアドレスとをメモリ５に送信する。ＳＡＡコマンドにより、転送先のメモリセル６１を含むワード線６４を含むサブアレイ４１のセンスアンプ４２Ａが活性化される。ステップＳ２５において、転送制御回路１２は、センスアンプ４２Ａによる増幅にかかる時間期間にわたって待機する。
【０１０６】
汎用のＤＤＲ３−ＳＤＲＡＭのロウデコーダの構成では、１つのバンクにおける複数のワード線を独立にアサートすることは非常に困難である。従って、本実施形態では、転送先のメモリセル６１を含むワード線６４を後にＷＬＡコマンドを用いてアサートすることでメモリセル６１へデータを格納する。
【０１０７】
ステップＳ２６において、転送制御回路１２は、カラムアドレスの下位ビットＡ［９：０］を下限値に設定する。ステップＳ２７において、転送制御回路１２は、ＪＥＤＥＣ標準の読み出しコマンド、カラムアドレスの上位ビットＡ［１２：１０］＝ＬＬＨ、及びカラムアドレスの下位ビットＡ［９：０］をメモリ５に送信する。ステップＳ２８において、転送制御回路１２は、ＪＥＤＥＣ標準の書き込みコマンド、カラムアドレスの上位ビットＡ［１２：１０］＝ＬＬＬ、及びカラムアドレスの下位ビットＡ［９：０］をメモリ５に送信する。ステップＳ２７及びＳ２８において、ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドは、前述のように、転送読み出しコマンド及び転送書き込みコマンドとしてそれぞれ使用される。ステップＳ２９において、転送制御回路１２は、カラムアドレスの下位ビットＡ［９：０］は上限値に達したか否かを判断し、ＹＥＳのときはステップＳ３１に進み、ＮＯのときはステップＳ３０に進む。ステップＳ３０において、転送制御回路１２は、カラムアドレスの下位ビットＡ［９：０］をインクリメントする。以降は、カラムアドレスをインクリメントしながら、同じカラムアドレスに対する読み出し及び書き込みを繰り返す。
【０１０８】
全てのカラム選択線に相当するアドレスにアクセスした後、ステップＳ３１において、転送制御回路１２は、ＷＬＡコマンドと、転送先のメモリセル６１を含むワード線６４のロウアドレスとをメモリ５に送信する。ステップＳ３２において、転送制御回路１２は、転送先のメモリセル６１によるリストアにかかる時間期間にわたって待機する。ステップＳ３３において、転送制御回路１２は、ＪＥＤＥＣ標準のＰＣＧコマンドを発行し、これにより、データの転送が完了する。その後、転送制御回路１２は、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｌをメモリ５に送信する。これにより、メモリコントローラ３及びメモリ５は、転送モードから通常モードに戻る。
【０１０９】
ただし、第２の転送処理において読み出しコマンド及び書き込みコマンド（すなわち、転送読み出しコマンド及び転送書き込みコマンド）を受信したときのメモリ５の動作は、従来のＤＤＲ−ＳＤＲＡＭのメモリの動作（通常動作）とは異なる。
【０１１０】
図１２は、図８の第２の転送処理を実行するときのメモリ５の動作を示す概略図である。バンク３１−０は、異なるサブアレイに含まれるメモリセル６１−１，６１−２及びセンスアンプ４２Ａ−１，４２Ａ−２と、バンク３１−０の入出力線６６−１とを備える。第２の転送処理で使用される読み出しコマンドは、通常の読み出し動作と区別するためのアドレスキーとして、アドレスの上位ビットＡ［１２：１０］＝ＬＬＨを用いる。これらのビットは、通常動作時はＨＬＬである。この読み出しコマンドが入力されたとき、転送元のメモリセル６１から読み出されたデータは、バンク内を通る一対の入出力線６６−１を介してデータ制御回路４５にわたされ、内部データバス３２を経由することなく、データ制御回路４５からラッチ回路４６に格納される。これは低消費電力及び低レイテンシを目的としている。次に、第２の転送処理で使用される書き込みコマンドは、通常の書き込み動作と区別するためのアドレスキーとして、アドレス［１２：１０］＝ＬＬＬを用いる。これらのビットも、通常動作時はＨＬＬである。この書き込みコマンドが入力されたとき、データ制御回路４５は、内部データバス３２からラッチ回路４６にデータを取り込むことなく、上述した読み出し動作時にラッチ回路４６に格納したデータを、バンク３１−１の内部の一対の入出力線６６−１に出力する。また、この書き込みコマンドに応じて、一対の入出力線６６−１は、ＳＡＡコマンドで活性化されたセンスアンプ４２Ａのカラム選択用トランジスタに電気的に接続される。データ制御回路４５によって一対の入出力線６６−１に出力されたデータは、活性化されたセンスアンプ４２Ａに書き込まれる。これらの読み出し及び書き込みを繰り返し、１つのバンク３１−０における互いに異なるサブアレイ４１の間でデータが転送される。
【０１１１】
図１３は、図８の第２の転送処理を実行するときのメモリ５の動作を示すタイミングチャートである。図１３は、１つのバンク３１における互いに異なるサブアレイ４１の間でデータを転送するときの、読み出しコマンド及び書き込みコマンドのシーケンスを示す。データをメモリ５の外部へ出力すること及びデータをメモリ５の外部から入力することを必要としないので、読み出し動作及び書き込み動作とも、大きなレイテンシサイクルを必要としない。このため、メモリ５の内部動作のタイミングに関して許容できる範囲では、読み出しコマンド及び書き込みコマンドの間隔を短縮することができる。
【０１１２】
図１４は、図８の第３の転送処理を示すサブルーチンである。第３の転送処理は、複数のバンク３１のうちの互いに異なるバンク３１における互いに異なるサブアレイ４１の間でデータを転送するときの処理である。
【０１１３】
図１４のステップＳ４１において、転送制御回路１２は、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｈをメモリ５に送信する。これにより、メモリコントローラ３及びメモリ５は、通常モードから転送モードに遷移する。
【０１１４】
ステップＳ４２において、転送制御回路１２は、ＪＥＤＥＣ標準のＡＣＴコマンドと、転送元のメモリセル６１を含むワード線６４のロウアドレスとをメモリ５に送信する。ステップＳ４３において、転送制御回路１２は、センスアンプ４２Ａによる増幅及びリストアにかかる時間期間にわたって待機する。ステップＳ４４において、転送制御回路１２は、ＪＥＤＥＣ標準のＡＣＴコマンドと、転送先のメモリセル６１を含むワード線６４のロウアドレスとをメモリ５に送信する。ステップＳ４５において、転送制御回路１２は、センスアンプ４２Ａによる増幅及びリストアにかかる時間期間にわたって待機する。
【０１１５】
ステップＳ４６において、転送制御回路１２は、カラムアドレスの下位ビットＡ［９：０］を下限値に設定する。ステップＳ４７において、転送制御回路１２は、ＪＥＤＥＣ標準の読み出しコマンド、カラムアドレスの上位ビットＡ［１２：１０］＝ＬＨＨ、及びカラムアドレスの下位ビットＡ［９：０］をメモリ５に送信する。ステップＳ４８において、転送制御回路１２は、ＪＥＤＥＣ標準の書き込みコマンド、カラムアドレスの上位ビットＡ［１２：１０］＝ＬＨＬ、及びカラムアドレスの下位ビットＡ［９：０］をメモリ５に送信する。ステップＳ４７及びＳ４８において、ＪＥＤＥＣ標準の読み出しコマンド及び書き込みコマンドは、前述のように、転送読み出しコマンド及び転送書き込みコマンドとしてそれぞれ使用される。ステップＳ４９において、転送制御回路１２は、カラムアドレスの下位ビットＡ［９：０］は上限値に達したか否かを判断し、ＹＥＳのときはステップＳ５１に進み、ＮＯのときはステップＳ５０に進む。ステップＳ５０において、転送制御回路１２は、カラムアドレスの下位ビットＡ［９：０］をインクリメントする。以降は、カラムアドレスをインクリメントしながら、同じカラムアドレスに対する読み出し及び書き込みを繰り返す。
【０１１６】
全てのカラム選択線に相当するアドレスにアクセスした後、ステップＳ５１において、転送制御回路１２は、転送先のメモリセル６１によるリストアにかかる時間期間にわたって待機する。ステップＳ５２において、転送制御回路１２は、ＪＥＤＥＣ標準のＰＣＧコマンドを発行し、これにより、データの転送が完了する。その後、転送制御回路１２は、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｌをメモリ５に送信する。これにより、メモリコントローラ３及びメモリ５は、転送モードから通常モードに戻る。
【０１１７】
ただし、第３の転送処理において読み出しコマンド及び書き込みコマンド（すなわち、転送読み出しコマンド及び転送書き込みコマンド）を受信したときのメモリ５の動作は、従来のＤＤＲ−ＳＤＲＡＭのメモリの動作（通常動作）とは異なる。
【０１１８】
図１５は、図８の第３の転送処理を実行するときのメモリ５の動作を示す概略図である。バンク３１−０は、あるサブアレイに含まれるメモリセル６１−１及びセンスアンプ４２Ａ−１，４２Ａ−２と、バンク３１−０の入出力線６６−１とを備える。バンク３１−５は、あるサブアレイに含まれるメモリセル６１−２及びセンスアンプ４２Ａ−３，４２Ａ−４と、バンク３１−５の入出力線６６−２とを備える。第３の転送処理で使用される読み出しコマンドは、通常の読み出し動作と区別するためのアドレスキーとして、アドレス［１２：１０］＝ＬＨＨを用いる。これらのビットは、通常動作時はＨＬＬである。この読み出しコマンドが入力されたとき、転送元のバンク３１−０のメモリセル６１−１から読み出されてセンスアンプ４２Ａ−２に格納されたデータは、バンク内を通る一対の入出力線６６−１を介してバンク３１−０のデータ制御回路４５にわたされ、バンク３１−０のデータ制御回路４５から内部データバス３２に出力される。次に、第３の転送処理で使用される書き込みコマンドは、通常の書き込み動作と区別するためのアドレスキーとして、アドレス［１２：１０］＝ＬＨＬを用いる。これらのビットもまた、通常動作時はＨＬＬである。この書き込みコマンドが入力されたとき、転送先のバンク３１−５のデータ制御回路４５は、メモリ５の外部から入力されたデータではなく、上記読み出し動作で内部データバス３２に出力されたデータをバンク３１−５のラッチ回路４６に取り込む。バンク３１−５のデータ制御回路４５は、ラッチ回路４６に格納されたデータを読み出してバンク３１−５の一対の入出力線６６−２に出力し、転送先のセンスアンプ４２Ａ−４にデータを書き込む。これらの読み出し及び書き込みを繰り返し、互いに異なるバンク３１−０，３１−５における互いに異なるサブアレイ４１の間でデータが転送される。
【０１１９】
図１６は、図８の第３の転送処理を実行するときのメモリ５の動作を示すタイミングチャートである。図１６は、互いに異なるバンク３１における互いに異なるサブアレイ４１の間でデータを転送するときの、読み出しコマンド及び書き込みコマンドのシーケンスを示す。図１３と同様に、データをメモリ５の外部へ出力すること及びデータをメモリ５の外部から入力することを必要としないので、読み出し動作及び書き込み動作とも、大きなレイテンシサイクルを必要としない。このため、メモリ５の内部動作のタイミングに関して許容できる範囲では、読み出しコマンド及び書き込みコマンドの間隔を短縮することができる。
【０１２０】
図８〜図１６を参照して説明したように、データをメモリバス４及びプロセッサバス２を介して転送することなく、所定ページ分のデータを短時間かつ低消費電力で転送することが可能となる。
【０１２１】
実施形態１に係るメモリシステムによれば、ＤＤＲ３−ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したインターフェースを有するメモリ５及びメモリコントローラ３であって、メモリ５の外部のメモリバス４及びプロセッサバス２を占有せずにデータを転送又はコピーすることができる。
【０１２２】
実施形態１に係るメモリシステムよれば、ページ（一本のワード線に接続されるメモリセルデータ）を単位として大量のデータを転送、コピー、もしくは初期化する際に、メモリ５の内部でのデータ転送を、転送元のアドレス及び転送先のアドレスに依存せず、ＪＥＤＥＣ標準に準拠したインターフェースの信号群を使用しつつ、メモリバス４及びプロセッサバス２を占有することなく、短時間かつ小電力で実現することができる。
【０１２３】
実施形態２．
更なる実施形態として、互いに異なるバンクの間でデータを転送するときに、内部データバスに接続されるレジスタを介して転送する場合について説明する。
【０１２４】
図１７は、実施形態２に係るメモリシステムのメモリ５Ａの構成を示すブロック図である。メモリ５Ａは、図３のメモリ５の各構成要素に加えて、内部データバス３２に接続されたトライステートバッファ７１，７３及びレジスタ７２をさらに備える。メモリコントローラ３の転送制御回路１２は、複数のバンク３１のうちの互いに異なるバンク３１における互いに異なるサブアレイ４１の間でデータを転送するようにプロセッサ１から指示されたとき、レジスタ７２を介してデータを転送する。
【０１２５】
メモリコントローラ３の転送制御回路１２は、転送元のアドレス（バンク＋ロウアドレス）、転送先のアドレス（バンク＋ロウアドレス）、及びサブアレイ情報を照合し、転送元のバンクと転送先のバンクとが互いに異なると判断する。転送制御回路１２は、上述したように、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｈをメモリ５Ａに送信する。これにより、メモリコントローラ３及びメモリ５Ａは、通常モードから転送モードに遷移する。次に、転送制御回路１２は、ＡＣＴコマンド及び転送元のアドレスをメモリ５Ａに送信し、さらに、所定の時間を空けて、ＡＣＴコマンド及び転送先のアドレスをメモリ５Ａに送信する。以降は、カラムアドレスをインクリメントしながら、同じカラムアドレスに対する読み出し及び書き込みを繰り返す。全てのカラム選択線に相当するアドレスにアクセスした後、転送制御回路１２は、転送先のメモリセル６１によるリストアにかかる時間期間にわたって待機する。転送制御回路１２は、ＪＥＤＥＣ標準のＰＣＧコマンドを発行し、これにより、データの転送が完了する。その後、転送制御回路１２は、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及びアドレスのビットＡ１２＝Ｌをメモリ５Ａに送信する。これにより、メモリコントローラ３及びメモリ５Ａは、転送モードから通常モードに戻る。
【０１２６】
ただし、実施形態２において、読み出しコマンド及び書き込みコマンド（すなわち、転送読み出しコマンド及び転送書き込みコマンド）を受信したときのメモリ５Ａの動作は、従来のＤＤＲ−ＳＤＲＡＭのメモリの動作（通常動作）とは異なる。
【０１２７】
実施形態２で使用される読み出しコマンドは、通常の読み出し動作と区別するためのアドレスキーとして、アドレス［１２：１０］＝ＨＨＨを用いる。これらのビットは、通常動作時はＨＬＬである。この読み出しコマンドが入力されたとき、転送元のバンク３１−０のメモリセル６１−１から読み出されてセンスアンプ４２Ａ−２に格納されたデータは、バンク内を通る一対の入出力線６６−１を介してバンク３１−０のデータ制御回路４５にわたされ、バンク３１−０のデータ制御回路４５から内部データバス３２に出力される。内部データバス３２に出力されたデータは、内部データバス３２に接続されたレジスタ７２に格納される。次に、実施形態２で使用される書き込みコマンドは、通常の書き込み動作と区別するためのアドレスキーとして、アドレス［１２：１０］＝ＨＨＬを用いる。これらのビットもまた、通常動作時はＨＬＬである。この書き込みコマンドが入力されたとき、この書き込みコマンドが入力されたとき、転送先のバンク３１−５のデータ制御回路４５は、メモリ５Ａの外部から入力されたデータではなく、レジスタ７２に格納されたデータをバンク３１−５のラッチ回路４６に取り込む。バンク３１−５のデータ制御回路４５は、ラッチ回路４６に格納されたデータを読み出してバンク３１−５の一対の入出力線６６−２に出力し、転送先のセンスアンプ４２Ａ−４にデータを書き込む。これらの読み出し及び書き込みを繰り返し、互いに異なるバンク３１−０，３１−５における互いに異なるサブアレイ４１の間でデータが転送される。
【０１２８】
実施形態２でも、実施形態１の第３の転送処理と同様の効果が得られ、データをメモリバス４及びプロセッサバス２を介して転送することなく、所定ページ分のデータを短時間かつ低消費電力で転送することが可能となる。
【０１２９】
実施形態２に係るメモリシステムによれば、メモリ５Ａの内部データバス３２に接続された複数のレジスタを備えてもよい。
【０１３０】
実施形態３．
実施形態２をさらに発展させた実施形態として、図１８のように、内部データバス３２に接続されるレジスタの前段に演算回路及び／又は別のレジスタを設けてもよい。
【０１３１】
図１８は、実施形態３に係るメモリシステムのメモリ５Ｂの構成を示すブロック図である。メモリ５は、内部データバス３２に接続されたトライステートバッファ８１，８６、レジスタ８２，８４，８５、及び演算回路８３をさらに備える。メモリコントローラ３の転送制御回路１２は、複数のバンク３１のうちの１つから読み出したデータに対して演算回路８３により演算を実行し、演算後のデータを複数のバンク３１のうちの１つに書き込む。
【０１３２】
演算回路は、ＪＥＤＥＣ標準のＭＲＳコマンドをメモリ５Ｂに送信するとき、メモリバス４のコマンドバスのうちのアドレスの信号線を介して、演算回路８３による演算のオペコードをメモリ５Ｂに送信する。
【０１３３】
図１９は、図１８のメモリ５Ｂにおいてメモリコントローラ３から送信される書き込みコマンド及び読み出しコマンドに応じた動作を示す表である。書き込みコマンド及び読み出しコマンドのカラムアドレスの上位ビット（アドレスキー）を用いることにより、メモリコントローラ３（メモリバス４）、バンク３１−０〜３１−７、レジスタ８４などの間のデータの転送を区別し、転送元及び転送先に応じて適切に動作することができる。
【０１３４】
図２０は、図１８の演算回路８３の構成を示すブロック図である。演算回路８３は、論理回路９１、加算器９２、セレクタ９３，９４を備える。論理回路９１は、セレクタ１０１，１０２，１０７，１０８，１０９、排他的論理和演算回路１０３，１０６、論理和演算回路１０４、及び論理積演算回路１０５を備える。加算器９２、セレクタ９４，１０１，１０２，１０８，１０９、及び排他的論理和演算回路１０３の動作は、例えば、メモリコントローラ３からＭＲＳコマンドとともに送信されるアドレスのビットに応じて変化する。
【０１３５】
図２１は、図１８のメモリ５Ｂにおいてメモリコントローラ３からＭＲＳコマンドとともに送信されるアドレスのビットを示す図である。メモリ５Ｂは、ＭＲＳコマンド、バンクアドレスＢＡ［２：０］＝ＨＨＨ、及び図２１のアドレスＡ［１２：０］をメモリコントローラ３から受信したとき、アドレスＡ［１２：０］の各ビットにより指定される信号を演算回路８３に入力する。
【０１３６】
実施形態３に係るメモリシステムによれば、メモリ５Ｂの内部のあるアドレスから読み出したデータに対してメモリ５Ｂの演算回路８３により種々の演算を実施した演算結果を、メモリ５Ｂの内部の同じアドレス又は異なるアドレスに転送することが可能となる。
【０１３７】
実施形態３に係るメモリシステムによれば、実施形態１及び２と同等の効果に加えて、短時間かつ小電力でメモリ５Ｂの初期化及び演算を行うことが可能となる。
【０１３８】
変形例．
本明細書で説明した実施形態は、１ＧｂのＤＤＲ３−ＳＤＲＡＭを使用し、１つのバンクを８個のサブアレイに分割した場合について、モードレジスタの設定、コマンドの体系及びシーケンスを詳細に記述しているが、ＤＤＲｘ−ＳＤＲＡＭ及びＬＰＤＤＲｘ−ＳＤＲＡＭの他のメモリ（例えば、ＤＤＲ４−ＳＤＲＡＭ、ＬＰＤＤＲ４−ＳＤＲＡＭなど）を使用した場合にも適用可能である。ＪＥＤＥＣ標準に準拠した信号群を用いながら、説明した実施形態とは異なるモードレジスタの設定、コマンドの体系及びシーケンス（例えば、「reserved for users」のコマンド及びアドレスを利用する等）を用いても、説明した実施形態と同様のメモリシステムを実現可能である。また、本明細書で説明した実施形態は、メモリ容量及び／又はサブアレイの分割個数が異なる場合においても同様に適用可能であることはいうまでもない。
【産業上の利用可能性】
【０１３９】
本発明によれば、ＤＤＲｘ−ＳＤＲＡＭ又はＬＰＤＤＲｘ−ＳＤＲＡＭのＪＥＤＥＣ標準に準拠したインターフェースを有するメモリ及びメモリコントローラであって、メモリの外部のバスを占有せずにデータを転送又はコピーすることができるメモリ及びメモリコントローラ、さらに、これらを含むメモリシステムを提供することができる。【０１４０】
本発明は、特に、メモリの内部において大量のデータを円滑に転送することが求められるメモリシステムに適用可能である。
【符号の説明】
【０１４１】
１…プロセッサ、
２…プロセッサバス、
３…メモリコントローラ、
４…メモリバス、
５，５Ａ，５Ｂ…メモリ、
１１…読み書き制御回路、
１２…転送制御回路、
１３…セレクタ、
１４…ＤＤＲ物理層回路（ＤＤＲ  ＰＨＹ）、
２１…転送元アドレスレジスタ、
２２…転送先アドレスレジスタ、
２３…転送ページ数レジスタ、
２４…サブアレイ情報レジスタ、
２５…アドレス比較回路、
２６…転送開始トリガレジスタ、
２７…コマンド生成回路、
３１−０〜３１−７…バンク、
３２…内部データバス、
３３…データ入出力回路、
３４…コマンド入力回路、
３５…マルチパーパスレジスタ（ＭＰＲ）、
４１−１〜４１−３…サブアレイ、
４２−１〜４２−４…センスアンプ列、
４２Ａ…センスアンプ、
４３−１〜４３−３…ロウデコーダ、
４４…カラムデコーダ、
４５…データ制御回路、
４６…ラッチ回路、
４７，５３〜５６…論理和演算回路、
４８…ロウアドレスレジスタ、
４９…ロウプリデコーダ、
５０…カラムアドレスレジスタ、
５１…サブアレイ選択信号レジスタ、
５２…サブアレイ選択信号レジスタ、
６１，６１−１，６１−２…メモリセル、
６２…スイッチング素子、
６３，６３ａ…ビット線、
６４…ワード線、
６５…セルプレート、
６６−１，６６−２…入出力線、
７１，７３…トライステートバッファ、
７２…レジスタ、
８１，８６…トライステートバッファ、
８２，８４，８５…レジスタ、
８３…演算回路、
９１…論理回路、
９２…加算器、
９３，９４…セレクタ、
１０１，１０２，１０７，１０８，１０９…セレクタ、
１０３，１０６…排他的論理和演算回路、
１０４…論理和演算回路、
１０５…論理積演算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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