(57)【特許請求の範囲】
【請求項１】
同一の判定対象の状態を重複して検出し、前記判定対象が第１状態である場合にハイレベルの検出信号をそれぞれ出力し、かつ前記第１状態とは異なる第２状態である場合にローレベルの検出信号をそれぞれ出力する複数のセンサと、
前記複数のセンサの各センサの検出信号がそれぞれ入力され、第１周波数の第１クロック信号に同期して前記各センサの検出信号のうち１つのセンサの検出信号を順次出力するセレクタ素子と、
前記セレクタ素子の出力信号が入力される演算素子と、
を備え、
前記演算素子は、
前記セレクタ素子の出力信号の論理を前記第１周波数以上の第２周波数の第２クロック信号に同期して前記複数のセンサのセンサ数以上のビット幅で順次格納する格納部と、
前記格納された論理に基づいて前記判定対象が前記第１状態及び前記第２状態のいずれの状態であるかを判定する判定部と、
前記格納された論理に基づいて前記複数のセンサのうち少なくとも１つのセンサに異常があることを診断する診断部と、
を備えた状態判定装置。
【請求項２】
前記判定部は、前記格納された論理の論理和又は否定論理積を用いて判定する請求項１に記載の状態判定装置。
【請求項３】
前記診断部は、前記格納された論理の不一致を用いて診断する請求項１又は２に記載の状態判定装置。
【請求項４】
前記格納部は、前記セレクタ素子の出力信号の論理を前記第２クロック信号に同期して順次読み込み、前記読み込んだ論理をメモリに記憶する演算部である請求項１から３のいずれか１項に記載の状態判定装置。
【請求項５】
前記格納部は、前記ビット幅の数だけ複数のレジスタが直列に接続されたシフトレジスタである請求項１から３のいずれか１項に記載の状態判定装置。
【請求項６】
前記診断部は、
前記複数のレジスタの出力信号が入力されるゲート素子と、
前記ゲート素子の出力信号の高周波成分を減衰させるフィルタ回路と、
を備え、
前記フィルタ回路の時定数は、前記第２周波数の逆数と前記複数のレジスタのレジスタ数との積以上である請求項５に記載の状態判定装置。
【請求項７】
前記第２クロック信号は、前記第１クロック信号を逓倍して位相をずらした信号である請求項５又は６に記載の状態判定装置。
【請求項８】
前記ビット幅の数は前記複数のセンサのセンサ数である請求項７に記載の状態判定装置。
【請求項９】
発振回路を備え、
前記第１クロック信号は、前記発振回路から供給される請求項１から８のいずれか１項に記載の状態判定装置。
【請求項１０】
前記第１クロック信号は、前記演算素子から供給される請求項１から８のいずれか１項に記載の状態判定装置。
【請求項１１】
前記複数のセンサの各センサの検出信号の論理に応じてそれぞれ発光の有無が制御される複数の発光ダイオードを備えた請求項１から１０のいずれか１項に記載の状態判定装置。
【請求項１２】
前記セレクタ素子と前記演算素子とが異なる基板に実装される請求項１から１１のいずれか１項に記載の状態判定装置。
【請求項１３】
前記第１状態は前記判定対象が存在しない状態であり、前記第２状態は前記判定対象が存在する状態である請求項１から１２のいずれか１項に記載の状態判定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は状態判定装置に係り、特に冗長化した複数のセンサを有する状態判定装置に関する。
【背景技術】
【０００２】
インクジェット記録装置において、インクジェットヘッドの品質保持は画質維持のために重要な課題である。このため、インクジェットヘッドのキャッピングによる保湿及びウェブによる払拭などの定期的なメンテナンスを行うことで、インクジェットヘッドの品質を保持している。【０００３】
このようなメンテナンスを行うために、インクジェットヘッドユニットのメカ駆動及びメンテナンスユニットに対して様々なセンサを設けて、インクジェットヘッドユニットが適切な位置に存在すること、及びメンテナンスユニットが正しくウェブを装着していること等を検出している。【０００４】
このセンサが故障した場合、メンテナンス動作ができなくなり、センサを交換するまでの期間はインクジェットヘッドを放置することとなり、インクジェットヘッドの品質を保持できなくなるリスクが生じる。【０００５】
このため、センサを多重化して冗長性を確保することで、システムのロバスト性を向上させることが対策として考えられる。【０００６】
特許文献１には、検出の信頼性を確保するために、それぞれのセンサを２個ずつ設置し、同じ役割を果たす２個のセンサの検出信号が不一致となる状態が発生した場合に、センサの故障と判断する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１６−１９０７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、センサを多重化すると、センサの検出結果を演算するＦＰＧＡ（Field Programmable Gate Array）などの演算デバイスの必要な入出力端子数が、多重化したセンサの数に応じて増加する。その結果、大規模な演算デバイスが必要となり、コスト増加となってしまうという問題点があった。【０００９】
本発明はこのような事情に鑑みてなされたもので、センサを多重化しても多重化したセンサのための演算素子の入力数を増やす必要が無く、かつ多重化した複数のセンサの異常を検出することができる状態判定装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために状態判定装置の一の態様は、同一の判定対象の状態を重複して検出し、判定対象が第１状態である場合にハイレベルの検出信号をそれぞれ出力し、かつ第１状態とは異なる第２状態である場合にローレベルの検出信号をそれぞれ出力する複数のセンサと、複数のセンサの各センサの検出信号がそれぞれ入力され、第１周波数の第１クロック信号に同期して各センサの検出信号のうち１つのセンサの検出信号を順次出力するセレクタ素子と、セレクタ素子の出力信号が入力される演算素子と、を備え、演算素子は、セレクタ素子の出力信号の論理を第１周波数以上の第２周波数の第２クロック信号に同期して複数のセンサのセンサ数以上のビット幅で順次格納する格納部と、格納された論理に基づいて判定対象が第１状態及び第２状態のいずれの状態であるかを判定する判定部と、格納された論理に基づいて複数のセンサのうち少なくとも１つのセンサに異常があることを診断する診断部と、を備えた。【００１１】
本態様によれば、同一の判定対象の状態を重複して検出する複数のセンサの各センサの検出信号がそれぞれ入力されるセレクタ素子を用いたので、センサを多重化しても多重化したセンサのための演算素子の入力数を増やす必要が無く、かつ多重化した複数のセンサの異常を検出することができる。【００１２】
判定部は、格納された論理の論理和又は否定論理積を用いて判定することが好ましい。これにより、判定対象が第１状態及び第２状態のいずれの状態であるかを適切に判定することができる。【００１３】
診断部は、格納された論理の不一致を用いて診断することが好ましい。これにより、複数のセンサのうち少なくとも１つのセンサに異常があることを適切に診断することができる。【００１４】
格納部は、セレクタ素子の出力信号の論理を第２クロック信号に同期して順次読み込み、読み込んだ論理をメモリに記憶する演算部であることが好ましい。これにより、セレクタ素子の出力信号の論理を適切に格納することができる。【００１５】
格納部は、ビット幅の数だけ複数のレジスタが直列に接続されたシフトレジスタであることが好ましい。これにより、セレクタ素子の出力信号の論理を適切に格納することができる。【００１６】
診断部は、複数のレジスタの出力信号が入力されるゲート素子と、ゲート素子の出力信号の高周波成分を減衰させるフィルタ回路と、を備え、フィルタ回路の時定数は、第２周波数の逆数と複数のレジスタのレジスタ数との積以上であることが好ましい。これにより、判定対象が第１状態から第２状態、又は第２状態から第１状態に変化した場合における診断部の誤診断を防止することができる。【００１７】
第２クロック信号は、第１クロック信号を逓倍して位相をずらした信号であることが好ましい。これにより、セレクタ素子の出力信号の論理を格納部に適切に格納することができる。【００１８】
ビット幅の数は複数のセンサのセンサ数であることが好ましい。これにより、最小限のレジスタ数でシフトレジスタを構成することができる。【００１９】
発振回路を備え、第１クロック信号は、発振回路から供給されることが好ましい。これにより、第１クロック信号を適切に供給することができる。【００２０】
第１クロック信号は、演算素子から供給されることが好ましい。これにより、第１クロック信号を適切に供給することができる。【００２１】
複数のセンサの各センサの検出信号の論理に応じてそれぞれ発光の有無が制御される複数の発光ダイオードを備えることが好ましい。これにより、センサの検出状況をユーザが知ることができる。【００２２】
セレクタ素子と演算素子とが異なる基板に実装されることが好ましい。これにより、演算素子が実装された従来の基板をそのまま用いることができる。【００２３】
第１状態は判定対象が存在しない状態であり、第２状態は判定対象が存在する状態であることが好ましい。複数のセンサとして、判定対象の有無を検出するセンサを用いることができる。
【発明の効果】
【００２４】
本発明によれば、センサを多重化しても多重化したセンサのための演算素子の入力数を増やす必要が無く、かつ多重化した複数のセンサの異常を検出することができる。
【図面の簡単な説明】
【００２５】
【図１】従来の状態判定装置の全体構成を示した構成図
【図２】状態検出手段を多重化した状態判定装置の全体構成を示した構成図
【図３】実施形態に係る状態判定装置の全体構成を示した構成図
【図４】状態判定装置の動作原理を説明するための図
【図５】状態判定装置の動作原理を説明するための図
【図６】状態判定装置の動作原理を説明するための図
【図７】シフトレジスタの入力信号などを示すタイミングチャート
【図８】実施形態に係る状態判定装置の全体構成を示した構成図
【図９】実施形態に係る状態判定装置の全体構成を示した構成図
【図１０】選択信号などを示すタイミングチャート
【図１１】実施形態に係る状態判定装置の全体構成を示した構成図
【図１２】実施形態に係る状態判定装置の全体構成を示した構成図
【図１３】選択信号などを示すタイミングチャート
【図１４】実施形態に係る状態判定装置の全体構成を示した構成図
【図１５】状態判定装置が適用されたノズル面払拭装置の概略構成を示す正面図
【発明を実施するための形態】
【００２６】
以下、添付図面に従って本発明の好ましい実施形態について詳説する。
【００２７】
＜従来の状態判定装置の形態＞
図１は、従来の状態判定装置２００の全体構成を示した構成図である。
【００２８】
状態判定装置２００は、判定対象物１０の状態を判定する装置であり、判定対象物１０に備えられたセンサＳ１、回路基板２０、及びＦＰＧＡ（Field Programmable Gate Array）３０を含んで構成される。
【００２９】
センサＳ１は、アナログデジタル変換部を含み、判定対象物１０が第１状態である場合にハイレベル（電源電位）の論理の検出信号を出力し、判定対象物１０が第１状態とは異なる第２状態である場合にローレベル（接地電位）の論理の検出信号を出力する状態検出手段である。
【００３０】
第１状態及び第２状態とは、例えば、第１状態は判定対象物１０が適切な位置に存在しない状態であり、第２状態は判定対象物１０が適切な位置に存在する状態である。また、第１状態は判定対象物１０が装着されていない状態であり、第２状態は判定対象物１０が装着された状態であってもよいし、予め設定された閾値に対して、第１状態は判定対象物１０が乾燥した状態であり、第２状態は判定対象物１０が湿潤した状態であってもよい。
【００３１】
回路基板２０には、演算デバイスとしてＦＰＧＡ３０が実装されている。ＦＰＧＡ３０は、入力端子であるＩＮ１端子及びレジスタ４０を含んでいる。
【００３２】
レジスタ４０は、不図示のＣＰＵ（Central Processing Unit）、ＲＯＭ（Read-Only Memory）、及びＲＡＭ（Random Access Memory）を備える演算処理部である。
【００３３】
センサＳ１の出力信号は、配線１２を介してＦＰＧＡ３０のＩＮ１端子と接続されており、ＩＮ１端子は、ＦＰＧＡ３０の内部においてレジスタ４０と接続されている。
【００３４】
このように構成された状態判定装置２００は、センサＳ１によって判定対象物１０の状態が検出され、センサＳ１から状態に応じたハイレベル又はローレベルの検出信号が出力される。この検出信号は、配線１２を介してＦＰＧＡ３０に入力される。ＦＰＧＡ３０のレジスタ４０は、この検出信号の論理を判定することで、判定対象物１０が第１状態であるか又は第２状態であるかを判断する。また、ＦＰＧＡ３０は、判定結果に応じた動作を行う。
【００３５】
ここで、センサＳ１が故障し、判定対象物１０が第１状態であるにもかかわらずセンサＳ１がローレベルの論理の検出信号を出力している場合について考える。この場合、状態判定装置２００は、判定対象物１０が第２状態であると判定してしまう。
【００３６】
このようなリスクを回避するため、状態検出手段を多重化することが考えられる。図２は、状態検出手段を多重化した状態判定装置２００の全体構成を示した構成図である。ここでは、同一の判定対象物１０の状態を重複して検出するセンサＳ１及びＳ２の２つの状態検出手段を設けた場合を示している。センサＳ２は、センサＳ１と同等の状態検出手段であり、判定対象物１０が第１状態である場合にハイレベルの論理の検出信号を出力し、判定対象物１０が第１状態とは異なる第２状態である場合にローレベルの論理の検出信号を出力する。
【００３７】
センサＳ１の出力信号は、配線１２を介してＦＰＧＡ３０のＩＮ１端子と接続されており、センサＳ２の出力信号は、配線１４を介してＦＰＧＡ３０のＩＮ２端子と接続されている。ＦＰＧＡ３０のＩＮ１端子及びＩＮ２端子は、それぞれＦＰＧＡ３０の内部においてレジスタ４０と接続されている。
【００３８】
このように状態判定装置２００を構成した場合、センサＳ１が故障し、判定対象物１０が第１状態であるにもかかわらずセンサＳ１がローレベルの論理の検出信号を出力している場合であっても、センサＳ２がハイレベルの論理の検出信号を出力することで、レジスタ４０は、判定対象物１０が第１状態であると判定することができる。
【００３９】
しかしながら、この状態判定装置２００は、センサの数だけＦＰＧＡ３０の入力端子が必要となる。したがって、センサを多重化すると大規模なＦＰＧＡ３０が必要となり、コストが増加する。
【００４０】
＜第１の実施形態＞
〔状態判定装置の全体構成〕
図３は、第１の実施形態に係る状態判定装置１００の全体構成を示した構成図である。なお、図２に示す構成図と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００４１】
状態判定装置１００は、回路基板２０に、表示用発光ダイオードＰＤ１及びＰＤ２、セレクタ２２、及び発振器２４を備えている。また、ＦＰＧＡ３０（演算素子の一例）の内部に、シフトレジスタ３２、センサ検出回路用オアゲート（ＯＲゲート）３４、故障検出回路３６、及びローパスフィルタ３８を備えている。
【００４２】
セレクタ２２（セレクタ素子の一例）は、被選択信号が入力されるＡ端子及びＢ端子、選択信号が入力されるＳ端子、及び選択結果が出力されるＺ端子を備えた選択回路素子（マルチプレクサ）である。セレクタ２２は、Ｓ端子の入力信号の論理がハイレベルの場合はＡ端子の入力信号の論理をＺ端子から選択出力し、Ｓ端子の入力信号の論理がローレベルの場合はＢ端子の入力信号の論理をＺ端子から選択出力する。
【００４３】
センサＳ１の検出信号は、配線１２を介してセレクタ２２のＡ端子に入力され、センサＳ２の検出信号は、配線１４を介してセレクタ２２のＢ端子に入力される。
【００４４】
また、配線１２には表示用発光ダイオードＰＤ１のカソードが接続され、配線１４には表示用発光ダイオードＰＤ２のカソードが接続される。表示用発光ダイオードＰＤ１及びＰＤ２のアノードは、ともに電源電位に接続されている。これにより、センサＳ１の検出信号がハイレベルになると、表示用発光ダイオードＰＤ１が発光し、センサＳ２の検出信号がハイレベルになると、表示用発光ダイオードＰＤ２が発光する。
【００４５】
発振器２４（第１信号生成部の一例）は、不図示の水晶発振回路及びバッファ回路を含み、周波数が１ｋＨｚ（第１周波数の一例）、かつデューティが５０％の矩形信号である選択信号ＣＬＫ１（第１クロック信号の一例）を出力する。発振器２４の出力は、セレクタ２２のＳ端子に入力される。
【００４６】
セレクタ２２のＺ端子は、ＦＰＧＡ３０のＩＮ１端子と接続されており、ＩＮ１端子はＦＰＧＡ３０の内部でシフトレジスタ３２の入力に接続されている。
【００４７】
シフトレジスタ３２（格納部の一例）は、センサ数以上のビット幅のレジスタを有し、ここではセンサ数２つに対して、初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３の３つのレジスタが直列に接続されて構成されている。すなわち、ＩＮ１端子は初段レジスタＲ１の入力に、初段レジスタＲ１の出力は中段レジスタＲ２の入力に、中段レジスタＲ２の出力は終段レジスタＲ３の入力に接続されている。
【００４８】
シフトレジスタ３２には、周波数が３ｋＨｚ（第１周波数以上の第２周波数の一例）、かつデューティが５０％の矩形信号であるサンプリング信号ＣＬＫ２（第２クロック信号の一例）が入力され、初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３は、サンプリング信号ＣＬＫ２の立下りエッジに同期して入力信号をそれぞれ格納する。すなわち、シフトレジスタ３２は、３ｋＨｚの周波数でセレクタ２２の出力信号を初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３に順次転送する。
【００４９】
センサ検出回路用オアゲート３４は３入力の論理和素子であり、初段レジスタＲ１の出力信号、中段レジスタＲ２の出力信号、及び終段レジスタＲ３の出力信号が入力される。センサ検出回路用オアゲート３４は、３つの入力信号が全てローレベルの場合にローレベルの出力信号を出力し、３つの入力信号のうち少なくとも１つがハイレベルの場合にハイレベルの出力信号を出力する。センサ検出回路用オアゲート３４の出力は、レジスタ４０に入力され、センサ検出回路用オアゲート３４及びレジスタ４０が判定部として動作する。
【００５０】
ここでは、センサＳ１及びＳ２を正論理として扱っているためにオアゲートを用いているが、負論理の場合には否定論理積素子であるナンドゲート（ＮＡＮＤゲート）を用いればよい。
【００５１】
また、故障検出回路３６にも、初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３の３つの出力信号が入力される。故障検出回路３６は、センサＳ１及びＳ２がともに正常な場合はローレベル、少なくとも一方に異常がある場合はハイレベルの信号を出力する。故障検出回路３６の詳細については後述する。
【００５２】
故障検出回路３６の出力は、ローパスフィルタ３８を介してレジスタ４０に入力される。故障検出回路３６、ローパスフィルタ３８、及びレジスタ４０は、シフトレジスタ３２の格納内容の論理の不一致を用いて診断する診断部として動作する。
【００５３】
ローパスフィルタ３８は、故障検出回路３６の出力信号の高周波成分を減衰させるフィルタ回路であり、ここでは故障検出回路３６の出力に直列に接続される不図示の抵抗素子及び接地電位との間に並列に接続される不図示のコンデンサ素子から構成されるアナログ型のフィルタ回路が用いられる。
【００５４】
判定対象物１０の状態が変化することにより、センサＳ１及びＳ２の検出信号がローレベルからハイレベル、又はハイレベルからローレベルに論理変化した場合に、シフトレジスタ３２の格納内容の遷移状態において、故障検出回路３６の出力が一時的にハイレベルになる。
【００５５】
ローパスフィルタ３８は、この一時的なハイレベルがレジスタ４０に入力されて異常が誤検出されることを防止する。したがって、ローパスフィルタ３８の時定数は、サンプリング信号ＣＬＫ２の周期とシフトレジスタ３２のビット幅との積以上（第２周波数の逆数と複数のレジスタのレジスタ数との積以上の一例）に設定する必要がある。ここでは、サンプリング信号ＣＬＫ２の周期は１／（３ｋＨｚ）＝０．３３３ｍ秒、シフトレジスタ３２のビット幅は、初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３の３ビットであるので、ローパスフィルタ３８の時定数は０．３３３ｍ秒×３≒１ｍ秒以上である。
【００５６】
〔状態判定装置の動作〕
図４〜図６は、状態判定装置１００の動作原理を説明するための図である。
【００５７】
ここでは、故障検出回路３６は、アンドゲート（ＡＮＤゲート）５０、ノアゲート（ＮＯＲゲート）５２、及びノアゲート５４を備えている。
【００５８】
アンドゲート５０は３入力の論理積素子であり、初段レジスタＲ１の出力信号、中段レジスタＲ２の出力信号、及び終段レジスタＲ３の出力信号が入力される。アンドゲート５０は、３つの入力信号が全てハイレベルの場合にハイレベルの出力信号を出力し、３つの入力信号のうち少なくとも１つがローレベルの場合にローレベルの出力信号を出力する。アンドゲート５０の出力は、ノアゲート５４に入力される。
【００５９】
ノアゲート５２は３入力の否定論理和素子であり、初段レジスタＲ１の出力信号、中段レジスタＲ２の出力信号、及び終段レジスタＲ３の出力信号が入力される。ノアゲート５２は、３つの入力信号が全てローレベルの場合にハイレベルの出力信号を出力し、３つの入力信号のうち少なくとも１つがハイレベルの場合にローレベルの出力信号を出力する。ノアゲート５２の出力は、ノアゲート５４に入力される。
【００６０】
また、ノアゲート５４は、２入力の否定論理和素子であり、アンドゲート５０及びノアゲート５２の出力信号が入力される。ノアゲート５４は、２つの入力信号がともにローレベルの場合にハイレベルの出力信号を出力し、２つの入力信号のうち少なくとも一方がハイレベルの場合にローレベルの出力信号を出力する。ノアゲート５４の出力信号は、故障検出回路３６の出力信号としてローパスフィルタ３８に入力される。
【００６１】
図４は、判定対象物１０が第１状態であり、センサＳ１及びＳ２が正常に動作して、センサＳ１及びＳ２の検出信号の論理がともにハイレベルの場合を示している。この場合、セレクタ２２は、Ａ端子及びＢ端子に入力される信号の論理がともにハイレベルであるので、Ｓ端子の論理にかかわらずＺ端子の出力信号の論理はハイレベルとなる。
【００６２】
したがって、シフトレジスタ３２についても、初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３の出力信号の論理は、全てハイレベルとなる。
【００６３】
この結果、センサ検出回路用オアゲート３４の出力信号の論理はハイレベルとなる。レジスタ４０（図３参照）は、センサ検出回路用オアゲート３４から入力されたハイレベルの信号に基づいて、判定対象物１０が第１状態であると判定する。
【００６４】
また、故障検出回路３６のアンドゲート５０の出力信号の論理はハイレベルとなるため、故障検出回路３６の出力であるノアゲート５４の出力信号の論理はローレベルとなる。この信号は、ローパスフィルタ３８を介してレジスタ４０に入力される。レジスタ４０は、このローレベルの信号に基づいて、センサＳ１及びＳ２が正常であると診断する。
【００６５】
図５は、判定対象物１０が第２状態であり、センサＳ１及びＳ２が正常に動作して、センサＳ１及びＳ２の検出信号の論理がともにローレベルの場合を示している。この場合、セレクタ２２は、Ａ端子及びＢ端子に入力される信号の論理がともにローレベルであるので、Ｚ端子の出力信号の論理はローレベルとなる。
【００６６】
したがって、シフトレジスタ３２についても、初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３の出力信号の論理は全てローレベルとなる。
【００６７】
この結果、センサ検出回路用オアゲート３４の出力信号の論理はローレベルとなる。レジスタ４０は、センサ検出回路用オアゲート３４から入力されたローレベルの信号に基づいて、判定対象物１０が第２状態であると判定する。
【００６８】
また、ノアゲート５２の出力信号の論理はハイレベルとなるため、故障検出回路３６の出力であるノアゲート５４の出力信号の論理はローレベルとなる。レジスタ４０は、このローレベルの信号に基づいて、センサＳ１及びＳ２が正常であると診断する。
【００６９】
これに対し、図６は、判定対象物１０が第１状態であり、センサＳ１は正常に動作して、センサＳ１の検出信号の論理がハイレベルであるが、センサＳ２が故障して正常に動作せず、センサＳ２の検出信号の論理がローレベルに固定されている場合を示している。
【００７０】
この場合は、セレクタ２２のＡ端子の入力信号の論理がハイレベル、Ｂ端子の入力信号の論理がローレベルであるので、Ｚ端子の信号の論理は、Ｓ端子の信号の論理がハイレベルの間はＡ端子のハイレベルが出力され、Ｓ端子の信号の論理がローレベルの間はＢ端子のローレベルが出力される。その結果、Ｚ端子には、Ｓ端子に入力される１ｋＨｚの矩形信号に同期して、ハイレベルの論理の信号とローレベルの論理の信号とが順次出力される。
【００７１】
この１ｋＨｚでハイレベルとローレベルの論理を繰り返す信号は、シフトレジスタ３２に入力される。シフトレジスタ３２は、入力された信号を３ｋＨｚのサンプリング信号ＣＬＫ２に同期して初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３に順次格納する。
【００７２】
図７は、シフトレジスタ３２の入力信号、シフトレジスタ３２のサンプリング信号ＣＬＫ２、初段レジスタＲ１の出力信号、中段レジスタＲ２の出力信号、及び終段レジスタＲ３の出力信号のタイミングチャートである。
【００７３】
図７に示すように、サンプリング信号ＣＬＫ２の最初の立下りタイミングである時間ｔ１において、シフトレジスタ３２の入力信号の論理はローレベルである。したがって、初段レジスタＲ１にローレベルの論理が格納される。
【００７４】
サンプリング信号ＣＬＫ２の次の立下りタイミングである時間ｔ２において、シフトレジスタ３２の入力信号の論理はハイレベルである。したがって、初段レジスタＲ１にハイレベルの論理が格納される。また、中段レジスタＲ２には、時間ｔ１において初段レジスタＲ１に格納されたローレベルの論理がシフトして格納される。
【００７５】
サンプリング信号ＣＬＫ２のその次の立下りタイミングである時間ｔ３において、シフトレジスタ３２の入力信号の論理はハイレベルである。したがって、初段レジスタＲ１にハイレベルの論理が格納される。また、中段レジスタＲ２には、時間ｔ２において初段レジスタＲ１に格納されたハイレベルの論理がシフトして格納され、終段レジスタＲ３には、時間ｔ２において中段レジスタＲ２に格納されたローレベルの論理がシフトして格納される。
【００７６】
したがって、時間ｔ３を経過した時点において、初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３の出力信号の論理は、順にハイレベル、ハイレベル、及びローレベルとなる。
【００７７】
その結果、センサ検出回路用オアゲート３４の出力信号の論理はハイレベルとなる。レジスタ４０は、センサ検出回路用オアゲート３４から入力されたハイレベルの信号に基づいて、判定対象物１０が第１状態であると判定する。
【００７８】
また、故障検出回路３６のアンドゲート５０及びノアゲート５２の出力信号の論理はローレベルとなり、故障検出回路３６の出力であるノアゲート５４の出力信号の論理はハイレベルとなる。レジスタ４０は、このハイレベルの信号に基づいて、センサＳ１及びＳ２の少なくとも一方が異常であると診断する。この診断結果は、不図示のインターフェースによりユーザに通知される。
【００７９】
このように、セレクタ２２を用いることで、センサを二重化してもＦＰＧＡ３０の入力数を増やす必要が無く、かつ二重化したセンサＳ１及びＳ２の一方の故障検出が可能となる。
【００８０】
なお、シフトレジスタ３２の格納内容にはセンサＳ１の検出信号の論理及びセンサＳ２の検出信号の論理が必ず混在する必要がある。例えば、サンプリング信号ＣＬＫ２の周波数が選択信号ＣＬＫ１の周波数よりも高速すぎると、シフトレジスタ３２の初段レジスタＲ１、中段レジスタＲ２、及び終段レジスタＲ３の格納内容が、センサＳ１又はＳ２の検出信号の論理のみとなり、故障検出回路３６の出力信号によってセンサＳ１及びＳ２の故障の診断を行うことができない。
【００８１】
したがって、選択信号ＣＬＫ１の周波数、サンプリング信号ＣＬＫ２の周波数、及びシフトレジスタ３２のビット幅は、シフトレジスタ３２の格納内容に全てのセンサの検出信号の論理が必ず混在するように設定する必要がある。
【００８２】
本実施形態では、シフトレジスタ３２の格納内容にセンサＳ１の検出信号の論理及びセンサＳ２の検出信号の論理が混在しているため、センサ検出回路用オアゲート３４の出力信号に基づく判定対象物１０の状態の判定及び故障検出回路３６の出力信号に基づくセンサＳ１及びＳ２の故障の診断を適切に行うことができる。
【００８３】
ここでは、センサＳ１又はＳ２が、検出信号の論理がローレベルに固定されて故障した場合について説明したが、検出信号の論理がハイレベルに固定されて故障した場合は、センサ検出回路用オアゲート３４の出力信号に基づく判定対象物１０の状態の判定は、正しく行うことができない。したがって、検出信号の論理がハイレベルに固定されて故障した場合に備えて、状態判定装置１００の判定結果を用いるシステムにおいてフェールセーフ設計しておく必要がある。
【００８４】
また、本実施形態では、センサＳ１及びＳ２のうちどちらが故障しているのかはレジスタ４０において診断できないが、表示用発光ダイオードＰＤ１及びＰＤ２の発光により、ユーザはセンサＳ１及びＳ２のいずれが故障しているのかを目視確認することができる。
【００８５】
本実施形態では、センサを二重化した場合について説明したが、３つ以上のセンサで多重化して冗長化した場合にも適用することができる。
【００８６】
＜第２の実施形態＞
図８は、第２の実施形態に係る状態判定装置１１０の全体構成を示した構成図である。なお、図３に示す構成図と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００８７】
状態判定装置１１０は、回路基板２０とは別にセレクタ基板６０を備えている。
【００８８】
セレクタ基板６０には、表示用発光ダイオードＰＤ１及びＰＤ２、セレクタ２２、及び発振器２４が実装されている。また、セレクタ２２の出力は、配線１６を介して回路基板２０に実装されたＦＰＧＡ３０のＩＮ１端子と接続されている。
【００８９】
状態判定装置１１０の動作は、状態判定装置１００と同様である。
【００９０】
状態判定装置１１０は、既存の状態判定装置２００に対して、回路基板２０を改版することなくそのまま使用することができ、外付け小基板であるセレクタ基板６０を設置し、ＦＰＧＡ３０の内部回路を変更するだけで、センサの多重化及び故障診断が可能となる。
【００９１】
＜第３の実施形態＞
図９は、第３の実施形態に係る状態判定装置１２０の全体構成を示した構成図である。なお、図３に示す構成図と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【００９２】
ＦＰＧＡ３０は、ＯＵＴ１端子から周波数が１ｋＨｚ、かつデューティが５０％の矩形信号である選択信号ＣＬＫ３を出力する。この選択信号ＣＬＫ３は、回路基板２０に実装されたセレクタ２２のＳ端子に入力される。
【００９３】
また、ＦＰＧＡ３０は、シフトレジスタ６２、センサ検出回路用オアゲート６４、及び故障検出回路用エクスクルーシブオアゲート（ＸＯＲゲート）６６を備えている。
【００９４】
シフトレジスタ６２は、初段レジスタＲ１１及び終段レジスタＲ１２が直列に接続されて構成されている。すなわち、ＩＮ１端子は初段レジスタＲ１１の入力に、初段レジスタＲ１１の出力は終段レジスタＲ１２の入力に接続されている。
【００９５】
ＦＰＧＡ３０（第２信号生成部の一例）は、選択信号ＣＬＫ３を２倍に逓倍し、位相をπ／２だけ遅らせた周波数が２ｋＨｚ、かつデューティが５０％の矩形信号であるサンプリング信号ＣＬＫ４を生成する。シフトレジスタ６２には、このサンプリング信号ＣＬＫ４が入力され、初段レジスタＲ１１及び終段レジスタＲ１２は、サンプリング信号ＣＬＫ４の立下りエッジに同期して、シフトレジスタ６２がセレクタ２２の出力信号を初段レジスタＲ１１及び終段レジスタＲ１２に順次転送する。
【００９６】
センサ検出回路用オアゲート６４は２入力の論理和素子であり、初段レジスタＲ１１の出力信号及び終段レジスタＲ１２の出力信号が入力される。センサ検出回路用オアゲート６４は、２つの入力信号の論理がともにローレベルの場合にローレベルの論理の出力信号を出力し、２つの入力信号のうちの一方の論理がハイレベルの場合にハイレベルの論理の出力信号を出力する。センサ検出回路用オアゲート６４の出力は、レジスタ４０に入力される。
【００９７】
故障検出回路３６を構成する故障検出回路用エクスクルーシブオアゲート６６は、２入力の排他的論理和素子であり、初段レジスタＲ１１及び終段レジスタＲ１２の出力信号が入力される。故障検出回路用エクスクルーシブオアゲート６６は、２つの入力信号の論理がともにローレベルの場合、又はともにハイレベルの場合に、ローレベルの論理の出力信号を出力し、２つの入力信号の論理が異なる場合に、ハイレベルの論理の出力信号を出力する。故障検出回路用エクスクルーシブオアゲート６６の出力は、ローパスフィルタ３８を介してレジスタ４０に入力される。
【００９８】
図１０は、選択信号ＣＬＫ３、セレクタ２２の出力信号、及びサンプリング信号ＣＬＫ４を示すタイミングチャートである。
【００９９】
図１０に示すように、セレクタ２２のＺ端子からは、選択信号ＣＬＫ３の論理に応じてセンサＳ１の検出信号が入力されるＡ端子の論理及びセンサＳ２の検出信号が入力されるＢ端子の論理が交互に出力され、この信号がシフトレジスタ６２に入力される。
【０１００】
サンプリング信号ＣＬＫ４の最初の立下りタイミングである時間ｔ１１において、シフトレジスタ６２の入力信号の論理はＡ端子の論理である。したがって、シフトレジスタ６２は、初段レジスタＲ１１にＡ端子の論理が格納される。
【０１０１】
サンプリング信号ＣＬＫ４の次の立下りタイミングである時間ｔ１２において、シフトレジスタ６２の入力信号の論理はＢ端子の論理である。したがって、シフトレジスタ６２は、初段レジスタＲ１１にＢ端子の論理が格納される。また、終段レジスタＲ１２には、時間ｔ１１において初段レジスタＲ１１に格納されたＡ端子の論理がシフトして格納される。
【０１０２】
したがって、時間ｔ１２を経過した時点において、初段レジスタＲ１１及び終段レジスタＲ１２の出力信号の論理は、それぞれＢ端子の論理及びＡ端子の論理となる。
【０１０３】
この両端子の論理によって、センサ検出回路用オアゲート６４の出力信号の論理及び故障検出回路用エクスクルーシブオアゲート６６の出力信号の論理が決定する。レジスタ４０は、センサ検出回路用オアゲート６４から入力された信号の論理に基づいて、判定対象物１０が第１状態であるか、又は第２状態であるかを判断し、故障検出回路用エクスクルーシブオアゲート６６の出力信号の論理に基づいて、センサＳ１及びＳ２に異常があるか否かを診断する。
【０１０４】
このように、シフトレジスタ６２には、初段レジスタＲ１１及び終段レジスタＲ１２の格納内容にセンサＳ１の検出信号の論理及びセンサＳ２の検出信号の論理が必ず混在する。
【０１０５】
したがって、センサＳ１及びＳ２の一方が異常であっても、センサ検出回路用オアゲート６４の出力信号に基づく判定対象物１０の状態の判定を誤ることはなく、故障検出回路用エクスクルーシブオアゲート６６の出力信号に基づくセンサＳ１及びＳ２の故障の診断を誤ることもない。
【０１０６】
本実施形態では、セレクタ２２の切り替えをＦＰＧＡ３０が管理し、ＦＰＧＡ３０においてセレクタ２２の選択信号ＣＬＫ３を２倍に逓倍してシフトレジスタ６２のサンプリング信号ＣＬＫ４を生成したため、シフトレジスタ３２のビット幅は、センサの数（ここでは２つ）だけ用意すれば、全てのセンサの検出結果をシフトレジスタ６２に混在させることができる。
【０１０７】
また、シフトレジスタ６２のビット幅を最小限にすることで、故障検出回路３６を簡略化することができる。
【０１０８】
なお、本実施形態では選択信号ＣＬＫ３をＦＰＧＡ３０から供給したが、発振器２４から供給してもよい。図１１は、状態判定装置１３０の全体構成を示した構成図である。
【０１０９】
図１１において、発振器２４からセレクタ２２及びＦＰＧＡ３０に選択信号ＣＬＫ３を供給している。ＦＰＧＡ３０は、供給された選択信号ＣＬＫ３を逓倍し、かつ位相を遅らせた矩形信号であるサンプリング信号ＣＬＫ４を生成する。
【０１１０】
このように構成しても、ＦＰＧＡ３０においてセレクタ２２の切り替えを管理することができるので、状態判定装置１２０と同様の状態検出動作を行うことができる。
【０１１１】
＜第４の実施形態＞
図１２は、第４の実施形態に係る状態判定装置１４０の全体構成を示した構成図である。なお、図９に示す構成図と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【０１１２】
状態判定装置１４０は、判定対象物１０に４つのセンサＳ１、Ｓ２、Ｓ３、及びＳ４を備えている。また、回路基板２０にセレクタ７０及びＦＰＧＡ３０を備え、ＦＰＧＡ３０はシフトレジスタ７２及びセンサ検出回路用オアゲート７４を備えている。
【０１１３】
センサＳ３及びＳ４は、センサＳ１及びＳ２と同等の状態検出手段であり、判定対象物１０が第１状態である場合にハイレベルの論理の検出信号を出力し、判定対象物１０が第１状態とは異なる第２状態である場合にローレベルの論理の検出信号を出力する。
【０１１４】
セレクタ７０は、被選択信号が入力されるＡ端子、Ｂ端子、Ｃ端子、及びＤ端子、選択信号が入力されるＳ１端子及びＳ２端子、及び選択結果が出力されるＺ端子を備えた選択回路素子である。
【０１１５】
セレクタ７０は、Ｓ１端子及びＳ２端子の入力信号の論理がともにハイレベルの場合はＡ端子の入力信号の論理をＺ端子から選択出力し、ハイレベル及びローレベルの場合はＢ端子の入力信号の論理をＺ端子から選択出力し、ローレベル及びハイレベルの場合はＣ端子の入力信号の論理をＺ端子から選択出力し、ともにローレベルの場合はＤ端子の入力信号の論理をＺ端子から選択出力する。
【０１１６】
センサＳ１の検出信号は、配線１２を介してセレクタ７０のＡ端子に入力され、センサＳ２の検出信号は、配線１４を介してセレクタ７０のＢ端子に入力される。また、センサＳ３の検出信号は、配線１８を介してセレクタ７０のＣ端子に入力され、センサＳ４の検出信号は、配線１９を介してセレクタ７０のＤ端子に入力される。
【０１１７】
ＦＰＧＡ３０は、ＯＵＴ１端子から周波数が１ｋＨｚ、かつデューティが５０％の矩形信号である選択信号ＣＬＫ５を出力する。また、ＯＵＴ２端子から選択信号ＣＬＫ５の位相をπ／２だけずらした選択信号ＣＬＫ６を出力する。
【０１１８】
ＦＰＧＡ３０のＯＵＴ１端子及びＯＵＴ２端子は、それぞれセレクタ７０のＳ１端子及びＳ２端子に接続される。これにより、選択信号ＣＬＫ５及びＣＬＫ６がセレクタ７０に入力される。
【０１１９】
また、ＦＰＧＡ３０は、選択信号ＣＬＫ５を４倍に逓倍し、位相をπ／２だけ遅らせた周波数が４ｋＨｚ、かつデューティが５０％の矩形信号であるサンプリング信号ＣＬＫ７を生成する。
【０１２０】
シフトレジスタ７２は、初段レジスタＲ２１、２段目レジスタＲ２２、３段目レジスタＲ２３、及び終段レジスタＲ２４が直列に接続されて構成されている。すなわち、セレクタ７０のＺ端子と接続されたＩＮ１端子は初段レジスタＲ２１の入力に、初段レジスタＲ２１の出力は２段目レジスタＲ２２の入力に、２段目レジスタＲ２２の出力は３段目レジスタＲ２３の入力に、３段目レジスタＲ２３の出力は終段レジスタＲ２４の入力に、接続されている。
【０１２１】
シフトレジスタ７２には、サンプリング信号ＣＬＫ７が入力され、セレクタ７０の出力信号を初段レジスタＲ２１、２段目レジスタＲ２２、３段目レジスタＲ２３、及び終段レジスタＲ２４に順次転送する。
【０１２２】
センサ検出回路用オアゲート７４は４入力の論理和素子であり、初段レジスタＲ２１の出力信号、２段目レジスタＲ２２の出力信号、３段目レジスタＲ２３の出力信号、及び終段レジスタＲ２４の出力信号が入力される。センサ検出回路用オアゲート７４は、４つの入力信号が全てローレベルの場合にローレベルの出力信号を出力し、４つの入力信号のうち少なくとも１つがハイレベルの場合にハイレベルの出力信号を出力する。センサ検出回路用オアゲート７４の出力は、レジスタ４０に入力される。
【０１２３】
また、故障検出回路３６にも、初段レジスタＲ２１、２段目レジスタＲ２２、３段目レジスタＲ２３、及び終段レジスタＲ２４の４つの出力信号が入力される。故障検出回路３６は、センサＳ１〜Ｓ４が全て正常な場合はローレベル、少なくとも１つに異常がある場合はハイレベルの信号を出力する。
【０１２４】
故障検出回路３６の詳細については省略するが、例えば図４に示す故障検出回路３６のアンドゲート５０及びノアゲート５２をそれぞれ４入力のゲート素子に置き換えて適用すればよい。
【０１２５】
図１３は、選択信号ＣＬＫ５、選択信号ＣＬＫ６、セレクタ７０の出力信号、及びサンプリング信号ＣＬＫ７を示すタイミングチャートである。
【０１２６】
図１３に示すように、セレクタ７０の出力は、選択信号ＣＬＫ５及びＣＬＫ６の論理に応じて、センサＳ２の検出信号が入力されるＢ端子の論理、センサＳ１の検出信号が入力されるＡ端子の論理、センサＳ３の検出信号が入力されるＣ端子の論理、及びセンサＳ４の検出信号が入力されるＤ端子の論理が順に出力され、この信号がシフトレジスタ７２に入力される。
【０１２７】
これまでと同様に、サンプリング信号ＣＬＫ７の立下りタイミングである時間ｔ２１、ｔ２２、ｔ２３、及びｔ２４において、それぞれシフトレジスタ７２の入力信号であるＢ端子の論理、Ａ端子の論理、Ｃ端子の論理、及びＤ端子の論理が格納され、順に転送される。
【０１２８】
その結果、時間ｔ２４を経過した時点において、初段レジスタＲ２１、２段目レジスタＲ２２、３段目レジスタＲ２３、及び終段レジスタＲ２４の出力信号の論理は、それぞれＤ端子の論理、Ｃ端子の論理、Ａ端子の論理、及びＢ端子の論理となる。
【０１２９】
この各端子の論理によって、センサ検出回路用オアゲート７４の出力信号の論理及び故障検出回路３６の出力信号の論理が決定する。レジスタ４０は、センサ検出回路用オアゲート７４から入力された信号の論理に基づいて、判定対象物１０が第１状態であるか、又は第２状態であるかを判断し、故障検出回路３６の出力信号の論理に基づいて、センサＳ１〜Ｓ４の少なくとも１つに異常があるか否かを診断する。
【０１３０】
このように、センサの数に応じてセレクタ７０の選択信号を増やすことで、３つ以上のセンサの出力信号による状態判定及び３つ以上のセンサの診断をすることができる。また、センサの数に応じて選択信号を逓倍してサンプリング信号を生成することで、シフトレジスタ７２のレジスタの数をセンサの数だけで構成して、全てのセンサの検出結果をシフトレジスタ７２に混在させることができる。
【０１３１】
＜第５の実施形態＞
図１４は、第５の実施形態に係る状態判定装置１５０の全体構成を示した構成図である。なお、図９に示す構成図と共通する部分には同一の符号を付し、その詳細な説明は省略する。
【０１３２】
状態判定装置１５０は、セレクタ２２のＺ端子がＦＰＧＡ３０のＩＮ１端子に接続されており、ＦＰＧＡ３０の内部においてＩＮ１端子がレジスタ４０と接続されている。したがって、セレクタ２２のＺ端子の出力信号がレジスタ４０に直接入力される。
【０１３３】
ＦＰＧＡ３０は、ＯＵＴ１端子から周波数が１ｋＨｚ、かつデューティが５０％の矩形信号である選択信号ＣＬＫ３を出力する。この選択信号ＣＬＫ３は、回路基板２０に実装されたセレクタ２２の選択入力端子であるＳ端子に入力される。
【０１３４】
また、ＦＰＧＡ３０は、選択信号ＣＬＫ３を２倍に逓倍し、位相をπ／２だけ遅らせた周波数が２ｋＨｚ、かつデューティが５０％の矩形信号であるサンプリング信号ＣＬＫ４を生成する。
【０１３５】
レジスタ４０（演算部の一例）は、少なくともセンサの数だけサンプリング信号ＣＬＫ４の立下りエッジに同期してＩＮ１端子の論理及び選択信号ＣＬＫ３の論理を順次読み込み、読み込んだ論理をメモリ４２に記憶する。ここでは、センサＳ１及びＳ２の２つのセンサを用いているので、少なくとも２回、ＩＮ１端子の論理を読み込む。
【０１３６】
レジスタ４０は、この読み込み結果より、判定対象物１０の状態を判定することができる。
【０１３７】
また、レジスタ４０は、選択信号ＣＬＫ３の論理から、読み込んだＩＮ１端子の論理がセンサＳ１及びＳ２のうちいずれのセンサの検出信号の論理であるかを判定することができる。したがって、センサＳ１及びＳ２の論理が一致しない場合に、どちらのセンサが異常であるかを知ることができる。
【０１３８】
＜状態判定装置の適用例＞
〔状態判定装置の構成〕
図１５は、状態判定装置１００が適用されたノズル面払拭装置１６０の概略構成を示す正面図である。
【０１３９】
ノズル面払拭装置１６０は、図中左方向に沿って移動するインクジェットヘッド１７０のノズル面１７２に払拭ウェブ１８０を押圧当接させることで、払拭ウェブ１８０とノズル面１７２との当接位置を移動させながらノズル面１７２を払拭する。
【０１４０】
ノズル面払拭装置１６０は、払拭ウェブ１８０を繰り出す供給軸１８２と、払拭ウェブ１８０を巻き取る巻取軸１８４と、払拭ウェブ１８０をノズル面１７２に押圧当接させる押圧ローラ１８６と、巻取軸１８４を回転駆動する巻取軸回転駆動モータ１８８と、を備える。
【０１４１】
払拭ウェブ１８０は、ポリエチレンテレフタラート、ポリエチレン、ナイロン、アクリル等の極微細繊維を用いた編み又は織りからなる吸収性を有する長尺状のシート材で構成される。払拭ウェブ１８０の幅は、払拭対象とするインクジェットヘッド１７０のノズル面１７２の短手方向の幅、すなわちインクジェットヘッド１７０の移動方向と直交する方向の幅に対応しており、その幅と同じ又は略同じ幅である。
【０１４２】
また、払拭ウェブ１８０は、予めノズル面１７２を洗浄するための洗浄液を吸収して湿潤された状態であり、湿潤された払拭ウェブ１８０によってノズル面１７２を払拭する。なお、払拭ウェブ１８０の走行経路において乾燥状態の払拭ウェブ１８０に洗浄液を付与して湿潤状態にしてもよいし、ノズル面１７２に洗浄液を付与し、洗浄液が付与されたノズル面１７２を乾燥状態の払拭ウェブ１８０によって払拭してもよい。
【０１４３】
供給軸１８２は、水平に、かつインクジェットヘッド１７０の移動方向と直交して配置され、不図示の軸受に回転自在に支持される。供給軸１８２には不図示のリールが着脱自在に装着され、払拭ウェブ１８０は、リールにロール状に巻かれて供給軸１８２に装着される。
【０１４４】
巻取軸１８４は、水平に、かつインクジェットヘッド１７０の移動方向と直交して配置され、不図示の軸受に回転自在に支持される。巻取軸１８４には不図示のリールが着脱自在に装着され、払拭ウェブ１８０は、巻取軸１８４に装着されたリールにロール状に巻き取られる。
【０１４５】
当接部材である押圧ローラ１８６は、ローラ形状（円柱形状）を有し、水平に、かつインクジェットヘッド１７０の移動方向と直交して配置される。押圧ローラ１８６の径方向に直交する長さは、払拭ウェブ１８０の幅に対応する長さを有し、径方向の大きさは適宜決めることができる。押圧ローラ１８６は、Ｚ方向（鉛直方向）の上方向に付勢された状態で、回転自在かつ上下動自在に支持される。
【０１４６】
巻取軸１８４の回転駆動源としての巻取軸回転駆動モータ１８８は、巻取軸１８４を回転駆動する。
【０１４７】
払拭ウェブ１８０は、押圧ローラ１８６の上側の周面に巻き掛けられ、供給軸１８２と押圧ローラ１８６との間を走行する。これにより、払拭ウェブ１８０は、押圧ローラ１８６を介してインクジェットヘッド１７０のノズル面１７２に押圧当接される。また、インクジェットヘッド１７０は、図中左方向に移動する。したがって、ノズル面１７２は、払拭ウェブ１８０により払拭される。
【０１４８】
状態判定装置１００は、払拭ウェブ１８０の走行経路における供給軸１８２と押圧ローラ１８６との間に配置される。
【０１４９】
センサＳ１及びＳ２は、払拭ウェブ１８０の状態を検出するセンサであり、払拭ウェブ１８０が存在する場合にハイレベルの論理の検出信号を出力し、払拭ウェブ１８０が存在しない場合にローレベルの論理の検出信号を出力する。センサＳ１及びＳ２としては、例えば投光部から投光した光が受光部によって受光されるか否かによって払拭ウェブ１８０の有無を検出する投受光センサを用いることができる。
【０１５０】
払拭ウェブ１８０の終端近傍には、不図示の残量低下検出用の穴と、残量低下検出用の穴とは異なる残量無し検出用の穴とが形成されている。状態判定装置１００は、センサＳ１及びＳ２によってこれらの穴を検出し、穴の検出回数に応じてノズル面払拭装置１６０を制御する。すなわち、１回目の残量低下検出用の穴を検出すると払拭ウェブ１８０の交換をユーザに指示し、２回目の残量無し検出用の穴を検出するとノズル面払拭装置１６０の払拭動作を停止させる。
【０１５１】
〔状態判定装置のフェールセーフ設計〕
ここで、センサＳ１又はＳ２が、検出信号の論理がハイレベルに固定されて故障した場合におけるフェールセーフ設計について説明する。
【０１５２】
例えば、センサＳ１がハイレベルに固定されて故障した場合、その故障したセンサＳ１は常時「払拭ウェブの残量あり」状態となる。
【０１５３】
この場合、ノズル面払拭装置１６０は払拭動作が可能であるため、払拭動作を継続する。その後、払拭ウェブ１８０の残量低下検出用の穴及び残量無し検出用の穴が状態判定装置１００の位置を通過すると、正常に動作しているセンサＳ２によって払拭ウェブ１８０の残量が無いことが検出される。これにより、センサＳ１のハイレベルの検出信号とセンサＳ２のローレベルの検出信号とが不一致になるため、故障検出回路３６によってセンサＳ１及びＳ２の一方が異常であると診断される。この診断結果に基づいて、不図示のインターフェースによりセンサ故障が通知される。
【０１５４】
ここで、状態判定装置１００は、センサＳ１の検出結果により「払拭ウェブの残量あり」と判定する。この結果から、ノズル面払拭装置１６０はノズル面１７２の払拭動作を継続する。
【０１５５】
供給軸１８２から繰り出される払拭ウェブ１８０の残量がなくなると、巻取軸回転駆動モータ１８８によって払拭ウェブ１８０を巻取軸１８４に巻き取れなくなり、ノズル面払拭装置１６０は、払拭ウェブ１８０の動作異常エラーを検出して停止する。
【０１５６】
その後、表示用発光ダイオードＰＤ１及びＰＤ２により「払拭ウェブの残量あり」を通知していた故障したセンサＳ１を特定し、交換することで、ノズル面払拭装置１６０及び状態判定装置１００を復旧させることができる。
【０１５７】
本実施形態では、状態判定装置１００をノズル面払拭装置１６０の払拭ウェブ１８０の状態判定に適用したが、供給軸１８２に払拭ウェブ１８０のリールが装着された状態であるか否かの判定に適用してもよいし、押圧ローラ１８６がノズル面１７２に当接した状態であるか否かの判定に適用してもよい。
【０１５８】
＜その他＞
本発明の技術的範囲は、上記の実施形態に記載の範囲には限定されない。各実施形態における構成などは、本発明の趣旨を逸脱しない範囲で、各実施形態間で適宜組み合わせることができる。
【符号の説明】
【０１５９】
１０  判定対象物
１２，１４，１６，１８，１９  配線
２０  回路基板
２２  セレクタ
２４  発振器
３０  ＦＰＧＡ
３２  シフトレジスタ
３４，６４，７４  センサ検出回路用オアゲート
３６  故障検出回路
３８  ローパスフィルタ
４０  レジスタ
４２  メモリ
５０  アンドゲート
５２，５４  ノアゲート
６０  セレクタ基板
６２  シフトレジスタ
６６  故障検出回路用エクスクルーシブオアゲート
７０  セレクタ
７２  シフトレジスタ
１００，１１０，１２０，１３０，１４０，１５０，２００  状態判定装置
１６０  ノズル面払拭装置
１７０  インクジェットヘッド
１７２  ノズル面
１８０  払拭ウェブ
１８２  供給軸
１８４  巻取軸
１８６  押圧ローラ
１８８  巻取軸回転駆動モータ
ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ６  選択信号
ＣＬＫ２，ＣＬＫ４，ＣＬＫ７  サンプリング信号
ＰＤ１，ＰＤ２  表示用発光ダイオード
Ｒ１  初段レジスタ
Ｒ２  中段レジスタ
Ｒ３  終段レジスタ
Ｒ１１  初段レジスタ
Ｒ１２  終段レジスタ
Ｒ２１  初段レジスタ
Ｒ２２  ２段目レジスタ
Ｒ２３  ３段目レジスタ
Ｒ２４  終段レジスタ
Ｓ１〜Ｓ４  センサ
【図１】
0006738439.tif 000002
【図２】
0006738439.tif 000003
【図３】
0006738439.tif 000004
【図４】
0006738439.tif 000005
【図５】
0006738439.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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