(57)【特許請求の範囲】
【請求項１】
オン時に入力電源との間でインダクタンス素子を介する電流路を形成するスイッチング素子と、
このスイッチング素子のオフ時に前記インダクタンス素子から得られる電流を整流・平滑化して出力電圧を得る電圧出力回路と、
この出力電圧と予め設定された目標出力電圧との誤差電圧を求める誤差増幅器と、
前記インダクタンス素子に流れる電流がゼロとなるタイミングを検出するゼロ電流検出回路と、
前記インダクタンス素子に流れる電流がゼロとなるタイミングで前記スイッチング素子をターンオンさせると共に、該スイッチング素子のターンオンに伴って生成したランプ電圧が前記誤差電圧を超えたときに前記スイッチング素子をターンオフさせるオン・オフ制御回路と、
前記スイッチング素子のオフ幅を求めるオフ幅検出回路と、
このオフ幅検出回路により検出された前記スイッチング素子のオフ幅が第１の所定値に満たないとき、前記スイッチング素子のオン幅を拡大補正するオン幅拡大回路と、
前記入力電源が低電圧系のとき、前記オン幅拡大回路により前記スイッチング素子のオン幅を広くする補正量を低減する拡大オン幅低減回路と
を具備したことを特徴とする力率改善コンバータ。
【請求項２】
前記オン幅拡大回路は、前記ランプ電圧の傾きを低減して前記スイッチング素子のオン幅を拡大するものであることを特徴とする請求項１に記載の力率改善コンバータ。
【請求項３】
前記拡大オン幅低減回路は、前記ランプ電圧の傾きの低減量を小さくするものであることを特徴とする請求項２に記載の力率改善コンバータ。
【請求項４】
前記ランプ電圧は、前記ゼロ電流検出回路によりゼロ電流が検出されたときにリセットされて第１の一定電流を積分する積分器により生成されるものであって、
前記オン幅拡大回路は、前記スイッチング素子のオフ幅を示す信号電圧が予め設定した閾値に満たないときに第２の一定電流を生成し、この第２の一定電流を前記積分器により積分される前記第１の一定電流から差し引いて前記ランプ電圧の傾きを低減する第１の電流増幅器からなり、
前記拡大オン幅低減回路は、前記入力電源の電圧が所定電圧に満たないとき、前記第１の電流増幅器のゲインを低下させて前記第２の一定電流を小さくする第２の電流増幅器からなることを特徴とする請求項１に記載の力率改善コンバータ。
【請求項５】
前記入力電源が低電圧系であるか否かは、前記誤差電圧の大きさにより判断されることを特徴とする請求項１または３に記載の力率改善コンバータ。
【請求項６】
インダクタンス素子は、全波整流回路を介して所定電圧の交流入力電源に接続されてその一端側に全波整流された入力電圧が印加されるものであって、
前記インダクタンス素子および前記スイッチング素子、並びに前記電圧出力回路は、前記入力電圧から所定の直流出力電圧を生成する昇圧型コンバータを構成するものであることを特徴とする請求項１に記載の力率改善コンバータ。
【請求項７】
前記全波整流回路は、１００Ｖ系または２２０Ｖ系の商用交流電源に接続されるものであって、
前記ランプ電圧は、前記ゼロ電流検出回路によりゼロ電流が検出されたときにリセットされて第１の一定電流を積分する積分器により生成されるものであって、
前記オン幅拡大回路は、前記スイッチング素子のオフ幅を示す信号電圧が予め設定した閾値に満たないときに第２の一定電流を生成し、この第２の一定電流を前記積分器により積分される前記第１の一定電流から差し引いて前記ランプ電圧の傾きを低減する第１の電流増幅器からなり、
前記拡大オン幅低減回路は、前記誤差電圧が第２の所定値よりも大きいとき、前記商用交流電源が１００Ｖ系であると判定して、前記第１の電流増幅器のゲインを低下させて前記第２の一定電流を小さくする第２の電流増幅器からなることを特徴とする請求項６に記載の力率改善コンバータ。
【請求項８】
前記オフ幅検出回路は、前記スイッチング素子をターンオンおよびターンオフさせるフリップフロップの出力により前記オフ幅を検出することを特徴とする請求項１に記載の力率改善コンバータ。
【請求項９】
前記オフ幅検出回路は、前記スイッチング素子のターンオフ時にリセットされ、その後、該スイッチング素子がターンオンするまでの期間に亘って定電流源にて充電されるコンデンサの充電電圧を前記スイッチング素子の前記オフ幅として検出し、該充電電圧を前記スイッチング素子のオン期間に亘って保持するものであることを特徴とする請求項１に記載の力率改善コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧入力時における力率を高く維持すると共に、低電圧入力時における安定動作を確保した力率改善コンバータに関する。
【背景技術】
【０００２】
スイッチング電源装置の一種である昇圧チョッパ方式の力率改善コンバータ（ＰＦＣ）は、インダクタンス素子を利用して入力電圧に比例する入力電流を作りながら、安定な直流出力電圧を生成するもので、小型で高効率であり、しかも低コストである等の優れた特徴を有している。
【０００３】
この種のスイッチング電源装置は、概略的には交流入力電源に整流回路を介して接続されたインダクタンス素子と、オン時に前記交流入力電源との間で前記インダクタンス素子を介する電流路を形成するスイッチング素子とを備える。更に前記スイッチング電源装置は、前記スイッチング素子のオフ時に前記インダクタンス素子から得られる電流を整流・平滑化して出力電圧を得る電圧出力回路と、予め設定した目標出力電圧と前記出力電圧との誤差電圧に応じて前記スイッチング素子のオン・オフを制御する制御回路とを備えて構成される。
【０００４】
前記制御回路は、基本的には前記インダクタンス素子に流れる電流がゼロとなったときに前記スイッチング素子をターンオンする（ゼロ電流スイッチング）。すると前記スイッチング素子のオンに伴って前記インダクタンス素子には前記整流回路を介して得られる入力電圧Ｖinに比例した傾きで上昇する電流が流れる。この電流（インダクタ電流）は前記スイッチング素子のオン期間に亘ってゼロから上昇する。そして前記制御回路は、前記スイッチング素子のターンオンをトリガとして生成される傾きが固定のランプ電圧が前記誤差電圧を超えたときに前記スイッチング素子をターンオフする（電圧モード）。このスイッチング素子のターンオフによって前記インダクタンス素子に加わる電圧極性が反転し、前記インダクタンス素子に流れている電流は減少しながら該インダクタンス素子からダイオードを介して前記電圧出力回路に出力される。このようにして前記インダクタンス素子から取り出される電流を平滑化し、前記誤差電圧に応じて前記スイッチング素子のオン幅を制御することにより一定化制御された所定の出力電圧Ｖoutが生成される。
【０００５】
ここで前記スイッチング素子は、前記インダクタ電流がゼロとなったときに再びターンオンされることで次の動作サイクルを開始し、以降、前記スイッチング素子の上述したオン・オフ動作が繰り返し実行される。
【０００６】
ところで前記インダクタンス素子に加わる入力電圧Ｖinは、正弦波の半周期に亘って変化する電圧波形となる。しかし上記電圧モードによる前記スイッチング素子のオン・オフ制御においては、負荷の大きさが一定であれば前記誤差電圧も一定となるため、基本的には前記入力電圧Ｖinの位相に拘わることなく前記スイッチング素子のオン幅Ｔonは一定である。また実際に前記インダクタンス素子に印加される電圧は、前記整流回路の整流素子の順方向電圧降下や前記整流回路の出力に接続されている入力コンデンサに保持されている電圧により入力電圧より小さくなる。この為、入力電圧Ｖinの瞬時値が低くなる位相（低電圧位相）においては、前記入力電圧と前記インダクタンス素子に実際に印加される電圧との差が相対的に大きくなるので、前記インダクタンス素子に供給される電流が小さくなり、これに伴って力率が低下することが否めない。
【０００７】
ちなみに力率とは、交流回路における入力電圧と入力電流の同相成分の積である入力有効電力を、前記入力電圧の実効値と前記入力電流の実効値の積である皮相電力で割った値である。換言すれば、有効電力は、負荷に応じて定まる係数（力率）を皮相電力に掛けたものとなる。また抵抗以外の負荷要因により、例えば電圧位相に対して電流位相が遅れた場合、その遅れ分だけ有効電力が少なくなる。すると力率が低下して、同じ有効電力を保持するために前記スイッチング電源装置ＰＦＣの皮相電力が増加してしまうので、力率改善回路により入力電圧と入力電流の位相を揃えて力率を向上させることが行われる。
【０００８】
一方、前述した入力電圧Ｖinの瞬時値が低くなる位相（低電圧位相）の動作に起因して力率が低下してしまうことに対し、入力電圧Ｖinの瞬時値が低くなる位相（低電圧位相）のとき、該入力電圧Ｖinの瞬時値が高くなる位相（高電圧位相）のときよりも前記スイッチング素子のオン幅Ｔonを広くして力率を改善することが提唱されている（例えば特許文献１,２を参照）。ちなみに特許文献１に開示される手法は、前記インダクタ電流のピーク値（入力電圧Ｖinに比例）を検出することで前記入力電圧Ｖinの位相情報を得て前記スイッチング素子のオン幅Ｔonを調整している。また特許文献２に開示される手法は、前記インダクタ電流の微分値（入力電圧Ｖinに比例）を検出することで前記入力電圧Ｖinの位相情報を得て前記スイッチング素子のオン幅Ｔonを調整している。
【０００９】
しかしながら特許文献１,２に開示される手法は、いずれも前記インダクタンス素子を含む電流経路にインダクタ電流検出の為の検出抵抗を介装し、該検出抵抗に生じる電圧降下から前記インダクタ電流を検出することで前記入力電圧Ｖinの位相情報を得ている。ちなみに前記検出抵抗の値（抵抗値）は、前記インダクタンス素子のインダクタンスＬや前記出力電圧Ｖout等のスイッチング電源装置の仕様（回路定数）によって決定され、この抵抗値によってオン幅Ｔonの補償量（調整幅）が変化する。しかも前記入力電圧Ｖinの瞬時値が低い位相においては前記インダクタンス素子に流れる電流が少なくなる。この為、前記検出抵抗を用いた電流の検出精度が低下することが否めず、入力電圧Ｖinの位相情報を高精度に検出することが困難となる。また入力電圧Ｖinに比例してインダクタ電流自体が少なくなるので、電流検出時にノイズに起因する悪影響も受け易い。
【００１０】
この点、特許文献３には前記スイッチング素子のオン幅Ｔonに基づいて該スイッチング素子のオフ幅Ｔoffを検出し、検出したオフ幅Ｔoffに応じて前記スイッチング素子のオン幅Ｔonを拡大補正することが開示される。即ち、特許文献３に示される技術は、前記入力電圧Ｖinの瞬時値が低い位相において、該入力電圧Ｖinと前記スイッチング素子のオフ幅Ｔoffとが近似的に比例した関係にあることに着目している。
【００１１】
即ち、前記スイッチング素子のオン幅Ｔon、該スイッチング素子のオフ幅Ｔoff、入力電圧Ｖi、および出力電圧Ｖoとの間にはＶi×Ｔon＝（Ｖo−Ｖi）×Ｔoffという関係が成り立ち、これよりＴoff＝Ｖi×Ｔon／（Ｖo−Ｖi）という関係が得られる。そして特許文献３では、前記オフ幅Ｔoffが所定値に満たないときに前記オン幅Ｔonを広くすることで前記低電圧位相領域における電流の低下を防止し、これによって力率の低下を防ぐようにしている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６９８４９６３号明細書
【特許文献２】米国特許第７１１６０９０号明細書
【特許文献３】特開２０１３−２４３７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら特許文献３に開示される技術においては、前記オフ幅Ｔoffが狭いときに前記スイッチング素子のオン幅Ｔonを強制的に広げている。この為、前記入力電圧Ｖinが低く、且つ前記スイッチング素子のオン幅Ｔonが広く設定される重負荷状態時には、制御回路に混入するノイズに起因して前記インダクタンス素子に流れる電流の波形が大きく乱れることが懸念される。具体的には、前記制御回路には、例えば前記インダクタ電流がゼロとなるタイミングを検出して前記スイッチング素子のターンオンを制御する為の、いわゆるＺＣＤ端子が設けられる。そしてこのＺＣＤ端子に混入するノイズに起因して、前記インダクタ電流がゼロとなる前にゼロ電流が誤検出されることがある。
【００１４】
するとこのゼロ電流の誤検出に起因して前記スイッチング素子を本来のタイミングより早くターンオンさせてしまうので、前記オフ幅Ｔoffが本来のオフ幅よりも狭く検出されることになる。この結果、前述したオフ幅Ｔoffが狭いときに前記オン幅Ｔonを強制的に広げる機能により、次の動作タイミングにおける前記スイッチング素子のオン幅Ｔonが本来のオン幅Ｔonよりも広く設定される。
【００１５】
そして前記スイッチング素子のオン幅Ｔonの拡大に伴って前記インダクタンス素子に流れる電流のピーク値が高くなるので、その次の動作タイミングにおいて検出される前記スイッチング素子のオフ幅Ｔoffが広く検出される。するとオフ幅Ｔoffの拡大に伴って次の動作タイミングでは前述したオン幅Ｔonを強制的に広げる機能が働かなくなり、前記スイッチング素子のオン幅Ｔonの拡大が行われなくなる。この結果、前記スイッチング素子のオン幅Ｔonが本来のオン幅Ｔonよりも長くなった後、次の動作タイミングではオン幅Ｔonを強制的に広げる機能により決定される本来のオン幅Ｔonより短くなると言うハンチングを繰り返す。このオン幅Ｔonのハンチング現象はインダクタ電流の波形を乱すことになる。特にこのようなハンチング現象は、入力電圧Ｖinの実効値が低く（例えば入力電圧Ｖinが１００Ｖ系である）、且つ前記スイッチング素子に加わる負担の大きい重負荷状態での低電圧位相領域において生じ易い。即ち、オフ幅Ｔoffが最も小さくなって上記ゼロ電流の誤検出の影響を最も受けやすくなる領域において発生し易い。
【００１６】
本発明はこのような事情を考慮してなされたもので、その目的は、高電圧系（例えば２２０Ｖ系）入力時における力率を高く維持すると共に、低電圧系（例えば１００Ｖ系）入力時の重負荷状態における安定動作を確保することのできる力率改善コンバータを提供することにある。
【課題を解決するための手段】
【００１７】
上述した目的を達成するべく本発明に係る力率改善コンバータは、
オン時に入力電源との間でインダクタンス素子を介する電流路を形成するスイッチング素子と、
このスイッチング素子のオフ時に前記インダクタンス素子から得られる電流を整流・平滑化して出力電圧Ｖoutを得る電圧出力回路と、
この出力電圧Ｖoutと予め設定された目標出力電圧との誤差電圧Ｖerrを求める誤差増幅器と、
前記インダクタンス素子に流れる電流がゼロとなるゼロ電流タイミングを検出するゼロ電流検出回路と、
前記インダクタンス素子に流れる電流がゼロとなるタイミングで前記スイッチング素子をターンオンさせると共に、該スイッチング素子のターンオンに伴って生成したランプ電圧ＲＡＭＰが前記誤差電圧Ｖerrを超えたときに前記スイッチング素子をターンオフさせるオン・オフ制御回路と、
前記スイッチング素子のオフ幅を求めるオフ幅検出回路と、
このオフ幅検出回路により検出された前記スイッチング素子のオフ幅Ｔoffが第１の所定値に満たないとき、前記スイッチング素子のオン幅Ｔonを拡大するオン幅拡大回路と、
前記入力電源の電圧Ｖinが低電圧系のとき、前記オン幅拡大回路により前記スイッチング素子のオン幅Ｔonを広くする補正量を低減する拡大オン幅低減回路と
を備えたことを特徴としている。
【００１８】
具体的には前記オン幅拡大回路は、例えば前記ランプ電圧ＲＡＭＰの傾きを低減して前記スイッチング素子のオン幅Ｔonを拡大するように構成される。また前記拡大オン幅低減回路は、例えば前記ランプ電圧ＲＡＭＰの傾きの低減量を小さくするように構成される。
【００１９】
ちなみに前記ランプ電圧ＲＡＭＰは、前記ゼロ電流検出回路によりゼロ電流が検出されたときにリセットされて第１の一定電流ｉ１を積分する積分器により生成される。また前記オン幅拡大回路は、前記スイッチング素子のオフ幅Ｔoffを示す信号電圧Ｖoffが予め設定した閾値Ｖref1に満たないときに第２の一定電流ｉ２を生成し、この第２の一定電流ｉ２を前記積分器により積分される前記第１の一定電流ｉ１から差し引いて前記ランプ電圧ＲＡＭＰの傾きを低減する第１の電流増幅器として実現される。また前記拡大オン幅低減回路は、前記入力電源の電圧Ｖinが所定電圧に満たないとき、前記第１の電流増幅器のゲインを低下させて前記第２の一定電流ｉ２を小さくする第２の電流増幅器として実現される。
【００２０】
好ましくは前記入力電源が低電圧系であるか否かは、入力電圧Ｖinが高くて前記スイッチング素子に加わる負担が軽くなったときに小さくなり、入力電圧Ｖinが低くて前記スイッチング素子に加わる負担が重くなったときに大きくなる前記誤差電圧Ｖerrの大きさとして検出される。
【００２１】
ここで前記インダクタンス素子は、全波整流回路を介して所定電圧の交流入力電源に接続されてその一端側に全波整流された入力電圧Ｖinが印加されるものからなり、前記インダクタンス素子および前記スイッチング素子、並びに前記電圧出力回路は、前記入力電圧Ｖinから所定の直流出力電圧を生成する昇圧型コンバータを構成する。
【００２２】
例えば前記全波整流回路は、例えば１００Ｖ系または２２０Ｖ系の商用交流電源に接続される。前記ランプ電圧は、前記ゼロ電流検出回路によりゼロ電流が検出されたときにリセットされて第１の一定電流を積分する積分器により生成される。前記オン幅拡大回路は、前記スイッチング素子のオフ幅を示す信号電圧が予め設定した閾値に満たないときに第２の一定電流を生成し、この第２の一定電流を前記積分器により積分される前記第１の一定電流から差し引いて前記ランプ電圧の傾きを低減する第１の電流増幅器として実現される。そして、前記拡大オン幅低減回路は、前記誤差電圧が第２の所定値よりも大きいとき、前記商用交流電源が１００Ｖ系であると判定して、前記第１の電流増幅器のゲインを低下させて前記第２の一定電流を小さくする第２の電流増幅器として実現される。
【００２３】
また前記オフ幅検出回路は、前記スイッチング素子のターンオンおよびターンオフさせるフリップフロップの出力により前記オフ幅を検出するように構成される。
また前記オフ幅検出回路は、例えば前記スイッチング素子のターンオフ時にリセットされ、その後、該スイッチング素子がターンオンするまでの期間に亘って定電流源にて充電されるコンデンサの充電電圧を前記スイッチング素子の前記オフ幅として検出し、該充電電圧を前記スイッチング素子のオン期間に亘って保持するように構成される。
【発明の効果】
【００２４】
このような構成の力率改善コンバータによれば、入力電圧Ｖinの瞬時値が低くなる位相（低電圧位相）領域において前記スイッチング素子のオフ幅Ｔoffが所定値に満たないとき、前記オン幅拡大回路が働いて前記スイッチング素子のオン幅Ｔonが強制的に拡大される。この結果、入力電圧の低位相領域において前記インダクタンス素子に供給される電流が小さくなることを防止でき、力率の低下が防止される。
【００２５】
また、誤差電圧Ｖerrが所定値より大きい場合、即ち、入力電圧Ｖinが低電圧系（例えば１００Ｖ系）と判断される場合には、前記拡大オン幅低減回路が働いて前記オン幅拡大回路による前記スイッチング素子のオン幅Ｔonの拡大幅が低減される。この結果、入力電圧Ｖinが低電圧系の場合には、前記スイッチング素子のオン幅Ｔonが強制的に大きく拡げられることがなくなり、前述したオン幅Ｔonのハンチング現象が抑えられる。換言すれば前記オン幅の過度な拡大制御が抑制されて低電圧系電源における安定動作を確保することが可能となる。
【００２６】
特に本発明に係る力率改善コンバータにおいては、入力電圧Ｖinの実効値の大きさに密接に関係する前記誤差電圧Ｖerrに着目し、この誤差電圧Ｖerrに基づいて前記拡大オン幅低減回路の動作を制御するようにしている。しかも前記誤差電圧Ｖerrは、基本的には前記出力電圧の一定化の為の前記スイッチング素子のターンオフの制御に従来から用いられているものである。従って入力電圧Ｖinの大きさを監視するといえども、力率改善コンバータの構成がさほど複雑化することがない。
【００２７】
特に前記オン幅低減回路および前記拡大オン幅低減回路については、前記制御回路の主体部をなすランプ電圧の発生器（ランプ発振器）やゼロ電圧検出回路等と共に容易に集積回路することが可能である。このように集積回路化した制御回路によれば、例えば特許文献３に開示される既存の制御回路と交換するだけで、本発明の効果を十分に発揮させることが可能となる。従って１００Ｖ系から２２０Ｖ系までの入力電圧に幅広く対応して安定に動作する力率改善コンバータを実現することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係るスイッチング電源装置の概略構成図。
【図２】図１に示すスイッチング電源装置で用いられるランプ発振器の構成例を示す図。
【図３】図１に示すスイッチング電源装置で用いられるオフ幅検出回路の構成例を示す図。
【図４】１００Ｖ系および２２０Ｖ系の交流電源入力時における負荷の重さと誤差電圧Ｖerrのとの関係を示す図。
【図５】図２に示すランプ発振器に組み込まれるオン幅拡大回路を構成する第１の電流増幅器、および拡大オン幅低減回路を構成する第２の電流増幅器の具体的な構成例を示す図。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の一実施形態に係るスイッチング電源装置について説明する。
【００３０】
図１は本発明の一実施形態に係るスイッチング電源装置（力率改善コンバータ）ＰＦＣの概略構成を示す図で、１は入力電源ＡＣから入力フィルタＦを介して印加される交流電圧を整流して該スイッチング電源装置ＰＦＣに入力する整流回路である。前記入力電源ＡＣは、１００Ｖ系または２２０Ｖ系の商用交流電源であり、前記整流回路１は、例えばダイオード・ブリッジ回路からなる。
【００３１】
このスイッチング電源装置ＰＦＣは、前記整流回路１に接続されたインダクタンス素子３と、オン時に前記整流回路１との間で前記インダクタンス素子３を介する電流路を形成するスイッチング素子４とを備える。更にスイッチング電源装置ＰＦＣは、前記スイッチング素子４のオフ時に前記インダクタンス素子３と出力コンデンサ６との間に電流路を形成するダイオード５と、前記スイッチング素子４をオン・オフ駆動して前記インダクタンス素子３に流れる電流を制御する制御回路１０とを備える。
【００３２】
尚、図中２は前記スイッチング素子４のスイッチング動作に起因する高周波数成分を除去するための入力コンデンサである。また前記ダイオード５および前記出力コンデンサ６は、前記インダクタンス素子３から得られる電流を整流・平滑化して直流出力電圧Ｖoutを生成する電圧出力回路を構成する。この出力電圧Ｖoutは、前記制御回路１０の働きにより、例えば４００Ｖに保たれる。
【００３３】
ＭＯＳ-ＦＥＴからなる前記スイッチング素子４は、オン時に当該スイッチング電源装置ＰＦＣに加わる入力電圧Ｖinに比例した増加率で増加する電流を前記インダクタンス素子３に流す役割を担う。このインダクタンス素子３に流れる電流（インダクタ電流）は前記スイッチング素子４のオン期間に亘ってゼロから上昇する。その後、前記スイッチング素子４がオフすると前記インダクタンス素子３の電圧極性が反転し、前記インダクタ電流は前記ダイオード５を介して前記出力コンデンサ６に供給される。このとき、前記インダクタンス素子３の電圧極性が反転しているので、インダクタ電流は時間と共に減少する。尚、前記インダクタ電流の減少率は、前記出力電圧と前記入力電圧との差（出力電圧−入力電圧）にほぼ比例する。そして前記インダクタ電流がゼロとなったとき、前記制御回路１０の下で前記スイッチング素子４を再びオンすることで次の動作サイクルに移行し、前記インダクタンス素子３を介する上述した出力電圧Ｖoutの生成動作が繰り返し実行される。
【００３４】
さて前記制御回路１０は、基本的には前記出力コンデンサ６に得られる出力電圧Ｖoutと、予め設定した目標出力電圧との差を増幅した誤差信号に応じて前記スイッチング素子４のオン幅Ｔonを決定して前記スイッチング素子４をターンオフする（電圧モード）。また前記制御回路１０は、前記インダクタ電流がゼロとなったことを検出して前記スイッチング素子４をターンオンする（ゼロ電流スイッチング）。
【００３５】
具体的には前記制御回路１０は、前記インダクタンス素子３の補助巻線８から抵抗Ｒ２を介して検出されてＺＣＤ端子に入力される電圧から該インダクタンス素子３を流れるインダクタ電流がゼロとなったことを検出するゼロ電圧検出回路１６を備える。このゼロ電圧検出回路１６は、前記ＺＣＤ端子に入力される電圧と予め設定されたゼロ電流検出電圧Ｖzcdとを比較する比較器からなる。前記ゼロ電圧検出回路１６から出力されるゼロ電流検出信号は、該ゼロ電流検出信号をタイマ回路１９を遅延した信号と共にオア回路１４ａにより論理和がとられて、後述するＲＳフリップフロップ１５のセットに用いられる。このＲＳフリップフロップ１５のセットにより前記スイッチング素子４がターンオンされる。
【００３６】
また前記制御回路１０は、抵抗Ｒ４,Ｒ５を介して分圧して検出されてＦＢ端子にフィードバックされる出力電圧Ｖoutと、目標出力電圧を規定する基準電圧Ｖrefとを比較してその誤差電圧Ｖerrを求める誤差増幅器１１を備える。この誤差増幅器１１は、いわゆるトランスコンダクタンスアンプからなる。また前記誤差増幅器１１の出力端にはＣＯＭＰ端子を介してコンデンサＣ１、抵抗Ｒ６よびコンデンサＣ２からなる位相補償回路が接続される。前記誤差増幅器１１により求められる前記誤差電圧Ｖerrは前記位相補償回路によりリップルが除去されて、平滑化された信号となる。
【００３７】
更に前記制御回路１０は、上述した如く平滑化された前記誤差電圧Ｖerrと後述するランプ発振器１３が出力するランプ電圧ＲＡＭＰとを比較して前記スイッチング素子４のオン幅Ｔonを制御するＰＷＭコンパレータ１２を備える。このＰＷＭコンパレータ１２の出力により前記ＲＳフリップフロップ１５がリセットされて前記スイッチング素子４がターンオフされる。
【００３８】
また前記制御回路１０は、前記抵抗Ｒ４,Ｒ５を介して検出されて前記ＦＢ端子に入力される前記出力電圧Ｖoutを過電圧保護電圧Ｖovpと比較して過電圧を検出する比較器１７を備える。更に前記制御回路１０は、前記スイッチング素子４に流れる電流を抵抗Ｒ３を介して検出し、ＩＳ端子に入力される電流検出電圧を過電流保護電圧Ｖovcと比較する比較器１８を備える。これらの比較器１７,１８による各検出信号は、Ｈレベルとなったときに前記スイッチング素子４のオン動作を禁止する保護信号である。これらの検出信号は、オア回路１４ｂにより前記ＰＷＭコンパレータ１２の出力と論理和がとられて前記ＲＳフリップフロップ１５のリセット端子に与えられる。このＲＳフリップフロップ１５のリセットにより前記スイッチング素子４がターンオフされる。
【００３９】
前記制御回路１０は、基本的には上述した機能を備えて構成されることで前記ゼロ電流検出時に前記スイッチング素子４をターンオンした後、前記ランプ電圧ＲＡＭＰと前記誤差電圧Ｖerrとの比較結果に応じて前記スイッチング素子４をターンオフする。そして前記制御回路１０は、前記スイッチング素子４のターンオン制御とターンオフ制御とを繰り返すことで前記出力コンデンサ（電圧出力回路）６に一定化した直流出力電圧Ｖoutを生成する。
【００４０】
ここで前記ランプ発振器１３は、例えば図２に示すように構成される。このランプ発振器１３は、基本的には図１に示すように端子ＲＴに接続された抵抗Ｒ１に応じてＮチャネル型のＦＥＴ１３ａに流れる電流を設定するオペアンプ（演算増幅器）１３ｂと、カレントミラー回路を構成するＰチャネル型の一対のＦＥＴ１３ｃ,１３ｄからなり、前記ＦＥＴ１３ａに流れる電流に比例した第１の一定電流ｉ１を生成する定電流回路を備える。尚、前記オペアンプ１３ｂの非反転入力端子に入力される定電圧をＶref0、端子ＲＴに接続された抵抗Ｒ１の抵抗値をｒ１で表すと、前記ＦＥＴ１３ａに流れる電流は［Ｖref0／ｒ１］となる。
【００４１】
更に前記ランプ発振器１３は、前記ＦＥＴ１３ｄに縦続に接続されて前記ＲＳフリップフロップ１５の出力Ｑに応じて排他的にオン・オフされるＦＥＴ１３ｅ,１３ｆと、前記ＦＥＴ１３ｅを介して前記定電流回路から供給される第１の一定電流ｉ１により充電され、その充電電荷を前記ＦＥＴ１３ｆを介して放電するコンデンサ１３ｇを備える。このコンデンサ１３ｇは、前記第１の一定電流ｉ１を積分する積分器を構成する。
【００４２】
上述した如く構成される前記ランプ発振器１３は、基本的には前記ＲＳフリップフロップ１５がセットされたとき、前記コンデンサ１３ｇにおいて前記第１の一定電流ｉ１の積分を開始することで前記スイッチング素子４のオン期間に亘って一定の傾きで電圧が上昇する前記ランプ電圧ＲＡＭＰを生成する。尚、このランプ発振器１３に設けられる第１および第２の電流増幅器１３ｘ,１３ｙについては後述する。
【００４３】
さてこの実施形態に係るスイッチング電源装置が特徴とするところは、図１に示すように前記制御回路１０がオフ幅検出回路２０を備えると共に、図２に示すように前記ランプ発振器１３が第１および第２の電流増幅器１３ｘ,１３ｙを備える点にある。前記オフ幅検出回路２０は、前記ＲＳフリップフロップ１５の出力Ｑによってスイッチング素子４のオフ幅Ｔoffを検出するもので、オフ幅Ｔoffを示す電圧のオフ幅検出電圧Ｖoffを生成する役割を担う。
【００４４】
前記オフ幅検出回路２０は、例えば図３に示すように一定電流ｉ３を出力する定電流源２０ａに接続されて前記一定電流ｉ３によるコンデンサ２０ｃの充電をオン・オフするＰチャネル型の第１のＦＥＴ２０ｂと、前記コンデンサ２０ｃに並列に接続されて該コンデンサ２０ｃに充電された電荷を瞬時に放電するＮチャネル型の第２のＦＥＴ２０ｄとを備える。前記第１のＦＥＴ２０ｂは前記ＲＳフリップフロップ１５の出力Ｑを受けてオン・オフされる。また前記第２のＦＥＴ２０ｄは、反転回路２０ｅを介して前記ＲＳフリップフロップ１５の出力Ｑを反転した信号によりトリガされて、例えば数十ｎｓ程度のパルス信号を出力するワンショット回路２０ｆの出力によりオン・オフされる。
【００４５】
このように構成された前記オフ幅検出回路２０は、前記ＲＳフリップフロップ１５がリセットされてその出力Ｑがロー（Ｌ）になったとき、換言すれば前記スイッチング素子４がターンオフしたとき、前記第１のＦＥＴ２０ｂがオンすると共に、前記ワンショット回路２０ｆの出力により前記第２のＦＥＴ２０ｄが数十ｎｓ程度の期間に亘ってオン駆動される。この第２のＦＥＴ２０ｄのオンによって前記コンデンサ２０ｃに蓄積されていた電荷が放電され、該コンデンサ２０ｃの充電電圧はゼロとなる。
【００４６】
そして前記数十ｎｓ程度の期間に亘る前記第２のＦＥＴ２０ｄのオン期間が終了すると、前記ＲＳフリップフロップ１５がリセットされている残りの期間において前記第１のＦＥＴ２０ｂのオン状態が継続するので、前記コンデンサ２０ｃは前記一定電流ｉ３により充電される。そして前記ＲＳフリップフロップ１５がセットされて前記スイッチング素子４がオンすると、これに伴って前記一定電流ｉ３による前記コンデンサ２０ｃの充電が終了する。この結果、前記コンデンサ２０ｃの充電電圧は前記スイッチング素子４のオフ幅Ｔoffに相当する電圧となり、このコンデンサ２０ｃの充電電圧が前記スイッチング素子４のオフ幅Ｔoffを示すオフ幅検出電圧Ｖoffとして出力される。
【００４７】
さて前記ランプ発振器１３に設けられる前記第１の電流増幅器１３ｘは、前記オフ幅検出回路２０により検出される前記スイッチング素子４のオフ幅Ｔoffが予め設定された閾値よりも狭いとき、前記スイッチング素子４のオン幅Ｔonを拡大補正するオン幅拡大回路を構成する。即ち、オン幅拡大回路を構成する前記第１の電流増幅器１３ｘは、前記オフ幅検出電圧Ｖoffが予め設定した第１の閾値電圧Ｖref1に満たないとき、前記スイッチング素子４のオン幅Ｔonを強制的に拡大することで低電圧位相領域における力率の低下を防止する役割を担う。
【００４８】
また前記ランプ発振器１３に設けられる前記第２の電流増幅器１３ｙは、前記誤差電圧Ｖerrにより、前記入力電圧Ｖinが２２０Ｖ系の商用交流電源から得られた高電圧系であるか、或いは１００Ｖ系の商用交流電源から得られた低電圧系であるかを判定する役割を担う。具体的には第２の電流増幅器１３ｙは、例えば図４に示すように前記入力電圧Ｖinの違いにより大きく異なり、且つ負荷の重さに応じて変化する前記誤差電圧Ｖerrの大きさを所定の判定閾値と比較することで、前記入力電圧Ｖinが高電圧系であるか、或いは低電圧系であるかを判定する。ここで前記入力電圧Ｖinが高電圧系であるか、或いは低電圧系であるかによって前記誤差電圧Ｖerrが異なるのは以下の理由による。
【００４９】
即ち、１スイッチング周期に前記インダクタンス素子３から負荷に供給される電流の平均値は、前記インダクタンス素子３に流れる電流のピーク値（最大値）をＩoとすると、［Ｉo／２］となる。この［Ｉo／２］という電流値はそのまま負荷が消費する電流となるので前記入力電圧が低電圧系であろうと高電圧系であろうと、同じ負荷については入力電圧の同じ位相に対しては同じ値になる。一方、前記電流のピーク値Ｉoは、前記インダクタンス素子３のインダクタンスをＬ、前記スイッチング素子のオン幅をＴonとすると、［Ｉo＝（Ｖin／Ｌ）×Ｔon］で与えられる。
【００５０】
ここで、低電圧系と高電圧系とで同じ電流のピーク値Ｉoを得るためには、ＴonがＶinに反比例していることが必要になる。前述したようにオン幅Ｔonは前記ランプ電圧ＲＡＭＰが前記誤差電圧Ｖerrに達するまでの時間である。従ってスイッチング電源装置が定常状態で動作しているときは、前記入力電圧Ｖinが高電圧系であると前記誤差電圧Ｖerrが小さくなり、前記入力電圧Ｖinが低電圧系であると前記誤差電圧Ｖerrが大きくなっている。
【００５１】
そこで前記第２の電流増幅器１３ｙは、前記誤差電圧Ｖerrが第２の閾値電圧Ｖref2を超えるとき、入力電圧Ｖinが１００Ｖ系の商用交流電源から得られた低電圧系であると判定する。そして前記第２の電流増幅器１３ｙは、前記入力電圧Ｖinが低電圧系であるとき、前記オン幅拡大回路による前記スイッチング素子４のオン幅Ｔonの拡大幅を低減する拡大オン幅低減回路として機能する。
【００５２】
具体的には前記第１の電流増幅器（オン幅拡大回路）１３ｘは、例えば図５に構成例を示すようにダイオード接続されたＮチャネル型のＦＥＴ１３ｘ3,１３ｘ4をそれぞれ負荷とし、前記オフ幅検出電圧Ｖoffおよび閾値電圧Ｖref1がそれぞれゲート端子に入力される一対のＰチャネル型のＦＥＴ１３ｘ1,１３ｘ2を差動対とする差動増幅器を備える。尚、前記ＦＥＴ１３ｘ1,１３ｘ2のソースに接続されたＰチャネル型のＦＥＴ１３ｘ5は、そのゲートに印加されるバイアス電圧Ｂiasに応じたバイアス電流を前記差動増幅器に供給する電流源である。この差動増幅器は、前記オフ幅検出電圧Ｖoffが前記第１の閾値電圧Ｖref1に等しいとき、前記Ｐチャネル型のＦＥＴ１３ｘ1,１３ｘ2の両者のそれぞれに、および前記Ｎチャネル型のＦＥＴ１３ｘ3,１３ｘ4の両者のそれぞれに前記バイアス電流の半分の電流を等しく流す。
【００５３】
ここで前記オフ幅検出電圧Ｖoffと前記第１の閾値電圧Ｖref1とが［Ｖoff＜Ｖref1］のときは前記Ｎチャネル型のＦＥＴ１３ｘ3により多くの電流が流れる。また前記オフ幅検出電圧Ｖoffと前記閾値電圧Ｖref1とが［Ｖoff＞Ｖref1］のときはＮチャネル型のＦＥＴ１３ｘ4により多くの電流が流れる。またＮチャネル型のＦＥＴ１３ｘ3，１３ｘ4にそれぞれ流れる電流の差は、前記オフ幅検出電圧Ｖoffと前記第１の閾値電圧Ｖref1の差が大きいほど大きくなる。そして前記オフ幅検出電圧Ｖoffと前記第１の閾値電圧Ｖref1の差が所定値（Ｐチャネル型のＦＥＴ１３ｘ1,１３ｘ2の閾値電圧程度）を超えると、前記Ｎチャネル型のＦＥＴ１３ｘ3,１３ｘ4の一方（ＶoffとＶref1の低い方に接続されているもの）のみに電流が流れるようになる。
【００５４】
そして前記差動増幅器の出力段に設けられたＮチャネル型のＦＥＴ１３ｘ6は、Ｎチャネル型のＦＥＴ１３ｘ3と第１のカレントミラー回路を構成していて、前記オフ幅検出電圧Ｖoffが前記第１の閾値電圧Ｖref1より小さいほど多くの電流が流れる。そしてＮチャネル型のＦＥＴ１３ｘ6に流れる電流は、一対のＰチャネル型ＦＥＴ１３ｘ7,１３ｘ8からなる第２のカレントミラー回路、更に一対のＮチャネル型ＦＥＴ１３ｘ9,１３ｘ10からなる第３のカレントミラー回路によりコピーされて、前記第１の電流増幅器（オン幅拡大回路）１３ｘにより生成された引き込み電流ｉ２として出力される。
【００５５】
このようにして前記オフ幅検出電圧Ｖoffが前記第１の閾値電圧Ｖref1に満たないときに出力される前記引き込み電流ｉ２が前記ランプ発振器１３を構成する積分器に加えられることで、前記コンデンサ１３ｇを充電する一定電流ｉ１から上記電流ｉ２が差し引かれる。この結果、前記オフ幅Ｔoffが所定値よりも狭いとき、前記コンデンサ１３ｇは前記一定電流ｉ１から前記電流ｉ２を差し引いた電流（ｉ１―ｉ２）により緩やかに充電される。この結果、前記ランプ電圧ＲＡＭＰの傾きが低減され、前記コンデンサ１３ｇの充電電圧により制御される前記スイッチング素子４のオン幅Ｔonが拡大される。
【００５６】
尚、前記オフ幅検出電圧Ｖoffが前記第１の閾値電圧Ｖref1より大きくなった場合には、前記引き込み電流ｉ２が急速に減少し、前記オフ幅検出電圧Ｖoffと前記第１の閾値電圧Ｖref1の差がＮチャネル型のＦＥＴ１３ｘ3,１３ｘ4の閾値電圧を超えると実質ゼロになる。従って前記コンデンサ１３ｇは、予め設定された前記一定電流ｉ１にて充電されるので前記ランプ電圧ＲＡＭＰの傾きが低減されることはない。従って前記オフ幅Ｔoffが前記第１の閾値電圧Ｖref1により規定される所定の閾値幅よりも広い場合には、前記スイッチング素子４のオン幅Ｔonの拡大は行われない。
【００５７】
即ち、上記構成の第１の電流増幅器（オン幅拡大回路）１３ｘを備えたランプ発振器１３によれば、前記スイッチング素子４のオフ幅Ｔoffが所定値よりも狭くなると前記ランプ電圧ＲＡＭＰの傾きが低く抑えられる。このとき、前記誤差電圧Ｖerrは交流入力電圧を整流した入力電圧Ｖinの１周期に亘って一定に保たれるので、前記ランプ電圧ＲＡＭＰの傾きが低く抑えられた分、前記スイッチング素子４のオン幅Ｔonが拡大補正される。
【００５８】
特に前記スイッチング素子４のオフ幅Ｔoffが所定値よりも狭くなるのは、前記入力電圧Ｖinの位相が低くなる領域である。従って位相角が低い領域での前記スイッチング素子４のオン幅Ｔonが広くなることで電流が流れ易くなり、力率の低下が効果的に防止される。
【００５９】
また前記ランプ発振器１３は、更に前記第２の電流増幅器（拡大オン幅低減回路）１３ｙを備える。この第２の電流増幅器（拡大オン幅低減回路）１３ｙは、前記第１の電流増幅器１３ｘのバイアス電流を決めるものであり、前記入力電圧Ｖinが低電圧系であるとき、前記第１の電流増幅器１３ｘのバイアス電流を低減することで該第１の電流増幅器１３ｘが生成する前記引き込み電流ｉ２を低減する役割を担う。
【００６０】
具体的には第２の電流増幅器（拡大オン幅低減回路）１３ｙは、例えば図５に構成例を示すようにダイオード接続されたＮチャネル型のＦＥＴ１３ｙ3,１３ｙ4をそれぞれ負荷とし、前記誤差電圧Ｖerrおよび前記第２の閾値電圧Ｖref2がそれぞれゲート端子に入力される一対のＰチャネル型のＦＥＴ１３ｙ1,１３ｙ2を差動対とする差動増幅器を備える。尚、図中１３ｙ7は、前記差動増幅器にバイアス電流を供給する定電流源である。
【００６１】
この差動増幅器は、前記誤差電圧Ｖerrが前記第２の閾値電圧Ｖref2に等しいとき、前記Ｐチャネル型のＦＥＴ１３ｙ1,１３ｙ2の両者のそれぞれ、および前記Ｎチャネル型のＦＥＴ１３ｙ3,１３ｙ4の両者のそれぞれにバイアス電流の半分の電流を等しく流す。また、前記誤差電圧Ｖerrと前記第２の閾値電圧Ｖref2とが［Ｖerr＜Ｖref2］のときは前記Ｎチャネル型のＦＥＴ１３ｙ3により多くの電流が流れる。
【００６２】
また前記誤差電圧Ｖerrと前記第２の閾値電圧Ｖref2とが［Ｖerr＞Ｖref2］のときは前記Ｎチャネル型のＦＥＴ１３ｙ4により多くの電流が流れる。また前記Ｎチャネル型のＦＥＴ１３ｙ3，１３ｙ4にそれぞれ流れる電流の差は、前記誤差電圧Ｖerrと前記第２の閾値電圧Ｖref2との差が大きいほど大きくなる。そして、前記誤差電圧Ｖerrと前記第２の閾値電圧Ｖref2との差が所定値（Ｐチャネル型のＦＥＴ１３ｙ1,１３ｙ2の閾値電圧程度）を超えると、前記Ｎチャネル型のＦＥＴ１３ｙ3,１３ｙ4の一方（ＶerrとＶref2の低い方に接続されているもの）のみに電流が流れるようになる。
【００６３】
また前記差動増幅器の出力段に設けられたＮチャネル型のＦＥＴ１３ｙ5は、Ｎチャネル型のＦＥＴ１３ｙ3と第４のカレントミラー回路を構成している。この第４のカレントミラー回路には、前記誤差電圧Ｖerrが前記第２の閾値電圧Ｖref2より小さいほど多くの電流が流れ、大きいほどＮチャネル型のＦＥＴ１３ｙ5に流れる電流は小さくなる。そしてＮチャネル型のＦＥＴ１３ｙ5に流れる電流は、第２の電流増幅器（拡大オン幅低減回路）１３ｙのＰチャネル型ＦＥＴ１３ｙ6および前記第１の電流増幅器（オン幅拡大回路）１３ｘのＰチャネル型１３ｘ5によって構成される第５のカレントミラー回路によりコピーされて、前記第１の電流増幅器（オン幅拡大回路）１３ｘのバイアス電流となる。
【００６４】
このようにして前記入力電圧Ｖinが低電圧系であるとき、前記第２の電流増幅器（拡大オン幅低減回路）１３ｙから出力されるバイアス電流により前記第１の電流増幅器（オン幅拡大回路）１３ｘにおける差動増幅器のバイアス電流が低減される。そしてこのバイアス電流の低減により、前記第１の電流増幅器（オン幅拡大回路）１３ｘが生成する前記引き込み電流ｉ２が減少制御される。
【００６５】
この結果、前記入力電圧Ｖinが低電圧系であり、これに伴って前記誤差電圧Ｖerrが前記第２の閾値電圧Ｖref2よりも高い場合には、前記入力電圧Ｖinの位相が低くなったときに前記ランプ発振器１３における前記コンデンサ１３ｇの充電電流に対する低減量が低く抑えられる。即ち、前記第１の電流増幅器（オン幅拡大回路）１３ｘが生成する引き込み電流ｉ２が、前記第２の電流増幅器（拡大オン幅低減回路）１３ｙが前記第１の電流増幅器（オン幅拡大回路）１３ｘのバイアス電流を小さく変更した分だけ小さく抑えられる。
【００６６】
そして前記引き込み電流ｉ２を少なくした分、前記入力電圧Ｖinが高電圧系である場合に比較して前記コンデンサ１３ｇの充電電流が大きくなるので前記ランプ電圧ＲＡＭＰの傾きの低減割合が小さくなり、前記スイッチング素子４のオン幅Ｔonの拡大幅が小さく抑えられる。この結果、前記オン幅Ｔonの拡大補正幅を必要最小限に抑えることが可能となり、ノイズの影響を受け難くして低電圧系における前述したハンチング現象等の誤動作を防止してその安定した動作を確保することが可能となる。
【００６７】
即ち、本発明によれば前記第２の電流増幅器（拡大オン幅低減回路）１３ｙを用いて低電圧系における前記オン幅Ｔonの拡大補正量を低減するという簡易な構成により、低位相領域における力率の低下を防ぎながら、高電圧入力時における安定した動作を保証することができる等の実用上多大なる効果が奏せられる。
【００６８】
尚、本発明は上述した実施形態に限定されるものではない。実施形態においては前記誤差電圧Ｖerrの大きさから入力電圧Ｖinが高電圧系であるか低電圧系であるかを判定したが、例えば入力電圧Ｖinを分圧して検出し、そのピーク値や平均値などから判定することも勿論可能である。また低位相領域における前記オン幅Ｔonの拡大幅や、その拡大幅の低減割合についてはスイッチング電源装置の仕様に応じて決定すれば十分である。
【００６９】
また実施形態においては前記コンデンサ１３ｇに対する充電電流ｉ１から差し引く電流ｉ２の大きさを変えることでランプ電圧ＲＡＭＰの傾きを低減し、これによって前記オン幅Ｔonを補正するものとした。しかし、例えば予め前記オフ幅Ｔoffに応じた電流値の異なる複数の定電流源を準備しておき、検出したオフ幅Ｔoffに応じて上記電流源を選択的に用いて前記コンデンサ１３ｇを充電して傾きの異なるランプ電圧ＲＡＭＰを生成するようにしても良い。更には低電圧系の低位相領域において、前記オン幅Ｔonの拡大補正自体を禁止するように制御することも可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００７０】
ＰＦＣ  スイッチング電源装置（力率改善コンバータ）
３  インダクタンス素子
４  スイッチング素子
５  ダイオード
６  出力コンデンサ
８  補助巻線
１０  制御回路
１１  誤差増幅器
１２  ＰＷＭコンパレータ
１３  ランプ発振器
１３ａ，１３ｃ，１３ｄ，１３ｅ，１３ｆ  ＦＥＴ
１３ｂ  オペアンプ（演算増幅器）
１３ｇ  コンデンサ（積分器）
１３ｘ  第１の電流増幅器（オン幅拡大回路）
１３ｙ  第２の電流増幅器（拡大オン幅低減回路）
１５  ＲＳフリップフロップ
１６  ゼロ電圧検出回路
１７  比較器（過電圧保護）
１８  比較器（過電流保護）
２０  オフ幅検出回路
２０ｃ  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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