(57)【特許請求の範囲】
【請求項１】
発振信号を生成するための位相ロックループ回路であって、
２つの入力信号（基準信号、フィードバック信号）間の位相差に応答して第１の信号（アップ信号）および第２の信号（ダウン信号）を出力するように構成された位相検出器であって、ここにおいて、前記位相検出器が前記第２の信号を出力するときに第３の信号によって前記第１の信号の無効および有効を切り替え、および前記位相検出器が前記第１の信号を出力するときに前記第３の信号によって前記第２の信号の無効および有効を切り替えるようにさらに構成された、位相検出器と、
前記第１の信号および前記第２の信号に応答して、同調可能周波数を有する発振信号を生成するように構成された電圧制御発振器（ＶＣＯ）と、
電荷ポンプとループフィルタであって、ここにおいて、前記電荷ポンプが前記第１の信号に応答して充電電流をソースすることと前記第２の信号に応答して放電電流をシンクすることとによって前記ループフィルタに電流源を与えるように構成され、かつ前記電荷ポンプが前記ループフィルタに結合された漏れ電流源をさらに備える、電荷ポンプとループフィルタと、を備える、位相ロックループ回路。
【請求項２】
前記ループフィルタが、前記ＶＣＯの周波数を同調させるための制御電圧を生成するために、前記充電電流および前記放電電流を積分するように構成された、請求項１に記載の位相ロックループ回路。
【請求項３】
前記位相検出器が、前記第２の信号を出力するときに前記第１の信号を無効にすることと、第１の信号を出力するときに前記第２の信号を無効にすることとを行うように構成されたゲーティング回路を備える、請求項１に記載の位相ロックループ回路。
【請求項４】
前記２つの入力信号が、基準信号とフィードバック信号とを備え、前記フィードバック信号が、前記発振信号から導出される、請求項１に記載の位相ロックループ回路。
【請求項５】
前記発振信号から前記フィードバック信号を生成するように構成されたフラクショナルＮ周波数分割器をさらに備える、請求項４に記載の位相ロックループ回路。
【請求項６】
発振信号を生成する方法であって、
２つの入力信号間の位相差を検出することであって、ここにおいて、前記検出することが、第２の信号を出力するときに第３の信号によって第１の信号の無効および有効を切り替え、および前記第１の信号を出力するときに前記第３の信号によって前記第２の信号の無効および有効を切り替えることによって、２つの入力信号間の前記位相差に応答して前記第１の信号および前記第２の信号を出力することを備える、位相差を検出することと、
前記第１の信号および前記第２の信号に応答して、同調可能周波数を有する発振信号を生成することとを備える、方法。
【請求項７】
前記発振信号の周波数を同調させるための制御電圧を生成することと、
前記第１の信号に応答して充電電流をソースすることと、前記第２の信号に応答して放電電流をシンクすることとによって、前記制御電圧を生成するための電流源を与えることと
をさらに備える、請求項６に記載の方法。
【請求項８】
制御電圧を前記生成することが、前記充電電流および前記放電電流を積分することを備える、請求項７に記載の方法。
【請求項９】
制御電圧を前記生成することに漏れ電流を与えることをさらに備える、請求項７に記載の方法。
【請求項１０】
位相差を前記検出することが、前記第２の信号を出力するときに第３の信号によって前記第１の信号の無効および有効を切り替え、および第１の信号を出力するときに前記第３の信号によって前記第２の信号の無効および有効を切り替えるためにゲーティング回路を使用することを備える、請求項６に記載の方法。
【請求項１１】
前記２つの入力信号が、基準信号とフィードバック信号とを備え、前記フィードバック信号が、前記発振信号の関数である、請求項６に記載の方法。
【請求項１２】
前記発振信号の周波数をフラクショナルに分割することによって、前記フィードバック信号を生成することをさらに備える、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、その全体が参照により本明細書に明確に組み込まれる、２０１４年４月３０日に出願された「LOW NOISE PHASE LOCKED LOOPS」と題する米国特許出願第１４／２６６，７３０号の利益を主張する。
【０００２】
[0002]本開示は、一般に電子回路に関し、より詳細には、低雑音位相ロックループ（low noise phase locked loops）に関する。
【背景技術】
【０００３】
[0003]ワイヤレスデバイス（たとえば、セルラーフォンまたはスマートフォン）は、ワイヤレス通信システムとの双方向通信のためのデータを送信および受信し得る。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含み得る。データ送信では、送信機は、局部発振器（ＬＯ）信号をデータで変調して変調された無線周波数（ＲＦ）信号を取得し、変調されたＲＦ信号を増幅して所望の出力電力レベルを有する出力ＲＦ信号を取得し、アンテナを介して出力ＲＦ信号をリモートデバイスに送信し得る。データ受信では、受信機は、アンテナを介して受信ＲＦ信号を取得し、受信ＲＦ信号をＬＯ信号で増幅し、ダウンコンバートし、ダウンコンバートされた信号を処理して、リモートデバイスによって送られたデータを復元し得る。
【０００４】
[0004]ＬＯ信号を生成するために電圧制御発振器（ＶＣＯ：Voltage-controlled oscillators）がしばしば使用される。ＶＣＯは、それの周波数が電圧入力によって制御される発振器である。送信機または受信機を同調させるようにＶＣＯの入力電圧を調整するために、位相ロックループがしばしば使用される。位相ロックループは、概して、ＶＣＯ出力の位相を基準信号の位相と比較し、位相を整列された（aligned）状態に保つようにＶＣＯへの電圧入力を調整する、位相検出器（phase detector）を用いて実装される。基準信号とＶＣＯ出力との間の位相整列（phase alignment）を正確に維持する位相ロックループの能力は、部分的に、ＶＣＯ中で生成される雑音に依存する。位相ロックループを設計することにおける当業者（skilled artisans）の間の共通課題は、雑音低減である。
【発明の概要】
【０００５】
[0005]発振信号（oscillating signal）を生成するための回路の態様が開示される。本回路は、２つの入力信号間の位相差（phase difference）に応答して第１の信号および第２の信号を出力するように構成された位相検出器を含む。位相検出器は、第２の信号を出力するときに第１の信号を無効にすることと、第１の信号を出力するときに第２の信号を無効にすることとを行うようにさらに構成される。本回路は、第１の信号および第２の信号に応答して、同調可能周波数（tunable frequency）を有する発振信号を生成するように構成された電圧制御発振器（ＶＣＯ）をも含む。
【０００６】
[0006]発振信号を生成するための回路の態様が開示される。本回路は、２つの入力信号間の位相差を検出するための手段を含む。位相差を検出するための手段は、２つの入力信号間の位相差に応答して第１の信号および第２の信号を出力するように構成される。位相差を検出するための手段は、第２の信号を出力するときに第１の信号を無効にすることと、第１の信号を出力するときに第２の信号を無効にすることとを行うようにさらに構成される。本回路は、第１の信号および第２の信号に応答して、同調可能周波数を有する発振信号を生成するための手段をも含む。
【０００７】
[0007]発振信号を生成する方法の態様が開示される。本方法は、２つの入力信号間の位相差を検出することを含む。位相差を検出することは、第２の信号を出力するときに第１の信号を無効にすることと、第１の信号を出力するときに第２の信号を無効にすることとによって、２つの入力信号間の位相差に応答して第１の信号および第２の信号を出力することを含む。本方法は、第１の信号および第２の信号に応答して、同調可能周波数を有する発振信号を生成することをも含む。
【０００８】
[0008]以下の詳細な説明から、当業者には装置、回路および方法の他の態様が容易に明らかになることが理解され、ここにおいて、装置、回路および方法の様々な態様が例として図示され説明される。了解されるように、これらの態様は、他のおよび異なる形態で実装され得、それのいくつかの詳細は、様々な他の点において変更が可能である。したがって、図面および詳細な説明は、本質的に例示的なものと見なされるべきであり、限定的なものと見なされるべきではない。
【０００９】
[0009]次に、添付の図面を参照しながら、限定としてではなく例として、詳細な説明において装置、回路および方法の様々な態様を提示する。
【図面の簡単な説明】
【００１０】
【図１】[0010]ワイヤレスデバイスの例示的な実施形態を示す概念ブロック図。
【図２】[0011]ワイヤレストランシーバの例示的な実施形態を示すブロック図。
【図３】[0012]局部発振器のための位相ロックループの例示的な実施形態を示す機能ブロック図。
【図４Ａ】[0013]電荷ポンプ（charge pump）およびループフィルタのための追加の概略図詳細をもつ、局部発振器のための位相ロックループの例示的な実施形態を示す機能ブロック図。
【図４Ｂ】[0014]電荷ポンプ中の漏れ電流源（leakage current source）を追加した、図４Ａの局部発振器のための位相ロックループの例示的な実施形態を示す機能ブロック図。
【図５】[0015]位相ロックループのための位相検出器の例示的な実施形態を示す機能ブロック図。
【図６Ａ】[0016]基準信号がフィードバック信号に先行する（lead）ときの、図５の位相検出器の例示的な実施形態の動作を示すタイミング図。
【図６Ｂ】[0017]基準信号がフィードバック信号に後続する（trail）ときの、図５の位相検出器の例示的な実施形態の動作を示すタイミング図。
【図７】[0018]位相ロックループのための位相検出器の代替の例示的な実施形態を示す機能ブロック図。
【図８】[0019]発振信号を生成する例示的な方法を示すフローチャート。
【詳細な説明】
【００１１】
[0020]添付の図面に関して以下に記載される詳細な説明は、本発明の様々な例示的な実施形態を説明するものであり、本発明が実施され得る実施形態のみを表すものではない。詳細な説明は、本発明の完全な理解を与えるための具体的な詳細を含む。ただし、本発明はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、本発明の概念を不明瞭にすることを回避するために、よく知られている構造および構成要素がブロック図の形式で示される。頭字語および他の記述的専門用語は、単に便宜のためにおよび明瞭にするために使用され得、本発明の範囲を限定するものではない。
【００１２】
[0021]「例示的」という単語は、本明細書では例、事例、または例示の働きをすることを意味するために使用される。本明細書で「例示的」と記載されたいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきであるとは限らない。同様に、装置、回路または方法の「実施形態」という用語は、本発明のすべての実施形態が、説明する構成要素、構造、特徴、機能、プロセス、利点、利益、または動作モードを含むことを必要としない。
【００１３】
[0022]「接続された」、「結合された」という用語、またはその任意の変形態は、２つまたはそれ以上の要素間の、直接的または間接的のいずれかの任意の接続または結合を意味し、互いに「接続された」または「結合された」２つの要素間の１つまたは複数の中間要素の存在を包含することがある。要素間の結合または接続は、物理的、論理的、またはそれらの組合せであり得る。本明細書で使用する、２つの要素は、いくつかの非限定的で非網羅的な例として、１つまたは複数のワイヤ、ケーブル、および／またはプリントされた電気的接続を使用することによって、ならびに無線周波数領域、マイクロ波領域、および光学的（可視と非可視の両方）領域中の波長を有する電磁エネルギーなど、電磁エネルギーを使用することによって互いに「接続された」または「結合された」ものと見なされ得る。
【００１４】
[0023]本明細書における「第１」、「第２」などの名称を使用した要素への言及は、それらの要素の数量または順序を概括的に限定するものでない。むしろ、これらの名称は、本明細書において２つまたはそれ以上の要素またはある要素の複数の事例を区別する便利な方法として使用される。したがって、第１の要素および第２の要素への言及は、２つの要素のみが採用され得ること、または第１の要素が第２の要素に先行しなければならないことを意味するものではない。
【００１５】
[0024]本明細書で使用する、「備える（comprises）」、「備える（comprising）」、「含む（includes）」、および／または「含む（including）」という用語は、本明細書で使用されるとき、述べられた特徴、インテジャ（integer）、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、インテジャ、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しない。
【００１６】
[0025]次に、ワイヤレスデバイス中の送信機と受信機との周波数を同調させるための位相ロックループの様々な態様を提示する。ただし、当業者が容易に諒解するように、そのような態様は、他の回路構成およびデバイスに拡張され得る。例として、本発明の様々な態様は、雑音の多いチャネルにおける信号復元、周波数合成、クロック分配、および位相ロックループまたは同様の回路を必要とする他の好適な使用のために使用され得る。位相ロックループのための特定の適用例、あるいは位相ロックループ内の任意の構成要素、構造、特徴、機能、またはプロセスへのすべての言及を与えることは、そのような態様が幅広い適用例を有し得るという理解とともに、位相ロックループの例示的な態様を示すためのものにすぎない。
【００１７】
[0026]モバイルフォン、携帯情報端末（ＰＤＡ）、デスクトップコンピュータ、ラップトップコンピュータ、手のひらサイズのコンピュータ、タブレットコンピュータ、セットトップボックス、ナビゲーションデバイス、ワークステーション、ゲーム機、メディアプレーヤ、または任意の他の好適なデバイスなど、ワイヤレスデバイスでは、位相ロックループの様々な実施形態が使用され得る。図１は、そのようなワイヤレスデバイスの例示的な実施形態を示す概念ブロック図である。ワイヤレスデバイス１００は、例として、符号分割多元接続（ＣＤＭＡ）システム、マルチキャリアＣＤＭＡ（ＭＣＣＤＭＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ（登録商標））、高速パケットアクセス（ＨＳＰＡ、ＨＳＰＡ＋）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、シングルキャリアＦＤＭＡ（ＳＣ−ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、または他の多元接続技術を含む、任意の好適な多元接続技術をサポートするように構成され得る。ワイヤレスデバイス１００は、例として、ロングタームエボリューション（ＬＴＥ（登録商標））、エボリューションデータ・オプティマイズド（ＥＶ−ＤＯ）、ウルトラモバイル・ブロードバンド（ＵＭＢ）、ユニバーサル地上無線アクセス（ＵＴＲＡ）、モバイル通信用グローバルシステム（ＧＳＭ（登録商標））、発展型ＵＴＲＡ（Ｅ−ＵＴＲＡ）、ＩＥＥＥ８０２．１１（Ｗｉ−Ｆｉ（登録商標））、ＩＥＥＥ８０２．１６（ＷｉＭＡＸ（登録商標））、ＩＥＥＥ８０２．２０、Ｆｌａｓｈ−ＯＦＤＭ、Ｂｌｕｅｏｏｔｈ、または任意の他の好適なエアインターフェース規格を含む、任意の好適なエアインターフェース規格をサポートするようにさらに構成され得る。ワイヤレスデバイス１００によってサポートされる実際のエアインターフェース規格および多元接続技術は、特定の適用例、およびシステムに課される全体的な設計制約に依存することになる。
【００１８】
[0027]ワイヤレスデバイス１００は、ベースバンドプロセッサ１０２と、ワイヤレストランシーバ１０４と、アンテナ１０６とを含む。ワイヤレストランシーバ１０４は、送信機能と受信機能の両方をサポートするために１つまたは複数のＬＯ信号を生成するために、本開示全体にわたって提示される位相ロックループの様々な態様を採用し得る。ワイヤレストランシーバ１０４は、アンテナ１０６を通したワイヤレスチャネルを介した送信のために、１つまたは複数のキャリア信号を、ベースバンドプロセッサ１０２によって生成されたデータで変調することによって、送信機能を実行する。ワイヤレストランシーバ１０４は、ベースバンドプロセッサ１０２によるさらなる処理のためにデータを復元するために、アンテナ１０６を通してワイヤレスチャネルから受信された１つまたは複数のキャリア信号を復調することによって、受信機能を実行する。ベースバンドプロセッサ１０２は、ワイヤレスチャネルへの物理および電気的インターフェースに従ってデータを送信および受信するための物理レイヤ、ワイヤレスチャネルへのアクセスを管理するためのデータリンクレイヤ、ソース・宛先間データ転送を管理するためのネットワークレイヤ、エンドユーザ間のデータの透過的な転送を管理するためのトランスポートレイヤ、ならびにワイヤレスチャネルを通してネットワークへの接続を確立またはサポートするために必要なまたは望ましい任意の他のレイヤを例として含む、ワイヤレス通信をサポートするために必要とされる基本プロトコルスタックを与える。
【００１９】
[0028]図２は、ワイヤレストランシーバの例示的な実施形態のブロック図である。ワイヤレストランシーバ１０４は、双方向通信をサポートする送信機２００と受信機２５０とを含む。送信機２００および／または受信機２５０は、スーパーヘテロダイン・アーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダイン・アーキテクチャでは、信号が、複数の段においてＲＦとベースバンドとの間で、（たとえば、受信機について、１つの段においてＲＦから中間周波数（ＩＦ）に、次いで別の段においてＩＦからベースバンドに）周波数変換される。ゼロＩＦアーキテクチャとも呼ばれる直接変換アーキテクチャでは、信号が、１つの段においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダイン・アーキテクチャおよび直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図２に示されている例示的な実施形態では、送信機２００および受信機２５０は直接変換アーキテクチャを用いて実装される。
【００２０】
[0029]送信経路では、ベースバンドプロセッサ１０４（図１参照）は、デジタル・アナログ変換器（ＤＡＣ）２０２にデータを与える。ＤＡＣ２０２は、デジタル入力信号をアナログ出力信号に変換する。アナログ出力信号は、ＤＡＣ２０２による前のデジタル・アナログ変換によって生じたイメージを除去するためにアナログ出力信号をフィルタ処理する、フィルタ２０４に与えられる。増幅器２０６が、増幅されたベースバンド信号を与えるために、フィルタ２０４からの信号を増幅するために使用される。ミキサ２０８が、増幅されたベースバンド信号とＴＸ局部発振器２１０からのＬＯ信号とを受信する。ミキサ２０８は、アップコンバートされた信号を与えるために、増幅されたベースバンド信号をＬＯ信号と混合する。フィルタ２１２が、周波数混合（frequency mixing）によって生じたイメージを除去するために、アップコンバートされた信号をフィルタ処理するために使用される。電力増幅器（ＰＡ）２１４が、所望の出力電力レベルにおける出力ＲＦ信号を取得するために、フィルタ２１２からの信号を増幅するために使用される。出力ＲＦ信号は、ワイヤレスチャネルを介した送信のために、デュプレクサ２６０を通してアンテナ１０６にルーティングされる。
【００２１】
[0030]受信経路では、アンテナ１０６は、リモートデバイスによって送信された信号を受信し得る。受信ＲＦ信号は、デュプレクサ２６０を通して受信機２５０にルーティングされ得る。受信機２５０内で、受信ＲＦ信号は、入力ＲＦ信号を取得するために、低雑音増幅器（ＬＮＡ）２５２によって増幅され、フィルタ２５４によってフィルタ処理される。ミキサ２５６が、入力ＲＦ信号と、ＲＸ局部発振器２５８からのＬＯ信号とを受信する。ミキサ２５６は、ダウンコンバートされた信号を与えるために、入力ＲＦ信号をＬＯ信号と混合する。ダウンコンバートされた信号は、増幅されたダウンコンバートされた信号を取得するために、増幅器２６０によって増幅される。フィルタ２６２が、周波数混合によって生じたイメージを除去するために、増幅されたダウンコンバートされた信号をフィルタ処理するために使用される。フィルタ２６２からの信号は、アナログ・デジタル変換器（ＡＤＣ）２６４に与えられる。ＡＤＣ２６４は、その信号をデジタル出力信号に変換する。デジタル出力信号は、ベースバンドプロセッサ１０４（図１参照）に与えられ得る。
【００２２】
[0031]送信機２００および受信機２５０における信号の調整は、増幅器、フィルタ、ミキサなどの１つまたは複数の段によって実行され得る。これらの回路は、図２に示されている構成とは異なってアレンジされ（arranged）得る。さらに、図２に示されていない他の回路も送信機２００および受信機２５０において信号を調整するために使用され得る。たとえば、インピーダンス整合回路が、ＰＡ２１６の出力において、ＬＮＡ２５２の入力において、アンテナ１０６とデュプレクサ２６０との間などに配置され得る。
【００２３】
[0032]送信機および受信機機能をサポートするために、局部発振器の様々な実施形態が使用され得る。例示的な一実施形態では、局部発振器は、混合のために送信機および／または受信機にＬＯ信号を与えるＶＣＯを用いて実装され得る。ＶＣＯは、フィードバックループ中の同調共振器（tuned resonator）を有する正のフィードバック増幅器である。発振は共振周波数（resonant frequency）において生じ、共振周波数は位相ロックループによって同調させられ得る。位相ロックループは、ＶＣＯ出力の位相を基準信号の位相と比較し、位相を整列された状態に保つようにＶＣＯの共振器を同調させる、位相検出器を用いて実装され得る。
【００２４】
[0033]図３は、局部発振器のための位相ロックループの例示的な実施形態を示す機能ブロック図である。この実施形態では、局部発振器は、位相ロックループ３００を用いて実装される。位相ロックループ３００は、位相検出器３０２と、電荷ポンプ３０４と、ループフィルタ３０６と、ＶＣＯ３０８と、周波数分割器３１２およびシグマデルタ変調器３１４を有するフラクショナルＮ周波数分割器（fractional-N frequency divider）３１０とを含む。位相検出器３０２は、２つの入力信号間の位相差を検出するための手段を与える。位相検出器３０２は、基準信号とフラクショナルＮ周波数分割器３１０からのフィードバック信号との間の位相誤差を検出するために使用される。位相検出器３０２は、位相誤差に基づいてアップ信号とダウン信号とを生成する。アップ信号およびダウン信号は、電荷ポンプ３０４を駆動するために使用される。電荷ポンプ３０４は、ループフィルタ３０６に電流源を与えるための手段を与える。電荷ポンプ３０４は、検出された位相誤差に比例する電荷をループフィルタ３０６に注入する。ループフィルタ３０６は、ＶＣＯ３０８を同調させるための制御電圧を生成するための手段を与える。ループフィルタ３０６は、ＶＣＯ３０８に入力される制御電圧を生成するために、電荷ポンプ３０４からの出力を積分する（integrate）。ＶＣＯ３０８は、同調可能周波数を有する発振信号を生成するための手段を与える。ＶＣＯ３０８は、それの周波数が、ループフィルタ３０６によって生成された制御電圧に比例する発振信号を生成する。フラクショナルＮ周波数分割器３１０は、発振信号の周波数をフラクショナルに分割する（fractionally dividing）ことによって、フィードバック信号を生成するための手段を与える。フラクショナルＮ周波数分割器３１０は、位相検出器へのフィードバック信号入力を生成するために、ＶＣＯ出力の周波数を整数Ｎで分割する周波数分割器３１２を含む。フラクショナルＮ周波数分割器３１０はまた、ＮからＮ＋１の間の非整数である平均分割器を実現するために、ロック状態中に（during the locked state）Ｎの値を動的に切り替えるデルタシグマ変調器３１４を含む。
【００２５】
[0034]図４Ａは、電荷ポンプおよびループフィルタのための追加の概略図詳細をもつ、局部発振器のための位相ロックループの例示的な実施形態を示す機能ブロック図である。上記で説明したように、位相検出器３０２は、基準信号をフラクショナルＮ周波数分割器３１０からのフィードバック信号と比較し、２つの信号間の位相差に基づいて電荷ポンプ３０４をアクティブにする。位相検出器３０２は、位相検出モードおよび位相ロック状態において動作する。このために、位相検出器は、位相／周波数検出器（ＰＦＤ：phase/frequency detector）と呼ばれることがある。本開示では、「位相検出器」という用語は、２つの入力信号の位相および／または周波数における差を検出することが可能な構成要素を含むように広く解釈されるものとする。
【００２６】
[0035]位相検出器３０２は、位相検出器３０２によって測定された位相誤差に基づいて、アップ信号およびダウン信号のデューティサイクルが変化させられる、位相検出モードにおいて動作する。その結果、電荷ポンプ３０４は、２つの信号間の位相差に比例する、時間の一部分の間のみアクティブにされる。ループフィルタ３０６は、位相差が０に達するまで、ＶＣＯ出力信号の周波数を調整するフィルタ処理された制御電圧を生成する電荷を蓄積する。これが生じると、位相検出器３０２は位相ロック状態に入る。この状態では、アップ信号のデューティサイクルとダウン信号のデューティサイクルとは実質的に等しく、したがって、正味電荷（net charge）はループフィルタ３０６に注入されない。ＶＣＯ３０８への制御電圧入力は一定のままであり、それは、ＶＣＯ出力信号が一定の周波数のままであることを保証する。
【００２７】
[0036]ループフィルタ３０６は、アクティブまたはパッシブであり得る。パッシブループフィルタ３０６の例示的な実施形態が、図４に示されている。この実施形態では、ループフィルタ３０６は、電荷ポンプ３０４出力と負電源電圧ＶSS（たとえば、接地）との間に直列に接続された抵抗Ｒ４０８とキャパシタＣ４１０とを備える、１次ループフィルタ（first order loop filter）を備える。ループフィルタの代替実施形態も採用され得る。たとえば、ループフィルタ３０６は、抵抗Ｒ４０８およびキャパシタＣ４１０に並列に接続された余分の極キャパシタ（extra pole capacitor）４０９を含み得る。
【００２８】
[0037]電荷ポンプ３０４は、いくつかの方法でも実装され得る。例示的な一実施形態では、電荷ポンプ３０４は、充電電流（a charge current）をループフィルタ３０６にソースする（sourcing）ための手段を与える第１のスイッチ４０４と、放電電流（discharge current）をループフィルタ３０６からシンクする（sinking）ための手段を与える第２のスイッチ４０６とを用いて実装される。第１のスイッチ４０４は、ＰＭＯＳトランジスタであり得、第２のスイッチ４０６は、ＮＭＯＳトランジスタ４０６であり得る。ＰＭＯＳトランジスタは、電流源４０５を介して正電源電圧ＶDDに接続される。ＮＭＯＳトランジスタは、図４Ａに示されているような電流源４０７を介して、負電源電圧ＶSSに接続される。電流源４０５および４０７は、電荷ポンプ３０４に定電流源を与える。位相検出器３０２からのアップ信号は、インバータ４０２を通してＰＭＯＳトランジスタ４０４を制御し、位相検出器３０２からのダウン信号は、ＮＭＯＳトランジスタを制御する。アップ信号が位相検出器３０２によって高論理レベル状態に駆動されるとき、ループフィルタ３０６中のキャパシタＣ４１０はＰＭＯＳトランジスタ４０４を通して充電される。ダウン信号が位相検出器２０２によって高論理レベル状態に駆動されるとき、ループフィルタ３０６中のキャパシタＣ４１０はＮＭＯＳトランジスタ４０６を通して放電される。余分の極キャパシタ４０９は、ループフィルタ３０６をさらに調整するために、抵抗Ｒ４０８およびキャパシタＣ４１０と並列に追加される。
【００２９】
[0038]図４Ｂは、電荷ポンプ中の漏れ電流源を追加した、図４Ａの局部発振器のための位相ロックループの例示的な実施形態を示す機能ブロック図である。漏れ電流源は、ループフィルタ３０６に漏れ電流を与えるための手段を与える。この実施形態では、フラクショナルＮ位相ロックループ（fractional-N phase locked loop）における電荷ポンプ３０２の非線形性により場合によっては生じるであろう近傍オフセット周波数（close-in offset frequencies）におけるデルタシグマ変調器の雑音重畳（noise folding）を回避するために、漏れ電流源４１０が使用される。漏れ電流源４１２は、適切なバイアシング（appropriate biasing）をもつ１つまたは複数のトランジスタを用いて、または他の好適な手段によって実装され得る。漏れ電流源４１０は、ロック状態にある位相検出器３０２に入力される基準信号とフィードバック信号との間の一定の平均位相差を生じさせる。その結果、漏れ電流がどのように実装されるかに応じて、アップ信号またはダウン信号のうちの一方が他方よりも高いデューティサイクルを常に有する。いくつかの実施形態では、より広いパルスが位相差に等しい幅を維持する間、より狭いパルスが連続的「低」論理状態に駆動され得る。この手法では、電荷ポンプ３０２において電流源のスイッチングがなく、それにより、雑音を減少させる。
【００３０】
[0039]図５は、位相ロックループのための位相検出器の例示的な実施形態を示す機能ブロック図である。この実施形態では、位相検出器３０２は、２つの段、すなわち第１の段５０２と第２の段５０４とを含む。第１の段５０２は、基準信号とフィードバック信号との間の位相差に基づいて、アップ信号とダウン信号とを生成する。第２の段５０４は、アップ信号またはダウン信号のどの信号がより低いデューティサイクルを有するかに応じて、アップ信号またはダウン信号のいずれかを低論理状態（low logic state）に駆動する。
【００３１】
[0040]第１の段５０２は、第１のフリップフロップ５０６と、第２のフリップフロップ５０８と、リセットゲート５１０と、遅延５１１とを含む。この実施形態では、フリップフロップ５０６とフリップフロップ５０８の両方がＤフリップフロップであり、リセットゲート５１０がＡＮＤゲートであるが、代替実施形態では、他のフリップフロップ、ゲート、および／または構成要素が使用、追加、および／または省略され得る。フリップフロップ５０６とフリップフロップ５０８の両方への入力は、ＶDD（すなわち、高論理状態（high logic state））にプルアップされる。第１のフリップフロップ５０６をクロック制御する（clock）ために基準信号が使用され、第２のフリップフロップ５０８をクロック制御するためにフィードバックが使用される。その結果、基準信号が高論理状態に遷移するとき、第１のフリップフロップ５０６の出力Ｑ１が高論理状態に駆動され、フィードバック信号が高論理状態に遷移するとともに、第２のフリップフロップ５０８の出力Ｑ２が高論理状態に駆動される。リセットゲート５１０は、フリップフロップ５０６および５０８からの２つの出力のための「ＡＮＤ」機能を与えるために使用される。フリップフロップ５０６からの出力とフリップフロップ５０８からの出力の両方が、適切な遅延の後に高論理状態に入ると、フリップフロップ５０６とフリップフロップ５０８の両方をリセットするために、リセットゲート５１０からの出力が使用される。
【００３２】
[0041]第２の段５０４は、第１のゲート５１２と、第２のゲート５１４と、第１のインバータ５１６と、第２のインバータ５１８とを備える、ゲーティング回路（gating circuit）を含む。第１のゲート５１２は、アップ信号を生成するために使用され、第２のゲート５１４は、ダウン信号を生成するために使用される。一実施形態では、ゲート５１２とゲート５１４の両方がＡＮＤゲートであるが、代替実施形態では異なって実装され得る。たとえば、各ゲートは、代替的に、他の好適な手段によって、またはインバータによって続かれるＮＡＮＤゲートとして実装され得る。各ゲート５１２および５１４は、第２の入力が高論理状態にあるとき、第１の入力における信号を出力にパスするように機能する。したがって、各ゲート５１２および５１４への第２の入力は、イネーブル信号と見なされ得る。すなわち、イネーブル信号が高論理状態にあるとき、各ゲート５１２および５１４は第１の入力における信号を出力にパスする。イネーブル信号が低論理状態にあるとき、出力は第１の入力の状態にかかわらず低く強制される（forced low）。第１のインバータ５１６および第２のインバータ５１８は、イネーブル信号を生成するために使用される。詳細には、第１のインバータ５１６は、第１のゲート５１２へのイネーブル信号を生成するために使用され、第２のインバータ５１８は、第２のゲート５１４へのイネーブル信号を生成するために使用される。説明する実施形態では、第１のゲート５１２のためのイネーブル信号は、第２のフリップフロップ５０８の反転出力（inverted output）Ｑ２であり、第２のゲート５１４のためのイネーブル信号は、第１のフリップフロップ５０６の反転出力Ｑ１である。
【００３３】
[0042]動作中、第２のフリップフロップ５０８からの出力Ｑ２が低論理状態にあるとき、第１のフリップフロップ５０６からの出力Ｑ１がアップ信号として第１のゲート５１２を通してパスされる。第２のフリップフロップ５０８からの出力Ｑ２が高論理状態にあるとき、第１のゲート５１２から出力されたアップ信号が低論理状態に強制される。同様に、第１のフリップフロップ５０６からの出力Ｑ１が低論理状態にあるとき、第２のフリップフロップ５０８からの出力Ｑ２がダウン信号として第２のゲート５１４を通してパスされる。第１のフリップフロップ５０６からの出力Ｑ１が高論理状態にあるとき、第２のゲート５１４から出力されたダウン信号が低論理状態に強制される。
【００３４】
[0043]図６Ａおよび図６Ｂは、図５の位相ロックループの例示的な実施形態の動作を示すタイミング図である。図６Ａに、基準信号が周波数分割器からのフィードバック信号に先行するときの、位相検出器のタイミングを示す。図６Ｂに、基準信号がフィードバック信号に後続するときの、位相検出器のタイミングを示す。
【００３５】
[0044]図５および図６Ａを参照すると、第１のフリップフロップ５０６からの出力Ｑ１と第２のフリップフロップ５０８からの出力Ｑ２の両方が、ｔ0において低論理状態にある。その結果、第１のゲート５１２と第２のゲート５１４の両方は、それぞれ、インバータ５１６および５１８からの反転されたフリップフロップ出力Ｑ１およびＱ２によって有効にされる。第１のゲート５１２が有効にされると、低論理状態におけるアップ信号を生成するために、第１のフリップフロップ５０６からの低論理状態出力Ｑ１が第１のゲート５１２を通して出力にパスされる。第２のゲート５１４が有効にされると、低論理状態におけるダウン信号を生成するために、第２のフリップフロップ５０６からの低論理状態出力Ｑ２が第２のゲート５１４を通して出力にパスされる。
【００３６】
[0045]ｔ1において、基準信号が低論理状態から高論理状態に遷移し、それにより、第１のフリップフロップ５０６の出力Ｑ１を高論理状態に設定する。アップ信号を高論理状態に駆動するために、高論理状態が第１のゲート５１２を通して出力にパスされる。同時に、第２のインバータ５１８からの反転されたフリップフロップ出力Ｑ１が低論理状態に遷移し、それにより、第２のゲート５１４を無効にする。
【００３７】
[0046]ｔ2において、フィードバック信号が低論理状態から高論理状態に遷移し、それにより、第２のフリップフロップ５０８の出力Ｑ２を高論理状態に設定する。第２のゲート５１４が無効にされるので、第２のフリップフロップ５０８からの出力Ｑ２の高論理状態は第２のゲート５１４を通してパスされない。その結果、ダウン信号は、低論理状態にあるままである。第１のインバータ５１６からの反転されたフリップフロップ出力Ｑ２が低論理状態に遷移し、それにより、第１のゲート５１２を無効にし、アップ信号を低論理状態に強制する。出力Ｑ１と出力Ｑ２の両方が高論理状態にあると、リセットゲート５１０からの出力は、高論理状態に遷移し、ｔ3において適切な遅延の後にフリップフロップ５０６とフリップフロップ５０８の両方をリセットする。フリップフロップ５０６とフリップフロップ５０８の両方がリセットされると、インバータ５１６および５１８からの反転されたフリップフロップ出力Ｑ１およびＱ２が高論理状態に駆動され、それにより、次のサイクルの間、第１のゲート５１２と第２のゲート５１４の両方を有効にする。このプロセスは、フィードバック信号を基準信号に整列させることによって位相ロックループがロックを達成するまで続く。
【００３８】
[0047]図５および図６Ｂを参照すると、第１のフリップフロップ５０６からの出力Ｑ１と第２のフリップフロップ５０８からの出力Ｑ２の両方は、ｔ0において低論理状態にある。その結果、第１のゲート５１２と第２のゲート５１４の両方は、それぞれ、インバータ５１６および５１８からの反転されたラッチ出力（inverted latch outputs）Ｑ１およびＱ２によって有効にされる。第１のゲート５１２が有効にされると、低論理状態におけるアップ信号を生成するために、第１のフリップフロップ５０６からの低論理状態出力Ｑ１が第１のゲート５１２を通して出力にパスされる。第２のゲート５１４が有効にされると、低論理状態におけるダウン信号を生成するために、第２のフリップフロップ５０６からの低論理状態出力Ｑ２が第２のゲート５１４を通して出力にパスされる。
【００３９】
[0048]ｔ1において、フィードバック信号が低論理状態から高論理状態に遷移し、それにより、第２のフリップフロップ５０８の出力Ｑ２を高論理状態に設定する。ダウン信号を高論理状態に駆動するために、高論理状態が第２のゲート５１４を通して出力にパスされる。同時に、第１のインバータ５１６からの反転されたフリップフロップ出力Ｑ２が低論理状態に遷移し、それにより、第１のゲート５１２を無効にする。
【００４０】
[0049]ｔ2において、基準信号が低論理状態から高論理状態に遷移し、それにより、第１のフリップフロップ５０６の出力Ｑ１を高論理状態に設定する。第１のゲート５１２が無効にされるので、第１のフリップフロップ５０６からの出力Ｑ１の高論理状態は第１のゲート５１２を通してパスされない。その結果、アップ信号は、低論理状態にあるままである。第２のインバータ５１８からの反転されたフリップフロップ出力Ｑ１が低論理状態に遷移し、それにより、第２のゲート５１４を無効にし、ダウン信号を低論理状態に強制する。出力Ｑ１と出力Ｑ２の両方が高論理状態にあると、リセットゲート５１０からの出力は、高論理状態に遷移し、ｔ3において適切な遅延の後にフリップフロップ５０６とフリップフロップ５０８の両方をリセットする。フリップフロップ５０６とフリップフロップ５０８の両方がリセットされると、インバータ５１６および５１８からの反転されたフリップフロップ出力Ｑ１およびＱ２が高論理状態に駆動され、それにより、次のサイクルの間、第１のゲート５１２と第２のゲート５１４の両方を有効にする。このプロセスは、フィードバック信号を基準信号に整列させることによって位相ロックループがロックを達成するまで続く。
【００４１】
[0050]図７は、位相ロックループのための位相検出器の代替の例示的な実施形態を示す機能ブロック図である。この実施形態では、第２の段におけるインバータは、ＮＡＮＤゲートと交換される。詳細には、第１のインバータ５１６（図５参照）が第１のＮＡＮＤゲート７１６と交換され、第２のインバータ５１８（図５参照）が第２のＮＡＮＤゲート７１８と交換される。ＮＡＮＤゲート７１６および７１８は、モードビットが２つの異なる動作モード間で位相検出器３０２を切り替えることを可能にする。モードビットが高論理状態に設定されると、ＮＡＮＤゲート７１６および７１８はインバータとして機能し、位相検出器の動作が、図５、図６Ａおよび図６Ｂに関して上記で説明したのと同じである。モードビットが低論理状態に駆動されると、ＮＡＮＤゲート７１６とＮＡＮＤゲート７１８の両方からの出力は、それぞれ、第１のフリップフロップ５０６の出力Ｑ１および第２のフリップフロップ５０８の出力Ｑ２の状態にかかわらず、常に高論理状態にある。その結果、第１のゲート５１２および第２のゲート５１４が常に有効にされる。ゲート５１２とゲート５１４の両方が有効にすると、アップ信号が第１のフリップフロップ５０６からの出力Ｑ１に後続し（follow）、ダウン信号が第２のフリップフロップ５０８からの出力Ｑ２に後続する。このモードでは、アップ信号とダウン信号の両方が、各サイクル、パルス化される（pulsed each cycle）ことになる。
【００４２】
[0051]ここまで説明した位相検出器の例示的な実施形態では、より低いデューティサイクルをもつアップ信号またはダウン信号は、ゲートオフされる（gated off）（すなわち、低論理状態に強制される）。しかしながら、より低いデューティサイクルをもつ信号は、ゲーティング以外の手段によって低論理状態に強制され得る。たとえば、ダウン信号に対するアップ信号のデューティサイクルに応じてアップ信号と低論理状態との間で切り替えるために、マルチプレクサが使用され得る。同様に、アップ信号に対してダウン信号のデューティサイクルに応じてダウン信号と低論理状態との間で切り替えるために、マルチプレクサが使用され得る。代替的に、いくつかの例示的な実施形態では、より低いデューティサイクルをもつアップ信号またはダウン信号は、信号を高論理状態に駆動することによってオフにされ（turned off）得る。当業者は、特定の適用例とシステムに課される全体的な設計制約とに応じて、最も低いデューティサイクルをもつアップ信号またはダウン信号のターンオフ（turn off）を強制するように、様々な回路構成を容易に設計することができよう。
【００４３】
[0052]図８は、発振信号を生成する例示的な方法を示すフローチャートである。
【００４４】
[0053]方法は、ブロック８０２において、２つの入力信号間の位相差を検出することを含む。位相差は、位相差に応答して第１および第２の信号を出力することによって検出され得、ここで、第２の信号を出力するときに第１の信号が無効にされ、第１の信号を出力するときに第２の信号が無効にされる。例示的な一実施形態では、第２の信号を出力するときに第１の信号を無効にすることと、第１の信号を出力するときに第２の信号を無効にすることとを行うために、ゲーティング回路が使用され得る。２つの入力信号は、基準信号とフィードバック信号とを備え得る。フィードバック信号は、発振信号の関数である。例示的な一実施形態では、フィードバック信号は、発振信号の周波数をフラクショナルに分割することによって生成され得る。
【００４５】
[0054]方法は、ブロック８０４において、第１の信号および第２の信号に応答して、同調可能周波数を有する発振信号を生成することをさらに含む。発振信号の周波数を同調させるために、制御電圧が使用され得る。制御電圧を生成するために、電流源が使用され得る。電流源は、第１の信号に応答して充電電流をソースし、第２の信号に応答して放電電流をシンクし得る。制御電圧は、充電電流および放電電流を積分することによって生成され得る。制御電圧の生成において漏れ電流源も使用され得る。
【００４６】
[0055]上記で説明した動作方法におけるブロックの特定の順序または階層は、一例として与えられたにすぎない。設計選好に基づいて、動作方法におけるブロックの特定の順序または階層は、並べ替えられ、修正され、および／または変更され得る。添付の方法クレームは、動作方法に関係する様々な限定を含むが、具陳された限定は、特許請求の範囲において明記されていない限り、特定の順序または階層によっていかなる形でも限定されるものではない。
【００４７】
[0056]以上の説明は、いかなる当業者も本開示の全範囲を完全に理解することができるように与えたものである。本明細書で開示する様々な例示的な実施形態への変更は当業者には容易に明らかであろう。したがって、特許請求の範囲は、本明細書で説明した本開示の様々な態様に限定されるべきではなく、特許請求の範囲の言い回しに矛盾しない全範囲を与えられるものとする。当業者に知られている、または後に知られることになる、本開示全体にわたって説明した様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。さらに、本明細書で開示するいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「ための手段」という句を使用して明確に具陳されていない限り、または方法クレームの場合には、その要素が「ためのステップ」という句を使用して具陳されていない限り、米国特許法第１１２条（ｆ）の規定の下で解釈されるべきではない。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
発振信号を生成するための回路であって、
２つの入力信号間の位相差に応答して第１の信号および第２の信号を出力するように構成された位相検出器と、前記位相検出器が、前記第２の信号を出力するときに前記第１の信号を無効にすることと、前記第１の信号を出力するときに前記第２の信号を無効にすることとを行うようにさらに構成された、
前記第１の信号および前記第２の信号に応答して、同調可能周波数を有する発振信号を生成するように構成された電圧制御発振器（ＶＣＯ）と
を備える、回路。
［Ｃ２］
電荷ポンプとループフィルタとをさらに備え、ここにおいて、前記電荷ポンプが、前記第１の信号に応答して充電電流をソースすることと、前記第２の信号に応答して放電電流をシンクすることとによって前記ループフィルタに電流源を与えるように構成された、Ｃ１に記載の回路。
［Ｃ３］
前記ループフィルタが、前記ＶＣＯの前記周波数を同調させるための制御電圧を生成するために、前記充電電流および前記放電電流を積分するように構成された、Ｃ２に記載の回路。
［Ｃ４］
前記電荷ポンプが、前記ループフィルタに結合された漏れ電流源をさらに備える、Ｃ２に記載の回路。
［Ｃ５］
前記位相検出器が、前記第２の信号を出力するときに前記第１の信号を無効にすることと、第１の信号を出力するときに前記第２の信号を無効にすることとを行うように構成されたゲーティング回路を備える、Ｃ１に記載の回路。
［Ｃ６］
前記２つの入力信号が、基準信号とフィードバック信号とを備え、前記フィードバック信号が、前記発振信号から導出される、Ｃ１に記載の回路。
［Ｃ７］
前記発振信号から前記フィードバック信号を生成するように構成されたフラクショナルＮ分割器をさらに備える、Ｃ６に記載の回路。
［Ｃ８］
発振信号を生成するための回路であって、
２つの入力信号間の位相差を検出するための手段と、ここにおいて、位相差を検出するための前記手段が、２つの入力信号間の前記位相差に応答して第１の信号および第２の信号を出力するように構成され、ここにおいて、位相差を検出するための前記手段が、前記第２の信号を出力するときに前記第１の信号を無効にすることと、前記第１の信号を出力するときに前記第２の信号を無効にすることとを行うようにさらに構成された、
前記第１の信号および前記第２の信号に応答して、同調可能周波数を有する発振信号を生成するための手段と
を備える、回路。
［Ｃ９］
前記発振信号の前記周波数を同調させるための制御電圧を生成するための手段、前記第１の信号に応答して充電電流をソースするための手段および前記第２の信号に応答して放電電流をシンクするための手段を備える制御電圧を生成するための前記手段に電流源を与えるための手段、をさらに備える、Ｃ８に記載の回路。
［Ｃ１０］
制御電圧を生成するための前記手段が、前記発振信号の前記周波数を同調させるための前記制御電圧を生成するために、前記充電電流および前記放電電流を積分するように構成された、Ｃ９に記載の回路。
［Ｃ１１］
電流源を与えるための前記手段が、制御電圧を生成するための前記手段に漏れ電流を与えるための手段をさらに備える、Ｃ９に記載の回路。
［Ｃ１２］
位相差を検出するための前記手段が、前記第２の信号を出力するときに前記第１の信号を無効にすることと、第１の信号を出力するときに前記第２の信号を無効にすることとを行うように構成されたゲーティング回路を備える、Ｃ８に記載の回路。
［Ｃ１３］
前記２つの入力信号が、基準信号とフィードバック信号とを備え、前記フィードバック信号が、前記発振信号の関数である、Ｃ８に記載の回路。
［Ｃ１４］
前記発振信号の前記周波数をフラクショナルに分割することによって、前記フィードバック信号を生成するための手段をさらに備える、Ｃ１３に記載の回路。
［Ｃ１５］
発振信号を生成する方法であって、
２つの入力信号間の位相差を検出することと、前記検出することが、第２の信号を出力するときに第１の信号を無効にすることと、前記第１の信号を出力するときに前記第２の信号を無効にすることとによって、２つの入力信号間の前記位相差に応答して前記第１の信号および前記第２の信号を出力することを備える、
前記第１の信号および前記第２の信号に応答して、同調可能周波数を有する発振信号を生成することと
を備える、方法。
［Ｃ１６］
前記発振信号の前記周波数を同調させるための制御電圧を生成することと、前記第１の信号に応答して充電電流をソースすることと、前記第２の信号に応答して放電電流をシンクすることとによって、前記制御電圧を生成するための電流源を与えることとをさらに備える、Ｃ１５に記載の方法。
［Ｃ１７］
制御電圧を前記生成することが、前記充電電流および前記放電電流を積分することを備える、Ｃ１６に記載の方法。
［Ｃ１８］
制御電圧を前記生成することに漏れ電流を与えることをさらに備える、Ｃ１６に記載の方法。
［Ｃ１９］
位相差を前記検出することが、前記第２の信号を出力するときに前記第１の信号を無効にすることと、第１の信号を出力するときに前記第２の信号を無効にすることとを行うためにゲーティング回路を使用することを備える、Ｃ１５に記載の方法。
［Ｃ２０］
前記２つの入力信号が、基準信号とフィードバック信号とを備え、前記フィードバック信号が、前記発振信号の関数である、Ｃ１５に記載の方法。
［Ｃ２１］
前記発振信号の前記周波数をフラクショナルに分割することによって、前記フィードバック信号を生成することをさらに備える、Ｃ２０に記載の方法。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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