(57)【特許請求の範囲】
【請求項１】
差動入力信号を増幅して差動出力信号を出力する差動増幅回路と、
前記差動出力信号、及び、第１及び第２シングルエンド信号、の何れかが動作モードに応じて選択的に供給される第１及び第２出力端子と、
フィードバックラインと、
前記第１及び前記第２出力端子と、前記フィードバックラインと、の間のそれぞれの導通状態を制御する第１及び第２スイッチ部と、
前記第１及び前記第２スイッチ部のそれぞれに直列に設けられた第１及び第２抵抗素子と、
前記フィードバックラインにおける前記第１及び前記第２出力端子の中間電圧と、基準電圧と、の差分に応じて、前記差動増幅回路のコモンモード電圧を制御するコモンモードフィードバック回路と、
所定のクランプ電圧を前記フィードバックラインに供給するか否かを制御する第３スイッチ部と、
を備えた、半導体装置。
【請求項２】
前記第１スイッチ部は、
前記第１出力端子及び前記フィードバックライン間に設けられ、前記動作モードに応じて切り替わる電源電圧のレベルに応じた第１の電圧振幅又は当該第１の電圧振幅より大きな第２の電圧振幅を有する第１制御信号、によりオンオフが制御される第１スイッチトランジスタと、
前記第１出力端子及び前記第１スイッチトランジスタ間に設けられ、前記第１の電圧振幅を有する第２制御信号、によりオンオフが制御される第１電圧緩和トランジスタと、を有し、
前記第２スイッチ部は、
前記第２出力端子及び前記フィードバックライン間に設けられ、前記電源電圧のレベルに応じた前記第１の電圧振幅又は前記第２の電圧振幅を有する第３制御信号、によりオンオフが制御される第２スイッチトランジスタと、
前記第２出力端子及び前記第２スイッチトランジスタ間に設けられ、前記第１の電圧振幅を有する第４制御信号によりオンオフが制御される第２電圧緩和トランジスタと、を有する、
請求項１に記載の半導体装置。
【請求項３】
前記動作モードは第１モード及び第２モードを含み、
前記第１及び前記第３制御信号は、前記第１及び前記第２出力端子に前記差動出力信号が供給される前記第１モードの場合、当該差動出力信号の電圧振幅に対応する前記第１の電圧振幅を有し、前記第１及び前記第２出力端子に前記第１及び前記第２シングルエンド信号が供給される前記第２モードの場合、当該第１及び当該第２シングルエンド信号の電圧振幅に対応する前記第２の電圧振幅を有する、
請求項２に記載の半導体装置。
【請求項４】
前記第１及び前記第２スイッチトランジスタ、前記第１及び前記第２電圧緩和トランジスタの各々は、前記第２モードの場合に供給される前記電源電圧より低い耐圧のトランジスタにより構成されている、
請求項３に記載の半導体装置。
【請求項５】
前記第３スイッチ部は、
ソースに前記クランプ電圧が供給され、ゲートに前記第１の電圧振幅を有する第５制御信号が供給され、ドレインが前記フィードバックラインに接続された、ＰチャネルＭＯＳトランジスタを有する、
請求項２に記載の半導体装置。
【請求項６】
前記第３スイッチ部は、
ドレインに前記クランプ電圧が供給され、ゲートに前記第１の電圧振幅を有する第５制御信号が供給され、ソースが前記フィードバックラインに接続された、ＮチャネルＭＯＳトランジスタを有する、
請求項２に記載の半導体装置。
【請求項７】
前記第３スイッチ部は、
ドレインに前記クランプ電圧が供給され、ゲートに前記第１の電圧振幅を有する第５制御信号が供給され、ソースが前記フィードバックラインに接続された、デプレション型のＮチャネルＭＯＳトランジスタを有する、
請求項２に記載の半導体装置。
【請求項８】
前記第３スイッチ部は、
ドレインに前記クランプ電圧が供給され、ゲートに前記第２の電圧振幅を有する第５制御信号が供給され、ソース及びバックゲートが前記フィードバックラインに接続された、ＮチャネルＭＯＳトランジスタを有する、
請求項２に記載の半導体装置。
【請求項９】
前記第１抵抗素子は、
前記第１出力端子及び前記第１スイッチ部との間に設けられ、前記第２制御信号によりオンオフが制御される第３電圧緩和トランジスタを有し、
前記第２抵抗素子は、
前記第２出力端子及び前記第２スイッチ部との間に設けられ、前記第４制御信号によりオンオフが制御される第４電圧緩和トランジスタを有する、
請求項２に記載の半導体装置。
【請求項１０】
前記動作モードは第１モード及び第２モードを含み、
前記第１及び前記第２出力端子に前記差動出力信号が供給される前記第１モードの場合に、前記第１及び前記第２スイッチ部がそれぞれオン、かつ、前記第３スイッチ部がオフに制御され、
前記第１及び前記第２出力端子に前記第１及び前記第２シングルエンド信号が供給される前記第２モードの場合に、前記第１及び前記第２スイッチ部がそれぞれオフ、かつ、前記第３スイッチ部がオンに制御される、
請求項１に記載の半導体装置。
【請求項１１】
前記動作モードは第１モード及び第２モードを含み、
前記第１モードの場合に、前記第１及び前記第２出力端子に前記差動出力信号が供給され、前記第１及び前記第２スイッチ部がそれぞれオン、かつ、前記第３スイッチ部がオフに制御され、
前記第２モードの場合に、前記第１及び前記第２出力端子に前記第１及び前記第２シングルエンド信号が供給され、前記第１及び前記第２スイッチ部がそれぞれオフ、かつ、前記第３スイッチ部がオンに制御される、
請求項１に記載の半導体装置。
【請求項１２】
前記第１及び前記第２シングルエンド信号のそれぞれの電圧範囲は、前記差動出力信号の一方及び他方のそれぞれの電圧範囲よりも広い、
請求項１に記載の半導体装置。
【請求項１３】
請求項１に記載の半導体装置と、
前記半導体装置の出力信号によって駆動される液晶表示装置と、
を備えた、半導体システム。
【請求項１４】
第１モード及び第２モードを含む動作モードを有し、
前記第１モードの場合には、
第１及び第２スイッチ部を何れもオンすることにより、第１及び第２出力端子とフィードバックラインとの間をそれぞれ第１及び第２抵抗素子を介して接続し、
前記フィードバックライン上の電圧と、基準電圧と、の差分に応じて差動増幅回路のコモンモード電圧を制御し、
差動入力信号に応じて前記差動増幅回路から出力された差動出力信号の一方及び他方をそれぞれ前記第１及び前記第２出力端子を介して外部に出力し、
前記第２モードの場合には、
前記第１及び前記第２スイッチ部を何れもオフすることにより、前記第１及び前記第２出力端子と前記フィードバックラインとの間のそれぞれの接続を切り離し、
前記フィードバックラインに対して所定のクランプ電圧を供給し、
第１及び第２シングルエンド信号をそれぞれ前記第１及び前記第２出力端子を介して外部に出力する、
半導体装置の制御方法。
【請求項１５】
前記第１スイッチ部は、
前記第１出力端子及び前記フィードバックライン間に設けられ、前記動作モードに応じて切り替わる電源電圧のレベルに応じた第１の電圧振幅又は当該第１の電圧振幅より大きな第２の電圧振幅を有する第１制御信号、によりオンオフが制御される第１スイッチトランジスタと、
前記第１出力端子及び前記第１スイッチトランジスタ間に設けられ、前記第１の電圧振幅を有する第２制御信号、によりオンオフが制御される第１電圧緩和トランジスタと、を有し、
前記第２スイッチ部は、
前記第２出力端子及び前記フィードバックライン間に設けられ、前記電源電圧のレベルに応じた前記第１の電圧振幅又は前記第２の電圧振幅を有する第３制御信号、によりオンオフが制御される第２スイッチトランジスタと、
前記第２出力端子及び前記第２スイッチトランジスタ間に設けられ、前記第１の電圧振幅を有する第４制御信号によりオンオフが制御される第２電圧緩和トランジスタと、を有する、
請求項１４に記載の半導体装置の制御方法。
【請求項１６】
前記第１及び前記第２シングルエンド信号のそれぞれの電圧範囲は、前記差動出力信号の一方及び他方のそれぞれの電圧範囲よりも広い、
請求項１４に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体システム及び半導体装置の制御方法に関し、例えば回路規模の増大を抑制するのに適した半導体装置、半導体システム及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
例えば、特許文献１には、小振幅差動信号方式（ＬＶＤＳ；Low Voltage Differential Signaling）のデータ信号を生成する構成が開示されている。小振幅差動信号方式のデータ信号は、例えば、マイコンから液晶表示装置へのデータ転送に用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４８５８９５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年では、仕様によっては、小振幅差動方式のデータ信号から、当該小振幅差動方式のデータ信号の振幅範囲よりも広い振幅範囲を有するシングルエンド信号方式のデータ信号に切り替えて、データ転送を行うことが要求される場合がある。
【０００５】
しかしながら、小振幅差動方式のデータ信号を出力する外部出力端子と、シングルエンド信号方式のデータ信号を出力する外部出力端子と、をそれぞれ設けた場合、外部出力端子の個数が増加してしまい、回路規模が増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、差動入力信号を増幅して差動出力信号を出力する差動増幅回路と、前記差動出力信号、及び、第１及び第２シングルエンド信号、の何れかが動作モードに応じて選択的に供給される第１及び第２出力端子と、フィードバックラインと、前記第１及び前記第２出力端子と、前記フィードバックラインと、の間のそれぞれの導通状態を制御する第１及び第２スイッチ部と、前記第１及び前記第２スイッチ部のそれぞれに直列に設けられた第１及び第２抵抗素子と、前記フィードバックラインにおける前記第１及び前記第２出力端子の中間電圧と、基準電圧と、の差分に応じて、前記差動増幅回路のコモンモード電圧を制御するコモンモードフィードバック回路と、所定のクランプ電圧を前記フィードバックラインに供給するか否かを制御する第３スイッチ部と、を備える。
【０００７】
また、他の実施の形態によれば、半導体装置の制御方法は、第１モードの場合には、第１及び第２スイッチ部を何れもオンすることにより、第１及び第２出力端子とフィードバックラインとの間をそれぞれ第１及び第２抵抗素子を介して接続し、前記フィードバックライン上の電圧と、基準電圧と、の差分に応じて差動増幅回路のコモンモード電圧を制御し、差動入力信号に応じて前記差動増幅回路から出力された差動出力信号の一方及び他方をそれぞれ前記第１及び前記第２出力端子を介して外部に出力し、第２モードの場合には、前記第１及び前記第２スイッチ部を何れもオフすることにより、前記第１及び前記第２出力端子と前記フィードバックラインとの間のそれぞれの接続を切り離し、前記フィードバックラインに対して所定のクランプ電圧を供給し、第１及び第２シングルエンド信号をそれぞれ前記第１及び前記第２出力端子を介して外部に出力する。
【発明の効果】
【０００８】
前記一実施の形態によれば、差動信号及びシングルエンド信号の何れかを選択的に共通の出力端子から出力可能にすることにより、回路規模の増大を抑制することが可能な半導体装置、半導体システム及び半導体装置の制御方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置の構成例を示すブロック図である。
【図２】図１に示す半導体装置が搭載された半導体システムを示すブロック図である。
【図３】図１に示す半導体装置に設けられたコモンフィードバック回路及び差動増幅回路の具体的構成例を示す回路図である。
【図４】図１に示す半導体装置に設けられたスイッチ部ＳＷ１〜ＳＷ３の具体的構成例を示す回路図である。
【図５】図４に示すスイッチ部ＳＷ１〜ＳＷ３のＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。
【図６】図４に示すスイッチ部ＳＷ１〜ＳＷ３のＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。
【図７】図１に示す半導体装置の変形例を示すブロック図である。
【図８】図７に示す半導体装置に設けられたコモンフィードバック回路及び差動増幅回路の具体的構成例を示す回路図である。
【図９】図１に示す半導体装置に設けられたスイッチ部ＳＷ３の第１変形例を示す図である。
【図１０】図９に示すスイッチ部ＳＷ１〜ＳＷ３のＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。
【図１１】図９に示すスイッチ部ＳＷ１〜ＳＷ３のＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。
【図１２】図１に示す半導体装置に設けられたスイッチ部ＳＷ３の第２変形例を示す図である。
【図１３】図１２に示すスイッチ部ＳＷ１〜ＳＷ３のＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。
【図１４】図１２に示すスイッチ部ＳＷ１〜ＳＷ３のＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。
【図１５】図１に示す半導体装置に設けられたスイッチ部ＳＷ３の第３変形例を示す図である。
【図１６】図１５に示すスイッチ部ＳＷ１〜ＳＷ３のＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。
【図１７】図１５に示すスイッチ部ＳＷ１〜ＳＷ３のＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。
【図１８】図１５に示すスイッチ部ＳＷ１〜ＳＷ３のＣＭＯＳ動作モード起動時における電圧印加状態を説明するための図である。
【図１９】実施の形態２にかかる半導体装置の一部の具体的構成例を示す回路図である。
【図２０】図１９に示すスイッチ部ＳＷ１〜ＳＷ３のＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。
【図２１】図１９に示すスイッチ部ＳＷ１〜ＳＷ３のＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。
【図２２】比較例に係る半導体装置に設けられたスイッチ部ＳＷ５１，ＳＷ５２のＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１３】
＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置の構成例を示すブロック図である。本実施の形態にかかる半導体装置は、例えば液晶表示装置に対して、小振幅差動信号方式のデータ信号、又は、シングルエンド信号方式のデータ信号を、共用される外部出力端子から選択的に出力する。それにより、本実施の形態にかかる半導体装置は、外部出力端子の個数を削減することができるため、回路規模の増大を抑制することができる。以下、具体的に説明する。
【００１４】
図１に示すように、半導体装置１は、例えば半導体チップ上に形成され、コモンモードフィードバック回路（以下、ＣＭＦＢ回路と称す）１１と、差動増幅回路１２と、モード制御部１３と、スイッチ部ＳＷ１〜ＳＷ３と、スイッチ部ＳＷ１１〜ＳＷ１４と、抵抗素子Ｒ１，Ｒ２と、ＣＭＯＳドライバＤＲ１，ＤＲ２と、外部出力端子ＰＤ１，ＰＤ２と、を備える。
【００１５】
差動増幅回路１２は、ＬＶＤＳ動作モード（第１モード、小振幅差動信号出力モード）において、差動入力信号Ｖｉｎ１，Ｖｉｎ２を増幅して差動出力信号Ｖｏ１，Ｖｏ２を出力する。差動出力信号Ｖｏ１，Ｖｏ２は、それぞれ外部出力端子ＰＤ１，ＰＤ２に供給され、差動出力信号Ｖｏｕｔ１，Ｖｏｕｔ２として外部に出力される。なお、差動増幅回路１２は、ＬＶＤＳ動作モードにおいて、電源電圧として第１の電源電圧ＶＤＤ１が供給されるとともに、接地電圧ＧＮＤが供給されることにより動作する。
【００１６】
ＣＭＦＢ回路１１は、ＬＶＤＳ動作モードにおいて、外部出力端子ＰＤ１，ＰＤ２間の中間電圧（即ち、差動出力信号Ｖｏ１，Ｖｏ２のコモンモード電圧）Ｖｃｍと、コモンモード電圧の目標電圧である基準電圧Ｖｒｅｆと、の差分に応じて、コモンモード電圧Ｖｃｍを基準電圧Ｖｒｅｆに一致させるように制御する。なお、ＣＭＦＢ回路１１は、ＬＶＤＳ動作モードにおいて、電源電圧として第１の電源電圧ＶＤＤ１が供給されるとともに、接地電圧ＧＮＤが供給されることにより動作する。
【００１７】
ＣＭＯＳドライバＤＲ１は、ＣＭＯＳ動作モード（第２モード、シングルエンド信号出力モード）において、シングルエンド信号Ｖｉｎ３を駆動してシングルエンド信号Ｖｏ３として出力する。ＣＭＯＳドライバＤＲ２は、シングルエンド信号出力モードにおいて、シングルエンド信号Ｖｉｎ４を駆動してシングルエンド信号Ｖｏ４として出力する。なお、各ＣＭＯＳドライバＤＲ１，ＤＲ２は、ＣＭＯＳ動作モードにおいて、電源電圧として第１の電源電圧ＶＤＤ１よりも高い電圧レベルを示す第２の電源電圧ＶＤＤ２が供給されるとともに、接地電圧ＧＮＤが供給されることにより動作する。
【００１８】
スイッチ部ＳＷ１は、外部出力端子ＰＤ１と、ノードＮｃｍ（フィードバックライン）と、の間に設けられ、動作モードに応じてオンオフが制御される。抵抗素子Ｒ１は、高抵抗の抵抗素子であって、外部出力端子ＰＤ１及びノードＮｃｍ間においてスイッチ部ＳＷ１に直列に設けられる。
【００１９】
スイッチ部ＳＷ２は、外部出力端子ＰＤ２と、ノードＮｃｍと、の間に設けられ、動作モードに応じてオンオフが制御される。抵抗素子Ｒ２は、高抵抗の抵抗素子であって、外部出力端子ＰＤ２及びノードＮｃｍ間においてスイッチ部ＳＷ２に直列に設けられる。
【００２０】
スイッチ部ＳＷ３は、動作モードに応じてオンオフを切り替えることにより、第１の電源電圧ＶＤＤ１に応じたクランプ電圧を、ノードＮｃｍに供給するか否かを制御する。
【００２１】
スイッチ部ＳＷ１１は、差動増幅回路１２の一方の出力端子と、外部出力端子ＰＤ１と、の間に設けられ、動作モードに応じてオンオフが制御される。スイッチ部ＳＷ１２は、差動増幅回路１２の他方の出力端子と、外部出力端子ＰＤ２と、の間に設けられ、動作モードに応じてオンオフが制御される。スイッチ部ＳＷ１３は、ノードＮｃｍのフィードバックライン上に設けられ、動作モードに応じてオンオフが制御される。
【００２２】
スイッチ部ＳＷ１４は、動作モードに応じた電圧レベルの電源電圧（ＶＤＤ１又はＶＤＤ２）が供給される電源電圧端子ＶＤＤと、ＣＭＦＢ回路１１及び差動増幅回路１２の高電位側電圧端子ＶＨと、の間に設けられ、動作モードに応じてオンオフが制御される。
【００２３】
モード制御部１３は、動作モードに応じた電圧レベルの制御信号ＭＤ１を生成し、スイッチ部ＳＷ１〜ＳＷ３，ＳＷ１１〜ＳＷ１４に対して出力することにより、スイッチ部ＳＷ１〜ＳＷ３，ＳＷ１１〜ＳＷ１４のそれぞれのオンオフを切り替える。
【００２４】
なお、動作モードは、例えば仕様に応じて外部から設定されたり、半導体装置１を搭載したマイコンにより設定されたりする。また、本実施の形態では、モード制御部１３が半導体装置１の内部に設けられた場合を例に説明しているが、これに限られず、半導体装置１の外部に設けられていてもよい。
【００２５】
例えば、動作モードがＬＶＤＳ動作モードの場合、スイッチ部ＳＷ１，ＳＷ２がオン、スイッチ部ＳＷ３がオフに制御される。それにより、外部出力端子ＰＤ１，ＰＤ２とノードＮｃｍとがそれぞれ抵抗素子Ｒ１，Ｒ２を介して接続される。それにより、ノードＮｃｍの電位は、外部出力端子ＰＤ１，ＰＤ２のそれぞれの電位を抵抗素子Ｒ１，Ｒ２により抵抗分割した値を示す。換言すると、ノードＮｃｍは、外部出力端子ＰＤ１，ＰＤ２間の中間電圧Ｖｃｍを示す。なお、このとき、ノードＮｃｍにクランプ電圧は供給されない。
【００２６】
また、動作モードがＬＶＤＳ動作モードの場合、スイッチ部ＳＷ１１〜ＳＷ１４が何れもオンする。それにより、ＣＭＦＢ回路１１及び差動増幅回路１２は、電源電圧ＶＤＤ１が供給され動作する。このとき、差動増幅回路１２から出力される差動出力信号Ｖｏ１，Ｖｏ２は、それぞれ外部出力端子ＰＤ１，ＰＤ２に供給される。ノードＮｃｍにおいて生成された外部出力端子ＰＤ１，ＰＤ２間の中間電圧Ｖｃｍは、ＣＭＦＢ回路１１にフィードバックされる。
【００２７】
それに対し、動作モードがＣＭＯＳ動作モードの場合、スイッチ部ＳＷ１，ＳＷ２がオフ、スイッチ部ＳＷ３がオンに制御される。それにより、外部出力端子ＰＤ１，ＰＤ２とノードＮｃｍとの間のそれぞれの接続が切り離される。そのため、外部出力端子ＰＤ１，ＰＤ２は独立して使用可能となる。したがって、外部出力端子ＰＤ１，ＰＤ２には、それぞれＣＭＯＳドライバＤＲ１，ＤＲ２から出力されたシングルエンド信号Ｖｏ３，Ｖｏ４が供給される。また、ノードＮｃｍには、フローティング状態を回避するため、クランプ電圧が供給される。
【００２８】
また、動作モードがＣＭＯＳ動作モードの場合、スイッチ部ＳＷ１１〜ＳＷ１４が何れもオフする。それにより、ＣＭＦＢ回路１１及び差動増幅回路１２への電源電圧ＶＤＤ１の供給は遮断される。また、差動増幅回路１２と外部出力端子ＰＤ１，ＰＤ２との間の接続が切り離されるとともに、ＣＭＦＢ回路１１とノードＮｃｍとの間の接続が切り離される。そのため、ＣＭＦＢ回路１１及び差動増幅回路１２は、ＣＭＯＳ動作モードにおいて、完全に動作を停止させる。
【００２９】
このような構成により、半導体装置１は、小振幅差動信号方式（ＬＶＤＳ）のデータ信号、又は、シングルエンド信号方式のデータ信号を、共用される外部出力端子ＰＤ１，ＰＤ２から選択的に出力する。それにより、半導体装置１は、外部出力端子の個数を削減することができるため、回路規模の増大を抑制することができる。
【００３０】
（半導体装置１の適用例）
図２は、半導体装置１が搭載された半導体システムＳＹＳ１の構成例を示す図である。
図２に示すように、半導体システムＳＹＳ１は、マイコンＭＣ１と、液晶表示装置ＬＣＤ１と、を少なくとも備える。図２の例では、半導体装置１は、マイコンＭＣ１に搭載され、液晶表示装置ＬＣＤ１に対して、小振幅差動信号方式（ＬＶＤＳ）のデータ信号、又は、シングルエンド信号方式のデータ信号を、仕様等に応じて選択的に外部出力端子ＰＤ１，ＰＤ２から出力する。液晶表示装置ＬＣＤ１は、受信したデータ信号に応じた画像等を表示画面に表示する。
【００３１】
（差動増幅回路１２及びＣＭＦＢ回路１１の具体的構成例）
図３は、ＣＭＦＢ回路１１及び差動増幅回路１２の具体的構成例を示す回路図である。
図３に示すように、ＣＭＦＢ回路１１は、トランジスタＴｒ１〜Ｔｒ８を有し、差動増幅回路１２は、トランジスタＴｒ９〜Ｔｒ１４を有する。
【００３２】
なお、各トランジスタＴｒ１〜Ｔｒ１４は、小振幅差動信号出力モードにおいて高速動作を実現するために、例えば、ＣＭＯＳ動作モード時に電源電圧として供給される第２の電源電圧ＶＤＤ２よりも低い耐圧を有するＭＯＳトランジスタ（低耐圧トランジスタ）により構成されている。
【００３３】
本実施の形態では、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ７，Ｔｒ８，Ｔｒ９，Ｔｒ１０，Ｔｒ１３がＰチャネルＭＯＳトランジスタであって、各トランジスタＴｒ３〜Ｔｒ６，Ｔｒ１１，Ｔｒ１２，Ｔｒ１４がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００３４】
（（差動増幅回路１２の具体的構成例））
図３に示す差動増幅回路１２において、トランジスタＴｒ９，Ｔｒ１１は第１のインバータを構成し、トランジスタＴｒ１０，Ｔｒ１２は第２のインバータを構成する。また、トランジスタＴｒ１３は、電源電圧ＶＤＤ１から第１及び第２のインバータに流れる電流を制御する電流源の役割を果たす。トランジスタＴｒ１４は、第１及び第２のインバータから接地電圧端子ＧＮＤに流れる電流を制御する電流源の役割を果たす。
【００３５】
トランジスタＴｒ１３は、差動増幅回路１２の高電位側電圧端子ＶＨと、第１及び第２のインバータの高電位側電圧端子（トランジスタＴｒ９，Ｔｒ１０のそれぞれのソース）と、の間に設けられ、ゲートにＣＭＦＢ回路１１の出力電圧が印加される。トランジスタＴｒ１４は、接地電圧端子ＧＮＤと、第１及び第２のインバータの低電位側電圧端子（トランジスタＴｒ１１，Ｔｒ１２のそれぞれのソース）と、の間に設けられ、ゲートにＣＭＦＢ回路１１の出力電圧が印加される。そのため、トランジスタＴｒ１３，Ｔｒ１４のそれぞれに流れる電流は、ＣＭＦＢ回路１１の出力電圧によって制御される。ＣＭＦＢ回路１１の出力電圧の詳細については後述する。
【００３６】
トランジスタＴｒ９，Ｔｒ１１により構成される第１のインバータでは、差動入力信号の一方である入力信号Ｖｉｎ１が入力され、差動出力信号の一方である出力信号Ｖｏ１が出力される。トランジスタＴｒ１０，Ｔｒ１２により構成される第２のインバータでは、差動入力信号の他方である入力信号Ｖｉｎ２が入力され、差動出力信号の他方である出力信号Ｖｏ２が出力される。
【００３７】
このような構成により、差動増幅回路１２は、差動入力信号Ｖｉｎ１，Ｖｉｎ２を増幅して差動出力信号Ｖｏ１，Ｖｏ２を出力する。
【００３８】
（（ＣＭＦＢ回路１１の具体的構成例））
図３に示すＣＭＦＢ回路１１において、トランジスタＴｒ１〜Ｔｒ４は、差動増幅回路１１１を構成している。ここで、トランジスタＴｒ１，Ｔｒ２は、差動増幅回路１１１の入力段を構成し、トランジスタＴｒ３，Ｔｒ４は、差動増幅回路１１１の能動負荷を構成している。
【００３９】
トランジスタＴｒ１は、ＣＭＦＢ回路１１の高電位側電圧端子ＶＨと、差動増幅回路１１１の出力ノードＮ１と、の間に設けられ、ゲートに外部出力端子ＰＤ１，ＰＤ２間の中間電圧Ｖｃｍ（ノードＮｃｍの電圧）が供給される。トランジスタＴｒ２は、ＣＭＦＢ回路１１の高電位側電圧端子ＶＨと、差動増幅回路１１１の出力ノードＮ２と、の間に設けられ、ゲートにコモンモード電圧の目標電圧である基準電圧Ｖｒｅｆが供給される。
【００４０】
トランジスタＴｒ３は、接地電圧端子ＧＮＤと出力ノードＮ１との間に設けられる。ここで、トランジスタＴｒ３のゲートは、出力ノードＮ１、及び、トランジスタＴｒ５のゲートに接続される。そのため、トランジスタＴｒ５には、トランジスタＴｒ３に流れる電流に比例する電流が流れる。つまり、トランジスタＴｒ３，Ｔｒ５は、カレントミラー回路を構成している。
【００４１】
トランジスタＴｒ４は、接地電圧端子ＧＮＤと出力ノードＮ２との間に設けられる。ここで、トランジスタＴｒ４のゲートは、出力ノードＮ２、トランジスタＴｒ６のゲート、及び、差動増幅回路１２内のトランジスタＴｒ１４のゲートに接続される。そのため、トランジスタＴｒ６，Ｔｒ１４には、それぞれトランジスタＴｒ４に流れる電流に比例する電流が流れる。つまり、トランジスタＴｒ４，Ｔｒ６と、トランジスタＴｒ４，Ｔｒ１４とは、何れもカレントミラー回路を構成している。
【００４２】
トランジスタＴｒ７は、高電位側電圧端子ＶＨと接地電圧端子ＧＮＤとの間においてトランジスタＴｒ５に直列に設けられる。トランジスタＴｒ８は、高電位側電圧端子ＶＨと接地電圧端子ＧＮＤとの間においてトランジスタＴｒ６に直列に設けられる。トランジスタＴｒ８，Ｔｒ６間のノードには、中間電圧Ｖｃｍが供給される。
【００４３】
トランジスタＴｒ７のゲートは、トランジスタＴｒ７のドレイン、トランジスタＴｒ８のゲート、及び、差動増幅回路１２内のトランジスタＴｒ１３のゲートに接続される。そのため、トランジスタＴｒ８，Ｔｒ１３には、それぞれトランジスタＴｒ７に流れる電流に比例する電流が流れる。つまり、トランジスタＴｒ７，Ｔｒ８と、トランジスタＴｒ７，Ｔｒ１３とは、何れもカレントミラー回路を構成している。
【００４４】
ここで、ＣＭＦＢ回路１１は、基準電圧Ｖｒｅｆと中間電圧Ｖｃｍとの差分に応じて生成される出力電圧を、差動増幅回路１２内のトランジスタＴｒ１３，Ｔｒ１４のそれぞれのゲートに印加することにより、当該差動増幅回路１２の動作電流を調整している。それにより、差動増幅回路１２から出力される差動出力信号Ｖｏ１，Ｖｏ２の中心電圧（即ち、コモンモード電圧）を安定させることができる。
【００４５】
（スイッチ部ＳＷ１〜ＳＷ３の具体的構成例）
図４は、スイッチ部ＳＷ１〜ＳＷ３の具体的構成例を示す回路図である。
図４に示すように、スイッチ部ＳＷ１は、トランジスタ（第１スイッチトランジスタ）ＭＰ１１，ＭＮ１１と、トランジスタ（第１電圧緩和トランジスタ）ＭＰ１２，ＭＮ１２と、を有する。スイッチ部ＳＷ２は、トランジスタ（第２スイッチトランジスタ）ＭＰ２１，ＭＮ２１と、トランジスタ（第２電圧緩和トランジスタ）ＭＰ２２，ＭＮ２２と、を有する。スイッチ部ＳＷ３は、トランジスタＭＰ３を有する。
【００４６】
なお、スイッチ部ＳＷ１〜ＳＷ３に設けられた各トランジスタは、ＬＶＤＳ動作モードにおいて高速動作を実現するために、ＣＭＯＳ動作モード時に電源電圧として供給される第２の電源電圧ＶＤＤ２よりも低い耐圧を有するＭＯＳトランジスタ（低耐圧トランジスタ）により構成されている。
【００４７】
本実施の形態では、各トランジスタＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２，ＭＰ３がＰチャネルＭＯＳトランジスタであって、各トランジスタＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ２２がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００４８】
スイッチ部ＳＷ１において、トランジスタＭＮ１１，ＭＰ１１は、外部出力端子ＰＤ１とノードＮｃｍとの間に抵抗素子Ｒ１を介して並列に設けられ、それぞれ制御信号ＭＤ１の一部である制御信号Ｓ１，Ｓ１Ｂによりオンオフが制御される。なお、制御信号Ｓ１，Ｓ１Ｂは、何れも、電源電圧端子ＶＤＤに供給される電源電圧（ＶＤＤ１又はＶＤＤ２）と接地電圧ＧＮＤとの間の範囲の電圧レベルを示す。例えば、ＬＶＤＳ動作モードの場合、電源電圧端子ＶＤＤには第１の電源電圧ＶＤＤ１が供給されるため、制御信号Ｓ１，Ｓ１Ｂは、第１の電源電圧ＶＤＤ１と接地電圧ＧＮＤとの間の範囲（電圧振幅）の電圧レベルを示す。他方、ＣＭＯＳ動作モードの場合、電源電圧端子ＶＤＤには第２の電源電圧ＶＤＤ２が供給されるため、制御信号Ｓ１，Ｓ１Ｂは、第２の電源電圧ＶＤＤ２と接地電圧ＧＮＤとの間の範囲（電圧振幅）の電圧レベルを示す。また、制御信号Ｓ１Ｂは、制御信号Ｓ１の反転信号である。
【００４９】
また、スイッチ部ＳＷ１において、トランジスタＭＮ１２は、外部出力端子ＰＤ１とトランジスタＭＮ１１との間に設けられ、制御信号ＭＤ１の一部である制御信号Ｓ２１によりオンオフが制御される。トランジスタＭＰ１２は、外部出力端子ＰＤ１とトランジスタＭＰ１１との間に設けられ、制御信号ＭＤ１の一部である制御信号Ｓ２２によりオンオフが制御される。なお、制御信号Ｓ２１，Ｓ２２は、何れも動作モードに関わらず第１の電源電圧ＶＤＤ１及び接地電圧ＧＮＤ間の範囲の電圧レベルを示す。
【００５０】
スイッチ部ＳＷ２において、トランジスタＭＮ２１，ＭＰ２１は、外部出力端子ＰＤ２とノードＮｃｍとの間に抵抗素子Ｒ２を介して並列に設けられ、それぞれ制御信号ＭＤ１の一部である制御信号Ｓ１，Ｓ１Ｂによりオンオフが制御される。
【００５１】
また、スイッチ部ＳＷ２において、トランジスタＭＮ２２は、外部出力端子ＰＤ２とトランジスタＭＮ２１との間に設けられ、制御信号ＭＤ１の一部である制御信号Ｓ２１によりオンオフが制御される。トランジスタＭＰ２２は、外部出力端子ＰＤ２とトランジスタＭＰ２１との間に設けられ、制御信号ＭＤ１の一部である制御信号Ｓ２２によりオンオフが制御される。
【００５２】
スイッチ部ＳＷ３において、トランジスタＭＰ３では、ソースに第１の電源電圧ＶＤＤ１が供給され、ゲートに制御信号ＭＤ１の一部である制御信号Ｓ２３が供給され、ドレインがノードＮｃｍに接続される。なお、制御信号Ｓ２３は、第１の電源電圧ＶＤＤ１及び接地電圧ＧＮＤ間の範囲の電圧レベルを示す。
【００５３】
（スイッチ部ＳＷ１〜ＳＷ３の電圧印加状態）
続いて、スイッチ部ＳＷ１〜ＳＷ３の各動作モードにおける電圧印加状態について説明する。図５は、ＬＶＤＳ動作モードにおけるスイッチ部ＳＷ１〜ＳＷ３の電圧印加状態を説明するための図である。図６は、ＣＭＯＳ動作モードにおけるスイッチ部ＳＷ１〜ＳＷ３の電圧印加状態を説明するための図である。
【００５４】
なお、本実施の形態では、電源電圧端子ＶＤＤに供給される電源電圧（ＶＤＤ１又はＶＤＤ２）が動作モードに応じて切り替わっている。具体的には、ＬＶＤＳ動作モードの場合、電源電圧端子ＶＤＤには第１の電源電圧ＶＤＤ１（本例では１．８Ｖ）が供給され、ＣＭＯＳ動作モードの場合、電源電圧端子ＶＤＤには第２の電源電圧ＶＤＤ２（本例では３．３Ｖ）が供給されている。それに対し、スイッチ部ＳＷ３に設けられたトランジスタＭＰ３のソースに接続された電源電圧端子ＬＶＤＤには、動作モードに関わらず常に第１の電源電圧ＶＤＤ１（本例では１．８Ｖ）が供給されている。
【００５５】
まず、図５に示すように、ＬＶＤＳ動作モードでは、差動増幅回路１２が差動入力信号Ｖｉｎ１，Ｖｉｎ２を増幅して差動出力信号Ｖｏ１，Ｖｏ２を出力する。また、ＣＭＦＢ回路１１が差動出力信号Ｖｏ１，Ｖｏ２のコモンモード電圧Ｖｃｍを基準電圧Ｖｒｅｆと一致させるように調整する。そして、差動出力信号Ｖｏ１，Ｖｏ２は、それぞれ外部出力端子ＰＤ１，ＰＤ２に供給され、差動出力信号Ｖｏｕｔ１，Ｖｏｕｔ２として外部に出力される。ここで、差動出力信号Ｖｏｕｔ１，Ｖｏｕｔ２は、何れも０Ｖ〜１．８Ｖの範囲内で例えば３５０ｍＶ程度の振幅を有する電圧レベルを示す。
【００５６】
トランジスタＭＮ１１，ＭＰ１１のそれぞれのゲートには１．８Ｖ，０Ｖの制御信号Ｓ１，Ｓ１Ｂが印加される。トランジスタＭＮ１２，ＭＰ１２のそれぞれのゲートには１．８Ｖ，０Ｖの制御信号Ｓ２１，Ｓ２２が印加される。それにより、トランジスタＭＮ１１，ＭＰ１１，ＭＮ１２，ＭＰ１２は、何れもオンする。
【００５７】
トランジスタＭＮ２１，ＭＰ２１のそれぞれのゲートには１．８Ｖ，０Ｖの制御信号Ｓ１，Ｓ１Ｂが印加される。トランジスタＭＮ２２，ＭＰ２２のそれぞれのゲートには１．８Ｖ，０Ｖの制御信号Ｓ２１，Ｓ２２が印加される。それにより、トランジスタＭＮ２１，ＭＰ２１，ＭＮ２２，ＭＰ２２は、何れもオンする。
【００５８】
トランジスタＭＰ３のゲートには１．８Ｖの制御信号Ｓ２３が印加される。それにより、トランジスタＭＰ３は、ゲート−ソース間電圧が閾値電圧Ｖｔｐ未満となるためオフする。つまり、ノードＮｃｍがフローティング状態になっていないため、ノードＮｃｍへのクランプ電圧の供給は行われない。
【００５９】
ここで、図５に示すように、ＬＶＤＳ動作モードでは、スイッチ部ＳＷ１〜ＳＷ３の何れのトランジスタにも耐圧を超える電圧が印加されることはない。
【００６０】
次に、図６に示すように、ＣＭＯＳ動作モードでは、ＣＭＯＳドライバＤＲ１，ＤＲ２がそれぞれシングルエンド信号Ｖｉｎ３，Ｖｉｎ４を駆動してシングルエンド信号Ｖｏ３，Ｖｏ４を出力する。これらシングルエンド信号Ｖｏ３，Ｖｏ４は、それぞれ外部出力端子ＰＤ１，ＰＤ２に供給され、シングルエンド信号Ｖｏｕｔ１，Ｖｏｕｔ２として外部に出力される。ここで、シングルエンド信号Ｖｏｕｔ１，Ｖｏｕｔ２は、何れも０Ｖ〜３．３Ｖの範囲の電圧レベルを示す。なお、図６の例では、シングルエンド信号Ｖｏｕｔ１が３．３Ｖの電圧レベルを示し、シングルエンド信号Ｖｏｕｔ２が０Ｖの電圧レベルを示している状態が表されている。
【００６１】
トランジスタＭＮ１１，ＭＰ１１のそれぞれゲートには０Ｖ，３．３Ｖの制御信号Ｓ１，Ｓ１Ｂが印加される。それにより、トランジスタＭＮ１１，ＭＰ１１は、何れもオフする。また、トランジスタＭＮ１２，ＭＰ１２のそれぞれゲートには、１．８Ｖ，１．８Ｖの制御信号Ｓ２１，Ｓ２２が印加される。それにより、トランジスタＭＮ１２，ＭＰ１２のそれぞれのオンオフが制御される。例えば、外部出力端子ＰＤ１の電位が３．３Ｖの場合、トランジスタＭＮ１２は、ゲート−ソース間電圧が閾値電圧Ｖｔｎ未満となるためオフし、トランジスタＭＰ１２は、ゲートーソース間電圧が閾値電圧Ｖｔｐ以上となるためオンする。
【００６２】
トランジスタＭＮ２１，ＭＰ２１のそれぞれゲートには０Ｖ，３．３Ｖの制御信号Ｓ１，Ｓ１Ｂが印加される。それにより、トランジスタＭＮ２１，ＭＰ２１は、何れもオフする。また、トランジスタＭＮ２２，ＭＰ２２のそれぞれゲートには、１．８Ｖ，１．８Ｖの制御信号Ｓ２１，Ｓ２２が印加される。それにより、トランジスタＭＮ２２，ＭＰ２２のそれぞれのオンオフが制御される。例えば、外部出力端子ＰＤ２の電位が０Ｖの場合、トランジスタＭＮ２２は、ゲート−ソース間電圧が閾値電圧Ｖｔｎ以上となるためオンし、トランジスタＭＰ２２は、ゲートーソース間電圧が閾値電圧Ｖｔｐ未満となるためオフする。
【００６３】
トランジスタＭＰ３のゲートには０Ｖの制御信号Ｓ２３が印加される。それにより、トランジスタＭＰ３は、ゲート−ソース間電圧が閾値電圧Ｖｔｐ以上となるためオンする。その結果、フローティング状態であったノードＮｃｍには１．８Ｖのクランプ電圧が供給される。
【００６４】
ここで、仮に、図２２に示す比較例のように、スイッチ部ＳＷ１にトランジスタＭＮ１２，ＭＰ１２が設けられていない場合、トランジスタＭＮ１１のゲート−ソース間電圧（３．３Ｖ）が耐圧（２．５Ｖ）を超えてしまう。また、スイッチ部ＳＷ２にトランジスタＭＮ２２，ＭＰ２２が設けられていない場合、トランジスタＭＰ２１のゲート−ソース間電圧（３．３Ｖ）が耐圧（２．５Ｖ）を超えてしまう。さらに、スイッチ部ＳＷ３が設けられていない場合、ノードＮｃｍがフローティング状態になってしまう。そのため、フローティング状態のノードＮｃｍが０．８Ｖ以下になると、トランジスタＭＰ１１のゲート−ソース間電圧が、耐圧（２．５Ｖ）を超えてしまう可能性がある。
【００６５】
それに対し、図６の例では、スイッチ部ＳＷ１に電圧緩和用のトランジスタＭＮ１２，ＭＰ１２が設けられ、スイッチ部ＳＷ２に電圧緩和用のトランジスタＭＮ２２，ＭＰ２２が設けられている。さらに、フローティング状態のノードＮｃｍに対して（例えば０．８Ｖを超える）クランプ電圧を供給するためのスイッチ部ＳＷ３が設けられている。そのため、ＣＭＯＳ動作モードであっても、スイッチ部ＳＷ１〜ＳＷ３の何れのトランジスタにも耐圧を超える電圧が印加されることはない。
【００６６】
なお、図６の例では、トランジスタＭＮ１１，ＭＮ１２間のノード（ノードＮｘと称す）がフローティング状態となっている。しかしながら、ノードＮｘと外部出力端子ＰＤ１との間には、トランジスタＭＮ１２だけでなく抵抗素子Ｒ１も設けられているのに対し、ノードＮｘとノードＮｃｍとの間には、トランジスタＭＮ１１が設けられているのみであるため、トランジスタＭＮ１１側にリーク電流が流れ出しやすい。そのため、トランジスタＭＮ１１，ＭＮ１２間のノードＮｘの電位はノードＮｃｍの電位付近に安定する。したがって、このことが原因で、トランジスタＭＮ１１，ＭＮ１２に耐圧を超える電圧が印加されることはない。
【００６７】
このように、本実施の形態に係る半導体装置１は、小振幅差動信号方式（ＬＶＤＳ）のデータ信号、又は、シングルエンド信号方式のデータ信号を、仕様等に応じて選択的に外部出力端子ＰＤ１，ＰＤ２から出力する。それにより、半導体装置１は、外部出力端子の個数を削減することができるため、回路規模の増大を抑制することができる。
【００６８】
また、本実施の形態に係る半導体装置１は、各スイッチ部ＳＷ１，ＳＷ２の構成要素として、スイッチング用のトランジスタだけでなく電圧緩和用のトランジスタをさらに備える。さらに、本実施の形態に係る半導体装置１は、ＣＭＯＳ動作モードにおいてフローティング状態を示すフィードバックライン（ノードＮｃｍ）に対してクランプ電圧を供給するためのトランジスタをさらに備える。それにより、半導体装置１は、スイッチ部ＳＷ１〜ＳＷ３を構成する各トランジスタの耐圧破壊を防ぐことができる。
【００６９】
本実施の形態では、スイッチ部ＳＷ１が抵抗素子Ｒ１とノードＮｃｍとの間に設けられ、スイッチ部ＳＷ２が抵抗素子Ｒ２とノードＮｃｍとの間に設けられた場合について説明したが、これに限られない。スイッチ部ＳＷ１は、抵抗素子Ｒ１と外部出力端子ＰＤ１との間に設けられてもよい。スイッチ部ＳＷ２は、抵抗素子Ｒ２と外部出力端子ＰＤ２との間に設けられてもよい。
【００７０】
また、本実施の形態では、スイッチ部ＳＷ１１〜ＳＷ１４を設けることにより、ＣＭＯＳ動作モードにおいて、ＣＭＦＢ回路１１及び差動増幅回路１２への電源電圧ＶＤＤ１の供給を停止させる場合を例に説明したが、これに限られない。例えば差動入力信号Ｖｉｎ１，Ｖｉｎ２の入力を固定させることで、ＣＭＦＢ回路１１及び差動増幅回路１２を実質的に動作させないようにしてもよい。この場合、スイッチ部ＳＷ１１〜ＳＷ１４は不要である。以下、簡単に説明する。
【００７１】
（半導体装置１の変形例）
図７は、半導体装置１の変形例を半導体装置１ａとして示す図である。
図７に示すように、半導体装置１ａは、半導体装置１と比較して、ＣＭＦＢ回路１１及び差動増幅回路１２に代えてＣＭＦＢ回路１１ａ及び差動増幅回路１２ａを備えるとともに、スイッチ部ＳＷ１１〜ＳＷ１４を備えていない。半導体装置１ａのその他の構成については、半導体装置１と同様であるため、その説明を省略する。
【００７２】
ここで、半導体装置１ａでは、スイッチ部ＳＷ１１〜ＳＷ１４が設けられていないため、ＣＭＯＳ動作モードでは、低耐圧トランジスタを用いて構成されたＣＭＦＢ回路１１ａ及び差動増幅回路１２ａに対して３．３Ｖの高電圧が供給されることになる。したがって、ＣＭＦＢ回路１１ａ及び差動増幅回路１２ａには、耐圧破壊を防ぐため、電圧緩和用のトランジスタが追加されている。
【００７３】
図８は、ＣＭＦＢ回路１１ａ及び差動増幅回路１２ａの具体的構成例を示す図である。
図８に示すように、ＣＭＦＢ回路１１ａには、トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２５〜Ｔｒ２８がさらに設けられている。
【００７４】
具体的には、トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２５〜Ｔｒ２８は、それぞれ、Ｔｒ１，Ｔｒ２，Ｔｒ５〜Ｔｒ８に縦続接続されている。また、トランジスタＴｒ２１，Ｔｒ２２の各ゲートには、制御信号Ｓ２２が印加され、トランジスタＴｒ２５，Ｔｒ２６の各ゲートには、制御信号Ｓ２１が印加され、トランジスタＴｒ２７，Ｔｒ２８の各ゲートには、制御信号Ｓ２２が印加される。ＣＭＦＢ回路１１ａのその他の構成については、ＣＭＦＢ回路１１と同様であるため、その説明を省略する。
【００７５】
また、図８に示すように、差動増幅回路１２ａには、トランジスタＴｒ２９〜Ｔｒ３２がさらに設けられている。
【００７６】
具体的には、トランジスタＴｒ２９〜Ｔｒ３２は、それぞれ、トランジスタＴｒ９〜Ｔｒ１２に縦続接続されている。また、トランジスタＴｒ２９，Ｔｒ３０の各ゲートには、制御信号Ｓ２２が印加され、トランジスタＴｒ３１，Ｔｒ３２の各ゲートには、制御信号Ｓ２１が印加される。差動増幅回路１２ａのその他の構成については、差動増幅回路１２と同様であるため、その説明を省略する。
【００７７】
このような構成により、半導体装置１ａは、スイッチ部ＳＷ１１〜ＳＷ１４を備えていなくても、ＣＭＯＳ動作モードにおいてＣＭＦＢ回路１１ａ及び差動増幅回路１２ａのそれぞれを構成する各トランジスタの耐圧破壊を防ぐことができる。
【００７８】
（スイッチ部ＳＷ３の変形例）
さらに、本実施の形態では、スイッチ部ＳＷ３として、ＰチャネルＭＯＳトランジスタＭＰ３が設けられた場合について説明したが、これに限られない。以下では、スイッチ部ＳＷ３の変形例についていくつか説明する。
【００７９】
（（スイッチ部ＳＷ３の第１変形例））
図９は、スイッチ部ＳＷ３の第１変形例をスイッチ部ＳＷ３ａとして示す図である。なお、図９には、スイッチ部ＳＷ１，ＳＷ２及びその周辺回路も示されている。
【００８０】
図９に示すように、スイッチ部ＳＷ３ａは、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ３を備える。トランジスタＭＮ３では、ドレインに第１の電源電圧ＶＤＤ１が供給され、ゲートに制御信号ＭＤ１の一部である制御信号Ｓ２３が供給され、ソースがノードＮｃｍに接続される。なお、制御信号Ｓ２３は、第１の電源電圧ＶＤＤ１及び接地電圧ＧＮＤ間の範囲の電圧レベルを示す。
【００８１】
図１０は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ａのＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。図１０に示すように、ＬＶＤＳ動作モードでは、トランジスタＭＮ３のゲートに０Ｖの制御信号Ｓ２３が印加される。それにより、トランジスタＭＮ３は、ゲート−ソース間電圧が閾値電圧Ｖｔｎ未満となるためオフする。つまり、ノードＮｃｍがフローティング状態になっていないため、ノードＮｃｍへのクランプ電圧の供給は行われない。
【００８２】
図１１は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ａのＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。図１１に示すように、ＣＭＯＳ動作モードでは、トランジスタＭＮ３のゲートに１．８Ｖの制御信号Ｓ２３が印加される。それにより、トランジスタＭＮ３は、ゲート−ソース間電圧が閾値電圧Ｖｔｎ以上となるためオンする。その結果、フローティング状態であったノードＮｃｍには１．８Ｖ−Ｖｔｎのクランプ電圧が供給される。
【００８３】
このように、半導体装置１は、スイッチ部ＳＷ３の変形例としてスイッチ部ＳＷ３ａが用いられた場合でも、変形前の場合と同等程度の効果を奏することができる。
【００８４】
（（スイッチ部ＳＷ３の第２変形例））
図１２は、スイッチ部ＳＷ３の第２変形例をスイッチ部ＳＷ３ｂとして示す図である。なお、図１２には、スイッチ部ＳＷ１，ＳＷ２及びその周辺回路も示されている。
【００８５】
図１２に示すように、スイッチ部ＳＷ３ｂは、デプレション型のＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮＤ３を備える。トランジスタＭＮＤ３では、ドレインに第１の電源電圧ＶＤＤ１が供給され、ゲートに制御信号ＭＤ１の一部である制御信号Ｓ２３が供給され、ソースがノードＮｃｍに接続される。なお、制御信号Ｓ２３は、第１の電源電圧ＶＤＤ１及び接地電圧ＧＮＤ間の範囲の電圧レベルを示す。
【００８６】
図１３は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ｂのＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。図１３に示すように、ＬＶＤＳ動作モードでは、トランジスタＭＮＤ３のゲートに０Ｖの制御信号Ｓ２３が印加される。それにより、トランジスタＭＮＤ３は、ゲート−ソース間電圧が閾値電圧未満となるためオフする。つまり、ノードＮｃｍがフローティング状態になっていないため、ノードＮｃｍへのクランプ電圧の供給は行われない。
【００８７】
図１４は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ｂのＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。図１４に示すように、ＣＭＯＳ動作モードでは、トランジスタＭＮＤ３のゲートに１．８Ｖの制御信号Ｓ２３が印加される。それにより、トランジスタＭＮＤ３は、ゲート−ソース間電圧が閾値電圧以上となるためオンする。その結果、フローティング状態であったノードＮｃｍには１．８Ｖのクランプ電圧が供給される。
【００８８】
このように、半導体装置１は、スイッチ部ＳＷ３の変形例としてスイッチ部ＳＷ３ｂが用いられた場合でも、変形前の場合と同等程度の効果を奏することができる。
【００８９】
（（スイッチ部ＳＷ３の第３変形例））
図１５は、スイッチ部ＳＷ３の第３変形例をスイッチ部ＳＷ３ｃとして示す図である。なお、図１５には、スイッチ部ＳＷ１，ＳＷ２及びその周辺回路も示されている。
【００９０】
図１５に示すように、スイッチ部ＳＷ３ｃは、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ３を備える。トランジスタＭＮ３では、ドレインに第１の電源電圧ＶＤＤ１が供給され、ゲートに制御信号ＭＤ１の一部である制御信号Ｓ１Ｂが供給され、ソース及びバックゲートがノードＮｃｍに接続される。なお、制御信号Ｓ１Ｂは、電源電圧端子ＶＤＤに供給される電源電圧（ＶＤＤ１又はＶＤＤ２）と接地電圧ＧＮＤとの間の範囲の電圧レベルを示す。
【００９１】
図１６は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ｃのＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。図１６に示すように、ＬＶＤＳ動作モードでは、トランジスタＭＮ３のゲートに０Ｖの制御信号Ｓ１Ｂが印加される。それにより、トランジスタＭＮ３は、ゲート−ソース間電圧が閾値電圧未満となるためオフする。つまり、ノードＮｃｍがフローティング状態になっていないため、ノードＮｃｍへのクランプ電圧の供給は行われない。
【００９２】
図１７は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ｃのＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。図１７に示すように、ＣＭＯＳ動作モードでは、トランジスタＭＮ３のゲートに３．３Ｖの制御信号Ｓ１Ｂが印加される。それにより、トランジスタＭＮ３は、ゲート−ソース間電圧が閾値電圧以上となるためオンする。その結果、フローティング状態であったノードＮｃｍには１．８Ｖのクランプ電圧が供給される。
【００９３】
図１８は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ｃのＣＭＯＳ動作モード起動時における電圧印加状態を説明するための図である。図１８の例は、第１の電源電圧ＶＤＤ１（１．８Ｖ）が供給されているが、第２の電源電圧ＶＤＤ２（３．３Ｖ）が供給される前の状態を示している。このとき、トランジスタＭＮ３は意図せずオン状態となることがないため、トランジスタＭＮ３、ノードＮｃｍ、トランジスタＭＰ１１及びトランジスタＭＰ１２を介して意図しないリーク電流が流れることを防止することができる。
【００９４】
このように、半導体装置１は、スイッチ部ＳＷ３の変形例としてスイッチ部ＳＷ３ｃが用いられた場合でも、変形前の場合と同等程度の効果を奏することができる。さらに、ＣＭＯＳ動作モード起動時におけるリーク電流を防ぐことができる。
【００９５】
＜実施の形態２＞
図１９は、実施の形態２に係る半導体装置２の一部の構成例を示す図である。
図１９に示す半導体装置２は、半導体装置１と比較して、抵抗素子Ｒ１に代えてトランジスタＭＮ１３，ＭＮ１４を備え、抵抗素子Ｒ２に代えてトランジスタＭＮ２３，ＭＮ２４を備える。図１９の例では、トランジスタＭＮ１１〜ＭＮ１３，ＭＰ１１〜ＭＰ１３によりスイッチ部ＳＷ１ｅが構成され、トランジスタＭＮ２１〜ＭＮ２３，ＭＰ２１〜ＭＰ２３によりスイッチ部ＳＷ２ｅが構成されている。半導体装置２のその他の構成については、半導体装置１の場合と同様であるため、その説明を省略する。
【００９６】
図１９に示すように、トランジスタＭＮ１３は、ＮチャネルＭＯＳトランジスタであって、トランジスタＭＮ１２に直列に設けられる。そして、トランジスタＭＮ１３は、トランジスタＭＮ１２と共に、制御信号Ｓ２１によってオンオフが制御される。トランジスタＭＰ１３は、ＰチャネルＭＯＳトランジスタであって、トランジスタＭＰ１２に直列に設けられる。そして、トランジスタＭＰ１３は、トランジスタＭＰ１２と共に、制御信号Ｓ２２によってオンオフが制御される。
【００９７】
つまり、少なくともトランジスタＭＰ１３，ＭＮ１３のオン抵抗が抵抗素子Ｒ１の役割を果たしている。なお、トランジスタＭＰ１３，ＭＮ１３のオン抵抗だけでなく、トランジスタＭＰ１２，ＭＮ１２のオン抵抗も、抵抗素子Ｒ１の役割を果たしてもよい。また、トランジスタＭＰ１３，ＭＮ１３は、さらに複数段、直列に設けられてもよい。
【００９８】
また、トランジスタＭＮ２３は、ＮチャネルＭＯＳトランジスタであって、トランジスタＭＮ２２に直列に設けられる。そして、トランジスタＭＮ２３は、トランジスタＭＮ２２と共に、制御信号Ｓ２１によってオンオフが制御される。トランジスタＭＰ２３は、ＰチャネルＭＯＳトランジスタであって、トランジスタＭＰ２２に直列に設けられる。そして、トランジスタＭＰ２３は、トランジスタＭＰ２２と共に、制御信号Ｓ２２によってオンオフが制御される。
【００９９】
つまり、少なくともトランジスタＭＰ２３，ＭＮ２３のオン抵抗が抵抗素子Ｒ２の役割を果たしている。なお、トランジスタＭＰ２３，ＭＮ２３のオン抵抗だけでなく、トランジスタＭＰ２２，ＭＮ２２のオン抵抗も、抵抗素子Ｒ２の役割を果たしてもよい。また、トランジスタＭＰ２３，ＭＮ２３は、さらに複数段、直列に設けられてもよい。
【０１００】
図２０は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ｅのＬＶＤＳ動作モードにおける電圧印加状態を説明するための図である。図２１は、スイッチ部ＳＷ１，ＳＷ２，ＳＷ３ａのＣＭＯＳ動作モードにおける電圧印加状態を説明するための図である。図２０，図２１の例は、トランジスタＭＮ１３，ＭＰ１３，ＭＮ２３，ＭＰ２３がそれぞれトランジスタＭＮ１２，ＭＰ１２，ＭＮ２２，ＭＰ２２と同じようにオンオフが制御される以外、図１０，図１１の例と同様であるため、その説明を省略する。
【０１０１】
このように、半導体装置２は、半導体装置１と同等程度の効果を奏することができる。また、抵抗素子Ｒ１，Ｒ２が不要になるため、回路規模の増大を抑制することができる。なお、ＣＭＯＳ動作モードにおいてトランジスタＭＮ１１，ＭＮ１２間のノード（ノードＮｘと称す）がフローティング状態になっている。しかしながら、ノードＮｘと外部出力端子ＰＤ１との間には、多段のトランジスタＭＮ１２，ＭＮ１３が設けられているのに対し、ノードＮｘとノードＮｃｍとの間には、１段のトランジスタＭＮ１１が設けられているのみであるため、トランジスタＭＮ１１側にリーク電流が流れ出しやすい。そのため、トランジスタＭＮ１１，ＭＮ１２間のノードＮｘの電位はノードＮｃｍの電位付近に安定する。それにより、トランジスタＭＮ１１，ＭＮ１２に耐圧を超える電圧が印加されることを防ぐことができる。
【０１０２】
以上のように、上記実施の形態１，２に係る半導体装置１，２は、小振幅差動信号方式（ＬＶＤＳ）のデータ信号、又は、シングルエンド信号方式のデータ信号を、仕様等に応じて選択的に外部出力端子ＰＤ１，ＰＤ２から出力する。それにより、上記実施の形態１，２に係る半導体装置１，２は、外部出力端子の個数を削減することができるため、回路規模の増大を抑制することができる。
【０１０３】
また、上記実施の形態１，２に係る半導体装置１，２は、各スイッチ部ＳＷ１，ＳＷ２の構成要素として、スイッチング用のトランジスタだけでなく電圧緩和用のトランジスタをさらに備える。さらに、上記実施の形態１，２に係る半導体装置１，２は、ＣＭＯＳ動作モードにおいてフローティング状態を示すフィードバックライン（ノードＮｃｍ）に対してクランプ電圧を供給するためのトランジスタをさらに備える。それにより、半導体装置１は、スイッチ部ＳＷ１〜ＳＷ３を構成する各トランジスタの耐圧破壊を防ぐことができる。
【０１０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０１０５】
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【符号の説明】
【０１０６】
１，２  半導体装置
１１  ＣＭＦＢ回路
１１ａ  ＣＭＦＢ回路
１２  差動増幅回路
１２ａ  差動増幅回路
１３  モード制御部
１１１  差動増幅回路
ＤＲ１  ＣＭＯＳドライバ
ＤＲ２  ＣＭＯＳドライバ
ＬＤＣ１  液晶表示装置
ＭＣ１  マイコン
ＭＮ３  トランジスタ
ＭＮ１１〜ＭＮ１３  トランジスタ
ＭＮ２１〜ＭＮ２３  トランジスタ
ＭＮＤ３  デプレション型のトランジスタ
ＭＰ３  トランジスタ
ＭＰ１１〜ＭＰ１３  トランジスタ
ＭＰ２１〜ＭＰ２３  トランジスタ
ＰＤ１，ＰＤ２  外部出力端子
Ｒ１，Ｒ２  抵抗素子
ＳＷ１〜ＳＷ３  スイッチ部
ＳＷ１ｅ，ＳＷ２ｅ  スイッチ部
ＳＷ３ａ〜ＳＷ３ｃ  スイッチ部
ＳＷ１１〜ＳＷ１４  スイッチ部
ＳＹＳ１  半導体システム
Ｔｒ１〜Ｔｒ１４  トランジスタ
Ｔｒ２１，Ｔｒ２２，Ｔｒ２５〜Ｔｒ３２  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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