(57)【特許請求の範囲】
【請求項１】
ワンショット回路であって、
入力信号の立ち上がりエッジに応じて制御長の出力パルスを生成するべく、第１回路入力及び第２回路入力、マルチプレクサ、並びにラッチを備えるセット−リセット（ＳＲ）ラッチを含む回路であって、前記マルチプレクサは、前記第１回路入力から受信した第１信号と前記第２回路入力から受信した第２信号とに基づく入力を受信する、回路と、
前記第１信号を前記第１回路入力に与える回路パスと、
前記回路パス及び前記第２回路入力に接続される遅延要素と
を含む、ワンショット回路。
【請求項２】
前記第１回路入力はセット（Ｓ）入力であり、
前記第２回路入力はリセット（Ｒ）入力であり、
前記ワンショット回路は、正の出力パルスを生成するように構成される、請求項１に記載のワンショット回路。
【請求項３】
前記第１回路入力はリセット（Ｒ）入力であり、
前記第２回路入力はセット（Ｓ）入力であり、
前記ワンショット回路は、負の出力パルスを生成するように構成される、請求項１に記載のワンショット回路。
【請求項４】
前記遅延要素は、調整可能遅延をもたらすべく調整可能である、請求項１に記載のワンショット回路。
【請求項５】
前記遅延要素は、一以上の直列非反転遅延バッファを含む、請求項１に記載のワンショット回路。
【請求項６】
前記遅延要素は偶数個の直列インバータを含む、請求項１に記載のワンショット回路。
【請求項７】
前記遅延要素は、一以上の非反転遅延バッファと偶数個のインバータとの直列結合を含む、請求項１に記載のワンショット回路。
【請求項８】
前記第１回路入力はセット（Ｓ）入力Ｓｎであり、
前記第２回路入力はリセット（Ｒ）入力Ｒｎであり、
前記ワンショット回路は、正の出力パルス（Ｑ）Ｑｎを生成するように構成され、
Ｑｎが前記ＳＲラッチの出力であり、Ｑｎ−１がＱｎの最終状態であり、Ｑｂ，ｎ−１がＱｎの前記最終状態の反転であり、
前記ＳＲラッチは、次の真理値表
【表１】
0006738798.tif 000015
に従って動作する、請求項１に記載のワンショット回路。
【請求項９】
前記マルチプレクサは、第１入力、第２入力、選択入力、及び回路出力を含み、
前記ラッチは第３入力、第４入力、及び中間出力を含み、
を含み、
前記選択入力の値が、前記回路出力が前記第１入力又は前記第２入力のいずれであるかを決定し、
前記第１入力及び前記第３入力は前記第１信号を受信するように構成され、
前記第２入力は前記第２信号を受信するように構成され、
前記第４入力は前記第２信号の反転信号を受信するように構成され、
前記中間出力は前記選択入力に接続され、
前記第３入力はセット（Ｓ）ＳＲラッチ入力であり、
前記第４入力はリセット（Ｒ）ＳＲラッチ入力である、請求項８に記載のワンショット回路。
【請求項１０】
前記中間出力はＹｎであり、
Ｙｎ−１がＹｎの最終状態であり、
前記中間出力を与える前記ラッチが次の真理値表
【表２】
0006738798.tif 000016
に従って動作する、請求項９に記載のワンショット回路。
【請求項１１】
自動試験装置（ＡＴＥ）であって、
被試験デバイス（ＤＵＴ）に送信される試験パターンを生成するためのパターン発生器と、
前記試験パターンを受信し、前記ＤＵＴに送信される信号のためのタイミングを前記試験パターンに基づいて生成するタイミング発生器と、
前記信号を受信し、前記信号を前記ＤＵＴに送信するピンエレクトロニクスと
を含み、
前記タイミング発生器は、入力信号の立ち上がりエッジに応じて制御長の出力を生成するワンショット回路を含み、
前記ワンショット回路は、
第１回路入力及び第２回路入力、マルチプレクサ、並びにラッチを含むセット−リセット（ＳＲ）ラッチを含む回路であって、前記マルチプレクサは、前記第１回路入力から受信した第１信号と前記第２回路入力から受信した第２信号とに基づく入力を受信する、回路と、
信号を前記第１回路入力に送信する回路パスと、
前記回路パス及び前記第２回路入力に接続された遅延要素と
を含む、ＡＴＥ。
【請求項１２】
前記マルチプレクサは、第１入力、第２入力、選択入力、及び回路出力を含み、
前記ラッチは第３入力、第４入力、及び中間出力を含み、
前記選択入力の値が、前記回路出力が前記第１入力又は前記第２入力のいずれであるかを決定し、
前記第１入力及び前記第３入力は前記第１信号を受信するように構成され、
前記第２入力は前記第２信号を受信するように構成され、
前記第４入力は前記第２信号の反転信号を受信するように構成され、
前記中間出力は前記選択入力に接続され、
前記第３入力は前記第１回路入力であり、
前記第４入力は前記第２回路入力である、請求項１１に記載のＡＴＥ。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書は、一般的にワンショット回路に関する。
【背景技術】
【０００２】
一般的には、ワンショット回路は、入力信号の立ち上がりエッジに応じて制御長の出力パルスを生成する回路を含む。ワンショット回路は、在来、ＡＮＤゲートを使用して作成されてきた。ＡＮＤゲートを使用して作成されるワンショット回路は欠点を含むと想定される。たとえば、入力パルス幅が公称出力パルス幅を下回った場合、出力パルス幅が一定を保つよりむしろ入力パルス幅に追随することがある。また、入力パルスに先行するダウン用パルスが公称出力パルス幅より短い場合、出力パルス先端が移動することがあり、且つその幅がダウン用パルス幅に追随することがある。
【発明の概要】
【課題を解決するための手段】
【０００３】
例示ワンショット回路は、次の要素を含み得る：入力信号の立ち上がりエッジに応じて制御長の出力パルスを生成するセット−リセット（ＳＲ）ラッチ（ここでＳＲラッチは、第１回路入力及び第２回路入力を含む）を含む回路；信号を第１回路入力に与える回路パス；及びこの回路パス及び第２回路入力に接続される遅延素子。この例示ワンショット回路は、以下の特徴の一以上を、単独又はそれらの組み合わせとして、含み得る。
【０００４】
第１回路入力はセット（Ｓ）入力とし、第２回路入力はリセット（Ｒ）入力とすることができ、且つワンショット回路は正の出力パルスを生成するように構成することができる。第１回路入力はリセット（Ｒ）入力とし、第２回路入力はセット（Ｓ）入力とすることができ、且つワンショット回路は負の出力パルスを生成するように構成することができる。
【０００５】
遅延要素を調整して調整可能遅延を作成することができる。遅延要素は、一以上の直列非反転遅延バッファ、偶数個の直列インバータ、一以上の非反転遅延バッファと偶数個のインバータの直列結合、又はそれらの組み合わせを含み得る。
【０００６】
第１回路入力はセット（Ｓ）入力Ｓｎとし、第２回路入力はリセット（Ｒ）入力Ｒｎとすることができ、且つワンショット回路は正の出力パルス（Ｑ）Ｑｎを生成するように構成することができる。ここでＱｎはＳＲラッチの出力であり、Ｑｎ−１はＱｎの最終状態であり、且つＱｂ，ｎ−１はＱｎの最終状態の反転状態である。ＳＲラッチは、次の真理値表に従って動作し得る。
【０００７】
【表１】
0006738798.tif 000002
【０００８】
ＳＲラッチは、以下を含み得る：第１入力、第２入力、選択入力、及び回路出力を含むマルチプレクサ（ここでは選択入力の値により回路出力が第１入力であるか又は第２入力であるか決定される）；及び第３入力、第４入力、及び中間出力を含むラッチ（ここでは第１入力及び第３入力は同一第１信号を受けるように構成され、第２入力は第２信号を受けるように構成され、第４入力は第２信号の反転信号を受けるように構成され、且つ中間出力は選択入力に接続される）。第３入力はセット（Ｓ）ＳＲラッチ入力とし、且つ第４入力はリセット（Ｒ）ＳＲラッチ入力とすることができる。中間出力はＹｎとすることができる。ここでＹｎ−１はＹｎの最終状態であり、且つ中間出力を与えるラッチは、次の真理値表に従って動作し得る。
【０００９】
【表２】
0006738798.tif 000003
【００１０】
ＳＲラッチは以下を含み得る：第１入力、第２入力、第３出力、及び回路出力を含むラッチ；及び第４入力、第５入力、及び中間出力を含むラッチ（ここで第１入力及び第４入力は同一第１信号を受けるように構成され、第２入力及び第５入力は同一第２信号を受けるように構成され、且つ中間出力は第３入力に接続される）。第１入力はセット（Ｓ）ＳＲラッチ入力とし、且つ第２入力はリセット（Ｒ）ＳＲラッチ入力とすることができる。中間出力はＹｎとし、Ｙｂ，ｎはＹｎの反転とすることができる。回路出力を与えるラッチは、次の真理値表に従って動作し得る。
【００１１】
【表３】
0006738798.tif 000004
【００１２】
中間出力を与えるラッチは、次の真理値表に従って動作し得る。
【００１３】
【表４】
0006738798.tif 000005
【００１４】
回路は以下を含み得る：第１入力、第２入力、及び第１出力を含む第１ラッチ；第３入力、第４入力、及び第２出力を含む第２ラッチ（第４入力は反転入力である）；及び第５入力、第６入力、第７入力、第８入力、及び第３出力を含む第３ラッチ。第１入力、第３入力、及び第６入力は連結されて第１回路入力を含む第１信号を受けることができる；第２入力、第４入力、及び第７入力は連結されて第２回路入力を含む第２信号を受けることができる；第１出力は第５入力に接続され得る；且つ、第２出力は第８入力に接続され得る。
【００１５】
第１信号はＳｎとし、第１信号の直前信号はＳｎ−１とし、第２信号はＲｎとし、第２信号の直前信号はＲｎ−１とし、第３出力はＱｎとし、且つ第３出力の直前出力はＱｎ−１とすることができる。ＳＲラッチは、次の真理値表に従って動作し得る。
【００１６】
【表５】
0006738798.tif 000006
【００１７】
例示自動試験デバイス（ＡＴＥ）は以下を含み得る：被試験デバイス（ＤＵＴ）に送られるテストパターンを生成するパターン発生器；タテストパターンを受け取り、テストパターンに基づいてＤＵＴに送られる信号のためのタイミングを発生するタイミング発生器；及びＤＵＴとの間で信号を送受するピンエレクトロニクス。タイミング発生器は、入力信号の立ち上がりエッジに応じて制御長の出力パルスを生成するワンショット回路を含み得る。ワンショット回路は、以下を含み得る：セット−リセット（ＳＲ）ラッチを含む回路（この回路は第１回路入力及び第２回路入力を含む）；信号を第１回路入力に与える回路パス；及び回路パス及び第２回路入力に接続される遅延要素。
【００１８】
ＳＲラッチは以下を含み得る：第１入力、第２入力、選択入力、及び回路入力を含むマルチプレクサ（ここでは、選択入力の値により、回路出力が第１入力又は第２入力のいずれであるか決定される）；及び第３入力、第４入力、及び中間出力を含むラッチ（ここでは第１入力及び第３入力は同一第１信号を受けるように構成され、第２入力は第２信号を受けるように構成され、第４入力は第２信号の反転信号を受けるように構成され、且つ中間出力は選択入力に接続される）。第３入力は第１回路入力とし、且つ第４入力は第２回路入力とすることができる。
【００１９】
ＳＲラッチは以下を含み得る：第１入力、第２入力、及び第１出力を含む第１ラッチ；第３入力、第４入力、及び第２入力を含む第２ラッチ（第４入力は反転入力である）；並びに第５入力、第６入力、第７入力、第８入力、及び第３出力を含む第３ラッチ；ここでは、第１入力、第３出力、及び第６入力は連結されて第１回路入力を含む第１信号を受ける；ここでは、第２入力、第４入力、及び第７入力は連結された第２回路入力を含む第２信号を受ける；ここでは、第１出力は第５入力に接続される；且つ、ここでは第２出力は第８入力に接続される。
【００２０】
ＳＲラッチは以下を含み得る：第１入力、第２入力、第３入力、及び回路出力を含むラッチ（ここでは、少なくとも１つの例において第３入力の値により回路出力が第１入力又は第２入力のいずれであるか決定される）；及び第４入力、第５入力、及び中間出力を含むラッチ（ここでは、第１入力及び第４入力は同一第１信号を受けるように構成され、第２入力及び第５入力は同一第２信号を受けるように構成され、且つ中間出力は第３入力に接続される）。第４入力は第１回路入力とし、且つ第５入力は第２回路入力とすることができる。
【００２１】
この要約部を含むこの明細書において記述される特徴の２つ以上を組み合わせて本出願において特に記述されていない実現を形成することができる。
【００２２】
本出願において記述される試験システム及び試験技術、又はそれらの一部は、持続性機械読み取り可能記憶媒体に格納され、本出願において記述される動作を制御する（たとえば、調整する）ために一以上の処理装置上で実行され得る一以上の命令を含むコンピュータプログラム製品として実現されるか／それにより制御され得る。本出願において記述される試験システム及び技術、又はその一部は、一以上の処理装置及び種々の動作を行うために実行できる命令を格納するメモリを含み得る装置、方法、又は電子システムとして実現され得る。
【００２３】
一以上の実現の詳細について以下の添付図面及び明細書において明らかにする。その他の特徴及び利点は、明細書及び図面から、且つ請求項から明らかとなるであろう。
【図面の簡単な説明】
【００２４】
【図１】例示ワンショット回路のブロックダイアグラム及び例示ワンショット回路の例示動作を示すタイミングダイアグラムである。
【図２】図１の例示ワンショット回路に含まれ得る例示ラッチ回路のブロックダイアグラムである。
【図３】図１の例示ワンショット回路に含まれ得る例示ラッチ回路のブロックダイアグラムである。
【図４】図１の例示ワンショット回路に含まれ得る例示ラッチ回路のブロックダイアグラムである。
【図５】図１の例示ワンショット回路を使用し得る自動試験装置の例示構成要素のブロックダイアグラムである。
【図６】図１の例示ワンショット回路を使用し得る自動試験装置の例示構成要素のブロックダイアグラムである。
【００２５】
種々の図面における同様な参照番号は、同様な要素を指示する。
【発明を実施するための形態】
【００２６】
本出願においては、入力信号の立ち上がりエッジに応じて制御長の出力パルスを生成する回路を含む例示ワンショット回路について記述する。本出願において記述する例示ワンショット回路は、遅延素子及びセット（Ｓ）−リセット（Ｒ）ラッチを含む回路を使用して実現することができる。一般的に、ＳＲラッチは、制御信号から独立して動作し、且つＳ及びＲ入力の状態に依存して出力Ｑを生成する非同期装置である。
【００２７】
図１は、Ｓ（セット）及びＲ（リセット）入力パルスに応答するＳＲラッチを含む例示ワンショット回路１００を示す。たとえば、この例では、出力状態は、Ｓ又はＲ上の最終入力立ち上がりエッジのみにより決定される。図１に示すように、ワンショット回路１００は、入力信号の立ち上がりエッジに応じて制御長の出力パルスを生成するＳＲラッチ１０１を含む回路を含む。この例では、ＳＲラッチ１０１は、第１回路入力（たとえば、Ｓ）１０４及び第２回路入力（たとえば、Ｒ＝Ｓ’）１０５を含む。回路パス１０６は、第１回路入力１０４及び遅延要素１０７に接続している。遅延要素１０７は、図１に示すように、回路パス１０６と第２回路入力１０５に（たとえばそれらの間に）接続される。図１の例示構成においては、このワンショット回路は、入力信号の立ち上がりエッジに応じて制御長の正の出力パルスを生成する。いくつかの実現においては、Ｓ及びＲ入力を切り換えて入力信号の立ち上がりエッジに応じて制御長の負の出力パルスを生成することができる。
【００２８】
ＳＲラッチ１０１を実現するために使用し得る回路の例を図２、３、及び４に示し、且つ以下においてさらに詳しく説明する。
【００２９】
いくつかの実現においては、ワンショット回路１００の動作中、実際のＳ及びＲパルスの形状が変化し、ときに部分的に重なることがある。そして図１のタイミングダイアグラムに示されているワンショットの動きが見られることがある。この例では、公称ワンショット出力パルス幅が“Ｔ”として定義されている。時間Ｔは、Ｓ’の発生のための遅延要素１０７の遅延に等しい。この例示実現では、Ｓ１出力（Ｑ）波形１１１が正しいパルス幅Ｔを示し、且つ入力パルスＳ  １１２及びＳ’（又はＲ）１１３の幅に関係なくＳの入力立ち上がりエッジに対して同じ量だけ遅延される。したがって、矢印１１４により示すようにＳがハイであるときにＳ１の変化がＳ’の立ち上がりエッジに続く。
【００３０】
本出願において記述されている例示ワンショット回路の場合、ＳＲラッチは、Ｓ及びＲが同時にハイとなることを可能にする。たとえばＳ及びＲパルスが部分的に重なることがある。このようなオーバーラップ状態の間、出力は不確定となるか又は規定状態を取るよりむしろ、出力は、最終確認入力に従う。たとえば、Ｒの後にＳが到来した場合、ラッチはセットする。又はＳの後にＲが到来した場合、ラッチはそれリセットする。したがって、ＳＲラッチは、以下の真理値表に従って動作する。ここで“Ｑｎ−１”は最終状態を保持することを意味し、且つ“Ｑｂ，ｎ−１”は、最終状態の反転状態を保持することを意味する。
【００３１】
【表６】
0006738798.tif 000007
【００３２】
その結果のＳＲラッチの動きは、Ｓ及びＲパルスが部分的に重なっていても、Ｓ又はＲ上の最終立ち上がり入力エッジがＳ上である場合、ハイであるＱ出力として記述され得る一方、最終立ち上がり入力エッジがＲ上である場合には、Ｑはローである。この一般的に望ましい動きをＳ及びＲパルスが全面的に重なる場合に拡張することが可能である。たとえば、ＳパルスがＲパルスを囲んでいるか、又はその反対の場合である。本出願において記述するワンショットでは、かかる囲繞状態は発生しないので、このような囲繞状態のＳＲラッチの動きは許容される。以下において８行の真理値表で記述される例示ＳＲラッチの１つは、囲繞状態のときに先に言及した動きを示す。たとえば、どのような部分的重なり又はどのような囲繞状態においてもＳＲラッチ出力は、常に、Ｓ又はＲ上の最終入力立ち上がりエッジにより定義される。
【００３３】
図１の例では、遅延要素１０７は、調整可能な遅延を生成するために調整可能とすることができる。これは、出力波形の位置の対応する調整をもたらす。遅延要素１０７は、任意の適切な回路を使用して実現し得る。一部の実現においては、遅延要素１０７は以下を含み得る：一以上の直列非反転遅延バッファ、偶数個の直列インバータ、一以上の非反転遅延バッファと偶数個のインバータとの直列結合、又は回路要素のその他の組み合わせ。
【００３４】
図２は、ＳＲラッチ１０１を実現するために使用することができる回路２００の例を示す。この例は、２つのラッチ、Ｙラッチ２０１及びＱラッチ２０２を含んでいる。Ｑラッチ２０２は、第１入力（Ｓ）２０４，第２入力（Ｒ）２０５、第３入力（Ｙ）２０６、及び回路出力（Ｑ）２０７を含んでいる。以下に示すように、少なくとも１つの例において、Ｙ２０６の値によりＱ出力２０７がＳ又はＲのいずれの値であるか決定される。Ｙラッチ２０１は、第４入力（Ｓ）２１０，第５入力（Ｒ）２１１、及び中間出力（Ｙ）２０６を含んでいる。図２に示すように、Ｑラッチ２０２の第１入力２０４及びＹラッチ２０１の第４入力２１０は、同一信号（Ｓ）を受け取るように構成されている；且つ、Ｑラッチ２０２の第２入力２０５及びＹラッチ２０１の第５入力２１１は、同一信号（Ｒ）を受け取るように構成されている；且つ、Ｙラッチ２０６（Ｙ）の中間出力は、Ｑラッチ２０２の第３入力２０６に接続されている（したがって同一電気信号である）。
【００３５】
図２の例では、Ｓ入力はＳｎ、Ｒ入力はＲｎ、中間出力はＹｎ、中間出力の反転出力はＹｂ，ｎ、回路出力はＱｎ、そして直前回路出力はＱｎ−１である。この例では、Ｙラッチ２０１は、次の真理値表に従って動作する。
【００３６】
【表７】
0006738798.tif 000008
【００３７】
Ｑラッチは、次の真理値表に従って動作する。
【００３８】
【表８】
0006738798.tif 000009
【００３９】
したがって、Ｙラッチ２０１は“１１”なるＳＲ入力に対して回路状態を保ち、且つＱラッチ２０２は入力としてＹラッチ出力を取り、且つＳＲが“１１”であるときそれを反転する。
【００４０】
上記の２つの表では、Ｙｎ及びＱｎは、最終行、たとえばＳｎとＲｎが両方とも１である場合を除き、同様にＳｎ及びＲｎに依存する。（Ｓｎ，Ｒｎ）状態１１は、０１又は１０に等しい（Ｓｎ−１，Ｒｎ−１）のみから到達され得る。そしてこれらの両方の状態のとき、２つの表からＹｎ−１＝Ｑｎ−１であることが分かる。ＹｎとＱｎは等しくないが、しかしＹｎ−１とＱｎ−１は、（Ｒｎ，Ｓｎ）＝１１であれば、等しいことに注意せよ。したがって、上記最終表の最下行右欄について次の等式が得られる：Ｙｂ，ｎ＝Ｙｂ，ｎ−１（先行表から）、且つＹｂ，ｎ−１＝Ｑｂ，ｎ−１。これは、ともに次を意味する：Ｙｂ，ｎ＝Ｑｂ，ｎ−１。したがって、Ｙラッチ及びＱラッチを含むＳＲラッチ全体は、以下の真理値表に従って動作する。
【００４１】
【表９】
0006738798.tif 000010
【００４２】
この表は、前述したＳＲラッチの望ましい動作の表と同じである。したがって、それは、望ましいＳＲラッチ動作の特定の実現を与える。この種類のＳＲラッチの詳細実現は、参照により本出願に含まれている米国特許第６，２９１，９８１号明細書において記述されている。
【００４３】
一部の実施においては、ＳＲラッチの出力段におけるメモリ要素の量を低減又は除去できる可能性がある。メモリ量のこの低減は、回路の動作速度を高めることができる。図３は、出力段にラッチよりむしろマルチプレクサを使用するＳＲラッチ１０１を実現するために使用できる回路３００の例を示す。この例では、回路３００は、Ｙラッチ３０１及びマルチプレクサ３０２を含む。マルチプレクサ３０２は、第１入力（Ｓ）３０４、第２入力（Ｒ）３０５、選択入力（Ｙ）３０６、及び回路出力（Ｑ）３０７を含む。選択入力（Ｙ）３０６の値により回路出力（Ｑ）３０７が第１入力（Ｓ）又は第２入力（Ｒ）のいずれであるか決定される。Ｙラッチ３０１は、第３入力（Ｓ）３１０、第４入力（Ｒ）３１１、及び中間出力（Ｙ）（これは、選択入力３０６と同じである）を含む。示されているように、マルチプレクサ３０２の第１入力３０４及びＹラッチ３０１の第３入力３１０は、同一第１信号（Ｓ）を受け取るように構成される。マルチプレクサ３０５の第２入力３０５は第２信号（Ｒの反転）を受け取るように構成され、Ｙラッチ３０１の第４入力３１１は第２信号（Ｒ）の反転信号を受け取るように構成され、且つラッチ４０１（Ｙ）の中間出力は、マルチプレクサ３０２の選択入力３０６に接続される。
【００４４】
図３の例では、Ｓ入力はＳｎ、Ｒ入力はＲｎ、中間出力はＹｎ、中間出力の反転出力はＹｂ，ｎ、直前中間出力はＹｎ−１、回路出力はＱｎ、そして中間直前回路出力はＱｎ−１である。この例は、Ｙラッチは、以下の真理値表に従って動作する。
【００４５】
【表１０】
0006738798.tif 000011
【００４６】
出力Ｑを有するマルチプレクは、以下の真理値表に従って動作する。
【００４７】
【表１１】
0006738798.tif 000012
【００４８】
上記２つの表では、Ｙｎ及びＱｎは、（Ｓｎ，Ｒｎ）＝０１及び１０のときに、同様にＳｎ及びＲｎに依存する。（Ｓｎ，Ｒｎ）の状態００及び１１は、０１又は１０に等しい（Ｓｎ−１，Ｒｎ−１）のみから到達され、且つ両方の状態のときにＹｎ−１＝Ｑｎ−１であることが２つの真理値表から分かる。同時に、上記の２つの表のうちの最初の表から（Ｓｎ，Ｒｎ）＝００であるとき、Ｙｎ＝Ｙｎ−１であることが分かる。同一入力のとき、上記の２つの表のうちの第２の表は、Ｑｎ＝Ｙｎを与える。最後の３つの等式を併せて考えると、（Ｓｎ，Ｒｎ）＝００のときにＱｎ＝Ｑｎ−１であることが分かる。同様に、（Ｓｎ，Ｒｎ）＝１１のときにＱｎ＝Ｑｂ，ｎ−１であることを導き得る。したがって、Ｙラッチ及びＱ出力を有するマルチプレクサを含むＳＲラッチ全体は、以下の真理値表に従って動作する。
【００４９】
【表１２】
0006738798.tif 000013
【００５０】
この表も前述したＳＲラッチの望ましい動作の表と同じである。したがって、それは、望ましいＳＲラッチ動作の別の実現を与える。この例の回路は、Ｙラッチにのみメモリを含んでいる。
【００５１】
ＳＲラッチ１０１の別例の実現は、図４の回路４００を含む。回路４００は、第１入力（Ｓ）４０２、第２入力（Ｒ）４０３、及び第１出力（Ｙ）４０４を有する第１Ｙラッチ４０１；第３入力（Ｓ）４０６、第４入力（Ｒ）４０７、及び第２出力（Ｘ）４０８（ここで第４入力４０７は反転Ｒ入力である）を有する第２Ｙラッチ４０５；及び第５入力（Ｙ）４０４、第６入力（Ｓ）４１２、第７入力（Ｒ）４１４、第８入力（Ｘ）４０８、及び第３出力（Ｑ）４１５を有する第３Ｑラッチ４１０を含む。第１Ｙラッチの第１入力４０２、第２Ｙラッチの第３入力４０６、及びＱラッチの第６入力４１２は、連結されてセット（Ｓ）信号を受け取る。第１Ｙラッチの第２入力４０３、第２Ｙラッチの第４入力４０７、及びＱラッチの第７入力４１４は、連結されてリセット（Ｒ）信号を受け取る（第２Ｙラッチの第４入力４０７は、反転Ｒ信号を受け取る）。第１Ｙラッチの第１出力（Ｙ）４０４は、Ｑラッチの第５入力（Ｙ）に接続される。第２Ｙラッチの第２出力（Ｘ）４０８は、Ｑラッチの第８入力（Ｘ）に接続される。
【００５２】
回路４００は、以下の真理値表に従って動作する。ここで第１信号はＳｎ、第１信号の直前信号はＳｎ−１、第２信号はＲｎ、第２信号の直前信号はＲｎ−１、この回路の出力はＱｎ、そして出力の直前出力はＱｎ−１である。
【００５３】
【表１３】
0006738798.tif 000014
【００５４】
この表は、２つのＳＲラッチ例の４行真理値表より複雑に見えるが、しかし時間領域におけるその実際の動きは、簡単に説明することができる。すなわち、出力Ｑは、最終入力の立ち上がりエッジが、それぞれ、Ｓ又はＲ上にあれば、ハイ又はローである。その動きの２つの前出例示ラッチからの相違は、Ｓ及びＲ波形の囲繞状態のときのみであり、これは、前述したわれわれのワンショット使用の場合には問題にならない。このＳＲラッチの動作の詳細は、参照により本出願に含まれている米国特許出願公開第２０１３／０２６０４８３号明細書に記述されている。
【００５５】
図２〜４は、本出願において記述される例示ワンショット回路を実現するために使用できるＳＲラッチ回路の例を示している。一部の実現では、本出願において記述されているものとは異なるＳＲラッチ回路が使用され得る。
【００５６】
最新のＣＭＯＳ製造プロセスでは、デバイスのばらつきにより引き起こされる意図せざるパルス幅変動が生ずることがあり、それは是正を必要とする。本出願において記述されるようなワンショット回路は、かかる是正を与えることができる。これに関して、本出願において記述される例示ワンショット回路は、任意の適切な技術的環境において使用することができ、且つ１つの技術分野における使用に限定されない。ワンショットの１つの使用例は、自動試験デバイス（ＡＴＥ）にある。
【００５７】
これに関して、部品を試験するために製造業者は一般的にＡＴＥ（「試験器」又は「試験システム」とも呼ばれる）を使用する。例示ＡＴＥ動作では、試験プログラムセット（ＴＰＳ）中の命令に応じて、ＡＴＥは、被試験デバイス（ＤＵＴ）に加えられる入力信号を自動的に生成し、且つＤＵＴからの出力信号を監視する。ＡＴＥは、出力信号を期待される応答と比較して当該ＤＵＴに欠陥があるか否か決定する。ＡＴＥは、一般的にコンピュータシステム及び試験計器又は対応する機能を有する単一の装置を含む。場合によっては、試験計器は、ＤＵＴに電力を供給する。
【００５８】
やはり一般的にＡＴＥに含まれているものは、インターフェースである。それは、デバイスインターフェースボード（ＤＩＢ）の一部である場合もそうでない場合もある。このインターフェースは、ＡＴＥと一以上のＤＵＴ間に信号を送り出すように構成され得る（たとえば、１つ以上のインターフェースを含む）。一部の実現では、このインターフェースは、一以上のＡＴＥと一以上のＤＵＴ間に信号を送り出すように構成される。
【００５９】
図５を参照する。半導体デバイスのような被試験デバイス（ＤＵＴ）５０１を試験するためのＡＴＥシステム５００は、試験計器５０２を含んでいる。試験計器５０２を制御するために、システム５００は、ハードウェア接続５０４を介して試験計器５０２とインターフェースする試験コンピュータシステム５０３を含んでいる。一般的に、コンピュータシステム５０３は、試験計器５０２にコマンドを送ってＤＵＴ５０１を試験するためのルーチン及び機能の実行を開始する。かかる試験ルーチンの実行は、試験信号の生成及びＤＵＴ５０１への送出を開始し、且つＤＵＴからの応答を回収し得る。システム５００により種々の種類のＤＵＴを試験することができる。たとえば、ＤＵＴは、集積回路（ＩＣ）チップなどの半導体デバイス（たとえば、メモリチップ、マイクロプロセッサ、アナログ−デジタルコンバーター、デジタル−アナログコンバーター等）とすることができる。
【００６０】
試験信号を与え、且つＤＵＴから応答を回収するために、試験計器５０２は、ＤＵＴ５０１の内部回路とのインターフェースを与える一以上のコネクタピンに接続される。例示を目的として、この例では、半導体デバイス試験計器５０２は、ハードウェア接続経由でＤＵＴ５０１の１つのコネクタピンに接続される。導体５０５（たとえば、ケーブル）はピンに接続され、且つ試験信号（たとえば、パラメトリック計測ユニット（“ＰＭＵ”）試験信号、ピンエレクトロニクス（“ＰＥ”）試験信号等）をＤＵＴ５０１の内部回路に送るために使用される。導体５０５は、半導体デバイス試験計器５０２により与えられる試験信号に応答する信号の感知も行う。たとえば、電圧信号又は電流信号が試験信号に対する応答としてピンにおいて感知され、且つ導体５０５経由で分析のための試験計器５０２に送られ得る。かかるシングルポート試験は、ＤＵＴ５０１に含まれる他のピン上でも行われ得る。たとえば、試験計器５０２は、試験信号を他のピンに供給し、且つ導体（それは、与えられた信号を送り出す）経由で反射されて戻ってくる関連信号を回収し得る。反射された信号を回収することにより、ピンの入力インピーダンスが他のシングルポート試験数量とともに特徴付けられ得る。別の試験シナリオでは、デジタル信号を導体５０５経由でピンに送り出し、デジタル値をＤＵＴ５０１に格納することができる。格納された後、ＤＵＴ５０１にアクセスして格納されたデジタル値を取り出して導体５０５経由で試験計器５０２に送り返すことができる。次に取り出されたデジタル値を識別して正しい値がＤＵＴ５０１に格納されたか否か決定することができる。
【００６１】
１ポート測定を行うとともに、半導体デバイス試験計器５０２により２ポート試験も行うことができる。たとえば、試験信号を導体５０５経由でピンに注入し、且つ応答信号をＤＵＴ５０１の一以上の他のピンから回収することができる。この応答信号を半導体デバイス試験計器５０２に与えて利得応答、位相応答、及びその他のスループット測定数量などの数量を決定する。
【００６２】
図６を参照する。信号を送り、ＤＵＴ（又は複数のＤＵＴ）の多数のコネクタピンから試験信号を回収するために、半導体デバイス試験計器５０２は、多数のピンと通信できるインターフェースカード６０１を含んでいる。たとえば、インターフェースカード６０１は、試験信号を、たとえば、３２、６４、又は１２８本のピンに送り出し、そして、対応する応答を回収し得る。ピンへの各通信リンクはチャネルと呼ばれる。試験信号を非常に多くのチャネルに与えることにより、多数の試験が同時に行われ得るので試験時間が短縮される。インターフェースカード上に多数のチャネルを設けるとともに、試験計器５０２に多数のインターフェースカードを実装することにより、チャネルの合計数が増加し、それにより試験時間がさらに短縮される。この例では、２枚の追加インターフェースカード６０２及び６０３により多数のインターフェースカードを試験計器５０２に設け得ることが示されている。
【００６３】
各インターフェースカードは、特定の試験機能を果たすための専用集積回路（ＩＣ）チップ（たとえば、特定用途向け集積回路（ＡＳＩＣ））を含んでいる。たとえば、インターフェースカード６０３は、パラメトリック計測ユニット（“ＰＭＵ”）試験及びピンエレクトロニクス（ＰＥ）試験を行うための一以上のＩＣチップを含んでいる。これらの機能を果たすため、一以上のＩＣチップは、ＰＭＵ試験を行うための回路を含むＰＭＵ段６０６及びＰＥ試験を行うための回路を含むＰＥ段６０７を含んでいる。さらに、インターフェースカード６０１及び６０２は、それぞれ、ＰＭＵ及びＰＥ回路を含む一以上のＩＣチップを含んでいる。
【００６４】
一般的にＰＭＵ試験は、ＤＣ電圧又は電流の信号をＤＵＴに与えて入力及び出力インピーダンス、電流漏洩、及びその他の種類のＤＣ性能特性化などの数量を決定することを含んでいる。ＰＥ試験は、ＡＣ試験信号又は波形をＤＵＴ（たとえばＤＵＴ  ５０１）に送ること、及び応答を回収してＤＵＴの性能さらに特性化することを含んでいる。たとえば、ＰＥ段は、ＤＵＴに格納される２進値のベクトルを表すＡＣ試験信号を（ＤＵＴに）送ることができる。これらの２進値が格納された後に、試験計器５０２からＤＵＴにアクセスして正しい２進値が格納されたか否か決定することができる。デジタル信号は、一般的に急峻な電圧遷移を含んでいるので、ＰＥ段の回路は、ＰＭＵ段の回路に比して高速で動作し得る。
【００６５】
ＤＣとＡＣ両方の試験信号をインターフェースカード６０１からＤＵＴ  ５０１に送るために、伝導配線６１０が、インターフェースボードとの信号接続を断続するインターフェースボードコネクタ６１１に接続されている。インターフェースボードコネクタ６１１は、試験計器５０２との間の信号送受を可能にする導体６１２にも接続されている。この例では、導体６１２は、試験計器５０２とＤＵＴのピンの間の両方向信号通過のためにインターフェースコネクタ６１１に接続されている。
【００６６】
この例では、試験計器５０２は、ＰＭＵ制御回路６１４（中でも種々のＰＭＵ段の動作を調整する回路）；ＰＥ制御回路６１５（中でも種々のＰＥ段の動作を調整する回路）；及びネットワーク又はハードウェアワイヤ接続経由で試験コンピュータシステム５０３と通信するネットワークインターフェース６１６を含んでいる。試験器５０１は、この例では、フィールド・プログラマブル・ゲート・アレイ（“ＦＰＧＡ”）半導体デバイスなどのプログラム可能ハードウェア６１７も含んでいる。このハードウェアは、試験計器５０２がＤＵＴ  ５０１に応答するようにプログラム可能である。このプログラム可能ハードウェアを使用してテストパターンを生成する一以上のパターン発生器を実現することができる。やはりこのプログラム可能ハードウェアにおいて実現することができるタイミング発生器は、テストパターンを受け取り、そのテストパターンに基づいてＤＵＴに送られる信号のタイミングを生成するように構成される。ピンエレクトロニクスは、タイミング発生器から信号を受け取り、その信号をＤＵＴに送る。これらの回路要素は、プログラム可能ハードウェアにおいて実現するのではなく、全面的又は部分的に、個別回路要素及び／又は特定用途向け集積回路（ＡＳＩＣ）により実現することもできる。
【００６７】
タイミング発生器は、図１〜４を参照して説明した種類のワンショット回路を含み得る。このワンショット回路は、前述したように入力信号の立ち上がりエッジに応じて制御長の出力パルスを生成するように構成され、それにより試験信号のための適切なタイミングを与えることができる。
【００６８】
この明細書は「試験」及び「試験システム」に関する例示実現について説明したが、本出願において記述されたこのワンショット回路並びに関連回路及び方法は、他の適切なシステムにおいて使用可能であり、且つ本出願において記述された試験システム又は例示試験システムに限られない。
【００６９】
本出願において説明されたように行われる試験は、ハードウェア又はハードウェアとソフトウェアの組み合わせを使用して実行することができる。たとえば、本出願において記述されたシステムのような試験システムは、種々の回路部位に配置される種々のコントローラー及び／又は処理装置を含むことができる。中央コンピュータにより種々のコントローラー又は処理装置間の動作を調整することができる。中央コンピュータ、コントローラー、及び処理装置は、種々のソフトウェアルーチンを実行して試験及び較正の制御と調整を行うことができる。
【００７０】
一以上のコンピュータプログラム製品、たとえば、一以上のデータ処理装置（たとえば、プログラム可能処理装置、コンピュータ、複式コンピュータ、及び／又はプログラム論理部品）による実行のために、又はその動作を制御するために一以上の情報担体（一以上の持続性機械読み取り可能媒体など）中に具体的に具現化された一以上のコンピュータプログラムを使用して、少なくとも部分的に試験を制御することができる。
【００７１】
コンピュータプログラムは、コンパイル言語又はインタープリタ型言語を含む任意の形態のプログラム言語を使用して作成することができ、且つそれは、コンピュータ環境における使用に適する独立型プログラム又はモジュール、コンポーネント、サブルーチン、又はその他の単位を含む任意の形態で展開することができる。コンピュータプログラムは、１つのコンピュータ上に又は１つのサイトに配置されるか又は多数のサイトに分散されてネットワークにより相互接続される多数のコンピュータ上に展開して実行することができる。
【００７２】
試験及び較正の全部又は一部の実行に関する動作は、本出願において記述された機能を果たす一以上のコンピュータプログラムを実行する一以上のプログラム可能処理装置により遂行され得る。試験及び較正のすべて又は一部は、特殊用途論理回路、たとえば、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）により実行することができる。
【００７３】
コンピュータプログラムの実行に適する処理装置は、例示であるが、汎用と特殊用途両方のマイクロプロセッサ及び任意の種類のデジタルコンピュータによる一以上の処理装置を含む。一般的に、処理装置は、読み出し専用記憶領域又はランダムアクセス記憶領域又は両方からの命令及びデータを受け取る。コンピュータ（サーバを含む）の要素は、命令を実行するための一以上の処理装置及び命令及びデータを格納するための一以上の記憶領域装置を含む。一般的に、コンピュータは、データを格納するための大量ＰＣＢ（たとえば、磁気ディスク、磁気光学ディスク、又は光ディスク）のような一以上の機械読み取り可能記憶媒体も含むか、又はそれらと動作可能なように結合されてそれらからデータを受け取るか、又はそれらにデータを転送するか、又はその両方を行う。コンピュータプログラム命令及びデータを具現化するために適する機械読み取り可能記憶媒体は、ほんの一例であるが半導体記憶領域デバイス、たとえば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュ記憶領域デバイス；磁気ディスク、たとえば、内蔵ハードディスク又はリムーバブルディスク；磁気光ディスク；及びＣＤ−ＲＯＭ及び  ＤＶＤ−ＲＯＭを含むすべての形態の非揮発性記憶領域を含む。
【００７４】
本出願において使用される「電気的接続」は、物理的直接接続、又は介在要素を含むがそれにも関わらず電気信号（無線信号を含む）の被接続要素間の通過を可能にする接続を含み得る。本出願において言及される電気回路を含む「接続」は、別段の言及のない限り、「接続」を修飾するために用語「電気的」が使用されるか否かにかかわらず電気的接続であり、且つ必ずしも物理的直接接続ではない。
【００７５】
本出願において記述された種々の実現の諸要素を組み合わせて上記において特に記載されていない他の要素を形成することができる。本出願において記述された構造から、その動作に悪影響を及ぼすことなく、要素を省略することができる。さらに、種々の別々の要素を組み合わせることにより、本出願において記述された機能を果たす一以上の個別要素を得ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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