(57)【特許請求の範囲】
【請求項１】
ｍ（ｍは３以上の自然数）個のレジスタ回路が直列に接続されたシフトレジスタであって、
第（ｎ−１）（ｎは２以上ｍより小さい自然数）段目の前記レジスタ回路の出力信号と、第ｎ段目の前記レジスタ回路の出力信号と、第（ｎ＋１）段目の前記レジスタ回路の出力信号とは、ＯＲ回路に入力され、
前記ＯＲ回路の出力信号と、クロック信号とは、ＮＡＮＤ回路に入力され、
前記ＮＡＮＤ回路の出力信号または前記ＮＡＮＤ回路の出力信号の反転信号を第ｎ段目の前記レジスタ回路のクロック入力部に入力し、
第（ｎ−１）段目の前記レジスタ回路の出力信号を第ｎ段目の前記レジスタ回路の入力部に入力するシフトレジスタ。
【請求項２】
ｍ（ｍは３以上の自然数）個のレジスタ回路が直列に接続されたシフトレジスタであって、
第（ｎ−１）（ｎは２以上ｍより小さい自然数）段目の前記レジスタ回路の出力信号と、第ｎ段目の前記レジスタ回路の出力信号と、第（ｎ＋１）段目の前記レジスタ回路の出力信号とは、ＯＲ回路に入力され、
前記ＯＲ回路の出力信号と、クロック信号とは、ＮＡＮＤ回路に入力され、
前記ＮＡＮＤ回路の出力信号または前記ＮＡＮＤ回路の出力信号の反転信号を第ｎ段目の前記レジスタ回路のクロック入力部に入力し、
第（ｎ−１）段目の前記レジスタ回路の出力信号を第ｎ段目の前記レジスタ回路の入力部に入力し、
第ｎ段目の前記レジスタ回路の情報の書き換えが行われているとき、第１段目の前記レジスタ回路乃至第（ｎ−２）段目の前記レジスタ回路と、第（ｎ＋２）段目の前記レジスタ回路乃至第ｍ段目の前記レジスタ回路とは、保持された情報の書き換えが行われないシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。または、本発明の一態様は、半導体装置の作製方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。例えば、本発明の一態様は、物、方法、もしくは製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、もしくは組成物（コンポジション・オブ・マター）に関する。または、本発明の一態様は、マイクロマシン、表示素子、表示装置、または電子機器に関する。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や半導体回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、記憶装置、および電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、記憶装置、および電子機器なども半導体装置を有する場合がある。
【背景技術】
【０００４】
複数のレジスタ回路を有し、レジスタ回路に保持されたデータがクロック信号に同期して順次遷移するシフトレジスタは、様々な装置に用いられている。例えば、マトリクス状に配置された複数の画素を有する表示装置や、複数の撮像素子を有する撮像装置、複数の記憶素子を有する記憶装置などに用いられている。
【０００５】
また、近年、表示装置および撮像装置の高解像度化や、記憶装置の高容量化が求められている。これに伴い、シフトレジスタに含まれるレジスタ回路が増加し、クロック信号の周波数も高くなっている。このため、シフトレジスタの消費電力が大きくなり、その結果、半導体装置の消費電力も大きくなる。
【０００６】
特許文献１では、動作が不要なレジスタ回路へのクロック信号の供給を停止することで、半導体装置の消費電力を低減する技術思想が示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平３−１４７５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に示されているシフトレジスタでは、各レジスタ回路にクロック信号を供給する配線（以下、「クロック信号線」ともいう。）と、相補クロック信号（反転クロック信号）を供給する配線（以下、「相補クロック信号線」ともいう。）が設けられている。
【０００９】
しかしながら、配線数の増加は、寄生容量の増加による信号の遅延や消費電力の増加、占有面積の増加などを生じやすい。このため、半導体装置の動作速度の向上、消費電力の低減、小型化などの妨げとなる。特に、クロック信号線や相補クロック信号線は引き回し距離が長いため、占有面積の増加などを生じやすい。
【００１０】
また、シフトレジスタの他の例として、図９のシフトレジスタ９００が挙げられる。シフトレジスタ９００では、相補クロック信号線を設けず、クロック信号線９０２から供給されたクロック信号を、インバータ回路９３０を用いて相補クロック信号に変換する。ただし、インバータ回路は、出力信号が変化するときに過渡電流が生じやすい。このため、インバータ回路の増加は消費電力増加の一因となる。
【００１１】
本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。または、本発明の一態様は、動作速度が向上した半導体装置を提供することを課題の一つとする。または、本発明の一態様は、小型化が容易な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、設計の自由度が高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、複数のレジスタ回路が直列に接続されたシフトレジスタであって、ある段（ｉ段目）のレジスタ回路の出力信号は、クロック信号と、１段前（ｉ‐１段目）のレジスタ回路の出力信号と、自段（ｉ段目）のレジスタ回路の出力信号と、１段後（ｉ＋１段目）のレジスタ回路の出力信号により決定されることを特徴とするシフトレジスタである。
【００１３】
または、本発明の一態様は、複数のレジスタ回路が直列に接続されたシフトレジスタであって、レジスタ回路はフリップフロップ回路を有し、ある段（ｉ段目）のレジスタ回路のフリップフロップ回路の動作は、クロック信号と、１段前（ｉ‐１段目）のレジスタ回路の出力信号と、自段（ｉ段目）のレジスタ回路の出力信号と、１段後（ｉ＋１段目）のレジスタ回路の出力信号により決定され、２段以前（ｉ‐１段目よりも前の段、例えばｉ‐２段目、ｉ‐３段目…）のレジスタ回路と、２段以後（ｉ＋１段目よりも後の段、例えばｉ＋２段目、ｉ＋３段目…）のレジスタ回路は、フリップフロップ回路に保持された情報の書き換えが行なわれないことを特徴とするシフトレジスタである。
【００１４】
または、本発明の一態様は、複数のレジスタ回路が直列に接続されたシフトレジスタであって、ある段（ｉ段目）のレジスタ回路の出力信号は、クロック信号と、１段前（ｉ‐１段目）のレジスタ回路の出力信号と、自段（ｉ段目）のレジスタ回路の出力信号により決定されることを特徴とするシフトレジスタである。
【００１５】
または、本発明の一態様は、複数のレジスタ回路が直列に接続されたシフトレジスタであって、レジスタ回路はフリップフロップ回路を有し、ある段（ｉ段目）のレジスタ回路のフリップフロップ回路の動作は、クロック信号と、１段前（ｉ‐１段目）のレジスタ回路の出力信号と、自段（ｉ段目）のレジスタ回路の出力信号により決定され、２段以前（ｉ‐１段目よりも前の段、例えばｉ‐２段目、ｉ‐３段目…）のレジスタ回路と、２段以後（ｉ＋１段目よりも後の段、例えばｉ＋２段目、ｉ＋３段目…）のレジスタ回路は、フリップフロップ回路に保持された情報の書き換えが行なわれないことを特徴とするシフトレジスタである。
【００１６】
または、本発明の一態様は、上記シフトレジスタのいずれかと、表示素子、撮像素子、または記憶素子と、を有することを特徴とする半導体装置である。
【００１７】
または、本発明の一態様は、上記シフトレジスタのいずれかまたは上記半導体装置と、マイク、スピーカ、またはセンサと、を有することを特徴とする電子機器である。
【発明の効果】
【００１８】
本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。または、動作速度が向上した半導体装置を提供することができる。または、小型化が容易な半導体装置を提供することができる。または、設計の自由度が高い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】シフトレジスタの構成例を説明するブロック図。
【図２】シフトレジスタの構成例を説明するブロック図。
【図３】本発明の一態様を説明するタイミングチャート。
【図４】論理回路の構成例を説明する図。
【図５】論理回路の構成例を説明する図。
【図６】論理回路の構成例を説明する図。
【図７】フリップフロップ回路の構成例を説明する図。
【図８】フリップフロップ回路の構成例を説明する図。
【図９】シフトレジスタの従来例を説明するブロック図。
【図１０】シフトレジスタの構成例を説明するブロック図。
【図１１】表示装置の一形態を説明するブロック図及び回路図。
【図１２】表示装置の一形態を説明するブロック図。
【図１３】表示装置の一形態の画素構成の一例を説明する図。
【図１４】表示装置の一形態の画素構成の一例を説明する図。
【図１５】撮像素子または記憶素子の回路の一例を説明する図。
【図１６】半導体装置の一例を説明する図。
【図１７】半導体装置の一例を説明する図。
【図１８】半導体装置の一例を説明する図。
【図１９】半導体装置の一例を説明する図。
【図２０】半導体装置の一例を説明する図。
【図２１】半導体装置の一例を説明する図。
【図２２】半導体装置の一例を説明する図。
【図２３】エネルギーバンド構造を説明する図。
【図２４】半導体装置の一例を説明する図。
【図２５】電子機器の一例を説明する図。
【発明を実施するための形態】
【００２０】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２１】
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、発明の理解を容易とするため、図面等において一部の構成要素の記載を省略する場合がある。
【００２２】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２３】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【００２４】
また、ソース及びドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書等においては、ソース及びドレインの用語は、入れ替えて用いることができるものとする。
【００２５】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【００２６】
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」及び「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２７】
なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
【００２８】
また、本明細書等において、レジストマスクを形成した後にエッチング処理を行う場合は、特段の説明がない限り、レジストマスクは、エッチング処理終了後に除去するものとする。
【００２９】
また、電圧は、ある電位と基準の電位（例えば、接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００３０】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３１】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
【００３２】
なお、「チャネル長」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３３】
なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
【００３４】
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
【００３５】
また、トランジスタのオフ電流は、ソースの電位を基準電位とした時の、ゲートとソース間の電位差（以下、「ゲート電圧」、「Ｖｇ」、または「Ｖｇｓ」ともいう。）に依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。また、トランジスタのオフ電流とは、所定のＶｇｓ、所定の電圧範囲内のＶｇｓ等における電流値を指す場合がある。
【００３６】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるソースとドレイン間に流れる電流（以下、「ドレイン電流」、「Ｉｄ」、または「Ｉｄｓ」ともいう。）が１×１０−９Ａであり、Ｖｇｓが０．１ＶにおけるＩｄｓが１×１０−１３Ａであり、Ｖｇｓが−０．５ＶにおけるＩｄｓが１×１０−１９Ａであり、Ｖｇｓが−０．８ＶにおけるＩｄｓが１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのＩｄｓは、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【００３７】
また、トランジスタのオフ電流は、温度に依存する場合がある。本明細書等において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【００３８】
トランジスタのオフ電流は、ソースの電位を基準電位とした時の、ドレインとソース間の電位差（以下、「ドレイン電圧」、「Ｖｄ」、または「Ｖｄｓ」ともいう。）に依存する場合がある。本明細書等におけるオフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
【００３９】
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」ともいう）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
【００４０】
また、「チャネル幅」とは、例えば、半導体とゲート電極とが重なる領域（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００４１】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００４２】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００４３】
そこで、本明細書等では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書等では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書等では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００４４】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００４５】
（実施の形態１）
図１乃至図７を用いて、本発明の一態様のシフトレジスタ１００の回路構成例と動作例を説明する。
【００４６】
《シフトレジスタ１００の回路構成例》
図１は、ｎ段（ｎは２以上の自然数。）の出力部を有するシフトレジスタ１００の構成例を説明するブロック図である。シフトレジスタ１００は、各段にレジスタ回路１０１を有する。本明細書等では、１段目のレジスタ回路１０１をレジスタ回路１０１＿１、ｎ段目のレジスタ回路１０１をレジスタ回路１０１＿ｎと表記する。また、ｉ段目（ｉは２以上ｎ未満の自然数。）のレジスタ回路１０１をレジスタ回路１０１＿ｉと表記する。レジスタ回路１０１＿１乃至レジスタ回路１０１＿ｎは、順次直列に接続されている。
【００４７】
レジスタ回路１０１は、少なくとも、ＯＲ回路１１０、ＮＡＮＤ回路１２０、ＦＦ回路１４０を有する。本明細書等では、ｉ段目のレジスタ回路１０１＿ｉに含まれるこれらの回路を、ＦＦ回路１４０＿ｉ、ＮＡＮＤ回路１２０＿ｉ、ＯＲ回路１１０＿ｉと表記する。また、図１では、奇数段のレジスタ回路１０１がインバータ回路１３０を有する例を図示している。なお、インバータ回路１３０は、奇数段に設けず偶数段のレジスタ回路１０１に設けてもよい。
【００４８】
ＯＲ回路１１０は３つの入力部と１つの出力部を有する。図４（Ａ）にＯＲ回路１１０の回路記号を例示する。また、図４（Ｂ）にＯＲ回路１１０の回路図を例示する。ＯＲ回路１１０は、第１の入力部Ａ、第２の入力部Ｂ、および第３の入力部Ｃの少なくとも１つにＨ電位が入力された場合に出力部ＹからＨ電位を出力し、第１の入力部Ａ、第２の入力部Ｂ、および第３の入力部Ｃの全てにＬ電位が入力された場合に、出力部ＹからＬ電位を出力する機能を有する。なお、ＯＲ回路１１０は、例えば、図４（Ｃ）、図４（Ｄ）、または図４（Ｅ）に示す回路記号で表すこともできる。
【００４９】
ＮＡＮＤ回路１２０は２つの入力部と１つの出力部を有する。図５（Ａ）にＮＡＮＤ回路１２０の回路記号を例示する。また、図５（Ｂ）にＮＡＮＤ回路１２０の回路図を例示する。ＮＡＮＤ回路１２０は、第１の入力部Ａおよび第２の入力部ＢにＨ電位が入力された場合に出力部ＹからＬ電位を出力し、第１の入力部Ａおよび第２の入力部Ｂの一または両方にＬ電位が入力された場合は出力部ＹからＨ電位を出力する機能を有する。なお、ＮＡＮＤ回路１２０は、例えば、図５（Ｃ）、または図５（Ｄ）に示す回路記号で表すこともできる。
【００５０】
インバータ回路１３０は１つの入力部と１つの出力部を有する。図６（Ａ）にインバータ回路１３０の回路記号を例示する。また、図６（Ｂ）にインバータ回路１３０の回路図を例示する。インバータ回路１３０は、入力部ＡにＨ電位が入力されると出力部ＹからＬ電位を出力し、入力部ＡにＬ電位が入力されると出力部ＹからＨ電位を出力する機能を有する。
【００５１】
なお、ＮＡＮＤ回路１２０の出力部にインバータ回路１３０の入力部を接続することで、ＡＮＤ回路１５０を形成することができる。図６（Ｃ）にＡＮＤ回路１５０の回路記号を例示する。ＡＮＤ回路１５０は、第１の入力部Ａおよび第２の入力部ＢにＨ電位が入力された場合に出力部ＹからＨ電位を出力し、第１の入力部Ａおよび第２の入力部Ｂの一または両方にＬ電位が入力された場合は出力部ＹからＬ電位を出力する機能を有する。
【００５２】
また、本実施の形態では、ＦＦ回路１４０としてＤ型のフリップフロップ（ＤＦＦ：Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ）回路を用いる。ＦＦ回路１４０は、クロック信号入力部ＣＫ、入力部Ｄ、および出力部Ｑを有する。図７（Ａ）にＦＦ回路１４０の回路記号を例示する。また、図７（Ｂ）にＦＦ回路１４０の回路図を例示する。ＦＦ回路１４０は、クロック信号入力部ＣＫにＨ電位が入力されている間、入力部Ｄの情報（電位）が書き込まれ、クロック信号入力部ＣＫに入力される信号がＨ電位からＬ電位に変化すると、次にクロック信号入力部ＣＫにＨ電位が入力されるまで当該情報を保持する機能を有する。また、出力部Ｑからは、ＦＦ回路１４０が保持している情報に基づく信号（Ｈ電位またはＬ電位）が常に出力される。なお、ＦＦ回路１４０は、インバータ回路１４１ａおよびインバータ回路１４１ｂを有する。また、インバータ回路１４１ａの入力部はクロック信号入力部ＣＫと電気的に接続され、インバータ回路１４１ａの出力部はインバータ回路１４１ｂの入力部と電気的に接続されている。
【００５３】
なお、レジスタ回路１０１は、ＲＳ型のフリップフロップ回路、ＪＫ型のフリップフロップ回路、Ｔ型のフリップフロップ回路、またはラッチ回路などを用いて構成することも可能である。
【００５４】
ＯＲ回路１１０、ＮＡＮＤ回路１２０、インバータ回路１３０、およびＦＦ回路１４０などの回路は、ｎチャネル型のトランジスタおよび／またはｐチャネル型のトランジスタを適宜組み合わせて実現できる。
【００５５】
図１のブロック図を用いた説明を続ける。１段目のレジスタ回路１０１＿１において、ＮＡＮＤ回路１２０＿１の第１の入力部は配線１０２と電気的に接続される。また、ＮＡＮＤ回路１２０＿１の第２の入力部はＯＲ回路１１０＿１の出力部と電気的に接続される。ＮＡＮＤ回路１２０＿１の出力部はインバータ回路１３０＿１の入力部と電気的に接続され、インバータ回路１３０＿１の出力部はＦＦ回路１４０＿１のクロック信号入力部ＣＫと電気的に接続される。また、ＦＦ回路１４０＿１の入力部Ｄは配線１０３およびＯＲ回路１１０＿１の第１の入力部と電気的に接続される。ＦＦ回路１４０＿１の出力部ＱはＯＲ回路１１０＿１の第２の入力部と電気的に接続される。また、ＦＦ回路１４０＿１の出力部Ｑからは出力信号ＯＵＴ＿１が出力される。また、ＯＲ回路１１０＿１の第３の入力部は、２段目のレジスタ回路１０１＿２が有するＦＦ回路１４０＿２の出力部Ｑと電気的に接続される。
【００５６】
配線１０２はクロック信号ＣＬＫ供給手段と電気的に接続され（図示せず。）、クロック信号ＣＬＫを供給する機能を有する。配線１０３はスタートパルス信号ＳＰ供給手段と電気的に接続され（図示せず。）配線１０３はスタートパルス信号ＳＰを供給する機能を有する。
【００５７】
また、ｉが偶数である場合、ｉ段目のレジスタ回路１０１＿ｉにおいて、ＮＡＮＤ回路１２０＿ｉの第１の入力部は配線１０２と電気的に接続され、ＮＡＮＤ回路１２０＿ｉの第２の入力部はＯＲ回路１１０＿ｉの出力部と電気的に接続される。ＮＡＮＤ回路１２０＿ｉの出力部はＦＦ回路１４０＿ｉのクロック信号入力部ＣＫと電気的に接続される。また、ＦＦ回路１４０＿ｉの入力部ＤはＯＲ回路１１０＿ｉの第１の入力部と電気的に接続され、かつ、１段前のレジスタ回路１０１＿ｉ−１が有するＯＲ回路１１０＿ｉ−１の第２の入力部と電気的に接続される。ＦＦ回路１４０＿ｉの出力部ＱはＯＲ回路１１０＿ｉの第２の入力部と電気的に接続される。また、ＦＦ回路１４０＿ｉの出力部Ｑは１段前のレジスタ回路１０１＿ｉ−１が有するＯＲ回路１１０＿ｉ−１の第３の入力部と電気的に接続される。ＦＦ回路１４０＿ｉの出力部Ｑからは出力信号ＯＵＴ＿ｉが出力される。また、ＯＲ回路１１０＿ｉの第３の入力部は、１段後のレジスタ回路１０１＿ｉ＋１が有するＦＦ回路１４０＿ｉ＋１の出力部Ｑと電気的に接続される。
【００５８】
また、ｉが３以上の奇数である場合、ｉ段目のレジスタ回路１０１＿ｉにおいて、ＮＡＮＤ回路１２０＿ｉの第１の入力部は配線１０２と電気的に接続され、ＮＡＮＤ回路１２０＿ｉの第２の入力部はＯＲ回路１１０＿ｉの出力部と電気的に接続される。ＮＡＮＤ回路１２０＿ｉの出力部はインバータ回路１３０＿ｉの入力部と電気的に接続され、インバータ回路１３０＿ｉの出力部はＦＦ回路１４０＿ｉのクロック信号入力部ＣＫと電気的に接続される。また、ＦＦ回路１４０＿ｉの入力部ＤはＯＲ回路１１０＿ｉの第１の入力部と電気的に接続され、かつ、１段前のレジスタ回路１０１＿ｉ−１が有するＯＲ回路１１０＿ｉ−１の第２の入力部と電気的に接続される。ＦＦ回路１４０＿ｉの出力部ＱはＯＲ回路１１０＿ｉの第２の入力部と電気的に接続される。また、ＦＦ回路１４０＿ｉの出力部Ｑは１段前のレジスタ回路１０１＿ｉ−１が有するＯＲ回路１１０＿ｉ−１の第３の入力部と電気的に接続される。ＦＦ回路１４０＿ｉの出力部Ｑからは出力信号ＯＵＴ＿ｉが出力される。また、ＯＲ回路１１０＿ｉの第３の入力部は、１段後のレジスタ回路１０１＿ｉ＋１が有するＦＦ回路１４０＿ｉ＋１の出力部Ｑと電気的に接続される。
【００５９】
また、ｎ段目のレジスタ回路１０１＿ｎに１段後の出力信号を入力するために、ダミー回路として、ｎ＋１段目にレジスタ回路１０１＿ｄを設ける（図２（Ａ）および図２（Ｂ）参照。）。ｎが偶数である場合、レジスタ回路１０１＿ｄは奇数段のレジスタ回路１０１と同様に、ＯＲ回路１１０＿ｄ、ＮＡＮＤ回路１２０＿ｄ、インバータ回路１３０＿ｄ、ＦＦ回路１４０＿ｄを有する。ｎが奇数である場合、レジスタ回路１０１＿ｄは偶数段のレジスタ回路１０１と同様に、ＯＲ回路１１０＿ｄ、ＮＡＮＤ回路１２０＿ｄ、ＦＦ回路１４０＿ｄを有する。なお、図２（Ａ）および図２（Ｂ）は、ｎが偶数である場合のレジスタ回路１０１＿ｄの構成例を示している。
【００６０】
また、ＦＦ回路１４０＿ｄの出力信号は、ＯＲ回路１１０＿ｎの第３の入力部と、ＯＲ回路１１０＿ｄの第２の入力部に入力される。また、ＯＲ回路１１０＿ｄの第１の入力部に出力信号ＯＵＴ＿ｎが入力される。
【００６１】
ＯＲ回路１１０＿ｄの第３の入力部にはＶＳＳが入力される。図２（Ａ）に示すように、ＯＲ回路１１０＿ｄの第３の入力部に直接ＶＳＳを供給しても良いし、図２（Ｂ）に示すように、ＶＳＳ供給回路１０５を介してＶＳＳを供給してもよい。ＶＳＳ供給回路１０５を用いることで、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）などによるレジスタ回路１０１＿ｄの損傷を防ぎ、シフトレジスタ１００の信頼性を高めることができる。
【００６２】
《シフトレジスタ１００の動作例》
シフトレジスタ１００の動作例について図１のブロック図および図３のタイミングチャートを用いて説明する。本実施の形態では、初期状態として、シフトレジスタ１００が有する全てのＦＦ回路１４０がＬ電位に相当する情報を保持しており、出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ＿ｎが全てＬ電位であるとする。また、本実施の形態では、時刻Ｔ１乃至時刻Ｔ６までのレジスタ回路１０１＿１乃至レジスタ回路１０１＿４の動作について説明する。
【００６３】
〔時刻Ｔ１〕
〈レジスタ回路１０１＿１〉
時刻Ｔ１において、ＯＲ回路１１０＿１の第１の入力部に配線１０３を介してスタートパルス信号ＳＰ（Ｈ電位）が入力され、ＯＲ回路１１０＿１からＨ電位が出力される。また、クロック信号ＣＬＫがＬ電位からＨ電位に変化して、ＮＡＮＤ回路１２０＿１の第１の入力部にＨ電位が入力される。ＮＡＮＤ回路１２０＿１の第２の入力部には、ＯＲ回路１１０＿１の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿１からＬ電位が出力される。ＮＡＮＤ回路１２０＿１の出力信号（Ｌ電位）はインバータ回路１３０＿１に入力されて、インバータ回路１３０＿１からＨ電位が出力される。インバータ回路１３０＿１の出力信号はＦＦ回路１４０＿１のクロック信号入力部ＣＫに入力される。
【００６４】
ＦＦ回路１４０＿１のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿１に保持される。ＦＦ回路１４０＿１の入力部Ｄにはスタートパルス信号ＳＰ（Ｈ電位）が入力されるので、ＦＦ回路１４０＿１にＨ電位に相当する情報が保持される。また、ＦＦ回路１４０＿１の出力部ＱからＦＦ回路１４０＿１に保持された情報に相当する信号が出力される。よって、出力信号ＯＵＴ＿１はＨ電位となる。また、ＦＦ回路１４０＿１の出力信号（出力信号ＯＵＴ＿１）は、ＯＲ回路１１０＿１の第２の入力部に入力されるため、時刻Ｔ２までの間に配線１０３の電位がＬ電位になっても、ＯＲ回路１１０＿１からＨ電位が出力される。
【００６５】
〈レジスタ回路１０１＿２〉
時刻Ｔ１において、ＯＲ回路１１０＿２の第１の入力部に１段前の出力信号ＯＵＴ＿１（Ｈ電位）が入力される。よって、第２の入力部および第３の入力部の状態にかかわらず、ＯＲ回路１１０＿２からＨ電位が出力される。ＮＡＮＤ回路１２０＿２の第１の入力部にクロック信号ＣＬＫ（Ｈ電位）が入力され、第２の入力部にＯＲ回路１１０＿２の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿２からＬ電位が出力される。ＦＦ回路１４０＿２のクロック信号入力部ＣＫにはＮＡＮＤ回路１２０＿２の出力信号（Ｌ電位）が入力される。ＦＦ回路１４０＿２の入力部Ｄには出力信号ＯＵＴ＿１（Ｈ電位）が入力されるが、クロック信号入力部ＣＫに入力された信号（ＮＡＮＤ回路１２０＿２の出力信号）がＬ電位であるため、ＦＦ回路１４０＿２に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿２はＬ電位のままである。
【００６６】
〈レジスタ回路１０１＿３〉
時刻Ｔ１において、ＯＲ回路１１０＿３の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿３からＬ電位が出力される。ＮＡＮＤ回路１２０＿３の第１の入力部にクロック信号ＣＬＫ（Ｈ電位）が入力され、第２の入力部にＯＲ回路１１０＿３の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿３からＨ電位が出力される。ＮＡＮＤ回路１２０＿３の出力信号は、インバータ回路１３０＿３で反転され、反転された信号（Ｌ電位）がＦＦ回路１４０＿３のクロック信号入力部ＣＫに入力される。このため、ＦＦ回路１４０＿３に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿３はＬ電位のままである。
【００６７】
〈レジスタ回路１０１＿４〉
時刻Ｔ１において、ＯＲ回路１１０＿４の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿４からＬ電位が出力される。ＮＡＮＤ回路１２０＿４の第１の入力部にクロック信号ＣＬＫ（Ｈ電位）が入力され、第２の入力部にＯＲ回路１１０＿４の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿４からＨ電位が出力される。ＦＦ回路１４０＿４のクロック信号入力部ＣＫに入力された信号（ＮＡＮＤ回路１２０＿４の出力信号）がＨ電位であるため、ＦＦ回路１４０＿４には入力部Ｄに入力された信号に相当する情報が保持される。ここで、入力部Ｄには１段前の出力信号ＯＵＴ＿３（Ｌ電位）が入力されるため、ＦＦ回路１４０＿４に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿４はＬ電位のままである。
【００６８】
〔時刻Ｔ２〕
〈レジスタ回路１０１＿１〉
時刻Ｔ２において、ＯＲ回路１１０＿１の第２の入力部に出力信号ＯＵＴ＿１（Ｈ電位）が入力されている。よって、第１の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿１からＨ電位が出力される。また、クロック信号ＣＬＫがＨ電位からＬ電位に変化して、ＮＡＮＤ回路１２０＿１の第１の入力部にＬ電位が入力される。ＮＡＮＤ回路１２０＿１の第２の入力部には、ＯＲ回路１１０＿１の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿１からＨ電位が出力される。ＮＡＮＤ回路１２０＿１の出力信号（Ｈ電位）はインバータ回路１３０＿１に入力されて、インバータ回路１３０＿１からＬ電位が出力される。インバータ回路１３０＿１の出力信号（Ｌ電位）はＦＦ回路１４０＿１のクロック信号入力部ＣＫに入力される。よって、ＦＦ回路１４０＿１に保持される情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿１はＨ電位のままである。
【００６９】
〈レジスタ回路１０１＿２〉
時刻Ｔ２において、ＯＲ回路１１０＿２の第１の入力部に１段前の出力信号ＯＵＴ＿１（Ｈ電位）が入力されている。よって、第２の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿２からＨ電位が出力される。ＮＡＮＤ回路１２０＿２の第１の入力部にクロック信号ＣＬＫ（Ｌ電位）が入力され、第２の入力部にＯＲ回路１１０＿２の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿２からＨ電位が出力される。ＦＦ回路１４０＿２のクロック信号入力部ＣＫにはＮＡＮＤ回路１２０＿２の出力信号が入力される。ＦＦ回路１４０＿２の入力部Ｄには出力信号ＯＵＴ＿１（Ｈ電位）が入力される。クロック信号入力部ＣＫに入力された信号（ＮＡＮＤ回路１２０＿２の出力信号）がＨ電位に変化したため、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿２に保持される。また、ＦＦ回路１４０＿２の出力部ＱからＦＦ回路１４０＿２に保持された情報に相当する信号（Ｈ電位）が出力される。よって、出力信号ＯＵＴ＿２がＨ電位となる。また、ＦＦ回路１４０＿２の出力信号（出力信号ＯＵＴ＿２）が、ＯＲ回路１１０＿２の第２の入力部に入力される。
【００７０】
〈レジスタ回路１０１＿３〉
時刻Ｔ２において、ＯＲ回路１１０＿３の第１の入力部に１段前の出力信号ＯＵＴ＿２（Ｈ電位）が入力される。よって、第２の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿３からＨ電位が出力される。ＮＡＮＤ回路１２０＿３の第１の入力部にクロック信号ＣＬＫ（Ｌ電位）が入力され、第２の入力部にＯＲ回路１１０＿３の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿３からＨ電位が出力される。ＮＡＮＤ回路１２０＿３の出力信号（Ｈ電位）は、インバータ回路１３０＿３で反転され、反転された信号（Ｌ電位）がＦＦ回路１４０＿３のクロック信号入力部ＣＫに入力される。ＦＦ回路１４０＿３の入力部Ｄには出力信号ＯＵＴ＿２（Ｈ電位）が入力されるが、クロック信号入力部ＣＫに入力された信号がＬ電位であるため、ＦＦ回路１４０＿３に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿３はＬ電位のままである。
【００７１】
〈レジスタ回路１０１＿４〉
時刻Ｔ２において、ＯＲ回路１１０＿４の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿４からＬ電位が出力される。ＮＡＮＤ回路１２０＿４の第１の入力部にクロック信号ＣＬＫ（Ｌ電位）が入力され、第２の入力部にＯＲ回路１１０＿４の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿４からＨ電位が出力される。ＦＦ回路１４０＿４のクロック信号入力部ＣＫに入力された信号（ＮＡＮＤ回路１２０＿４の出力信号）がＨ電位であるため、ＦＦ回路１４０＿４には入力部Ｄに入力された信号に相当する情報が保持される。ここで、入力部Ｄには１段前の出力信号ＯＵＴ＿３（Ｌ電位）が入力されるため、ＦＦ回路１４０＿４に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿４はＬ電位のままである。
【００７２】
〔時刻Ｔ３〕
〈レジスタ回路１０１＿１〉
時刻Ｔ３において、ＯＲ回路１１０＿１の第３の入力部に１段後の出力信号ＯＵＴ＿２（Ｈ電位）が入力される。よって、第１の入力部および第２の入力部の状態にかかわらずＯＲ回路１１０＿１からＨ電位が出力される。また、クロック信号ＣＬＫがＬ電位からＨ電位に変化して、ＮＡＮＤ回路１２０＿１の第１の入力部にＨ電位が入力される。ＮＡＮＤ回路１２０＿１の第２の入力部には、ＯＲ回路１１０＿１の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿１からＬ電位が出力される。ＮＡＮＤ回路１２０＿１の出力信号はインバータ回路１３０＿１に入力されて、インバータ回路１３０＿１からＨ電位が出力される。インバータ回路１３０＿１の出力信号（Ｈ電位）がＦＦ回路１４０＿１のクロック信号入力部ＣＫに入力される。
【００７３】
ＦＦ回路１４０＿１のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿１に保持される。ＦＦ回路１４０＿１の入力部ＤにはＬ電位が入力されているので、ＦＦ回路１４０＿１にＬ電位に相当する情報が保持される。また、ＦＦ回路１４０＿１の出力部ＱからＦＦ回路１４０＿１に保持された情報に相当する信号（Ｌ電位）出力される。よって、出力信号ＯＵＴ＿１がＬ電位となる。また、ＦＦ回路１４０＿１の出力信号（出力信号ＯＵＴ＿１）が、ＯＲ回路１１０＿１の第２の入力部に入力される。
【００７４】
〈レジスタ回路１０１＿２〉
時刻Ｔ３において、ＯＲ回路１１０＿２の第２の入力部に出力信号ＯＵＴ＿２（Ｈ電位）が入力されているため、第１の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿２からＨ電位が出力される。また、クロック信号ＣＬＫがＬ電位からＨ電位に変化して、ＮＡＮＤ回路１２０＿２の第１の入力部にＨ電位が入力される。ＮＡＮＤ回路１２０＿２の第２の入力部には、ＯＲ回路１１０＿２の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿２からＬ電位が出力される。ＮＡＮＤ回路１２０＿２の出力信号（Ｌ電位）はＦＦ回路１４０＿２のクロック信号入力部ＣＫに入力される。よって、ＦＦ回路１４０＿２に保持される情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿２はＨ電位のままである。
【００７５】
〈レジスタ回路１０１＿３〉
時刻Ｔ３において、ＯＲ回路１１０＿３の第１の入力部に出力信号ＯＵＴ＿２（Ｈ電位）が入力されているため、第２の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿３からＨ電位が出力される。ＮＡＮＤ回路１２０＿３の第１の入力部にクロック信号ＣＬＫ（Ｈ電位）が入力され、第２の入力部にＯＲ回路１１０＿３の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿３からＬ電位が出力される。ＮＡＮＤ回路１２０＿３の出力信号（Ｌ電位）は、インバータ回路１３０＿３で反転され、反転された信号（Ｈ電位）がＦＦ回路１４０＿３のクロック信号入力部ＣＫに入力される。クロック信号入力部ＣＫにＨ電位が入力されたため、入力部Ｄに入力された信号（１段前の出力信号ＯＵＴ＿２）に相当する情報がＦＦ回路１４０＿３に保持される。また、ＦＦ回路１４０＿３の出力部ＱからＦＦ回路１４０＿３に保持された情報に相当する信号（Ｈ電位）が出力される。よって、出力部ＱからＨ電位が出力され、出力信号ＯＵＴ＿３がＨ電位となる。また、ＦＦ回路１４０＿３の出力信号（出力信号ＯＵＴ＿３）が、ＯＲ回路１１０＿３の第２の入力部に入力される。
【００７６】
〈レジスタ回路１０１＿４〉
時刻Ｔ３において、ＯＲ回路１１０＿４の第１の入力部に１段前の出力信号ＯＵＴ＿３（Ｈ電位）が入力されているため、第２の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿４からＨ電位が出力される。ＮＡＮＤ回路１２０＿４の第１の入力部にクロック信号ＣＬＫ（Ｈ電位）が入力され、第２の入力部にＯＲ回路１１０＿４の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿４からＬ電位が出力される。ＦＦ回路１４０＿４のクロック信号入力部ＣＫにはＮＡＮＤ回路１２０＿４の出力信号が入力される。ＦＦ回路１４０＿４の入力部Ｄには１段前の出力信号ＯＵＴ＿３（Ｈ電位）が入力されるが、クロック信号入力部ＣＫに入力された信号（ＮＡＮＤ回路１２０＿４の出力信号）がＬ電位であるため、ＦＦ回路１４０＿４に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿４はＬ電位のままである。
【００７７】
〔時刻Ｔ４〕
〈レジスタ回路１０１＿１〉
時刻Ｔ４において、ＯＲ回路１１０＿１の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿１からＬ電位が出力される。ＮＡＮＤ回路１２０＿１の第１の入力部にクロック信号ＣＬＫ（Ｌ電位）が入力され、第２の入力部にＯＲ回路１１０＿１の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿１からＨ電位が出力される。ＮＡＮＤ回路１２０＿１の出力信号（Ｈ電位）は、インバータ回路１３０＿１で反転され、反転された信号（Ｌ電位）がＦＦ回路１４０＿１のクロック信号入力部ＣＫに入力される。クロック信号入力部ＣＫに入力された信号がＬ電位であるため、ＦＦ回路１４０＿１に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿１はＬ電位のままである。
【００７８】
〈レジスタ回路１０１＿２〉
時刻Ｔ４において、ＯＲ回路１１０＿２の第３の入力部に１段後の出力信号ＯＵＴ＿３（Ｈ電位）が入力されているため、第１の入力部および第２の入力部の状態にかかわらずＯＲ回路１１０＿２からＨ電位が出力される。また、クロック信号ＣＬＫがＨ電位からＬ電位に変化して、ＮＡＮＤ回路１２０＿２の第１の入力部にＬ電位が入力される。ＮＡＮＤ回路１２０＿２の第２の入力部には、ＯＲ回路１１０＿２の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿２からＨ電位が出力される。ＮＡＮＤ回路１２０＿２の出力信号はＦＦ回路１４０＿２のクロック信号入力部ＣＫに入力される。
【００７９】
ＦＦ回路１４０＿２のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿２に保持される。ＦＦ回路１４０＿２の入力部Ｄには１段前の出力信号ＯＵＴ＿１（Ｌ電位）が入力されているので、ＦＦ回路１４０＿２にＬ電位に相当する情報が保持される。また、ＦＦ回路１４０＿２の出力部ＱからＦＦ回路１４０＿２に保持された情報に相当する信号（Ｌ電位）出力される。よって、出力信号ＯＵＴ＿２がＬ電位となる。また、ＦＦ回路１４０＿２の出力信号（出力信号ＯＵＴ＿２）は、ＯＲ回路１１０＿２の第２の入力部に入力される。
【００８０】
〈レジスタ回路１０１＿３〉
時刻Ｔ４において、ＯＲ回路１１０＿３の第２の入力部に出力信号ＯＵＴ＿３（Ｈ電位）が入力されているため、第１の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿３からＨ電位が出力される。また、クロック信号ＣＬＫがＨ電位からＬ電位に変化して、ＮＡＮＤ回路１２０＿３の第１の入力部にＬ電位が入力される。ＮＡＮＤ回路１２０＿３の第２の入力部には、ＯＲ回路１１０＿３の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿３からＨ電位が出力される。ＮＡＮＤ回路１２０＿３の出力信号（Ｈ電位）は、インバータ回路１３０＿３で反転され、反転された信号（Ｌ電位）がＦＦ回路１４０＿３のクロック信号入力部ＣＫに入力される。よって、ＦＦ回路１４０＿３に保持される情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿３はＨ電位のままである。
【００８１】
〈レジスタ回路１０１＿４〉
時刻Ｔ４において、ＯＲ回路１１０＿４の第１の入力部に１段前の出力信号ＯＵＴ＿３（Ｈ電位）が入力されているため、第２の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿４からＨ電位が出力される。ＮＡＮＤ回路１２０＿４の第１の入力部にクロック信号ＣＬＫ（Ｌ電位）が入力され、第２の入力部にＯＲ回路１１０＿４の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿４からＨ電位が出力される。ＦＦ回路１４０＿４のクロック信号入力部ＣＫにはＮＡＮＤ回路１２０＿４の出力が入力される。ＦＦ回路１４０＿４の入力部Ｄには１段前の出力信号ＯＵＴ＿３（Ｈ電位）が入力される。クロック信号入力部ＣＫにＨ電位が入力されたため、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿４に保持される。また、ＦＦ回路１４０＿４の出力部ＱからＦＦ回路１４０＿４に保持された情報に相当する信号が出力される。よって、出力部ＱからＨ電位が出力され、出力信号ＯＵＴ＿４がＨ電位となる。また、ＦＦ回路１４０＿４の出力信号（出力信号ＯＵＴ＿４）は、ＯＲ回路１１０＿４の第２の入力部に入力される。
【００８２】
〔時刻Ｔ５〕
〈レジスタ回路１０１＿１〉
時刻Ｔ５において、ＯＲ回路１１０＿１の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿１からＬ電位が出力される。ＮＡＮＤ回路１２０＿１の第１の入力部にクロック信号ＣＬＫ（Ｈ電位）が入力され、第２の入力部にＯＲ回路１１０＿１の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿１からＨ電位が出力される。ＮＡＮＤ回路１２０＿１の出力信号（Ｈ電位）は、インバータ回路１３０＿１で反転され、反転された信号（Ｌ電位）がＦＦ回路１４０＿１のクロック信号入力部ＣＫに入力される。クロック信号入力部ＣＫに入力された信号がＬ電位であるため、ＦＦ回路１４０＿１に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿１はＬ電位のままである。
【００８３】
〈レジスタ回路１０１＿２〉
時刻Ｔ５において、ＯＲ回路１１０＿２の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿２からＬ電位が出力される。ＮＡＮＤ回路１２０＿２の第１の入力部にクロック信号ＣＬＫ（Ｈ電位）が入力され、第２の入力部にＯＲ回路１１０＿２の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿２からＨ電位が出力される。ＮＡＮＤ回路１２０＿２の出力信号（Ｈ電位）が、ＦＦ回路１４０＿２のクロック信号入力部ＣＫに入力される。ＦＦ回路１４０＿２のクロック信号入力部ＣＫには、時刻Ｔ４から引き続きＨ電位が入力される。また、ＦＦ回路１４０＿２の入力部Ｄには、時刻Ｔ４から引き続きＬ電位が入力されている。よって、ＦＦ回路１４０＿２に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿２はＬ電位のままである。
【００８４】
〈レジスタ回路１０１＿３〉
時刻Ｔ５において、ＯＲ回路１１０＿３の第３の入力部に１段後の出力信号ＯＵＴ＿４（Ｈ電位）が入力される。よって、第１の入力部および第２の入力部の状態にかかわらずＯＲ回路１１０＿３からＨ電位が出力される。また、クロック信号ＣＬＫがＬ電位からＨ電位に変化して、ＮＡＮＤ回路１２０＿３の第１の入力部にＨ電位が入力される。ＮＡＮＤ回路１２０＿３の第２の入力部には、ＯＲ回路１１０＿３の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿３からＬ電位が出力される。ＮＡＮＤ回路１２０＿３の出力信号（Ｌ電位）はインバータ回路１３０＿３に入力されて、インバータ回路１３０＿３からＨ電位が出力される。インバータ回路１３０＿３の出力信号（Ｈ電位）がＦＦ回路１４０＿３のクロック信号入力部ＣＫに入力される。
【００８５】
ＦＦ回路１４０＿３のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿３に保持される。ＦＦ回路１４０＿３の入力部Ｄには１段前の出力信号ＯＵＴ＿２（Ｌ電位）が入力されている。よって、ＦＦ回路１４０＿３にＬ電位に相当する情報が保持される。また、ＦＦ回路１４０＿３の出力部ＱからＦＦ回路１４０＿３に保持された情報に相当する信号（Ｌ電位）出力される。よって、出力信号ＯＵＴ＿３がＬ電位となる。また、ＦＦ回路１４０＿３の出力信号（出力信号ＯＵＴ＿３）が、ＯＲ回路１１０＿３の第２の入力部に入力される。
【００８６】
〈レジスタ回路１０１＿４〉
時刻Ｔ５において、ＯＲ回路１１０＿４の第２の入力部に出力信号ＯＵＴ＿４（Ｈ電位）が入力されているため、第１の入力部および第３の入力部の状態にかかわらずＯＲ回路１１０＿４からＨ電位が出力される。また、クロック信号ＣＬＫがＬ電位からＨ電位に変化して、ＮＡＮＤ回路１２０＿４の第１の入力部にＨ電位が入力される。ＮＡＮＤ回路１２０＿４の第２の入力部には、ＯＲ回路１１０＿４の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿４からＬ電位が出力される。ＮＡＮＤ回路１２０＿４の出力信号（Ｌ電位）はＦＦ回路１４０＿４のクロック信号入力部ＣＫに入力される。よって、ＦＦ回路１４０＿４に保持される情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿４はＨ電位のままである。
【００８７】
〔時刻Ｔ６〕
〈レジスタ回路１０１＿１〉
時刻Ｔ６において、ＯＲ回路１１０＿１の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿１からＬ電位が出力される。ＮＡＮＤ回路１２０＿１の第１の入力部にクロック信号ＣＬＫ（Ｌ電位）が入力され、第２の入力部にＯＲ回路１１０＿１の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿１からＨ電位が出力される。ＮＡＮＤ回路１２０＿１の出力信号（Ｈ電位）は、インバータ回路１３０＿１で反転され、反転された信号（Ｌ電位）がＦＦ回路１４０＿１のクロック信号入力部ＣＫに入力される。クロック信号入力部ＣＫに入力された信号がＬ電位であるため、ＦＦ回路１４０＿１に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿１はＬ電位のままである。
【００８８】
〈レジスタ回路１０１＿２〉
時刻Ｔ６において、ＯＲ回路１１０＿２の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿２からＬ電位が出力される。ＮＡＮＤ回路１２０＿２の第１の入力部にクロック信号ＣＬＫ（Ｌ電位）が入力され、第２の入力部にＯＲ回路１１０＿２の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿２からＨ電位が出力される。ＮＡＮＤ回路１２０＿２の出力信号（Ｈ電位）は、ＦＦ回路１４０＿２のクロック信号入力部ＣＫに入力される。ＦＦ回路１４０＿２のクロック信号入力部ＣＫに入力された信号は、時刻Ｔ４から引き続きＨ電位であるため、ＦＦ回路１４０＿２に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿２はＬ電位のままである。
【００８９】
〈レジスタ回路１０１＿３〉
時刻Ｔ６において、ＯＲ回路１１０＿３の第１の入力部乃至第３の入力部にはＬ電位が入力され、ＯＲ回路１１０＿３からＬ電位が出力される。ＮＡＮＤ回路１２０＿３の第１の入力部にクロック信号ＣＬＫ（Ｌ電位）が入力され、第２の入力部にＯＲ回路１１０＿３の出力信号（Ｌ電位）が入力される。よって、ＮＡＮＤ回路１２０＿３からＨ電位が出力される。ＮＡＮＤ回路１２０＿３の出力信号（Ｈ電位）は、インバータ回路１３０＿３で反転され、反転された信号（Ｌ電位）がＦＦ回路１４０＿３のクロック信号入力部ＣＫに入力される。クロック信号入力部ＣＫに入力された信号がＬ電位であるため、ＦＦ回路１４０＿３に保持されている情報は変化せず、出力部Ｑの出力信号も変化しない。よって、出力信号ＯＵＴ＿３はＬ電位のままである。
【００９０】
〈レジスタ回路１０１＿４〉
時刻Ｔ６において、ＯＲ回路１１０＿４の第３の入力部に１段後の出力信号ＯＵＴ＿５（Ｈ電位）が入力されているため（図示せず。）、第１の入力部および第２の入力部の状態にかかわらずＯＲ回路１１０＿４からＨ電位が出力される。また、クロック信号ＣＬＫがＨ電位からＬ電位に変化して、ＮＡＮＤ回路１２０＿４の第１の入力部にＬ電位が入力される。ＮＡＮＤ回路１２０＿４の第２の入力部には、ＯＲ回路１１０＿４の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿４からＨ電位が出力される。ＮＡＮＤ回路１２０＿４の出力信号（Ｈ電位）はＦＦ回路１４０＿４のクロック信号入力部ＣＫに入力される。
【００９１】
ＦＦ回路１４０＿４のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿４に保持される。ＦＦ回路１４０＿４の入力部Ｄには１段前の出力信号ＯＵＴ＿３（Ｌ電位）が入力されているので、ＦＦ回路１４０＿４にＬ電位に相当する情報が保持される。また、ＦＦ回路１４０＿４の出力部ＱからＦＦ回路１４０＿４に保持された情報に相当する信号（Ｌ電位）出力される。よって、出力信号ＯＵＴ＿４がＬ電位となる。また、ＦＦ回路１４０＿４の出力信号（出力信号ＯＵＴ＿４）が、ＯＲ回路１１０＿４の第２の入力部に入力される。
【００９２】
上記動作をｎ段目のレジスタ回路１０１まで繰り返し行なうことにより、シフトレジスタ１００を動作させることができる。
【００９３】
このように、１段目のレジスタ回路１０１＿１では、スタートパルス信号ＳＰと、１段目の出力信号である出力信号ＯＵＴ＿１と、２段目の出力信号である出力信号ＯＵＴ＿２と、クロック信号ＣＬＫによりＦＦ回路１４０＿１の動作が決定される。
【００９４】
また、ｉ段目のレジスタ回路１０１＿ｉでは、１段前（ｉ−１段目）の出力信号である出力信号ＯＵＴ＿ｉ−１と、ｉ段目の出力信号である出力信号ＯＵＴ＿ｉと、１段後（ｉ＋１段）の出力信号である出力信号ＯＵＴ＿ｉ＋１と、クロック信号ＣＬＫによりＦＦ回路１４０＿ｉの動作が決定される。
【００９５】
また、ｎ段目のレジスタ回路１０１＿ｎでは、１段前（ｎ−１段目）の出力信号である出力信号ＯＵＴ＿ｎ−１と、ｎ段目の出力信号である出力信号ＯＵＴ＿ｎと、１段後（ｎ＋１段目）のダミー回路１０１＿ｄの出力信号である出力信号ＯＵＴ＿ｄと、クロック信号ＣＬＫによりＦＦ回路１４０＿ｎの動作が決定される。
【００９６】
各段に含まれるＦＦ回路１４０は、１段前、自段、および１段後の出力信号ＯＵＴからＨ電位が出力される期間のみ書き換え動作が行われ、その他の期間では書き換え動作は行われない。
【００９７】
具体的には、上記のその他の期間では、奇数段のレジスタ回路１０１が有するインバータ回路１３０から常にＬ電位が出力され、出力信号が反転しない。このため、インバータ回路１３０において過渡電流が生じず、シフトレジスタ１００の消費電力を軽減することができる。
【００９８】
また、上記のその他の期間では、奇数段のＦＦ回路１４０のクロック信号入力部ＣＫには常にＬ電位が入力され、奇数段のＦＦ回路１４０に保持する情報の書き換えは行なわれない。よって、シフトレジスタ１００の消費電力を低減することができる。
【００９９】
また、上記のその他の期間では、偶数段のＦＦ回路１４０のクロック信号入力部ＣＫには常にＨ電位が入力されるが、ＦＦ回路１４０の入力部ＤにＬ電位が入力されているため、偶数段のＦＦ回路１４０に保持する情報の書き換えは行なわれない。よって、シフトレジスタ１００の消費電力を低減することができる。
【０１００】
《シフトレジスタ１００動作時の過渡電流について》
このように、シフトレジスタ１００のレジスタ回路１０１に含まれるインバータ回路は、１段前、自段、または１段後の出力信号ＯＵＴがＨ電位のときに、クロック信号ＣＬＫに同期して出力信号が変化する。すなわち、シフトレジスタ１００を構成するレジスタ回路１０１＿ｉは、ｉが３以上の奇数のとき、１段前（ｉ−１段目）に含まれるＦＦ回路１４０＿ｉ−１のインバータ回路１４１ａおよびインバータ回路１４１ｂと、自段（ｉ段目）に含まれるインバータ回路１３０＿ｉ、ＦＦ回路１４０＿ｉのインバータ回路１４１ａおよびインバータ回路１４１ｂと、１段後（ｉ＋１段目）に含まれるＦＦ回路１４０＿ｉ＋１のインバータ回路１４１ａおよびインバータ回路１４１ｂの、７つのインバータ回路の出力信号がクロック信号ＣＬＫに同期して変化する。また、ｉが２以上の偶数のとき、１段前（ｉ−１段目）に含まれるインバータ回路１３０＿ｉ−１、ＦＦ回路１４０＿ｉ−１のインバータ回路１４１ａおよびインバータ回路１４１ｂと、自段（ｉ段目）に含まれるＦＦ回路１４０＿ｉのインバータ回路１４１ａおよびインバータ回路１４１ｂと、１段後（ｉ＋１段目）に含まれるインバータ回路１３０＿ｉ＋１、ＦＦ回路１４０＿ｉ＋１のインバータ回路１４１ａおよびインバータ回路１４１ｂの、８つのインバータ回路の出力信号がクロック信号ＣＬＫに同期して変化する。
【０１０１】
インバータ回路に生じる過渡電流をＩｉｎｖとし、シフトレジスタ１００内の全てのＩｉｎｖの大きさが同じと仮定すると、ｉ段目の出力信号ＯＵＴ＿ｉがＨ電位となったときに流れるＩｉｎｖの合計Ｉｓｒ１は数式１で表すことができる。
【０１０２】
【数１】
0006667286.tif 000002
【０１０３】
また、従来例であるシフトレジスタ９００（図９参照。）では、クロック信号と連動して、常に全てのインバータ回路の出力信号が変化する。シフトレジスタ９００では、奇数段目にインバータ回路を２つ、偶数段目にインバータ回路を３つ有する。よって、Ｎ段の出力部を有するシフトレジスタ９００の、ｉ段目の出力信号ＯＵＴ＿ｉがＨ電位となったときに流れるＩｉｎｖの合計Ｉｓｒ２は数式２で表すことができる。
【０１０４】
【数２】
0006667286.tif 000003
【０１０５】
数式２より、シフトレジスタ９００では、シフトレジスタの出力段数が増えるほど過渡電流が増えることがわかる。数式１より、本発明の一態様のシフトレジスタ１００では、シフトレジスタの出力段数が増えても過渡電流は増加しないことがわかる。よって、本発明の一態様によれば、シフトレジスタの出力段数の増加に伴う消費電力の増加を抑制することができる。また、本発明の一態様によれば、消費電力の少ないシフトレジスタを実現できる。また、本発明の一態様のシフトレジスタを用いることにより、消費電力の少ない半導体装置を実現できる。
【０１０６】
また、本発明の一態様のシフトレジスタ１００は、相補クロック信号線を設ける必要がないため、回路を構成するための配線数を低減することができる。また、クロック信号から相補クロック信号を生成するためのインバータ回路も不要である。よって、占有面積の増加を抑え、シフトレジスタ１００およびシフトレジスタ１００を用いた半導体装置の小型化が実現できる。また、配線数が低減することで、寄生容量が低減され、シフトレジスタ１００およびシフトレジスタ１００を用いた半導体装置の動作速度の向上や、消費電力の低減を実現できる。また、１段後の出力信号ＯＵＴを自段の動作決定要因に加えることにより、シフトレジスタ１００は、後述するシフトレジスタ２００よりも動作が安定する。
【０１０７】
なお、ＦＦ回路１４０は、インバータ回路１４１ａ、またはインバータ回路１４１ｂのうち、どちらか一方を設けなくてもよい。図８に、インバータ回路１４１ｂを設けないＦＦ回路１４０の回路図を示す。インバータ回路を減らすことで、シフトレジスタ１００の占有面積をより低減することができる。また、シフトレジスタ１００およびシフトレジスタ１００を用いた半導体装置の消費電力をより低減することができる。
【０１０８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１０９】
（実施の形態２）
シフトレジスタ１００の変形例として、図１０にシフトレジスタ２００を示す。説明の重複を避けるため、本実施の形態では、主に、シフトレジスタ２００がシフトレジスタ１００と異なっている点について説明する。
【０１１０】
《シフトレジスタ２００の回路構成例》
シフトレジスタ２００では、ＯＲ回路１１０に換えて、２つの入力部と１つの出力部を有するＯＲ回路１１１を用いる。ＯＲ回路１１１は、ＯＲ回路１１０から第３の入力部を除いた構成を有する。このため、シフトレジスタ２００では、ある段のＦＦ回路１４０の出力信号ＯＵＴを、１段前のＯＲ回路１１１に入力しない。よって、シフトレジスタ１００で設けていたｎ＋１段目のレジスタ回路１０１＿ｄを、シフトレジスタ２００では設けていない。
【０１１１】
《シフトレジスタ２００の動作例》
シフトレジスタ２００の動作は、上記実施の形態に示したシフトレジスタ１００の動作例を参酌して理解することができる。以下、上記実施の形態に示した動作例と異なる動作について主に説明する。
【０１１２】
〔時刻Ｔ３〕
〈レジスタ回路１０１＿１〉
時刻Ｔ３において、ＯＲ回路１１１＿１の第２の入力部に自段の出力信号ＯＵＴ＿１（Ｈ電位）が入力されている。よって、第１の入力部の状態にかかわらずＯＲ回路１１１＿１からＨ電位が出力される。また、クロック信号ＣＬＫがＬ電位からＨ電位に変化して、ＮＡＮＤ回路１２０＿１の第１の入力部にＨ電位が入力される。ＮＡＮＤ回路１２０＿１の第２の入力部には、ＯＲ回路１１１＿１の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿１からＬ電位が出力される。ＮＡＮＤ回路１２０＿１の出力信号はインバータ回路１３０＿１に入力されて、インバータ回路１３０＿１からＨ電位が出力される。インバータ回路１３０＿１の出力信号（Ｈ電位）がＦＦ回路１４０＿１のクロック信号入力部ＣＫに入力される。
【０１１３】
ＦＦ回路１４０＿１のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿１に保持される。ＦＦ回路１４０＿１の入力部ＤにはＬ電位が入力されているので、ＦＦ回路１４０＿１にＬ電位に相当する情報が保持される。また、ＦＦ回路１４０＿１の出力部ＱからＦＦ回路１４０＿１に保持された情報に相当する信号（Ｌ電位）が出力される。よって、出力信号ＯＵＴ＿１がＬ電位となる。また、ＦＦ回路１４０＿１の出力信号（出力信号ＯＵＴ＿１）が、ＯＲ回路１１１＿１の第２の入力部に入力される。
【０１１４】
〔時刻Ｔ４〕
〈レジスタ回路１０１＿２〉
時刻Ｔ４において、ＯＲ回路１１１＿２の第２の入力部に自段の出力信号ＯＵＴ＿２（Ｈ電位）が入力されている。よって、第１の入力部の状態にかかわらずＯＲ回路１１１＿２からＨ電位が出力される。また、クロック信号ＣＬＫがＨ電位からＬ電位に変化して、ＮＡＮＤ回路１２０＿２の第１の入力部にＬ電位が入力される。ＮＡＮＤ回路１２０＿２の第２の入力部には、ＯＲ回路１１１＿２の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿２からＨ電位が出力される。ＮＡＮＤ回路１２０＿２の出力信号はＦＦ回路１４０＿２のクロック信号入力部ＣＫに入力される。
【０１１５】
ＦＦ回路１４０＿２のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿２に保持される。ＦＦ回路１４０＿２の入力部Ｄには１段前の出力信号ＯＵＴ＿１（Ｌ電位）が入力されているので、ＦＦ回路１４０＿２にＬ電位に相当する情報が保持される。また、ＦＦ回路１４０＿２の出力部ＱからＦＦ回路１４０＿２に保持された情報に相当する信号（Ｌ電位）出力される。よって、出力信号ＯＵＴ＿２がＬ電位となる。また、ＦＦ回路１４０＿２の出力信号（出力信号ＯＵＴ＿２）は、ＯＲ回路１１１＿２の第２の入力部に入力される。
【０１１６】
〔時刻Ｔ５〕
〈レジスタ回路１０１＿３〉
時刻Ｔ５において、ＯＲ回路１１１＿３の第２の入力部に自段の出力信号ＯＵＴ＿３（Ｈ電位）が入力されている。よって、第１の入力部の状態にかかわらずＯＲ回路１１１＿３からＨ電位が出力される。また、クロック信号ＣＬＫがＬ電位からＨ電位に変化して、ＮＡＮＤ回路１２０＿３の第１の入力部にＨ電位が入力される。ＮＡＮＤ回路１２０＿３の第２の入力部には、ＯＲ回路１１１＿３の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿３からＬ電位が出力される。ＮＡＮＤ回路１２０＿３の出力信号（Ｌ電位）はインバータ回路１３０＿３に入力されて、インバータ回路１３０＿３からＨ電位が出力される。インバータ回路１３０＿３の出力信号（Ｈ電位）がＦＦ回路１４０＿３のクロック信号入力部ＣＫに入力される。
【０１１７】
ＦＦ回路１４０＿３のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿３に保持される。ＦＦ回路１４０＿３の入力部Ｄには１段前の出力信号ＯＵＴ＿２（Ｌ電位）が入力されている。よって、ＦＦ回路１４０＿３にＬ電位に相当する情報が保持される。また、ＦＦ回路１４０＿３の出力部ＱからＦＦ回路１４０＿３に保持された情報に相当する信号（Ｌ電位）出力される。よって、出力信号ＯＵＴ＿３がＬ電位となる。また、ＦＦ回路１４０＿３の出力信号（出力信号ＯＵＴ＿３）が、ＯＲ回路１１１＿３の第２の入力部に入力される。
【０１１８】
〔時刻Ｔ６〕
〈レジスタ回路１０１＿４〉
時刻Ｔ６において、ＯＲ回路１１１＿４の第２の入力部に自段の出力信号ＯＵＴ＿４（Ｈ電位）が入力されている。よって、第１の入力部の状態にかかわらずＯＲ回路１１１＿４からＨ電位が出力される。また、クロック信号ＣＬＫがＨ電位からＬ電位に変化して、ＮＡＮＤ回路１２０＿４の第１の入力部にＬ電位が入力される。ＮＡＮＤ回路１２０＿４の第２の入力部には、ＯＲ回路１１１＿４の出力信号（Ｈ電位）が入力される。よって、ＮＡＮＤ回路１２０＿４からＨ電位が出力される。ＮＡＮＤ回路１２０＿４の出力信号（Ｈ電位）はＦＦ回路１４０＿４のクロック信号入力部ＣＫに入力される。
【０１１９】
ＦＦ回路１４０＿４のクロック信号入力部ＣＫにＨ電位が入力されると、入力部Ｄに入力された信号に相当する情報がＦＦ回路１４０＿４に保持される。ＦＦ回路１４０＿４の入力部Ｄには１段前の出力信号ＯＵＴ＿３（Ｌ電位）が入力されているので、ＦＦ回路１４０＿４にＬ電位に相当する情報が保持される。また、ＦＦ回路１４０＿４の出力部ＱからＦＦ回路１４０＿４に保持された情報に相当する信号（Ｌ電位）出力される。よって、出力信号ＯＵＴ＿４がＬ電位となる。また、ＦＦ回路１４０＿４の出力信号（出力信号ＯＵＴ＿４）が、ＯＲ回路１１１＿４の第２の入力部に入力される。
【０１２０】
上記動作をｎ段目のレジスタ回路１０１まで繰り返し行なうことにより、シフトレジスタ２００を動作させることができる。
【０１２１】
このように、シフトレジスタ２００では、各段の出力信号ＯＵＴをＨ電位からＬ電位にする時の動作がシフトレジスタ１００と異なる。シフトレジスタ２００では、ＯＲ回路１１１からＨ電位を出力させるために自段の出力信号ＯＵＴ（Ｈ電位）を用いる。よって、シフトレジスタ２００では、使用する配線をさらに低減でき、占有面積をより低減することができる。また、シフトレジスタ２００およびシフトレジスタ２００を用いた半導体装置の小型化が実現できる。また、配線数が低減することで、寄生容量が低減され、シフトレジスタ２００およびシフトレジスタ２００を用いた半導体装置の動作速度の向上や、消費電力の低減を実現できる。
【０１２２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１２３】
（実施の形態３）
本実施の形態では、上記実施の形態に開示したシフトレジスタ１００および／またはシフトレジスタ２００を用いた半導体装置の一例として、マトリクス状に配置された複数の画素を有する表示装置５００の構成例を説明する。
【０１２４】
≪表示装置５００の構成例≫
図１１（Ａ）は、表示装置５００の構成を説明するためのブロック図である。表示装置５００は、表示領域５３１、回路５３２、および回路５３３を有する。回路５３２は、例えば走査線駆動回路として機能する。また、回路５３３は、例えば信号線駆動回路として機能する。
【０１２５】
また、表示装置５００は、各々が略平行に配設され、且つ、回路５３２によって電位が制御されるｐ本の走査線５３５と、各々が略平行に配設され、且つ、回路５３３によって電位が制御されるｑ本の信号線５３６と、を有する。さらに、表示領域５３１はｐ行ｑ列のマトリクス状に配設された複数の画素５３０を有する。なお、ｐ、ｑは、ともに２以上の自然数である。
【０１２６】
例えば、画素５３０を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素５３０を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。また、例えば、画素５３０を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示装置５００を実現することができる。表示素子を増やすことで、１６Ｋや３２Ｋの解像度で表示可能な表示装置５００を実現することも可能である。
【０１２７】
各走査線５３５は、表示領域５３１において、画素５３０のうち、いずれかの行に配設されたｑ個の画素５３０と電気的に接続される。また、各信号線５３６は、画素５３０のうち、いずれかの列に配設されたｐ個の画素５３０に電気的に接続される。
【０１２８】
また、図１２（Ａ）に示すように、表示領域５３１を挟んで回路５３２と向き合う位置に、回路５５２を設けてもよい。また、図１２（Ｂ）に示すように、表示領域５３１を挟んで回路５３３と向き合う位置に、回路５５３を設けてもよい。図１２（Ａ）及び図１２（Ｂ）では、回路５５２を回路５３２と同様に走査線５３５に接続する例を示している。ただし、これに限らず、例えば、走査線５３５に接続する回路５３２と回路５５２を、数行毎に変えてもよい。図１２（Ｂ）では、回路５５３を回路５３３と同様に信号線５３６に接続する例を示している。ただし、これに限らず、例えば、信号線５３６に接続する回路５３３と回路５５３を、数行毎に変えてもよい。また、回路５３２、回路５３３、回路５５２及び回路５５３は、画素５３０を駆動する以外の機能を有していてもよい。
【０１２９】
なお、回路５３２、回路５３３、回路５５２および回路５５３を、「周辺回路」もしくは「駆動回路」と呼ぶ場合がある。画素５３０は、画素回路５３７及び表示素子を有する。画素回路５３７は表示素子を駆動する回路である。駆動回路が有するトランジスタと、画素回路５３７を構成するトランジスタは、同時に形成することができる。また、駆動回路の一部または全部を他の基板上に形成して、表示装置５００と電気的に接続してもよい。例えば、駆動回路の一部または全部を、単結晶基板を用いて形成し、表示装置５００と電気的に接続してもよい。駆動回路に上記実施の形態で説明したシフトレジスタ１００および／またはシフトレジスタ２００を用いることができる。
【０１３０】
≪画素５３０の構成例≫
図１１（Ｂ）および図１１（Ｃ）に、画素５３０に用いることができる回路構成例を示す。
【０１３１】
〔発光表示装置用画素回路の一例〕
図１１（Ｂ）に発光表示装置用の画素に用いることができる回路構成の一例を示す。図１１（Ｂ）に示す画素回路５３７は、トランジスタ４３１と、容量素子２３３と、トランジスタ２３２と、トランジスタ４３４と、を有する。また、画素回路５３７は、表示素子として機能できる発光素子５２５と電気的に接続されている。
【０１３２】
トランジスタ４３１のソース電極およびドレイン電極の一方は、データ信号が与えられるｆ列目の信号線５３６（以下、信号線ＤＬ＿ｆという）に電気的に接続される。さらに、トランジスタ４３１のゲート電極は、ゲート信号が与えられるｅ行目の走査線５３５（以下、走査線ＧＬ＿ｅという）に電気的に接続される。なお、ｅは１以上ｐ以下の自然数であり、ｆは１以上ｑ以下の自然数である。
【０１３３】
トランジスタ４３１は、データ信号のノード４３５への書き込みを制御する機能を有する。
【０１３４】
容量素子２３３の一対の電極の一方は、ノード４３５に電気的に接続され、他方は、ノード４３７に電気的に接続される。また、トランジスタ４３１のソース電極およびドレイン電極の他方は、ノード４３５に電気的に接続される。
【０１３５】
容量素子２３３は、ノード４３５に書き込まれたデータを保持する保持容量としての機能を有する。
【０１３６】
トランジスタ２３２のソース電極およびドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続され、他方はノード４３７に電気的に接続される。さらに、トランジスタ２３２のゲート電極は、ノード４３５に電気的に接続される。
【０１３７】
トランジスタ４３４のソース電極およびドレイン電極の一方は、電位供給線Ｖ０に電気的に接続され、他方はノード４３７に電気的に接続される。さらに、トランジスタ４３４のゲート電極は、走査線ＧＬ＿ｅに電気的に接続される。
【０１３８】
発光素子５２５のアノードおよびカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、ノード４３７に電気的に接続される。
【０１３９】
発光素子５２５としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、これに限定されず、例えば無機材料からなる無機ＥＬ素子を用いても良い。
【０１４０】
例えば、電位供給線ＶＬ＿ａはＶＤＤを供給する機能を有する。また、電位供給線ＶＬ＿ｂはＶＳＳを供給する機能を有する。また、電位供給線Ｖ０はＶＳＳを供給する機能を有する。
【０１４１】
ここで、図１１（Ｂ）の画素回路５３７を有する表示装置の動作例について説明しておく。まず、回路５３２により各行の画素回路５３７を順次選択し、トランジスタ４３１をオン状態にしてデータ信号（電位）をノード４３５に書き込む。次に、トランジスタ４３４をオン状態にしてノード４３７の電位をＶＳＳとする。
【０１４２】
その後、トランジスタ４３１をオフ状態としてノード４３５に書き込まれたデータ信号を保持する。次に、トランジスタ４３４をオフ状態とする。トランジスタ２３２のソース電極とドレイン電極の間に流れる電流量は、ノード４３５に書き込まれたデータ信号に応じて決まる。よって、発光素子５２５に流れる電流量はノード４３５に書き込まれたデータ信号に応じて決まる。発光素子５２５は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
【０１４３】
〔液晶表示装置用画素回路の一例〕
図１１（Ｃ）に液晶表示装置用の画素に用いることができる回路構成の一例を示す。図１１（Ｃ）に示す画素回路５３７は、トランジスタ４３１と、容量素子２３３と、を有する。また、画素回路５３７は、表示素子として機能できる液晶素子４３２と電気的に接続されている。
【０１４４】
液晶素子４３２の一対の電極の一方の電位は、画素回路５３７の仕様に応じて適宜設定される。液晶素子４３２に含まれる液晶は、ノード４３６に書き込まれるデータ信号により配向状態が設定される。なお、複数の画素回路５３７のそれぞれが有する液晶素子４３２の一対の電極の一方に、共通の電位（コモン電位）を与えてもよい。
【０１４５】
液晶素子４３２の動作モードとしては、例えば、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、またはＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、他の例として、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、様々なモードを用いることができる。
【０１４６】
また、ブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）を示す液晶とカイラル剤とを含む液晶組成物により液晶素子４３２を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、かつ視野角依存性が小さい。
【０１４７】
ｅ行ｆ列目の画素回路５３７において、トランジスタ４３１のソース電極およびドレイン電極の一方は、信号線ＤＬ＿ｆに電気的に接続され、他方はノード４３６に電気的に接続される。トランジスタ４３１のゲート電極は、走査線ＧＬ＿ｅに電気的に接続される。トランジスタ４３１は、ノード４３６へのデータ信号の書き込みを制御する機能を有する。
【０１４８】
容量素子２３３の一対の電極の一方は、特定の電位が供給される配線（以下、「容量線ＣＬ」ともいう。）に電気的に接続され、他方は、ノード４３６に電気的に接続される。また、液晶素子４３２の一対の電極の他方はノード４３６に電気的に接続される。なお、容量線ＣＬの電位の値は、画素回路５３７の仕様に応じて適宜設定される。容量素子２３３は、ノード４３６に書き込まれたデータを保持する保持容量としての機能を有する。
【０１４９】
ここで、図１１（Ｃ）の画素回路５３７を有する表示装置の動作例について説明しておく。まず、回路５３２により各行の画素回路５３７を順次選択し、トランジスタ４３１をオン状態にしてノード４３６にデータ信号を書き込む。
【０１５０】
次に、トランジスタ４３１をオフ状態としてノード４３６に書き込まれたデータ信号を保持する。ノード４３６に書き込まれたデータ信号に応じて、液晶素子４３２の透過光量が決まる。これを行毎に順次行うことにより、表示領域５３１に画像を表示できる。
【０１５１】
〔表示素子〕
表示装置は、様々な形態を用いること、または様々な表示素子を有することが出来る。例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有することができる。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。また、表示素子として量子ドットを用いてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示装置の一例としては、量子ドットディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０１５２】
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタリング法で成膜することも可能である。
【０１５３】
〔カラー表示を実現するための画素構成例〕
ここで、カラー表示を実現するための画素構成の一例を、図１３を用いて説明しておく。図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）、および図１４（Ｂ）は、表示領域５３１の一部を拡大した平面模式図である。例えば、図１３（Ａ）に示すように、３つの画素５３０をそれぞれ副画素として機能させて、３つまとめて１つの画素５４０として用いる。３つの画素５３０それぞれに対応する着色層を、赤、緑、青、とすることで、フルカラー表示を実現することができる。なお、図１３（Ａ）では、赤色の光を発する画素５３０を画素５３０Ｒと示し、緑色の光を発する画素５３０を画素５３０Ｇと示し、青色の光を発する画素５３０を画素５３０Ｂと示している。また、着色層の色は、赤、緑、青、以外であってもよく、例えば、黄、シアン、マゼンダなどを用いてもよい。
【０１５４】
また、図１３（Ｂ）に示すように、４つの画素５３０を副画素として機能させて、まとめて１つの画素５４０として用いてもよい。例えば、４つの画素５３０それぞれに対応する着色層を、赤、緑、青、黄としてもよい。なお、図１３（Ｂ）では、赤色の光を発する画素５３０を画素５３０Ｒと示し、緑色の光を発する画素５３０を画素５３０Ｇと示し、青色の光を発する画素５３０を画素５３０Ｂと示し、黄色の光を発する画素５３０を画素５３０Ｙと示している。１つの画素５４０として用いる画素５３０の数を増やすことで、色の再現性を高めることができる。よって、表示装置の表示品位を高めることができる。
【０１５５】
また、４つの画素５３０それぞれに対応する着色層を、赤、緑、青、白としてもよい（図１３（Ｂ）参照）。白の光を発する画素５３０（画素５３０Ｗ）を設けることで、表示領域の発光輝度を高めることができる。なお、白の光を発する画素５３０Ｗを設ける場合は、画素５３０Ｗに対応する着色層は設けなくてもよい。画素５３０Ｗに対応する着色層を設けないことで、着色層透過時の輝度低下がなくなるため、表示領域の発光輝度をより高めることができる。また、表示装置の消費電力を低減することができる。一方で、画素５３０Ｗに対応する白の着色層を設けることにより、白色光の色温度を制御することができる。よって、表示装置の表示品位を高めることができる。また、表示装置の用途によっては、２つの画素５３０を副画素として機能させて、まとめて１つの画素５４０として用いてもよい。
【０１５６】
また、４つの画素５３０をまとめて一つの画素５４０を構成する場合は、図１４（Ｂ）に示すように、４つの画素５３０をマトリクス状に配置してもよい。また、４つの画素５３０をまとめて一つの画素５４０を構成する場合は、画素５３０Ｙや画素５３０Ｗに代えてシアン、マゼンダなどの光を発する画素を用いてもよい。また、画素５４０内に、同じ色を発する画素５３０を複数設けてもよい。
【０１５７】
なお、画素５４０に含まれる画素５３０それぞれの占有面積や形状などは、それぞれ同じでもよいし、それぞれ異なっていてもよい。また、配列方法として、ストライプ配列やマトリクス配列以外の方法でもよい。例えば、デルタ配列、ベイヤー配列、ペンタイル配列などを適用することもできる。ペンタイル配列に適用した場合の一例を、図１４（Ａ）に示す。
【０１５８】
（実施の形態４）
上記実施の形態では画素５３０に表示素子を用いた表示装置の一例を示した。表示素子に替えて撮像素子を用いることで、撮像装置を実現することができる。また、表示素子に替えて記憶素子を用いることで、記憶装置を実現することができる。
【０１５９】
撮像素子として機能する回路の一例として、図１５（Ａ）に回路６１０を示す。回路６１０は、フォトダイオード６０１、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、および容量素子６０６を有する。トランジスタ６０２のソースまたはドレインの一方はフォトダイオード６０１のカソードと電気的に接続され、他方はノード６０７と電気的に接続されている。フォトダイオード６０１のアノードは、配線６１１と電気的に接続されている。トランジスタ６０３のソースまたはドレインの一方はノード６０７と電気的に接続され、他方は配線６０８と電気的に接続されている。トランジスタ６０４のゲートはノード６０７と電気的に接続され、ソースまたはドレインの一方は配線６０９と電気的に接続され、他方はトランジスタ６０５のソースまたはドレインの一方と電気的に接続されている。トランジスタ６０５のソースまたはドレインの他方は配線６０８と電気的に接続されている。容量素子６０６の一方の電極はノード６０７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
【０１６０】
トランジスタ６０２は転送トランジスタとして機能できる。トランジスタ６０２のゲートには、転送信号ＴＸが供給される。トランジスタ６０３はリセットトランジスタとして機能できる。トランジスタ６０３のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６０４は増幅トランジスタとして機能できる。トランジスタ６０５は選択トランジスタとして機能できる。トランジスタ６０５のゲートには、選択信号ＳＥＬが供給される。また、配線６０８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
【０１６１】
次に、回路６１０の動作について説明する。まず、トランジスタ６０３をオン状態にして、ノード６０７にＶＤＤを供給する。その後、トランジスタ６０３をオフ状態にすると、ノード６０７にＶＤＤが保持される。次に、トランジスタ６０２をオン状態とすると、フォトダイオード６０１の受光量に応じて、ノード６０７の電位が変化する。その後、トランジスタ６０２をオフ状態にすると、ノード６０７の電位が保持される。次に、トランジスタ６０５をオン状態とすると、ノード６０７の電位に応じた電位が配線６０９に出力される。配線６０９の電位を検出することで、フォトダイオード６０１の受光量を知ることができる。
【０１６２】
トランジスタ６０２およびトランジスタ６０３には、チャネルが形成される半導体層が酸化物半導体であるトランジスタ（「ＯＳトランジスタ」ともいう。）を用いることが好ましい。トランジスタがオフ状態のときにソースとドレインの間に流れる電流（「オフ電流」ともいう。）を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、容量素子６０６を省略することができる。また、トランジスタ６０２およびトランジスタ６０３としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。また、リニアリティが高い撮像装置を実現することができる。
【０１６３】
記憶素子として機能する回路の一例として、図１５（Ｂ）に回路６２０を示す。また、図１５（Ｃ）に回路６３０を示す。
【０１６４】
回路６２０は、トランジスタ６２１、トランジスタ６２２、容量素子６２３を有する。トランジスタ６２１のソースまたはドレインの一方と、トランジスタ６２２のゲートと、容量素子６２３の一方の電極は、ノード６２４と電気的に接続されている。
【０１６５】
回路６３０は、トランジスタ６３１、容量素子６３２を有する。トランジスタ６３１のソースまたはドレインの一方と、容量素子６３２の一方の電極は、ノード６３３と電気的に接続されている。
【０１６６】
回路６２０は、トランジスタ６２１のソースまたはドレインの他方から入力された電荷を、ノード６２４に保持することができる。トランジスタ６２１にＯＳトランジスタを用いることで、長期間に渡ってノード６２４の電荷を保持することができる。
【０１６７】
回路６３０は、トランジスタ６３１のソースまたはドレインの他方から入力された電荷を、ノード６３３に保持することができる。トランジスタ６３１にＯＳトランジスタを用いることで、長期間に渡ってノード６３３の電荷を保持することができる。
【０１６８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１６９】
（実施の形態５）
本実施の形態では、上記実施の形態に示したシフトレジスタなどに用いることができるトランジスタの一例を示す。
【０１７０】
〔ボトムゲート型トランジスタ〕
図１６（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ４１０の断面図である。トランジスタ４１０は、基板２７１上に絶縁層２７２を介して電極２４６を有する。また、電極２４６上に絶縁層２１６を介して半導体層２４２を有する。電極２４６はゲート電極として機能できる。絶縁層２１６はゲート絶縁層として機能できる。
【０１７１】
また、半導体層２４２のチャネル形成領域上に絶縁層２０９を有する。また、半導体層２４２の一部と接して、絶縁層２１６上に電極２４４ａおよび電極２４４ｂを有する。電極２４４ａの一部、および電極２４４ｂの一部は、絶縁層２０９上に形成される。
【０１７２】
絶縁層２０９は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層２０９を設けることで、電極２４４ａおよび電極２４４ｂの形成時に生じる半導体層２４２の露出を防ぐことができる。よって、電極２４４ａおよび電極２４４ｂの形成時に、半導体層２４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
【０１７３】
また、トランジスタ４１０は、電極２４４ａ、電極２４４ｂおよび絶縁層２０９上に絶縁層２１８を有し、絶縁層２１８の上に絶縁層２１９を有する。
【０１７４】
基板２７１としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、シリコンや炭化シリコンなどを材料とした半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）、ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
【０１７５】
または、基板２７１として、可撓性基板、貼り合わせフィルム、基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの材料としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニル、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、アクリル樹脂などを用いることができる。
【０１７６】
また、基板２７１として、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などを用いてもよい。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
【０１７７】
特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【０１７８】
絶縁層２７２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートから選ばれた材料を、単層でまたは積層して形成することができる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。絶縁層２７２は、スパッタリング法やＣＶＤ法、蒸着法、熱酸化法、塗布法、印刷法等を用いて形成することが可能である。
【０１７９】
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【０１８０】
絶縁層２７２を複数層の積層とする場合は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。
【０１８１】
また、絶縁層２７２は、水素、水、アルカリ金属、アルカリ土類金属等の不純物や酸素が透過しにくい絶縁材料を用いて形成することが好ましい。このような材料としては、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの酸化物材料を挙げることができる。このような材料で絶縁層２７２を形成することで、基板２７１側からトランジスタへの不純物元素の拡散を防止、または低減することができる。絶縁層２７２は、下地層として機能できる。
【０１８２】
また、絶縁層２７２に、後述する化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層を用いてもよい。また、絶縁層２７２として酸化シリコン層、酸化窒化シリコン層、または窒化酸化シリコン層を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０１８３】
また、絶縁層２７２表面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理（以下、「ＣＭＰ処理」ともいう。）を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
【０１８４】
電極２４６（これと同じ層で形成される他の電極または配線を含む）を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体や、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
【０１８５】
また、電極２４６は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１８６】
また、電極２４６は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料の層と、前述した金属元素を含む層の積層構造とすることもできる。
【０１８７】
電極２４６は、例えば、次のようにして形成できる。まず、絶縁層２７２上にスパッタリング法、ＣＶＤ法、蒸着法等により、後に電極２４６となる導電層を形成し、導電層上にレジストマスクを形成する。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成すると、フォトマスクを使用しないため、製造コストを低減できる。次に、レジストマスクを用いて導電層の一部をエッチングし、その後レジストマスクを除去して電極２４６を形成する。この時、他の配線および電極も同時に形成することができる。
【０１８８】
導電層のエッチングは、ドライエッチング法でもウエットエッチング法でもよく、両方を用いてもよい。なお、ドライエッチング法によりエッチングを行った場合、レジストマスクを除去する前にアッシング処理を行うと、剥離液を用いたレジストマスクの除去を容易とすることができる。導電層のエッチング終了後、レジストマスクを除去する。
【０１８９】
なお、電極２４６は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
【０１９０】
絶縁層２１６は、絶縁層２７２と同様の材料および方法で形成することができる。絶縁層２１６は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いることが好ましい。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。
【０１９１】
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、トンネル効果などに起因して、二つの電極間に意図せずに流れる電流（以下、「リーク電流」ともいう。）が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
【０１９２】
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、容量素子として機能する（以下、「ゲート容量」ともいう。）。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル形成領域が、容量素子の二つの電極として機能する。また、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくするためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
【０１９３】
そこで、絶縁層２１６として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いると、絶縁層２１６を厚くしても、絶縁層２１６と半導体層２４２間の容量値を十分確保することが可能となる。
【０１９４】
例えば、絶縁層２１６として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、絶縁層２１６を厚くしても、絶縁層２１６に酸化シリコンを用いた場合と同等の容量値を実現できるため、電極２４６と半導体層２４２間に生じるリーク電流を低減できる。また、電極２４６と同じ層を用いて形成された配線と、絶縁層２１６を介して該配線と重畳する他の配線との間に生じるリーク電流を低減できる。なお、絶縁層２１６をｈｉｇｈ−ｋ材料と、他の絶縁材料との積層構造としてもよい。
【０１９５】
また、半導体層２４２に酸化物半導体を用いる場合、酸化物半導体中の水素濃度の増加を防ぐために、絶縁層２１６の水素濃度を低減することが好ましい。具体的には、絶縁層２１６の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた分析（以下、「ＳＩＭＳ分析」ともいう。）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体中の窒素濃度の増加を防ぐために、少なくとも半導体層２４２に接するまたは隣接する領域の絶縁層２１６の窒素濃度を低減することが好ましい。具体的には、絶縁層２１６中の窒素濃度を、ＳＩＭＳ分析において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１９６】
なお、ＳＩＭＳ分析によって測定された濃度は、プラスマイナス４０％の変動を含む場合がある。
【０１９７】
また、半導体層２４２として酸化物半導体を用いる場合、絶縁層２１６に酸素を含む絶縁層、または化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層を用いて形成することが好ましい。このような絶縁層は、加熱により酸素の一部が脱離する。例えば、当該絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析において、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、あるいは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層が好ましい。
【０１９８】
また、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層（以下、「過剰酸素を有する絶縁層」ともいう。）は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書等では酸素を添加する処理を「酸素ドープ処理」ともいう。また、絶縁層または半導体層に酸素ドープ処理を行う場合、絶縁層または半導体層を加熱しながら酸素ドープ処理を行うと、酸素ドープ処理時のダメージが軽減されるため好ましい。
【０１９９】
また、絶縁層２１６に限らず、半導体層２４２に酸化物半導体を用いる場合は、半導体層２４２に接する絶縁層に酸素を有する絶縁層を用いることが好ましい。特に、過剰酸素を含む絶縁層を用いることが好ましい。
【０２００】
半導体層２４２は、非晶質半導体、微結晶半導体、多結晶半導体等を用いて形成することができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。
【０２０１】
また、半導体層２４２として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
【０２０２】
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、ＯＳトランジスタは、オフ電流を極めて小さくすることができる。具体的には、チャネル幅１μｍ当たりのオフ電流を室温下において１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。よって、消費電力の少ないトランジスタを提供できる。また、消費電力の少ない半導体装置などを提供できる。
【０２０３】
また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。
【０２０４】
また、半導体層２４２に酸化物半導体を用いる場合、半導体層２４２中の水分又は水素などの不純物を低減（脱水化または脱水素化）して、半導体層２４２として用いる酸化物半導体を高純度化するために、半導体層２４２に対して加熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で半導体層２４２に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性ガス雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
【０２０５】
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は３分乃至２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【０２０６】
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【０２０７】
加熱処理を行うことによって、半導体層２４２として用いる酸化物半導体から水素（水、水酸基を含む化合物）などの不純物を放出させることができる。これにより、酸化物半導体中の不純物を低減し、半導体層２４２として用いる酸化物半導体を高純度化することができる。また、特に、半導体層２４２から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させることができる。
【０２０８】
また、酸化性ガスを含む雰囲気で加熱処理を行うことにより、不純物の放出と同時に半導体層２４２として用いる酸化物半導体の酸素欠損を低減することができる。また、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。また、不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気に切り替えて、連続して加熱処理を行ってもよい。
【０２０９】
また、スパッタリング装置を用いて酸化物半導体層を形成する場合、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。また、スパッタリング装置におけるチャンバーは、酸化物半導体層にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて、高真空排気（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
【０２１０】
また、加熱処理は、半導体層２４２を形成するための酸化物半導体層を成膜した後であれば、いつ行ってもよい。また、加熱処理を複数回行ってもよい。例えば、酸化物半導体層を島状の半導体層２４２に加工する前および／または加工した後に加熱処理を行ってもよい。加熱処理を行うことで、絶縁層２１６に含まれる酸素を酸化物半導体層（半導体層２４２）に拡散させ、半導体層２４２の酸素欠損を低減することができる。また、酸化物半導体層を島状の半導体層２４２に加工する前および／または加工した後に酸素ドープ処理を行ってもよい。なお、酸素ドープ処理は加熱処理の前に行ってもよいし、後に行なってもよいし、その両方で行なってもよい。
【０２１１】
絶縁層２０９は、絶縁層２１６と同様の材料および方法により形成することができる。
【０２１２】
電極２４４ａ、および電極２４４ｂ（これらと同じ層で形成される他の電極または配線を含む）は、電極２４６と同様の材料および方法で作製することができる。すなわち、電極２４４ａおよび電極２４４ｂを形成するための導電層を選択的にエッチングすることで、電極２４４ａおよび電極２４４ｂを形成することができる。この時、露出した半導体層２４２の一部がエッチングされる場合がある。
【０２１３】
電極２４４ａおよび電極２４４ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層とチタン層を積層する二層構造、窒化チタン層とチタン層を積層する二層構造、窒化チタン層とタングステン層を積層する二層構造、窒化タンタル層とタングステン層を積層する二層構造、タングステン層と銅層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、電極２４４ａおよび電極２４４ｂに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の元素を含むアルミニウム合金を用いてもよい。
【０２１４】
なお、半導体層２４２に酸化物半導体を用いる場合、電極２４４ａおよび電極２４４ｂの、少なくとも半導体層２４２と接する部分に、半導体層２４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層２４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。半導体層２４２に酸化物半導体を用いる場合、半導体層２４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
【０２１５】
半導体層２４２にソース領域およびドレイン領域が形成されることにより、電極２４４ａおよび電極２４４ｂと半導体層２４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
【０２１６】
半導体層２４２にシリコンなどの半導体を用いる場合は、半導体層２４２と電極２４４ａの間、および半導体層２４２と電極２４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
【０２１７】
絶縁層２１８は、絶縁層２７２と同様の材料および方法で形成することができる。絶縁層２１８は、単層構造でもよいし、積層構造でもよい。
【０２１８】
絶縁層２１９は、絶縁層２７２と同様の材料および方法で形成することができる。また、絶縁層２１９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層２１９を省略することもできる。
【０２１９】
なお、半導体層２４２に酸化物半導体を用いる場合、絶縁層２１９の形成前または形成後、もしくは絶縁層２１９の形成前後に加熱処理を行ってもよい。加熱処理を行うことで、絶縁層２１９や他の絶縁層中に含まれる酸素を半導体層２４２中に拡散させ、半導体層２４２中の酸素欠損を補填することができる。または、絶縁層２１９を加熱しながら成膜することで、半導体層２４２中の酸素欠損を補填することができる。
【０２２０】
なお、一般に、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法などに分類できる。
【０２２１】
また、一般に、蒸着法は、抵抗加熱蒸着法、電子線蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＩＡＤ（Ｉｏｎ  ｂｅａｍ  Ａｓｓｉｓｔｅｄ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などに分類できる。
【０２２２】
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＭＯＣＶＤ法や蒸着法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
【０２２３】
また、一般に、スパッタリング法は、ＤＣスパッタリング法、マグネトロンスパッタリング法、ＲＦスパッタリング法、イオンビームスパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法などに分類できる。
【０２２４】
対向ターゲットスパッタリング法では、プラズマがターゲット間に閉じこめられるため、基板へのプラズマダメージを低減することができる。また、ターゲットの傾きによっては、スパッタリング粒子の基板への入射角度を浅くすることができるため、段差被覆性を高めることができる。
【０２２５】
図１６（Ａ２）に示すトランジスタ４１１は、絶縁層２１９上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４１０と異なる。電極２１３は、電極２４６と同様の材料および方法で形成することができる。
【０２２６】
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０２２７】
電極２４６および電極２１３は、どちらもゲート電極として機能することができる。よって、絶縁層２１６、絶縁層２０９、絶縁層２１８、および絶縁層２１９は、それぞれがゲート絶縁層として機能することができる。なお、電極２１３は、絶縁層２１８と絶縁層２１９の間に設けてもよい。
【０２２８】
なお、電極２４６または電極２１３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ４１１において、電極２１３を「ゲート電極」と言う場合、電極２４６を「バックゲート電極」と言う場合がある。また、電極２１３を「ゲート電極」として用いる場合は、トランジスタ４１１をトップゲート型のトランジスタの一種と考えることができる。また、電極２４６および電極２１３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
【０２２９】
半導体層２４２を挟んで電極２４６および電極２１３を設けることで、更には、電極２４６および電極２１３を同電位とすることで、半導体層２４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ４１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
【０２３０】
したがって、トランジスタ４１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【０２３１】
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
【０２３２】
また、電極２４６および電極２１３は、それぞれが外部からの電界を遮蔽する機能を有するため、絶縁層２７２側もしくは電極２１３上方に生じる荷電粒子等の電荷が半導体層２４２のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ  Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）による劣化が抑制される。また、ドレイン電圧の大きさにより、オン電流が流れ始めるゲート電圧（立ち上がり電圧）が変化する現象を軽減することができる。なお、この効果は、電極２４６および電極２１３が、同電位、または異なる電位の場合において生じる。
【０２３３】
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
【０２３４】
また、電極２４６および電極２１３を有し、且つ電極２４６および電極２１３を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおける電気特性のばらつきも同時に低減される。
【０２３５】
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
【０２３６】
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
【０２３７】
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
【０２３８】
図１６（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ４２０の断面図を示す。トランジスタ４２０は、トランジスタ４１０とほぼ同様の構造を有しているが、開口２３１ａおよび開口２３１ｂを有する絶縁層２０９が半導体層２４２を覆っている点が異なる。開口２３１ａおよび開口２３１ｂは、例えば、半導体層２４２と重なる絶縁層２０９の一部を選択的に除去して形成される。開口２３１ａにおいて半導体層２４２と電極２４４ａが電気的に接続している。また、開口２３１ｂにおいて、半導体層２４２と電極２４４ｂが電気的に接続している。絶縁層２０９のチャネル形成領域と重なる領域は、チャネル保護層として機能できる。
【０２３９】
絶縁層２０９を設けることで、電極２４４ａおよび電極２４４ｂの形成時に生じる半導体層２４２の露出を防ぐことができる。よって、電極２４４ａおよび電極２４４ｂの形成時に半導体層２４２の薄膜化を防ぐことができる。
【０２４０】
図１６（Ｂ２）に示すトランジスタ４２１は、絶縁層２１９上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４２０と異なる。
【０２４１】
また、トランジスタ４２０およびトランジスタ４２１は、トランジスタ４１０およびトランジスタ４１１よりも、電極２４４ａと電極２４６の間の距離と、電極２４４ｂと電極２４６の間の距離が長くなる。よって、電極２４４ａと電極２４６の間に生じる寄生容量を小さくすることができる。また、電極２４４ｂと電極２４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
【０２４２】
図１６（Ｃ１）に示すトランジスタ４２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ４２５は、絶縁層２０９を用いずに電極２４４ａおよび電極２４４ｂを形成する。このため、電極２４４ａおよび電極２４４ｂの形成時に露出する半導体層２４２の一部がエッチングされる場合がある。一方、絶縁層２０９を設けないため、トランジスタの生産性を高めることができる。
【０２４３】
図１６（Ｃ２）に示すトランジスタ４２６は、絶縁層２１９上にバックゲート電極として機能できる電極２１３を有する点が、トランジスタ４２５と異なる。
【０２４４】
〔トップゲート型トランジスタ〕
図１７（Ａ１）に、トップゲート型のトランジスタの一種であるトランジスタ４３０の断面図を示す。トランジスタ４３０は、絶縁層２７２の上に半導体層２４２を有し、半導体層２４２および絶縁層２７２上に、半導体層２４２の一部に接する電極２４４ａ、および半導体層２４２の一部に接する電極２４４ｂを有し、半導体層２４２、電極２４４ａ、および電極２４４ｂ上に絶縁層２１６を有し、絶縁層２１６上に電極２４６を有する。
【０２４５】
トランジスタ４３０は、電極２４６および電極２４４ａ、並びに、電極２４６および電極２４４ｂが重ならないため、電極２４６および電極２４４ａの間に生じる寄生容量、並びに、電極２４６および電極２４４ｂの間に生じる寄生容量を小さくすることができる。また、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物元素２５５を半導体層２４２に導入することで、半導体層２４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（図１７（Ａ３）参照）。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
【０２４６】
なお、不純物元素２５５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
【０２４７】
不純物元素２５５としては、例えば、第１３族元素または第１５族元素のうち、少なくとも一種類の元素を用いることができる。また、半導体層２４２に酸化物半導体を用いる場合は、不純物元素２５５として、希ガス、水素、および窒素のうち、少なくとも一種類の元素を用いることも可能である。
【０２４８】
図１７（Ａ２）に示すトランジスタ４３１は、電極２１３および絶縁層２１７を有する点がトランジスタ４３０と異なる。トランジスタ４３１は、絶縁層２７２の上に形成された電極２１３を有し、電極２１３上に形成された絶縁層２１７を有する。電極２１３は、バックゲート電極として機能することができる。よって、絶縁層２１７は、ゲート絶縁層として機能することができる。絶縁層２１７は、絶縁層２１６と同様の材料および方法により形成することができる。
【０２４９】
トランジスタ４１１と同様に、トランジスタ４３１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【０２５０】
図１７（Ｂ１）に例示するトランジスタ４４０は、トップゲート型のトランジスタの１つである。トランジスタ４４０は、電極２４４ａおよび電極２４４ｂを形成した後に半導体層２４２を形成する点が、トランジスタ４３０と異なる。また、図１７（Ｂ２）に例示するトランジスタ４４１は、電極２１３および絶縁層２１７を有する点が、トランジスタ４４０と異なる。トランジスタ４４０およびトランジスタ４４１において、半導体層２４２の一部は電極２４４ａ上に形成され、半導体層２４２の他の一部は電極２４４ｂ上に形成される。
【０２５１】
トランジスタ４１１と同様に、トランジスタ４４１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ４４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【０２５２】
トランジスタ４４０およびトランジスタ４４１も、電極２４６を形成した後に、電極２４６をマスクとして用いて不純物元素２５５を半導体層２４２に導入することで、半導体層２４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
【０２５３】
図１８に、トップゲート型のトランジスタの一例として、基板２７１に半導体基板を用いたトランジスタ４６１およびトランジスタ４６２の断面図を示す。半導体基板を用いて形成されたトランジスタは、高速動作が可能である。本実施の形態では、基板２７１としてｐ型の単結晶シリコン基板を用いる例を示す。トランジスタ４６１およびトランジスタ４６２は、基板２７１中にチャネルが形成されるトランジスタである。
【０２５４】
トランジスタ４６１は、ｎチャネル型のトランジスタとして機能することができる。トランジスタ４６１は、チャネル形成領域２８３、ＬＤＤ（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域２８４、ソース領域またはドレイン領域として機能するｎ型不純物領域２８５、絶縁層２１６、電極２８７を有している。電極２８７はゲート電極として機能する。絶縁層２１６はゲート絶縁層として機能する。なお、ｎ型不純物領域２８５の不純物濃度は、ｎ型不純物領域２８４よりも高い。電極２８７の側面には側壁絶縁層２８６が設けられており、電極２８７および側壁絶縁層２８６をマスクとして用いて、ｎ型不純物領域２８４、ｎ型不純物領域２８５を自己整合的に形成することができる。
【０２５５】
トランジスタ４６２は、ｐチャネル型のトランジスタとして機能することができる。トランジスタ４６２は、ｎ型のウェル２８１に形成される。ｎ型のウェル２８１は、基板２７１の一部にｎ型を付与する不純物元素を添加して形成される。トランジスタ４６２は、チャネル形成領域２９３、ＬＤＤ領域やエクステンション領域として機能するｐ型不純物領域２９４、ソース領域またはドレイン領域として機能するｐ型不純物領域２９５、絶縁層２１６、電極２９７を有している。電極２９７はゲート電極として機能する。絶縁層２１６はゲート絶縁層として機能する。なお、ｐ型不純物領域２９５の不純物濃度は、ｐ型不純物領域２９４よりも高い。電極２９７の側面には側壁絶縁層２９６が設けられており、電極２９７および側壁絶縁層２９６をマスクとして用いて、ｐ型不純物領域２９４、ｐ型不純物領域２９５を自己整合的に形成することができる。
【０２５６】
トランジスタ４６１およびトランジスタ４６２は素子分離領域２９９により、基板２７１に形成される他のトランジスタと分離されている。また、電極２８７、側壁絶縁層２８６、電極２９７、および側壁絶縁層２９６を覆って、絶縁層２１８および絶縁層２１９が形成されている。また、絶縁層２１９上に平坦な表面を有する絶縁層２８２が形成されている。
【０２５７】
素子分離領域２９９は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法や、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて形成することができる。なお、ＳＴＩ法はＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。よって、素子分離領域２９９の形成は、ＳＴＩ法を用いて行うことが好ましい。
【０２５８】
トランジスタ４６１および／またはトランジスタ４６２としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域をより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧での動作が可能となるため、半導体装置の消費電力を低減することが可能である。
【０２５９】
基板２７１としてシリコン基板を用いる場合、ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）などを用いることができる。また、ｐ型を付与する不純物元素としては、ボロン（Ｂ）などを用いることができる。電極２８７および電極２９７は、電極２４６と同様の材料および方法で形成することができる。側壁絶縁層２８６および側壁絶縁層２９６は、既知の方法を用いて形成することができる。
【０２６０】
平坦な表面を有する絶縁層２８２は、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）などの材料を用いて形成することができる。なお、これらの材料で形成される絶縁膜を複数積層して絶縁層２８２を形成してもよい。また、絶縁層２７２と同様の材料および方法で絶縁層２８２を形成し、その後ＣＭＰ処理を行ってもよい。
【０２６１】
〔ｓ−ｃｈａｎｎｅｌ型トランジスタ〕
図１９に、半導体層２４２として酸化物半導体を用いたトランジスタ構造の一例を示す。図１９に例示するトランジスタ４５０は、半導体層２４２ａの上に半導体層２４２ｂが形成され、半導体層２４２ｂの上面および側面、並びに半導体層２４２ａの側面が半導体層２４２ｃに覆われた構造を有する。図１９（Ａ）はトランジスタ４５０の上面図である。図１９（Ｂ）は、図１９（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図（チャネル長方向の断面図）である。図１９（Ｃ）は、図１９（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図（チャネル幅方向の断面図）である。
【０２６２】
また、トランジスタ４５０は、ゲート電極として機能する電極２４３を有する。電極２４３は、電極２４６と同様の材料および方法で形成することができる。本実施の形態では、電極２４３を２層の導電層の積層としている。
【０２６３】
半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃは、ＩｎもしくはＧａの一方、または両方を含む材料で形成する。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素との結合力が強い金属元素である。）がある。
【０２６４】
半導体層２４２ａおよび半導体層２４２ｃは、半導体層２４２ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層２４２ａおよび半導体層２４２ｂとの界面、ならびに半導体層２４２ｃおよび半導体層２４２ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
【０２６５】
半導体層２４２ａおよび半導体層２４２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、半導体層２４２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０２６６】
また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、半導体層２４２ａおよび半導体層２４２ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層２４２ａおよび半導体層２４２ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層２４２ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択することができる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように半導体層２４２ａ、半導体層２４２ｃおよび半導体層２４２ｂを選択する。ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層２４２ａおよび半導体層２４２ｃを上記構成とすることにより、半導体層２４２ａおよび半導体層２４２ｃを、半導体層２４２ｂよりも酸素欠損が生じにくい層とすることができる。
【０２６７】
なお、半導体層２４２ａおよび半導体層２４２ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉｎおよび元素Ｍの和を１００ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの含有率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉｎおよび元素Ｍの和を１００ａｔｏｍｉｃ％としたときのＩｎと元素Ｍの含有率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
【０２６８】
例えば、ＩｎまたはＧａを含む半導体層２４２ａ、およびＩｎまたはＧａを含む半導体層２４２ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物や、酸化ガリウムなどを用いることができる。また、半導体層２４２ｂとしてＩｎ：Ｇａ：Ｚｎ＝３：１：２、１：１：１、５：５：６、または４：２：４．１などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０２６９】
半導体層２４２ｂを用いたトランジスタに安定した電気特性を付与するためには、半導体層２４２ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層２４２ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層２４２ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
【０２７０】
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である酸化物半導体層をいう。
【０２７１】
図２０に、半導体層２４２として酸化物半導体を用いたトランジスタ構造の一例を示す。図２０に例示するトランジスタ４２２は、半導体層２４２ａの上に半導体層２４２ｂが形成されている。トランジスタ４２２は、バックゲート電極を有するボトムゲート型のトランジスタの一種である。図２０（Ａ）はトランジスタ４２２の上面図である。図２０（Ｂ）は、図２０（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図（チャネル長方向の断面図）である。図２０（Ｃ）は、図２０（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図（チャネル幅方向の断面図）である。
【０２７２】
絶縁層２１９上に設けられた電極２１３は、絶縁層２１６、絶縁層２１８、および絶縁層２１９に設けられた開口２４７ａおよび開口２４７ｂにおいて、電極２４６と電気的に接続されている。よって、電極２１３と電極２４６には、同じ電位が供給される。また、開口２４７ａおよび開口２４７ｂは、どちらか一方を設けなくてもよい。また、開口２４７ａおよび開口２４７ｂの両方を設けなくてもよい。開口２４７ａおよび開口２４７ｂの両方を設けない場合は、電極２１３と電極２４６に異なる電位を供給することができる。
【０２７３】
［酸化物半導体のエネルギーバンド構造］
ここで、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層により構成される半導体層２４２の機能およびその効果について、図２３（Ａ）および図２３（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図２３（Ａ）は、トランジスタ４５０のチャネル形成領域（図１９（Ｂ）にＤ１−Ｄ２の一点鎖線で示す部位）のエネルギーバンド構造を示している。
【０２７４】
図２３（Ａ）中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層２７２、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃ、絶縁層２１６の伝導帯下端のエネルギーを示している。
【０２７５】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（例えば、ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（例えば、ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２７６】
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
【０２７７】
絶縁層２７２と絶縁層２１６は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい）。
【０２７８】
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
【０２７９】
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
【０２８０】
また、半導体層２４２ａと半導体層２４２ｂとの界面近傍、および、半導体層２４２ｂと半導体層２４２ｃとの界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
【０２８１】
従って、当該エネルギーバンド構造を有する積層構造において、電子は半導体層２４２ｂを主として移動することになる。そのため、半導体層２４２ａと絶縁層２７２との界面、または、半導体層２４２ｃと絶縁層２１６との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、半導体層２４２ａと半導体層２４２ｂとの界面、および半導体層２４２ｃと半導体層２４２ｂとの界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するトランジスタ４５０は、高い電界効果移動度を実現することができる。
【０２８２】
なお、図２３（Ａ）に示すように、半導体層２４２ａと絶縁層２７２の界面、および半導体層２４２ｃと絶縁層２１６の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層２４２ａ、および半導体層２４２ｃがあることにより、半導体層２４２ｂと当該トラップ準位とを遠ざけることができる。
【０２８３】
特に、本実施の形態に例示するトランジスタ４５０は、半導体層２４２ｂの上面と側面が半導体層２４２ｃと接し、半導体層２４２ｂの下面が半導体層２４２ａと接して形成されている。このように、半導体層２４２ｂを半導体層２４２ａと半導体層２４２ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
【０２８４】
ただし、Ｅｃ３８３ａまたはＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差が小さい場合、半導体層２４２ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁層の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０２８５】
従って、Ｅｃ３８３ａ、およびＥｃ３８３ｃと、Ｅｃ３８３ｂとのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
【０２８６】
また、半導体層２４２ａ、および半導体層２４２ｃのバンドギャップは、半導体層２４２ｂのバンドギャップよりも広いほうが好ましい。
【０２８７】
図２３（Ｂ）は、トランジスタ４２２のチャネル形成領域（図２０（Ｂ）にＤ３−Ｄ４の一点鎖線で示す部位）のエネルギーバンド構造を示している。
【０２８８】
図２３（Ｂ）中、Ｅｃ３８７は、絶縁層２１８の伝導帯下端のエネルギーを示している。半導体層２４２を半導体層２４２ａと半導体層２４２ｂの２層とすることで、トランジスタの生産性を高めることができる。なお、半導体層２４２ｃを設けない分、トラップ準位３９０の影響を受けやすくなるが、半導体層２４２を単層構造とした場合よりも高い電界効果移動度を実現することができる。
【０２８９】
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
【０２９０】
また、酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。
【０２９１】
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない半導体装置を実現することができる。または、信頼性の良好な半導体装置を実現することができる。
【０２９２】
図１９に示すトランジスタ４５０の説明にもどる。絶縁層２７２に設けた凸部上に半導体層２４２ｂを設けることによって、半導体層２４２ｂの側面も電極２４３で覆うことができる。すなわち、トランジスタ４５０は、電極２４３の電界によって、半導体層２４２ｂを電気的に取り囲むことができる構造を有している。このように、導電膜の電界によって、チャネルが形成される半導体層を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ−ｃｈａｎｎｅｌ型トランジスタ」もしくは「ｓ−ｃｈａｎｎｅｌトランジスタ」ともいう。
【０２９３】
ｓ−ｃｈａｎｎｅｌ構造では、半導体層２４２ｂの全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流を得ることができる。また、電極２４３の電界によって、半導体層２４２ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくすることができる。
【０２９４】
なお、絶縁層２７２の凸部を高くし、また、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることができる。また、半導体層２４２ｂの形成時に、露出する半導体層２４２ａを除去してもよい。この場合、半導体層２４２ａと半導体層２４２ｂの側面が揃う場合がある。
【０２９５】
また、図２１に示すトランジスタ４５１のように、半導体層２４２の下方に、絶縁層を介して電極２１３を設けてもよい。図２１（Ａ）はトランジスタ４５１の上面図である。図２１（Ｂ）は、図２１（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図２１（Ｃ）は、図２１（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
【０２９６】
また、図２２に示すトランジスタ４５２のように、電極２４３の上方に絶縁層２７５を設け、絶縁層２７５上に層２１４を設けてもよい。図２２（Ａ）はトランジスタ４５２の上面図である。図２２（Ｂ）は、図２２（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図２２（Ｃ）は、図２２（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
【０２９７】
なお、図２２では、層２１４を絶縁層２７５上に設けているが、絶縁層２１８上、または絶縁層２１９上に設けてもよい。層２１４を、遮光性を有する材料で形成することで、光照射によるトランジスタの特性変動や、信頼性の低下などを防ぐことができる。なお、層２１４を少なくとも半導体層２４２ｂよりも大きく形成し、層２１４で半導体層２４２ｂを覆うことで、上記の効果を高めることができる。層２１４は、有機物材料、無機物材料、又は金属材料を用いて作製することができる。また、層２１４を導電性材料で作製した場合、層２１４に電圧を供給してもよいし、電気的に浮遊した（フローティング）状態としてもよい。
【０２９８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２９９】
（実施の形態６）
本実施の形態では、半導体装置の一例としてＣＰＵについて説明する。
【０３００】
図２４は、本発明の一態様の半導体装置を少なくとも一部に用いたＣＰＵの構成例を示すブロック図である。
【０３０１】
図２４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３０２】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３０３】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３０４】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３０５】
図２４に示すＣＰＵでは、レジスタ１１９６に記憶装置が設けられている。レジスタ１１９６に設ける記憶装置として、先の実施の形態に示した記憶装置を用いることができる。
【０３０６】
図２４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を制御する。
【０３０７】
本実施の形態では、本発明の一態様の半導体装置としてＣＰＵを示したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）などのＬＳＩや、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０３０８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０３０９】
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置を用いた電子機器の一例について説明する。
【０３１０】
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの固定式ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、燃料を用いたエンジンや、蓄電体からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
【０３１１】
図２５（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作キー２９０７等を有する。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
【０３１２】
図２５（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
【０３１３】
図２５（Ｃ）に示すノート型ＰＣ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
【０３１４】
図２５（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０３１５】
図２５（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０３１６】
図２５（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０３１７】
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作ボタン２９６５の機能を設定することもできる。
【０３１８】
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０３１９】
図２５（Ｇ）に家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
【０３２０】
図２５（Ｈ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。
【０３２１】
本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。
【符号の説明】
【０３２２】
１００    シフトレジスタ
１０１    レジスタ回路
１０２    配線
１０３    配線
１０５    ＶＳＳ供給回路
１１０    ＯＲ回路
１１１    ＯＲ回路
１２０    ＮＡＮＤ回路
１３０    インバータ回路
１４０    ＦＦ回路
１５０    ＡＮＤ回路
２００    シフトレジスタ
２０９    絶縁層
２１３    電極
２１４    層
２１６    絶縁層
２１７    絶縁層
２１８    絶縁層
２１９    絶縁層
２３１ａ    開口
２３１ｂ    開口
２３２    トランジスタ
２３３    容量素子
２４２    半導体層
２４３    電極
２４６    電極
２５５    不純物元素
２７１    基板
２７２    絶縁層
２７５    絶縁層
２８１    ウェル
２８２    絶縁層
２８３    チャネル形成領域
２８４    ｎ型不純物領域
２８５    ｎ型不純物領域
２８６    側壁絶縁層
２８７    電極
２９３    チャネル形成領域
２９４    ｐ型不純物領域
２９５    ｐ型不純物領域
２９６    側壁絶縁層
２９７    電極
２９９    素子分離領域
３８２    Ｅｃ
３８６    Ｅｃ
３８７    Ｅｃ
３９０    トラップ準位
４１０    トランジスタ
４１１    トランジスタ
４２０    トランジスタ
４２１    トランジスタ
４２２    トランジスタ
４２５    トランジスタ
４３０    トランジスタ
４３１    トランジスタ
４３２    液晶素子
４３４    トランジスタ
４３５    ノード
４３６    ノード
４３７    ノード
４４０    トランジスタ
４４１    トランジスタ
４５０    トランジスタ
４５１    トランジスタ
４５２    トランジスタ
４６１    トランジスタ
４６２    トランジスタ
５００    表示装置
５２５    発光素子
５３０    画素
５３１    表示領域
５３２    回路
５３３    回路
５３５    走査線
５３６    信号線
５３７    画素回路
５４０    画素
５５２    回路
５５３    回路
６０１    フォトダイオード
６０２    トランジスタ
６０３    トランジスタ
６０４    トランジスタ
６０５    トランジスタ
６０６    容量素子
６０７    ノード
６０８    配線
６０９    配線
６１０    回路
６１１    配線
６２０    回路
６２１    トランジスタ
６２２    トランジスタ
６２３    容量素子
６２４    ノード
６３０    回路
６３１    トランジスタ
６３２    容量素子
６３３    ノード
９００    シフトレジスタ
９０２    クロック信号線
９３０    インバータ回路
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２９００    携帯型ゲーム機
２９０１    筐体
２９０２    筐体
２９０３    表示部
２９０４    表示部
２９０５    マイクロホン
２９０６    スピーカ
２９０７    操作キー
２９０８    スタイラス
２９１０    情報端末
２９１１    筐体
２９１２    表示部
２９１３    カメラ
２９１４    スピーカ部
２９１５    ボタン
２９１６    外部接続部
２９１７    マイク
２９２１    筐体
２９２２    表示部
２９２３    キーボード
２９２４    ポインティングデバイス
２９４０    ビデオカメラ
２９４１    筐体
２９４２    筐体
２９４３    表示部
２９４４    操作キー
２９４５    レンズ
２９４６    接続部
２９５０    情報端末
２９５１    筐体
２９５２    表示部
２９６０    情報端末
２９６１    筐体
２９６２    表示部
２９６３    バンド
２９６４    バックル
２９６５    操作ボタン
２９６６    入出力端子
２９６７    アイコン
２９７０    電気冷凍冷蔵庫
２９７１    筐体
２９７２    冷蔵室用扉
２９７３    冷凍室用扉
２９８０    自動車
２９８１    車体
２９８２    車輪
２９８３    ダッシュボード
２９８４    ライト
１４１ａ    インバータ回路
１４１ｂ    インバータ回路
２４２ａ    半導体層
２４２ｂ    半導体層
２４２ｃ    半導体層
２４４ａ    電極
２４４ｂ    電極
２４７ａ    開口
２４７ｂ    開口
３８３ａ    Ｅｃ
３８３ｂ    Ｅｃ
３８３ｃ    Ｅｃ
５３０Ｂ    画素
５３０Ｇ    画素
５３０Ｒ    画素
５３０Ｙ    画素
【図１】
0006667286.tif 000004
【図２】
0006667286.tif 000005
【図３】
0006667286.tif 000006
【図４】
0006667286.tif 000007
【図５】
0006667286.tif 000008
【図６】
0006667286.tif 000009
【図７】
0006667286.tif 000010
【図８】
0006667286.tif 000011
【図９】
0006667286.tif 000012
【図１０】
0006667286.tif 000013
【図１１】
0006667286.tif 000014
【図１２】
0006667286.tif 000015
【図１３】
0006667286.tif 000016
【図１４】
0006667286.tif 000017
【図１５】
0006667286.tif 000018
【図１６】
0006667286.tif 000019
【図１７】
0006667286.tif 000020
【図１８】
0006667286.tif 000021
【図１９】
0006667286.tif 000022
【図２０】
0006667286.tif 000023
【図２１】
0006667286.tif 000024
【図２２】
0006667286.tif 000025
【図２３】
0006667286.tif 000026
【図２４】
0006667286.tif 000027
【図２５】
0006667286.tif 000028